(57)【要約】【課題】高精度かつ高耐圧のウェル抵抗素子を有する半導体装置およびその製造方法を提供することである。【解決手段】半導体基板ＳＵＢと、ウェル領域ＮＷＬと、入力端子ＣＴ１および出力端子ＣＴ２と、分離絶縁膜ＳＩと、活性領域ＡＲとを備えている。入力端子ＣＴ１および出力端子ＣＴ２は半導体基板ＳＵＢ内に形成されたウェル領域ＮＷＬと電気的に接続されるように半導体基板ＳＵＢ上に配置されている。分離絶縁膜ＳＩは主表面に沿う方向に関する入力端子ＣＴ１と出力端子ＣＴ２との間の中間領域においてウェル領域ＮＷＬの上面に接するように配置されている。活性領域ＡＲは半導体基板ＳＵＢ内においてウェル領域ＮＷＬの上面に接するように配置されている。中間領域における分離絶縁膜ＳＩおよび活性領域ＡＲは平面視において長尺形状を有している。中間領域において、分離絶縁膜ＳＩと活性領域ＡＲとの双方が交互に複数並ぶように配置されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板内に形成されたウェル領域と、
前記ウェル領域と電気的に接続されるように前記半導体基板上に配置された入力端子および出力端子と、
前記主表面に沿う方向に関する前記入力端子と前記出力端子との間の中間領域において前記ウェル領域の上面に接するように配置された分離絶縁膜と、
前記半導体基板内において前記ウェル領域の上面に接するように配置された活性領域とを備え、
前記中間領域における前記分離絶縁膜および前記活性領域は平面視において長尺形状を有し、
前記中間領域において、前記分離絶縁膜と前記活性領域との双方が交互に複数並ぶように配置される、半導体装置。
【請求項２】
前記分離絶縁膜および前記活性領域は、前記半導体基板の前記主表面と同一の面を構成する、請求項１に記載の半導体装置。
【請求項３】
前記中間領域における前記分離絶縁膜は、平面視において前記入力端子と前記出力端子とを結ぶ方向に交差する方向に延在する、請求項１に記載の半導体装置。
【請求項４】
前記中間領域における前記分離絶縁膜は、平面視において前記入力端子と前記出力端子とを結ぶ方向に沿う方向に延在する、請求項１に記載の半導体装置。
【請求項５】
前記入力端子および前記出力端子のそれぞれは、平面視において互いに間隔をあけて複数配置され、
前記中間領域における前記分離絶縁膜は、複数のうち平面視において互いに隣り合う１対の前記入力端子に挟まれた領域および、複数のうち平面視において互いに隣り合う１対の前記出力端子に挟まれた領域に達するように延在している、請求項４に記載の半導体装置。
【請求項６】
前記入力端子および前記出力端子と前記ウェル領域とは、コンタクト領域により互いに電気的に接続される、請求項１に記載の半導体装置。
【請求項７】
前記中間領域における前記半導体基板の前記主表面を覆うようにゲート絶縁膜およびゲート電極がこの順に積層されている、請求項１に記載の半導体装置。
【請求項８】
前記中間領域において、前記活性領域の上面に接するように他の分離絶縁膜が配置され、
前記中間領域において、前記分離絶縁膜と前記他の分離絶縁膜との双方が交互に複数並ぶことにより前記他の分離絶縁膜は前記半導体基板の前記主表面と同一の面を含むように構成される、請求項１に記載の半導体装置。
【請求項９】
半導体基板の主表面に、平面視において長尺形状を有する複数の溝を、複数のマスクパターンを用いて互いに間隔をあけて形成する工程と、
前記溝の内部に絶縁膜を埋め込むことにより分離絶縁膜を形成する工程と、
前記半導体基板内の前記分離絶縁膜の下面に接するウェル領域、および前記ウェル領域の上面に接する活性領域を形成する工程と、
前記ウェル領域と電気的に接続されるように前記半導体基板上に入力端子および出力端子を形成する工程とを備え、
前記入力端子と前記出力端子との間の中間領域において、前記分離絶縁膜および前記活性領域は平面視において長尺形状を有し、
前記中間領域において、前記分離絶縁膜と前記活性領域との双方が交互に複数並ぶように形成される、半導体装置の製造方法。
【請求項１０】
前記分離絶縁膜を形成する工程は、
前記マスクパターンを覆いかつ前記溝内を埋めるように前記絶縁膜を形成し、前記絶縁膜を前記マスクパターンが露出するまで除去する工程と、
複数の前記マスクパターンの間に位置する前記絶縁膜を除去する工程と、
前記マスクパターンを除去する工程とを含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記分離絶縁膜および前記活性領域は、前記半導体基板の前記主表面と同一の面が最上面となるように形成される、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記中間領域における前記分離絶縁膜は、平面視において前記入力端子と前記出力端子とを結ぶ方向に交差する方向に延在するように形成される、請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記中間領域における前記分離絶縁膜は、平面視において前記入力端子と前記出力端子とを結ぶ方向に沿う方向に延在するように形成される、請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記入力端子および前記出力端子のそれぞれは、平面視において互いに間隔をあけて複数形成され、
前記中間領域における前記分離絶縁膜は、複数のうち平面視において互いに隣り合う１対の前記入力端子に挟まれた領域および、複数のうち平面視において互いに隣り合う１対の前記出力端子に挟まれた領域に達するように延在するように形成される、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記入力端子および前記出力端子と前記ウェル領域との間にコンタクト領域を形成する工程をさらに備える、請求項９に記載の半導体装置の製造方法。
【請求項１６】
前記中間領域における前記半導体基板の前記主表面を覆うようにゲート絶縁膜およびゲート電極をこの順に積層する工程をさらに備える、請求項９に記載の半導体装置の製造方法。
【請求項１７】
前記活性領域の一部を、前記活性領域の最上面から深さ方向に除去する工程と、
前記活性領域を除去することによる開口を埋めることにより他の分離絶縁膜を形成する工程とをさらに備え、
前記他の分離絶縁膜は、前記半導体基板の前記主表面と同一の面を含むように形成される、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ウェル領域および分離絶縁膜により形成される抵抗素子を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
抵抗素子、特にウェル領域を含むウェル抵抗素子は、高抵抗素子として多くの半導体集積回路に使用されている。たとえば特開２００８−２１９６２号公報（特許文献１）においては、半導体基板の主表面にいわゆるＳＴＩ（Shallow Trench Isolation）構造を有する分離絶縁膜が形成され、その分離絶縁膜の真下にウェル領域が形成された構造を有するウェル抵抗素子が開示されている。
【０００３】
またたとえば特開２００６−１３２３３号公報（特許文献２）においては、半導体基板の主表面に、平面視において格子状に一部除去されたＳＴＩ構造を有する分離絶縁膜が形成され、その分離絶縁膜の真下にウェル領域が形成された構造を有するウェル抵抗素子が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１９６２号公報
【特許文献２】特開２００６−１３２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
たとえば特許文献１の構成を有するウェル抵抗素子の分離絶縁膜の面積が広くなれば、上記分離絶縁膜を形成するためにその上面がＣＭＰ（Chemical Mechanical Polishing）により研磨される際に、分離絶縁膜を構成する絶縁膜と、分離絶縁膜を形成するためのマスクパターンを構成する絶縁膜との研磨速度の差により、研磨後の分離絶縁膜の表面の平坦性が低下する。研磨後の分離絶縁膜の表面がディッシングにより湾曲すれば、その真下のウェル領域の深さがばらつき、ウェル抵抗素子の抵抗値のばらつきが大きくなる。このためウェル抵抗素子の高精度化が困難になる。
【０００６】
またたとえば特許文献２においては、分離絶縁膜が格子状に一部除去されることにより、半導体基板の主表面に沿う方向に関して分離絶縁膜が連続する長さが短くなっている。このため特許文献２では、特許文献１のような研磨後のディッシングの発生は抑制されると思われる。
【０００７】
しかしながら特許文献２においては、ウェル抵抗素子に電圧を印加する１対の端子のうちの一方の端子からウェル抵抗素子内を他方の端子に向かって流れる電流は、高抵抗の分離絶縁膜に入り込むことにより、当該分離絶縁膜と低抵抗の活性領域とを交互に流れる場合がある。これによりウェル抵抗素子内において部分的に電流密度が不均一になり、電流が部分的に蛇行したり、部分的に電界集中が起こってウェル抵抗素子の耐圧が低下したりする可能性がある。このことは高電圧に対する高抵抗素子として機能するはずのウェル抵抗素子の信頼性を低下させる可能性がある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態に係る半導体装置は、半導体基板と、ウェル領域と、入力端子および出力端子と、分離絶縁膜と、活性領域とを備えている。入力端子および出力端子は半導体基板内に形成されたウェル領域と電気的に接続されるように半導体基板上に配置されている。分離絶縁膜は主表面に沿う方向に関する入力端子と出力端子との間の中間領域においてウェル領域の上面に接するように配置されている。活性領域は半導体基板内においてウェル領域の上面に接するように配置されている。中間領域における分離絶縁膜および活性領域は平面視において長尺形状を有している。中間領域において、分離絶縁膜と活性領域との双方が交互に複数並ぶように配置されている。
【００１０】
一実施の形態に係る半導体装置の製造方法は、まず半導体基板の主表面に、平面視において長尺形状を有する複数の溝が、複数のマスクパターンを用いて互いに間隔をあけて形成される。溝の内部に絶縁膜を埋め込むことにより分離絶縁膜が形成される。半導体基板内の分離絶縁膜の下面に接するウェル領域、およびウェル領域の上面に接する活性領域が形成される。ウェル領域と電気的に接続されるように半導体基板上に入力端子および出力端子が形成される。入力端子と出力端子との間の中間領域において、分離絶縁膜および活性領域は平面視において長尺形状を有している。中間領域において、分離絶縁膜と活性領域との双方が交互に複数並ぶように形成される。
【発明の効果】
【００１１】
一実施の形態によれば、ディッシングが抑制されるためウェル抵抗素子の抵抗値が安定することによる高精度化と、ウェル抵抗素子の電界集中による耐圧低下の抑制との双方を実現することができ、高精度かつ高耐圧のウェル抵抗素子を有する半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１中の点線で囲まれた領域ＩＭＣの概略拡大平面図である。
【図３】実施の形態１の抵抗素子領域の構成を示す概略平面図である。
【図４】図３のＩＶ−ＩＶ線に沿う部分の概略断面図である。
【図５】図３のＶ−Ｖ線に沿う部分の概略断面図である。
【図６】図３のＶＩ−ＶＩ線に沿う部分の概略断面図である。
【図７】実施の形態１のトランジスタ領域の構成を示す概略平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う部分の概略断面図である。
【図９】ウェル抵抗素子が形成されるべき領域のうち図４の断面図が示す領域における実施の形態１の製造方法の第１工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態１の製造方法の第１工程を示す概略断面図（Ｂ）とである。
【図１０】ウェル抵抗素子が形成されるべき領域のうち図４の断面図が示す領域における実施の形態１の製造方法の第２工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態１の製造方法の第２工程を示す概略断面図（Ｂ）とである。
【図１１】ウェル抵抗素子が形成されるべき領域のうち図４の断面図が示す領域における実施の形態１の製造方法の第３工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態１の製造方法の第３工程を示す概略断面図（Ｂ）とである。
【図１２】ウェル抵抗素子が形成されるべき領域のうち図４の断面図が示す領域における実施の形態１の製造方法の第４工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態１の製造方法の第４工程を示す概略断面図（Ｂ）とである。
【図１３】ウェル抵抗素子が形成されるべき領域のうち図４の断面図が示す領域における実施の形態１の製造方法の第５工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態１の製造方法の第５工程を示す概略断面図（Ｂ）とである。
【図１４】ウェル抵抗素子が形成されるべき領域のうち図４の断面図が示す領域における実施の形態１の製造方法の第６工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態１の製造方法の第６工程を示す概略断面図（Ｂ）とである。
【図１５】ウェル抵抗素子が形成されるべき領域のうち図４の断面図が示す領域における実施の形態１の製造方法の第７工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態１の製造方法の第７工程を示す概略断面図（Ｂ）とである。
【図１６】ウェル抵抗素子が形成されるべき領域のうち図４の断面図が示す領域における実施の形態１の製造方法の第８工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態１の製造方法の第８工程を示す概略断面図（Ｂ）とである。
【図１７】ウェル抵抗素子が形成されるべき領域のうち図４の断面図が示す領域における実施の形態１の製造方法の第９工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態１の製造方法の第９工程を示す概略断面図（Ｂ）とである。
【図１８】ウェル抵抗素子の平面視における面積と、ウェル抵抗素子の抵抗値のばらつきとの関係を示すグラフである。
【図１９】実施の形態２の抵抗素子領域の構成を示す概略平面図である。
【図２０】図１９のＸＸ−ＸＸ線に沿う部分の概略断面図である。
【図２１】図１９のＸＸＩ−ＸＸＩ線に沿う部分の概略断面図である。
【図２２】図１９のＸＸＩＩ−ＸＸＩＩ線に沿う部分の概略断面図である。
【図２３】ウェル抵抗素子が形成されるべき領域のうち図２０の断面図が示す領域における実施の形態２の製造方法の第１工程を示す概略断面図（Ａ）と、ウェル抵抗素子が形成されるべき領域のうち図２１の断面図が示す領域における実施の形態２の製造方法の第１工程を示す概略断面図（Ｂ）と、ウェル抵抗素子が形成されるべき領域のうち図２２の断面図が示す領域における実施の形態２の製造方法の第１工程を示す概略断面図（Ｃ）とである。
【図２４】ウェル抵抗素子が形成されるべき領域のうち図２０の断面図が示す領域における実施の形態２の製造方法の第２工程を示す概略断面図（Ａ）と、ウェル抵抗素子が形成されるべき領域のうち図２１の断面図が示す領域における実施の形態２の製造方法の第２工程を示す概略断面図（Ｂ）と、ウェル抵抗素子が形成されるべき領域のうち図２２の断面図が示す領域における実施の形態２の製造方法の第２工程を示す概略断面図（Ｃ）とである。
【図２５】ウェル抵抗素子が形成されるべき領域のうち図２０の断面図が示す領域における実施の形態２の製造方法の第３工程を示す概略断面図（Ａ）と、ウェル抵抗素子が形成されるべき領域のうち図２１の断面図が示す領域における実施の形態２の製造方法の第３工程を示す概略断面図（Ｂ）と、ウェル抵抗素子が形成されるべき領域のうち図２２の断面図が示す領域における実施の形態２の製造方法の第３工程を示す概略断面図（Ｃ）とである。
【図２６】ウェル抵抗素子が形成されるべき領域のうち図２０の断面図が示す領域における実施の形態２の製造方法の第４工程を示す概略断面図（Ａ）と、ウェル抵抗素子が形成されるべき領域のうち図２１の断面図が示す領域における実施の形態２の製造方法の第４工程を示す概略断面図（Ｂ）と、ウェル抵抗素子が形成されるべき領域のうち図２２の断面図が示す領域における実施の形態２の製造方法の第４工程を示す概略断面図（Ｃ）とである。
【図２７】実施の形態３の抵抗素子領域の構成を示す概略平面図である。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う部分の概略断面図である。
【図２９】図２７のＸＸＩＸ−ＸＸＩＸ線に沿う部分の概略断面図である。
【図３０】図２７のＸＸＸ−ＸＸＸ線に沿う部分の概略断面図である。
【図３１】ウェル抵抗素子が形成されるべき領域のうち図２８の断面図が示す領域における実施の形態３の製造方法の第１工程を示す概略断面図（Ａ）と、ウェル抵抗素子が形成されるべき領域のうち図２９の断面図が示す領域における実施の形態３の製造方法の第１工程を示す概略断面図（Ｂ）とである。
【図３２】ウェル抵抗素子が形成されるべき領域のうち図２８の断面図が示す領域における実施の形態３の製造方法の第２工程を示す概略断面図（Ａ）と、ウェル抵抗素子が形成されるべき領域のうち図２９の断面図が示す領域における実施の形態３の製造方法の第２工程を示す概略断面図（Ｂ）とである。
【図３３】ウェル抵抗素子が形成されるべき領域のうち図２８の断面図が示す領域における実施の形態３の製造方法の第３工程を示す概略断面図（Ａ）と、ウェル抵抗素子が形成されるべき領域のうち図２９の断面図が示す領域における実施の形態３の製造方法の第３工程を示す概略断面図（Ｂ）とである。
【図３４】ウェル抵抗素子が形成されるべき領域のうち図２８の断面図が示す領域における実施の形態３の製造方法の第４工程を示す概略断面図（Ａ）と、ウェル抵抗素子が形成されるべき領域のうち図２９の断面図が示す領域における実施の形態３の製造方法の第４工程を示す概略断面図（Ｂ）とである。
【図３５】実施の形態４の抵抗素子領域の構成を示す概略平面図である。
【図３６】図３５のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う部分の概略断面図である。
【図３７】図３５のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う部分の概略断面図である。
【図３８】図３５のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う部分の概略断面図である。
【図３９】ウェル抵抗素子が形成されるべき領域のうち図３６の断面図が示す領域における実施の形態４の製造方法の第１工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態４の製造方法の第１工程を示す概略断面図（Ｂ）とである。
【図４０】ウェル抵抗素子が形成されるべき領域のうち図３６の断面図が示す領域における実施の形態４の製造方法の第２工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態４の製造方法の第２工程を示す概略断面図（Ｂ）とである。
【図４１】ウェル抵抗素子が形成されるべき領域のうち図３６の断面図が示す領域における実施の形態４の製造方法の第３工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態４の製造方法の第３工程を示す概略断面図（Ｂ）とである。
【図４２】実施の形態５の抵抗素子領域の構成を示す概略平面図である。
【図４３】図４２のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う部分の概略断面図である。
【図４４】図４２のＸＬＩＶ−ＸＬＩＶ線に沿う部分の概略断面図である。
【図４５】図４２のＸＬＶ−ＸＬＶ線に沿う部分の概略断面図である。
【図４６】実施の形態６の抵抗素子領域の構成を示す概略平面図である。
【図４７】図４６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う部分の概略断面図である。
【図４８】図４６のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う部分の概略断面図である。
【図４９】図４６のＸＬＩＸ−ＸＬＩＸ線に沿う部分の概略断面図である。
【図５０】実施の形態７の抵抗素子領域の構成を示す概略平面図である。
【図５１】図５０のＬＩ−ＬＩ線に沿う部分の概略断面図である。
【図５２】図５０のＬＩＩ−ＬＩＩ線に沿う部分の概略断面図である。
【図５３】図５０のＬＩＩＩ−ＬＩＩＩ線に沿う部分の概略断面図である。
【図５４】ウェル抵抗素子が形成されるべき領域のうち図５１の断面図が示す領域における実施の形態７の製造方法の第１工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態７の製造方法の第１工程を示す概略断面図（Ｂ）と、ウェル抵抗素子が形成されるべき領域のうち図５３の断面図が示す領域における実施の形態７の製造方法の第１工程を示す概略断面図（Ｃ）とである。
【図５５】ウェル抵抗素子が形成されるべき領域のうち図５１の断面図が示す領域における実施の形態７の製造方法の第２工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態７の製造方法の第２工程を示す概略断面図（Ｂ）と、ウェル抵抗素子が形成されるべき領域のうち図５３の断面図が示す領域における実施の形態７の製造方法の第２工程を示す概略断面図（Ｃ）とである。
【図５６】ウェル抵抗素子が形成されるべき領域のうち図５１の断面図が示す領域における実施の形態７の製造方法の第３工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図８の断面図が示す領域における実施の形態７の製造方法の第３工程を示す概略断面図（Ｂ）と、ウェル抵抗素子が形成されるべき領域のうち図５３の断面図が示す領域における実施の形態７の製造方法の第３工程を示す概略断面図（Ｃ）とである。
【図５７】実施の形態８の抵抗素子領域の構成を示す概略平面図である。
【図５８】図５７のＬＶＩＩＩ−ＬＶＩＩＩ線に沿う部分の概略断面図である。
【図５９】図５７のＬＩＸ−ＬＩＸ線に沿う部分の概略断面図である。
【図６０】ウェル抵抗素子が形成されるべき領域のうち図５８の断面図が示す領域における実施の形態８の製造方法の第１工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図５９の断面図が示す領域における実施の形態８の製造方法の第１工程を示す概略断面図（Ｂ）とである。
【図６１】ウェル抵抗素子が形成されるべき領域のうち図５８の断面図が示す領域における実施の形態８の製造方法の第２工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図５９の断面図が示す領域における実施の形態８の製造方法の第２工程を示す概略断面図（Ｂ）とである。
【図６２】ウェル抵抗素子が形成されるべき領域のうち図５８の断面図が示す領域における実施の形態８の製造方法の第３工程を示す概略断面図（Ａ）と、トランジスタが形成されるべき領域のうち図５９の断面図が示す領域における実施の形態８の製造方法の第３工程を示す概略断面図（Ｂ）とである。
【図６３】実施の形態９の抵抗素子領域の構成を示す概略平面図である。
【図６４】実施の形態１０の抵抗素子領域の構成を示す概略平面図である。
【図６５】図６４のＬＸＶ−ＬＸＶ線に沿う部分の概略断面図である。
【図６６】図６４のＬＸＶＩ−ＬＸＶＩ線に沿う部分の概略断面図である。
【図６７】実施の形態１１の抵抗素子領域の構成を示す概略平面図である。
【図６８】図６７のＬＸＶＩＩＩ−ＬＸＶＩＩＩ線に沿う部分の概略断面図である。
【図６９】図６７のＬＸＩＸ−ＬＸＩＸ線に沿う部分の概略断面図である。
【図７０】実施の形態１２の抵抗素子領域の構成を示す概略平面図である。
【図７１】第１の比較例の抵抗素子領域の構成を示す概略平面図である。
【図７２】図７１のＬＸＸＩＩ−ＬＸＸＩＩ線に沿う部分の概略断面図である。
【図７３】図７１のＬＸＸＩＩＩ−ＬＸＸＩＩＩ線に沿う部分の概略断面図である。
【図７４】ウェル抵抗素子が形成されるべき領域のうち図７２の断面図が示す領域における第１の比較例の製造方法の第１工程を示す概略断面図である。
【図７５】ウェル抵抗素子が形成されるべき領域のうち図７２の断面図が示す領域における第１の比較例の製造方法の第２工程を示す概略断面図である。
【図７６】ウェル抵抗素子が形成されるべき領域のうち図７２の断面図が示す領域における第１の比較例の製造方法の第３工程を示す概略断面図である。
【図７７】ウェル抵抗素子が形成されるべき領域のうち図７２の断面図が示す領域における第１の比較例の製造方法の第４工程を示す概略断面図である。
【図７８】ウェル抵抗素子が形成されるべき領域のうち図７２の断面図が示す領域における第１の比較例の製造方法の第５工程を示す概略断面図である。
【図７９】第２の比較例の抵抗素子領域の構成を示す概略平面図である。
【図８０】図７９のＬＸＸＸ−ＬＸＸＸ線に沿う部分の概略断面図である。
【図８１】図７９のＬＸＸＸＩ−ＬＸＸＸＩ線に沿う部分の概略断面図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
まず、一実施の形態としてウェハ状態の半導体装置について説明する。
【００１４】
図１を参照して、半導体基板ＳＵＢからなる半導体ウェハＳＣＷには、複数の固体撮像素子用のチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。半導体ウェハＳＣＷにおいては、複数のチップ領域ＩＭＣの間に、ダイシングライン領域ＤＬＲが形成されている。半導体ウェハＳＣＷがダイシングライン領域ＤＬＲでダイシングされることにより、半導体ウェハＳＣＷは複数個の半導体チップに分割される。
【００１５】
図２を参照して、分割された半導体チップを構成するチップ領域ＩＭＣには、たとえば抵抗素子が配置される抵抗素子領域ＲＥと、周辺回路としてのＭＯＳ（Metal Oxide Semiconductor）トランジスタなどが配置されるトランジスタ領域ＴＲとが配置されている。図２においては一例としてそれぞれの領域ＲＥ、ＴＲが複数、別の領域に行列状に配置されているが、このような態様に限られない。
【００１６】
次に図３〜図６を用いて、本実施の形態の抵抗素子領域ＲＥに配置されるウェル抵抗素子について説明する。
【００１７】
図３〜図６を参照して、本実施の形態の抵抗素子領域ＲＥは、たとえばｐ型の導電性不純物を含むシリコンの半導体基板ＳＵＢに形成されている。抵抗素子領域ＲＥにおけるウェル抵抗素子は、ウェル領域ＮＷＬと、入力端子としての入力側コンタクトＣＴ１と、出力端子としての出力側コンタクトＣＴ２と、分離絶縁膜ＳＩと、活性領域ＡＲとを主に有している。
【００１８】
ウェル領域ＮＷＬは、半導体基板ＳＵＢの内部に形成された、ｎ型の導電性不純物を含む領域である。図３においてウェル領域ＮＷＬは、矩形の平面形状を有するように示されているが、このような形状に限られない。
【００１９】
入力側コンタクトＣＴ１と出力側コンタクトＣＴ２とは、ウェル領域ＮＷＬと電気的に接続されるように、半導体基板ＳＵＢの主表面Ｓ１の上に配置されている。入力側コンタクトＣＴ１および出力側コンタクトＣＴ２のそれぞれは、たとえば図３の左右方向に関して互いに間隔をあけて複数（ここでは５つずつ）配置されてもよい。入力側コンタクトＣＴ１と出力側コンタクトＣＴ２とは同数配置されることが好ましく、ここでは複数のうちの１つの入力側コンタクトＣＴ１と、複数のうちの１つの出力側コンタクトＣＴ２とは、図３の上下方向に関して互いに対向するように配置されている。このように図３の上下方向に関して互いに対向するように配置される１対の入力側コンタクトＣＴ１と出力側コンタクトＣＴ２との間で、電流などの電気信号のやり取りがなされることが好ましいが、これに限られない。
【００２０】
分離絶縁膜ＳＩは、ウェル抵抗素子の周囲に配置されることにより、ウェル抵抗素子を周囲の他の素子から電気的に分離している。また分離絶縁膜ＳＩは、入力側コンタクトＣＴ１と出力側コンタクトＣＴ２との間の、ウェル抵抗素子の中心をなす領域（中間領域）においてもその一部の領域に配置されている。具体的には、中間領域における分離絶縁膜ＳＩは、ウェル領域ＮＷＬの上面に接するように配置されている。また当該分離絶縁膜ＳＩは、平面視において長尺形状（たとえば長尺の長方形状）を有しており、これが複数、互いに間隔をあけて並ぶように配置されている。中間領域における（ウェル抵抗素子内の）分離絶縁膜ＳＩは、ウェル抵抗素子の周囲の分離絶縁膜ＳＩと同一の層として形成されている。
【００２１】
活性領域ＡＲは、半導体基板ＳＵＢの内部においてウェル領域ＮＷＬと一体として形成されるが、特に図４および図５中に点線で示す境界線よりも上側において上方に延びて半導体基板ＳＵＢの主表面Ｓ１に達する、ｎ型不純物を含む導電性の領域である。つまり上記の境界線よりも上側のｎ型不純物を含む導電性の領域をここでは活性領域ＡＲと定義し、上記の境界線よりも下側の、ｎ型不純物を含む導電性の領域をここではウェル領域ＮＷＬと定義する。
【００２２】
活性領域ＡＲは、たとえば入力側コンタクトＣＴ１および出力側コンタクトＣＴ２の真下の半導体基板ＳＵＢ内において、シリサイド層ＳＣおよびコンタクト領域ＣＴＲを介在して配置されており、この活性領域ＡＲは（上記のようにウェル領域ＮＷＬと一体であるため）ウェル領域ＮＷＬの上面に接するように配置されている。
【００２３】
なおシリサイド層ＳＣおよびコンタクト領域ＣＴＲは活性領域ＡＲのうちコンタクトＣＴ１，ＣＴ２に近い（図４および図５の上側の）領域に形成された、導電率がより高められた領域である。シリサイド層ＳＣは、コンタクトＣＴ１，ＣＴ２と接する活性領域ＡＲの最上面（半導体基板ＳＵＢの最上面）に形成された、半導体基板ＳＵＢを構成するシリコンと金属材料とが反応することにより形成された領域である。コンタクト領域ＣＴＲは、活性領域ＡＲにおけるシリサイド層ＳＣの直下の領域に、よりｎ型の導電型不純物濃度が高くなるように形成された領域（ｎ+領域）である。活性領域ＡＲよりも導電率の高いコンタクト領域ＣＴＲなどの存在により、コンタクトＣＴ１，ＣＴ２とウェル領域ＮＷＬとが互いに電気的に良好に接続される。
【００２４】
中間領域における活性領域ＡＲは、ウェル領域ＮＷＬの上面に接するように配置されている。また当該活性領域ＡＲは、平面視において長尺形状（たとえば長尺の長方形状、言い換えれば縞状）を有しており、これが複数、互いに間隔をあけて並ぶように配置されている。
【００２５】
したがって中間領域においては、平面視において長尺形状を有する分離絶縁膜ＳＩと活性領域ＡＲとの双方が、これらの延在する方向に交差する方向に関して交互に、複数並ぶように配置されている。上記交互に並ぶ方向に関して、互いに隣り合う分離絶縁膜ＳＩと活性領域ＡＲとは互いに接触している。
【００２６】
図３において活性領域ＡＲはその左右方向の長さがシリサイド層ＳＣとほぼ等しくなるように示されているが、活性領域ＡＲの長さは任意であり、たとえばウェル領域ＮＷＬよりもその左右方向の長さが長くなるように形成されてもよい。
【００２７】
本実施の形態においては、入力側コンタクトＣＴ１と出力側コンタクトＣＴ２との間の領域において、縞状の形状を有する複数の分離絶縁膜ＳＩと複数の活性領域ＡＲとの最上面の高さがほぼ等しくなるように形成されている。言い換えれば、当該領域において、分離絶縁膜ＳＩと活性領域ＡＲとの最上面は同一の面を構成するように形成される。活性領域ＡＲの最上面は半導体基板ＳＵＢの主表面Ｓ１に相当するため、分離絶縁膜ＳＩの最上面は半導体基板ＳＵＢの主表面Ｓ１と同一の面となるように（分離絶縁膜ＳＩの最上面と活性領域ＡＲ（半導体基板ＳＵＢ）の主表面Ｓ１とが互いにツライチとなるように）形成されている。
【００２８】
本実施の形態においては、入力側コンタクトＣＴ１と出力側コンタクトＣＴ２との間の領域において、分離絶縁膜ＳＩおよび活性領域ＡＲが、平面視において入力側コンタクトＣＴ１と出力側コンタクトＣＴ２とを結ぶ方向（図３の上下方向）に交差する方向（図３の左右方向）に延在するように形成されている。
【００２９】
なお以上のウェル抵抗素子を構成する各要素の導電型は逆であってもよく、たとえばｎ型の導電性不純物を含む半導体基板ＳＵＢ内にｐ型の導電性不純物を含むウェル領域が形成された構成であってもよい。
【００３０】
ここでウェル抵抗素子の、半導体装置内における抵抗としての機構について説明する。
ウェル抵抗素子の駆動時においては、入力側コンタクトＣＴ１と出力側コンタクトＣＴ２との間に電圧が印加されることにより、主にウェル領域ＮＷＬ内を入力側コンタクトＣＴ１から出力側コンタクトＣＴ２に向けて電流が流れる。特に本実施の形態においては入力側コンタクトＣＴ１の真下のシリサイド層ＳＣおよびコンタクト領域ＣＴＲを通った電流は、（コンタクト領域ＣＴＲの直下の活性領域ＡＲがその周囲を分離絶縁膜ＳＩに覆われるため）その真下の活性領域ＡＲからウェル領域ＮＷＬ内に自動的に流入可能な構成を有している。ウェル抵抗素子の抵抗値は、特に図６の断面図に示すウェル領域ＮＷＬの断面積および形状に依存する。
【００３１】
次に図７〜図８を用いて、トランジスタ領域ＴＲに配置されるＭＯＳトランジスタについて説明する。
【００３２】
図７および図８を参照して、トランジスタ領域ＴＲも、たとえばｐ型の導電性不純物を含むシリコンの半導体基板ＳＵＢに形成されている。トランジスタ領域ＴＲにおけるＭＯＳトランジスタは、ソース領域ＳＲと、ドレイン領域ＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを主に有している。ソース領域ＳＲとドレイン領域ＤＲとは、半導体基板ＳＵＢの主表面に互いに間隔をあけて配置されている。トランジスタ領域ＴＲにおいても、半導体基板ＳＵＢの内部にウェル領域ＮＷＬが形成されており、ウェル領域ＮＷＬ内にソース領域ＳＲおよびドレイン領域ＤＲが形成されている。またソース領域ＳＲおよびドレイン領域ＤＲの表面にはシリサイド層ＳＣが形成されている。
【００３３】
ゲート電極ＧＥは、ソース領域ＳＲとドレイン領域ＤＲとに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁膜ＧＩを介在して形成されている。ＭＯＳトランジスタは平面視において、トランジスタ領域ＴＲの周囲を囲む、抵抗素子領域ＲＥの分離絶縁膜ＳＩと同一の層としての分離絶縁膜ＳＩの内部に形成される。ゲート電極ＧＥの側壁には側壁絶縁膜ＳＷが形成されている。以上のトランジスタ領域ＴＲに形成されるＭＯＳトランジスタの構成は、基本的に以下の各実施の形態においても同様である。
【００３４】
次に図９〜図１７を用いて、本実施の形態の抵抗素子領域ＲＥおよびトランジスタ領域ＴＲを含む半導体装置の製造方法について説明する。
【００３５】
図９（Ａ），（Ｂ）を参照して、たとえばチップ領域ＩＭＣ（図１参照）を構成する、ｐ型のシリコンからなる半導体基板ＳＵＢの主表面Ｓ１上に、パターンを形成するためのたとえばシリコン窒化膜の薄膜が形成される。次に、図示されない感光剤としてのフォトレジストを用いた通常の写真製版技術（露光および現像）および当該シリコン窒化膜のエッチングにより、シリコン窒化膜の薄膜が複数のマスクパターンＳＮとして形成される。ここでは基本的に、最終的に活性領域ＡＲが形成される領域の真上にマスクパターンＳＮが形成され、活性領域ＡＲが形成される領域以外の領域の真上にはマスクパターンＳＮの開口が形成される。
【００３６】
図１０（Ａ），（Ｂ）を参照して、上記複数のマスクパターンＳＮをエッチングマスクとして用いて通常のエッチングがなされる。これにより、主表面Ｓ１からその厚み方向（図１０（Ａ），（Ｂ）における上下方向）に半導体基板ＳＵＢが削られることにより、半導体基板ＳＵＢに複数のトレンチＴＣＨ（溝）が形成される。このトレンチＴＣＨは特に図１０（Ａ）に示す抵抗素子領域ＲＥにおいては、主表面Ｓ１に沿う方向（図１０（Ａ）における左右方向）に関して互いに間隔をあけて複数、形成される。このためトレンチＴＣＨは、図３の特に中間領域における複数の分離絶縁膜ＳＩと同様に、平面視において複数、長尺形状を有し、かつ互いに間隔をあけて形成される。当該トレンチＴＣＨの長尺形状の延在方向は、最終的にコンタクトＣＴ１とコンタクトＣＴ２とを結ぶ方向に交差する方向である。図１０（Ｂ）に示すトランジスタ領域ＴＲにおいても、マスクパターンＳＮの形状に応じて半導体基板ＳＵＢに複数のトレンチＴＣＨが形成される。
【００３７】
図１１（Ａ），（Ｂ）を参照して、たとえば通常のＣＶＤ（Chemical Vapor Deposition）法により、上記のトレンチＴＣＨの内部を充填し、かつマスクパターンＳＮの表面を覆うように、半導体基板ＳＵＢの主表面上にシリコン酸化膜などの絶縁膜ＩＩが形成される。
【００３８】
図１２（Ａ），（Ｂ）を参照して、図１１（Ａ），（Ｂ）の工程において形成された絶縁膜ＩＩが除去されることにより、絶縁膜ＩＩに覆われていたマスクパターンＳＮの上面が露出される。具体的には、たとえばＣＭＰにより絶縁膜ＩＩが、マスクパターンＳＮの上面が露出し、かつその露出したマスクパターンＳＮおよび絶縁膜ＩＩの上面が平坦になるまで研磨除去される。なお上記工程での絶縁膜ＩＩの除去においては、上記研磨工程の代わりにたとえばフッ酸を用いた通常のエッチングがなされてもよい。
【００３９】
図１３（Ａ），（Ｂ）を参照して、図の上下方向に関するマスクパターンＳＮと図の上下方向の高さが同じである領域において、（図の左右方向に関して）マスクパターンＳＮと隣り合う絶縁膜ＩＩが除去される。具体的には、たとえば図１３（Ａ）においては複数のマスクパターンＳＮの間に位置する絶縁膜ＩＩが除去される。このとき、具体的にはたとえばフッ酸を用いた通常のエッチングにより当該領域の絶縁膜ＩＩが除去される。図１３（Ｂ）においては中央のマスクパターンＳＮと隣り合う１対の絶縁膜ＩＩが除去される。
【００４０】
これにより絶縁膜ＩＩは、その最上面が半導体基板ＳＵＢの主表面Ｓ１と（図の上下方向に関して）ほぼ同じ高さを有し、トレンチＴＣＨを埋めるように形成された分離絶縁膜ＳＩとなる。
【００４１】
図１４（Ａ），（Ｂ）を参照して、図１３の工程により分離絶縁膜ＳＩの上方に突出したマスクパターンＳＮが除去される。これにより、分離絶縁膜ＳＩおよび半導体基板ＳＵＢは、同一の面すなわち主表面Ｓ１が最上面となるように形成される。
【００４２】
図１５（Ａ），（Ｂ）を参照して、通常の写真製版技術により、半導体基板ＳＵＢの主表面Ｓ１上に、感光剤としてのフォトレジストＰＨＲのパターンが形成される。フォトレジストＰＨＲのパターンは分離絶縁膜ＳＩの上面上の一部、すなわち概ねウェル領域ＮＷＬが形成される領域以外の領域を覆うように、逆に言えばウェル領域ＮＷＬが形成される半導体基板ＳＵＢ内の領域の真上には分離絶縁膜ＳＩの有無にかかわらずフォトレジストＰＨＲの開口を有するように、形成されることが好ましい。
【００４３】
次に、上記フォトレジストＰＨＲのパターンを用いた通常のイオン注入技術を用いて、半導体基板ＳＵＢ内にｎ型の導電性不純物が導入される。これにより、抵抗素子領域ＲＥおよびトランジスタ領域ＴＲともに、分離絶縁膜ＳＩと図の左右方向に関して隣り合う（分離絶縁膜ＳＩと同一高さの）半導体基板ＳＵＢはｎ型の導電性不純物を含む活性領域ＡＲとして形成され、また分離絶縁膜ＳＩの最下部ＢＴＭよりも図の下方の領域においてはｎ型の導電性不純物を含むウェル領域ＮＷＬが形成される。これにより、ウェル領域ＮＷＬは半導体基板ＳＵＢ内における分離絶縁膜ＳＩの下面に接するように、また活性領域ＡＲは半導体基板ＳＵＢ内におけるウェル領域ＮＷＬの上面に接するように、それぞれ形成される。また以上により、半導体基板ＳＵＢの主表面Ｓ１が活性領域ＡＲの最上面に等しくなる。
【００４４】
この結果、図１５（Ａ）および図３に示すように、上記中間領域において、分離絶縁膜ＳＩおよび活性領域ＡＲは平面視において長尺形状を有するように形成される。また中間領域において、分離絶縁膜ＳＩと活性領域ＡＲとの双方が交互に複数並ぶように形成される。
【００４５】
なお次図以降は、活性領域ＡＲとウェル領域ＮＷＬとの境界を示す点線の図示が省略されている（以降の各実施の形態における製造方法の説明図においても同様）。
【００４６】
図１６（Ｂ）を参照して、特にトランジスタ領域ＴＲにおいて、たとえば上記分離絶縁膜ＳＩに挟まれた領域でありウェル領域ＮＷＬの真上における、半導体基板ＳＵＢの主表面上の一部に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥが形成される。具体的にはたとえば熱酸化処理法により、半導体基板ＳＵＢの主表面上にゲート絶縁膜としてのシリコン酸化膜等が形成される。そのゲート絶縁膜上に、ゲート電極となるべき多結晶シリコン膜等が堆積される。その後、上記ゲート絶縁膜および多結晶シリコン等がパターニングされる。
【００４７】
その後、上記のゲート電極ＧＥをマスクとして、また図１６（Ａ）における活性領域ＡＲの一部（たとえば特に図１６（Ａ）に示す左右側の端部の活性領域ＡＲ）の真上に開口を有する図示されないマスクを用いて、通常のイオン注入技術により、活性領域ＡＲ内にさらにｎ型の導電性不純物が注入された領域が形成される。これにより図１６（Ａ）の抵抗素子領域にはコンタクト領域ＣＴＲが、図１６（Ｂ）のトランジスタ領域にはソース領域ＳＲおよびドレイン領域ＤＲが、それぞれ形成される。コンタクト領域ＣＴＲと、ソース領域ＳＲおよびドレイン領域ＤＲとは、同時に形成されることが好ましい。
【００４８】
その後、必要に応じてトランジスタ領域のゲート電極ＧＥおよびゲート絶縁膜ＧＩの側壁を覆う側壁絶縁膜ＳＷが形成され、当該側壁絶縁膜ＳＷをマスクとしてさらにイオン注入技術がなされる。これにより、ソース領域ＳＲおよびドレイン領域ＤＲの不純物濃度がさらに高くなるように形成されてもよい。
【００４９】
図１７（Ａ）を参照して、たとえば通常の写真製版技術およびエッチングにより、中間領域におけるコンタクト領域ＣＴＲが形成された活性領域ＡＲ以外の活性領域ＡＲおよび分離絶縁膜ＳＩを覆うように、たとえばシリコン酸化膜からなる加工用マスクパターンＯＸが形成される。
【００５０】
図１７（Ａ），（Ｂ）を参照して、抵抗素子領域の加工用マスクパターンＯＸおよびトランジスタ領域のゲート電極ＧＥ、側壁絶縁膜ＳＷを覆うように、半導体基板ＳＵＢの主表面Ｓ１上に、金属膜ＭＴＬが堆積される。この金属膜ＭＴＬは、一般公知のスパッタリング法などの金属薄膜形成方法により、たとえばコバルトと窒化チタンとの積層構造が合計数ｎｍ以上数十ｎｍ以下だけ堆積されることにより形成されるが、金属膜ＭＴＬの材質はこれに限られない。
【００５１】
図４および図８を参照して、次に、当該半導体基板ＳＵＢが数百℃の温度で数十秒から数分間加熱される、いわゆるアニール処理がなされる。するとｎ型の導電性不純物を含むコンタクト領域ＣＴＲの上部と、ソース領域ＳＲおよびドレイン領域ＤＲの上部とを構成するシリコンの原子と、その上に接する金属膜ＭＴＬに含まれるコバルトやニッケルの原子とが反応してシリサイド層ＳＣが形成される。ここで反応しなかった余分な金属膜ＭＴＬはエッチングにより除去される。
【００５２】
さらに図４を参照して、抵抗素子領域において、半導体基板ＳＵＢの主表面Ｓ１上のうち特にシリサイド層ＳＣの上面上に、たとえばスパッタリング法と、通常の写真製版技術およびエッチングとにより、導電性の薄膜のパターンである入力側コンタクトＣＴ１および出力側コンタクトＣＴ２が形成される。入力側コンタクトＣＴ１および出力側コンタクトＣＴ２はシリサイド層ＳＣと互いに接しており、シリサイド層ＳＣとコンタクト領域ＣＴＲとその真下の活性領域ＡＲとウェル領域ＮＷＬとは互いに接している。このため入力側コンタクトＣＴ１および出力側コンタクトＣＴ２はウェル領域ＮＷＬと電気的に接続されるように形成される。
【００５３】
以上によりウェル抵抗素子が完成する。このウェル抵抗素子の入力側コンタクトＣＴ１および出力側コンタクトＣＴ２が他の電極および端子などに接続されることにより、当該他の電極および端子を含む素子などが当該ウェル抵抗素子に接続された回路が形成される。
【００５４】
また以上により、中間領域における分離絶縁膜ＳＩは、平面視において入力側コンタクトＣＴ１と出力側コンタクトＣＴ２とを結ぶ方向に交差する方向に延在するように形成される。また、入力側コンタクトＣＴ１および出力側コンタクトＣＴ２と、ウェル領域ＮＷＬとの間には、コンタクト領域ＣＴＲが形成される。
【００５５】
次に、図７１〜図８１の比較例を参照しながら、本実施の形態の作用効果について説明する。
【００５６】
図７１〜図７３を参照して、本実施の形態の第１の比較例における抵抗素子領域ＲＥは、基本的に本実施の形態の抵抗素子領域ＲＥと同様に、ｐ型のシリコンの半導体基板ＳＵＢに、ウェル領域ＮＷＬと、コンタクトＣＴ１，ＣＴ２と、分離絶縁膜ＳＩと、活性領域ＡＲとを主に有するように形成されたものである。ただし当該比較例においては、入力側コンタクトＣＴ１と出力側コンタクトＣＴ２との間の中間領域には、（平面視におけるコンタクトＣＴ１，ＣＴ２の周囲のシリサイド層ＳＣおよびコンタクト領域ＣＴＲの真下を除き）活性領域ＡＲが配置されておらず、当該領域の表面はその全体が分離絶縁膜ＳＩで覆われている。
【００５７】
この場合、図７２および図７３に示すように、特に中間領域において分離絶縁膜ＳＩの最上面ＤＳＨにいわゆるディッシングが発生し、最上面ＤＳＨは中央部が端部に比べて図の下側に向けて湾曲した形状となる可能性がある。ここで図７４〜図７８を用いて、当該第１の比較例のウェル抵抗素子の、特に湾曲した最上面ＤＳＨが形成される工程について説明する。
【００５８】
図７４を参照して、図９の工程と同様に、半導体基板ＳＵＢの主表面Ｓ１上に複数のマスクパターンＳＮが形成される。ここでも最終的に活性領域ＡＲが形成される領域の真上にマスクパターンＳＮが形成される。このため図９（Ａ）に比べてマスクパターンＳＮの個数が少なくなっており、図７４において隣り合う１対のマスクパターンＳＮの間の距離が、図９（Ａ）に比べる当該距離に比べて非常に広くなっている。
【００５９】
図７５を参照して、図１０の工程と同様に、マスクパターンＳＮをエッチングマスクとして通常のエッチングがなされ、半導体基板ＳＵＢには複数のトレンチＴＣＨが形成される。
【００６０】
図７６を参照して、図１１の工程と同様に、上記のトレンチＴＣＨの内部を充填し、かつマスクパターンＳＮの表面を覆うように、絶縁膜ＩＩが形成される。
【００６１】
図７７を参照して、図１２の工程と同様に、たとえばＣＭＰにより絶縁膜ＩＩが、マスクパターンＳＮの上面が露出するまで研磨される。
【００６２】
このとき、図中の１対の上方に突起した半導体基板ＳＵＢの一部の間の領域（後に中間領域となる領域）において、当該領域の幅が広いため、絶縁膜ＩＩのシリコン酸化膜とマスクパターンＳＮのシリコン窒化膜との研磨速度の違いにより、研磨後の絶縁膜ＩＩの最上面の平坦性が低下する。具体的には、上記領域において、絶縁膜ＩＩの最上面がその中央部において端部よりも下方に向けて湾曲した形状となる。
【００６３】
図７８を参照して、次に図１３および図１４の工程と同様に、マスクパターンＳＮと同じ高さの領域における絶縁膜ＩＩが、フッ酸を用いたエッチングなどにより除去される。このとき、図７７の工程において既に最上面が湾曲しているため、その後最上面から下方にエッチングされる量が全領域においてほぼ等しければ、エッチング後においても絶縁膜ＩＩの最上面が湾曲された状態が維持される。
【００６４】
図示されないが、このように中間領域となるべき領域における絶縁膜ＩＩの最上面が湾曲した状態で図１５の工程と同様に後工程であるイオン注入技術によるウェル領域の形成がなされれば、形成される当該ウェル領域の形状にもばらつきが生じることになる。具体的には、特に絶縁膜ＩＩの厚み（図７８の上下方向の深さ）がその位置ごとにばらつきを有するために、その真下に形成されるウェル領域の深さがその位置ごとにばらつきを有することになる。ウェル領域に電流が流れることによりウェル抵抗素子として機能するため、ウェル領域の深さなどの断面形状にばらつきが生じれば当該ウェル抵抗素子の抵抗値がばらつくことになり、その高精度化が困難となる。
【００６５】
しかし本実施の形態においては、中間領域となるべき領域には分離絶縁膜ＳＩと活性領域ＡＲとが交互に複数並ぶように形成される。このため分離絶縁膜ＳＩの幅が第１の比較例に比べて狭くなる。したがって上記のように製造工程においてその最上面がＣＭＰにより研磨されたとしても、分離絶縁膜ＳＩの最上面がディッシングを形成する可能性が低減される。このためその真下に形成されるウェル領域の深さのばらつきも少なくなり、ウェル抵抗素子の高精度化が可能となる。
【００６６】
次に、図７９を参照して、本実施の形態の第２の比較例における抵抗素子領域ＲＥは、コンタクトＣＴ１とコンタクトＣＴ２との間の中間領域において、小さい活性領域ＡＲのパターンが互いに間隔をあけて行列状に配置されている。これらの小さい活性領域ＡＲのパターンは図７９の上下方向および左右方向ともに５つずつ配置されており、平面視において正方形状を有しているが、このような態様に限られない。
【００６７】
図８０および図８１を参照して、中間領域における活性領域ＡＲは、本実施の形態の活性領域ＡＲと同様に半導体基板ＳＵＢの主表面Ｓ１からウェル領域ＮＷＬの上面まで図８０および図８１の上下方向に延び、かつこれに隣り合う分離絶縁膜ＳＩに接するように形成されており、本実施の形態と同様にたとえばｎ型の導電性不純物を有するように形成される。
【００６８】
この場合、図８０および図８１に示すように、中間領域における分離絶縁膜ＳＩは、図７２および図７３の第１の比較例に比べてその幅が狭くなっている。このため、中間領域における分離絶縁膜ＳＩおよび活性領域ＡＲが図７４〜図７８に示す第１の比較例と同様の手順により形成されたとしても、ＣＭＰによる絶縁膜ＩＩの除去時に絶縁膜ＩＩの最上面にディッシングが発生する可能性が低減される。したがって当該第２の比較例のウェル抵抗素子は、第１の比較例のウェル抵抗素子に比べて、ウェル領域ＮＷＬの形状（深さ）のばらつきを低減することができるため、高精度化を図ることができる。
【００６９】
しかし図７９を再度参照して、当該第２の比較例においては、入力側コンタクトＣＴ１からウェル抵抗素子内を流れる電流の経路にばらつきが生じる可能性がある。具体的には、たとえば図７９中にＡで示す矢印のように、通常はウェル抵抗素子内における電流は、入力側コンタクトＣＴ１からその真下のシリサイド層ＳＣ、コンタクト領域ＣＴＲ、活性領域ＡＲ、ウェル領域ＮＷＬを通って出力側コンタクトＣＴ２に向かうように流れる。このようにウェル領域ＮＷＬ内を電流が流れることを想定してウェル抵抗素子の抵抗値が設計されている。
【００７０】
ところが入力側コンタクトＣＴ１からウェル抵抗素子内を流れる電流の一部は、上記のＡで示す経路を通らず、他の経路を通る場合がある。具体的には、たとえば図７９中にＢで示す矢印のように、入力側コンタクトＣＴ１からシリサイド層ＳＣを水平方向に沿って流れたのち中間領域内の分離絶縁膜ＳＩに抜けるように電流が流れる。
【００７１】
この電流は最初は抵抗値の大きい分離絶縁膜ＳＩ内を流れるが、より抵抗値の小さい領域である小さい活性領域ＡＲ内を流れようとする傾向があるために、その近辺の活性領域ＡＲに向かう。ただし活性領域ＡＲは小さいため、たとえ活性領域ＡＲ内に電流が進入してもすぐにまた活性領域ＡＲから抜け出し分離絶縁膜ＳＩ内を流れる可能性が高い。
【００７２】
このような流れを繰り返すため、当該電流は平面視において図７９中の矢印Ｂに示すように蛇行する場合がある。また小さい正方形状の活性領域ＡＲ内において周囲の領域からの電流が収束するためその電流密度が大きくなり、その周囲の分離絶縁膜ＳＩ内において電流密度が小さくなるため、当該中間領域内において電流密度の不均一が発生する。その結果、活性領域ＡＲにおいて電界集中が発生し、ウェル抵抗素子全体の耐圧が低下する可能性がある。ウェル抵抗素子は高電圧下において高い耐圧を実現する機能を有するべく設計されたものであるため、上記のような耐圧低下が発生することを抑制する要請がある。
【００７３】
そこで本実施の形態においては、（図３に示すように）中間領域（のウェル領域ＮＷＬの上面上）における分離絶縁膜ＳＩおよび活性領域ＡＲが平面視において長尺形状（縞状）を有し、これら双方が交互に並ぶように形成されている。特に本実施の形態においては、中間領域における分離絶縁膜ＳＩが平面視において入力側コンタクトＣＴ１と出力側コンタクトＣＴ２とを結ぶ方向に交差する方向に延在する。これにより、中間領域（の上側の表面側）において、分離絶縁膜ＳＩの配置される領域は図３の左右方向に関するその全体に分離絶縁膜ＳＩが配置され、活性領域ＡＲの配置される領域は図３の左右方向に関するその全体に活性領域ＡＲが配置される。このため入力側コンタクトＣＴ１から流れ出た電流は、図３の左右方向に関してシリサイド層ＳＣからどの方向に広がるように流れ出たとしても、（図４および図５のウェル領域ＮＷＬの上方の領域において）必ず分離絶縁膜ＳＩと活性領域ＡＲとが交互に出現する経路を流れることになる。
【００７４】
本実施の形態においては、電流がウェル領域ＮＷＬの上方を通って入力側コンタクトＣＴ１から出力側コンタクトＣＴ２に向けて流れ、流れ方向に交差する方向に広がろうとすれば、必然的に分離絶縁膜ＳＩを通ることになる。このため、電流はウェル領域ＮＷＬの上方を通ることを避け、より低抵抗であるウェル領域ＮＷＬ内を流れるようになる。このため分離絶縁膜ＳＩの絶縁膜（電流を通さない膜）としての機能が確保されることによりウェル抵抗素子の抵抗値および耐圧を高くすることができる。またウェル領域のみに電流を流すことが可能であれば、ウェル領域ＮＷＬの断面形状の設計により高精度にウェル抵抗素子の抵抗値を制御することができる。
【００７５】
したがって本実施の形態においては、図７９の矢印Ｂの経路のような電流の蛇行の発生が抑制される。そして当該電流の経路がその進行方向にかかわらずほぼ一定になり、特定の位置における電流密度の極端な増加およびそれに伴う電界集中の発生を抑制することができる。これにより、ウェル抵抗素子を高電圧の条件下で使用したとしても、その耐圧を維持することができる。さらに将来的にウェル抵抗素子の平面積がさらに縮小して入力側コンタクトＣＴ１と出力側コンタクトＣＴ２との間の距離が短くなったとしても、ウェル抵抗素子の耐圧の低下を抑制することができる。
【００７６】
また中間領域において分離絶縁膜ＳＩおよび活性領域ＡＲの最上面が同一の面（ツライチ）となるように構成されることにより、分離絶縁膜ＳＩおよび活性領域ＡＲの、たとえば図４の上下方向に関する寸法がほぼ等しくなる。このことから、図４の上下方向に関しても、電界集中を抑制する効果を奏することができる。
【００７７】
このような構成は、分離絶縁膜を形成する工程において、マスクパターンＳＮを覆いかつトレンチＴＣＨ内を埋めるように形成された絶縁膜ＩＩが、マスクパターンＳＮが露出するまで研磨などにより除去され、その後マスクパターンＳＮの間の位置の絶縁膜ＩＩおよびマスクパターンＳＮがエッチングなどにより除去されるという工程を経ることにより実現可能である。このような手順で分離絶縁膜が形成されれば、そもそもマスクパターンＳＮと絶縁膜ＩＩとが同時にＣＭＰにより研磨されることがないため、その過程でのマスクパターンＳＮと分離絶縁膜ＳＩとのＣＭＰなどによる研磨速度の差によるディッシングの発生を抑制することができる。
【００７８】
ここで、本実施の形態のウェル抵抗素子と第１の比較例のウェル抵抗素子との抵抗値のばらつきの低減効果について説明する。図１８を参照して、当該グラフの横軸はウェル抵抗素子の平面視における面積の平方根の逆数を示し、グラフの縦軸はウェル抵抗素子の抵抗値のばらつきを示している。
【００７９】
たとえば第１の比較例のウェル抵抗素子（図７１）の場合、抵抗値のばらつきが±７％程度あるが、本実施の形態のウェル抵抗素子（図３）の場合、抵抗値のばらつきが±１．４％となり、本実施の形態を採用することにより、ウェル抵抗素子の抵抗値のばらつきを約１／５に低減することができる。また本実施の形態を採用することにより、抵抗値のばらつきの低減に伴い、当該ウェル抵抗素子が形成されるチップ領域ＩＭＣ（図１参照）内での抵抗値のミスマッチ係数を表すローカルばらつきの値も上記と同様に約１／５となる。このため本実施の形態のウェル抵抗素子を採用することにより、ウェル抵抗素子の面積は第１の比較例のウェル抵抗素子を用いた場合の約１／２５とすることができる。
【００８０】
このように本実施の形態においては、ウェル抵抗素子の抵抗値のばらつきの低減および電界集中の回避ができるようになるため、同一の抵抗値を得るためのウェル抵抗素子の平面積を小さくすることができ、これが形成されるチップ領域の面積を縮小することができる。
【００８１】
（実施の形態２）
まず図１９〜図２２を用いて、本実施の形態の抵抗素子領域ＲＥに配置されるウェル抵抗素子について説明する。
【００８２】
図１９〜図２２を参照して、本実施の形態の抵抗素子領域ＲＥには、基本的に実施の形態１のウェル抵抗素子と同様に、ｐ型のシリコンの半導体基板ＳＵＢに、ウェル領域ＮＷＬと、コンタクトＣＴ１，ＣＴ２と、分離絶縁膜ＳＩと、活性領域ＡＲとを主に有するように形成されたウェル抵抗素子が配置されている。入力側コンタクトＣＴ１と出力側コンタクトＣＴ２との間の中間領域において、平面視において長尺形状を有する分離絶縁膜ＳＩおよび活性領域ＡＲがウェル領域ＮＷＬの上面に接するように、かつ交互に複数並ぶように配置されている。
【００８３】
ただし本実施の形態においては、中間領域における分離絶縁膜ＳＩおよび活性領域ＡＲは、平面視において入力側コンタクトＣＴ１と出力側コンタクトＣＴ２とを結ぶ方向に沿う方向（図１９の上下方向）に延在している。この結果、特に図２２に示すように、ウェル領域ＮＷＬの上面上には分離絶縁膜ＳＩおよび活性領域ＡＲが、図１９の左右方向に関して交互に複数並ぶように配置されている。
【００８４】
入力側コンタクトＣＴ１および出力側コンタクトＣＴ２のそれぞれは、図１９の左右方向に関して互いに間隔をあけて複数（ここでは５つずつ）配置されてもよい。入力側コンタクトＣＴ１と出力側コンタクトＣＴ２とは同数配置されることが好ましく、ここでは複数のうちの１つの入力側コンタクトＣＴ１と、複数のうちの１つの出力側コンタクトＣＴ２とは、図３の上下方向に関して互いに対向するように配置されている。そしてこの複数のうちの１つの入力側コンタクトＣＴ１と、これに対向する１つの出力側コンタクトＣＴ２とを結ぶように、複数（ここでは５本）の活性領域ＡＲが配置されている。これら複数の活性領域ＡＲは図３の左右方向に関して互いに間隔をあけて配置されており、隣り合う１対の活性領域ＡＲの間の領域のそれぞれには分離絶縁膜ＳＩが配置されている。
【００８５】
コンタクトＣＴ１，ＣＴ２を通らず分離絶縁膜ＳＩを通るＸＸ−ＸＸ線に沿う領域については、図２０に示すように、１対の（コンタクト領域ＣＴＲの直下に配置される）活性領域ＡＲの間の中間領域におけるウェル領域ＮＷＬの上面の全体が分離絶縁膜ＳＩに覆われている。活性領域ＡＲ（シリサイド層ＳＣ）と分離絶縁膜ＳＩとの最上面は互いに同一の面（半導体基板ＳＵＢの主表面と同一の面）となっている。
【００８６】
コンタクトＣＴ１，ＣＴ２を通り活性領域ＡＲを通るＸＸＩ−ＸＸＩ線に沿う領域については、図２１に示すように、１対の（コンタクト領域ＣＴＲの直下に配置される）活性領域ＡＲの間の中間領域におけるウェル領域ＮＷＬの上面の全体が活性領域ＡＲに覆われている。この中間領域の活性領域ＡＲと、コンタクト領域ＣＴＲの直下の活性領域ＡＲとは、一体となっている。
【００８７】
なおトランジスタ領域ＴＲに形成されるＭＯＳトランジスタの構成は実施の形態１と同様であるためここでは詳細な説明を省略する（以下の各実施の形態についても同様）。
【００８８】
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【００８９】
次に図２３〜図２６を用いて、本実施の形態の抵抗素子領域ＲＥを含む半導体装置の製造方法について説明する。
【００９０】
図２３（Ａ），（Ｂ），（Ｃ）を参照して、図９および図１０の工程と同様の処理がなされることにより、半導体基板ＳＵＢの所望の箇所にマスクパターンＳＮおよびトレンチＴＣＨが形成される。
【００９１】
図２４（Ａ），（Ｂ），（Ｃ）を参照して、図１１〜図１３の工程と同様の処理がなされることにより、マスクパターンＳＮを覆いかつトレンチＴＣＨの内部を充填するように形成された絶縁膜ＩＩがマスクパターンＳＮの最下部（半導体基板ＳＵＢの最上部）まで除去される。これにより半導体基板ＳＵＢ内の所望の箇所には分離絶縁膜ＳＩが形成される。
【００９２】
図２５（Ａ），（Ｂ），（Ｃ）を参照して、図１４〜図１５の工程と同様の処理がなされることにより、マスクパターンＳＮが除去され、半導体基板ＳＵＢの主表面Ｓ１上にフォトレジストＰＨＲのパターンが形成される。このフォトレジストＰＨＲのパターンを用いた通常のイオン注入技術により、半導体基板ＳＵＢ内にｎ型の導電性不純物が導入され、分離絶縁膜ＳＩと同一高さの領域にはｎ型の導電性不純物を含む活性領域ＡＲが、また分離絶縁膜ＳＩよりも下方の領域にはｎ型の導電性不純物を含むウェル領域ＮＷＬが、それぞれ形成される。
【００９３】
図２５（Ａ）すなわち長尺形状の分離絶縁膜ＳＩに沿う断面においては、図の左右方向に延在する分離絶縁膜ＳＩが形成され、その分離絶縁膜ＳＩの両端部に幅の狭い活性領域ＡＲが形成される。一方、図２５（Ｂ）すなわち長尺形状の活性領域ＡＲに沿う断面においては、図の左右方向に延在する活性領域ＡＲが形成され、その活性領域ＡＲの両端部に幅の狭い分離絶縁膜ＳＩが形成される。また図２５（Ｃ）すなわち長尺形状の分離絶縁膜ＳＩに交差する方向の断面においては、分離絶縁膜ＳＩと活性領域ＡＲとの双方が交互に複数並ぶように形成される。
【００９４】
図２６（Ａ），（Ｂ），（Ｃ）を参照して、図１６〜図１７の工程と同様の処理がなされることにより、図２６（Ａ）の活性領域ＡＲの最上部および、図２６（Ｂ）の活性領域ＡＲの最上部でありかつ左右方向の端部である部分にはコンタクト領域ＣＴＲが形成される。また中間領域を覆う加工用マスクパターンＯＸを覆うように半導体基板ＳＵＢの主表面Ｓ１上に金属膜ＭＴＬが形成され、アニール処理がなされる。
【００９５】
図２０，２１および図２２を参照して、上記のアニール処理によりコンタクト領域ＣＴＲの上部にシリサイド層ＳＣが形成される。さらに所望の領域に入力側コンタクトＣＴ１および出力側コンタクトＣＴ２が形成されることにより、ウェル抵抗素子が完成する。
【００９６】
以上により、中間領域における分離絶縁膜ＳＩは、平面視において入力側コンタクトＣＴ１と出力側コンタクトＣＴ２とを結ぶ方向に沿う方向に延在するように形成される。
【００９７】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、実施の形態１と同様に、中間領域となるべき領域には分離絶縁膜ＳＩと活性領域ＡＲとが交互に複数並ぶように形成されることから、中間領域における分離絶縁膜ＳＩがディッシングを起こす可能性を低減することができ、その真下のウェル領域ＮＷＬの抵抗値のばらつきを低減することができる。その結果、ウェル抵抗素子およびそれが形成されるチップ領域の面積を縮小させることができる。
【００９８】
さらに本実施の形態においては、中間領域における分離絶縁膜ＳＩが電流の流れる方向に沿う方向に延在するように形成される。このため図２２に示すように、（中間領域において）電流方向に交差する方向に関する一部の領域には活性領域ＡＲが配置されることから、一部の電流が互いに隣り合う活性領域ＡＲと分離絶縁膜ＳＩとの間を蛇行する可能性がある。しかし少なくとも分離絶縁膜ＳＩに沿うように中間領域には活性領域ＡＲが配置され、ウェル領域ＮＷＬの上方を通る電流は一貫してこの活性領域ＡＲを通ってコンタクトＣＴ１，ＣＴ２の間を流れることが可能である。
【００９９】
つまりコンタクトＣＴ１，ＣＴ２間を流れる電流は、少なくともたとえば図７９の第２の比較例のように行列状に複数の活性領域ＡＲが配置される場合と比較すれば、一部シリサイド層ＳＣから直接中間領域の分離絶縁膜ＳＩに流れる電流を除き、ほぼ安定にウェル領域ＮＷＬ内またはその上面上の活性領域ＡＲを流れるように整流することができる。たとえばいったん中間領域の活性領域ＡＲ内に入った電流は、以後、コンタクトＣＴ２（の周囲のシリサイド層ＳＣなど）に達するまで、一貫して活性領域ＡＲ内を流れることができる。このため本実施の形態においては、第２の比較例に比べて、たとえば図７９の矢印Ｂに示すような電流の蛇行が起こる可能性が排除され、分離絶縁膜ＳＩの端部での電界集中を緩和することができ、ウェル抵抗素子の抵抗値および耐圧を高くすることができる。
【０１００】
ただし本実施の形態のウェル抵抗素子は、ウェル領域ＮＷＬの上方の活性領域ＡＲに電流が流れることを想定するため、実施の形態１のウェル抵抗素子ほど高い耐圧を要さない装置に対して用いられることが推奨される。
【０１０１】
（実施の形態３）
まず図２７〜図３０を用いて、本実施の形態の抵抗素子領域ＲＥに配置されるウェル抵抗素子について説明する。
【０１０２】
図２７〜図３０を参照して、本実施の形態の抵抗素子領域ＲＥには、基本的に実施の形態２のウェル抵抗素子と同様の構成を有するウェル抵抗素子が形成されている。すなわち本実施の形態においても、中間領域における分離絶縁膜ＳＩおよび活性領域ＡＲは、平面視において入力側コンタクトＣＴ１と出力側コンタクトＣＴ２とを結ぶ方向に沿う方向（図２７の上下方向）に延在している。また本実施の形態においても、入力側コンタクトＣＴ１および出力側コンタクトＣＴ２のそれぞれは、平面視において図２７の左右方向に関して互いに間隔をあけて複数（ここでは５つずつ）配置されている。
【０１０３】
本実施の形態においては、中間領域において電流の流れる方向に沿って延びる分離絶縁膜ＳＩが、中間領域から、複数の平面視において互いに隣り合う１対の入力側コンタクトＣＴ１に挟まれた領域および、複数のうち平面視において互いに隣り合う１対の出力側コンタクトＣＴ２に挟まれた領域に達するように延在している。すなわち本実施の形態の当該分離絶縁膜ＳＩは、実施の形態２の当該分離絶縁膜ＳＩよりもさらに長く、コンタクトＣＴ１，ＣＴ２が形成される領域（の周囲のシリサイド層ＳＣなどが形成される領域）まで延びている。
【０１０４】
したがって図２８に示すように、分離絶縁膜ＳＩに沿う断面においては、たとえば実施の形態２の分離絶縁膜ＳＩに沿う断面（図２０）の分離絶縁膜ＳＩよりも図の左右方向に長く延びている。その分だけ、その分離絶縁膜ＳＩに隣り合う活性領域ＡＲの幅が、実施の形態２の図２０よりも狭くなっている。
【０１０５】
また図２９に示すように、入力側コンタクトＣＴ１が複数並ぶ部分における断面は、入力側コンタクトＣＴ１が配置される領域の真下においてはシリサイド層ＳＣ、コンタクト領域ＣＴＲなどが配置されるが、１対の隣り合う入力側コンタクトＣＴ１に挟まれた領域においては、分離絶縁膜ＳＩが配置されている。この分離絶縁膜ＳＩは、互いに隣り合う活性領域ＡＲおよびその上側に形成されるコンタクト領域ＣＴＲなどと互いに接触している。
【０１０６】
図３０は基本的に実施の形態２の図２２と同様の構成であるが、活性領域ＡＲの幅が図２２よりも狭くなっていてもよい。
【０１０７】
なお、これ以外の本実施の形態の構成は、実施の形態２の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１０８】
次に図３１〜図３４を用いて、本実施の形態の抵抗素子領域ＲＥを含む半導体装置の製造方法について説明する。
【０１０９】
図３１（Ａ），（Ｂ）を参照して、実施の形態２の図２３の工程と同様の処理がなされることにより、半導体基板ＳＵＢの所望の箇所にマスクパターンＳＮおよびトレンチＴＣＨが形成される。ただし図３１（Ａ）においてトレンチＴＣＨにより形成される半導体基板ＳＵＢの上方に突起した部分およびマスクパターンＳＮの幅は、図２３（Ａ）における同部分の幅よりも狭い。なお図３１（Ｂ）は基本的に図２３（Ｃ）と同様の態様となっている。
【０１１０】
図３２（Ａ），（Ｂ）を参照して、実施の形態２の図２４の工程と同様の処理がなされることにより、マスクパターンＳＮを覆いかつトレンチＴＣＨの内部を充填するように形成された絶縁膜ＩＩがマスクパターンＳＮの最下部（半導体基板ＳＵＢの最上部）まで除去される。これにより半導体基板ＳＵＢ内の所望の箇所には分離絶縁膜ＳＩが形成される。なお図３２（Ｂ）は基本的に図２４（Ｃ）と同様の態様となっている。
【０１１１】
図３３（Ａ），（Ｂ）を参照して、実施の形態２の図２５の工程と同様の処理がなされることにより、活性領域ＡＲおよびウェル領域ＮＷＬが形成される。なお図３３（Ｂ）は基本的に図２５（Ｃ）と同様の態様となっている。
【０１１２】
図３４（Ａ），（Ｂ）を参照して、実施の形態２の図２６の工程と同様の処理がなされることにより、コンタクト領域ＣＴＲ、加工用マスクパターンＯＸ（図示なし）および金属膜ＭＴＬが形成される。図３４（Ｂ）が示す領域においては、図３４（Ａ）と同様に、コンタクト領域ＣＴＲが形成された領域を覆うように半導体基板ＳＵＢの主表面Ｓ１の全面に金属膜ＭＴＬが形成される。
【０１１３】
その後、アニール処理およびコンタクトＣＴ１，ＣＴ２が形成されることにより、図２８〜図３０に示す断面形状を有するウェル抵抗素子が完成する。
【０１１４】
以上により、本実施の形態においては、平面視において互いに間隔をあけて複数形成された入力側コンタクトＣＴ１のうち互いに隣り合う１対の入力側コンタクトＣＴ１に挟まれた領域、および、平面視において互いに間隔をあけて複数形成された出力側コンタクトＣＴ２のうち互いに隣り合う１対の出力側コンタクトＣＴ２に挟まれた領域に達するように延在するように形成される。
【０１１５】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても上記の他の実施の形態と同様に、中間領域となるべき領域には分離絶縁膜ＳＩと活性領域ＡＲとが交互に複数並ぶように形成されることから、中間領域における分離絶縁膜ＳＩがディッシングを起こす可能性を低減することができる。その結果としての作用効果についても上記の他の実施の形態と同様である。
【０１１６】
本実施の形態においては、図２７の左右方向に関して複数のコンタクトＣＴ１，ＣＴ２のそれぞれに隣り合う領域にまで分離絶縁膜ＳＩが形成される。このため入力側コンタクトＣＴ１から出力側コンタクトＣＴ２に向けて流れる電流はその両側を分離絶縁膜ＳＩにブロックされる。このため、当該電流が分離絶縁膜ＳＩの方に蛇行するように流れる可能性は、実施の形態２よりもいっそう低減される。これについて以下に詳しく説明する。
【０１１７】
実施の形態２においては入力側コンタクトＣＴ１から（図１９の左右方向に関して隣り合う１対の入力側コンタクトＣＴ１の間に配置される）シリサイド層ＳＣに入り、そこから分離絶縁膜ＳＩの方へ流れる電流が一部発生する。これに対して本実施の形態においては図２７の左右方向に関して隣り合う１対の入力側コンタクトＣＴ１の間に分離絶縁膜ＳＩが配置されており、この１対の入力側コンタクトＣＴ１の間にはシリサイド層ＳＣがほとんど配置されていない。このため、入力側コンタクトＣＴ１を出た電流は、抵抗値の高い分離絶縁膜ＳＩの方へは入らず、そのほとんどが活性領域ＡＲまたはウェル領域ＮＷＬの方へ導かれる。このことから本実施の形態においては実施の形態２よりもいっそう電流値を安定させ、電界集中を緩和させることができ、ウェル抵抗素子の抵抗値および耐圧を高くすることができる。
【０１１８】
（実施の形態４）
まず図３５〜図３８を用いて、本実施の形態の抵抗素子領域ＲＥに配置されるウェル抵抗素子について説明する。
【０１１９】
図３５〜図３８を参照して、本実施の形態の抵抗素子領域ＲＥには、実施の形態１のウェル抵抗素子の中間領域における半導体基板ＳＵＢの主表面（すなわち長尺の平面形状を有し交互に複数並ぶように延びる活性領域ＡＲおよび分離絶縁膜ＳＩの最上面）を覆うように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥがこの順に積層されたウェル抵抗素子が形成されている。ゲート絶縁膜ＧＩおよびゲート電極ＧＥの側壁には側壁絶縁膜ＳＷが形成されていてもよい。
【０１２０】
特に図３５を参照して、ゲート電極ＧＥは、中間領域における半導体基板ＳＵＢの主表面上にゲート絶縁膜ＧＩを介在して形成されている。図３５においては説明を容易にする観点から、実際にはゲート絶縁膜ＧＩおよびゲート電極ＧＥに覆われるため上方から視認できない、中間領域の活性領域ＡＲおよび分離絶縁膜ＳＩが示されている。
【０１２１】
図３５におけるゲート電極ＧＥは、中間領域のうち最も入力側コンタクトＣＴ１および出力側コンタクトＣＴ２（これらに接するシリサイド層ＳＣ）に近い領域を覆っていないが、このような態様であってもよい。また図３５におけるゲート電極ＧＥは、図の左右方向に関して部分的にウェル領域ＮＷＬの外側（左右側）にはみ出るように配置されているが、このような態様であってもよい。
【０１２２】
図３５において、ウェル抵抗素子には図の上下方向に（コンタクトＣＴ１からコンタクトＣＴ２へ）電流が流れるのに対し、ウェル抵抗素子を覆うゲート電極ＧＥには図の左右方向に電流が流れるものとする。すなわち図３５のゲート電極ＧＥの左方の表面上に配置されたゲートコンタクトＧＣ１と、当該ゲート電極ＧＥの右方の表面上に配置されたゲートコンタクトＧＣ２とを用いて、ゲート電極ＧＥに電圧が印加される。図３５において、ゲートコンタクトＧＣ１，ＧＣ２はウェル領域ＮＷＬと平面視において重ならないように、その外側にそれぞれ複数（ここでは４つずつ）、互いに間隔をあけて配置されている。ただし当該ゲート電極ＧＥはこのような態様を有していなくてもよい。
【０１２３】
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１２４】
次に図３９〜図４１を用いて、本実施の形態の抵抗素子領域ＲＥを含む半導体装置の製造方法について説明する。
【０１２５】
図３９（Ａ），（Ｂ）を参照して、実施の形態１の図９〜図１５の工程と同様の処理を行ない、図１５に示すフォトレジストＰＨＲのパターンが除去された後、中間領域となるべき領域における半導体基板ＳＵＢの主表面（交互に複数並ぶ分離絶縁膜ＳＩおよび活性領域ＡＲの最上面）を覆うように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥがこの順に積層されるように形成される。ゲート絶縁膜ＧＩおよびゲート電極ＧＥの形成方法は、図１６（Ｂ）の工程と同様である。
【０１２６】
図３９（Ａ）に示す抵抗素子領域のゲート絶縁膜ＧＩおよびゲート電極ＧＥは、図３９（Ｂ）に示すトランジスタ領域においてＭＯＳトランジスタを形成するためのゲート絶縁膜ＧＩおよびゲート電極ＧＥと同時に形成されることが好ましい。このようにすれば工程の効率を向上させることができる。
【０１２７】
図４０（Ａ），（Ｂ）を参照して、上記のゲート電極ＧＥ、およびゲート電極ＧＥに覆われない分離絶縁膜ＳＩを覆うように形成されたフォトレジストＰＨＲのパターンをマスクとして、通常のイオン注入技術により、活性領域ＡＲ内にさらに導電性不純物が注入された領域が形成される。これにより図４０（Ａ）の抵抗素子領域にはコンタクト領域ＣＴＲが、図４０（Ｂ）のトランジスタ領域にはソース領域ＳＲおよびドレイン領域ＤＲが、それぞれ形成される。コンタクト領域ＣＴＲと、ソース領域ＳＲおよびドレイン領域ＤＲとは、同時に形成されることが好ましい。
【０１２８】
その後、必要に応じてトランジスタ領域のゲート電極ＧＥおよびゲート絶縁膜ＧＩの側壁を覆う側壁絶縁膜ＳＷが形成され、当該側壁絶縁膜ＳＷをマスクとしてさらにイオン注入技術がなされる。これにより、ソース領域ＳＲおよびドレイン領域ＤＲの不純物濃度がさらに高くなるように形成されてもよい。
【０１２９】
図４１（Ａ），（Ｂ）を参照して、図４０（Ａ），（Ｂ）の工程により形成された構造からフォトレジストＰＨＲのパターンが除去された後、ゲート電極ＧＥなどの表面を覆うように半導体基板ＳＵＢの主表面Ｓ１上に金属膜ＭＴＬが堆積される。この金属膜ＭＴＬは図１７（Ａ），（Ｂ）の工程において形成される金属膜ＭＴＬと同様の構成である。
【０１３０】
図３６を参照して、その後、実施の形態１と同様にアニール処理によりシリサイド層ＳＣが形成され、余分な金属膜ＭＴＬが除去される。さらにたとえばスパッタリング法と、通常の写真製版技術およびエッチングとにより、導電性の薄膜のパターンである入力側コンタクトＣＴ１，出力側コンタクトＣＴ２およびゲートコンタクトＧＣ１，ＧＣ２が、所望の箇所に同時に形成される。コンタクトＣＴ１，ＣＴ２はその真下のコンタクト領域ＣＴＲおよびウェル領域ＮＷＬと電気的に接続され、ゲートコンタクトＧＣ１，ＧＣ２はその真下のゲート電極ＧＥと電気的に接続される。
【０１３１】
以上によりウェル抵抗素子が完成する。また図１７（Ｂ）の後、トランジスタ領域ＴＲにおいては実施の形態１と同様にＭＯＳトランジスタが形成される。
【０１３２】
次に、本実施の形態の作用効果について説明する。本実施の形態においても中間領域において分離絶縁膜ＳＩのディッシングを抑制することによる抵抗値のばらつきを抑制する効果を奏するほかに、以下の作用効果を奏する。
【０１３３】
たとえば実施の形態１においては、中間領域におけるウェル領域ＮＷＬの上面上に、平面視において入力側コンタクトＣＴ１と出力側コンタクトＣＴ２とを結ぶ方向に交差する方向に延在する分離絶縁膜ＳＩが配置されることにより、上記のように基本的には電流はウェル領域ＮＷＬ内を流れることになる。しかし実施の形態１においては中間領域のウェル領域ＮＷＬの上面上には活性領域ＡＲも配置されているため、ウェル領域ＮＷＬを流れる電流の一部が活性領域ＡＲの方へ流れ込み、そこから分離絶縁膜ＳＩの方へ蛇行する可能性もある。
【０１３４】
そこで本実施の形態においては、中間領域において活性領域ＡＲおよび分離絶縁膜ＳＩの最上面を覆うようにゲート絶縁膜ＧＩおよびゲート電極ＧＥが形成されており、ゲート電極ＧＥにはゲートコンタクトＧＣ１，ＧＣ２から電圧を印加することができるようになっている。これにより、たとえば中間領域の活性領域ＡＲおよび分離絶縁膜ＳＩを覆うゲート電極ＧＥに負の電圧を印加すれば、その真下に形成されるｎ型の活性領域ＡＲには空乏層が広がる。このため、ゲート電極ＧＥの真下の活性領域ＡＲおよびこれと並ぶ分離絶縁膜ＳＩとに電流が流れる可能性をより確実に低減することができ、入力側コンタクトＣＴ１と出力側コンタクトＣＴ２との間を流れる電流がより確実にウェル領域ＮＷＬ内を流れるようにすることができる。これにより、ウェル抵抗素子に流れる電流値の制御がより容易になるため、全体の抵抗値のばらつきをいっそう確実に抑制することができる。また特定箇所における電界集中を抑制することができるため、ウェル抵抗素子の耐圧を向上することもできる。
【０１３５】
（実施の形態５）
図４２〜図４５を用いて、本実施の形態の抵抗素子領域ＲＥに配置されるウェル抵抗素子について説明する。
【０１３６】
図４２〜図４５を参照して、本実施の形態の抵抗素子領域ＲＥには、実施の形態２のウェル抵抗素子の中間領域における半導体基板ＳＵＢの主表面（すなわち長尺の平面形状を有し交互に複数並ぶように延びる活性領域ＡＲおよび分離絶縁膜ＳＩの最上面）を覆うように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥがこの順に積層されたウェル抵抗素子が形成されている。ゲート絶縁膜ＧＩおよびゲート電極ＧＥの側壁には側壁絶縁膜ＳＷが形成されていてもよい。上記ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび側壁絶縁膜ＳＷの構成および形成方法は、実施の形態４のゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび側壁絶縁膜ＳＷと同様である。すなわち本実施の形態のウェル抵抗素子は、実施の形態２のウェル抵抗素子に実施の形態４のゲート電極ＧＥなどを組み合わせた構成を有している。
【０１３７】
なお、これ以外の本実施の形態の構成は、実施の形態２，４の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１３８】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、上記の各実施の形態と同様に、分離絶縁膜ＳＩのディッシングを抑制する効果を有し、かつ実施の形態２と同様の作用効果を有している。また本実施の形態においても、実施の形態４と同様に、ゲート電極ＧＥにたとえば負の電圧を加えればその真下の活性領域ＡＲに空乏層を形成することができるため、コンタクトＣＴ１，ＣＴ２間の電流がより確実にウェル領域ＮＷＬ内を流れるようにすることができる。以上より、本実施の形態においても、ウェル抵抗素子の高精度化と耐圧向上との双方を実現することができる。
【０１３９】
（実施の形態６）
図４６〜図４９を用いて、本実施の形態の抵抗素子領域ＲＥに配置されるウェル抵抗素子について説明する。
【０１４０】
図４６〜図４９を参照して、本実施の形態の抵抗素子領域ＲＥには、実施の形態３のウェル抵抗素子の中間領域における半導体基板ＳＵＢの主表面（すなわち長尺の平面形状を有し交互に複数並ぶように延びる活性領域ＡＲおよび分離絶縁膜ＳＩの最上面）を覆うように、ゲート絶縁膜ＧＩおよびゲート電極ＧＥがこの順に積層されたウェル抵抗素子が形成されている。ゲート絶縁膜ＧＩおよびゲート電極ＧＥの側壁には側壁絶縁膜ＳＷが形成されていてもよい。上記ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび側壁絶縁膜ＳＷの構成および形成方法は、実施の形態４のゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび側壁絶縁膜ＳＷと同様である。すなわち本実施の形態のウェル抵抗素子は、実施の形態３のウェル抵抗素子に実施の形態４のゲート電極ＧＥなどを組み合わせた構成を有している。
【０１４１】
なお、これ以外の本実施の形態の構成は、実施の形態３，４の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１４２】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、上記の各実施の形態と同様に、分離絶縁膜ＳＩのディッシングを抑制する効果を有し、かつ実施の形態３と同様の作用効果を有している。また本実施の形態においても、実施の形態４と同様に、ゲート電極ＧＥにたとえば負の電圧を加えればその真下の活性領域ＡＲに空乏層を形成することができるため、コンタクトＣＴ１，ＣＴ２間の電流がより確実にウェル領域ＮＷＬ内を流れるようにすることができる。以上より、本実施の形態においても、ウェル抵抗素子の高精度化と耐圧向上との双方を実現することができる。
【０１４３】
（実施の形態７）
まず図５０〜図５３を用いて、本実施の形態の抵抗素子領域ＲＥに配置されるウェル抵抗素子について説明する。
【０１４４】
図５０〜図５３を参照して、本実施の形態の抵抗素子領域ＲＥには、基本的に実施の形態１のウェル抵抗素子と同様の構成を有するウェル抵抗素子が形成されている。ただし本実施の形態のウェル抵抗素子は、中間領域において、ウェル領域ＮＷＬの上面に接するように配置された活性領域ＡＲの最上面が、半導体基板ＳＵＢの主表面と同一の面とはなっていない。
【０１４５】
具体的には、本実施の形態においては、中間領域において、活性領域ＡＲがこれと交互に複数並ぶ分離絶縁膜ＳＩよりも図５１、図５３の上下方向に関する高さが低くなっている。そしてこの低くなった活性領域ＡＲの上面に接するように絶縁膜ＳＩ２（他の分離絶縁膜）が形成されている。絶縁膜ＳＩ２は、たとえばシリコン酸化膜により構成されている。絶縁膜ＳＩ２は中間領域において、半導体基板ＳＵＢの主表面Ｓ１と同一の面を含むように（少なくとも半導体基板ＳＵＢの主表面Ｓ１と同一の面に達するように）、活性領域ＡＲの最上面から真上の方向に延びている。このため絶縁膜ＳＩ２は、分離絶縁膜ＳＩと交互に複数並び、半導体基板ＳＵＢの主表面Ｓ１と同一の面を含むように構成されている。また絶縁膜ＳＩ２はその直下の活性領域ＡＲと平面視において重なっているため、本実施の形態においても分離絶縁膜ＳＩと活性領域ＡＲとは交互に複数並んでいるといえる。
【０１４６】
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１４７】
次に、図５４〜図５６を用いて、本実施の形態の抵抗素子領域ＲＥを含む半導体装置の製造方法について説明する。
【０１４８】
図５４（Ａ），（Ｂ），（Ｃ）を参照して、（入力側コンタクトＣＴ１および出力側コンタクトＣＴ２を除き）実施の形態１のウェル抵抗素子およびＭＯＳトランジスタが完成された状態で、以下の処理がなされる。すなわち、中間領域のうち、コンタクト領域ＣＴＲと平面視において重なる領域以外の活性領域ＡＲおよび分離絶縁膜ＳＩと平面視において重なる領域に開口を有するフォトレジストＰＨＲのパターンが形成される。
【０１４９】
図５５（Ａ），（Ｂ），（Ｃ）を参照して、上記フォトレジストＰＨＲのパターンを用いた通常のシリコン選択エッチングにより、中間領域の活性領域ＡＲが、その最上面すなわち半導体基板ＳＵＢの主表面と同一の面から深さ方向（図の上下方向）に除去される。すなわち中間領域の活性領域ＡＲは、ウェル領域ＮＷＬに近い比較的下側の領域に残存するように、その一部が除去される。
【０１５０】
図５６（Ａ），（Ｂ），（Ｃ）を参照して、図５５の工程において活性領域ＡＲの比較的上側の領域が除去されることにより形成された開口を埋めるように、半導体基板ＳＵＢの主表面上に、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩＩが形成される。この層間絶縁膜ＩＩＩは、ウェル領域ＮＷＬの上面に接する活性領域ＡＲの上面を覆い、特に中間領域において隣り合う１対の分離絶縁膜ＳＩに挟まれた領域における上記開口を埋めるように形成される。このためこの層間絶縁膜ＩＩＩは、図５０、５１、５３における他の分離絶縁膜としての絶縁膜ＳＩ２に相当する。
【０１５１】
なお図５０〜図５３においては、絶縁膜ＳＩ２は、層間絶縁膜ＩＩＩのうち、分離絶縁膜ＳＩの最上面ＴＰに相当する、半導体基板ＳＵＢの主表面と同一の面よりも下側の領域のみが図示されている。
【０１５２】
その後、通常の写真製版技術およびエッチングにより、上記の各実施の形態で説明した入力側コンタクトＣＴ１、出力側コンタクトＣＴ２などを形成するための孔部であるビアＶＡが、層間絶縁膜ＩＩＩのうち、抵抗素子領域のコンタクト領域ＣＴＲの真上、およびトランジスタ領域のソース領域ＳＲ、ドレイン領域ＤＲの真上などに形成される。以上によりウェル抵抗素子が完成する。
【０１５３】
次に、本実施の形態の作用効果について説明する。本実施の形態においても中間領域において分離絶縁膜ＳＩのディッシングを抑制することによる抵抗値のばらつきを抑制する効果を奏するほかに、以下の作用効果を奏する。
【０１５４】
たとえば実施の形態１においては、上記のように中間領域のウェル領域ＮＷＬの上面上には分離絶縁膜ＳＩのみならず活性領域ＡＲも配置されているため、ウェル領域ＮＷＬを流れる電流の一部が活性領域ＡＲの方へ流れ込み、そこから分離絶縁膜ＳＩの方へ蛇行する可能性もある。
【０１５５】
そこで本実施の形態においては、中間領域において分離絶縁膜ＳＩと並ぶように複数形成される活性領域ＡＲの一部が除去され、代わりに絶縁膜ＳＩ２で埋められることにより、ウェル領域ＮＷＬ以外に入力側コンタクトＣＴ１から出力側コンタクトＣＴ２に向けて流れる電流のうちウェル領域ＮＷＬを流れる電流の割合をいっそう確実に高めることができる。ウェル抵抗素子の中間領域においてはウェル領域ＮＷＬ以外の領域はそのほとんどが分離絶縁膜ＳＩまたは絶縁膜ＳＩ２で占められるようになるため、ウェル抵抗素子全体の抵抗値をいっそう高めることができる。以上より抵抗値のばらつきをいっそう低減させて、当該抵抗値がいっそう高められた高耐圧用のウェル抵抗素子を提供することができる。
【０１５６】
なお本実施の形態においては、最終的に形成されるウェル抵抗素子は、中間領域において、図５６の分離絶縁膜ＳＩの最上面ＴＰと同一の面の全体が絶縁膜であるシリコン酸化膜（分離絶縁膜ＳＩまたは絶縁膜ＳＩ２）により構成されることになる。この点では本実施の形態は上記第１の比較例と同様の構成となる。
【０１５７】
しかし本実施の形態における中間領域の絶縁膜ＳＩ２は、当初形成されていた長尺形状の活性領域ＡＲが除去されることにより形成された開口を埋めることにより形成されたものである。絶縁膜ＳＩ２は層間絶縁膜ＩＩＩの一部として形成されたものであり、これが形成された後に、分離絶縁膜ＳＩと絶縁膜ＳＩ２とからなる分離絶縁膜ＳＩの最上面ＴＰと同一の面からなる表面がＣＭＰにより研磨される工程などは発生しない。このため本実施の形態においてはウェル抵抗素子の中間領域の最上面の全面が分離絶縁膜ＳＩおよび絶縁膜ＳＩ２（シリコン酸化膜）により構成されても、ディッシングなどの不具合が発生する可能性は排除されている。
【０１５８】
（実施の形態８）
図５７〜図５９を用いて、本実施の形態の抵抗素子領域ＲＥに配置されるウェル抵抗素子について説明する。
【０１５９】
図５７〜図５９を参照して、本実施の形態の抵抗素子領域ＲＥには、基本的に実施の形態２のウェル抵抗素子と同様の構成を有するウェル抵抗素子が形成されている。ただし本実施の形態のウェル抵抗素子は、実施の形態７と同様に、中間領域において、活性領域ＡＲの上面に接するように絶縁膜ＳＩ２（他の分離絶縁膜）が形成されている。絶縁膜ＳＩ２は、半導体基板ＳＵＢの主表面Ｓ１と同一の面を含むように構成されている。すなわち本実施の形態のウェル抵抗素子は、実施の形態２のウェル抵抗素子に、実施の形態７の中間領域の活性領域ＡＲの上面に接する他の分離絶縁膜が配置された構成を組み合わせた構成を有している。
【０１６０】
なお、これ以外の本実施の形態の構成は、実施の形態２，７の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。また図６０〜図６２を参照して、本実施の形態の特に中間領域の活性領域ＡＲ上に絶縁膜ＳＩ２が形成される構成の製造方法は、基本的に図５４〜図５６に示す実施の形態７における当該製造方法と同様であるため、その説明は繰り返さない。
【０１６１】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、上記の各実施の形態と同様に、分離絶縁膜ＳＩのディッシングを抑制する効果を有し、かつ実施の形態２と同様の作用効果を有している。また本実施の形態においても、実施の形態７と同様に、中間領域における活性領域ＡＲ上の絶縁膜ＳＩ２により、ウェル抵抗素子全体の抵抗値をいっそう高めることができる。以上より本実施の形態においても、抵抗値のばらつきをいっそう低減させて、当該抵抗値がいっそう高められた高耐圧用のウェル抵抗素子を提供することができる。
【０１６２】
（実施の形態９）
図６３を用いて、本実施の形態の抵抗素子領域ＲＥに配置されるウェル抵抗素子について説明する。
【０１６３】
図６３を参照して、本実施の形態の抵抗素子領域ＲＥには、基本的に実施の形態３のウェル抵抗素子と同様の構成を有するウェル抵抗素子が形成されている。ただし本実施の形態のウェル抵抗素子は、実施の形態７と同様に、中間領域において、活性領域ＡＲの上面に接するように絶縁膜ＳＩ２（他の分離絶縁膜）が形成されている。絶縁膜ＳＩ２は、半導体基板ＳＵＢの主表面Ｓ１と同一の面を含むように構成されている。すなわち本実施の形態のウェル抵抗素子は、実施の形態３のウェル抵抗素子に、実施の形態７の中間領域の活性領域ＡＲの上面に接する他の分離絶縁膜が配置された構成を組み合わせた構成を有している。
【０１６４】
なお、これ以外の本実施の形態の構成は、実施の形態３，７の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。また本実施の形態の特に中間領域の活性領域ＡＲ上に絶縁膜ＳＩ２が形成される構成の製造方法は、基本的に図５４〜図５６に示す実施の形態７における当該製造方法と同様であるため、その説明は繰り返さない。
【０１６５】
次に、本実施の形態の作用効果について説明する。
本実施の形態においても、上記の各実施の形態と同様に、分離絶縁膜ＳＩのディッシングを抑制する効果を有し、かつ実施の形態３と同様の作用効果を有している。また本実施の形態においても、実施の形態７と同様に、中間領域における活性領域ＡＲ上の絶縁膜ＳＩ２により、ウェル抵抗素子全体の抵抗値をいっそう高めることができる。以上より本実施の形態においても、抵抗値のばらつきをいっそう低減させて、当該抵抗値がいっそう高められた高耐圧用のウェル抵抗素子を提供することができる。
【０１６６】
（実施の形態１０）
図６４〜図６６を参照して、本実施の形態は、実施の形態７に示す活性領域ＡＲ上に絶縁膜ＳＩ２（層間絶縁膜）を有する構成と、実施の形態４に示す中間領域にゲート電極ＧＥなどを形成する構成とを組み合わせたものである。このような構成としても、他の実施の形態と同様に、分離絶縁膜ＳＩのディッシングを抑制する効果を有し、かつ抵抗値のばらつきをいっそう低減させて、当該抵抗値がいっそう高められた高耐圧用のウェル抵抗素子を提供することができる。
【０１６７】
（実施の形態１１）
図６７〜図６９を参照して、本実施の形態は、実施の形態８に示す活性領域ＡＲ上に絶縁膜ＳＩ２（層間絶縁膜）を有する構成と、実施の形態５に示す中間領域にゲート電極ＧＥなどを形成する構成とを組み合わせたものである。このような構成としても、他の実施の形態と同様に、分離絶縁膜ＳＩのディッシングを抑制する効果を有し、かつ抵抗値のばらつきをいっそう低減させて、当該抵抗値がいっそう高められた高耐圧用のウェル抵抗素子を提供することができる。
【０１６８】
（実施の形態１２）
図７０を参照して、本実施の形態は、実施の形態９に示す活性領域ＡＲ上に絶縁膜ＳＩ２（層間絶縁膜）を有する構成と、実施の形態６に示す中間領域にゲート電極ＧＥなどを形成する構成とを組み合わせたものである。このような構成としても、他の実施の形態と同様に、分離絶縁膜ＳＩのディッシングを抑制する効果を有し、かつ抵抗値のばらつきをいっそう低減させて、当該抵抗値がいっそう高められた高耐圧用のウェル抵抗素子を提供することができる。
【０１６９】
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）  半導体装置は、半導体基板と、ウェル領域と、入力端子および出力端子と、分離絶縁膜と、活性領域とを備えている。半導体基板は主表面を有している。ウェル領域は半導体基板内に形成されている。入力端子および出力端子はウェル領域と電気的に接続されるように半導体基板上に配置されている。分離絶縁膜は主表面に沿う方向に関する入力端子と出力端子との間の中間領域においてウェル領域の上面に接するように配置されている。活性領域は半導体基板内においてウェル領域の上面に接するように配置されている。中間領域における分離絶縁膜および活性領域は平面視において長尺形状を有している。中間領域において、分離絶縁膜と活性領域との双方が交互に複数並ぶように配置されている。中間領域において、活性領域の上面に接するように他の分離絶縁膜が配置され、中間領域において、分離絶縁膜と他の分離絶縁膜との双方が交互に複数並ぶことにより他の分離絶縁膜は半導体基板の主表面と同一の面を含むように構成されている。中間領域における半導体基板の主表面を覆うようにゲート絶縁膜およびゲート電極がこの順に積層されている。
【０１７０】
（２）  （１）の半導体装置において、中間領域における分離絶縁膜は、平面視において入力端子と出力端子とを結ぶ方向に交差する方向に延在する。
【０１７１】
（３）  （１）の半導体装置において、中間領域における分離絶縁膜は、平面視において入力端子と出力端子とを結ぶ方向に沿う方向に延在する。
【０１７２】
（４）  （１）の半導体装置において、入力端子および出力端子のそれぞれは、平面視において互いに間隔をあけて複数配置されている。中間領域における分離絶縁膜は、複数のうち平面視において互いに隣り合う１対の入力端子に挟まれた領域および、複数のうち平面視において互いに隣り合う１対の出力端子に挟まれた領域に達するように延在している。
【０１７３】
（５）  半導体装置の製造方法は、まず半導体基板の主表面に、平面視において長尺形状を有する複数の溝が、複数のマスクパターンを用いて互いに間隔をあけて形成される。溝の内部に絶縁膜を埋め込むことにより分離絶縁膜が形成される。半導体基板内の分離絶縁膜の下面に接するウェル領域、およびウェル領域の上面に接する活性領域が形成される。ウェル領域と電気的に接続されるように半導体基板上に入力端子および出力端子が形成される。入力端子と出力端子との間の中間領域において、分離絶縁膜および活性領域は平面視において長尺形状を有している。中間領域において、分離絶縁膜と活性領域との双方が交互に複数並ぶように形成される。活性領域の一部が、活性領域の最上面から深さ方向に除去される。活性領域が除去されることによる開口を埋めることにより他の分離絶縁膜が形成される。他の分離絶縁膜は、半導体基板の主表面と同一の面を含むように形成される。中間領域における半導体基板の主表面を覆うようにゲート絶縁膜およびゲート電極がこの順に積層される。
【０１７４】
（６）  （５）の半導体装置の製造方法において、中間領域における分離絶縁膜は、平面視において入力端子と出力端子とを結ぶ方向に交差する方向に延在するように形成される。
【０１７５】
（７）  （５）の半導体装置の製造方法において、中間領域における分離絶縁膜は、平面視において入力端子と出力端子とを結ぶ方向に沿う方向に延在するように形成される。
【０１７６】
（８）  （５）の半導体装置の製造方法において、入力端子および出力端子のそれぞれは、平面視において互いに間隔をあけて複数形成される。
【０１７７】
中間領域における分離絶縁膜は、複数のうち平面視において互いに隣り合う１対の入力端子に挟まれた領域および、複数のうち平面視において互いに隣り合う１対の出力端子に挟まれた領域に達するように延在するように形成される。
【０１７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１７９】
ＡＲ  活性領域、ＢＴＭ  最下部、ＣＴ１  入力側コンタクト、ＣＴ２  出力側コンタクト、ＣＴＲ  コンタクト領域、ＤＬＲ  ダイシングライン領域、ＤＲ  ドレイン領域、ＤＳＨ  湾曲した最上面、ＧＣ１，ＧＣ２  ゲートコンタクト、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＩＩ  絶縁膜、ＩＩＩ  層間絶縁膜、ＩＭＣ  チップ領域、ＯＸ  加工用マスクパターン、ＰＨＲ  フォトレジスト、ＲＥ  抵抗素子領域、ＳＣ  シリサイド層、ＳＣＷ  半導体ウェハ、ＳＩ  分離絶縁膜、ＳＩ２  絶縁膜、ＳＮ  マスクパターン、ＳＲ  ソース領域、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、ＴＣＨ  トレンチ、ＴＰ  最上面、ＴＲ  トランジスタ領域、ＶＡ  ビア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016040814.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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