(57)【要約】【課題】ルックアップテーブルを使用せずにディザ処理を行う。【解決手段】デジタル制御電源回路に使用されるディザ回路１０８が提供される。データ抽出部１１０は、Ｍビットの制御指令値Ｓ４のうち、上位Ｎビットを第１データＤ１として抽出し、それに連続するＬビット（Ｌ≦Ｍ−Ｎ）を第２データＤ２として抽出する。カウンタ１１２は、第２周期でカウント動作する。乗算器１１４は、カウンタ１１２のカウント値の下位Ｌビットである第３データＤ３と、第２データＤ２を乗算し、第４データＤ４を生成する。除余演算器１１６は、第４データＤ４を値２Ｌで除した除余である第５データＤ５を生成する。ディザビット生成部１１８は、第２データＤ２と第５データＤ５にもとづいて０または１をとるディザビットを生成する。【選択図】図５
2016010289.tif 000002
【特許請求の範囲】
【請求項１】
デジタル制御電源回路の制御回路であって、
前記デジタル制御電源回路の出力電圧に応じたフィードバック電圧を、デジタルのフィードバックデータに変換するＡ／Ｄコンバータと、
前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、
前記誤差データが入力され、Ｍビットの制御指令値を第１周期で生成する補償器と、
Ｎビット（Ｎ＜Ｍ）のデューティ指令値を受け、前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス変調器と、
前記制御指令値を受け、前記デューティ指令値を生成するディザ回路と、
を備え、
前記ディザ回路は、
前記Ｍビットの制御指令値のうち、上位Ｎビットを第１データとして抽出し、それに連続するＬビット（Ｌ≦Ｍ−Ｎ）を第２データとして抽出するデータ抽出部と、
第２周期でカウント動作するカウンタと、
前記カウンタのカウント値の下位Ｌビットである第３データと、前記第２データを乗算し、第４データを生成する乗算器と、
前記第４データを値２Ｌで除した除余である第５データを生成する除余演算器と、
前記第２データと前記第５データにもとづいて０または１をとるディザビットを生成するディザビット生成部と、
前記ディザビットの値に応じて、前記デューティ指令値を、前記第１データの値と、前記第１データに１ＬＳＢを加算した値とで切りかえる出力制御部と、
を含むことを特徴とする制御回路。
【請求項２】
前記ディザビット生成部は、
前記第１データの補数である第６データを生成する補数生成部と、
前記第６データと前記第５データの比較結果に応じてディザビットを生成する比較器と、
を含むことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記補数生成部は、値（２Ｌ−１）から前記第２データを減算し、前記第６データを生成する減算器を含むことを特徴とする請求項２に記載の制御回路。
【請求項４】
前記出力制御部は、第１入力に前記第１データを受け、第２入力に前記第１データに１ＬＳＢを加算した値を受け、前記ディザビットに応じた一方を選択するセレクタを含むことを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項５】
前記出力制御部は、前記第１データと前記ディザビットを加算する加算器を含むことを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項６】
前記補償器は、ＰＩＤ（比例、積分、微分）制御を行うことを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
少なくともスイッチングトランジスタ、インダクタおよび前記スイッチングトランジスタのスイッチング動作に応じた直流の出力電圧が発生する出力ラインを有する出力回路と、
前記出力電圧にもとづいて前記スイッチングトランジスタを制御する請求項１から７のいずれかに記載の制御回路と、
を備えることを特徴とするデジタル制御電源回路。
【請求項９】
請求項８に記載のデジタル制御電源回路を備えることを特徴とする電子機器。
【請求項１０】
請求項８に記載のデジタル制御電源回路を備えることを特徴とする移動体通信用の基地局。
【請求項１１】
デジタル制御電源回路の制御方法であって、
Ａ／Ｄコンバータが、前記デジタル制御電源回路の出力電圧に応じたフィードバック電圧を、デジタルのフィードバックデータに変換するステップと、
誤差検出器が、前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成するステップと、
補償器が、前記誤差データに応じて、Ｍビットの制御指令値を第１周期で生成するステップと、
デジタルパルス変調器が、Ｎビット（Ｎ＜Ｍ）のデューティ指令値に応じて、前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するステップと、
前記制御指令値に応じて前記デューティ指令値を生成するステップと、
を備え、
前記デューティ指令値を生成するステップは、
前記Ｍビットの制御指令値のうち、上位Ｎビットを第１データとして抽出し、それに連続するＬビット（Ｌ≦Ｍ−Ｎ）を第２データとして抽出するステップと、
カウンタが、第２周期でカウント動作するステップと、
前記カウンタのカウント値の下位Ｌビットである第３データと、前記第２データを乗算し、第４データを生成するステップと、
前記第４データを値２Ｌで除した除余である第５データを生成するステップと、
前記第２データと前記第５データにもとづいて０または１をとるディザビットを生成するステップと、
前記ディザビットの値に応じて、前記デューティ指令値を、前記第１データの値と、前記第１データに１ＬＳＢを加算した値とで切りかえるステップと、
を含むことを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御電源回路に関する。
【背景技術】
【０００２】
与えられた入力電圧よりも高い電圧あるいは低い電圧を生成するために、ＤＣ／ＤＣコンバータ（スイッチングレギュレータ）などの電源回路が利用される。こうした電源回路には、アナログ制御方式と、デジタル制御方式が存在する。アナログ制御方式では、電源回路の出力電圧とその目標値の誤差を、誤差増幅器によって増幅し、誤差増幅器の出力に応じてスイッチングのデューティ比を制御することで、出力電圧を目標値に安定化させる。デジタル制御方式では、電源回路の出力電圧をＡ／Ｄコンバータによってデジタル値に変換し、デジタル信号処理によってスイッチングトランジスタのデューティ比を制御する。
【０００３】
デジタル制御方式の電源回路（デジタル制御電源回路、以下単に電源回路とも称する）は、制御アルゴリズムに制約が少ないため設計の自由度が高く、またソフトウェア的に制御方式を変更できるという利点がある。また、長期的な運用に際して、各種データの履歴をデジタル値として保持可能という利点もある。
【０００４】
図１は、本発明者が検討したデジタル制御電源回路（単に電源回路と称する）の構成を示すブロック図である。
【０００５】
電源回路２ｒは、制御回路１０ｒおよび出力回路２０を備える。電源回路２ｒは、入力ライン２００の入力電圧ＶＩＮを受け、それを降圧して、出力ライン２０２に接続される負荷（不図示）に出力電圧ＶＯＵＴを供給する。
【０００６】
出力回路２０は、ドライバ２０４、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。図１には降圧ＤＣ／ＤＣコンバータの出力回路が示される。ドライバ２０４は、制御回路１０ｒの出力端子ＯＵＴから出力されるパルス信号Ｓ１にもとづいて、スイッチングトランジスタＭ１および同期整流トランジスタＭ２をスイッチングする。
【０００７】
制御回路１０ｒのフィードバック端子ＦＢには、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが入力される。制御回路１０ｒは、Ａ／Ｄコンバータ１００、誤差検出器１０２、補償器１０４、デジタルパルス変調器１０６を備える。Ａ／Ｄコンバータ１００は、フィードバック電圧ＶＦＢをデジタルのフィードバックデータＳ２に変換する。誤差検出器１０２は、フィードバックデータＳ２とその目標値ＤＲＥＦの差分を示す誤差データＳ３を計算する。補償器１０４は、ＰＩＤ制御などを行い、誤差データＳ３がゼロに近づくように値が調節される制御値Ｓ４を生成する。デジタルパルス変調器１０６は、制御値Ｓ４を受け、それに応じたデューティ比を有するパルス信号Ｓ１を生成する。たとえばデジタルパルス変調器１０６は、パルス幅変調器であってもよい。
【０００８】
以上が電源回路２ｒの構成である。デジタルパルス変調器１０６は、（i）数ＭＨｚのクロック信号を複数の遅延回路がカスケードに接続された遅延チェインに入力し、出力として任意の接続点（タップ）を選択することで、パルス信号Ｓ１のパルス幅を制御し、あるいは、（ii）マルチフェーズクロックを生成して、出力として任意の位相のクロックを選択することで、パルス信号Ｓ１のパルス幅を制御する。パルス信号Ｓ１の周波数を１００ｋＨｚとすると、その周期は１０μｓとなる。ここでパルス信号Ｓ１のパルス幅の分解能が１００ｐｓであったとすれば、パルス幅は、１０μｓ／１００ｐｓ＝１０５階調で制御することが可能である。これはおよそ１６ビットに相当する。
【０００９】
図２（ａ）、（ｂ）は、図１の電源回路２ｒの出力電圧ＶＯＵＴの波形図である。図２（ａ）、（ｂ）には、出力電圧ＶＯＵＴが異なる時間スケール、異なる電圧スケールで示される。図２（ｂ）に示すように出力電圧ＶＯＵＴには、パルス信号Ｓ１の周波数と同期したリップル成分ＶＲＩＰと、それに加えて、リップル成分ＶＲＩＰよりも低い周波数のノイズ成分ＶＮＯＩＳＥが重畳される。このノイズ成分ＶＮＯＩＳＥは、デューティコントロールに際して量子化されたパルス幅が離散的な値をとることに起因する発振現象として把握される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−２７９１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者は、ディザ処理を用いて図２の出力電圧ＶＯＵＴのノイズＶＮＯＩＳＥを低減する技術について検討した。図３（ａ）、（ｂ）は、ディザ処理を説明する図である。たとえばデジタルパルス変調器１０６がＮ＝１６ビットの精度を有し、補償器１０４の出力Ｓ４がＭ＝１９ビットの精度を有するとする。
【００１２】
デジタルパルス変調器１０６の入力を、１６ビットの第１値Ｙ１と、それより１大きい第２値Ｙ２＝Ｙ１＋１の２値で、２Ｌサイクル周期で変化させたとする。Ｌは、Ｌ≦（Ｍ−Ｎ）を満たす自然数である。このときデジタルパルス変調器１０６の入力が、２Ｌサイクルのうち、Ｋサイクルで第２値Ｙ２をとり、残り（２Ｌ−Ｋ）サイクルで第１値Ｙ１をとったとすると、２Ｌサイクルにわたる平均値は、Ｙ１＋Ｋ／２Ｌとなる。これはもとの１６ビットの値Ｙ１を上位ビットとし、その下位にＮビットのデータを付加したことと等価であり、パルス信号Ｓ１のデューティ比の実効的な精度を、（Ｎ＋Ｌ）ビットに高めることができる。
【００１３】
一般的なデジタル信号処理において、ディザ処理を行う方法として、ルックアップテーブルの利用が考えられる。図３（ｂ）は、ルックアップテーブルを示す図である。ルックアップテーブルには、補償器１０４の出力Ｓ４の下位Ｌビットの値と、１周期（２Ｎサイクル）に含まれる第１〜第２Ｎサイクルのディザビットの対応関係が格納される。たとえばディザビットの値１は第２値Ｙ２に対応付けられ、値０は第１値Ｙ１に対応付けられる。
【００１４】
ディザ処理を行った場合に、出力電圧ＶＯＵＴに重畳されるノイズの電圧振幅の低減効果は、ディザビットの配置（以下、パターンともいう）に応じて変化する。たとえばＬ＝３ビットのディザ処理を行う場合に、マーク率（値が１である確率）が１／２（５０％）であるとすると、ディザビットのパターンは、以下のものが考えられる。
ＰＡＴ１  ００００１１１１
ＰＡＴ２  ００１１００１１
ＰＡＴ３  ０１０１０１０１
【００１５】
値が１のビットが連続するパターンＰＡＴ１やＰＡＴ２では、実効的な周波数が低下し、出力電圧ＶＯＵＴに重畳されるノイズの電圧振幅は期待されるほど小さくならない。ノイズの電圧振幅を最小とするには、マークされるビットをランダムに配置するか、もしくは規則的である場合にはＰＡＴ３のようになるべく分散して配置することが望ましい。
【００１６】
ルックアップテーブルを利用すると、ディザビットのパターンを任意に設定できるため、すべてのマーク率（０／８、１／８、２／８、…、８／８）に対してマークビットを均一に配置することが可能である。しかしながら、それを保持する不揮発的なメモリが必要となるため、回路規模が大きくなるという問題がある。特にディザビットのパターン長２Ｌが長い場合、および／または、パターン長２Ｌを可変とした場合、複数のルックアップテーブルが必要となることから、この問題は一層顕著となる。
【００１７】
本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ルックアップテーブルを使用せずにディザ処理が可能なデジタル制御電源回路およびその制御回路の提供にある。
【課題を解決するための手段】
【００１８】
本発明のある態様は、デジタル制御電源回路の制御回路に関する。制御回路は、デジタル制御電源回路の出力電圧に応じたフィードバック電圧を、デジタルのフィードバックデータに変換するＡ／Ｄコンバータと、フィードバックデータとフィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、誤差データが入力され、Ｍビットの制御指令値を第１周期で生成する補償器と、Ｎビット（Ｎ＜Ｍ）のデューティ指令値を受け、デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス変調器と、制御指令値を受け、デューティ指令値を生成するディザ回路と、を備える。ディザ回路は、Ｍビットの制御指令値のうち、上位Ｎビットを第１データとして抽出し、それに連続するＬビット（Ｌ≦Ｍ−Ｎ）を第２データとして抽出するデータ抽出部と、第２周期でカウント動作するカウンタと、カウンタのカウント値の下位Ｌビットである第３データと、第２データを乗算し、第４データを生成する乗算器と、第４データを値２Ｌで除した除余である第５データを生成する除余演算器と、第２データと第５データにもとづいて０または１をとるディザビットを生成するディザビット生成部と、ディザビットの値に応じて、デューティ指令値を、第１データの値と、第１データに１ＬＳＢを加算した値とで切りかえる出力制御部と、を含む。
【００１９】
この態様によると、ルックアップテーブルを使用せずに、演算処理によってディザ処理が可能となる。生成されるディザビットは、すべてのマーク率に対して、マークビットが均一に配置されたものとなり、出力電圧のノイズ振幅を好適に低減することができる。
【００２０】
ディザビット生成部は、第１データの補数である第６データを生成する補数生成部と、第６データと第５データの比較結果に応じてディザビットを生成する比較器と、を含んでもよい。
【００２１】
補数生成部は、値（２Ｌ−１）から第２データを減算し、第６データを生成する減算器を含んでもよい。
【００２２】
出力制御部は、第１入力に第１データを受け、第２入力に第１データに１ＬＳＢを加算した値を受け、ディザビットに応じた一方を選択するセレクタを含んでもよい。
【００２３】
出力制御部は、第１データとディザビットを加算する加算器を含んでもよい。
【００２４】
補償器は、ＰＩＤ（比例、積分、微分）制御を行ってもよい。
【００２５】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。
【００２６】
本発明の別の態様は、デジタル制御電源回路に関する。デジタル制御電源回路は、少なくともスイッチングトランジスタ、インダクタおよびスイッチングトランジスタのスイッチング動作に応じた直流の出力電圧が発生する出力ラインを有する出力回路と、出力電圧にもとづいてスイッチングトランジスタを制御する上述のいずれかの制御回路と、を備える。
【００２７】
本発明の別の態様は、電子機器に関する。電子機器は、上述のデジタル制御電源回路を備える。
【００２８】
本発明の別の態様は、移動体通信用の基地局に関する。基地局は、上述のデジタル制御電源回路を備える。
【００２９】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３０】
本発明のある態様によれば、ルックアップテーブルを使用せずにディザ処理を実現できる。
【図面の簡単な説明】
【００３１】
【図１】本発明者が検討したデジタル制御電源回路のブロック図である。
【図２】図１の電源回路の出力電圧の波形図である。
【図３】図３（ａ）、（ｂ）は、ディザ処理を説明する図である。
【図４】実施の形態に係る電源回路の回路図である。
【図５】ディザ回路の構成を示すブロック図である。
【図６】図５のディザ回路の動作波形図である。
【図７】図７（ａ）〜（ｃ）は、図５のディザ回路により生成されるディザビットを示すテーブルである。
【図８】図８（ａ）〜（ｄ）は、図４の電源回路の動作波形図である。
【図９】ディザビットの遷移を示す図である。
【図１０】第１変形例に係る電源回路の回路図である。
【図１１】第３変形例に係るディザ回路のブロック図である。
【図１２】図１２（ａ）は、図１１のカウンタのブロック図であり、図１２（ｂ）は、図１１のディザビット生成部のブロック図である。
【図１３】図１３（ａ）、（ｂ）は、電源回路を備える電子機器を示すブロック図である。
【発明を実施するための形態】
【００３２】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３３】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３４】
図４は、実施の形態に係る電源回路２の回路図である。電源回路２は、制御回路１０および出力回路２０を備える。
【００３５】
出力回路２０は、制御回路１０に外付けされるいくつかの回路部品および配線を含む。出力回路２０は、少なくとも、スイッチングトランジスタＭ１、インダクタＬ１および出力ライン２０２を有する。図４には、降圧ＤＣ／ＤＣコンバータの出力回路が示されており、同期整流トランジスタＭ２、出力キャパシタＣ１およびドライバ２０４をさらに備える。ドライバ２０４は、制御回路１０の出力端子ＯＵＴからのパルス信号Ｓ１にもとづいてスイッチングトランジスタＭ１および同期整流トランジスタＭ２を相補的にスイッチングし、入力ライン２００の入力電圧ＶＩＮを降圧し、出力ライン２０２に、所定レベルに安定化された直流の出力電圧ＶＯＵＴを発生させる。
【００３６】
なお出力回路２０のトポロジーは特に限定されず、昇圧型、昇降圧型、電圧反転型のコンバータであってもよいし、インダクタに代えてトランスを利用したコンバータであってもよい。
【００３７】
制御回路１０は、Ａ／Ｄコンバータ１００、誤差検出器１０２、補償器１０４、デジタルパルス変調器１０６、ディザ回路１０８を備え、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。制御回路１０は、汎用マイコンの一部であってもよいし、専用に設計されたＡＳＩＣ（Application Specific IC）であってもよい。また図４および図５に示される各ブロックは、専用のハードウェアで構成してもよいし、ソフトウェアプログラムを実行するプロセッサにより構成してもよい。
【００３８】
Ａ／Ｄコンバータ１００は、デジタル制御電源回路２の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを、デジタルのフィードバックデータＳ２に変換する。たとえばフィードバック電圧ＶＦＢは、図示しない抵抗分圧回路によって出力電圧ＶＯＵＴを分圧した電圧である。
【００３９】
誤差検出器１０２は、フィードバックデータＳ２と、フィードバック電圧ＶＦＢの目標値を示す目標データＤＲＥＦの差分を示す誤差データＳ３を生成する。補償器１０４は、誤差データＳ３が入力され、Ｍビットの制御指令値Ｓ４を第１周期Ｔ１で生成する。補償器１０４の演算処理は特に限定されないが、たとえばＰＩＤ制御を行ってもよい。
【００４０】
デジタルパルス変調器１０６は、Ｎビット（Ｎ＜Ｍ）のデューティ指令値Ｓ５を受け、デューティ指令値Ｓ５に応じたデューティ比を有するパルス信号Ｓ１を生成する。たとえばデジタルパルス変調器１０６は、パルス幅変調によって、所定の周期を有し、デューティ指令値Ｓ５に応じたパルス幅を有するパルス信号Ｓ１を生成してもよい。
【００４１】
ディザ回路１０８は、補償器１０４とデジタルパルス変調器１０６の間に挿入される。ディザ回路１０８は、補償器１０４からの制御指令値Ｓ４を受け、ディザ処理が施されたデューティ指令値Ｓ５を生成して後段のデジタルパルス変調器１０６に出力する。
【００４２】
図５は、ディザ回路１０８の構成を示すブロック図である。ディザ回路１０８は、データ抽出部１１０、カウンタ１１２、乗算器１１４、除余演算器１１６、ディザビット生成部１１８、出力制御部１２０を備える。
【００４３】
データ抽出部１１０は、Ｍビットの制御指令値Ｓ４のうち、上位Ｎビットを第１データＤ１として抽出し、それに連続するＬビット（Ｌ≦Ｍ−Ｎ）を第２データＤ２として抽出する。Ｌをディザビット数ともいう。
【００４４】
カウンタ１１２は、第２周期Ｔ２を有するクロックと同期してカウント動作する。第２周期Ｔ２は、第１周期Ｔ１と同一であってもよいし、それより短くてもよい。本実施の形態では、第１周期Ｔ１と第２周期Ｔ２およびパルス信号Ｓ１の周期（スイッチング周期ＴＳＷ）はすべて等しいものとする。このとき電源回路２のスイッチング周波数ｆＰＷＭは、ｆＰＷＭ＝１／ＴＳＷ＝１／Ｔ１となる。
【００４５】
ディザ処理にともなうデューティ比の変動は、ＬＣフィルタの２次の減衰率で減衰される。したがってディザビットのパターンの実効的な周波数が低いほど、言い換えればその実効的な周期が長いほど、出力電圧のリップルに与える影響は顕著となる。ディザビットの実効的な周期が最も長くなるのは、２Ｌビットからなるディザパターンのうち、ひとつのビットのみが１で残りが０（つまりマーク率が１／２Ｌ）のときであり、このときのディザパターンの周期はＴＳＷ×２Ｌとなる。したがって、ディザ処理により重畳されるリップルの最も問題となる周波数ｆＤＩＴＨは、
ｆＤＩＴＨ＝ｆＰＷＭ／２Ｌ
となる。
【００４６】
本実施の形態では、カウンタ１１２はカウントアップ動作を行うものとする。カウンタ１１２のカウント値ＣＮＴの下位Ｌビットは、十進数で０，１，２，…，２Ｌ−１をサイクリックに繰り返す。
【００４７】
乗算器１１４は、カウンタ１１２のカウント値ＣＮＴの下位Ｌビットである第３データＤ３と、第２データＤ２を乗算し、第４データＤ４を生成する。除余演算器１１６は、第４データＤ４を値２Ｌで除した除余である第５データＤ５を生成する。
【００４８】
ディザビット生成部１１８は、第２データＤ２と第５データＤ５にもとづいて、０または１をとるディザビットＤＤＩＴＨを生成する。ディザビットＤＤＩＴＨは、連続する２Ｌビットを周期としたビットストリームである。
【００４９】
ディザビット生成部１１８は、補数生成部１２２および比較器１２４を含む。
補数生成部１２２は、第１データＤ１の補数である第６データＤ６を生成する。たとえば補数生成部１２２は、値（２Ｌ−１）から第２データＤ２を減算し、第６データＤ６を生成する減算器１２６を含んでもよい。
【００５０】
比較器１２４は、第６データＤ６と第５データＤ５の比較結果に応じてディザビットＤＤＩＴＨを生成する。本実施の形態では、Ｄ５＞Ｄ６のとき、ディザビットＤＤＩＴＨの値を１とし（マーク）、Ｄ５≦Ｄ６のときディザビットＤＤＩＴＨの値を０とする。
【００５１】
出力制御部１２０は、ディザビットＤＤＩＴＨの値に応じて、デューティ指令値Ｓ５を、第１データＤ１の値と、第１データＤ１に１ＬＳＢを加算した値とで切りかえる。たとえば出力制御部１２０は、加算器１２８およびセレクタ１３０を含む。加算器１２８は、第１データＤ１に値１を加算する。セレクタ１３０は、第１入力（０）に第１データＤ１を受け、第２入力（１）に第１データＤ１に１ＬＳＢを加算した値を受け、ディザビットＤＤＩＴＨに応じた一方を選択する。
【００５２】
以上が電源回路２の構成である。続いてその動作を説明する。
【００５３】
はじめに、制御値Ｓ４（Ｄ１、Ｄ２）が複数サイクルにわたり同一値を維持する場合について説明する。
図６は、図５のディザ回路１０８の動作波形図である。図６には、Ｌ＝３、Ｄ２＝[０１１]＝３のときの動作が示される。ディザビットＤＤＩＴＨは、２Ｌビットを周期とするビットストリームとなる。Ｄ２＝３のとき、第３、第６、第８サイクルのビットがマーク（１）され、残りが０となる。
【００５４】
図７（ａ）〜（ｃ）は、図５のディザ回路１０８により生成されるディザビットを示すテーブルである。図７（ａ）〜（ｃ）はそれぞれ、Ｌ＝２ビット、３ビット、４ビットのときのディザビットのパターンを示す。
【００５５】
図８（ａ）〜（ｄ）は、図４の電源回路２の動作波形図である。図８（ａ）〜（ｄ）には、Ｌ＝２ビットとしてＤ２＝[００]、Ｄ２＝[０１]、Ｄ２＝[１０]、Ｄ２＝[１１]それぞれの波形が示される。ここでも、第２データＤ２が複数サイクル（４サイクル）にわたり同一値である場合を示す。第２データＤ２の値に応じて、ディザビットのシーケンスが生成され、ディザビットに応じてデューティ指令値Ｓ５の値がＤ１と、Ｄ１＋１の２値で変化する。その結果、パルス信号Ｓ１のデューティ比（オン時間）が、短い周期で変動し、実効的な分解能が高められる。
【００５６】
続いて、制御値Ｓ４の下位ビット（第２データ）Ｄ２が、サイクル毎に変化する場合の動作を説明する。図９は、Ｌ＝３のときのディザビットの遷移を示す図である。いま、第２データＤ２が、サイクル毎に、２，３，３，４，５，４，５，６，７のように変化したとする。この場合、ディザビットは、図９に矢印に沿って遷移する。
【００５７】
以上が電源回路２の動作である。続いて電源回路２により奏される効果を説明する。
【００５８】
図５のディザ回路１０８を用いることにより、図７（ａ）〜（ｃ）に示すように、さまざまなビット数Ｌに対して、適切なディザビットのパターンを生成することができる。
【００５９】
特に図７（ａ）〜（ｃ）に示すように、すべてのマーク率において、マークされるビット（値１）は、なるべく均等になるように分散される。これにより、出力電圧ＶＯＵＴに発生するノイズの振幅を最小とすることができる。
【００６０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６１】
（第１変形例）
実施の形態では、降圧コンバータについて説明したが本発明はそれには限定されない。図１０は、第１変形例に係る電源回路２ａの回路図である。図１０の電源回路２ａは、いわゆるアクティブクランプ方式のフォワードコンバータである。出力回路２０ａは、トランスＴ１によって１次側と２次側に分けられる。１次側には、トランスＴ１の１次巻線Ｗ１と、１次巻線Ｗ１と接続されたスイッチングトランジスタＭ１ａ、Ｍ１ｂ、キャパシタＣ２、ドライバ２０４ａ、２０４ｂが設けられる。トランスＴ１の１次側と２次側の絶縁が要求される用途では、アイソレータ２０６が追加される。
【００６２】
２次側には、トランスＴ１の２次巻線Ｗ２と、２次巻線Ｗ２と接続された、整流用のトランジスタＭ２ａ、Ｍ２ｂ、キャパシタＣ１、インダクタＬ１およびドライバ２０４ｃが受けられる。抵抗Ｒ１、Ｒ２は、出力電圧ＶＯＵＴを分圧し、フィードバック電圧ＶＦＢを生成する。
【００６３】
制御回路１０ａは、そのフィードバック端子ＦＢに入力されたフィードバック電圧ＶＦＢにもとづいて、パルス信号Ｓ１を生成し、パルス信号Ｓ１およびそれから派生するパルス信号を利用して、トランジスタＭ１ａ、Ｍ１ｂ、Ｍ２ａ、Ｍ２ｂを駆動する。
【００６４】
本発明は、このようなアクティブクランプ方式のフォワードコンバータにおいて有効である。そのほか、通常のフォワードコンバータにおいても本発明は有効であり、また２次側の整流用トランジスタＭ２ａ、Ｍ２ｂをダイオードに置換したトポロジーにおいても有効である。
【００６５】
当業者によれば、本発明は、特定の出力回路２０のトポロジーに限定されることなく適用可能であることが理解される。
【００６６】
（第２変形例）
ディザ回路１０８のディザビット生成部１１８の構成および処理は、図５のそれには限定されない。当業者であれば、図５のディザビット生成部１１８と同様の機能を、補数生成部１２２と比較器１２４以外の機能の組み合わせによっても実現しうること、またそのような変形例が本発明の範囲に含まれることが理解される。
【００６７】
（第３変形例）
図１１は、第３変形例に係るディザ回路１０８ａのブロック図である。ディザ回路１０８ａは、ビットディバイダ１４０、カウンタ１５０、ディザビット生成部１６０、出力制御部１７０を備える。
【００６８】
Ｒ＿ＤＩＴＨ＿ＢＩＴデータは、Ｌ−１を示す。ＤＵＴＹ＿ＣＡＬＣデータは、制御指令値Ｓ４に対応し、たとえば整数１６ビット、小数８ビットの固定小数点データ（ｕｆｉｘ２４＿Ｅｎ８）形式で与えられる。ＤＵＴＹデータは、デューティ指令値Ｓ５に対応する。
【００６９】
ビットディバイダ１４０は、図５のデータ抽出部１１０に相当し、ＤＵＴＹ＿ＣＡＬＣデータのうち、整数部分の１６ビットを抽出し、符号無し整数型１６ビットのＵＰＰＥＲ＿ＢＩＴデータ（ｕｉｎｔ１６）として出力する。このＵＰＰＥＲ＿ＢＩＴデータは、第１データＤ１に相当する。
【００７０】
またビットディバイダ１４０は、ＤＵＴＹ＿ＣＡＬＣデータのうち、小数部分の８ビットから、Ｒ＿ＤＩＴＨ＿ＢＩＴデータに応じたビットを抽出し、符号無し整数型８ビットのＬＯＷＥＲ＿ＢＩＴデータ（ｕｉｎｔ８）として出力する。このＬＯＷＥＲ＿ＢＩＴデータは、第２データＤ２に相当する。
【００７１】
カウンタ１５０は、図５のカウンタ１１２に相当する。図１２（ａ）は、図１１のカウンタ１５０のブロック図である。カウンタ１５０は、データＲ＿ＤＩＴＨ＿ＢＩＴを受ける。カウンタ１５０は、インクリメント値算出部１５２、最大値算出部１５４、カウンタ１５６を備える。カウンタ１５６は、２８−Ｌずつインクリメントし、カウント値ＤＩＴＨ＿ＣＯＵＮＴが最大値ＤＩＴＨ＿ＭＡＸ＿ＣＯＵＮＴ（＝２５６−２８−Ｌ）に達するとゼロリセットする動作を繰り返す。インクリメント値算出部１５２は、インクリメント量２８−Ｌを算出する。最大値算出部１５４は、最大値ＤＩＴＨ＿ＭＡＸ＿ＣＯＵＮＴ＝２５６−２８−Ｌを算出する。カウンタ１５０は、ＤＩＴＨ＿ＣＯＵＮＴおよびＤＩＴＨ＿ＭＡＸ＿ＣＯＵＮＴを出力する。
【００７２】
図１２（ｂ）は、図１１のディザビット生成部１６０のブロック図である。ディザビット生成部１６０は、乗算器１６２、減算器１６４、除余演算器１６６、比較器１６８を備える。
乗算器１６２は、図５の乗算器１１４に相当し、ＬＯＷＥＲ＿ＢＩＴデータとＤＩＴＨ＿ＣＯＵＮＴを乗算する。
【００７３】
除余演算器１６６は図５の除余演算器１１６に相当し、乗算器１６２の出力（Ｄ４）と、データＲ＿ＤＩＴＨ＿ＢＩＴを受ける。除余演算器１６６は、乗算器１６２の出力データＤＡＴＡ（１６ビット）のうち、上位（１６−Ｌ）ビット目から（８−Ｌ）ビット目までの連続する８ビットを抽出し、符号無し整数型８ビットのＭＯＤＯＵＴ（ｕｉｎｔ８）として出力する。除余演算器１６６は、入力データＤＡＴＡを、Ｒ＿ＤＩＴＨ＿ＢＩＴの値に応じたビット数シフトするビットシフタで構成することができる。
【００７４】
減算器１６４は、ＤＩＴＨ＿ＭＡＸ＿ＣＯＵＮＴからＬＯＷＥＲ＿ＢＩＴを減算する。比較器１６８は、除余演算器１６６の出力ＭＯＤＯＵＴと、減算器１６４の出力を比較し、ＭＯＤＯＵＴの方が大きいときに１を、小さいときに０となるブーリアン（ｂｏｏｌｅａｎ）形式のデータＤＩＴＨ＿ＦＬＧを出力する。減算器１６４、比較器１６８は、図５のディザビット生成部１１８に相当する。
【００７５】
図１１に戻る。出力制御部１７０は、図５の出力制御部１２０に相当する。出力制御部１７０は、第１データＤ１に相当するＵＰＰＥＲ＿ＢＩＴと、ディザビット生成部１６０からのデータＤＩＴＨ＿ＦＬＧを加算する加算器１７２を含み、加算器１７２の出力を、デューティ指令値Ｓ５に相当するデータＤＵＴＹとして出力する。当業者によれば、図５の出力制御部１２０と、図１１の出力制御部１７０の処理が等価であることが理解されよう。
【００７６】
当業者によれば、図１１、図１２（ａ）、（ｂ）に示される具体的な構成例に限定されることなく、さまざまな変形例が存在すること、またそうした変形が本発明の範囲に含まれることが理解される。また、ビット数の変更や、データ形式の変更、各処理における演算アルゴリズムの変更も、本発明の範囲に含まれる。
【００７７】
（第４変形例）
実施の形態ではデジタルパルス変調器１０６がパルス幅変調を行う場合を説明したが、変調方式は特に限定されない。たとえばオン時間固定方式、オフ時間固定方式、パルス周波数変調方式など、その他のパルス変調にも適用可能である。
【００７８】
（第５変形例）
実施の形態では、第１周期Ｔ１、第２周期Ｔ２、スイッチング周期ＴＳＷがすべて等しい場合を説明したが本発明はそれには限定されない。各周期は、
Ｔ１≧Ｔ２≧ＴＳＷ
を満たす範囲において、任意に定めることができる。
【００７９】
最後に、電源回路２の用途を説明する。図１３（ａ）、（ｂ）は、電源回路２を備える電子機器を示すブロック図である。図１３（ａ）の電子機器１ａは、商用交流電源４からの交流電圧を整流するブリッジ回路６と、平滑キャパシタ８と、上述の電源回路２と、負荷９を備える。この場合、電源回路２としては、非絶縁型の降圧、昇圧、あるいは昇降圧コンバータなどが好適に利用できる。電子機器１ａは、たとえば移動体通信用の基地局、テレビやＰＣ、冷蔵庫などの家電製品、ファクシミリやコピー機などのＯＡ機器、工作機械、などが例示される。
【００８０】
図１３（ｂ）の電子機器１ｂは、電池３と、電池の電圧を受ける上述の電源回路２と、負荷９を備える。こうした電子機器１ｂとしては、携帯電話端末、タブレットＰＣ、デジタルカメラ、デジタルビデオカメラなどのが例示される。たとえば負荷９は、マイコンやメモリ、液晶ドライバや、液晶バックライト用ＬＥＤ、カメラのフラッシュ用ＬＥＤなどであってもよい。
【００８１】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００８２】
２…電源回路、１０…制御回路、２０…出力回路、１００…Ａ／Ｄコンバータ、１０２…誤差検出器、１０４…補償器、１０６…デジタルパルス変調器、１０８…ディザ回路、２００…入力ライン、２０２…出力ライン、２０４…ドライバ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、１１０…データ抽出部、１１２…カウンタ、１１４…乗算器、１１６…除余演算器、１１８…ディザビット生成部、１２０…出力制御部、１２２…補数生成部、１２４…比較器、１２６…減算器、１２８…加算器、１３０…セレクタ、Ｓ１…パルス信号、Ｓ２…フィードバックデータ、Ｓ３…誤差データ、Ｓ４…制御指令値、Ｓ５…デューティ指令値、Ｄ１…第１データ、Ｄ２…第２データ、Ｄ３…第３データ、Ｄ４…第４データ、Ｄ５…第５データ、Ｄ６…第６データ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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