(57)【要約】【課題】  生産コストの増加を抑制しながらも、高耐圧かつ高信頼性が得られるＳｉＣ半導体装置を提供する。【解決手段】  ＳｉＣ半導体装置において、ターミネーション領域の表面上がパッシベーション膜６によって覆われ、パッシベーション膜６は、ターミネーション領域の表面に接する熱酸化シリコン膜６ａと、熱酸化シリコン膜６ａ上に積層され、熱酸化シリコン膜６ａに接するＣＶＤ酸化シリコン膜６ｂと、ＣＶＤ酸化シリコン膜６ｂ上に積層され、ＣＶＤ酸化シリコン膜６ｂに接するＣＶＤ酸化シリコン膜６ｃを備える。これにより、パッシベーション膜６にかかる電界が緩和されると共に生産コストが低減できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体ＳｉＣからなり、アクティブ領域の周囲にターミネーション領域を有し、前記ターミネーション領域の表面上がパッシベーション膜によって覆われる半導体装置において、
前記パッシベーション膜は、
前記ターミネーション領域の表面に接する第１酸化シリコン膜と、
前記第１酸化シリコン膜上に積層され、前記第１酸化シリコン膜に接する第２酸化シリコン膜と、
前記第２酸化シリコン膜上に積層され、前記第２酸化シリコン膜に接する第３酸化シリコン膜と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１において、前記第１酸化シリコン膜は熱酸化シリコン膜であり、前記第２および第３酸化シリコン膜はＣＶＤ酸化シリコン膜であることを特徴とする半導体装置。
【請求項３】
請求項２において、前記第１酸化シリコン膜を構成する前記熱酸化シリコン膜は、犠牲酸化膜であることを特徴とする半導体装置。
【請求項４】
請求項１において、前記パッシベーションの膜を構成する無機質の膜が、前記第１ないし第３酸化シリコン膜のみであることを特徴とする半導体装置。
【請求項５】
請求項１において、前記ターミネーション領域はＪＴＥ構造を有することを特徴とする半導体装置。
【請求項６】
請求項１において、前記ターミネーション領域はＦＬＲ構造を有することを特徴とする半導体装置。
【請求項７】
半導体ＳｉＣからなり、アクティブ領域の周囲にターミネーション領域を有し、前記ターミネーション領域の表面上がパッシベーション膜によって覆われる半導体装置の製造方法において、
熱酸化によって半導体表面に犠牲酸化膜を形成する第１工程と、
前記第１工程で形成される前記犠牲酸化膜によって前記ターミネーション領域上に、前記パッシベーション膜を構成する第１酸化シリコン膜を形成する第２工程と、
前記第２工程で形成される前記第１酸化シリコン膜上に、ＣＶＤにより、前記パッシベーション膜を構成する第２酸化シリコン膜を形成する第３工程と、
前記第３工程で形成される前記第２酸化シリコン膜上に、ＣＶＤにより、前記パッシベーション膜を構成する第３酸化シリコン膜を形成する第３工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化シリコンを半導体材料とする半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
高耐圧を必要とし、大きな電流が流れるパワーデバイスの大幅な低損失化を目的として、従来のシリコン（以下Ｓｉと記す）に代わる新しい半導体材料である炭化シリコン（以下ＳｉＣと記す）を半導体基板に用いる半導体装置が研究開発されている。ＳｉＣは、絶縁破壊電界がＳｉに比べ約１０倍大きいため、耐圧を維持するドリフト層を薄く、且つ高濃度にすることができ、導通損失を低減できる半導体材料である。このため、次世代の高耐圧かつ低損失なパワーデバイスへの応用が期待されている。
【０００３】
一般に、パワーデバイスでは、ブロッキング状態においてデバイス終端部への電界集中を緩和するために、ジャンクションターミネーションエクステンション（Junction Termination Extension：ＪＴＥ）またはフィールドリミティングリング（Field Limiting Ring：ＦＬＲ）などのターミネーション構造が形成される。なお、ブロッキング状態とは、パワーデバイスの主電極間に高い電位差が生じており、かつ主電極間に電流が流れていない状態である。
【０００４】
ここで、ＪＴＥの動作原理を説明する。なお、以下の説明において、「ｐ＋」，「ｐ」，「ｐ−」は、半導体の導電型がｐ型であり、かつこの順に不純物キャリア濃度が相対的に低くなることを示す。また、「ｎ＋」，「ｎ」，「ｎ−」は、半導体の導電型がｎ型であり、かつこの順に不純物キャリア濃度が低くなることを示す。
【０００５】
図４は、ＪＴＥを備えるＳｉダイオードの従来例を示す縦方向断面図である。本図に示すように、ｎ＋型基板１上に形成されたｎ−型ドリフト層２の上面には、ｐ＋型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５が形成される。ｎ＋型基板１の裏面には裏面電極７が形成され、ｎ−型ドリフト層２上にはｎ−型ドリフト層２の上面に接して表面電極８、パッシべーション膜６およびフローティング電極９が形成される。ｎ＋型フィールドストップ領域５にはフローティング電極９が電気的に接続されている。
【０００６】
図４に示す裏面電極７と表面電極８との間に高電圧、例えば数ｋＶの電圧が印加されるブロッキング状態においては、裏面電極７から表面電極８に向かって電気力線が伸びる。このとき、表面電極８のエッジ部分には電気力線が集中し易いが、ｐ＋型ガードリング領域３とｐ型ＪＴＥ領域４が存在することによって電気力線が横方向に広げられるため、表面電極８のエッジ部分における電界集中を緩和できる。これによりダイオードの高耐圧化が可能となる。なお、ｐ型領域を複数有するＦＬＲでも、同様に横方向に電気力線が広げられるため、電界集中を緩和できる。
【０００７】
ＳｉＣ半導体装置においても、上記のようなＪＴＥやＦＬＲにより高耐圧化が可能になる。しかし、ＳｉＣ半導体装置においては、パッシベーション膜に高電界が印加されるため、リーク電流の増加，パッシベーション膜の破壊などの問題がある。つまり、高電界によって加速されたキャリアがパッシベーション膜に注入されることによりパッシベーション膜内にトラップが生成され、トンネルなどによりこのトラップを介し、リーク電流が流れる。さらに、トラップが増加すると、大電流が流れ、パッシベーション膜の破壊につながる。従って、ＳｉＣ半導体基板を用いるパワーデバイスのターミネーションについては、ＪＴＥやＦＬＲのような半導体接合構造だけでなく、パッシべーション膜にも高電界がかかることを考慮する必要がある。
【０００８】
これに対し、ＳｉＣパワーデバイスに適用されるターミネーション構造のパッシベーション膜に関して、特許文献１および特許文献２に記載の技術が知られている。
【０００９】
特許文献１に記載の技術においては、ターミネーション構造を形成するｐ型不純物領域上のパッシベーション膜を、半導体ＳｉＣと接する酸化シリコン膜と、酸化シリコン膜上の高誘電体膜の積層構造とする。これにより、パッシベーション膜にかかる高電界を、酸化シリコン膜と高誘電率膜で分担して、パッシベーション膜の劣化を防ぎ耐圧変動を低減することができる。
【００１０】
また、特許文献２に記載の技術においては、ターミネーション構造を形成するｐ型不純物領域上のパッシベーション膜を、ＳｉＣと接する第１酸化シリコン膜と、第１酸化シリコン膜上に設けられる厚さ０．３ｎｍ以上１０ｎｍ以下の金属絶縁膜と、金属絶縁膜上の第２酸化シリコン膜の積層構造とする。これにより、パッシベーション膜の実効的な電荷を負にすることができるので、耐圧変動を低減することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−３３０４９６号公報
【特許文献２】特開２０１３−４２０５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記ＳｉＣパワーデバイスのターミネーション構造では、パッシベーション膜として、シリコン酸化膜に加え、高誘電率膜や金属酸化膜を用いるため、これらの膜用の材料を要したり、製造プロセスが複雑化したりするため、生産コストが増加する。
【００１３】
そこで、本発明は、生産コストの増加を抑制しながらも、高耐圧かつ高信頼性が得られるＳｉＣ半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明による半導体装置は、半導体ＳｉＣからなり、アクティブ領域の周囲にターミネーション領域を有し、ターミネーション領域の表面上がパッシベーション膜によって覆われるものであって、パッシベーション膜は、ターミネーション領域の表面に接する第１酸化シリコン膜と、第１酸化シリコン膜上に積層され、第１酸化シリコン膜に接する第２酸化シリコン膜と、第２酸化シリコン膜上に積層され、第２酸化シリコン膜に接する第３酸化シリコン膜とを備える。
【００１５】
また、上記課題を解決するために、本発明による半導体装置の製造方法は、半導体ＳｉＣからなり、アクティブ領域の周囲にターミネーション領域を有し、ターミネーション領域の表面上がパッシベーション膜によって覆われる半導体装置の製造方法であって、熱酸化によって半導体表面に犠牲酸化膜を形成する第１工程と、第１工程で形成される犠牲酸化膜によってターミネーション領域上に、パッシベーション膜を構成する第１酸化シリコン膜を形成する第２工程と、第２工程で形成される第１酸化シリコン膜上に、ＣＶＤにより、パッシベーション膜を構成する第２酸化シリコン膜を形成する第３工程と、第３工程で形成される第２酸化シリコン膜上に、ＣＶＤにより、パッシベーション膜を構成する第３酸化シリコン膜を形成する第３工程とを含む。
【発明の効果】
【００１６】
本発明の半導体装置によれば、パッシベーション膜が第１ないし第３酸化シリコン膜を有するため、パッシベーション膜にかかる電界が緩和されると共に、特別な工程や材料を要することなくパッシベーション膜を設けることができるので、生産コストが低減できる。
【００１７】
また、本発明の半導体装置の製造方法によれば、犠牲酸化膜によってパッシベーション膜を構成する第１酸化シリコン膜を形成する工程を含むので、ＳｉＣ半導体装置の生産コストを低減できる。
【００１８】
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施例であるＳｉＣ半導体装置のターミネーション領域の縦方向断面図を示す。
【図２】本発明の他の実施例であるＳｉＣ半導体装置のターミネーション領域の縦方向断面図を示す。
【図３】実施例のＳｉＣ半導体装置の平面図を示す。
【図４】ＪＴＥを備えるＳｉダイオードの従来例を示す縦方向断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施例を、図面を用いて説明する。
【実施例１】
【００２１】
図１は、本発明の一実施例であるＳｉＣ半導体装置のターミネーション領域の縦方向断面図を示す。本実施例のターミネーション構造は、高耐圧ダイオードや高耐圧ＭＯＳＦＥＴなどのパワーデバイスに適用できる。
【００２２】
図１に示すように、ｎ＋型基板１上に、ｎ＋型基板１と接するｎ−型ドリフト層２が設けられる。ｎ＋型基板１とｎ−型ドリフト層２はｎ＋ｎ−接合を構成する。ここで、ｎ−型ドリフト層２はエピタキシャル成長法などにより形成される。ｎ−型ドリフト層２の上表面部には、ｎ−型ドリフト層２と接するｐ型ＪＴＥ領域４と、ｐ型ＪＴＥ領域４よりも浅く且つｐ型ＪＴＥ領域４に接するｐ＋型ガードリング領域３が設けられる。また、ｎ−型ドリフト層２の上表面部にはｎ＋型フィールドストップ領域５が設けられる。ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５は、ｎ−型ドリフト層２と、それぞれｐｎ−接合およびｎ＋ｎ−接合を構成する。ｎ−型ドリフト層２の上表面部において、ｐ型ＪＴＥ領とｎ＋型フィールドストップ領域５の間にはｎ−型ドリフト層２が介在する。すなわち、ｐ型ＪＴＥ領域４とｎ＋型フィールドストップ領域５は、接することなく、分かれている。パッシベーション膜などについては、後述する。
【００２３】
図３は、本実施例の半導体装置の平面図を示す。本図では、ｎ−型ドリフト層２，ｐ＋型ガードリング領域３，ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５の平面パターンを示しており、パッシベーション膜や電極などは図示を省略している。ｐ＋型ガードリング領域３，ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５の平面形状は、各々一重の環状である。また、半導体装置の中央部は、ダイオードやＭＯＳＦＥＴなどのパワーデバイスのアクティブ領域であるが、本図では、これらの詳細な構成は図示を省略し、簡単のためｎ−型ドリフト層２だけを示す。図３に示すように、ｐ＋型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５は、半導体装置におけるｎ−型ドリフト層２の中央部に位置するアクティブ領域を囲むように、ｎ−型ドリフト層２の中央部から端部に向かってこの順に配置される。半導体装置の半導体チップにおいて、アクティブ領域の周囲に位置し、これらｐ＋型ガードリング領域３，ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５を含む領域が、ターミネーション領域を構成する。アクティブ領域は主電流を制御し、ターミネーション領域は電界を緩和する。
【００２４】
図１の実施例では、ｐ＋型ガードリング領域３およびｐ型ＪＴＥ領域４は、ＳｉＣからなるｎ−型ドリフト層２の上表面部にｐ型の不純物（例えばアルミニウム（Ａｌ））をイオン注入によって導入して形成される半導体領域である。本実施例では、ｐ＋型ガードリング領域３の方がｐ型ＪＴＥ領域４よりも、ｐ型不純物の濃度が高く、かつ不純物の導入深さが浅い。しかし、不純物の濃度および導入深さの大小関係はこれに限らず、等しい場合を含め、任意で良い。ｎ＋型フィールドストップ領域５は、半導体装置にかかる電界が半導体装置の半導体チップ端に到達することを防ぐための半導体領域であり、ｎ−型ドリフト層２の上表面部にｎ型の不純物（例えばリン（Ｐ））をイオン注入によって導入して形成される半導体領域である。
【００２５】
図１に示すように、ｎ＋型基板１の裏面には、ｎ＋型基板１と電気的に接触する主電極となる裏面電極７が設けられ、ｎ−型ドリフト層２の上面において、ｐ＋型ガードリング領域３と電気的に接触する主電極となる表面電極８が設けられる。また、ｎ−型ドリフト層２の上面において、ｎ−型ドリフト層２の上表面部に電気的に接触するフローティング電極９が設けられる。フローティング電極９は、裏面電極７および表面電極８とは分かれており、本実施例においては外部電極や外部回路とは接続されず、フローティング電位状態にある。裏面電極７，表面電極８およびフローティング電極９は、アルミニウム（Ａｌ）などの導体からなる。なお、フローティング電極９は、ｎ＋型フィールドストップ領域５の電位を均等化し、ｎ＋型フィールドストップ領域５のフィールドストップ動作の信頼性を向上する。
【００２６】
さらに、図１に示すように、パッシベーション膜６は、ｎ−型ドリフト層２の上面において、裏面電極８とフローティング電極９の間に位置する。裏面電極８とフローティング電極９の各一部は、パッシベーション膜６の表面上に乗り上げるように設けられている。また、パッシべーション膜６は、ｐ＋型ガードリング領域３の端部の表面上，ｐ型ＪＴＥ領域４の表面上，ｐ型ＪＴＥ領域４とｎ＋型フィールドストップ領域５の間に介在するｎ−型ドリフト層２の表面上およびｎ＋型フィールドストップ領域５の端部の表面上に跨って、これら表面上を覆うように設けられる。すなわち、本実施例において、パッシべーション膜６は、ｐ＋型ガードリング領域３の一部の直上からｎ＋型フィールドストップ領域５の一部の直上にかけて設けられ、ターミネーション領域におけるｐ型ＪＴＥ領域４の表面全体、およびｐ型ＪＴＥ領域４とｎ＋型フィールドストップ領域５の間に介在するｎ−型ドリフト層２の表面全体を覆っている。
【００２７】
パッシべーション膜６は、ｎ−型ドリフト層２の上表面から上方に向かって順に積層される熱酸化シリコン膜６ａ，ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）やＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）により堆積形成し焼きしめ処理される酸化シリコン膜６ｂ、およびＬＰＣＶＤやＰＥＣＶＤにより堆積形成される酸化シリコン膜６ｃにより構成される。すなわち、パッシベーション膜６において、一層目の熱酸化シリコン膜６ａは、ｐ＋型ガードリング領域３の端部の表面，ｐ型ＪＴＥ領域４の表面，ｐ型ＪＴＥ領域４とｎ＋型フィールドストップ領域５の間に介在するｎ−型ドリフト層２の表面およびｎ＋型フィールドストップ領域５の端部の表面に接触し、二層目のＣＶＤ酸化シリコン膜６ｂは、熱酸化シリコン膜６ａの表面に接触するように積層されると共にＣＶＤ酸化シリコン膜６ｃの全表面を覆い、三相目のＣＶＤ酸化シリコン膜６ｃは、ＣＶＤ酸化シリコン膜６ｂの表面に接触するように積層されると共にＣＶＤ酸化シリコン膜６ｂの全表面を覆う。
【００２８】
図１に示す実施例におけるパッシベーション膜６は、酸化シリコンからなる無機質の膜を三層のみを有するが、さらにパッシベーション膜６上を、ポリイミド樹脂やポリアミド樹脂などの樹脂からなる保護膜で被覆しても良い。
【００２９】
パッシベーション膜６における熱酸化シリコン膜６ａとしては、半導体ＳｉＣ表面のイオン注入のダメージを除去するための犠牲酸化工程において形成される熱酸化膜すなわち犠牲酸化膜の一部が、除去されずに用いられる。従って、パッシベーション膜形成のために熱酸化工程を追加することなく、熱酸化シリコン膜６ａを設けることができる。このため、生産コストを増やすことなく、安定した耐圧が得られると共にリーク電流の少ないターミネーション構造を得ることができる。なお、本実施例において、イオン注入は、ｐ＋型ガードリング領域３，ｐ型ＪＴＥ領域４およびｎ＋型フィールドストップ領域５を形成するために用いられる。
【００３０】
本実施例のＳｉＣ半導体装置の動作時であって、裏面電極７と表面電極８との間に電圧が印加されるブロッキング状態においては、裏面電極７から表面電極８に向かって電気力線が伸びる。本実施例においては、ｐ＋型ガードリング領域３およびｐ型ＪＴＥ領域４によって電気力線が横方向に広げられるため、ｐ＋型ガードリング領域３に接する表面電極８のエッジ部分における電界集中を緩和できる。この時、パッシベーション膜６に高電界が印加されたとしても、パッシベーション膜６は緻密な膜質順に３層すなわち複数層の酸化シリコン膜からなるため、パッシベーション膜内におけるトラップが生じ難い。このため、リーク電流の増加やパッシベーション膜の破壊が抑制できる。
【００３１】
上述したように、本実施例によれば、パッシベーション膜が三層の酸化シリコン膜からなるため、パッシベーション膜にかかる電界が緩和されると共に、特別な工程や材料を要することなくパッシベーション膜を設けることができるので、生産コストが低減できる。
【００３２】
また、半導体ＳｉＣ表面上に、熱酸化シリコン膜が設けられ、さらにＣＶＤ酸化膜が二層すなわち複数層積層されるので、半導体表面、特に低濃度のｎ−型ドリフト層２の表面が安定化すると共に、パッシベーション膜の厚さを容易に厚くすることができる。これにより、ＳｉＣ半導体装置を高耐圧化できると共に、耐圧が安定化し信頼性が向上する。
【００３３】
さらに、上述したように、次のような製造工程によってパッシベーション膜６が形成される。
【００３４】
（ａ）熱酸化によって半導体表面に犠牲酸化膜を形成する工程。（ｂ）工程ａで形成される犠牲酸化膜によって半導体装置のターミネーション領域上にパッシベーション用の熱酸化シリコン膜を形成する工程。（ｃ）工程ｂで形成されるパッシベーション用の熱酸化シリコン膜上にＣＶＤにより酸化シリコン膜を形成する工程。（ｄ）工程ｃで形成される酸化シリコン膜上にＣＶＤにより酸化シリコン膜を形成する工程。
【００３５】
このように、パッシベーション用の熱酸化膜形成のために熱酸化工程を追加することなく、かつ特別な工程や材料を要することなくパッシベーション膜を設けることができるので、生産コストが低減できる。
【実施例２】
【００３６】
図２は、本発明の他の実施例であるＳｉＣ半導体装置のターミネーション領域の縦方向断面図を示す。以下、主に実施例１と異なる点について説明する。
【００３７】
本実施例においては、実施例１と異なり、ターミネーション領域がＦＬＲ構造を有する。図２に示すように、ｐ＋型ガードリング領域３とｎ＋型フィールドストップ領域５の間におけるｎ−型ドリフト層２の上表面部に、４個のｐ型ＦＬＲ領域１０が設けられる。ｐ＋型ガードリング領域３とこれに近接するｐ型ＦＬＲ領域１０の間、互いに近接する２個のｐ型ＦＬＲ領域１０の間、並びにｎ＋型フィールドストップ領域５とこれに近接するｐ型ＦＬＲ領域１０の間には、ｎ−型ドリフト層２の一部が介在する。すなわち、ｐ＋型ガードリング領域３，４個のｐ型ＦＬＲ領域１０およびｎ＋型フィールドストップ領域５は、互いに分かれている。なお、ｐ型ＦＬＲ領域１０の個数は、所望の耐圧に応じて任意の個数に設定できる。
【００３８】
本実施例の平面パターンは、図３において、ｐ＋型ガードリング領域３とｎ＋型フィールドストップ領域５の間のターミネーション領域に、ｐ型ＪＴＥ領域４に替えて、アクティブ領域を囲むように４重の環状のｐ型ＦＬＲ領域１０が設けられる。
【００３９】
図２に示すように、パッシベーション膜６は、実施例１と同様に、熱酸化シリコン膜６ａおよび熱酸化シリコン膜６ａ上に順次積層される二層のＣＶＤ酸化シリコン膜６ｂ，６ｃからなる。このようなパッシベーション膜６は、ｎ−型ドリフト層２の上面において、裏面電極８とフローティング電極９の間に位置する。裏面電極８とフローティング電極９の各一部は、パッシベーション膜６の表面上に乗り上げるように設けられている。また、パッシべーション膜６は、ｐ＋型ガードリング領域３の端部の表面上，４個のｐ型ＦＬＲ領域１０の表面上，ｐ＋型ガードリング領域３とこれに近接するｐ型ＦＬＲ領域１０の間に介在するｎ−型ドリフト層２の表面上，互いに近接する２個のｐ型ＦＬＲ領域１０の間に介在するｎ−型ドリフト層２の表面上，ｎ＋型フィールドストップ領域５とこれに近接するｐ型ＦＬＲ領域１０の間に介在するおよびｎ−型ドリフト層２の表面上，ｎ＋型フィールドストップ領域５の端部の表面上に跨って、これら表面上を覆うように設けられる。すなわち、本実施例において、パッシべーション膜６は、ｐ＋型ガードリング領域３の一部の直上からｎ＋型フィールドストップ領域５の一部の直上にかけて設けられ、ターミネーション領域における４個のｐ型ＦＬＲ領域１０の表面全体，ｐ＋型ガードリング領域３とこれに近接するｐ型ＦＬＲ領域１０の間に介在するｎ−型ドリフト層２の表面全体，互いに近接する２個のｐ型ＦＬＲ領域１０の間に介在するｎ−型ドリフト層２の表面全体、およびｎ＋型フィールドストップ領域５とこれに近接するｐ型ＦＬＲ領域１０の間に介在するｎ−型ドリフト層２の表面全体を覆っている。
【００４０】
なお、図２に示す実施例２の他の構成および製造方法は、図１に示す実施例１と同様である。
【００４１】
本実施例２によれば、実施例１と同様に、生産コストを増やすことなく、安定した耐圧が得られると共にリーク電流の少ないターミネーション構造を得ることができる。
【００４２】
なお、本発明は前述した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、前述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、各実施例の構成の一部について、他の構成の追加・削除・置き換えをすることが可能である。
【００４３】
例えば、アクティブ領域に設けられる半導体デバイスとしては、ｐｎ接合型ダイオード，ショットキーバリアダイオード，ｐｎ接合とショットキーバリアを備える複合型ダイオード，ＭＯＳＦＥＴやＩＧＢＴなどのスイッチングデバイスが適用できる。また、各実施例において、半導体領域の導電型ｐ，ｎを逆にしても良い。
【符号の説明】
【００４４】
１      ｎ＋型基板
２      ｎ−型ドリフト層
３      ｐ＋型ガードリング領域
４      ｐ型ＪＴＥ領域
５      ｎ＋型フィールドストップ領域
６      パッシベーション膜
６ａ    熱酸化シリコン膜
６ｂ    ＣＶＤ酸化シリコン膜
６ｃ    ＣＶＤ酸化シリコン膜
７      裏面電極
８      表面電極
９      フローティング電極
１０    ｐ型ＦＬＲ領域
【図１】
2016081981.tif 000003
【図２】
2016081981.tif 000004
【図３】
2016081981.tif 000005
【図４】
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