(57)【要約】【課題】外部回路を必要とせず、電子部品とプリント基板との半田接合部またはソケットの接触不良を検出する機能を備えた電子部品、プリント基板を提供することを目的とする。【解決手段】パッケージの裏面に半田ボールや電極の複数の端子が配置され、プリント基板に実装される電子部品１は、前記複数の端子の一部の端子であって、前記電子部品の外部でＧＮＤ１０に接続される検出端子３を備え、検出端子３は、電子部品１の内部で入力バッファ７の入力端子６と抵抗５の一端に接続され、抵抗５の他端は電源４に接続され、入力バッファ７は、入力バッファ７に入力される電圧レベルを予め定められた閾値で二値化した第一の二値信号を出力することで、半田接合部やソケットの接触不良を検出する。【選択図】図３
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【特許請求の範囲】
【請求項１】
パッケージの裏面に複数の端子が配置され、プリント基板に実装される電子部品であって、
前記複数の端子の一部の端子であって、前記電子部品の外部でＧＮＤに接続される検出端子を備え、
前記検出端子は、前記電子部品内部で入力バッファの入力端子と抵抗の一端に接続され、
前記抵抗の他端は電源に接続され、
前記入力バッファは、前記入力バッファに入力される電圧レベルを予め定められた閾値で二値化した第一の二値信号を出力することを特徴とする電子部品。
【請求項２】
パッケージの裏面に複数の端子が配置され、プリント基板に実装される電子部品であって、
前記複数の端子の一部の端子であって、前記電子部品の外部で電源に接続される検出端子を備え、
前記検出端子は、前記電子部品内部で入力バッファの入力端子と抵抗の一端に接続され、
前記抵抗の他端はＧＮＤに接続され、
前記入力バッファは、前記入力バッファに入力される電圧レベルを予め定められた閾値で二値化した第一の二値信号を出力することを特徴とする電子部品。
【請求項３】
前記電子部品は、前記入力バッファの出力する前記第一の二値信号が入力されるラッチ回路を更に備え、
前記ラッチ回路は、第二の二値信号を出力し、前記入力バッファから入力される前記第一の二値信号が第一のレベルである間は前記第二の二値信号として前記第一のレベルを出力し、前記入力バッファの出力の前記第一の二値信号が一旦第二のレベルの出力したあとは前記ラッチ回路の前記第二のレベルの出力を維持することを特徴とする請求項１または２に記載の電子部品。
【請求項４】
前記電子部品は、リセット入力端子を備え、前記リセット入力端子からリセット信号が入力された場合、前記ラッチ回路を初期化することを特徴とする請求項３に記載の電子部品。
【請求項５】
請求項１〜４の何れか一つに記載の電子部品が実装されるプリント基板であって、
前記プリント基板の、前記電子部品の前記検出端子が半田付けされるパッドの少なくとも一つは、前記電子部品の他の端子が半田付けされるパッドに対して面積または形状が異なることを特徴とするプリント基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板との半田接合部の半田付け不良や、損傷、劣化、ソケットの接触不良を検出する機能を有する電子部品、および、プリント基板に関する。
【背景技術】
【０００２】
プリント基板に実装された、ＢＧＡ（Ball Grid Array）、ＬＧＡ（Land Grid Array）、ＣＳＰ（Chip Size Package）等のパッケージの電子部品は、温度ストレスや振動・衝撃、基板の反りなどが生じた場合、電子部品の角端子周辺に大きなストレスが加わることが知られている。このような物理的ストレスが長期間、継続的に加われば、やがて電子部品の角端子の半田接合部に破断が生じる。電子部品の端子が破断すれば、システムダウンとなる可能性があり、何らかの対策が求められている。
【０００３】
もっとも簡単な対策としては、角の端子やその周辺の端子は破断しても即誤動作とはならないように複数存在するＧＮＤ端子や電源端子とする手法が一般的に知られている。
【０００４】
また、電子部品の端子の接触不良を検出する手法として、外部にプルアップ抵抗が接続される端子において、部品内部で、より大きなＯＮ抵抗をもったトランジスタでプルダウンし、内部端子の電位により接触不良の判定を行うものが開示されている（特許文献１）。ここでは、検査対象の端子は、検出用のダミー端子ではなく、例えば実際にシステム動作で使用されるリセット端子が想定されている。
【０００５】
また、電子部品内部でプルアップされた端子を用いて、ＩＣに端子の半田付け不良を検出する方法が開示されている（特許文献２）。検出回路は電子部品外部の基板上に配置されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−０１１５５８号公報
【特許文献２】特開平０７−２１８５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、電子部品の角端子周辺を、複数存在するＧＮＤ端子や電源端子とし破断しても直接システム動作に影響を与えないようにすることで、角端子が破断した場合のシステムダウンを防ぐことは出来るが、破断が生じたことを知る術はなく、さらにストレスにさらされ続けて劣化が進行すれば、角の端子以外の端子にも破断が生じ、システムダウンする可能性がある。
【０００８】
また、特許文献１に開示された手法では、外部に部品を必要とし、外部端子がプルアップ抵抗で駆動されることから、インピーダンスが高く、ＦＡ環境等においては、ノイズの影響を受けて誤動作する可能性もある。さらに、特許文献２に開示された手法では、外部に検出回路を設ける必要があり、コストアップとなる。
【０００９】
そこで、本発明は、上記事情に鑑みてなされたものであり、外部回路を必要とせず、電子部品とプリント基板との半田接合部の接触不良を初期の段階から検出する機能を備えた電子部品、プリント基板を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願の請求項１に係る発明は、パッケージの裏面に複数の端子が配置され、プリント基板に実装される電子部品であって、前記複数の端子の一部の端子であって、前記電子部品の外部でＧＮＤに接続される検出端子を備え、前記検出端子は、前記電子部品内部で入力バッファの入力端子と抵抗の一端に接続され、前記抵抗の他端は電源に接続され、前記入力バッファは、前記入力バッファに入力される電圧レベルを予め定められた閾値で二値化した第一の二値信号を出力することを特徴とする電子部品である。当該発明により、温度ストレス、振動、基板の反りなどによる実装状態の損傷・劣化や、製造時の実装不良を外部回路の追加なしで検出できる。検出用の端子は接触不良が発生してもシステム動作には影響しない。
【００１１】
請求項２に係る発明は、パッケージの裏面に複数の端子が配置され、プリント基板に実装される電子部品であって、前記複数の端子の一部の端子であって、前記電子部品の外部で電源に接続される検出端子を備え、前記検出端子は、前記電子部品内部で入力バッファの入力端子と抵抗の一端に接続され、前記抵抗の他端はＧＮＤに接続され、前記入力バッファは、前記入力バッファに入力される電圧レベルを予め定められた閾値で二値化した第一の二値信号を出力することを特徴とする電子部品である。当該発明により、温度ストレス、振動、基板の反りなどによる実装状態の損傷・劣化や、製造時の実装不良を外部回路の追加なしで検出できる。検出用の端子は接触不良が発生してもシステム動作には影響しない。
【００１２】
請求項３に係る発明は、前記電子部品は、前記入力バッファの出力する前記第一の二値信号が入力されるラッチ回路を更に備え、前記ラッチ回路は、第二の二値信号を出力し、前記入力バッファから入力される前記第一の二値信号が第一のレベルである間は前記第二の二値信号として前記第一のレベルを出力し、前記入力バッファの出力の前記第一の二値信号が一旦第二のレベルの出力したあとは前記ラッチ回路の前記第二のレベルの出力を維持することを特徴とする請求項１または２に記載の電子部品である。ラッチ回路を備えることで、一瞬でも接触不良が生じたことを検出できる。
【００１３】
請求項４に係る発明は、前記電子部品は、リセット入力端子を備え、前記リセット入力端子からリセット信号が入力された場合、前記ラッチ回路を初期化することを特徴とする請求項３に記載の電子部品である。リセット入力端子を備えることで、ラッチ回路の出力を初期化できる。
【００１４】
請求項５に係る発明は、請求項１〜４の何れか一つに記載の電子部品が実装されるプリント基板であって、前記プリント基板の、前記電子部品の前記検出端子が半田付けされるパッドの少なくとも一つは、前記電子部品の他の端子が半田付けされるパッドに対して面積または形状が異なることを特徴とするプリント基板である。当該発明により、プリント基板の電子部品を実装するフットプリントにおいて、検出端子のパッドを例えば小さくすること、あるいは形状を変えることで、他の信号端子よりも劣化し易くし、他の信号端子で接触不良が発生する前に部品へのストレスを知ることができる。
【発明の効果】
【００１５】
本発明により、外部回路を必要とせず、電子部品とプリント基板との半田接合部の接触不良を初期の段階から検出することが可能な機能を備えた電子部品、プリント基板を提供できる。
【図面の簡単な説明】
【００１６】
【図１】ＢＧＡである電子部品の底面に複数の端子が配列されていることを示す図である。
【図２−１】電子部品に底面における検出端子の配置例を示す図である（その１）。
【図２−２】電子部品に底面における検出端子の配置例を示す図である（その２）。
【図２−３】電子部品に底面における検出端子の配置例を示す図である（その３）。
【図３】本発明の実施形態１の検出回路の構成を示す図である。
【図４】本発明の実施形態１の検出回路の他の構成を示す図である。
【図５】本発明の実施形態２の検出回路の構成を示す図である。
【図６】一瞬でも１が入力されると１を保持するラッチ回路の例１を示す図である。
【図７】一瞬でも１が入力されると１を保持するラッチ回路の例２を示す図である。
【図８】一瞬でも０が入力されると０を保持するラッチ回路の例３を示す図である。
【図９】一瞬でも０が入力されると０を保持するラッチ回路の例４を示す図である。
【図１０】プリント基板のフットプリントの例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を図面とともに説明する。異なる実施形態において類似の機能を有する構成については同じ符号を用いて説明する。  
＜実施形態１＞
本発明を実施するための第一の実施形態について、図１、図２−１、図２−２、図２−３、図３を用いて説明する。図１は、ＢＧＡである電子部品１のパッケージの裏面（底面）に複数の端子２が配列されていることを図示している。電子部品１は、ＢＧＡ、ＬＧＡ、ＣＳＰ等のパッケージの部品である。電子部品１がＢＧＡである場合、端子２はパッケージの底面に格子状に並んだ端子へ半球状に形成された電極（バンプという）として構成される。以下、端子は半球状に形成された電極を単に端子２という。プリント基板１１にはパッド９が設けられている。電子部品１の各端子２はプリント基板１１に設けられたパッド９に半田付けされて、電子部品１がプリント基板に実装される。パッド９の形状は円形状であるが、他の形状でもよい。
【００１８】
電子部品１の端子２の一部の端子を、電子部品１が実装されるプリント基板との接触不良を検出する検出端子３として用いる構成とする。検出端子３は、電子部品１に設けられた複数の端子２のうちの任意の場所に、任意の数置く事ができる。図２−１〜図２−３に示されるように、検出端子３は、電子部品１の底面に格子状に並んだ複数の端子２のうちの角部の端子２に配置することが望ましい。なぜなら、角部の端子２は他の部位に配置された端子２より振動や衝撃により劣化し破壊されやすいからである。さらに、外周以外の端子２、例えば電子部品１の中央部にも検出端子３を設けることで、目視による検査が難しい位置の端子２の接触不良（特に製造時の実装不良）も検出可能とすることができる。
【００１９】
図２−１（ａ）では４つの角部にそれぞれ１つの端子２を検出端子３として用いる。図２−１（ｂ）では４つの角部にそれぞれ３つの端子２を検出端子３として用いる。図２−２（ｃ）では４つの角部と中央部にそれぞれ１つの端子２を検出端子３として用いる。図２−２（ｄ）では４つの角部にそれぞれ３つの端子２を検出端子３として用い、さらに中央部に１つの端子２を検出端子３として用いる。図２−３（ｅ）では４つの角部にそれぞれ１つの端子を検出端子３として用い、さらに目視検査が困難な内側の５つの端子２を検出端子３として用いる。図２−３（ｆ）では４つの角部にそれぞれ３つの端子２を検出端子３として用い、さらに目視検査が困難な内側の５つの端子２を検出端子３として用いる。
【００２０】
プリント基板１１の製造時の電子部品１の実装不良を検出する観点からは、角部の端子２だけでなく内側の端子２を検出端子３とすることも有効である。内側の端子２の接続状態は目視による確認が困難であるが、本発明の手法により、追加コストなしで容易に実装不良を検出することができる。なお、電子部品１はプリント基板１１に直接半田付けされる場合もあるし、ソケット等を介して実装される場合もある。
【００２１】
図３は本発明の実施形態１の検出回路の構成を示す図である。図３（ａ）は検出端子３とパッド９との接合破断（クラック）が発生していない状態を示している。図３（ｂ）は検出端子３とパッド９との接合が剥がれた破断（クラック）が発生した状態を示している。検出端子３は、プリント基板１１上でパッド９に半田付けされ、直接または抵抗（図示せず）を介してＧＮＤ１０に電気的に接続される。また、検出端子３は、電子部品１の内部で、入力端子６に抵抗５が接続された入力バッファ７に接続され、抵抗５の他端は電源４に接続される。抵抗５はプルアップ用の抵抗である。この電源４は電子部品１の内部の回路に電力を供給するために使用されている電源である。電源４の電圧は例えば５Ｖ、３.３Ｖ、２.５Ｖ、１.８Ｖ、１.５Ｖ、１Ｖ等である。
【００２２】
入力バッファ７は、予め定められた電圧の閾値と、入力バッファ７に入力される電圧レベルを比較して、入力バッファ７への入力電圧が閾値よりも低ければ０（あるいは１）を出力し、高ければ１（０）をＯＵＴＰＵＴ８に出力する。つまり、入力バッファ７へ入力される電圧レベルに応じて２値信号を出力する。この場合、電子部品１とプリント基板１１（パッド９）の接続が正常ならば出力は０（１）であり、１（０）がＯＵＴＰＵＴ８から出力されると異常と判定できる。
【００２３】
なお、ＦＰＧＡやゲートアレイ、セルベースＩＣといった電子部品の開発において、このような内部プルアップ付きの入力バッファや双方向バッファは、半導体メーカから提供される標準Ｉ／Ｏセルとして選択可能であることが多い。したがってＦＰＧＡやゲートアレイ、セルベースＩＣ等の電子部品では、通常、図３の実装不良検出回路を追加コストなしで容易に組み込むことができる。
【００２４】
図４は本発明の実施形態１の検出回路の他の構成を示す図である。検出端子３は、プリント基板１１上で直接または抵抗（図示しない）を介して電源１２に接続される。電源１２はプリント基板１１上に存在する電源であり、例えば５Ｖ、３.３Ｖ、２.５Ｖ、１.８Ｖ、１.５Ｖ、１Ｖ等である。検出端子３は電子部品１内部で、入力端子６に抵抗５が接続された入力バッファ７に接続され、抵抗５の他端はＧＮＤ１０に接続される。ＧＮＤ１０は電子部品１の外部あるいは内部のいずれでも設置してよい。入力バッファ７は、予め定められた電圧の閾値と入力バッファ７に入力される電圧レベルを比較して、入力バッファ７への入力電圧が閾値よりも低ければ０（１）を出力し、高ければ１（０）をＯＵＴＰＵＴ８に出力する。この場合、電子部品１とプリント基板１１の接続が正常ならば１（０）であり、０（１）がＯＵＴＰＵＴ８に出力されると異常と判定できる。
【００２５】
なお、ＦＰＧＡやゲートアレイ、セルベースＩＣといった電子部品の開発において、このような内部プルダウン付きの入力バッファや双方向バッファは、半導体メーカから提供される標準Ｉ／Ｏセルとして選択可能な場合がある。この場合、図４の実装不良検出回路を追加コストなしで容易に組み込むことができる。
【００２６】
＜実施形態２＞
本発明の実施形態２の基本的な構成は、第一の実施形態と同様である。図５は本発明の実施形態２の検出回路の構成を示す図である。電子部品１は、ラッチ回路１３をさらに備え、入力バッファ７の出力する第一の二値信号（二値化した信号）はラッチ回路１３に入力され、ラッチ回路１３は、第二の二値信号（二値化した信号）を出力し、入力バッファ７から入力される前記第一の二値信号が第一のレベルである間は前記第二の二値信号として前記第一のレベルを出力し、前記第一の二値信号が第二のレベルになると前記第二のレベルを出力し、一旦前記第二のレベルを出力した後は前記第一の二値信号が前記第二のレベルから前記第一のレベルに戻ったとしても前記第二のレベルを出力し続けることを特徴とする。ラッチ回路を設けることで、一瞬でも接触不良が生じたことを検出できる。
【００２７】
上述したように、入力バッファ７の後段に、入力バッファ７の出力をラッチするラッチ回路１３を設ける。ラッチ回路１３の出力をＯＵＴＰＵＴ１４とする。一瞬でも１が入力されると１を保持するラッチ回路１３の例を図６と図７に示す。また、一瞬でも０が入力されると０を保持するラッチ回路１３の例を図８と図９に示す。
【００２８】
図６は一瞬でも１が入力されると１を保持するラッチ回路の例１を示す図である。初期状態では、ラッチ回路の出力ＯＵＴＰＵＴは０である。（後述するが、ラッチ回路はＲＥＳＥＴ入力が０になると初期化される。）通常時、ＲＥＳＥＴから１がＡＮＤゲートに入力され、ＩＮＰＵＴから０がＯＲゲートに入力される。ＯＲゲートの入力は両方とも０であるので、ＯＲゲートの出力は０となり、ＡＮＤゲートには０が入力される。したがってＡＮＤゲートの出力は０となり、出力ＯＵＴＰＵＴは０となる。
【００２９】
ここでＩＮＰＵＴから１がＯＲゲートに入力されると、ＯＲゲートの出力は１となる。したがってＡＮＤゲートの入力は両方とも１となり、ＡＮＤゲートの出力は１となる。すなわちラッチ回路の出力ＯＵＴＰＵＴが１となる。このあとＩＮＰＵＴからの入力が０に変化しても、ＯＲゲートにはＡＮＤゲートの出力１が入力されているので、ＯＲゲートの出力は１のままとなる。このためＡＮＤゲートの入力は両方とも１のままとなり、ＡＮＤゲートの出力は１を保持する。このように、図６のラッチ回路は、一瞬でもＩＮＰＵＴから１が入力されるとＯＵＴＰＵＴは１となり１を保持する。
【００３０】
図６のラッチ回路は、ＲＥＳＥＴ入力が０になるとＡＮＤゲートの出力は０となり、ＯＵＴＰＵＴの値が０に初期化される。
【００３１】
図７は一瞬でも１が入力されると１を保持するラッチ回路の例２を示す図である。ここでは回路素子としてＤラッチセルを用いている。ＤラッチのＱ出力がＤラッチのＧ制御入力にフィードバックされているため、ＤラッチのＱ出力が一旦１になるとＤ入力の値が変わってもＱ出力の値が１のまま維持される。これにより図７のラッチ回路はＩＮＰＵＴから一瞬でも１が入るとＯＵＴＰＵＴとして１を保持する。
【００３２】
図８は一瞬でも０が入力されると０を保持するラッチ回路の例３を示す図である。初期状態では、ラッチ回路の出力ＯＵＴＰＵＴは１である。（後述するが、ラッチ回路はＲＥＳＥＴ入力が０になると初期化される。）通常時、ＲＥＳＥＴから１がＮＡＮＤ（Ｂ）ゲートに入力され、ＩＮＰＵＴから１がＮＡＮＤ（Ａ）ゲートに入力される。ＮＡＮＤ（Ａ）ゲートの入力は両方とも１であるので、ＮＡＮＤ（Ａ）ゲートの出力は０となり、ＮＡＮＤ（Ｂ）ゲートには０が入力される。したがってＮＡＮＤ（Ｂ）ゲートの出力は１となり、出力ＯＵＴＰＵＴは１となる。
【００３３】
ここでＩＮＰＵＴから０がＮＡＮＤ（Ａ）ゲートに入力されると、ＮＡＮＤ（Ａ）ゲートの出力は１となる。したがってＮＡＮＤ（Ｂ）ゲートの入力は両方とも１となり、ＮＡＮＤ（Ｂ）ゲートの出力は０となる。すなわちラッチ回路の出力ＯＵＴＰＵＴが０となる。このあとＩＮＰＵＴからの入力が１に変化しても、ＮＡＮＤ（Ａ）ゲートにはＮＡＮＤ（Ｂ）ゲートの出力０が入力されているので、ＮＡＮＤ（Ａ）ゲートの出力は１のままとなる。このためＮＡＮＤ（Ｂ）ゲートの入力は両方とも１のままとなり、ＮＡＮＤ（Ｂ）ゲートの出力は０を保持する。このように、図８のラッチ回路は、一瞬でもＩＮＰＵＴから０が入力されるとＯＵＴＰＵＴは０となり０を保持する。
【００３４】
図８のラッチ回路は、ＲＥＳＥＴ入力が０になるとＮＡＮＤ（Ｂ）ゲートの出力は１となり、ＯＵＴＰＵＴ出力の値が１に初期化される。
【００３５】
図９は一瞬でも０が入力されると０を保持するラッチ回路の例４を示す図である。ここでは回路素子としてＤラッチセルを用いている。ＤラッチのＱ出力がＤラッチのＧ制御入力にフィードバックされているため、ＤラッチのＱ出力が一旦１になるとＤ入力の値が変わってもＱ出力の値が１のまま維持される。これにより図９のラッチ回路はＩＮＰＵＴから一瞬でも０が入るとＯＵＴＰＵＴとして０を保持する。
【００３６】
長期間継続的に発生していた振動等によって、電子部品１とプリント基板１１の間の半田接合部にクラックが生じるような場合では、一旦クラックが生じても、その後、暫くは接触と非接触を繰り返すような状況が考えられる。そこで、入力バッファ７の後段にラッチ回路１３を設けることにより、検出端子３に一度でも接触不良の状況が発生すれば、それを検出することができ、クラックを初期の段階で確実に検出できる。これにより、誤動作が発生する前にプリント基板１１の交換などの対策をとることが可能となる。
【００３７】
＜実施形態３＞
本発明を実施するための基本的な構成は、第一の実施形態と同様である。電子部品は、いずれかの端子にリセット端子を備えた構成とする。リセット端子が外部からアサートされた場合（リセット信号が入力された場合）、ラッチ回路は初期化される。
【００３８】
＜実施形態４＞
プリント基板１１に、上述の電子部品１が実装される。電子部品１が実装されるプリント基板１１は、電子部品１の検出端子３が半田付けされるパッド９において、他のパッド９よりも小さい（直径が小さい）構成とすることにより（図１０（ａ）参照）、クラックを生じやすくする。図１０（ａ）では、検出端子３が半田付けされるパッド９ａのサイズは他の端子２が接続されるパッド９のサイズより小さい（９ｃ＞９ｂ＞９ａ）。
【００３９】
パッド９のサイズを段階的に変えた場合には（図１０（ｂ）参照）、劣化の進行度を検出できる。なお図示しないが、パッド９の面積ではなく、パッド９の形状を変えることによりクラックを生じやすくしてもよい。パッド９の形状としては、四角形、三角形、多角形やドーナツ型とすることで、半田接合部の信頼性が低くなり、半田接合部の劣化の進行を促進させることができる場合もあるからである。
【００４０】
基板側ではなく部品側のパッドの面積や形状を変える方法もあり得る。
【符号の説明】
【００４１】
１  電子部品
２  端子
３  検出端子
４  電源
５  抵抗
６  入力端子
７  入力バッファ
８  ＯＵＴＰＵＴ
９，９ａ，９ｂ，９ｃ  パッド
１０  ＧＮＤ
１１  プリント基板
１２  電源
１３  ラッチ回路
１４  ＯＵＴＰＵＴ
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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