(57)【要約】【課題】ボンディング構成でのチップ積層体間のバンプ電極間の接合不良の発生を回避可能とし製造歩留まり向上に寄与する。【解決手段】半導体装置の製造方法は、矩形形状の一面の中央領域にマトリクス状に配置された複数の第１バンプ電極を有し、前記一面と反対側の他面に、前記第１バンプ電極に電気的にそれぞれ接続された複数の第２バンプ電極を有し、前記第１バンプ電極を埋め込むように接着層を介してサポート基板に前記一面が保持された第１半導体チップを準備する工程と、前記第１半導体チップの前記複数の第２バンプ電極のそれぞれに対応して、一面に配置された複数の第３バンプ電極を有する第２半導体チップを準備する工程と、前記第２半導体チップの前記複数の第３バンプ電極が前記第１半導体チップの前記第２バンプ電極に電気的に接続するように、前記第１半導体チップの前記他面側に前記第２半導体チップを積層する工程と、前記積層する工程後、前記第１半導体チップから前記サポート基板を除去する工程と、を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
矩形形状の一面の中央領域にマトリクス状に配置された複数の第１バンプ電極を有し、  前記一面と反対側の他面に、前記第１バンプ電極に電気的にそれぞれ接続された複数の第２バンプ電極を有し、前記第１バンプ電極を埋め込むように接着層を介してサポート基板に前記一面が保持された第１半導体チップを準備する工程と、
前記第１半導体チップの前記複数の第２バンプ電極のそれぞれに対応して、一面に配置された複数の第３バンプ電極を有する第２半導体チップを準備する工程と、
前記第２半導体チップの前記複数の第３バンプ電極が前記第１半導体チップの前記第２バンプ電極に電気的に接続するように、前記第１半導体チップの前記他面側に前記第２半導体チップを積層する工程と、
前記積層する工程後、前記第１半導体チップから前記サポート基板を除去する工程と、
を含む、ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１半導体チップを準備する工程において、
前記第１半導体チップの前記他面側に、前記複数の第１バンプ電極に電気的に接続されない複数の第４バンプ電極を配置した前記第１半導体チップを準備し、
前記第２半導体チップを準備する工程では、
前記第２半導体チップの前記一面側において、前記第１半導体チップの前記複数の第４バンプ電極に対応して複数の第５バンプ電極を配置した前記第２半導体チップを準備し、
前記第１半導体チップの前記他面側に前記第２半導体チップを積層する工程において、前記第２半導体チップの前記複数の第５バンプ電極を前記第１半導体チップの前記第４バンプ電極に電気的に接続する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１半導体チップを準備する工程において、
前記複数の第２バンプ電極を前記第１半導体チップの前記他面に複数列に配置し、
前記複数の第４バンプ電極を、前記第２バンプ電極の列の間及び／又は前記列の隣に配置する、ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１半導体チップの前記他面側に前記第２半導体チップを積層する工程において、
前記第１半導体チップの前記一面の前記中央領域に対応する領域が平坦なボンディングツールで、前記第２半導体チップの前記一面と反対側の他面を押圧する、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
矩形形状の一面の中央領域にマトリクス状に配置された複数の第１バンプ電極を有し、前記一面と反対側の他面に、前記第１バンプ電極に電気的にそれぞれ接続された複数の第２バンプ電極と、前記第１バンプ電極に電気的に接続されない複数の第３バンプ電極と、
を有する第１半導体チップと、
前記第１半導体チップの前記複数の第２バンプ電極のそれぞれに対応して一面に配置された複数の第４バンプ電極と、
前記第１半導体チップの前記複数の第３バンプ電極に対応して前記一面に配置された複数の第５バンプ電極と、
を有し、前記複数の第４バンプ電極及び前記複数の第５バンプ電極が、前記第１半導体チップの前記他面側の前記第２バンプ電極及び第３バンプ電極へそれぞれ電気的に接続するように前記第１半導体チップの前記他面側に積層された第２半導体チップと、
を含む、ことを特徴とするチップ積層体。
【請求項６】
前記複数の第２バンプ電極が複数列に配置され、
前記複数の第３バンプ電極は、前記第２バンプ電極の列の間及び／又は前記列の隣に配置されてなる、ことを特徴とする請求項５に記載のチップ積層体。
【請求項７】
前記第１半導体チップ及び第２半導体チップの間に充填された樹脂層を含むことを特徴とする請求項５又は６に記載のチップ積層体。
【請求項８】
前記複数の第２バンプ電極は、前記第１半導体チップの前記他面の周辺領域に配置されてなり、
前記複数の第３バンプ電極は、前記第１半導体チップの前記他面の周辺領域に配置されてなり、
前記複数の第４バンプ電極は、前記第２半導体チップの前記一面の周辺領域に配置されてなり、
前記複数の第５バンプ電極は、前記第２半導体チップの前記一面の周辺領域に配置されてなる、ことを特徴とする請求項５乃至７のいずれか１項に記載のチップ積層体。
【請求項９】
請求項５乃至８のいずれか１項に記載のチップ積層体を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップ積層体、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の小型化および大容量化のため、貫通電極を有する複数のメモリチップ（コアチップ）とインターフェース(Interface:IF)チップを積層したチップ積層体を、配線基板上に搭載したCoC(Chip on Chip)タイプの半導体装置が検討されている。
【０００３】
特許文献１には、はんだ層を有する表面バンプの最上段の半導体チップを、凹部が形成されたボンディングツールで押圧し、チップ積層体を形成する技術が開示されている。
【０００４】
特許文献２には、サポート基板に搭載されたIFチップの半導体ウェハ上にメモリチップを搭載する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−６３９７４号公報
【特許文献２】特開２０１２−２０９４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明によって与えられたものである。
【０００７】
半導体装置の高機能化のため、例えば機能が互いに異なる半導体チップと、メモリチップ積層体とを、同一の半導体装置に組み込む場合、配線基板上に別の半導体チップを搭載して、別の半導体チップ上にチップ積層体を積層するか、或いは、配線基板上にSiインターポーザを搭載し、このインターポーザ上に互いに機能が異なる半導体チップとメモリチップ積層体とを並置するように積層する手法が用いられる。
【０００８】
一般的に、チップ積層体の最外層に位置する半導体チップの表面上に配置され、別の半導体チップ上又はSiインターポーザ上の電極パッドと接合される表面バンプ電極として、例えば、Ni/AuメッキされたCuのピラーが用いられる。Cuのピラー上には、はんだ層が設けられる。
【０００９】
このような場合、チップ積層体を構成する複数の半導体チップが有する複数のバンプ電極同士を圧着するため、ボンディングツールの平坦面を用いて、表面バンプ電極が配置される上記表面に荷重を印加すると、はんだ層が変形するおそれがある。
【００１０】
そのため、例えば特許文献１に開示されているように、ボンディングツールの吸着面に凹部を形成し、この凹部内に表面バンプ電極およびはんだ層を収容した状態で、凹部周囲の環状平坦面を用いて上記表面に部分的に荷重を印加している。
【００１１】
ボンディングツールの凹部に覆われる位置の最外層のチップ（IFチップ）の表面のパンプ電極の下方に位置する半導体チップ（メモリチップ）のバンプ電極に対して荷重がかけられず、半導体チップ（メモリチップ）間のバンプ電極の接合に不良が発生する可能性がある。
【００１２】
特に、IFチップ表面側で、バンプ電極が狭ピッチでマトリックス状に配置される領域（範囲）が大きいため、ボンディングツール押圧面を配置させる十分なスペースがなくなる（押圧面が完全になくなったらボンディング不能）と、前記した接合不良発生の可能性がより大きくなる。
【課題を解決するための手段】
【００１３】
本開示の第１視点によれば、矩形形状の一面の中央領域にマトリクス状に配置された複数の第１バンプ電極を有し、前記一面と反対側の他面に、前記第１バンプ電極に電気的にそれぞれ接続された複数の第２バンプ電極を有し、前記第１バンプ電極を埋め込むように接着層を介してサポート基板に前記一面が保持された第１半導体チップを準備する工程と、前記第１半導体チップの前記複数の第２バンプ電極のそれぞれに対応して、一面に配置された複数の第３バンプ電極を有する第２半導体チップを準備する工程と、前記第２半導体チップの前記複数の第３バンプ電極が前記第１半導体チップの前記第２バンプ電極に電気的に接続するように、前記第１半導体チップの前記他面側に前記第２半導体チップを積層する工程と、前記積層する工程後、前記第１半導体チップから前記サポート基板を除去する工程と、を含む、ことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
第１乃至第３視点によれば、ボンディング工程でのチップ積層体間のバンプ電極間の接合不良の発生を回避可能としている。これにより、製造歩留まり向上に寄与する。
【図面の簡単な説明】
【００１５】
【図１】（Ａ）は実施形態１に係るチップ積層体を平面視した概略構成を示す図、（Ｂ）は（Ａ）のＡ−Ａ断面の概略構成を例示する図である。
【図２】図１（Ｂ）に示した断面の概略構成を部分的に拡大して例示する図である。
【図３】実施形態１のチップ積層体が組み込まれた半導体装置の断面の概略構成を例示する図である。
【図４】（Ａ）〜（Ｄ）は、実施形態１のチップ積層体の製造方法を説明するための工程図である。
【図５】（Ｅ）〜（Ｇ）は、図４（Ｄ）に引き続き、実施形態１のチップ積層体の製造方法を説明するための工程図である。
【図６】（Ｈ）および（Ｉ）は、図５（Ｇ）に引き続き、実施形態１のチップ積層体の製造方法を説明するための工程図である。
【図７】（Ａ）〜（Ｄ）は、図４（Ｄ）と図５（Ｅ）に示す工程間に実行される積層工程を説明する工程図である。
【図８】実施形態１の変形例を説明するための工程図である。
【図９】（Ａ）〜（Ｃ）は、実施形態１に係る半導体装置の製造方法を説明するための工程図である。
【図１０】（Ｄ）〜（Ｆ）は、図９（Ｃ）に引き続き、実施形態１の半導体装置の製造方法を説明するための工程図である。
【図１１】（Ａ）は実施形態２に係るチップ積層体を平面視した概略構成を示す図、（Ｂ）は（Ａ）のＢ−Ｂ’断面の概略構成を例示する図である。
【図１２】実施形態２のチップ積層体が組み込まれた半導体装置の断面の概略構成を例示する図である。
【図１３】（Ａ）〜（Ｄ）は、実施形態２のチップ積層体の製造方法を説明するための工程図である。
【図１４】（Ｅ）〜（Ｈ）は、図１３（Ｄ）に引き続き、実施形態２のチップ積層体の製造方法を説明するための工程図である。
【図１５】（Ａ）〜（Ｄ）は、図１３（Ａ）と図１３（Ｂ）に示す工程間に実行される積層工程を説明する工程図である。
【図１６】（Ａ）は実施形態３に係るチップ積層体を平面視した概略構成を示す図、（Ｂ）は（Ａ）のＣ−Ｃ’断面の概略構成を例示する図である。
【図１７】実施形態３のチップ積層体が組み込まれた半導体装置の断面の概略構成を例示する図である。
【発明を実施するための形態】
【００１６】
本発明の一実施形態の概要について図面を参照して説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１７】
図４（Ａ）〜図７（Ｄ）を参照すると、第１視点に関連する一実施形態に係る半導体装置の製造方法は、矩形形状の一面の中央領域７ａにマトリクス状に配置された複数の第１バンプ電極６を有し、前記一面と反対側の他面に、第１バンプ電極６に電気的にそれぞれ接続された複数の第２バンプ電極９を有し、第１バンプ電極６を埋め込むように接着層４８を介してウェハサポート基板４９に前記一面が保持された第１半導体チップ２を準備する工程と、第１半導体チップ２の複数の第２バンプ電極９のそれぞれに対応して、一面に配置された複数の第４バンプ電極１６を有する第２半導体チップ１２を準備する工程と、第２半導体チップ１２の複数の第４バンプ電極１６が第１半導体チップ２の第２バンプ電極９に電気的に接続するように、第１半導体チップ２の前記他面側に第２半導体チップ１２を積層する工程と、前記積層する工程後、第１半導体チップ２からウェハサポート基板４９を除去する工程と、を含んでいる。
【００１８】
図１（Ａ）、図１（Ｂ）および図２を参照すると、第２視点に関連する一実施形態に係るチップ積層体は、矩形形状の一面の中央領域７ａにマトリクス状に配置された複数の第１バンプ電極６を有し、前記一面と反対側の他面に、第１バンプ電極６に電気的にそれぞれ接続された複数の第２バンプ電極９と、前記複数の第１バンプ電極に電気的に接続されない複数の第３バンプ電極１１と、を有する第１半導体チップ２と、第１半導体チップ２の複数の第２バンプ電極９のそれぞれに対応して一面に配置された複数の第４バンプ電極１６と、第１半導体チップ２の複数の第３バンプ電極１１に対応して前記一面に配置された複数の第５バンプ電極１７と、を有し、複数の第４バンプ電極１６及び複数の第５バンプ電極１７が、第１半導体チップ２の前記他面側の第２バンプ電極９及び第３バンプ電極１１へそれぞれ電気的に接続するように第１半導体チップ２の前記他面側に積層された第２半導体チップ１２と、を含んでいる。
【００１９】
図３を参照すると、第３視点に関連する一実施形態に係る半導体装置３１は、チップ積層体１を含む。
【００２０】
［実施形態１］
実施形態１について図面を参照して詳細に説明する。図１（Ａ）は実施形態１に係るチップ積層体を平面視した概略構成を例示する図、図１（Ｂ）は（Ａ）のＡ−Ａ断面の概略構成を例示する図である。図２は、図１（Ｂ）に示した断面の概略構成を部分的に拡大して例示する図である。
【００２１】
図１（Ａ）、図１（Ｂ）および図２を参照すると、実施形態１のチップ積層体１は、第１〜第３半導体チップ２、１２、２２を備えている。最外層（最上段）の第１半導体チップ２は、インターフェース(Interface:IF)チップである。第１半導体チップ２に対して下段に積層される第２および第３半導体チップ１２、２２は、複数のコアチップ、例えば、複数のメモリチップである。
【００２２】
［第１半導体チップ（インターフェースチップ）２］
第１半導体チップ２は、例えば平面視で略長方形の板状のシリコン基板３を有している。シリコン基板３の一面上には、回路層４が配置される。回路層４には、第２および第３半導体チップ１２、２２を制御する回路が配置される。回路層４には、複数の電極パッド５が内部接続される。第１半導体チップ２のチップ厚は、例えば50μm（micro meter）である。
【００２３】
［第１半導体チップ２の一面上の第１バンプ電極（表面バンプ電極）６］
第１半導体チップ２の一面（表面）上、複数の電極パッド５上には、複数の第１バンプ電極６が配置される。第１バンプ電極６は、第１半導体チップ２の一面上から突出するCu（銅）のピラーから構成される。複数の第１バンプ電極６の頂面上には、複数のはんだ層８が配置される。はんだ層８は、印刷法又はメッキ法等によって、第１バンプ電極６上に形成することができる。
【００２４】
第１バンプ電極６は、第１半導体チップ２の一面の中央領域７ａに、マトリクス状に集中的に配置される。一面において、中央領域７ａ外の周辺領域７ｂには、第１バンプ電極６は配置されていない。
【００２５】
［第１半導体チップ２の他面上の第２バンプ電極（裏面バンプ電極）９］
第１半導体チップ２の他面（裏面）上には、複数の第２バンプ電極（裏面バンプ電極）９が配置される。第２バンプ電極９は、第１半導体チップ２の他面上から突出するCuのピラーから構成される。第２バンプ電極９の頂面上に、例えば、Ni/Au（ニッケル金めっき）等のメッキ層を構成してもよい。
【００２６】
複数の第２バンプ電極９は、第１半導体チップ２の一対の長辺と平行な、複数の第１および第２電極列９ａ、９ｂをなすよう配置される。第１半導体チップ２の他面（裏面）において、複数の第１電極列９ａは、平面視で、及び積層方向からみて、前記一面の中央領域７ａに対応する領域を縦に横断するよう、第１半導体チップ２の中央部に配置される。よって、第１電極列９ａに属する一部の第２バンプ電極９は、前記一面の中央領域７ａに対応する他面の領域に配置される。複数の第２電極列９ｂは、前記一面の周辺領域７ｂに対応する他面の領域上に配置される。
【００２７】
第１半導体チップ２において、複数の第２バンプ電極９と重なる位置には、シリコン基板３を貫通する複数の貫通電極１０が配置される。貫通電極１０は、例えば、Cu等から構成される。各々の第２バンプ電極９は、貫通電極１０、回路層４および電極パッド５を介して、対応する第１バンプ電極６に電気的に接続される。
【００２８】
［第１半導体チップ２の他面上の第３バンプ電極１１］
第１半導体チップ２の他面上には、複数の第３バンプ電極１１が設けられている。第３バンプ電極１１は、積層される第２半導体チップ１２との電気的接続には関わらず、回路的に機能しないダミーバンプである。第１半導体チップ２中、第３バンプ電極１１と重なる位置には貫通電極が配置されていない。よって、第３バンプ電極１１は、第１バンプ電極６に電気的に接続されない。第３バンプ電極１１の頂面に、例えば、Ni/Au等のメッキ層を構成してもよい。
【００２９】
第３バンプ電極１１は、第２バンプ電極９の列（第１および第２電極列９ａ、９ｂ）の間及び／又は前記列の隣に整列配置される。詳細には、第１および第２電極列９ａ、９ｂの間の領域、及び第２電極列９ｂの隣の第１半導体チップ２の長辺との間の領域に、第３バンプ電極１１が配列される。第３バンプ電極１１も、第２バンプ電極９と同様に、第１半導体チップ２の他面上から突出するCuのピラーから構成される。
【００３０】
［第２半導体チップ（第１メモリチップ、第１コアチップ）１２］
第１半導体チップ２の前記一面とは反対側の他面上には、第２半導体チップ１２がフリップチップ実装される。第２半導体チップ１２は、例えば、メモリチップである。第２半導体チップ１２は、例えば平面視で略長方形の板状のシリコン基板１３を有している。シリコン基板１３の一面上には、回路層１４が配置される。回路層１４には、複数の電極パッド１５が内部接続される。第２半導体チップ１２のチップ厚は、例えば50μmである。
【００３１】
［第２半導体チップ１２の一面上の第４バンプ電極１６］
第２半導体チップ１２の一面上、複数の電極パッド１５上には、複数の第４バンプ電極１６が配置される。複数の第４バンプ電極１６は、第１半導体チップ２の複数の第２バンプ電極９と、平面視で積層方向からみて重なるように配置される。よって、複数の第４バンプ電極１６は、複数の第２バンプ電極９と同様に、第１半導体チップ２ないしチップ積層体１の長辺に対して平行な複数列を形成している。複数の第４バンプ電極１６は、第２半導体チップ１２の一面上から突出するCuのピラーから構成される。複数の第１バンプ電極６の頂面上には、複数のはんだ層１８が配置される。はんだ層１８を介して、第２および第４バンプ電極９、１６は、電気的に接続される。
【００３２】
［第２半導体チップ１２の一面上の第５バンプ電極１７］
第２半導体チップ１２の一面上、回路層１４の絶縁膜上には、回路的に機能しない複数の第５バンプ電極１７が設けられている。第５バンプ電極１７に対応して、第２半導体チップ１２に貫通電極は設けられていない。第５バンプ電極１７は、第３バンプ電極１１と同様にダミーバンプである。第５バンプ電極１７は、第３バンプ電極１１と、積層方向からみて互いに重なるような位置に配置される。よって、第５バンプ電極１７は、第３バンプ電極１１と第２バンプ電極９との配置関係と同様に、第４バンプ電極１６の列の間及び／又は前記列の隣に整列配置される。第５バンプ電極１７も、第４バンプ電極１６と同様に、第２半導体チップ１２の一面上から突出するCuのピラーから構成される。第５バンプ電極１７の頂面に、例えば、Ni/Au等のメッキ層を形成してもよい。複数の第５バンプ電極１７の頂面上には、複数のはんだ層１８が配置される。はんだ層１８を介して、第３および第５バンプ電極１１、１７は、電気的に接続される。
【００３３】
［第２半導体チップ１２の他面上の第６バンプ電極１９］
第２半導体チップ１２の一面とは反対側の他面上、不図示の絶縁膜上には、複数の第６バンプ電極１９が配置される。複数の第６バンプ電極１９は、平面視で、及び積層方向からみて、複数の第４バンプ電極１６と重なる位置に配置される。よって、複数の第６バンプ電極１９は、複数の第４バンプ電極１６と同様に、第２半導体チップ１２の長辺に対して平行な複数列を形成している。第６バンプ電極１９は、第２半導体チップ１２の他面上から突出するCuのピラーから構成される。第６バンプ電極１９の頂面上に、例えば、Ni/Au等のメッキ層を構成してもよい。
【００３４】
第２半導体チップ１２中、第４および第６バンプ電極１６、１９と重なる位置には、シリコン基板１３を貫通する複数の貫通電極２１が配置される。貫通電極２１は、例えば、Cu等から構成される。各々の第４バンプ電極１６は、貫通電極２１、回路層４および電極パッド５を介して、対応する第６バンプ電極１９に電気的にそれぞれ接続される。
【００３５】
［第２半導体チップ１２の他面上の第７バンプ電極２０］
第２半導体チップ１２の前記一面とは反対側の他面上、絶縁膜上には、回路的に機能しない複数の第７バンプ電極２０が設けられている。第２半導体チップ１２中、第７バンプ電極２０と重なる位置には貫通電極が配置されていない。よって、第７バンプ電極２０は、第４バンプ電極１６に、電気的に接続されていない。第７バンプ電極２０は、第３バンプ電極１１と同様にダミーバンプである。第７バンプ電極２０の頂面に、例えば、Ni/Au等のメッキ層を構成してもよい。
【００３６】
第７バンプ電極２０は、第５バンプ電極１７と第４バンプ電極１６との配置関係と同様に、第６バンプ電極１９の列の間及び／又は前記列の隣に整列配置される。第７バンプ電極２０も、第６バンプ電極１９と同様に、第２半導体チップ１２の他面上から突出するCuのピラーから構成される。第７バンプ電極２０の頂面に、例えば、Ni/Au等のメッキ層を構成してもよい。
【００３７】
［第３半導体チップ（第２メモリチップ、第２コアチップ）２２］
第２半導体チップ１２の前記一面とは反対側の他面上には、第３半導体チップ２２が積層ないし搭載される。第３半導体チップ２２は、例えば、第２半導体チップ１２と同様の回路構成および機能を有するメモリチップである。第３半導体チップ２２は、例えば平面視で略長方形の板状のシリコン基板２３を有している。シリコン基板２３の一面上には、回路層２４が配置される。回路層２４には、複数の電極パッド２５が内部接続される。第３半導体チップ２２のチップ厚は、例えば100μmである。
【００３８】
［第３半導体チップ２２の一面上の第８バンプ電極２６］
第３半導体チップ２２の一面上、回路層２４の複数の電極パッド２５上には、第２半導体チップ１２の第６バンプ電極１９と同様に、複数の第８バンプ電極２６が配列される。複数の第８バンプ電極２６は、第２半導体チップ１２の第６バンプ電極１９と、平面視で、及び積層方向からみて、互いに重なるような位置に配置される。よって、第８バンプ電極２６は、第６バンプ電極１９と同様に、第３半導体チップ２２の長辺に対して平行な列を形成している。第８バンプ電極２６は、第３半導体チップ２２の一面上から突出するCuのピラーから構成される。第８バンプ電極２６の頂面上には、はんだ層２８が配置される。はんだ層２８を介して、第６および第８バンプ電極１９、２６は、電気的に接続される。
【００３９】
［第３半導体チップ２２の一面上の第９バンプ電極２７］
第３半導体チップ２２の一面上には、特に回路層２４の絶縁膜上には、回路的に機能しない複数の第９バンプ電極２７が設けられている。第９バンプ電極２７に対応して、第３半導体チップ２２に貫通電極は設けられていない。第９バンプ電極２７は、第７バンプ電極２０と同様にダミーバンプである。第９バンプ電極２７は、第７バンプ電極２０と、平面視で、および積層方向からみて重なるように配置される。よって、第９バンプ電極２７は、第７バンプ電極２０と第６バンプ電極１９との配置関係と同様に、第８バンプ電極２６の列の間及び／又は前記列の隣に整列配置される。第９バンプ電極２７も、第８バンプ電極２６と同様に、第３半導体チップ２２の一面から突出するCuのピラーから構成される。第９バンプ電極２７の頂面に、例えば、Ni/Au等のメッキ層を構成してもよい。第９バンプ電極２７の頂面上には、はんだ層２８が配置される。はんだ層２８を介して、第７および第９バンプ電極２０、２７は、電気的に接続される。
【００４０】
第１〜第３半導体チップ２、１２、２２の間には、樹脂充填材（樹脂層）２９、例えばNCF(Non Conductive Film)がそれぞれ配置される。樹脂充填材２９は、第１〜第３半導体チップ２、１２、２２間の隙間をそれぞれ充填している。
【００４１】
第２及び第３半導体チップ１２、２２は、第１半導体チップ２よりも小さいサイズである。第１半導体チップ２の他面上の周辺部には、第１封止樹脂層３０が配置される。第１封止樹脂層３０は、第２および第３半導体チップ１２、２２の周囲を覆っている。第１封止樹脂層３０には、例えば熱硬化性のエポキシ樹脂等が用いられる。
【００４２】
実施形態１のチップ積層体１は、第１の半導体チップ２においては、第１半導体チップ２の第１バンプ電極６に電気的に接続された第２バンプ電極９の第１電極列９ａと第２電極列９ｂの間、及び第２バンプ電極９の第２電極列９ａと第１半導体チップ２の長辺との間等のスペースに、貫通電極１０を介して第１バンプ電極６に電気的に接続されない複数の第３バンプ電極１１を整列配置し、第２の半導体チップ１２においては、第４バンプ電極１６の複数列間、及び第４バンプ電極１６の列と第２の半導体チップ１２の長辺の間等のスペースに、第３バンプ電極１１に対応する第５バンプ電極１７を整列配置して、第３バンプ電極１１と第５バンプ電極１７を接合したことによって、第１および第２半導体チップ２、１２で発生した熱を、第３半導体チップ２２の裏面で良好に放熱でき、チップ積層体１の放熱性を向上できる。
【００４３】
また、回路的に機能しない第３および第５バンプ電極１１、１７に対応する貫通電極を設けないため、第３及び第５バンプ電極１１、１７のバンプ電極数を増やしても、第１および第２半導体チップ２、１２で貫通電極１０を起点としたクラックが発生するリスクは大きくならない。回路的に機能しない第７および第９バンプ電極２０、２７、さらに第３半導体チップ２２についても同様である。
【００４４】
なお、チップ積層体１は、IFチップと二つのメモリチップで構成した場合について説明したが、メモリチップ（第２半導体チップ１２）の積層数を増やすことで、例えば、メモリチップの積層数を三以上にして、メモリ容量を増やすように構成しても良い。また実施形態１では、第２バンプ電極９の第１電極列９ａと第２電極列９ｂの間、及び第２電極列９ｂと第１半導体チップ２の長辺の間等のスペースに、第３バンプ電極１１を一列ずつ配置するように構成したが、それぞれのスペースに第３バンプ電極１１を複数列ずつ配置するように構成しても良い。第３バンプ電極１１の配置数を増やすことで、さらに放熱性を向上できる。第５、７および９バンプ電極１７、２０、２７についても同様である。第１〜第３半導体チップ２、１２、２２から発生した熱は、チップ積層体１の裏面（第３半導体チップ２２の他面）から良好に放熱され、チップ積層体１の放熱性又は熱伝導性が向上される。
【００４５】
実施形態１のチップ積層体１が寄与する効果を例示する。チップ積層体１においては、第１〜第３半導体チップ２、１２、２２間に、回路的に機能する第２、４、６および８バンプ電極９、１６、１９、２６とは別に、回路的に機能しない第３、５、７、９バンプ電極１１、１７、２０、２７を設けることによって、第１〜第３半導体チップ２、１２、２２の剛性を高めることができる。これによって、第１〜第３半導体チップ２、１２、２２間の回路的に機能するバンプ電極９、１６、１９、２６に対して大きな荷重をかけることができるため、第１〜第３半導体チップ２、１２、２２間のバンプ電極９、１６、１９、２６の接合に不良が発生する可能性が減少し、チップ積層体１の製造歩留まりが向上する。
【００４６】
第１半導体チップ２をウェハサポート基板４９に接着層４８を介してフェイスダウンにて接合し、第１半導体チップ２をベースとして、第２および第３半導体チップの仮積層を行い、凹部（逃げ溝）５０ａがないフラットなボンディングツール５０を用いて、本圧着を行うことができる。フラットなボンディングツール５０を用いて圧着を行うことができ、かつ、全てのバンプ電極に十分な荷重をかけた接合ができるため、バンプ接続性が向上する。また、荷重のかかり方が、チップ全面に均等化されるため、各チップ間のボイド発生を抑制しやすくなり、組立性も向上する。また、チップ裏面に荷重するため、チップ表面側の回路及び／又はデバイスへのダメージレス化が可能となる。
【００４７】
図１（Ａ）に示した例では、複数の第２バンプ電極９から構成される第１および第２電極列９ａ、９ｂ間、及び第２電極列と第１半導体チップ２の長辺との間に、複数の第３バンプ電極１１が一列ずつ配置されるが、かかる構成に制限されるものでない。例えば、複数の第３バンプ電極１１を、複数列をなすよう配置してもよい。第３バンプ電極１１の設置数ないし列数を増やすことによって、さらに放熱性を向上できる。第５、７および第９バンプ電極１７、２０、２７についても同様である。
【００４８】
［半導体装置３１］
図２に例示したチップ積層体１を用いた、半導体装置の一例を説明する。図３は、実施形態１のチップ積層体１を組み込んだ半導体装置３１の概略構成を例示している。
【００４９】
図３を参照すると、半導体装置３１は、配線基板３２と、配線基板３２上にフリップチップ接続により搭載されたＳｉインターポーザチップ３７と、Ｓｉインターポーザチップ３７上に、フリップチップ接続により並置された、第４半導体チップ（他の半導体チップ、例えばロジックチップ）４２および実施形態１のチップ積層体１と、を備えている。
【００５０】
［半導体装置３１の配線基板３２］
配線基板３２は、ガラスエポキシ基板等から形成される平面視で略矩形状の絶縁基材３３を有している。絶縁基材３３の両面には、配線パターンが形成される。絶縁基材３３の両面には、配線パターンをそれぞれ覆うよう、絶縁膜３４ａ、３４ｂ、例えばソルダーレジスト膜が形成される。絶縁膜３４ａ、３４ｂには、複数の開口部が形成される。複数の開口部から、配線パターンの一部がそれぞれ露出される。配線基板３２の一面上において、図中上側の絶縁膜３４ａの開口部から露出した配線パターンの一部分は、複数の接続パッド３５を形成している。配線基板３２の他面上において、図中下側の絶縁膜３４ｂの開口部から露出した配線パターンの一部分は、複数のランド３６を形成している。各々の接続パッド３５は、配線パターンを介して、対応するランド３６に電気的に接続される。複数のランド３６上には、例えば外部電極となる、複数のはんだボール４７が搭載される。
【００５１】
［Ｓｉ（シリコン）インターポーザチップ３７］
配線基板３２の一面上には、Ｓｉインターポーザチップ３７がフリップチップ接続により、搭載される。Ｓｉインターポーザチップ３７は、平面視で略矩形状の板状のシリコン基板を有している。このシリコン基板の一面上には、配線層が配置される。この配線層中には、複数の電極パッド（不図示）が配置される。複数の電極パッド上には、複数の表面バンプ電極３８が、Ｓｉインターポーザチップ３７の一面から突出するよう配置される。複数の表面バンプ電極３８は、例えばCuのピラーから構成される。複数の表面バンプ電極３８の頂面には、複数のはんだ層３９が設けられる。複数の表面バンプ電極３８は、複数の接続パッド３５に、複数のはんだ層３９を介して接合される。これによって、Ｓｉインターポーザチップ３７は、配線基板３２に電気的に接続される。
【００５２】
Ｓｉインターポーザチップ３７の他面には、複数の裏面バンプ電極４０が、この他面から突出するよう配置される。Ｓｉインターポーザチップ３７において、複数の裏面バンプ電極４０と対応する位置には、Ｓｉインターポーザチップ３７のシリコン基板を貫通する複数の貫通電極４１が形成される。各々の裏面バンプ電極４０は、対応する貫通電極４１及び配線層中の配線を介して、対応する表面バンプ電極３８に電気的に接続される。
【００５３】
複数の裏面バンプ電極４０は、複数のはんだ層８（図２参照）を介して、複数の第１バンプ電極６に電気的に接続される。これにより、Ｓｉインターポーザチップ３７は、チップ積層体１の第１半導体チップ２に電気的に接続される。
【００５４】
［第４半導体チップ（他の半導体チップ）４２、ロジックチップ］
第４半導体チップ４２は、例えば平面視で略矩形の板状のシリコン基板を有している。このシリコン基板の一面上には、ロジック回路を有する回路層と、この回路層に内部接続された複数の電極パッドが配置される。第４半導体チップ４２のチップ厚は、例えば100μmである。上述した複数の電極パッド上には、複数のバンプ電極４３が配置される。バンプ電極４３は、上記シリコン基板の一面から突出している。バンプ電極４３は、Cuのピラーから構成される。複数のバンプ電極４３の頂面上には、複数のはんだ層４４が設けられている。バンプ電極４３は、はんだ層４４を介して、Ｓｉインターポーザチップ３７の複数の裏面バンプ電極４０に電気的に接続される
【００５５】
配線基板３２とＳｉインターポーザチップ３７の間、Ｓｉインターポーザチップ３７とチップ積層体１の間、およびＳｉインターポーザチップ３７と他の半導体チップ４２との間には、樹脂充填材４５がそれぞれ充填される。樹脂充填材４５として、例えばUF（アンダーフィル）、NCF（Non-Conductive Film）、NCP（Non-Conductive Paste）を用いることができる。
【００５６】
配線基板３２の一面上には、第２封止樹脂層４６が設けられる。第２封止樹脂層４６は、Ｓｉインターポーザチップ３７、チップ積層体１および他の半導体チップ４２を覆っている。第２封止樹脂層４６は、例えば硬化性のエポキシ樹脂等から構成することができる。
【００５７】
以上説明した半導体装置３１は、上述したチップ積層体１による効果を享受することができる。また、Ｓｉインターポーザチップ３７を挟むことによって、複数の要素間のピッチずれを吸収することができる。
【００５８】
［実施形態１のチップ積層体１の製造方法］
実施形態１のチップ積層体１（図２参照）の製造方法を説明する。図４（Ａ）〜（Ｄ）、図５（Ｅ）〜（Ｇ）、図６（Ｈ）および（Ｉ）は、順に、実施形態１のチップ積層体１の製造方法を説明するための工程図である。図７（Ａ）〜（Ｄ）は、図４（Ｄ）と図５（Ｅ）の工程間に実行される積層工程を説明する工程図である。
【００５９】
図４（Ａ）〜（Ｄ）を参照して、ベースウェハとなる半導体ウェハＷの準備工程を説明する。半導体ウェハＷは、複数のダイシングラインＤＬによって区画された複数のチップ領域ＣＡ（２）を有している。チップ領域ＣＡ（２）は、ダイシング後、図２に例示した第１半導体チップ（IFチップ）２となる領域である。
【００６０】
図４（Ａ）および図２を参照すると、各々のチップ領域ＣＡ（２）は、上述したように、シリコン基板３の一面に第２および第３半導体チップ（メモリチップ）１２、２２を制御する制御回路が配置された回路層４と、回路層４に内部接続された複数の電極パッド５を有している。複数の電極パッド５上には、複数の第１バンプ電極６が配置される。第１バンプ電極６の頂面には、はんだ層８が配置される。複数の第１バンプ電極６は、各チップ領域ＣＡ（２）の中央領域７ａ（図１（Ｂ）参照）にマトリクス状に配置される。中央領域７ａ外の周辺領域７ｂには第１バンプ電極６が配置されていない。
【００６１】
図４（Ｂ）を参照すると、一面上に接着層４８が設けられたウェハサポート基板（例えばガラス基板）４９を準備する。半導体ウェハＷの一面を、接着層４８を介して、ウェハサポート基板４９の一面上に貼り付ける。これによって、半導体ウェハWの一面に配置された第１バンプ電極６は、接着層４８に埋め込まれる。複数の第１半導体チップ２は、ウェハサポート基板４９にフェィスダウンで搭載される。
【００６２】
図４（Ｃ）を参照すると、ウェハサポート基板４９に貼着された半導体ウェハＷの他面側を、バックグラインド装置の砥石を用いて研削し、半導体ウェハＷを所定の厚さ、例えば50μｍ程度にまで薄型化する。
【００６３】
図４（Ｄ）を参照すると、薄型化した半導体ウェハＷの他面上の複数の電極パッドに対応する位置に複数のスルーホールを形成する。複数のスルーホール内に、メッキ等によりCu等の導電材料から構成される複数の貫通電極１０を形成する。さらに、メッキ等により、この他面上で複数の貫通電極１０と重なる位置に複数の第２バンプ電極９を形成し、複数の貫通電極１０と重ならない位置に複数の第３バンプ電極１１を形成する。第１および第２バンプ電極６、９は、貫通電極１０を介して、電気的に接続される。複数の第３バンプ電極１１は、貫通電極１０に接続されず、第１バンプ電極６に電気的に接続されない
【００６４】
このように作製された半導体ウェハＷの複数のチップ領域ＣＡ(２)上にそれぞれ、図７（Ａ）〜（Ｄ）に例示するように、第２および第３半導体チップ１２、２２をフリップチップ実装により、順次積層する。
【００６５】
図７（Ａ）を参照すると、ウェハサポート基板４９上に保持された半導体ウェハＷを、図示しないフリップチップボンディング装置のステージ上に載置して支持する。第２半導体チップ１２の他面を、フリップチップボンディング装置の第１半導体チップ２の前記一面の中央領域７ａに対応する領域が平坦なボンディングツール５０を用いて、保持する。ボンディングツールに設けられた図示しない加熱機構により、保持された第２半導体チップが所定温度に加熱される。保持された第２半導体チップ１２の一面を、絶縁性の樹脂充填材２９、例えばNCF(Non-Conductive Film)を介して、チップ領域ＣＡ（２）の他面上に積層する。
【００６６】
図７（Ｂ）を参照して、ボンディングツール５０の平坦な保持面（吸着面）を用いて、第２半導体チップ１２の他面に全面的に荷重を印加する。荷重印加によって、第１半導体チップ２の第２バンプ電極９および第３バンプ電極１１と、第２半導体チップ１２の第４バンプ電極１６および第５バンプ電極１７とは、複数のはんだ層１８を介してそれぞれ電気的に接続される。この荷重印加に伴って、加熱により溶融された樹脂充填材２９はチップ領域ＣＡ（２）と第２半導体チップ１２間の隙間に充填される。
【００６７】
上記荷重印加時、チップ領域ＣＡ（２）の一面側の複数の第１バンプ電極６および複数のはんだ層８（図４（Ａ）参照）は、接着層４８中に埋め込まれて保護される。
【００６８】
さらに、チップ領域ＣＡ（２）と第２半導体チップ１２の間で、複数の貫通電極１０と平面視で積層方向に重ならない位置に、互いに接合されるが回路的には機能しない複数の第３および第５バンプ電極１１、１７が配置される。これによって、ボンディングツール５０からの荷重が伝達される箇所が増加する。この結果、チップ領域ＣＡ（２）および第２半導体チップ１２には、荷重が全面的かつ均等に印加され、第２および第４バンプ電極９、１６の接合に不良が発生する可能性が減少し、チップ積層体１の製造歩留まりが向上する。また、このような均等化によって、樹脂充填材２９のチップ間充填性も向上され、樹脂充填材２９中におけるボイドの発生を低減することができる。
【００６９】
第２半導体チップ１２の一面側には、回路層４（図２又は図４（Ａ）参照）が配置されるが、第２半導体チップ１２の他面側には回路層が配置されていない。ボンディングツール５０は、第２半導体チップ１２の他面に接触する。このため、ボンディングツール５０を用いた荷重印加時、回路層４がダメージを受けるリスクが減少している。
【００７０】
図７（Ｃ）および（Ｄ）を参照して、第２半導体チップ１２をチップ領域ＣＡ（２）上に積層するのと同様に、第３半導体チップ２２を第２半導体チップ１２の他面上に、樹脂充填材２９を介して、フリップチップ実装により搭載する。ボンディングツール５０を用いて、第３半導体チップ２２の他面に全面的に荷重を印加する。荷重印加によって、第２半導体チップ１２の第６バンプ電極１９および第７バンプ電極２０と、第３半導体チップ２２の第８バンプ電極２６および第９バンプ電極２７とは、はんだ層２８を介してそれぞれ電気的に接続される。この荷重印加に伴って、加熱により溶融した樹脂充填材２９は第２および第３半導体チップ１２、２２間の隙間に充填される。第３半導体チップ２２の積層の積層においても、第２半導体チップ１２の積層と同様の効果が得られる。
【００７１】
次に、所定の温度でキュアを行い、樹脂充填材２９を硬化させる。
【００７２】
これらの工程を、各チップ領域ＣＡ（２）（図４（Ａ）参照）に対して行うことによって、図５（Ｅ）に示すように、チップ領域ＣＡ（２）上に、第２および第３半導体チップ１２、２２が積層搭載された積層体を複数個有する半導体ウェハＷが形成される。
【００７３】
図５（Ｆ）を参照して、半導体ウェハＷの他面上において、隣り合う第２及び第３半導体チップ（１２、２２）、（１２、２２）間に、ポッティング或いはウェハモールド等により、第１封止樹脂層３０を形成する。第１封止樹脂層３０は、第３半導体チップ２２が露出するよう形成される。第１封止樹脂層３０は、熱硬化性のエポキシ樹脂等から構成することができる。
【００７４】
図５（Ｇ）を参照して、半導体ウェハＷの露出している面（ウェハサポート基板４９とは反対側）に、ダイシングテープ５１を貼る。ウェハサポート基板４９上の接着層４８に特定光を照射して、接着層４８を気化或いはその接着力を低下させる。
【００７５】
図６（Ｈ）を参照して、半導体ウェハＷの表面から、ウェハサポート基板４９を剥がす（除去する）。
【００７６】
図６（Ｉ）を参照して、ダイシングテープ５１に保持される半導体ウェハＷを、図示しないダイシング装置のダイシングブレード５２を用いて、複数のダイシングラインＤＬに沿ってフルカットダイシングして、半導体ウェハＷを複数のチップ領域ＣＡ（２）（図４（Ａ）参照）毎に個片化する。ダイシングテープ５１から、複数のチップ積層体１をピックアップして、複数のチップ積層体１を得る。
【００７７】
以上説明した実施形態１に係るチップ積層体１の製造方法によれば、チップ積層体１に関して説明した効果に加えて、下記の効果に寄与することができる。実施形態１の製造方法によれば、第１半導体チップ（インターフェースチップ）２の一面（表面）側を、複数の第１バンプ電極６が接着層４８内に埋め込まれるよう、ウェハサポート基板４９上に保持し、第１半導体チップ（インターフェースチップ）２の他面上に、第２および第３半導体チップ（メモリチップ）１２、２２を積層している。このため、両面のバンプ電極上にいずれもはんだ層を設けた、第１半導体チップ２を準備しなくてもよい。また、ボンディングツール５０に凹部を配置しなくもよい。これらによって、作業効率が向上される。
【００７８】
［実施形態１の変形例］
実施形態１の変形例を、図８を参照しながら説明する。この変形例では、最外層の半導体チップ、すなわち第３半導体チップ２２の他面に、複数のテスト用パッドＴＰを配置する。テスト用パッドＴＰは、第３半導体チップ２２中に配置されたテスト用貫通電極ＴＳＶに電気的に接続される。これによって、個片化前の半導体ウェハＷにおいて、換言すると、ウェハサポート基板４９上に第３半導体チップ２２が搭載される状態で、すなわちＣＯＷ（Chip on Wafer）状態で、電気的ないし機能的なテスト等の実行が容易となる。
【００７９】
［実施形態１の半導体装置の製造方法］
実施形態１のチップ積層体１（図２参照）が組み込まれた、ＣｏＣ(Chip on Chip)タイプの半導体装置３１（図３参照）の製造方法について説明する。図９（Ａ）〜（Ｃ）は、実施形態１に係る半導体装置３１の製造方法を説明するための工程図である。図１０（Ｄ）〜（Ｆ）は、図９（Ｃ）に引き続き、実施形態１の半導体装置の製造方法を説明するための工程図である。
【００８０】
図９（Ａ）を参照して、複数のダイシングラインＤＬによって区画された複数の製品領域ＰＡを有する配線基板５３を準備する。製品領域ＰＡは、図３に例示した配線基板３２となる。
【００８１】
図９（Ｂ）を参照すると、各々の製品領域ＰＡ（図９（Ａ）参照）において、図７（Ａ）に例示したボンディングツール５０等を用い、Ｓｉインターポーザチップ３７を、樹脂充填材４５を介して、配線基板５３上に積層する。Ｓｉインターポーザチップ３７を加熱押圧して、複数の表面バンプ電極３８（図３参照）を複数のはんだ層３９（図３参照）を介して複数の接続パッド３５に電気的に接続させる。
【００８２】
図９（Ｃ）を参照して、各々の製品領域ＰＡ（図９（Ａ）参照）において、Ｓｉインターポーザチップ３７上に、図７（Ａ）に示したボンディングツール５０等を用い、第４半導体チップ４２およびチップ積層体１を並置された状態で積層する。第４半導体チップ４２を加熱押圧して、複数の他のバンプ電極４３（図３参照）を複数のはんだ層４４（図３参照）を介して複数の裏面バンプ電極４０ｂに電気的に接続させる。チップ積層体１を加熱押圧して、複数の第１バンプ電極６を複数のはんだ層８（図２参照）を介して複数の裏面バンプ電極４０ａに電気的に接続させる。
【００８３】
図１０（Ｄ）を参照すると、不図示のトランスファモールド装置等を用いて、配線基板５３上、複数の第４半導体チップ４２と複数のチップ積層体１の間、および両者４２、１上に、封止材、例えば熱硬化性のエポキシ樹脂を供給し、キュアして、第２封止樹脂層４６を形成する。
【００８４】
図１０（Ｅ）を参照すると、配線基板３２の他面上に配置された複数のランド３６上に、不図示のボールマウント装置のマウントツールを用いて、複数のはんだボール４７を搭載する。配線基板３２をリフローして、複数のはんだボール４７を複数のランド３６上に接合させる。
【００８５】
図１０（Ｆ）を参照すると、配線基板３２を、ダイシングテープ５１（図６（ｉ）参照）を用いて保持する。保持された配線基板３２を、複数のダイシングライン（図１０（Ｅ）参照）に沿ってダイシングして個片化し、複数の図３に示したような半導体装置３１を得る。
【００８６】
以上説明した半導体装置３１の製造方法が寄与する効果を例示する：
（１）チップ積層体１の製造方法と同様に、フラットなボンディングツール５０を用いることができるため、上述したチップ積層体１の製造方法と同様の効果を得ることができる。
（２）第４半導体チップ４２およびチップ積層体１の上面（ボンディング荷重が印加される面）に電極又は回路層を設けていないため、荷重印加によって、第４半導体チップ４２およびチップ積層体１がダメージを受けるリスクが低減される。
【００８７】
［実施形態２］
実施形態２について図面を参照して詳細に説明する。なお、実施形態１と実施形態２の共通点については、実施形態１の記載を参照するとものとし、以下の実施形態２の説明においては、実施形態１との相違点について主として説明する。
【００８８】
［実施形態２のチップ積層体］
図１１（Ａ）は実施形態２に係るチップ積層体を平面視した概略構成を例示する図、図１１（Ｂ）は（Ａ）のＢ−Ｂ’断面の概略構成を例示する図である。図１２は、実施形態２のチップ積層体が組み込まれた半導体装置の断面の概略構成を例示する図である。
【００８９】
実施形態２のチップ積層体１は、実施形態１のチップ積層体１と同様に、第１半導体チップ（インターフェースチップ）２、第２および第３半導体チップ（メモリチップ）１２、２２から主として構成される。
【００９０】
実施形態２が、実施形態１と異なる構成を有する点を説明する：
（ａ）チップ積層体１の内部に配置される、第２、４、６および８バンプ電極９、１６、１９、２６および第３、５、７および９バンプ電極１１、１７、２０、２７を、第１バンプ電極６が配置された中央領域７ａと平面視で積層方向に重ならない周辺領域７ｂ（十分に荷重をかけることができる領域）に配置している点；
（ｂ）チップ積層体１の製造工程において、複数の第３半導体チップ２２となる半導体ウェハＷ（図１３（Ａ）参照）を用いる点；
（ｃ）ベースウェハ側となる第３半導体チップ２２が、第１及び第２半導体チップ２、１２よりも、サイズが大きい点。
【００９１】
上記構成（ａ）を備えることによって、凹部５０ａを有するボンディングツール５０を用いる場合であっても、図１５（Ｄ）に示すように、第２、４、６および８バンプ電極９、１６、１９、２６および第３、５、７および９バンプ電極１１、１７、２０、２７と平面視、および積層方向に重なる領域（周辺領域７ｂ）には、ボンディングツール５０の押圧面が配置されるため、それぞれのバンプ電極に対しては大きな荷重をかけて押圧することができる。
【００９２】
［実施形態２の変形例］
回路的に機能しない第３、５、７および９バンプ電極１１、１７、２０、２７を中央領域７ａに配置し、回路的に機能する第２、４、６および８バンプ電極９、１６、１９、２６を周辺領域７ｂに配置してもよい。第３、５、７および９バンプ電極１１、１７、２０、２７は、第１〜第３半導体チップ２、１２、２２の撓みに対抗する支えとして機能するため、チップクラックに関するマージンが向上する。
【００９３】
［実施形態２のチップ積層体の製造方法］
実施形態２のチップ積層体及び／又はそれを含む半導体装置は、下記に例示する製造方法によって、製造することができる。
【００９４】
矩形形状の一面の中央領域にマトリクス状に配置された複数の第１バンプ電極を有し、  前記一面と反対側の他面の周辺領域に配置されて前記第１バンプ電極に電気的にそれぞれ接続された複数の第２バンプ電極を有し、前記他面上に樹脂層が配置された第１半導体チップを準備する工程と、
前記第１半導体チップの前記複数の第２バンプ電極のそれぞれに対応して、一面の周辺領域に配置された複数の第４バンプ電極を有し、他面の周辺領域に配置された複数の第６バンプ電極を有し、前記他面上に樹脂層が配置された第２半導体チップを準備する工程と、
前記第２半導体チップの前記複数の第６バンプ電極のそれぞれに対応して、一面の周辺領域に配置された複数の第８バンプ電極を有する第３半導体チップとなる複数のチップ領域を備える半導体ウェハを準備する工程と、
前記第２半導体チップの前記複数の第６バンプ電極が前記第３半導体チップの前記第８バンプ電極に電気的に接続するように、前記第２半導体チップの前記一面の前記周辺領域を加熱押圧して、前記チップ領域の前記一面側に前記第２半導体チップを積層する工程と、
前記第１半導体チップの前記複数の第２バンプ電極が前記第２半導体チップの前記第４バンプ電極に電気的に接続するように、前記第１バンプ電極をボンディングツールの凹部内に収容しながら前記第１半導体チップの前記一面の前記周辺領域を押圧して、前記第２半導体チップの前記一面側に前記第１半導体チップを積層する工程と、
前記半導体ウェハをダイシングして、複数のチップ積層体を得る工程と、
を含む、ことを特徴とする半導体装置の製造方法。
【００９５】
図１３（Ａ）〜（Ｄ）は、実施形態２のチップ積層体の製造方法を説明するための工程図である。図１４（Ｅ）〜（Ｈ）は、図１３（Ｄ）に引き続き、実施形態２のチップ積層体の製造方法を説明するための工程図である。図１５（Ａ）〜（Ｄ）は、図１３（Ａ）と図１３（Ｂ）に示す工程間に実行される積層工程を説明する工程図である。
【００９６】
以下の実施形態２の製造方法の説明においては、上述したように、図４（Ａ）〜図７（Ｄ）を参照して説明した実施形態１との相違点について主として説明し、共通点については実施形態１の説明を参照するものとする。
【００９７】
図１３（Ａ）〜（Ｄ）を参照して、半導体ウェハＷの準備工程を説明する。
【００９８】
図１３（Ａ）を参照すると、半導体ウェハＷは、複数のダイシングラインＤＬによって区画された複数のチップ領域ＣＡ（２２）を有している。チップ領域ＣＡ（２２）はそれぞれ、ダイシング後、図１２に例示した第３半導体チップ２２となる領域である。半導体ウェハＷは、第１および第２半導体チップ２、１２を積層するための荷重を受けて可及的に変形しないよう、第３半導体チップ２２が第１および第２半導体チップ２、１２よりも厚く形成される。
【００９９】
このように作製された半導体ウェハＷの複数のチップ領域ＣＡ(２２)上に、図１５（Ａ）〜（Ｄ）に示すように、複数の第２および第１半導体チップ１２、２をフリップチップ実装により、順次積層する。
【０１００】
図１５（Ａ）を参照すると、半導体ウェハＷを、図示しないフリップチップボンディング装置のステージ上に載置する。第２半導体チップ１２の一面を、例えばフリップチップボンディング装置のボンディングツール５０を用いて、保持する。保持された第２半導体チップ１２の他面を、絶縁性の樹脂充填材２９、例えばNCF(Non-Conductive Film)を介して、チップ領域ＣＡ（２２）の一面上に積層する。
【０１０１】
図１５（Ｂ）を参照して、ボンディングツール５０の平坦な保持面（吸着面）を用いて、第２半導体チップ１２の一面に全面的に加熱荷重を印加する。荷重印加によって、第２半導体チップ１２の第６バンプ電極１９および第７バンプ電極２０と、第３半導体チップ２２の第８バンプ電極２６および第９バンプ電極２７とは、複数のはんだ層２８を介してそれぞれ電気的に接続される。この荷重印加に伴って、加熱溶融した樹脂充填材２９はチップ領域ＣＡ（２２）と第２半導体チップ１２間の隙間に充填される。
【０１０２】
図１５（Ｃ）を参照して、保持面（吸着面）に凹部５０ａが形成されたボンディングツール５０を用いて、第１半導体チップ２の積層を行う。凹部５０ａ内に、中央領域７ａにマトリクス状に配置された複数の第１バンプ電極６（図１１（Ｂ）参照）と、複数の第１バンプ電極６上に設けられた複数のはんだ層８（図１１（Ｂ）参照）が収容されるよう、ボンディングツール５０に第１半導体チップ２の一面を吸着させる。
【０１０３】
図１５（Ｄ）を参照して、ボンディングツール５０を用いて吸着された第１半導体チップ２を、樹脂充填材２９を介して、第２半導体チップ１２の一面上に積層する。ボンディングツール５０の凹部５０ａ周辺の平坦面を用いて、第１半導体チップ２の一面に部分的に加熱荷重を印加する。荷重印加によって、第１半導体チップ２の第２バンプ電極９および第３バンプ電極１１と、第２半導体チップ１２の複数の第４バンプ電極１６および第５バンプ電極１７とは、複数のはんだ層１８を介して電気的に接続される。この荷重印加に伴って、樹脂充填材２９は第１および第２半導体チップ２、１２間の隙間に充填される。
【０１０４】
次に、所定の温度でキュアを行い、樹脂充填材２９を硬化させる。
【０１０５】
これらの工程を、各チップ領域ＣＡ（２２）に対して行うことによって、図１３（Ｂ）に例示するように、チップ領域ＣＡ（２２）上に、第２および第１半導体チップ１２、２が積層搭載された積層体を複数個有する半導体ウェハＷが形成される。
【０１０６】
図１３（Ｃ）を参照して、半導体ウェハＷの他面上において、隣り合う第１及び第２半導体チップ（２、１２）、（２、１２）間に、ポッティング或いはウェハモールド等により、第１封止樹脂層３０を形成する。第１封止樹脂層３０は、第１半導体チップ２の一面が露出するよう形成される。第１封止樹脂層３０は、熱硬化性のエポキシ樹脂等から構成することができる。
【０１０７】
図１３（Ｄ）を参照して、半導体ウェハＷの露出している面に、ＢＧ（Back Grinding）テープ５４を貼る。ＢＧテープ５４の粘着層５４ａによって、第１バンプ電極６およびはんだ層８が保護される。
【０１０８】
図１４（Ｅ）を参照して、ＢＧテープ５４が貼られた半導体ウェハＷの反対面、すなわちチップ領域ＣＡ（２２）の他面を研削する。
【０１０９】
図１４（Ｆ）を参照して、研削された面、すなわち、チップ領域ＣＡ（２２）の他面に、ダイシングテープ５１を貼る。
【０１１０】
図１４（Ｇ）を参照すると、ＢＧテープ５４上の粘着層５４ａに特定光を照射して、粘着層５４ａを気化或いはその接着力を低下させる。ＢＧテープ５４を半導体ウェハＷから剥がす（除去する）。
【０１１１】
図１４（Ｈ）を参照して、ダイシングテープ５１に保持される半導体ウェハＷを、図示しないダイシング装置のダイシングブレード５２を用いて、複数のダイシングラインＤＬに沿ってフルカットダイシングして、半導体ウェハＷを複数のチップ領域ＣＡ（２２）毎に個片化する。ダイシングテープ５１から、複数のチップ積層体１をピックアップして、複数のチップ積層体１を得る。この実施形態２のチップ積層体１を用いて、実施形態１と同様に、半導体装置３１（図３参照）を製造することができる。
【０１１２】
本実施形態２の製造方法が寄与する効果を例示する：
（１）第１半導体チップ（インターフェースチップ）２を後からフリップチップ実装するため、第２半導体チップ１２のフリップチップ実装時、第２半導体チップ１２に全面的に荷重を印加することができる；
（２）第１半導体チップ２のフリップチップ実装時には、ボンディングツール５０の凹部５０ａによって、第１半導体チップ２の押圧される一面上に配置された第１バンプ電極６およびはんだ層８が保護される；
（３）ボンディングツール５０の凹部５０ａ周辺の平坦面は、チップ積層体１の周辺領域７ｂを加圧する。第１バンプ電極６以外のバンプ電極、すなわち第２、４、６および８バンプ電極９、１６、１９、２６および第３、５、７および９バンプ電極１１、１７、２０、２７は、周辺領域７ｂ、すなわち、大きな荷重を印加することができる領域に配置される。したがって、凹部５０ａを有するボンディングツール５０を用いても、バンプ電極間の接合不良の発生を回避可能とし製造歩留まり向上に寄与することができる。
【０１１３】
［実施形態３］
実施形態３について図面を参照して詳細に説明する。なお、実施形態１と実施形態３の共通点については、実施形態１の記載を参照するとものとし、以下の実施形態３の説明においては、実施形態１との相違点について主として説明する。
【０１１４】
図１６（Ａ）は実施形態３に係るチップ積層体を平面視した概略構成を例示する図、図１６（Ｂ）は図１６（Ａ）のＣ−Ｃ’断面の概略構成を例示する図である。図１７は、実施形態３のチップ積層体が組み込まれた半導体装置の断面の概略構成を例示する図である。
【０１１５】
図１６（Ｂ）を参照すると、実施形態３のチップ積層体１は、実施形態１のチップ積層体１と同様に、第１半導体チップ（インターフェースチップ）２、第２および第３半導体チップ（メモリチップ）１２、２２から主として構成される。実施形態３のチップ積層体１は、実施形態１のチップ積層体１と同様の工程によって製造することができる。
【０１１６】
実施形態３のチップ積層体１は、下記の点で実施形態１のチップ積層体１と構成が相違している：
（ａ）第１半導体チップ２が、第２半導体チップ１２よりも厚く構成される点。
【０１１７】
構成（ａ）によって、第１半導体チップ２の剛性が高くなるため、第２半導体チップ１２の積層時、第２半導体チップ１２に印加する荷重を大きくすることができる。また、荷重が可及的にチップ全面に均等に印加されるようになる。これらの結果、バンプ電極の接続に関する信頼性を向上でき、チップ間の樹脂層２９におけるボイド発生を抑制しやすくなる。また、荷重の制御幅が広くなり、組立性が向上する。さらに、第１半導体チップ２のクラックに対する余裕度（マージン）も大きくなる。
【０１１８】
第３半導体チップ２２も、第２半導体チップ１２よりも厚く構成することによって、上記効果を高めることができる。
【０１１９】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施形態では、ガラスエポキシ基板等のリジットな配線基板を用いることもでき、ポリイミド基板等を用いたフレキシブルな配線基板を用いることもできる。また、実施形態では、一つのインターフェースチップと二つのメモリチップが積層されたチップ積層体について説明したが、ロジックチップとメモリチップの組み合わせからチップ積層体を構成してもよい。また、実施形態では、半導体チップの積層数は三段であったが、半導体チップの積層数は二段でもよく、四段以上でもよい。
【０１２０】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されるものと解釈されるべきである。
【符号の説明】
【０１２１】
１  チップ積層体
２  第１半導体チップ（インターフェースチップ）
３  シリコン基板
４  回路層
５  電極パッド
６  第１バンプ電極、表面バンプ電極、外部接続用電極
７ａ  中央領域、第１バンプ電極の配置領域
７ｂ  周辺領域
８  はんだ層
９  第２バンプ電極
９ａ、９ｂ  複数の電極列、第１および第２電極列
１０  貫通電極、ＴＳＶ
１１  第３バンプ電極
１２  第２半導体チップ（第１コアチップ、第１メモリチップ）
１３  シリコン基板
１４  回路層
１５  電極パッド
１６  第４バンプ電極
１７  第５バンプ電極
１８  はんだ層
１９  第６バンプ電極
２０  第７バンプ電極
２１  貫通電極、ＴＳＶ
２２  第３半導体チップ（第２コアチップ、第２メモリチップ）
２３  シリコン基板
２４  回路層
２５  電極パッド
２６  第８バンプ電極
２７  第９バンプ電極
２８  はんだ層
２９  樹脂層、樹脂充填材、ＮＣＦ（Non-Conductive Film）等
３０  第１封止樹脂層、第１封止層
３１  半導体装置
３２  配線基板
３３  絶縁基材
３４ａ、３４ｂ  絶縁膜
３５  接続パッド
３６  ランド
３７  Ｓｉ(Silicon)インターポーザチップ
３８  Ｓｉインターポーザチップの表面バンプ電極
３９  はんだ層
４０  インターポーザチップの裏面バンプ電極
４０ａ  チップ積層体１と接続される裏面バンプ電極
４０ｂ  第４半導体チップ４２と接続される裏面バンプ電極
４１  貫通電極
４２  第４半導体チップ（ロジックチップ）、他の半導体チップ
４３  バンプ電極
４４  はんだ層
４５  樹脂充填材
４６  第２封止樹脂層、第２封止層
４７  はんだボール
４８  接着層
４９  ウェハサポート基板、基板、ＷＳＳ（Wafer Supporting Substrate）
５０  ボンディングツール
５０ａ  凹部
５１  ダイシングテープ
５２  ダイシングブレード
５３  配線基板
５４  ＢＧ（Back Grinding）テープ
５４ａ  粘着層
ＣＡ（２）  第１半導体チップ２となるチップ領域（Chip Area）
ＣＡ（２２）  第３半導体チップ２２となるチップ領域
ＤＬ  ダイシングライン
ＴＰ  テスト用パッド
ＴＳＶ  テスト用貫通電極
ＰＡ  製品領域
Ｗ  半導体ウェハ、複数のチップ領域ＣＡ（２）又はＣＡ（２２）を有する半導体ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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