(57)【要約】      （修正有）【課題】ダメージが生じるおそれを低減する半導体装置を提供する。【解決手段】半導体装置１は、電源パッド１０と、ＧＮＤパッド２０と、信号パッド３０と、パッド４０と、回路９と、保護回路１１，３１，４１とを備えている。電源パッド１０は保護回路１１に接続され、信号パッド３０は保護回路３１に接続されている。保護回路１１は、電源パッド１０に印加された静電気から半導体装置１を保護する。保護回路１１は、電源パッド１０に接続されるとともに電源パッド１０の近傍に配置される。パッド４０は、回路９には接続されず、保護回路４１にのみ接続される。【選択図】図１
2016032043.tif 000002
【特許請求の範囲】
【請求項１】
回路部と、
前記回路部に接続された複数の第１のパッドと、
第２のパッドと、
前記第２のパッドに接続された保護回路と
を備えた半導体装置。
【請求項２】
電源用保護回路をさらに備え、
前記複数の第１のパッドは、前記電源用保護回路に接続された電源パッドを含み、
前記保護回路がオン状態になる前記第２のパッドにおける電圧は、前記電源用保護回路がオン状態になる前記電源パッドにおける電圧よりも低い
請求項１に記載の半導体装置。
【請求項３】
前記保護回路はダイオードを含む
請求項２に記載の半導体装置。
【請求項４】
前記電源用保護回路はダイオードを含み、
前記保護回路のダイオードは、互いに接合された、第１導電型の第１の導電層と第２導電型の第２の導電層とを有し、
前記電源用保護回路のダイオードは、互いに接合された、前記第１導電型の第３の導電層と前記第２導電型の第４の導電層とを有し、
前記第１の導電層の不純物濃度は、前記第３の導電層の不純物濃度よりも高い
請求項３に記載の半導体装置。
【請求項５】
前記保護回路は、
トリガ信号に基づいてオン状態になるトランジスタと、
前記第２のパッドの電圧に基づいて前記トリガ信号を生成する信号生成回路と
を有する
請求項２に記載の半導体装置。
【請求項６】
前記第２のパッドは、各第１のパッドよりも小さい
請求項１に記載の半導体装置。
【請求項７】
前記第２のパッドは、前記回路部には接続されていない
請求項１に記載の半導体装置。
【請求項８】
前記半導体装置は、複数の端子を有するパッケージに収められており、
前記第２のパッドは、前記パッケージの前記複数の端子のいずれにも接続されていない
請求項１に記載の半導体装置。
【請求項９】
前記回路部は、複数のフリップフロップを有し、
前記複数のフリップフロップは
第１のモードにおいて、シフトレジスタとして動作し、
第２のモードにおいて、前記第１のモードとは異なる動作を行う
請求項１に記載の半導体装置。
【請求項１０】
複数のスクライブラインによって区切られた各領域に形成され、回路部と、前記回路部に接続された１または複数の第１のパッドとを有する半導体装置と、
前記複数のスクライブラインが形成された領域に形成された第２のパッドと、
前記複数のスクライブラインが形成された領域に形成され、前記第２のパッドに接続された保護回路と
を備えた半導体ウエハ。
【請求項１１】
回路部に接続された電源パッドを含む複数の第１のパッド、および保護回路に接続された第２のパッドに、対応するプローブ針をそれぞれ接触させ、
前記電源パッドおよび前記第２のパッドに電源電圧を印加する
半導体装置の評価方法。
【請求項１２】
前記回路部は複数のフリップフロップを有し、
前記電源電圧を第１の電源電圧に設定して、前記複数のフリップフロップをシフトレジスタとして動作させ、
次に、前記電源電圧を前記第１の電源電圧より低い第２の電源電圧に設定して、前記複数のフリップフロップを、シフトレジスタとは異なるように動作させ、
次に、前記電源電圧を前記第１の電源電圧に設定して、前記複数のフリップフロップをシフトレジスタとして再度動作させる
請求項１１に記載の半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、回路が形成された半導体装置、そのような半導体装置を含む半導体ウエハ、および半導体装置の評価方法に関する。
【背景技術】
【０００２】
半導体装置の評価は、一般に、ウエハ状態での評価と、パッケージ組み立て後の評価がある。ウエハ状態での評価では、プローブ針を半導体装置のパッドに接触させ、半導体装置に電源電圧や信号を供給する。そして、半導体装置から出力される信号に基づいて、その半導体装置が良品であるか否かを評価する。良品の半導体装置は、その後パッケージングされ、製品としての評価が行われる。
【０００３】
そのようなウエハ状態での評価の際、予期せぬ事情により、半導体装置などにダメージが生じるおそれがある。そこで、そのようなダメージが生じるおそれを抑える様々な技術が開発されている。例えば、特許文献１には、過電流によるプローブ針の破損を防止する半導体装置が開示されている。また、例えば、特許文献２には、プローブ針の不具合によりパッドが機械的に破壊されるおそれを低減する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−６０４８６号公報
【特許文献２】特開２００６−５１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、ウエハ状態での評価の際、半導体装置にダメージが生じないことが望まれており、ダメージが生じるおそれを低減することが期待されている。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、ダメージが生じるおそれを低減することができる半導体装置、半導体ウエハ、半導体装置の評価方法を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の半導体装置は、回路部と、複数の第１のパッドと、第２のパッドと、保護回路とを備えている。複数の第１のパッドは、回路部に接続されたものである。保護回路は、第２のパッドに接続されたものである。
【０００８】
本開示の半導体ウエハは、半導体装置と、第２のパッドと、保護回路とを備えている。半導体装置は、複数のスクライブラインによって区切られた各領域に形成され、回路部と、回路部に接続された１または複数の第１のパッドとを有するものである。第２のパッドは、複数のスクライブラインが形成された領域に形成されたものである。保護回路は、複数のスクライブラインが形成された領域に形成され、第２のパッドに接続されたものである。
【０００９】
本開示の半導体装置の評価方法は、回路部に接続された電源パッドを含む複数の第１のパッド、および保護回路に接続された第２のパッドに、対応するプローブ針をそれぞれ接触させ、電源パッドおよび第２のパッドに電源電圧を印加するものである。
【００１０】
本開示の半導体装置および半導体ウエハでは、複数の第１のパッドと、第２のパッドが形成される。複数の第１のパッドは回路部に接続され、第２のパッドは保護回路に接続される。
【００１１】
本開示の半導体装置の評価方法では、複数の第１のパッド、および第２のパッドに、対応するプローブ針がそれぞれ接触される。そして、電源パッドおよび第２のパッドに電源電圧が印加される。複数の第１のパッドは回路部に接続され、第２のパッドは保護回路に接続されている。
【発明の効果】
【００１２】
本開示の半導体装置、半導体ウエハ、半導体装置の評価方法によれば、第２のパッドと、第２のパッドに接続された保護回路とを設けたので、ダメージが生じるおそれを低減することができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
【図面の簡単な説明】
【００１３】
【図１】本開示の実施の形態に係る半導体装置の一構成例を表す説明図である。
【図２Ａ】図１に示した保護回路１１の一構成例を表す回路図である。
【図２Ｂ】図２Ａに示したダイオードの一構成例を表す断面図である。
【図３】図１に示した保護回路３１の一構成例を表す回路図である。
【図４Ａ】図１に示した保護回路１１の一構成例を表す回路図である。
【図４Ｂ】図４Ａに示したダイオードの一構成例を表す断面図である。
【図５】図１に示した半導体装置の評価システムの一構成例を表すブロック図である。
【図６】図１に示した半導体装置の評価時における状態を表す説明図である。
【図７】図１に示した半導体装置のパッケージへの実装を表す説明図である。
【図８】図１に示した表示装置の動作を表す説明図である。
【図９】変形例に係る保護回路の一構成例を表す回路図である。
【図１０】変形例に係るウエハの一構成例を表す説明図である。
【図１１】適用例に係る回路の一構成例を表すブロック図である。
【図１２】図１１に示したフリップフロップ部の一構成例を表す回路図である。
【図１３】図１１に示した回路の評価手順を表すフローチャートである。
【発明を実施するための形態】
【００１４】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例
【００１５】
＜１．実施の形態＞
［構成例］
図１は、実施の形態に係る半導体装置の一構成例を表すものである。なお、本開示の実施の形態に係る半導体装置の評価方法は、本実施の形態により具現化されるので、併せて説明する。
【００１６】
半導体装置１は、電源パッド１０と、ＧＮＤパッド２０と、信号パッド３０と、パッド４０と、回路９と、保護回路１１，３１，４１とを備えている。
【００１７】
電源パッド１０、ＧＮＤパッド２０、信号パッド３０は、半導体装置１の端子である。電源パッド１０、ＧＮＤパッド２０、信号パッド３０は、回路９と接続されている。電源パッド１０は、回路９に対して電源電圧ＶＤＤを供給するための端子であり、ＧＮＤパッド２０は、回路９に対して接地電圧ＶＧＮＤを供給するための端子である。また、信号パッド３０は、回路９に対して信号を供給し、あるいは回路９から信号を取り出すための端子である。また、電源パッド１０は保護回路１１に接続され、信号パッド３０は保護回路３１に接続されている。これらのパッドには、ウエハ状態での評価の際、プローブ針７（後述）が接触する。そして、半導体装置１は、半導体テスタ５１（後述）から、電源パッド１０を介して電源電圧ＶＤＤの供給を受け、ＧＮＤパッド２０を介して接地電圧ＶＧＮＤの供給を受け、信号パッド３０を介して、信号の供給を受け、あるいは、半導体テスタ５１に対して信号を出力するようになっている。また、パッケージングの際には、電源パッド１０、ＧＮＤパッド２０、信号パッド３０をパッケージのピンとそれぞれワイヤボンディングし、あるいはこれらのパッド上にバンプをそれぞれ形成し、パッケージのピンとそれぞれ接続するようになっている。
【００１８】
パッド４０は、ウエハ状態での評価の際、プローブ針７が接触するためのパッドである。パッド４０は、回路９には接続されておらず、この例では保護回路４１にのみ接続されている。このパッド４０は、パッケージングの際には、パッケージのどのピンとも接続されないようになっている。この例では、パッド４０の大きさを、電源パッド１０、ＧＮＤパッド２０、および信号パッド３０よりも小さくしている。すなわち、パッド４０にはワイヤボンディングなどが行われないため、プローブ針７が接触できる程度の大きさでパッド４０を構成している。なお、この例では、パッド４０は、電源パッド１０の近くに配置したが、これに限定されるものではなく、半導体装置１のどの位置に配置してもよい。
【００１９】
回路９は、所定の処理を行う回路である。この回路９は、電源パッド１０、ＧＮＤパッド２０、および信号パッド３０と接続されている。これにより、回路９は、外部から電源電圧ＶＤＤ、接地電圧ＶＧＮＤ、および信号の供給を受けて動作し、信号を生成して外部に対して出力するようになっている。回路９は、デジタル回路であってもよいし、アナログ回路であってもよいし、デジタル回路とアナログ回路を混載したものであってもよい。
【００２０】
保護回路１１は、電源パッド１０に印加された静電気から半導体装置１を保護するものである。保護回路１１は、電源パッド１０に接続されるとともに電源パッド１０の近傍に配置されるようになっている。
【００２１】
図２Ａは、保護回路１１の一構成例を表すものである。保護回路１１は、この例ではダイオード１２を有している。ダイオード１２のアノードは接地ラインＧＬを介してＧＮＤパッド２０に接続され、カソードは電源ラインＰＬを介して電源パッド１０に接続されている。このダイオード１２は、逆方向特性を利用して、静電気を逃がすものである。すなわち、半導体装置１では、電源パッド１０に静電気が印加されると、ダイオード１２がブレークダウンし、サージ電流が電源パッド１０からＧＮＤパッド２０に流れるようになっている。
【００２２】
図２Ｂは、ダイオード１２の一構成例を表すものである。ダイオード１２は、Ｎ型拡散層（Ｎ＋）１４を有している。Ｎ型拡散層１４は、Ｐ型基板（Ｐ−）８の表面に形成されている。Ｎ型拡散層１４は電源パッド１０に接続されており、Ｐ型基板８はＧＮＤパッド２０に接続されている。なお、この例では、Ｐ型基板８を用いたが、これに限定されるものではなく、これに代えて、例えば、Ｐ型拡散層を用いてもよい。
【００２３】
保護回路３１は、信号パッド３０に印加された静電気から半導体装置１を保護するものである。保護回路３１は、信号パッド３０に接続されるとともに信号パッド３０の近傍に配置されるようになっている。
【００２４】
図３は、保護回路３１の一構成例を表すものである。保護回路３１は、この例ではダイオード３２，３３を有している。ダイオード３２のアノードは接地ラインＧＬを介してＧＮＤパッド２０に接続され、カソードは信号パッド３０に接続されている。ダイオード３３のアノードは信号パッド３０に接続され、カソードは電源ラインＰＬを介して電源パッド１０に接続されている。このダイオード３２，３３は、順方向特性を利用して、静電気を逃がすものである。すなわち、半導体装置１では、信号パッド３０に静電気が印加されると、例えば、ダイオード３３がオン状態になり、サージ電流が信号パッド３０から電源ラインＰＬを介して電源パッド１０に流れ、あるいは、電源ラインＰＬからさらに保護回路１１（ダイオード１２）を介してＧＮＤパッド２０に流れるようになっている。
【００２５】
保護回路４１は、ウエハ状態での評価の際、パッド４０に過渡的に過大な電圧が印加された場合に、そのような過大な電圧から半導体装置１を保護するものである。保護回路４１は、パッド４０に接続されるとともにパッド４０の近傍に配置されるようになっている。
【００２６】
図４Ａは、保護回路４１の一構成例を表すものである。保護回路４１は、この例ではダイオード４２を有している。ダイオード４２のアノードは接地ラインＧＬを介してＧＮＤパッド２０に接続され、カソードはパッド４０に接続されている。このダイオード４２は、逆方向特性を利用して、過大な電圧から半導体装置１を保護するものである。すなわち、半導体装置１では、パッド４０に過大な電圧が印加されると、ダイオード４２がブレークダウンし、電流がパッド４０からＧＮＤパッド２０に流れるようになっている。
【００２７】
図４Ｂは、ダイオード４２の一構成例を表すものである。ダイオード４２は、Ｎ型拡散層（Ｎ＋＋）４４を有している。Ｎ型拡散層４４は、Ｐ型基板（Ｐ−）８の表面に形成されている。Ｎ型拡散層４４は電源パッド１０に接続されており、Ｐ型基板８はパッド４０に接続されている。なお、この例では、Ｐ型基板８を用いたが、これに限定されるものではなく、これに代えて、例えば、Ｐ型拡散層を用いてもよい。このＮ型拡散層４４における不純物濃度は、ダイオード１２のＮ型拡散層１４（図２Ｂ）における不純物濃度よりも高いものである。言い換えれば、ダイオード４２のＰＮ接合における不純物濃度の濃度勾配は、ダイオード１２（図２Ｂ）のＰＮ接合における不純物濃度の濃度勾配よりも大きい。これにより、半導体装置１では、保護回路４１におけるダイオード４２のブレークダウン電圧を、保護回路１１におけるダイオード１２のブレークダウン電圧よりも低くしている。
【００２８】
次に、ダイシングして半導体装置１のチップを得る前のウエハ２を用いた、半導体装置１の評価について説明する。
【００２９】
図５は、評価システム５０の一構成例を表すものである。評価システム５０は、半導体テスタ５１と、プローバ５２とを有している。半導体テスタ５１は、プローバ５２を介して、電源電圧ＶＤＤ、接地電圧ＶＧＮＤ、および信号をウエハ２の被評価デバイス（半導体装置１）に供給するとともに、その被評価デバイスから信号を受け取るものである。プローバ５２は、半導体テスタ５１と、ウエハ２の被評価デバイスとを接続するものである。プローバ５２は、プローブカード５３を有している。
【００３０】
図６は、評価時における半導体装置１の状態を模式的に表すものである。プローブカード５３は、被評価デバイス（半導体装置１）の電源パッド１０、ＧＮＤバッド２０、信号パッド３０、およびパッド４０のそれぞれに対応する複数のプローブ針７を有している。この評価では、複数のプローブ針７を、対応する電源パッド１０、ＧＮＤパッド２０、信号パッド３０、およびパッド４０のそれぞれと接触させる。これにより、半導体テスタ５１と、被評価デバイスとが電気的に接続されるようになっている。
【００３１】
半導体テスタ５１は、電源電圧ＶＤＤ、接地電圧ＶＧＮＤ、および信号をウエハ２の被評価デバイス（半導体装置１）に供給するとともに、その被評価デバイスから信号を受け取る。そして、半導体テスタ５１は、被評価デバイスが所望の動作をしているか否かを確認することにより、その被評価デバイスが良品であるか否かを評価する。そして、ウエハ２を用いた評価を行った後に、ウエハ２をダイシングし、良品の被評価デバイス（半導体装置１）をパッケージングする。
【００３２】
図７は、半導体装置１のパッケージ６０への実装を表すものである。パッケージ６０は、複数のピン６１を有している。半導体装置１の電源パッド１０、ＧＮＤパッド２０、および信号パッド３０は、対応するピン６１のインナーリード部と、ワイヤボンディングによりそれぞれ接続されている。このとき、パッド４０にはワイヤボンディングをせず、パッド４０を開放状態にしておく。これにより、パッケージ６０のどのピン６１も、パッド４０と電気的に接続されないようになっている。
【００３３】
なお、この例では、電源パッド１０、ＧＮＤパッド２０、および信号パッド３０を、対応するピン６１とそれぞれワイヤボンディングしたが、これに限定されるものではない。例えば、電源パッド１０、ＧＮＤパッド２０、および信号パッド３０の上にバンプをそれぞれ形成し、対応するピンとそれぞれ接続してもよい。この場合も、パッド４０は、どのピンとも接続されないようになっている。
【００３４】
ウエハ２を用いて半導体装置１を評価する場合には、後述するように、電源パッド１０とパッド４０の両方に、電源電圧ＶＤＤを印加する。その際、半導体装置１では、例えば電源電圧ＶＤＤが揺れて過大な電圧になった場合に、パッド４０に接続された保護回路４１（ダイオード４２）が、電源パッド１０に接続された保護回路１１（ダイオード１２）よりも先にブレークダウンする。これにより、半導体装置１のダメージを抑えることができるようになっている。
【００３５】
ここで、回路９は、本開示における「回路部」の一具体例に対応する。電源パッド１０、ＧＮＤパッド２０、および信号パッド３０は、本開示における「複数の第１のパッド」の一具体例に対応する。パッド４０は、本開示における「第２のパッド」の一具体例に対応する。保護回路４１は、本開示における「保護回路」の一具体例に対応する。
【００３６】
［動作および作用］
続いて、本実施の形態の半導体装置１の動作および作用について説明する。
【００３７】
（全体動作概要）
まず、図１などを参照して、半導体装置１の全体動作概要を説明する。保護回路１１は、電源パッド１０に印加された静電気から半導体装置１を保護する。保護回路３１は、信号パッド３０に印加された静電気から半導体装置１を保護する。保護回路４１は、ウエハ状態での評価の際、パッド４０に過渡的に過大な電圧が印加された場合に、そのような過大な電圧から半導体装置１を保護する。回路９０は、電源パッド１０を介して電源電圧ＶＤＤの供給を受けるとともに、ＧＮＤパッド２０を介して接地電圧ＶＧＮＤの供給を受け、所定の処理を行うものである。
【００３８】
（ウエハ状態での評価）
ウエハ２を用いて半導体装置１を評価する場合には、半導体テスタ５１は、被評価デバイス（半導体装置１）の電源パッド１０とパッド４０の両方に対して電源電圧ＶＤＤを印加するとともに、ＧＮＤパッド２０に対して接地電圧ＶＧＮＤを印加する。そして、半導体テスタ５１は、信号を信号パッド３０に供給し、あるいは、信号パッド３０から信号を受け取る。このようにして、半導体テスタ５１は、被評価デバイスが所望の動作をしているか否かを確認する。
【００３９】
このような評価において、電源電圧ＶＤＤを印加する際に、電源電圧ＶＤＤを短い時間で上昇させると、電源電圧ＶＤＤが過渡的に揺れてオーバーシュートすることがある。また、電源電圧ＶＤＤの電圧値を途中で変化させる場合にも、電源電圧ＶＤＤがオーバーシュートすることがある。そのように電源電圧ＶＤＤがオーバーシュートして過大になった場合には、被評価デバイスにダメージを与えるおそれがある。一方、半導体装置１は、このような場合でも、以下に示すように、ダメージを受けるおそれを低減することができる。
【００４０】
図８は、過大な電源電圧ＶＤＤが印加された場合の動作を模式的に表すものである。半導体テスタ５１は、プローブカード５３の共通の電源ラインを介して、電源パッド１０と、パッド４０の両方に電源電圧ＶＤＤを印加する。このとき、電源電圧ＶＤＤが過渡的に過大な電圧になると、保護回路４１のダイオード４２が、保護回路１１のダイオード１２よりも先にブレークダウンする。すなわち、ダイオード４２のブレークダウン電圧は、ダイオード１２のブレークダウン電圧よりも低いため、ダイオード４２がダイオード１２より先にブレークダウンする。これにより、図７に示したように、パッド４０、ダイオード４２、接地ラインＧＬ、パッド２０の順に電流Ｉ１が流れる。その結果、電源電圧ＶＤＤがクランプされるため、ダイオード１２にダメージを与えるおそれを低減することができる。
【００４１】
このように、半導体装置１では、パッド４０とダイオード４２を設け、ウエハ２を用いて半導体装置１を評価する場合に、電源パッド１０とパッド４０の両方に電源電圧ＶＤＤを印加するようにした。そして、パッケージングする際に、パッド４０をパッケージ６０のどのピンにも接続しないようにした。これにより、半導体装置１にダメージが生じるおそれを低減することができる。すなわち、仮にダイオード１２がダメージを受けた場合には、ダイオード１２が接続された電源パッド１０は、パッケージ６０のピン６１と接続されているため、静電気放電（ＥＳＤ；Electro Static Discharge）に対する耐性が低下するおそれがある。一方、仮にダイオード４２がダメージを受けた場合には、ダイオード４２が接続されたパッド４０は、パッケージ６０のどのピンにも接続されないため、パッケージングされた後では、静電気放電に対する耐性が低下することはない。半導体装置１では、パッド４０をパッケージ６０のどのピンにも接続しないようにしたので、半導体装置１のダメージを抑えることができる。
【００４２】
また、半導体装置１では、ダイオード４２のブレークダウン電圧を、ダイオード１２のブレークダウン電圧よりも低くしたので、過大な電源電圧ＶＤＤが印加された場合、主にダイオード４２がブレークダウンするため、ダイオード１２にダメージを与えるおそれを低減することができ、半導体装置１のダメージを抑えることができる。
【００４３】
また、半導体装置１では、電源パッド１０とパッド４０の両方に電源電圧ＶＤＤを印加するようにしたので、パッド４０の寄生容量と、パッド４０に接続されたダイオード４２の寄生容量とを、ウエハ状態での評価の際の安定化容量として機能させることができる。これにより、電源ノイズの影響を抑えつつ、評価を行うことができる。
【００４４】
［効果］
以上のように本実施の形態では、パッド４０とダイオード４２を設け、このパッド４０をパッケージのどのピンにも接続しないようにしたので、半導体装置にダメージが生じるおそれを低減することができる。
【００４５】
本実施の形態では、ダイオード４２のブレークダウン電圧を、ダイオード１２のブレークダウン電圧よりも低くしたので、半導体装置にダメージが生じるおそれを低減することができる。
【００４６】
本実施の形態では、電源パッド１０とパッド４０の両方に電源電圧ＶＤＤを印加するようにしたので、電源ノイズの影響を抑えつつ、評価を行うことができる。
【００４７】
［変形例１］
上記実施の形態では、ダイオード４２を用いて保護回路４１を構成したが、これに限定されるものではない。ダイオード４２に代えて、例えば、サイリスタを用いてもよい。また、例えば、図９に示す保護回路４１Ａのように、トランジスタを用いてもよい。保護回路４１Ａは、レジスタ７１と、キャパシタ７２と、インバータ７３と、トランジスタ７４とを有している。レジスタ７１の一端はパッド４０に接続され、他端はキャパシタ７２の一端およびインバータ７３の入力端子に接続されている。キャパシタ７２の一端はレジスタ７１の他端およびインバータ７３の入力端子に接続され、他端は接地ラインＧＬを介してＧＮＤパッド２０に接続されている。インバータ７３の入力端子はレジスタ７１の他端およびキャパシタ７２の一端に接続され、出力端子はトランジスタ７４のゲートに接続されている。トランジスタ７４は、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型のＦＥＴ（Field Effect Transistor）であり、ゲートはインバータ７３の他端に接続され、ドレインはパッド４０に接続され、ソースは接地ラインＧＬを介してＧＮＤパッド２０に接続されている。この保護回路４１Ａでは、レジスタ７１およびキャパシタ７２が、パッド４０に印加された信号を鈍らせることによりトリガ信号Ｓｔを生成する。そして、インバータ７３がこのトリガ信号Ｓｔを反転し、インバータ７３の出力信号に基づいてトランジスタ７４がオンオフする。具体的には、例えば、接地電圧ＶＧＮＤから電源電圧ＶＤＤへゆっくりと変化する信号をパッド４０に印加した場合には、トリガ信号Ｓｔはこの信号にほぼ追従し、その結果、トランジスタ７４はオフ状態を維持する。一方、例えば、接地電圧ＶＧＮＤから電源電圧ＶＤＤへ急激に変化する信号をパッド４０に印加した場合には、トリガ信号Ｓｔはこの信号に追従せず、その結果、トランジスタ７４が過渡的にオン状態になる。ウエハ状態での半導体装置の評価において、電源パッド１０とパッド４０に過大な電圧が印加されたとき、保護回路４１Ａのトランジスタ７４は、保護回路１１のダイオード１２がブレークダウンする前にオン状態になることが望ましい。このように構成しても、上記実施の形態に係る半導体装置１と同様の効果を得ることができる。
【００４８】
［変形例２］
上記実施の形態では、ダイオード１２を用いて保護回路１１を構成したが、これに限定されるものではない。変形例１の場合と同様に、ダイオード１２に代えて、例えば、サイリスタを用いてもよいし、例えば、トランジスタを用いてもよい。
【００４９】
［変形例３］
上記実施の形態では、パッド４０および保護回路４１を半導体装置１に配置したが、これに限定されるものではない。例えば、図１０に示すウエハ２Ｂのように、パッド４０および保護回路４１をスクライブラインに配置してもよい。このウエハ２Ｂには、複数の半導体装置１Ｂと、スクライブラインＳＬが形成されている。半導体装置１Ｂは、電源パッド１０と、ＧＮＤパッド２０と、信号パッド３０と、回路９と、保護回路１１，３１とを有している。すなわち、この例では、半導体装置１Ｂは、上記実施の形態に係る半導体装置１と異なり、パッド４０および保護回路４１を有していない。スクライブラインＳＬは、ダイシングするためのものである。このスクライブラインＳＬには、パッド４０と、保護回路４１とが形成されている。このウエハ２Ｂを用いて評価する場合でも、半導体テスタ５１は、被評価デバイス（半導体装置１）の電源パッド１０と、スクライブラインＳＬに形成されたパッド４０の両方に対して電源電圧ＶＤＤを印加する。このように構成しても、上記実施の形態に係る半導体装置１と同様の効果を得ることができる。
【００５０】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
【００５１】
＜２．適用例＞
次に、上記実施の形態および変形例で説明した半導体装置１の適用例について説明する。
【００５２】
図１１は、図１に示した回路９の一例である回路９Ｃの一構成例を表すものである。回路９Ｃは、デジタル回路であり、スキャンテストを行うことにより、評価の容易化を図るように構成されたものである。回路９Ｃは、Ｎ個の組み合わせ回路部８０（１）〜８０（Ｎ）と、（Ｎ−１）個のフリップフロップ部９０（１）〜９０（Ｎ−１）とを有している。
【００５３】
組み合わせ回路部８０（１）〜８０（Ｎ）のそれぞれは、いわゆる組み合わせ回路により構成されるものである。この組み合わせ回路は、そのときに入力されている信号だけで出力信号が一意的に定まる回路である。この例では、組み合わせ回路部８０（１）〜８０（Ｎ）は、それぞれ、複数の信号が入力され、それらの信号に基づいて複数の信号を生成して出力するようになっている。具体的には、例えば、組み合わせ回路部８０（１）は、外部（例えば半導体テスタ５１）から供給された複数の信号に基づいてＭ個の出力信号ＤＩ（１）〜ＤＩ（Ｍ）を生成してフリップフロップ部９０（１）に供給する。また、組み合わせ回路部８０（２）は、フリップフロップ部９０（１）から供給されたＭ個の信号ＤＯ（１）〜ＤＯ（Ｍ）に基づいて複数の信号を生成してフリップフロップ部９０（２）に供給する。組み合わせ回路部８０（３）〜８０（Ｎ−１）についても同様である。そして、組み合わせ回路部８０（Ｎ）は、フリップフロップ部９０（Ｎ−１）から供給された複数の信号に基づいて複数の信号を生成して外部（例えば半導体テスタ５１）に供給するようになっている。このように、回路９Ｃでは、組み合わせ回路部８０（１）〜８０（Ｎ）と、フリップフロップ部９０（１）〜９０（Ｎ−１）とが、交互に配置されている。以下、組み合わせ回路部８０（１）〜８０（Ｎ）のうちの任意の１つを指し示すものとして、組み合わせ回路部８０を適宜用いる。
【００５４】
フリップフロップ部９０（１）〜９０（Ｎ−１）のそれぞれは、スキャンイネーブル信号ＳＥに応じて異なる動作を行うものである。具体的には、後述するように、フリップフロップ部９０（１）〜９０（Ｎ−１）のそれぞれは、スキャンイネーブル信号ＳＥが“０”である場合には、前段の組み合わせ回路部８０から供給された複数の信号を、クロック信号ＣＫに基づいてサンプリングする。また、フリップフロップ部９０（１）〜９０（Ｎ−１）のそれぞれは、スキャンイネーブル信号ＳＥが“１”である場合には、シフトレジスタとして動作する。このスキャンイネーブル信号ＳＥは、スキャンテストにおいて、“０”または“１”に選択的に設定される。また、スキャンイネーブル信号ＳＥは、半導体装置１が製品として使用される場合（通常動作時）には、“０”に設定されるようになっている。
【００５５】
以下に、フリップフロップ部９０（１）について詳細に説明する。フリップフロップ部９０（１）には、半導体テスタ５１から、スキャンイン信号ＳＩ、スキャンイネーブル信号ＳＥ、およびクロック信号ＣＫが供給される。また、フリップフロップ部９０（１）には、前段の組み合わせ回路部８０（１）からＭ個の信号ＤＩ（１）〜ＤＩ（Ｍ）が供給される。また、フリップフロップ部９０（１）は、Ｍ個の信号ＤＯ（１）〜ＤＯ（Ｍ）を生成して次段の組み合わせ回路部８０（２）に供給するとともに、信号Ｓ（１）を生成してフリップフロップ部９０（２）に供給する。なお、フリップフロップ部９０（２）〜９０（Ｎ−１）についても同様である。フリップフロップ部９０（２）は、フリップフロップ部９０（１）から信号Ｓ（１）が供給され、また、信号Ｓ（２）を生成してフリップフロップ部９０（３）に供給する。また、フリップフロップ部９０（Ｎ−１）は、フリップフロップ部９０（Ｎ−２）から信号Ｓ（Ｎ−２）が供給され、また、スキャンアウト信号ＳＯを生成して半導体テスタ５１に供給する。
【００５６】
図１２は、フリップフロップ部９０（１）の一構成例を表すものである。フリップフロップ部９０（１）は、セレクタ９１（１）〜９１（Ｍ）と、フリップフロップ９２（１）〜９２（Ｍ）とを有するものである。セレクタ９１（１）〜９１（Ｍ）とフリップフロップ９２（１）〜９２（Ｍ）は、Ｍ個の信号ＤＩ（１）〜ＤＩ（Ｍ）に対応して設けられている。
【００５７】
セレクタ９１（１）〜９１（Ｍ）のそれぞれは、スキャンイネーブル信号ＳＥに基づいて、第１の入力端子に入力された信号および第２の入力端子に入力された信号のうちの一方を選択して、その選択した信号を出力するものである。
【００５８】
フリップフロップ９２（１）〜９２（Ｍ）のそれぞれは、Ｄ型フリップフロップであり、クロック信号ＣＫの立ち上がりで、データ入力端子Ｄに入力された信号をサンプリングして、そのサンプリング結果を出力端子Ｑから出力するものである。
【００５９】
具体的には、セレクタ９１（１）の第１の入力端子には信号ＤＩ（１）が供給され、第２の入力端子にはスキャンイン信号ＳＩが供給され、出力端子はフリップフロップ９２（１）のデータ入力端子Ｄに接続されている。フリップフロップ９２（１）のデータ入力端子Ｄはセレクタ９１（１）の出力端子に接続され、フリップフロップ９２（１）は信号ＤＯ（１）を出力端子Ｑから出力する。セレクタ９１（２）の第１の入力端子には信号ＤＩ（２）が供給され、第２の入力端子には信号ＤＯ（１）が供給され、出力端子はフリップフロップ９２（２）のデータ入力端子Ｄに接続されている。フリップフロップ９２（２）のデータ入力端子Ｄはセレクタ９１（２）の出力端子に接続され、フリップフロップ９２（２）は信号ＤＯ（２）を出力端子Ｑから出力する。セレクタ９１（３）〜９１（Ｍ）、およびフリップフロップ９２（３）〜９２（Ｍ−１）についても同様である。そして、フリップフロップ９２（Ｍ）は信号ＤＯ（Ｍ）を出力端子Ｑから出力するとともに、この信号ＤＯ（Ｍ）を信号Ｓ（１）としてフリップフロップ部９０（２）に供給するようになっている。
【００６０】
この構成により、フリップフロップ部９０（１）は、スキャンイネーブル信号ＳＥが“０”である場合には、前段の組み合わせ回路部８０（１）から供給された複数の信号ＤＩ（１）〜ＤＩ（Ｍ）をそれぞれサンプリングする（スキャンキャプチャ動作）。具体的には、スキャンイネーブル信号ＳＥが“０”である場合には、セレクタ９１（１）〜９１（Ｍ）のそれぞれは、２つの入力信号のうち第１の入力端子に入力された信号を選択して出力する。すなわち、セレクタ９１（１）〜９１（Ｍ）は、信号ＤＩ（１）〜ＤＩ（Ｍ）をフリップフロップ９２（１）〜９２（Ｍ）にそれぞれ供給する。そして、フリップフロップ９２（１）〜９２（Ｍ）は、クロック信号ＣＫの立ち上がりで、信号ＤＩ（１）〜ＤＩ（Ｍ）をそれぞれサンプリングするようになっている。
【００６１】
また、フリップフロップ部９０（１）は、スキャンイネーブル信号ＳＥが“１”である場合には、Ｍ個のフリップフロップ９２（１）〜９２（Ｍ）からなるシフトレジスタとして機能する。具体的には、スキャンイネーブル信号ＳＥが“１”である場合には、セレクタ９１（１）〜９１（Ｍ）のそれぞれは、２つの入力信号のうちの第２の入力端子に入力された信号を選択して出力する。よって、例えば、セレクタ９１（１）はスキャンイン信号ＳＩをフリップフロップ９２（１）に供給し、フリップフロップ９２（１）はクロック信号ＣＫの立ち上がりでセレクタ９１（１）の出力信号（スキャンイン信号ＳＩ）をサンプリングして、そのサンプリング結果を信号ＤＯ（１）として出力する。セレクタ９１（２）は信号ＤＯ（１）をフリップフロップ９２（２）に供給し、フリップフロップ９２（２）はクロック信号ＣＫの立ち上がりでセレクタ９１（２）の出力信号（信号ＤＯ（１））をサンプリングして、そのサンプリング結果を信号ＤＯ（２）として出力する。セレクタ９１（３）〜９１（Ｍ）、およびフリップフロップ９２（３）〜９２（Ｍ）についても同様である。そして、フリップフロップ部９０（１）は、信号ＤＯ（Ｍ）を信号Ｓ（１）としてフリップフロップ部３０（２）に供給するようになっている。
【００６２】
図１３は、スキャンテストのフローチャートを表すものである。スキャンテストでは、フリップフロップ部９０（１）〜９０（Ｎ−１）を用いて、組み合わせ回路部８０（１）〜８０（Ｎ）のそれぞれに所定の信号（テストパターン）を入力し、そのときの組み合わせ回路部８０（１）〜８０（Ｎ）のそれぞれの出力信号を取得する。そして、取得した出力信号と出力信号の期待値とを比較する。以下に、詳細に説明する。
【００６３】
まず、半導体テスタ５１は、電源電圧を、電源電圧ＶＤＤからより高い電源電圧ＶＤＤＨに変化させる（ステップＳ１）。
【００６４】
次に、半導体装置１は、スキャンシフト動作を行う（ステップＳ２）。具体的には、まず、半導体テスタ５１は、スキャンイネーブル信号ＳＥを“１”に設定する。そして、半導体テスタ５１は、半導体装置１に対して、スキャンイン信号ＳＩを用いてテストパターンを供給するとともに、クロック信号ＣＫを供給する。これにより、フリップフロップ部９０（１）〜９０（Ｎ−１）はシフトレジスタとして動作する。その結果、例えば、フリップフロップ部９０（１）は、組み合わせ回路部８０（２）の入力信号を保持し、フリップフロップ部９０（２）は、組み合わせ回路部８０（３）の入力信号を保持する。フリップフロップ部９０（３）〜９０（Ｎ−１）についても同様である。また、半導体テスタ５１は、組み合わせ回路部８０（１）の入力信号を供給する。
【００６５】
次に、半導体テスタ５１は、電源電圧を、電源電圧ＶＤＤＨから電源電圧ＶＤＤに変化させる（ステップＳ３）。
【００６６】
次に、半導体装置１は、スキャンキャプチャ動作を行う（ステップＳ４）。具体的には、まず、半導体テスタ５１は、スキャンイネーブル信号ＳＥを“０”に設定する。そして、半導体テスタ５１は、この例では、クロック信号ＣＫを用いて、半導体装置１に対して、単一のクロックパルスを供給する。これにより、フリップフロップ部９０（１）〜９０（Ｎ−１）は、前段の組み合わせ回路部８０の出力信号を取得する。具体的には、例えば、フリップフロップ部９０（１）は、組み合わせ回路部８０（１）の出力信号を取得し、フリップフロップ部９０（２）は、組み合わせ回路部８０（２）の出力信号を取得する。フリップフロップ部９０（３）〜９０（Ｎ−１）についても同様である。また、半導体テスタ５１は、組み合わせ回路部８０（Ｎ）の出力信号を取得する。
【００６７】
次に、半導体テスタ５１は、電源電圧を、電源電圧ＶＤＤから電源電圧ＶＤＤＨに変化させる（ステップＳ５）。
【００６８】
次に、半導体装置１は、スキャンシフト動作を行う（ステップＳ６）。具体的には、まず、半導体テスタ５１は、スキャンイネーブル信号ＳＥを“１”に設定する。そして、半導体テスタ５１は、半導体装置１に対して、クロック信号ＣＫを供給する。これにより、フリップフロップ部９０（１）〜９０（Ｎ−１）はシフトレジスタとして動作する。そして、半導体テスタ５１は、スキャンアウト信号ＳＯに基づいて、組み合わせ回路部８０（１）〜８０（Ｎ−１）のそれぞれの出力信号を取得する。
【００６９】
次に、半導体テスタ５１は、パターン比較を行う（ステップＳ７）。具体的には、半導体テスタ５１は、ステップＳ６において取得した組み合わせ回路部８０（１）〜８０（Ｎ−１）の出力信号、およびステップＳ４において取得した組み合わせ回路部８０（Ｎ）の出力信号を、期待値とそれぞれ比較する。これにより、半導体テスタ５１は、半導体装置１が良品であるか否かを判別する。
【００７０】
以上で、このフローは終了する。なお、この例では、１つのテストパターンを用いてスキャンテストを行ったが、このステップＳ１〜Ｓ７を繰り返すことにより、複数のテストパターンを用いてスキャンテストを行うことができる。
【００７１】
この例では、スキャンシフト動作を行うときに、電源電圧を、電源電圧ＶＤＤからより高い電源電圧ＶＤＤＨに変化させる。すなわち、スキャンシフト動作では、多くのフリップフロップが同時に動作するため、半導体装置１の内部で電源電圧が低下してフリップフロップ部９０（１）〜９０（Ｎ−１）が正常に動作しない場合がある。よって、この例では、電源電圧を、あらかじめ高い電源電圧ＶＤＤＨに変化させて、スキャンシフト動作を行う。これにより、多くのフリップフロップが同時に動作して電源電圧が低下しても、フリップフロップ部９０（１）〜９０（Ｎ−１）を正常に動作させることができる。
【００７２】
言い換えれば、例えば電源電圧を電源電圧ＶＤＤに固定して半導体装置１を評価し、正常に動作しなかった場合に、図１３に示したフローで評価を行うことにより、その不具合がスキャンシフト動作に起因するのか否かを容易に確認することができる。そして、その不具合がスキャンシフト動作に起因することが明らかになれば、その半導体装置１を良品とすることができる。すなわち、スキャンシフト動作は、製品としての動作ではなく評価のための動作であり、上述したように、その不具合が半導体装置１の内部で電源電圧の低下に起因することが明らかであれば、その半導体装置１を良品とすることができる。その結果、歩留まりを高めることができる。
【００７３】
このように、スキャンシフト動作の前では、電源電圧を電源電圧ＶＤＤから電源電圧ＶＤＤＨに変化させ、スキャンシフト動作後に、電源電圧を電源電圧ＶＤＤＨから電源電圧ＶＤＤに変化させる。その際、急激に電源電圧を変化させると、電源電圧がオーバーシュートし、過大な電圧が生じるおそれがある。このような場合でも、半導体装置１では、ダイオード４２がダイオード１２に比べて先にブレークダウンし、電源電圧ＶＤＤがクランプされるため、半導体装置１にダメージが生じるおそれを低減することができる。
【００７４】
このように、パッド４０およびダイオード４２を設けることにより、電源電圧を変化させる評価を、半導体装置１にダメージが生じるおそれを低減しつつ、また、電源電圧の変更に必要な時間を抑えつつ、容易に導入することができる。
【００７５】
以上、実施の形態および変形例、ならびに適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【００７６】
例えば、上記の実施の形態などでは、パッド４０の大きさを、電源パッド１０、ＧＮＤパッド２０、および信号パッド３０よりも小さくしたが、これに限定されるものではない。例えば、パッド４０の大きさを、電源パッド１０などの大きさと同じにしてもよいし、電源パッド１０などよりも大きくしてもよい。
【００７７】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【００７８】
なお、本技術は以下のような構成とすることができる。
【００７９】
（１）回路部と、
前記回路部に接続された複数の第１のパッドと、
第２のパッドと、
前記第２のパッドに接続された保護回路と
を備えた半導体装置。
【００８０】
（２）電源用保護回路をさらに備え、
前記複数の第１のパッドは、前記電源用保護回路に接続された電源パッドを含み、
前記保護回路がオン状態になる前記第２のパッドにおける電圧は、前記電源用保護回路がオン状態になる前記電源パッドにおける電圧よりも低い
前記（１）に記載の半導体装置。
【００８１】
（３）前記保護回路はダイオードを含む
前記（２）に記載の半導体装置。
【００８２】
（４）前記電源用保護回路はダイオードを含み、
前記保護回路のダイオードは、互いに接合された、第１導電型の第１の導電層と第２導電型の第２の導電層とを有し、
前記電源用保護回路のダイオードは、互いに接合された、前記第１導電型の第３の導電層と前記第２導電型の第４の導電層とを有し、
前記第１の導電層の不純物濃度は、前記第３の導電層の不純物濃度よりも高い
前記（３）に記載の半導体装置。
【００８３】
（５）前記保護回路は、
トリガ信号に基づいてオン状態になるトランジスタと、
前記第２のパッドの電圧に基づいて前記トリガ信号を生成する信号生成回路と
を有する
前記（２）に記載の半導体装置。
【００８４】
（６）前記第２のパッドは、各第１のパッドよりも小さい
前記（１）から（５）のいずれかに記載の半導体装置。
【００８５】
（７）前記第２のパッドは、前記回路部には接続されていない
前記（１）から（６）のいずれかに記載の半導体装置。
【００８６】
（８）前記半導体装置は、複数の端子を有するパッケージに収められており、
前記第２のパッドは、前記パッケージの前記複数の端子のいずれにも接続されていない
前記（１）から（７）のいずれかに記載の半導体装置。
【００８７】
（９）前記回路部は、複数のフリップフロップを有し、
前記複数のフリップフロップは
第１のモードにおいて、シフトレジスタとして動作し、
第２のモードにおいて、前記第１のモードとは異なる動作を行う
前記（１）から（８）のいずれかに記載の半導体装置。
【００８８】
（１０）複数のスクライブラインによって区切られた各領域に形成され、回路部と、前記回路部に接続された１または複数の第１のパッドとを有する半導体装置と、
前記複数のスクライブラインが形成された領域に形成された第２のパッドと、
前記複数のスクライブラインが形成された領域に形成され、前記第２のパッドに接続された保護回路と
を備えた半導体ウエハ。
【００８９】
（１１）回路部に接続された電源パッドを含む複数の第１のパッド、および保護回路に接続された第２のパッドに、対応するプローブ針をそれぞれ接触させ、
前記電源パッドおよび前記第２のパッドに電源電圧を印加する
半導体装置の評価方法。
【００９０】
（１２）前記回路部は複数のフリップフロップを有し、
前記電源電圧を第１の電源電圧に設定して、前記複数のフリップフロップをシフトレジスタとして動作させ、
次に、前記電源電圧を前記第１の電源電圧より低い第２の電源電圧に設定して、前記複数のフリップフロップを、シフトレジスタとは異なるように動作させ、
次に、前記電源電圧を前記第１の電源電圧に設定して、前記複数のフリップフロップをシフトレジスタとして再度動作させる
前記（１１）に記載の半導体装置の評価方法。
【符号の説明】
【００９１】
１，１Ｂ…半導体装置、２，２Ｂ…ウエハ、７…プローブ針、８…Ｐ型基板、９，９Ｃ…回路、１０…電源パッド、１１…保護回路、１２…ダイオード、１４…Ｎ型拡散層、２０…ＧＮＤパッド、３０…信号パッド、３１…保護回路、３２，３３…ダイオード、４０…パッド、４１，４１Ａ…保護回路、４２…ダイオード、４４…Ｎ型拡散層、５０…評価システム、５１…半導体テスタ、５２…プローバ、５３…プローブカード、６０…パッケージ、６１…ピン、６２…ボンディングワイヤ、７１…レジスタ、７２…キャパシタ、７３…インバータ、７４…トランジスタ、８０，８０（１）〜８０（Ｎ）…組み合わせ回路部、９０（１）〜９０（Ｎ−1）…フリップフロップ部、９１（１）〜９１（Ｍ）…セレクタ、９２（１）〜９２（Ｍ）…フリップフロップ、ＣＫ…クロック信号、ＤＩ（１）〜ＤＩ（Ｍ），ＤＯ（１）〜ＤＯ（Ｍ）…信号、ＧＬ…接地ライン、ＰＬ…電源ライン、ＳＥ…スキャンイネーブル信号、ＳＩ…スキャンイン信号、ＳＬ…スクライブライン、ＳＯ…スキャンアウト信号、Ｓｔ…トリガ信号、ＶＤＤ，ＶＤＤＨ…電源電圧、ＶＧＮＤ…接地電圧。
【図１】
2016032043.tif 000003
【図２Ａ】
2016032043.tif 000004
【図２Ｂ】
2016032043.tif 000005
【図３】
2016032043.tif 000006
【図４Ａ】
2016032043.tif 000007
【図４Ｂ】
2016032043.tif 000008
【図５】
2016032043.tif 000009
【図６】
2016032043.tif 000010
【図７】
2016032043.tif 000011
【図８】
2016032043.tif 000012
【図９】
2016032043.tif 000013
【図１０】
2016032043.tif 000014
【図１１】
2016032043.tif 000015
【図１２】
2016032043.tif 000016
【図１３】
2016032043.tif 000017