(57)【要約】 【課題】半導体装置の薄型化と製品品質の向上。【解決手段】半導体装置は、ガラスクロスを含む第１基材とガラスクロスを含まない第２基材とを積層させた配線基板と、前記配線基板の前記第２基材側に搭載され、前記配線基板内の配線層と電気的に接続される半導体チップと、前記半導体チップを覆うように前記第２基材の一面上に形成された封止樹脂層と、を備える。前記第２基材の前記半導体チップの配置面に、前記半導体チップの少なくとも一部を収容する凹部を形成する。【選択図】図１
2016032088.tif 000002
【特許請求の範囲】
【請求項１】
ガラスクロスを含む第１基材とガラスクロスを含まない第２基材とを積層させた配線基板と、
前記配線基板の前記第２基材側に搭載され、前記配線基板内の配線層と電気的に接続される半導体チップと、
前記半導体チップを覆うように前記第２基材の一面上に形成された封止樹脂層と、を備え、
前記第２基材の前記半導体チップの配置面に、前記半導体チップの少なくとも一部を収容する凹部を形成したことを特徴とする半導体装置。
【請求項２】
前記凹部は、前記第１基材と前記第２基材間の配線層をカバーするよう前記第２基材を貫通しない深さで設けられている請求項１の半導体装置。
【請求項３】
前記半導体チップは、短辺に電極パッドを有する矩形形状の半導体チップであり、
前記半導体チップの上面に、前記半導体チップと同タイプの半導体チップを９０°回転された状態で積層し、前記配線基板内の配線層と電気的に接続される第２の半導体チップを備える請求項１又は２の半導体装置。
【請求項４】
前記第２基材としてＲｅｓｉｎ  Ｃｏａｔｅｄ  Ｆｏｉｌ基板を用いる請求項１から３いずれか一の半導体装置。
【請求項５】
前記配線基板の第１基材の両面に前記第２基材が積層されており、
前記配線基板の両面に凹部を設けてそれぞれ半導体チップを搭載した請求項１から４いずれか一の半導体装置。
【請求項６】
前記第２基材に、前記凹部が複数設けられ、各凹部に、それぞれ半導体チップを搭載した請求項１から５いずれか一の半導体装置。
【請求項７】
ガラスクロスを含む第１基材とガラスクロスを含まない第２基材とを積層させた配線基板の前記第２基材の前記半導体チップの配置面に、前記半導体チップの少なくとも一部を収容する凹部を形成するステップと、
前記凹部に、半導体チップを搭載し、前記配線基板内の配線層と電気的に接続するステップと、
前記半導体チップを覆うように前記第２基材の一面上に封止樹脂層を形成するステップとを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高密度化・高機能化を図るために、複数の半導体チップを積み重ねたＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）の半導体装置がある。ＭＣＰの半導体装置の薄型化を図るために、凹部を形成した配線基板を用いて、半導体チップを凹部内に搭載することが検討されている。
【０００３】
特許文献１は、このような凹部を設けた配線基板を用いた半導体装置を開示している。より具体的には、特許文献１では、少なくとも多層配線基板の１層分以上の深さで、半導体チップの面積以上の平面積を持つ凹部を設け、この凹部に半導体チップを搭載することを開示している。このような、少なくとも１層分以上の深さを持つ凹部を設けるには、半導体チップを搭載する面の上層の基板に、これらを貫通する開口部を設けることになる（(特許文献１の図１、図３、図４、図６参照)。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１３５５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明によって与えられたものである。特許文献１のような半導体装置では、貫通孔を形成した基材を積層することで、配線基板に凹部を形成しているため、凹部内の配線層が露出し、異物付着等により配線ショートのリスクが高くなるという問題点がある。また半導体チップを搭載する際に、配線層のある部位とない部位での凹凸（段差）が生じ、接着層にボイドが生じる恐れもある。
【課題を解決するための手段】
【０００６】
第１の視点によれば、ガラスクロスを含む第１基材とガラスクロスを含まない第２基材とを積層させた配線基板と、前記配線基板の前記第２基材側に搭載され、前記配線基板内の配線層と電気的に接続される半導体チップと、前記半導体チップを覆うように前記第２基材の一面上に形成された封止樹脂層と、を備え、前記第２基材の前記半導体チップの配置面に、前記半導体チップの少なくとも一部を収容する凹部を形成した半導体装置が提供される。
【０００７】
第２の視点によれば、ガラスクロスを含む第１基材とガラスクロスを含まない第２基材とを積層させた配線基板の前記第２基材の前記半導体チップの配置面に、前記半導体チップの少なくとも一部を収容する凹部を形成するステップと、前記凹部に、半導体チップを搭載し、前記配線基板内の配線層と電気的に接続するステップと、前記半導体チップを覆うように前記第２基材の一面上に封止樹脂層を形成するステップとを含む半導体装置の製造方法が提供される。本方法は、半導体装置の製造装置という、特定の機械に結びつけられている。
【発明の効果】
【０００８】
本発明によれば、半導体装置の薄型化と製品品質の向上に貢献することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態の半導体装置の構成を示す図である。
【図２】本発明の第１の実施形態の半導体装置の平面図（一部透視図）である。
【図３】図２のＡ−Ａ’断面図である。
【図４】図２のＢ−Ｂ’断面図である。
【図５】本発明の第１の実施形態の半導体装置の製造工程を説明するための図である。
【図６】図５の続図である。
【図７】本発明の第１の実施形態の半導体装置の凹部の形成工程の一例を示す図である。
【図８】本発明の第２の実施形態の半導体装置の側断面図である。
【図９】本発明の第３の実施形態の半導体装置の平面図（一部透視図）である。
【図１０】図９のＣ−Ｃ’断面図である。
【図１１】図９のＤ−Ｄ’断面図である。
【図１２】本発明の第３の実施形態の半導体装置の変形例を示す側断面図である。
【発明を実施するための形態】
【００１０】
はじめに本発明の一実施形態の概要について図面を参照して説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１１】
本発明は、その一実施形態において、図１に示すように、ガラスクロス３を含む第１基材４とガラスクロスを含まない第２基材５を積層させた配線基板２と、前記配線基板２に搭載され、前記配線基板２内の配線層と電気的に接続される半導体チップ１４と、前記半導体チップ１４を覆うように前記第２基材５の一面上に形成された封止樹脂層２２と、を備える半導体装置１ｃにて実現できる。より具体的には、この半導体装置１の第２基材５は、その半導体チップ１４の配置面に、前記半導体チップ１４の少なくとも一部を収容する凹部６が形成されている。
【００１２】
上記構成を採ることにより、凹部６内に半導体チップ１４を収納し、半導体装置の薄型化を図ることが可能となる。また、前記凹部６は、第２基材５を貫通しない深さで形成されるため、配線基板２内の配線を保護することができる。さらに、半導体チップ１４の配置面となる凹部６は、ガラスクロスを含まない第２基材５上に形成させるため、良好な平坦性を確保でき、半導体チップ１４の接着面でのボイドの発生を抑止することができる。
【００１３】
［第１の実施形態］
続いて、本発明の第１の実施形態について図面を参照して詳細に説明する。図２は、本発明の第１の実施形態の半導体装置の平面図（一部透視図）である。図３、図４は、それぞれ図２のＡ−Ａ’、Ｂ−Ｂ’断面図である。
【００１４】
図２〜４を参照すると、複数の基材を積層させた配線基板２上に、凹部６を設け、複数の半導体チップ１４、１８を配置したＭＣＰタイプの半導体装置１が示されている。
【００１５】
配線基板２は、ガラス繊維の布（ガラスクロス）３にエポキシ樹脂を染み込ませて板状に構成したガラスエポキシ基材からなる絶縁性の第１基材４（図３、図４の下側の基材）を有している。第１基材の一面上には、ガラスクロスを含まない絶縁性の第２基材５が積層されている（図３、図４の上側の基材）。このようなガラスクロスを含まない絶縁性の基材としては、例えば、ＲＣＦ（Ｒｅｓｉｎ  Ｃｏａｔｅｄ  Ｆｏｉｌ）基材が挙げられる。
【００１６】
第２基材５の一面の略中央部位には、同基材を貫通しないように設定された深さを有する凹部６が形成されている。この凹部６の形成方法については後に詳説する。
【００１７】
また第１基材４の下面、第１基材４と第２基材５の間、及び第２基材５の上面には、それぞれＣｕ等からなる所定のパターンで形成された配線層７ａ、７ｂ、７ｃが配置されている。
【００１８】
また前記第１基材４の下面、及び第２基材５の上面には、それぞれ絶縁膜、例えばソルダーレジスト膜８ａ、８ｂが形成されており、配線層７ａ、７ｃは一部を除き、ソルダーレジスト膜８ａ、８ｂで覆われている。
【００１９】
前記ソルダーレジスト膜８ａ、８ｂには開口部が形成されており、第１基材４の下面の配線層７ａのソルダーレジスト膜８ａから露出した部位がランド１０となる。第２基材５の上面の配線層７ｃのソルダーレジスト膜８ｂから露出した部位が、第１接続パッド１１と第２接続パッド１２となる。
【００２０】
ランド１０は、例えば配線基板２の外周に沿って２列で複数配置されている。一方、第１接続パッド１１及び第２接続パッド１２は、それぞれ対応するランド１０に、配線層８ａ、８ｂ及びビア１３の所定のパターンを介して電気的に接続される。尚、ソルダーレジスト膜８ａ、８ｂの開口部から露出した複数の第１及び第２接続パッド１１、１２及び複数のランド１０の表面には、図示しないＮｉ／Ａｕメッキが形成される。
【００２１】
また、図２〜図４に示すように、配線基板２の第２基材５の凹部６内には第１半導体チップ１４、例えばＤＲＡＭのメモリチップが接着部材１５により搭載されている。接着部材１５としては、銀ペースト等を用いることもできるが、ＤＡＦ（Ｄｉｅ  Ａｔｔａｃｈｅｄ  Ｆｉｌｍ）等を好ましく用いることができる。
【００２２】
第１半導体チップ１４には、例えば、その略長方形のシリコン基板の一面に、所定のメモリ回路と該メモリ回路に内部接続された複数の電極パッド１６が形成されている。前記これらの電極パッド（第１電極パッド）１６は、第１半導体チップ１４の対向する２つの短辺に沿ってそれぞれ配置されている。そして、第１電極パッド１６は、Ａｕ等からなる導電性の複数の第１ワイヤ１７により、配線基板２の複数の第１接続パッド１１に電気的に接続されている。
【００２３】
前記第１半導体チップ１４上には、第２半導体チップ１８、例えばＤＲＡＭのメモリチップが接着部材１９（例えばＤＡＦ）を介して積層搭載されている。第２半導体チップ１８は、例えば第１半導体チップ１４と同じメモリチップであり、例えば略長方形の板状で、対向する２つの短辺に沿って複数の電極パッド（第２電極パッド）２０が配置されている。第２半導体チップ１８は、図１に示すように第１半導体チップ１４に対して略９０°回転した状態で第１半導体チップ１４上に積層される。そして第２半導体チップ１８の複数の第２電極パッド２０は、Ａｕ等からなる導電性の複数の第２ワイヤ２１により、配線基板２の複数の第２接続パッド２０に電気的に接続される。
【００２４】
また、前記配線基板２の上面には、封止樹脂層２２、例えば熱硬化性のエポキシ樹脂等が形成されており、第１半導体チップ１４、第２半導体チップ１８、第１ワイヤ１７、及び第２ワイヤ２１は前記封止樹脂２２によって覆われる。そして、前記配線基板２の下面の複数のランド上には、はんだボール等からなる外部電極２３が形成されている。
【００２５】
上記のような構成の半導体装置１では、配線基板２を、ガラスクロス３を含む第１基材４、前記第１基材の一面に配置された前記ガラスクロスを含まない第２基材５、及び前記第２基材を貫通しないように前記第２基材の一面に凹部６が形成される。そして、配線基板２の凹部６内に、半導体チップ１４、１８を配置することで、配線基板上の封止樹脂層を薄型化でき、半導体装置１の薄型化を図ることができる。さらに、本実施形態の半導体装置１では、第１基材４と第２基材５の間の配線層が凹部６から露出することがなく、凹部６下の配線の保護することができ、半導体装置の信頼性を向上できる。さらに、本実施形態の半導体装置１では、平坦性の高い底面を有する凹部を形成できるため、半導体チップと凹部６との間の接着部材へのボイドの発生を低減できる。
【００２６】
さらに、本実施形態の半導体装置１では、また略長方形（矩形）の板状で、対向する２つの短辺に沿って複数のバンプ電極が配置された略同じ半導体チップである第１と第２のメモリチップを、配線基板の上下面に、互いに９０°回転配置した状態で配線基板に搭載するように構成している。このため、第１及び第２の半導体チップ１４、１８のそれぞれの短辺に形成された電極パッドを、それぞれ対応する辺に沿って配置されたランドに配線することができ、一部への配線の集中を避けて、２つの半導体チップの配線を等長化できる。さらに基板の配線の密集を避けることで、配線基板の製造歩留を向上し、半導体装置の製造コストの低減にも貢献できるようになっている。
【００２７】
続いて、上記第１の実施形態の半導体装置１の製造方法について図面を参照して詳細に説明する。図５、図６は、第１の実施形態の半導体装置１の組み立てフローを示す断面図である。
【００２８】
まず、図５（ａ）に示すような複数の製品領域２４を有する配線母基板２５が準備される。複数の製品領域２４は、図２〜図４に示す配線基板２となる部位であり、それぞれの製品領域２４の構成は図２〜図４の配線基板２に対応する。この配線母基板２５の複数の製品領域２４はマトリクス状に配置されており、それぞれの複数の製品領域２４は複数のダイシングライン２６により区画されている。
【００２９】
複数の製品領域２４にはそれぞれ凹部６が形成されている。準備された配線母基板２５はダイボンディング工程に送られる。ダイボンディング工程では、図５（ｂ）に示すように、複数の製品領域２４の一面上に、それぞれ第１半導体チップ１４及び第２半導体チップ１８が搭載される。
【００３０】
より具体的には、ダイボンディング工程では、予め一面に複数の電極パッド１６、２０を有し、裏面に接着部材１５が配置された半導体チップ１４、１８が準備されている。
そして、図示しないダイボンディング装置に配線母基板２５がセットされる。そして図示しないダイボンディング装置のボンディングツールにより第１半導体チップ１４の表面を保持し、配線母基板２５の製品領域２４の凹部６内に第１半導体チップ１４を接着部材１５にて接着固定する。
【００３１】
次に図示しないボンディングツールにより第２半導体チップ１８の表面を保持し、配線母基板２５の製品領域２４に搭載された第１半導体チップ１４上に第２半導体チップ１８を接着部材１９にて接着固定する。第２半導体チップ１８は、第１半導体チップ１４に対して第１半導体チップ１４の水平面で見て９０°回転した状態で、第１半導体チップ１４上に積層され、第１半導体チップの短辺に配置された第１電極パッド１６は前記第２半導体チップ１８から露出される。第１及び第２半導体チップ１４、１８が搭載された配線母基板はワイヤボンディング工程に送られる。
【００３２】
次のワイヤボンディング工程では、図５（ｃ）に示すように、第１及び第２半導体チップ１４、１８の電極パッド１６、２０をそれぞれ対応する製品領域の第１及び第２接続パッド１１、１２にＡｕ等からなる導電性ワイヤ１７、２１を介して電気的に接続するワイヤボンディングが行われる（図５において導電性ワイヤ１７は図示せず）。
【００３３】
ワイヤボンディング工程では、図示しないワイヤボンディング装置のステージに第１及び第２半導体チップ１４、１８が積層搭載された配線母基板２５がセットされる。図示しないワイヤボンディング装置のキャピラリの先端から導出されたワイヤの先端を溶融させ、ワイヤの先端にボールを形成する。その後、キャピラリにより、前記ボールの形成されたワイヤの先端を、第１半導体チップ１４の電極パッド１６上に超音波熱圧着により圧着する。その後、所定のループを形成するようにキャピラリを移動させ、ワイヤの他端を配線基板の対応する第１接続パッド１１に超音波熱圧着により圧着する。その後、ワイヤの後端をキャピラリで引き切ることで、図５（ｃ）に示すように、第１半導体チップ１４の電極パッド１６と配線母基板２５の第１接続パッド１１とを電気的に接続する第１ワイヤ１７が形成される。同様にして、第２半導体チップ１８の電極パッド２０と配線母基板の第２接続パッド１２とを電気的に接続する第２ワイヤ２１が形成される。
【００３４】
次に、配線母基板２５は、図６（ｄ）に示すように、配線母基板２５の複数の製品領域２４の一面に、それぞれの製品領域を一括的に覆う封止樹脂層２２を形成するモールド工程に送られる。
【００３５】
モールド工程では、製品領域２４に搭載された第１半導体チップ１４、第２半導体チップ１８、第１ワイヤ１７、第２ワイヤ２１は封止樹脂層２２によって覆われる。より具体的には、モールド工程では、上型と下型からなるモールド金型にて配線母基板を型締めし、上型に形成されたキャビティに溶融した封止樹脂を充填し、キャビティ内に封止樹脂が充填された状態で１７５°Ｃ程度に加熱することで封止樹脂を熱硬化させ、配線母基板の一面に封止樹脂層を形成する。その後、ベーク炉に、配線母基板を入れて、所定の温度、例えば１７５°Ｃで所定時間、アフターキュアすることで封止樹脂を完全に硬化させる。これにより、図６（ｄ）に示すように配線母基板の複数の製品領域の一面を一括的に覆う封止樹脂層２２が形成される。
【００３６】
次にモールド工程の完了した配線母基板は、ボールマウント工程に送られる。ボールマウント工程では、図６（ｅ）に示すように、配線母基板２５のソルダーレジスト膜から露出した複数のランド１０上に、外部電極となるはんだボール２３が形成される。具体的には、ボールマウント工程では、配線母基板２５の複数のランド１０の配置に合わせて複数の吸着孔が形成された図示しないマウントツールを用いて、例えば半田等からなる金属ボール２３をマウントツールの吸着孔に保持し、前記保持されたボールにフラックスを転写形成し、配線母基板２５の複数のランド１０に一括搭載する。すべてのランド１０にはんだボール２３を搭載した後、配線母基板２５を所定温度でリフローすることで、配線母基板２５のランド１０上に外部電極２３が形成される。
【００３７】
外部電極の形成された配線母基板２５は、次に基板分割工程に送られる。基板分割工程では、図６（ｆ）に示すように、外部電極の形成された配線母基板２５のダイシングライン２６に沿って、個々の製品領域２４毎に配線母基板２５が切断・分離される。より具体的には、前記基板分割工程では、例えば配線母基板２５の封止樹脂層２２を、ダイシングテープに貼着固定した状態で、図示しないダイシング装置の高速回転のダイシングブレードにより回転研削することで、ダイシングライン２６に沿ってフルカット切断する。そしてフルカット切断後、ダイシングテープから個片化された製品領域をピックアップすることで、図２〜図４に示すような半導体装置１が得られる。
【００３８】
続いて、配線基板２への凹部６の形成工程について図面を参照して詳細に説明する。図７は、第１の実施形態の半導体装置１の凹部６の形成工程の一例を示す図である。図７（ａ）に示すように、ガラスクロス３を有する第１基材４と、第１基材４の一面上に形成されたガラスクロスを含まない第２基材５と、所定の配線パターンで３層の配線層とからなる配線母基板が準備される。
【００３９】
図７（ｂ）に示すように、配線母基板の製品領域２４の所定の部位に、レーザー発振機２７によりレーザー加工することで、それぞれの製品領域に所望の大きさ及び深さの凹部を形成する。第２基材５はガラスクロスを含まないため、底面に凹凸の発生を抑えて良好に凹部を形成できる。またレーザー加工によれば、所望の深さの凹部を容易に形成できるため、第１及び第２基材の間の配線を露出することなく、第２基材に凹部を形成できる。
【００４０】
［第２の実施形態］
続いて、半導体チップを配線基板２の両面に配置した第２の実施形態について説明する。図８は、本発明の第２の実施形態の半導体装置の側断面図である。
【００４１】
図８を参照すると、第２の実施形態の半導体装置１ａは、第１基材４の両面に第２基材５ａ、５ｂが積層させた配線基板２の上面に、第１、第２半導体チップ１４、１８を搭載し、下面に第３半導体チップ２９を搭載した構成となっている。
【００４２】
配線基板２の上側は、凹部６ａが第１の実施形態の凹部６に対応し、その他は第１の実施形態と同様である。下側の第２基材５ｂに凹部６ｂが形成され、さらに第２基材５ａの凹部６ｂに第３半導体チップ（例えばロジックチップ）２９が配置され、凹部６ｂに第２封止樹脂２２ｂが形成されている点で第１の実施形態と異なる。
【００４３】
第２の実施形態においても第１の実施形態と同様な効果が得られるとともに、第１基材４の下面にも凹部の形成された第２基材５ｂを配置し、第３半導体チップ２９を搭載したことで、さらに半導体装置の大容量化或いは高機能化が図られる。また、第３半導体チップ２９としてロジックチップを搭載し、ロジックチップを搭載した下パッケージ上に、メモリチップ１４、１８を搭載した上パッケージをパッケージ積層した場合、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）を一つのパッケージで構成できる。
【００４４】
［第３の実施形態］
続いて、配線基板２に複数の凹部を形成した第３の実施形態について説明する。図９は、本発明の第３の実施形態の半導体装置の平面図（一部透視図）である。図１０、図１１は、それぞれ図９のＣ−Ｃ’、Ｄ−Ｄ’断面図である。
【００４５】
図９〜図１１を参照すると、第３の実施形態の半導体装置１ｂは、配線基板２の第２基材の一面上に２つの凹部６ｃ、６ｄが形成されており、それぞれの凹部に第１及び第２半導体チップ１４、１８が配置されるように構成されている。
【００４６】
第３の実施形態においても、第１の実施形態と同様な効果が得られるとともに、第２基材の一面に２つの凹部６ｃ、６ｄを形成し、第１及び第２半導体チップ１４、１８を搭載するように構成したことで、配線基板上の封止樹脂層をさらに薄型化でき、半導体装置のさらなる薄型化を図ることができる。  
【００４７】
なお、第３の実施形態では、各凹部６ｃ、６ｄに半導体チップ１４、１８一つずつ配置した例を挙げたが、第１、第２の実施形態と同様に、半導体チップ１４、１８上に、さらに半導体チップを積層搭載することも可能である。
【００４８】
図１２は、第３の実施形態のさらなる変形例を示す側断面図である。図１２の例では、半導体装置１ｄのさらなる大容量化のために、第１及び第２半導体チップ１４、１８上に、第４及び第５半導体チップ３３、３４を、同一サイズのチップを積層する場合に好適なＦＯＷ（Ｆｉｌｍ  Ｏｎ  Ｗｉｒｅ）を介して、積層搭載したものである。なお、第４及び第５半導体チップ３３、３４は、第１及び第２半導体チップと同じ機能・構成のメモリチップとすることができる。
【００４９】
以上、本発明者によってなされた発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施形態では、配線基板の上面に２つの同じ構成のメモリチップを搭載した場合について説明したが、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＦｌａｓｈのメモリチップ等、２つの異なる構成の半導体チップを、配線基板の上下面に搭載する場合に適用しても良い。
【００５０】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００５１】
１、１ａ〜１ｄ  半導体装置
２  配線基板
３  ガラスクロス
４  第１基材
５、５ａ、５ｂ  第２基材
６、６ａ〜６ｄ  凹部
７ａ〜７ｄ  配線層
８ａ、８ｂ  ソルダーレジスト膜
１０  ランド
１１、１２、２８  接続パッド
１３  ビア
１４、１８、２９、３３、３４  半導体チップ
１５、１９、３０、３７  接着部材
１６、２０、３１、３５  電極パッド
１７、２１、３２、３６  ワイヤ
２０  電極パッド
２２、２２ｂ  封止樹脂層
２３  外部電極（はんだボール）
２４  製品領域
２５  配線母基板
２６  ダイシングライン
２７  レーザー発振機
【図１】
2016032088.tif 000003
【図２】
2016032088.tif 000004
【図３】
2016032088.tif 000005
【図４】
2016032088.tif 000006
【図５】
2016032088.tif 000007
【図６】
2016032088.tif 000008
【図７】
2016032088.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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