(57)【要約】      （修正有）【課題】改良されたサブワードドライバを提供する。【解決手段】メインワード線ＭＷＢと、サブワード線ＳＷＬと、ワードドライバ選択線ＦＸＴと、それぞれ電位ＶＫＫ１，ＶＫＫ２を供給する第１及び第２の電源配線と、ワードドライバ選択線ＦＸＴとサブワード線ＳＷＬとの間に接続され、制御電極がメインワード線ＭＷＢに接続された第１導電型のトランジスタＰ１と、サブワード線ＳＷＬと第１の電源配線との間に接続された第２導電型のトランジスタＮ１と、メインワード線ＭＷＢとトランジスタＮ１の制御電極との間に接続され、制御電極が第２の電源配線に接続された第１導電型のトランジスタＰ２と備える。サブワードドライバＳＷＤの占有面積が縮小されるとともに、オフリーク電流を低減することが可能となる。【選択図】図５
2016015185.tif 000002
【特許請求の範囲】
【請求項１】
メインワード線と、
サブワード線と、
ワードドライバ選択線と、
それぞれ第１及び第２の電位を供給する第１及び第２の電源配線と、
前記ワードドライバ選択線と前記サブワード線との間に接続され、制御電極が前記メインワード線に接続された第１導電型の第１のトランジスタと、
前記サブワード線と前記第１の電源配線との間に接続された第２導電型の第２のトランジスタと、
前記メインワード線と前記第２のトランジスタの制御電極との間に接続され、制御電極が前記第２の電源配線に接続された前記第１導電型の第３のトランジスタと、備えることを特徴とする半導体装置。
【請求項２】
前記第１及び第２の電位は、互いにレベルが異なることを特徴とする請求項１に記載の半導体装置。
【請求項３】
アドレス信号に基づいて前記メインワード線を活性レベル又は非活性レベルに駆動するメインワードドライバをさらに備え、
前記メインワード線の前記活性レベルは、前記第１及び第２の電位とはレベルの異なる第３の電位であり、
前記メインワード線の前記非活性レベルは、前記第１乃至第３の電位とはレベルの異なる第４の電位であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記アドレス信号に基づいて前記ワードドライバ選択線を活性レベル又は非活性レベルに駆動するワード選択ドライバをさらに備え、
前記メインワード線が前記活性レベルである場合には、前記ワードドライバ選択線が前記活性レベルであるか前記非活性レベルであるかにかかわらず、前記第１のトランジスタがオンすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ワードドライバ選択線の前記活性レベルは、前記第４の電位であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ワードドライバ選択線の前記非活性レベルは、前記第２の電位であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１乃至第３の電位は負電位であり、前記第４の電位は正電位であることを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２の電位は前記第１の電位よりも低く、前記第３の電位は前記第２の電位よりも低いことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２のトランジスタの前記制御電極は共通接続されており、これにより、前記メインワード線は、前記第３のトランジスタを介して前記第１のトランジスタの前記制御電極に接続されることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
アドレス信号に基づいてメインワード線を活性レベル又は非活性レベルに駆動するメインワードドライバと、
前記アドレス信号に基づいてワードドライバ選択線を活性レベル又は非活性レベルに駆動するワード選択ドライバと、
前記メインワード線及び前記ワードドライバ選択線に接続され、サブワード線を駆動するサブワードドライバと、を備え、
前記サブワードドライバは、前記メインワード線及び前記ワードドライバ選択線がいずれも前記活性レベルであることに応答して前記サブワード線を活性レベルに駆動し、前記メインワード線が前記非活性レベルであることに応答して前記サブワード線を第１の非活性レベルに駆動し、前記メインワード線が前記活性レベルであり、且つ、前記ワードドライバ選択線が前記非活性レベルであることに応答して前記サブワード線を前記第１の非活性レベルとは異なる第２の非活性レベルに駆動することを特徴とする半導体装置。
【請求項１１】
前記サブワード線の前記第２の非活性レベルは、前記ワードドライバ選択線の前記非活性レベルと等しいことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記サブワード線の前記第１及び第２の非活性レベルはいずれも負電位であり、
前記サブワード線の前記第２の非活性レベルは、前記サブワード線の前記第１の非活性レベルよりも低いことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記メインワード線の前記非活性レベル、前記ワードドライバ選択線の前記活性レベル及び前記前記サブワード線の前記活性レベルは、互いに同じ正電位であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
第１のメインワード線を含む複数のメインワード線と、
第１及び第２のワードドライバ選択線を含む複数のワードドライバ選択線と、
第１及び第２のサブワード線を含む複数のサブワード線と、
第１及び第２のサブワードドライバを含む複数のサブワードドライバと、
それぞれ第１及び第２の電位を供給する第１及び第２の電源配線と、を備え、
前記複数のサブワードドライバは、
前記複数のワードドライバ選択線の対応するものと前記複数のサブワード線の対応するものとの間に接続され、制御電極が前記対応するメインワード線に接続された第１導電型の第１のトランジスタと、
前記対応するサブワード線と前記第１の電源配線との間に接続され、制御電極が前記対応するメインワード線に接続された第２導電型の第２のトランジスタと、をそれぞれ含み、
前記第１のサブワードドライバは、前記第１のメインワード線及び前記第１のワードドライバ選択線に接続されて前記第１のサブワード線を駆動し、
前記第２のサブワードドライバは、前記第１のメインワード線及び前記第２のワードドライバ選択線に接続されて前記第２のサブワード線を駆動し、
さらに、前記複数のメインワード線の対応するものと前記第２のトランジスタの前記制御電極との間に接続され、制御電極が前記第２の電源配線に接続された前記第１導電型の第３のトランジスタを備えることを特徴とする半導体装置。
【請求項１５】
前記第３のトランジスタは、前記複数のサブワードドライバに対してそれぞれ割り当てられることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第３のトランジスタは、前記第１及び第２のサブワードドライバに対して共通に割り当てられることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記複数のメインワード線は、前記第１のメインワード線に隣接して設けられた第２のメインワード線をさらに含み、
前記複数のサブワード線は、前記第３及び第４のサブワード線をさらに含み、
前記複数のサブワードドライバは、第３及び第４のサブワードドライバをさらに含み、
前記第３のサブワードドライバは、前記第２のメインワード線及び前記第１のワードドライバ選択線に接続されて前記第３のサブワード線を駆動し、
前記第４のサブワードドライバは、前記第２のメインワード線及び前記第２のワードドライバ選択線に接続されて前記第４のサブワード線を駆動することを特徴とする請求項１４乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記複数のメインワード線は、前記第１のメインワード線に隣接して設けられた第２のメインワード線をさらに含み、
前記複数のサブワード線は、前記第３及び第４のサブワード線をさらに含み、
前記複数のワードドライバ選択線は、第３及び第４のワードドライバ選択線をさらに含み、
前記複数のサブワードドライバは、第３及び第４のサブワードドライバをさらに含み、
前記第３のサブワードドライバは、前記第２のメインワード線及び前記第３のワードドライバ選択線に接続されて前記第３のサブワード線を駆動し、
前記第４のサブワードドライバは、前記第２のメインワード線及び前記第４のワードドライバ選択線に接続されて前記第４のサブワード線を駆動することを特徴とする請求項１４乃至１６のいずれか一項に記載の半導体装置。
【請求項１９】
前記複数のサブワードドライバのうち、前記第１のメインワード線に接続されたサブワードドライバは、前記複数のワードドライバ選択線のうち前記第１及び第２のワードドライバ選択線を含む第１群のワードドライバ選択線に接続され、
前記複数のサブワードドライバのうち、前記第２のメインワード線に接続されたサブワードドライバは、前記複数のワードドライバ選択線のうち前記第３及び第４のワードドライバ選択線を含む第２群のワードドライバ選択線に接続され、
前記第１群のワードドライバ選択線を構成する複数のワードドライバ選択線は、前記第２群のワードドライバ選択線を構成する複数のワードドライバ選択線と重複していないことを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ワード線がメインワード線とサブワード線に階層化された半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、特許文献１，２に記載されているように、ワード線がメインワード線とサブワード線に階層化された構成を有することが一般的である。
【０００３】
特許文献１，２に記載された半導体装置では、サブワード線の選択レベルは昇圧電位であるＶＰＰレベルであり、サブワード線の非選択レベルは負電位であるＶＫＫレベルである。サブワード線がＶＰＰレベルになると、当該サブワード線に接続されたセルトランジスタがオンする。一方、サブワード線がＶＫＫレベルになると、当該サブワード線に接続されたセルトランジスタがオフする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１３５４６１号公報
【特許文献２】特開２００８−１３５０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
サブワード線を駆動するサブワードドライバは、メモリセルアレイ内に多数設けられることから、できる限り占有面積が小さいことが望ましい。また、オフリーク電流の低減も求められる。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、メインワード線と、サブワード線と、ワードドライバ選択線と、それぞれ第１及び第２の電位を供給する第１及び第２の電源配線と、前記ワードドライバ選択線と前記サブワード線との間に接続され、制御電極が前記メインワード線に接続された第１導電型の第１のトランジスタと、前記サブワード線と前記第１の電源配線との間に接続された第２導電型の第２のトランジスタと、前記メインワード線と前記第２のトランジスタの制御電極との間に接続され、制御電極が前記第２の電源配線に接続された前記第１導電型の第３のトランジスタと、備えることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、アドレス信号に基づいてメインワード線を活性レベル又は非活性レベルに駆動するメインワードドライバと、前記アドレス信号に基づいてワードドライバ選択線を活性レベル又は非活性レベルに駆動するワード選択ドライバと、前記メインワード線及び前記ワードドライバ選択線に接続され、サブワード線を駆動するサブワードドライバと、を備え、前記サブワードドライバは、前記メインワード線及び前記ワードドライバ選択線がいずれも前記活性レベルであることに応答して前記サブワード線を活性レベルに駆動し、前記メインワード線が前記非活性レベルであることに応答して前記サブワード線を第１の非活性レベルに駆動し、前記メインワード線が前記活性レベルであり、且つ、前記ワードドライバ選択線が前記非活性レベルであることに応答して前記サブワード線を前記第１の非活性レベルとは異なる第２の非活性レベルに駆動することを特徴とする。
【０００８】
本発明のさらに他の側面による半導体装置は、第１のメインワード線を含む複数のメインワード線と、第１及び第２のワードドライバ選択線を含む複数のワードドライバ選択線と、第１及び第２のサブワード線を含む複数のサブワード線と、第１及び第２のサブワードドライバを含む複数のサブワードドライバと、それぞれ第１及び第２の電位を供給する第１及び第２の電源配線と、を備え、前記複数のサブワードドライバは、前記複数のワードドライバ選択線の対応するものと前記複数のサブワード線の対応するものとの間に接続され、制御電極が前記対応するメインワード線に接続された第１導電型の第１のトランジスタと、前記対応するサブワード線と前記第１の電源配線との間に接続され、制御電極が前記対応するメインワード線に接続された第２導電型の第２のトランジスタと、をそれぞれ含み、記第１のサブワードドライバは、前記第１のメインワード線及び前記第１のワードドライバ選択線に接続されて前記第１のサブワード線を駆動し、前記第２のサブワードドライバは、前記第１のメインワード線及び前記第２のワードドライバ選択線に接続されて前記第２のサブワード線を駆動し、さらに、前記複数のメインワード線の対応するものと前記第２のトランジスタの前記制御電極との間に接続され、制御電極が前記第２の電源配線に接続された前記第１導電型の第３のトランジスタを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、サブワードドライバの占有面積が縮小されるとともに、オフリーク電流を低減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ロウデコーダ１２の構成を示すブロック図である。
【図３】メモリセルアレイ１１の構造を示す略平面図である。
【図４】メモリセルアレイ１１の一部をさらに拡大して示す略平面図である。
【図５】第１の実施形態によるサブワードドライバＳＷＤの構成を示す回路図である。
【図６】サブワードドライバＳＷＤの動作を説明するための波形図であり、（ａ）は活性化される場合の動作を示し、（ｂ）〜（ｄ）は非活性化される場合の動作を示している。
【図７】第２の実施形態によるサブワードドライバＳＷＤの構成を示す回路図である。
【図８】第３の実施形態によるサブワードドライバＳＷＤの構成を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１２】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のサブワード線ＳＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。サブワード線ＳＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、メモリセルアレイ１１内のセンスアンプＳＡに接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してメインアンプ１４に接続される。
【００１４】
ロウデコーダ１２、カラムデコーダ１３及びメインアンプ１４の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１を介してアドレス信号ＡＤＤが供給されるとともに、コマンド端子２２を介してコマンド信号ＣＭＤが供給される。アクセス制御回路２０は、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてロウデコーダ１２、カラムデコーダ１３、メインアンプ１４及びデータ入出力回路３０の動作を制御する。
【００１５】
具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すサブワード線ＳＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。
【００１６】
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをメインアンプ１４に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがメインアンプ１４及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、メインアンプ１４及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１７】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電位ＶＰＰ，ＶＫＫ１，ＶＫＫ２，ＶＫＫ３，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される正電位である。一方、内部電位ＶＫＫ１，ＶＫＫ２，ＶＫＫ３はいずれも負電位であり、そのレベルは、
ＶＳＳ＞ＶＫＫ１＞ＶＫＫ２＞ＶＫＫ３
である。一例として、
ＶＫＫ１＝−０．２Ｖ
ＶＫＫ２＝−０．３Ｖ
ＶＫＫ３＝−１．０Ｖ
である。
【００１８】
内部電位ＶＰＰ，ＶＫＫ１，ＶＫＫ２，ＶＫＫ３は、主にメモリセルアレイ１１及びロウデコーダ１２において用いられる電位である。メモリセルアレイ１１及びロウデコーダ１２の構成については後述する。内部電位ＶＡＲＹは、主にセンスアンプＳＡにおいて用いられる電位である。センスアンプＳＡが活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電位ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として外部電位ＶＤＤよりも電位の低い内部電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００１９】
図２は、ロウデコーダ１２の構成を示すブロック図である。
【００２０】
図２に示すように、ロウデコーダ１２は、アドレス信号ＡＤＤをプリデコードするプリデコーダ５０と、プリデコーダ５０からの出力信号ＰＤ１に基づいてメインワード線ＭＷＢを駆動するメインワードドライバ５１と、プリデコーダ５０からの出力信号ＰＤ２に基づいてワードドライバ選択線ＦＸＴを駆動するワード選択ドライバ５２とを含む。プリデコーダ５０は、アドレス信号ＡＤＤの第１の部分をデコードすることによって出力信号ＰＤ１を生成し、アドレス信号ＡＤＤの第２の部分をデコードすることによって出力信号ＰＤ２を生成する。アドレス信号ＡＤＤの第１の部分と第２の部分は、一部のビットが重複していても構わない。
【００２１】
メインワードドライバ５１は、プリデコーダ５０からの出力信号ＰＤ１を受け、これに基づいて複数のメインワード線ＭＷＢのうち選択された１又は２以上のメインワード線ＭＷＢを活性レベルとする。他のメインワード線ＭＷＢは非活性レベルとされる。本実施形態においては、メインワード線ＭＷＢの活性レベルはＶＫＫ３であり、非活性レベルはＶＰＰである。
【００２２】
ワード選択ドライバ５２は、プリデコーダ５０からの出力信号ＰＤ２を受け、これに基づいて複数のワードドライバ選択線ＦＸＴのうち選択された１又は２以上のワードドライバ選択線ＦＸＴを活性レベルとする。他のワードドライバ選択線ＦＸＴは非活性レベルとされる。本実施形態においては、ワードドライバ選択線ＦＸＴの活性レベルはＶＰＰであり、非活性レベルはＶＫＫ２である。
【００２３】
このようにして駆動されるメインワード線ＭＷＢ及びワードドライバ選択線ＦＸＴは、メモリセルアレイ１１に含まれるサブワードドライバに接続される。
【００２４】
図３は、メモリセルアレイ１１の構造を示す略平面図である。
【００２５】
図３に示すように、メモリセルアレイ１１は、マトリクス状にレイアウトされた複数のメモリマットＭＡＴを有している。Ｘ方向に隣り合う２つのメモリマットＭＡＴ間には、サブワードドライバ領域ＳＷが設けられている。一方、Ｙ方向に隣り合う２つのメモリマットＭＡＴ間には、センスアンプ領域ＳＡＡが設けられている。また、Ｙ方向に延在するサブワードドライバ領域ＳＷの列と、Ｘ方向に延在するセンスアンプ領域ＳＡＡの列とが交差する領域には、サブワードクロス領域ＳＸが設けられている。サブワードクロス領域ＳＸには後述するメイン入出力配線を駆動するサブアンプなどが配置される。
【００２６】
図４は、メモリセルアレイ１１の一部をさらに拡大して示す略平面図である。
【００２７】
図４に示すように、メモリセルアレイ１１内には、Ｘ方向に延びるローカル入出力配線対ＬＩＯＴ，ＬＩＯＢと、Ｙ方向に延びるメイン入出力配線対ＭＩＯＴ，ＭＩＯＢが設けられている。ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢ及びメイン入出力配線対ＭＩＯＴ，ＭＩＯＢは、階層的に構築されたデータ入出力配線である。
【００２８】
ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢは、メモリセルＭＣから読み出されたリードデータ及びメモリセルＭＣに書き込むべきライトデータを、メモリセルアレイ１１内で伝達するために用いられる。ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢは、一対の配線を用いてリードデータ及びライトデータを伝送するディファレンシャル型のデータ入出力配線である。ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢは、センスアンプ領域ＳＡＡ及びサブワードクロス領域ＳＸ上においてＸ方向にレイアウトされている。
【００２９】
メイン入出力配線対ＭＩＯＴ，ＭＩＯＢは、リードデータをメモリセルアレイ１１からメインアンプ１４に伝達するとともに、ライトデータをメインアンプ１４からメモリセルアレイ１１に伝達するために用いられる。メイン入出力配線対ＭＩＯＴ，ＭＩＯＢもまた、一対の配線を用いてリードデータ及びライトデータを伝送するディファレンシャル型のデータ入出力配線である。メイン入出力配線対ＭＩＯＴ，ＭＩＯＢは、メモリマットＭＡＴ及びセンスアンプ領域ＳＡＡ上においてＹ方向にレイアウトされている。Ｙ方向に延びる多数のメイン入出力配線対ＭＩＯＴ，ＭＩＯＢは平行に設けられ、メインアンプ１４に接続されている。
【００３０】
メモリマットＭＡＴ内には、Ｘ方向に延在するサブワード線ＳＷＬとＹ方向に延在するビット線ＢＬＴ又はＢＬＢとの交点にメモリセルＭＣが配置されている。メモリセルＭＣは、対応するビット線ＢＬＴ又はＢＬＢとプレート配線（例えばプリチャージ配線）との間にセルトランジスタＴｒとセルキャパシタＣとが直列に接続された構成を有している。セルトランジスタＴｒはＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極は対応するサブワード線ＳＷＬに接続されている。
【００３１】
サブワードドライバ領域ＳＷには、多数のサブワードドライバＳＷＤが設けられている。各サブワードドライバＳＷＤは、ロウアドレスに基づいて、対応するサブワード線ＳＷＬをそれぞれ駆動する。
【００３２】
また、サブワードドライバＳＷＤにはメインワード線ＭＷＢ及びワードドライバ選択線ＦＸＴが接続されている。一つのサブワードドライバＳＷＤ上には複数のワードドライバ選択線ＦＸＴが配線され、一本のメインワード線ＭＷＢで選択される複数のサブワードドライバＳＷＤのうち、一つのワードドライバ選択線ＦＸＴによっていずれか１個を選択することによって１本のサブワード線ＳＷＬが活性化される。
【００３３】
センスアンプ領域ＳＡＡには、多数のセンスアンプＳＡ、イコライズ回路ＥＱ及びカラムスイッチＹＳＷが設けられている。各センスアンプＳＡ及び各イコライズ回路ＥＱは、対応するビット線対ＢＬＴ，ＢＬＢに接続されている。本実施形態による半導体装置はいわゆるオープンビット線構造を有しており、したがって同じセンスアンプＳＡに接続されたビット線対ＢＬＴ，ＢＬＢは、それぞれ異なるメモリマットＭＡＴ（つまりＹ方向に隣り合う２つのメモリマット）に配置される。センスアンプＳＡはこれらのビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、イコライズ回路ＥＱはビット線対ＢＬＴ，ＢＬＢを同電位にイコライズする。センスアンプＳＡによって増幅されたリードデータは、まずローカル入出力配線対ＬＩＯＴ，ＬＩＯＢに伝達され、そこからさらにメイン入出力配線対ＭＩＯＴ，ＭＩＯＢに伝達される。
【００３４】
カラムスイッチＹＳＷは、対応するセンスアンプＳＡとローカル入出力配線対ＬＩＯＴ，ＬＩＯＢとの間に設けられており、対応するカラム選択信号ＹＳがハイレベルに活性化することで両者を接続する。カラム選択信号ＹＳは、カラムアドレスに基づき、カラムデコーダ１３によって生成される。
【００３５】
サブワードクロス領域ＳＸには、複数のサブアンプＳＵＢが設けられている。サブアンプＳＵＢはサブワードクロス領域ＳＸごとに複数個設けられており、対応するメイン入出力配線対ＭＩＯＴ，ＭＩＯＢを駆動する。各サブアンプＳＵＢの入力端は、対応するローカル入出力配線対ＬＩＯＴ，ＬＩＯＢに接続されており、各サブアンプＳＵＢの出力端は、対応するメイン入出力配線対ＭＩＯＴ，ＭＩＯＢに接続されている。各サブアンプＳＵＢは、対応するローカル入出力配線対ＬＩＯＴ，ＬＩＯＢ上のデータに基づいて、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢをそれぞれ駆動する。尚、サブアンプＳＵＢの代わりに、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢとローカル入出力配線対ＬＩＯＴ，ＬＩＯＢとをＮチャンネル型ＭＯＳトランジスタによって接続する、いわゆるパスゲートを用いても構わない。
【００３６】
上述の通り、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢはメモリマットＭＡＴを横断するように設けられている。そして、各メイン入出力配線対ＭＩＯＴ，ＭＩＯＢの一端はメインアンプ１４に接続されている。これにより、センスアンプＳＡを用いて読み出されたデータは、ローカル入出力配線対ＬＩＯＴ，ＬＩＯＢを介してサブアンプＳＵＢに転送され、さらにメイン入出力配線対ＭＩＯＴ，ＭＩＯＢを介してメインアンプ１４に送られる。メインアンプ１４は、メイン入出力配線対ＭＩＯＴ，ＭＩＯＢを介して供給されるデータをさらに増幅する。
【００３７】
図５は、第１の実施形態によるサブワードドライバＳＷＤの構成を示す回路図である。
【００３８】
図５に示すように、第１の実施形態によるサブワードドライバＳＷＤは、Ｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２と、Ｎチャンネル型ＭＯＳトランジスタＮ１によって構成されている。トランジスタＰ１のソースは対応するワードドライバ選択線ＦＸＴに接続され、ドレインは対応するサブワード線ＳＷＬに接続され、ゲート電極は対応するメインワード線ＭＷＢに接続されている。トランジスタＮ１のソースには電源配線を介して内部電位ＶＫＫ１が供給され、ドレインは対応するサブワード線ＳＷＬに接続され、ゲート電極はトランジスタＰ２を介して対応するメインワード線ＭＷＢに接続されている。トランジスタＰ２のゲート電極には、電源配線を介して内部電位ＶＫＫ２が供給されている。トランジスタＰ２は、トランジスタＮ１のゲート−ドレイン間電圧を緩和することによってＧＩＤＬ（Gate Induced Drain Leakage）を低減するために用いられる。
【００３９】
かかる構成により、各サブワードドライバＳＷＤは、対応するメインワード線ＭＷＢ及び対応するワードドライバ選択線ＦＸＴがいずれも活性レベルとなった場合、対応するサブワードドライバＳＷＤをＶＰＰレベルに駆動する。それ以外の場合は、対応するサブワードドライバＳＷＤを非活性レベルに駆動する。
【００４０】
特に限定されるものではないが、１つのメモリマットＭＡＴ内においては、１本のメインワード線ＭＷＢに対して４本のワードドライバ選択線ＦＸＴが割り当てられる。例えば、図５には３本のメインワード線ＭＷＢ０〜ＭＷＢ２が示されており、これらメインワード線ＭＷＢ０〜ＭＷＢ２にはワードドライバ選択線ＦＸＴ０〜ＦＸＴ３が共通に割り当てられている。
【００４１】
より具体的に説明すると、メインワード線ＭＷＢ０が割り当てられたサブワードドライバＳＷＤ０〜ＳＷＤ３は、それぞれワードドライバ選択線ＦＸＴ０〜ＦＸＴ３に接続されており、これによってサブワード線ＳＷＬ０〜ＳＷＬ３がそれぞれ駆動される。また、メインワード線ＭＷＢ１が割り当てられたサブワードドライバＳＷＤ４〜ＳＷＤ７は、それぞれワードドライバ選択線ＦＸＴ０〜ＦＸＴ３に接続されており、これによってサブワード線ＳＷＬ４〜ＳＷＬ７がそれぞれ駆動される。さらに、メインワード線ＭＷＢ２が割り当てられたサブワードドライバＳＷＤ８〜ＳＷＤ１１は、それぞれワードドライバ選択線ＦＸＴ０〜ＦＸＴ３に接続されており、これによってサブワード線ＳＷＬ８〜ＳＷＬ１１がそれぞれ駆動される。
【００４２】
そして、ワードドライバ選択線ＦＸＴ０，ＦＸＴ２に接続されたサブワードドライバＳＷＤ０，ＳＷＤ２，ＳＷＤ４，ＳＷＤ６，ＳＷＤ８，ＳＷＤ１０については、メモリマットＭＡＴのＸ方向における一方側（左側）に配置される。これに対し、ワードドライバ選択線ＦＸＴ１，ＦＸＴ３に接続されたサブワードドライバＳＷＤ１，ＳＷＤ３，ＳＷＤ５，ＳＷＤ７，ＳＷＤ９，ＳＷＤ１１については、メモリマットＭＡＴのＸ方向における他方側（右側）に配置される。
【００４３】
サブワード線ＳＷＬ０〜ＳＷＬ１１はいずれもＸ方向に延在するとともに、この順にＹ方向に配列されている。このため、同じメインワード線ＭＷＢに対応する４本のサブワード線ＳＷＬは、Ｙ方向に連続して配置されることになる。
【００４４】
図６は、第１の実施形態によるサブワードドライバＳＷＤの動作を説明するための波形図であり、（ａ）は活性化される場合の動作を示し、（ｂ）〜（ｄ）は非活性化される場合の動作を示している。
【００４５】
まず、図６（ａ）に示すように、対応するメインワード線ＭＷＢ及び対応するワードドライバ選択線ＦＸＴがいずれも活性レベルになると、当該サブワードドライバＳＷＤは、対応するサブワード線ＳＷＬをＶＰＰレベルに駆動する。上述の通り、メインワード線ＭＷＢの活性レベルはＶＫＫ１であり、ワードドライバ選択線ＦＸＴの活性レベルはＶＰＰである。この場合、トランジスタＰ１がオンするため、サブワード線ＳＷＬがＶＰＰレベルに駆動される。これにより、このサブワード線ＳＷＬに接続されたセルトランジスタＴｒがオンする。
【００４６】
この時、トランジスタＮ１のゲート電位は、トランジスタＰ２の介在によりＶＫＫ２レベルに抑制される。このため、メインワード線ＭＷＢの活性レベルとしてより低い電位（ＶＫＫ３）を用いているにもかかわらず、ＧＩＤＬを抑制することが可能となる。
【００４７】
一方、サブワードドライバＳＷＤの非活性状態は３種類存在する。
【００４８】
第１の非活性状態は、図６（ｂ）に示すように、対応するメインワード線ＭＷＢ及び対応するワードドライバ選択線ＦＸＴがいずれも非活性レベルである場合に得られる。上述の通り、メインワード線ＭＷＢの非活性レベルはＶＰＰであり、ワードドライバ選択線ＦＸＴの非活性レベルはＶＫＫ２である。この場合、トランジスタＮ１がオンするため、サブワード線ＳＷＬがＶＫＫ１レベルに駆動される。これにより、このサブワード線ＳＷＬに接続されたセルトランジスタＴｒはオフ状態を維持する。
【００４９】
第２の非活性状態は、図６（ｃ）に示すように、対応するメインワード線ＭＷＢが非活性レベルであり、対応するワードドライバ選択線ＦＸＴが活性レベルである場合に得られる。上述の通り、メインワード線ＭＷＢの非活性レベルはＶＰＰであり、ワードドライバ選択線ＦＸＴの活性レベルはＶＰＰである。この場合も、トランジスタＮ１がオンするため、サブワード線ＳＷＬがＶＫＫ１レベルに駆動される。これにより、このサブワード線ＳＷＬに接続されたセルトランジスタＴｒはオフ状態を維持する。
【００５０】
第３の非活性状態は、図６（ｄ）に示すように、対応するメインワード線ＭＷＢが活性レベルであり、対応するワードドライバ選択線ＦＸＴが非活性レベルである場合に得られる。上述の通り、メインワード線ＭＷＢの活性レベルはＶＫＫ３であり、ワードドライバ選択線ＦＸＴの非活性レベルはＶＫＫ２である。ここで、ＶＫＫ２＞ＶＫＫ３であることから、第３の非活性状態においてもトランジスタＰ１がオンする。これにより、サブワード線ＳＷＬがＶＫＫ２レベルに駆動され、このサブワード線ＳＷＬに接続されたセルトランジスタＴｒはより深いオフ状態となる。
【００５１】
このように、本実施形態においては、非活性化されたサブワードドライバＳＷＤのうち、対応するメインワード線ＭＷＢが活性レベルとなっているもの、つまり、第３の非活性状態となっているサブワードドライバＳＷＤについては、対応するサブワード線ＳＷＬをＶＫＫ１レベルよりも低いＶＫＫ２レベルに駆動する。
【００５２】
例えば、図５に示すサブワード線ＳＷＬ２が選択される場合を考えると、メインワード線ＭＷＢを共有しないサブワード線ＳＷＬ４〜ＳＷＬ１１についてはＶＫＫ１レベルとなり、メインワード線ＭＷＢを共有するサブワード線ＳＷＬ０，ＳＷＬ１，ＳＷＬ３についてはＶＫＫ２（＜ＶＫＫ１）レベルとなる。これにより、サブワード線ＳＷＬ２がＶＰＰレベルに駆動されることによる隣接サブワード線ＳＷＬ１，ＳＷＬ３への影響が低減される。
【００５３】
つまり、例えばサブワード線ＳＷＬ２がＶＰＰレベルに駆動されると、これに隣接するサブワード線ＳＷＬ１，ＳＷＬ３に接続されたセルトランジスタＴｒのしきい値が低下し、セルキャパシタＣに蓄積された電荷のリークが増大することがある。しかしながら、本実施形態では、隣接するサブワード線ＳＷＬ１，ＳＷＬ３の非活性レベルがより低いＶＫＫ２レベルに設定されることから、電荷のリークを抑制することが可能となる。しかも、本実施形態では、メインワード線ＭＷＢを共有する非選択サブワード線ＳＷＬのみがＶＫＫ２レベルに設定されることから、よりレベルの低い負電位を使用することによるＧＩＤＬの増大を最小限に抑えることが可能となる。
【００５４】
さらに、本実施形態では、ワードドライバ選択線ＦＸＴが相補信号ではなく単一信号を伝送することから、従来に比べてワードドライバ選択線の本数を半減させることも可能となり、ワードドライバ選択線ＦＸＴによる配線層の占有面積も削減される。
【００５５】
図７は、第２の実施形態によるサブワードドライバＳＷＤの構成を示す回路図である。
【００５６】
図７に示すように、第２の実施形態によるサブワードドライバＳＷＤは、Ｐチャンネル型ＭＯＳトランジスタＰ２が２つのサブワードドライバＳＷＤに共有されている。また、トランジスタＰ２は、トランジスタＰ１のゲート電極とメインワード線ＭＷＢとの間に介在するよう接続されている。例えば、サブワードドライバＳＷＤ０，ＳＷＤ２に含まれるトランジスタＰ１，Ｎ１のゲート電極は全て共通接続され、当該接点とメインワード線ＭＷＢ０との間にトランジスタＰ２が挿入されている。
【００５７】
その他の構成については、図５に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５８】
本実施形態においては、上述した第１の実施形態に比べてトランジスタＰ２の数を半減させることができることから、上述した第１の実施形態による効果に加え、サブワードドライバＳＷＤによるチップ上の占有面積をより削減することが可能となる。
【００５９】
図８は、第３の実施形態によるサブワードドライバＳＷＤの構成を示す回路図である。
【００６０】
図８に示すように、第３の実施形態においては、隣接するメインワード線ＭＷＢに対応する複数のサブワードドライバＳＷＤに対して互いに異なるワードドライバ選択線ＦＸＴが割り当てられている点において、図５に示した第１の実施形態と相違している。
【００６１】
例えば、メインワード線ＭＷＢ０に対応するサブワードドライバＳＷＤ０〜ＳＷＤ３にはそれぞれワードドライバ選択線ＦＸＴ０〜ＦＸＴ３が割り当てられ、メインワード線ＭＷＢ１に対応するサブワードドライバＳＷＤ４〜ＳＷＤ７にはそれぞれワードドライバ選択線ＦＸＴ４〜ＦＸＴ７が割り当てられ、メインワード線ＭＷＢ２に対応するサブワードドライバＳＷＤ８〜ＳＷＤ１１にはそれぞれワードドライバ選択線ＦＸＴ０〜ＦＸＴ３が割り当てられている。つまり、偶数番が付されたメインワード線ＭＷＢ０，ＭＷＢ２・・に対応するサブワードドライバＳＷＤについてはワードドライバ選択線ＦＸＴ０〜ＦＸＴ３が割り当てられ、奇数番が付されたメインワード線ＭＷＢ１，ＭＷＢ３・・に対応するサブワードドライバＳＷＤについてはワードドライバ選択線ＦＸＴ４〜ＦＸＴ７が割り当てられている。
【００６２】
さらに、本実施形態では、アドレス信号ＡＤＤに基づいて所定のメインワード線ＭＷＢが選択されると、これに隣接する両側のメインワード線ＭＷＢも強制的に活性レベルとされる。例えば、アドレス信号ＡＤＤに基づいてメインワード線ＭＷＢ１が選択される場合、メインワード線ＭＷＢ１のみならず、これに隣接する両側のメインワード線ＭＷＢ０，ＭＷＢ２についてもＶＫＫ３レベルに活性化される。このような動作は、図２に示したメインワードドライバ５１によって行われる。
【００６３】
これにより、例えば、メインワード線ＭＷＢ１に対応するサブワードドライバＳＷＤ４〜ＳＷＤ７のいずれかが活性化された場合、メインワード線ＭＷＢ０に対応するサブワードドライバＳＷＤ０〜ＳＷＤ３及びメインワード線ＭＷＢ２に対応するサブワードドライバＳＷＤ８〜ＳＷＤ１１の全てが第３の非活性状態となる。このため、本実施形態においては、選択されたサブワード線ＳＷＬがサブワード線ＳＷＬ４やＳＷＬ７のように、当該グループの端部に位置する場合であっても、その両側に位置する非選択のサブワード線ＳＷＬは必ずＶＫＫ２レベルとなる。
【００６４】
このように、本実施形態においては、どのサブワード線ＳＷＬが選択された場合であっても、その両側に位置する非選択のサブワード線ＳＷＬを必ずＶＫＫ２レベルとすることが可能となるため、電荷のリークをより効果的に抑制することが可能となる。
【００６５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６６】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      メインアンプ
２０      アクセス制御回路
２１      アドレス端子
２２      コマンド端子
３０      データ入出力回路
３１      データ端子
４０      電源回路
４１，４２    電源端子
５０      プリデコーダ
５１      メインワードドライバ
５２      ワード選択ドライバ
ＢＬ      ビット線
ＢＬＴ，ＢＬＢ    ビット線対
Ｃ        セルキャパシタ
ＥＱ      イコライズ回路
ＦＸＴ    ワードドライバ選択線
ＬＩＯＴ，ＬＩＯＢ    ローカル入出力配線対
ＭＡＴ    メモリマット
ＭＣ      メモリセル
ＭＩＯＴ，ＭＩＯＢ    メイン入出力配線対
ＭＷＢ    メインワード線
Ｎ１，Ｐ１，Ｐ２    トランジスタ
ＳＡ      センスアンプ
ＳＡＡ    センスアンプ領域
ＳＵＢ    サブアンプ
ＳＷ      サブワードドライバ領域
ＳＷＤ    サブワードドライバ
ＳＷＬ    サブワード線
ＳＸ      サブワードクロス領域
Ｔｒ      セルトランジスタ
ＹＳＷ    カラムスイッチ
【図１】
2016015185.tif 000003
【図２】
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【図３】
2016015185.tif 000005
【図４】
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【図５】
2016015185.tif 000007
【図６】
2016015185.tif 000008
【図７】
2016015185.tif 000009
【図８】
2016015185.tif 000010