(57)【要約】【課題】アラームの発生要因が短時間で解消される場合であっても、確実にアラームを発報することが可能な周波数信号装置を提供する。【解決手段】周波数信号装置において、検出部５３ａ、５４はＰＬＬ回路部３２、４２から取得したアラーム要因の状態変化に基づいて状態変化の検出情報を出力し、記憶部５３ｂ、５３ｃはアラーム要因に係る要因情報を記憶する。アラーム発報部は、検出情報を取得すると、記憶部５３ｂ、５３ｃに記憶されている要因情報５３ｂ、５３ｃを読み出して、対応するアラームを発報、停止する。このとき、先のアラーム要因の検出情報を出力した後、次のアラーム要因の状態変化を検出した場合に、記憶部５３ｂ、５３ｃは、先のアラーム要因に係る要因情報の読み出しが完了してから、次のアラーム要因の要因情報を記憶する。【選択図】図１
2016040894.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器から出力された周波数信号を分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較器にて取り出し、前記位相差に対応する制御電圧をループフィルタより前記電圧制御発振器に供給するＰＬＬ回路部と、
前記ＰＬＬ回路部から取得した、予め設定されたアラーム項目についてのアラーム要因の発生または解消に係る状態変化を示す情報に基づいて、前記状態変化が検出されたことを示す検出情報を出力する検出部と、
前記状態変化に係るアラーム要因の内容を示し、またはアラーム要因が解消したことを示す要因情報を記憶する記憶部と、
前記検出部から検出情報を取得した場合に、前記記憶部に記憶されている要因情報を読み出して、当該アラーム要因の内容に対応したアラーム項目についてのアラームを発報し、または解消したアラーム要因に応じて既に発報しているアラームを停止するアラーム発報部と、を備え、
前記記憶部は、先のアラーム要因についての検出情報を出力した後、次のアラーム要因に係る状態変化を示す情報を取得した場合に、前記アラーム発報部による先のアラーム要因に係る要因情報の読み出しが完了してから、次のアラーム要因に係る要因情報を記憶すること、を特徴とする周波数信号装置。
【請求項２】
前記検出部は、前記ＰＬＬ回路部からアラーム要因の要因情報を取得し、先に前記記憶部に記憶されたアラーム要因の要因情報と、新たに取得したアラーム要因の要因情報とを比較し、これらの要因情報が一致しない場合に、前記検出情報を出力することを特徴とする請求項１に記載の周波数信号装置。
【請求項３】
前記検出部から、アラーム発報部への検出情報の出力と、前記アラーム発報部による、記憶部からの要因情報の読み出しとは、互いに異なる通信経路を介して行われることを特徴とする請求項１または２に記載の周波数信号装置。
【請求項４】
前記アラーム発報部による記憶部からの要因情報の読み出しは、シリアル通信にて行われることを特徴とする請求項３に記載の周波数信号装置。
【請求項５】
周波数設定値に対応する周波数の基準周波数信号を前記位相差比較部に供給するＤＤＳ回路部を備え、前記検出部は、前記ＰＬＬ回路部に加え、当該ＤＤＳ回路部から取得した前記アラーム要因の状態変化を示す情報に基づき検出情報の出力を行い、前記記憶部は当該ＤＤＳ回路部のアラーム要因に係る要因情報の記憶を行うことを特徴とする請求項１ないし４のいずれか一つに記載の周波数信号装置。
【請求項６】
前記検出部及び記憶部は、前記ＰＬＬ回路部とＤＤＳ回路部とに各々独立して設けられていることを特徴とする請求項５に記載の周波数信号装置。
【請求項７】
アラーム発報部に試験用のアラームの発報または停止を行わせるために、外部から前記検出部に向けて、疑似アラーム要因の発生または解消に係る状態変化を示す情報の入力を受け付ける疑似要因入力部を備えることを特徴とする請求項１ないし６のいずれか一つに記載の周波数信号装置。
【請求項８】
前記検出部及び記憶部と、前記アラーム発報部とは、ＦＰＧＡからなることを特徴とする請求項１ないし７のいずれか一つに記載の周波数信号装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作や状態に関するアラームを発報する周波数信号装置に関する。
【背景技術】
【０００２】
周波数信号を出力する装置（以下、「周波数信号装置」という）には、予め設定された固定周波数信号を出力する発振器や、設定周波数に応じた周波数信号を可変出力可能な周波数シンセサイザなどがある。発振器は、例えば出力端子を切り替えることにより出力周波数信号の周波数を切り替えることができる場合がある。また周波数シンセサイザは、内部に設けられた可変分周器の分周数を設定周波数に応じて変更することにより所望の周波数の周波数信号を出力できる。
【０００３】
これらの周波数信号装置には、出力周波数を安定させるためのＰＬＬ（Phased Lock Loop）回路部や、位相比較用の基準信号の周波数を調整するＤＤＳ（Direct Digital Synthesizer）回路部などが設けられており、これらの回路部に不具合があった場合には、アラームを発報することができるように構成されているものがある（例えば特許文献１）。周波数の変更に伴って発生するアラーム（例えばＰＬＬ回路部の位相比較器出力における位相差が大きく、アンロック状態であることを示すアラーム）は、周波数の変更が確実に実行されたか否かを確認する情報として利用することもできる。
【０００４】
一方で出願人は、周波数の変更を行った後、数十μｓオーダーといった極めて短い時間で出力周波数を安定させることが可能な周波数信号装置の開発を行っている。このように短時間で周波数の変更が完了してしまうと、例えばアラーム要因が発生してから、実際にアラームを発報するまでに、アラーム要因が解消してしまい、アラーム発報が実行されないといった事態が生じ得る。
【０００５】
しかしながらアラームは、既述のように周波数の変更を確認するために必要となるだけでなく、周波数信号装置の状態を把握する情報としても重要ある。このため、短時間でアラーム要因が解消したとしても、確実にアラームを発報する必要がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６６６０５号公報：請求項１、段落００３８
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明はこのような事情の下になされたものであり、その目的は、アラームの発生要因が短時間で解消される場合であっても、確実にアラームを発報することが可能な周波数信号装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る周波数信号装置は、
電圧制御発振器から出力された周波数信号を分周し、分周された周波数信号の位相と、基準周波数信号の位相との位相差を位相比較器にて取り出し、前記位相差に対応する制御電圧をループフィルタより前記電圧制御発振器に供給するＰＬＬ回路部と、
前記ＰＬＬ回路部から取得した、予め設定されたアラーム項目についてのアラーム要因の発生または解消に係る状態変化を示す情報に基づいて、前記状態変化が検出されたことを示す検出情報を出力する検出部と、
前記状態変化に係るアラーム要因の内容を示し、またはアラーム要因が解消したことを示す要因情報を記憶する記憶部と、
前記検出部から検出情報を取得した場合に、前記記憶部に記憶されている要因情報を読み出して、当該アラーム要因の内容に対応したアラーム項目についてのアラームを発報し、または解消したアラーム要因に応じて既に発報しているアラームを停止するアラーム発報部と、を備え、
前記記憶部は、先のアラーム要因についての検出情報を出力した後、次のアラーム要因に係る状態変化を示す情報を取得した場合に、前記アラーム発報部による先のアラーム要因に係る要因情報の読み出しが完了してから、次のアラーム要因に係る要因情報を記憶すること、を特徴とする。
【０００９】
上述の周波数信号装置は、下記の特徴を備えていてもよい。
（ａ）前記検出部は、前記ＰＬＬ回路部からアラーム要因の要因情報を取得し、先に前記記憶部に記憶されたアラーム要因の要因情報と、新たに取得したアラーム要因の要因情報とを比較し、これらの要因情報が一致しない場合に、前記検出情報を出力すること。
（ｂ）前記検出部から、アラーム発報部への検出情報の出力と、前記アラーム発報部による、記憶部からの要因情報の読み出しとは、互いに異なる通信経路を介して行われること。このとき、前記アラーム発報部による記憶部からの要因情報の読み出しは、シリアル通信にて行われること。
（ｃ）周波数設定値に対応する周波数の基準周波数信号を前記位相差比較部に供給するＤＤＳ回路部を備え、前記検出部は、前記ＰＬＬ回路部に加え、当該ＤＤＳ回路部から取得した前記アラーム要因の状態変化を示す情報に基づき検出情報の出力を行い、前記記憶部は当該ＤＤＳ回路部のアラーム要因に係る要因情報の記憶を行うこと。この場合に、前記検出部及び記憶部は、前記ＰＬＬ回路部とＤＤＳ回路部とに各々独立して設けられていること。
（ｄ）アラーム発報部に試験用のアラームの発報または停止を行わせるために、外部から前記検出部に向けて、疑似アラーム要因の発生または解消に係る状態変化を示す情報の入力を受け付ける疑似要因入力部を備えること。
（ｅ）前記検出部及び記憶部と、前記アラーム発報部とは、ＦＰＧＡからなること。
【発明の効果】
【００１０】
本発明は、アラーム要因に係る状態変化の検出を行う検出部と、アラームの発報を実行するアラーム発報部と、前記状態変化に応じた要因情報を一時的に記憶する記憶部とを備える。そして、アラーム要因の状態変化を続けて検出した場合には、検出部からアラーム発報部に次の状態変化の検出を知らせ、次いで先のアラーム要因に係る要因情報の読み出しが完了してから、次のアラーム要因に係る要因情報を記憶部に記憶するので、各状態変化応じた要因情報を確実にアラーム発報部に伝達し、その内容に対応するアラームの発報、停止を行うことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る周波数信号装置のブロック図である。
【図２】前記周波数信号装置に設けられている発振器のブロック図である。
【図３】前記周波数信号装置に設けられている周波数シンセサイザのブロック図である。
【図４】周波数信号装置の各部から出力されるアラーム要因、及び発報されるアラームを示す説明図である。
【図５】各部に設けられている検出記憶部及びアラーム発報部の概要構成を示すブロック図である。
【図６】アラーム要因に応じて書き込まれるアラームステータスの説明図である。
【図７】前記検出記憶部の構成を示すブロック図である。
【図８】前記アラーム発報部の構成を示すブロック図である。
【図９】前記周波数信号装置からアラームを発報する動作の概要を示す第１のタイムチャートである。
【図１０】前記アラームを発報する動作の概要を示す第２のタイムチャートである。
【図１１】前記第２のタイムチャートに係る詳細な説明図である。
【発明を実施するための形態】
【００１２】
図１〜図８を参照しながら本実施の形態に係る周波数信号装置１の構成について説明する。  
図１に示すように、周波数信号装置１は、周波数ｆ２（＝２４００ＭＨｚ）と、ｆ３（＝３００）との２種類の周波数信号を出力可能な発振器３０と、２５００〜５５００ＭＨｚの範囲内で周波数ｆ１を切り替えて周波数信号を出力することが可能な周波数シンセサイザ４０と、これら発振器３０及び周波数シンセサイザ４０の出力制御や、アラーム発報などの制御を行う主制御部２０と、を備えている。また、周波数信号装置１はパラレルインターフェース（Ｉ／Ｆ）１１、２１を介して外部コンピュータなどの上位装置１０に接続されている。
【００１３】
図２に示すように発振器３０は、制御電圧に応じた周波数の周波数信号を出力するＶＣＯ（Voltage Controlled Oscillator、電圧制御発振器）３２３と、この周波数信号と、外部から供給された基準周波数信号（例えばｆＲ＝４０ＭＨｚ）との位相を比較する位相比較器３２１と、位相比較器３２１の出力に含まれる高周波成分を除去し、位相差に対応する制御電圧をＶＣＯ３２３に供給するループフィルタ３２２とを備えたＰＬＬ回路部３２により構成されている。当該ＰＬＬ回路部３２中には分周器は設けられていないが、この場合にはＶＣＯ３２３から出力された周波数信号が分周数１で分周され、位相比較器３２１にて位相比較されているとみなすことができる。
【００１４】
出力端子３３１からは、ＶＣＯ３２３の出力が周波数ｆ２の周波数信号としてそのまま出力され、また出力端子３３２からは、分周器３２４にて分周（本例では分周数８）された後の周波数ｆ３の周波数信号が出力される。
【００１５】
図１に示すように発振器３０は、制御通信路１５１を介して主制御部２０に接続され、発振器３０の起動や出力端子３３１、３３２の選択指示を主制御部２０から受け付け、また後述するアラームに関する情報を主制御部２０へと出力する。
【００１６】
次に周波数シンセサイザ４０は、図３に示すようにＶＣＯ４２３と、ＶＣＯ４２３から出力された周波数信号を分周する可変分周器４２４と、可変分周器４２４で分周された周波数信号と、ＤＤＳ回路部２３から供給された周波数ｆｃの基準周波数信号との位相を比較する位相比較器４２１と、ループフィルタ４２２とを備えたＰＬＬ回路部４２により構成されている。
【００１７】
可変分周器４２４の分周数は主制御部２０からの設定により変更することが可能であり、またＤＤＳ回路部２３から供給される基準周波数信号の周波数ｆｃも例えば数十〜数百Ｈｚ単位のステップで変更することができる。これら分周数と基準周波数信号の周波数とを組み合わせることにより、周波数シンセサイザ４０は高解像度で出力周波数信号の周波数ｆ１を変更することができる。
【００１８】
図１に示すように周波数シンセサイザ４０は、制御通信路１６１を介して主制御部２０に接続され、周波数シンセサイザ４０の起動や出力周波数の選択指示を主制御部２０から受け付け、またアラームに関する情報を主制御部２０へと出力する。
【００１９】
また本例において、周波数シンセサイザ４０に基準周波数信号を供給するＤＤＳ回路部２３は、主制御部２０側に設けられ、ＤＤＳ回路部２３の主要部を成す位相アキュムレータや正弦波テーブルは、ＦＰＧＡ（Field-Programmable Gate Array）により構成されている。さらにＤＤＳ回路部２３にて発生したディジタル周波数信号は、当該ＤＤＳ回路部２３に設けられた不図示のディジタル／アナログ変換部（ＤＡＣ（Digital Analog Convertor））によってアナログ信号に変換され、ＤＤＳ出力通信路１６２を介して周波数シンセサイザ４０に供給され、基準周波数信号として利用される。
【００２０】
また図１に示す基準クロック入力端子１３からは例えば周波数ｆｃｌｋ＝４０ＭＨｚのクロック信号が供給され、分配器１４で分配されて主制御部２０、発振器３０、周波数シンセサイザ４０の動作クロックや発振器３０の基準周波数信号として利用される。
【００２１】
以上に説明したように、周波数信号装置１の発振器３０は出力周波数ｆ２、ｆ３の特定周波数を出力する一方、周波数シンセサイザ４０は、設定された出力周波数ｆ１の周波数信号を出力する。出力周波数ｆ１の設定は主制御部２０を介して実行されるので、上位装置１０と主制御部２０とはマスター−スレーブの関係にある。なお、本例の周波数信号装置１においては、周波数シンセサイザ４０の出力周波数の設定は、例えば異なる出力周波数に対応付けて予め１００個のチャネルが用意されており、これらのチャネルの中から出力周波数を選択することによって行われる。  
本例の周波数信号装置１は、周波数シンセサイザ４０にて周波数の切り替えを行ったとき、数十μｓといった極めて短い時間で出力周波数を安定させることができる。
【００２２】
以上に説明した本例の周波数信号装置１は、発振器３０や周波数シンセサイザ４０、ＤＤＳ回路部２３の動作や状態に関し、予め設定されたアラーム項目に関するセンサなどの検出値が所定の管理範囲を外れた場合に、アラームを発報する機能を備えている。そして既述のように短時間で周波数切り替え後の出力周波数が安定する場合においても、確実にアラームを発報することが可能な機構を採用している。以下、アラームを発報する機構の詳細について説明する。
【００２３】
図１に示すように本例の周波数信号装置１におけるアラームの発報機構は、アラームを発報させる要因（アラーム要因）の検出を行い、アラーム要因に関する情報であるアラームステータス（要因情報）を一時的に記憶する検出記憶部３１、４１、２３１と、検出記憶部３１からアラームに関する情報を受け取って、実際にアラームを発報するアラーム発報部２２とを備えている。
【００２４】
検出記憶部３１、４１、２３１は、発振器３０、周波数シンセサイザ４０、ＤＤＳ回路部２３の各々に独立して設けられている。一方、アラーム発報部２２はこれらの検出記憶部３１、４１、２３１に共通して主制御部２０に１つ設けられている。アラーム発報部２２、及び検出記憶部３１、４１、２３１は各々ＦＰＧＡ（検出記憶部２３１についてはＤＤＳ回路部２３に用いられているものと共通のＦＰＧＡ）からなり、ＣＰＵ（Central Processing Unit）を用いて制御を行う場合に比べて高速で動作することができる。
【００２５】
図２、図３に示すように、検出記憶部３１、４１、２３１は、ＰＬＬ回路部３２、４２やＤＤＳ回路部２３に接続され、アラーム要因の検出を行い、このアラーム要因に関するアラームステータスを共通のアラーム発報部２２へ出力する構成となっている。
【００２６】
表１及び図４には、各検出記憶部３１、４１、２３１から出力されるアラームステータスとアラーム項目との対応関係を示す。  
（表１）  
2016040894.tif 000003
【００２７】
表１及び図４によれば、発振器３０の検出記憶部３１からは、発振器３０のＰＬＬ回路部３２がアンロック状態であることを示すアラームステータス「２ＮＤ＿ＬＤ」と、位相比較用の基準周波数信号の入力レベルが低いことを示す「ＲＥＦ＿ＤＥＴ」と、一方側の出力端子３３１（第２出力）からの出力レベルが低いことを示す「２ＮＤ＿ＤＥＴ」と、他方側の出力端子３３２（第３出力）からの出力レベルが低いことを示す「３ＲＤ＿ＤＥＴ」とが、アラーム発報部２２へと出力される。
【００２８】
また周波数シンセサイザ４０の検出記憶部４１からは、周波数シンセサイザ４０のＰＬＬ回路部４２がアンロック状態であることを示すアラームステータス「１ＳＴ＿ＬＤ」と、周波数シンセサイザ４０の出力レベルが低いことを示す「１ＳＴ＿ＤＥＴ」と、がアラーム発報部２２へと出力される。  
さらにＤＤＳ回路部２３の検出記憶部２３１からは、ＤＡＣに設けられたＤＬＬ（Delay Locked Loop）回路のエラーを示すアラームステータス「ＤＤＳ＿ＤＬＬ」がアラーム発報部２２へと出力される。
【００２９】
また、アラーム発報部２２に対しては、試験用のアラームを発報するための疑似アラーム要因を示すアラームステータス「ＡＬＭ＿Ｆ＿ＳＴＡ」の入力を上位装置１０側から、パラレルＩ／Ｆ２１を介して受け付けることができるようになっている。この観点において、パラレルＩ／Ｆ２１は本実施の形態の疑似要因入力部に相当する。
【００３０】
表１に示すように、上述の各アラームステータスのうち「１ＳＴ＿ＬＤ、ＤＤＳ＿ＤＬＬ、ＲＥＦ＿ＤＥＴ」は、１つのアラーム項目にまとめられてアラーム「ＡＬＭ＿１ＳＴ＿ＬＤ」が発報される。また、アラームステータス「２ＮＤ＿ＬＤ、ＲＥＦ＿ＤＥＴ」についても１つにまとめられ、アラーム「ＡＬＭ＿２ＮＤ＿ＬＤ」が発報される（アラームステータスＲＥＦ＿ＤＥＴ」に基づいて、アラーム項目「ＡＬＭ＿１ＳＴ＿ＬＤ、ＡＬＭ＿２ＮＤ＿ＬＤ」が同時に発報される）。残るアラームステータス「１ＳＴ＿ＤＥＴ、２ＮＤ＿ＤＥＴ、３ＲＤ＿ＤＥＴ」については、各々アラーム「ＡＬＭ＿１ＳＴ＿ＤＥＴ、ＡＬＭ＿２ＮＤ＿ＤＥＴ、ＡＬＭ＿３ＲＤ＿ＤＥＴ」と対応付けられている。また、疑似アラーム要因を示すアラームステータス「ＡＬＭ＿Ｆ＿ＳＴＡ」は、すべてのアラーム要因に対応するアラームを発報し分けることができる。
なお、以下の説明では一般的なアラームステータスを「ＸＸＸ＿ＹＹ」、アラームを「ＡＬＭ＿ＸＸＸ＿ＹＹ」とも表す。
【００３１】
本例の周波数信号装置１においては、アラーム要因の発生やその解消に係る状態変化が極めて短時間で起こるため、この状態変化に応じてアラームの発報、停止を実行することが要求される。そこで図５に示すように検出記憶部５（３１、４１、２３１）は、アラームステータスを一時的に記憶するレジスタ５３を備えると共に、アラーム要因に状態変化が生じたことを示す検出情報であるアラームトリガ「ＥＸＴ＿ＡＬＭＮ」を出力する機能を備える。
【００３２】
そして、アラームトリガを受け取ったアラーム発報部２２が検出記憶部５からアラームステータスを読み出し、この読み出しが行われるまでに次のアラーム要因の状態変化が検出された場合には、当該読み出しが完了するのを待ってから所定のレジスタ５３に次のアラームステータスを書き込む構成となっている。
【００３３】
この観点において、アラーム発報部２２はアラームトリガによって通知されたアラーム要因に関するアラームステータスの読み出し、次に読み出されるアラームステータスの書き込みタイミングを制御するマスター、検出記憶部５はアラーム発報部２２の要請に基づいてこれらの動作を実行するスレーブの関係にあるといえる。  
以下、図５〜図８を参照しながら当該動作を実施する機構について説明する。
【００３４】
図６には、各機器（発振器３０、周波数シンセサイザ４０、ＤＤＳ回路部２３）の検出記憶部５（３１、４１、２３１）とアラーム発報部２２との間でやり取りされるアラームステータスの構成を示してある。本例のアラームステータスは、ＦＰＧＡである検出記憶部５やアラーム発報部２２に設けられた例えば８ビットのレジスタ５３内の所定のアドレス位置に対応付けて書き込まれる。各アドレス位置の値が「１」であるときは対応するアラーム要因が発生し、「０」であるときはアラーム要因が解消した状態が検出されたことを示す。
【００３５】
また疑似アラーム要因は、図６に記載の各アラームステータスと同じ情報を設定することができる。すなわち、上位装置１０側から入力された疑似アラーム要因のアラームステータスは、各レジスタ５３の本来のアラームステータスが書き込まれるアドレス位置に書き込むことができる。試験用のアラームは、周波数シンセサイザ４０が稼働していない期間中に発報させるので、アドレス位置を共用しても実際にアラーム要因が発生しているのか、テストなのかを区別することは可能である。
【００３６】
図７に示すように検出記憶部５（３１、４１、２３１）には、アラーム要因の発生、解消（状態変化）を検出し、アラームトリガの出力やアラームステータスの更新を実行するアラームステータス回路５２と、アラーム発報部２２との間でアラームステータスの読み出しに係る通信を実行するシリアル通信回路５１とを備えている。
【００３７】
アラームステータス回路５２は、発振器３０や周波数シンセサイザ４０のＰＬＬ回路部３２、４２やＤＤＳ回路部２３より取得したアラーム要因の状態変化に関する情報に対応して、アラームステータスが書き込まれるステータスレジスタ５３ａと、１つ前のアラームトリガの出力動作に係るアラームステータスが書き込まれるシリアルレジスタ５３ｂと、これらステータスレジスタ５３ａ、シリアルレジスタ５３ｂに書き込まれたアラームステータスが一致しているか否かの比較を行う比較回路５４と、比較回路５４にてこれらのアラームステータスが一致していないと判断された場合に、アラーム発報部２２へ向けてアラームトリガを出力するトリガ生成回路５５とを備えている。ステータスレジスタ５３ａ、比較回路５４、トリガ生成回路５５は、本実施の形態の検出部に相当する。
【００３８】
次いでシリアル通信回路５１は、アラーム発報部２２側との通信に用いられるバッファであり、シリアルレジスタ５３ｂと同じアラームステータスが書き込まれるシリアルバッファ５３ｃと、アラーム発報部２２から取得した疑似アラーム要因のアラームステータスが書き込まれる試験用バッファ５３ｄとを備えている。シリアルレジスタ５３ｂ、シリアルバッファ５３ｃは、本実施の形態の記憶部に相当している。
【００３９】
ステータスレジスタ５３ａは、各機器３２、４２、２３側からの情報が入力されるたびにアラームステータスが書き替えられる。一方、シリアルレジスタ５３ｂは、比較回路５４により両レジスタ５３ａ、５３ｂのアラームステータスが一致しないと判定され、且つ、アラーム発報部２２によりシリアルバッファ５３ｃからのアラームステータスの読み出しが完了した後に、ステータスレジスタ５３ａ側のアラームステータスがシリアルレジスタ５３ｂへと転記される。
【００４０】
シリアルバッファ５３ｃは、アラームステータス回路５２側のシリアルレジスタ５３ｂのアラームステータスが書き替えられると、直ちに当該アラームステータスが転記される。  
また試験用バッファ５３ｄに書き込まれた疑似アラーム要因のアラームステータスは、ステータスレジスタ５３ａに転記される。そして、各機器３２、４２、２３側のアラーム要因についてのアラームステータスの処理と同様の要領で、シリアルレジスタ５３ｂ、シリアルバッファ５３ｃへと転記され、アラームトリガの出力判断や、アラーム発報部２２側へのアラームステータスの読み出しに用いられる。
【００４１】
図８に示すアラーム発報部２２は、検出記憶部５（トリガ生成回路５５）からアラームトリガを取得した場合に、検出記憶部５のシリアルバッファ５３ｃからのアラームステータスの読み出し動作を制御するアラームステータス回路２２２と、検出記憶部５との通信を実行するシリアル通信回路２２１とを備えている。
アラームステータス回路２２２は、検出記憶部５からアラームトリガを取得した場合に、シリアルバッファ５３ｃに記憶されているアラームステータスの読み出しをシリアル通信回路２２１に実行させるステータスリードトリガ回路２２４と、シリアル通信回路２２１によって検出記憶部５側から読み出されたアラームステータスが書き込まれるステータスレジスタ２２３ａとを備えている。
【００４２】
アラーム発報部２２はさらに発報回路２２５を備え、ステータスレジスタ２２３ａに書き込まれたアラームステータスの状態に対応するアラームを発報し、または発報しているアラームを停止する。アラーム発報部２２には、発振器３０、周波数シンセサイザ４０、ＤＤＳ回路部２３に各々対応してアラームステータス回路２２２、シリアル通信回路２２１が合計３組設けられ、これら各組のシリアル通信回路２２１にて取得したアラームステートに対応し、表１に示したアラームを発報し分けることができる。
【００４３】
シリアル通信回路２２１は、検出記憶部５側との通信用のバッファであり、シリアルバッファ５３ｃから読み出したアラームステータスが書き込まれるシリアルバッファ２２３ｂと、疑似アラーム要因に関するアラームステータスが書き込まれる試験用バッファ２２３ｃとを備えている。シリアルバッファ２２３ｂに読み出されたアラームステータスは、当該読み出しが完了してからアラームステータス回路２２２側のステータスレジスタ２２３ａに転記される。
【００４４】
以上に説明した構成を備えるアラーム発報部２２、検出記憶部５（３１、４１、２３１）は、図５に示すように、検出記憶部５からアラーム発報部２２へのアラームトリガの出力と、検出記憶部５からアラーム発報部２２へのアラームステータスの読み出し（またはアラーム発報部２２の試験用バッファ２２３ｃから、検出記憶部５の試験用バッファ５３ｄへの疑似アラーム要因に係るアラームステータスの出力）と、を異なる通信経路を用いて行う。
【００４５】
例えばアラームステータスは、Ｂ-ＬＶＤＳ（Bus- Low Voltage Differential Signaling）などによって制御信号が通信される通常の制御通信路１５１、１６１、２４２を用いて通信される。一方、アラームトリガの通信にはシリアルＬＶＤＳなどを用いた専用のアラームトリガ通信路１５２、１６３、２４３が用いられる。アラームトリガの通信に専用路を用いることにより、シリアル通信回路５１、２２１の構成が簡素となり、また高速通信に特化した動作を実行することができる。なお、アラームステータスやアラームトリガの通信に用いられるシリアル通信の方式は、上記の例に限定されるものではなく、他のシリアル通信方式を用いてもよい。
【００４６】
以下、上述の構成を備える周波数信号装置１の動作について説明する。ここでは周波数シンセサイザ４０において、ＰＬＬ回路部４２がアンロックのアラーム要因が発生し、その後、解消した場合について説明する。この例のおけるアラームステータスは「１ＳＴ＿ＬＤ」、図６（ｂ）に示す８ビットのレジスタに書き込まれる値は「１０００００００」、表１に示すアラームは「ＡＬＭ＿１ＳＴ＿ＬＤ」である。
【００４７】
図９は、アラーム要因の発生後、アラーム発報部２２によるアラームステータスの読み出しが完了した後のタイミングにて、当該アラーム要因が解消した場合の概略のタイムチャートを示している。  
このタイムチャートによれば、アラーム要因が発生し、そのアラーム要因に対応するアラームステータスが検出記憶部４１のステータスレジスタ５３ａに書き込まれると（図９の時刻Ｔ１）、比較回路５４によってシリアルレジスタ５３ｂに書き込まれているアラームステータスとの比較が行われる。
【００４８】
シリアルレジスタ５３ｂ内のアラームステータスがアラーム要因発生の前のものである場合には（シリアルレジスタ５３ｂに書き込まれている値は「００００００００」である）、両アラームステータスが一致しないと判断され、トリガ生成回路５５からアラーム発報部２２へアラームトリガが出力される。
【００４９】
アラーム発報部２２側のステータスリードトリガ回路２２４は、アラームトリガを取得すると、シリアル通信回路２２１を用いて、検出記憶部４１のシリアルバッファ５３ｃからアラームステータスの読み出しを開始する（図９の時刻Ｔ２）。検出記憶部４１側においては、この読み出しが開始される前に、ステータスレジスタ５３ａに書き込まれたアラームステータスをシリアルレジスタ５３ｂ→シリアルバッファ５３ｃへと転記しておく。
【００５０】
アラームステータスの読み出しが完了したら、シリアルバッファ２２３ｂに書き込んだアラームステータスをステータスレジスタ２２３ａに転記し、このアラームステータスに基づいて発報回路２２５からアラームを発報する（図９の時刻Ｔ３）。また、アラームステータスの読み出し完了のタイミングにて、トリガ生成回路５５からのアラームトリガの出力も終了する。
【００５１】
その後、図９の時刻Ｔ４にてアラーム要因が解消すると、アラーム発報時と同様の動作でアラームステータスの比較（ステータスレジスタ５３ａには「００００００００」が書き込まれ、シリアルレジスタ５３ｂには「１０００００００」が書き込まれている）→アラームトリガの発報→アラームステータスの読み出し（時刻Ｔ５）を行う。そしてアラーム発報部２２にて取得したアラームステータスに基づき、発報中のアラームを停止する。
【００５２】
一方で図１０は、アラーム要因の発生に基づきシリアルバッファ５３ｃからアラームステータスの読み出しを実行している途中でアラーム要因が解消してしまった場合（図１０の時刻Ｔ４’）の動作を示している。この場合にはアラーム発報部２２は、先行するアラーム要因の読み出しを完了してから、アラームを発報し、次いで解消したアラーム要因に係るアラームステータスのシリアルレジスタ５３ｂ（シリアルバッファ５３ｃ）への書き込み、アラーム発報部２２側への読み出し及びこれに続く発報中のアラーム停止を行う。
【００５３】
図１０に概要を示した動作の詳細について図１１のタイムチャートを参照しながら説明する。  
時刻Ｔ１にてアラーム要因の発生が検出されると、ステータスレジスタ５３ａにアラームステータスが書き込まれた後、（図１１（ｂ）に１６進数表示で「８０Ｈ」と記載してある）、シリアルレジスタ５３ｂに書き込まれているアラームステータスとの比較が行われる。この結果、図１１（ｃ）に示すように両アラームステータスが一致しないとの判定がなされ（判定「オン」）、図１１（ｇ）のアラームトリガセット用のパルス信号「ＳＥＴ＿Ｐ」を用いてアラームトリガ「ＥＸＴ＿ＡＬＭ」を出力する。
【００５４】
アラームトリガを出力したら、シリアルレジスタ５３ｂ、シリアルバッファ５３ｃのアラームステータスを書き替える。なお、シリアルレジスタ５３ｂを書き替えるとステータスレジスタ５３ａ、シリアルレジスタ５３ｂのアラームステータスは一致した状態となるが(図１１（ｃ）の判定「オフ」)、後述のクリア用のパルス信号「ＣＬＲ＿Ｐ」が出力されるまで、トリガ生成回路５５はアラームトリガの出力を継続する。
【００５５】
一方、アラーム発報部２２は、検出記憶部４１よりアラームトリガを取得したら、ステータスリードトリガ回路２２４よりアラームステータス読み出し開始用のパルス信号「ＴＲＧ＿Ｐ」を出力する。その結果、所定時間経過後、例えば０番側のアドレス位置から順番に、アラームステータスのシリアル伝送が開始される（図１１（ｉ）の時刻Ｔ２）。
【００５６】
このアラームステータスの読み出しを行っている途中の時刻Ｔ４’にて、アラーム要因が解消されたとする。この結果、比較回路５４によりステータスレジスタ５３ａ（図１１（ｂ）に「００Ｈ」と記載してある）とシリアルレジスタ５３ｂとのアラームステータスが比較され、比較回路５４による比較結果が、再度、判定「オン」の状態となる。しかし検出記憶部４１は、シリアルバッファ５３ｃからアラームステータスが読み出されている期間中は、シリアルレジスタ５３ｂ、シリアルバッファ５３ｃについてアウトプットイネーブル（ＯＥ）「オフ」の状態となっており、この期間中の当該レジスタ５３ｂ、５３ｃの書き込み動作を禁止されている。なお、図１１（ｅ）に示すＯＥ「オフ」の時間は、検出記憶部４１からアラーム発報部２２へのアラームステータスの読み出しを開始してから、この動作を完了するまでに必要な時間Δｔと同じ時間である。
【００５７】
検出記憶部４１からアラーム発報部２２へのアラームステータスの読み出しが完了したら、シリアルバッファ２２３ｂからステータスレジスタ２２３ａへの転記動作開始用のパルス信号「ＲＤ：Ｓｅｔ」を用いて、当該動作を開始する。この結果、ステータスレジスタ２２３ａに書き込まれたアラームステータスの内容が発報回路２２５へと出力されてアラームの発報が開始される（図１１（ｍ）の時刻Ｔ３）。
【００５８】
一方、検出記憶部４１では、シリアルレジスタ５３ｂ、シリアルバッファ５３ｃをＯＥ「オフ」の状態にしてから予め設定した時間の経過後にパルス信号「ＣＬＲ＿Ｐ」を出力してトリガ生成回路５５からのアラームトリガ出力をオフにしておく。  
またシリアルレジスタ５３ｂ、シリアルバッファ５３ｃがＯＥ「オフ」となっている期間（時間Δｔ）は、検出記憶部４１からアラーム発報部２２へのアラームステータスの読み出しに要する期間と一致しているので、アラーム発報部２２への読み出し動作が完了したか否かを監視しなくても、アラームトリガの出力中に比較回路５４が判定「オン」の状態となってから、時間Δｔが経過した時点においては、アラームステータスの読み出し動作は確実に完了している。
【００５９】
そこで、シリアルレジスタ５３ｂ、シリアルバッファ５３ｃがＯＥ「オン」の状態になったら、予め設定した時間の経過後に比較回路５４の判定に基づいてアラームトリガセット用のパルス信号「ＳＥＴ＿Ｐ」を用いてアラームトリガ「ＥＸＴ＿ＡＬＭ」を出力する共に、シリアルレジスタ５３ｂ、シリアルバッファ５３ｃのアラームステータスを書き替える（図１１（ｄ）に「００Ｈ」と記載してある）。
【００６０】
アラーム発報部２２側ではアラームトリガの取得→パルス信号「ＴＲＧ＿Ｐ」を用いたアラームステータス読み出し開始（図１１（ｉ）の時刻Ｔ５）を行い、読み出したアラームステータスに基づいて発報中のアラームを停止する（図１１（ｍ）の時刻Ｔ６）。なお、この期間中にもシリアルバッファ５３ｃからのアラームステータスの読み出し期間に対応する時間であるΔｔの期間だけ、シリアルレジスタ５３ｂ、シリアルバッファ５３ｃはＯＥ「オフ」の状態となる。
【００６１】
本実施の形態に係る周波数信号装置１によれば以下の効果がある。周波数信号装置１は、アラーム要因に係る状態変化の検出を行う検出部（検出記憶部５のステータスレジスタ５３ａや比較回路５４）と、アラームの発報を実行するアラーム発報部２２と、前記状態変化に応じたアラームステータス（要因情報）を一時的に記憶する記憶部（シリアルレジスタ５３ｂ、シリアルバッファ５３ｃ）とを備える。そして、アラーム要因の状態変化を続けて検出した場合には、アラームトリガを用いて検出記憶部５からアラーム発報部２２に次の状態変化の検出を知らせ、次いで先のアラームステータスの検出記憶部５からアラーム発報部２２への読み出しが完了してから、次のアラームステータスをシリアルレジスタ５３ｂ、シリアルバッファ５３ｃに書き込む。この結果、各状態変化応じたアラームステータスを確実にアラーム発報部２２に伝達し、その内容に対応するアラームの発報、停止を行うことができる。
【００６２】
ここで、図１には発振器３０、周波数シンセサイザ４０の双方を備えた周波数信号装置１に本発明のアラーム発報技術を適用した場合について説明したが、発振器３０単独、若しくは周波数シンセサイザ４０単独の周波数信号装置に対しても本発明を適用することができることは勿論である。
【００６３】
また、周波数シンセサイザ４０の構成は、ＤＤＳ回路部２３にて発生した基準周波数信号を用いる場合に限定されず、水晶発振器などで発生させた周波数信号をそのまま、または分周器で分周したり、逓倍器で逓倍したりして基準周波数信号を供給してもよい。一方、周波数シンセサイザ４０に設けられている分周器４２４の分周数も１以上の値に限られるものではなく、１未満の値であってもよい。この場合は、分周器に替えて逓倍器を設けていることとなる。
【００６４】
さらに、本例の周波数信号装置１では数十μｓオーダーの極めて短い時間で出力周波数を安定させる周波数信号装置１におけるアラームの発報を制御する手法として、アラーム発報部２２や検出記憶部５をＦＰＧＡで構成し、また各機器３０、４０、２３に検出記憶部５（３１、４１、２３１）を設け、さらに専用のアラームトリガ通信路１５２、１６３、２４３を用いてアラームトリガの通信を行う例を説明した。但し、例えば出力周波数を安定させるまでに数ｍｓ〜数十ｍｓ程度の余裕がある場合は、これらの構成の全てを採用することは必須ではない。
【００６５】
例えばＣＰＵを用いて図９、図１０に示した動作制御を実現してもよいし、主制御部２０側に発振器３０や周波数シンセサイザ４０の検出記憶部３１、４１の機能を設けてもよい。また、制御通信路１５１、１６１、２４２を用いてアラームトリガ及びアラームステータスの通信を行ってもよいことは勿論である。
【００６６】
このほか、本発明を適用可能なアラーム要因は、表１に例示したものに限定されるものではない。発振器３０や周波数シンセサイザ４０、ＤＤＳ回路部２３の動作や状態を検出した結果に基づいてアラームを用いた管理が可能な各種のアラーム要因に関するアラームの発報、停止の制御に適用することができる。
【符号の説明】
【００６７】
１          周波数信号装置
２０        主制御部
２２        アラーム発報部
２３        ＤＤＳ回路部
２３１      検出記憶部
３０        発振器
３１        検出記憶部
３２        ＰＬＬ回路部
４０        周波数シンセサイザ
４１        検出記憶部
４２        ＰＬＬ回路部
５          検出記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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