(57)【要約】【課題】  電源端子がオープン状態となった場合に内部回路の誤動作を簡素な回路構成で防止できる回路装置等の提供。【解決手段】  回路装置１００は、内部回路１６０に供給される第１電源電圧が入力される第１電源端子と、第２電源電圧が入力される第２電源端子と、通信用信号用の通信用端子と、第１電源端子のノードと通信用端子のノードの間の第１静電保護素子と、通信単位内の所与のタイミングで、通信用信号の電圧レベルが、第１電源電圧とは異なる電圧レベルになる通信手順で、外部装置と通信を行う制御部１６１と、第１電源端子に電気的に接続される第１入力端子と、第２電源端子に電気的に接続される第２入力端子を有するリセット信号出力回路１４０を含む。リセット信号出力回路１４０は、第１入力端子の状態と第２入力端子の状態を比較して、第１電源端子のオープン状態を検出し、リセット信号を出力する。【選択図】  図２
2016032170.tif 000002
【特許請求の範囲】
【請求項１】
内部回路に供給される第１電源電圧が入力される第１電源端子と、
前記内部回路に供給され、前記第１電源電圧よりも高い第２電源電圧が入力される第２電源端子と、
前記内部回路と外部装置との間での通信用信号を通信するための少なくとも１つの通信用端子と、
前記第１電源端子のノードと前記通信用端子のノードとの間に設けられる第１静電保護素子と、
通信単位内の所与のタイミングで、前記通信用信号の電圧レベルが、前記第１電源電圧とは異なる電圧レベルになる通信手順で、前記外部装置と通信を行う制御部と、
前記第１電源端子に電気的に接続される第１入力端子と、前記第２電源端子に電気的に接続される第２入力端子とを有するリセット信号出力回路と、
を含み、
前記リセット信号出力回路は、
前記第１入力端子の状態と前記第２入力端子の状態とを比較することによって、前記第１電源端子のオープン状態を検出して、前記内部回路に対してリセット信号を出力することを特徴とする回路装置。
【請求項２】
請求項１において、
前記リセット信号出力回路は、
前記第１電源端子が前記外部装置と電気的に非接続状態になった場合に、前記通信用信号の電圧レベルが前記第１電源電圧と前記異なる電圧レベルになったことに基づいて、前記リセット信号を出力することを特徴とする回路装置。
【請求項３】
請求項２において、
前記少なくとも１つの通信用端子として、複数の通信用端子を有し、
前記通信手順は、
前記通信単位内の所与のタイミングにおいて、複数の通信用信号の電圧レベルが、前記第１電源電圧と前記異なる電圧レベルになる手順であり、
前記リセット信号出力回路は、
前記第１電源端子が前記外部装置と電気的に非接続状態になった場合に、前記所与のタイミングにおいて、前記複数の通信用信号の電圧レベルが、前記第１電源電圧と前記異なる電圧レベルになったことに基づいて、前記リセット信号を出力することを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第２電源端子のノードと前記通信用端子のノードとの間に設けられる第２静電保護素子を有し、
前記制御部は、
前記通信単位内の所与のタイミングにおいて、前記通信用信号の電圧レベルが、前記第２電源電圧とは異なる電圧レベルになる前記通信手順で、前記外部装置と通信を行い、
前記リセット信号出力回路は、
前記第１入力端子の状態と前記第２入力端子の状態とを比較することによって、前記第２電源端子のオープン状態を検出して、前記内部回路に対して前記リセット信号を出力することを特徴とする回路装置。
【請求項５】
請求項４において、
前記リセット信号出力回路は、
前記第２電源端子が前記外部装置と電気的に非接続状態になった場合に、前記通信用信号の電圧レベルが前記第２電源電圧と前記異なる電圧レベルになったことに基づいて、前記リセット信号を出力することを特徴とする回路装置。
【請求項６】
請求項５において、
前記少なくとも１つの通信用端子として、複数の通信用端子を有し、
前記通信手順は、
前記通信単位内の所与のタイミングにおいて、複数の通信用信号の電圧レベルが、前記第２電源電圧と前記異なる電圧レベルになる手順であり、
前記リセット信号出力回路は、
前記第２電源端子が前記外部装置と電気的に非接続状態になった場合に、前記所与のタイミングにおいて、前記複数の通信用信号の電圧レベルが、前記第２電源電圧と前記異なる電圧レベルになったことに基づいて、前記リセット信号を出力することを特徴とする回路装置。
【請求項７】
請求項４乃至６のいずれかにおいて、
前記通信用端子に設けられる第３静電保護素子を有し、
前記第３静電保護素子は、
前記通信用端子のノードと第１ノードとの間に設けられ、前記通信用端子のノードから前記第１ノードに向かう方向を順方向とする第１ダイオードと、
前記第１ノードと前記第２電源端子のノードの間に設けられ、前記第２電源端子のノードから前記第１ノードに向かう方向を順方向とする第２ダイオードと、
前記第１ノードと前記第１電源端子の間に設けられる保護素子と、
を有することを特徴とする回路装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記リセット信号出力回路は、
前記第１電源電圧を基準とした基準電圧を生成する基準電圧生成部と、
反転入力端子に前記基準電圧が入力され、非反転入力端子に前記第２電源電圧に基づく電圧が入力され、出力端子から前記リセット信号を出力するコンパレーターと、
を有することを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記オープン状態が検出されて前記リセット信号が第１電圧レベルになった場合に、前記リセット信号の電圧レベルを、所与の期間、前記第１電圧レベルに保持する保持回路を含むことを特徴とする回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記通信手順は、
前記通信単位であるパケットを構成する各ビットの論理レベルが、オール０又はオール１にならない符号化方式の手順であることを特徴とする回路装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記通信用信号は、
データ信号であり、
前記通信手順は、
前記データ信号のビットに対してパリティビットを付加する符号化方式の手順であることを特徴とする回路装置。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記少なくとも１つの通信用端子として、リセット端子及びクロック端子、データ端子を有することを特徴とする回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置等に関係する。
【背景技術】
【０００２】
インクジェットプリンターなどの印刷装置では、インクを収容したインクカートリッジに記憶装置を設けて、この記憶装置にインクカートリッジのＩＤ情報やインク残量などを記憶させることが行われている。インクカートリッジの交換は、ユーザーが自分で行うため、装着をする際にインクカートリッジ側の端子に絶縁物が付着するおそれがある。
【０００３】
また、このような記憶装置を一例とするインクカートリッジに内蔵される回路装置では、印刷装置と接続するＩ／Ｏ部に設けられるＩ／Ｏセルに、静電保護素子（静電保護ダイオード等）が設けられている。この静電保護素子は、外部からの静電誘導電圧などの電気的なストレスから当該回路装置を保護するためのものである。
【０００４】
しかし、インクカートリッジ側の端子に絶縁物が付着して、インクカートリッジ側の電源端子がオープン状態になった場合に、前述した静電保護ダイオードを経由する電流パスが構成されて、内部回路が誤動作してしまうという問題がある。
【０００５】
これに対し、特許文献１において開示される回路装置では、グランド端子のレベルとグランドレベルの信号を受ける端子（クロック端子）のレベル検出により、グランド浮き（リーク電流の有無）を検出する。これにより特許文献１の発明では、グランド端子がオープン状態となった場合であっても、グランド端子以外の端子の電位に応じて、内部回路の動作／非動作が決定されてしまうような不都合が生じないようにしている。
【０００６】
また、特許文献２において開示される回路装置は、同文献の図２に示すように、２つの検出回路を新たに設け、第１電源端子（グランド端子）だけではなく、第２電源端子の浮きも検出可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１８３１６８号公報
【特許文献２】特開２０１３−１７５８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、前述した特許文献１の発明には、グランド端子の浮きしか検出できないという問題がある。
【０００９】
一方、特許文献２の発明では、第１電源端子（グランド端子）の浮きだけでなく、第２電源端子の浮きも検出可能である。しかし、特許文献２の発明には、同文献の図３及び図４に示すように、新たに設ける２つの検出回路の回路構成が複雑であるという問題がある。
【００１０】
本発明の幾つかの態様によれば、電源端子がオープン状態となった場合に内部回路の誤動作を簡素な回路構成で防止できる回路装置等を提供することができる。
【課題を解決するための手段】
【００１１】
本発明の一態様は、内部回路に供給される第１電源電圧が入力される第１電源端子と、前記内部回路に供給され、前記第１電源電圧よりも高い第２電源電圧が入力される第２電源端子と、前記内部回路と外部装置との間での通信用信号を通信するための少なくとも１つの通信用端子と、前記第１電源端子のノードと前記通信用端子のノードとの間に設けられる第１静電保護素子と、通信単位内の所与のタイミングで、前記通信用信号の電圧レベルが、前記第１電源電圧とは異なる電圧レベルになる通信手順で、前記外部装置と通信を行う制御部と、前記第１電源端子に電気的に接続される第１入力端子と、前記第２電源端子に電気的に接続される第２入力端子とを有するリセット信号出力回路と、を含み、前記リセット信号出力回路は、前記第１入力端子の状態と前記第２入力端子の状態とを比較することによって、前記第１電源端子のオープン状態を検出して、前記内部回路に対してリセット信号を出力する回路装置に関係する。
【００１２】
本発明の一態様では、リセット信号出力回路の第１入力端子の状態と、第２入力端子の状態とを比較することによって、第１電源端子のオープン状態を検出して、内部回路に対してリセット信号を出力する。
【００１３】
よって、電源端子がオープン状態となった場合に内部回路の誤動作を防止できる回路装置等を提供することが可能となる。
【００１４】
また、本発明の一態様では、前記リセット信号出力回路は、前記第１電源端子が前記外部装置と電気的に非接続状態になった場合に、前記通信用信号の電圧レベルが前記第１電源電圧と前記異なる電圧レベルになったことに基づいて、前記リセット信号を出力してもよい。
【００１５】
これにより、第１電源端子が外部装置と電気的に非接続状態になったことを検出すること等が可能になる。
【００１６】
また、本発明の一態様では、前記少なくとも１つの通信用端子として、複数の通信用端子を有し、前記通信手順は、前記通信単位内の所与のタイミングにおいて、複数の通信用信号の電圧レベルが、前記第１電源電圧と前記異なる電圧レベルになる手順であり、前記リセット信号出力回路は、前記第１電源端子が前記外部装置と電気的に非接続状態になった場合に、前記所与のタイミングにおいて、前記複数の通信用信号の電圧レベルが、前記第１電源電圧と前記異なる電圧レベルになったことに基づいて、前記リセット信号を出力してもよい。
【００１７】
これにより、回路装置が複数の通信用端子を有する場合にも、第１電源端子が外部装置と電気的に非接続状態になったことを検出すること等が可能になる。
【００１８】
また、本発明の一態様では、前記第２電源端子のノードと前記通信用端子のノードとの間に設けられる第２静電保護素子を有し、前記制御部は、前記通信単位内の所与のタイミングにおいて、前記通信用信号の電圧レベルが、前記第２電源電圧とは異なる電圧レベルになる前記通信手順で、前記外部装置と通信を行い、前記リセット信号出力回路は、前記第１入力端子の状態と前記第２入力端子の状態とを比較することによって、前記第２電源端子のオープン状態を検出して、前記内部回路に対して前記リセット信号を出力してもよい。
【００１９】
これにより、第２電源端子がオープン状態となった場合に内部回路の誤動作を防止すること等が可能となる。
【００２０】
また、本発明の一態様では、前記リセット信号出力回路は、前記第２電源端子が前記外部装置と電気的に非接続状態になった場合に、前記通信用信号の電圧レベルが前記第２電源電圧と前記異なる電圧レベルになったことに基づいて、前記リセット信号を出力してもよい。
【００２１】
これにより、リーク電流が発生していない状態で、第２電源端子が外部装置と電気的に非接続状態になったことを検出すること等が可能になる。
【００２２】
また、本発明の一態様では、前記少なくとも１つの通信用端子として、複数の通信用端子を有し、前記通信手順は、前記通信単位内の所与のタイミングにおいて、複数の通信用信号の電圧レベルが、前記第２電源電圧と前記異なる電圧レベルになる手順であり、前記リセット信号出力回路は、前記第２電源端子が前記外部装置と電気的に非接続状態になった場合に、前記所与のタイミングにおいて、前記複数の通信用信号の電圧レベルが、前記第２電源電圧と前記異なる電圧レベルになったことに基づいて、前記リセット信号を出力してもよい。
【００２３】
これにより、回路装置が複数の通信用端子を有する場合にも、第２電源端子が外部装置と電気的に非接続状態になったことを検出すること等が可能になる。
【００２４】
また、本発明の一態様では、前記通信用端子に設けられる第３静電保護素子を有し、前記第３静電保護素子は、前記通信用端子のノードと第１ノードとの間に設けられ、前記通信用端子のノードから前記第１ノードに向かう方向を順方向とする第１ダイオードと、前記第１ノードと前記第２電源端子のノードの間に設けられ、前記第２電源端子のノードから前記第１ノードに向かう方向を順方向とする第２ダイオードと、前記第１ノードと前記第１電源端子の間に設けられる保護素子と、を有していてもよい。
【００２５】
これにより、内部回路の静電破壊を防ぎつつ、リーク電流に起因する内部回路の誤動作の発生も防ぐこと等が可能になる。
【００２６】
また、本発明の一態様では、前記リセット信号出力回路は、前記第１電源電圧を基準とした基準電圧を生成する基準電圧生成部と、反転入力端子に前記基準電圧が入力され、非反転入力端子に前記第２電源電圧に基づく電圧が入力され、出力端子から前記リセット信号を出力するコンパレーターと、を有していてもよい。
【００２７】
これにより、非反転入力端子の状態と反転入力端子の状態とを比較することによって、電源端子のオープン状態を検出して、内部回路に対して内部リセット信号を出力すること等が可能になる。
【００２８】
また、本発明の一態様は、前記オープン状態が検出されて前記リセット信号が第１電圧レベルになった場合に、前記リセット信号の電圧レベルを、所与の期間、前記第１電圧レベルに保持する保持回路を含んでいてもよい。
【００２９】
これにより、いずれかの電源端子の着脱が所定の期間に連続して発生しても、その都度、内部回路をリセット状態に設定し、又はリセット状態を解除しなくても済むようにすること等が可能になる。
【００３０】
また、本発明の一態様では、前記通信手順は、前記通信単位であるパケットを構成する各ビットの論理レベルが、オール０又はオール１にならない符号化方式の手順であってもよい。
【００３１】
これにより、リーク電流が発生しない期間に、電源端子が外部装置と電気的に非接続状態になったか否かを判定すること等が可能になる。
【００３２】
また、本発明の一態様では、前記通信用信号は、データ信号であり、前記通信手順は、前記データ信号のビットに対してパリティビットを付加する符号化方式の手順であってもよい。
【００３３】
これにより、パケットを構成する各ビットの論理レベルが、オール０又はオール１にならないようにすること等が可能になる。
【００３４】
また、本発明の一態様では、前記少なくとも１つの通信用端子として、リセット端子及びクロック端子、データ端子を有していてもよい。
【００３５】
これにより、外部リセット信号と、クロック信号と、データ信号を内部回路に入力すること等が可能になる。
【図面の簡単な説明】
【００３６】
【図１】図１（Ａ）、図１（Ｂ）は、ＶＳＳ端子又はＶＤＤ端子がオープン状態になった場合の内部回路の誤動作を説明する図。
【図２】第１の実施形態の回路構成例。
【図３】電源端子外れ非発生時の動作の説明図。
【図４】比較例におけるＶＤＤ端子外れ発生時の動作の説明図。
【図５】トレラントバッファの詳細な構成例。
【図６】第１の実施形態におけるＶＤＤ端子外れ発生時の動作の説明図。
【図７】図７（Ａ）、図７（Ｂ）は、通信シーケンスの説明図。
【図８】第１の実施形態におけるパケット構成の説明図。
【図９】第１の実施形態におけるＶＳＳ端子外れ発生時の動作の説明図。
【図１０】第２の実施形態の回路構成例。
【図１１】第２の実施形態におけるパケット構成の説明図。
【図１２】印刷装置の基本的な構成例。
【発明を実施するための形態】
【００３７】
以下、本実施形態について説明する。なお、以下で説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。
【００３８】
１．内部回路の誤動作が生じる現象についての説明
本発明は、第１電源端子（グランド端子、ＶＳＳ端子）又は第２電源端子（ＶＤＤ端子）がオープン状態になった場合に回路の動作不良の問題となる現象に関する知見に基づいてなされたものである。よって、本発明の実施形態にかかる回路装置の構成と動作について説明する前に、事前に検討された回路及び第１電源端子又は第２電源端子がオープンとなったときに生じる問題の発生原因等について説明する。
【００３９】
図１（Ａ）、図１（Ｂ）は、第１電源端子又は第２電源端子がオープン状態になった場合の内部回路の誤動作を説明する図である。図１（Ａ）、図１（Ｂ）には、第１電源端子ＴＶＳＳ、第２電源端子ＴＶＤＤ、通信用端子ＴＳＧ、入力回路ＩＮＰ、内部回路１６０を示す。入力回路ＩＮＰには、外部からの静電誘導電圧などの電気的なストレスに対して当該回路装置や内部回路等を保護するための静電気保護素子（静電保護ダイオードＤ１、Ｄ２、電流制限抵抗ＲＩＮ等）が設けられている。また、ＢＦは、信号入力用の入力バッファーである。なお、静電保護ダイオードＤ１、Ｄ２として、複数個のダイオードを直列接続したものを用いてもよい。
【００４０】
図１（Ａ）には、第１電源端子ＴＶＳＳに絶縁物等が付着して電源がオープン状態になった場合を示す。通信用端子ＴＳＧに入力される信号電圧ＶＳＧがＬレベル（低電位レベル、グランドレベル、ＶＳＳレベル）であるときには、内部回路１６０のＶＳＳノードからダイオードＤ１及び電流制限抵抗ＲＩＮを介して通信用端子ＴＳＧへ、リーク電流ＩＡが流れる場合がある。即ち、信号電圧ＶＳＧがＬレベルであるときには、通信用端子ＴＳＧが疑似的なグランド端子として機能し、動作電流ＩＡが流れる場合がある。
【００４１】
この場合、内部回路１６０のＶＳＳノードの電位は、ＶＳＳ＋Ｖｆ１（Ｖｆ１は、静電保護ダイオードＤ１の順方向電圧である）となり、ＶＳＳノードの電位はＧＮＤ電位からそれほど上昇しないため、内部回路１６０が動作してしまう。
【００４２】
一方、図１（Ｂ）には、第２電源端子ＴＶＤＤに絶縁物等が付着して電源がオープン状態になった場合を示す。通信用端子ＴＳＧに入力される信号電圧ＶＳＧがＨレベル（高電位レベル、ＶＤＤレベル）であるときには、通信用端子ＴＳＧから電流制限抵抗ＲＩＮ及びダイオードＤ２を介して内部回路１６０のＶＤＤノードへ、リーク電流ＩＢが流れる場合がある。即ち、信号電圧ＶＳＧがＨレベルであるときには、通信用端子ＴＳＧが疑似的なＶＤＤ端子として機能し、動作電流ＩＢが流れる場合がある。
【００４３】
この場合、内部回路１６０のＶＤＤノードの電位は、ＶＤＤ−Ｖｆ２（Ｖｆ２は、静電保護ダイオードＤ２の順方向電圧である）となり、ＶＤＤノードの電位はそれほど降下しないため、内部回路１６０が動作してしまう。
【００４４】
このように第１電源端子ＴＶＳＳ及び第２電源端子ＴＶＤＤのどちらか一方がオープン状態になった場合には、内部回路１６０にリーク電流が流れてしまい、その結果、内部回路１６０が誤動作するおそれがある。以下の実施形態によれば、第１電源端子ＴＶＳＳ及び第２電源端子ＴＶＤＤのいずれか一方がオープン状態になった場合に、オープン状態を検出して内部回路１６０をリセット状態に設定することができる。その結果、内部回路１６０の誤動作を防止することができる。
【００４５】
２．第１の実施形態
２．１．第１の実施形態の処理の概要
図１（Ａ）を用いて前述したように、第１電源端子（ＶＳＳ端子）がオープン状態になり、少なくとも１つの通信用端子からの通信用信号の電圧レベル（信号レベル）がＬレベルになった場合には、その通信用端子が疑似的な第１電源端子として機能し、リーク電流パスが生じてしまう。
【００４６】
そこで、本実施形態では、通信用信号により通信されるパケットに、パリティビットを付加し、全ての通信用信号の電圧レベルがＨレベルになる期間を設ける。これにより、第１電源端子がオープン状態になった時でもリーク電流パスが生じない期間を確保し、第１電源端子がオープン状態になったことを検出可能にする。
【００４７】
また、図１（Ｂ）を用いて前述したように、第２電源端子（ＶＤＤ端子）がオープン状態になり、少なくとも１つの通信用端子からの通信用信号の電圧レベルがＨレベルになった場合には、その通信用端子が疑似的な第２電源端子として機能し、リーク電流パスが生じてしまう。
【００４８】
そこで、本実施形態では、Fail Safe構造を持つトレラントバッファを各通信用端子に接続する。これにより、第２電源端子がオープン状態であり、通信用端子から入力される通信用信号の電圧レベルがＨレベルになった場合にも、リーク電流パスが生じないようにして、第２電源端子がオープン状態になったことを検出可能にする。
【００４９】
２．２．回路構成例
具体的に、本実施形態の回路装置１００の構成例を、図２に示す。回路装置１００は、第１電源端子ＴＶＳＳと、第２電源端子ＴＶＤＤと、少なくとも１つの通信用端子（ＴＸＲＳＴ及びＴＳＣＫ、ＴＳＤＡのうちのいずれか）と、第１静電保護素子（後述する図５のＤＰ１）と、制御部（通信制御部）１６１と、リセット信号出力回路１４０と、を少なくとも含む。図２に示す回路装置１００は、複数の通信用端子を有し、複数の通信用端子として、リセット端子ＴＸＲＳＴ及びクロック端子ＴＳＣＫ、データ端子ＴＳＤＡを有する。さらに、図２に示す回路装置１００は、以上の構成に加えて、一方をリセット端子ＴＸＲＳＴに接続され、他方を内部回路１６０に接続されるトレラントバッファ１１０と、一方をクロック端子ＴＳＣＫに接続され、他方を内部回路１６０に接続されるトレラントバッファ１２０と、一方をデータ端子ＴＳＤＡに接続され、他方を内部回路１６０に接続されるトレラントバッファ１３０と、発振回路１５０と、内部回路１６０と、リセット制御回路（保持回路）１７０と、電源安定化容量１８０と、を含む。なお、回路装置１００は、図２の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。
【００５０】
次に、回路装置１００の各部について説明する。なお、トレラントバッファ（１１０、１２０、１３０等）については、後に詳細に説明する。
【００５１】
第１電源端子ＴＶＳＳは、内部回路１６０に供給される第１電源電圧（低電位側電源電圧、グランド）ＶＳＳが入力される端子である。
【００５２】
第２電源端子ＴＶＤＤは、内部回路１６０に供給される、第１電源電圧よりも高い第２電源電圧（高電位側電源電圧）ＶＤＤが入力される端子である。
【００５３】
通信用端子は、内部回路１６０と外部装置との間での通信用信号を通信するために用いられる端子であり、少なくとも１つの端子が設けられる。図２の回路装置１００では、前述したように、リセット端子ＴＸＲＳＴ及びクロック端子ＴＳＣＫ、データ端子ＴＳＤＡの３つの端子が設けられている。
【００５４】
リセット端子ＴＸＲＳＴは、外部装置からの外部リセット信号ＸＲＳＴが入力される端子である。クロック端子ＴＳＣＫは、外部装置から内部回路１６０に供給されるクロック信号ＳＣＫが入力される端子である。データ端子ＴＳＤＡは、外部装置及び内部回路１６０間でデータ信号ＳＤＡのやり取りを行う端子である。なお、外部装置は、例えば後述する図１２に示す集積回路装置３００である。
【００５５】
これにより、外部リセット信号ＸＲＳＴと、クロック信号ＳＣＫと、データ信号ＳＤＡを内部回路１６０に入力すること等が可能になる。したがって、外部装置から内部回路１６０をリセット状態にすること等が可能になる。また、クロック信号ＳＣＫに基づいて制御部１６１が外部装置と通信を行い、データ信号ＳＤＡとして入力されたパケットを、内部回路１６０が有する記憶部に記憶すること等が可能になる。
【００５６】
また、内部回路１６０は、発振回路１５０から取得される動作周波数で動作する回路である（後述する図３の発振回路出力参照）。内部回路１６０は、例えば記憶装置であって、クロック信号ＳＣＫに基づいてデータの書き込み及び読み出し動作を行う。後述するように、回路装置１００が印刷装置の液体収容容器（インクカートリッジなど）に設けられる場合には、内部回路（記憶装置）１６０は、印刷装置の制御部から供給されるクロック信号ＳＣＫに基づいて、印刷装置の制御部からの書き込みや読み出し指示に従ったメモリー動作を行う。
【００５７】
制御部（通信制御部）１６１は、例えば内部回路１６０内に設けられ、ＮＡＮＤ回路やＡＮＤ回路等の論理回路により構成される。詳しくは後述するが、制御部１６１は、通信単位内の所与のタイミングで、通信用信号の電圧レベルが、第１電源電圧ＶＳＳとは異なる電圧レベルになる通信手順で、外部装置と通信を行う。
【００５８】
また、発振回路１５０は、内部回路１６０の動作周波数を内部回路１６０に出力する。発振回路１５０は、例えばインバーターであり、内部回路１６０と、リセット制御回路１７０とに接続される。
【００５９】
また、リセット信号出力回路１４０は、内部回路１６０のリセット信号（内部リセット信号）ＣＰＱを出力する。アクティブレベル（例えばＬレベル）の内部リセット信号（後述するＸＩＲＳＴ）が内部回路１６０に入力された場合には、内部回路１６０がリセット状態（又はディスエーブル状態）に設定される。一方、非アクティブレベル（例えばＨレベル）の内部リセット信号（後述するＸＩＲＳＴ）が内部回路１６０に入力された場合、内部回路１６０のリセット状態が解除される。
【００６０】
さらに、リセット信号出力回路１４０は、第１電源端子ＴＶＳＳに電気的に接続される第１入力端子（反転入力端子、−端子）１４１と、第２電源端子ＴＶＤＤに電気的に接続される第２入力端子（非反転入力端子、＋端子）１４２とを有する。より具体的には、リセット信号出力回路１４０は、第１電源電圧ＶＳＳを基準とした基準電圧を生成する基準電圧生成部１４４と、コンパレーター１４５とを有する。そして、コンパレーター１４５は、基準電圧Ｖｒｅｆが入力される反転入力端子１４１と、第２電源電圧ＶＤＤに基づく電圧が入力される非反転入力端子１４２と、リセット信号（内部リセット信号）ＣＰＱを出力する出力端子１４３とを有する。出力端子１４３は、リセット制御回路１７０に接続される。なお、以下では、第１入力端子（反転入力端子）１４１を、−端子１４１と呼び、第２入力端子（非反転入力端子）１４２を、＋端子１４２と呼ぶ。
【００６１】
そして、リセット制御回路（保持回路）１７０は、電源端子のオープン状態が検出されてリセット信号が第１電圧レベル（例えばＬレベル）になった場合に、リセット信号の電圧レベルを、所与の期間、第１電圧レベルに保持する。リセット制御回路１７０は、内部回路１６０に接続される。
【００６２】
また、電源安定化容量（内部キャパシター）１８０は、外部装置から入力される第２電源電圧ＶＤＤのノイズを吸収するためと、内部回路１６０における消費電流が増加した時のピークを吸収するために設けられている。電源安定化容量１８０は、第２電源端子ＴＶＤＤとグランドの間に接続される。第２電源端子ＴＶＤＤにより回路装置１００に対して第２電源電圧ＶＤＤが印加された状態になると、内部回路１６０に内部負荷電流Ｉ１が流れるとともに、電源安定化容量１８０に電荷が溜まる。この際には、コンパレーター１４５の＋端子１４２にも、第２電源端子ＴＶＤＤから電圧が印加される。一方、回路装置１００に第２電源電圧ＶＤＤが印加されていない状態になると、電源安定化容量１８０に溜まっている電荷が放出され、内部回路１６０に内部負荷電流Ｉ１が流れる。この際には、コンパレーター１４５の＋端子１４２にも、電源安定化容量１８０から電圧が印加される。そして、電源安定化容量１８０に溜まっていた電荷が全て放出されると、内部回路１６０に内部負荷電流Ｉ１が流れない状態になり、コンパレーター１４５の＋端子１４２にも、電源安定化容量１８０から電圧が印加されなくなる。なお、電源安定化容量１８０は、内部回路１６０の等価容量（トランジスターの寄生容量）を含んでいてもよい。
【００６３】
２．３．ＶＤＤ端子外れ及びＶＳＳ端子外れ非発生時の動作
ここで、図３を用いて、ＶＤＤ端子外れ及びＶＳＳ端子外れがどちらも発生しない場合の回路装置１００の動作を説明する。端子外れとは、端子が外部装置と電気的に非接続状態になったことを指す。また、以下では、第１電源端子ＴＶＳＳをＶＳＳ端子ＴＶＳＳ、第２電源端子ＴＶＤＤをＶＤＤ端子ＴＶＤＤと呼ぶ。
【００６４】
まず、回路装置１００の外部よりＶＤＤ端子ＴＶＤＤを介して回路装置１００に第２電源電圧ＶＤＤ（ＶＤＤ電源電圧）が入力される。第２電源電圧ＶＤＤは、一瞬で所定の電圧になるのではなく、図３に示すように、徐々に印加電圧が上昇する。そして、所定の電圧になったら（Ｔ５１）、電圧の入力が停止されず、かつノイズが発生しない限り、所定の電圧が維持される。
【００６５】
そして、第２電源電圧ＶＤＤ（ＶＤＤ電源電圧）が入力されると、リセット信号出力回路１４０のコンパレーター１４５の＋端子１４２には、抵抗Ｒ１及び抵抗Ｒ２により第２電源電圧ＶＤＤが電圧分割された電圧が入力される（図３のコンパレーターの＋端子参照）。
【００６６】
また、リセット信号出力回路１４０を構成するコンパレーター１４５の−端子１４１には、基準電圧生成部１４４から基準電圧Ｖｒｅｆが入力される（図３のコンパレーターの−端子参照）。コンパレーター１４５の−端子１４１の電圧も、一瞬で所定の電圧Ｖｒｅｆになるのではなく、図３に示すように、徐々に所定の電圧Ｖｒｅｆに近付いていく。
【００６７】
そして、コンパレーター１４５は、コンパレーター１４５の＋端子１４２の電圧（第２電源電圧ＶＤＤが抵抗Ｒ１及び抵抗Ｒ２により電圧分割された電圧）と、コンパレーター１４５の−端子１４１の電圧（基準電圧Ｖｒｅｆ）とを比較して、コンパレーター１４５の＋端子１４２の電圧が、コンパレーター１４５の−端子１４１の電圧Ｖｒｅｆ以上になった時に（Ｔ５２）、出力端子１４３から非アクティブレベル（Ｈレベル）の内部リセット信号ＣＰＱを、リセット制御回路１７０に出力する（図３のコンパレーター出力参照）。
【００６８】
コンパレーター１４５は、＋端子１４２の電圧が基準電圧Ｖｒｅｆに達するまでは、アクティブレベル（Ｌレベル。ローアクティブ）の内部リセット信号ＣＰＱを、リセット制御回路１７０に出力している。そして、リセット制御回路１７０は、アクティブレベルの内部リセット信号ＣＰＱが入力された場合には、アクティブレベルの内部リセット信号ＸＩＲＳＴを内部回路１６０に、遅延なしで出力する。これにより、後述するタイミングＴ５３までは、内部回路１６０はリセット状態になっている。
【００６９】
一方、＋端子１４２の電圧が基準電圧Ｖｒｅｆ以上になった場合には、コンパレーター１４５が非アクティブレベルの内部リセット信号ＣＰＱを、リセット制御回路１７０に出力する（Ｔ５２）。そして、リセット制御回路１７０が、＋端子１４２の電圧が基準電圧Ｖｒｅｆ以上となったタイミング（Ｔ５２）から、一定のマージン期間ＤＯの経過後に（図３のリセット制御回路出力参照）、非アクティブレベルの内部リセット信号ＸＩＲＳＴを、内部回路１６０に出力する（Ｔ５３）。これにより、内部回路１６０のリセット状態が解除され、内部回路１６０の動作がイネーブルになる（Ｔ５３）（図３の内部リセット信号参照）。なお、内部回路１６０の動作周波数は、図３に示す発振回路出力に基づいて設定され、内部回路１６０のリセット状態が解除されるタイミングＴ５３では、既に動作周波数が安定している。
【００７０】
そして、リセット端子ＴＸＲＳＴから非アクティブレベル（Ｈレベル）の外部リセット信号ＸＲＳＴが入力された後に、クロック信号ＳＣＫに基づいてデータ信号ＳＤＡのやり取りを行う。本例では、この間に、ＶＤＤ端子外れ及びＶＳＳ端子外れが発生しない場合の例であるため、外部装置にＡＣＫを正常に送信して、通信を終了している。
【００７１】
そして、通信終了後に外部装置から第２電源電圧ＶＤＤの印加が停止されると（Ｔ５４）、回路装置１００に印加される電圧が徐々に低下する。そして、コンパレーター１４５は、コンパレーター１４５の＋端子１４２の電圧が基準電圧Ｖｒｅｆより小さくなったタイミングで、アクティブレベル（Ｌレベル）の内部リセット信号ＣＰＱをリセット制御回路１７０に出力する（Ｔ５５）。この際には、リセット制御回路１７０は、出力遅延を与えずに、アクティブレベルの内部リセット信号ＸＩＲＳＴを内部回路１６０に出力して、内部回路１６０をリセット状態に設定する（Ｔ５５）。以上が、ＶＤＤ端子外れ及びＶＳＳ端子外れがどちらも発生しない場合の回路装置１００の動作である。
【００７２】
２．４．比較例におけるＶＤＤ端子外れ発生時の動作
次に、前述した図１（Ｂ）に示す比較例において、ＶＤＤ端子外れが発生した時の動作を、図４を用いて説明する。前述した図１（Ｂ）に示す回路装置では、本実施形態の回路構成と異なり、各通信用端子にトレラントバッファが接続されておらず、各通信用端子に第１静電保護素子Ｄ１と、第２静電保護素子Ｄ２とが接続されている。なお、以下では、図３で説明した内容と重複する箇所については、適宜説明を省略する。例えば、タイミングＴ６１〜タイミングＴ６３及びタイミングＴ６６、タイミングＴ６７の動作は、図３のタイミングＴ５１〜タイミングＴ５５と同様である。
【００７３】
また、図４及び後述する図６、図９において、ＶＤＤ電源電圧とは、外部装置（回路装置を制御するホスト装置）が回路装置１００のＶＤＤ端子ＴＶＤＤに対して出力する電圧である。また、ＶＤＤ印加電圧とは、実際に、ＶＤＤ端子ＴＶＤＤに印加されている電圧である。そのため、端子外れが発生している場合には、ＶＤＤ電源電圧がＶＤＤ端子ＴＶＤＤに実際には入力されておらず、ＶＤＤ電源電圧よりもＶＤＤ印加電圧が小さくなる。
【００７４】
本例では、タイミングＴ６４〜タイミングＴ６５の期間中、ＶＤＤ端子が外れてしまい、ＶＤＤ端子ＴＶＤＤから内部回路１６０にＶＤＤ電源電圧が印加されなくなっている。そのため、本来であれば、コンパレーターの＋端子１４２の電圧が基準電圧Ｖｒｅｆよりも小さくなるため、内部回路１６０にアクティブレベルの内部リセット信号ＸＩＲＳＴが出力され、内部回路１６０がリセット状態に設定されるはずである。このような動作が行われれば、内部回路１６０の誤動作を防止できる。
【００７５】
しかし、図１（Ｂ）を用いて説明したように、この時に、いずれかの通信用端子からの通信用信号のレベルがＨレベルになっている場合には、リーク電流が発生してしまう。図４の例では、ＶＤＤ端子外れが発生している期間ＥＲＲと、外部リセット信号ＸＲＳＴがＨレベルになる期間ＲＨとが重なるため、少なくともリセット端子ＴＸＲＳＴを介したリーク電流が発生する。また、ＶＤＤ端子外れが発生している期間ＥＲＲが、クロック信号ＳＣＫやデータ信号ＳＤＡがＨレベルになる期間とも重なる場合には、クロック端子ＴＳＣＫやデータ端子ＴＳＤＡを介したリーク電流も発生してしまう。
【００７６】
その結果、その通信用端子が、疑似的なＶＤＤ端子として機能してしまう。本来、ＶＤＤ端子外れが起こった場合には、内部回路１６０に実際に印加される電圧が０Ｖになるはずである。しかし、本例のように、ある通信用端子が疑似的なＶＤＤ端子として機能してしまうと、その通信用端子から電圧が供給されるため、内部回路１６０に実際に印加される電圧が０Ｖにならない。図４では、内部回路１６０に実際に印加される電圧を、内部ＶＤＤ―ＶＳＳ電圧と表す。なお、内部ＶＤＤ―ＶＳＳ電圧は、厳密に言えば、図１（Ｂ）に示す内部回路１６０のＶＤＤ側のノードＮＶＤＤとＶＳＳ側のノードＮＶＳＳの間の電位差のことである。
【００７７】
内部ＶＤＤ―ＶＳＳ電圧さらに、ＶＤＤ端子外れ後にも、前述した内部ＶＤＤ―ＶＳＳ電圧が基準電圧Ｖｒｅｆ以上のままである場合には、コンパレーター１４５から出力される内部リセット信号ＣＰＱの信号レベルも非アクティブレベルのまま変化しない。つまり、タイミングＴ６４で、コンパレーター出力ＣＰＱの信号レベルが、非アクティブレベルからアクティブレベルに切り替わらない。そのため、ＶＤＤ端子外れが発生しても、内部回路１６０がリセット状態にならない。このように、本比較例では、ＶＤＤ端子外れが発生し、供給される電圧が不安定になったにも関わらず、内部回路１６０がイネーブル状態のままであるため、例えば内部回路１６０の記憶部のデータを破壊してしまう恐れなどがある。
【００７８】
２．５．本実施形態におけるＶＤＤ端子外れ発生時の動作
そこで、本実施形態の回路装置１００は、図２を用いて前述したように各通信用端子に接続されるトレラントバッファを有する。ここで、トレラントバッファの詳細な構成図を、図５に示す。トレラントバッファは、図５に示すように、各通信用端子にそれぞれ接続されて設けられ、第１静電保護素子ＤＰ１と、第３静電保護素子ＤＰ３とを有する。
【００７９】
第３静電保護素子ＤＰ３は、第１ダイオードＤ３１と、第２ダイオードＤ３２と、保護素子ＤＰとを有する。
【００８０】
第１ダイオードＤ３１は、通信用端子（図５の例ではＴＸＲＳＴ）のノードＮＤ０と第１ノードＮＤ１との間に設けられ、通信用端子のノードＮＤ０から第１ノードＮＤ１に向かう方向を順方向とする静電保護ダイオードである。
【００８１】
また、第２ダイオードＤ３２は、第１ノードＮＤ１とＶＤＤ端子ＴＶＤＤのノードＮＤ２の間に設けられ、ＶＤＤ端子ＴＶＤＤのノードＮＤ２から第１ノードＮＤ１に向かう方向を順方向とする静電保護ダイオードである。
【００８２】
そして、保護素子ＤＰは、第１ノードＮＤ１とＶＳＳ端子ＴＶＳＳ（側のノードＮＤ３）との間に設けられる。保護素子ＤＰは、通信用端子に印加された正極側の静電保護電圧（過電圧）をＶＳＳ側に流す素子である。
【００８３】
以上のように、例えばリセット端子ＴＸＲＳＴに正極側の静電誘導電圧が印加された場合には、その静電誘導電圧による過電流が、ダイオードＤ３１及び保護素子ＤＰを介して、ＶＳＳ側に流れるため、内部回路１６０やバッファー回路ＢＦのゲート等が破壊されることを防止することができる。
【００８４】
また、第２ダイオードＤ３２を設けることにより、図５に示すように、ＶＤＤ端子がオープン状態になった時に、通信用端子からの通信用信号がＨレベルになった場合でも、図１（Ｂ）に示すようなリーク電流ＩＢが発生することを防ぐことができる。
【００８５】
具体的に図１（Ｂ）の例では、通信用端子ＴＳＧのノードＮＤＢ１と、ＶＤＤ端子ＴＶＤＤのノードＮＤＢ２の間に、通信用端子のノードＮＤＢ１からＶＤＤ端子ＴＶＤＤのノードＮＤＢ２への方向を順方向とする静電保護ダイオードＤ２しか設けられていない。従って、静電保護ダイオードＤ２を介したリーク電流に起因して内部回路１６０が誤動作してしまう。
【００８６】
一方、図５の構成では、通信用端子ＴＸＲＳＴのノードＮＤ０と、ＶＤＤ端子ＴＶＤＤのノードＮＤ２の間に、通信用端子ＴＸＲＳＴのノードＮＤ０から第１ノードＮＤ１への方向を順方向とする静電保護ダイオードＤ３１に加えて、ＶＤＤ端子ＴＶＤＤのノードＮＤ２から第１ノードＮＤ１の方向を順方向とする静電保護ダイオードＤ３２が設けられている。この静電保護ダイオードＤ３２を設けることで、図１（Ｂ）のリーク電流ＩＢの経路が遮断され、内部回路１６０の誤動作が防止される。
【００８７】
これにより、内部回路１６０の静電破壊を防ぎつつ、リーク電流に起因する内部回路１６０の誤動作の発生も防ぐこと等が可能になる。
【００８８】
具体的に、図６を用いて実際の動作を説明する。なお、以下では、図３及び図４で説明した内容と重複する箇所については、適宜説明を省略する。タイミングＴ７３までは、図３及び図４の例と同様である。
【００８９】
タイミングＴ７４でＶＤＤ端子外れが発生した場合には、本実施形態の回路装置１００は、前述した動作を行う。そのため、ＶＤＤ端子外れが発生している期間ＥＲＲと、外部リセット信号ＸＲＳＴ又はデータ信号ＳＤＡ若しくはクロック信号ＳＣＫのレベルがＨレベルになる期間とが重複していても、図１（Ｂ）に示すようなリーク電流が発生しない。その結果、内部ＶＤＤ―ＶＳＳ電圧が次第に０Ｖに近付き、タイミングＴ７５において、コンパレーターの＋端子１４２の電圧が基準電圧Ｖｒｅｆよりも小さくなる。
【００９０】
その結果、コンパレーター１４５から、アクティブレベル（Ｌレベル）の内部リセット信号ＣＰＱがリセット制御回路１７０に出力され、出力遅延なしで、アクティブレベルの内部リセット信号ＸＩＲＳＴが内部回路１６０へと出力される（Ｔ７５）。そして、内部回路１６０がリセット状態に設定される。内部回路１６０がリセット状態に設定されると、外部装置からデータ信号ＳＤＡの書き込み又は読み込み等を行うことができなくなり、内部回路１６０の記憶装置におけるデータ破壊等を防ぐことができる。
【００９１】
このように、リセット信号出力回路１４０は、第１入力端子（非反転入力端子）１４１の状態と第２入力端子（反転入力端子）１４２の状態とを比較することによって、ＶＤＤ端子ＴＶＤＤのオープン状態を検出して、内部回路１６０に対して内部リセット信号を出力すること等が可能になる。
【００９２】
そして、タイミングＴ７６において、ＶＤＤ端子外れが解消した場合には、内部ＶＤＤ―ＶＳＳ電圧が当初の値まで上昇し、コンパレーター１４５から非アクティブレベル（Ｈレベル）のリセット信号ＣＰＱが、リセット制御回路１７０に再度出力される。
【００９３】
リセット制御回路１７０は、ＶＤＤ端子外れの解消時には、すぐにはリセット信号ＸＩＲＳＴを内部回路１６０に出力せず、出力遅延ＤＯを与えた後に、リセット信号ＸＩＲＳＴを内部回路１６０に出力する。そのため、タイミングＴ７８になって、内部回路１６０がイネーブル状態になる。以降の処理は図３及び図４の処理と同様である。
【００９４】
これにより、いずれかの電源端子の着脱が所定の期間に連続して発生しても、その都度、内部回路をリセット状態に設定し、又はリセット状態を解除しなくても済むようにすること等が可能になる。
【００９５】
また、図７（Ａ）及び図７（Ｂ）に示すように、外部装置（ホスト）は、回路装置（メモリー）１００から送信されるＡＣＫ（ACKnowledgement：応答）の有無により、通信中に端子外れ等のエラーが発生していないかを判定する。
【００９６】
図７（Ａ）には、正常時のシーケンスを示す。図７（Ａ）の例では、ホスト（外部装置）がメモリーに対して、データ信号ＳＤＡを送信し（Ｔ９１）、ＡＣＫが受信されたか否かのポーリングを行う（Ｔ９２）。これに対して、メモリーは、送信されたデータ信号ＳＤＡを正常に受信できたと判定した場合には、ホストに対してＡＣＫを送信する（Ｔ９３）。そして、ホストがＡＣＫを正常に受信できた場合には、正常に処理が行われたと判定して、処理を終了する。
【００９７】
一方、図７（Ｂ）には、電源端子外れ発生時のシーケンスを示す。図７（Ｂ）の例では、図７（Ａ）の例と同様に、ホストがメモリーに対して、データ信号ＳＤＡを送信し（Ｔ９４）、ＡＣＫが受信されたか否かのポーリングを行う（Ｔ９５）。しかし、本例では、ホストがデータ信号ＳＤＡを送信している間に、電源端子外れが発生してしまったものとする（Ｔ９６）。この際には、前述した動作で、内部回路１６０がリセット状態に設定される（Ｔ９７）。また、アクティブレベルのリセット信号ＸＩＲＳＴは、タイミングＴ９７からタイミングＴ９９までの数ｍｓの間、メモリーに出力され続ける。そのため、前述した図６のタイミングＴ７６〜タイミングＴ７８に示すように、この間に電源端子外れが解消しても、メモリーのリセット状態は解除されない。図７（Ｂ）の例のように、メモリーのリセット状態が解除される前に、ホストのＡＣＫポーリングがタイムアウトとなった場合には、エラーが発生したと判定して（Ｔ９８）、処理を終了する。
【００９８】
前述した図６の例では、回路装置１００が、データ信号ＳＤＡにより外部装置にＡＣＫを送信する期間に、内部回路１６０がリセット状態に設定されている。そのため、外部装置は、ＡＣＫを受信することができず、通信中に何らかのエラーが発生したことを正しく知ることができる。
【００９９】
一方、前述した図４の比較例では、電源端子外れが発生し、不安定な状態になっているにも関わらず、外部装置にＡＣＫを返しているため、外部装置が内部回路１６０において何らかのエラーが発生していることを検出できない。従って、この点においても本実施形態の方が優位である。
【０１００】
２．６．本実施形態におけるＶＳＳ端子外れ発生時の動作
次に、本実施形態おけるＶＳＳ端子外れ発生時の動作について説明する。
【０１０１】
本実施形態の回路装置１００は、図５に示すように、第１静電保護素子ＤＰ１を含む。第１静電保護素子ＤＰ１は、ＶＳＳ端子ＴＶＳＳのノードＮＤ２と通信用端子のノードＮＤ０との間に設けられる。第１静電保護素子ＤＰ１は、例えば図１（Ａ）の静電保護ダイオードＤ２と同様の静電保護ダイオードであり、図５の例では、直列繋ぎの２つの静電保護ダイオードにより構成される。
【０１０２】
さて、図１（Ａ）を用いて前述したように、ＶＳＳ端子がオープン状態になった場合には、少なくとも１つの通信用端子からの通信用信号の電圧レベルがＬレベルになった時に、静電保護ダイオードＤ１（第１静電保護素子ＤＰ１）を介したリーク電流が発生する。しかし、逆に言えば、ＶＳＳ端子がオープン状態になった時でも、全ての通信用端子からの通信用信号の電圧レベルがＨレベルである場合には、リーク電流が発生しない。
【０１０３】
そこで、本実施形態では、通信単位であるパケットを構成する各ビットの論理レベルが、オール０（つまり、電圧レベルが全てＬレベル）にならないようにする。すなわち、本実施形態の通信手順は、通信単位であるパケットを構成する各ビットの論理レベルが、オール０（全てＬレベル）にならない符号化方式の手順である。
【０１０４】
例えば、図８の例では、外部リセット信号ＸＲＳＴは、アクティブレベル（Ｌレベル）と非アクティブレベル（Ｈレベル）のいずれかの電圧レベルを取り得る。すなわち、論理レベルで言えば、０と１のどちらの値もとり得る。
【０１０５】
また、クロック信号ＳＣＫの電圧レベルは、一定の周期でＬレベルとＨレベルに変化する。論理レベルでは、０と１とが一定の周期で交互に入れ替わる。
【０１０６】
そして、データ信号ＳＤＡについては、図８に示すように、例えばＤ０〜Ｄ８までのビットで構成されるパケットに対して、パリティビットを付加する。つまり、本実施形態の通信手順は、データ信号ＳＤＡのビットに対してパリティビットを付加する符号化方式の手順である。このパリティビットは例えば奇数パリティにより計算する。
【０１０７】
これにより、パケットを構成する各ビットの論理レベルが、オール０にならないようにすること等が可能になる。
【０１０８】
よって、図８に示すように、全ての通信用端子からの通信用信号の電圧レベルがＨレベルである期間ＴＭを設けることができる。期間ＴＭでは、ＶＳＳ端子がオープン状態になった時でも、リーク電流が発生しない。すなわち、ＶＳＳ端子ＴＶＳＳが外れた場合でも、リーク電流が発生しない期間を確保すること等が可能になる。
【０１０９】
そして、リセット信号出力回路１４０は、ＶＳＳ端子（第１電源端子）ＴＶＳＳが外部装置と電気的に非接続状態になった場合に、通信用信号の電圧レベルが第１電源電圧ＶＳＳと異なる電圧レベルになったことに基づいて、リセット信号ＣＰＱを出力する。つまり、ＶＳＳ端子外れが発生した場合に、通信用信号の電圧レベルがＨレベルになった時に、ＶＳＳ端子外れを検出し、コンパレーター１４５がアクティブレベルのリセット信号ＣＰＱを出力する。
【０１１０】
これにより、第１電源端子外れを検出すること等が可能になる。
【０１１１】
また、前述したように、ＶＳＳ端子がオープン状態になった時でも、リーク電流が発生しないのは、全ての通信用端子からの通信用信号の電圧レベルがＨレベルである場合である。
【０１１２】
したがって、回路装置１００が図２の例のように、複数の通信用端子を有する場合には、複数の通信用信号の電圧レベルが、通信単位内の所与のタイミングにおいて、第１電源電圧ＶＳＳと異なる電圧レベルになるようにする。つまり、本実施形態の通信手順は、通信単位の所与のタイミングにおいて、複数の通信用信号の電圧レベルが、第１電源電圧ＶＳＳと異なる電圧レベルになる手順である。
【０１１３】
そして、リセット信号出力回路１４０は、ＶＳＳ端子（第１電源端子）ＴＶＳＳが外部装置と電気的に非接続状態になった場合に、所与のタイミングにおいて、複数の通信用信号の電圧レベルが、第１電源電圧ＶＳＳと異なる電圧レベルになったことに基づいて、リセット信号ＣＰＱを出力する。
【０１１４】
具体的に、図８の例では、期間ＴＭにおいて、外部リセット信号ＸＲＳＴ及びクロック信号ＳＣＫ、データ信号ＳＤＡの電圧レベルが全てＨレベルになり、第１電源電圧ＶＳＳと異なる電圧レベルになる。つまり、期間ＴＭにおいては、ＶＳＳ端子がオープン状態であったとしても、リーク電流が発生しないため、期間ＴＭでＶＳＳ端子がオープン状態か否かの検出が可能になる。
【０１１５】
よって、回路装置１００が複数の通信用端子を有する場合にも、ＶＳＳ端子ＴＶＳＳが外部装置と電気的に非接続状態になったことを検出すること等が可能になる。
【０１１６】
ここで、ＶＳＳ端子外れ発生時の回路装置１００のより詳細な動作を、図９を用いて説明する。なお、以下では、図３及び図４、図６で説明した内容と重複する箇所については、適宜説明を省略する。タイミングＴ８３までは、図３及び図４、図６の例と同様である。
【０１１７】
タイミングＴ８４でＶＳＳ端子外れが発生した場合には、この時点の外部リセット信号ＸＲＳＴの電圧レベルがＨレベルであるが、少なくともデータ信号ＳＤＡの電圧レベルがＬレベルであるため、図１（Ａ）で示したようなリーク電流ＩＡが発生する。
【０１１８】
そして、前述したような構成のパケットを用いているため、タイミングＴ８５で、外部リセット信号ＸＲＳＴ及びデータ信号ＳＤＡ、クロック信号ＳＣＫの電圧レベルが全てＨレベルとなる。つまり、タイミングＴ８５において、全ての通信用信号の電圧レベルが第１電源電圧ＶＳＳと異なる電圧レベルとなるため、リーク電流が発生しなくなる。
【０１１９】
すると、電源安定化容量１８０に溜まっていた電荷が放電され、内部ＶＤＤ―ＶＳＳ電圧が急速に降下し、コンパレーター１４５の＋端子１４２の電圧も降下する。そして、コンパレーター１４５の＋端子１４２の電圧が基準電圧Ｖｒｅｆよりも小さくなった時に、コンパレーター１４５が、アクティブレベル（Ｌレベル）の内部リセット信号ＣＰＱを出力する（Ｔ８６）。そして、リセット制御回路１７０が、出力遅延なしで、アクティブレベルの内部リセット信号ＸＩＲＳＴを内部回路１６０に出力する（Ｔ８６）。
【０１２０】
その結果、ＶＳＳ端子外れが発生した時に、内部回路１６０をリセット状態に設定すること等が可能になる。なお、タイミングＴ８６以降の動作については、図６のタイミングＴ７６以降の動作と同様であるため、説明を省略する。
【０１２１】
以上のように、本実施形態によれば、電源端子がオープン状態となった場合に内部回路の誤動作を簡素な回路構成で防止できる回路装置等を提供することが可能となる。
【０１２２】
３．第２の実施形態
さて、ＶＤＤ端子外れについても、前述した第１の実施形態のＶＳＳ端子外れの検出方法と同様の処理により、検出することが可能である。
【０１２３】
ここで、本実施形態の回路構成例を図１０に示す。本実施形態の回路装置１００は、ＶＳＳ端子（第１電源端子）ＴＶＳＳと、ＶＤＤ端子（第２電源端子）ＴＶＤＤと、クロック端子ＴＳＣＫと、データ端子ＴＳＤＡと、第１静電保護素子（ＤＢ１、ＤＢ２）と、第２静電保護素子（ＤＡ１、ＤＡ２）と、リセット信号出力回路１４０と、内部回路１６０と、電源安定化容量１８０と、を含む。なお、回路装置１００は、図１０の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。また、各部の構成及び動作は、図２を用いて説明したものと同様であるため、重複する部分については説明を省略する。
【０１２４】
第２静電保護素子（図１０のＤＡ１、ＤＡ２）は、ＶＤＤ端子（第２電源端子）ＴＶＤＤのノードと各通信用端子のノードとの間に設けられる。第２静電保護素子は、例えば静電保護ダイオードである。
【０１２５】
ここで、前述したように、ＶＳＳ端子外れが発生しても、あるタイミングにおいて、全ての通信用信号の電圧レベルがＨレベルである場合、つまり論理レベルがオール１である場合には、リーク電流が発生しなかった。これと同様に、ＶＤＤ端子外れが発生しても、あるタイミングにおいて、全ての通信用信号の電圧レベルがＬレベルである場合、つまり論理レベルがオール０である場合には、リーク電流が発生しない。
【０１２６】
そこで、本実施形態では、通信単位であるパケットを構成する各ビットの論理レベルが、オール０及びオール１にならない符号化方式の通信手順を用いる。つまり、各通信用信号の論理レベルが、どこかのタイミングでは、必ず０にもなるし、１にもなるようにして、ある通信用信号の論理レベルが常に０又は１のままで変わらないという状態にならないようにする。そして、前述したように、全ての通信用信号の論理レベルが０になるタイミングを確保できれば、ＶＤＤ端子外れが発生しても、リーク電流が発生しないタイミングに、内部回路１６０をリセット状態に設定することができる。また、前述したように、全ての通信用信号が１になるタイミングを確保できれば、ＶＳＳ端子外れが発生しても、リーク電流が発生しないタイミングに、内部回路１６０をリセット状態に設定することができる。
【０１２７】
具体例を図１１に示す。クロック信号ＳＣＫの構成は、図８に示す構成と同様である。一方、データ信号の構成は、図８に示す構成と異なる。
【０１２８】
本実施形態では、外部装置が、ビットＤ０〜ビットＤ７により構成される第１のパケットに対して、第１のパリティビットＰ１を１ビット付加する。そして、ビットＤ０〜ビットＤ７をそれぞれ反転させ、反転ビットＤ０’〜反転ビットＤ７’を生成する。さらに、第１のパケットに連続するパケットとして、反転ビットＤ０’〜反転ビットＤ７’により構成される第２のパケットを送信する。そして、第２のパケットにも、第１のパケットと同様に、第２のパリティビットＰ２を１ビット付加する。第２のパリティビットＰ２は、第２のパケットから求めたパリティビットである。ただし、第２のパリティビットＰ２は、第１のパリティビットＰ１の反転ビットであってもよい。
【０１２９】
以上のような場合に、制御部１６１は、通信単位内の所与のタイミングにおいて、通信用信号の電圧レベルが、第２電源電圧ＶＤＤとは異なる電圧レベルになる通信手順で、外部装置と通信を行う。
【０１３０】
そして、リセット信号出力回路１４０は、第１入力端子１４１の状態と第２入力端子１４２の状態とを比較することによって、ＶＤＤ端子ＴＶＤＤのオープン状態を検出して、内部回路に対してリセット信号を出力する。
【０１３１】
これにより、ＶＤＤ端子ＴＶＤＤがオープン状態となった場合に内部回路の誤動作を防止すること等が可能となる。
【０１３２】
リセット信号出力回路１４０は、ＶＤＤ端子ＴＶＤＤが外部装置と電気的に非接続状態になった場合に、通信用信号の電圧レベルが第２電源電圧ＶＤＤと異なる電圧レベルになったことに基づいて、リセット信号ＣＰＱを出力する。
【０１３３】
これにより、リーク電流が発生していない状態で、ＶＤＤ端子ＴＶＤＤが外部装置と電気的に非接続状態になったことを検出すること等が可能になる。そして、ＶＤＤ端子ＴＶＤＤが外部装置と電気的に非接続状態になった場合に、内部回路をリセット状態に設定すること等が可能になる。
【０１３４】
また、回路装置１００が複数の通信用端子を有する場合には、リセット信号出力回路１４０は、ＶＤＤ端子ＴＶＤＤが外部装置と電気的に非接続状態になった場合に、所与のタイミングにおいて、複数の通信用信号の電圧レベルが、ＶＤＤ端子ＴＶＤＤと異なる電圧レベルになったことに基づいて、リセット信号ＣＰＱを出力する。
【０１３５】
よって、回路装置１００が複数の通信用端子を有する場合にも、ＶＤＤ端子ＴＶＤＤが外部装置と電気的に非接続状態になったことを検出すること等が可能になる。
【０１３６】
具体的に、図１１の例で、例えばデータ信号ＳＤＡが００Ｈである場合には、ＶＳＳ端子ＴＶＳＳがオープン状態であっても、タイミングＴ１１１でリーク電流が発生しなくなる。そのため、タイミングＴ１１１において、図９を用いて説明した方法で、内部回路１６０をリセット状態にすることができる。
【０１３７】
一方、図１１の例で、例えばデータ信号ＳＤＡがＦＦＨである場合には、ＶＤＤ端子ＴＶＤＤがオープン状態であっても、タイミングＴ１１２でリーク電流が発生しなくなる。そのため、タイミングＴ１１２において、内部回路１６０をリセット状態にすることができる。
【０１３８】
４．印刷装置
図１２に、本実施形態の印刷装置（液体消費装置）の基本的な構成例を示す。図１２に示す印刷装置は、液体収容容器２００、集積回路装置３００、主制御部４００、表示部４３０を含む。なお、本実施形態の印刷装置は図１２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１３９】
液体収容容器（インクカートリッジ）２００は、印刷に用いる印刷材（インク）を格納する容器であって、本実施形態の回路装置１００を含む。
【０１４０】
記憶装置（内部回路）１６０は、例えばＥＥＰＲＯＭなどの不揮発性記憶装置であって、液体収容容器（インクカートリッジ）２００が収容する印刷材（インク）の印刷材情報を記憶することができる。印刷材情報は、例えばインクカートリッジのＩＤ情報、インク色、インク残量、使用履歴などである。
【０１４１】
回路装置１００は、集積回路装置（制御部）３００から第１電源電圧ＶＳＳ、第２電源電圧ＶＤＤ、クロック信号ＳＣＫ、外部リセット信号ＸＲＳＴの供給を受け、またデータ端子ＴＳＤＡを介して、集積回路装置（制御部）３００との間でデータ信号ＳＤＡのやり取りを行う。
【０１４２】
主制御部（制御部）４００は、ＣＰＵ４１０と、メモリー４２０とを含み、印刷処理の制御を行う。また、制御部３００との間でバスＢＵＳを介して必要な通信を行う。図１２に示す構成例では、制御部が主制御部４００と集積回路装置３００とに分かれているが、１つの制御部として構成してもよい。
【０１４３】
表示部４３０は、ユーザーに印刷装置の動作状態やカートリッジの装着状態などの各種の通知を行うためのものである。
【０１４４】
インクジェットプリンターなどの印刷装置では、ユーザーが液体収容容器（インクカートリッジ）２００を装着する。このため、装着時にインクカートリッジの端子に絶縁物が付着した場合などに、印刷装置側の端子とインクカートリッジ側の端子とが電気的に接触されないおそれがある。このような場合には、例えばＶＤＤ端子ＴＶＤＤ又はＶＳＳ端子ＴＶＳＳがオープン状態になる可能性がある。図１（Ａ）、図１（Ｂ）で説明したように、電源端子のいずれか一方がオープン状態になった場合には、記憶装置１６０に非正規の動作電流が流れてしまい、その結果、内部回路１６０が誤動作するおそれがある。
【０１４５】
本実施形態の回路装置１００によれば、ＶＳＳ端子ＴＶＳＳ及びＶＤＤ端子ＴＶＤＤのいずれか一方がオープン状態になった場合に、オープン状態を検出して内部回路１６０をリセット状態に設定することができる。こうすることで、記憶装置１６０の誤動作を防止することができるから、記憶された情報が消失するなどのトラブルを低減することができる。その結果、信頼性の高い印刷装置を実現することなどが可能になる。
【０１４６】
以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、回路装置の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１４７】
１００  回路装置、１１０  トレラントバッファ、１２０  トレラントバッファ、
１３０  トレラントバッファ、１４０  リセット信号出力回路、
１４１  反転入力端子（第１入力端子）、１４２  非反転入力端子（第２入力端子）、
１４３  出力端子、１４４  基準電圧生成部、１４５  コンパレーター、
１５０  発振回路、１６０  内部回路（記憶装置）、１６１  制御部、
１７０  リセット制御回路、１８０  電源安定化容量、２００  液体収容容器、
３００  集積回路装置（制御部）、４００  主制御部、４２０  メモリー、４３０  表示部、
ＴＶＳＳ  第１電源端子（ＶＳＳ端子）、ＴＶＤＤ  第２電源端子（ＶＤＤ端子）、
ＴＳＧ  通信用端子、ＴＸＲＳＴ  リセット端子、ＴＳＣＫ  クロック端子、
ＴＳＤＡ  データ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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