(57)【要約】【課題】本発明は、積層セラミックキャパシタ及びその実装基板に関する。【解決手段】複数の誘電体層が幅方向に積層されたセラミック本体と、セラミック本体の実装面に長さ方向に離隔して形成された第１及び第２外部電極と、セラミック本体の実装反対面に長さ方向に離隔して形成された第３及び第４外部電極と、セラミック本体内で、誘電体層を介してセラミック本体の実装面と実装反対面を通じて交互に露出するように配置され、第１及び第３外部電極とそれぞれ連結された複数の第１及び第２内部電極を含む第１アクティブ層と、セラミック本体内で、誘電体層を介してセラミック本体の実装面と実装反対面を通じて交互に露出するように配置され、第２及び第４外部電極とそれぞれ連結された複数の第３及び第４内部電極を含む第２アクティブ層と、セラミック本体の実装反対面に形成され、第３及び第４外部電極を連結する断続部と、を含む。【選択図】図１
2016032092.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層が幅方向に積層されたセラミック本体と、
前記セラミック本体の実装面に長さ方向に離隔して形成された第１及び第２外部電極と、
前記セラミック本体の実装反対面に長さ方向に離隔して形成された第３及び第４外部電極と、
前記セラミック本体内で、前記誘電体層を介して前記セラミック本体の実装面と実装反対面を通じて交互に露出するように配置され、前記第１及び第３外部電極とそれぞれ連結された複数の第１及び第２内部電極を含む第１アクティブ層と、
前記セラミック本体内で、前記誘電体層を介して前記セラミック本体の実装面と実装反対面を通じて交互に露出するように配置され、前記第２及び第４外部電極とそれぞれ連結された複数の第３及び第４内部電極を含む第２アクティブ層と、
前記セラミック本体の実装反対面に形成され、前記第３及び第４外部電極を連結する断続部と、を含む積層セラミックキャパシタ。
【請求項２】
前記第１及び第２内部電極は、前記セラミック本体の厚さ方向に沿った同じ位置で前記セラミック本体の実装面と実装反対面を通じてそれぞれ露出したリード部を有し、
前記第３及び第４内部電極は、前記第１及び第２内部電極のリード部と長さ方向に離隔され、且つ前記セラミック本体の厚さ方向に沿った同じ位置で前記セラミック本体の実装面と実装反対面を通じてそれぞれ露出したリード部を有する、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記第１及び第３外部電極と前記第２及び第４外部電極は、それぞれ厚さ方向に対向するように形成され、
前記第１内部電極は、第１容量部、及び前記第１外部電極と連結されるように前記第１容量部から延長形成された第１リード部を含み、
前記第２内部電極は、前記第１容量部と幅方向に重畳された第２容量部、及び前記第３外部電極と連結されるように前記第２容量部から延長形成された第２リード部を含み、
前記第３内部電極は、第３容量部、及び前記第２外部電極と連結されるように前記第３容量部から延長形成された第３リード部を含み、
前記第４内部電極は、前記第３容量部と幅方向に重畳された第４容量部、及び前記第４外部電極と連結されるように前記第４容量部から延長形成された第４リード部を含む、請求項２に記載の積層セラミックキャパシタ。
【請求項４】
前記第１及び第２内部電極は、前記セラミック本体の長さ−厚さ断面において、対角線上に位置する角部に隣接する部分で前記セラミック本体の実装面と実装反対面を通じてそれぞれ露出したリード部を有し、
前記第３及び第４内部電極は、前記セラミック本体の長さ−厚さ断面において、対角線上に位置する角部に隣接する部分で前記セラミック本体の実装面と実装反対面を通じてそれぞれ露出したリード部を有し、
前記第１内部電極のリード部と前記第４内部電極のリード部は、前記セラミック本体の厚さ方向に沿った同じ位置にあり、前記第２内部電極のリード部と前記第３内部電極のリード部は、前記セラミック本体の厚さ方向に沿った同じ位置にある、請求項１に記載の積層セラミックキャパシタ。
【請求項５】
前記第１及び第３外部電極と前記第２及び第４外部電極は、それぞれ厚さ方向に対向するように形成され、
前記第１内部電極は、第１容量部、及び前記第２外部電極と連結されるように前記第１容量部から延長形成された第１リード部を含み、
前記第２内部電極は、前記第１容量部と幅方向に重畳された第２容量部、及び前記第３外部電極と連結されるように前記第２容量部から延長形成された第２リード部を含み、
前記第３内部電極は、第３容量部、及び前記第１外部電極と連結されるように前記第３容量部から延長形成された第３リード部を含み、
前記第４内部電極は、前記第３容量部と幅方向に重畳された第４容量部、及び前記第４外部電極と連結されるように前記第４容量部から延長形成された第４リード部を含む、請求項４に記載の積層セラミックキャパシタ。
【請求項６】
前記断続部はヒューズ（ｆｕｓｅ）である、請求項１から５の何れか１項に記載の積層セラミックキャパシタ。
【請求項７】
前記断続部は抵抗パターン（ｒｅｓｉｓｔｉｖｅ  ｐａｔｔｅｒｎ）である、請求項１から５の何れか１項に記載の積層セラミックキャパシタ。
【請求項８】
前記第１から第４内部電極は、前記セラミック本体の両端面から離隔して形成される、請求項１から７の何れか１項に記載の積層セラミックキャパシタ。
【請求項９】
前記第１から第４外部電極は、前記セラミック本体の実装面または実装反対面から前記セラミック本体の両側面の一部まで延長形成される、請求項１から８の何れか１項に記載の積層セラミックキャパシタ。
【請求項１０】
上部に第１及び第２電極パッドを有する基板と、
前記基板上に設けられた、請求項１から９の何れか１項に記載の積層セラミックキャパシタと、を含む、積層セラミックキャパシタの実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）及びその実装基板に関する。
【背景技術】
【０００２】
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの映像機器、コンピュータ、個人用携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、スマートフォン及び携帯電話など、様々な電子製品の基板に装着されて、電気を充電または放電させる役割をするチップ状のものである。
【０００３】
このような積層セラミックキャパシタは、小型でありながら高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられる。
【０００４】
上記積層セラミックキャパシタは、内部電極の短絡または電気的過負荷によってショート（ｓｈｏｒｔ）が発生する恐れがある。
【０００５】
この場合、上記積層セラミックキャパシタと連結された回路に過電流が伝達されて、上記積層セラミックキャパシタと連結された製品全体に損傷を与えるという問題が発生し得る。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】日本公開特許第２０１３−５０２７４６号
【特許文献２】日本公開特許第２００３−７５６８号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
当技術分野では、積層セラミックキャパシタにショートが発生する場合、回路をオープンさせて、上記積層セラミックキャパシタの過電流が連結された製品全体に損傷を与えることを防止することができる新たな方案が求められてきた。
【課題を解決するための手段】
【０００８】
本発明の一実施形態は、複数の誘電体層が幅方向に積層されたセラミック本体と、上記セラミック本体の実装面に長さ方向に離隔して形成された第１及び第２外部電極と、上記セラミック本体の実装反対面に長さ方向に離隔して形成された第３及び第４外部電極と、上記セラミック本体内で、上記誘電体層を介して上記セラミック本体の実装面と実装反対面を通じて交互に露出するように配置され、上記第１及び第３外部電極とそれぞれ連結された複数の第１及び第２内部電極を含む第１アクティブ層と、上記セラミック本体内で、上記誘電体層を介して上記セラミック本体の実装面と実装反対面を通じて交互に露出するように配置され、上記第２及び第４外部電極とそれぞれ連結された複数の第３及び第４内部電極を含む第２アクティブ層と、上記セラミック本体の実装反対面に形成され、上記第３及び第４外部電極を連結する断続部と、を含む積層セラミックキャパシタを提供する。
【０００９】
上記第１及び第２内部電極は、上記セラミック本体の厚さ方向に沿った同じ位置で上記セラミック本体の実装面と実装反対面を通じてそれぞれ露出したリード部を有し、上記第３及び第４内部電極は、上記第１及び第２内部電極のリード部と長さ方向に離隔され、且つ上記セラミック本体の厚さ方向に沿った同じ位置で上記セラミック本体の実装面と実装反対面を通じてそれぞれ露出したリード部を有してもよい。
【００１０】
上記第１及び第３外部電極と上記第２及び第４外部電極は、それぞれ厚さ方向に対向するように形成され、上記第１内部電極は、第１容量部、及び上記第１外部電極と連結されるように上記第１容量部から延長形成された第１リード部を含み、上記第２内部電極は、上記第１容量部と幅方向に重畳された第２容量部、及び上記第３外部電極と連結されるように上記第２容量部から延長形成された第２リード部を含み、上記第３内部電極は、第３容量部、及び上記第２外部電極と連結されるように上記第３容量部から延長形成された第３リード部を含み、上記第４内部電極は、上記第３容量部と幅方向に重畳された第４容量部、及び上記第４外部電極と連結されるように上記第４容量部から延長形成された第４リード部を含んでもよい。
【００１１】
上記第１及び第２内部電極は、上記セラミック本体の長さ−厚さ断面において、対角線上に位置する角部に隣接する部分で上記セラミック本体の実装面と実装反対面を通じてそれぞれ露出したリード部を有し、上記第３及び第４内部電極は、上記セラミック本体の長さ−厚さ断面において、対角線上に位置する角部に隣接する部分で上記セラミック本体の実装面と実装反対面を通じてそれぞれ露出したリード部を有し、上記第１内部電極のリード部と上記第４内部電極のリード部は、上記セラミック本体の厚さ方向に沿った同じ位置にあり、上記第２内部電極のリード部と上記第３内部電極のリード部は、上記セラミック本体の厚さ方向に沿った同じ位置にあってもよい。
【００１２】
上記第１及び第３外部電極と上記第２及び第４外部電極は、それぞれ厚さ方向に対向するように形成され、上記第１内部電極は、第１容量部、及び上記第２外部電極と連結されるように上記第１容量部から延長形成された第１リード部を含み、上記第２内部電極は、上記第１容量部と幅方向に重畳された第２容量部、及び上記第３外部電極と連結されるように上記第２容量部から延長形成された第２リード部を含み、上記第３内部電極は、第３容量部、及び上記第１外部電極と連結されるように上記第３容量部から延長形成された第３リード部を含み、上記第４内部電極は、上記第３容量部と幅方向に重畳された第４容量部、及び上記第４外部電極と連結されるように上記第４容量部から延長形成された第４リード部を含んでもよい。
【００１３】
上記断続部はヒューズ（ｆｕｓｅ）または抵抗パターン（ｒｅｓｉｓｔｉｖｅ  ｐａｔｔｅｒｎ）であってもよい。
【００１４】
上記第１から第４内部電極は、上記セラミック本体の両端面から離隔して形成されてもよい。
【００１５】
上記第１から第４外部電極は、上記セラミック本体の実装面または実装反対面から上記セラミック本体の両側面の一部まで延長形成されてもよい。
【００１６】
本発明の他の実施形態は、上部に第１及び第２電極パッドを有する基板と、上記基板上に設けられた積層セラミックキャパシタと、を含む積層セラミックキャパシタの実装基板を提供する。
【発明の効果】
【００１７】
本発明の一実施形態によると、セラミック本体の実装反対面に、隣接する外部電極を互いに連結する断続部を配置することで、上記積層セラミックキャパシタにショートが発生する場合、上記断続部が短絡されて回路をオープン状態にし、過電流が上記積層セラミックキャパシタと連結された回路に伝達されることを遮断して、製品全体に損傷が発生することを防止することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。
【図２】本発明の一実施形態による積層セラミックキャパシタの第１から第４内部電極の積層構造を示した分解斜視図である。
【図３】本発明の一実施形態による積層セラミックキャパシタの第１及び第２アクティブ層を区分して示した斜視図である。
【図４ａ】図１の積層セラミックキャパシタの等価回路の実施例を示した回路図である。
【図４ｂ】図１の積層セラミックキャパシタの等価回路の実施例を示した回路図である。
【図５】本発明の他の実施形態による積層セラミックキャパシタの第１から第４内部電極の積層構造を示した分解斜視図である。
【図６】本発明の一実施形態による積層セラミックキャパシタが基板に実装された状態を示した斜視図である。
【発明を実施するための形態】
【００１９】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２０】
本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。
【００２１】
積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２は本発明の一実施形態による積層セラミックキャパシタの第１から第４内部電極の積層構造を示した分解斜視図であり、図３は本発明の一実施形態による積層セラミックキャパシタの第１及び第２アクティブ層を区分して示した斜視図である。
【００２２】
図１〜図３を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は垂直実装型構造である。本実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、セラミック本体１１０の実装面に長さ方向に離隔して形成された第１及び第２外部電極１３１、１３２と、セラミック本体１１０の実装反対面に長さ方向に離隔して形成された第３及び第４外部電極１３３、１３４と、複数の第１及び第２内部電極１２１、１２２を含む第１アクティブ層Ａと、複数の第３及び第４内部電極１２３、１２４を含む第２アクティブ層Ｂと、断続部１４１と、を含む。
【００２３】
また、カバー層１１２、１１３、１１４は、第１及び第２アクティブ層Ａ、Ｂの幅方向の外側面、及び第１及び第２アクティブ層Ａ、Ｂの間にそれぞれ配置されてもよい。
【００２４】
セラミック本体１１０は、複数の誘電体層１１１を幅方向に積層してから焼成して形成する。
【００２５】
但し、本発明のセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は、本実施形態に示されたものに限定されない。
【００２６】
この際、セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態である。
【００２７】
従って、隣接する誘電体層１１１同士の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できないほどに一体化されていてもよい。
【００２８】
セラミック本体１１０は、六面体状であってもよい。
【００２９】
本発明の一実施形態では、セラミック本体１１０の対向する厚さ方向の面を第１及び第２主面１、２、第１及び第２主面１、２を連結し、対向する長さ方向の面を第１及び第２端面３、４、対向する幅方向の面を第１及び第２側面５、６と定義する。
【００３０】
以下、本実施形態では、積層セラミックキャパシタ１００の実装面をセラミック本体１１０の第１主面１と定義して説明する。
【００３１】
セラミック本体１１０は、第１及び第２アクティブ層Ａ、Ｂとカバー層１１２、１１３、１１４を含んでもよい。
【００３２】
第１及び第２アクティブ層Ａ、Ｂは、図３の仮想分離線Ｃを基準としてセラミック本体に１１０の幅方向の左右に位置することができる。
【００３３】
第１アクティブ層Ａは、キャパシタの容量形成に寄与する部分であって、セラミック本体１１０のうち複数の第１及び第２内部電極１２１、１２２が積層された部分である。
【００３４】
第２アクティブ層Ｂは、キャパシタの容量形成に寄与する部分であって、セラミック本体１１０のうち複数の第３及び第４内部電極１２３、１２４が積層された部分である。
【００３５】
カバー層１１２、１１３、１１４は、内部電極を含まないことを除き、上記第１及び第２アクティブ層Ａ、Ｂの誘電体層１１１と同じ材質及び構成からなってもよい。
【００３６】
また、カバー層１１２、１１３、１１４は、単一誘電体層または２つ以上の誘電体層を、第１アクティブ層Ａの外側面、第２アクティブ層Ｂの外側面、第１及び第２アクティブ層Ａ、Ｂの間にそれぞれ幅方向に積層して形成することができる。
【００３７】
このようなカバー層１１２、１１３、１１４は、物理的または化学的ストレスによって第１から第４内部電極１２１〜１２４が損傷することを防止する役割を担うことができる。
【００３８】
誘電体層１１１は、高誘電率のセラミック材料を含んでもよい。
【００３９】
例えば、誘電体層１１１は、チタン酸バリウム（ＢａＴｉＯ３）系セラミック粉末などを含んでもよいが、十分な静電容量が得られるものであれば、特に限定しない。
【００４０】
また、誘電体層１１１には、上記セラミック材料とともに、必要に応じてセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに含まれてもよい。
【００４１】
ここで、上記セラミック添加剤としては、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などの様々な種類を使用することができる。
【００４２】
第１及び第２内部電極１２１、１２２は、異なる極性を有する電極であって、セラミック本体１１０の第１アクティブ層Ａにおいて、誘電体層１１１を介して複数個が幅方向に交互に配置される。
【００４３】
このとき、複数の第１及び第２内部電極１２１、１２２は、中間に配置された誘電体層１１１により電気的に絶縁されてもよい。
【００４４】
また、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の厚さ方向に沿った同じ位置でセラミック本体１１０の実装面である第１主面１と実装反対面である第２主面２を介してそれぞれ露出してもよい。
【００４５】
第１内部電極１２１は、第２内部電極１２２と重畳されて容量を形成する第１容量部１２１ａと、セラミック本体１１０の第１主面１を介して露出するように第１容量部１２１ａから第１主面１に向かって延長形成された第１リード部１２１ｂと、を含む。
【００４６】
第２内部電極１２２は、第１内部電極１２１の第１容量部１２１ａと幅方向に重畳されて容量を形成する第２容量部１２２ａと、セラミック本体１１０の第２主面２を介して露出するように第２容量部１２２ａから第２主面２に向かって延長形成された第２リード部１２２ｂと、を含む。
【００４７】
このとき、積層セラミックキャパシタ１００の第１アクティブ層Ａの静電容量は、幅方向に沿って重畳された第１及び第２内部電極１２１、１２２の第１及び第２容量部１２１ａ、１２２ａの面積と比例する。
【００４８】
このような第１及び第２内部電極１２１、１２２は、誘電体層１１１を形成するセラミックシートの少なくとも一面に導電性金属を含む導電性ペーストを印刷して形成することができる。
【００４９】
上記導電性ペーストの導電性金属は、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）の何れか一つまたはこれらの合金等であってもよく、本発明はこれに限定されない。
【００５０】
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法等を用いてもよいが、本発明はこれに限定されない。
【００５１】
第３及び第４内部電極１２３、１２４は、異なる極性を有する電極であって、セラミック本体１１０の第２アクティブ層Ｂにおいて、誘電体層１１１を介して複数個が幅方向に交互に配置される。
【００５２】
このとき、複数の第３及び第４内部電極１２３、１２４は、中間に配置された誘電体層１１１により電気的に絶縁されてもよい。
【００５３】
また、第３及び第４内部電極１２３、１２４は、第１及び第２内部電極１２１、１２２と長さ方向に離隔され、且つセラミック本体１１０の厚さ方向に沿った同じ位置でセラミック本体１１０の実装面である第１主面１と実装反対面である第２主面２を介してそれぞれ露出してもよい。
【００５４】
第３内部電極１２４は、第４内部電極１２４と重畳されて容量を形成する第３容量部１２３ａと、セラミック本体１１０の第１主面１を介して露出するように第３容量部１２３ａから第１主面１に向かって延長形成された第３リード部１２３ｂと、を含む。
【００５５】
第４内部電極１２４は、第３内部電極１２３の第３容量部１２３ａと幅方向に重畳されて容量を形成する第４容量部１２４ａと、セラミック本体１１０の第２主面２を介して露出するように第４容量部１２４ａから第２主面２に向かって延長形成された第２リード部１２４ｂと、を含む。
【００５６】
このとき、積層セラミックキャパシタ１００の第２アクティブ層Ｂの静電容量は、幅方向に沿って重畳された第３及び第４内部電極１２３、１２４の第３及び第４容量部１２３ａ、１２４ａの面積と比例する。
【００５７】
また、積層セラミックキャパシタ１００の総静電容量は、（第１アクティブ層Ａの静電容量ｘ第２アクティブ層Ｂの静電容量）／（第１アクティブ層Ａの静電容量＋第２アクティブ層Ｂの静電容量）である。
【００５８】
このような第３及び第４内部電極１２３、１２４は、誘電体層１１１を形成するセラミックシートの少なくとも一面に導電性金属を含む導電性ペーストを印刷して形成することができる。
【００５９】
上記導電性ペーストの導電性金属は、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）の何れか一つまたはこれらの合金等であってもよく、本発明はこれに限定されない。
【００６０】
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法等を用いてもよいが、本発明はこれに限定されない。
【００６１】
第１及び第２外部電極１３１、１３２はセラミック本体１１０の第１主面１に長さ方向に離隔して形成され、第１外部電極１３１は第１内部電極１２１の第１リード部１２１ｂと連結され、第２外部電極１３２は第３内部電極１２３の第３リード部１２３ｂと連結される。
【００６２】
第３及び第４外部電極１３３、１３４は、セラミック本体１１０の第２主面２に長さ方向に離隔して形成され、第３外部電極１３３は第２内部電極１２２の第２リード部１２２ｂと連結され、第４外部電極１３４は第４内部電極１２４の第４リード部１２４ｂと連結される。
【００６３】
このとき、第１及び第２外部電極１３１、１３２は、固着強度を向上させるために、セラミック本体１１０の第１主面１からセラミック本体１１０の第１及び第２側面５、６の一部まで延長形成されてもよい。
【００６４】
また、第３及び第４外部電極１３３、１３４は、固着強度を向上させるために、セラミック本体１１０の第２主面２からセラミック本体１１０の第１及び第２側面５、６の一部まで延長形成されてもよい。
【００６５】
上記のような電極構造を有する積層セラミックキャパシタ１００は、第１及び第２外部電極１３１、１３３間の長さと、第３及び第４外部電極１３１、１３３間の長さが短いため、電流パスが短くなる。これにより電流ループが減少してＥＳＬを低減させることができる。
【００６６】
また、本実施形態では、第１アクティブ層Ａと第２アクティブ層Ｂが第１から第４外部電極１３１〜１３４を通じて直列に連結されるため、何れか１つのアクティブ層でショート不良が発生しても、残り１つのアクティブ層は正常に動作することができるという効果がある。
【００６７】
このような第１から第４外部電極１３１〜１３４は、導電性金属を含む導電性ペーストで形成することができる。
【００６８】
上記導電性金属はこれに限定されないが、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）の何れか一つまたはこれらの合金等であってもよい。
【００６９】
上記導電性ペーストは、絶縁性物質をさらに含んでもよい。
【００７０】
例えば、上記絶縁性物質はガラス（ｇｌａｓｓ）であってもよく、本発明はこれに限定されない。
【００７１】
また、本発明において、第１から第４外部電極１３１〜１３４を形成する方法は特に制限されず、セラミック本体１１０を導電性ペーストにディッピング（ｄｉｐｐｉｎｇ）して形成したり、めっきするなどの様々な方法を用いることができる。
【００７２】
一方、第１から第４外部電極１３１〜１３４上に電気めっきなどの方法でめっき層（不図示）をさらに形成してもよい。
【００７３】
上記めっき層は、第１から第４外部電極１３１〜１３４上に形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたスズ（Ｓｎ）めっき層と、を含んでもよい。
【００７４】
上記めっき層は、積層セラミックキャパシタ１００を基板などに半田で実装するとき、相互の接着強度を高めるためのものである。
【００７５】
断続部１４１は、セラミック本体１１０の実装反対面である第２主面２に形成され、セラミック本体１１０の第２主面２で第３外部電極１３３と第４外部電極１３４を相互連結する役割を担う。
【００７６】
このような断続部１４１は、内部短絡または電気的過負荷などによってショートのような現象が発生すると、短絡されて回路をオープンさせる。これにより、積層セラミックキャパシタ１００に発生した過電流がそれと連結された残りの回路に伝達されるのを防ぎ、製品全体に損傷が発生することを防止することができる。
【００７７】
このとき、断続部１４１は、ヒューズ（ｆｕｓｅ）または抵抗パターン（ｒｅｓｉｓｔｉｖｅ  ｐａｔｔｅｒｎ）などであってもよいが、本発明はこれに限定されない。
【００７８】
図４ａは、本発明の一実施形態による積層セラミックキャパシタ１００の等価回路を示したもので、断続部１４１としてヒューズを使用している。
【００７９】
上記ヒューズは過電流を防止する役割を担うもので、一定水準以上の過電流が発生した場合に発熱して切れる程度の抵抗値を有さなければならず、例えば、上記ヒューズの抵抗値は、キャパシタに印加される電流の基準値に基づいて決まる。
【００８０】
図４ｂは、本発明の一実施形態による積層セラミックキャパシタ１００の等価回路を示したもので、断続部１４１として抵抗パターンを使用している。
【００８１】
上記抵抗パターンとしては、抵抗、バリスタ及びサーミスタの何れか一つが含まれてもよいが、本発明はこれに限定されない。
【００８２】
上記抵抗パターンは、例えば、放射ノイズ防止または特定周波数での電圧変動の減少のために高いＥＳＲ値の積層セラミックキャパシタを製作する場合に、ＥＳＲ値を要求する水準に合わせるために用いることができる。
【００８３】
このとき、上記抵抗パターンの抵抗値は限定されず、例えば、数百ｍΩから数Ω程度と多様に決められてもよい。
【００８４】
積層セラミックキャパシタ１００にショート（ｓｈｏｒｔ）が発生すると、積層セラミックキャパシタ１００と連結された残りの回路に過電流が伝達されて、積層セラミックキャパシタ１００と連結された製品全体に損傷を与える恐れがある。
【００８５】
本実施形態において、第１内部電極１２１の第１リード部１２１ｂと連結された第１外部電極１３１には正極、第３内部電極１２３の第３リード部１２３ｂと連結された第２外部電極１３２には負極が印加される。
【００８６】
電源を印加すると、電流パス（ｃｕｒｒｅｎｔ  ｐａｔｈ）は、正極である第１外部電極１３１から第１アクティブ層Ａの第１内部電極１２１及び第２内部電極１２２を通じて第３外部電極１３３に移動し、断続部１４１を介して第２アクティブ層Ｂに移動して第２アクティブ層Ｂの第３内部電極１２３及び第４内部電極１２４を通じて負極である第２外部電極１３２に移動する。
【００８７】
従って、本実施形態によると、電流パスが長くなり、電流が幅の狭い抵抗を通過するため、ＥＳＬが上昇する効果を期待することができる。
【００８８】
また、セラミック本体１１０の第２主面２に第３及び第４外部電極１３３、１３４を連結する断続部１４１を適用することにより、積層セラミックキャパシタ１００にショートが発生した場合、断続部１４１が短絡されて回路をオープン状態にして、過電流が積層セラミックキャパシタ１００と連結された残りの回路に伝達されることを防ぎ、積層セラミックキャパシタ１００と連結された製品全体が損傷することを防止することができる。
【００８９】
従って、積層セラミックキャパシタ１００にショートが発生した場合、製品全体から積層セラミックキャパシタ１００のみを交換して修理した後、再使用することができる。
【００９０】
変形例
図５は、本発明の他の実施形態による積層セラミックキャパシタの第１から第４内部電極の積層構造を示した分解斜視図である。
【００９１】
ここで、上述した一実施形態と類似する部分に対しては重複を避けるために、その具体的な説明を省略し、上述した実施形態と異なる構造を有するリード部と外部電極との連結構造について具体的に説明する。
【００９２】
図５を参照すると、第１及び第２内部電極１２５、１２６は、セラミック本体１１０の長さ−厚さ断面において、対角線上に位置する角部に隣接する部分でセラミック本体１１０の実装面である第１主面１と実装反対面である第２主面２を介してそれぞれ露出することができる。
【００９３】
第１内部電極１２５は、第２内部電極１２６と重畳されて容量を形成する第１容量部１２５ａと、セラミック本体１１０の第１主面１を介して露出し、第２外部電極１３２と連結されるように第１容量部１２５ａから第１主面１に向かって延長形成された第１リード部１２５ｂと、を含む。
【００９４】
第２内部電極１２６は、第１内部電極１２５の第１容量部１２５ａと幅方向に重畳されて容量を形成する第２容量部１２６ａと、セラミック本体１１０の第２主面２を介して露出し、第３外部電極１３３と連結されるように第２容量部１２６ａから第２主面２に向かって延長形成された第２リード部１２６ｂと、を含む。
【００９５】
第３及び第４内部電極１２７、１２８は、セラミック本体１１０の長さ−厚さ断面において、対角線上に位置する角部に隣接する部分でセラミック本体１１０の実装面である第１主面１と実装反対面である第２主面２を介してそれぞれ露出してもよい。
【００９６】
このとき、第１内部電極１２５の第１リード部１２５ｂと第４内部電極１２８の第４リード部１２８ｂは、セラミック本体１１０の厚さ方向に沿った同じ位置でセラミック本体１１０の第１主面１と第２主面２を介してそれぞれ露出してもよい。
【００９７】
また、第２内部電極１２６の第２リード部１２６ｂと第３内部電極１２７の第３リード部１２７ｂは、セラミック本体１１０の厚さ方向に沿った同じ位置でセラミック本体１１０の第２主面２と第１主面１を介してそれぞれ露出してもよい。
【００９８】
第３内部電極１２７は、第４内部電極１２８と重畳されて容量を形成する第３容量部１２７ａと、セラミック本体１１０の第１主面１を介して露出し、第１外部電極１３１と連結されるように第３容量部１２７ａから第１主面１に向かって延長形成された第３リード部１２７ｂと、を含む。
【００９９】
第４内部電極１２８は、第３内部電極１２７の第３容量部１２７ａと幅方向に重畳されて容量を形成する第４容量部１２８ａと、セラミック本体１１０の第２主面２を介して露出し、第４外部電極１３４と連結されるように第４容量部１２８ａから第２主面２に向かって延長形成された第４リード部１２８ｂと、を含む。
【０１００】
積層セラミックキャパシタの実装基板
図６を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装される基板２１０と、基板２１０の上面に離隔して形成された第１及び第２電極パッド２２１、２２２と、を含む。
【０１０１】
このとき、積層セラミックキャパシタ１００は、第１及び第２外部電極３１３、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触するように位置した状態で、半田２３１、２３２によって基板２１０と電気的に連結されてもよい。
【０１０２】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１０３】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１１２、１１３、１１４  カバー層
１２１、１２５  第１内部電極
１２２、１２６  第２内部電極
１２３、１２７  第３内部電極
１２４、１２８  第４内部電極
１３１  第１外部電極
１３２  第２外部電極
１３３  第３外部電極
１３４  第４外部電極
１４１  断続部
２００  実装基板
２１０  基板
２２１、２２２  第１及び第２電極パッド
２３１、２３２  半田
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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