(57)【要約】【課題】先行技術における再配線構造物のひび割れの課題を改善することができるパッケージ基板を提供する。【解決手段】  パッケージ基板が開示される。パッケージ基板は、成形層、再配線構造物及びビルドアップ構造物を含む。再配線構造物は、成形層によって露出される表面と共に成形層に埋め込まれる。ビルドアップ構造物は、成形層の底面に形成される。パッケージ基板内の異なる材料間のＣＴＥ差異が原因で起こる内部応力は、再配線構造物の周辺部の周りに配置される少なくとも１つの溝部を成形層の上面に形成することによって軽減され、これにより、先行技術における再配線構造物のひび割れの課題を改善する。【選択図】図２
2016032102.tif 000002
【特許請求の範囲】
【請求項１】
複数の上部電極パッドを有する再配線構造物と、
前記再配線構造物の底部に構成されるビルドアップ層と、
前記再配線構造物を埋め込む成形層と、
前記再配線構造物の周りに延在する溝部と、
を含み、
前記複数の上部電極パッドは、チップの取り付けに適合する第１密度で構成され、
前記ビルドアップ層は、複数の底部取り付けパッドを有し、
前記複数の底部取り付けパッドは、パッケージ基板のプリント回路板上への取り付けに適合する第２密度で構成され、
前記第２密度は、前記第１密度よりも低い、
パッケージ基板。
【請求項２】
前記溝部の深さは、前記成形層の厚さよりも小さい、請求項１に記載のパッケージ基板。
【請求項３】
前記溝部の前記深さは、前記再配線構造物の厚さよりも大きい、請求項２に記載のパッケージ基板。
【請求項４】
前記溝部は、前記再配線構造物の周りに連続的に延在する、請求項１に記載のパッケージ基板。
【請求項５】
前記成形層の一部は、前記溝部と前記再配線構造物との間で構成される、請求項１に記載のパッケージ基板。
【請求項６】
前記成形層の前記一部の幅は、前記溝部の幅よりも小さい、請求項５に記載のパッケージ基板。
【請求項７】
前記溝部は前記再配線構造物に隣接する、請求項１に記載のパッケージ基板。
【請求項８】
上面視において、前記溝部は、前記再配線構造物の４つの側部に沿って配置される４つの独立区画溝部をそれぞれ含む、請求項１に記載のパッケージ基板。
【請求項９】
上面視において、前記溝部は、前記再配線構造物の４つの側部に沿って配置される複数の穴を含む、請求項１に記載のパッケージ基板。
【請求項１０】
上面視において、前記溝部は、前記再配線構造物の４つの側部に沿って配置される複数の矩形の溝部を含む、請求項１に記載のパッケージ基板。
【請求項１１】
前記溝部に充填されるシリコーンを更に含む、請求項１に記載のパッケージ基板。
【請求項１２】
前記再配線構造物に埋め込まれるインターポーザを更に含む、請求項１に記載のパッケージ基板。
【請求項１３】
前記溝部の深さは、前記成形層の厚さよりも大きい、請求項１２に記載のパッケージ基板。
【請求項１４】
前記溝部は、前記再配線構造物の周りに連続的に延在する、請求項１２記載のパッケージ基板。
【請求項１５】
前記成形層の一部は、前記溝部と前記再配線構造物との間で構成される、請求項１２記載のパッケージ基板。
【請求項１６】
前記溝部は前記再配線構造物と隣接する、請求項１２記載のパッケージ基板。
【請求項１７】
上面視において、前記溝部は、前記再配線構造物の４つの側部に沿って配置される４つの独立区画溝部をそれぞれ含む、請求項１２記載のパッケージ基板。
【請求項１８】
上面視において、前記溝部は、前記再配線構造物の４つの側部に沿って配置される複数の穴を含む、請求項１２記載のパッケージ基板。
【請求項１９】
上面視において、前記溝部は、前記再配線構造物の４つの側部に沿って配置される複数の矩形の溝部を含む、請求項１２記載のパッケージ基板。
【請求項２０】
前記溝部に充填されるシリコーンを更に含む、請求項１２記載のパッケージ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、パッケージ基板に関し、特に、高密度パッケージのためのパッケージ基板に関する。
【背景技術】
【０００２】
現代では、電子製品の小型化は必然的な傾向である。従って、薄型で、コンパクトな電子製品の要件を満たすために、半導体チップ及び半導体チップ用パッケージ基板は、大きさを変えてきた。今、半導体チップの回路密度は、そのピン数と同様に益々大きくなり、半導体チップの導電性パッド間のピッチは、ナノ単位で縮小されてきた。しかしながら、従来型のフリップチップパッケージ基板のパッド間のピッチは、わずか約数百ミクロンである。従って、従来型のフリップチップパッケージ基板は、回路密度が高く、ピン数の多い半導体チップには適用できない。更に、熱サイクル信頼性試験手順において、半導体チップと従来型フリップチップパッケージ基板との間には、熱膨張率（ＣＴＥ：ｃｏｅｆｆｉｃｉｅｎｔ  ｏｆ  ｔｈｅｒｍａｌ  ｅｘｐａｎｓｉｏｎ）の大きな差異が存在する。これは、不均一な熱応力を引き起こし、かつ、パッケージ基板とチップとの間の接続を破壊する可能性があり、これにより、信頼性及び製品歩留まりが低下してしまう。
【０００３】
米国特許第８，２６９，３３７号明細書は、パッケージ基板を開示する。図１は、パッケージ基板の適用を示す断面図である。パッケージ基板は、インターポーザ２１２、再配線層構造物２１３、ビルドアップ構造物２４、成形層２２及び半導体チップ２７を含む。再配線構造物２１は、インターポーザ２１２及び再配線層構造物２１３を構成する。インターポーザ２１２は、ガラス、シリコン、セラミック又はポリマーにより作製される。図１に図示するように、インターポーザ２１２は、その底面を貫通する複数のシリコン貫通ビア（ＴＳＶ：Ｔｒｏｕｇｈ−Ｓｉｌｉｃｏｎ  Ｖｉａ）２１０を有する。再配線層構造物２１３は、インターポーザ２１２の上面に形成される。再配線層構造物２１３の最も内側の回路は、ＴＳＶ２１０の上端部に電気的に接続され、再配線層構造物２１３の最も外側の回路は、複数の電極パッド２１１を有する。再配線構造物２１は、成形層２２に埋め込まれる。ビルドアップ構造物２４は、成形層２２の底面に形成される。ビルドアップ構造物２４は複数の導電性ビア２４２を有し、その一部はインターポーザ２１２のＴＳＶ２１０の底端部に電気的に接続される。半導体チップ２７は、半田バンプ２７１を介して再配線層構造物２１３の電極パッド２１１に電気的に接続されるフリップチップであり、アンダーフィル材２７０は、電極パッド２１１と半導体チップ２７との間のスペースを充填するように使用される。複数の半田ボール２６がプリント回路板（図示しない）などの別の電子デバイスに電気的に接続されるように、ビルドアップ構造物２４の底部側にあるボンディングパッド２４３に取り付けられる。
【０００４】
再配線構造物２１を配置することによって、パッケージ基板は半導体チップ２７とプリント回路板との間の寸法の不一致を克服することができる。高密度又は小ピッチの導電性パッド２７２を有する半導体チップ２７は、パッケージ基板を通してプリント回路板上に配置され得る。更に、インターポーザ２１２は、半導体チップ２７とプリント回路板との間でＣＴＥバッファとして機能する。それ故、熱サイクル信頼性試験手順中、パッケージ基板内で起こる不均一な熱応力が軽減され得る。これは、パッケージ基板の構造をより信頼性のあるものにする。
【０００５】
しかしながら、インターポーザ２１２のＣＴＥは、約３ｐｐｍ／Ｋであり、ビルドアップ層２４の成形層２２及び誘電体層のＣＴＥは、約５から１５ｐｐｍ／Ｋであるので、大きなＣＴＥ差異が存在する。それ故、埋め込まれた再配線構造物２１内で大きな内部応力が起こり、再配線構造物２１の破損（ｆａｉｌｕｒｅ）やひび割れ（ｃｒａｃｋｉｎｇ）の原因となる可能性がある。
【０００６】
従って、先行技術における上述の欠点を克服するためのパッケージ基板を提供する必要がある。
【発明の概要】
【０００７】
本発明の目的は、先行技術における再配線構造物のひび割れに関する課題を改善することができるパッケージ基板を提供することである。
【０００８】
上述の目的を達成するために、本発明は、以下のようなパッケージ基板を提供する。当該パッケージ基板は、第１表面と、それに対向する第２表面とを有する成形層と、成形層に埋め込まれる再配線構造物と、成形層の第２表面に形成されるビルドアップ構造物とを含む。再配線構造物は、第１側部と、それに対向する第２側部とを有する。再配線構造物の第１側部は、成形層の第１表面から露出される複数の電極パッドを有し、再配線構造物の第２側部は、複数の導電性部分を有する。ビルドアップ構造物は、第１側部と、それに対向する第２側部とを有し、ビルドアップ構造物は、ビルドアップ構造物の第１側部に形成される配線層と、ビルドアップ構造物の第２側部に形成される複数の電極パッドとを有する。再配線構造物の第２側部における導電性部分と、ビルドアップ構造物の第１側部の配線層とは、互いに電気的に接続され、パッケージ基板に埋められる。再配線構造物の第１側部における電極パッドと、ビルドアップ構造物の第２側部における電極パッドとは、パッケージ基板の表面から露出される。成形層の第１表面上に少なくとも１つの溝部があり、溝部は再配線構造物の周辺部の周りに配置される。
【０００９】
本発明の例示的な一実施形態において、溝部は、再配線構造物の厚さよりも大きな深さを有する。
【００１０】
本発明の例示的な一実施形態において、溝部は、１０μｍから２００μｍの間の幅を有する。
【００１１】
本発明の例示的な一実施形態において、溝部は、５０μｍから１００μｍの間の幅を有する。
【００１２】
本発明の例示的な一実施形態において、残留成形部が再配線構造物と溝部との間に更に配置され得る。
【００１３】
本発明の例示的な一実施形態において、溝部は充填材料で更に充填され得る。充填材料は、溝部の内壁の材料のモジュラス（ｍｏｄｕｌｕｓ）よりも小さいモジュラスを有する。充填材料は弾性材料でよい。
【００１４】
本発明の例示的な一実施形態において、充填材料は、シリコーンなどの低モジュラス材料（ｌｏｗ−ｍｏｄｕｌｕｓ  ｍａｔｅｒｉａｌ）でよい。
【００１５】
本発明の例示的な一実施形態において、残留成形部は、１０μｍから２００μｍの間の幅を有する。
【００１６】
本発明の例示的な一実施形態において、残留成形部は、２０μｍから７０μｍの間の幅を有する。
【００１７】
本発明の例示的な一実施形態において、再配線構造物の第１側部における電極パッドの分布密度は、ビルドアップ構造物の第２側部における電極パッドの分布密度よりも高い。
【００１８】
本発明の例示的な一実施形態において、再配線構造物の第１側部における電極パッドのサイズ及び寸法は、ビルドアップ構造物の第２側部における電極パッドのサイズ及び寸法よりも小さい。
【００１９】
本発明の例示的な一実施形態において、再配線構造物は貫通孔インターポーザ及び再配線層構造物を含有し、導電性部分は導電性貫通孔であり、貫通孔インターポーザは、第１側部と、それに対向する第２側部と、第１側部及び第２側部を貫通する導電性貫通孔とを含む。導電性貫通孔の各々は、貫通孔インターポーザの第１側部上に第１端面と、貫通孔インターポーザの第２側部上に第２端面とを含む。貫通孔インターポーザの第２側部と、導電性貫通孔の第２端面とは、成形層の第２表面と同一平面であり、再配線層構造物は、貫通孔インターポーザの第１側部及び導電性貫通孔の第１端面に配置され、かつ、導電性貫通孔の第１端面に電気的に接続される。再配線層構造物の最外層は、成形層の第１表面から露出される電極パッドを有する。
【００２０】
本発明の例示的な一実施形態において、再配線構造物はコアシートであり、コアシートは交互に積層される複数の金属層及び複数の誘電体層を含み、導電性部分は電極パッドである。
【００２１】
本発明の例示的な一実施形態において、コアシートの誘電体層は、有機高分子で作製され得る。
【００２２】
本発明の例示的な一実施形態において、コアシートは可撓性シートである。
【００２３】
本発明の例示的な一実施形態において、コアシートの誘電体層の材料は、ガラス、シリコン又はセラミックなどの無機物質でよい。
【００２４】
本発明の例示的な一実施形態において、再配線構造物の第１側部における電極パッドは、少なくとも１つの半導体チップに接続するために用いられる。
【００２５】
本発明の例示的な一実施形態において、ビルドアップ構造物の第２側部における電極パッドは、プリント回路板に接続するために用いられる。
【００２６】
本発明は、先行技術に対して明瞭な利点と有益な効果を有する。上記の技術スキームに従った本発明のパッケージ基板は、少なくとも以下の利点と有益な効果を有する。本発明において、パッケージ基板内の異なる材料間におけるＣＴＥ差異が原因で起こる内部応力は、再配線構造物の周辺部の周りに配置される少なくとも１つの溝部を成形層の第１表面上に形成することによって軽減される。これにより、再配線構造物、成形層、ビルドアップ構造物の間のＣＴＥ不一致を克服し、従って、先行技術における再配線構造物のひび割れに関する課題を解決する。
【図面の簡単な説明】
【００２７】
【図１】先行技術のパッケージ基板の適用を示す断面図である。
【図２】本発明の第１実施形態に従ったパッケージ基板の断面図である。
【図３】図２のパッケージ基板の上面図である。
【図４】図２の別の形態に従ったパッケージ基板の断面図である。
【図５】図４のパッケージ基板の上面図である。
【図６】本発明の第２実施形態に従ったパッケージ基板の断面図である。
【図７】図６のパッケージ基板の上面図である。
【図８】本発明の他の実施形態に従ったパッケージ基板の上面図である。
【図９】本発明の他の実施形態に従ったパッケージ基板の上面図である。
【図１０】本発明の他の実施形態に従ったパッケージ基板の上面図である。
【発明を実施するための形態】
【００２８】
本発明の実施形態は、以下のように、添付の図面を参照して、技術的な事柄、構造的特徴、達成される目的、そして効果と共に、詳細に説明される。
【００２９】
図２及び図３を参照する。図２は、本発明の第１実施形態に従ったパッケージ基板１の断面図である。図３は、図２のパッケージ基板の上面図である。パッケージ基板１は、成形層２２、ビルドアップ構造物２４及び再配線構造物２１を含む。再配線構造物２１は、貫通孔インターポーザ２１２及び再配線層構造物２１３を含む。成形層２２は、第１表面２２ａと、それに対向する第２表面２２ｂとを有する。再配線構造物２１は、成形層２２に埋め込まれるが、成形層２２の第１表面２２ａは、再配線層構造物２１３の表面の一部を露出させる。ビルドアップ構造物２４は成形層２２の第２表面２２ｂに形成される。
【００３０】
貫通孔インターポーザ２１２は、第１側部２１ａと、それに対向する第２側部２１ｂと、第１側部２１ａ及び第２側部２１ｂを貫通する複数の導電性貫通孔２１０とを有する。導電性貫通孔２１０の各々は、貫通孔インターポーザ２１２の第１側部２１ａに第１端面２１０ａと、貫通孔インターポーザ２１２の第２側部２１ｂに第２端面２１０ｂとを有する。貫通孔インターポーザ２１２の第２側部２１ｂと、導電性貫通孔２１０の第２端面２１０ｂとは、成形層２２の第２表面２２ｂと同一平面である。再配線層構造物２１３は、貫通孔インターポーザ２１２の第１側部２１ａ上、かつ、導電性貫通孔２１０の第１端面２１０ａ上に配置され、かつ、導電性貫通孔２１０の第１端面２１０ａに電気的に接続される。再配線層構造物２１３の最外層は、成形層２２の第１表面２２ａから露出される複数の電極パッド２１１を有する。貫通孔インターポーザ２１２は、ガラス、セラミック、単結晶シリコン又はポリシリコンで作製され、かつ、１００μｍの厚さを有する。
【００３１】
ビルドアップ構造物２４は、第１側部２４ａと、それに対向する第２側部２４ｂとを有する。ビルドアップ構造物２４は、ビルドアップ構造物２４の第１側部２４ａにおいて形成される配線層２４１と、ビルドアップ構造物２４の第２側部２４ｂにおいて形成される複数の電極パッド２４３とを有する。貫通孔インターポーザ２１２内の導電性貫通孔２１０の第２端面２１０ｂと、ビルドアップ構造物２４の第１側部２４ａにおける配線層２４１とは、電気的に互いに接続され、パッケージ基板１に埋められる。再配線層構造物２１３の最外層における電極パッド２１１と、ビルドアップ構造物２４の第２側部２４ｂにおける電極パッド２４３とは、パッケージ基板１の表面から露出する。再配線層構造物２１３の最外層における電極パッド２１１の分布密度は、ビルドアップ構造物２４の第２側部２４ｂにおける電極パッド２４３の分布密度よりも高い。再配線層構造物２１３の最外層における電極パッド２１１のサイズ及び寸法は、ビルドアップ構造物２４の第２側部２４ｂにおける電極パッド２４３のサイズ及び寸法よりも小さい。再配線層構造物２１３の最外層における電極パッド２１１は、少なくとも１つの半導体チップ（図示しない）に接続するために用いられる。ビルドアップ構造物２４の第２側部２４ｂにおける電極パッド２４３は、プリント回路板（図示しない）に接続するために用いられる。
【００３２】
成形層２２の第１表面２２ａ上に溝部２２０があり、溝部２２０は、再配線構造物２１の周辺部の周りに配置される。溝部２２０は、再配線構造物２１の厚さＨよりも大きな深さＤを有する。溝部２２０は、１００μｍの幅Ｗ１を有する。溝部２２０は、紫外線（ＵＶ）レーザによって形成され得る。残留成形部２２１は、再配線構造物２１と溝部２２０との間に配置され、かつ、再配線構造物２１を保護するために使用される。残留成形部２２１の材料は、成形層２２の材料と同一である。残留成形部２２１は、５０μｍの幅Ｗ２を有する。本発明の別の実施形態において、溝部２２０は、シリコーンなどの低モジュラス材料（図示しない）で更に充填され得る。
【００３３】
図４及び図５は、図２のパッケージ基板１の別の形態である。これには、溝部２２０が成形層２２の第１表面２２ａ上に設けられる。溝部２２０は、貫通孔インターポーザ２１２及び再配線層構造物２１３を含有する再配線構造物２１の周辺部の周りに配置される。溝部２２０は再配線構造物２１と隣接する。
【００３４】
図６及び図７を参照する。図６は、本発明の第２実施形態に従ったパッケージ基板１の断面図である。図７は、図６のパッケージ基板の上面図である。パッケージ基板１は、コアシート１００（再配線構造物）、ビルドアップ構造物２００及び成形層３００を含む。成形層３００は、第１表面３０４ａ及び第２表面３０４ｂを有する。第１表面３０４ａ及び第２表面３０４ｂは、成形層３００の反対側にある。コアシート１００は、成形層３００によって露出される表面と共に成形層３００に埋め込まれる。ビルドアップ構造物２００は成形層３００の第２表面３０４ｂに形成される。
【００３５】
コアシート１００は、複数の金属層１０１と、それに配置される複数の誘電体層１０２とを有する。金属層１０１及び誘電体層１０２は、一方を他方の上部に積層することにより、交互に形成される。任意の２つの隣接する金属層１０１が、その間に形成された導電性ビア１０３によって電気的に接続され得る。なお、図６及びそれに続く図の誘電体層１０２は、簡潔化のために単一層構成により図示されているが、コアシート１００は、実際には多くの誘電体層を含むということが留意される。特に、コアシート１００の誘電体層１０２は、有機高分子で作製され得る。ポリイミドが説明的な実施例として使用され得る。また、コアシート１００の誘電体層１０２の材料は、無機物質でもよい。誘電体層１０２の材料は、例えば、窒化ケイ素、酸化ケイ素及び水ガラスなどのセラミック又はガラスによって実施され得る。他の材料も考慮され得る。
【００３６】
コアシート１００は、２つの対向する側部、つまり、第１側部１０４ａ及び第２側部１０４ｂを有する。特に、コアシート１００は、第１側部１０４ａにおける第１表面１０５ａと、第２側部１０４ｂにおける第２表面１０５ｂとを有する。コアシート１００の第１側部１０４ａ及び第２側部１０４ｂに形成され、好ましくは、第１表面１０５ａ及び第２表面１０５ｂの下に形成される、複数の電極パッド１０６がある。コアシート１００の電極パッド１０６は、コアシート１００を他の電子コンポーネントに電気的に接続するために電気的接続点として機能する。図６に図示するように、成形層３００は、コアシート１００の第１表面１０５ａを露出させ、コアシート１００の第１側部１０４ａに形成される電極パッド１０６の分布密度は、第２側部１０４ｂに形成される電極パッド１０６の分布密度よりも大きい。
【００３７】
ビルドアップ構造物２００は、第１側部２０４ａ及び第２側部２０４ｂを有する。第１側部２０４ａ及び第２側部２０４ｂは、ビルドアップ構造物２００の反対側にある。ビルドアップ構造物２００は、第１側部２０４ａに形成される配線層２０１と、第２側部２０４ｂに形成される複数の電極パッド２０６と、配線層２０１と電極パッド２０６との間に配置される複数の導電性ビア２０３と、少なくとも１の誘電体層２０２とを有する。第１側部２０４ａに形成される配線層２０１と、第２側部２０４ｂに形成される電極パッド２０６とは、ビルドアップ構造物２００の最外層に形成される。図６に図示するように、ビルドアップ構造物２００の第１側部２０４ａに形成される配線層２０１は、コアシート１００の第２側部１０４ｂに形成される電極パッド１０６に電気的に接続される。ビルドアップ構造物２００は、好ましくは、半田マスクなどの、ビルドアップ構造物２００の第２側部２０４ｂにおける最も外側の誘電体層に形成される保護絶縁層２０７を有する。保護絶縁層２０７は複数の開口部２０８を有し、それを介して、第２側部２０４ｂにおける電極パッド２０６は露出され、電気的接続点として機能する。なお、ビルドアップ構造物２００は、複数の金属層及び誘電体層を有する多層構造と共に用いられ、好ましくは、その間に配線を有することができる。
【００３８】
コアシート１００の第１側部１０４ａにおける電極パッド１０６の分布密度は、ビルドアップ構造物２００の第２側部２０４ｂにおける電極パッド２０６の分布密度よりも高い。コアシート１００の第１側部１０４ａにおける電極パッド１０６のサイズ及び寸法は、ビルドアップ構造物２００の第２側部２０４ｂにおける電極パッド２０６よりも小さい。コアシート１００の第１側部１０４ａにおける電極パッド１０６は、少なくとも1つの半導体チップ（図示しない）に接続するために用いられる。ビルドアップ構造物２００の第２側部２０４ｂにおける電極パッド２０６は、プリント回路板（図示しない）に接続するために用いられる。
【００３９】
成形層３００の第１表面３０４ａ上に溝部３２０があり、溝部３２０は、コアシート１００の周辺部の周りに配置される。溝部３２０は、コアシート１００の厚さＨよりも大きい深さＤを有する。溝部３２０は、１００μｍの幅Ｗ１を有する。溝部３２０は、ＵＶレーザによって形成され得る。残留成形部３２１は、コアシート１００と溝部３２０との間に配置され、かつ、コアシート１００を保護するために使用され得る。残留成形部３２１の材料は、成形層３００の材料と同一である。残留成形部３２１は、５０μｍの幅Ｗ２を有する。本発明の別の実施形態において、溝部３２０は、シリコーンなどの低モジュラス材料（図示しない）で更に充填され得る。
【００４０】
本発明の他の実施形態において、図３の溝部２２０又は図７の溝部３２０は、例えば、図８から図１０を参照すると、さまざまな形態を有することができる。しかしながら、本発明はそれらに限定されない。
【００４１】
上述のように、本発明のパッケージ基板１において、パッケージ基板１内の異なる材料間のＣＴＥ差異が原因で起こる内部応力は、再配線構造物２１、１００の周辺部の周りに配置される少なくとも１つの溝部２２０、３２０を、成形層２２の第１表面２２ａ、成形層３００の第１表面３０４ａの上に形成することによって軽減される。これにより、再配線構造物２１、１００、成形層２２、３００及びビルドアップ構造物２４、２００の間のＣＴＥ不整合を克服し、従って、先行技術における再配線構造物２１、１００のひび割れの課題を解決する。
【００４２】
しかしながら、本発明の多くの特徴及び利点が、本発明の構造及び機能の詳細と共に、上述の説明において明記されてきたが、開示は例示のみであり、添付の請求項が言及する用語の広く一般的な意味によって示される限り、変更は詳細に行うことができ、特に、発明の原理内の部分の形状、サイズ及び配置における変更を行うことができるということが理解されるべきである。
【符号の説明】
【００４３】
１  パッケージ基板
２１  再配線構造物
２１ａ  第１側部
２１ｂ  第２側部
２２  成形層
２２ａ  第１表面
２２ｂ  第２表面
２４  ビルドアップ構造物
２４ａ  第１側部
２４ｂ  第２側部
２６  半田ボール
２７  半導体チップ
１００  再配線構造物
１００  コアシート
１０１  金属層
１０２  誘電体層
１０３  導電性ビア
１０４ａ  第１側部
１０４ｂ  第２側部
１０５ａ  第１表面
１０５ｂ  第２表面
１０６  電極パッド
２００  ビルドアップ構造物
２０１  配線層
２０２  誘電体層
２０３  導電性ビア
２０４ａ  第１側部
２０４ｂ  第２側部
２０６  電極パッド
２０７  保護絶縁層
２０８  開口部
２１０  導電性貫通孔
２１０ａ  第１端面
２１０ｂ  第２端面
２１１  電極パッド
２１２  貫通孔インターポーザ
２１３  再配線層構造物
２２０  溝部
２２１  残留成形部
２４１  配線層
２４２  導電性ビア
２４３  電極パッド
２７０  アンダーフィル材
２７１  半田バンプ
２７２  導電性パッド
３００  成形層
３０４ａ  第１表面
３０４ｂ  第２表面
３２０  溝部
３２１  残留成形部
Ｗ１  幅
Ｗ２  幅
Ｄ  深さ
Ｈ  厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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