(57)【要約】【課題】実施形態は、配線抵抗の増加を抑制しつつオン抵抗を低減することが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１面と、前記第１面とは反対側の第２面を有する半導体層と、前記半導体層の第２面側に設けられた制御電極と、前記第２面上に設けられ、前記制御電極に電気的に接続された配線と、を備える。前記配線は、前記第２面上に設けられた第１部分と、前記第１部分から前記半導体層中に至る少なくとも１つの第２部分と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１面と、前記第１面とは反対側の第２面を有する半導体層と、
前記半導体層の前記第２面側に設けられた制御電極と、
前記第２面上に設けられ、前記第２面上に設けられた第１部分と、前記第１部分から前記半導体層中に至る少なくとも１つの第２部分と、を有し、前記制御電極に電気的に接続された配線と、
を備えた半導体装置。
【請求項２】
前記半導体層は、
第１導電形の第１層と、
前記第１層上に設けられ、前記第１導電形とは反対の第２導電形の第２層と、
を有し、
前記制御電極は、前記第２層から前記第１層に伸びた請求項１に記載の半導体装置。
【請求項３】
前記第２部分は、前記第２層中に位置し、
前記第２部分の前記第２面に平行な方向の幅は、前記制御電極の前記第２面に平行な方向の幅よりも狭い請求項２に記載の半導体装置。
【請求項４】
前記第２部分は、前記第２面上において前記第１部分が延びる方向に沿って設けられる請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記配線は、複数の第２部分を有し、
前記第２部分は、前記第２面上において前記第１部分の延在方向に垂直な方向に並設される請求項４に記載の半導体装置。
【請求項６】
前記第２部分は、前記半導体層の上面視において、格子状に設けられる請求項１〜３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
効率的な電力使用や、省エネルギー化などの要請により、電力制御用などの半導体装置のオン抵抗を下げることが求められている。オン抵抗を下げるためには、チップ上の素子領域を大きくすることが効果的であるが、チップサイズが大きくなる。半導体装置には、例えば、制御電極に電気的に接続された配線を有するものがある。このような半導体装置の場合、配線領域を減少させることにより、素子領域を広くしてオン抵抗を下げることが可能である。しかしながら、配線領域を減少させたために、配線抵抗が増えることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２１８５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、配線抵抗の増加を抑制しつつオン抵抗を低減することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１面と、前記第１面とは反対側の第２面を有する半導体層と、前記半導体層の第２面側に設けられた制御電極と、前記第２面上に設けられ、前記制御電極に電気的に接続された配線と、を備える。前記配線は、前記第２面上に設けられた第１部分と、前記第１部分から前記半導体層中に至る少なくとも１つの第２部分と、を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を例示する模式断面図である。
【図２】実施形態に係る半導体装置の製造過程を例示する模式断面図である。
【図３】図２に続く製造過程を例示する模式断面図である。
【図４】図３に続く製造過程を例示する模式断面図である。
【図５】トレンチの形成に用いられるマスクパターンを例示した平面図である。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
以下の説明では、第１導電形をｎ形、第２導電形をｐ形として説明する。ただし、これに限定される訳でなく、第１導電形をｐ形、第２導電形をｎ形としても良い。
【００１０】
図１は、実施形態に係る半導体装置１を例示する模式断面図である。半導体装置１は、例えば、トレンチゲート構造を有するパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。なお、実施形態は、トレンチ型ゲート構造を有するＭＯＳＦＥＴに限定される訳ではなく、例えば、プレーナ型ゲート構造を有するＭＯＳＦＥＴでもよい。
【００１１】
半導体装置１は、半導体層１０と、制御電極（以下、ゲート電極２０）と、配線（以下、ゲート配線３０）と、を備える。半導体層１０は、例えば、第１面１０ａと、第１面１０ａとは反対側の第２面１０ｂと、を有する。ゲート電極２０は、半導体層１０の第２面１０ｂ側に設けられる。ゲート配線３０は、第２面１０ｂの上に設けられる。
【００１２】
半導体層１０は、例えば、第１層（以下、ｎ形ドレイン層１３）と、第２層（以下、ｐ形ベース層１５）と、を有する。ｐ形ベース層１５は、ｎ形ドレイン層１３の上に設けられる。ｎ形ドレイン層１３は、第１面１０ａを有する。ｐ形ベース層１５は、第２面１０ｂを有する。
【００１３】
ゲート電極２０は、ｐ形ベース層１５及びｎ形ドレイン層１３の中に設けられる。ゲート電極２０は、例えば、ｐ形ベース層１５からｎ形ドレイン層１３に向かう方向に伸びる。ゲート電極２０の下端２０ａは、ｎ形ドレイン層１３の中にある。この例では、ゲート電極２０は、複数設けられる。
【００１４】
さらに、半導体層１０は、第３層（以下、ｎ形ソース層１７）を有する。ｎ形ソース層１７は、ｐ形ベース層１５の上に選択的に設けられる。ｎ形ソース層１７は、第２面１０ｂに平行な第１方向（以下、Ｘ方向）において、隣り合うゲート電極２０の間に設けられる。
【００１５】
ゲート配線３０は、第１部分３１と、第２部分３３と、を有する。第１部分３１は、第２面１０ｂの上に設けられる。第２部分３３は、第１部分３１から半導体層１０の中へ伸びる。第２部分３３は、例えば、ｐ形ベース層１５からｎ形ドレイン層１３に向かう方向に伸びる。第２部分３３の下端３３ａは、ｐ形ベース層１５の中にある。
【００１６】
ゲート配線３０は、図示しない部分でゲート電極２０に電気的に接続される。ゲート配線３０は、例えば、複数のゲート電極２０を電気的に接続する。
【００１７】
さらに、半導体装置１は、絶縁膜２３と、層間絶縁膜２９と、第１電極（以下、ドレイン電極４０）と、第２電極（以下、ソース電極５０）と、を有する。
【００１８】
絶縁膜２３は、半導体層１０の第２面１０ｂ側を覆う。絶縁膜２３は、ゲート電極２０と、半導体層１０と、の間に設けられた第１部分２３ａを有する。第１部分２３ａは、ゲート絶縁膜として機能する。絶縁膜２３は、ゲート配線３０と、第２面１０ｂと、の間に設けられた第２部分２３ｂを有する。
【００１９】
層間絶縁膜２９は、ゲート電極２０のそれぞれの上に設けられる。
【００２０】
ドレイン電極４０は、半導体層１０の第１面１０ａ側に設けられる。ドレイン電極４０は、半導体層１０に電気的に接続される。ドレイン電極４０は、例えば、ｎ形ドレイン層１３に接する。
【００２１】
ソース電極５０は、第２面１０ｂ上に選択的に設けられる。ソース電極５０は、例えば、層間絶縁膜２９と、ｎ形ソース層１７と、を覆うように設けられる。ソース電極５０は、ｎ形ソース層１７と電気的に接続される。
【００２２】
図２〜図４は、実施形態に係る半導体装置１の製造過程を説明する模式的断面図である。
【００２３】
図２（ａ）に表したように、半導体層１０の上に、絶縁膜６０が形成される。半導体層１０は、例えば、シリコン基板上に設けられたシリコン層である。また、半導体層１０は、シリコン基板であってもよい。絶縁膜６０は、例えば、シリコン酸化膜（ＳｉＯ２）である。
【００２４】
図２（ｂ）に表したように、絶縁膜６０の上に、レジスト膜７２が形成される。レジスト膜７２は、絶縁膜６０の上に形成したレジスト膜に、溝７４及び溝７６が形成されたものである。溝７４及び溝７６は、それぞれフォトリソグラフィにより形成される。溝７４及び溝７６は、それぞれ絶縁膜６０に連通している。例えば、溝７４及び溝７６は、それぞれ第２面１０ｂに平行で、Ｘ方向に垂直な第２方向（以下、Ｙ方向）に伸びる。溝７４のＸ方向の幅は、溝７６のＸ方向の幅よりも広い。
【００２５】
図２（ｃ）に表したように、絶縁膜６０に、溝６４と、溝６６と、が形成される。溝６４及び溝６６は、それぞれレジスト膜７２を用いて、絶縁膜６０をエッチングすることにより形成される。その後、レジスト膜７２は除去される。溝６４及び溝６６は、それぞれ半導体層１０に連通している。例えば、溝６４及び溝６６は、それぞれＹ方向に伸びる。溝６４のＸ方向の幅は、溝６６のＸ方向の幅よりも広い。
【００２６】
図３（ａ）に表したように、半導体層１０の第２面１０ｂ側に、トレンチ８４と、トレンチ８６と、が形成される。トレンチ８４及びトレンチ８６は、溝６４及び溝６６が設けられた絶縁膜６０をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）を用いて、半導体層１０を選択的にエッチングすることにより形成される。ここで、第２面１０ｂに垂直で、第１面１０ａから第２面１０ｂに向かう方向を、第３方向（以下、Ｚ方向）とする。そして、第３方向と反対の方向を、−Ｚ方向とする。
【００２７】
トレンチ８４の−Ｚ方向の深さは、トレンチ８６の−Ｚ方向の深さよりも深い。これは、マイクロローディング効果によるものである。例えば、幅の異なる溝において半導体層１０をエッチングする場合、幅の広い溝におけるエッチング速度は、幅の狭い溝におけるエッチング速度よりも速くなる。つまり、Ｘ方向の幅が広い溝６４と連通している半導体層１０の−Ｚ方向へのエッチング速度は、Ｘ方向の幅が狭い溝６６と連通している半導体層１０の−Ｚ方向へのエッチング速度よりも速くなる。
【００２８】
図３（ｂ）に表したように、絶縁膜２３は、半導体層１０の第２面１０ｂ側を覆うように形成される。絶縁膜２３は、トレンチ８４の内面に形成された第１部分２３ａと、トレンチ８６の内面に形成された第２部分２３ｂと、を有する。絶縁膜２３は、例えば、シリコン酸化膜（ＳｉＯ２）である。絶縁膜２３は、例えば、熱酸化によって形成される。
【００２９】
図３（ｃ）に表したように、絶縁膜２３の上に、ポリシリコン９０が形成される。ポリシリコン９０は、第１部分９４と、第２部分９６と、を有する。第１部分９４は、半導体層１０の中において、−Ｚ方向に伸びている。第１部分９４は、絶縁膜２３の第１部分２３ａを介して、トレンチ８４の中に埋め込まれている。第２部分９６は、半導体層１０の中に、−Ｚ方向に伸びている。第２部分９６は、絶縁膜２３の第２部分２３ｂを介して、トレンチ８６の中に埋め込まれている。第１部分９４は、ゲート電極２０となる。第２部分９６は、ゲート配線３０の第２部分３３となる。ポリシリコン９０は、例えば、ＣＶＤ（Chemical Vapor Deposition）を用いて形成される。
【００３０】
図４（ａ）に表したように、ポリシリコン９０の上に、レジスト膜７３が形成される。レジスト膜７３は、フォトリソグラフィにより、ゲート配線３０となる部分を覆うように形成される。
【００３１】
図４（ｂ）に表したように、ゲート電極２０と、ゲート配線３０と、が形成される。ゲート電極２０及びゲート配線３０は、レジスト膜７３をマスクとして、ポリシリコン９０を、選択的にエッチングすることにより形成される。ゲート電極２０は、ポリシリコン９０のエッチングにおいて、第１部分９４を残すことにより形成される。この後、レジスト膜７３は、除去される。
【００３２】
このエッチングにより、ゲート電極２０及びゲート配線３０を、同時に形成できる。ポリシリコン９０は、例えば、ＣＤＥ（Chemical Dry Etching）を用いて、エッチングされる。
【００３３】
図４（ｃ）に表したように、ｐ形ベース層１５、ｎ形ソース層１７及び層間絶縁膜２９が形成される。ｐ形ベース層１５は、例えば、ボロン（Ｂ）イオンを、半導体層１０に注入することにより形成される。ボロン（Ｂ）は、半導体層１０の第２面１０ｂ側に注入される。ｐ形ベース層１５は、注入されたボロン（Ｂ）を、熱処理することにより形成される。
【００３４】
ｐ形ベース層１５は、−Ｚ方向において、ゲート電極２０の下端２０ａよりも浅く形成される。ｐ形ベース層１５は、−Ｚ方向において、ゲート配線３０の第２部分３３の下端３３ａよりも深く形成される。これにより、第２部分３３と、ドレイン電極４０と、の間に寄生容量が生じないようにできる。すなわちゲート・ドレイン間容量が増加することを防止できる。
【００３５】
ｎ形ソース層１７は、ｐ形ベース層１５の上に形成される。ｎ形ソース層１７は、例えば、ヒ素（Ａｓ）イオンを、半導体層１０に選択的に注入することより形成される。ヒ素（Ａｓ）イオンは、半導体層１０の第２面１０ｂ側に注入される。ｎ形ソース層１７は、Ｘ方向において、隣り合うゲート電極２０の間に設けられる。
【００３６】
層間絶縁膜２９は、ゲート電極２０を覆うように形成される。また、層間絶縁膜２９は、ゲート配線３０の端部を覆うように形成される。層間絶縁膜２９は、例えば、シリコン酸化膜（ＳｉＯ２）である。層間絶縁膜２９は、例えば、ＣＶＤを用いて形成される。
【００３７】
ソース電極５０は、層間絶縁膜２９及びｎ形ソース層１７を覆うように形成される。ソース電極５０は、ｎ形ソース層１７に電気的に接続される。ドレイン電極４０は、半導体層１０の第１面１０ａ側に形成される。ドレイン電極４０は、半導体層１０に電気的に接続される。以上の製造過程により、半導体装置１を完成させることができる。
【００３８】
次に、ゲート配線３０の第２部分３３の形状について説明する。ゲート配線３０の第２部分３３は、絶縁膜２３の第２部分２３ｂを介して、トレンチ８６に埋め込まれている。つまり、トレンチ８６の形状を変えることにより、トレンチ８６に埋め込まれるゲート配線３０の第２部分３３の形状を変えることができる。
【００３９】
図５（ａ）〜（ｃ）は、トレンチ８４及びトレンチ８６の形成に用いられるマスクパターン１００，１１０，１２０を例示した平面図である。
【００４０】
図５（ａ）に示すマスクパターン１００は、Ｙ方向に伸びるストライプパターン１０２と、Ｙ方向に伸びるストライプパターン１０４と、を有する。ストライプパターン１０２は、トレンチ８６を形成するために用いられる。ストライプパターン１０４は、トレンチ８４を形成するために用いられる。ストライプパターン１０２及びストライプパターン１０４は、それぞれＸ方向に並設されている。ストライプパターン１０２のＸ方向の幅（ＷＴ１）は、ストライプパターン１０４のＸ方向の幅（ＷＴ２）よりも狭い。
【００４１】
図５（ｂ）に示すマスクパターン１１０は、ストライプパターン１０４と、格子状のメッシュパターン１１２と、を有する。メッシュパターン１１２は、トレンチ８６を形成するために用いられる。メッシュパターン１１２は、ストライプパターン１０２と、Ｘ方向に伸びるストライプパターン１１４と、を有する。ストライプパターン１０２及びストライプパターン１１４は、交差するように設けられている。ストライプパターン１１４のＹ方向の幅（ＷＴ３）は、ストライプパターン１０４のＸ方向の幅（ＷＴ２）よりも狭い。
【００４２】
図５（ｃ）に示すマスクパターン１２０は、ストライプパターン１０４と、オフセットメッシュパターン１２２と、を有する。オフセットメッシュパターン１２２は、トレンチ８６を形成するために用いられる。オフセットメッシュパターン１２２は、ストライプパターン１０２と、Ｘ方向に伸びるストライプパターン１２４と、を有する。ストライプパターン１２４は、中央のストライプパターン１０２の両側に設けられている。ストライプパターン１０２の一方の側に設けられたストライプパターン１２４に対して、他方の側に設けられたストライプパターン１２４は、Ｙ方向にシフトしている。ストライプパターン１２４のＹ方向の幅（ＷＴ４）は、ストライプパターン１０４のＸ方向の幅（ＷＴ２）よりも狭い。
【００４３】
実施形態に係る半導体装置１では、ゲート配線３０の一部が、半導体層１０の中に形成される。これにより、配線の抵抗を増加させることなく、ゲート配線３０の幅（ＷＣ）を狭くすることができる。この結果、配線領域を減少させることが可能となり、素子領域を広げることができる。そして、半導体装置１のオン抵抗の低減を図ることができる。
【００４４】
また、マイクロローディング効果を利用することにより、ゲート配線３０の第２部分３３の−Ｚ方向の深さを、ゲート電極２０の−Ｚ方向の深さよりも浅く形成できる。これにより、ゲート電極２０と、ゲート配線３０と、を同時に形成できる。したがって、ゲート配線３０の第２部分３３を、製造工程を増やすことなく形成できる。さらに、ｐ形ベース層１５を、ゲート配線３０の第２部分３３の下端３３ａよりも深く形成することにより、ゲート・ドレイン間容量の増加を防止できる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１・・・半導体装置、  １０・・・半導体層、  １０ａ・・・第１面、  １０ｂ・・・第２面、  １３・・・ｎ形ドレイン層、  １５・・・ｐ形ベース層、  １７・・・ｎ形ソース層、  ２０・・・ゲート電極、  ２０ａ、３３ａ・・・下端、  ２３、６０・・・絶縁膜、  ２３ａ、３１、９４・・・第１部分、  ２３ｂ、３３、９６・・・第２部分、  ２９・・・層間絶縁膜、  ３０・・・ゲート配線、  ４０・・・ドレイン電極、  ５０・・・ソース電極、  ６４、６６、７４、７６・・・溝、  ７２、７３・・・レジスト膜、  ８４、８６・・・トレンチ、  ９０・・・ポリシリコン、  １００、１１０、１２０・・・マスクパターン、  １０２、１０４、１１４、１２４・・・ストライプパターン、  １１２・・・メッシュパターン、  １２２・・・オフセットメッシュパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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