(57)【要約】【課題】書き込み動作の間の電力消費を低減することが可能なメモリセルを提供する。【解決手段】６Ｔ  ＳＲＡＭセルは、書き込みプルアップトランジスタ及び書き込みプルダウントランジスタを含む書き込みインバータと、読み取りプルアップトランジスタ及び読み取りプルダウントランジスタを含む読み取りインバータと、書き込みアクセストランジスタと、読み取りアクセストランジスタとを含む。書き込まれるべきデータは、片側だけの書き込み動作において書き込みアクセストランジスタを通して６Ｔ  ＳＲＡＭセルに書き込まれる。読み取られるべきデータは、片側だけの読み取り動作において読み取りアクセストランジスタを通して読み取られる。読み取りプルアップトランジスタの等価抵抗は読み取りアクセストランジスタの等価抵抗より小さいとともに、読み取りプルダウントランジスタの等価抵抗は読み取りアクセストランジスタの等価抵抗より小さい。【選択図】図２
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【特許請求の範囲】
【請求項１】
６Ｔ  ＳＲＡＭ（６−トランジスタスタティックランダムアクセスメモリ）セルであって、
供給電圧源と相補的電圧源との間に直列に連結されるべきである書き込みプルアップトランジスタ及び書き込みプルダウントランジスタを含む書き込みインバータと、
前記供給電圧源と前記相補的電圧源との間に直列に連結されるべきである読み取りプルアップトランジスタ及び読み取りプルダウントランジスタを含むとともに、前記書き込みインバータの入力端子に電気的に接続される出力端子を有し、前記書き込みインバータの出力端子に連結される入力端子を更に有する読み取りインバータと、
前記書き込みインバータの前記出力端子と書き込みビットラインとの間に電気的に連結されるべき書き込みアクセストランジスタと、
前記読み取りインバータの前記出力端子と読み取りビットラインとの間に電気的に連結されるべき読み取りアクセストランジスタとを備え、
前記書き込みビットラインにより保持された書き込まれるべきデータが、片側だけの書き込み動作において前記書き込みアクセストランジスタを通して当該６Ｔ  ＳＲＡＭセルに書き込まれるとともに、当該６Ｔ  ＳＲＡＭセルにより保存された読み取られるべきデータが、片側だけの読み取り動作において前記読み取りアクセストランジスタを通して前記読み取りビットラインにより読み取られ、
前記読み取りプルアップトランジスタの等価抵抗が前記読み取りアクセストランジスタの等価抵抗より小さいとともに、前記読み取りプルダウントランジスタの等価抵抗が前記読み取りアクセストランジスタの等価抵抗より小さい、６Ｔ  ＳＲＡＭセル。
【請求項２】
前記読み取りプルアップトランジスタの面積が前記読み取りアクセストランジスタの面積より大きいとともに、前記読み取りプルダウントランジスタの面積が前記読み取りアクセストランジスタの面積より大きい、請求項１に記載の６Ｔ  ＳＲＡＭセル。
【請求項３】
前記読み取りプルアップトランジスタのチャネル幅対長さの比が前記読み取りアクセストランジスタのチャネル幅対長さの比より大きいとともに、前記読み取りプルダウントランジスタのチャネル幅対長さの比が前記読み取りアクセストランジスタのチャネル幅対長さの比より大きい、請求項１に記載の６Ｔ  ＳＲＡＭセル。
【請求項４】
前記読み取りプルアップトランジスタのチャネル幅が前記読み取りアクセストランジスタのチャネル幅より大きいとともに、前記読み取りプルダウントランジスタのチャネル幅が前記読み取りアクセストランジスタのチャネル幅より大きい、請求項１に記載の６Ｔ  ＳＲＡＭセル。
【請求項５】
前記読み取りプルアップトランジスタのスレショルド電圧が前記読み取りアクセストランジスタのスレショルド電圧より小さいとともに、前記読み取りプルダウントランジスタのスレショルド電圧が前記読み取りアクセストランジスタのスレショルド電圧より小さい、請求項１に記載の６Ｔ  ＳＲＡＭセル。
【請求項６】
前記書き込みプルアップトランジスタの等価抵抗が前記書き込みアクセストランジスタの等価抵抗より大きいとともに、前記書き込みプルダウントランジスタの等価抵抗が前記書き込みアクセストランジスタの等価抵抗より大きい、請求項１に記載の６Ｔ  ＳＲＡＭセル。
【請求項７】
前記書き込みプルアップトランジスタの面積が前記書き込みアクセストランジスタの面積より小さいとともに、前記書き込みプルダウントランジスタの面積が前記書き込みアクセストランジスタの面積より小さい、請求項６に記載の６Ｔ  ＳＲＡＭセル。
【請求項８】
前記書き込みプルアップトランジスタのチャネル幅対長さの比が前記書き込みアクセストランジスタのチャネル幅対長さの比より小さいとともに、前記書き込みプルダウントランジスタのチャネル幅対長さの比が前記書き込みアクセストランジスタのチャネル幅対長さの比より小さい、請求項６に記載の６Ｔ  ＳＲＡＭセル。
【請求項９】
前記書き込みプルアップトランジスタのチャネル幅が前記書き込みアクセストランジスタのチャネル幅より小さいとともに、前記書き込みプルダウントランジスタのチャネル幅が前記書き込みアクセストランジスタのチャネル幅より小さい、請求項６に記載の６Ｔ  ＳＲＡＭセル。
【請求項１０】
前記書き込みプルアップトランジスタのスレショルド電圧が前記書き込みアクセストランジスタのスレショルド電圧より大きいとともに、前記書き込みプルダウントランジスタのスレショルド電圧が前記書き込みアクセストランジスタのスレショルド電圧より大きい、請求項６に記載の６Ｔ  ＳＲＡＭセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、メモリセルに関し、より詳細には、６Ｔ  ＳＲＡＭセルに関する。
【背景技術】
【０００２】
図１を参照すると、従来の６Ｔ  ＳＲＡＭ（６−トランジスタスタティックランダムアクセスメモリ）セルは、“Mohamed  Abu-Rahma”及び“Mohab  Anis”による“Nanometer  Variation-Tolerant  SRAM:  Circuit  and  Statistical  Design  for  Yield”のチャプタ２に開示されるように、２つの交差結合インバータ（cross-coupled  inverter）１１と、２つのアクセストランジスタ１２とを含む。
【０００３】
インバータ１１のそれぞれは、供給電圧源（ＶＤＤ）と相補的電圧源（ＧＮＤ）との間に直列に接続されるプルアップトランジスタ１１１、及びプルダウントランジスタ１１２を含む。アクセストランジスタ１２のそれぞれは、インバータ１１のそれぞれの１つとビットライン１３との間に接続されている。
【０００４】
プルアップトランジスタ１１１のうちの１つの接合点及びプルダウントランジスタ１１２の対応する接合点に保存されたデータが不利な影響を受け得ないように、好ましい読み取りマージンを達成するために、各プルダウントランジスタ１１２の等価抵抗は、各アクセストランジスタ１２の等価抵抗より小さいことが必要とされる（チャプタ２．６．１．２  Read  Stability  Failure）。
【０００５】
一方、より良い遷移効果が獲得され得るように、好ましい書き込みマージンを達成するために、各アクセストランジスタ１２の等価抵抗は、各プルアップトランジスタ１１１の等価抵抗より小さいことが必要とされる（チャプタ２．６．１．３  Write  Stability  Failure）。
【０００６】
従来の技術分野では、両側の（two-sided：両面的な）書き込み動作が通常採用されるので、より高い電力消費が、書き込み動作の間に引き起こされ得る。具体的には、書き込み動作の間、左側のインバータ１１の出力端子（Ｑ）が低電圧レベルにある場合、そして右側のインバータ１１の出力端子（ＱＢ）が高電圧レベルにある場合、もし左側のビットライン１３により保持されたデータが高電圧レベルにあり、右側のビットライン１３により保持されたデータが低電圧レベルにあるならば、アクセストランジスタ１２がオンにされたあと、インバータ１１の遷移が完了する前に、左側のビットライン１３と、プルダウントランジスタ１１２と結合するアクセストランジスタ１２は、電流経路を形成するために協力し得るとともに、右側のビットライン１３と、プルアップトランジスタ１１１と結合するアクセストランジスタ１２は、別の電流経路を形成するために協力し得る。このようにして、より高い電流消費をもたらすように、電流経路が従来の６Ｔ  ＳＲＡＭセルの両側に形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、書き込み動作の間の電力消費を低減することが可能であるメモリセルを提供することである。
【課題を解決するための手段】
【０００８】
本発明によれば、メモリセルは、書き込みインバータと、読み取りインバータと、書き込みアクセストランジスタと、読み取りアクセストランジスタとを含む。書き込みインバータは、供給電圧源と相補的電圧源との間に直列に連結されるべきである書き込みプルアップトランジスタ及び書き込みプルダウントランジスタを含む。読み取りインバータは、供給電圧源と相補的電圧源との間に直列に連結されるべきである読み取りプルアップトランジスタ及び読み取りプルダウントランジスタを含む。読み取りインバータは、書き込みインバータの入力端子に電気的に接続される出力端子を有する。読み取りインバータは、書き込みインバータの出力端子に連結される入力端子を更に有する。書き込みアクセストランジスタは、書き込みインバータの出力端子と書き込みビットラインとの間に電気的に連結されるべきである。読み取りアクセストランジスタは、読み取りインバータの出力端子と読み取りビットラインとの間に電気的に連結されるべきである。書き込みビットラインにより保持された書き込まれるべきデータは、片側だけの（one-sided）書き込み動作において書き込みアクセストランジスタを通してメモリセルに書き込まれるとともに、メモリセルにより保存された読み取られるべきデータは、片側だけの読み取り動作において読み取りアクセストランジスタを通して読み取りビットラインにより読み取られる。読み取りプルアップトランジスタの等価抵抗は読み取りアクセストランジスタの等価抵抗より小さいとともに、読み取りプルダウントランジスタの等価抵抗は読み取りアクセストランジスタの等価抵抗より小さい。
【発明の効果】
【０００９】
本発明の効果は、書き込み動作及び読み取り動作にそれぞれ指定された２つの面にメモリセルを分割することにより、そして片側だけの書き込み動作及び片側だけの読み取り動作を実行することにより、たとえ書き込まれるべきデータの電圧レベルがメモリセルにより保存されたデータの電圧レベルと異なるとしても、書き込みインバータ側の１つの経路だけが電力を消費し得る、というところに存在する。従来の技術と比較すると、書き込み動作の間の電力消費が著しく低減され得る。
【００１０】
本発明の他の特徴及び利点は、添付図面を参照する実施例の下記の詳細な説明において明白になるであろう。
【図面の簡単な説明】
【００１１】
【図１】従来の６Ｔ  ＳＲＡＭセルの概略図である。
【図２】本発明によるメモリセルの実施例の概略図である。
【図３】実施例の別の概略図である。
【図４】実施例の更に別の概略図である。
【発明を実施するための形態】
【００１２】
この発明を詳細に説明する前に、この開示の至るところで、２つの要素が、“直列に連結される”、“直列に接続される”などと説明される場合に、それは、２つの要素の中を流れている電流が相互に同じであることを必然的に意味することなく、そして２つの要素の間の共通のノードに追加の要素が結合されるかどうかを制限することなく、２つの要素の間の連続した接続を表現することを単に目的としている、ということがここでは注意されるべきである。本質的に、この開示の至るところで使用される“要素の直列接続”、“要素の直列結合”などは、単独でそれらの要素を見る場合でも、そのようなものであると解釈されるべきである。
【００１３】
図２を参照すると、本発明によるメモリセル、例えば６Ｔ  ＳＲＡＭセルの実施例は、書き込みインバータ２と、読み取りインバータ３と、書き込みアクセストランジスタ４と、読み取りアクセストランジスタ５とを含む。
【００１４】
書き込みインバータ２は、供給電圧源（ＶＤＤ）と相補的電圧源（ＧＮＤ）との間に直列に連結されるべきである書き込みプルアップトランジスタ２１及び書き込みプルダウントランジスタ２２を含む。説明の利便性のために、書き込みインバータ２の出力端子は、（ＱＢ）として表示される。
【００１５】
読み取りインバータ３は、供給電圧源（ＶＤＤ）と相補的電圧源（ＧＮＤ）との間に直列に連結されるべきである読み取りプルアップトランジスタ３１及び読み取りプルダウントランジスタ３２を含む。読み取りインバータ３は、書き込みインバータ２の入力端子に電気的に接続される出力端子を有する。説明の利便性のために、読み取りインバータ３の出力端子は、（Ｑ）として表示される。読み取りインバータ３は、書き込みインバータ２の出力端子（ＱＢ）に連結される入力端子を更に有する。
【００１６】
書き込みアクセストランジスタ４は、書き込みインバータ２の出力端子（ＱＢ）と書き込みビットライン６との間に電気的に連結されるべきである。
【００１７】
読み取りアクセストランジスタ５は、読み取りインバータ３の出力端子（Ｑ）と読み取りビットライン７との間に電気的に連結されるべきである。
【００１８】
特に、書き込みプルアップトランジスタ２１の面積は書き込みアクセストランジスタ４の面積より小さい（すなわち、書き込みプルアップトランジスタ２１の等価抵抗は書き込みアクセストランジスタ４の等価抵抗より大きい）。さらに、書き込みプルダウントランジスタ２２の面積は書き込みアクセストランジスタ４の面積より小さい（すなわち、書き込みプルダウントランジスタ２２の等価抵抗は書き込みアクセストランジスタ４の等価抵抗より大きい）。
【００１９】
書き込みプルアップトランジスタ２１と書き込みプルダウントランジスタ２２が同じドライブ能力を有するように設計され得る、ということが注目される。しかしながら、書き込みプルアップトランジスタ２１と書き込みプルダウントランジスタ２２は、実用的な要求に従う異なった設計をその代りに有しても良く、ここでの開示には限定されない。
【００２０】
書き込みビットライン６により保持された書き込まれるべきデータは、片側だけの書き込み動作において書き込みアクセストランジスタ４を通してメモリセルに書き込まれる。メモリセルにより保存された読み取られるべきデータは、片側だけの読み取り動作において読み取りアクセストランジスタ５を通して読み取りビットライン７により読み取られる。
【００２１】
前述の説明に基づいて、本実施例は下記の利点を有する。
【００２２】
第一に、書き込み動作及び読み取り動作にそれぞれ指定された２つの面にメモリセルを分割することにより、そして片側だけの書き込み動作及び片側だけの読み取り動作を実行することにより、たとえ書き込まれるべきデータの電圧レベルがメモリセルにより保存されたデータの電圧レベルと異なるとしても、書き込みインバータ２側の１つの経路だけが電力を消費し得る。両側における電力消費をもたらし得る従来の技術と比較すると、この実施例では、書き込み動作の間の電力消費が著しく低減され得る。同じことの詳細が下記で説明される。
【００２３】
図２を参照すると、例えば、書き込み動作の間、書き込みインバータ２の出力端子（ＱＢ）が低電圧レベルにあり、そして読み取りインバータ３の出力端子（Ｑ）が高電圧レベルにある場合に、もし書き込みビットライン６により保持されたデータが高電圧レベルにあるならば、この実施例では、片側だけの書き込み動作が実行されるので、書き込みアクセストランジスタ４がオンにされたあと、書き込みインバータ２及び読み取りインバータ３の遷移が完了する前に、書き込みアクセストランジスタ４のみがオンにされる（読み取りアクセストランジスタ５はオフにされる）。このようにして、電流経路が従来のメモリセルの両側に形成される従来の技術と比較すると、書き込み動作の間の電力消費を著しく低減するために、書き込みビットライン６と、書き込みプルダウントランジスタ２２と結合する書き込みアクセストランジスタ４だけが、電流経路を形成するために協力し得る。
【００２４】
第二に、書き込みプルアップトランジスタ２１の面積及び書き込みプルダウントランジスタ２２の面積の両方を書き込みアクセストランジスタ４の面積より小さくするように設計することにより、書き込みプルアップトランジスタ２１の等価抵抗及び書き込みプルダウントランジスタ２２の等価抵抗の両方は、書き込みアクセストランジスタ４の等価抵抗より大きくなり得る。このようにして、書き込みエラーを防止するために、好ましい遷移効果が書き込み動作の間に達成され得る。同じことの詳細が下記で説明される。
【００２５】
図３を参照すると、書き込み動作の間、出力端子（ＱＢ）が高電圧レベルにあり、そして書き込みビットライン６により保持されたデータが低電圧レベルにある、すなわち、この図において示されるように、出力端子（ＱＢ）のデータが１から０に変更されるべきである場合に、書き込みアクセストランジスタ４がオンにされたあとで、書き込みプルアップトランジスタ２１及び書き込みアクセストランジスタ４が導通し、出力端子（ＱＢ）における電圧は、書き込みプルアップトランジスタ２１の等価抵抗と書き込みアクセストランジスタ４の等価抵抗との間で分割された電圧に基づいて決定される。したがって、書き込みプルアップトランジスタ２１の等価抵抗が書き込みアクセストランジスタ４の等価抵抗より大きくなればなるほど、出力端子（ＱＢ）における電圧は、低電圧レベルにより近くなる。従って、好ましい書き込み能力が獲得され得る。
【００２６】
同様に、出力端子（ＱＢ）が低電圧レベルにあり、そして書き込みビットライン６により保持されたデータが高電圧レベルにある、すなわち、出力端子（ＱＢ）のデータが０から１に変更されるべきである場合に、書き込みアクセストランジスタ４がオンにされたあとで、書き込みプルダウントランジスタ２２及び書き込みアクセストランジスタ４が導通し、出力端子（ＱＢ）における電圧は、書き込みプルダウントランジスタ２２の等価抵抗と書き込みアクセストランジスタ４の等価抵抗との間で分割された電圧に基づいて決定される。したがって、書き込みプルダウントランジスタ２２の等価抵抗が書き込みアクセストランジスタ４の等価抵抗より大きくなればなるほど、出力端子（ＱＢ）における電圧は、高電圧レベルにより近くなる。従って、好ましい書き込み能力が獲得され得る。
【００２７】
第三に、読み取りプルアップトランジスタ３１の面積及び読み取りプルダウントランジスタ３２の面積のうちの少なくとも１つを読み取りアクセストランジスタ５の面積より大きくするように設計することにより、読み取りプルアップトランジスタ３１及び読み取りプルダウントランジスタ３２のうちの少なくとも１つの等価抵抗は、読み取りアクセストランジスタ５の等価抵抗より小さくなり得る。このようにして、読み取りエラーを防止するために、好ましい遷移効果が読み取り動作の間に達成され得る。同じことの詳細が下記で説明される。
【００２８】
図４を参照すると、読み取り動作の間、出力端子（Ｑ）が低電圧レベルにあり、そして読み取りビットライン７が高電圧レベルにプリチャージされている場合に、読み取りプルダウントランジスタ３２及び読み取りアクセストランジスタ５が導通し、出力端子（Ｑ）における電圧は、読み取りプルダウントランジスタ３２の等価抵抗と読み取りアクセストランジスタ５の等価抵抗との間で分割された電圧に基づいて決定される。したがって、読み取りプルダウントランジスタ３２の等価抵抗が読み取りアクセストランジスタ５の等価抵抗より小さくなればなるほど、出力端子（Ｑ）における電圧は、低電圧レベルにより近くなる。言い換えれば、出力端子（Ｑ）における電圧は、読み取りビットライン７がプリチャージされる電圧レベルの影響を受けにくいかもしれない。このようにして、保存されたデータが反転（flip）され得る問題を緩和するために、出力端子（Ｑ）において保存された読み取られるべきデータが影響を受ける度合いが低減され得るばかりでなく、書き込みプルダウントランジスタ２２がノイズのために逆にオンにされる可能性も同様に低減され得る。
【００２９】
同様に、出力端子（Ｑ）が高電圧レベルにあり、そして読み取りビットライン７が低電圧レベルにプリチャージされている場合に、読み取りプルアップトランジスタ３１及び読み取りアクセストランジスタ５が導通し、そのため、出力端子（Ｑ）における電圧は、読み取りプルアップトランジスタ３１の等価抵抗と読み取りアクセストランジスタ５の等価抵抗との間で分割された電圧に基づいて決定される。したがって、読み取りプルアップトランジスタ３１の等価抵抗が読み取りアクセストランジスタ５の等価抵抗より小さくなればなるほど、出力端子（Ｑ）における電圧は、高電圧レベルにより近くなる。このようにして、出力端子（Ｑ）において保存された読み取られるべきデータが影響を受ける度合いが低減され得るとともに、保存されたデータの反転（flip）の問題が緩和され得る。
【００３０】
この実施例が同じ出願人による台湾国特許番号第Ｉ４５２５７５号“Semiconductor  memory  without  sense  amplifier（センス増幅器を有していない半導体メモリ）”において開示されたアーキテクチャに適用される場合に、このアーキテクチャにはセンス増幅器が必要とされないので、プリチャージするシナリオは省略され得る、ということに注意が必要である。このようにして、読み取りプルアップトランジスタ３１及び読み取りプルダウントランジスタ３２のそれぞれは、読み取りアクセストランジスタ５の面積より大きい面積を有するように設計されるべきである（すなわち、読み取りプルアップトランジスタ３１及び読み取りプルダウントランジスタ３２のそれぞれの等価抵抗は、読み取りアクセストランジスタ５の等価抵抗より小さくなる）。したがって、読み取りビットライン７が、高電圧レベルにあるか、又は低電圧レベルにあるかどうかに関係なく、前述の利点が達成され得る。
【００３１】
特に、読み取りプルアップトランジスタ３１のチャネル幅対長さの比は読み取りアクセストランジスタ５のチャネル幅対長さの比より大きいとともに、読み取りプルダウントランジスタ３２のチャネル幅対長さの比は読み取りアクセストランジスタ５のチャネル幅対長さの比より大きい。さらに、読み取りプルアップトランジスタ３１のチャネル幅は読み取りアクセストランジスタ５のチャネル幅より大きいとともに、読み取りプルダウントランジスタ３２のチャネル幅は読み取りアクセストランジスタ５のチャネル幅より大きい。
【００３２】
特に、書き込みプルアップトランジスタ２１のチャネル幅対長さの比は書き込みアクセストランジスタ４のチャネル幅対長さの比より小さいとともに、書き込みプルダウントランジスタ２２のチャネル幅対長さの比は書き込みアクセストランジスタ４のチャネル幅対長さの比より小さい。さらに、書き込みプルアップトランジスタ２１のチャネル幅は書き込みアクセストランジスタ４のチャネル幅より小さいとともに、書き込みプルダウントランジスタ２２のチャネル幅は書き込みアクセストランジスタ４のチャネル幅より小さい。
【００３３】
特に、読み取りプルアップトランジスタ３１のスレショルド電圧（Ｖｔｈ）は読み取りアクセストランジスタ５のスレショルド電圧より小さいとともに、読み取りプルダウントランジスタ３２のスレショルド電圧は読み取りアクセストランジスタ５のスレショルド電圧より小さい。さらに、書き込みプルアップトランジスタ２１のスレショルド電圧は書き込みアクセストランジスタ４のスレショルド電圧より大きいとともに、書き込みプルダウントランジスタ２２のスレショルド電圧は書き込みアクセストランジスタ４のスレショルド電圧より大きい。読み取りアクセストランジスタ５のスレショルド電圧が書き込みアクセストランジスタ４のスレショルド電圧に実質的に等しいので、書き込みインバータ２のスレショルド電圧は読み取りインバータ３のスレショルド電圧より大きい、ということが注目される。
【００３４】
総括すると、上記で言及されたトランジスタの特定の設計によって、本発明の目的は達成され得る。
【００３５】
本発明が最も実用的な実施例であると考えられるものに関連して説明された一方、この発明は、開示された実施例には限定されないが、しかし最も広い解釈の精神及び範囲の中に含まれる様々なアレンジを、全てのそのような修正物及び同等のアレンジを網羅するようにカバーすることを意図している、ということが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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