(57)【要約】【課題】製造工程におけるプロセスの制御が容易であり、高周波領域において信号の減衰量の周波依存性を抑制することが可能な半導体装置を得る。【解決手段】半導体装置を、第１の配線部１と、第２の配線部２と、ダイオード３と、導電部４と、絶縁部５を備える構成とする。第１の配線部１は、高周波信号を伝送する。第２の配線部２は、第１の配線部１と同層に形成され導電性を有する。ダイオード３は、第１の配線部１とアノード電極側の略全面で接するｐ型半導体層と、真性半導体層およびｎ型半導体層が積層され、第１の配線部１の長辺方向に連続的に形成されている。導電部４は、第２の配線部２の電圧をｎ型半導体層に印加する。絶縁部５は、ダイオード３の少なくとも一部の層と導電部４を電気的に絶縁する。【選択図】      図１
2016032016.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号を伝送する第１の配線部と、
前記第１の配線部と同層に形成され導電性を有する第２の配線部と、
前記第１の配線部とアノード電極側の略全面で接するｐ型半導体層と、真性半導体層およびｎ型半導体層が積層され、前記第１の配線部の長辺方向に連続的に形成されたダイオードと、
前記第２の配線部の電圧を前記ｎ型半導体層に印加する導電部と、
前記ダイオードの少なくとも一部の層と前記導電部を電気的に絶縁する絶縁部と
を備えることを特徴とする半導体装置。
【請求項２】
前記ダイオードの前記ｎ型半導体層の前記第１の配線部とは反対側に導電層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の配線部および前記第２の配線部がコプレーナ構造を形成していることを特徴とする請求項１または２いずれかに記載の半導体装置。
【請求項４】
前記導電部は、前記ダイオードの前記ｎ型半導体層とオーミック性を有するように接続されていることを特徴とする請求項１から３いずれかに記載の半導体装置。
【請求項５】
前記第２の配線部と前記導電部は、連続的に形成されていることを特徴とする請求項１から４いずれかに記載の半導体装置。
【請求項６】
前記第１の配線部および前記第２の配線部の略全面を覆うように形成され、絶縁性を有する保護層と、
前記保護層上に形成され、前記第１の配線部の長辺方向の一方の端と電気的に接続された第１の電極と、
前記保護層上に形成され、前記第１の電極が形成されたのとは反対側の前記第１の配線部の長辺方向の端と電気的に接続された第２の電極と
をさらにそなえることを特徴とした請求項１から５いずれかに記載の半導体装置。
【請求項７】
前記保護層上に形成され、前記第２の配線部と電気的に接続された第３の電極を複数、備えることを特徴とする請求項６に記載の半導体装置。
【請求項８】
請求項１から７いずれかに記載の半導体装置が実装された基板を備え、
前記基板の前記半導体装置を実装する側の面に、前記半導体装置の前記第１の配線部の長辺方向の両端とそれぞれ電気的に接続する少なくとも２つの接続電極が形成され、
前記接続電極は、前記半導体装置を実装する側の面とは反対側の面に、前記接続電極と対応するように形成された電極とそれぞれ電気的に接続されていることを特徴とする電子装置。
【請求項９】
高周波信号を伝送する第１の配線を形成する位置に、前記第１の配線の長辺方向に沿って連続的した形状となるように、ｎ型半導体層の上層にｐ型半導体層を形成する半導体層形成工程と、
前記ｐ型半導体層と少なくとも同層で絶縁特性を有するように、絶縁層を形成する絶縁層形成工程と、
前記ｎ型半導体層に電圧を印加する導電層を前記絶縁層を貫通するように形成する導電層形成工程と、
前記第１の配線を、前記ｐ型半導体層の略全面と接するように形成する配線形成工程と
を含むことを特徴とする半導体装置の製造方法。
減衰された前記高周波信号を、前記第１の配線に入力した側とは反対側の長辺方向の端から出力することを特徴とする信号減衰方法。
【請求項１０】
前記絶縁層形成工程において、前記導電層と電気的に接続された第２の配線を形成する部分の前記絶縁層と、前記第１の配線を形成する部分の前記絶縁層とが同時に除去され、
前記配線形成工程において、前記第１の配線と前記第２の配線のパターンが同時に形成されることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に高周波信号の減衰器としての半導体装置に関するものである。
【背景技術】
【０００２】
情報通信社会の発展とともに無線通信など各通信方式において通信の高速化が進んでいる。無線通信の高速化のためには、無線通信で用いられる高周波信号の品質を維持する必要がある。そのため、無線通信装置に用いられる各部品は、マイクロ波やミリ波などの高周波領域において、信号の品質の劣化を生じさせないことが要求される。例えば、高周波信号の減衰に用いられる減衰器は、広い帯域において均一な減衰特性を有することが求められる。
【０００３】
通信装置に用いられる減衰器の回路は、例えば、誘電性を有する基板に形成されたマイクロストリップ線路とダイオードなどにより構成される。高周波信号は、波長が各素子の大きさに近いため素子構造や素子を構成する材料の電気特性などの影響を強く受ける。また、素子構造や素子を構成する材料の電気特性が信号の特性に与える影響は、帯域ごとに大きく異なることも多い。例えば、減衰器では、周波数ごとに減衰量が大きく異なり出力時の信号の歪みが大きくなるということが生じ得る。しかし、高周波信号の品質の維持のためには、周波数による減衰量の差をできるだけ抑制する必要がある。
【０００４】
このように高周波領域では信号の品質を維持するための技術が特に重要であり、マイクロ波やミリ波といった高周波領域での特性劣化を抑制するための技術の開発が盛んに行われている。高周波領域での特性の劣化を抑制するための技術としては、例えば、特許文献１のような技術が開示されている。
【０００５】
特許文献１は、高周波信号の挿入損失と信号歪みの抑制を目的とした減衰器に関するものである。特許文献１の減衰器は、所定のラインインピーダンスとなるように設計された伝送線路と、伝送線路に対してシャント状に接続されたＰＩＮ（p-intrinsic-n）ダイオードを備えている。
【０００６】
特許文献１において、ＰＩＮダイオードは、伝送される信号の１／４波長の間隔で複数、備えられている。中央に備えられているＰＩＮダイオードは、カソード電極側が伝送線路と接続され、アノード電極側が制御電源および接地端子と接続されている。中央部以外のＰＩＮダイオードは、伝送線路側がアノード電極側となるように接続され、カソード電極側は接地端子に接続されている。
【０００７】
特許文献１の減衰器は、制御電源により中央のＰＩＮダイオードに印加する電圧を制御して抵抗素子としての抵抗を変化させることにより、伝送線路の電圧を変化させている。特許文献１の減衰器は、中央のＰＩＮダイオードを用いて伝送線路の電圧を変化させることにより、中央以外のＰＩＮダイオードにおいて伝送線路から接地端子側へ電流を流して、信号の減衰を行っている。また、電圧を変化させることにより、中央以外のＰＩＮダイオードにおいて接地端子側へ流れる電流が変化するので、特許文献１の減衰器は、可変減衰器としての機能を有している。また、特許文献１は、抵抗素子としてのＰＩＮダイオードを直列ではなくシャント状に備えているので、ＰＩＮダイオードへの印加電圧を伝送線路の電圧とは独立に制御できることから挿入損失や信号の歪みを抑制することが出来るとしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−３１７６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１の技術は次のような点で十分ではない。特許文献１の減衰器は、マイクロストリップ線路に対してＰＩＮダイオードをシャント状に接続している。そのような減衰器を、マイクロストリップ線路を形成した配線基板とＰＩＮダイオードを用いて構成する場合には、基板上に形成されたマイクロストリップ線路とダイオードをワイヤーボンディング等で接続する必要がある。しかし、マイクロ波やミリ波は、ボンディングワイヤーのインダクタンス成分の影響を強く受けるため、減衰器としての周波数特性の劣化が生じ得る。
【００１０】
マイクロストリップ線路とＰＩＮダイオードが直接、接続されるように同一の基板上に形成する場合には、高周波信号に対応するためＰＩＮダイオードと配線素子の特性のばらつきを十分に抑制する必要がある。しかし、マイクロストリップ線路の数か所に個々に備えられたＰＩＮダイオードのような比較的小さな素子を形成する場合は、製造工程でのプロセスの制御が難しい。例えば、ＰＩＮダイオードを形成する際に、エッチングで半導体層のパターンを形成する場合、大規模な面積をエッチングで除去し小さなパターンを残す必要がある。そのような、小さなパターンを残すエッチングでは、寸法や形状のばらつきが生じやすくプロセスの制御が難しい。そのため、寸法や形状のばらつきからＰＩＮダイオードの特性の大きなばらつきが発生する可能性がある。高周波信号は特性のばらつきの影響を受けやすいため、各素子の特性のばらつきは信号の品質劣化の原因となり得る。
【００１１】
また、マイクロストリップ線路の下層の数か所にＰＩＮダイオードを形成した場合、ＰＩＮダイオードの部分と、ＰＩＮダイオード部分以外の絶縁層など異なる電気特性の部分が、高周波信号の伝送線路に沿って繰り返し存在することになる。そのような構成は、高周波信号の進行方向における信号の周波数ごとの伝送速度に影響を与え、信号の歪みを生じさせる原因となる。そのため、特許文献１の技術は、高周波領域において周波数依存性を抑制するための技術としては十分ではない。
【００１２】
本発明は、製造工程におけるプロセスの制御が容易であり、高周波領域において信号の減衰量の周波依存性を抑制することが可能な半導体装置を得ることを目的としている。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明の半導体装置は、第１の配線部と、第２の配線部と、ダイオードと、導電部と、絶縁部を備えている。第１の配線部は、高周波信号を伝送する。第２の配線部は、第１の配線部と同層に形成され導電性を有する。ダイオードは、第１の配線部とアノード電極側の略全面で接するｐ型半導体層と、真性半導体層およびｎ型半導体層が積層され、第１の配線部の長辺方向に連続的に形成されている。導電部は、第２の配線部の電圧をｎ型半導体層に印加する。絶縁部は、ダイオードの少なくとも一部の層と導電部を電気的に絶縁する。
【００１４】
本発明の半導体装置の製造方法は、半導体層形成工程と、絶縁層形成工程と、導電層形成工程と、配線形成工程を含む。半導体層形成工程は、高周波信号を伝送する第１の配線を形成する位置に、第１の配線の長辺方向に沿って連続的した形状となるように、ｎ型半導体層の上層にｐ型半導体層を形成する。絶縁層形成工程は、ｐ型半導体層と少なくとも同層で絶縁特性を有するように、絶縁層を形成する。導電層形成工程は、ｎ型半導体層に電圧を印加する導電層を絶縁層を貫通するように形成する。配線形成工程は、第１のパターンと略同じパターンを有する第１の配線を、ｐ型半導体層のアノード電極側の略全面と接するように形成する。
【発明の効果】
【００１５】
本発明によると、製造工程におけるプロセスの制御を容易にしつつ、高周波領域において信号の減衰量の周波依存性を抑制することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態の構成の概要を示す図である。
【図２】本発明の第２の実施形態の構成の概要を示す断面図である。
【図３】本発明の第２の実施形態の構成の概要を示す平面図である。
【図４】本発明の第２の実施形態の半導体装置の構成の一部を示す図である。
【図５】本発明の第２の実施形態の半導体装置の構成の一部を示す図である。
【図６】本発明の第２の実施形態における回路構成の概要を示した図である。
【図７】本発明の第２の実施形態における減衰特性の例を示した図である。
【図８】本発明と対比した構造における回路構成の概要を示した図である。
【図９】本発明と対比した構造における減衰特性の例を示した図である。
【図１０】本発明と対比した構造における回路構成の概要を示した図である。
【図１１】本発明と対比した構造における減衰特性の例を示した図である。
【図１２】本発明の第３の実施形態の構成の概要を示す断面図である。
【図１３】本発明の第３の実施形態の構成の概要を示す平面図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
本発明の第１の実施形態について図を参照して詳細に説明する。図１は、本実施形態の半導体装置の構成の概要を示したものである。本実施形態の半導体装置は、第１の配線部１と、第２の配線部２と、ダイオード３と、導電部４と、絶縁部５を備えている。第１の配線部１は、高周波信号を伝送する。第２の配線部２は、第１の配線部１と同層に形成され導電性を有する。ダイオード３は、第１の配線部１とアノード電極側の略全面で接するｐ型半導体層と、真性半導体層およびｎ型半導体層が積層され、第１の配線部１の長辺方向に連続的に形成されている。導電部４は、第２の配線部２の電圧をｎ型半導体層に印加する。絶縁部５は、ダイオード３の少なくとも一部の層と導電部４を電気的に絶縁する。
【００１８】
本実施形態の半導体装置では、第１の配線部１の下層にダイオード３が形成されている。そのため、高周波信号を第１の配線部１に入力すると、高周波信号の電圧と第２の配線部２の電圧差に応じてダイオード３に電流が流れる。よって、第１の配線部１に高周波信号を入力すると、第１の配線部１を伝送される間に減衰された高周波信号を第１の配線部１から出力することができる。
【００１９】
本実施形態の半導体装置のダイオード３は、高周波信号の伝送線路である第１の配線部１とアノード電極側の略全面で接している。そのため、第１の配線部１とダイオード３の間に他の部材を挟まないため、高周波信号を伝送して減衰している間に挿入損失や信号の歪みが生じにくい。よって、本実施形態の半導体装置は、入力された高周波信号を、入力されたときの周波数特性から劣化させずに減衰して出力することが可能となる。また、ダイオード３は、第１の配線部１の長辺方向に連続的に形成されているため、製造工程においてダイオード３を形成する際のプロセスの制御が容易になる。以上より、本実施形態の半導体装置は、製造工程におけるプロセスの制御を容易にしつつ、高周波領域において信号の減衰量の周波依存性を抑制することができる。
【００２０】
（第２の実施形態）
本発明の第２の実施形態について図を参照して詳細に説明する。図２および図３は本実施形態の半導体装置の構成の概要を示したものである。図２は、本実施形態の半導体装置の断面図を示している。また、図３は本実施形態の半導体装置を図２の上方から見た際の平面図である。
【００２１】
図２に示す通り、本実施形態の半導体装置は、ｐ型半導体層１１と、真性半導体層１２と、ｎ型半導体層１３と、アノード電極１４と、カソード電極１５と、導電層１６と、絶縁層１７と、裏面電極１８を備えている。
【００２２】
本実施形態の半導体装置は、第１の実施形態の第１の配線部１に相当するアノード電極１４と、第２の配線部２に相当するカソード電極１５が同層に形成されたコプレーナ構造を構成している。アノード電極１４は、両側に形成されたカソード電極１５に挟まれ、所定のインピーダンスになるようにアノード電極１４の幅とカソード電極１５との間隔が設定されている。本実施形態では、所定のインピーダンスは５０Ωとして設定されている。本実施形態では、アノード電極１４およびカソード電極１５側を基板表面側、裏面電極１８側を基板裏面側と呼ぶこととする。
【００２３】
本実施形態の半導体装置では、ｐ型半導体層１１、真性半導体層１２およびｎ型半導体層１３でＰＩＮ（p-intrinsic-n）ダイオードが形成されている。ｐ型半導体層１１、真性半導体層１２およびｎ型半導体層１３で形成されるＰＩＮダイオードは、第１の実施形態のダイオード３に相当する。ＰＩＮダイオードのアノード側、すなわち、ｐ型半導体層１１には、アノード電極１４が接続されている。ＰＩＮダイオードのアノード側は、略全面でアノード電極１４と接している。また、ＰＩＮダイオードのカソード側、すなわち、ｎ型半導体層１３側には導電層１６を介してカソード電極１５が接続されている。導電層１６は、第１の実施形態の導電部４に相当する。ｐ型半導体層１１および真性半導体層１２と、導電層１６の間は、第１の実施形態の絶縁部５に相当する絶縁層１７で電気的に絶縁されている。また、ｎ型半導体層１３の基板裏面側には裏面電極１８が形成されている。すなわち、本実施形態で半導体装置は、アノード電極１４および裏面電極１８でマイクロストリップ状の構造を形成している。
【００２４】
ＰＩＮダイオードのアノード側にはアノード電極１４が接続され、カソード側には導電層１６を介したカソード電極１５が接続されている。そのため、ＰＩＮダイオードには、アノード電極１４とカソード電極１５の電圧の差が一定の値以上になったときに、アノード電極１４側からカソード電極１５側へ電流が大きく流れ始める。本実施形態では、アノード電極１４側からカソード電極１５側へ電流が大きく流れ始める電圧値、すなわち、順方向降下電圧をＶｆとする。
【００２５】
図３は、本実施形態の半導体装置を基板表面側、すなわち、図２の上方から見た場合の図である。アノード電極１４は、高周波信号の伝送線路として備えられており、長辺方向に所定の長さを有する。ｐ型半導体層１１と、真性半導体層１２およびｎ型半導体層１３で形成されるＰＩＮダイオードは、アノード電極１４の下層に長辺方向に沿って連続的に形成されている。よって、本実施形態の半導体装置は、アノード電極１４、すなわち、高周波信号の伝送線路の下層にＰＩＮダイオードが連続的に形成されている。高周波信号の伝送線路であるアノード電極１４の下層にＰＩＮダイオードが連続的に形成されているため、伝送線路の下層の電気特性は高周波信号の伝送方向に沿って略同一となる。また、アノード電極１４の長辺方向に沿って、アノード電極１４の両側の同層にカソード電極１５が形成されている。本実施形態ではカソード電極にＧＮＤ電圧が印加されている。そのため、本実施形態の半導体装置は、高周波信号の伝送線路を同層に形成された２つのＧＮＤ配線で挟んだコプレーナ配線構造を備えている。
【００２６】
本実施形態の半導体装置において、アノード電極１４、ｐ型半導体層１１および真性半導体層１２を、ｎ型半導体層１３と平行な面にそれぞれ投影したとした場合の正射影は、互いにほぼ重なるか、各正射影の重心がほぼ一致する。カソード電極１５をｎ型半導体層１３と平行な面に投影したとした場合の正射影は、アノード電極１４の正射影とほぼ平行であり、また、互いに重なり合わない。また、２つのカソード電極１５の正射影は、アノード電極１４の正射影を挟むような位置に投影される。
【００２７】
アノード電極１４の長辺方向の一端から入力された高周波信号は、アノード電極１４の長辺方向に伝送されてもう一端から出力される。アノード電極１４とカソード電極１５の電圧差に応じてＰＩＮダイオードに電流が流れるので、高周波信号は高周波信号の電圧とＧＮＤ電圧との差に応じて減衰される。その結果、高周波信号は入力されたときに比べて、減衰されて出力される。よって、本実施形態の半導体装置は、高周波信号のパワーに応じて高周波信号のパワーを減衰する減衰器としての機能を有する。
【００２８】
本実施形態の半導体装置の各部位について詳細に説明する。ｐ型半導体層１１は、正孔を形成するためのドーパントが真性半導体に注入および拡散され、ｐ型半導体としての特性を有する。本実施形態では、ｐ型半導体層１１の基材の真性半導体としてＧａＡｓ（Gallium Arsenic）の単結晶が用いられ、ドーパントとして亜鉛が用いられる。ｐ型半導体層１１は、基板表面側の略全面でアノード電極１４と接している。
【００２９】
真性半導体層１２は、ｐ型半導体層１１およびｎ型半導体層１３と比較して真性の半導体としてみなせる特性を有している。真性半導体層１２は、ＰＩＮダイオードではＩ層、すなわち、Intrinsic層に相当する。本実施形態の真性半導体層１２は、ＧａＡｓの単結晶で形成されている。また、図２では、ｐ型半導体層１１および真性半導体層の１２の側面、すなわち、絶縁層１７との界面を、ｎ型半導体層１３の平面方向に対して垂直方向の直線として描いているが、側面部分はテーパー形状となるように形成されていてもよい。また、ｐ型半導体層１１および真性半導体層１２は、アノード電極１４の長辺方向に沿って連続的に形成されている。
【００３０】
ｎ型半導体層１３は、真性半導体にｎ型半導体しての機能を発現するドーパントが添加されｎ型半導体としての特性を有する。本実施形態のｎ型半導体層１３では、真性半導体としてＧａＡｓの単結晶、ドーパントとしてシリコンが用いられている。本実施形態のｎ型半導体層１３には、ＧａＡｓのｎ型半導体基板が用いられる。
【００３１】
ｐ型半導体層１１、真性半導体層１２およびｎ型半導体層１３の基材となる真性半導体には、シリコン等の半導体特性を有する他の元素を用いることもできる。ｐ型半導体層１１、真性半導体層１２およびｎ型半導体層１３の基材となる元素には、同種類の元素が共通して用いられる。
【００３２】
アノード電極１４は、ｐ型半導体層１１上に形成され、導電性を有し、ＰＩＮダイオードのアノード電極としての機能を有する。また、アノード電極１４は、高周波信号の伝送線路としての機能を有している。アノード電極１４の下層側、すなわち、基板裏面側はｐ型半導体層１１と接している。本実施形態のアノード電極１４は、アルミニウムで形成されている。アノード電極１４は、アルミニウム以外の金属、アルミニウムと他の金属との合金、または、他の金属どうしの合金で形成されていてもよい。また、アノード電極１４は、アルミニウムと他の金属との積層構造、または、他の金属どうしの積層構造で形成されていてもよい。
【００３３】
カソード電極１５は、アノード電極１４と同層に形成され、導電性を有する。また、本実施形態のカソード電極１５にはＧＮＤ電圧が印加される。本実施形態のカソード電極１５は、アノード電極１４と同様にアルミニウムで形成されている。カソード電極１５は、アノード電極１４と同様に他の材質を用いてもよく、また、積層構造で形成してもよい。
【００３４】
導電層１６は、導電性を有し、カソード電極１５とｎ型半導体層１３を電気的に接続する機能を有する。導電層１６は、カソード電極１５とｎ型半導体層１３との間を、オーミック性を有するように接続する。本実施形態の導電層１６は、カソード電極１５と同様にアルミニウムで形成される。導電層１６は、タングステン等の他の金属で形成されていてもよい。
【００３５】
絶縁層１７は、絶縁特性を有し、導電層１６と、ｐ型半導体層１１および真性半導体層１２の間を電気的に絶縁する。本実施形態の絶縁層１７は酸化ケイ素、すなわち、ＳｉＯ２膜で形成されている。絶縁層１７は、窒化ケイ素等の絶縁特性を有する他の膜で形成してもよい。
【００３６】
裏面電極１８は、導電性を有し、ｎ型半導体層１３の基板裏面側全体に形成されている。裏面電極１８は、基板裏面側からの電界の影響等を遮蔽することによりＰＩＮダイオードの特性を安定化させる。また、裏面電極１８を備えることにより、ｎ型半導体層１３に平面方向で電位の分布が生じることを抑制することができる。ｎ型半導体層１３の電位の分布を抑制することにより、ＰＩＮダイオードの長辺方向での特性を安定化することができる。裏面電極１８にＧＮＤ電圧が印加されるようにしてもよい。本実施形態の裏面電極１８は、アルミニウムで形成されている。裏面電極１８は、アノード電極１４およびカソード電極１５と同様に他の材質を用いてもよく、また、他の金属との積層構造で形成してもよい。
【００３７】
本実施形態の半導体装置をパッケージに実装して電子装置として用いる場合の構造の例について説明する。図４は、本実施形態半導体装置を実装するためのパケージ２０の構造の概要を示したものである。図４に示すパッケージ２０には、本実施形態の半導体装置が、基板表面側を下にして実装される。パッケージ２０の底面には、半導体装置を実装する基板が備えられている。パッケージ２０の底面の基板の半導体装置が実装される側の面には、アノード電極１４と接続するためのアノード接続部２１と、カソード電極１５と接続するためのカソード接続部２２が形成されている。
【００３８】
アノード接続部２１は、高周波信号の入力および出力を行うために、アノード電極１４の長辺方向の両端の２点と接続されるように２か所、形成されている。アノード接続部２１およびカソード接続部２２以外の部分の表面は、絶縁材で形成されている。すなわち、２つのアノード接続部２１の間の表面は絶縁材で形成されているため、アノード電極１４とアノード接続部２１は、アノード電極１４の両端の２か所のみで電気的に接続されている。
【００３９】
カソード接続部２２は、半導体装置の２つのカソード電極１５のそれぞれと、全面で接続するように２か所、形成されている。
【００４０】
また、図５は、パッケージ２０の底面の基板のうち半導体装置の実装面とは反対側の面の構造を、例として示したものである。パッケージ裏面２５、すなわち、パッケージ２０の底面の基板の裏面側には、高周波信号入出力部２３と、パッケージ裏面電極部２４が備えられている。
【００４１】
高周波信号入出力部２３は２か所、備えられ、それぞれ表面側のアノード接続部２１と電気的に接続されている。すなわち、一方の高周波信号入出力部２３から入力された高周波信号が、アノード接続部２１を介して、アノード電極１４の一方の端に入力される。高周波信号はアノード電極１４を伝送され、もう一方の端に接続されているアノード接続部２１を介して、入力側とは異なる側の高周波信号入出力部２３から出力される。
【００４２】
パッケージ裏面電極部２４は、高周波信号入出力部２３とその周辺以外の部分に、１つの連続した電極として形成されている。パッケージ裏面電極部２４は、表面側の２つのカソード接続部２２とそれぞれ電気的に接続されている。すなわち、２つのカソード接続部２２と、パッケージ裏面電極部２４は同電位となる。また、カソード接続部２２とカソード電極１５も電気的に接続されているので、パッケージ裏面電極部２４とカソード電極１５も同電位となる。
【００４３】
本実施形態の半導体装置の製造方法について説明する。始めに、ＧａＡｓの単結晶にドーパントが拡散されて形成されたｎ型半導体基板上に、ＧａＡｓがエピタキシャル成長法で成膜される。ｎ型半導体基板には、例えば、ＧａＡｓの単結晶にシリコンがドーピングされた４５０マイクロメートル厚の半導体基板が用いられる。また、エピタキシャル成長で成膜する際の膜厚は、ｐ型半導体層１１の膜厚と真性半導体層１２の膜厚の合計値となるようにする。各層の膜厚は、例えば、ｐ型半導体層１１の膜厚が１０マイクロメートル、真性半導体層１２の膜厚が５０マイクロメートルとして設定される。この場合、エピタキシャル成長で成膜する際の膜厚は、約６０マイクロメートルとなる。
【００４４】
エピタキシャル成長によるＧａＡｓの成膜が終わると、表面側からｐ型半導体を形成するためのドーパントの注入および拡散を行い、ｐ型半導体層１１が形成される。ドーパントの注入および拡散の条件により、ｐ型半導体層１１の厚みが制御される。また、ドーパントの注入および拡散を行う際に、ドーパントが到達しなかった層が真性半導体層１２となる。本実施形態では、ｐ型半導体を形成するためのドーパントとして亜鉛が用いられる。
【００４５】
ｐ型半導体層１１の形成が終わると、アノード電極１１の下層に相当する部分以外、すなわち、ＰＩＮダイオードとして用いる部分以外のｐ型半導体層１１および真性半導体層１２が除去される。ｐ型半導体層１１および真性半導体層１２の除去は、フォトリソグラフィ法によって行われる。基板表面側にフォトレジストが塗布されたのち、所定のパターンが描画されたフォトマスクを用いて露光が行われる。露光後に現像工程を経て、アノード電極１１に相当する部分に、フォトレジストによるマスクパターンが形成される。レジストによるマスクパターンの形成が終わると、フォトレジストによるマスクパターンをエッチングマスクとしたドライエッチングによりアノード電極１１の下層に相当する部分以外のｐ型半導体層１１と真性半導体層１２を除去する。ドライエッチングが終わると、アッシングや洗浄によりフォトレジストやエッチング残渣の除去が行われる。また、ドライエッチングではなく、ウェットエッチング法を用いてもよい。
【００４６】
本実施形態のｐ型半導体層１１および真性半導体層１２は、アノード電極１４の長辺方向に対して連続的に形成されている。よって、ｐ型半導体層１１および真性半導体層１２のパターンは、アノード電極１４の一部にダイオードを形成した場合のパターンの大きさと比べて大きい。フォトリソグラフィ法において、エッチング用のマスクをフォトレジストで形成する際に、小さな孤立パターンのみを残すことはプロセスの難易度が高く形状や寸法のばらつきが生じやすい。エッチング用のマスクの形状や寸法がばらつくと、エッチングにより形成される素子の形状や寸法がばらつくため、素子の特性のばらつきが生じ得る。しかし、本実施形態のようにＰＩＮダイオードをアノード電極１４の下層に連続的に形成するパターンとすることにより、フォトレジストによるエッチング用のマスクの形成における形状や寸法の制御が容易となる。
【００４７】
また、フォトリソグラフィ法のエッチング工程おいて、大面積パターンをエッチングし、小さなパターンを残すようなエッチングはプロセスの設計や制御の難易度が高い。大面積部分を十分に除去するためのエッチングを行うと、エッチングの進行時に残したいパターンの側面側からのエッチングが進むことや、面内での形状ばらつきが大きくなることが起こり得る。そのため、小さなパターンを残す場合は、パターン形状を設計通りになるように形成することや寸法のばらつきを抑えることは容易ではない。しかし、本実施形態のｐ型半導体層１１および真性半導体層１２は、一定の大きさを有するため、各プロセスの制御が容易となりエッチング後のパターン形状や寸法のばらつき等を抑制することができる。その結果、ＰＩＮダイオードとしての特性のばらつきを抑えることが可能となる。
【００４８】
アノード電極１１の下層に相当する部分のｐ型半導体層１１と真性半導体層１２の形成が終わると、次に、絶縁層１７を形成するための、絶縁膜の成膜が行われる。本実施形態では、絶縁膜としてＳｉＯ２膜がＣＶＤ（Chemical Vapor Deposition）法で成膜される。ＳｉＯ２膜の膜厚は、ｐ型半導体層１１の膜厚と真性半導体層１２の膜厚の合計値と同等になるように設定される。ＳｉＯ２膜の成膜が終わると、絶縁層１７に相当する部分以外のＳｉＯ２膜の除去が行われる。すなわち、ｐ型半導体層１１および真性半導体層１２の部分の上層に成膜されたＳｉＯ２膜が除去される。ＳｉＯ２膜の除去は、フォトリソグラフィ法により行われる。すなわち、絶縁層１７に相当する部分にフォトレジストによるエッチングマスクを形成し、ドライエッチング等で絶縁層１７の部分以外のＳｉＯ２膜を除去することにより、絶縁層１７が形成される。
【００４９】
絶縁層１７の形成が終わると、次は導電層１６の形成が行われる。基板表面側からスパッタ法によりＴｉＳｉ（Titanium Silicon）が成膜される。ＴｉＳｉの膜厚は、例えば、０．１マイクロメートルとする。ＴｉＳｉは、導電層１６のアルミニウムとｎ型半導体層１３の接触部の抵抗を低減するコンタクト層としての機能を有する。そのため、ＴｉＳｉを成膜することにより、カソード電極１５とｎ型半導体層１３との接続はオーミック性を有する。絶縁層１７部分のＴｉＳｉは、フォトリソグラフィ法を用いてエッチングにより除去される。
【００５０】
ＴｉＳｉの成膜が終わると、導電材料としての金属が成膜される。本実施形態では、導電材料の金属としてアルミニウムがスパッタ法により成膜される。アルミニウムの膜厚は、導電層１６の膜厚となるように設定される。アルミニウムの成膜が終わると、フォトリソグラフィ法により、導電層１６に相当する部分以外のアルミニウムの除去が行われる。導電層１６に相当する部分にフォトレジストによるエッチングマスクを形成し、ドライエッチング等で導電層１６の部分以外のアルミニウムを除去することにより、導電層１６が形成される。
【００５１】
導電層１６の形成が行われると、アノード電極１４とカソード電極１５の形成が行われる。アノード電極１４とカソード電極１５の材料としてアルミニウムがスパッタ法で基板表面側に成膜される。アノード電極１４等の膜厚は、例えば、０．５マイクロメートルとする。アノード電極１４等の膜厚は、高周波信号の伝送線路として要求される特性を基に設定される。アルミニウムの成膜が終わると、フォトリソグラフィ法により絶縁層１７上のアルミニウムの除去が行われ、アノード電極１４とカソード電極１５の形成が完了する。以上のように本実施形態では、アノード電極１４とカソード電極１５が同時に形成される。
【００５２】
本実施形態では、アノード電極１４およびカソード電極１５を形成する際に、金属膜を除去する工程と、絶縁層１７を形成する際に絶縁膜を除去する工程において、エッチングで除去される部分のパターンは同一である。そのため、２つの工程において露光マスクを共用することが可能となる。このように、本実施形態の半導体装置は、上層、すなわち、基板表面側と下層で同一のパターン形状を有するため、露光マスクの共用が可能となり、製造にかかる費用を削減することができる。
【００５３】
アノード電極１４とカソード電極１５の形成が終わると、裏面電極１８がスパッタ法により成膜される。本実施形態では、裏面電極１８としてアルミニウムが用いられる。裏面電極１８の膜厚は、例えば、０．５マイクロメートルとする。アルミニウムのスパッタの前に、ＴｉＳｉ等をコンタクト層として所定の膜厚で成膜してもよい。
【００５４】
裏面電極１８の形成が終わると、基板表面側をパッケージ２０の底面側に向けて、パッケージへの実装が行われる。パッケージの底面の回路パターンと半導体装置の電極の位置が合うように位置合わせが行われ、半田等によって固定および電気的な接続が行われる。
【００５５】
本実施形態の半導体装置の動作と特性について説明する。本実施形態の半導体装置が図４に示すパッケージ２０に実装されているとして以下の説明を行う。高周波信号入力部２３から入力された高周波信号は、アノード接続部２１を介してアノード電極１４の一端に入力される。アノード電極１４の一方の端に入力された高周波信号はアノード電極１４を伝送されて、もう一方の端まで到達する。アノード電極１４の基板裏面側には、アノード電極１４の長辺方向、すなわち、高周波信号の伝送澎湖に沿って、ＰＩＮダイオードが連続的に形成されている。そのため、高周波信号の伝送方向で、場所によって下層の電気特性が異なることはないため、高周波信号は入力から出力までの間では均一な速度で伝送される。よって、下層の電気特性の変化が周波数の異なる信号に与える影響を抑制することができるため、信号の歪みを抑制することが可能となる。
【００５６】
ＰＩＮダイオードでは、アノード電極１４に高周波信号が入力されたときに、アノード電極１４が接続されたアノード側と、カソード電極１５から導電層１６を介してＧＮＤ電圧が印加されたカソード側の間で電圧差が生じる。高周波信号とＧＮＤ電圧の電圧差が所定の電圧値Ｖｆよりも大きいと、ＰＩＮダイオードにおいて、アノード側からカソード側へ電流が流れる。すなわち、アノード電極１４から、ＰＩＮダイオードおよび導電層１６を介してカソード電極１５に電流が流れるので、アノード電極１４を伝送される高周波信号は減衰する。本実施形態のＰＩＮダイオードは、アノード電極１４に一部のみＰＩＮダイオードを形成したときに比べて寸法が大きいため、製造時の寸法や形状の制御等が容易となる。そのため、ＰＩＮダイオードの特性のばらつきを抑制することが出来るので、減衰特性が安定化する。
【００５７】
アノード電極１４を伝送され、入力時よりも減衰した高周波信号は、アノード電極１４のもう一端から、アノード接続部２１を介して、入力時とは反対側の高周波信号入出力部２３に出力される。このように、入力された高周波信号が、半導体装置を通過する際に減衰されるので、本実施形態の半導体装置は減衰器としての機能を有する。
【００５８】
図６は本実施形態の半導体装置の電気回路を、等価回路として模式的に示したものである。本実施形態の半導体装置は、アノード電極１４による伝送線路と、アノード電極１４の下層に連続的に形成されたＰＩＮダイオードで構成される分布定数的な回路とみなすことができる。図６のＬｓは、高周波信号の進行方向の等価的なインダクタンス成分を示している。すなわち、Ｌｓは主として伝送線路であるアノード電極１４に起因するものである。Ｃｊは、ＰＩＮダイオードの接合容量を示している。Ｒｊは、バイアスによって変化するＰＩＮダイオードの抵抗を示している。また、Ｒｓは、ＰＩＮダイオードが有するシリーズ抵抗、すなわち、各層や各層間で生じる抵抗の和を示している。
【００５９】
本実施形態ではカソード電極１５にＧＮＤ電圧が印加されているので、アノード電極１４に入力される高周波信号の電圧値が大きくなるにつれて、アノード電極１４とカソード電極１５の電圧差が大きくなる。すなわち、高周波信号の電圧が大きくなるにつれてＰＩＮダイオードに印加されるバイアスが大きくなる。
【００６０】
ＰＩＮダイオードにバイアスが印可されたとき、バイアスが大きくなるにしたがって、Ｒｊはほぼ無限大とみなせる最大値から０へと変化する。バイアスが印可されていない状態では、Ｒｊがほぼ無限大とみなせるので、等価回路は伝送線路の設計に近い所定のインピーダンスとなる。高周波信号の電圧が大きくなり、バイアスがダイオードのＶｆ以上になると、Ｒｊが徐々に小さくなる。Ｒｊが小さくなるにつれて、アノード側からカソード側への電流が大きくなり、アノード電極１４を伝送される高周波信号の減衰量が大きくなる。
【００６１】
図７は、本実施形態の半導体装置を通過した高周波信号の減衰量の周波数依存性のグラフを示したものである。図７の横軸は、高周波信号の周波数、縦軸は、減衰量についてデシベル（ｄＢ）を単位として示している。図７のグラフの各線は高周波信号の電圧ごとの減衰量を示しており、上から下に向かうにつれて、高周波信号の電圧が大きくなる。図７に示すように、グラフ下側、すなわち、高周波信号の電圧が大きい側で減衰量が大きくなっている。
【００６２】
図８は、本実施形態と比較のための電子装置の回路構成の概要を示している。図８に示した回路構成は、高周波信号の伝送線路とダイオードをワイヤーボンディングで直列に接続した電子装置に対応している。
【００６３】
図９は、図８に示した回路構成における高周波信号の減衰量の周波数依存性を図７と同様に示している。図９のグラフの各線は電圧ごとの周波数特性を示しており、下側に向かうにつれて高周波信号の電圧が大きくなっている。図９に示す通り、図８のように直列に接続した構成では高周波信号の電圧を大きくすると減衰量の周波数依存性が大きくなる。
【００６４】
また、図１０は、本実施形態との比較として図８とは別の回路構成の例を示している。図１０に示した回路は、高周波信号の伝送線路とダイオードをワイヤーボンディングで並列に接続した電子装置に対応している。
【００６５】
図１１は、図１０に示した回路構成における高周波信号の減衰量の周波数依存性を図７と同様に示している。図１１のグラフの各線は電圧ごとの周波数特性を示しており、下側に向かうにつれて高周波信号の電圧が大きくなっている。図１１に示す通り、図１０の構成では、高周波信号の電圧を大きくすると減衰量の周波数依存性が大きくなる。
【００６６】
図７、図９および図１１を比較すると、図７に示す本実施形態の半導体装置は、高周波信号の電圧が大きくなっても周波数依存性は図９や図１１と比べて小さく、幅広い帯域で同等の減衰特性を示す減衰器として適している。
【００６７】
本実施形態の半導体装置では、アノード電極１４の下層に、アノード電極１４の長辺方向に沿ってｐ型半導体層１１、真性半導体層１２およびｎ型半導体層１３で構成されるＰＩＮダイオードが連続的に形成されている。高周波信号をアノード電極１４の一方の端に入力すると、高周波信号の電圧とカソード電極１５に印加されたＧＮＤ電圧との電圧差に応じた電流がＰＩＮダイオードに流れる。そのため、アノード電極１４を伝送される間に減衰された高周波信号をアノード電極１４の長辺方向のもう一方の端から出力することができる。
【００６８】
本実施形態の半導体装置は、高周波信号の伝送線路としてのアノード電極１４とＰＩＮダイオードの間と、カソード電極１５および導電層１６とＰＩＮダイオードの間はそれぞれ接している。そのため、本実施形態の半導体装置は、各電極とＰＩＮダイオードの間に特性が大きく異なるような他の部材を必要としない。アノード電極１４およびカソード電極１５と、ＰＩＮダイオードの間に他の部材を必要としないような構造とすることにより、挿入損失や信号の歪みを抑制することができる。また、アノード電極１４の長辺方向、すなわち、高周波信号の伝送方向に対して、アノード電極１４の下層にＰＩＮダイオードが連続的に形成されている。そのため、高周波信号は、電気特性がほぼ同一の層の上を伝送される。そのため、高周波信号の伝送速度が場所によって周波数ごとに異なるということは生じにくい。よって、アノード電極１４で高周波信号を伝送して減衰させている間の挿入損失や信号の歪みは生じにくい。
【００６９】
本実施形態の半導体装置では、アノード電極１４の長辺方向に連続的にＰＩＮダイオードを形成しているので、一部にＰＩＮダイオードを形成した場合に比べてＰＩＮダイオードの素子パターンは大きくなる。そのため、製造工程においてＰＩＮダイオード部分を形成する際の、エッチング等のプロセスの制御が容易となり、ＰＩＮダイオードの特性のばらつきを抑制することができる。その結果、アノード電極１４を伝送される高周波信号の減衰特性を安定化することができる。
【００７０】
また、本実施形態の半導体装置では、アノード電極１４とカソード電極１５を同層に形成しているため、基板等に実装する場合にもボンディングワイヤー等を必要としない。そのため、本実施形態の半導体装置と他の基板や素子と間で高周波信号の入出力を行う際の信号の歪み等も抑制することができる。よって、本実施形態の半導体装置は、信号の減衰のために入力された高周波信号を、入力されたときの周波数特性から劣化させずに減衰して出力することが可能となる。
以上より、本実施形態の半導体装置は、製造工程におけるプロセスの制御を容易にしつつ、高周波領域において信号の減衰量の周波依存性を抑制することができる。
（第３の実施形態）
本発明の第３の実施形態について図を参照して詳細に説明する。図１２および図１３は、本実施形態の半導体装置の構成の概要を示したものである。図１２は、本実施形態の半導体装置の断面図を示している。また、図１３は本実施形態の半導体装置を図１２の上方から見た平面図を最表面の保護層を省略して示したものである。第２の実施形態では、パッケージの基板に半田等で実装していたが、本実施形態は接続用のボール等の接続電極を介して基板に接続できる構成を備えている。また、表面に保護層を形成しているので、プリント配線基板等へ実装する際にパッケージ構成の簡略化や小型化が可能となる。例えば、本実施形態の半導体装置をＣＳＰ（Chip Size Package）の構成で実装した電子装置として用いることが出来るようになる。
【００７１】
本実施形態の半導体装置は、ｐ型半導体層１１と、真性半導体層１２と、ｎ型半導体層１３と、アノード電極１４と、カソード電極１５と、導電層１６と、絶縁層１７と、裏面電極１８を備えている。また、本実施形態の半導体装置は、アノード電極１４およびカソード電極１５の上層に、保護層３１と、接続電極３２を備えている。ｐ型半導体層１１、真性半導体層１２、ｎ型半導体層１３、アノード電極１４、カソード電極１５、導電層１６、絶縁層１７および裏面電極１８の構成および機能は第２の実施形態と同様である。
【００７２】
保護層３１は、アノード電極１４、絶縁層１７およびカソード電極１５の上層を覆うように基板表面側に形成され、各素子を保護する機能を有する。保護層３１には、絶縁特性を有し、待機中の水やガスを透過しにくい膜が用いられる。保護層３１は、例えば、窒化ケイ素で形成することができる。保護層３１は、他の絶縁性を有する他の無機膜や、ポリイミド等の有機膜で形成してもよい。
【００７３】
接続電極３２は、アノード電極１４およびカソード電極１５と配線基板等を電気的に接続する電極としての機能を有する。接続電極３２は保護層３１を貫通して、アノード電極１４およびカソード電極１５と接続されている。本実施形態の接続電極３２は、金で形成されている。接続電極３２は、図１２に示す通りアノード電極１４の長辺方向の両端に形成されている。また、接続電極３２は、２つのカソード電極１５のそれぞれの上層に所定の数ずつ形成されている。
【００７４】
本実施形態の製造方法について説明する。本実施形態の半導体装置は、裏面電極１８の形成までは、第２の実施形態と同様に作られる。よって、以下では、裏面電極１８の形成以後の工程について説明する。
【００７５】
裏面電極１８の形成が終わると、保護層３１として用いる保護膜が基板表面側に成膜される。本実施形態では、保護膜としてＣＶＤ法で成膜される窒化ケイ素であるＳｉＮ（Silicon Nitride)膜が用いられる。ＳｉＮ膜の成膜は、裏面電極１８の形成前に行ってもよい。
【００７６】
保護膜としてのＳｉＮ膜が成膜されると、保護層１２のうち接続電極３２を形成する位置に、フォトリソグラフィ法により穴が形成される。穴が形成されると、接続電極３２の部分のＳｉＮ膜が除去されて、アノード電極１４およびカソード電極１５の表面が露出した状態となる。
【００７７】
接続電極３２の部分に穴を有する保護層３１の形成が完了すると、接続電極３２の形成が行われる。接続電極３２を形成するために、基板表面側にバリアメタルがスパッタ法により成膜される。バリアメタルとしては、例えば、ＴｉＷ(Titanium Tungsten)を用いる。バリアメタルを成膜することにより、接続電極３２に金属がアノード電極１４およびカソード電極１５に拡散して、電気特性が変化することを抑制することができる。接続電極３２の金属がメッキ法で成膜する場合は、バリアメタルはシード層としての機能も有する。また、接続電極３２に用いる金属がアノード電極１４、カソード電極１５および保護層１２にほとんど拡散しない場合は、バリアメタルを用いなくてもよい。
【００７８】
バリアメタルの成膜が終わると、プリント基板等の配線基板との接続用の電極として用いる金属膜の成膜が行われる。本実施形態では、接続用の電極として金をスパッタ法により成膜する。接続用の電極として用いる金属の成膜が終わると、フォトリソグラフィ法により接続電極の部分以外の金属膜が除去される。また、接続電極の部分以外のバリアメタルも除去される。
【００７９】
接続電極の部分以外の金属およびバリアメタルが除去されると、加熱によって金属を球状にする。加熱によって金属が球状になると、接続用のボールとして用いることができるようになり接続電極３２の形成が完了する。接続電極３２の形成が終わると、半導体装置は、プリント基板等にリフロープロセス等によって実装される。
【００８０】
本実施形態では接続電極３２として、金を用いたボール状の電極を形成したが、接続電極３２の材料は他の金属でもよく、また、平面状の電極として接続電極３２が形成されていてもよい。
【００８１】
本実施形態の半導体装置の動作は第２の実施形態と同様である。すなわち、接続電極３２を介してアノード電極１４の一方の端に高周波信号が入力され、アノード電極１４を伝送されて、もう一方の端から接続電極３２を介して出力される。アノード電極１４を伝送される高周波信号の電圧とカソード電極１５に印加されている電圧の差が所定の値よりも大きいときに、ＰＩＮダイオードに電流が流れる。ＰＩＮダイオードに電流が流れることにより、アノード電極１４を伝送されている間に、高周波信号は減衰される。その結果、出力信号は入力信号に対して減衰された状態となり、本実施形態の半導体装置は減衰器としての機能を有する。
【００８２】
本実施形態の半導体装置は、第２の実施形態の半導体装置と同様の効果を有する。また、本実施形態の半導体装置は、保護層３１と、保護層上にそれぞれ形成されたアノード電極１４とカソード電極１５に接続された接続電極３２を備えているので、パッケージの大きさ等を簡略化しつつ、基板等に実装することが可能となる。
【００８３】
第２および第３の実施形態の半導体装置において、ｎ型半導体層には、カソード電極に印加された電圧と同電圧が導電層を介して印加されている。このような構成に代えて、カソード電極と裏面電極を電気的に接続して、ｎ型半導体層に裏面電極を介してカソード電極に印加された電圧と同じ電圧が印加されるようにしてもよい。裏面電極を介してｎ型半導体層にカソード電極の電圧を印加する場合は、ｎ型半導体層にスルーホールを形成しカソード電極と裏面電極の間を導電層で接続する。また、スルーホールの電圧がｎ型半導体層に印加されないように、ｎ型半導体層に絶縁層が形成される。
【００８４】
また、シリコン基板等を支持基板として用いて、支持基板の上層に本発明の各実施形態の半導体装置の構成に相当する素子を形成してもよい。そのような構成の場合は、ｎ型半導体層の厚みを薄くすることができるため、裏面電極とカソード電極を接続する構造とする場合に、ｎ型半導体層を貫通するスルーホールによる導電層および絶縁層の形成が容易になる。
【符号の説明】
【００８５】
１    第１の配線部
２    第２の配線部
３    ダイオード
４    導電部
５    絶縁部
１１    ｐ型半導体層
１２    真性半導体層
１３    ｎ型半導体層
１４    アノード電極
１５    カソード電極
１６    導電層
１７    絶縁層
１８    裏面電極
２０    パッケージ
２１    アノード接続部
２２    カソード接続部
２３    高周波信号入出力部
２４    パッケージ裏面電極部
２５    パッケージ裏面
３１    保護層
３２    接続電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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