(57)【要約】【課題】不揮発性メモリの半導体装置における参照電位の調整及び冗長置換等の様々な用途に関して、アンチヒューズ素子とその関連回路が最適化される半導体装置を提供する。【解決手段】半導体装置は、第１及び第２不揮発性メモリセルと、第１不揮発性メモリセルに接続される第１ビット線と、第２不揮発性メモリセルに接続される第２ビット線と、第１及び第２のデータ線と、第１データ線と第１ビット線との間に接続され、データを保持する第１回路と、第２データ線と第２ビット線との間に接続され、データを保持する第２回路と、第１回路に関連付けられると共に、第２回路に関連付けられない第１ヒューズ回路と、第１回路に関連付けられないと共に、第２回路に関連付けられる第２ヒューズ回路と、を備える。【選択図】図１
2016015190.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２不揮発性メモリセルと、
前記第１不揮発性メモリセルに接続される第１ビット線と、
前記第２不揮発性メモリセルに接続される第２ビット線と、
第１及び第２のデータ線と、
前記第１データ線と前記第１ビット線との間に接続され、データを保持する第１回路と、
前記第２データ線と前記第２ビット線との間に接続され、データを保持する第２回路と、
前記第１回路に関連付けられると共に、前記第２回路に関連付けられない第１ヒューズ回路と、
前記第１回路に関連付けられないと共に、前記第２回路に関連付けられる第２ヒューズ回路と、
を備える半導体装置。
【請求項２】
前記第１ヒューズ回路は、
第１アンチヒューズ素子と、
ヒューズ書き込み信号に応じて、前記第１回路が保持するデータを前記第１アンチヒューズ素子に書き込む第１書込回路と、
ロード信号に応じて、前記第１アンチヒューズ素子が保持するデータを前記第１回路にロードする第１ロード回路と、を備え、
前記第２ヒューズ回路は、
第２アンチヒューズ素子と、
前記ヒューズ書き込み信号に応じて、前記第２回路が保持するデータを前記第２アンチヒューズ素子に書き込む第２書込回路と、
前記ロード信号に応じて、前記第２アンチヒューズ素子が保持するデータを前記第２回路にロードする第２ロード回路と、
を備える請求項１記載の半導体装置。
【請求項３】
前記第１不揮発性メモリセルは、参照メモリセルであり、前記第１ヒューズ回路が保持するデータに基づいて生成されるデータを記憶する構成であり、
前記第２不揮発性メモリセルは、参照メモリセルであり、前記第２ヒューズ回路が保持するデータに基づいて生成されるデータを記憶する構成である、請求項１又は２に記載の半導体装置。
【請求項４】
前記第１ヒューズ回路は、前記第１不揮発性メモリセルが試験において不良メモリセルと検知される場合に、第１レベルのデータを記憶し、前記第１不揮発性メモリセルが該試験において良メモリセルと検知される場合に、前記第１レベルと異なる第２レベルのデータを記憶する構成であり、
前記第２ヒューズ回路は、前記第１不揮発性メモリセルが該試験において不良メモリセルと検知される場合に、前記第１レベルのデータを記憶し、前記第２不揮発性メモリセルが該試験において良メモリセルと検知される場合に、前記第２レベルのデータを記憶する構成である、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１ヒューズ回路は、前記第１回路が出力するデータに応じて決定されるデータを保持する構成であり、
前記第２ヒューズ回路は、前記第２回路が出力するデータに応じて決定されるデータを保持する構成である、請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１ヒューズ回路に関連付けられ、前記第１ヒューズ回路が出力するデータのレベルを判定し、その判定結果に応じて、第３レベル及び第４レベルの一方のレベルの第１判定結果信号を前記第１回路に出力する第１判定回路と、
前記第２ヒューズ回路に関連付けられ、前記第２ヒューズ回路が出力するデータのレベルを判定し、その判定結果に応じて、前記第３レベル及び前記第４レベルの一方のレベルの第２判定結果信号を前記第２回路に出力する第２判定回路と、をさらに備える請求項５の半導体装置。
【請求項７】
前記第１回路は、
前記第１ビット線に接続される第１センスアンプ回路と、
第１ラッチ回路と、を含み、
前記第２回路は、
前記第２ビット線に接続される第２センスアンプ回路と、
第２ラッチ回路と、を含み、
前記第１判定結果信号に応じて、前記第１ラッチ回路を、前記第１及び前記第２センスアンプ回路のいずれか一方に接続すると共に、前記第２判定結果信号に応じて、第２ラッチ回路を、前記第２センスアンプ回路及び第３ビット線に接続される第３センスアンプ回路のいずれか一方に接続する構成であるスイッチ回路と、をさらに備える請求項６の半導体装置。
【請求項８】
前記スイッチ回路は、前記第１判定結果信号に応じて、前記第１ラッチ回路を前記第２センスアンプ回路に接続する場合に、前記第２判定結果信号に応じて、第２ラッチ回路を前記第３センスアンプ回路に接続する構成である、請求項７の半導体装置。
【請求項９】
前記第１及び第２ビット線のそれぞれは、グローバルビット線である請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１及び第２不揮発性メモリセルのそれぞれは、ＳＴＴ（Spin Torque Transfer）−ＲＡＭのメモリセルである請求項１乃至９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、記憶素子を備える半導体装置に関する。
【背景技術】
【０００２】
ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）、ＰＣＲＡＭ（Phase Change Random Access Memory）、ＲｅＲＡＭ（Resistance Random Access Memory）等の抵抗変化型の不揮発性メモリセルを用いた半導体メモリにおいて、メモリセルが記憶するデータ（ユーザデータ）を読み出す際に、参照信号（リファレンス信号、リファレンス電圧、参照電圧、リファレンス電流、又は参照電流とも称される）が使われる。この参照信号を生成する手段の一例として、リファレンス用のメモリセル（以降、リファレンスメモリセル又は参照メモリセルと呼ぶ）が用いられる。
【０００３】
特許文献１は、複数の参照メモリセルからなる参照メモリセルアレイのなかから最適な参照メモリセルの組み合わせを選択・記憶する制御方法を開示する。
【０００４】
特許文献２は、複数の参照（基準）電流発生回路から最適な参照電流を選択する制御方法を開示する。
【０００５】
特許文献３は、メモリアレイ内の全てのノーマルセル（ユーザデータを記憶するセル）のなかから参照メモリセルとして最適なセルを選択して参照電流を生成する制御方法を開示する。
【０００６】
非特許文献１は、データ「０」とデータ「１」の参照メモリセルの組を複数組みマージして参照電位のばらつきを低減する技術を開示する。
【０００７】
非特許文献２は、データ「０」とデータ「１」の参照メモリセルの組から作られる参照電圧の比率を抵抗で分圧して最適化する技術を開示する。
【０００８】
非特許文献３は、データ「０」とデータ「１」からなる多数の参照メモリセルのデータ「０」とデータ「１」の比率を変更して参照電圧を最適化する技術を開示する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−２１１８８４号公報
【特許文献２】特開２０１１−５２７０６６号公報
【特許文献３】特開２０１２−２０９００４号公報
【非特許文献】
【００１０】
【非特許文献１】J. P. Kim、 et al.、“A 45nm 1Mb Embedded STT-MRAM with design techniques to minimize read-disturbance”、 Symposium on VLSI Circuits、 2011
【非特許文献２】F. Ren、 et al.、“Reference Calibration of Body-Voltage Sensing Circuit for High-Speed STT-RAMs”、 IEEE Transactions on Circuits and Systems、 2013
【非特許文献３】K. Huang、 et al.、“Optimization Scheme to Minimize Reference Resistance Distribution of Spin-Transfer-Torque MRAM”、 IEEE Transactions on Very Large Scale Integration Systems、 2013
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【００１２】
上述のように、特許文献１〜３及び非特許文献１〜３は、参照電圧や参照電流に関する種々の生成方法等を開示するが、アンチヒューズ素子とその関連回路について何ら言及していない。さらに、特許文献１〜３及び非特許文献１〜３は、不揮発性メモリの半導体装置における参照電位の調整及び冗長置換等の様々な用途に関して、アンチヒューズ素子とその関連回路を、ビット線毎に設けたデータ保持回路に関連付ける等、最適化した構成について何ら関知しない。
【課題を解決するための手段】
【００１３】
本発明の第１の視点によれば、第１及び第２不揮発性メモリセルと、前記第１不揮発性メモリセルに接続される第１ビット線と、前記第２不揮発性メモリセルに接続される第２ビット線と、第１及び第２のデータ線と、前記第１データ線と前記第１ビット線との間に接続され、データを保持する第１回路と、前記第２データ線と前記第２ビット線との間に接続され、データを保持する第２回路と、前記第１回路に関連付けられると共に、前記第２回路に関連付けられない第１ヒューズ回路と、前記第１回路に関連付けられないと共に、前記第２回路に関連付けられる第２ヒューズ回路と、を備える半導体装置が提供される。
【発明の効果】
【００１４】
本発明の視点によれば、不揮発性メモリの半導体装置における参照電位の調整及び冗長置換等の様々な用途に関して、アンチヒューズ素子とその関連回路が最適化されることに寄与する半導体装置が、提供される。
【図面の簡単な説明】
【００１５】
【図１】センスアンプ領域の内部構成の一部を示す図である。
【図２】第１の実施形態に係る半導体装置の全体構成を示すブロック図である。
【図３】第１の実施形態に係る半導体装置内部のブロック配置の一例を示す図である。
【図４】図３の点線にて囲まれたバンク領域の一構成例を示す図である。
【図５】図４に示すバンクに含まれる最下部のサブアレイ領域の構成の一例を示す図である。
【図６】アンチヒューズ回路の回路構成の一例を示す図である。
【図７】センスアンプ＆書き込みドライバの内部に配置されたリファレンスデータ書き込み回路の回路構成の一例を示す図である。
【図８】図５に示すセンスアンプ領域においてグローバルビット線に接続されたリファレンスメモリセルが記憶するリファレンスデータの変更を説明するための図である。
【図９】アンチヒューズ回路からロードしたデータをリファレンスメモリセルに書き込む際の動作を説明するための図である。
【図１０】リファレンスメモリセルを並列化することにより得られるリファレンス電圧のばらつき低減効果を説明するための図である。
【図１１】図１０においてリファレンスメモリセルのデータ「０」とデータ「１」の割合を変更してリファレンス電位を最適に調整する例を示す図である。
【図１２】第２の実施形態に係る半導体装置のバンク構成の一例を示す図である。
【図１３】センスアンプ領域の内部構成の一例を示す図である。
【図１４】センスアンプ等の冗長置換を説明するための図である。
【図１５】センスアンプ等の冗長置換を説明するための図である。
【発明を実施するための形態】
【００１６】
図１は、一実施形態に係るセンスアンプ領域の内部構成の一部を示す図である。図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。
【００１７】
一実施形態に係る半導体装置は、第１及び第２不揮発性メモリセルと、第１不揮発性メモリセルに接続される第１ビット線（例えば、図１のグローバルビット線ＧＢＬ０）と、第２不揮発性メモリセルに接続される第２ビット線（例えば、図１のグローバルビット線ＧＢＬ１）と、第１及び第２のデータ線と、第１データ線と第１ビット線との間に接続され、データを保持する第１回路（例えば、図１のリードライトラッチ回路５２−１）と、第２データ線と第２ビット線との間に接続され、データを保持する第２回路（例えば、図１のリードライトラッチ回路５２−２）と、第１回路に関連付けられると共に、第２回路に関連付けられない第１ヒューズ回路（例えば、図１のアンチヒューズ回路５３−１）と、第１回路に関連付けられないと共に、第２回路に関連付けられる第２ヒューズ回路（例えば、図１のアンチヒューズ回路５３−２）と、を備える半導体装置。
【００１８】
上記半導体装置によれば、不揮発性メモリの半導体装置における参照電位の調整及び冗長置換等の様々な用途に関して、ヒューズ回路が、ビット線毎に設けたデータ保持回路に関連付けられる等、最適化できる。
【００１９】
［第１の実施形態］
第１の実施形態について、図面を用いて説明する。
【００２０】
図２は、第１の実施形態に係る半導体装置１の全体構成を示すブロック図である。
【００２１】
図２に示される半導体装置１は、複数のメモリセルを含むメモリセルアレイを備える。メモリセルに特に制限はないが、各実施形態に係るメモリセルアレイが含むメモリセルは、ＳＴＴ−ＲＡＭ、ＰＣＲＡＭ、又はＲｅＲＡＭといった、抵抗値の変化によりデータを記憶するメモリセルであり、これを前提に、以下説明する。また、第１の実施形態に係る半導体装置１の容量は、例えば、１ギガビット（１Ｇビット）である。
【００２２】
半導体装置１のメモリセルアレイは、複数のメモリセルアレイ２ａ〜２ｈからなり、複数のブロック（例えば、ブロック０〜７の８ブロック構成）により構成される。メモリセルアレイ２ａ〜２ｈのそれぞれは、メモリセル、センスアンプ等を備える。なお、以降の説明において、メモリセルアレイ２ａ〜２ｈを区別する特段の理由がない場合には、単に「メモリセルアレイ２」と表記する。また、他の構成要素においても同様の表記を行い、アルファベット、ハイフン「−」及びアンダーバー「＿」の前に表記された参照符号にて、当該構成要素を代表するものとする。半導体装置１の構成を限定する趣旨ではないが、ブロック制御回路１５、カラムデコーダ２２、ロウデコーダ２３、メモリセルアレイ２、センスアンプ及びメインアンプ群２４は、８個のブロック０〜７に分割されて配置されているものとする。
【００２３】
半導体装置１は、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、８ビットのデータ入出力端子ＤＱを備える。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味する。例えば、ＣＫ、／ＣＫは、互いに相補の信号である。
【００２４】
クロック発生回路１１は、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥを受ける。クロック発生回路１１は、半導体装置１内部で必要とされる内部クロック信号を生成し、各部に供給する。
【００２５】
コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥは、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを受ける。これらのコマンド信号は、コマンドデコーダ１２に供給される。
【００２６】
コマンドデコーダ１２は、入力したコマンド信号をデコードし、チップ制御回路１３に供給する。モードレジスタ１４は、半導体装置１の動作モードが設定される。
【００２７】
チップ制御回路１３は、コマンドデコーダ１２の出力及びモードレジスタ１４に設定された動作モードを入力し、それらに基づいて各種制御信号を生成する。チップ制御回路１３は、生成した各種制御信号を、ブロック制御回路１５、リードライトアンプ（ＲＷアンプ）１６、パラレルシリアル変換回路１７、データ入出力バッファ１８、カラムアドレスバッファ１９、ロウアドレスバッファ２０、バンクアドレスバッファ２１に供給する。なお、バンクについては後述する。
【００２８】
アドレス信号ＡＤＤは、バンクを特定するバンクアドレスと、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスと、を含む。具体的には、半導体装置１は、例えば、７本のバンクアドレス（ＢＡ６〜ＢＡ０）、１４本のロウアドレス（Ｘ１３〜Ｘ０）及び６本のカラムアドレス（Ｙ５〜Ｙ０）にてアクセスされる構成を有する。ロウアドレス及びカラムアドレスは、１４本のアドレス端子（Ａ１３〜Ａ０）からアドレスマルチプレクス形式で入力される。アドレス信号ＡＤＤは、モードレジスタ１４に供給される。また、アドレス信号ＡＤＤのうち、カラムアドレスは、カラムアドレスバッファ１９に、ロウアドレスは、ロウアドレスバッファ２０に、バンクアドレスは、バンクアドレスバッファ２１に、それぞれ供給される。但し、ここで説明されるアドレス信号の入力形式に制限する趣旨ではない。
【００２９】
カラムアドレスバッファ１９は、カラムアドレスＹ２〜Ｙ０をパラレルシリアル変換回路１７に出力する。また、カラムアドレスバッファ１９は、カラムアドレスＹ５〜Ｙ３をカラムデコーダ２２に出力する。カラムアドレスバッファ１９が出力するカラムアドレスＹ５〜Ｙ３は、カラムデコーダ２２によりデコードされ、このデコードに応じて、複数のビット線のうち、カラムアドレスに対応するビット線が選択される。
【００３０】
ロウアドレスバッファ２０は、アドレスを受け、ロウアドレスＸ１３〜Ｘ０を出力する。ロウアドレスＸ１３〜Ｘ０は、ロウデコーダ２３によりデコードされ、このデコードに応じて、いずれかのワード線が選択される。
【００３１】
バンクアドレスバッファ２１は、アドレスを受け、バンク０〜１２７のいずれかを特定するバンクアドレスＢＡ６〜ＢＡ０を出力する。ブロック制御回路１５は、バンクアドレスＢＡ６〜ＢＡ０の中の予め定めた３アドレスに応じてブロック０〜７を切り替える。
【００３２】
ブロック制御回路１５は、後述するプログラム制御信号ＰＲＧと、ロード信号ＬＤと、リファレンスデータ書き込み信号ＲＦＷと、を生成する。これらの信号に関する詳細は後述する。
【００３３】
ビット線及びワード線により選択されたメモリセルにより読み出された信号電圧は、メモリセルアレイ２の内部に存在するセンスアンプ（図示せず）によりセンス増幅され、さらにメインアンプ群２４に含まれるメインアンプにより増幅された後にリードライトアンプ１６に出力される。
【００３４】
リードライトアンプ１６は、パラレルシリアル変換回路１７及びデータ入出力バッファ１８を介して、外部端子であるデータ入出力端子ＤＱと接続されているリードアンプ回路及びライトアンプ回路である。パラレルシリアル変換回路１７及びデータ入出力バッファ１８には、クロック発生回路１１から内部クロック信号が供給されメモリセルアレイとデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。
【００３５】
図３は、第１の実施形態に係る半導体装置１内部のブロック配置の一例を示す図である。
【００３６】
図２に示されるメモリアレイは、図３に示されるように、８ブロック構成であり、各ブロックは、その中央部縦方向に規則的に２列配置されるカラムデコーダ２２とロウデコーダ２３を有する。各ブロックは、その中央部横方向に配置されるメインアンプ列３１を有する。
【００３７】
カラムデコーダ２２とロウデコーダ２３からなるデコーダ列とメインアンプ列３１により分割された４箇所の領域は、センスアンプ領域３２とメモリセルアレイを有する。センスアンプ領域３２の詳細は後述する。センスアンプ領域３２は、複数のセンスアンプを含む。
【００３８】
各ブロックは、４つのバンク領域（計１６バンク）で構成される。１つのバンク領域は、デコーダ列により４分割された１つの領域である。１つのバンク領域は、４つのバンクで構成される。各バンクの容量は８Ｍビット、ページサイズは６４バイトである。半導体装置１のメモリチップは、１２８個（４×４×８＝１２８）のバンクを有する。
【００３９】
図４は、図３の点線にて囲まれたバンク領域１００の一構成例を示す図である。
【００４０】
図４に示されるバンク領域１００は、図３に示されるバンク領域１００を右に９０度回転して図示している。上述のように、各ブロックは、４つのバンク領域に分割される。さらに、各バンク領域は、４つのバンクを含む。
【００４１】
各バンク領域は、その最下部に配置されるカラムデコーダ２２とロウデコーダ２３を有する。また、各バンク領域は、その中央部縦方向に配置されるセンスアンプ領域３２を有する。
【００４２】
サブワードドライバ３３は、特に制限されないが、各バンクのメモリセルアレイを縦方向に８分割し、それら８分割された領域の上下に配置されている。このように配置することで、ワード線を選択する際の波形のなまり（ワード線波形のなまり）を防止できる。
【００４３】
８本の入出力線ＩＯは、上述した８分割された領域のそれぞれにおいて、横方向に配線される。つまり、各バンクにつき合計６４本（８×８＝６４本）の入出力線ＩＯ＿０〜ＩＯ＿６３が配線される。メインアンプ列３１は、図４の右端に図示され、これらの６４本の入出力線ＩＯに接続される。
【００４４】
メインアンプ列３１は、６４本の入出力線ＩＯのそれぞれに対応するように配置され、６４台のメインアンプを有する。
【００４５】
メインアンプは、その両側に配置される４個ずつのバンクによって共有される。例えば、図３を参照すると、メインアンプ列３１ａに含まれる各メインアンプは、バンク領域１００に含まれる４つのバンクとバンク領域１０１に含まれる４つのバンクにより共有される。
【００４６】
図４に示すように、各バンクのメモリセルアレイを縦方向に８分割した１個の領域は、「サブアレイ領域」と表記され、以降の説明を行う。１つのサブアレイ領域は、その上下がサブワードドライバ３３により挟まれた領域であるといえる。
【００４７】
センスアンプ領域３２は、５１２台のセンスアンプを含む。１つのサブアレイ領域は、６４台のセンスアンプが割り当てられる。
【００４８】
ロウデコーダ２３は、対応するバンクがアクティブ期間である場合には選択されたワード線の選択状態を保持するように動作する。また、センスアンプ領域３２に含まれる各センスアンプは、対応するバンクがアクティブ期間であれば活性状態を維持するように動作する。
【００４９】
各バンクは、独立して動作するために必要な構成が用意される。各バンクは、ページサイズ６４バイトの独立したバンクとして動作ができる構成である。
【００５０】
図５は、図４に示すバンク２００に含まれる最下部のサブアレイ領域３００の構成の一例を示す図である。
【００５１】
サブアレイ領域３００は、上述したように、各バンクのメモリセルアレイを縦方向に８分割した１個の領域である。サブアレイ領域３００は、複数のメモリマットと、センスアンプ領域３２等を含み、複数のメモリマットは、センスアンプ領域３２により分断される左右の領域に位置する。メモリマットの一単位は、具体的には、１０２４×（８＋１）個のメモリセルが行列状に配置された構成である。複数のメモリマットは、サブアレイ領域３００に含まれる。
【００５２】
図５に示すメモリマット４１−１ａ、４１−６４ａは、サブアレイ領域３００の左側領域に含まれるメモリマットを代表するメモリマットである。図５に示すメモリマット４１−１ｂ、４１−６４ｂは、サブアレイ領域３００の右側領域に含まれるメモリマットを代表するメモリマットである。実際には、サブアレイ領域３００は、左右それぞれの領域に６４個ずつのメモリマットを含む。
【００５３】
サブアレイ領域３００は、各メモリマットに対応するセレクタ（ＳＥＬ；Selector）４２を有する。セレクタ４２−１ａは、メモリマット４１−１ａに対応するセレクタである。セレクタ４２−６４ａは、メモリマット４１−６４ａに対応するセレクタである。セレクタ４２−１ｂは、メモリマット４１−１ｂに対応するセレクタである。セレクタ４２−６４ｂは、メモリマット４１−６４ｂに対応するセレクタである。
【００５４】
各セレクタ４２は、グローバルビット線ＧＢＬ及び／ＧＢＬを介してセンスアンプ領域３２と接続される。なお、グローバルビット線ＧＢＬとグローバルビット線／ＧＢＬは相補の関係がある。
【００５５】
センスアンプ領域３２は、６４台のセンスアンプ（ＳＡ；Sense Amplifier）と、６４台の書き込みドライバ（ＷＤ；Write Driver）と、６４台のリードライトラッチ回路（ＲＷＬＴ；Read Write Latch）と、６４台のアンチヒューズ回路（ＡＦ;Anti Fuse）と、を含む。センスアンプ領域３２の詳細は後述する。
【００５６】
各メモリマット４１は、ユーザデータを記憶する通常セルとリファレンスメモリセルを含む。リファレンスメモリセルは、リファレンスデータ（データ「０」又はデータ「１」）を保持する。図５及び図１２の白丸は通常セルを示す。図５及び図１２の黒丸はリファレンスメモリセルを示す。メモリマット４１は、１０２４×８個の通常セルと、１０２４個のリファレンスメモリセルと、を含む。メモリマット４１に含まれるメモリセルのアクセスには、１０２４本のワード線と９本のビット線が用いられる。９本のビット線のうち、８本のビット線は通常セルにアクセスするための通常ビット線として使用される。９本のビット線のうち、１本のビット線はリファレンスメモリセルにアクセスするためのリファレンスビット線として使用される。
【００５７】
セレクタ４２は、メモリマット４１ごとに配置される。セレクタ４２は、メモリマット４１を延伸する９本のビット線から１本のビット線を選択して、センスアンプ領域３２に接続する。換言するならば、センスアンプ領域３２に含まれる１個のセンスアンプあたり８本の通常ビット線と１本のリファレンスビット線が１組となっており、セレクタ４２によりこれらのうちの１本が選択される。セレクタ４２は、ロウデコーダ２３を構成する回路のうちの一部の回路により制御される。図５では、参照符号４３ａと符号４３ｂが与えられた回路である。
【００５８】
以降の説明において、ロウデコーダ２３の一部回路であって、左側に位置するセレクタ４２−１ａ〜４２−６４ａを制御する回路をセレクタ制御回路４３ａと表記する。同様に、右側に位置するセレクタ４２−１ｂ〜４２−６４ｂを制御する回路をセレクタ制御回路４３ｂと表記する。さらに、左側を延伸するワード線を選択するロウデコーダを左側ロウデコーダ４４ａと表記する。右側を延伸するワード線を選択するロウデコーダを右側ロウデコーダ４４ｂと表記する。
【００５９】
センスアンプ領域３２の左側に配置されたセレクタ制御回路４３ａは、ロウアドレスＸ１３〜Ｘ１０を受ける。セレクタ制御回路４３ａは、ロウアドレスＸ１３がＬレベル（０）である場合に、８本の通常ビット線のなかからロウアドレスＸ１２〜Ｘ１０により選択される１本の通常ビット線を選択する。他方、セレクタ制御回路４３ａは、ロウアドレスＸ１３がＨレベル（１）である場合に、リファレンスビット線を選択する。
【００６０】
センスアンプ領域３２の右側に配置されたセレクタ制御回路４３ｂは、ロウアドレスＸ１３〜Ｘ１０を受ける。セレクタ制御回路４３ｂは、ロウアドレスＸ１３がＨレベル（１）である場合に、８本の通常ビット線のなかからロウアドレスＸ１２〜Ｘ１０により選択される１本の通常ビット線を選択する。他方、セレクタ制御回路４３ｂは、ロウアドレスＸ１３がＬレベル（０）である場合に、リファレンスビット線を選択する。
【００６１】
セレクタ制御回路４３ａとセレクタ制御回路４３ｂは、ロウアドレスＸ１３の扱いが異なる。一方が通常ビット線を選択する場合は、他方はリファレンスビット線を選択するように構成されている。その結果、センスアンプ領域３２に含まれるセンスアンプの左右の入力端子に、通常ビット線とリファレンスビット線が１本ずつ接続されることになる。
【００６２】
左側ロウデコーダ４４ａと右側ロウデコーダ４４ｂは、センスアンプ領域３２の左右にそれぞれ配置され、ロウアドレスＸ９〜Ｘ０を受ける。左側ロウデコーダ４４ａと右側ロウデコーダ４４ｂは、センスアンプ領域３２の左右を延在する１０２４本のワード線から、センスアンプ領域３２を基準として左右対称の位置にあるワード線を選択する。その結果、一方のワード線に接続されたメモリセルからはユーザデータが通常ビット線に読み出され、他方のワード線に接続されたリファレンスメモリセルからはリファレンスデータがリファレンスビット線に読み出される。なお、リファレンスビット線ごとに同じリファレンスデータが書き込まれており、同じリファレンスビット線に接続されたリファレンスメモリセルは、同じデータを記憶する。
【００６３】
リファレンスビット線から読み出されるデータ（即ち、リファレンスデータ）は、リファレンス信号（リファレンス電圧又はリファレンス電流）の生成に用いられる。６４本のリファレンスビット線に接続されたグローバルビット線ＧＢＬ又は／ＧＢＬは、センスアンプ領域３２の内部にて短絡（ショート）され、６４台のセンスアンプに共通なリファレンス電圧又はリファレンス電流が生成される。
【００６４】
カラムデコーダ２２は、センスアンプ領域３２の下部に配置され、センスアンプ領域３２に接続される。カラムデコーダ２２は、カラムアドレスＹ５〜Ｙ３をデコードし、８本のカラム選択線ＹＳ０〜ＹＳ７のうちの１本を駆動する。その結果、６４台のセンスアンプに対応する６４台のリードライトラッチ回路のうちの８台が、８本の入出力線ＩＯに接続される。１バンクは８個のサブアレイ領域により構成される。そのため、１バンク全体では６４本の入出力線ＩＯが、６４台のメインアンプに接続される。図２に示すように、メインアンプ群２４から６４本の入出力線ＩＯがリードライトアンプ１６に接続され、カラムアドレスＹ２〜Ｙ０に従ってパラレルシリアル変換回路１７によりシリアル変換された８ビットのデータが、８本のデータ端子ＤＱからバーストデータとして入出力される。
【００６５】
図１に戻り、センスアンプ領域３２の内部構成を説明する。
【００６６】
センスアンプ領域３２は、センスアンプ＆書き込みドライバ（ＳＡ＆ＷＤ）５１と、リードライトラッチ回路（ＲＷＬＴ）５２と、アンチヒューズ回路（ＡＦ）５３と、を含む。
【００６７】
アンチヒューズ回路（ＡＦ）５３のそれぞれは、１ビットを記憶する構成で例示されるが、これに限定されず、２ビット、３ビット等の複数のビットを記憶する構成でも良い。特に、アンチヒューズ回路（ＡＦ）５３のそれぞれは、参照電位の調整のために、１ビットを記憶し、冗長置換のために１ビットを記憶し、計２ビットを記憶する構成でも良い。
【００６８】
センスアンプ＆書き込みドライバ５１、リードライトラッチ回路５２及びアンチヒューズ回路５３は、それぞれ対応して配置される。なお、センスアンプ＆書き込みドライバ５１に接続されるグローバルビット線ＧＢＬ０〜ＧＢＬ７は図１に図示している。他方、同じくセンスアンプ＆書き込みドライバ５１に接続されるグローバルビット線／ＧＢＬ０〜／ＧＢＬ７は、視認性の観点から図示を省略している。また、センスアンプ領域３２は、５１２台のセンスアンプ＆書き込みドライバ５１を含むが、８台のセンスアンプ＆書き込みドライバ５１と、対応する８台のリードライトラッチ回路５２とアンチヒューズ回路５３に限り図１に図示している。なお、図１、図８、図９、図１３、図１４及び図１５の各図面において、リードライトラッチ回路が保持するデータを括弧書きで併記する。但し、リードライトラッチ回路にデータが書き込まれていない、又は、書き込まれたデータは特段の意味を持たない場合には、括弧の中に×印を表記している。同様に、図１、図８、図９、図１３、図１４及び図１５の各図面において、アンチヒューズ回路が記憶しているデータと、各アンチヒューズ回路の出力信号ＲＦの論理レベルに関しても、括弧書きにて併記する。
【００６９】
初期状態にある各アンチヒューズ回路５３は、データ「０」又はデータ「１」を保持する。また、初期状態では、データ「０」を保持するアンチヒューズ回路５３の数とデータ「１」を保持するアンチヒューズ回路５３の数は、一致するように構成される。
【００７０】
図１に示されるセンスアンプ＆書き込みドライバ５１は、センスアンプ領域３２の左右をそれぞれ延伸するグローバルビット線ＧＢＬと／ＧＢＬに接続される。センスアンプ＆書き込みドライバ５１は、アンチヒューズ回路５３の出力端子と、接続される。
【００７１】
センスアンプ＆書き込みドライバ５１は、リファレンスデータ書き込み信号ＲＦＷを入力する。リファレンスデータ書き込み信号ＲＦＷは、アンチヒューズ回路５３の出力信号ＲＦをリファレンスメモリセルに書き込む際にＨレベルに制御される信号である。センスアンプ＆書き込みドライバ５１の入出力端子と、リードライトラッチ回路５２の入出力端子と、は、読み出しデータや書き込みデータの授受を可能とするため、接続される。
【００７２】
センスアンプ＆書き込みドライバ５１は、メモリセルから読み出したデータ信号をセンス増幅するセンスアンプと、外部から供給される書き込みデータをメモリセルに書き込む書き込みドライバと、を含む。センスアンプ＆書き込みドライバ５１は、アンチヒューズ回路５３の出力信号ＲＦの論理レベルに応じてリファレンスメモリセルが記憶するデータを書き換えるリファレンスデータ書き込み回路を含む。リファレンスデータ書き込み回路の詳細は後述する。
【００７３】
リードライトラッチ回路５２は、センスアンプにて増幅された読み出しデータをラッチする回路、外部から供給される書き込みデータをセンスアンプ＆書き込みドライバ５１に含まれる書き込みドライバ、アンチヒューズ回路５３に供給する回路を含む。メモリセルからのデータ読み出し時に、リードライトラッチ回路５２によりラッチされたデータのうち、カラム選択線ＹＳにより選択されたリードライトラッチ回路５２がラッチするデータが入出力線ＩＯに送出される。メモリセルへのデータ書き込み時に、書き込みデータが、カラム選択線ＹＳにより選択されたリードライトラッチ回路５２に入出力線ＩＯを介して書き込まれる。
【００７４】
アンチヒューズ回路５３は、各リファレンスメモリセルに書き込むリファレンスデータを記憶するための回路である。アンチヒューズ回路５３は、内部にアンチヒューズ素子を備えており、アンチヒューズ素子の状態に応じた出力信号ＲＦを出力する。アンチヒューズ回路５３の初期状態は、各アンチヒューズ回路５３が出力するデータ「１」とデータ「０」が同じ数となるように設定される。従って、初期状態にてリファレンスメモリセルにリファレンスデータを書き込むと、データ「１」を記憶するリファレンスメモリセルの個数とデータ「０」を記憶するリファレンスメモリセルの個数が等しくなる。但し、初期状態におけるアンチヒューズ回路５３の設定をデータ「０」とデータ「１」の数が同数であることに限定する趣旨ではなく、設計段階で任意の割合に決めることできる。
【００７５】
アンチヒューズ回路５３は、プログラム制御信号ＰＲＧ、ロード信号ＬＤ及びプログラム電圧ＶＰＧを入力する。アンチヒューズ回路５３は、これらの制御信号及びプログラム電圧に基づいて、アンチヒューズ素子へのデータ書き込み（プログラム）や、アンチヒューズ素子の状態に応じたデータを出力（記憶データのロード）する。
【００７６】
図６は、アンチヒューズ回路５３の回路構成の一例を示す図である。
【００７７】
図６（ａ）は、初期状態としてデータ「１」を記憶するように構成されたアンチヒューズ回路５３ａの回路構成の一例を示す。
【００７８】
図６（ａ）に示すアンチヒューズ回路５３ａは、否定論理積回路６１と、レベルシフト回路（ＬＳ；Level Shifter）６２と、Ｐチャネル型ＭＯＳトランジスタＰ０１と、Ｎチャネル型ＭＯＳトランジスタＮ０１と、ラッチ回路（ＬＴ；Latch）６３と、アンチヒューズ素子６４と、を含む。
【００７９】
否定論理積回路６１は、一方の入力端子にてプログラム制御信号ＰＲＧを受け付ける。否定論理積回路６１は、他方の入力端子にてリードライトラッチ回路５２が出力する信号を受け付ける。
【００８０】
レベルシフト回路６２は、否定論理積回路６１の出力信号を電圧変換し、変換した信号をＰチャネル型ＭＯＳトランジスタＰ０１のゲートに供給する。
【００８１】
Ｐチャネル型ＭＯＳトランジスタＰ０１は、プログラム電圧ＶＰＧを供給する電源と接続されるソースと、アンチヒューズ素子６４の一端と接続されるドレインと、を有する。Ｐチャネル型ＭＯＳトランジスタＰ０１は、アンチヒューズ素子６４の抵抗状態を変化させる駆動用のトランジスタである。
【００８２】
アンチヒューズ素子６４は、Ｐチャネル型ＭＯＳトランジスタＰ０１と、接地との間に接続される。
【００８３】
ラッチ回路６３は、Ｎチャネル型ＭＯＳトランジスタＮ０１を介して、Ｐチャネル型ＭＯＳトランジスタＰ０１とアンチヒューズ素子６４の接続ノードに接続される。Ｎチャネル型ＭＯＳトランジスタＮ０１のゲート及びラッチ回路６３は、ロード信号ＬＤを受ける。
【００８４】
ラッチ回路６３は、アンチヒューズ素子が高抵抗状態にあるときはＨレベル（データ「１」）をラッチするように構成される。他方、ラッチ回路６３は、アンチヒューズ素子が低抵抗状態にあるときはＬレベル（データ「０」）をラッチするように構成される。ラッチ回路６３は、ラッチしたデータをアンチヒューズ回路５３の出力信号ＲＦとして出力する。
【００８５】
＜アンチヒューズ素子のプログラム＞
アンチヒューズ素子６４をプログラムする際に、プログラム制御信号ＰＲＧはＨレベルに制御される。従って、否定論理積回路６１の出力信号の論理レベルは、リードライトラッチ回路５２の出力信号の論理レベルに応じて変化する。
【００８６】
リードライトラッチ回路５２の出力信号がＬレベルの場合に、否定論理積回路６１の出力信号はＨレベルであり、Ｐチャネル型ＭＯＳトランジスタＰ０１はオフする。プログラム制御信号ＰＲＧがＨレベルであっても、リードライトラッチ回路５２の出力信号がＬレベルの場合は、アンチヒューズ素子６４にプログラム電圧ＶＰＧが印加されずアンチヒューズ素子６４は初期状態（高抵抗状態）を保持する。
【００８７】
他方、リードライトラッチ回路５２の出力信号がＨレベルの場合に、否定論理積回路６１の出力信号はＬレベルとなり、レベルシフト回路６２による電圧変換後もＬレベルのままＰチャネル型ＭＯＳトランジスタＰ０１のゲートに供給される。プログラム期間中にＰチャネル型ＭＯＳトランジスタＰ０１はオンするため、アンチヒューズ素子６４にプログラム電圧ＶＰＧが印加され、アンチヒューズ素子６４は初期状態の高抵抗状態から絶縁破壊後の低抵抗状態に遷移し、低抵抗状態を保持する。
【００８８】
なお、アンチヒューズ素子６４をプログラムする期間以外では、プログラム制御信号ＰＲＧはＬレベル（電位ＶＳＳ）である。従って、否定論理積回路６１の出力は、リードライトラッチ回路５２の出力信号の論理レベルに依らずＨレベルである。否定論理積回路６１の出力信号は、レベルシフト回路６２によりプログラム電圧ＶＰＧと同じ電位に変換され、Ｐチャネル型ＭＯＳトランジスタＰ０１のゲートに供給される。この場合、Ｐチャネル型ＭＯＳトランジスタＰ０１はオフのためアンチヒューズ素子６４にプログラム電圧ＶＰＧが印加されずアンチヒューズ素子６４の抵抗状態は変化しない。
【００８９】
＜リファレンスデータのロード＞
アンチヒューズ素子６４の初期状態は高抵抗状態である。
【００９０】
半導体装置１に電源が投入された場合又は対応するコマンドが外部から供給された場合に、ロード信号ＬＤは一定期間Ｈレベルに制御される。ロード信号ＬＤがＨレベルに制御されると、Ｎチャネル型ＭＯＳトランジスタＮ０１は導通する。
【００９１】
ロード信号ＬＤがＨレベルに制御されると、アンチヒューズ素子６４の初期状態は高抵抗状態であるのでラッチ回路６３はデータ「１」をラッチし、出力信号ＲＦとして出力する。
【００９２】
他方、アンチヒューズ素子６４がプログラムされ低抵抗状態にある場合は、ラッチ回路６３はデータ「０」をラッチし、出力信号ＲＦとして出力する。
【００９３】
図６（ｂ）は、初期状態としてデータ「０」を記憶するように構成されたアンチヒューズ回路５３ｂの回路構成の一例を示す。
【００９４】
図６（ａ）に示すアンチヒューズ回路５３ａと図６（ｂ）に示すアンチヒューズ回路５３ｂの相違点は、インバータ回路６５が追加されている点である。従って、図６（ａ）に示すアンチヒューズ回路５３ａの出力信号が反転される以外に、２つのアンチヒューズ回路５３ａ、５３ｂの間に相違点はない。そのため、図６（ｂ）に示すアンチヒューズ回路５３ｂのさらなる説明を省略する。
【００９５】
図７は、リファレンスデータ書き込み回路６６の回路構成の一例を示す図である。
【００９６】
リファレンスデータ書き込み回路６６は、センスアンプ＆書き込みドライバ５１の内部に配置され、２つのドライバ回路を含む。
【００９７】
第１のドライバ回路６７ａは、グローバルビット線ＧＢＬを介してセンスアンプ領域３２の右側に存在するリファレンスメモリセルにリファレンスデータを書き込むための回路である。
【００９８】
第２のドライバ回路６７ｂは、グローバルビット線／ＧＢＬを介してセンスアンプ領域３２の左側に存在するリファレンスメモリセルにリファレンスデータを書き込むための回路である。
【００９９】
２つのドライバ回路６７ａと６７ｂは、その接続先が異なるのみであるので第１のドライバ回路６７ａに関する説明を行い、第２のドライバ回路６７ｂに関する説明を省略する。
【０１００】
第１のドライバ回路６７ａは、２つのＰチャネル型ＭＯＳトランジスタＰ０２及びＰ０３と、２つのＮチャネル型ＭＯＳトランジスタＮ０２及びＮ０３と、インバータ回路６８と、を含む。
【０１０１】
Ｐチャネル型ＭＯＳトランジスタＰ０２のソースは電源ＶＤＤに接続され、ゲートはアンチヒューズ回路５３の出力信号ＲＦを受け付ける。また、Ｐチャネル型ＭＯＳトランジスタＰ０２のドレインとＰチャネル型ＭＯＳトランジスタＰ０３のソースが接続され、Ｐチャネル型ＭＯＳトランジスタＰ０３のゲートは、インバータ回路６８により反転されたリファレンスデータ書き込み信号ＲＦＷを受け付ける。
【０１０２】
Ｎチャネル型ＭＯＳトランジスタＮ０２のソースは接地され、ゲートはアンチヒューズ回路５３の出力信号ＲＦを受け付ける。また、Ｎチャネル型ＭＯＳトランジスタＮ０２のドレインとＮチャネル型ＭＯＳトランジスタＮ０３のソースが接続され、Ｎチャネル型ＭＯＳトランジスタＮ０３のゲートはリファレンスデータ書き込み信号ＲＦＷを受け付ける。
【０１０３】
Ｐチャネル型ＭＯＳトランジスタＰ０３とＮチャネル型ＭＯＳトランジスタＮ０３のドレインが接続され、接続ノードがグローバルビット線ＧＢＬと接続される。
【０１０４】
＜リファレンスデータの書き込み動作＞
リファレンスメモリセルにリファレンスデータを書き込む際は、リファレンスデータ書き込み信号ＲＦＷがＨレベルに制御される。
【０１０５】
その際、アンチヒューズ回路５３の出力信号ＲＦがＬレベルの場合は、Ｐチャネル型ＭＯＳトランジスタＰ０２及びＰ０３がオンとなり、グローバルビット線ＧＢＬに電源ＶＤＤが供給される。グローバルビット線ＧＢＬの電位が反転駆動され、データ「０」に相当するリファレンスデータがメモリセルに書き込まれる。
【０１０６】
他方、アンチヒューズ回路５３の出力信号ＲＦがＨレベルの場合は、Ｎチャネル型ＭＯＳトランジスタＮ０２及びＮ０３がオンとなり、グローバルビット線ＧＢＬに電源ＶＳＳが供給される。グローバルビット線ＧＢＬの電位が反転駆動され、データ「１」に相当するリファレンスデータがメモリセルに書き込まれる。
【０１０７】
なお、リファレンスデータ書き込み信号ＲＦＷがＬレベルの場合は、Ｐチャネル型ＭＯＳトランジスタＰ０３とＮチャネル型ＭＯＳトランジスタＮ０３が共にオフであるため、グローバルビット線ＧＢＬに書き込みデータは供給されない。
【０１０８】
＜アンチヒューズ回路とリファレンスデータ書き込み回路の動作＞
リファレンスメモリセルにリファレンスデータを書き込む際は、図５に示すセレクタ制御回路４３は、全てのリファレンスビット線をグローバルビット線ＧＢＬ又は／ＧＢＬに接続するようにセレクタ４２を制御する。
【０１０９】
続いて、左側ロウデコーダ４４ａと右側ロウデコーダ４４ｂは、センスアンプ領域３２の左右に存在するメモリマットを延在するワード線を１本ずつ選択する。
【０１１０】
その後、図７に示すリファレンスデータ書き込み信号ＲＦＷが一定期間Ｈレベルに制御されると、アンチヒューズ回路５３の出力信号ＲＦの反転データによりグローバルビット線ＧＢＬ及び／ＧＢＬが駆動され、リファレンスメモリセルにアンチヒューズ回路５３に定められたデータが書き込まれる。
【０１１１】
上記の動作をワード線ごとに繰り返すことで、全てのリファレンスメモリセルに所定のリファレンスデータを書き込むことができる。
【０１１２】
次に、リードライトラッチ回路５２を介したリファレンスデータの書き込みについて説明する。
【０１１３】
図８は、図１に示すセンスアンプ領域３２においてグローバルビット線ＧＢＬ６に接続されたリファレンスメモリセルが記憶するリファレンスデータの変更を説明するための図である。なお、図８において、半導体装置１の製造時におけるテストモード等で、グローバルビット線ＧＢＬ６に接続されるリファレンスメモリセルが記憶するリファレンスデータは初期値から変更した方が、センスマージンが改善するとのテスト結果が得られていることを前提とする。つまり、リファレンス電圧又はリファレンス電流を最適に調整するために一部のリファレンスメモリセルが記憶するリファレンスデータが変更される。
【０１１４】
初めに、入出力線ＩＯ＿０〜ＩＯ＿７を使用する通常の書き込み動作によりリードライトラッチ回路５２にリファレンスデータを反転するアンチヒューズ回路５３の位置情報が書き込まれる。
【０１１５】
図８に示されるリードライトラッチ回路５２−７は、データ「１」が書き込まれ、他のリードライトラッチ回路５２は、データ「０」が書き込まれる。
【０１１６】
各リードライトラッチ回路５２にデータが書き込まれた状態で、アンチヒューズ回路５３をプログラムするようにプログラム制御信号ＰＲＧがＨレベルに制御される。その結果、図８に示す例では、アンチヒューズ回路５３−７にデータ「１」がプログラムされる。
【０１１７】
なお、アンチヒューズ回路５３をプログラムするようにプログラム制御信号ＰＲＧが制御されたとしても、アンチヒューズ回路５３−１〜５３−６及び５３−８に対応する各リードライトラッチ回路５２はデータ「０」を出力するので、これらのアンチヒューズ回路５３が記憶するデータが変更になることはない。
【０１１８】
図９は、アンチヒューズ回路５３からロードしたデータをリファレンスメモリセルに書き込む際の動作を説明するための図である。
【０１１９】
半導体装置１に電源が投入され、又は、対応するコマンドが外部から発行されることでロード信号ＬＤがＨレベルに制御されると、各アンチヒューズ回路５３はアンチヒューズ素子６４の状態をラッチ回路６３に取り込み、出力信号ＲＦに反映する。図９では、アンチヒューズ回路５３−７に対応する出力信号ＲＦ７が初期状態のデータ「０」からデータ「１」に変更となっている。
【０１２０】
出力信号ＲＦ７がデータ「１」となることで、センスアンプ＆書き込み回路５１−７に接続されるリファレンスメモリセルの記憶するリファレンスデータは、初期値のデータ「０」からデータ「１」に変化する。その結果、１つのサブアレイ領域に存在する６４個のリファレンスデータにおけるデータ「０」とデータ「１」の割合は、３２：３２から３１：３３に変化する。
【０１２１】
以上のように、アンチヒューズ素子６４をプログラムすることで、サブアレイ領域に存在する６４個のリファレンスメモリセルにおけるデータ「０」とデータ「１」の割合を任意に変更できる。
【０１２２】
図１０（ａ）は、リファレンス電圧をデータ「０」とデータ「１」からなる１組のリファレンスメモリセルにて生成した場合のリファレンス電圧のばらつき分布を示す。図１０（ｂ）は、リファレンス電圧をデータ「０」とデータ「１」からなる３２組のリファレンスメモリセル（合計６４個のリファレンスメモリセル）にて生成した場合のリファレンス電圧のばらつき分布を示す。リファレンスメモリセルを並列化することにより得られるリファレンス電圧のばらつき低減効果が説明される。
【０１２３】
図１０（ａ）に示すばらつき幅δＶｒｅｆ１を１００％とすると、図１０（ｂ）に示すばらつき幅δＶｒｅｆ２は、δＶｒｅｆ１／√３２（即ち、１８％）に低減される。
【０１２４】
このように、リファレンスメモリセルを並列化することで理論的なばらつき幅が低減されるので、センスマージンを向上させることができる。
【０１２５】
図１１は、図１０においてリファレンスメモリセルのデータ「０」とデータ「１」の割合を変更してリファレンス電位を最適に調整する例を示す図である。
【０１２６】
図１１（ａ）は、１個のサブアレイ領域内（約１Ｍビット）のメモリセル読み出し信号分布に対し、比較的少ない確率でデータ「０」の読み出し信号量が少ない方向に外れたメモリセル（不適合セル）が存在する場合である。
【０１２７】
この場合、リファレンスメモリセルのデータ「０」とデータ「１」の割合が、データ「０」を減らしてデータ「１」を増やす方向に変更される。その結果、リファレンス電位はデータ「１」の読み出し側にシフトされることになり、分布から外れたメモリセルの読み出しマージンが改善される。
【０１２８】
図１１（ｂ）は、１個のサブアレイ領域内のメモリセル読み出し信号分布に対し、比較的少ない確率でデータ「１」の読み出し信号量が少ない方向に外れたメモリセル（不適合メモリセル）が存在する場合である。
【０１２９】
この場合、リファレンスメモリセルのデータ「０」とデータ「１」の割合が、データ「１」を減らしてデータ「０」を増やす方向に変更される。その結果、リファレンス電位はデータ「０」の読み出し側にシフトされることになり、分布から外れたメモリセルの読み出しマージンが改善される。
【０１３０】
特許文献１及び特許文献２が開示する方法には、選択した参照信号をさらに調整するための手段が存在しない。非特許文献１に開示された技術を適用することで、参照電位のばらつきを低減できる。しかし、非特許文献１が開示する技術は、参照電位の絶対値を調整する手段を有しないので、大容量のメモリにおいてセンスマージンを確保するのが困難である。従って、特許文献１、特許文献２及び非特許文献１が開示する技術は、大容量のメモリセルアレイにおいてセンスマージンを確保するのが困難となる問題を有する。
【０１３１】
この点、第１の実施形態に係る半導体装置１は、データ「１」を記憶するリファレンスメモリセルの数とデータ「０」を記憶するリファレンスメモリセルの数を調整することで、参照信号の調整が可能であるので十分なセンスマージンが確保できる。
【０１３２】
特許文献３が開示する方法は、全てのメモリセルの特性を測定する必要がある。そのため、大容量のメモリにおいて、参照メモリセルを選択する時間が増加すると共に、場合によっては最適なセルが存在しない事態が生じる可能性がある。
【０１３３】
この点、第１の実施形態に係る半導体装置１は、全てのメモリセルの特性を測定する必要はなく、予め定められたメモリセルをリファレンスメモリセルとして使用する。そのため、最適なセルが存在しないという事態は生じない。
【０１３４】
非特許文献２が開示する技術は、参照電位の出力経路に抵抗素子を必要とする。そのため、参照電位の温度特性がメモリセルの温度特性と異なることでセンスマージンが低下する。
【０１３５】
この点、第１の実施形態に係る半導体装置１は、参照電位の出力経路に抵抗素子を要しないので、参照電位とメモリセルの温度特性が相違せずセンスマージンが低下することがない。
【０１３６】
非特許文献３が開示する技術は、参照メモリセルの構成がメモリセルの構成と異なるため、プロセス変動をキャンセルできないという問題を有する。
【０１３７】
この点、第１の実施形態に係る半導体装置１では、通常メモリセルとリファレンスメモリセルの構成は同一のためプロセス変動が問題となることはない。
【０１３８】
第１の実施形態に係る半導体装置１によれば、１Ｇビット以上の大容量メモリセルアレイを１Ｍビット程度のサブアレイに区分する。半導体装置１の各サブアレイは、ユーザデータを記憶する通常セルと、当該通常セルと同じ構成の持つ複数のリファレンスメモリセルと、含む。半導体装置１は、通常セルとリファレンスセルを混在させることで、プロセス変動をキャンセルしつつ参照信号のばらつきを低減する。
【０１３９】
第１の実施形態に係る半導体装置１によれば、リファレンスメモリセルが記憶するデータ「１」とデータ「０」の個数の割合の変更が可能となる。その結果、半導体装置１は、サブアレイごとに参照信号を最適に制御することで抵抗変化型メモリのセンスマージンを向上させる。
【０１４０】
第１の実施形態に係る半導体装置によれば、不揮発性メモリの半導体装置における参照電位の調整及び冗長置換等の様々な用途に関して、ヒューズ回路が、ビット線毎に設けたデータ保持回路に関連付けられる等、最適化される。第１及び第２不揮発性メモリセルをリファレンスメモリセルとし、第１及び第２ヒューズ回路にこれらのリファレンスメモリセルが保持すべきデータを設定する。また、第１及び第２ヒューズ回路が保持するデータを第１及び第２回路を用いて任意に変更可能とすることで、リファレンスデータ（具体的には、データ「１」及びデータ「０」）を保持するリファレンスメモリセルの個数を調整できるので、半導体装置のセンスマージンを向上させることができる。
【０１４１】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して説明する。
【０１４２】
第１の実施形態に係る半導体装置１が、ＳＴＴ−ＲＡＭ等の不揮発性メモリである場合には、リフレッシュ動作は不要である。そのため、ページサイズを縮小してランダムアクセス時の消費電力を低減することが検討されている。
【０１４３】
また、ＳＴＴ−ＲＡＭ等の不揮発性メモリにおけるアクセス仕様に関して、例えば、６４ＭビットのＳＴＴ−ＲＡＭにおいてＤＤＲ３−ＳＤＲＡＭ（Double-Data-Rate 3 Synchronous Dynamic Random Access Memory）との互換仕様の製品化が進められている。
【０１４４】
例えば、ページサイズが６４バイト（５１２ビット）の場合、８ビット構成でバースト長８の上記ＤＤＲ３−ＳＤＲＡＭとの互換仕様を実現するため、５１２ビット中６４ビットに同時にアクセスする必要がある。
【０１４５】
アクセス時の消費電力の増加を抑制するため、１ページを１ワード線長内で構成する場合のカラム救済を考える。この場合、通常行われる冗長カラム選択線方式を採用しようとすれば、１本の冗長カラム選択線で６４台のセンスアンプを置換することになり、冗長ビット線の本数が大幅に増加する問題がある。
【０１４６】
あるいは、冗長ビット線の本数増加を抑制するために、シフト冗長方式を採用すると、最小でも５１２台のヒューズ回路をセンスアンプ列ごとに隣接させて配置する必要がある。その際、配線の制約を考慮すると、レーザ溶断型ヒューズではなく電気的にプログラム可能なアンチヒューズ等が必要となる。しかし、アンチヒューズを使用する場合に、５１２台のアンチヒューズから１台を選択するには５１２本の選択線が必要になる。そのため、配線領域の逼迫やチップ面積の増大といった別の問題が生じる。
【０１４７】
図１２は、図４に示すバンク２００の構成の一例を示す図である。
【０１４８】
なお、第２の実施形態に係る半導体装置１ａと第１の実施形態に係る半導体装置１は、その全体構成やメモリセルアレイ２の構成に関しては相違する点はないので、半導体装置１ａに関する図２〜図４の説明は省略する。さらに、各図面における同一構成要素に、同一の符号を表し、その説明を省略する。
【０１４９】
図１２では、最下部と最上部のセンスアンプに関連する構成の詳細を示している。図１２に示すセンスアンプ領域３２ａは、５１３台のセンスアンプ（ＳＡ；Sense Amplifier）と、５１２台のリードライトラッチ回路と、５１２台のアンチヒューズ回路と、を含む。
【０１５０】
センスアンプ領域３２ａに５１３台のセンスアンプに対応して５１３本のグローバルビット線ＧＢＬ０〜ＧＢＬ５１２が接続される。なお、５１３台のセンスアンプのうち１台のセンスアンプは、リードライトラッチ回路等に接続されない冗長センスアンプである。同様に、５１３本のグローバルビット線ＧＢＬのうち１本のグローバルビット線ＧＢＬは、リードライトラッチ回路等に接続されない冗長グローバルビット線である。
【０１５１】
カラムデコーダ２２ａは、カラムアドレスＹ５〜Ｙ３をデコードし、８本のカラム選択線ＹＳ０〜ＹＳ７のうちの１本を駆動する。
【０１５２】
センスアンプ領域３２ａは５１３台のセンスアンプを含むため、カラムデコーダ２２ａは、５１３台のセンスアンプから冗長用又は救済により置換された不良のセンスアンプを除いた５１２台のセンスアンプに対応する５１２台のリードライトラッチ回路から６４台を選択し、６４本の入出力線ＩＯに接続する。
【０１５３】
図１３は、センスアンプ領域３２ａの内部構成の一例を示す図である。
【０１５４】
図１３では、５１３台のセンスアンプのうち９台のセンスアンプと対応する周辺回路の一例を示している。なお、センスアンプにグローバルビット線ＧＢＬだけでなく、グローバルビット線／ＧＢＬが接続されるが、図５と同様に図示を省略している。
【０１５５】
センスアンプ領域３２ａは、センスアンプ（ＳＡ）７１と、リードライトラッチ回路（ＲＷＬＴ）７２と、アンチヒューズ回路（ＡＦ）７３と、論理積回路７４と、スイッチ列７５と、を含む。
【０１５６】
リードライトラッチ回路７２及びアンチヒューズ回路７３に関しては、第１の実施形態にて説明した内容と相違しないので説明を省略する。但し、第２の実施形態にて用いられるアンチヒューズ回路７３は全て初期値がデータ「１」に設定された回路である。つまり、アンチヒューズ回路７３は図６に示すアンチヒューズ回路５３ａと等しい回路である。また、センスアンプ７１は、第１の実施形態にて説明したセンスアンプ＆書き込みドライバ５１のセンスアンプに相当する。
【０１５７】
論理積回路７４は、一方の入力端子にてアンチヒューズ回路７３の出力信号を受け付け、他方の入力端子にて隣接する論理積回路７４の一方の出力信号を受け付ける。例えば、論理積回路７４−２は、アンチヒューズ回路７３−２の出力信号と、論理積回路７４−１の出力信号を受け付ける。なお、最下部に位置する論理積回路７４−１に関しては他方の入力端子にて電圧ＶＤＤを受け付ける。
【０１５８】
論理積回路７４の出力端子は、スイッチ列７５に接続される。
【０１５９】
スイッチ列７５は、複数のスイッチを含む。各スイッチは、リードライトラッチ回路７２の出力信号を、論理積回路７４の出力信号に応じて２つのセンスアンプ７１に選択的に供給するように構成されている。例えば、論理積回路７４−１の出力信号がＨレベルであれば、リードライトラッチ回路７２−１の出力端子はセンスアンプ７１−１に接続される。
【０１６０】
他方、論理積回路７４−１の出力信号がＬレベルであれば、リードライトラッチ回路７２−１の出力端子はセンスアンプ７１−２に接続される。
【０１６１】
また、論理積回路７４のいずれかで、その出力信号がＬレベルになると、当該Ｌレベルを出力する論理積回路７４以降の論理積回路７４の出力信号はＬレベルとなる。
【０１６２】
初期状態では、アンチヒューズ回路７３の出力信号は全てＨレベルであるため、スイッチ列７５に含まれる各スイッチは、リードライトラッチ回路７２の出力信号を下側のセンスアンプ７１に供給する。従って、図１３には図示しない最上部のセンスアンプ７１−５１２とグローバルビット線ＧＢＬ５１２は使用されない冗長センスアンプ及び冗長グローバルビット線となる。
【０１６３】
図１４及び図１５は、センスアンプ等の冗長置換を説明するための図である。
【０１６４】
図１３に示すグローバルビット線ＧＢＬ５又はセンスアンプ７１−６が不良となった場合の冗長救済について説明する。
【０１６５】
グローバルビット線ＧＢＬ５又はセンスアンプ７１−６が不良であると判明すると、通常の書き込み動作にてリードライトラッチ回路７２に冗長救済を行うアンチヒューズ回路７３の位置情報が書き込まれる。
【０１６６】
図１４では、リードライトラッチ回路７２−６に限りデータ「１」が書き込まれ、他のリードライトラッチ回路７２にはデータ「０」が書き込まれる。その結果、アンチヒューズ回路７３−６にＨレベルの信号が供給されるが、他のアンチヒューズ回路７３にＬレベルの信号が供給される。
【０１６７】
プログラム期間中にプログラム制御信号ＰＲＧがＨレベルに制御されると、アンチヒューズ回路７３−６のみがデータ「０」を記憶するようにプログラムされる。
【０１６８】
図１４に示すようにプログラムされた状態にて、半導体装置１ａに電源が投入され、又は、対応するコマンドが発行されたことに対応して、ロード信号ＬＤがＨレベルに制御されると、各アンチヒューズ回路７３はアンチヒューズ素子６４の状態をラッチ回路６３に取り込む。
【０１６９】
図１５では、アンチヒューズ回路７３−６だけがデータ「０」を記憶するようにプログラムされているため、アンチヒューズ回路７３−６の出力信号はＬレベルとなる。その結果、論理積回路７４−６以降の論理積回路７４はＬレベルの信号を出力する。
【０１７０】
リードライトラッチ回路７２−６に対応するスイッチ以降のスイッチは上側のセンスアンプ７１を選択するように切り替わる。リードライトラッチ回路７２−６はセンスアンプ７１−７に接続され、図示しないリードライトラッチ回路７２−５１２はセンスアンプ７１−５１３とグローバルビット線ＧＢＬ５１２に接続される。即ち、不良のセンスアンプ７１−６又はグローバルビット線ＧＢＬ５は不使用の状態となり、冗長置換が完成する。
【０１７１】
第２の実施形態に係る半導体装置１ａは、カラム冗長置換を行うために電気的にプログラム可能なヒューズ素子（例えば、アンチヒューズ素子等）を用いる。その際、シフト救済方式にて冗長置換するセンスアンプ等の位置情報を、センスアンプに付随するリードライトラッチ回路７２を用いてアンチヒューズ回路７３にプログラムする。その結果、多数のアンチヒューズ回路から１台を選択するために必要となる多数の選択線が不要となり、配線領域の逼迫やチップ面積の増大を防止できる。
【０１７２】
第２の実施形態に係る半導体装置１ａによれば、試験等で検知された不良情報に基づいて、冗長置換となる。その結果、半導体装置１は、抵抗変化型メモリが記憶するデータの信頼性を向上させる。
【０１７３】
第２の実施形態に係る半導体装置１ａによれば、不揮発性メモリの半導体装置における参照電位の調整及び冗長置換等の様々な用途に関して、ヒューズ回路が、ビット線毎に設けたデータ保持回路に関連付けられる等、最適化される。
【０１７４】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１７５】
１、１ａ  半導体装置
２、２ａ〜２ｈ  メモリセルアレイ
１１  クロック発生回路
１２  コマンドデコーダ
１３  チップ制御回路
１４  モードレジスタ
１５  ブロック制御回路
１６  リードライトアンプ
１７  パラレルシリアル変換回路
１８  データ入出力バッファ
１９  カラムアドレスバッファ
２０  ロウアドレスバッファ
２１  バンクアドレスバッファ
２２、２２ａ  カラムデコーダ
２３  ロウデコーダ
２４  メインアンプ群
３１、３１ａ  メインアンプ列
３２、３２ａ  センスアンプ領域
３３  サブワードドライバ
４１、４１−１ａ〜４１−５１２ｂ  メモリマット
４２、４２−１ａ〜４２−５１２ｂ  セレクタ
４３、４３ａ、４３ｂ  セレクタ制御回路
４４ａ  左側ロウデコーダ
４４ｂ  右側ロウデコーダ
５１、５１−１〜５１−８  センスアンプ＆書き込みドライバ
５２、５２−１〜５２−８、７２、７２−１〜７２−８  リードライトラッチ回路
５３、５３−１〜５３−８、５３ａ、５３ｂ、７３、７３−１〜７３−８  アンチヒューズ回路
６１  否定論理積回路
６２  レベルシフト回路
６３  ラッチ回路
６４  アンチヒューズ素子
６５、６８  インバータ回路
６６  リファレンスデータ書き込み回路
６７ａ、６７ｂ  ドライバ回路
７１、７１−１〜７１−８  センスアンプ
７４、７４−１〜７４−８  論理積回路
７５  スイッチ列
１００、１０１  バンク領域
２００  バンク
３００  サブアレイ領域
Ｎ０１〜Ｎ０３  Ｎチャネル型ＭＯＳトランジスタ
Ｐ０１〜Ｐ０３  Ｐチャネル型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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