(57)【要約】【課題】  銅ピラーによってＰｏＰメモリユニットを電気的に接続するような３Ｄスタック型メモリデバイスを提供する。【解決手段】  銅ピラーによってパッケージユニットを電気的に接続するような３Ｄスタック型メモリデバイスが、開示される。スタック型パッケージオンパッケージ・メモリデバイスは、ベース基板上に配置された論理処理チップを有するベースチップパッケージユニットと、このベースチップパッケージユニットを覆うメモリチップのスタックとを有する。メモリチップのスタックは、パッケージ化されたメモリユニットのスタックを含む。パッケージ化された各メモリユニットは、ＩＣ基板上のメモリチップを含む。銅ピラーが、ＩＣ基板の裏面側に配置されており、ベース基板に電気的に接続されている。【選択図】図１
2016032099.tif 000002
【特許請求の範囲】
【請求項１】
スタック型ＩＣパッケージであって、当該スタック型ＩＣパッケージは：
第１の基板と；
第１の基板の上部に構成された第１上部回路と；
第１の基板の上部に構成されており且つ第１上部回路に電気的に結合される第１の複数の上部銅ピラーと；を備える、
スタック型ＩＣパッケージ。
【請求項２】
第２の基板と；
第２の基板の底部に構成された第２底部回路と；
第２の基板の底部に構成されており且つ第２底部回路に電気的に結合される第２の複数の底部銅ピラーと；をさらに備えており、
第２の基板は、第１の基板の上部に積み重ねられており、
第２の複数の底部銅ピラーはそれぞれ、第１の複数の上部銅ピラーのうちの対応する１つに電気的に及び物理的に結合される、
請求項１に記載のスタック型ＩＣパッケージ。
【請求項３】
第２の基板の上部に構成された第２上部回路と；
第２の基板の上部に構成されており且つ第２上部回路に電気的に結合される第２の複数の上部銅ピラーと；をさらに備える、
請求項２に記載のスタック型ＩＣパッケージ。
【請求項４】
第１の基板の上部に構成された第１チップと；
第２の基板の上部に構成された第２チップと；さらに備えており、
第１チップ及び第２チップの一方が、メモリチップであり、
第１チップ及び第２チップの他方が、前記メモリチップを制御するように構成された制御チップである、
請求項３に記載のスタック型ＩＣパッケージ。
【請求項５】
第１チップは、第１の基板と第２の基板との間に配置される、
請求項４に記載のスタック型ＩＣパッケージ。
【請求項６】
第３の基板と；
第３の基板の底部に構成された第３底部回路と；
第３の基板の底部に構成されており且つ第３の底部回路に電気的に結合された第３の複数の底部銅ピラーと；をさらに備えており、
第３の基板は、第２の基板の上部に積み重ねられており、
第３の複数の底部銅ピラーのそれぞれは、第２の複数の上部銅ピラーのうちの対応する１つに電気的及び物理的に結合される、
請求項３に記載のスタック型ＩＣパッケージ。
【請求項７】
第１の基板の上部に構成された第１チップと；
第２の基板の上部に構成された第２チップと；
第３の基板の上部に構成された第３チップと；をさらに備えており、
第１チップ、第２チップ及び第３チップの少なくとも１つは、メモリチップであり、
第１チップ、第２チップ及び第３チップの別の１つは、前記メモリチップを制御する制御チップである、
請求項６に記載のスタック型ＩＣパッケージ。
【請求項８】
第３チップ及び第２チップは、メモリチップであり、
第１チップは、前記メモリチップを制御するように構成された制御チップである、
請求項７に記載のスタック型ＩＣパッケージ。
【請求項９】
第１チップは、第１の基板と第２の基板との間に配置されており、
第２チップは、第２の基板と第３の基板との間に配置されている、
請求項７に記載のスタック型ＩＣパッケージ。
【請求項１０】
メモリモジュール・パッケージであって、当該メモリモジュール・パッケージは：
第１の基板と；
第１の基板の上部に構成された第１上部回路と；
第１の基板の上部に構成されており且つ第１上部回路に電気的に結合される第１の複数の上部銅ピラーと；
第１の基板の上部に構成されており且つ第１上部回路に電気的に結合される制御チップと；
第２の基板と；
第２の基板の底部に構成された第２底部回路と；
第２の基板の底部に構成されており且つ第２底部回路に電気的に結合される第２の複数の底部銅ピラーと；
第２の基板の上部に構成された第１のメモリチップと；を備えており、
第２の基板は、第１の基板の上に積み重ねられており、
第２の複数の底部銅ピラーはそれぞれ、第１の複数の上部銅ピラーのうちの対応する１つに電気的及び物理的に結合される、
メモリモジュール・パッケージ。
【請求項１１】
第２の基板の上部に構成されており且つ第１のメモリチップに電気的に結合される第２の上部回路と；
第２の基板の上部に構成されており且つ第２上部回路に電気的に結合される第２の複数の上部銅ピラーと；
第３の基板と；
第３の基板の底部に構成された第３底部回路と；
第３の基板の底部に構成されており且つ第３底部回路に電気的に結合される第３の複数の底部銅ピラーと；をさらに備えており、
第３の基板は、第２の基板の上部に積み重ねられており、
第３の複数の底部銅ピラーはそれぞれ、第２の複数の上部銅ピラーのうちの対応する１つに電気的に及び物理的に結合される、
請求項１０に記載のメモリモジュール・パッケージ。
【請求項１２】
第３の基板の上部に構成された第２のメモリチップをさらに備える、
請求項１１に記載のメモリモジュール・パッケージ。
【請求項１３】
前記制御チップは、第１の基板と第２の基板との間に配置されており、
第１のメモリチップは、第２の基板と第３の基板との間に配置されている、
請求項１２に記載のメモリモジュール・パッケージ。
【請求項１４】
第２底部回路は、第２の基板の第１めっき貫通孔により第２上部回路に電気的に結合されており、
第３底部回路は、第３の基板の第２めっき貫通孔により第２のメモリチップに電気的に結合される、
請求項１３に記載のメモリモジュール・パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１４年７月２９日に出願された米国特許出願第１４／４４５，５７４号の一部継続出願であり、この文献の開示の全体が、本明細書に参照として組み込まれる。
【０００２】
本発明は、３次元（３Ｄ）スタック型メモリデバイスに関し、より詳細には、銅ピラーによってそのパッケージユニットを電気的に相互接続するような３Ｄスタック型パッケージオンパッケージ(package-on-package)・メモリデバイスに関する。
【背景技術】
【０００３】
論理デバイスにメモリスタックを加えるような３次元パッケージオンパッケージ（ＰｏＰ）技術は、論理デバイスやメモリコントローラと、高い静電容量や複合メモリデバイスを含むメモリパッケージのスタックとを垂直方向に組み合わせるような集積回路パッケージを含む。メモリパッケージのスタックは、２つ以上のパッケージを含んでおり、これらパッケージは、それらパッケージの間で信号を送るためにシリコン貫通ビア（ＴＳＶ）を用いる垂直方向(direct vertical)チップ接続で互いの上部に設置される。この垂直方向チップ接続によって、携帯電話や、パーソナルデジタルアシスタント（ＰＤＡ）、及びデジタルカメラ等の携帯機器のより高い性能と部品密集度が可能になる。
【０００４】
一般的に、３Ｄ  ＤＲＡＭパッケージのコストは、高価なＴＳＶスタック技術を使用することによって増加する。垂直方向ビアをシリコンウェハで利用するＴＳＶ技術は、それぞれのチップを相互接続するために使用されている。シリコン貫通ビアを使用することによって、実質的に相互接続配線長が短くなり、電気的性能が改善され、メモリデバイスによる消費電力の低減がもたらされる。
【０００５】
あるいはまた、銅ピラー相互接続配線を用いる３Ｄメモリスタックは、銅ピラーの上部に鉛フリーはんだキャップをめっき処理するようなはんだバンプを使用する。銅ピラー相互接続を用いる３Ｄスタックを開発する要件、具体的には、高いＩ／Ｏ密集度、低い生産コスト、小面積のパッケージを必要とするような多くのハイエンドデバイスでのワイヤボンディングを置き換えることによって、新たなパッケージ技術がもたらされる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
１つ又は複数の目的を達成するために、銅ピラーによってＰｏＰメモリユニットを電気的に接続するような３Ｄスタック型メモリデバイスが提供される。銅ピラービアを用いることによって、高性能、高Ｉ／Ｏ密集度、低い製造コスト、小面積パッケージを実現することができる。
【課題を解決するための手段】
【０００７】
一態様によれば、スタック型パッケージオンパッケージ・メモリデバイスは、ベース基板上に配置された論理処理チップを有するベースチップパッケージユニットと、このベースチップパッケージユニットを覆う少なくとも１つのスタック型メモリパッケージユニットとを含む。少なくとも１つのスタック型メモリパッケージユニットは、ＩＣ基板上にメモリチップを含む。銅ピラーは、ＩＣ基板の裏面側に配置されており、且つベース基板に電気的に接続されている。
【０００８】
いくつかの実施形態では、メモリチップは、ＤＲＡＭチップ、モバイル装置用ＤＲＡＭチップ、低電力ＤＤＲ（ＬＰＤＤＲ）チップ、高帯域幅メモリ（ＨＢＭ）チップ、ハイブリッドメモリキューブ（ＨＭＣ）チップ、及びワイドＩ／Ｏ２チップ等を含む。さらに、誘電体の上部において、銅トレース又はパッドが、ベース基板上の誘電体層内に完全に又は部分的に埋め込まれる。銅トレース又はパッドは、構造体の組立中に保護するために処理された表面を有する。
【０００９】
別の態様によれば、スタック型パッケージオンパッケージ・メモリデバイスは、ベース基板上に配置された論理処理チップを有するベースチップパッケージユニットと、このベースチップユニットを覆うメモリチップのスタックとを含む。メモリチップのスタックは、パッケージ化されたメモリユニットのスタックを有しており、各パッケージ化されたメモリユニットは、ＩＣ基板上にメモリチップを含む。銅ピラーは、ＩＣ基板の裏面側に配置されており、且つベース基板に電気的に接続されている。
【００１０】
別の態様によれば、スタック型パッケージオンパッケージ・メモリデバイスは、内部に貫通ビア及び相互接続配線を含むメイン回路基板と、このメイン回路基板上に配置された論理処理チップと、メイン回路基板上で論理処理チップと並んで(side-by-side) 配置されたメモリチップのスタックとを有しており、メモリチップのスタックは、パッケージ化されたメモリユニットのスタックを含んでいる。パッケージ化された各メモリユニットは、ＩＣ基板上にメモリチップを有しており、銅ピラーは、ＩＣ基板の裏面側に配置されており、且つベース基板に電気的に接続されている。
【００１１】
上述した態様とこれらに付随する多くの利点は、添付の図面と一緒に考慮するときに、以下の詳細な説明を参照することによってより良く理解される際に、より容易に認識されるであろう。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態によるパッケージオンパッケージ・メモリデバイスのメモリチップパッケージの側面図である。
【図２】銅ピラーによってパッケージユニットを電気的に接続するようなスタック型パッケージオンパッケージ・メモリデバイスの実施形態の模式図である。
【図３Ａ】本発明によるＢＯＬ（bond-on-lead）相互接続配線を実装する代替実施形態の模式図である。
【図３Ｂ】本発明によるＢＯＬ（bond-on-lead）相互接続配線を実装する代替実施形態の模式図である。
【図４Ａ】本発明の実施形態によるスタック型メモリデバイスの模式図である。
【図４Ｂ】本発明の実施形態によるスタック型メモリデバイスの模式図である。
【図５】銅ピラーによってパッケージユニットを電気的に接続するようなスタック型パッケージオンパッケージ・メモリデバイスの別の実施形態の模式図である。
【図６】本発明の実施形態によるＩＣ基板上に形成された銅ピラーの製造を示す図である。
【図７】本発明の実施形態によるＩＣ基板上に形成された銅ピラーの製造を示す図である。
【図８】本発明の実施形態によるＩＣ基板上に形成された銅ピラーの製造を示す図である。
【図９】本発明の実施形態によるＩＣ基板上に形成された銅ピラーの製造を示す図である。
【図１０】本発明の実施形態によるＩＣ基板上に形成された銅ピラーの製造を示す図である。
【図１１】本発明の実施形態によるＩＣ基板上に形成された銅ピラーの製造を示す図である。
【図１２】本発明の実施形態によるＩＣ基板上に形成された銅ピラーの製造を示す図である。
【図１３】本発明の実施形態によるＩＣ基板上に形成された銅ピラーの製造を示す図である。
【図１４】本発明のいくつかの実施形態によるＩＣ基板の底部に形成された銅ピラーを示す図である。
【図１５】本発明のいくつかの実施形態による上部で互いに積み重ねられた２つのＩＣ基板を示す図である。
【発明を実施するための形態】
【００１３】
本発明の提示される好ましい実施形態についての参照を、ここで詳細に行う。これら実施形態の例は、添付の図面に示されている。可能な限り、同じ参照符号が、同じ又は同様の部品を参照するために図面及び明細書において使用される。図面において、実施形態の形状及び厚さは、明確性及び利便性のために誇張されることがある。この詳細な説明は、本発明の実施形態による装置の一部を形成する要素、又は本発明の実施形態による装置とより直接的に協働する要素を特に対象としている。図面に示された特徴は、必ずしも一定の縮尺で描かれていないことに留意すべきであり、同様の参照符号は、同一又は同様の要素を表す。以下の説明においてデバイス、要素、及び方法は、本発明の実施形態を説明するために構成されており、限定的な意味に解釈すべきではない。
【００１４】
３Ｄスタック型メモリパッケージは、他方の上部に一方を積み重ねるように独立した論理デバイスとメモリパッケージユニットとを組み合わせるような非常に低プロファイルのパッケージを含む。単一のＰｏＰメモリデバイスから銅ピラー相互接続を使用する３Ｄメモリスタックへ切替ることによって、高いＩ／Ｏ密集度、低い製造コスト、パッケージサイズと消費電力との両方の低減が可能になる。本発明の実施形態は、銅ピラーによってパッケージオンパッケージ・デバイスユニットを電気的に相互接続するような３次元スタック型パッケージオンパッケージ・メモリデバイスを開示する。
【００１５】
図１には、本発明の実施形態によるパッケージオンパッケージ・メモリデバイスのメモリチップパッケージの斜視図が示されている。図１を参照すると、メモリチップのパッケージユニット１００は、ＩＣ基板１２０を覆うように配置されたメモリチップ１４０を含む。銅ピラー１２５が、ＩＣ基板の裏面側に配置されており、且つベース基板に電気的に接続される。銅ピラーの重要な機能及び物理的特性は、高品質の、信頼性の高いバンプ構造を確保するために検討される。銅ピラーの１００μｍ以下のファインピッチで、ダイの基板への正確な配置が、高い製造歩留まりのために考慮されることが有益である。
【００１６】
例示的な実施形態が、低電力モバイルＤＲＡＭチップに関連して説明されるが、メモリチップ１４０の特徴は、ＤＤＲチップや、高帯域幅メモリ（ＨＢＭ）チップ、ハイブリッドメモリキューブ（ＨＭＣ）チップ、及びワイドＩ／Ｏメモリチップ等の、他のメモリチップにも適用できる。いくつかの実施形態では、ＩＣ基板やＩＣパッケージは、メモリチップに限らず、他のタイプのＩＣやチップにも適用可能である。
【００１７】
銅トレース又はパッドをＩＣ基板１２０上に接合するようなメモリチップ１４０の銅バンプを含む電気的相互接続素子１４５が、メモリチップ１４０とＩＣ基板１２０との間に介挿されている。銅トレース又はパッドは、ベース基板上の誘電体層内に完全に又は部分的に埋め込まれている。銅トレース又はパッドは、構造体の組立中に保護するために処理された表面を有する。あるいはまた、銅トレース又は銅パッドは、ＩＣ基板の外部に突起している。
【００１８】
メモリチップのパッケージユニット１００の高さをさらに低減するために、メモリチップは、研削や研磨にさらにより薄くすることができる。モールドカプセル１５０は、薄いダイと金型キャップが形成されるように、メモリチップ１４０上に実装することができる。一実施形態では、銅が充填されたモールド貫通ビア（図示せず）を、電気的接続部として交互に形成することができる。
【００１９】
図２には、銅ピラーによってパッケージユニットを電気的に接続するようなスタック型パッケージオンパッケージ・メモリデバイスの一実施形態の模式図が示されている。本発明の一実施形態によれば、ＢＧＡパッケージに銅ピラー及び論理デバイスを含むスタック型ＤＲＡＭの垂直方向の統合を、成功裏に実現することができる。スタック型パッケージオンパッケージ・メモリデバイス１０は、ベース基板２２０上に配置された論理処理チップ２１０を含むベースチップパッケージユニット２００と、このベースチップパッケージユニット２００を覆うように積み重ねられた少なくとも１つのメモリチップのパッケージユニット１００ａ〜１００ｃとを有する。銅ピラー２３０が、ＩＣ基板の裏面側に配置されており、且つベース基板２２０に電気的に接続されている。論理処理チップは、好ましくは、アプリケーションプロセッサとメモリ制御ユニットとを含む。
【００２０】
ベースチップパッケージユニット２００は、論理処理チップ２１０をマウントするためにベース基板２２０の上面に、はんだボール２１５のアレイ、又はＣ４（崩壊制御チップ接続部;controlled collapse chip
connection）ボール等の他の相互接続の配置、又は図３Ａ〜３Ｂに関連して説明される相互接続構造を含む。ベースチップパッケージユニット２００は、ベース基板２２０の底面にはんだボール２２５のアレイをさらに含む。追加の特徴について、ここでは述べないが、この追加の特徴によって、スタック型パッケージオンパッケージ・メモリデバイス１０が完成する。
【００２１】
本発明の実施形態によれば、銅相互接続配線には、少なくとも２種類の配線が存在する。一方の銅相互接続配線は、ＩＣ基板の相互接続配線へのメモリチップである。銅トレース又はパッドをＩＣ基板１２０上で接合するようなメモリチップ１４０の銅バンプを含む電気的相互接続素子１４５が、メモリチップ１４０とＩＣ基板１２０との間に介挿されている。銅トレース又はパッドは、ベース基板２２０上の誘電体層内に完全に又は部分的に埋め込まれている。銅トレース又はパッドは、構造体の組立中に保護するために処理された表面を有する。あるいはまた、銅トレース又は銅パッドは、ＩＣ基板の外部に突起している。他の銅相互接続配線は、パッケージ相互接続配線へのパッケージである。銅ピラー１２５は、ＩＣ基板１２０の裏面側に配置されており、且つ他方のパッケージユニットのＩＣ基板又はベース基板に電気的に接続されている。
【００２２】
Ｉ／Ｏパッドの位置が、スタック型メモリパッケージングについて検討される。例えば、低電力モバイルＤＲＡＭ用のＩ／Ｏパッドの配置は、他のＤＲＡＭチップ用のＩ／Ｏパッドの配置と異なっている。低電力モバイルＤＲＡＭ用のＩ／Ｏパッドは、メモリチップの周辺両端部において、各行ごと(line-by-line)のアーキテクチャとして分布している。いくつかの実施形態において、ＢＯＬ（bond on lead）相互接続をモバイルＤＲＡＭのパッケージアーキテクチャにおいて実現することは好ましいであろう。狭パッドやトレースに対してバンプの取付けを含むＢＯＬの相互接続によって、効果的なファインピッチが可能になる。
【００２３】
図３Ａ及び図３Ｂには、図２の領域３の拡大図が示されており、本発明によるＢＯＬ(bond on lead)相互接続を実現する代替的な実施形態の模式図が示されている。電気的相互接続部は、メモリチップ３４０の銅バンプ３４６をＩＣ基板３２０上の銅トレース又はパッド３４２に接合するようなはんだ３４４を含んでおり、この電気的相互接続部は、メモリチップ３４０とＩＣ基板３２０との間に介挿されている。一実施形態では、銅トレース又はパッド３４２は、図３Ａに示されるように、ベース基板上の誘電体層内に完全に又は部分的に埋め込まれている。銅トレース又はパッドは、構造体の組立中に保護するための処理された表面を有する。あるいはまた、銅トレース又は銅パッドは、図３Ｂに示されるように、ＩＣ基板の外部に突起している。モールドカプセル３５０が、メモリチップ３４０とＩＣ基板３２０との間に形成される。
【００２４】
本発明の実施形態によれば、マルチレベル・パッケージオンパッケージ（ＰｏＰ）アセンブリを含む３Ｄスタック型メモリデバイスが提供される。３Ｄスタック型メモリデバイスは、ベース基板上に配置された論理処理チップ（又は、メモリ制御チップ）を有するベースチップパッケージユニットと、このベースチップパッケージユニットを覆うメモリチップのスタックとを含む。メモリチップのスタックは、パッケージ化されたメモリユニットのスタックを含んでおり、各パッケージ化されたメモリユニットは、ＩＣ基板上にメモリチップを有する。銅ピラーは、ＩＣ基板の裏面側に配置されており、且つベース基板に電気的に接続されている。
【００２５】
図４Ａ及び図４Ｂには、本発明の実施形態による２つのスタック型メモリデバイスが示されている。図４Ａでは、３Ｄスタック型メモリデバイス４０Ａは、互いに上部に配置されたような垂直方向に積み重ねられた複数のメモリパッケージ、「メモリ」１〜４を有する。３Ｄスタック型メモリデバイス４０Ａは、メモリ制御チップ又は処理アプリケーションチップ等の他の論理デバイスと一緒にさらにパッケージングすることができる。図４Ｂでは、３次元スタック型メモリデバイス４０Ｂは、互いに上部に配置されたような垂直方向に積み重ねられたメモリパッケージ、「メモリ」１〜３のセットと一緒にパッケージングされる論理デバイスのメモリコントローラ／アプリケーションを含むことができる。
【００２６】
図５には、銅ピラーがパッケージユニットに電気的に接続されるようなスタック型パッケージオンパッケージ・メモリデバイスの別の実施形態の模式図が示されている。図５を参照すると、スタック型パッケージオンパッケージ・メモリデバイス２０は、内部に貫通ビア４１２及び相互接続配線を有するメイン回路基板４１０を含む。基板４２２上に論理処理チップ４２５を含むようなチップスケールパッケージ４２０が、メイン回路基板４１０上に配置される。メモリチップのスタック４５０が、メイン回路基板４１０上の論理処理パッケージ４２０と並んで配置されており、ここでメモリチップのスタックは、パッケージ化されたメモリユニット４５５ａ〜４５５ｃのスタックを含んでおり、各パッケージ化されたメモリユニットは、ＩＣ基板上にメモリチップを有する。銅ピラーは、図１、図２、図３Ａ、図３Ｂの１つ以上に関連して説明したように、ＩＣ基板の裏面側に配置されており、且つベース基板に電気的に接続されている。論理処理チップ４２５は、好ましくは、アプリケーションプロセッサとメモリ制御ユニットとを含む。
【００２７】
メイン回路基板４１０は、ベース基板の底面にはんだボールのアレイをさらに含む。ここで追加の特徴について言及しないが、この追加の特徴によって、スタック型パッケージオンパッケージ・メモリデバイス２０が完成する。
【００２８】
本発明の実施形態は、銅ピラーの重要な機能及び物理的特性を注意深く監視及び制御することによって、高品質の、信頼性の高いバンプ構造が実現可能であるという点で有利である。信号が、銅ピラー相互接続配線を通って上方及び下方に進むことができる。銅ピラーのスタック型ＰｏＰメモリデバイスによって、より密集度の高いＩ／Ｏパッドのアーキテクチャが可能になる。略１０００以上の数のＩ／Ｏパッドを、１つ以上の実施形態で容易に実現することができる。他の３ＤメモリスタックとＴＳＶ接続とを比較すると、製造コストが、１つ以上の実施形態で明らかに低減させることができる。
【００２９】
図６〜図１３には、本発明の１つ又は複数の実施形態によるＩＣ基板上に形成された銅ピラーの製造方法が示されている。基板上にマウントされたチップ又は複数のチップは、図面では省略されている。
【００３０】
図６には、ＩＣ基板の構造が示されている。
ＩＣ基板１２０は、コアシート５０を有する。プリプレグや味の素ビルドアップフィルム（ＡＢＦ）等の誘電体層５１に埋め込まれた上部回路５５Ｔが、コアシート５０の上部に構成されている。誘電体層５１に埋め込まれた底部回路５５Ｂが、コアシート５０の底部に構成されている。コアシート５０を貫通する複数のめっきされた貫通孔５６によって、上部回路５５Ｔと底部回路５５Ｂとが電気的に結合する。ソルダーレジスト層ＳＲが、上部回路５５Ｔの上面を覆っており、複数の上部金属パッド５０Ｐが、ソルダーレジストＳＲから露出している。上部金属パッド５０Ｐは、チップ又は複数のチップ１４０をその上にマウントするように構成されている。
【００３１】
図７には、シード層の形成が示されている。
図７には、例えばＴｉやＣｕ等のシード層５２が、ＩＣ基板１２０の上面に適用されることが示されている。
【００３２】
図８には、パターン化（パターニング）されたフォトレジストＰＲの形成が示されている。
図８には、パターン化されたフォトレジストＰＲ又はドライフィルムが、シード層５２の上部に適用されることが示されている。
【００３３】
図９には、銅ピラーの形成が示されている。
図９には、銅がめっきされており、複数の銅ピラー１２５が、所定の位置において形成されることが示されている。
【００３４】
図１０には、はんだの形成が示されている。
図１０には、例えば錫／銀等のはんだ層１５３が、複数の銅ピラー１２５の上部にめっきされることが示されている。
【００３５】
図１１には、フォトレジストＰＲの除去が示されている。
図１１には、フォトレジストＰＲが除去され、シード層５２が露出されることが示されている。
【００３６】
図１２には、シード層の除去が示されている。
図１２には、シード層５２が除去されることが示されている。
【００３７】
図１３には、プリフラックス(organic solderability
preservative; OSP)層の適用が示されている。
図１３には、プリフラックス（OSP）層１５４が、銅ピラー１２５及びはんだ１５３のそれぞれの表面に適用されることが示されている。
【００３８】
図１４には、ＩＣ基板の底部での銅ピラーの形成が示されている。
図１４には、第２の複数の銅ピラー１２５Ｂが、同様の製造プロセスを用いて基板１２０の底部に形成できることが示されている。
【００３９】
図１５には、２つのＩＣ基板をスタックすることが示されている。
図１５には、２つのＩＣ基板１２１，１２２が、上部で互いにスタックされることが示されている。各ＩＣ基板１２１，１２２は、図１４で説明したＩＣ基板に対応している。第１のＩＣ基板１２１は、底部に構成された第１の複数の銅ピラー１２５Ｂを有する。第２のＩＣ基板１２２は、上部に構成された第２の複数の銅ピラー１２５を有する。第１のＩＣ基板１２１は、第２のＩＣ基板１２２の上部にスタックされており、ここで、第１の複数の銅ピラー１２５Ｂは、第２の複数の銅ピラー１２５のうちの対応する１つにそれぞれ接続されており、それによって、第１のＩＣ基板１２１の回路は、第２のＩＣ基板１２２の回路に電気的に結合される。
【００４０】
メモリモジュールは、図６〜図１５に関連して説明したように、図２の積み重ねられた構造として、１つ又は複数の実施形態で形成することができる。
【００４１】
本発明について、実施例として説明し、且つ好ましい実施形態に関して説明してきたが、当業者には、本発明の明細書を考慮して、様々な同等の交換、修正及び変更を行えることが明らかであろう。従って、添付の特許請求の範囲は、本発明の精神及び範囲から逸脱することなく、そのような全ての交換、修正及び変更を包含するように、最も広範な意味に解釈すべきである。
【符号の説明】
【００４２】
１０      スタック型パッケージオンパッケージ・メモリデバイス
２０      スタック型パッケージオンパッケージ・メモリデバイス
４０Ａ    ３Ｄスタック型メモリデバイス
４０Ｂ    ３Ｄスタック型メモリデバイス
５０      コアシート
５０Ｐ    上部金属パッド
５１      誘電体層
５２      シード層
５５Ｔ    上部回路
５５Ｂ    底部回路
５６      貫通孔
１００    パッケージユニット
１００ａ  パッケージユニット
１００ｂ  パッケージユニット
１００ｃ  パッケージユニット
１２０    ＩＣ基板
１２１    ＩＣ基板
１２２    ＩＣ基板
１２５    銅ピラー
１２５Ｂ  銅ピラー
１４０    メモリチップ
１４５    電気的相互接続素子
１５０    モールドカプセル
１５３    はんだ層
１５４    プリフラックス（OSP）層
２００    ベースチップパッケージユニット
２１０    論理処理チップ
２１５    はんだボールのアレイ
２２０    ベース基板
２３０    銅ピラー
３２０    ＩＣ基板
３４０    メモリチップ
３４２    銅トレース又はパッド
３４４    はんだ
３４６    銅バンプ
３５０    モールドカプセル
４１２    貫通ビア
４１０    メイン回路基板
４２０    チップスケールパッケージ
４２２    基板
４２５    論理処理チップ
４５０    メモリチップのスタック
４５５ａ    メモリユニット
４５５ｂ    メモリユニット
４５５ｃ    メモリユニット
ＳＲ      ソルダーレジスト層
ＰＲ      フォトレジスト
【図１】
2016032099.tif 000003
【図２】
2016032099.tif 000004
【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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