(57)【要約】【課題】ＳｉＣ基板と電極の接触抵抗を小さいものにする。【解決手段】チタン層ＴＬ側からＳｉＣ基板ＳＣＳ側に向かう方向にシリサイド層ＳＬＤをＡＥＳ（Ａｕｇｅｒ  Ｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）スパッタにより測定した場合において、シリサイド層ＳＬＤのデプスプロファイルが占めるスパッタ時間をｔｓとする。この場合、シリサイド層ＳＬＤのチタン層ＴＬ側からのスパッタ時間が０．４ｔｓ以上ｔｓ以下の範囲のデプスプロファイルは、ＡＥＳスパッタにより測定されるチタンがＡＥＳスパッタにより測定される全原子に対して５原子％以上となる領域を含んでいる。【選択図】図９
2016015424.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣ基板と、
前記ＳｉＣ基板の表層に形成され、ニッケル及びチタンを含むシリサイド層と、
前記シリサイド層に積層された金属層と、
を備え、
前記金属層側から前記ＳｉＣ基板側に向かう方向に前記シリサイド層をＡＥＳ（Ａｕｇｅｒ  Ｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）スパッタにより測定した場合において、前記シリサイド層のデプスプロファイルが占めるスパッタ時間をｔｓとしたとき、
前記シリサイド層の前記金属層側からのスパッタ時間が０．４ｔｓ以上ｔｓ以下の範囲のデプスプロファイルは、前記ＡＥＳスパッタにより測定されるチタンが前記ＡＥＳスパッタにより測定される全原子に対して５原子％以上となる領域を含んでいる半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記シリサイド層の前記金属層側からのスパッタ時間が０．１ｔｓ以上ｔｓ以下の範囲のデプスプロファイルは、前記ＡＥＳスパッタにより測定されるニッケルが前記ＡＥＳスパッタにより測定される全原子に対して２原子％以上となる領域を含んでいる半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記シリサイド層の前記金属層側からのスパッタ時間が０．４ｔｓ以上ｔｓ以下の範囲のデプスプロファイルは、いずれの領域も前記ＡＥＳスパッタにより測定されるニッケルの原子数が前記ＡＥＳスパッタにより測定されるチタンの原子数よりも大きい半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記シリサイド層の前記金属層側からのスパッタ時間が０．２５ｔｓ以上０．７５ｔｓ以下の範囲のデプスプロファイルでは、
前記ＡＥＳスパッタにより測定される炭素の原子数の最大値と前記ＡＥＳスパッタにより測定される炭素の原子数の最小値の差が、前記最大値及び前記最小値の相加平均値の１０％以下であり、
前記ＡＥＳスパッタにより測定されるニッケルの原子数の最大値と前記ＡＥＳスパッタにより測定されるニッケルの原子数の最小値の差が、前記最大値及び前記最小値の相加平均値の１０％以下であり、
前記ＡＥＳスパッタにより測定されるチタンの原子数の最大値と前記ＡＥＳスパッタにより測定されるチタンの原子数の最小値の差が、前記最大値及び前記最小値の相加平均値の１０％以下である半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ＳｉＣ基板は、
前記シリサイド層を有する第１面と、
前記第１面の反対側に位置する第２面と、
を有し、
前記半導体装置は、
前記第１面側に位置し、前記金属層である第１電極と、
前記第２面側に位置する半導体層と、
前記半導体層を介して前記第２面と対向する第２電極と、
前記第１電極、前記半導体層、及び前記第２電極を用いて形成されたダイオードと、
を備える半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記半導体装置は、
第１導電型の前記半導体層と、
前記半導体層の表層に形成された第２導電型領域と、
を備え、
前記ダイオードは、前記半導体層及び前記第２導電型領域によってｐｎ接合を形成している半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第２電極は、前記半導体層とショットキー接合する金属により形成されており、
前記ダイオードは、前記第２電極及び前記半導体層によってショットキー接合を形成している半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記半導体層は、
第１導電型の前記半導体層と、
前記半導体層の表層に形成され、前記半導体層とｐｎ接合を形成し、平面視で第１方向に沿って配置された複数の第２導電型領域と、
を備え、
前記第２電極は、
前記複数の第２導電型領域を跨って形成されており、
互いに隣り合う前記第２導電型領域の間で、前記半導体層とショットキー接合を形成している半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記ＳｉＣ基板は、
前記シリサイド層を有する第１面と、
前記第１面の反対側に位置する第２面と、
を有し、
前記半導体装置は、
前記第１面側に位置し、前記金属層であるドレイン電極と、
前記第２面側に位置する半導体層と、
前記半導体層の表層上に位置し、又は前記半導体層の表層に埋め込まれているゲート電極と、
前記半導体層の表層に形成されたソースと、
を備える半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記半導体装置は、
前記ＳｉＣ基板上に位置するゲート電極と、
前記ＳｉＣ基板に形成され、表層に前記シリサイド層を有し、ソース及びドレインとなる拡散層と、
前記ＳｉＣ基板及び前記ゲート電極を覆う絶縁層と、
前記絶縁層に埋め込まれ、前記拡散層に接続し、前記金属層であるコンタクトと、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばＳｉＣ基板を備える半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置に用いられる基板には、高い絶縁耐圧が求められる場合がある。そしてこのような基板としてＳｉＣ（Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ）基板が用いられることがある。
【０００３】
ＳｉＣ基板を半導体装置に利用する場合、ＳｉＣ基板とオーミック接続する電極を形成することがある。特許文献１には、このような電極を形成する方法が記載されている。具体的には、特許文献１では、まず、ＳｉＣ基板の表面にニッケル層を形成する。次いで、ＳｉＣ基板及びニッケル層を加熱する。これにより、ＳｉＣ基板の表層にシリサイド層が形成される。一方、この工程では、ニッケル層の一部がシリサイド化せずに残る。次いで、シリサイド化しなかったニッケル層を除去する。次いで、シリサイド層上にチタン層を形成する。次いで、チタン層上に、金属層（例えば、ニッケル層）を形成する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−８６９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳｉＣ基板は、例えば高い耐圧といった優れた特性を備えている。そしてこのような特性を利用するため、ＳｉＣ基板を用いて形成された種々の半導体装置（例えば、トランジスタ又はダイオード）が現在検討されている。本発明者らは、このような半導体装置を有効に機能させるために、ＳｉＣ基板と電極の接触抵抗を小さいものにする構造を検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、ニッケル及びチタンを含むシリサイド層がＳｉＣ基板の表層に形成される。そしてシリサイド層には、金属層が積層されている。金属層側からＳｉＣ基板側に向かう方向にシリサイド層をＡＥＳ（Ａｕｇｅｒ  Ｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）スパッタにより測定した場合において、シリサイド層のデプスプロファイルが占めるスパッタ時間をｔｓとする。この場合、シリサイド層の金属層側からのスパッタ時間が０．４ｔｓ以上ｔｓ以下の範囲のデプスプロファイルは、ＡＥＳスパッタにより測定されるチタンがＡＥＳスパッタにより測定される全原子に対して５原子％以上となる領域を含んでいる。
【発明の効果】
【０００７】
前記一実施の形態によれば、ＳｉＣ基板と電極の接触抵抗を小さいものにする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置に用いられる層構造を示す図である。
【図２】図１に示した半導体装置の構造を形成するための方法を示す図である。
【図３】図１に示した半導体装置の構造を形成するための方法を示す図である。
【図４】図１に示した半導体装置の構造を形成するための方法を示す図である。
【図５】図３の変形例を示す図である。
【図６】比較例に係る半導体装置に用いられる層構造を示す図である。
【図７】図６に示した半導体装置の構造を形成するための方法を示す図である。
【図８】図６に示した半導体装置の構造を形成するための方法を示す図である。
【図９】（ａ）は、第１の実施形態に係る層構造のデプスプロファイルを示すグラフであり、（ｂ）は、比較例に係る層構造のデプスプロファイルを示すグラフである。
【図１０】第２の実施形態に係る半導体装置の構成を示す図である。
【図１１】図１０の変形例を示す図である。
【図１２】図１１の変形例を示す図である。
【図１３】第３の実施形態に係る半導体装置の構成を示す図である。
【図１４】図１３の変形例を示す図である。
【図１５】第４の実施形態に係る半導体装置の構成を示す図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置に用いられる層構造を示す図である。この半導体装置は、ＳｉＣ基板ＳＣＳ、シリサイド層ＳＬＤ、金属層ＭＬ（チタン層ＴＬ、ニッケル層ＮＬ、及び金層ＡＬ）を備えている。ＳｉＣ基板ＳＣＳは、シリサイド層ＳＬＤを表層に有している。詳細を後述するように、シリサイド層ＳＬＤは、ニッケル（Ｎｉ）及びチタン（Ｔｉ）を含んでいる。チタン層ＴＬ、ニッケル層ＮＬ、及び金層ＡＬは、シリサイド層ＳＬＤ側からこの順で並んでいる。ただし、金属層ＭＬの層構造は本図に示す例（チタン層ＴＬ、ニッケル層ＮＬ、及び金層ＡＬ）に限定されるものではない。
【００１１】
図２〜図４は、図１に示した半導体装置の構造を形成するための方法を示す図である。まず、図２に示すように、ＳｉＣ基板ＳＣＳを準備する。
【００１２】
次いで、図３に示すように、例えばスパッタにより、ＳｉＣ基板ＳＣＳ上にチタン層ＴＬ１を形成する。後述するように、チタン層ＴＬ１はシリサイド層ＳＬＤを形成する。チタン層ＴＬ１の膜厚は、例えば５ｎｍ以上１０ｎｍ以下である。次いで、例えばスパッタにより、チタン層ＴＬ１上にニッケル層ＮＬ１を形成する。後述するように、ニッケル層ＮＬ１はシリサイド層ＳＬＤを形成する。ニッケル層ＮＬ１の膜厚は、例えば５ｎｍ以上２００ｎｍ以下である。なお、チタン層ＴＬ１上に直接ニッケル層ＮＬ１を形成しなくてもよい。例えば、ニッケル層ＮＬ１とは異なる金属層を介してチタン層ＴＬ１上にニッケル層ＮＬ１を形成してもよい。
【００１３】
次いで、図４に示すように、ＳｉＣ基板ＳＣＳの表層にシリサイド層ＳＬＤを形成する。具体的には、ＳｉＣ基板ＳＣＳ、チタン層ＴＬ１、及びニッケル層ＮＬ１（図３）を例えばレーザアニールにより加熱する。これにより、ＳｉＣ基板ＳＣＳの表層にシリサイド層ＳＬＤが形成される。そしてこの場合、ＳｉＣ基板ＳＣＳは、チタン層ＴＬ１及びニッケル層ＮＬ１にそれぞれ由来するチタン（Ｔｉ）及びニッケル（Ｎｉ）を含むことになる。
【００１４】
次いで、シリサイド層ＳＬＤ上に、チタン層ＴＬ、ニッケル層ＮＬ、及び金層ＡＬをこの順に形成する。このようにして図１に示した構造が形成される。
【００１５】
図５は、図３の変形例を示す図である。本図に示すように、例えばスパッタにより、ＳｉＣ基板ＳＣＳ上にチタンニッケル合金層ＴＮＬを形成してもよい。この場合であっても、図４に示したようにＳｉＣ基板ＳＣＳ及びチタンニッケル合金層ＴＮＬを加熱すれば、シリサイド層ＳＬＤを形成することができる。
【００１６】
図６は、比較例に係る半導体装置に用いられる層構造を示す図であり、本実施形態の図１に対応する。この半導体装置は、ＳｉＣ基板ＳＣＳ、シリサイド層ＳＬＤ、チタン層ＴＬ、ニッケル層ＮＬ、及び金層ＡＬを備えている。ＳｉＣ基板ＳＣＳは、シリサイド層ＳＬＤを表層に有している。詳細を後述するように、シリサイド層ＳＬＤは、ニッケル（Ｎｉ）を含んでいる。チタン層ＴＬ、ニッケル層ＮＬ、及び金層ＡＬは、シリサイド層ＳＬＤ側からこの順で並んでいる。
【００１７】
図７及び図８は、図６に示した半導体装置の構造を形成するための方法を示す図である。まず、本実施形態と同様に、図２に示した工程を実施する。
【００１８】
次いで、図７に示すように、ＳｉＣ基板ＳＣＳ上にニッケル層ＮＬ１を形成する。後述するように、ニッケル層ＮＬ１はシリサイド層ＳＬＤを形成する。
【００１９】
次いで、図８に示すように、ＳｉＣ基板ＳＣＳの表層にシリサイド層ＳＬＤを形成する。具体的には、ＳｉＣ基板ＳＣＳ及びニッケル層ＮＬ１（図７）をレーザアニールにより加熱する。これにより、ＳｉＣ基板ＳＣＳの表層にシリサイド層ＳＬＤが形成される。そしてこの場合、ＳｉＣ基板ＳＣＳは、ニッケル層ＮＬ１に由来するニッケル（Ｎｉ）を含むことになる。
【００２０】
次いで、シリサイド層ＳＬＤ上に、チタン層ＴＬ、ニッケル層ＮＬ、及び金層ＡＬをこの順に形成する。このようにして図６に示した構造が形成される。
【００２１】
図９（ａ）は、本実施形態に係る層構造のデプスプロファイルを示すグラフである。図９（ｂ）は、上記した比較例に係る層構造のデプスプロファイルを示すグラフである。本図に示すデプスプロファイルは、チタン層ＴＬ側からＳｉＣ基板ＳＣＳに向かう方向にシリサイド層ＳＬＤをＡＥＳ（Ａｕｇｅｒ  Ｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）スパッタにより測定することで得た。なお、このＡＥＳスパッタでは、アルゴン（Ａｒ）スパッタを用いた。
【００２２】
まず、本図（ａ）を用いて本実施形態について説明する。本図（ａ）に示す例では、ニッケル（Ｎｉ）のスペクトルがピーク値の１／２以上をとる領域（スパッタ時間（ｍｉｎ）：約５５ｍｉｎ〜約９５ｍｉｎ）がシリサイド層ＳＬＤである。この領域よりも左側の領域（スパッタ時間（ｍｉｎ）：約５５ｍｉｎ以下）がチタン層ＴＬである。そしてシリサイド層ＳＬＤの上記した領域よりも右側の領域（スパッタ時間（ｍｉｎ）：約９５ｍｉｎ以上）がＳｉＣ基板ＳＣＳである。本図（ａ）に示す例では、シリサイド層ＳＬＤの上記した領域（スパッタ時間：約５５ｍｉｎ〜約９５ｍｉｎ）の横幅が、シリサイド層ＳＬＤのデプスプロファイルが占めるスパッタ時間ｔｓである。
【００２３】
本図（ａ）に示す例において、シリサイド層ＳＬＤのチタン層ＴＬ側からのスパッタ時間が０．４ｔｓ以上ｔｓ以下の範囲のデプスプロファイルは、ＡＥＳスパッタにより測定されるチタン（Ｔｉ）がＡＥＳスパッタにより測定される全原子に対して５原子％以上となる領域を含んでいる。言い換えると、シリサイド層ＳＬＤは、ＳｉＣ基板ＳＣＳ側に、ある程度の量のチタン（Ｔｉ）を含んでいる。
【００２４】
本発明者らが検討したところ、シリサイド層ＳＬＤがＳｉＣ基板ＳＣＳ側に含んでいるチタン（Ｔｉ）（本図（ａ））は、チタン層ＴＬ１（図３）に由来している可能性が高いことが明らかとなった。本実施形態では、図３及び図４に示したように、シリサイド層ＳＬＤは、ＳｉＣ基板ＳＣＳ、チタン層ＴＬ１、及びニッケル層ＮＬ１がこの順で並んだ状態で形成される。言い換えると、シリサイド層ＳＬＤのＳｉＣ基板ＳＣＳ側には、シリサイド層ＳＬＤが形成される前にチタン（チタン層ＴＬ１）が位置している。この場合、ＳｉＣ基板ＳＣＳの表層にシリサイド層ＳＬＤが形成されても、ある程度の量のチタン（Ｔｉ）がシリサイド層ＳＬＤのＳｉＣ基板ＳＣＳ側に残っている可能性が高い。
【００２５】
なお、上記したように、ニッケル層ＮＬ１（図３）は、チタン層ＴＬ１（図３）上に直接形成しなくてもよい。この場合、例えば、チタン層ＴＬ１及びニッケル層ＮＬ１とは異なる金属層がチタン層ＴＬ１とニッケル層ＮＬ１の間に位置する。この場合においても、シリサイド層ＳＬＤは、チタン層ＴＬに由来するチタン（Ｔｉ）をＳｉＣ基板ＳＣＳ側に含み得る。さらに図５に示したようにチタンニッケル合金層ＴＮＬを形成した場合であっても、シリサイド層ＳＬＤは、チタンニッケル合金層ＴＮＬに由来するチタン（Ｔｉ）をＳｉＣ基板ＳＣＳ側に含み得る。
【００２６】
さらに本図（ａ）に示す例では、シリサイド層ＳＬＤのチタン層ＴＬ側からのスパッタ時間が０．１ｔｓ以上ｔｓ以下の範囲のデプスプロファイルは、ＡＥＳスパッタにより測定されるニッケル（Ｎｉ）がＡＥＳスパッタにより測定される全原子に対して２原子％以上となる領域を含んでいる。言い換えると、シリサイド層ＳＬＤは、ＳｉＣ基板ＳＣＳ側に、ある程度の量のニッケル（Ｎｉ）を含んでいる。本発明者らが検討したところ、このニッケル（Ｎｉ）は、ニッケル層ＮＬ１（図３）に由来している可能性が高いことが明らかとなった。
【００２７】
さらに本図（ａ）に示す例では、シリサイド層ＳＬＤのチタン層ＴＬ側からのスパッタ時間が０．４ｔｓ以上ｔｓ以下の範囲のデプスプロファイルは、いずれの領域もニッケル（Ｎｉ）の原子数がチタン（Ｔｉ）の原子数よりも大きい。このようなプロファイルは、例えば、図３に示す工程において、チタン層ＴＬ１の膜厚及びニッケル層ＮＬ１の膜厚を制御することで実現される。詳細には、チタン層ＴＬ１の膜厚及びニッケル層ＮＬ１に含まれるニッケルの原子数を、チタン層ＴＬ１の膜厚及びニッケル層ＮＬ１に含まれるチタンの原子数よりも大きいものにする。
【００２８】
ただし、ニッケル（Ｎｉ）の原子数とチタン（Ｔｉ）の原子数の大小関係は、本図（ａ）に示す例に限定されるものではない。例えば、シリサイド層ＳＬＤのチタン層ＴＬ側からのスパッタ時間が０．４ｔｓ以上ｔｓ以下の範囲のデプスプロファイルは、いずれの領域もニッケル（Ｎｉ）の原子数がチタン（Ｔｉ）の原子数よりも小さくてもよい。このようなプロファイルは、上記と同様にして、図３に示す工程において、チタン層ＴＬ１の膜厚及びニッケル層ＮＬ１の膜厚を制御することで実現される。
【００２９】
さらに本図（ａ）に示す例では、シリサイド層ＳＬＤ（スパッタ時間：約５５ｍｉｎ〜約９５ｍｉｎ）の中央領域において、炭素（Ｃ）、ニッケル（Ｎｉ）、及びチタン（Ｔｉ）がほぼ均一に分散している。具体的には、シリサイド層ＳＬＤのチタン層ＴＬ側からのスパッタ時間が０．２５ｔｓ以上０．７５ｔｓ以下の範囲のデプスプロファイルでは、炭素（Ｃ）の原子数（原子濃度）の最大値と炭素（Ｃ）の原子数（原子濃度）の最小値の差が、この最大値及びこの最小値の相加平均値の１０％以下となっている。同様に、上記したプロファイルでは、ニッケル（Ｎｉ）の原子数（原子濃度）の最大値とニッケル（Ｎｉ）の原子数（原子濃度）の最小値の差が、この最大値及びこの最小値の相加平均値の１０％以下となっている。同様に、上記したプロファイルでは、チタン（Ｔｉ）の原子数（原子濃度）の最大値とチタン（Ｔｉ）の原子数（原子濃度）の最小値の差が、この最大値及びこの最小値の相加平均値の１０％以下となっている。
【００３０】
次に、本図（ｂ）を用いて比較例について説明する。本図（ｂ）に示す例では、ニッケル（Ｎｉ）のスペクトルがピーク値の１／２以上をとる領域（スパッタ時間（ｍｉｎ）：約５２．５ｍｉｎ〜約７０ｍｉｎ）がシリサイド層ＳＬＤである。この領域よりも左側の領域（スパッタ時間（ｍｉｎ）：約５２．５ｍｉｎ以下）がチタン層ＴＬである。そしてシリサイド層ＳＬＤの上記した領域よりも右側の領域（スパッタ時間（ｍｉｎ）：約７０ｍｉｎ以上）がＳｉＣ基板ＳＣＳである。
【００３１】
本図（ｂ）に示す例において、シリサイド層ＳＬＤの上記した領域（スパッタ時間：約５２．５ｍｉｎ〜約７０ｍｉｎ）の横幅が、シリサイド層ＳＬＤのデプスプロファイルが占めるスパッタ時間ｔｓである。そして本図（ｂ）に示す例において、シリサイド層ＳＬＤのチタン層ＴＬ側からのスパッタ時間が０．４ｔｓ以上ｔｓ以下の範囲のデプスプロファイルは、ＡＥＳスパッタにより測定されるチタンの原子数ほぼ０となっている。言い換えると、シリサイド層ＳＬＤは、ＳｉＣ基板ＳＣＳ側に、チタン（Ｔｉ）をほぼ含んでいない。
【００３２】
比較例では、図７及び図８に示したように、シリサイド層ＳＬＤは、ＳｉＣ基板ＳＣＳ上にニッケル層ＮＬ１を形成した状態で形成される。言い換えると、シリサイド層ＳＬＤが有意にチタン（Ｔｉ）を含むためのチタン層が存在しない状態でシリサイド層ＳＬＤが形成されている。これにより、比較例では、シリサイド層ＳＬＤは、ＳｉＣ基板ＳＣＳ側に、チタン（Ｔｉ）を含むことがほぼない。
【００３３】
さらに本図（ｂ）に示す例では、シリサイド層ＳＬＤ（スパッタ時間：約５２．５ｍｉｎ〜約７０ｍｉｎ）において、炭素（Ｃ）の原子濃度のばらつきが本図（ａ）に示す例に比して大きい。さらにシリサイド層ＳＬＤの炭素（Ｃ）の原子濃度は、ＳｉＣ基板ＳＣＳ側にピークを有している。このようなピークは、炭素（Ｃ）がシリサイド層ＳＬＤのＳｉＣ基板ＳＣＳ側で偏在していることを示唆する。
【００３４】
炭素はシリサイド層ＳＬＤよりも高い電気抵抗率を有する場合がある。この場合、炭素が偏在している領域は、高い電気抵抗を有することになる。炭素の偏在は、例えばこのような高い電気抵抗によって、ＳｉＣ基板ＳＣＳを用いた半導体装置の動作に影響を及ぼす可能性がある。
【００３５】
本発明者らが検討したところ、シリサイド層ＳＬＤのＳｉＣ基板ＳＣＳ側に偏在している炭素（Ｃ）（本図（ｂ））は、ＳｉＣ基板ＳＣＳに含まれる炭素（Ｃ）に由来している可能性が高いことが明らかとなった。このような炭素（Ｃ）は、例えばシリサイド層ＳＬＤを形成する際のアニール（例えば、図８）によって析出している可能性がある。
【００３６】
次に、本図（ａ）と本図（ｂ）を対比する。本図（ａ）では、炭素（Ｃ）がシリサイド層ＳＬＤの一部の領域に偏在することが抑制されている。これに対して本図（ｂ）では、炭素（Ｃ）がシリサイド層ＳＬＤのＳｉＣ基板ＳＣＳ側に偏在している。本発明者らが検討したところ、本実施形態ではシリサイド層ＳＬＤに含まれるチタン（Ｔｉ）が炭素（Ｃ）の偏在を抑制している可能性が高いことが明らかとなった。
【００３７】
詳細には、上記したように、本実施形態において、シリサイド層ＳＬＤは、ＳｉＣ基板ＳＣＳ側に、有意な量のチタン（Ｔｉ）を含んでいる（本図（ａ））。これにより、本実施形態では、炭素（Ｃ）の偏在が抑制されている可能性が高い。これに対して比較例では、このような有意な量のチタン（Ｔｉ）が、シリサイド層ＳＬＤのＳｉＣ基板ＳＣＳ側の領域に含まれていない（本図（ｂ））。これにより、比較例では、炭素（Ｃ）の偏在が抑制することができていない可能性が高い。
【００３８】
本発明者らが検討したところ、チタン（Ｔｉ）が炭素（Ｃ）の偏在を抑制する理由として、以下の可能性が挙がった。本実施形態及び比較例のいずれにおいても、シリサイド層ＳＬＤの形成の際にアニール（加熱）を実施する。これにより、ＳｉＣ基板ＳＣＳから炭素（Ｃ）がＳｉＣ基板ＳＣＳに析出する。そして本実施形態では、上記したように、シリサイド層ＳＬＤが有意な量のチタン（Ｔｉ）を含んでいる。そして一般に、チタン（Ｃ）は炭素（Ｃ）と容易に結合する。このため本実施形態では、炭素（Ｃ）がＳｉＣ基板ＳＣＳから析出した場合、この炭素（Ｃ）がシリサイド層ＳＬＤに含まれているチタン（Ｔｉ）と結合する。そしてこの炭素（Ｃ）は、チタン（Ｔｉ）とともに、シリサイド層ＳＬＤ中にほぼ均一に拡散する。これにより、炭素（Ｃ）の偏在が抑制される。
【００３９】
これに対して比較例では、シリサイド層ＳＬＤが有意な量のチタン（Ｔｉ）を含んでいない。このため炭素（Ｃ）がＳｉＣ基板ＳＣＳから析出した場合、この炭素（Ｃ）がチタン（Ｔｉ）と結合することはほとんどない。この場合、炭素（Ｃ）は、シリサイド層ＳＬＤ中を拡散することがほとんどできていない可能性がある。このため、炭素（Ｃ）はシリサイド層ＳＬＤのＳｉＣ基板ＳＣＳ側に偏在することになる。
【００４０】
さらに、本図（ａ）では、ニッケル（Ｎｉ）がシリサイド層ＳＬＤ中にほぼ均一に分散している。これに対して本図（ｂ）では、ニッケル（Ｎｉ）がシリサイド層ＳＬＤのチタン層ＴＬ側に偏在している。
【００４１】
本発明者らが検討したところ、本実施形態と比較例の上記した差が生じる理由として、以下の可能性が挙がった。炭素が偏在している領域は、ニッケルの拡散をブロックしている可能性がある。これに対して本実施形態では、炭素がシリサイド層ＳＬＤの一部の領域に偏在することが抑制されている。このため、炭素の偏在がニッケルの拡散をブロックすることがほとんどない。これに対して比較例では、炭素がシリサイド層ＳＬＤのＳｉＣ基板ＳＣＳ側に偏在している。これにより、ニッケル層ＮＬ１（図７）に由来するニッケルがＳｉＣ基板ＳＣＳ側に拡散することができない可能性がある。
【００４２】
以上、本実施形態によれば、シリサイド層ＳＬＤは、ＳｉＣ基板ＳＣＳ側に、有意な量のチタンを含んでいる。これにより、ＳｉＣ基板ＳＣＳに含まれる炭素がシリサイド層ＳＬＤの一部の領域で偏在することが抑制される。
【００４３】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置の構成を示す図である。この半導体装置は、ダイオードを有している。この半導体装置は、図１に示した層構造を用いて形成されている。具体的には、半導体装置は、ＳｉＣ基板ＳＣＳ、第１導電型半導体層ＮＳＬ、第２導電型領域ＰＲ、第１電極ＥＬ１、及び第２電極ＥＬ２を備えている。そしてＳｉＣ基板ＳＣＳ及び第１電極ＥＬ１が、図１に示した層構造を用いて形成されている。
【００４４】
なお、本図に示す例において、第１導電型及び第２導電型は、それぞれｎ型及びｐ型である。ただし第１導電型及び第２導電型は、それぞれｐ型及びｎ型であってもよい。以下、第１導電型及び第２導電型がそれぞれｎ型及びｐ型であるとして説明する。
【００４５】
ＳｉＣ基板ＳＣＳは、互いに対向する第１面及び第２面を有している。そして第１電極ＥＬ１は、第１面側に位置している。一方、第２電極ＥＬ２は、第２面側に位置している。詳細を後述するように、本図に示す例では、第１電極ＥＬ１は、上記したダイオードのカソード電極となる。一方、第２電極ＥＬ２は、上記したダイオードのアノード電極となる。言い換えると、上記したダイオードでは、ＳｉＣ基板ＳＣＳの厚さ方向に電流が流れる。なお、本図に示す例において、ＳｉＣ基板ＳＣＳは、ｎ＋基板（第１導電型基板）である。
【００４６】
ＳｉＣ基板ＳＣＳは、第１面にシリサイド層ＳＬＤを有している。そして第１電極ＥＬ１がシリサイド層ＳＬＤに積層されている。そして第１電極ＥＬ１は、図１に示した金属層ＭＬ（チタン層ＴＬ、ニッケル層ＮＬ、及び金層ＡＬ）である。このようにして、本図に示す例では、図１に示した層構造が利用されている。なお、上記した場合、第１電極ＥＬ１は、シリサイド層ＳＬＤを介してＳｉＣ基板ＳＣＳに接続する。これにより、第１電極ＥＬ１はＳｉＣ基板ＳＣＳにオーミック接続することができる。
【００４７】
ＳｉＣ基板ＳＣＳの第２面上には、第１導電型半導体層ＮＳＬが形成されている。第１導電型半導体層ＮＳＬは、例えば、ＳｉＣ基板ＳＣＳを基材として形成されたエピタキシャル層（例えば、ＳｉＣエピタキシャル層又はＧａＮエピタキシャル層）である。なお本図に示す例では、第１導電型半導体層ＮＳＬはｎ−層である。そして第１導電型半導体層ＮＳＬの不純物濃度は、ＳｉＣ基板ＳＣＳの不純物濃度よりも低い。
【００４８】
第１導電型半導体層ＮＳＬの表層には第２導電型領域ＰＲが形成されている。この場合、第２導電型領域ＰＲと第１導電型半導体層ＮＳＬの界面に、ｐｎ接合が形成される。このようなｐｎ接合により、上記したダイオードが形成される。
【００４９】
第１導電型半導体層ＮＳＬ上には、絶縁層ＤＬが形成されている。絶縁層ＤＬは、例えば、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）により形成されている。絶縁層ＤＬは、例えば、第１導電型半導体層ＮＳＬの表面を保護する保護層として機能する。そして絶縁層ＤＬには、第２導電型領域ＰＲの少なくとも一部を平面視で内側に含む開口が形成されている。後述するように、この開口には、第２電極ＥＬ２が埋め込まれる。
【００５０】
第２電極ＥＬ２は、第１導電型半導体層ＮＳＬ上に形成されている。第２電極ＥＬ２は、第２導電型領域ＰＲとオーミック接合を形成する金属により形成されている。第２導電型領域ＰＲがｐ型ＳｉＣである場合、この金属には、例えばチタン（Ｔｉ）を用いることができる。
【００５１】
本図に示す例では、第２電極ＥＬ２は、絶縁層ＤＬの上記した開口と平面視で重なる領域部分が上記した開口に埋め込まれている。これに対して、上記した領域の外側の部分は、絶縁層ＤＬ上に位置している。この場合、第２電極ＥＬ２は、上記した領域の外側の部分がフィールドプレートとして機能する。絶縁層ＤＬの下の領域では、電界集中が生じる場合がある。上記したフィールドプレートは、このような電界集中を緩和することができる。
【００５２】
以上、本実施形態によれば、ＳｉＣ基板ＳＣＳを用いてｐｎ接合ダイオードが形成されている。そしてこのダイオードでは、ＳｉＣ基板ＳＣＳに接続する電極（第１電極ＥＬ１）に、図１に示した層構造が用いられている。この場合、第１の実施形態と同様にして、図１に示した層構造に含まれるシリサイド層（シリサイド層ＳＬＤ）で炭素の偏在が生じることが抑制される。これにより、ダイオードのオン抵抗を低いものにすることができる。
【００５３】
図１１は、図１０の変形例を示す図である。本図に示すように、半導体装置は、ショットキーバリアダイオード（ＳＢＤ）を有していてもよい。具体的には、本図に示す例では、第２導電型領域ＰＲ（図１０）が第１導電型半導体層ＮＳＬの表層に形成されていない。そして第２電極ＥＬ２は、第１導電型半導体層ＮＳＬとショットキー接合を形成する金属により形成されている。この場合、第２電極ＥＬ２と第１導電型半導体層ＮＳＬの界面に、上記したＳＢＤが形成される。なお、第１導電型半導体層ＮＳＬがｎ型ＳｉＣである場合、上記した金属には、例えばチタン（Ｔｉ）を用いることができる。
【００５４】
本図に示す例においても、本実施形態と同様にして、ダイオード（ＳＢＤ）のオン抵抗を低いものにすることができる。
【００５５】
図１２は、図１１の変形例を示す図である。本図に示すように、半導体装置は、ジャンクションバリアショットキー（ＪＢＳ）ダイオードを有していてもよい。ＪＢＳダイオードでは、後述するように、第１導電型半導体層ＮＳＬを用いてＳＢＤが形成されるとともに、第１導電型半導体層ＮＳＬに複数の第２導電型領域ＰＲが形成されている。
【００５６】
詳細には、本図に示す例では、第１導電型半導体層ＮＳＬの表層に複数の第２導電型領域ＰＲが形成されている。各第２導電型領域ＰＲは、第１導電型半導体層ＮＳＬとｐｎ接合を形成している。そして複数の第２導電型領域ＰＲは、平面視で第１方向（本図中ｘ軸方向）に沿って配置されている。
【００５７】
第１導電型半導体層ＮＳＬ上には、第２電極ＥＬ２が形成されている。本図に示す例では、第２電極ＥＬ２は、複数の第２導電型領域ＰＲを跨って形成されている。そして第２電極ＥＬ２は、互いに隣り合う第２導電型領域ＰＲの間で、第１導電型半導体層ＮＳＬとショットキー接合を形成している。これにより、第２電極ＥＬ２と第１導電型半導体層ＮＳＬ（第２導電型領域ＰＲが形成されていない領域）の界面に、ＳＢＤが形成される。
【００５８】
上記したＪＢＳダイオードでは、順方向バイアスが印加される場合、上記したＳＢＤによって整流作用が実現される。一方、一般にＳＢＤは、逆バイアスが印加された場合のリーク電流が大きい。これに対してＪＢＳダイオードでは、複数の第２導電型領域ＰＲ及び第１導電型半導体層ＮＳＬによってｐｎ接合が形成される。この場合、逆バイアスが印加されると、第２導電型領域ＰＲの周囲に空乏層が形成される。そしてこの場合、第１導電型半導体層ＮＳＬは、互いに隣り合う第２導電型領域ＰＲによって挟まれる領域が完全空乏化することができるようになる。このような空乏層によって、ＪＢＳダイオードでは、逆バイアスが印加されても、リーク電流を抑制することができる。
【００５９】
本図に示す例においても、本実施形態と同様にして、ダイオード（ＳＢＤ）のオン抵抗を低いものにすることができる。
【００６０】
（第３の実施形態）
図１３は、第３の実施形態に係る半導体装置の構成を示す図である。この半導体装置は、ＤＭＯＳ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  ＭＯＳ）を有している。この半導体装置は、図１に示した層構造を用いて形成されている。具体的には、半導体装置は、ＳｉＣ基板ＳＣＳ、第１導電型半導体層ＮＳＬ、第２導電型領域ＰＲ、ソース領域ＳＲ、ゲート電極ＧＥ、ドレイン電極ＤＥ、及びソース電極ＳＥを備えている。そしてＳｉＣ基板ＳＣＳ及びドレイン電極ＤＥが、図１に示した層構造を用いて形成されている。
【００６１】
ＳｉＣ基板ＳＣＳは、互いに対向する第１面及び第２面を有している。そしてドレイン電極ＤＥは、第１面側に位置している。一方、ゲート電極ＧＥ及びソース電極ＳＥは、第２面側に位置している。なお、本図に示す例において、ＳｉＣ基板ＳＣＳは、ｎ＋基板（第１導電型基板）である。
【００６２】
ＳｉＣ基板ＳＣＳは、第１面にシリサイド層ＳＬＤを有している。そしてドレイン電極ＤＥがシリサイド層ＳＬＤに積層されている。そしてドレイン電極ＤＥは、図１に示した金属層ＭＬ（チタン層ＴＬ、ニッケル層ＮＬ、及び金層ＡＬ）である。このようにして、本図に示す例では、図１に示した層構造が利用されている。なお、上記した場合、ドレイン電極ＤＥは、シリサイド層ＳＬＤを介してＳｉＣ基板ＳＣＳに接続する。これにより、ドレイン電極ＤＥはＳｉＣ基板ＳＣＳにオーミック接続することができる。
【００６３】
ＳｉＣ基板ＳＣＳの第２面上には、第１導電型半導体層ＮＳＬが形成されている。第１導電型半導体層ＮＳＬは、例えば、ＳｉＣ基板ＳＣＳを基材として形成されたエピタキシャル層（例えば、ＳｉＣエピタキシャル層又はＧａＮエピタキシャル層）である。なお本図に示す例では、第１導電型半導体層ＮＳＬはｎ−層である。そして第１導電型半導体層ＮＳＬの不純物濃度は、ＳｉＣ基板ＳＣＳの不純物濃度よりも低い。
【００６４】
第１導電型半導体層ＮＳＬの表層には、第２導電型領域ＰＲが形成されている。本図に示す例では、２つの第２導電型領域ＰＲが平面視で第１方向（図中ｘ軸方向）に沿って互いに対向している。後述するように、これらの第２導電型領域ＰＲの間には、ゲート電極ＧＥが位置する。
【００６５】
第２導電型領域ＰＲの表層には、ソース領域ＳＲが形成されている。第２導電型領域ＰＲは、第２導電型領域（ｎ＋領域）である。本図に示す例では、ソース領域ＳＲは、第２導電型領域ＰＲよりも浅く形成されている。
【００６６】
第１導電型半導体層ＮＳＬ上には、ゲート絶縁膜ＧＩが形成されている。本図に示す例では、ゲート絶縁膜ＧＩは、互いに隣り合う第２導電型領域ＰＲを跨って形成されている。なお、ゲート絶縁膜ＧＩは、例えば、シリコン酸化膜（ＳｉＯ２）により形成されている。
【００６７】
ゲート絶縁膜ＧＩ上には、ゲート電極ＧＥが形成されている。このようにして、ゲート電極ＧＥは、互いに隣り合う第２導電型領域ＰＲを跨って形成されている。なお、ゲート電極ＧＥは、例えばポリシリコンにより形成されている。さらに本図に示す例では、ゲート電極ＧＥは層間絶縁膜ＩＬＤによって覆われている。なお、層間絶縁膜ＩＬＤは、例えば、シリコン酸化膜（ＳｉＯ２）によって形成されている。
【００６８】
第２導電型領域ＰＲ上には、ソース電極ＳＥが形成されている。この場合、ソース電極ＳＥは、ソース領域ＳＲの少なくとも一部を平面視で内側に含んでいる。これにより、ソース電極ＳＥは、ソース領域ＳＲと電気的に接続することができる。ソース電極ＳＥは、ソース領域ＳＲとオーミック接合を形成する金属により形成されている。具体的には、ソース領域ＳＲがｎ型ＳｉＣである場合、ソース電極ＳＥは、例えば、チタン（Ｔｉ）により形成されている。なお、本図に示す例では、ソース電極ＳＥは、層間絶縁膜ＩＬＤ及び第１導電型半導体層ＮＳＬを覆っている。
【００６９】
以上、本実施形態によれば、ＳｉＣ基板ＳＣＳを用いてＤＭＯＳが形成されている。そしてこのＤＭＯＳでは、ＳｉＣ基板ＳＣＳに接続する電極（ドレイン電極ＤＥ）に、図１に示した層構造が用いられている。この場合、第１の実施形態と同様にして、図１に示した層構造に含まれるシリサイド層（シリサイド層ＳＬＤ）で炭素の偏在が生じることが抑制される。これにより、ＤＭＯＳのオン抵抗を低いものにすることができる。
【００７０】
図１４は、図１３の変形例を示す図である。本図に示すように、ゲート電極ＧＥは、第１導電型半導体層ＮＳＬに埋め込まれていてもよい。言い換えると、図１３に示したＤＭＯＳは、トレンチＤＭＯＳになっていてもよい。
【００７１】
詳細には、第１導電型半導体層ＮＳＬは、互いに隣り合う第２導電型領域ＰＲの間に、凹部を有している。そしてゲート絶縁膜ＧＩが、この凹部の底面及び内側面に沿って形成されている。さらにこの凹部には、ゲート電極ＧＥが埋め込まれている。なお、本図に示す例において、この凹部の深さは、ソース領域ＳＲよりも深く、第２導電型領域ＰＲより深い。
【００７２】
本図に示す例においても、本実施形態と同様にして、ＤＭＯＳのオン抵抗を低いものにすることができる。
【００７３】
（第４の実施形態）
図１５は、第４の実施形態に係る半導体装置の構成を示す図である。この半導体装置は、プレーナＭＯＳを有している。この半導体装置は、図１に示した層構造を用いて形成されている。ただし、詳細を後述するように、本図に示す例では、金属層ＭＬを構成する層の材料が図１に示した例と異なっている。具体的には、半導体装置は、ＳｉＣ基板ＳＣＳ、拡散層ＤＩＦ、ゲート電極ＧＥ、絶縁層ＤＬ、及びコンタクトＣＴを備えている。そしてＳｉＣ基板ＳＣＳ及びコンタクトＣＴが、図１に示した層構造を用いて形成されている。
【００７４】
詳細には、ＳｉＣ基板ＳＣＳの表面上には、ゲート絶縁膜ＧＩが形成されている。そしてゲート絶縁膜ＧＩ上には、ゲート電極ＧＥが形成されている。そしてゲート電極ＧＥの側面には、サイドウォールＳＷが形成されている。なお、ゲート絶縁膜ＧＩは、例えばシリコン酸化膜（ＳｉＯ２）により形成されている。ゲート電極ＧＥは、例えばポリシリコンにより形成されている。サイドウォールＳＷは、例えば、シリコン酸化膜（ＳｉＯ２）又はシリコン窒化膜（ＳｉＮ）により形成されている。
【００７５】
ＳｉＣ基板ＳＣＳの表層には、拡散層ＤＩＦが形成されている。本図に示す例では、２つの拡散層ＤＩＦが、ゲート電極ＧＥを介して互いに対向している。拡散層ＤＩＦは、ソース又はドレインになる領域である。そして拡散層ＤＩＦは、図１に示したシリサイド層ＳＬＤを表層に有している。
【００７６】
ＳｉＣ基板ＳＣＳ上、ゲート電極ＧＥ上、及びサイドウォールＳＷ上には、絶縁層ＤＬが形成されている。これにより、絶縁層ＤＬは、ＳｉＣ基板ＳＣＳ、ゲート電極ＧＥ、及びサイドウォールＳＷを覆っている。絶縁層ＤＬは、例えばシリコン酸化膜（ＳｉＯ２）又はｌｏｗ−ｋ材料（例えば、ＳｉＣＯＨ）により形成されている。
【００７７】
絶縁層ＤＬには、コンタクトＣＴが埋め込まれている。本図に示す例では、各拡散層ＤＩＦ上にコンタクトＣＴが設けられている。そして各コンタクトＣＴは、絶縁層ＤＬを貫通し、各拡散層ＤＩＦに接続している。この場合に、コンタクトＣＴの下端は、図１に示したシリサイド層ＳＬＤを介して拡散層ＤＩＦと接続している。言い換えると、コンタクトＣＴは、図１に示した例における金属層ＭＬに相当する。なお、コンタクトＣＴは、例えば、タングステン（Ｗ）又は銅（Ｃｕ）により形成されている。
【００７８】
以上、本実施形態によれば、ＳｉＣ基板ＳＣＳを用いてプレーナＭＯＳが形成されている。そしてこのＭＯＳでは、コンタクトＣＴをＳｉＣ基板ＳＣＳ（拡散層ＤＩＦ）に接続するシリサイド層（シリサイド層ＳＬＤ）に、図１に示したシリサイド層ＳＬＤが用いられている。この場合、第１の実施形態と同様にして、シリサイド層ＳＬＤで炭素の偏在が生じることが抑制される。これにより、ＭＯＳのオン抵抗を低いものにすることができる。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８０】
ＡＬ  金層
ＣＴ  コンタクト
ＤＥ  ドレイン電極
ＤＩＦ  拡散層
ＤＬ  絶縁層
ＥＬ１  第１電極
ＥＬ２  第２電極
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＩＬＤ  層間絶縁膜
ＭＬ  金属層
ＮＬ  ニッケル層
ＮＬ１  ニッケル層
ＮＳＬ  第１導電型半導体層
ＰＲ  第２導電型領域
ＰＲ  隣り合う第２導電型領域
ＳＣＳ  ＳｉＣ基板
ＳＥ  ソース電極
ＳＬＤ  シリサイド層
ＳＲ  ソース領域
ＳＷ  サイドウォール
ＴＬ  チタン層
ＴＬ１  チタン層
ＴＮＬ  チタンニッケル合金層
【図１】
2016015424.tif 000003
【図２】
2016015424.tif 000004
【図３】
2016015424.tif 000005
【図４】
2016015424.tif 000006
【図５】
2016015424.tif 000007
【図６】
2016015424.tif 000008
【図７】
2016015424.tif 000009
【図８】
2016015424.tif 000010
【図９】
2016015424.tif 000011
【図１０】
2016015424.tif 000012
【図１１】
2016015424.tif 000013
【図１２】
2016015424.tif 000014
【図１３】
2016015424.tif 000015
【図１４】
2016015424.tif 000016
【図１５】
2016015424.tif 000017