(57)【要約】      （修正有）【課題】ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）内部の遅延素子の遅延時間の測定を簡易化する半導体装置を提供する。【解決手段】出力端子と、第１のクロック信号ＰＣＬＫを受け取り、遅延制御信号Ｃ＿ＤＥＬＡＹに応じて第１のクロック信号ＰＣＬＫを可変に遅延させ第２のクロック信号ＲＣＬＫを発生する第１の遅延回路ＤＬ１・ＲＥＰ１と、第１の遅延回路ＤＬ１・ＲＥＰ１に関する遅延制御情報を保持し、遅延制御情報に対応した遅延制御信号Ｃ＿ＤＥＬＡＹを第１の遅延回路ＤＬ１・ＲＥＰ１に供給する遅延制御回路ＤＬＣと、第１のクロック信号ＰＣＬＫと第２のクロック信号ＲＣＬＫの間の遅延時間を測定し測定結果を遅延時間情報として保持する遅延時間測定回路ＮＶ＿ＤＥＴと、遅延制御回路ＤＬＣと遅延時間測定回路ＮＶ＿ＤＥＴを出力端子に接続し、遅延制御情報と遅延時間情報とを出力端子に伝送する出力経路と、を備える。【選択図】図２
2016040875.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と、
第１のクロック信号を受け取り、遅延制御信号に応じて前記第１のクロック信号を可変に遅延させ第２のクロック信号を発生する第１の遅延回路と、
遅延制御情報を保持し、前記遅延制御情報に対応した前記遅延制御信号を前記第１の遅延回路に供給する遅延制御回路と、
前記第１のクロック信号と前記第２のクロック信号の間の遅延時間を測定し、前記遅延時間の測定結果を遅延時間情報として保持する遅延時間測定回路と、
前記遅延制御回路と前記遅延時間測定回路を前記出力端子に接続し、前記遅延制御回路で保持する前記遅延制御情報と前記遅延時間測定回路で保持する前記遅延時間情報とを、前記出力端子に伝送する出力経路と、
を備える、ことを特徴とする半導体装置。
【請求項２】
前記出力経路は、前記遅延制御情報と前記遅延時間情報とをシリアルに前記出力端子に伝送する回路を含む、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記遅延制御回路は、前記遅延制御情報を第１のカウント値として保持する第１のカウンタ回路を含む、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第３のクロック信号を受け取る入力端子と、
前記入力端子に接続され、前記第３のクロック信号に応じて前記第１のクロック信号を出力する入力回路と、
前記第２のクロック信号と前記第３のクロック信号の位相差を検出し位相検出信号を出力する位相検出回路と、
をさらに含み、
前記遅延制御回路は、前記位相検出信号に応じて、保持する前記遅延制御情報を更新する、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記遅延制御回路は、前記位相検出信号に応じて、前記第２のクロック信号の位相と前記第３のクロック信号の位相とが実質的に一致しているときに、第１の論理レベルをとり、前記第２のクロック信号の位相と前記第３のクロック信号の位相とが相違しているときに、第２の論理レベルをとるロック信号を出力し、
前記遅延時間測定回路は、
前記第１のクロック信号に応じて前記ロック信号を取り込み第１のマスク信号を発生する第１の回路と、
前記第１の回路から出力される前記第１のマスク信号を受け取り、前記第１のマスク信号を前記遅延制御信号に応じて可変に遅延させて第２のマスク信号を発生する第２の遅延回路と、
前記第１マスク信号と前記第２のマスク信号と前記第１のクロック信号とを受け取り、前記第１のクロック信号に基づく遅延時間カウントクロック信号を発生する遅延時間カウントクロック信号発生回路であって、前記第１及び第２のマスク信号の値に応じて、前記遅延時間カウントクロック信号を発生するか否かを制御する遅延時間カウントクロック信号発生回路と、
前記遅延時間カウントクロック信号に応じて、前記遅延時間情報を表す第２のカウント値を更新する第２のカウンタ回路と、
を含む、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記遅延制御回路は、前記ロックの先送りを制御するロック先送り信号を受け、前記ロック先送り信号が活性化されると、少なくとも一回目のロック判定をスキップし、前記位相検出回路にて前記第２のクロック信号の位相と前記第３のクロック信号の位相とが実質的に一致していることが検出されたときにも、前記ロック信号を前記第２の論理レベルに維持し、
次に前記第２のクロック信号の位相と前記第３のクロック信号の位相とが実質的に一致していることが検出されたときに、前記ロック信号を前記第１の論理レベルとする制御を行う、ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記出力経路は、前記遅延制御回路からの選択信号に基づき、前記ロック信号を前記出力端子から出力するか、又は、前記遅延制御情報と前記遅延時間情報を前記出力端子から出力するように制御する選択回路を備えた、ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記第１の遅延回路と前記第２の遅延回路が実質的に同一の構成を有する、ことを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記遅延制御回路は、第１の制御信号を受け取り、前記第１の制御信号に応じて第３のマスク信号を発生し、
前記半導体装置は、
前記第１のクロック信号を受け取り、前記第１の遅延回路へ前記第１のクロック信号の供給する第１のゲート回路であって、前記第３のマスク信号が活性化されているとき、前記第１のクロック信号の出力を停止する第１のゲート回路を、さらに含み、
前記遅延時間測定回路は、
前記第２のクロック信号に応じて第４のマスク信号を発生するマスク制御回路と、
前記第４のマスク信号と前記第１のクロック信号とを受け取り、前記第１のクロック信号に基づく遅延時間カウントクロック信号を発生する遅延時間カウントクロック発生回路であって、前記第４のマスク信号に応じて、前記遅延時間カウントクロック信号を発生するか否かを制御する遅延時間カウントクロック信号発生回路と、
前記遅延時間カウントクロック信号に応じて、前記遅延時間情報を示す第２のカウント値を更新する第２のカウンタ回路と、
を含む、ことを特徴とする請求項１乃至４いずれか一項に記載の半導体装置。
【請求項１０】
メモリセルアレイをさらに含み、
前記出力経路は、
第１及び第２の入力ノードと、前記出力端子に接続された出力ノードと、を含み、前記第１又は第２の入力ノードを選択的に前記出力ノードに接続する出力回路を備え、
前記出力回路の前記第１の入力ノードが、前記遅延制御回路及び前記遅延時間測定回路に共通に接続され、
前記出力回路の前記第２の入力ノードが前記メモリセルアレイに接続される、ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記出力端子は、第１の出力端子と第２の出力端子とを含み、
前記出力経路は、
前記遅延制御回路と前記第１の出力端子との間に接続され、前記遅延制御情報を前記第１の出力端子に供給する第１の切替回路と、
前記遅延時間測定回路と前記第２の出力端子との間に接続され、前記遅延時間情報を前記第２の出力端子に供給する第２の切替回路と、
を備える、ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１２】
メモリセルアレイをさらに含み、
前記第１の切替回路は、
第１及び第２の入力ノードと、
前記第１の出力端子に接続された第１の出力ノードと、  
を含み、
前記第２の切替回路は、
第３及び第４の入力ノードと、
前記第２の出力端子に接続された第２の出力ノードと、
を含み、
前記第１の切替回路の前記第１の入力ノードが前記遅延制御回路に接続され、
前記第１の切替回路の前記第２の入力ノードが前記メモリセルアレイに接続され、
前記第２の切替回路の前記第３の入力ノードが前記遅延時間測定回路に接続され、
前記第２の切替回路の前記第４の入力ノードが前記メモリセルアレイに接続される、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１の遅延回路は、前記遅延制御信号に応じて、遅延経路に含まれる遅延素子の個数を可変させることで、前記第１のクロック信号の遅延時間を可変させて出力する第１の可変遅延回路と、
前記第１の可変遅延回路から出力バッファまでの伝送経路と前記出力バッファとを模擬したレプリカ回路と、
を備え、
前記レプリカ回路は、前記第１の可変遅延回路の出力信号を受け前記第２のクロック信号を出力する、ことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
遅延制御情報に対応した遅延制御信号を第１の遅延回路に供給する遅延制御回路と、第１のクロック信号を受け取り前記遅延制御信号に応じて前記第１のクロック信号を可変に遅延させ第２のクロック信号を発生する第１の遅延回路と、を含む半導体装置の制御方法であって、
テスト時に、前記半導体装置に設けた遅延時間測定回路にて、前記第１のクロック信号と前記第２のクロック信号の間の遅延時間を測定して遅延時間情報として保持し、
前記遅延制御回路と前記遅延時間測定回路を出力回路に接続し、前記遅延制御情報と前記遅延時間情報を出力端子から出力するように制御する、ことを特徴とする半導体装置の制御方法。
【請求項１５】
前記第１のクロック信号は、前記半導体装置に入力される第３のクロック信号に応じて生成され、
前記第２のクロック信号と前記第３のクロック信号の位相差を検出する位相検出回路での位相検出結果に応じて、前記遅延制御回路は前記遅延制御情報を更新し、
さらに、前記遅延制御回路は、前記位相検出回路での前記位相検出結果に基づき、前記第２のクロック信号の位相と前記第３のクロック信号の位相とが実質的に一致している場合に、ロック状態と判定してロック信号を活性化し、前記第２のクロック信号の位相と前記第３のクロック信号の位相が相違している場合、前記ロック信号を非活性化し、
前記ロック状態のときの前記遅延制御情報と、前記ロック状態のときに測定された前記遅延時間情報を前記出力端子から出力するように制御する、ことを特徴とする請求項１４に記載の半導体装置の制御方法。
【請求項１６】
テスト時に、前記第１のクロック信号を第１の周期に設定し、前記遅延制御情報と前記遅延時間情報を前記出力端子から出力させ、
次に、前記第１のクロック信号を第２の周期に変更した上で、前記遅延制御情報と前記遅延時間情報を前記出力端子から出力させる制御を行い、
前記半導体装置の前記出力端子から出力される、これら２組の前記遅延制御情報と前記遅延時間情報を取得したテスト装置にて、前記第１の遅延回路を構成する複数段の遅延素子の一段あたりの遅延時間を導出可能としてなる、ことを特徴とする請求項１４又は１５に記載の半導体装置の制御方法。
【請求項１７】
前記半導体装置の前記遅延制御回路では、ロックの先送りを制御するロック先送り信号を受け、前記ロック先送り信号が活性化されると、少なくとも一回目のロック判定をスキップし、前記ロック信号を非活性状態に維持し、次に前記第２のクロック信号の位相と前記第３のクロック信号の位相とが実質的に一致していることが検出されたときに、前記ロック信号を活性状態とする制御を行い、
前記ロック先送り信号が非活性状態のときは、ロック判定のスキップは行わず、前記第２のクロック信号の位相と前記第３のクロック信号の位相とが実質的に一致していることが検出されたときに、前記ロック信号を活性状態とし、
テスト時に、前記ロック先送り信号を活性状態と非活性状態の一方に設定し、前記第１のクロック信号を第１の周期に設定し、前記遅延制御情報と前記遅延時間情報を、前記出力端子から出力させ、
次に、前記ロック先送り信号の活性状態と非活性状態の他方に変更し、前記第１のクロック信号は前記第１の周期のままで、前記遅延制御情報と前記遅延時間情報を、前記出力端子から出力させ、
前記半導体装置の前記出力端子から出力される、これら２組の前記遅延制御情報と前記遅延時間情報を取得したテスト装置にて、前記第１の遅延回路を構成する複数段の遅延素子の一段あたりの遅延時間を導出可能としてなる、ことを特徴とする請求項１５に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、遅延素子を有する半導体装置とその制御方法に関する。
【背景技術】
【０００２】
半導体装置の内部には、信号間のタイミング調整のために多数の遅延素子が配置されている。これらの遅延素子は、半導体装置の製造時のプロセスばらつき等により遅延時間が設計値から変化してしまう場合がある。このため、半導体装置の内部回路の信号（内部信号）のタイミング差や遅延素子の遅延時間を測定する必要がある。
【０００３】
半導体装置の内部信号のタイミング差を正確に測定するための手法として、例えば特許文献１には、チップ上のリング発振器等の遅延時間測定回路を、チップで使用する主要信号及び／又はクロックで発振、停止させ、発振回数をカウンタでカウントし、カウント結果をデータ出力回路から出力することで主要信号のタイミングをチップ毎に測定可能とした構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０９１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
遅延素子を有する半導体装置において、より簡便な方法で該遅延素子の遅延時間を測定可能とする新たな手法（技術）が望まれている。
【課題を解決するための手段】
【０００６】
本発明の１つの側面によれば、出力端子と、第１のクロック信号を受け取り、遅延制御信号に応じて前記第１のクロック信号を可変に遅延させ第２のクロック信号を発生する第１の遅延回路と、前記第１の遅延回路に関する遅延制御情報を保持し、前記遅延制御情報に対応した前記遅延制御信号を前記第１の遅延回路に供給する遅延制御回路と、前記第１のクロック信号と前記第２のクロック信号の間の遅延時間を測定し測定結果を遅延時間情報として保持する遅延時間測定回路と、前記遅延制御回路と前記遅延時間測定回路を前記出力端子に接続し、前記遅延制御情報と前記遅延時間情報とを前記出力端子に伝送する出力経路と、を備えた半導体装置が提供される。
【０００７】
本発明の他の側面によれば、遅延制御情報に対応した遅延制御信号を第１の遅延回路に供給する遅延制御回路と、第１のクロック信号を受け取り、前記遅延制御信号に応じて前記第１のクロック信号を可変に遅延させ第２のクロック信号を発生する第１の遅延回路と、を含む半導体装置の制御方法であって、テスト制御信号に基づき、前記半導体装置内に設けた遅延時間測定回路にて、前記第１のクロック信号と前記第２のクロック信号の間の遅延時間を測定して遅延時間情報として保持し、前記遅延制御回路と前記遅延時間測定回路を出力回路に接続し、前記遅延制御情報と前記遅延時間情報を出力端子から出力するように制御する、半導体装置の制御方法が提供される。
【発明の効果】
【０００８】
本発明によれば、半導体装置内部の遅延素子の遅延時間の測定を簡易化している。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態の半導体装置の全体の構成を例示する図である。
【図２】本発明の第１の実施形態のＤＬＬ回路の構成を例示する図である。
【図３】本発明の第１の実施形態のＤＬＬ回路の遅延回路の構成を例示する図である。
【図４】（Ａ）乃至（Ｃ）は本発明の第１の実施形態の遅延回路の構成を例示する図である。
【図５】（Ａ）は本発明の第１の実施形態のＤＬＬ回路の遅延時間測定回路の構成を例示する図、（Ｂ）はタイミング図である。
【図６】本発明の第１の実施形態のデータ入出力部の構成を例示する図である。
【図７】本発明の第１の実施形態のテストシステムの構成を例示する図である。
【図８】本発明の第１の実施形態のテスト手順を説明するための流れ図である。
【図９】本発明の第１の実施形態の変形例のＤＬＬ回路の構成を例示する図である。
【図１０】本発明の第２の実施形態のＤＬＬ回路の構成を例示する図である。
【図１１】本発明の第２の実施形態のテスト手順を説明するための流れ図である。
【図１２】本発明の第３の実施形態の半導体装置の全体の構成を例示する図である。
【図１３】本発明の第３の実施形態のＤＬＬ回路の構成を例示する図である。
【図１４】本発明の第３の実施形態のデータ入出力部の構成を例示する図である。
【図１５】本発明の第４の実施形態のＤＬＬ回路の構成を例示する図である。
【図１６】本発明の第４の実施形態のＤＬＬ回路の遅延時間測定回路の構成を例示する図である。
【図１７】本発明の第４の実施形態のＤＬＬ回路の遅延時間測定回路の動作を例示するタイミング図である。
【発明を実施するための形態】
【００１０】
はじめに本発明の基本概念を説明し、つづいて実施形態について説明する。
【００１１】
本発明の半導体装置によれば、位相調整回路として、ＤＬＬ（Delay Locked Loop）回路を含み、
・ＤＬＬ回路の遅延回路内の可変遅延回路で使用している遅延素子の個数情報と、
・ＤＬＬ回路がロックした時の該遅延回路に入力される遅延前のクロック信号（第１のクロック信号）と遅延後のクロック信号（第２のクロック信号）の間の遅延時間（遅延時間差情報）を、半導体装置の出力端子から、半導体装置外部に出力可能としたことを特徴の１つとしている。
【００１２】
ＤＬＬ回路の可変遅延回路で使用している遅延素子の個数情報（遅延制御情報）は、ＤＬＬ回路の可変遅延回路を制御する第１のカウンタのカウント値（第１のカウント値）として保持出力される。一方、遅延時間情報は、遅延前のクロック信号（第１のクロック信号）と遅延後のクロック信号（第２クロック信号）の対応するエッジとの間のクロック数をカウントする第２のカウンタのカウント値（第２のカウント値）として保持出力される。第２のカウンタのカウント値は、遅延回路が、第１のクロック信号の何番目のエッジで第２のクロック信号がロックしたかを示す情報に対応している。
【００１３】
本発明によれば、テスト対象の半導体装置に供給する外部クロック信号の周波数を第１の周波数として遅延制御情報と遅延時間情報を測定出力し、次に、外部クロック信号の周波数を第２の周波数に変更した上で、遅延制御情報と遅延時間情報を測定出力するようにしてもよい（実施形態１）。あるいは、テスト対象の半導体装置に供給する外部クロック信号の周波数は変えずに、ロックするクロック信号のエッジを変化（シフト）させる前と、ロックするクロック信号のエッジを変化（シフト）させた後の異なる条件で、遅延制御情報と遅延時間情報を測定出力するようにしてもよい（実施形態２）。
【００１４】
そして、テスト対象の半導体装置の出力端子から出力される遅延制御情報と遅延時間情報から、簡易な演算を用いて、ＤＬＬ回路の遅延素子の１個当たりの遅延時間の絶対値を求めることができる。以下、図面を参照していくつかの実施形態について詳細に説明する。
【００１５】
＜第１の実施形態＞
図１は、本発明の第１の実施形態の半導体装置の全体の構成を説明するための図である。本実施形態において、半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）からなる。図１を参照すると、半導体装置１は、例えばデータ端子ＤＱからの入出力をクロック信号に同期して行うクロック同期型のＤＲＡＭからなり、コマンド入力回路（Input Buffer1: IB1）１１、アドレス入力回路（Input Buffer2: IB2)１２、クロック入力回路（Input Buffer3: IB3）１３、動作制御部（Operation Control Unit: OCU）１４、テスト制御部（Test Control Unit: TCU）１５、ロウデコーダ(Row Decoder: XDEC)１６、カラムデコーダ（Column Decoder: YDEC）１７、メモリアレイ（Memory Array: MA）１８、データ入出力部（I/O Unit）１９、及び、ＤＬＬ（Delay Locked Loop）回路２０を備えている。以下、各部について概説する。
【００１６】
コマンド入力回路１１は、外部コマンド信号ＣＭＤに応じて、内部コマンド信号ＰＣＭＤを生成する。
【００１７】
アドレス入力回路１２は、外部アドレス信号ＡＤＤに応じて、内部アドレス信号ＰＡＤＤを発生する。
【００１８】
クロック入力回路１３は、外部クロック信号ＥｘＣＬＫ（第３のクロック信号）に応じて、内部クロック信号ＰＣＬＫを発生する。
【００１９】
動作制御部１４は、内部コマンド信号ＰＣＭＤ、内部アドレス信号ＰＡＤＤ、及び、内部クロック信号ＰＣＬＫに応じて、メモリアレイ１８の動作を制御するためのロウ制御信号ＲＣＴＬ、カラム制御信号ＣＣＴＬ、及び、入出力制御信号Ｉ／Ｏ  ＣＴＬの各種制御信号を生成して出力する。
【００２０】
ロウ制御信号ＲＣＴＬは、例えば、ロウアドレス及びセンスアンプ駆動信号を含む。カラム制御信号ＣＣＴＬは、例えば、カラムアドレス及びＹスイッチ駆動タイミング信号を含む。入出力制御信号Ｉ／Ｏ ＣＴＬは、例えば、メモリアレイ（ＭＡ）１８とデータ入出力部１９との間のデータ転送に関係する各種タイミング信号を含む。またＩ／Ｏ ＣＴＬは、データ入出力部１９の出力バッファ（不図示）の出力を制御する出力イネーブル信号ＯＥ（不図示）を含む。
【００２１】
また、動作制御部１４は、内部コマンド信号ＰＣＭＤがテスト動作を示すときに、テスト信号ＴＥＳＴをテスト制御部１５に供給する。
【００２２】
テスト制御部１５は、動作制御部１４からのテスト信号ＴＥＳＴが活性化されると、内部アドレス信号ＰＡＤＤとして供給されるテストコードに応じて、種々の内部テスト信号を発生する。
【００２３】
内部テスト信号には、例えば、ＤＬＬ回路２０のテスト動作を開始するＤＬＬテストイネーブル信号ＴＤＥＮ、テスト動作時にＤＬＬ回路２０をリセットするテストＤＬＬリセット信号ＴＤＲＳＴ、出力モード選択信号ＴＯＭＯＤＥ１、ＴＯＭＯＤＥ２と、データ入出力部１９に供給されるＤＬＬ情報リード信号ＤＬＬ＿Ｒが含まれる。
【００２４】
メモリアレイ（ＭＡ）１８は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のワード線ＷＬと複数のビット線ＢＬの交点に配置された複数のメモリセルＭＣを含む。なお、図１では、簡単のため、ワード線ＷＬ、ビット線ＢＬ、メモリセルＭＣは各１つが示されている。
【００２５】
また、メモリアレイ１８のワード線ＷＬの端部にロウデコーダ回路（ＸＤＥＣ）１６が配置され、ビット線ＢＬの端部にカラムデコーダ回路（ＹＤＥＣ）１７が配置されている。ロウデコーダ回路（ＸＤＥＣ）１６は、複数のワード線ＷＬから、ロウアドレスで指定される所望のワード線ＷＬを選択的に活性化する。カラムデコーダ回路（ＹＤＥＣ）１７は、カラムアドレスで指定されるカラムの不図示のＹスイッチ（カラム選択スイッチ）を導通させて、複数のビット線ＢＬの中から当該カラムのビット線ＢＬを選択的にデータ入出力部１９に接続する。
【００２６】
データ入出力部１９は、メモリアレイ１８とデータ端子ＤＱとの間に配置されている。データ入出力部１９は、動作制御部１４から供給される入出力制御信号Ｉ／Ｏ  ＣＴＬと、ＤＬＬ回路２０から供給される出力クロック信号ＬＣＬＫに応じて動作する。データ入出力部１９は、リード動作時には、メモリアレイ１８から読み出されたデータＤＡＴＡ（リードデータ）を受け取ってデータ端子ＤＱを介して外部に出力する。データ入出力部１９は、ライト動作時には、外部からデータ端子ＤＱを介して供給されるデータＤＡＴＡ（ライトデータ）を受け取り、メモリアレイ１８に供給する。
【００２７】
また、データ入出力部１９は、テスト動作時に、ＤＬＬ回路２０から供給されるＤＬＬ状態情報ＤＬＬ＿ＩＮＦを、データ端子ＤＱを介して外部に出力する。データ入出力部１９の構成の詳細は後述する。
【００２８】
ＤＬＬ回路２０は、内部クロック信号ＰＣＬＫを遅延して外部クロック信号ＥｘＣＬＫに同期した出力クロック信号ＬＣＬＫを発生する。また、ＤＬＬ回路２０は、テスト動作時に、ＤＬＬ回路２０の遅延に関連する情報であるＤＬＬ状態情報ＤＬＬ＿ＩＮＦを出力する。
【００２９】
ＤＬＬ状態情報ＤＬＬ＿ＩＮＦは、
・ＤＬＬ回路２０の遅延回路内の可変遅延回路の遅延素子の個数情報、
・ロック時における遅延前のクロック信号と遅延後のクロック信号の遅延時間差情報、
の両方を含む。
【００３０】
ここで、遅延前のクロック信号は、図１のＤＬＬ回路２０の遅延回路（不図示）へ入力される内部クロック信号ＰＣＬＫであり、遅延後のクロック信号は、ＤＬＬ回路２０の遅延回路（不図示）から出力されるクロック信号（後述する図２のＲＣＬＫ）である。
【００３１】
図２は、図１のＤＬＬ回路２０の詳細な構成を例示する図である。図２を参照すると、ＤＬＬ回路２０は、可変遅延回路（Delay Line 1: DL1）２１と、遅延回路カウンタ（Delay Line Counter: DLC）（第１の遅延制御回路）２２と、ＤＬＬ制御回路(DLL CTL)２３と、位相検出器（Phase Detector: PD）２４と、レジスタ(Register: REG)２５と、第１のレプリカ回路(replica1:REP1)２６と、遅延時間測定回路(NV_DET)２７と、第１の選択回路（multiplexer: MUX1）２８とを備えている。以下、各部について説明する。ここで、可変遅延回路２１と第１のレプリカ回路２６は、第１の遅延回路を構成する。
【００３２】
可変遅延回路２１は、内部クロック信号ＰＣＬＫを入力とし、該内部クロック信号ＰＣＬＫを遅延させた信号を出力クロック信号ＬＣＬＫとして出力する。可変遅延回路２１は、遅延回路カウンタ２２から供給される遅延制御信号Ｃ＿ＤＥＬＡＹに応じて遅延時間（出力クロック信号ＬＣＬＫと内部クロック信号ＰＣＬＫの遅延時間）を可変させる。
【００３３】
本実施形態では、可変遅延回路２１は、図３に示すように、遅延の粗調整を行う粗調整遅延回路（Coarse Delay Line 1:CDL1）２１１と、遅延の微調整を行う微調整遅延回路（Fine Delay Line 1:FDL1）２１２と、を含む。粗調整遅延回路２１１には、遅延回路カウンタ２２から遅延制御信号Ｃ＿ＣＤＥＬＡＹが供給され、微調整遅延回路２１２には、遅延回路カウンタ２２から遅延制御信号Ｃ＿ＦＤＥＬＡＹが供給される。ただし、本発明において、ＤＬＬの可変遅延回路は、粗調整遅延回路と微調整遅延回路を含む構成に限定されるものでないことは勿論である。
【００３４】
粗調整遅延回路２１１は、図４（Ａ）に示すように、複数の粗調整遅延素子（Coarse Delay Element: CDE）２１３−１〜２１３−ｍ（ただし、ｍは予め定められた所定の正整数）を含む。微調整遅延回路２１２は、図４（Ｂ）に示すように、複数の微調整遅延素子（Fine Delay Element: FDE）２１４−１〜２１４−８を含む。
【００３５】
粗調整遅延素子２１３及び微調整遅延素子２１４の各々は、例えばインバータ回路を２段カスケード接続した構成を有する。インバータ回路は、ＣＭＯＳ（Complementary MOS)インバータで構成してもよい。粗調整遅延素子２１３を構成するインバータ回路に含まれるトランジスタは、微調整遅延素子２１４を構成するインバータに含まれるトランジスタよりも電流駆動能力が大きいものとする。
【００３６】
ただし、粗調整遅延素子２１３及び微調整遅延素子２１４の構成は、インバータ回路２段の構成に限定されるものではない。例えば、インバータ回路１段で構成してもよい。あるいは、インバータ回路の代わりに、ＮＡＮＤ回路（例えば２入力ＮＡＮＤ回路の一方の入力端子を電源電位とし他方の入力端子に信号を入力する）を用いてもよい。同様に、粗調整遅延素子２１３の遅延時間と微調整遅延素子２１４の遅延時間の差のつけかたも、トランジスタサイズに限定されるものではない。例えば、粗調整遅延素子（ＣＤＥ）２１３と微調整遅延素子（ＦＤＥ）２１４の電源電圧を互いに異ならせることで、遅延時間に違いを持たすようにしてもよい。あるいは、粗調整遅延素子２１３と微調整遅延素子２１４で、対応するＭＯＳトランジスタの閾値電圧Ｖｔｈを異ならせることで、それぞれの遅延時間に違いを持たすようにしてもよい。
【００３７】
また、粗調整遅延素子２１３及び微調整遅延素子２１４が信号を差動で伝送する場合、インバータ回路は差動回路（差動インバータ）で構成してもよい。この場合、差動増幅器を構成する差動対のテール電流を異ならせることで、粗調整遅延素子２１３と微調整遅延素子２１４の遅延時間に差をつけるようにしてもよい。
【００３８】
ここで、複数の粗調整遅延素子２１３−１〜２１３−ｍの遅延時間は互いに実質的に等しい。複数の微調整遅延素子２１４−１〜２１４−８の遅延時間も互いに実質的に等しい。１つの粗調整遅延素子２１３の遅延時間は、１つの微調整遅延素子２１４の遅延時間よりも大きく、ｎ倍となっているものとする。ただし、ｎは予め定められた所定の数であり、整数に限定されるものではない。
【００３９】
粗調整遅延回路２１１は、粗調整制御信号Ｃ＿ＣＤＥＬＡＹに応じて、粗調整遅延回路（ＣＤＬ１）内の粗調整遅延素子（ＣＤＥ）２１３の利用基数を変更する（カスケード接続されるＣＤＥの段数を変更する）ことで、自身の遅延時間を変化させる。同様に、微調整遅延回路２１２においても、微調整制御信号Ｃ＿ＦＤＥＬＡＹに応じて遅延時間の微調整を行う。
【００４０】
微調整遅延回路２１２には多様な形式が存在する。特に限定されるものではないが、図４（Ｂ）に示す例では、遅延時間として粗調整遅延素子（ＣＤＥ）の１／８を１単位とする微調整遅延素子（ＦＤＥ）が例示されている。微調整遅延回路２１２内の微調整遅延素子（ＦＤＥ）２１４は、最大８基の利用した時点の遅延が、粗調整遅延回路２１１内の粗調整遅延素子（ＣＤＥ）２１３の１値増加に対応し、０基利用状態に戻る。例えば粗調整遅延回路２１１内の粗調整遅延素子（ＣＤＥ）２１３の利用基数がＸ（Ｘは非負整数）のとき、微調整遅延回路２１２内の微調整遅延素子（ＦＤＥ）２１４の利用基数が８になると、繰り上がり（キャリー）が生じ、粗調整遅延素子（ＣＤＥ）２１３の利用基数がＸ＋１となり、微調整遅延素子（ＦＤＥ）２１４の利用基数は０となる。
【００４１】
すなわち、遅延時間に関して、
１×ＣＤＥ＝８×ＦＤＥ
の関係性を有することで、ＦＤＥの実装基数を抑制している。以上の各操作は遅延回路カウンタ２２にて行われる。
【００４２】
遅延回路カウンタ２２は、粗調整遅延回路（ＣＤＬ１）２１１と微調整遅延回路（ＦＤＬ）２１２の遅延素子（ＣＤＥ、ＦＤＥ）の利用基数を保持する。図４（Ａ）に示すように、遅延回路カウンタ２２の下位ビットをＦＤＬカウンタに割り当て、ＦＤＬカウンタの繰り上がり（キャリー）をＣＤＬカウンタのカウント値の最下位ビット（Least Significant Bit: LSB）に反映させている。
【００４３】
なお、「粗調整遅延制御信号Ｃ＿ＣＤＥＬＡＹ」、及び、「微調整遅延制御信号Ｃ＿ＦＤＥＬＡＹ」を併せて、単に、「遅延制御信号Ｃ＿ＤＥＬＡＹ」と呼ぶ場合がある。例えば図２等において、遅延回路カウンタ２２からの信号Ｃ＿ＤＥＬＡＹは、粗調整遅延制御信号Ｃ＿ＣＤＥＬＡＹ、及び、微調整遅延制御信号Ｃ＿ＦＤＥＬＡＹを含む。
【００４４】
図４（Ｃ）は、図４（Ａ）の粗調整遅延素子（ＣＤＥ）２１３の構成の概略を説明する図である。粗調整遅延素子（ＣＤＥ）２１３は入力した信号を遅延させる単位遅延素子２１５（例えば、上記したようにインバータ２段）と、遅延回路カウンタ２２から遅延制御信号Ｃ＿ＣＤＥＬＡＹの対応する１ビットを選択制御信号として入力し、該選択制御信号が"０"のとき、入力した信号を選択して出力し、該選択制御信号が"１"のとき、単位遅延素子２１５で遅延させた信号を選択して出力する。微調整遅延素子（ＦＤＥ）２１４は、遅延回路カウンタ２２から遅延制御信号Ｃ＿ＦＤＥＬＡＹの対応する１ビットを選択制御信号として入力する点と単位遅延素子２１５の遅延量が相違する以外、図４（Ｃ）と同一の構成としてもよい。なお、図３及び図４に示した構成の可変遅延回路２１は、遅延回路カウンタ２２からの遅延制御信号Ｃ＿ＣＤＥＬＡＹにより、粗調整遅延素子（ＣＤＥ）２１３の利用基数（個数）を選択する構成としているが、図４（Ａ）の粗調整遅延回路（ＣＤＬ１）２１１における各段の粗調整遅延素子（ＣＤＥ）２１３の出力信号を入力として受け取る選択回路を設け、該選択回路において、遅延回路カウンタ２２からの遅延制御信号Ｃ＿ＣＤＥＬＡＹの値に対応する段の粗調整遅延素子（ＣＤＥ）２１３の出力信号を１つ選択して出力する構成としてもよい。微調整遅延回路２１２についても同様とされる。
【００４５】
再び、図２を参照すると、遅延回路カウンタ２２から出力される遅延制御信号Ｃ＿ＤＥＬＡＹは、上述したように、可変遅延回路（ＤＬ１）２１に供給されるほか、さらに、遅延時間測定回路（ＮＶ＿ＤＥＴ）２７及びレジスタ（ＲＥＧ）２５にも供給される。
【００４６】
遅延回路カウンタ２２は、ＤＬＬ制御回路２３から供給される遅延カウントクロック信号ＤＣ＿ＣＬＫに応じて、自身のカウント値をアップ又はダウンする。遅延回路カウンタ２２は、ＤＬＬ制御回路２３から供給されるアップダウン信号ＵＰ／ＤＷＮがカウントアップを示すときには、遅延カウントクロック信号ＤＣ＿ＣＬＫの立ち上がりに応答して、自身のカウント値を１つカウントアップし（インクリメント）、アップダウン信号ＵＰ／ＤＷＮがカウントダウンを示すときには、遅延カウントクロック信号ＤＣ＿ＣＬＫの立ち上がりに応答して、自身のカウント値を１つカウントダウン（デクリメント）する。
【００４７】
第１のレプリカ回路（ＲＥＰ１）２６は、図１に示したデータ入出力部１９の遅延時間を再現する。第１のレプリカ回路２６は、図１のＤＬＬ回路２０からデータ入出力部１９の出力バッファ（不図示）までの伝送経路と該出力バッファ（不図示）とを模擬したものであり、可変遅延回路（ＤＬ１）２１の出力クロック信号ＬＣＬＫを、データ入出力部１９の出力バッファの遅延時間分遅延させ、レプリカクロック信号ＲＣＬＫとして出力する。ここで、レプリカクロック信号ＲＣＬＫとのタイミングは、リード動作時にデータＤＡＴＡ（リードデータ）が出力端子ＤＱから出力されるタイミングと実質的に等しくなる。
【００４８】
位相比較器（ＰＤ）２４は、外部クロック信号ＥｘＣＬＫの位相と、レプリカクロック信号ＲＣＬＫの位相とを比較し、比較結果を、位相比較結果信号ＰＣＲとして、ＤＬＬ制御回路２３に出力する。
【００４９】
ＤＬＬ制御回路２３は、ＤＬＬ回路２０の動作を制御する各種信号を発生する。ＤＬＬ制御回路２３は、テスト動作時に、テスト制御部１５から供給されるＤＬＬテストイネーブル信号ＴＤＥＮに応じて活性化される。ＤＬＬ制御回路２３は、テスト動作時に、テスト制御部１５から供給されるＤＬＬリセット信号ＴＤＲＳＴに応じて、ＤＬＬ回路２０内の各回路の設定を初期状態にリセットする。
【００５０】
ＤＬＬ制御回路２３は、テスト動作時に、テスト制御部１５から供給される出力モード選択信号ＴＯＭＯＤＥ１、２に応じて、選択信号ＳＥＬの論理レベルを変化させる。なお、ＤＬＬ制御回路２３は、テスト動作時以外の通常動作時にも、不図示の各種制御信号に応じて、所望の動作を実行する。
【００５１】
また、ＤＬＬ制御回路２３は、内部クロック信号ＰＣＬＫに応じて、遅延カウントクロック信号ＤＣ＿ＣＬＫを発生する。
【００５２】
ＤＬＬ制御回路２３は、位相比較結果信号ＰＣＲに応じて（位相の進み、位相の遅れに応じて）、アップダウン信号ＵＰ／ＤＷＮを発生する。
【００５３】
さらに、ＤＬＬ制御回路２３は、位相比較結果信号ＰＣＲに応じて、ロック信号ＬＯＣＫを発生する。具体的には、位相比較結果信号ＰＣＲが、位相の不一致を示しているときは、ロック信号を非活性レベルのローレベルに維持し、位相比較結果信号ＰＣＲが位相の一致を示したとき、例えば、ハイレベルとローレベルを繰り返すとき、ロック信号ＬＯＣＫを活性レベルのハイレベルに変化させる。すなわち、ロック信号ＬＯＣＫは、ＤＬＬ回路２０が、遅延調整動作を完了したことを示す信号である。
【００５４】
レジスタ（ＲＥＧ）２５は、遅延回路カウンタ（ＤＬＣ）２２から供給される遅延制御信号Ｃ＿ＤＥＬＡＹと、遅延時間測定回路（ＮＶ＿ＤＥＴ）２７から供給される遅延時間情報Ｃ＿ＮＶＡＬの両方を保持し、遅延制御信号Ｃ＿ＤＥＬＡＹと遅延時間情報Ｃ＿ＮＶＡＬをレジスタ出力信号ＲＥＧ＿ＯＵＴとして出力する。好ましくは、レジスタ２５は、遅延制御信号Ｃ＿ＤＥＬＡＹ及び遅延時間情報をシリアルに出力する。レジスタ２５は、例えば遅延制御信号Ｃ＿ＤＥＬＡＹ、及び、遅延時間情報Ｃ＿ＮＶＡＬをパラレルビットで受け取って記憶保持し、出力時には、それぞれの最上位ビット（Most Significant Bit: MSB）又は最下位ビット（LSB）側から順にシリアルに出力する。
【００５５】
第１の選択回路（ＭＵＸ１）２８は、ＤＬＬ制御回路２３からの選択制御信号ＳＥＬの論理レベルに応じて、ロック信号ＬＯＣＫ又はレジスタ出力信号ＲＥＧ＿ＯＵＴのいずれか一方をＤＬＬ状態情報ＤＬＬ＿ＩＮＦとして出力する。
【００５６】
遅延時間測定回路（ＮＶ＿ＤＥＴ）２７は、ロック信号ＬＯＣＫと遅延制御信号Ｃ＿ＤＥＬＡＹとを入力し、内部クロック信号ＰＣＬＫとレプリカクロックＲＣＬＫの伝播遅延時間を測定する。具体的には、遅延時間測定回路２７は、内部クロック信号ＰＣＬＫとレプリカクロック信号ＲＣＬＫの間の遅延時間が、内部クロック信号ＰＣＬＫの何周期分であるかをカウントし、カウント値をＣ＿ＮＶＡＬとして出力する。
【００５７】
図５（Ａ）は、図２の遅延時間測定回路（ＮＶ＿ＤＥＴ）２７の構成を例示する図である。図５（Ｂ）は、遅延時間測定回路２７の動作例を模式的に示すタイミング図である。図５（Ｂ）には、図５（Ａ）におけるＰＣＬＫ、ＬＯＣＫ、ＭＳＫ１、ＭＳＫ２、ＮＣ＿ＣＬＫの電圧波形と、カウント値Ｃ＿ＮＶＡＬの推移が模式的に示されている。
【００５８】
図５（Ａ）を参照すると、遅延時間測定回路２７は、フリップフロップ２７１、第２の可変遅延回路（ＤＬ２）２７２と、第２のレプリカ回路（ＲＥＰ２）２７３と、ＡＮＤ回路（３入力ＡＮＤ回路）２７５と、時間差カウント回路（ＮＶＣ）２７６と、を備えている。
【００５９】
フリップフロップ２７１は、内部クロック信号ＰＣＬＫの立ち上がりエッジに応答して、データ端子Ｄに入力されるロック信号ＬＯＣＫの値を取り込み、取り込んだロック信号をマスク信号ＭＳＫ１として出力端子Ｑより出力する。
【００６０】
第２の可変遅延回路（ＤＬ２）２７２は、図２乃至図４を参照して説明した可変遅延回路（ＤＬ１）２１と実質的に同一の構成を有する。第２の可変遅延回路２７２は、遅延回路カウンタ（ＤＬＣ）２２から供給される遅延制御信号Ｃ＿ＤＥＬＡＹにより規定された遅延時間、フリップフロップ２７１からのマスク信号ＭＳＫ１を遅延させる。
【００６１】
第２のレプリカ回路（ＲＥＰ２）２７３は、図２の第１のレプリカ回路（ＲＥＰ１）２６と実質的に同一の構成を有する。第２のレプリカ回路２７３は、第２の可変遅延回路２７２から出力されるマスク信号ＭＳＫ１をさらに遅延させる。
【００６２】
インバータ２７４は、第２のレプリカ回路２７３から出力されるマスク信号ＭＳＫ１を受け取り、マスク信号ＭＳＫ１を反転した信号をマスク信号ＭＳＫ２として出力する。
【００６３】
ＡＮＤ回路２７５は、マスク信号ＭＳＫ１、ＭＳＫ２、及び内部クロック信号ＰＣＬＫを入力として受ける。ＡＮＤ回路２７５は、マスク信号ＭＳＫ１、ＭＳＫ２が共にハイレベルをとる期間にのみ、内部クロック信号ＰＣＬＫを時間差カウントクロック信号ＮＣ＿ＣＬＫとして、時間差カウント回路（ＮＶＣ）２７６に供給する。ＡＮＤ回路２７５は、マスク信号ＭＳＫ１、ＭＳＫ２のうちの少なくとも一方がローレベルのときは、時間差カウントクロック信号ＮＣ＿ＣＬＫをローレベルとする（時間差カウントクロック信号ＮＣ＿ＣＬＫの出力を停止する）。
【００６４】
時間差カウント回路（ＮＶＣ）２７６は、時間差カウントクロック信号ＮＣ＿ＣＬＫの例えば立ち上がりエッジに応じて、自身のカウント値をカウントアップする。時間差カウント回路（ＮＶＣ）２７６は、例えば周知のリップルカウンタ（非同期式カウンタ）で構成される。但し、時間差カウント回路（ＮＶＣ）２７６は、同期式カウンタで構成してもよいことは勿論である。時間差カウント回路（ＮＶＣ）２７６は、自身のカウント値を遅延時間情報Ｃ＿ＮＶＡＬとして出力する。
【００６５】
図５（Ｂ）のタイミング波形図に模式的に示すように、ロック信号ＬＯＣＫがローレベルをとるときには、マスク信号ＭＳＫ１がローレベルとなり、時間差カウントクロック信号ＮＣ＿ＣＬＫは非活性化されている。
【００６６】
ロック信号ＬＯＣＫがハイレベルに遷移し、フリップフロップ２７１がマスク信号ＭＳＫ１をハイレベルにすると、ＡＮＤ回路２７５は、入力した内部クロック信号ＰＣＬＫを通過させ時間差カウントクロック信号ＮＣ＿ＣＬＫとして出力し、時間差カウント回路２７６での時間差カウントクロック信号ＮＣ＿ＣＬＫのカウント動作がスタートする。
【００６７】
その後、マスク信号ＭＳＫ１がハイレベルに遷移したのち、可変遅延回路２７２及びレプリカ回路２７３の合計の遅延時間が経過すると、マスク信号ＭＳＫ２がローレベルに遷移し、ＡＮＤ回路２７５の出力はローレベルとなり、時間差カウントクロック信号ＮＣ＿ＣＬＫは非活性化され（ローレベル固定）、時間差カウント回路２７６でのカウント動作は停止する。
【００６８】
従って、カウント動作終了時の時間差カウント回路２７６のカウント値であるＣ＿ＮＶＡＬは、可変遅延回路２７２及びレプリカ回路２７３の合計の遅延時間が、内部クロック信号ＰＣＬＫの何クロック分であったかを表している。図５（Ｂ)の例では、遅延時間情報Ｃ＿ＮＶＡＬは４ビットバイナリ表示の"０１１０"（１０進表示の６）である。
【００６９】
上述の通り、可変遅延回路２７２及びレプリカ回路２７３は、図２の可変遅延回路２１及びレプリカ回路２６とそれぞれ実質的に同一の構成を有する。
【００７０】
従って、可変遅延回路２７２とレプリカ回路２７３の遅延時間の合計は、内部クロック信号ＰＣＬＫとレプリカクロック信号ＲＣＬＫの遅延時間差と実質的に等しくなる。
【００７１】
図６は、図１のデータ入出力部１９の構成を例示する図である。図６を参照すると、データ入出力部１９は、出力信号として、メモリアレイ（図１の１８）からのデータとＤＬＬ回路（図２の２０）から供給されるＤＬＬ状態情報を出力するデータ入出力回路１９１と、出力信号としてメモリアレイ１８からのデータのみを出力するデータ入出力回路１９２と、を含む。データ入出力回路１９２は、データ端子ＤＱの個数から１差し引いた個数分、並設される。データ入出力回路１９１とデータ入出力回路１９２のいずれの回路も、メモリアレイ１８へのデータ入力は同様に行う。すなわち、２つのデータ入出力端子ＤＱからの信号をそれぞれ受信する入力バッファ回路１９５−１、１９５−２からのデータが、データ制御回路（Data CTL）１９３−１、１９３−２にそれぞれ入力され、メモリアレイ１８に転送される。なお、データ端子ＤＱからのデータ入力のとき、出力イネーブル信号ＯＥは非活性状態に設定され、出力バッファ（トライステートバッファ）１９４−１、１９４−２は、出力ディセーブル状態（出力はハイインピーダンス（Ｈｉ−Ｚ）状態）とされる。
【００７２】
データ入出力回路１９１は、選択回路（ＭＵＸ）１９６を含む。選択回路１９６は、データ制御回路（Data CTL）１９３−１を介して供給されるメモリアレイ１８からのデータＤＡＴＡ（リードデータ）と、ＤＬＬ回路２０から供給されるＤＬＬ状態情報ＤＬＬ＿ＩＮＦとのいずれか一方を、テスト制御部（図１の１５）からのＤＬＬ情報リード信号ＤＬＬ＿Ｒに基づき、選択し、活性状態の出力イネーブル信号ＯＥにより出力イネーブル状態に設定された出力バッファ１９４−１に供給する。すなわち、選択回路１９６は、ＤＬＬ情報リード信号ＤＬＬ＿Ｒがハイレベルのときは、ＤＬＬ状態情報ＤＬＬ＿ＩＮＦを選択して出力バッファ１９４−１に供給し、データ端子ＤＱからＤＬＬ状態情報ＤＬＬ＿ＩＮＦがシリアルに出力される。一方、ＤＬＬ情報リード信号ＤＬＬ＿Ｒがローレベルのときは、選択回路１９６は、メモリアレイ１８からのデータＤＡＴＡ（リードデータ）を選択して出力バッファ１９４−１に供給し、データ端子ＤＱからデータＤＡＴＡ（リードデータ）がシリアルに出力される。
【００７３】
選択回路１９６を含む点以外は、データ入出力回路１９１とデータ入出力回路１９２は実質的に同じ構成を有する。即ち、データ制御回路１９３、出力バッファ１９４及び入力バッファ１９５を含む。データ制御回路１９３は、図１の動作制御部１４からの入出力制御信号Ｉ／Ｏ  ＣＴＬ及びＤＬＬ回路２０からの出力クロック信号ＬＣＬＫに応じて動作する。なお、データ入出力回路１９１は、複数のデータ端子ＤＱのうちの端部（例えば最下位ビットＤＱ０）に接続する構成に限定されるものでなく、任意のデータ端子ＤＱに接続してよいことは勿論である。
【００７４】
図７は、本実施形態におけるテスト系の構成を模式的に例示する図である。半導体装置（半導体メモリ）１は、図１乃至図６を参照して説明した半導体装置（ＤＲＡＭ）１である。
【００７５】
テスト装置２は、プログラムを実行するＣＰＵ等を含む制御部２０２、プログラムやテスト結果を保持するメモリ等を含む保持部２０３、テスト対象となる半導体装置１との接続のための入力バッファ２０４、及び出力バッファ２０５、周辺装置２０７との接続のためのインターフェース部２０６を備えたテスト処理装置２０１と、モニタ２０８、外部記憶装置２０９、及びキーボード２１０等の周辺装置２０７を含む。なお、テスト装置２は、メモリテスタ等の自動テスト装置を用いてもよい。この場合、出力バッファ２０５は、半導体装置１の外部端子に接続され、該外部端子にテストパタンを印加するピンエクトロニクス・ドライバを表し、入力バッファ２０４は、半導体装置１の外部端子に接続され、該外部端子からの出力信号を期待値パタンと比較するピンエクトロニクス・コンパレータを表している。制御部２０２は、被試験デバイス（Device Under Test: DUT）に対して供給すべきパタン列を生成するパタン発生器や、被試験デバイスに与える信号のエッジ等を設定するタイミング発生器等を備えた構成としてもよい。保持部２０３はテストパタンを保持するパタンメモリを備えた構成としてもよい。
【００７６】
テスト装置２は、保持部２０３に記憶されたテストプログラムに応じた処理を制御部２０２で実行し、被試験デバイスである半導体装置１にテストコマンドＴＣＭＤ、テストコードＴＣＯＤＥ、及びテストクロック信号ＴＣＬＫを供給する。
【００７７】
半導体装置１は、テスト装置２からのテストコマンドＴＣＭＤ、テストコードＴＣＯＤＥ、及び、テストクロック信号ＴＣＬＫを、それぞれ、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、及び、外部クロック信号ＥｘＣＬＫとして、対応する端子で受け取る。
【００７８】
また、テスト装置２は、半導体メモリ１から読み出されたＤＬＬ状態信号ＤＬＬ＿ＩＮＦを保持すると共に、後述の説明に基づいた演算を、ＤＬＬ状態信号ＤＬＬ＿ＩＮＦに対して実行することで、可変遅延回路２１の微調整遅延素子（ＦＤＥ）２１４及び粗調整遅延素子（ＣＤＥ）２１３のそれぞれの遅延時間を算出し、算出結果を保持部２０３に保持すると共に、モニタ２０８に表示する。この一連の演算もプログラムとして保持部２０３に保持されている。
【００７９】
図８は、図７を参照して説明した本実施形態のテスト系によるテスト手順を説明するための流れ図である。図８と、図１乃至図７を参照して、本実施形態におけるテスト手順を説明する。
【００８０】
半導体装置１がテスト状態、即ち、図１のテスト信号ＴＥＳＴが活性化され、テスト制御部１５が活性化している状態で、以下のフローを実行する。また、この時点で、テスト装置２は、第１の周期（ｔＣＫ＝１５００ｐｓ(pico second)）のテストクロック信号ＴＣＬＫを発行する。テストクロック信号ＴＣＬＫは、半導体装置１の外部クロック信号ＥｘＣＬＫとして供給され、内部クロック信号ＰＣＬＫは、第１周期ｔＣＫ（＝１５００ｐｓ）となる。
【００８１】
テスト装置２は、テストＤＬＬイネーブルを示すテストコードＴＣＯＤＥ１を発行する（ステップＳ１）。これに応じて、半導体装置１において、テスト制御部１５が、ＤＬＬテストイネーブル信号ＴＤＥＮを出力し、ＤＬＬ回路２０が活性化する。さらに、半導体装置１のテスト制御部１５がＤＬＬ情報リード信号ＤＬＬ＿Ｒを活性化する。
【００８２】
テスト装置２は、テストコマンドとして、テストＤＬＬリセットを示すテストコードＴＣＯＤＥ２を発行する（ステップＳ２）。これに応じて、半導体装置１においてテスト制御部１５が、ＤＬＬリセット信号ＴＤＲＳＴを出力して、ＤＬＬ回路２０をリセットする。
【００８３】
テスト装置２は、ロック信号ＬＯＣＫの出力を示すテストコードＴＣＯＤＥ３を発行する（ステップＳ３）。これに応じて、半導体装置１においてテスト制御部１５が出力モード選択信号ＴＯＭＯＤＥ１を出力し、ＤＬＬ制御回路２３が選択信号ＳＥＬをハイレベルする。その結果、半導体装置１のＤＬＬ回路２０において、選択回路２８が、ロック信号ＬＯＣＫを選択出力し、ＤＬＬ状態情報ＤＬＬ＿ＩＮＦとして出力する。
【００８４】
テスト装置２は、ロック信号ＬＯＣＫがローレベルからハイレベルに遷移したことを検出した後（ステップＳ４）、以下の処理を行う。
【００８５】
テスト装置２は、ロック信号ＬＯＣＫの出力を示すテストコードＴＣＯＤＥ４を発行する（ステップＳ５）。
【００８６】
これに応じて、半導体装置１においてテスト制御部１５が出力モード選択信号ＴＯＭＯＤＥ２を出力し、ＤＬＬ制御回路２３が選択信号ＳＥＬをローレベルする。その結果、半導体装置１のＤＬＬ回路２０において、選択回路２８がレジスタ出力ＲＥＧ＿ＯＵＴを選択して出力し、第１のＤＬＬ状態情報ＤＬＬ＿ＩＮＦとして出力する。
【００８７】
テスト装置２は、第１のＤＬＬ状態情報ＤＬＬ＿ＩＮＦとして、
・第１の遅延制御信号（遅延回路カウンタ（ＤＬＣ）２２のカウント値：Ｃ＿ＦＤＥＬＡＹ、Ｃ＿ＣＤＥＬＡＹ）、及び、
・第１の遅延時間情報（時間差カウント回路（ＮＶＣ）２７６のカウント値：Ｃ＿ＮＶＡＬを受け取る（ステップＳ６）。
【００８８】
テスト装置２は、半導体装置１から受け取った第１のＤＬＬ状態情報を保持部２０３に記憶保持する（ステップＳ７）。
【００８９】
ここで、テスト装置２の保持部２０３に記憶保持される第１の遅延制御信号として、
粗調整制御信号Ｃ＿ＣＤＥＬＡＹがカウント値：１、
微調整制御信号Ｃ＿ＦＤＥＬＡＹがカウント値：６、
第１遅延時間情報として、
時間差カウント回路（ＮＶＣ）２７６のＣ＿ＮＶＡＬがカウント値：３、
を示していたとする。
【００９０】
次に、テスト装置２は、テストクロックＥｘＴＣＬＫの周期を第１の周期から、第２の周期（ｔＣＫ＝１０００ｐｓ）に切り替える（ステップＳ８）。
【００９１】
そして、第２の周期（ｔＣＫ＝１０００ｐｓ）にて、上記ステップＳ１−Ｓ７にそれぞれ対応する動作であるステップＳ９−Ｓ１３を実行する。
【００９２】
その結果、テスト装置２は、第２のＤＬＬ状態情報ＤＬＬ＿ＩＮＦとして、
第２の遅延制御信号（遅延回路カウンタ２２のカウンタ値Ｃ＿ＦＤＥＬＡＹ、Ｃ＿ＣＤＥＬＡＹ）、及び、
第２の遅延時間情報（時間差カウント回路２７６のカウント値Ｃ＿ＮＶＡＬ）受け取る（ステップＳ１４）。
【００９３】
テスト装置２は、半導体装置１から受け取った第２のＤＬＬ状態情報ＤＬＬ＿ＩＮＦを保持部２０３に記憶保持する（ステップＳ１５）。
【００９４】
ここで、テスト装置２の保持部２０３に記憶保持される第２の遅延制御信号として、
粗調整制御信号Ｃ＿ＣＤＥＬＡＹがカウント値：１、
微調整制御信号Ｃ＿ＦＤＥＬＡＹがカウント値：１、
第２の遅延時間情報として、
時間差カウント回路（ＮＶＣ）２７６のＣ＿ＮＶＡＬがカウント値：４、
を示していたとする。
【００９５】
テスト装置２は、これら第１のＤＬＬ状態情報及び第２のＤＬＬ状態情報を保持部２０３から読み出し、制御部２０２で所定の演算を行い、演算結果を出力する。
【００９６】
可変遅延回路２１がロック時には（位相検出回路２４でＥｘＣＬＫとＲＣＬＫの位相の一致を検出）、図２のレプリカ回路２６の出力ＲＣＬＫの遷移エッジ（例えば立ち上がりエッジ）の位相が、外部ロック信号ＥｘＣＬＫの遷移エッジ（例えば立ち上がりエッジ）の位相に一致する。外部ロック信号ＥｘＣＬＫの周期をｔＣＫとすると、可変遅延回路２１とレプリカ回路２６の遅延にこれらの固有遅延を加算した時間はｎ×ｔＣＫ（ｎ＝Ｃ＿ＮＶＡＬ）となる。
【００９７】
微調整遅延素子（ＦＤＥ）２１４及び粗調整遅延素子（ＣＤＥ）２１３の遅延時間をそれぞれ、ｔＰＤＹ＿ｆ、ｔＰＤＹ＿ｃとし、ｄＸを、可変遅延回路２１とレプリカ回路２６の固有遅延情報とする。
【００９８】
ｔＣＫ＝１５００ｐｓの第１のＤＬＬ状態情報から、ＤＬＬ回路２０のロック時には、可変遅延回路２１とレプリカ回路２６の遅延時間が、３×ｔＣＫ、粗調整遅延回路（ＣＤＬ）２１１の遅延時間は１×ｔＰＤＹ＿ｃ、微調整遅延回路（ＦＤＬ）２１２の遅延時間は６×ｔＰＤＹ＿ｆである。ただし、ｔＰＤＹ＿ｃ＝８×ｔＰＤＹ＿ｆである。
したがって、次式（１）が成り立つ。
【００９９】
3×1500 = 4500 = dX + 1×tPDY_c + 6×tPDY_f = dX + 14×tPDY_f 
・・・(1)
【０１００】
ｔＣＫ＝１０００ｐｓの第２のＤＬＬ状態情報から、ＤＬＬ回路２０のロック時には、可変遅延回路２１とレプリカ回路２６の遅延時間が４×ｔＣＫ、粗調整遅延回路（ＣＤＬ）２１１の遅延時間は１×ｔＰＤＹ＿ｃ、微調整遅延回路（ＦＤＬ）２１２の遅延時間は１×ｔＰＤＹ＿ｆである。したがって、次式（２）が成り立つ。
【０１０１】
4×1000 = 4000 = dX + １×tPDY_c + １×tPDY_f = dX + 9×tPDY_f 
・・・(2)
【０１０２】
式（１）、（２）より、５×ｔＰＤＹ＿ｆ＝５００ｐｓが成り立つ。よって、
ｔＰＤＹ＿ｆ＝１００ｐｓ、
ｔＰＤＹ＿ｃ＝８００ｐｓ、
ｄＸ＝３１００ｐｓ、
となる。
【０１０３】
＜第１の実施形態の変形例＞
図９は、第１の実施形態のＤＬＬ回路の変形例を例示する図である。図９を参照すると、この変形例のＤＬＬ回路２０’は、図２の構成のＤＬＬ回路２０に、第２の選択回路（ＭＵＸ２）２９が新たに追加されている。
【０１０４】
第２の選択回路２９は、一方の入力ノードが遅延回路カウンタ（ＤＬＣ）２２の出力（Ｃ＿ＤＥＬＡＹ）に接続され、他方の入力ノードが時間差検出回路（ＮＶ＿ＤＥＴ）２７の出力Ｃ＿ＮＶＡＬに接続され、出力ノードがレジスタ２５に接続される。
【０１０５】
第２の選択回路２９は、ＤＬＬ制御回路２３から供給される制御信号（不図示）に応じて、遅延制御信号Ｃ＿ＤＥＬＡＹ又は遅延時間情報Ｃ＿ＮＶＡＬのいずれか一方をレジスタＲＥＧ２５に供給する。
【０１０６】
この変形例によれば、遅延制御信号Ｃ＿ＤＥＬＡＹと遅延時間情報Ｃ＿ＮＶＡＬを交互に時系列でレジスタＲＥＧに転送する構成とすることで、レジスタＲＥＧ２５のサイズ（記憶容量）を小さくすることができる。
【０１０７】
＜実施形態２＞
次に、本発明の第２の実施形態について説明する。前記第１の実施形態では、図８を参照して説明した通り、図７のテスト装置２が発生するテストクロック信号ＴＣＬＫの周期を変更して得られた２組のＤＬＬ状態情報ＤＬＬ＿ＩＮＦから、可変遅延回路２１の遅延素子（ＣＤＥとＦＤＥ）の遅延時間ｔＰＤＹ＿ｆ、ｔＰＤＹ＿ｃを算出している。
【０１０８】
第２の実施形態では、テスト装置２が発生するテストクロック信号ＴＣＬＫの周期を変更することなく、第１の実施形態の２組のＤＬＬ状態情報ＤＬＬ＿ＩＮＦに対応する２通りのＤＬＬ状態情報が得られるように構成している。
【０１０９】
第２の実施形態によれば、例えばテストクロック信号ＴＣＬＫの周期を変更する機能を有さない安価なテスト装置を用いて、前記第１の実施形態と同等の効果を得ることができる。第２の実施形態の半導体装置１の全体の基本構成は、図１と同じである。図１０は、第２の実施形態のＤＬＬ回路２０Ａの構成を例示する図である。図１０を参照すると、図２に示した第１の実施形態のＤＬＬ回路２０と比較して、図１のテスト制御部１５からＤＬＬ制御回路２３に対して供給される内部テスト信号として、ＤＬＬテストイネーブル信号ＴＤＥＮ、テストＤＬＬリセット信号ＴＤＲＳＴ、出力モード選択信号ＴＯＭＯＤＥ１、ＴＯＭＯＤＥ２のほか、さらに、ロック先送り信号ＬＦＷＤが含まれる点が相違している。
【０１１０】
第２の実施形態において、ロック先送り信号ＬＦＷＤは、半導体装置１の外部から供給された所望のテストコードＴＣＯＤＥに応じて、テスト制御部１５で生成され、ＤＬＬ回路２０ＡのＤＬＬ制御回路２３に供給される。
【０１１１】
ＤＬＬ制御回路２３は、テスト制御部１５から供給されるロック先送り信号ＬＦＷＤが活性化されると、一回目のロック判定をスキップする。即ち、ＤＬＬ制御回路２３は、位相調整動作の開始後、位相比較器２４からの位相比較結果信号ＰＣＲが最初に位相の一致（ＥｘＣＬＫとＲＣＬＫの位相の一致）を示したとき、ＵＰ／ＤＷＮ信号を、位相の一致を示す前の状態に維持し続ける。すなわち、ＤＬＬ制御回路２３は、ロック信号ＬＯＣＫも非活性状態（非ロック状態）に維持する。
【０１１２】
その後、再び、位相比較器２４からの位相比較結果信号ＰＣＲが位相の一致を示したときに、ＤＬＬ制御回路２３は、ロック信号ＬＯＣＫを活性化して、位相調整を終了する。
【０１１３】
このように構成することで、前記第１の実施形態のように、テスト装置２側でテストクロック信号ＴＣＬＫを変更しなくても、内部クロック信号ＰＣＬＫとレプリカクロック信号ＲＣＬＫの遅延時間差が異なる２つの状態を作り出すことができる。その結果、第１実施形態の２組のＤＬＬ状態情報に対応する２通りのＤＬＬ状態情報が得られる。
【０１１４】
図１１は、第２の実施形態のテストの手順を説明する流れ図である。図８では、ステップＳ８において、テストクロック信号ＴＣＬＫの周期ｔＣＫを変更しているが、図１１では、ステップＳ８Ａにおいて、テストクロック信号ＴＣＬＫの周期ｔＣＫを変更する代わりに、テストコードＴＣＯＤＥ５を発行して、ロック先送り信号ＬＦＷＤを活性化している。
【０１１５】
テスト装置２は、第１のＤＬＬ状態情報及び第２のＤＬＬ状態情報を保持部２０３から読み出し（ステップＳ１６）、制御部２０２で所定の演算を行い（ステップＳ１７）、演算結果を出力する（ステップＳ１８）。
【０１１６】
テストクロック信号ＴＣＬＫの周期ｔＣＫ＝１０００ｐｓとし、テスト装置２が図１１のステップＳ６で半導体装置１から受け取った第１のＤＬＬ状態情報の第１の遅延制御信号として、
粗調整制御信号Ｃ＿ＣＤＥＬＡＹがカウント値：１、
微調整制御信号Ｃ＿ＦＤＥＬＡＹがカウント値：１、
第１の遅延時間情報として、
時間差カウント回路（ＮＶＣ）２７６のＣ＿ＮＶＡＬがカウント値：４、
を示していたとする。
【０１１７】
テストクロック信号ＴＣＬＫの周期ｔＣＫ＝１０００ｐｓのまま、テスト装置２が図１１のステップＳ１４で半導体装置１から受け取った第２のＤＬＬ状態情報の第２の遅延制御信号として、
粗調整制御信号Ｃ＿ＣＤＥＬＡＹがカウント値：２、
微調整制御信号Ｃ＿ＦＤＥＬＡＹがカウント値：３、
第２の遅延時間情報として、
時間差カウント回路（ＮＶＣ）２７６のＣ＿ＮＶＡＬがカウント値：５、
を示していたとする
【０１１８】
微調整遅延素子（ＦＤＥ）２１４及び粗調整遅延素子（ＣＤＥ）２１３の遅延時間をそれぞれ、ｔＰＤＹ＿ｆ、ｔＰＤＹ＿ｃとし、ｄＸをＤＬＬとレプリカ回路の固有遅延情報とすると、ｔＣＫ＝１０００ｐｓの第１のＤＬＬ状態情報から、ＤＬＬのロック時には、ＤＬＬとレプリカ回路の遅延時間が、４×ｔＣＫ、粗調整遅延回路（ＣＤＬ）２１１の遅延時間は１×ｔＰＤＹ＿ｃ、微調整遅延回路（ＦＤＬ）２１２の遅延時間は１×ｔＰＤＹ＿ｆである。ただし、ｔＰＤＹ＿ｃ＝８×ｔＰＤＹ＿ｆである。したがって、次式（３）が成り立つ。
【０１１９】
4×1000 = 4000 = dX + 1×tPDY_c + １×tPDY_f = dX + 9×tPDY_f 
・・・(３)
【０１２０】
ｔＣＫ＝１０００ｐｓの第２のＤＬＬ状態情報から、ＤＬＬのロック時には、ＤＬＬとレプリカ回路の遅延時間が５×ｔＣＫ、粗調整遅延回路（ＣＤＬ）２１１の遅延時間は１×ｔＰＤＹ＿ｃ、微調整遅延回路（ＦＤＬ）２１２の遅延時間は１×ｔＰＤＹ＿ｆである。したがって、次式（４）が成り立つ。
【０１２１】
５×1000 = 5000 = dX + 2×tPDY_c + 3×tPDY_f = dX + １9×tPDY_f 
・・・(４)
【０１２２】
式（３）、（４）より、１０×ｔＰＤＹ＿ｆ＝１０００ｐｓが成り立つ。よって、
ｔＰＤＹ＿ｆ＝１００ｐｓ、
ｔＰＤＹ＿ｃ＝８００ｐｓ、
ｄＸ＝３１００ｐｓ
となる。
【０１２３】
＜実施形態３＞
次に本発明の第３の実施形態について説明する。前記第１及び第２の実施形態では、ＤＬＬ回路からのＤＬＬ状態情報ＤＬＬ＿ＩＮＦを１つのＤＱ端子から出力する構成としていたが、第３の実施形態では、ＤＬＬ状態情報ＤＬＬ＿ＩＮＦを複数のＤＱ端子から出力するように構成している。図１２は、第３実施形態を説明するための図であり、半導体装置１の全体の構成を例示している。
【０１２４】
図１２に示すように、第３の実施形態では、ＤＬＬ回路２０Ｂは、第１のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ１と第２のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ２をデータ入出力部（I/O Unit）１９Ｂに出力している。図１２において、その他の構成は、図１と同一である。図１と同一部分の説明は重複を回避するため、省略する。
【０１２５】
図１３は、第３の実施形態のＤＬＬ回路２０Ｂの構成を例示する図である。前記第１の実施形態のＤＬＬ回路２０では、図２に示したように、遅延時間測定回路（ＮＶ＿ＤＥＴ）２７の出力Ｃ＿ＮＶＡＬをレジスタ（ＲＥＧ）２５に接続しているが、第３の実施形態では、遅延時間測定回路（ＮＶ＿ＤＥＴ）２７の出力Ｃ＿ＮＶＡＬ（図５（Ａ）の時間差カウント回路（ＮＶＣ）２７６のカウント値）を第２のレジスタ（ＲＥＧ２）３０に接続している。第２のレジスタ（ＲＥＧ２）３０から遅延時間情報Ｃ＿ＮＶＡＬは第２のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ２として、データ入出力部１９Ｂに出力される。一方、レジスタ（ＲＥＧ１）（第１のレジスタ）２５に記憶された遅延制御情報Ｃ＿ＤＥＬＡＹは、選択回路２８を介して第１のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ１として出力される。
【０１２６】
図１４は、図１２のデータ入出力部（I/O Unit）１９Ｂの構成を例示する図である。図１４を参照すると、データ入出力部（I/O Unit）１９Ｂは、出力信号として、メモリアレイ１８からのデータと、ＤＬＬ回路２０Ｂから供給される第１、第２のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ１、ＤＬＬ＿ＩＮＦ２をそれぞれデータ端子ＤＱから出力する２つのデータ入出力回路１９１−１、１９１−２と、出力信号として、メモリアレイ１８からのデータのみを出力するデータ入出力回路１９２を含む。いずれの回路も、各データ端子ＤＱから入力されたデータのメモリアレイ１８への入力は同様に行う。すなわち、データ端子ＤＱからの信号を受信する入力バッファ回路１９５−１、１９５−２、１９５−３からのデータがデータ制御回路１９３−１、１９３−２、１９３−３にそれぞれ入力され、メモリアレイ１８に転送される。
【０１２７】
２つのデータ入出力回路１９１−１、１９１−２は、選択回路（ＭＵＸ）１９６−１、１９６−２をそれぞれ含む。
【０１２８】
選択回路１９６−１はデータ制御回路１９３−１を介して供給されるメモリアレイ１８からのデータＤＡＴＡ（リードデータ）と、ＤＬＬ回路２０Ｂから供給される第１のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ１（遅延制御情報Ｃ＿ＤＥＬＡＹ）のいずれか一方を、テスト制御部（図１２の１５）からのＤＬＬ情報リード信号ＤＬＬ＿Ｒに基づき、選択し、出力バッファ１９４−１に供給する。
【０１２９】
選択回路１９６−２はデータ制御回路１９３−２を介して供給されるメモリアレイ１８からのデータＤＡＴＡ（リードデータ）と、ＤＬＬ回路２０Ｂから供給される第２のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ２（遅延時間情報Ｃ＿ＮＶＡＬ）のいずれか一方を、テスト制御部（図１２の１５）からのＤＬＬ情報リード信号ＤＬＬ＿Ｒに基づき、選択し、出力バッファ１９４−２に供給する。
【０１３０】
すなわち、選択回路１９６−１（１９６−２）は、ＤＬＬ情報リード信号ＤＬＬ＿Ｒがハイレベルのときは、第１のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ１（第２のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ２）を選択して出力バッファ１９４−１（１９４−２）に供給し、データ端子ＤＱから第１のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ１（第２のＤＬＬ状態情報ＤＬＬ＿ＩＮＦ２）がシリアルに出力される。一方、ＤＬＬ情報リード信号ＤＬＬ＿Ｒがローレベルのときは、選択回路１９６−１（１９６−２）は、メモリアレイ１８からのデータＤＡＴＡ（リードデータ）を選択して出力バッファ１９４−１（１９４−２）に供給し、データ端子ＤＱからデータＤＡＴＡ（リードデータ）がシリアルに出力される。
【０１３１】
選択回路１９６−１、１９６−２を含む点以外は、データ入出力回路１９１−１、１９１−２と、データ入出力回路１９２は、実質的に同じ構成を有する。即ち、各データ入出力回路１９１−１、１９１−２、１９２は、データ制御回路１９３−１〜１９３−２、出力バッファ１９４−１〜１９４−３、及び、入力バッファ１９５−１〜１９５−３を含む。データ制御回路１９３−１〜１９３−３は、図１２の動作制御部１４からの入出力制御信号Ｉ／Ｏ  ＣＴＬとＤＬＬ回路２０Ｂからの出力クロック信号ＬＣＬＫに応じて動作する。
【０１３２】
＜実施形態４＞
次に本発明の第４の実施形態について説明する。第４の実施形態の半導体装置１の全体の基本構成は、図１と同一であるが、図１のテスト制御部１５からＤＬＬ回路２０に対して出力する内部テスト信号として、以下に説明する遅延時間測定スタート信号ＮＣ＿ＳＴＲが含まれる。
【０１３３】
前記第１乃至第３実施形態では、図５（Ａ）に示したように、ＤＬＬ回路２０の遅延時間測定回路（ＮＶ＿ＤＥＴ）２７は、第１の可変遅延回路（ＤＬ１）２１及び第１のレプリカ回路（ＲＥＰ１）２６とそれぞれ実質的に同一構成とされた第２の可変遅延回路（ＤＬ２）２７２及び第２のレプリカ回路（ＲＥＰ２）２７３を備えているが、第４の実施形態では、遅延時間測定回路（ＮＶ＿ＤＥＴ）２７に、第１の可変遅延回路（ＤＬ１）２１及び第１のレプリカ回路（ＲＥＰ１）２６と実質的に同一構成の第２の可変遅延回路（ＤＬ２）２７２及び第２のレプリカ回路（ＲＥＰ２）２７３を配置することなく、前記第１乃至第３実施形態と実質的に同一の作用効果を奏することが可能な遅延時間測定回路（ＮＶ＿ＤＥＴ）２７の構成を提示する。
【０１３４】
図１５は、第４の実施形態のＤＬＬ回路２０Ｃの構成を例示する図である。図１５を参照すると、第４の実施形態のＤＬＬ回路２０Ｃにおいて、図２に示した前記第１の実施形態のＤＬＬ回路２０からの変更点として、内部クロック信号ＰＣＬＫを入力とするゲート回路（ＧＡＴＥ）３１を備え、ＤＬＬ制御回路（ＤＬＬ＿ＣＴＬ）２３Ｃと、遅延時間測定回路（ＮＶ＿ＤＥＴ）２７Ｃとを変更している。
【０１３５】
遅延時間測定スタート信号ＮＣ＿ＳＴＲは、図１のテスト制御部（ＴＣＵ）１５で発生される信号である。テスト制御部１５は、外部からのテストコードＴＣＯＤＥに応じて、遅延時間測定スタート信号ＮＣ＿ＳＴＲの論理レベルを制御する。
【０１３６】
ＤＬＬ制御回路２３Ｃは、遅延時間測定スタート信号ＮＣ＿ＳＴＲが活性化されると、クロック停止信号ＰＣＬＫＳＵＳを活性化し、ゲート回路３１に供給する。
【０１３７】
ゲート回路３１は、クロック停止信号ＰＣＬＫＳＵＳが活性化されている期間、内部クロック信号ＰＣＬＫを内部クロック信号ＰＣＬＫ１として出力することを停止する。
【０１３８】
一方、ゲート回路３１は、クロック停止信号ＰＣＬＫＳＵＳが非活性化されている期間、内部クロック信号ＰＣＬＫを内部クロック信号ＰＣＬＫ１として出力する。
【０１３９】
図１６は、図１５の第４実施形態の遅延時間測定回路２７Ｃの構成を例示する図である。図１６を参照すると、第４実施形態の遅延時間測定回路２７Ｃは、フリップフロップ２７１１と、リセット端子付きフリップフロップ２７１２と、ＡＮＤ回路２７１３、及び、時間差カウント回路（ＮＶＣ）２７１４を含む。
【０１４０】
フリップフロップ２７１１は、データ端子Ｄに遅延時間測定スタート信号ＮＣ＿ＳＴＲ信を入力し、内部クロック信号ＰＣＬＫの立ち下がりエッジに応答してデータ端子Ｄの信号ＮＣ＿ＳＴＲをサンプルして出力端子Ｑからリセット信号ＮＣ＿ＲＳＴを出力する。なお、フリップフロップ２７１１をリセット端子付きのフリップフロップとし、ＤＬＬリセット信号ＴＤＲＳＴ等によりリセットする構成としてもよい。
【０１４１】
フリップフロップ２７１２は、データ端子Ｄが電源ラインＶＤＤに接続され、レプリカ回路２６からのレプリカクロック信号ＲＣＬＫの立ち下がりエッジに応答してデータ端子Ｄの電源電位をサンプルし反転出力端子ＱＢ（ＱＢは出力Ｑを反転出力）からローレベルのストップ信号ＮＣ＿ＳＴＰＢ（ローレベルで活性状態）を出力し、リセット端子Ｒに入力されるリセット信号ＮＣ＿ＲＳＴが活性化レベル（ハイレベル）とされると、リセットされ、反転出力端子ＱＢからハイレベルのストップ信号ＮＣ＿ＳＴＰＢを出力する。
【０１４２】
ＡＮＤ回路２７１３は、ゲート回路３１からのクロック信号ＰＣＬＫ１とフリップフロップ２７１２からの出力ＮＣ＿ＳＴＰＢを入力し、ＡＮＤ演算結果を時間差カウントクロック信号ＮＣ＿ＣＬＫとして出力する。
【０１４３】
時間差カウント回路２７１４は、フリップフロップ２７１１からのリセット信号ＮＣ＿ＲＳＴをリセット端子Ｒに入力し、リセット信号ＮＣ＿ＲＳＴが活性レベル（ハイレベル）のときリセットされる。リセット信号ＮＣ＿ＲＳＴが非活性レベル（ローレベル）のとき、ＡＮＤ回路２７１３からの時間差カウントクロック信号ＮＣ＿ＣＬＫをカウントし、カウント値をＣ＿ＮＶＡＬとして出力する。
【０１４４】
図１７は、図１６の遅延時間測定回路２７Ｃの動作を説明するタイミング図である。図１７を参照して、図１６の遅延時間測定回路２７Ｃの動作を説明する。
【０１４５】
図１のテスト制御部１５からの遅延時間測定スタート信号ＮＣ＿ＳＴＲの活性化に応じて、図１５のゲート回路３１が内部クロック信号ＰＣＬＫ１を停止する。図１７の例では、遅延時間測定スタート信号ＮＣ＿ＳＴＲは内部クロック信号ＰＣＬＫの立ち下がりエッジに応答して活性化レベルであるハイレベルに遷移している。
【０１４６】
遅延時間測定スタート信号ＮＣ＿ＳＴＲが活性化されると、遅延時間測定スタート信号ＮＣ＿ＳＴＲが再び非活性化レベルのローレベルとなるまで、図１５のゲート回路３１は内部クロック信号ＰＣＬＫ１を停止状態（ローレベル）とする。
【０１４７】
また、フリップフロップ２７１１は、遅延時間測定スタート信号ＮＣ＿ＳＴＲを内部クロック信号ＰＣＬＫの立ち下がりエッジでサンプルしてその出力端子Ｑから出力する。すなわち、フリップフロップ２７１１は、遅延時間測定スタート信号ＮＣ＿ＳＴＲを１クロックサイクル遅らせて、活性状態（ハイレベル）のリセット信号ＮＣ＿ＲＳＴとして出力する。
【０１４８】
フリップフロップ２７１２及び時間差カウント回路２７１４は、リセット信号ＮＣ＿ＲＳＴの活性化(ハイレベル)に応じてリセット状態となる。フリップフロップ２７１２がリセットされると、フリップフロップ２７１２の反転出力端子ＱＢはハイレベル（電源電位）となる。したがって、リセット信号ＮＣ＿ＲＳＴの活性化に応じて、ストップ信号ＮＣ＿ＳＴＰＢ（活性状態はローレベル）は非活性状態のハイレベルにリセットされる。
【０１４９】
図１のテスト制御部１５からの遅延時間測定スタート信号ＮＣ＿ＳＴＲの非活性化レベル（ローレベル）への遷移に応じて、図１５のゲート回路３１が、内部クロック信号ＰＣＬＫ１を再活性化する（ＰＣＬＫ１が再び出力される）。このとき、上述の通り、フリップフロップ２７１２は、ストップ信号ＮＣ＿ＳＴＰＢを非活性レベルであるハイレベルに維持しているため、ＡＮＤ回路２７１３は、内部クロック信号ＰＣＬＫ１を、時間差カウントクロック信号ＮＣ＿ＣＬＫとして出力する。なお、図１７の例では、遅延時間測定スタート信号ＮＣ＿ＳＴＲは内部クロック信号ＰＣＬＫの立ち下がりエッジに応答してハイレベルからローレベルに遷移している。
【０１５０】
遅延時間測定スタート信号ＮＣ＿ＳＴＲの非活性化のタイミングから１クロックサイクル遅れて、フリップフロップ２７１１は、リセット信号ＮＣ＿ＲＳＴを非活性レベルであるローレベルとする。従って、時間差カウント回路２７１４は、時間差カウントクロック信号ＮＣ＿ＣＬＫに応じて、自身のカウント値をカウントアップする。
【０１５１】
図１５のＤＬＬ回路２０Ｃのレプリカ回路２６からのレプリカクロックＲＣＬＫが活性化されると、レプリカクロックＲＣＬＫの最初の立ち下がりエッジに応じて、フリップフロップ２７１２がストップ信号ＮＣ＿ＳＴＰＢを活性レベルのローレベルとする。
【０１５２】
その結果、ＡＮＤ回路２７１３は、時間差カウントクロック信号ＮＣ＿ＣＬＫの出力を停止する。すなわち、ストップ信号ＮＣ＿ＳＴＰＢのローレベルを受けてＡＮＤ回路２７１３はＮＣ＿ＣＬＫをローレベルとする。このときの時間差カウント回路（ＮＶＣ）２７１４のカウント値Ｃ＿ＮＶＡＬは、内部クロック信号ＰＣＬＫ１が最初に供給された時点から、レプリカクロックＲＣＬＫが最初に供給されるまでの、内部クロック信号ＰＣＬＫ１のクロック数（図１７では、クロック数は３）に対応する。即ち、内部クロック信号ＰＣＬＫ１とレプリカクロック信号ＲＣＬＫの遅延時間差に相当する。遅延時間測定回路２７Ｃの時間差カウント回路（ＮＶＣ）２７１４のカウント値Ｃ＿ＮＶＡＬは、レジスタ２５に出力されたのち、選択回路２８を介してＤＬＬ状態情報ＤＬＬ＿ＩＮＦとして出力され、テスト制御部１５からのＤＬＬ情報リード信号ＤＬＬ＿Ｒに基づき、データ入出力部１９からデータ端子ＤＱに出力される。
【０１５３】
なお、上記実施形態において、半導体装置１としては、ＤＲＡＭだけでなく、その他の半導体メモリ、例えば、ＳＲＡＭ（Static Random Access Memory）、ＰＲＡＭ(Phase change Random Access Memory:相変化RAM)、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化メモリ）、ＭＲＡＭ（Magneto-resistive Random Access Memory：磁気抵抗メモリ）、ＦｅＲＡＭ（Ferroelectric Random Access Memory：強誘電体メモリ）、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等種々の半導体メモリにも適用可能である。さらには、半導体装置としても半導体メモリに限定されず、ロジックＩＣ、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro-Processing Unit）、ＡＳＩＣ（Application Specific Integrated Circuit）等種々の半導体装置にも適用可能である。
【０１５４】
各実施形態は、それぞれ単独で具現化するだけでなく、異なる実施形態における構成要素を組み合わせることも可能である。
【０１５５】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１５６】
１  半導体装置
２  テスト装置
１１  コマンド入力回路（ＩＢ１）
１２  アドレス入力回路（ＩＢ２）
１３  クロック入力回路（ＩＢ３）
１４  動作制御部（ＯＣＵ）
１５  テスト制御部（ＴＣＵ）
１６  ロウデコーダ（ＸＤＥＣ）
１７  カラムデコーダ（ＹＤＥＣ）
１８  メモリアレイ
１９、１９Ｂ  データ入出力部（Ｉ／Ｏ  Ｕｎｉｔ）
２０、２０’、２０Ａ、２０Ｂ、２０Ｃ  ＤＬＬ回路
２１  可変遅延回路（ＤＬ１）
２２  遅延回路カウンタ（ＤＬＣ）
２３、２３Ｃ  ＤＬＬ制御回路（ＤＬＬ  ＣＴＬ）
２４  位相検出器（ＰＤ）
２５  レジスタ
２６  第１のレプリカ回路
２７、２７Ｃ  遅延時間測定回路（ＮＶ＿ＤＥＴ）
２８  選択回路（ＭＵＸ１）
２９  選択回路（ＭＵＸ２）
３０  レジスタ（ＲＥＧ２）
３１  ゲート回路
１９１、１９１−１、１９１−２、１９２  データ入出力回路
１９３  データ制御回路（Ｄａｔａ  ＣＴＬ）
１９４  出力バッファ
１９５  入力バッファ
１９６  選択回路
２０１  処理装置
２０２  制御部
２０３  保持部
２０４  入力バッファ
２０５  出力バッファ
２０６  インターフェース部
２０７  周辺装置
２０８  モニタ
２０９  外部記憶装置
２１０  キーボード
２１１  粗調整遅延回路（ＣＤＬ１）
２１２  微調整遅延回路（ＦＤＬ１）
２１３−１〜２１３−ｍ  粗調整遅延素子（ＣＤＥ）
２１４−１〜２１４−８  微調整遅延素子（ＦＤＥ）
２１５  単位遅延素子
２１６  選択回路
２７１  フリップフロップ
２７２  可変遅延回路（ＤＬ２）
２７３  レプリカ回路（ＲＥＰ２）
２７４  インバータ
２７５  ＡＮＤ回路
２７６  時間差カウント回路（ＮＶＣ）
２７１１、２７１２  フリップフロップ
２７１３  ＡＮＤ回路
２７１４  時間差カウント回路（ＮＶＣ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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