(57)【要約】【課題】強調する高周波成分の特性を、より簡易な回路構成により制御する。【解決手段】プリエンファシス回路は、入力された差動入力信号に基づいて差動出力信号を出力する主経路回路部と、差動入力信号の高周波成分を抽出した強調信号であって、差動出力信号に重畳させる強調信号を生成する強調回路部とを備え、強調回路部は、制御端子に供給される電圧に基づいて、強調信号を生成する生成トランジスタと、コンデンサと抵抗とを有し、差動入力信号の高周波成分を抽出した信号を、電源電圧を所定の抵抗比により抵抗分圧した基準電圧が供給されている生成トランジスタの制御端子に出力するとともに、供給された制御電圧に基づいて、抽出する高周波成分の特性を変更するように、生成トランジスタを流れる電流の特性を制御可能なハイパスフィルタとを備える。【選択図】図２
2016040896.tif 000002
【特許請求の範囲】
【請求項１】
入力された差動入力信号に基づいて差動出力信号を出力する主経路回路部と、
前記差動入力信号の高周波成分を抽出した強調信号であって、前記差動出力信号に重畳させる強調信号を生成する強調回路部と
を備え、
前記強調回路部は、
制御端子に供給される電圧に基づいて、前記強調信号を生成する生成トランジスタと、
コンデンサと抵抗とを有し、前記差動入力信号の高周波成分を抽出した信号を、電源電圧を所定の抵抗比により抵抗分圧した基準電圧が供給されている前記生成トランジスタの制御端子に出力するとともに、供給された制御電圧に基づいて、重畳させる前記強調信号の特性を変更するように、前記生成トランジスタを流れる電流の特性を制御可能なハイパスフィルタと
を備えることを特徴とするプリエンファシス回路。
【請求項２】
前記強調信号の特性には、前記強調信号の強調量が含まれ、
前記ハイパスフィルタは、
前記強調信号の強調量を制御する第１の制御電圧が前記電源電圧として供給され、前記第１の制御電圧を前記所定の抵抗比により抵抗分圧した電圧を前記基準電圧として前記生成トランジスタの制御端子に供給する
ことを特徴とする請求項１に記載のプリエンファシス回路。
【請求項３】
前記強調信号の特性には、前記高周波成分の周波数特性が含まれ、
前記ハイパスフィルタは、
前記所定の抵抗比により前記電源電圧を抵抗分圧した中間電圧を生成する第１の抵抗及び第２の抵抗と、
前記第１の抵抗及び前記第２の抵抗により生成された前記中間電圧が供給されるノードと、前記生成トランジスタの制御端子との間に接続され、前記周波数特性を制御する第２の制御電圧が制御端子に供給される周波数制御トランジスタと
を備えることを特徴とする請求項１又は請求項２に記載のプリエンファシス回路。
【請求項４】
抽出する高周波成分の周波数特性が異なる複数の前記強調回路部を備える
ことを特徴とする請求項３に記載のプリエンファシス回路。
【請求項５】
前記差動入力信号は、第１の入力信号と、前記第１の入力信号の極性を反転させた第２の入力信号との組信号であり、
前記生成トランジスタには、第１の生成トランジスタと、第２の生成トランジスタとが含まれ、
前記ハイパスフィルタには、第１のハイパスフィルタと、第２のハイパスフィルタとが含まれ、
前記第１の生成トランジスタは、前記第１の入力信号に対して、前記強調信号を生成し、
前記第２の生成トランジスタは、前記第２の入力信号に対して、前記強調信号を生成し、
前記第１のハイパスフィルタは、前記第１の入力信号の高周波成分を抽出した信号を前記第１の生成トランジスタの制御端子に出力するとともに、前記制御電圧に基づいて前記第１の生成トランジスタを流れる電流の特性を制御し、
前記第２のハイパスフィルタは、前記第２の入力信号の高周波成分を抽出した信号を前記第２の生成トランジスタの制御端子に出力するとともに、前記制御電圧に基づいて前記第２の生成トランジスタを流れる電流の特性を制御する
ことを特徴とする請求項１から請求項４のいずれか一項に記載のプリエンファシス回路。
【請求項６】
前記強調信号の特性に応じて変更可能な前記制御電圧を生成する電圧生成部を備える
ことを特徴とする請求項１から請求項５のいずれか一項に記載のプリエンファシス回路。
【請求項７】
請求項１から請求項６のいずれか一項に記載のプリエンファシス回路と、
前記差動出力信号に前記強調信号を重畳させた差動信号を出力する出力回路部と
を備えることを特徴とする出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリエンファシス回路、及び出力バッファ回路に関する。
【背景技術】
【０００２】
アナログ高速信号伝送において、ケーブル、ボード上配線等の伝送線路が寄生抵抗、寄生容量を持つために、信号の高周波成分が途中で減衰し、信号の立上り及び立下りが鈍って波形劣化が生じることが広く知られている。近年、この波形劣化を避けるために、送信回路の出力信号の高周波成分を予め強調するプリエンファシス回路を用いる技術が知られている（例えば、非特許文献１及び非特許文献２）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Zhenyu Zhao, Jianjun Wang, Shaoqing Li, Jihua Chen、“A 2.5-Gb/s 0.13-μm CMOS Current Mode Logic Transceiver with Pre-emphasis and Equalization”,ASICON '07 (The IEEE 7th International Conference on ASIC),22-25 Oct.2007,pp368-371
【非特許文献２】田中友規、桂井宏明、井上洋、岸根桂路、野河正史、稲葉博美、「25Gbit/s 動作に向けたプリエンファシス機能付き65nm-CMOS出力バッファ回路の検討」、電子情報通信学会総合大会、２０１４年３月、Ｃ−１２−５、ｐ６９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、使用する伝送線路の特性により減衰する高周波成分の特性が異なるために、上述のようなプリエンファシス回路は、強調する高周波成分の特性を制御できることが望まれる。非特許文献１では、可変遅延回路を用いて強調する高周波成分の特性を制御している。しかしながら、可変遅延回路は、一般に回路規模が大きいため、非特許文献１では、回路規模が大きくなるという問題があった。
また、非特許文献２では、強調する高周波成分の特性を制御することが困難であった。
【０００５】
本発明は、上記問題を解決すべくなされたもので、その目的は、強調する高周波成分の特性を、より簡易な回路構成により制御することができるプリエンファシス回路、及び出力バッファ回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、本発明の一態様は、入力された差動入力信号に基づいて差動出力信号を出力する主経路回路部と、前記差動入力信号の高周波成分を抽出した強調信号であって、前記差動出力信号に重畳させる強調信号を生成する強調回路部とを備え、前記強調回路部は、制御端子に供給される電圧に基づいて、前記強調信号を生成する生成トランジスタと、コンデンサと抵抗とを有し、前記差動入力信号の高周波成分を抽出した信号を、電源電圧を所定の抵抗比により抵抗分圧した基準電圧が供給されている前記生成トランジスタの制御端子に出力するとともに、供給された制御電圧に基づいて、重畳させる前記強調信号の特性を変更するように、前記生成トランジスタを流れる電流の特性を制御可能なハイパスフィルタとを備えることを特徴とするプリエンファシス回路である。
【０００７】
また、本発明の一態様は、上記のプリエンファシス回路において、前記強調信号の特性には、前記強調信号の強調量が含まれ、前記ハイパスフィルタは、前記強調信号の強調量を制御する第１の制御電圧が前記電源電圧として供給され、前記第１の制御電圧を前記所定の抵抗比により抵抗分圧した電圧を前記基準電圧として前記生成トランジスタの制御端子に供給することを特徴とする。
【０００８】
また、本発明の一態様は、上記のプリエンファシス回路において、前記強調信号の特性には、前記高周波成分の周波数特性が含まれ、前記ハイパスフィルタは、前記所定の抵抗比により前記電源電圧を抵抗分圧した中間電圧を生成する第１の抵抗及び第２の抵抗と、前記第１の抵抗及び前記第２の抵抗により生成された前記中間電圧が供給されるノードと、前記生成トランジスタの制御端子との間に接続され、前記周波数特性を制御する第２の制御電圧が制御端子に供給される周波数制御トランジスタとを備えることを特徴とする。
【０００９】
また、本発明の一態様は、上記のプリエンファシス回路において、抽出する高周波成分の周波数特性が異なる複数の前記強調回路部を備えることを特徴とする。
【００１０】
また、本発明の一態様は、上記のプリエンファシス回路において、前記差動入力信号は、第１の入力信号と、前記第１の入力信号の極性を反転させた第２の入力信号との組信号であり、前記生成トランジスタには、第１の生成トランジスタと、第２の生成トランジスタとが含まれ、前記ハイパスフィルタには、第１のハイパスフィルタと、第２のハイパスフィルタとが含まれ、前記第１の生成トランジスタは、前記第１の入力信号に対して、前記強調信号を生成し、前記第２の生成トランジスタは、前記第２の入力信号に対して、前記強調信号を生成し、前記第１のハイパスフィルタは、前記第１の入力信号の高周波成分を抽出した信号を前記第１の生成トランジスタの制御端子に出力するとともに、前記制御電圧に基づいて前記第１の生成トランジスタを流れる電流の特性を制御し、前記第２のハイパスフィルタは、前記第２の入力信号の高周波成分を抽出した信号を前記第２の生成トランジスタの制御端子に出力するとともに、前記制御電圧に基づいて前記第２の生成トランジスタを流れる電流の特性を制御することを特徴とする。
【００１１】
また、本発明の一態様は、上記のプリエンファシス回路において、前記強調信号の特性に応じて変更可能な前記制御電圧を生成する電圧生成部を備えることを特徴とする。
【００１２】
また、本発明の一態様は、上記のプリエンファシス回路と、前記差動出力信号に前記強調信号を重畳させた差動信号を出力する出力回路部とを備えることを特徴とする出力バッファ回路である。
【発明の効果】
【００１３】
本発明によれば、強調する高周波成分の特性を、より簡易な回路構成により制御することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態による出力バッファ回路及びプリエンファシス回路の一例を示すブロック図である。
【図２】第１の実施形態によるプリエンファシス回路の一例を示す回路図である。
【図３】第１の実施形態によるプリエンファシス回路の動作を示す図である。
【図４】第２の実施形態によるプリエンファシス回路の一例を示す回路図である。
【図５】第２の実施形態によるプリエンファシス回路の動作を示す図である。
【図６】第３の実施形態によるプリエンファシス回路の一例を示す回路図である。
【図７】第４の実施形態による出力バッファ回路及びプリエンファシス回路の一例を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明の一実施形態による出力バッファ回路及びプリエンファシス回路について図面を参照して説明する。
［第１の実施形態］
図１は、第１の実施形態による出力バッファ回路１及びプリエンファシス回路１０の一例を示すブロック図である。
図１に示すように、出力バッファ回路１は、プリエンファシス回路１０と、差動バッファ１１〜１３とを備えている。
【００１６】
本実施形態における出力バッファ回路１では、差動入力信号をメインパス（主経路）と、エンファシスパス（強調経路）とに分離し、エンファシスパスにおいてハイパスフィルタを利用して差動入力信号の高周波成分を抽出した信号（強調信号）を、メインパスを通過した差動出力信号に加算（重畳）させた差動信号を出力する。
【００１７】
差動バッファ１１は、差動入力信号をメインパスとエンファシスパスとの２系統に分岐させるためのバッファ回路である。差動バッファ１１は、後述するプリエンファシス回路１０のメインパス部２０に差動入力信号を出力するとともに、差動バッファ１２に差動入力信号を出力する。
【００１８】
差動バッファ１２は、差動バッファ１１から出力された差動入力信号を中継して、後述するプリエンファシス回路１０のエンファシスパス部３０に出力する中継バッファ回路である。
差動バッファ１３（出力回路部の一例）は、差動出力信号に強調信号を重畳させた差動信号を出力する出力段のバッファ回路である。差動バッファ１３は、例えば、プリエンファシス回路１０によって、所定の高周波成分が強調された差動入力信号を差動出力信号として受信し、当該差動出力信号を中継した差動信号を伝送線路ＴＲに出力する。
【００１９】
プリエンファシス回路１０は、メインパス部２０と、エンファシスパス部３０と、制御電圧生成部４０とを備えている。
メインパス部２０（主経路回路部の一例）は、入力された差動入力信号に基づいて差動出力信号を出力する。メインパス部２０は、例えば、メインパスとして差動バッファ１１から出力された差動入力信号を受信して、差動出力信号として出力する。また、メインパス部２０は、後述する制御電圧生成部４０が生成する制御電圧（ＶＣＳ）により、差動出力信号の特性（例えば、振幅）を調整可能である。なお、メインパス部２０の詳細な構成については、図２を参照して後述する。
【００２０】
エンファシスパス部３０（強調回路部の一例）は、差動入力信号の高周波成分を抽出した強調信号であって、差動出力信号に重畳させる強調信号を生成する。エンファシスパス部３０は、例えば、エンファシスパスとして差動バッファ１２によって中継された差動入力信号を受信して、差動入力信号の高周波成分を抽出した強調信号である差動信号を出力する。また、エンファシスパス部３０は、後述する制御電圧生成部４０が生成する制御電圧（ＶＤＤＡ）により、強調する高周波成分の特性を調整可能である。なお、強調する高周波成分の特性には、強調信号のエンファシス量（強調量）が含まれ、本実施形態では、エンファシスパス部３０が、このエンファシス量を調整可能な構成である場合の一例について説明する。また、エンファシスパス部３０の詳細な構成については、図２を参照して後述する。
【００２１】
制御電圧生成部４０（電圧生成部の一例）は、メインパス部２０出力信号である差動出力信号の特性（例えば、振幅）を変更可能な制御電圧（ＶＣＳ）を生成する。また、制御電圧生成部４０は、エンファシスパス部３０の出力である強調信号（高周波成分）の特性（例えば、エンファシス量）を変更可能な制御電圧（例えば、ＶＤＤＡ）を生成する。制御電圧生成部４０は、例えば、不図示のＤＡＣ（Digital to Analog Converter）及びボルテージフォロワ接続のアンプなどを備え、外部からの制御電圧を設定する設定情報に応じて、所定の制御電圧を出力する。
【００２２】
次に、図２を参照して、本実施形態によるプリエンファシス回路１０の構成について説明する。
図２は、本実施形態によるプリエンファシス回路１０の一例を示す回路図である。
この図に示すように、プリエンファシス回路１０は、ＣＭＬ回路（Current Mode Logic回路）により構成され、メインパス部２０と、エンファシスパス部３０と、制御電圧生成部４０とを備えている。
【００２３】
メインパス部２０は、抵抗（２１、２２）と、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ２３〜２５とを備えている。
抵抗２１は、一端（第１端子）がＶＤＤ電源線Ｌ１に接続され、他端（第２端子）が差動出力信号のＰ極の信号線であるＯＵＴＰ信号線ＳＬ１に接続されている。なお、以下の説明において、差動出力信号のＰ極の信号は、ＯＵＴＰ信号として説明する。
抵抗２２は、一端がＶＤＤ電源線Ｌ２に接続され、他端が差動出力信号のＮ極の信号線であるＯＵＴＮ信号線ＳＬ２に接続されている。なお、以下の説明において、差動出力信号のＮ極の信号は、ＯＵＴＮ信号として説明する。ここで、ＯＵＴＰ信号とＯＵＴＮ信号とは、互いに極性の反転した信号である。
【００２４】
ＭＯＳトランジスタ２３〜２５は、例えば、Ｎ型チャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳトランジスタ）である。
ＭＯＳトランジスタ２３は、例えば、抵抗２１と直列に接続され、ＯＵＴＰ信号線ＳＬ１とノードＮ１との間に接続される。また、ＭＯＳトランジスタ２３は、制御端子が、差動入力信号のＮ極の信号であるＩＮＮ信号の信号線に接続されている。すなわち、ＭＯＳトランジスタ２３は、ソース端子がノードＮ１に、ドレイン端子がＯＵＴＰ信号線ＳＬ１に、ゲート端子（制御端子）がＩＮＮ信号の信号線に、それぞれ接続されている。
【００２５】
ＭＯＳトランジスタ２４は、例えば、抵抗２２と直列に接続され、ＯＵＴＮ信号線ＳＬ２とノードＮ１との間に接続される。また、ＭＯＳトランジスタ２４は、制御端子が、差動入力信号のＰ極の信号であるＩＮＰ信号の信号線に接続されている。すなわち、ＭＯＳトランジスタ２４は、ソース端子がノードＮ１に、ドレイン端子がＯＵＴＮ信号線ＳＬ２に、ゲート端子（制御端子）がＩＮＰ信号の信号線に、それぞれ接続されている。
ここで、差動入力信号は、ＩＮＮ信号（第１の入力信号）と、ＩＮＮ信号の極性を反転させたＩＮＰ信号（第２の入力信号）との組信号である。
【００２６】
ＭＯＳトランジスタ２５は、ノードＮ１とＧＮＤ電源線Ｌ２との間に接続される。また、ＭＯＳトランジスタ２５は、制御端子が、制御電圧生成部４０によって設定情報に応じて生成された制御電圧（ＶＣＳ）の信号線に接続されている。すなわち、ＭＯＳトランジスタ２５は、ソース端子がＧＮＤ電源線Ｌ２に、ドレイン端子がノードＮ１に、ゲート端子（制御端子）が制御電圧（ＶＣＳ）の信号線に、それぞれ接続される。つまり、ＭＯＳトランジスタ２５のゲート端子には、差動出力信号の振幅を変更可能な制御電圧（ＶＣＳ）が供給され、ＭＯＳトランジスタ２５に流れる電流が制御される。
【００２７】
エンファシスパス部３０は、ＭＯＳトランジスタ（３１、３２）と、ハイパスフィルタ（３３、３４）とを備えている。
ＭＯＳトランジスタ（３１、３２）は、例えば、Ｎ型チャネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳトランジスタ）であり、制御端子に供給される電圧に基づいて、強調信号を生成する生成トランジスタである。
ここで、生成トランジスタには、ＭＯＳトランジスタ３１（第１の生成トランジスタ）と、ＭＯＳトランジスタ３２（第２の生成トランジスタ）とが含まれる。
【００２８】
ＭＯＳトランジスタ３１は、ＩＮＮ信号に対して強調信号を生成する。ＭＯＳトランジスタ３１は、例えば、ＩＮＮ信号が上述した差動バッファ１２を介して中継されたＡＩＮＮ信号に対して、強調信号を生成する。ＭＯＳトランジスタ３１は、例えば、ＯＵＴＰ信号線ＳＬ１と、ＧＮＤ電源線Ｌ２との間に接続され、制御端子がノードＮ２に接続されている。すなわち、ＭＯＳトランジスタ３１は、ソース端子がＧＮＤ電源線Ｌ２に、ドレイン端子がＯＵＴＰ信号線ＳＬ１に、ゲート端子がノードＮ２にそれぞれ接続されている。
【００２９】
ＭＯＳトランジスタ３２は、ＩＮＰ信号に対して強調信号を生成する。ＭＯＳトランジスタ３２は、例えば、ＩＮＰ信号が上述した差動バッファ１２を介して中継されたＡＩＮＰ信号に対して、強調信号を生成する。ＭＯＳトランジスタ３２は、例えば、ＯＵＴＮ信号線ＳＬ２と、ＧＮＤ電源線Ｌ２との間に接続され、制御端子がノードＮ３に接続されている。すなわち、ＭＯＳトランジスタ３２は、ソース端子がＧＮＤ電源線Ｌ２に、ドレイン端子がＯＵＴＮ信号線ＳＬ２に、ゲート端子がノードＮ３にそれぞれ接続されている。
【００３０】
ハイパスフィルタ（３３、３４）は、コンデンサ（３３３、３４３）と抵抗（３３１、３３２、３４１、３４２）とを有している。ハイパスフィルタ（３３、３４）は、差動入力信号（ＡＩＮＮ信号、ＡＩＮＰ信号）の高周波成分を抽出した信号を、電源電圧を所定の抵抗比により抵抗分圧した基準電圧が供給されているＭＯＳトランジスタ（３１、３２）の制御端子に出力する。なお、本実施形態では、電源電圧は、強調信号のエンファシス量を変更する制御電圧（ＶＤＤＡ、第１の制御電圧）である。また、所定の抵抗比とは、抵抗３３１と抵抗３３２との抵抗比、及び抵抗３４１と抵抗３４２との抵抗比である。ハイパスフィルタ（３３、３４）は、強調信号のエンファシス量を制御する制御電圧（ＶＤＤＡ）が電源電圧として供給され、制御電圧（ＶＤＤＡ）を所定の抵抗比により抵抗分圧した電圧を基準電圧としてＭＯＳトランジスタ（３１、３２）の制御端子に供給する。ハイパスフィルタ（３３、３４）は、制御電圧生成部４０から供給された制御電圧（ＶＤＤＡ）に基づいて、抽出する高周波成分の特性（例えば、エンファシス量）を変更するように、ＭＯＳトランジスタ（３１、３２）を流れる電流の特性を制御可能である。
【００３１】
ハイパスフィルタ３３（第１のハイパスフィルタ）は、ＡＩＮＮ信号の高周波成分を抽出した信号をＭＯＳトランジスタ３１の制御端子に出力するとともに、制御電圧（ＶＤＤＡ）に基づいてＭＯＳトランジスタ３１を流れる電流の特性を制御する。また、ハイパスフィルタ３３は、抵抗（３３１、３３２）と、コンデンサ３３３とを備えている。
【００３２】
抵抗３３１は、制御電圧（ＶＤＤＡ）が供給されるＶＤＤＡ電源線Ｌ３に一端が接続され、他端がノードＮ２に接続されている。
抵抗３３２は、一端がノードＮ２に接続され、他端がＧＮＤ電源線Ｌ２に接続されている。なお、ノードＮ２は、抵抗３３１の抵抗値Ｒ１と、抵抗３３２の抵抗値Ｒ２との抵抗比により抵抗分圧された基準電圧（ＤＣバイアス）が供給される。なお、抵抗値Ｒ１と抵抗値Ｒ２とは、例えば、等しい値である。
【００３３】
コンデンサ３３３は、一端がＡＩＮＮ信号の信号線に接続され、他端がノードＮ２に接続されている。なお、ハイパスフィルタ３３の特性（周波数特性）は、例えば、コンデンサ３３３の静電容量Ｃ１と抵抗値Ｒ２（又は抵抗値Ｒ１）との時定数により決定される。
【００３４】
ハイパスフィルタ３４（第２のハイパスフィルタ）は、ＡＩＮＰ信号の高周波成分を抽出した信号をＭＯＳトランジスタ３２の制御端子に出力するとともに、制御電圧（ＶＤＤＡ）に基づいてＭＯＳトランジスタ３２を流れる電流の特性を制御する。また、ハイパスフィルタ３４は、抵抗（３４１、３４２）と、コンデンサ３４３とを備えている。
【００３５】
抵抗３４１は、制御電圧（ＶＤＤＡ）が供給されるＶＤＤＡ電源線Ｌ３に一端が接続され、他端がノードＮ３に接続されている。
抵抗３４２は、一端がノードＮ３に接続され、他端がＧＮＤ電源線Ｌ２に接続されている。なお、ノードＮ３は、抵抗３４１の抵抗値Ｒ３と、抵抗３４２の抵抗値Ｒ４との抵抗比により抵抗分圧された基準電圧（ＤＣバイアス）が供給される。なお、抵抗値Ｒ３と抵抗値Ｒ４とは、例えば、等しい値である。また、抵抗３３１と抵抗３３２との抵抗比（Ｒ１：Ｒ２）と、抵抗３４１と抵抗３４２との抵抗比（Ｒ３：Ｒ４）とは、例えば、等しく、さらに、抵抗値Ｒ１と、抵抗値Ｒ２と、抵抗値Ｒ３と、抵抗値Ｒ４とは、例えば、等しい値である。
【００３６】
コンデンサ３４３は、一端がＡＩＮＰ信号の信号線に接続され、他端がノードＮ３に接続されている。なお、ハイパスフィルタ３４の特性（周波数特性）は、例えば、コンデンサ３４３の静電容量Ｃ２と抵抗値Ｒ４（又は抵抗値Ｒ３）との時定数により決定される。
【００３７】
次に、本実施形態による出力バッファ回路１及びプリエンファシス回路１０の動作について、図面を参照して説明する。
図１に示すように、本実施形態による出力バッファ回路１では、まず、入力された差動入力信号を、差動バッファ１１が、メインパスとエンファシスパスとの２系統に分岐させて、メインパス部２０と、差動バッファ１２とに出力する。
【００３８】
次に、メインパス部２０は、メインパスとして差動バッファ１１から出力された差動入力信号（ＩＮＮ信号、ＩＮＰ信号）を受信して、差動出力信号（ＯＵＴＰ信号、ＯＵＴＮ信号）として出力する。メインパス部２０では、図２に示すように、差動入力信号のＩＮＮ信号が、ＭＯＳトランジスタ２３のゲート端子に供給される。ＭＯＳトランジスタ２３は、ＩＮＮ信号の電圧により、ＶＤＤ電源線Ｌ１から抵抗２１を介してＧＮＤ電源線Ｌ２に流れる電流を制御し、ＯＵＴＰ信号線ＳＬ１に、ＩＮＮ信号を反転（逆相）した信号をメインパスとして出力する。
また、メインパス部２０では、同様に、差動入力信号のＩＮＰ信号が、ＭＯＳトランジスタ２４のゲート端子に供給される。ＭＯＳトランジスタ２３は、ＩＮＰ信号の電圧により、ＶＤＤ電源線Ｌ１から抵抗２２を介してＧＮＤ電源線Ｌ２に流れる電流を制御し、ＯＵＴＮ信号線ＳＬ２に、ＩＮＰ信号を反転（逆相）した信号をメインパスとして出力する。
【００３９】
なお、ＭＯＳトランジスタ２５には、制御電圧生成部４０が生成した制御電圧（ＶＣＳ）が、ゲート端子に供給されている。ＭＯＳトランジスタ２５は、メインパスに流れる全体の電流（例えば、ＭＯＳトランジスタ２３及びＭＯＳトランジスタ２４に流れる電流）を制御電圧（ＶＣＳ）により制御して、メインパスの出力特性（例えば、振幅）を制御する。
【００４０】
図１の説明に戻り、差動バッファ１２は、差動バッファ１１から出力された差動入力信号（ＩＮＮ信号、ＩＮＰ信号）を中継して、プリエンファシス回路１０のエンファシスパス部３０に差動信号（ＡＩＮＮ信号、ＡＮＮＰ信号）として出力する。
【００４１】
次に、エンファシスパス部３０は、エンファシスパスとして差動バッファ１２によって中継された差動信号（ＡＩＮＮ信号、ＡＮＮＰ信号）を差動入力信号として受信して、差動入力信号の高周波成分を抽出した強調信号である差動信号を出力する。エンファシスパス部３０では、図２に示すように、ＡＩＮＮ信号が、コンデンサ３３３を介して、ＭＯＳトランジスタ３１のゲート端子に供給される。なお、ＭＯＳトランジスタ３１のゲート端子（ノードＮ２）の基準電圧（ＤＣバイアス）は、制御電圧生成部４０が生成した制御電圧（ＶＤＤＡ）と、抵抗３３１の抵抗値Ｒ１と抵抗３３２の抵抗値Ｒ２とによって決定される。ハイパスフィルタ３３は、ＡＩＮＮ信号がコンデンサ３３３の一端に入力された場合に、ＡＩＮＮ信号の高周波成分を抽出して、ＭＯＳトランジスタ３１のゲート端子（ノードＮ２）に出力する（後述する図３（ｂ）参照）。ＭＯＳトランジスタ３１は、ハイパスフィルタ３３がゲート端子（ノードＮ２）に出力した電圧に基づいて、ＯＵＴＰ信号線ＳＬ１とＧＮＤ電源線Ｌ２との間に流れる電流を制御する。これにより、エンファシスパス部３０は、ＡＩＮＮ信号の高周波成分である強調信号を生成するとともに、ＯＵＴＰ信号に強調信号を加算（重畳）させる。
【００４２】
また、エンファシスパス部３０では、図２に示すように、ＡＩＮＰ信号が、コンデンサ３３３を介して、ＭＯＳトランジスタ３２のゲート端子に供給される。なお、ＭＯＳトランジスタ３２のゲート端子（ノードＮ３）の基準電圧（ＤＣバイアス）は、制御電圧生成部４０が生成した制御電圧（ＶＤＤＡ）と、抵抗３４１の抵抗値Ｒ３と抵抗３４２の抵抗値Ｒ４とによって決定される。ハイパスフィルタ３４は、ＡＩＮＰ信号がコンデンサ３４３の一端に入力された場合に、ＡＩＮＰ信号の高周波成分を抽出して、ＭＯＳトランジスタ３２のゲート端子（ノードＮ３）に出力する（後述する図３（ｃ）参照）。ＭＯＳトランジスタ３２は、ハイパスフィルタ３４がゲート端子（ノードＮ３）に出力した電圧に基づいて、ＯＵＴＮ信号線ＳＬ２とＧＮＤ電源線Ｌ２との間に流れる電流を制御する。これにより、エンファシスパス部３０は、ＡＩＮＰ信号の高周波成分である強調信号を生成するとともに、ＯＵＴＮ信号に強調信号を加算（重畳）させる。
【００４３】
次に、差動バッファ１３は、プリエンファシス回路１０によって、所定の高周波成分が強調された差動入力信号を差動出力信号（ＯＵＴＰ信号、ＯＵＴＮ信号）として受信し、当該差動出力信号（ＯＵＴＰ信号、ＯＵＴＮ信号）を中継した差動信号を伝送線路ＴＲに出力する。
【００４４】
ここで、図３を参照して、本実施形態によるプリエンファシス回路１０の動作について詳細に説明する。
図３は、本実施形態によるプリエンファシス回路１０の動作を示す図である。
この図において、各グラフは、上から順に、（ａ）差動入力信号（ＩＮＰ信号、ＩＮＮ信号、又はＡＩＮＰ信号、ＡＩＮＮ信号）、（ｂ）ノードＮ２の電圧、（ｃ）ノードＮ３の電圧、及び（ｄ）差動出力信号（ＯＵＴＮ信号、ＯＵＴＰ信号）の波形を示している。また、各グラフの縦軸は、電圧を示し、各グラフの横軸は、時間を示している。
図３（ａ）において、波形Ｗ１は、ＩＮＰ信号（ＡＩＮＰ信号）の波形を示し、波形Ｗ２は、ＩＮＮ信号（ＡＩＮＮ信号）の波形を示している。また、図３（ｄ）において、波形Ｗ９は、ＯＵＴＮ信号の波形を示し、波形Ｗ１２は、ＯＵＴＰ信号の波形を示している。
【００４５】
例えば、制御電圧（ＶＤＤＡ）が所定の電圧ＶＤＤＡ０である場合のノードＮ２の基準電圧が電圧Ｖ０であるとする。この場合に、図３（ａ）の波形Ｗ２のようなＡＩＮＮ信号が、コンデンサ３３３の一端に入力されると、ハイパスフィルタ３３は、図３（ｂ）に示すように、ＡＩＮＮ信号の高周波成分を抽出した波形Ｗ３のような電圧をノードＮ２に出力する。
また、ＭＯＳトランジスタ３１のゲート端子（ノードＮ２）の電圧が波形Ｗ３のように変化することにより、ＭＯＳトランジスタ３１に流れる電流が変化して、プリエンファシス回路１０は、図３（ｄ）の波形Ｗ１２のようなＯＵＴＰ信号を出力する。
【００４６】
また、例えば、制御電圧（ＶＤＤＡ）が所定の電圧ＶＤＤＡ０より電圧の高い電圧ＶＤＤＡＨである場合のノードＮ２の基準電圧が電圧Ｖ０Ｈであるとする。この場合に、図３（ａ）の波形Ｗ２のようなＡＩＮＮ信号が、コンデンサ３３３の一端に入力されると、ハイパスフィルタ３３は、図３（ｂ）に示すように、ＡＩＮＮ信号の高周波成分を抽出した波形Ｗ４のような電圧をノードＮ２に出力する。この場合、ハイパスフィルタ３３は、電圧Ｖ０よりも高い電圧Ｖ０Ｈを基準電圧として、波形Ｗ３よりも電圧の高い波形Ｗ４をノードＮ２に出力する。
【００４７】
また、ＭＯＳトランジスタ３１のゲート端子（ノードＮ２）の電圧が波形Ｗ４のように変化した場合、ゲート端子（ノードＮ２）の電圧が波形Ｗ３のように変化した場合に比べてＭＯＳトランジスタ３１に流れる電流の変動幅が大きくなる。そのため、プリエンファシス回路１０は、この場合、図３（ｄ）の波形Ｗ１３のようなＯＵＴＰ信号を出力する。すなわち、プリエンファシス回路１０は、制御電圧（ＶＤＤＡ）が所定の電圧ＶＤＤＡ０より電圧の高い電圧ＶＤＤＡＨである場合に、図３（ｄ）の波形Ｗ１３のように、波形Ｗ１２よりもエンファシス量が大きいＯＵＴＰ信号を出力する。
【００４８】
また、例えば、制御電圧（ＶＤＤＡ）が所定の電圧ＶＤＤＡ０より電圧の低い電圧ＶＤＤＡＬである場合のノードＮ２の基準電圧が電圧Ｖ０Ｌであるとする。この場合に、図３（ａ）の波形Ｗ２のようなＡＩＮＮ信号が、コンデンサ３３３の一端に入力されると、ハイパスフィルタ３３は、図３（ｂ）に示すように、ＡＩＮＮ信号の高周波成分を抽出した波形Ｗ５のような電圧をノードＮ２に出力する。この場合、ハイパスフィルタ３３は、電圧Ｖ０よりも低い電圧Ｖ０Ｌを基準電圧として、波形Ｗ３よりも電圧の低い波形Ｗ５をノードＮ２に出力する。
【００４９】
また、ＭＯＳトランジスタ３１のゲート端子（ノードＮ２）の電圧が波形Ｗ５のように変化した場合、ゲート端子（ノードＮ２）の電圧が波形Ｗ３のように変化した場合に比べてＭＯＳトランジスタ３１に流れる電流の変動幅が小さくなる。そのため、プリエンファシス回路１０は、この場合、図３（ｄ）の波形Ｗ１４のようなＯＵＴＰ信号を出力する。すなわち、プリエンファシス回路１０は、制御電圧（ＶＤＤＡ）が所定の電圧ＶＤＤＡ０より電圧の低い電圧ＶＤＤＡＬである場合に、図３（ｄ）の波形Ｗ１４のように、波形Ｗ１２よりもエンファシス量が小さいＯＵＴＰ信号を出力する。
【００５０】
例えば、制御電圧（ＶＤＤＡ）が所定の電圧ＶＤＤＡ０である場合のノードＮ３の基準電圧が電圧Ｖ０であるとする。この場合に、図３（ａ）の波形Ｗ１のようなＡＩＮＰ信号が、コンデンサ３４３の一端に入力されると、ハイパスフィルタ３４は、図３（ｃ）に示すように、ＡＩＮＰ信号の高周波成分を抽出した波形Ｗ６のような電圧をノードＮ３に出力する。
また、ＭＯＳトランジスタ３２のゲート端子（ノードＮ３）の電圧が波形Ｗ６のように変化することにより、ＭＯＳトランジスタ３２に流れる電流が変化して、プリエンファシス回路１０は、図３（ｄ）の波形Ｗ９のようなＯＵＴＮ信号を出力する。
【００５１】
また、例えば、制御電圧（ＶＤＤＡ）が所定の電圧ＶＤＤＡ０より電圧の高い電圧ＶＤＤＡＨである場合のノードＮ３の基準電圧が電圧Ｖ０Ｈであるとする。この場合に、図３（ａ）の波形Ｗ１のようなＡＩＮＰ信号が、コンデンサ３４３の一端に入力されると、ハイパスフィルタ３４は、図３（ｃ）に示すように、ＡＩＮＰ信号の高周波成分を抽出した波形Ｗ７のような電圧をノードＮ３に出力する。この場合、ハイパスフィルタ３４は、電圧Ｖ０よりも高い電圧Ｖ０Ｈを基準電圧として、波形Ｗ６よりも電圧の高い波形Ｗ７をノードＮ３に出力する。
【００５２】
また、ＭＯＳトランジスタ３２のゲート端子（ノードＮ３）の電圧が波形Ｗ７のように変化した場合、ゲート端子（ノードＮ３）の電圧が波形Ｗ６のように変化した場合に比べてＭＯＳトランジスタ３２に流れる電流の変動幅が大きくなる。そのため、プリエンファシス回路１０は、この場合、図３（ｄ）の波形Ｗ１０のようなＯＵＴＮ信号を出力する。すなわち、プリエンファシス回路１０は、制御電圧（ＶＤＤＡ）が所定の電圧ＶＤＤＡ０より電圧の高い電圧ＶＤＤＡＨである場合に、図３（ｄ）の波形Ｗ１０のように、波形Ｗ９よりもエンファシス量が大きいＯＵＴＮ信号を出力する。
【００５３】
また、例えば、制御電圧（ＶＤＤＡ）が所定の電圧ＶＤＤＡ０より電圧の低い電圧ＶＤＤＡＬである場合のノードＮ３の基準電圧が電圧Ｖ０Ｌであるとする。この場合に、図３（ａ）の波形Ｗ１のようなＡＩＮＰ信号が、コンデンサ３４３の一端に入力されると、ハイパスフィルタ３４は、図３（ｃ）に示すように、ＡＩＮＰ信号の高周波成分を抽出した波形Ｗ８のような電圧をノードＮ３に出力する。この場合、ハイパスフィルタ３４は、電圧Ｖ０よりも低い電圧Ｖ０Ｌを基準電圧として、波形Ｗ６よりも電圧の低い波形Ｗ８をノードＮ３に出力する。
【００５４】
また、ＭＯＳトランジスタ３２のゲート端子（ノードＮ３）の電圧が波形Ｗ８のように変化した場合、ゲート端子（ノードＮ３）の電圧が波形Ｗ６のように変化した場合に比べてＭＯＳトランジスタ３２に流れる電流の変動幅が小さくなる。そのため、プリエンファシス回路１０は、この場合、図３（ｄ）の波形Ｗ１１のようなＯＵＴＮ信号を出力する。すなわち、プリエンファシス回路１０は、制御電圧（ＶＤＤＡ）が所定の電圧ＶＤＤＡ０より電圧の低い電圧ＶＤＤＡＬである場合に、図３（ｄ）の波形Ｗ１１のように、波形Ｗ９よりもエンファシス量が小さいＯＵＴＮ信号を出力する。
【００５５】
このように、プリエンファシス回路１０は、制御電圧（ＶＤＤＡ）を変化させることにより、ハイパスフィルタ（３３、３４）の周波数特性を変化させずに、ＭＯＳトランジスタ（３１、３２）に流れる電流量を変化させる。そのため、プリエンファシス回路１０は、制御電圧（ＶＤＤＡ）を変化させることにより、エンファシス量を制御することができる。
【００５６】
以上説明したように、本実施形態によるプリエンファシス回路１０は、メインパス部２０（主経路回路部）と、エンファシスパス部３０（強調回路部）とを備えている。メインパス部２０は、入力された差動入力信号（例えば、ＩＮＰ信号、ＩＮＮ信号）に基づいて差動出力信号（例えば、ＯＵＴＮ信号、ＯＵＴＰ信号）を出力する。エンファシスパス部３０は、差動入力信号の高周波成分を抽出した強調信号であって、差動出力信号に重畳させる強調信号を生成する。なお、エンファシスパス部３０は、ＭＯＳトランジスタ（３１、３２、生成トランジスタ）と、ハイパスフィルタ（３３、３４）とを備えている。ＭＯＳトランジスタ（３１、３２）は、ゲート端子（制御端子）に供給される電圧に基づいて、強調信号を生成する。ハイパスフィルタ（３３、３４）は、コンデンサと抵抗とを有し、差動入力信号の高周波成分を抽出した信号を、電源電圧（ＶＤＤＡ）を所定の抵抗比により抵抗分圧した基準電圧が供給されているＭＯＳトランジスタ（３１、３２）のゲート端子に出力する。また、ハイパスフィルタ（３３、３４）は、供給された制御電圧（例えば、ＶＤＤＡ）に基づいて、強調する高周波成分の特性を示す強調信号の特性（例えば、エンファシス量）を変更するように、ＭＯＳトランジスタ（３１、３２）を流れる電流の特性を制御可能である。
【００５７】
これにより、本実施形態によるプリエンファシス回路１０は、簡易な回路構成であるハイパスフィルタ（３３、３４）を利用して、制御電圧（例えば、ＶＤＤＡ）により、強調信号の特性（例えば、エンファシス量）を変更するように、ＭＯＳトランジスタ（３１、３２）を流れる電流の特性を制御する。よって、本実施形態によるプリエンファシス回路１０は、強調する高周波成分の特性を、より簡易な回路構成により制御することができる。したがって、本実施形態によるプリエンファシス回路１０は、使用する伝送線路ＴＲの特性に応じて適切に調整した差動出力信号を伝送線路ＴＲに送信することができ、信頼性の高い高速信号の通信が可能になる。
【００５８】
また、本実施形態では、強調信号の特性には、強調信号のエンファシス量（強調量）が含まれ、ハイパスフィルタ（３３、３４）は、強調信号のエンファシス量を制御する制御電圧（ＶＤＤＡ、第１の制御電圧）が電源電圧として供給され、制御電圧（ＶＤＤＡ）を所定の抵抗比（例えば、Ｒ１：Ｒ２）により抵抗分圧した電圧を基準電圧（Ｖ０）としてＭＯＳトランジスタ（３１、３２）のゲート端子に供給する。
これにより、本実施形態によるプリエンファシス回路１０は、制御電圧（ＶＤＤＡ）を変更することにより、基準電圧（Ｖ０）を変更することにより、ＭＯＳトランジスタ（３１、３２）に流れる電流を調整することができる。そのため、本実施形態によるプリエンファシス回路１０は、強調する高周波成分の特性であるエンファシス量を調整することができる。なお、本実施形態によるプリエンファシス回路１０は、ハイパスフィルタ（３３、３４）の基準電圧を変更することでエンファシス量を変更するので、ハイパスフィルタ（３３、３４）の周波数特性に影響を与えずにエンファシス量を独立して調整することができる。
【００５９】
また、本実施形態では、差動入力信号は、ＩＮＮ信号（第１の入力信号）と、ＩＮＮ信号の極性を反転させたＩＮＰ信号（第２の入力信号）との組信号である。上述の生成トランジスタには、ＭＯＳトランジスタ３１（第１の生成トランジスタ）と、ＭＯＳトランジスタ３２（第２の生成トランジスタ）とが含まれる。上述のハイパスフィルタには、ハイパスフィルタ３３（第１のハイパスフィルタ）と、ハイパスフィルタ３４（第２のハイパスフィルタ）とが含まれる。ＭＯＳトランジスタ３１は、ＩＮＮ信号に対して、強調信号を生成し、ＭＯＳトランジスタ３２は、ＩＮＰ信号に対して、強調信号を生成する。ハイパスフィルタ３３は、ＩＮＮ信号（ＡＩＮＮ信号）の高周波成分を抽出した信号をＭＯＳトランジスタ３１のゲート端子に出力するとともに、制御電圧（例えば、ＶＤＤＡ）に基づいてＭＯＳトランジスタ３１を流れる電流の特性を制御する。そして、ハイパスフィルタ３４は、ＩＮＰ信号（ＡＩＮＰ信号）の高周波成分を抽出した信号をＭＯＳトランジスタ３２のゲート端子に出力するとともに、制御電圧（例えば、ＶＤＤＡ）に基づいてＭＯＳトランジスタ３２を流れる電流の特性を制御する。
これにより、本実施形態によるプリエンファシス回路１０は、強調する高周波成分の特性を適切に調整した差動出力信号を生成することができる。
【００６０】
また、本実施形態によるプリエンファシス回路１０は、強調信号の特性に応じて変更可能な制御電圧（例えば、ＶＤＤＡ）を生成する制御電圧生成部４０（電圧生成部）を備えている。
これにより、本実施形態によるプリエンファシス回路１０は、制御電圧生成部４０を利用して制御電圧（例えば、ＶＤＤＡ）を変更することにより、容易に強調する高周波成分の特性を調整することができる。
【００６１】
また、本実施形態による出力バッファ回路１は、プリエンファシス回路１０と、差動出力信号に強調信号を重畳させた差動信号を出力する差動バッファ１３（出力回路部）とを備えている。
これにより、本実施形態による出力バッファ回路１は、プリエンファシス回路１０と同様に、強調する高周波成分の特性を、より簡易な回路構成により制御することができる。
【００６２】
［第２の実施形態］
次に、第２の実施形態による出力バッファ回路１ａ及びプリエンファシス回路１０ａについて、図面を参照して説明する。
本実施形態では、制御電圧（ＶＣＳＲ）により、強調する高周波成分の周波数特性を変更する場合の一例を説明する。
なお、本実施形態による出力バッファ回路１ａは、プリエンファシス回路１０の代わりに、プリエンファシス回路１０ａを備える点を除いて、図１に示す出力バッファ回路１と同様であるので、ここではその説明を省略する。
【００６３】
図４は、第２の実施形態によるプリエンファシス回路１０ａの一例を示す回路図である。
図４に示すように、プリエンファシス回路１０ａは、ＣＭＬ回路により構成され、メインパス部２０と、エンファシスパス部３０ａと、制御電圧生成部４０ａとを備えている。
なお、この図において、図２に示す構成と同一の構成については同一の符号を付し、その説明を省略する。
【００６４】
制御電圧生成部４０ａ（電圧生成部の一例）は、メインメインパス部２０出力信号である差動出力信号の特性（例えば、振幅）を変更可能な制御電圧（ＶＣＳ）を生成する。また、制御電圧生成部４０ａは、エンファシスパス部３０ａの出力である強調信号（高周波成分）の特性（例えば、周波数特性）を変更可能な制御電圧（例えば、ＶＣＳＲ）を生成する。制御電圧生成部４０ａは、例えば、不図示のＤＡＣ及びボルテージフォロワ接続のアンプなどを備え、外部からの制御電圧を設定する設定情報に応じて、所定の制御電圧を出力する。
【００６５】
エンファシスパス部３０ａは、例えば、エンファシスパスとして差動バッファ１２によって中継された差動入力信号を受信して、差動入力信号の高周波成分を抽出した強調信号である差動信号を出力する。また、エンファシスパス部３０ａは、制御電圧生成部４０ａが生成する制御電圧（ＶＣＳＲ）により、強調する高周波成分の特性を調整可能である。なお、強調する高周波成分の特性には、高周波成分の周波数特性が含まれ、本実施形態によるエンファシスパス部３０ａは、この高周波成分の周波数特性を調整可能な構成である。
また、エンファシスパス部３０ａは、ＭＯＳトランジスタ（３１、３２）と、ハイパスフィルタ（３３ａ、３４ａ）とを備えている。
【００６６】
ハイパスフィルタ（３３ａ、３４ａ）は、コンデンサ（３３３、３４３）と、抵抗（３３１、３３２、３３４、３３５、３４１、３４２、３４４、３４５）と、ＭＯＳトランジスタ（３３６、３４６）とを有している。ハイパスフィルタ（３３ａ、３４ａ）は、差動入力信号（ＡＩＮＮ信号、ＡＩＮＰ信号）の高周波成分を抽出した信号を、電源電圧を所定の抵抗比により抵抗分圧した基準電圧が供給されているＭＯＳトランジスタ（３１、３２）の制御端子に出力する。なお、本実施形態では、ハイパスフィルタ（３３ａ、３４ａ）の電源電圧は、ＶＤＤ電源線Ｌ１に供給される電源電圧ＶＤＤである。
【００６７】
なお、本実施形態のエンファシスパス部３０ａでは、ハイパスフィルタ（３３ａ、３４ａ）の電源電圧が電源電圧ＶＤＤである点が、図２に示すエンファシスパス部３０と異なる。また、本実施形態のエンファシスパス部３０ａでは、ハイパスフィルタ３３ａが、抵抗（３３４、３３５）及びＭＯＳトランジスタ３３６を備える点と、ハイパスフィルタ３４ａが、抵抗（３４４、３４５）及びＭＯＳトランジスタ３４６を備える点とが、図２に示すエンファシスパス部３０と異なる。
【００６８】
ハイパスフィルタ３３ａは、所定の抵抗比により電源電圧（ＶＤＤ）を抵抗分圧した中間電圧を生成する抵抗３３４（第１の抵抗）及び抵抗３３５（第２の抵抗）と、ＭＯＳトランジスタ３３６（周波数制御トランジスタ）とを備えている。ここで、所定の抵抗比は、抵抗３３１と抵抗３３２との抵抗比と等しい抵抗比である。
なお、本実施形態では、抵抗３３１は、電源電圧（ＶＤＤ）が供給されるＶＤＤ電源線Ｌ１に一端が接続され、他端がノードＮ２に接続されている。また、抵抗３３２は、一端がノードＮ２に接続され、他端がＧＮＤ電源線Ｌ２に接続されている。
【００６９】
抵抗３３４は、一端がＶＤＤ電源線Ｌ１に接続され、他端がノードＮ４に接続されている。また、抵抗３３５は、一端がノードＮ４に接続され、他端がＧＮＤ電源線Ｌ２に接続されている。なお、ノードＮ４は、抵抗３３４の抵抗値Ｒ５と、抵抗３３５の抵抗値Ｒ６との抵抗比により抵抗分圧された中間電圧（ＤＣバイアス）が供給される。なお、抵抗値Ｒ５と抵抗値Ｒ６とは、例えば、等しい値である。
ＭＯＳトランジスタ３３６（周波数制御トランジスタ）は、抵抗３３４及び抵抗３３５により生成された中間電圧が供給されるノードＮ４と、ＭＯＳトランジスタ３１のゲート端子（ノードＮ２）との間に接続されている。また、ＭＯＳトランジスタ３３６は、制御電圧生成部４０ａが生成した制御電圧（ＶＣＳＲ）がゲート端子に接続されている。
【００７０】
ハイパスフィルタ３４ａは、所定の抵抗比により電源電圧（ＶＤＤ）を抵抗分圧した中間電圧を生成する抵抗３４４（第１の抵抗）及び抵抗３４５（第２の抵抗）と、ＭＯＳトランジスタ３４６（周波数制御トランジスタ）とを備えている。ここで、所定の抵抗比は、抵抗３４１と抵抗３４２との抵抗比と等しい抵抗比である。
なお、本実施形態では、抵抗３４１は、電源電圧（ＶＤＤ）が供給されるＶＤＤ電源線Ｌ１に一端が接続され、他端がノードＮ３に接続されている。また、抵抗３４２は、一端がノードＮ３に接続され、他端がＧＮＤ電源線Ｌ２に接続されている。
【００７１】
抵抗３４４は、一端がＶＤＤ電源線Ｌ１に接続され、他端がノードＮ５に接続されている。また、抵抗３４５は、一端がノードＮ５に接続され、他端がＧＮＤ電源線Ｌ２に接続されている。なお、ノードＮ５は、抵抗３４４の抵抗値Ｒ７と、抵抗３４５の抵抗値Ｒ８との抵抗比により抵抗分圧された中間電圧（ＤＣバイアス）が供給される。なお、抵抗値Ｒ７と抵抗値Ｒ８とは、例えば、等しい値である。
ＭＯＳトランジスタ３４６（周波数制御トランジスタ）は、抵抗３４４及び抵抗３４５により生成された中間電圧が供給されるノードＮ５と、ＭＯＳトランジスタ３２のゲート端子（ノードＮ３）との間に接続されている。また、ＭＯＳトランジスタ３４６は、制御電圧生成部４０ａが生成した制御電圧（ＶＣＳＲ）がゲート端子に接続されている。
【００７２】
次に、本実施形態による出力バッファ回路１ａ及びプリエンファシス回路１０ａの動作について、図面を参照して説明する。
本実施形態による出力バッファ回路１ａ及びプリエンファシス回路１０ａの基本動作は、第１の実施形態と同様であるので、その説明を省略する。ここでは、プリエンファシス回路１０ａが、強調する高周波成分の周波数特性を変更する動作について詳細に説明する。
【００７３】
プリエンファシス回路１０ａは、制御電圧生成部４０ａが生成する制御電圧（ＶＣＳＲ）を変更することにより、ＭＯＳトランジスタ（３３６、３４６）に流れる電流が変更されて、ハイパスフィルタ（３３ａ、３４ａ）の周波数特性を変更する。
ここで、図５を参照して、本実施形態によるプリエンファシス回路１０ａの動作について詳細に説明する。
図５は、本実施形態によるプリエンファシス回路１０ａの動作を示す図である。
この図において、各グラフは、上から順に、（ａ）差動入力信号（ＩＮＰ信号、ＩＮＮ信号、又はＡＩＮＰ信号、ＡＩＮＮ信号）、（ｂ）ノードＮ２の電圧、（ｃ）ノードＮ３の電圧、及び（ｄ）差動出力信号（ＯＵＴＮ信号、ＯＵＴＰ信号）の波形を示している。また、各グラフの縦軸は、電圧を示し、各グラフの横軸は、時間を示している。
図５（ａ）において、波形Ｗ２１は、ＩＮＰ信号（ＡＩＮＰ信号）の波形を示し、波形Ｗ２２は、ＩＮＮ信号（ＡＩＮＮ信号）の波形を示している。また、図５（ｄ）において、波形Ｗ２９は、ＯＵＴＮ信号の波形を示し、波形Ｗ３２は、ＯＵＴＰ信号の波形を示している。
【００７４】
例えば、ノードＮ２の基準電圧が電圧Ｖ０であり、制御電圧（ＶＣＳＲ）が所定の電圧ＶＣＳＲ０である場合を考える。この場合に、図５（ａ）の波形Ｗ２２のようなＡＩＮＮ信号が、コンデンサ３３３の一端に入力されると、ハイパスフィルタ３３ａは、図５（ｂ）に示すように、ＡＩＮＮ信号の高周波成分を抽出した波形Ｗ２３のような電圧をノードＮ２に出力する。
また、ＭＯＳトランジスタ３１のゲート端子（ノードＮ２）の電圧が波形Ｗ２３のように変化することにより、ＭＯＳトランジスタ３１に流れる電流が変化して、プリエンファシス回路１０ａは、図５（ｄ）の波形Ｗ３２のようなＯＵＴＰ信号を出力する。
【００７５】
また、例えば、制御電圧（ＶＣＳＲ）が所定の電圧ＶＣＳＲ０より電圧の高い電圧ＶＣＳＲＨである場合を考える。この場合に、ＭＯＳトランジスタ３３６のゲート電圧が電圧ＶＣＳＲ０より高い電圧ＶＣＳＲＨになるので、ＭＯＳトランジスタ３３６を流れる電流が増加する。その結果、図５（ａ）の波形Ｗ２２のようなＡＩＮＮ信号が、コンデンサ３３３の一端に入力されると、ハイパスフィルタ３３ａは、図５（ｂ）に示すように、ＡＩＮＮ信号の高周波成分を抽出した波形Ｗ２４のような電圧をノードＮ２に出力する。この場合、ハイパスフィルタ３３ａは、電圧ＶＣＳＲ０の場合よりも高いカットオフ周波数となる周波数特性になる。
また、ＭＯＳトランジスタ３１のゲート端子（ノードＮ２）の電圧が波形Ｗ２４のように変化した場合、図５（ｄ）の波形Ｗ３３のようなＯＵＴＰ信号を出力する。
【００７６】
また、例えば、制御電圧（ＶＣＳＲ）が所定の電圧ＶＣＳＲ０より電圧の低い電圧ＶＣＳＲＬである場合を考える。この場合に、ＭＯＳトランジスタ３３６のゲート電圧が電圧ＶＣＳＲ０より低い電圧ＶＣＳＲＬになるので、ＭＯＳトランジスタ３３６を流れる電流が減少する。その結果、図５（ａ）の波形Ｗ２２のようなＡＩＮＮ信号が、コンデンサ３３３の一端に入力されると、ハイパスフィルタ３３ａは、図５（ｂ）に示すように、ＡＩＮＮ信号の高周波成分を抽出した波形Ｗ２５のような電圧をノードＮ２に出力する。この場合、ハイパスフィルタ３３ａは、電圧ＶＣＳＲ０の場合よりも低いカットオフ周波数となる周波数特性になる。
また、ＭＯＳトランジスタ３１のゲート端子（ノードＮ２）の電圧が波形Ｗ２５のように変化した場合、図５（ｄ）の波形Ｗ３４のようなＯＵＴＰ信号を出力する。
【００７７】
例えば、ノードＮ３の基準電圧が電圧Ｖ０であり、制御電圧（ＶＣＳＲ）が所定の電圧ＶＣＳＲ０である場合を考える。この場合に、図５（ａ）の波形Ｗ２１のようなＡＩＮＰ信号が、コンデンサ３４３の一端に入力されると、ハイパスフィルタ３４ａは、図５（ｃ）に示すように、ＡＩＮＰ信号の高周波成分を抽出した波形Ｗ２６のような電圧をノードＮ３に出力する。
また、ＭＯＳトランジスタ３２のゲート端子（ノードＮ３）の電圧が波形Ｗ２６のように変化することにより、ＭＯＳトランジスタ３２に流れる電流が変化して、プリエンファシス回路１０ａは、図５（ｄ）の波形Ｗ２９のようなＯＵＴＮ信号を出力する。
【００７８】
また、例えば、制御電圧（ＶＣＳＲ）が所定の電圧ＶＣＳＲ０より電圧の高い電圧ＶＣＳＲＨである場合を考える。この場合に、ＭＯＳトランジスタ３４６のゲート電圧が電圧ＶＣＳＲ０より高い電圧ＶＣＳＲＨになるので、ＭＯＳトランジスタ３４６を流れる電流が増加する。その結果、図５（ａ）の波形Ｗ２１のようなＡＩＮＰ信号が、コンデンサ３４３の一端に入力されると、ハイパスフィルタ３４ａは、図５（ｃ）に示すように、ＡＩＮＰ信号の高周波成分を抽出した波形Ｗ２７のような電圧をノードＮ３に出力する。この場合、ハイパスフィルタ３４ａは、電圧ＶＣＳＲ０の場合よりも高いカットオフ周波数となる周波数特性になる。
また、ＭＯＳトランジスタ３２のゲート端子（ノードＮ３）の電圧が波形Ｗ２７のように変化した場合、図５（ｄ）の波形Ｗ３０のようなＯＵＴＮ信号を出力する。
【００７９】
また、例えば、制御電圧（ＶＣＳＲ）が所定の電圧ＶＣＳＲ０より電圧の低い電圧ＶＣＳＲＬである場合を考える。この場合に、ＭＯＳトランジスタ３４６のゲート電圧が電圧ＶＣＳＲ０より低い電圧ＶＣＳＲＬになるので、ＭＯＳトランジスタ３４６を流れる電流が減少する。その結果、図５（ａ）の波形Ｗ２１のようなＡＩＮＰ信号が、コンデンサ３４３の一端に入力されると、ハイパスフィルタ３４ａは、図５（ｃ）に示すように、ＡＩＮＰ信号の高周波成分を抽出した波形Ｗ２８のような電圧をノードＮ３に出力する。この場合、ハイパスフィルタ３４ａは、電圧ＶＣＳＲ０の場合よりも低いカットオフ周波数となる周波数特性になる。
また、ＭＯＳトランジスタ３２のゲート端子（ノードＮ３）の電圧が波形Ｗ２８のように変化した場合、図５（ｄ）の波形Ｗ３１のようなＯＵＴＮ信号を出力する。
【００８０】
このように、プリエンファシス回路１０ａは、制御電圧（ＶＣＳＲ）を変化させることにより、ハイパスフィルタ（３３ａ、３４ａ）のエンファシス量を変化させずに、強調する周波数特性を変化させる。そのため、プリエンファシス回路１０ａは、制御電圧（ＶＣＳＲ）を変化させることにより、強調する高周波成分の周波数特性を制御することができる。
【００８１】
以上説明したように、本実施形態によるプリエンファシス回路１０ａは、メインパス部２０（主経路回路部）と、エンファシスパス部３０ａ（強調回路部）とを備えている。エンファシスパス部３０ａは、ＭＯＳトランジスタ（３１、３２、生成トランジスタ）と、ハイパスフィルタ（３３ａ、３４ａ）とを備えている。ＭＯＳトランジスタ（３１、３２）は、ゲート端子（制御端子）に供給される電圧に基づいて、強調信号を生成する。ハイパスフィルタ（３３、３４）は、コンデンサと抵抗とを有し、差動入力信号の高周波成分を抽出した信号を、電源電圧（ＶＤＤ）を所定の抵抗比により抵抗分圧した基準電圧が供給されているＭＯＳトランジスタ（３１、３２）のゲート端子に出力する。また、ハイパスフィルタ（３３ａ、３４ａ）は、供給された制御電圧（例えば、ＶＣＳＲ）に基づいて、強調する高周波成分の特性を示す強調信号の特性（例えば、周波数特性）を変更するように、ＭＯＳトランジスタ（３１、３２）を流れる電流の特性を制御可能である。
これにより、本実施形態によるプリエンファシス回路１０ａは、第１の実施形態と同様に、強調する高周波成分の特性を、より簡易な回路構成により制御することができる。
【００８２】
また、本実施形態によれば、強調信号の特性には、高周波成分の周波数特性が含まれ、ハイパスフィルタ３３ａ（３４ａ）は、所定の抵抗比により電源電圧（ＶＤＤ）を抵抗分圧した中間電圧を生成する抵抗３３４（３４４）及び抵抗３３５（３４５）と、ＭＯＳトランジスタ３３６（３４６）とを備えている。ＭＯＳトランジスタ３３６（３４６）は、生成された中間電圧が供給されるノードＮ４（ノードＮ５）と、ＭＯＳトランジスタ３１（３２）のゲート端子との間に接続され、周波数特性を制御する制御電圧（ＶＣＳＲ、第２の制御電圧）がゲート端子に供給される。
【００８３】
これにより、本実施形態によるプリエンファシス回路１０ａは、制御電圧（ＶＣＳＲ）を変更することにより、ＭＯＳトランジスタ（３３６、３４６）に流れる電流を調整することができる。そのため、本実施形態によるプリエンファシス回路１０ａは、強調する高周波成分の特性であるハイパスフィルタ（３３ａ、３４ａ）の周波数特性を調整することができる。なお、本実施形態によるプリエンファシス回路１０ａは、制御電圧（ＶＣＳＲ）を変更するので、基準電圧（動作バイアス）を変更しない。よって、本実施形態によるプリエンファシス回路１０ａは、エンファシス量に影響を与えずに強調する高周波特性の周波数特性を独立して調整することができる。
【００８４】
また、本実施形態による出力バッファ回路１ａは、プリエンファシス回路１０ａと同様に、より簡易な回路構成により制御することができる。
【００８５】
［第３の実施形態］
次に、第３の実施形態による出力バッファ回路１ｂ及びプリエンファシス回路１０ｂについて、図面を参照して説明する。
本実施形態では、上述した第１の実施形態と第２の実施形態とを組み合わせた場合の一例について説明する。
なお、本実施形態による出力バッファ回路１ｂは、プリエンファシス回路１０の代わりに、プリエンファシス回路１０ｂを備える点を除いて、図１に示す出力バッファ回路１と同様であるので、ここではその説明を省略する。
【００８６】
図６は、第３の実施形態によるプリエンファシス回路１０ｂの一例を示す回路図である。
図６に示すように、プリエンファシス回路１０ｂは、ＣＭＬ回路により構成され、メインパス部２０と、エンファシスパス部３０ｂと、制御電圧生成部４０ｂとを備えている。
なお、この図において、図２に示す構成と同一の構成については同一の符号を付し、その説明を省略する。
本実施形態では、制御電圧生成部４０ｂが、制御電圧（ＶＣＳ）、制御電圧（ＶＤＤＡ）、及び制御電圧（ＶＣＳＲ）を生成する点と、エンファシスパス部３０ｂの電源電圧として、制御電圧（ＶＤＤＡ）が供給される点が、第２の実施形態と異なる。
【００８７】
エンファシスパス部３０ｂは、制御電圧（ＶＤＤＡ）を変更することにより、基準電圧（Ｖ０）を変更することにより、ＭＯＳトランジスタ（３１、３２）に流れる電流を調整することができる。そのため、本実施形態によるプリエンファシス回路１０ｂは、強調する高周波成分の特性であるエンファシス量を調整することができる。
また、エンファシスパス部３０ｂは、制御電圧（ＶＣＳＲ）を変更することにより、ＭＯＳトランジスタ（３３６、３４６）に流れる電流を調整することができる。そのため、本実施形態によるプリエンファシス回路１０ｂは、強調する高周波成分の特性であるハイパスフィルタ（３３ｂ、３４ｂ）の周波数特性を調整することができる。
このように、本実施形態によるプリエンファシス回路１０ｂは、エンファシス量と、強調する高周波成分の周波数特性とを、それぞれ独立して変更（調整）することができる。よって、本実施形態によるプリエンファシス回路１０ｂは、使用する伝送線路ＴＲの特性に応じてエンファシス量と、強調する高周波成分の周波数特性とを適切に調整した差動出力信号を伝送線路ＴＲに送信することができ、さらに信頼性の高い高速信号の通信が可能になる。
【００８８】
［第４の実施形態］
次に、第４の実施形態による出力バッファ回路１ｃ及びプリエンファシス回路１０ｃについて、図面を参照して説明する。
本実施形態では、上述した第２の実施形態におけるエンファシスパス部３０ａを複数備えて、強調する周波数帯をより複雑に制御する場合の一例について説明する。
【００８９】
図７は、第４の実施形態による出力バッファ回路１ｃ及びプリエンファシス回路１０ｃの一例を示すブロック図である。
図７に示すように、出力バッファ回路１ｃは、プリエンファシス回路１０ｃと、差動バッファ１１〜１４とを備えている。また、プリエンファシス回路１０ｃは、メインパス部２０と、複数のエンファシスパス部３０ａ（３０ａ−１、３０ａ−２）と、制御電圧生成部４０ｃとを備えている。
なお、この図において、図１に示す構成と同一の構成については同一の符号を付し、その説明を省略する。
【００９０】
本実施形態における差動バッファ１１は、プリエンファシス回路１０ｃのメインパス部２０に差動入力信号を出力するとともに、差動バッファ１２及び差動バッファ１４に差動入力信号を出力する。
【００９１】
差動バッファ１２は、差動バッファ１１から出力された差動入力信号を中継して、プリエンファシス回路１０ｃのエンファシスパス部３０ａ−１に出力する中継バッファ回路である。
差動バッファ１４は、差動バッファ１１から出力された差動入力信号を中継して、プリエンファシス回路１０ｃのエンファシスパス部３０ａ−２に出力する中継バッファ回路である。
ここで、エンファシスパス部３０ａ−１及びエンファシスパス部３０ａ−２は、第２の実施形態におけるエンファシスパス部３０ａと同一の構成である。エンファシスパス部３０ａ−１及びエンファシスパス部３０ａ−２は、供給される制御電圧（ＶＣＳＲ）が異なる。
【００９２】
制御電圧生成部４０ｃ（電圧生成部の一例）は、メインメインパス部２０出力信号である差動出力信号の特性（例えば、振幅）を変更可能な制御電圧（ＶＣＳ）を生成する。また、制御電圧生成部４０ｃは、エンファシスパス部３０ａ−１の周波数特性を変更可能な制御電圧（ＶＣＳＲ１）と、エンファシスパス部３０ａ−２の周波数特性を変更可能な制御電圧（ＶＣＳＲ２）とを生成する。
【００９３】
以上説明したように、本実施形態によるプリエンファシス回路１０ｃは、抽出する高周波成分の周波数特性が異なる複数（例えば、２つ）のエンファシスパス部３０ａ（例えば、エンファシスパス部３０ａ−１、エンファシスパス部３０ａ−２）を備えている。
これにより、本実施形態によるプリエンファシス回路１０ｃは、複数のエンファシスパス部３０ａにより、異なる周波数成分を強調することができる。そのため、本実施形態によるプリエンファシス回路１０ｃは、例えば、広い周波数帯域の周波数成分を強調するなど、強調する周波数帯をより複雑に制御することができる。
【００９４】
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。
例えば、上記の各実施形態において、制御電圧生成部４０（４０ａ、４０ｂ、４０ｃ）は、プリエンファシス回路１０（１０ａ、１０ｂ、１０ｃ）が備えている例を説明したが、これに限定されるものではない。例えば、制御電圧生成部４０（４０ａ、４０ｂ、４０ｃ）は、プリエンファシス回路１０（１０ａ、１０ｂ、１０ｃ）の外部、又は出力バッファ回路１（１ａ、１ｂ、１ｃ）の外部に備えて、プリエンファシス回路１０（１０ａ、１０ｂ、１０ｃ）は、外部から制御電圧が供給されるようにしてもよい。
【００９５】
また、上記の各実施形態において、メインパス部２０が、制御電圧（ＶＣＳ）により、差動信号の振幅を調整するＭＯＳトランジスタ２５を備える例を説明したが、ＭＯＳトランジスタ２５の代わりに、所定の電流を流す抵抗であってもよい。また、ＭＯＳトランジスタ２５は、ゲート電圧に制御電圧（ＶＣＳ）の代わりに所定の固定電圧が供給されるようにしてもよい。
また、上記の各実施形態において、ＭＯＳトランジスタ（３１、３２）のソース端子は、直接ＧＮＤ電源線Ｌ２に接続される例を説明したが、抵抗を介してＧＮＤ電源線Ｌ２に接続されてもよい。
【００９６】
また、上記の第４の実施形態において、プリエンファシス回路１０ｃは、複数のエンファシスパス部３０ａを備える一例として２つのエンファシスパス部３０ａを備える場合について説明したが、これに限定されるものではない。プリエンファシス回路１０ｃは、３つ以上のエンファシスパス部３０ａを備える構成としてもよい。
また、プリエンファシス回路１０ｃは、複数のエンファシスパス部３０ａを備える一例について説明したが、第３の実施形態のエンファシスパス部３０ｂを複数備えるようにしてもよいし、第１の実施形態のエンファシスパス部３０を複数備えるようにしてもよい。
【００９７】
また、上記の各実施形態において、ＭＯＳトランジスタとして、ＮＭＯＳトランジスタを用いる例を説明したが、Ｐ型チャネル金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳトランジスタ）を用いる構成にしてもよい。また、プリエンファシス回路１０（１０ａ、１０ｂ、１０ｃ）は、ＭＯＳトランジスタを用いる構成にしたが、他の電界効果トランジスタを用いる構成にしてもよい。
【００９８】
また、上述した機能の一部又は全部を、ＬＳＩ（Large Scale Integration）等の集積回路として実現してもよい。また、半導体技術の進歩によりＬＳＩに代替する集積回路化の技術が出現した場合、当該技術による集積回路を用いてもよい。
【符号の説明】
【００９９】
１、１ａ、１ｂ、１ｃ  出力バッファ回路
１０、１０ａ、１０ｂ、１０ｃ  プリエンファシス回路
１１、１２、１３、１４  差動バッファ
２０  メインパス部
２１、２２、３３１、３３２、３３４、３３５、３４１、３４２、３４４、３４５  抵抗
２３、２４、２５、３１、３２、３３６、３４６  ＭＯＳトランジスタ
３０、３０ａ、３０ｂ、３０ａ−１、３０ａ−２  エンファシスパス部
３３、３３ａ、３３ｂ、３４、３４ａ、３４ｂ  ハイパスフィルタ
４０、４０ａ、４０ｂ、４０ｃ  制御電圧生成部
３３３、３４３  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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