(57)【要約】【課題】撮像素子においてＦＤの暗電流を無くし、電荷を電圧に変換する変換効率を向上させる。【解決手段】画素回路は、光電変換部、制御トランジスタおよび電荷蓄積部を備える。光電変換部は、光軸に沿って入射された光を電荷に変換する。制御トランジスタは、入力電圧に応じて出力電圧を制御する制御トランジスタ。電荷蓄積部は、光軸上において制御トランジスタと光電変換部との間に位置する領域に電荷を蓄積して蓄積した電荷量に応じた電圧を入力電圧として制御トランジスタに供給する。【選択図】図６
2016081950.tif 000002
【特許請求の範囲】
【請求項１】
光軸に沿って入射された光を電荷に変換する光電変換部と、
入力電圧に応じて出力電圧を制御する制御トランジスタと、
前記光軸上において前記制御トランジスタと前記光電変換部との間に位置する領域に電荷を蓄積して当該蓄積した電荷量に応じた電圧を前記入力電圧として前記制御トランジスタに供給する電荷蓄積部と
を具備する画素回路。
【請求項２】
前記出力電圧は、前記制御トランジスタのソースおよびドレインの間の電圧であり、
前記電荷蓄積部は、前記光軸上において前記ソースおよび前記ドレインと前記光電変換部との間に位置する前記領域に前記電荷を蓄積する
請求項１記載の画素回路。
【請求項３】
前記光軸に垂直な平面において前記電荷蓄積部は、前記制御トランジスタより面積が大きい
請求項１記載の画素回路。
【請求項４】
前記制御トランジスタは、接合型電界効果トランジスタである
請求項１記載の画素回路。
【請求項５】
前記制御トランジスタは、ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタである
請求項１記載の画素回路。
【請求項６】
前記光軸に垂直な平面に設けられたリセットゲートおよびリセットドレインに対する所定の電位の印加により前記電荷量を初期値にするリセットトランジスタをさらに具備する
請求項１記載の画素回路。
【請求項７】
前記リセットゲートおよび前記リセットドレインは、前記制御トランジスタのソースから前記制御トランジスタのドレインへの方向に沿って配置される
請求項６記載の画素回路。
【請求項８】
前記リセットゲートおよび前記リセットドレインは、前記制御トランジスタのソースから前記制御トランジスタのドレインへの方向に直交する方向に沿って配置される
請求項６記載の画素回路。
【請求項９】
前記リセットゲートと前記制御トランジスタのチャネルとは、同一の不純物プロファイルに従って形成される
請求項６記載の画素回路。
【請求項１０】
前記リセットゲートは、前記電荷蓄積部に隣接する
請求項６記載の画素回路。
【請求項１１】
前記制御トランジスタは、
ソースおよびドレインと、
前記ソースおよび前記ドレインの間に設けられたチャネルと、
前記ソースおよび前記ドレインの間において前記ドレインから前記ソースへの方向に沿って形成されたチャネルポケットと
を備え、
前記チャネルポケットの電位は、前記チャネルの電位よりも高い
請求項１記載の画素回路。
【請求項１２】
前記制御トランジスタは、
ソースおよびドレインと、
前記ソースおよび前記ドレインの間に設けられたチャネルと、
前記ソースおよび前記ドレインの間において前記ドレインから前記ソースへの方向に直交する方向に沿って形成されたチャネルバリアと
を備え、
前記チャネルバリアの電位は、前記チャネルの電位よりも低い
請求項１記載の画素回路。
【請求項１３】
電位が前記電荷蓄積部より高い電荷蓄積部ポケットをさらに具備し、
前記電荷蓄積部ポケットは、前記電荷蓄積部に囲まれた領域において前記ドレインから前記ソースへの方向に直交する方向に沿って設けられる
請求項１記載の画素回路。
【請求項１４】
前記制御トランジスタのチャネルと前記電荷蓄積部とは、前記チャネルの不純物よりも拡散係数が小さい不純物が添加された電荷蓄積部・チャネル間バリアにより分離される
請求項１記載の画素回路。
【請求項１５】
前記電荷蓄積部・チャネル間バリアに添加される前記不純物は、インジウムである
請求項１４記載の画素回路。
【請求項１６】
前記電荷蓄積部・チャネル間バリアに添加される前記不純物は、ヒ素である
請求項１４記載の画素回路。
【請求項１７】
光軸に沿って入射された光を電荷に変換する光電変換部と、入力電圧に応じて出力電圧を制御する制御トランジスタと、前記光軸上において前記制御トランジスタと前記光電変換部との間に位置する領域に電荷を蓄積して当該蓄積した電荷量に応じた電圧を前記入力電圧として前記制御トランジスタに供給する電荷蓄積部とを画素毎に備える撮像素子と、
前記出力電圧の電気信号を処理する信号処理部と
を具備する撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、画素回路および撮像装置に関する。詳しくは、画像を撮像するための画素回路および撮像装置に関する。
【背景技術】
【０００２】
従来より、画素から直接デジタル信号を出力可能なフルデジタルの撮像素子が提案されている（例えば、特許文献１参照。）。この撮像素子では、光電変換素子により生成された電荷は、浮遊拡散層（ＦＤ：Floating Diffusion）に転送されて蓄積され、そのＦＤの蓄積電荷量に応じた信号がソースフォロワ回路により出力される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−７１９５８号公報
【特許文献２】特開２００９−１５２２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の撮像素子では、例えば、１フレームに１０００回の読み出しをする必要が有り、読み出し電圧の上昇や、読み出し時間の増加という課題がある。また、１フレーム当たりの読み出し回数が増える分、これに比例してＦＤの暗電流が増加する。その結果、ＦＤの暗電流が画素の暗電流の主成分になる。このＦＤの暗電流は簡単には減らせないので、たとえ変換効率を600μV/e-にできたとしてもフォトン１個を検出する精度が低下するという課題がある。ＦＤが無ければフォトン１個を検出する精度が向上するが、このようなＦＤを用いない撮像素子の例としては、例えばシングルキャリアの埋込み電荷変調素子（ＢＣＭＤ：bulk charge Modulated Device）がある（例えば、特許文献２参照。）。ところが、このＢＣＭＤにおいて、電荷を信号電圧に変換する変換効率を十分に高くして検出精度を一定以上に維持するには、光軸に沿って入射された光を電荷に変換する光電変換部からの入力電圧に応じて出力電圧を制御する制御トランジスタの面積を一定面積以下にする必要がある。変換効率を十分に高くするには、例えば制御トランジスタのサイズを０．５マイクロメートル（μｍ）×０．５マイクロメートル（μｍ）以下にするにする必要がある。
【０００５】
しかし、特許文献２に開示されている構造では、原理的に制御トランジスタのゲート長と、電荷蓄積部とオーバーフローバリアを合わせた長さは同じである。そのため、最低限の飽和電荷量を確保する為に必要な電荷蓄積部の長さを０．２マイクロメートル（μｍ）、オーバーフローバリアの長さを０．２マイクロメートル（μｍ）とすると、オーバーフローバリアは電荷蓄積部の両側に必要なので、電荷蓄積部とオーバーフローバリアを合わせた長さ、すなわち制御トランジスタのゲート長は最低限０．６マイクロメートル（μｍ）必要になる。また、ソースおよびドレインの長さは最低限０．１５マイクロメートル（μｍ）必要である事を考慮すると、制御トランジスタのゲート長方向の長さは０．９マイクロメートル（μｍ）以下にする事は出来ず、ひいては、変換効率を電子１個を検出出来る程度にまで向上させる事が困難だという課題が有る。又、特許文献２に開示されている構造の場合、その構造上の制限から、電荷蓄積部の表面からの深さを、例えば０．３マイクロメートル（μｍ）以上にする事が困難である。その為、制御トランジスタのチャネル部及び電荷蓄積部を形成する不純物の拡散を低減する事は困難なので、各不純物のオーバーラップが非常に大きくなり、各不純物のドーズ量が少しでもバラツくと、ポテンシャルも大きくバラツいてしまうという課題が有る。又、オーバーフローバリアはリセットバリアを兼用しているが、リセットバリアは、リセット電圧と飽和電荷量を両立させる為に、その幅を非常に薄く形成する必要が有るり、ＬＤＤ（Lightly-Doped Drain）幅の変動等に弱く、ＬＤＤ幅等が変動するとポテンシャルが大きく変動してしまい、ロバスト性が悪いという課題も有る。そして、これらのロバスト性は画素の微細化と共に急激に悪化する。この事からも制御トランジスタを微細化する箏は非常に困難である。このように、上述の撮像素子では、ＦＤの暗電流を無くし、変換効率を高くすることが困難である。
【０００６】
本技術はこのような状況に鑑みて生み出されたものであり、撮像素子においてＦＤの暗電流を無くし、電荷を電圧に変換する変換効率を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、光軸に沿って入射された光を電荷に変換する光電変換部と、入力電圧に応じて出力電圧を制御する制御トランジスタと、上記光軸上において上記制御トランジスタと上記光電変換部との間に位置する領域に電荷を蓄積して当該蓄積した電荷量に応じた電圧を上記入力電圧として上記制御トランジスタに供給する電荷蓄積部とを具備する画素回路である。これにより、光軸上において制御トランジスタと上記光電変換部との間に位置する電荷蓄積部に電荷が蓄積されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記出力電圧は、上記制御トランジスタのソースおよびドレインの間の電圧であり、上記電荷蓄積部は、上記光軸上において上記ソースおよび上記ドレインと上記光電変換部との間に位置する上記領域に上記電荷を蓄積してもよい。これにより、光軸上においてソースおよびドレインと光電変換部との間に位置する電荷蓄積部に電荷が蓄積されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記光軸に垂直な平面において上記電荷蓄積部は、上記制御トランジスタより面積が大きくてもよい。これにより、光軸に垂直な平面において制御トランジスタより面積が大きい電荷蓄積部に電荷が蓄積されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記制御トランジスタは、接合型電界効果トランジスタであってもよい。これにより、接合型電界効果トランジスタにより出力電圧が制御されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記制御トランジスタは、ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタであってもよい。これにより、ＭＯＳ型電界効果トランジスタにより出力電圧が制御されるという作用をもたらす。
【００１２】
また、この第１の側面において、上記光軸に垂直な平面に設けられたリセットゲートおよびリセットドレインに対する所定の電位の印加により上記電荷量を初期値にするリセットトランジスタをさらに具備してもよい。これにより、光軸に垂直な平面に設けられたリセットゲートおよびリセットドレインに対する所定の電位の印加により電荷量が初期値になるという作用をもたらす。
【００１３】
また、この第１の側面において、上記リセットゲートおよび上記リセットドレインは、上記制御トランジスタのソースから上記制御トランジスタのドレインへの方向に沿って配置されてもよい。これにより、制御トランジスタのソースから上記制御トランジスタのドレインへの方向に沿って配置されたリセットゲートおよびリセットドレインに対する所定の電位の印加により電荷量が初期値になるという作用をもたらす。
【００１４】
また、この第１の側面において、上記リセットゲートおよび上記リセットドレインは、上記制御トランジスタのソースから上記制御トランジスタのドレインへの方向に直交する方向に沿って配置されてもよい。これにより、制御トランジスタのソースから上記制御トランジスタのドレインへの方向に直交する方向に沿って配置されたリセットゲートおよびリセットドレインに対する所定の電位の印加により電荷量が初期値になるという作用をもたらす。
【００１５】
また、この第１の側面において、上記リセットゲートと上記制御トランジスタのチャネルとは、同一の不純物プロファイルに従って形成されてもよい。これにより、制御トランジスタのチャネルとは、同一の不純物プロファイルに従って形成されたリセットゲートに対する所定の電位の印加により電荷量が初期値になるという作用をもたらす。
【００１６】
また、この第１の側面において、上記リセットゲートは、上記電荷蓄積部に隣接してもよい。これにより、電荷蓄積部に隣接したリセットゲートに対する所定の電位の印加により電荷量が初期値になるという作用をもたらす。
【００１７】
また、この第１の側面において、上記制御トランジスタは、ソースおよびドレインと、上記ソースおよび上記ドレインの間に設けられたチャネルと、上記ソースおよび上記ドレインの間において上記ドレインから上記ソースへの方向に沿って形成されたチャネルポケットとを備え、上記チャネルポケットの電位は、上記チャネルの電位よりも高くてもよい。これにより、ソースおよびドレインの間においてドレインからソースへの方向に沿ってチャネルポケットが形成された制御トランジスタにより出力電圧が制御されるという作用をもたらす。
【００１８】
また、この第１の側面において、上記制御トランジスタは、ソースおよびドレインと、上記ソースおよび上記ドレインの間に設けられたチャネルと、上記ソースおよび上記ドレインの間において上記ドレインから上記ソースへの方向に直交する方向に沿って形成されたチャネルバリアとを備え、上記チャネルバリアの電位は、上記チャネルの電位よりも低くてもよい。これにより、ソースおよびドレインの間においてドレインからソースへの方向に直交する方向に沿ってチャネルバリアが形成された制御トランジスタにより出力電圧が制御されるという作用をもたらす。
【００１９】
また、この第１の側面において、電位が上記電荷蓄積部より大きい電荷蓄積部ポケットをさらに具備し、上記電荷蓄積部ポケットは、上記電荷蓄積部に囲まれた領域において上記ドレインから上記ソースへの方向に直交する方向に沿って設けられてもよい。これにより、電位が電荷蓄積部の電位より大きい電荷蓄積部ポケットに電荷が蓄積されるという作用をもたらす。
【００２０】
また、この第１の側面において、上記制御トランジスタのチャネルと上記電荷蓄積部とは、上記チャネルの不純物よりも拡散係数が小さい不純物が添加された電荷蓄積部・チャネル間バリアにより分離されてもよい。これにより、電荷蓄積部・チャネル間バリアにより制御トランジスタのチャネルと電荷蓄積部とが分離されるという作用をもたらす。
【００２１】
また、この第１の側面において、上記電荷蓄積部・チャネル間バリアに添加される上記不純物は、インジウムであってもよい。これにより、インジウムが添加された電荷蓄積部・チャネル間バリアにより制御トランジスタのチャネルと電荷蓄積部とが分離されるという作用をもたらす。
【００２２】
また、この第１の側面において、上記電荷蓄積部・チャネル間バリアに添加される上記不純物は、ヒ素であってもよい。これにより、ヒ素が添加された電荷蓄積部・チャネル間バリアにより制御トランジスタのチャネルと電荷蓄積部とが分離されるという作用をもたらす。
【００２３】
また、本技術の第２の側面は、光軸に沿って入射された光を電荷に変換する光電変換部と、入力電圧に応じて出力電圧を制御する制御トランジスタと、上記光軸上において上記制御トランジスタと上記光電変換部との間に位置する領域に電荷を蓄積して当該蓄積した電荷量に応じた電圧を上記入力電圧として上記制御トランジスタに供給する電荷蓄積部とを画素毎に備える撮像素子と、上記出力電圧の電気信号を処理する信号処理部とを具備する撮像装置である。これにより、光軸上において制御トランジスタと光電変換部との間に位置する電荷蓄積部に電荷が蓄積されるという作用をもたらす。
【発明の効果】
【００２４】
本技術によれば、撮像素子においてＦＤの暗電流を無くし、電荷を電圧に変換する変換効率を向上させることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２５】
【図１】第１の実施の形態における撮像装置の全体図の一例である。
【図２】第１の実施の形態における撮像素子の一構成例を示すブロック図である。
【図３】第１の実施の形態における画素回路の一構成例を示す回路図である。
【図４】第１の実施の形態における画素回路の表面図の一例である。
【図５】第１の実施の形態における画素回路のＸ軸に沿った断面図の一例である。
【図６】第１の実施の形態における画素回路のＹ軸に沿った断面図の一例である。
【図７】第１の実施の形態におけるＣ−Ｃ’軸のポテンシャル図である。
【図８】第１の実施の形態におけるＤ−Ｄ’軸のポテンシャル図である。
【図９】第１の実施の形態におけるＥ−Ｅ’軸のポテンシャル図である。
【図１０】第１の実施の形態におけるＦ−Ｆ’軸のポテンシャル図である。
【図１１】第１の実施の形態におけるＧ−Ｇ’軸のポテンシャル図である。
【図１２】第１の実施の形態の変形例における画素回路の一構成例を示す回路図である。
【図１３】第２の実施の形態における画素回路の一構成例を示す回路図である。
【図１４】第２の実施の形態における画素回路の表面図の一例である。
【図１５】第２の実施の形態における画素回路のＸ軸に沿った断面図の一例である。
【図１６】第２の実施の形態における画素回路のＹ軸に沿った断面図の一例である。
【図１７】第２の実施の形態におけるＣ−Ｃ’軸のポテンシャル図である。
【図１８】第２の実施の形態におけるＤ−Ｄ’軸のポテンシャル図である。
【図１９】第２の実施の形態におけるＥ−Ｅ’軸のポテンシャル図である。
【図２０】第２の実施の形態におけるＦ−Ｆ’軸のポテンシャル図である。
【図２１】第３の実施の形態における画素回路の一構成例を示す回路図である。
【図２２】第３の実施の形態における画素回路の表面図の一例である。
【図２３】第３の実施の形態における画素回路のＸ軸に沿った断面図の一例である。
【図２４】第３の実施の形態における画素回路のＹ軸に沿った断面図の一例である。
【図２５】第３の実施の形態におけるＣ−Ｃ’軸のポテンシャル図である。
【図２６】第３の実施の形態におけるＤ−Ｄ’軸のポテンシャル図である。
【図２７】第３の実施の形態におけるＥ−Ｅ’軸のポテンシャル図である。
【図２８】第３の実施の形態におけるＦ−Ｆ’軸のポテンシャル図である。
【図２９】第３の実施の形態におけるＧ−Ｇ’軸のポテンシャル図である。
【図３０】第４の実施の形態における画素回路の一構成例を示す回路図である。
【図３１】第４の実施の形態における画素回路の表面図の一例である。
【図３２】第４の実施の形態における画素回路のＸ軸に沿った断面図の一例である。
【図３３】第４の実施の形態における画素回路のＹ軸に沿った断面図の一例である。
【図３４】第４の実施の形態におけるＣ−Ｃ’軸のポテンシャル図である。
【図３５】第４の実施の形態におけるＤ−Ｄ’軸のポテンシャル図である。
【図３６】第４の実施の形態におけるＥ−Ｅ’軸のポテンシャル図である。
【図３７】第４の実施の形態におけるＦ−Ｆ’軸のポテンシャル図である。
【発明を実施するための形態】
【００２６】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ＪＦＥＴ型の制御トランジスタと光電変換部との間に電荷蓄積部を設けた例）
２．第２の実施の形態（ＪＦＥＴ型の制御トランジスタと光電変換部との間に電荷蓄積部を設けてチャネル幅方向にリセットする例）
３．第３の実施の形態（ＭＯＳ型の制御トランジスタと光電変換部との間に電荷蓄積部を設けた例）
４．第４の実施の形態（ＭＯＳ型の制御トランジスタと光電変換部との間に電荷蓄積部を設けてチャネル幅方向にリセットする例）
【００２７】
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、第１の実施の形態における撮像装置１００の全体図の一例である。本撮像装置１００は、同図に示すように、撮像素子２００を有する。また、撮像装置１００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ１１０を有する。さらに、撮像装置１００は、撮像デバイス４１０を駆動する駆動回路１３０と、撮像素子２００の出力信号を処理する信号処理回路１２０と、を有する。
【００２８】
駆動回路１３０は、撮像素子２００内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像素子２００を駆動する。
【００２９】
また、信号処理回路１２０は、撮像素子２００の出力信号に対して所定の信号処理を施す。信号処理回路１２０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路１２０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００３０】
［撮像素子の構成例］
図２は、第１の実施の形態における撮像素子２００の一構成例を示すブロック図である。本撮像素子２００は、行走査回路２１０、画素アレイ部２２０、センス回路部２４０、および判定結果集積回路部２５０を有する。
【００３１】
行走査回路２１０は、駆動回路１３０の制御に従って、行の各々を順に露光させるものである。
【００３２】
画素アレイ部２２０には、複数の画素回路３００が行方向および列方向にマトリクス状に配置されている。各画素回路は光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。この画素アレイ部２２０は、たとえば第１の半導体基板に形成される。
【００３３】
センス回路部２４０は、第１の半導体基板と異なる第２の半導体基板に形成される。センス回路部２４０は、画素アレイ部２２０のマトリクス配列された複数の画素回路３００に１対１に対応して複数のセンス回路２５０が、たとえば行方向および列方向にマトリクス状に配置されている。各センス回路２５０は、画素回路３００からの信号を受けて、所定期間における画素回路３００への光子入射の有無を２値判定する機能を有する。
【００３４】
そして、第１の半導体基板と第２の半導体基板は積層される。たとえば第１の半導体基板に形成された複数の画素回路３００と第２の半導体基板に形成された複数のセンス回路２５０がそれぞれ１対１で対向するように積層される。対向する画素回路３００とセンス回路２５０が各出力信号線２２９により接続される。センス回路部２５０は、同一行に配置されたセンス回路２５０出力が共通の転送線２５９に接続されている。
【００３５】
判定結果集積回路部２６０は、センス回路２５０の判定結果を画素ごとに複数回集積して、階調のある２次元撮像データを生成する機能を有する。判定結果集積回路部２６０は、センス回路部２４０におけるセンス回路２５０の行配置に対応して判定結果集積回路２６１、２６２・・・が配置されている。
【００３６】
判定結果集積回路２６１は、０行目の転送線２５９を転送された判定値を保持するレジ
スタ２７１、レジスタ２７１の保持値をカウントするカウント回路２８１、およびカウント回路２８１のカウント結果を格納するメモリ２９１を有する。また、判定結果集積回路２６２は、１行目の転送線２５９を転送された判定値を保持するレジスタ２７２、レジスタ２７２の保持値をカウントするカウント回路２８２、およびカウント回路２８２のカウント結果を格納するメモリ２９２を有する。
【００３７】
［画素回路の構成例］
図３は、第１の実施の形態における画素回路３００の一構成例を示す回路図である。この画素回路３００は、リセットトランジスタ３０１、制御トランジスタ３０２、電荷蓄積部３０３および光電変換部３０４を備える。リセットトランジスタ３０１として、例えば、Ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が用いられる。また、制御トランジスタ３０２として、例えば、Ｎ型のＪＦＥＴ（Junction Field-Effect Transistor）が用いられる。このように、画素にＦＤを設けないＣＭＤでは、ＦＤの暗電流を無くすことができ、電荷を電圧に変換する変換効率をＦＤ搭載の撮像素子よりも高くすることができる。また、ＣＭＤでは、受光により発生した電荷はリセットされない限り保持され、電荷を信号として読み出すときにもその電荷が消滅せずに蓄積されたままの状態で保持される。これにより、いわゆる非破壊読み出しが可能とされている。
【００３８】
光電変換部３０４のアノードには接地電位が印加され、カソードは電荷蓄積部３０３に接続される。また、制御トランジスタ３０２のゲートは電荷蓄積部３０３に接続され、ソースは、センス回路２５０および定電流回路２３０に接続され、ドレインは、リセットトランジスタ３０１のゲートの一部として機能すると共に、行走査回路２１０に接続される。また、リセットトランジスタ３０１のソースは電荷蓄積部３０３に接続され、ドレインは行走査回路２１０に接続される。また、リセットトランジスタ３０１は、ゲートを２つ備え、その一方は制御トランジスタ３０２に接続され、他方は、行走査回路２１０に接続される。以下、リセットトランジスタ３０１の２つのゲートのうち行走査回路２１０に接続された方を「リセットゲート」と称し、ドレインを「リセットドレイン」と称する。
【００３９】
光電変換部３０４は、光を電荷に変換するものである。電荷蓄積部３０３は、光電変換された電荷を蓄積し、蓄積した電荷量に応じた信号電圧を制御トランジスタ３０２に供給するものである。
【００４０】
制御トランジスタ３０２は、電荷蓄積部３０３からの信号電圧に応じて、ソース電圧を制御するものである。制御トランジスタ３０２は、このソース電圧の電気信号をセンス回路２５０へ供給する。なお、信号電圧は、特許請求の範囲に記載の入力電圧の一例であり、ソース電圧は、特許請求の範囲に記載の出力電圧の一例である。
【００４１】
リセットトランジスタ３０１は、行走査回路２１０の制御に従って、電荷蓄積部３０３の電荷量を初期値にするものである。
【００４２】
行走査回路２１０は、電荷量をリセットする際にリセットドレインおよびリセットゲートと制御トランジスタ３０２のドレインとをハイレベルにし、電荷を蓄積（すなわち、露光）させる際に、それらをローレベルにする。例えば、露光開始のタイミングにおいて、行走査回路２１０は、リセットドレインおよびリセットゲートと制御トランジスタ３０２のドレインとをパルス期間に亘ってハイレベルにする。このような駆動を行っても、少なくともリセット時には、制御トランジスタ３０２は飽和領域で動作しているため、ドレイン電圧を変えてもチャネルポテンシャルは変化せず、ドレイン電流も変化しない。このため、リセット時には、電荷蓄積部３０３は効率的にリセットされるが、制御トランジスタ３０２のチャネルからリセットドレインに不要な電流が漏出することはない。
【００４３】
図４は、第１の実施の形態における画素回路３００の表面図の一例である。この画素回路３００は半導体基板の両面の一方に形成され、他方の面は受光面として用いられる。この受光面を裏面として、その裏面に対向する面が同図の表面に該当する。また、以下、表面から裏面への方向を下方向とする。表面には、チャネルストップ３１１、リセットドレイン３１２、リセットドレイン延長部３１３、リセットゲート３１４、ドレイン３１６およびソース３２１が形成される。また、ドレイン３１６とソース３２１との間には、チャネルポケット３１７、チャネルバリア３１８、交差領域３１９およびチャネル３２０が形成される。
【００４４】
また、チャネルストップ３１１は、例えば、Ｐ型の半導体により形成される。リセットドレイン３１２、リセットドレイン延長部３１３、ドレイン３１６、チャネル３２０、チャネルポケット３１７およびソース３２１は、例えば、Ｎ型の半導体により形成される。また、チャネルバリア３１８は、例えば、Ｐ型の半導体により形成される。また、リセットゲート３１４は、Ｎ型のポリシリコン等により形成される。
【００４５】
リセットドレイン３１２およびリセットゲート３１４は、リセットトランジスタ３０１のドレインおよびゲートに該当する。また、ドレイン３１６およびソース３２１は、制御トランジスタ３０２のドレインおよびソースに該当する。
【００４６】
以下、ソース３２１からドレイン３１６への方向に平行な軸を「Ｙ軸」と称し、光軸を「Ｚ軸」と称し、Ｙ軸およびＺ軸に直交する軸を「Ｘ軸」と称する。
【００４７】
Ｙ軸方向において、リセットゲート３１４はドレイン３１６に隣接した位置に設けられる。また、Ｙ軸方向において、リセットドレイン３１２は、リセットゲート３１４の両側のうち、ドレイン３１６に隣接しない方に設けられる。また、Ｘ軸方向においてリセットドレイン延長部３１３は、リセットドレイン３１２の両側に設けられる。
【００４８】
また、ドレイン３１６とソース３２１との間において、Ｙ軸方向にチャネルポケット３１７が設けられる。このチャネルポケット３１７の電位は、チャネル３２０の電位よりも高い領域である。この、チャネルポケット３１７の中央部は、後述するチャネルバリア３１８との交差領域３１９となっている。
【００４９】
また、ドレイン３１６とソース３２１との間において、Ｘ軸方向にチャネルバリア３１８が設けられる。チャネルバリア３１８の中央部は、チャネルポケット３１７との交差領域３１９となっている。チャネルバリア３１８の電位は、チャネル３２０の電位よりも低い。
【００５０】
また、交差領域３１９では、チャネルポケット３１７のＮ型の不純物と、チャネルバリア３１８のＰ型の不純物がお互いに打ち消しあう事になり、その結果、チャネルバリア３１８よりも電位が高く、チャネルポケット３１７よりも電位が低い領域である。すなわち、交差領域３１９は、Ｘ軸方向においてチャネルバリアとして機能し、Ｙ軸方向においてチャネルポケットとして機能する。
【００５１】
チャネルポケット３１７により、チャネル３２０部のチャネル幅方向中央部に、回りよりもポテンシャルの高い部分が形成され、チャネル３２０部の電流密度が回りよりも高くなる。又、電荷蓄積部３０３のポテンシャルの極大値はチャネル３２０部のほぼ中央部に形成される為、チャネル３２０部の電流密度が最も大きい部分と電荷蓄積部３０３部のポテンシャルの極大値の平面上の位置が一致し、電荷蓄積部３０３のポテンシャルに対するチャネル３２０部のポテンシャルの変調度が改善し、これにより、画素回路３００が電荷を電圧に変換する変換効率を高くすることができる。
【００５２】
また、チャネルバリア３１８により、チャネル電流を律則する鞍点と、電荷蓄積部３０３のポテンシャルの極大値の位置を一致させる事で、電荷蓄積部３０３のポテンシャルに対するチャネル３２０部のポテンシャルの変調度が改善し、これにより、画素回路３００が電荷を電圧に変換する変換効率を高くすることができる。
【００５３】
また、ドレイン３１６およびソース３２１の下部には、電荷蓄積部３０３が形成され、その電荷蓄積部３０３の下部には光電変換部３０４が形成される。この電荷蓄積部３０３および光電変換部３０４は、表面から視認することができない。このため、図４において、電荷蓄積部３０３および光電変換部３０４のそれぞれの境界は点線により表されている。この点線に示すように、光軸に垂直な平面において、電荷蓄積部３０３の面積は、ドレイン３１６およびソース３２１を備える制御トランジスタ３０２の面積よりも大きい。
【００５４】
図５は、第１の実施の形態におけるＸ軸に平行な図４のＡ−Ａ’軸に沿った画素回路３００の断面図の一例である。画素回路３００において、最下部には裏面Ｐ型領域３２９が配置され、その上部にチャネルストップ３２２と光電変換部３０４とが設けられる。光電変換部３０４の上部には、電荷蓄積部３０３および電荷蓄積部ポケット３２８が設けられ、それらの上部に電荷蓄積部−チャネル間バリア３２６が設けられる。また、光電変換部３０４、電荷蓄積部３０３、電荷蓄積部ポケット３２８および電荷蓄積部−チャネル間バリア３２６は、チャネルストップ３２２に囲まれた領域に設けられる。電荷蓄積部−チャネル間バリア３２６の上部には、チャネルバリア３１８および交差領域３１９が設けられる。また、チャネルストップ３１１は、チャネルストップ３２２および電荷蓄積部−チャネル間バリア３２６の上部に設けられ、チャネルバリア３１８および交差領域３１９は、チャネルストップ３１１に挟まれた領域に設けられる。
【００５５】
裏面Ｐ型領域３２９、チャネルストップ３２２および電荷蓄積部−チャネル間バリア３２６は、例えば、Ｐ型の半導体により形成される。また、光電変換部３０４、電荷蓄積部３０３および電荷蓄積部ポケット３２８は、例えば、Ｎ型の半導体により形成される。
【００５６】
また、裏面Ｐ型領域３２９の下面が画素回路３００の裏面に該当し、その裏面に光が照射される。このように裏面に光が照射される撮像素子は、裏面照射型の撮像素子と呼ばれる。
【００５７】
また、チャネル３２０部にチャネルバリア３１８を形成した影響で、電荷蓄積部３０３のポテンシャルの極大値の位置がずれるのを防ぐ為に、チャネルバリア３１８とほぼ同じ平面パターンでＮ型の不純物で電荷蓄積部ポケット３２８を形成し、チャネルバリア３１８の電荷蓄積部３０３のポテンシャルへの影響を打ち消している。その結果、チャネル電流を律則する鞍点と、電荷蓄積部３０３のポテンシャルの極大値の位置を一致させる事で、電荷蓄積部３０３のポテンシャルに対するチャネル３２０部のポテンシャルの変調度が改善し、これにより、画素回路３００が電荷を電圧に変換する変換効率を向上させることができる。
【００５８】
電荷蓄積部−チャネル間バリア３２６は、ドレイン３１６、ソース３２１およびチャネル３２０と電荷蓄積部３０３とを分離するものである。この電荷蓄積部−チャネル間バリア３２６は、ドレイン３１６、ソース３２１およびチャネル３２０のそれぞれの不純物よりも拡散係数の小さい不純物（インジウムなど）を添加（dope）することにより形成される。なお、電荷蓄積部−チャネル間バリア３２６にドープする不純物は、チャネル３２０等の不純物より拡散係数の小さいものであれば、インジウムに限定されない。例えば、ボロンであってもよい。また、制御トランジスタ３０２がＰチャネルトランジスタの場合は、電荷蓄積部−チャネル間バリア３２６の不純物として、例えばヒ素をやリンを用いることができる。
【００５９】
電荷蓄積部−チャネル間バリア３２６の形成により、各不純物のオーバーラップ量が減る為、画素回路３００の不純物の総量が変動した時の各領域に於ける電位のバラツキ量を低減することができる。すなわち、不純物の総量の変動などの外乱に対する頑健（robust）性を改善することができる。
【００６０】
図６は、第１の実施の形態におけるＹ軸に平行な図４のＢ−Ｂ’軸に沿った画素回路３００の断面図の一例である。裏面Ｐ型領域３２９の上部に光電変換部３０４およびチャネルストップ３２２が設けられ、その光電変換部３０４の上部に電荷蓄積部３０３およびＰウェル３２３が設けられる。電荷蓄積部３０３の中央部は、Ｘ軸方向に設けられた電荷蓄積部ポケット３２８と交差する交差領域３１９となっている。その電荷蓄積部ポケット３２８の上部に電荷蓄積部−チャネル間バリア３２６が設けられ、電荷蓄積部−チャネル間バリア３２６の上部にチャネルポケット３１７が設けられる。チャネルポケット３１７の中央部は、Ｘ軸方向に設けられたチャネルバリア３１８と交差する交差領域３１９となっている。
【００６１】
また、Ｚ軸（光軸）において、ドレイン３１６と電荷蓄積部３０３との間には、それらを分離するドレインバリア３２５が設けられ、ソース３２１と電荷蓄積部３０３との間には、それらを分離するソースバリア３２７が設けられる。また、リセットゲート３１４の直下にはチャネル３１５が設けられ、Ｚ軸（光軸）において、チャネル３１５と電荷蓄積部３０３との間には、それらを分離する電荷蓄積部−チャネル間バリア３２４が設けられる。上述したように、Ｚ軸（光軸）において、制御トランジスタ３０２のドレイン３１６およびソース３２１と、光電変換部３０４との間に電荷蓄積部３０３が設けられている。この構成より、光軸に直交する平面上の制御トランジスタ３０２の面積を、制御トランジスタ内部（ソースおよびドレインの間）に電荷蓄積部を設けた従来の構成と比較して小さくすることができる。したがって、検出精度を維持しつつ、画素を微細化することができる。
【００６２】
また、リセットドレイン３１２は、電荷蓄積部３０３と同程度の深さに形成される。これにより、リセットドレイン３１２が電荷蓄積部３０３と隣接し、Ｚ軸（光軸）に垂直な方向への電圧印加により電荷蓄積部３０３をリセットすることができる。このように、光軸に垂直な方向への電圧印加によるリセットは、ラテラルリセットと呼ばれる。
【００６３】
Ｐウェル３２３は、例えば、低濃度のＰ型の半導体により形成される。また、チャネル３１５は、例えば、Ｎ型の半導体により形成される。電荷蓄積部−チャネル間バリア３２４、ドレインバリア３２５およびソースバリア３２７は、例えば、Ｐ型の半導体により形成される。また、リセットゲート３１４と制御トランジスタ３０２のチャネル３２０とは、同一の不純物プロファイルに従って形成される。
【００６４】
チャネル３１５は、リセットトランジスタ３０１のチャネルに該当する。また、ドレイン３１６は、制御トランジスタ３０２のドレインの他、リセットトランジスタ３０１の２つのゲートのうちの一方のゲートとしても用いられる。このように、ドレイン３１６を、リセットトランジスタ３０１のゲートに兼用することにより、低い電圧であっても完全にリセットすることができる。
【００６５】
図７は、第１の実施の形態におけるＣ−Ｃ’軸のポテンシャル図である。同図の横軸は、図５のＣ−Ｃ’軸であり、縦軸は、ポテンシャルである。図７において、太線は、Ｃ−Ｃ’軸の露光およびリセット時の電位を示す。この太線で示すように、交差領域３１９は、チャネルバリア３１８よりも電位が若干高い。一方、太い点線は、ドレイン３１６とソース３２１との間でＣ−Ｃ’軸をＹ軸（ドレイン３１６からソース３２１への方向）に沿って、移動させた際の露光およびリセット時の電位を示す。ここで、移動によりＣ−Ｃ’軸は、チャネルバリア３１８および交差領域３１９の領域を通過して、チャネルバリア３１８が存在しない領域に達したものとする。すなわち、チャネル３２０およびチャネルポケット３１７に達したものとする。前述したようにチャネル３２０およびチャネルポケット３１７は、チャネルバリア３１８および交差領域３１９に対して電位が高い。このため、同図に例示するように、太い点線の形状は、太い実線を下の方向（すなわち、電位が高くなる方向）に若干ずらした形状となる。
【００６６】
図８は、第１の実施の形態におけるＤ−Ｄ’軸のポテンシャル図である。同図の横軸は、図５のＤ−Ｄ’軸であり、縦軸は、ポテンシャルである。図８において、太線は、Ｄ−Ｄ’軸の露光およびリセット時の電位を示す。この太線で示すように、電荷蓄積部ポケット３２８の効果で、電荷蓄積部３０３に於ける電位が最も高い部分は電荷蓄積部３０３の中央部、すなわち交差領域３１９に対応する部分に形成されている事が分かる。
【００６７】
図９は、第１の実施の形態におけるＥ−Ｅ’軸のポテンシャル図である。同図の横軸は、図６のＥ−Ｅ’軸であり、縦軸は、ポテンシャルである。図９において、太線は、Ｅ−Ｅ’軸の露光時の電位を示し、一点鎖線は、Ｅ−Ｅ’軸のリセット時の電位を示す。同図に例示するように、リセットの際にはリセットドレイン３１２、リセットゲート３１４およびドレイン３１６にハイレベルの電位が印加される。これにより、リセットトランジスタ３０１がオン状態となり、電荷蓄積部３０３が初期化される。一方、露光の際にはリセットドレイン３１２、リセットゲート３１４およびドレイン３１６にローレベルの電位が印加される。これにより、リセットトランジスタ３０１がオフ状態となり、電荷蓄積部３０３に電荷が蓄積される。また、交差領域３１９の電位は、チャネルポケット３１７に対して低い。
【００６８】
ここで、後述するＭＯＳＦＥＴでは、ゲート−チャネル間の容量とチャネル−電荷蓄積部間の容量とが直列に接続された構造となっている。このため、ＭＯＳＦＥＴを設けた画素回路において、電荷蓄積部のポテンシャルに対するチャネルポテンシャルの変調度Ｍ１と、電子を電圧に変換する変換効率Ｒ１とは、例えば、次の式により求められる。
Ｍ１＝Ｃ３／（Ｃ１＋Ｃ２＋Ｃ３）                                ・・・式１
Ｒ１＝Ｃ３・ｑ／｛（Ｃ１＋Ｃ２）・Ｃ３＋（Ｃ１＋Ｃ２＋Ｃ３）・Ｃ４｝  ・・・式２
【００６９】
式１において、Ｃ１は、ゲート−チャネル間の容量であり、Ｃ２は、チャネルストップ−チャネル間の容量である。また、Ｃ３は、チャネル−電荷蓄積部間の容量である。また、式２においてＣ４は、電荷蓄積部−光電変換部間の容量であり、ｑは、電荷量である。また、変換効率Ｒ１の単位は、例えば、ｍＶ／ｅ-である。
【００７０】
これに対して、ＪＦＥＴである制御トランジスタ３０２では、ゲート−チャネル間の容量（Ｃ１）がない。このため、画素回路３００における変調度Ｍ２および変換効率Ｒ２は、例えば、次の式により求められる。
Ｍ２＝Ｃ３／（Ｃ２＋Ｃ３）                                    ・・・式３
Ｒ２＝Ｃ３・ｑ／｛Ｃ２・Ｃ３＋（Ｃ２＋Ｃ３）・Ｃ４｝             ・・・式４
【００７１】
式１ではＭＯＳ型の変調度Ｍ１は０．３程度と低くなるのに対し、式３では接合型の変調度Ｍ２は０．９程度になり、接合型では変調度を約３倍にできることがわかる。また、式２および式４より、接合型では変換効率も約３倍にできることがわかる。例えば、電荷蓄積部３０３をシリコン表面から約０．５マイクロメートル（μｍ）の深さに形成し、制御トランジスタ３０２のサイズを０．５マイクロメートル（μｍ）×０．５マイクロメートル（μｍ）にすることにより、変換効率を３ｍＶ／ｅ-にすることができる。これにより、制御トランジスタ３０２は、電子１個を検出することができる。
【００７２】
図１０は、第１の実施の形態におけるＦ−Ｆ’軸のポテンシャル図である。同図の横軸は、図６のＦ−Ｆ’軸であり、縦軸は、ポテンシャルである。図１０において、太線は、Ｆ−Ｆ’軸の露光時の電位を示し、一点鎖線は、Ｆ−Ｆ’軸のリセット時の電位を示す。同図に例示するように、リセットの際にはリセットドレイン３１２、リセットゲート３１４、およびドレイン３１６にハイレベルの電位が印加される。一方、露光の際にはリセットドレイン３１２、リセットゲート３１４およびドレイン３１６にローレベルの電位が印加される。
【００７３】
図１１は、第１の実施の形態におけるＧ−Ｇ’軸のポテンシャル図である。同図の横軸は、図６のＧ−Ｇ’軸であり、縦軸は、ポテンシャルである。図１１に例示するように、電荷蓄積部―チャネル間バリア３２６は、チャネル３２０内の交差領域３１９および電荷蓄積部３０３よりも電位が低く、チャネル３２０と電荷蓄積部３０３とを分離している。また、チャネル３２０のＳｉ表面からの深さは、例えば、０．１マイクロメートル（μｍ）であり、電荷蓄積部―チャネル間バリア３２６のＳｉ表面からの深さは、例えば、０．３マイクロメートル（μｍ）である。また、電荷蓄積部３０３のＳｉ表面からの深さは、例えば、０．５マイクロメートル（μｍ）である。各不純物を従来構造よりもシリコン中に深く形成する事で、各不純物のオーバーラップが減少し、ロバスト性が改善すると共に、容量が減少するので、変換効率を向上させることができる。尚、飽和信号電荷量は減少するが、フルデジタルイメージセンサの場合には原理的には、電子１個を蓄積出来ればいいので、問題にはならない。
【００７４】
前述したように、チャネル３２０および電荷蓄積部３０３は、Ｎ型の半導体により形成され、電荷蓄積部―チャネル間バリア３２６はＰ型の半導体により形成されている。ここで一般にＰ型の半導体とＮ型の半導体とが交差する領域は、不純物のドーズ量の製造バラつきによるポテンシャルの変動量が大きくなる。例えば、不純物の製造バラつきが不純物総量の１％であり、Ｐ型の不純物が１単位増えるとポテンシャルが１ボルト（Ｖ）増加し、Ｎ型の不純物が１単位増えるとポテンシャルが１ボルト（Ｖ）減少するものとする。また、Ｐ型、Ｎ型のそれぞれの不純物が１単位増えると、有効量が０．５単位増加し、無効量が０．５単位増加するものとする。この場合、ポテンシャルの変動量は、２０Ｖに達してしまう。
【００７５】
インジウムなどの拡散係数の小さい不純物をドープしない構成では、上述したようにチャネル３２０および電荷蓄積部３０３と電荷蓄積部―チャネル間バリア３２６との境界ではポテンシャルの変動が大きくなってしまう。この結果、不純物プロファイルにおいて、チャネル３２０等のプロファイルと、電荷蓄積部―チャネル間バリア３２６のプロファイルとの間でオーバーラップする部分が増大するおそれがある。しかし、電荷蓄積部―チャネル間バリア３２６に、拡散係数の小さい不純物（インジウムなど）をドープしたため、そのオーバーラップの部分が減少し、不純物のドーズ量のばらつきに対するポテンシャルの変動量が低下する。つまり、不純物のドーズ量のばらつきなどの外乱があってもポテンシャルの変動が少ない構造、言い換えれば、外乱に頑健（robust）な構造にすることができる。
【００７６】
このように、本技術の第１の実施の形態によれば、光軸上において制御トランジスタ３０２と光電変換部３０４との間に電荷蓄積部３０３を配置したため、制御トランジスタ３０２の面積を電荷蓄積部３０３より小さくすることができる。これにより、ＦＤの暗電流を無くし、電荷を電圧に変換する変換効率を向上させることができる。
【００７７】
［変形例］
第１の実施の形態では、Ｎ型のリセットトランジスタおよび制御トランジスタとして設けていたが、Ｐ型のリセットトランジスタおよび制御トランジスタを設けることもできる。第１の実施の形態の変形例の画素回路３００は、Ｐ型のリセットトランジスタおよび制御トランジスタを設けた点において第１の実施の形態と異なる。
【００７８】
図１２は、第１の実施の形態の変形例における画素回路３００の一構成例を示す回路図である。変形例の画素回路３００は、リセットトランジスタ３０１および制御トランジスタ３０２の代わりに、リセットトランジスタ３３１および制御トランジスタ３３２を備える点において第１の実施の形態と異なる。
【００７９】
リセットトランジスタ３３１は、Ｐ型のＭＯＳＦＥＴであり、制御トランジスタ３３２は、Ｐ型のＪＦＥＴである。この場合には、光電変換部３０４のカソードに電源が接続され、アノードに電荷蓄積部３０３が接続される。また、リセットの際にはリセットドレイン３１２、リセットゲート３１４およびドレイン３１６にローレベルの電位が印加され、露光の際には、それらにハイレベルの電位が印加される。
【００８０】
このように、第１の実施の形態における変形例によれば、Ｐ型のリセットトランジスタ３０１および制御トランジスタ３０２として設けたため、ローレベルの電位によりリセットを行うことができる。
【００８１】
＜２．第２の実施の形態＞
第１の実施の形態では、リセットトランジスタ３０１は、Ｙ軸方向（ソース３２１からドレイン３１６への方向）に電圧を印加していたが、Ｙ軸に直交するＸ軸方向（すなわち、チャネル幅の方向）に電圧を印加することもできる。第２の実施の形態の画素回路３００は、リセットトランジスタがＸ軸方向に電圧を印加する点において第１の実施の形態と異なる。
【００８２】
図１３は、第２の実施の形態における画素回路３００の一構成例を示す回路図である。第２の実施の形態の画素回路３００は、リセットトランジスタ３０１の代わりにリセットトランジスタ３０５を備える点において第１の実施の形態と異なる。リセットトランジスタ３０５として、例えば、Ｎ型のＭＯＳＦＥＴが用いられる。このリセットトランジスタ３０５は、２つのゲートを備えず、行走査回路２１０に接続される１つのゲートを備える。また、制御トランジスタ３０２のドレインは、行走査回路２１０にのみ接続される。なお、Ｎ型のトランジスタをリセットトランジスタ３０５として設けているが、Ｐ型のトランジスタをリセットトランジスタ３０５として設けてもよい。
【００８３】
図１４は、第２の実施の形態における画素回路３００の表面図の一例である。第２の実施の形態のリセットゲート３１４は、Ｘ軸上において、チャネル３２０およびチャネルバリア３１８に隣接する位置に設けられる。また、第２の実施の形態では、Ｙ軸上において、リセットゲート３１４の両側にリセットバリア３３０がさらに設けられる。また、第２の実施の形態のリセットドレイン３１２は、Ｘ軸上において、リセットゲート３１４の両側のうちチャネル３２０に隣接しない方に設けられる。このように、Ｘ軸に沿ってリセットドレイン３１２およびリセットゲート３１４を配置することにより、リセットの方向（すなわち、電圧を印加する方向）をＸ軸方向にすることができる。
【００８４】
図１５は、第２の実施の形態におけるＸ軸に平行な図１４のＡ−Ａ’軸に沿った画素回路３００の断面図の一例である。最下部には裏面Ｐ型領域３２９が配置され、その上部に光電変換部３０４およびチャネルストップ３２２が設けられる。また、光電変換部３０４の上部に電荷蓄積部ポケット３２８、電荷蓄積部３０３およびＰウェル３２３が設けられる。電荷蓄積部ポケット３２８は、電荷蓄積部３０３に囲まれた領域に設けられる。電荷蓄積部３０３および電荷蓄積部ポケット３２８の上部に電荷蓄積部−チャネル間バリア３２６が設けられ、電荷蓄積部−チャネル間バリア３２６の上部にチャネルバリア３１８および交差領域３１９が設けられる。チャネルバリア３１８の上部には、リセットゲート３１４が設けられる。また、リセットドレイン３１２は、電荷蓄積部３０３と同程度の深さに形成される。
【００８５】
図１６は、第２の実施の形態におけるＹ軸に平行な図１４のＢ−Ｂ’軸に沿った画素回路３００の断面図の一例である。同図に例示するように、裏面Ｐ型領域３２９の上部にチャネルストップ３２２および光電変換部３０４が設けられる。また、光電変換部３０４の上部には、電荷蓄積部３０３およびＰウェル３２３が設けられ、その電荷蓄積部３０３の上部に電荷蓄積部−チャネル間バリア３２６が設けられる。電荷蓄積部３０３の中央部は、Ｘ軸方向に設けられた電荷蓄積部ポケット３２８と交差する交差領域３１９となっている。電荷蓄積部−チャネル間バリア３２６の上部には、チャネルポケット３１７および交差領域３１９が設けられる。また、チャネルストップ３２２およびＰウェル３２３の上部には、チャネルストップ３１１が設けられる。また、Ｚ軸（光軸）において、ドレイン３１６と電荷蓄積部３０３との間にはドレインバリア３２５が設けられ、ソース３２１と電荷蓄積部３０３との間にはソースバリア３２７が設けられる。
【００８６】
図１７は、第２の実施の形態におけるＣ−Ｃ’軸のポテンシャル図である。同図の横軸は、図１５のＣ−Ｃ’軸であり、縦軸は、ポテンシャルである。図１７において、太線は、Ｃ−Ｃ’軸の露光時の電位を示し、一点鎖線は、Ｃ−Ｃ’軸のリセット時の電位を示す。同図に例示するように、リセットの際にはリセットゲート３１４にハイレベルの電位が印加され、露光の際にはリセットゲート３１４にローレベルの電位が印加される。第１の実施の形態と異なり、リセットドレイン３１２の電位は制御されず、固定値である。第２の実施の形態では、リセットドレイン３１２にゲートを兼用させた第１の実施の形態と異なり、リセットゲート３１４の電位のみを制御するため、リセットパルスの振幅が大きくなってしまう。しかし、行走査回路２１０はリセットゲート３１４のみを駆動すればよいため、第１の実施の形態よりも駆動が簡易になる利点がある。また、リセットの方向と、電荷蓄積部ポケット３２８の方向とが同一であるため、第１の実施の形態と比較して、リセット残しが発生しにくいという利点もある。ここで、リセット残しとは、リセット直後において電荷蓄積部３０３に許容量を超える電荷が残ってしまう現象である。第２の実施の形態では、リセットドレイン３１２と制御トランジスタ３０２のチャネル３２０との間が導通状態になってしまうが、構造的にはマルチドレインのトランジスタと同じになるだけである。このため、制御トランジスタ３０２を定電流回路２３０により駆動すれば、トータルの電流は第１の実施の形態と比較して増加しない。
【００８７】
図１８は、第２の実施の形態におけるＤ−Ｄ’軸のポテンシャル図である。同図の横軸は、図１５のＤ−Ｄ’軸であり、縦軸は、ポテンシャルである。図１８において、太線は、Ｄ−Ｄ’軸の露光時の電位を示し、一点鎖線は、Ｄ−Ｄ’軸のリセット時の電位を示す。同図に例示するように、リセットの際にはリセットゲート３１４にハイレベルの電位が印加され、露光の際にはリセットゲート３１４にローレベルの電位が印加される。
【００８８】
図１９は、第２の実施の形態におけるＥ−Ｅ’軸のポテンシャル図である。同図の横軸は、図１６のＥ−Ｅ’軸であり、縦軸は、ポテンシャルである。同図において、太線は、Ｅ−Ｅ’軸の露光およびリセット時の電位を示す。この太線で示すように、交差領域３１９は、チャネルポケット３１７よりも電位が若干低い。
【００８９】
図２０は、第２の実施の形態におけるＦ−Ｆ’軸のポテンシャル図である。同図の横軸は、図１６のＦ−Ｆ’軸であり、縦軸は、ポテンシャルである。図２０において、太線は、Ｆ−Ｆ’軸の露光およびリセット時の電位を示す。この太線で示すように、電荷蓄積部ポケット３２８は、電荷蓄積部３０３よりも電位が高い。
【００９０】
なお、第２の実施の形態におけるＧ−Ｇ’時のポテンシャル図は、第１の実施の形態と同様である。
【００９１】
このように、第２の実施の形態によれば、ソース３２１からドレイン３１６への方向に直交するＸ軸方向にリセットゲートおよびリセットドレインを配置したため、Ｘ軸方向に電界を印加してリセットすることができる。これにより、リセット制御が簡易になり、リセット残しが発生しにくくなる。
【００９２】
＜３．第３の実施の形態＞
第１の実施の形態では、ＪＦＥＴを制御トランジスタ３０２として設けていたが、ＭＯＳＦＥＴを制御トランジスタ３０２として設けることもできる。第３の実施の形態の画素回路３００は、ＭＯＳＦＥＴを制御トランジスタ３０２として設けた点において第１の実施の形態と異なる。
【００９３】
図２１は、第３の実施の形態における画素回路３００の一構成例を示す回路図である。第３の実施の形態の画素回路３００は、ＪＦＥＴの制御トランジスタ３０２の代わりに、ＭＯＳＦＥＴの制御トランジスタ３０６を備える点において第１の実施の形態と異なる。
【００９４】
制御トランジスタ３０６のバックゲートは、電荷蓄積部３０３に接続され、ゲートは、行走査回路２１０に接続される。制御トランジスタ３０６のソースおよびドレインの接続は、第１の実施の形態と同様である。また、第３の実施の形態の行走査回路２１０は、リセットの際に制御トランジスタ３０６のゲートにローレベルの電位を印加し、露光の際にハイレベルの電位を印加する。なお、第３の実施の形態の変調度Ｍ１および変換効率Ｒ１は、例えば、式１および式２により求められる。なお、Ｎ型のトランジスタをリセットトランジスタ３０１および制御トランジスタ３０６として設けているが、Ｐ型のトランジスタをリセットトランジスタ３０１および制御トランジスタ３０６として設けてもよい。
【００９５】
第３の実施の形態の行走査回路２１０は、制御トランジスタ３０６のゲートに、画素回路３００を選択する選択パルスを供給することができる。このため、高い変換効率を維持したままで、画素を選択するアプリケーションを放射線検出装置１００に適用することができる。ここで、制御パルスのパルス期間が、画素を選択する期間に該当し、リセットパルスから、制御パルスの終了までの期間が露光期間に該当する。
【００９６】
図２２は、第３の実施の形態における画素回路３００の表面図の一例である。第３の実施の形態の画素回路３００は、ドレイン３１６およびソース３２１の間に画素ゲート３４１がさらに設けられている点において、第１の実施の形態と異なる。画素ゲート３４１は、制御トランジスタ３０６のゲートに該当する。
【００９７】
図２３は、第３の実施の形態におけるＸ軸に平行な図２２のＡ−Ａ’軸に沿った画素回路３００の断面図の一例である。第３の実施の形態の画素回路３００は、画素ゲート３４１および表面Ｐ層３４２をさらに備える点において第１の実施の形態と異なる。表面Ｐ層３４２はチャネルバリア３１８および交差領域３１９の上部に設けられ、画素ゲート３４１は表面Ｐ層の上部に設けられる。なお、表面Ｐ層３４２を設けない構成とすることもできる。
【００９８】
図２４は、第３の実施の形態におけるＹ軸に平行な図２２のＢ−Ｂ’軸に沿った画素回路３００の断面図の一例である。表面Ｐ層３４２はチャネルポケット３１７および交差領域３１９の上部に設けられ、画素ゲート３４１は表面Ｐ層の上部に設けられる。
【００９９】
図２５は、第３の実施の形態におけるＣ−Ｃ’軸のポテンシャル図である。同図の横軸は、図２３のＣ−Ｃ’軸であり、縦軸は、ポテンシャルである。図２５において、太線は、Ｃ−Ｃ’軸の露光時の電位を示し、一点鎖線は、Ｃ−Ｃ’軸のリセット時の電位を示す。リセットの際には画素ゲート３４１にローレベルの電位が印加されて、その直下のチャネルバリア３１８および交差領域３１９はローレベルになる。一方、露光の際には画素ゲート３４１にハイレベルの電位が印加されて、その直下のチャネルバリア３１８および交差領域３１９はハイレベルになる。
【０１００】
図２６は、第３の実施の形態におけるＤ−Ｄ’軸のポテンシャル図である。同図の横軸は、図２３のＤ−Ｄ’軸であり、縦軸は、ポテンシャルである。図２６において、太線は、Ｄ−Ｄ’軸の露光時の電位を示し、一点鎖線は、Ｄ−Ｄ’軸のリセット時の電位を示す。同図に例示するように、リセットの際には画素ゲート３４１にローレベルの電位が印加されて、その下部の電荷蓄積部３０３および電荷蓄積部ポケット３２８はローレベルになる。一方、露光の際には画素ゲート３４１にハイレベルの電位が印加されて、その下部の電荷蓄積部３０３および電荷蓄積部ポケット３２８はハイレベルになる。
【０１０１】
図２７は、第３の実施の形態におけるＥ−Ｅ’軸のポテンシャル図である。同図の横軸は、図２４のＥ−Ｅ’軸であり、縦軸は、ポテンシャルである。図２７において、太線は、Ｅ−Ｅ’軸の露光時の電位を示し、一点鎖線は、Ｅ−Ｅ’軸のリセット時の電位を示す。同図に例示するように、リセットの際にはリセットドレイン３１２、リセットゲート３１４およびドレイン３１６にハイレベルの電位が印加される。また、画素ゲート３４１にローレベルの電位が印加され、チャネルポケット３１７および交差領域３１９の電位はローレベルになる。一方、露光の際にはリセットドレイン３１２、リセットゲート３１４およびドレイン３１６にローレベルの電位が印加される。また、画素ゲート３４１にハイレベルの電位が印加され、チャネルポケット３１７および交差領域３１９の電位はハイレベルになる。
【０１０２】
図２８は、第３の実施の形態におけるＦ−Ｆ’軸のポテンシャル図である。同図の横軸は、図２４のＦ−Ｆ’軸であり、縦軸は、ポテンシャルである。図２８において、太線は、Ｆ−Ｆ’軸の露光時の電位を示し、一点鎖線は、Ｆ−Ｆ’軸のリセット時の電位を示す。同図に例示するように、リセットの際にはリセットドレイン３１２およびリセットゲート３１４にハイレベルの電位が印加される。一方、露光の際にはリセットドレイン３１２およびリセットゲート３１４にローレベルの電位が印加される。
【０１０３】
図２９は、第３の実施の形態におけるＧ−Ｇ’軸のポテンシャル図である。同図の横軸は、図２４のＧ−Ｇ’軸であり、縦軸は、ポテンシャルである。第３の実施の形態のチャネル３２０の表面からの深さは、例えば、０．２マイクロメートル（μｍ）である。また、第３の実施の形態の電荷蓄積部―チャネル間バリア３２６および電荷蓄積部３０３の深さは、第１の実施の形態と同様である。
【０１０４】
このように、第３の実施の形態によれば、ＭＯＳＦＥＴを制御トランジスタとして設けたため、行走査回路２１０は、画素を選択する選択パルスをさらに供給することができる。
【０１０５】
＜４．第４の実施の形態＞
第３の実施の形態では、リセットトランジスタ３０１は、Ｙ軸方向（ソース３２１からドレイン３１６への方向）に電界を印加していたが、Ｘ軸方向に電界を印加することもできる。第４の実施の形態の画素回路３００は、リセットトランジスタがＸ軸方向に電界を印加する点において第３の実施の形態と異なる。
【０１０６】
図３０は、第４の実施の形態における画素回路３００の一構成例を示す回路図である。第４の実施の形態の画素回路３００は、リセットトランジスタ３０１の代わりにリセットトランジスタ３０５を備える点において第３の実施の形態と異なる。リセットトランジスタ３０５の構成は、第２の実施の形態のリセットトランジスタと同様である。なお、Ｎ型のトランジスタをリセットトランジスタ３０５および制御トランジスタ３０６として設けているが、Ｐ型のトランジスタをリセットトランジスタ３０５および制御トランジスタ３０６として設けてもよい。
【０１０７】
図３１は、第４の実施の形態における画素回路３００の表面図の一例である。第４の実施の形態のリセットゲート３１４は、Ｘ軸方向において、チャネル３２０およびチャネルバリア３１８に隣接する位置に設けられる。また、Ｙ軸方向においてリセットゲート３１４の両側にリセットバリア３３０がさらに設けられる。また、第４の実施の形態のリセットドレイン３１２は、Ｘ軸方向において、リセットゲート３１４の両側のうちチャネル３２０に隣接しない方に設けられる。
【０１０８】
図３２は、第４の実施の形態におけるＸ軸に平行な図３０のＡ−Ａ’軸に沿った画素回路３００の断面図の一例である。第４の実施の形態のチャネルバリア３１８および交差領域３１９の上部には、第３の実施の形態と同様に、表面Ｐ層３４２が設けられ、その上部に画素ゲート３４１が設けられる。また、第４の実施の形態において、画素ゲート３４１および表面Ｐ層３４２以外の構成は、第２の実施の形態と同様である。
【０１０９】
図３３は、第４の実施の形態におけるＹ軸に平行な図３０のＢ−Ｂ’軸に沿った画素回路３００の断面図の一例である。第４の実施の形態のチャネルポケット３１７および交差領域３１９の上部には、第３の実施の形態と同様に、表面Ｐ層３４２が設けられ、その上部に画素ゲート３４１が設けられる。また、第４の実施の形態において、画素ゲート３４１および表面Ｐ層３４２以外の構成は、第２の実施の形態と同様である。
【０１１０】
図３４は、第４の実施の形態におけるＣ−Ｃ’軸のポテンシャル図である。同図の横軸は、図３２のＣ−Ｃ’軸であり、縦軸は、ポテンシャルである。図３４において、太線は、Ｃ−Ｃ’軸の露光時の電位を示し、一点鎖線は、Ｃ−Ｃ’軸のリセット時の電位を示す。同図に例示するように、リセットの際にはリセットゲート３１４にハイレベルの電位が印加され、画素ゲート３４１にローレベルの電位が印加されてチャネルバリア３１８および交差領域３１９の電位はローレベルになる。一方、露光の際にはリセットゲート３１４にローレベルの電位が印加され、画素ゲート３４１にハイレベルの電位が印加されてチャネルバリア３１８および交差領域３１９の電位はハイレベルになる。
【０１１１】
図３５は、第４の実施の形態におけるＤ−Ｄ’軸のポテンシャル図である。同図の横軸は、図３２のＤ−Ｄ’軸であり、縦軸は、ポテンシャルである。図３５において、太線は、Ｄ−Ｄ’軸の露光時の電位を示し、一点鎖線は、Ｄ−Ｄ’軸のリセット時の電位を示す。同図に例示するように、リセットの際にはリセットゲート３１４にハイレベルの電位が印加され、露光の際にはリセットゲート３１４にローレベルの電位が印加される。
【０１１２】
図３６は、第４の実施の形態におけるＥ−Ｅ’軸のポテンシャル図である。同図の横軸は、図３３のＥ−Ｅ’軸であり、縦軸は、ポテンシャルである。図３６において、太線は、Ｅ−Ｅ’軸の露光およびリセット時の電位を示す。同図に例示するように、リセットの際には画素ゲート３４１にローレベルの電位が印加され、チャネルポケット３１７および交差領域３１９の電位はローレベルになる。一方、露光の際には画素ゲート３４１にハイレベルの電位が印加され、チャネルポケット３１７および交差領域３１９の電位はハイレベルになる。
【０１１３】
図３７は、第４の実施の形態におけるＦ−Ｆ’軸のポテンシャル図である。同図の横軸は、図３３のＦ−Ｆ’軸であり、縦軸は、ポテンシャルである。図３７において、太線は、Ｆ−Ｆ’軸の露光時の電位を示し、一点鎖線は、Ｆ−Ｆ’軸のリセット時の電位を示す。同図に例示するように、リセットの際には画素ゲート３４１にローレベルの電位が印加されて、その下部の電荷蓄積部３０３および電荷蓄積部ポケット３２８はローレベルになる。一方、露光の際には画素ゲート３４１にハイレベルの電位が印加されて、その下部の電荷蓄積部３０３および電荷蓄積部ポケット３２８はハイレベルになる。
【０１１４】
なお、第４の実施の形態におけるＧ−Ｇ’時のポテンシャル図は、第３の実施の形態と同様である。
【０１１５】
このように、第４の実施の形態によれば、ＭＯＳＦＥＴを制御トランジスタとして設け、Ｘ軸方向にリセットゲートおよびリセットドレインを配置したため、Ｘ軸方向に電界を印加してリセットすることができ、また、選択パルスを供給することができる。
【０１１６】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【０１１７】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【０１１８】
なお、本技術は以下のような構成もとることができる。
（１）光軸に沿って入射された光を電荷に変換する光電変換部と、
入力電圧に応じて出力電圧を制御する制御トランジスタと、
前記光軸上において前記制御トランジスタと前記光電変換部との間に位置する領域に電荷を蓄積して当該蓄積した電荷量に応じた電圧を前記入力電圧として前記制御トランジスタに供給する電荷蓄積部と
を具備する画素回路。
（２）前記出力電圧は、前記制御トランジスタのソースおよびドレインの間の電圧であり、
前記電荷蓄積部は、前記光軸上において前記ソースおよび前記ドレインと前記光電変換部との間に位置する前記領域に前記電荷を蓄積する
前記（１）記載の画素回路。
（３）前記光軸に垂直な平面において前記電荷蓄積部は、前記制御トランジスタより面積が大きい
前記（１）または（２）に記載の画素回路。
（４）前記制御トランジスタは、接合型電界効果トランジスタである
前記（１）から（３）のいずれかに記載の画素回路。
（５）前記制御トランジスタは、ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタである
前記（１）から（３）のいずれかに記載の画素回路。
（６）前記光軸に垂直な平面に設けられたリセットゲートおよびリセットドレインに対する所定の電位の印加により前記電荷量を初期値にするリセットトランジスタをさらに具備する
前記（１）記載の画素回路。
（７）前記リセットゲートおよび前記リセットドレインは、前記制御トランジスタのソースから前記制御トランジスタのドレインへの方向に沿って配置される
前記（６）記載の画素回路。
（８）前記リセットゲートおよび前記リセットドレインは、前記制御トランジスタのソースから前記制御トランジスタのドレインへの方向に直交する方向に沿って配置される
前記（６）記載の画素回路。
（９）前記リセットゲートと前記制御トランジスタのチャネルとは、同一の不純物プロファイルに従って形成される
前記（６）から（８）のいずれかに記載の画素回路。
（１０）前記リセットゲートは、前記電荷蓄積部に隣接する
前記（６）から（９）のいずれかに記載の画素回路。
（１１）前記制御トランジスタは、
ソースおよびドレインと、
前記ソースおよび前記ドレインの間に設けられたチャネルと、
前記ソースおよび前記ドレインの間において前記ドレインから前記ソースへの方向に沿って形成されたチャネルポケットと
を備え、
前記チャネルポケットの電位は、前記チャネルの電位よりも高い
前記（１）から（１０）のいずれかに記載の画素回路。
（１２）前記制御トランジスタは、
ソースおよびドレインと、
前記ソースおよび前記ドレインの間に設けられたチャネルと、
前記ソースおよび前記ドレインの間において前記ドレインから前記ソースへの方向に直交する方向に沿って形成されたチャネルバリアと
を備え、
前記チャネルバリアの電位は、前記チャネルの電位よりも低い
前記（１）から（１１）のいずれかに記載の画素回路。
（１３）電位が前記電荷蓄積部より高い電荷蓄積部ポケットをさらに具備し、
前記電荷蓄積部ポケットは、前記電荷蓄積部に囲まれた領域において前記ドレインから前記ソースへの方向に直交する方向に沿って設けられる
前記（１）から（１２）のいずれかに記載の画素回路。
（１４）前記制御トランジスタのチャネルと前記電荷蓄積部とは、前記チャネルの不純物よりも拡散係数が小さい不純物が添加された電荷蓄積部・チャネル間バリアにより分離される
前記（１）から（１３）のいずれかに記載の画素回路。
（１５）前記電荷蓄積部・チャネル間バリアに添加される前記不純物は、インジウムである
前記（１４）記載の画素回路。
（１６）前記電荷蓄積部・チャネル間バリアに添加される前記不純物は、ヒ素である
前記（１４）記載の画素回路。
（１７）光軸に沿って入射された光を電荷に変換する光電変換部と、入力電圧に応じて出力電圧を制御する制御トランジスタと、前記光軸上において前記制御トランジスタと前記光電変換部との間に位置する領域に電荷を蓄積して当該蓄積した電荷量に応じた電圧を前記入力電圧として前記制御トランジスタに供給する電荷蓄積部とを画素毎に備える撮像素子と、
前記出力電圧の電気信号を処理する信号処理部と
を具備する撮像装置。
【符号の説明】
【０１１９】
１００  撮像装置
１１０  レンズ
１２０  信号処理部
１３０  駆動回路
２００  撮像素子
２１０  行走査回路
２２０  画素アレイ部
２３０  定電流回路
２４０  センス回路部
２５０  センス回路
２６０  判定結果集積回路部
２６１、２６２  判定結果集積回路
２７１、２７２  レジスタ
２８１、２８２  カウント回路
２９１、２９２  メモリ
３００  画素回路
３０１、３０５、３３１  リセットトランジスタ
３０２、３０６、３３２  制御トランジスタ
３０３  電荷蓄積部
３０４  光電変換部
３１１、３２２  チャネルストップ
３１２  リセットドレイン
３１３  リセットドレイン延長部
３１４  リセットゲート
３１５、３２０  チャネル
３１６  ドレイン
３１７  チャネルポケット
３１８  チャネルバリア
３１９  交差領域
３２１  ソース
３２３  Ｐウェル
３２４、３２６  電荷蓄積部−チャネル間バリア
３２５  ドレインバリア
３２７  ソースバリア
３２８  電荷蓄積部ポケット
３２９  裏面Ｐ型領域
３３０  リセットバリア
３４１  画素ゲート
３４２  表面Ｐ層
【図１】
2016081950.tif 000003
【図２】
2016081950.tif 000004
【図３】
2016081950.tif 000005
【図４】
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【図５】
2016081950.tif 000007
【図６】
2016081950.tif 000008
【図７】
2016081950.tif 000009
【図８】
2016081950.tif 000010
【図９】
2016081950.tif 000011
【図１０】
2016081950.tif 000012
【図１１】
2016081950.tif 000013
【図１２】
2016081950.tif 000014
【図１３】
2016081950.tif 000015
【図１４】
2016081950.tif 000016
【図１５】
2016081950.tif 000017
【図１６】
2016081950.tif 000018
【図１７】
2016081950.tif 000019
【図１８】
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【図１９】
2016081950.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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