(57)【要約】【課題】  半導体集積回路の低消費電力化及び動作の高速化を図る。【解決手段】本実施形態の半導体集積回路は、第１のデータに基づいて駆動される処理回路２００と、第１のデータを保持するデータ保持回路３００と、電源線９００Ａと処理回路２００との接続を制御する第１のスイッチ回路５０と、第２のスイッチ素子５９１及び抵抗素子５９５を含み、電源線９００Ａとデータ保持回路３００との接続を制御する第２のスイッチ回路５９と、を含む。処理回路２００に対する第１の電圧Ｖ１の供給が第１のスイッチ回路５００によって遮断されている動作モード時において、データ保持回路３００は、抵抗素子５９５を経由して、電源線９００Ａに接続され、抵抗素子５９５による第１の電圧Ｖ１の電圧降下により生成された第２の電圧Ｖ２が、データ保持回路３００に印加され、データ保持回路３００は第１のデータを保持する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電圧が印加される第１の電源線と、
第１のデータに基づいて駆動される処理回路と、
前記第１のデータを保持するデータ保持回路と、
第１のスイッチ素子を含み、前記第１の電源線と前記処理回路との接続を制御する第１のスイッチ回路と、
第２のスイッチ素子及び抵抗素子を含み、前記第１の電源線と前記データ保持回路との接続を制御する第２のスイッチ回路と、
を具備し、
前記処理回路に対する前記第１の電圧の供給が前記第１のスイッチ回路によって遮断されている第１の動作モード時において、
前記データ保持回路は、前記抵抗素子を経由して、前記第１の電源線に接続され、
前記抵抗素子による前記第１の電圧の電圧降下により生成された第２の電圧が、前記データ保持回路に印加され、
前記データ保持回路は、前記第１のデータを保持する、
ことを特徴とする半導体集積回路。
【請求項２】
前記抵抗素子は、前記第２のスイッチ素子の電流経路に直列に接続されている、
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記処理回路に対して前記第１の電圧が前記第１のスイッチ回路を介して供給されている第２の動作モード時において、
前記第２のスイッチ回路によって、前記データ保持回路に対する電圧の供給が遮断されている、
ことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
直列接続された前記抵抗素子及び前記第２のスイッチ素子を含む供給パスに並列接続された第３のスイッチ素子を、さらに具備し、
前記第２の動作モードから前記第１の動作モードへの移行期間中の第３の動作モード時において、前記第１の電圧が、前記第３のスイッチ素子を介して、前記データ保持回路に印加され、前記第１の電圧に応じた前記データ保持回路の駆動力によって、前記処理回路から前記データ保持回路に、前記第１のデータが転送される、
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記抵抗素子は、前記第２のスイッチ素子の電流経路に並列に接続されている、
ことを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の低消費電力化が、推進されている。  
半導体集積回路の消費電力の削減のための一手法として、スリープモードとよばれる動作モードが、半導体集積回路の動作モードに設けられている。回路の非動作期間であるスリープモード中に、回路への電力の供給が遮断され、半導体集積回路の消費電力の削減が図られる。
【０００３】
スリープモードが適用された半導体集積回路は、内部回路と電源線（又はグランド線）との間に配置されたパワースイッチによって、各回路に対する電力の供給を遮断している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１３１３２４号公報
【特許文献２】特開２００７−１１０７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体集積回路の低消費電力化及び動作の高速化を図る技術を提案する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体集積回路は、第１の電圧が印加される第１の電源線と、第１のデータに基づいて駆動される処理回路と、前記第１のデータを保持するデータ保持回路と、第１のスイッチ素子を含み、前記第１の電源線と前記処理回路との接続を制御する第１のスイッチ回路と、第２のスイッチ素子及び抵抗素子を含み、前記第１の電源線と前記データ保持回路との接続を制御する第２のスイッチ回路と、を含み、前記処理回路に対する前記第１の電圧の供給が前記第１のスイッチ回路によって遮断されている第１の動作モード時において、前記データ保持回路は、前記抵抗素子を経由して、前記第１の電源線に接続され、前記抵抗素子による前記第１の電圧の電圧降下により生成された第２の電圧が、前記データ保持回路に印加され、前記データ保持回路は、前記第１のデータを保持する。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体集積回路の基本構成例を示す図。
【図２】第１の実施形態の半導体集積回路の構成例を説明するための図。
【図３】実施形態の半導体集積回路内に含まれるデータ保持回路の一例を示す図。
【図４】第１の実施形態の半導体集積回路の動作例を説明するための図。
【図５】第１の実施形態の半導体集積回路の変形例を説明するための図。
【図６】第１の実施形態の半導体集積回路の変形例を説明するための図。
【図７】第２の実施形態の半導体集積回路の構成例を説明するための図。
【図８】第２の実施形態の半導体集積回路の動作例を説明するための図。
【図９】第３の実施形態の半導体集積回路の構成例を説明するための図。
【図１０】第３の実施形態の半導体集積回路の動作例を説明するための図。
【図１１】第３の実施形態の半導体集積回路の変形例を説明するための図。
【図１２】第３の実施形態の半導体集積回路の変形例を説明するための図。
【図１３】第４の実施形態の半導体集積回路の構成例を説明するための図。
【図１４】第４の実施形態の半導体集積回路の動作例を説明するための図。
【図１５】第４の実施形態の半導体集積回路の動作例を説明するための図。
【図１６】第４の実施形態の半導体集積回路の変形例を説明するための図。
【図１７】第４の実施形態の半導体集積回路の変形例を説明するための図。
【図１８】第４の実施形態の半導体集積回路の変形例を説明するための図。
【図１９】実施形態の半導体集積回路の応用例を説明するための図。
【図２０】実施形態の半導体集積回路の応用例を説明するための図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は省略する。
【０００９】
［実施形態］  
（Ａ）  基本形態  
図１を参照して、実施形態に係る半導体集積回路の基本構成例について、説明する。
【００１０】
図１に示されるように、実施形態の半導体集積回路１は、内部回路１０を含む。
【００１１】
内部回路１０は、第１の電源線（第１の電圧線）９００Ａと第２の電源線（第２の電圧線）９００Ｂとの間に、接続されている。第１の電源線９００Ａに、内部回路１０を駆動するための第１の電圧Ｖ１が印加され、第２の電源線９００Ｂに、内部回路１０を駆動するための第２の電圧Ｖ２が印加される。第１の電圧Ｖ１の大きさは、第２の電圧Ｖ２の大きさと異なる。
【００１２】
内部回路１０は、処理回路２００と、データ保持回路３００と、を含む。  
処理回路２００は、外部からの信号、或いは、半導体集積回路１内で内部生成された信号を、処理する。
【００１３】
データ保持回路３００は、処理回路２００の制御のためのデータ（設定情報）、処理回路２００によって得られたデータのような、各種のデータ（信号）ＤＴを、一時的に保持する。データ保持回路３００は、例えば、１つ以上のフリップフロップ回路を含む。フリップフロップ回路は、１つ以上のラッチを含む。
【００１４】
データＤＴは、内部回路の動作状況に応じて、処理回路２００とデータ保持回路３００との間で入出力される。
【００１５】
実施形態の半導体集積回路１は、複数の動作モードを含む。例えば、実施形態の半導体集積回路１は、例えば、通常モードとスリープモードとを、動作モードとして含む。  
通常モードは、処理回路２００による信号処理又は計算処理が実行される動作モードである。スリープモード（待機モードともよばれる）は、処理回路２００に対する電力（電圧／電流）の供給が遮断され、処理回路２００による処理が実行されない動作モードである。
【００１６】
実施形態の半導体集積回路１は、複数のスイッチ回路５０，５９を含む。スイッチ回路（パワースイッチセルともよばれる）５０，５９は、電源線９００Ａから内部回路１０への電圧Ｖ１の供給を、制御する。
【００１７】
半導体集積回路１の動作モードに応じて、電源線９００Ａと内部回路１０との接続が、スイッチ回路５０，５９内のスイッチ素子５０１，５９１のオン又はオフによって、切り替えられる。
【００１８】
スイッチ回路５０，５９によって、半導体集積回路１は、通常モード又はスリープモードで駆動され、半導体集積回路の消費電力が低くされる。以下では、内部回路１０に対する電圧の供給を制御するスイッチ回路５０，５９は、パワースイッチ回路ともよばれる。
【００１９】
スイッチ回路５０は、電源線９００Ａと処理回路２００との間に、設けられている。スイッチ回路５９は、電源線９００Ａとデータ保持回路３００との間に設けられている。  
スイッチ回路５０は、少なくとも１つのスイッチ素子（パワースイッチともよばれる）５０１から形成される。
【００２０】
半導体集積回路１の通常モード時、オン状態のスイッチ素子５０１を介して、電圧Ｖ１が処理回路２００に印加される。  
半導体集積回路１のスリープモード時、スイッチ回路５０は、オフ状態のスイッチ５０１によって、電源線９００Ａから処理回路２００への電圧の供給を、遮断する。これによって、電圧Ｖ１は、処理回路２００に印加されず、処理回路２００は、非駆動状態となる。尚、通常モード時において、処理回路２００の設定データは、処理回路２００内に記憶されていてもよいし、データ保持回路３００から提供されてもよい。
【００２１】
本実施形態において、データ保持回路３００に対するスイッチ回路５９の内部構成が、処理回路回路２００に対するスイッチ回路５０の内部構成と異なる。
【００２２】
スイッチ回路５９は、スイッチ素子５９１と抵抗素子５９５とを含む。
【００２３】
本実施形態において、スリープモード時に、スイッチ素子５９１のスイッチングによって、電源線９００Ａ上の電圧Ｖ１は、抵抗素子５９５を介して、データ保持回路３００に印加される。
【００２４】
抵抗素子５９５を経由したデータ保持回路３００と電源線９００Ａとの接続によって、電源線９００Ａとデータ保持回路３００との間における抵抗素子５９５に起因した供給電圧の変動（例えば、電圧降下）が生じる。これによって、２つの電源線９００Ａ，９００Ｂ間の電位差（Ｖ１−Ｖ２）より小さい電圧Ｖ１Ｚが、データ保持回路３００に、印加される。
【００２５】
本実施形態の半導体集積回路１は、スリープモード時（処理回路２００の非駆動状態時）、ＬＳＩ１のデータ保持回路３００は、電圧（Ｖ１−Ｖ２）より小さい電圧Ｖ１Ｚで、データ保持状態を維持する。この結果として、本実施形態の半導体集積回路１は、スリープモード期間中において、データ保持回路３００が２つの電源線９００Ａ，９００Ｂの電位差で駆動される場合に比較して、スリープモード時（待機時）のリーク電流の発生を低減でき、データ保持回路３００の消費電力を低減できる。
【００２６】
本実施形態の半導体集積回路１は、スリープモード時から通常モードへの復帰動作時、スリープモード時にデータ保持回路３００内に格納されたデータを用いて、処理回路２００の状態を再設定できる。そのため、本実施形態の半導体集積回路１は、半導体集積回路１の復帰動作の期間を、短縮できる。
【００２７】
以上のように、実施形態によれば、半導体集積回路の消費電力を低減でき、半導体集積回路の動作を高速化できる。
【００２８】
（Ｂ）  第１の実施形態  
図２乃至図６を参照して、第１の実施形態の半導体集積回路について、説明する。
【００２９】
＜Ｂ−１＞  構成例  
図２及び図３を参照して、第１の実施形態の半導体集積回路の構成例を、説明する。
【００３０】
図２は、本実施形態の半導体集積回路１の構成例を示す図である。  
本実施形態の半導体集積回路（以下、ＬＳＩと表記される）１は、内部回路１０と、通常モード及びスリープモードの切り替えのためのスイッチ回路５００，５９０Ａと、を含む。
【００３１】
内部回路１０は、処理回路２００、データ保持回路３００、及び、制御回路４００を含む。  
処理回路２００は、例えば、ロジック回路である。ロジック回路２００は、ロジックゲート２０１、インバータ２０２、及び、セレクタ２０３ような、複数の素子を含む。複数の素子２０１，２０２，２０３が互いに接続されることによって、ＬＳＩ１に要求される所望の処理（例えば、信号処理、及び／又は、計算処理）が実行可能な回路が、形成される。尚、処理回路２００は、制御回路、カウンタ回路、インバータ回路、又は、メモリ回路でもよい。
【００３２】
データ保持回路３００は、複数のフリップフロップ回路３０９を含む。  
複数のフリップフロップ回路３０９のそれぞれは、ロジック回路２００によって計算されたデータ（信号）、ＬＳＩ１の外部からのデータ、或いは、ロジック回路２００又はＬＳＩ１の設定情報のような、各種のデータを、一時的に保持する。
【００３３】
付加されるパワースイッチによる電力の遮断によって電圧／電流の供給が制限され、スリープモード時のＬＳＩ１の消費電力が、削減される。
【００３４】
スリープモード中において、回路と電源（又はグランド線）との接続（電圧の供給）が遮断されため、ロジック回路２００及び内部回路１０内の設定状態は消失する。そのため、スリープモードからの動作の復帰時に、ロジック回路２００及び内部回路１０の設定値（設定情報）が再設定される。ロジック回路２００及び内部回路１０の設定値を、ＬＳＩ１の外部のデバイスから取得する場合、ロジック回路２００がスリープモードから通常モードへ復帰されるまでの期間が長くなる。  
ロジック回路２００の復帰動作の長期化を回避するために、フリップフロップ回路３０９は、スリープモード時にデータを保持することが可能な構成を有している。このような構成及び機能を有するフリップフロップ回路３０９は、以下では、リテンションＦＦともよばれる。
【００３５】
尚、通常モード時において、ロジック回路２００及び内部回路１０の設定値は、ロジック回路２００内の記憶部（例えば、フリップフロップ回路）内に保持されていてもよいし、データ保持回路３００からロジック回路２００に提供されてもよい。
【００３６】
図３は、フリップフロップ回路３０９の一例を示す図である。  
例えば、フリップフロップ回路３０９は、フリップフロップ回路３０９の入力から出力までのデータパスＤＰ上のラッチ（以下では、マスターラッチとよばれる）ＭＬと、バルーンラッチとよばれるラッチＢＬが、フリップフロップ回路３０９内に、設けられている。例えば、フリップフロップ回路３０９内のデータパスＤＰ上に、複数のインバータ（バッファ）３９９が、設けられてもよい。
【００３７】
マスターラッチＭＬは、例えば、クロック信号に基づいて、ロジック回路２００からのデータを取り込み、ロジック回路２００へデータを出力する。
【００３８】
バルーンラッチＢＬは、データパスＤＰに接続されている。  
バルーンラッチＢＬは、主として、スリープモード時に駆動される。バルーンラッチＢＬは、通常モードからスリープモードへの移行時、マスターラッチＭＬのデータを取り込む。バルーンラッチＢＬは、スリープモード中に、取り込んだデータの保持状態を、継続する。スリープモードから通常モードへの移行時（復帰動作時）、バルーンラッチＢＬは、マスターラッチＭＬ又はロジック回路２００に、保持データを出力する。
【００３９】
スリープモード時にバルーンラッチＢＬが保持しているデータは、ＬＳＩ１の通常モード時の動作に用いられるデータであって、例えば、内部回路１０及びロジック回路２００の設定情報などである。
【００４０】
ＬＳＩ１のスリープモードから通常モードへの復帰時において、バルーンラッチＢＬのデータを用いることによって、ＬＳＩ１は、内部回路１０の設定状態を、スリープモード前の状態に復元できる。
【００４１】
例えば、バルーンラッチＢＬは、トランスファーゲートＴＧ、インバータＩＶ１、及びスリーステートインバータＩＶ２を、含む。
【００４２】
トランスファーゲートＴＧは、双方向にデータの転送が可能である。
【００４３】
トランスファーゲートＴＧの一方のデータ入出力端子は、フリップフロップ回路３０９内のデータパスＤＰ（マスターラッチＭＬの出力端子）に接続されている。
【００４４】
トランスファーゲートＴＧの他方のデータ入出力端子は、インバータＩＶ１の入力端子及びスリーステートインバータＩＶ２の出力端子に、接続されている。インバータＩＶ１の出力端子は、スリーステートインバータＩＶ２の入力端子に接続されている。インバータＩＶ１とスリーステートインバータＩＶ２とは、バルーンラッチＢＬのデータ保持部を形成している。
【００４５】
制御信号ＣＮＴ１が、トランスファゲートＴＧの制御ゲートに供給されることによって、データパスＤＰ上のデータの取り込み、及び、データパスＤＰ上へのデータの転送が、制御される。
【００４６】
制御信号ＣＮＴ２が、スリーステートインバータＩＶ２の制御ゲートに供給されることによって、データが、バルーンラッチＢＬのデータ保持部ＩＶ１，ＩＶ２に、格納される。また、制御信号ＣＮＴ２によって、バルーンラッチＢＬのデータ保持状態が、リセットされる。
【００４７】
尚、バルーンラッチＢＬの回路構成は、図３に示される例に限定されない。
【００４８】
マスターラッチＭＬは、例えば、バルーンラッチＢＬと同じ内部構成を有していてもよい。但し、マスターラッチＭＬのデータの取り込み及び出力を制御するための信号は、バルーンラッチＢＬの制御信号と異なる。
【００４９】
フリップフロップ回路３０９は、マスターラッチＭＬ及びバルーンラッチＢＬを含まずに、スリープモード時にデータを保持可能な１つのラッチ（フリップフロップ）のみによって構成されてもよい。尚、データ保持回路３００は、バルーンラッチＢＬを含まないフリップフロップ回路（図示せず）を、含んでもよい。
【００５０】
制御回路４００は、ＬＳＩ１の内部の各回路２００，３００，５００，５９０Ａの動作を制御する。尚、制御回路４００は、ＬＳＩ１の外部に設けられてもよい。制御回路４００がＬＳＩ１の外部に設けられた場合、制御回路４００のチップ（パッケージ）は、本実施形態のＬＳＩ１のチップ（パッケージ）と同じ回路基板（例えば、マザーボード）上に、搭載される。
【００５１】
内部回路１０は、高電位側の電源線９００と低電位側の電源線９０９との間に接続される。電源線９００には、外部電源電圧ＶＤＤが印加され、電源線９０９には、グランド電圧ＶＳＳが印加される。
【００５２】
ロジック回路２００は、スイッチ回路５００を介して、電源線９００に接続されている。スイッチ回路５００からの出力電圧ＶＤＤＶが、ロジック回路２００に印加される。
【００５３】
スイッチ回路５００は、１つ以上のスイッチ素子（パワースイッチ）５０１を含む。スイッチ素子５０１は、ｐチャネル型電界効果トランジスタ（以下では、ｐ型トランジスタと表記する）５０１である。ｐ型トランジスタ５０１の電流経路の一端が、電源線９００に接続され、ｐ型トランジスタ５０１の電流経路の他端が、ロジック回路２００（或いは各素子２０１，２０２，２０３）に接続されている。
【００５４】
ロジック回路２００は、例えば、グランド線９０９に直接接続されている。
【００５５】
フリップフロップ回路３０９は、スイッチ回路５９０Ａを介して、電源線９００に接続されている。スイッチ回路５９０Ａからの出力電圧ＶＤＤＺが、フリップフロップ回路３０９に、印加される。
【００５６】
スイッチ回路５９０Ａは、スイッチ回路５００と異なる内部構成を有している。  
本実施形態において、スイッチ回路５９０Ａは、パワースイッチとしてのｐ型トランジスタ５９１と、抵抗素子５９５と、を含む。抵抗素子５９５は、ｐ型トランジスタ５９１の電流経路に対して並列に接続されている。ｐ型トランジスタ５９１の電流経路の一端及び抵抗素子５９５の一端は、電源線９００に接続され、ｐ型トランジスタ５９１の電流経路の他端及び抵抗素子５９５の他端は、フリップフロップ回路３０９に接続されている。
【００５７】
互いに並列接続されたｐ型トランジスタ５９１と抵抗素子５９５とによって、スイッチ回路５９０Ａは、電源線９００とフリップフロップ回路３０９（バルーンラッチＢＬ）との間に２つの供給パスを含む。
【００５８】
スイッチ回路５９０Ａは、フリップフロップ回路３０９のバルーンラッチＢＬに接続されている。スイッチ回路５９０Ａの出力電圧ＶＤＤＺが、バルーンラッチＢＬを構成する各素子の電源端子に供給される。
【００５９】
例えば、マスターラッチＭＬは、スイッチ回路５００に接続され、抵抗素子を経由すること無しに、ｐ型トランジスタ５９１を介して電源線９００に接続される。マスターラッチＭＬは、スイッチ回路５００の出力電圧ＶＤＤＶによって、駆動される。  
このように、バルーンラッチＢＬに対する電圧（電流）の供給パスは、マスターラッチＭＬに対する電圧の供給パスと異なる。
【００６０】
フリップフロップ回路３０９は、例えば、グランド線９０９に直接接続されている。
【００６１】
尚、フリップフロップ回路に要求される機能に応じて、内部回路１０内の複数のフリップフロップ回路のうち任意のフリップフロップ回路は、マスターラッチＭＬのように、抵抗素子を含まないスイッチ回路５００を介して、電源線９００に接続されてもよい。
【００６２】
複数のフリップフロップ回路３０９及び複数のバルーンラッチＢＬが、１つのスイッチ回路５９０Ａに接続されてもよい。
【００６３】
例えば、制御回路４００は、スイッチ回路（パワースイッチ）を介さずに、電源線９００及び電源線９０９に、直接接続されている。
【００６４】
通常モードとスリープモードとを動作モードとして含むＬＳＩ１において、例えば、制御回路４００は、外部からのコマンドの入力や、外部からの信号が入力されない時間（クロック数）のカウント処理によって、ＬＳＩ１の通常モードとスリープモードとの切り替えを制御する。  
制御回路４００からの制御信号ｐＩＮ０によって、スイッチ回路５００，５９０Ａ内のスイッチ５０１，５９１のオン／オフが、制御される。制御信号ｐＩＮ０は、パワースイッチとしてのｐ型トランジスタ５０１，５９１のゲートに、印加される。
【００６５】
通常モード時、スイッチ回路５００，５９０Ａのそれぞれは活性化され、ｐ型トランジスタ５０１，５９５のそれぞれは、制御信号ｐＩＮ０に基づいて、オンされる。  
スイッチ回路５００は、内部電圧ＶＤＤＶをロジック回路２００に出力する。電源電圧ＶＤＤと実質的に同じ大きさの内部電圧ＶＤＤＶが、オン状態のｐ型トランジスタ５０１を介して、ロジック回路２００及び各素子２０１，２０２，２０３に印加される。
【００６６】
スイッチ回路５９０Ａは、内部電圧ＶＤＤＺをフリップフロップ回路３０９に出力する。例えば、バルーンラッチＢＬに対して、スイッチ回路５９０Ａからの出力電圧ＶＤＤＺが、供給され、出力電圧ＶＤＤＺの大きさに応じて、バルーンラッチＢＬは駆動する。
【００６７】
通常モード時において、フリップフロップ回路３０９は、オン状態のｐ型トランジスタ５９１を介して、電源線９００Ａに接続される。
【００６８】
図２のスイッチ回路５９０Ａ内において、抵抗素子５９５がトランジスタ５９１の電流経路に対して並列に接続されている。Ｌ（low）レベルの制御信号ｐＩＮ０がゲートに印加されている場合におけるｐ型トランジスタ５９１の駆動力が十分大きい場合、電源電圧ＶＤＤ（及び電流）の大部分は、トランジスタ５９１に供給され、そのトランジスタ５９１を介して、フリップフロップ回路３０９に印加される。そのため、本実施形態において、通常モード時におけるスイッチ回路５９０Ａの出力電圧ＶＤＤＺの大きさは、電源電圧ＶＤＤの大きさと実質的に等しい。
【００６９】
スリープモード時、制御回路４００によって、ｐ型トランジスタ５０１はＨ（High）レベルの制御信号ｐＩＮ０によってオフされる。スイッチ回路５００は、ロジック回路２００を電源線９００から電気的に分離する。  
このように、ＬＳＩ１のスリープモード時、スイッチ回路５００は、電源線９００からロジック回路２００への電圧の供給を遮断する。スリープモードによって、ロジック回路２００は、非駆動状態になる。
【００７０】
本実施形態において、ロジック回路２００に対する電力の供給が遮断された状態が、スリープモードとよばれる。
【００７１】
例えば、スイッチ回路５００の出力電圧によって駆動されるラッチ（例えば、マスターラッチ）は、スリープモード時、非駆動状態になる。
【００７２】
スリープモード時、スイッチ回路５９０Ａ内のｐ型トランジスタ５９１は、制御回路４００からの制御信号ｐＩＮ０によって、オフされる。この場合、スイッチ回路５９０Ａ内の電圧／電流パスはトランジスタ側から抵抗素子側に切り替わり、電源電圧ＶＤＤは、スイッチ回路５９０Ａ内の抵抗素子５９５に印加される。
【００７３】
抵抗素子５９５によって電圧ＶＤＤの電圧降下が生じ、スイッチ回路５９０Ａの出力電圧ＶＤＤＺは、電源電圧ＶＤＤより小さくなる。  
すなわち、抵抗素子５９５の抵抗値が“Ｒ”で示され、抵抗素子５９５内を流れる電流（電流値）が“Ｉｒ”で示される場合、スリープモード時のスイッチ回路５９０Ａの出力電圧ＶＤＤＺは、ＶＤＤ−Ｒ×Ｉｒとなる。
【００７４】
以下では、表記の区別化のため、通常モード時におけるスイッチ回路５９０Ａの出力電圧（内部電圧）を、ｎＶＤＤＶと表記し、スリープモード時におけるスイッチ回路５９０Ａの出力電圧を、ｓＶＤＤＶと表記する場合もある。
【００７５】
スリープモード時に、フリップフロップ回路３０９のバルーンラッチＢＬに印加される電圧ｓＶＤＤＶ（＝ＶＤＤ−Ｒ×Ｉｒ）は、バルーンラッチＢＬの駆動電圧（しきい値電圧）Ｖｔｈ以上である。  
それゆえ、スリープモード時に、ロジック回路２００が駆動されていなくとも、バルーンラッチＢＬは駆動される。スリープモード期間中において、バルーンラッチＢＬは、スリープモードの解除後においてロジック回路２００に使用されるデータ（例えば、設定情報）の保持を、継続できる。
【００７６】
尚、抵抗素子５９５に起因する供給電圧の電圧降下の大きさは、抵抗素子５９５の抵抗値の大きさと、スイッチ回路５９０Ａに接続されるバルーンラッチＢＬのスリープモード時の消費電流(リーク電流)とにより、決まる。そのため、１つのスイッチ回路５９０Ａが複数のリテンションＦＦ（バルーンラッチＢＬ）に接続される場合、抵抗素子５９５の抵抗値Ｒの大きさは、スイッチ回路５９０Ａに接続されるバルーンラッチＢＬの個数やバルーンラッチの回路構成に応じて、調整される。バルーンラッチＢＬの個数やバルーンラッチの回路構成に応じた電圧降下量／抵抗値の調整のために、複数の抵抗素子が、スイッチ回路５９０Ａ内に設けられてもよい。
【００７７】
このように、本実施形態のＬＳＩ１は、スリープモード時に駆動されているバルーンラッチＢＬの格納データを用いて、内部回路１０及びロジック回路２００の再設定が実行されることによって、スリープモードから通常モードへのＬＳＩの復帰動作を、高速化できる。
【００７８】
バルーンラッチがスリープモード期間中にロジック回路の復帰動作に用いられるデータを保持するために、バルーンラッチに対する電圧の供給は遮断できず、バルーンラッチＢＬと電源線９００，９０９との導通状態は、維持される。そのため、バルーンラッチのようなスリープモード時にデータを保持することが可能なフリップフロップ回路が、ＬＳＩ１内に多数使用される場合、各フリップフロップ回路で、供給電圧の大きさに応じたリーク電流が発生し、それらのフリップフロップ回路の個数に応じた大きさを有する消費電力が、スリープモード時に発生する。このため、ＬＳＩ１の待機電力（スリープモード時の消費電力）が、増大する可能性がある。
【００７９】
本実施形態において、スイッチ回路５９０Ａ内の抵抗素子５９５によって、スリープモード時にバルーンラッチ（フリップフロップ回路）に印加される電圧ｓＶＶＤＺは、電源電圧ＶＤＤより小さい。  
そのため、本実施形態のＬＳＩ１は、復帰動作に用いられるデータを保持するバルーンラッチＢＬが、スリープモード時に駆動されていたとしても、電源電圧ＶＤＤでバルーンラッチが駆動される場合に比較して、スリープモード時に発生するリーク電流は削減され、待機電力の過剰な増大を抑制できる。
【００８０】
また、一般的なＬＳＩは、バルーンラッチのようなスリープモード時にデータを保持するフリップフロップ回路に電力を供給するための回路として、比較的回路規模の大きいレギュレータを含む。
【００８１】
一方、本実施形態の半導体集積回路は、バルーンラッチに電圧を供給するために、スイッチ回路内に設けられた抵抗素子５９５を、用いている。このため、本実施形態のＬＳＩは、比較的小さい回路規模で、スリープモード時のバルーンラッチの駆動及び低消費電力を図ることができる。
【００８２】
この結果として、本実施形態のＬＳＩは、チップコストの増大を抑制できる。
【００８３】
以上のように、本実施形態の半導体集積回路は、待機状態時の消費電力を低減でき、待機状態からの復帰動作を高速化できる。
【００８４】
＜Ｂ−２＞  動作  
図４を参照して、第１の実施形態の半導体集積回路（ＬＳＩ）の動作について、説明する。ここでは、図２及び図３も適宜用いて、本実施形態のＬＳＩの動作について、説明される。
【００８５】
図４は、本実施形態のＬＳＩの動作例を説明するための各信号及び各電圧のタイミングチャートである。
【００８６】
図４に示されるように、図２のＬＳＩ１の通常モード時、制御回路４００は、Ｌ（low）レベルの制御信号ｐＩＮ０を、スイッチ回路５００，５９０Ａに供給する。制御信号ｐＩＮ０によって、スイッチ回路５００，５９０Ａ内の各ｐ型トランジスタ５０１，５９５は、オンする。ロジック回路（処理回路）２００、データ保持回路３００、及びデータ保持回路３００内のフリップフロップ回路３０９は、スイッチ回路５００，５９０Ａ内のオン状態のｐ型トランジスタ５０１，５９１を経由して、電源線９００に接続される。
【００８７】
スイッチ回路５００の出力電圧ＶＤＤＶが、ロジック回路２００に供給され、ロジック回路２００は、電圧ＶＤＤＶ（＝ＶＤＤ）で駆動する。  
スイッチ回路５９０Ａの出力電圧ＶＤＤＺが、データ保持回路３００のフリップフロップ回路３０９に供給され、フリップフロップ回路３０９は、電圧ＶＤＤＺで駆動する。
【００８８】
本実施形態において、フリップフロップ回路３０９に接続されたスイッチ回路５９０Ａは、ｐ型トランジスタ５９１と、ｐ型トランジスタ５９１の電流経路に並列接続された抵抗素子５９５とを含む。通常モード時、電源電圧ＶＤＤは、ｐ型トランジスタ５９１に供給され、抵抗素子５９５にはほとんど供給されない。それゆえ、通常モード時において、スイッチ回路５９０Ａは、電源電圧ＶＤＤと実質的に同じ大きさを有する電圧ＶＤＤＺ（ｎＶＤＤＺ）を、フリップフロップ回路３０９に出力する。
【００８９】
ＬＳＩ１の通常モード時、ロジック回路２００は、所定の処理（信号処理／計算処理）を実行する。通常モード時、フリップフロップ回路３０９のマスターラッチＭＬは、例えば、ＬＳＩ１の通常動作に用いられる各種情報（例えば、ロジック回路２００の設定情報）、ロジック回路２００の処理結果、或いは、外部からの入力信号を、記憶している。
【００９０】
通常モードの後、外部からのコマンドが供給された場合、又は、所定の期間において外部からの入力信号が供給されなかった場合、制御回路４００は、ＬＳＩ１の動作モードを、あるタイミングで、通常モードからスリープモードに移行する。  
ＬＳＩ１の動作モードがスリープモードになる前に、ロジック回路２００又はマスターラッチＭＬのデータ（設定情報）が、バルーンラッチＢＬに転送される。例えば、通常モード中に、ロジック回路２００又はマスターラッチＭＬのデータが、バルーンラッチＢＬに転送されている。
【００９１】
バルーンラッチＢＬが設定情報を取り込んだ後、制御回路４００は、Ｈレベルの制御信号ｐＩＮ０を、各スイッチ回路５００，５９０Ａに供給する。Ｈレベルの制御信号ｐＩＮ０によって、スイッチ回路５００，５９０Ａ内のｐ型トランジスタ５０１，５９１は、それぞれオフする。
【００９２】
スリープモード時において、スイッチ回路５００内のｐ型トランジスタ５０１は、Ｈレベルの制御信号ｐＩＮ０によってオフし、ロジック回路２００は、オフ状態のｐ型トランジスタ５０１によって、電源線９００から電気的に分離される。
【００９３】
スイッチ回路５００の出力電圧ＶＤＤＶは０Ｖとなり、ロジック回路２００に対する電力の供給が遮断される。  
このように、スリープモード時、ロジック回路２００は、非駆動状態となる。ロジック回路２００内の各種のデータ／情報は、消失する。
【００９４】
例えば、スリープモード時、フリップフロップ回路３０９内のマスターラッチＭＬに対する電圧の供給は遮断され、マスターラッチＭＬは非駆動状態になる。それゆえ、スリープモード時、マスターラッチＭＬ内の格納データは、消失する。
【００９５】
スイッチ回路５９０Ａのｐ型トランジスタ５９１は、スイッチ回路５００と共通のＨレベルの制御信号ｐＩＮによってオフする。互いに並列接続されたｐ型トランジスタ５９１及び抵抗素子５９５のうち、ｐ型トランジスタ５９１を介した電源線９００とフリップフロップ回路３０９との供給パス（接続パス、電圧／電流パス）は、オフ状態のｐ型トランジスタ５９１によって、遮断される。
【００９６】
スリープモード時、フリップフロップ回路３０９及びその内部のバルーンラッチＢＬは、抵抗素子５９５を接続経路に用いて、電源線９００に接続される。
【００９７】
電源電圧（入力電圧）ＶＤＤは、スイッチ回路５９０Ａ内の抵抗素子５９５に印加される。抵抗素子５９５によって入力電圧ＶＤＤの電圧降下が生じ、スリープモード時のスイッチ回路５９０Ａの出力電圧ｓＶＤＤＺは、電源電圧ＶＤＤより小さくなる。抵抗素子５９５による電圧のドロップ量は、抵抗素子５９５の抵抗値Ｒの大きさに応じる。出力電圧ｓＶＤＤＺ（＝ＶＤＤ−Ｒ×Ｉｒ）は、バルーンラッチＢＬのしきい値電圧Ｖｔｈより大きい。
【００９８】
“ＶＤＤ−Ｒ×Ｉｒ”の大きさを有する出力電圧ｓＶＤＤＺが、フリップフロップ回路３０９のバルーンラッチＢＬに供給される。
【００９９】
バルーンラッチＢＬは、抵抗素子５９５を介して供給される出力電圧ｓＶＤＤＺ（＝ＶＤＤ−Ｒ×Ｉｒ）によって駆動し、バルーンラッチＢＬは、電源電圧ＶＤＤより小さい電圧で、スリープモード時におけるデータ保持状態を維持する。  
これによって、本実施形態において、バルーンラッチＢＬが電源電圧ＶＤＤで駆動されている場合に比較して、スリープモード時におけるバルーンラッチＢＬのリーク電流の発生は、抑制され、バルーンラッチＢＬは、よりも低い消費電力で、ＬＳＩ１及びロジック回路２００の駆動のための設定情報を、記憶する。
【０１００】
外部からのコマンド及び信号の供給によって、ＬＳＩ１は、スリープモードから通常モードへ移行される。
【０１０１】
制御回路４００は、Ｌレベルの制御信号ｐＩＮ０によって、ｐ型トランジスタ５０１，５０９をオンし、ロジック回路２００及びマスターラッチＭＬなどに対する電力の供給を再開する。この時、バルーンラッチＢＬはオン状態のｐ型トランジスタ５９１を介して電源線９００に接続されるため、バルーンラッチＢＬに供給される電圧ＶＤＤＺの大きさは、電源電圧ＶＤＤに変化する。
【０１０２】
上述のように、スリープモード中において、ＬＳＩ１及びロジック回路２００の設定情報が、バルーンラッチＢＬ内に格納されている。通常モードへの復帰動作時、バルーンラッチＢＬ内に格納されたデータ用いて、内部回路１０及びロジック回路２００の設定情報が、再設定される。
【０１０３】
ロジック回路２００の再設定が完了した後、ＬＳＩ１は、通常モードで駆動する。
【０１０４】
バルーンラッチＢＬに格納されているデータを用いて、内部回路１０及びロジック回路２００の設定情報を再設定できることによって、本実施形態のＬＳＩ１は、外部デバイスからの設定状態を用いて回路１０，２００の再設定を実行する場合に比較して、スリープモードから通常モードへの復帰動作を、高速化できる。
【０１０５】
以上のように、第１の実施形態の半導体集積回路によれば、消費電力（待機電力）の増大を抑制しつつ、動作の高速化を実現できる。
【０１０６】
＜Ｂ−３＞  変形例  
図５及び図６を参照して、第１の実施形態の半導体集積回路の変形例について説明する。尚、図２及び図４を用いて説明された回路構成及び動作と重複する説明は、省略する。
【０１０７】
図５は、本変形例のＬＳＩ１の回路構成を示す図である。  
図５に示されるように、内部回路１０への電圧の供給を制御するスイッチ回路６００，６９５は、グランド線９０９と内部回路１０との間に、設けられてもよい。
【０１０８】
スイッチ回路６００は、ロジック回路２００とグランド線９０９との間に設けられている。スイッチ回路６００は、スイッチ素子（パワースイッチ）としてのｎチャネル型電界効果トランジスタ（以下では、ｎ型トランジスタと表記される）６０１を含む。
【０１０９】
ｎ型トランジスタ６０１の電流経路の一端は、ロジック回路２００に接続され、ｎ型トランジスタ６０１の電流経路の他端は、グランド線９０９に接続される。
【０１１０】
スイッチ回路６９０Ａは、フリップフロップ回路３０９とグランド線９０９との間に設けられている。スイッチ回路６９０Ａは、ｎ型トランジスタ６９１と抵抗素子６９５とを含む。抵抗素子６９５は、ｎ型トランジスタ６９１の電流経路に並列に接続されている。
【０１１１】
ｎ型トランジスタ６９１の電流経路の一端は、フリップフロップ回路３０９に接続され、ｎ型トランジスタ６９１の電流経路の他端は、グランド線９０９に接続されている。  
抵抗素子６９５の一端は、フリップフロップ回路３０９に接続され、抵抗素子６９５の他端は、グランド線９０９に接続されている。
【０１１２】
スイッチ回路６９０Ａは、例えば、フリップフロップ回路３０９内のバルーンラッチＢＬに接続されている。
【０１１３】
スイッチ回路６００，６９０Ａにおいて、ｎ型トランジスタ６０１，６９１のオン／オフは、制御回路４００からの制御信号ｎＩＮ０によって、制御される。
【０１１４】
図６は、本変形例の半導体集積回路の動作例を説明するための各信号及び各電圧のタイミングチャートである。  
図６に示されるように、ＬＳＩ１の通常モードにおいて、Ｈレベルの制御信号ｎＩＮによって、ｎ型トランジスタ６０１，６９１はオンする。ロジック回路２００及びフリップフロップ回路３０９（バルーンラッチＢＬ）は、ｎ型トランジスタ６０１，６９１を介して、グランド線９０９にそれぞれ接続される。
【０１１５】
ここで、Ｈレベルのゲート電圧が印加されている場合におけるｎ型トランジスタ６９１の駆動力が十分大きい場合、フリップフロップ回路３０９からの電圧／電流の大部分は、オン状態のｎ型トランジスタ６９１に供給され、抵抗素子６９５にほとんど供給されない。
【０１１６】
ＬＳＩ１のスリープモード時、Ｌレベルの制御信号ｎＩＮによって、ｎ型トランジスタ６０１，６０９は、それぞれオフする。
【０１１７】
ロジック回路２００は、オフ状態のｎ型トランジスタ６０１によって、グランド線９０９から電気的に分離される。これによって、ロジック回路２００に対する電力の供給は、遮断される。スリープモード時において、ロジック回路２００とスイッチ回路６００との間の電位ＶＳＳＶは、０Ｖ又はフローティング状態となる。
【０１１８】
フリップフロップ回路３０９／バルーンラッチＢＬに対するスイッチ回路６００において、制御信号ｎＩＮ０によって、ｎ型トランジスタ６９１はオフする。  
本実施形態において、スリープモード時、フリップフロップ回路３０９は、抵抗素子６９５を介して、グランド線９０９に接続される。それゆえ、フリップフロップ回路３０９とグランド線９０９との間の供給パス（電圧パス／電流パス）は、抵抗素子６９５となる。
【０１１９】
スリープモード時、フリップフロップ回路３０９は、電源線９００に接続され、電源電圧ＶＤＤが、フリップフロップ回路３０９に印加されている。  
抵抗素子６９５に起因して、フリップフロップ回路３０９とスイッチ回路６９０Ａとの間の電位ＶＳＳＺが、Ｒ×Ｉｒ程度に、浮く（上昇する）。
【０１２０】
この結果として、電源線９００とスイッチ回路６９０Ａとの間の電位差（ＶＤＤ−Ｒ×Ｉｒ）は、電源電圧ＶＤＤとグランド電圧ＶＳＳとの電位差より小さくなる。スリープモード時にバルーンラッチＢＬ（フリップフロップ回路３０９）に印加される電位差（ＶＤＤ−Ｒ×Ｉｒ）は、抵抗素子６９５の抵抗値Ｒが制御されることによって、バルーンラッチＢＬのしきい値電圧Ｖｔｈ以上の大きさを有している。それゆえ、ＬＳＩ１のスリープモード時において、バルーンラッチＢＬは、データの保持を継続する。
【０１２１】
このように、スリープモード時において、フリップフロップ回路３０９／バルーンラッチＢＬは、電源電圧ＶＤＤとグランド電圧ＶＳＳとの電位差より小さい電圧で駆動される。それゆえ、バルーンラッチＢＬがグランド線９０９に直接接続された場合に比較して、フリップフロップ回路３０９／バルーンラッチＢＬのリーク電流は低減され、フリップフロップ回路３０９／バルーンラッチＢＬは、より低い消費電力で、ＬＳＩ１及びロジック回路２００の設定情報を保持する。
【０１２２】
スリープモードから通常モードに移行される場合、制御信号ｎＩＮ０がＬレベルからＨレベルに設定され、各回路に対する電力の供給が再開される。バルーンラッチＢＬのデータが用いられることによって、ロジック回路２００の設定情報が、再設定される。
【０１２３】
設定情報がロジック回路２００に再設定されることによって、ロジック回路２００は、所定の処理を実行する。
【０１２４】
このように、本変形例のＬＳＩ１は、スリープモード時にバルーンラッチＢＬ（フリップフロップ回路３０９）において過大なリーク電流／消費電力の発生を抑制しつつ、スリープモードから通常モードへの移行時に、内部回路１０及びロジック回路２００の復帰動作を、高速化できる。
【０１２５】
したがって、本変形例の半導体集積回路のように、各スイッチ回路６００，６９０Ａが、各回路２００，３００とグランド線９０９との間に設けられた場合においても、半導体集積回路の低消費電力化を図りつつ、半導体集積回路の高速動作を実現できる。
【０１２６】
（Ｃ）  第２の実施形態  
図７及び図８を参照して、第２の実施形態の半導体集積回路について、説明する。  
尚、第２の実施形態では、本実施形態と第１の実施形態との相違点について、主に説明する。
【０１２７】
＜Ｃ−１＞  構成例  
図７を参照して、第２の実施形態の半導体集積回路について、説明する。
【０１２８】
本実施形態のＬＳＩ１は、フリップフロップ回路３０９（バルーンラッチＢＬ）に対するスイッチ回路の内部構成が、第１の実施形態におけるスイッチ回路の内部構成と異なっている。
【０１２９】
本実施形態のスイッチ回路５９０Ｂ内において、抵抗素子５９５は、トランジスタ５９１の電流経路に直列に接続されている。  
図７に示されるスイッチ回路５９０Ｂのように、抵抗素子５９５の一端は、電源線９００に接続され、抵抗素子５９５の他端は、ｐ型トランジスタ５９１の電流経路の一端に接続され、ｐ型トランジスタ５９１の電流経路の他端は、フリップフロップ回路３０９（バルーンラッチＢＬの電源端子）に接続されている。
【０１３０】
制御回路４００は、スイッチ回路５００に、制御信号ｐＩＮ０を供給し、スイッチ回路５９０Ｂに、制御信号ｐＩＮ１に供給する。制御信号ｐＩＮ０は、制御信号ｐＩＮ１から独立している。
【０１３１】
本実施形態において、バルーンラッチＢＬは、通常モード時のある期間において駆動されない。  
それゆえ、フリップフロップ回路３０９内の一部分及びバルーンラッチＢＬは、通常モード時に、オフ状態（非活性状態）に設定されることが可能であり、バルーンラッチＢＬに対する電圧ＶＤＤの供給は、遮断できる。換言すると、ロジック回路２００の駆動時、バルーンラッチＢＬは、待機状態になっている。  
この結果として、本実施形態のＬＳＩ１は、通常モード時におけるフリップフロップ回路３０９／バルーンラッチＢＬの消費電力を削減でき、ＬＳＩ１の消費電力を低減できる。
【０１３２】
スリープモード時に、抵抗素子５９５によって電圧降下された電圧ｓＶＤＤＺ（ＶＤＤ−Ｒ×Ｉｒ）によって、フリップフロップ回路３０９／バルーンラッチＢＬは、駆動する。それゆえ、バルーンラッチが通常モード時に非駆動状態であっても、スリープモードにおけるバルーンラッチのデータ保持状態は継続される。それゆえ、本実施形態のＬＳＩ１は、ＬＳＩ１のスリープモードから通常モードへの移行を、高速化できる。
【０１３３】
また、スリープモード時に、バルーンラッチＢＬが駆動されていたとしても、電源電圧ＶＤＤより小さい電圧でフリップフロップ回路３０９／バルーンラッチＢＬが駆動される。そのため、本実施形態のＬＳＩ１は、バルーンラッチＢＬのリーク電流を低減でき、スリープモード時におけるバルーンラッチの駆動に起因したＬＳＩ１の消費電力の過剰な増加を、抑制できる。
【０１３４】
尚、図５に示される例と実質的に同様に、本実施形態におけるスイッチ回路が、フリップフロップ回路（バルーンラッチ）とグランド線との間に設けられてもよい。バルーンラッチとグランド線との間において、抵抗素子がトランジスタの電流経路に直列接続されている。この場合においても、通常モード時におけるバルーンラッチのリーク電流及び消費電力を削減できる。
【０１３５】
＜Ｃ−２＞  動作例  
図８を参照して、第２の実施形態の半導体集積回路の動作例について、説明する。  
図８は、第２の実施形態の半導体集積回路の動作例を説明するための各信号及び各電圧のタイミングチャートである。
【０１３６】
図８に示されるように、ＬＳＩ１の通常モードにおいて、制御回路４００は、Ｌレベルの制御信号ｐＩＮ０をスイッチ回路５００に供給し、Ｈレベルの制御信号ｐＩＮ１をスイッチ回路５９０Ｂに供給する。
【０１３７】
Ｌレベルの制御信号ｐＩＮ０によって、ｐ型トランジスタ５０１は、オンする。電圧ＶＤＤＶ（＝ＶＤＤ）が、オン状態のｐ型トランジスタ５０１を経由して、ロジック回路２００に印加される。
【０１３８】
Ｈレベルの制御信号ｐＩＮ１によって、ｐ型トランジスタ５９１は、オフする。電源線９００は、オフ状態のｐ型トランジスタ５９１によって、フリップフロップ回路３０９（バルーンラッチＢＬ）から電気的に分離される。これによって、フリップフロップ回路３０９（バルーンラッチＢＬ）に対する電圧ＶＤＤＺの供給は、遮断される。  
この結果として、通常モード時におけるバルーンラッチＢＬの消費電力は、削減される。
【０１３９】
通常モードからスリープモードへ移行する時、制御回路４００は、Ｌレベルの制御信号ｐＩＮ０をスイッチ回路５００へ供給した状態で、Ｌレベルの制御信号ｐＩＮ１をスイッチ回路５９０Ｂに供給する。
【０１４０】
Ｌレベルの制御信号ｐＩＮ１によって、ｐ型トランジスタ５９１はオンする。  
これによって、電源線９００からの電圧が、直列接続された抵抗素子５９５及びｐ型トランジスタ５９１を経由して、フリップフロップ回路３０９のバルーンラッチＢＬに印加される。  
電源電圧ＶＤＤは、抵抗素子５９５によって降圧される。それゆえ、バルーンラッチＢＬは、電源電圧ＶＤＤより小さい内部電圧ＶＤＤＺ（＝ＶＤＤ−Ｒ×Ｉｒ＞Ｖｔｈ）で、駆動される。
【０１４１】
内部電圧ｓＶＤＤＺで駆動されたバルーンラッチＢＬは、ロジック回路２００及びマスターラッチＭＬのデータを、取り込む。
【０１４２】
ロジック回路２００の設定情報がバルーンラッチＢＬに格納された後、Ｈレベルの制御信号ｐＩＮ０によって、ｐ型トランジスタ５０１はオフされ、ロジック回路２００に対する電力の供給は、遮断される。
【０１４３】
スリープモード時、バルーンラッチＢＬは、内部電圧ｓＶＤＤＺで駆動され、データを保持し続ける。
【０１４４】
スリープモードから通常モードへの移行時、制御回路４００は、制御信号ｐＩＮ０の信号レベルを、ＨレベルからＬレベルに設定し、ロジック回路２００及びマスターラッチＭＬに対する電力の供給が再開される。
【０１４５】
バルーンラッチＢＬのデータが、駆動状態のロジック回路２００及びマスターラッチＭＬに、転送される。
【０１４６】
設定情報の再設定の後、制御回路４００は、制御信号ｐＩＮ１の信号レベルをＬレベルからＨレベルへ設定し、スイッチ回路５９０Ｂは、バルーンラッチＢＬに対する電力の供給を遮断する。これによって、ロジック回路２００の復帰動作の後、バルーンラッチＢＬは非駆動状態になる。
【０１４７】
このように、第２の実施形態のＬＳＩ１は、第１の実施形態と同様に、スリープモード時におけるバルーンラッチＢＬに生じる消費電力を低減でき、通常モードへの復帰動作を高速化できる。
【０１４８】
さらに、第２の実施形態のＬＳＩ１は、通常モード時に、駆動せずともよいバルーンラッチＢＬに対する電圧の供給を遮断できる。これによって、本実施形態のＬＳＩ１は、通常モード時におけるバルーンラッチＢＬの消費電力を、削減できる。
【０１４９】
したがって、第２の実施形態の半導体集積回路によれば、半導体集積回路の消費電力を低減でき、半導体集積回路の動作を高速化できる。
【０１５０】
（Ｄ）  第３の実施形態  
図９乃至図１２を参照して、第３の実施形態の半導体集積回路について、説明する。  
尚、第３の実施形態では、本実施形態と上述の実施形態との相違点について、主に説明する。
【０１５１】
＜Ｄ−１＞  構成例  
図９を参照して、第３の実施形態の半導体集積回路について、説明する。
【０１５２】
第３の実施形態のＬＳＩ１は、通常モードとスリープモードとの間の期間の動作モードとして、移行モードを含む。
【０１５３】
本実施形態のＬＳＩ１は、移行モード中に、ロジック回路２００内のデータ／設定情報が、バルーンラッチＢＬとロジック回路２００との間で、又はバルーンラッチＢＬとマスターラッチＭＬとの間で、転送される。
【０１５４】
本実施形態のＬＳＩ１は、３つの動作モードに対応するように、バルーンラッチＢＬに対するスイッチ回路５９０Ｃの内部構成が、第１及び第２の実施形態におけるスイッチ回路の内部構成と異なっている。
【０１５５】
本実施形態のスイッチ回路５９０Ｃ内において、抵抗素子５９５は、ｐ型トランジスタ５９１の電流経路に直列に接続されている。  
スイッチ回路５９０Ｃ内において、ｐ型トランジスタ５９９が、直列接続されたトランジスタ５９１及び抵抗素子５９５を含む供給パスに、並列に接続されている。
【０１５６】
ｐ型トランジスタ５９９の電流経路の一端が、抵抗素子５９５の一端（スイッチ回路５９０Ｃの入力ノード）に接続され、ｐ型トランジスタ５９９の電流経路の他端が、ｐ型トランジスタ５９１の他端（スイッチ回路５９０Ｃの出力ノード）に接続されている。
【０１５７】
このように、本実施形態のＬＳＩ１におけるスイッチ回路５９０Ｃは、回路５９０Ｃの内部に、２つの供給パス（電圧／電流パス、接続経路）を、含む。
【０１５８】
通常モード時、スイッチ回路５９０Ｃ内の２つのｐ型トランジスタ５９１，５９９はオフされる。通常モード時において、スイッチ回路５９０Ｃは、フリップフロップ回路３０９内のバルーンラッチＢＬを電源線９００から電気的に分離する。これによって、通常モード時において、バルーンラッチＢＬに対する電圧の供給は、スイッチ回路５９０Ｃによって、遮断される。
【０１５９】
移行モード時に、ｐ型トランジスタ５９９はオンされる。移行モード時に、電源電圧ＶＤＤが、オン状態のｐ型トランジスタ５９９を経由して、内部電圧ＶＤＤＺとして、フリップフロップ回路３０９に出力され、バルーンラッチＢＬに印加される。
【０１６０】
スリープモード時、スイッチ回路内の２つのｐ型トランジスタ５９１，５９９のうち、抵抗素子５９５に直列接続されたｐ型トランジスタ５９１は、制御信号ｐＩＮ１によってオンされ、抵抗素子５９５に並列接続されたｐ型トランジスタ５９９は、制御信号ｐＩＮ２によってオフされる。バルーンラッチＢＬは、ｐ型トランジスタ５９１と抵抗素子５９５とからなる供給パスを介して、電源線９００に接続される。
【０１６１】
これによって、スリープモード時、電源電圧より小さい電圧ＶＤＤＺが、バルーンラッチＢＬに印加され、バルーンラッチＢＬは、データを保持する。
【０１６２】
制御回路４００は、パワースイッチ素子としてのｐ型トランジスタ５０１，５９１，５９９のそれぞれに、互いに独立な制御信号ｐＩＮ０，ｐＩＮ１，ｐＩＮ２を、供給する。これらの制御信号ｐＩＮ０，ｐＩＮ１，ｐＩＮ２によって、ｐ型トランジスタ５０１，５９１，５９９のオン及びオフが、それぞれ独立に制御される。
【０１６３】
尚、本実施形態において、移行モード時、ｐ型トランジスタ５９１はオフされていてもよいし、オンされていてもよい。
【０１６４】
移行モード時、電源線９００の電源電圧ＶＤＤは、抵抗素子５９５による電圧降下無しに、オン状態のｐ型トランジスタ５９９を介して、バルーンラッチＢＬに印加される。  
このように、本実施形態のＬＳＩ１において、移行モード時、電源電圧ＶＤＤが、スイッチ回路５９０Ｃの出力電圧ＶＤＤＺとして、フリップフロップ回路３０９のバルーンラッチＢＬに供給される。  
それゆえ、本実施形態において、電源電圧ＶＤＤより小さい電圧で駆動されるバルーンラッチがデータ転送を実行する場合に比較して、バルーンラッチＢＬは、データの保持動作（データの取り込み）及びデータの出力動作を、高い駆動力（高いデータ転送能力）で実行できる。
【０１６５】
この結果として、本実施形態のＬＳＩ１は、移行モード時に、ロジック回路２００とバルーンラッチＢＬとの間のデータ転送に要する時間を短縮でき、ロジック回路２００の動作を高速化できる。
【０１６６】
＜Ｄ−２＞  動作例  
図１０を参照して、第３の実施形態の半導体集積回路の動作について、説明する。
【０１６７】
図１０に示されるように、通常モード時、スイッチ回路５００のｐ型トランジスタ５０１はオンし、内部電圧ＶＤＤＶが、ロジック回路２００に印加されている。
【０１６８】
フリップフロップ回路３０９のバルーンラッチＢＬに対するスイッチ回路５９０Ｃにおいて、２つの制御信号ｐＩＮ１，ＰＩＮ２のそれぞれが、Ｈレベルに設定され、２つのｐ型トランジスタ５９１，５９９の両方は、オフしている。これによって、バルーンラッチＢＬは、電源線９００から電気的に分離される。  
この結果として、通常モード時におけるバルーンラッチＢＬの消費電力は、削減される。
【０１６９】
通常モードの終了時、スリープモードが開始される前に、移行モードで、ＬＳＩ１の内部回路１０が駆動される。
【０１７０】
移行モード時、通常モードと同様に、ｐ型トランジスタ５０１はオンされ、内部電圧ＶＤＤＶ（＝ＶＤＤ）が、ロジック回路２００に印加される。
【０１７１】
バルーンラッチＢＬ（フリップフロップ回路３０９）側のスイッチ回路５９０Ｃに関して、移行モード時、ｐ型トランジスタ５９９が、Ｌレベルの制御信号ｐＩＮ２によってオンする。
【０１７２】
これによって、バルーンラッチＢＬは、オン状態のｐ型トランジスタ５９９を経由して、電源線９００に接続される。このように、移行モード時、フリップフロップ回路３０９／バルーンラッチＢＬは、抵抗素子５９５を含む供給パスを経由せずに、電源線９００に接続される。
【０１７３】
それゆえ、バルーンラッチＢＬは、電源電圧ＶＤＤと実質的に同じ大きさの電圧ＶＤＤＺで、駆動する。バルーンラッチＢＬは、電源電圧ＶＤＤに応じた高い駆動力（データ転送能力）で、ロジック回路２００からのデータを取り込む。この結果として、本実施形態のＬＳＩ１は、電源電圧ＶＤＤより小さい電圧でバルーンラッチが駆動される場合に比較して、通常モードからスリープモードへの移行期間を短縮でき、ロジック回路２００とバルーンラッチＢＬとの間のデータ転送を、高速化及び効率化できる。
【０１７４】
ロジック回路２００からバルーンラッチＢＬへのデータ転送が完了した後、移行モードからスリープモードへＬＳＩ１の動作モードが変化される。  
スリープモード時において、Ｈレベルの制御信号ｐＩＮ０によって、ｐ型トランジスタ５０１はオフされ、ロジック回路２００に対する電力の供給は、遮断される。
【０１７５】
制御回路４００は、Ｌレベルの制御信号ｐＩＮ１を、ｐ型トランジスタ５９１に供給し、Ｈレベルの制御信号ｐＩＮ２を、ｐ型トランジスタ５９９に供給する。これによって、スイッチ回路５９０Ｃ内の２つのトランジスタ５９１，５９９のうち、ｐ型トランジスタ５９１はオンし、ｐ型トランジスタ５９９はオフする。
【０１７６】
バルーンラッチＢＬは、オン状態のｐ型トランジスタ５９１及び抵抗素子５９５を経由して、電源線９００と導通する。抵抗素子５９５によって電源電圧ＶＤＤが電圧降下された電圧ＶＤＤＺ（＝ＶＤＤ−Ｒ×Ｉｒ）が、バルーンラッチＢＬに供給される。  
スリープモード時、電圧ＶＤＤＺが印加されたバルーンラッチＢＬは、データ保持状態を維持する。
【０１７７】
ここで、移行モード期間中において、制御信号ｐＩＮ１は、制御信号ｐＩＮ２がＬレベルからＨレベルへ遷移されるタイミング（時間）ｔ２の前のタイミングｔ１で、ＨレベルからＬレベルへ遷移されることが好ましい。例えば、制御信号ｐＩＮ１は、移行モード中に、ＨレベルからＬレベルに設定される。一方の供給パスのｐ型トランジスタ５９９がオフされる前に、他方の供給パスのｐ型トランジスタ５９１がオンされる。
【０１７８】
このように、制御信号ｐＩＮ１，ｐＩＮ２の遷移のタイミングが制御されることによって、移行モードの終盤（スリープモードの直前）において、バルーンラッチＢＬは、スイッチ回路５９０Ｃの２つの導通経路の両方を介して電源線９００と導通する。
【０１７９】
これによって、本実施形態のＬＳＩ１は、電源線９００とバルーンラッチＢＬとの供給パスの切り替え時に、切り替えのタイミング不良、又は、配線遅延などに起因して、バルーンラッチＢＬに対する電力の供給不良が生じるのを、防止できる。  
この結果として、本実施形態のＬＳＩ１は、移行モードとスリープモードと切り替え時におけるラッチＢＬ内のデータの消失を、防止できる。
【０１８０】
尚、制御信号ｐＩＮ２がＬレベルに設定されている移行モード期間中に、制御信号ｐＩＮ１が、Ｌレベルに設定される代わりに、スリープモードが開始された時間ｔ２において、制御信号ｐＩＮ１がＬレベルに設定され、時間ｔ２から所定の時間までの期間において、制御信号ｐＩＮ２が、Ｌレベルに設定されてもよい。制御信号ｐＩＮ１と制御信号ｐＩＮ２とは、同時にＬレベルに設定されてもよい。
【０１８１】
このように、スリープモード時において、ロジック回路２００に対するｐ型トランジスタ５０１はオフされ、移行モード用のｐ型トランジスタ５９９はオフされ、スリープモード用のｐ型トランジスタ５９１は、オンされている。
【０１８２】
スリープモードから通常モードへの移行期間において、以下のように、ＬＳＩ１は駆動する。
【０１８３】
スリープモードから移行モードへＬＳＩの動作モードが変化される際、制御回路４００は、スリープモード期間中の時間ｔ３において、制御信号ｐＩＮ１をＬレベルに維持した状態で、制御信号ｐＩＮ２をＨレベルからＬレベルへ変化させる。  
スリープモードから移行モードへの切り替え時において、２つのｐ型トランジスタ５９１，５９９の両方がオン状態であるため、バルーンラッチＢＬは、互いに並列な２つの供給パスを経由して、電源線９００に導通する。
【０１８４】
制御回路４００は、時間ｔ４において、制御信号ｐＩＮ０をＨレベルからＬレベルに設定する。これによって、ロジック回路２００は活性化され、ＬＳＩ１は、移行モードで駆動する。
【０１８５】
例えば、マスターラッチＭＬに、オン状態のパワースイッチ（例えば、スイッチ回路５００）を経由して、電圧ＶＤＤが印加される。
【０１８６】
制御回路４００は、時間ｔ４において、制御信号ｐＩＮ２をＬレベルに維持した状態で、制御信号ｐＩＮ１をＬレベルからＨレベルへ変化させる。トランジスタ５９９は、オン状態を継続し、ｐ型トランジスタ５９１は、Ｈレベルの制御信号ｐＩＮ１によってオフする。  
バルーンラッチＢＬは、オン状態のｐ型トランジスタ５９９を経由して、電源線９００に接続され、バルーンラッチＢＬは、電源電圧ＶＤＤによって、駆動する。  
バルーンラッチＢＬ内のデータが、電源電圧ＶＤＤに応じたラッチの駆動力によって、ロジック回路２００及びマスターラッチＭＬへ転送される。
【０１８７】
バルーンラッチＢＬからのデータに基づいて、ロジック回路２００の状態が再設定され、ＬＳＩ１は、通常モードにおける動作を開始する。
【０１８８】
所定のタイミングで、スイッチ回路５９０Ｃ内のｐ型トランジスタ５９９がオフされ、バルーンラッチＢＬに対する電力の供給は、遮断される。  
尚、スリープモードから通常モードへの移行時において、バルーンラッチＢＬのデータの消失を防止するために、制御信号ｐＩＮ２が時間ｔ３で、Ｌレベルに設定され、制御信号ｐＩＮ１が、時間ｔ３から所定の時間までの期間においてＬレベルに設定されてもよい。
【０１８９】
以上のように、本実施形態のＬＳＩ及びその動作は、ＬＳＩの低消費電力化及び高速化を図れるとともに、動作モードの移行時におけるロジック回路とフリップフロップ回路（バルーンラッチ）との間のデータ転送を、高速化及び効率化できる。
【０１９０】
＜Ｄ−３＞  変形例  
図１１及び図１２を参照して、第３の実施形態の半導体集積回路の変形例について説明する。尚、本変形例において、上述の説明された回路構成及び動作と重複する説明は、省略する。
【０１９１】
図１１は、本変形例のＬＳＩ１の回路構成を示す図である。  
図１１に示されるように、グランド線９０９と内部回路１０との間のスイッチ回路６９０Ｂが、移行モードに対応するように、直列接続されたトランジスタ６９１と抵抗素子６９５とから形成される供給パスと、トランジスタ６９９のみから形成される供給パスとを、含んでいてもよい。
【０１９２】
スイッチ回路６９０Ｂは、２つのｎ型トランジスタ６９１，６９９を含む。ｎ型トランジスタ６９１の電流経路は、抵抗素子６９５に直列に接続されている。ｎ型トランジスタ６９９の電流経路は、ｎ型トランジスタ６９１と抵抗素子６９５とから形成される供給パスに、並列に接続されている。
【０１９３】
制御回路４００は、ｎ型トランジスタ６９１に、制御信号ｎＩＮ１を供給し、ｎ型トランジスタ６９１に、制御信号ｎＩＮ２を供給する。
【０１９４】
図１２は、本変形例のＬＳＩ１の動作例を説明するための各信号及び各電圧のタイミングチャートである。
【０１９５】
図１２に示されるように、通常モード時、制御回路４００は、制御信号ｎＩＮ１，ｎＩＮ２をＬレベルに設定する。通常モード時、オフ状態のｎ型トランジスタ６９１，６９９によって、バルーンラッチＢＬは、グランド線９０９から電気的に分離され、バルーンラッチＢＬに対する電力の供給は実質的に遮断される。
【０１９６】
通常モードからスリープモードへの移行期間（移行モード）中において、制御回路４００は、制御信号ｎＩＮ２を、ＬレベルからＨレベルにする。バルーンラッチＢＬは、オン状態のｎ型トランジスタ６９９を経由して、グランド線９０９に接続され、バルーンラッチＢＬは、電源線９００とグランド線９０９との電位差で、駆動される。電源電圧ＶＤＤに応じたバルーンラッチＢＬの駆動力で、ロジック回路２００（マスターラッチＭＬ）からバルーンラッチＢＬへ、データが転送される。
【０１９７】
移行モード期間中の時間ｔ３において、制御信号ｎＩＮ２がＨレベルに維持された状態で、制御回路４００は、制御信号ｎＩＮ１をＬレベルからＨレベルへ変化させる。バルーンラッチＢＬは、スイッチ回路６９０Ｂ内の２つの供給パスを介して、グランド線９０９に接続される。
【０１９８】
制御信号ｎＩＮ１がＨレベルにされた後、制御回路４００は、時間ｔ２において、制御信号ｎＩＮ０をＬに設定し、制御信号ｎＩＮ２をＬに設定する。  
ｎ型トランジスタ６０１がオフすることによって、ロジック回路２００に対する電力の供給は、遮断され、ＬＳＩ１の動作モードはスリープモードとなる。Ｌレベルの制御信号ｎＩＮ２によって、ｎ型トランジスタ６９９は、オフする。
【０１９９】
バルーンラッチＢＬは、抵抗素子６９５及びオン状態のｎ型トランジスタ６９１を介して、グランド線９０９に接続される。
【０２００】
抵抗素子６９５によって、バルーンラッチＢＬとスイッチ回路６９０Ｂとの供給パスの電位は、上昇（浮遊）する。この結果として、バルーンラッチＢＬは、電源電圧ＶＤＤと電圧“Ｒ×Ｉｒ”との間の電位差（ＶＤＤ−Ｒ×Ｉｒ）で駆動し、データ保持状態を維持する。
【０２０１】
スリープモードから通常モードへの移行時、制御回路４００は、時間ｔ３において、制御信号ｎＩＮ１をＨレベルに維持した状態で、制御信号ｎＩＮ２を、ＬレベルからＨレベルへ変化させる。バルーンラッチＢＬは、２つのオン状態のトランジスタ６９１，６９９を介して、グランド線９０９に接続される。
【０２０２】
ｎ型トランジスタ６９９がオンされた後、時間ｔ４において、制御回路４００は、制御信号ｎＩＮ０をＨレベルに設定し、制御信号ｎＩＮ１をＬレベルに設定する。
【０２０３】
トランジスタ６０１がオンされることによって、ロジック回路２００に対する電力の供給が再開され、ロジック回路２００は、駆動される。
【０２０４】
バルーンラッチＢＬは、抵抗素子６９５を経由せずに、ｎ型トランジスタ６９９を経由して、グランド線９０９に接続される。移行モードにおいて、バルーンラッチＢＬは、電源電圧ＶＤＤで駆動され、バルーンラッチＢＬは、格納データをロジック回路２００（又はマスターラッチＭＬ）へ出力する。
【０２０５】
バルーンラッチＢＬからのデータの転送が完了した後、制御回路４００は、制御信号ｎＩＮ２をＬレベルに設定し、バルーンラッチＢＬは、グランド線９０９から電気的に分離される。
【０２０６】
この結果として、ＬＳＩ１は、通常モードで駆動する。通常モード時において、オフ状態のｎ型トランジスタ６９１，６９９によって、バルーンラッチＢＬに対する電力の供給は、遮断される。
【０２０７】
図１１及び図１２に示されるように、スイッチ回路６００，６９０Ｂが内部回路１０とグランド線９０９との間の設けられたとしても、本変形例のＬＳＩ１は、バルーンラッチＢＬとロジック回路２００との間のデータ転送時において、バルーンラッチＢＬを、電源電圧ＶＤＤで駆動できる。
【０２０８】
この結果として、本変形例のＬＳＩ１は、図９及び図１０に示されるＬＳＩ１と同様に、通常モードとスリープモードとの間の移行期間中におけるデータ転送を、効率化及び高速化できる。
【０２０９】
（Ｅ）  第４の実施形態  
図１３乃至図１８を参照して、第４の実施形態の半導体集積回路について、説明する。  
尚、第４の実施形態において、本実施形態と上述の実施形態との相違点について、主に説明する。
【０２１０】
＜Ｅ−１＞  構成例  
図１３を参照して、第４の実施形態の半導体集積回路について、説明する。
【０２１１】
第１乃至第３の実施形態において、パワースイッチ回路としてのスイッチ回路は、その内部の供給パスに接続された抵抗素子を含んでいる。  
トランジスタのゲート電圧の大きさが制御されることによって、トランジスタが、抵抗素子の代わりに、スイッチ回路の供給パス内の負荷として用いられてもよい。
【０２１２】
本実施形態のＬＳＩ１は、負荷としてのトランジスタ（以下では、負荷トランジスタとよばれる）によって、フリップフロップ回路及びバルーンラッチに供給される電圧／電流の大きさが、制御される。
【０２１３】
図１３は、本実施形態のＬＳＩ１の回路構成を模式的に示す図である。  
図１３に示されるように、スイッチ回路５９０Ｃは、電流経路が並列に接続された２つのｐ型トランジスタ５９１，５９９を、含む。各トランジスタ５９１，５９９の電流経路の一端が、電源線９００に接続され、各トランジスタ５９１，５９９の電流経路の他端が、フリップフロップ回路３０９（バルーンラッチＢＬ）の電源端子に接続される。
【０２１４】
本実施形態において、２つのｐ型トランジスタ５９１，５９９のうち、一方のトランジスタ５９９が、負荷トランジスタとよばれる。
【０２１５】
制御回路４００は、互い異なる制御信号ｐＩＮ１，ｐＩＮＺを、各トランジスタ５９１，５９９のゲートにそれぞれ供給する。
【０２１６】
ゲート電圧としての制御信号ｐＩＮ１，ｐＩＮＺの信号レベルの大きさが制御されることによって、トランジスタ５９１，５９９の駆動力が、制御される。
【０２１７】
負荷トランジスタ５９９は、制御信号ｐＩＮＺによって、オン及びオフされる。負荷トランジスタ５９９は、制御信号（ゲート電圧）ｐＩＮＺの大きさに応じた駆動力（負荷の大きさα）で、駆動する。  
制御信号ｐＩＮＺは、ＬレベルとＨレベルとの間の中間レベル（以下、Ｍレベルと表記される）の電圧値を有する信号である。ここで、Ｍレベルの電圧値（信号レベル）は、Ｌレベルの電圧値とＨレベルの電圧値との電位差の半分の値に限らず、負荷トランジスタ５９９を経由した出力電圧ＶＤＤＺが所望の大きさになるように、適宜設定される値である。
【０２１８】
尚、制御信号ｐＩＮＺは、負荷トランジスタの動作状況に応じて、Ｌレベルに設定される場合もあるし、Ｈレベルに設定される場合もある。Ｍレベルの制御信号ｐＩＮＺがゲート電極として印加された負荷トランジスタ（ｐ型トランジスタ）５９９からの出力電圧ＶＤＤＺは、Ｌレベルの制御信号ｐＩＮＺがゲート電極として印加されたトランジスタ５９９の出力電圧ＶＤＤＺより小さい。
【０２１９】
このように、制御信号ｐＩＮＺの信号レベルの大きさを制御することによって、トランジスタ５９９が、抵抗素子と実質的に同じ機能を有する負荷トランジスタとして、駆動される。
【０２２０】
本実施形態のように、負荷トランジスタ５９９が抵抗素子の代わりに用いられた場合、負荷トランジスタ５９９の制御信号ｐＩＮＺの大きさを調整することによって、スイッチ回路の出力電圧ＶＤＤＺを適正化できる。
【０２２１】
＜Ｅ−２＞  動作例  
図１４及び図１５を用いて、第３の実施形態のＬＳＩの動作例について、説明する。
【０２２２】
図１４は、図１３のＬＳＩ１の動作例を説明するための各信号の変化を示すタイミングチャートである。図１３のＬＳＩ１は、負荷トランジスタ５９９によって、第１の実施形態と実質的に同じ動作で駆動できる。
【０２２３】
図１４に示されるように、通常モード時、Ｌレベルの制御信号ｐＩＮ０によって、ｐ型トランジスタ５０１はオンし、ロジック回路２００は駆動される。Ｌレベルの制御信号ｐＩＮ１によって、ｐ型トランジスタ５９１はオンされ、フリップフロップ回路３０９及びバルーンラッチＢＬは、電源電圧ＶＤＤによって、駆動される。  
通常モード時、制御回路４００は、制御信号ｐＩＮＺをＨレベルに設定し、負荷トランジスタ５９９は、オフされる。
【０２２４】
スリープモード時、Ｈレベルの制御信号ｐＩＮ０によって、トランジスタ５０１はオフされ、ロジック回路２００に対する電力の供給は、遮断される。Ｈレベルの制御信号ｐＩＮ１によって、ｐ型トランジスタ５９１はオフされる。
【０２２５】
スリープモード時、制御回路４００は、制御信号ｐＩＮ１をＨレベルに設定するタイミングと実質的に同時に、制御信号ｐＩＮＺの信号レベルを、ＨレベルからＭ（middle）レベルに変化させる。これによって、負荷トランジスタ５９９は、Ｍレベルの制御信号（ゲート電圧）ｐＩＮＺに対応した駆動力で、フリップフロップ回路３０９／バルーンラッチＢＬに対して、電力を供給する。Ｍレベルの制御信号が供給された負荷トランジスタ５９９の駆動力に応じて、電源電圧ＶＤＤより小さく、ラッチＢＬのしきい値以上の電圧が、バルーンラッチＢＬに供給される。
【０２２６】
尚、制御信号ｐＩＮ１がＬレベルからＨレベルに設定される前のタイミングで、制御信号ｐＩＮＸがＬレベルからＭレベルに設定されてもよい。
【０２２７】
ＬＳＩ１がスリープモードから通常モードに移行する場合、制御回路４００は、制御信号ｐＩＮ０，ｐＩＮ１をＨレベルからＬレベルに変化させるのと実質的に同時に、制御信号ｐＩＮＺを、ＭレベルからＨレベルに変化させる。  
これによって、負荷トランジスタ５９９はオフし、バルーンラッチＢＬに対する電力は、オン状態のｐ型トランジスタ５９１によって供給される。
【０２２８】
尚、制御信号ｐＩＮ１がＨレベルからＬレベルに設定された後（トランジスタ５９１がオンされた後）のタイミングで、制御信号ｐＩＮＺがＭレベルからＨレベルに設定され、トランジスタ５９９がオフされてもよい。
【０２２９】
このように、負荷トランジスタ５９９をスイッチ回路５９０Ｃ内に含むＬＳＩ１は、第１の実施形態のＬＳＩ１と実質的に同じ動作で、駆動できる。
【０２３０】
図１３のＬＳＩ１は、第３の実施形態で述べられた移行モードを含む動作モードで、駆動できる。
【０２３１】
図１５は、移行モードを含むＬＳＩ１の動作例を説明するための各信号及び各電圧の変化を示すタイミングチャートである。
【０２３２】
図１５に示されるように、制御回路４００は、通常モード中において、トランジスタ５９１をオフ状態に設定するとともに、制御信号ｐＩＮＺを、Ｈレベルに設定し、負荷トランジスタ５９９をオフ状態にする。
【０２３３】
制御回路４００は、移行モード中に、制御信号ｐＩＮ１をＬレベルからＨレベルに変化させる前に、制御信号ｐＩＮＺをＨレベルからＭレベルに変化させる。  
この後、制御信号ｐＩＮ０，ｐＩＮ１がＨレベルに設定され、スリープモード時において、Ｍレベルの制御信号ｐＩＮＺで駆動される負荷トランジスタ５９９の駆動力の大きさに応じた電圧ＶＤＤＺが、バルーンラッチＢＬに、供給される。
【０２３４】
トランジスタ５９１がオンされた後、スリープモードから通常モードへの移行期間中のある時間ｔ４において、制御回路４００は、制御信号ｐＩＮＺを、ＭレベルからＨレベルに変化させ、負荷トランジスタ５９９を、オフする。
【０２３５】
このように、負荷トランジスタ５９９をスイッチ回路５９０Ｃ内に含むＬＳＩ１は、第３の実施形態のＬＳＩ１と実質的に同じ動作で、駆動できる。
【０２３６】
図１６に示されるように、並列接続されたｎ型トランジスタ６９１と負荷トランジスタ６９９とを含むスイッチ回路６９０Ｃは、グランド線側に設けられてもよい。
【０２３７】
図１６のＬＳＩ１において、負荷トランジスタ６９９の制御信号ｎＩＮＺの信号レベルが、スリープモード時に、Ｍレベルに設定される。
【０２３８】
これによって、図１６のＬＳＩ１は、上述の各実施例で述べたＬＳＩの動作と実質的に同じ動作で、駆動できる。
【０２３９】
＜Ｅ−３＞  変形例  
図１７及び図１８を用いて、第４の実施形態の半導体集積回路の変形例について説明する。
【０２４０】
図１７は、本実施形態のＬＳＩ１の変形例を説明するための図である。  
図１７に示されるように、スイッチ回路５９０Ｄ内の１つのトランジスタ５９６が、パワースイッチ及び負荷トランジスタの両方の機能を有するように、制御信号（ゲート電圧）の大きさが制御されるトランジスタ５９６が、スイッチ回路５９０Ｄ内に設けられてもよい。
【０２４１】
Ｌ又はＨレベルの制御信号ｐＩＮＸが、ｐ型トランジスタ５９６のゲート電圧として、トランジスタ５９６のゲートに供給された場合、ｐ型トランジスタ５９６は、パワースイッチとして、機能する。すなわち、Ｈレベルの制御信号ｐＩＮＸによって、オフ状態のトランジスタ５９６は、フリップフロップ回路３０９／バルーンラッチＢＬに対する電力の供給を遮断し、Ｌレベルの制御信号ｐＩＮＸによって、オン状態のトランジスタ５９６は、電源電圧ＶＤＤを、バルーンラッチＢＬに転送する。
【０２４２】
Ｍレベルの制御信号ｐＩＮＸが、トランジスタ５９６のゲート電圧として、制御回路４００からトランジスタ５９６に供給された場合、トランジスタ５９６は、負荷（抵抗素子）として機能する。
【０２４３】
Ｍレベルの制御信号ｐＩＮＸが供給されたトランジスタ５９６は、ゲート電圧としての制御信号ｐＩＮＸの大きさに応じた駆動力で、電圧／電流をバルーンラッチＢＬに供給する。
【０２４４】
図１８は、図１７のＬＳＩ１の動作例を説明するための各信号及び各電圧のタイミングチャートである。  
図１７のＬＳＩ１は、例えば、第３の実施形態のＬＳＩと実質的に同じ動作で、駆動できる。
【０２４５】
図１８に示されるように、ＬＳＩ１の通常モード時、制御信号ｐＩＮＸは、Ｈレベルに設定される。これによって、ｐ型トランジスタ５９６はオフし、バルーンラッチＢＬに対する電力の供給は遮断される。
【０２４６】
移行モード時、制御信号ｐＩＮ０がＬレベルに維持された状態で、制御信号ｐＩＮＸは、制御回路４００によって、Ｌレベルに設定される。これによって、電源電圧ＶＤＤが、バルーンラッチＢＬに、内部電圧ＶＤＤＺとして供給される。バルーンラッチＢＬは、電圧ＶＤＤに基づいた駆動力で駆動し、ロジック回路２００又はマスターラッチＭＬからのデータを、取得する。
【０２４７】
この後、制御信号ｐＩＮ０がＨレベルに設定されることによって、ＬＳＩ１及びロジック回路２００の動作モードは、スリープモードとなる。スリープモード時、制御信号ｐＩＮＸは、Ｍレベルに設定され、トランジスタの駆動力に応じた電圧ＶＤＤＺ（＜ＶＤＤ）によって、バルーンラッチＢＬが駆動される。復帰動作時において、制御信号ｐＩＮＸは、Ｌレベル設定され、電源電圧ＶＤＤで、バルーンラッチＢＬが駆動される。
【０２４８】
尚、図１８のＬＳＩ１は、スリープモード時に、制御信号ｐＩＮＸの信号レベルがＭレベルに設定されることによって、第１及び第２の実施形態のＬＳＩと実質的に同じ動作で、駆動できる。
【０２４９】
以上のように、本実施形態の半導体集積回路は、抵抗素子の代わりに、トランジスタが負荷に用いられた場合においても、半導体集積回路の低消費電力化及び高速化を、実現できる。
【０２５０】
（Ｆ）  応用例  
図１９及び図２０を参照して、実施形態の半導体集積回路の変形例について、説明する。  
図１９は、実施形態のＬＳＩの変形例の一例を説明するための図である。
【０２５１】
図１９に示されるように、ロジック回路２００と電源線９００との接続を制御するスイッチ回路５００Ｚが、トランジスタ５０１と抵抗素子５０５とを含んでいてもよい。
【０２５２】
例えば、図１９のＬＳＩ１のロジック回路２００に対するスイッチ回路５００Ｚ内において、第１の実施形態におけるスイッチ回路と同様に、抵抗素子５０５は、パワースイッチとしてのｐ型トランジスタ５０１の電流経路に対して並列に接続されている。
【０２５３】
通常モード時、オン状態のトランジスタ５０１を経由して、電源電圧ＶＤＤが、駆動電圧ＶＤＤＶとして、ロジック回路２００に供給される。
【０２５４】
スリープモード時、ｐ型トランジスタ５０１は、制御回路４００によって、オフされる。電源線９００上の電源電圧ＶＤＤは、抵抗素子５０５を経由して、ロジック回路２００に供給される。  
これによって、スリープモード時、ロジック回路２００は、抵抗素子５０５によって電圧降下された電圧ＶＤＤＶ（ＶＤＤ−Ｒｚ×Ｉｚ）が、供給される。
【０２５５】
スリープモード時において、電源電圧ＶＤＤより低い電圧がロジック回路２００に供給されていることによって、スリープモードから通常モードへの移行時におけるロジック回路２００の復帰動作は、ロジック回路２００に対する電力の供給が完全に遮断される場合に比較して、高速化できる。
【０２５６】
スリープモード時において、ロジック回路２００は、フリップフロップ回路３０９／バルーンラッチＢＬのように、所定の機能を満たす動作状態を維持していなくてもよい。すなわち、スリープモード時において、ロジック回路２００に供給される電力は、バルーンラッチＢＬに供給される電力より小さくてもよい。
【０２５７】
それゆえ、スリープモード時にロジック回路２００側における電圧降下を大きくするために、スイッチ回路５００の抵抗素子５０５の抵抗値Ｒｚは、スイッチ回路５９０の抵抗素子５９５の抵抗値Ｒより高くてもよい。
【０２５８】
尚、図１９のＬＳＩ１において、抵抗素子５０５の代わりに、負荷トランジスタが、用いられてもよい。
【０２５９】
また、スイッチ回路５００の１つのｐ型トランジスタ５０１の制御信号ｐＩＮ０の信号レベルの大きさが、制御されることによって、ｐ型トランジスタ５０１が、パワースイッチとして用いられるとともに、負荷トランジスタとして用いられてもよい。ｐ型トランジスタ５０１が、負荷トランジスタとして用いられる場合、ＬレベルとＨレベルとの中間レベルの制御信号によって、ｐ型トランジスタ５０１が駆動される。
【０２６０】
ロジック回路２００に対するスイッチ回路５００Ｚが、抵抗素子５０５を含む場合、バルーンラッチＢＬに対するスイッチ回路５９０は、スイッチ回路５００Ｚと異なる内部構成を有してもよいし、スイッチ回路５００Ｚと同じ内部構成を有してもよい。
【０２６１】
図２０は、実施形態のＬＳＩの変形例の一例を説明するための図である。
【０２６２】
図２０の（ａ）に示されるように、内部回路１０と一般的なパワースイッチ回路８０との間に、上述の実施形態で述べた抵抗素子とスイッチ（パワースイッチ）を含むスイッチ回路５９が、設けられてもよい。
【０２６３】
パワースイッチ回路８０は、配線（内部電源線）の充電のためのスイッチ（Ｗｅａｋスイッチ）８０２Ａと、回路に対する動作電流／電圧の供給のためのスイッチ（Ｓｔｒｏｎｇスイッチ）８０２Ｂとを、含む。各スイッチ８０２Ａ，８０２Ｂは、ｐ型トランジスタである。
【０２６４】
ｐ型トランジスタ８０２Ａ，８０２Ｂのオン／オフは、制御信号ＩＮｗ、ＩＮｓによって、それぞれ制御される。
【０２６５】
制御信号ＩＮｗは、インバータ８０１Ａを介して、ｐ型トランジスタ８０２Ａのゲートに供給される。インバータ８０１Ａの出力信号は、トランジスタ８０２Ａに供給されるとともに、インバータ８０３Ａの入力端子に供給される。インバータ８０３Ａは、インバータ８０１Ａの出力信号の反転信号（制御信号ＩＮｗと同相の信号）を、出力する。
【０２６６】
制御信号ＩＮｓは、インバータ８０１Ｂを介して、ｐ型トランジスタ８０２Ｂのゲートに供給される。インバータ８０１Ｂの出力信号は、トランジスタ８０２Ｂに供給されるとともに、インバータ８０３Ｂの入力端子に供給される。インバータ８０３Ｂは、インバータ８０１Ｂの出力信号の反転信号（制御信号ＩＮｓと同相の信号）を、出力する。
【０２６７】
本実施形態の抵抗素子５９５を含むスイッチ回路５９は、スイッチ回路８０と内部回路１０との間に設けられている。
【０２６８】
トランジスタのリーク電流の発生が、ＬＳＩの消費電力の増大を、引き起こす。トランジスタの微細化が進み、トランジスタのチャネル長が小さくなる結果として、トランジスタのリーク電流が増大する傾向がある。
【０２６９】
リーク電流を抑制するために、トランジスタのチャネル長を大きくすると、通常モード時のトランジスタの出力電流は低下する。このため、通常モードにロジック回路に所望の駆動電圧を供給するために、消費電力を低減することが困難になる可能性がある。
【０２７０】
そのため、スイッチ回路は、スリープモード時のみにリーク電流の発生を低減することが可能であることが、望ましい。
【０２７１】
また、トランジスタのサイズが増大される場合、チップ内におけるパワースイッチ回路の専有面積が大きくなる。
【０２７２】
このように、パワースイッチとしてのトランジスタの特性及び構造によって、ＬＳＩの低消費電力化及び低コスト化が困難になる可能性がある。
【０２７３】
本実施形態のように、スイッチ素子５９１及び抵抗素子５９５を含むスイッチ回路５９が、ＬＳＩのパワーゲーティングに用いられることによって、比較的小さい回路規模で、通常モード時における回路の特性劣化や消費電力の増大無しに、スリープモード時のリーク電流を低減できる。
【０２７４】
尚、図２０の（ｂ）に示されるように、電源線９００とパワースイッチ回路８０との間に、実施形態で述べられたスイッチ回路５９が設けられてもよい。また、図２０の（ｃ）に示されるように、内部回路１０とグランド線９０９との間に、実施形態で述べられたスイッチ回路５９が、設けられてもよい。  
図２０の（ｂ）及び（ｃ）に示されるＬＳＩは、図２０の（ａ）のＬＳＩと、実質的に同じ効果を得ることができる。
【０２７５】
以上のように、図２０に示されるように、２つの電源線９００，９０９間において複数のスイッチ回路５９，８０が２段構造のＬＳＩは、スイッチ回路の面積の過度な増大を抑制しつつ、ＬＳＩの消費電力を低くできる。
【０２７６】
［その他］  
上述の各実施形態の半導体集積回路内に含まれるスイッチ回路は、ロジック回路に加えて、イメージセンサ、半導体メモリなどに、適用できる。
【０２７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、組合せ、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２７８】
１０：内部回路、２００：ロジック回路、３００：データ保持回路、４００：制御回路、５００，５９０Ａ，５９０Ｂ，５９０Ｃ，５９０Ｄ，６００，６９０Ａ，６９０Ｂ，６９０Ｃ：スイッチ回路、５０１，５９１，６０１，６９１：スイッチ素子（トランジスタ）、５９５，６９５：抵抗素子、９００，９０９：電源線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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