(57)【要約】【課題】シリコン膜と下部電極のショートを防止する。【解決手段】半導体装置に製造方法は、第１ホール１１Ａの直下に位置する非晶質シリコン膜２２Ａを部分的に除去して第２ホール１１Ｄを形成するとともに、コンタクトプラグ４の上面を露出させる第２ホール形成工程と、第２ホールの径を拡大して第３ホール１１Ｂを形成し、それによってマスク膜１８の一部を第３ホール上に突き出させて庇部１８Ａを形成する第３ホール形成工程と、第３ホールの側面及び庇部の下面を連続して覆う絶縁膜３０を形成し、絶縁膜からなる側面を有する第４ホール１１Ｙを形成する第４ホール形成工程と、第４ホールの側面を覆うとともにコンタクトプラグの上面に接続する下部電極７を形成する下部電極形成工程と、を含む。【選択図】図６
2016032020.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置された層間絶縁膜にコンタクトプラグを形成するコンタクトプラグ形成工程と、
前記コンタクトプラグの上方に非晶質シリコン膜を形成する非晶質シリコン膜形成工程と、
前記非晶質シリコン膜上にマスク膜を形成するマスク膜形成工程と、
前記マスク膜の前記コンタクトプラグに重なる位置に第１ホールを形成する第１ホール形成工程と、
前記第１ホールの直下に位置する前記非晶質シリコン膜を部分的に除去して第２ホールを形成するとともに、前記コンタクトプラグの上面を露出させる第２ホール形成工程と、
前記第２ホールの径を拡大して第３ホールを形成し、それによって前記マスク膜の一部を前記第３ホール上に突き出させて庇部を形成する第３ホール形成工程と、
前記第３ホールの側面及び前記庇部の底面を連続して覆う絶縁膜を形成し、前記絶縁膜からなる側面を有する第４ホールを形成する第４ホール形成工程と、
前記第４ホールの側面を覆うとともに前記コンタクトプラグの上面に接続する下部電極を形成する下部電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第３ホール形成工程は、前記非晶質シリコン膜を選択的にエッチングする工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記非晶質シリコン膜形成工程の前に、前記コンタクトプラグの上面を覆うストッパー膜を形成するストッパー膜形成工程をさらに含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２ホール形成工程は、前記マスク膜をマスクとする異方性エッチング工程であり、前記非晶質シリコン膜と前記ストッパー膜とを連続してエッチングする工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記下部電極の内表面を覆う容量絶縁膜を形成する容量絶縁膜形成工程と、
前記容量絶縁膜の内表面を覆う上部電極を形成する上部電極形成工程と、
をさらに含むことを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記第１ホール形成工程は、二次元に配列された複数の前記第１ホールを形成する工程であることを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置の製造方法。
【請求項７】
半導体基板上に配置された層間絶縁膜に形成されたコンタクトプラグと、
前記層間絶縁膜の上方に配置されたシリコン膜と、
前記シリコン膜上に配置されたマスク膜と、
前記コンタクトプラグと重なる位置において前記シリコン膜と前記マスク膜を連続して貫通するように形成されたホールの側面を覆う絶縁膜と、
前記絶縁膜の内表面を覆うとともに前記コンタクトプラグの上面に接続される下部電極と、を備え、
前記マスク膜は前記ホールの内側に突き出す庇部を有し、
前記絶縁膜は前記庇部の下面に接している部分を有する、
ことを特徴とする半導体装置。
【請求項８】
前記絶縁膜は前記庇部の下面を覆っていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記層間絶縁膜と前記シリコン膜との間に配置されたストッパー膜をさらに含むことを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記下部電極の内表面を覆う容量絶縁膜と、
前記容量絶縁膜の内表面を覆う上部電極と、
をさらに含むことを特徴とする請求項７，８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、キャパシタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などに代表される半導体デバイスの高密度化に伴って、半導体デバイスを構成している様々な構成要素の占有面積が縮小されている。ＤＲＡＭではキャパシタの専有面積の縮小は容量の低減を招くので、キャパシタの容量を確保するためには、キャパシタの高さをできるだけ高くする必要がある。これは、製造工程において、シリコン酸化膜などの絶縁膜からなるシリンダー層間膜に深いシリンダーホールを形成する必要があることを意味する。しかし、開口径が小さくなればなるほどシリンダーホールの形成自体が困難になる。このため、開口径の縮小に伴ってより深いシリンダーホールを形成することが極めて困難となってきた。この困難さを克服するために、シリコン酸化膜よりエッチングが容易なシリコン膜をシリンダー層間膜に用いてキャパシタを形成する方法が検討されている。特許文献１及び２には、それぞれ、シリンダー層間膜に、シリコン酸化膜に代えて、多結晶シリコン膜を形成し、その多結晶シリコン膜に形成したシリンダーホールを利用してキャパシタを形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２４５３６４号公報
【特許文献２】ＵＳ  ２００３／０００８４６９  Ａ１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
多結晶シリコン膜をシリンダー層間膜として用いる場合、多結晶シリコン膜は絶縁物ではないため下部電極と絶縁分離することが必要となる。特許文献１の図３（ｄ）〜（ｅ）には、シリンダー層間膜であり後に第１の電極部分２７となるポリシリコン（多結晶シリコン膜）（２４）に開口２６（シリンダーホール）を形成する工程と、酸化アルミニウム膜２８を全面に形成する工程と、リンがドープされたポリシリコン膜２９を成膜する工程と、異方性エッチングにより開口２６の底面及び酸化シリコン膜２５上のポリシリコン膜２９及び酸化アルミニウム膜２８を除去する工程と、を含む半導体装置の製造方法が記載されている。
【０００５】
特許文献１に記載された方法では、異方性エッチングの際に、開口２６の上端に形成されたポリシリコン膜２９及び酸化アルミニウム膜２８もエッチバックされてしまい、第１の電極部分２７となるポリシリコン２４の開口側面が露出する恐れがある。ポリシリコン２４が露出した状態で、その後、容量電極（キャパシタの下部電極）３２となるポリシリコン膜３１を成膜すると、ポリシリコン膜３１とポリシリコン２４とがショートする問題が発生する。特許文献２に開示されているキャパシタも類似の構成を有しており、同じ問題がある。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上に配置された層間絶縁膜にコンタクトプラグを形成するコンタクトプラグ形成工程と、前記コンタクトプラグの上方に非晶質シリコン膜を形成する非晶質シリコン膜形成工程と、前記非晶質シリコン膜上にマスク膜を形成するマスク膜形成工程と、前記マスク膜の前記コンタクトプラグに重なる位置に第１ホールを形成する第１ホール形成工程と、前記第１ホールの直下に位置する前記非晶質シリコン膜を部分的に除去して第２ホールを形成するとともに、前記コンタクトプラグの上面を露出させる第２ホール形成工程と、前記第２ホールの径を拡大して第３ホールを形成し、それによって前記マスク膜の一部を前記第３ホール上に突き出させて庇部を形成する第３ホール形成工程と、前記第３ホールの側面及び前記庇部の底面を連続して覆う絶縁膜を形成し、前記絶縁膜からなる側面を有する第４ホールを形成する第４ホール形成工程と、前記第４ホールの側面を覆うとともに前記コンタクトプラグの上面に接続する下部電極を形成する下部電極形成工程と、を含むことを特徴とする。
【０００７】
また、本発明の他の実施の形態に係る半導体装置は、半導体基板上に配置された層間絶縁膜に形成されたコンタクトプラグと、前記層間絶縁膜の上方に配置されたシリコン膜と、前記シリコン膜上に配置されたマスク膜と、前記コンタクトプラグと重なる位置において前記シリコン膜と前記マスク膜を連続して貫通するように形成されたホールの側面を覆う絶縁膜と、前記絶縁膜の内表面を覆うとともに前記コンタクトプラグの上面に接続される下部電極と、を備え、前記マスク膜は前記ホールの内側に突き出す庇部を有し、前記絶縁膜は前記庇部の下面に接している部分を有する、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、シリンダー層間膜であるシリコン膜とキャパシタの下部電極との間のショートの発生を防止できる構造の半導体装置とその製造方法が得られる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の一部の横断面図である。
【図２】図１のＡ−Ａ’線断面図である。
【図３】図１及び図２に示す半導体装置の製造方法を説明するための工程図であって、図２の破線枠Ｐ内に相当する部分を示す断面図である。
【図４】図３の工程に続く工程を説明するための断面図である。
【図５】図４の工程に続く工程を説明するための断面図である。
【図６】図５の工程に続く工程を説明するための断面図である。
【図７】図６の工程に続く工程を説明するための断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施の形態に係る半導体装置及びその製造方法について詳細に説明する。
【００１１】
図１及び図２は、本発明の第１の実施の形態に係る半導体装置１００の一部の横断面図及び縦断面図である。図１は、図２のＢ−Ｂ’線断面を、図２は図１のＡ−Ａ’線断面を夫々表している。なお、半導体装置１００はＤＲＡＭであるが、本発明はＤＲＡＭに限らずそれ以外の半導体装置にも適用可能である。
【００１２】
図１を参照すると、半導体装置１００は、複数（ここでは１２個）のメモリセルが配列形成されたメモリセル領域１０１と、メモリセルを駆動する周辺回路が配置される周辺回路領域１０２とを含む。実際の半導体装置では、メモリセル領域１０１に形成されるメモリセルの数は数千から数百万以上である。
【００１３】
メモリセル領域１０１には、複数のメモリセルにそれぞれ含まれるキャパシタ１０が二次元配列されている。具体的には、Ｘ方向に延在しＹ方向に第１の所定間隔で配置された複数の仮想直線と、Ｙ方向に延在しＸ方向に第２の所定間隔で配置された仮想直線との交点に、その中心が位置するように複数のキャパシタ１０が配置されている。なお、このキャパシタ１０の配置は一例に過ぎず、これとは異なる種々の配列が可能である。
【００１４】
各キャパシタ１０は、断面形状が円形の下部電極７とその内側面を覆う容量絶縁膜８と、容量絶縁膜８の内側面を覆うとともにその内部空間を埋める上部電極９とを含む。下部電極７の外側面は、絶縁膜３０を介してマスク膜１８に接続されている。
【００１５】
周辺回路領域１０２には、マスク膜１８を貫通して形成された複数（ここでは４個）の第３コンタクトプラグ１５が形成されている。
【００１６】
図２を参照すると、半導体装置１００は、半導体基板１を有している。半導体基板１の上部には、素子分離領域（図示せず）が形成され、それによって複数の活性領域（図示せず）が区画されている。メモリセル領域１０１では、各活性領域がそれぞれキャパシタ１０に対応するように配列形成される。
【００１７】
各活性領域には一対の不純物領域（図示せず）が形成されている。さらに、半導体基板１上には、各活性領域の一対の不純物領域の間を跨ぐようにゲート絶縁膜（図示せず）とゲート電極（図示せず）が積層されている。ゲート電極は、Ｘ方向に並ぶ複数の活性領域を連続して跨ぐように形成される。各活性領域における一対の不純物領域とゲート絶縁膜及びゲート電極によりＭＯＳ（Metal Oxide Semiconductor）トランジスタが構成される。一対の不純物領域の一方はＭＯＳトランジスタのソース、他方はそのドレインとして機能する。メモリセル領域１０１に形成されたＭＯＳトランジスタの各々は、対応するキャパシタ１０ともにメモリセルを構成する。
【００１８】
半導体基板１の上には、上述したＭＯＳトランジスタを覆う第１層間絶縁膜２が形成されている。第１層間絶縁膜２を貫通してセルトランジスタのソース及びドレインにそれぞれ接続される第１コンタクトプラグ（図示せず）が形成されている。
【００１９】
第１層間絶縁膜２の上面には、各々が、一部の第１コンタクトプラグに接続される複数のビット線１９が配置されている。各ビット線１９は、Ｙ方向に並ぶ複数の第１コンタクトプラグに接続される。各ビット線１９に接続された第１コンタクトプラグは、ＭＯＳトランジスタのソース及びドレインの一方に接続されている。また、各ビット線１９の上面には第１マスク膜２０が配置されている。各ビット線１９とその上の第１マスク膜２０の両側面には、一対のサイドウォール絶縁膜２１が配置されている。以下では、各ビット線１９とその上の第１マスク膜２０及びその両側のサイドウォール絶縁膜２１を纏めてビット線１９と呼ぶ。
【００２０】
第１層間膜２の上面は、ビット線１９と層間絶縁膜３で覆われている。ソース及びドレインの他方に接続された第１コンタクトプラグにそれぞれ接続される複数の（容量）コンタクトプラグ４が、層間絶縁膜３を貫通して形成されている。各コンタクトプラグ４は、互いに隣り合うビット線１９の間に、それらビット線１９と接するように配置されている。
【００２１】
層間絶縁膜３及びビット線１９上には、ストッパー膜５、シリコン膜２２及びマスク膜１８がこの順番で積層されている。
【００２２】
各コンタクトプラグ４の上面には、下部電極７が配置、接続されている。下部電極７は、ストッパー膜５、シリコン膜２２及びマスク膜１８に形成された下部電極孔（以下、ホールという）１１内に配置されている。
【００２３】
ホール１１は、マスク膜１８により規定される第１ホール１１Ａ、シリコン膜２２により規定される第３ホール１１Ｂ及びストッパー膜５により規定される底部ホール１１Ｃにより構成される。換言すると、第１ホール１１Ａと第３ホール１１Ｂとは連続し、また第３ホール１１Ｂと底部ホール１１Ｃとは連続し、これらは一体化してホール１１を構成している。
【００２４】
第３ホール１１Ｂの直径Ｘ２は、第１ホール１１Ａの直径Ｘ１及び底部ホール１１Ｃの直径Ｘ３のいずれよりも大きい（Ｘ２＞Ｘ１，Ｘ２＞Ｘ３）。これにより、マスク膜１８の一部はホール１１内に突き出し、第３ホール１１Ｂの上部に一部覆い被さる庇部１８Ａを形成する。また、ストッパー膜５の一部もホール１１内に突き出している。
【００２５】
ホール１１の側面と下部電極７との間には絶縁膜３０が配置されている。絶縁膜３０は、ホール１１内に露出しているストッパー膜５の上面、シリコン膜２２の側面、マスク膜１８（庇部１８Ａ）の下面及び側面を覆っている。下部電極７は、この絶縁膜３０の内表面と底部ホール１１Ｃの内表面とを覆うように配置されている。
【００２６】
下部電極７の内表面と上面、及びメモリセル領域１０１におけるマスク膜１８の上面は、容量絶縁膜８で覆われている。また、容量絶縁膜８は、上部電極９で覆われている。上部電極９は、ホール１１内の容量絶縁膜８で囲まれた空間を埋設してホール１１の上部を塞ぐとともに、マスク膜１８の上面を覆う容量絶縁膜８の上面を覆う。本例では、上部電極９が、単一の膜で構成されているが、上部電極９は、複数の膜で構成されてもよい。たとえば、容量絶縁膜８を覆う薄い上部電極膜を形成した後、ホール１１に残る空間を埋める充填膜を形成し、その後、充填膜（及びマスク膜１８上の容量絶縁膜８の上面）を覆うプレート電極を形成するようにしてもよい。上部電極９をどのように構成するかは、容量絶縁膜８の絶縁性能を考慮に入れて決定することができる。
【００２７】
以上のように配置された下部電極７と容量絶縁膜８と上部電極９によって、キャパシタ１０が構成される。
【００２８】
上部電極９の上面及び周辺回路領域１０２のマスク膜１８の上面上には、これらを覆うように第２層間絶縁膜１２が配置されている。
【００２９】
メモリセル領域１０１には、第２層間絶縁膜１２を貫通し、上部電極９に接続される第２コンタクトプラグ１３が形成されている。
【００３０】
また、周辺回路領域１０２には、第２層間絶縁膜１２、マスク膜１８、シリコン膜２２及びストッパー膜５を貫通する複数（ここでは、２個）の第３コンタクトプラグ１５が形成されている。これらの第３コンタクトプラグ１５は、層間絶縁膜３を貫通して形成された第４コンタクトプラグ２６にそれぞれ接続されている。
【００３１】
第２層間絶縁膜１２上には、複数の配線１６が配置されている。メモリセル領域１０１の配線１６は、第２コンタクトプラグ１３に接続されている。また、周辺回路領域１０２の配線１６は、それぞれ第３コンタクトプラグ１５に接続されている。
【００３２】
第２層間絶縁膜１２上には、配線１６を覆うように形成された第３層間絶縁膜１７が配置されている。
【００３３】
以上のように構成された本実施の形態に係る半導体装置１００では、下部電極７が配置されるホール１１の一部、即ち第３ホール１１Ｂ、がシリコン膜２２により規定されている。そして、この第３ホール１１Ｂの直径Ｘ２は、ホール１１の他の部分、即ち、第１ホール１１Ａ及び底部ホール１１Ｃの直径Ｘ１，Ｘ３よりも大きい。その結果、第１ホール１１Ａを規定するマスク膜１８の一部がホール１１内に突き出して庇部１８Ａを形成する。この庇部１８Ａの存在により、ホール１１の内表面を覆うように積層形成された絶縁膜３０及び下部電極７を形成する際（エッチバックする際）に、シリコン膜２２が露出するという問題の発生を防止することができる。
【００３４】
しかも、本実施の形態では、シリンダー層間膜としてシリコン膜２２を用いたことにより、シリコン酸化膜を用いた場合に比べてアスペクトの高いホールを容易に形成することができる。これにより、ホール１１の下部の直径が小さくなり、キャパシタ１０の容量が低下するという問題の発生を防止し又は抑制することができる。
【００３５】
次に、図３乃至図７を参照して、半導体装置１００の製造方法について詳細に説明する。本発明は、特に下部電極７の形成に関するものであり、図３乃至図７は下部電極７の形成工程を示している。また、図３乃至図７は、図２における破線Ｐに囲まれた領域に対応する部分断面図である。
【００３６】
まず、公知の方法により、図３に示すマスク膜１８の形成までの工程を実施する。
【００３７】
詳述すると、半導体基板１を用意し、その一面側に複数のＭＯＳトランジスタ（図示せず）を形成する。半導体基板１としてシリコン基板を用いることができる。各ＭＯＳトランジスタは、ゲート絶縁膜とゲート電極、並びにソース・ドレインとなる一対の不純物拡散層を含む。
【００３８】
次に、半導体基板１の一面側に形成された複数のＭＯＳトランジスタを覆うように第１層間絶縁膜２を形成する。また、第１層間絶縁膜２を貫通し、不純物拡散層に各々接続する複数の第１コンタクトプラグ（図示せず）を形成する。
【００３９】
次に、複数の第１コンタクトプラグのうちの一部に接続されるように、その上を通過するように配置されたビット線１９を形成する。また、ビット線１９の上面を覆う第１マスク膜２０を形成する。さらに、ビット線１９及び第１マスク膜２０のＸ方向側面を覆うサイドウォール絶縁膜２１を形成する。ビット線１９の材料としてタングステン（Ｗ）を用いることができ、また第１マスク膜２０及びサイドウォール絶縁膜２１としてシリコン窒化膜（ＳｉＮ）を用いることができる。
【００４０】
次に、ビット線１９、第１マスク膜２０及びサイドウォール絶縁膜２１を埋め込むように層間絶縁膜３（図２参照）を形成する。また、サイドウォール絶縁膜２１にそのＸ方向側面が接触する（容量）コンタクトプラグ４を形成する。層間絶縁膜３としてシリコン酸化膜を用いることができ、コンタクトプラグ４の材料としてタングステンを用いることができる。
【００４１】
次に、コンタクトプラグ４及び第１マスク膜２０等の上面を覆うようにストッパー膜５を形成する。ストッパー膜５として膜厚２５ｎｍのシリコン窒化膜を用いることができ、その成膜にはＣＶＤ（Chemical Vapor Deposition）法を用いることができる。
【００４２】
次に、ストッパー膜５の上面を覆うようにシリコン膜２２Ａを形成する。シリコン膜２２Ａとして、膜厚３μｍの非晶質シリコン膜を用いることができる。非晶質シリコン膜を用いることで、アスペクト比の高いホール１１（１１Ｂ）を精度よく形成することが可能となる。
【００４３】
次に、シリコン膜２２Ａの上面を覆うようにマスク膜１８を形成する。マスク膜１８として、膜厚１３０ｎｍのシリコン酸化膜を用いることができ、その成膜にはＣＶＤ法を用いることができる。
【００４４】
次に、フォトリソグラフィ法とドライエッチング法により、マスク膜１８をパターニングして、第１ホール１１Ａを形成する。第１ホール１１Ａの形状は、平面視で円形とすることができる。第１ホール１１Ａの底面には、シリコン膜２２Ａの上面の一部が露出する。
【００４５】
以上により、図３に示す状態の半導体装置が得られる。
【００４６】
次に、図４に示すように、第１ホール１１Ａが形成されたマスク膜１８をマスクとするドライエッチングにより、シリコン膜２２Ａ及びストッパー膜５を貫通するホール１１Ｘを形成する。換言すると、ホール１１Ｘの形成は、第１ホール１１Ａの直下に位置するシリコン膜２２Ａを部分的に除去して第２ホール１１Ｄを形成し、続けて、第２ホール１１Ｄの直下に位置するストッパー膜５を部分的に除去して底部ホール１１Ｃを形成することにより行われる。こうして、マスク膜１８により規定される第１ホール１１Ａと、シリコン膜２２Ａにより規定される第２ホール１１Ｄと、ストッパー膜５により規定される底部ホール１１Ｃとで構成されるホール１１Ｘが形成される。ここで、第１ホール１１Ａ、第２ホール１１Ｄ及び底部ホール１１Ｃは、連続して一体化しており、その直径は、第１ホール１１Ａから底部ホール１１Ｃまで一様である。これは、シリンダー層間膜として、エッチングが容易な非晶質シリコン膜（シリコン膜２２Ａ）を用いたことで可能になる。
【００４７】
ホール１１Ｘの底部には、少なくともコンタクトプラグ４の一部が露出している。図では、サイドウォール２１の一部もホール１１Ｘの底部に露出している。
【００４８】
次に、図５に示すように、ウエットエッチング法によりシリコン膜２２Ａの一部を除去し、第２ホール１１Ｄの直径を拡大して、新たなホール１１を形成する。このとき、第１ホール１１Ａ及び底部ホール１１Ｃの直径が拡大することがないように、シリコン膜２２Ａが選択的にエッチングされるエッチング条件を用いる。マスク膜１８及びストッパー膜５がシリコン窒化膜の場合、アンモニア水（ＮＨ３＋Ｈ２Ｏ）を用いることで、非晶質シリコン膜からなるシリコン膜２２Ａだけをエッチングすることができる。
【００４９】
新たに形成されたホール１１は、マスク膜１８で規定される第１ホール１１Ａ、シリコン膜２２Ａで規定される第３ホール１１Ｂ及びストッパー膜５で規定される底部ホール１１Ｃで構成される。ホール１１の底部には、少なくともコンタクトプラグ４の一部が依然露出している。
【００５０】
ここで、第３ホール１１Ｂの直径Ｘ２は、第１ホール１１Ａの直径Ｘ１及び底部ホール１１Ｃの直径Ｘ３よりも大きい。そして、第３ホール１１Ｂの側面は、第１ホール１１Ａ並びに底部ホール１１Ｃの側面よりも外周側に位置する。これにより、マスク膜１８の一部は第３ホール１１Ｂの上部に一部覆い被さるようにホール１１内に突き出して庇部１８Ａを形成する。
【００５１】
この後、アニール処理を行い非晶質シリコン膜であるシリコン膜２２Ａを多結晶シリコン膜からなるシリコン膜２２に変質させる。アニール処理の温度は６００℃とすることができる。
【００５２】
次に、図６に示すように、第１ホール１１Ａ及び第３ホール１１Ｂの内表面を覆う絶縁膜３０を形成し、新たに第４ホール１１Ｙを形成する。絶縁膜３０の形成は、ホール１１の内表面を含む全面に絶縁膜３０となる絶縁膜を形成した後、異方性ドライエッチングによりその一部を除去することにより行われる。
【００５３】
絶縁膜３０として膜厚５ｎｍのシリコン窒化膜を用いることができ、その成膜方法としてＣＶＤ法を用いることができる。ホール１１内に一様な膜厚で絶縁膜３０が形成され、マスク膜１８の庇部１８Ａの下面にも絶縁膜３０が形成されるように、その成膜を行う。
【００５４】
また、絶縁膜３０となる絶縁膜の異方性エッチングには、フッ素含有プラズマを用いることができる。マスク膜１８上に形成された絶縁膜と、ホール１１の底面に形成された絶縁膜とを除去する。第４ホール１１Ｙの底面には、少なくともコンタクトプラグ４の上面の一部を露出させる。図では、マスク膜１８の側面に絶縁膜３０が残存しているが、マスク膜１８の側面の絶縁膜３０は除去されてもよい。また、ストッパー膜５の側面には絶縁膜３０が存在しないが、絶縁膜３０を残存させてもよい。いずれにしても、庇部１８Ａの底面に絶縁膜３０が形成されていること、及び、コンタクトプラグ４の少なくとも一部が露出していることが肝要である。
【００５５】
異方性エッチングでは、プラズマを構成する電子やフッ素イオンなどの荷電粒子が、半導体基板に対して垂直に入射する。そして、荷電粒子が入射した領域においてエッチングが進行する。本実施の形態では、マスク膜１８の庇部１８Ａがホール１１の内側へ突き出している。このため、シリコン膜２２上に形成された絶縁膜３０は、庇部１８Ａによって荷電粒子から保護される。それゆえ、絶縁膜３０を形成する際の異方性ドライエッチングによって、シリコン膜２２の表面を覆う絶縁膜３０が荷電粒子の照射によるダメージを受けることはない。つまり、シリコン膜２２を覆う絶縁膜３０は、プラズマによるダメージを受けることなく良好な絶縁特性を示す。これにより、リーク電流の低減を図ることができる。また、シリコン膜２２を覆う絶縁膜３０の上端がエッチングされてシリコン膜２２が露出することもない。よって、この後形成される下部電極７とシリコン膜２２とがショートすることもない。
【００５６】
前述した特許文献１に記載された技術には、マスク膜１８の一部により形成される庇部１８Ａが存在しない。このため、ポリシリコン膜と酸化アルミニウム膜を同時にエッチバックすると、それらの上端がリセスし、下地である別のポリシリコン膜が露出し、露出したポリシリコン膜とその後形成される下部電極とがショートする恐れがある。これに対して、本実施の形態では、このようなショートが発生する恐れはない。
【００５７】
次に、図７に示すように、第４ホール１１Ｙの内表面を覆うように下部電極７を形成する。即ち、第４ホール１１Ｙの内表面を含む全面に下部電極７となる金属膜を形成し、フォトリソグラフィ法とドライエッチング法を用いてマスク膜１８上の金属膜を除去する。こうして、第４ホール１１Ｙの側面を覆い、第４ホール１１Ｙの底面に露出するコンタクトプラグ４の上面に接続される下部電極７が形成される。
【００５８】
下部電極７となる金属膜として、ＳＦＤ（Sequential Flow Deposition）法を用いて形成した膜厚４ｎｍの窒化チタン膜（ＴｉＮ）を用いることができる。第４ホール１１Ｙは、下部電極７によって完全に埋め込まれることなく、下部電極７の内周側には空間が残留している。
【００５９】
この後、公知の方法により、下部電極７の内表面を覆う容量絶縁膜８を形成する。さらに、容量絶縁膜８に囲まれる内部空間を埋設するとともに、その上部を覆う上部電極９を形成する。これによりキャパシタ１０が形成される。
【００６０】
さらに、公知の方法により、キャパシタ１０を埋め込む第２層間絶縁膜１２を形成し、第２コンタクトプラグ１３、第３コンタクトプラグ１５及び配線１６を形成し、第３層間絶縁膜１７を形成して、半導体装置１００が完成する。
【００６１】
以上説明したように、本実施の形態に係る半導体装置の製造方法では、シリンダー層間膜として非晶質シリコンからなるシリコン膜２２Ａを用いるので、高アスペクト比のシリンダーホールを精度よく形成することができる。即ち、深さ方向に向かって径が縮小することなく、深さに拘わらずほぼ均一の径を持つシリンダーホールを形成することができる。
【００６２】
また、第２ホール１１Ｄを規定するシリコン膜２２Ａの一部を選択的に除去し、マスク膜１８の一部に庇部１８Ａを形成するようにしたことで、シリコン膜２２の側面に形成された絶縁膜をドライエッチング時の荷電粒子から保護することができる。これにより、下部電極７とシリコン膜２２のショート防止及びこれらの間のリーク電流の低減を実現することができる。
【００６３】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく本発明の範囲内において種々の変形変更が加工である。特に、各膜の材料や成膜方法、膜厚等は例示に過ぎず、これらは適宜選択可能である。
【符号の説明】
【００６４】
１    半導体基板
２    第１層間絶縁膜
３    層間絶縁膜
４    コンタクトプラグ
５    ストッパー膜
７    下部電極
８    容量絶縁膜
９    上部電極
１０    キャパシタ
１１，１１Ｘ    ホール
１１Ａ    第１ホール
１１Ｂ    第３ホール
１１Ｃ    底部ホール
１１Ｄ    第２ホール
１１Ｙ    第４ホール
１２    第２層間絶縁膜
１３    第２コンタクトプラグ
１５    第３コンタクトプラグ
１６    配線
１７    第３層間絶縁膜
１８    マスク膜
１８Ａ    庇部
１９    ビット線
２０    第１マスク膜
２１    サイドウォール絶縁膜
２２    シリコン膜
２２Ａ    シリコン膜
２６    第４コンタクトプラグ
３０    絶縁膜
１００    半導体装置
１０１    メモリセル領域
１０２    周辺回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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