(57)【要約】      （修正有）【課題】列ごとに設けられた増幅器の特性ばらつきを抑制するとともにフレームレートの低下も抑制された撮像装置及びその駆動方法を提供する。【解決手段】複数の増幅手段の各々により増幅されたオプティカルブラック画素からの信号を演算して、複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第１の演算手段と、第１の演算手段により取得された補正値を用いて、複数の増幅手段の各々により増幅された有効画素からの信号を演算する第２の演算手段と、補正値によって補正された、増幅手段によって増幅されたオプティカルブラック画素からの信号と、第２の演算手段による演算結果との差を得る第３の演算手段と、を有する。【選択図】図１
2016015611.tif 000002
【特許請求の範囲】
【請求項１】
入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された有効画素領域と、
遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第１のオプティカルブラック画素領域と、
各々が、各列の前記有効画素及び各列の前記オプティカルブラック画素に接続された複数の信号線と、
前記有効画素及び前記オプティカルブラック画素から出力された信号を増幅する、前記複数の信号線の各々に、各々が接続された複数の増幅手段と、
前記複数の増幅手段の各々により増幅された前記オプティカルブラック画素からの信号を演算して、前記複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第１の演算手段と、
前記第１の演算手段により取得された前記補正値を用いて、前記複数の増幅手段の各々により増幅された前記有効画素からの信号を演算する第２の演算手段と、
前記補正値によって補正された、前記増幅手段によって増幅された前記オプティカルブラック画素からの信号と、前記第２の演算手段による演算結果との差を得る第３の演算手段と
を有する信号補正部と
を備えることを特徴とする撮像装置。
【請求項２】
前記撮像装置は、前記光電変換部を含まない複数の基準画素の各々が、前記複数の有効画素の各列に対応して配置された基準画素領域をさらに有し、
前記第１の演算手段による演算は、前記補正値の取得の前に、前記複数の増幅手段から出力される信号と、前記基準画素領域からの信号との差を得ることをさらに含む
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記撮像装置は、複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第２のオプティカルブラック画素領域をさらに有し、
前記第１の演算手段による演算は、前記補正値の取得の前に、前記増幅手段から出力される信号と、前記第２のオプティカルブラック画素領域との差を得ることをさらに含む
ことを特徴とする請求項１に記載の撮像装置。
【請求項４】
前記第２のオプティカルブラック画素領域の複数のオプティカルブラック画素に供給されるリセット電圧は、前記第１のオプティカルブラック画素領域の複数のオプティカルブラック画素に供給されるリセット電圧よりも低いことを特徴とする請求項３に記載の撮像装置。
【請求項５】
入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された複数の有効画素領域と、
遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第１のオプティカルブラック画素領域と、
各々が、各列の前記有効画素及び各列の前記オプティカルブラック画素に接続された複数の信号線と、
前記複数の信号線の各々に、各々の一端が接続される複数のスイッチと、
前記複数のスイッチのうちの一部のスイッチの各々の他端が接続される第１の共通信号線と、
前記複数のスイッチのうちの他の一部のスイッチの各々の他端が接続される第２の共通信号線と、
前記有効画素及び前記オプティカルブラック画素から出力された信号を増幅する、前記第１の共通信号線と前記第２の共通信号線の各々に各々が接続された複数の増幅手段と、
前記複数の増幅手段の各々により増幅された前記オプティカルブラック画素からの信号を演算して、前記複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第１の演算手段と、
前記第１の演算手段により取得された前記補正値を用いて、前記複数の増幅手段の各々により増幅された前記有効画素からの信号を演算する第２の演算手段と、
前記補正値によって補正された、前記増幅手段によって増幅された前記オプティカルブラック画素からの信号と、前記第２の演算手段による演算結果との差を得る第３の演算手段と
を有する信号補正部と
を備えることを特徴とする撮像装置。
【請求項６】
前記信号補正部は、
前記有効画素領域の各有効画素の個別補正データを保持するフレームメモリと、
前記第１の演算手段により取得された前記補正値と、前記フレームメモリから出力される個別補正データとを演算する第４の演算手段と、
前記第３の演算手段の演算結果と、前記第４の演算手段の演算結果との差を得る第５の演算手段と
を備えることを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
【請求項７】
入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された有効画素領域と、
遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第１のオプティカルブラック画素領域と、
各々が、各列の前記有効画素及び各列の前記オプティカルブラック画素に接続された複数の信号線と、
前記有効画素及び前記オプティカルブラック画素から出力された信号を増幅する、前記複数の信号線の各々に、各々が接続された複数の増幅手段と
を有する撮像装置の駆動方法であって、
前記複数の増幅手段の各々により増幅された前記オプティカルブラック画素からの信号を演算して、前記複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第１のステップと、
前記補正値を用いて、前記複数の増幅手段の各々により増幅された前記有効画素からの信号を演算する第２のステップと、
前記補正値によって補正された、前記増幅手段によって増幅された前記オプティカルブラック画素からの信号と、前記第２のステップによる演算結果との差を取得する第３のステップと
を備えることを特徴とする撮像装置の駆動方法。
【請求項８】
前記撮像装置は有効画素領域と前記第１のオプティカルブラック画素領域からの信号の読み出しのための走査を行う垂直走査回路をさらに有し、
前記垂直走査回路が、前記第１のオプティカルブラック画素領域を走査した後に、前記有効画素領域の走査を行うことを特徴とする請求項７に記載の撮像装置の駆動方法。
【請求項９】
前記垂直走査回路による、前記第１のオプティカルブラック画素領域と、前記有効画素領域の走査は、一フレーム期間内に行われることを特徴とする請求項８に記載の撮像装置の駆動方法。
【請求項１０】
請求項１乃至６のいずれか１項に記載の撮像装置と、前記撮像装置が出力する信号を用いて画像データを生成する映像信号処理部とを備えることを特徴とする撮像システム。
【請求項１１】
入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された有効画素領域と、
遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第１のオプティカルブラック画素領域と、
各々が、各列の前記有効画素及び各列の前記オプティカルブラック画素に接続された複数の信号線と、
前記有効画素及び前記オプティカルブラック画素から出力された信号を増幅する、前記複数の信号線の各々に、各々が接続された複数の増幅手段と
を有する撮像装置と、
前記複数の増幅手段の各々により増幅された前記オプティカルブラック画素からの信号を演算して、前記複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第１の演算手段と、
前記第１の演算手段により取得された前記補正値を用いて、前記複数の増幅手段の各々により増幅された前記有効画素からの信号を演算する第２の演算手段と、
前記補正値によって補正された、前記増幅手段によって増幅された前記オプティカルブラック画素からの信号と、前記第２の演算手段による演算結果との差を得る第３の演算手段と
を有する信号補正部と
を備えることを特徴とする撮像システム。
【請求項１２】
前記撮像装置は、前記光電変換部を含まない複数の基準画素の各々が、前記複数の有効画素の各列に対応して配置された基準画素領域をさらに有し、
前記第１の演算手段による演算は、前記補正値の取得の前に、前記複数の増幅手段から出力される信号と、前記基準画素領域からの信号との差を得ることをさらに含む
ことを特徴とする請求項１１に記載の撮像システム。
【請求項１３】
前記撮像装置は、複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第２のオプティカルブラック画素領域をさらに有し、
前記第１の演算手段による演算は、前記補正値の取得の前に、前記増幅手段から出力される信号と、前記第２のオプティカルブラック画素領域との差を得ることをさらに含む
ことを特徴とする請求項１１に記載の撮像システム。
【請求項１４】
前記第２のオプティカルブラック画素領域の複数のオプティカルブラック画素に供給されるリセット電圧は、前記第１のオプティカルブラック画素領域の複数のオプティカルブラック画素に供給されるリセット電圧よりも低いことを特徴とする請求項１３に記載の撮像システム。
【請求項１５】
入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された複数の有効画素領域と、
遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、前記複数の有効画素の各列に対応して配置された第１のオプティカルブラック画素領域と、
各々が、各列の前記有効画素及び各列の前記オプティカルブラック画素に接続された複数の信号線と、
前記複数の信号線の各々に、各々の一端が接続される複数のスイッチと、
前記複数のスイッチのうちの一部のスイッチの各々の他端が接続される第１の共通信号線と、  前記複数のスイッチのうちの他の一部のスイッチの各々の他端が接続される第２の共通信号線と、
前記有効画素及び前記オプティカルブラック画素から出力された信号を増幅する、前記第１の共通信号線と前記第２の共通信号線の各々に各々が接続された複数の増幅手段と
を有する撮像装置と、
前記複数の増幅手段の各々により増幅された前記オプティカルブラック画素からの信号を演算して、前記複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第１の演算手段と、
前記第１の演算手段により取得された前記補正値を用いて、前記複数の増幅手段の各々により増幅された前記有効画素からの信号を演算する第２の演算手段と、
前記補正値によって補正された、前記増幅手段によって増幅された前記オプティカルブラック画素からの信号と、前記第２の演算手段による演算結果との差を得る第３の演算手段と
を有する信号補正部と
を備えることを特徴とする撮像システム。
【請求項１６】
前記信号補正部は、
前記有効画素領域の各有効画素の個別補正データを保持するフレームメモリと、
前記第１の演算手段により取得された前記補正値と、前記フレームメモリから出力される個別補正データとを演算する第４の演算手段と、
前記第３の演算手段の演算結果と、前記第４の演算手段の演算結果との差を得る第５の演算手段と
を備えることを特徴とする請求項１１乃至１５のいずれか１項に記載の撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
特許文献１には、画素回路が行列状に配置された画素アレイ部を有するＣＭＯＳイメージセンサが記載されている。画素回路は列ごとに共通接続された垂直信号線を介して信号（画素信号）を出力する。各列の画素信号は切り替えセレクタ回路を介して列アンプに入力されて増幅される。各列アンプの出力端子は水平走査回路によって制御される列信号読み出しスイッチを介して水平信号線に共通接続されている。水平走査回路によって選択された列の画素信号は水平信号線に出力され、出力バッファアンプを介して映像出力端子から出力される。
【０００３】
各列の列アンプのゲイン等のアンプ特性は、ばらつきを持つ場合がある。この特性ばらつきは、固定パターンノイズの原因となることがある。そのため、特許文献１には、切り替えセレクタ回路によって列アンプの入力を垂直信号線からテスト電圧発生回路に切り替えることにより、列アンプの特性ばらつきを測定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３０６５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された構成による読み出しフローは、列アンプのゲインを検出するためのテスト電圧の測定のための時間を要する。このためフレームレートの低下が問題となり得る。
【０００６】
本発明は上述の課題に鑑みてなされたものであり、その目的は、列ごとに設けられた増幅器の特性ばらつきを抑制するとともにフレームレートの低下も抑制された撮像装置及びその駆動方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係る撮像装置は、入射光量に応じた電荷を生成して蓄積する光電変換部を含む複数の有効画素が行列状に配置された有効画素領域と、遮光された光電変換部を有する複数のオプティカルブラック画素の各々が、複数の有効画素の各列に対応して配置された第１のオプティカルブラック画素領域と、各々が、各列の有効画素及び各列のオプティカルブラック画素に接続された複数の信号線と、有効画素及びオプティカルブラック画素から出力された信号を増幅する、複数の信号線の各々に、各々が接続された複数の増幅手段と、複数の増幅手段の各々により増幅されたオプティカルブラック画素からの信号を演算して、複数の増幅手段の各々から出力される信号を補正するための補正値を取得する第１の演算手段と、第１の演算手段により取得された補正値を用いて、複数の増幅手段の各々により増幅された有効画素からの信号を演算する第２の演算手段と、補正値によって補正された、増幅手段によって増幅されたオプティカルブラック画素からの信号と、第２の演算手段による演算結果との差を得る第３の演算手段とを有する信号補正部とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、列ごとに設けられた増幅器の特性ばらつきを抑制するとともにフレームレートの低下も抑制された撮像装置及びその駆動方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に対応する撮像装置の一例を示すブロック図である。
【図２】画素部の構成の一例を示す図である。
【図３】ＯＢ画素領域及び有効画素領域における画素回路の構成の一例を示す図である。
【図４】基準画素領域における画素回路の構成の一例を示す図である。
【図５】第１及び第２の実施形態の動作を示すフローチャートである。
【図６】本発明の第２の実施形態に対応する撮像装置の一例を示すブロック図である。
【図７】本発明の第３の実施形態に対応する撮像装置の一例を示すブロック図である。
【図８】第３の実施形態の動作を示すフローチャートである。
【図９】本発明の第４の実施形態に対応する撮像システムの一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明に係る撮像装置を実施するための形態の例について、図面を参照して具体的に説明する。
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る撮像装置のブロック図である。撮像装置は、センサ部１、アナログゲイン制御回路９、ＡＤコンバータ１０、信号補正部５０を備える。
【００１２】
センサ部１は、入射光量に応じた画素信号及び画素信号の補正に用いる補正信号を出力する装置であり、画素部１００、複数の可変ゲイン増幅器（増幅手段）５、複数のスイッチ６、列制御回路７及び垂直走査回路８を備える。画素部１００は、有効画素領域２、基準画素領域３及びオプティカルブラック画素領域（ＯＢ画素領域）４を備える。
【００１３】
信号補正部５０は、制御回路１１、乗算回路１４、１８、減算回路１５、列データ平均化回路１６、列アンプゲイン補正値算出回路１７及び列アドレスコントローラ１９を備える。制御回路１１は列データ平均化回路１２及び減算回路１３を備える。
【００１４】
図２は画素部１００のより詳細な構成を示す図である。画素部１００は、行列状に配列された複数の画素回路２００、画素回路２００に行ごとに共通接続された水平信号線２０２及び画素回路２００に列ごとに共通接続された垂直信号線２０１を備える。垂直走査回路８は、水平信号線２０２を介して画素回路２００に、行を選択するための制御信号を送信する。垂直走査回路によって選択された行に含まれる画素回路２００は、アナログ信号である画素信号又は補正信号を垂直信号線２０１に出力する。
【００１５】
有効画素領域２は入射光量を電気信号に変換して出力する有効画素を含む。有効画素領域２に含まれる有効画素の画素回路２００の回路構成を図３に示す。画素回路２００はトランジスタ２０３、２０４、２０６及び光電変換部２０５を備える。トランジスタ２０３、２０４、２０６はＭＯＳＦＥＴなどにより構成される。以下の説明では、各トランジスタはＮチャネル型のＭＯＳＦＥＴであるものとする。光電変換部２０５は、入射された光に応じた電荷を生成して蓄積する。光電変換部２０５はフォトダイオードなどの光電変換素子によって構成される。光電変換部２０５のアノードはグラウンド（ＧＮＤ）に接続され、カソードはトランジスタ２０３のゲート及びトランジスタ２０６のソースに接続される。
【００１６】
トランジスタ２０３のドレインは電源ＶＣＣに接続され、トランジスタ２０３のソースはトランジスタ２０４のドレインに接続される。トランジスタ２０４のゲートは水平信号線２０２に接続され、ソースは垂直信号線２０１に接続される。光電変換部２０５に蓄積された電荷はトランジスタ２０３によって増幅されて電圧信号に変換される。垂直走査回路８からの制御信号によりトランジスタ２０４がオンになったとき、この電圧信号は垂直信号線２０１に出力される。トランジスタ２０６のドレインにはリセット電圧ＶＲＥＳが供給されており、制御信号（不図示）によりトランジスタ２０６がオンになると光電変換部２０５で発生した電荷はリセットされる。
【００１７】
ＯＢ画素領域４は有効画素領域２と同様の画素回路２００を有する。しかしながら、ＯＢ画素領域４の画素回路２００の光電変換部２０５には、光入射部にアルミニウムなどを材料とする遮光膜が設けられている。これにより、ＯＢ画素領域４の画素回路２００には光が照射されても光電変換による電荷が生成されない。以下、このような光電変換部２０５が遮光された画素をオプティカルブラック画素（ＯＢ画素）と呼ぶ。ＯＢ画素から出力される信号は入射光がない場合でも光電変換部２０５で発生し得る暗電流等によるノイズの補正のために用いられる。ＯＢ画素領域４は少なくとも１行のＯＢ画素を有する画素行を含む。平均化等の処理によりノイズ成分を低減させるため、ＯＢ画素領域４は複数の画素行を有することが好適である。
【００１８】
基準画素領域３に含まれる画素回路２００の構成を図４に示す。基準画素領域３は、光電変換部２０５が配置されていない点で有効画素領域２及びＯＢ画素領域４と異なる構成となっている。以下、このように光電変換部２０５が配置されていない画素を基準画素と呼ぶ。その他の回路構成は同様であるため説明を省略する。基準画素から出力される信号は可変ゲイン増幅器５のオフセット電圧の除去等のために用いられる。基準画素領域３は、ＯＢ画素領域４と同様に、少なくとも１行の画素行を含む。平均化等の処理によりノイズ成分を低減するため、基準画素領域３も複数の画素行を有することが好適である。
【００１９】
再び図１を参照して画素部１００から出力された信号の処理について説明する。垂直走査回路８は、基準画素領域３、ＯＢ画素領域４及び有効画素領域２に含まれる画素行を選択するための信号を出力する。垂直走査回路８は、基準画素領域３、ＯＢ画素領域４、有効画素領域２の順に走査を行う。これにより、画素回路２００に蓄積された電気信号が行単位で順次読み出される。画素回路２００から出力された電気信号は可変ゲイン増幅器５に入力される。可変ゲイン増幅器５のゲイン（増幅率）は可変であり、アナログゲイン制御回路９からの制御信号によって制御される。
【００２０】
可変ゲイン増幅器５から出力される信号はスイッチ６の一端に入力される。スイッチ６は列制御回路７により順次選択され、各列から順次読み出された信号がＡＤコンバータ１０に入力される。入力された信号はＡＤコンバータ１０によりアナログ信号からデジタル信号にＡＤ変換して出力され、制御回路１１に入力される。
【００２１】
制御回路１１に入力されるデジタル信号は列データ平均化回路１２又は減算回路１３に入力される。列データ平均化回路１２は、各行のデータを平均化して列ごとの平均値を算出し、メモリ等に保持する機能を有する。列データ平均化回路１２は、列アドレスコントローラ１９からの制御信号によって列が選択されると、該当する列のデータを出力し、減算回路１３の一端に出力する。減算回路１３は、ＡＤコンバータ１０から入力される信号から、列データ平均化回路１２から入力される信号を減算し、その演算結果を出力する。減算回路１３の出力は乗算回路１４に入力される。
【００２２】
乗算回路１４には減算回路１３の出力と列アンプゲイン補正値算出回路１７の出力とが入力され、これらを乗算した演算結果が減算回路１５及び列データ平均化回路１６に入力される。列データ平均化回路１６は各行のデータを平均化して列ごとの平均値を算出し、保持する。列データ平均化回路１６は、列アドレスコントローラ１９からの制御信号によって列が選択されると、該当する列のデータを出力し、列アンプゲイン補正値算出回路１７及び乗算回路１８に出力する。
【００２３】
列アンプゲイン補正値算出回路１７は、可変ゲイン増幅器５のゲイン補正値を算出して、乗算回路１４及び乗算回路１８に出力する。乗算回路１８は、列データ平均化回路１６及び列アンプゲイン補正値算出回路１７から入力されたデータを乗算して減算回路１５に出力する。減算回路１５は、乗算回路１４及び乗算回路１８から入力されたデータを減算して後段の映像信号処理部（不図示）に出力する。
【００２４】
図５は、上述の撮像装置において行われる信号の補正動作を示すフローチャートである。図５に記載されたステップＳ３００からステップＳ３１０は撮像装置の一フレーム期間内に行われる動作を表している。
【００２５】
ステップＳ３００において、アナログゲイン制御回路９からの制御信号に基づいて、可変ゲイン増幅器５のゲインが設定される。
【００２６】
ステップＳ３０１において、基準画素領域３から信号が読み出される。垂直走査回路８によって選択された行の画素回路２００から垂直信号線２０１に出力される信号は可変ゲイン増幅器５によって増幅される。可変ゲイン増幅器５の後段のスイッチ６は列制御回路７によって順次選択され、可変ゲイン増幅器５の出力は、ＡＤコンバータ１０によってアナログ信号からデジタル信号に変換される。ＡＤコンバータ１０から出力されたデジタル信号は、制御回路１１内の列データ平均化回路１２に入力される。列データ平均化回路１２は、列アドレスコントローラ１９からの制御信号に応じて、各列のデータを順次保持する。
【００２７】
基準画素領域３が複数の行を含む場合、各行について同様の動作が行われる。２行目以降を読み出す際、列データ平均化回路１２は、新たに読み出されたデータと前の行を読み出した際に保持されたデータとの平均化を行うことにより、複数行の信号が平均化されたデータを取得することができる。全ての行の加算をした後に行数で除算をすることにより平均化を行っても良い。平均化により列データ平均化回路１２に保持されるデータＤｏｆｆｓｅｔ＿ｎは以下の式によって表される。なお、添字のｎはデータの列番号を示しており、この演算処理は各列に対して行われる。
【数１】
2016015611.tif 000003
（ｎ：列番号、ｉ１：基準画素領域３の行数、Ｄｎ：入力データ）
【００２８】
ステップＳ３０２において、ＯＢ画素領域４の読み出しが行われる。ステップＳ３０１における基準画素領域３の読み出しと同様にして、ＡＤコンバータ１０から出力されたデジタル信号は制御回路１１に入力される。
【００２９】
ステップＳ３０３において、ＯＢ画素領域４から読み出されたデータに対しては、列データ平均化回路１２によるデータの平均化処理は行われず、減算回路１３に入力される。これと並行して、列アドレスコントローラ１９の制御信号によって指定された列の基準画素領域３の平均化データが、列データ平均化回路１２から減算回路１３に出力される。減算回路１３は、当該列のＯＢ画素領域４のデータから列データ平均化回路１２の当該列のデータを減算し、その演算結果を乗算回路１４に出力する。この動作により、基準画素領域３のデータから可変ゲイン増幅器５のオフセットの影響が補正される。
【００３０】
ステップＳ３０４において、乗算回路１４は、減算回路１３の出力と列アンプゲイン補正値算出回路１７の出力を乗算する。この時点において、列アンプゲイン補正値算出回路１７から出力されるデータの値は１とする。つまり減算回路１３の出力値がそのまま乗算回路１４から出力され、列データ平均化回路１６に入力される。列データ平均化回路１６は列アドレスコントローラ１９によって制御され、各列のデータを順次保持する。列データ平均化回路１６に保持されるデータＤｏｂ＿ｎは以下の式によって表される。
【数２】
2016015611.tif 000004
（ｎ：列番号、ｉ２：ＯＢ画素領域４の行数、Ｄｎ：入力データ）
【００３１】
ＯＢ画素領域４が複数の行を含む場合、各行に対して同様の動作が行われる。２行目以降を読み出す際、列データ平均化回路１６は、新たに読み出されたデータと前の行を読み出した際に保持されたデータとの平均化を行うことにより、複数行が平均化されたデータを取得することができる。全ての行の加算をした後に行数で除算をすることにより平均化を行っても良い。
【００３２】
通常、基準画素領域３の基準画素から出力される信号とＯＢ画素領域４のＯＢ画素から出力される信号とは平均値が異なるためデータＤｏｂ＿ｎは０にはならない。しかしながら、基準画素領域３とＯＢ画素領域４の出力信号の電圧が一致してデータＤｏｂ＿ｎが０となり、後述の補正値算出の際に０で除算してしまう可能性がある。その場合には、ＯＢ画素のリセット電圧ＶＲＥＳと基準画素のリセット電圧ＶＲＥＳを異ならせてデータＤｏｂ＿ｎが０にならないようにしてもよい。これにより、０での除算により補正値の算出ができなくなる問題が回避され、より確実な補正値の算出が可能となる。
【００３３】
ステップＳ３０５において、有効画素領域２の読み出しが行われる。ステップＳ３０１、ステップＳ３０２と同様にして、画素から出力された信号はデジタル信号に変換されて制御回路１１に入力される。
【００３４】
ステップＳ３０６において、制御回路１１に入力された信号に対しては、ステップ３０３の場合と同様に列データ平均化回路１２による平均化処理は行われず、減算回路１３に入力される。減算回路１３は有効画素領域２の読み出されたデータＤｐｉｘ＿ｎから列データ平均化回路１２に保持されたデータＤｏｆｆｓｅｔ＿ｎを減算して得たデータＤｐｉｘ１＿ｎを乗算回路１４に出力する。減算回路１３において行われる減算は以下の式によって表される。
【数３】
2016015611.tif 000005
【００３５】
ステップＳ３０７において、列データ平均化回路１６は列アドレスコントローラ１９からの列を指定する制御信号に基づいて、当該列のデータを出力する。このデータは列アンプゲイン補正値算出回路１７に入力され、補正値が出力される。補正値は以下のように定義される。
【数４】
2016015611.tif 000006
（Ａｍ＿ｎ：補正値、ＲＥＦ：補正目標値、ｍ：ゲイン、ｎ：列番号）
【００３６】
次に乗算回路１８において、列データ平均化回路１６の出力と、列アンプゲイン補正値算出回路１７の出力とが乗算され、下式に基づきデータＲＥＦ×ｍが減算回路１５に出力される。
【数５】
2016015611.tif 000007
【００３７】
なお、補正目標値ＲＥＦは、可変ゲイン増幅器５の性能等を考慮してあらかじめ（例えば、工場出荷時に）決定することができる。例えば、可変ゲイン増幅器５のゲイン変動の絶対値が一定である場合は、全ての可変ゲイン増幅器５のゲイン変動の平均値に設定してもよい。
【００３８】
ステップＳ３０８において、乗算回路１４は減算回路１３から入力されたデータＤｐｉｘ１＿ｎと列アンプゲイン補正値算出回路１７から入力された補正値Ａｍ＿ｎを乗算して補正後のデータＤｐｉｘ２＿ｎを出力する、アンプゲイン補正が行われる。この補正は、次の式によって表される。
【数６】
2016015611.tif 000008
【００３９】
ステップＳ３０９において、アンプゲイン補正後の有効画素領域２のデータＤｐｉｘ２＿ｎと、乗算回路１８から出力されたデータＲＥＦ×ｍとが減算回路１５に入力される。これにより、画素信号の暗電流補正が行われる。減算回路１５から出力されるデータＤｐｉｘ＿ｏｕｔ＿ｎは以下の式によって表される。
【数７】
2016015611.tif 000009
【００４０】
ステップＳ３１０において、有効画素領域２からの読み出しが最終行まで行われたかどうかが判断される。最終行まで読み出しが完了した場合は当該フレームの読み出しが終了し、次フレームの読み出しが始まる。最終行でない場合はステップＳ３０５に戻り次の行の読み出しが行われる。
【００４１】
以上のフローにより出力されるデータＤｐｉｘ＿ｏｕｔ＿ｎは、画素信号の補正が列ごとに行われており、各列の可変ゲイン増幅器５のゲインのばらつきの影響が抑制されている。また、装置の温度変化によりゲインのばらつきが変動した場合であっても、その影響も抑制される。本実施形態では補正用の信号として、暗電流補正等に用いられるＯＢ画素領域４のＯＢ画素から出力される信号を用いているため、ゲインばらつきを補正するための基準電圧を別途読み出す必要がない。したがって、１フレーム当たりの読み出し時間が短縮されるので、撮像装置のフレームレートを向上させることができる。
【００４２】
上述の例では、図４に示すように基準画素領域３の画素回路２００は光電変換部２０５を有しない構成となっている。しかしながら、基準画素領域３をＯＢ画素領域４と同様に遮光された画素により構成し、さらに基準画素領域３のリセット電圧ＶＲＥＳの値をＯＢ画素領域４のリセット電圧ＶＲＥＳの値と異ならせてもよい。この場合、Ｄｏｂ＿ｎ＞Ｄｏｆｆｓｅｔ＿ｎとなるようにＶＲＥＳの値を設定し、有効画素領域２のリセット電圧は基準画素領域３と同様の値とする。この変形例においても、上述の撮像装置と同様の効果を得ることができる。
【００４３】
（第２の実施形態）
図６は、本発明の第２の実施形態による撮像装置を示すブロック図である。本実施形態の第１の実施形態との差異点は、センサ部１内部の画素の読み出し回路である。本実施形態のセンサ部１では、可変ゲイン増幅器５が列ごとに備えられていない。これに代えて、各列の画素からの信号は２つの可変ゲイン増幅器（増幅手段）５ａ又は５ｂのいずれかに入力される構成となっている。垂直信号線２０１の出力は各列のスイッチ６の一端に接続される。スイッチ６の他端は共通信号線６２ａ又は６２ｂのいずれかに接続される。共通信号線６２ａは可変ゲイン増幅器５ａに接続され、共通信号線６２ｂは可変ゲイン増幅器５ｂに接続される。より具体的には、各列の垂直信号線２０１が１列おきに交互に可変ゲイン増幅器５ａ又は５ｂに接続されるように、スイッチ６及び共通信号線６２ａ、６２ｂが配置されている。例えば、奇数番目の列のスイッチ６が可変ゲイン増幅器５ａに接続されるとすれば、偶数番目の列のスイッチ６は可変ゲイン増幅器５ｂに接続される。ただし、交互に接続されることは必須ではなく、複数のスイッチ６のうちの一部が共通信号線６２ａに接続され、他の一部が共通信号線６２ｂに接続されていればよい。なお、可変ゲイン増幅器の個数及び画素領域の列数は適宜変更することが可能であるが、以下の説明では、可変ゲイン増幅器の個数は２個、画素領域の列数はｎ列（ただし、ｎは偶数）とする。
【００４４】
可変ゲイン増幅器５ａ、５ｂの出力は、それぞれスイッチ６１ａ、６１ｂの一端に接続される。列制御回路７は、可変ゲイン増幅器５ａに接続されたスイッチ６が選択されているときはスイッチ６１ａが選択され、可変ゲイン増幅器５ｂに接続されたスイッチ６が選択されているときはスイッチ６１ｂが選択されるようにスイッチ６１ａ、６１ｂを制御する。スイッチ６１ａ、６１ｂの他端はＡＤコンバータ１０に接続される。これ以外の回路構成及び接続については第１の実施形態と同様であるため説明を省略する。
【００４５】
第２の実施形態の撮像装置において、補正のフロー自体は第１の実施形態と同様であるが、各ステップで行われる処理と演算の式は第１の実施形態とは異なる。よって、図５のフローチャートを再び参照して第２の実施形態の撮像装置の動作を説明する。
【００４６】
ステップＳ３００において、アナログゲイン制御回路９からの制御信号に基づいて、可変ゲイン増幅器５ａ、５ｂのゲインが決定される。
【００４７】
ステップＳ３０１において、基準画素領域３から信号が読み出される。垂直走査回路８によって選択された行の画素から出力された信号は可変ゲイン増幅器５ａ又は５ｂによって増幅される。増幅された信号はＡＤコンバータ１０に入力され、アナログ信号からデジタル信号に変換される。ＡＤコンバータ１０から出力されたデジタル信号は制御回路１１の列データ平均化回路１２に入力される。列データ平均化回路１２は列アドレスコントローラ１９によって制御され、各列のデータを順次保持する。このとき、可変ゲイン増幅器５ａにより増幅された信号と可変ゲイン増幅器５ｂにより増幅された信号とは交互に保持され、増幅器ごとに個別に平均化される。列データ平均化回路１２に保持されるデータは以下の式によって表される。なお、添字のアンプナンバーａは、平均化後のデータがどの可変ゲイン増幅器によって増幅されたものであるかを示すものであり、本実施形態では可変ゲイン増幅器は２個であるため、ａ＝１又は２である。
【数８】
2016015611.tif 000010
（ａ：アンプナンバー、ｎ：列数、ｉ１：基準画素領域３の行数、Ｄｏｐ：入力データ、ｏｐ：ｎ／２の余りが１の場合ａ＝１、余りが０の場合ａ＝２）
【００４８】
ステップＳ３０２において、ＯＢ画素領域４の読み出しが行われる。ステップＳ３０１における基準画素領域３の読み出しと同様にして、ＡＤコンバータ１０から出力されたデジタル信号は制御回路１１に入力される。
【００４９】
ステップＳ３０３において、ＯＢ画素領域４から読み出されたデータに対しては、列データ平均化回路１２によるデータの平均化処理は行われず、減算回路１３に入力される。これと並行して、列アドレスコントローラ１９の制御信号によって指定された列に対応する可変増幅器５ａ又は５ｂの平均化データが、列データ平均化回路１２から減算回路１３に出力される。減算回路１３は、ＯＢ画素領域４のデータから列データ平均化回路１２の該当する可変増幅器５ａ、５ｂのデータを減算し、その演算結果を乗算回路１４に出力する。この動作により、基準画素領域３のデータから可変ゲイン増幅器５ａ、５ｂのオフセットの影響が補正される。
【００５０】
ステップＳ３０４において、乗算回路１４は、減算回路１３の出力と列アンプゲイン補正値算出回路１７の出力を乗算する。この時点において、列アンプゲイン補正値算出回路１７から出力されるデータの値は１とする。つまり減算回路１３の出力値がそのまま乗算回路１４から出力され、列データ平均化回路１６に入力される。列データ平均化回路１６は列アドレスコントローラ１９によって制御され、可変ゲイン増幅器５ａ、５ｂに対応する入力データを順次保持する。列データ平均化回路１６に保持されるデータは以下の式によって表される。
【数９】
2016015611.tif 000011
（ｉ２：ＯＢ画素領域４の行数）
【００５１】
ＯＢ画素領域４が複数の行を含む場合、各行に対して同様の動作が行われる。２行目以降を読み出す際、列データ平均化回路１６は、新たに読み出されたデータと前の行を読み出した際に保持されたデータとの平均化を行うことにより、複数行が平均化されたデータを取得することができる。全ての行の加算をした後に行数で除算をすることにより平均化を行っても良い。
【００５２】
ステップＳ３０５において、有効画素領域２の読み出しが行われる。ステップＳ３０１、ステップＳ３０２と同様にして、画素から出力された信号はデジタル信号に変換されて制御回路１１に入力される。
【００５３】
ステップＳ３０６において、制御回路１１に入力された信号に対しては、列データ平均化回路１２によるデータの行の平均化処理は行われず、減算回路１３に入力される。減算回路１３は、有効画素領域２の読み出されたデータＤｐｉｘ１＿ｎから列データ平均化回路１２の可変ゲイン増幅器５ａ又は５ｂのデータを減算したものを乗算回路１４に出力する。減算回路１３において行われる減算は以下の式によって表される。
【数１０】
2016015611.tif 000012
【００５４】
ステップＳ３０７において、列データ平均化回路１６は列アドレスコントローラ１９からの列（又は列に対応する可変ゲイン増幅器）を指定する制御信号に基づいて、当該列（又は対応する可変ゲイン増幅器）に係るデータを出力する。このデータは列アンプゲイン補正値算出回路１７に入力され、補正値が出力される。補正値は以下のように定義される。
【数１１】
2016015611.tif 000013
（Ａｍ＿ａ：補正値、ＲＥＦ：補正目標値、ｍ：ゲイン）
【００５５】
次に、乗算回路１８において、列データ平均化回路１６の出力と、列アンプゲイン補正値算出回路１７の出力とが乗算され、下式に基づきデータＲＥＦ×ｍが減算回路１５に出力される。
【数１２】
2016015611.tif 000014
【００５６】
ステップＳ３０８において、乗算回路１４は減算回路１３から入力されたデータＤｐｉｘ１＿ｎと列アンプゲイン補正値算出回路１７から入力された補正値Ａｍ＿ａを乗算して補正後のデータＤｐｉｘ２＿ｎを出力する、アンプゲイン補正が行われる。この補正は、次の式によって表される。
【数１３】
2016015611.tif 000015
【００５７】
ステップＳ３０９において、アンプゲイン補正後の有効画素領域２のデータＤｐｉｘ２＿ｎと、乗算回路１８から出力されたデータＲＥＦ×ｍとが減算回路１５に入力される。これにより、画素信号の暗電流補正が行われる。減算回路１５から出力されるデータＤｐｉｘ＿ｏｕｔ＿ｎは以下によって表される。
【数１４】
2016015611.tif 000016
【００５８】
ステップＳ３１０において、有効画素領域２からの読み出しが最終行まで行われたかどうかが判断される。最終行まで読み出しが完了した場合は当該フレームの読み出しが完了し、次フレームの読み出しが始まる。最終行でない場合はステップＳ３０５に戻り次の行の読み出しが行われる。
【００５９】
以上のフローにより本実施形態の回路構成においても、第１の実施形態と同様に可変ゲイン増幅器５ａ、５ｂのゲインのばらつきの影響を抑制しつつ、撮像装置のフレームレートを向上させることができる。
【００６０】
（第３の実施形態）
図７は、本発明の第３の実施形態による撮像装置を示すブロック図である。本実施形態の第１の実施形態との差異点について説明する。本実施形態の撮像装置では、第１の実施形態の構成に加えて、信号補正部５０が、減算回路２０、乗算回路２１、フレームメモリ２２及びアドレスコントローラ２３をさらに備える。
【００６１】
減算回路１５の前段の回路は第１の実施形態と同様であるため説明を省略する。減算回路１５からの出力データは減算回路２０及びフレームメモリ２２に入力される。列アンプゲイン補正値算出回路１７からの出力データは乗算回路２１に入力される。乗算回路２１にはさらにフレームメモリ２２から出力されたデータが入力される。フレームメモリ２２はアドレスコントローラ２３によって制御される。乗算回路２１からの出力データは減算回路２０に入力される。
【００６２】
フレームメモリ２２は、可変ゲイン増幅器５のゲインが１の場合における減算回路１５の出力データを、有効画素領域２の全ての画素について、個別補正データＤｐｉｘｏｂ＿ｎ，ｌとしてあらかじめ保持している。この個別補正データは、工場設定時などの実動作を行う前の時点に取得することができる。なお、工場設定時のゲインがＰの場合、出力値を１／Ｐ倍した値をフレームメモリ２２に保持させることで、ゲインが１の場合に相当する個別補正データＤｐｉｘｏｂ＿ｎ，ｌを取得することができる。
【００６３】
図８は第３の実施形態の撮像装置の動作を示すフローチャートである。ステップＳ３００からステップＳ３０９までについては第１の実施形態と同様であるため説明を省略する。
【００６４】
ステップＳ３０９において、アンプゲイン補正が行われた有効画素領域２のデータが減算回路１５に入力され、第１の暗電流補正（第１の実施形態におけるステップＳ３０９の暗電流補正と同様）が行われる。その後、ステップＳ３１１において第２の暗電流補正が行われる。このとき、フレームメモリ２２はアドレスコントローラ２３によって指定されたアドレス（画素の行及び列の座標）の有効画素領域２の個別補正データＤｐｉｘｏｂ＿ｎ，ｌを乗算回路２１に出力する。乗算回路２１は、列アンプゲイン補正値算出回路１７の出力と個別補正データとの乗算を行い第２の暗電流補正値Ａｍｂ＿ｎ，ｌを得る。乗算回路２１の出力は減算回路２０に入力され、減算回路１５の出力との減算が行われる。乗算回路２１の出力データは以下の式によって表される。
【数１５】
2016015611.tif 000017
（ｎ：列番号、ｌ：行番号）
【００６５】
減算回路２０の出力データＤｐｉｘ＿ｏｕｔ２＿ｎ，ｌは以下の式によって表される。
【数１６】
2016015611.tif 000018
【００６６】
以上のようにして、第２の暗電流補正を行った出力データＤｐｉｘ＿ｏｕｔ２＿ｎ，ｌを得ることができる。ステップＳ３０９における暗電流補正は列ごとに行われるため、画素ごとの暗電流のばらつきに対し補正が不十分な場合がある。本実施形態のステップＳ３１１における第２の暗電流補正は各画素に対して行われるため、第２の暗電流補正を追加することにより、このような画素ごとの暗電流のばらつきも補正することができる。よって、本実施形態では、第１の実施形態の効果に加え、暗電流のばらつき改善による精度向上の効果が得られる。
【００６７】
（第４の実施形態）
図９は、本発明の第４の実施形態に係る撮像システム８００の構成を示す図である。撮像システム８００は、光学部８１０、撮像装置８２０、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０には、上述した第１乃至第３の実施形態の撮像装置が用いられる。
【００６８】
レンズ等の光学系である光学部８１０は、被写体からの光を撮像装置８２０の、画素部１００に結像させ、被写体の像を形成する。撮像装置８２０は、タイミング制御部８５０からの信号に基づくタイミングで、画素部１００に結像された光に応じた信号を出力する。撮像装置８２０から出力された信号は、映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００６９】
システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像装置８２０及び映像信号処理部８３０の駆動タイミングを制御する。
尚、第１乃至第３の実施形態の撮像装置では、信号補正部５０を、撮像装置８２０が有する例を説明した。他の例として、信号補正部５０を、映像信号処理部８３０が有していても良い。
【００７０】
第１乃至第３の実施形態の撮像装置は、列ごとに設けられた可変ゲイン増幅器の特性ばらつきが抑制されるとともにフレームレートの低下も抑制されている。したがって、本実施形態によれば、高精度かつ高速な撮像を実現する撮像システムを提供することができる。
【符号の説明】
【００７１】
１：センサ部、２：有効画素領域、３：基準画素領域、４：ＯＢ画素領域、５、５ａ、５ｂ：可変ゲイン増幅器、６：スイッチ、７：列制御回路、８：垂直走査回路、９：アナログゲイン制御回路、１０：ＡＤコンバータ、１１：制御回路、１２：列データ平均化回路、１３：減算回路、１４：乗算回路、１５：減算回路、１６：列データ平均化回路、１７：列アンプゲイン補正値算出回路、１８：乗算回路、１９：列アドレスコントローラ、５０：信号補正部、１００：画素部
【図１】
2016015611.tif 000019
【図２】
2016015611.tif 000020
【図３】
2016015611.tif 000021
【図４】
2016015611.tif 000022
【図５】
2016015611.tif 000023
【図６】
2016015611.tif 000024
【図７】
2016015611.tif 000025
【図８】
2016015611.tif 000026
【図９】
2016015611.tif 000027