(57)【要約】【課題】従来よりも適切にリップルインジェクションを実施する。【解決手段】電源制御ＩＣは、出力電圧Ｖｏｕｔの分圧電圧Ｖｄｉｖにコイル電流を模擬したリップル電圧Ｖｒｐｌを加算して帰還電圧Ｖｆｂを生成するリップルインジェクション回路１１を有する。リップルインジェクション回路１１は、入力電圧Ｖｉｎに応じた電流Ｉ１を生成する電流源１１１と、出力電圧Ｖｏｕｔに応じた電流Ｉ２を生成する電流源１１２と、出力トランジスタのオン期間には差分電流（Ｉ１−Ｉ２）により充電されて出力トランジスタのオフ期間には電流Ｉ２により放電されるコンデンサ１１４と、コンデンサ１１４の両端間電圧をリップル電圧Ｖｒｐｌとして分圧電圧Ｖｄｉｖに加算する端子電圧印加部１１５と、コンデンサ１１４と並列に接続された放電スイッチ１１６と、コンデンサ１１４の充電開始前毎に放電スイッチ１１６をオンさせる放電制御部１１７を含む。【選択図】図７
2016032318.tif 000002
【特許請求の範囲】
【請求項１】
帰還電圧と基準電圧との比較結果に応じて出力トランジスタのオン／オフ制御を行うことによりコイルを駆動して入力電圧から出力電圧を生成する非線形制御方式のスイッチング制御回路と、
前記出力電圧の分圧電圧にコイル電流を模擬したリップル電圧を加算して前記帰還電圧を生成する、若しくは、所定の定電圧から前記リップル電圧を減算して前記基準電圧を生成するリップルインジェクション回路と、
を有することを特徴とする電源制御ＩＣ。
【請求項２】
前記リップルインジェクション回路は、
前記入力電圧に応じた第１電流を生成する第１電流源と、
前記出力電圧または前記出力トランジスタのオンデューティに相当する電圧に応じた第２電流を生成する第２電流源と、
前記出力トランジスタのオン期間には前記第１電流から前記第２電流を差し引いた差分電流により充電されて前記出力トランジスタのオフ期間には前記第２電流により放電されるコンデンサと、
前記コンデンサの両端間電圧が前記リップル電圧として前記分圧電圧に加算されるように、若しくは、前記コンデンサの両端間電圧が前記リップル電圧として前記定電圧から減算されるように、前記コンデンサの端子電圧を印加する端子電圧印加部と、
前記コンデンサと並列に接続された放電スイッチと、
前記コンデンサの充電開始前毎に前記放電スイッチをオンさせる放電制御部と、
を含むことを特徴とする請求項１に記載の電源制御ＩＣ。
【請求項３】
前記放電制御部は、前記出力トランジスタと相補的にオン／オフ制御される同期整流トランジスタがオフされる毎に前記放電スイッチをオンさせることを特徴とする請求項２に記載の電源制御ＩＣ。
【請求項４】
前記放電制御部は、前記同期整流トランジスタがオフされてから前記出力トランジスタがオンされるまで前記放電スイッチをオンさせておくことを特徴とする請求項３に記載の電源制御ＩＣ。
【請求項５】
前記スイッチング制御回路は、
前記基準電圧を生成する基準電圧生成回路と、
前記帰還電圧と前記基準電圧とを比較して比較信号を生成するメインコンパレータと、
前記比較信号に応じてセット信号にワンショットパルスを生成するワンショットパルス生成回路と、
前記セット信号に応じて出力信号を第１論理レベルにセットし、リセット信号に応じて前記出力信号を第２論理レベルにリセットするＲＳフリップフロップと、
前記出力信号が前記第１論理レベルにセットされてから所定のオン時間が経過した時点で前記リセット信号にワンショットパルスを生成するオン時間設定回路と、
前記出力信号に応じて前記出力トランジスタを駆動するゲートドライバ回路と、
を含むことを特徴とする請求項１〜請求項４のいずれか一項に記載の電源制御ＩＣ。
【請求項６】
前記スイッチング制御回路は、前記出力トランジスタと相補的にオン／オフ制御される同期整流トランジスタへの逆流電流を監視して前記同期整流トランジスタを強制的にオフさせる逆流電流検出回路をさらに含むことを特徴とする請求項５に記載の電源制御ＩＣ。
【請求項７】
前記オン時間設定回路は、前記逆流電流の未検出時には前記オン時間を前記出力トランジスタのオンデューティに応じた変動値として設定し、前記逆流電流の検出時には前記オン時間を前記入力電圧に反比例して前記出力電圧に比例する変動値として設定することを特徴とする請求項６に記載の電源制御ＩＣ。
【請求項８】
前記オン時間設定回路は、
前記入力電圧に応じた充電電流を用いてコンデンサの充放電を行うことにより第１電圧を生成する第１電圧生成回路と、
前記逆流電流の未検出時には前記出力トランジスタのオンデューティに応じた第２電圧を生成する一方、前記逆流電流の検出時には前記出力トランジスタの一端に現れるスイッチ電圧に応じた第２電圧を生成する第２電圧生成回路と、
前記第１電圧と前記第２電圧を比較して前記リセット信号を生成するコンパレータと、
を含み、
前記第２電流源は、前記第２電圧に応じて前記第２電流を生成する、
ことを特徴とする請求項７に記載の電源制御ＩＣ。
【請求項９】
請求項１〜請求項８のいずれか一項に記載の電源制御ＩＣと、
前記電源制御ＩＣに一部または全部が外付けされて入力電圧から出力電圧を生成するスイッチ出力段と、
を有することを特徴とするスイッチング電源装置。
【請求項１０】
請求項９に記載のスイッチング電源装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非線形制御方式のスイッチング電源装置に関する。
【背景技術】
【０００２】
非線形制御方式（例えば、オン時間固定方式、オフ時間固定方式、または、ヒステリシス・ウィンドウ方式）のスイッチング電源装置は、線形制御方式（例えば、電圧モード制御方式や電流モード制御方式）のスイッチング電源装置と比べて、簡単な回路構成で高い負荷応答特性を得られるという特長を有している。
【０００３】
一方、非線形制御方式のスイッチング電源装置は、出力電圧のリップル成分をメインコンパレータで検出することにより、出力トランジスタのスイッチング制御を行うという構成上、ある程度大きな振幅（波高値）のリップル成分を持つ出力電圧が必要であった。そのため、従来では、ＥＳＲ［equivalent series resistance］が比較的大きい出力コンデンサ（例えば導電性高分子タイプ）を用いなければならず、部品選定の制約やコストアップが招かれていた。
【０００４】
また、従来より、メインコンパレータに入力される帰還電圧（例えば出力電圧の分圧電圧）に対して疑似リップル成分を外部から強制的に注入することにより、メインコンパレータでのリップル検出精度を高める技術（いわゆるリップルインジェクション技術）も提案されている。
【０００５】
図４１は、スイッチング電源装置の一従来例を示す回路ブロック図である。本従来例のスイッチング電源装置１００は、矩形波状にパルス駆動されるスイッチ電圧ＳＷを用いて帰還電圧ＦＢにリップル成分を注入するリップルインジェクション回路ＲＰＬを有する。このように、リップルインジェクション技術を導入すれば、出力電圧ＯＵＴのリップル成分がそれほど大きくなくても、安定したスイッチング制御を行うことができるので、コンデンサＣ１としてＥＳＲの小さい積層セラミックコンデンサを用いることが可能となる。
【０００６】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−２５８８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のリップルインジェクション回路ＲＰＬでは、（１）電源制御ＩＣに外付けされるディスクリート部品が増大する、（２）リップル成分の増減に起因して出力電圧の精度が悪くなる、（３）軽負荷時に出力電圧が低下する、（４）軽負荷から重負荷への遷移がスムーズでない、という種々の課題があった。
【０００９】
本発明は、本願の発明者により見出された上記の課題に鑑み、従来よりも適切にリップルインジェクションを実施することのできる電源制御ＩＣ、並びに、これを用いたスイッチング電源装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本明細書中に開示されている電源制御ＩＣは、帰還電圧と基準電圧との比較結果に応じて出力トランジスタのオン／オフ制御を行うことによりコイルを駆動して入力電圧から出力電圧を生成する非線形制御方式のスイッチング制御回路と、前記出力電圧の分圧電圧にコイル電流を模擬したリップル電圧を加算して前記帰還電圧を生成する、若しくは、所定の定電圧から前記リップル電圧を減算して前記基準電圧を生成するリップルインジェクション回路と、を有する構成（第１の構成）とされている。
【００１１】
なお、第１の構成から成る電源制御ＩＣにおいて、前記リップルインジェクション回路は、前記入力電圧に応じた第１電流を生成する第１電流源と、前記出力電圧または前記出力トランジスタのオンデューティに相当する電圧に応じた第２電流を生成する第２電流源と、前記出力トランジスタのオン期間には前記第１電流から前記第２電流を差し引いた差分電流により充電されて前記出力トランジスタのオフ期間には前記第２電流により放電されるコンデンサと、前記コンデンサの両端間電圧が前記リップル電圧として前記分圧電圧に加算されるように、若しくは、前記コンデンサの両端間電圧が前記リップル電圧として前記定電圧から減算されるように、前記コンデンサの端子電圧を印加する端子電圧印加部と、前記コンデンサと並列に接続された放電スイッチと、前記コンデンサの充電開始前毎に前記放電スイッチをオンさせる放電制御部とを含む構成（第２の構成）にするとよい。
【００１２】
また、第２の構成から成る電源制御ＩＣにおいて、前記放電制御部は、前記出力トランジスタと相補的にオン／オフ制御される同期整流トランジスタがオフされる毎に前記放電スイッチをオンさせる構成（第３の構成）にするとよい。
【００１３】
また、第３の構成から成る電源制御ＩＣにおいて、前記放電制御部は、前記同期整流トランジスタがオフされてから前記出力トランジスタがオンされるまで前記放電スイッチをオンさせておく構成（第４の構成）にするとよい。
【００１４】
また、第１〜第４いずれかの構成から成る電源制御ＩＣにおいて、前記スイッチング制御回路は、前記基準電圧を生成する基準電圧生成回路と、前記帰還電圧と前記基準電圧とを比較して比較信号を生成するメインコンパレータと、前記比較信号に応じてセット信号にワンショットパルスを生成するワンショットパルス生成回路と、前記セット信号に応じて出力信号を第１論理レベルにセットし、リセット信号に応じて前記出力信号を第２論理レベルにリセットするＲＳフリップフロップと、前記出力信号が前記第１論理レベルにセットされてから所定のオン時間が経過した時点で前記リセット信号にワンショットパルスを生成するオン時間設定回路と、前記出力信号に応じて前記出力トランジスタを駆動するゲートドライバ回路と、を含む構成（第５の構成）にするとよい。
【００１５】
また、第５の構成から成る電源制御ＩＣにおいて、前記スイッチング制御回路は、前記出力トランジスタと相補的にオン／オフ制御される同期整流トランジスタへの逆流電流を監視して前記同期整流トランジスタを強制的にオフさせる逆流電流検出回路をさらに含む構成（第６の構成）にするとよい。
【００１６】
また、第６の構成から成る電源制御ＩＣにおいて、前記オン時間設定回路は、前記逆流電流の未検出時には前記オン時間を前記出力トランジスタのオンデューティに応じた変動値として設定し、前記逆流電流の検出時には前記オン時間を前記入力電圧に反比例して前記出力電圧に比例する変動値として設定する構成（第７の構成）にするとよい。
【００１７】
また、第７の構成から成る電源制御ＩＣにおいて、前記オン時間設定回路は、前記入力電圧に応じた充電電流を用いてコンデンサの充放電を行うことにより第１電圧を生成する第１電圧生成回路と、前記逆流電流の未検出時には前記出力トランジスタのオンデューティに応じた第２電圧を生成する一方、前記逆流電流の検出時には前記出力トランジスタの一端に現れるスイッチ電圧に応じた第２電圧を生成する第２電圧生成回路と、前記第１電圧と前記第２電圧を比較して前記リセット信号を生成するコンパレータと、を含み、前記第２電流源は、前記第２電圧に応じて前記第２電流を生成する構成（第８の構成）にするとよい。
【００１８】
また、本明細書中に開示されているスイッチング電源装置は、第１〜第８いずれかの構成から成る電源制御ＩＣと、前記電源制御ＩＣに一部または全部が外付けされて入力電圧から出力電圧を生成するスイッチ出力段と、を有する構成（第９の構成）とされている。
【００１９】
また、本明細書中に開示されている電子機器は、上記第９の構成から成るスイッチング電源装置を有する構成（第１０の構成）とされている。
【発明の効果】
【００２０】
本発明によれば、従来よりも適切にリップルインジェクションを実施することのできる電源制御ＩＣ、並びに、これを用いたスイッチング電源装置及び電子機器を提供することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】スイッチング電源装置の第１実施形態を示すブロック図
【図２】オン時間設定回路の第１構成例を示す図
【図３】第１構成例のオン時間設定動作を説明するためのタイムチャート
【図４】オン時間設定回路の第２構成例を示す図
【図５】第２構成例のオン時間設定回路の一変形例を示す図
【図６】軽負荷時の省電力動作（逆流遮断動作）を説明するためのタイムチャート
【図７】リップルインジェクション回路の一構成例（帰還電圧側）を示す図
【図８】基準電圧生成回路の一構成例を示す図
【図９】放電制御部の第１構成例を示す図
【図１０】放電制御部の第２構成例を示す図
【図１１】リップルインジェクション動作の一例を示すタイムチャート
【図１２】入力変動時における出力挙動の新旧対比図
【図１３】負荷変動時における出力挙動の新旧対比図
【図１４】軽負荷から重負荷に至る遷移挙動の新旧対比図
【図１５】スイッチング電源装置の第２実施形態を示すブロック図
【図１６】静音化回路及びオン時間設定回路の一構成例を示す回路図
【図１７】静音動作の一例を示すタイムチャート
【図１８】負荷漸増時における静音動作の一例を示すタイムチャート
【図１９】破線領域αの拡大図
【図２０】破線領域βの拡大図
【図２１】静音動作の停止解除例を示すタイムチャート
【図２２】オーバーシュートの発生原理を説明するためのタイムチャート
【図２３】オーバーシュート抑制回路の一構成例を示す図
【図２４】オーバーシュートの第１抑制動作を説明するためのタイムチャート
【図２５】逆流検出回路の一構成例を示す図
【図２６】オーバーシュートの第２抑制動作を説明するためのタイムチャート
【図２７】スイッチング電源装置の第３実施形態を示すブロック図
【図２８】オン時間設定回路及び逆流検出回路のスリープ動作を示すタイムチャート
【図２９】過電流保護回路の一構成例を示す図
【図３０】過電流保護回路のスリープ動作を示すタイムチャート
【図３１】モード切替制御回路を備えた半導体装置の一構成例を示す図
【図３２】モード切替制御動作の一例を示すタイムチャート
【図３３】破線領域γの拡大図
【図３４】破線領域δの拡大図
【図３５】スイッチング電源装置の第４実施形態を示すブロック図
【図３６】リップルインジェクション回路の一構成例（基準電圧側）を示す図
【図３７】リップルインジェクション動作の第１例を示すタイムチャート
【図３８】リップルインジェクション動作の第２例を示すタイムチャート
【図３９】スイッチング電源装置を搭載したテレビの一構成例を示すブロック図
【図４０Ａ】スイッチング電源装置を搭載したテレビの正面図
【図４０Ｂ】スイッチング電源装置を搭載したテレビの側面図
【図４０Ｃ】スイッチング電源装置を搭載したテレビの背面図
【図４１】スイッチング電源装置の一従来例を示す回路ブロック図
【発明を実施するための形態】
【００２２】
＜スイッチング電源装置＞
図１は、スイッチング電源装置の第１実施形態を示すブロック図である。第１実施形態のスイッチング電源装置１は、非線形制御方式（ボトム検出オン時間固定方式）によって入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する降圧型ＤＣ／ＤＣコンバータである。スイッチング電源装置１は、半導体装置１０と、半導体装置１０に外付けされた種々のディスクリート部品（Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＮ１及びＮ２、コイルＬ１、コンデンサＣ１、並びに、抵抗Ｒ１及びＲ２）によって形成されるスイッチ出力段２０と、を有する。
【００２３】
半導体装置１０は、スイッチング電源装置１の全体動作を統括的に制御する主体（いわゆる電源制御ＩＣ）である。半導体装置１０は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１〜Ｔ７（上側ゲート端子Ｔ１、下側ゲート端子Ｔ２、スイッチ端子Ｔ３、帰還端子Ｔ４、入力電圧端子Ｔ５、出力電圧端子Ｔ６、及び、接地端子Ｔ７）を備えている。外部端子Ｔ１は、トランジスタＮ１のゲートに接続されている。外部端子Ｔ２は、トランジスタＮ２のゲートに接続されている。外部端子Ｔ３は、スイッチ電圧Ｖｓｗの印加端（トランジスタＮ１のソースとトランジスタＮ２のドレインとの接続ノード）に接続されている。外部端子Ｔ４は、分圧電圧Ｖｄｉｖの印加端（抵抗Ｒ１と抵抗Ｒ２との接続ノード）に接続されている。外部端子Ｔ５は、入力電圧Ｖｉｎの印加端に接続されている。外部端子Ｔ６は、出力電圧Ｖｏｕｔの印加端に接続されている。外部端子Ｔ７は、接地端に接続されている。
【００２４】
次に、半導体装置１０に外付けされるディスクリート部品の接続関係について述べる。トランジスタＮ１のドレインは、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＮ２のソースは、接地端に接続されている。トランジスタＮ１のソースとトランジスタＮ２のドレインは、いずれもコイルＬ１の第１端に接続されている。コイルＬ１の第２端とコンデンサＣ１の第１端は、いずれも出力電圧Ｖｏｕｔの印加端に接続されている。コンデンサＣ１の第２端は、接地端に接続されている。抵抗Ｒ１と抵抗Ｒ２は、出力電圧Ｖｏｕｔの印加端と接地端との間に直列に接続されている。
【００２５】
トランジスタＮ１は、外部端子Ｔ１から入力されるゲート信号Ｇ１に応じてオン／オフ制御される出力トランジスタである。トランジスタＮ２は、外部端子Ｔ２から入力されるゲート信号Ｇ２に応じてオン／オフ制御される同期整流トランジスタである。なお、整流素子としては、トランジスタＮ２に代えてダイオードを用いても構わない。また、トランジスタＮ１およびＮ２は、半導体装置１０に内蔵することも可能である。コイルＬ１とコンデンサＣ１は、外部端子Ｔ３に現れる矩形波状のスイッチ電圧Ｖｓｗを整流平滑して出力電圧Ｖｏｕｔを生成する整流平滑部として機能する。抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｄｉｖを生成する分圧電圧生成部として機能する。
【００２６】
次に、半導体装置１０の内部構成について述べる。半導体装置１０には、リップルインジェクション回路１１と、基準電圧生成回路１２と、メインコンパレータ１３と、ワンショットパルス生成回路１４と、ＲＳフリップフロップ１５と、オン時間設定回路１６と、ゲートドライバ回路１７と、逆流検出回路１８と、が集積化されている。
【００２７】
リップルインジェクション回路１１は、分圧電圧Ｖｄｉｖにリップル電圧Ｖｒｐｌ（コイルＬ１に流れるコイル電流ＩＬを模擬した疑似リップル成分）を加算して帰還電圧Ｖｆｂ（＝Ｖｄｉｖ＋Ｖｒｐｌ）を生成する。このようなリップルインジェクション技術を導入すれば、出力電圧Ｖｏｕｔ（延いては分圧電圧Ｖｄｉｖ）のリップル成分がそれほど大きくなくても安定したスイッチング制御を行うことができるので、コンデンサＣ１としてＥＳＲの小さい積層セラミックコンデンサなどを用いることが可能となる。
【００２８】
基準電圧生成回路１２は、所定の基準電圧Ｖｒｅｆを生成する。
【００２９】
メインコンパレータ１３は、反転入力端（−）に入力される帰還電圧Ｖｆｂと、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆとを比較して比較信号Ｓ１を生成する。比較信号Ｓ１は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときにローレベルとなり、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときにハイレベルとなる。
【００３０】
ワンショットパルス生成回路１４は、比較信号Ｓ１の立上りエッジをトリガとしてセット信号Ｓ２にワンショットパルスを生成する。
【００３１】
ＲＳフリップフロップ１５は、セット端（Ｓ）に入力されるセット信号Ｓ２の立上りエッジで出力信号Ｓ４をハイレベルにセットし、リセット端（Ｒ）に入力されるリセット信号Ｓ３の立上りエッジで出力信号Ｓ４をローレベルにリセットする。
【００３２】
オン時間設定回路１６は、ＲＳフリップフロップ１５の反転出力信号Ｓ４Ｂ（出力信号Ｓ４の論理反転信号）がローレベルに立ち下げられてから、所定のオン時間Ｔｏｎが経過した後、リセット信号Ｓ３にワンショットパルスを生成する。
【００３３】
ゲートドライバ回路１７は、ＲＳフリップフロップ１５の出力信号Ｓ４に応じてゲート信号Ｇ１及びＧ２を生成し、トランジスタＮ１及びＮ２を相補的（排他的）にスイッチング制御する。なお、本明細書中で用いられる「相補的（排他的）」という文言は、トランジスタＮ１及びＮ２のオン／オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタＮ１及びＮ２のオン／オフ遷移タイミングに遅延が与えられている場合（同時オフ期間（デッドタイム）が設けられている場合）も含む。
【００３４】
逆流検出回路１８は、トランジスタＮ２への逆流電流（コイルＬ１からトランジスタＮ２を介して接地端に逆流するコイル電流ＩＬ）を監視して逆流検出信号Ｓ５を生成する。逆流検出信号Ｓ５は、トランジスタＮ２への逆流電流が検出された時点でハイレベル（逆流検出時の論理レベル）にラッチされ、次周期におけるゲート信号Ｇ１の立上りエッジでローレベル（逆流未検出時の論理レベル）にリセットされる。なお、逆流電流を監視する手法としては、例えば、トランジスタＮ２のオン期間中にスイッチ電圧Ｖｓｗが負から正に切り替わるゼロクロスポイントを検出すればよい。ゲートドライバ回路１７は、逆流検出信号Ｓ５がハイレベルであるときには、出力信号Ｓ４に依ることなくトランジスタＮ２を強制的にオフするようにゲート信号Ｇ２を生成する。
【００３５】
なお、上記した基準電圧生成部１２、メインコンパレータ１３、ワンショットパルス姿勢回路１４、ＲＳフリップフロップ１５、オン時間設定回路１６、ゲートドライバ回路１７、及び、逆流検出回路１８は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの比較結果に応じてトランジスタＮ１及びＮ２のオン／オフ制御を行うことにより、入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する非線形制御方式（本構成例ではボトム検出オン時間固定方式）のスイッチング制御回路として機能する。
【００３６】
＜オン時間設定回路（第１構成例）＞
図２は、オン時間設定回路１６の第１構成例を示す図である。第１構成例のオン時間設定回路１６Ｘは、電圧／電流変換部Ｘ１と、コンデンサＸ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＸ３と、コンパレータＸ４と、抵抗Ｘ５及びＸ６と、を含む。
【００３７】
電圧／電流変換部Ｘ１は、外部端子Ｔ５に印加される入力電圧Ｖｉｎを電圧／電流変換することにより充電電流ＩＸ（＝ａ×Ｖｉｎ）を生成する。充電電流ＩＸの電流値は、入力電圧Ｖｉｎの電圧値に応じて変動する。具体的には、入力電圧Ｖｉｎが高いほど充電電流ＩＸは大きくなり、入力電圧Ｖｉｎが低いほど充電電流ＩＸは小さくなる。
【００３８】
コンデンサＸ２の第１端は、電圧／電流変換部Ｘ１に接続されている。コンデンサＸ２の第２端は接地端に接続されている。トランジスタＸ３がオフされているときには、コンデンサＸ２が充電電流ＩＸによって充電され、コンデンサＸ２の第１端に現れる第１電圧ＶＸ１が上昇する。一方、トランジスタＸ３がオンされているときには、コンデンサＸ２がトランジスタＸ３を介して放電され、第１電圧ＶＸ１が低下する。
【００３９】
トランジスタＸ３は、トランジスタＮ１及びＮ２のオン／オフ制御に応じてコンデンサＸ２の充放電を切り替える充放電スイッチである。トランジスタＸ３のドレインは、コンデンサＸ２の第１端に接続されている。トランジスタＸ３のソースは、接地端に接続されている。トランジスタＸ３のゲートは、反転出力信号Ｓ４Ｂの印加端に接続されている。
【００４０】
上記した電圧／電流変換部Ｘ１、コンデンサＸ２、及び、トランジスタＸ３は、コンデンサＸ２の充放電動作に応じた第１電圧ＶＸ１を生成する第１電圧生成回路に相当する。
【００４１】
コンパレータＸ４は、非反転入力端（＋）に入力される第１電圧ＶＸ１と、反転入力端（−）に入力される第２電圧ＶＸ２を比較してリセット信号Ｓ３を生成する。リセット信号Ｓ３は、第１電圧ＶＸ１が第２電圧ＶＸ２よりも高いときにハイレベルとなり、第１電圧ＶＸ１が第２電圧ＶＸ２よりも低いときにローレベルとなる。
【００４２】
抵抗Ｘ５の第１端は、出力電圧Ｖｏｕｔが印加される外部端子Ｔ６に接続されている。抵抗Ｘ５の第２端は、抵抗Ｘ６の第１端に接続されている。抵抗Ｘ６の第２端は、接地端に接続されている。抵抗Ｘ５及びＸ６は、互いの接続ノードから出力電圧Ｖｏｕｔを分圧した第２電圧ＶＸ２を出力する第２電圧生成回路に相当する。
【００４３】
図３は、第１構成例のオン時間設定動作を説明するためのタイムチャートである。図３では、上から順に、帰還電圧Ｖｆｂ、セット信号Ｓ２、反転出力信号Ｓ４Ｂ、第１電圧ＶＸ１、リセット信号Ｓ３、及び、出力信号Ｓ４が描写されている。
【００４４】
トランジスタＮ１のオフ期間に、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆまで低下すると、セット信号Ｓ２がハイレベルに立ち上がり、出力信号Ｓ４がハイレベルに遷移される。従って、トランジスタＮ１がオンとなり、帰還電圧Ｖｆｂが上昇に転ずる。このとき、トランジスタＸ３は、反転出力信号Ｓ４Ｂのローレベル遷移に伴ってオフとなるので、充電電流ＩＸによるコンデンサＸ２の充電が開始される。先にも述べたように、充電電流ＩＸの電流値は、入力電圧Ｖｉｎの電圧値に応じて変動する。従って、第１電圧ＶＸ１は、入力電圧Ｖｉｎに応じた上昇度（傾き）を持って上昇する。
【００４５】
その後、第１電圧ＶＸ１が第２電圧ＶＸ２（出力電圧Ｖｏｕｔの分圧電圧）まで上昇すると、リセット信号Ｓ３がハイレベルに立ち上がり、出力信号Ｓ４がローレベルに遷移される。従って、トランジスタＮ１がオフとなって、帰還電圧Ｖｆｂが再び下降に転ずる。このとき、トランジスタＸ３は、反転出力信号Ｓ４Ｂのハイレベル遷移に伴ってオンとなる。従って、コンデンサＸ２がトランジスタＸ３を介して速やかに放電され、第１電圧ＶＸ１がローレベルに引き下げられる。
【００４６】
ゲートドライバ回路１７は、出力信号Ｓ４に応じてゲート信号Ｇ１及びＧ２を生成し、これを用いてトランジスタＮ１及びＮ２のオン／オフ制御を行う。その結果、外部端子Ｔ３には矩形波形状のスイッチ電圧Ｖｓｗが現れる。スイッチ電圧Ｖｓｗは、コイルＬ１とコンデンサＣ１によって整流平滑され、出力電圧Ｖｏｕｔが生成される。なお、出力電圧Ｖｏｕｔは、抵抗Ｒ１及びＲ２により分圧され、分圧電圧Ｖｄｉｖ（延いては帰還電圧Ｖｆｂ）が生成される。このような出力帰還制御により、スイッチング電源装置１では、極めて簡易な構成によって、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔが生成される。
【００４７】
ここで、オン時間設定回路１６Ｘは、オン時間Ｔｏｎを固定値として設定するのではなく、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔに応じた変動値として設定する。具体的に述べると、オン時間設定回路１６Ｘは、入力電圧Ｖｉｎが高いほど第１電圧ＶＸ１の上昇度（傾き）を大きくしてオン時間Ｔｏｎを短くし、入力電圧Ｖｉｎが低いほど第１電圧ＶＸ１の上昇度（傾き）を小さくしてオン時間Ｔｏｎを長くする。また、オン時間設定回路１６Ｘは、出力電圧Ｖｏｕｔが低いほど第２電圧ＶＸ２を引き下げてオン時間Ｔｏｎを短くし、出力電圧Ｖｏｕｔが高いほど第２電圧ＶＸ２を引き上げてオン時間Ｔｏｎを長くする。言い換えれば、オン時間設定回路１６Ｘは、入力電圧Ｖｉｎに反比例して出力電圧Ｖｏｕｔに比例する変動値としてオン時間Ｔｏｎを設定する。
【００４８】
このような構成とすることにより、非線形制御方式の長所を損なうことなく、スイッチング周波数の変動を抑制することができる。従って、出力電圧精度やロードレギュレーション特性の向上、ないし、セット設計におけるＥＭＩ［electromagnetic interference］対策やノイズ対策の容易化を実現することが可能となる。また、入力電圧変動の大きいアプリケーションや、様々な出力電圧を必要とあるアプリケーションの電源手段として、スイッチング電源装置１を支障なく適用することも可能となる。
【００４９】
＜オン時間設定回路（第２構成例）＞
図４は、オン時間設定回路１６の第２構成例を示す図である。第２構成例のオン時間設定回路１６Ｙは、電圧／電流変換部Ｙ１と、コンデンサＹ２（容量値ＣＹ２）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＹ３と、コンパレータＹ４と、レベルシフタＹ５と、セレクタＹ６と、フィルタＹ７を含む。第２構成例の特徴は、第１構成例の抵抗Ｘ５及びＸ６に代えてレベルシフタＹ５、セレクタＹ６、及び、フィルタＹ７を有する点である。
【００５０】
電圧／電流変換部Ｙ１は、外部端子Ｔ５に印加される入力電圧Ｖｉｎを電圧／電流変換することにより充電電流ＩＹ（＝ａ×Ｖｉｎ）を生成する回路ブロックであり、抵抗Ｙ１１〜Ｙ１３（抵抗値：ＲＹ１１〜ＲＹ１３）と、オペアンプＹ１４と、Ｎチャネル型ＭＯＳ電界効果トランジスタＹ１５と、Ｐチャネル型ＭＯＳ電界効果トランジスタＹ１６及びＹ１７と、を含む。
【００５１】
抵抗Ｙ１１の第１端は、外部端子Ｔ５に接続されている。抵抗Ｙ１１の第２端と抵抗Ｙ１２の第１端は、いずれもオペアンプＹ１４の非反転入力端（＋）に接続されている。抵抗Ｙ１２の第２端は、接地端に接続されている。オペアンプＹ１４の反転入力端（−）はトランジスタＹ１５のソースと抵抗Ｙ１３の第１端に接続されている。抵抗Ｙ１３の第２端は、接地端に接続されている。オペアンプＹ１４の出力端は、トランジスタＹ１５のゲートに接続されている。トランジスタＹ１５のドレインは、トランジスタＹ１６のドレインに接続されている。トランジスタＹ１６及びＹ１７のソースは、いずれも電源端に接続されている。トランジスタＹ１６及びＹ１７のゲートは、いずれもトランジスタＹ１６のドレインに接続されている。トランジスタＹ１７のドレインは、充電電流ＩＹの出力端としてコンデンサＹ２の第１端に接続されている。
【００５２】
充電電流ＩＹは、次の（１）式で表されるように、入力電圧Ｖｉｎが高いほど大きくなり入力電圧Ｖｉｎが低いほど小さくなる。
【００５３】
【数１】
2016032318.tif 000003
【００５４】
コンデンサＹ２の第１端は、電圧／電流変換部Ｙ１に接続されている。コンデンサＹ２の第２端は接地端に接続されている。トランジスタＹ３がオフされているときには、コンデンサＹ２が充電電流ＩＹによって充電され、コンデンサＹ２の第１端に現れる第１電圧ＶＹ１が上昇する。一方、トランジスタＹ３がオンされているときには、コンデンサＹ２がトランジスタＹ３を介して放電され、第１電圧ＶＹ１が低下する。
【００５５】
トランジスタＹ３は、トランジスタＮ１及びＮ２のオン／オフ制御に応じてコンデンサＹ２の充放電を切り替える充放電スイッチである。トランジスタＹ３のドレインは、コンデンサＹ２の第１端に接続されている。トランジスタＹ３のソースは、接地端に接続されている。トランジスタＹ３のゲートは、反転出力信号Ｓ４Ｂの印加端に接続されている。
【００５６】
上記した電圧／電流変換部Ｙ１、コンデンサＹ２、及び、トランジスタＹ３は、コンデンサＹ２の充放電動作に応じた第１電圧ＶＹ１を生成する第１電圧生成回路に相当する。
【００５７】
コンパレータＹ４は、非反転入力端（＋）に入力される第１電圧ＶＹ１と、反転入力端（−）に入力される第２電圧ＶＹ２を比較してリセット信号Ｓ３を生成する。リセット信号Ｓ３は、第１電圧ＶＹ１が第２電圧ＶＹ２よりも高いときにハイレベルとなり、第１電圧ＶＹ１が第２電圧ＶＹ２よりも低いときにローレベルとなる。なお、トランジスタＮ１のオンと同時にコンデンサＹ２の充電動作が開始され、リセット信号Ｓ３の立上りエッジをトリガとしてトランジスタＮ１がオフされることを鑑みると、オン時間Ｔｏｎは、次の（２）式で算出される。
【００５８】
【数２】
2016032318.tif 000004
【００５９】
レベルシフタＹ５は、入力電圧Ｖｉｎの供給を受けて動作し、ゲート信号Ｇ１のレベルシフト処理を行う。具体的に述べると、レベルシフタＹ５は、ゲート信号Ｇ１の入力を受けて、入力電圧Ｖｉｎと接地電圧ＧＮＤとの間でパルス駆動される電圧信号を出力する。レベルシフタＹ５を形成する素子の耐圧は、入力電圧Ｖｉｎと接地電圧ＧＮＤとの電圧差に応じて適宜設定すればよい。
【００６０】
セレクタＹ６は、逆流検出信号Ｓ５に応じて、逆流電流の未検出時にはレベルシフト済みのゲート信号Ｇ１を選択出力する一方、逆流電流の検出時にはスイッチ電圧Ｖｓｗを選択出力する回路ブロックであり、スイッチＹ６１及びＹ６２を含む。なお、逆流電流の検出時には、後述する軽負荷時の省電力動作（逆流遮断動作）によってトランジスタＮ１及びＮ２がいずれもオフされるので、スイッチ電圧Ｖｓｗは出力電圧Ｖｏｕｔと一致する。
【００６１】
スイッチＹ６１は、逆流検出信号Ｓ５に応じてレベルシフタＹ５の出力端とフィルタＹ７の入力端との間を導通／遮断する。より具体的に述べると、スイッチＹ６１は、逆流検出信号Ｓ５がローレベル（逆流未検出時の論理レベル）であるときにオンとなり、逆流検出信号Ｓ５がハイレベル（逆流検出時の論理レベル）であるときにオフとなる。
【００６２】
一方、スイッチＹ６２は、逆流検出信号Ｓ５に応じて外部端子Ｔ３とフィルタＹ７の入力端との間を導通／遮断する。より具体的に述べると、スイッチＹ６２は、逆流検出信号Ｓ５がローレベルであるときにオフとなり、逆流検出信号Ｓ５がハイレベルであるときにオンとなる。
【００６３】
なお、スイッチ電圧ＶｓｗをフィルタＹ７経由でコンパレータＹ４に供給する構成であれば、スイッチ電圧Ｖｓｗに重畳するリンギングノイズをフィルタＹ７で除去することが可能となる。ただし、オン時間設定回路１６Ｙの構成はこれに限定されるものではなく、例えば、逆流電流の検出時にスイッチ電圧ＶｓｗをコンパレータＹ４の反転入力端（−）に直接供給する構成としても構わない。
【００６４】
フィルタＹ７は、セレクタＹ６の出力を平滑して第２電圧ＶＹ２を生成する回路ブロックであり、抵抗Ｙ７１〜Ｙ７３と、コンデンサＹ７４及びＹ７５と、を含む。抵抗Ｙ７１の第１端は、セレクタＹ６の出力端に接続されている。抵抗Ｙ７１の第２端は、抵抗Ｙ７２の第１端とコンデンサＹ７４の第１端に接続されている。コンデンサＹ７４の第２端は接地端に接続されている。抵抗Ｙ７２の第２端は、コンパレータＹ４の反転入力端（−）と、抵抗Ｙ７３の第１端と、コンデンサＹ７５の第１端に各々接続されている。抵抗Ｙ７３の第２端とコンデンサＹ７５の第２端は、いずれも接地端に接続されている。
【００６５】
このように、フィルタＹ７は、抵抗Ｙ７１及びＹ７２とコンデンサＹ７４及びＹ７５から成るＣＲフィルタ回路を含む。なお、ＣＲフィルタ回路の段数（図４では２段）については任意に増減が可能である。
【００６６】
また、フィルタＹ７は、ＣＲフィルタ回路を形成する抵抗Ｙ７１及びＹ７２と共に分圧回路を形成する抵抗Ｙ７３を含む。なお、図４では、抵抗Ｙ７２と抵抗Ｙ７３との接続ノードをフィルタＹ７の出力端とする構成を例に挙げたが、フィルタＹ７の構成はこれに限定されるものではなく、例えば、抵抗Ｙ７１の第１端と接地端との間に抵抗Ｙ７３を設けることにより、抵抗Ｙ７１と抵抗Ｙ７３との接続ノードをフィルタＹ７の入力端とする構成としても構わない。
【００６７】
上記したレベルシフタＹ５、セレクタＹ６、及び、フィルタＹ７は、逆流電流の未検出時にはトランジスタＮ１のオンデューティに応じた第２電圧ＶＹ２を生成する一方、逆流電流の検出時にはスイッチ電圧Ｖｓｗ（延いては出力電圧Ｖｏｕｔ）に応じた第２電圧ＶＹ２を生成する第２電圧生成回路に相当する。
【００６８】
上記構成から成るオン時間設定回路１６Ｙの動作について、逆流電流の未検出時（電流連続モード時）と、逆流電流の検出時（電流不連続モード時）とに場合を分けて詳細に説明する。
【００６９】
まず、逆流電流の未検出時（電流連続モード時）について詳細に説明する。逆流電流の未検出時（電流連続モード時）には、逆流検出信号Ｓ５がローレベルとなるので、セレクタＹ６はレベルシフト済みのゲート信号Ｇ１をフィルタＹ７に選択出力する。このときに生成される第２電圧ＶＹ２は、次の（３）式で表される。なお、（３）式において、ＤＵＴＹはスイッチ電圧Ｖｓｗのデューティを示しており、ＲＯＮはトランジスタＮ１のオン抵抗値を示している。
【００７０】
【数３】
2016032318.tif 000005
【００７１】
従って、先出の（２）式に（１）式と（３）式を代入することより、オン時間Ｔｏｎは次の（４）式で算出することができる。
【００７２】
【数４】
2016032318.tif 000006
【００７３】
つまり、逆流電流の未検出時（電流連続モード時）には、オン時間ＴｏｎがトランジスタＮ１のオンデューティ（＝（Ｖｏｕｔ＋Ｉｏｕｔ×ＲＯＮ）／Ｖｉｎ）に応じた変動値として設定される。
【００７４】
次に、逆流電流の検出時（電流不連続モード時）について詳細に説明する。逆流電流の検出時（電流不連続モード時）には、逆流検出信号Ｓ５がハイレベルとなるので、セレクタＹ６はスイッチ電圧Ｖｓｗ（延いては出力電圧Ｖｏｕｔ）をフィルタＹ７に選択出力する。従って、第２電圧ＶＹ２は、スイッチ電圧Ｖｓｗ（延いては出力電圧Ｖｏｕｔ）そのものとなり、オン時間Ｔｏｎは次の（５）式で算出される。
【００７５】
【数５】
2016032318.tif 000007
【００７６】
つまり、逆流電流の検出時（軽負荷モード時）には、オン時間Ｔｏｎが入力電圧Ｖｉｎと出力電圧Ｖｏｕｔに応じた変動値として設定される。このようなオン時間Ｔｏｎの設定動作は、先の第１構成例と同様である。
【００７７】
上記で説明したように、第２構成例のオン時間設定回路１６Ｙは、逆流電流の未検出時にはトランジスタＮ１のオンデューティに応じた第２電圧ＶＹ２を生成する一方、逆流電流の検出時にはスイッチ電圧Ｖｓｗ（延いては出力電圧Ｖｏｕｔ）に応じた第２電圧ＶＹ２を生成する構成とされている。
【００７８】
このような構成とすることにより、軽負荷時における省電力動作（逆流遮断動作）の影響を受けることなく、先出の第１構成例と同様のメリット（スイッチング周波数の変動抑制、出力電圧精度やロードレギュレーション特性の向上、ないしは、セット設計におけるＥＭＩ対策やノイズ対策の容易化）を享受することが可能となる。
【００７９】
また、第２構成例のオン時間設定回路１６Ｙは、スイッチ電圧Ｖｓｗを監視してオン時間Ｔｏｎを設定する。従って、先の第１構成例と異なり、出力電圧Ｖｏｕｔを監視するための外部端子Ｔ６を半導体装置１０に別途設ける必要がなくなる。
【００８０】
なお、図４では、レベルシフタＹ５にゲート信号Ｇ１を入力する構成を例に挙げたが、オン時間設定回路１６Ｙの構成はこれに限定されるものではなく、例えば、図５で示すように、レベルシフタＹ５にスイッチ電圧Ｖｓｗを入力する構成としても構わない。
【００８１】
＜逆流検出回路＞
図６は、逆流検出回路１８による軽負荷時の省電力動作（逆流遮断動作）を説明するためのタイムチャートであり、上から順に、ゲート信号Ｇ１及びＧ２、逆流検出信号Ｓ５、コイル電流ＩＬ、並びに、スイッチ電圧Ｖｓｗが描写されている。
【００８２】
時刻ｔ１〜ｔ２では、ゲート信号Ｇ１がハイレベルとされており、ゲート信号Ｇ２がローレベルとされているので、トランジスタＮ１がオンとなり、トランジスタＮ２がオフとなる。従って、時刻ｔ１〜ｔ２では、スイッチ電圧Ｖｓｗがほぼ入力電圧Ｖｉｎまで上昇し、コイル電流ＩＬが増大していく。
【００８３】
時刻ｔ２において、ゲート信号Ｇ１がローレベルに立ち下げられ、ゲート信号Ｇ２がハイレベルに立ち上げられると、トランジスタＮ１がオフとなり、トランジスタＮ２がオンとなる。従って、スイッチ電圧Ｖｓｗが負電圧（＝ＧＮＤ−ＩＬ×ＲＯＮ）まで低下し、コイル電流ＩＬが減少に転じる。
【００８４】
ここで、負荷に流れる出力電流Ｉｏｕｔが十分に大きい重負荷時には、コイルＬ１に蓄えられているエネルギが大きいので、ゲート信号Ｇ１が再びハイレベルに立ち上げられる時刻ｔ４まで、コイル電流ＩＬはゼロ値を下回ることなく負荷に向けて流れ続け、スイッチ電圧Ｖｓｗは負電圧に維持される。一方、負荷に流れる出力電流Ｉｏｕｔが小さい軽負荷時には、コイルＬ１に蓄えられているエネルギが少ないので、時刻ｔ３において、コイル電流ＩＬがゼロ値を下回り、トランジスタＮ２への逆流電流が発生して、スイッチ電圧Ｖｓｗの極性が負から正に切り替わる。このような状態では、コンデンサＣ１に蓄えられた電荷を接地端に捨てていることになるので、軽負荷時における効率低下の原因となる。
【００８５】
そこで、スイッチング電源装置１は、逆流電流検出回路１８を用いてトランジスタＮ２への逆流電流（スイッチ電圧Ｖｓｗの極性反転）を検出し、逆流検出信号Ｓ５のハイレベル期間（時刻ｔ３〜ｔ４）において、トランジスタＮ２を強制的にオフさせる構成とされている。このような構成とすることにより、トランジスタＮ２への逆流電流を速やかに遮断することができるので、軽負荷時における効率低下を解消することが可能となる。
【００８６】
＜リップルインジェクション回路（帰還電圧側）＞
図７は、リップルインジェクション回路１１の一構成例を示す図である。本構成例のリップルインジェクション回路１１は、電流源１１１及び１１２と、充放電切替スイッチ１１３と、コンデンサ１１４と、端子電圧印加部１１５と、放電スイッチ１１６と、放電制御部１１７と、を含む。
【００８７】
電流源１１１は、入力電圧Ｖｉｎに応じた第１電流Ｉ１（＝α×Ｖｉｎ、ただしαは比例定数）を生成する第１電流源である。電流源１１１の第１端は、電源端に接続されている。電流源１１１の第２端は、充放電切替スイッチ１１３を介して、コンデンサ１１４の第１端（帰還電圧Ｖｆｂの出力端）に接続されている。
【００８８】
電流源１１２は、出力電圧Ｖｏｕｔに応じた第２電流Ｉ２（＝α×Ｖｏｕｔ）を生成する第２電流源である。電流源１１２の第１端は、コンデンサ１１４の第１端（帰還電圧Ｖｆｂの出力端）に接続されている。電流源１１２の第２端は、接地端に接続されている。なお、降圧型（Ｖｉｎ＞Ｖｏｕｔ）のスイッチング電源装置１において、電流源１１１と電流源１１２が同一の比例定数αを持つ場合には、Ｉ１＞Ｉ２となる。また、電流源１１２は、トランジスタＮ１のオンデューティに相当する電圧（例えば、図４の第２電圧ＶＹ２）に応じて第２電流Ｉ２を生成する構成としても構わない。
【００８９】
充放電切替スイッチ１１３は、ゲート信号Ｇ１に応じてオン／オフされることにより、電流源１１１の第２端とコンデンサの第１端（帰還電圧Ｖｆｂの出力端）との間を導通／遮断する。より具体的に述べると、充放電切替スイッチ１１３は、ゲート信号Ｇ１のハイレベル期間（トランジスタＮ１のオン期間）にオンとなり、ゲート信号Ｇ１のローレベル期間（トランジスタＮ１のオフ期間）にオフとなる。
【００９０】
コンデンサ１１４の第１端は、帰還電圧Ｖｆｂの出力端に接続されている。コンデンサ１１４の第２端は、端子電圧印加部１１５に接続されている。充放電切替スイッチ１１３のオン期間（トランジスタＮ１のオン期間）には、第１電流Ｉ１から第２電流Ｉ２を差し引いた差分電流（＝Ｉ１−Ｉ２＞０）がコンデンサ１１４に向けて流れ込む状態となるので、コンデンサ１１４が充電される（コンデンサ１１４の両端間電圧が高くなる）。一方、充放電切替スイッチ１１３のオフ期間（トランジスタＮ１のオフ期間）には、第１電流Ｉ１が遮断されることにより、コンデンサ１１４から第２電流Ｉ２が引き抜かれる状態となるので、コンデンサ１１４が放電される（コンデンサ１１４の両端間電圧が低くなる）。
【００９１】
端子電圧印加部１１５は、コンデンサ１１４の両端間電圧がリップル電圧Ｖｒｐｌとして分圧電圧Ｖｄｉｖに加算されるようにコンデンサ１１４の端子電圧（本図ではソース電圧Ｖｓ）を印加する回路ブロックであり、電流源１１５ａと、Ｐチャネル型ＭＯＳ電界効果トランジスタ１１５ｂと、を含む。電流源１１５ａは、電源端とトランジスタ１１５ｂのソースとの間に接続されており、所定の第３電流Ｉ３（トランジスタ１１５ｂの動作電流）を生成する。トランジスタ１１５ｂのゲートは、分圧電圧Ｖｄｉｖの印加端に接続されている。トランジスタ１１５ｂのドレインは、接地端に接続されている。トランジスタ１１５ｂのソースは、コンデンサ１１４の第２端に接続されている。上記構成から成る端子電圧印加部１１５は、分圧電圧Ｖｄｉｖよりもトランジスタ１１５ｂのオンスレッショルド電圧Ｖｔｈだけ高いソース電圧Ｖｓ（＝Ｖｄｉｖ＋Ｖｔｈ）をコンデンサ１１４の第２端に印加するソースフォロワとして機能する。従って、コンデンサ１１４の第１端から出力される帰還電圧Ｖｆｂは、第２端に印加されるソース電圧Ｖｓにリップル電圧Ｖｒｐｌを足し合わせた電圧値（＝Ｖｄｉｖ＋Ｖｔｈ＋Ｖｒｐｌ）となる。
【００９２】
放電スイッチ１１６は、コンデンサ１１４と並列に接続されており、放電制御部１１７から入力される放電制御信号Ｓｘに応じてオン／オフ制御される。具体的に述べると、放電スイッチ１１６は、放電制御信号Ｓｘがハイレベルであるときにオンとなり、放電制御信号Ｓｘがローレベルであるときにオフとなる。放電スイッチ１１６がオンされると、コンデンサ１１４の両端間がショートされるので、コンデンサ１１４が急速に放電されて、リップル電圧Ｖｒｐｌがゼロ値にリセットされる。
【００９３】
放電制御部１１７は、コンデンサ１１４の充電開始前毎に放電スイッチ１１６をオンさせるように、放電制御信号Ｓｘを生成する。すなわち、リップル電圧Ｖｒｐｌは、コンデンサ１１４の充電開始前毎にリセットされる。
【００９４】
上記構成から成るリップルインジェクション回路１１は、入力電圧Ｖｉｎに比例する第１電流Ｉ１と出力電流Ｖｏｕｔに比例する第２電流Ｉ２とを用いてコンデンサ１１４の充放電を行うことによりコイル電流ＩＬを模擬したリップル電圧Ｖｒｐｌを生成し、これを分圧電圧Ｖｄｉｖに加算することにより帰還電圧Ｖｆｂを生成する。
【００９５】
＜基準電圧生成回路＞
図８は、基準電圧生成回路１２の一構成例を示す図である。本構成例の基準電圧生成回路１２は、Ｐチャネル型ＭＯＳ電界効果トランジスタ１２１と、電流源１２２及び１２３と、を含む。
【００９６】
電流源１２２は、電源端とトランジスタ１２１のソースとの間に接続されており、所定の第３電流Ｉ３（トランジスタ１２１の動作電流であり、先に説明したトランジスタ１１５ｂの動作電流と同一値）を生成する。トランジスタ１２１のゲートは、基準電圧Ｖｒｅｆ０の印加端に接続されている。トランジスタ１２１のドレインは、接地端に接続されている。トランジスタ１２１のソースは、基準電圧Ｖｒｅｆの出力端に接続されている。
【００９７】
本構成例の基準電圧生成回路１２は、基準電圧Ｖｒｅｆ０よりもトランジスタ１２１のオンスレッショルド電圧Ｖｔｈだけ高い基準電圧Ｖｒｅｆ（＝Ｖｒｅｆ０＋Ｖｔｈ）を出力するソースフォロワとして機能する。このように、基準電圧生成回路１２を端子電圧印加部１１５と同様のソースフォロワ型とすることにより、帰還電圧Ｖｆｂに含まれるトランジスタ１１５ｂのオンスレッショルド電圧Ｖｔｈをキャンセルすることが可能となる。
【００９８】
また、本構成例の基準電圧生成回路１２は、基準電圧Ｖｒｅｆの出力端と接地端との間に、出力電圧Ｖｏｕｔまたは第２電圧ＶＹ２に応じた第２電流Ｉ２（リップルインジェクション回路１１のそれと同一値）を生成する電流源１２３を含んでいる。このような構成とすることにより、帰還電圧Ｖｆｂに影響を及ぼす電流源１１２の温度依存性や電源依存性をキャンセルすることが可能となる。
【００９９】
＜放電制御部（第１構成例）＞
図９は、放電制御部１１７の第１構成例を示す図である。第１構成例の放電制御部１１７は、ワンショットパルス生成部１１７ａと、ＲＳフリップフロップ１１７ｂとを含む。
【０１００】
ワンショットパルス生成部１１７ａは、ゲート信号Ｇ２の立下りエッジをトリガとしてフォール検出信号Ｓｆにワンショットパルスを生成する。
【０１０１】
ＲＳフリップフロップ１１７ｂは、セット端（Ｓ）に入力されるフォール検出信号Ｓｆの立上りエッジで放電制御信号Ｓｘをハイレベルにセットし、リセット端（Ｒ）に入力されるゲート信号Ｇ１の立上りエッジで放電制御信号Ｓｘをローレベルにリセットする。
【０１０２】
すなわち、第１構成例の放電制御部１１７は、トランジスタＮ２がオフされる毎に放電スイッチ１１６をオンさせる。このような構成とすることにより、コンデンサ１１４の充電開始前毎にリップル電圧Ｖｒｐｌをゼロ値にリセットすることが可能となる。
【０１０３】
また、第１構成例の放電制御部１１７は、トランジスタＮ２がオフされてからトランジスタＮ１がオンされるまで放電スイッチ１１６をオンさせておく。すなわち、スイッチング駆動のデッドタイム（トランジスタＮ１及びＮ２の同時オフ期間）には、リップル電圧Ｖｒｐｌのリセット状態が維持される。このような構成であれば、フォール検出信号Ｓｆに生成されるワンショットパルスのハイレベル期間を不必要に延ばすことなく、コンデンサ１１４の放電期間を稼ぐことができるので、より確実にリップル電圧Ｖｒｐｌをゼロ値にリセットすることが可能となる。また、本構成によれば、軽負荷時の省電力動作（逆流遮断動作）によるトランジスタＮ１及びＮ２の同時オフ期間においても、リップル電圧Ｖｒｐｌのリセット状態を維持することが可能となる。
【０１０４】
＜放電制御部（第２構成例）＞
図１０は、放電制御部１１７の第２構成例を示す図である。第２構成例では、第１構成例のＲＳフリップフロップ１１７ｂに代えて、ＯＲゲート１１７ｃが用いられている。ＯＲゲート１１７ｃは、フォール検出信号Ｓｆと逆流検出信号Ｓ５との論理和信号を放電制御信号Ｓｘとして出力する。このような構成とすることにより、先の第１構成例とほぼ同様の動作を実現することが可能である。ただし、本構成例を採用する場合には、フォール検出信号Ｓｆに生成されるワンショットパルスのハイレベル期間を十分に長く設定することが望ましい。
【０１０５】
＜リップルインジェクション動作＞
図１１は、リップルインジェクション動作の一例（定常負荷時の電流連続モード）を示すタイムチャートであり、上から順番に、ゲート信号Ｇ１及びＧ２、帰還電圧Ｖｆｂ、及び、スイッチ電圧Ｖｓｗの挙動が描写されている。
【０１０６】
時刻ｔ１１において、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを下回り、ゲート信号Ｇ２がローレベルに立ち下げられると、放電スイッチ１１６がオンされてコンデンサ１１４が放電される。その結果、リップル電圧Ｖｒｐｌがゼロ値にリセットされるので、帰還電圧Ｖｆｂが分圧電圧Ｖｄｉｖと同一値になるまで低下する。
【０１０７】
時刻ｔ１２において、ゲート信号Ｇ１がハイレベルに立ち上げられると、先述の差分電流（Ｉ１−Ｉ２）によるコンデンサ１１４の充電が開始される。その結果、リップル電圧Ｖｒｐｌが上昇し始めるので、これに伴って帰還電圧Ｖｆｂも上昇していく。
【０１０８】
時刻ｔ１２から所定のオン時間Ｔｏｎが経過し、時刻ｔ１３において、ゲート信号Ｇ１がローレベルに立ち下げられると、先述の第２電流Ｉ２によるコンデンサ１１４の放電が開始される。その結果、リップル電圧Ｖｒｐｌが低下し始めるので、これに伴って帰還電圧Ｖｆｂも低下していく。
【０１０９】
時刻ｔ１４において、ゲート信号Ｇ２がハイレベルに立ち上げられた後、時刻ｔ１５において、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを下回り、ゲート信号Ｇ２がローレベルに立ち下げられると、放電スイッチ１１６がオンされてコンデンサ１１４が放電される。この動作は時刻ｔ１１と全く同一であり、時刻ｔ１５以降も上記一連の動作が繰り返される。
【０１１０】
このように、本構成例のリップルインジェクション回路１１を用いれば、電源制御ＩＣ１０に外付けされるディスクリート部品を用いることなく、スイッチング駆動の１サイクル毎にリセットされるリップル電圧Ｖｒｐｌを帰還電圧Ｖｆｂに加算することができる。
【０１１１】
＜入力変動時における出力挙動の新旧対比＞
図１２は、入力変動時における出力挙動の新旧対比図である。（Ａ）欄には、図７のリップルインジェクション回路１１を用いた場合の挙動が示されており、（Ｂ）欄には、図４１のリップルインジェクション回路ＲＰＬを用いた場合の挙動が示されている。
【０１１２】
図４１のリップルインジェクション回路ＲＰＬを用いた場合、出力電圧ＯＵＴは、帰還電圧ＦＢの中点電圧ＦＶＯＵＴ（疑似リップル成分の振幅電圧の１／２に相当）に追従して変動する。また、帰還電圧ＦＢに重畳される疑似リップル成分は、入力電圧ＩＮに対する依存性を持って増減する。従って、出力電圧ＯＵＴも入力電圧ＩＮに対する依存性を持って目標値Ｖｔａｒｇｅｔから乖離してしまう。このような出力精度の低下を防ぐためには、オペアンプなどを用いて複雑な補正処理を行う必要がある。また、抵抗ＲａとコンデンサＣａ及びＣｂを用いて生成される疑似リップル成分は、どうしても波形が鈍るので、帰還電圧ＦＢと基準電圧ＲＥＦとの交差角度が浅くなり、ジッタ特性が悪化する。
【０１１３】
一方、図７のリップルインジェクション回路１１を用いた場合、帰還電圧Ｖｆｂは、分圧電圧Ｖｄｉｖに対してリップル電圧Ｖｒｐｌを単純に足し合わせた電圧となるので、帰還電圧Ｖｆｂのボトム値に相当する分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆと一致するように出力帰還制御が掛かる。すなわち、出力電圧Ｖｏｕｔは、疑似リップル成分の大きさに依ることなく、常に所望の目標値Ｖｔａｒｇｅｔに合わせ込まれるので、複雑な補正処理は一切不要となる。また、第１電流Ｉ１と第２電流Ｉ２を用いて生成されるリップル電圧Ｖｒｐｌは、波形が鈍りにくいので、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの交差角度が深くなり、ジッタ特性を向上することが可能となる。
【０１１４】
＜負荷変動時における出力挙動の新旧対比＞
図１３は、負荷変動時における出力挙動の新旧対比図である。図４１のリップルインジェクション回路ＲＰＬを用いた場合には、負荷が軽いほど出力電圧ＯＵＴが低下する（図中の破線を参照）。従って、目標値Ｖｔａｒｇｅｔの設定によっては、軽負荷時に出力電圧ＯＵＴが不足するという事態が生じ得る。
【０１１５】
一方、図７のリップルインジェクション回路１１を用いた場合、出力電圧Ｖｏｕｔは、負荷変動に依ることなく、常に所望の目標値Ｖｔａｒｇｅｔに合わせ込まれるので、軽負荷時に出力電圧Ｖｏｕｔの不足が生じる心配はない。
【０１１６】
＜軽負荷から重負荷に至る遷移挙動の新旧対比＞
図１４は、軽負荷から重負荷に至る遷移挙動の新旧対比図である。（Ａ）欄には、図７のリップルインジェクション回路１１を用いた場合の挙動が示されており、（Ｂ）欄には図４１のリップルインジェクション回路ＲＰＬを用いた場合の挙動が示されている。
【０１１７】
図４１のリップルインジェクション回路ＲＰＬを用いた場合、軽負荷から重負荷への遷移時に電流連続モードと電流不連続モードが不規則に繰り返されるので、出力電圧ＯＵＴのリップル成分が増大して波形が乱れる。例えば、図１４の（Ｂ）欄では、電流連続モードのパルス生成が２サイクルないしは３サイクル連続で行われた後、比較的長い電流不連続モード（逆流検出によるトランジスタＮ１及びＮ２の同時オフ）が１サイクルだけ生じる、といった挙動が繰り返されている。このような挙動は、リップルインジェクション動作が不要な軽負荷時においても、帰還電圧ＦＢに疑似リップル成分が重畳されており、帰還電圧ＦＢが出力電圧ＯＵＴを正確に表わせていないために発生する。
【０１１８】
一方、図７のリップルインジェクション回路１１を用いた場合、電流不連続モードではリップル電圧Ｖｒｐｌがゼロ値にリセットされるので、リップルインジェクション動作が自動的に停止される。その結果、軽負荷から重負荷への遷移時において、電流連続モードと電流不連続モードが不規則に繰り返されることがなくなる。例えば、図１４の（Ａ）欄では、（Ｂ）欄の電流不連続モードと比べて１／２〜１／３の長さを持つ電流不連続モードが１サイクル毎に生じている。すなわち、図１４の（Ａ）欄では、２〜３サイクルに１回の割合で生じていた（Ｂ）欄の電流不連続モードが各サイクルに均一分散されている。なお、（Ａ）欄の電流不連続モードは負荷が重くなるほど短くなっていき、負荷が十分に重くなると、全てのサイクルで電流連続モードに切り替わる。このような動作により、軽負荷から重負荷へのスムーズな遷移を実現することが可能となる。
【０１１９】
＜静音化機能＞
図１５は、スイッチング電源装置の第２実施形態（静音化機能を備えた半導体装置１０の一構成例）を示すブロック図である。本構成例の半導体装置１０は、図１で示した回路ブロック１１〜１８に加えて、静音化回路１９を有する。そこで、先と同様の構成については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、静音化回路１９の構成や動作について重点的に説明する。
【０１２０】
静音化回路１９は、軽負荷時のスイッチング周波数Ｆｓｗを人間の可聴域以上（例えば３０ｋＨｚ）に保つことにより可聴ノイズの発生を抑制するための回路ブロックであり、ゲート信号Ｇ１及びＧ２を監視して静音化信号Ｓ６を生成する。静音化信号Ｓ６は、基本的に、トランジスタＮ１のオンタイミング（ゲート信号Ｇ１の立上りエッジ）が到来してから次のオンタイミングが到来しないままで所定の閾値時間Ｔｔｈ（例えば３３μｓ）が経過したときにハイレベルとなり、トランジスタＮ２のオフタイミング（ゲート信号Ｇ２の立下りエッジ）が到来したときにローレベルとなる。
【０１２１】
ワンショットパルス生成回路１４は、比較信号Ｓ１と静音化信号Ｓ６の入力を各々受け付けており、一方の立上りエッジをトリガとしてセット信号Ｓ２にワンショットパルスを生成する。従って、比較信号Ｓ１がハイレベルに立ち上がらなくても、静音化信号Ｓ６がハイレベルに立ち上がれば、出力信号Ｓ４がハイレベルにセットされるので、トランジスタＮ１がオンとなる。すなわち、静音化信号Ｓ６は、比較信号Ｓ１を無視してトランジスタＮ１を強制的にオンさせるための強制オン信号として機能する。
【０１２２】
このような構成とすることにより、コンデンサＣ１を不必要に放電することなく、軽負荷時のスイッチング周波数Ｆｓｗを人間の可聴域以上に保つことができるので、従来よりも静音動作時の効率を向上することが可能となる。
【０１２３】
ただし、比較信号Ｓ１が未だハイレベルに立ち上がっていない状態（帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを未だ下回っていない状態）で、トランジスタＮ１を強制的にオンさせると、出力電圧Ｖｏｕｔが不必要に上昇してしまうおそれがある。
【０１２４】
そこで、オン時間設定回路１６は、静音化信号Ｓ６の入力を受け付けており、静音化回路１９によってトランジスタＮ１が強制的にオンされたとき、出力電圧Ｖｏｕｔが高いほどトランジスタＮ１のオン時間Ｔｏｎを短縮して出力電圧Ｖｏｕｔの上昇を抑制する機能を備えている。
【０１２５】
このような構成とすることにより、出力電圧Ｖｏｕｔを目標値Ｖｔａｒｇｅｔの＋１〜２％程度で安定させて、それ以上の過電圧状態とならないように制御することができる。
【０１２６】
図１６は、静音化回路１９の一構成例、及び、オン時間設定回路１６の第３構成例を示す回路図である。本構成例の静音化回路１９は、ワンショットパルス生成部１９１及び１９２と、タイマ部１９３と、ＲＳフリップフロップ１９４と、コンパレータ１９５と、ＮＯＲゲート１９６と、を含む。
【０１２７】
ワンショットパルス生成部１９１は、ゲート信号Ｇ１の立上りエッジをトリガとして信号Ｓａにワンショットパルスを生成する。
【０１２８】
ワンショットパルス生成部１９２は、ゲート信号Ｇ２の立下りエッジをトリガとして信号Ｓｃにワンショットパルスを生成する。
【０１２９】
タイマ部１９３は、信号Ｓａのワンショットパルスを受けて閾値時間Ｔｔｈのカウント動作を開始し、閾値時間Ｔｔｈのカウント動作を完了した時点で信号Ｓｂにワンショットパルスを生成する。すなわち、タイマ部１９３は、信号Ｓａを閾値時間Ｔｔｈだけ遅延させた信号Ｓｂを生成する。ただし、閾値時間Ｔｔｈのカウント動作は、信号Ｓａのワンショットパルスが入力される毎にリセットされる。従って、信号Ｓａのワンショットパルス生成間隔（トランジスタＮ１のスイッチング周期に相当）が閾値時間Ｔｔｈよりも短ければ、信号Ｓｂにワンショットパルスが生成されることはない。なお、タイマ部１９３としては、アナログタイマ及びデジタルタイマのいずれを用いても構わない。
【０１３０】
ＲＳフリップフロップ１９４は、セット端（Ｓ）に入力される信号Ｓｂの立上りエッジで信号Ｓｄ（反転出力信号）をローレベルにセットし、リセット端（Ｒ）に入力される信号Ｓｃの立上りエッジで信号Ｓｄをハイレベルにリセットする。従って、信号Ｓｄは、トランジスタＮ１のオンタイミング（ゲート信号Ｇ１の立上りエッジ）が到来してから次のオンタイミングが到来しないままで閾値時間Ｔｔｈが経過したときにローレベルとなり、トランジスタＮ２のオフタイミング（ゲート信号Ｇ２の立下りエッジ）が到来したときにハイレベルとなる。
【０１３１】
コンパレータ１９５は、非反転入力端（＋）に入力される分圧電圧Ｖｄｉｖと反転入力端（−）に入力される閾値電圧Ｖ１（出力電圧Ｖｏｕｔの上限値に相当）とを比較して信号Ｓｅを生成する。信号Ｓｅは、分圧電圧Ｖｄｉｖが閾値電圧Ｖ１よりも高いときにハイレベルとなり、分圧電圧Ｖｄｉｖが閾値電圧Ｖ１よりも低いときにローレベルとなる。
【０１３２】
ＮＯＲゲート１９６は、信号Ｓｄと信号Ｓｅとの否定論理和演算により静音化信号Ｓ６を生成する。静音化信号Ｓ６は、信号Ｓｄ及びＳｅの少なくとも一方がハイレベルであるときにローレベルとなり、信号Ｓｄ及びＳｅの両方がローレベルであるときにハイレベルとなる。すなわち、信号Ｓｅがローレベル（過電圧未検出時の論理レベル）であるときには、信号Ｓｄの論理反転信号が静音化信号Ｓ６として出力される。一方、信号Ｓｅがハイレベル（過電圧検出時の論理レベル）であるときには、信号Ｓｄの論理レベルに依ることなく、静音化信号Ｓ６がローレベルに固定される。従って、分圧電圧Ｖｄｉｖが閾値電圧Ｖ１を上回っている間、トランジスタＮ１の強制オン動作が停止される。
【０１３３】
例えば、完全な無負荷状態（Ｉｏｕｔ＝０Ａ）では、トランジスタＮ１のオン時間Ｔｏｎをいくら短縮しても、トランジスタＮ１の強制オン動作を繰り返すことによって出力電圧Ｖｏｕｔが過電圧状態に至り、分圧電圧Ｖｄｉｖが閾値電圧Ｖ１を上回る。このような場合には、ハイレベルの信号Ｓｅによって信号Ｓｄがマスクされ、トランジスタＮ１の強制オン動作が停止されるので、出力電圧Ｖｏｕｔの過電圧状態を解消することができる。
【０１３４】
なお、静音化信号Ｓ６は、比較信号Ｓ１とともにワンショットパルス生成回路１４に入力される。ワンショットパルス生成回路１４は、その入力段にＯＲゲート１４１を含み、比較信号Ｓ１と静音化信号Ｓ６のうち、いずれか一方の立上りエッジをトリガとしてセット信号Ｓ２にワンショットパルスを生成するように構成しておけばよい。
【０１３５】
第３構成例のオン時間設定回路１６Ｚは、第１構成例のオン時間設定回路１６Ｘ（図２を参照）をベースとしつつ、第２電圧生成回路の構成要素として、抵抗Ｘ５及びＸ６以外に、電流出力アンプＺ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＺ２及びＺ３と、コンデンサＺ４と、抵抗Ｚ５及びＺ６と、インバータＺ７と、スイッチＺ８及びＺ９とを新たに含む。そこで、第１構成例と同様の構成要素については、図２と同一の符号を付すことで重複した説明を割愛し、以下では、新たに追加された構成要素Ｚ１〜Ｚ９を中心に第２電圧生成回路の詳細な説明を行う。
【０１３６】
抵抗Ｘ５の第１端は、出力電圧Ｖｏｕｔが印加される外部端子Ｔ６に接続されている。抵抗Ｘ５の第２端は、抵抗Ｘ６の第１端に接続されている。抵抗Ｘ６の第２端は、接地端に接続されている。このように接続された抵抗Ｘ５及びＸ６は、互いの接続ノードから出力電圧Ｖｏｕｔを分圧した第１分圧電圧ＶＸ２ａを出力する第１抵抗ラダーとして機能する。従って、出力電圧Ｖｏｕｔが高いほど第１分圧電圧ＶＸ２ａも高くなる。
【０１３７】
抵抗Ｚ５の第１端は、出力電圧Ｖｏｕｔが印加される外部端子Ｔ６に接続されている。抵抗Ｚ５の第２端は、抵抗Ｚ６及びコンデンサＺ４の第１端に各々接続されている。抵抗Ｚ６及びコンデンサＺ４の第２端は、いずれも接地端に接続されている。このように接続された抵抗Ｚ５及びＺ６は、互いの接続ノードから出力電圧Ｖｏｕｔを分圧した第２分圧電圧ＶＸ２ｂを出力する第２抵抗ラダーとして機能する。
【０１３８】
電流出力アンプＺ１（ｇｍアンプないしトランスコンダクタンスアンプ）は、非反転入力端（＋）に入力される分圧電圧Ｖｄｉｖと反転入力端（−）に入力される基準電圧Ｖ２（＜Ｖ１）との差分に応じたオフセット電流ＩＺを生成する。従って、オフセット電流ＩＺは、分圧電圧Ｖｄｉｖ（延いては出力電圧Ｖｏｕｔ）が高いほど大きくなる。
【０１３９】
トランジスタＺ２のドレインは、電流出力アンプＺ１の出力端に接続されている。トランジスタＺ２及びＺ３のゲートは、いずれもトランジスタＺ２のドレインに接続されている。トランジスタＺ２及びＺ３のソースは、いずれも接地端に接続されている。トランジスタＺ３のドレインは、抵抗Ｚ５と抵抗Ｚ６との接続ノード（第２分圧電圧ＶＸ２ｂの出力端）に接続されている。このように接続されたトランジスタＺ２及びＺ３は、第２抵抗ラダーを形成する抵抗Ｚ５にオフセット電流ＩＺを流すことにより、抵抗Ｚ５での電圧降下分（＝ＩＺ×Ｚ５）だけ第２分圧電圧ＶＸ２ｂを引き下げるカレントミラーとして機能する。従って、第２分圧電圧ＶＸ２ｂは、オフセット電流ＩＺが大きいほど（延いては出力電圧Ｖｏｕｔが高いほど）引き下げられる。
【０１４０】
スイッチＺ８は、第１分圧電圧ＶＸ２ａの印加端とコンパレータＸ４の反転入力端（第２電圧ＶＸ２の印加端）との間に接続されており、インバータＺ７を介して入力される反転静音化信号Ｓ６Ｂ（静音化信号Ｓ６の論理反転信号）に応じてオン／オフされる。スイッチＺ８は、静音化回路１９の非動作時（Ｓ６Ｂ＝Ｈ）にオンとなり、静音化回路１９の動作時（Ｓ６Ｂ＝Ｌ）にオフとなる。一方、スイッチＺ９は、第２分圧電圧ＶＸ２ｂの印加端とコンパレータＸ４の反転入力端（第２電圧ＶＸ２の印加端）との間に接続されており、静音化信号Ｓ６に応じてオン／オフされる。スイッチＺ９は、静音化回路１９の非動作時（Ｓ６＝Ｌ）にオフとなり、静音化回路１９の動作時（Ｓ６＝Ｈ）にオンとなる。このように接続されたインバータＺ７、並びに、スイッチＺ８及びＺ９は、静音化回路１９の非動作時（Ｓ６＝Ｌ、Ｓ６Ｂ＝Ｈ）には、第１分圧電圧ＶＸ２ａを第２電圧ＶＸ２として選択し、静音化回路１９の動作時（Ｓ６＝Ｈ、Ｓ６Ｂ＝Ｌ）には、第２分圧電圧ＶＸ２ｂを第２電圧ＶＸ２として選択するセレクタとして機能する。
【０１４１】
以上より、第２電圧生成回路は、静音化回路１９の非動作時（Ｓ６＝Ｌ、Ｓ６Ｂ＝Ｈ）には、第１分圧電圧ＶＸ２ａを選択出力することにより、先の第１構成例（図２）と同様の第２電圧ＶＸ２を生成するように動作し、静音化回路１９の動作時（Ｓ６＝Ｈ、Ｓ６Ｂ＝Ｌ）には、第２分圧電圧ＶＸ２ｂを選択出力することにより、出力電圧Ｖｏｕｔが高いほど第２電圧ＶＸ２を引き下げるように動作する。
【０１４２】
図１７は、静音動作の一例を示すタイムチャートであり、上から順に、出力信号Ｓ４、ゲート信号Ｇ１及びＧ２、スイッチ電圧Ｖｓｗ、コイル電流ＩＬ、信号Ｓａ〜Ｓｄ、静音化信号Ｓ６、並びに、オン時間設定回路１６Ｚの内部電圧（第１電圧ＶＸ１、第２電圧ＶＸ２、第１分圧電圧ＶＸ２ａ、及び、第２分圧電圧ＶＸ２ｂ）が描写されている。なお、本図の前提条件として、比較信号Ｓ１及び信号Ｓｅは、いずれも常にローレベルとする。
【０１４３】
時刻ｔ２０以前には、軽負荷時の省電力動作（逆流遮断動作）によってゲート信号Ｇ１及びＧ２がいずれもローレベルとされており、トランジスタＮ１及びＮ２が同時オフ状態となっている。
【０１４４】
時刻ｔ２０において、信号Ｓｂにワンショットパルスが生成され、信号Ｓｄがローレベルにセットされると、静音化信号Ｓ６がハイレベルに立ち上がる。その結果、セット信号Ｓ２（不図示）にワンショットパルスが生成されるので、出力信号Ｓ４がハイレベルにセットされる。なお、出力信号Ｓ４がハイレベルに立ち上がると、第１電圧ＶＸ１が上昇し始める。また、静音化信号Ｓ６がハイレベルに立ち上がると、第２電圧ＶＸ２が第１分圧電圧ＶＸ２ａから第２分圧電圧ＶＸ２ｂに切り替わる。
【０１４５】
時刻ｔ２０から所定の同時オフ時間Ｔｄが経過すると、時刻ｔ２１において、ゲート信号Ｇ１がハイレベルに立ち上がる。その結果、トランジスタＮ１がオンとなるので、スイッチ電圧Ｖｓｗがほぼ入力電圧Ｖｉｎまで上昇して、コイル電流ＩＬが増大し始める。このとき、第２電圧ＶＸ２（＝ＶＸ２ｂ）は、出力電圧Ｖｏｕｔ（不図示）の上昇に伴って低下していく。また、ゲート信号Ｇ１がハイレベルに立ち上がると、信号Ｓａにワンショットパルスが生成されるので、閾値時間Ｔｔｈのカウント動作が開始される。
【０１４６】
時刻ｔ２２において、第１電圧ＶＸ１が第２電圧ＶＸ２（＝ＶＸ２ｂ）よりも高くなると、リセット信号Ｓ３（不図示）がハイレベルに立ち上がるので、出力信号Ｓ４がローレベルにリセットされて、ゲート信号Ｇ１がローレベルに立ち下がる。その結果、トランジスタＮ１及びＮ２が同時オフ状態となるので、スイッチ電圧Ｖｓｗが負電圧（＝ＧＮＤ−Ｖｆ、ただし、ＶｆはトランジスタＮ２に付随する寄生ダイオードの順方向降下電圧）まで低下し、コイル電流ＩＬが減少に転じる。
【０１４７】
なお、時刻ｔ２１〜ｔ２２は、トランジスタＮ１のオン時間Ｔｏｎに相当する。先にも述べたように、出力電圧Ｖｏｕｔが高いほど、第２電圧ＶＸ２（＝ＶＸ２ｂ）が引き下げられて、第１電圧ＶＸ１と第２電圧ＶＸ２（＝ＶＸ２ｂ）との交差タイミングが早められる。すなわち、出力電圧Ｖｏｕｔが高いほど、トランジスタＮ１のオン時間Ｔｏｎが短縮される。従って、トランジスタＮ１の強制オン動作に伴う出力電圧Ｖｏｕｔの上昇を適切に抑制することが可能となる。
【０１４８】
時刻ｔ２２から所定の同時オフ時間Ｔｄが経過すると、時刻ｔ２３において、ゲート信号Ｇ２がハイレベルに立ち上がる。その結果、トランジスタＮ２がオンとなるので、スイッチング出力段２０がダイオード整流動作から同期整流動作に切り替わり、スイッチ電圧Ｖｓｗがほぼ０Ｖ（＝ＧＮＤ−ＩＬ×ＲＯＮ）まで上昇する。
【０１４９】
時刻ｔ２４において、コイル電流ＩＬがゼロ値を下回り、トランジスタＮ２への逆流電流が生じてスイッチ電圧Ｖｓｗの極性が負から正に切り替わると、逆流検出信号Ｓ５（不図示）がハイレベルに立ち上がるので、ゲート信号Ｇ２がローレベルに立ち下がる。その結果、トランジスタＮ１及びＮ２が同時オフ状態となるので、スイッチ電圧Ｖｓｗは、共振状態を経てほぼ出力電圧Ｖｏｕｔに落ち着く。また、ゲート信号Ｇ２がローレベルに立ち下がると、信号Ｓｃにワンショットパルスが生成されるので、信号Ｓｄがハイレベルにリセットされて、静音化信号Ｓ６がローレベルに立ち下がる。その結果、第２電圧ＶＸ２が第２分圧電圧ＶＸ２ｂから第１分圧電圧ＶＸ２ａに切り替わる。
【０１５０】
その後、ゲート信号Ｇ１のハイレベルタイミングが到来しないまま、閾値時間Ｔｔｈのカウント動作が完了すると、時刻ｔ２５において、信号Ｓｂにワンショットパルスが生成される。この状況は、先の時刻ｔ２０と同様であるり、時刻ｔ２５以降についても、軽負荷状態が継続する限り、上記の静音動作が繰り返されることになる。
【０１５１】
上記の静音動作によれば、コンデンサＣ１を不必要に放電することなく、出力電圧Ｖｏｕｔを目標値Ｖｔａｒｇｅｔ付近に維持しながら、軽負荷時のスイッチング周波数Ｆｓｗを人間の可聴域以上に保つことができるので、従来よりも静音動作時の効率を向上することが可能となる。また、トランジスタＮ２を強制的にオンさせていた従来手法と異なり、トランジスタＮ１を複数周期に亘って連続的にオンしてしまうこともないので、さらなる効率の向上を期待することができる。
【０１５２】
図１８は、負荷漸増時における静音動作の一例を示すタイムチャートであり、上から順に、第１電圧ＶＸ１及び第２分圧電圧ＶＸ２ｂ、スイッチ電圧Ｖｓｗ、コイル電流ＩＬ、並びに、出力電圧Ｖｏｕｔが描写されている。また、図１９及び図２０は、それぞれ図１８における破線領域α及びβの拡大図である。
【０１５３】
出力電流Ｉｏｕｔの小さい軽負荷時には、出力電圧Ｖｏｕｔの上昇を抑制するために、第２分圧電圧ＶＸ２ｂが大きく引き下げられてオン時間Ｔｏｎが短縮される。一方、出力電流Ｉｏｕｔが増大して出力電圧Ｖｏｕｔの上昇量が小さくなるに連れて、第２分圧電圧ＶＸ２ｂの引き下げ量も小さくなり、オン時間Ｔｏｎが通常時の長さに近付いていく。
【０１５４】
なお、出力電流Ｉｏｕｔの増大に伴ってトランジスタＮ１のスイッチング周期が閾値時間Ｔｔｈよりも短くなるタイミング（メインコンパレータ１３が通常通りに反応し始めるタイミング）と、出力電圧Ｖｏｕｔの過電圧状態が緩和されてオン時間Ｔｏｎが通常状態に戻るタイミング（第２分圧電圧ＶＸ２ｂの引き下げが終了されるタイミング）については、双方が同一であるか、或いは、後者がより早いことが望ましい。
【０１５５】
図２１は、静音動作の停止解除例を示すタイムチャートであり、上から順に、出力電流Ｉｏｕｔ、出力電圧Ｖｏｕｔ、スイッチング周波数Ｆｓｗ、及び、スイッチ電圧Ｖｓｗが描写されている。
【０１５６】
先にも述べたように、例えば、完全な無負荷状態（Ｉｏｕｔ＝０Ａ）では、トランジスタＮ１のオン時間Ｔｏｎをいくら短縮しても、トランジスタＮ１の強制オン動作を繰り返すことによって出力電圧Ｖｏｕｔが過電圧状態に至るので、コンパレータ１９５で生成される信号Ｓｅ（不図示）がハイレベルに立ち上がり、先述の静音動作（トランジスタＮ１の強制オン動作）が停止される。
【０１５７】
ただし、出力電流Ｉｏｕｔが増大し始めて、出力電圧Ｖｏｕｔの過電圧状態が解消されると、静音動作の停止状態が遅滞なく解除されて、スイッチング周波数Ｆｓｗが人間の可聴域以上に維持される。
【０１５８】
＜負荷急減時のオーバーシュート＞
図２２は、負荷急減時（例えば−７Ａ＠２．５Ａ／μｓ）に出力電圧Ｖｏｕｔのオーバーシュートが発生する原理を説明するためのタイムチャートであり、上から順に、比較信号Ｓ１、帰還電圧Ｖｆｂ、ソース電圧Ｖｓ、基準電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔ、スイッチ電圧Ｖｓｗ、出力電流Ｉｏｕｔ、及び、コイル電流ＩＬが描写されている。
【０１５９】
出力電流Ｉｏｕｔが急激に減少すると、余剰となるコイル電流ＩＬにより出力電圧Ｖｏｕｔが上昇する。特に、図７のリップルインジェクション回路１１を採用していた場合には、そのリップル生成動作に起因して、出力電圧Ｖｏｕｔのオーバーシュートを助長してしまうおそれがある。以下では、図７を適宜参照しながらその理由について説明する。
【０１６０】
定常負荷時には、トランジスタＮ１のオフ期間Ｔｏｆｆ(ゲート信号Ｇ１のローレベル期間）が十分に短いので、リップル電圧Ｖｒｐｌが負になるまで第２電流Ｉ２によるコンデンサ１１４の放電動作が継続されることはない。従って、トランジスタＮ１がオンされてリップル電圧Ｖｒｐｌがゼロ値にリセットされた後、次の周期でトランジスタＮ１が再びオンされるまでの間、リップル電圧Ｖｒｐｌは常に正に維持されるので、帰還電圧Ｖｆｂはソース電圧Ｖｓ（リップルインジェクション前の分圧電圧Ｖｄｉｖに相当）よりも常に高い状態に維持される。
【０１６１】
一方、負荷急減時には、トランジスタＮ１のオフ期間Ｔｏｆｆが長くなるので、リップル電圧Ｖｒｐｌが負になるまで第２電流Ｉ２によるコンデンサ１１４の放電動作が継続される場合がある。このような状況に陥ると、帰還電圧Ｖｆｂがソース電圧Ｖｓよりも低くなるので、帰還電圧Ｖｆｂが本来よりも早いタイミングで基準電圧Ｖｒｅｆを下回り、比較信号Ｓ１がハイレベルに立ち上がる。その結果、トランジスタＮ１が不必要にオンされてしまい（図中の破線楕円を参照）、コイルＬ１にエネルギが再チャージされるので、出力電圧Ｖｏｕｔのオーバーシュートが助長される。
【０１６２】
＜オーバーシュート抑制回路＞
図２３は、オーバーシュート抑制回路３０の一構成例を示す図である。本構成例のオーバーシュート抑制回路３０は、クロスコンパレータ３１を含み、リップル電圧Ｖｒｐｌの極性反転タイミング（正負反転タイミング）を監視して出力電圧Ｖｏｕｔのオーバーシュートを抑制する。
【０１６３】
クロスコンパレータ３１は、反転入力端（−）に入力される帰還電圧Ｖｆｂ（コンデンサ１１４の正極電圧に相当）と、非反転入力端（＋）に入力されるソース電圧Ｖｓ（コンデンサ１１４の負極電圧に相当）とを比較して極性反転検出信号Ｓ３０を生成する。極性反転検出信号Ｓ３０は、帰還電圧Ｖｆｂがソース電圧Ｖｓよりも高いときにローレベルとなり、帰還電圧Ｖｆｂがソース電圧Ｖｓよりも低いときにハイレベルとなる。すなわち、極性反転検出信号Ｓ３０は、リップル電圧Ｖｒｐｌが正であるときにローレベルとなり、リップル電圧Ｖｒｐｌが負であるときにハイレベルとなる。
【０１６４】
このように、本構成例のオーバーシュート抑制回路３０は、リップル電圧Ｖｒｐｌの極性反転タイミングが到来するまでにトランジスタＮ１のスイッチング周期が満了しない場合、言い換えれば、リップル電圧Ｖｒｐｌが正から負に切り替わった時点で次周期におけるトランジスタＮ１のオンタイミングが到来していない場合に、オーバーシュート抑制機能を働かせるべく、極性反転検出信号Ｓ３０をハイレベルに立ち上げる。
【０１６５】
放電制御部１１７は、図９の構成要素に加えて、ＯＲゲート１１７ｄをさらに含む。ＯＲゲート１１７ｄは、ワンショットパルス生成部１１７ａから入力されるフォール検出信号Ｓｆと、オーバーシュート抑制回路３０から入力される極性反転検出信号Ｓ３０との論理和信号Ｓｆ２を生成してＲＳフリップフロップ１１７のセット端（Ｓ）に出力する。
【０１６６】
論理和信号Ｓｆ２は、フォール検出信号Ｓｆと極性反転検出信号Ｓ３０の少なくとも一方がハイレベルであるときにハイレベルとなり、フォール検出信号Ｓｆと極性反転検出信号Ｓ３０の両方がローレベルであるときにローレベルとなる。
【０１６７】
従って、負荷急減時にコンデンサ１１４の放電動作が続いてリップル電圧Ｖｒｐｌが正から負へ切り替わり、極性反転検出信号Ｓ３０がハイレベルに立ち上がると、論理和信号Ｓｆ２がハイレベルに立ち上がる。その結果、フォール検出信号Ｓｆのワンショットパルスを待つことなく、放電制御信号Ｓｘがハイレベルにセットされるので、放電スイッチ１１６がオンされてリップル電圧Ｖｒｐｌがリセットされる。
【０１６８】
このように、放電制御部１１７は、極性反転検出信号Ｓ３０の入力を受け付けており、トランジスタＮ２のオフタイミングだけでなく、リップル電圧Ｖｒｐｌが正から負へ切り替わったときにも、放電スイッチ１１６をオンさせてリップル電圧Ｖｒｐｌをゼロ値にリセットする。
【０１６９】
上記の構成を採用することにより、負荷急減時でもリップル電圧Ｖｒｐｌが負とならないので、帰還電圧Ｖｆｂが本来よりも早いタイミングで基準電圧Ｖｒｅｆを下回ることはない。従って、トランジスタＮ１が不必要にオンされなくなるので、出力電圧Ｖｏｕｔのオーバーシュートを抑制することが可能となり、延いては、コンデンサＣ１のさらなる低容量化を実現することが可能となる。
【０１７０】
なお、リップル電圧Ｖｒｐｌの極性反転タイミングを正確に検出するためには、クロスコンパレータ３１のオフセットをトリミングにより削減しておくことが望ましい。また、リップル電圧Ｖｒｐｌのリセット時に発生するスパイクノイズが帰還電圧Ｖｆｂに重畳しないように、コンデンサ１１４の両端間をショートするためのスイッチ１１６としては、スイッチドキャパシタなどで用いられるアナログスイッチを活用することが望ましい。
【０１７１】
図２４は、オーバーシュートの第１抑制動作（リップル電圧Ｖｒｐｌのリセット動作）を具体的に説明するためのタイムチャートであり、上から順に、比較信号Ｓ１、極性反転検出信号Ｓ３０、帰還電圧Ｖｆｂ、ソース電圧Ｖｓ、基準電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔ、スイッチ電圧Ｖｓｗ、出力電流Ｉｏｕｔ、及び、コイル電流ＩＬが描写されている。
【０１７２】
先にも述べたように、出力電流Ｉｏｕｔが急激に減少すると、余剰となるコイル電流ＩＬにより出力電圧Ｖｏｕｔが上昇するので、ソース電圧Ｖｓ（リップルインジェクション前の分圧電圧Ｖｄｉｖに相当）が基準電圧Ｖｒｅｆよりも高くなる。
【０１７３】
従って、負荷急減時に第２電流Ｉ２によるコンデンサ１１４の放電動作が続くと、帰還電圧Ｖｆｂは、基準電圧Ｖｒｅｆを下回るよりも先にソース電圧Ｖｓを下回る（図中の小丸印を参照）。このとき、クロスコンパレータ３１で生成される極性反転検出信号Ｓ３０がハイレベルに立ち上がるので、コンデンサ１１４の両端間がショートされて帰還電圧Ｖｆｂとソース電圧Ｖｓとが一致される。
【０１７４】
その結果、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを下回るタイミングを遅らせることができるので、トランジスタＮ１の不必要なオンを防止して、出力電圧Ｖｏｕｔのオーバーシュートを抑制することが可能となる。
【０１７５】
図２５は、逆流検出回路１８の一構成例を示す図である。本構成例の逆流検出回路１８は、コンパレータ１８１と、ＡＮＤゲート１８２と、ＲＳフリップフロップ１８３と、ＯＲゲート１８４と、を含む。
【０１７６】
コンパレータ１８１は、非反転入力端（＋）に入力されるスイッチ電圧Ｖｓｗと、反転入力端（−）に入力される閾値電圧ＶＺ（例えば−０．００１Ｖ）とを比較してゼロクロス検出信号ＳＡを生成する。ゼロクロス検出信号ＳＡは、スイッチ電圧Ｖｓｗが閾値電圧ＶＺよりも低いときにローレベルとなり、スイッチ電圧Ｖｓｗが閾値電圧ＶＺよりも高いときにハイレベルとなる。すなわち、ゼロクロス検出信号ＳＡは、コイル電流ＩＬが正方向（接地端からトランジスタＮ２を介してコイルＬ１に向かう方向）へ流れているときにローレベルとなり、コイル電流ＩＬが負方向（コイルＬ１からトランジスタＮ２を介して接地端に向かう方向）へ流れているとき（すなわち、トランジスタＮ２に逆流電流が流れているとき）にハイレベルとなる。
【０１７７】
ＡＮＤゲート１８２は、ゼロクロス検出信号ＳＡとゲート信号Ｇ２の論理積信号ＳＢを生成してＲＳフリップフロップ１８３のセット端（Ｓ）に出力する。論理積信号ＳＢは、ゼロクロス検出信号ＳＡとゲート信号Ｇ２のいずれか一方がローレベルであるときにローレベルとなり、ゼロクロス検出信号ＳＡとゲート信号Ｇ２の両方がハイレベルであるときにハイレベルとなる。すなわち、ゲート信号Ｇ２のハイレベル期間（トランジスタＮ２のオン期間）にのみゼロクロス検出信号ＳＡが有効とされ、ゲート信号Ｇ２のローレベル期間(トランジスタＮ２のオフ期間）にはゼロクロス検出信号ＳＡが無効とされる。
【０１７８】
ＲＳフリップフロップ１８３は、セット端（Ｓ）に入力される論理積信号ＳＢの立上りエッジで逆流検出信号ＳＣ（図１の逆流検出信号Ｓ５に相当）をハイレベルにセットし、リセット端（Ｒ）に入力されるゲート信号Ｇ１の立上りエッジで逆流検出信号ＳＣをローレベルにリセットする。すなわち、逆流検出信号ＳＣは、トランジスタＮ２のオン期間中に逆流電流が検出された時点でハイレベル（逆流検出時の論理レベル）にラッチされ、次周期におけるトランジスタＮ１のオンタイミングでローレベル（逆流未検出時の論理レベル）にリセットされる。
【０１７９】
ＯＲゲート１８４は、ＲＳフリップフロップ１８３から入力される逆流検出信号ＳＣとオーバーシュート抑制回路３０から入力される極性反転検出信号Ｓ３０との論理和演算を行うことにより、同期整流停止信号Ｓ５’を生成する。同期整流停止信号Ｓ５’は、逆流検出信号ＳＣと極性反転検出信号Ｓ３０の少なくとも一方がハイレベルであるときにハイレベルとなり、逆流検出信号Ｓ５と極性反転検出信号Ｓ３０の両方がローレベルであるときにローレベルとなる。
【０１８０】
ゲートドライバ回路１７は、先出の逆流検出信号Ｓ５に代えて同期整流停止信号Ｓ５’の入力を受け付けており、同期整流停止信号Ｓ５’がハイレベルであるときには、出力信号Ｓ４に依ることなくトランジスタＮ２を強制的にオフするようにゲート信号Ｇ２を生成する。すなわち、ゲートドライバ回路１７は、トランジスタＮ２への逆流電流が検出されたときだけでなく、負荷急減時にリップル電圧Ｖｒｐｌが正から負へ切り替わったときにもトランジスタＮ２を強制的にオフさせる。
【０１８１】
図２６は、オーバーシュートの第２抑制動作（トランジスタＮ２の強制オフ動作）を具体的に説明するためのタイムチャートであり、上から順に、比較信号Ｓ１、極性反転検出信号Ｓ３０、帰還電圧Ｖｆｂ、ソース電圧Ｖｓ、基準電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔ、スイッチ電圧Ｖｓｗ、出力電流Ｉｏｕｔ、及び、コイル電流ＩＬが描写されている。
【０１８２】
負荷電流Ｉｏｕｔが急激に減少した結果、時刻ｔ３０において、極性反転検出信号Ｓ３０がハイレベルに立ち上がると、トランジスタＮ２が強制的にオフされるので、トランジスタＮ１及びＮ２が同時オフ状態となる。すなわち、負荷急減時には、スイッチング電源装置１が同期整流状態からダイオード整流状態に切り替わり、スイッチ電圧Ｖｓｗが負に引き下げられる。
【０１８３】
その結果、時刻ｔ３０以降、コイルＬ１の両端に掛かる電圧が大きくなり、コイル電流ＩＬの消費を促すことができるので、出力電圧Ｖｏｕｔのオーバーシュートを抑制することが可能となる。
【０１８４】
＜スリープ機能＞
図２７は、スイッチング電源装置の第３実施形態（スリープ機能を備えた半導体装置１０の一構成例）を示すブロック図である。本構成例の半導体装置１０は、図１で示した外部端子Ｔ１〜Ｔ７に加えて、モード切替信号Ｓ７の外部入力を受け付けるための外部端子Ｔ８を有する。そこで、先と同様の構成については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、スリープ機能について重点的に説明する。
【０１８５】
半導体装置１０には、スリープ対象回路（本図の例では、オン時間設定回路１６と逆流検出回路１８）の動作モードを切り替えるためのモード切替信号Ｓ７が外部入力されている。例えば、モード切替信号Ｓ７がローレベルであるときには、スリープ対象回路が通常モードに切り替えられる。一方、モード切替信号Ｓ７がハイレベルであるときには、スリープ対象回路がより省電力のスリープモード（必要最低限の回路ブロックのみに電力供給を行うことで半導体装置１０の消費電力を低減する動作モード）に切り替えられる。
【０１８６】
モード切替信号Ｓ７は、オン時間設定回路１６と逆流検出回路１８に入力されている。モード切替信号Ｓ７がローレベルとされている場合には、出力帰還制御の安定性向上を優先すべく、オン時間設定回路１６及び逆流検出回路１８が常時オンとされる。一方、モード切替信号Ｓ７がハイレベルとされている場合には、軽負荷時の効率向上を優先すべく、オン時間設定回路１６及び逆流検出回路１８が必要に応じてオン／オフ制御される。
【０１８７】
図２８は、オン時間設定回路１６及び逆流検出回路１８のスリープ動作（モード切替信号Ｓ７がハイレベルである場合の動作）を示すタイムチャートであり、上から順に、帰還電圧Ｖｆｂ、基準電圧Ｖｒｅｆ、セット信号Ｓ２、リセット信号Ｓ３、ゲート信号Ｇ１及びＧ２、コイル電流ＩＬ、スイッチ電圧Ｖｓｗ、逆流検出信号Ｓ５、並びに、オン時間設定回路１６及び逆流検出回路１８のオン／オフ状態が描写されている。
【０１８８】
時刻ｔ４１において、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを下回り、セット信号Ｓ２にワンショットパルスが生成されると、ゲート信号Ｇ１がハイレベルに立ち上げられてトランジスタＮ１がオンされる。一方、時刻ｔ４１〜ｔ４２では、ゲート信号Ｇ２がローレベルに維持されており、トランジスタＮ２はオフされたままとなる。その結果、時刻ｔ４１〜ｔ４２では、スイッチ電圧Ｖｓｗがほぼ入力電圧Ｖｉｎまで上昇して、コイル電流ＩＬが増大していく。
【０１８９】
また、時刻ｔ４１では、セット信号Ｓ２のワンショットパルス（または比較信号Ｓ１の立上りエッジ）をトリガとして、オン時間設定回路１６及び逆流検出回路１８がそれぞれオンされる。従って、オン時間設定回路１６は、トランジスタＮ１のオン直後からオン時間Ｔｏｎの計時を開始することができる。
【０１９０】
時刻ｔ４２において、オン時間設定回路１６によるオン時間Ｔｏｎの計時が完了し、リセット信号Ｓ３にワンショットパルスが生成されると、ゲート信号Ｇ１がローレベルに立ち下げられ、ゲート信号Ｇ２がハイレベルに立ち上げられる。その結果、トランジスタＮ１がオフとなり、トランジスタＮ２がオンとなる。このとき、コイルＬ１には、それまでと同一の方向にコイル電流ＩＬを流し続けようとする誘起電力が生じるので、コイル電流ＩＬは、接地端からトランジスタＮ２を介してコイルＬ１に流れ込む。従って、スイッチ電圧Ｖｓｗは、接地電圧ＧＮＤよりもトランジスタＮ２での電圧降下分だけ低い負の電圧値まで低下する。
【０１９１】
なお、図２８では、トランジスタＮ１及びＮ２のオン／オフ遷移タイミングが完全に一致しているが、貫通電流防止の観点から、トランジスタＮ１及びＮ２のオン／オフ遷移タイミングに遅延を与えてトランジスタＮ１及びＮ２の同時オフ期間を設けても構わない。
【０１９２】
また、オン時間設定回路１６は、オン時間Ｔｏｎの計時が完了した時点で遅滞なくオフとなる。より具体的に述べると、オン時間設定回路１６は、リセット信号Ｓ３にワンショットパルスを生成した後、自身への電力供給経路を遮断する。このようなオン／オフ制御を行うことにより、オン時間設定回路１６の消費電力を削減して、軽負荷時の効率向上を実現することが可能となる。
【０１９３】
ここで、負荷に流れる出力電流Ｉｏｕｔが大きい重負荷時には、コイルＬ１に蓄えられているエネルギが大きいので、ゲート信号Ｇ１が再びハイレベルに立ち上げられる時刻ｔ４４まで、コイル電流ＩＬはゼロ値を下回ることなく負荷に向けて流れ続け、スイッチ電圧Ｖｓｗは負の電圧値に維持される。一方、負荷に流れる出力電流Ｉｏｕｔが小さい軽負荷時には、コイルＬ１に蓄えられているエネルギが少ないので、時刻ｔ４３において、コイル電流ＩＬがゼロ値を下回り、トランジスタＮ２への逆流電流が生じて、スイッチ電圧Ｖｓｗの極性が負から正に切り替わる。このような状態では、コンデンサＣ１に蓄えられた電荷を接地端に捨てていることになるので、軽負荷時における効率低下の原因となる。
【０１９４】
そこで、半導体装置１０は、逆流検出回路１８を用いて逆流電流（スイッチ電圧Ｖｓｗの極性反転）の有無に応じた逆流検出信号Ｓ５を生成し、そのハイレベル期間（時刻ｔ４３〜ｔ４４）において、トランジスタＮ２を強制的にオフさせる構成とされている。このような構成とすることにより、トランジスタＮ２への逆流電流を速やかに遮断することができるので、軽負荷時における効率低下を解消することが可能となる。
【０１９５】
なお、逆流検出回路１８は、逆流検出動作が完了した時点で遅滞なくオフとなる。具体的に述べると、逆流検出回路１８は、逆流検出信号Ｓ５をハイレベルに立ち上げた後、自身への電力供給経路を遮断する。このようなオン／オフ制御を行うことにより、逆流検出回路１６の消費電力を削減して、軽負荷時の効率向上を実現することが可能となる。
【０１９６】
時刻ｔ４５以降も、上記と同様に、逆流検出時のスイッチング停止処理と、オン時間設定回路１６及び逆流検出回路１８のオン／オフ制御が繰り返される。すなわち、スリープモードの半導体装置１０は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを上回っている間、トランジスタＮ１及びＮ２のスイッチング動作を停止した上で、メインコンパレータ１３以外の回路ブロックをオフすることにより、自己消費電流をできる限り低減する。その後、メインコンパレータ１３で出力電圧Ｖｏｕｔの低下が検知されると、オフしていた回路ブロックを復帰してトランジスタＮ１及びＮ２のスイッチング動作を再開する。このような構成とすることにより、半導体装置１０の平均消費電流を引き下げることができるので、軽負荷時の効率向上を実現することが可能となる。
【０１９７】
＜過電流保護回路＞
次に、スリープ機能を備えた過電流保護回路について説明する。図２９は、過電流保護回路の一構成例を示す図である。本構成例の過電流保護回路４０は、Ｄフリップフロップ４１と過電流保護部４２とを含む。
【０１９８】
Ｄフリップフロップ４１は、クロック端に入力される出力信号Ｓ４の立上りエッジをトリガとして、データ端（Ｄ）に入力される逆流検出信号Ｓ５をラッチし、そのラッチ出力を出力端（Ｑ）からスリープ信号ＳＬＰとして出力する。
【０１９９】
過電流保護部４２は、負荷に流れる出力電流Ｉｏｕｔ、または、コイルＬ１に流れるコイル電流ＩＬ、若しくは、トランジスタＮ１ないしＮ２に流れるスイッチ電流を監視して過電流保護信号Ｓ８を生成する。過電流保護信号Ｓ８は、監視対象電流が閾値よりも大きいとき（過電流検出時）にハイレベルとなり、監視対象電流が閾値よりも小さいとき（過電流未検出時）にローレベルとなる。
【０２００】
また、過電流保護部４２は、スリープ信号ＳＬＰに応じてオン／オフされる。より具体的に述べると、スリープ信号ＳＬＰがハイレベルであるときには、過電流保護部４２がオフされて駆動電流の消費量が削減される。一方、スリープ信号ＳＬＰがローレベルであるときには、過電流保護部４２がオンされて過電流保護機能が有効化される。
【０２０１】
ゲートドライバ回路１７は、過電流保護信号Ｓ８の入力を受け付けており、過電流保護信号Ｓ８がハイレベルであるときには、過電流保護動作としてトランジスタＮ１及びＮ２のスイッチング動作が強制的に停止される。
【０２０２】
図３０は、過電流保護回路４０のスリープ動作を示すタイムチャートであり、上から順に、スイッチ電圧Ｖｓｗ、出力電圧Ｖｏｕｔ、コイル電流ＩＬ、出力電流Ｉｏｕｔ、逆流検出信号Ｓ５、スリープ信号ＳＬＰ、及び、過電流保護信号Ｓ８が描写されている。
【０２０３】
出力電流Ｉｏｕｔの小さい軽負荷時（時刻ｔ５２以前）には、トランジスタＮ１をオンしてもコイルＬ１に十分なエネルギが蓄えられないので、各周期毎にコイル電流ＩＬがゼロ値を下回る（時刻ｔ５１を参照）。従って、過電流を伴うような異常（負荷短絡など）が生じない限り、軽負荷時には、Ｄフリップフロップ４１でのラッチタイミングよりも前に逆流検出信号Ｓ５がハイレベルとなるので、スリープ信号ＳＬＰは常にハイレベルに維持される。その結果、軽負荷時には基本的に過電流保護部４２がオフされて駆動電流の消費量が削減される。
【０２０４】
なお、スリープ信号ＳＬＰがハイレベルであるという状態は、すなわち、出力電流Ｉｏｕｔが小さく過電流保護動作の必要性に乏しい状態であるということができるので、過電流保護部４２をオフしておいてもスイッチング電源装置１の安全性を損なうことはない。
【０２０５】
一方、時刻ｔ５２において、出力電流Ｉｏｕｔの増大（スリープモードから通常モードへの復帰、或いは、負荷短絡などに起因する過電流の発生）が生じると、コイル電流ＩＬがゼロ値を下回らなくなり、逆流検出信号Ｓ５がハイレベルに立ち上がらなくなるので、スリープ信号ＳＬＰがローレベルに立ち下げられる。
【０２０６】
本図の例に即して具体的に説明する。時刻ｔ５２で出力電流Ｉｏｕｔが急増して以降、最初に到来するＤフリップフロップ４１のラッチタイミング（時刻ｔ５３）では、直前のスイッチング周期で逆流電流が検出されていたことに伴い、逆流検出信号Ｓ５がハイレベルとなっているので、これをラッチしたスリープ信号ＳＬＰもハイレベルのままとなる。
【０２０７】
一方、時刻ｔ５３で逆流検出信号Ｓ５がローレベルにリセットされた後、次に到来する２回目のラッチタイミング（時刻ｔ５４）では、もはやコイル電流ＩＬがゼロ値を下回っらず、逆流検出信号Ｓ６がローレベルに維持されているので、これをラッチしたスリープ信号ＳＬＰはハイレベルからローレベルに立ち下がる。その結果、過電流保護部４２がオンされて過電流保護動作が実施されるので、出力電流Ｉｏｕｔの上昇が抑えられる。
【０２０８】
なお、出力電流Ｉｏｕｔが急増してもコイルＬ１にエネルギがチャージされるまでには相応の時間を要する。従って、上記のタイミングで過電流保護部４２を復帰させることができれば、十分に有効な過電流保護動作を掛けることが可能である。
【０２０９】
また、以上では、出力電流Ｉｏｕｔの増大に伴うスリープ解除動作を例に挙げて説明を行ったが、これとは逆に、出力電流Ｉｏｕｔの減少に伴うスリープ移行動作についても、上記の説明に倣って理解することができる。すなわち、負荷が軽くなりコイル電流ＩＬが連続モードから不連続モードに遷移した場合には、不連続モード遷移後に到来する２回目のラッチタイミングでスリープ信号ＳＬＰがローレベルからハイレベルに立ち上がり、過電流保護部４２がオフされることになる。
【０２１０】
上記したように、本構成例の過電流保護回路４０は、スイッチング周期毎に逆流検出信号Ｓ５（逆流電流の検出結果）をラッチし、そのラッチ出力であるスリープ信号ＳＬＰに応じて過電流保護部４０のオン／オフ制御を行う。具体的に述べると、過電流保護回路４０は、直前のスイッチング周期で逆流電流が検出されていたことを受けてオフとなり、直前のスイッチング周期で逆流電流が検出されていなかったことを受けてオンとなる。
【０２１１】
このような構成とすることにより、電流連続モードであるか電流不連続モードであるかに応じて、過電流保護回路４０をオン／オフさせることができるので、過電流保護機能の有効性を損なうことなく、軽負荷時の高効率化を実現することが可能となる。
【０２１２】
また、先のオン時間設定回路１６や逆流検出回路１８と同じく、モード切替信号Ｓ７の入力を受け付けるスリープ対象回路として、過電流保護回路４０を含めることも可能である。その場合、例えば、モード切替信号Ｓ７がローレベルとされているときには、過電流保護回路４０を常時オンとし、モード切替信号Ｓ７がハイレベルとされているときには、過電流保護回路４０を逆流検出信号Ｓ５に応じてオン／オフ制御すればよい。
【０２１３】
＜モード切替制御回路＞
図３１は、モード切替制御回路６０（及びその周辺回路）を備えた半導体装置１０の一構成例を示す図である。本構成例の半導体装置１０は、スリープ対象回路５０と、モード切替制御回路６０と、スリープ対象外回路７０と、ノイズマスク回路８０と、を有する。
【０２１４】
スリープ対象回路５０は、モード切替信号Ｓ７に応じてその動作モードが通常モードとスリープモードのいずれか一方に切り替えられる回路ブロックである。なお、本構成例の半導体装置１０では、先述のオン時間設定回路１６や逆流検出回路１８に加えて、メインコンパレータ１３やバイアス電流生成回路５１がスリープ対象回路５０に含まれている。例えば、メインコンパレータ１３は、モード切替信号Ｓ７がハイレベルであるときにスリープモードとなり、その駆動電流がゼロ（ないしはほぼゼロ）とされる。
【０２１５】
モード切替制御回路６０は、動作モード切替時（通常モードからスリープモードへの移行時、ないしは、スリープモードから通常モードへの復帰時）に、メインコンパレータ１３の出力マスク制御や出力帰還ループの切替制御を行う回路ブロックであり、Ｄフリップフロップ６１及び６２と、ＯＲゲート６３と、インバータ６４及び６５と、ＡＮＤゲート６６と、ＯＲゲート６７と、を含む。
【０２１６】
Ｄフリップフロップ６１は、反転クロック端に入力されるゲート信号Ｇ２の立下りエッジをトリガとして、データ端（Ｄ）に入力されるモード切替信号Ｓ７をラッチし、そのラッチ出力を出力端（Ｑ）から第１ラッチ信号Ｓ６１として出力する。
【０２１７】
Ｄフリップフロップ６２は、反転クロック端に入力されるゲート信号Ｇ２の立下りエッジをトリガとして、データ端（Ｄ）に入力される第１ラッチ信号Ｓ６１をラッチし、そのラッチ出力を出力端（Ｑ）から第２ラッチ信号Ｓ６２として出力する。
【０２１８】
従って、モード切替信号Ｓ７の論理レベルが切り替わると、その後にゲート信号Ｇ２の立下りエッジが２回到来した時点で、第２ラッチ信号Ｓ６２の論理レベルが切り替わる。なお、本構成例のモード切替制御回路６０では、２段のＤフリップフロップ６１及び６２が用いられているが、Ｄフリップフロップの段数は１段であってもよいし、３段以上であってもよい。
【０２１９】
ＯＲゲート６３は、モード切替信号Ｓ７と第２ラッチ信号Ｓ６２との論理和信号Ｓ６３を生成する。論理和信号Ｓ６３は、モード切替信号Ｓ７と第２ラッチ信号Ｓ６２の少なくとも一方がハイレベルであるときにハイレベルとなり、モード切替信号Ｓ７と第２ラッチ信号Ｓ６２の双方がローレベルであるときにローレベルとなる。従って、論理和信号Ｓ６３の立上りタイミングは、モード切替信号Ｓ７の立上りタイミングと一致しているが、論理和信号Ｓ６３の立下りタイミングは、モード切替信号Ｓ７の立下りタイミングではなく第２ラッチ信号Ｓ６２の立下りタイミングまで遅延される。
【０２２０】
インバータ６４は、論理和信号Ｓ６３を論理反転させることにより、出力ゲート信号Ｓ６４を生成する。
【０２２１】
インバータ６５は、論理和信号Ｓ６３を論理反転させることにより、ノイズマスク制御信号Ｓ６５を生成する。
【０２２２】
ＡＮＤゲート６６は、比較信号Ｓ１と出力ゲート信号Ｓ６４との論理積信号Ｓ６６を生成する。出力ゲート信号Ｓ６６は、比較信号Ｓ１と出力ゲート信号Ｓ６４の少なくとも一方がローレベルであるときにローレベルとなり、比較信号Ｓ１と出力ゲート信号Ｓ６４の双方がハイレベルであるときにハイレベルとなる。従って、出力ゲート信号Ｓ６４がハイレベルであるときには、比較信号Ｓ１が論理積信号Ｓ６６としてスルー出力されるが、出力ゲート信号Ｓ６４がローレベルであるときには、比較信号Ｓ１の論理レベルに依ることなく、論理積信号Ｓ６６がローレベルに固定される。すなわち、出力ゲート信号Ｓ６４がローレベルであるときには、メインコンパレータ１３の出力マスクが行われる。
【０２２３】
ＯＲゲート６７は、論理積信号Ｓ６６とサブ比較信号Ｓ７１との論理和信号Ｓ６７を生成する。論理和信号Ｓ６７は、論理積信号Ｓ６６とサブ比較信号Ｓ７１の少なくとも一方がハイレベルであるときにハイレベルとなり、論理積信号Ｓ６６とサブ比較信号Ｓ７１の双方がローレベルであるときにローレベルとなる。すなわち、メインコンパレータ１３の出力マスク時（Ｓ６６＝Ｌ固定）には、サブ比較信号Ｓ７１が論理積信号Ｓ６７としてスルー出力されることになる。
【０２２４】
上記構成から成るモード切替制御回路６０は、通常モードからスリープモードへの移行時（Ｓ７＝Ｌ→Ｈ）には、遅滞なくスリープ対象回路５０の出力マスクを行い、スリープモードから通常モードへの復帰時（Ｓ７＝Ｈ→Ｌ）には、所定の遅延を持ってスリープ対象回路５０の出力マスクを解除する。その際、モード切替制御回路６０は、モード切替信号Ｓ７をゲート信号Ｇ２の立下りエッジ（トランジスタＮ２のオフタイミング）でラッチし、そのラッチ出力を用いてスリープ対象回路５０の出力マスクを解除する。
【０２２５】
スリープ対象外回路７０は、モード切替信号Ｓ７に依ることなく、常に駆動電流の供給を受けて動作し続ける回路ブロックであり、サブコンパレータ７１とスイッチ７２及び７３を含む。また、本図には明示されていないが、出力帰還ループを形成する回路ブロックのうち、基準電圧生成回路１２、ワンショットパルス生成回路１４、ＲＳフリップフロップ１５、及び、ゲートドライバ回路１７などもスリープ対象外回路７０に含まれている。
【０２２６】
サブコンパレータ７１は、反転入力端（−）に入力されるリップルインジェクション前の分圧電圧Ｖｄｉｖと、非反転入力端（＋）に入力される基準電圧Ｖｒｅｆ１またはＶｒｅｆ２を比較してサブ比較信号Ｓ７１を生成する。サブ比較信号Ｓ７１は、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ１またはＶｒｅｆ２よりも高いときにローレベルとなり、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆ１またはＶｒｅｆ２よりも低いときにハイレベルとなる。
【０２２７】
サブコンパレータ７１は、メインコンパレータ１３がスリープモードとされているときにその代替動作を行うことにより、出力帰還ループの形成を維持する。なお、出力電圧Ｖｏｕｔが下がり過ぎたときにトランジスタＮ１の最大オン時間を設定するためのマックスオンコンパレータが半導体装置１０に搭載されている場合には、これをサブコンパレータ７１として流用することが望ましい。このような流用を行うことにより、回路規模の不要な増大を招くことなく、軽負荷時の省電力化を実現することが可能となる。
【０２２８】
なお、上記の流用により、サブコンパレータ７１は、メインコンパレータ１３がスリープモードとされているときだけでなく、メインコンパレータ１３が通常モードとされているときにもマックスオンコンパレータとして動作を継続する。
【０２２９】
スイッチ７２は、基準電圧Ｖｒｅｆ１（例えばＶｒｅｆ１＝Ｖｒｅｆ）の印加端とサブコンパレータ７１の非反転入力端（＋）との間に接続されており、論理和信号Ｓ６３に応じてオン／オフされる。具体的に述べると、スイッチ７２は、論理和信号Ｓ６３がハイレベルであるときにオンとなり、論理和信号Ｓ６３がローレベルであるときにオフとなる。
【０２３０】
スイッチ７３は、基準電圧Ｖｒｅｆ２（例えばＶｒｅｆ２＝Ｖｒｅｆ×０．９９）の印加端とサブコンパレータ７１の非反転入力端（＋）との間に接続されており、出力ゲート信号Ｓ６４（論理和信号Ｓ６３の論理反転信号）に応じてオン／オフされる。具体的に述べると、スイッチ７３は、出力ゲート信号Ｓ６４がハイレベルであるときにオンとなり、出力ゲート信号Ｓ６４がローレベルであるときにオフとなる。
【０２３１】
すなわち、スイッチ７２及び７３は、メインコンパレータ１３の出力マスクが行われているか否かに応じて、サブコンパレータ７１の非反転入力端（＋）に入力される基準電圧Ｖｒｅｆ１及びＶｒｅｆ２を切り替えるセレクタとして機能する。
【０２３２】
より具体的に述べると、メインコンパレータ１３の出力マスク時には、サブコンパレータ７１をメインコンパレータ１３の代替手段として機能させるべく、基準電圧Ｖｒｅｆと等しい基準電圧Ｖｒｅｆ１が選択される。一方、メインコンパレータ１３の出力マスク解除時には、サブコンパレータ７１をマックスオンコンパレータとして機能させるべく、基準電圧Ｖｒｅｆよりも低い基準電圧Ｖｒｅｆ２が選択される。
【０２３３】
ノイズマスク回路８０は、通常モードからスリープモードへの移行時（Ｓ７＝Ｌ→Ｈ）にサブコンパレータ７１の出力ノイズをマスクする回路ブロックであり、ＯＲゲート８１と、信号遅延部８２と、ＡＮＤゲート８３と、を含む。
【０２３４】
ＯＲゲート８１は、ノイズマスク制御信号Ｓ６５と論理和信号Ｓ６７との論理和信号Ｓ８１を生成する。論理和信号Ｓ８１は、ノイズマスク制御信号Ｓ６５と論理和信号Ｓ６７の少なくとも一方がハイレベルであるときにハイレベルとなり、ノイズマスク制御信号Ｓ６５と論理和信号Ｓ６７の双方がローレベルであるときにローレベルとなる。すなわち、メインコンパレータ１３の出力マスク時（Ｓ６５＝Ｌ）には、論理和信号Ｓ６７が論理和信号Ｓ８１としてスルー出力されるが、メインコンパレータ１３の出力マスク解除時（Ｓ６５＝Ｈ）には、論理和信号Ｓ６７の論理レベルに依ることなく、論理和信号Ｓ８１がハイレベルに固定される。
【０２３５】
信号遅延部８２は、論理和信号Ｓ８１を所定の遅延時間（例えば１μｓ）だけ遅らせて遅延信号Ｓ８２を生成する。
【０２３６】
ＡＮＤゲート８３は、論理和信号Ｓ６７と遅延信号Ｓ８２との論理積信号Ｓ１’を生成し、これを比較信号Ｓ１の代替信号としてワンショットパルス生成回路１４に出力する。論理積信号Ｓ１’は、論理和信号Ｓ６７と遅延信号Ｓ８２の少なくとも一方がローレベルであるときにローレベルとなり、論理和信号Ｓ６７と遅延信号Ｓ８２の双方がハイレベルであるときにハイレベルとなる。
【０２３７】
従って、通常モードからスリープモードへの移行時（Ｓ７＝Ｌ→Ｈ）にサブコンパレータ７１の出力ノイズが生じた場合であっても、所定の遅延時間以内（１μｓ以内）に出力ノイズが収束すれば、論理積信号Ｓ１’に出力ノイズが重畳することはないので、誤動作を防止することができる。
【０２３８】
なお、先に述べたように、メインコンパレータ１３の出力マスク解除時（Ｓ６５＝Ｈ）には、論理和信号Ｓ８１がハイレベルに固定されるので、延いては、遅延信号Ｓ８２がハイレベルに固定される。従って、ＡＮＤゲート８３は、論理和信号Ｓ６７（比較信号Ｓ１に相当）を論理積信号Ｓ１’としてスルー出力する状態となるので、比較信号Ｓ１を不必要に遅延させずに済む。
【０２３９】
図３２は、モード切替制御動作の一例を示すタイムチャートであり、上から順に、スイッチ電圧Ｖｓｗ、出力電圧Ｖｏｕｔ、モード切替信号Ｓ７、論理和信号Ｓ６３、比較信号Ｓ１、及び、サブ比較信号Ｓ７１が描写されている。また、図３３及び図３４は、それぞれ、図３２における破線領域γ及びδの拡大図である。
【０２４０】
まず、通常モードからスリープモードへの切替動作について説明する。図３３の時刻ｔ６１において、モード切替信号Ｓ７がハイレベルに立ち上げられると、スリープ対象回路５０は、スリープモードに即時移行する。このとき、モード切替制御回路６０は、モード切替信号Ｓ７がハイレベルに立ち上げられたことを受けて論理和信号Ｓ６３を遅滞なくハイレベルに立ち上げ、メインコンパレータ１３の出力マスク処理、及び、サブコンパレータ７１を用いた出力帰還動作への切替処理を行う。すなわち、時刻ｔ６１を境として、比較信号Ｓ１に応じたスイッチング動作からサブ比較信号Ｓ７１に応じたスイッチング動作に切り替わる。
【０２４１】
このように、スリープ対象回路５０のスリープモード時には、メインコンパレータ１３を用いることなく、サブコンパレータ７１を用いてスイッチング動作を行うことにより、通常モードで使用する回路の大部分（メインコンパレータ１３を含む）をオフすることができるので、軽負荷時の高効率化を実現することが可能となる。
【０２４２】
次に、スリープモードから通常モードへの切替動作について説明する。図３４の時刻ｔ７１において、モード切替信号Ｓ７がローレベルに立ち下げられると、スリープ対象回路５０は、通常モードに即時復帰する。ただし、通常モードへの復帰直後（駆動電流の供給再開直後）には、メインコンパレータ１３が正しく動作せず、比較信号Ｓ１に誤パルスを生じるおそれがある（時刻ｔ７１〜ｔ７２の比較信号Ｓ１を参照）。
【０２４３】
そこで、モード切替制御回路６０は、モード切替信号Ｓ７がローレベルに立ち下げられた後も論理和信号Ｓ６３を所定の電流復帰期間（時刻ｔ７１〜ｔ７２）に亘ってハイレベルに維持し、メインコンパレータ１３の出力マスク処理と、サブコンパレータ７１を用いた出力帰還動作を継続する。すなわち、時刻ｔ７１では、スリープ対象回路５０への電流供給が復帰される一方、出力帰還動作はスリープモードのままとなる。
【０２４４】
モード切替信号Ｓ７がローレベルに立ち下がった後、時刻ｔ７２において、ゲート信号Ｇ２に２回目の立下りエッジが到来すると、モード切替制御回路６０は、論理和信号Ｓ６３をローレベルに立ち下げてメインコンパレータ１３の出力マスク処理を解除する。つまり、時刻ｔ７２を境として、サブ比較信号Ｓ７１に応じたスイッチング動作から比較信号Ｓ１に応じたスイッチング動作に切り替わる。なお、メインコンパレータ１３を用いた出力帰還動作への復帰タイミングは、常にトランジスタＮ２のオフタイミングと一致する。
【０２４５】
このようなモード切替制御を行うことにより、スリープモードから通常モードへの復帰に際して、比較信号Ｓ１の誤パルスに起因する意図しないスイッチング動作が生じなくなるので、出力リップルの増大を解消することが可能となる。
【０２４６】
＜リップルインジェクション回路（基準電圧側）＞
図３５は、スイッチング電源装置の第４実施形態（基準電圧側にリップルインジェクション回路を備えた半導体装置１０の一構成例）を示すブロック図である。本構成例の半導体装置１０は、基本的に図１とほぼ同様の構成であり、図１のリップルインジェクション回路１１に代えて、所定の定電圧Ｖｒｅｆ０（図１の基準電圧Ｖｒｅｆに相当）からコイル電流ＩＬを模擬したリップル電圧Ｖｒｐｌを減算して基準電圧Ｖｒｅｆを生成するリップルインジェクション回路９０を有する。
【０２４７】
図３６は、リップルインジェクション回路９０の一構成例を示す図である。本構成例のリップルインジェクション回路９０は、電流源９１ａ及び９１ｂと、電流源９２ａ及び９２ｂと、充放電切替スイッチ９３ａ及び９３ｂと、コンデンサ９４と、端子電圧印加部９５と、放電スイッチ９６と、放電制御部９７と、を含む。
【０２４８】
電流源９１ａは、出力電圧Ｖｏｕｔ（またはトランジスタＮ１のオンデューティに相当する第２電圧ＶＹ２）に応じた電流Ｉ９１ａ（＝α×Ｖｏｕｔ）を生成する。電流源９１ａの第１端は、電源端に接続されている。電流源９１ｂの第２端は、コンデンサ９４の第１端（基準電圧Ｖｒｅｆの出力端）に接続されている。
【０２４９】
電流源９２ａは、入力電圧Ｖｉｎに応じた電流Ｉ９２ａ（＝α×Ｖｉｎ）を生成する。電流源９２ａの第１端は、充放電スイッチ９３ａを介して、コンデンサ９４の第１端（基準電圧Ｖｒｅｆの出力端）に接続されている。電流源９２ａの第２端は、接地端に接続されている。なお、降圧型（Ｖｉｎ＞Ｖｏｕｔ）のスイッチング電源装置１において、電流源９１ａと電流源９２ａが同一の比例定数αを持つ場合は、Ｉ９１ａ＜Ｉ９２ａとなる。
【０２５０】
充放電切替スイッチ９３ａは、ゲート信号Ｇ１に応じてオン／オフされることにより、電流源９２ａの第１端とコンデンサの第１端（基準電圧Ｖｒｅｆの出力端）との間を導通／遮断する。より具体的に述べると、充放電切替スイッチ９３ａは、ゲート信号Ｇ１のハイレベル期間（トランジスタＮ１のオン期間）にオンとなり、ゲート信号Ｇ１のローレベル期間（トランジスタＮ１のオフ期間）にオフとなる。
【０２５１】
電流源９１ｂは、入力電圧Ｖｉｎに応じた電流Ｉ９１ｂ（＝α×Ｖｉｎ）を生成する。電流源９１ｂの第１端は、電源端に接続されている。電流源９１ｂの第２端は、充放電切替スイッチ９３ｂを介して、コンデンサ９４の第２端（バッファ電圧Ｖｂｕｆの印加端）に接続されている。
【０２５２】
電流源９２ｂは、出力電圧Ｖｏｕｔ（またはトランジスタＮ１のオンデューティに相当する第２電圧ＶＹ２）に応じた電流Ｉ９２ｂ（＝α×Ｖｏｕｔ）を生成する。電流源９２ｂの第１端は、コンデンサ９４の第２端（バッファ電圧Ｖｂｕｆの印加端）に接続されている。電流源９２ｂの第２端は、接地端に接続されている。なお、降圧型（Ｖｉｎ＞Ｖｏｕｔ）のスイッチング電源装置１において、電流源９１ｂと電流源９２ｂが同一の比例定数αを持つ場合には、Ｉ９１ｂ＞Ｉ９２ｂとなる。
【０２５３】
充放電切替スイッチ９３ｂは、ゲート信号Ｇ１に応じてオン／オフされることにより、電流源９１ｂの第２端とコンデンサの第２端（バッファ電圧Ｖｂｕｆの印加端）との間を導通／遮断する。より具体的に述べると、充放電切替スイッチ９３ｂは、ゲート信号Ｇ１のハイレベル期間（トランジスタＮ１のオン期間）にオンとなり、ゲート信号Ｇ１のローレベル期間（トランジスタＮ１のオフ期間）にオフとなる。
【０２５４】
コンデンサ９４の第１端は、基準電圧Ｖｒｅｆの出力端に接続されている。コンデンサ９４の第２端は、端子電圧印加部９５に接続されている。充放電切替スイッチ９３ａ及び９３ｂのオン期間（トランジスタＮ１のオン期間）には、電流Ｉ９２ａから電流Ｉ９１ａを差し引いた差分電流（＝Ｉ９２ａ−Ｉ９１ａ＞０）がコンデンサ９４の第１端から引き抜かれるとともに、電流Ｉ９１ｂから電流Ｉ９２ｂを差し引いた差分電流（＝Ｉ９１ｂ−Ｉ９２ｂ＞０）がコンデンサ９４の第２端に向けて流れ込む状態となるので、コンデンサ９４が充電される（コンデンサ９４の両端間電圧が高くなる）。一方、充放電切替スイッチ９３ａ及び９３ｂのオフ期間（トランジスタＮ１のオフ期間）には、電流Ｉ９２ａ及びＩ９１ｂが各々遮断されることにより、コンデンサ９４の第１端に向けて電流Ｉ９１ａが流れ込むとともに、コンデンサ９４の第２端から電流Ｉ９２ｂが引き抜かれる状態となるので、コンデンサ９４が放電される（コンデンサ９４の両端間電圧が低くなる）。
【０２５５】
端子電圧印加部９５は、コンデンサ９４の両端間電圧がリップル電圧Ｖｒｐｌとして定電圧Ｖｒｅｆ０から減算されるようにコンデンサ９４の端子電圧（本図ではバッファ電圧Ｖｂｕｆ）を印加する回路ブロックであり、エラーアンプ９５１と、バッファアンプ９５２と、抵抗９５３ａ及び９５３ｂと、コンデンサ９５４と、スイッチ９５５ａ及び９５５ｂと、インバータ９５６、を含む。
【０２５６】
エラーアンプ９５１の非反転入力端（＋）は、定電圧Ｖｒｅｆ０の印加端に接続されている。エラーアンプ９５１の反転入力端（−）は、スイッチ９５５ａを介して帰還電圧Ｖｆｂの印加端に接続されると共に、抵抗９５３ａ及び９５５ｂから成る負帰還ループを介してエラーアンプ９５１の出力端にも接続されている。エラーアンプ９５１の出力端は、バッファアンプ９５２の入力端に接続されている。エラーアンプ９５１の出力端と接地端との間には、位相補償用の抵抗９５３ｂとコンデンサ９５４が直列接続されている。バッファアンプ９５２の出力端は、コンデンサ９４の第２端に接続されている。スイッチ９５５ａの制御端は、インバータ９５６の出力端に接続されている。スイッチ９５５ｂの制御端とインバータ９５６の入力端は、逆流検出信号Ｓ５の印加端に接続されている。
【０２５７】
スイッチ９５５ａ及び９５５ｂは、逆流検出信号Ｓ５に応じて相補的にオン／オフされる。具体的に述べると、逆流検出信号Ｓ５がローレベル（逆流未検出時の論理レベル）であるときには、スイッチ９５５ａがオンとなりスイッチ９５５ｂがオフとなる。従って、電流連続モードでは、定電圧Ｖｒｅｆ０と帰還電圧Ｖｆｂとを一致させるように誤差電圧Ｖｅｒｒの生成動作が行われる。一方、逆流検出信号Ｓ５がハイレベル（逆流検出時の論理レベル）であるときには、スイッチ９５５ａがオフとなりスイッチ９５５ｂがオンとなる。従って、電流不連続モードでは、エラーアンプ９５１がバッファとして機能し、誤差電圧Ｖｅｒｒが帰還電圧Ｖｆｂに依らない一定値に固定される。
【０２５８】
放電スイッチ９６は、コンデンサ９４と並列に接続されており、放電制御部９７から入力される放電制御信号Ｓｘに応じてオン／オフ制御される。具体的に述べると、放電スイッチ９６は、放電制御信号Ｓｘがハイレベルであるときにオンとなり、放電制御信号Ｓｘがローレベルであるときにオフとなる。放電スイッチ９６がオンされると、コンデンサ９４の両端間がショートされるので、コンデンサ９４が急速に放電されて、リップル電圧Ｖｒｐｌがゼロ値にリセットされる。
【０２５９】
放電制御部９７は、先の放電制御部１１７と同様の回路構成から成り、コンデンサ９４の充電開始前毎に放電スイッチ９６をオンさせるように、放電制御信号Ｓｘを生成する。すなわち、リップル電圧Ｖｒｐｌは、コンデンサ９４の充電開始前毎にリセットされる。また、本図では明示されていないが、先出のオーバーシュート抑制回路３０（図２３を参照）を導入し、リップル電圧Ｖｒｐｌの極性反転時にもリセットを行うことが望ましい。
【０２６０】
上記構成から成るリップルインジェクション回路９０は、電流Ｉ９１ａ及びＩ９１ｂと電流Ｉ９２ａ及び９２ｂを用いてコンデンサ９４の充放電を行うことでコイル電流ＩＬを模擬したリップル電圧Ｖｒｐｌを生成し、これをバッファ電圧Ｖｂｕｆ（＝誤差電圧Ｖｅｒｒ）から減算することにより基準電圧Ｖｒｅｆ（＝Ｖｅｒｒ−Ｖｒｐｌ）を生成する。
【０２６１】
図３７及び図３８は、それぞれ、リップルインジェクション動作の第１例（Ｃ１：導電性高分子コンデンサ）及び第２例（Ｃ１：セラミックコンデンサ）を示すタイムチャートであり、上から順に、帰還電圧Ｖｆｂ、誤差電圧Ｖｅｒｒ、基準電圧Ｖｒｅｆ、比較信号Ｓ１、放電制御信号Ｓｘ、及び、スイッチ電圧Ｖｓｗが描写されている。
【０２６２】
両図で示すように、コンデンサＣ１として導電性高分子コンデンサとセラミックコンデンサのいずれを用いた場合であっても、基準電圧Ｖｒｅｆには十分な大きさの疑似リップル成分（リップル電圧Ｖｒｐｌ）を注入することが可能である。
【０２６３】
＜テレビへの適用＞
図３９は、上記のスイッチング電源装置を搭載したテレビの一構成例を示すブロック図である。また、図４０Ａ〜図４０Ｃは、それぞれ、上記のスイッチング電源装置を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＡは、チューナ部Ａ１と、デコーダ部Ａ２と、表示部Ａ３と、スピーカ部Ａ４と、操作部Ａ５と、インタフェイス部Ａ６と、制御部Ａ７と、電源部Ａ８と、を有する。
【０２６４】
チューナ部Ａ１は、テレビＡに外部接続されるアンテナＡ０で受信された受信信号から所望チャンネルの放送信号を選局する。
【０２６５】
デコーダ部Ａ２は、チューナＡ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ａ２は、インタフェイス部Ａ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。
【０２６６】
表示部Ａ３は、デコーダ部Ａ２で生成された映像信号を映像として出力する。
【０２６７】
スピーカ部Ａ４は、デコーダ部Ａ２で生成された音声信号を音声として出力する。
【０２６８】
操作部Ａ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ａ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。
【０２６９】
インタフェイス部Ａ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。
【０２７０】
制御部Ａ７は、上記各部Ａ１〜Ａ６の動作を統括的に制御する。制御部Ａ７としては、ＣＰＵ［central processing unit］などを用いることができる。
【０２７１】
電源部Ａ８は、上記各部Ａ１〜Ａ７に電力供給を行う。電源部Ａ８としては、先述のスイッチング電源装置１を好適に用いることができる。
【０２７２】
＜その他の変形例＞
なお、上記実施形態では、同期整流方式の降圧型スイッチング電源装置に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、スイッチング駆動方式として非同期整流方式を採用してもよいし、また、スイッチング電源装置の出力段を昇圧型や昇降圧型としても構わない。
【０２７３】
このように、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０２７４】
本発明に係るスイッチング電源装置は、液晶ディスプレイ、プラズマディスプレイ、ＢＤレコーダ／プレーヤ、セットトップボックス、並びに、パーソナルコンピュータなど、種々の電子機器に搭載される電源（例えば、高速な応答を必要とするＳＯＣ［system-on-chip］用あるいは周辺機器用の電源）として利用することが可能である。
【符号の説明】
【０２７５】
１    スイッチング電源装置
１０    半導体装置（電源制御ＩＣ）
１１    リップルインジェクション回路
１１１、１１２    電流源
１１３    充放電切替スイッチ
１１４    コンデンサ
１１５    端子電圧印加部
１１５ａ    電流源
１１５ｂ    Ｐチャネル型ＭＯＳ電界効果トランジスタ
１１６    放電スイッチ
１１７    放電制御部
１１７ａ    ワンショットパルス生成部
１１７ｂ    ＲＳフリップフロップ
１１７ｃ    ＯＲゲート
１１７ｄ    ＯＲゲート
１２    基準電圧生成回路
１２１    Ｐチャネル型ＭＯＳ電界効果トランジスタ
１２２、１２３    電流源
１３    メインコンパレータ
１４    ワンショットパルス生成回路
１４１    ＯＲゲート
１５    ＲＳフリップフロップ
１６、１６Ｘ、１６Ｙ、１６Ｚ    オン時間設定回路
１７    ゲートドライバ回路
１８    逆流検出回路
１８１    コンパレータ
１８２    ＡＮＤゲート
１８３    ＲＳフリップフロップ
１８４    ＯＲゲート
１９    静音化回路
１９１、１９２    ワンショットパルス生成部
１９３    タイマ部
１９４    ＲＳフリップフロップ
１９５    コンパレータ
１９６    ＮＯＲゲート
２０    スイッチ出力段
３０    オーバーシュート抑制回路
３１    クロスコンパレータ
４０    過電流保護回路
４１    Ｄフリップフロップ
４２    過電流保護部
５０    スリープ対象回路
５１    バイアス電流生成回路
６０    モード切替制御回路
６１、６２    Ｄフリップフロップ
６３    ＯＲゲート
６４、６５    インバータ
６６    ＡＮＤゲート
６７    ＯＲゲート
７０    スリープ対象外回路
７１    サブコンパレータ
７２、７３    スイッチ
８０    ノイズマスク回路
８１    ＯＲゲート
８２    信号遅延部
８３    ＡＮＤゲート
９０    リップルインジェクション回路
９１ａ、９１ｂ、９２ａ、９２ｂ    電流源
９３ａ、９３ｂ    充放電切替スイッチ
９４    コンデンサ
９５    端子電圧印加部
９５１    エラーアンプ
９５２    バッファアンプ
９５３ａ、９５３ｂ    抵抗
９５４    コンデンサ
９５５ａ、９５５ｂ    スイッチ
９５６    インバータ
９６    放電スイッチ
９７    放電制御部
Ｎ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力トランジスタ）
Ｎ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ（同期整流トランジスタ）
Ｌ１    コイル
Ｒ１、Ｒ２    抵抗
Ｃ１    コンデンサ
Ｔ１〜Ｔ８    外部端子
Ｘ１、Ｙ１    電圧／電流変換部
Ｘ２、Ｙ２    コンデンサ
Ｘ３、Ｙ３    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｘ４、Ｙ４    コンパレータ
Ｘ５、Ｘ６    抵抗
Ｙ５    レベルシフタ
Ｙ６    セレクタ
Ｙ７    フィルタ（ＣＲフィルタ）
Ｙ１１〜Ｚ１３    抵抗
Ｙ１４    オペアンプ
Ｙ１５    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｙ１６、Ｙ１７    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｙ６１、Ｙ６２    スイッチ
Ｙ７１〜Ｙ７３    抵抗
Ｙ７４、Ｙ７５    コンデンサ
Ｚ１    電流出力アンプ
Ｚ２、Ｚ３    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｚ４    コンデンサ
Ｚ５、Ｚ６    抵抗
Ｚ７    インバータ
Ｚ８、Ｚ９    スイッチ
Ａ    テレビ
Ａ０    アンテナ
Ａ１    チューナ部
Ａ２    デコーダ部
Ａ３    表示部
Ａ４    スピーカ部
Ａ５    操作部
Ａ６    インタフェイス部
Ａ７    制御部
Ａ８    電源部
【図１】
2016032318.tif 000008
【図２】
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【図３】
2016032318.tif 000010
【図４】
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【図５】
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【図６】
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【図７】
2016032318.tif 000014
【図８】
2016032318.tif 000015
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2016032318.tif 000020
【図１４】
2016032318.tif 000021
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2016032318.tif 000041
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０Ａ】
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【図４０Ｂ】
2016032318.tif 000047
【図４０Ｃ】
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【図４１】
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【図２１】
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