(57)【要約】【課題】エッチングによるダメージの低減とエッチング深さ制御が可能な半導体装置の製造方法を提供することである。【解決手段】ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）を含む第１半導体層の表面にマスク層を形成する工程と、前記マスク層に選択的に開口部を形成する工程と、前記開口部に露出した前記第１半導体層にオゾンにより酸化膜を形成する工程と、前記酸化膜を酸により除去する工程と、を備える半導体装置の製造方法。【選択図】図１
2016015355.tif 000002
【特許請求の範囲】
【請求項１】
ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）を含む第１半導体層の表面にマスク層を形成する工
程と、
前記マスク層に選択的に開口部を形成する工程と、
前記開口部に露出した前記第１半導体層にオゾンにより酸化膜を形成する工程と、
前記酸化膜を酸により除去する工程と、
を備える半導体装置の製造方法。
【請求項２】
前記酸化膜を形成する工程の雰囲気温度が常温から３００℃である請求項１に記載の半
導体装置の製造方法。
【請求項３】
前記酸化膜を除去する酸が弗酸である請求項１または２に記載の半導体装置の製造方法
。
【請求項４】
前記酸化膜を形成し前記酸化膜を酸により除去する工程を複数回繰り返す請求項１から
３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１半導体層に接し前記マスク層を形成する面とは反対側の面にＡｌＹＧａ１−Ｙ
Ｎ（０≦Ｙ＜１）を含み、前記第１半導体層との関係においてＸはＹより大きい第２半導
体層を形成する工程と、
前記開口部に電極を形成する工程と、
を備える請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１半導体層はノンドープあるいはｎ型である請求項５に記載の半導体装置の製造
方法。
【請求項７】
前記電極はゲート電極、ソース電極、ドレイン電極のいずれかである請求項６に記載の
半導体装置の製造方法。
【請求項８】
前記ゲート電極を形成する工程の前にゲート絶縁膜を形成する工程を備える請求項７に
記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極と前記第１半導体層との間にＰ型であるＡｌＺＧａ１−ＺＮ（０≦Ｚ≦
１）を含む第３半導体層を形成する工程を備える請求項７に記載の半導体装置の製造方法
。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
パワー半導体素子として、ＡｌＧａＮ／ＧａＮへテロ構造を用いたヘテロ接合電界効果
トランジスタ（Hetero-structure Field Effect Transistor；ＨＦＥＴ）が挙げられる。
このＨＦＥＴは、ヘテロ界面チャネルの高移動度と分極により発生する高電子濃度により
、低オン抵抗を実現することが可能である。
【０００３】
しかし、分極により電子を発生させるため、ゲート下にも高濃度の電子が存在すること
から、ゲート閾値電圧がマイナスであるノーマリーオン型素子となってしまう。パワー半
導体素子では、安全動作上、ゲート電圧が印加されていない場合には素子が動作しないノ
ーマリーオフ型素子が必要である。低いオン抵抗を維持したままゲート閾値電圧を高くし
、ノーマリーオフ型素子とするためには、ゲート下の電子濃度のみを選択的にゼロとなる
ような構造にすることで実現できる。
【０００４】
このような構造を形成する方法として、ドライエッチングによりゲート電極下部のＡｌ
ＧａＮ／ＧａＮへテロ構造の一部を除去するゲートリセス構造が用いられる。しかし、ド
ライエッチングではドライエッチングを行なった面の形状の不均一性やＡｌＧａＮ層へエ
ッチングダメージが生じることで、ゲート閾値電圧のばらつき、ドレイン電流のばらつき
、電流コラプスの顕在化が起きるという問題がある。また、ウェットエッチングではエッ
チング速度の制御が難しく、ゲート下の電子濃度にばらつきが生じることで、ゲート閾値
電圧のばらつきが起きるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２８２５４３号公報
【特許文献２】特許第３４１６１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、エッチングによるダメージの低減とエッチング深さ
制御が可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様は、ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）を含む第１半導体層の表面にマ
スク層を形成する工程と、前記マスク層に選択的に開口部を形成する工程と、前記開口部
に露出した前記第１半導体層にオゾンにより酸化膜を形成する工程と、前記酸化膜を酸に
より除去する工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の製造方法においてプロセス毎に半導体装置の断面を示した模式図。
【図２】第１の実施形態に係る半導体装置を製造する際の酸化時間、エッチング深さ、酸化温度の関係を示すグラフ。
【図３】第１の実施形態に係る半導体装置を製造する際の酸化エッチングサイクル数とエッチング深さの関係を示すグラフ。
【図４】第１の実施形態に係る半導体装置のエッチングプロセスと従来のエッチングプロセスにより得られた半導体装置の表面を観察したＡＦＭ像。
【図５】第２の実施形態に係る半導体装置の製造方法においてプロセス毎に半導体装置の断面を示した模式図。
【図６】第３の実施形態に係る半導体装置の製造方法においてプロセス毎に半導体装置の断面を示した模式図。
【図７】第４の実施形態に係る半導体装置の製造方法においてプロセス毎に半導体装置の断面を示した模式図。
【図８】第５の実施形態に係る半導体装置の製造方法においてプロセス毎に半導体装置の断面を示した模式図。
【発明を実施するための形態】
【０００９】
以下、実施形態の製造方法について図面を参照しながら説明する。この説明に際し、全
図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。
【００１０】
（第１の実施形態）
図１の（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置１の製造方法においてプロ
セス毎に半導体装置の断面を示した模式図である。図１に示すように第１の実施形態に係
る半導体装置１は、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたＨＦＥＴである。
【００１１】
その製造方法は、まず、図１（ａ）に示すようにＳｉＣから成る基板１１上に有機金属
化学気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）によりＡｌ
Ｎから成るバッファ層１２を成膜する。基板１１はＳｉ、ＡｌＮ、ＧａＮなど、バッファ
層１２はＧａＮなどでも実施可能である。ＭＯＣＶＤ法による成膜はあくまで一例であり
、例えば分子線結晶成長法（Molecular Beam Epitaxy；ＭＢＥ）によって形成することも
可能である。
【００１２】
次にＭＯＣＶＤ法によりＧａＮから成るチャネル層１４（第２半導体層）及びノンドー
プＡｌＧａＮから成るバリア層１３（第１半導体層）を順次成膜する。ＭＯＣＶＤ法によ
る成膜はあくまで一例であり、例えばＭＢＥ法によって形成することも可能である。
【００１３】
バリア層１３上にはプラズマ化学気相成長法（Plasma Enhanced Chemical Vapor Depos
ition；ＰＥＣＶＤ）によりマスク層１５としてＳｉＮを成膜する。そして、フォトエッ
チングにより図１（ｂ）に示すような一部を開口したマスク層１５を形成する。
【００１４】
そして、半導体装置１をオゾン発生装置により発生したオゾン雰囲気中に曝しオゾン酸
化させる。これにより、マスク層１５の一部が開口してバリア層１３が表面に曝されてい
る領域には、図１（ｃ）に示すような酸化膜１６が形成される。そして、酸化膜１６を弗
酸によりウェットエッチングすることで、図１（ｄ）に示すように酸化膜の膜厚分だけバ
リア層１３をエッチングすることが可能となる。オゾン酸化による酸化膜１６の形成と弗
酸によるウェットエッチングを繰り返すことで、図１（ｅ）に示すようにバリア層１３の
エッチング深さを調整することが可能である。ウェットエッチングには、濃度５０％の弗
酸を用いた。オゾン酸化により形成された酸化膜１６はＡｌＧａＯｘであり、加熱した硫
酸とリン酸の混酸や有機カルボン酸とフッ化アンモニウムの混酸を用いても実施可能であ
る。
【００１５】
次に、図１（ｆ）に示すように化学気相成長法（Chemical Vapor Deposition；ＣＶＤ
）によりＳｉＯ２から成るゲート絶縁膜１７を成膜する。ＳｉＯ２はあくまで一例であり
、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２などでも実施可能である。バリア層１３がエッチング
された領域に、図１（ｇ）に示すようなゲート電極１８を形成する。ゲート電極１８は、
減圧化学気相成長法（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）によりポ
リシリコンを成膜することで形成する。その他、蒸着法やＣＶＤ法によるメタル成膜によ
っても形成可能である。
【００１６】
図２は、第１の実施形態に係る半導体装置１を製造する際の酸化時間、エッチング深さ
、酸化温度（常温（２０℃）、１５０℃、３００℃）の関係を示すグラフである。図２で
は、オゾン酸化による酸化膜１６の形成と弗酸によるウェットエッチングをそれぞれ１回
ずつ、つまり酸化エッチングサイクルを１サイクル行なっている。
【００１７】
図３は、第１の実施形態に係る半導体装置１を製造する際の酸化エッチングサイクル数
とエッチング深さの関係を示すグラフである。酸化エッチング１サイクルの酸化時間を３
分、酸化温度を常温とした条件(1)と酸化エッチング１サイクルの酸化時間を３０分、酸
化温度を３００℃とした条件(2)の酸化エッチングサイクル数とバリア層１１のエッチン
グ深さを示している。酸化条件は、常圧で酸素ガス流量が０．５リットル/分、オゾン濃
度が約５ｇ／ｍ３ （約２０００ｐｐｍ）である。
【００１８】
酸化エッチング１サイクルで酸化される膜厚は、酸化温度が高いほど厚くなり、バリア
層１３のエッチング深さも深くなる。このように、オゾン酸化の速度は酸化温度に依存し
、常温から３００℃で酸化することが望ましい。更に高い温度で酸化することで酸化レー
トが速くなり、少ない繰り返し回数で深いエッチングが可能となるが、オゾンの分解、マ
スク材の変形やエッチング表面の荒れが発生してしまう。また、酸化エッチングサイクル
数と酸化膜厚は比例しており、オゾン酸化による酸化膜１６の形成と弗酸によるウェット
エッチングを繰り返すことで、バリア層１３のエッチング深さを調整することが可能であ
る。以上の工程により、半導体装置１は製造される。
【００１９】
次に、第１の実施形態に係る半導体装置１の製造方法の効果について説明する。
【００２０】
従来のドライエッチングプロセスを用いた製造方法では、図１（ｂ）においてマスク層１
５をマスクとしてドライエッチングによりバリア層１３をエッチングする。上記の製造方
法の場合、バリア層１３の表面にエッチングガスやイオンによるダメージが残留したりす
ることで、エッチング表面の結晶品質が著しく低下していた。この結晶品質の低下は、ゲ
ート閾値電圧のばらつき、ドレイン電流のばらつきや低電圧動作でのオン抵抗と比べて高
電圧動作でのオン抵抗値が高くなってしまうという電流コラプス現象を起こす。
【００２１】
第１の実施形態の製造方法の場合、残留元素やエッチングダメージがなく、良好なエッ
チング表面を形成することが可能である。図４に第１の実施形態に係る半導体装置１のエ
ッチングプロセスと従来のエッチングプロセスにより得られたＡｌＧａＮバリア層１３の
表面を観察したＡＦＭ像を示す。従来のＣｌ２を用いたドライエッチングでは表面が全面
的に粗いのに対し、本発明の表面は、エッチピット２２を除いた表面は非常に平坦であり
、表面粗さを表すＲＭＳ値が低減している。
【００２２】
また、図３に示したように酸化エッチングサイクル数とエッチング深さは比例しており
、オゾン酸化による酸化膜１６の形成と弗酸によるウェットエッチングを繰り返すことで
、バリア層１３のエッチング深さを調整でき、エッチング深さ制御が可能である。
【００２３】
このように、第１の実施形態の製造方法によりゲート信頼性が高く低オン抵抗なノーマ
リーオフ型のＧａＮ−ＨＦＥＴを製造することが可能である。図１では、バリア層１３を
途中までエッチングした構造を示したが、バリア層１３を完全に除去した構造でも実施可
能である。
【００２４】
ここで、第１の実施形態に係る半導体装置１の動作について説明する。
【００２５】
ＡｌＧａＮ／ＧａＮヘテロ構造において、ＡｌＧａＮの方がＧａＮよりも格子定数が小さ
いことからＡｌＧａＮ層に歪みが生じて、ピエゾ効果によりＡｌＧａＮ層内にピエゾ分極
が生じる。これにより、ＧａＮ層におけるＡｌＧａＮ層との界面付近に２次元電子ガスが
形成される。ゲート電極１８に印加する電圧を制御することで、ゲート電極１８下の２次
元電子ガス濃度が増減し、電流を制御できる。以上のように、半導体装置１は動作する。
【００２６】
（第２の実施形態）
図５の（ａ）〜（ｆ）は、第２の実施形態に係る半導体装置２の製造方法においてプロ
セス毎に半導体装置の断面を示した模式図である。なお、第２の実施形態について、第１
の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００２７】
第２の実施形態では、図５（ｆ）に示すように、バリア層１３をウェットエッチング後
、ゲート絶縁膜１７を形成せずに、バリア層１３上にショットキー接合を形成するように
ゲート電極１８を形成している。
【００２８】
第２の実施形態の製造方法の効果について説明する。エッチングダメージを抑制したプ
ロセスによりリセスゲート構造を形成することで、ゲートリーク電流を低減することが可
能である。また、ＡｌＧａＮを用いたバリア層１３の表面は、窒素抜けおよび自然酸化膜
形成によりＮ型ドープされたことと同様になり、ショットキーゲートリークが増加してし
まう。第２の実施形態の製造方法を用いることで、バリア層１３表面の窒素抜けや自然酸
化膜形成が抑制された表面となり、ゲートリーク電流を低減することが可能となる。
【００２９】
（第３の実施形態）
図６の（ａ）〜（ｆ）は、第３の実施形態に係る半導体装置３の製造方法においてプロ
セス毎に半導体装置の断面を示した模式図である。なお、第３の実施形態について、第２
の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００３０】
第３の実施形態では、図６（ｆ）に示すように、バリア層１３をウェットエッチング後
、ＭＯＣＶＤによりＭｇが添加されたＰ型ＡｌＧａＮから成るＰ型ゲート層１９（第３半
導体層）を成膜する。ＭＯＣＶＤ法による成膜はあくまで一例であり、例えば分子線結晶
成長法（Molecular Beam Epitaxy；ＭＢＥ）によって形成することも可能である。そして
、Ｐ型ゲート層１９の上にゲート電極１８を形成する。
【００３１】
第３の実施形態の製造方法の効果について説明する。Ｐ型ゲート層１９からのホール注
入によりチャネル部に伝導度変調を起こさせることにより、低オン抵抗とノーマリーオフ
が可能となる。エッチングダメージを抑制した製造方法により再成長した界面およびＰ型
ゲート層１９の良好な結晶性が得られるため、高いゲート信頼性および低ゲートリークを
実現することができる。
【００３２】
（第４の実施形態）
図７の（ａ）〜（ｆ）は、第４の実施形態に係る半導体装置４の製造方法においてプロ
セス毎に半導体装置の断面を示した模式図である。なお、第４の実施形態について、第２
の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００３３】
第２の実施形態との違いは、ゲート電極１８の下ではなく、ソース電極２０とドレイン
電極２１の下をエッチングしている点である。図７（ｂ）に示すように、オーミック電極
となるソース電極２０とドレイン電極２１を形成する部分が開口したマスク層１５を形成
する。図７（ｃ）〜（ｅ）に示すように、オゾン酸化とウェットエッチングの酸化エッチ
ングサイクルを繰り返すことによりバリア層１３を削った後、図７（ｆ）に示すようにバ
リア層１３が薄くなった領域に、ソース電極２０とドレイン電極２１を形成する。ソース
電極２０とドレイン電極２１は、ＬＰＣＶＤ法によりポリシリコンを成膜することで形成
する。その他、ＣＶＤ法によるメタル成膜によっても形成可能である。
【００３４】
第４の実施形態の製造方法の効果について説明する。オゾン酸化とウェットエッチング
によりバリア層１３の表面を削ることで、バリア層１３の表面に形成された自然酸化膜を
除去することができ、ソース電極２０とドレイン電極２１のコンタクト抵抗を低減するこ
とが可能である。
【００３５】
（第５の実施形態）
図８の（ａ）〜（ｇ）は、第５の実施形態に係る半導体装置５の製造方法においてプロ
セス毎に半導体装置の断面を示した模式図である。なお、第５の実施形態について、第２
の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００３６】
第２の実施形態との違いは、素子分離領域をエッチングしている点である。図８（ｂ）
に示すように、素子分離領域を形成する部分が開口したマスク層１５を形成する。図８（
ｃ）〜（ｅ）に示すように、オゾン酸化とウェットエッチングによりバリア層１３を削る
。そして、図８（ｆ）に示すように、プラズマエッチングによりマスク層１５を除去する
。２つの素子分離領域間にあるバリア層１３上に図８（ｇ）に示すようにソース電極２０
とドレイン電極２１を形成する。次に、ソース電極２０とドレイン電極２１の間にゲート
電極１８を形成する。ゲート電極１８、ソース電極２０、ドレイン電極２１は、蒸着法や
ＣＶＤ法によるメタル成膜によって形成可能である。
【００３７】
第５の実施形態の製造方法の効果について説明する。素子領域から電極パッドへ電極を
引き出す際に、素子分離領域を電極が横断するため、素子分離領域にも電圧が印可される
。ダメージ層が存在すると、ダメージ層を介してリーク電流が流れてしまう。これに対し
て、第５の実施形態の製造方法を用いることでダメージ層の形成を防止し、リーク電流を
低減することが可能である。
【００３８】
第１〜５の実施形態では、ＡｌＧａＮ／ＧａＮヘテロ構造の組み合わせを用いて説明し
たが、ＧａＮ／ＩｎＧａＮ、ＡｌＮ／ＡｌＧａＮ、ＩｎＡｌＮ／ＧａＮなどの組み合わせ
を用いても実施可能である。また、バリア層１３はノンドープＡｌＧａＮを用いて説明し
たが、ｎ型ＡｌＧａＮを用いても実施可能である。基板１１及びバッファ層１２の材料・
構造にもよらず実施可能である。
【００３９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
【符号の説明】
【００４０】
１１…基板、１２…バッファ層、１３…バリア層（第１半導体層）、１４…チャネル層（
第２半導体層）、１５…マスク層、１６…酸化膜、１７…ゲート絶縁膜、１８…ゲート電
極、１９…Ｐ型ゲート層（第３半導体層）、２０…ソース電極、２１…ドレイン電極
【図１】
2016015355.tif 000003
【図２】
2016015355.tif 000004
【図３】
2016015355.tif 000005
【図４】
2016015355.tif 000006
【図５】
2016015355.tif 000007
【図６】
2016015355.tif 000008
【図７】
2016015355.tif 000009
【図８】
2016015355.tif 000010