(57)【要約】【課題】貫通電極と半導体基板との間に熱膨張係数差により発生するストレスにより、貫通電極の近傍で半導体装置が破損する可能性がある。【解決手段】半導体基板と、半導体基板の第１の面に設けられるとともに、内部に配線パターンを有する構造体と、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板の第１の面に設けられるとともに、内部に配線パターンを有する構造体と、
前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記中空部は、前記半導体基板の厚さ方向に延在していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記中空部は、前記貫通電極の中央部に配されることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記貫通電極における前記配線パターンと接合される第１の端に対して反対側に位置する前記貫通電極の第２の端に設けられた第１の電極を備え、
前記中空部は、前記第１の電極によって塞がれることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記半導体基板を貫通するとともに前記貫通電極の外周面と接触するようにして前記貫通電極を囲む絶縁リングを備えることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記貫通電極は、
前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体と、
前記空洞部内にて前記半導体基板の厚さ方向に延在するように配されるとともに、熱収縮する材料で構成される中空部形成用部材と、
を有し、
前記中空部は、前記中空部形成用部材と前記貫通電極本体との間に配されることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記貫通電極は、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合される貫通電極本体を有し、
前記中空部は、前記貫通電極本体により区画された空間であることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項８】
半導体基板と、
半導体基板の第１の面に設けられるとともに、内部に配線パターンを有する構造体と、
前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合される貫通電極と、
を備え、
前記貫通電極は、
前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体と、
前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜と、
前記中空部形成用膜によって区画される中空部と、
を有することを特徴とする半導体装置。
【請求項９】
前記貫通電極の周囲に配されるとともに前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるライナー膜を備えることを特徴とする請求項６乃至８のいずれか一に記載の半導体装置。
【請求項１０】
前記構造体の表面に設けられるとともに、前記貫通電極と電気的に接合される第２の電極を備えることを特徴とする請求項１乃至９のいずれか一に記載の半導体装置。
【請求項１１】
半導体基板の第１の面にて、内部に配線パターンを有する構造体を形成する工程と、
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、
を含み、
前記貫通電極を形成する工程は、
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる中空部形成用部材を形成する工程と、
前記中空部形成用部材の周囲に位置する前記半導体基板及び前記構造体をエッチングすることで、前記中空部形成用部材を残しつつ前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、
前記貫通電極形成用孔に導電膜を埋め込むことで、前記配線パターンと接合された貫通電極本体を形成する工程と、
前記中空部形成用部材を選択的に除去することで前記貫通電極本体の内側に中空部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記中空部形成用部材を形成する工程の前に、前記半導体基板を貫通するとともに前記貫通電極を形成する領域に位置する前記半導体基板を囲む絶縁リングを形成する工程を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記中空部形成用部材を形成する工程は、
異方性エッチングにより、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通孔を形成する工程と、
前記貫通孔に、前記貫通電極形成用孔に埋め込まれる前記導電膜とは異なる材料よりなる他の導電膜を埋め込むことで、前記中空部形成用部材を形成する工程と、
を含むことを特徴とする請求項１１又は１２記載の半導体装置の製造方法。
【請求項１４】
前記貫通電極形成用孔を形成する工程では、前記異方性エッチングにより、前記絶縁リングと前記中空部形成用部材との間に位置する前記半導体基板及び前記構造体を除去することで、前記貫通電極形成用孔を形成することを特徴とする請求項１２又は１３記載の半導体装置の製造方法。
【請求項１５】
前記中空部形成用部材を形成する工程では、前記絶縁リングの内側に位置する前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるように、前記中空部形成用部材を形成することを特徴とする請求項１２乃至１４のいずれか一に記載の半導体装置の製造方法。
【請求項１６】
前記中空部を形成する工程では、前記中空部形成用部材を選択的にエッチングするエッチング液を用いたウエットエッチングにより、前記中空部形成用部材を除去することで前記中空部を形成することを特徴とする請求項１１乃至１５のいずれか一に記載の半導体装置の製造方法。
【請求項１７】
半導体基板の第１の面にて、構造体の第１の部分を形成する工程と、
前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、
前記構造体の第１の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第２の部分を形成する工程と、
前記半導体基板における前記第１の面に対する反対側の第２の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、
を含み、
前記貫通電極を形成する工程は、
前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、
前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、
前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、
前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、
前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板の第１の面にて、内部に配線パターンを有する構造体を形成する工程と、
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、
を含み、
前記貫通電極を形成する工程は、
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、
前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、
前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、
前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、
前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板の第１の面にて、構造体の第１の部分を形成する工程と、
前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、
前記構造体の第１の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第２の部分を形成する工程と、
前記半導体基板における前記第１の面に対する反対側の第２の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、
を含み、
前記貫通電極を形成する工程は、
前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、
前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、
前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
半導体基板の第１の面にて、内部に配線パターンを有する構造体を形成する工程と、
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、
を含み、
前記貫通電極を形成する工程は、
前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、
前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、
前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２１】
前記中空部を形成する工程では、等方的に堆積する成膜条件よりも埋め込み性の悪い成膜条件を用いて前記空洞部に中空部形成用膜を成膜することを特徴とする請求項１９又は２０記載の半導体装置の製造方法。
【請求項２２】
前記貫通電極本体における前記配線パターンと接合される第１の端に対する反対側の第２の端に、第１の電極を形成する工程を含むことを特徴とする請求項１１乃至２１のいずれか一に記載の半導体装置の製造方法。
【請求項２３】
前記構造体の表面に、前記貫通電極と電気的に接続される第２の電極を形成する工程を含むことを特徴とする請求項１１乃至２２のいずれか一に記載の半導体装置の製造方法。
【請求項２４】
前記貫通電極形成用孔を形成する工程と前記貫通電極本体を形成する工程との間にて、前記貫通電極形成用孔の壁面に沿ってライナー膜を形成する工程を含み、
前記貫通電極本体を形成する工程では、前記貫通電極形成用孔に、ライナー膜を介して、前記半導体基板の厚さ方向に延在する前記空洞部を有する貫通電極本体を形成することを特徴とする請求項１７乃至２３のいずれか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置においては、半導体基板、半導体基板の表面に設けられた回路素子を含む構造体、及び半導体基板を貫通し、かつ、構造体を構成する配線（具体的には、パッド）と電気的に接続された貫通電極（ＴＳＶ：Through Substrate Via）を有する半導体装置（言い換えれば、半導体チップ）がある。例えば、特許文献１、２には、基板（半導体基板またはシリコン基板）を貫通する貫通孔に導電体（例えば、銅）を埋め込むことで貫通電極を形成した半導体装置が開示されている。
【０００３】
このような貫通電極を有する半導体装置では、貫通電極を容易に形成する観点、及び半導体装置の薄型化の観点から、半導体基板が薄型化（例えば、厚さが５０μｍ以下）されている。このような半導体装置は、配線基板上、又は、他の半導体装置上に実装される。この場合、半導体装置は、貫通電極を介して、配線基板又は他の半導体装置と電気的に接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２５１９６４号公報
【特許文献２】特開２０１１−１７１５６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本願発明者により与えられる。
【０００６】
ところで、半導体装置を配線基板又は他の半導体装置に実装する場合、半導体装置の表面又は裏面に設けられた電極上のはんだ層を、ベーキング処理により溶融させる必要がある。特許文献１、２に開示された半導体装置のように貫通孔に貫通電極埋が完全に埋め込まれた構成では、ベーキング処理によりはんだ層を溶融させると、貫通電極が熱膨張し、貫通電極と半導体基板との間に熱膨張係数差によりストレス（応力）が生じる。このストレスにより、貫通電極の近傍では半導体装置が破損（クラック、ダメージ等が発生）する可能性がある。また、半導体装置が破損しなくとも、このストレスにより、半導体基板に結晶欠陥が生じて接合電流が増大し、貫通電極の近傍に配されたトランジスタの特性が変動する可能性がある。
【課題を解決するための手段】
【０００７】
本発明の第１の視点においては、半導体装置において、半導体基板と、半導体基板の第１の面に設けられるとともに、内部に配線パターンを有する構造体と、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極と、を備えることを特徴とする。
【０００８】
本発明の第２の視点においては、半導体装置において、半導体基板と、半導体基板の第１の面に設けられるとともに、内部に配線パターンを有する構造体と、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合される貫通電極と、を備え、前記貫通電極は、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜と、前記中空部形成用膜によって区画される中空部と、を有することを特徴とする。
【０００９】
本発明の第３の視点においては、半導体装置の製造方法において、半導体基板の第１の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる中空部形成用部材を形成する工程と、前記中空部形成用部材の周囲に位置する前記半導体基板及び前記構造体をエッチングすることで、前記中空部形成用部材を残しつつ前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に導電膜を埋め込むことで、前記配線パターンと接合された貫通電極本体を形成する工程と、前記中空部形成用部材を選択的に除去することで前記貫通電極本体の内側に中空部を形成する工程と、を含むことを特徴とする。
【００１０】
本発明の第４の視点においては、半導体装置の製造方法において、半導体基板の第１の面にて、構造体の第１の部分を形成する工程と、前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、前記構造体の第１の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第２の部分を形成する工程と、前記半導体基板における前記第１の面に対する反対側の第２の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、を含み、前記貫通電極を形成する工程は、前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、を含むことを特徴とする。
【００１１】
本発明の第５の視点においては、半導体装置の製造方法において、半導体基板の第１の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、を含むことを特徴とする。
【００１２】
本発明の第６の視点においては、半導体装置の製造方法において、半導体基板の第１の面にて、構造体の第１の部分を形成する工程と、前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、前記構造体の第１の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第２の部分を形成する工程と、前記半導体基板における前記第１の面に対する反対側の第２の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、を含み、前記貫通電極を形成する工程は、前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、を含むことを特徴とする。
【００１３】
本発明の第７の視点においては、半導体装置の製造方法において、半導体基板の第１の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、貫通電極に中空部を設けることにより、半導体装置を加熱して、配線基板または他の半導体装置に半導体装置を実装する際、中空部に熱膨張する貫通電極の一部を収容することが可能となる。これにより、貫通電極が熱膨張した際の応力（半導体基板に付与される応力）を緩和することが可能となるので、貫通電極の熱膨張に起因する半導体装置の破損や、トランジスタの特性の変動を抑制できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第１工程の部分断面図である。
【図３】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第２工程の部分断面図である。
【図４】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第３工程の部分断面図である。
【図５】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第４工程の部分断面図である。
【図６】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第５工程の部分断面図である。
【図７】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第６工程の部分断面図である。
【図８】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第７工程の部分断面図である。
【図９】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第８工程の部分断面図である。
【図１０】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第９工程の部分断面図である。
【図１１】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第１０工程の部分断面図である。
【図１２】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第１１工程の部分断面図である。
【図１３】図１２に示す製造途中の半導体装置をＣ視した部分平面図である。
【図１４】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第１２工程の部分断面図である。
【図１５】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第１３工程の部分断面図である。
【図１６】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第１４工程の部分断面図である。
【図１７】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第１５工程の部分断面図である。
【図１８】図１７に示す製造途中の半導体装置をＣ視した部分平面図である。
【図１９】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第１６工程の部分断面図である。
【図２０】本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第１７工程の部分断面図である。
【図２１】本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。
【図２２】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第１工程の部分断面図である。
【図２３】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第２工程の部分断面図である。
【図２４】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第３工程の部分断面図である。
【図２５】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第４工程の部分断面図である。
【図２６】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第５工程の部分断面図である。
【図２７】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第６工程の部分断面図である。
【図２８】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第７工程の部分断面図である。
【図２９】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第８工程の部分断面図である。
【図３０】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第９工程の部分断面図である。
【図３１】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第１０工程の部分断面図である。
【図３２】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第１１工程の部分断面図である。
【図３３】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第１２工程の部分断面図である。
【図３４】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第１３工程の部分断面図である。
【図３５】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第１４工程の部分断面図である。
【図３６】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第１５工程の部分断面図である。
【図３７】本発明の実施形態２に係る半導体装置の製造方法を模式的に示した第１６工程の部分断面図である。
【図３８】本発明の実施形態３に係る半導体装置の構成を模式的に示した部分断面図である。
【図３９】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第１工程の部分断面図である。
【図４０】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第２工程の部分断面図である。
【図４１】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第３工程の部分断面図である。
【図４２】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第４工程の部分断面図である。
【図４３】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第５工程の部分断面図である。
【図４４】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第６工程の部分断面図である。
【図４５】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第７工程の部分断面図である。
【図４６】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第８工程の部分断面図である。
【図４７】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第９工程の部分断面図である。
【図４８】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第１０工程の部分断面図である。
【図４９】本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第１１工程の部分断面図である。
【図５０】本発明の実施形態４に係る半導体装置の構成を模式的に示した部分断面図である。
【図５１】本発明の実施形態５に係る半導体装置を有する電子装置の構成を模式的に示した断面図である。
【発明を実施するための形態】
【００１６】
［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。
【００１７】
なお、図１では、半導体装置１０の一例として、ＤＲＡＭ（Dynamic Random Access Memory）の概略構成を図示する。また、図１では、説明の便宜上、ゲート電極３３及びゲート電極３４の延在方向と交差する方向に延在するようにビット線５３を図示することが困難なため、該ビット線５３の一部のみ図示する。
【００１８】
図１を参照すると、実施形態１に係る半導体装置１０は、ＤＲＡＭであり、半導体基板１１と、構造体１２と、表面絶縁層１３と、表面電極１５（第２の電極）と、はんだ層１６と、絶縁リング１８と、裏面絶縁層２１と、貫通電極形成用孔２３と、貫通電極２４と、シード層２６と、裏面電極２８（第１の電極）と、を有する。
【００１９】
半導体基板１１は、構造体１２が形成される第１の面１１ａ（表面）と、第１の面１１ａの反対側に配された第２の面１１ｂ（裏面）と、を有する。半導体基板１１としては、例えば、薄板化された半導体基板を用いることができる。具体的には、半導体基板１１としては、例えば、厚さ５０ｎｍ以下の単結晶シリコン基板を用いることができる。半導体基板１１は、メモリセル領域ＭＣＲと、周辺回路領域ＰＣＲ（Peripheral circuit region）と、を有する。
【００２０】
メモリセル領域ＭＣＲ（Memory Cell Region）は、ＤＲＡＭを構成するセルトランジスタ４０、ビット線５３、キャパシタ６５等が形成される領域である。周辺回路領域ＰＣＲは、メモリセル領域ＭＣＲを囲むように配されている。周辺回路領域ＰＣＲは、周辺回路用トランジスタ（図示せず）や貫通電極２４等が形成される領域である。
【００２１】
構造体１２は、半導体基板１１の第１の面１１ａ上に設けられた第１の部分１２ａと、第１の部分１２ａ上に設けられた第２の部分１２ｂと、を有する。第１の部分１２ａは、素子分離領域３１と、ゲート絶縁膜（図示せず）と、ゲート電極３３、３４と、不純物拡散領域３７〜３９と、保護膜４１と、層間絶縁膜４３、４４、５８、６３、６６と、コンタクトプラグ４５、４６、５１、７１、７２と、ビットコンタクト４９と、ビット線５３と、配線５４と、配線パターン５６と、ストッパ膜６１と、キャパシタ６５と、ビア６８と、を有する。第２の部分１２ｂは、層間絶縁膜７８、８７と、配線７４、７５、７６、８４、８５、９２、９３と、ビア８１、８２、８８、８９と、保護膜９５と、を有する。
【００２２】
素子分離領域３１は、半導体基板１１の第１の面１１ａ側に位置する半導体基板１１に設けられている。素子分離領域３１は、例えば、半導体基板１１の第１の面１１ａ側に形成された素子分離用溝に絶縁膜（例えば、シリコン酸化膜）が埋め込まれた構成（例えば、ＳＴＩ：Shallow Trench Isolation）とすることができる。
【００２３】
ゲート絶縁膜（図示せず）は、メモリセル領域ＭＣＲに位置する半導体基板１１（不純物拡散領域３７、３８を含む）の第１の面１１ａ側に形成された電極形成用溝３２の内面を覆うように配されている。ゲート絶縁膜としては、例えば、シリコン酸化膜を用いることができる。
【００２４】
ゲート電極３３は、ゲート絶縁膜（図示せず）を介して、電極形成用溝３２を埋め込むように配されている。ゲート電極３３は、素子分離領域（図示せず；図１の断面には表れていない素子分離領域３１と同様なもの）上にも配されている。ゲート電極３３の構造としては、例えば、電極形成用溝３２を埋め込むポリシリコン膜と、タングステン膜と、を順次積層させた積層構造を用いることができる。
【００２５】
ゲート電極３４は、ゲート絶縁膜（図示せず）を介して、電極形成用溝（図示せず；図１の断面には表れていない電極形成用溝３２と同様なもの）を埋め込むように配されている。ゲート電極３４は、素子分離領域３１上にも配されている。ゲート電極３４の構造としては、例えば、電極形成用溝（図示せず）を埋め込むポリシリコン膜と、タングステン膜と、を順次積層させた積層構造を用いることができる。
【００２６】
不純物拡散領域３７、３８、３９は、半導体基板１１に不純物（例えば、ホウ素、リン等）を拡散（導入）した領域である。不純物拡散領域３７は、隣り合うゲート電極３３間に位置する半導体基板１１に形成されている。不純物拡散領域３８は、ゲート電極３３とゲート電極３４との間に位置する半導体基板１１に形成されている。不純物拡散領域３７、３８は、セルトランジスタ４０のソース／ドレイン領域として機能する。不純物拡散領域３９は、キャパシタ６５の形成領域よりも外側（周辺回路領域ＰＣＲ寄り）に位置する半導体基板１１の第１の面１１ａに設けられている。
【００２７】
セルトランジスタ４０（選択トランジスタ）は、メモリセル領域ＭＣＲに配されたトランジスタである。セルトランジスタ４０は、ゲート絶縁膜（図示せず）、ゲート電極３３、不純物拡散領域３７、及び不純物拡散領域３８を有する。セルトランジスタ４０は、ゲート電極３３に電圧を印加することで、対応するキャパシタ６５を選択する。
【００２８】
保護膜４１は、ゲート電極３３、３４の側面乃至上面を覆うように設けられている。保護膜４１としては、例えば、シリコン窒化膜を用いることができる。
【００２９】
層間絶縁膜４３は、保護膜４１の側面を覆い、かつ、保護膜４１の上面を露出するように、半導体基板１１の第１の面１１ａ及び素子分離領域３１の上面に設けられている。層間絶縁膜４３の上面は、平坦な面となっている。層間絶縁膜４３としては、例えば、シリコン酸化膜を用いることができる。
【００３０】
層間絶縁膜４４は、保護膜４１の上面、及び層間絶縁膜４３の上面を覆うように設けられている。層間絶縁膜４４の上面４４ａは、平坦な面となっている。層間絶縁膜４４としては、例えば、シリコン酸化膜を用いることができる。
【００３１】
コンタクトプラグ４５は、不純物拡散領域３７上に位置する層間絶縁膜４３を貫通するように設けられている。コンタクトプラグ４５の下端は、不純物拡散領域３７の上面と接合している。
【００３２】
コンタクトプラグ４６は、不純物拡散領域３８上に位置する層間絶縁膜４３を貫通するように設けられている。コンタクトプラグ４６の下端は、不純物拡散領域３８の上面と接合している。
【００３３】
ビットコンタクト４９は、コンタクトプラグ４５上に位置する層間絶縁膜４４を貫通するように設けられている。ビットコンタクト４９の下端は、コンタクトプラグ４５の上端と接合している。これにより、ビットコンタクト４９は、コンタクトプラグ４５を介して、不純物拡散領域３７と電気的に接続される。
【００３４】
コンタクトプラグ５１は、不純物拡散領域３９上に位置する層間絶縁膜４３、４４を貫通するように設けられている。コンタクトプラグ５１は、不純物拡散領域３９の上面と接合している。
【００３５】
ビット線５３は、層間絶縁膜４４上及びビットコンタクト４９上に設けられている。ビット線５３は、ゲート電極３３、３４の延在方向と交差する方向に延在している。ビット線５３は、ビット線５３の直下にある複数のコンタクトプラグ４５の上端と接合している。ビット線５３は、ビットコンタクト４９及びコンタクトプラグ４５を介して、不純物拡散領域３７と電気的に接続される。なお、図１では、１本のビット線５３のみを図示したが、メモリセル領域ＭＣＲには、複数のビット線５３が所定の間隔で配されている。
【００３６】
配線５４は、その一部が不純物拡散領域３９と対向するように、層間絶縁膜４４上に設けられている。配線５４は、コンタクトプラグ５１の上端と接合している。配線５４は、コンタクトプラグ５１を介して、不純物拡散領域３９と電気的に接続される。
【００３７】
配線パターン５６は、周辺回路領域ＰＣＲに位置する層間絶縁膜４４上に設けられている。配線パターン５６は、貫通電極２４の第１の端２４ａと接合されるパッド部５６ａを有する。パッド部５６ａは、周辺回路領域ＰＣＲのうち、貫通電極２４の形成領域に対応する層間絶縁膜４４上に配置される。
【００３８】
層間絶縁膜５８は、ビット線５３、配線５４、及び配線パターン５６を覆うように、層間絶縁膜４４上に設けられている。層間絶縁膜５８の上面は、平坦な面となっている。層間絶縁膜５８としては、例えば、シリコン酸化膜を用いることができる。
【００３９】
容量コンタクト５９は、コンタクトプラグ４６上に位置する層間絶縁膜４４、５８を貫通するように配されている。容量コンタクト５９の下端は、コンタクトプラグ４６の上端と接合している。これにより、容量コンタクト５９は、コンタクトプラグ４６を介して、不純物拡散領域３８と電気的に接続される。
【００４０】
ストッパ膜６１は、層間絶縁膜５８上に設けられている。ストッパ膜６１は、エッチングを用いて、層間絶縁膜５８にキャパシタ６５を配置するためのシリンダ孔６３ａを形成する際にストッパとして機能する膜である。ストッパ膜６１としては、例えば、シリコン窒化膜を用いることができる。
【００４１】
層間絶縁膜６３は、ストッパ膜６１上に配されている。層間絶縁膜６３の上面は、平坦な面となっている。層間絶縁膜６３としては、例えば、シリコン酸化膜を用いることができる。層間絶縁膜６３及びストッパ膜６１は、容量コンタクト５９の上面を露出するシリンダ孔６３ａを複数有する。
【００４２】
キャパシタ６５は、データを記憶する記憶素子であり、下部電極１０１と、容量絶縁膜１０２と、上部電極１０３と、を有する。下部電極１０１は、シリンダ孔６３ａの内面を覆うように配されている。下部電極１０１は、キャパシタ６５ごとに設けられる。容量絶縁膜１０２は、シリンダ孔６３ａを埋め込まない厚さで、下部電極１０１の表面を覆うとともに、層間絶縁膜６３の上面にも配されている。上部電極１０３は、下部電極１０１及び容量絶縁膜１０２を介して、シリンダ孔６３ａを埋め込むとともに、層間絶縁膜６３の上面にも配されている。上部電極１０３は、隣り合う所定のキャパシタ６５と共通に設けられる。
【００４３】
層間絶縁膜６６は、上部電極１０３及び容量絶縁膜１０２を覆うように、層間絶縁膜６３上に配されている。層間絶縁膜６６の上面は、平坦な面となっている。層間絶縁膜６６としては、例えば、シリコン酸化膜を用いることができる。
【００４４】
ビア６８は、上部電極１０３上に配された層間絶縁膜６６を貫通するように設けられている。ビア６８の下端は、上部電極１０３と接合している。
【００４５】
コンタクトプラグ７１は、配線５４上に位置する層間絶縁膜５８、ストッパ膜６１、層間絶縁膜６３、及び層間絶縁膜６６を貫通するように設けられている。コンタクトプラグ７１の下端は、配線５４と接合している。これにより、コンタクトプラグ７１は、配線５４及びコンタクトプラグ５１を介して、不純物拡散領域３９と電気的に接続される。
【００４６】
コンタクトプラグ７２は、パッド部５６ａ上に位置する層間絶縁膜５８、ストッパ膜６１、層間絶縁膜６３、及び層間絶縁膜６６を貫通するように設けられている。コンタクトプラグ７２の下端は、パッド部５６ａと接合している。これにより、コンタクトプラグ７２は、パッド部５６ａを介して配線パターン５６と電気的に接続される。
【００４７】
配線７４は、メモリセル領域ＭＣＲに位置する層間絶縁膜６６上に設けられている。配線７４は、ビア６８の上端と接合している。これにより、配線７４は、ビア６８を介して、キャパシタ６５の上部電極１０３と電気的に接続される。
【００４８】
配線７５は、層間絶縁膜６６上に設けられている。配線７５は、コンタクトプラグ７１の上端と接合している。これにより、配線７５は、コンタクトプラグ７１、配線５４、及びコンタクトプラグ５１を介して、不純物拡散領域３９と電気的に接続される。
【００４９】
配線７６は、周辺回路領域ＰＣＲに位置する層間絶縁膜６６上に設けられている。配線７６は、コンタクトプラグ７２の上端と接合している。これにより、配線７６は、コンタクトプラグ７２を介して、パッド部５６ａと電気的に接続される。
【００５０】
層間絶縁膜７８は、配線７４〜７６を覆うように、層間絶縁膜６６上に設けられている。層間絶縁膜７８の上面は、平坦な面となっている。層間絶縁膜７８としては、例えば、シリコン酸化膜を用いることができる。
【００５１】
ビア８１は、配線７５上に配された層間絶縁膜７８を貫通するように設けられている。ビア８１の下端は、配線７５と接合している。
【００５２】
ビア８２は、配線７６上に配された層間絶縁膜７８を貫通するように設けられている。ビア８２の下端は、配線７６と接合している。
【００５３】
配線８４は、メモリセル領域ＭＣＲに位置する層間絶縁膜７８上に設けられている。配線８４は、ビア８１の上端と接合している。配線８４は、ビア８１、配線７５、コンタクトプラグ７１、配線５４、及びコンタクトプラグ５１を介して、不純物拡散領域３９と電気的に接続される。
【００５４】
配線８５は、周辺回路領域ＰＣＲに位置する層間絶縁膜７８上に設けられている。配線８５は、ビア８２の上端と接合している。配線８５は、ビア８２、配線７６、及びコンタクトプラグ７２を介して、パッド部５６ａと電気的に接続される。
【００５５】
層間絶縁膜８７は、配線８４、８５を覆うように、層間絶縁膜７８上に設けられている。層間絶縁膜８７の上面は、平坦な面となっている。層間絶縁膜８７としては、例えば、シリコン酸化膜を用いることができる。
【００５６】
ビア８８は、配線８４上に位置する層間絶縁膜８７を貫通するように設けられている。ビア８８の下端は、配線８４と接合している。
【００５７】
ビア８９は、配線８５上に位置する層間絶縁膜８７を貫通するように設けられている。ビア８９の下端は、配線８５と接合している。
【００５８】
配線９２は、メモリセル領域ＭＣＲに位置する層間絶縁膜８７上に設けられている。配線９２は、ビア８８の上端と接合している。これにより、配線９２は、ビア８８、配線８４、ビア８１、配線７５、コンタクトプラグ７１、配線５４、及びコンタクトプラグ５１を介して、不純物拡散領域３９と電気的に接続されている。
【００５９】
配線９３は、周辺回路領域ＰＣＲに位置する層間絶縁膜８７上に設けられている。配線９３は、ビア８９の上端と接合している。これにより、配線９３は、ビア８９、配線８５は、ビア８２、配線７６、及びコンタクトプラグ７２を介して、パッド部５６ａと電気的に接続されている。
【００６０】
保護膜９５は、配線９２、及び配線９３を覆うように、層間絶縁膜８７上に設けられている。保護膜９５は、配線９３の上面の一部を露出する開口部９５ａを有する。保護膜９５としては、例えば、シリコン酸窒化膜を用いることができる。
【００６１】
表面絶縁層１３は、保護膜９５上に設けられている。表面絶縁層１３は、表面電極１５を露出する開口部１３ａを有する。表面絶縁層１３としては、例えば、ポリイミド膜を用いることができる。
【００６２】
表面電極１５（第２の電極）は、構造体１２の表面（具体的には、保護膜９５の上面、及び開口部９５ａ内）に設けられている。表面電極１５は、配線９３、ビア８９、配線８５は、ビア８２、配線７６、及びコンタクトプラグ７２を介して、パッド部５６ａ及び貫通電極２４と電気的に接続される。表面電極１５は、表面電極用シード層１０６と、表面電極本体１０７と、を有する。
【００６３】
表面電極用シード層１０６は、開口部９５ａの内面（開口部９５ａから露出する配線９３の上面の一部も含む）と、保護膜９５の上面のうち、開口部１３ａの周縁部分と、を覆うように配されている。これにより、表面電極用シード層１０６は、配線９３と接合している。つまり、表面電極１５は、配線９３と接合している。表面電極用シード層１０６としては、例えば、チタン膜（厚さ１５０ｎｍ）と、銅膜（厚さ３００ｎｍ）と、を順次積層した積層膜を用いることができる。
【００６４】
表面電極本体１０７は、表面電極用シード層１０６を介して、開口部９５ａを埋め込むとともに、開口部９５ａから離間する方向に突出している。表面電極本体１０７の一部は、表面絶縁層１３の上面から突出している。表面電極本体１０７は、はんだ層１６が形成されるはんだ形成面１０７ａを有する。はんだ形成面１０７ａは、表面絶縁層１３の上面の位置よりも上方に配されている。つまり、表面電極本体１０７のうち、はんだ形成面１０７ａを構成する部分は、表面絶縁層１３から突出している。表面電極本体１０７の材料としては、例えば、銅を用いることができる。
【００６５】
はんだ層１６は、表面電極本体１０７のはんだ形成面１０７ａに配されている。はんだ層１６は、配線基板（図示せず）に設けたられた接続パッド（図示せず）、半導体装置（半導体装置１０と同じ構成の半導体装置、半導体装置１０とは異なる構成とされた半導体装置）に設けられた電極（図示せず）のうちのいずれかと、半導体装置１０の表面電極１５とを接続するための層である。
【００６６】
ここで、実施形態１に係る半導体装置１０を、配線基板（図示せず）または他の半導体装置（半導体装置１０と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置１０とは異なる半導体装置）に実装する際には、図示していないボンディングツール（加熱機構を内蔵したツール）により、半導体装置１０の裏面電極２８側を吸着し、半導体装置１０に設けられたはんだ層１６を加熱溶融させる。このときの加熱温度としては、例えば、３００℃とすることができる。
【００６７】
絶縁リング１８は、貫通電極２４と半導体基板１１とを電気的に絶縁するためのリング状の絶縁部材である。絶縁リング１８は、パッド部５６ａの位置に配された半導体基板１１を貫通するように設けられている。絶縁リング１８は、貫通電極本体１１１の外周面１１１ａと接触するように、貫通電極２４を連続して囲んでいる。絶縁リング１８を構成する膜としては、例えば、シリコン窒化膜、シリコン酸化膜等を用いることができる。
【００６８】
なお、図１では、１つの貫通電極２４に対して１つの絶縁リング１８を設けた場合を例に挙げて説明したが、絶縁リング１８の外側に位置する半導体基板１１に、半導体基板１１を貫通し、かつ、絶縁リング１８を連続して囲む他の絶縁リング（図示せず）を設けてもよい。
【００６９】
裏面絶縁層２１は、半導体基板１１の第２の面１１ｂ、及び第２の面１１ｂ側に位置する絶縁リング１８の端面を覆うように配されている。裏面絶縁層２１には、例えば、シリコン窒化膜を用いることができる。
【００７０】
貫通電極形成用孔２３は、パッド部５６ａの下方に位置する層間絶縁膜４３、４４と、絶縁リング１８で囲まれた半導体基板１１と、を貫通するように設けられている。貫通電極形成用孔２３は、パッド部５６ａの面（言い換えれば、貫通電極本体１１１の端部１１１ｂが接続されるパッド部５６ａの面）の一部、及び絶縁リング１８の内面１８ａを露出する開口部である。貫通電極形成用孔２３の開口径Ｒ１は、例えば、１４〜２２μｍとすることができる。この場合、貫通電極形成用孔２３の深さは、４０〜５０μｍとすることができる。
【００７１】
貫通電極２４は、少なくとも半導体基板１１を貫通する電極である。貫通電極２４は、貫通電極形成用孔２３内に設けられている。貫通電極２４は、第１の端２４ａにてパッド部５６ａ（配線パターン５６の一部）と接合している。貫通電極２４は、貫通電極本体１１１と、中空部１１２と、を有する。
【００７２】
貫通電極本体１１１は、筒状となっている。貫通電極本体１１１は、中空部１１２を区画している。貫通電極本体１１１の端部１１１ｂは、パッド部５６ａと接合している。貫通電極本体１１１の外径Ｒ２（言い換えれば、貫通電極２４の外径）は、貫通電極形成用孔２３の開口径Ｒ１と等しく、例えば、１４〜２２μｍとすることができる。貫通電極本体１１１は、貫通電極用シード層１１４と、リング状溝１１５と、導電膜１１６と、を有する。
【００７３】
貫通電極用シード層１１４は、中空部１１２に配されたシード層２６の面、中空部１１２よりも外側に位置するパッド部５６ａの面、及び貫通電極形成用孔２３の側面を連続して覆うように配されている。貫通電極用シード層１１４としては、例えば、銅を用いることができる。貫通電極形成用孔２３の開口径Ｒ１が１４〜２２μｍの場合、貫通電極用シード層１１４の厚さは、例えば、８００ｎｍとすることができる。リング状溝１１５は、貫通電極用シード層１１４で囲まれた円筒状の溝である。導電膜１１６は、リング状溝１１５を埋め込むように配されている。導電膜１１６としては、例えば、銅膜を用いることができる。
【００７４】
なお、実施形態１では、一例として、貫通電極本体１１１を銅のみで構成する場合を例に挙げて説明したが、貫通電極本体１１１をポリシリコンのみで構成してもよい。また、貫通電極本体１１１を銅、ポリシリコン以外の導電膜で構成してもよい。
【００７５】
中空部１１２は、貫通電極本体１１１の中央部（言い換えれば、貫通電極形成用孔２３の中央部）に配されたストレス緩和部である。中空部１１２は、貫通電極本体１１１の中央部に配された貫通電極用シード層１１４で囲まれた空間である。
【００７６】
このように、貫通電極２４に中空部１１２を設けることにより、半導体装置１０を加熱して、配線基板（図示せず）または他の半導体装置（半導体装置１０と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置１０とは異なる半導体装置）に実装する際、中空部１１２に熱膨張する貫通電極２４（具体的には、貫通電極本体１１１）の一部を収容することが可能となる。これにより、貫通電極２４が熱膨張した際のストレス（半導体基板１１に付与される応力）を緩和することが可能となるので、貫通電極２４の熱膨張に起因する半導体装置１０の破損等を抑制できる。
【００７７】
また、貫通電極本体１１１の中央部に中空部１１２を配置することが好ましい。こうすることで、貫通電極２４が熱膨張した際、貫通電極２４のうち、径方向に膨張した部分を均等に中空部１１２内に収容することができる。
【００７８】
中空部１１２は、半導体基板１１の厚さ方向（図１の上下方向）に延在している。半導体基板１１の厚さ方向における中空部１１２の長さは、半導体基板１１の厚さ方向における貫通電極本体１１１の長さと略等しい。中空部１１２は、貫通電極２４の第２の端２４ｂ側に位置する裏面電極２８の一部を露出している。
【００７９】
このように、半導体基板１１の厚さ方向に延在する中空部１１２の長さを、半導体基板１１の厚さ方向における貫通電極本体１１１の長さと略等しくすることにより、配線基板（図示せず）または他の半導体装置（半導体装置１０と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置１０とは異なる半導体装置）に半導体装置１０を実装する際、半導体基板１１の厚さ方向において、熱膨張する貫通電極本体１１１の一部を中空部１１２に収容することが可能となる。これにより、貫通電極２４が熱膨張した際のストレス（半導体基板１１に付与される応力）を緩和することが可能となるので、貫通電極２４の熱膨張に起因する半導体装置１０の破損をさらに抑制できる。
【００８０】
シード層２６は、中空部１１２が露出する貫通電極本体１１１の面、中空部１１２が露出するパッド部５６ａの面、裏面電極２８の形成領域に対応する第２の端２４ｂの面、及び裏面絶縁層２１の面（半導体基板１１の第２の面１１ｂと接触する面の反対側に配された裏面絶縁層２１の面）を覆うように配されている。シード層２６としては、例えば、銅層を用いることができる。
【００８１】
裏面電極２８は、裏面絶縁層２１から離間する方向に突出した電極である。裏面電極２８は、裏面電極２８の形成領域に対応する第２の端２４ｂの面、及び裏面絶縁層２１の面に配されたシード層２６に設けられている。裏面電極２８は、シード層２６を介して貫通電極２４の第２の端２４ｂと電気的に接続されている。裏面電極２８としては、例えば、銅膜を用いることができる。
【００８２】
実施形態１に係る半導体装置１０によれば、第１の面１１ａに構造体１２が設けられた半導体基板１１を貫通するように配置され、第１の端２４ａが構造体１２を構成するパッド部５６ａ（配線パターン５６の一部）と接続され、かつ、中空部１１２を有する貫通電極２４を設けることにより、半導体装置１０を加熱して、配線基板（図示せず）または他の半導体装置（半導体装置１０と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置１０とは異なる半導体装置）に実装する際、中空部１１２により、熱膨張する貫通電極２４（具体的には、貫通電極本体１１１）の一部を収容することが可能となる。これにより、貫通電極２４が熱膨張した際の応力（半導体基板１１に付与される応力）を緩和することが可能となるので、貫通電極２４の熱膨張に起因する半導体装置１０の破損や、トランジスタの特性の変動を抑制できる。
【００８３】
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図２〜図１２、図１４〜図１７、図１９、図２０は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した部分断面図である。図１３は、図１２に示す製造途中の半導体装置をＣ視した部分平面図である。図１８は、図１７に示す製造途中の半導体装置をＣ視した部分平面図である。図２〜図２０において、図１に示す構成部分と同じ構成部分には、同一符号を付す。
【００８４】
なお、ここでは、半導体基板１１として、半導体装置１０が形成される半導体装置形成領域を複数有した単結晶シリコンウェハを用いた場合を例に挙げて、以下の説明を行う。
【００８５】
まず、薄板化されていない半導体基板１１（例えば、単結晶シリコン基板）を準備する（図２参照；ステップＡ１）。
【００８６】
次に、周辺回路領域ＰＣＲに位置する半導体基板１１に絶縁リング１８を形成する（図２参照；ステップＡ２）。
【００８７】
ここで、絶縁リング１８の形成方法について、例えば、フォトリソグラフィ技術及びドライエッチング技術により、半導体基板１１の第１の面１１ａ側から半導体基板１１を貫通しない深さの溝を形成し、該溝にシリコン窒化膜及びシリコン酸化膜を埋め込むことで、絶縁リング１８を形成することができる。このとき、絶縁リング１８は、貫通電極２４（図１参照）の形成領域に対応する半導体基板１１を連続して囲むように形成する。絶縁リング１８は、例えば、円筒形状とすることができる。この場合、絶縁リング１８の内径（図１の開口径Ｒ１）は、例えば、２２μｍとすることができる。この段階では、絶縁リング１８は、半導体基板１１を貫通していない。絶縁リング１８は、後述する図７に示す工程において、半導体基板１１を薄板化（基板薄板化工程）することで、半導体基板１１を貫通する。
【００８８】
次に、ＳＴＩ（Shallow Trench Isolation）法により、半導体基板１１に素子分離領域３１を形成する（図２参照；ステップＡ３）。このとき、素子分離領域３１の上面が半導体基板１１の第１の面１１ａに対して面一となるようにする。
【００８９】
次に、リソグラフィ技術及びエッチング技術により、メモリセル領域ＭＣＲに位置する半導体基板１１に電極形成用溝３２（及び、図示されていない電極形成用溝）を形成する（図２参照；ステップＡ４）。
【００９０】
次に、例えば、熱酸化法により、電極形成用溝３２（及び、図示されていない電極形成用溝）の内面を覆うゲート絶縁膜（図示せず）を形成する（図２参照；ステップＡ５）。ゲート絶縁膜としては、例えば、シリコン酸化膜を用いることができる。
【００９１】
次に、例えば、熱拡散法又はイオン打込み法により、半導体基板１１に、ウェル領域（図示せず）を形成する（図２参照；ステップＡ６）。
【００９２】
次に、例えば、ＣＶＤ（Chemical Vapor Deposition）法及びリソグラフィ技術及びエッチング技術により、電極形成用溝３２（及び、図示されていない電極形成用溝）を埋め込むゲート電極３３、３４を形成する（図２参照；ステップＡ７）。例えば、電極形成用溝３２（及び、図示されていない電極形成用溝）にポリシリコン膜及びタングステン膜を埋め込むことで、ゲート電極３３、３４を形成することができる。
【００９３】
次に、リソグラフィ技術及びイオン注入技術により、半導体基板１１に、上面が半導体基板１１の第１の面１１ａと面一とされた不純物拡散領域３７〜３９を形成する（図２参照；ステップＡ８）。例えば、半導体基板１１としてｐ型単結晶シリコン基板を用いた場合、半導体基板１１にｎ型不純物をドーピングすることで、不純物拡散領域３７〜３９を形成することができる。
【００９４】
以上により、メモリセル領域ＭＣＲに、ゲート電極３３、ゲート絶縁膜（図示せず）、不純物拡散領域３７、及び不純物拡散領域３８を有するセルトランジスタ４０（選択トランジスタ）が形成される。
【００９５】
次に、例えば、ＣＶＤ法及びエッチバックにより、ゲート電極３３、３４の側面及び上面を覆う保護膜４１を形成する（図２参照；ステップＡ９）。保護膜４１としては、例えば、シリコン窒化膜を用いることができる。
【００９６】
次に、例えば、ＣＶＤ法及びＣＭＰ（Chemical Mechanical Polishing）法により、半導体基板１１の第１の面１１ａ及び素子分離領域３１の上面に、保護膜４１の上面に対して面一とされた上面を有する層間絶縁膜４３を形成する（図２参照；ステップＡ１０）。このとき、層間絶縁膜４３は、保護膜４１の側面を覆うように形成する。層間絶縁膜４３としては、例えば、シリコン酸化膜を用いることができる。
【００９７】
次に、例えば、リソグラフィ技術、エッチング技術、ＣＶＤ法及びＣＭＰ法により、不純物拡散領域３７上に位置する層間絶縁膜４３を貫通するコンタクトプラグ４５と、不純物拡散領域３８上に位置する層間絶縁膜４３を貫通するコンタクトプラグ４６と、を一括形成する（図２参照；ステップＡ１１）。このとき、コンタクトプラグ４５は、不純物拡散領域３７の上面と接合するように形成する。また、コンタクトプラグ４６は、不純物拡散領域３８の上面と接合するように形成する。
【００９８】
次に、例えば、ＣＶＤ法により、保護膜４１の上面、及び層間絶縁膜４３の上面を覆い、かつ、平坦な上面４４ａを有する層間絶縁膜４４を形成する（図２参照；ステップＡ１２）。層間絶縁膜４４としては、例えば、シリコン酸化膜を用いることができる。
【００９９】
次に、例えば、リソグラフィ技術、エッチング技術、ＣＶＤ法及びＣＭＰ法により、コンタクトプラグ４５上に位置する層間絶縁膜４４を貫通するビットコンタクト４９と、不純物拡散領域３９上に位置する層間絶縁膜４３、４４を貫通するコンタクトプラグ５１と、を一括形成する（図２参照；ステップＡ１３）。このとき、ビットコンタクト４９は、コンタクトプラグ４５の上端と接合されるように形成する。また、コンタクトプラグ５１は、不純物拡散領域３９の上面と接合するように形成する。
【０１００】
次に、例えば、めっき法、リソグラフィ技術、及びエッチング技術により、メモリセル領域ＭＣＲに位置する層間絶縁膜４４上に配されたビット線５３と、層間絶縁膜４４上に配された配線５４と、周辺回路領域ＰＣＲに位置する層間絶縁膜４４上に配置され、かつ、パッド部５６ａを有する配線パターン５６と、を一括形成する（図２参照；ステップＡ１４）。このとき、ビット線５３は、コンタクトプラグ４５の上端と接合され、かつ、ゲート電極３３、３４の延在方向と交差する方向に延在するように形成する。また、配線５４は、コンタクトプラグ５１の上端と接合されるように形成する。さらに配線パターン５６は、パッド部５６ａが貫通電極２４（図１参照）の形成領域と対向するように形成する。
【０１０１】
次に、例えば、ＣＶＤ法及びＣＭＰ法により、層間絶縁膜４４上に、ビット線５３、配線５４、及び配線パターン５６を覆う層間絶縁膜５８を形成する（図２参照；ステップＡ１５）。このとき、上面が平坦な面となるように、層間絶縁膜５８を形成する。層間絶縁膜５８としては、例えば、シリコン酸化膜を用いることができる。
【０１０２】
次に、例えば、リソグラフィ技術、エッチング技術、ＣＶＤ法及びＣＭＰ法により、コンタクトプラグ４６上に位置する層間絶縁膜４４、５８を貫通する容量コンタクト５９を形成する（図２参照；ステップＡ１６）。このとき、容量コンタクト５９の下端がコンタクトプラグ４６の上端と接合されるように、容量コンタクト５９を形成する。これにより、容量コンタクト５９はコンタクトプラグ４６を介して不純物拡散領域３８と電気的に接続される。
【０１０３】
次に、例えば、ＣＶＤ法により、層間絶縁膜５８の上面を覆うストッパ膜６１を形成する（図２参照；ステップＡ１７）。例えば、シリコン窒化膜を成膜することで、ストッパ膜６１を形成する。
【０１０４】
次に、例えば、ＣＶＤ法、リソグラフィ技術、及びエッチング技術により、ストッパ膜６１の上面を覆い、かつ、容量コンタクト５９の上面が露出するシリンダ孔６３ａを複数有する層間絶縁膜６３を形成する（図２参照；ステップＡ１８）。このとき、上面が平坦な面となるように、層間絶縁膜６３を形成する。層間絶縁膜６３としては、例えば、シリコン酸化膜を用いることができる。
【０１０５】
次に、例えば、ＣＶＤ法、ＣＭＰ法、リソグラフィ技術、及びエッチング技術により、複数のシリンダ孔６３ａ内に、下部電極１０１と、容量絶縁膜１０２と、上部電極１０３と、を順次形成することで、シリンダ孔６３ａを充填し、かつ、下部電極１０１、容量絶縁膜１０２、及び上部電極１０３を有するキャパシタ６５を形成する（図２参照；ステップＡ１９）。このとき、上部電極１０３及び容量絶縁膜１０２は、層間絶縁膜６３上にも形成される。
【０１０６】
次に、例えば、ＣＶＤ法及びＣＭＰ法により、層間絶縁膜６３上に、層間絶縁膜６３上に配された上部電極１０３及び容量絶縁膜１０２を覆い、かつ、上面が平坦な面とされた層間絶縁膜６６を形成する（図２参照；ステップＡ２０）。層間絶縁膜６６としては、例えば、シリコン酸化膜を用いることができる。
【０１０７】
次に、例えば、リソグラフィ技術、エッチング技術、めっき法、ＣＭＰ法、及びＣＶＤ法により、ビア６８、コンタクトプラグ７１、コンタクトプラグ７２、配線７４、配線７５、及び配線７６を形成する（図２参照；ステップＡ２１）。
【０１０８】
ここで、ビア６８は、上部電極１０３上に配された層間絶縁膜６６を貫通し、かつ、下端が上部電極１０３と接合されるように形成する。また、コンタクトプラグ７１は、配線５４上に位置する層間絶縁膜５８、ストッパ膜６１、層間絶縁膜６３、及び層間絶縁膜６６を貫通し、かつ、下端が配線５４と接合されるように形成する。また、コンタクトプラグ７２は、パッド部５６ａ上に位置する層間絶縁膜５８、ストッパ膜６１、層間絶縁膜６３、及び層間絶縁膜６６を貫通し、かつ、下端がパッド部５６ａと接合されるように形成する。
【０１０９】
また、配線７４は、ビア６８の上端と接合されるように、メモリセル領域ＭＣＲに位置する層間絶縁膜６６上に形成する。また、配線７５は、コンタクトプラグ７１の上端と接合されるように、層間絶縁膜６６上に形成する。さらに、配線７６は、コンタクトプラグ７２の上端と接続されるように、周辺回路領域ＰＣＲに位置する層間絶縁膜６６上に形成する。
【０１１０】
次に、例えば、ＣＶＤ法及びＣＭＰ法により、層間絶縁膜６６上に、配線７４〜７６を覆い、かつ、上面が平坦な面とされた層間絶縁膜７８を形成する（図２参照；ステップＡ２２）。層間絶縁膜７８としては、例えば、シリコン酸化膜を用いることができる。
【０１１１】
次に、例えば、リソグラフィ技術、エッチング技術、ＣＶＤ法、及びＣＭＰ法により、配線７５上に配された層間絶縁膜７８を貫通し、かつ、下端が配線７５と接合されたビア８１と、配線７６上に配された層間絶縁膜７８を貫通し、かつ、下端が配線７６と接合されたビア８２と、を一括形成する（図２参照；ステップＡ２３）。
【０１１２】
次に、例えば、めっき法及びＣＭＰ法により、層間絶縁膜７８上に配置され、かつ、ビア８１の上端と接合された配線８４と、周辺回路領域ＰＣＲに位置する層間絶縁膜７８上に配置され、かつ、ビア８２の上端と接合された配線８５と、を一括形成する（図２参照；ステップＡ２４）。
【０１１３】
次に、例えば、ＣＶＤ法及びＣＭＰ法により、層間絶縁膜７８上に、配線８４、８５を覆い、かつ、上面が平坦な面とされた層間絶縁膜８７を形成する（図２参照；ステップＡ２５）。層間絶縁膜８７としては、例えば、シリコン酸化膜を用いることができる。
【０１１４】
次に、例えば、リソグラフィ技術、エッチング技術、ＣＶＤ法、及びＣＭＰ法により、配線８４上に位置する層間絶縁膜８７を貫通し、かつ、下端が配線８４と接合されたビア８８と、配線８５上に位置する層間絶縁膜８７を貫通し、かつ、下端が配線８５と接合されたビア８９と、を一括形成する（図２参照；ステップＡ２６）。
【０１１５】
次に、例えば、めっき法及びＣＭＰ法により、層間絶縁膜８７上に配置され、かつ、ビア８８の上端と接合された配線９２と、周辺回路領域ＰＣＲに位置する層間絶縁膜８７上に配置され、かつ、ビア８９の上端と接合された配線９３と、を一括形成する（図２参照；ステップＡ２７）。
【０１１６】
次に、例えば、ＣＶＤ法、ＣＭＰ法、リソグラフィ技術、及びエッチング技術により、層間絶縁膜８７上に、配線９２、及び配線９３の一部を覆い、かつ、配線９３の上面の一部を露出する開口部９５ａを有した保護膜９５を形成する（図２参照；ステップＡ２８）。保護膜９５としては、例えば、シリコン酸窒化膜を用いることができる。
【０１１７】
ステップＡ１〜Ａ２８により、半導体基板１１の第１の面１１ａに、素子分離領域３１と、ゲート絶縁膜（図示せず）と、ゲート電極３３、３４と、不純物拡散領域３７〜３９と、保護膜４１と、層間絶縁膜４３、４４、５８、６３、６６、７８、８７と、コンタクトプラグ４５、４６、５１、７１、７２と、ビットコンタクト４９と、ビット線５３と、配線５４、７４〜７６、８４、８５、９２、９３と、配線パターン５６と、ストッパ膜６１と、キャパシタ６５と、ビア６８、８１、８２、８８、８９と、保護膜９５と、を有した構造体１２が複数形成される。構造体１２は、メモリセル領域ＭＣＲと、メモリセル領域ＭＣＲの周囲に配された周辺回路領域ＰＣＲと、を有する。
【０１１８】
次に、例えば、ＣＶＤ法、ＣＭＰ法、リソグラフィ技術、及びエッチング技術により、保護膜９５上に、表面電極１５の形成領域を露出する開口部１３ａを有した表面絶縁層１３を形成する（図２参照；ステップＡ２９）。このとき、開口部１３ａは、表面電極（図１の１５）の上面の一部を露出できるように形成する。表面絶縁層１３としては、例えば、ポリイミド膜を用いることができる。
【０１１９】
次に、例えば、スパッタ法により、開口部９５ａの内面（開口部９５ａから露出する配線９３の上面の一部も含む）、開口部１３ａの壁面、及び表面絶縁層１３の上面を覆う表面電極用シード層１０６を形成する（図３参照；ステップＡ３０）。表面電極用シード層１０６としては、例えば、厚さ１５０ｎｍとされたチタン膜と、厚さ３００ｎｍとされた銅膜と、を順次積層した積層膜を用いることができる。
【０１２０】
次に、例えば、リソグラフィ技術により、表面電極（図１の１５）を形成する領域に対応する部分の表面電極用シード層１０６を露出する開口部１２１ａを有しためっき用レジスト膜１２１を形成する（図４参照；ステップＡ３１）。
【０１２１】
次に、表面電極用シード層１０６を給電層とする電解めっき法により、開口部１２１ａに露出された表面電極用シード層１０６上に、めっき膜（例えば、銅めっき膜）を析出成長させて、当該めっき膜よりなる表面電極本体１０７を形成する（図４参照；ステップＡ３２）。
【０１２２】
次に、電解めっき法により、表面電極本体１０７のはんだ形成面１０７ａに、はんだ層（図１の１６）の母材となるはんだめっき膜１２５を析出成長させる（図４参照；ステップＡ３３）。
【０１２３】
次に、めっき用レジスト膜（図４の１２１）を除去し、その後、例えば、エッチング技術により、表面電極用シード層１０６のうち表面電極本体１０７に覆われていない部分（図４参照）を選択的に除去することで、表面電極用シード層１０６及び表面電極本体１０７よりなる表面電極１５を形成する（図５参照；ステップＡ３４）。
【０１２４】
次に、ステップＡ３４後の中間体を熱処理（例えば、２４０℃で３０秒間加熱）することで、はんだめっき膜（図４の１２５）をリフローさせて、はんだめっき膜１２５よりなるはんだ層１６を形成する（図５参照；ステップＡ３５）。
【０１２５】
ここで、はんだ層１６は、配線基板（図示せず）に設けたられた接続パッド、或いは半導体装置（半導体装置１０と同じ構成の半導体装置、或いは、半導体装置１０とは異なる構成とされた半導体装置）に設けられた電極と、半導体装置１０の表面電極１５とを接続するための層である。
【０１２６】
次に、ステップＡ３５後の中間体の表面電極１５側の面に、接着剤１２７を介して、厚さ調整用基板１２８（例えば、ガラス基板）を貼り付ける（図６参照；ステップＡ３６）。
【０１２７】
ここでは、後述する基板薄板化工程（ステップＡ３７）後の中間体の厚さ（半導体基板１１から厚さ調整用基板１２８までの厚さ）が、基板薄板化工程前の中間体の厚さ（半導体基板１１から表面絶縁層１３までの厚さ）と同じになるようにする。このように、厚さ調整用基板１２８を貼り付けることで、基板薄板化工程において、厚さ調整用基板１２８が補強板として機能するため、半導体基板１１を精度良く薄板化することができる。また、基板薄板化工程の前後において、中間体の厚さを同じにすることが可能となるので、基板薄板化工程後も基板薄板化工程前に使用した半導体製造装置（例えば、成膜装置、エッチング装置、及び洗浄装置等）を用いて加工を行うことができる。
【０１２８】
次に、ステップＡ３６後の中間体の上下を反転させ、その後、半導体基板１１の第２の面１１ｂ側から半導体基板１１を研削及び／又は研磨することで、半導体基板１１を薄板化（例えば、半導体基板１１の厚さが５０μｍとなるように薄板化）する（図７参照；ステップＡ３７）。
【０１２９】
ここで、半導体基板１１の研削及び／又は研磨は、絶縁リング１８の端（半導体基板１１の第２の面１１ｂ側に位置する端）が露出するまで行う。これにより、絶縁リング１８は、薄板化された半導体基板１１を貫通する。半導体基板１１を研削により薄板化する場合、研削装置としては、例えば、バックサイドグラインダーを用いることができる。
【０１３０】
次に、例えば、ＣＶＤ法により、半導体基板１１の第２の面１１ｂ、及び第２の面１１ｂに露出された絶縁リング１８の端面を覆う裏面絶縁層２１を形成する（図７参照；ステップＡ３８）。裏面絶縁層２１としては、例えば、シリコン窒化膜を用いることができる。
【０１３１】
次に、フォトリソグラフィ技術により、裏面絶縁層２１上に、中空部（図１の１１２）を形成する領域に対応する裏面絶縁層２１の面２１ａを露出する開口部１３３を有したエッチング用レジスト膜１３４を形成する（図７参照；ステップＡ３９）。このとき、開口部１３３は、絶縁リング１８の中央に位置する裏面絶縁層２１の面２１ａを露出するように形成する。これにより、絶縁リング１８の中央部に中空部（図１の１１２）を配置することが可能となる。
【０１３２】
次に、エッチング用レジスト膜１３４をマスクとする異方性エッチング（例えば、ドライエッチング）により、開口部１３３の下方に位置する裏面絶縁層２１、半導体基板１１、層間絶縁膜４３、及び層間絶縁膜４４を除去する（図８参照；ステップＡ４０）。これにより、半導体基板１１、裏面絶縁層２１、層間絶縁膜４３、及び層間絶縁膜４４を貫通し、かつ、配線パターン５６のパッド部５６ａの面の一部を露出する貫通孔１３６が形成される。
【０１３３】
次に、エッチング用レジスト膜（図８の１３４）を除去する（図９参照；ステップＡ４１）。これにより、裏面絶縁層２１の面２１ａが露出される。
【０１３４】
次に、例えば、ＣＶＤ法及びＣＭＰ法により、貫通電極本体（図１の１１１；貫通電極用シード層１１４及び導電膜１１６）とは異なる材料よりなる導電膜（例えば、良導体よりなる膜）を貫通孔１３６に埋め込むことにより中空部形成用部材１３９を形成する（図１０参照；ステップＡ４２）。
【０１３５】
これにより、貫通孔１３６内に、半導体基板１１、層間絶縁膜４３、及び層間絶縁膜４４を貫通し、かつ、パッド部５６ａに到達する中空部形成用部材１３９が形成される。中空部形成用部材１３９は、絶縁リング１８の中心に配置される。ここで、中空部形成用部材１３９は、パッド部５６ａに到達することで、一端がパッド部５６ａと接続される。これにより、中空部形成用部材１３９は、パッド部５６ａにより支持される。また、貫通電極２４を構成する貫通電極本体１１１（貫通電極用シード層１１４及び導電膜１１６）の材料として銅を用いる場合、中空部形成用部材１３９としては、例えば、タングステン膜や銅膜を除く、銀膜やアルミニウム膜等の良導体（貫通電極本体１１１よりも熱や電気の伝導率が高い物質）よりなる膜を用いることができる。
【０１３６】
次に、フォトリソグラフィ技術により、裏面絶縁層２１の面２１ａに、貫通電極（図１の２４）を形成する領域に対応する裏面絶縁層２１の面２１ａ及び中空部形成用部材１３９の他端を露出する開口部１４２を有したエッチング用レジスト膜１４３を形成する（図１１参照；ステップＡ４３）。
【０１３７】
次いで、図１３に示す工程では、エッチング用レジスト膜１４３をマスクとする異方性エッチング（例えば、ドライエッチング）により、開口部１４２の下方に位置する裏面絶縁層２１、絶縁リング１８と中空部形成用部材１３９との間に位置する半導体基板１１（中空部形成用部材１３９の周囲に位置する半導体基板１１）、層間絶縁膜４３、及び層間絶縁膜４４を選択的に除去して、パッド部５６ａの一部を露出させる（図１２及び図１３参照；ステップＡ４４）。
【０１３８】
これにより、裏面絶縁層２１、半導体基板１１、層間絶縁膜４３、及び層間絶縁膜４４を貫通し、中空部形成用部材１３９の外周面１３９ａ、絶縁リング１８の内面１８ａ、及びパッド部５６ａの面の一部を露出する貫通電極形成用孔２３が形成される。図１２及び図１３に示すように、貫通電極形成用孔２３は、その中心に中空部形成用部材１３９が配された筒状の開口部として形成される。
【０１３９】
また、異方性エッチングを用いて貫通電極形成用孔２３を形成する場合、エッチング条件としては、中空部形成用部材１３９がエッチングされにくい条件を用いるとよい。これにより、貫通電極形成用孔２３を形成した後に、中空部形成用部材１３９の直径が小さくなることを抑制できるため、後述する図１７において形成される中空部１１２の直径が所望の大きさよりも小さくなることを抑制できる。
【０１４０】
次に、例えば、スパッタ法により、貫通電極形成用孔２３の内面（具体的には、貫通電極形成用孔２３で露出する絶縁リング１８の内面１８ａ、パッド部５６ａ、層間絶縁膜４３、層間絶縁膜４４、及び裏面絶縁層２１の面２１ａ）と、中空部形成用部材１３９の外周面１３９ａ及び端面１３９ｂと、裏面絶縁層２１の面２１ａと、を覆う貫通電極用シード層１１４を形成する（図１４参照；ステップＡ４５）。
【０１４１】
これにより、貫通電極形成用孔２３内には、貫通電極用シード層１１４で囲まれたリング状溝１１５が形成される。貫通電極用シード層１１４のうち、貫通電極形成用孔２３内に形成された部分は、貫通電極本体（図１の１１１）の構成部となる。貫通電極用シード層１１４としては、例えば、銅層を用いることができる。
【０１４２】
次に、フォトリソグラフィ技術により、貫通電極用シード層１１４上に、貫通電極用シード層１１４及び中空部形成用部材１３９が配された貫通電極形成用孔２３を露出する開口部１４６を有しためっき用レジスト膜１４７を形成する（図１５参照；ステップＡ４６）。
【０１４３】
次に、貫通電極用シード層１１４を給電層とする電解めっき法により、めっき用レジスト膜１４７から露出された貫通電極用シード層１１４の表面にめっき膜よりなる導電膜１１６を析出成長させることで、リング状溝１１５に充填された導電膜１１６を形成する（図１５参照；ステップＡ４７）。
【０１４４】
言い換えれば、貫通電極用シード層１１４を介して、中空部形成用部材１３９が配された貫通電極形成用孔２３内を導電膜１１６で充填する。このとき、導電膜１１６は、貫通電極形成用孔２３内だけでなく、開口部１４６の一部にも形成される。また、導電膜１１６のうち、貫通電極形成用孔２３内に配された部分は、貫通電極本体（図１の１１１）の構成部となる。導電膜１１６としては、例えば、銅めっき膜を用いることができる。
【０１４５】
次に、めっき用レジスト膜１４７を除去する（図１６参照；ステップＡ４８）。
【０１４６】
次に、例えば、ＣＭＰ法により、導電膜１１６及び貫通電極用シード層１１４のうち、裏面絶縁層２１の面２１ａよりも上に形成された余分な貫通電極用シード層１１４及び導電膜１１６を除去すると共に、裏面絶縁層２１の面２１ａ、及び、中空部形成用部材１３９の端面１３９ｂを露出させる（図１６参照；ステップＡ４９）。
【０１４７】
これにより、貫通電極形成用孔２３に埋め込まれた貫通電極本体１１１（貫通電極用シード層１１４及び導電膜１１６）が形成される。このとき、貫通電極本体１１１は、その上面が裏面絶縁層２１の面２１ａに対して面一となるように形成する。
【０１４８】
次に、例えば、エッチング技術により、中空部形成用部材（図１６の１３９）を選択的に除去することで、貫通電極本体１１１内に中空部１１２を形成する（図１７及び図１８参照；ステップＡ５０）。
【０１４９】
これにより、貫通電極形成用孔２３内に、貫通電極本体１１１及び中空部１１２を有する貫通電極２４が形成される。具体的には、中空部形成用部材（図１６の１３９）を選択的にエッチングするエッチング液（貫通電極用シード層１１４及び導電膜１１６をほとんどエッチングしないエッチング液）を用いたウエットエッチングにより、中空部形成用部材（図１６の１３９）を除去することで、貫通電極本体１１１内に中空部１１２を形成する。中空部形成用部材（図１６の１３９）の材料として良導体（例えば、銀、アルミニウム）を用いた場合、上記エッチング液としては、例えば、アンモニア系の薬液を用いることができる。
【０１５０】
また、中空部１１２は、貫通電極本体１１１の中央部に配置され、かつ、半導体基板１１の厚さ方向に延在すると共に、半導体基板１１の厚さ方向における長さが貫通電極本体１１１の長さと略等しくなるように形成される。図１７及び図１８に示すように、中空部１１２は、円柱形状とされた空間であり、パッド部５６ａの面の一部を露出している。
【０１５１】
次に、例えば、ＣＶＤ法により、中空部１１２の内面（具体的には、中空部１１２が露出する貫通電極用シード層１１４の面及びパッド部５６ａの面）、及び、裏面絶縁層２１の面２１ａを覆うシード層２６を形成する（図１９参照；ステップＡ５１）。
【０１５２】
このとき、シード層２６は、中空部１１２を埋め込まない厚さで形成する。シード層２６として、例えば、銅（Ｃｕ）層を形成する。このように、貫通電極本体１１１内に、シード層２６が形成された段階で、残存する中空部１１２を形成することにより、半導体装置１０を加熱して、配線基板（図示せず）または他の半導体装置（半導体装置１０と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置１０とは異なる半導体装置）に実装する際、中空部１１２により、熱膨張する貫通電極２４（具体的には、貫通電極本体１１１）の一部を収容することが可能となる。これにより、貫通電極２４が熱膨張した際の応力（半導体基板１１に付与される応力）を緩和することが可能となるので、貫通電極２４の熱膨張に起因する半導体装置１０の破損を抑制できる。
【０１５３】
また、貫通電極本体１１１の中央部に中空部１１２を配置することで、貫通電極２４が熱膨張した際、中空部１１２により、貫通電極２４の径方向の膨張を均等に収容することができる。
【０１５４】
さらに、半導体基板１１の厚さ方向に延在するように中空部１１２を形成すると共に、半導体基板１１の厚さ方向（Ｚ方向）における中空部１１２の長さを貫通電極本体１１１の長さと等しくすることにより、配線基板（図示せず）または他の半導体装置（半導体装置１０と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置１０とは異なる半導体装置）に実装する際、半導体基板１１の厚さ方向において、熱膨張する貫通電極本体１１１の一部を収容することが可能となる。これにより、貫通電極２４が熱膨張した際の応力（半導体基板１１に付与される応力）を緩和することが可能となるので、貫通電極２４の熱膨張に起因する半導体装置１０の破損をさらに抑制できる。
【０１５５】
次に、例えば、フォトリソグラフィ技術により、シード層２６上に、裏面電極（図１の２８）が形成される開口部１５６を有しためっき用レジスト膜１５７を形成する（図２０参照；ステップＡ５２）。このとき、開口部１５６は、裏面電極２８の形成領域に配されたシード層２６を露出するように形成する。
【０１５６】
次に、シード層２６を給電層とする電解めっき法により、貫通電極本体１１１に形成されたシード層２６上、及び開口部１５６の下方に位置する裏面絶縁層２１に形成されたシード層２６上に、めっき膜（例えば、銅膜）を析出成長させることで、該めっき膜よりなり、かつ、中空部１１２と対向して配された裏面電極２８を形成する（図２０参照；ステップＡ５３）。なお、図示していないが、裏面電極２８は、複数形成される。また、この段階では、複数の裏面電極２８間は、シード層２６を介して、電気的に接続されている。
【０１５７】
次に、めっき用レジスト膜（図２０の１５７）を除去し、その後、裏面電極２８に覆われていない不要なシード層２６を除去する（図１参照；ステップＡ５４）。これにより、複数の裏面電極２８間は、電気的に分離される。
【０１５８】
次に、ステップＡ５４後の中間体を上下反転させる（図１参照；ステップＡ５５）。
【０１５９】
次に、接着剤（図２０の１２７）及び厚さ調整用基板（図２０の１２８）を除去することで、表面絶縁層１３、はんだ層１６、及び表面電極１５を露出させる（図１参照；ステップＡ５６）。これにより、図示してはいないが、半導体基板１１に実施形態１に係る半導体装置１０が複数製造される。この段階では、複数の半導体装置１０は、連結されており、個片化されていない。
【０１６０】
最後に、ダイシング装置（図示せず）を用いて、隣り合う半導体装置１０間の境界部分（図示していないダイシングライン）を切断することで、複数の半導体装置１０を個片化する（図１参照；ステップＡ５７）。これにより、実施形態１に係る半導体装置１０が複数製造される。なお、図１では、複数の半導体装置１０を図示することが困難なため、１つの半導体装置１０のみ図示している。
【０１６１】
その後、実施形態１に係る半導体装置１０は、配線基板（図示せず）または他の半導体装置（半導体装置１０と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置１０とは異なる半導体装置）に実装する際には、図示していないボンディングツール（加熱機構を内蔵したツール）により、半導体装置１０の裏面電極２８側を吸着し、半導体装置１０に設けられたはんだ層１６を加熱溶融させる。このときの加熱温度としては、例えば、３００℃にすることができる。
【０１６２】
実施形態１に係る半導体装置の製造方法によれば、貫通電極２４を形成する工程は、半導体基板１１を貫通して、パッド部５６ａ（配線パターン５６の一部）に到達する中空部形成用部材１３９を形成する工程と、中空部形成用部材１３９の周囲に位置する半導体基板１１をエッチングすることで、半導体基板１１を貫通し、中空部形成用部材１３９の外周面１３９ａ、及びパッド部５６ａの一部を露出する貫通電極形成用孔２３を形成する工程と、貫通電極形成用孔２３に導電膜を埋め込むことで、端部１１１ｂがパッド部５６ａと接続された貫通電極本体１１１を形成する工程と、貫通電極本体１１１を形成後、中空部形成用部材１３９を選択的に除去することで、貫通電極本体１１１内に中空部１１２を形成する工程と、を有する。
【０１６３】
上記方法により、貫通電極本体１１１内に中空部１１２を形成することにより、半導体装置１０を加熱して、配線基板（図示せず）または他の半導体装置（半導体装置１０と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置１０とは異なる半導体装置）に実装する際、中空部１１２により、熱膨張する貫通電極２４（具体的には、貫通電極本体１１１）の一部を収容することが可能となる。これにより、貫通電極２４が熱膨張した際の応力（半導体基板１１に付与される応力）を緩和することが可能となるので、貫通電極２４の熱膨張に起因する半導体装置１０の破損や、トランジスタの特性の変動を抑制できる。
【０１６４】
［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図２１は、本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。なお、図２１において、実施形態１に係る半導体装置（図１の１０）と同一構成部分には、同一符号を付す。
【０１６５】
図２１を参照すると、実施形態２に係る半導体装置１７０は、実施形態１（図１参照）の変形例であり、半導体装置（図１の１０）の周辺回路領域（図１のＰＣＲ）において、貫通電極本体（図１の１１１）の内面に配されたシード層（図１の２６）及び裏面電極（図１の２８）によって囲まれた中空部１１２を有する貫通電極（図１の２４）、絶縁リング（図１の１８）、配線パターン（図１の５６）、及びコンタクトプラグ（図１の７２）に代えて、貫通電極本体１８５と中空部形成用部材１７９との間に形成された中空部１８３を有する貫通電極１８７、及びライナー膜１７６を用いたものである。その他の構成は、実施形態１と同様である。
【０１６６】
実施形態２に係る半導体装置１７０は、半導体基板１１と、構造体１２と、表面絶縁層１３と、表面電極１５（第２の電極）と、はんだ層１６と、ライナー膜１７６と、裏面絶縁層２１と、貫通電極形成用孔１７４と、貫通電極１８７と、導電膜１１７と、シード層２６と、裏面電極２８（第１の電極）と、を有する。なお、実施形態２に係る構造体１２については、実施形態１の配線パターン（図１の５６）及びコンタクトプラグ（図１の７２）がない点以外は、実施形態１に係る構造体（図１の１２）と同様である。また、表面絶縁層１３、表面電極１５、及びはんだ層１６については、実施形態１と同様である。
【０１６７】
ライナー膜１７６は、半導体基板１１と貫通電極１８７との間を絶縁するための絶縁膜である。ライナー膜１７６は、裏面絶縁層２１、半導体基板１１、層間絶縁膜４３、４４、５８、ストッパ膜６１、及び層間絶縁膜６３、６６を貫通した貫通電極形成用孔１７４の内面を覆うように設けられている。ライナー膜１７６には、例えば、シリコン窒化膜、シリコン酸化膜等を用いることができる。
【０１６８】
裏面絶縁層２１は、半導体基板１１の第２の面１１ｂを覆うように配されている。裏面絶縁層２１は、ライナー膜１７６の周囲の部分にて裏面電極２８側に突出した部分を有する。裏面絶縁層２１には、例えば、シリコン窒化膜を用いることができる。
【０１６９】
貫通電極形成用孔１７４は、貫通電極１８７を形成するための孔である。貫通電極形成用孔１７４は、裏周辺回路領域ＰＣＲにて、裏面絶縁層２１、半導体基板１１、層間絶縁膜４３、４４、５８、ストッパ膜６１、及び層間絶縁膜６３、６６を貫通するように形成されている。
【０１７０】
貫通電極１８７は、裏面絶縁層２１、半導体基板１１、層間絶縁膜４３、４４、５８、ストッパ膜６１、及び層間絶縁膜６３、６６を貫通する電極である。貫通電極１８７は、ライナー膜１７６を介して貫通電極形成用孔１７４内に設けられている。貫通電極１８７は、第１の端１８７ａにて配線７６（配線パターン）と接合している。貫通電極１８７は、貫通電極本体１８５と、中空部形成用部材１７９と、中空部１８３と、を有する。
【０１７１】
貫通電極本体１８５は、筒状とされている。貫通電極本体１８５は、ライナー膜１７６を介して、貫通電極形成用孔１７４に配されている。貫通電極本体１８５の表面電極側の端部は、配線７６と接合している。貫通電極本体１８５は、貫通電極用シード層１１４と、導電膜１１６と、導電膜１１７と、を有する。
【０１７２】
貫通電極用シード層１１４は、ライナー膜１７６の内面を覆うように配されている。貫通電極用シード層１１４としては、例えば、銅を用いることができる。
【０１７３】
導電膜１１６は、ライナー膜１７６の表面にシード層２６を介して設けられている。導電膜１１６としては、例えば、銅膜を用いることができる。導電膜１１６は、貫通電極形成用孔１７４内にて空洞部１７８が形成される厚さとされている。空洞部１７８は、貫通電極１８７を構成する導電膜１１６で囲まれた空間である。空洞部１７８には、中空部１８３及び中空部形成用部材１７９が配されている。空洞部１７８は、空洞部１７８の上端（底部の反対側の部分）にて、導電膜１１７によって塞がれている。これにより、空洞部１７８は、導電膜１１６、１１７により密封される。
【０１７４】
導電膜１１７は、空洞部１７８の上端を塞ぐように配されている。導電膜１１７には、例えば、銅膜を用いることができる。
【０１７５】
中空部形成用部材１７９は、貫通電極本体１８５の空洞部１７８内に中空部１８３とともに配されている。中空部形成用部材１７９の材料としては、貫通電極１８７のストレスを緩和し、かつ、熱収縮する材料を用いることができる。中空部形成用部材１７９には、例えば、ネガ型の感光性ポリイミド樹脂を用いることができ、有機系絶縁材料でも有機系導電材料でもよい。
【０１７６】
中空部１８３は、空洞部１７８における貫通電極本体１８５（貫通電極用シード層１１４、導電膜１１６、導電膜１１７）と中空部形成用部材１７９との間に配されている。中空部１８３は、空洞部１７８に埋め込まれた中空部形成用部材１７９が熱処理により熱収縮することによって形成される空間（隙間）である。
【０１７７】
シード層２６は、裏面電極２８の形成領域に対応する貫通電極１８７の第２の端１８７ｂの面、ライナー膜１７６の端面、及び裏面絶縁層２１の面（半導体基板１１の第２の面１１ｂと接触する面の反対側に配された裏面絶縁層２１の面）を覆うように配されている。シード層２６としては、例えば、銅層を用いることができる。
【０１７８】
裏面電極２８は、裏面絶縁層２１から離間する方向に突出した電極である。裏面電極２８は、裏面電極２８の形成領域に対応する第２の端１８７ｂの面、ライナー膜１７６の端面、及び裏面絶縁層２１の面に配されたシード層２６に設けられている。裏面電極２８は、シード層２６を介して貫通電極１８７の第２の端１８７ｂと電気的に接続されている。裏面電極２８としては、例えば、銅膜を用いることができる。
【０１７９】
以上のような実施形態２に係る半導体装置１７０は、実施形態１に係る半導体装置（図１の１０）と同様な効果を奏する。
【０１８０】
次に、本発明の実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図２２〜図３７は、本発明の実施形態２に係る半導体装置の製造方法を模式的に示した工程部分断面図である。なお、図２２〜図３７において、図２１に示す同一構成部分には、同一符号を付す。
【０１８１】
まず、実施形態１で説明したステップＡ１〜ステップＡ２０（図２参照）と同様な工程を行うことで、半導体基板１１上に、素子分離領域３１と、ゲート絶縁膜（図示せず）と、ゲート電極３３、３４と、不純物拡散領域３７〜３９と、保護膜４１と、層間絶縁膜４３、４４、５８、６３、６６と、コンタクトプラグ４５、４６、５１、７１と、ビットコンタクト４９と、ビット線５３と、配線５４と、容量コンタクト５９と、ストッパ膜６１と、キャパシタ６５と、ビア６８と、を有する第１の部分１２ａを形成する（図２２参照；ステップＢ１）。
【０１８２】
次に、フォトリソグラフィ技術により、層間絶縁膜６６の面６６ａに、貫通電極形成用孔１７４の形成領域に対応する層間絶縁膜６６を露出する開口部１７３ａを有したエッチング用レジスト膜１７３を形成する（図２３参照；ステップＢ２）。
【０１８３】
次に、エッチング用レジスト膜１７３をマスクとして異方性エッチング（例えば、異方性ドライエッチング）により、開口部１７３ａの下方に位置する第１の部分１２ａ（具体的には、層間絶縁膜４３、４４、５８、６３、６６、及びストッパ膜６１）及び半導体基板１１をエッチングすることで、第１の部分１２ａを貫通し、かつ、底が半導体基板１１に配された貫通電極形成用孔１７４を形成する（図２３参照；ステップＢ３）。
【０１８４】
次に、エッチング用レジスト膜（図２３の１７３）を除去する（図２４参照；ステップＢ４）。
【０１８５】
次に、例えば、ＣＶＤ法により、層間絶縁膜６６の上面６６ａ及び貫通電極形成用孔１７４の内面を覆うライナー膜１７６（例えば、シリコン窒化膜）を形成する（図２４参照；ステップＢ５）。
【０１８６】
次に、例えば、ＣＶＤ法により、ライナー膜１７６の表面を覆う貫通電極用シード層１１４を形成する。貫通電極用シード層１１４は、例えば、厚さ５ｎｍのチタン膜を成膜することで形成する（図２４参照；ステップＢ６）。
【０１８７】
次に、例えば、電解めっき法により、ライナー膜１７６、及び貫通電極用シード層１１４が形成された貫通電極形成用孔１７４を埋め込まない厚さ（言い換えれば、貫通電極形成用孔１７４内に空洞部１７８が形成される厚さ）で導電膜１１６（貫通電極本体１８５の母材）を形成する（図２４参照；ステップＢ７）。これにより、貫通電極形成用孔１７４の中心部に導電膜１１６で囲まれた空洞部１７８が形成される。導電膜１１６としては、例えば、銅めっき膜を用いることができる。
【０１８８】
次に、例えば、塗布法により、空洞部１７８のうち、該空洞部１７８の上端１７８ａを除く部分を熱収縮しやすい材料で埋め込むことで、中空部形成用部材１７９を形成する（図２４参照；ステップＢ８）。
【０１８９】
ここで、中空部形成用部材１７９の材料としては、貫通電極１８７のストレスを緩和し、かつ、熱収縮する材料を用いる。例えば、中空部形成用部材１７９の材料としてネガ型の感光性ポリイミド樹脂を塗布することで空洞部１７８を埋め込み、その後、ネガ型の感光性ポリイミド樹脂を露光及び現像することで、空洞部１７８の上端１７８ａにある不要な感光性ポリイミド樹脂、及び、空洞部１７８の上端１７８ａよりも上方に形成された不要な感光性ポリイミド樹脂を除去する。これにより、空洞部１７８（上端１７８ａを除く）に感光性ポリイミド樹脂よりなる中空部形成用部材１７９が形成される。
【０１９０】
次に、例えば、スパッタ法により、空洞部１７８の上端１７８ａを埋め込むように、導電膜１１６の表面を覆う導電膜１１７（例えば、銅膜）を堆積する（図２４参照；ステップＢ９）。これにより、貫通電極本体１８５の空洞部１７８が塞がるとともに、スパッタ時の熱によって中空部形成用部材１７９が熱収縮し、空洞部１７８における貫通電極本体１８５と中空部形成用部材１７９との間に中空部１８３が形成される。
【０１９１】
次に、例えば、ＣＭＰ法により、層間絶縁膜６６の面６６ａよりも上方に形成された余分なライナー膜１７６、貫通電極用シード層１１４、導電膜１１６、及び導電膜１１７を除去することで、層間絶縁膜６６の面６６ａを露出させる（図２５参照；ステップＢ１０）。
【０１９２】
これにより、貫通電極形成用孔１７４内に配置された、貫通電極用シード層１１４、導電膜１１６、及び導電膜１１７よりなる貫通電極本体１８５と、貫通電極本体１８５の内側に配された中空部形成用部材１７９と、貫通電極本体１８５と中空部形成用部材１７９との間に配された中空部１８３と、を有する貫通電極１８７が形成される。また、貫通電極１８７の第１の端面１８７ａは、層間絶縁膜６６の面６６ａに対して面一となる。
【０１９３】
次に、実施形態１で説明したステップＡ２１〜ステップＡ２９（図２参照）と同様な工程を行うことで、層間絶縁膜７８、８７と、配線７４〜７６、８４、８５、９２、９３と、ビア８１、８２、８８、８９と、保護膜９５と、を有する第２の部分１２ｂと、表面絶縁層１３と、を形成する（図２６参照；ステップＢ１１）。
【０１９４】
これにより、第１の部分１２ａ、及び第２の部分１２ｂを有する構造体１２が形成される。なお、実施形態２の場合、配線７６（配線パターン）は、貫通電極１８７の第１の端面１８７ａと接合される。
【０１９５】
次に、実施形態１で説明したステップＡ３０〜ステップＡ３５（図３〜図５参照）と同様な工程を行うことで、表面電極用シード層１０６及び表面電極本体１０７よりなる表面電極１５（第２の電極）と、はんだ層１６と、を形成する（図２６参照；ステップＢ１２）。
【０１９６】
次に、実施形態１で説明したステップＡ３６（図６参照）と同様な工程を行うことで、ステップＢ１２後の中間体の表面電極１５側に、接着剤１２７を介して、厚さ調整用基板１２８（例えば、ガラス基板）を貼り付ける（図２７参照；ステップＢ１３）。
【０１９７】
ここで、接着剤１２７としては、例えば、アクリル系エマルジョン型粘着材、アクリル系用材型粘着材、ウレタン系粘着材を用いることができる。また、厚さ調整用基板１２８は、後述する基板薄板化工程（ステップＢ１５、ステップＢ１６）における熱、薬剤、外力に対する耐性を備えることが望ましい。厚さ調整用基板１２８としては、例えば、石英、ガラス、アクリル樹脂等を用いることができる。
【０１９８】
次に、ステップＢ１３後の中間体を左に１８０度回転させる（図２８参照；ステップＢ１４）。
【０１９９】
次に、例えば、ＣＭＰ法により、半導体基板１１の第２の面１１ｂ側から、半導体基板１１を研磨する（図２９参照；ステップＢ１５、基板薄板化工程の１つ）。このとき、貫通電極１８７の端面に形成されたライナー膜１７６が露出されないように、半導体基板１１の研磨を行う。
【０２００】
次に、例えば、異方性ドライエッチングにより、半導体基板１１の第２の面１１ｂ側から、半導体基板１１をエッチングする（図３０参照；ステップＢ１６、基板薄板化工程の１つ）。このとき、図３０に示す状態において、異方性ドライエッチング後の半導体基板１１の面の位置が、貫通電極１８７の端面よりも下方に位置するように、半導体基板１１をエッチングする。これにより、半導体基板１１の第２の面１１ｂよりも上方に位置するライナー膜１７６が露出される。
【０２０１】
次に、例えば、ＣＶＤ法により、半導体基板１１の第２の面１１ｂ、及び、半導体基板１１の第２の面１１ｂから露出されたライナー膜１７６を覆う裏面絶縁層２１を形成する（図３１参照；ステップＢ１７）。
【０２０２】
次に、例えば、ＣＶＤ法により、裏面絶縁層２１を覆う絶縁膜１９５を形成する（図３２参照；ステップＢ１８）。絶縁膜１９５としては、裏面絶縁層２１とは異なる種類の膜で、かつ、エッチング速度の異なる膜を用いるとよい。
【０２０３】
次に、例えば、フォトリソグラフィ技術及びドライエッチング技術により、絶縁膜１９５のうち、貫通電極１８７の端面と対向する部分を選択的に除去する（図３３参照；ステップＢ１９）。これにより、裏面絶縁層２１のうち、貫通電極１８７の端面と対向する部分が露出される。
【０２０４】
次に、絶縁膜１９５をエッチングマスクとするウエットエッチングにより、貫通電極１８７の端面よりも上方に形成された裏面絶縁層２１を選択的に除去する（図３４参照；ステップＢ２０）。これにより、ライナー膜１７６のうち、貫通電極１８７の端面と対向する部分が露出される。
【０２０５】
次に、例えば、エッチング技術により、裏面絶縁層２１から露出されたライナー膜１７６、及び、絶縁膜（図３４の１９５）を除去する（図３５参照；ステップＢ２１）。これにより、貫通電極用シード層１１４のうち、貫通電極１８７の端面と対向する部分が露出される。
【０２０６】
次に、例えば、フォトリソグラフィ技術及びドライエッチング技術により、貫通電極１８７の端面に形成された貫通電極用シード層１１４を除去することで、貫通電極１８７の端面（導電膜１１６）を露出させる（図３６参照；ステップＢ２２）。
【０２０７】
次に、実施形態１で説明したステップＡ５１〜ステップＡ５３（図１９及び図２０参照）と同様な工程により、貫通電極１８７の第２の端面１８７ｂを覆うシード層２６を形成し、その後、開口部１５６を有しためっき用レジスト膜１５７を形成し、その後、開口部１５６から露出したシード層２６上に裏面電極２８を形成する（図３７参照；ステップＢ２３）。
【０２０８】
次に、実施形態１で説明したステップＡ５４〜ステップＡ５６（図１参照）と同様な工程により、めっき用レジスト膜（図３７の１５７）、裏面電極２８に覆われていない不要なシード層２６、接着剤１２７、及び、厚さ調整用基板１２８を除去する（図２１参照；ステップＢ２４）。これにより、図示してはいないが、半導体基板１１に実施形態２に係る半導体装置１７０が複数製造される。この段階では、複数の半導体装置１７０は、連結されており、個片化されていない。
【０２０９】
最後に、ダイシング装置（図示せず）を用いて、隣り合う半導体装置１７０間の境界部分（図示していないダイシングライン）を切断することで、複数の半導体装置１７０を個片化する（図２１参照；ステップＢ２５）。これにより、実施形態２に係る半導体装置１７０が複数製造される。なお、図２１では、複数の半導体装置１７０を図示することが困難なため、１つの半導体装置１７０のみ図示している。
【０２１０】
その後、実施形態２に係る半導体装置１７０は、配線基板（図示せず）または他の半導体装置（半導体装置１７０と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置１７０とは異なる半導体装置）に実装する際には、図示していないボンディングツール（加熱機構を内蔵したツール）により、半導体装置１７０の裏面電極２８側を吸着し、半導体装置１７０に設けられたはんだ層１６を加熱溶融させる。このときの加熱温度としては、例えば、３００℃にすることができる。
【０２１１】
実施形態２に係る半導体装置の製造方法によれば、構造体１２の第１の部分１２ａを形成後、第１の部分１２ａの上面側から第１の部分１２ａ及び半導体基板１１をエッチングすることで、第１の部分１２ａを貫通し、かつ、底が半導体基板１１に配された貫通電極形成用孔１７４を形成する工程と、貫通電極形成用孔１７４内に、ライナー膜１７６を介して、貫通電極形成用孔１７４内に空洞部１７８が形成される厚さで、貫通電極本体１８５となる導電膜１１６を形成する工程と、空洞部１７８のうち、上端１７８ａを除く部分を熱収縮しやすい材料で埋め込むことで、中空部形成用部材１７９を形成する工程と、空洞部１７８の上端１７８ａを埋め込むように、貫通電極本体１８５となる導電膜１１７を形成する工程と、中空部形成用部材１７９を熱処理することで、貫通電極本体１８５と中空部形成用部材１７９との間に中空部１８３を形成する工程と、半導体基板１１を薄板化して、貫通電極１８７の第２の端１８７ｂを露出させる工程と、を有する。
【０２１２】
上記方法により、貫通電極本体１８５と中空部形成用部材１７９との間に中空部１８３を形成することにより、半導体装置１７０を加熱して、配線基板（図示せず）または他の半導体装置（半導体装置１７０と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置１０とは異なる半導体装置）に実装する際、中空部１８３により、熱膨張する貫通電極１８７（具体的には、貫通電極本体１８５）の一部を収容することが可能となる。これにより、貫通電極１８７が熱膨張した際の応力（半導体基板１１に付与される応力）を緩和することが可能となるので、貫通電極１８７の熱膨張に起因する半導体装置１７０の破損や、トランジスタの特性の変動を抑制できる。
【０２１３】
また、実施形態２に係る半導体装置の製造方法では、実施形態１に係る半導体装置の製造方法において必要であった中空部形成用部材（図１６の１３９）を選択的に除去する工程が不要となるため、半導体装置１７０の製造工程を簡略化することができる。
【０２１４】
なお、実施形態２では、中空部形成用部材１７９の一例として、ネガ型の感光性ポリイミド樹脂を用いた場合を例に挙げて説明したが、ネガ型の感光性ポリイミド樹脂に替えて、有機系絶縁材料や有機系導電材料等を用いてもよい。
【０２１５】
また、実施形態２では、貫通電極１８７を構造体２の第１の部分１２ａの表面側から形成しているが（図２５参照）、半導体基板１１の裏面１１ｂ側から形成してもよい。
【０２１６】
［実施形態３］
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図３８は、本発明の実施形態３に係る半導体装置の構成を模式的に示した部分断面図である。なお、図３８において、実施形態２に係る半導体装置（図２１の１７０）と同一構成部分には、同一符号を付す。
【０２１７】
図３８を参照すると、実施形態３に係る半導体装置２００は、実施形態２（図２１参照）の変形例であり、半導体装置（図２１の１７０）の周辺回路領域（図２１のＰＣＲ）において、貫通電極本体（図２１の１８５）、中空部形成用部材（図２１の１７９）、及び、中空部（図２１の１８３）を有する貫通電極（図２１の１８７）の代わりに、貫通電極本体２０２、中空部形成用絶縁膜２０６、及び、中空部２０４を有する貫通電極２０１を用いたものである。その他の構成は、実施形態２と同様である。
【０２１８】
貫通電極２０１は、裏面絶縁層２１、半導体基板１１、層間絶縁膜４３、４４、５８、ストッパ膜６１、及び層間絶縁膜６３、６６を貫通する電極である。貫通電極２０１は、ライナー膜１７６を介して貫通電極形成用孔１７４内に設けられている。貫通電極２０１は、第１の端２０１ａにて配線７６と接合している。貫通電極２０１は、貫通電極本体２０２と、中空部形成用絶縁膜２０６と、中空部２０４と、を有する。
【０２１９】
貫通電極本体２０２は、ライナー膜１７６を介して、貫通電極形成用孔１７４に配されている。貫通電極本体２０２は、貫通電極用シード層１１４と、導電膜１１６と、を有する。貫通電極用シード層１１４は、ライナー膜１７６の表面を覆うように配されている。導電膜１１６は、ライナー膜１７６の表面に貫通電極用シード層１１４を介して設けられている。導電膜１１６は、貫通電極形成用孔１７４内に空洞部１７８が形成される厚さとされている。空洞部１７８は、貫通電極２０１を構成する導電膜１１６で囲まれた空間である。空洞部１７８には、中空部２０４及び中空部形成用絶縁膜２０６が配されている。
【０２２０】
中空部形成用絶縁膜２０６（中空部形成用膜）は、空洞部１７８全体を埋め込まない厚さで、空洞部１７８に露出された導電膜１１６の表面を覆うように設けられている。中空部形成用絶縁膜２０６は、中空部２０４を区画するとともに、空洞部１７８の上端１７８ａを塞ぐように配されている。中空部形成用絶縁膜２０６は、例えば、等方的に堆積する成膜条件よりも埋め込み性の悪い成膜条件（例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法、プラズマＣＶＤ法）を用いて成膜することができる。中空部形成用絶縁膜２０６としては、例えば、シリコン酸化膜を用いることができる。
【０２２１】
中空部２０４は、貫通電極形成用孔１７４内に配された中空部形成用絶縁膜２０６により区画された空間である。中空部２０４は、貫通電極本体２０２の中央部に配されている。半導体基板１１の厚さ方向における中空部２０４の長さは、貫通電極本体２０２の長さよりも少し短くなるように構成されている。
【０２２２】
以上のような実施形態３に係る半導体装置２００は、実施形態２に係る半導体装置（図２１の１７０）と同様な効果を奏する。
【０２２３】
次に、本発明の実施形態３に係る半導体装置の製造方法について図面を用いて説明する。図３９〜図４９は、本発明の実施形態３に係る半導体装置の製造方法を模式的に示した工程部分断面図である。なお、図３９〜図４９において、図３８に示す同一構成部分には、同一符号を付す。
【０２２４】
まず、実施形態２で説明したステップＢ１（図２２参照）と同様な工程を行うことで、半導体基板１１上に、素子分離領域３１と、ゲート絶縁膜（図示せず）と、ゲート電極３３、３４と、不純物拡散領域３７〜３９と、保護膜４１と、層間絶縁膜４３、４４、５８、６３、６６と、コンタクトプラグ４５、４６、５１、７１と、ビットコンタクト４９と、ビット線５３と、配線５４と、容量コンタクト５９と、ストッパ膜６１と、キャパシタ６５と、ビア６８と、を有する第１の部分１２ａを形成する（図２２参照；ステップＣ１）。
【０２２５】
次に、実施形態２で説明したステップＢ２〜ステップＢ４（図２３及び図２４参照）と同様な工程を行うことで、貫通電極形成用孔１７４を形成する（図２３及び図２４参照；ステップＣ２）。
【０２２６】
次に、例えば、ＣＶＤ法により、層間絶縁膜６６の上面６６ａ及び貫通電極形成用孔１７４の内面を覆うライナー膜１７６（例えば、シリコン窒化膜）を形成する（図３９参照；ステップＣ３）。
【０２２７】
次に、例えば、ＣＶＤ法により、ライナー膜１７６の表面を覆う貫通電極用シード層１１４を形成する。貫通電極用シード層１１４は、例えば、厚さ５ｎｍのチタン膜を成膜することで形成する（図３９参照；ステップＣ４）。
【０２２８】
次に、例えば、電解めっき法により、ライナー膜１７６、及び貫通電極用シード層１１４が形成された貫通電極形成用孔１７４を埋め込まない厚さ（言い換えれば、貫通電極形成用孔１７４内に空洞部１７８が形成される厚さ）で導電膜１１６（貫通電極本体２０２の母材）を形成する（図３９参照；ステップＣ５）。これにより、貫通電極形成用孔１７４の中心部に導電膜１１６で囲まれた空洞部１７８が形成される。導電膜１１６としては、例えば、銅めっき膜を用いることができる。
【０２２９】
次に、埋め込み性の悪い成膜条件（例えば、ＬＰＣＶＤ法、プラズマＣＶＤ法）を用いて、空洞部１７８に露出された導電膜１１６の表面を覆う中空部形成用絶縁膜２０６（貫通電極本体２０２の母材）を成膜することで、中空部形成用絶縁膜２０６により区画された中空部２０４（エアギャップ）を形成する（図３９参照；ステップＣ６）。
【０２３０】
このように、埋め込み性の悪い成膜条件を用いることで、空洞部１７８内に中空部２０４が形成された状態で、空洞部１７８の上端１７８ａを中空部形成用絶縁膜２０６で塞ぐことができる。中空部形成用絶縁膜２０６は、例えば、上記埋め込み性の悪い成膜条件でシリコン酸化膜を成膜することで形成する。
【０２３１】
次に、例えば、ＣＭＰ法により、層間絶縁膜６６の面６６ａよりも上方に形成された余分な膜であるライナー膜１７６、貫通電極用シード層１１４、導電膜１１６、及び中空部形成用絶縁膜２０６を研磨により除去することで、層間絶縁膜６６の面６６ａを露出させる（図４０参照；ステップＣ７）。
【０２３２】
これにより、貫通電極形成用孔１７４内に配置され、貫通電極用シード層１１４、及び導電膜１１６よりなる貫通電極本体２０２と、貫通電極本体２０２の内側に形成され、かつ、中空部形成用絶縁膜２０６により区画され、かつ、気密された中空部２０４と、を有する貫通電極２０１が形成される。貫通電極２０１の第１の端２０１ａは、上記研磨により、層間絶縁膜６６の面６６ａに対して面一となる。
【０２３３】
次に、実施形態２で説明したステップＢ１１（図２６参照）と同様な工程を行うことで、層間絶縁膜７８、８７と、配線７４〜７６、８４、８５、９２、９３と、ビア８１、８２、８８、８９と、保護膜９５と、を有する第２の部分１２ｂと、表面絶縁層１３と、を形成する（図４１参照；ステップＣ８）。
【０２３４】
これにより、第１の部分１２ａ、及び第２の部分１２ｂを有する構造体１２が形成される。なお、実施形態３の場合、配線７６（配線パターン）は、貫通電極２０１の第１の端２０１ａと接合される。
【０２３５】
次に、実施形態２で説明したステップＢ１２（図２６参照）と同様な工程を行うことで、表面電極用シード層１０６及び表面電極本体１０７よりなる表面電極１５（第２の電極）と、はんだ層１６と、を形成する（図４１参照；ステップＣ９）。
【０２３６】
次に、実施形態２で説明したステップＢ１３（図２７参照）と同様な工程を行うことで、ステップＣ９後の中間体の表面電極１５側に、接着剤１２７を介して、厚さ調整用基板１２８（例えば、ガラス基板）を貼り付ける（図４１参照；ステップＣ１０）。
【０２３７】
ここで、接着剤１２７としては、例えば、アクリル系エマルジョン型粘着材、アクリル系用材型粘着材、ウレタン系粘着材を用いることができる。また、厚さ調整用基板１２８は、後述する基板薄板化工程（ステップＣ１２、ステップＣ１３）における熱、薬剤、外力に対する耐性を備えることが望ましい。厚さ調整用基板１２８としては、例えば、石英、ガラス、アクリル樹脂等を用いることができる。
【０２３８】
次に、ステップＣ１０後の中間体を左に１８０度回転させる（図４２参照；ステップＣ１１）。
【０２３９】
次に、例えば、ＣＭＰ法により、半導体基板１１の第２の面１１ｂ側から、半導体基板１１を研磨する（図４３参照；ステップＣ１２、基板薄板化工程の１つ）。このとき、貫通電極２０１の端面に形成されたライナー膜１７６が露出されないように、半導体基板１１の研磨を行う。
【０２４０】
次に、例えば、異方性ドライエッチングにより、半導体基板１１の第２の面１１ｂ側から、半導体基板１１をエッチングする（図４４参照；ステップＣ１３、基板薄板化工程の１つ）。このとき、図４４に示す状態において、異方性ドライエッチング後の半導体基板１１の第２の面１１ｂの位置が、貫通電極２０１の端面よりも下方に位置するように、半導体基板１１をエッチングする。これにより、半導体基板１１の第２の面１１ｂよりも上方に位置するライナー膜１７６が露出される。
【０２４１】
次に、例えば、ＣＶＤ法により、半導体基板１１の第２の面１１ｂ、及び、半導体基板１１の第２の面１１ｂから露出されたライナー膜１７６を覆う裏面絶縁層２１を形成する（図４４参照；ステップＣ１４）。
【０２４２】
次に、ＣＶＤ法により、裏面絶縁層２１を覆う絶縁膜１９５を形成する（図４５参照；ステップＣ１５）。絶縁膜１９５としては、裏面絶縁層２１とは異なる種類の膜で、かつ、エッチング速度の異なる膜を用いるとよい。
【０２４３】
次に、例えば、フォトリソグラフィ技術及びドライエッチング技術により、絶縁膜１９５のうち、貫通電極１８７の端面と対向する部分を選択的に除去する（図４６参照；ステップＣ１６）。これにより、裏面絶縁層２１のうち、貫通電極２０１の端面と対向する部分が露出される。
【０２４４】
次に、絶縁膜１９５をエッチングマスクとするウエットエッチングにより、貫通電極２０１の端面よりも上方に形成された裏面絶縁層２１を選択的に除去する（図４７参照；ステップＣ１７）。これにより、ライナー膜１７６のうち、貫通電極２０１の端面と対向する部分が露出される。
【０２４５】
次に、例えば、エッチング技術により、裏面絶縁層２１から露出されたライナー膜１７６、及び、絶縁膜（図４７の１９５）を除去する（図４８参照；ステップＣ１８）。これにより、貫通電極用シード層１１４のうち、貫通電極２０１の端面と対向する部分が露出される。
【０２４６】
次に、例えば、フォトリソグラフィ技術及びドライエッチング技術により、貫通電極１８７の端面に形成された貫通電極用シード層１１４を除去することで、貫通電極２０１の端面（導電膜１１６）を露出させる（図４８参照；ステップＣ１９）。
【０２４７】
次に、実施形態２で説明したステップＢ２３（図３７参照）と同様な工程を行うことにより、貫通電極２０１の第２の端２０１ｂを覆うシード層２６を形成し、その後、開口部１５６を有しためっき用レジスト膜１５７を形成し、その後、開口部１５６から露出したシード層２６上に裏面電極２８を形成する（図４９参照；ステップＣ２０）。
【０２４８】
次に、実施形態２で説明したステップＢ２４（図２１参照）と同様な工程により、めっき用レジスト膜（図４９の１５７）、裏面電極２８に覆われていない不要なシード層２６、接着剤１２７、及び、厚さ調整用基板１２８を除去する（図３８参照；ステップＣ２１）。これにより、図示してはいないが、半導体基板１１に実施形態３に係る半導体装置２００が複数製造される。この段階では、複数の半導体装置２００は、連結されており、個片化されていない。
【０２４９】
最後に、ダイシング装置（図示せず）を用いて、隣り合う半導体装置１７０間の境界部分（図示していないダイシングライン）を切断することで、複数の半導体装置２００を個片化する（図３８参照；ステップＣ２２）。これにより、実施形態３に係る半導体装置２００が複数製造される。なお、図３８では、複数の半導体装置１７０を図示することが困難なため、１つの半導体装置１７０のみ図示している。
【０２５０】
その後、実施形態３に係る半導体装置２００は、配線基板（図示せず）または他の半導体装置（半導体装置２００と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置２００とは異なる半導体装置）に実装する際には、図示していないボンディングツール（加熱機構を内蔵したツール）により、半導体装置２００の裏面電極２８側を吸着し、半導体装置２００に設けられたはんだ層１６を加熱溶融させる。このときの加熱温度としては、例えば、３００℃にすることができる。
【０２５１】
実施形態３に係る半導体装置の製造方法によれば、半導体基板１１を貫通して、半導体基板１１の第１の面１１ａに設けられた構造体１２を構成する配線７６（配線パターン）に到達し、かつ、貫通電極本体２０２、及び該貫通電極本体２０２内に配された中空部２０４を有する貫通電極２０１を形成する工程を有し、貫通電極２０１を形成する工程は、構造体１２の第１の部分１２ａを形成後、第１の部分１２ａの上面側から第１の部分１２ａ及び半導体基板１１をエッチングすることで、該第１の部分１２ａを貫通し、かつ、底が半導体基板１１に配された貫通電極形成用孔１７４を形成する工程と、貫通電極形成用孔１７４内に、ライナー膜１７６を介して、貫通電極形成用孔１７４内に空洞部１７８が形成される厚さで、貫通電極本体２０２となる導電膜１１６を形成する工程と、埋め込み性の悪い成膜条件を用いて、空洞部１７８に露出された導電膜１１６の表面を覆う中空部形成用絶縁膜２０６を成膜することで、中空部形成用絶縁膜２０６で区画された中空部２０４を形成する工程と、半導体基板１１を薄板化して、貫通電極２０１の第２の端２０１ｂを露出させる工程と、を有する。
【０２５２】
上記方法により、貫通電極２０１において中空部形成用絶縁膜２０６で区画された中空部２０４を形成することにより、半導体装置２００を加熱して、配線基板（図示せず）または他の半導体装置（半導体装置２００と同じ構成の半導体装置、或いは、表面電極１５と対向する電極を備え、かつ、半導体装置２００とは異なる半導体装置）に実装する際、中空部２０４により、熱膨張する貫通電極２０１（具体的には、貫通電極本体２０２）の一部を収容することが可能となる。これにより、貫通電極２０１が熱膨張した際の応力（半導体基板１１に付与される応力）を緩和することが可能となるので、貫通電極２０１の熱膨張に起因する半導体装置２００の破損や、トランジスタの特性の変動を抑制できる。
【０２５３】
また、実施形態３に係る半導体装置の製造方法では、実施形態２に係る半導体装置の製造方法において中空部（図２４の１８３）を形成するのに必要であった中空部形成用部材（図２４の１７９）の形成、及び、導電膜（図２４の１７７）の形成の代わりに中空部形成用絶縁膜２０６の形成のみとなるため、半導体装置２００の製造工程を簡略化することができる。
【０２５４】
なお、実施形態３では、貫通電極２０１を構造体１２の第１の部分１２ａの表面側から形成しているが（図４０参照）、半導体基板１１の第２の面１１ｂ側から形成してもよい。
【０２５５】
［実施形態４］
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図５０は、本発明の実施形態４に係る半導体装置の構成を模式的に示した部分断面図である。なお、図５０において、図３８に示す実施形態３に係る半導体装置２００と同一構成部分には、同一符号を付す。
【０２５６】
図５０を参照すると、実施形態４に係る半導体装置２２０は、実施形態３の変形例であり、半導体装置（図３８の２００）の周辺回路領域（図２１のＰＣＲ）において、中空部形成用絶縁膜（図３８の２０６）によって中空部（図３８の２０４）を形成した貫通電極（図３８の２０１）の代わりに、中空部形成用導電膜２２５によって中空部２０４を形成した貫通電極２２１を設けたものである。その他の構成は、実施形態３と同様である。
【０２５７】
貫通電極２２１は、裏面絶縁層２１、半導体基板１１、層間絶縁膜４３、４４、５８、ストッパ膜６１、及び層間絶縁膜６３、６６を貫通する電極である。貫通電極２２１は、ライナー膜１７６を介して貫通電極形成用孔１７４内に設けられている。貫通電極２２１は、第１の端２２１ａにて配線７６と接合している。貫通電極２２１は、貫通電極本体２２３と、中空部形成用導電膜２２５と、中空部２０４と、を有する。
【０２５８】
貫通電極本体２２３は、ライナー膜１７６を介して、貫通電極形成用孔１７４に配されている。貫通電極本体２２３は、貫通電極用シード層１１４と、導電膜１１６と、を有する。貫通電極用シード層１１４は、ライナー膜１７６の表面を覆うように配されている。導電膜１１６は、ライナー膜１７６の表面に貫通電極用シード層１１４を介して設けられている。導電膜１１６は、貫通電極形成用孔１７４内に空洞部１７８が形成される厚さとされている。空洞部１７８は、貫通電極２２１を構成する導電膜１１６で囲まれた空間である。空洞部１７８には、中空部２０４及び中空部形成用導電膜２２５が配されている。
【０２５９】
中空部形成用導電膜２２５（中空部形成用膜）は、空洞部１７８全体を埋め込まない厚さで、空洞部１７８に露出された導電膜１１６の表面を覆うように設けられている。中空部形成用導電膜２２５は、中空部２０４を区画すると共に、空洞部１７８の上端１７８ａを塞ぐように配されている。中空部形成用導電膜２２５は、例えば、埋め込み性の悪い成膜条件（例えば、ＬＰＣＶＤ法、プラズマＣＶＤ法）を用いて、成膜された膜である。中空部形成用導電膜２２５としては、例えば、タングステン膜、銅膜、チタン膜、チタンナイトライド膜、タンタル膜、タンタルナイトライド膜、アルミニウム膜等の導電膜を用いることができる。
【０２６０】
中空部２０４は、貫通電極形成用孔１７４内に配された中空部形成用導電膜２２５により区画された空間である。中空部２０４は、貫通電極本体２２３の中央部に配されている。また、半導体基板１１の厚さ方向における中空部２０４の長さは、貫通電極本体２２３の長さよりも少し短くなるように構成されている。
【０２６１】
以上のような実施形態４に係る半導体装置２２０は、実施形態３に係る半導体装置２００と同様な効果を奏する。
【０２６２】
また、以上のような実施形態４に係る半導体装置２２０は、実施形態３で説明したステップＣ６（図３９参照）において、中空部形成用絶縁膜（図３９の２０６）に替えて、中空部形成用導電膜２２５を形成すること以外は、実施形態３に係る半導体装置の製造方法と同様な手法により製造することができる。なお、中空部形成用導電膜２２５は、埋め込み性の悪い成膜条件（例えば、ＬＰＣＶＤ法、プラズマＣＶＤ法）を用いて形成する。
【０２６３】
実施形態４に係る半導体装置の製造方法によれば、実施形態３に係る半導体装置２００の製造方法と同様な効果を奏する。
【０２６４】
上記説明したように、実施形態１〜４に係る半導体装置及びその製造方法によれば、熱処理により発生する貫通電極本体（図１の１１１、図２１の１８５、図３８の２０２、図５０の２２３）の体積膨張を中空部（図１の１１２、図２１の１８３、図３８及び図５０の２０４）で吸収させることで、例えば、シリコンよりなる半導体基板１１へのストレスの伝播を抑制することが可能になると共に、半導体基板１１における結晶欠陥の発生を抑制することが可能となるので、半導体装置（図１の１０、図２１の１７０、図３８の２００、図５０の２２０）の歩留まりを向上させることができる。
【０２６５】
また、ＭＯＳトランジスタ（図１、図２１、図３８、図５０のセルトランジスタ４０）における応力に起因するキャリア移動度の変化を抑制可能となるため、デバイス特性の安定化を図ることができる。
【０２６６】
さらに、ＭＯＳトランジスタ（図１、図２１、図３８、図５０のセルトランジスタ４０）における応力を低減可能となることにより、貫通電極（図１の２４、図２１の１８７、図３８の２０１、図５０の２２１）とＭＯＳトランジスタとの間の距離を縮めることが可能となる。
【０２６７】
また、デバイスや配線を貫通電極近傍に配置する場合に従来設けられていた禁止領域（例えば、幅が４μｍ程度の領域）の幅を狭めることが可能となる。これにより、半導体基板（図１、図２１、図３８、図５０の１１）の面方向における半導体装置（図１の１０、図２１の１７０、図３８の２００、図５０の２２０）の小型化を図ることができる。
【０２６８】
さらに、構造体（図１、図２１、図３８、図５０の１２）へのストレスの伝播も抑制することが可能となるので、半導体装置（図１の１０、図２１の１７０、図３８の２００、図５０の２２０）の歩留まりを向上させることができる。
【０２６９】
また、例えば、めっき法を用いて、貫通電極（図１の２４、図２１の１８７、図３８の２０１、図５０の２２１）を形成する際、貫通電極形成用孔（図１の２３、図２１、図３８、図５０の１７４）をめっき膜で充填する必要がない。このため、貫通電極形成用孔をめっき膜で充填する場合と比較して、短時間で半導体装置（図１の１０、図２１の１７０、図３８の２００、図５０の２２０）を製造することができる。言い換えれば、半導体装置（図１の１０、図２１の１７０、図３８の２００、図５０の２２０）のスループットを向上させることができる。
【０２７０】
さらに、貫通電極形成用孔をめっき膜で充填して貫通電極本体を形成する場合と比較して、めっき膜の厚さを薄くすることが可能となるため、ＣＭＰ法により不要なめっき膜を研磨して除去する際の処理時間を短縮することが可能となる。これにより、半導体装置（図１の１０、図２１の１７０、図３８の２００、図５０の２２０）のスループットを向上させることができる。
【０２７１】
また、貫通電極（図１の２４、図２１の１８７、図３８の２０１、図５０の２２１）の底部におけるストレスの集中を緩和することが可能となるため、半導体基板（図１、図２１、図３８、図５０の１１；例えば、単結晶シリコン基板）中の結晶欠陥を低減できる。これにより、半導体装置（図１の１０、図２１の１７０、図３８の２００、図５０の２２０）の歩留まりを向上させることができる。
【０２７２】
［実施形態５］
本発明の実施形態５に係る半導体装置を有する電子装置について図面を用いて説明する。図５１は、本発明の実施形態５に係る半導体装置を有する電子装置の構成を模式的に示した断面図である。図５１において、実施形態１に係る半導体装置（図１の１０）と同一構成部分には、同一符号を付す。
【０２７３】
図５１を参照すると、実施形態５に係る電子装置２４０は、配線基板２４１上にチップ積層体２４３を実装した装置である。電子装置２４０は、配線基板２４１と、チップ積層体２４３と、封止樹脂２４５と、封止樹脂２４７と、封止樹脂２４８と、外部接続端子２５１と、を有する。
【０２７４】
配線基板２４１は、基板本体２５５と、接続パッド２５７と、ランド２５８と、貫通電極２６１と、ソルダーレジスト２６３と、ソルダーレジスト２６４と、を有する。
【０２７５】
基板本体２５５は、板状の基板（例えば、ガラスエポキシ基板）である。接続パッド２５７は、基板本体２５５の表面２５５ａに設けられている。ランド２５８は、基板本体２５５の裏面２５５ｂに設けられている。貫通電極２６１は、接続パッド２５７とランド２５８との間に位置する基板本体２５５を貫通するように配されている。貫通電極２６１は、上端が接続パッド２５７と接合しており、下端がランド２５８と接合している。これにより、貫通電極２６１は、接続パッド２５７とランド２５８とを電気的に接続している。
【０２７６】
ソルダーレジスト２６３は、基板本体２５５の表面２５５ａにおける接続パッド２５７が形成されていない領域に設けられている。ソルダーレジスト２６４は、基板本体２５５の裏面２５５ｂにおけるランド２５８が形成されていない領域に設けられている。
【０２７７】
チップ積層体２４３は、図５１に示す状態において、半導体装置１０Ａ、半導体装置１０Ｂ、半導体装置１０Ｃ、半導体装置２７１の順で積層された構造体である。半導体装置１０Ａ、１０Ｂ、１０Ｃは、実施形態１に係る半導体装置（図１の１０）と同一構成とされた半導体装置である。半導体装置２７１は、実施形態１に係る半導体装置（図１の１０）の裏面電極（図１の２８）を有さない構成の半導体装置である。
【０２７８】
半導体装置１０Ａとしては、例えば、インターフェイス用半導体チップを用いることができる。この場合、半導体装置１０Ｂ、１０Ｃ、２７１としては、メモリ用半導体チップ（例えば、ＤＲＡＭ：Dynamic Random Access Memory）を用いることができる。
【０２７９】
半導体装置１０Ａの表面電極１５は、はんだ層１６を介して、配線基板２４１の接続パッド２５７とフリップチップ接続されている。半導体装置１０Ｂの表面電極１５は、はんだ層１６を介して、半導体装置１０Ａの裏面電極２８とフリップチップ接続されている。半導体装置１０Ｃの表面電極１５は、はんだ層１６を介して、半導体装置１０Ｂの裏面電極２８とフリップチップ接続されている。半導体装置２７１の表面電極１５は、はんだ層１６を介して、半導体装置１０Ｃの裏面電極２８とフリップチップ接続されている。これにより、配線基板２４１及び半導体装置１０Ａ、１０Ｂ、１０Ｃ、２７１は、互いに電気的に接続されている。
【０２８０】
封止樹脂２４５は、チップ積層体２４３を構成する半導体装置１０Ａ、１０Ｂ、１０Ｃ、２７１間の隙間を封止している。なお、上記説明したチップ積層体２４３は、封止樹脂２４５が形成された状態で、配線基板２４１に対してフリップチップ実装される。
【０２８１】
封止樹脂２４７は、チップ積層体２４３と配線基板２４１との間に配置されており、チップ積層体２４３と配線基板２４１との間に形成される隙間を封止している。
【０２８２】
封止樹脂２４８は、チップ積層体２４３、封止樹脂２４５、及び封止樹脂２４７を封止するように、ソルダーレジスト２６３上に配されている。
【０２８３】
外部接続端子２５１は、ランド２５８に配されている。外部接続端子２５１は、電子装置２４０を他の基板（例えば、マザーボード）に実装する際、外部接続用の端子として機能する端子である。外部接続端子２５１は、配線基板２４１及びチップ積層体２４３と電気的に接続されている。
【０２８４】
なお、図５１では、３つの半導体装置１０（半導体装置１０Ａ、１０Ｂ、１０Ｃ）を積層させた場合を例に挙げて説明したが、半導体装置１０を積層させる数は、２つ以上であればよく、図５１に示す構造に限定されない。
【０２８５】
また、図５１において、半導体装置１０Ａ、１０Ｂ、１０Ｃに替えて、複数の実施形態２に係る半導体装置（図２１の１７０）、複数の実施形態３に係る半導体装置（図３８の２００）、複数の実施形態４の半導体装置（図５０の２２０）のうち、いずれかの半導体装置を用いて、電子装置２４０を構成してもよい。
【０２８６】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではなく、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及び電子装置の寸法関係とは異なる場合がある。
【０２８７】
（付記）
本発明の第１の視点においては、半導体装置において、半導体基板と、半導体基板の第１の面に設けられるとともに、内部に配線パターンを有する構造体と、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極と、を備えることを特徴とする。
【０２８８】
本発明の前記半導体装置において、前記中空部は、前記半導体基板の厚さ方向に延在していることが好ましい。
【０２８９】
本発明の前記半導体装置において、前記中空部は、前記貫通電極の中央部に配されることが好ましい。
【０２９０】
本発明の前記半導体装置において、前記貫通電極における前記配線パターンと接合される第１の端に対して反対側に位置する前記貫通電極の第２の端に設けられた第１の電極を備え、前記中空部は、前記第１の電極によって塞がれることが好ましい。
【０２９１】
本発明の前記半導体装置において、前記半導体基板を貫通するとともに前記貫通電極の外周面と接触するようにして前記貫通電極を囲む絶縁リングを備えることが好ましい。
【０２９２】
本発明の前記半導体装置において、前記貫通電極は、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合され、かつ、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体と、前記空洞部内にて前記半導体基板の厚さ方向に延在するように配されるとともに、熱収縮する材料で構成される中空部形成用部材と、を有し、前記中空部は、前記中空部形成用部材と前記貫通電極本体との間に配されることが好ましい。
【０２９３】
本発明の前記半導体装置において、前記貫通電極は、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合される貫通電極本体を有し、前記中空部は、前記貫通電極本体により区画された空間であることが好ましい。
【０２９４】
本発明の第２の視点においては、半導体装置において、半導体基板と、半導体基板の第１の面に設けられるとともに、内部に配線パターンを有する構造体と、前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるとともに、前記配線パターンと接合される貫通電極と、を備え、前記貫通電極は、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜と、前記中空部形成用膜によって区画される中空部と、を有することを特徴とする。
【０２９５】
本発明の前記半導体装置において、前記貫通電極の周囲に配されるとともに前記半導体基板を貫通して前記構造体における前記配線パターンまで通ずるライナー膜を備えることが好ましい。
【０２９６】
本発明の前記半導体装置において、前記構造体の表面に設けられるとともに、前記貫通電極と電気的に接合される第２の電極を備えることが好ましい。
【０２９７】
本発明の第３の視点においては、半導体装置の製造方法において、半導体基板の第１の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる中空部形成用部材を形成する工程と、前記中空部形成用部材の周囲に位置する前記半導体基板及び前記構造体をエッチングすることで、前記中空部形成用部材を残しつつ前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に導電膜を埋め込むことで、前記配線パターンと接合された貫通電極本体を形成する工程と、前記中空部形成用部材を選択的に除去することで前記貫通電極本体の内側に中空部を形成する工程と、を含むことを特徴とする。
【０２９８】
本発明の前記半導体装置の製造方法において、前記中空部形成用部材を形成する工程の前に、前記半導体基板を貫通するとともに前記貫通電極を形成する領域に位置する前記半導体基板を囲む絶縁リングを形成する工程を含むことが好ましい。
【０２９９】
本発明の前記半導体装置の製造方法において、前記中空部形成用部材を形成する工程は、異方性エッチングにより、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通孔を形成する工程と、前記貫通孔に、前記貫通電極形成用孔に埋め込まれる前記導電膜とは異なる材料よりなる他の導電膜を埋め込むことで、前記中空部形成用部材を形成する工程と、を含むことが好ましい。
【０３００】
本発明の前記半導体装置の製造方法において、前記貫通電極形成用孔を形成する工程では、前記異方性エッチングにより、前記絶縁リングと前記中空部形成用部材との間に位置する前記半導体基板及び前記構造体を除去することで、前記貫通電極形成用孔を形成することが好ましい。
【０３０１】
本発明の前記半導体装置の製造方法において、前記中空部形成用部材を形成する工程では、前記絶縁リングの内側に位置する前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるように、前記中空部形成用部材を形成することが好ましい。
【０３０２】
本発明の前記半導体装置の製造方法において、前記中空部を形成する工程では、前記中空部形成用部材を選択的にエッチングするエッチング液を用いたウエットエッチングにより、前記中空部形成用部材を除去することで前記中空部を形成することが好ましい。
【０３０３】
本発明の第４の視点においては、半導体装置の製造方法において、半導体基板の第１の面にて、構造体の第１の部分を形成する工程と、前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、前記構造体の第１の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第２の部分を形成する工程と、前記半導体基板における前記第１の面に対する反対側の第２の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、を含み、前記貫通電極を形成する工程は、前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、を含むことを特徴とする。
【０３０４】
本発明の第５の視点においては、半導体装置の製造方法において、半導体基板の第１の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部内に、熱収縮する材料で構成される中空部形成用部材を形成する工程と、前記中空部形成用部材上の前記空洞部の上端を塞ぐ導電膜を形成する工程と、前記半導体基板を熱処理することで前記中空部形成用部材を収縮させて、前記中空部形成用部材と前記貫通電極本体との間に前記中空部を形成する工程と、を含むことを特徴とする。
【０３０５】
本発明の第６の視点においては、半導体装置の製造方法において、半導体基板の第１の面にて、構造体の第１の部分を形成する工程と、前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずるとともに、中空部を有する貫通電極を形成する工程と、前記構造体の第１の部分上に形成されるとともに、前記貫通電極と接合される配線パターンを有する前記構造体の第２の部分を形成する工程と、前記半導体基板における前記第１の面に対する反対側の第２の面から前記半導体基板を除去することにより、前記貫通電極を露出する工程と、を含み、前記貫通電極を形成する工程は、前記構造体の第１の部分を貫通し前記半導体基板の中間部に通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、を含むことを特徴とする。
【０３０６】
本発明の第７の視点においては、半導体装置の製造方法において、半導体基板の第１の面にて、内部に配線パターンを有する構造体を形成する工程と、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずるとともに、前記配線パターンと接合され、かつ、中空部を有する貫通電極を形成する工程と、を含み、前記貫通電極を形成する工程は、前記半導体基板を貫通し前記構造体における前記配線パターンに通ずる貫通電極形成用孔を形成する工程と、前記貫通電極形成用孔に、前記半導体基板の厚さ方向に延在する空洞部を有する貫通電極本体を形成する工程と、前記空洞部を埋め込まない厚さで前記空洞部の壁面に沿って配されるとともに、前記空洞部の上端を塞ぐ中空部形成用膜を形成することにより、前記中空部形成用膜によって区画される前記中空部を形成する工程と、を含むことを特徴とする。
【０３０７】
本発明の前記半導体装置の製造方法において、前記中空部を形成する工程では、等方的に堆積する成膜条件よりも埋め込み性の悪い成膜条件を用いて前記空洞部に中空部形成用膜を成膜することが好ましい。
【０３０８】
本発明の前記半導体装置の製造方法において、前記貫通電極本体における前記配線パターンと接合される第１の端に対する反対側の第２の端に、第１の電極を形成する工程を含むことが好ましい。
【０３０９】
本発明の前記半導体装置の製造方法において、前記構造体の表面に、前記貫通電極と電気的に接続される第２の電極を形成する工程を含むことが好ましい。
【０３１０】
本発明の前記半導体装置の製造方法において、前記貫通電極形成用孔を形成する工程と前記貫通電極本体を形成する工程との間にて、前記貫通電極形成用孔の壁面に沿ってライナー膜を形成する工程を含み、前記貫通電極本体を形成する工程では、前記貫通電極形成用孔に、ライナー膜を介して、前記半導体基板の厚さ方向に延在する前記空洞部を有する貫通電極本体を形成することが好ましい。
【０３１１】
なお、本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【０３１２】
１０、１０Ａ、１０Ｂ、１０Ｃ  半導体装置
１１  半導体基板
１１ａ  第１の面
１１ｂ  第２の面
１２  構造体
１２ａ  第１の部分
１２ｂ  第２の部分
１３  表面絶縁層
１３ａ  開口部
１５  表面電極
１６  はんだ層
１８  絶縁リング
１８ａ  内面
２１  裏面絶縁層
２１ａ  面
２３、１７４  貫通電極形成用孔
２４、１８７、２０１、２２１  貫通電極
２４ａ、１８７ａ、２０１ａ、２２１ａ  第１の端
２４ｂ、１８７ｂ、２０１ｂ、２２１ｂ  第２の端
２６  シード層
２８  裏面電極
３１  素子分離領域
３２  電極形成用溝
３３、３４  ゲート電極
３７〜３９  不純物拡散領域
４０  セルトランジスタ
４１  保護膜
４３、４４、５８、６３、６６、７８、８７  層間絶縁膜
４４ａ  上面
４５、４６、５１、７１、７２  コンタクトプラグ
４９  ビットコンタクト
５３  ビット線
５４、７４、７５、８４、８５、９２、９３  配線
５６  配線パターン
５６ａ  パッド部
５９  容量コンタクト
６１  ストッパ膜
６３ａ  シリンダ孔
６５  キャパシタ
６６ａ  面
６８、８１、８２、８８、８９  ビア
７６  配線（配線パターン）
９５  保護膜
９５ａ  開口部
１０１  下部電極
１０２  容量絶縁膜
１０３  上部電極
１０６  表面電極用シード層
１０７  表面電極本体
１０７ａ  はんだ形成面
１１１、１８５、２０２、２２３  貫通電極本体
１１１ａ  外周面
１１１ｂ  端部
１１２、１８３、２０４  中空部
１１４  貫通電極用シード層
１１５  リング状溝
１１６、１１７、１７７  導電膜
１２１、１４７  めっき用レジスト膜
１２１ａ  開口部
１２５  はんだめっき膜
１２７  接着剤
１２８  厚さ調整用基板
１３３、１４２、１４６、１５６、１７３ａ  開口部
１３４、１４３、１７３  エッチング用レジスト膜
１３６  貫通孔
１３９、１７９  中空部形成用部材
１３９ａ  外周面
１３９ｂ  端面
１５７  めっき用レジスト膜
１７０、２００、２２０、２７１  半導体装置
１７６  ライナー膜
１７８  空洞部
１７８ａ  上端
１９５  絶縁膜
２０６  中空部形成用絶縁膜（中空部形成用膜）
２０６ａ  接合部
２２５  中空部形成用導電膜（中空部形成用膜）
２２５ａ  接合部
２４０  電子装置
２４１  配線基板
２４３  チップ積層体
２４５、２４７、２４８  封止樹脂
２５１  外部接続端子
２５５  基板本体
２５５ａ  表面
２５５ｂ  裏面
２５７  接続パッド
２５８  ランド
２６１  貫通電極
２６３、２６４  ソルダーレジスト
Ｒ１、Ｒ３、Ｒ４  開口径
外径Ｒ２  
ＭＣＲ  メモリセル領域
ＰＣＲ  周辺回路領域
【図１】
2016032087.tif 000003
【図２】
2016032087.tif 000004
【図３】
2016032087.tif 000005
【図４】
2016032087.tif 000006
【図５】
2016032087.tif 000007
【図６】
2016032087.tif 000008
【図７】
2016032087.tif 000009
【図８】
2016032087.tif 000010
【図９】
2016032087.tif 000011
【図１０】
2016032087.tif 000012
【図１１】
2016032087.tif 000013
【図１２】
2016032087.tif 000014
【図１３】
2016032087.tif 000015
【図１４】
2016032087.tif 000016
【図１５】
2016032087.tif 000017
【図１６】
2016032087.tif 000018
【図１７】
2016032087.tif 000019
【図１８】
2016032087.tif 000020
【図１９】
2016032087.tif 000021
【図２０】
2016032087.tif 000022
【図２１】
2016032087.tif 000023
【図２２】
2016032087.tif 000024
【図２３】
2016032087.tif 000025
【図２４】
2016032087.tif 000026
【図２５】
2016032087.tif 000027
【図２６】
2016032087.tif 000028
【図２７】
2016032087.tif 000029
【図２８】
2016032087.tif 000030
【図２９】
2016032087.tif 000031
【図３０】
2016032087.tif 000032
【図３１】
2016032087.tif 000033
【図３２】
2016032087.tif 000034
【図３３】
2016032087.tif 000035
【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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