(57)【要約】【課題】ＳＲＡＭにおいて、より簡単な回路構成により書き込みマージンと読み出しマージンとを拡大させる。【解決手段】メモリ回路１００は、メモリセル１とアクセストランジスタＳＷ１、ＳＷ２とメモリ出力抵抗調整部３とを備える。メモリセル１においては、２個のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２が相補的に接続される。アクセストランジスタＳＷ１、ＳＷ２は、データ出力ノードＯｕｔ１、Ｏｕｔ２と接続される第１端子と、ビット線ＢＬ、／ＢＬと接続される第２端子と、ワード電圧ＶＤＤＷが入力される第３端子とを有する。メモリ出力抵抗調整部３は、接続抵抗の抵抗値Ｒ１の第１の倍数以上の抵抗値ＲＯを有するメモリ出力抵抗を形成する。読み出し動作時において、接続抵抗の抵抗値Ｒ１はＣＭＯＳインバータＩＮＶ１、ＩＮＶ２のＯＮ状態のｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのソース−ドレイン間の抵抗値Ｒ２の第２の倍数である。【選択図】図１
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【特許請求の範囲】
【請求項１】
直列に接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタから構成される２個のＣＭＯＳインバータを相補的に接続したフリップフロップ回路であるメモリセルと、
前記ＣＭＯＳインバータの出力とデータ出力ノードにおいて接続される第１端子と、前記メモリセルへ記憶するビットデータの値に対応する書き込み電圧が印加され前記メモリセルに記憶されているビットデータの値に対応する読み出し電圧が出力されるビット線と接続される第２端子と、書き込み動作時及び読み出し動作時に前記第１端子と前記第２端子とを接続するワード電圧が入力される第３端子と、を有するアクセストランジスタと、
前記メモリセルに駆動電力を供給する電源が接続される電力供給ノードと前記データ出力ノードとの間に配置され、前記書き込み動作時に前記第１端子と前記第２端子との間の接続抵抗の抵抗値の第１の倍数以上の抵抗値を有するメモリ出力抵抗を前記ｎＭＯＳトランジスタ又は前記ｐＭＯＳトランジスタとともに形成するメモリ出力抵抗調整部と、を備え、
前記読み出し動作時において、前記接続抵抗の抵抗値はＯＮ状態の前記ｎＭＯＳトランジスタ又は前記ｐＭＯＳトランジスタのソース−ドレイン間の抵抗値の第２の倍数となっている、メモリ回路。
【請求項２】
前記ワード電圧は前記電源から出力される駆動電圧よりも低い、請求項１に記載のメモリ回路。
【請求項３】
前記メモリ出力抵抗調整部は、前記ｎＭＯＳトランジスタ又は前記ｐＭＯＳトランジスタに対して直列に接続されたＭＯＳトランジスタにより構成される、請求項１又は２に記載のメモリ回路。
【請求項４】
前記書き込み動作時及び前記読み出し動作時に、前記メモリ出力抵抗調整部を構成する前記ＭＯＳトランジスタのゲート端子には前記ワード電圧が入力される、請求項３に記載のメモリ回路。
【請求項５】
前記書き込み動作時及び前記読み出し動作時に、前記メモリ出力抵抗調整部を構成する前記ＭＯＳトランジスタのゲート端子には、前記ＭＯＳトランジスタのソース−ドレイン間の抵抗値を制御するメモリ出力抵抗調整電圧が入力される、請求項３に記載のメモリ回路。
【請求項６】
前記メモリ出力抵抗調整部は、前記電力供給ノードと前記ｎＭＯＳトランジスタ又は前記ｐＭＯＳトランジスタとの間に配置される、請求項１〜５のいずれかに記載のメモリ回路。
【請求項７】
前記メモリ出力抵抗調整部は、前記ｎＭＯＳトランジスタ又は前記ｐＭＯＳトランジスタと前記データ出力ノードとの間に配置される、請求項１〜６のいずれかに記載のメモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のメモリ回路、特に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリ回路に関する。
【背景技術】
【０００２】
従来、高速動作可能なメモリとして、主にＭＯＳトランジスタ（ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））により構成されているＳＲＡＭが知られている。ＳＲＡＭが用いられるシステム（例えば、コンピュータなど）における動作の高速化、システムの低電圧化、及び、ＳＲＡＭの高密度化によるＭＯＳトランジスタなどの素子や配線幅の縮小に伴い、ＳＲＡＭの動作マージン（読み出しマージン及び書き込みマージン）の拡大が期待されている。
【０００３】
システムの動作の高速化や低電圧化によりシステム中の信号波形が変動すると、信号電圧の電圧値が変動するために、ＳＲＡＭの動作マージンが小さいと、ＳＲＡＭは信号が示している値を精度よく認識できなくなる。例えば、信号の電圧値がしきい電圧（信号が「１」を示すか「０」を示すかを決定する閾を決定する電圧値）からずれた場合に、本来は「１」であった信号を「０」と認識してしまう。
【０００４】
また、ＳＲＡＭの高密度化による素子や配線幅の縮小により、ＳＲＡＭ中の素子間の特性にばらつきが生じる。その結果、同じ信号に対して、ある素子においては「１」と認識する一方、他の素子においては「０」と認識してしまう。
【０００５】
書き込みマージンを改善する方法としては、例えば、特許文献１には、書き込み操作時にＳＲＡＭセル電源の制御を行う際、最適な電源制御を行うために制御量として書き込みマージンをモニターし、書き込み時の電源電圧を切り換えることが開示されている。
一方、読み込みマージンを改善する方法としては、非特許文献１に、ＳＲＡＭに記憶されているビットデータを読み出す際にワード線に印加する電圧を駆動電圧（ＶＤＤ）よりも低くすることが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４９２４８３８号公報
【非特許文献】
【０００７】
【非特許文献１】オオバヤシ，エス．、他１４名、「読み出し及び書き込みセル安定回路とともに製造するための６５ｎｍＳｏＣ組み込み６Ｔ−ＳＲＡＭの設計（Ａ  ６５  ｎｍ  ＳｏＣ  Ｅｍｂｅｄｄｅｄ  ６Ｔ−ＳＲＡＭ  Ｄｅｓｉｇｎ  ｆｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  ｗｉｔｈ  Ｒｅａｄ  ａｎｄ  Ｗｒｉｔｅ  Ｃｅｌｌ  Ｓｔａｂｉｌｉｚｉｎｇ  Ｃｉｒｃｕｉｔｓ）」、ダイジェスト・オブ・テクニカル・ペーパーズ（Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ）、シンポジウム・オン・ヴイエルエスアイ・サーキッツ（Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ）、２００６年、ｐ．１７−１８
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のような従来の書き込みマージンの改善方法と、従来の読み出しマージンの改善方法とを、共通の回路構成により達成することはできなかった。なぜなら、従来の書き込みマージン改善方法を従来のＳＲＡＭに適用した場合には読み込みマージンが悪化し、その逆に、従来の読み出しマージンの改善方法を従来のＳＲＡＭに適用した場合には書き込みマージンが悪化するからである。
【０００９】
そのため、書き込みマージンと読み出しマージンとを同時に改善するためには、書き込みマージンの改善のための回路構成と、読み出しマージンの改善のための回路構成とをＳＲＡＭに両方備える必要があった。ＳＲＡＭ中に２つの異なる回路構成を備えた場合、ＳＲＡＭの回路構成が複雑になったり、回路面積が広くなったりする。
【００１０】
本発明の課題は、ＳＲＡＭにおいて、簡単な回路構成により書き込みマージンと読み込みマージンとを同時に拡大することにある。
【課題を解決するための手段】
【００１１】
以下に、課題を解決するための手段として複数の態様を説明する。これら態様は、必要に応じて任意に組み合せることができる。
本発明の一見地に係るメモリ回路は、メモリセルと、アクセストランジスタと、メモリ出力抵抗調整部と、を備える。
メモリセルは、直列に接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタから構成される２個のＣＭＯＳインバータを相補的に接続したフリップフロップ回路である。
アクセストランジスタは、第１端子と、第２端子と、第３端子とを有する。第１端子は、ＣＭＯＳインバータの出力とデータ出力ノードにおいて接続される。第２端子は、ビット線と接続されている。ビット線には、書き込み電圧が印加され、読み出し電圧が出力される。書き込み電圧は、メモリセルへ記憶するビットデータの値に対応する電圧値を有する電圧である。読み出し電圧は、メモリセルに記憶されているビットデータの値に対応する電圧値を有する電圧である。第３端子には書き込み動作時及び読み出し動作時にワード電圧が入力される。ワード電圧は、第１端子と第２端子とを接続する電圧である。
メモリ出力抵抗調整部は、電力供給ノードとデータ出力ノードとの間に配置される。電力供給ノードには、メモリセルに駆動電力を供給する電源が接続される。メモリ出力調整部は、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタとともにメモリ出力抵抗を形成する。メモリ出力抵抗は、書き込み動作時の接続抵抗の抵抗値の第１の倍数以上の抵抗値を有する。接続抵抗は、第１端子と第２端子との間の抵抗成分である。
【００１２】
また、上記のメモリ回路では、読み出し動作時において、接続抵抗の抵抗値は、ＯＮ状態のｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのソース−ドレイン間の抵抗値の第２の倍数となっている。
【００１３】
上記のメモリ回路においては、ビットデータの読み出し動作時には、アクセストランジスタの第３端子にワード電圧が入力される。これにより、アクセストランジスタを介して、メモリセルのデータ出力ノードとビット線とが接続される。このとき、ビット線の電圧が、メモリセルに記憶されているビットデータの値に対応する電圧（読み出し電圧）へと変化する。その結果、メモリセルからビット線へのビットデータの読み出しが実行される。
【００１４】
読み出し動作時に、接続抵抗の抵抗値は、ＯＮ状態のｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのソース−ドレイン間の抵抗値の第２の倍数となっている。これにより、読み出し動作時にビット線からメモリセルへと流れる電流を制限して、読み出し時のメモリセルの動作を安定化できる。その結果、読み出しマージンを拡大できる。
【００１５】
一方、ビットデータの書き込み動作時には、書き込みたいビットデータの値に対応する電圧がビット線に印加された状態にて、アクセストランジスタの第３端子にワード電圧が入力される。これにより、アクセストランジスタを介して、メモリセルのデータ出力ノードとビット線とが接続され、ビット線に印加された電圧に対応する値のビットデータが、メモリセルに書き込まれる。
【００１６】
上記のメモリ回路においては、書き込み動作時に、メモリ出力抵抗調整部が、書き込み動作時の接続抵抗の抵抗値の第１の倍数以上の抵抗値を有するメモリ出力抵抗を、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタとともに形成している。これにより、書き込み動作時にメモリセルからビット線へ流れる電流を制限して、書き込み時のメモリセルの動作を安定化できる。その結果、書き込みマージンを拡大できる。
【００１７】
メモリ回路が上記の特徴を有することにより、より簡単な回路構成を有するメモリ回路により、書き込みマージンと読み出しマージンとを同時に拡大できる。
【００１８】
ワード電圧は駆動電圧よりも低くてもよい。駆動電圧は、電源から出力される電圧である。これにより、メモリ回路において、より簡単に接続抵抗の抵抗値を、ＯＮ状態のｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのソース−ドレイン間の抵抗値の第２の倍数とできる。その結果、より簡単に読み出しマージンを拡大できる。
【００１９】
メモリ出力抵抗調整部は、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタに対して直列に接続されたＭＯＳトランジスタにより構成されてもよい。これにより、より簡単な構成によりメモリ出力抵抗調整部を実現できる。その結果、メモリ回路の回路構成をより簡単にできる。
【００２０】
書き込み動作時及び読み出し動作時に、メモリ出力抵抗調整部を構成するＭＯＳトランジスタのゲート端子には、ワード電圧が入力されてもよい。これにより、アクセストランジスタの第３端子へ入力する信号とメモリ出力抵抗調整部のＭＯＳトランジスタのゲート端子に入力する信号とを共通化できる。その結果、メモリ回路の回路構成をより簡単にできる。
【００２１】
書き込み動作時及び読み出し動作時に、メモリ出力抵抗調整部を構成するＭＯＳトランジスタのゲート端子には、メモリ出力抵抗調整電圧が入力されてもよい。メモリ出力抵抗調整電圧は、ＭＯＳトランジスタのソース−ドレイン間の抵抗値を制御する。これにより、より精度よくメモリ出力抵抗の抵抗値を調整できる。
【００２２】
メモリ出力抵抗調整部は、電力供給ノードとｎＭＯＳトランジスタ又はｐＭＯＳトランジスタとの間に配置されてもよい。これにより、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのソース端子又はドレイン端子に駆動電圧が印加されることを回避して、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタの駆動能力を低下できる。その結果、書き込みマージンをさらに拡大できる。
【００２３】
メモリ出力抵抗調整部は、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタとデータ出力ノードとの間に配置されてもよい。
【発明の効果】
【００２４】
ＳＲＡＭにおいて、簡単な回路構成により書き込みマージンと読み込みマージンとを同時に拡大できる。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態に係るメモリ回路の構成を示す図。
【図２】マージンを算出する際のメモリ回路を示す図。
【図３Ａ】読み出しマージンの定義を示す図。
【図３Ｂ】書き込みマージンの定義を示す図。
【図４】第１実施形態に係るメモリ回路の読み出しマージン及び書き込みマージンの算出結果を示す図。
【図５Ａ】比較例１の読み出しマージン及び書き込みマージンの算出結果を示す図。
【図５Ｂ】比較例２の読み出しマージン及び書き込みマージンの算出結果を示す図。
【図６Ａ】読み出し電流が流れる様子を示す図。
【図６Ｂ】読み出し電流が流れる経路の等価回路を示す図。
【図７Ａ】書き込み電流が流れる様子を示す図。
【図７Ｂ】書き込み電流が流れる経路の等価回路を示す図。
【図８】変形例１に係るメモリ回路の構成を示す図。
【図９】変形例２に係るメモリ回路の構成を示す図。
【図１０】変形例３に係るメモリ回路の構成を示す図。
【図１１】変形例４に係るメモリ回路の構成を示す図。
【図１２】変形例５に係るメモリ回路の構成を示す図。
【図１３】変形例６に係るメモリ回路の構成を示す図。
【図１４】変形例７に係るメモリ回路の構成を示す図。
【発明を実施するための形態】
【００２６】
（１）第１実施形態
第１実施形態に係るメモリ回路１００の構成について、図１を用いて説明する。図１は、第１実施形態に係るメモリ回路の構成を示す図である。
第１実施形態に係るメモリ回路１００は、メモリセル１と、アクセストランジスタＳＷ１、ＳＷ２と、メモリ出力抵抗調整部３と、を備える。
【００２７】
メモリセル１は、２個のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を相補的に接続したフリップフロップ回路である。ここで、「インバータ」は、論理回路における「ＮＯＴ回路」と言い換えることができる。本実施形態において、ＣＭＯＳインバータＩＮＶ１は、直列に接続されたｎＭＯＳ（ｎ−ｔｙｐｅ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＮ１とｐＭＯＳ（ｐ−ｔｙｐｅ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＰ１とから構成される。一方、ＣＭＯＳインバータＩＮＶ２は、直列に接続されたｎＭＯＳトランジスタＮ２とｐＭＯＳトランジスタＰ２から構成される。
【００２８】
また、「２個のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２が相補的に接続された」とは、ＣＭＯＳインバータＩＮＶ１の出力（データ出力ノードＯｕｔ１（後述））がＣＭＯＳインバータＩＮＶ２の入力Ｉｎ２に接続され、ＣＭＯＳインバータＩＮＶ２の出力（データ出力ノードＯｕｔ２（後述））がＣＭＯＳインバータＩＮＶ１の入力Ｉｎ１に接続された状態をいう。
【００２９】
本実施形態において、アクセストランジスタＳＷ１、ＳＷ２は、ｎＭＯＳトランジスタである。ｎＭＯＳトランジスタであるアクセストランジスタＳＷ１、ＳＷ２は、それぞれ、第１端子Ｔ１１、Ｔ１２と、第２端子Ｔ２１、Ｔ２２と、第３端子Ｔ３１、Ｔ３２と、を有する。
アクセストランジスタＳＷ１、ＳＷ２の第１端子Ｔ１１、Ｔ１２は、アクセストランジスタＳＷ１、ＳＷ２を構成しているｎＭＯＳトランジスタのソース端子又はドレイン端子である。第１端子Ｔ１１は、ＣＭＯＳインバータＩＮＶ１の出力とデータ出力ノードＯｕｔ１において接続されている。また、第１端子Ｔ１２は、ＣＭＯＳインバータＩＮＶ２の出力とデータ出力ノードＯｕｔ２において接続されている。
【００３０】
第１端子Ｔ１１、Ｔ１２がドレイン端子の場合には、第２端子Ｔ２１、Ｔ２２はソース端子である。また、第１端子Ｔ１１、Ｔ１２がソース端子の場合には、第２端子Ｔ２１、Ｔ２２はドレイン端子である。
第２端子Ｔ２１、Ｔ２２は、それぞれ、ビット線ＢＬ、／ＢＬと接続されている。ビット線ＢＬ、／ＢＬには、メモリセル１へビットデータを書き込む書き込み動作時には、書き込み電圧が印加される。一方、メモリセル１に記憶されているビットデータを読み出す読み出し動作時には、ビット線ＢＬ、／ＢＬには、読み出し電圧が出力される。
【００３１】
書き込み電圧は、メモリセル１に記憶するビットデータの値に対応する電圧値を有する電圧である。図１に示すメモリ回路１００においては、メモリセル１に「１」の値を示すビットデータを書き込みたい場合、ビット線ＢＬには書き込み電圧としてプレチャージ電圧Ｖｂｌ（後述）が印加され、ビット線／ＢＬには０Ｖが印加される。一方、メモリセル１に「０」の値を示すビットデータを書き込みたい場合、ビット線ＢＬには書き込み電圧として０Ｖが印加され、ビット線／ＢＬにはプレチャージ電圧Ｖｂｌが印加される。
【００３２】
一方、読み出し電圧は、メモリセル１に記憶されたビットデータの値に対応する電圧値を有する電圧である。図１に示すメモリ回路１００においては、メモリセル１に「１」の値を示すビットデータが記憶されている場合、ビット線ＢＬには駆動電圧ＶＤＤ（あるいはそれに近い電圧）を有する読み出し電圧が出力され、ビット線／ＢＬには０Ｖ（あるいはそれに近い電圧）が出力される。一方、メモリセル１に「０」の値を示すビットデータが記憶されている場合、ビット線ＢＬには、０Ｖ（あるいはそれに近い電圧）が読み出し電圧として出力され、ビット線／ＢＬには、駆動電圧ＶＤＤ（あるいはそれに近い電圧）が出力される。
【００３３】
第３端子Ｔ３１、Ｔ３２は、それぞれ、アクセストランジスタＳＷ１、ＳＷ２であるｎＭＯＳトランジスタのゲート端子である。図１に示すメモリ回路１００において、第３端子Ｔ３１、Ｔ３２はワード線ＷＬに接続されている。
【００３４】
ワード線ＷＬには、書き込み動作時及び読み出し動作時において、アクセストランジスタＳＷ１、ＳＷ２をＯＮ状態、すなわち、第１端子Ｔ１１、Ｔ１２と第２端子Ｔ２１、Ｔ２２とを電気的に接続するワード電圧ＶＤＤＷが印加される。これにより、書き込み動作時に、メモリセル１に書き込み電圧の電圧値に応じたビットデータ値を記憶したり、読み出し動作時に読み出し電圧をビット線ＢＬ、／ＢＬに出力したりできる。
なお、ビット線ＢＬ、／ＢＬとメモリセル１とを接続する必要のないときには、アクセストランジスタＳＷ１、ＳＷ２をＯＦＦ状態とする電圧（０Ｖ）が印加される。
【００３５】
一般的に、ｎＭＯＳトランジスタなどのＭＯＳトランジスタにおいては、ゲート端子に印加される電圧値により、ソース−ドレイン間に流れる電流値が変化する。すなわち、アクセストランジスタＳＷ１、ＳＷ２の第３端子Ｔ３１、Ｔ３２に印加される電圧値により、第１端子Ｔ１１、Ｔ１２と第２端子Ｔ２１、Ｔ２２との間の抵抗成分（接続抵抗と呼ぶことにする）の抵抗値を制御できる。
【００３６】
従って、本実施形態においては、読み出し動作時において、ワード電圧ＶＤＤＷを駆動電圧ＶＤＤよりも低くしている。これにより、読み出し動作時の接続抵抗の抵抗値を、より簡単に、ＯＮ状態のｎＭＯＳトランジスタ又はｐＭＯＳトランジスタＮ１、Ｎ２のソース−ドレイン間の抵抗値の第２の倍数とできる。その結果、より簡単に読み出しマージンを拡大できる。
【００３７】
図１に示すように、メモリ回路１００において、メモリ出力抵抗調整部３は、２つのｐＭＯＳトランジスタＰ３、Ｐ４により構成されている。ｐＭＯＳトランジスタＰ３、Ｐ４は、それぞれ、ソース端子又はドレイン端子の一方がｐＭＯＳトランジスタＰ１、Ｐ２側の電力供給ノードＤＶＮ（後述）に接続され、他方がＣＭＯＳインバータＩＮＶ１、ＩＮＶ２のｐＭＯＳトランジスタＰ１、Ｐ２のソース端子又はドレイン端子に接続されている。すなわち、メモリ出力抵抗調整部３を構成するｐＭＯＳトランジスタＰ３、Ｐ４は、それぞれ、電力供給ノードＤＶＮとｐＭＯＳトランジスタＰ１、Ｐ２との間に配置された状態にて、ｐＭＯＳトランジスタＰ１、Ｐ２と直列に接続されている。
【００３８】
上記のようなメモリ出力抵抗調整部３とＣＭＯＳインバータＩＮＶ１、ＩＮＶ２のｐＭＯＳトランジスタＰ１、Ｐ２との接続により、メモリ出力抵抗調整部３は、ｐＭＯＳトランジスタＰ１、Ｐ２と共に、駆動電圧ＶＤＤ（後述）が印加された電力供給ノードＤＶＮとデータ出力ノードＯｕｔ１、Ｏｕｔ２との間に、メモリ出力抵抗を形成する。
【００３９】
メモリ出力抵抗調整部３をｐＭＯＳトランジスタＰ３、Ｐ４のようなＭＯＳトランジスタにより構成することにより、より簡単な構成によりメモリ出力抵抗調整部３を実現できる。その結果、メモリ回路１００の回路構成をより簡単にできる。
また、メモリ出力抵抗調整部３を構成するｐＭＯＳトランジスタＰ３、Ｐ４を、電力供給ノードＤＶＮとｐＭＯＳトランジスタＰ１、Ｐ２との間に配置することにより、ｐＭＯＳトランジスタＰ１、Ｐ２のソース端子又はドレイン端子に駆動電圧が印加されることを回避して、ｐＭＯＳトランジスタＰ１、Ｐ２の駆動能力を低下（流れる電流を低下）できる。その結果、書き込みマージンをさらに拡大できる。
【００４０】
さらに、図１に示すように、メモリ回路１００においては、メモリ出力抵抗調整部３を構成するｐＭＯＳトランジスタＰ３、Ｐ４のゲート端子はワード線ＷＬと接続されている。すなわち、書き込み動作時及び読み出し動作時において、メモリ出力抵抗調整部３を構成するｐＭＯＳトランジスタＰ３、Ｐ４のゲート端子にはワード電圧ＶＤＤＷが入力される。
これにより、アクセストランジスタＳＷ１、ＳＷ２の第３端子Ｔ３１、Ｔ３２へ入力する信号とメモリ出力抵抗調整部３のｐＭＯＳトランジスタＰ３、Ｐ４のゲート端子に入力する信号とを共通化できる。その結果、メモリ回路１００の回路構成をより簡単にできる。
【００４１】
また、メモリ回路１００においては、書き込み動作時においても、読み出し動作時のワード電圧ＶＤＤＷと同じ電圧を印加している。これにより、書き込み用のワード電圧と読み出し用のワード電圧とを個別に発生させる必要がなくなる。その結果、メモリ回路１００の構成を簡単にできる。
【００４２】
なお、メモリ回路１００において、ワード電圧ＶＤＤＷは駆動電圧ＶＤＤよりも小さいが、アクセストランジスタＳＷ１、ＳＷ２の接続抵抗を、ビット線ＢＬ、／ＢＬとメモリセル１とを電気的にアクセス可能な程度とする（すなわち、アクセストランジスタＳＷ１、ＳＷ２を実質的にＯＮ状態とする）電圧には少なくとも設定されている。なぜなら、アクセストランジスタＳＷ１、ＳＷ２をＯＮ状態にしておかないと、メモリセル１に記憶されたビットデータを読み出せないからである。
【００４３】
一方、書き込み動作時において、上記のワード電圧ＶＤＤＷがメモリ出力抵抗調整部３のｐＭＯＳトランジスタＰ３、Ｐ４のゲート端子に入力されると、ｐＭＯＳトランジスタＰ３、Ｐ４は実質的にほぼＯＦＦ状態となっている。これにより、ワード電圧ＶＤＤＷが駆動電圧ＶＤＤよりも低くなっても、ｐＭＯＳトランジスタＰ３、Ｐ４のソース−ドレイン間の抵抗値を十分に大きな値（接続抵抗の抵抗値の第１の倍数以上）とできる。
【００４４】
上記のように、アクセストランジスタＳＷ１、ＳＷ２及びメモリ出力抵抗調整部３をＭＯＳトランジスタにより構成し、ワード線ＷＬをアクセストランジスタＳＷ１、ＳＷ２とメモリ出力抵抗調整部３とにおいて共通化する場合、アクセストランジスタＳＷ１、ＳＷ２のＭＯＳトランジスタの型と、メモリ出力抵抗調整部３のＭＯＳトランジスタとの型とを異ならせることが好ましい。
【００４５】
これにより、より簡単な回路構成により、メモリ出力抵抗の抵抗値を、書き込み動作時のアクセストランジスタＳＷ１、ＳＷ２の接続抵抗の抵抗値の第１の倍数以上にできる。なぜなら、アクセストランジスタＳＷ１、ＳＷ２が実質的にＯＮ状態となると、メモリ出力抵抗調整部３のＭＯＳトランジスタが実質的にＯＦＦ状態となるからである。その結果、メモリ回路１００においては、より簡単な回路構成により、読み出しマージンと書き込みマージンとを同時に拡大できる。
【００４６】
（２）メモリ回路の動作
次に、上記のメモリ回路１００の動作について説明する。以下の説明においては、メモリセル１にビットデータを書き込むときの書き込み動作と、メモリセル１に記憶されているビットデータを読み出すときの読み出し動作とを、それぞれ説明する。
【００４７】
Ｉ．書き込み動作
まず、書き込み動作について説明する。メモリセル１へのビットデータの書き込みを開始すると、まず、ワード線ＷＬにワード電圧ＶＤＤＷを印加することなく、外部回路（図示せず）などを用いて、ビット線ＢＬ、／ＢＬをプレチャージ電圧Ｖｂｌに「プレチャージ」する。
【００４８】
プレチャージとは、外部回路にてビット線ＢＬ、／ＢＬにプレチャージ電圧を印加した後、外部回路とビット線ＢＬ、／ＢＬとを切り離してビット線ＢＬ、／ＢＬをプレチャージ電圧Ｖｂｌに保持（チャージ）することをいう。
【００４９】
プレチャージ後、ビット線ＢＬ又はビット線／ＢＬのいずれかを、ビットデータの値として「０」を示す電圧値（本実施形態においては、０Ｖ）とする。例えば、メモリセル１に「１」を示すビットデータを記憶したい場合には、ビット線／ＢＬを０Ｖとする。このとき、ビット線ＢＬには、プレチャージ電圧Ｖｂｌが書き込み電圧として印加される。一方、メモリセル１にビットデータとして「０」を記憶したい場合には、ビット線ＢＬを０Ｖ（書き込み電圧）とする。
【００５０】
次に、ワード線ＷＬにワード電圧ＶＤＤＷを印加（入力）し、アクセストランジスタＳＷ１、ＳＷ２を実質的にＯＮ状態とする。これにより、接続抵抗（アクセストランジスタＳＷ１、ＳＷ２）を介して、ビット線ＢＬ、／ＢＬとデータ出力ノードＯｕｔ１、Ｏｕｔ２とがそれぞれ接続される。
【００５１】
これにより、例えば、ビット線ＢＬが０Ｖとされている場合には、データ出力ノードＯｕｔ１が０Ｖとなり、データ出力ノードＯｕｔ１と接続されたＣＭＯＳインバータＩＮＶ２の入力Ｉｎ２が０Ｖとなる。その結果、ＣＭＯＳインバータＩＮＶ２のｐＭＯＳトランジスタＰ２がＯＮ状態、ｎＭＯＳトランジスタＮ２がＯＦＦ状態となる。
ビット線ＢＬが０Ｖのとき、ビット線／ＢＬにはプレチャージ電圧Ｖｂｌが印加されているため、データ出力ノードＯｕｔ２とＣＭＯＳインバータＩＮＶ１の入力Ｉｎ１の電圧は、プレチャージ電圧Ｖｂｌとなっている。これにより、ＣＭＯＳインバータＩＮＶ１においては、ｎＭＯＳトランジスタＮ１がＯＮ状態、ｐＭＯＳトランジスタＰ１がＯＦＦ状態となる。
【００５２】
上記の状態において、ワード線ＷＬを０ＶにしてアクセストランジスタＳＷ１、ＳＷ２をＯＦＦ状態とし、ビット線ＢＬ、／ＢＬとデータ出力ノードＯｕｔ１、Ｏｕｔ２とを電気的に切断すると、ＣＭＯＳインバータＩＮＶ１においては、ｎＭＯＳトランジスタＮ１がＯＮ状態、ｐＭＯＳトランジスタＰ１がＯＦＦ状態となっているので、データ出力ノードＯｕｔ１は０Ｖ（あるいはそれに近い値）となる。すなわち、メモリセル１に「０」を示すビットデータが記憶される。なぜなら、図１に示すように、データ出力ノードＯｕｔ１は、ｎＭＯＳトランジスタＮ１を介して、電源のグラウンド電位（０Ｖ）側の電力供給ノードＤＶＮに電気的に接続されるからである。
【００５３】
一方、ＣＭＯＳインバータＩＮＶ２においては、ＣＭＯＳインバータＩＮＶ２のｐＭＯＳトランジスタＰ２がＯＮ状態、ｎＭＯＳトランジスタＮ２がＯＦＦ状態となっているため、データ出力ノードＯｕｔ２は、駆動電圧ＶＤＤ（あるいはそれに近い値）となっている。なぜなら、この場合、データ出力ノードＯｕｔ２は、メモリ出力抵抗調整部３の（ＯＮ状態の）ｐＭＯＳトランジスタＰ４と、ｐＭＯＳトランジスタＰ２とを介して、電源の駆動電圧ＶＤＤが印加される側の電力供給ノードＤＶＮに電気的に接続されるからである。
【００５４】
アクセストランジスタＳＷ１、ＳＷ２をＯＦＦ状態にした後の上記のデータ出力ノードＯｕｔ１、Ｏｕｔ２の状態は、次にアクセストランジスタＳＷ１、ＳＷ２がＯＮ状態となるまで（すなわち、ワード電圧ＶＤＤＷがワード線ＷＬに印加されるまで）保持され続ける。なぜなら、ＣＭＯＳインバータＩＮＶ１とＣＭＯＳインバータＩＮＶ２とが、相補的に接続されているからである。
上記のようにして、ビット線ＢＬ、／ＢＬに印加された電圧に対応した値を有するビットデータをメモリセル１に書き込み、記憶（保持）できる。
【００５５】
ＩＩ．読み出し動作
次に、読み出し動作について説明する。以下においては、メモリセル１に「０」を示すビットデータが記憶されている場合を例にとって読み出し動作を説明する。すなわち、読み出し動作前に、データ出力ノードＯｕｔ１の電圧が０Ｖ（あるいはそれに近い値）に保持され、データ出力ノードＯｕｔ２の電圧が駆動電圧ＶＤＤ（あるいはそれに近い値）に保持されているとする。
【００５６】
メモリセル１からのビットデータの読み出しを開始すると、まず、書き込み動作時と同様に、ビット線ＢＬ、／ＢＬをプレチャージ電圧Ｖｂｌにてプレチャージする。その後、ワード線ＷＬにワード電圧ＶＤＤＷを印加（入力）することにより、アクセストランジスタＳＷ１、ＳＷ２をＯＮ状態にして、ビット線ＢＬ、／ＢＬとデータ出力ノードＯｕｔ１、Ｏｕｔ２とを、接続抵抗を介して電気的に接続する。
【００５７】
ビット線ＢＬ、／ＢＬとデータ出力ノードＯｕｔ１、Ｏｕｔ２とが、接続抵抗を介して電気的に接続されると、ビット線／ＢＬの電圧がプレチャージ電圧Ｖｂｌに保持される一方、ビット線ＢＬの電圧はプレチャージ電圧Ｖｂｌから０Ｖ（あるいはそれに近い電圧）である読み出し電圧へと変化する。
上記のビット線ＢＬ、／ＢＬのいずれかにおいて発生した電圧値の下降変化を、図示しないセンスアンプなどにより増幅検知することにより、メモリセル１に記憶されているビットデータの値を読み出せる。
【００５８】
具体的には、ビット線ＢＬ側にて上記の電圧の下降変化が検出された（あるいは、ビット線／ＢＬ側にて下降変化されなかった）が場合には、メモリセル１から「０」を示すビットデータを読み出したと判断できる。一方、ビット線／ＢＬ側にて下降変化が検出された（あるいは、ビット線ＢＬ側にて下降変化が検出されなかった）場合、メモリセル１から「１」を示すビットデータを読み出したと判断できる。
このようにして、メモリ回路１００においては、メモリセル１に記憶されたビットデータを読み出すことができる。
【００５９】
（３）回路シミュレーション
次に、メモリ回路１００における上記の書き込み動作及び読み出し動作をシミュレート（回路シミュレーション）し、書き込み動作時及び読み出し動作時の書き込みマージン及び読み出しマージンを算出した結果について説明する。
Ｉ．読み出しマージンの定義
まず、読み出しマージン及び書き込みマージンの定義と算出方法について説明する。読み出しマージン及び書き込みマージンを算出するにあたり、図２のように、メモリ回路（簡単のため、図２に示すメモリ回路は、メモリ出力抵抗調整部３を省略している）を、メモリセル１のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の単位毎に２つの回路Ｉ及び回路ＩＩに分割する。図２は、マージンを算出する際のメモリ回路を示す図である。
【００６０】
マージンは、図２に示す回路Ｉ及び回路ＩＩにおいて、次のようにして書き込み動作及び読み出し動作を行わせた時の、回路Ｉ及び回路ＩＩの特性に基づき算出される。回路Ｉにおいては、アクセストランジスタＳＷ１の第３端子Ｔ３１にワード電圧ＶＤＤＷを印加し、ＣＭＯＳインバータＩＮＶ１の入力Ｉｎ１には、データ出力ノードＯｕｔ２における電圧であるＶＯＵＴ２を印加する。
一方、回路ＩＩにおいては、アクセストランジスタＳＷ２の第３端子Ｔ３２にワード電圧ＶＤＤＷを印加し、ＣＭＯＳインバータＩＮＶ２の入力Ｉｎ２には、データ出力ノードＯｕｔ１における電圧であるＶＯＵＴ１を印加する。
上記の状態において、読み出し動作時には、ビット線ＢＬとビット線／ＢＬの両方にプレチャージ電圧Ｖｂｌを印加する。
【００６１】
次に、上記のような電圧の印加状態において、回路ＩにおいてＶＯＵＴ２を０Ｖから駆動電圧ＶＤＤまで変化したときのデータ出力ノードＯｕｔ１の電圧（ＶＯＵＴ１）の変化と、回路ＩＩにおいてＶＯＵＴ１を０Ｖから駆動電圧ＶＤＤまで変化したときのデータ出力ノードＯｕｔ２の電圧（ＶＯＵＴ２）の変化とを、横軸をＶＯＵＴ１とし縦軸をＶＯＵＴ２としたグラフ（横軸をＶＯＵＴ２、縦軸をＶＯＵＴ１としてもよい）上にプロットすると、図３Ａのようなグラフが得られる。図３Ａは、読み出しマージンの定義を示す図である。
【００６２】
図３Ａにおいて、点線にて示した特性曲線がＣＭＯＳインバータＩＮＶ１における特性曲線であり、一点鎖線にて示した特性曲線がＣＭＯＳインバータＩＮＶ２における特性曲線である。読み出しマージンは、上記の２つの特性曲線に内接する正方形のうち、最大の辺を有する正方形の１辺の長さとして定義される。
【００６３】
ＩＩ．書き込みマージンの定義
一方、書き込み動作時には、図２に示す回路Ｉのビット線ＢＬに０Ｖを印加し、回路ＩＩのビット線／ＢＬにプレチャージ電圧Ｖｂｌを印加する。この場合、回路ＩにおいてＶＯＵＴ２を０Ｖから駆動電圧ＶＤＤまで変化したときのデータ出力ノードＯｕｔ１の電圧（ＶＯＵＴ１）の変化と、回路ＩＩにおいてＶＯＵＴ１を０Ｖから駆動電圧ＶＤＤまで変化したときのデータ出力ノードＯｕｔ２の電圧（ＶＯＵＴ２）の変化とを、横軸をＶＯＵＴ１とし縦軸をＶＯＵＴ２としたグラフ上にプロットすると、図３Ｂのようなグラフが得られる。図３Ｂは、書き込みマージンの定義を示す図である。
書き込みマージンは、図３Ｂに示す２つの特性曲線に内接する正方形のうち、最小の辺を有する正方形の１辺の長さとして定義される。
【００６４】
ＩＩＩ．回路シミュレーションによる読み出しマージン及び書き込みマージンの算出結果
次に、メモリ回路１００を回路シミュレーションした結果得られる、上記のように定義した読み出しマージン及び書き込みマージンの算出結果について説明する。本実施形態においては、メモリ回路１００の回路シミュレーションは、以下のような条件を用いて実行した。
メモリ回路１００における各ＭＯＳトランジスタのパラメータとしては、４０ｎｍのトランジスタパラメータを用いた。また、駆動電圧ＶＤＤは１Ｖとし、ワード電圧ＶＤＤＷは０．５Ｖとした。さらに、ビット線ＢＬ、／ＢＬに印加するプレチャージ電圧Ｖｂｌを０〜１Ｖの範囲にて変化し、それぞれのプレチャージ電圧値の時の書き込みマージン及び読み出しマージンを、上記の定義に従って算出した。
【００６５】
本実施形態のメモリ回路１００の回路シミュレーションを実行して読み出しマージン（図４においては点線にて示す）及び書き込みマージン（図４においては実線にて示す）を算出した結果を、図４に示す。図４は、第１実施形態に係るメモリ回路の読み出しマージン及び書き込みマージンの算出結果を示す図である。
図４に示すように、メモリ回路１００においては、後述する比較例と比較すると、書き込みマージン、読み出しマージンとも０．３以上の大きな値を示している。すなわち、本実施形態のメモリ回路１００は、読み出し動作及び書き込み動作の両方において安定に動作できる。
【００６６】
また、図４に示すように、本実施形態のメモリ回路１００においては、プレチャージ電圧Ｖｂｌが０．２Ｖと低電圧であっても、大きな読み出しマージン及び書き込みマージンを得られている。また、上記のように、本実施形態のメモリ回路１００において、ワード線ＷＬに印加するワード電圧ＶＤＤＷは０．５Ｖである。すなわち、本実施形態のメモリ回路１００は、低電圧動作が可能である。このように、ビット線ＢＬ、／ＢＬ及びワード線ＷＬを低電圧にすることにより、メモリ回路１００及びメモリ回路１００の周辺回路の消費電力を削減できる。また、低電圧化により消費電力を削減できることにより、メモリ回路１００の高速動作も可能となる。
【００６７】
比較例１として、メモリ出力抵抗調整部３を備えていないこと以外はメモリ回路１００と同じにしたメモリ回路において、ワード電圧ＶＤＤＷを１Ｖ（駆動電圧ＶＤＤと同一）とした以外は上記と同様の条件を用いて回路シミュレーションを行い、読み出しマージン及び書き込みマージンを算出した結果を、図５Ａに示す。図５Ａは、比較例１の読み出しマージン及び書き込みマージンの算出結果を示す図である。図５Ａに示すように、プレチャージ電圧Ｖｂｌが比較的大きい（０．４Ｖ以上）場合においては、書き込みマージンの値は大きくなっている。一方、読み出しマージンは、すべてのプレチャージ電圧Ｖｂｌの範囲にて０．２以下と本実施形態のメモリ回路１００よりも低くなっている。
【００６８】
このように、メモリ出力抵抗調整部３を備えず、ワード電圧ＶＤＤＷを駆動電圧ＶＤＤと同じにすると、書き込みマージンと読み出しマージンとを同時に拡大できない。
【００６９】
また、比較例２として、メモリ出力抵抗調整部３を備えていないこと以外はメモリ回路１００と同じにしたメモリ回路において、ワード電圧ＶＤＤＷを０．５Ｖとして回路シミュレーションを行い、読み出しマージン及び書き込みマージンを算出した結果を、図５Ｂに示す。図５Ｂは、比較例２の読み出しマージン及び書き込みマージンの算出結果を示す図である。
【００７０】
図５Ｂに示すように、比較例２においては、メモリ出力抵抗調整部３を備えることなくワード電圧ＶＤＤＷを１Ｖから０．５Ｖに下げることにより、読み出しマージンに改善は見られるものの、書き込みマージンは負値を示すほど悪化している。書き込みマージンが負値であることは、ビット線ＢＬ、／ＢＬに与えられた電圧値に対応した適切なビットデータを書き込むことができない、又は、メモリ回路が不安定になることを意味している。すなわち、比較例２においては、メモリ回路において書き込み動作が不可能になることを意味している。
【００７１】
このように、メモリ出力抵抗調整部３を備えず、ワード電圧ＶＤＤＷを駆動電圧ＶＤＤよりも小さく（０．５Ｖ）しても、読み出しマージンと書き込みマージンとを同時に拡大できない。特に、書き込みマージンが悪化して、比較例２のようにメモリ回路において書き込み動作が不可能となる場合もある。
【００７２】
（４）読み出し動作時の接続抵抗を大きくする効果
ここで、読み出し動作時において、アクセストランジスタＳＷ１、ＳＷ２の接続抵抗の抵抗値を、ＯＮ状態のｎＭＯＳトランジスタＮ１、Ｎ２のソース−ドレイン間の抵抗値の第２の倍数にする効果についてさらに説明する。
以下においては、メモリセル１に「０」を示すビットデータが記憶されている場合のＣＭＯＳインバータＩＮＶ１の動作を例にとって、読み出し動作時の接続抵抗をＯＮ状態のｎＭＯＳトランジスタＮ１、Ｎ２のソース−ドレイン間の抵抗値の第２の倍数にする効果について説明する。すなわち、データ出力ノードＯｕｔ１の電圧が０Ｖに保持されている場合の動作について説明する。
【００７３】
図６Ａのように、読み出し動作時において、データ出力ノードＯｕｔ１の電圧が０Ｖであると、プレチャージ電圧Ｖｂｌが印加されたビット線ＢＬから、アクセストランジスタＳＷ１及びｎＭＯＳトランジスタＮ１を通り、ＣＭＯＳインバータＩＮＶ１のグラウンド電位（０Ｖ）へ読み出し電流ＩＲが流れる。図６Ａは、読み出し電流が流れる様子を示す図である。
【００７４】
この場合、上記の読み出し電流ＩＲが流れる経路における等価回路は、図６Ｂに示すように、プレチャージ電圧Ｖｂｌに印加されたビット線ＢＬとグラウンド電位（０Ｖ）の間に、接続抵抗（抵抗値Ｒ１）とＯＮ状態のｎＭＯＳトランジスタのソース−ドレイン間の抵抗（抵抗値Ｒ２）とが直列に接続された回路となる。図６Ｂは、読み出し電流が流れる経路の等価回路を示す図である。
【００７５】
図６Ｂに示す等価回路において、読み出し電流ＩＲはＶｂｌ／（Ｒ１＋Ｒ２）と算出される。また、データ出力ノードＯｕｔ１における電圧ＶＯＵＴ１は、ＩＲ＊Ｒ２と算出される。
【００７６】
ここで、例えば、アクセストランジスタＳＷ１の第３端子Ｔ３１に駆動電圧ＶＤＤと同一のワード電圧ＶＤＤＷを入力するなどして、接続抵抗の抵抗値Ｒ１が相対的に小さくなった場合に、プレチャージ電圧Ｖｂｌが変動などにより過剰に大きくなると、読み出し電流ＩＲが大きくなる。それに伴ってデータ出力ノードＯｕｔ１の電圧ＶＯＵＴ１の大きくなる。
【００７７】
データ出力ノードＯｕｔ１はＣＭＯＳインバータＩＮＶ２の入力Ｉｎ２に接続されているため、データ出力ノードＯｕｔ１の電圧ＶＯＵＴ１が大きくなると、ｎＭＯＳトランジスタＮ２がＯＮ状態、ｐＭＯＳトランジスタＰ２がＯＦＦ状態に近づく。このような場合、ｎＭＯＳトランジスタＮ２のＯＮ状態、ｐＭＯＳトランジスタＰ２のＯＦＦ状態の程度により、メモリセル１の動作が不安定になるか、最悪の場合は、メモリセル１のビットデータが書き換わる。
【００７８】
一方、接続抵抗の抵抗値Ｒ１を、ＯＮ状態のｎＭＯＳトランジスタＮ１のソース−ドレイン間の抵抗値の第２の倍数とすることにより、Ｖｂｌが過剰に大きくなったとしても、読み出し電流ＩＲは制限できることが、上記の式からわかる。これにより、ビット線ＢＬの電圧（プレチャージ電圧Ｖｂｌ）が変動しても、データ出力ノードＯｕｔ１における電圧ＶＯＵＴ１をグラウンド電位（０Ｖ）に近い値に保持でき、ＣＭＯＳインバータＩＮＶ２が上記のようなスイッチング状態になることを抑制できる。その結果、メモリセル１の動作が安定する。
【００７９】
なお、接続抵抗の抵抗値Ｒ１をａ＊Ｒ２（すなわち、接続抵抗の抵抗値Ｒ１は、ＯＮ状態のｎＭＯＳトランジスタのソース−ドレイン間の抵抗値Ｒ２のａ倍、ａは第２の倍数に対応）とした場合、データ出力ノードＯｕｔ１の電圧ＶＯＵＴ１は、ＩＲ＊Ｒ２＝Ｖｂｌ／（ａ＋１）と表現できる。従って、上記の第２の倍数は、プレチャージ電圧Ｖｂｌの変動範囲などに応じて、適切な値に設定できる。
【００８０】
例えば、プレチャージ電圧Ｖｂｌが小さな電圧であり変動も小さい場合には、第２の倍数（ａの値）は比較的小さな値に設定できる。一方、プレチャージ電圧Ｖｂｌが大きな電圧（あるいは大きく変動する）の場合には、第２の倍数は、大きな値に設定にすることが好ましい。
ただし、第２の倍数は過剰に大きな値にしないこともまた好ましい。なぜなら、第２の倍数を過剰に大きくすると（すなわち、接続抵抗の抵抗値Ｒ１を大きくしすぎると）、読み出し電流ＩＲが過剰に小さくなるからである。その結果、ビット線ＢＬ、／ＢＬの電圧がプレチャージ電圧Ｖｂｌから０Ｖ（読み出し電圧）へ変化するまでに時間がかかるからである。その結果、メモリ回路１００の読み出し動作が遅くなるからである。
【００８１】
（５）メモリ出力抵抗調整部を備える効果
次に、メモリ回路１００がメモリ出力抵抗調整部３を備える効果についてさらに説明する。以下においては、図７Ａに示すように、書き込み動作開始前においてメモリセル１に「１」を示すビットデータが記憶された状態にて、メモリセル１に「０」を示すビットデータを書き込む場合のＣＭＯＳインバータＩＮＶ１の動作を例にとって、メモリ出力抵抗調整部３を備える効果を説明する。図７Ａは、書き込み電流が流れる様子を示す図である。
【００８２】
上記の書き込み動作の開始前、データ出力ノードＯｕｔ１の電圧は駆動電圧ＶＤＤ（あるいはそれに近い電圧）となっており、ビット線ＢＬには０Ｖが印加されている。このような電圧の印加状態においてアクセストランジスタＳＷ１をＯＮ状態にすると、図７Ａに示すように、メモリセル１の駆動電圧ＶＤＤが印加された電力供給ノードＤＶＮから、ｐＭＯＳトランジスタＰ３（メモリ出力抵抗調整部３）、ｐＭＯＳトランジスタＰ１、及びアクセストランジスタＳＷ１を通り、０Ｖに印加されたビット線ＢＬへと書き込み電流ＩＷが流れる。
【００８３】
この場合、書き込み電流ＩＷが流れる経路における等価回路は、図７Ｂに示すように、電力供給ノードＤＶＮの駆動電圧ＶＤＤ側とビット線ＢＬとの間に、メモリ出力抵抗調整部３の抵抗成分（抵抗値Ｒ３）と、ＯＮ状態のｐＭＯＳトランジスタＰ１のソース−ドレイン間の抵抗（抵抗値Ｒ４）と、接続抵抗（抵抗値Ｒ１）とが直列に接続された回路となる。図７Ｂは、書き込み電流が流れる経路の等価回路を示す図である。また、図７Ｂに示す等価回路において、メモリ出力抵抗の抵抗値（ＲＯと表すものとする）はＲ３＋Ｒ４となる。
【００８４】
図７Ｂに示す等価回路において、書き込み電流ＩＷはＶＤＤ／（ＲＯ＋Ｒ１）と算出される。また、データ出力ノードＯｕｔ１における電圧ＶＯＵＴ１は、ＩＷ＊Ｒ１＝（Ｒ１／（ＲＯ＋Ｒ１））＊ＶＤＤと算出される。
今、メモリ出力抵抗調整部３を備えない場合（抵抗値Ｒ３＝０の場合）を考えると、メモリ出力抵抗は、ＯＮ状態のｐＭＯＳトランジスタＰ１のソース−ドレイン間の抵抗成分のみとなる（すなわち、ＲＯ＝Ｒ４）。従って、データ出力ノードＯｕｔ１における電圧ＶＯＵＴ１は、（Ｒ１／（Ｒ４＋Ｒ１））＊ＶＤＤとなる。上記の式にて表されるデータ出力ノードＯｕｔ１の電圧ＶＯＵＴ１は、０．５ＶＤＤ（駆動電圧ＶＤＤの半分の電圧値）よりも大きな電圧値となる。なぜなら、本実施形態においてはワード電圧ＶＤＤＷが駆動電圧ＶＤＤよりも低いため、ＯＮ状態のｐＭＯＳトランジスタＰ１のソース・ドレイン間の抵抗値Ｒ４は、接続抵抗の抵抗値Ｒ１よりも小さいからである。
【００８５】
データ出力ノードＯｕｔ１における電圧ＶＯＵＴ１が０．５ＶＤＤよりも大きな電圧値となると、ＣＭＯＳインバータＩＮＶ２のｎＭＯＳトランジスタＮ２がＯＮ状態に近くなり（実質的にはＯＮ状態）、ｐＭＯＳトランジスタＰ２がＯＦＦ状態に近くなる（実質的にはＯＦＦ状態）ため、書き込み動作時において、メモリセル１の動作が不安定になる。その結果、メモリ回路において書き込み動作が不可能になる。
【００８６】
一方、メモリ出力抵抗調整部３を電力供給ノードＤＶＮとデータ出力ノードＯｕｔ１との間（本実施形態においては、電力供給ノードＤＶＮとｐＭＯＳトランジスタＰ１、Ｐ２との間）に配置することにより、メモリ出力抵抗の抵抗値ＲＯをＲ４から増加できる。その結果、上記のように表された書き込み電流ＩＷを抑制でき、データ出力ノードＯｕｔ１の電圧ＶＯＵＴ１を低下できる。
また、電力供給ノードＤＶＮとｐＭＯＳトランジスタＰ１、Ｐ２との間にメモリ出力抵抗調整部３を配置することにより、ｐＭＯＳトランジスタＰ１、Ｐ２のソース端子又はドレイン端子に駆動電圧ＶＤＤが印加されることを回避できる。その結果、ｐＭＯＳトランジスタの駆動能力を低下（すなわち、書き込み電流ＩＷを抑制）できる。
【００８７】
さらに、本実施形態においては、アクセストランジスタＳＷ１、ＳＷ２のＭＯＳトランジスタの型（ｎ型）と、メモリ出力抵抗調整部３のＭＯＳトランジスタＰ３、Ｐ４の型（ｐ型）とを異ならせているため、メモリ出力抵抗の抵抗値ＲＯを接続抵抗の抵抗値Ｒ１の第１の倍数以上とできる。なぜなら、上記のように、書き込み動作時には、アクセストランジスタＳＷ１、ＳＷ２がＯＮ状態となり、メモリ出力抵抗調整部３のｐＭＯＳトランジスタＰ３、Ｐ４がＯＦＦ状態となるため、メモリ出力抵抗調整部３の抵抗値Ｒ３が、接続抵抗の抵抗値Ｒ１よりはるかに大きくなっているからである。
【００８８】
上記のようにメモリ出力抵抗の抵抗値ＲＯを接続抵抗の抵抗値Ｒ１の第１の倍数以上とすることにより、データ出力ノードＯｕｔ１の電圧ＶＯＵＴ１を０Ｖに近い電圧値に保持できる。これにより、上記の書き込み動作時において、ＣＭＯＳインバータＩＮＶ２のｐＭＯＳトランジスタをＯＮ状態にｎＭＯＳトランジスタをＯＦＦ状態にして、ＣＭＯＳインバータＩＮＶ１の入力Ｉｎ１に駆動電圧ＶＤＤ（あるいはそれに近い電圧）を入力できる。その結果、上記の書き込み動作を安定して実行できる。
【００８９】
また、メモリ回路１００において、接続抵抗の抵抗値Ｒ１を増加して読み出し電流ＩＲを制限し、メモリ出力抵抗調整部３を備えて書き込み電流ＩＷを制限することにより、書き込みマージン及び読み出しマージンを同時に拡大するとともに、メモリ回路１００の書き込み動作及び読み出し動作時の電力消費を減少できる。その結果、メモリ回路１００からの発熱を減少できる。
【００９０】
以上、第１実施形態に係るメモリ回路１００について説明したが、書き込みマージンと読み出しマージンとを同時に拡大できるという効果を有するメモリ回路の回路構成は、図１に示したメモリ回路１００の回路構成に限られない。以下に説明する変形例１〜７の回路構成を有するメモリ回路も、第１実施形態に係るメモリ回路１００と同様の効果を有する。
【００９１】
（６）変形例１
上記のメモリ回路１００において、メモリ出力抵抗調整部３のｐＭＯＳトランジスタＰ３、Ｐ４のゲート端子にはワード線ＷＬが入力されていた。しかし、これに限られず、図８に示すように、変形例１にとして、メモリ出力抵抗調整部３のｐＭＯＳトランジスタＰ３、Ｐ４のゲート端子が、ワード線ＷＬとは別に設けられたメモリ出力抵抗調整線ＣＰＬに接続されてもよい。図８は、変形例１に係るメモリ回路の構成を示す図である。
【００９２】
変形例１に係るメモリ回路１０１においては、メモリ出力抵抗調整線ＣＰＬにワード電圧ＶＤＤＷとは異なるメモリ出力抵抗調整電圧を印加してもよい。このように、ｐＭＯＳトランジスタＰ３、Ｐ４のゲート端子に、ワード電圧ＶＤＤＷとは別の電圧を入力することにより、より精度よくメモリ出力抵抗の抵抗値ＲＯを調整できる。
【００９３】
例えば、メモリ出力抵抗調整電圧として、読み出しマージンを最大化するための電圧と、書き込みマージンを最大化するための電圧とを用意してもよい。このとき、読み出し動作時にはメモリ出力抵抗を最小とするための電圧（例えば、０Ｖ）を印加し、書き込み動作時にはメモリ出力抵抗を最大とするための信号（例えば、駆動電圧ＶＤＤ）を印加してもよい。これにより、メモリ回路１０１において、読み出しマージンと書き込みマージンとをより拡大できる。
【００９４】
（７）変形例２
上記のメモリ回路１００、１０１において、メモリ出力抵抗調整部３は、電力供給ノードＤＶＮとＣＭＯＳインバータＩＮＶ１、ＩＮＶ２のｐＭＯＳトランジスタＰ１、Ｐ２との間に配置されていた。しかし、これに限られず、図９に示すように、変形例２にとして、メモリ出力抵抗調整部３を、ｐＭＯＳトランジスタＰ１、Ｐ２とデータ出力ノードＯｕｔ１、Ｏｕｔ２との間に配置してもよい。図９は、変形例２に係るメモリ回路の構成を示す図である。
【００９５】
（８）変形例３
変形例３として、上記の変形例１と変形例２における構成を組み合わせてもよい。すなわち、図１０に示すように、メモリ出力抵抗調整部３を、ＣＭＯＳインバータＩＮＶ１、ＩＮＶ２のｐＭＯＳトランジスタＰ１、Ｐ２とデータ出力ノードＯｕｔ１、Ｏｕｔ２との間に配置し、メモリ出力抵抗調整部３のｐＭＯＳトランジスタＰ３、Ｐ４のゲート端子を、ワード線ＷＬとは別に設けられたメモリ出力抵抗調整線ＣＰＬと接続してもよい。図１０は、変形例３に係るメモリ回路の構成を示す図である。
【００９６】
（９）変形例４
上記のメモリ回路１００〜１０３は、ワード線ＷＬに０Ｖを印加してアクセストランジスタＳＷ１、ＳＷ２をＯＦＦ状態にし、ワード電圧ＶＤＤＷを印加してアクセストランジスタＳＷ１、ＳＷ２をＯＮ状態にしていた。しかし、これに限られず、変形例４として、ワード線ＷＬにワード電圧ＶＤＤＷが印加されたときにアクセストランジスタＳＷ１、ＳＷ２をＯＮ状態とし、ワード線ＷＬに駆動電圧ＶＤＤが印加されたときにアクセストランジスタＳＷ１、ＳＷ２をＯＦＦ状態としてもよい。
【００９７】
従って、図１１に示すように、変形例４に係るメモリ回路１０４においては、アクセストランジスタＳＷ１、ＳＷ２がｐＭＯＳトランジスタにより構成されている。また、メモリ出力抵抗調整部３は、ｎＭＯＳトランジスタＮ３、Ｎ４により構成されている。さらに、メモリ出力抵抗調整部３は、ＣＭＯＳインバータＩＮＶ１、ＩＮＶ２のｎＭＯＳトランジスタＮ１、Ｎ２とグラウンド電位（０Ｖ）に接続された電力供給ノードＤＶＮとの間に配置されている。図１１は、変形例４に係るメモリ回路の構成を示す図である。
【００９８】
変形例４に係るメモリ回路１０４においては、ワード線ＷＬにワード電圧ＶＤＤＷが印加されたときに、ｎＭＯＳトランジスタＮ３、Ｎ４は実質的にＯＦＦ状態になり、メモリ出力抵抗調整部３の抵抗値Ｒ３は高くなる。一方、ワード線ＷＬに駆動電圧ＶＤＤが印加されたとき、ｎＭＯＳトランジスタＮ３、Ｎ４はＯＮ状態となり、抵抗値Ｒ３は低くなる。このように、変形例４のメモリ回路１０４の動作においては、第１実施形態のメモリ回路１００及び変形例１〜３のメモリ回路１００〜１０３とは動作が逆となる。
【００９９】
（１０）変形例５
変形例５として、上記の変形例４に係るメモリ回路１０４において、ワード線ＷＬとは別にメモリ出力抵抗調整線ＣＰＬを設けて、メモリ出力抵抗調整線ＣＰＬを、メモリ出力抵抗調整部３のｎＭＯＳトランジスタＮ３、Ｎ４のゲート端子に接続する回路構成としてもよい。図１２は、変形例５に係るメモリ回路の構成を示す図である。
【０１００】
（１１）変形例６
変形例６として、図１３に示すように、変形例４に係るメモリ回路１０４において、メモリ出力抵抗調整部３を、データ出力ノードＯｕｔ１、Ｏｕｔ２とｎＭＯＳトランジスタＮ１、Ｎ２との間に配置した回路構成としてもよい。図１３は、変形例６に係るメモリ回路の構成を示す図である。
【０１０１】
（１２）変形例７
変形例７として、図１４に示すように、変形例５に係るメモリ回路１０５と変形例６に係るメモリ回路１０６とを組み合わせた回路構成としてもよい。図１４は、変形例７に係るメモリ回路の構成を示す図である。
すなわち、変形例７に係るメモリ回路１０７において、ワード線ＷＬとは別に設けられたメモリ出力抵抗調整線ＣＰＬがメモリ出力抵抗調整部３のｎＭＯＳトランジスタＮ３、Ｎ４のゲート端子に接続されてもよい。また、メモリ出力抵抗調整部３が、データ出力ノードＯｕｔ１、Ｏｕｔ２とｎＭＯＳトランジスタＮ１、Ｎ２との間に配置されてもよい。
【０１０２】
（１３）実施形態の共通事項
上記第１実施形態及び上記変形例１〜７は、下記の構成及び機能を共通に有している。
メモリ回路（例えば、メモリ回路１００）は、メモリセル（例えば、メモリセル１）と、アクセストランジスタ（例えば、アクセストランジスタＳＷ１、ＳＷ２）と、メモリ出力抵抗調整部（例えば、メモリ出力抵抗調整部３）と、を備える。
メモリセルは、直列に接続されたｎＭＯＳトランジスタ（例えば、ｎＭＯＳトランジスタＮ１、Ｎ２）とｐＭＯＳトランジスタ（例えば、ｐＭＯＳトランジスタＰ１、Ｐ２）から構成される２個のＣＭＯＳインバータ（例えば、ＣＭＯＳインバータＩＮＶ１、ＩＮＶ２）を相補的に接続したフリップフロップ回路である。
アクセストランジスタは、第１端子（例えば、第１端子Ｔ１１、Ｔ１２）と、第２端子（例えば、第２端子Ｔ２１、Ｔ２２）と、第３端子（例えば、第３端子Ｔ３１、Ｔ３２）とを有する。第１端子は、ＣＭＯＳインバータの出力とデータ出力ノード（例えば、データ出力ノードＯｕｔ１、Ｏｕｔ２）において接続される。第２端子は、ビット線（例えば、ビット線ＢＬ、／ＢＬ）と接続されている。ビット線には、書き込み電圧が印加され、読み出し電圧が出力される。書き込み電圧は、メモリセルへ記憶するビットデータの値に対応する電圧値を有する電圧である。読み出し電圧は、メモリセルに記憶されているビットデータの値に対応する電圧値を有する電圧である。第３端子には書き込み動作時及び読み出し動作時にワード電圧（例えば、ワード電圧ＶＤＤＷ）が入力される。ワード電圧は、第１端子と第２端子とを接続する電圧である。
メモリ出力抵抗調整部は、電力供給ノード（例えば、電力供給ノードＤＶＮ）とデータ出力ノードとの間に配置される。電力供給ノードには、メモリセルに駆動電力を供給する電源が接続される。メモリ出力調整部は、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタとともにメモリ出力抵抗を形成する。メモリ出力抵抗は、書き込み動作時の接続抵抗の抵抗値（例えば、抵抗値Ｒ１）の第１の倍数以上の抵抗値（例えば、抵抗値ＲＯ）を有する。接続抵抗は、第１端子と第２端子との間の抵抗成分である。
【０１０３】
また、メモリ回路では、読み出し動作時において、接続抵抗の抵抗値は、ＯＮ状態のｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのソース−ドレイン間の抵抗値（例えば、抵抗値Ｒ２）の第２の倍数となっている。
【０１０４】
メモリ回路においては、ビットデータの読み出し動作時には、アクセストランジスタの第３端子にワード電圧が入力される。これにより、アクセストランジスタを介して、メモリセルのデータ出力ノードとビット線とが接続される。このとき、ビット線の電圧が、メモリセルに記憶されているビットデータの値に対応する電圧（読み出し電圧）へと変化する。その結果、メモリセルからビット線へのビットデータの読み出しが実行される。
【０１０５】
読み出し動作時に、接続抵抗の抵抗値は、ＯＮ状態のｎＭＯＳトランジスタ又はｐＭＯＳトランジスタのソース−ドレイン間の抵抗値の第２の倍数となっている。これにより、読み出し動作時にビット線からメモリセルへと流れる電流を制限して、読み出し時のメモリセルの動作を安定化できる。その結果、読み出しマージンを拡大できる。
【０１０６】
一方、ビットデータの書き込み動作時には、書き込みたいビットデータの値に対応する電圧がビット線に印加された状態にて、アクセストランジスタの第３端子にワード電圧が入力される。これにより、アクセストランジスタを介して、メモリセルのデータ出力ノードとビット線とが接続され、ビット線に印加された電圧に対応する値のビットデータが、メモリセルに書き込まれる。
【０１０７】
メモリ回路においては、書き込み動作時に、メモリ出力抵抗調整部が、書き込み動作時の接続抵抗の抵抗値の第１の倍数以上の抵抗値を有するメモリ出力抵抗を、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタとともに形成している。これにより、書き込み動作時にメモリセルからビット線へ流れる電流を制限して、書き込み時のメモリセルの動作を安定化できる。その結果、書き込みマージンを拡大できる。
【０１０８】
メモリ回路が上記の特徴を有することにより、より簡単な回路構成を有するメモリ回路により、書き込みマージンと読み出しマージンとを同時に拡大できる。
【０１０９】
メモリ出力抵抗調整部は、ｎＭＯＳトランジスタ又はｐＭＯＳトランジスタに対して直列に接続されたＭＯＳトランジスタ（例えば、ｐＭＯＳトランジスタＰ３、Ｐ４、又は、ｎＭＯＳトランジスタＮ３、Ｎ４）により構成されている。これにより、より簡単な構成によりメモリ出力抵抗調整部を実現できる。その結果、メモリ回路の回路構成をより簡単にできる。
【０１１０】
（１４）他の実施形態
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で種々の変更が可能である。特に、本明細書に書かれた複数の実施形態及び変形例は必要に応じて任意に組み合せ可能である。
（Ａ）メモリ出力抵抗調整部に関する他の実施形態
上記の第１実施形態及び変形例１〜７に係るメモリ回路１００〜１０７において、メモリ出力抵抗調整部３は、ｐＭＯＳトランジスタＰ３、Ｐ４又はｎＭＯＳトランジスタＮ３、Ｎ４により構成されていた。しかし、これに限られず、メモリ出力抵抗調整部３を抵抗などの他の電子素子（能動素子及び／又は受動素子）により構成してもよい。
【０１１１】
例えば、メモリ出力抵抗調整部３を抵抗にて構成することにより、ワード信号やメモリ出力抵抗調整信号などを用いることなく、メモリ出力抵抗の抵抗値ＲＯを接続抵抗の抵抗値Ｒ１の第１の倍数以上とできる。
【０１１２】
また、メモリ出力抵抗調整部３を抵抗により構成する場合、メモリ出力抵抗調整部３を抵抗値が高い抵抗と抵抗値が低い（あるいは実質的に導通の）抵抗とを並列に接続して構成し、スイッチなどによりいずれの抵抗を用いるかを選択可能としておいてもよい。
この場合、例えば、書き込み動作時においては、抵抗値が高い抵抗を選択して、メモリ出力抵抗調整部３の抵抗値Ｒ３を高くし、読み出し動作時においては、抵抗値が低い抵抗を選択してメモリ出力抵抗調整部３の抵抗値Ｒ３を低くしてもよい。
これにより、書き込みマージンを最大にできる最適な抵抗値と読み出しマージンを最大に出来る最適な抵抗値とを切り替えて、書き込みマージンと読み出しマージンを両方最大にできる。
【０１１３】
また、メモリ回路において複数のメモリ出力抵抗調整部３が存在していてもよい。この場合、例えば、複数のメモリ出力抵抗調整部３のいくつかを、電力供給ノードＤＶＮとｐＭＯＳトランジスタＰ１、Ｐ２又はｎＭＯＳトランジスタＮ１、Ｎ２との間に配置し、他のいくつかのメモリ出力抵抗調整部３を、ｐＭＯＳトランジスタＰ１、Ｐ２又はｎＭＯＳトランジスタＮ１、Ｎ２とデータ出力ノードＯｕｔ１、Ｏｕｔ２との間に配置してもよい。
【０１１４】
（Ｂ）駆動電圧に関する他の実施形態
第１実施形態に係るメモリ回路１００において、駆動電圧ＶＤＤを１Ｖとしていたが、これに限られない。駆動電圧ＶＤＤを１Ｖ以外の電圧としてもよい。例えば、駆動電圧ＶＤＤを１Ｖより小さくすることにより、メモリ回路１００における駆動電力をさらに低下できる。駆動電圧ＶＤＤの電圧値を変更した場合、駆動電圧ＶＤＤの値に応じて、他の電圧（ワード電圧ＶＤＤＷ、プレチャージ電圧Ｖｂｌなど）の動作電圧を変更してもよい。
【産業上の利用可能性】
【０１１５】
本発明は、半導体記憶装置のメモリ回路、特に、ＳＲＡＭのメモリ回路に広く適用できる。
【符号の説明】
【０１１６】
１００、１０１、１０２             メモリ回路
１０３、１０４、１０５             メモリ回路
１０６、１０７       メモリ回路
１     メモリセル
３     メモリ出力抵抗調整部
ＢＬ、／ＢＬ  ビット線
ＷＬ   ワード線
ＣＰＬ メモリ出力抵抗調整線
ＤＶＮ 電力供給ノード
ＩＮＶ１、ＩＮＶ２   ＣＭＯＳインバータ
Ｉｎ１、Ｉｎ２入力
Ｎ１、Ｎ２、Ｎ３、Ｎ４      ｎＭＯＳトランジスタ
Ｐ１、Ｐ２、Ｐ３、Ｐ４      ｐＭＯＳトランジスタ
Ｏｕｔ１、Ｏｕｔ２   データ出力ノード
ＳＷ１、ＳＷ２アクセストランジスタ
ＩＲ   読み出し電流
ＩＷ   書き込み電流
Ｒ１、Ｒ２、Ｒ３、Ｒ４、ＲＯ抵抗値
Ｔ１１、Ｔ１２       第１端子
Ｔ２１、Ｔ２２       第２端子
Ｔ３１、Ｔ３２       第３端子
Ｖｂｌ プレチャージ電圧
ＶＤＤ 駆動電圧
ＶＤＤＷ      ワード電圧
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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