(57)【要約】      （修正有）【課題】電子機器の不要な機密情報のＲＡＭデータを上書きするメモリ制御方法及び電子機器を提供する。【解決手段】機密情報を機密情報の固有情報とともにＲＡＭに保存し、固有情報により機密情報の要不要を判定し、不要なら、ＲＡＭデータをＮＵＬＬ又は新規な機密情報又は偽りの機密情報に上書きする。固有情報が日時の場合は、１２時間以上の時刻の経過により機密情報が不要と判定するか、固有情報が位置の場合は、経緯1度以上又は100海里以上の機密情報に対応する位置の相違により機密情報が不要と判定し、制御部がＲＡＭデータをＮＵＬＬ又は偽りの機密情報に上書きする。【選択図】図１
2016058012.tif 000002
【特許請求の範囲】
【請求項１】
電源部と、制御部と、ＲＡＭ、とバックアップ容量と、前記バックアップ容量を接地に接続して放電するための接続スイッチからなるメモリの制御回路とを有する電子機器において、
機密情報を機密情報の日付、日時、機密情報に対応する位置、行動計画の番号、種別、名称又はコードネーム等の固有情報とともに前記ＲＡＭに保存し、前記固有情報により前記機密情報の要不要を判定し、不要なら、前記制御部が前記ＲＡＭデータをＮＵＬＬ（機密情報の確実な消去）又は新規な機密情報又は偽りの機密情報に上書きすることを特徴とする電子機器のメモリ制御方法。
【請求項２】
請求項１のメモリ制御方法において、前記前記固有情報が日時の場合は、１２時間以上の時刻の経過により前記機密情報が不要と判定するか、若しくは、前記前記固有情報が機密情報に対応する位置の場合は、経緯1度以上又は100海里以上の機密情報に対応する位置の相違により前記機密情報が不要と判定し、前記制御部が前記ＲＡＭデータをＮＵＬＬ又は新規な機密情報又は偽りの機密情報に上書きすることを特徴とする電子機器のメモリ制御方法。
【請求項３】
電源部と、制御部と、ＲＡＭ、とバックアップ容量と、前記バックアップ容量を接地に接続して放電するための接続スイッチからなるメモリの制御回路とを有する電子機器において、
機密情報を機密情報の日付、日時、機密情報に対応する位置、行動計画の番号、種別、名称又はコードネーム等の固有情報とともに前記ＲＡＭに保存し、前記固有情報により前記機密情報の要不要を判定し、不要なら、前記制御部が前記ＲＡＭデータをＮＵＬＬ（機密情報の確実な消去）又は新規な機密情報又は偽りの機密情報に上書きするメモリ制御回路を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機密情報を記憶する機器の情報消去に使用される電源バックアップ付メモリの消去に関するものである。
【背景技術】
【０００２】
電子機器のメモリの誤り検出に用いられるチェックサムは誤り検出符号の1種であり、より信頼性の高い誤り検出符号のＣＲＣの符号値をＣＲＣチェックサムと称し、ＭＤ５のハッシュ値をＭＤ５チェックサムと称する。
また特許文献１の特表平３−７８８１３において、マイクロプロセッサによって制御される装置に、電源のＯＮを検出して前記マイクロプロセッサをリセットするＯＮパルスを発生し、前記電源のＯＦＦを検出して保持パルスと前記マイクロプロセッサの動作を停止させるＯＦＦパルスとを発生するリセット回路と、常に前記装置を制御する最新の制御データと該制御データの記憶状態の良否を判別するための判別パターンとを記憶し前記保持パルスによって低消費電力動作に切替えられて記憶内容が保持される低消費電力動作のＲＡＭと、前記電源がＯＮ及びＯＦＦのとき抵抗とキャパシタとからなる充放電回路の予め設定された時定数に従った出力が閾値を超えたとき一定電圧を出力する瞬断判定時間設定回路とを備え、前記ＯＮパルスによってリセットされた前記マイクロプロセッサは前記瞬断判定時間設定回路の出力電圧の有無を判別し、有のとき前記ＲＡＭの前記判別パターンを照合し該判別パターンが予め書き込まれたときの特定の判別パターンと一致したとき前記ＲＡＭの制御データを読み出して前記装置の動作が行われ、前記出力電圧が無のときまたは前記判別パターンが前記特定の判別パターンと一致しないとき前記装置が初期状態から動作が行われる。
【０００３】
また特許文献２の特開２００１−２５６０６８では、メモリの誤り検出符号から生成したパターンに基づき、誤りを検出する。
【０００４】
本発明の技術分野については、機密が必要な情報で、かつ機器に組み込まなければならないもので、その情報を保持できる構造を有し、一方で情報の漏洩等を防ぐために外部からの操作により当該記憶領域であるＲＡＭの内容を消去できる構造を有する装置についてのものである。
図４に従来の電子機器の構成を示すブロック図を示す。図４において、ＣＰＵ等の制御部１に接続されたＲＡＭ２は、独自にバックアップ用のコンデンサのバックアップ容量３とバックアップ容量を電源部に接続して充電するための接続スイッチ（アナログマルチプレクサ）ＩＣ４を有し、このバックアップ容量３と並列に、バックアップ容量を接地して放電するための接続スイッチ（図示せず）で構成される。（この接続スイッチは容量３に並列して接続される。）
バックアップ容量３と直列の点線の抵抗はバックアップ容量３の内部抵抗で非特許文献１によれば、容量０．１Ｆで内部抵抗７５Ω以下である。接続スイッチと直列の点線の抵抗はＥＭＣ妨害対策のフェライトビーズの内部抵抗であり１Ω以下なので、内部抵抗の合計値はバックアップ容量３の内部抵抗から７５Ωとする。
【０００５】
ＲＡＭ２は制御部１により必要に応じてその記憶内容を更新する。動作時はアナログマルチプレクサのスイッチＩＣ４のＣｏｎｔ端子をＨ（ＶＣＣ）としバックアップ容量３をＶＣＣに充電しておく。制御部１が非動作(非通電)時はアナログマルチプレクサのスイッチＩＣ４のＣｏｎｔ端子がＬ（接地）なのでアナログマルチプレクサのスイッチＩＣ４が開放となり、ＲＡＭ２に記憶されたデータはバックアップ容量３からの電源によりその内容を保持する。
緊急時等、ＲＡＭ２のデータを消去する必要がある場合は、接続スイッチによりバックアップ容量３を接地へ放電し、ＲＡＭ６の記憶保持機能を無効化する。制御部１からの記憶内容を更新の操作および接続スイッチよる接地放電の操作の２つの手段により、ＲＡＭ２の内容を消去する。
【０００６】
しかしながら、制御部１からの記憶内容を更新の操作ではCPU等への通電が必要であり緊急の用途に対応できない。
接続スイッチよる接地放電の操作では、非特許文献１の様に電気二重層コンデンサ０．１Ｆの内部抵抗が約７５Ωと大きくＥＭＣ妨害対策のフェライトビーズの内部抵抗との合計から、放電に時定数７．５秒で5×0.37≒1.8Vに放電し、時定数の２倍の１５秒で5×0.13≒0.65Vに放電し、時定数の３倍の２２．５秒で5×0.05≒0.25Vに放電し、時定数の４倍の３０秒で5×0.018≒0.09Vに放電する。内部抵抗合計約1Ωなら、時定数0.1秒で5ｘ0.37≒1.8Vに放電し、2倍の0.2秒で5ｘ0.13≒0.65Vに放電し、3倍の0.3秒で5ｘ0.05≒0.25Vに放電する。そのため、内部抵抗を低減しても接続スイッチを押し続けないと、バックアップ容量３は放電しきれない。
それに対し、ＲＡＭ２は５Ｖ動作品でも３Ｖ動作品でも低電圧での記憶維持性能は２Ｖで保証されている。非特許文献２の様に０．３Ｖまで動作する低電圧品も試作されている。そのため、ＲＡＭ２の構造によるが０．３Ｖ程度まで一部の記憶は維持されるとされている。そのため、放電によるデータ消去に２２．５秒以上の時間がかかり、１５秒秒程度の接続スイッチよる操作ではＲＡＭ２の低電圧での記憶維持性能と電気二重層コンデンサの内部抵抗により消去できる範囲が明確にならない（データが残存する）ため、外部からの解析することにより、本来意図していた機密情報の削除が機能せず、再生される可能性がある。内部抵抗を低減しても接続スイッチを押し続けないと、バックアップ容量３は放電しきれないため、一部の記憶は保持されると推定される。
【０００７】
従来の方式では、バックアップ容量３の放電の継続時間とＲＡＭ２のデータ消去（残存性）との関係がＲＡＭ２の低電圧での記憶維持性能と電気二重層コンデンサの内部抵抗とＥＭＣ妨害対策のフェライトビーズの内部抵抗とに依存し不明確であり、データが残存した場合、外部からの解析により、その復元が可能となる。言い換えれば、ＲＡＭ２の低電圧での記憶維持性能と電気二重層コンデンサの内部抵抗とＥＭＣ妨害対策のフェライトビーズの内部抵抗とにより、短時間での完全消去は困難であり、残存データよりデータの解析が可能となる。
従来の電源バックアップ付機密メモリ情報の消去で問題となりうるバックアップ３の容量放電の継続時間とＲＡＭ２のデータ消去との関係がＲＡＭ２の低電圧での記憶維持性能と電気二重層コンデンサの内部抵抗とＥＭＣ妨害対策のフェライトビーズの内部抵抗とに依存し不明確であることによるデータの残存による復元等を回避する必要がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平３−７８８１３
【特許文献２】特開２００１−２５６０６８
【非特許文献】
【０００９】
【非特許文献１】電気二重層コンデンサ  パナソニックhttps://industrial.panasonic.com/www-data/pdf/ABC0000/ABC0000CJ23.pdf
【非特許文献２】動的電圧制御環境下における0.3-V 動作64-kb SRAM神戸大学http://www28.cs.kobe-u.ac.jp/~kawapy/publications/IEICEGC06SRAM.pdf
【発明の概要】
【発明が解決しようとする課題】
【００１０】
電子機器のメモリの機密情報をＮＵＬＬ（機密情報の確実な消去）又は偽りの機密情報に上書きする。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するため、電源部と、制御部と、ＲＡＭ、とバックアップ容量と、前記バックアップ容量を接地に接続して放電するための接続スイッチからなるメモリの制御回路とを有する電子機器において、機密情報を機密情報の日付、日時、機密情報に対応する位置、行動計画の番号、種別、名称又はコードネーム等の固有情報とともに前記ＲＡＭに保存し、前記固有情報により前記機密情報の要不要を判定し、不要なら、前記制御部が前記ＲＡＭデータをＮＵＬＬ（機密情報の確実な消去）又は偽りの機密情報に上書きすることを特徴とする電子機器のメモリの書き換えを行う制御方法である。
【００１２】
さらに、前記電子機器のメモリの書き換え方法において、前記前記固有情報が日時の場合は、１２時間以上の時刻の経過により前記機密情報が不要と判定するか、若しくは、前記前記固有情報が機密情報に対応する位置の場合は、経緯1度以上又は100海里以上の機密情報に対応する位置の相違により前記機密情報が不要と判定し、前記制御部が前記ＲＡＭデータをＮＵＬＬ（機密情報の確実な消去）又偽りの機密情報に上書きすることを特徴とする電子機器のメモリの書き換えを行う制御方法である。
【００１３】
また本発明は上記課題を解決するため、電源部と、制御部と、ＲＡＭ、とバックアップ容量と、前記バックアップ容量を接地に接続して放電するための接続スイッチからなるメモリの制御回路とを有する電子機器において、
機密情報を機密情報の日付、日時、機密情報に対応する位置、行動計画の番号、種別、名称又はコードネーム等の固有情報とともに前記ＲＡＭに保存し、前記固有情報により前記機密情報の要不要を判定し、不要なら、前記制御部が前記ＲＡＭデータをＮＵＬＬ（機密情報の確実な消去）又は新規な機密情報又は偽りの機密情報に上書きするメモリ制御回路を有することを特徴とする電子機器である。
【発明の効果】
【００１４】
本発明により、電子機器のメモリの機密情報の要不要を機密情報の固有情報により判定し、不要なら、メモリの機密情報を書き換えることにより、確実な消去（ＮＵＬＬに上書き）又は新規な機密情報又は偽りの機密情報に上書きが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の１実施例の電子機器の制御部とバックアップ電源付メモリとの構成を示すブロック図
【図２】本発明の１実施例の電子機器のバックアップ電源付メモリの書き換えの動作のフローチャート
【図３】本発明の他の１実施例の電子機器のバックアップ電源付メモリの書き換えの動作のフローチャート
【図４】従来の電子機器の制御部とバックアップ電源付メモリとの構成を示すブロック図
【発明を実施するための形態】
【実施例１】
【００１６】
図１に、本発明の１実施例の電子機器の制御部とメモリとの構成を示すブロック図を示す。
本発明の１実施例は、初期化と照会含むＣＰＵ等制御部５に接続された機密情報の固有情報含むＲＡＭ６は、独自にコンデンサ又はキャパシタのバックアップ容量３を有し、このバックアップ容量３と機密情報の固有情報含むＲＡＭ６の間に、バックアップ容量を接地に接続して放電する接続スイッチ（図示せず）で構成される。ここで図示しない接続スイッチは、容量３に並列して接続されている。
非特許文献１の様に電気二重層コンデンサ０．１Ｆの内部抵抗が約７５Ωと大きく放電に時定数７．５秒で5×0.37≒1.8Vに放電し、時定数の２倍の１５秒で5×0.13≒0.65Vに放電し、時定数の３倍の２２．５秒で5×0.05≒0.25Vに放電し、時定数の４倍の３０秒で5×0.018≒0.09Vに放電する。それに対し、ＲＡＭ２は５Ｖ動作品でも３Ｖ動作品でも低電圧での記憶維持性能は２Ｖで保証されている。非特許文献２の様に０．３Ｖまで動作する低電圧品も試作されている。そのため、ＲＡＭ２の構造によるが０．３Ｖ程度まで一部の記憶は維持されるとされている。そのため、放電によるデータ消去に２２．５秒以上の時間がかかり、１５秒秒程度の接続スイッチよる操作ではＲＡＭ２の低電圧での記憶維持性能と電気二重層コンデンサの内部抵抗により消去できる範囲が明確にならない（データが残存する）ため、外部からの解析することにより、本来意図していた機密情報の削除が機能せず、再生される可能性がある。
内部抵抗を低減しても接続スイッチを押し続けないと、バックアップ容量３は放電しきれないため、一部の記憶は保持されると推定される。
【００１７】
また、初期化と照会含むＣＰＵ等制御部５については、内部に初期化機能と照会機能とを有する。これはＣＰＵ等制御部５によるソフトウェア処理によるものであり、その動作フローを図３Ａに示す。
ステップ２１は電源起動で、ステップ２２はＣＰＵ起動で、ステップ２３はＲＡＭデータ照会で、ステップ２４は整合確認で、ステップ２５はＲＡＭ書換で、ステップ２６は通常動作である。
【００１８】
緊急時等、機密情報の固有情報含むＲＡＭ６のデータを消去する必要がある場合は、接続スイッチによりコンデンサのバックアップ容量３を、放電してＲＡＭ６の記憶保持機能を無効化する。つまり放電することにより、記憶内容の一部が欠損する。次に、装置の電源を投入した際に、ＣＰＵ等制御部５の照会機能により、機密情報の固有情報含むＲＡＭ６内のＳＵＭ値等を確認し、ＳＵＭ値等の整合を確認し、不整合の場合、初期化回路により機密情報の固有情報含むＲＡＭ６の内容を明示的に任意のパターンで書き換える。
以上のように、明示的に書き換えることにより、解析による復元は極めて困難になる。
【００１９】
本発明の１実施例は、ソフトウェアによる実装が可能なため、経済性に優れる。
【実施例２】
【００２０】
実施例２の実施例１との相違点のみ、説明する。
【００２１】
実施例２では、ＣＰＵ等制御部７の照会機能により確認するのは、実施例１のＳＵＭ値等ではなく、機密情報の固有情報そのものである。機密情報の固有情報については、たとえば、機密情報の日付、日時、機密情報に対応する位置、機密情報の番号(１，２，３やプランＡ,Ｂ,Ｃ,Ｚ)、種別(イ号,ロ号)又は名称並びに機密情報のコードネーム（ヤシマ作戦）である。
ＲＡＭ６の記憶保持された機密情報の固有情報が、初期化されたＣＰＵ等制御部５の機密情報の固有情報と不一致の場合は前記機密情報が不要と判定し、前記制御部が前記ＲＡＭデータをＮＵＬＬ（機密情報の確実な消去）又は偽りの機密情報に上書きする。
さらに、前記前記固有情報が日時の場合は、１２時間以上の時刻の経過により前記機密情報が不要と判定するか、若しくは、前記前記固有情報が機密情報に対応する位置の場合は、経緯1度以上又は100海里以上の機密情報に対応する位置の相違により前記機密情報が不要と判定し、前記制御部が前記ＲＡＭデータをＮＵＬＬ（機密情報の確実な消去）又は偽りの機密情報に上書きする。
【００２２】
本発明の他の１実施例の電子機器のメモリの書き換えの動作のフローチャートの図３を用いて、実施例２の動作を説明する。
ステップ31は開始で、ステップ32は電源起動で、ステップ33はＣＰＵ起動で、ステップ34はＲＡＭデータ照会で、ステップ35は固有情報確認で、ステップ36はＲＡＭ書換で、ステップ37は通常動作で、ステップ38は終了である。
【００２３】
本発明の実施例２は、接続スイッチによる放電を実行できない場合でも、接続スイッチを押し続けないために放電が短時間で記憶内容の一部が欠損しないでＳＵＭ値が保持された場合でも、接続スイッチを押し続けて放電を実行して記憶内容の一部が欠損したが偶然ＳＵＭ値が一致した場合でも、機密情報の固有情報含むＲＡＭ６内の機密情報が不要と判定し、ＮＵＬＬ（機密情報の確実な消去）又は偽りの機密情報に上書きする。
【００２４】
また、本発明の実施例２も実施例１と同様に、ソフトウェアによる実装が可能なため、経済性に優れる。
【符号の説明】
【００２５】
１：ＣＰＵ等制御部、２：ＲＡＭ、
３：バックアップ容量、
５：初期化と照会含むＣＰＵ等制御部、６：機密情報の固有情報含むＲＡＭ、
７：高速アナログマルチプレクサＩＣ。
【図１】
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【図２】
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【図３】
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【図４】
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