(57)【要約】【課題】オン抵抗を低下させるとともに、耐圧の低下を抑制することができる半導体装置を提供すること。【解決手段】ｎ型ドリフト領域のうち、ドレイン側の第１ｎ型炭化珪素エピタキシャル層２ａよりも不純物濃度の高いソース側の第２ｎ型炭化珪素エピタキシャル層２ｂに、ＪＦＥＴ領域が設けられている。ＪＦＥＴ領域のうち、ｐ型ベース領域４間に挟まれた部分には、第２ｎ型炭化珪素エピタキシャル層２ｂよりも不純物濃度の高いｎ型ウェル領域８が設けられている。ＪＦＥＴ領域のうち、ｐ+型ベース領域３間に挟まれた部分には、ｎ型ウェル領域８よりも不純物濃度の高いｎ型高濃度領域２ｃが設けられている。ｎ型高濃度領域２ｃの厚さｔ２はｐ+型ベース領域３の厚さｔ３よりも薄い。すなわち、ＪＦＥＴ領域のうち、ｐ+型ベース領域３のＪＦＥＴ領域側の下側コーナー部以外の不純物濃度がｎ型ドリフト領域のドレイン側よりも高くなっている。【選択図】図１
2016058661.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体からなる第１導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第１導電型の第１半導体層と、
前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた、前記第１半導体層よりも不純物濃度の高い炭化珪素半導体からなる第１導電型の第２半導体層と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１半導体領域と、
前記第２半導体層の、前記半導体基板側に対して反対側の表面に設けられた、前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
前記第２半導体領域を貫通して、前記第２半導体層の、前記第１半導体領域間に挟まれた部分に達する第４半導体領域と、
前記第２半導体層の、前記第１半導体領域間に挟まれた部分に設けられた、前記第２半導体層および前記第４半導体領域よりも不純物濃度が高い第５半導体領域と、
前記第２半導体領域の、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第２半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第５半導体領域の厚さは、前記第１半導体領域の厚さよりも薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２半導体層の不純物濃度は１×１０16／ｃｍ3以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２半導体層の不純物濃度は４×１０16／ｃｍ3未満であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第２半導体層の厚さは１μｍ以上であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記第２半導体層の厚さは４μｍ以下であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記第２半導体層は、エピタキシャル成長により形成されたエピタキシャル層であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記半導体基板のおもて面は、（０００−１）面に平行な面または（０００−１）面に対して１０度以下に傾いた面であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
前記半導体基板のおもて面は、（０００１）面に平行な面または（０００１）面に対して１０度以下に傾いた面であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、炭化珪素（ＳｉＣ）半導体によるスイッチングデバイスとして、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が公知である。例えば縦型ＭＯＳＦＥＴを作製（製造）するには、まず、第１導電型の炭化珪素半導体からなる半導体基板（以下、炭化珪素基板とする）のおもて面に、半導体基板よりも不純物濃度の低い第１導電型炭化珪素半導体層を形成する。次に、第１導電型炭化珪素層の、炭化珪素基板側に対して反対側の表面側に、一般的なＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造およびソース電極などを形成する。その後、炭化珪素基板の裏面にドレイン電極を形成することで、縦型ＭＯＳＦＥＴが完成する。
【０００３】
このような縦型ＭＯＳＦＥＴでは、動作時に、ドリフト領域である第１導電型炭化珪素層のＭＯＳゲート側の表面には高電界が集中する。このため、第１導電型炭化珪素層のＭＯＳゲート側には、ゲート電極直下のベース領域間に挟まれた領域の不純物濃度をドリフト領域の不純物濃度よりも高くすることで、高電界に耐えられるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）領域が形成される。しかしながら、ＪＦＥＴ領域は大きな抵抗成分となるためオン抵抗が大きくなり、スイッチング時の損失増加の原因となる。オン抵抗の低抵抗化を図った装置として、ＪＦＥＴ領域の長さは、３μｍ以下であり、ＪＦＥＴ領域の不純物密度は、ドリフト領域の不純物密度以上であって、１×１０16／ｃｍ3以上である装置が提案されている（例えば、下記特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１５９７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１のようにＪＦＥＴ領域の不純物濃度を高くして低オン抵抗化を図る場合、ＪＦＥＴ領域の不純物濃度を深さ方向に均一にすることで耐圧の低下をある程度抑制することができるが、ＪＦＥＴ領域の不純物濃度の増加にともなう耐圧の低下は避けられない。
【０００６】
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低下させるとともに、耐圧の低下を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。炭化珪素半導体からなる第１導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い炭化珪素半導体からなる第１導電型の第１半導体層が設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面に、前記第１半導体層よりも不純物濃度の高い炭化珪素半導体からなる第１導電型の第２半導体層が設けられている。前記第２半導体層の、前記半導体基板側に対して反対側の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第２半導体層の、前記半導体基板側に対して反対側の表面に、前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体領域が設けられている。前記第２半導体領域の内部に、第１導電型の第３半導体領域が選択的に設けられている。前記第２半導体領域を貫通して、前記第２半導体層の、前記第１半導体領域間に挟まれた部分に達する第４半導体領域が設けられている。前記第２半導体層の、前記第１半導体領域間に挟まれた部分に、前記第２半導体層および前記第４半導体領域よりも不純物濃度が高い第５半導体領域が設けられている。前記第２半導体領域の、前記第３半導体領域と前記第４半導体領域とに挟まれた部分の表面上に、ゲート絶縁膜を介して設けられたゲート電極が設けられている。第１電極は、前記第２半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記半導体基板の裏面に設けられている。
【０００８】
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域の厚さは、前記第１半導体領域の厚さよりも薄いことを特徴とする。
【０００９】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の不純物濃度は１×１０16／ｃｍ3以上であることを特徴とする。
【００１０】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の不純物濃度は４×１０16／ｃｍ3未満であることを特徴とする。
【００１１】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の厚さは１μｍ以上であることを特徴とする。
【００１２】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の厚さは４μｍ以下であることを特徴とする。
【００１３】
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層は、エピタキシャル成長により形成されたエピタキシャル層であることを特徴とする。
【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面は、（０００−１）面に平行な面または（０００−１）面に対して１０度以下に傾いた面であることを特徴とする。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面は、（０００１）面に平行な面または（０００１）面に対して１０度以下に傾いた面であることを特徴とする。
【００１６】
上述した発明によれば、ＪＦＥＴ領域のｎ型不純物濃度を、ｎ型ドリフト領域のドレイン側の不純物濃度よりも高くすることができるため、オン抵抗を低減させることができる。また、上述した発明によれば、ＪＦＥＴ領域のうち、隣り合うｐ+型ベース領域間に挟まれた部分のｎ型不純物濃度をさらに高くすることで、最も電界の集中するｐ+型ベース領域のＪＦＥＴ領域側の下側コーナー部（ドレイン側コーナー部）付近の電界を緩和することができるため、さらにオン抵抗を低減させることができる。
【発明の効果】
【００１７】
本発明にかかる半導体装置によれば、オン抵抗を低下させるとともに、耐圧の低下を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。
【図２】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図３】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図４】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図５】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図６】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
【図７】実施例にかかる炭化珪素半導体装置の耐圧特性およびオン抵抗特性を示す特性図である。
【図８】実施例にかかる炭化珪素半導体装置の耐圧特性およびオン抵抗特性を示す特性図である。
【発明を実施するための形態】
【００１９】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
【００２０】
（実施の形態）
本発明にかかる半導体装置は、シリコン（Ｓｉ）半導体よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）半導体を用いた炭化珪素半導体装置の構成について、ＭＯＳＦＥＴ（以下、炭化珪素ＭＯＳＦＥＴとする）を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（半導体基板）１の主面上に第１，２ｎ型炭化珪素エピタキシャル層（第１，２半導体層）２ａ，２ｂを順に積層してなる炭化珪素エピタキシャル基板（半導体チップ）を用いて構成される。
【００２１】
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板であり、ｎ+型ドレイン層を構成する。ｎ+型炭化珪素基板１の主面（おもて面）は、例えば、（０００−１）面、または、＜１１−２０＞方向に１０度以下程度のオフ角を有する（０００−１）面であってもよい。第１ｎ型炭化珪素エピタキシャル層２ａは、ｎ+型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなるｎ型ドリフト領域である。第２ｎ型炭化珪素エピタキシャル層２ｂは、第１ｎ型炭化珪素エピタキシャル層２ａよりも高い不純物濃度で例えば窒素がドーピングされてなるｎ型ドリフト領域である。
【００２２】
不純物濃度の異なる第１，２ｎ型炭化珪素エピタキシャル層２ａ，２ｂからなるｎ型ドリフト領域を構成する理由は、次の通りである。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度を第１ｎ型炭化珪素エピタキシャル層２ａの不純物濃度よりも高くすることにより、ｎ型ドリフト領域の、ソース側の不純物濃度をドレイン側の不純物濃度よりも高くすることができる。これにより、ｎ型ドリフト領域の、後述するベース領域間に挟まれた領域（ＪＦＥＴ領域）のｎ型不純物濃度を高くすることができるため、オン抵抗を低減させることができるからである。
【００２３】
また、第２ｎ型炭化珪素エピタキシャル層２ｂをエピタキシャル成長によって形成する理由は、次の通りである。第２ｎ型炭化珪素エピタキシャル層２ｂのＪＦＥＴ領域には後述するようにｎ型高濃度領域２ｃが形成される。このｎ型高濃度領域２ｃはイオン注入によって形成されるため、ｎ型高濃度領域２ｃの厚さ（深さ）ｔ２がｎ型高濃度領域２ｃの不純物濃度に律速して限定されるからである。そこで、エピタキシャル成長によって第２ｎ型炭化珪素エピタキシャル層２ｂを形成して寸法精度よくＪＦＥＴ領域を配置する。これによって、ＪＦＥＴ領域の深さに対してｎ型高濃度領域２ｃを所定の深さで形成することができる。また、数ＭｅＶでイオン注入すると大きなエネルギーによる衝突により結晶性が破壊され特性に影響を与える。
【００２４】
第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度は、１×１０16／ｃｍ3以上４×１０16／ｃｍ3未満程度であることが好ましい。その理由は、次の通りである。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度を１×１０16／ｃｍ3以上とすることにより、ＪＦＥＴ領域の完全空乏化を防ぎオン抵抗の増大を防ぐことができるからである。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度を４×１０16／ｃｍ3よりも低くするほど、耐圧の低下を抑制することができるからである。
【００２５】
第２ｎ型炭化珪素エピタキシャル層２ｂの厚さｔ０は、１μｍ以上４μｍ以下程度であることが好ましい。その理由は、第２ｎ型炭化珪素エピタキシャル層２ｂの厚さｔ０が１μｍ未満であるとオン抵抗が増加し、４μｍより厚いと耐圧が低下するからである。以下、ｎ+型炭化珪素基板１単体、またはｎ+型炭化珪素基板１上に第１，２ｎ型炭化珪素エピタキシャル層２ａ，２ｂ順に積層してなる炭化珪素エピタキシャル基板を炭化珪素半導体基体とする。ここでは、ｎ+型炭化珪素基板１上に第１，２ｎ型炭化珪素エピタキシャル層２ａ，２ｂを積層してなる炭化珪素エピタキシャル基板を炭化珪素半導体基体とする場合を例に説明する。
【００２６】
炭化珪素半導体基体上には、活性領域１０１と、活性領域１０１の周囲を囲む耐圧構造部１０２とが設けられている。活性領域１０１は、オン状態のときに電流が流れる領域である。耐圧構造部１０２は、炭化珪素半導体基体のおもて面側の電界を緩和し耐圧を保持する領域である。活性領域１０１において、炭化珪素半導体基体のおもて面側（第２ｎ型炭化珪素エピタキシャル層２ｂ側）には、例えばプレーナゲート型のＭＯＳゲート構造（素子構造）が設けられている。ＭＯＳゲート構造は、ｐ+型ベース領域（第１半導体領域）３、ｐ型ベース領域（第２半導体領域）４、ｎ+型ソース領域（第３半導体領域）６、ｐ+型コンタクト領域７、ゲート絶縁膜９およびゲート電極１０からなる。
【００２７】
具体的には、第２ｎ型炭化珪素エピタキシャル層２ｂの、ｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ+型ベース領域３が選択的に設けられている。ｐ+型ベース領域３は、例えばアルミニウム（Ａｌ）がドーピングされてなる。第２ｎ型炭化珪素エピタキシャル層２ｂの、隣り合うｐ+型ベース領域３間に挟まれた領域（すなわちＪＦＥＴ領域）には、ｎ型高濃度領域（第５半導体領域）２ｃが設けられている。ｎ型高濃度領域２ｃは、第１，２ｎ型炭化珪素エピタキシャル層２ａ，２ｂとともにｎ型ドリフト領域を構成する。
【００２８】
ｎ型高濃度領域２ｃの不純物濃度は、第２ｎ型炭化珪素エピタキシャル層２ｂおよび後述するｎ型ウェル領域（第４半導体領域）８の不純物濃度よりも高い。ｎ型高濃度領域２ｃを設けることで、隣り合うベース領域（ｐ+型ベース領域３および後述するｐ型ベース領域４）間に挟まれたＪＦＥＴ領域のうち、最も電界の集中するｐ+型ベース領域３側の部分のｎ型不純物濃度を高くすることができる。これにより、耐圧の低下を抑制することができる。ｎ型高濃度領域２ｃの厚さ（基体おもて面からの深さ）ｔ２は、ｐ+型ベース領域３の厚さｔ３よりも薄いことが好ましい（ｔ２＜ｔ３）。その理由は、ｎ型高濃度領域２ｃの厚さｔ２をｐ+型ベース領域３の厚さｔ３よりも厚くした場合、耐圧の低下を抑制する効果が得られないからである。
【００２９】
具体的には、ｎ型高濃度領域２ｃの厚さｔ２をｐ+型ベース領域３の厚さｔ３よりも厚くした場合、次の問題が生じる。ｎ型高濃度領域２ｃは後述するようにイオン注入によって形成される。このため、ｎ型高濃度領域２ｃの厚さｔ２をｐ+型ベース領域３の厚さｔ３よりも厚くした場合、横方向（深さ方向と直交する方向）の拡散によりｐ+型ベース領域３のドレイン側に回り込むようにｎ型高濃度領域２ｃが形成される。これによって、最も電界の集中するｐ+型ベース領域３のＪＦＥＴ領域側の下側コーナー部（ドレイン側コーナー部）がｎ型高濃度領域２ｃに覆われるため、ｎ型高濃度領域２ｃの不純物濃度を高いことにともなって耐圧が急激に低下する。
【００３０】
第２ｎ型炭化珪素エピタキシャル層２ｂの、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｐ型ベース領域４となるｐ型炭化珪素エピタキシャル層が堆積されている。ｐ型ベース領域４は、活性領域１０１から活性領域１０１と耐圧構造部１０２との境界付近にまで延在している。ｐ型ベース領域４の不純物濃度は、ｐ+型ベース領域３の不純物濃度よりも低い。ｐ型ベース領域４は、例えばアルミニウムがドーピングされてなる。ｐ型ベース領域４の、ｐ+型ベース領域３に対向する部分には、ｎ+型ソース領域６およびｐ+型コンタクト領域７が選択的に設けられている。
【００３１】
ｎ+型ソース領域６は、ｐ型ベース領域４の、後述するｎ型ウェル領域８寄りに配置されている。ｐ+型コンタクト領域７は、ｎ+型ソース領域６よりもｐ型ベース領域４の中央付近に配置されている。ｎ+型ソース領域６およびｐ+型コンタクト領域７は互いに接する。ｐ+型コンタクト領域７は、深さ方向にｐ型ベース領域４を貫通してｐ+型ベース領域３に達する深さで設けられていてもよい。ｐ型ベース領域４の、ｎ型高濃度領域２ｃに対向する部分には、深さ方向にｐ型ベース領域４を貫通して第２ｎ型炭化珪素エピタキシャル層２ｂに達するｎ型ウェル領域８が設けられている。
【００３２】
すなわち、ｎ型ウェル領域８は、隣り合うｐ型ベース領域４間に挟まれた領域（すなわちＪＦＥＴ領域）に設けられている。このため、ｎ型ウェル領域８を設けることによって、隣り合うベース領域（ｐ+型ベース領域３およびｐ型ベース領域４）間に挟まれたＪＦＥＴ領域のｎ型不純物濃度をさらに高くすることができ、さらにオン抵抗化を図ることができる。ｎ型ウェル領域８の幅（主電流が流れる方向の幅）ｗ１は、例えばｎ型高濃度領域２ｃの幅ｗ２よりも広くてもよい。ｎ型ウェル領域８は、第１，２ｎ型炭化珪素エピタキシャル層２ａ，２ｂとともにｎ型ドリフト領域を構成する。ｎ型ウェル領域８は、ｎ型高濃度領域２ｃに接していてもよい。
【００３３】
ｎ型ウェル領域８の不純物濃度は、第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度よりも高く、かつｎ型高濃度領域２ｃの不純物濃度よりも低い。また、不純物濃度に分布がある場合はｎ型ウェル領域８の不純物濃度の平均がｎ型高濃度領域２ｃの不純物濃度の最大値よりも低くてもよい。その理由は、次の通りである。ｎ型高濃度領域２ｃを設けることにより、隣り合うベース領域（ｐ+型ベース領域３およびｐ型ベース領域４）間に挟まれたＪＦＥＴ領域のうち、ｐ+型ベース領域３間に挟まれた部分の不純物濃度が高くなる。これによって、ｎ型ウェル領域８を設けたことによって得られる低オン抵抗を維持した状態で、耐圧の低下を抑制することができるからである。
【００３４】
ｐ型ベース領域４の、ｎ+型ソース領域６とｎ型ウェル領域８とに挟まれた部分の表面には、ゲート絶縁膜９を介してゲート電極１０が設けられている。ゲート電極１０は、ゲート絶縁膜９を介して、ｎ型ウェル領域８の表面にわたって設けられていてもよい。図１には、活性領域１０１の１つの単位セル（素子の機能単位）を構成する１つのＭＯＳゲート構造を示すが、この単位セルに隣接するように並列に複数の単位セル（不図示）が配置されていてもよい。ゲート電極１０の上には、炭化珪素半導体基体のおもて面側の全面に、ゲート電極１０を覆うように層間絶縁膜１１が設けられている。層間絶縁膜１１を深さ方向に貫通するコンタクトホールには、ｎ+型ソース領域６およびｐ+型コンタクト領域７が露出されている。
【００３５】
ソース電極（第１電極）１２は、コンタクトホール内に設けられ、コンタクトホールに露出するｎ+型ソース領域６およびｐ+型コンタクト領域７に接する。また、ソース電極１２は、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ソース電極１２および層間絶縁膜１１上には、おもて面電極パッド１３が設けられている。おもて面電極パッド１３は、活性領域１０１のほぼ全体に設けられている。おもて面電極パッド１３の端部は、耐圧構造部１０２の層間絶縁膜１１上に延在し、耐圧構造部１０２の、活性領域１０１との境界付近で終端している。
【００３６】
耐圧構造部１０２において、第２ｎ型炭化珪素エピタキシャル層２ｂの、ｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、第１ｐ-型領域５ａおよび第２ｐ--型領域５ｂが設けられている。第１ｐ-型領域５ａおよび第２ｐ--型領域５ｂは、ダブルゾーンＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）構造を構成する。ダブルゾーンＪＴＥ構造とは、不純物濃度の異なる２つのｐ型領域が接するように横方向に並列された構成のＪＴＥ構造である。
【００３７】
具体的には、第１ｐ-型領域５ａは、最も耐圧構造部１０２側の単位セルを構成するｐ+型ベース領域３に接し、活性領域１０１の周囲を囲む。第２ｐ--型領域５ｂは、第１ｐ-型領域５ａの外側（チップ外周側）の端部に接し、第１ｐ-型領域５ａの周囲を囲む。すなわち、活性領域１０１側から耐圧構造部１０２側に向って、ｐ+型ベース領域３、第１ｐ-型領域５ａおよび第２ｐ--型領域５ｂの順に並列に配置されている。第１ｐ-型領域５ａの不純物濃度は、ｐ+型ベース領域３の不純物濃度よりも低い。第２ｐ--型領域５ｂの不純物濃度は、第１ｐ-型領域５ａの不純物濃度よりも低い。
【００３８】
第１ｐ-型領域５ａおよび第２ｐ--型領域５ｂ上には、層間絶縁膜１１が設けられている。第１ｐ-型領域５ａおよび第２ｐ--型領域５ｂは、層間絶縁膜１１によって活性領域１０１の素子構造と電気的に絶縁されている。層間絶縁膜１１上には、耐圧構造部１０２のほぼ全体を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜１４が設けられている。保護膜１４は、放電防止の機能を有する。保護膜１４の端部は、おもて面電極パッド１３上に延在し、おもて面電極パッド１３の端部を覆う。
【００３９】
ｎ+型炭化珪素基板１の、ｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極（第２電極）１５が設けられている。裏面電極１５は、ドレイン電極を構成する。裏面電極１５の表面には、裏面電極パッド１６が設けられている。
【００４０】
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。図２〜６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。まず、例えば２×１０18／ｃｍ3程度の不純物濃度で窒素がドーピングされたｎ+型炭化珪素基板（半導体ウエハ）１を用意する。ｎ+型炭化珪素基板１の主面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。
【００４１】
次に、ｎ+型炭化珪素基板１の（０００−１）面上に、例えば、８．０×１０15／ｃｍ3程度の不純物濃度で窒素がドーピングされた厚さ８μｍ程度の第１ｎ型炭化珪素エピタキシャル層２ａを成長させる。さらに、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、例えば、３．０×１０16／ｃｍ3程度の不純物濃度で窒素がドーピングされた厚さ２μｍ程度の第２ｎ型炭化珪素エピタキシャル層２ｂを成長させる。ここまでの状態が図２に示されている。
【００４２】
次に、ｎ型炭化珪素エピタキシャル層２上に酸化膜（不図示）を堆積（形成）する。次に、フォトリソグラフィおよびエッチングにより、ｐ+型ベース領域３の形成領域に対応する部分の酸化膜を除去する。次に、この酸化膜の残部をマスクとしてイオン注入を行い、第２ｎ型炭化珪素エピタキシャル層２ｂの表面層に、ｐ+型ベース領域３を選択的に形成する。ｐ+型ベース領域３を形成するためのイオン注入は、例えば、ドーパントをアルミニウムとし、ｐ+型ベース領域３の不純物濃度が３．０×１０18／ｃｍ3程度となるようにドーズ量を設定してもよい。ｐ+型ベース領域３の幅ｗ３および厚さｔ３は、例えば、それぞれ１３μｍ程度および０．５μｍ程度であってもよい。隣り合うｐ+型ベース領域３間の距離（のちの工程で形成されるｎ型高濃度領域２ｃの幅ｗ２）は、例えば１．６μｍ程度であってもよい。
【００４３】
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面に、ｐ型ベース領域４となるｐ型炭化珪素エピタキシャル層を例えば０．５μｍの厚さｔ１で成長させる。このとき、例えば、ｐ型ベース領域４の不純物濃度が５．０×１０15／ｃｍ3となるようにアルミニウムがドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。以降、ｎ+型炭化珪素基板１および第１，２ｎ型炭化珪素エピタキシャル層２ａ，２ｂからなる炭化珪素エピタキシャル基板上のｐ型炭化珪素エピタキシャル層も含めて、炭化珪素半導体基体とする。ここまでの状態が図３に示されている。
【００４４】
次に、ｐ型炭化珪素エピタキシャル層上に、活性領域１０１を覆うレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてエッチングを行い、耐圧構造部１０２におけるｐ型炭化珪素エピタキシャル層（ｐ型ベース領域４）を例えば０．７μｍ程度の深さで除去し、第２ｎ型炭化珪素エピタキシャル層２ｂを露出させる。そして、第２ｎ型炭化珪素エピタキシャル層２ｂのエッチングに用いたレジストマスクを除去する。ここまでの状態が図４に示されている。
【００４５】
次に、フォトリソグラフィおよびイオン注入により、エッチングによって露出した第２ｎ型炭化珪素エピタキシャル層２ｂの表面層に、第１ｐ-型領域５ａを選択的に形成する。第１ｐ-型領域５ａを形成するためのイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量を２．０×１０13／ｃｍ2としてもよい。次に、フォトリソグラフィおよびイオン注入により、エッチングによって露出した第２ｎ型炭化珪素エピタキシャル層２ｂの表面層に、第２ｐ--型領域５ｂを選択的に形成する。第２ｐ--型領域５ｂを形成するためのイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量を１．０×１０13／ｃｍ2としてもよい。
【００４６】
次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース領域４の、第２ｎ型炭化珪素エピタキシャル層２ｂに対向する部分の導電型を反転させて、ｎ型ウェル領域８を選択的に形成する。このとき、ｎ型ウェル領域８の形成と同時に、ｎ型ウェル領域８の直下（第２ｎ型炭化珪素エピタキシャル層２ｂの、ｎ型ウェル領域８に対向する部分）にｎ型高濃度領域２ｃを形成する。ｎ型高濃度領域２ｃは、ｎ型ウェル領域８を形成するためのイオン注入よりも高い加速エネルギーでのイオン注入によって形成すればよい。具体的には、例えば、加速エネルギーの異なる複数段のイオン注入（多段イオン注入）により深さ方向の不純物濃度分布を制御することによってｎ型ウェル領域８およびｎ型高濃度領域２ｃを形成してもよい。
【００４７】
より具体的には、ｎ型ウェル領域８およびｎ型高濃度領域２ｃを形成するための多段イオン注入においては、例えば、ドーパントを窒素とし、ｎ型ウェル領域８の不純物濃度が３．０×１０16／ｃｍ3となるようにドーズ量を設定してもよい。この場合、特に限定しないが例えば９段の多段イオン注入とし、９段の各イオン注入の加速エネルギーおよびドーピング濃度をそれぞれ次のように設定してもよい。１段目のイオン注入の加速エネルギーおよびドーピング濃度をそれぞれ６００ｋｅＶおよび５．５×１０11個／ｃｍ2とする。２段目のイオン注入の加速エネルギーおよびドーピング濃度をそれぞれ４６０ｋｅＶおよび３．７×１０11個／ｃｍ2とする。３段目のイオン注入の加速エネルギーおよびドーピング濃度をそれぞれ３６０ｋｅＶおよび２．７×１０11個／ｃｍ2とする。４段目のイオン注入の加速エネルギーおよびドーピング濃度をそれぞれ３００ｋｅＶおよび２．２×１０11個／ｃｍ2とする。５段目のイオン注入の加速エネルギーおよびドーピング濃度をそれぞれ２４０ｋｅＶおよび２．７×１０11個／ｃｍ2とする。６段目のイオン注入の加速エネルギーおよびドーピング濃度をそれぞれ１８０ｋｅＶおよび２．５×１０11個／ｃｍ2とする。７段目のイオン注入の加速エネルギーおよびドーピング濃度をそれぞれ１３０ｋｅＶおよび３×１０11個／ｃｍ2とする。８段目のイオン注入の加速エネルギーおよびドーピング濃度をそれぞれ８０ｋｅＶおよび２．５×１０11個／ｃｍ2とする。９段目のイオン注入の加速エネルギーおよびドーピング濃度をそれぞれ４０ｋｅＶおよび２×１０11個／ｃｍ2とする。これら９段のイオン注入を行う順序は種々変更可能である。ｎ型ウェル領域８の幅ｗ１および厚さｔ１は、例えば、それぞれ２．０μｍおよび０．５μｍであってもよい。ｎ型高濃度領域２ｃの幅ｗ２は例えば１．６μｍであってもよい。
【００４８】
以上の９段の多段イオン注入の例においては、ｐ型ベース領域４の表面から深さ方向に増加する不純物濃度分布を有し、かつ３．５×１０16／ｃｍ3の平均不純物濃度を有するｎ型領域がｐ型ベース領域４の表面から０．７５μｍの厚さ（深さ）で形成される。このため、ｎ型高濃度領域２ｃの不純物濃度および厚さｔ２はそれぞれ６．５×１０16／ｃｍ3および０．２５μｍとなる。すなわち、９段の多段イオン注入によって形成される上記ｎ型領域の、第２ｎ型炭化珪素エピタキシャル層２ｂ内にあたる部分（ｐ型ベース領域４の表面から０．５μｍから０．７５μｍまでの深さの部分）がｎ型高濃度領域２ｃとなる。
【００４９】
次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース領域４の、ｐ+型ベース領域３に対向する部分の表面層に、ｎ+型ソース領域６を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース領域４の、ｐ+型ベース領域３に対向する部分の表面層に、ｐ+型コンタクト領域７を選択的に形成する。次に、ｐ+型ベース領域３、ｎ+型ソース領域６、ｐ+型コンタクト領域７、ｎ型ウェル領域８、ｎ型高濃度領域２ｃ、第１ｐ-型領域５ａおよび第２ｐ--型領域５ｂを活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、例えば、それぞれ１６２０℃程度および２分間程度であってもよい。
【００５０】
なお、ｎ+型ソース領域６、ｐ+型コンタクト領域７、ｎ型ウェル領域８、ｎ型高濃度領域２ｃ、第１ｐ-型領域５ａおよび第２ｐ--型領域５ｂを形成する順序は種々変更可能である。また、第１ｐ-型領域５ａおよび第２ｐ--型領域５ｂを形成するためのイオン注入工程はｐ型ベース領域４を堆積する前に行ってもよい。この場合、ｐ+型ベース領域３、第１ｐ-型領域５ａおよび第２ｐ--型領域５ｂを形成する順序は種々変更可能である。また、ｎ型ウェル領域８とｎ型高濃度領域２ｃとを別々に形成してもよい。この場合、第２ｎ型炭化珪素エピタキシャル層２ｂ上ｐ型ベース領域４となるｐ型炭化珪素エピタキシャル層を堆積する前に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面層にｎ型高濃度領域２ｃを形成してもよい。
【００５１】
次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜９を例えば１００ｎｍ程度の厚さで形成する。この熱酸化は、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐ型ベース領域４の表面層、および、第２ｎ型炭化珪素エピタキシャル層２ｂの、耐圧構造部１０２に露出する部分の表面層に形成された各領域がゲート絶縁膜９で覆われる。
【００５２】
次に、ゲート絶縁膜９上に、ゲート電極１０として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、この多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース領域４の、ｎ+型ソース領域６とｎ型ウェル領域８とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｐ型ベース領域４からｎ型ウェル領域８上にわたって多結晶シリコン層を残してもよい。このｐ型ベース領域４およびｎ型ウェル領域８上に残る多結晶シリコン層がゲート電極１０となる。
【００５３】
次に、基体おもて面全面に、ゲート電極１０を覆うように、例えば１μｍ程度の厚さの層間絶縁膜１１を成膜（形成）する。層間絶縁膜１１は、例えばＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などのリンガラスからなる酸化シリコン（ＳｉＯ2）膜であってもよいし、ノンドープの酸化シリコン膜（ＮＳＧ：Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）であってもよい。または、ＰＳＧ、ＢＰＳＧ、ＮＳＧから２種以上の任意の組み合わせの複数層で形成されていても良い。ここまでの状態が図５に示されている。
【００５４】
次に、層間絶縁膜１１およびゲート絶縁膜９をパターニングして選択的に除去してコンタクトホールを形成することで、ｎ+型ソース領域６およびｐ+型コンタクト領域７を露出させる。次に、層間絶縁膜１１を平坦化するための熱処理（リフロー）を行う。次に、層間絶縁膜１１の表面に、ソース電極１２を成膜（形成）する。このとき、コンタクトホール内にもソース電極１２を埋め込み、ｎ+型ソース領域６およびｐ+型コンタクト領域７とソース電極１２とを接触させる。次に、層間絶縁膜１１上のソース電極１２を除去し、コンタクトホールの内部にソース電極１２を残す。また、ソース電極１２はパターニングの際の合わせズレに対応させるためにコンタクトホールよりも大きい形状にし、ソース電極１２の一部を層間絶縁膜１１上に残しても良い。
【００５５】
次に、ｎ+型炭化珪素基板１の裏面（炭化珪素半導体基体の裏面）に、裏面電極１５として例えばニッケル（Ｎｉ）膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ+型炭化珪素基板１と裏面電極１５とのオーミック接合（電気的接触）を形成する。次に、例えばスパッタ法によって、ソース電極１２および層間絶縁膜１１を覆うように、炭化珪素半導体基体のおもて面の全面におもて面電極パッド１３を堆積（形成）する。おもて面電極パッド１３の層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。おもて面電極パッド１３は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。ここまでの状態が図６に示されている。
【００５６】
次に、おもて面電極パッド１３を選択的に除去し、ソース電極１２および活性領域１０１の層間絶縁膜１１上におもて面電極パッド１３を残す。次に、炭化珪素半導体基体のおもて面全面に保護膜１４を形成する。次に、保護膜１４をパターニングしておもて面電極パッド１３を露出させ、耐圧構造部１０２の層間絶縁膜１１上に、おもて面電極パッド１３の端部を覆うように保護膜１４を残す。次に、裏面電極１５の表面に、裏面電極パッド１６として例えばチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に成膜する。その後、半導体ウエハをチップ状にダイシング（切断）することにより、図１に示す炭化珪素ＭＯＳＦＥＴが完成する。
【００５７】
（実施例）
次に、実施例にかかる半導体装置の耐圧およびオン抵抗について検証した。図７，８は、実施例にかかる炭化珪素半導体装置の耐圧特性およびオン抵抗特性を示す特性図である。図７の横軸にはｎ型高濃度領域２ｃの不純物濃度（窒素注入濃度）を示し、縦軸には耐圧およびオン抵抗ＲｏｎＡを示す。図７の注釈括弧内の数値はｎ型高濃度領域２ｃの厚さである。図８の横軸には第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度を示し、縦軸には耐圧およびオン抵抗ＲｏｎＡを示す。図８の注釈括弧内の数値はｎ型高濃度領域２ｃの不純物濃度（窒素注入濃度）である。
【００５８】
まず、上述した実施の形態にかかる半導体装置（図１）に例示した上記諸条件の構成（以下、実施例とする）をシミュレーションし、その耐圧およびオン抵抗を算出した。実施例のシミュレーション構造は上述した実施の形態にかかる半導体装置の製造方法に合わせるために、ｎ型ウェル領域８とｎ型高濃度領域２ｃとを同時に形成する工程を仮定して設計した。具体的には、実施例のシミュレーション条件として、ｎ型ウェル領域８およびｎ型高濃度領域２ｃを形成するための多段イオン注入によって形成されるｎ型領域の平均不純物濃度および注入深さをそれぞれ３．５×１０16／ｃｍ3および０．７５μｍとした。すなわち、ｎ型ウェル領域８の不純物濃度は３．０×１０16／ｃｍ3となり、ｎ型高濃度領域２ｃの不純物濃度は６．５×１０16／ｃｍ3となる。
【００５９】
実施例のシミュレーション構造の、ｎ型高濃度領域２ｃ以外の条件は上述した実施の形態１にかかる半導体装置の製造方法に例示した各諸条件と同様である。実施例のシミュレーション結果を図７に示す。また、図７には、ｎ型高濃度領域２ｃの厚さｔ２を０．２５μｍとし、ｎ型高濃度領域２ｃの不純物濃度（窒素注入濃度）を１．５×１０16／ｃｍ3から２．０５×１０17／ｃｍ3の範囲で種々変更したシミュレーション結果を示す（以下、第１試料とする）。第１試料のｎ型高濃度領域２ｃの不純物濃度以外の構成は実施例と同様である。この第１試料のうち、実施例のシミュレーション結果は、ｎ型高濃度領域２ｃの厚さｔ２および不純物濃度がそれぞれ０．２５μｍおよび６．５×１０16／ｃｍ3の場合の結果である。実施例においては、耐圧およびオン抵抗がそれぞれ１３６７Ｖおよび８．２１ｍΩｃｍ2であることが確認された。
【００６０】
さらに、図７には、ｎ型高濃度領域２ｃの厚さｔ２を０．４５μｍおよび０．６５μｍとした場合について（以下、第２，３試料とする）、ｎ型高濃度領域２ｃの不純物濃度を１．５×１０16／ｃｍ3から２．０５×１０17／ｃｍ3の範囲で種々変更し、耐圧およびオン抵抗を算出した結果を示す。第２，３試料の、ｎ型高濃度領域２ｃの厚さｔ２以外の構成は、第１試料と同様である。図７に示す結果より、第１，２試料ともに、ｎ型高濃度領域２ｃの不純物濃度を高くすることにともなう耐圧の低下が緩やかであることが確認された。すなわち、ｎ型高濃度領域２ｃの不純物濃度を適宜調整することにより耐圧の低下を抑制することができる。また、第１〜３試料ともに、ｎ型高濃度領域２ｃの不純物濃度を高くするほどオン抵抗を低下させることができることが確認された。
【００６１】
一方、ｎ型高濃度領域２ｃの厚さｔ２が０．６５μｍを超える第３試料では、ｎ型高濃度領域２ｃの不純物濃度を高くすることにともなって耐圧が急激に低下することが確認された（ｎ型高濃度領域２ｃの厚さｔ２が０．６５μｍよりも厚い場合の結果は図示省略する）。この原因は、ｎ型高濃度領域２ｃの厚さｔ２がｐ+型ベース領域３の厚さｔ３である０．５μｍを超えることで、最も電界の集中するｐ+型ベース領域３のＪＦＥＴ領域側の下側コーナー部も、第２ｎ型炭化珪素エピタキシャル層２ｂよりも不純物濃度の高いｎ型高濃度領域２ｃに覆われるからであると推測される。これらの結果から、本発明においては、ｎ型高濃度領域２ｃの厚さｔ２はｐ+型ベース領域３の厚さｔ３よりも薄いほど耐圧の低下を抑制する効果があるといえる。また、ｎ型高濃度領域２ｃの厚さｔ２はｐ+型ベース領域３の厚さｔ３よりも薄い条件では、ｎ型高濃度領域２ｃの濃度が１．５×１０17／ｃｍ3未満で耐圧の低下を抑制する効果があるといえる。
【００６２】
次に、ｎ型高濃度領域２ｃの厚さｔ２を０．４５μｍとし、ｎ型高濃度領域２ｃの不純物濃度（窒素注入濃度）をそれぞれ１．５×１０16／ｃｍ3および８．５×１０16／ｃｍ3（以下、第４，５試料とする）とした構造についてシミュレーションし、耐圧およびオン抵抗を算出した。第４，５試料においては、第２ｎ型炭化珪素エピタキシャル層２ｂの厚さｔ０を２μｍとし、第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度を２×１０16／ｃｍ3から４×１０16／ｃｍ3の範囲で種々変更した。第４，５試料のｎ型高濃度領域２ｃおよび第２ｎ型炭化珪素エピタキシャル層２ｂ以外の構成は、第１試料と同様である。第４，５試料のシミュレーション結果を図８に示す。
【００６３】
図８に示すように、第４，５試料ともに、第１〜３試料と同様に、ｎ型高濃度領域２ｃの不純物濃度を高くすることにともなう耐圧の低下が緩やかであることが確認された。また、第４，５試料ともに、ｎ型高濃度領域２ｃの不純物濃度を高くするほどオン抵抗を低下させることができることが確認された。また、ｎ型高濃度領域２ｃの不純物濃度が４×１０16／ｃｍ3になると耐圧が目標の１２００Ｖ以下になることが確認された。この結果から、第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度は、４×１０16ｃｍ／3よりも低くするほど耐圧の低下を抑制する効果があるといえる。
【００６４】
以上、説明したように、実施の形態によれば、隣り合うベース領域（ｐ型ベース領域およびｐ+型ベース領域）に挟まれたＪＦＥＴ領域にｎ型ウェル領域およびｎ型高濃度領域を設けることにより、ＪＦＥＴ領域のｎ型不純物濃度を、ｎ型ドリフト領域のドレイン側の不純物濃度よりも高くすることができる。これにより、オン抵抗を低減させることができる。また、隣り合うｐ+型ベース領域間に挟まれた部分にｎ型高濃度領域を設けることにより、ＪＦＥＴ領域のうち、隣り合うｐ+型ベース領域間に挟まれた部分のｎ型不純物濃度をさらに高くすることができる。これにより、耐圧の低下を抑制することができる。また、実施の形態によれば、隣り合うｐ+型ベース領域間に挟まれた部分にｐ+型ベース領域よりも厚さの薄いｎ型高濃度領域を設けることにより、最も電界の集中するｐ+型ベース領域のＪＦＥＴ領域側の下側コーナー部（ドレイン側コーナー部）がｎ型高濃度領域によって覆われない。このため、ＪＦＥＴ領域のうち、ｐ+型ベース領域のＪＦＥＴ領域側の下側コーナー部以外の領域のｎ型不純物濃度を高くすることができる。これにより、ｎ型高濃度領域の不純物濃度が高いことにともなって耐圧が急激に低下することを回避することができる。
【００６５】
以上において本発明では、ｎ+型炭化珪素基板の主面（おもて面）を＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面とした場合を例に説明したが、これに限らず、ｎ+型炭化珪素基板の主面の面方位は設計条件などに合わせて種々変更可能である。例えば、ｎ+型炭化珪素基板の主面を（０００１）面、または、＜１１−２０＞方向に１０度以下程度のオフ角を有する（０００１）面であってもよい。また、上述した実施の形態では、ワイドバンドギャップ半導体として炭化珪素半導体を用いた場合を例に説明しているが、これに限らず、窒化ガリウム（ＧａＮ）やダイヤモンドなど他のワイドバンドギャップ半導体においても同様の効果が得られる。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明は、基体おもて面側にＭＯＳゲート構造を備えたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのＭＯＳ型半導体装置に適用可能である。
【００６６】
また、本発明では、耐圧構造としてダブルゾーンＪＴＥ構造を備える場合を例に説明しているが、耐圧構造部にマルチゾーンＪＴＥ構造やＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）構造を適用してもよい。マルチゾーンＪＴＥ構造とは、不純物濃度の異なる３つ以上のｐ型領域を、活性領域側から耐圧構造部側へ向う方向に並列に、かつ接するように配置した構造である。ＦＬＲ構造は、複数のｐ型領域を活性領域側から耐圧構造部側へ向う方向に所定間隔を空けて並列に配置した構造であり、製造の難易度によらず適用可能である。また、上述した実施の形態１では、炭化珪素基板上に炭化珪素エピタキシャル層を堆積した炭化珪素エピタキシャル基板を用いた場合を例に説明しているが、これに限らず、例えばＭＯＳゲート構造を構成するすべての領域を炭化珪素バルク基板の内部に形成した拡散領域としてもよい。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００６７】
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【００６８】
１  ｎ+型炭化珪素基板
２ａ  第１ｎ型炭化珪素エピタキシャル層
２ｂ  第２ｎ型炭化珪素エピタキシャル層
２ｃ  ｎ型高濃度領域
３  ｐ+型ベース領域
４  ｐ型ベース領域
５ａ  第１ｐ-型領域
５ｂ  第２ｐ--型領域
６  ｎ+型ソース領域
７  ｐ+型コンタクト領域
８  ｎ型ウェル領域
９  ゲート絶縁膜
１０  ゲート電極
１１  層間絶縁膜
１２  ソース電極
１３  おもて面電極パッド
１４  保護膜
１５  裏面電極
１６  裏面電極パッド
１０１  活性領域
１０２  耐圧構造部
【図１】
2016058661.tif 000003
【図２】
2016058661.tif 000004
【図３】
2016058661.tif 000005
【図４】
2016058661.tif 000006
【図５】
2016058661.tif 000007
【図６】
2016058661.tif 000008
【図７】
2016058661.tif 000009
【図８】
2016058661.tif 000010