(57)【要約】      （修正有）【課題】メモリセルが３次元に配列されたＮＡＮＤ型フラッシュメモリにおいて、加工精度を向上させた半導体記憶装置を提供する。【解決手段】半導体基板１０の上方に配置された導電層２２および絶縁層３２と、半導体基板１０の第１面と交わる方向に延びる複数のピラー５１と、複数のピラー間に配置された板ＳＴと、を備え、板ＳＴの面のうち、ピラー５１と対向する面は凹凸を有する。板ＳＴは、複数の導電層２２および複数の絶縁層３２内においてロウ方向Ｒに延び、カラム方向Ｃに隣り合うメモリセルトランジスタＭＴｒ間を分離する。【選択図】図２
2016058494.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に配置された導電層および絶縁層と、
前記半導体基板の第１面と交わる方向に延びる複数のピラーと、
前記複数のピラー間に配置された板と、を備え、
前記板の面のうち、前記ピラーと対向する面は凹凸を有する
ことを特徴とする半導体記憶装置。
【請求項２】
前記板の凸部の中心点と前記ピラーの中心点とは、前記半導体基板の前記第１面に沿って規則的な配列で配置される
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記板の凸部の中心点と前記凸部に隣り合う前記ピラーの中心点との距離は、隣り合う前記ピラー同士の中心点の距離と等しい
ことを特徴とする請求項１または２の半導体記憶装置。
【請求項４】
前記ピラーを囲む絶縁膜を備え、
前記板の凸部から前記凸部に隣り合う前記ピラーの絶縁膜までの間隔は、前記板の凹部から前記凹部に隣り合う前記ピラーの絶縁膜までの間隔よりも小さい
ことを特徴とする請求項１から３のいずれか１項の半導体記憶装置。
【請求項５】
前記ピラーを囲む絶縁膜を備え、
前記板の凸部は、前記ピラーおよび前記絶縁膜が形成される工程にて形成される
ことを特徴とする請求項１から４のいずれか１項の半導体記憶装置。
【請求項６】
前記ピラーを囲む絶縁膜を備え、
前記板の凸部および凹部は、前記ピラーおよび前記絶縁膜が形成される工程にて形成される
ことを特徴とする請求項１から５のいずれか１項の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが３次元に配列されたＮＡＮＤ型フラッシュメモリ（以下、ＢｉＣＳメモリともいう）が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
加工精度を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態にかかる半導体記憶装置によれば、半導体基板の上方に配置された導電層および絶縁層と、前記半導体基板の第１面と交わる方向に延びる複数のピラーと、前記複数のピラー間に配置された板と、を備える。前記板の面のうち、前記ピラーと対向する面は凹凸を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置の一部を示す斜視図である。
【図２】第１実施形態に係る半導体記憶装置の一部を示す構成例の図であって、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【図３】第１実施形態に係る半導体記憶装置およびその製造方法の説明図であって、（ａ）は半導体記憶装置の一部を示す平面図であり、（ｂ），（ｃ）はその製造方法に用いる転写膜の一部を示す平面図である。
【図４】比較例に係る半導体記憶装置およびその製造方法の説明図であって、（ａ）は半導体記憶装置の一部を示す平面図であり、（ｂ），（ｃ）はその製造方法に用いる転写膜の一部を示す平面図である。
【図５】第２実施形態に係る半導体記憶装置およびその製造方法の説明図であって、（ａ）は半導体記憶装置の一部を示す平面図であり、（ｂ）はその製造方法に用いる転写膜の一部を示す平面図である。
【発明を実施するための形態】
【０００７】
実施形態に係る半導体記憶装置について、図面を参照して以下に説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は必要に応じて行う。
【０００８】
＜第１実施形態＞
本実施形態の半導体記憶装置は、導電層および絶縁層と、複数のピラーと、板と、を備える。導電層および絶縁層は、半導体基板の上方に配置される。複数のピラーは、半導体基板の第１面と交わる方向に延びる。板は複数のピラー間に配置される。板の面のうち、ピラーと対向する面は凹凸を有する。以下に、かかる半導体記憶装置について、図１から図４を用いて説明する。
【０００９】
（１）ＢｉＣＳメモリの構成例
図１、図２および図３（ａ）を用いて、本実施形態に係る半導体記憶装置の構成例について説明する。図１において、絶縁層および絶縁膜は省略されている。図１及び以降の各図において、半導体基板１０の第１面としての上面は、半導体記憶装置が配置される面である。半導体基板１０上面に各層が積層される方向は、図中、積層方向Ｖとして表される。
【００１０】
図１に示されるように、本実施形態に係る半導体記憶装置としてのＢｉＣＳメモリ１は、半導体基板１０の上方にメモリセルアレイ５を備える。メモリセルアレイ５内の一部の構成が図２に示される。
【００１１】
［電極］
図２に示されるように、ＢｉＣＳメモリ１は、複数の導電層２２と複数の絶縁層３２とを含む。複数の導電層２２と複数の絶縁層３２とは、半導体基板１０の上方に配置される。
【００１２】
１の導電層２２と１の絶縁層３２とが交互に積層されて、図１のメモリセルアレイ５を構成する。具体的には、半導体基板１０上に導電層２１が設けられ、導電層２１上に絶縁層３１が設けられ、絶縁層３１上に複数の導電層２２と複数の絶縁層３２とが設けられる。導電層２１は、例えばシリコン等を含む。例えばシリコンは、リン（Ｐ）等の不純物を含む。導電層２１は、バックゲートＢＧとして機能する。絶縁層３１には、金属等を含むストッパ層ＳＴＰが設けられる。ストッパ層ＳＴＰは、後述する板ＳＴを形成するときのエッチングストッパとして機能する。
【００１３】
複数の導電層２２は、例えばシリコン等を含む。例えばシリコンは、ホウ素（Ｂ）等の不純物を含む。導電層２２は、コントロールゲートＣＧ（ワード線ＷＬ）として機能する。図１、図２において、コントロールゲートＣＧ（ワード線ＷＬ）は４層に積層されているが、この例に限られない。
【００１４】
複数の絶縁層３２は、コントロールゲートＣＧの間を絶縁する。つまり、絶縁層３２は電極間絶縁層として機能する。
【００１５】
最上層のコントロールゲートＣＧ上には、絶縁層３３が設けられる。絶縁層３３上には、導電層２３が設けられる。導電層２３は、例えばシリコン等を含む。例えばシリコンは、ホウ素（Ｂ）等の不純物を含む。導電層２３は、選択ゲートＳＧとして機能する。すなわち、選択ゲートＳＧは、最上層のコントロールゲートＣＧの上方であって、絶縁層３３上に設けられる。
【００１６】
［メモリセルトランジスタ］
ＢｉＣＳメモリ１は、第１ピラーとしてのシリコン柱５１と、第１絶縁膜としてのメモリ膜５２と、を含む。
【００１７】
シリコン柱５１は、半導体基板１０の上面と交わる方向に延びる。かかる方向は、例えば半導体基板１０の上面に対して垂直、あるいは概ね垂直な方向であり、例えば複数の導電層２２と複数の絶縁層３２とが積層される方向（積層方向Ｖ）と一致する。
【００１８】
具体的には、シリコン柱５１は、選択ゲートＳＧ、絶縁層３３、コントロールゲートＣＧ、絶縁層３２（電極間絶縁層）、及びバックゲートＢＧ内において、積層方向Ｖに延びる。シリコン柱５１は、例えば円柱形である。シリコン柱５１は、それぞれが任意の間隔を保って、半導体基板１０の上面に沿って複数配置される。
【００１９】
メモリ膜５２は、シリコン柱５１の側壁を取り囲む。メモリ膜５２は、例えばトンネル絶縁層、電荷蓄積層、およびブロック絶縁層を有する。トンネル絶縁層は、シリコン柱５１の側壁を取り囲む。電荷蓄積層は、トンネル絶縁層の側壁を取り囲む。ブロック絶縁層は、電荷蓄積層の側壁を取り囲む。トンネル絶縁層は、例えば酸化シリコンまたは窒化シリコン等を含む。電荷蓄積層は、例えば酸化シリコンもしくは窒化シリコン等を含む。電荷蓄積層は、電荷を保持するよう構成される。ブロック絶縁層は、例えば酸化シリコンもしくは窒化シリコン等を含む。
【００２０】
カラム方向Ｃに並ぶ一対のシリコン柱５１は、バックゲートＢＧ内において連結されている。一対のシリコン柱５１と、これらを連結する部分とが、Ｕ字状の形状をなす。シリコン柱５１を連結する部分は、例えば円柱形のシリコン柱５１ｃと、その側壁を囲むメモリ膜５２ｃとを含む。
【００２１】
シリコン柱５１，５１ｃと、その周囲のメモリ膜５２，５２ｃ、および各種ゲートＣＧ，ＳＧ，ＢＧは、メモリセルとしてのメモリセルトランジスタＭＴｒ、選択ゲートトランジスタＳＧＴｒ（ドレイン側選択ゲートトランジスタＳＧＤＴｒおよびソース側選択ゲートトランジスタＳＧＳＴｒ）、およびバックゲートトランジスタＢＴｒを構成する。シリコン柱５１，５１ｃは、これらのトランジスタＭＴｒ，ＳＧＴｒ，ＢＴｒの、チャネルおよびソース／ドレイン拡散層として機能する。例えばコントロールゲートＣＧ、酸化シリコン等からなるブロック絶縁層、窒化シリコン等からなる電荷蓄積層、酸化シリコン等からなるトンネル絶縁層、及びシリコン柱５１は、ＭＯＮＯＳ構造を構成する。
【００２２】
ドレイン側選択ゲートトランジスタＳＧＤＴｒとソース側選択ゲートトランジスタＳＧＳＴｒとの間には、複数のメモリセルトランジスタＭＴｒとバックゲートトランジスタＢＴｒとの電流経路が直列に接続される。これにより、メモリストリングＭＳが構成される。
【００２３】
図１に示されるメモリセルアレイ５には、メモリセルトランジスタＭＴｒ等の各種トランジスタが、３次元にマトリックス状に配置される。メモリセルアレイ５は、これら各種トランジスタの集合体を含む。
【００２４】
［板］
以下に説明する図３（ａ）においては、選択ゲートＳＧ（導電層２３）が上面に示され、選択ゲートＳＧより上層の構成は省略されている。
【００２５】
図２、図３（ａ）に示されるように、ＢｉＣＳメモリ１は、板ＳＴを備える。板ＳＴは、複数のシリコン柱５１の間に配置される。板ＳＴは、複数の導電層２２および複数の絶縁層３２内において積層方向Ｖに延びる。また、板ＳＴは、複数の導電層２２および複数の絶縁層３２内においてロウ方向Ｒに延び、カラム方向Ｃに隣り合うメモリセルトランジスタＭＴｒ間を分離する。
【００２６】
板ＳＴの面のうち、シリコン柱５１と対向する面は凹凸を有する。より具体的には、板ＳＴは、複数の凸部６０と、複数の凹部ＳＴｃとを有する。各凹部ＳＴｃは、隣り合う凸部６０に挟まれて配置される。凸部は、例えば板ＳＴの幅方向の両側において、シリコン柱５１側に突出する。
【００２７】
凸部６０および凹部ＳＴｃは、選択ゲートＳＧ、絶縁層３３、コントロールゲートＣＧ、および絶縁層３２（電極間絶縁層）内において積層方向Ｖに延び、絶縁層３１内のストッパ層ＳＴＰ上に達する。複数の凸部６０はロウ方向Ｒに配列され、それらの間を連結する凹部ＳＴｃがロウ方向Ｒに延びる。
【００２８】
凸部６０は、後述するように、シリコン柱５１及びメモリ膜５２と同じ工程にて一括して形成される。したがって、凸部６０は、例えばシリコン柱５１及びメモリ膜５２と同一材料からなる同様または類似の構成をとりうる。ただし、凸部６０は、メモリセルトランジスタＭＴｒとしての機能を有さないダミーである。凸部６０は、シリコン柱５１及びメモリ膜５２と同様または類似の構成を有していなくともよい。以下においては、凸部６０がシリコン柱５１及びメモリ膜５２と同様の構成を有する場合の構成例について説明する。
【００２９】
凸部６０は、第２ピラーとしてのシリコン柱６１と、絶縁膜６２とを含む。シリコン柱６１は、例えば円柱形である。シリコン柱６１は、それぞれが任意の間隔を保って、半導体基板１０の上面に沿って複数配置される。絶縁膜６２は、シリコン柱６１の側壁を取り囲む。絶縁膜６２は、例えば酸化シリコンや窒化シリコン等を含む。
【００３０】
凹部ＳＴｃは、ロウ方向Ｒに隣り合う凸部６０を連結する。凹部ＳＴｃは、例えば溝の内部に絶縁材が埋め込まれた構成を有する。絶縁膜６２と凹部ＳＴｃ内の絶縁材とは第２絶縁膜に含まれる。第２絶縁膜は、複数のシリコン柱６１を取り囲む。
【００３１】
以上のように、任意の間隔を保って配置される凸部６０を介して、連続的に連なる板ＳＴが配置される。板ＳＴの幅は、板ＳＴによって分離されたメモリセルトランジスタＭＴｒ同士を電気的に絶縁することが可能な寸法を有する。かかる板ＳＴが連続的に連なることで、板ＳＴによる素子分離がなされる。
【００３２】
また、板ＳＴは、選択ゲートＳＧ、及び各層のコントロールゲートＣＧを、ロウ方向Ｒに沿って分離する。各コントロールゲートＣＧが、例えばロウ方向Ｒに沿って一列ごとに分かれていることで、メモリセルトランジスタＭＴｒが高密度に配置された場合にもリーク電流等が低減される。ロウ方向Ｒに沿って分かれた選択ゲートＳＧは交互に、ロウ方向Ｒの一端または他端でそれぞれが接続される。交互に接続された選択ゲートＳＧは、１つおきにドレイン側選択ゲートＳＧＤ、及びソース側選択ゲートＳＧＳとなる。
【００３３】
以下に、板ＳＴの構成例のいくつかを列挙する。
【００３４】
凸部６０は、図３（ａ）の例によらず、種々の形状を取りうる。
【００３５】
例えば、凸部６０が、例えば両側の凹部ＳＴｃの方向に引き伸ばされたような形状を有していてもよい。結果、凸部６０と凹部ＳＴｃとの配列が、図３（ａ）の例とは異なり、上面視でラグビーボールの長手方向における断面を連ねたような形状を有していてもよい。
【００３６】
複数の凸部６０と複数の凹部ＳＴｃとの配列において、上面視で図３（ａ）の形状を有する配列と、ラグビーボールの断面が連なった配列とが混在する等、個々に形が不揃いであってもよい。
【００３７】
シリコン柱６１は、図３（ａ）の例によらず、種々の形状を取りうる。
【００３８】
例えば、シリコン柱６１が、凸部６０両側の凹部ＳＴｃの方向に引き伸ばされたような形状（例えばラグビーボールの長手方向の断面形状）を有していてもよい。このように、シリコン柱５１，６１が共に、同じ断面形状、同じ断面積を有していなくともよい。
【００３９】
シリコン柱６１は、ストッパ層ＳＴＰ上から選択ゲートＳＧまでの全体に亘って延びていなくともよい。この場合、図３（ａ）の例とは異なり、上面視において、シリコン柱６１が識別されなくともよい。
【００４０】
凸部６０が、シリコン柱６１を全く含んでいなくともよい。
【００４１】
複数の凸部６０において、シリコン柱６１の状態が上記いずれかである凸部６０が混在していてもよい。
【００４２】
凸部６０と凹部ＳＴｃとは、図３（ａ）の例によらず、一体化されていてもよい。
【００４３】
「一体化されている」とは、例えば凸部６０と凹部ＳＴｃとの間に境界あるいは界面等が無く、凸部６０と凹部ＳＴｃとが、個々に独立した構成として識別されないことを指す。
【００４４】
複数の凹凸のうち、個々に独立した凸部６０及び凹部ＳＴｃと、一体化された凸部６０及び凹部ＳＴｃとが混在していてもよい。
【００４５】
凹部ＳＴｃは、図３（ａ）の例とは異なる位置に配置されうる。
【００４６】
例えば、凹部ＳＴｃが各凸部６０の中心点を通っていなくともよい。凹部ＳＴｃが凸部６０の中心点からずれて、シリコン柱５１側に偏って配置されていてもよい。結果、凸部６０が、板ＳＴの幅方向の片側においてのみ、突出していてもよい。
【００４７】
ロウ方向に延びる凹部ＳＴｃの配列と、凸部６０の配列とが、完全に平行でなくともよい。結果、凹部ＳＴｃが、ある位置では凸部６０の中心点を通り、ある位置では凸部６０の中心点からずれて配置されるなど、凸部６０に対する凹部ＳＴｃの配置が変化していてもよい。
【００４８】
シリコン柱５１と板ＳＴとの配列パターンが、カラム方向において複数回繰り返される場合に、凹部ＳＴｃのうち、あるものは凸部６０の中心点を通り、あるものは凸部６０の中心点からずれて配置されるなど、凸部６０に対する凹部ＳＴｃの配置が不揃いであってもよい。
【００４９】
［配線］
図１〜図３（ａ）に示されるように、選択ゲートＳＧ上には、絶縁層３４が設けられる。また、シリコン柱５１は、コンタクトＣＴにより、ソース線ＳＬおよびビット線ＢＬに接続される。コンタクトＣＴは、例えば、金属、ポリシリコン、またはシリサイド等の導電材を含む。
【００５０】
ソース線ＳＬは、カラム方向Ｃに隣り合うＵ字状のメモリストリングＭＳの一端同士を接続しつつ、ロウ方向Ｒに延びる。ビット線ＢＬは、カラム方向Ｃに並ぶメモリストリングＭＳ同士を接続しつつ、カラム方向Ｃに延びる。
【００５１】
また、ソース線ＳＬ、バックゲートＢＧ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤのロウ方向Ｒにおける端部には、それぞれコンタクトが接続される。複数のワード線ＷＬの各段には、それぞれコンタクトが接続される。これらのコンタクトは、それぞれ配線に接続される（いずれも図示しない）。
【００５２】
（２）半導体基板上における第１，第２ピラーの配置
図３（ａ）を用いて、本実施形態に係るピラーの配置例について説明する。
【００５３】
シリコン柱５１、シリコン柱６１、および第３ピラーとしての他のシリコン柱６１は、以下のように配置される。
【００５４】
シリコン柱６１は、シリコン柱５１から、半導体基板１０の上面に沿う第１の方向にずれて配置される。半導体基板１０の上面に沿う方向は、例えば半導体基板１０の上面に対して水平、あるいは概ね水平な方向であり、例えばロウ方向Ｒ、カラム方向Ｃ、およびその他複数の方向がありうる。第１の方向は、これら複数の水平方向のうちの任意の方向である。
【００５５】
第３ピラーは、複数のシリコン柱６１のうち、上記第１の方向にあるシリコン柱６１とは異なる他のシリコン柱６１である。第３ピラーは、シリコン柱５１から、半導体基板１０の上面に沿う第２の方向にずれて配置される。第２の方向は、上記第１の方向とは異なる水平方向である。
【００５６】
シリコン柱５１を囲むメモリ膜５２は、シリコン柱６１および第３ピラーを囲む第２絶縁膜（絶縁膜６２、および凹部ＳＴｃの絶縁材）とは分離されている。
【００５７】
図３（ａ）に示されるように、ＢｉＣＳメモリ１において、シリコン柱５１とシリコン柱６１とは、それぞれが規則的な配列で半導体基板１０の上面に沿って配置される。「規則的な配列」とは、例えばシリコン柱５１とシリコン柱６１との間隔、配置、および配列の周期等の少なくともいずれかが一定の秩序に則っていることを指す。ただし、後述するように、「規則的な配列」がメモリストリングＭＳの製造ばらつき等を含んでいてよい。
【００５８】
具体的には、シリコン柱５１とシリコン柱６１とはそれぞれが、例えばロウ方向Ｒに沿って、任意の間隔で配列される。シリコン柱５１の列とシリコン柱６１の列とは、カラム方向Ｃに交互に配置される。つまり、ロウ方向Ｒに配列されるシリコン柱５１の各列の間に、シリコン柱６１が配列される。
【００５９】
上記配列をとることにより、シリコン柱５１とシリコン柱６１とは、それぞれが格子状の交点部分に位置するよう、半導体基板１０の上面に沿って配置される。つまり、シリコン柱５１とシリコン柱６１とを合わせた配列が、半導体基板１０の上面を基準として、半導体基板１０の上方に平面的な広がりをもって格子状に配置される。あるいは、シリコン柱５１とシリコン柱６１とを合わせた配列が、ロウ方向Ｒとカラム方向Ｃとに連なる行列を構成する。
【００６０】
また、ＢｉＣＳメモリ１において、シリコン柱６１と、これと隣り合うシリコン柱５１とのピッチＰは、隣り合うシリコン柱５１同士のピッチＰと等しい。さらに、隣り合うシリコン柱６１同士のピッチＰが、これらのピッチＰと等しくともよい。
【００６１】
シリコン柱５１とシリコン柱６１とのピッチＰは、上面円形のシリコン柱５１の中心点と上面円形のシリコン柱６１の中心点とを結んだ距離である。シリコン柱５１同士のピッチＰは、シリコン柱５１同士の中心点を結んだ距離である。シリコン柱６１同士のピッチＰは、シリコン柱６１同士の中心点を結んだ距離である。なお、シリコン柱６１の中心点は、例えば板ＳＴの凸部６０の中心点と一致する。
【００６２】
このように、シリコン柱５１とシリコン柱６１とは、それぞれが例えば均等の間隔を保って、半導体基板１０の上面に沿って配置される。
【００６３】
ただし、ここで、「各ピッチＰが等しい」ことや、「間隔が均等」であることは、後述するＢｉＣＳメモリ１の製造工程に起因する誤差を含む。
【００６４】
また、ＢｉＣＳメモリ１において、間隔Ｓ１は間隔Ｓ２よりも小さい。
【００６５】
間隔Ｓ１は、メモリ膜５２から、これと隣り合う凸部６０までの間隔である。また例えば、間隔Ｓ１は、メモリ膜５２の上記凸部６０に対向する側の縁から、凸部６０の上記メモリ膜５２に対向する側の縁までの距離である。また例えば、間隔Ｓ１は、メモリ膜５２の縁と凸部６０の縁とを結ぶ最小寸法である。間隔Ｓ２は、凹部ＳＴｃから、これと隣り合うメモリ膜５２までの間隔である。また例えば、間隔Ｓ２は、メモリ膜５２の凹部ＳＴｃに対向する側の縁から、凹部ＳＴｃのメモリ膜５２に対向する側の縁までの距離である。また例えば、間隔Ｓ２は、メモリ膜５２の縁と凹部ＳＴｃの縁とを結ぶ最小寸法である。
【００６６】
また、ＢｉＣＳメモリ１において、間隔Ｓ３が間隔Ｓ２より小さくともよい。間隔Ｓ４が間隔Ｓ２より小さくともよい。
【００６７】
間隔Ｓ３は、メモリ膜５２と、これと隣り合うメモリ膜５２との間隔である。また例えば、間隔Ｓ３は、隣り合うメモリ膜５２の互いに対向する側の縁同士の距離である。また例えば、間隔Ｓ３は、メモリ膜５２の縁同士を結ぶ最小寸法である。間隔Ｓ４は、凸部６０と、これと隣り合う凸部６０との間隔である。また例えば、間隔Ｓ３は、隣り合う凸部６０の互いに対向する側の縁同士の距離である。また例えば、間隔Ｓ４は、凸部６０の縁同士を結ぶ最小寸法である。
【００６８】
（３）ＢｉＣＳメモリの製造方法
図３を用いて本実施形態に係る半導体記憶装置の製造方法について説明する。本実施形態によれば、凸部６０は、シリコン柱５１及びメモリ膜５２が形成される工程にて形成される。
【００６９】
ＢｉＣＳメモリ１の製造方法において、まずは、複数の導電層２２と複数の絶縁層３２とが形成された半導体基板１０が準備される。
【００７０】
具体的には、準備された半導体基板１０の上方には、導電層２１（バックゲートＢＧ）と絶縁層３１とが形成されている。導電層２１には、シリコン柱５１を連結する部分が形成されている。絶縁層３１には、ストッパ層ＳＴＰが形成されている。導電層２１と絶縁層３１との上方には、複数の導電層２２と複数の絶縁層３２とが形成されている。複数の導電層２２と複数の絶縁層３２との上方には、絶縁層３３と導電層２３（選択ゲートＳＧ）とが形成されている。
【００７１】
次に、図３（ｂ）に示される転写膜としてのマスクＭ１を用いて、半導体基板１０の最表面、つまり、導電層２３上に、メモリホール・パターンＭＨｐおよびダミーホール・パターンＤＨｐが転写される。
【００７２】
具体的には、導電層２３上にフォトレジスト膜等が塗布され、マスクＭ１を用いてフォトレジスト膜が露光により現像される。マスクＭ１は、メモリホール・パターンＭＨｐを転写するマスクである。マスクＭ１は、メモリホール・パターンＭＨｐの他、ダミーホール・パターンＤＨｐを有する。
【００７３】
メモリホール・パターンＭＨｐは、複数の円形状の開口を有する。複数の開口は、上面視でシリコン柱５１及びメモリ膜５２と重なる位置に配置される。メモリホール・パターンＭＨｐを介してフォトレジスト膜が露光され、現像されることで、シリコン柱５１及びメモリ膜５２の形成予定位置のフォトレジスト膜が開口される。
【００７４】
なお、メモリホール・パターンＭＨｐは、真円または真円に近い転写パターンが得られるよう、円形の曲率等が調整されていてもよい。こうすることで、後に形成されるシリコン柱５１及びメモリ膜５２の断面が真円または真円に近い形状となる。よって、各メモリセルトランジスタＭＴｒにおいて、シリコン柱５１及びメモリ膜５２がワード線ＷＬから受ける電界の影響が均一化され易くなり、各メモリセルトランジスタＭＴｒの制御性が向上する。ただし、メモリホール・パターンＭＨｐは、円形や真円に近い形状以外の形状であってもよい。
【００７５】
ダミーホール・パターンＤＨｐは、複数の円形状の開口を有する。複数の開口は、凸部６０と同様の配置を有する。ダミーホール・パターンＤＨｐを介してフォトレジスト膜が露光され、現像されることで、凸部６０の形成予定位置のフォトレジスト膜が開口される。
【００７６】
なお、ダミーホール・パターンＤＨｐは、メモリホール・パターンＭＨｐに合わせて円形の曲率等が調整されていてもよい。ダミーホール・パターンＤＨｐはこれ以外の形状であってもよいが、ダミーホール・パターンＤＨｐをメモリホール・パターンＭＨｐと同様のサイズおよび形状に構成することで、マスクＭ１の製作が容易となる。
【００７７】
上記のように、マスクＭ１は、メモリホール・パターンＭＨｐとダミーホール・パターンＤＨｐとを含む複数の円形状のパターンが、規則的に配列されたパターン配置をとる。ただしここで、「規則的な配列」とは、マスクＭ１を製作する際の加工ばらつき等を含む。
【００７８】
次に、これらのパターンＭＨｐ，ＤＨｐが転写されたフォトレジスト膜をマスクとして半導体基板１０上方の各層がエッチングされ、半導体基板１０の上方にメモリホールおよびダミーホールが形成される。
【００７９】
メモリホールは、積層方向Ｖに導電層２３、絶縁層３３、複数の導電層２２および絶縁層３２を貫いて、導電層２１内に延びる。メモリホールは、例えば円筒形状を有する。メモリホールの底部は、導電層２１内に形成された、シリコン柱５１の連結部分上に達する。
【００８０】
ダミーホールは、導電層２３、絶縁層３３、複数の導電層２２および絶縁層３２を貫いて、積層方向Ｖに延びる。ダミーホールは、例えば円筒形状を有する。ダミーホールの底部は、絶縁層３１内に形成されたストッパ層ＳＴＰ上に達する。
【００８１】
次に、メモリホール内にシリコン柱５１及びメモリ膜５２が形成され、ダミーホール内に凸部６０が形成される。
【００８２】
具体的には、メモリホールおよびダミーホール内に、上述したような任意の材料が順次積層される。これにより、メモリホール内にはメモリ膜５２が形成される。このとき、ダミーホール内に、メモリ膜５２と同じ材料からなる絶縁膜６２が形成されてもよい。また、メモリホール内にはシリコン柱５１が形成される。このとき、ダミーホール内に、シリコン柱５１と同じ材料からなるシリコン柱６１が形成されてもよい。
【００８３】
次に、図３（ｃ）に示されるマスクＭ２を用い、導電層２３上に溝パターンＳＴｐが転写される。
【００８４】
具体的には、導電層２３上にフォトレジスト膜等が塗布され、マスクＭ２を用いてフォトレジスト膜が露光により現像される。マスクＭ２は溝パターンＳＴｐを有する。溝パターンＳＴｐは、ロウ方向Ｒに延びる直線状の開口を有する。かかる開口は、凹部ＳＴｃと同様の配置を有し、ただし、連続的に配置される。溝パターンＳＴｐを介してフォトレジスト膜が露光され、現像されることで、凹部ＳＴｃの形成予定位置、および凸部６０と重なる位置のフォトレジスト膜が、連続的なスリット状に開口される。
【００８５】
次に、溝パターンＳＴｐが転写されたフォトレジスト膜をマスクとして半導体基板１０上方の各層がエッチングされ、半導体基板１０の上方に溝が形成される。
【００８６】
上記溝は、導電層２２，２３及び絶縁層３１，３２を積層方向Ｖに貫いて、ロウ方向Ｒに断続的に延びる。つまり、主に、凸部６０の形成位置を除く凹部ＳＴｃの形成予定位置に、断続的なスリット状の溝が形成される。ただし、凸部６０の一部または全部がエッチングされても構わない。上記溝の底部は、絶縁層３１内に形成されたストッパ層ＳＴＰ上に達する。
【００８７】
次に、上記の溝内に凹部ＳＴｃが形成される。
【００８８】
具体的には、上記溝内に例えば絶縁材が埋め込まれる。凸部６０の一部または全部がエッチングされた場合には、その部分にも絶縁材が埋め込まれてもよい。
【００８９】
以上により、凸部６０と凹部ＳＴｃとを備える板ＳＴが形成される。なお、パターンの露光、現像時の位置合わせ精度や、加工ばらつき等により、凸部６０と凹部ＳＴｃとの位置関係が多少ずれることがあっても、素子分離が可能な範囲内であれば許容される。このようなずれによって、板ＳＴの幅方向の片側にシリコン柱５１が配置される場合において、凸部６０が板ＳＴの幅方向の片側にしか突出しないこととなってもよい。
【００９０】
また、以上により、ＢｉＣＳメモリ１のメモリストリングＭＳが製造される。ただし、メモリストリングＭＳの製造方法や工程順等はこれに限られない。例えば、メモリホール・パターンＭＨｐおよびダミーホール・パターンＤＨｐと、溝パターンＳＴｐとの露光順や、シリコン柱５１並びにメモリ膜５２、および凸部６０と、板ＳＴとの形成順等は、適宜入れ替えられてもよい。
【００９１】
（４）本実施形態にかかる効果
本実施形態によれば、以下の１つまたは複数の効果を奏する。
【００９２】
（Ａ）本実施形態によれば、板ＳＴの面のうち、シリコン柱５１と対向する面は凹凸を有する。
【００９３】
（Ｂ）本実施形態によれば、板ＳＴの凸部６０の中心点と、これと隣り合うシリコン柱５１の中心点とは、半導体基板１０の上面に沿って規則的な配列で配置される。つまり、シリコン柱５１とシリコン柱６１とは、半導体基板１０の上面に沿って規則的な配列で配置される。
【００９４】
これらの構成（Ａ），（Ｂ）により、以下に述べる理由から、ＢｉＣＳメモリ１の製造工程において、メモリホールの加工精度を向上させることができる。
【００９５】
図４（ａ）に示されるように、比較例のＢｉＣＳメモリでは、Ｕ字状のメモリストリングＭＳｒの端部が、ロウ方向Ｒに沿って配列される。連続的な直線状の板ＳＴｒが、メモリストリングＭＳｒの各列の間を通ってロウ方向Ｒに延びる。このようなＢｉＣＳメモリは、例えば図４（ｂ），（ｃ）のマスクＭ１ｒ，Ｍ２ｒをそれぞれ用いて製造される。マスクＭ１ｒは、メモリホール・パターンＭＨｐｒを有する。マスクＭ２ｒは、連続的なスリット状の溝パターンＳＴｐｒを有する。
【００９６】
図４（ｂ）に示されるように、メモリホール・パターンＭＨｐｒは、板ＳＴｒが形成される個所には配置されない。このため、マスクＭ１ｒにおいては、ロウ方向Ｒのパターン間隔よりも、カラム方向Ｃのパターン間隔が広くなってしまう。これをメモリストリングＭＳｒ形成後の図４（ａ）でみると、例えば板ＳＴｒを挟んでカラム方向Ｃで対向するメモリストリングＭＳｒ同士のピッチＰ１が、ロウ方向Ｒに隣り合うメモリストリングＭＳｒ同士のピッチＰ２よりも大きくなってしまう。
【００９７】
また、ＢｉＣＳメモリの製造時には、メモリストリングＭＳｒの形成工程における位置ばらつきと、板ＳＴｒの形成工程における位置ばらつきとが発生する場合がある。メモリストリングＭＳｒと板ＳＴｒとは、例えばこれらの位置ばらつきを考慮に入れ、互いに干渉し合って短絡や断線等が起こらないよう、充分な間隔を空けて配置される。よって、上述のピッチＰ１とピッチＰ２との差が、いっそう大きくなってしまう。
【００９８】
このように、メモリホール・パターンＭＨｐｒが規則的なピッチで配置されていない場合、露光、現像の精度が落ちてしまうことがある。つまり、メモリホール・パターンＭＨｐｒの規則性が崩れた部分で、光近接効果による干渉作用が強まり、例えば転写パターンが真円とならず楕円形に形成されてしまうことがある。この場合、後に形成されるメモリセルトランジスタにおいては、ワード線ＷＬからの電界の影響が円周上の位置によってばらついてしまう。図４（ｂ）に破線で示されるように、あらかじめメモリホール・パターンＭＨｐｒの曲率を調整したとしても、転写パターンが真円となるよう補正を図ることには限界がある。
【００９９】
本実施形態によれば、板ＳＴが形成される個所にはダミーホール・パターンＤＨｐが配置される。これにより形成されるシリコン柱６１と、シリコン柱５１とが、それぞれ格子状の交点部分に位置するよう、半導体基板１０の上面に沿って配置される。このとき、例えばシリコン柱６１と、これと隣り合うシリコン柱５１とのピッチＰは、隣り合うシリコン柱５１同士のピッチＰと等しい。
【０１００】
よって、規則的な円形状パターンを有するマスクＭ１を用いて、メモリホール・パターンＭＨｐを転写することができる。結果、転写パターンが楕円形になるなどの、露光や現像に伴う転写不良等を抑制することができる。これにより、シリコン柱５１及びメモリ膜５２において、所望の断面形状を有するメモリストリングＭＳが得られ易くなり、例えばワード線ＷＬからの電界の影響のばらつきが抑制される。
【０１０１】
（Ｂ）本実施形態によれば、板ＳＴの凸部６０からこれと隣り合うシリコン柱５１のメモリ膜５２までの間隔Ｓ１は、板ＳＴの凹部ＳＴｃからこれと隣り合うシリコン柱５１のメモリ膜５２までの間隔Ｓ２よりも小さい。このようなパターン配置とすることで、メモリストリングＭＳをより高密度に配置することができる。
【０１０２】
上述の比較例のように、例えば図４（ｂ），（ｃ）のマスクＭ１ｒを用いて、メモリストリングＭＳｒを形成する場合、不規則パターンによる光近接効果の影響により、マスクＭ１ｒのパターン間隔を小さくすることには限界がある。
【０１０３】
本実施形態によれば、規則的なパターンを有するマスクＭ１を用いてメモリホール・パターンＭＨｐが転写される。これにより、露光や現像に伴う転写不良等を抑制しつつ、メモリホール・パターンＭＨｐ、ひいては、メモリストリングＭＳをより高密度に配置することができる。つまり、例えば間隔Ｓ１が間隔Ｓ２よりも小さくなるよう、メモリストリングＭＳや板ＳＴを配置することができる。
【０１０４】
（Ｃ）本実施形態によれば、凸部６０は、シリコン柱５１及びメモリ膜５２が形成される工程にて形成される。これにより、ダミーである凸部６０の形成工程を、メモリストリングＭＳを形成する工程の中に容易に組み込むことができる。シリコン柱５１及びメモリ膜５２と、凸部６０とを一括形成できるので、工程数を増やす必要もない。よって、製造工程の煩雑化や製造コストの増大を抑えることができる。
【０１０５】
（Ｄ）本実施形態によれば、ダミーホール・パターンＤＨｐは、メモリホール・パターンＭＨｐを転写するマスクＭ１に形成されたパターンにより、導電層２２および絶縁層３２の上方に転写される。これにより、メモリホール・パターンＭＨｐとダミーホール・パターンＤＨｐとを一括形成できる。これらのパターン転写に１種類のマスクＭ１を用意すればよく、加工変換差等の管理も容易となる。
【０１０６】
また、上記（Ｄ）の構成により、メモリホール・パターンＭＨｐを転写するマスクＭ１が規則的なパターン配置となり、メモリホールの加工精度が向上するともいえる。
【０１０７】
＜第２実施形態＞
以下に、本実施形態に係る半導体記憶装置について、図５を用いて説明する。
【０１０８】
（１）ＢｉＣＳメモリの構成例および製造方法
本実施形態に係る半導体記憶装置としてのＢｉＣＳメモリ２では、シリコン柱５１ｓ及びメモリ膜５２ｓと板ＳＴｓとが、同一の工程で一括形成される点が、上述の実施形態とは異なる。
【０１０９】
すなわち、本実施形態によれば、凸部６０ｓは、シリコン柱５１ｓ及びメモリ膜５２ｓが形成される工程にて形成される。凹部ＳＴｃｓは、シリコン柱５１ｓ及びメモリ膜５２ｓが形成される工程にて形成される。
【０１１０】
図５（ｂ）に示される転写膜としてのマスクＭｓは、メモリホール・パターンＭＨｐｓを転写するマスクである。マスクＭｓは、メモリホール・パターンＭＨｐｓの他、ダミーホール・パターンＤＨｐｓ、および溝パターンＳＴｐｓを有する。
【０１１１】
メモリホール・パターンＭＨｐｓとダミーホール・パターンＤＨｐｓとは、それぞれが格子状の交点部分に位置するよう配置される。溝パターンＳＴｐｓは、ロウ方向Ｒに配列されるダミーホール・パターンＤＨｐｓと重なるよう配置される。より具体的には、メモリホール・パターンＭＨｐｓとダミーホール・パターンＤＨｐｓとは、複数の円形状の開口を有する。溝パターンＳＴｐｓは、ロウ方向Ｒに延びる直線状の開口を有する。メモリホール・パターンＭＨｐｓの開口は、上面視でシリコン柱５１ｓ及びメモリ膜５２ｓと重なる位置に配置される。ダミーホール・パターンＤＨｐｓの開口は、凸部６０と同様の配置を有する。溝パターンＳＴｐｓの開口は、凹部ＳＴｃｓと同様の配置を有する。
【０１１２】
このようなマスクＭｓを用いて導電層２３上にマスクＭｓのパターンを転写し、さらにエッチング処理を施すことで、メモリホールと、溝により互いに連結されたダミーホールとが形成される。これらに上述の任意の材料を充填することで、図５（ａ）に示されるように、シリコン柱５１ｓ、メモリ膜５２ｓ、凸部６０ｓ、および凹部ＳＴｃｓが形成される。
【０１１３】
メモリ膜５２ｓの材料をメモリホール内に充填（積層）する工程では、ダミーホール内の少なくとも一部、およびダミーホールを連結する溝内のほぼ全域にも同じ材料が充填され、絶縁膜６２ｓが形成される。ダミーホール内が、すべて絶縁膜６２ｓで充填されてもよい。シリコン柱５１ｓの材料をメモリホール内に充填（積層）する工程では、ダミーホール内の少なくとも一部に同じ材料が充填され、シリコン柱６１ｓが形成されてもよい。
【０１１４】
これにより、凹部ＳＴｃｓ内には、メモリ膜５２ｓや絶縁膜６２ｓと同じ材料からなる絶縁材が充填される。よって、板ＳＴｓが素子分離の機能を有することとなる。
【０１１５】
以上により、本実施形態に係るメモリストリングＭＳｓが製造される。
【０１１６】
（２）本実施形態にかかる効果
本実施形態によれば、上記実施形態の効果のほか、以下の１つまたは複数の効果を奏する。
【０１１７】
（Ａ）本実施形態によれば、凸部６０ｓおよび凹部ＳＴｃｓは、シリコン柱５１ｓ及びメモリ膜５２ｓが形成される工程にて形成される。これにより、メモリストリングＭＳｓと板ＳＴｓとを一括して形成することができ、製造工程を削減して製造コストを抑えることができる。
【０１１８】
（Ｂ）本実施形態によれば、ダミーホール・パターンＤＨｐｓおよび溝パターンＳＴｐｓは、マスクＭｓに形成されたパターンにより複数の導電層２２および複数の絶縁層３２上に転写される。これにより、製造工程で用いられるマスク数を削減することができ、加工変換差等の管理等が容易となる。溝パターンＳＴｐｓを別途、転写する必要がないので、位置合わせの手間が省け、また、位置ずれ等の不良も抑制できる。よって、製造コストを抑えることができる。また、メモリホール・パターンＭＨｐｓと溝パターンＳＴｐｓとの露光、現像時の位置合わせマージンをとる必要がなく、メモリストリングＭＳｓを高密度化することができる。
【０１１９】
（Ｃ）本実施形態によれば、メモリホール・パターンＭＨｐｓを露光限界付近の直径とし、溝パターンＳＴｐｓを露光限界未満の幅とすることで、よりいっそうメモリストリングＭＳｓの高密度化を図ることも可能である。光近接効果を利用して、溝パターンＳＴｐｓとダミーホール・パターンＤＨｐｓとの干渉を意図的に引き起こせば、本来、露光されない溝パターンＳＴｐｓであっても露光されうる。このように、露光限界未満の寸法を含む領域にまで全体の構成を微細化することができる。よって、メモリホール・パターンＭＨｐｓをいっそう高密度に配置することができ、メモリストリングＭＳｓが高密度化される。
【０１２０】
（Ｄ）本実施形態によれば、メモリホール内に充填される絶縁材と、溝内に充填される絶縁材とを同じ材料とすることができる。これにより、材料種を削減してコストダウンを図ることができる。
【０１２１】
＜他の実施形態＞
以上のように、各実施形態を説明したが、これらの実施形態は、例として提示したものであり、これらの実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を限定するものではない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、実施段階ではその要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。
【０１２２】
上記実施形態では、シリコン柱５１及びメモリ膜５２と、凸部６０とが、例えば図３（ａ）に示されるように配置される例について説明したが、これに限られない。規則的なパターン配置の転写膜を用いることができれば、第１ピラーと第２ピラーとがどのように配置されていてもよい。例えば、板とそれに付随する凸部とを、第１ピラーの１列ごとではなく複数列ごとに設けてもよい。
【０１２３】
上記実施形態では、図３（ａ）に示されるように、間隔Ｓ１が間隔Ｓ２よりも小さい例について説明したが、これに限られない。例えば、第２ピラーと周囲の絶縁膜の直径以上の幅を有するよう板を構成し、間隔Ｓ１が間隔Ｓ２よりも小さくならないこととしてもよい。
【０１２４】
上記実施形態では、メモリストリングＭＳが、シリコン柱５１及びメモリ膜５２とシリコン柱５１を連結する部分とを有するＵ字状である例について説明したが、これに限られない。例えば、メモリストリングが連結部を有さないＩ字状に構成されていてもよい。
【０１２５】
その他、メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報（米国特許出願１２／４０７，４０３号）に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報（米国特許出願１２／４０６，５２４号）、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報（米国特許出願１２／６７９，９９１号）“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報（米国特許出願１２／５３２，０３０号）に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０１２６】
上述の実施形態等では、メモリセルの記憶方式は２値記憶方式、多値記憶方式等を問わない。多値記憶方式のメモリセルにおける、読み出し動作、書き込み動作、および消去動作の例について、以下に詳述する。
【０１２７】
例えば、多値レベルの読み出し動作では、閾値電圧を低い方から順に、Ａレベル、Ｂレベル、およびＣレベルなどとする。かかる読み出し動作において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であってもよい。Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であってもよい。Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であってもよい。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であってよい。
【０１２８】
書き込み動作は、プログラム動作とベリファイ動作とを含む。書き込み動作においては、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であってもよい奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であってもよい。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であってよい。
【０１２９】
消去動作においては、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であってもよい。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であってよい。
【０１３０】
また、上述の実施形態等は、平面ＮＡＮＤ型フラッシュメモリに対しても適用可能である。平面ＮＡＮＤ型フラッシュメモリは、メモリセルが平面に配列されたＮＡＮＤ型フラッシュメモリである。この場合、メモリセルは、例えば以下のような構造であってもよい。
【０１３１】
メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有している。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有している。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有している。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを形成することができる。
【０１３２】
＜付記＞
以下に、実施形態の好ましい態様について付記する。
【０１３３】
（付記１）
実施形態の一態様によれば、
半導体基板の上方に配置され、導電層および絶縁層の組と、
前記導電層および絶縁層の組の内部に前記半導体基板の第１面と交わる方向に延びる複数のピラーと、
前記複数のピラー間に配置され、前記複数のピラーに対向するように前記導電層および絶縁層の組の内部に設けられる板と、を備え、
前記板の前記ピラーに対向する面は凹凸を有する
半導体記憶装置が提供される。
【０１３４】
（付記１１）
付記１の半導体記憶装置によれば、
前記板は、
前記板の幅方向の両側において前記複数のピラー側に突出する複数の凸部と、
前記複数の凸部うち、隣り合う凸部に１つ１つが挟まれた複数の凹部と、を有する。
【０１３５】
（付記１２）
付記１１の半導体記憶装置によれば、
前記板の凸部の中心点と前記ピラーの中心点とは、
それぞれが格子状の交点部分に位置するよう、前記半導体基板の前記第１面に沿って配置される。
【０１３６】
（付記２）
実施形態の他の態様によれば、
半導体基板の上方に配置され、導電層および絶縁層の組と、
前記導電層および絶縁層の組の内部に前記半導体基板の第１面と交わる方向に延びる複数の第１ピラーと、
前記導電層および絶縁層の組の内部に前記半導体基板の前記第１面と交わる方向に延びる複数の第２ピラーと、
前記導電層および絶縁層の組の内部に前記第１ピラーに対向するように設けられ、前記複数の第２ピラーのうち、隣り合う第２ピラー同士を連結する凹部と、を備え、
前記第１ピラーと前記第２ピラーとは、前記半導体基板の前記第１面に沿って規則的な配列で配置される
半導体記憶装置が提供される。
【０１３７】
（付記３）
実施形態のさらに他の態様によれば、
半導体基板の上方に配置され、導電層および絶縁層の組と、
前記導電層および絶縁層の組の内部に前記半導体基板の第１面と交わる方向に延びる第１ピラーと、
前記第１ピラーから、前記半導体基板の前記第１面に沿う第１の方向にずれて配置され、前記導電層および絶縁層の組の内部に前記半導体基板の前記第１面と交わる方向に延びる第２ピラーと、
前記第１ピラーから、前記半導体基板の前記第１面に沿う第２の方向にずれて配置され、前記導電層および絶縁層の組の内部に前記半導体基板の前記第１面と交わる方向に延びる第３ピラーと、
前記第１ピラーを囲む第１絶縁膜と、
前記第２ピラーおよび前記第３ピラーを囲む第２絶縁膜と、を備え、
前記第１絶縁膜は、前記第２絶縁膜とは分離されている
半導体記憶装置が提供される。
【符号の説明】
【０１３８】
１    ＢｉＣＳメモリ（半導体記憶装置）
１０    半導体基板
２１〜２３  導電層
３１〜３３  絶縁層
５１    シリコン柱（第１ピラー）
６１    シリコン柱（第２ピラー）
ＳＴ    板
【図１】
2016058494.tif 000003
【図２】
2016058494.tif 000004
【図３】
2016058494.tif 000005
【図４】
2016058494.tif 000006
【図５】
2016058494.tif 000007