(57)【要約】【課題】光電変換膜により得られた電荷を効率よく検出することができる積層型撮像装置および信号処理方法を提供する。【解決手段】実施形態の積層型撮像装置は、光電変換膜、第１トランジスタ、第１コンデンサ、第２コンデンサ、初期化回路部、制御部を備える。前記光電変換膜は、半導体基板上に積層されている。第１コンデンサは、前記第１トランジスタのドレインに接続されている。前記第２コンデンサはソースに接続されている。前記初期化回路部は、前記第１及び第２コンデンサの電荷の総量を一定とし、且つ、前記第２コンデンサの電荷量が所定量となるように、前記第１及び第２コンデンサを初期化する。前記制御部は、露光による電荷量に応じて、前記第２コンデンサから前記第１コンデンサに電荷を移動させる。前記信号処理部は、前記第１コンデンサの電圧から信号成分を生成する。【選択図】図１
2016058918.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層された光電変換膜と、
前記光電変換膜により生成された電荷が供給されるゲートを有する第１トランジスタと、
前記第１トランジスタのドレインに電気的に接続された第１コンデンサと、
前記第１トランジスタのソースに電気的に接続された第２コンデンサと、
前記第１コンデンサ及び前記第２コンデンサの電荷の総量を一定とし、且つ、前記第２コンデンサの電荷量が所定量となるように、前記第１コンデンサ及び前記第２コンデンサの電荷量を初期化する初期化回路部と、
前記初期化回路部による初期化後に、露光により前記光電変換膜が生成した電荷量に応じて、前記第２コンデンサから前記第１コンデンサに向けて前記第１トランジスタを通じて電荷を移動させる制御部と、
前記第１コンデンサの電圧から前記光電変換膜により生成された電荷量に基づく信号成分を生成する信号処理部と、
を備えた積層型撮像装置。
【請求項２】
前記第２コンデンサは、前記第１トランジスタのソースに電気的に接続された第１電極と、絶縁体を挟んで前記第１電極と対向する第２電極と、を有し、
前記初期化回路部は、
露光前に前記第２コンデンサの前記第２電極を第１電圧にバイアスして前記第２コンデンサの電荷をオーバーフローさせることにより、前記第１トランジスタを通じて前記第２コンデンサから前記第１コンデンサに電荷を移動させ、
前記制御部は、露光後に前記第２コンデンサの前記第２電極を第２電圧にバイアスして前記第２コンデンサの電荷をオーバーフローさせることにより、前記第１トランジスタを通じて前記第２コンデンサから前記第１コンデンサに電荷を移動させる、請求項１に記載の積層型撮像装置。
【請求項３】
前記第１コンデンサ及び前記第２コンデンサは、前記半導体基板に形成されたトレンチ構造を有するコンデンサである、請求項１または２に記載の積層型撮像装置。
【請求項４】
前記初期化回路部は、
ドレインに第１リセット電圧が印加され、ゲートに第１リセット信号が供給され、ソースに前記光電変換膜の電極が接続された第２トランジスタと、
ドレインに第２リセット電圧が印加され、ゲートに第２リセット信号が供給され、ソースに前記第１トランジスタのドレインが接続された第３トランジスタと、
ドレインに前記第１トランジスタのソースが接続され、ゲートに第３リセット信号が供給され、ソースに基準電圧が印加された第４トランジスタと、
前記第１コンデンサの電圧を画素信号線に転送するための第５トランジスタと、
を備え、
前記第１リセット電圧は、前記基準電圧よりも高い電圧であり、且つ、前記第２リセット電圧は、前記基準電圧よりも低い電圧である、請求項３に記載の積層型撮像装置。
【請求項５】
積層型撮像装置において実施される信号処理方法であって、
前記積層型撮像装置は、
半導体基板上に積層された光電変換膜と、
前記光電変換膜により生成された電荷が供給されるゲートを有する第１トランジスタと、
前記第１トランジスタのドレインに電気的に接続された第１コンデンサと、
前記第１トランジスタのソースに電気的に接続された第２コンデンサと、
制御部と、
信号処理部と、
を備えて構成され、
前記制御部が、前記初期化回路部による初期化後に、露光により前記光電変換膜が生成した電荷量に応じて、前記第２コンデンサから前記第１コンデンサに向けて前記第１トランジスタを通じて電荷を移動させる第１段階と、
前記信号処理部が、前記第１コンデンサの電圧から前記光電変換膜により生成された電荷量に基づく信号成分を生成する第２段階と、
を含む信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、積層型撮像装置および信号処理方法に関する。
【背景技術】
【０００２】
固体撮像装置の一つとしてＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサがある。近年、イメージセンサの微細化に伴い、感度の低下が問題となっている。この問題を解決するため、有機膜等の光電変換膜を用いた積層型撮像装置の開発が推し進められている。積層型撮像装置では、トランジスタが形成された半導体基板上に光電変換膜が積層される。このため、１画素あたりの面積を小さくすることができると共に、効率よく受光することができる。従って、画素を微細化しても、感度の低下を抑制することが期待できる。
【０００３】
積層型撮像装置を実現する一つの手法として、フォトダイオードを用いた従来の固体撮像装置の構成において、フォトダイオードを光電変換膜に置き換える手法が考えられる。この手法によれば、光電変換膜の電極を半導体基板上のリセット用トランジスタの不純物拡散領域（ソース・ドレイン）と電気的に接続する必要上、リセット用トランジスタの不純物拡散領域内に高濃度不純物領域を形成する必要がある。
【０００４】
しかしながら、リセット用トランジスタの不純物拡散領域内に高濃度不純物領域を形成すると、この高濃度不純物領域がポテンシャルの井戸を形成する。このため、光電変換膜によって得られた電荷の一部が高濃度不純物領域に捕獲され、その電荷を効率よく検出することが困難になるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１３０３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、光電変換膜により得られた電荷を効率よく検出することができる積層型撮像装置および信号処理方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の積層型撮像装置は、光電変換膜と、第１トランジスタと、第１コンデンサと、第２コンデンサと、初期化回路部と、制御部と、を備える。前記光電変換膜は、半導体基板上に積層されている。第１コンデンサは、前記第１トランジスタのドレインに電気的に接続されている。前記第２コンデンサは、前記第１トランジスタのソースに電気的に接続されている。前記初期化回路部は、前記第１コンデンサ及び前記第２コンデンサの電荷の総量を一定とし、且つ、前記第２コンデンサの電荷量が所定量となるように、前記第１コンデンサ及び前記第２コンデンサの電荷量を初期化する。前記制御部は、前記初期化回路部による初期化後に、露光により前記光電変換膜が生成した電荷量に応じて、前記第２コンデンサから前記第１コンデンサに向けて前記第１トランジスタを通じて電荷を移動させる。前記信号処理部は、前記第１コンデンサの電圧から前記光電変換膜により生成された電荷量に基づく信号成分を生成する。
【０００８】
実施形態の信号処理方法は、積層型撮像装置において実施される信号処理方法であって、前記積層型撮像装置は、半導体基板上に積層された光電変換膜と、前記光電変換膜により生成された電荷が供給されるゲートを有する第１トランジスタと、前記第１トランジスタのドレインに電気的に接続された第１コンデンサと、前記第１トランジスタのソースに電気的に接続された第２コンデンサと、制御部と、信号処理部と、を備えて構成され、第１段階と、第２段階とを含む。前記第１段階では、前記制御部が、前記初期化回路部による初期化後に、露光により前記光電変換膜が生成した電荷量に応じて、前記第２コンデンサから前記第１コンデンサに向けて前記第１トランジスタを通じて電荷を移動させる。前記第２段階では、前記信号処理部が、前記第１コンデンサの電圧から前記光電変換膜により生成された電荷量に基づく信号成分を生成する。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の積層型撮像装置の全体構成例を示すブロック図。
【図２】第１実施形態の積層型撮像装置に備えられた画素の回路構成例を示す図。
【図３】第１実施形態の積層型撮像装置に備えられた画素のデバイス構造例を示す図。
【図４】第１実施形態の積層型撮像装置の動作の流れの一例を示すフローチャート。
【図５】第１実施形態の積層型撮像装置の動作を説明するためのタイミングチャート。
【図６】第１実施形態の積層型撮像装置の動作の各過程における画素の内部ノードのポテンシャルの一例を示す図。
【発明を実施するための形態】
【００１０】
以下、実施形態の積層型撮像装置および信号処理方法を、図面を参照して説明する。
なお、以下の説明において、実施形態の積層型撮像装置の構成要素間の電気的な接続は、直接的な接続であってもよく、間接的な接続であってもよい。例えば、ＭＯＳトランジスタのソースとコンデンサの電極とが接続される場合、ＭＯＳトランジスタのソースを形成する不純物拡散領域とコンデンサの電極を形成する部材とが直接的に接続されてもよく、他の任意の導電部材を介してＭＯＳトランジスタのソースとコンデンサの電極とが間接的に接続されてもよい。
【００１１】
（第１実施形態）
図１は、第１実施形態の積層型撮像装置１の全体構成例を示すブロック図である。
積層型撮像装置１は、画素アレイ２、垂直走査部３、水平走査部４、制御部５を備えている。画素アレイ２は、マトリックス状に配列された複数の画素２０を備えている。画素アレイ２の行方向には、垂直走査部３から出力された選択信号ＳＥＬを画素２０に伝送するための複数の選択信号線３−Ａ１，３−Ａ２，…，３−Ａｎ（ｎは自然数）が設けられている。以下では、選択信号線３−Ａｉ（ｉは、１≦ｉ≦ｎなる自然数）は、複数の選択信号線３−Ａ１，３−Ａ２，…，３−Ａｎのうちの一つを指す。
【００１２】
画素アレイ２の行方向には、垂直走査部３から出力されたリセット信号群ＲＳＴ及び制御信号ＣＴＬを伝送するための複数の制御信号線３−Ｂ１，３−Ｂ２，…，３−Ｂｎが、上記の複数の選択信号線３−Ａ１，３−Ａ２，…，３−Ａｎと平行に設けられている。以下では、制御信号線３−Ｂｉは、複数の制御信号線３−Ｂ１，３−Ｂ２，…，３−Ｂｎのうちの一つを指す。
【００１３】
画素アレイ２の列方向には、画素２０から出力された画素信号（符号なし）を水平走査部４に伝送するための複数の画素信号線４−１，４−２，…，４−ｍ（ｍは自然数）が設けられている。以下では、画素信号線４−ｊ（ｊは、１≦ｊ≦ｍなる自然数）は、複数の画素信号線４−１，４−２，…，４−ｍのうちの一つを指す。
画素アレイ２を構成する複数の画素２０は、複数の選択信号線３−Ａ１，３−Ａ２，…，３−Ａｎと複数の画素信号線４−１，４−２，…，４−ｍとの交差領域に配置されている。
【００１４】
図２は、第１実施形態の積層型撮像装置１に備えられた画素２０の回路構成例を示す図である。図２において、カラムアンプ４０−ｊは、図１に示す水平走査部４の構成要素であり、画素信号線４−１，４−２，…，４−ｍにそれぞれ接続されたカラムアンプのうちの一つである。なお、図２には、画素信号線４−ｊに一つの画素２０が接続された構成が示されているが、画素信号線４−ｊには、図１に示す画素アレイ２の１列分に相当する複数の画素２０が接続されている。
【００１５】
画素２０には、上述の垂直走査部３から、第１リセット信号ＲＳＴＡ、第２リセット信号ＲＳＴＢ、第３リセット信号ＲＳＴＣ、制御信号ＣＴＬ、選択信号ＳＥＬが供給される。また、画素２０には、第１リセット電圧ＶＲＳＴＡ、第２リセット電圧ＶＲＳＴＢ、基準電圧ＶＲＥＦ、バイアス電圧ＶＢＩＳ、グランド電位（ＧＮＤ）が供給される。第１実施形態では、説明の理解の容易化のため、第１リセット電圧ＶＲＳＴＡを０．８Ｖとし、第２リセット電圧ＶＲＳＴＢを２．５Ｖとし、基準電圧ＶＲＥＦを１．０Ｖとし、バイアス電圧ＶＢＩＳを１０Ｖとする。ここで、第１実施形態では、第１リセット電圧ＶＲＳＴＡ、第２リセット電圧ＶＲＳＴＢ、基準電圧ＶＲＥＦの大小関係は、ＶＲＳＴＢ＞ＶＲＥＦ＞ＶＲＳＴＡに設定されている。このような条件を満足する限りにおいて、上記の第１リセット電圧ＶＲＳＴＡ、第２リセット電圧ＶＲＳＴＢ、基準電圧ＶＲＥＦの各値は任意に設定し得る。また、バイアス電圧ＶＢＩＳの値も、後述する光電変換膜（光電変換部）２１の内部で生成された電荷（正孔・電子対）を光電変換膜２１の電極に移動させ得ることを限度に任意である。
【００１６】
画素２０は、光電変換膜２１と、ｎチャネル型のＭＯＳトランジスタ２２，２３，２５，２７，２８と、第１コンデンサ２４と、第２コンデンサ２６とを備えている。光電変換膜２１は、有機膜から構成されているものとする。ただし、この例に限定されず、半導体基板上に積層可能であることを限度として、任意の光電変換膜を用いることができる。光電変換膜２１の第１電極（陰極）には、バイアス電圧ＶＢＩＳとして１０Ｖが印加されている。光電変換膜２１の第２電極（陽極）は、ＭＯＳトランジスタ２５のゲートに接続されている。露光時に光電変換膜２１に光が照射されると、光電変換膜２１で正孔・電子対が生成され、電子による負電荷は第１電極（陰極）を通じてバイアス電圧ＶＢＩＳの供給電源に吸収される。また、正孔による正電荷は、光電変換膜２１の第２電極（陽極）から排出され、ＭＯＳトランジスタ２５のゲートに供給される。
【００１７】
ＭＯＳトランジスタ２２のドレインには、第１リセット電圧ＶＲＳＴＡとして０．８Ｖが印加され、ＭＯＳトランジスタ２２のゲートには第１リセット信号ＲＳＴＡが印加される。ＭＯＳトランジスタ２２のソースは、光電変換膜２１の第２電極（陽極）に接続されると共に、ＭＯＳトランジスタ２５のゲートに接続されている。
【００１８】
ＭＯＳトランジスタ２３のドレインには、第２リセット電圧ＶＲＳＴＢとして２．５Ｖが印加され、ＭＯＳトランジスタ２３のゲートには第２リセット信号ＲＳＴＢが印加される。ＭＯＳトランジスタ２３のソースは、ＭＯＳトランジスタ２５のドレインと接続されている。第１実施形態では、後述するように、ＭＯＳトランジスタ２３のソースは、第１コンデンサ２４を形成するＭＯＳ容量の基板側電極およびＭＯＳトランジスタ２５のドレインと一体的に半導体基板上に形成されており、ＭＯＳトランジスタ２３のソースは、第１コンデンサ２４を形成するＭＯＳ容量の基板側電極を通じてＭＯＳトランジスタ２５のドレインと接続されている。
【００１９】
ＭＯＳトランジスタ２７のドレインは、ＭＯＳトランジスタ２５のソースと接続され、ＭＯＳトランジスタ２７のゲートには、第３リセット信号ＲＳＴＣが印加される。第１実施形態では、後述するように、ＭＯＳトランジスタ２７のドレインは、第２コンデンサ２６を形成するＭＯＳ容量の基板側電極およびＭＯＳトランジスタ２５のソースと一体的に半導体基板上に形成されており、ＭＯＳトランジスタ２７のドレインは、第２コンデンサ２６を形成するＭＯＳ容量の基板側電極を通じてＭＯＳトランジスタ２５のソースと接続されている。ＭＯＳトランジスタ２７のソースには、基準電圧ＶＲＥＦとして１．０Ｖが印加されている。
【００２０】
第１コンデンサ２４は、絶縁体を挟んで対向配置された第１電極および第２電極を備える。ＭＯＳトランジスタ２５のドレインには、第１コンデンサ２４の第１電極が電気的に接続されている。第１コンデンサ２４の第２電極は、所定電位（例えばグランド電位）に固定されている。従って、第１コンデンサ２４は、ＭＯＳトランジスタ２５のドレインと所定電位との間に電気的に接続されている。第１コンデンサ２４は、プレーナ構造を有するＭＯＳ(Metal Oxide Semiconductor)容量である。第１コンデンサ２４の第１電極は、ＭＯＳ容量の基板側電極であり、第１コンデンサ２４の第２電極は、ＭＯＳ容量のゲート側電極である。ただし、第１コンデンサ２４は、トレンチ構造を有する例えばＭＩＭ(Metal Insulator Metal)容量等のコンデンサであってもよい。
【００２１】
第２コンデンサ２６には、絶縁体を挟んで対向配置された第１電極および第２電極が備えられている。ＭＯＳトランジスタ２５のソースには、第２コンデンサ２６の第１電極が接続されている。第２コンデンサ２６の第２電極には、制御信号ＣＴＬが印加される。第２コンデンサ２６は、プレーナ構造を有するＭＯＳ(Metal Oxide Semiconductor)容量である。第２コンデンサ２６の第１電極は、ＭＯＳ容量の基板側電極であり、第２コンデンサ２６の第２電極は、ＭＯＳ容量のゲート側電極である。ただし、第２コンデンサ２６は、トレンチ構造を有する例えばＭＩＭ(Metal Insulator Metal)容量等のコンデンサであってもよい。
【００２２】
ＭＯＳトランジスタ２８のドレインは、第１コンデンサ２４の第１電極に電気的に接続されている。ＭＯＳトランジスタ２８のゲートには選択信号ＳＥＬが印加される。ＭＯＳトランジスタ２８のソースは、画素信号線４−ｊに接続されている。ＭＯＳトランジスタ２８は、第１コンデンサ２４の電圧Ｖ２４を画素信号ＶＳＩＧとして画素信号線４−ｊに転送する。画素信号ＶＳＩＧは、第１コンデンサ２４の電圧Ｖ２４を信号レベルとする電圧信号であり、電圧Ｖ２４そのものである。
【００２３】
上述した画素２０の構成要素のうち、ＭＯＳトランジスタ２２，２３，２７は、制御信号ＣＴＬを供給する垂直走査部３と共に、画素２０の内部ノードを初期化するための初期化回路部（符号なし）を構成する。上記の初期化回路部は、第１コンデンサ２４及び第２コンデンサ２６の電荷の総量を一定とし、且つ、第２コンデンサ２６の電荷量が所定量となるように、第１コンデンサ２４及び第２コンデンサ２６の電荷量を初期化する。
【００２４】
第１実施形態では、上記の電荷量の初期化において、上記の初期化回路部は、露光前に第２コンデンサ２６の第２電極を電圧ＶＣＴＬ１（第１電圧）にバイアスして第２コンデンサ２６の電荷（電子）をオーバーフローさせることにより、トランジスタ２５を通じて第２コンデンサ２６から第１コンデンサ２４に電荷（電子）を移動させる。この初期化により、上記の初期化回路部は、第２コンデンサ２６の電荷量を所定量に調整する。また、上記の初期化の後、制御部５の制御の下、垂直走査部３は、露光後に第２コンデンサ２６の第２電極を電圧ＶＣＴＬ２（第２電圧）にバイアスして第２コンデンサ２６の電荷（電子）をオーバーフローさせることにより、トランジスタ２５を通じて第２コンデンサ２６から第１コンデンサ２４に電荷（電子）を移動させる。これにより露光量に対応した信号成分を取り出す。詳細は後述する。
【００２５】
カラムアンプ４０−ｊは、ｎチャネル型のＭＯＳトランジスタ４１，４２を備えている。ＭＯＳトランジスタ４１のドレインには、電源電圧ＶＤＤ（例えば３．３Ｖ）が供給されいる。ＭＯＳトランジスタ４１のゲートには、画素信号線４−ｊが接続されている。ＭＯＳトランジスタ４２のドレインは、ＭＯＳトランジスタ４１のソースに接続されている。ＭＯＳトランジスタ４２のゲートには、バイアス信号ＧＤＭＯＳが印加されている。ＭＯＳトランジスタ４２のソースはグランド電位（ＧＮＤ）に固定されている。バイアス信号ＧＤＭＯＳの信号レベルは、ＭＯＳトランジスタ４２が定電流源（または負荷回路）として動作するように設定されており、これによりカラムアンプ４０−ｊはソースフォロアとして機能する。ＭＯＳトランジスタ４１のソースとＭＯＳトランジスタ４２のドレインとの接続点は、カラムアンプ４０−ｊの出力部とされる。
【００２６】
説明を図１に戻す。垂直走査部３は、画素アレイ２に配列された複数の画素２０を行単位で駆動するための要素である。垂直走査部３は、画素アレイ２を構成する画素２０を行単位で選択するための選択信号ＳＥＬと、各画素２０の動作を制御するためのリセット信号群ＲＳＴ及び制御信号ＣＴＬを出力する。リセット信号群ＲＳＴは、上述の第１リセット信号ＲＳＴＡ、第２リセット信号ＲＳＴＢ、第３リセット信号ＲＳＴＣを含んでいる。
【００２７】
水平走査部４は、画素アレイ２の各画素２０から出力された画素信号の信号処理を実施するための要素である。水平走査部４は、各画素２０から出力された画素信号を増幅するためのカラムアンプと、増幅された画素信号を信号処理するための信号処理部とを含んでいる。第１実施形態では、水平走査部４に含まれた信号処理部は、画素２０を構成する第１コンデンサ２４の電圧Ｖ２４から光電変換膜２１により生成された電荷量に基づく信号成分を示す信号電圧ＶＳを生成するための信号処理を実施する。
【００２８】
制御部５は、積層型撮像装置１の全体動作を制御するための要素である。第１実施形態では、制御部５は、主として、画素２０の駆動に関する制御を実施する。制御部５は、上述したＭＯＳトランジスタ２２，２３，２７から構成される初期化回路部による初期化の後に、露光により光電変換膜２１が生成した電荷量に応じて、画素２０を構成する第２コンデンサ２６から第１コンデンサ２４に向けてＭＯＳトランジスタ２５を通じて電荷を移動させる制御を実施する。この電荷の移動量には、露光量に応じて光電変換膜２１が生成した電荷量が反映される。
【００２９】
図３は、第１実施形態の積層型撮像装置１に備えられた画素２０のデバイス構造の一例を示す図である。図３に示すように、画素２０は、半導体基板１００に形成されている。半導体基板１００の主面には、ｐ型の不純物拡散領域領域１０１が形成されており、ＭＯＳトランジスタのウエルを形成する。この不純物拡散領域１０１内には、ｎ型の不純物拡散領域２２Ｄ，２２Ｓ，２３Ｄ，２３Ｓ，２４Ｂ，２５Ｄ，２５Ｓ，２６Ｂ，２７Ｄ，２７Ｓが形成されている。このうち、不純物拡散領域２２Ｄ及び不純物拡散領域２２Ｓは、それぞれ、ＭＯＳトランジスタ２２のドレイン及びソースを形成する。不純物拡散領域２２Ｄには、第１リセット電圧ＶＲＳＴＡ（例えば０．８Ｖ）が印加される。不純物拡散領域２２Ｓには、光電変換膜２１の第２電極（陽極）２１Ｃが電気的に接続される。
【００３０】
不純物拡散領域２３Ｄ及び不純物拡散領域２３Ｓは、それぞれ、ＭＯＳトランジスタ２３のドレイン及びソースを形成する。不純物拡散領域２３Ｄには、第２リセット電圧ＶＲＳＴＢ（２．５Ｖ）が印加される。不純物拡散領域２４Ｂは、第１コンデンサ２４となるＭＯＳ容量の基板側電極を形成する。不純物拡散領域２５Ｄ及び不純物拡散領域２５Ｓは、それぞれ、ＭＯＳトランジスタ２５のドレイン及びソースを形成する。不純物拡散領域２６Ｂは、第２コンデンサ２６となるＭＯＳ容量の基板側電極を形成する。不純物拡散領域２７Ｄ及び不純物拡散領域２７Ｓは、それぞれ、ＭＯＳトランジスタ２７のドレイン及びソースを形成する。不純物拡散領域２７Ｓには、基準電圧ＶＲＥＦ（１．０Ｖ）が印加される。
【００３１】
上記の各不純物拡散領域が形成された半導体基板１００上には図示しない絶縁膜が形成されており、上記の図示しない絶縁膜を介してＭＯＳトランジスタ２２，２３，２５，２７のゲートとなる導電層２２Ｇ，２３Ｇ，２５Ｇ，２７Ｇが形成されている。また、半導体基板１００上には、上記の図示しない絶縁膜を介して、第１コンデンサ２４及び第２コンデンサ２６となるＭＯＳ容量のゲート側電極を形成する導電層２４Ａ，２６Ａが形成されている。
【００３２】
導電層２２Ｇには第１リセット信号ＲＳＴＡが印加され、導電層２３Ｇには第２リセット信号ＲＳＴＢが印加される。また、導電層２４Ａは所定電位（例えばグランド電位）に固定されている。導電層２５Ｇには、光電変換膜２１の第２電極２１Ｃ（陽極）が接続される。導電層２６Ａには、制御信号ＣＴＬの電圧ＶＣＴＬが印加される。導電層２７Ｇには第３リセット信号ＲＳＴＣが印加される。
【００３３】
上記の各ＭＯＳトランジスタのゲートとなる導電層が形成された半導体基板１００上には、図示しない絶縁体層を介して光電変換膜２１が積層されている。光電変換膜２１は、積層された有機膜２１Ａ、第１電極２１Ｂ（陰極）、第２電極２１Ｃ（陽極）から構成される。第１電極２１Ｂと第２電極２１Ｃは、有機膜２１Ａを挟んで対向するように配置される。第１電極２１Ｂにはバイアス電圧ＶＢＩＳとして１０Ｖが印加される。第２電極２１Ｃは、ＭＯＳトランジスタ２５のゲートとなる導電層２５Ｇに接続されると共に、ＭＯＳトランジスタ２２のソースとなる不純物拡散領域２２Ｓに接続される。
なお、面積を縮小するために、ＭＯＳトランジスタ２２，２３，２５，２７およびコンデンサ２４，２６のｐ型不純物拡散領域は一体化形成されているが、それぞれの拡散領域を離して形成することで、素子分離を行っても良い。
【００３４】
次に、図４に示すフローチャートに沿って、図５及び図６を参照しながら、第１実施形態の積層型撮像装置１の動作を説明する。図４は、第１実施形態の積層型撮像装置１の動作の流れの一例を示すフローチャートであり、図５は、第１実施形態の積層型撮像装置１の動作を説明するためのタイミングチャートであり、図６は、第１実施形態の積層型撮像装置１の動作の各過程における画素の内部ノードのポテンシャルの一例を示す図である。
【００３５】
ここでは、図２に示す画素２０の動作を中心に説明する。また、説明の簡略化のため、図２に示すＭＯＳトランジスタ２２，２３，２５，２７，２８のゲート閾値電圧ＶＴを０Ｖとするが、ゲート閾値電圧ＶＴは任意に設定し得る。
【００３６】
最初に、制御部５の制御の下、垂直走査部３は、画素２０の内部ノードを初期化する（ステップＳ１）。具体的には、垂直走査部３は、画素２０の内部ノードのプリチャージを実施する（ステップＳ１１）。より具体的には、初期状態において、垂直走査部３は、画素アレイ２の１行分の画素２０を選択する選択信号ＳＥＬをハイレベルに設定する。
【００３７】
上記の初期状態から、図５に示す時刻ｔ１から時刻ｔ２の期間において、垂直走査部３は、第１リセット信号ＲＳＴＡ、第２リセット信号ＲＳＴＢ、第３リセット信号ＲＳＴＣの全てをハイレベルとする。これにより、ＭＯＳトランジスタ２２，２３，２７がオン状態になり、画素２０の内部ノードのプリチャージが実施される。即ち、ＭＯＳトランジスタ２５のゲートは、ＭＯＳトランジスタ２２により第１リセット電圧ＶＲＳＴＡ（０．８Ｖ）にプリチャージされる。また、第１コンデンサ２４は、ＭＯＳトランジスタ２３により第２リセット電圧ＶＲＳＴＢ（２．５Ｖ）にプリチャージされる。更に、第２コンデンサ２６は、ＭＯＳトランジスタ２７により基準電圧ＶＲＥＦ（１．０Ｖ）にプリチャージされる。
【００３８】
ここで、ＭＯＳトランジスタ２５に着目すると、そのゲートには、第１リセット電圧ＶＲＳＴＡとして０．８Ｖが印加され、そのソースには、基準電圧ＶＲＥＦとして１．０Ｖが印加され、そのドレインには、第２リセット電圧ＶＲＳＴＢとして２．５Ｖが印加される。このようなバイアス状態では、ＭＯＳトランジスタ２５のゲートの電圧は、そのソース電圧を基準として０．２Ｖだけ相対的に低い電圧になる。この場合、ＭＯＳトランジスタ２５のゲートの電圧はゲート閾値電圧ＶＴ（＝０Ｖ）を超えないため、ＭＯＳトランジスタ２５はオフ状態になる。
【００３９】
図６（Ａ）は、上述の時刻ｔ１と時刻ｔ２の間の期間における画素２０の内部のポテンシャルを示す。同図（Ａ）から理解されるように、ＭＯＳトランジスタ２５のゲートが形成された領域に対応する半導体基板１００の一部のポテンシャルは、第１コンデンサ２４の第１電極である基板側電極（不純物拡散領域２４Ｂ）のポテンシャルよりも高く、且つ、第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）のポテンシャルよりも高くなる。このため、第１コンデンサ２４と第２コンデンサ２６はＭＯＳトランジスタ２５により電気的に切り離される。この場合、第１コンデンサ２４は第２リセット電圧ＶＲＳＴＢにより充電され、第２コンデンサ２６は基準電圧ＶＲＥＦにより充電される。
【００４０】
また、図６（Ａ）に示すように、ゲートにハイレベルの第２リセット信号ＲＳＴＢが印加されているＭＯＳトランジスタ２３のチャンネル領域２３Ｃのポテンシャルは、第２リセット電圧ＶＲＳＴＢよりも低下し、ＭＯＳトランジスタ２３のソース（不純物拡散領域２３Ｓ）及びドレイン（不純物拡散領域２３Ｄ）のポテンシャルと、第１コンデンサ２４の基板側電極（不純物拡散領域２４Ｂ）のポテンシャルは、第２リセット電圧ＶＲＳＴＢにより定まる一定のポテンシャルになる。また、ゲートにハイレベルの第３リセット信号ＲＳＴＣが印加されているＭＯＳトランジスタ２７のチャンネル領域２７Ｃのポテンシャルも低下し、ＭＯＳトランジスタ２７のソース（不純物拡散領域２７Ｓ）及びドレイン（不純物拡散領域２７Ｄ）のポテンシャルと、第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）のポテンシャルは、基準電圧ＶＲＥＦにより定まる一定のポテンシャルになる。
【００４１】
続いて、制御部５の制御の下、垂直走査部３は、時刻ｔ２において、第１リセット信号ＲＳＴＡ、第２リセット信号ＲＳＴＢ、第３リセット信号ＲＳＴＣをローレベルとする。これにより、ＭＯＳトランジスタ２２，２３，２７がオフ状態になる。この場合、後述する図６（Ｂ）に示すように、ＭＯＳトランジスタ２３，２７の各チャンネル領域２３Ｃ，２７Ｃのポテンシャルが上昇する。これにより、第１コンデンサ２４に蓄積された電荷（電子）と第２コンデンサ２６に蓄積された電荷（電子）は、ＭＯＳトランジスタ２３とＭＯＳトランジスタ２７の各チャンネル領域２３Ｃ，２７Ｃのポテンシャルで挟まれた領域に閉じ込められる。
【００４２】
ここで、時刻ｔ２においてＭＯＳトランジスタ２２，２３，２７がオフ状態になる際にノイズＲＮＺ（例えば、ｋＴＣノイズ）が発生し、このノイズＲＮＺの影響を受けて、ＭＯＳトランジスタ２５のゲートの電圧ＶＩＮと、画素信号ＶＳＩＧの信号レベル（即ち、第１コンデンサ２４の電圧Ｖ２４）が低下する。しかしながら、この後、ＭＯＳトランジスタ２３，２７がオン状態にならない限り、ＭＯＳトランジスタ２３，２７の各チャンネル領域２３Ｃ，２７Ｃのポテンシャルで挟まれた領域に閉じ込められた電荷（電子）、即ち、第１コンデンサ２４と第２コンデンサ２６に保持された電荷（電子）の総量は一定に保持される。
【００４３】
続いて、制御部５の制御の下、垂直走査部３は、第２コンデンサ２６の電荷を調整する（ステップＳ１２）。具体的には、時刻ｔ３において、垂直走査部３は、制御信号ＣＴＬの電圧ＶＣＴＬを電圧ＶＣＴＬ１だけ低下させる。これにより、図６（Ｂ）に示すように、第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）のポテンシャルが電圧ＶＣＴＬ１だけ上昇する。このとき、第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）に接続されたＭＯＳトランジスタ２５のソース領域（不純物拡散領域２５Ｓ）のポテンシャルが、ＭＯＳトランジスタ２５のチャンネル領域２５Ｃのポテンシャルを超え、ＭＯＳトランジスタ２５がオン状態になる。これにより、ＭＯＳトランジスタ２５のソース領域（不純物拡散領域２５Ｓ）のポテンシャルがＭＯＳトランジスタ２５のチャンネル領域２５Ｃのポテンシャルを超えた分だけ、第２コンデンサ２６に蓄積された電荷（電子）の一部が第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）のポテンシャルの井戸からオーバーフローし、ＭＯＳトランジスタ２５を通じて第２コンデンサ２６から第１コンデンサ２４に移動する。
【００４４】
この結果、第２コンデンサ２６に蓄積される電荷量は、ＭＯＳトランジスタ２５のチャンネル領域２５Ｃのポテンシャルの高さで規定される一定量に調整される。ここで、ＭＯＳトランジスタ２５のゲートの電圧ＶＩＮは、第１リセット電圧ＶＲＳＴＡによって定まる所定値（０．８Ｖ）となるので、第２コンデンサ２６に蓄積される電荷量は、第１リセット電圧ＶＲＳＴＡで規定される所定量になる。
【００４５】
続いて、制御部５の制御の下、垂直走査部３は、時刻ｔ４において、制御信号ＣＴＬの電圧ＶＣＴＬを電圧ＶＣＴＬ１だけ上昇させて元に戻す。これにより、後述する図６（Ｃ）に示すように、第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）のポテンシャルは、第１リセット電圧ＶＲＳＴＡにより与えられる電圧ＶＩＮ（０．８Ｖ）がゲートに印加されたＭＯＳトランジスタ２５のチャンネル領域２５Ｃのポテンシャルを基準にして電圧ＶＣＴＬ１だけ低下する。この場合、制御信号ＣＴＬの電圧ＶＣＴＬを上昇させたとしても、第２コンデンサ２６への電荷（電子）の流入と第２コンデンサ２６からの電荷（電子）の流出は発生せず、第２コンデンサ２６に蓄積された電荷量は所定量に保持される。換言すれば、制御信号ＣＴＬの電圧ＶＣＴＬを変化させても、第２コンデンサ２６の電荷量に影響を与えるノイズは発生しない。
【００４６】
続いて、制御部５の制御の下、垂直走査部３は、第２コンデンサ２６から第１コンデンサ２４に移動した電荷（余剰電荷）を除去する（ステップＳ１３）。詳細には、時刻ｔ５において、垂直走査部３は、第２リセット信号ＲＳＴＢをハイレベルにする。これにより、ＭＯＳトランジスタ２３のチャンネル領域２３Ｃのポテンシャルが低下し、ＭＯＳトランジスタ２３がオンする。そして、ＭＯＳトランジスタ２３がオンすると、第２コンデンサ２６から第１コンデンサ２４に移動した余剰電荷（電子）が、ＭＯＳトランジスタ２３を通じて、第２リセット電圧ＶＲＳＴＢを供給する電源（図示なし）に吸収される。この結果、第１コンデンサ２４の基板側電極（不純物拡散領域２４Ｂ）のポテンシャルが、第２リセット電圧ＶＲＳＴＢのポテンシャルにリセットされる。
【００４７】
続いて、時刻ｔ６において、制御部５の制御の下、垂直走査部３は、第２リセット信号ＲＳＴＢをローレベルにする。これにより、後述する図６（Ｃ）に示すように、ＭＯＳトランジスタ２３のチャンネル領域２３Ｃのポテンシャルが上昇し、ＭＯＳトランジスタ２３がオフする。ＭＯＳトランジスタ２３がオフすると、第１コンデンサ２４の基板側電極（不純物拡散領域２４Ｂ）のポテンシャルの井戸に電荷（電子）が閉じ込められる。
【００４８】
続いて、制御部５の制御の下、水平走査部４は、第１コンデンサ２４の電圧Ｖ２４を示す画素信号ＶＳＩＧを検出する（ステップＳ２）。詳細には、第１コンデンサ２４の電圧Ｖ２４は、画素信号ＶＳＩＧとして、ＭＯＳトランジスタ２８を通じて画素２０から出力される。画素２０から出力された画素信号ＶＳＩＧは、画素信号線４−ｊを通じて水平走査部４のカラムアンプ４０−ｊに供給される。カラムアンプ４０−ｊは、画素信号ＶＳＩＧを増幅して電圧Ｖｏｕｔを出力する。水平走査部４の信号処理部（図示なし）は、電圧Ｖｏｕｔをサンプリングして保持する。
【００４９】
続いて、時刻ｔ７から時刻ｔ８までの期間、積層型撮像装置１を搭載した図示しないシステムの制御により光電変換膜２１に対する露光が実施される（ステップＳ３）。この露光の期間において、制御部５の制御の下、垂直走査部３は選択信号ＳＥＬをローレベルにする。光電変換膜２１は、受光量に応じた電荷（正孔・電子対）を発生させ、光電変換膜２１の第２電極（陽極）からＭＯＳトランジスタ２５のゲートに正電荷（正孔）を供給する。これにより、ＭＯＳトランジスタ２５のゲートの電圧ＶＩＮが上昇し、第１リセット電圧ＶＲＳＴＡよりも電圧ΔＶＩＮだけ高くなる。このため、図６（Ｃ）に示すように、ＭＯＳトランジスタ２５のチャンネル領域２５Ｃのポテンシャルが電圧ΔＶＩＮだけ低下する。
【００５０】
続いて、時刻ｔ８において、制御部５の制御の下、垂直走査部３は、選択信号ＳＥＬをハイレベルにする。これにより、画素２０の第１コンデンサ２４の電圧Ｖ２４が画素信号ＶＳＩＧとしてカラムアンプ４０−ｊに供給され、カラムアンプ４０−ｊが画素信号ＶＳＩＧを増幅可能な状態になる。
【００５１】
続いて、制御部５の制御の下、垂直走査部３は、第２コンデンサ２６から第１コンデンサ２４に、露光量に応じた電荷を移動させる（ステップＳ４）。詳細には、時刻ｔ９から時刻ｔ１０までの期間、垂直走査部３は、制御信号ＣＴＬの電圧ＶＣＴＬを電圧ＶＣＴＬ２だけ低い電圧に設定する。ここで、電圧ＶＣＴＬ２の絶対値は、上述の電圧ＶＣＴＬ１の絶対値以上であり、且つ、第２リセット電圧ＶＲＳＴＢと基準電圧ＶＲＥＦとの差分の絶対値以下である。ただし、この例に限定されることなく、電圧ＶＣＴＬ２の絶対値は、電圧ＶＣＴＬ１の絶対値以上の任意の値に設定し得る。第１実施形態では、説明の簡略化のため、電圧ＶＣＴＬ２は電圧ＶＣＴＬ１と等しいとする。
【００５２】
ここで、時刻ｔ９において、制御信号ＣＴＬの電圧ＶＣＴＬを電圧ＶＣＴＬ２（＝ＶＣＴＬ１）だけ低い電圧に設定すると、図６（Ｄ）に示すように、第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）のポテンシャルが電圧ＶＣＴＬ２（＝ＶＣＴＬ１）だけ上昇する。上述したように、ＭＯＳトランジスタ２５のチャンネル領域２５Ｃのポテンシャルは、露光により電圧ΔＶＩＮだけ低下した状態にあるので、第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）のポテンシャルが電圧ＶＣＴＬ２（＝ＶＣＴＬ１）だけ上昇すると、第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）のポテンシャルの井戸から電荷（電子）の一部がオーバーフローし、ＭＯＳトランジスタ２５を通じて第２コンデンサ２６から第１コンデンサ２４に移動する。
【００５３】
このとき、第２コンデンサ２６から第１コンデンサ２４に移動する電荷量は、露光によるＭＯＳトランジスタ２５のゲートの電圧ＶＩＮの変化分である電圧ΔＶＩＮに対応する。ここで、仮に、ＭＯＳトランジスタ２５のゲートの電圧ＶＩＮが上昇せず、電圧ΔＶＩＮが０Ｖであるとすれば、ＭＯＳトランジスタ２５のチャンネル領域２５Ｃのポテンシャルは、基準電圧ＶＲＥＦを超えた初期のポテンシャルに維持される。このため、制御信号ＣＴＬの電圧ＶＣＴＬを電圧ＶＣＴＬ２（＝ＶＣＴＬ１）だけ上昇させても、第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）のポテンシャルは、ＭＯＳトランジスタ２５のチャンネル領域２５Ｃのポテンシャルを超えず、ＭＯＳトランジスタ２５のチャンネル領域２５Ｃのポテンシャルと等しくなるにとどまる（図６（Ｂ）参照）。このため、電荷（電子）は第２コンデンサ２６から第１コンデンサ２４へ移動しない。
【００５４】
これに対し、露光によりＭＯＳトランジスタ２５のゲートの電圧ＶＩＮが上昇し、電圧ΔＶＩＮが０Ｖよりも大きければ、第２コンデンサ２６の基板側電極（不純物拡散領域２６Ｂ）のポテンシャルは、電圧ΔＶＩＮだけＭＯＳトランジスタ２５のチャンネル領域２５Ｃのポテンシャルを超える。このため、電荷（電子）が第２コンデンサ２６から第１コンデンサ２４へ移動する。このときに移動する電荷量は電圧ΔＶＩＮに応じて決定される。従って、時刻ｔ９において、制御信号ＣＴＬを電圧ＶＣＴＬ２（＝ＶＣＴＬ１）だけ上昇させることにより、露光量に対応した電荷（電子）が第２コンデンサ２６から第１コンデンサに移動する。この電荷（電子）の移動により、第１コンデンサ２４の電圧Ｖ２４が低下し、この低下分が信号成分に対応した信号電圧ＶＳとなる。
【００５５】
続いて、制御部５の制御の下、水平走査部４は、露光量に応じた第１コンデンサ２４の電圧Ｖ２４を示す画素信号ＶＳＩＧを検出する（ステップＳ５）。
詳細には、露光量に応じた第１コンデンサ２４の電圧Ｖ２４は、画素信号ＶＳＩＧとして、ＭＯＳトランジスタ２８を通じて画素２０から出力される。画素２０から出力された画素信号ＶＳＩＧは、画素信号線４−ｊを通じて、水平走査部４のカラムアンプ４０−ｊに供給される。カラムアンプ４０−ｊは、画素信号ＶＳＩＧを増幅して電圧Ｖｏｕｔを出力する。水平走査部４の信号処理部（図示なし）は、電圧Ｖｏｕｔをサンプリングして保持する。
【００５６】
続いて、制御部５の制御の下、水平走査部４の信号処理部は、上記のサンプリングにより得られた電圧Ｖｏｕｔから信号電圧ＶＳを算出する（ステップＳ６）。詳細には、水平走査部４の信号処理部は、前述の時刻ｔ６において第２リセット信号ＲＳＴＢをローレベルに設定した際の第１コンデンサ２４の電圧Ｖ２４に基づく電圧Ｖｏｕｔのサンプリング値と、時刻ｔ９において制御信号ＣＴＬの電圧ＶＣＴＬを電圧ＶＣＴＬ２に設定した際の第１コンデンサ２４の電圧Ｖ２４に基づく電圧Ｖｏｕｔのサンプリング値との差分を演算し、その演算結果を信号電圧ＶＳとして出力する。この信号電圧ＶＳは、露光により光電変換膜２１が生成した電荷量に相当する信号成分を表す。
【００５７】
次に、上述した積層型撮像装置１の動作を、ＭＯＳトランジスタ２５のゲート閾値電圧ＶＴと各内部ノードの電圧に着目して補足説明する。
図２の構成において、第１リセット信号ＲＳＴＡ、第２リセット信号ＲＳＴＢ、第３リセット信号ＲＳＴＣをハイレベルにすると、ＭＯＳトランジスタ２２，２３，２７がオンする。これにより、ＭＯＳトランジスタ２５のゲート電圧が第１リセット電圧ＶＲＳＴＡ（０．８Ｖ）に設定され、そのドレイン電圧が第２リセット電圧ＶＲＳＴＡ（２．５Ｖ）に設定され、そのソース電圧が基準電圧ＶＲＥＦ（１．０Ｖ）に設定される。この状態では、ソース電圧を基準にしてＭＯＳトランジスタ２５のゲート電圧はゲート閾値電圧ＶＴを超えないので、ＭＯＳトランジスタ２５はオフしている。
【００５８】
続いて、ＭＯＳトランジスタ２２，２３，２７をオフする。これにより、前述したように、ＭＯＳトランジスタ２５のドレインとソースにそれぞれ接続された第１コンデンサ２４と第２コンデンサ２６の電荷の出入りが禁止された状態になる。
【００５９】
続いて、制御信号ＣＴＬを電圧ＶＣＴＬ１だけ低下させる。これにより、ＭＯＳトランジスタ２５のソース電圧が低下する。この結果、ソース電圧を基準としてＭＯＳトランジスタ２５のゲート電圧がゲート閾値電圧ＶＴを超え、ＭＯＳトランジスタ２５がオン状態になる。このため、ＭＯＳトランジスタ２５を通じて第２コンデンサ２６から第１コンデンサ２４に電流が流れる（即ち、第２コンデンサ２６から第１コンデンサ２４に電荷（電子）が移動する）。この電流により、第２コンデンサ２６の電圧Ｖ２６が上昇し、ＭＯＳトランジスタ２５のソース電圧が上昇する。そして、ソース電圧を基準にしてＭＯＳトランジスタ２５のゲート電圧がゲート閾値電圧ＶＴに到達した時点（換言すれば、ソース電圧がゲート電圧よりもゲート閾値電圧ＶＴだけ低い電圧に到達した時点）でＭＯＳトランジスタ２５がオフする。これにより、第２コンデンサ２６の電荷量は所定量に調整される。
【００６０】
続いて、制御信号ＣＴＬの電圧ＶＣＴＬが電圧ＶＣＴＬ１だけ上昇されて元に戻された後、ＭＯＳトランジスタ２３がオン状態になることにより、第１コンデンサ２４の電圧が再び第２リセット電圧ＶＲＳＴＢに設定される。続いて、露光が実施され、この露光によりＭＯＳトランジスタ２５のゲート電圧ＶＩＮが電圧ΔＶＩＮだけ上昇する。
【００６１】
続いて、時刻ｔ９において、制御信号ＣＴＬの電圧ＶＣＴＬが電圧ＶＣＴＬ２だけ低下される。これにより、ＭＯＳトランジスタ２５のソース電圧が低下する結果、ゲート電圧がソース電圧よりも相対的に高くなり、ＭＯＳトランジスタ２５がオンする。この場合、ＭＯＳトランジスタ２５のゲート電圧は、露光量に応じて電圧ΔＶＩＮだけ上昇しているので、制御信号ＣＴＬとして電圧ＶＣＴＬ１を印加した場合と比較して、ソース電圧が電圧ΔＶＩＮだけ高い状態になったとき、ＭＯＳトランジスタ２５がオフする。これにより、露光量に応じた電流量が第１コンデンサ２４から第２コンデンサ２６に流れ、露光量に応じた電荷量がＭＯＳトランジスタ２５を通じて第２コンデンサ２６から第１コンデンサ２４に移動する。この電流量または電荷の移動量は、上述したように、第１コンデンサ２４の電圧Ｖ２４に反映され、第１コンデンサ２４の電圧Ｖ２４から信号電圧ＶＳが得られる。
【００６２】
第１実施形態によれば、第２コンデンサ２６の第１電極である基板側電極（不純物拡散領域２６Ｂ）のポテンシャルの井戸に蓄えられる電荷量を所定量に調整し、第２コンデンサ２６の第２電極であるゲート側電極（導電層２６Ａ）の電圧を変化させることにより、上記の所定量を基準としてオーバーフローする電荷量を第２コンデンサ２６から第１コンデンサに移動させるので、ノイズＲＮＺの影響を排除しつつ、光電変換膜２１の電荷を検出することができる。
【００６３】
また、第１実施形態によれば、光電変換膜２１によって生成された電荷を、半導体基板１００の高濃度不純物拡散領域を介することなく、ＭＯＳトランジスタ２５に供給することができるので、高濃度不純物拡散領域によって形成されるポテンシャルの井戸に電荷が捕獲されることがなく、光電変換膜２１によって生成された電荷を効率的に検出することが可能になる。
【００６４】
従って、第１実施形態によれば、光電変換膜２１を用いた構成において、ノイズＲＮＺの影響を受けることなく、光電変換膜２１によって生成された電荷を検出することができ、検出の感度を改善することが可能になる。
【００６５】
更に、第１実施形態によれば、光電変換膜２１を半導体基板１００上に積層したので、画素を微細化することができ、光電変換膜２１で効率的に受光することができる。
【００６６】
（第２実施形態）
次に、第２実施形態を説明する。
第２実施形態では、上述の第１実施形態において、時刻ｔ５での第２リセット信号ＲＳＴＢによる第１コンデンサ２４の電圧の初期化を省略する。その他は第１実施形態と同様である。第３実施形態によっても、ノイズＲＮＺの影響を受けることなく、検出感度を改善することができる。
【００６７】
（第３実施形態）
次に、第３実施形態を説明する。
第３実施形態では、光電変換膜２１として、有機膜ではなく、フォトダイオード等と同様に電流を発生させる特性を有するデバイスを用いる。また、ＭＯＳトランジスタ２２に代えて、光電変換膜２１の負荷として機能する定電流回路を備える。これにより、光電変換膜２１によって生成される電荷量に応じた電圧をリアルタイムにＭＯＳトランジスタ２５のゲートに供給する。その他の構成は第１実施形態と同様である。第２実施形態によっても、第１実施形態と同様に、ノイズＲＮＺの影響を受けることなく、検出感度を改善することができる。
【００６８】
上述した実施形態の積層型撮像装置１の動作は、積層型撮像装置１において実施される信号処理方法として表現することができる。即ち、この信号処理方法は、積層型撮像装置１において実施される信号処理方法であって、積層型撮像装置１は、半導体基板１００上に積層された光電変換膜２１と、光電変換膜２１により生成された電荷が供給されるゲートを有するＭＯＳトランジスタ２５と、ＭＯＳトランジスタ２５のドレインに電気的に接続された第１コンデンサ２５と、ＭＯＳトランジスタ２５のソースに電気的に接続された第２コンデンサ２６と、制御部５と、水平走査部４に含まれる信号処理部と、を備えて構成される。この構成において、制御部５は、前記の初期化回路部による初期化後に、露光により光電変換膜２１が生成した電荷量に応じて、第２コンデンサ２６から第１コンデンサ２４に向けてＭＯＳトランジスタ２５を通じて電荷を移動させる第１段階と、上記の信号処理部が、第１コンデンサ２４の電圧から光電変換膜２１により生成された電荷量に基づく信号成分を抽出する第２段階とを含む。
【００６９】
以上述べた少なくともひとつの実施形態の積層型撮像装置及び信号処理方法によれば、光電変換膜により得られた電荷を効率よく検出することができる。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７１】
１…積層型撮像装置、２…画素アレイ、３…垂直走査部、４…水平走査部、５…制御部、２０…画素、２１…光電変換膜、２２，２３，２５，２７，２８…ＭＯＳトランジスタ、２４…第１コンデンサ、２６…第２コンデンサ、Ｓ１〜Ｓ６，Ｓ１１〜Ｓ１３…処理ステップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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