(57)【要約】【課題】  小型化を図るのに適する電子装置を提供すること。【解決手段】  厚さ方向において互いに反対側を向く主面１１１および裏面１１２を有し、半導体材料よりなる基板１と、基板１に配置された主電子素子７１と、主電子素子７１に導通する導電層３と、を備え、基板１には、主面１１１から凹み、主電子素子７１が配置された素子配置用凹部１４が形成されており、素子配置用凹部１４は、厚さ方向を向く素子配置用凹部底面１４２と、厚さ方向に対して傾斜する素子配置用凹部側面１４１と、を有しており、素子配置用凹部側面１４１に形成された副電子素子８を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、
前記基板に配置された主電子素子と、
前記主電子素子に導通する導電層と、を備え、
前記基板には、前記主面から凹み、前記主電子素子が配置された素子配置用凹部が形成されており、
前記素子配置用凹部は、前記厚さ方向を向く素子配置用凹部底面と、前記厚さ方向に対して傾斜する素子配置用凹部側面と、を有しており、
前記素子配置用凹部側面に形成された副電子素子を備える、電子装置。
【請求項２】
少なくとも前記素子配置用凹部の前記素子配置用凹部側面を覆う凹部内面絶縁部を含む絶縁層を備える、請求項１に記載の電子装置。
【請求項３】
前記副電子素子は、抵抗器である、請求項２に記載の電子装置。
【請求項４】
前記副電子素子は、前記凹部内面絶縁部上に形成された抵抗体層を有する、請求項３に記載の電子装置。
【請求項５】
前記凹部内面絶縁部は、前記素子配置用凹部側面側に位置する第１絶縁層と前記素子配置用凹部側面とは反対側に位置する第２絶縁層とを含み、
前記副電子素子は、前記第１絶縁層と前記第２絶縁層との間に設けられている、請求項３に記載の電子装置。
【請求項６】
前記第２絶縁層は、前記抵抗体層と前記導電層とを接続させる絶縁層貫通孔を有する、請求項５に記載の電子装置。
【請求項７】
前記副電子素子は、前記素子配置用凹部側面の一部が改質されることにより形成された抵抗体層を有する、請求項３に記載の電子装置。
【請求項８】
前記凹部内面絶縁部は、前記抵抗体層を覆っている、請求項７に記載の電子装置。
【請求項９】
前記凹部内面絶縁部は、前記抵抗体層と前記導電層とを接続させる絶縁層貫通孔を有する、請求項８に記載の電子装置。
【請求項１０】
前記副電子素子は、コンデンサである、請求項２に記載の電子装置。
【請求項１１】
前記副電子素子は、前記素子配置用凹部側面側に位置する第１電極層と、前記素子配置用凹部側面とは反対側に位置する第２電極層と、前記第１電極層および前記第２電極層の間に介在する誘電体層と、を有する、請求項１０に記載の電子装置。
【請求項１２】
前記基板には、前記素子配置用凹部から前記裏面に貫通する貫通孔が形成されており、
前記貫通孔は、貫通孔内面を有し、
前記導電層は、前記貫通孔内面を介して前記素子配置用凹部から前記裏面にわたって、形成されている、請求項１ないし１１のいずれかに記載の電子装置。
【請求項１３】
前記素子配置用凹部底面に、前記主電子素子が配置されている、請求項１２に記載の電子装置。
【請求項１４】
前記素子配置用凹部底面は、前記厚さ方向に直交する面である、請求項１３に記載の電子装置。
【請求項１５】
前記絶縁層は、ＳｉＯ2あるいはＳｉＮよりなる、請求項１２ないし１４のいずれかに記載の電子装置。
【請求項１６】
前記絶縁層は、前記貫通孔の内面に形成された貫通孔内面絶縁部を含む、請求項１２ないし１５のいずれかに記載の電子装置。
【請求項１７】
前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が大である、請求項１６に記載の電子装置。
【請求項１８】
前記凹部内面絶縁部は、厚さ方向視において前記貫通孔の前記主面側端縁と一致する補助貫通孔を有する、請求項１７に記載の電子装置。
【請求項１９】
前記補助貫通孔は、前記厚さ方向において断面形状が一定である、請求項１８に記載の電子装置。
【請求項２０】
前記絶縁層は、前記補助貫通孔の内面に形成され、且つ前記貫通孔内面絶縁部に繋がる補助貫通孔内面絶縁部を含む、請求項１９に記載の電子装置。
【請求項２１】
前記導電層は、前記素子配置用凹部において前記補助貫通孔を塞ぐ補助貫通孔封鎖部を含む、請求項１８ないし２０のいずれかに記載の電子装置。
【請求項２２】
前記導電層は、少なくとも一部が前記貫通孔内面絶縁部に形成されており、且つ前記補助貫通孔封鎖部と接する貫通孔内面導電部を含む、請求項２１に記載の電子装置。
【請求項２３】
前記絶縁層は、裏面側絶縁部を含み、前記裏面側絶縁部の少なくとも一部は、前記基板の前記裏面に形成されている、請求項１２に記載の電子装置。
【請求項２４】
少なくとも一部が前記裏面に形成された裏面側絶縁膜を更に備え、
前記裏面側絶縁膜は、前記貫通孔内に形成された部位を有しており、
前記導電層は、前記裏面側絶縁膜と前記基板との間に介在している、請求項２３に記載の電子装置。
【請求項２５】
前記裏面に形成された裏面電極パッドを更に備え、
前記裏面電極パッドは、前記導電層に接しており、且つ、前記主電子素子に導通している、請求項２４に記載の電子装置。
【請求項２６】
前記導電層は、シード層と、メッキ層と、を含み、前記シード層は、前記基板と前記メッキ層との間に介在している、請求項１ないし２５のいずれかに記載の電子装置。
【請求項２７】
前記素子配置用凹部に充填され、前記主電子素子を覆う封止樹脂部を更に備える、請求項１ないし２６のいずれかに記載の電子装置。
【請求項２８】
前記基板は、半導体材料の単結晶よりなる、請求項１ないし２７のいずれかに記載の電子装置。
【請求項２９】
前記半導体材料は、Ｓｉである、請求項２８に記載の電子装置。
【請求項３０】
前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である、請求項２９に記載の電子装置。
【請求項３１】
前記主面は、（１００）面である、請求項３０に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関する。
【背景技術】
【０００２】
外部からの電流の入出力に対して特定の機能を果たす電子装置は、様々な形態のものが提案されている。一般的には、この電子装置の機能を果たすために、各々が電気回路の一部を構成する複数の電子素子が内蔵されている。これらの電子素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の電子素子は、封止樹脂によって覆われる。封止樹脂は、これらの電子素子や上記リードの一部を保護するためのものである。このような電子装置は、たとえば電子機器の回路基板などに実装されて用いられる。技術の進歩に伴い、電子装置の小型化がますます求められている。なお、電子装置に関する文献としては、特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−９９６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記した事情のもとで考え出されたものであって、小型化を図るのに適する電子装置を提供することをその課題とする。
【課題を解決するための手段】
【０００５】
本発明によって提供される電子装置は、厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、前記基板に配置された主電子素子と、前記主電子素子に導通する導電層と、を備え、前記基板には、前記主面から凹み、前記主電子素子が配置された素子配置用凹部が形成されており、前記素子配置用凹部は、前記厚さ方向を向く素子配置用凹部底面と、前記厚さ方向に対して傾斜する素子配置用凹部側面と、を有しており、前記素子配置用凹部側面に形成された副電子素子を備える。
【０００６】
本発明の好ましい実施の形態においては、少なくとも前記素子配置用凹部の前記素子配置用凹部側面を覆う凹部内面絶縁部を含む絶縁層を備える。
【０００７】
本発明の好ましい実施の形態においては、前記副電子素子は、抵抗器である。
【０００８】
本発明の好ましい実施の形態においては、前記副電子素子は、前記凹部内面絶縁部上に形成された抵抗体層を有する。
【０００９】
本発明の好ましい実施の形態においては、前記凹部内面絶縁部は、前記素子配置用凹部側面側に位置する第１絶縁層と前記素子配置用凹部側面とは反対側に位置する第２絶縁層とを含み、前記副電子素子は、前記第１絶縁層と前記第２絶縁層との間に設けられている。
【００１０】
本発明の好ましい実施の形態においては、前記第２絶縁層は、前記抵抗体層と前記導電層とを接続させる絶縁層貫通孔を有する。
【００１１】
本発明の好ましい実施の形態においては、前記副電子素子は、前記素子配置用凹部側面の一部が改質されることにより形成された抵抗体層を有する。
【００１２】
本発明の好ましい実施の形態においては、前記凹部内面絶縁部は、前記抵抗体層を覆っている。
【００１３】
本発明の好ましい実施の形態においては、前記凹部内面絶縁部は、前記抵抗体層と前記導電層とを接続させる絶縁層貫通孔を有する。
【００１４】
本発明の好ましい実施の形態においては、前記副電子素子は、コンデンサである。
【００１５】
本発明の好ましい実施の形態においては、前記副電子素子は、前記素子配置用凹部側面側に位置する第１電極層と、前記素子配置用凹部側面とは反対側に位置する第２電極層と、前記第１電極層および前記第２電極層の間に介在する誘電体層と、を有する。
【００１６】
本発明の好ましい実施の形態においては、前記基板には、前記素子配置用凹部から前記裏面に貫通する貫通孔が形成されており、前記貫通孔は、貫通孔内面を有し、前記導電層は、前記貫通孔内面を介して前記素子配置用凹部から前記裏面にわたって、形成されている。
【００１７】
本発明の好ましい実施の形態においては、前記素子配置用凹部底面に、前記主電子素子が配置されている。
【００１８】
本発明の好ましい実施の形態においては、前記素子配置用凹部底面は、前記厚さ方向に直交する面である。
【００１９】
本発明の好ましい実施の形態においては、前記絶縁層は、ＳｉＯ2あるいはＳｉＮよりなる。
【００２０】
本発明の好ましい実施の形態においては、前記絶縁層は、前記貫通孔の内面に形成された貫通孔内面絶縁部を含む。
【００２１】
本発明の好ましい実施の形態においては、前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が大である。
【００２２】
本発明の好ましい実施の形態においては、前記凹部内面絶縁部は、厚さ方向視において前記貫通孔の前記主面側端縁と一致する補助貫通孔を有する。
【００２３】
本発明の好ましい実施の形態においては、前記補助貫通孔は、前記厚さ方向において断面形状が一定である。
【００２４】
本発明の好ましい実施の形態においては、前記絶縁層は、前記補助貫通孔の内面に形成され、且つ前記貫通孔内面絶縁部に繋がる補助貫通孔内面絶縁部を含む。
【００２５】
本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部において前記補助貫通孔を塞ぐ補助貫通孔封鎖部を含む。
【００２６】
本発明の好ましい実施の形態においては、前記導電層は、少なくとも一部が前記貫通孔内面絶縁部に形成されており、且つ前記補助貫通孔封鎖部と接する貫通孔内面導電部を含む。
【００２７】
本発明の好ましい実施の形態においては、前記絶縁層は、裏面側絶縁部を含み、前記裏面側絶縁部の少なくとも一部は、前記基板の前記裏面に形成されている。
【００２８】
本発明の好ましい実施の形態においては、少なくとも一部が前記裏面に形成された裏面側絶縁膜を更に備え、前記裏面側絶縁膜は、前記貫通孔内に形成された部位を有しており、前記導電層は、前記裏面側絶縁膜と前記基板との間に介在している。
【００２９】
本発明の好ましい実施の形態においては、前記裏面に形成された裏面電極パッドを更に備え、前記裏面電極パッドは、前記導電層に接しており、且つ、前記主電子素子に導通している。
【００３０】
本発明の好ましい実施の形態においては、前記導電層は、シード層と、メッキ層と、を含み、前記シード層は、前記基板と前記メッキ層との間に介在している。
【００３１】
本発明の好ましい実施の形態においては、前記素子配置用凹部に充填され、前記主電子素子を覆う封止樹脂部を更に備える。
【００３２】
本発明の好ましい実施の形態においては、前記基板は、半導体材料の単結晶よりなる。
【００３３】
本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。
【００３４】
本発明の好ましい実施の形態においては、前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である。
【００３５】
本発明の好ましい実施の形態においては、前記主面は、（１００）面である。
【発明の効果】
【００３６】
本発明によれば、前記素子配置用凹部側面に前記副電子素子が形成されている。前記副電子素子８、たとえばはんだなどを用いて実装される形態と異なり、その主要要素が前記素子配置用凹部側面に直接的にまたは間接的に作りこまれている。この結果、別体として形成された前記副電子素子を前記素子配置用凹部側面に実装する場合と比べて、前記副電子素子の配置精度を格段に高めることが可能であり、前記副電子素子の小型化や高密度配置に資する。したがって、前記電子装置の小型化を図ることができる。
【００３７】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１実施形態に基づく電子装置を示す断面図である。
【図２】図１の電子装置を示す要部拡大断面図である。
【図３】図１の電子装置の基板を示す要部平面図である。
【図４】図１の電子装置の製造方法の一例を示す断面図である。
【図５】図１の電子装置の製造方法の一例を示す断面図である。
【図６】図１の電子装置の製造方法の一例を示す断面図である。
【図７】図１の電子装置の製造方法の一例を示す要部拡大断面図である。
【図８】図１の電子装置の製造方法の一例を示す要部拡大断面図である。
【図９】図１の電子装置の製造方法の一例を示す断面図である。
【図１０】図１の電子装置の製造方法の一例を示す要部拡大断面図である。
【図１１】図１の電子装置の製造方法の一例を示す断面図である。
【図１２】図１の電子装置の製造方法の一例を示す断面図である。
【図１３】図１の電子装置の製造方法の一例を示す断面図である。
【図１４】図１の電子装置の製造方法の一例を示す断面図である。
【図１５】図１の電子装置の製造方法の一例を示す断面図である。
【図１６】図１の電子装置の製造方法の一例を示す要部拡大断面図である。
【図１７】図１の電子装置の製造方法の一例を示す要部拡大断面図である。
【図１８】図１の電子装置の製造方法の一例を示す断面図である。
【図１９】図１の電子装置の製造方法の一例を示す断面図である。
【図２０】本発明の第３実施形態に基づく電子装置を示す要部拡大断面図である。
【図２１】本発明の第３実施形態に基づく電子装置を示す要部拡大断面図である。
【図２２】本発明の第４実施形態に基づく電子装置を示す要部拡大断面図である。
【発明を実施するための形態】
【００３９】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００４０】
図１〜図３は、本発明の第１実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ１は、基板１、絶縁層２、導電層３、裏面側絶縁膜４１、裏面電極パッド５１、封止樹脂部６、主電子素子７１および複数の副電子素子８を備えている。図１は、電子装置Ａ１の厚さ方向に沿う断面における断面図である。図２は、電子装置Ａ１の要部拡大断面図である。また、図３は、封止樹脂部６を省略した要部平面図である。
【００４１】
基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、主電子素子７１および副電子素子８が配置されている。
【００４２】
基板１は、主面１１１と、裏面１１２と、を有する。
【００４３】
主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。
【００４４】
裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。
【００４５】
基板１には、素子配置用凹部１４および２つの貫通孔１７が形成されている。
【００４６】
素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、主電子素子７１および複数の副電子素子８が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。
【００４７】
素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有している。
【００４８】
素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、主電子素子７１が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。
【００４９】
素子配置用凹部側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部側面１４１は、素子配置用凹部底面１４２および主面１１１につながっている。素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部側面１４１は、４つの平坦面を有している。
【００５０】
貫通孔１７は、基板１における一部分を素子配置用凹部底面１４２から裏面１１２へと貫通する。本実施形態では、貫通孔１７の個数は、複数（２つ）である。貫通孔１７の深さは、たとえば、１０〜５０μｍである。基板１の厚さ方向視における貫通孔１７の最大開口寸法は、たとえば、１０〜５０μｍである。基板１の厚さ方向視における貫通孔１７の最大開口寸法に対する、貫通孔１７の深さの比は、０．２〜５である。本実施形態では、貫通孔１７は、厚さ方向視において、矩形状である。また、本実施形態においては、貫通孔１７は、厚さ方向において主面１１１側から裏面１１２側に向かうほど断面寸法が大である。
【００５１】
貫通孔１７は、貫通孔内面１７１を有する。
【００５２】
貫通孔内面１７１は、基板１の厚さ方向に対して傾斜している。貫通孔内面１７１は、４つの平坦面を有している。本実施形態では、貫通孔内面１７１は、素子配置用凹部底面１４２および裏面１１２につながっている。厚さ方向に直交する平面に対する貫通孔内面１７１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。
【００５３】
絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ2あるいはＳｉＮよりなる。
【００５４】
絶縁層２は、凹部内面絶縁部２１、貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４を有する。
【００５５】
凹部内面絶縁部２１は、基板１の素子配置用凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、素子配置用凹部側面１４１および素子配置用凹部底面１４２のすべてに形成されている。凹部内面絶縁部２１は、たとえば熱酸化によって形成されている。凹部内面絶縁部２１は、たとえば、ＳｉＯ2よりなる。
【００５６】
凹部内面絶縁部２１には、補助貫通孔２１１が形成されている。補助貫通孔２１１は、凹部内面絶縁部２１を厚さ方向に貫通している。また、補助貫通孔２１１は、厚さ方向視において貫通孔１７内に位置している。補助貫通孔２１１は、厚さ方向において断面形状が一定である。
【００５７】
貫通孔内面絶縁部２２は、貫通孔１７の貫通孔内面１７１に形成されている。貫通孔内面絶縁部２２は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって形成されている。貫通孔内面絶縁部２２は、たとえば、ＳｉＯ2またはＳｉＮよりなる。
【００５８】
後述する図１６および図１７に示すように、補助貫通孔内面絶縁部２３は、凹部内面絶縁部２１の補助貫通孔２１１の内面に形成されている。補助貫通孔内面絶縁部２３は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって形成されている。補助貫通孔内面絶縁部２３は、たとえば、ＳｉＯ2またはＳｉＮよりなる。
【００５９】
裏面側絶縁部２４の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２４は、熱酸化によって形成されている。裏面側絶縁部２４は、たとえば、ＳｉＯ2よりなる。
【００６０】
導電層３は、主電子素子７１および副電子素子８に導通する。導電層３は、主電子素子７１および副電子素子８に入出力する電流経路を構成するためのものである。導電層３は、素子配置用凹部側面１４１、素子配置用凹部底面１４２、貫通孔内面１７１および裏面１１２に形成されている。より具体的には、導電層３は、貫通孔内面１７１を介して素子配置用凹部１４から裏面１１２にわたって、形成されている。
【００６１】
導電層３は、シード層３１およびメッキ層３２を含む。
【００６２】
シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。
【００６３】
メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。
【００６４】
導電層３は、素子配置用凹部パッド３３、貫通孔内面導電部３５、補助貫通孔封鎖部３６および連絡経路３７を含む。
【００６５】
素子配置用凹部パッド３３は、素子配置用凹部１４に形成されており、特に素子配置用凹部底面１４２に形成されたものを含む。素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３は、主電子素子７１を素子配置用凹部底面１４２に搭載するために用いられる。
【００６６】
貫通孔内面導電部３５は、貫通孔１７の貫通孔内面１７１に形成された部分を含む。本実施形態においては、図１および後述する図１６、図１７に示すように、貫通孔内面導電部３５は、貫通孔１７の貫通孔内面１７１において絶縁層２の貫通孔内面絶縁部２２に積層された部分と、補助貫通孔内面絶縁部２３に形成された部分とを含む。さらに、貫通孔内面導電部３５は、貫通孔１７の底面をなすように配置された、厚さ方向に対して直角である部分を含む。
【００６７】
補助貫通孔封鎖部３６は、後述する図１６、図１７に示すように、貫通孔１７を主面１１１側から塞いでおり、素子配置用凹部パッド３３のうち素子配置用凹部底面１４２に形成されたものと同層をなしている。補助貫通孔封鎖部３６と貫通孔内面導電部３５とは、互いに接している。
【００６８】
連絡経路３７は、主に、主電子素子７１と複数の副電子素子８との導通経路を形成するものである。図１および図３に示すように、本実施形態においては、連絡経路３７は、素子配置用凹部側面１４１、素子配置用凹部底面１４２および主面１１１に形成されている。連絡経路３７のうち素子配置用凹部側面１４１に形成された部分は、複数の副電子素子８の各々に対して直列に接続されている。連絡経路３７のうち主面１１１に形成された部分は、複数の副電子素子８を互いに直列に接続させうる。また、後述する手法により、連絡経路３７の一部が除去されると、複数の副電子素子８の接続形態が変更される。
【００６９】
裏面側絶縁膜４１の少なくとも一部は、裏面１１２に形成されている。裏面側絶縁膜４１は、貫通孔１７内に形成された部位を有している。裏面側絶縁膜４１と基板１との間に導電層３が介在している。裏面側絶縁膜４１は、たとえばＳｉＮよりなる。裏面側絶縁膜４１は、たとえば、ＣＶＤによって形成されている。
【００７０】
裏面電極パッド５１は、裏面１１２に形成されている。裏面電極パッド５１は、導電層３に接しており、且つ、主電子素子７１および副電子素子８に導通している。裏面電極パッド５１は、たとえば基板１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、裏面電極パッド５１は矩形状である。
【００７１】
封止樹脂部６は、素子配置用凹部１４に充填され、主電子素子７１および複数の副電子素子８を覆っている。封止樹脂部６の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部６は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。本実施形態においては、封止樹脂部６には、貫通孔６３が形成されている。貫通孔６３は、厚さ方向視において主面１１１と重なっており、連絡経路３７のうち主面１１１に形成された部分の一部を封止樹脂部６から露出させている。
【００７２】
主電子素子７１は、素子配置用凹部底面１４２に搭載されている。主電子素子７１の一例としては、たとえば集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）素子である。あるいは、主電子素子７１の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。
【００７３】
複数の副電子素子８は、素子配置用凹部側面１４１に形成されている。本発明において、副電子素子８が素子配置用凹部側面１４１に形成されているとは、たとえばハンダなどの接合手法によってある電子素子が素子配置用凹部側面１４１に実装されている形態とは異なる形態を指す。すなわち、副電子素子８を構成する主要な要素が、素子配置用凹部側面１４１に直接的または間接的に積層された形態、または、素子配置用凹部側面１４１の一部が改質されることによって副電子素子８を構成する主要な要素が構成されている形態、などを指すものである。
【００７４】
本実施形態においては、複数の副電子素子８は抵抗器である。副電子素子８は、抵抗体層８１を有する。図２に示すように、抵抗体層８１は、素子配置用凹部側面１４１を覆う凹部内面絶縁部２１上に形成されている。抵抗体層８１は、抵抗器に求められる抵抗値を実現しうる材質からなり、たとえばシリコンクロム合金、ニッケルクロム合金などが挙げられる。抵抗体層８１の厚さは、たとえば５〜５０ｎｍ程度である。
【００７５】
本実施形態においては、抵抗体層８１の両端部分が連絡経路３７によって覆われている。これにより、抵抗体層８１は、連絡経路３７と導通している。
【００７６】
図３に示すように、本実施形態においては、複数の副電子素子８が素子配置用凹部側面１４１に形成されている。図示された例においては、４つの副電子素子８が配置されている。図示された状態においては、図上端と下端とに位置する２つの副電子素子８のみが電流経路に組み込まれ、中間に位置する２つの副電子素子８は、主面１１１において連絡経路３７がバイパス経路を構成することから、電流経路には組み込まれない。一方、他の構成として、上述した封止樹脂部６の貫通孔６３を利用して、連絡経路３７のうち主面１１１に位置する部分の中央部分が、レーザーなどの手段によって除去された構成が実現しうる。この構成においては、残存した連絡経路３７を介して４つの副電子素子８が直接に接続される。なお、レーザーなどの手段による連絡経路３７の部分的な除去を終えた後に、貫通孔６３を樹脂などによって埋めてもよい。
【００７７】
次に、電子装置Ａ１の製造方法の一例について、図４〜図１９を参照しつつ、以下に説明する。
【００７８】
まず、図４に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２００〜５５０μｍ程度である。基板１は、上述した電子装置Ａ１の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ１を一括して製造する手法を前提としている。１つの電子装置Ａ１を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ１を一括して製造する手法が現実的である。なお、図４に示す基板１は、電子装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。
【００７９】
基板１は、互いに反対側を向く主面１１１および裏面１１２を有している。本実施形態においては、主面１１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。
【００８０】
次いで、主面１１１をたとえば酸化させることによりＳｉＯ2からなるマスク層を形成する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。
【００８１】
次いで、前記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、前記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。
【００８２】
次いで、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、凹部が形成される。この凹部は、底面および側面を有する。前記底面は、厚さ方向に対して直角である。前記側面が厚さ方向に直交する平面に対してなす角度は、５５°程度となる。
【００８３】
次いで、前記マスク層を除去する。このエッチングを行うことにより、図５に示す素子配置用凹部１４が形成される。素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有しており、主面１１１から凹んでいる。素子配置用凹部１４は、厚さ方向視矩形状である。
【００８４】
次いで、図６および図７に示すように、熱酸化させることにより、主面１１１、素子配置用凹部側面１４１および素子配置用凹部底面１４２に、絶縁層２を形成する。この絶縁層２のうち素子配置用凹部側面１４１および素子配置用凹部底面１４２を覆う部分は、上述した凹部内面絶縁部２１となる。
【００８５】
次いで、図８に示すように、抵抗体層８１を形成する。抵抗体層８１の形成は、たとえばスパッタリングなどの薄膜形成手法によって、絶縁層２の全面にシリコンクロム合金またはニッケルクロム合金などの薄膜を形成する。そして、この薄膜に対してエッチングなどのパターニングを施すことにより、凹部内面絶縁部２１のうち素子配置用凹部側面１４１を覆う部分に、本実施形態においては４つの抵抗体層８１を形成する。
【００８６】
次いで、図９および図１０に示すように、シード層３１およびメッキ層３２を形成する。シード層３１は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば素子配置用凹部パッド３３や連絡経路３７を含む形状とされている。また、図１０に示すように、連絡経路３７は、抵抗体層８１の両端部分を覆う形状とする。これにより、複数の副電子素子８が形成される。なお、シード層３１およびメッキ層３２の形成において実施されるエッチングは、シード層３１およびメッキ層３２の材質のみを選択的に溶解し、抵抗体層８１を選択的に残存させるものが望ましい。
【００８７】
次いで、図１１に示すように、主電子素子７１を素子配置用凹部１４に配置する。より具体的には、主電子素子７１を素子配置用凹部底面１４２に搭載する。主電子素子７１には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、主電子素子７１を載置する。そして、リフロー炉によって上記はんだボールを溶融させた後に硬化させることにより、主電子素子７１の配置が完了する。はんだボールを形成する手法の他に、導電層３の素子配置用凹部パッド３３にはんだペーストを塗布しておく手法を採用してもよい。
【００８８】
次いで、図１２に示すように、封止樹脂部６を形成する。封止樹脂部６の形成は、たとえば浸透性に優れるとともに、感光することによって硬化する樹脂材料を素子配置用凹部底面１４２および素子配置用凹部側面１４１に囲まれた空間に主電子素子７１を覆うように充填し、これを硬化させることによって行う。また、本実施形態においては、主面１１１を覆うように、封止樹脂部６を形成する。そして、封止樹脂部６の一部を除去することにより、貫通孔６３を形成する。
【００８９】
次いで、図１３に示すように、貫通孔１７を形成する。貫通孔１７の形成は、たとえば裏面１１２を熱酸化することによってＳｉＯ2からなるマスク層を形成する。続いて、このマスク層に、貫通孔１７に相当する位置に開口を設ける。そして、たとえばＫＯＨを用いた異方性エッチングを行う。これにより、厚さ方向に対して傾斜した貫通孔内面１７１を有する貫通孔１７が得られる。
【００９０】
次いで、図１４に示すように、補助貫通孔２１１を形成する。具体的には、絶縁層２の凹部内面絶縁部２１のうち主電子素子７１から裏面１１２側に露出した部分に対して、たとえばドライエッチングを施す。これにより、凹部内面絶縁部２１の当該部分には、厚さ方向において断面形状が一定である補助貫通孔２１１が形成される。
【００９１】
次いで、図１５および図１６に示すように、貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４を形成する。これらは、たとえばＳｉＯ2あるいはＳｉＮなどの絶縁材料を用いたＣＶＤを行った後にパターニングを施すことにより、形成される。
【００９２】
次いで、図１７に示すように、絶縁層２の貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４の適所にシード層３１を形成する。シード層３１は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。
【００９３】
次いで、図１８に示すように、絶縁層２の貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４の適所にメッキ層３２を形成する。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。そして、導電層３の貫通孔内面導電部３５が形成される。
【００９４】
次いで、図１９に示すように、裏面側絶縁膜４１を形成する。裏面側絶縁膜４１は、たとえばＳｉＮを用いたＣＶＤを行った後にパターニングを施すことにより、形成される。この後は、裏面電極パッド５１を形成する。裏面電極パッド５１は、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。
【００９５】
そして、基板１をたとえばダイサーによって切断するこれにより、図１および図２に示した電子装置Ａ１が得られる。
【００９６】
次に、電子装置Ａ１の作用について説明する。
【００９７】
本実施形態によれば、素子配置用凹部側面１４１に副電子素子８が形成されている。副電子素子８は、たとえばはんだなどを用いて実装される形態と異なり、その主要要素が素子配置用凹部側面１４１に直接的にまたは間接的に作りこまれている。この結果、別体として形成された副電子素子８を素子配置用凹部側面１４１に実装する場合と比べて、副電子素子８の配置精度を格段に高めることが可能であり、副電子素子８の小型化や高密度配置に資する。したがって、電子装置Ａ１の小型化を図ることができる。
【００９８】
比較的平滑な面を形成しうる凹部内面絶縁部２１上に抵抗体層８１を形成することにより、より微細であり且つより薄い抵抗体層８１を形成することが可能である。これは、抵抗器としての副電子素子８の抵抗値を所望の値に設定するのに適している。
【００９９】
連絡経路３７を選択的に除去するか否かによって、複数の副電子素子８をどのように導通経路に組み込むかを選択することができる。これにより、複数の副電子素子８が構成する抵抗体群全体の抵抗値を容易且つ確実に調整することができる。
【０１００】
基板１には、素子配置用凹部１４から裏面１１２に貫通する貫通孔１７が形成されている。導電層３は、貫通孔内面１７１を介して素子配置用凹部１４から裏面１１２にわたって、形成されている。このような構成によると、素子配置用凹部１４側から裏面１１２側への電流経路を形成することができる。これにより、主電子素子７１を動作させるために必要となる導通経路を、たとえば厚さ方向視において主電子素子７１と重ならせる構成が実現される。したがって、電子装置Ａ１の厚さ方向視におけるサイズの小型化を図るのに適する。
【０１０１】
本実施形態においては、素子配置用凹部側面１４１は、厚さ方向Ｚに対し傾斜している。このような構成によると、素子配置用凹部側面１４１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
【０１０２】
本実施形態においては、貫通孔内面１７１は、厚さ方向Ｚに対し傾斜している。このような構成によると、貫通孔内面１７１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
【０１０３】
素子配置用凹部１４（素子配置用凹部底面１４２）と貫通孔１７との境界部分においては、補助貫通孔封鎖部３６と貫通孔内面導電部３５とが接している。この接触は、貫通孔１７の底部の面積に相当する面積においてなされる。したがって、補助貫通孔封鎖部３６と貫通孔内面導電部３５との導通、すなわち導電層３のうち裏面１１２側に形成された部分と、導電層３のうち素子配置用凹部１４側に形成された部分とをより確実に導通させることができる。
【０１０４】
図２０〜図２２は、本発明の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
【０１０５】
図２０は、本発明の第２実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ２は、主に副電子素子８の構成が、上述した実施形態と異なっている。
【０１０６】
電子装置Ａ２においては、絶縁層２の凹部内面絶縁部２１が第１絶縁層２１２および第２絶縁層２１３からなる。このような構成は、絶縁層２全体または、凹部内面絶縁部２１全体に採用されてもよいし、図１９に図示された部位のみに適用されてもよい。
【０１０７】
第１絶縁層２１２および第２絶縁層２１３は、上述した凹部内面絶縁部２１と同様の材質からなる。
【０１０８】
抵抗体層８１は、第１絶縁層２１２上に形成されている。第２絶縁層２１３は、抵抗体層８１のほとんどを覆っている。第２絶縁層２１３には、複数の貫通孔２１３ａが形成されている。貫通孔２１３ａは、第２絶縁層２１３を貫通している。また、貫通孔２１３ａは、抵抗体層８１の両端寄りの部分を第２絶縁層２１３から露出させている。
【０１０９】
連絡経路３７は、第２絶縁層２１３上に形成されている。連絡経路３７は、第２絶縁層２１３の貫通孔２１３ａを埋めており、貫通孔２１３ａを通じて抵抗体層８１と導通している。
【０１１０】
このような実施形態によっても、電子装置Ａ２の小型化を図ることができる。また、本実施形態の副電子素子８を形成する場合、第１絶縁層２１２上に抵抗体層８１を形成した後に、第２絶縁層２１３を形成する。この後に、連絡経路３７を形成するための金属層のめっきによる形成およびエッチングなどを行う。このエッチングにおいては、抵抗体層８１は、第２絶縁層２１３によって覆われており、エッチング液に曝されない。したがって、連絡経路３７を形成するためのエッチングは、連絡経路３７の材質のみを選択的に溶解し、抵抗体層８１を選択的に残存させるものに限定されないという利点がある。
【０１１１】
図２１は、本発明の第３実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ３は、主に副電子素子８の構成が、上述した実施形態と異なっている。
【０１１２】
電子装置Ａ２においては、抵抗体層８１は、素子配置用凹部側面１４１を部分的に改質することによって形成されている。より具体的には、素子配置用凹部側面１４１のうち抵抗体層８１が形成されるべき領域に、不純物添加元素であるドーパントを注入する。このようなドーパントとしては、基板１の材質であるＳｉなどを、所望の抵抗値を有する導体に改質するものが採用される。また、基板１の本体と抵抗体層８１を電気的に遮断することを目的として、抵抗体層８１を形成するドーピングに加えて、絶縁領域、ｐｎ接合領域など、導通遮断領域を形成するためのドーピングを行ってもよい。
【０１１３】
抵抗体層８１は、素子配置用凹部側面１４１と一体的に設けられており、凹部内面絶縁部２１によって覆われる。凹部内面絶縁部２１には、抵抗体層８１の適所を凹部内面絶縁部２１から露出させる貫通孔２１ａが形成されている。この貫通孔２１ａを通じて、連絡経路３７が抵抗体層８１に導通している。
【０１１４】
このような実施形態によっても、電子装置Ａ３の小型化を図ることができる。また、素子配置用凹部側面１４１を改質することによって抵抗体層８１を形成する場合、導電体層に対して微細なエッチングを施すなどの工程は強いられない。これは、製造工程の効率化や、より微細な副電子素子８の形成などに有利である。
【０１１５】
図２２は、本発明の第４実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ４は、主に副電子素子８の構成が、上述した実施形態と異なっている。本実施形態においては、副電子素子８は、コンデンサとして構成されている。
【０１１６】
副電子素子８は、第１電極層８２、第２電極層８３および誘電体層８４を有している。また、凹部内面絶縁部２１は、第１絶縁層２１２、第２絶縁層２１３および第３絶縁層２１４を有する構成とされている。
【０１１７】
第１絶縁層２１２は、素子配置用凹部側面１４１上に形成された層である。第１電極層８２は、第１絶縁層２１２上に形成されており、コンデンサとしての副電子素子８の一方の電極を形成するものである。素子配置用凹部側面１４１の法線方向視において、第１電極層８２は、所望の容量を達成しうるサイズとされており、たとえば矩形状とされる。第１電極層８２は、Ｃｕ等の導電体からなる。
【０１１８】
誘電体層８４は、第１電極層８２と第２電極層８３との間に介在することにより、コンデンサとしての副電子素子８の誘電体部として機能するものである。本実施形態においては、誘電体層８４は、第２絶縁層２１３の一部によって構成されている。また、第２絶縁層２１３には、第１電極層８２の一部を第２絶縁層２１３から露出させる貫通孔２１３ａが形成されている。誘電体層８４を構成する第２絶縁層２１３は、強誘電体材料からなることが好ましい。
【０１１９】
第２電極層８３は、第２絶縁層２１３上に形成されており、コンデンサとしての副電子素子８の他方の電極を形成するものである。素子配置用凹部側面１４１の法線方向視において、第２電極層８３は、所望の容量を達成しうるサイズとされており、たとえば矩形状とされる。第２電極層８３は、Ｃｕ等の導電体からなる。
【０１２０】
第３絶縁層２１４は、第２電極層８３を覆っている。一方、本実施形態においては、第３絶縁層２１４は、第２絶縁層２１３の貫通孔２１３ａは覆っていない。第３絶縁層２１４には、貫通孔２１４ａが形成されている。貫通孔２１４ａは、誘電体層８４の一部を第３絶縁層２１４から露出させている。
【０１２１】
連絡経路３７の一部は、貫通孔２１３ａを通じて第１電極層８２導通している。また、連絡経路３７の他の一部は、貫通孔２１４ａを通じて第２電極層８３に導通している。
【０１２２】
なお、副電子素子８をコンデンサとして構成する具体的構成は、電子装置Ａ４の構成に限定されない。たとえば、金属層等によって第１電極層８２を形成することに代えて、電子装置Ａ３で述べたように、素子配置用凹部側面１４１の一部を改質することによって第１電極層８２を形成してもよい。
【０１２３】
本実施形態によっても、電子装置Ａ４の小型化を図ることができる。また、副電子素子８の機能は限定されず、抵抗器、コンデンサなど様々な電子素子として機能しうる。電子装置Ａ１〜Ａ４と類似の手法を採用することにより、副電子素子８は、たとえばインダクタとして機能する。また、本発明に係る１つの電子装置に、互いに異なる機能を果たす複数の副電子素子を設けてもよい。
【０１２４】
本発明に係る電子装置は、上述した実施形態に限定されるものではない。本発明に係る電子装置の各部の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【０１２５】
Ａ１〜Ａ４      電子装置
１      基板
１１１      主面
１１２      裏面
１４      素子配置用凹部
１４２      素子配置用凹部底面
１４１      素子配置用凹部側面
１７      貫通孔
１７１      貫通孔内面
２      絶縁層
２１      凹部内面絶縁部
２１ａ      貫通孔
２１１      補助貫通孔
２１２      第１絶縁層
２１３      第２絶縁層
２１３ａ      貫通孔
２１４      第３絶縁層
２１４ａ      貫通孔
２２      貫通孔内面絶縁部
２３      補助貫通孔内面絶縁部
２４      裏面側絶縁部
３      導電層
３１      シード層
３２      メッキ層
３３      素子配置用凹部パッド
３５      貫通孔内面導電部
３６      補助貫通孔封鎖部
３７      連絡経路
４１      裏面側絶縁膜
５１      裏面電極パッド
６      封止樹脂部
６３      貫通孔
７１      主電子素子
８      副電子素子
８１      抵抗体層
８２      第１電極層
８３      第２電極層
８４      誘電体層
【図１】
2016127048.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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