(57)【要約】【課題】縦型トランジスタの耐圧を向上させる高耐圧半導体装置の製造方法を提供する。【解決手段】本発明の高耐圧半導体装置は、第１の導電型の半導体層上部に形成され、この半導体層より不純物濃度が低いウェルと、長尺状に形成されたトレンチと、トレンチの側壁に形成された絶縁膜と、トレンチ内に充填された抵抗体と、ウェル表面に、トレンチを挟んで形成された第２の導電型のベース領域と、ベース層内に形成されたソースと、ウェル上部にゲート絶縁膜を介して形成されたゲートとを有するトランジスタがストライプ上に複数形成され、各トランジスタのゲートと接続され、トレンチの長尺方向に対して直角に延びるゲートバスラインと、ゲートバスラインの下部に形成され、各トランジスタの抵抗層，ベース及びソース領域に接続された第１のソース配線と、ゲートバスラインを挟むように形成され、第１のソース配線に接続される第２のソース配線とを有する。【選択図】図１
2016127141.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の半導体層であるドレイン層と、
該ドレイン層上部に形成され、ドレイン層より不純物濃度が低い、第１の導電型の半導体層であるウェル層と、
該ウェル層表面に垂直な溝として、ウェル表面に対し平行に長尺状に形成されたトレンチと、
トレンチの側壁に形成された絶縁膜と、
該絶縁膜を介して前記トレンチ内に充填された抵抗体と、
前記ウェル層表面に、前記トレンチを挟んで形成された第２の導電型のベース領域と、
平面視において前記ベース層内に形成されたソース領域と、
前記ウェル層上部にゲート絶縁膜を介して、前記トレンチ間に、トレンチ平行方向に長尺状に設けられたゲート電極と、
を有するトランジスタがストライプ上に複数形成され、
各前記トランジスタのゲート電極と接続され、前記トレンチの長尺方向に対して直角方向に延びるゲートバスラインと、
該ゲートバスラインの下部に形成され、各トランジスタの抵抗層，ベース領域及びソース領域に接続された第１のソース配線と、
該ゲートバスラインを挟むように形成され、前記第１のソース配線に接続される第２のソース配線と
を有することを特徴とする高耐圧半導体装置。
【請求項２】
前記第１のソース配線が平面視において前記ゲートバスラインの下部に位置する抵抗層，ベース領域及びソース領域の上部のみに設けられ、第２のソース配線と重なる部分にて、第１のソース配線と第２のソース配線とが接続されていることを特徴とする請求項１記載の高耐圧半導体装置。
【請求項３】
前記第１のソース配線が平面視において抵抗層，ベース領域及びソース領域の上部全面に設けられ、第２のソース配線と重なる部分にて、第１のソース配線と第２のソース配線とが接続されていることを特徴とする請求項１記載の高耐圧半導体装置。
【請求項４】
前記第１のソース配線が存在しない部分においては、第２のソース配線と抵抗層，ベース領域及びソース領域とが接続されていることを特徴とする請求項２記載の高耐圧半導体装置。
【請求項５】
第１の導電型の半導体層であるドレイン層上部に、該ドレイン層より不純物濃度が低い、第１の導電型の半導体層であるウェル層を形成する工程と、
該ウェル層表面に対し垂直にエッチングを行い、表面に対し平行に長尺状のトレンチを形成する工程と、
前記トレンチの側壁に絶縁膜を形成する工程と、
該絶縁膜を介して前記トレンチ内に抵抗体を充填する工程と、
前記ウェル層表面に、前記トレンチを挟んで第２の導電型のベース領域を形成する工程と、
前記ベース層内にソース領域を形成する工程と、
前記ウェル層上部にゲート絶縁膜を介して、前記トレンチ間に、トレンチ平行方向に長尺状にゲート電極を形成する工程と、
抵抗層，ベース領域及びソース領域に対して接続された第１のソース配線を形成する工程と、
層間絶縁膜を形成する工程と、
ストライプ状に形成されたトランジスタに対し、各トランジスタのゲート電極と接続し、前記トレンチの長尺方向に対して直角方向に延びるゲートバスラインと、該ゲートバスラインを挟むように形成され、各トランジスタの前記第１のソース配線に接続される第２のソース配線とを形成する工程と
を有することを特徴とする高耐圧半導体装置の製造方法。
【請求項６】
前記第１のソース配線が平面視において前記ゲートバスラインの下部に位置する抵抗層，ベース領域及びソース領域の上部のみに形成し、第２のソース配線と重なる部分にて、第１のソース配線と第２のソース配線とを接続させることを特徴とする請求項５記載の高耐圧半導体装置の製造方法。
【請求項７】
前記第１のソース配線が平面視において抵抗層，ベース領域及びソース領域の上部全面に形成し、第２のソース配線と重なる部分にて、第１のソース配線と第２のソース配線とを接続させることを特徴とする請求項５記載の高耐圧半導体装置の製造方法。
【請求項８】
前記第１のソース配線が存在しない部分においては、第２のソース配線と抵抗層，ベース領域及びソース領域とを接続させることを特徴とする請求項６記載の高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に大電力の制御に用いることを目的とした高耐圧半導体装置及びその製造方法に係わるものである。
【背景技術】
【０００２】
パワーエレクトロニクス分野において、装置の小型化に伴い高耐圧半導体装置が多用されるようになってきている。そのため、高耐圧半導体装置に対しては、より高耐圧化・大電流化が望まれている。
この高耐圧化及び大電流化を実現させるため、スーパージャンクション構造を有する半導体装置が用いられている（例えば、特許文献１参照）。
この半導体装置は、例えば、図２０に示す縦型構造のｎチャンネル型ＭＯＳの場合、通常、ソース領域（Ｎ型拡散層）１００及びドレイン層（Ｎ＋型基板）１０１の間に接合面を有して、ベース領域（Ｐ型拡散層）１０２及びウェル層（Ｎ型半導体層）１０４を有している。ここで、ソース領域１００は、素子表面に対する平面視において、ベース領域１０２内に形成されている。
【０００３】
また、この半導体装置は、上記ベース領域１０２とウェル層１０４とを貫通し、ドレイン層１０１に至るトレンチ１０５が設けられており、底面を除くトレンチ１０５内周面に絶縁膜１０６が形成されている。さらに、トレンチ１０５内部にこの絶縁膜１０６を介挿して高抵抗体（例えば、ノンドープの高抵抗半導体、すなわち不純物がドーピングされていない多結晶及びアモルファス等）１０７が充填されている。
ソース１００，ベース１０２及び抵抗体１０７はソース配線１０８に接続されている。
ゲート電極１０９はウェル層１０４上にゲート酸化膜１１０を介して形成され、すなわち、平面視において、ソース領域１００，ベース領域１０２及びウェル層１０４上部に形成されている。
【０００４】
ここで、ゲート電極１０９には、トランジスタをオンさせる際、ソース１００に比較して正の電圧、すなわち閾値電圧が印加され、ベース１０２表面部に反転層を生成してチャネルを形成させて、ソース１００からウェル層１０４へキャリアを供給する。
この構成により、ソース１００から供給されたキャリアはウェル層１０４を介して、ウェル層１０４に比較して不純物濃度の高いドレイン１０１へ電流を流す。このため、ゲート電極１０９は、ソース配線１０８の下部に絶縁層１１１を介して形成されている。
【０００５】
上記半導体装置において、ゲート電極１０９には、トランジスタセルをオフする際、ソース電圧と同様または上記閾値電圧より低い電圧が印加される。
一般的に、高耐圧半導体装置は、図２０に記載した構成のトランジスタセルが複数形成されており、上述したようにドレイン電極とソース配線１０８との間の電圧差により、ソース配線１０８に接続されている抵抗体１０７から生じる電界により、各トランジスタセルのベース領域１０２とウェル層１０４との界面におけるｐｎ接合に空乏層が延び、ベース領域における局部的な電界の集中を抑制し、ブレークダウンの発生を防止し、トランジスタセルの耐圧を向上させている。このとき、空乏層はベース領域１０２側及び絶縁膜１０６側には延びないため、ドレイン層１０１方向に延び、ドレインに印加される電圧が高ければ最終的にはウェル層１０４が完全に空乏化する。
【０００６】
上記抵抗体１０７には、微小な電流（抵抗率による）が流れ、絶縁膜１０６とウェル層１０４との境界における垂直電界が実質上一定となるように、抵抗体１０７に沿って、すなわち素子面に対して垂直方向に、電気的ポテンシャルが低下する。
ここでは、「ドレインに印加される電圧」＞「ソース電圧」の関係、すなわちドレインに対し、ソース電圧に比較して、高電圧が印加された場合を説明している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２１７４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した従来の高耐圧半導体装置において、図２１の平面図に示すように、外部配線と接続するゲート電極用のパッド電極（以下、ゲートパッド電極）と、ソース配線用のパッド電極（以下、ソースパッド電極）とがトランジスタセルの上部に形成されている。
そして、それぞれのトランジスタセルにおけるゲート電極１０９とゲートパッド電極との間はゲートバスライン電極を介して電気的に接続され、またソース領域１００とソースパッド電極との間はソースバスライン電極を介して電気的に接続されている。
【０００９】
そして、図２１における領域５の部分を拡大した図２２において示すように、主面の上方から見ると、縦型トランジスタの構成として、長尺上に形成された複数のトレンチ１０５を有している。
また、ゲート電極１０９はトレンチ１０５の長尺方向であるＨ方向に沿って（すなわち、トレンチ１０５が外周に向かって延伸する、図における縦方向に）、各トレンチ１０５間において、長尺状に形成されている。
【００１０】
したがって、図２１から判るように、各ゲート電極１０９及びゲートパッド電極間を接続するゲートバスライン電極と、トレンチ１０５（及び抵抗体１０７，ベース領域１０２，ソース領域１００）とが交差して形成されている。
ここで、一般的に、ゲート電極１０９の上部の層には、層間絶縁膜１２１を介して、ソース配線１０８が形成されている。
このため、ソース配線１０８と、ソース領域１００，ベース領域１０２及び抵抗体１０７全面との間でコンタクトを取る必要がある。また、ゲートバスライン電極とソース配線１０８とを接触させずに、ゲートバスライン電極とゲート電極１０９とを接続させる。すなわち、上記交差部分にてゲートバスライン電極とソース配線１０８とを電気的に接続させないようにするため、ゲートバスライン電極と交差する位置に、ソース配線１０８を設けず、ソース配線１０８をゲートバスライン電極から分離して形成する必要がある。
【００１１】
上述した構成から、図２２に示すＲ領域では、ソース配線１０８が形成されておらず、この領域のトレンチ１０５内部の抵抗体１０７に対して電位を供給することができない。
このため、上記領域に対応するトレンチ１０５外面部に、他の部分と同様な形状の空乏層が生じない、すなわち、トレンチ１０５の全外面部、特にトレンチ１０５の外面における側壁部（縦型リサーフ領域）において、均一な空乏層を生じさせることができないため、電界を緩和するためのフィールドプレートとして十分な機能を果たさず、半導体装置の耐圧が低下してしまうことになる。
【００１２】
本発明は、このような事情に鑑みてなされたもので、トレンチ内部に抵抗体を形成し、トレンチ外面部に縦型リサーフ領域を形成する縦型トランジスタにおいて、トレンチ外面部に生じる空乏層を均一として、耐圧を向上させる高耐圧半導体装置及び高耐圧半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の高耐圧半導体装置は、第１の導電型の半導体層であるドレイン層と、該ドレイン層上部に形成され、ドレイン層より不純物濃度が低い、第１の導電型の半導体層であるウェル層と、該ウェル層表面に垂直な溝として、ウェル表面に対し平行に長尺状に形成されたトレンチと、トレンチの側壁に形成された絶縁膜と、該絶縁膜を介して前記トレンチ内に充填された抵抗体と、前記ウェル層表面に、前記トレンチを挟んで形成された第２の導電型のベース領域と、平面視において前記ベース層内に形成されたソース領域と、前記ウェル層上部にゲート絶縁膜を介して、前記トレンチ間に、トレンチ平行方向に長尺状に設けられたゲート電極と、を有するトランジスタがストライプ上に複数形成され、各前記トランジスタのゲート電極と接続され、前記トレンチの長尺方向に対して直角方向に延びるゲートバスラインと、該ゲートバスラインの下部に形成され、各トランジスタの抵抗層，ベース領域及びソース領域に接続された第１のソース配線と、該ゲートバスラインを挟むように形成され、各トランジスタの前記第１のソース配線とに接続される第２のソース配線とを有することを特徴とする。
【００１４】
本発明の高耐圧半導体装置は、前記第１のソース配線が平面視において前記ゲートバスラインの下部に位置する抵抗層，ベース領域及びソース領域の上部のみに設けられ、第２のソース配線と重なる部分にて、第１のソース配線と第２のソース配線とが接続されていることを特徴とする。
【００１５】
本発明の高耐圧半導体装置は、前記第１のソース配線が平面視において抵抗層，ベース領域及びソース領域の上部全面に設けられ、第２のソース配線と重なる部分にて、第１のソース配線と第２のソース配線とが接続されていることを特徴とする。
【００１６】
本発明の高耐圧半導体装置は、前記第１のソース配線が存在しない部分においては、第２のソース配線と抵抗層，ベース領域及びソース領域とが接続されていることを特徴とする。
【００１７】
本発明の高耐圧半導体装置の製造方法は、第１の導電型の半導体層であるドレイン層上部に、該ドレイン層より不純物濃度が低い、第１の導電型の半導体層であるウェル層を形成する工程と、該ウェル層表面に対し垂直にエッチングを行い、表面に対し平行に長尺状のトレンチを形成する工程と、前記トレンチの側壁に絶縁膜を形成する工程と、該絶縁膜を介して前記トレンチ内に抵抗体を充填する工程と、前記ウェル層表面に、前記トレンチを挟んで第２の導電型のベース領域を形成する工程と、前記ベース層内にソース領域を形成する工程と、前記ウェル層上部にゲート絶縁膜を介して、前記トレンチ間に、トレンチ平行方向に長尺状にゲート電極を形成する工程と、抵抗層，ベース領域及びソース領域に対して接続された第１のソース配線を形成する工程と、層間絶縁膜を形成する工程と、ストライプ状に形成されたトランジスタに対し、各トランジスタのゲート電極と接続し、前記トレンチの長尺方向に対して直角方向に延びるゲートバスラインと、該ゲートバスラインを挟むように形成され、各トランジスタの前記第１のソース配線に接続される第２のソース配線とを形成する工程とを有することを特徴とする。
【００１８】
本発明の高耐圧半導体装置の製造方法は、前記第１のソース配線が平面視において前記ゲートバスラインの下部に位置する抵抗層，ベース領域及びソース領域の上部のみに形成し、第２のソース配線と重なる部分にて、第１のソース配線と第２のソース配線とを接続させることを特徴とする。
【００１９】
本発明の高耐圧半導体装置の製造方法は、前記第１のソース配線が平面視において抵抗層，ベース領域及びソース領域の上部全面に形成し、第２のソース配線と重なる部分にて、第１のソース配線と第２のソース配線とを接続させることを特徴とする。
【００２０】
本発明の高耐圧半導体装置の製造方法は、前記第１のソース配線が存在しない部分においては、第２のソース配線と抵抗層，ベース領域及びソース領域とを接続させることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、第１のソース配線及び第２のソース配線を用いることにより、ゲートバスライン電極直下におけるソース領域，ベース領域及び抵抗体に対し、ゲートバスライン電極の下部以外の領域のソース領域，ベース領域及び抵抗体と同様に電位を与えることができるため、空乏層の延びを長尺上に形成されたトレンチ近傍で均一にし、局部的な電界集中を抑制し、トランジスタの耐圧を従来に比して向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本実施形態における半導体素子の平面構造を示す概念図である。
【図２】図１におけるＡ−Ａにおける線視断面の構造を示す概念図である。
【図３】図１におけるＢ−Ｂにおける線視断面の構造を示す概念図である。
【図４】本実施形態の第１の製造方法の工程処理における素子構造を説明する概念図である。
【図５】本実施形態の第１の製造方法の工程処理における素子構造を説明する概念図である。
【図６】本実施形態の第１の製造方法の工程処理における素子構造を説明する概念図である。
【図７】本実施形態の第１の製造方法の工程処理における素子構造を説明する概念図である。
【図８】本実施形態の第１の製造方法の工程処理における素子構造を説明する概念図である。
【図９】本実施形態の第１の製造方法の工程処理における素子構造を説明する概念図である。
【図１０】本実施形態の第１の製造方法の工程処理における素子構造を説明する概念図である。
【図１１】第１の製造方法により発生する問題を説明する概念図である。
【図１２】第１の製造方法により発生する問題を説明する概念図である。
【図１３】本実施形態の第２の製造方法の工程処理における素子構造を説明する概念図である。
【図１４】本実施形態の第２の製造方法の工程処理における素子構造を説明する概念図である。
【図１５】本実施形態の第２の製造方法の工程処理における素子構造を説明する概念図である。
【図１６】本実施形態の第２の製造方法の工程処理における素子構造を説明する概念図である。
【図１７】本実施形態の第２の製造方法の工程処理における素子構造を説明する概念図である。
【図１８】本実施形態の第２の製造方法の工程処理における素子構造を説明する概念図である。
【図１９】本実施形態の第２の製造方法の工程処理における素子構造を説明する概念図である。
【図２０】従来例におけるトランジスタの線視断面の構造を示す概念図である。
【図２１】高耐圧半導体の平面における電極のパターン形状を示す概念図である。
【図２２】図２１における領域５を拡大した平面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の一実施形態による半導体装置の構成の一例を図面を参照して説明する。図１は、図２１における領域５の本実施形態における拡大図を示している。従来例と同様な構成については同一の符号を付し、説明を省略する。
一実施形態においても、従来例と同様に、ウェル層１０４表面に平行方向に、ストライプ状に長尺状のトレンチ１０５が複数個形成され、このトレンチ１０５の間に、このトレンチ１０５の長尺方向に平行に、長尺状のゲート電極１０９が形成されている。
本実施形態における従来例と異なる点は、ゲートバスライン電極とトレンチ１０５とが交差する領域において、平面視でこのゲートバスライン電極の下部となるトランジスタの抵抗体１０７，ソース領域及びベース領域とに接続され、これらにソース電位を与える第１のソース配線１０が存在することである。
この第１ソース配線１０は、ゲート電極１０９の長尺方向に長尺状に形成され、層間絶縁膜にてゲートバスラインと電気的に分離されており、第２のソース配線１１の下部にて、この第２のソース配線１１とコンタクトにより電気的に接続されている。
【００２４】
次に、図を用いて本実施形態のトランジスタの構造の一例を詳細に説明する。図２は、図１における線分Ａ−Ａにおいて線視した、本実施形態のトランジスタの断面構造を示す概念図である。同様に、図３は、図１における線分Ｂ−Ｂにおいて線視した、本実施形態のトランジスタの断面構造を示す概念図である。
Ｎ＋型（第１の導電型）の半導体領域であるドレイン層１０１上部に、このドレイン層１０１より不純物濃度が低い、Ｎ型の半導体層であるウェル層１０４が形成されている。
また、上記ウェル層１０４を貫通して、ドレイン層１０１に到達するトレンチ１０５が、図１に示すように長尺状に形成されている。このトレンチ１０５の内周面の側壁に絶縁膜１０６が形成されている。そして、上記トレンチ１０５内部には、高抵抗の抵抗体１０６（ノンドープのアモルファスシリコンまたはポリシリコンなど）が充填されている。そして、この抵抗体１０７は、第１のソース配線１０とドレイン層１０１とを接続しており、従来例と同様の機能を有する。また、抵抗体１０７は、ドレイン層１０１に到達せず、ウェル領域１０４を介して、ドレイン層１０１と接続するように構成しても良い。
【００２５】
従来例と同様に、ウェル層１０４の表面部において、上記トレンチ１０５の両側に、ベース領域１０２がトレンチ１０５を挟むように形成されており、表面示において、このべース領域１０２の内部にソース領域１００が形成されている。ゲート電極１０９は、ソース領域１００のエッジ部分，ベース領域１０２及びウェル層１０４上部に、ゲート絶縁膜１１１を介して、トレンチ１０５の長尺方向に対して平行方向に、長尺形状に形成されており、閾値電圧以上の電圧が印加されることにより、表面近傍において、ベース領域１０２内において、ソース領域１００からウェル領域１０４との間にキャリアを通過させるチャネル領域を形成する。
【００２６】
図１及び図２に示すように、ストライプ状に形成されたトランジスタにおいて、第１のソース配線１０はゲートバスライン電極とは第１の層間絶縁膜２１により電気的に絶縁されており、ゲート電極１０９と第１のソース配線とは第１の層間絶縁膜２０により電気的に絶縁されている。
また、図１及び図３に示すように、第１のソース配線１０は、ゲートバスライン電極のパターンが存在しない領域、すなわち、第２のソース配線１１の下部において、長尺方向の所定の範囲にて第２のソース配線１１に対して電気的に接続されている。
ドレイン層１０１の裏面には、ドレイン電極１２０設けられている。また、第２のソース配線１１とゲート電極１０９とは、第１の層間絶縁膜２０及び第２の層間絶縁膜２１により電気的に絶縁されている。
【００２７】
＜第１の製造方法＞
次に、本発明の一実施形態による半導体装置の第１の製造方法の一例を図面を参照して説明する。以下、素子表面とは、露出したウェル層１０４上に形成された膜等の表面を指すこととする。以下、図４から図１０を用いて、各工程の説明を行う。図４から図１０各々は、（ａ）が図１（図２１の領域５）と同様の平面図であり、（ｂ）が（ａ）におけるＤ−Ｄにおける線視断面の概念図である。
・製造方法
Ａ．半導体基体の形成
例えば、Ｎ＋型の半導体基板（ドレイン層１０１）に、このドレイン層１０１より不純物濃度の低いＮ型のエピタキシャル層を、所定の厚さに形成してウェル層１０４として形成する。不純物濃度としては、Ｎ＋＋型＞Ｎ＋型＞Ｎ型の関係にある。
上記ウェル層１０４の上面に、酸素雰囲気中における熱酸化処理により、所定の厚さの酸化膜を形成する。
次に、上記酸化膜上面にレジストを塗布し、フォトリソグラフィにより、トレンチ１０５を形成するためのレジストパターンを形成する。
すなわち、酸化膜上面に、レジストを塗布して、トレンチ１０５を形成する領域のみを露出させたレジストのパターンを、フォトリソグラフィにより形成する。
そして、上記レジストパターンをマスクとして、ＲＩＥ（異方性エッチング）によりエッチングを行い、ウェル層１０４表面に垂直な溝であるトレンチ１０５を形成する。
【００２８】
次に、トレンチ１０５内周面を含めた素子表面全体に、ＣＶＤまたは熱酸化により絶縁体を形成した後、ＲＩＥ等によるエッチング処理により、トレンチ１０５の内周面の側壁のみを残し、他の絶縁体を除去し、絶縁膜１６０を形成する。
そして、ＣＶＤ等により、素子表面に高抵抗の抵抗体材料を堆積させ、ＲＩＥ等によりエッチングを行い、トレンチ１０５内部に抵抗体１０７を形成する。
次に、トレンチ１０５の両側にベース領域１０２を形成するため、レジストを塗布して、レジストのパターンを形成する。このとき、抵抗体１０７上部は、上記レジストのパターンによりマスクされている。
そして、上記レジストのパターンをマスクし、Ｐ型の原子（例えば、ボロン）をイオン注入し、レジストを除去した後にアニールを行い、ベース領域１０２をトレンチ１０５を挟む位置（両側）に形成する。
【００２９】
次に、ベース領域１０２内にソース領域１００を形成するため、レジストを塗布して、レジストのパターンを形成する。このときも、抵抗体１０７上部は、上記レジストのパターンによりマスクされている。
そして、上記レジストのパターンをマスクし、Ｎ型の原子（例えば、砒素または燐）をイオン注入し、レジストを除去した後にアニールを行い、ソース領域１００をベース領域１０２内で、かつトレンチ１０５を挟む位置（両側）に形成する。
上記ソース領域１００の形状としては、例えば、櫛の基部部分が半導体基板（方形状）のいずれかの端部の辺に平行な長尺形状として、半導体基板のいずれかの端部近傍に形成する。
上記端部に対向する他の端部の方向に、すなわち、基部部分の長尺方向に対して直角に、長尺方向を有する長尺状の櫛歯部が複数列、この櫛歯部（ソース領域１００）間を距離ｄ1離して形成する。
ここで、櫛歯形状のソース領域間の距離ｄ1は、後にゲート電極１０９等を形成するために必要な間隔として設定される。
【００３０】
上述したように、ウェル層１０４の表面において、ゲート電極１０９を挟むように、すなわち各ゲート電極１０９の間のソース領域１００の中央部に、このソース領域１００の拡散層を貫通するようなトレンチ１０５が形成される。
このトレンチ１０５は、平面視において、櫛歯状のソース領域１００面内に完全に含まれ、すなわち、櫛形状のソース領域１００を所定の割合にて縮小させた相似形となっており、各辺が対向するソースの各辺と同様の距離を有している。
【００３１】
Ｂ．図４に示すように、半導体基体のウェル層１０４の表面（トランジスタセル及び半導体素子が形成される面）に、熱酸化処理により所定の厚さの酸化膜を形成する。この酸化膜が後に形成するゲート電極１０９のゲート酸化膜１１１となる。
そして、上記酸化膜表面に、ＬＰＣＶＤ（Low-Pressure-Chemical-Vapor-Deposition）により多結晶シリコン膜を堆積させる。
次に、多結晶シリコン膜表面にレジストを塗布して、上記ソースフォトリソグラフィにてゲート電極１０９形成のため、ゲート電極１０９幅のレジストのパターンを、上記各櫛歯部のソース領域１００間に、所定の距離離して離間させ、櫛歯部のソース領域の長尺方向に対し平行に、長尺形状に形成する。
そして、上記レジストのパターンをマスクとして、異方性エッチングにより、ゲート電極１０９のパターンを形成した後、このエッチングに使用したレジストパターン及び露出している酸化膜を除去する。
【００３２】
次に、図５に示すように、上記ゲート電極１０９表面を含む露出されている素子表面の全面にＣＶＤ等により酸化膜を堆積させて、第１の層間絶縁膜２０を形成する。
そして、後に形成する第１のソース配線１０を、ベース領域１０２，ソース領域１００及び抵抗体１０７に接続するためのコンタクトの穴を形成する。
すなわち、上記第１の層間絶縁膜２０上面にレジストを塗布し、フォトリソグラフィにより、上記穴を形成する部分の第１の層間絶縁膜２０表面が露出したレジストのパターンを形成する。
【００３３】
このとき、後に形成するゲートバスライン電極の下部となるソース領域１００，ベース領域１０２及び抵抗体１０７の表面が露出するように、矩形形状の窓（図５に示す長方形状の第１のソース配線１０の形状に対応した穴）を有するレジストパターンを、この窓のゲート電極１０９と対向する辺が、ゲート電極１０９から所定の距離を有する位置となるよう、フォトリソグラフィにより形成する。ここで、トレンチ１０５の長尺方向に対して、後に第２のソース配線１１と接続するためのコンタクトを形成するために必要な領域を確保する長さとして形成する。
上記レジストのパターンをマスクとして、ＲＩＥによりエッチングを行い、第１の層間絶縁膜２０にコンタクトの穴を形成する（開口する）。
【００３４】
Ｃ．次に、図６に示すように、ゲート電極２０９に対して信号を供給するゲートバスラインの下部となるソース領域１００，ベース領域１０２及び抵抗体１０７の部分を露出した上記コンタクトの穴部分に第１のソース配線１０を形成するための導電体を堆積させる。
すなわち、スパッタリングにより導電体としての金属膜、例えばアルミニウムを堆積させる。
次に、図７に示すように、第１のソース配線１０のパターンを形成するため、レジストを塗布して、平面視において、上記第１の絶縁膜２０に形成されたコンタクトの穴をマスクするレジストのパターンをフォトリソグラフィにより形成する。
【００３５】
そして、ＲＩＥ等によりエッチングを行い、マスクされた以外の導電体を除去し、上記コンタクトの穴に対応する第１のソース配線１０を形成する。
この形成された第１のソース配線１０は、櫛歯部のソース領域１００の長尺方向の長さが、上記ゲートバスライン電極の幅に対して、両側ともに第２のソース配線１１と接続するコンタクトを形成する領域分広く形成されている。また、第１のソース配線１０は、ゲートバスライン電極の形成される領域において、ソース領域１００、ベース領域１０２及び抵抗体１０７の上部に必ず形成されている。
また、第１のソース配線１０に用いる導電体は、例えばアルミニウム（Ａｌ），Ａl合金，高融点金属シリサイドなど、ソース領域１００及びベース領域１０２の半導体における拡散層や、トレンチ１０５内部の抵抗体１０７とオーミック接合（低抵抗接触）し易い金属または合金である。
【００３６】
Ｄ．次に、図８に示すように、第１のソース配線１０及び露出されている第１の層間絶縁膜２０の全面に、第２の層間絶縁膜２１としての絶縁体をＣＶＤまたはスパッタリングにより形成する。
そして、図９に示すように、後に形成するゲートバスライン電極とゲート電極１０９とを電気的に接続するコンタクトの穴を形成する。ここで、平面視において、ゲート電極１０９上部における所定の位置、すなわちゲートバスライン電極と重なる領域の所定の位置にある第２の層間絶縁膜２１を除去し、上記コンタクトの穴を形成する必要がある。
また、第１のソース配線１０と接続される第２のソース配線１１がゲートバスライン電極と同一の導電体層から形成するため、平面視において、第１のソース配線１０と第２のソース配線１１とが重なる位置と、ゲートバスライン電極の形成されない領域で、第２のゲート配線１１と重なる位置とにコンタクトの穴を形成する。
【００３７】
すなわち、第２の層間絶縁膜２１上面にレジストを塗布し、ゲートバスライン電極とゲート電極１０９とを接続するコンタクトの穴、及び第２のソース配線１１と第１のソース配線１０，ソース領域１００，ベース領域１０２，抵抗体１０７とを接続するコンタクトの穴を形成する部分の第２の層間絶縁膜２１表面が露出されたレジストのパターンをフォトリソグラフィにより形成する。
そして、上記レジストのパターンをマスクとして、第２の層間絶縁膜２１及び第１の層間絶縁膜２０のエッチングをＲＩＥ等により行い、上記コンタクトの穴（開口部）を形成し、コンタクトに必要な部分を露出させ、マスクとして用いたレジストを除去する。
【００３８】
Ｅ．次に、図１０に示すように、第２の層間絶縁膜２１及びコンタクトの穴内部の素子表面全体に、所定の厚さにて導電体としての金属膜を堆積させる。この金属膜は、第１のソース配線１０と同様の材料を用い、例えばアルミニウムを蒸着またはスパッタリングにより堆積させて形成する。
そして、ゲートバスライン電極及び第２のソース配線１１各々のパターンを形成するため、上記金属膜上面にレジストを塗布し、ゲート電極１０９上部のコンタクトの穴に対応したゲートバスライン電極の形状のレジストのパターンを形成する。また、このゲートバスライン電極を挟むように、所定の距離を有して第２のソース配線１１の形状のレジストのパターンを形成する。
【００３９】
次に、上記レジストパターンをマスクとして、ＲＩＥによりエッチングを行い、ゲートバスライン電極及び第２のソース配線１１のパターンを形成し、マスクとして用いたレジストを除去する。
これにより、図９に示す工程において形成したコンタクトの穴により、ゲート電極１０９とゲートバスライン電極とが電気的（オーミック接合）に接続される。また、同様に、第２のソース配線１１と、第１のソース配線１０，ソース領域１００，ベース領域１２０及び抵抗体１０７とが電気的に接続される。
【００４０】
従来例において、ゲートバスライン電極下部にあるソース領域１００，ベース領域１０２及び抵抗体１０７をソース配線に接続することができず、このゲートバスライン電極直下におけるトレンチ近傍において均一な電界を得るための空乏層が得られず、耐圧を十分に向上させることができない。
一方、本実施形態においては、上述した工程により、第１のソース配線１０及び第２のソース配線１１を用いることにより、ゲートバスライン電極直下におけるソース領域１００，ベース領域１０２及び抵抗体１０７に対し、ゲートバスライン電極の下部以外の領域のソース領域１００，ベース領域１０２及び抵抗体１０７と同様に電位を与えることができるため、トランジスタの耐圧を従来に比して向上させることができる。
【００４１】
＜第２の製造方法＞
上述した第１の製造方法においても、従来に比して耐圧を向上させたトランジスタが形成することができるが、アライメント精度の低い製造装置を用いて、安価に製造使用とすると、以下の問題が発生する可能性がある。
すなわち、図７に示す工程において、第１のソース配線１０を形成する際、第１のソース配線１０以外の不要な金属膜を取り除くエッチングにおいて、第２のソース配線１１及び第１のソース配線１０のコンタクト部分と、第２のソース配線１１及びソース領域１００，ベース領域１０２，抵抗体１０７のコンタクト部分との境界において、図１１及び図１２に示すアライメント精度による問題が考えられる。図１１及び図１２は、第１のソース配線１０と第２のソース配線１１とのコンタクトが形成される部分の断面を示した概念図である。
【００４２】
第１の製造方法における図７の工程において、図１１（ａ）に示すように、第１のソース配線１０のエッチングの際、レジストのパターンがずれて、コンタクトの穴内部にのみ、導電体を残して第１のソース配線１０を形成するはずが、第１の層間絶縁膜２０上部に第１のソース配線１０が形成されてしまう。
このにより、図９の工程において、第１のソース配線１０と第２のソース配線１１とのコンタクトの穴を形成する際、図１１（ｂ）に示すように、第１の層間絶縁膜２０がエッチングにより除去され、第１のソース配線１０が部分的にハングオフした状態となる。この図１１（ｂ）のようにハングオフしている部分は強度的に脆く、いつ壊れるか判らない。そして、ハングオフの部分の導電体が壊れて分離すると、この導電体が製造装置にとっての不純物となり、製品の品質を劣化や故障の原因と成ることが考えられる。
また、図１１（ｃ）に示すように、分離されない場合、図１０の工程において、第２のソース配線１１を形成する際、ハングアップした部分は他の部分に比較して段差が存在するため、第２のソース配線１１が切断され、第１のソース配線１１に対して電位が供給されずに、その部分において、従来例と同様に耐圧が劣化してしまうことが考えられる。
【００４３】
また、他の問題として、図１２に示すように、図７の工程において図１１に示した場合と逆方向にレジストパターンがずれることが考えられる。すなわち、図１２（ａ）に示すように、コンタクトの穴内部において、第１のソース配線１０が存在せずに、ソース領域１００，ベース領域１０２，抵抗体１０７が露出する部分が存在する。
これにより、図９の工程において、第１のソース配線１０と第２のソース配線１１とのコンタクトの穴を形成する際、上記露出した部分の、ソース領域１００，ベース領域１０２，抵抗体１０７がエッチングされてしまい、トランジスタの電気特性が劣化することが考えられる。
これらの問題を解決する第２の製造方法を、図１３から図１９を用いて説明する。図１３から図１９各々は、（ａ）が図１（図２１の領域５）と同様の平面図であり、（ｂ）が（ａ）におけるＤ−Ｄにおける線視断面の概念図である。
【００４４】
・製造方法
「Ａ．半導体基体の形成」については、第１の製造方法と同様のため、説明を省略する。
Ｂ．図１３に示すように、半導体基体のウェル層１０４の表面（トランジスタセル及び半導体素子が形成される面）に、熱酸化処理により所定の厚さの酸化膜を形成する。この酸化膜が後に形成するゲート電極１０９のゲート酸化膜１１１となる。
そして、上記酸化膜表面に、ＬＰＣＶＤ（Low-Pressure-Chemical-Vapor-Deposition）により多結晶シリコン膜を堆積させる。
次に、多結晶シリコン膜表面にレジストを塗布して、上記ソースフォトリソグラフィにてゲート電極１０９形成のため、ゲート電極１０９幅のレジストのパターンを、上記各櫛歯部のソース領域１００間に、所定の距離離して離間させ、櫛歯部のソース領域の長尺方向に対し平行に、長尺形状に形成する。
そして、上記レジストのパターンをマスクとして、異方性エッチングにより、ゲート電極１０９のパターンを形成した後、このエッチングに使用したレジストパターン及び露出している酸化膜を除去する。
【００４５】
次に、図１４に示すように、上記ゲート電極１０９表面を含む露出されている素子表面の全面にＣＶＤ等により酸化膜を堆積させて、第１の層間絶縁膜２０を形成する。
そして、後に形成する第１のソース配線１０を、ベース領域１０２，ソース領域１００及び抵抗体１０７に接続するためのコンタクトの穴を形成する。
すなわち、上記第１の層間絶縁膜２０上面にレジストを塗布し、フォトリソグラフィにより、上記穴を形成する部分の第１の層間絶縁膜２０表面が露出したレジストのパターンを形成する。
【００４６】
このとき、トレンチ４に沿って形成されているソース領域１００，ベース領域１０２及び抵抗体１０７の全面が露出するように、矩形形状の窓（図１に示す櫛歯形状のトレンチ１０５の形状に対応した穴）を有するレジストパターンを、この窓のゲート電極１０９と対向する辺が、ゲート電極１０９から所定の距離を有する位置となるよう、フォトリソグラフィにより形成する。
上記レジストのパターンをマスクとして、ＲＩＥによりエッチングを行い、第１の層間絶縁膜２０にコンタクトの穴を形成する（開口する）。
【００４７】
Ｃ．次に、図１５に示すように、第１の層間絶縁膜２０及び露出されているソース領域１００，ベース領域１０２及び抵抗体１０７の表面に、第１のソース配線１０を形成するための導電体を堆積させる。すなわち、スパッタリングにより導電体としての金属膜、例えばアルミニウムを堆積させる。
次に、図１６に示すように、第１のソース配線１０のパターンを形成するため、レジストを塗布して、平面視において、上記第１の絶縁膜２０に形成されたコンタクトの穴をマスクするレジストのパターンをフォトリソグラフィにより形成する。
【００４８】
そして、ＲＩＥ等によりエッチングを行い、マスクされた以外の導電体を除去し、上記コンタクトの穴に対応する第１のソース配線１０を形成する。
この形成された第１のソース配線１０は、ソース領域１００、ベース領域１０２及び抵抗体１０７の上部に必ず形成されている。
また、第１のソース配線１０に用いる導電体は、例えばアルミニウム（Ａｌ），Ａl合金，高融点金属シリサイドなど、ソース領域１００及びベース領域１０２の半導体における拡散層や、トレンチ１０５内部の抵抗体１０７とオーミック接合（低抵抗接触）し易い金属または合金である。
【００４９】
Ｄ．次に、図１７に示すように、第１のソース配線１０及び露出されている第１の層間絶縁膜２０の全面に、第２の層間絶縁膜２１としての絶縁体をＣＶＤまたはスパッタリングにより形成する。
そして、図１８に示すように、後に形成するゲートバスライン電極とゲート電極１０９とを電気的に接続するコンタクトの穴を形成する。ここで、平面視において、ゲート電極１０９上部における所定の位置、すなわちゲートバスライン電極と重なる領域の所定の位置にある第２の層間絶縁膜２１を除去し、上記コンタクトの穴を形成する必要がある。
また、第１のソース配線１０と接続される第２のソース配線１１がゲートバスライン電極と同一の導電体層から形成するため、平面視において、第１のソース配線１０と第２のソース配線１１とが重なる位置と、ゲートバスライン電極の形成されない領域で、第２のゲート配線１１と重なる位置とにコンタクトの穴を形成する。
【００５０】
すなわち、第２の層間絶縁膜２１上面にレジストを塗布し、ゲートバスライン電極とゲート電極１０９とを接続するコンタクトの穴、及び第２のソース配線１１と第１のソース配線１０とを接続するコンタクトの穴を形成する部分の第２の層間絶縁膜２１表面が露出されたレジストのパターンをフォトリソグラフィにより形成する。
そして、上記レジストのパターンをマスクとして、第２の層間絶縁膜２１及び第１の層間絶縁膜２０のエッチングをＲＩＥ等により行い、上記コンタクトの穴（開口部）を形成し、コンタクトに必要な部分を露出させ、マスクとして用いたレジストを除去する。
【００５１】
Ｅ．次に、図１９に示すように、第２の層間絶縁膜２１及びコンタクトの穴内部の素子表面全体に、所定の厚さにて導電体としての金属膜を堆積させる。この金属膜は、第１のソース配線１０と同様の材料を用い、例えばアルミニウムを蒸着またはスパッタリングにより堆積させて形成する。
そして、ゲートバスライン電極及び第２のソース配線１１各々のパターンを形成するため、上記金属膜上面にレジストを塗布し、ゲート電極１０９上部のコンタクトの穴に対応したゲートバスライン電極の形状のレジストのパターンを形成する。また、このゲートバスライン電極を挟むように、所定の距離を有して第２のソース配線１１の形状のレジストのパターンを形成する。
【００５２】
次に、上記レジストパターンをマスクとして、ＲＩＥによりエッチングを行い、ゲートバスライン電極及び第２のソース配線１１のパターンを形成し、マスクとして用いたレジストを除去する。
これにより、図９に示す工程において形成したコンタクトの穴により、ゲート電極１０９とゲートバスライン電極とが電気的（オーミック接合）に接続される。また、同様に、第２のソース配線１１と、第１のソース配線１０，ソース領域１００，ベース領域１２０及び抵抗体１０７とが電気的に接続される。
【００５３】
上述した工程により、本第２の製造方法においては、第１の製造方法と同様に、上述した工程により、第１のソース配線１０及び第２のソース配線１１を用いることにより、ゲートバスライン電極直下におけるソース領域１００，ベース領域１０２及び抵抗体１０７に対し、ゲートバスライン電極の下部以外の領域のソース領域１００，ベース領域１０２及び抵抗体１０７と同様に電位を与えることができるため、トランジスタの耐圧を従来に比して向上させることができる。
また、上述した第１の製造方法による効果に加え、位置合わせの精度が悪い製造装置により作成しても、第１のソース配線１０が素子の能動部分であるソース領域１００，ベース領域１０２及び抵抗体１０７上部全体に形成されているため、第１の製造方法における問題が発生せず、安価に高圧半導体装置を製造することができる。
【符号の説明】
【００５４】
１０…第１のソース配線
１１…第２のソース配線
２０…第１の層間絶縁膜
２１…第２の層間絶縁膜
１００…ソース領域
１０１…ドレイン層
１０２…ベース領域
１０４…ウェル
１０５…トレンチ
１０６…絶縁膜
１０７…抵抗体
１０９…ゲート電極
１１１…ゲート絶縁膜
１２０…ドレイン電極
【図１】
2016127141.tif 000003
【図２】
2016127141.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016127141.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2016127141.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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