(57)【要約】【課題】  高い信頼性の半導体メモリを提供する。【解決手段】  本実施形態の半導体メモリは、メモリユニットの一端側の第１及び第２のセレクトゲートを含む。第１のセレクトゲートトランジスタＳＧＣＴは、半導体基板７００内のチャネル領域ＣＲａと、半導体ピラー７５内のチャネル領域ＣＲｂと、第１のセレクトゲート線ＳＧＣに接続されたゲート電極７３とを有する。第２のセレクトゲートトランジスタＳＧＳＴは、半導体ピラー７５内のチャネル領域と、第２のセレクトゲート線ＳＧＳに接続されたゲート電極７２と、を有する。第１のセレクトゲート線ＳＧＣは、第１の電圧回路２２０に接続され、第２のセレクトゲートＳＧＳは、第２の電圧回路４４０に接続されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、前記半導体基板上の第１のセレクトゲートトランジスタと、前記第１のセレクトゲートトランジスタ上に積層された第２のセレクトゲートランジスタと、前記第２のセレクトゲートトランジスタ上に積層された複数のメモリセルと、前記複数のメモリセル上に積層された第３のセレクトゲートトランジスタと、をそれぞれ含む複数のメモリユニットと、
前記複数のメモリユニットごとに設けられ、前記半導体基板に接続された複数のコンタクトと、
前記複数のコンタクトを介して、前記複数のメモリユニットの一端に接続されたソース線と、
前記複数のメモリユニットの他端に共通に接続されたビット線と、
前記複数のメモリセルのゲート電極にそれぞれ接続された複数のワード線と、
前記複数のメモリユニットのそれぞれの前記第１のセレクトゲートトランジスタのゲート電極に、共通に接続された第１のセレクトゲート線と、
前記複数のメモリユニットごとに電気的に分離され、前記第２のセレクトゲートトランジスタのゲート電極のそれぞれに接続された複数の第２のセレクトゲート線と、
前記複数のメモリユニットごとに電気的に分離され、前記第３のセレクトゲートトランジスタのゲート電極のそれぞれに接続された複数の第３のセレクトゲート線と、
第１及び第２の電圧回路と、
を具備し、
前記複数のメモリユニットのそれぞれは、前記ビット線と前記半導体基板とを接続する半導体ピラーを含み、
前記第１のセレクトゲートトランジスタは、前記半導体基板内の第１のチャネル領域と、前記半導体ピラー内の第２のチャネル領域と、を含み、
前記第２のセレクトゲートトランジスタは、前記半導体ピラー内における前記第２のチャネル領域上方の第３のチャネル領域と、を含み、
前記第１の電圧回路は、前記第１のセレクトゲート線に接続され、
前記第２の電圧回路は、前記第２のセレクトゲートに接続されている、
ことを特徴とする半導体メモリ。
【請求項２】
制御回路をさらに具備し、
前記制御回路は、前記第１及び第２の電圧回路からの電圧をそれぞれ用いて、前記複数の第１のセレクトゲート線及び前記第２のセレクトゲート線を互いに独立に制御する
ことを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記複数のメモリユニットのうち選択されたメモリユニットからのデータの読み出し時、
前記制御回路は、
前記複数のメモリユニットのそれぞれの前記第１のセレクトゲートトランジスタを、オンし、
前記選択されたメモリユニットは、前記第１のセレクトゲートトランジスタの第１及び第２のチャネル領域、及び、前記第２のセレクトゲートトランジスタの前記第３のチャネル領域を経由して、前記複数のコンタクトに電気的に接続される
ことを特徴とする請求項２に記載の半導体メモリ。
【請求項４】
前記制御回路は、
前記選択されたメモリユニットの第２のセレクトゲートトランジスタを、オンし、
前記選択されたメモリユニットを除く非選択のメモリユニットの第２のセレクトゲートトランジスタを、オフし、
前記非選択のメモリユニットは、オフ状態の第２のセレクトゲートトランジスタによって、前記複数のコンタクトから電気的に分離される
ことを特徴とする請求項３に記載の半導体メモリ。
【請求項５】
前記複数のメモリユニットに対する消去動作時、
前記制御回路は、
前記半導体基板及び前記ソース線コンタクトに、消去電圧を印加し、
前記複数の第１のセレクトゲート線に、前記第１の電圧回路からの第１の電圧を印加し、
前記第２のセレクトゲート線に、前記第２の電圧回路からの第２の電圧が印加し、
前記第２の電圧は、前記第１の電圧と異なり、且つ、前記消去電圧より低い、
ことを特徴とする請求項２乃至４のいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体メモリに関する。
【背景技術】
【０００２】
近年、フラッシュメモリのビット密度向上に向けたアプローチとして、メモリセルが積層された構造を有する積層型フラッシュメモリが、提案されている。
【０００３】
積層型フラッシュメモリは、低コストで大容量な半導体メモリを実現できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１９８４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体メモリの信頼性を向上する技術を提案する。
【課題を解決するための手段】
【０００６】
本実施形態の半導体メモリは、半導体基板上に設けられた複数のメモリユニットを含む。複数のメモリユニットは、前記半導体基板上の第１のセレクトゲートトランジスタと、前記第１のセレクトゲートトランジスタ上に積層された第２のセレクトゲートランジスタと、前記第２のセレクトゲートトランジスタ上に積層された複数のメモリセルと、前記複数のメモリセル上に積層された第３のセレクトゲートトランジスタと、をそれぞれ含む。本実施形態の半導体メモリは、前記複数のメモリユニットごとに設けられ、前記半導体基板に接続された複数のコンタクトと、前記複数のコンタクトを介して、前記複数のメモリユニットの一端に接続されたソース線と、前記複数のメモリユニットの他端に共通に接続されたビット線と、前記複数のメモリセルのゲート電極にそれぞれ接続された複数のワード線と、前記複数のメモリユニットのそれぞれの前記第１のセレクトゲートトランジスタのゲート電極に、共通に接続された第１のセレクトゲート線と、前記複数のメモリユニットごとに電気的に分離され、前記第２のセレクトゲートトランジスタのゲート電極のそれぞれに接続された複数の第２のセレクトゲート線と、前記複数のメモリユニットごとに電気的に分離され、前記第３のセレクトゲートトランジスタのゲート電極のそれぞれに接続された複数の第３のセレクトゲート線と、第１及び第２の電圧回路と、を含む。前記複数のメモリユニットのそれぞれは、前記ビット線と前記半導体基板とを接続する半導体ピラーを含み、前記第１のセレクトゲートトランジスタは、前記半導体基板内の第１のチャネル領域と、前記半導体ピラー内の第２のチャネル領域と、を含み、前記第２のセレクトゲートトランジスタは、前記半導体ピラー内における前記第２のチャネル領域上方の第３のチャネル領域と、を含む。前記第１の電圧回路は、前記第１のセレクトゲート線に接続され、前記第２の電圧回路は、前記第２のセレクトゲートに接続されている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体メモリを含むデバイスを示す図。
【図２】実施形態の半導体メモリの全体構成を示す図
【図３】実施形態の半導体メモリの基本構成を示す図。
【図４】実施形態の半導体メモリの基本構成を示す図。
【図５】第１の実施形態の半導体メモリの構成例を示すブロック図。
【図６】第１の実施形態の半導体メモリの等価回路図。
【図７】第１の実施形態の半導体メモリの等価回路図。
【図８】第１の実施形態の半導体メモリの構造例を示す模式図。
【図９】第１の実施形態の半導体メモリの構造例を示す模式図。
【図１０】第１の実施形態の半導体メモリの構造例を示す模式図。
【図１１】第１の実施形態の半導体メモリの構造例を示す断面図。
【図１２】第１の実施形態の半導体メモリの変形例を示す図。
【図１３】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１４】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１５】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１６】第１の実施形態の半導体メモリの動作例を説明するための図。
【図１７】第２の実施形態の半導体メモリの構成例を示す図。
【図１８】第２の実施形態の半導体メモリの構成例を示す図。
【図１９】第２の実施形態の半導体メモリの動作例を説明するための図。
【図２０】第２の実施形態の半導体メモリの動作例を説明するための図。
【図２１】第３の実施形態の半導体メモリの構成例を示す図。
【図２２】第３の実施形態の半導体メモリの構成例を示す図。
【図２３】第３の実施形態の半導体メモリの構成例を示す図。
【図２４】第３の実施形態の半導体メモリの動作例を説明するための図。
【図２５】第３の実施形態の半導体メモリの動作例を説明するための図。
【図２６】第４の実施形態の半導体メモリの構成例を示す図。
【図２７】第５の実施形態の半導体メモリの動作例を説明するための図。
【図２８】第５の実施形態の半導体メモリの動作例を説明するための図。
【図２９】第５の実施形態の半導体メモリの変形例を示す図。
【図３０】第６の実施形態の半導体メモリの動作例を説明するための図。
【図３１】第６の実施形態の半導体メモリの動作例を説明するための図。
【図３２】実施形態の半導体メモリの変形例を示す図。
【図３３】実施形態の半導体メモリの変形例を示す図。
【図３４】実施形態の半導体メモリの変形例を示す図。
【図３５】実施形態の半導体メモリの変形例を示す図。
【図３６】実施形態の半導体メモリの変形例を示す図。
【図３７】実施形態の半導体メモリの変形例を示す図。
【図３８】実施形態の半導体メモリの変形例を示す図。
【図３９】実施形態の半導体メモリの変形例を示す図。
【図４０】実施形態の半導体メモリの変形例を示す図。
【図４１】実施形態の半導体メモリの変形例を示す図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は省略する。
【０００９】
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種スイッチなど）が相互に区別される必要がない場合、末尾の数字が省略された記載が用いられ、この記載は全ての数字付きの参照符号を指すものとする。
【００１０】
（１）  第１の実施形態  
（ａ）  全体構成  
図１乃至図４が、第１の実施形態の半導体メモリを説明するために、参照される。
【００１１】
図１に示されるように、ストレージデバイス５００は、メモリコントローラ５と、本実施形態の半導体メモリ１と、を含む。
【００１２】
ストレージデバイス５００は、例えば、ある規格に基づいたコネクタ、無線通信、インターネットなどによって、ホストデバイス６００に接続される。ストレージデバイス５００とホストデバイス６００とは、デバイス５００，６００間に設定されたインターフェイス規格に基づいて、データを送受信する。
【００１３】
ホストデバイス６００は、データの書き込み／消去、データの読み出しを、ストレージデバイス５００に要求する。
【００１４】
ストレージデバイス５００は、少なくとも１つの半導体メモリ１を含む。  
メモリコントローラ５は、実施形態の半導体メモリ１を制御する。メモリコントローラ５は、例えば、ホストデバイス６００からの要求に基づいて、半導体メモリ１のデータの書き込み動作、消去動作、及びデータの読み出し動作を実行する。メモリコントローラ５は、書き込み動作時、ストレージデバイス５００の外部（例えば、ホストデバイス）からのデータを、半導体メモリ１に転送する。メモリコントローラ５は、読み出し動作時、半導体メモリ１からのデータを、ストレージデバイス５００の外部へ転送する。
【００１５】
ストレージデバイス５００及びホストデバイス６００は、メモリシステムを形成する。  
ストレージデバイス５００、或いは、ストレージデバイス５００を含むメモリシステムは、ＳＤＴＭカードのようなメモリカード、ＵＳＢメモリ、あるいは、Solid State Drive（ＳＳＤ）などである。
【００１６】
本実施形態の半導体メモリ１は、フラッシュメモリである。
【００１７】
図２に示されるように、フラッシュメモリ１は、メモリセルアレイと、メモリセルアレイの動作を制御するための複数の回路（以下では、周辺回路とよばれる）を含む。
【００１８】
メモリセルアレイ１０は、１以上のメモリセル領域ＢＬＫ＜０＞，ＢＬＫ＜１＞，ＢＬＫ＜ｋ−１＞（ｋは、１以上の整数）を含む。例えば、メモリセル領域ＢＬＫは、ブロックである。
【００１９】
フラッシュメモリ１は、少なくとも以下の周辺回路を含む。
【００２０】
ロウ制御回路２０は、ブロックアドレスやページアドレスをデコードし、アドレスに対応するブロックＢＬＫ内のワード線を選択する。ロウ制御回路２０は、メモリセルアレイ１０内の配線に、ホストデバイス６００から要求された動作を実行するための様々な電圧を、印加する。
【００２１】
ロウ制御回路２０は、ワード線／セレクトゲート線ドライバ２０１を含む。ワード線／セレクトゲート線ドライバ２０１は、ブロックＢＬＫ内のワード線及びセレクトゲート線を駆動する。ロウ制御回路２０は、ロウデコーダ２０９を含む。ロウデコーダ２０９は、ブロック、ワード線及びセレクトゲート線を、選択状態又は非選択状態にする。ロウデコーダ２０９は、複数のスイッチ回路２９０と、１以上のアドレスデコーダ２０３と、を含む。ロウ制御回路２０は、後述のセレクトゲート線制御回路２０２を含む。
【００２２】
センスアンプ回路３０は、メモリセルアレイ１０からのデータの読み出し時において、メモリセルからビット線に出力された信号（データ）をセンスし、センスした信号を増幅する。センスアンプ回路３０は、メモリセルアレイ１０に対するデータの書き込み時において、書き込むべきデータをメモリセルに転送する。例えば、メモリセルアレイ１０へのデータの読み出し及び書き込みは、ページ単位で実行される。
【００２３】
データラッチ回路３５は、メモリセルから読み出されたデータ、及び、メモリ１の外部からの書き込みデータを、一時的に記憶する。
【００２４】
データ入出力バッファ６５は、フラッシュメモリ１の外部からのデータ、及び、メモリセルアレイ１０からのデータを、バッファする。
【００２５】
電圧生成回路４０は、データの書き込み、及び、データの読み出しに用いられる複数の電圧を、生成する。電圧生成回路４０は、複数の電源回路（電圧源）を含む。
【００２６】
ソース線／ウェル制御回路５０は、ソース線の電位（電圧）及びウェル領域の電位（電圧）を制御する。
【００２７】
アドレスバッファ６０は、ホストデバイス６００及びメモリコントローラ５からのアドレスを、バッファする。
【００２８】
フラッシュメモリ１は、内部制御回路（例えば、ステートマシン）９を含む。内部制御回路９は、メモリコントローラ５からのコマンドに基づいて、フラッシュメモリの内部の各回路を制御する。
【００２９】
本実施形態のフラッシュメモリ１は、３次元構造のメモリセルアレイを含む。
【００３０】
図３及び図４が、本実施形態の３次元構造のメモリセルアレイの内部構成の説明のために、参照される。図３は、メモリセルアレイ１０内の１つのブロックＢＬＫの構成例を、模式的に示している。図４の（ａ）は、本実施形態のフラッシュメモリにおける、メモリセルアレイの構成要素を示す等価回路図であり、図４の（ｂ）は、メモリセルアレイの構成要素の構造を模式的に示す３次元図である。
【００３１】
メモリセルアレイ１０は、複数のビット線ＢＬ０〜ＢＬｍ−１を含む。メモリセルアレイ１０は、ソース線ＳＬを含む。メモリセルアレイ１０は、Ｚ方向に積層された複数のワード線ＷＬ０〜ＷＬｎ−１を含む。各ブロックＢＬＫは、ｍ本（ｍは２以上の整数）のビット線ＢＬ０〜ＢＬｍ−１と、ｎ本（ｎは２以上の整数）のワード線ＷＬ０〜ＷＬｎ−１と、を含む。
【００３２】
以下では、複数のビット線ＢＬ０〜ＢＬｍ−１が区別されない場合、複数のビット線は、ビット線ＢＬと表記される。複数のワード線ＷＬ０〜ＷＬｎ−１が区別されない場合、複数のワード線は、ワード線ＷＬと表記される。
【００３３】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイ１０は、複数のメモリユニットＮＳを、構成要素として含む。複数のメモリユニットＮＳは、メモリセルアレイ１０内において、Ｘ方向及びＹ方向に配列されている。以下では、ＮＡＮＤフラッシュメモリのメモリユニットＮＳは、ＮＡＮＤストリングとよばれる。
【００３４】
複数のビット線ＢＬのうち１本が、Ｙ方向に並ぶ各ＮＡＮＤストリングＮＳの一端に接続されている。  
ソース線ＳＬが、各ＮＡＮＳストリングＮＳの他端に共通に接続される。但し、ブロックの内部構成は、１本のソース線に、複数のＮＡＮＤストリングが、共通に接続されている場合に限定されない。例えば、メモリセルアレイ（又はブロック）内に、複数のソース線が設けられ、ソース線のそれぞれに異なる電圧が印加されてもよい。
【００３５】
メモリセルアレイ１０は、複数のセレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣを含む。例えば、メモリセルアレイ１０の１つのブロックＢＬＫは、４つのセレクトゲート線ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３と、４つのセレクトゲート線ＳＧＳ０，ＳＧＳ１，ＳＧＳ２，ＳＧＳ３とを含む。１つのブロックＢＬＫは、１つのセレクトゲート線ＳＧＣを含む。
【００３６】
ブロックＢＬＫは、複数のストリングユニットＳＵを含む。各ブロックＢＬＫ内において、ストリングユニットＳＵは、Ｙ方向に並んでいる。
【００３７】
ストリングユニットＳＵは、ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳに共通に接続された複数のＮＡＮＤストリングＮＳを含む。複数のストリングユニットＳＵは、１つのセレクトゲート線ＳＧＣに共通に接続されている。以下では、ストリングユニットＳＵ毎のセレクトゲート線ＳＧＤ，ＳＧＳとの区別化のため、ストリングユニットＳＵに共通に接続されたセレクトゲート線ＳＧＣは、共通セレクトゲート線ＳＧＣとよばれる。
【００３８】
図４の（ａ）に示されるように、ＮＡＮＤ型フラッシュメモリにおいて、ＮＡＮＤストリングＮＳは、複数のメモリセルＭＣと、セレクトゲートトランジスタＳＧＤ，ＳＧＳ，ＳＧＣを含む。
【００３９】
複数のメモリセルＭＣは、電流経路が直列接続されている。１つのセレクトゲートトランジスタＳＧＤＴは、複数のメモリセルＭＣの一端（ドレイン側）に接続されている。２つのセレクトトランジスタＳＧＳＴは、複数のメモリセルの他端（ソース側）に接続されている。
【００４０】
各ＮＡＮＤストリングＮＳは、基板７００上にＺ方向に積層された複数のメモリセルを含む。
【００４１】
例えば、同じ層（Ｚ方向を基準とした位置）内においてＸ方向及びＹ方向に配列された複数のメモリセルＭＣのゲートは、同じワード線ＷＬに、接続されている。Ｚ方向に隣り合うメモリセルＭＣは、互いに異なるワード線に接続されている。
【００４２】
ＮＡＮＤストリングＮＳ内のドレイン側のセレクトゲートトランジスタ（以下では、ドレイン側セレクトゲートトランジスタとよぶ）ＳＧＤＴのゲートは、ドレイン側セレクトゲート線ＳＧＤに接続されている。ドレイン側セレクトゲートトランジスタＳＧＤＴの電流経路は、ビット線ＢＬとＮＡＮＤストリングＮＳのドレイン側の終端のメモリセルの電流経路に接続されている。
【００４３】
ＮＡＮＤストリングＮＳ内のソース側の一方のセレクトゲートトランジスタ（以下では、ソース側セレクトゲートトランジスタとよぶ）ＳＧＳＴのゲートは、ソース側セレクトゲート線ＳＧＳに、接続されている。ソース側セレクトゲートトランジスタＳＧＳＴの電流経路は、ＮＡＮＤストリングＮＳのソース側の終端のメモリセルの電流経路に接続されている。
【００４４】
ＮＡＮＤストリングＮＳ内のソース側の他方のセレクトゲートトランジスタＳＧＣＴのゲートは、セレクトゲート線ＳＧＣに、接続されている。セレクトゲートトランジスタＳＧＣＴの電流経路は、ＮＡＮＤストリングＮＳのソース側の終端のメモリセルの電流経路とソース線ＳＬに接続されている。以下では、共通セレクトゲート線ＳＧＣに接続されたセレクトゲートトランジスタＳＧＣＴは、共通セレクトゲートトランジスタＳＧＣＴとよばれる。
【００４５】
図４の（ｂ）に示されるように、各ＮＡＮＤストリングＮＳは、１つの半導体ピラーを含む。半導体ピラー７５は、ビット線ＢＬから基板７００に向かって、延在する。例えば、半導体ピラー７５は、基板７００表面に対してほぼ垂直な方向（Ｚ方向）に延在している。
【００４６】
複数の導電層７０，７１，７２，７３は、Ｚ方向において基板７００上に積層されている。各導電層７０，７１，７２，７３は、膜７９を介して、半導体ピラー７５の側面を囲んでいる。
【００４７】
複数のワード線ＷＬのそれぞれは、複数の導電層７０のそれぞれを含む。  
ドレイン側セレクトゲート線ＳＧＤは、導電層７１を含む。導電層７１は、ワード線ＷＬとしての複数の導電層７０の上方に、積層されている。  
ソース側セレクトゲート線ＳＧＳは、導電層７２を含む。導電層７２は、ワード線ＷＬとしての導電層７０と基板７００との間に、設けられている。
【００４８】
共通セレクトゲート線ＳＧＣは、導電層７３を含む。導電層７３は、導電層７２と基板７００との間に、設けられている。
【００４９】
メモリセルＭＣ及びセレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴは、ビット線ＢＬと基板７００とを接続する半導体ピラー７５の側面上に、設けられている。
【００５０】
メモリセルＭＣのゲート電極は、導電層７０を含む。すなわち、ワード線ＷＬは、メモリセルＭＣのゲート電極として機能する。メモリセルＭＣは、半導体ピラー７５と導電層７０との間の膜７９を、メモリ膜７９として、含む。メモリ膜７９は、電荷蓄積層（例えば、チャージトラップ膜）を含む積層構造の膜である。
【００５１】
ドレイン側セレクトゲートトランジスタＳＧＤＴのゲート電極は、ドレイン側セレクトゲート線ＳＧＤとしての導電層７１を含む。  
ソース側セレクトゲートトランジスタＳＧＳＴのゲート電極は、ソース側セレクトゲート線ＳＧＳとしての導電層７２を含む。
【００５２】
共通セレクトゲートトランジスタＳＧＣＴのゲート電極は、共通セレクトゲート線ＳＧＣとしての導電層７３を含む。
【００５３】
共通セレクトゲートトランジスタＳＧＣＴは、例えば、ソース線コンタクト（以下では、内部ソース線ともよばれる）ＣＥＬＳＲＣを介して、ソース線ＳＬに接続されている。
【００５４】
共通セレクトゲートトランジスタＳＧＣＴのゲート絶縁膜８０は、セレクトゲートトランジスタＳＧＣＴのゲート電極７３と基板７００との間に、介在する。
【００５５】
セレクトゲートトランジスタＳＧＣＴのゲート電極７３は、半導体ピラー７５の側面上の絶縁膜（例えば、メモリ膜７９）を介して、半導体ピラー７５に対向する。共通セレクトゲートトランジスタＳＧＣＴは、例えば、ソース側セレクトゲートトランジスタＳＧＳＴと同様に、絶縁膜７９をゲート絶縁膜として含む。
【００５６】
共通セレクトゲートトランジスタＳＧＣＴは、半導体基板（半導体領域）７００のチャネル領域ＣＲａと、半導体ピラー７５内のチャネル領域ＣＲｂとを、含む。
【００５７】
ソース線コンタクトＣＥＬＳＲＣは、半導体ピラー７５を、ソース線ＳＬに接続する。ソース線コンタクトＣＥＬＳＲＣは、半導体基板７００内の拡散層７０１上に、設けられている。例えば、ソース線コンタクトＣＥＬＳＲＣは、Ｙ方向に隣り合う２つのストリングユニットＳＵに、共通化されている。
【００５８】
尚、フラッシュメモリ、メモリセルアレイ及び各素子の基本的な構成、及び、その製造方法については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、メモリセルアレイ１０の構成及びその製造方法については、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用される。
【００５９】
本実施形態のフラッシュメモリにおいて、共通セレクトゲート線ＳＧＣとソース側セレクトゲート線ＳＧＳとは、互いに独立である。共通セレクトゲート線ＳＧＣとソース側セレクトゲート線ＳＧＳとは、互いに異なる電圧回路に接続されている。
【００６０】
ソース側セレクトゲート線ＳＧＳは、スイッチＳＳＷ及び配線ＳＧＳＩを介して、電圧回路（電圧源）４０に接続されている。
【００６１】
共通セレクトゲート線ＳＧＣは、スイッチＳＳＷとは異なるスイッチＣＳＷ及び配線ＳＧＳＩとは異なる配線ＳＧＣＩを介して、電圧回路４０とは異なる電圧回路２２０に接続されている。
【００６２】
これによって、本実施形態のフラッシュメモリ１は、ソース線側セレクトゲート線ＳＧＳ及び共通セレクトゲート線ＳＧＣに、それぞれ独立に電圧を印加できる。
【００６３】
共通セレクトゲートトランジスタＳＧＣＴのオン電圧が、複数のストリングユニットＳＵにまたがる共通セレクトゲート線ＳＧＣに印加された場合、ＮＡＮＤストリングＮＳが動作対象のメモリセルを含むか否かに関わらず、チャネル（反転層）が、オン状態のセレクトゲートトランジスタＳＧＣＴのゲート電極７３の下方の半導体基板７００内に、生じる。  
選択されたメモリセルを含むＮＡＮＤストリングＮＳは、半導体基板７００内の複数のチャネルを経由して、選択されたＮＡＮＤストリングＮＳに接続されているソース線コンタクトＣＥＬＳＲＣ、及び、非選択のＮＡＮＤストリングＮＳに接続されているソース線コンタクトＣＥＬＳＲＣに、接続される。
【００６４】
これによって、本実施形態のフラッシュメモリは、データ読み出し時にビット線ＢＬからソース線へ流れる電流を、複数のソース線コンタクトＣＥＬＳＲＣを介して、ソース線ＳＬに供給できる。この結果として、本実施形態のフラッシュメモリは、ソース線と基板との間の抵抗の影響を、低減できる。
【００６５】
また、本実施形態において、データ読み出し時に、非選択ストリングユニットＳＵの共通セレクトゲートトランジスタＳＧＣＴとメモリセルＭＣとの間において、ソース側セレクトゲートトランジスタＳＧＳＴは、オフしている。
【００６６】
それゆえ、非選択のＮＡＮＤストリングＮＳは、共通セレクトゲートトランジスタＳＧＣＴがオンしていたとしても、オフ状態のソース側セレクトゲートトランジスタＳＧＳＴによって、基板７００及びソース線コンタクトＣＥＬＳＲＣから電気的に分離されている。これによって、本実施形態のフラッシュメモリは、読み出し動作時の非選択セルに対するディスターブを抑制できる。
【００６７】
（ｂ）  具体例  
図５乃至図１３が、本実施形態のフラッシュメモリの構成例を説明するために、参照される。尚、ここでは、図５乃至図１３に示されるフラッシュメモリの構成例の説明のために、図１乃至図４も、適宜用いられる。
【００６８】
（ｂ−１）  回路  
図５に示されるように、ロウデコーダ２０９は、１以上のアドレスデコーダ２０３と、複数のスイッチ回路２９０を含む。１つのスイッチ回路２９０が、１つのブロックＢＬＫに対応する。
【００６９】
各スイッチ回路２９０は、各ブロックＢＬＫに電気的に接続される。各スイッチ回路２９０は、フラッシュメモリ内部の回路２０１，２０２に電気的に接続される。
【００７０】
電圧生成回路４０は、例えば、ワード線ＷＬ及び各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣのそれぞれに印加されるべき種々の電圧（制御電圧／駆動電圧）を、ドライバ２０１，２２１に出力する。例えば、電圧生成回路４０が、複数の電源（電圧源又は電源端子）を含む。
【００７１】
ワード線／セレクトゲート線ドライバ２０１は、ワード線ＷＬ、ドレイン側／ソース側セレクトゲート線ＳＧＤ，ＳＧＳを駆動する。ワード線／セレクトゲート線ドライバ２０１は、フラッシュメモリ１の動作に応じて、電圧生成回路４０からの電圧を、ワード線ＷＬ、ドレイン側セレクトゲート線ＳＧＤ及びソース側セレクトゲート線ＳＧＳに、スイッチ回路２９０を介して、印加する。
【００７２】
本実施形態のフラッシュメモリ１は、ＮＡＮＤストリングＮＳに接続された共通セレクトゲート線ＳＧＣを制御するための回路（以下では、共通セレクトゲート制御回路とよばれる）２０２を含む。
【００７３】
共通セレクトゲート線制御回路２０２は、選択電圧生成回路（以下では、ＳＧＣ電圧生成回路とも表記される）２２０、共通セレクトゲート線ドライバ（以下では、ＳＧＣドライバとも表記される）２２１、及び、非選択電圧生成回路（以下では、ＵＳＧＣ電圧生成回路とも表記される）２２５を、含む。
【００７４】
選択電圧生成回路２２０は、選択ブロックのアドレスに応じて、選択されたブロックＢＬＫ内の共通セレクトゲート線ＳＧＣを駆動するための電圧を、生成する。
【００７５】
共通セレクトゲート線ドライバ２２１は、選択電圧生成回路２２０からの電圧を、配線ＳＧＣＩ及びスイッチ回路２９０を介して、共通セレクトゲート線ＳＧＣに印加する。共通セレクトゲート線ドライバ２２１は、電圧生成回路４０からの電圧を、スイッチ回路２９０を経由して、共通セレクトゲート線ＳＧＣに印加できる。
【００７６】
非選択電圧生成回路２２５は、非選択ブロックＢＬＫの共通セレクトゲート線ＳＧＣを駆動するための電圧を生成する。非選択電圧生成回路２２５は、生成された電圧を、スイッチ回路２９０を介して、共通セレクトゲート線ＳＧＣに印加する。
【００７７】
電圧生成回路４０が、選択電圧生成回路２２０及び非選択電圧生成回路２２５を含んでもよい。
【００７８】
フラッシュメモリ１は、複数のスイッチ回路２９０に対して、複数の配線を共通化している。スイッチ回路２９０は、選択ブロックのアドレスに応じて、メモリセルアレイ１０内のワード線ＷＬ及び各セレクトゲート線ＳＧＳ，ＳＧＤを、ワード線／セレクトゲート線ドライバ２０１に、接続する。
【００７９】
フラッシュメモリ１は、スイッチ回路２９０を介して各ブロックＢＬＫのドレイン側セレクトゲート線ＳＧＤに接続される複数の配線（選択制御線）ＳＧＤＩを含む。各ブロックＢＬＫが４本のドレイン側セレクトゲート線を含む場合、フラッシュメモリ１は、４本のドレイン側セレクトゲート線ＳＧＤ〜ＳＧＤ３にそれぞれ対応する４本の配線ＳＧＤＩ０〜ＳＧＤＩ３を含む。  
フラッシュメモリ１は、スイッチ回路２９０を介して各ブロックＢＬＫのドレイン側セレクトゲート線ＳＧＤに接続される１つの配線（非選択制御線）ＵＳＧＤＩを含む。
【００８０】
フラッシュメモリ１は、スイッチ回路２９０を介して各ブロックＢＬＫのワード線ＷＬに接続される複数の配線（以下では、ＣＧ線とも表記される）ＣＧ０〜ＣＧｎ−１を含む。尚、図５において、図示の簡略化のため、１本のＣＧ線のみが図示されている。例えば、フラッシュメモリ１内のＣＧ線ＣＧ０〜ＣＧｎ−１の本数は、各ブロックＢＬＫ内のワード線ＷＬの本数（ｎ本）と同じである。
【００８１】
フラッシュメモリ１は、スイッチ回路２９０を介して各ブロックＢＬＫのソース側セレクトゲート線ＳＧＳに接続される複数の配線（選択制御線）ＳＧＳＩを含む。各ブロックＢＬＫが、４本のソース側セレクトゲート線ＳＧＳ０〜ＳＧＳ３を含む場合、フラッシュメモリ１は、４つのソース側セレクトゲート線ＳＧＳ０〜ＳＧＳ３にそれぞれ対応する４本の配線ＳＧＳＩ０〜ＳＧＳＩ３を含む。  
フラッシュメモリ１は、スイッチ回路２９０を介して各ブロックＢＬＫのソース側セレクトゲート線ＳＧＳに接続される１つの配線（非選択制御線）ＵＳＧＳＩを含む。
【００８２】
本実施形態のフラッシュメモリ１は、配線ＳＧＣＩ，ＵＳＧＣＩを、含む。配線ＳＧＣＩ，ＵＳＧＣＩは、各ブロックＢＬＫの共通セレクトゲート線ＳＧＣを、スイッチ回路２９０を介して、共通セレクトゲート線制御回路２０２に、接続する。
【００８３】
共通セレクトゲート線ドライバ２２１は、配線（選択制御線）ＳＧＣＩに接続される。  
非選択電圧生成回路２２５は、配線（非選択制御線）ＵＳＧＣＩに接続される。非選択電圧生成回路２２５は、共通セレクトゲート線ドライバ２２１を介して、配線ＵＳＧＣＩに接続されてもよい。
【００８４】
このように、共通セレクトゲート線制御回路２０２が、共通セレクトゲート線ＳＧＣに対応する各配線ＳＧＣＩ，ＵＳＧＣＩを介して、メモリセルアレイ１０内の共通セレクトゲート線ＳＧＣに電圧を印加する。これによって、共通セレクトゲート線制御回路２０２が、各ブロックＢＬＫ内のＮＡＮＤストリングＮＳの共通セレクトゲート線ＳＧＣを、制御及び駆動する。
【００８５】
図６に示されるＮＡＮＤストリングの構成例を示す等価回路図のように、各ブロックＢＬＫは、４つのストリングユニットＳＵを含む。各ブロックＢＬＫにおいて、４つのＮＡＮＤストリングＮＳが、１つのビット線ＢＬに接続される。
【００８６】
例えば、各ドレイン側セレクトゲートトランジスタＳＧＤＴは、電流経路が直列接続された４つのトランジスタＴ１を含む。ドレイン側セレクトゲート線ＳＧＤは、４つのトランジスタＴ１のゲートに、接続される。
【００８７】
例えば、各ソース側セレクトゲートトランジスタＳＧＳＴは、電流経路が直列接続された３つのトランジスタＴ２を含む。ソース側セレクトゲート線ＳＧＳは、３つのトランジスタＴ２のゲートに、接続される。
【００８８】
図６のように、各セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴが複数のトランジスタＴ１，Ｔ２を含んでいたとしても、複数のトランジスタＴ１，Ｔ２の電流経路は直列に接続され、複数のトランジスタＴ１，Ｔ２のゲート電極は、互いに接続されている。そのため、セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴを形成する複数のトランジスタＴ１，Ｔ２は、１つのトランジスタ（セレクトゲートトランジスタ）と等価に扱うことができる。尚、ドレイン側及びソース側セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴのそれぞれは、１つのトランジスタＴ１，Ｔ２であってもよい。
【００８９】
共通セレクトゲートトランジスタＳＧＣＴは、ソース側セレクトゲートトランジスタＳＧＳＴとソース線ＳＬとの間に、設けられている。  
２つのソース線コンタクトＣＥＬＳＲＣに接続された共通セレクトゲートトランジスタＳＧＣＴは、２つのトランジスタＴ３を、含む。２つのトランジスタＴ３は、互いに独立した２つの共通セレクトゲートトランジスタＳＧＣＴとして、扱われてもよい。２つのトランジスタＴ３は、１つの共通セレクトゲートトランジスタとみなされてもよい。
【００９０】
図７に示されるように、スイッチ回路２９０は、ワード線スイッチユニット２９１、ドレイン側セレクトゲート線スイッチユニット２９２、ソース側セレクトゲート線スイッチユニット２９３、及び、共通セレクトゲート線スイッチユニット２９４を、含む。
【００９１】
各スイッチユニット２９１，２９２，２９３，２９４は、例えば、高耐圧トランジスタを含む。
【００９２】
ワード線スイッチユニット２９１は、ブロックＢＬＫ内のワード線の本数と同じ個数のスイッチ（選択スイッチ）ＷＳＷを含む。  
各スイッチＷＳＷの電流経路の一端は、１本のワード線ＷＬに接続され、各スイッチＷＳＷの電流経路の他端は、ワード線ＷＬに対応する１本のＣＧ線ＣＧに接続されている。各スイッチＷＳＷの制御端子（ゲート）は、アドレスデコーダ２０３の選択信号線に接続されている。各スイッチＷＳＷのオン及びオフは、アドレスデコーダ２０３からのデコード信号（ブロック選択信号）ＢＬＫＳＥＬに基づいて制御される。
【００９３】
オン状態のスイッチＷＳＷは、選択ブロックＢＬＫ内のワード線に、フラッシュメモリの動作に応じた種々の電圧を、転送する。
【００９４】
ドレイン側セレクトゲート線スイッチユニット２９２は、複数のスイッチ（選択スイッチ）ＤＳＷ０，ＤＳＷ１，ＤＳＷ２，ＤＳＷ３を含む。
【００９５】
スイッチＤＳＷ０〜ＤＳＷ３の個数は、ブロック内のドレイン側セレクトゲート線ＳＧＤの本数と同じである。各スイッチＤＳＷ０〜ＤＳＷ３が、各ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３に１対１で対応する。
【００９６】
スイッチＤＳＷ０〜ＤＳＷ３の一端のそれぞれは、ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれに接続される。スイッチＤＳＷ０〜ＤＳＷ３の他端のそれぞれは、配線ＳＧＤＩ０〜ＳＧＤＩ３のそれぞれに接続される。
【００９７】
各スイッチＤＳＷ０〜ＤＳＷ１の制御端子（トランジスタのゲート）は、アドレスデコーダ２０３の選択信号線に接続されている。
【００９８】
スイッチＤＳＷ０〜ＤＳＷ３のオン／オフは、デコード信号ＢＬＫＳＥＬに基づいて、制御される。
【００９９】
ドレイン側セレクトゲート線スイッチユニット２９２は、複数のスイッチ（非選択スイッチ）ＵＤＳＷ０，ＵＤＳＷ１，ＵＤＳＷ２，ＵＤＳＷ３を含む。
【０１００】
スイッチＵＤＳＷの個数は、ブロックＢＬＫ内のドレイン側セレクトゲート線ＳＧＤの本数と同じである。各スイッチＵＤＳＷ０〜ＵＤＳＷ３が、各ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３に１対１で対応する。
【０１０１】
スイッチＵＤＳＷ０〜ＵＤＳＷ３の一端のそれぞれは、ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３のそれぞれに接続されている。スイッチＵＤＳＷ０〜ＵＤＳＷ３の他端は、配線ＵＳＧＤＩに共通に接続される。
【０１０２】
選択信号ＢＬＫＳＥＬと非選択信号ＢＬＫＳＥＬｎとは、例えば、互いに相補の信号レベル（Ｈレベル又はＬレベル）を有している。スイッチＤＳＷが、Ｈレベルの信号によって、オンしている場合、スイッチＵＤＳＷは、Ｌレベルの信号によってオフしている。
【０１０３】
この場合、各ドレイン側セレクトゲート線ＳＧＤが、各配線ＳＧＤＩと導通する。オン状態のスイッチＤＳＷは、フラッシュメモリの動作及び選択アドレスに応じて各配線ＳＧＤＩに印加された電圧を、選択ブロック内の各ドレイン側セレクトゲート線ＳＧＤに転送する。
【０１０４】
スイッチＵＤＳＷがオンしている場合、各ドレイン側セレクトゲート線ＳＧＤは、各ドレイン側セレクトゲート線ＳＧＤは、配線ＵＳＧＤＩと導通する。オン状態のスイッチＵＤＳＷは、配線ＵＳＧＤＩの電圧を、非選択ブロック内のドレイン側セレクトゲート線ＳＧＤに転送する。
【０１０５】
ソース側セレクトゲート線スイッチユニット２９３は、複数のスイッチ（選択スイッチ）ＳＳＷを含む。
【０１０６】
スイッチＳＳＷ０〜ＳＳＷ３の個数は、ブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳの本数と同じである。各スイッチＳＳＷ０〜ＳＳＷ３が、各ソース側セレクトゲート線ＳＧＳ０〜ＳＧＳ３に１対１で対応する。
【０１０７】
各スイッチＳＳＷ０〜ＳＳＷ３の一端は、ソース側セレクトゲート線ＳＧＳ０〜ＳＧＳ３にそれぞれ接続される。各スイッチＳＳＷ０〜ＳＳＷ３の他端は、配線ＳＧＳＩ０〜ＳＧＳＩ３にそれぞれ接続される。
【０１０８】
各スイッチＳＳＷ０〜ＳＳＷ１の制御端子（トランジスタのゲート）は、アドレスデコーダ２０３の選択信号線に接続されている。
【０１０９】
スイッチＳＳＷ０〜ＳＳＷ３のオン／オフは、デコード信号ＢＬＫＳＥＬに基づいて、制御される。
【０１１０】
ソース側セレクトゲート線スイッチユニット２９３は、複数のスイッチ（非選択スイッチ）ＵＳＳＷを含む。スイッチＵＳＳＷの個数は、ブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳの本数（例えば、４本）と同じである。各スイッチＵＳＳＷが、各ソース側セレクトゲート線ＳＧＳに１対１で対応する。
【０１１１】
各スイッチＵＳＳＷ０〜ＵＳＳＷ３の一端は、ソース側セレクトゲート線ＳＧＳ０〜ＳＧＳ３に、それぞれ接続されている。スイッチＵＳＳＷ０〜ＵＳＳＷ３の他端は、配線ＵＳＧＳＩに共通に接続される。
【０１１２】
各スイッチＵＳＳＷの制御端子は、アドレスデコーダ２０３の非選択信号線に接続されている。スイッチＵＳＳＷのオン／オフは、デコード信号ＢＬＫＳＥＬｎに基づいて、制御される。
【０１１３】
デコード信号ＢＬＫＳＥＬ，ＢＬＫＳＥＬｎに基づいて、スイッチＳＳＷがオンし、スイッチＵＳＳＷがオフしている場合、オン状態のスイッチＳＳＷは、フラッシュメモリの動作及び選択アドレスに応じて配線ＳＧＤＩに印加された電圧を、各ソース側セレクトゲート線ＳＧＳに転送する。これに対して、スイッチＳＳＷがオフし、スイッチＵＳＳＷがオンした場合、オン状態のスイッチＵＳＳＷは、配線ＵＳＧＤＩに印加された電圧を、ドレイン側セレクトゲート線ＳＧＤに転送する。尚、スイッチＵＳＳＷは、スイッチ回路２９０内の素子数を鑑みて、スイッチ回路２９０内に存在しない場合もある。
【０１１４】
共通セレクトゲート線スイッチユニット２９３は、複数のスイッチＣＳＷ，ＵＣＳＷを含む。
【０１１５】
スイッチＣＳＷ，ＵＣＳＷは、ブロックＢＬＫ内に設けられた共通セレクトゲート線ＳＧＣに対応する。
【０１１６】
スイッチ（選択スイッチ）ＣＳＷの電流経路の一端は、ブロックＢＬＫ内の共通セレクトゲート線ＳＧＣに接続され、スイッチＣＳＷの電流経路の他端は、複数のブロックＢＬＫで共通な制御線ＳＧＣＩに接続される。  
スイッチＣＳＷの制御端子（ゲート）は、アドレスデコーダ２０３の選択信号線に接続されている。スイッチＣＳＷのオン／オフは、デコード信号ＢＬＫＳＥＬに基づいて、制御される。
【０１１７】
スイッチ（非選択スイッチ）ＵＣＳＷの電流経路の一端は、ブロックＢＬＫ内の共通セレクトゲート線ＳＧＣに接続されている。スイッチＵＤＳＷの電流経路の他端は、複数のブロックＢＬＫで共通な配線ＵＳＧＣＩに接続される。  
スイッチＵＣＳＷの制御端子（ゲート）は、アドレスデコーダ２０３の非選択信号線に接続されている。スイッチＵＣＳＷのオン／オフは、デコード信号ＢＬＫＳＥＬｎに基づいて、制御される。
【０１１８】
デコード信号ＢＬＫＳＥＬ，ＢＬＫＳＥＬｎに基づいて、スイッチＣＳＷがオンし、スイッチＵＣＳＷがオフしている場合、選択ブロックＢＬＫ内の共通セレクトゲート線ＳＧＣは、配線ＳＧＣＩと導通する。オン状態のスイッチＣＳＷは、フラッシュメモリの動作に応じて配線ＳＧＣＩに印加された電圧を、共通セレクトゲート線ＳＧＣに転送する。  
スイッチＣＳＷがオフし、スイッチＵＣＳＷがオンしている場合、非選択ブロックＢＬＫ内の共通セレクトゲート線ＳＧＣは、配線ＵＳＧＤＩと導通する。オン状態のスイッチＵＣＳＷは、配線ＵＳＧＣＩに印加された電圧を、共通セレクトゲート線ＳＧＤに転送する。
【０１１９】
（ｂ−２）  構造  
図８乃至図１１を用いて、本実施形態のフラッシュメモリの各ブロックＢＬＫ内の構造例が、説明される。
【０１２０】
図８の模式的な平面構造、図９及び図１０の模式的な断面構造のように、コンタクト（以下では、ウェルコンタクトとよばれる）ＣＰＷＥＬＬは、ブロックＢＬＫの終端に設けられている。例えば、ウェルコンタクトＣＰＷＥＬＬは、各ブロックＢＬＫを囲んでいる。  
ウェルコンタクトＣＰＷＥＬＬは、基板７００内のＰウェル領域７０９に接続される。コンタクトＣＰＷＥＬＬは、Ｐウェル領域内のＰ＋型拡散層７０２に、接触する。Ｐ＋型拡散層７０２によって、コンタクトＣＰＷＥＬＬとＰウェル領域７０９との接触抵抗が低減される。
【０１２１】
ブロックＢＬＫの複数のＮＡＮＤストリングＮＳは、ウェルコンタクトＣＰＷＥＬＬに囲まれた領域内に、設けられている。ブロックＢＬＫ内の複数のＮＡＮＤストリングＮＳ（ストリングユニット）の設けられる領域は、連続した半導体領域である。
【０１２２】
図６のように、ドレイン側セレクトゲートトランジスタＳＧＤＴが、４つのトランジスタＴ１を含む場合、ドレイン側セレクトゲートトランジスタＳＧＤＴは、半導体ピラー７５の上端側の４つの導電層７１，７１Ｂ，７１Ｃ，７１Ｄを、各トランジスタＴ１のゲート電極として含む。
【０１２３】
ドレイン側セレクトゲートトランジスタＳＧＤＴと同様に、ソース側セレクトゲートトランジスタＳＧＳＴが、３つのトランジスタＴ２を含む場合、ソース側セレクトゲートトランジスタＳＧＳＴは、半導体ピラー７５の下端側の３つの導電層７２Ａ，７２Ｂ，７２Ｃを、各トランジスタＴ２のゲート電極として含む。
【０１２４】
ワード線ＷＬとしての導電層７０は、Ｘ方向に延在する。  
尚、各配線レベル内のワード線ＷＬは、ブロックＢＬＫ内のストリングユニットＳＵごとに分割されない。各配線レベルの連続した導電層７０が、複数のストリングユニットＳＵに共通なワード線ＷＬとして、用いられている。
【０１２５】
ドレイン側セレクトゲート線ＳＧＤとしての導電層７１は、Ｘ方向に延在する。導電層７１は、ストリングユニットＳＵ毎に、分割されている。積層された導電層７１は、メモリセルアレイ１０の終端において、共通の配線（図示せず）に接続される。  
ソース側セレクトゲート線ＳＧＳとしての導電層７２は、Ｘ方向に延在する。導電層７２は、ストリングユニットＳＵ毎に、分割されている。積層された導電層７２は、メモリセルアレイ１０の終端において、共通の配線（図示せず）に接続される。
【０１２６】
共通セレクトゲート線ＳＧＣとしての導電層７３は、例えば、ストリングユニットＳＵごとに分割されること無しに、ブロックＢＬＫ内で連続した配線パターンを有している。  例えば、導電層７３は、導電層７０と類似した平面形状を有している。
【０１２７】
尚、図８において、Ｘ方向に延在するワード線ＷＬ、及び、Ｘ方向に延在する各セレクトゲート線ＳＧＤ，ＳＧＳが、図示されている。但し、ブロックＢＬＫの配線レイアウトに応じて、ブロックＢＬＫの終端において、ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳは、Ｙ方向に折れ曲がってもよい。
【０１２８】
ソース線コンタクトＣＥＬＳＲＣは、ストリングユニットＳＵ間に、設けられている。  
互いに隣り合うストリングユニットＳＵは、ソース線コンタクトＣＥＬＳＲＣを共有する。コンタクトＣＥＬＳＲＣは、例えば、Ｘ方向に延在する板状の構造を、有している。ソース線コンタクトＣＥＬＳＲＣは、その形状に起因して、比較的高い抵抗値を有する。
【０１２９】
ソース線コンタクトＣＥＬＳＲＣは、Ｐウェル領域７０９のＮ＋型拡散層７０１に、接続される。
【０１３０】
半導体ピラー７５の上端は、ビット線コンタクトＢＣを介して、ビット線ＢＬに接続される。半導体ピラー７５の下端は、Ｐウェル領域７０９に接触する。
【０１３１】
ソース線（内部ソース線ともよばれる）ＳＬは、ソース線コンタクトＣＥＬＳＲＣを介して、Ｎ＋型拡散層７０１に接続されている。シャント配線ＬＬＡが、ソース線ＳＬ上方に設けられている。シャント配線ＬＬＡは、プラグＳＣを介して、ソース線ＳＬに接続されている。
【０１３２】
ソース線コンタクトＣＥＬＳＲＣ及びソース線ＳＬは、低抵抗化のために、メモリセルアレイ１０内で、ある間隔でシャントされている。それゆえ、メモリセルアレイ１０（ブロックＢＬＫ）は、複数のシャント領域ＸＲを、含む。
【０１３３】
例えば、ウェル領域内に対するシャント配線ＬＬＢが、シャント領域ＸＲ内に設けられている。シャント配線ＬＬＢは、ウェルコンタクトＣＰＷＥＬＬに接続される。
【０１３４】
図１１に示されるＮＡＮＤストリングのより具体的な断面構造のように、例えば、半導体ピラー７５は、コア部７５９と、半導体領域７５１とを含む。コア部７５９は、柱状の絶縁体（例えば、酸化シリコン）を含む。半導体領域７５１は、コア部７５９の側面を覆う。
【０１３５】
メモリセルＭＣは、半導体領域７５１内に、チャネル領域を含む。尚、半導体ピラー７５は、半導体基板７００からエピタキシャル成長された半導体層でもよい。
【０１３６】
導電層７０，７１，７２，７３と層間絶縁膜８９とが、基板７００上に交互に積層されている。導電層７０〜７３及び層間絶縁膜８９は、半導体ピラー７５の側面を覆う。
【０１３７】
層間絶縁膜８９のそれぞれは、積層構造を有する。
【０１３８】
各層間絶縁膜８９は、酸化シリコン膜８０３がＺ方向において２つの酸化アルミニウム膜（アルミナ膜）８０１間に挟まれた構造を、有している。２つのアルミナ膜８０１は、各導電層７０，７１，７２を、Ｚ方向に挟んでいる。例えば、アルミナ膜８０１の膜厚は、酸化シリコン膜８０３の膜厚よりも薄い。
【０１３９】
電荷蓄積層を含むメモリ膜７９は、例えば、３層構造を有している。電荷蓄積層（例えば、窒化シリコン膜）は、基板表面に対して平行方向において、半導体ピラー側の酸化シリコン膜７９１と導電層側の酸化アルミニウム膜（アルミナ膜）７９３との間に、挟まれている。
【０１４０】
ドレイン側及びソース側セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴのゲート絶縁膜は、メモリ膜７９を含む。
【０１４１】
共通セレクトゲートトランジスタＳＧＣＴは、ゲート絶縁膜の一部として、基板７００上の絶縁膜８０を含む。ゲート絶縁膜８０は、積層構造を有し、基板７００上の酸化シリコン膜８０８と、酸化シリコン膜８０８上のアルミナ膜８０９とを含む。アルミナ膜８０９の膜厚は、酸化シリコン膜８０８の膜厚より薄い。例えば、アルミナ膜８０９の膜厚は、酸化シリコン膜８０８の膜厚の半分程度である。  
ゲート絶縁膜８０の膜厚Ｔ１は、層間絶縁膜８９の膜厚Ｔ２より薄い。例えば、絶縁膜８０の膜厚は、酸化シリコン換算膜厚で、１５ｎｍ〜１８ｎｍ程度である。
【０１４２】
共通セレクトゲートトランジスタＳＧＣＴは、ゲート絶縁膜の一部として、メモリ膜７９を含む。
【０１４３】
尚、半導体ピラー７５の形状に関して、積層された導電層の積層数（積層構造の高さ）に応じて、半導体ピラー７５の下端側（基板側）の寸法は、半導体ピラー７５の上端側（ビット線側）の寸法より小さくなる傾向がある。その結果として、半導体ピラー７５は、テーパー状の断面構造を有する場合がある。
【０１４４】
例えば、図９乃至図１１に示されるＮＡＮＤストリングの構造において、導電層７３と導電層７２Ａとが、共通セレクトゲート線ＳＧＣに用いられてもよい。  
共通セレクトゲート線ＳＧＣが、２層の導電層７３，７２Ａを含む場合、図１２に示される本実施形態のフラッシュメモリの変形例の等価回路図のように、共通セレクトゲートトランジスタＳＧＣＴは、導電層７３をゲート電極として含むトランジスタＴ３と導電層７２Ａをゲート電極として含むトランジスタＴ２Ｘとを、含む。  
この場合、導電層７２Ｂ，７２Ｃが、ソース線側セレクトゲート線ＳＧＳ及びソース側セレクトゲートトランジスタＳＧＳＴのゲート電極に、用いられる。ソース線セレクトゲートトランジスタＳＧＳＴは、２つのトランジスタＴ２を含む。
【０１４５】
上述の構成によって、本実施形態において、メモリコントローラ５及びフラッシュメモリは、フラッシュメモリのデータ読み出し時に、選択ブロック内の共通セレクトゲート線ＳＧＣに、共通セレクトゲートトランジスタＳＧＣＴがオンする電圧を印加する。  
これによって、選択されたＮＡＮＤストリングＮＳは、半導体基板７００内に形成された複数のチャネルを経由して、複数のソース線コンタクトＣＥＬＳＲＣに導通する。
【０１４６】
（ｃ）  動作例  
図１３乃至図１６を参照して、実施形態の半導体メモリの動作例について説明する。ここでは、本実施形態の半導体メモリの動作例の説明のために、図１乃至図１２も、適宜用いられる。
【０１４７】
（ｃ−１）  書き込み動作  
図１３を参照して、実施形態の３次元構造ＮＡＮＤフラッシュメモリの書き込み動作の一例について説明する。
【０１４８】
ここでは、選択されたブロックＢＬＫ内の複数のストリングユニットのうち、１番目のストリングユニットＳＵ０が選択された場合について、説明される。
【０１４９】
ホストデバイス６００は、ストレージデバイス５００に、書き込みコマンド、書き込むべきデータ及びデータを書き込むアドレス（ブロック及びページのアドレス）を、送信する。
【０１５０】
ストレージデバイス５００内のメモリコントローラ５は、書き込むべきデータ及びアドレスを、受信する。メモリコントローラ５は、書き込むべきデータ及びアドレスを、本実施形態のフラッシュメモリ１に、出力する。
【０１５１】
メモリコントローラ５の制御下において、フラッシュメモリ１内の各回路は、メモリセルアレイ内の各配線ＢＬ，ＷＬ，ＳＧＤ，ＳＧＳ，ＳＧＣを、駆動する。
【０１５２】
センスアンプ回路３０及びデータラッチ回路３５は、ビット線ＢＬに、書き込むべきデータに応じた電圧を、転送する。
【０１５３】
選択ブロックＢＬＫのアドレスデコーダ２０３は、Ｈレベルの選択信号ＢＬＫＳＥＬを、選択スイッチＷＳＷ，ＤＳＷ，ＳＳＷ，ＣＳＷに供給する。また、選択ブロックＢＬＫのアドレスデコーダ２０３は、Ｌレベルの非選択信号ＢＬＫＳＥＬｎを、非選択スイッチＵＤＳＷ，ＵＳＳＷ，ＵＣＳＷに供給する。  
これによって、選択ブロックＢＬＫに関して、各ワード線ＷＬは、オン状態のスイッチＷＳＷによって各ＣＧ線ＣＧと導通し、各セレクトゲート線ＳＧＤ，ＳＧＳは、オン状態の選択スイッチＤＳＷ，ＳＳＷ，ＣＳＷによって、配線ＳＧＤＩ，ＳＧＳＩ，ＳＧＣＩと導通する。
【０１５４】
非選択ブロックＢＬＫのアドレスデコーダ２０３は、Ｌレベルの選択信号ＢＬＫＳＥＬとＨレベルの非選択信号ＢＬＫＳＥＬｎとを、スイッチ回路２９０に供給する。  
これによって、非選択ブロックＢＬＫに関して、ワード線ＷＬは、ＣＧ線ＣＧから電気的に分離され、非選択状態となる。また、非選択ブロックＢＬＫの各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣは、配線ＵＳＧＤ，ＵＳＧＳ，ＵＳＧＣと導通する。
【０１５５】
図１３に示される書き込み動作における各配線に印加される電圧のタイミングチャートのように、ワード線／セレクトゲート線ドライバ２０１は、電圧（ドレイン側セレクトゲート線選択電圧）ＶＳＧＤを、配線ＳＧＤＩ０及びスイッチＤＳＷ０を介して、選択ストリングユニットＳＵ０のドレイン側セレクトゲート線ＳＧＤ０に印加する。ドレイン側セレクトゲート線ＳＧＤ０の電圧ＶＳＧＤは、例えば、２．４Ｖ程度である。ワード線／セレクトゲート線ドライバ２０１は、０Ｖの電圧（ドレイン側セレクトゲート線非選択電圧）ＶＳＳを、配線ＳＧＤＩ１〜ＳＧＤＩ３及びスイッチＤＳＷ１〜ＤＳＷ３を介して、非選択ストリングユニットＳＵ１〜ＳＵ３のドレイン側セレクトゲート線ＳＧＤ１〜ＳＧＤ３に、印加する。
【０１５６】
これによって、ドレイン側セレクトゲート線ＳＧＤ０に接続されたセレクトゲートトランジスタＳＧＤＴはオンする。これに対して、セレクトゲート線ＳＧＤ１〜ＳＧＤ３に接続されたドレイン側セレクトゲートトランジスタＳＧＤＴは、オフする。これによって、選択ＮＡＮＤストリングＮＳのみが、オン状態のセレクトゲートトランジスタＳＧＤＴを経由して、ビット線ＢＬに接続される。
【０１５７】
ソース線／ウェル制御回路５０は、電圧（ソース線電圧）ＶＳＲＣａを、電圧ＶＳＧＤの印加と実質的に同じタイミングで、ソース線ＣＥＬＳＲＣに、印加する。
【０１５８】
ワード線／セレクトゲート線ドライバ２０１は、電圧ＶＳＳを、選択ブロックＢＬＫ内の全てのソース側セレクトゲート線ＳＧＳに印加する。  
共通セレクトゲート線ドライバ２２１は、電圧生成回路４０からの電圧ＶＳＳを、共通セレクトゲート線ＳＧＣに印加する。電圧ＶＳＳは、例えば、０Ｖである。
【０１５９】
これによって、ソース側セレクトゲートトランジスタＳＧＳＴ及び共通セレクトゲートトランジスタＳＧＣＴは、オフする。この結果として、ブロックＢＬＫ内のＮＡＮＤストリングＮＳとソース線ＳＬとは、非導通になる。
【０１６０】
非選択ブロックＢＬＫの各セレクトゲート線ＳＧＤ，ＳＤＳ，ＳＧＣに、例えば、電圧ＶＳＳが印加される。
【０１６１】
ワード線／セレクトゲート線ドライバ２０１は、ドレイン側セレクトゲート線ＳＧＤ０及びソース線ＣＥＬＳＲＣに電圧ＶＳＧＤが印加された後において、非選択電圧ＶＰＡＳＳを、選択ブロックＢＬＫ内の非選択ワード線ＷＬに印加する。書き込み動作時における非選択電圧ＶＰＡＳＳは、例えば、９Ｖ程度である。
【０１６２】
ワード線／セレクトゲート線ドライバ２０１は、ある大きさの電圧（例えば、電圧ＶＰＡＳＳ）を、非選択電圧ＶＰＡＳＳの印加と実質的に同じタイミングで、選択ワード線ＷＬに印加する。ワード線／セレクトゲート線ドライバ２０１は、ある電圧の印加に連続して、プログラム電圧ＶＰＧＭを、選択ワード線ＷＬに印加する。プログラム電圧ＶＰＧＭは、例えば、２０Ｖ程度である。
【０１６３】
プログラム電圧ＶＰＧＭの印加よって、選択セルのしきい値は、書き込むべきデータに対応する値に向かって、シフトする。
【０１６４】
プログラム電圧ＶＰＧＭが選択ワード線に印加された後、メモリコントローラ５は、ベリファイのための読み出しを選択セル（選択ページ）に実行し、選択セルのしきい値を判定する。これによって、書き込むべきデータが選択セルに書き込まれたか否か判定される。
【０１６５】
メモリコントローラ５及びフラッシュメモリ１は、プログラム電圧ＶＰＧＭの印加及びベリファイを、選択セルのしきい値が書き込むべきデータに対応する値にシフトするまで、繰り返す。
【０１６６】
メモリコントローラ５が、選択セルのしきい値が書き込むべきデータに対応する値の範囲内に存在していると判定した場合、フラッシュメモリ１の書き込み動作が完了する。
【０１６７】
尚、ドレイン側セレクトゲート線ＳＧＤ及びソース線ＣＥＬＳＲＣに対する電圧の印加は、ワード線に対する電圧の印加前のタイミングであれば、ドレイン側セレクトゲート線ＳＧＤに対する電圧の印加のタイミングは、ソース線ＣＥＬＳＲＣに対する電圧の印加のタイミングと異なっていてもよい。
【０１６８】
以上のように、互いに電気的に独立な２つのソース側セレクトゲート線を含むフラッシュメモリの書き込み動作が、実行される。
【０１６９】
（ｃ−２）  消去動作  
図１４を参照して、実施形態の３次元構造ＮＡＮＤフラッシュメモリの消去動作の一例について説明する。尚、本実施形態のフラッシュメモリの消去動作の説明において、上述のフラッシュメモリの書き込み動作と共通する動作の説明は、省略する。
【０１７０】
図１４に示される消去動作における各配線に印加される電圧のタイミングチャートのように、本実施形態のフラッシュメモリの消去動作は、以下のように、実行される。
【０１７１】
消去コマンド及びアドレスに基づいて、メモリコントローラ５は、フラッシュメモリの消去動作を制御する。
【０１７２】
メモリコントローラ５は、フラッシュメモリ１内の各回路を制御し、選択ブロックの消去動作のために、各配線ＷＬ，ＳＧＤ，ＳＧＳ，ＳＧＣを駆動する。
【０１７３】
ワード線／セレクトゲート線ドライバ２０１は、電圧ＶＥＲＡ＿ＳＧＤを、選択ブロックＢＬＫ内のドレイン側セレクトゲート線ＳＧＤに印加する。ワード線／セレクトゲート線ドライバ２０１は、電圧ＶＥＲＡ＿ＳＧＳを、選択ブロックＢＬＫ内のソース側セレクトゲート線ＳＧＳに印加する。  
これによって、ドレイン側セレクトゲートトランジスタＳＧＤＴ、及び、ソース側セレクトゲートトランジスタＳＧＳＴは、オンする。ブロックＢＬＫ内の全てのＮＡＮＤストリングＮＳは、ビット線ＢＬ及びソース線ＳＬに、導通する。
【０１７４】
メモリセルＭＣに対する消去動作によって、メモリ膜７９を含むセレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴのしきい値が変動しないように、各セレクトゲート線ＳＧＤ，ＳＧＳの制御電圧ＶＥＲＡ＿ＳＧＤ，ＶＥＲＡ＿ＳＧＳは、セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴのメモリ膜７９からの電子の放出（又は正孔の注入）が生じない大きさを、有する。
【０１７５】
ワード線／セレクトゲート線ドライバ２０１は、セレクトゲート線ＳＧＤ，ＳＧＳに対する電圧の印加と実質的に同じタイミングで、電圧ＶＥＲＡ＿ＷＬを、ブロックＢＬＫ内の全てのワード線ＷＬに印加する。電圧ＶＥＲＡ＿ＷＬは、例えば、０．５Ｖ程度である。
【０１７６】
ソース線／ウェル制御回路５０は、消去電圧ＶＥＲＡを、ソース線ＳＬ／ソース線コンタクトＣＥＬＳＲＣ、及び、ウェルコンタクトＣＰＷＥＬＬ／Ｐウェル領域７０９に、それぞれ印加する。消去電圧ＶＥＲＡは、例えば、２４Ｖ程度の電圧である。
【０１７７】
本実施形態において、共通セレクトゲート線ドライバ２２１は、電圧ＶＥＲＡ＿ＳＧＣを、共通セレクトゲート線ＳＧＣに、印加する。電圧ＶＥＲＡ＿ＳＧＣは、電圧ＶＥＲＡよりも低い電圧である。例えば、共通セレクトゲート線ＳＧＣの電圧ＶＥＲＡ＿ＳＧＣは、ソース側セレクトゲート線ＳＧＳの電圧ＶＥＲＡ＿ＳＧＳよりも高い。
【０１７８】
基板７００内にチャネルが形成されることによって、消去電圧ＶＥＲＡが、ウェル領域７０９を経由して、半導体ピラー７５に印加される。ワード線ＷＬと半導体ピラー７５との間の電位差によって、メモリ膜（電荷蓄積層）７９内の電子が、半導体ピラー７５内に放出される。又は、ワード線ＷＬと半導体ピラー７５との間の電位差によって、半導体ピラー７５内の正孔が、メモリ膜７９内に注入される。
【０１７９】
消去動作時における共通セレクトゲート線ＳＧＣの電圧ＶＥＲＡ＿ＳＧＣが、ソース側セレクトゲート線ＳＧＳの電圧ＶＥＲＡ＿ＳＧＳとは独立に制御される。これによって、基板７００と共通セレクトゲート線ＳＧＣとの間の電位差、及び、半導体ピラー７５の下部と共通セレクトゲート線ＳＧＣとの間の電位差が、緩和される。それゆえ、基板７００と共通セレクトゲート線ＳＧＣ（７３）との間のゲート絶縁膜８０の絶縁破壊が、防止される。
【０１８０】
また、メモリ膜内の電荷の変化に起因する共通セレクトゲートトランジスタＳＧＣＴのしきい値の変動が、抑制される。
【０１８１】
この結果として、共通セレクトゲートトランジスタＳＧＣＴの動作の信頼性が、確保される。
【０１８２】
尚、共通セレクトゲート線ＳＧＣの電圧ＶＥＲＡ＿ＳＧＣは、ソース側セレクトゲート線の電圧ＶＥＲＡ＿ＳＧＳ以下でもよい。例えば、消去動作時において、共通セレクトゲート線ＳＧＣに、電圧ＶＥＲＡ＿ＳＧＳと同じ電圧が、印加されてもよい。
【０１８３】
以上のように、互いに電気的に独立な２つのソース側セレクトゲート線を含むフラッシュメモリの消去動作が、実行される。
【０１８４】
（ｃ−３）  読み出し動作  
図１５及び図１６が、第１の実施形態の３次元構造ＮＡＮＤフラッシュメモリの読み出し動作の説明のために、参照される。
【０１８５】
ここでは、選択ブロックＢＬＫ内の複数のストリングユニットのうち、ストリングユニットＳＵ０が選択された場合におけるフラッシュメモリの読み出し動作が、説明される。
【０１８６】
ホストデバイス６００は、読み出しコマンド及びアドレスをメモリコントローラ５に送信し、データの読み出しを要求する。
【０１８７】
読み出しコマンドに基づいて、メモリコントローラ５が、フラッシュメモリ１の動作を制御する。  
メモリコントローラ５は、読み出しコマンド及びアドレスに基づいて、フラッシュメモリ１内の各回路を制御し、選択ブロック及び非選択ブロック内の各配線を駆動する。
【０１８８】
読み出し動作時において、メモリコントローラ５及びフラッシュメモリ１の内部制御回路９は、以下のように、非選択ブロックを駆動する。
【０１８９】
電圧生成回路４０は、非選択ブロックに印加される各種の電圧を生成する。
【０１９０】
非選択ブロックＢＬＫに対応するスイッチ回路２９０において、Ｈレベルのデコード信号ＢＬＫＳＥＬｎによって、非選択スイッチＵＤＳＷ，ＵＳＳＷ，ＵＣＳＷのそれぞれが、オンする。非選択ブロックＢＬＫ内の各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣのそれぞれは、各配線ＵＳＧＤＩ，ＵＳＧＳＩ，ＵＳＧＣＩに接続される。
【０１９１】
ワード線／セレクトゲート線ドライバ２０１は、電圧生成回路４０からの電圧ＶＳＲＣを、非選択スイッチＵＤＳＷ，ＵＳＳＷをそれぞれ介して、非選択ブロックＢＬＫのドレイン側セレクトゲート線ＳＧＤ及びブロックＢＬＫのソース側セレクトゲート線ＳＧＳに、それぞれ印加する。
【０１９２】
非選択電圧生成回路２２５は、非選択電圧ＶＳＲＣを生成する。図１５の読み出し動作における各配線の電圧のタイミングチャートに示されるように、非選択電圧生成回路２２５は、非選択電圧ＶＳＲＣを、非選択スイッチＵＣＳＷを介して、非選択ブロックＢＬＫの共通セレクトゲート線ＳＧＣに、印加する。
【０１９３】
ソース線／ウェル制御回路５０は、非選択電圧ＶＳＲＣを、ソース線ＳＬ及びソース線コンタクトＣＥＬＳＲＣに、印加する。ソース線／ウェル制御回路５０は、非選択電圧ＶＳＲＣを、ウェル配線及びウェルコンタクトＣＰＷＥＬＬを介して、Ｐ型ウェル領域７０９に印加する。
【０１９４】
尚、フラッシュメモリ１の読み出し動作時において、非選択電圧ＶＳＲＣの代わりに、０Ｖの電圧ＶＳＳが、非選択ブロックＢＬＫの各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣに、印加されてもよい。非選択ブロックＢＬＫの各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣに、２つの電圧ＶＳＳ，ＶＳＲＣのうちどちらの電圧が印加されるかは、フラッシュメモリのチップ内のＲＯＭヒューズに記憶された情報（設定パラメータ）に基づいて、メモリコントローラ５が、決定する。
【０１９５】
メモリコントローラ５及びフラッシュメモリ１の内部制御回路９は、以下のように、選択ブロックＢＬＫ内の各配線を駆動する。
【０１９６】
センスアンプ回路３０は、ビット線ＢＬを充電する。電圧生成回路４０は、選択ブロックＢＬＫ内の各配線にそれぞれ印加される複数の電圧を、生成する。
【０１９７】
図１５に示されるように、ソース線／ウェル制御回路５０は、電圧（ソース線電圧）ＶＳＲＣを、選択ブロックＢＬＫ内のソース線ＳＬに、印加する。この結果として、電圧ＶＳＲＣが、選択ブロックＢＬＫ内の各ソース線コンタクトＣＥＬＳＲＣに、印加される。制御電圧ＶＳＲＣは、例えば、０．５Ｖ程度である。
【０１９８】
選択ブロックＢＬＫに対応するスイッチ回路２９０において、Ｈレベルのデコード信号ＢＬＫＳＥＬによって、選択スイッチＤＳＷ，ＳＳＷ，ＣＳＷのそれぞれが、オンする。選択ブロックＢＬＫ内において、各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣは、各配線ＳＧＤＩ，ＳＧＳＩ，ＳＧＣＩにそれぞれ接続される。
【０１９９】
ワード線／セレクトゲート線ドライバ２０１は、電圧Ｖｓｓを、選択ブロックＢＬＫ内の非選択のドレイン側及びソース側セレクトゲート線ＳＧＤ１〜ＳＧＤ３，ＳＧＳ１〜ＳＧＳ３に、それぞれ印加する。
【０２００】
ワード線セレクトゲート線ドライバ２０１は、電圧ＶＳＧを、選択スイッチＤＳＷ０を介して、選択ストリングユニットＳＵ０のドレイン側セレクトゲート線ＳＧＤ０に、印加する。これによって、ドレイン側セレクトゲートトランジスタＳＧＤＴがオンする。ドレイン側セレクトゲートトランジスタＳＧＤＴの位置において、半導体ピラー７５内に、チャネルが生じる。
【０２０１】
ワード線／セレクトゲート線ドライバ２０１は、電圧ＶＳＧを、選択スイッチＳＳＷ０を介して、選択ストリングユニットＳＵ０内のソース側セレクトゲート線ＳＧＳ０に、印加する。これによって、選択されたストリングユニットＳＵ０のソース側セレクトゲートトランジスタＳＧＳＴがオンする。ソース側セレクトゲートトランジスタＳＧＳＴの位置において、半導体ピラー７５内に、チャネルが生じる。
【０２０２】
ドレイン側及びソース側セレクトゲート線ＳＧＤ，ＳＧＳに印加される電圧ＶＳＧは、例えば、６Ｖ程度である。
【０２０３】
ワード線／セレクトゲート線ドライバ２０１は、非選択電圧ＶＲＥＡＤを、選択スイッチＷＳＷを介して、選択ブロックＢＬＫ内の非選択ワード線ＷＬに、印加する。非選択電圧ＶＲＥＡＤは、例えば、７Ｖ程度である。
【０２０４】
ワード線／セレクトゲート線ドライバ２０１は、選択電圧（判定電圧）ＶＣＧＲＶを、選択スイッチＷＳＷを介して、選択ワード線ＷＬに、印加する。選択電圧ＶＣＧＲＶは、例えば、０．５Ｖ程度である。但し、選択電圧ＶＣＧＲＶは、メモリセルＭＣが記憶可能なビット数に応じて、複数の値が用意されている。
【０２０５】
本実施形態において、メモリコントローラ５及び内部制御回路９は、共通セレクトゲート線ＳＧＣの制御のために、共通セレクトゲート線制御回路２０２を駆動する。共通セレクトゲート線ドライバ２２１は、選択電圧生成回路２２０（又は、回路４０）からの電圧ＶＳＧＣを、選択ブロックＢＬＫ内の共通セレクトゲート線ＳＧＣに、印加する。電圧ＶＳＧＣは、共通セレクトゲート線ＳＧＣに接続されたセレクトゲートトランジスタＳＧＣＴがオンする。これによって、共通セレクトゲート線（セレクトゲートトランジスタのゲート電極）ＳＧＣ下方の半導体基板７００（Ｐ型ウェル領域）内に、チャネルが発生する大きさを、有する。電圧ＶＳＧＣは、例えば、６Ｖ程度である。
【０２０６】
尚、共通セレクトゲート線ＳＧＣに印加される電圧ＶＳＧＣは、チャネル９００が、基板７００内に形成される大きさであれば、共通セレクトゲートトランジスタＳＧＣＴの特性に応じて、選択ストリングユニットのドレイン側／ソース側セレクトゲート線ＳＧＤ，ＳＧＳの制御電圧ＶＳＧと同じ大きさでもよいし、異なる大きさでもよい。
【０２０７】
電圧ＶＳＧＣの印加によって、選択ブロックＢＬＫ内の複数のストリングユニットＳＵにおいて、共通セレクトゲートトランジスタＳＧＣＴは、オンする。
【０２０８】
図１６に示されるように、データの読み出し時に、本実施形態のフラッシュメモリの共通セレクトゲート線ＳＧＣに電圧が印加された場合、選択ブロックＢＬＫ内において、共通セレクトゲートトランジスタＳＧＣＴの下方の半導体基板７００内に、チャネル９００が生じる。また、オン状態の共通セレクトゲートトランジスタＳＧＣＴによって、ゲート電極７３に対向する半導体ピラー７５内に、チャネル９０１が生じる。
【０２０９】
また、オン状態のセレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴによって、半導体ピラー７５内に、チャネル９０２，９０３が、生じる。
【０２１０】
選択ストリングユニットＳＵ０において、各セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴ，ＳＧＣＴがオンすることによって、選択セルＭＣのチャネル領域（半導体ピラー７５）が、ビット線ＢＬ及びソース線ＳＬに、導通する。
【０２１１】
非選択ストリングユニットのドレイン側及びソース側セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴは、オフしている。それゆえ、非選択ストリングユニットにおいて、共通セレクトゲートトランジスタＳＧＣＴがオンしていたとしても、ソース線コンタクトＣＥＬＳＲＣと非選択ＮＡＮＤストリングＮＳの半導体ピラー７５との導通は、オフ状態のソース側セレクトゲートトランジスタＳＧＳＴによって、カットオフされる。
【０２１２】
選択ブロックＢＬＫ内において、複数のストリングユニットＳＵが、共通のワード線ＷＬに接続されている場合、読み出し電圧ＶＣＧＲが、非選択ストリングユニットＳＵ１〜ＳＵ３のワード線ＷＬに印加されている。しかし、０Ｖの電圧の電圧によって、非選択ストリングユニットＳＵ１〜ＳＵ３のセレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴがオフしている。それゆえ、非選択ストリングユニットＳＵ１〜ＳＵ３は、ビット線ＢＬ及びソース線ＳＬに接続されない。
【０２１３】
選択電圧ＶＣＧＲ及び選択セルＭＣのしきい値状態に応じて、選択セルＭＣは、オン又はオフする。
【０２１４】
選択セルＭＣのしきい値が、選択電圧ＶＣＧＲ以下である場合、選択セルは、オンする。これによって、ビット線ＢＬが、基板７００及びソース線コンタクトＣＥＬＳＲＣに接続され、ビット線ＢＬは、放電する。図１６に示されるように、選択ストリングユニットＳＵ０は、選択ストリングユニットＳＵ０内の共通セレクトゲートトランジスタＳＧＣＴによるチャネル９００に加えて、非選択ストリングユニットＳＵ１〜ＳＵ３の共通セレクトゲートトランジスタＳＧＣＴによるチャネル９００を経由して、複数のソース線コンタクトＣＥＬＳＲＣと導通する。それゆえ、セル電流ＩＲは、オン状態の選択セルＭＣを介して、ビット線ＢＬから複数のソース線コンタクトＣＥＬＳＲＣに向かって、流れる。
【０２１５】
選択セルＭＣのしきい値が、選択電圧ＶＣＧＲより大きい場合、選択セルＭＣは、オフする。オフ状態の選択セルＭＣによって、ビット線ＢＬは、基板７００及びソース線コンタクトＣＥＬＳＲＣからカットオフされ、ビット線ＢＬの充電状態は、維持される。
【０２１６】
センスアンプ回路３０が、ビット線ＢＬの電位（充電状態／放電状態）を検知し、その検知結果が、選択セルＭＣ内のデータ（選択ページのデータ）として、データラッチ回路３５に出力される。
【０２１７】
メモリコントローラ５は、データラッチ回路３５内のデータを、データ入出力バッファ６５を経由して、メモリコントローラ５内に読み出す。メモリコントローラ５は、フラッシュメモリ１から読み出したデータを、ホストデバイス６００に、転送する。
【０２１８】
以上のように、本実施形態のフラッシュメモリにおける、選択セルＭＣからのデータの読み出しが、実行される。
【０２１９】
尚、データ読み出し時において、Ｚ方向における選択ワード線の位置に応じて、共通セレクトゲート線ＳＧＣに印加される電圧ＶＳＧＣの大きさを、調整してもよい。
【０２２０】
上述のように、基板表面に対して平行方向における半導体ピラーの寸法（例えば、直径）に関して、ビット線ＢＬ側における半導体ピラーの直径は、基板側における半導体ピラーの直径より小さい。このため、ビット線側に位置するメモリセルのセル電流の大きさは、基板側に位置するメモリセルのセル電流の大きさと異なる可能性がある。
【０２２１】
例えば、本実施形態のフラッシュメモリのデータ読み出し時において、ｎ本のワード線うち、基板側のｎ／２本のワード線ＷＬ０〜ＷＬｘ−１が選択された場合における電圧ＶＳＧＣＡの大きさは、ビット線側のｎ／２本のワード線ＷＬｘ〜ＷＬｎ−１が選択された場合における電圧ＶＳＧＣＢの大きさと、異なる。
【０２２２】
この電圧ＶＳＧＣＡ，ＶＳＧＣＢの設定において、メモリコントローラ５及びフラッシュメモリ１は、ビット線側のワード線ＷＬｘ〜ＷＬｎ−１に対するデータ読み出し時、電圧ＶＳＧＣＡを、共通セレクトゲート線ＳＧＣに印加する。これに対して、メモリコントローラ５及び内部制御回路９は、基板側のワード線に対するワード線ＷＬ０〜ＷＬｘ−１に対する読み出し時、電圧ＶＳＧＣＡにオフセット値が加算された電圧ＶＳＧＣＢを、共通セレクトゲート線ＳＧＣに印加する。尚、電圧ＶＳＧＣＡ，ＶＳＧＣＢのオフセット値は、正の値でもよいし、負の値でもよい。
【０２２３】
図１５及び図１６に示されるフラッシュメモリのデータの読み出しは、外部から要求されたデータの読み出しだけでなく、書き込み動作時のベリファイ読み出しにも、適用できる。
【０２２４】
図１５及び図１６に示されるように、本実施形態のフラッシュメモリにおいて、非選択ストリングユニットＳＵ（非選択ＮＡＮＤストリング）において、メモリセルＭＣのチャネル領域（半導体ピラー）７５は、オフ状態のドレイン側及びソース側セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴによって、ビット線ＢＬ、半導体基板７００及びソース線ＳＬからカットオフされている。そのため、ワード線ＷＬとチャネル領域（半導体ピラー７５）との間のカップリングによって、メモリセルＭＣのチャネル領域の電位は、上昇する。  
この結果として、非選択ストリングユニットＳＵの共通セレクトゲートトランジスタＳＧＣＴがオンしていたとしても、ワード線ＷＬとチャネル領域７５との間において、電界が発生しない、又は、発生する電界は小さい。
【０２２５】
したがって、本実施形態のフラッシュメモリは、非選択ストリングユニット（ＮＡＮＤストリング）におけるリードディスターブの発生を、低減できる。
【０２２６】
本実施形態のフラッシュメモリの選択ブロックＢＬＫにおいて、選択及び非選択ストリングユニットＳＵの共通セレクトゲート線ＳＧＣに、メモリコントローラ５及び内部制御回路の制御によって、電圧ＶＳＧＣが印加されている。  
これによって、選択及び非選択ストリングユニットＳＵの共通セレクトゲートトランジスタＳＧＣＴはオンし、選択ブロックにおける半導体基板７００内の全体に、チャネル９００が生じる。
【０２２７】
データ読み出し時において、選択ストリングユニットＳＵ０（選択ＮＡＮＤストリング）におけるセル電流ＩＲは、互いに隣り合う選択ストリングユニットＳＵ０と非選択ストリングユニットＳＵ１との間のソース線コンタクトＣＥＬＳＲＣに流入するだけでなく、非選択ストリングユニットＳＵ１〜ＳＵ３下方の基板７００内のチャネル９００を経由して、非選択ストリングユニットＳＵ１〜ＳＵ３間のソース線コンタクトＣＥＬＳＲＣに、流れる。
【０２２８】
換言すると、選択ストリングユニットＳＵ０は、ブロックＢＬＫ内の全てのソース線コンタクトＣＥＬＳＲＣに導通する。そして、選択ストリングユニットＳＵ０のセル電流は、全てのソース線コンタクトＣＥＬＳＲＣに分流する。
【０２２９】
それゆえ、本実施形態のフラッシュメモリ１のブロックＢＬＫ内の複数のソース線コンタクトＣＥＬＳＲＣにおいて、１つのソース線コンタクトＣＥＬＳＲＣのみが選択ストリングユニットＳＵ０に接続される場合に比較して、各ソース線コンタクトＣＥＬＳＲＣあたりに流れるセル電流は、減少する。
【０２３０】
それゆえ、本実施形態のフラッシュメモリにおいて、各ソース線コンタクトＣＥＬＳＲＣの抵抗値が高くても、各ソース線コンタクトＣＥＬＳＲＣにおける電圧降下は小さくなる。したがって、本実施形態のフラッシュメモリは、データ読み出し時に、ソース線コンタクトＣＥＬＳＲＣの電位の設定値からのシフトに起因して、選択セルのゲート−ソース間電圧が所望の値からシフトし、メモリセルのしきい値分布が広がるのを、防止できる。
【０２３１】
この結果として、本実施形態のフラッシュメモリは、フラッシュメモリの動作の信頼性を、確保できる。
【０２３２】
また、本実施形態のフラッシュメモリによれば、シャント配線ＬＬとソース線ＳＬとを接続するプラグＳＰに供給される電流量は、減少する。この結果として、本実施形態のフラッシュメモリは、ソース線コンタクトＣＥＬＳＲＣにおけるエレクトロマイグレーション、ソース線コンタクトＣＥＬＳＲＣ／シャント部の溶断のような、過大なセル電流に起因するソース線コンタクトＣＥＬＳＲＣ及びシャント部の劣化を、低減できる。
【０２３３】
さらに、本実施形態のフラッシュメモリは、ソース線コンタクトＣＥＬＳＲＣを流れる電流量の低減によって、シャントの間隔を広くできる。この結果として、本実施形態のフラッシュメモリは、フラッシュメモリのチップサイズを縮小でき、チップコストを低減できる。
【０２３４】
以上のように、本実施形態によれば、高い信頼性のフラッシュメモリを、低コストで提供できる。
【０２３５】
（２）  第２の実施形態  
図１７乃至図２０が、第２の実施形態の半導体メモリ（例えば、３次元構造ＮＡＮＤ型フラッシュメモリ）の説明のために、参照される。
【０２３６】
図１７に示されるように、本実施形態の３次元構造のＮＡＮＤ型フラッシュメモリ１は、複数の共通セレクトゲート線ＳＧＣＡ，ＳＧＣＢを含む。
【０２３７】
複数の共通セレクトゲートトランジスタＳＧＣＴＡ，ＳＧＣＴＢが、複数の共通セレクトゲート線ＳＧＣＡ，ＳＧＣＢのそれぞれに、接続されている。
【０２３８】
図１８に示されるように、共通セレクトゲート線スイッチユニット２９４Ａは、２本の共通セレクトゲート線ＳＧＣＡ，ＳＧＣＢにそれぞれ対応する２つの選択スイッチＣＳＷＡ，ＣＳＷＢを含む。  
各スイッチＣＳＷＡ，ＣＳＷＢの一端は、共通セレクトゲート線ＳＧＣＡ，ＳＧＣＢにそれぞれ接続される。各スイッチＣＳＷＡ，ＣＳＷＢの他端は、配線ＳＧＣＩＡ，ＳＧＣＩＢにそれぞれ接続される。スイッチＣＳＷＡ，ＣＳＷＢの制御端子は、アドレスデコーダ２０３の選択信号線に、接続される。２つの配線ＳＧＣＩＡ，ＳＧＣＩＢは、共通セレクトゲート線ドライバ２２１に接続されている。
【０２３９】
スイッチユニット２９４は、非選択スイッチＵＣＳＷＡ，ＵＣＳＷＢ、を含む。  
各スイッチＵＣＳＷＡ，ＵＣＳＷＢの一端は、共通セレクトゲート線ＳＧＣＡ，ＳＧＣＢに接続される。各スイッチＵＣＳＷＡ，ＵＣＳＷＢの他端は、配線ＵＳＧＣＡ及び非選択電圧生成回路２２５に接続される。スイッチＵＣＳＷＡ，ＵＣＳＷＢの制御端子は、アドレスデコーダ２０３の非選択信号線に、接続される。
【０２４０】
ここで、第２の実施形態のフラッシュメモリの構造に関して、図１０及び図１１における複数の導電層のうち、導電層７３が、第１の共通セレクトゲート線ＳＧＣＡとして、用いられる。導電層７３は、第１の共通セレクトゲート線（以下では、下側共通セレクトゲート線とも呼ばれる）ＳＧＣＡであるとともに、共通セレクトゲートトランジスタＳＧＣＴＡのゲート電極として、各トランジスタＳＧＣＴＡで共通に用いられる。
【０２４１】
導電層７２Ａは、第２の共通セレクトゲート線（以下では、上側共通セレクトゲート線ともよばれる）ＳＧＣＢ、及び、第２の共通セレクトゲートトランジスタＳＧＣＴＢのゲート電極として、用いられる。第２の共通セレクトゲート線ＳＧＣＢは、各ブロックＢＬＫ内の複数（全て）の第２の共通セレクトゲートトランジスタＳＧＣＴＢに、共通に接続されている。
【０２４２】
第２の共通セレクトゲートトランジスタＳＧＣＴＢは、第１の共通セレクトゲートトランジスタＳＧＣＴＡと異なって、半導体ピラー７５内のみに、チャネル領域を有する。
【０２４３】
第１及び第２の共通セレクトゲート線ＳＧＣＡ，ＳＧＣＢは、互いに異なる電源（電圧源、電源端子）に接続される。これによって、第１及び第２の共通セレクトゲートトランジスタＳＧＣＴＡ，ＳＧＣＴＢのゲート電圧を、互いに独立に制御できる。
【０２４４】
図１９及び図２０が、第２の実施形態の３次元構造フラッシュメモリの動作の説明のために、用いられる。
【０２４５】
図１９に示される消去動作における各配線に印加される電圧のタイミングチャートのように、本実施形態のフラッシュメモリの消去動作において、共通セレクトゲート線ドライバ２２１は、電圧ＶＥＲＡ＿ＳＧＣＡを、下側共通セレクトゲート線ＳＧＣＡに印加し、電圧ＶＥＲＡ＿ＳＧＣＢを、上側共通セレクトゲート線ＳＧＣ１に、印加する。例えば、電圧ＶＥＲＡ＿ＳＧＣＡは、電圧ＶＥＲＡ＿ＳＧＣＢより高い。
【０２４６】
これによって、本実施形態のフラッシュメモリは、消去動作時におけるゲート絶縁膜８０の破壊を抑制できる。
【０２４７】
図２０に示される読み出し動作における各配線に印加される電圧のタイミングチャートのように、本実施形態のフラッシュメモリの読み出し動作は、２本の共通セレクトゲート線ＳＧＣＡ，ＳＧＣＢのそれぞれに、電圧が互いに独立に印加されることが、第１の実施形態と異なっている。
【０２４８】
共通セレクトゲート線ドライバ２２１は、電圧ＶＳＧＣＡを、オン状態のスイッチＣＳＷＡを介して、下側共通セレクトゲート線ＳＧＣＡに、印加する。共通セレクトゲート線ドライバ２２１は、電位ＶＳＧＣＡの印加のタイミングと実質的に同時に、電圧ＶＳＧＣＢを、オン状態のスイッチＣＳＷＢを介して、上側共通セレクトゲート線ＳＧＣＢに、印加する。
【０２４９】
例えば、共通セレクトゲート線ＳＧＣＡに印加される電圧ＶＳＧＡは、基板７００内のチャネルの形成及びセル電流の転送のため、共通セレクトゲート線ＳＧＣＢに印加される電圧ＶＳＧＢより高いことが、好ましい。
【０２５０】
データ読み出し時、非選択ブロックＢＬＫにおいて、非選択電圧生成回路２２５は、共通セレクトゲート線ＳＧＣＡ，ＳＧＣＢの両方に、電圧ＶＳＲＣ（又は電圧Ｖｓｓ）を印加する。
【０２５１】
これによって、第１の実施形態と同様に、選択ＮＡＮＤストリングＮＳが、基板７００内の複数のチャネルを経由して、複数のソース線コンタクトＣＥＬＳＲＣに接続される。
【０２５２】
尚、本実施形態の３次元構造ＮＡＮＤ型フラッシュメモリの書き込み動作は、第１の実施形態と実質的に同じ動作である。但し、本実施形態において、共通セレクトゲート線ドライバ２２１は、書き込み動作時に、互いに独立に駆動される２本の共通セレクトゲート線ＳＧＣ０，ＳＧＣ１に、電圧ＶＳＳを印加する。
【０２５３】
以上のように、第２の実施形態によれば、高い信頼性のフラッシュメモリを、低コストで提供できる。
【０２５４】
（３）  第３の実施形態  
図２１乃至図２５が、第３の実施形態の半導体メモリ（例えば、３次元構造フラッシュメモリ）の説明のために、参照される。
【０２５５】
図２１に示されるように、本実施形態の３次元構造のＮＡＮＤ型フラッシュメモリは、ストリングユニットＳＵごとに独立な共通セレクトゲート線ＳＧＣ０，ＳＧＣ１，ＳＧＣ２，ＳＧＣ３を、含む。
【０２５６】
各ブロックＢＬＫが４つのストリングユニットＳＵを有する場合、各ブロックＢＬＫは、４本の共通セレクトゲート線ＳＧＣを含む。
【０２５７】
共通セレクトゲートトランジスタＳＧＣＴ０〜ＳＧＣＴ３は、共通セレクトゲート線ＳＧＣ０〜ＳＧＣ３のそれぞれに、接続されている。各共通セレクトゲートトランジスタＳＧＣＴ０〜ＳＧＣＴ３は、ストリングユニットＳＵ０〜ＳＵ３ごとに、独立して駆動できる。
【０２５８】
図２２に示されるように、スイッチ回路２９０のスイッチユニット２９４は、４つの選択スイッチＣＳＷを含む。４つの選択スイッチＣＳＷ０〜ＣＳＷ３のそれぞれは、４つの共通セレクトゲート線ＳＧＣ０〜ＳＧＣ３のそれぞれに対応する。
【０２５９】
各スイッチＣＳＷ０〜ＣＳＷ３の一端は、各共通セレクトゲート線ＳＧＣ０〜ＳＧＣ３に接続される。各スイッチＣＳＷ０〜ＣＳＷ３の他端は、各配線ＳＧＣＩ０〜ＳＧＣＩ３に接続される。４つの配線ＳＧＣＩは、共通セレクトゲート線ドライバ２２１に接続されている。
【０２６０】
スイッチユニット２９４は、４つの非選択スイッチＵＣＳＷを含む。各非選択スイッチＵＣＳＷ０〜ＵＣＳＷ３の一端は、各共通セレクトゲート線ＳＧＣ０〜ＳＧＣ３に、それぞれ接続される。各非選択スイッチＵＣＳＷの他端は、配線ＵＳＧＣＩに接続される。
【０２６１】
共通セレクトゲート線ドライバ２２１は、共通セレクトゲート線ＳＧＣ０〜ＳＧＣ３ごとに独立に制御できる。
【０２６２】
本実施形態において、各共通セレクトゲート線ＳＧＣとしての導電層は、ブロックＢＬＫ内において、ソース側セレクトゲート線ＳＧＳと同様に、互いに分離されている。
【０２６３】
尚、図２３に示されるように、図１３に示される例と同様に、各共通セレクトゲート線ＳＧＣ０〜ＳＧＣ３は、積層された２つの導電層７３，７２Ａを含んでもよい。この場合、各共通セレクトゲートトランジスタＳＧＣＴ０〜ＳＧＣＴ３は、基板７００上のトランジスタＴ３と、半導体ピラー７５の側面上のトランジスタＴ２Ｘとを含む。
【０２６４】
図２４が、第３の実施形態の３次元構造ＮＡＮＤフラッシュメモリの読み出し動作の説明のために、参照される。
【０２６５】
図２４に示される消去動作における各配線に印加される電圧のタイミングチャートのように、例えば、共通セレクトゲート線ドライバ２２１は、互いに独立な共通セレクトゲート線ＳＧＣ０〜ＳＧＣ３に、電圧ＶＳＧＣ０〜ＶＳＧＣ３を、オン状態のスイッチＣＳＷ０〜ＣＳＷ３を介して、実質的に同時のタイミングで印加する。
【０２６６】
これによって、本実施形態のフラッシュメモリによれば、図１６に示される例と同様に、共通セレクトゲート線ＳＧＣ０〜ＳＧＣ３が互いに独立であっても、選択ＮＡＮＤストリングＮＳが複数の共通セレクトゲート線に導通するように、チャネルが、各共通セレクトゲート線ＳＧＣの下方の半導体基板７００内に生じる。
【０２６７】
本実施形態において、セレクトゲート線ＳＧＣ０〜ＳＧＣ３が、ストリングユニットＳＵ０〜ＳＵ３毎に独立している。そのため、各ストリングユニットＳＵ０〜ＳＵ３のセレクトゲート線ＳＧＣ０〜ＳＧＣ３毎に、異なる大きさの電圧を、印加できる。選択ストリングユニットの基板上の位置（アドレス）に応じて、各セレクトゲート線ＳＧＣの印加電圧を、変えることができる。
【０２６８】
例えば、図１６に示されるように、ストリングユニットＳＵ０が選択されている場合、ストリングユニットＳＵ３の共通セレクトゲートトランジスタＳＧＣＴ３のチャネルは、ストリングユニットＳＵ０からのセル電流の分散及び基板−ソース線コンタクト間の低抵抗化に、ほとんど寄与しない。
【０２６９】
それゆえ、図２５に示されるストリングユニットＳＵ０のＮＡＮＤストリングＮＳに対するデータ読み出し時において、ストリングユニットＳＵ０から遠い位置のストリングユニットＳＵ３のセレクトゲート線ＳＧＣ３に印加される電圧は、０Ｖでもよい。
【０２７０】
また、セレクトゲート線ＳＧＣがストリングユニットＳＵ毎に独立している場合、ブロックＢＬＫ内のレイアウトに応じて、ブロックＢＬＫ間の境界側に位置するストリングユニットＳＵと、ブロックＢＬＫの中央側に位置するストリングユニットＳＵとで、各セレクトゲート線ＳＧＣに印加される電圧の大きさが、異なってもよい。これは、ブロックＢＬＫ内のレイアウトに応じて、各ストリングユニットＳＵの近傍のソース線コンタクトＣＥＬＳＲＣの個数が異なるため、セレクトゲートトランジスタＳＧＣＴの駆動力の制御によって、各ソース線コンタクトＣＥＬＳＲＣに流れ込むセル電流の量を、調整するためである。
【０２７１】
尚、本実施形態の３次元構造ＮＡＮＤ型フラッシュメモリの書き込み動作は、互いに独立な共通セレクトゲート線ＳＧＣに、電圧Ｖｓｓが印加されることが、第１及び第２の実施形態と異なっている。本実施形態の３次元構造ＮＡＮＤ型フラッシュメモリの消去動作は、各共通セレクトゲート線ＳＧＣに、電圧ＶＥＲＡ＿ＳＧＣが印加されることが、第１及び第２の実施形態の消去動作と異なっている。
【０２７２】
以上のように、第３の実施形態の半導体メモリによれば、高い信頼性のフラッシュメモリを、低コストで提供できる。
【０２７３】
（４）  第４の実施形態  
図２６が、第４の実施形態の半導体メモリの説明のために、参照される。
【０２７４】
図２６に示されるように、本実施形態の３次元構造のＮＡＮＤ型フラッシュメモリは、ストリングユニットＳＵごとに、下側共通セレクトゲート線ＳＧＣ０Ａ〜ＳＧＣ３Ａと、上側共通セレクトゲート線ＳＧＣ０Ｂ〜ＳＧＣ３Ｂとを、含む。
【０２７５】
複数の下側及び上側共通セレクトゲート線ＳＧＣ０Ａ〜ＳＧＣ３Ａ，ＳＧＣ０Ｂ〜ＳＧＣ３Ｂは、それぞれ独立に、駆動される。
【０２７６】
上側共通セレクトゲートトランジスタＳＧＣＴ０Ｂ〜ＳＧＣＴ３Ｂのそれぞれが、複数の上側共通セレクトゲート線ＳＧＣ０Ｂ〜ＳＧＣ３Ｂのそれぞれに、接続されている。本実施形態において、ブロックＢＬＫは、８本の共通セレクトゲート線ＳＧＣを含む。
【０２７７】
スイッチ回路２９０に関して、共通セレクトゲートスイッチユニット２９４は、４本の下側共通セレクトゲート線ＳＧＣ０Ａ〜ＳＧＣ３Ａ、及び、４本の上側共通セレクトゲート線ＳＧＣ０Ｂ〜ＳＧＣ３Ｂにそれぞれ対応するように、８つの選択スイッチＣＳＷを含む。
【０２７８】
共通セレクトゲートスイッチユニット２９４は、上側及び下側共通セレクトゲート線ＳＧＣのそれぞれに対応するように、８つの非選択スイッチＵＣＳＷを、含む。
【０２７９】
共通セレクトゲート線ドライバ２２１とスイッチ回路２９０との間に、４つの上側共通セレクトゲート線及び４つの下側セレクトゲート線にそれぞれ対応するように、８本の配線ＳＧＣＩを含む。
【０２８０】
本実施形態のフラッシュメモリの動作は、第２の実施形態（図２０及び図２１）及び第３の実施形態（図２４及び図２５）に示される動作の組み合わせによって、実行できる。
【０２８１】
以上のように、第４の実施形態のフラッシュメモリによれば、高い信頼性のフラッシュメモリを、低コストで提供できる。
【０２８２】
（５）  第５の実施形態  
図２７及び図２８が、第５の実施形態の半導体メモリ（例えば、３次元構造ＮＡＮＤフラッシュメモリ）を説明するために、用いられる。
【０２８３】
本実施形態のフラッシュメモリは、メモリ膜（電荷蓄積層、チャージトラップ膜）を含むセレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴ，ＳＧＣＴのしきい値（オン電圧）を、調整できる。
【０２８４】
例えば、セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴは、メモリセルＭＣと共通の製造工程によって、実質的に同時に、半導体ピラー７５の側面上に形成される。そのため、セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴのしきい値を、チャネル領域（半導体ピラー）に対する不純物のインプランテーションによって制御することは、困難である。
【０２８５】
セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴのしきい値の制御が困難な状態は、メモリセルＭＣに対するデータの書き込み時におけるブーストリークによる誤書き込み、メモリセルＭＣに対するデータの読み出し時における非選択ブロック／非選択ストリングのオフリーク電流の増大、及び、読み出しマージンの低下などを、引き起こす可能性がある。
【０２８６】
本実施形態のフラッシュメモリは、ホストデバイス６００及びメモリコントローラ５の制御下において、メモリセルＭＣに対する書き込み動作及び消去動作に類似する動作を、メモリ膜７９を含むセレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴ，ＳＧＣＴに施すことによって、セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴ，ＳＧＣＴのしきい値（しきい値電圧）を調整できる。
【０２８７】
セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴ，ＳＧＣＴのしきい値は、メモリ膜（チャージトラップ膜）７９に対する電荷の注入、又は、メモリ膜７９からの電荷の放出によって、変化する。
【０２８８】
例えば、ホストデバイス６００（又は、テスト装置）は、セレクトゲートトランジスタのしきい値を調整するときに、セレクトゲートトランジスタ（セレクトゲート線）を選択するコマンドと、しきい値を調整すべきセレクトゲートトランジスタを含むアドレスを、ストレージデバイス５００（又はフラッシュメモリ）に送信する。
【０２８９】
メモリコントローラ５及び内部制御回路９は、アドレス及びコマンドに基づいて、ＮＡＮＤストリングＮＳ及びセレクトゲートトランジスタ（セレクトゲート線）にアクセスする。メモリコントローラ５及び内部制御回路９は、トランジスタのしきい値調整のためのセレクトゲートトランジスタに対する書き込み動作又は消去動作を、しきい値の調整の対象のセレクトゲートトランジスタを含むＮＡＮＤストリングＮＳに対して実行する。
【０２９０】
図２７は、メモリ膜を含むソース側セレクトゲートトランジスタのしきい値電圧がメモリ膜への電荷の注入（書き込み動作）によって調整される場合における、フラッシュメモリの各配線の電圧のタイミングチャートである。
【０２９１】
ここでは、セレクトゲートトランジスタのしきい値調整のための書き込み動作が、図７のフラッシュメモリにおいて、ブロックＢＬＫ内のストリングユニットＳＵ０のセレクトゲート線ＳＧＳ０のセレクトゲートトランジスタＳＧＳＴに対して、実行される場合について、説明される。
【０２９２】
メモリ膜への電荷の注入（書き込み動作）によってセレクトゲートトランジスタのしきい値電圧が調整される場合において、図２７に示されるように、センスアンプ回路３０は、ビット線ＢＬに、セレクトゲートトランジスタＳＧＳ０のしきい値調整に用いられる電圧を、転送する。
【０２９３】
ワード線／セレクトゲート線ドライバ２０１は、メモリセルＭＣの書き込み動作時における選択ワード線に対するプログラム電圧の印加と実質的に同様に、ソース側セレクトゲート線ＳＧＳ０に、スイッチ回路２９０を介して、プログラム電圧ＶＰＧＭを印加する。
【０２９４】
ワード線／セレクトゲート線ドライバ２０１は、ワード線ＷＬに、非選択電圧ＶＰＡＳＳを印加する。ワード線／セレクトゲート線ドライバ２０１は、ドレイン側セレクトゲート線ＳＧＤ０に、電圧（オン電圧）ＶＳＧＤを印加する。  
共通セレクトゲート線ドライバ２２１は、共通セレクトゲート線ＳＧＣに、例えば、０Ｖを印加する。ソース側セレクトゲート線に対するプログラム電圧の印加時、ソース側セレクトゲート線ＳＧＳ０と共通セレクトゲート線ＳＧＣとの電位差に起因する電圧が、ソース側セレクトゲート線ＳＧＳ０と共通セレクトゲート線ＳＧＣとの間の層間絶縁膜に印加される。この層間絶縁膜に印加される電圧を緩和するために、共通セレクトゲート線ＳＧＣに印加される電圧は、０Ｖ以外の電圧でもよい。
【０２９５】
しきい値が調整されないセレクトゲートトランジスタを含むストリングユニット（非選択ストリングユニット）ＳＵ１〜ＳＵ３において、ワード線／セレクトゲート線ドライバ２０１は、ドレイン側セレクトゲート線ＳＧＤ１〜ＳＧＤ３に０Ｖを印加し、ソース側セレクトゲート線ＳＧＣ１〜ＳＧＣ３に０Ｖを印加する。
【０２９６】
セレクトゲート線ＳＧＳ０に対するプログラム電圧ＶＰＧＭの印加によって、ソース側セレクトゲートトランジスタＳＧＳＴ０のメモリ膜７９に、電荷が注入される。  
これによって、ソース側セレクトゲートトランジスタＳＧＳＴ０のしきい値が、変化する。
【０２９７】
セレクトゲート線ＳＧＳに対するプログラム電圧の印加の後、セレクトゲートトランジスタＳＧＳＴに対するベリファイが実行されてもよい。ベリファイによって、セレクトゲートトランジスタＳＧＳＴのしきい値が、ターゲット値にシフトしているか否か判定される。
【０２９８】
このセレクトゲートトランジスタＳＧＳＴに対するベリファイ時、ワード線／セレクトゲート線ドライバ２０１は、セレクトゲート線ＳＧＳ０に、読み出し電圧ＶＣＧＲＶを印加する。ワード線／セレクトゲート線ドライバ２０１は、ワード線ＷＬに、非選択電圧ＶＲＥＡＤを印加する。ワード線／セレクトゲート線ドライバ２０１は、ドレイン側セレクトゲート線ＳＧＤ０に電圧ＶＳＧを印加し、共通セレクトゲート線ＳＧＣに電圧ＶＳＧＣを印加する。
【０２９９】
また、セレクトゲートトランジスタに対するベリファイ時、非選択ストリングユニットＳＵ１〜ＳＵ３において、ワード線／セレクトゲート線ドライバ２０１は、ドレイン側セレクトゲート線ＳＧＤ１〜ＳＧＤ３に０Ｖを印加し、ソース側セレクトゲート線ＳＧＳ１〜ＳＧＳ３に０Ｖを印加する。
【０３００】
メモリコントローラ及び内部制御回路は、セレクトゲートトランジスタＳＧＳＴのしきい値がターゲット値にシフトするまで、プログラム電圧の印加及びベリファイを、１回以上実行する。
【０３０１】
このように、セレクトゲートトランジスタＳＧＳＴに対する書き込み動作によって、メモリ膜（電荷蓄積層）を含むセレクトゲートトランジスタＳＧＳＴのしきい値が調整される。
【０３０２】
書き込み動作によるソース側セレクトゲートトランジスタＳＧＳＴに対するしきい値調整と実質的に同様の動作によって、ドレイン側セレクトゲートトランジスタＳＧＤＴ及び共通セレクトゲートトランジスタＳＧＣＴのしきい値を、調整できる。
【０３０３】
セレクトゲートトランジスタに対する書き込み動作時に用いられる各電圧ＶＰＧＭ，ＶＰＡＳＳは、メモリセルに対する書き込み動作時に用いられる各電圧と異なっていてもよい。例えば、書き込み動作による共通セレクトゲートトランジスタＳＧＣＴのしきい値調整は、ゲート絶縁膜８０の絶縁破壊を回避するために、ドレイン側／ソース側セレクトゲートトランジスタのしきい値調整に用いる書き込み電圧ＶＰＧＭより小さい電圧であることが好ましい。
【０３０４】
セレクトゲートトランジスタのベリファイに用いられる各電圧ＶＣＧＲＶ，ＶＲＥＡＤ，ＶＳＧ，ＶＳＧＣは、メモリセルのベリファイ／読み出し時に用いられる各電圧ＶＣＧＲＶ，ＶＲＥＡＤ，ＶＳＧ，ＶＳＧＣと異なってもよい。
【０３０５】
続いて、図２８を参照して、セレクトゲートトランジスタに対する消去動作が、図６に示されるフラッシュメモリに実行される場合について、説明される。
【０３０６】
メモリ膜からの電荷の放出（消去動作）によってソース側セレクトゲートトランジスタのしきい値が調整される場合において、図２８のフラッシュメモリの各配線の電圧のタイミングチャートのように、ワード線／セレクトゲート線ドライバ２０１は、メモリコントローラ５及びフラッシュメモリ１内の回路の制御下において、ソース線コンタクト（ソース線）ＣＥＬＳＲＣ及びウェルコンタクト（Ｐ型ウェル領域）ＣＰＷＥＬＬに、消去電圧ＶＥＲＡを印加する。
【０３０７】
ワード線／セレクトゲート線ドライバ２０１は、ドレイン側セレクトゲート線ＳＧＤに、電圧ＶＥＲＡ＿ＳＧＤｚを印加する。ワード線／セレクトゲート線ドライバ２０１は、ワード線ＷＬに電圧ＶＥＲＡ＿ＷＬｚを印加する。ワード線／セレクトゲート線ドライバ２０１は、ソース側セレクトゲート線ＳＧＳに、電圧ＶＥＲＡ＿ＳＧＳｚを印加する。
【０３０８】
共通セレクトゲート線ドライバ２２１は、共通セレクトゲート線ＳＧＣに、電圧ＶＥＲＡ＿ＳＧＣｚを印加する。
【０３０９】
これによって、選択ブロックＢＬＫ内の各セレクトゲートトランジスタＳＧＤＴ，ＳＧＳＴ，ＳＧＣＴがオンする。
【０３１０】
消去電圧ＶＥＲＡが、半導体ピラー７５に印加され、各トランジスタのチャネル領域に転送される。
【０３１１】
ソース側セレクトゲート線ＳＧＳと半導体ピラー（トランジスタのチャネル領域）との間に発生する電位差によって、セレクトゲートトランジスタＳＧＳＴのメモリ膜７９内の電子が、半導体ピラー７５内に放出される。
【０３１２】
このように、セレクトゲートトランジスタＳＧＳＴに対する消去動作によって、メモリ膜（電荷蓄積層）を含むセレクトゲートトランジスタＳＧＳＴのしきい値が調整される。
【０３１３】
消去動作によるソース側セレクトゲートトランジスタＳＧＳＴに対するしきい値調整と実質的に同様の動作によって、ドレイン側セレクトゲートトランジスタＳＧＤＴ及び共通セレクトゲートトランジスタＳＧＣＴのしきい値を、調整できる。
【０３１４】
尚、メモリセルの消去動作はブロック単位で実行されるため、消去動作に類似した動作によるセレクトゲートトランジスタのしきい値の調整も、ブロック単位で、実行される。それゆえ、ブロックＢＬＫ内の全てのドレイン側セレクトゲート線ＳＧＤに、電圧ＶＥＲＡ＿ＳＧＤｚが印加され、ブロックＢＬＫ内の全てのソース側セレクトゲート線ＳＧＳに、電圧ＶＥＲＡ＿ＳＧＳｚが印加される。
【０３１５】
メモリ膜７９からの電荷の放出（又は、メモリ膜への正孔の注入）によるセレクトゲートトランジスタＳＧＳＴのしきい値調整時において、共通セレクトゲート線ＳＧＣの電圧ＶＥＲＡ＿ＳＧＣｚは、メモリセルＭＣの消去動作時における共通セレクトゲート線ＳＧＣの電圧ＶＥＲＡ＿ＳＧＣと、同じでもよいし、異なってもよい。
【０３１６】
セレクトゲートトランジスタＳＧＳＴのしきい値の調整時において、ワード線ＷＬに印加される電圧ＶＥＲＡ＿ＷＬｚは、メモリセルＭＣに対する消去動作が施されないように、メモリセルＭＣの消去動作時におけるワード線の電圧ＶＥＲＡ＿ＷＬよりも高い。尚、ワード線ＷＬの電圧ＶＥＲＡ＿ＷＬ，ＶＥＲＡ＿ＷＬｚが、消去電圧ＶＥＲＡと実質的に同じであれば、メモリセルＭＣのデータの消去は、発生しない。
【０３１７】
セレクトゲートトランジスタＳＧＳＴのしきい値調整のための電圧ＶＥＲＡ＿ＳＧＳｚは、メモリセルＭＣに対する消去動作時におけるソース側セレクトゲート線ＳＧＳの電圧ＶＥＲＡ＿ＳＧＳよりも低い。例えば、ソース側セレクトゲート線ＳＧＳの電圧ＶＥＲＡ＿ＳＧＳｚは、０．５Ｖ程度である。
【０３１８】
尚、ソース側／ドレイン側セレクトゲートトランジスタＳＧＳＴ，ＳＧＤＴは、複数の導電層をゲート電極として含むのに対して、共通セレクトゲートトランジスタＳＧＣＴは、１層の導電層をゲート電極として含む。また、共通セレクトゲートトランジスタＳＧＣＴは、基板７００上のゲート絶縁膜８０を含む。それゆえ、共通セレクトゲートトランジスタＳＧＣＴの破壊を防止するために、共通セレクトゲートトランジスタのしきい値調整時の共通セレクトゲートトランジスタＳＧＣＴのゲート電圧は、ソース側／ドレイン側セレクトゲートトランジスタＳＧＳＴ，ＳＧＤＴのしきい値調整時のセレクトゲートトランジスタＳＧＳＴ，ＳＧＤＴのゲート電圧より小さいことが好ましい。
【０３１９】
消去動作によるセレクトゲートトランジスタのしきい値の調整は、ストリングユニットごとに実行されてもよい。また、消去動作が施されたセレクトトランジスタＳＧＣＴに対して、しきい値の判定のためのベリファイが実行されてもよい。
【０３２０】
本実施形態おいて、第１の実施形態（図６）に示される構成のフラッシュメモリのセレクトゲートトランジスタのしきい値の調整例が、示された。第２乃至第４の実施形態のフラッシュメモリのセレクトゲートトランジスタのしきい値も、図２７及び図２８に示される動作と実質的に同じ動作によって、調整できる。
【０３２１】
尚、共通セレクトゲートトランジスタＳＧＣＴは、半導体基板７００内に設けられたチャネル領域を、含む。それゆえ、共通セレクトゲートトランジスタＳＧＣＴは、チャネル領域に対するチャネルインプランテーションにより、トランジスタのしきい値を調整できる。
【０３２２】
例えば、図２９に示される構造例のように、イオンインプランテーションによって、不純物領域７９０が、ゲート電極（導電層）７３下方のチャネル領域（Ｐウェル領域）内に、形成される。ノーマリーオン型（デプレッション型）の共通セレクトゲートトランジスタＳＧＣＴが、形成されてもよい。
【０３２３】
また、ドレイン側セレクトゲートトランジスタＳＧＤＴは半導体ピラーの上端に位置しているため、メモリセルＭＣの製造工程と異なる製造工程が、セレクトゲートトランジスタＳＧＤＴの形成に適用できる。例えば、メモリ膜（チャージトラップ膜）の除去によって、ドレイン側セレクトゲートトランジスタＳＧＤＴのゲート絶縁膜は、絶縁膜７９１のみ又は絶縁膜７９３のみを含む構造でもよい。セレクトゲートトランジスタＳＧＤＴのゲート絶縁膜は、メモリ膜７９に含まれる膜と異なる絶縁膜から、形成されてもよい。
【０３２４】
以上のように、本実施形態のフラッシュメモリは、メモリセルに対する書き込み動作又は消去動作と実質的に同じ動作によって、セレクトゲートトランジスタの閾値を調整できる。
【０３２５】
したがって、本実施形態によれば、信頼性の高いフラッシュメモリを、低コストで提供できる
（６）  第６の実施形態  
図３０及び図３１が、第６の実施形態の半導体メモリ（例えば、３次元構造ＮＡＮＤフラッシュメモリ）を説明するために、参照される。
【０３２６】
３次元構造のＮＡＮＤフラッシュメモリにおいて、積層体の底部側における加工難度は、積層体の上部側における加工難度より高い。  
そのため、共通セレクトゲート線ＳＧＣが、ソース側セレクトゲート線ＳＧＳとショートする可能性がある。
【０３２７】
以下のように、共通セレクトゲート線ＳＧＣとソース側セレクトゲート線ＳＧＳとのショートが生じた場合であっても、実施形態のフラッシュメモリは、外部から要求された動作を実行できる。
【０３２８】
ここでは、第１の実施形態のフラッシュメモリにおける共通セレクトゲート線ＳＧＣが、第２のストリングユニットＳＵ１のソース側セレクトゲート線ＳＧＳ１にショートした場合における、本実施形態のフラッシュメモリの読み出し動作が、説明される。
【０３２９】
尚、共通セレクトゲート線ＳＧＣ及びソース側セレクトゲート線ＳＧＳのショートは、フラッシュメモリのテスト工程によって検出されている。フラッシュメモリの実使用時（ユーザーの使用時）において、メモリコントローラ５（又はフラッシュメモリ内の回路）は、共通セレクトゲート線ＳＧＣ及びソース側セレクトゲート線ＳＧＳのショートを、不良情報として認識している。メモリコントローラ５は、不良情報に基づいて、フラッシュメモリの動作を制御する。
【０３３０】
例えば、本実施形態のフラッシュメモリは、メモリコントローラ５及び内部制御回路の制御下において、セレクトゲート線ＳＧＣ，ＳＧＳ間のショートの影響を緩和するために、ソース側セレクトゲート線ＳＧＳの電圧を、制御する。
【０３３１】
図３０の読み出し動作時における各配線の電圧のタイミングチャートに示されるように、共通セレクトゲート線ＳＧＣとショートしていないソース側セレクトゲート線ＳＧＳを含むストリングユニット（例えば、ストリングユニットＳＵ０）が選択された場合、メモリコントローラ５は、フラッシュメモリを駆動し、フラッシュメモリの読み出し動作を実行する。
【０３３２】
ワード線／セレクトゲート線ドライバ２０１は、電圧ＶＳＧを、選択ストリングユニットＳＵ０のソース側セレクトゲート線ＳＧＳ０に印加する。共通セレクトゲート線ドライバ２２１は、電圧ＶＳＧＣを、共通セレクトゲート線ＳＧＣに印加する。
【０３３３】
尚、ワード線／セレクトゲート線ドライバ２０１は、非選択ストリングユニットのソース側セレクトゲート線ＳＧＳ２，ＳＧＳ３に、電圧Ｖｓｓを印加する。
【０３３４】
本実施形態において、ワード線／セレクトゲート線ドライバ２０１は、共通セレクトゲート線ＳＧＣとのショートを含むソース側セレクトゲート線ＳＧＳ１を、フローティングにする。
【０３３５】
これによって、共通セレクトゲート線ＳＧＣとソース側セレクトゲート線ＳＧＳ１とのショートの影響が緩和された状態で、データの読み出しを実行できる。
【０３３６】
尚、データ読み出し時、共通セレクトゲート線とのショートを含まない非選択ソース側セレクトゲート線は、フローティング状態にされてもよい。
【０３３７】
また、共通セレクトゲート線ＳＧＣにショートしているソース側セレクトゲート線（ここでは、セレクトゲート線ＳＧＣ１）を含むストリングユニットＳＵ１が選択された場合、メモリコントローラ５は、フラッシュメモリ１を駆動し、フラッシュメモリ１の読み出し動作を制御する。
【０３３８】
この場合、図３１の読み出し動作時における各配線の電圧のタイミングチャートのように、ワード線／セレクトゲート線ドライバ２０１は、例えば、図３０の動作と同様に、非選択のソース側セレクトゲート線ＳＧＳ０〜ＳＧＳ３をフローティングにする、又は、ソース側セレクトゲート線ＳＧＳ０〜ＳＧＳ３に電圧Ｖｓｓを印加する。
【０３３９】
ワード線／セレクトゲート線ドライバ２０１は、電圧ＶＳＧを、共通セレクトゲート線ＳＧＣにショートしているソース側セレクトゲート線ＳＧＳ１に印加する。  
共通セレクトゲート線ドライバ２２１は、電圧ＶＳＧを、共通セレクトゲート線ＳＧＣに印加する。
【０３４０】
これによって、ショートを含むソース側セレクトゲート線ＳＧＳ１と共通セレクトゲート線ＳＧＣとは、同じ電位になる。  
この結果として、ソース側セレクトゲート線ＳＧＳ１と共通セレクトゲート線ＳＧＣとの間のショートの影響を、緩和できる。
【０３４１】
上述のストリングユニットＳＵ１のソース線側セレクトゲート線ＳＧＳ１以外のソース側セレクトゲート線ＳＧＳが、共通セレクトゲート線ＳＧＣにショートしている場合においても、共通セレクトゲート線ＳＧＣとソース側セレクトゲート線ＳＧＳとの間のショートの影響を緩和して、フラッシュメモリの動作を実行できる。
【０３４２】
ここでは、フラッシュメモリの読み出し動作を例に用いて説明したが、フラッシュメモリの書き込み動作及び消去動作時において、メモリコントローラ５及び内部制御回路９が、ソース側セレクトゲート線ＳＧＳをフローティング状態、または、ショートを含む共通セレクトゲート線ＳＧＣとソース側セレクトゲート線とを同じ電位にすることによって、配線間のショートの影響を緩和して、各動作を実行できる。
【０３４３】
以上のように、第６の実施形態によれば、ソース側セレクトゲート線と共通セレクトゲート線との間にショートが発生したとしても、そのショートの影響を緩和して、フラッシュメモリを駆動できる。
【０３４４】
この結果として、本実施形態によれば、フラッシュメモリの信頼性を向上できる。
【０３４５】
（７）  変形例  
図３２乃至図４１が、実施形態のフラッシュメモリの変形例の説明のために、参照される。
【０３４６】
（ａ）  変形例１  
図３２乃至図３４が、実施形態の３次元構造フラッシュメモリの変形例の説明のために、用いられる。
【０３４７】
ロウデコーダ２０９のスイッチ回路２９０の構成は、上述の例に限定されない。
【０３４８】
図３２乃至図３４に示されるスイッチ回路を、上述の各実施形態のフラッシュメモリに適用できる。尚、図３２乃至図３４において、図示の簡略化のために、各配線及び各配線に対する選択／非選択スイッチのそれぞれは、１つずつ図示されている。
【０３４９】
図３２の変形例のように、複数のブロックＢＬＫ及び複数のスイッチ回路２９０が、１つのアドレスデコーダ２０３を、共通化してもよい。
【０３５０】
アドレスデコーダ２０３が複数のブロックＢＬＫで共有化される場合、互いに隣り合う２つのブロックＢＬＫは、互いに異なる配線を介して、ドライバに接続される。
【０３５１】
例えば、複数の偶数番目のブロックＢＬＫは、スイッチ回路２９０Ａを介して、共通の配線ＣＧＡ，ＳＧＤＩＡ，ＵＳＧＤＩＡ，ＳＧＳＩＡ，ＵＳＧＳＩＡ，ＳＧＣＩＡ，ＵＳＧＣＩＡに接続される。
【０３５２】
例えば、複数の奇数番目のブロックＢＬＫは、スイッチ回路２９０Ｂを介して、共通の配線線ＣＧＢ，ＳＧＤＩＢ，ＵＳＧＤＩＢ，ＳＧＳＩＢ，ＵＳＧＳＩＢ，ＳＧＣＩＢ，ＵＳＧＣＩＢに接続される。
【０３５３】
図３２の構成によって、図３３のスイッチ回路を含むフラッシュメモリは、チップ内におけるアドレスデコーダ２０３の配置領域を、削減できる。
【０３５４】
図３３の変形例のように、複数のブロックＢＬＫ及び複数のスイッチ回路２９０が、共通セレクトゲート線ＳＧＣのスイッチユニット２９４を、共通化してもよい。
【０３５５】
非選択ブロックにおいて、ソース側セレクトゲートトランジスタＳＧＳがオフされているため、複数のブロックＢＬＫが、共通セレクトゲート線ＳＧＣのスイッチを共通化していても、非選択ブロックの誤動作はほとんど生じない。
【０３５６】
複数のブロックＢＬＫ及び複数のスイッチ回路２９０が、スイッチユニット２９４Ｘを共通化する場合、図３３のスイッチ回路を含むフラッシュメモリは、チップ内におけるスイッチユニット２９４Ｘの配置領域を、削減できる。
【０３５７】
図３４に示されるように、アドレスデコーダ２０３及びスイッチユニット２９４Ｘの両方が、複数のブロックＢＬＫ及び複数のスイッチ回路２９０で共通化されてもよい。
【０３５８】
図３２乃至図３４によって、本実施形態のフラッシュメモリのチップサイズを削減でき、チップコストを低減できる。
【０３５９】
（ｂ）  変形例２  
図３５乃至図３９が、実施形態の３次元構造フラッシュメモリの変形例の説明のために、用いられる。
【０３６０】
図３５に示されるように、隣り合うブロックに対するスイッチ回路に関して、各ブロックＢＬＫに対して互いに反対側に、スイッチ回路２９０Ｌ，２９０Ｒが、配置されてもよい。例えば、スイッチ回路２９０Ｌは、奇数番目のブロックＢＬＫの一端側に配置され、スイッチ回路２９０Ｒは、偶数番目のブロックＢＬＫの他端側に、配置されている。
【０３６１】
互いに反対側に配置された複数のスイッチ回路２９０Ｌ，２９０Ｒは、各配線を介して、共通のドライバ２０１，２２１に接続されている。例えば、非選択電圧生成回路（ＵＳＧＣ電圧生成回路）２２５は、配線長の増大に起因する電圧ドロップの影響を回避するために、メモリセルアレイ１０の一端側及び他端側の両方に設けられることが好ましい。
【０３６２】
互いに隣り合う２つのブロックＢＬＫ内の各配線が、互いに反対側に引き出される場合、各ブロックＢＬＫのスイッチ回路２９０Ｌ，２９０Ｒの配置スペースを、大きくできる。例えば、ブロックの配列方向における各スイッチ回路２９０Ｌ，２９０Ｒの寸法を、２ブロック分の大きさにできる。
【０３６３】
これによって、スイッチ回路２９０Ｌ，２９０Ｒ内における配線ピッチの変換の余裕度は、向上する。  
それゆえ、本変形例のフラッシュメモリは、メモリの微細化によってメモリセルアレイ（ブロック）内の配線ピッチが小さくなったとしても、面積の大きいロウデコーダ２０９内において、大きい余裕度で配線ピッチを変換できる。この結果として、本変形例のフラッシュメモリは、配線間のショート、及び、コンタクトと配線とのショートを抑制できる。
【０３６４】
図３６乃至図３９のそれぞれは、スイッチ回路の変形例を示す図である。
【０３６５】
図３６に示される変形例のように、スイッチ回路２９０Ｌ，２９０Ｒが、ブロックの一端側又は他端側に設けられた場合であっても、１つのアドレスデコーダ２０３は、２以上のスイッチ回路２９０Ａ，２９０Ｂで、共通化されてもよい。
【０３６６】
図３７に示される変化例のように、共通セレクトゲート線スイッチユニット２９４は、１つのスイッチ回路２９０Ａ内のみ設けられ、２以上のスイッチ回路２９０Ａ，２９０Ｂがそのスイッチユニット２９４を共通化してもよい。
【０３６７】
図３８に示される変形例のように、各セレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣの複数の非選択スイッチＵＤＳＷ，ＵＳＳＷ，ＵＳＷは、ブロックＢＬＫの一端側のみに設けられてもよい。これによって、図３８のスイッチ回路を含むフラッシュメモリは、メモリセルアレイ１０の他端側のスイッチ回路２９０Ｒｚにおけるスイッチ及び配線の設置スペースを、削減できる。
【０３６８】
図３９に示されるように、非選択スイッチＵＤＳＷ，ＵＳＳＷ，ＵＣＳＷがメモリセルアレイの一端側に配列され、且つ、アドレスデコーダ２０３及びスイッチユニット２９４Ｘの両方が、複数のブロックＢＬＫ及び複数のスイッチ回路２９０で共通化されてもよい。
【０３６９】
尚、図３５乃至図３９のスイッチ回路２９０Ｌ，２９０Ｒは、ワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳ，ＳＧＣの引き出し方向が異なるのみで、本変形例のスイッチ回路２９０Ｌ，２９０Ｒの内部構成は、第１乃至第４の実施形態（図７、図１８、及び図２２など）のスイッチ回路のいずれか１つに適用できる。
【０３７０】
以上のように、図３５乃至図３９に示されるスイッチ回路のいずれか１つが、上述の各実施形態のフラッシュメモリに適用できる。  
図３５乃至図３９に示される変形例２は、本実施形態のフラッシュメモリのチップサイズを削減でき、チップコストを低減できる。
【０３７１】
（ｃ）  変形例３  
図４０及び図４１が、実施形態の３次元構造フラッシュメモリの変形例３の説明のために、用いられる。
【０３７２】
メモリセルアレイ１０内におけるウェルコンタクトＣＰＷＥＬＬ及びソース線コンタクトＣＥＬＳＲＣは、図４０又は図４１に示される構造を、有していてもよい。  
尚、図４０及び図４１において、基板上に積層される複数の導電層の平面形状は、簡略化して、図示している。
【０３７３】
図４０に示されるメモリセルアレイ内のレイアウトを模式的に示す上面図のように、、ソース線コンタクトＣＥＬＳＲＣｚは、互いに隣り合うブロックＢＬＫ間に、設けられている。さらに、ソース線コンタクトＣＥＬＳＲＣｚは、各ブロックＢＬＫの四方を取り囲んでいる。これによって、１つのブロックＢＬＫ内において、５つのソース線コンタクトＣＥＬＳＲＣが、Ｙ方向に並ぶ。
【０３７４】
ウェルコンタクトＣＰＷＥＬＬが設けられる領域（以下、ウェルコンタクト領域とよばれる）７９９が、ブロックＢＬＫ間に設けられている。ウェルコンタクトＣＰＷＥＬＬは、板状の構造を有している。
【０３７５】
図４０に示される例では、ウェルコンタクト領域７９９は、２ブロックごとに設けられている。但し、フラッシュメモリの構成に応じて、２ブロックより大きい間隔（例えば、４ブロックごとの間隔）で、メモリセルアレイ１０内に設けられてもよい。
【０３７６】
各ブロックＢＬＫのソース線コンタクトＣＥＬＳＲＣの個数（コンタクトＣＥＬＳＲＣとウェル領域７０９との接続頻度）が増加することによって、ソース線ＳＬと基板７００との間の抵抗を、低減できる。この結果として、ソース線ＳＬのシャントの頻度を低減できる。
【０３７７】
図４０に示されるメモリセルアレイ内のレイアウトを模式的に示す上面図のように、２つのブロックＢＬＫ間に、ソース線コンタクトＣＥＬＳＲＣｘが、設けられている。
【０３７８】
２つのブロックＢＬＫの境界に位置するソース線コンタクトＣＥＬＳＲＣｘは、フラッシュメモリの製造工程中にブロックＢＬＫを取り囲むように形成されたウェルコンタクトＣＰＷＥＬＬのうち、ブロックの境界に位置する部分９０が、絶縁体９９によってウェルコンタクトＣＰＷＥＬＬから分離されることによって、形成される。
【０３７９】
このように、ウェルコンタクトＣＰＷＥＬＬと同じ材料を含む部分９０が、ソース線コンタクトＣＥＬＳＲＣｘとして、用いられる。
【０３８０】
図４１に示される構造のメモリセルアレイによって、１つのブロックＢＬＫに接続されるソース線コンタクトＣＥＬＳＲＣの個数は、増大する。
【０３８１】
図４１のメモリセルアレイ１０は、ブロックＢＬＫ間におけるウェルコンタクト領域の面積を、小さくできる。
【０３８２】
尚、図４０又は図４１の変形例のメモリセルアレイを含むフラッシュメモリは、図３２又は図３６のように、アドレスデコーダが隣接する２つのブロックＢＬＫに共通化されていてもよい。また、図４０及び図４１の変形例のフラッシュメモリは、図３３又は図３７のように、共通のスイッチユニット２９４Ｘによって、共通セレクトゲート線ＳＧＣの制御が実行されてもよい。  
以上のように、図４０及び図４１に示されるソース線コンタクト及びウェルコンタクトを含むメモリセルアレイ（ブロック）を、フラッシュメモリに適用できる。
【０３８３】
図４０及び図４１に示される本実施形態の変形例によれば、ソース線−基板間の抵抗の低減、及び、シャント領域の削減を図ることができる。
【０３８４】
本実施形態のフラッシュメモリは、多値メモリでもよい。
【０３８５】
例えば、２ビットの多値フラッシュメモリは、Ｅｒａｓｅレベル、Ａレベル、Ｂレベル、Ｃレベルのしきい値を有する。
【０３８６】
多値フラッシュメモリの読み出し動作は、以下のような判定電圧を含む。
【０３８７】
Ａレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、０Ｖ〜０．５５Ｖの間である。但し、Ａレベルの判定電圧は、この値に限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び、０．５Ｖ〜０．５５Ｖのうち、いずれの範囲でもよい。
【０３８８】
Ｂレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば１．５Ｖ〜２．３Ｖの間である。但し、Ｂレベルの判定電圧は、この値に限定されず、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び、２．１Ｖ〜２．３Ｖのうち、いずれの範囲でもよい。
【０３８９】
Ｃレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、３．０Ｖ〜４．０Ｖの間である。Ｂレベルの判定電圧は、、これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、及び、３．６Ｖ〜４．０Ｖのうち、いずれの範囲でもよい。
【０３９０】
尚、読み出し動作の期間（ｔＲ）は、例えば、２５μｓ〜３８μｓ、 ３８μｓ〜７０μs、 ７０μｓ〜８０μｓのうち、いずれか１つの期間でよい。
【０３９１】
多値フラッシュメモリの書き込み動作は、プログラム動作とベリファイ動作を含む。
【０３９２】
多値フラッシュメモリの書き込み動作において、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば、１３．７Ｖ〜１４．３Ｖの間である。この電圧は、この値に限定されることなく、例えば、１３．７Ｖ〜１４．０Ｖ及び１４．０Ｖ〜１４．６Ｖのうち、いずれの範囲でもよい。
【０３９３】
奇数番目のワード線のメモリセルに対して書き込む動作が実行される場合における選択ワード線に最初に印加される電圧は、偶数番目のワード線のメモリセルに対して書き込み動作が実行される際の選択ワード線に最初に印加される電圧と、異なっていてもよい。
【０３９４】
プログラム動作が、incremental step pulse Program（ＩＳＰＰ）方式である場合、ステップアップの電圧は、例えば、０．５Ｖ程度である。
【０３９５】
非選択のワード線に印加される非選択電圧（パス電圧）は、例えば、６．０Ｖ〜７．３Ｖの範囲の値である。但し、非選択電圧は、この値に限定されることなく、例えば、７．３Ｖ〜８．４Ｖの範囲の値でもよく、６．０Ｖ以下でもよい。
【０３９６】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
【０３９７】
書き込み動作の時間（tProg）は、例えば、１７００μｓ〜１８００μｓ、 １８００μｓ〜１９００μｓ、及び、１９００μｓ〜２０００μｓのうち、いずれかの１つの期間でよい。
【０３９８】
多値フラッシュメモリの消去動作は、半導体基板の上部上に形成され、かつ、メモリセルが上方に配置されたウェル領域に最初に印加される電圧は、例えば、１２Ｖ〜１３．６Ｖの範囲の値である。この電圧は、この値に限定されることなく、例えば、１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、 １９．０〜１９．８Ｖ或いは１９．８Ｖ〜２１Ｖのうち、いずれかの範囲の値でよい。
【０３９９】
消去動作の時間（tErase）は、例えば、３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び、４０００μｓ〜９０００μｓのうち、いずれか１つの期間でよい。
【０４００】
本実施形態の半導体メモリは、導電層（ゲート電極）７３がメモリ膜７９を介して半導体ピラー７５の側面を囲む構造の半導体メモリに限定されない。
【０４０１】
例えば、メモリセルアレイ１０は、半導体基板７０を覆う絶縁膜（層間絶縁膜）の上面上の半導体層上に設けられてもよい。この場合において、半導体ピラー７５は、例えば、半導体基板７０からエピタキシャル成長された半導体層である。導電層７３は、メモリ膜７９を介して、エピタキシャル成長された半導体ピラー７５の側面を覆う。また、メモリ膜７９は、酸化膜でもよい。
【０４０２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０４０３】
１０：メモリセルアレイ、２９０：スイッチ回路、ＳＧＳ：ソース側セレクトゲート線、ＳＧＣ：共通セレクトゲート線（ソース側セレクトゲート線）、ＳＧＳＴ：ソース側セレクトゲートトランジスタ、ＳＧＣＴ：共通セレクトゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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