(57)【要約】【課題】ワード線の細線化に対応しつつ、フックアップ部のレイアウト面積の増大を抑制する。【解決手段】ワード線ＷＬ０〜ＷＬ３の旗部Ｆ０〜Ｆ３はワード線ＷＬ４〜ＷＬ７の旗部Ｆ４〜Ｆ７を持たない端部よりも、ブロックＢｉに対してロウ方向ＲＤの一方の側でブロックＢｉから遠い位置に配置され、ワード線ＷＬ４〜ＷＬ７の旗部Ｆ４〜Ｆ７はワード線ＷＬ０〜ＷＬ３の旗部Ｆ０〜Ｆ３を持たない端部よりも、ブロックＢｉに対してロウ方向ＲＤの他方の側でブロックＢｉから遠い位置に配置されている。【選択図】図４
2016058649.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルがカラム方向に直列に接続されたＮＡＮＤセルがロウ方向に配列されたブロックと、
前記メモリセルのワード線にコンタクトをとる旗部が設けられたフックアップ部とを備え、
前記ワード線は、
前記ブロックに対して前記ロウ方向の一方の側に旗部を持ち、前記ブロックに対してロウ方向の他方の側に旗部を持たない第１ワード線と、
前記ブロックに対して前記ロウ方向の前記一方の側に旗部を持たず、前記ブロックに対して前記ロウ方向の前記他方の側に旗部を持つ第２ワード線とを備え、
前記第１ワード線の旗部は前記第２ワード線の旗部を持たない端部よりも、前記ブロックに対して前記ロウ方向の前記一方の側で前記ブロックから遠い位置に配置され、
前記第２ワード線の旗部は前記第１ワード線の旗部を持たない端部よりも、前記ブロックに対して前記ロウ方向の前記他方の側で前記ブロックから遠い位置に配置されている不揮発性半導体記憶装置。
【請求項２】
前記第１ワード線と前記第２ワード線は同一ブロックに属する請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
各ワード線は前記旗部のある屈曲部と前記旗部のない屈曲部とを備え、前記旗部のある屈曲部と前記旗部のない屈曲部は互いに反対方向に屈曲して前記ブロックの両側に配置されている請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
第１ブロックに複数の前記第１ワード線が属し、前記第１ブロックに隣接する第２ブロックに複数の前記第２ワード線が属する請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
メモリセルがカラム方向に直列に接続されたＮＡＮＤセルがロウ方向に配列されたブロックと、前記メモリセルのワード線にコンタクトをとる旗部が設けられたフックアップ部とを備える不揮発性半導体記憶装置の製造方法であって、
前記ロウ方向における前記ブロックの両側で、ワード線の旗部に対応する線幅を持つ屈曲部が、ワード線の旗部よりも細い線幅を持つ屈曲部の外側を回り込むように前記ワード線を形成する不揮発性半導体記憶装置の製造方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置では、コンタクトを介してワード線をデコーダと接続するフックアップ部を設けたものがある。ワード線の細線化に伴って、ワード線の線幅よりもコンタクト幅が大きくなると、フックアップ部では、メモリセルアレイのワード線方向と直交する方向に旗部を設ける必要があり、フックアップ部のレイアウト面積の増大を招いていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１４３３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、ワード線の細線化に対応しつつ、フックアップ部のレイアウト面積の増大を抑制することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、メモリセルがカラム方向に直列に接続されたＮＡＮＤセルがロウ方向に配列されたブロックと、前記メモリセルのワード線にコンタクトをとる旗部が設けられたフックアップ部とを備える。前記ワード線は、前記ブロックに対して前記ロウ方向の一方の側に旗部を持ち、前記ブロックに対してロウ方向の他方の側に旗部を持たない第１ワード線と、前記ブロックに対して前記ロウ方向の前記一方の側に旗部を持たず、前記ブロックに対して前記ロウ方向の前記他方の側に旗部を持つ第２ワード線とを備える。前記第１ワード線の旗部は前記第２ワード線の旗部を持たない端部よりも、前記ブロックに対して前記ロウ方向の前記一方の側で前記ブロックから遠い位置に配置され、前記第２ワード線の旗部は前記第１ワード線の旗部を持たない端部よりも、前記ブロックに対して前記ロウ方向の前記他方の側で前記ブロックから遠い位置に配置されている。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、第１実施形態に係る不揮発性半導体記憶装置のブロックおよびロウデコーダの概略構成を示す回路図である。
【図３】図３は、図１の不揮発性半導体記憶装置の１ＮＡＮＤセル分の概略構成を示す断面図である。
【図４】図４は、第１実施形態に係る不揮発性半導体記憶装置の３ブロック分のブロックおよびフックアップ部のワード線のレイアウト構成を示す平面図である。
【図５】図５は、第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図６】図６は、第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図７】図７は、第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図８】図８は、第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図９】図９は、第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図１０】図１０は、第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図１１】図１１は、第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図１２】図１２は、第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図１３】図１３は、第２実施形態に係る不揮発性半導体記憶装置のブロックおよびロウデコーダの概略構成を示す回路図である。
【図１４】図１４は、第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図１５】図１５は、第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図１６】図１６は、第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図１７】図１７は、第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図１８】図１８は、第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図１９】図１９は、第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図２０】図２０は、第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図２１】図２１は、第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図２２】図２２は、第３実施形態に係る不揮発性半導体記憶装置のブロックおよびロウデコーダの概略構成を示す回路図である。
【図２３】図２３は、第３実施形態に係る不揮発性半導体記憶装置の３ブロック分のブロックおよびフックアップ部のワード線のレイアウト構成を示す平面図である。
【図２４】図２４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図２５】図２５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図２６】図２６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図２７】図２７は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図２８】図２８は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図２９】図２９は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図３０】図３０は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【図３１】図３１は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、この不揮発性半導体記憶装置には、メモリセルアレイ１、ロウデコーダ２Ａ、２Ｂ、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７およびセンスアンプ回路８が設けられている。
メモリセルアレイ１には、データを記憶するメモリセルがロウ方向ＲＤおよびカラム方向ＣＤにマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分の２値のデータを記憶するようにしてもよいし、２ビット以上の多値のデータが記憶できるように多値化されていてもよい。
ここで、メモリセルアレイ１は、ｋ（ｋは正の整数）個のブロックＢ１〜Ｂｋに分割されている。なお、各ブロックＢ１〜Ｂｋは、ＮＡＮＤセルをロウ方向ＲＤに複数配列して構成することができる。なお、ＮＡＮＤセルは、メモリセルをカラム方向ＣＤに直列に接続して構成することができる。また、メモリセルアレイ１には、メモリセルに記憶されたデータに応じた電位をカラム方向ＣＤに伝送するビット線ＢＬと、メモリセルに印加される電圧をロウ方向ＲＤに伝送するワード線ＷＬＡ、ＷＬＢが設けられている。なお、ワード線ＷＬＡはロウデコーダ２Ａに接続し、ワード線ＷＬＢはロウデコーダ２Ｂに接続することができる。
また、ロウデコーダ２Ａ、２Ｂは、メモリセルの読み書き消去動作時において、メモリセルアレイ１のロウ方向ＲＤのメモリセルを選択することができる。ここで、ロウデコーダ２Ａには、ロウアドレスＡＬＡおよび駆動信号ＤＬＡが入力される。そして、ロウデコーダ２Ａは、ロウアドレスＡＬＡに基づいてブロックＢ１〜Ｂｋを選択し、選択ブロックのワード線ＷＬＡに駆動信号ＤＬＡを転送することができる。ロウデコーダ２Ｂには、ロウアドレスＡＬＢおよび駆動信号ＤＬＢが入力される。そして、ロウデコーダ２Ｂは、ロウアドレスＡＬＢに基づいてブロックＢ１〜Ｂｋを選択し、選択ブロックのワード線ＷＬＢに駆動信号ＤＬＢを転送することができる。ウェル電位設定回路３は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のウェル電位を設定することができる。ソース電位設定回路４は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のソース電位を設定することができる。カラム選択回路５は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のカラム方向ＣＤのメモリセルを選択することができる。センスアンプ回路８は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりすることができる。制御回路７は、コマンドおよびアドレスに基づいて、ロウデコーダ２Ａ、２Ｂ、ウェル電位設定回路３、ソース電位設定回路４およびカラム選択回路５の動作を制御することができる。
【０００９】
図２は、第１実施形態に係る不揮発性半導体記憶装置のブロックおよびロウデコーダの概略構成を示す回路図である。
図２において、各ブロックＢ１〜Ｂｋには、ｍ＋１（ｍは０以上の整数）本のワード線ＷＬ０〜ＷＬｍ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＬが設けられている。また、各ブロックＢ１〜Ｂｋには、ｎ＋１（ｎは０以上の整数）本のビット線ＢＬ０〜ＢＬｎが共通に設けられている。
そして、各ブロックＢ１〜Ｂｋには、ｎ＋１個のＮＡＮＤセルＮＵが設けられ、各ＮＡＮＤセルＮＵはビット線ＢＬ０〜ＢＬｎにそれぞれ接続されている。
ここで、ＮＡＮＤセルＮＵには、セルトランジスタＭＣ０〜ＭＣｍおよびセレクトトランジスタＳ１、Ｓ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタにて構成することができる。そして、セルトランジスタＭＣ０〜ＭＣｍが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＳ１、Ｓ２が接続されることで各ＮＡＮＤセルＮＵが構成されている。
そして、各ＮＡＮＤセルＮＵにおいて、セルトランジスタＭＣ０〜ＭＣｍの制御ゲート電極には、ワード線ＷＬ０〜ＷＬｍがそれぞれ接続されている。なお、各ワード線ＷＬ０〜ＷＬｍを共有するロウ方向の複数のメモリセルは、ページを構成する。また、各ＮＡＮＤセルＮＵにおいて、セルトランジスタＭＣ０〜ＭＣｍからなるＮＡＮＤストリングの一端は、セレクトトランジスタＳ２を介してビット線ＢＬ０〜ＢＬｎにそれぞれ接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＳ１を介してソース線ＳＬに接続されている。セレクトトランジスタＳ１のゲート電極には、セレクトゲート線ＳＧＳが接続され、セレクトトランジスタＳ２のゲート電極には、セレクトゲート線ＳＧＤが接続されている。
ここで、ブロックＢｉの左側には、ワード線ＷＬ０、ＷＬ１、・・・およびセレクトゲート線ＳＧＳをロウデコーダ２Ａと接続するフックアップ部１０Ａが設けられている。ブロックＢｉの右側には、ワード線ＷＬｍ、ＷＬｍ−１、・・・およびセレクトゲート線ＳＧＤをロウデコーダ２Ｂと接続するフックアップ部１０Ｂが設けられている。
ロウデコーダ２Ａには、アドレスデコーダ１１Ａ、ブースタ１２Ａ、ワード線転送部１３Ａおよびセレクトゲート線転送トランジスタＳＧＴＳが設けられている。制御回路７には、駆動信号発生部９Ａが設けられている。なお、ロウデコーダ２ＡはブロックＢ１〜Ｂｋごとに設けることができ、駆動信号発生部９ＡはブロックＢ１〜Ｂｋ間で共有することができる。アドレスデコーダ１１Ａには、アドレス線Ａ０〜Ａｎが設けられ、アドレス線Ａ０〜Ａｎを介してロウアドレスＡＬＡが入力される。そして、ロウアドレスＡＬＡで指定されるブロックＢ１〜Ｂｋを選択する。ブースタ１２Ａには、ブースト電圧ＶＲＤＥＣが入力され、アドレスデコーダ１１Ａで選択されたブロックＢ１〜Ｂｋにブースト電圧ＶＲＤＥＣを供給する。ワード線転送部１３Ａには、ワード線転送トランジスタＷＴ０、ＷＴ１、・・・が設けられている。ワード線転送トランジスタＷＴ０、ＷＴ１、・・・は、セルトランジスタＭＣ０、ＭＣ１、・・・に印加される電圧をワード線ＷＬ０、ＷＬ１、・・・にそれぞれ転送することができる。セレクトゲート線転送トランジスタＳＧＴＳは、セレクトトランジスタＳ１に印加される電圧をセレクトゲート線ＳＧＳに転送することができる。ワード線転送トランジスタＷＴ０、ＷＴ１、・・・およびセレクトゲート線転送トランジスタＳＧＴＳのゲートには、ブースタ１２Ａの出力電圧が入力される。ワード線転送トランジスタＷＴ０、ＷＴ１、・・・のソースには、ワード線ＷＬ０、ＷＬ１、・・・がそれぞれ接続されている。セレクトゲート線転送トランジスタＳＧＴＳのソースには、セレクトゲート線ＳＧＳが接続されている。ワード線転送トランジスタＷＴ０、ＷＴ１、・・・のドレインには、駆動信号線ＣＧ０、ＣＧ１、・・・がそれぞれ接続されている。セレクトゲート線転送トランジスタＳＧＴＳのドレインには、駆動信号線ＳＧ１が接続されている。駆動信号発生部９Ａには、駆動信号線ＳＧ１、ＣＧ０、ＣＧ１、・・・が設けられている。
ロウデコーダ２Ｂには、アドレスデコーダ１１Ｂ、ブースタ１２Ｂ、ワード線転送部１３Ｂおよびセレクトゲート線転送トランジスタＳＧＴＤが設けられている。制御回路７には、駆動信号発生部９Ｂが設けられている。なお、ロウデコーダ２ＢはブロックＢ１〜Ｂｋごとに設けることができ、駆動信号発生部９ＢはブロックＢ１〜Ｂｋ間で共有することができる。アドレスデコーダ１１Ｂには、アドレス線Ｂ０〜Ｂｎが設けられ、アドレス線Ｂ０〜Ｂｎを介してロウアドレスＡＬＢが入力される。そして、ロウアドレスＡＬＢで指定されるブロックＢ１〜Ｂｋを選択する。ブースタ１２Ｂには、ブースト電圧ＶＲＤＥＣが入力され、アドレスデコーダ１１Ｂで選択されたブロックＢ１〜Ｂｋにブースト電圧ＶＲＤＥＣを供給する。ワード線転送部１３Ｂには、ワード線転送トランジスタＷＴｍ、ＷＴｍ−１、・・・が設けられている。ワード線転送トランジスタＷＴｍ、ＷＴｍ−１、・・・は、セルトランジスタＭＣｍ、ＭＣｍ−１、・・・に印加される電圧をワード線ＷＬｍ、ＷＬｍ−１、・・・にそれぞれ転送することができる。セレクトゲート線転送トランジスタＳＧＴＤは、セレクトトランジスタＳ２に印加される電圧をセレクトゲート線ＳＧＤに転送することができる。ワード線転送トランジスタＷＴｍ、ＷＴｍ−１、・・・およびセレクトゲート線転送トランジスタＳＧＴＤのゲートには、ブースタ１２Ｂの出力電圧が入力される。ワード線転送トランジスタＷＴｍ、ＷＴｍ−１、・・・のソースには、ワード線ＷＬｍ、ＷＬｍ−１、・・・がそれぞれ接続されている。セレクトゲート線転送トランジスタＳＧＴＤのソースには、セレクトゲート線ＳＧＤが接続されている。ワード線転送トランジスタＷＴｍ、ＷＴｍ−１、・・・のドレインには、駆動信号線ＣＧｍ、ＣＧｍ−１、・・・がそれぞれ接続されている。セレクトゲート線転送トランジスタＳＧＴＤのドレインには、駆動信号線ＳＧ２が接続されている。駆動信号発生部９Ｂには、駆動信号線ＳＧ２、ＣＧｍ、ＣＧｍ−１、・・・が設けられている。
【００１０】
図３は、図１の不揮発性半導体記憶装置の１ＮＡＮＤセル分の概略構成を示す断面図である。
図３において、ウェル３１上にはゲート絶縁膜を介して電荷蓄積層３５およびセレクトゲート電極３９、４０が配置され、電荷蓄積層３５上には電極間絶縁膜を介して制御ゲート電極３６が配置されている。平面ＮＡＮＤフラッシュメモリでは、電荷蓄積層３５としてフローティングゲートを用いることができる。このゲート絶縁膜の膜厚は１〜１０ｎｍ程度に設定することができる。
そして、ウェル３１には、電荷蓄積層３５間または電荷蓄積層３５とセレクトゲート電極３９、４０との間に配置された不純物拡散層３２および隣接するＮＡＮＤセルのセレクトゲート電極３９、４０間に配置された不純物拡散層３３、３４が形成されている。なお、例えば、ウェル３１はＰ型、不純物拡散層３２、３３、３４はＮ型に形成することができる。
そして、不純物拡散層３３は接続導体３８を介してビット線ＢＬに接続され、不純物拡散層３４は接続導体３７を介してソース線ＳＬに接続されている。なお、各メモリセルの制御ゲート電極３６はワード線ＷＬ０〜ＷＬｍに接続され、セレクトゲート電極３９、４０はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。
【００１１】
図４は、第１実施形態に係る不揮発性半導体記憶装置の３ブロック分のブロックおよびフックアップ部のワード線のレイアウト構成を示す平面図である。なお、図４の例では、各ブロックＢｉ−１〜Ｂｉ＋１に８本のワード線ＷＬ０〜ＷＬ７が設けられている構成を示した。また、ワード線ＷＬ０〜ＷＬ７のうち、ワード線ＷＬ０〜ＷＬ３がロウデコーダ２Ａに接続され、ワード線ＷＬ４〜ＷＬ７がロウデコーダ２Ｂに接続される構成を示した。
図４において、フックアップ部１０Ａには、ワード線ＷＬ０〜ＷＬ３からそれぞれ引き出された旗部Ｆ０〜Ｆ３が設けられている。旗部Ｆ０〜Ｆ３には、ワード線ＷＬ０〜ＷＬ３をロウデコーダ２Ａとそれぞれ接続するコンタクトＮ０〜Ｎ３が設けられている。フックアップ部１０Ｂには、ワード線ＷＬ４〜ＷＬ７からそれぞれ引き出された旗部Ｆ４〜Ｆ７が設けられている。旗部Ｆ４〜Ｆ７には、ワード線ＷＬ４〜ＷＬ７をロウデコーダ２Ｂとそれぞれ接続するコンタクトＮ４〜Ｎ７が設けられている。ここで、ワード線ＷＬ０〜ＷＬ３の旗部Ｆ０〜Ｆ３はワード線ＷＬ４〜ＷＬ７の旗部Ｆ４〜Ｆ７を持たない端部よりも、ブロックＢｉに対してロウ方向ＲＤの一方の側（図４のブロックＢｉの左側）でブロックＢｉから遠い位置に配置され、ワード線ＷＬ４〜ＷＬ７の旗部Ｆ４〜Ｆ７はワード線ＷＬ０〜ＷＬ３の旗部Ｆ０〜Ｆ３を持たない端部よりも、ブロックＢｉに対してロウ方向ＲＤの他方の側（図４のブロックＢｉの右側）でブロックＢｉから遠い位置に配置されている。例えば、各ワード線ＷＬ０〜ＷＬ７は旗部Ｆ０〜Ｆ７のある屈曲部ＦＶ１と旗部Ｆ０〜Ｆ７のない屈曲部ＦＶ２とを備えることができる。そして、旗部Ｆ０〜Ｆ７のある屈曲部ＦＶ１と旗部Ｆ０〜Ｆ７のない屈曲部ＦＶ２は互いに反対方向に引き出されるようにして（屈曲して）ブロックＢｉの両側に配置することができる。旗部Ｆ０〜Ｆ７のない屈曲部ＦＶ２は旗部Ｆ０〜Ｆ７のある屈曲部ＦＶ１よりもブロックＢｉ−１〜Ｂｉ＋１に対して内側に配置することができる。そして、ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ１、ＦＶ２に切断部ＣＴ１を設けることにより、ブロックＢｉ−１〜Ｂｉ＋１ごとにワード線ＷＬ０〜ＷＬ７を切断することができる。この時、ブロックＢｉの中心Ｅ１に対して点対称となるようにブロックＢｉの旗部Ｆ０〜Ｆ７をブロックＢｉの両側に配置するとともに、ブロックＢｉに隣接するブロックＢｉ−１の境界Ｌ１に対して線対称となるようにブロックＢｉ−１、Ｂｉの旗部Ｆ０〜Ｆ７を配置するようにしてもよい。ただし、切断部ＣＴ１の位置がずれていたり、セレクトゲート線ＳＧＤ、ＳＧＳのサイズが互いに異なっていることに起因して、旗部Ｆ０〜Ｆ７の対称性が崩れていてもよい。
旗部Ｆ０〜Ｆ７の線幅はワード線ＷＬ０〜ＷＬ７の線幅より広くすることができる。例えば、ワード線ＷＬ０〜ＷＬ７の線幅は露光光の解像限界未満に設定し、旗部Ｆ０〜Ｆ７の線幅は露光光の解像限界以上に設定することができる。また、屈曲部ＦＶ２のワード線ＷＬ０〜ＷＬ７の線幅は、ブロックＢｉ−１、Ｂｉのワード線ＷＬ０〜ＷＬ７の幅と略等しくするようにしてもよい。
ここで、旗部Ｆ０〜Ｆ７のある屈曲部ＦＶ１と旗部Ｆ０〜Ｆ７のない屈曲部ＦＶ２は互いに反対方向に引き出されるようにしてブロックＢｉの両側に配置することにより、屈曲部ＦＶ２に旗部Ｆ０〜Ｆ７を持たせる構成に比べて、屈曲部ＦＶ２のワード線ＷＬ０〜ＷＬ７の線幅を細くすることができ、レイアウト面積を削減することができる。
また、旗部Ｆ０〜Ｆ７のない屈曲部ＦＶ２を旗部Ｆ０〜Ｆ７のある屈曲部ＦＶ１よりもブロックＢｉ−１〜Ｂｉ＋１に対して内側に配置することにより、旗部Ｆ０〜Ｆ７のある屈曲部ＦＶ１を旗部Ｆ０〜Ｆ７のない屈曲部ＦＶ２よりもブロックＢｉ−１〜Ｂｉ＋１に対して内側に配置した場合に比べて、旗部Ｆ０〜Ｆ７のスペースをカラム方向ＣＤに拡大することができ、コンタクトＮ０〜Ｎ７の面積を拡大することができる。
なお、図４の例では、ワード線ＷＬ０〜ＷＬ７に屈曲部ＦＶ２を設ける構成について示したが、屈曲部ＦＶ２を除去し、その分だけ旗部Ｆ０〜Ｆ７をブロックＢｉ−１、Ｂｉ、Ｂｉ＋１の方向に詰めるようにしてもよい。
【００１２】
図５〜図１２は、第１実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。なお、図５〜図１２の例では、側壁転写技術を用いてワード線ＷＬ０〜ＷＬ７を形成する方法について示した。
図５において、被加工膜ＵＩ上に芯材パターンＲ１を形成する。被加工膜ＵＩの材料としては、例えば、ワード線などに用いられる多結晶シリコン膜を挙げることができる。芯材パターンＲ１の材料は、レジスト材を用いるようにしてもよいし、ＢＳＧ膜やシリコン窒化膜などのハードマスク材を用いるようにしてもよい。この時、例えば、ブロックＢｉ−１〜Ｂｉ＋１内のワード線ＷＬ０〜ＷＬ７に対応する芯材パターンＲ１の線幅は２Ａに設定することができる。ここで、ブロックＢｉの中心Ｅ１に対して点対称となるようにブロックＢｉの旗部Ｆ０〜Ｆ７に対応する芯材パターンＲ１をブロックＢｉの両側に配置するとともに、ブロックＢｉに隣接するブロックＢｉ−１の境界Ｌ１に対して線対称となるようにブロックＢｉ−１、Ｂｉの旗部Ｆ０〜Ｆ７に対応する芯材パターンＲ１を配置することができる。この時、ワード線ＷＬ０〜ＷＬ７に対応する芯材パターンＲ１は、ブロックＢｉ−１〜Ｂｉ＋１ごとに左右に交互に連続的に折り返すことで形成することができる。ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ２に対応する芯材パターンＲ１の線幅は、ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ１に対応する芯材パターンＲ１の線幅よりも細くすることができる。この時、ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ２に対応する芯材パターンＲ１の線幅は、ブロックＢｉ−１〜Ｂｉ＋１の芯材パターンＲ１の線幅と略等しくすることができる。
【００１３】
次に、図６に示すように、等方性エッチングなどの方法により芯材パターンＲ１をスリミングし、芯材パターンＲ１の線幅を細くする。この時、例えば、ブロックＢｉ−１〜Ｂｉ＋１内のワード線ＷＬ０〜ＷＬ７に対応する芯材パターンＲ１の線幅はＡ、その間隔は３Ａに設定することができる。
【００１４】
次に、図７に示すように、例えば、ＣＶＤなどの方法により、芯材パターンＲ１の側壁を含む被加工膜ＵＩの全面に芯材パターンＲ１に対する選択比が高い側壁材を堆積する。なお、芯材パターンＲ１に対する選択比が高い側壁材としては、例えば、芯材パターンＲ１がＢＳＧ膜からなる場合、シリコン窒化膜を用いることができる。そして、側壁材の異方性エッチングを行うことにより、側壁材を芯材パターンＲ１の側壁に残したまま被加工膜ＵＩを露出させる。この時、芯材パターンＲ１の外周に沿って側壁パターンＷ１が形成される。この時、側壁パターンＷ１の線幅はＡに設定することができる。
【００１５】
次に、図８に示すように、フォトリソグラフィ技術を用いることにより、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０〜Ｆ７に対応する芯材パターンＲ１をレジスト膜Ｒ２で覆う。この時、セレクトゲート線ＳＧＤ、ＳＧＳに対応する芯材パターンＲ１もレジスト膜Ｒ２で覆うことができる。
【００１６】
次に、図９に示すように、エッチング技術を用いることにより、側壁パターンＷ１を被加工膜ＵＩ上に残したまま、芯材パターンＲ１を被加工膜ＵＩ上から除去する。
【００１７】
次に、図１０に示すように、レジスト膜Ｒ２を除去することにより、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０〜Ｆ７に対応する芯材パターンＲ１を露出させる。この時、セレクトゲート線ＳＧＤ、ＳＧＳに対応する芯材パターンＲ１も露出させることができる。
【００１８】
次に、図１１に示すように、側壁パターンＷ１、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０〜Ｆ７に対応する芯材パターンＲ１およびセレクトゲート線ＳＧＤ、ＳＧＳに対応する芯材パターンＲ１をマスクとして被加工膜ＵＩを加工することにより、ワード線ＷＬ０〜ＷＬ７、セレクトゲート線ＳＧおよび屈曲部ＫＦ１、ＫＦ２を形成する。
【００１９】
次に、図１２に示すように、切断部ＣＴ１を介して屈曲部ＫＦ１、ＫＦ２を切断することにより、ブロックＢｉ−１〜Ｂｉ＋１ごとにワード線ＷＬ０〜ＷＬ７を切断するとともに、屈曲部ＫＦ１を旗部Ｆ０〜Ｆ７に切断する。また、セレクトゲート線ＳＧをセレクトゲート線ＳＧＤ、ＳＧＳに切断する。そして、旗部Ｆ０〜Ｆ７にコンタクトＮ０〜Ｎ７をそれぞれ形成する。
ここで、ブロックＢｉ−１、Ｂｉ内のワード線ＷＬ０〜ＷＬ７およびワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ２の線幅および間隔はＡに設定することができる。旗部Ｆ０〜Ｆ７の線幅はＢに設定することができる。旗部Ｆ０〜Ｆ７の間隔はＣに設定することができる。旗部Ｆ０〜Ｆ７におけるループカット幅はＤに設定することができる。
この時、例えば、１ブロック当たり１２８本のワード線を持つＮＡＮＤメモリにおいて、屈曲部ＦＶ２に旗部Ｆ０〜Ｆ７を持たせる構成では、ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ１、ＦＶ２のロウ方向の幅はそれぞれ［｛（Ｃ＋Ｄ）／２＋Ｂ｝＊６４］となる。これに対して、屈曲部ＦＶ２に旗部Ｆ０〜Ｆ７を持たせない構成では、屈曲部ＦＶ２の幅Ｅを２Ａ＊６４まで小さくすることができ、縮小効果は［｛（Ｃ＋Ｄ）／２＋Ｂ｝＊６４］−２Ａ＊６４となる。
【００２０】
（第２実施形態）
図１３は、第２実施形態に係る不揮発性半導体記憶装置のブロックおよびロウデコーダの概略構成を示す回路図である。
図１３において、この構成では、図２のロウデコーダ２Ａ、２Ｂ、駆動信号発生部９Ａ、９Ｂおよびフックアップ部１０Ａ、１０Ｂの代わりにロウデコーダ２Ａ´、２Ｂ´、駆動信号発生部９Ａ´、９Ｂ´およびフックアップ部１０Ａ´、１０Ｂ´が設けられている。フックアップ部１０Ａ´は、ワード線ＷＬ０、ＷＬ１、・・・、ＷＬＫ＋２およびセレクトゲート線ＳＧＳをロウデコーダ２Ａ´と接続することができる。フックアップ部１０Ｂ´は、ワード線ＷＬｍ、ＷＬｍ−１、・・・、ＷＬＫ＋１およびセレクトゲート線ＳＧＤをロウデコーダ２Ｂ´と接続することができる。なお、Ｋは０より大きくｍより小さな整数に設定することができる。
ロウデコーダ２Ａ´には、アドレスデコーダ１１Ａ´、ブースタ１２Ａ´、ワード線転送部１３Ａ´およびセレクトゲート線転送トランジスタＳＧＴＳが設けられている。アドレスデコーダ１１Ａ´には、アドレス線Ａ０´〜Ａｎ´が設けられ、アドレス線Ａ０´〜Ａｎ´を介してロウアドレスＡＬＡ´が入力される。そして、ロウアドレスＡＬＡ´で指定されるブロックＢ１〜Ｂｋを選択する。ブースタ１２Ａ´には、ブースト電圧ＶＲＤＥＣが入力され、アドレスデコーダ１１Ａ´で選択されたブロックＢ１〜Ｂｋにブースト電圧ＶＲＤＥＣを供給する。ワード線転送部１３Ａ´には、ワード線転送トランジスタＷＴ０、ＷＴ１、・・・、ＷＴＫ、ＷＴＡＫ＋１、ＷＴＡＫ＋２が設けられている。ワード線転送トランジスタＷＴ０、ＷＴ１、・・・、ＷＴＫ、ＷＴＡＫ＋１、ＷＴＡＫ＋２は、セルトランジスタＭＣ０、ＭＣ１、・・・、ＭＣＫ、ＭＣＫ＋１、ＭＣＫ＋２に印加される電圧をワード線ＷＬ０、ＷＬ１、・・・、ＷＬＫ、ＷＬＫ＋１、ＷＬＫ＋２にそれぞれ転送することができる。ワード線転送トランジスタＷＴ０、ＷＴ１、・・・、ＷＴＫ、ＷＴＡＫ＋１、ＷＴＡＫ＋２およびセレクトゲート線転送トランジスタＳＧＴＳのゲートには、ブースタ１２Ａ´の出力電圧が入力される。ワード線転送トランジスタＷＴ０、ＷＴ１、・・・、ＷＴＫ、ＷＴＡＫ＋１、ＷＴＡＫ＋２のソースには、ワード線ＷＬ０、ＷＬ１、・・・、ＷＬＫ、ＷＬＫ＋１、ＷＬＫ＋２がそれぞれ接続されている。ワード線転送トランジスタＷＴ０、ＷＴ１、・・・、ＷＴＫ、ＷＴＡＫ＋１、ＷＴＡＫ＋２のドレインには、駆動信号線ＣＧ０、ＣＧ１、・・・、ＣＧＫ、ＣＧＫ＋１、ＣＧＫ＋２がそれぞれ接続されている。駆動信号発生部９Ａ´には、駆動信号線ＳＧ１、ＣＧ０、ＣＧ１、・・・、ＣＧＫ、ＣＧＫ＋１、ＣＧＫ＋２が設けられている。
ロウデコーダ２Ｂ´には、アドレスデコーダ１１Ｂ´、ブースタ１２Ｂ´、ワード線転送部１３Ｂ´およびセレクトゲート線転送トランジスタＳＧＴＤが設けられている。アドレスデコーダ１１Ｂ´には、アドレス線Ｂ０´〜Ｂｎ´が設けられ、アドレス線Ｂ０´〜Ｂｎ´を介してロウアドレスＡＬＢ´が入力される。そして、ロウアドレスＡＬＢ´で指定されるブロックＢ１〜Ｂｋを選択する。ブースタ１２Ｂ´には、ブースト電圧ＶＲＤＥＣが入力され、アドレスデコーダ１１Ｂ´で選択されたブロックＢ１〜Ｂｋにブースト電圧ＶＲＤＥＣを供給する。ワード線転送部１３Ｂ´には、ワード線転送トランジスタＷＴｍ、ＷＴｍ−１、・・・、ＷＴＫ＋３、ＷＴＢＫ＋２、ＷＴＢＫ＋１が設けられている。ワード線転送トランジスタＷＴｍ、ＷＴｍ−１、・・・、ＷＴＫ＋３、ＷＴＢＫ＋２、ＷＴＢＫ＋１は、セルトランジスタＭＣｍ、ＭＣｍ−１、・・・、ＭＣＫ＋３、ＭＣＫ＋２、ＭＣＫ＋１に印加される電圧をワード線ＷＬｍ、ＷＬｍ−１、・・・、ＷＬＫ＋３、ＷＬＫ＋２、ＷＬＫ＋１にそれぞれ転送することができる。ワード線転送トランジスタＷＴｍ、ＷＴｍ−１、・・・、ＷＴＫ＋３、ＷＴＢＫ＋２、ＷＴＢＫ＋１およびセレクトゲート線転送トランジスタＳＧＴＤのゲートには、ブースタ１２Ｂ´の出力電圧が入力される。ワード線転送トランジスタＷＴｍ、ＷＴｍ−１、・・・、ＷＴＫ＋３、ＷＴＢＫ＋２、ＷＴＢＫ＋１のソースには、ワード線ＷＬｍ、ＷＬｍ−１、・・・、ＷＬＫ＋３、ＷＬＫ＋２、ＷＬＫ＋１がそれぞれ接続されている。ワード線転送トランジスタＷＴｍ、ＷＴｍ−１、・・・、ＷＴＫ＋３、ＷＴＢＫ＋２、ＷＴＢＫ＋１のドレインには、駆動信号線ＣＧｍ、ＣＧｍ−１、・・・、ＣＧＫ＋３、ＣＧＫ＋２、ＣＧＫ＋１がそれぞれ接続されている。駆動信号発生部９Ｂ´には、駆動信号線ＣＧｍ、ＣＧｍ−１、・・・、ＣＧＫ＋３、ＣＧＫ＋２、ＣＧＫ＋１が設けられている。
ここで、ワード線ＷＬＫ＋２、ＷＬＫ＋１にはロウデコーダ２Ａ´、２Ｂ´から電圧を印加することができる。このため、ロウデコーダ２Ａ´から電圧が印加されるワード線ＷＬＫとロウデコーダ２Ｂ´から電圧が印加されるワード線ＷＬＫ＋３とが隣接して配置されるのを防止することができ、ワード線ＷＬＫ、ＷＬＫ＋３間の電位差を低減することができる。なお、ワード線ＷＬＫ＋２、ＷＬＫ＋１が接続されたメモリセルＭＣＫ＋２、ＭＣＫ＋１はダミーセルとして利用されてもよい。
【００２１】
図１４〜図２１は、第２実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。なお、図１４〜図２１の例では、各ブロックＢｉ−１〜Ｂｉ＋１に８本のワード線ＷＬ０〜ＷＬ７が設けられている構成を示した。また、ワード線ＷＬ０〜ＷＬ７のうち、ワード線ＷＬ０〜ＷＬ２がロウデコーダ２Ａ´に接続され、ワード線ＷＬ５〜ＷＬ７がロウデコーダ２Ｂ´に接続され、ワード線ＷＬ３、ＷＬ４がロウデコーダ２Ａ´、２Ｂ´に接続される構成を示した。
図１４において、被加工膜ＵＩ´上に芯材パターンＲ１´を形成する。ここで、ブロックＢｉの中心Ｅ１に対して点対称となるように図２１のブロックＢｉの旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´に対応する芯材パターンＲ１´をブロックＢｉの両側に配置するとともに、ブロックＢｉに隣接するブロックＢｉ−１の境界Ｌ１に対して線対称となるようにブロックＢｉ−１、Ｂｉの旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´に対応する芯材パターンＲ１´を配置することができる。この時、ワード線ＷＬ０〜ＷＬ７に対応する芯材パターンＲ１´は、ブロックＢｉ−１〜Ｂｉ＋１ごとに左右に交互に連続的に折り返すことで形成することができる。ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ２´に対応する芯材パターンＲ１１の線幅は、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´に対応する芯材パターンＲ１´の線幅より細くすることができる。この時、ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ２´に対応する芯材パターンＲ１´の線幅は、ブロックＢｉ−１〜Ｂｉ＋１の芯材パターンＲ１´の線幅と略等しくことができる。
【００２２】
次に、図１５に示すように、等方性エッチングなどの方法により芯材パターンＲ１´をスリミングし、芯材パターンＲ１´の線幅を細くする。
【００２３】
次に、図１６に示すように、例えば、ＣＶＤなどの方法により、芯材パターンＲ１´の側壁を含む被加工膜ＵＩ´の全面に芯材パターンＲ１´に対する選択比が高い側壁材を堆積する。そして、側壁材の異方性エッチングを行うことにより、側壁材を芯材パターンＲ１´の側壁に残したまま被加工膜ＵＩ´を露出させる。この時、芯材パターンＲ１´の外周に沿って側壁パターンＷ１´が形成される。
【００２４】
次に、図１７に示すように、フォトリソグラフィ技術を用いることにより、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´に対応する芯材パターンＲ１´をレジスト膜Ｒ２´で覆う。この時、セレクトゲート線ＳＧＤ、ＳＧＳに対応する芯材パターンＲ１´もレジスト膜Ｒ２´で覆うことができる。
【００２５】
次に、図１８に示すように、エッチング技術を用いることにより、側壁パターンＷ１´を被加工膜ＵＩ´上に残したまま、芯材パターンＲ１´を被加工膜ＵＩ´上から除去する。
【００２６】
次に、図１９に示すように、レジスト膜Ｒ２´を除去することにより、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´に対応する芯材パターンＲ１´を露出させる。この時、セレクトゲート線ＳＧＤ、ＳＧＳに対応する芯材パターンＲ１´も露出させることができる。
【００２７】
次に、図２０に示すように、側壁パターンＷ１´、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´に対応する芯材パターンＲ１´およびセレクトゲート線ＳＧＤ、ＳＧＳに対応する芯材パターンＲ１´をマスクとして被加工膜ＵＩ´を加工することにより、ワード線ＷＬ０〜ＷＬ７、セレクトゲート線ＳＧおよび屈曲部ＫＦ１´、ＫＦ２´を形成する。
【００２８】
次に、図２１に示すように、切断部ＣＴ２を介して屈曲部ＫＦ１´、ＫＦ２´を切断することにより、ブロックＢｉ−１〜Ｂｉ＋１ごとにワード線ＷＬ０〜ＷＬ７を切断するとともに、屈曲部ＫＦ１´を旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´に切断する。また、セレクトゲート線ＳＧをセレクトゲート線ＳＧＤ、ＳＧＳに切断し、そして、旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´にコンタクトＮ０´〜Ｎ２´、ＮＡ３´、ＮＡ４´、ＮＢ３´、ＮＢ４´、Ｎ５´〜Ｎ７´をそれぞれ形成する。
ここで、ブロックＢｉ−１、Ｂｉ内のワード線ＷＬ０〜ＷＬ７の線幅およびワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ２´の線幅および間隔はＡに設定することができる。旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´の線幅はＢに設定することができる。旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´の間隔はＣに設定することができる。旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´におけるループカット幅はＤに設定することができる。ここで、屈曲部ＦＶ２´に旗部Ｆ０´〜Ｆ２´、ＦＡ３´、ＦＡ４´、ＦＢ３´、ＦＢ４´、Ｆ５´〜Ｆ７´を持たせない構成では、屈曲部ＦＶ２´の幅Ｅ´を小さくすることができる。例えば、１ブロック当たり１２８本のワード線を持つＮＡＮＤメモリにおいて、ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ１´、ＦＶ２´のロウ方向の幅の縮小効果は［｛（Ｃ＋Ｄ）／２＋Ｂ｝＊（６４＋１）］−２Ａ＊（６４−１）となる。
【００２９】
（第３実施形態）
図２２は、第３実施形態に係る不揮発性半導体記憶装置のブロックおよびロウデコーダの概略構成を示す回路図である。
図２２において、この構成では、図２のロウデコーダ２Ａ、２Ｂ、駆動信号発生部９Ａ、９Ｂおよびフックアップ部１０Ａ、１０Ｂの代わりにロウデコーダ２Ａ´´、２Ｂ´´、駆動信号発生部９Ａ´´、９Ｂ´´およびフックアップ部１０Ａ´´、１０Ｂ´´が設けられている。フックアップ部１０Ａ´´は、ブロックＢｉのワード線ＷＬＡ０、ＷＬＡ１、・・・、ＷＬＡｍおよびセレクトゲート線ＳＧＳＡ、ＳＧＤＡをロウデコーダ２Ａ´´と接続することができる。フックアップ部１０Ｂ´´は、ブロックＢｉ＋１のワード線ＷＬＢ０、ＷＬＢ１、・・・、ＷＬＢｍおよびセレクトゲート線ＳＧＳＢ、ＳＧＤＢをロウデコーダ２Ｂ´´と接続することができる。
ロウデコーダ２Ａ´´には、アドレスデコーダ１１Ａ´´、ブースタ１２Ａ´´、ワード線転送部１３Ａ´´およびセレクトゲート線転送トランジスタＳＧＴＳＡ、ＳＧＴＤＡが設けられている。アドレスデコーダ１１Ａ´´には、アドレス線Ａ０´´〜Ａｎ´´が設けられ、アドレス線Ａ０´´〜Ａｎ´´を介してロウアドレスＡＬＡ´´が入力される。そして、ロウアドレスＡＬＡ´´で指定されるブロックＢ１〜Ｂｋを選択する。ブースタ１２Ａ´´には、ブースト電圧ＶＲＤＥＣが入力され、アドレスデコーダ１１Ａ´´で選択されたブロックＢ１〜Ｂｋにブースト電圧ＶＲＤＥＣを供給する。ワード線転送部１３Ａ´´には、ワード線転送トランジスタＷＴＡ０、ＷＴＡ１、・・・、ＷＴＡｍが設けられている。ワード線転送トランジスタＷＴＡ０、ＷＴＡ１、・・・、ＷＴＡｍは、ブロックＢｉのセルトランジスタＭＣ０、ＭＣ１、・・・、ＭＣｍに印加される電圧をワード線ＷＬＡ０、ＷＬＡ１、・・・、ＷＬＡｍにそれぞれ転送することができる。ワード線転送トランジスタＷＴＡ０、ＷＴＡ１、・・・、ＷＴＡｍおよびセレクトゲート線転送トランジスタＳＧＴＳＡ、ＳＧＴＤＡのゲートには、ブースタ１２Ａ´´の出力電圧が入力される。ワード線転送トランジスタＷＴＡ０、ＷＴＡ１、・・・、ＷＴＡｍのソースには、ワード線ＷＬＡ０、ＷＬＡ１、・・・、ＷＬＡｍがそれぞれ接続されている。セレクトゲート線転送トランジスタＳＧＴＳＡ、ＳＧＴＤＡのソースには、セレクトゲート線ＳＧＳＡ、ＳＧＤＡがそれぞれ接続されている。ワード線転送トランジスタＷＴＡ０、ＷＴＡ１、・・・、ＷＴＡｍのドレインには、駆動信号線ＣＧＡ０、ＣＧＡ１、・・・、ＣＧＡｍがそれぞれ接続されている。セレクトゲート線転送トランジスタＳＧＴＳＡ、ＳＧＴＤＡのドレインには、駆動信号線ＳＧＡ１、ＳＧＡ２がそれぞれ接続されている。駆動信号発生部９Ａ´´には、駆動信号線ＳＧＡ１、ＳＧＡ２、ＣＧＡ０、ＣＧＡ１、・・・、ＣＧＡｍが設けられている。
ロウデコーダ２Ｂ´´には、アドレスデコーダ１１Ｂ´´、ブースタ１２Ｂ´´、ワード線転送部１３Ｂ´´およびセレクトゲート線転送トランジスタＳＧＴＳＢ、ＳＧＴＤＢが設けられている。アドレスデコーダ１１Ｂ´´には、アドレス線Ｂ０´´〜Ｂｎ´´が設けられ、アドレス線Ｂ０´´〜Ｂｎ´´を介してロウアドレスＡＬＢ´´が入力される。そして、ロウアドレスＡＬＢ´´で指定されるブロックＢ１〜Ｂｋを選択する。ブースタ１２Ｂ´´には、ブースト電圧ＶＲＤＥＣが入力され、アドレスデコーダ１１Ｂ´´で選択されたブロックＢ１〜Ｂｋにブースト電圧ＶＲＤＥＣを供給する。ワード線転送部１３Ｂ´´には、ワード線転送トランジスタＷＴＢ０、ＷＴＢ１、・・・、ＷＴＢｍが設けられている。ワード線転送トランジスタＷＴＢ０、ＷＴＢ１、・・・、ＷＴＢｍは、ブロックＢｉ＋１のセルトランジスタＭＣ０、ＭＣ１、・・・、ＭＣｍに印加される電圧をワード線ＷＬＢ０、ＷＬＢ１、・・・、ＷＬＢｍにそれぞれ転送することができる。ワード線転送トランジスタＷＴＢ０、ＷＴＢ１、・・・、ＷＴＢｍおよびセレクトゲート線転送トランジスタＳＧＴＳＢ、ＳＧＴＤＢのゲートには、ブースタ１２Ｂ´´の出力電圧が入力される。ワード線転送トランジスタＷＴＢ０、ＷＴＢ１、・・・、ＷＴＢｍのソースには、ワード線ＷＬＢ０、ＷＬＢ１、・・・、ＷＬＢｍがそれぞれ接続されている。セレクトゲート線転送トランジスタＳＧＴＳＢ、ＳＧＴＤＢのソースには、セレクトゲート線ＳＧＳＢ、ＳＧＤＢがそれぞれ接続されている。ワード線転送トランジスタＷＴＢ０、ＷＴＢ１、・・・、ＷＴＢｍのドレインには、駆動信号線ＣＧＢ０、ＣＧＢ１、・・・、ＣＧＢｍがそれぞれ接続されている。セレクトゲート線転送トランジスタＳＧＴＳＢ、ＳＧＴＤＢのドレインには、駆動信号線ＳＧＢ１、ＳＧＢ２がそれぞれ接続されている。駆動信号発生部９Ｂ´´には、駆動信号線ＳＧＢ１、ＳＧＢ２、ＣＧＢ０、ＣＧＢ１、・・・、ＣＧＢｍが設けられている。
【００３０】
図２３は、第３実施形態に係る不揮発性半導体記憶装置の３ブロック分のブロックおよびフックアップ部のワード線のレイアウト構成を示す平面図である。なお、図２３の例では、各ブロックＢｉ−１〜Ｂｉ＋１に８本のワード線ＷＬ０〜ＷＬ７が設けられている構成を示した。また、ブロックＢｉのワード線ＷＬ０〜ＷＬ７がロウデコーダ２Ａ´´に接続され、ブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７がロウデコーダ２Ｂ´´に接続される構成を示した。
図２３において、フックアップ部１０Ａ´´には、ブロックＢｉのワード線ＷＬ０〜ＷＬ７からそれぞれ引き出された旗部Ｆ０´´〜Ｆ７´´が設けられている。旗部Ｆ０´´〜Ｆ７´´には、ブロックＢｉのワード線ＷＬ０〜ＷＬ７をロウデコーダ２Ａ´´とそれぞれ接続するコンタクトＮ０´´〜Ｎ７´´が設けられている。フックアップ部１０Ｂ´´には、ブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７からそれぞれ引き出された旗部Ｆ０´´〜Ｆ７´´が設けられている。旗部Ｆ０´´〜Ｆ７´´には、ブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７をロウデコーダ２Ｂ´´とそれぞれ接続するコンタクトＮ０´´〜Ｎ７´´が設けられている。ここで、ブロックＢｉのワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´はブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´を持たない端部よりも、ブロックＢｉ−１、Ｂｉ、Ｂｉ＋１に対してロウ方向ＲＤの一方の側（図２３のブロックＢｉ−１、Ｂｉ、Ｂｉ＋１の左側）においてブロックＢｉ−１、Ｂｉ、Ｂｉ＋１から遠い位置に配置されている。また、ブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´はブロックＢｉのワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´を持たない端部よりも、ブロックＢｉ−１、Ｂｉ、Ｂｉ＋１に対してロウ方向ＲＤの他方の側（図２３のブロックＢｉ−１、Ｂｉ、Ｂｉ＋１の右側）においてブロックＢｉ−１、Ｂｉ、Ｂｉ＋１から遠い位置に配置されている。例えば、各ワード線ＷＬ０〜ＷＬ３の旗部Ｆ０´´〜Ｆ３´´と各ワード線ＷＬ４〜ＷＬ７の旗部Ｆ４´´〜Ｆ７´´がブロックに対してロウ方向ＲＤの一方の側で互いに反対方向に引き出されている（屈曲している）ブロックＢｉと、各ワード線ＷＬ０〜ＷＬ３の旗部Ｆ０´´〜Ｆ３´´と各ワード線ＷＬ４〜ＷＬ７の旗部Ｆ４´´〜Ｆ７´´がブロックに対してロウ方向ＲＤの他方の側で互いに反対方向に引き出されている（屈曲している）ブロックＢｉ−１、Ｂｉ＋１とをカラム方向ＣＤに交互に配置することができる。この時、ブロックＢｉの中心線Ｌ２に対して線対称となるようにブロックＢｉの旗部Ｆ０´´〜Ｆ７´´をブロックＢｉの片側に配置するとともに、互いに隣接するブロックＢｉ、ブロックＢｉ−１の中央Ｅ２に対して点対称となるようにブロックＢｉ−１、Ｂｉの旗部Ｆ０´´〜Ｆ７´´をブロックＢｉ−１、Ｂｉの両側に配置するようにしてもよい。ただし、切断部ＣＴ３の位置がずれていたり、セレクトゲート線ＳＧＤ、ＳＧＳのサイズが互いに異なっていることに起因して、旗部Ｆ０´´〜Ｆ７´´の対称性が崩れていてもよい。旗部Ｆ０´´〜Ｆ７´´の線幅はワード線ＷＬ０〜ＷＬ７の線幅より広くすることができる。例えば、ワード線ＷＬ０〜ＷＬ７の線幅は露光光の解像限界未満に設定し、旗部Ｆ０´´〜Ｆ７´´の線幅は露光光の解像限界以上に設定することができる。
ここで、ブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７の右側の屈曲部ＦＶ１´´では旗部Ｆ０´´〜Ｆ７´´を持つようにして２つのブロック分（ブロックＢｉとブロックＢｉ−１の半分とブロックＢｉ＋１の半分）の距離に渡って折り返すとともに、ブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７の左側の屈曲部ＦＶ２´´では旗部Ｆ０´´〜Ｆ７´´を持たないようにして、１つのブロック分（ブロックＢｉ−１またはブロックＢｉ＋１）の距離に渡って折り返すことができる。ブロックＢｉのワード線ＷＬ０〜ＷＬ７の左側の屈曲部ＦＶ１´´では旗部Ｆ０´´〜Ｆ７´´を持つようにして２つのブロック分（ブロックＢｉ−１とブロックＢｉ−２の半分とブロックＢｉの半分またはブロックＢｉ＋１とブロックＢｉ＋２の半分とブロックＢｉの半分）の距離に渡って折り返すとともに、ブロックＢｉのワード線ＷＬ０〜ＷＬ７の右側の屈曲部ＦＶ２´´では旗部Ｆ０´´〜Ｆ７´´を持たないようにして、１つのブロック分（ブロックＢｉ）の距離に渡って折り返すことができる。
旗部Ｆ０´´〜Ｆ７´´を持たない屈曲部ＦＶ２´´のワード線ＷＬ０〜ＷＬ７の線幅は、ブロックＢｉ−１、Ｂｉ、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７の線幅と略等しくするようにしてもよい。そして、ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ１´´、ＦＶ２´´に切断部ＣＴ３を設けることにより、ブロックＢｉ−１〜Ｂｉ＋１ごとにワード線ＷＬ０〜ＷＬ７を切断することができる。
ここで、各ワード線ＷＬ０〜ＷＬ３の旗部Ｆ０´´〜Ｆ３´´と各ワード線ＷＬ４〜ＷＬ７の旗部Ｆ４´´〜Ｆ７´´がブロックに対してロウ方向ＲＤの一方の側で互いに反対方向に引き出されているブロックＢｉと、各ワード線ＷＬ０〜ＷＬ３の旗部Ｆ０´´〜Ｆ３´´と各ワード線ＷＬ４〜ＷＬ７の旗部Ｆ４´´〜Ｆ７´´がブロックに対してロウ方向ＲＤの他方の側で互いに反対方向に引き出されているブロックＢｉ−１、Ｂｉ＋１とをカラム方向ＣＤに交互に配置することにより、ブロックＢｉのワード線ＷＬ０〜ＷＬ７ごとに旗部Ｆ０´´〜Ｆ７´´をロウ方向ＲＤにずらして配置する必要がなくなる。このため、フックアップ部１０Ａ´´のロウ方向ＲＤの長さを短くすることができ、レイアウト面積を削減することができる。
また、ブロックＢｉのワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´をブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´を持たない端部よりも、ブロックＢｉ−１、Ｂｉ、Ｂｉ＋１の左側においてブロックＢｉ−１、Ｂｉ、Ｂｉ＋１から遠い位置に配置し、ブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´をブロックＢｉのワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´を持たない端部よりも、ブロックＢｉ−１、Ｂｉ、Ｂｉ＋１の右側においてブロックＢｉ−１、Ｂｉ、Ｂｉ＋１から遠い位置に配置することにより、旗部Ｆ０´´〜Ｆ７´´のスペースをカラム方向ＣＤに拡大することができ、コンタクトＮ０´´〜Ｎ７´´の面積を拡大することができる。
なお、図２３の例では、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´を持たない端部において屈曲部ＦＶ２´´を除去した場合においても、その分だけ旗部Ｆ０´´〜Ｆ７´´をブロックＢｉ−１、Ｂｉ、Ｂｉ＋１から遠ざける構成について示したが、屈曲部ＦＶ２´´の分だけ旗部Ｆ０´´〜Ｆ７´´をブロックＢｉ−１、Ｂｉ、Ｂｉ＋１の方向に詰めるようにしてもよい。
【００３１】
図２４〜図３１は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す平面図である。
図２４において、被加工膜ＵＩ´´上に芯材パターンＲ１´´を形成する。ここで、ブロックＢｉの中心線Ｌ２に対して線対称となるようにブロックＢｉの旗部Ｆ０´´〜Ｆ７´´に対応する芯材パターンＲ１´´をブロックＢｉの片側に配置するとともに、互いに隣接するブロックＢｉ、ブロックＢｉ−１の中央Ｅ２に対して点対称となるようにブロックＢｉ−１、Ｂｉの旗部Ｆ０´´〜Ｆ７´´に対応する芯材パターンＲ１´´をブロックＢｉ−１、Ｂｉの両側に配置することができる。この時、ブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ１´´に対応する芯材パターンＲ１´´では旗部Ｆ０´´〜Ｆ７´´を持たせることが可能な線幅を持つようにして２つのブロック分の距離に渡って折り返すとともに、ブロックＢｉ−１、Ｂｉ＋１のワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ２´´に対応する芯材パターンＲ１´´では屈曲部ＦＶ１´´よりも線幅が細くなるようにして、１つのブロック分の距離に渡って折り返すことができる。ブロックＢｉのワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ１´´に対応する芯材パターンＲ１´´では旗部Ｆ０´´〜Ｆ７´´を持たせることが可能な線幅を持つようにして２つのブロック分の距離に渡って連続的に折り返すとともに、ブロックＢｉのワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ２´´に対応する芯材パターンＲ１´´では屈曲部ＦＶ１´´よりも線幅が細くなるようにして、１つのブロック分の距離に渡って連続的に折り返すことができる。ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ２´´に対応する芯材パターンＲ１´´の線幅は、ブロックＢｉ−１〜Ｂｉ＋１の芯材パターンＲ１´´の線幅と略等しくすることができる。ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ１´´に対応する芯材パターンＲ１´´の線幅は、ブロックＢｉ−１〜Ｂｉ＋１の芯材パターンＲ１´´の線幅より広くすることができる。
【００３２】
次に、図２５に示すように、等方性エッチングなどの方法により芯材パターンＲ１´´をスリミングし、芯材パターンＲ１´´の線幅を細くする。
【００３３】
次に、図２６に示すように、例えば、ＣＶＤなどの方法により、芯材パターンＲ１´´の側壁を含む被加工膜ＵＩ´´の全面に芯材パターンＲ１´´に対する選択比が高い側壁材を堆積する。そして、側壁材の異方性エッチングを行うことにより、側壁材を芯材パターンＲ１´´の側壁に残したまま被加工膜ＵＩ´´を露出させる。この時、芯材パターンＲ１´´の外周に沿って側壁パターンＷ１´´が形成される。
【００３４】
次に、図２７に示すように、フォトリソグラフィ技術を用いることにより、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´に対応する芯材パターンＲ１´´をレジスト膜Ｒ２´´で覆う。この時、セレクトゲート線ＳＧＤ、ＳＧＳに対応する芯材パターンＲ１´´もレジスト膜Ｒ２´´で覆うことができる。
【００３５】
次に、図２８に示すように、エッチング技術を用いることにより、側壁パターンＷ１´´を被加工膜ＵＩ´´上に残したまま、芯材パターンＲ１´´を被加工膜ＵＩ´´上から除去する。
【００３６】
次に、図２９に示すように、レジスト膜Ｒ２´´を除去することにより、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´に対応する芯材パターンＲ１´´を露出させる。この時、セレクトゲート線ＳＧＤ、ＳＧＳに対応する芯材パターンＲ１´´も露出させることができる。
【００３７】
次に、図３０に示すように、側壁パターンＷ１´´、ワード線ＷＬ０〜ＷＬ７の旗部Ｆ０´´〜Ｆ７´´に対応する芯材パターンＲ１´´およびセレクトゲート線ＳＧＤ、ＳＧＳに対応する芯材パターンＲ１´´をマスクとして被加工膜ＵＩ´´を加工することにより、ワード線ＷＬ０〜ＷＬ７、セレクトゲート線ＳＧおよび屈曲部ＫＦ１´´、ＫＦ２´´を形成する。
【００３８】
次に、図３１に示すように、切断部ＣＴ３を介して屈曲部ＫＦ１´´、ＫＦ２´を切断することにより、ブロックＢｉ−１〜Ｂｉ＋１ごとにワード線ＷＬ０〜ＷＬ７を切断するとともに、屈曲部ＫＦ１´´を旗部Ｆ０´´〜Ｆ７´´に切断する。また、セレクトゲート線ＳＧをセレクトゲート線ＳＧＤ、ＳＧＳに切断する。そして、旗部Ｆ０´´〜Ｆ７´´にコンタクトＮ０´´〜Ｎ７´´をそれぞれ形成する。
ここで、ブロックＢｉ−１〜Ｂｉ＋１内のワード線ＷＬ０〜ＷＬ７およびワード線ＷＬ０〜ＷＬ７の屈曲部ＫＦ２´´の線幅および間隔はＡに設定することができる。旗部Ｆ０´´〜Ｆ７´´の線幅はＢに設定することができる。旗部Ｆ０´´〜Ｆ７´´の間隔はＣに設定することができる。旗部Ｆ０´´〜Ｆ７´´におけるループカット幅はＤに設定することができる。ここで、屈曲部ＦＶ２´´に旗部Ｆ０´´〜Ｆ７´´を持たせない構成では、屈曲部ＦＶ２´´の幅Ｅ´´を小さくすることができる。例えば、１ブロック当たり１２８本のワード線を持つＮＡＮＤメモリにおいて、ワード線ＷＬ０〜ＷＬ７の屈曲部ＦＶ１´´、ＦＶ２´´のロウ方向の幅の縮小効果は［｛（Ｃ＋Ｄ）／２＋Ｂ｝＊６４］−２Ａ＊６４となる。
【００３９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４０】
１  メモリセルアレイ、Ｂ１〜Ｂｎ  ブロック、２Ａ、２Ｂ  ロウデコーダ、３  ウェル電位設定回路、４  ソース電位設定回路、５  カラム選択回路、６  データ入出力バッファ、７  制御回路、８  センスアンプ回路  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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