(57)【要約】【課題】耐圧の低下を抑制しつつ、オン電圧の低減を可能とする半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第２導電形の第１半導体領域、第１導電形の第２半導体領域、第２導電形の第３半導体領域、第１導電形の第４半導体領域、第２導電形の第５半導体領域、ゲート電極、第１電極、第２電極、および第２導電形の第６半導体領域を備える。第３半導体領域は、第２半導体領域の上に選択的に設けられている。第４半導体領域および第５半導体領域は、第３半導体領域の上に選択的に設けられている。第１電極は、第２絶縁膜を介して第２半導体領域内に設けられている。第２電極は、第５半導体領域に接し、かつ第３半導体領域と接している。第６半導体領域は、第２半導体領域の上の、第３半導体領域が設けられた領域以外の領域の少なくとも一部に設けられている。第６半導体領域は、第２電極と接していない。【選択図】図１
2016058428.tif 000002
【特許請求の範囲】
【請求項１】
第２導電形の第１半導体領域と、
前記第１半導体領域上に設けられた第１導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第２導電形の第３半導体領域と、
前記第３半導体領域の上に選択的に設けられた第１導電形の第４半導体領域と、
前記第３半導体領域の上に選択的に設けられた第２導電形の第５半導体領域と、
第１絶縁膜を介して前記第３半導体領域内に設けられたゲート電極と、
第２絶縁膜を介して前記第２半導体領域内に設けられた第１電極であって、前記第２半導体領域の一部は、前記ゲート電極と前記第１電極との間に設けられた第１電極と、
前記第５半導体領域に接し、かつ前記第３半導体領域に接する第２電極と、
前記第２半導体領域の上の、前記第３半導体領域が設けられた領域以外の領域の少なくとも一部に設けられ、前記第２電極と接していない第２導電形の第６半導体領域と、
を備えた半導体装置。
【請求項２】
前記ゲート電極は、複数設けられ、
前記第１電極は、前記複数のゲート電極の間に設けられ、
前記第６半導体領域は、前記ゲート電極に対面している請求項１記載の半導体装置。
【請求項３】
前記第１電極は、複数設けられており、
前記ゲート電極は、前記複数の第１電極の間に設けられ、
前記第６半導体領域は、前記第１電極に対面している請求項１記載の半導体装置。
【請求項４】
前記第１電極は、前記第２絶縁膜の一部を介して前記第２半導体領域内に位置し、
前記第２電極の一部は、前記第２絶縁膜の他の一部を介して前記第３半導体領域内に位置している請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２半導体領域の下に選択的に設けられた複数の第１導電形の第７半導体領域をさらに備え、
前記第１半導体領域は、前記第２半導体領域の下に複数設けられ、
前記第７半導体領域は、隣り合う前記第１半導体領域の間に設けられた請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記ゲート電極は第１方向に延び、
前記ゲート電極は、前記第１方向と直交する第２方向において複数設けられ、
前記第１半導体領域と前記第７半導体領域は、第３方向において、交互に設けられ、
前記第１半導体領域と前記第７半導体領域は、前記第３方向と直交する第４方向に延び、
前記第２方向と前記第４方向とは、互いに交差する方向である請求項５記載の半導体装置。
【請求項７】
前記第２方向と前記第４方向とは、互いに直交する方向である請求項６記載の半導体装置。
【請求項８】
前記第１半導体領域と前記第７半導体領域は、前記第２方向および前記第４方向と直交する第５方向において、前記第６半導体領域と対面している請求項６または７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、ＩＧＢＴ(Insulated Gate Bipolar Transistor)が広く用いられている。
ＩＧＢＴでは、ゲート電極に所定の電圧が印加されると、エミッタ領域からドリフト領域に電子が供給され、コレクタ領域からドリフト領域に正孔が供給される。このとき、ドリフト領域に供給された電子および正孔によって伝導度変調が生じることで、オン電圧が低減される。
しかし、ＩＧＢＴにおいては、耐圧の低下を抑制しつつ、さらなるオン電圧の低減を可能とする技術が望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８８２９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、耐圧の低下を抑制しつつ、オン電圧の低減を可能とする半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第２導電形の第１半導体領域と、第１導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第２導電形の第５半導体領域と、ゲート電極と、第１電極と、第２電極と、第２導電形の第６半導体領域と、を備える。
第２半導体領域は、第１半導体領域の上に設けられている。
第３半導体領域は、第２半導体領域の上に選択的に設けられている。
第４半導体領域は、第３半導体領域の上に選択的に設けられている。
第５半導体領域は、第３半導体領域の上に選択的に設けられている。
ゲート電極は、第１絶縁膜を介して第３半導体領域内に設けられている。
第１電極は、第２絶縁膜を介して第２半導体領域内に設けられている。第２半導体領域の一部は、ゲート電極と第１電極との間に設けられている。
第２電極は、第５半導体領域に接している。第２電極は、第２電極は、第３半導体領域と接している。
第６半導体領域は、第２半導体領域の上の、第３半導体領域が設けられた領域以外の領域の少なくとも一部に設けられている。第６半導体領域は、第１電極と接していない。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の一部を表すＣ−Ｃ´断面図。
【図２】第１実施形態に係る半導体装置の一部を表すＡ−Ａ´断面図。
【図３】第１実施形態に係る半導体装置の一部を表すＢ−Ｂ´断面図。
【図４】第２実施形態に係る半導体装置の一部を表すＢ−Ｂ´断面図。
【図５】第２実施形態に係る半導体装置の一部を表すＡ−Ａ´断面図。
【図６】第３実施形態に係る半導体装置の一部を表すＣ−Ｃ´断面図。
【図７】第３実施形態に係る半導体装置の一部を表すＡ−Ａ´断面図。
【図８】第３実施形態に係る半導体装置の一部を表すＢ−Ｂ´断面図。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
各実施形態において説明する半導体領域の導電形は一例であり、各半導体領域におけるｐ形とｎ形をすべて反転させて各実施形態に係る半導体装置を実施することも可能である。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
【０００９】
（第１実施形態）
図１、図２、および図３は、第１実施形態に係る半導体装置を表す断面図である。
図２は、図１の断面図における、Ａ−Ａ´断面図である。
図３は、図１の断面図における、Ｂ−Ｂ´断面図である。
図１は、図２の断面図における、Ｃ−Ｃ´断面図である。
図１は、図３の断面図における、Ｃ−Ｃ´断面図でもある。
【００１０】
図１に表すように、第１の実施形態に係る半導体装置１１０は、ｐ＋形のコレクタ領域５０（第１半導体領域）と、ｎ−形のドリフト領域１０（第２半導体領域）と、ｐ形のベース領域３０（第３半導体領域）と、ｎ＋形のソース領域４０（第４半導体領域）と、ｐ＋形のコンタクト領域６０（第５半導体領域）と、ｐ形の半導体領域７０（第６半導体領域）と、ゲート電極Ｄ１と、埋め込み電極（第１電極）Ｄ２と、ソース電極（第２電極）Ｄ３と、コレクタ電極Ｄ４と、を備える。半導体装置１１０は、例えばＩＧＢＴである。
ここで、説明のために、ドリフト領域１０からベース領域３０に向かう方向を上（上側）、その反対方向を下（下側）とする。
また、ドリフト領域１０からコレクタ領域５０に向かう方向をＺ方向とする。Ｚ方向に対して直交する方向を、Ｘ方向とする。Ｚ方向およびＸ方向に対して直交する方向を、Ｙ方向とする。
【００１１】
図１に表すように、コレクタ領域５０は、Ｘ方向において複数設けられている。また、図３に表すように、コレクタ領域５０は、Ｙ方向に延びている。コレクタ領域５０のｐ形不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００１２】
ドリフト領域１０は、コレクタ領域５０の上に設けられている。ドリフト領域１０とコレクタ領域５０との間には、ｎ形半導体領域１５が設けられていてもよい。ドリフト領域１０のｎ形不純物濃度は、例えば、１×１０１２ｃｍ−３以上１×１０１６ｃｍ−３以下である。
なお、本実施形態では、説明の便宜上、ｎ形半導体領域１５をドリフト領域１０に含めるものとする。
【００１３】
ベース領域３０は、ドリフト領域１０の上に選択的に設けられている。ベース領域３０は、ドリフト領域１０に接している。ベース領域３０のｐ形不純物濃度は、例えば、１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。
なお、ドリフト領域１０とベース領域３０の間に、ドリフト領域のｎ形不純物濃度よりも高いｎ形不純物濃度を有する、ｎ形のバリア領域が設けられていてもよい。
【００１４】
図１に表すように、複数のベース領域３０は、Ｘ方向において互いに離間して設けられている。図２に表すように、それぞれのベース領域３０はＹ方向に延びている。
【００１５】
ソース領域４０は、ベース領域３０の上に選択的に設けられている。ソース領域４０は、ベース領域３０の少なくとも一部と接している。ソース領域４０のｎ形不純物濃度は、ドリフト領域１０のｎ形不純物濃度よりも高い。ソース領域４０のｎ形不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下である。
複数のソース領域４０は、ベース領域３０と同様に、Ｘ方向において互いに離間して設けられている。また、図２に表すように、それぞれのソース領域４０は、Ｙ方向に延びている。
【００１６】
ベース領域３０の上には、複数のｐ＋形のコンタクト領域６０（第６半導体領域）が、選択的に設けられている。図２に表すように、複数のコンタクト領域６０は、Ｘ方向において互いに離間して設けられている。コンタクト領域６０のｐ形不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下である。
それぞれのベース領域３０の上には、複数のソース領域４０とコンタクト領域６０が設けられている。また、ソース領域４０とコンタクト領域６０は、Ｙ方向において交互に設けられている。
半導体装置１１０がオン状態のとき、電子は、ソース領域４０を通ってドリフト領域１０に注入され、正孔は、コンタクト領域６０を通ってドリフト領域１０から排出される。正孔と電子の移動度の違いを考慮すると、コンタクト領域６０のＹ方向の寸法は、ソース領域４０のＹ方向の寸法以上であることが望ましい。より望ましくは、コンタクト領域６０のＹ方向の寸法は、ソース領域４０のＹ方向の寸法の２倍以上である。
【００１７】
コレクタ領域５０が設けられた深さと同じ深さにおいて、コレクタ領域５０が設けられた領域以外の領域には、複数のｎ＋形の半導体領域５２と、複数のｎ＋形の半導体領域５４と、が設けられている。
図３に表すように、ｎ＋形の半導体領域５２は、コレクタ領域５０の間に設けられている。コレクタ領域５０とｎ＋形半導体領域５２は、Ｘ方向において交互に設けられている。ｎ＋形半導体領域５２は、Ｙ方向に延びている。ｎ＋形半導体領域５２のｎ形不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ形半導体領域１５の下であって、ｐ−形半導体領域１３が設けられた領域以外の領域には、ｎ＋形半導体領域５４が設けられている。ｎ＋形半導体領域５４のｎ形不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００１８】
コレクタ領域５０およびｎ＋形半導体領域５２と、ｎ形半導体領域１５と、の間には、ｐ−形半導体領域１３が設けられている。ｐ−形半導体領域１３のｐ形不純物濃度は、例えば、１×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下である。
ｐ−形半導体領域１３およびｎ＋形半導体領域５４は、Ｙ方向に延びている。
【００１９】
ｐ−形半導体領域１３は本実施形態に必須の構成では無いが、コレクタ電極Ｄ４からの正孔の流入を抑制するためには、設けられていることが望ましい。
ｎ＋形半導体領域５２は本実施形態に必須の構成では無いが、ｐー形半導体領域１３とコレクタ電極Ｄ４とを電気的に十分に接続するためには、設けられていることが望ましい。
ｎ＋形半導体領域５４は本実施形態に必須の構成では無いが、例えば、ＩＧＢＴをターンオフした際に、ドリフト領域１０に残存しているキャリアをより短い時間で排出するためには、設けられていることが望ましい。
【００２０】
ゲート電極Ｄ１は、ドリフト領域１０の上に選択的に設けられている。ゲート電極Ｄ１は、Ｘ方向において、ベース領域３０と並ぶように設けられている。
ゲート電極Ｄ１は、隣り合うソース領域４０の間、隣り合コンタクト領域６０の間、および隣り合うベース領域３０の間を貫通し、ドリフト領域１０にまで達している。
【００２１】
ゲート電極Ｄ１は、Ｙ方向に延びている。ゲート電極Ｄ１は、例えば、不純物が添加された多結晶シリコンである。ゲート電極Ｄ１の材料として、金属を用いることも可能である。
【００２２】
ゲート電極Ｄ１は、Ｘ方向において、ゲート絶縁膜８０（第１絶縁膜）を介してベース領域３０と対面している。ゲート電極Ｄ１は、ゲート絶縁膜８０を介して、ソース領域４０の少なくとも一部およびドリフト領域１０の一部と対面していてもよい。ゲート絶縁膜８０の材料として、例えば、酸化シリコンまたは窒化シリコンが用いられる。
【００２３】
埋め込み電極Ｄ２は、ドリフト領域１０の上に設けられている。埋め込み電極Ｄ２は、Ｘ方向において、隣り合うゲート電極Ｄ１の間に設けられている。埋め込み電極Ｄ２は、絶縁膜（第２絶縁膜）８１を介してドリフト領域１０の一部と対面している。埋め込み電極Ｄ２は、ソース領域４０と導通していてもよい。すなわち、埋め込み電極Ｄ２は、ソース電極Ｄ３と同電位でもよい。埋め込み電極Ｄ２は、ゲート電極Ｄ１に沿ってＹ方向に延びている。埋め込み電極Ｄ２は、例えばフィールドプレート電極として機能しうる。
絶縁膜８１は、埋め込み電極Ｄ２とドリフト領域１０との間以外に、埋め込み電極Ｄ２と、ｐ形半導体領域７０およびソース電極Ｄ３と、の間に設けられている。絶縁膜８１の材料として、例えば、ゲート絶縁膜８０と同じ材料を用いることが可能である。
【００２４】
埋め込み電極Ｄ２の下端は、ゲート電極Ｄ１の下端とほぼ同じ深さに位置している。したがって、埋め込み電極Ｄ２がソース領域４０と導通している場合、半導体装置１１０は、ソース電極Ｄ３の一部が、ゲート電極Ｄ１と同程度までコレクタ電極Ｄ４側に延びていることと等価な構造を有する。このような構造により、ゲート・コレクタ間容量が低減され、ゲート電位の制御性、すなわちスイッチング制御性を向上させることが可能となる。具体的には、ゲート・コレクタ間容量に起因するスイッチング速度の低下が抑制される。
【００２５】
ソース電極Ｄ３は、ソース領域４０およびコンタクト領域６０の上に設けられている。ソース電極Ｄ３は、ソース領域４０およびコンタクト領域６０に接している。ソース電極Ｄ３は、ｐ形半導体領域７０の上方、ゲート電極Ｄ１の上方および埋め込み電極Ｄ２の上方にも設けられている。ベース領域３０は、コンタクト領域６０を介してソース電極Ｄ３とオーミック接続されている。ソース電極Ｄ３は、固定電位、例えば接地電位、に接続される。
ソース電極Ｄ３は、埋め込み電極Ｄ２の上に設けられた部分Ｄ３ａを含む。
本実施形態において、部分Ｄ３ａは、隣り合うベース領域３０の間に設けられている。各々のゲート電極Ｄ１に対面するベース領域３０は、一つの埋め込み電極Ｄ２の上に設けられた部分Ｄ３ａと接触している。すなわち、複数のベース領域３０が、１つの部分Ｄ３ａを共有している。
また、部分Ｄ３ａの一部は、絶縁膜８１の一部を介してベース領域３０と対面している。すなわち、ベース領域３０は、その側部において、ソース電極Ｄ３と直接接している部分と、絶縁膜８１を介して対面している部分と、を有する。
【００２６】
ｐ形半導体領域７０は、ドリフト領域１０の上の、ベース領域３０が設けられた領域以外の領域の少なくとも一部に設けられている。ｐ形半導体領域７０は、Ｘ方向において、ゲート電極Ｄ１に対面している。Ｘ方向において隣り合うｐ形半導体領域７０の間には、ｐ形半導体領域７０に隣り合うゲート電極Ｄ１と、ゲート電極Ｄ１の間に設けられた埋め込み電極Ｄ２と、が設けられている。ｐ形半導体領域７０は、Ｚ方向（第５方向）において、コレクタ領域５０およびｎ＋形半導体領域５２と対面している。
【００２７】
ｐ形半導体領域７０と、ソース電極Ｄ３と、の間には、絶縁膜８２が設けられている。ｐ形半導体領域７０は、ソース電極Ｄ３と接していない。そのため、ドリフト領域１０に存在する正孔は、ベース領域３０を介してソース電極Ｄ３へ排出されるが、ｐ形半導体領域７０を介してはソース電極Ｄ３へ排出されない。よって、ソース電極Ｄ３に向かって流れる正孔の量が減少し、相対的にドリフト領域１０への電子の注入量が増加する。この結果、オン抵抗が低くなり、オン電圧を低減することが可能となる。ｐ形半導体領域７０のｐ形不純物濃度は、例えば、１×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下である。
なお、ｐ形半導体領域７０に隣り合う２つのゲート電極Ｄ１の間であって、ｐ形半導体領域７０のＹ方向における端部において、ｐ形半導体領域７０における正孔の蓄積を過度に妨げない範囲で、ソース電極Ｄ３と接するｐ形の半導体領域が設けられていてもよい。当該ｐ形の半導体領域がｐ形半導体領域７０における正孔の蓄積を過度に妨げないためには、当該ｐ形の半導体領域のＹ方向における寸法は、ｐ形半導体領域７０のＹ方向における寸法の１０分の１以下であることが望ましい。
【００２８】
コレクタ電極（第４電極）Ｄ４は、コレクタ領域５０およびｎ＋形半導体領域５２の下に設けられている。コレクタ電極Ｄ４は、コレクタ領域５０およびｎ＋形半導体領域５２に接している。コレクタ領域５０には、コレクタ電極Ｄ４から正孔が注入される。
【００２９】
次に、半導体装置１１０の動作について説明する。
コレクタ電極Ｄ４に電位が印加され、かつソース電極Ｄ３にコレクタ電極Ｄ４の電位よりも低い電位が印加された状態で、ゲート電極Ｄ１に閾値以上の電位を印加する。これにより、ベース領域３０におけるゲート絶縁膜８０との界面付近にチャネル（反転層）が形成される。
【００３０】
そして、例えば、ソース電極Ｄ３に接地電位または負電位を印加し、ゲート電極Ｄ１に正電位を印加する。コレクタ電極Ｄ４には、ゲート電極Ｄ１よりも高い正電位を印加する。これにより、電子がソース領域４０からチャネルを介してベース領域３０に注入され、半導体装置１１０がオン状態になる。このとき、正孔は、コレクタ領域５０からドリフト領域１０に注入される。ドリフト領域１０に注入された正孔は、ベース領域３０を通ってコンタクト領域６０からソース電極Ｄ３へ流れる。半導体装置１１０がオン状態のとき、正孔がコレクタ領域５０からドリフト領域１０に注入され、伝導度変調が生じてドリフト領域１０の抵抗が減少する。
【００３１】
その後、ゲート電極Ｄ１に閾値よりも低い電位が印加されると、ベース領域３０における反転層が消滅し、オフ状態になる。オフ状態においては、ドリフト領域１０で発生した正孔は、コンタクト領域６０を通してソース電極Ｄ３へと排出される。コンタクト領域６０により、ドリフト領域１０で発生した正孔を効率よく排出することで、破壊耐量を向上させることが可能となる。
【００３２】
半導体装置のオン電圧を低減するためには、ドリフト領域のソース電極側の領域に存在する正孔の密度を増加させる手法が有効である。ドリフト領域のソース電極側の領域に存在する正孔の密度を増加させることで、ドリフト領域への電子の流入量が増加し、オン電圧を低減させることが可能となる。本実施形態では、ゲート電極Ｄ１の一部を間引きしている。そして、ゲート電極Ｄ１が間引きされた領域（ｐ形半導体領域７０）はソース電極Ｄ３に接していない。ｐ形半導体領域７０は、ソース電極Ｄ３に接していないため、正孔は、ｐ形半導体領域７０を介してソース電極Ｄ３に排出されない。このため、ドリフト領域１０のソース電極Ｄ３側の領域に存在する正孔の密度を増加させることができる。
【００３３】
このとき、ゲート電極Ｄ１が間引きされた領域に、ｐ形半導体領域７０を設けることで、半導体装置における耐圧の低下を抑制することが可能となる。
ここで、ゲート電極Ｄ１が間引きされた領域に、ｐ形半導体領域７０が設けられておらず、ｎ形の半導体領域が設けられている形態を考える。この形態において、コレクタ電極Ｄ４にソース電極Ｄ３に対して正の電圧が印加されると、ベース領域３０とドリフト領域１０とのｐｎ界面から空乏層が広がる。空乏層は、ゲート電極Ｄ１と埋め込みＤ２の間の領域から、ゲート電極Ｄ１および埋め込み電極Ｄ２の下方に向かって広がる。このとき、図１に表す例において、埋め込み電極Ｄ２の下方では、埋め込み電極Ｄ２と、当該埋め込み電極Ｄ２に隣り合う２つのゲート電極Ｄ１と、の間から広がる空乏層は、互いに重なり、Ｚ方向に向けて延びる。これに対して、ゲート電極Ｄ１の下方では、空乏層は弧状に広がる。このため、ゲート電極Ｄ１の下方において、電界強度が高くなり、半導体装置の耐圧が低下する場合がある。
これに対して、本実施形態では、ゲート電極Ｄ１が間引きされた領域に、ｐ形半導体領域７０を設けている。ｐ形半導体領域７０を設けることで、ｐ形半導体領域７０とドリフト領域１０とのｐｎ界面からも空乏層が広がる。そして、ｐ形半導体領域７０とドリフト領域１０とのｐｎ界面からの空乏層が、ベース領域３０とドリフト領域１０とのｐｎ界面からの空乏層と、ゲート電極Ｄ１の下方において重なり、空乏層がＺ方向に延びる。このため、ゲート電極Ｄ１の下方での電界強度の上昇を抑制し、半導体装置の耐圧の低下を抑制することが可能となる。
【００３４】
一方で、ゲート電極Ｄ１を間引きし、ゲート電極Ｄ１の数を減少させると、単位面積あたりのチャネル数が減少し、ドリフト領域１０への絶対的な電子の注入量が減少してしまう。
そこで、半導体装置のオン電圧をさらに低減させるためには、ゲート電極Ｄ１同士の間隔、あるいはゲート電極Ｄ１と電極Ｄ２との間隔、を小さくし、単位面積あたりのゲート電極Ｄ１の数を増加させることが好ましい。こうすると、単位面積あたりのチャネル数が増加し、ドリフト領域１０への電子の注入量が増加し、オン電圧を低減することができる。
また、電極同士の間隔（ゲート電極Ｄ１同士の間隔、あるいはゲート電極Ｄ１と電極Ｄ２との間隔）を狭くすることで、正孔がソース電極Ｄ３に排出され難くなる。この結果、ドリフト領域１０に注入される相対的な電子の密度を増加させることができる。
【００３５】
しかしながら、電極同士の間隔を狭くしていくと、ソース電極Ｄ３とコンタクト領域６０との接触面積が小さくなり、ベース領域３０とソース電極Ｄ３との間の電気的接続が十分にとれなくなるという問題が新たに生じる。
ベース領域３０とソース電極Ｄ３との電気的接続が十分でないと、ベース領域３０がソース電極Ｄ３と同電位とならず、ベース領域３０の電位が不安定になる。その結果、ベース領域３０に形成されるチャネルが不安定となり、ベース領域３０への電子の供給量が減少するといった問題が生じうる。
【００３６】
これに対して、本実施形態では、ベース領域３０がソース電極Ｄ３と直接接する構造を有している。ベース領域３０は、その側部において、ソース電極Ｄ３と直接接している。
このため、ゲート電極Ｄ１と埋め込み電極Ｄ２との間隔が小さい場合においても、ベース領域３０を、ソース電極Ｄ３と、十分に電気的に接続させ、ベース領域３０の電位を安定させることが可能となる。この結果、ベース領域３０に形成されるチャネルを安定させることができる。
【００３７】
以上の通り、本実施形態では、ゲート電極Ｄ１を間引いた領域に、ソース電極Ｄ３と接していないｐ形半導体領域７０を設けることで、ゲート電極Ｄ１下方における電界強度の上昇を抑制しつつ、ドリフト領域１０のソース電極Ｄ３側の領域に存在する正孔の密度を高めることができる。
そして、ベース領域３０がソース電極Ｄ３と接することで、ゲート電極Ｄ１を間引いた場合であっても、チャネル密度の減少を抑えつつ、ベース領域３０への電子の供給を安定させることが可能となる。
この結果、半導体装置の耐圧の低下を抑制しつつ、ドリフト領域１０におけるキャリアの密度が増加させて、半導体装置のオン電圧を大きく低減させることが可能となる。
【００３８】
また、複数のベース領域３０が、部分Ｄ３ａを共有することで、ベース領域３０をソース電極Ｄ３と接触させるために必要な埋め込み電極Ｄ２および部分３Ｄａの数を減らし、チャネル密度を高めることが可能となる。
【００３９】
また、絶縁膜８１が、ベース領域３０とソース電極Ｄ３（部分Ｄ３ａ）との間まで延びていることで、チャネルを安定させ、ベース領域３０への電子の供給を安定させることが可能となる。
これは、以下の理由による。
埋め込み電極Ｄ２が固定電位に接続された際、ドリフト領域１０の埋め込み電極Ｄ２と対面する領域には、反転層（電子の蓄積領域）が形成される。この反転層には電子が蓄積される。反転層とソース電極Ｄ３との間の距離が短くなると、電子が反転層からソース電極Ｄ３に流れてしまい、半導体装置が正常に動作しない可能性が生じる。絶縁膜８１が、ベース領域３０とソース電極Ｄ３との間まで延びていることで、ソース電極Ｄ３とドリフト領域１０の反転層とを十分に離間させることができる。
【００４０】
（第２実施形態）
図４および図５は、第２実施形態に係る半導体装置の構成を表す断面図である。
図５は、図４の断面図における、Ａ−Ａ´断面図である。
図４は、図５の断面図における、Ｂ−Ｂ´断面図である。
【００４１】
本実施形態に係る半導体装置１２０は、第１の実施形態に係る半導体装置１１０と比較して、ゲート電極Ｄ１と埋め込み電極Ｄ２との間の位置関係が異なる。
ｐ形半導体領域７０は、ドリフト領域１０の上であって、埋め込み電極Ｄ２に対面する位置に設けられている。Ｘ方向において隣り合うｐ形半導体領域７０の間には、ｐ形半導体領域７０に隣り合う埋め込み電極Ｄ２と、埋め込み電極Ｄ２の間に設けられたゲート電極Ｄ１と、が設けられている。
【００４２】
前述のとおり、半導体装置のオン状態では、ｐ形半導体領域７０はソース電極Ｄ３と接していないため、ｐ形半導体領域７０に正孔が蓄積される。このため、ｐ形半導体領域７０とゲート電極Ｄ１とが対面していると、ｐ形半導体領域７０に蓄積された正孔によりゲート電極Ｄ１に負電荷が誘起され、ゲート電極Ｄ１に負性容量が生じる場合がある。ゲート電極Ｄ１に負性容量が生じると、半導体装置をスイッチングした際のゲート電極Ｄ１の電圧の発振や、半導体装置をターンオンした際の過電流などが生じ、半導体装置の破壊に至る場合がある。従って、ゲート電極Ｄ１に誘起される負電荷は、小さいことが望ましい。
【００４３】
本実施形態では、ｐ形半導体領域７０と対面する位置に埋め込み電極Ｄ２を設けている。第１実施形態においては、ｐ形半導体領域７０とゲート電極Ｄ１との間の距離が、ｐ形半導体領域７０と埋め込み電極Ｄ２との間の距離よりも短かった。これに対して、本実施形態では、ｐ形半導体領域７０とゲート電極Ｄ１との間の距離が、ｐ形半導体領域７０と埋め込み電極Ｄ２との間の距離よりも長い。
【００４４】
このため、ｐ形半導体領域７０に蓄積された正孔によって生じるゲート電極Ｄ１への負電荷の誘起を抑制することが可能となる。
【００４５】
また、本実施形態においても、第１の実施形態と同様に、ｐ形半導体領域７０を設け、ベース領域３０とソース電極Ｄ３とを直接接触させているため、半導体装置の耐圧の低下を抑制しつつ、オン電圧を大きく低減させることが可能となる。
【００４６】
（第３実施形態）
図６、図７、および図８は、第３実施形態に係る半導体装置を表す断面図である。
図７は、図６の断面図における、Ａ−Ａ´断面図である。
図８は、図６の断面図における、Ｂ−Ｂ´断面図である。
図６は、図７の断面図における、Ｃ−Ｃ´断面図である。
図６は、図８の断面図における、Ｃ−Ｃ´断面図でもある。
【００４７】
本実施形態に係る半導体装置１３０は、第２実施形態に係る半導体装置１２０と比較して、ｐ−形半導体領域１３、コレクタ領域５０、ｎ＋形半導体領域５２、およびｎ＋形半導体領域５４と、ゲート電極Ｄ１と、の間の位置関係が異なる。
本実施形態では、図８に表すように、ｎ＋形半導体領域５２、およびｎ＋形半導体領域５４は、Ｘ方向に延びている。また、ｎ＋形半導体領域５２とコレクタ領域５０は、Ｙ方向に交互に設けられている。
一方で、ゲート電極Ｄ１は、Ｙ方向において複数設けられており、Ｘ方向に延びている。
すなわち、ゲート電極Ｄ１が複数設けられている方向は、ｎ＋形半導体領域５２とｎ＋形半導体領域５４が交互に設けられている方向と直交している。
なお、以降では、説明を容易とするために、ｎ＋形半導体領域５２およびｎ＋形半導体領域５４をまとめて下部構造と称する。
【００４８】
このような構成を採用することで、ゲート電極Ｄ１が複数設けられている方向が、ｎ＋形半導体領域５２およびｎ＋形半導体領域５４が交互に設けられている方向と同じ場合に比べて、コレクタ電極Ｄ４とソース電極Ｄ３との間のキャリアの移動が、ゲート電極Ｄ１と下部構造との位置関係による影響を受けにくくなり、半導体装置における動作を安定させることが可能となる。
なお、ゲート電極Ｄ１が複数設けられている方向は、ｎ＋形半導体領域５２およびｎ＋形半導体領域５４が交互に設けられている方向と、直交することが最も望ましい。しかし、ゲート電極Ｄ１が複数設けられている方向が、ｎ＋形半導体領域５２およびｎ＋形半導体領域５４が交互に設けられている方向と交差していれば、上述した効果を得ることが可能である。すなわち、ゲート電極Ｄ１が延びている方向を第１方向とし、上部構造が延びている第１方向に対して直交する方向を第２方向とする。そして、ｎ＋形半導体領域５２とコレクタ領域５０が延びている方向を第３方向とし、下部構造が延びている第３方向に対して直交する方向を第４方向とする。このとき、第１方向と第３方向が交差していれば、上部構造と下部構造との位置関係による、コレクタ電極Ｄ４とソース電極Ｄ３との間のキャリアの移動への影響を低減することができる。
【００４９】
また、本実施形態においても、第１実施形態および第２実施形態と同様に、ｐ形半導体領域７０を設け、ベース領域３０とソース電極Ｄ３とを直接接触させることで、半導体装置の耐圧の低下を抑制しつつ、オン電圧を大きく低減させることが可能となる。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５１】
１０…ドリフト領域  １３…ｐ−形半導体領域  １５…ｎ形半導体領域  ３０…ベース領域  ４０…ソース領域  ５０…コレクタ領域  ５２…ｎ＋形半導体領域  ５４…ｎ＋形半導体領域  ６０…コンタクト領域  ７０…ｐ形半導体領域  ８０…ゲート絶縁膜  ８１…絶縁膜  ８２…絶縁膜  １１０、１２０、１３０…半導体装置  Ｄ１…ゲート電極  Ｄ２…埋め込み電極  Ｄ３…ソース電極  Ｄ４…コレクタ電極
【図１】
2016058428.tif 000003
【図２】
2016058428.tif 000004
【図３】
2016058428.tif 000005
【図４】
2016058428.tif 000006
【図５】
2016058428.tif 000007
【図６】
2016058428.tif 000008
【図７】
2016058428.tif 000009
【図８】
2016058428.tif 000010