(57)【要約】【課題】スプリアス及び位相雑音を低減する。【解決手段】実施形態によれば、局部発振器は、デジタル制御発振器と、周波数逓倍器と、位相データ生成器と、減算器と、移動平均フィルタと、ループフィルタと、を備える。前記周波数逓倍器は、基準信号の周波数をＮ（Ｎは２以上の整数）逓倍して逓倍基準信号を生成する。前記位相データ生成器は、前記逓倍基準信号に同期して、前記発振信号の位相データを出力する。前記減算器は、前記発振周波数を設定するための基準位相データから前記位相データを減算し、減算結果を第１位相誤差データとして出力する。前記移動平均フィルタは、前記逓倍基準信号に同期して、（Ｎ−１）個前から現在までの前記第１位相誤差データの移動平均を第２位相誤差データとして出力する。前記ループフィルタは、前記第２位相誤差データをフィルタリングして発振器制御値を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル値である発振器制御値により発振信号の発振周波数を制御可能であるデジタル制御発振器と、
基準信号の周波数をＮ（Ｎは２以上の整数）逓倍して逓倍基準信号を生成する周波数逓倍器と、
前記逓倍基準信号に同期して、前記発振信号のデジタル値の位相データを出力する位相データ生成器と、
前記発振周波数を設定するための基準位相データから前記位相データを減算し、減算結果を第１位相誤差データとして出力する減算器と、
前記逓倍基準信号に同期して、（Ｎ−１）個前から現在までの前記第１位相誤差データの移動平均を第２位相誤差データとして出力する移動平均フィルタと、
前記第２位相誤差データをフィルタリングして前記発振器制御値を出力するループフィルタと、を備える
ことを特徴とする局部発振器。
【請求項２】
前記基準信号の１周期をＴとして、当該１周期Ｔ内の前記逓倍基準信号の各周期と、Ｔ／Ｎと、の差の総和は０である、ことを特徴とする請求項１に記載の局部発振器。
【請求項３】
前記移動平均フィルタは、
前記逓倍基準信号に同期して前記第１位相誤差データを遅延させる（Ｎ−１）段の遅延回路と、
現在の前記第１位相誤差データと、前記遅延回路の出力データと、の総和を算出する加算器と、
前記総和の１／Ｎを前記第２位相誤差データとして出力する除算器と、を有する
ことを特徴とする請求項１又は請求項２に記載の局部発振器。
【請求項４】
デジタル値である発振器制御値により発振信号の発振周波数を制御可能であるデジタル制御発振器と、
基準信号の周波数を２逓倍して逓倍基準信号を出力する周波数逓倍器と、
前記逓倍基準信号に同期して、前記発振信号のデジタル値の位相データを出力する位相データ生成器と、
前記発振周波数を設定するための第１設定周波数データに補正データを加算して、加算結果を第２設定周波数データとして出力する加算器と、
前記逓倍基準信号に同期して、前記第２設定周波数データを累積して基準位相データを出力するアキュムレータと、
前記基準位相データから前記位相データを減算して、減算結果を位相誤差データとして出力する減算器と、
前記位相誤差データをフィルタリングして前記発振器制御値を出力するループフィルタと、
前記基準信号に応じて＋１又は−１を前記位相誤差データに乗算し、乗算結果を第１データとして出力する第１乗算器と、
前記第１データをフィルタリングして第２データを出力するローパスフィルタと、
前記第２データの絶対値を位相オフセットデータとして出力する絶対値算出回路と、
所定の時間が経過するまで０を第３データとして出力し、前記所定の時間が経過した後、前記位相オフセットデータを前記第３データとして出力する制御部と、
前記基準信号に応じて＋１又は−１を前記第３データに乗算し、乗算結果を前記補正データとして出力する第２乗算器と、を備える
ことを特徴とする局部発振器。
【請求項５】
前記所定の時間は、前記発振周波数が安定する時間であるロックアップタイムより長い、ことを特徴とする請求項４に記載の局部発振器。
【請求項６】
前記基準信号に応じて選択した＋１又は−１を前記第１乗算器及び前記第２乗算器に出力するマルチプレクサを備える、ことを特徴とする請求項４又は請求項５に記載の局部発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、局部発振器に関する。
【背景技術】
【０００２】
近年、無線通信装置等において、ＰＬＬ（Phase Locked Loop）回路の制御信号をすべてデジタル化したＡＤＰＬＬ（All Digital PLL）回路が局部発振器として用いられている。このような局部発振器において、基準信号の周波数を周波数逓倍器で逓倍し、逓倍された基準信号を用いてＰＬＬ動作させることにより、ループ帯域を広く設定することができる。これにより、位相雑音を低減できる。
【０００３】
しかし、一般的には基準信号のデューティ比は５０％ではないため、逓倍された基準信号に位相オフセットが生じる。これにより、逓倍された基準信号は、基準信号の周波数成分も含んでしまう。そのため、基準信号の周波数に対応したスプリアスが発振周波数の近傍に発生する。このようなスプリアスは低減する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第０９／１０１８９７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、スプリアス及び位相雑音を低減できる局部発振器を提供することである。
【課題を解決するための手段】
【０００６】
実施形態によれば、局部発振器は、デジタル制御発振器と、周波数逓倍器と、位相データ生成器と、減算器と、移動平均フィルタと、ループフィルタと、を備える。前記デジタル制御発振器は、デジタル値である発振器制御値により発振信号の発振周波数を制御可能である。前記周波数逓倍器は、基準信号の周波数をＮ（Ｎは２以上の整数）逓倍して逓倍基準信号を生成する。前記位相データ生成器は、前記逓倍基準信号に同期して、前記発振信号のデジタル値の位相データを出力する。前記減算器は、前記発振周波数を設定するための基準位相データから前記位相データを減算し、減算結果を第１位相誤差データとして出力する。前記移動平均フィルタは、前記逓倍基準信号に同期して、（Ｎ−１）個前から現在までの前記第１位相誤差データの移動平均を第２位相誤差データとして出力する。前記ループフィルタは、前記第２位相誤差データをフィルタリングして前記発振器制御値を出力する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る局部発振器の概略的な構成を示すブロック図である。
【図２】（Ａ）は、図１の移動平均フィルタの概略的な構成を示すブロック図であり、（Ｂ）は、Ｎ＝２である場合の図１の移動平均フィルタの概略的な構成を示すブロック図である。
【図３】Ｎ＝２である場合の図１の局部発振器のタイミングチャートである。
【図４】第２の実施形態に係る局部発振器の概略的な構成を示すブロック図である。
【図５】図４の局部発振器のタイミングチャートである。
【図６】比較例の局部発振器を説明する図である。
【発明を実施するための形態】
【０００８】
以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る局部発振器（ＡＤＰＬＬ回路）１００の概略的な構成を示すブロック図である。図１に示すように、局部発振器１００は、デジタル制御発振器１１と、周波数逓倍器１２と、位相データ生成器（位相量子化器：Phase Quantizer）１３と、アキュムレータ１４と、減算器１５と、移動平均フィルタ（Moving Average Filter）１６と、ループフィルタ（Digital Loop Filter）１７と、を備える。デジタル制御発振器１１以外の構成要素は、デジタル回路である。周波数逓倍器１２は、アナログ回路であってもよい。
【００１０】
デジタル制御発振器１１は、デジタル値である発振器制御値ＯＴＷにより発振信号ＣＫＶの発振周波数ＦＣＫＶを離散的に制御可能である。
【００１１】
周波数逓倍器１２は、基準信号ＲＥＦの周波数ＦＲＥＦをＮ（Ｎは２以上の整数）逓倍して逓倍基準信号ＲＥＦｘＮを生成する。
【００１２】
位相データ生成器１３は、逓倍基準信号ＲＥＦｘＮに同期して、発振信号ＣＫＶのデジタル値の位相データＰＤを出力する。例えば、PLLが定常状態において、発振周波数ＦＣＫＶが１０ＭＨｚであり、逓倍基準信号ＲＥＦｘＮの周波数ＦＲＥＦｘＮが２ＭＨｚであり、基準信号ＲＥＦのデューティ比が５０％である場合、位相データ生成器１３は、逓倍基準信号ＲＥＦｘＮの立ち上がり毎に、位相データＰＤとして概ね５，１０，１５，・・・を順番に出力する。この周波数の例であっても、基準信号ＲＥＦのデューティ比が５０％ではない場合、位相データＰＤは異なる値となる。
【００１３】
アキュムレータ１４は、逓倍基準信号ＲＥＦｘＮに同期して設定周波数データＦＣＷを累積して、発振周波数ＦＣＫＶを設定するための基準位相データＰＲとして出力する。設定周波数データＦＣＷは、発振周波数ＦＣＫＶを設定するためのデータであり、設定周波数を逓倍基準信号ＲＥＦｘＮの周波数ＦＲＥＦｘＮで除算して得られる。例えば、設定周波数が１０ＭＨｚであり、周波数ＦＲＥＦｘＮが２ＭＨｚである場合、設定周波数データＦＣＷは５である。この場合、アキュムレータ１４は、逓倍基準信号ＲＥＦｘＮの立ち上がり毎に、基準位相データＰＲとして５，１０，１５，・・・を順番に出力する。基準位相データＰＲは、基準信号ＲＥＦのデューティ比には依存しない。
【００１４】
減算器１５は、基準位相データＰＲから位相データＰＤを減算し、減算結果を第１位相誤差データＰＥとして出力する。上述した数値例では、減算器１５は、逓倍基準信号ＲＥＦｘＮの立ち上がり毎に、第１位相誤差データＰＥとして概ね０，０，０，・・・を順番に出力する。
【００１５】
移動平均フィルタ１６は、逓倍基準信号ＲＥＦｘＮに同期して、（Ｎ−１）個前から現在までの第１位相誤差データＰＥの移動平均を第２位相誤差データＰＥａとして出力する。
【００１６】
ループフィルタ１７は、ローパスフィルタとして動作し、逓倍基準信号ＲＥＦｘＮに同期して、第２位相誤差データＰＥａをフィルタリングして発振器制御値ＯＴＷを出力する。逓倍基準信号ＲＥＦｘＮの周波数ＦＲＥＦｘＮが高い程、ループフィルタ１７のカットオフ周波数は高く設定される。
【００１７】
このように、位相データ生成器１３、アキュムレータ１４、移動平均フィルタ１６及びループフィルタ１７は、逓倍基準信号ＲＥＦｘＮに同期して動作する。そのため、基準信号ＲＥＦに同期して動作する場合よりも量子化雑音を低減できる。
【００１８】
図２（Ａ）は、図１の移動平均フィルタ１６の概略的な構成を示すブロック図である。図２（Ａ）に示すように、移動平均フィルタ１６は、（Ｎ−１）段の遅延回路２１と、加算器２３と、除算器２４と、を有する。
【００１９】
遅延回路２１は、直列接続された（Ｎ−１）個の遅延素子２２を有し、逓倍基準信号ＲＥＦｘＮに同期して第１位相誤差データＰＥを遅延させ、（Ｎ−１）個の出力データＰＥ＿１〜ＰＥ＿Ｎ−１を出力する。例えば、出力データＰＥ＿Ｎ−１は、（Ｎ−１）個前、即ち（Ｎ−１）クロック前の第１位相誤差データＰＥであり、出力データＰＥ＿１は、１個前、即ち１クロック前の第１位相誤差データＰＥである。
【００２０】
加算器２３は、現在の第１位相誤差データＰＥ＿０と、遅延回路２１の出力データＰＥ＿１〜ＰＥ＿Ｎ−１と、の総和を算出する。
【００２１】
除算器２４は、加算器２３で算出された総和の１／Ｎを第２位相誤差データＰＥａとして出力する。従って、第２位相誤差データＰＥａ＝（ＰＥ＿０＋ＰＥ＿１＋・・・＋ＰＥ＿Ｎ−１）／Ｎである。
【００２２】
次に、図２（Ｂ）及び図３を参照して、Ｎ＝２である場合の局部発振器１００の動作を説明する。
【００２３】
図２（Ｂ）は、Ｎ＝２である場合の図１の移動平均フィルタ１６の概略的な構成を示すブロック図である。図２（Ｂ）に示すように、１段の遅延回路２１は、出力データＰＥ＿１を出力する。従って、第２位相誤差データＰＥａ＝（ＰＥ＿０＋ＰＥ＿１）／２である。
【００２４】
図３は、Ｎ＝２である場合の図１の局部発振器１００のタイミングチャートである。図３に示すように、基準信号ＲＥＦの周期をＴ（秒）とする。基準信号ＲＥＦのデューティ比が５０％である理想的な場合には、基準信号ＲＥＦの周波数ＦＲＥＦを２逓倍した逓倍基準信号ＲＥＦｘ２の周期は、Ｔ／２となる。
【００２５】
しかし、現実的には、基準信号ＲＥＦのデューティ比は５０％ではないため、逓倍基準信号ＲＥＦｘ２の各周期は、Ｔ／２に対する誤差を有する。基準信号ＲＥＦの１周期Ｔ内の逓倍基準信号ＲＥＦｘ２の各周期と、理想的な周期Ｔ／２と、の差をそれぞれ誤差ΔＴ１，ΔＴ２として、１周期Ｔ内の逓倍基準信号ＲＥＦｘ２の各周期は、Ｔ／２＋ΔＴ１、Ｔ／２＋ΔＴ２と表せる。
【００２６】
ここで、基準信号ＲＥＦの周期Ｔの揺らぎは十分に小さいので、周期Ｔは一定であると考えることができる。よって、（Ｔ／２＋ΔＴ１）＋（Ｔ／２＋ΔＴ２）＝Ｔが常に成り立つ。つまり、基準信号ＲＥＦの１周期Ｔ内において、逓倍により発生する誤差ΔＴ１，ΔＴ２の総和は、常に０である。
【００２７】
そのため、基準信号ＲＥＦのデューティ比が５０％である理想的な場合の逓倍基準信号ＲＥＦｘ２の各周期における第１位相誤差データＰＥを基準位相誤差データＰＥ（ｔｎ）として（ｎは０以上の整数）、位相オフセットを有する逓倍基準信号ＲＥＦｘ２の各周期における第１位相誤差データＰＥと、基準位相誤差データＰＥ（ｔｎ）と、の差をそれぞれ誤差ΔＰ１，ΔＰ２とすると、基準信号ＲＥＦの１周期Ｔ内において、誤差ΔＰ１，ΔＰ２の総和も０になる。
【００２８】
従って、１個前（１クロック前）から現在までの第１位相誤差データＰＥの移動平均（即ち第２位相誤差データＰＥａ）は、例えば、（（ＰＥ（ｔ１）＋ΔＰ１）＋（ＰＥ（ｔ２）＋ΔＰ２））／２＝（ＰＥ（ｔ１）＋ＰＥ（ｔ２））／２＝ＰＥａ（ｔ２）となり、位相オフセットによる位相誤差によらず２クロックの平均誤差となる。
【００２９】
即ち、位相オフセットによる誤差ΔＰ１，ΔＰ２を含まない第２位相誤差データＰＥａを得ることができる。そのため、第２位相誤差データＰＥａに基づいて発振周波数ＦＣＶを制御することによって、基準信号ＲＥＦの周波数ＦＲＥＦに対応したスプリアスの発生を抑制できる。
【００３０】
以上では説明を明確化するために２逓倍の場合について説明したが、Ｎ逓倍の場合であっても同様である。即ち、基準信号ＲＥＦの１周期Ｔ内の逓倍基準信号ＲＥＦｘＮの各周期と、Ｔ／Ｎと、の差（誤差ΔＴ１〜ΔＴＮ）の総和は０である。
【００３１】
そのため、逓倍基準信号ＲＥＦｘＮの各周期における第１位相誤差データＰＥと、基準位相誤差データＰＥ（ｔｎ）と、の差を誤差ΔＰ１〜ΔＰＮとすると、誤差ΔＰ１〜ΔＰＮの総和も０になる。
【００３２】
従って、（Ｎ−１）個前から現在までの第１位相誤差データＰＥの移動平均（即ち第２位相誤差データＰＥａ）は、例えば、（（ＰＥ（ｔ１）＋ΔＰ１）＋・・・＋（ＰＥ（ｔｎ）＋ΔＰＮ））／Ｎ＝ＰＥａ（ｔｎ）となり、位相オフセットによる誤差ΔＰ１〜ΔＰＮを排除できる。
【００３３】
以上で説明したように、本実施形態によれば、（Ｎ−１）個前から現在までの第１位相誤差データＰＥの移動平均を第２位相誤差データＰＥａとして出力する移動平均フィルタ１６を備えている。これにより、位相オフセットによる誤差ΔＰ１〜ΔＰＮを含まない第２位相誤差データＰＥａを得ることができる。そのため、第２位相誤差データＰＥａに基づいて発振周波数ＦＣＶを制御することによって、基準信号ＲＥＦの周波数ＦＲＥＦに対応したスプリアスの発生を抑制できる。
【００３４】
また、逓倍基準信号ＲＥＦｘＮに同期してＰＬＬ動作させるため、基準信号ＲＥＦを用いる場合と比較して、ループ帯域を広げることができると共に量子化雑音も低減できる。従って、位相雑音も低減できる。
【００３５】
このように、移動平均フィルタ１６を追加した簡単な構成で、スプリアス及び位相雑音を低減できる。
【００３６】
（比較例）
ここで、本発明者が知得する比較例の局部発振器について説明する。
【００３７】
図６は、比較例の局部発振器を説明する図である。比較例の局部発振器は、アナログＰＬＬ回路であり、周波数逓倍器１２Ｘにおいて基準信号ＲＥＦの立ち下がりの遅延を調整することによって、基準信号ＲＥＦのデューティ比を制御する。この制御は、例えば、周波数逓倍器１２Ｘの電流をアナログ回路（図示せず）で調整することによって行う。これにより、基準信号ＲＥＦのデューティ比を５０％に近づけることができるため、逓倍基準信号ＦＲＥＦｘ２の位相オフセットを低減できる。従って、基準信号ＲＥＦの周波数に対応したスプリアスの発生を抑制できる。このようなアナログ回路による調整は、大面積を必要とする。
【００３８】
第１の実施形態及び後述する第２の実施形態では、このようなアナログ回路を用いずに、デジタル回路によってスプリアスの発生を抑制できる。
【００３９】
（第２の実施形態）
第２の実施形態では、位相オフセットにより発生した位相誤差データＰＥのずれ量を検出し、検出されたずれ量を用いて第１設定周波数データＦＣＷを補正している。
【００４０】
図４は、第２の実施形態に係る局部発振器１００Ａの概略的な構成を示すブロック図である。図４では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００４１】
図４に示すように、この局部発振器１００Ａは、デジタル制御発振器１１と、周波数逓倍器（Doubler）１２Ａと、位相データ生成器（位相量子化器）１３Ａと、アキュムレータ１４Ａと、加算器３１と、減算器１５Ａと、ループフィルタ１７Ａと、マルチプレクサ３２と、第１乗算器３３と、ローパスフィルタ３４と、絶対値算出回路３５と、制御部３６と、第２乗算器３７と、を備える。デジタル制御発振器１１以外の構成要素は、デジタル回路である。周波数逓倍器１２Ａは、アナログ回路であってもよい。
【００４２】
周波数逓倍器１２Ａは、基準信号ＲＥＦの周波数ＦＲＥＦを２逓倍して逓倍基準信号ＲＥＦｘ２を出力する。
【００４３】
位相データ生成器１３Ａは、逓倍基準信号ＲＥＦｘ２に同期して、発振信号ＣＫＶのデジタル値の位相データＰＤを出力する。
【００４４】
加算器３１は、発振周波数ＦＣＫＶを設定するための第１設定周波数データＦＣＷに補正データＣを加算して、加算結果を第２設定周波数データＦＣＷｃとして出力する。第１設定周波数データＦＣＷは、設定周波数を逓倍基準信号ＲＥＦｘ２の周波数ＦＲＥＦｘ２で除算して得られる。
【００４５】
アキュムレータ１４Ａは、逓倍基準信号ＲＥＦｘ２に同期して、第２設定周波数データＦＣＷｃを累積して基準位相データＰＲを出力する。
【００４６】
減算器１５Ａは、基準位相データＰＲから位相データＰＤを減算して、減算結果を位相誤差データＰＥとして出力する。
【００４７】
ループフィルタ１７Ａは、ローパスフィルタとして動作し、逓倍基準信号ＲＥＦｘ２に同期して、位相誤差データＰＥをフィルタリングして発振器制御値ＯＴＷを出力する。
【００４８】
マルチプレクサ３２は、基準信号ＲＥＦに応じて選択した＋１又は−１を、第１乗算器３３及び第２乗算器３７に出力する。具体的には、マルチプレクサ３２は、基準信号ＲＥＦの論理に応じて＋１又は−１を選択する。例えば、マルチプレクサ３２は、基準信号ＲＥＦが“１”（ハイレベル）の時に＋１を選択し、基準信号ＲＥＦが“０”（ローレベル）の時に−１を選択してもよい。また、論理は逆でもよい。
【００４９】
第１乗算器３３は、マルチプレクサ３２から出力された＋１又は−１を位相誤差データＰＥに乗算し、乗算結果を第１データＡとして出力する。つまり、第１乗算器３３は、基準信号ＲＥＦに応じて＋１又は−１を位相誤差データＰＥに乗算する。
【００５０】
ローパスフィルタ３４は、逓倍基準信号ＲＥＦｘ２に同期して、第１データＡをフィルタリングして第２データＡｆを出力する。
【００５１】
絶対値算出回路３５は、第２データＡｆの絶対値を位相オフセットデータＰＯとして出力する。
【００５２】
制御部３６は、局部発振器１００Ａが起動されてから所定の時間が経過するまで０を第３データＢとして出力し、所定の時間が経過した後、絶対値算出回路３５から供給された位相オフセットデータＰＯを第３データＢとして出力する。所定の時間は、発振周波数ＦＣＫＶが安定する時間であるロックアップタイムより長い。
【００５３】
第２乗算器３７は、マルチプレクサ３２から出力された＋１又は−１を第３データＢに乗算し、乗算結果を補正データＣとして出力する。つまり、第２乗算器３７は、基準信号ＲＥＦに応じて＋１又は−１を第３データＢに乗算する。
【００５４】
図５は、図４の局部発振器１００Ａのタイミングチャートである。図５は、第３データＢとして初期値の０が出力され、局部発振器１００Ａがロックしている状態を示している。
【００５５】
図示する例では、基準信号ＲＥＦのデューティ比は５０％からずれている。従って、逓倍基準信号ＲＥＦｘ２は、位相オフセットを有している。ロック状態においても、逓倍基準信号ＲＥＦｘ２の位相オフセットに応じて位相データＰＤの増加量が増減するため、位相誤差データＰＥは、逓倍基準信号ＲＥＦｘ２の周期毎に正又は負に交互に変化する。図示する例では、位相誤差データＰＥは、基準信号ＲＥＦがハイレベルの時に正になり、基準信号ＲＥＦがローレベルの時に負になる。位相誤差データＰＥの正又は負へのずれ量は、位相オフセットに対応する。この状態では、基準信号ＲＥＦの周波数ＦＲＥＦに対応したスプリアスが発生する。
【００５６】
第１乗算器３３は、基準信号ＲＥＦに応じて＋１又は−１を位相誤差データＰＥに乗算するので、位相オフセットに対応した第１データＡを得ることができる。図示する例では、基準信号ＲＥＦがハイレベルの時、第１乗算器３３は正の位相誤差データＰＥに＋１を乗算する。基準信号ＲＥＦがローレベルの時、第１乗算器３３は負の位相誤差データＰＥに−１を乗算する。これにより、正の第１データＡが得られる。マルチプレクサ３２の設定によっては、負の第１データＡが得られる場合もある。
【００５７】
ローパスフィルタ３４は、第１データＡの変動を除去し、第２データＡｆを出力する。局部発振器１００Ａがロックしている状態では位相誤差データＰＥの平均値は０であるため、第２データＡｆとして、位相オフセットの大きさを表すデータが残る。
【００５８】
絶対値算出回路３５は、第２データＡｆの絶対値を位相オフセットデータＰＯとして出力するので、第１データＡが負の場合であっても正の位相オフセットデータＰＯが得られる。
【００５９】
次に、所定の時間が経過して位相オフセットデータＰＯが安定した後、制御部３６は、安定した位相オフセットデータＰＯを保持して、保持された値を第３データＢとして出力する。加算器３１は、基準信号ＲＥＦに同期して、第１設定周波数データＦＣＷへの位相オフセットデータＰＯの加算と、第１設定周波数データＦＣＷからの位相オフセットデータＰＯの減算と、を交互に繰り返す。これにより、位相オフセットに応じた位相データＰＤの増加量の増減に合わせて第２設定周波数データＦＣＷｃも増減させることができる。そのため、基準位相データＰＲは、位相データＰＤにほぼ一致するように補正され、位相オフセットにより発生した位相誤差データＰＥのずれは補正される。つまり、デューティ比が５０％である場合と同じ位相誤差データＰＥが得られる。従って、基準信号ＲＥＦの周波数ＦＲＥＦに対応したスプリアスを抑制できる。
【００６０】
以上で説明したように、本実施形態によれば、基準信号ＲＥＦに応じて＋１又は−１を位相誤差データＰＥに乗算し、乗算結果に基づく位相オフセットデータＰＯを第１設定周波数データＦＣＷに交互に加算又は減算している。これにより、逓倍基準信号ＲＥＦｘ２の位相オフセットにより発生した位相誤差データＰＥのずれを補正することができる。従って、基準信号ＲＥＦの周波数ＦＲＥＦに対応したスプリアスの発生を抑制できる。
【００６１】
また、逓倍基準信号ＲＥＦｘ２に同期してＰＬＬ動作させるため、基準信号ＲＥＦを用いる場合と比較して、ループ帯域を広げることができると共に量子化雑音も低減できる。従って、位相雑音も低減できる。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１１  デジタル制御発振器
１２，１２Ａ  周波数逓倍器
１３，１３Ａ  位相データ生成器
１４，１４Ａ  アキュムレータ
１５，１５Ａ  減算器
１６  移動平均フィルタ
１７，１７Ａ  ループフィルタ
２１  遅延回路
２２  遅延素子
２３  加算器
２４  除算器
３１  加算器
３２  マルチプレクサ
３３  第１乗算器
３４  ローパスフィルタ
３５  絶対値算出回路
３６  制御部
３７  第２乗算器
１００，１００Ａ  局部発振器
【図１】
2016127566.tif 000003
【図２】
2016127566.tif 000004
【図３】
2016127566.tif 000005
【図４】
2016127566.tif 000006
【図５】
2016127566.tif 000007
【図６】
2016127566.tif 000008