(57)【要約】【課題】セットアップ時間やホールド時間の正確な測定を可能とする。【解決手段】チップセレクト信号ＣＳＢに基づいて内部信号ＰＣＳＡＤＤ０Ｔ，ＰＣＳＣＭＤ０Ｔを生成する入力初段回路５２と、内部信号ＰＣＳＡＤＤＬＴが活性レベルであることを条件として、内部クロック信号ＰＣＬＫＴに同期してアドレス信号をラッチするアドレスラッチ回路８１と、内部信号ＰＣＳＣＭＤ０Ｔが活性レベルであることを条件として、コマンド信号ＣＭＤをデコードするコマンドデコーダ８０と、テスト信号ＴＣＭＤＭＥＡＳＴに応答してアドレスラッチ回路８１に入力される内部信号ＰＣＳＡＤＤＬＴを活性レベルに固定する調整回路９１と、テスト信号ＴＡＤＤＭＥＡＳＴに応答して、コマンドデコーダ８０に入力される内部信号ＰＣＳＣＭＤＴを活性レベルに固定する調整回路９２とを備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
外部から入力される第１の外部信号に基づいて第１及び第２の内部信号を生成する第１の入力初段回路と、
外部から入力される第２の外部信号に基づいて第３の内部信号を生成する第２の入力初段回路と、
外部から入力される第３の外部信号に基づいて第４の内部信号を生成する第３の入力初段回路と、
前記第１の内部信号によって活性化され、前記第３の内部信号を処理する第１の信号処理回路と、
前記第２の内部信号によって活性化され、前記第４の内部信号を処理する第２の信号処理回路と、
前記第１の入力初段回路と前記第１の信号処理回路との間に接続され、前記第２の内部信号のタイミングを調整する第１の調整回路と、
前記第１の入力初段回路と前記第２の信号処理回路との間に接続され、前記第３の内部信号のタイミングを調整する第２の調整回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１の調整回路は、第１の選択信号が第１の状態を示している場合には前記第１の内部信号が前記第１の信号処理回路に到達するタイミングを調整し、前記第１の選択信号が第２の状態を示している場合には前記第１の信号処理回路に入力される前記第１の内部信号を活性レベルに固定し、
前記第２の調整回路は、第２の選択信号が第３の状態を示している場合には前記第２の内部信号が前記第２の信号処理回路に到達するタイミングを調整し、前記第２の選択信号が第４の状態を示している場合には前記第２の信号処理回路に入力される前記第２の内部信号を活性レベルに固定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の外部信号はチップセレクト信号であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の外部信号はアドレス信号であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の信号処理回路は、アドレスラッチ回路であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
外部から入力される外部クロック信号に基づいて内部クロック信号を生成する第４の入力初段回路をさらに備え、
前記アドレスラッチ回路は、前記内部クロック信号に同期して前記第３の内部信号をラッチすることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第３の外部信号はコマンド信号であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２の信号処理回路は、コマンドデコーダであることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記内部クロック信号に同期して、前記コマンドデコーダから出力される複数の制御信号をラッチするコマンドラッチ回路をさらに備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
外部から入力されるチップセレクト信号に基づいて、実質的に位相の等しい第１及び第２の内部信号を生成する第１の入力初段回路と、
外部から入力される外部クロック信号に基づいて内部クロック信号を生成する第２の入力初段回路と、
前記第１の内部信号が活性レベルであることを条件として、前記内部クロック信号に同期してアドレス信号をラッチするアドレスラッチ回路と、
前記第２の内部信号が活性レベルであることを条件として、コマンド信号をデコードするコマンドデコーダと、
前記第１の入力初段回路と前記アドレスラッチ回路との間に接続され、第１の選択信号の活性化に応答して、前記アドレスラッチ回路に入力される前記第１の内部信号を活性レベルに固定する第１の調整回路と、
前記第１の入力初段回路と前記コマンドデコーダとの間に接続され、第２の選択信号の活性化に応答して、前記コマンドデコーダに入力される前記第２の内部信号を活性レベルに固定する第２の調整回路と、を備えることを特徴とする半導体装置。
【請求項１１】
前記第１の調整回路は、前記第１の選択信号の非活性化に応答して、前記アドレスラッチ回路に入力される前記第１の内部信号の活性化タイミングを調整し、
前記第２の調整回路は、前記第２の選択信号の非活性化に応答して、前記コマンドデコーダに入力される前記第２の内部信号の活性化タイミングを調整することをとする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、チップセレクト信号によって選択される半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、外部から入力されるチップセレクト信号によって選択・非選択状態が制御される。チップセレクト信号が非活性レベルである場合、当該半導体装置は非選択状態となることから、消費電流を抑制すべく、アドレス信号などの処理動作が停止されることがある。
【０００３】
一方、半導体装置の動作試験においては、アドレス信号などのセットアップ時間やホールド時間の測定が行われることがある。かかる測定としては、入力ピンごとに入力タイミングを変更し、その結果として得られるパス／フェイルの情報をグラフ化するshmoo測定が知られている（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３５３３９７号公報
【特許文献２】特開２００２−１９７８９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、チップセレクト信号によってアドレス信号などの処理動作が停止される場合、shmoo測定を行っても、アドレス信号のセットアップ時間又はホールド時間がスペックオーバーしているのか、或いは、チップセレクト信号のセットアップ時間又はホールド時間がスペックオーバーしているのか、判断することが難しいという問題があった。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、外部から入力される第１の外部信号に基づいて第１及び第２の内部信号を生成する第１の入力初段回路と、外部から入力される第２の外部信号に基づいて第３の内部信号を生成する第２の入力初段回路と、外部から入力される第３の外部信号に基づいて第４の内部信号を生成する第３の入力初段回路と、前記第１の内部信号によって活性化され、前記第３の内部信号を処理する第１の信号処理回路と、前記第２の内部信号によって活性化され、前記第４の内部信号を処理する第２の信号処理回路と、前記第１の入力初段回路と前記第１の信号処理回路との間に接続され、前記第２の内部信号のタイミングを調整する第１の調整回路と、前記第１の入力初段回路と前記第２の信号処理回路との間に接続され、前記第３の内部信号のタイミングを調整する第２の調整回路と、を備えることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、外部から入力されるチップセレクト信号に基づいて、実質的に位相の等しい第１及び第２の内部信号を生成する第１の入力初段回路と、外部から入力される外部クロック信号に基づいて内部クロック信号を生成する第２の入力初段回路と、前記第１の内部信号が活性レベルであることを条件として、前記内部クロック信号に同期してアドレス信号をラッチするアドレスラッチ回路と、前記第２の内部信号が活性レベルであることを条件として、コマンド信号をデコードするコマンドデコーダと、前記第１の入力初段回路と前記アドレスラッチ回路との間に接続され、第１の選択信号の活性化に応答して、前記アドレスラッチ回路に入力される前記第１の内部信号を活性レベルに固定する第１の調整回路と、前記第１の入力初段回路と前記コマンドデコーダとの間に接続され、第２の選択信号の活性化に応答して、前記コマンドデコーダに入力される前記第２の内部信号を活性レベルに固定する第２の調整回路と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、入力される信号ごとにセットアップ時間やホールド時間を正しく測定することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】プロトタイプによるアクセス制御回路２０の主要部の構成を示すブロック図である。
【図３】調整回路６１〜６６の回路図である。
【図４】アドレスラッチ回路８１の回路図である。
【図５】本発明の好ましい実施形態によるアクセス制御回路２０の構成を示すブロック図である。
【図６】調整回路９１，９２の回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のサブワード線ＳＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。サブワード線ＳＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、メモリセルアレイ１１内のセンスアンプＳＡに接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してメインアンプ１４に接続される。
【００１３】
ロウデコーダ１２、カラムデコーダ１３及びメインアンプ１４の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１を介してアドレス信号ＡＤＤが供給され、コマンド端子２２を介してコマンド信号ＣＭＤが供給され、クロック端子２３，２４を介して外部クロック信号ＣＫ，ＣＫＢが供給される。後述するように、コマンド信号ＣＭＤは、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢ及びチップセレクト信号ＣＳＢからなる。アクセス制御回路２０は、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてロウデコーダ１２、カラムデコーダ１３、メインアンプ１４及びデータ入出力回路３０の動作を制御する。
【００１４】
具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すサブワード線ＳＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。
【００１５】
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをメインアンプ１４に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがメインアンプ１４及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、メインアンプ１４及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１６】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて各種内部電位を生成する。
【００１７】
図２は、本発明を完成する課程で検討したプロトタイプによるアクセス制御回路２０の主要部の構成を示すブロック図である。
【００１８】
図２に示すように、プロトタイプによるアクセス制御回路２０は、外部端子２１〜２４を介して入力される各信号を受ける入力初段回路５１〜５６を含んでいる。
【００１９】
入力初段回路５１は、相補の外部クロック信号ＣＫ，ＣＫＢを受け、外部クロック信号ＣＫのレベルが外部クロック信号ＣＫＢのレベルよりも高ければ内部クロック信号ＰＣＬＫ０Ｔをハイレベルとし、外部クロック信号ＣＫのレベルが外部クロック信号ＣＫＢのレベルよりも低ければ内部クロック信号ＰＣＬＫ０Ｔをローレベルとする。内部クロック信号ＰＣＬＫ０Ｔはバッファ７１に入力され、バッファ７１から出力される内部クロック信号ＰＣＬＫＴは、アドレスラッチ回路８１及びコマンドラッチ回路８２に入力される。
【００２０】
入力初段回路５２は、チップセレクト信号ＣＳＢを受け、チップセレクト信号ＣＳＢのレベルがリファレンスレベルＶＲＥＦのレベルよりも低ければ内部信号ＰＣＳＡＤＤ０Ｔ及び内部信号ＰＣＳＣＭＤ０Ｔをハイレベルとし、チップセレクト信号ＣＳＢのレベルがリファレンスレベルＶＲＥＦのレベルよりも高ければ内部信号ＰＣＳＡＤＤ０Ｔ及び内部信号ＰＣＳＣＭＤ０Ｔをローレベルとする。内部信号ＰＣＳＡＤＤ０Ｔ及び内部信号ＰＣＳＣＭＤ０Ｔは、実質的に位相の等しい信号である。内部信号ＰＣＳＡＤＤ０Ｔ及び内部信号ＰＣＳＣＭＤ０Ｔは、それぞれ調整回路６１、６２に入力される。調整回路６１は内部信号ＰＣＳＡＤＤ０Ｔのタイミングを調整する回路であり、その出力である内部信号ＰＣＳＡＤＤＴは、バッファ７２に入力される。バッファ７２から出力される内部信号ＰＣＳＡＤＤＬＴは、アドレスラッチ回路８１に入力される。調整回路６２は内部信号ＰＣＳＣＭＤ０Ｔのタイミングを調整する回路であり、その出力である内部信号ＰＣＳＣＭＤＴは、コマンドデコーダ８０に入力される。
【００２１】
入力初段回路５３は、アドレス信号ＡＤＤの各ビットを受け、アドレス信号ＡＤＤの各ビットのレベルがリファレンスレベルＶＲＥＦのレベルよりも高ければ内部信号ＰＡＤＤ０Ｔの対応する各ビットをハイレベルとし、アドレス信号ＡＤＤの各ビットのレベルがリファレンスレベルＶＲＥＦのレベルよりも低ければ内部信号ＰＡＤＤ０Ｔの対応する各ビットをローレベルとする。内部信号ＰＡＤＤ０Ｔを構成する各ビットは、それぞれ調整回路６３に入力される。調整回路６３は内部信号ＰＡＤＤ０Ｔの各ビットのタイミングを調整する回路であり、その出力である内部信号ＰＡＤＤＴは、バッファ７３に入力される。バッファ７３から出力される内部信号ＰＡＤＤＬＴは、アドレスラッチ回路８１に入力される。
【００２２】
入力初段回路５４は、ロウアドレスストローブ信号ＲＡＳＢを受け、ロウアドレスストローブ信号ＲＡＳＢのレベルがリファレンスレベルＶＲＥＦのレベルよりも低ければ内部信号ＰＲＡＳ０Ｔをハイレベルとし、ロウアドレスストローブ信号ＲＡＳＢのレベルがリファレンスレベルＶＲＥＦのレベルよりも高ければ内部信号ＰＲＡＳ０Ｔをローレベルとする。内部信号ＰＲＡＳ０Ｔは、そのタイミングを調整する調整回路６４に入力され、調整回路６４の出力である内部信号ＰＲＡＳＴはコマンドデコーダ８０に入力される。
【００２３】
入力初段回路５５は、カラムアドレスストローブ信号ＣＡＳＢを受け、カラムアドレスストローブ信号ＣＡＳＢのレベルがリファレンスレベルＶＲＥＦのレベルよりも低ければ内部信号ＰＣＡＳ０Ｔをハイレベルとし、カラムアドレスストローブ信号ＣＡＳＢのレベルがリファレンスレベルＶＲＥＦのレベルよりも高ければ内部信号ＰＣＡＳ０Ｔをローレベルとする。内部信号ＰＣＡＳ０Ｔは、そのタイミングを調整する調整回路６５に入力され、調整回路６５の出力である内部信号ＰＣＡＳＴはコマンドデコーダ８０に入力される。
【００２４】
入力初段回路５６は、ライトイネーブル信号ＷＥＢを受け、ライトイネーブル信号ＷＥＢのレベルがリファレンスレベルＶＲＥＦのレベルよりも低ければ内部信号ＰＷＥ０Ｔをハイレベルとし、ライトイネーブル信号ＷＥＢのレベルがリファレンスレベルＶＲＥＦのレベルよりも高ければ内部信号ＰＷＥ０Ｔをローレベルとする。内部信号ＰＷＥ０Ｔは、そのタイミングを調整する調整回路６６に入力され、調整回路６６の出力である内部信号ＰＷＥＴはコマンドデコーダ８０に入力される。
【００２５】
図３は、図２に示すプロトタイプにおいて用いる調整回路６１〜６６の回路図である。
【００２６】
図３に示すように、調整回路６１〜６６は並列接続された３つの信号パスＰ１〜Ｐ３を備えている。信号パスＰ１〜Ｐ３にはいずれも入力スイッチＳＷ１及び出力スイッチＳＷ２が設けられており、その間における信号の伝達条件が異なっている。具体的には、信号パスＰ１においては入力スイッチＳＷ１と出力スイッチＳＷ２とが直結されており、したがって遅延量は最も小さい。また、信号パスＰ２においては入力スイッチＳＷ１と出力スイッチＳＷ２との間に２段のインバータが挿入されており、したがって遅延量は信号パスＰ１よりも大きい。さらに、信号パスＰ３においては入力スイッチＳＷ１と出力スイッチＳＷ２との間に４段のインバータが挿入されており、したがって遅延量は信号パスＰ２よりもさらに大きい。
【００２７】
信号パスＰ１〜Ｐ３の出力側はワイヤードオア接続されており、信号パスＰ１〜Ｐ３のいずれかを通過した信号は、２段のインバータを介して出力される。そして、信号パスＰ１〜Ｐ３のうち、選択された信号パスに含まれる入力スイッチＳＷ１及び出力スイッチＳＷ２がオンし、これにより入力信号ＩＮＴが入力されてから出力信号ＯＵＴＴが出力されるまでのタイミングを選択することができる。非選択の入力スイッチＳＷ１は接地電位ＧＮＤに接続され、非選択の出力スイッチＳＷ２はオープン状態とされる。図３には、信号パスＰ１が選択されている状態が示されている。信号パスＰ１〜Ｐ３の選択は、製造段階におけるマスクの切り替えによって行うことができる。
【００２８】
コマンドデコーダ８０は、内部信号ＰＣＳＣＭＤＴ，ＰＲＡＳＴ，ＰＣＡＳＴ，ＰＷＥＴを受け、これらをデコードすることによって各種内部信号ＰＣＭＤＭＲＳＴ，ＰＣＭＤＤＡＣＴＴ，ＰＣＭＤＲＤＴなどを生成する。コマンドデコーダ８０による動作は、内部信号ＰＣＳＣＭＤＴがハイレベルである場合に許可され、内部信号ＰＲＡＳＴ，ＰＣＡＳＴ，ＰＷＥＴの論理レベルの組み合わせに応じて内部信号ＰＣＭＤＭＲＳＴ，ＰＣＭＤＡＣＴＴ，ＰＣＭＤＲＤＴなどのいずれかを活性化させる。
【００２９】
コマンドデコーダ８０によって生成されるこれらの信号は、コマンドラッチ回路８２に入力される。コマンドラッチ回路８２は、内部クロック信号ＰＣＬＫＴに応答してこれらの信号をラッチし、内部信号ＰＭＲＳＴ，ＰＡＣＴＴ，ＰＲＤＴなどのいずれかを活性化させる。一例として、内部信号ＰＭＲＳＴはモードレジスタ設定時に活性化するモードレジスタ設定信号であり、内部信号ＰＡＣＴＴはロウアクセス時に活性化するアクティブ信号であり、内部信号ＰＲＤＴはリード動作時に活性化するリード信号である。
【００３０】
図４は、アドレスラッチ回路８１の回路図である。図４には複数ビットからなるアドレス信号ＡＤＤの１ビット分の回路が示されている。
【００３１】
図４に示すように、アドレスラッチ回路８１は、内部クロック信号ＰＣＬＫＴに同期してラッチ動作を行うラッチ回路ＬＴを備えている。ラッチ回路ＬＴの入力ノードには、内部信号ＰＣＳＡＤＤＬＴ及び内部信号ＰＡＤＤＬＴを受けるＮＡＮＤゲート回路の出力信号が入力される。
【００３２】
かかる構成により、内部信号ＰＣＳＡＤＤＬＴがハイレベルに活性化している場合には、内部信号ＰＡＤＤＬＴの反転信号がラッチ回路ＬＴにラッチされ、２段のインバータを介して内部アドレスＰＡＢの当該ビットとして出力される。これに対し、内部信号ＰＣＳＡＤＤＬＴがローレベルに非活性化している場合、ラッチ回路ＬＴの入力ノードはハイレベルに固定されるため、内部アドレスＰＡＢの値もハイレベルに固定される。これは、当該半導体装置が非選択の状態（ＣＳＢ＝ハイレベル）でアドレス信号ＡＤＤが変化した場合、ラッチ動作を行うと消費電流が増大するため、内部においてアドレス信号ＡＤＤの変化を防止する必要があるからである。
【００３３】
以上の構成を有するプロトタイプによるアクセス制御回路２０は、調整回路６１，６２による調整に必要な測定動作が困難となることがあった。つまり、ＤＲＡＭではアドレス信号ＡＤＤやコマンド信号ＣＭＤのセットアップ時間やホールド時間がスペックによって定められており、動作試験においてその測定が行われる。そして、測定の結果に基づいてマスクを切り替えることにより、図３に示した調整回路６１〜６６の遅延量が設定される。
【００３４】
測定においては、対象となる信号の入力タイミングを徐々に変更し、これによって得られるパス／フェイルの情報をグラフ化するshmoo測定によって行うことができる。この場合、測定の対象となる信号以外の信号が結果に影響を及ぼさないよう、測定の対象となる信号以外の信号についてはセットアップ時間やホールド時間を広めに取り、確実にパスする条件とする必要がある。
【００３５】
しかしながら、上述したプロトタイプによるアクセス制御回路２０では、入力初段回路５２からアドレス側の内部信号ＰＣＳＡＤＤ０Ｔとコマンド側の内部信号ＰＣＳＣＭＤ０Ｔが出力されることから、フェイルした場合であってもアドレス側が原因であるのかコマンド側が原因であるのか判断することが困難であるという問題がある。
【００３６】
図５は、本発明の好ましい実施形態によるアクセス制御回路２０の構成を示すブロック図である。
【００３７】
図５に示すアクセス制御回路２０は、調整回路６１，６２がそれぞれ調整回路９１，９２に置き換えられている点を除き、図２に示したアクセス制御回路２０と同じ回路構成を有している。このため、同一の要素には同一の符号を付し、重複する説明は省略する。図５に示すように、アドレス側に相当する調整回路９１にはテスト信号ＴＣＭＤＭＥＡＳＴが入力され、コマンド側に相当する調整回路９２にはテスト信号ＴＡＤＤＭＥＡＳＴが入力される。テスト信号ＴＣＭＤＭＥＡＳＴ及びテスト信号ＴＡＤＤＭＥＡＳＴについては、単にテスト信号ＴＭＥＡＳＴと表記することがある。
【００３８】
図６は、調整回路９１，９２の回路図である。
【００３９】
図６に示すように、調整回路９１，９２は、図３に示した調整回路６１〜６６の最終段に設けられていた２段のインバータがＯＲゲート回路Ｇに置き換えられている点において、調整回路６１〜６６と相違する。その他の構成については調整回路６１〜６６と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４０】
ＯＲゲート回路Ｇの一方の入力ノードは、ワイヤードオア接続された信号パスＰ１〜Ｐ３の出力側に接続され、他方の入力ノードにはテスト信号ＴＭＥＡＳＴ（ＴＣＭＤＭＥＡＳＴ又はＴＡＤＤＭＥＡＳＴ）が入力される。かかる構成により、テスト信号ＴＭＥＡＳＴがハイレベルに活性化している場合には、入力信号ＩＮＴの論理レベルにかかわらず出力信号ＯＵＴＴがハイレベルに活性化することになる。
【００４１】
そして、アドレス側のパスについてのセットアップ時間やホールド時間を測定する場合には、テスト信号ＴＡＤＤＭＥＡＳＴをハイレベルとし、これにより調整回路９２から出力される内部信号ＰＣＳＣＭＤＴを強制的にハイレベルに活性化させる。この場合、コマンドデコーダ８０においては、チップセレクト信号ＣＳＢがローレベルに固定されているのと同等の状態となることから、アドレス側のパスの特性だけを評価することが可能となる。
【００４２】
一方、コマンド側のパスについてのセットアップ時間やホールド時間を測定する場合には、テスト信号ＴＣＭＤＭＥＡＳＴをハイレベルとし、これにより調整回路９１から出力される内部信号ＰＣＳＡＤＤＴを強制的にハイレベルに活性化させる。この場合、チップセレクト信号ＣＳＢの入力タイミングを変化させても、アドレスラッチ回路８１におけるガードが機能しないため、内部信号ＰＡＤＤＬＴをそのままラッチすることができる。ここで、チップセレクト信号ＣＳＢのセットアップ時間やホールド時間を測定する場合、アドレス信号ＡＤＤについては必ずパスする条件で入力されることから、shmoo測定時におけるパス／フェイルは、チップセレクト信号ＣＳＢの入力タイミングで決まる。したがって、コマンド側のパスの特性だけを評価することが可能となる。
【００４３】
以上説明したように、本実施形態によれば、チップセレクト信号ＣＳＢを用いてアドレス信号ＡＤＤのラッチの有無を制御する場合であっても、アドレス側のパスとコマンド側のパスを切り離して測定することができる。これにより、調整回路９１，９２に設定すべき遅延時間を正しく決定することが可能となる。
【００４４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４５】
例えば、上記の実施形態では、チップセレクト信号ＣＳＢに関連する２系統のパスをそれぞれ強制的にイネーブル状態としているが、対象となる信号がこれに限定されるものではなく、コマンドの一部としても用いられるアドレス信号ＡＤＤのビットＡ１０やビットＡ１２についても、アドレス系のパスとコマンド系のパスをそれぞれ個別に制御可能としても構わない。
【００４６】
また、上記の実施形態では、調整回路９１，９２にＯＲゲート回路Ｇを追加することによって強制的なイネーブル状態を可能としたが、このようなゲート回路を挿入する場所がこれに限定されるものではなく、信号パスのどの部分に挿入しても構わない。
【符号の説明】
【００４７】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      メインアンプ
２０      アクセス制御回路
２１      アドレス端子
２２      コマンド端子
２３，２４    クロック端子
３０      データ入出力回路
３１      データ端子
４０      電源回路
４１，４２    電源端子
５１〜５６    入力初段回路
６１〜６６，９１，９２    調整回路
７１〜７３    バッファ
８０      コマンドデコーダ
８１      アドレスラッチ回路
８２      コマンドラッチ回路
Ｇ        ＯＲゲート回路
ＬＴ      ラッチ回路
Ｐ１〜Ｐ３    信号パス
ＳＷ１    入力スイッチ
ＳＷ２    出力スイッチ
【図１】
2016058121.tif 000003
【図２】
2016058121.tif 000004
【図３】
2016058121.tif 000005
【図４】
2016058121.tif 000006
【図５】
2016058121.tif 000007
【図６】
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