(57)【要約】【課題】アスペクト比の高いホールを形成するエッチングに適した半導体装置の製造方法を提供する。【解決手段】実施形態によれば、半導体装置の製造方法は、第１領域と第２領域とを有するエッチング対象層上にマスク層を形成する工程と、第１領域上のマスク層に、第１マスクホールと第１マスクホール内に埋め込まれマスク層とは異なる材料の犠牲膜を形成する工程と、第２領域上のマスク層に第２マスクホールを形成する工程と、第１マスクホール内の犠牲膜を第１マスクホールの深さ方向に後退させつつ、第２マスクホールの下のエッチング対象層をエッチングし、エッチング対象層の第２領域にホールを形成し、エッチング対象層の第１領域にはホールを形成しない工程と、を備えている。【選択図】図１３
2016058552.tif 000002
【特許請求の範囲】
【請求項１】
第１領域と第２領域とを有するエッチング対象層上に、マスク層を形成する工程と、
前記第１領域上の前記マスク層に、第１マスクホールと、前記第１マスクホール内に埋め込まれ前記マスク層とは異なる材料の犠牲膜を形成する工程と、
前記第２領域上の前記マスク層に第２マスクホールを形成する工程と、
前記第１マスクホール内の前記犠牲膜を前記第１マスクホールの深さ方向に後退させつつ、前記第２マスクホールの下の前記エッチング対象層をエッチングし、前記エッチング対象層の前記第２領域にホールを形成し、前記エッチング対象層の前記第１領域にはホールを形成しない工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記第１マスクホール内に前記犠牲膜を埋め込んだ後、前記犠牲膜を保護した状態で前記第２マスクホールを形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１マスクホールおよび前記第２マスクホールを同時に形成し、前記犠牲膜を前記第２マスクホール内に加えて前記第１マスクホール内にも埋め込んだ後、前記第２マスクホール内の犠牲膜を除去する請求項１記載の半導体装置の製造方法。
【請求項４】
複数の前記第１マスクホールおよび複数の前記第２マスクホールが、周期配列されている請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記エッチング対象層は、複数の第１層と、それぞれが前記第１層の間に設けられた複数の第２層とを有する請求項１〜４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元構造のメモリセルアレイにおいて、記憶容量の増大にともない電極層の積層数が増大し、メモリホールのアスペクト比が大きくなると、真円度が高いホールを積層方向にわたって均一な直径で形成することが困難になる傾向がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−５５１８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、アスペクト比の高いホールを形成するエッチングに適した半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置の製造方法は、第１領域と第２領域とを有するエッチング対象層上に、マスク層を形成する工程と、前記第１領域上の前記マスク層に、第１マスクホールと、前記第１マスクホール内に埋め込まれ前記マスク層とは異なる材料の犠牲膜を形成する工程と、前記第２領域上の前記マスク層に第２マスクホールを形成する工程と、前記第１マスクホール内の前記犠牲膜を前記第１マスクホールの深さ方向に後退させつつ、前記第２マスクホールの下の前記エッチング対象層をエッチングし、前記エッチング対象層の前記第２領域にホールを形成し、前記エッチング対象層の前記第１領域にはホールを形成しない工程と、を備えている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置の一部の模式拡大断面図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【図８】実施形態の半導体装置の製造方法を示す模式断面図。
【図９】実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体装置の製造方法を示す模式断面図。
【図１４】実施形態の半導体装置の製造方法を示す模式断面図。
【図１５】実施形態の半導体装置の製造方法を示す模式断面図。
【図１６】実施形態の半導体装置の製造方法を示す模式断面図。
【図１７】実施形態の半導体装置の製造方法を示す模式断面図。
【図１８】実施形態の半導体装置の製造方法を示す模式断面図。
【図１９】実施形態の半導体装置の製造方法を示す模式断面図。
【図２０】実施形態の半導体装置の製造方法を示す模式断面図。
【図２１】実施形態の半導体装置の製造方法を示す模式断面図。
【図２２】実施形態の半導体装置の製造方法を示す模式断面図。
【図２３】実施形態の半導体装置の製造方法を示す模式断面図。
【図２４】実施形態の半導体装置の製造方法を示す模式断面図。
【図２５】実施形態の半導体装置の製造方法を示す模式断面図。
【図２６】実施形態の半導体装置の製造方法を示す模式断面図。
【図２７】実施形態の半導体装置の製造方法を示す模式断面図。
【図２８】実施形態の半導体装置の製造方法を示す模式断面図。
【図２９】マスク層の非対称エロージョンを示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
【００１０】
図１は、実施形態のメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁層の図示については省略している。
【００１１】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（第３方向、積層方向）とする。
【００１２】
基板１０上に、絶縁層を介して、ソース側選択ゲート（下部ゲート層）ＳＧＳが設けられている。ソース側選択ゲートＳＧＳ上には、複数の電極層ＷＬと複数の絶縁層４０（図２）とがそれぞれ一層ずつ交互に積層された積層体１５が設けられている。最上層の電極層ＷＬ上には、絶縁層を介して、ドレイン側選択ゲート（上部ゲート層）ＳＧＤが設けられている。
【００１３】
ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、金属層（例えば、タングステンを主に含む層）である。あるいは、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、例えば、シリコンを主成分として含むシリコン層であり、そのシリコン層には導電性を付与するための不純物として、例えばボロンがドープされている。あるいは、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、金属シリサイドを含んでいてもよい。
【００１４】
ドレイン側選択ゲートＳＧＤの上には、図示しない絶縁層を介して、複数のビット線ＢＬ（金属膜）が設けられている。ドレイン側選択ゲートＳＧＤはＸ方向に延び、ビット線ＢＬはＹ方向に延びている。
【００１５】
積層体１５を複数の柱状部ＣＬが貫通している。柱状部ＣＬは、積層体１５の積層方向（Ｚ方向）に延びている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成されている。
【００１６】
積層体１５、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤは、Ｙ方向に複数に分離されている。その分離部には、例えばソース層ＳＬが設けられている。
【００１７】
ソース層ＳＬは、金属（例えばタングステン）を含む。ソース層ＳＬの下端は基板１０に接続されている。ソース層ＳＬの上端は、図示しない上層配線に接続されている。ソース層ＳＬと電極層ＷＬとの間、ソース層ＳＬとソース側選択ゲートＳＧＳとの間、およびソース層ＳＬとドレイン側選択ゲートＳＧＤとの間には、図２８に示す絶縁膜６３が設けられている。
【００１８】
図２は、柱状部ＣＬの一部の拡大模式断面図である。
【００１９】
柱状部ＣＬは、積層体１５に形成されるメモリホールＭＨ（図１６に示す）内に形成される。そのメモリホールＭＨ内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコンを主成分とするシリコン膜である。チャネルボディ２０は、実質的に不純物を含まない。
【００２０】
チャネルボディ２０は、積層体１５の積層方向に延びる筒状に形成されている。チャネルボディ２０の上端部は、ドレイン側選択ゲートＳＧＤを貫通し、図１に示すビット線ＢＬに接続されている。
【００２１】
チャネルボディ２０の下端部は、ソース側選択ゲートＳＧＳを貫通し、基板１０に接続されている。チャネルボディ２０の下端は、基板１０を介して、ソース層ＳＬと電気的に接続されている。
【００２２】
図２に示すように、メモリホールの側壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。メモリ膜３０は、積層体１５の積層方向に延びる筒状に形成されている。
【００２３】
電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２およびトンネル絶縁膜３１が設けられている。ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネルボディ２０に接し、電荷蓄積膜３２は、ブロック絶縁膜３５とトンネル絶縁膜３１との間に設けられている。
【００２４】
メモリ膜３０は、チャネルボディ２０の外周面を囲んでいる。電極層ＷＬは、メモリ膜３０を介して、チャネルボディ２０の外周面を囲んでいる。チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。
【００２５】
電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ縦型トランジスタ構造のメモリセルが形成されている。
【００２６】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２７】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜を含む。
【００２８】
トンネル絶縁膜３１は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。トンネル絶縁膜３１としては、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜３１としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界での消去動作が可能となる。
【００２９】
ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。
【００３０】
ブロック膜３３は、例えばシリコン酸化膜である。キャップ膜３４は、シリコン酸化膜よりも誘電率の高い膜であり、例えば、シリコン窒化膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜などである。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。
【００３１】
図１に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソース側選択トランジスタＳＴＳが設けられている。
【００３２】
メモリセル、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、積層体１５の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
【００３３】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。
【００３４】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。
【００３５】
ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３６】
柱状部ＣＬが形成されるメモリホールは、積層体の上に形成されたマスク層を用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。記憶容量の大容量化には、メモリセルの高密度形成が求められる。例えば、メモリホールの直径はより小さくなり、電極層ＷＬの積層数は増える傾向があり、メモリホールは非常に高いアスペクト比の微細孔となる。
【００３７】
マスク層にもＲＩＥ法でホール（マスクホール）が形成される。メモリホールのアスペクト比が高くなると、マスク層の厚さが増大し、マスクホールのアスペクト比も高くなる。アスペクト比の高いホールのＲＩＥにおいて、複数のホールの配置パターンの対称性が低いと、ＲＩＥ時のマスク層のエロージョンが非対称に生じてしまい、真円度が高くサイズの均一なホールを形成するのが困難になりやすい。
【００３８】
図２９は、マスク層の非対称エロージョンを示す模式断面図である。  
例えば、ホール間距離が相対的に小さい領域のマスク層４４は、図２９に示すように、相対的に速く厚さ方向に後退しやすい。このような非対称のマスクエロージョンが生じると、マスクホールの側面がテーパー加工されやすくなる。そのテーパー面でイオン１００が斜め方向に反跳すると、メモリホールＭＨのサイドエッチングを進行させ、メモリホールＭＨの形状を劣化させる可能性がある。
【００３９】
そこで、以下に説明する実施形態によれば、マスク層における非対称エロージョンを抑制し、結果としてメモリホールの形状を適切に制御できるメモリホールの形成方法を提供する。
【００４０】
以下、図３〜図２８を参照して、実施形態の半導体記憶装置のメモリホールの形成方法について説明する。
【００４１】
図３、および図１４〜図２８は、実施形態の半導体記憶装置の製造方法を示す模式断面図である。  
図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、および図１３（ｂ）は、同断面図を表す。  
図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、および図１３（ａ）は、それぞれ、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、および図１３（ｂ）の上面図に対応する。
【００４２】
図３に示すように、基板１０上に絶縁層４１を介して、エッチング対象層（下地層）１５が形成される。エッチング対象層１５は、複数層の犠牲層（第１層）４２と、複数層の絶縁層（第２層）４０とを有する積層体である。基板１０は、例えば、半導体基板であり、シリコン基板である。
【００４３】
基板１０上には絶縁層４１が形成される。その絶縁層４１上に、犠牲層４２と絶縁層４０とが交互に形成される。犠牲層４２と絶縁層４０とを交互に形成する工程が複数回繰り返される。犠牲層４２と犠牲層４２との間に、絶縁層４０が設けられている。犠牲層４２と絶縁層４０との積層数は、図に示す層数に限定されない。
【００４４】
絶縁層４０は、例えばシリコン酸化膜である。犠牲層４２は、絶縁層４０とは異種材料の膜であり、例えばシリコン窒化膜である。犠牲層４２は、後の工程で電極層ＷＬに置換される。
【００４５】
最上層の犠牲層４２上には、絶縁層４３が形成される。エッチング対象層１５上には、図４（ｂ）に示すように、マスク層４４が形成される。マスク層４４は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成されるカーボン膜である。
【００４６】
マスク層４４上には中間膜４５が形成され、中間膜４５上にはレジスト膜４６が形成される。中間膜４５は、マスク層４４およびレジスト膜４６とは異種材料の、例えばＳＯＧ（spin on glass）膜である。
【００４７】
レジスト膜４６には、リソグラフィー法により複数の第１開口部（ホール）４６ａが形成される。第１開口部４６ａは、中間膜４５に達する。
【００４８】
エッチング対象層１５は、第１領域Ｒ１と、第２領域Ｒ２とを有する。第２領域Ｒ２は、メモリホールＭＨが形成される予定の領域である。
【００４９】
第１開口部４６ａは、第１領域Ｒ１の上の領域に形成される。図４（ａ）に示すように、複数の第１開口部４６ａが、例えば六方最密パターンで形成される。
【００５０】
そのレジスト膜４６をマスクにしたＲＩＥ法により、図５（ｂ）に示すように、中間膜４５に第１開口部（ホール）４５ａが形成される。第１開口部４５ａは、マスク層４４に達する。
【００５１】
さらに、レジスト膜４６および中間膜４５をマスクにしたＲＩＥ法により、図６（ｂ）に示すように、マスク層４４に第１マスクホール４４ａが形成される。このエッチング中に、レジスト膜４６は消失する。
【００５２】
第１マスクホール４４ａは、マスク層４４を貫通し、エッチング対象層１５の最上層（絶縁層４３）に達する。
【００５３】
第１マスクホール４４ａは、第１領域Ｒ１の上の領域に形成される。図６（ａ）に示すように、複数の第１マスクホール４４ａが、例えば六方最密パターンで形成される。
【００５４】
第１マスクホール４４ａ内には、図７（ｂ）に示すように、犠牲膜４７が埋め込まれる。犠牲膜４７は、周囲をマスク層４４に囲まれた円柱状に形成される。
【００５５】
犠牲膜４７は、マスク層４４とは異種の材料である。また、エッチング対象層１５のエッチング条件に対して、犠牲膜４７はマスク層４４よりもエッチング耐性が低い。すなわち、エッチング対象層１５をエッチングするとき、犠牲膜４７のエッチングレートは、マスク層４４のエッチングレートよりも速い。
【００５６】
犠牲膜４７として、例えば、有機膜やシリコン酸化膜が塗布法で第１マスクホール４４ａ内に埋め込まれる。犠牲膜４７は、中間膜４５の第１開口部４５ａ内、および中間膜４５上にも供給される。
【００５７】
中間膜４５上の犠牲膜４７、中間膜４５、および第１開口部４５ａ内の犠牲膜４７は、除去される。マスク層４４の上面、および第１マスクホール４４ａ内の犠牲膜４７の上面は、平坦化される。
【００５８】
その平坦面上に、図８（ｂ）に示すように、再び、中間膜４５が形成され、中間膜４５上にレジスト膜４６が形成される。
【００５９】
レジスト膜４６には、図９（ｂ）に示すように、リソグラフィー法により複数の第２開口部（ホール）４６ｂが形成される。第２開口部４６ｂは、中間膜４５に達する。
【００６０】
第２開口部４６ｂは、第２領域Ｒ２の上の領域に形成される。図９（ａ）に示すように、複数の第２開口部４６ｂが、例えば六方最密パターンで形成される。第１領域Ｒ１の上の領域には第２開口部４６ｂは形成されず、犠牲膜４７は、中間膜４５を介して、レジスト膜４６で保護されている。
【００６１】
第２開口部４６ｂが形成されたレジスト膜４６をマスクにしたＲＩＥ法により、図１０（ｂ）に示すように、中間膜４５に第２開口部（ホール）４５ｂが形成される。第２開口部４５ｂは、マスク層４４に達する。
【００６２】
さらに、レジスト膜４６および中間膜４５をマスクにしたＲＩＥ法により、図１１（ｂ）に示すように、マスク層４４に第２マスクホール４４ｂが形成される。このエッチング中に、レジスト膜４６は消失する。
【００６３】
第２マスクホール４４ｂは、マスク層４４を貫通し、エッチング対象層１５の最上層（絶縁層４３）に達する。第２マスクホール４４ｂは、第２領域Ｒ２の上の領域に形成される。図１１（ａ）に示すように、複数の第２マスクホール４４ｂが、例えば六方最密パターンで形成される。
【００６４】
第２マスクホール４４ｂを形成するエッチング中、犠牲膜４７の上には中間膜４５が残っており、犠牲膜４７は中間膜４５で保護され、エッチングされない。
【００６５】
マスク層４４の下地膜である絶縁層４３は、マスク層４４とは異種材料の例えばシリコン酸化層であり、第２マスクホール４４ｂを形成するエッチングのときのエッチングストッパーとして機能する。
【００６６】
この後、残っている中間膜４５をマスクにしたＲＩＥ法により、絶縁層４３に、図１２（ｂ）に示す開口部（ホール）４３ｂを形成する。開口部４３ｂは、第２マスクホール４４ｂの下に形成され、最上層の犠牲層４２に達する。
【００６７】
このとき、中間膜４５は消費され、絶縁層４３のエッチング中に消失する場合もある。犠牲膜４７として、絶縁層４３とは異種の材料を使うことで、絶縁層４３のエッチング中に中間膜４５が消失しても、犠牲膜４７のエッチングは抑制される。
【００６８】
図１２（ａ）に示すように、複数の第２マスクホール４４ｂと、複数の第１マスクホール４４ａ（円柱状の犠牲膜４７）とが、例えば六方最密パターンで周期配列されている。
【００６９】
第１領域Ｒ１の上の領域には円柱状の犠牲膜４７が配置され、第２領域Ｒ２の上の領域には第２マスクホール４４ｂが配置されている。第２マスクホール４４ｂ内には膜が埋め込まれていない。
【００７０】
このような第２マスクホール４４ｂおよび犠牲膜４７が形成されたマスク層４４を用いたＲＩＥ法により、第２マスクホール４４ｂの下のエッチング対象層１５がエッチングされ、図１３（ｂ）に示すように、第２マスクホール４４ｂの下のエッチング対象層１５にメモリホールＭＨが形成される。メモリホールＭＨは第２領域Ｒ２に形成される。
【００７１】
同じエッチングガス（例えば、フロロカーボンまたはハイドロフロロカーボンを含むガス）を用いて、第２領域Ｒ２の犠牲層４２と絶縁層４０が無選択に連続してエッチングされる。
【００７２】
このＲＩＥのとき、マスク層４４も厚さ方向に消費され、薄くなっていく。マスク層４４のエッチングレートは、エッチング対象層１５（犠牲層４２および絶縁層４０）のエッチングレートよりも十分に遅い。
【００７３】
マスク層４４よりもエッチング耐性が低い犠牲膜４７は、マスク層４４よりも速いエッチングレートでもって第１マスクホール４４ａの深さ方向に後退していく。犠牲膜４７は、犠牲層４２および絶縁層４０よりもエッチング耐性が高い（エッチングレートが遅い）。
【００７４】
図１３（ａ）に示すように、複数の柱状の犠牲膜４７が対称性の高いパターンで周期配列されている。このため、複数の柱状の犠牲膜４７は均一に消費され、ほぼ同じレートで第１マスクホール４４ａ内を深さ方向に後退していく。
【００７５】
犠牲膜４７が後退することで、第１マスクホール４４ａが現れる（露出する）。犠牲膜４７の後退が進むにつれて、第１マスクホール４４ａの露出部が深くなっていく。複数の犠牲膜４７が均一に後退するため、複数の第１マスクホール４４ａも均一に深くなっていく。
【００７６】
したがって、マスク層４４に複数の第２マスクホール４４ｂと複数の第１マスクホール４４ａが形成されている状態で、エッチング対象層１５のエッチングが進む。複数の第２マスクホール４４ｂと複数の第１マスクホール４４ａは、対称性の高いパターンで周期配列されている。したがって、第１領域Ｒ１の上の領域のマスク層４４と、第２の領域５２の上の領域マスク層４４が均一に消費され、後退していく。
【００７７】
このため、図２９に示すようなマスク層４４の非対称エロージョンを抑制でき、その結果、反跳イオンによるメモリホールＭＨのサイドエッチングを抑制できる。したがって、基板１０の主面に対して略垂直方向にエッチングを進めることができる。この結果、深さ方向での直径ばらつきを抑えたストレート形状の側壁をもつメモリホールＭＨを形成しやすい。適正な形状のメモリホールＭＨは、例えば、積層方向におけるメモリセル特性のばらつきを抑えることができる。
【００７８】
第１マスクホール４４ａ内の犠牲膜４７が消失する前に、エッチング対象層１５のエッチングを終えるように各種条件が設定される。したがって、第１マスクホール４４ａは、エッチング対象層１５の第１領域Ｒ１には転写されない。第２領域Ｒ２のみにメモリホールＭＨが形成される。
【００７９】
したがって、実施形態によれば、第１領域Ｒ１および第２領域Ｒ２にわたって対称性の高いパターンで分布したマスクホール４４ａ、４４ｂを持つマスク層４４を用いてマスク層４４の非対称エロージョンを抑制しつつ、エッチング対象層１５には第２領域Ｒ２のみにメモリホールＭＨを形成することができる。
【００８０】
複数の第１マスクホール４４ａと複数の第２マスクホール４４ｂは、図１４（ａ）に示すように、同時に形成してもよい。
【００８１】
エッチング対象層１５上にマスク層４４を形成した後、マスク層４４上に中間膜４５およびレジスト膜４６を形成する。そして、レジスト膜４６に、第１開口部４６ａと第２開口部４６ｂを同時に形成する。そのレジスト膜４６をマスクに中間膜４５を加工し、さらに中間膜４５をマスクにマスク層４４を加工し、第１マスクホール４４ａと第２マスクホール４４ｂを同時に形成する。
【００８２】
レジスト膜４６に対しては、第１開口部４６ａに対応する潜像パターンと、第２開口部４６ｂに対応する潜像パターンが露光転写される。対称性の高いパターンで周期配列された第１開口部４６ａに対応する潜像パターンと、第２開口部４６ｂに対応する潜像パターンとが同時に露光転写されるので、潜像パターンの変形を抑制することができる。
【００８３】
第１マスクホール４４ａおよび第２マスクホール４４ｂを形成した後、図１４（ｂ）に示すように、第１マスクホール４４ａ内および第２マスクホール４４ｂ内に犠牲膜４７を埋め込む。
【００８４】
犠牲膜４７の上面上には、図１５（ａ）に示すように中間膜４５が形成され、その中間膜４５上にはレジスト膜４６が形成される。レジスト膜４６に対するリソグラフィーにより、第２領域Ｒ２の上の領域のレジスト膜４６は除去され、第１領域Ｒ１の上の領域のレジスト膜４６は残される。
【００８５】
そして、第１領域Ｒ１の上の領域に残ったレジスト膜４６をマスクに、中間膜４５を加工し、さらに第１領域Ｒ１の上の領域に残った中間膜４５をマスクに、第２マスクホール４４ｂ内の犠牲膜４７を除去する。図１５（ｂ）に示すように、第２マスクホール４４ｂが露出する。第１マスクホール４４ａ内の犠牲膜４７は残される。その後、前述した図１２（ｂ）以降の工程が続けられ、エッチング対象層１５にメモリホールＭＨが形成される。
【００８６】
次に、メモリホールＭＨを形成した後の工程について、図１６〜図２８を参照して説明する。
【００８７】
図１６に示すように、メモリホールＭＨは、エッチング対象層１５を貫通し、基板１０に達する。
【００８８】
メモリホールＭＨの内壁（側壁および底部）には、図１７に示すように、メモリ膜３０が形成され、そのメモリ膜３０の内側にはカバー膜２０ａが形成される。
【００８９】
メモリホールＭＨの底部に形成されたカバー膜２０ａおよびメモリ膜３０は、ＲＩＥ法で除去され、図１８に示すように、メモリホールＭＨの底部にコンタクトホール５１が形成される。基板１０が、コンタクトホール５１の側面および底面を形成している。
【００９０】
このＲＩＥのとき、メモリホールＭＨの側壁に形成されたメモリ膜３０は、カバー膜２０ａで覆われて保護されている。したがって、メモリホールＭＨの側壁に形成されたメモリ膜３０はＲＩＥのダメージを受けない。
【００９１】
次に、コンタクトホール５１内、およびカバー膜２０ａの内側に、図１９に示すように、チャネル膜２０ｂが形成される。カバー膜２０ａおよびチャネル膜２０ｂは、例えばアモルファスシリコン膜として形成された後、アニール処理により多結晶シリコン膜にされる。カバー膜２０ａおよびチャネル膜２０ｂは、チャネルボディ２０を構成する。
【００９２】
コンタクトホール５１内に形成されたチャネル膜２０ｂを通じて、チャネルボディ２０は基板１０と電気的に接続される。
【００９３】
チャネル膜２０ｂの内側にはコア絶縁膜５０が形成され、これにより、柱状部ＣＬが形成される。コア絶縁膜５０の上部はエッチバックされ、図２０に示すように、柱状部ＣＬの上部に空洞５２が形成される。
【００９４】
空洞５２内には、図２１に示すように、半導体膜５３が埋め込まれる。半導体膜５３は、例えばドープトシリコン膜であり、ノンドープシリコン膜であるチャネルボディ２０よりも不純物濃度が高い。
【００９５】
一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、本実施形態のような３次元構造の半導体記憶装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、ドレイン側選択ゲートＳＧＤの上端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする。
【００９６】
ドレイン側選択ゲートＳＧＤの上端部近傍に形成された高不純物濃度の半導体膜５３に高電界を与えることで生成される正孔をチャネルボディ２０に供給してチャネル電位を上昇させる。電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネルボディ２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、データの消去動作が行われる。
【００９７】
空洞５２内に半導体膜５３を埋め込んだ後、エッチング対象層１５の上面（絶縁層４３の上面）上に堆積された、メモリ膜３０、チャネルボディ２０、および半導体膜５３を除去する（図２２）。
【００９８】
次に、図示しないマスクを用いたＲＩＥ法により、エッチング対象層１５に、図２３に示すようにスリット６１を形成する。スリット６１は、エッチング対象層１５を貫通し、基板１０に達する。スリット６１は、上記第１領域Ｒ１に対応する領域に形成される。
【００９９】
そのスリット６１を通じたエッチングにより、犠牲層４２は除去される。犠牲層４２の除去により、図２４に示すように、絶縁層４０と絶縁層４０との間にスペース６２が形成される。スペース６２は、最上層の絶縁層４０と絶縁層４３との間、最下層の絶縁層４０と絶縁層４１との間にも形成される。
【０１００】
そのスペース６２内には、スリット６１を通じて、図２５に示すように電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳが形成される。電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳは、金属層であり、例えばタングステン層である。
【０１０１】
次に、スリット６１の内壁（側壁および底部）に、図２６に示すように、絶縁膜６３が形成される。スリット６１の底部に形成された絶縁膜６３は、ＲＩＥ法で、図２７に示すように除去される。
【０１０２】
その後、スリット６１内に、図２８に示すようにソース層ＳＬが埋め込まれる。ソース層ＳＬの下端部は基板１０に接続する。基板１０を介して、チャネルボディ２０の下端とソース層ＳＬとが電気的に接続される。
【０１０３】
その後、ドレイン側選択ゲートＳＧＤは、図１に示すように、Ｙ方向に分離される。さらに、その後、図１に示すビット線ＢＬや、ソース層ＳＬと接続された上層配線などが形成される。
【０１０４】
エッチング対象層１５は異種膜が交互に繰り返し積層された積層膜に限らず、繰り返し構造のない積層膜、あるいは同種の単層膜であってもよい。以上説明した実施形態は、エッチング対象層１５の材料や構造に関係なく、アスペクト比の高いホールの形成に適している。
【０１０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０６】
１５…エッチング対象層、２０…チャネルボディ、３０…メモリ膜、４０…絶縁層、４２…犠牲層、４４…マスク層、４４ａ…第１マスクホール、４４ｂ…第２マスクホール、４７…犠牲膜、Ｒ１…第１領域、Ｒ２…第２領域、ＭＨ…メモリホール、ＷＬ…電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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