(57)【要約】【課題】オン抵抗の増加を抑制しつつゲート絶縁膜の絶縁破壊を抑制可能な炭化珪素半導体装置を提供する。【解決手段】炭化珪素基板１０は、第１ボディ領域１３ｃと第２ボディ領域１３ｂとに挟まれ、一辺Ｍ２３ａを含み、かつ第２導電型を有するＪＦＥＴ領域２を含む。ゲート絶縁膜１５は、第１ボディ領域１３ｃとＪＦＥＴ領域２とに接する第１部分１５ａ１と、第２ボディ領域１３ｂとＪＦＥＴ領域２とに接する第２部分１５ａ２と、ＪＦＥＴ領域２に接しかつ第１部分１５ａ１と第２部分１５ａ２とに挟まれて設けられた第３部分１５ｂとを含む。第３部分１５ｂの厚みｔｂは、第１部分１５ａ１および第２部分１５ａ２の各々の厚みよりも大きい。第３部分１５ｂは、一辺Ｍ１２ａの端部Ｃ０上に設けられている。【選択図】図１
2016154181.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する炭化珪素基板と、
前記主面上に設けられたゲート絶縁膜とを備え、
前記炭化珪素基板は、前記主面に対して垂直な方向に沿って見て多角形の外形を有する第１セル領域と、前記多角形の一辺を共有し、かつ前記主面に対して垂直な方向に沿って見て前記多角形の外形を有する第２セル領域とを含み、
前記第１セル領域は、第１導電型を有する第１ボディ領域を有し、
前記第２セル領域は、前記第１導電型を有する第２ボディ領域を有し、
前記炭化珪素基板は、前記第１ボディ領域と前記第２ボディ領域とに挟まれ、前記一辺を含み、かつ前記第１導電型とは異なる第２導電型を有するＪＦＥＴ領域を含み、
前記ゲート絶縁膜は、
前記第１ボディ領域と前記ＪＦＥＴ領域とに接する第１部分と、
前記第２ボディ領域と前記ＪＦＥＴ領域とに接する第２部分と、
前記ＪＦＥＴ領域に接しかつ前記第１部分と前記第２部分とに挟まれて設けられた第３部分とを含み、
前記第３部分の厚みは、前記第１部分および前記第２部分の各々の厚みよりも大きく、
前記第３部分は、前記一辺の端部上に設けられている、炭化珪素半導体装置。
【請求項２】
前記第３部分の厚みは、前記第１部分の厚みの１．１倍以上であり、かつ前記第２部分の厚みの１．１倍以上である、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記主面と平行な方向において、前記第１部分と前記第３部分との境界部と、前記第１ボディ領域と前記ＪＦＥＴ領域との境界部との距離は、０．１μｍ以上０．５μｍ以下であり、かつ前記第２部分と前記第３部分との境界部と、前記第２ボディ領域と前記ＪＦＥＴ領域との境界部との距離は、０．１μｍ以上０．５μｍ以下である、請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記主面における貫通転位の密度は、１００ｃｍ-2以上１００００ｃｍ-2以下である、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記主面に対して垂直な方向に沿って見て、前記第３部分は、三角形、四角形および円形のいずれかである、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。
【０００３】
炭化珪素基板は、たとえば昇華再結晶法により製造される。しかしながら、炭化珪素基板には、通常転位が含まれており、当該転位を全く含まない炭化珪素基板を製造することは現時点では極めて困難である。特開２０１３−３４００７号公報（特許文献１）は、炭化珪素エピタキシャル層中の螺旋転位に起因したシャローピットに連結したステップバンチングの線密度が５ｍｍ-1である炭化珪素エピタキシャルウェハを開示している。
【０００４】
Ｍａｋｏｔｏ  Ｋｉｔａｂａｔａｋｅ、外８名，”Ｅｌｅｃｔｒｉｃａｌ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  Ｒｅｌｉａｂｉｌｉｔｙ  Ａｆｆｅｃｔｅｄ  ｂｙ  Ｄｅｆｅｃｔｓ  Ａｎａｌｙｚｅｄ  ｂｙ  ｔｈｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｅｖａｌｕａｔｉｏｎ  Ｐｌａｔｆｏｒｍ  ｆｏｒ  ＳｉＣ  ｅｐｉｔａｘｉａｌ  ｆｉｌｍｓ”，Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ，２０１４，Ｖｏｌｓ．７７８−７８０，ｐ．９７９−９８４（非特許文献１）は、炭化珪素エピタキシャル膜に存在する欠陥によって影響を受ける電気特性および信頼性を評価する方法を開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−３４００７号公報
【非特許文献】
【０００６】
【非特許文献１】Ｍａｋｏｔｏ  Ｋｉｔａｂａｔａｋｅ、外８名，”Ｅｌｅｃｔｒｉｃａｌ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  Ｒｅｌｉａｂｉｌｉｔｙ  Ａｆｆｅｃｔｅｄ  ｂｙ  Ｄｅｆｅｃｔｓ  Ａｎａｌｙｚｅｄ  ｂｙ  ｔｈｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｅｖａｌｕａｔｉｏｎ  Ｐｌａｔｆｏｒｍ  ｆｏｒ  ＳｉＣ  ｅｐｉｔａｘｉａｌ  ｆｉｌｍｓ”，Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ，２０１４，Ｖｏｌｓ．７７８−７８０，ｐ．９７９−９８４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一態様の目的は、オン抵抗の増加を抑制しつつゲート絶縁膜の絶縁破壊を抑制可能な炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る炭化珪素半導体装置は、主面を有する炭化珪素基板と、主面上に設けられたゲート絶縁膜とを備える。炭化珪素基板は、主面に対して垂直な方向に沿って見て多角形の外形を有する第１セル領域と、多角形の一辺を共有し、かつ主面に対して垂直な方向に沿って見て多角形の外形を有する第２セル領域とを含む。第１セル領域は、第１導電型を有する第１ボディ領域を有する。第２セル領域は、第１導電型を有する第２ボディ領域を有する。炭化珪素基板は、第１ボディ領域と第２ボディ領域とに挟まれ、一辺を含み、かつ第１導電型とは異なる第２導電型を有するＪＦＥＴ領域を含む。ゲート絶縁膜は、第１ボディ領域とＪＦＥＴ領域とに接する第１部分と、第２ボディ領域とＪＦＥＴ領域とに接する第２部分と、ＪＦＥＴ領域に接しかつ第１部分と第２部分とに挟まれて設けられた第３部分とを含む。第３部分の厚みは、第１部分および第２部分の各々の厚みよりも大きい。第３部分は、一辺の端部上に設けられている。
【発明の効果】
【０００９】
上記によれば、オン抵抗の増加を抑制しつつゲート絶縁膜の絶縁破壊を抑制可能な炭化珪素半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施の形態に係る炭化珪素半導体装置の縦断面模式図であり、図３のＩ−Ｉ折線矢視図に相当する。
【図２】本発明の一実施の形態に係る炭化珪素半導体装置の縦断面模式図であり、図３のＩＩ−ＩＩ線矢視図に相当する。
【図３】本発明の一実施の形態に係る炭化珪素半導体装置を示す横断面模式図であり、図１および図２のＩＩＩ−ＩＩＩ線矢視図に相当する。
【図４】本発明の一実施の形態に係る炭化珪素半導体装置を示す横断面模式図であり、図１および図２のＩＶ−ＩＶ線矢視図に相当する。
【図５】本発明の一実施の形態に係る炭化珪素半導体装置を示す横断面模式図であり、図１および図２のＶ−Ｖ線矢視図に相当する。
【図６】本発明の一実施の形態に係る炭化珪素半導体装置の第１変形例を示す横断面模式図である。
【図７】本発明の一実施の形態に係る炭化珪素半導体装置の第２変形例を示す横断面模式図である。
【図８】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
【図９】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す縦断面模式図である。
【図１０】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す横断面模式図である。
【図１１】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す縦断面模式図である。
【図１２】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に示す横断面模式図である。
【図１３】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に示す横断面模式図である。
【発明を実施するための形態】
【００１１】
たとえば平面型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート絶縁膜は、ゲート電極とＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）領域とに挟まれて設けられている。そのため、ドレイン電極とソース電極との間に電圧が印加されると、ＪＦＥＴ領域上のゲート絶縁膜の部分に電界が集中する。たとえばトランジスタがＯＮ状態の場合、ソースで電極がグランド電位（０Ｖ）であり、ドレイン電極にはたとえば１７００Ｖが印加され、ゲート電極にはたとえば１５Ｖが印加されている。そのため、ゲート電極とドレイン電極との間には１６８５Ｖ程度の電位差が生じている。トランジスタがＯＦＦ状態の場合、ソース電極がグランド電位（０Ｖ）であり、ドレイン電極にはたとえば１７００Ｖが印加され、ゲート電極はグランド電位（０Ｖ）となっている。そのため、ゲート電極とソース電極との間には１７００Ｖ程度の電位差が生じている。つまり、トランジスタがＯＮ状態およびＯＦＦ状態のいずれの場合においても、ゲート絶縁膜には電界が集中している。ＪＦＥＴ領域上のゲート絶縁膜の中でも、特に複数の多角形のセル領域の頂点が重なる点（以下、重点とも称する）上におけるゲート絶縁膜の部分には電界が集中しやすい。そのため、重点上におけるゲート絶縁膜の部分において絶縁破壊が発生しやすい。
【００１２】
発明者らは、重点上におけるゲート絶縁膜の部分の厚みを大きくすることで、ゲート絶縁膜の中で絶縁破壊が発生しやすい部分の絶縁耐性を高めることを考え出した。一方、重点上におけるゲート絶縁膜の部分とともにボディ領域上におけるゲート絶縁膜の部分の厚みも大きくすると、ボディ領域上のゲート絶縁膜の部分に印加される実効電界が低くなるためオン抵抗が増加する。そこで、重点上におけるゲート絶縁膜の部分の厚みをボディ領域上におけるゲート絶縁膜の部分の厚みよりも大きくすることで、オン抵抗の増加を抑制しつつゲート絶縁膜の絶縁破壊を抑制することを可能にした。
［本発明の実施形態の説明］
次に本発明の実施態様を列記して説明する。
【００１３】
（１）本発明の一態様に係る炭化珪素半導体装置１は、主面１０ａを有する炭化珪素基板１０と、主面１０ａ上に設けられたゲート絶縁膜１５とを備える。炭化珪素基板１０は、主面１０ａに対して垂直な方向に沿って見て多角形の外形を有する第１セル領域ＣＬ１と、多角形の一辺Ｍ２３ａを共有し、かつ主面１０ａに対して垂直な方向に沿って見て多角形の外形を有する第２セル領域ＣＬ２とを含む。第１セル領域ＣＬ１は、第１導電型を有する第１ボディ領域１３ｃを有する。第２セル領域ＣＬ２は、第１導電型を有する第２ボディ領域１３ｂを有する。炭化珪素基板１０は、第１ボディ領域１３ｃと第２ボディ領域１３ｂとに挟まれ、一辺Ｍ２３ａを含み、かつ第１導電型とは異なる第２導電型を有するＪＦＥＴ領域２を含む。ゲート絶縁膜１５は、第１ボディ領域１３ｃとＪＦＥＴ領域２とに接する第１部分１５ａ１と、第２ボディ領域１３ｂとＪＦＥＴ領域２とに接する第２部分１５ａ２と、ＪＦＥＴ領域２に接しかつ第１部分１５ａ１と第２部分１５ａ２とに挟まれて設けられた第３部分１５ｂとを含む。第３部分１５ｂの厚みｔｂは、第１部分１５ａ１および第２部分１５ａ２の各々の厚みよりも大きい。第３部分１５ｂは、一辺Ｍ１２ａの端部Ｃ０上に設けられている。
【００１４】
上記（１）に係る炭化珪素半導体装置１によれば、第３部分１５ｂは、一辺Ｍ１２ａの端部Ｃ０上に設けられている。これにより、電界が集中しやすい端部Ｃ０上におけるゲート絶縁膜１５の部分の絶縁破壊を抑制することができる。また第３部分１５ｂの厚みｔｂは、第１部分１５ａ１および第２部分１５ａ２の各々の厚みｔａよりも大きい。これにより、オン抵抗の増加を抑制しつつゲート絶縁膜１５の絶縁破壊を抑制することができる。さらに第１部分１５ａ１は、第１ボディ領域１３ｃとＪＦＥＴ領域２とに接し、第２部分１５ａ２は、第２ボディ領域１３ｂとＪＦＥＴ領域２とに接する。これにより、アライメント誤差により、主面１０ａと平行な方向における第３部分１５ｂの位置がずれた場合であっても、オン抵抗の増加を抑制することができる。
【００１５】
（２）上記（１）に係る炭化珪素半導体装置１において、第３部分１５ｂの厚みｔｂは、第１部分１５ａ１の厚みｔａの１．１倍以上であり、かつ第２部分１５ａ２の厚みｔａの１．１倍以上であってもよい。
【００１６】
（３）上記（１）または（２）に係る炭化珪素半導体装置１において、主面１０ａと平行な方向において、第１部分１５ａ１と第３部分１５ｂとの境界部１５ｂ１と、第１ボディ領域１３ｃとＪＦＥＴ領域２との境界部１３ｃ１との距離ａ１は、０．１μｍ以上０．５μｍ以下であり、かつ第２部分１５ａ２と第３部分１５ｂとの境界部１５ｂ２と、第２ボディ領域１３ｂとＪＦＥＴ領域２との境界部１３ｂ１との距離ａ２は、０．１μｍ以上０．５μｍ以下であってもよい。
【００１７】
（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置１において、主面１０ａにおける貫通転位３の密度は、１００ｃｍ-2以上１００００ｃｍ-2以下であってもよい。
【００１８】
主面１０ａに貫通転位３が存在している場合、貫通転位３付近に形成されるゲート絶縁膜１５の部分には、特に電界が集中しやすい。電界集中の一つの原因としては、ゲート絶縁膜１５を形成する工程において主面１０ａを熱酸化する際に、貫通転位３に起因するピットが増大し、当該ピット付近に電界が集中することが推定される。電界集中の別の原因としては、当該ピット付近におけるゲート絶縁膜１５の厚みが不均一になり、薄いゲート絶縁膜１５の部分において絶縁破壊が発生している可能性もある。貫通転位３の密度が１００ｃｍ-2以上１００００ｃｍ-2以下である主面１０ａ上にゲート絶縁膜１５の第３部分１５ｂを設けることにより、貫通転位３上に形成されたゲート絶縁膜１５の絶縁破壊を抑制することができる。
【００１９】
（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置１において、主面１０ａに対して垂直な方向に沿って見て、第３部分１５ｂは、三角形、四角形および円形のいずれかであってもよい。
［本発明の実施形態の詳細］
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００２０】
まず、本発明の一実施の形態に係る炭化珪素半導体装置１としてのＭＯＳＦＥＴ１の構成について説明する。
【００２１】
図１に示されるように、本実施の形態に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７と、ソース電極１６と、ドレイン電極２０と、層間絶縁膜２２と、ソース配線１９とを主に有している。
【００２２】
炭化珪素基板１０は、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に配置された炭化珪素エピタキシャル層２４とを主に有している。炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板１１は、たとえば窒素などのｎ型不純物を含んでおり、ｎ型（第２導電型）の導電型を有する。炭化珪素基板１０は、炭化珪素エピタキシャル層２４により構成される第１主面１０ａと、第１主面１０ａと反対側に位置し、炭化珪素単結晶基板１１により構成される第２主面１０ｂとを有する。炭化珪素基板１０の第１主面１０ａは、たとえば｛０００１｝面から８°以下程度オフした面であり、好ましくは（０００１）面から８°以下程度オフした面である。炭化珪素エピタキシャル層２４は、ボディ領域１３と、ＪＦＥＴ領域２と、ドリフト領域１２と、ソース領域１４と、コンタクト領域１８とを主に有している。
【００２３】
ボディ領域１３は、たとえばアルミニウムまたはホウ素などのｐ型不純物を含んでおり、ｐ型（第１導電型）の導電型を有する。ボディ領域１３が含むｐ型不純物の濃度は、たとえば１×１０16ｃｍ-3以上１×１０18ｃｍ-3以下である。図１、図２および図３に示されるように、ボディ領域１３は、第１ボディ領域１３ｃと、第２ボディ領域１３ｂと、第３ボディ領域１３ａとを有している。第１ボディ領域１３ｃと、第２ボディ領域１３ｂと、第３ボディ領域１３ａとは、第１主面１０ａにおいてゲート絶縁膜１５と接する。
【００２４】
ＪＦＥＴ領域２は、たとえば窒素などのｎ型不純物を有しており、ｐ型とは異なる、ｎ型の導電型を有する。ＪＦＥＴ領域２が含むｎ型不純物の濃度は、たとえば１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下である。図１、図２および図３に示されるように、ＪＦＥＴ領域２は、第１ＪＦＥＴ領域２ｃと、第２ＪＦＥＴ領域２ｂと、第３ＪＦＥＴ領域２ａとを有している。図１に示されるように、ＪＦＥＴ領域２は、第１ボディ領域１３ｃと第２ボディ領域１３ｂとに挟まれている。図２に示されるように、ＪＦＥＴ領域２は、第３ボディ領域１３ａと第２ボディ領域１３ｂとに挟まれている。
【００２５】
ドリフト領域１２は、たとえば窒素などのｎ型不純物を有しており、ｎ型の導電型を有する。ドリフト領域１２が含むｎ型不純物の濃度は、たとえば１×１０14ｃｍ-3以上１×１０16ｃｍ-3以下である。ドリフト領域１２は、ＪＦＥＴ領域２と連続的に形成されている。ドリフト領域１２が含むｎ型不純物の濃度は、ＪＦＥＴ領域２が含むｎ型不純物の濃度とほぼ同じである。ドリフト領域１２は、ＪＦＥＴ領域２と炭化珪素単結晶基板１１とに挟まれ、かつボディ領域１３と炭化珪素単結晶基板１１とに挟まれていている。ドリフト領域１２は、第１ドリフト領域１２ｃと、第２ドリフト領域１２ｂと、第３ドリフト領域１２ａとを有している。
【００２６】
ソース領域１４は、リンなどのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１４が含むｎ型不純物の濃度は、たとえば１×１０20ｃｍ-3程度である。ソース領域１４は、ボディ領域１３によりＪＦＥＴ領域２およびドリフト領域１２の双方から離間されている。ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ型不純物の濃度よりも高い。図１、図２および図３に示されるように、ソース領域１４は、第１ソース領域１４ｃと、第２ソース領域１４ｂと、第３ソース領域１４ａとを有している。
【００２７】
コンタクト領域１８は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型の導電型を有する。コンタクト領域１８が含むｐ型不純物の濃度は、たとえば１×１０20ｃｍ-3程度である。コンタクト領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高い。コンタクト領域１８は、第１コンタクト領域１８ｃと、第２コンタクト領域１８ｂと、第３コンタクト領域１８ａとを有している。なお、上記ｎ型不純物およびｐ型不純物の元素、濃度および各領域の導電型は、たとえばＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。
【００２８】
図１、図２および図３に示されるように、炭化珪素基板１０は、第１セル領域ＣＬ１と、第２セル領域ＣＬ２と、第３セル領域ＣＬ３とを有している。図３に示されるように、平面視（第１主面１０ａに対して垂直な方向に沿って見た場合）において、第１セル領域ＣＬ１と、第２セル領域ＣＬ２と、第３セル領域ＣＬ３との各々は、多角形の外形を有する。多角形とは、たとえば六角形であり、好ましくは正六角形である。平面視において、第１セル領域ＣＬ１は、第２セル領域ＣＬ２と、第３セル領域ＣＬ３とに接する。第２セル領域ＣＬ２は、第１セル領域ＣＬ１と、第３セル領域ＣＬ３とに接する。第３セル領域ＣＬ３は、第１セル領域ＣＬ１と、第２セル領域ＣＬ２とに接する。
【００２９】
第１セル領域ＣＬ１および第２セル領域ＣＬ２は、多角形の一辺Ｍ１２ａを共有している。第２セル領域ＣＬ２および第３セル領域ＣＬ３は、多角形の一辺Ｍ２３ａを共有している。第３セル領域ＣＬ３および第１セル領域ＣＬ１は、多角形の一辺Ｍ１３ａを共有している。辺Ｍ１２ａと、辺Ｍ２３ａと、辺Ｍ１３ａとは、三重点Ｃ０を共有する。第１ＪＦＥＴ領域２ｃは、辺Ｍ１２ａにおいて第２ＪＦＥＴ領域２ｂと接する。第２ＪＦＥＴ領域２ｂは、辺Ｍ２３ａにおいて第３ＪＦＥＴ領域２ａと接する。第３ＪＦＥＴ領域２ａは、辺Ｍ１３ａにおいて第１ＪＦＥＴ領域２ｃと接する。
【００３０】
図３に示されるように、ＪＦＥＴ領域２は、多角形の一辺Ｍ１２ａを含む。好ましくは、ＪＦＥＴ領域２は、一辺Ｍ１２ａの端部Ｃ０を含む。一辺Ｍ１２ａは、第１ＪＦＥＴ領域２ｃと第２ＪＦＥＴ領域２ｂとの境界に位置する。図３に示されるように、ＪＦＥＴ領域２は、多角形の一辺Ｍ１２ａ、Ｍ２３ａ、Ｍ１３ａと、三重点Ｃ０とを含んでもよい。三重点Ｃ０は、第１ＪＦＥＴ領域２ｃと、第２ＪＦＥＴ領域２ｂと、第３ＪＦＥＴ領域２ａとが接する点に位置する。
【００３１】
第１セル領域ＣＬ１は、第１ＪＦＥＴ領域２ｃと、第１ドリフト領域１２ｃと、第１ボディ領域１３ｃと、第１ソース領域１４ｃと、第１コンタクト領域１８ｃとを有する。平面視において、第１ボディ領域１３ｃと、第１ソース領域１４ｃと、第１コンタクト領域１８ｃとは、六角形の外形を有する。第１コンタクト領域１８ｃは、第１ソース領域１４ｃに取り囲まれている。第１ソース領域１４ｃは、第１ボディ領域１３ｃに取り囲まれている。第１ボディ領域１３ｃは、第１ＪＦＥＴ領域２ｃに取り囲まれている。第１ソース領域１４ｃは、第１ボディ領域１３ｃによって第１ＪＦＥＴ領域２ｃおよび第１ドリフト領域１２ｃから隔てられている。
【００３２】
第２セル領域ＣＬ２は、第２ＪＦＥＴ領域２ｂと、第２ドリフト領域１２ｂと、第２ボディ領域１３ｂと、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとを有する。平面視において、第２ボディ領域１３ｂと、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとは、六角形の外形を有する。第２コンタクト領域１８ｂは、第２ソース領域１４ｂに取り囲まれている。第２ソース領域１４ｂは、第２ボディ領域１３ｂに取り囲まれている。第２ボディ領域１３ｂは、第２ＪＦＥＴ領域２ｂに取り囲まれている。第２ソース領域１４ｂは、第２ボディ領域１３ｂによって第２ＪＦＥＴ領域２ｂおよび第２ドリフト領域１２ｂから隔てられている。
【００３３】
第３セル領域ＣＬ３は、第３ＪＦＥＴ領域２ａと、第３ドリフト領域１２ａと、第３ボディ領域１３ａと、第３ソース領域１４ａと、第３コンタクト領域１８ａとを有する。平面視において、第３ボディ領域１３ａと、第３ソース領域１４ａと、第３コンタクト領域１８ａは、六角形の外形を有する。第３コンタクト領域１８ａは、第３ソース領域１４ａに取り囲まれている。第３ソース領域１４ａは、第３ボディ領域１３ａに取り囲まれている。第３ボディ領域１３ａは、第３ＪＦＥＴ領域２ａに取り囲まれている。第３ソース領域１４ａは、第３ボディ領域１３ａによって第３ＪＦＥＴ領域２ａおよび第３ドリフト領域１２ａから隔てられている。
【００３４】
図３に示されるように、平面視において、第１コンタクト領域１８ｃ、第２コンタクト領域１８ｂおよび第３コンタクト領域１８ａの外形は、それぞれ、第１ソース領域１４ｃ、第２ソース領域１４ｂおよび第３ソース領域１４ａの外形の相似形であってもよい。同様に、平面視において、第１ソース領域１４ｃ、第２ソース領域１４ｂおよび第３ソース領域１４ａの外形は、それぞれ、第１ボディ領域１３ｃ、第２ボディ領域１３ｂおよび第３ボディ領域１３ａの外形の相似形であってもよい。なお、第１ボディ領域１３ｃと第２ボディ領域１３ｂとに挟まれた部分と、第１ボディ領域１３ｃと第３ボディ領域１３ａとに挟まれた部分と、第２ボディ領域１３ｂと第３ボディ領域１３ａとに挟まれた部分とはＪＦＥＴ領域２を形成する。
【００３５】
図１および図２に示されるように、ゲート絶縁膜１５は、炭化珪素基板１０の第１主面１０ａ上に設けられている。ゲート絶縁膜１５は、たとえば二酸化珪素を含む材料からなる。ゲート絶縁膜１５は、第１主面１０ａにおいて、ボディ領域１３と、ソース領域１４と、ＪＴＥＴ領域２に接している。具体的には、ゲート絶縁膜１５は、第１主面１０ａにおいて、第１ソース領域１４ｃと、第１ボディ領域１３ｃと、第１ＪＦＥＴ領域２ｃと、第２ソース領域１４ｂと、第２ボディ領域１３ｂと、第２ＪＦＥＴ領域２ｂと、第３ソース領域１４ａと、第３ボディ領域１３ａと、第３ＪＦＥＴ領域２ａとに接する。ゲート絶縁膜１５と接するボディ領域１３の部分には、チャネル領域ＣＨが形成可能に構成されている。
【００３６】
ゲート絶縁膜１５は、第１ボディ領域１３ｃとＪＦＥＴ領域２とに接する第１部分１５ａ１と、第２ボディ領域１３ｂとＪＦＥＴ領域２とに接する第２部分１５ａ２と、ＪＦＥＴ領域２に接しかつ第１部分１５ａ１と第２部分１５ａ２とに挟まれて設けられた第３部分１５ｂとを含む。第３部分１５ｂの厚みは、第１部分１５ａ１および第２部分１５ａ２の各々の厚みよりも大きい。図１および図５に示されるように、第３部分１５ｂは、一辺Ｍ１２ａの端部Ｃ０上に設けられている。言い換えれば、第３部分１５ｂは、三重点Ｃ０上に設けられている。
【００３７】
第３部分１５ｂの厚みは、たとえば、第１部分１５ａ１の厚みの１．１倍以上であり、好ましくは１．１５倍以上であり、より好ましくは１．２倍以上である。同様に、第３部分１５ｂの厚みは、たとえば、第２部分１５ａ２の厚みの１．１倍以上であり、好ましくは１．１５倍以上であり、より好ましくは１．２倍以上である。第１部分１５ａ１および第２部分１５ａ２は薄い領域１５ａを構成する。薄い領域１５ａの厚みは、たとえば４０ｎｍ以上５０ｎｍ以下である。
【００３８】
図１に示されるように、第１主面１０ａと平行な方向において、第１部分１５ａ１と第３部分１５ｂとの境界部１５ｂ１と、第１ボディ領域１３ｃとＪＦＥＴ領域２との境界部１３ｃ１との距離ａ１は、たとえば０．１μｍ以上０．５μｍ以下であり、好ましくは、０．２μｍ以上０．４μｍ以下である。同様に、第２部分１５ａ２と第３部分１５ｂとの境界部１５ｂ２と、第２ボディ領域１３ｂとＪＦＥＴ領域２との境界部１３ｂ１との距離ａ２は、たとえば０．１μｍ以上０．５μｍ以下であり、好ましくは、０．２μｍ以上０．４μｍ以下である。図５に示されるように、平面視において、第３部分１５ｂは、たとえば三角形である。第３部分１５ｂは、第１ボディ領域１３ｃの頂点Ｃ３と、第２ボディ領域１３ｂの頂点Ｃ２と、第３ボディ領域１３ａの頂点Ｃ１とを繋いで規定される三角形に囲まれていてもよい。図６に示されるように、平面視において、第３部分１５ｂは、円形であってもよい。好ましくは、第３部分１５ｂは、セル領域の全ての頂点上に設けられている。
【００３９】
図７に示されるように、炭化珪素基板１０は、第４セル領域ＣＬ４をさらに有していてもよい。第４セル領域ＣＬ４は、第４ＪＦＥＴ領域２ｄと、第４ボディ領域１３ｄと、第４ソース領域１４ｄと、第４コンタクト領域１８ｄ、第４ドリフト領域１２ｄとを有する。平面視において、第１セル領域ＣＬ１と、第２セル領域ＣＬ２と、第３セル領域ＣＬ３と、第４セル領域ＣＬ４とは、四角形であってもよい。平面視において、第１セル領域ＣＬ１は、第４セル領域ＣＬ４と、第３セル領域ＣＬ３とに接する。第２セル領域ＣＬ２は、第４セル領域ＣＬ４と、第３セル領域ＣＬ３とに接する。第３セル領域ＣＬ３は、第１セル領域ＣＬ１と、第２セル領域ＣＬ２とに接する。第４セル領域ＣＬ４は、第１セル領域ＣＬ１と、第２セル領域ＣＬ２とに接する。
【００４０】
第１セル領域ＣＬ１と、第２セル領域ＣＬ２と、第３セル領域ＣＬ３と、第４セル領域ＣＬ４とは、四重点Ｃ０を共有する。ＪＦＥＴ領域２は、四重点Ｃ０を含む。四重点Ｃ０は、第１ＪＦＥＴ領域２ｃと、第２ＪＦＥＴ領域２ｂと、第３ＪＦＥＴ領域２ａと、第４ＪＦＥＴ領域２ｄとが接する点に位置する。ゲート絶縁膜１５の第３部分１５ｂは、四重点Ｃ０上に設けられている。図７に示されるように、平面視において、第３部分１５ｂは、四角形であってもよい。なお、図７においては、ゲート電極２７は省略されている。
【００４１】
図１に示されるように、ゲート電極２７は、チャネル領域ＣＨに対面して設けられている。ゲート電極２７は、たとえば不純物がドープされたポリシリコンを含む材料により構成されている。ゲート電極２７は、第３部分１５ｂを跨ぐようにゲート絶縁膜１５上に設けられている。ゲート電極２７は、第１部分１５ａ１と、第２部分１５ａ２と、第３部分１５ｂとに接している。ゲート電極２７は、ソース領域１４と、ボディ領域１３と、ＪＦＥＴ領域２とに対面して設けられている。層間絶縁膜２２は、ゲート絶縁膜１５と、ゲート電極２７とに接して設けられている。層間絶縁膜２２は、ゲート電極２７を覆うように設けられており、ゲート電極２７とソース電極１６との間を電気的に絶縁している。層間絶縁膜２２は、たとえば二酸化珪素を含む材料により構成されている。図５に示されるように、平面視において、層間絶縁膜２２は環状であってもよい。平面視において、層間絶縁膜２２の内側にソース配線１９が設けられており、外側にゲート電極２７が設けられていてもよい。平面視において、第３部分１５ｂは、ゲート電極２７に取り囲まれている。
【００４２】
図１、図２および図４に示されるように、ソース電極１６は、第１ソース電極１６ｃと、第２ソース電極１６ｂと、第３ソース電極１６ａとを有する。第１ソース電極１６ｃは、炭化珪素基板１０の第１主面１０ａにおいて、第１ソース領域１４ｃと、第１コンタクト領域１８ｃとに接している。同様に、第２ソース電極１６ｂは、第１主面１０ａにおいて、第２ソース領域１４ｂと、第２コンタクト領域１８ｂとに接している。同様に、第３ソース電極１６ａは、第１主面１０ａにおいて、第３ソース領域１４ａと、第３コンタクト領域１８ａとに接している。ソース電極１６は、たとえばアルミニウムを含む材料からなる。好ましくは、ソース電極１６は、ＴｉＡｌＳｉを含む材料からなる。ソース配線１９はソース電極１６と接して設けられている。図４に示されるように、平面視において、第１ソース電極１６ｃ、第２ソース電極１６ｂおよび第３ソース電極１６ａの各々は、ゲート絶縁膜１５の薄い領域１５ａに囲まれている。図１および図２に示されるように、ソース配線１９は、層間絶縁膜２２を覆うように設けられている。
【００４３】
ドレイン電極２０は、炭化珪素基板１０の第２主面１０ｂに接して設けられている。ドレイン電極２０は、たとえばＮｉＳｉなど、ｎ型の炭化珪素単結晶基板１１とオーミックコンタクト可能な材料から構成されており、炭化珪素単結晶基板１１と電気的に接続されている。
【００４４】
第１主面１０ａにおける貫通転位３の密度は、たとえば１００ｃｍ-2以上１００００ｃｍ-2以下である。貫通転位３の密度の上限値は、たとえば５０００ｃｍ-2であってもよい。貫通転位３の密度の下限値は、たとえば２００ｃｍ-2であってもよい。貫通転位３は、たとえば貫通刃状転位と、貫通螺旋転位とを含む。貫通転位３は、たとえば炭化珪素基板１０の第１主面１０ａから第２主面１０ｂまで延伸している。つまり、貫通転位３は、炭化珪素エピタキシャル層２４と、炭化珪素単結晶基板１１とに形成されている。貫通転位３は、ドリフト領域１２と、ＪＦＥＴ領域２とを貫通していてもよい。ゲート絶縁膜１５の絶縁破壊抑制の観点から、ゲート絶縁膜１５の第３部分１５ｂに接するＪＦＥＴ領域２の表面における貫通転位３の密度が１００ｃｍ-2以上１００００ｃｍ-2以下であってもよい。
【００４５】
次に、貫通転位の密度の測定方法について説明する。
まず樹脂パッケージに覆われた炭化珪素半導体装置を発煙硝酸に浸漬することにより、樹脂パッケージが除去される。次に、Ａｌ（アルミニウム）配線と、Ｃｕ（銅）リードフレームとが、ＨＣｌ（塩酸）により除去される。層間絶縁膜２２、ゲート電極２７およびゲート絶縁膜１５は、ＨＮＯ3（硝酸）とＨＦ（フッ酸）との混合液により除去される。以上により、炭化珪素基板１０の第１主面１０ａが露出する。なお、半導体チップが樹脂パッケージに覆われていない場合は、樹脂パッケージの除去工程は不要である。
【００４６】
次に、炭化珪素基板１０の第１主面１０ａが、溶融ＫＯＨ（水酸化カリウム）によりエッチングされる。ＫＯＨの濃度は、たとえば１００％である。ＫＯＨの温度は、たとえば５００℃である。エッチング時間は、たとえば５分である。炭化珪素基板１０は、たとえば数百ｎｍ程度エッチングされる。以上のようにして、貫通転位に起因するエッチピットが形成される。
【００４７】
次に、オリンパス製工業用検査顕微鏡（ＭＸ５１）を用いて、エッチピットが観察される。顕微鏡倍率は、たとえば５００倍以上１０００倍以下である。明視野よりも暗視野の方が観察に適している。検査範囲は、たとえば１ｃｍ×１ｃｍよりも大きい方が望ましい。平面視において、六角形の外形を有するエッチピットが貫通転位と判断される。つまり、エッチピットの面密度を測定することにより、貫通転位の密度が求められる。
【００４８】
次に、ＭＯＳＦＥＴの動作について説明する。図１および図２に示されるように、ゲート電極２７の電圧が閾値電圧未満の状態、すなわちオフ状態では、ゲート絶縁膜１５の直下に位置するボディ領域１３とＪＦＥＴ領域２との間のｐｎ接合が逆バイアスとなり非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧を印加すると、ゲート絶縁膜１５に対応するチャネル領域ＣＨにおいて反転層が形成される。その結果、ソース領域１４とＪＦＥＴ領域２とが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。
【００４９】
次に、本実施の形態に係るＭＯＳＦＥＴ１の製造方法について説明する。
まず炭化珪素基板を準備する工程（Ｓ１０：図８）が実施される。具体的には、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる炭化珪素単結晶基板１１が準備される。次に、炭化珪素単結晶基板１１上にエピタキシャル成長によりｎ型の炭化珪素エピタキシャル層２４が形成される。炭化珪素エピタキシャル層２４は、たとえば窒素などのｎ型不純物を含んでいる。炭化珪素エピタキシャル層２４が含むｎ型不純物の濃度は、たとえば１×１０16ｃｍ-3以下である。炭化珪素エピタキシャル層２４は、第１主面１０ａを構成する。炭化珪素単結晶基板１１は、第２主面１０ｂを構成する。第１主面１０ａは、たとえば（０００１）面から８°以下程度オフした面であってもよい。
【００５０】
図９に示されるように、炭化珪素単結晶基板１１は、貫通転位３を含む。炭化珪素単結晶基板１１の表面１１ａ上に炭化珪素エピタキシャル層２４を成長させる際、炭化珪素単結晶基板１１に存在していた貫通転位３が炭化珪素エピタキシャル層２４に引き継がれる。貫通転位３は、第１主面１０ａに露出する。第１主面１０ａに露出する貫通転位３の密度は、たとえば１００ｃｍ-2以上１００００ｃｍ-2以下である。複数の炭化珪素基板から上記の貫通転位密度を有する炭化珪素基板１０を選別して炭化珪素基板１０が準備されてもよい。
【００５１】
次に、炭化珪素エピタキシャル層２４の第１主面１０ａに対してイオン注入が実施される。たとえばアルミニウムなどのｐ型不純物が炭化珪素エピタキシャル層２４に対してイオン注入される。これにより、第１ボディ領域１３ｃと、第２ボディ領域１３ｂと、第３ボディ領域１３ａとが形成される。次に、第１ボディ領域１３ｃ、第２ボディ領域１３ｂおよび第３ボディ領域１３ａの各々に対して、たとえばリンなどのｎ型不純物がイオン注入される。これにより、第１ソース領域１４ｃ、第２ソース領域１４ｂおよび第３ソース領域１４ａが形成される。次に、第１ソース領域１４ｃ、第２ソース領域１４ｂおよび第３ソース領域１４ａの各々に対して、たとえばアルミニウムなどのｐ型不純物がイオン注入される。これにより、第１コンタクト領域１８ｃ、第２コンタクト領域１８ｂおよび第３コンタクト領域１８ａが形成される。第１ボディ領域１３ｃと、第２ボディ領域１３ｂとに挟まれた領域は、ＪＦＥＴ領域２となる（図１０参照）。
【００５２】
次に、活性化アニール工程が実施される。具体的には、たとえばアルゴンなどの不活性ガス雰囲気中において、炭化珪素基板１０をたとえば１７００℃程度に加熱して、３０分間程度保持する熱処理が実施される。これによりイオン注入された不純物が活性化する。
【００５３】
次に、ゲート絶縁膜を形成する工程（Ｓ２０：図８）が実施される。図１１に示されるように、ＪＦＥＴ領域２上に珪素を含む材料４が形成される。珪素を含む材料４とは、たとえばポリシリコン、アモルファスシリコンまたはアモルファス炭化珪素などである。珪素を含む材料４は、たとえば貫通転位３が露出している第１主面１０ａ上に形成される。次に、珪素を含む材料４が第１主面１０ａ上に設けられた状態で、炭化珪素基板１０が、たとえば酸素雰囲気中において１３００℃程度で１時間程度加熱される。これにより、炭化珪素基板１０の第１主面１０ａ上にゲート絶縁膜１５が形成される（図１２参照）。ゲート絶縁膜１５は、第１ボディ領域１３ｃとＪＦＥＴ領域２とに接する第１部分１５ａ１と、第２ボディ領域１３ｂとＪＦＥＴ領域２とに接する第２部分１５ａ２と、ＪＦＥＴ領域２に接しかつ第１部分１５ａ１と第２部分１５ａ２とに挟まれて設けられた第３部分１５ｂとを含む。第３部分１５ｂの厚みは、第１部分１５ａ１および第２部分１５ａ２の各々の厚みよりも大きい。
【００５４】
次に、窒素アニール工程が実施されてもよい。具体的には、一酸化窒素雰囲気中において、炭化珪素基板１０が１１００℃程度の温度でたとえば１時間程度保持される。次に、アルゴンや窒素などの不活性ガス中において、炭化珪素基板１０を加熱する熱処理が実施されてもよい。たとえばアルゴン雰囲気中において、炭化珪素基板１０は１１００℃以上１５００℃以下の温度で１時間程度保持される。
【００５５】
次に、ゲート電極を形成する工程（Ｓ３０：図８）が実施される。たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、不純物が添加されたポリシリコンからなるゲート電極２７がゲート絶縁膜１５上に形成される。ゲート電極２７は、ゲート絶縁膜１５の第１部分１５ａ１と、第２部分１５ａ２と、第３部分１５ｂとに接するように形成される。
【００５６】
次に、層間絶縁膜を形成する工程（Ｓ４０：図８）が実施される。たとえばＣＶＤ法により、二酸化珪素を含む材料からなる層間絶縁膜２２が、ゲート電極２７を覆い、かつゲート絶縁膜１５の第１部分１５ａ１および第２部分１５ａ２に接し、かつ第３部分１５ｂから離間して形成される。
【００５７】
次に、ソース電極を形成する工程（Ｓ５０：図８）が実施される。たとえばエッチングによりソース電極１６を形成する予定の領域の層間絶縁膜２２およびゲート絶縁膜１５が除去される。これにより、図１３に示されるように、コンタクト領域１８と、ソース領域１４とがゲート絶縁膜１５から露出する。次に、たとえばスパッタリング法により、ソース電極１６が、コンタクト領域１８と、ソース領域１４とに接するように形成される。ソース電極１６は、たとえばＴｉ（チタン）、Ａｌ（アルミニウム）およびＳｉ（珪素）を含んでいてもよい。次に、ソース電極１６と炭化珪素基板１０とが、たとえば９００℃以上１１００℃以下でアニールされる。これにより、ソース領域１４とオーミック接合するソース電極１６が形成される。好ましくは、ソース電極１６は、コンタクト領域１８ともオーミック接合する。
【００５８】
次に、たとえばアルミニウムを含む材料から構成されたソース配線１９がソース電極１６と接するように形成される。次に、炭化珪素単結晶基板１１の第２主面１０ｂに接するドレイン電極２０が形成される。ドレイン電極２０は、たとえばＮｉＳｉを含む。以上の工程を経て、図１に示すＭＯＳＦＥＴ１が完成する。
【００５９】
なお上記実施の形態において、第１導電型はｐ型であり、かつ第２導電型はｎ型であるとして説明したが、第１導電型をｎ型とし、かつ第２導電型をｐ型としてもよい。炭化珪素半導体装置としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
【００６０】
次に、本実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の作用効果について説明する。
【００６１】
本実施の形態に係るＭＯＳＦＥＴ１によれば、第３部分１５ｂは、一辺Ｍ１２ａの端部Ｃ０上に設けられている。これにより、電界が集中しやすい端部Ｃ０上におけるゲート絶縁膜１５の部分の絶縁破壊を抑制することができる。また第３部分１５ｂの厚みｔｂは、第１部分１５ａ１および第２部分１５ａ２の各々の厚みｔａよりも大きい。これにより、オン抵抗の増加を抑制しつつゲート絶縁膜１５の絶縁破壊を抑制することができる。さらに第１部分１５ａ１は、第１ボディ領域１３ｃとＪＦＥＴ領域２とに接し、第２部分１５ａ２は、第２ボディ領域１３ｂとＪＦＥＴ領域２とに接する。これにより、アライメント誤差により、第１主面１０ａと平行な方向における第３部分１５ｂの位置がずれた場合であっても、オン抵抗の増加を抑制することができる。
【００６２】
また本実施の形態に係るＭＯＳＦＥＴ１によれば、第３部分１５ｂの厚みｔｂは、第１部分１５ａ１の厚みｔａの１．１倍以上であり、かつ第２部分１５ａ２の厚みｔａの１．１倍以上である。
【００６３】
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１主面１０ａと平行な方向において、第１部分１５ａ１と第３部分１５ｂとの境界部１５ｂ１と、第１ボディ領域１３ｃとＪＦＥＴ領域２との境界部１３ｃ１との距離ａ１は、０．１μｍ以上０．５μｍ以下であり、かつ第２部分１５ａ２と第３部分１５ｂとの境界部１５ｂ２と、第２ボディ領域１３ｂとＪＦＥＴ領域２との境界部１３ｂ１との距離ａ２は、０．１μｍ以上０．５μｍ以下である。
【００６４】
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１主面１０ａにおける貫通転位３の密度は、１００ｃｍ-2以上１００００ｃｍ-2以下である。主面１０ａに貫通転位３が存在している場合、貫通転位３付近に形成されるゲート絶縁膜１５の部分には、特に電界が集中しやすい。電界集中の一つの原因として、ゲート絶縁膜１５を形成する工程において第１主面１０ａを熱酸化する際に、貫通転位３に起因するピットが増大し、当該ピット付近に電界が集中することが推定される。電界集中の別の原因として、当該ピット付近におけるゲート絶縁膜１５の厚みが不均一になり、薄いゲート絶縁膜１５の部分において絶縁破壊が発生している可能性もある。貫通転位３の密度が１００ｃｍ-2以上１００００ｃｍ-2以下である主面１０ａ上にゲート絶縁膜１５の第３部分１５ｂを設けることにより、貫通転位３上に形成されたゲート絶縁膜１５の絶縁破壊を抑制することができる。
【００６５】
さらに本実施の形態に係るＭＯＳＦＥＴ１よれば、第１主面１０ａに対して垂直な方向に沿って見て、第３部分１５ｂは、三角形、四角形および円形のいずれかである。
【００６６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６７】
１  ＭＯＳＦＥＴ（炭化珪素半導体装置）
２  ＪＦＥＴ領域
２ａ  第３ＪＦＥＴ領域
２ｂ  第２ＪＦＥＴ領域
２ｃ  第１ＪＦＥＴ領域
２ｄ  第４ＪＦＥＴ領域
３  貫通転位
４  材料
１０  炭化珪素基板
１０ａ  第１主面（主面）
１０ｂ  第２主面
１１  炭化珪素単結晶基板
１１ａ  表面
１２  ドリフト領域
１２ａ  第３ドリフト領域
１２ｂ  第２ドリフト領域
１２ｃ  第１ドリフト領域
１２ｄ  第４ドリフト領域
１３  ボディ領域
１３ａ  第３ボディ領域
１３ｂ１，１３ｃ１  境界部
１３ｂ  第２ボディ領域
１３ｃ  第１ボディ領域
１３ｄ  第４ボディ領域
１４  ソース領域
１４ａ  第３ソース領域
１４ｂ  第２ソース領域
１４ｃ  第１ソース領域
１４ｄ  第４ソース領域
１５  ゲート絶縁膜
１５ａ  薄い領域
１５ａ１  第１部分
１５ａ２  第２部分
１５ｂ  第３部分
１５ｂ１，１５ｂ２  境界部
１６  ソース電極
１６ａ  第１ソース電極
１６ｂ  第２ソース電極
１８  コンタクト領域
１８ａ  第３コンタクト領域
１８ｂ  第２コンタクト領域
１８ｃ  第１コンタクト領域
１８ｄ  第４コンタクト領域
１９  ソース配線
２０  ドレイン電極
２２  層間絶縁膜
２４  炭化珪素エピタキシャル層
２７  ゲート電極
Ｃ０  端部（三重点、四重点）
ＣＨ  チャネル領域
ＣＬ１  第１セル領域
ＣＬ２  第２セル領域
ＣＬ３  第３セル領域
ＣＬ４  第４セル領域
Ｍ１２ａ，Ｍ１３ａ，Ｍ２３ａ  一辺、辺
ａ１，ａ２  距離
ｔａ，ｔｂ  厚み
【図１】
2016154181.tif 000003
【図２】
2016154181.tif 000004
【図３】
2016154181.tif 000005
【図４】
2016154181.tif 000006
【図５】
2016154181.tif 000007
【図６】
2016154181.tif 000008
【図７】
2016154181.tif 000009
【図８】
2016154181.tif 000010
【図９】
2016154181.tif 000011
【図１０】
2016154181.tif 000012
【図１１】
2016154181.tif 000013
【図１２】
2016154181.tif 000014
【図１３】
2016154181.tif 000015