(57)【要約】      （修正有）【課題】ノイズを低減することが可能な撮像装置を提供する。【解決手段】撮像装置の画素１１は、フォトダイオードから構成される光電変換素子３０と、光電変換素子３０の電荷を増幅する増幅トランジスタ３３とを含む。増幅トランジスタ３３は、埋め込みチャネル構造を有し、かつ、第１書き込みトランジスタ３７、第２書き込みトランジスタ３８及び第３書き込みトランジスタ３９によって、増幅トランジスタ３３の閾値の調整が可能な構造を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
光電変換素子と、
前記光電変換素子の電荷を増幅する増幅トランジスタと、
を具備し、
前記増幅トランジスタは、埋め込みチャネル構造を有し、かつ閾値の調整が可能な構造を有することを特徴とする撮像装置。
【請求項２】
前記増幅トランジスタは、電荷蓄積層を有することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記増幅トランジスタは、フローティングゲート型、ＭＯＮＯＳ型、及びＳＯＮＯＳ型のいずれかであることを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
ホットキャリア注入により前記増幅トランジスタを書き込む制御回路をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の撮像装置。
【請求項５】
前記増幅トランジスタの電流経路の一端と、ドレイン電圧を供給するための第１端子との間に接続された第１スイッチング素子と、
前記増幅トランジスタの電流経路の他端と、ソース電圧を供給するための第２端子との間に接続された第２スイッチング素子と、
前記増幅トランジスタのゲートと、書き込み電圧を供給するための第３端子との間に接続された第３スイッチング素子と、
をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の撮像装置。
【請求項６】
前記増幅トランジスタは、半導体基板内に離間して設けられたソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域間に設けられ、前記ソース領域及び前記ドレイン領域と同じ導電型の埋め込みチャネルとを含むことを特徴とする請求項１乃至５のいずれかに記載の撮像装置。
【請求項７】
前記増幅トランジスタは、消去状態においてデプレッション型であることを特徴とする請求項１乃至６のいずれかに記載の撮像装置。
【請求項８】
前記増幅トランジスタは、ＮチャネルＭＯＳトランジスタであり、書き込み動作により閾値が正側に変化することを特徴とする請求項１乃至７のいずれかに記載の撮像装置。
【請求項９】
前記増幅トランジスタにより読み出された信号をアナログ／デジタル変換するＡＤコンバータをさらに具備し、
前記ＡＤコンバータは、埋め込みチャネル構造を有し、かつ閾値の調整が可能な構造を有するトランジスタを含むことを特徴とする請求項１乃至８のいずれかに記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、撮像装置に関する。
【背景技術】
【０００２】
撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサーが知られている。ＣＭＯＳイメージセンサーでは、解像度を向上させるために、例えば画素の面積が縮小される。画素の縮小に伴い、画素に含まれるトランジスタのサイズも縮小されるが、これにより、トランジスタのノイズが大きくなってしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１６６６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、ノイズを低減することが可能な撮像装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る撮像装置は、光電変換素子と、前記光電変換素子の電荷を増幅する増幅トランジスタとを具備する。前記増幅トランジスタは、埋め込みチャネル構造を有し、かつ閾値の調整が可能な構造を有する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る撮像装置のブロック図。
【図２】図１に示した画素の回路図。
【図３】図１に示した画素の断面図。
【図４】増幅トランジスタの書き込み動作を説明する模式図。
【図５】増幅トランジスタの閾値変化を説明するグラフ。
【図６】第１実施例に係る撮像装置の動作を説明するフローチャート。
【図７】第２実施例に係る撮像装置の動作を説明するフローチャート。
【図８】第３実施例に係る撮像装置の動作を説明するフローチャート。
【図９】ＡＤコンバータに含まれるコンパレータの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００８】
［第１実施形態］
［１］撮像装置の全体構成
図１は、第１実施形態に係る撮像装置１０のブロック図である。撮像装置１０は、画素アレイ部１２、行選択回路１３、複数の信号処理回路１４、列選択回路１６、出力回路１７、電圧発生回路１８、及び制御回路１９を備える。
【０００９】
画素アレイ部１２は、行列状に配置された複数の画素１１を備える。各画素１１は、光電変換素子を含む。画素１１の具体的な構成については後述する。画素アレイ部１２には、制御信号線群２０、書き込み線群２１、及び複数の垂直信号線２２が配設される。制御信号線群２０は、後述する転送信号ＴＲＡ、リセット信号ＲＥＳ、及び選択信号ＳＥＬを画素アレイ部１２に送る制御信号線を備える。書き込み線群２１は、後述する書き込み信号ＰＧ１、ＰＧ２を画素アレイ部１２に送る書き込み線を備える。
【００１０】
行選択回路１３は、画素アレイ部１２の行（ロウ）を順次走査する。また、行選択回路１３は、選択された行に、制御信号及び書き込み信号を送る。
【００１１】
複数の信号処理回路１４はそれぞれ、複数の垂直信号線２２に接続される。各信号処理回路１４は、画素から読み出された信号を処理する。信号処理回路１４は、アナログ信号をデジタル信号に変換するＡＤコンバータ１５を含む。その他、信号処理回路１４は、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）回路、及びカラム選択スイッチなどを含む。
【００１２】
列選択回路１６は、画素アレイ部１２の列（カラム）を選択し、カラム選択信号を信号処理回路１４に送る。出力回路１７は、水平信号線２３を介して、複数の信号処理回路１４に接続される。出力回路１７は、例えばバッファから構成され、信号処理回路１４から送られる画素信号を外部へ出力する。
【００１３】
電圧発生回路１８は、撮像装置１０の各種動作に必要な複数の電圧を生成する。制御回路１９は、撮像装置１０の動作を統括的に制御する。
【００１４】
［１−１］画素１１の回路構成
次に、画素１１の回路構成について説明する。図２は、図１に示した画素１１の回路図である。画素１１は、光電変換素子３０、電荷蓄積領域としてのフローティングディフュージョンＦＤ、転送トランジスタ３１、リセットトランジスタ３２、増幅トランジスタ３３、第１選択トランジスタ３４、第２選択トランジスタ３５、第１書き込みトランジスタ３７、第２書き込みトランジスタ３８、及び第３書き込みトランジスタ３９を備える。トランジスタ３１〜３５、３７〜３９としては、例えばＮチャネルＭＯＳトランジスタが用いられる。
【００１５】
光電変換素子３０は、例えば、フォトダイオードから構成される。フォトダイオード３０は、入射光を電荷（電子）に変換して蓄積する。フォトダイオード３０のアノードは接地される。
【００１６】
転送トランジスタ３１は、電流経路の一端がフォトダイオード３０のカソードに接続され、電流経路の他端がフローティングディフュージョンＦＤに接続される。転送トランジスタ３１のゲートには、制御回路１９から、制御信号線を介して転送信号ＴＲＡが供給される。転送トランジスタ３１は、転送信号ＴＲＡがアサートされた場合に、フォトダイオード３０に蓄積された電荷を、フローティングディフュージョンＦＤに転送する。
【００１７】
リセットトランジスタ３２は、電流経路の一端が電源端子Ｖｄｄに接続され、電流経路の他端がフローティングディフュージョンＦＤに接続される。リセットトランジスタ３２のゲートには、制御回路１９から、制御信号線を介してリセット信号ＲＥＳが供給される。リセットトランジスタ３２は、リセット信号ＲＥＳがアサートされた場合に、フローティングディフュージョンＦＤの電圧を電源電圧Ｖｄｄに設定する。
【００１８】
増幅トランジスタ３３は、電流経路の一端（ドレイン）が第１選択トランジスタ３４を介して電源端子Ｖｄｄに接続され、電流経路の他端（ソース）が垂直信号線２２に接続され、ゲートがフローティングディフュージョンＦＤに接続される。垂直信号線２２は、第２選択トランジスタ３５を介して負荷素子としての定電流源３６に接続される。
【００１９】
増幅トランジスタ３３は、ソースフォロワ回路を構成し、垂直信号線２２の電圧は、フローティングディフュージョンＦＤの電圧変動に追従する。これにより、垂直信号線２２には、フローティングディフュージョンＦＤの電荷量に対応しかつ増幅トランジスタ３３のゲート電圧で決まる電圧が現れる。また、本実施形態では、増幅トランジスタ３３は、その閾値（閾値電圧）が調整可能な埋め込みチャネル型トランジスタから構成される。増幅トランジスタ３３の具体的な構造については後述する。
【００２０】
第１選択トランジスタ３４のゲートには、制御回路１９から、制御信号線を介して選択信号ＳＥＬが供給される。第１選択トランジスタ３４は、選択信号ＳＥＬがアサートされた場合に、電源電圧Ｖｄｄを増幅トランジスタ３３のドレインに印加する。第２選択トランジスタ３５のゲートには、制御回路１９から、制御信号線を介して選択信号ＳＥＬが供給される。第２選択トランジスタ３５は、選択信号ＳＥＬがアサートされた場合に、増幅トランジスタ３３のソースに定電流源３６を接続する。
【００２１】
上記説明した基本回路に加えて、画素１１は、さらに書き込み回路を備える。書き込み回路は、増幅トランジスタ３３の閾値を調整するためのものであり、第１書き込みトランジスタ３７、第２書き込みトランジスタ３８、及び第３書き込みトランジスタ３９を備える。トランジスタ３７〜３９は、スイッチング素子として機能する。
【００２２】
第１書き込みトランジスタ３７は、電流経路の一端が電源端子Ｖｐｇｍに接続され、電流経路の他端が増幅トランジスタ３３のゲートに接続される。第１書き込みトランジスタ３７のゲートには、制御回路１９から、書き込み線を介して書き込み信号ＰＧ１が供給される。第１書き込みトランジスタ３７は、書き込み信号ＰＧ１がアサートされた場合に、書き込み電圧Ｖｐｇｍを増幅トランジスタ３３のゲートに印加する。
【００２３】
第２書き込みトランジスタ３８は、電流経路の一端が電源端子Ｖｄｐに接続され、電流経路の他端が増幅トランジスタ３３のドレインに接続される。第２書き込みトランジスタ３８のゲートには、制御回路１９から、書き込み線を介して書き込み信号ＰＧ２が供給される。第２書き込みトランジスタ３８は、書き込み信号ＰＧ２がアサートされた場合に、ドレイン電圧Ｖｄｐを増幅トランジスタ３３のドレインに印加する。
【００２４】
第３書き込みトランジスタ３９は、電流経路の一端が増幅トランジスタ３３のソースに接続され、電流経路の他端が接地される。第３書き込みトランジスタ３９のゲートには、制御回路１９から、書き込み線を介して書き込み信号ＰＧ２が供給される。第３書き込みトランジスタ３９は、書き込み信号ＰＧ２がアサートされた場合に、接地電圧Ｖｓｓ（０Ｖ）を増幅トランジスタ３３のソースに印加する。
【００２５】
［１−２］画素１１の断面構造
次に、画素１１の断面構造について説明する。図３は、図１に示した画素１１の断面図である。
【００２６】
Ｐ型半導体基板４１の表面領域には、素子分離絶縁層４２が設けられる。Ｐ型半導体基板４１内には、フォトダイオード３０が設けられる。フォトダイオード３０は、Ｎ＋型半導体領域３０Ａ及びＰ＋型半導体領域３０Ｂを備える。Ｎ＋型半導体領域３０Ａ上にＰ＋型半導体領域３０Ｂを形成することで、フォトダイオード３０が埋め込み型とされ、基板表面で発生する暗電流を低減することができる。
【００２７】
フローティングディフュージョンＦＤは、Ｎ＋型半導体領域から構成される。フォトダイオード３０とフローティングディフュージョンＦＤとの間には、転送トランジスタ３１が設けられる。転送トランジスタ３１は、ゲート絶縁膜３１Ａ及びゲート電極３１Ｂを備える。
【００２８】
前述したように、増幅トランジスタ３３は、閾値が調整可能な埋め込みチャネル型トランジスタから構成される。増幅トランジスタ３３としては、例えば、電荷蓄積層を有するメモリトランジスタ（フラッシュメモリセル）が用いられる。増幅トランジスタ３３は、半導体基板４１内に離間して設けられたソース領域３３Ａ及びドレイン領域３３Ｂと、ソース領域３３Ａ及びドレイン領域３３Ｂとの間に設けられた埋め込みチャネル（チャネルドープ領域）３３Ｃと、積層ゲートとを備える。ソース領域３３Ａ及びドレイン領域３３Ｂは、Ｎ＋型半導体領域から構成され、埋め込みチャネル３３Ｃは、Ｎ−型半導体領域から構成される。増幅トランジスタ３３の積層ゲートは、第１絶縁膜３３Ｄ、電荷蓄積層３３Ｅ、第２絶縁膜３３Ｆ、及び制御ゲート電極３３Ｇが積層されて構成される。第１絶縁膜３３Ｄは、トンネル絶縁膜と呼ばれる。
【００２９】
増幅トランジスタ３３は、フローティングゲート型、ＭＯＮＯＳ（Metal-Oxide-Nitride-Silicon）型、及びＳＯＮＯＳ（Silicon-Oxide-Nitride-Silicon）型のいずれでも良い。フローティングゲート型である場合、電荷蓄積層３３Ｅは、多結晶シリコンなどからなる浮遊ゲート電極であり、また、第２絶縁膜３３Ｆは、ゲート間絶縁膜と呼ばれる。ＭＯＮＯＳ型である場合、電荷蓄積層３３Ｅは、シリコン窒化物などからなる絶縁膜であり、また、第２絶縁膜３３Ｆは、ブロック絶縁膜と呼ばれる。
【００３０】
半導体基板４１上には、層間絶縁層４３が設けられ、層間絶縁層４３上には、図示しない配線層が設けられる。半導体基板４１の裏面側には、カラーフィルター４４が設けられ、カラーフィルター４４上には、集光用のレンズ４５が設けられる。すなわち、図３の撮像装置は、裏面照射型の構成例である。
【００３１】
［２］増幅トランジスタ３３の書き込み動作
次に、上記のように構成された撮像装置１０の動作について説明する。図４は、増幅トランジスタ３３の書き込み動作を説明する模式図である。
【００３２】
本実施形態では、増幅トランジスタ３３をプログラムすることで、増幅トランジスタ３３の閾値を調整する。増幅トランジスタ３３の書き込み（プログラム）は、例えば、ホットキャリア注入により行われる。
【００３３】
図２を参照して、制御回路１９は、書き込み信号ＰＧ２をアサートし、これにより、第２書き込みトランジスタ３８及び第３書き込みトランジスタ３９がオンする。この結果、増幅トランジスタ３３のドレインにドレイン電圧Ｖｄ＝Ｖｄｐ（例えば４Ｖ程度）が印加され、増幅トランジスタ３３のソースにソース電圧Ｖｓ＝０Ｖが印加される。
【００３４】
続いて、制御回路１９は、書き込み信号ＰＧ１をアサートし、これにより、第１書き込みトランジスタ３７がオンする。この結果、増幅トランジスタ３３の制御ゲートにゲート電圧Ｖｇ＝Ｖｐｇｍ（例えば１０Ｖ程度）が印加される。これにより、増幅トランジスタ３３の電荷蓄積層３３Ｅに電子が注入され、増幅トランジスタ３３の閾値が正側に変化する。ホットキャリア注入により書き込みを行うことで、電圧Ｖｐｇｍを低く抑えつつ、高効率な書き込みが可能となる。なお、書き込み動作において、フォトダイオード３０にＶｐｇｍが印加されないことが望ましく、この場合、制御回路１９は転送トランジスタ３１をＯＦＦ状態とするように制御を行うことができる。
【００３５】
図５は、増幅トランジスタ３３の閾値変化を説明するグラフである。増幅トランジスタ３３は、埋め込みチャネル型トランジスタであるため、ゲート電圧が０Ｖでオン状態となるデプレッション型である。すなわち、増幅トランジスタ３３をプログラムしていない消去状態では、増幅トランジスタ３３の閾値が相対的に低い。一方、増幅トランジスタ３３をプログラムした場合、増幅トランジスタ３３の閾値が相対的に高くなり、増幅トランジスタ３３がエンハンスメント型と同じ動作を行うことが可能である。
【００３６】
このように、増幅トランジスタ３３をプログラムすることで、埋め込みチャネル化で低くなった閾値を高くでき、通常のバイアス条件下で増幅トランジスタ３３を動作させることが可能となる。
【００３７】
［３］撮像装置１０の全体動作
次に、撮像装置１０の全体動作について説明する。以下に、第１乃至第３実施例に係る撮像装置１０の動作を説明する。
【００３８】
［３−１］第１実施例
図６は、第１実施例に係る撮像装置１０の動作を説明するフローチャートである。
【００３９】
まず、工場において、半導体チップとして撮像装置１０が作製される（ステップＳ１００）。続いて、制御回路１９は、増幅トランジスタ３３の閾値を調整するための書き込み動作を行う（ステップＳ１０１）。この書き込み動作は、図４及び図５を用いて説明した通りである。続いて、撮像装置１０が工場から出荷される（ステップＳ１０２）。
【００４０】
このように、工場出荷前に増幅トランジスタ３３の閾値を調整するようにしても良い。第１実施例は、増幅トランジスタ３３のリテンション特性が良好である場合に有効である。
【００４１】
［３−２］第２実施例
図７は、第２実施例に係る撮像装置１０の動作を説明するフローチャートである。撮像装置１０は、カメラに搭載されているものとする。
【００４２】
まず、ユーザによりカメラの電源がオンされる（ステップＳ２００）。続いて、制御回路１９は、増幅トランジスタ３３の閾値を確認するためのベリファイ動作を行う（ステップＳ２０１）。このベリファイ動作では、制御回路１９は、通常の読み出しモードを実行し、さらに、増幅トランジスタ３３のソース電圧を垂直信号線２２を介して測定する。これにより、増幅トランジスタ３３の閾値を確認することができる。
【００４３】
続いて、制御回路１９は、ステップＳ２０１で確認した閾値が許容範囲内であるか否かを判定する（ステップＳ２０２）。閾値の許容範囲は、撮像装置１０の仕様に応じて任意に設定可能であり、例えば、画素に含まれるＮチャネルＭＯＳトランジスタの特性と同等になるように設定される。ステップＳ２０２において許容範囲内でない場合、制御回路１９は、増幅トランジスタ３３の閾値を調整するための書き込み動作を行う（ステップＳ２０３）。一方、ステップＳ２０２において許容範囲内である場合、ステップＳ２０３の書き込み動作がスキップされる。
【００４４】
続いて、制御回路１９は、ユーザの操作に応じた通常動作を行う（ステップＳ２０４）。続いて、ユーザによりカメラの電源がオフされる（ステップＳ２０５）。
【００４５】
第２実施例のように、撮像装置１０の電源がオンされるごとに、増幅トランジスタ３３の閾値を調整するようにしても良い。第２実施例によれば、増幅トランジスタ３３の閾値を所望の値に維持することが可能である。
【００４６】
［３−３］第３実施例
図８は、第３実施例に係る撮像装置１０の動作を説明するフローチャートである。
【００４７】
まず、ユーザによりカメラの電源がオンされる（ステップＳ３００）。続いて、制御回路１９は、ユーザの操作に応じた通常動作を行う（ステップＳ３０１）。続いて、制御回路１９は、例えば撮像装置１０が搭載されたカメラのコントローラからパワーオフ信号を受信する（ステップＳ３０２）。
【００４８】
続いて、制御回路１９は、増幅トランジスタ３３の閾値を確認するためのベリファイ動作を行う（ステップＳ３０３）。続いて、制御回路１９は、ステップＳ３０３で確認した閾値が許容範囲内であるか否かを判定する（ステップＳ３０４）。ステップＳ３０４において許容範囲内でない場合、制御回路１９は、増幅トランジスタ３３の閾値を調整するための書き込み動作を行う（ステップＳ３０５）。一方、ステップＳ３０４において許容範囲内である場合、ステップＳ３０５の書き込み動作がスキップされる。続いて、カメラの電源がオフされる（ステップＳ３０６）。
【００４９】
第３実施例のように、撮像装置１０が搭載されたカメラの電源がオフされる直前に、増幅トランジスタ３３の閾値を調整するようにしても良い。
【００５０】
［４］効果
以上詳述したように第１実施形態では、画素１１は、フォトダイオード３０の電荷を増幅する増幅トランジスタ３３を備える。増幅トランジスタ３３は、埋め込みチャネル構造を有し、かつ閾値の調整が可能な構造を有する。
【００５１】
従って第１実施形態によれば、増幅トランジスタ３３のチャネルをノイズ源である界面準位から離すことができる。これにより、増幅トランジスタ３３のノイズを低減することができるため、撮像装置１０の動作特性を向上させることができる。また、増幅トランジスタ３３のサイズをより小さくすることが可能となり、その削減分だけフォトダイオード３０を大きく構成することが可能となる。この結果、画素１１の感度を向上させることが可能となる。
【００５２】
また、増幅トランジスタ３３の閾値を任意の値に設定できるため、通常のＭＯＳトランジスタ（表面チャネル型トランジスタ）と同じバイアス条件で増幅トランジスタ３３を動作させることができる。これにより、通常動作において、増幅トランジスタ３３の動作電圧（バイアス条件）を変える必要がない。
【００５３】
一般的に、ＮチャネルＭＯＳトランジスタを埋め込みチャネル構造にすると、トランジスタの閾値が負側にシフトしてしまい、ゲート及びソース間の電圧が０Ｖでも電流が流れる状態となり、撮像装置の動作上問題がある。しかしながら、本実施形態の構成を用いることで、増幅トランジスタ３３のノイズを低減しつつ、増幅トランジスタ３３の動作電圧を最適に設定することが可能である。
【００５４】
［第２実施形態］
第２実施形態は、信号処理回路１４内のＡＤコンバータ１５に含まれるトランジスタに、前述した増幅トランジスタ３３と同様に、閾値が調整可能な埋め込みチャネル型トランジスタを用いるようにしている。
【００５５】
図１に示したＡＤコンバータ１５は、コンパレータ５０を備える。図９は、ＡＤコンバータ１５に含まれるコンパレータ５０の回路図である。コンパレータ５０は、ＰチャネルＭＯＳトランジスタ５１、５２と、ＮチャネルＭＯＳトランジスタ５３、５４と、定電流源５５とを備える。また、トランジスタ５３、５４は、閾値が調整可能な埋め込みチャネル型トランジスタから構成される。トランジスタ５３、５４の構造は、図３の増幅トランジスタ３３と同じである。
【００５６】
トランジスタ５１、５２は、カレントミラー回路を構成する。トランジスタ５１は、ソースが電源端子Ｖｄｄに接続され、ゲートがドレインに接続される。トランジスタ５２は、ソースが電源端子Ｖｄｄに接続され、ゲートがトランジスタ５１のゲートに接続される。
【００５７】
トランジスタ５３は、ドレインがトランジスタ５１のドレインに接続され、ソースが定電流源５５に接続され、ゲートには入力電圧Ｖｉｎ１が入力される。トランジスタ５４は、ドレインが出力端子５６及びトランジスタ５２のドレインに接続され、ソースが定電流源５５に接続され、ゲートには入力電圧Ｖｉｎ２が入力される。
【００５８】
上記のように構成されたコンパレータ５０は、入力電圧Ｖｉｎ１と入力電圧Ｖｉｎ２とを比較し、比較結果を出力端子５６から出力する。
【００５９】
第２実施形態によれば、ＡＤコンバータ１５に含まれるトランジスタ５３、５４のノイズを低減することができる。これにより、撮像装置１０の動作特性を向上させることができる。
【００６０】
また、トランジスタ５３、５４のノイズを低減しつつ、そのサイズを小さくすることができる。これにより、ＡＤコンバータ１５のサイズを小さくすることができる。
【００６１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６２】
１０…撮像装置、１１…画素、１２…画素アレイ部、１３…行選択回路、１４…信号処理回路、１５…ＡＤコンバータ、１６…列選択回路、１７…出力回路、１８…電圧発生回路、１９…制御回路、２０…制御信号線群、２１…書き込み線群、２２…垂直信号線、２３…水平信号線、３０…光電変換素子、３１…転送トランジスタ、３２…リセットトランジスタ、３３…増幅トランジスタ、３４…選択トランジスタ、３５…選択トランジスタ、３６…定電流源、３７〜３９…書き込みトランジスタ、４１…半導体基板、４２…素子分離絶縁層、４３…層間絶縁層、４４…カラーフィルター、４５…レンズ、５０…コンパレータ、５１，５２…ＰチャネルＭＯＳトランジスタ、５３，５４…ＮチャネルＭＯＳトランジスタ、５５…定電流源、５６…出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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