(57)【要約】【課題】半導体チップを良好にフリップチップ接続可能な回路基板を提供する。【解決手段】半導体チップがフリップチップ実装される回路基板であって、半導体チップに電源電位を供給するための電源配線パターン２２Ｖ１と、半導体チップとの間で信号の送受信を行うための信号配線パターン２２Ｓ１〜２２Ｓ４と、フリップチップ接続される接続部分２２Ｃが開口部２３ａ，２３ｂにおいて露出するよう、電源配線パターン２２Ｖ１の一部及び信号配線パターン２２Ｓ１〜２２Ｓ４の一部を覆うソルダーレジスト２３とを備える。電源配線パターン２２Ｖ１及び信号配線パターン２２Ｓ１〜２２Ｓ４は、いずれもソルダーレジスト２３の開口部２３ａ，２３ｂを横断するように形成されている。本発明によれば、回路基板上の配線パターン間における条件差が低減されることから、ブリッジなどの接続不良を防止することが可能となる。【選択図】図４
2016058422.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップがフリップチップ実装される回路基板であって、
前記半導体チップに電源電位を供給するための電源配線パターンと、
前記半導体チップとの間で信号の送受信を行うための信号配線パターンと、
フリップチップ接続される接続部分が開口部において露出するよう、前記電源配線パターンの一部及び前記信号配線パターンの一部を覆うソルダーレジストと、を備え、
前記電源配線パターン及び前記信号配線パターンは、いずれも前記ソルダーレジストの前記開口部を横断するように形成されていることを特徴とする回路基板。
【請求項２】
複数の信号端子をさらに備え、
前記信号配線パターンは、前記開口部から露出する前記接続部分と、前記前記ソルダーレジストに覆われ前記接続部分の一端に接続された第１の配線部分と、前記前記ソルダーレジストに覆われ前記接続部分の他端に接続された第２の配線部分とを含み、
前記信号配線パターンの前記第１の配線部分は、前記複数の信号端子のいずれかに接続され、
前記信号配線パターンの前記第２の配線部分は、前記複数の信号端子のいずれにも接続されないことを特徴とする請求項１に記載の回路基板。
【請求項３】
複数の電源端子をさらに備え、
前記電源配線パターンは、前記開口部から露出する前記接続部分と、前記前記ソルダーレジストに覆われ前記接続部分の一端に接続された第１の配線部分と、前記前記ソルダーレジストに覆われ前記接続部分の他端に接続された第２の配線部分とを含み、
前記電源配線パターンの前記第１及び第２の配線部分は、それぞれ前記複数の電源端子のいずれかに接続されていることを特徴とする請求項２に記載の回路基板。
【請求項４】
前記信号配線パターンは、第１及び第２の信号配線パターンを含み、
前記開口部は、第１の方向に配列された第１及び第２の開口部を含み、
前記第１及び第２の信号配線パターンの前記第２の配線部分は、いずれも前記第１及び第２の開口部間において終端していることを特徴とする請求項３に記載の回路基板。
【請求項５】
前記第１及び第２の信号配線パターンの前記接続部分及び前記第２の配線部分は、前記第１の方向に延在する第１の直線に沿って配置されていることを特徴とする請求項４に記載の回路基板。
【請求項６】
前記電源配線パターンは、第１及び第２の電源配線パターンを含み、
前記第１の電源配線パターンの前記第２の配線部分と、前記第２の電源配線パターンの前記第２の配線部分は、前記第１及び第２の開口部間において短絡されていることを特徴とする請求項５に記載の回路基板。
【請求項７】
前記第１及び第２の電源配線パターンの前記接続部分及び前記第２の配線部分は、前記第１の方向に延在する第２の直線に沿って配置されていることを特徴とする請求項６に記載の回路基板。
【請求項８】
前記信号配線パターンの前記第２の配線部分は、前記接続部分よりも幅の広い拡幅部を有することを特徴とする請求項２乃至７のいずれか一項に記載の回路基板。
【請求項９】
請求項１乃至８のいずれか一項に記載の回路基板と、前記回路基板にフリップチップ実装された前記半導体チップとを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路基板に関し、特に、半導体チップがフリップチップ実装される回路基板に関する。また、本発明は半導体装置に関し、特に、回路基板上に半導体チップがフリップチップ実装されてなる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体チップは、回路基板上にフリップチップ実装され、これによりパッケージングされた１個の半導体装置として提供されることがある（特許文献１，２参照）。フリップチップ実装においては、半導体チップ上に設けられたバンプ電極と、回路基板上に設けられた配線パターンとがハンダを介して相互に接続される。回路基板の表面のうち、半導体チップと対向する表面は大部分がソルダーレジストで覆われているが、バンプ電極との接続部分についてはソルダーレジストで覆われない開口部となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−９５９７７号公報
【特許文献２】特開２０１３−９８２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路基板と半導体チップをフリップチップ接続する場合、半導体チップ上のバンプ電極にハンダを供給した状態で両者を重ね合わせ、リフローによってハンダを溶融させる。この場合、回路基板上の配線パターンごとに露出面積や熱容量などの条件が異なると、ブリッジなどの接続不良が生じることがあった。
【課題を解決するための手段】
【０００５】
本発明による回路基板は、半導体チップがフリップチップ実装される回路基板であって、前記半導体チップに電源電位を供給するための電源配線パターンと、前記半導体チップとの間で信号の送受信を行うための信号配線パターンと、フリップチップ接続される接続部分が開口部において露出するよう、前記電源配線パターンの一部及び前記信号配線パターンの一部を覆うソルダーレジストと、を備え、前記電源配線パターン及び前記信号配線パターンは、いずれも前記ソルダーレジストの前記開口部を横断するように形成されていることを特徴とする。
【０００６】
本発明による半導体装置は、上記の回路基板と、この回路基板にフリップチップ実装された半導体チップとを備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、回路基板上の配線パターン間における条件差が低減されることから、ブリッジなどの接続不良を防止することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態による半導体装置１０Ａの構成を示す断面図である。
【図２】半導体チップ３０Ａの模式的な平面図である。
【図３】回路基板２０Ａの模式的な平面図である。
【図４】図３に示した領域Ａの拡大図である。
【図５】本発明を完成する課程で検討したプロトタイプによる半導体装置１０Ｘの構成を示す断面図である。
【図６】プロトタイプによる半導体装置１０Ｘにおいて領域Ａに相当する部分の拡大図である。
【図７】図３に示した領域Ａの変形例による拡大図である。
【図８】本発明の第２の実施形態による半導体装置１０Ｂの構成を示す断面図である。
【図９】半導体チップ３０Ｂの模式的な平面図である。
【図１０】回路基板２０Ｂの模式的な平面図である。
【図１１】図１０に示した領域Ｂの拡大図である。
【図１２】本発明を完成する課程で検討したプロトタイプによる半導体装置１０Ｙの構成を示す断面図である。
【図１３】プロトタイプによる半導体装置１０Ｙにおいて領域Ｂに相当する部分の拡大図である。
【図１４】図１０に示した領域Ｂの変形例による拡大図である。
【図１５】第３の実施形態にて用いる半導体チップ３０Ｃの模式的な平面図である。
【図１６】第３の実施形態にて用いる回路基板２０Ｃの模式的な平面図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の第１の実施形態による半導体装置１０Ａの構成を示す断面図である。
【００１１】
図１に示すように、第１の実施形態による半導体装置１０Ａは、回路基板２０Ａと、回路基板２０Ａにフリップチップ実装された半導体チップ３０Ａによって構成されている。回路基板２０Ａは、基板本体２１と、基板本体２１の一方の表面に形成された複数の配線パターン２２と、配線パターン２２を覆うソルダーレジスト２３と、基板本体２１の他方の表面に形成されたランドパターン２４と、ランドパターン２４に接続された外部端子２５とを備えている。基板本体２１は、樹脂などからなるパッケージ基板であり、その表面に形成された配線パターン２２及びランドパターン２４は、基板本体２１を貫通するスルーホール導体２６を介して互いに接続されている。
【００１２】
基板本体２１の一方の表面は大部分がソルダーレジスト２３で覆われているが、フリップチップ接続される接続部分については、ソルダーレジスト２３が設けられない開口部２３ａ，２３ｂとなっている。開口部２３ａ，２３ｂにおいては、配線パターン２２が露出した状態となっている。
【００１３】
半導体チップ３０Ａは、チップ本体３１と、チップ本体３１の主面上に設けられたバンプ電極３２と、バンプ電極３２の表面に設けられたハンダ３３と、バンプ電極３２が設けられた部分を除いてチップ本体３１の主面を覆う保護絶縁膜３４とを備えている。バンプ電極３２は、チップ本体３１に設けられた図示しない回路素子に接続されており、チップ本体３１の外部端子として機能する。図１に示すように、バンプ電極３２は、ハンダ３３を介して配線パターン２２に接続されており、これによりチップ本体３１と外部端子２５とが電気的に接続されることになる。なお、本例ではチップ側にバンプを設けているが、基板側にバンプを設けてチップと基板とを接続するものであってもよい。
【００１４】
図２は、半導体チップ３０Ａの模式的な平面図である。
【００１５】
図２に示すように、半導体チップ３０Ａの主面のＸ方向における略中央部には、Ｙ方向に配列された複数のバンプ電極３２が２列設けられている。一方のバンプ電極列３２ａと、他方のバンプ電極列３２ｂは、Ｘ方向に隣接して配置される。バンプ電極３２には、電源電位を供給するためのバンプ電極と、信号の送受信を行うためのバンプ電極が含まれる。尚、図２はあくまで模式図であり、図２に示されたバンプ電極３２の数は実際の半導体チップ３０Ａに設けられる個数とは必ずしも一致しない。
【００１６】
図３は、回路基板２０Ａの模式的な平面図である。
【００１７】
図３は、回路基板２０Ａを構成する基板本体２１を一方の表面側から見た図であるが、他方の表面に設けられた外部端子２５についても透過した状態で示されている。また、回路基板２０Ａに実装されるべき半導体チップ３０Ａについても、破線で示されている。図３に示すように、基板本体２１の一方の表面は、２つの開口部２３ａ，２３ｂを除き、その全面がソルダーレジスト２３で覆われている。開口部２３ａ，２３ｂは配線パターン２２を露出させるための開口部であり、それぞれバンプ電極列３２ａ，３２ｂに対応してＹ方向に延在している。開口部２３ａと開口部２３ｂは、Ｘ方向に隣接して配置される。
【００１８】
そして、各配線パターン２２は、基板本体２１の一方の表面上を延在するように設けられ、図示しないスルーホール導体を介して外部端子２５に接続される。尚、図面の見やすさを考慮して、図３には一部の配線パターン２２のみが図示されている。また、図３はあくまで模式図であり、図３に示された配線パターン２２や外部端子２５の数は、実際の数とは必ずしも一致しない。配線パターン２２の形状についても同様であり、実際の形状とは必ずしも一致しない。外部端子２５は、電源用の外部端子である電源端子と、信号用の外部端子である信号端子を含む。
【００１９】
図４は、図３に示した領域Ａの拡大図である。
【００２０】
図４には、配線パターン２２として４本の信号配線パターン２２Ｓ１〜２２Ｓ４と、１本の電源配線パターン２２Ｖ１が示されている。信号配線パターン２２Ｓ１〜２２Ｓ４は、いずれも半導体チップ３０Ａとの間で信号の送受信を行うための配線パターンである。また、電源配線パターン２２Ｖ１は、半導体チップ３０Ａに電源電位を供給するための配線パターンである。
【００２１】
信号配線パターン２２Ｓ１〜２２Ｓ４は、それぞれ半導体チップ３０Ａに設けられたバンプ電極３２Ｓ１〜３２Ｓ４に接続される。このうち、信号配線パターン２２Ｓ１，２２Ｓ２については、開口部２３ａにおいて接続部分２２Ｃが露出している。また、信号配線パターン２２Ｓ３，２２Ｓ４については、開口部２３ｂにおいて接続部分２２Ｃが露出している。一方、電源配線パターン２２Ｖ１は、半導体チップ３０Ａに設けられた２つのバンプ電極３２Ｖ１，３２Ｖ２に接続される。電源配線パターン２２Ｖ１は、２つの開口部２３ａ，２３ｂにおいて接続部分２２Ｃが露出している。
【００２２】
より具体的に説明すると、信号配線パターン２２Ｓ１，２２Ｓ２は、開口部２３ａを横断するようにＸ方向に延在して設けられており、開口部２３ａにおいて接続部分２２Ｃが露出する。そして、接続部分２２Ｃの一端（Ｘ方向における一方側）に接続された第１の配線部分２２Ｌ１はそれぞれ対応する信号端子に接続され、接続部分２２Ｃの他端（Ｘ方向における他方側）に接続された第２の配線部分２２Ｌ２はいずれの信号端子にも接続されることなく、開口部２３ａと開口部２３ｂの間で終端している。
【００２３】
同様に、信号配線パターン２２Ｓ３，２２Ｓ４は、開口部２３ｂを横断するようにＸ方向に延在して設けられており、開口部２３ｂにおいて接続部分２２Ｃが露出する。そして、接続部分２２Ｃの一端（Ｘ方向における他方側）に接続された第１の配線部分２２Ｌ１はそれぞれ対応する信号端子に接続され、接続部分２２Ｃの他端（Ｘ方向における一方側）に接続された第２の配線部分２２Ｌ２はいずれの信号端子にも接続されることなく、開口部２３ａと開口部２３ｂの間で終端している。
【００２４】
そして、開口部２３ａと開口部２３ｂの間においては、信号配線パターン２２Ｓ１と２２Ｓ３の終端部が対向し、信号配線パターン２２Ｓ２と２２Ｓ４の終端部が対向する。したがって、信号配線パターン２２Ｓ１及び２２Ｓ３はＸ方向に延在する直線に沿って設けられ、信号配線パターン２２Ｓ２及び２２Ｓ４はＸ方向に延在する直線に沿って設けられることになる。
【００２５】
これに対し、電源配線パターン２２Ｖ１は、開口部２３ａと開口部２３ｂの間において終端することなく短絡されている。より具体的には、電源配線パターン２２Ｖ１を第１の電源配線パターンと第２の電源配線パターンに分けて考えると、第１の電源配線パターンは開口部２３ａにおいて接続部分２２Ｃが露出し、第２の電源配線パターンは開口部２３ｂにおいて接続部分２２Ｃが露出する。第１の電源配線パターンについては、接続部分２２Ｃの一端（Ｘ方向における一方側）に接続された第１の配線部分２２Ｌ１が対応する電源端子に接続され、第２の電源配線パターンについては、接続部分２２Ｃの一端（Ｘ方向における他方側）に接続された第１の配線部分２２Ｌ１が対応する電源端子に接続される。そして、第１の電源配線パターンの第２の配線部分２２Ｌ２と第２の電源配線パターンの第２の配線部分２２Ｌ２は、開口部２３ａと開口部２３ｂの間において短絡されている。
【００２６】
かかる構成により、いずれの配線パターン２２についても、開口部２３ａ，２３ｂから露出する接続部分の面積がほぼ一定となる。このため、バンプ電極３２の上面に設けられたハンダ３３がリフローによって溶融した場合、濡れ広がる面積が各接続部分とも一定となることから、いずれのバンプ電極３２とも良好な接続を確保することが可能となる。
【００２７】
図５は、本発明を完成する課程で検討したプロトタイプによる半導体装置１０Ｘの構成を示す断面図である。また、図６は、プロトタイプによる半導体装置１０Ｘにおいて領域Ａに相当する部分の拡大図である。
【００２８】
図５及び図６に示すプロトタイプによる半導体装置１０Ｘは、信号配線パターン２２Ｓ１〜２２Ｓ４が開口部２３ａ又は２３ｂにて終端している点において、上述した第１の実施形態による半導体装置１０Ａと相違している。このような構成を採用した場合、配線パターン２２ごとに開口部２３ａ，２３ｂから露出する接続部分の面積が相違する。つまり、電源配線パターン２２Ｖ１については、開口部２３ａ，２３ｂから露出する接続部分の面積が広く、信号配線パターン２２Ｓ１〜２２Ｓ４については、開口部２３ａ，２３ｂから露出する接続部分の面積が狭くなる。このため、バンプ電極３２の上面に設けられたハンダ３３がリフローによって溶融すると、濡れ広がる面積が接続部分ごとに異なってしまう。
【００２９】
その結果、露出面積の広い電源配線パターン２２Ｖ１に合わせてハンダ３３の量を設定すると、信号配線パターン２２Ｓ１〜２２Ｓ４においてハンダ３３の量が過剰となり、ブリッジが生じるおそれがある。逆に、露出面積の狭い信号配線パターン２２Ｓ１〜２２Ｓ４に合わせてハンダ３３の量を設定すると、電源配線パターン２２Ｖ１においてハンダ３３の量が不足となり、接続不良が生じるおそれがある。しかも、配線パターン２２ごとに熱容量の差が大きいことから、配線パターン２２ごとにハンダ３３の溶融状態が相違する。
【００３０】
これに対し、第１の実施形態による半導体装置１０Ａでは、開口部２３ａ，２３ｂから露出する接続部分の面積がほぼ一定であることから、いずれのバンプ電極３２とも良好な接続を確保することが可能となる。しかも、各配線パターン２２の熱容量についても差が少なくなることから、各配線パターン２２に対応するハンダ３３をほぼ均等な条件で溶融させることが可能となる。
【００３１】
図７は、図３に示した領域Ａの変形例による拡大図である。
【００３２】
図７に示す例では、信号配線パターン２２Ｓ１〜２２Ｓ４の第２の配線部分２２Ｌ２の形状が変更されており、接続部分２２ＣよりもＹ方向における幅の広い拡幅部が設けられている。これによれば、信号配線パターン２２Ｓ１〜２２Ｓ４の熱容量がさらに増大することから、熱容量の大きい電源配線パターン２２Ｖ１との熱容量差をより低減することが可能となる。
【００３３】
図８は、本発明の第２の実施形態による半導体装置１０Ｂの構成を示す断面図である。
【００３４】
図８に示すように、第２の実施形態による半導体装置１０Ｂは、回路基板２０Ｂと、回路基板２０Ｂにフリップチップ実装された半導体チップ３０Ｂによって構成されている。図１に示した半導体装置１０Ａと同一の要素には同一の符号を付し、重複する説明は省略する。
【００３５】
図９は、半導体チップ３０Ｂの模式的な平面図である。
【００３６】
図９に示すように、半導体チップ３０Ｂの主面のＸ方向における略中央部には、Ｙ方向に配列された複数のバンプ電極３２が１列だけ設けられている。この点において、図２に示した半導体チップ３０Ａと相違している。
【００３７】
図１０は、回路基板２０Ｂの模式的な平面図である。
【００３８】
図１０に示すように、基板本体２１の一方の表面は、１つの開口部２３ｃを除き、その全面がソルダーレジスト２３で覆われている。開口部２３ｃは配線パターン２２を露出させるための開口部であり、バンプ電極３２の配列に対応してＹ方向に延在している。
【００３９】
図１１は、図１０に示した領域Ｂの拡大図である。
【００４０】
図１１には、配線パターン２２として２本の信号配線パターン２２Ｓ５，２２Ｓ６と、１本の電源配線パターン２２Ｖ２が示されている。信号配線パターン２２Ｓ５，２２Ｓ６は、いずれも半導体チップ３０Ｂとの間で信号の送受信を行うための配線パターンである。また、電源配線パターン２２Ｖ２は、半導体チップ３０Ｂに電源電位を供給するための配線パターンである。
【００４１】
信号配線パターン２２Ｓ５，２２Ｓ６は、それぞれ半導体チップ３０Ｂに設けられたバンプ電極３２Ｓ５，３２Ｓ６に接続される。また、電源配線パターン２２Ｖ２は、半導体チップ３０Ｂに設けられたバンプ電極３２Ｖ３に接続される。これら信号配線パターン２２Ｓ５，２２Ｓ６及び電源配線パターン２２Ｖ２は、いずれも開口部２３ｃにおいて接続部分２２Ｃが露出するよう、開口部２３ｃを横断して設けられている。
【００４２】
そして、信号配線パターン２２Ｓ５については、接続部分２２Ｃの一端（Ｘ方向における一方側）に接続された第１の配線部分２２Ｌ１が信号端子に接続される一方、接続部分２２Ｃの他端（Ｘ方向における他方側）に接続された第２の配線部分２２Ｌ２は、いずれの信号端子にも接続されることなく、開口部２３ｃの外側で終端している。
【００４３】
同様に、信号配線パターン２２Ｓ６については、接続部分２２Ｃの一端（Ｘ方向における他方側）に接続された第１の配線部分２２Ｌ１が信号端子に接続される一方、接続部分２２Ｃの他端（Ｘ方向における一方側）に接続された第２の配線部分２２Ｌ２は、いずれの信号端子にも接続されることなく、開口部２３ｃの外側で終端している。
【００４４】
これに対し、電源配線パターン２２Ｖ２については、接続部分２２Ｃの一端（Ｘ方向における一方側）において所定の電源端子に接続され、接続部分２２Ｃの他端（Ｘ方向における他方側）において所定の電源端子に接続される。
【００４５】
かかる構成により、いずれの配線パターン２２についても、開口部２３ｃから露出する接続部分の面積がほぼ一定となるため、第１の実施形態による半導体装置１０Ａと同様の効果を得ることが可能となる。
【００４６】
図１２は、本発明を完成する課程で検討したプロトタイプによる半導体装置１０Ｙの構成を示す断面図である。また、図１３は、プロトタイプによる半導体装置１０Ｙにおいて領域Ｂに相当する部分の拡大図である。
【００４７】
図１２及び図１３に示すプロトタイプによる半導体装置１０Ｙは、信号配線パターン２２Ｓ５，２２Ｓ６が開口部２３ｃにて終端している点において、上述した第２の実施形態による半導体装置１０Ｂと相違している。このような構成を採用した場合、配線パターン２２ごとに開口部２３ｃから露出する接続部分の面積が相違するため、ブリッジや接続不良が生じるおそれがある。しかも、配線パターン２２ごとに熱容量の差が大きいことから、配線パターン２２ごとにハンダ３３の溶融状態が相違する。
【００４８】
これに対し、第２の実施形態による半導体装置１０Ｂでは、開口部２３ｃから露出する接続部分の面積がほぼ一定であることから、第１の実施形態による半導体装置１０Ａと同様、いずれのバンプ電極３２とも良好な接続を確保することが可能となる。また、各配線パターン２２の熱容量差も少なくなることから、各配線パターン２２に対応するハンダ３３をほぼ均等な条件で溶融させることが可能となる。このように、半導体チップ３０Ｂに設けられたバンプ電極３２が１列に配置されている場合であっても、本発明を適用することが可能である。
【００４９】
図１４は、図１０に示した領域Ｂの変形例による拡大図である。
【００５０】
図１４に示す例では、信号配線パターン２２Ｓ５，２２Ｓ６の第２の配線部分２２Ｌ２の形状が変更されており、接続部分２２ＣよりもＹ方向における幅の広い拡幅部が設けられている。これによれば、信号配線パターン２２Ｓ５，２２Ｓ６の熱容量がさらに増大することから、熱容量の大きい電源配線パターン２２Ｖ２との熱容量差をより低減することが可能となる。
【００５１】
図１５は、第３の実施形態にて用いる半導体チップ３０Ｃの模式的な平面図であり、図１６は、第３の実施形態にて用いる回路基板２０Ｃの模式的な平面図である。
【００５２】
図１５に示すように、半導体チップ３０Ｃの主面のＸ方向における略中央部には、Ｙ方向に配列された複数のバンプ電極３２が２列設けられている。一方のバンプ電極列３２ｃと、他方のバンプ電極列３２ｄは、Ｘ方向に隣接して配置される。本実施形態では、バンプ電極列３２ｄの方がバンプ電極３２の数が少なく、このため、バンプ電極３２が２列に配置された部分と、１列に配置された部分が混在する。バンプ電極３２が２列に配置された部分には、主にデータ入出力用のバンプ電極３２及び電源用のバンプ電極３２が配置され、バンプ電極３２が１列に配置された部分には、主にコマンドアドレス入力用のバンプ電極３２及び電源用のバンプ電極３２が配置される。
【００５３】
このようなレイアウトを有する半導体チップ３０Ｃを用いる場合、図１６に示すように、基板本体２１の一方の表面は、バンプ電極列３２ｃ，３２ｄに対応する２つの開口部２３ｃ，２３ｄを備えるソルダーレジスト２３で覆われる。このようなレイアウトを有する半導体チップ３０Ｃを用いる場合であっても、各配線パターン２２が開口部２３を横断するよう配置することにより、本発明を適用することが可能である。
【００５４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５５】
１０Ａ，１０Ｂ，１０Ｘ，１０Ｙ    半導体装置
２０Ａ，２０Ｂ，２０Ｃ    回路基板
２１      基板本体
２２      配線パターン
２２Ｓ１〜２２Ｓ６    信号配線パターン
２２Ｃ    接続部分
２２Ｌ１    第１の配線部分
２２Ｌ２    第２の配線部分
２２Ｖ１，２２Ｖ２    電源配線パターン
２３      ソルダーレジスト
２３，２３ａ〜２３ｄ    開口部
２４      ランドパターン
２５      外部端子
２６      スルーホール導体
３０Ａ，３０Ｂ，３０Ｃ    半導体チップ
３１      チップ本体
３２      バンプ電極
３２Ｓ１〜３２Ｓ６，３２Ｖ１〜３２Ｖ３    バンプ電極
３２ａ〜３２ｄ    バンプ電極列
３３      ハンダ
３４      保護絶縁膜
【図１】
2016058422.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2016058422.tif 000008
【図７】
2016058422.tif 000009
【図８】
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【図９】
2016058422.tif 000011
【図１０】
2016058422.tif 000012
【図１１】
2016058422.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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