(57)【要約】【課題】ｋＴＣノイズの影響をより低減し得る撮像装置を提供する。【解決手段】本開示の撮像装置は、半導体基板と、入射光を光電変換する光電変換部および光電変換部によって生成された信号を検出する信号検出回路を含む単位画素セルと、信号検出回路の出力を負帰還させるフィードバック回路と、半導体基板と光電変換部との間に設けられた配線層とを備える。半導体基板には、光電変換部で生成された信号電荷を蓄積する電荷蓄積領域が設けられている。配線層は、フィードバック回路の少なくとも一部を形成する信号線の少なくとも一部を単位画素セル内に含んでおり、半導体基板の法線方向から見たとき、信号線は、単位画素セルにおいて、信号線の延びる方向に平行な中心線を挟んで電荷蓄積領域と反対側に位置する。【選択図】図３
2016127265.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
入射光を光電変換する光電変換部および前記光電変換部によって生成された信号を検出する信号検出回路を含む単位画素セルと、
前記信号検出回路の出力を負帰還させるフィードバック回路と、
前記半導体基板と前記光電変換部との間に設けられた配線層と
を備え、
前記半導体基板には、前記光電変換部で生成された信号電荷を蓄積する電荷蓄積領域が設けられ、
前記配線層は、前記フィードバック回路の少なくとも一部を形成する信号線の少なくとも一部を前記単位画素セル内に含んでおり、
前記半導体基板の法線方向から見たとき、前記信号線は、前記単位画素セルにおいて、前記信号線の延びる方向に平行な中心線を挟んで前記電荷蓄積領域と反対側に位置する、撮像装置。
【請求項２】
半導体基板と、
入射光を光電変換する光電変換部および前記光電変換部によって生成された信号を検出する信号検出回路を含む単位画素セルと、
前記半導体基板と前記光電変換部との間に設けられた配線層と
を備え、
前記信号検出回路は、前記配線層に電気的に接続された増幅トランジスタと、前記増幅トランジスタの出力を負帰還させるフィードバック回路とを有し、
前記半導体基板には、前記光電変換部で生成された信号電荷を蓄積する電荷蓄積領域が設けられ、
前記配線層は、前記信号検出回路の信号を読み出す信号線の少なくとも一部を前記単位画素セル内に含んでおり、
前記半導体基板の法線方向から見たとき、前記信号線は、前記単位画素セルにおいて、前記信号線の延びる方向に平行な中心線を挟んで前記電荷蓄積領域と反対側に位置する、撮像装置。
【請求項３】
前記信号検出回路は、複数の容量素子を含み、
前記信号線は、前記半導体基板の法線方向から見たとき、前記複数の容量素子のうち、最大の電極面積を有する容量素子と重なる位置に配置されている、請求項１または２に記載の撮像装置。
【請求項４】
前記光電変換部は、光電変換膜と、前記光電変換膜の受光面側に形成された第１電極と、前記光電変換膜を介して前記第１電極に対向する第２電極とを有し、
前記信号検出回路は、前記第２電極にそのゲートが接続された増幅トランジスタと、ソースおよびドレインの一方が前記第２電極に接続されたリセットトランジスタと、一方の電極が前記第２電極に接続された第１容量素子と、前記第１容量素子よりも大きな容量値を有する第２容量素子とを含み、
前記第２容量素子は、前記半導体基板と前記第２電極との間に配置された第３電極と、前記第３電極よりも前記第２電極から遠くに配置された第４電極と、前記第３電極と前記第４電極との間に配置された第１誘電体層とを含む、請求項１または３に記載の撮像装置。
【請求項５】
前記光電変換部は、光電変換膜と、前記光電変換膜の受光面側に形成された第１電極と、前記光電変換膜を介して前記第１電極に対向する第２電極とを有し、
前記信号検出回路は、ソースおよびドレインの一方が前記第２電極に接続されたリセットトランジスタと、一方の電極が前記第２電極に接続された第１容量素子と、前記第１容量素子よりも大きな容量値を有する第２容量素子とを含み、
前記増幅トランジスタの前記ゲートは、前記第２電極に接続されており、
前記第２容量素子は、前記半導体基板と前記第２電極との間に配置された第３電極と、前記第３電極よりも前記第２電極から遠くに配置された第４電極と、前記第３電極と前記第４電極との間に配置された第１誘電体層とを含む、請求項２または３に記載の撮像装置。
【請求項６】
前記信号線は、前記半導体基板の法線方向から見たとき、前記第２容量素子と重なる位置に配置されている、請求項４または５に記載の撮像装置。
【請求項７】
前記第２容量素子の前記第４電極は、前記半導体基板に形成された不純物領域である、請求項６に記載の撮像装置。
【請求項８】
前記第３電極上に形成された第２誘電体層と、前記第２誘電体層を介して前記第３電極と重なる第５電極とを含む第３容量素子をさらに備え、
前記第４電極および前記第５電極は、感度調整用電圧を供給する電圧源に接続されている、請求項７に記載の撮像装置。
【請求項９】
前記信号線は、前記リセットトランジスタのソースおよびドレインの他方に接続されている、請求項４から８のいずれかに記載の撮像装置。
【請求項１０】
前記第１容量素子は、前記リセットトランジスタのソースとドレインとの間に接続されている、請求項４から９のいずれかに記載の撮像装置。
【請求項１１】
前記増幅トランジスタの前記ゲートと前記第２電極との間に、前記配線層および前記第１容量素子の前記一方の電極に物理的に接触し、かつ、これらを電気的に接続するコンタクトプラグをさらに備え、
前記信号線の延びる方向に垂直かつ前記コンタクトプラグを含む、前記単位画素セルの断面において、前記信号線は、前記半導体基板のうち前記コンタクトプラグを挟んで前記電荷蓄積領域と反対側に位置する領域上、かつ、前記コンタクトプラグよりも前記第２電極に近い位置に配置されている、請求項４から１０のいずれかに記載の撮像装置。
【請求項１２】
前記配線層は、多層配線構造を有し、
前記信号線は、前記多層配線構造の最下層以外の配線層の一部である、請求項１から１１のいずれかに記載の撮像装置。
【請求項１３】
前記配線層は、前記信号線と前記半導体基板との間であって、前記半導体基板の法線方向から見たとき、前記信号線と重なる位置に配置されたシールド電極を有する、請求項１から１２のいずれかに記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、撮像装置に関する。本願は、特に、半導体基板に積層された光電変換膜を含む光電変換部を有する撮像装置に関する。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の撮像装置として積層型の撮像装置が提案されている。積層型の撮像装置では、半導体基板の最表面に光電変換膜が積層され、光電変換膜内において光電変換によって発生した電荷を電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積する。撮像装置は、半導体基板内でＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）回路またはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）回路を用いてその蓄積された電荷を読み出す。例えば特許文献１は、そのような撮像装置を開示している。
【０００３】
撮像装置の分野においては、ノイズ低減の要求がある。特に、リセット時に発生するｋＴＣノイズ（「リセットノイズ」とも呼ばれる）を低減したいという要求がある。上述の特許文献１は、図１に、単位画素セル（２０）における増幅トランジスタ（２１）の出力を負帰還させるフィードバック回路が設けられた撮像装置を開示している。特許文献１は、電荷蓄積ノード（２５）のリセット時にフィードバック回路を形成することによってｋＴＣノイズの影響を低減することを提案している（００３３段落）。
【０００４】
特許文献１に記載の撮像装置では、フィードバックアンプ（３１）の出力端子に接続されたフィードバック信号線（３０）と、電荷蓄積ノード（２５）のうち、このフィードバック信号線（３０）と同層のメタル配線（４０）との間に電源配線（２７）が配置されている。これにより、フィードバック信号線（３０）とメタル配線（４０）との間のカップリング容量を低減している。参考のために、国際公開第２０１４／００２３６７号の開示内容の全てを本明細書に援用する。
【０００５】
特許文献２は、ピンによって接続された複数層のシールドを出力線間に配置することを開示している。このような構成により、互いに隣接する出力線間のクロストークが低減可能であると記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２０１４／００２３６７号
【特許文献２】特許第３７９３２０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ｋＴＣノイズなどのノイズの影響をより低減したいという要求がある。
【課題を解決するための手段】
【０００８】
本願の限定的ではないある例示的な実施形態によれば、以下が提供される。
【０００９】
半導体基板と、入射光を光電変換する光電変換部および前記光電変換部によって生成された信号を検出する信号検出回路を含む単位画素セルと、前記信号検出回路の出力を負帰還させるフィードバック回路と、前記半導体基板と前記光電変換部との間に設けられた配線層とを備え、前記半導体基板には、前記光電変換部で生成された信号電荷を蓄積する電荷蓄積領域が設けられ、前記配線層は、前記フィードバック回路の少なくとも一部を形成する信号線の少なくとも一部を前記単位画素セル内に含んでおり、前記半導体基板の法線方向から見たとき、前記信号線は、前記単位画素セルにおいて、前記信号線の延びる方向に平行な中心線を挟んで前記電荷蓄積領域と反対側に位置する、撮像装置。
【発明の効果】
【００１０】
本開示の一態様によれば、ノイズの影響をより低減し得る撮像装置が提供される。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施形態に係る撮像装置の例示的な回路構成を示す模式図である。
【図２】図２は、図１に示す単位画素セル１０の例示的な回路構成を示す模式図である。
【図３】図３は、単位画素セル１０における各素子および配線のレイアウトの一例を模式的に示す平面図である。
【図４】図４は、図３に示すＡ−Ａ’線断面を模式的に示す断面図である。
【図５】図５は、単位画素セル１０における各素子のレイアウトの他の一例を模式的に示す平面図である。
【図６】図６は、図５に示すＢ−Ｂ’線断面を模式的に示す断面図である。
【図７】図７は、単位画素セル１０の他の例示的な回路構成を示す模式図である。
【図８】図８は、第２の実施形態に係る撮像装置の例示的な回路構成を示す模式図である。
【図９】図９は、図８に示す撮像装置２００における単位画素セル５０の例示的な回路構成を示す模式図である。
【図１０】図１０は、単位画素セル５０における各素子および配線のレイアウトの一例を模式的に示す平面図である。
【図１１】図１１は、図１０に示すＣ−Ｃ’線断面を模式的に示す断面図である。
【図１２】図１２は、第３の実施形態に係る撮像装置における単位画素セルのデバイス構造の一例を示す模式的な断面図である。
【図１３】図１３は、図１２に示す単位画素セル６０Ａにおける、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す模式的な平面図である。
【図１４】図１４は、第３の実施形態に係る撮像装置における単位画素セルのデバイス構造の他の一例を示す模式的な断面図である。
【図１５】図１５は、図１４に示す単位画素セル６０Ｂにおける、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す模式的な平面図である。
【図１６】図１６は、第３の実施形態に係る撮像装置における単位画素セルのデバイス構造のさらに他の一例を示す模式的な断面図である。
【図１７】図１７は、図１６に示す単位画素セル６０Ｃにおける、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す模式的な平面図である。
【発明を実施するための形態】
【００１２】
本開示の実施形態を詳細に説明する前に、本発明者の知見を説明する。
【００１３】
積層型の撮像装置は、典型的には、金属から形成された配線および／または配線層によって、光電変換膜と半導体基板に形成された回路素子とが接続された構造を有する（例えば特許文献１の図３Ａ参照）。そのため、積層型の撮像装置における電荷蓄積ノードは、一般に、半導体基板に形成された電荷蓄積領域を含んでいる。
【００１４】
上述の特許文献１に記載の技術では、フィードバック信号線と、電荷蓄積ノードの一部を構成するメタル配線との間に電源配線を介在させることにより、フィードバック信号線とメタル配線との間のカップリング容量を低減している。つまり、特許文献１では、金属配線間のカップリング容量が考慮されている。本発明者は、光電変換膜−半導体基板間に存在する配線と、半導体基板に形成された電荷蓄積領域との間のカップリング容量に着目し、本願発明を完成させた。
【００１５】
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係る撮像装置の例示的な回路構成を模式的に示す。図１に示す撮像装置１００は、複数の単位画素セル１０と周辺回路とを備える。複数の単位画素セル１０は、半導体基板上に２次元に配列されることにより、感光領域（画素領域）を形成している。半導体基板は、その全体が半導体である基板に限定されない。半導体基板は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。
【００１７】
図示する例では、複数の単位画素セル１０は、行方向および列方向に配列されている。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向をいう。つまり、図面中、紙面における垂直方向が列方向であり、水平方向が行方向である。複数の単位画素セル１０は、１次元に配列されていてもよい。言い換えれば、撮像装置１００は、ラインセンサであり得る。
【００１８】
単位画素セル１０の各々は、電源配線２２に接続されている。各単位画素セル１０には、電源配線２２を介して所定の電源電圧が供給される。後に詳しく説明するように、単位画素セル１０の各々は、半導体基板に積層された光電変換膜を有する光電変換部を含んでいる。後に図面を参照して詳しく説明するように、光電変換部は、半導体基板の上に配線層を介して設けられる。また、図示するように、撮像装置１００は、すべての光電変換部に同一の一定電圧を印加するための蓄積制御線１７を有する。
【００１９】
撮像装置１００の周辺回路は、垂直走査回路（「行走査回路」とも呼ばれる）１６と、負荷回路１９と、カラム信号処理回路（「行信号蓄積回路」とも呼ばれる）２０と、水平信号読み出し回路（「列走査回路」とも呼ばれる）２１と、反転増幅器２４とを含む。図示する構成において、カラム信号処理回路２０、負荷回路１９および反転増幅器２４は、２次元に配列された単位画素セル１０の列毎に配置されている。つまり、この例では、周辺回路は、複数のカラム信号処理回路２０と、複数の負荷回路１９と、複数の反転増幅器２４とを含む。
【００２０】
垂直走査回路１６は、アドレス信号線３０およびリセット信号線２６に接続されている。垂直走査回路１６は、アドレス信号線３０に所定の電圧を印加することにより、各行に配置された複数の単位画素セル１０を行単位で選択する。これにより、選択された単位画素セル１０の信号電圧の読み出しと、画素電極のリセットとが実行される。
【００２１】
図示する例では、垂直走査回路１６は、フィードバック制御線２８および感度調整線３２にも接続されている。垂直走査回路１６がフィードバック制御線２８に所定の電圧を印加することにより、単位画素セル１０の出力を負帰還させるフィードバック回路を形成することができる。また、垂直走査回路１６は、感度調整線３２を介して複数の単位画素セル１０に所定の電圧を供給することができる。後に詳しく説明するように、本開示では、単位画素セル１０の各々は、画素内に１以上の容量素子を有する。本明細書において、「容量素子（ｃａｐａｃｉｔｏｒ）」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。本明細書における「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であってもよい。
【００２２】
各列に配置された単位画素セル１０は、各列に対応した垂直信号線１８を介してカラム信号処理回路２０に電気的に接続されている。垂直信号線１８には、負荷回路１９が電気的に接続されている。カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。単位画素セル１０の列に対応して設けられた複数のカラム信号処理回路２０には、水平信号読み出し回路２１が電気的に接続されている。水平信号読み出し回路２１は、複数のカラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。
【００２３】
図１に例示する構成では、複数の反転増幅器２４が各列に対応して設けられている。反転増幅器２４の負側の入力端子は、対応する垂直信号線１８に接続されている。反転増幅器２４の正側の入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅｆが供給される。また、反転増幅器２４の出力端子は、各列に対応して設けられたフィードバック線２５を介して、その反転増幅器２４の負側の入力端子との接続を有する複数の単位画素セル１０に接続されている。反転増幅器２４は、単位画素セル１０からの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器２４をフィードバックアンプと呼んでもよい。
【００２４】
図２は、図１に示す単位画素セル１０の例示的な回路構成を示す。単位画素セル１０は、入射光を光電変換する光電変換部１５と、光電変換部によって生成された信号を検出する信号検出回路ＳＣとを含む。
【００２５】
光電変換部１５は、典型的には、第１電極１５ａと、第２電極（画素電極）１５ｃとの間に光電変換膜１５ｂが挟まれた構造を有する。後に図面を参照して説明するように、光電変換膜１５ｂは、単位画素セル１０が形成される半導体基板に積層されている。光電変換膜１５ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成される。光電変換膜１５ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
【００２６】
光電変換膜１５ｂの受光面側に、第１電極１５ａが設けられる。第１電極１５ａは、ＩＴＯなどの透明な導電性材料から形成される。光電変換膜１５ｂを介して第１電極１５ａに対向する側に第２電極１５ｃが設けられる。第２電極１５ｃは、光電変換膜１５ｂにおいて光電変換によって発生した電荷を収集する。第２電極１５ｃは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。
【００２７】
図示するように、第１電極１５ａは、蓄積制御線１７に接続されており、第２電極１５ｃは、電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる）４４に接続されている。蓄積制御線１７を介して第１電極１５ａの電位を制御することにより、光電変換によって生じた正孔−電子対のうち、正孔および電子のいずれか一方を第２電極１５ｃによって収集することができる。信号電荷として正孔を利用する場合、第２電極１５ｃよりも第１電極１５ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して第１電極１５ａに印加される。これにより、信号電荷が電荷蓄積ノード４４に蓄積される。もちろん、信号電荷として電子を利用してもよい。
【００２８】
単位画素セル１０が有する信号検出回路ＳＣは、増幅トランジスタ３４と、リセットトランジスタ（第１のリセットトランジスタ）３６と、第１容量素子４１と、第２容量素子４２とを含む。図示する構成において、第２容量素子４２は、第１容量素子４１よりも大きな容量値を有する。図２に例示する構成において、リセットトランジスタ３６のソースおよびドレインのうちの一方、および、第１の容量素子４１の一方の電極は、電荷蓄積ノード４４に接続されている。つまり、これらは、第２電極１５ｃとの電気的な接続を有する。リセットトランジスタ３６のソースおよびドレインのうちの他方、および、第１容量素子４１の他方の電極は、第２容量素子４２の一方の電極に接続されている。別の言い方をすれば、第１容量素子４１は、リセットトランジスタ３６のソースおよびドレインの間に接続されている。したがって、リセットトランジスタ３６におけるＯＮおよびＯＦＦの切り替えにより、リセットトランジスタ３６を介して第２容量素子４２を電荷蓄積ノード４４に接続するか、第１容量素子４１を介して第２容量素子４２を電荷蓄積ノード４４に接続するかを切り替えることができる。以下では、第１容量素子４１と第２の容量素子４２との接続点を含むノードをリセットドレインノード４６と呼ぶことがある。
【００２９】
第２容量素子４２の電極のうち、リセットドレインノード４６に接続されていない方の電極は、感度調整線３２に接続されている。感度調整線３２の電位は、例えば０Ｖに設定される。感度調整線３２の電位は、撮像装置１００の動作時において固定されている必要はない。例えば、垂直走査回路１６（図１参照）からパルス電圧が供給されてもよい。後述するように、感度調整線３２は、電荷蓄積ノード４４の電位の制御に利用可能である。もちろん、撮像装置１００の動作時において、感度調整線３２の電位が固定されていてもよい。
【００３０】
図示するように、増幅トランジスタ３４のゲートは、電荷蓄積ノード４４に接続されている。言い換えれば、増幅トランジスタ３４のゲートは、第２電極１５ｃとの電気的な接続を有する。増幅トランジスタ３４のソースおよびドレインの一方（ＮチャンネルＭＯＳであればドレイン）は、電源配線（ソースフォロア電源）２２に接続されており、他方は、垂直信号線１８に接続されている。増幅トランジスタ３４と、負荷回路１９（図１参照）とによって、ソースフォロア回路が形成される。増幅トランジスタ３４は、光電変換部１５によって生成された信号を増幅する。
【００３１】
図示するように、単位画素セル１０は、アドレストランジスタ（行選択トランジスタ）４０を含む。アドレストランジスタ４０のソースまたはドレインは、増幅トランジスタ３４のソースおよびドレインのうち、電源配線２２に接続されない側に接続されている。アドレストランジスタ４０のゲートは、アドレス信号線３０に接続されている。図２に例示する構成では、アドレストランジスタ４０は、信号検出回路ＳＣの一部を構成している。
【００３２】
電荷蓄積ノード４４に蓄積された信号電荷の量に応じた電圧が増幅トランジスタ３４のゲートに印加される。増幅トランジスタ３４は、この電圧を増幅する。増幅トランジスタ３４によって増幅された電圧が、信号電圧としてアドレストランジスタ４０を介して選択的に読み出される。
【００３３】
図２に例示する構成では、単位画素セル１０は、ソースおよびドレインの一方がリセットドレインノード４６に接続され、他方がフィードバック線２５に接続された第２のリセットトランジスタ３８をさらに含んでいる。つまり、図示する構成では、リセットトランジスタ３６のソースおよびドレインのうちのリセットドレインノード４６に接続されている側と、フィードバック線２５とが、第２のリセットトランジスタ３８を介して接続されている。第２のリセットトランジスタ３８のゲートは、フィードバック制御線２８に接続されている。フィードバック制御線２８の電圧を制御することにより、第２のリセットトランジスタ３８をＯＮとすれば、電荷蓄積ノード４４と、第２のリセットトランジスタ３８とを含むフィードバックループが形成される。つまり、信号検出回路ＳＣの出力を負帰還させるフィードバック回路を形成することができる。フィードバック回路の形成は、フィードバック線２５を共有する複数の単位画素セル１０のうちの１つに対して実行される。
【００３４】
なお、増幅トランジスタ３４、第１のリセットトランジスタ３６、アドレストランジスタ４０および第２のリセットトランジスタ３８の各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。以下では、増幅トランジスタ３４、第１のリセットトランジスタ３６、アドレストランジスタ４０および第２のリセットトランジスタ３８がＮチャンネルＭＯＳである場合を例示する。トランジスタとして、電界効果トランジスタ（ＦＥＴ）のほか、バイポーラトランジスタも用い得る。
【００３５】
（単位画素セル１０のデバイス構造）
次に、図３および図４を参照しながら、単位画素セル１０のデバイス構造を説明する。
【００３６】
図３は、単位画素セル１０における各素子および配線のレイアウトの一例を模式的に示す。図４は、図３に示すＡ−Ａ’線断面を模式的に示す。既に説明したように、単位画素セル１０は、半導体基板上に配列されている。ここでは、半導体基板２（図４参照）としてｐ型シリコン（Ｓｉ）基板を用いる例を説明する。
【００３７】
図３に例示する構成では、単位画素セル１０内に４つのトランジスタ、すなわち、増幅トランジスタ３４、第１のリセットトランジスタ３６、第２のリセットトランジスタ３８およびアドレストランジスタ４０が配置されている。単位画素セル１０の各々は、半導体基板２に形成された素子分離領域２ｓによって分離されている。この例では、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８の組と、増幅トランジスタ３４およびアドレストランジスタ４０の組とが、素子分離領域２ｓによって分離されている。
【００３８】
ここでは、増幅トランジスタ３４および第１のリセットトランジスタ３６は、ともに半導体基板２上に形成されている。また、ここで説明する例では、第２のリセットトランジスタ３８およびアドレストランジスタ４０も半導体基板２上に形成されている。なお、この例では、半導体基板２上に、第１容量素子４１および第２容量素子４２も形成されている。つまり、ここでは、半導体基板２に信号検出回路ＳＣが形成されている。
【００３９】
第２のリセットトランジスタ３８に注目すると、第２のリセットトランジスタ３８は、半導体基板２内に形成された不純物領域（ここではＮ型領域）２ｄを含んでいる。これらの不純物領域２ｄは、第２のリセットトランジスタ３８のソースまたはドレインとして機能する。不純物領域２ｄは、典型的には、半導体基板２内に形成された拡散層である。以下では、半導体基板２内の不純物領域２ｄを「ソース／ドレイン拡散層２ｄ」と呼ぶことがある。
【００４０】
図３に例示する構成において、第２のリセットトランジスタ３８のソースおよびドレインを構成する２つのソース／ドレイン拡散層２ｄの一方は、ポリシリコンプラグｓｐ１、ポリシリコン層ｓ１およびコンタクトプラグｃｐ１を介して、フィードバック線２５に接続される。図示する例では、第１のリセットトランジスタ３６および第２のリセットトランジスタ３８は、ソース／ドレイン拡散層２ｄのうちの１つを共有している。
【００４１】
図示する構成において、増幅トランジスタ３４のゲート電極３４ｅと、第１のリセットトランジスタ３６のソースおよびドレインのうちの一方とは、上部電極４１ｗを介して電気的に接続されている。この上部電極４１ｗは、配線６ｍ（典型的にはメタル配線）を介して光電変換部１５に接続されている。この例では、電荷蓄積ノード４４は、配線６ｍと、上部電極４１ｗと、第１のリセットトランジスタ３６のソースおよびドレインのうち上部電極４１ｗに接続された側の不純物領域２ｄとを含んでいる。以下では、不純物領域２ｄのうち、電荷蓄積ノード４４の一部を構成する部分（ここでは第１のリセットトランジスタ３６のソースおよびドレインのうち上部電極４１ｗに接続された側）を、「電荷蓄積領域２ｆｄ」と呼ぶ。電荷蓄積領域２ｆｄは、光電変換部１５において生成された電荷（信号電荷）を蓄積する機能を有する。
【００４２】
図示するように、第１の実施形態においては、電荷蓄積領域２ｆｄは、半導体基板２の法線方向から見たときにフィードバック線２５と重なる位置には形成されていない。これにより、半導体基板２に形成された電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリング容量が低減される。これにより、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリングに起因する、ノイズの影響を低減し得る。また、フィードバック線２５と重なる位置に第２容量素子４２を形成することにより、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリング容量をより低減することが可能である。
【００４３】
後に図面を参照して説明するように、第１の実施形態においては、第２容量素子４２は、半導体基板２に形成された電極領域４２ｃと、誘電体層を介して電極領域４２ｃの少なくとも一部と対向する上部電極４２ｅとを含んでいる。図示するように、第２容量素子４２は、単位画素セル１０内において比較的大きな面積を占める。これにより、比較的大きな容量値が実現される。また、ここでは、第１のリセットトランジスタ３６のソースまたはドレイン（電荷蓄積領域２ｆｄ）と、増幅トランジスタ３４のゲート電極３４ｅとを電気的に接続する上部電極４１ｗは、少なくともその一部が上部電極４２ｅ上まで延びている。後述するように、上部電極４１ｗと上部電極４２ｅとの間に誘電体層が配置されることにより、第１容量素子４１が形成される。つまり、この実施形態では、図３に示すように、半導体基板２の法線方向から見たときに第２容量素子４２と重なる位置に第１容量素子４１が形成される。
【００４４】
図３に例示する構成において、単位画素セル１０は、第１容量素子４１および第２容量素子４２の２つの容量素子を有している。ここでは、半導体基板２の法線方向から見たとき、第２容量素子４２は、単位画素セル１０に設けられた容量素子のうち、最大の電極面積を有している。単位画素セル１０は、３つ以上の容量素子を有していてもよい。
【００４５】
図３には、フィードバック線２５の延びる方向に平行な、仮想的な中心線Ｐが示されている。第１の実施形態では、半導体基板２の法線方向から見たとき、フィードバック線２５は、単位画素セル１０において中心線Ｐを挟んで電荷蓄積領域２ｆｄの反対側に配置されている。図示する例では、フィードバック線２５は、単位画素セル１０において中心線Ｐの右側の領域に位置し、電荷蓄積領域２ｆｄは、中心線Ｐの左側の領域に位置している。このように、単位画素セル１０において電荷蓄積領域２ｆｄとフィードバック線２５とを離して配置することにより、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリングに起因するクロストークを防止し得る。フィードバック線２５は、ノイズが加わった信号を伝送するので、電荷蓄積領域２ｆｄとフィードバック線２５との間のクロストークを抑制することにより、ノイズの影響を低減することが可能である。なお、本明細書において、単位画素セルは、入射した光の量に応じた信号（画素値）を出力する単位構造を意味する。単位画素セル１０は、撮像面を電荷蓄積ノード４４の数（画素の数といってもよい）で均等に分割して得られる単位構造であり、半導体基板２の法線方向から見たときの形状は、典型的には四角形である。したがって、この例では、各単位画素セル１０は、少なくとも１つの第２電極１５ｃを含んでいる。
【００４６】
さらに、図３に例示するように、単位画素セル１０において中心線Ｐを挟んで、リセットドレインノード４６の一部を構成するソース／ドレイン拡散層２ｄとは反対側に、フィードバック線２５を配置してもよい。すなわち、半導体基板２の法線方向から見たとき、電荷蓄積領域２ｆｄにも、リセットドレインノード４６における不純物領域２ｄにも重ならない位置にフィードバック線２５を配置してもよい。これにより、リセットドレインノード４６における不純物領域２ｄとフィードバック線２５との間のカップリングを抑制し得、ノイズの影響をより低減することが可能である。
【００４７】
図示する例では、フィードバック線２５は、単位画素セル１０内に設けられた容量素子のうち、半導体基板２の法線方向から見たときに最大の電極面積を有する容量素子（ここでは第２容量素子４２）に重なる位置に配置されている。このような構成によれば、容量素子の電極をシールド電極として機能させ得る。したがって、電荷蓄積領域２ｆｄと、容量素子と、フィードバック線２５とを結ぶ経路に沿った、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリングを抑制することが可能である。
【００４８】
第２容量素子４２と重なる位置にフィードバック線２５を配置することにより、フィードバック線２５のうち単位画素セル１０に含まれている部分の全体にわたって、フィードバック線２５と半導体基板２との間に、第２容量素子４２の上部電極４２ｅを形成し得る。後述するように、第２容量素子４２の上部電極４２ｅは、シールド電極として機能させることが可能であるので、カップリング容量低減の観点からは、フィードバック線２５のうち単位画素セル１０に含まれている部分の全体と重なるように上部電極４２ｅを形成できると有益である。
【００４９】
図４を参照する。図４に示すように、単位画素セル１０は、半導体基板２上に光電変換部１５を有する。図示する例において、半導体基板２上には、例えば二酸化シリコン（ＳｉＯ2）から形成される層間絶縁層４ｓ、４ａ、４ｂおよび４ｃが積層されている。また、半導体基板２と光電変換部１５との間に、配線層６が配置されている。図４に例示する構成では、配線層６は、層間絶縁層４ｓ内に形成された配線層６ｓ、層間絶縁層４ａ内に形成された配線層６ａ、および、層間絶縁層４ｂ内に形成された配線層６ｂを含む多層配線構造を有する。上述のリセット信号線２６およびフィードバック制御線２８など、行方向に延びる配線（図３参照）は、配線層６ｓと同層であり得る。２つの配線層の間は、ビアｖａまたはｖｂによって電気的に接続されている。配線層および層間絶縁層の数は、任意に設定可能であり、図示する例に限定されない。
【００５０】
図４に例示する構成では、層間絶縁層４ｃ上に光電変換部１５の光電変換膜１５ｂが積層されている。光電変換膜１５ｂにおいて被写体からの光が入射する側の受光面１５ｈ上に、第１電極１５ａが設けられている。受光面１５ｈの反対側の面には、第２電極１５ｃが配置されている。第２電極１５ｃは、空間的に分離されることにより、複数の単位画素セル１０の間において電気的に分離されている。
【００５１】
図４に例示する構成では、フィードバック線２５は、配線層６の一部である。言い換えれば、半導体基板２と光電変換部１５との間に配置された配線層６は、単位画素セル１０内にフィードバック線２５の少なくとも一部を含んでいる。このフィードバック線２５は、複数の単位画素セル１０上に延びており、フィードバック回路ＦＣ（図２参照）の一部分を構成する。ここでは、フィードバック線２５は、配線層６ａと同層である。このように、フィードバック線２５が、多層配線構造に含まれる複数の配線層のうち、最下層（ここでは配線層６ｓ）以外の配線層に設けられていると、電荷蓄積領域２ｆｄとフィードバック線２５との間の距離を大きくし得るので、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリングをより効果的に抑制し得る。なお、本明細書において、「最下層」は、２以上の配線層のうち、半導体基板２に最も近い層を意味する。
【００５２】
図４に例示する構成では、フィードバック線２５の左右に、配線層６ａと同層のシールド電極ｓｈ１およびｓｈ２が配置されている。このように、フィードバック線２５の周囲にシールド電極（シールド用配線）を配置してもよい。フィードバック線２５の周囲にシールド電極を配置することにより、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリングをより低減し得る。シールド電極ｓｈ１は、単位画素セル１０内において、電源配線２２と、フィードバック線２５との間に配置されており、シールド電極ｓｈ２は、フィードバック線２５と、隣接する単位画素セル１０の垂直信号線１８との間に配置されている。各シールド電極は、例えば垂直走査回路１６（図１参照）または不図示の電源供給回路と電気的に接続されることにより、一定の電圧を供給可能に構成される。本明細書において、「シールド電極」は、動作時に一定の電圧が供給される電極または配線を意味する。
【００５３】
また、図示するように、フィードバック線２５よりも下層にシールド電極を配置してもよい。図４に例示する構成では、フィードバック線２５と半導体基板２との間にシールド電極ｓｈ３が配置されている。シールド電極ｓｈ３は、半導体基板２の法線方向から見たときにフィードバック線２５の少なくとも一部と重なる位置に配置されている。フィードバック線２５と重なる位置に、電位が固定されたシールド電極ｓｈ３を設けることにより、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリングをより効果的に抑制し得る。なお、本明細書における「下層」および「上層」の用語は、部材間の相対的な配置を示すために用いられており、本開示の撮像装置の姿勢を限定する意図ではない。本明細書における「上部」および「下部」の用語についても同様である。
【００５４】
図４に例示する構成では、フィードバック線２５の上層にもシールド電極が配置されている。すなわち、図示する例では、フィードバック線２５と第２電極１５ｃとの間にシールド電極ｓｈ４が配置されている。シールド電極ｓｈ４は、シールド電極ｓｈ３と同様に、半導体基板２の法線方向から見たときにフィードバック線２５の少なくとも一部と重なる位置に配置されている。フィードバック線２５と第２電極１５ｃとの間にシールド電極ｓｈ４を配置することにより、第２電極１５ｃとフィードバック線２５との間のカップリングに起因するクロストークを抑制し得るので、ノイズの影響をより低減することが可能である。
【００５５】
なお、シールド電極の形成は必須ではない。シールド電極を形成しない場合、設計上の制約が小さいので、画素を微細化しやすいという利点が得られる。また、フィードバック線２５の周囲に金属電極／金属配線を配置しないことにより、フィードバック線２５と金属電極／金属配線との間のカップリング容量を低減して信号の遅延を防止し得る。積層型の撮像装置では、図３を参照すればわかるように、多層配線構造の複数の層に種々の制御用配線が形成され得る。そのため、フィードバック線２５の上層および／または下層の所望の場所にシールド電極を配置できないことがある。このような場合でも、本開示の実施形態によれば、フィードバック線２５が電荷蓄積領域２ｆｄに対して離れた位置に配置されるので、これらの間のカップリングを低減してノイズの影響を抑制し得る。
【００５６】
図４に例示する構成において、半導体基板２は、比較的高いアクセプタ濃度を有するウェル２ｗ（ここではＰ型領域）と、不純物領域２ｄ（ここではＮ型領域）とを有している。図示するように、電荷蓄積領域２ｆｄとしての不純物領域２ｄは、ポリシリコンプラグｓｐ２を介して上部電極４１ｗと電気的に接続されている。ここでは、電荷蓄積領域２ｆｄは、第１のリセットトランジスタ３６のソースおよびドレインの一方である（図３参照）。なお、電荷蓄積領域２ｆｄとのコンタクトとして、ポリシリコンから形成されたプラグを用いることにより、金属プラグを用いたときのような金属／半導体界面に起因する結晶欠陥の影響を回避し得るので、暗電流を抑制するという利点が得られる。図４に例示する構成では、ポリシリコンプラグｓｐ２を介して上部電極４１ｗと増幅トランジスタ３４のゲート電極３４ｅとが電気的に接続されている。この実施形態において、第１容量素子４１の一部を構成する上部電極４１ｗは、第１のリセットトランジスタ３６のソースまたはドレイン（ソース／ドレイン拡散層２ｄ）と、増幅トランジスタ３４のゲート電極３４ｅとを電気的に接続する配線（導電層）の一部である。
【００５７】
増幅トランジスタ３４は、２つのソース／ドレイン拡散層２ｄと、半導体基板２上に形成されたゲート絶縁膜３４ｇ（典型的には二酸化シリコン膜）と、ゲート絶縁膜３４ｇ上に形成されたゲート電極３４ｅとを含む。ここでは、ゲート電極３４ｅは、ポリシリコンから形成された電極である。図４では、増幅トランジスタ３４における２つのソース／ドレイン拡散層２ｄは示されておらず、ゲート絶縁膜３４ｇ、ゲート電極３４ｅ、および、２つのソース／ドレイン拡散層２ｄの間に形成されるチャネル領域３４ｃが示されている。チャネル領域３４ｃは、所定の注入条件のもとでアクセプタまたはドナーがイオン注入された領域であり得る。イオン注入を用いることにより、所望の閾値電圧を実現し得る。第１のリセットトランジスタ３６、第２のリセットトランジスタ３８およびアドレストランジスタ４０（図３参照）も、増幅トランジスタ３４とほぼ同様の構成を有し得る。
【００５８】
この実施形態において、半導体基板２は、電極領域４２ｃを有する。この電極領域４２ｃは、素子分離領域２ｓで囲まれることによって単位画素セル１０の４つのトランジスタ（増幅トランジスタ３４、第１のリセットトランジスタ３６、第２のリセットトランジスタ３８およびアドレストランジスタ４０）から電気的に分離されている。電極領域４２ｃは、例えばイオン注入により、ウェル２ｗの部分よりも高い不純物濃度を有する領域であり得る。あるいは、ウェル２ｗの導電型とは異なる導電型の領域であり得る。ここでは、電極領域４２ｃは、半導体基板２の所定の領域に開口を有するレジストマスクを使用して、半導体基板２の所定の領域にドナー（例えば砒素（Ａｓ））をイオン注入することによって形成された領域である。
【００５９】
図４に示すように、第２容量素子４２は、電極領域４２ｃ上に設けられた誘電体層（第１誘電体層）４２ｇと、誘電体層４２ｇを介して半導体基板２の一部に対向する上部電極４２ｅを含む。誘電体層４２ｇは、典型的には、二酸化シリコンから形成される。上部電極４２ｅは、第１のリセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積ノード４４に接続されていない側と電気的に接続されている。
【００６０】
図４に例示する構成において、第２容量素子４２は、いわゆるＭＩＳキャパシタである。つまり、この例では、半導体基板２のうち上部電極４２ｅに対向する部分が、第２容量素子４２における電極の１つとして機能する。なお、ここでは、第２容量素子４２の上部電極４２ｅは、金属から形成された電極ではなくポリシリコンから形成された電極である。したがって、二酸化シリコン膜およびポリシリコン膜を半導体基板２上に堆積してこれらのパターニングを実行することにより、増幅トランジスタ３４を含む４つのトランジスタのゲート絶縁膜およびゲート電極の形成と並行して、第２容量素子４２の誘電体層４２ｇおよび上部電極４２ｅを形成することができる。このように、工程を増加させることなく、単位画素セル１０内に第２容量素子４２を形成することが可能である。第２容量素子４２をいわゆるＭＩＳキャパシタとして形成することにより、画素内の素子数の増加を抑制しながら、簡易な構成でダイナミックレンジを拡大することが可能である。
【００６１】
電極領域４２ｃは、感度調整線３２（図２参照）と電気的に接続される。電極領域４２ｃには、感度調整線３２を介して、電圧源（ここでは垂直走査回路１６）から所定の電圧が印加される。電極領域４２ｃの電位を制御することにより、電荷蓄積ノード４４の電位を制御し得る。言い換えれば、感度調整線３２を介して電極領域４２ｃに供給される電圧を調整することにより、撮像装置１００の感度を調整し得る。また、電極領域４２ｃに一定の電圧を供給することにより、上部電極４２ｅの電位を一定の電位に保持し得る。これにより、比較的大きな容量値を有する第２容量素子４２の上部電極４２ｅをシールド電極として機能させることが可能である。第２容量素子４２の上部電極４２ｅをシールド電極として機能させることにより、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリング容量をより低減し得る。
【００６２】
なお、半導体基板２の法線方向から見たとき、誘電体層４２ｇの形状および面積は、電極領域４２ｃの形状および面積と一致している必要はない。誘電体層４２ｇが電極領域４２ｃの全体を覆っている必要はない。誘電体層４２ｇが、電極領域４２ｃを囲む素子分離領域２ｓ上にも形成されていてもよい。
【００６３】
図４に例示する構成において、上部電極４１ｗは、コンタクトプラグｃｐａ、配線層６ｓ、ビアｖａ、配線層６ａ、ビアｖｂ、配線層６ｂおよびビアｖｃを介して第２電極１５ｃと電気的に接続されている。この例では、コンタクトプラグｃｐａ、配線層６ｓ、ビアｖａ、配線層６ａ、ビアｖｂ、配線層６ｂおよびビアｖｃによって配線６ｍ（図３参照）が形成されている。典型的には、コンタクトプラグｃｐａ、配線層６ｓ、６ａおよび６ｂ、ならびに、ビアｖａ〜ｖｃは、銅などの金属から形成される。ポリシリコンプラグｓｐ２、上部電極４１ｗ、コンタクトプラグｃｐａ、配線層６ｓ、６ａおよび６ｂ、ビアｖａ〜ｖｃ、ならびに、第１のリセットトランジスタ３６のソースおよびドレインの一方（ここではドレイン）は、光電変換部１５において生成された電荷を蓄積する機能を有する。
【００６４】
図示するように、配線層６の多層配線構造の最下層に位置する配線層６ｓと、上部電極４１ｗとの間には、これらを電気的に接続するコンタクトプラグｃｐａが形成されている。コンタクトプラグｃｐａは、配線層６ｓおよび上部電極４１ｗとの間の物理的接触を有する。図４は、フィードバック線２５の延びる方向に垂直かつコンタクトプラグｃｐａを含む断面で単位画素セル１０を切断したときにおける、単位画素セル１０の断面を模式的に示している。図４に示すように、ここでは、フィードバック線２５は、半導体基板２のうちコンタクトプラグｃｐａを挟んで電荷蓄積領域２ｆｄと反対側に位置する領域上、かつ、コンタクトプラグｃｐａよりも第２電極１５ｃに近い位置に配置されている。フィードバック線２５が、コンタクトプラグｃｐａに関して電荷蓄積領域２ｆｄと点対称となるように配置されていてもよい。このように、電荷蓄積領域２ｆｄに対して２次元的にも３次元的にも離れた位置にフィードバック線２５を配置することにより、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリングに起因するクロストークをより低減し得る。
【００６５】
図４に例示する構成では、上部電極４１ｗは、第２容量素子４２の上部電極４２ｅの上まで延びている。上部電極４１ｗと、上部電極４２ｅと、これらの間に挟まれた絶縁膜（第２誘電体層）４１ｇとから、第１容量素子４１が形成される。別の言い方をすれば、第１容量素子４１は、第２容量素子４２の上部電極４２ｅと、上部電極４２ｅ上に形成された誘電体層４１ｇと、光電変換部１５の第２電極１５ｃに接続された上部電極４１ｗとを含んでいる。誘電体層４１ｇは、層間絶縁層４ｓの一部であり得る。第１容量素子４１の上部電極４１ｗの少なくとも一部は、半導体基板２の法線方向から見たとき、誘電体層４１ｇを介して上部電極４２ｅとの重なりを有する。
【００６６】
この例では、第１容量素子４１と第２容量素子４２とは、容量素子を形成するための２つの電極のうちの１つを共有している。なお、誘電体層４１ｇは、層間絶縁層４ｓの一部であり得る。このように、誘電体層４１ｇは、半導体基板２上に形成された層間絶縁層の一部であってもよいし、層間絶縁層とは異なる別個の絶縁膜（または絶縁層）であってもよい。
【００６７】
ここでは、第１容量素子４１の上部電極４１ｗは、第２容量素子４２の上部電極４２ｅと同様に、ポリシリコンから形成される。ポリシリコンから形成された２つの電極の間に誘電体層を挟んだ構造を有する容量素子のＣＶカーブは、比較的広い電圧範囲においてフラットな部分を有する。光量に応じて電荷蓄積ノード４４の電圧が変化することに伴って、第１容量素子４１の電極間の電圧は、比較的大きな変動を示す。第１容量素子４１を構成する２つの電極をポリシリコンから形成すると、素子サイズの増大を抑制しつつ、フラットなＣＶ特性を有する高精度な容量素子を実現し得るので有益である。また、この例では、上部電極４１ｗは、電荷蓄積領域２ｆｄと増幅トランジスタ３４のゲート電極３４ｅとを接続する導電部の一部である。したがって、この導電部（ここではポリシリコン層）の少なくとも一部が、誘電体層４１ｇを介して第２容量素子４２の上部電極４２ｅに重なるようにパターニングを実行することにより、電荷蓄積領域２ｆｄと増幅トランジスタ３４のゲート電極３４ｅとを接続する導電部の形成とともに第１容量素子４１を形成することができる。このように、工程を増加させることなく、単位画素セル１０内に第１容量素子４１を形成することが可能である。
【００６８】
図２に例示するような回路構成においては、単位画素セル１０を行単位で選択してノイズキャンセルの動作を実行する。つまり、ノイズキャンセルは、典型的には、列方向に沿って並ぶ複数の単位画素セル１０のうちの１つを順次に選択して行われる。しかしながら、ノイズキャンセルの方法は、この例に限定されない。例えば、単位画素セル１０の列毎に複数本のフィードバック線を配置することにより、２以上の行を選択してノイズキャンセルを実行してもよい。このような構成によれば、より高速にノイズキャンセルを完了し得る。例えば単位画素セル１０の列毎にフィードバック線を２本配置し、これらの一方に奇数行の単位画素セル１０を接続し、他方に偶数行の単位画素セル１０を接続すれば、２行単位のノイズキャンセルの動作を実現し得る。このように、単位画素セル１０内におけるフィードバック線２５の本数は１本に限定されない。
【００６９】
次に、図５〜図７を参照しながら、本開示の第１の実施形態による撮像装置の変形例を説明する。
【００７０】
図５は、単位画素セル１０における各素子のレイアウトの他の一例を模式的に示す。図６は、図５に示すＢ−Ｂ’線断面を模式的に示す。図５および図６に例示する構成と、図３および図４を参照して説明した構成との相違点は、図５および図６に示す単位画素セル１０が、第３容量素子４３をさらに有する点である。
【００７１】
図５に示すように、第３容量素子４３は、第２容量素子４２の上部電極４２ｅ上に配置された上部電極４３ｅを含んでいる。図示するように、上部電極４３ｅは、半導体基板２の法線方向から見たとき、第２容量素子４２の上部電極４２ｅと重なりを有する。また、図５に例示する構成では、上部電極４３ｅは、第２容量素子４２の一部を構成する、半導体基板２の電極領域４２ｃと、コンタクトプラグｃｐ３を介して電気的に接続されている。図３を参照して説明した構成と同様に、この例においても、電極領域４２ｃは感度調整線３２に電気的に接続されている。したがって、感度調整線３２を介して、例えば垂直走査回路１６（図１参照）から所望の電圧を電極領域４２ｃおよび上部電極４３ｅに印加することが可能である。
【００７２】
図６に示すように、第３容量素子４３の上部電極４３ｅは、第２容量素子４２の上部電極４２ｅ上に形成された誘電体層４３ｇを介して第２容量素子４２の上部電極４２ｅと対向する。つまり、第３容量素子４３と第２容量素子４２とは、容量素子を形成するための２つの電極のうちの１つを共有し、かつ、電気的に並列に接続されている。したがって、リセットドレインノード４６と感度調整線３２との間に接続される容量素子の容量値を増大させることができる（図２参照）。これにより、より効果的にｋＴＣノイズを縮小することが可能である。第３容量素子４３が有する誘電体層４３ｇは、第１容量素子４１が有する誘電体層４１ｇと同様に、層間絶縁層４ｓの一部であり得る。
【００７３】
第３容量素子４３の上部電極４３ｅは、典型的には、ポリシリコンから形成される。上部電極４３ｅは、第１容量素子４１の上部電極４１ｗを形成するためのポリシリコン膜をパターニングすることにより、上部電極４１ｗの形成と同時に形成することが可能である。このように、専用の工程を付加することなく、比較的広い電圧範囲においてフラットなＣＶ特性を示す第３容量素子４３を単位画素セル１０内に形成することが可能である。また、画素サイズの拡大を抑制しながら、第２容量素子４２および第３容量素子４３の合成容量を増大することができる。
【００７４】
図６に例示する構成では、図４を参照して説明した構成と同様に、フィードバック線２５と半導体基板２との間にシールド電極ｓｈ３が配置されている。なお、上述したように、リセット信号線２６およびフィードバック制御線２８などの行方向に延びる配線（図３参照）は、配線層６ｓと同層であり得る。この場合、行方向に延びる配線との物理的な干渉を避けるために、配線層６ｓと同層のシールド電極ｓｈ３をフィードバック線２５の延びる方向の全体にわたって形成することはできない。
【００７５】
図６に示す構成においては、シールド電極ｓｈ３よりも下層に上部電極４３ｅが配置されている。この上部電極４３ｅは、行方向に延びる配線との物理的な干渉を考慮する必要がない。そのため、上部電極４３ｅをフィードバック線２５の延びる方向の全体にわたって形成し得る。また、ここでは、撮像装置１００の動作時に、感度調整線３２を介して上部電極４３ｅに一定の電圧を印加可能である。すなわち、上部電極４３ｅをシールド電極として機能させ得る。したがって、単位画素セル１０内に第３容量素子４３を形成しない場合と比較して、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリングに起因するクロストークをより低減することが可能である。これにより、ノイズの影響をより低減し得る。
【００７６】
図７は、単位画素セル１０の他の例示的な回路構成を模式的に示す。
【００７７】
図７に例示する構成と、図２に例示する構成との相違点は、第１のリセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積ノード４４に接続されていない側が、リセットドレインノード４６ではなくフィードバック線２５に接続されている点である。
【００７８】
図７に例示する構成においては、第１のリセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積ノード４４に接続されていない側をフィードバック線２５に直接に接続するので、第１のリセットトランジスタ３６の駆動力を確保するための不純物プロファイルの設計の自由度が向上するという利点が得られる。
【００７９】
図７に示す単位画素セル１０における各素子のレイアウトおよびデバイス構造は、図３および図５を参照して説明したレイアウト、ならびに、図４および図６を参照して説明したデバイス構造とほぼ同様であるので、説明を省略する。なお、図５および図６、ならびに、図７に示す単位画素セル１０は、図２〜図４に示す単位画素セル１０と同様の方法により製造可能である。
【００８０】
（第２の実施形態）
図８は、第２の実施形態に係る撮像装置の例示的な回路構成を模式的に示す。図９は、図８に示す撮像装置２００における単位画素セル５０の例示的な回路構成を模式的に示す。第２の実施形態と、第１の実施形態との相違点は、各単位画素セル５０が、フィードバック回路ＦＣ２を有する信号検出回路ＳＣ２を含む点である。以下では、第１の実施形態と重複する説明は繰り返さない。
【００８１】
図９に示すように、第２の実施形態に係る撮像装置２００の単位画素セル５０は、フィードバック回路ＦＣ２を有する信号検出回路ＳＣ２を含んでいる。この信号検出回路ＳＣ２は、増幅トランジスタ３４を含む。増幅トランジスタ３４のゲートは、不図示の配線層（後述する図１１参照）を介して光電変換部１５の第２電極１５ｃに接続されている。増幅トランジスタ３４のソースおよびドレインの一方は、電源配線２２に接続されており、他方は、アドレストランジスタ４０および垂直信号線１８に接続されている。垂直信号線１８は、信号検出回路ＳＣ２の信号を読み出すための信号線である。垂直信号線１８は、典型的には、信号検出回路ＳＣ２の出力線である。ここでは、垂直信号線１８は、第２のリセットトランジスタ３８を介して、第１のリセットトランジスタ３６のソースおよびドレインのうち、第２電極１５ｃに接続されていない側に接続されている。
【００８２】
図示するように、第２の実施形態では、第２のリセットトランジスタ３８のソースまたはドレインのうち、リセットドレインノード４６に接続されていない側と、増幅トランジスタ３４のソースおよびドレインのうち、電源配線２２に接続されていない側とが接続されている。すなわち、フィードバック回路ＦＣ２は、増幅トランジスタ３４の出力を負帰還させるフィードバックループを形成する。言い換えれば、第２の実施形態では、光電変換部１５によって生成された信号が増幅トランジスタ３４を介して負帰還される。なお、図９に例示する構成では、増幅トランジスタ３４の出力がリセットにおける基準電圧として利用される。
【００８３】
第２の実施形態では、ノイズキャンセルのためのフィードバックを、各単位画素セル５０内で実行可能である。これにより、垂直信号線１８の時定数の影響を受けることなく、ノイズキャンセルを高速に実行し得る。なお、図９に例示する回路構成では、増幅トランジスタ３４のソースまたはドレインの電圧（出力電圧）を第１のリセットトランジスタ３６に印加している。このような構成によると、第１のリセットトランジスタ３６をＯＦＦする前後における電荷蓄積ノード４４の電圧の変化を小さくできるので、より高速なノイズ抑制を実現し得る。
【００８４】
図示する構成において、電源配線２２には、電圧切り替え回路５４が接続されている。電圧切り替え回路５４は、第１スイッチ５１および第２スイッチ５２の組を有する。電圧切り替え回路５４は、電源配線２２に対して第１の電圧Ｖａ１および第２の電圧Ｖａ２のいずれを供給するかを切り替える。第１の電圧Ｖａ１は、例えば０Ｖ（接地）であり、第２の電圧Ｖａ２は、例えば電源電圧である。電圧切り替え回路５４は、画素毎に設けられてもよいし、複数の画素間で共有されてもよい。このような回路構成によっても、第１の実施形態と同様に、ｋＴＣノイズの影響を縮小し得る。
【００８５】
第２の実施形態では、反転増幅器２４（図２および図７参照）が省略されている。第２の実施形態では、ノイズキャンセルは、単位画素セル５０毎に実行される。このような構成においては、信号検出回路ＳＣ２の出力線である垂直信号線１８に混入したノイズが、電荷蓄積領域２ｆｄの電圧に影響を与えやすい。したがって、電荷蓄積領域２ｆｄと垂直信号線１８との間のカップリングを抑制することが有益である。
【００８６】
図１０は、単位画素セル５０における各素子および配線のレイアウトの一例を模式的に示す。図１０に示すように、半導体基板２の法線方向から見たとき、信号検出回路ＳＣ２の出力線である垂直信号線１８は、単位画素セル５０において中心線Ｐを挟んで電荷蓄積領域２ｆｄの反対側に配置されている。すなわち、垂直信号線１８の下層には、電荷蓄積領域２ｆｄは配置されていない。これにより、電荷蓄積領域２ｆｄと垂直信号線１８との間のカップリングに起因するクロストークを防止し、ノイズの影響を低減することが可能である。
【００８７】
また、図示するように、単位画素セル５０において中心線Ｐを挟んで、リセットドレインノード４６の一部を構成するソース／ドレイン拡散層２ｄとは反対側に、垂直信号線１８を配置してもよい。これにより、リセットドレインノード４６における不純物領域２ｄと垂直信号線１８との間のカップリングを抑制し得、ノイズの影響をより低減することが可能である。図示する例では、垂直信号線１８が、単位画素セル５０内において最大の電極面積を有する第２容量素子４２と重なる位置に配置されている。したがって、電荷蓄積領域２ｆｄと垂直信号線１８との間のカップリングをより抑制することができる。
【００８８】
図９および図１０に例示する構成では、複数の単位画素セルに跨って延びるフィードバック線が存在しないので、フィードバック線における信号遅延の影響を考慮する必要がない。
【００８９】
図１１は、図１０に示すＣ−Ｃ’線断面を模式的に示す。この例では、垂直信号線１８は、増幅トランジスタ３４のゲートと光電変換部１５の第２電極１５ｃとを接続する配線層６の一部である。つまり、配線層６は、単位画素セル５０内において垂直信号線１８の少なくとも一部を含み得る。図１１に例示する構成において、垂直信号線１８は、配線層６が有する多層配線構造の最下層（ここでは配線層６ｓ）以外の配線層（ここでは配線層６ａ）の一部である。垂直信号線１８が、多層配線構造に含まれる複数の配線層のうち、最下層以外の配線層に設けられていると、電荷蓄積領域２ｆｄと垂直信号線１８との間のカップリングをより効果的に抑制し得るので有利である。
【００９０】
図示するように、垂直信号線１８と半導体基板２との間に、シールド電極ｓｈ３を形成してもよい。このシールド電極ｓｈ３は、配線層６の一部であり得る。シールド電極ｓｈ３は、半導体基板２の法線方向から見たとき、垂直信号線１８と重なる位置に配置される。シールド電極ｓｈ３の配置により、電荷蓄積領域２ｆｄと垂直信号線１８との間のカップリングをより効果的に抑制し得る。
【００９１】
図１１は、垂直信号線１８の延びる方向に垂直かつコンタクトプラグｃｐａを含む断面で単位画素セル５０を切断したときにおける、単位画素セル５０の断面を模式的に示している。図１１に示すように、半導体基板２のうちコンタクトプラグｃｐａを挟んで電荷蓄積領域２ｆｄと反対側に位置する領域上、かつ、コンタクトプラグｃｐａよりも第２電極１５ｃに近い位置に垂直信号線１８を配置してもよい。電荷蓄積領域２ｆｄに対して２次元的にも３次元的にも離れた位置に垂直信号線１８を配置することにより、電荷蓄積領域２ｆｄと垂直信号線１８との間のカップリングに起因するクロストークをより低減し得る。
【００９２】
第１の実施形態においてフィードバック線２５について説明したことは、第２の実施形態における垂直信号線１８についてもほぼ同様に成り立つ。例えば、図６を参照して説明したように、上部電極４３ｅをシールド電極として機能させてもよい。また、例えば、図７に示す例と同様に、第１のリセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積ノード４４に接続されていない側を垂直信号線１８に直接に接続してもよい。このような接続により、第１のリセットトランジスタ３６の駆動力を確保するための不純物プロファイルの設計の自由度が向上するという利点が得られる。
【００９３】
なお、上述の撮像装置１００または撮像装置２００と、光電変換膜１５ｂの受光面１５ｈ上に被写体の像を結像させる光学系とにより、カメラシステムを構成できる。光電変換部１５の第１電極１５ａ上に、保護膜、カラーフィルタおよびレンズ（マイクロレンズ）などをさらに配置してもよい。
【００９４】
（第３の実施形態）
上述の実施形態では、半導体基板２に電極領域４２ｃを設け、いわゆるＭＩＳキャパシタとして第２容量素子４２を形成している。しかしながら、信号検出回路における高容量の容量素子の構成は、上述した例に限定されない。以下に説明するように、第２容量素子４２とともに、あるいは、第２容量素子４２に代えて、金属または金属化合物から形成された２つの電極の間に誘電体が挟まれた構造を有する容量素子を、半導体基板２と光電変換部１５との間に設けられた層間絶縁層内に配置してもよい。以下では、金属または金属化合物から形成された２つの電極の間に誘電体が挟まれた構造を「ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造」と呼ぶことがある。半導体基板２と光電変換部１５との間の層間絶縁層内に配置される容量素子を、いわゆるＭＩＭ構造を有する容量素子として形成することにより、より大きな容量値を得やすい。すなわち、簡易な構成でダイナミックレンジを拡大し得る。
【００９５】
図１２は、第３の実施形態に係る撮像装置における単位画素セルのデバイス構造の一例を模式的に示す。なお、図１２に示す単位画素セル６０Ａにおける、半導体基板２上の各素子のレイアウトは、例えば図３に例示する、単位画素セル１０におけるレイアウトと同様であり得る。図１２は、図３に示すＡ−Ａ’線断面図に対応する図である。
【００９６】
図１２に示す単位画素セル６０Ａは、半導体基板２と第２電極１５ｃとの間に配置された容量素子６２を有する。容量素子６２は、上部電極６２ｕと、下部電極６２ｂと、上部電極６２ｕおよび下部電極６２ｂの間に配置された誘電体層６２ｄとを含む。図示するように、下部電極６２ｂは、上部電極６２ｕよりも第２電極１５ｃから遠くに（つまり、上部電極６２ｕよりも半導体基板２の近くに）配置されている。
【００９７】
ここでは、層間絶縁層４ｃ上に下部電極６２ｂが形成されており、容量素子６２は、層間絶縁層４ｃと光電変換膜１５ｂとの間に設けられた層間絶縁層４ｄに覆われている。このように、光電変換部１５と増幅トランジスタ３４のゲート電極３４ｅとの間に下部電極６２ｂおよび上部電極６２ｕを配置することにより、増幅トランジスタ３４のゲート電極３４ｅを含む配線層と、下部電極６２ｂおよび上部電極６２ｕとの間の干渉を抑制し得る。したがって、比較的大きな電極面積を有する容量素子６２を形成することが可能である。
【００９８】
下部電極６２ｂは、典型的には、金属電極または金属窒化物電極である。下部電極６２ｂを形成するための材料の例は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏ、ＲｕおよびＰｔである。下部電極６２ｂは、層間絶縁層４ｄ内に設けられた配線層の一部であってもよい。
【００９９】
下部電極６２ｂ上には、誘電体層６２ｄが積層されている。この例では、誘電体層６２ｄは、下部電極６２ｂにおいて第２電極１５ｃに対向する側の表面と、側面とを覆っている。
【０１００】
誘電体層６２ｄは、層間絶縁層４ｄを構成する材料（典型的には二酸化シリコン）とは異なる材料（例えば金属酸化物または金属窒化物）から形成されてもよい。半導体基板２と光電変換部１５との間に設けられた層間絶縁層内に容量素子６２を配置すると、誘電体層６２ｄを形成するための材料として、比較的高い誘電率を有する材料を採用することが比較的容易である。そのため、比較的大きな容量値を実現しやすい。誘電体層６２ｄを形成するための材料の例は、Ｚｒ、Ａｌ、Ｌａ、Ｂａ、Ｔａ、Ｔｉ、Ｂｉ、Ｓｒ、Ｓｉ、ＹおよびＨｆからなる群から選択された１種以上を含有する酸化物または窒化物である。誘電体層６２ｄを形成するための材料は、２元系化合物であってもよいし、３元系化合物または４元系化合物であってもよい。誘電体層６２ｄを形成するための材料として、例えば、ＨｆＯ2、Ａｌ2Ｏ3、ＺｒＯ2、ＴｉＯ2、ＳｒＴｉＯ3など、比較的高い誘電率を有する材料を用い得る。誘電体層６２ｄが、互いに異なる材料から形成された２以上の層を含んでいてもよい。
【０１０１】
誘電体層６２ｄ上には、上部電極６２ｕが積層されている。この例では、上部電極６２ｕは、誘電体層６２ｄにおいて第２電極１５ｃに対向する側の表面と、側面とを覆っている。上部電極６２ｕは、典型的には、金属電極または金属窒化物電極である。すなわち、ここでは、容量素子６２は、いわゆるＭＩＭ構造を有する。上部電極６２ｕを形成するための材料としては、下部電極６２ｂを形成するための材料と同様の材料を用い得る。上部電極６２ｕは、層間絶縁層４ｄ内に設けられた配線層の一部であってもよい。
【０１０２】
上部電極６２ｕと誘電体層６２ｄとの間に、Ｃｕ、Ａｌなどの金属またはポリシリコンなどから形成された保護層を配置してもよい。上部電極６２ｕと誘電体層６２ｄとの間に保護層を配置することにより、製造工程における誘電体層６２ｄの損傷を抑制し得るので、上部電極６２ｕと下部電極６２ｂとの間におけるリーク電流の発生を抑制し得る。
【０１０３】
上部電極６２ｕは、開口ＡＰを有する。開口ＡＰ内には、ビアｖｄ、接続部６６ｕおよび接続部６６ｂが配置されている。接続部６６ｕおよび接続部６６ｂは、上部電極６２ｕおよび下部電極６２ｂとそれぞれ同層である。図示するように、ビアｖｄ、接続部６６ｕおよび接続部６６ｂを介して、光電変換部１５の第２電極１５ｃと、増幅トランジスタ３４のゲート電極３４ｅとの接続を有するビアｖｃとが接続される。ビアｖｄは、銅などの金属から形成され得る。ビアｖｄ、接続部６６ｕおよび接続部６６ｂは、単位画素セル６０Ａにおける電荷蓄積領域の一部を構成する。
【０１０４】
図１２に例示する構成において、下部電極６２ｂのうち、ビアｖｄの右側に示す部分は、ビアｖｃ１、配線層６ｂ、ビアｖｂ１、配線層６ａ、ビアｖａ１、配線層６ｓ、および、層間絶縁層４ｓ内に設けられたコンタクトプラグｃｐｂを介して、第２容量素子４２の上部電極４２ｅに接続されている。すなわち、下部電極６２ｂは、図１２において不図示のリセットドレインノード４６との接続を有する。ここでは、下部電極６２ｂは、単位画素セル６０Ａごとに設けられた単一の電極であり（後述する図１３参照）、図１２において開口ＡＰの左右に分離して示す、下部電極６２ｂの２つの部分は、等電位である。
【０１０５】
この例では、上部電極６２ｕは、下部電極６２ｂと同層に形成された接続部６４ｂを覆っている。この接続部６４ｂは、ビアｖｃ３、配線層６ｂ、ビアｖｂ３、配線層６ａおよびビアｖａ３を介して、配線層６ｓの一部である配線６ｚに接続されている。この配線６ｚは、図１２において不図示の感度調整線３２との接続を有する。すなわち、容量素子６２は、上述の第２容量素子４２と電気的に並列に接続されており、第２容量素子４２と同様に機能する。
【０１０６】
単位画素セル６０Ａ内に容量素子６２を形成することにより、第２容量素子４２を省略可能である。第２容量素子４２を省略した場合には、電極領域４２ｃのための領域を半導体基板２において確保する必要がない。そのため、半導体基板２における素子レイアウトの設計の自由度が向上する。例えば、電極領域４２ｃの省略により、画素サイズを低減し得る。あるいは、半導体基板２上のトランジスタ（例えば増幅トランジスタ３４）のサイズを拡大し得る。トランジスタのサイズの拡大により、トランジスタの特性のバラつきを低減し得るので、単位画素セル間における感度バラつきを低減し得る。また、トランジスタのサイズの拡大により、駆動能力が向上（相互コンダクタンスｇmの向上といってもよい）するので、ノイズをより低減し得る。
【０１０７】
なお、この例では、上部電極６２ｕは、光電変換部１５の第２電極１５ｃに対向する面とは反対側の面において、ビアｖｃ３に電気的に接続されている。このように、上部電極６２ｕと感度調整線３２との間の電気的接続のためのコンタクトを半導体基板２に近い側の面に設けることにより、配線の複雑化を回避し得る。また、上部電極６２ｕと光電変換部１５の第２電極１５ｃとの間の距離を縮小し得るので、互いに隣接する画素間における、電荷蓄積領域同士の寄生容量を低減し得る。
【０１０８】
撮像装置（撮像装置１００または撮像装置２００）の動作時、上部電極６２ｕには、感度調整線３２を介して所定の電圧が印加される。なお、ここでは、上部電極６２ｕは、下部電極６２ｂと同様に、単位画素セル６０Ａごとに設けられた単一の電極であり（後述する図１３参照）、図１２において開口ＡＰの左右に分離して示す、上部電極６２ｕの２つの部分は、等電位である。
【０１０９】
図１３は、単位画素セル６０Ａを半導体基板２の法線方向から見たときの、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す。図１３には、図３と同様にＡ−Ａ’切断線、仮想的な中心線Ｐおよびフィードバック線２５も示されている。図１３に示すように、半導体基板２の法線方向から見たときにおける上部電極６２ｕの形状と、下部電極６２ｂの形状とが一致している必要はない。半導体基板２の法線方向から見たとき、上部電極６２ｕが、下部電極６２ｂの少なくとも一部と対向する部分を含んでいればよい。
【０１１０】
この例では、下部電極６２ｂおよび上部電極６２ｕは、単位画素セル６０Ａにおいて大きな領域を占めている。容量素子６２は、単位画素セル６０Ａ内に設けられた容量素子のうち、半導体基板２の法線方向から見たときに最大の電極面積を有する容量素子であり得る。
【０１１１】
図示する例では、フィードバック線２５は、容量素子６２に重なる位置に配置されている。上述したように、この例では、上部電極６２ｕは、感度調整線３２との接続を有する。そのため、光電変換部１５と上部電極６２ｕとの間にフィードバック線２５を配置し、撮像装置の動作時に感度調整線３２を介して一定の電圧を上部電極６２ｕに供給すれば、単位画素セル６０Ａ内において最大の電極面積を有する容量素子の電極（例えば容量素子６２の上部電極６２ｕ）をシールド電極として機能させ得る。容量素子６２と重なる位置にフィードバック線２５を配置すれば、フィードバック線２５のうち単位画素セル６０Ａに含まれている部分の全体にわたって、フィードバック線２５と半導体基板２との間に、上部電極６２ｕ（あるいは下部電極６２ｂ）を形成し得る。このような配線の配置を採用することによっても、電荷蓄積領域２ｆｄとフィードバック線２５との間のカップリング容量を低減し得る。なお、容量素子６２と重なる位置に垂直信号線１８を配置すれば、電荷蓄積領域２ｆｄと垂直信号線１８との間のカップリング容量を低減し得る。
【０１１２】
また、下部電極６２ｂおよび上部電極６２ｕが単位画素セル６０Ａにおいて大きな領域を占めるので、下部電極６２ｂおよび／または上部電極６２ｕの少なくとも一方を遮光性の電極として形成することにより、下部電極６２ｂまたは上部電極６２ｕを遮光層として機能させ得る。例えば上部電極６２ｕを遮光層として機能させることにより、第２電極１５ｃ間に形成された間隙を通過した光を上部電極６２ｕによって遮ることが可能である。これにより、第２電極１５ｃ間に形成された間隙を通過した光が半導体基板２上のトランジスタ（例えば増幅トランジスタ３４）のチャネル領域に入射することを抑制し得る。例えば、上部電極６２ｕとして、厚さが１００ｎｍのＴａＮ電極を形成することにより、十分な遮光性を実現し得る。
【０１１３】
第３の実施形態によれば、半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制してトランジスタの特性のシフト（例えば閾値電圧の変動）を抑制し得る。半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制することにより、各画素のトランジスタの特性が安定化し、複数の画素間でのトランジスタの動作のバラつきを低減し得る。このように、半導体基板２上のトランジスタのチャネル領域への迷光の入射を抑制することは、撮像装置の信頼性の向上に貢献する。
【０１１４】
図１３に例示する構成では、上部電極６２ｕが空間的に分離されることにより、単位画素セル６０Ａの間で上部電極６２ｕが電気的に分離されている。つまり、この例では、互いに隣接する上部電極６２ｕの間には、わずかな間隙が存在する。しかしながら、ここでは、上部電極６２ｕの各々は、感度調整線３２を介して所定の電圧が供給されるように構成されている。そのため、互いに隣接する上部電極６２ｕ間の距離を、互いに隣接する第２電極１５ｃ間の距離と比較して十分に小さくし得る。したがって、第２電極１５ｃ間に形成された間隙を通過した光の大部分を上部電極６２ｕによって遮ることが可能である。なお、図１に例示する回路構成では、同一の行に属する単位画素セル（ここでは単位画素セル６０Ａ）中の上部電極６２ｕに共通の電圧が印加される。したがって、複数の列にわたって行方向に延びる複数の帯状の電極を上部電極６２ｕとして用いてもよい。もちろん、図１３に示すように上部電極６２ｕを単位画素セル６０Ａごとに空間的に分離し、上部電極６２ｕごとに独立した電圧を供給してもよい。
【０１１５】
この例では、上部電極６２ｕの開口ＡＰは、図面中において単位画素セル６０Ａの下方に形成されている。しかしながら、開口ＡＰの配置は、この例に限定されない。例えば、単位画素セル６０Ａの中央に開口ＡＰを配置し、接続部６６ｕおよび接続部６６ｂを取り囲むように上部電極６２ｕを形成してもよい。単位画素セル６０Ａの中央に開口ＡＰを配置し、上部電極６２ｕの形状を接続部６６ｕに関して対称性の高い形状とすると、単位画素セル６０Ａ内における容量の偏りを低減し得るので有益である。半導体基板２の法線方向から見たときにおける、上部電極６２ｕの形状は、図１３に示す形状に限定されない。例えば、上部電極６２ｕが複数の部分を含んでいてもよい。誘電体層６２ｄおよび下部電極６２ｂについても同様である。
【０１１６】
上述したように、この例では、上部電極６２ｕは、感度調整線３２との接続を有するので、感度調整線３２を介して一定の電圧を上部電極６２ｕに供給することにより、撮像装置の動作時における上部電極６２ｕの電位を一定とできる。したがって、接続部６６ｕおよび接続部６６ｂを取り囲むように上部電極６２ｕを形成し、一定の電圧を上部電極６２ｕに印加することにより、上部電極６２ｕをシールド電極として機能させ得る。上部電極６２ｕがシールド電極として機能することにより、電荷蓄積ノード４４へのノイズ混入を抑制し得る。
【０１１７】
以上に説明したように、第３の実施形態では、リセットドレインノード４６と感度調整線３２との間に接続される容量素子として、容量素子６２を、上部電極４１ｗと光電変換部１５の第２電極１５ｃとの間に配置している。図１２に例示するように、この容量素子６２は、単位画素セル６０Ａの層間絶縁層（例えば層間絶縁層４ｄ）内に配置される。したがって、いわゆるＭＩＭ構造を有する容量素子として容量素子６２を形成することが可能である。つまり、容量素子６２において比較的大きな容量値を得やすい。このような構成によっても、上述の第１および第２の実施形態と同様に、リセットに伴って生じるｋＴＣノイズを縮小することが可能である。また、容量素子６２が高容量であると、信号電荷の蓄積領域全体の容量を大きくできるので、高照度のもとでの撮影に有利である。
【０１１８】
（容量素子６２の形成方法）
以下、容量素子６２の形成するための製造工程の概略を説明する。
【０１１９】
ビアｖｃ、ｖｃ１およびｖｃ３の形成後、層間絶縁層４ｃ上に下部電極６２ｂ、接続部６６ｂおよび接続部６４ｂを形成する。下部電極６２ｂ、接続部６６ｂおよび接続部６４ｂを形成するための材料として、ここでは、ＴａＮを用いる。層間絶縁層４ｃ上への下部電極６２ｂ、接続部６６ｂおよび接続部６４ｂの形成には、一般的な半導体プロセスで導入されているフォトリソグラフィを適用できる。その後、誘電体層６２ｄの材料を堆積することによって誘電体膜を形成し、誘電体膜のパターニングを実行する。
【０１２０】
誘電体膜の形成には、例えば原子層堆積法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＡＬＤ））を適用できる。ＡＬＤによれば、互いに異なる原子を数原子ずつ積層することが可能である。ここでは、誘電体膜として、Ｈｆの酸化物の膜を形成する。Ｈｆの酸化物の膜の形成においては、テトラキスエチルメチルアミドハフニウムをプリカーサとして用い、プリカーサの導入後にプラズマ放電を行う。酸素雰囲気においてプラズマ放電を行うことにより、Ｈｆの酸化が促される。上述の工程を繰り返すことにより、ＨｆＯ2を一層ずつ積層する。例えば、ガス状のプリカーサの導入とプラズマ放電とを２５０回繰り返すことにより、２２ｎｍの厚さを有する膜を形成する。
【０１２１】
誘電体膜のパターニングには、一般的な半導体プロセスで導入されているフォトリソグラフィを適用できる。誘電体膜のパターニングにより、誘電体層６２ｄが形成される。誘電体層６２ｄは、連続した単一の膜であってもよいし、下部電極６２ｂ上の互いに異なる箇所に配置された複数の部分を含んでいてもよい。
【０１２２】
誘電体層６２ｄの形成後、下部電極６２ｂと同様にして上部電極６２ｕおよび接続部６６ｕを形成する。その後、層間絶縁層４ｄおよびビアｖｄを形成し、層間絶縁層４ｄ上に光電変換部１５を形成することにより、図１２に示すデバイス構造が得られる。
【０１２３】
ＴｉＮ、ＴａＮ、ＷＮなどの金属窒化物を用いて、光電変換部１５の第２電極１５ｃを形成してもよい。金属窒化物は、緻密性に優れ、高温下においても不純物元素の移動および／または混入が起こりにくい性質を有している。そのため、誘電体層６２ｄの上方に位置する上部電極６２ｕを金属窒化物（ここではＴａＮ）を用いて形成し、かつ、第２電極１５ｃを金属窒化物を用いて形成することにより、不純物に起因するキャリアの誘電体層６２ｄへの混入を抑制し得る。誘電体層６２ｄへの不純物の混入を抑制することにより、容量素子６２における上部電極６２ｕと下部電極６２ｂとの間のリーク電流を低減し得る。
【０１２４】
また、金属窒化物は、スパッタリングにおいてマイグレーションを生じにくいので、平坦な表面を形成しやすい。金属窒化物を用いて光電変換部１５の第２電極１５ｃを形成すると、平坦な界面を介した接合を実現し得る。第２電極１５ｃの表面の凹凸を抑制することにより、第２電極１５ｃと光電変換膜１５ｂとの間の円滑な電荷輸送を実現し得る。また、界面欠陥に起因する準位の発生を抑制して、暗電流を抑制し得る。このように、容量素子６２の上部電極６２ｕおよび光電変換部１５の第２電極１５ｃの両方を金属窒化物から形成すると、リーク電流および暗電流低減の観点から有益である。さらに、金属窒化物を用いて容量素子６２の下部電極６２ｂを形成すれば、上部電極６２ｕの平坦性をより向上させ得るので有益である。また、誘電体層６２ｄの酸化を抑制し得るので有益である。
【０１２５】
ここでは、図４に示す構成に容量素子６２を付加した構成を例示した。言うまでもないが、図６に示す構成および図１１に示すような構成に上述の容量素子６２を付加した構成も可能である。例えば、図１３に示すフィードバック線２５の代わりに垂直信号線１８を配置した構成ももちろん可能である。
【０１２６】
（第３の実施形態の第１の変形例）
図１４は、第３の実施形態に係る撮像装置における単位画素セルのデバイス構造の他の一例を模式的に示す。図１５は、図１４に示す単位画素セル６０Ｂを半導体基板２の法線方向から見たときの、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す。図１４は、図１５に示すＡ−Ａ’線断面図に対応する図である。図１４および図１５に示す単位画素セル６０Ｂと、図１２および図１３を参照して説明した単位画素セル６０Ａとの間の主な相違点は、上部電極６２ｕおよび下部電極６２ｂが、それぞれ、リセットドレインノード４６および感度調整線３２に接続されている点である。
【０１２７】
図１４に示すように、この例では、接続部６４ｂ、ビアｖｃ２、配線層６ｂ、ビアｖｂ２、配線層６ａおよびビアｖａ２を介して、上部電極６２ｕが、配線層６ｓの一部である配線６ｗに接続されている。この配線６ｗは、リセットドレインノード４６との接続を有する。すなわち、上部電極６２ｕは、リセットドレインノード４６との接続を有する。一方、下部電極６２ｂは、ビアｖｃ３、配線層６ｂ、ビアｖｂ３、配線層６ａおよびビアｖａ３を介して、配線６ｚに接続されている。すなわち、下部電極６２ｂは、感度調整線３２との接続を有する。つまり、容量素子６２は、この例においても、リセットドレインノード４６と感度調整線３２との間に接続されている。したがって、容量素子６２は、上述の第２容量素子４２と同様に機能する。また、この例では、下部電極６２ｂが感度調整線３２との接続を有するので、感度調整線３２を介して下部電極６２ｂの電位を制御可能である。下部電極６２ｂの電位を制御することにより、電荷蓄積ノード４４の電位を制御して、撮像装置の感度を調整し得る。撮像装置の動作時に感度調整線３２を介して一定の電圧を下部電極６２ｂに供給すれば、下部電極６２ｂをシールド電極として機能させ得る。
【０１２８】
図１４に示すように、この例では、電荷蓄積領域２ｆｄ（第１のリセットトランジスタ３６のソースまたはドレイン）と、増幅トランジスタ３４のゲート電極３４ｅとを接続する上部電極４１ｘは、第２容量素子４２の上部電極４２ｅの上まで延びていない。換言すれば、上部電極４１ｘは、半導体基板２の法線方向から見たとき、上部電極４２ｅと重なりを有していない。したがって、単位画素セル６０Ｂは、層間絶縁層４ｓ内に、互いに対向する２つのポリシリコン層と、それらに挟まれた絶縁膜とから構成された第１容量素子４１を有しない。
【０１２９】
ここで、光電変換部１５および容量素子６２に注目すると、光電変換部１５の第２電極１５ｃと、容量素子６２の上部電極６２ｕとは、層間絶縁層４ｄを介して対向している。上述したように、この例では、上部電極６２ｕがリセットドレインノード４６との接続を有する。すなわち、第２電極１５ｃ、上部電極６２ｕおよび層間絶縁層４ｄによって形成される容量素子４１Ｂは、電荷蓄積ノード４４とリセットドレインノード４６の間に接続された容量素子とみなすことができる。例えば図２に示す回路構成からわかるように、この容量素子４１Ｂは、上述の第１容量素子４１と同様に機能する。
【０１３０】
このように、第１容量素子４１に代えて、光電変換部１５の第２電極１５ｃと、容量素子６２の上部電極６２ｕとの間に形成された容量を低容量の容量素子として利用してもよい。このような構成においても、容量素子６２によって十分に大きな容量値を得られていれば、いわゆるＭＩＳキャパシタとして形成された第２容量素子４２を省略可能である。
【０１３１】
なお、例えば図１２に示す上部電極４１ｗのように、上部電極４１ｘを第２容量素子４２の上部電極４２ｅの上まで延ばしてもよい。ただし、ノイズの縮小および変換ゲインの低下の抑制の観点からは、上部電極４１ｘが第２容量素子４２の上部電極４２ｅとの重なりを有しない方が有利である。
【０１３２】
単位画素セル６０Ｂの製造方法は、上部電極４１ｘを形成するためのレジストマスクのパターン、および、配線層６ｓを形成するためのレジストマスクのパターンが異なる点以外は、単位画素セル６０Ａの製造方法とほぼ同様であり得る。したがって、単位画素セル６０Ｂの製造方法の説明を省略する。
【０１３３】
（第３の実施形態の第２の変形例）
図１６は、第３の実施形態に係る撮像装置における単位画素セルのデバイス構造のさらに他の一例を模式的に示す。図１７は、図１６に示す単位画素セル６０Ｃを半導体基板２の法線方向から見たときの、上部電極６２ｕ、誘電体層６２ｄおよび下部電極６２ｂの配置の一例を示す。図１６は、図１７に示すＡ−Ａ’線断面図に対応する図である。図１６および図１７に示す単位画素セル６０Ｃと、図１２および図１３を参照して説明した単位画素セル６０Ａとの間の主な相違点は、第１容量素子４１に代えて、下部電極６２ｂを一方の電極として有する低容量の容量素子４１Ｃを層間絶縁層内に形成している点である。
【０１３４】
図１６に例示する単位画素セル６０Ｃでは、図１２を参照して説明した単位画素セル６０Ａと同様に、下部電極６２ｂおよび上部電極６２ｕは、それぞれ、リセットドレインノード４６および感度調整線３２に接続されている。単位画素セル６０Ｃは、図１４を参照して説明した単位画素セル６０Ｂと同様に、層間絶縁層４ｓ内に第１容量素子４１を有しない。
【０１３５】
図１６に例示する構成において、層間絶縁層４ｂ内に形成された配線層６ｂは、ビアｖｃとビアｖｂとの間に配置された電極６ｂｘを含んでいる。図１６および図１７に模式的に示すように、この電極６ｂｘは、半導体基板２の法線方向から見たときに、下部電極６２ｂと重なる部分を有している。すなわち、電極６ｂｘの少なくとも一部は、層間絶縁層４ｃの少なくとも一部を介して下部電極６２ｂの少なくとも一部と対向している。これにより、容量素子６２と、層間絶縁層（ここでは層間絶縁層４ｃ）内に配置された配線層（ここでは電極６ｂｘ）との間で容量素子４１Ｃが形成される。層間絶縁層４ｃのうち、下部電極６２ｂおよび電極６ｂｘに挟まれた部分は、容量素子４１Ｃにおける誘電体層として機能する。下部電極６２ｂがリセットドレインノード４６との接続を有し、電極６ｂｘが第２電極１５ｃとの接続を有するので、容量素子４１Ｃは、上述の第１容量素子４１と同様に機能する。
【０１３６】
このように、容量素子６２と、層間絶縁層内に配置された配線層との間に容量素子を形成してもよい。このような構成によれば、低容量（例えば０．５ｆＦ程度）の容量素子を比較的容易に単位画素セル内に配置し得る。この例では、配線層６ｂの一部（ここでは電極６ｂｘ）を低容量の容量素子における一方の電極として用いているが、低容量の容量素子における一方の電極は、配線層６ａまたは６ｓなど、他の配線層の一部であってもよい。図１６および図１７を参照して説明した構成においても、容量素子６２によって十分に大きな容量値を得られていれば、いわゆるＭＩＳキャパシタとして形成された第２容量素子４２を省略可能である。
【０１３７】
単位画素セル６０Ｃの製造方法は、上部電極４１ｘを形成するためのレジストマスクのパターン、および、電極６ｂｘを形成するためのレジストマスクのパターンが異なる点以外は、単位画素セル６０Ａの製造方法とほぼ同様であり得る。したがって、単位画素セル６０Ｃの製造方法の説明を省略する。
【産業上の利用可能性】
【０１３８】
本開示の実施形態によれば、ｋＴＣノイズの影響を低減し得る。本開示の実施形態は、デジタルカメラなどに有用である。
【符号の説明】
【０１３９】
２    半導体基板
２ｓ    素子分離領域
２ｄ    不純物領域
２ｆｄ    電荷蓄積領域
２ｗ    ウェル
４ａ、４ｂ、４ｃ、４ｄ、４ｓ    層間絶縁層
６ｂｘ    電極
６ｍ、６ｗ、６ｚ    配線
６、６ｓ、６ａ、６ｂ    配線層
８    定電流源
１０、５０    単位画素セル
１５    光電変換部
１５ａ  第１電極
１５ｂ  光電変換膜
１５ｃ  第２電極（画素電極）
１５ｈ  受光面
１６    垂直走査回路
１7    蓄積制御線
１８    垂直信号線
１９    負荷回路
２０    カラム信号処理回路
２１    水平信号読み出し回路
２２    電源配線
２３    水平共通信号線
２４    反転増幅器
２５    フィードバック線
２６    リセット信号線
２８    フィードバック制御線
３０    アドレス信号線
３２    感度調整線
３４    増幅トランジスタ
３６    第１のリセットトランジスタ
３８    第２のリセットトランジスタ
３４ｅ    ゲート電極
３４ｇ    ゲート絶縁膜
３４ｃ    チャネル領域
４０    アドレストランジスタ
４１、４１Ｂ、４１Ｃ    容量素子（第１容量素子）
４１ｇ    誘電体層
４１ｗ、４１ｘ    上部電極
４２、６２    容量素子（第２容量素子）
４２ｃ    電極領域（第４電極）
４２ｅ、６２ｕ    上部電極（第３電極）
４２ｇ、６２ｄ    誘電体層（第１誘電体層）
４３    容量素子（第３容量素子）
４３ｅ    上部電極（第５電極）
４３ｇ    誘電体層（第２誘電体層）
４４    電荷蓄積ノード
４６    リセットドレインノード
５０    単位画素セル
５１    第１スイッチ
５２    第２スイッチ
５４    電圧切り替え回路
６０Ａ〜６０Ｃ    単位画素セル
６２ｂ    下部電極（第４電極）
６４、６６ｂ、６６ｕ    接続部
ＡＰ    開口
ＦＣ、ＦＣ２    フィードバック回路
ＳＣ、ＳＣ２    信号検出回路
１００、２００    撮像装置
ｓｐ１、ｓｐ２    ポリシリコンプラグ
ｓ１    ポリシリコン層
ｃｐ１、ｃｐ３、ｃｐａ、ｃｐｂ    コンタクトプラグ
ｖａ、ｖｂ、ｖｃ    ビア
ｖａ１〜ｖａ３、ｖｂ１〜ｖｂ３、ｖｃ１〜ｖｃ３    ビア
ｓｈ１〜ｓｈ４    シールド電極
Ｖａ１    第１の電圧
Ｖａ２    第２の電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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