(57)【要約】      （修正有）【課題】複数のトランジスタセルを並列に配置した高周波増幅器に用いられ、キャパシタ間にアイソレーション抵抗が設けられた、信号の位相ずれが小さい抵抗付キャパシタ基板及び高周波半導体装置を提供する。【解決手段】抵抗付キャパシタ基板５０Ａ、Ｂは、基板５１と、基板の一方の面に一列に配置され、抵抗体５３ａ、５３ｂ、５３ｃで一列に連結された膜状の複数の表面電極ａ、ｂ、ｃ、ｄと、表面電極が配置された面の裏面に配置され、少なくとも表面電極の裏領域を占める膜状の裏面電極５６と、基板の表面電極が配置された面に配置され、複数の表面電極のうちの端に位置する表面電極と抵抗体５５で接続された膜状の導体から構成される連結パターンｅと、を備える。連結パターンが配置された領域の裏領域は、少なくとも一部が、裏面電極の配置されていない非電極領域となっている。【選択図】図６
2016158009.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の一方の面に一列に配置され、抵抗体で一列に連結された膜状の複数の表面電極と、
前記表面電極が配置された面の裏面に配置され、少なくとも前記表面電極の裏領域を占める膜状の裏面電極と、
前記基板の前記表面電極が配置された面に配置され、前記複数の表面電極のうちの端に位置する表面電極と抵抗体で接続された膜状の導体から構成される連結パターンと、を備え、
前記連結パターンが配置された領域の裏領域は、少なくとも一部が、前記裏面電極の配置されていない非電極領域となっている、
抵抗付キャパシタ基板。
【請求項２】
前記連結パターンは、前記表面電極の配置面のうち、前記複数の表面電極が配置された領域の電極配列方向外側にある外側領域に配置されており、
前記連結パターンが配置された前記外側領域の裏領域は、少なくとも一部が、前記裏面電極の配置されていない非電極領域となっている、
請求項１に記載の抵抗付キャパシタ基板。
【請求項３】
前記裏面電極は、一定の厚みを有しており、
前記連結パターンが配置された前記外側領域の裏領域には、厚みを有する薄膜状の支持パターンが配置されている、
請求項２に記載の抵抗付キャパシタ基板。
【請求項４】
前記支持パターンは、前記裏面電極と略同じ厚みの膜状の導体である、
請求項３に記載のキャパシタ基板。
【請求項５】
前記支持パターンは、前記連結パターンが配置された前記外側領域の裏領域うち、前記連結パターンの裏領域以外の領域に配置されている、
請求項３又は４に記載の抵抗付キャパシタ基板。
【請求項６】
前記支持パターンの形状は、ドット形状である、
請求項３乃至５のいずれか１項に記載の抵抗付キャパシタ基板。
【請求項７】
前記基板の形状は四角形であり、
前記支持パターンは、前記基板に複数配置されており、前記基板の前記電極配列方向側の端辺に沿って一列に配置されている、
請求項６に記載の抵抗付キャパシタ基板。
【請求項８】
高周波信号を分配する分配線路と、
前記分配線路に直接的あるいは間接的に接続され、前記分配線路で分配された前記高周波信号を増幅する複数のトランジスタセルと、
前記トランジスタに直接的あるいは間接的に接続され、前記トランジスタで増幅された複数の前記高周波信号を合成する合成線路と、
前記分配線路と前記複数のトランジスタセルとの間、及び、前記合成線路と前記複数のトランジスタセルとの間、の少なくとも一方の間に配置される複数の抵抗付キャパシタ基板と、を備え、
前記複数の抵抗付キャパシタ基板は、それぞれ、
基板と、
前記基板の一方の面に一列に配置され、抵抗体で一列に連結された膜状の複数の表面電極と、
前記表面電極が配置された面の裏面に配置され、少なくとも前記表面電極の裏領域を占める膜状の裏面電極と、
前記基板の前記表面電極が配置された面に配置され、前記複数の表面電極のうちの端に位置する表面電極と抵抗体で連結された膜状の導体から構成される連結パターンと、を備え、
前記連結パターンが配置された領域の裏領域は、少なくとも一部が、前記裏面電極の配置されていない非電極領域となっており、
前記複数の抵抗付キャパシタ基板は、前記連結パターンに接続された接続導体により連結されている、
高周波半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、キャパシタ基板および高周波半導体装置に関する。
【背景技術】
【０００２】
複数のトランジスタセルを並列に配置した高周波増幅器（以下、「高周波半導体装置」という。）が知られている。高周波半導体装置は、信号増幅用の複数のトランジスタセルを備え、外部から入力された高周波信号を複数に分配して複数のトランジスタセルに並列に入力する。そして、高周波半導体装置は、複数のトランジスタセルから出力された複数の高周波信号を１つに合成することで高周波を増幅する。一般的に、高周波半導体装置は、複数のキャパシタが一列に配置されたキャパシタ基板を備える。分配された高周波信号は、キャパシタ基板を介してトランジスタに入力される。
【０００３】
トランジスタセル間のアンバランスによるループ発振が生じることがある。ループ発振抑制のため、キャパシタ間に抵抗（アイソレーション抵抗）が設けられることがある（以下、キャパシタ間に抵抗が設けられたキャパシタ基板を抵抗付キャパシタ基板という。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２５４４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
異なる基板上に形成された複数の抵抗付キャパシタが一列に配置されたキャパシタの中で端の抵抗付キャパシタをワイヤーで接続して使用することがある。この場合、抵抗付キャパシタ基板には、ワイヤー接続用のパターンが設けられる。このパターンはキャパシタと結合し寄生容量を生み、キャパシタ間に容量差を生じさせる。キャパシタの容量差は信号に位相ずれを生じさせる。信号の位相ずれは合成効率を低下させる。
【０００６】
本発明が解決しようとする課題は、信号の位相ずれが小さい抵抗付キャパシタ基板、及び高い出力特性を有する高周波半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の並列キャパシタは、基板と、前記基板の一方の面に一列に配置され、抵抗体で一列に連結された膜状の複数の表面電極と、前記表面電極が配置された面の裏面に配置され、少なくとも前記表面電極の裏領域を占める膜状の裏面電極と、前記基板の前記表面電極が配置された面に配置され、前記複数の表面電極のうちの端に位置する表面電極と抵抗体で接続された膜状の導体から構成される連結パターンと、を備える。前記連結パターンが配置された領域の裏領域は、少なくとも一部が、前記裏面電極の配置されていない非電極領域となっている。
【０００８】
また、実施形態に係る高周波半導体装置は、高周波信号を分配する分配線路と、分配線路に直接的あるいは間接的に接続され、分配線路で分配された前記高周波信号を増幅する複数のトランジスタセルと、前記トランジスタに直接的あるいは間接的に接続され、前記トランジスタで増幅された複数の前記高周波信号を合成する合成線路と、前記分配線路と前記複数のトランジスタセルとの間、及び、前記合成線路と前記複数のトランジスタセルとの間、の少なくとも一方の間に配置される複数の抵抗付キャパシタ基板と、を備える。前記複数の抵抗付キャパシタ基板は、それぞれ、基板と、前記基板の一方の面に一列に配置され、抵抗体で一列に連結された膜状の複数の表面電極と、前記表面電極が配置された面の裏面に配置され、少なくとも前記表面電極の裏領域を占める膜状の裏面電極と、前記基板の前記表面電極が配置された面に配置され、前記複数の表面電極のうちの端に位置する表面電極と抵抗体で連結された膜状の導体から構成される連結パターンと、を備える。前記連結パターンが配置された領域の裏領域は、少なくとも一部が、前記裏面電極の配置されていない非電極領域となっている。前記複数の抵抗付キャパシタ基板は、前記連結パターンに接続された接続導体により連結されている。
【図面の簡単な説明】
【０００９】
【図１】実施形態の高周波半導体装置の斜視図である。
【図２】実施形態の高周波半導体装置の上面図である。
【図３】高周波半導体パッケージ内に配置された各回路を示す図である。
【図４】実施形態の抵抗付キャパシタ基板の上面図である。
【図５】実施形態の抵抗付キャパシタ基板の底面図である。
【図６】図５に示すＸ−Ｘ’線の断面図である。
【図７】（Ａ）は、支持パターンが配置されていない抵抗付キャパシタ基板の連結パターンに接続導体が接続される様子を示す図、（Ｂ）は、支持パターンが配置された抵抗付キャパシタ基板の連結パターンに接続導体が接続される様子を示す図である。
【図８】外側領域の両方に連結パターンを設けた抵抗付キャパシタ基板を示す図である。
【図９】基板の四隅に支持パターンを設けた抵抗付キャパシタ基板を示す図である。
【図１０】基板の端部中央に指示パターンを設けた抵抗付キャパシタ基板を示す図である。
【図１１】連結パターンの変形例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本実施形態について図面を参照しながら説明する。なお、図中、同一または同等の部分には同一の符号を付す。
【００１１】
本実施形態の抵抗付キャパシタ基板は、複数のキャパシタが抵抗体で一列に連結された並列キャパシタである。本実施形態の抵抗付キャパシタ基板は、信号増幅用の複数のトランジスタセルを備える高周波増幅器（以下、「高周波半導体装置」という。）に使用される。以下、複数の抵抗付キャパシタ基板を備える高周波半導体装置を例に、本実施形態の抵抗付キャパシタ基板を説明する。
【００１２】
図１は、本実施形態の高周波半導体装置１の斜視図である。また、図２は、本実施形態の高周波半導体装置１の上面図である。高周波半導体装置１は、半導体チップを格納可能な高周波半導体パッケージ１０を有している。高周波半導体パッケージ１０の中には、信号増幅用の複数の半導体チップ３０が配置されている。半導体チップ３０の入力側には分配整合回路２０が配置されており、半導体チップ３０の出力側には合成整合回路４０が配置されている。高周波半導体パッケージ１０は、リード線Ｌ１およびＬ２に接続されている。高周波信号はリード線Ｌ１を介して高周波半導体パッケージ１０に入力される。半導体チップ３０で増幅された高周波信号は、リード線Ｌ２を介して、高周波半導体パッケージ１０から出力される。
【００１３】
図３は、高周波半導体パッケージ１０の中に配置された各回路を示す図である。高周波半導体パッケージ１０内には、図３に示すように、分配整合回路２０と、２つの半導体チップ３０と、合成整合回路４０と、が配置されている。分配整合回路２０は、接続導体Ｗでリード線Ｌ１及び半導体チップ３０と接続されている。また、合成整合回路４０は、接続導体Ｗで半導体チップ３０及びリード線Ｌ２と接続されている。接続導体Ｗは、ワイヤー、リード線等の導体である。
【００１４】
最初に、分配整合回路２０について説明する。分配整合回路２０は、分配回路２１と、抵抗付キャパシタ基板５０Ａと、抵抗付キャパシタ基板５０Ｂと、を備える。
【００１５】
分配回路２１は、基板２１ａと、分配線路２１ｂと、から構成される。分配線路２１ｂは、基板２１ａ上に形成されたパターン（信号線路）である。分配線路２１ｂは、高周波信号を複数に分配できるように、トーナメント状に分岐している。分配線路２１ｂの根元（図３に示す（ａ））は接続導体Ｗでリード線Ｌ１と接続されており、末端（図３に示す（ｂ）〜（ｅ））は、それぞれ、接続導体Ｗで抵抗付キャパシタ基板５０Ａもしくは５０Ｂと接続されている。分配回路２１は、リード線Ｌ１から高周波信号が入力されると、入力された高周波信号を分配線路２１ｂで分配して抵抗付キャパシタ基板５０Ａおよび抵抗付キャパシタ基板５０Ｂに出力する。
【００１６】
抵抗付キャパシタ基板５０Ａ及び５０Ｂは、それぞれ、複数のキャパシタが一列に配置された並列キャパシタである。抵抗付キャパシタ基板は、分配回路２１から入力された高周波信号を半導体チップ３０に出力する。抵抗付キャパシタ基板５０Ａ及び５０Ｂの構成については後述する。
【００１７】
次に、半導体チップ３０について説明する。半導体チップ３０は、信号増幅機能を有する半導体チップである。半導体チップ３０は、複数のトランジスタセル３２を備えている。トランジスタ３２は、例えば、ＦＥＴ（Field effect transistor）である。半導体チップ３０は、それぞれ、複数の入力端子３１と、複数の出力端子３３と、を備える。入力端子３１及び出力端子３３は、抵抗付キャパシタ基板５０Ａもしくは５０Ｂに接続される。より具体的には、入力端子３１は、半導体チップ３０の入力側に配置された抵抗付キャパシタ基板が備える複数のキャパシタの１つに接続され、出力端子３３は、半導体チップ３０の出力側に配置された抵抗付キャパシタ基板が備える複数のキャパシタの１つに接続される。
【００１８】
入力端子３１および出力端子３３は、それぞれ、複数のトランジスタセル３２の１つに接続される。入力端子３１はトランジスタ３２のゲート端子に接続され、出力端子３３はトランジスタ３２のドレイン端子に接続される。また、トランジスタ３２のソース端子は、いずれも、接地される。トランジスタ３２がこのように接続されることにより、半導体チップ３０は、複数のソース接地増幅回路を構成する。入力端子３１に入力された高周波信号は、トランジスタ３２により増幅され、合成整合回路４０に出力される。
【００１９】
次に、合成整合回路４０について説明する。合成整合回路４０は、抵抗付キャパシタ基板５０Ａと、抵抗付キャパシタ基板５０Ｂと、合成回路４１と、を備える。
【００２０】
抵抗付キャパシタ基板５０Ａ及び５０Ｂは、それぞれ、複数のキャパシタが並列に配置された並列キャパシタである。この抵抗付キャパシタ基板の構成は、分配整合回路２０の抵抗付キャパシタ基板と同じ構成である。各キャパシタに入力された高周波信号は合成回路４１に出力される。抵抗付キャパシタ基板５０Ａ及び５０Ｂの構成については後述する。
【００２１】
合成回路４１は、基板４１ａと、トーナメント状の合成線路４１ｂと、から構成される。合成線路４１ｂは、基板４１ａ上に形成されたパターン（信号線路）である。合成線路４１ｂの根元（図３に示す（ｆ））は接続導体Ｗでリード線Ｌ２と接続されている。また、合成線路４１ｂの末端（（図３に示す（ｇ）〜（ｊ））以下、入力端部という。）は、それぞれ、接続導体Ｗによって、抵抗付キャパシタ基板５０Ａもしくは５０Ｂと接続されている。合成回路４１は、抵抗付キャパシタ基板５０Ａ及び５０Ｂから高周波信号が入力されると、入力された高周波信号を合成してリード線Ｌ２に出力する。
【００２２】
続いて、分配整合回路２０と合成整合回路４０とが備える抵抗付キャパシタ基板５０Ａ及び５０Ｂについて説明する。
【００２３】
図４〜図６は、抵抗付キャパシタ基板５０Ａ及び５０Ｂを示す図である。図４は、抵抗付キャパシタ基板５０Ａ及び５０Ｂの上面図であり、図５は、抵抗付キャパシタ基板５０Ａ及び５０Ｂの底面図である。また、図６は、図５に示すＸ−Ｘ’線の断面図である。図を見れば分かるように、抵抗付キャパシタ基板５０Ａと５０Ｂは左右対称となっている。以下、抵抗付キャパシタ基板５０Ａについて説明する。なお、左右対称となっている以外は、抵抗付キャパシタ基板５０Ａと５０Ｂの構成は同じであるので、抵抗付キャパシタ基板５０Ｂの説明は省略する。
【００２４】
抵抗付キャパシタ基板５０Ａは、複数のキャパシタを備える。キャパシタは、基板５１と、この基板５１を挟むように設けられた表面電極５２および裏面電極５６と、で構成される。本実施形態の抵抗付キャパシタ基板５０Ａの場合、キャパシタの数は４個である。なお、本実施形態ではキャパシタの数を４個としたが、これはあくまで一例である。キャパシタの数は４個より多くてもよいし、少なくてもよい。以下、抵抗付キャパシタ基板５０Ａの構成について説明する。
【００２５】
抵抗付キャパシタ基板５０Ａは、図４〜図６に示すように、基板５１と、複数の表面電極５２と、複数個の抵抗体５３と、連結パターン５４と、抵抗体５５と、裏面電極５６と、複数の支持パターン５７と、を備える。
【００２６】
基板５１は、長方形の板状の誘電体である。基板５１の厚さは、場所によらず一定である。この基板５１の一方の面には、複数の表面電極５２が、基板５１の長手方向に沿って一列に設けられている。基板５１の表面には４個の表面電極５２（５２ａ〜５２ｄ）が、互いに離間するように設けられている。また、基板５１の裏面には、裏面電極５６が１つ設けられている。なお、以下の説明では、理解を容易にするため、基板５１の表面電極５２が形成された面を「表面」、その反対面を「裏面」という。また、表面電極５２の配列方向（本実施形態の場合、基板５１の長手方向）のことを電極配列方向という。
【００２７】
表面電極５２は、薄膜状（薄板状）の導体である。例えば、表面電極５２は、四角形でTiW/Au、TiW/Pt/Au、Ti/Pt/Au、NiCr/Pt/Auから構成される。本実施形態の場合、表面電極間の距離、すなわち、表面電極５２の配列方向側の端辺と隣の表面電極５２の対抗する端辺との距離は、全て等しくなっている。表面電極５２は、抵抗体５３によって一列に接続されている。
【００２８】
表面電極５２は、サブトラクティブ法等の手法により基板上に形成される。例えば、表面電極５２は、全面に膜状の導体（例えば、銅箔）が一様に形成された基板から、不要部分を取り除くことにより形成される。より具体的には、全面に膜状導体が形成された基板５１に対し、表面電極５２となる部分を防蝕膜でマスキングする。そして、金属腐食性のある薬品（例えば、塩化第二鉄溶液）でマスキングされていない部分をエッチング（腐食）することにより表面電極５２を形成する。
【００２９】
なお、表面電極５２を形成する方法は、アディティブ法であってもよい。アディティブ法は、基板に後から導体を付け加える方法である。例えば、基板５１の電極を形成しない部分にレジストを形成し、レジストのない部分に電解または無電解めっきを施すことで表面電極５２を形成する。なお、アディティブ法は、フルアディティブ法であってもよいし、パートリーアディティブ法であってもよい。また、アディティブ法は、セミアディティブ法であってもよい。
【００３０】
抵抗体５３は、表面電極５２から出力される高周波信号の高周波発振を抑制するアイソレーション抵抗である。抵抗体５３は、例えば、タンタルナイトライド、またはニクロム等から構成される。
【００３１】
抵抗体５３は、表面電極５２と表面電極５２との間に設けられる。より具体的には、抵抗体５３ａは、表面電極５２ａと表面電極５２ｂとの間に設けられ、抵抗体５３ｂは表面電極５２ｂと表面電極５２ｃとの間に設けられる。また、抵抗体５３ｃは、表面電極５２ｃと表面電極５２ｄとの間に設けられる。これら抵抗体５３は、電極の間を埋めるように設けられる。すなわち、表面電極５２の高周波信号が流れる方向に平行な方向（電極配列方向と垂直な方向）の長さをＬとすれば、抵抗体５３の長さはＬである。抵抗体５３の抵抗値は、表面電極５２から出力される高周波信号の高周波発振を抑制するように調整される。例えば、抵抗体５３ａ〜ｃは、全て同じ抵抗値となるよう調整される。
【００３２】
連結パターン５４は、抵抗付キャパシタ基板５０Ａ及び５０Ｂを連結するためのパターンである。連結パターン５４は、薄膜状（薄板状）の導体である。連結パターン５４は、表面電極５２と同様に、サブトラクティブ法あるいはアディティブ法等により形成される。
【００３３】
連結パターン５４は、抵抗付キャパシタ基板５０Ａの外側領域に設けられる。外側領域とは、表面電極５２の電極配列方向外側の領域のことである。より具体的には、外側領域とは、複数の表面電極５２のうちの右端にある表面電極（すなわち、表面電極５２ａ）の右端辺より右側の領域（図４に示すＡｒの領域）、および、複数の表面電極５２のうちの左端にある表面電極（すなわち、表面電極５２ｄ）の左端辺より左側の領域（図４に示すＡｌの領域）のことである。抵抗付キャパシタ基板５０Ａであれば、連結パターン５４は外側領域Ａｒに設けられ、抵抗付キャパシタ基板５０Ｂであれば、連結パターン５４は外側領域Ａｌに設けられる。
【００３４】
連結パターン５４は、抵抗体５５により、複数の表面電極５２のうちの端にある表面電極５２と接続される。抵抗付キャパシタ基板５０Ａであれば、連結パターン５４は、右端の表面電極５２ａと接続され、抵抗付キャパシタ基板５０Ｂであれば、連結パターン５４は、左端の表面電極５２ｄと接続される。抵抗付キャパシタ基板５０Ａと５０Ｂの連結パターン５４は、接続導体Ｗによって接続される。この接続により、抵抗付キャパシタ基板５０Ａ及び５０Ｂは、１つの並列キャパシタとして機能する。
【００３５】
抵抗体５５は、連結パターン５４と表面電極５２との間に設けられる抵抗である。抵抗体５３は、例えば、タンタルナイトライド、又はニクロム等から構成される。抵抗体５５の抵抗値は、表面電極５２から出力される高周波信号の高周波発振を抑制するように調整される。例えば、抵抗付キャパシタ基板５０Ａの表面電極５２ａと抵抗付キャパシタ基板５０Ｂの表面電極５２ｄとの間の合成抵抗値が、他の電極間の抵抗値（すなわち、抵抗体５３の抵抗値）と等しくなるよう調整される。
【００３６】
裏面電極５６は、基板５１の裏面に設けられた、薄膜状（薄板状）の導体である。例えば、表面電極５２は、１枚の四角形の銅箔から構成される。裏面電極５６は、表面電極５２と同様に、サブトラクティブ法あるいはアディティブ法等により形成される。
【００３７】
裏面電極５６は、少なくとも、基板５１の裏面のうち、表面電極５２ａ〜５２ｄの裏領域（図５及び図６に示す（ａ）〜（ｄ））全てを占有するように設けられる。裏面電極５６の端辺と基板５１の端辺との間は、空白領域となっている。空白領域を設けることにより、基板５１の端辺から加わる力により、裏面電極５６に亀裂が生じることを防ぐ。なお、空白領域とは、電極およびパターンが配置されていない領域のことである。
【００３８】
裏面電極５６は、連結パターン５４の裏領域（図５及び図６に示す（ｅ））を回避するよう設けられる。すなわち、連結パターン５４の裏領域は、裏面電極５６が配置されていない非電極領域となっている。本実施形態の場合、裏面電極５６は、外側領域Ａｒの裏領域を回避するよう配置される。より具体的には、裏面電極５６は、裏面電極５６の電極配列方向側端辺が、裏領域（ａ）もしくは（ｄ）の電極配列方向の外側端辺と一致するよう配置されている。
【００３９】
支持パターン５７は、基板５１の裏面に設けられた、薄膜状（薄板状）の導体である。例えば、支持パターン５７は、ドット状の銅箔から構成される。支持パターン５７は、裏面電極５６と同じ方法で基板５１上に形成される。すなわち、支持パターン５７は、サブトラクティブ法あるいはアディティブ法等により形成される。支持パターン５７は、裏面電極５６と同じ方法で形成されるので、支持パターン５７の厚みと裏面電極５６の厚みは略同じ厚みである。支持パターン５７と裏面電極５６の厚みの差は、例えば、１００μｍ以下である。
【００４０】
支持パターン５７は、連結パターン５４が配置された外側領域の裏領域に設けられる。このとき、支持パターン５７は、連結パターン５４の裏領域を回避するよう設けられる。すなわち、連結パターン５４の裏領域は、電極およびパターンが配置されていない空白領域となっている。また、外側領域の裏領域は、支持パターン５７が配置された領域以外は空白領域となっている。抵抗付キャパシタ基板５０Ａは、複数の支持パターン５７を備える。支持パターン５７は、裏面電極５６には接続されておらず、いずれも裏面電極５６から独立している。支持パターン５７は、基板５１の電極配列方向側端辺に沿って一列に設けられている。
【００４１】
図７は、不図示のロボットがロボットアーム２を使って、連結パターン５４に接続導体Ｗを接続する様子を示した図である。より具体的には、ロボットアーム２が連結パターン５４に接続導体Ｗを半田付けする様子を示した図である。抵抗付キャパシタ基板５０Ａに支持パターン５７が配置されていない場合、図７（Ａ）に示すように、ロボットアーム２が連結パターン５４に接続導体Ｗを接続する時に、ロボットアーム２の押圧力で基板５１が撓む。この場合、基板５１に無理な力が加わるので、抵抗付キャパシタ基板５０Ａに不具合が生じる。具体的には、基板５１が割れたり、基板５１の耐久性が低下したり、抵抗体５５が基板５１から剥離したり、抵抗体５５の抵抗値に変化が起きたりする。これらの不具合は、製品の歩留まりを低下させる。
【００４２】
一方、抵抗付キャパシタ基板５０Ａに支持パターン５７が配置されている場合、ロボットアーム２から基板５１に力が加わっても、図７（Ｂ）に示すように、基板５１が支持パターン５７により支持されるので、基板５１が大きく撓むことがない。このため、抵抗付キャパシタ基板５０Ａにあまり不具合は発生しない。この効果は、人の手で連結パターン５４に接続導体Ｗを接続する時も同様である。
【００４３】
次に、このような構成を有する高周波半導体装置１の動作を説明する。
【００４４】
高周波半導体装置１が外部から受信した高周波信号は、リード線Ｌ１を介して、高周波半導体パッケージ１０に入力される。高周波半導体パッケージ１０に入力された高周波信号は、まず、分配回路２１に入力される。分配回路２１は、高周波信号が入力されると、入力された高周波信号を分配線路２１ｂで分配して、抵抗付キャパシタ基板５０Ａおよび５０Ｂに出力する。
【００４５】
分配線路２１ｂから出力された高周波信号は、接続導体Ｗを介して、抵抗付キャパシタ基板５０Ａおよび５０Ｂが備える複数の表面電極５２に入力される。複数の表面電極５２は、抵抗体５３で一列に接続されている。また、抵抗付キャパシタ基板５０Ａと５０Ｂは、連結パターン５４、抵抗体５５等で接続されている。このため、入力された高周波信号間に位相差があっても、抵抗体５３及び抵抗体５５が閉ループの負荷となるので、発振しない。
【００４６】
抵抗付キャパシタ基板５０Ａおよび５０Ｂから出力された高周波信号は、接続導体Ｗおよび入力端子３１を介して、トランジスタ３２のゲート端子に入力される。そして、トランジスタ３２は、入力された高周波信号を増幅し、ドレイン端子３３から出力する。トランジスタ３２から出力された高周波信号は、出力端子３３および接続導体Ｗを介して抵抗付キャパシタ基板５０Ａおよび５０Ｂに出力される。
【００４７】
複数の表面電極５２は、抵抗体５３、抵抗体５５等で一列に接続されている。このため、入力された高周波信号間に位相差があったとしても、発振しない。
【００４８】
合成回路４１は、高周波信号が入力されると、入力された高周波信号を合成線路４１ｂで合成して、リード線Ｌ２に出力する。高周波半導体装置１はリード線Ｌ２に出力された高周波信号を外部の装置に送信する。
【００４９】
本実施形態によれば、抵抗付キャパシタ基板の寄生容量が小さいので、抵抗付キャパシタ基板の出力信号間の位相ずれは小さい。このため、高周波半導体装置１は高い出力特性を維持できる。
【００５０】
複数の抵抗付キャパシタ基板（５０Ａ及び５０Ｂ）を接続導体Ｗで連結して使用する場合、抵抗付キャパシタ基板を連結するための連結パターン５４を基板５１の表面に設ける必要がある。この連結パターン５４は、裏面電極５６との間で容量を発生し、連結パターン５４が接続された端のキャパシタの容量を増加させる。例えば抵抗付キャパシタ基板５０Ａであれば、表面電極５２ａを構成要素とするキャパシタの容量を増加させる。しかしながら、本実施形態の抵抗付キャパシタ基板は、連結パターン５４の裏領域が裏面電極５６の配置されていない非電極領域となっている。そのため、連結パターン５４と裏面電極５６との結合は小さいので、端のキャパシタの容量はあまり増加しない。その結果、抵抗付キャパシタ基板の出力信号間の位相差は小さくなる。
【００５１】
また、抵抗付キャパシタ基板には支持パターン５７が配置されているので、連結パターン５４に接続導体Ｗを接続する際に、基板５１が大きく撓むことがない。このため、抵抗付キャパシタ基板５０Ａに割れは発生しない。
【００５２】
また、支持パターン５７が連結パターン５４の裏領域にないので、連結パターン５４と支持パターン５７の容量はほとんどない。そのため、抵抗付キャパシタ基板の端のキャパシタの寄生容量はあまり発生しないので、抵抗付キャパシタ基板の出力信号間の位相差は小さくなる。
【００５３】
また、支持パターン５７はドット状であり、その面積は小さい。そのため、生じる容量は極めて小さい。その結果、抵抗付キャパシタ基板に支持パターン５７を設けたとしても、各セルに対するキャパシタ間で容量差はほとんど発生しない。
【００５４】
なお、上述の実施形態は、一例を示したものであり、種々の変更及び応用が可能である。
【００５５】
例えば、上述実施形態では、トランジスタ３２はＦＥＴであるものとして説明したが、トランジスタ３２はＦＥＴに限定されない。例えば、トランジスタ３２は、バイポーラトランジスタであってもよい。そして、半導体チップ３０は、トランジスタ３２により、エミッタ接地増幅回路を構成してもよい。このとき、入力端子３１はトランジスタ３２のベース端子に接続され、出力端子３３はトランジスタ３２のコレクタ端子に接続される。そして、トランジスタ３２のエミッタ端子は、いずれも、接地される。
【００５６】
また、上述の実施形態では、異なる基板上に形成された複数の抵抗付キャパシタが一列に配置されたキャパシタの中で端の抵抗付キャパシタはそれぞれの基板端の連結パターン５４同士で接続されていたが、一方の連結パターン５４を介さず表面電極５２の１つに直接的に接続されていてもよい。この場合、抵抗付キャパシタ基板５０Ａおよび５０Ｂ間の抵抗値は、１／２となる。
【００５７】
また、上述の実施形態では、高周波半導体装置１が備える抵抗付キャパシタ基板は、５０Ａと５０Ｂの２つであるものとして説明したが、高周波半導体装置１が備える抵抗付キャパシタ基板は２つより多くてもよい。この場合、抵抗付キャパシタ基板は、図８に示す抵抗付キャパシタ基板５０Ｃのように、外側領域の両方（図８に示す（ａ）と（ｂ））に連結パターン５４が設けられていてもよい。そして、抵抗付キャパシタ基板５０Ｃは、両端に他の抵抗付キャパシタ基板が連結されていてもよい。連結される抵抗付キャパシタ基板は、抵抗付キャパシタ基板５０Ａと同じものであってもよいし、抵抗付キャパシタ基板５０Ｂと同じものであってもよい。もちろん。抵抗付キャパシタ基板５０Ｃと同じものであってもよい。
【００５８】
また、上述の実施形態では連結パターン５４の裏領域は裏面電極５６が配置されていない非電極領域であるものとして説明したが、必ずしも連結パターン５４の裏領域の全てが非電極領域である必要はない。連結パターン５４の裏領域の一部が非電極領域であればよい。
【００５９】
また、上述の実施形態では連結パターン５４の裏領域は電極もパターンも配置されていない空白領域であるものとして説明したが、必ずしも、連結パターン５４の裏領域の全てが空白領域である必要はない。連結パターン５４の裏領域の一部が空白領域であればよい。
【００６０】
また、上述の実施形態では、支持パターン５７は、基板５１の電極配列方向側端辺に沿って一列に設けられるものとして説明したが、支持パターン５７は、図９に示すように、基板５１の４隅にのみ設けられていてもよい。また、支持パターン５７は、図１０に示すように、基板５１の電極配列方向側端部中央に１つのみ設けられていてもよい。支持パターン５７の数を少なくすることにより、連結パターン５４と支持パターン５７との結合容量を小さくできる。
【００６１】
また、上述の実施形態では、支持パターン５７は連結パターン５４の裏領域を回避して配置されるものとして説明したが、支持パターン５７は連結パターン５４の裏領域に配置されていてもよい。例えば、連結パターン５４の接続導体Ｗが接続される箇所の直下に１つ支持パターン５７が配置されていてもよい。接続導体Ｗを接続するときの基板５１の撓みを効率的に抑制できる。
【００６２】
また、上述の実施形態では、連結パターン５４は外部領域１つに１つのみ配置されていたが、連結パターン５４は外部領域１つに複数設けられていてもよい。例えば、図１１（Ａ）に示す抵抗付キャパシタ基板５０Ｄのように、外部領域１つに２つの連結パターン（５４ａと５４ｂ）を設け、それら連結パターンを抵抗体５５ａと５５ｂで表面電極５２に直列に接続してもよい。この場合、接続導体Ｗを、図１１（Ａ）に示すように、連結パターン５４ａに接続してもよいし、図１１（Ｂ）に示すように、連結パターン５４ｂに接続してもよい。抵抗付キャパシタ基板間の抵抗値の調整が容易になる。
【００６３】
また、上述の実施形態では、分配整合回路２０と合成整合回路４０の両方に抵抗付キャパシタ基板が配置されるものとして説明したが、分配整合回路２０と合成整合回路４０のいずれか一方にのみ抵抗付キャパシタ基板が配置されていてもよい。
【００６４】
また、上述の実施形態では、抵抗体５３の長さは、表面電極５２の電極配列方向と垂直な方向の長さＬと同じであるものとして説明したが、抵抗体５３の長さはＬより短くてもよい。
【００６５】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
１…高周波半導体装置
２…ロボットアーム
１０…高周波半導体パッケージ
２０…分配整合回路
２１…分配回路
２１ａ…基板
２１ｂ…分配線路
３０…半導体チップ
３１…入力端子
３２…トランジスタ
３３…出力端子
４０…合成整合回路
４１…合成回路
４１ａ…基板
４１ｂ…合成線路
５０Ａ、５０Ｂ、５０Ｃ、５０Ｄ…抵抗付キャパシタ基板
５１…基板
５２、５２ａ、５２ｂ、５２ｃ、５２ｄ…表面電極
５３、５３ａ、５３ｂ、５３ｃ、５５、５５ａ、５５ｂ…抵抗体
５４、５４ａ、５４ｂ…連結パターン
５６…裏面電極
５７…支持パターン
Ｌ１、Ｌ２…リード線
Ｗ…接続導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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