(57)【要約】【課題】多値のデータの書き込みと読み出しを行うことのできる記憶装置を提供する。【解決手段】第１乃至第４のトランジスタと、第１及び第２の容量素子と、第１及び第２の保持ノードと、ビット線と、第１及び第２の電源線を有する記憶装置である。第１の保持ノードは、第２のトランジスタを介して、Ｍビットのデータが与えられ（Ｍは１以上の自然数）、第２の保持ノードは、第４のトランジスタを介して、Ｎビットのデータが与えられる（Ｎは１以上の自然数）。第１のトランジスタのゲートは、第１の保持ノードに接続され、第１のトランジスタは、ビット線と第１の電源線の導通状態を制御する機能を有する。第３のトランジスタのゲートは、第２の保持ノードに接続され、第３のトランジスタは、ビット線と第２の電源線の導通を制御する機能を有する。第２乃至第４のトランジスタは、チャネル形成領域に酸化物半導体を有することが好ましい。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１乃至第４のトランジスタと、
第１及び第２の容量素子と、
第１及び第２の保持ノードと、
ビット線と、
第１の電源線と、
第２の電源線と、
第１及び第２のワード線と、を有し、
前記第１の保持ノードは、前記第２のトランジスタを介して、Ｍビットのデータが与えられ（Ｍは１以上の自然数）、
前記第２の保持ノードは、前記第４のトランジスタを介して、Ｎビットのデータが与えられ（Ｎは１以上の自然数）、
前記第１のトランジスタのゲートは、前記第１の保持ノードに電気的に接続され、
前記第１のトランジスタは、前記ビット線と前記第１の電源線の導通状態を制御する機能を有し、
前記第１の容量素子の第１の端子は、前記第１の保持ノードに電気的に接続され、
前記第１の容量素子の第２の端子は、前記第１のワード線に電気的に接続され、
前記第３のトランジスタのゲートは、前記第２の保持ノードに電気的に接続され、
前記第３のトランジスタは、前記ビット線と前記第２の電源線の導通を制御する機能を有し、
前記第２の容量素子の第１の端子は、前記第２の保持ノードに電気的に接続され、
前記第２の容量素子の第２の端子は、前記第２のワード線に電気的に接続され、
前記第２乃至前記第４のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする記憶装置。
【請求項２】
請求項１において、前記第２のトランジスタは、前記第１のトランジスタの上層に設けられ、前記第３及び前記第４のトランジスタは、前記第２のトランジスタの上層に設けられ、前記第３及び前記第４のトランジスタは、同じ階層に設けられることを特徴とする記憶装置。
【請求項３】
請求項１において、前記第２乃至前記第４のトランジスタは、前記第１のトランジスタの上層に設けられ、前記第２乃至前記第４のトランジスタは、同じ階層に設けられることを特徴とする記憶装置。
【請求項４】
請求項１において、前記第２のトランジスタは、前記第１のトランジスタの上層に設けられ、前記第３のトランジスタは、前記第２のトランジスタの上層に設けられ、前記第４のトランジスタは、前記第３のトランジスタの上層に設けられることを特徴とする記憶装置。
【請求項５】
請求項１乃至４の何れか一項に記載の記憶装置と、
マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００３】
シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタ）と、を組み合わせてデータの保持を可能にした記憶装置が注目されている（特許文献１、特許文献２参照）。
【０００４】
近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する記憶装置が求められている。そうした中で、前述した特許文献１及び特許文献２に記載の記憶装置では、多値のデータを記憶し、該データを読み出す構成について開示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２５６４００号公報
【特許文献２】特開２０１４−１９９７０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、特許文献１及び特許文献２に記載の記憶装置では、１つの保持ノードに、多値データの書き込みを行っているが、多値データのビット数が増えると、それぞれのデータに対応する電位と電位の差が小さくなり、データを読み出す際の電位の判定が難しくなり、誤った値を読み出す可能性がある。
【０００７】
本発明の一態様は、多値のデータの書き込みと読み出しを行うことのできる記憶装置を提供すること、または、多値のデータの書き込みと読み出しを行うことのできる記憶装置の駆動方法を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
【０００８】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【０００９】
本発明の一態様は、第１乃至第４のトランジスタと、第１及び第２の容量素子と、第１及び第２の保持ノードと、ビット線と、第１の電源線と、第２の電源線と、第１及び第２のワード線と、を有する記憶装置である。前記第１の保持ノードは、前記第２のトランジスタを介して、Ｍビットのデータが与えられる（Ｍは１以上の自然数）。前記第２の保持ノードは、前記第４のトランジスタを介して、Ｎビットのデータが与えられる（Ｎは１以上の自然数）。前記第１のトランジスタのゲートは、前記第１の保持ノードに電気的に接続される。前記第１のトランジスタは、前記ビット線と前記第１の電源線の導通状態を制御する機能を有する。前記第１の容量素子の第１の端子は、前記第１の保持ノードに電気的に接続される。前記第１の容量素子の第２の端子は、前記第１のワード線に電気的に接続される。前記第３のトランジスタのゲートは、前記第２の保持ノードに電気的に接続される。前記第３のトランジスタは、前記ビット線と前記第２の電源線の導通を制御する機能を有する。前記第２の容量素子の第１の端子は、前記第２の保持ノードに電気的に接続される。前記第２の容量素子の第２の端子は、前記第２のワード線に電気的に接続される。前記第２乃至前記第４のトランジスタは、チャネル形成領域に酸化物半導体を有する。
【００１０】
上記態様において、前記第２のトランジスタは、前記第１のトランジスタの上層に設けられる。前記第３及び前記第４のトランジスタは、前記第２のトランジスタの上層に設けられる。前記第３及び前記第４のトランジスタは、同じ階層に設けられる。
【００１１】
上記態様において、前記第２乃至前記第４のトランジスタは、前記第１のトランジスタの上層に設けられ、前記第２乃至前記第４のトランジスタは、同じ階層に設けられる。
【００１２】
上記態様において、前記第２のトランジスタは、前記第１のトランジスタの上層に設けられる。前記第３のトランジスタは、前記第２のトランジスタの上層に設けられる。前記第４のトランジスタは、前記第３のトランジスタの上層に設けられる。
【００１３】
本発明の一態様は、上記態様に記載の記憶装置と、マイクロフォン、スピーカ、表示部、および操作キーのうちの少なくとも１つと、を有する電子機器である。
【００１４】
なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【００１５】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【００１６】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００１７】
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース及びドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース及びドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【００１８】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００１９】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【００２０】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００２１】
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【００２２】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【００２３】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【００２４】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【００２５】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【００２６】
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
【００２７】
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００２８】
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
【００２９】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
【００３０】
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
【００３１】
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
【００３２】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【００３３】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３４】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【００３５】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００３６】
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００３７】
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）よりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ以下である、とは、トランジスタのオフ電流が１０−２１Ａ以下となるＶｇｓの値が存在することを言う場合がある。
【００３８】
また、トランジスタのオフ電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等に要求される信頼性において用いられるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。
【００３９】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、及び発光素子を有する装置である発光装置は、様々な形態を用いること、又は様々な素子を有することが出来る。表示素子、表示装置、発光素子又は発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳを用いた表示素子、ＤＭＤ、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、又は電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。
【００４０】
また、本明細書は、以下の実施の形態および実施例を適宜組み合わせることが可能である。また、１つの実施の形態や実施例の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【発明の効果】
【００４１】
本発明の一態様により、多値のデータの書き込みと読み出しを行うことのできる記憶装置を提供すること、または、多値のデータの書き込みと読み出しを行うことのできる記憶装置の駆動方法を提供することが可能になる。また、本発明の一態様により、新規な半導体装置を提供することが可能になる。
【００４２】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００４３】
【図１】メモリセルの構成例を示す回路図。
【図２】メモリセルの動作例を示すタイミングチャート。
【図３】メモリセルの動作例を示すタイミングチャート。
【図４】メモリセルの構成例を示す回路図。
【図５】メモリセルの構成例を示す回路図。
【図６】メモリセルの構成例を示す回路図。
【図７】メモリセルの構成例を示す回路図。
【図８】記憶装置の構成例を示す回路ブロック図。
【図９】行選択ドライバの構成例を示す回路ブロック図。
【図１０】列選択ドライバの構成例を示す回路ブロック図。
【図１１】Ａ／Ｄコンバータの構成例を示す回路ブロック図。
【図１２】トランジスタの構成例を示す上面図及び断面図。
【図１３】トランジスタの構成例を示す断面図及びエネルギーバンド図。
【図１４】トランジスタの作製方法を示す断面図。
【図１５】トランジスタの作製方法を示す断面図。
【図１６】トランジスタの構成例を示す上面図及び断面図。
【図１７】トランジスタの構成例を示す上面図及び断面図。
【図１８】トランジスタの構成例を示す断面図。
【図１９】トランジスタの構成例を示す断面図。
【図２０】トランジスタの構成例を示す断面図。
【図２１】トランジスタの構成例を示す上面図及び断面図。
【図２２】メモリセルの構成例を示す断面図。
【図２３】メモリセルの構成例を示す断面図。
【図２４】メモリセルの構成例を示す断面図。
【図２５】トランジスタの構成例を示す断面図。
【図２６】ＣＰＵの構成例を示すブロック図。
【図２７】電子器機器の一例を示す斜視図。
【図２８】ＲＦタグの使用例を示す斜視図。
【図２９】メモリセルの構成例を示す回路図。
【図３０】メモリセルの構成例を示す回路図。
【発明を実施するための形態】
【００４４】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００４５】
なお、本明細書中において、高電源電位をＨレベル（又は電位ＶＤＤ）、低電源電位をＬレベル（又は電位ＧＮＤ）と呼ぶ場合がある。
【００４６】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置が有する、メモリセルの回路構成およびその動作について、図１乃至図７及び図２９を参照して説明する。
【００４７】
〈〈メモリセルの構成例〉〉
図１は、本発明の一態様であるメモリセル１０の回路図である。
【００４８】
図１に示すメモリセル１０は、トランジスタＭ１と、トランジスタＯＳ１と、トランジスタＯＳ２と、トランジスタＯＳ３と、容量素子Ｃ１と、容量素子Ｃ２と、ノードＦＮ１と、ノードＦＮ２と、を有している。また、メモリセル１０は、ワード線ＷＬＣ１と、ワード線ＷＬＣ２と、ワード線ＷＬＯＳ１と、ワード線ＷＬＯＳ２と、ビット線ＢＬと、電源線ＳＬ１と、電源線ＳＬ２と、に電気的に接続されている。
【００４９】
トランジスタＭ１のゲートは、ノードＦＮ１に電気的に接続されている。トランジスタＭ１は、ノードＦＮ１の電位に従って、ビット線ＢＬと電源線ＳＬ１との導通状態を制御する機能を有する。
【００５０】
トランジスタＯＳ１は、ビット線ＢＬとノードＦＮ１との導通状態を制御する機能を有する。
【００５１】
容量素子Ｃ１の第１の端子は、ノードＦＮ１に電気的に接続されている。容量素子Ｃ１の第２の端子は、ワード線ＷＬＣ１に電気的に接続されている。
【００５２】
トランジスタＯＳ２のゲートは、ノードＦＮ２に電気的に接続されている。トランジスタＯＳ２は、ノードＦＮ２の電位に従って、ビット線ＢＬと電源線ＳＬ２との導通状態を制御する機能を有する。
【００５３】
トランジスタＯＳ３は、ビット線ＢＬとノードＦＮ２との導通状態を制御する機能を有する。
【００５４】
容量素子Ｃ２の第１の端子は、ノードＦＮ２に電気的に接続されている。容量素子Ｃ２の第２の端子は、ワード線ＷＬＣ２に電気的に接続されている。
【００５５】
ノードＦＮ１は、２値又は多値のデータを保持する機能を有する。すなわち、ノードＦＮ１は、Ｍビット（２Ｍ値、Ｍは１以上の自然数）を保持する機能を有する。
【００５６】
また、Ｍビットのデータは、ビット線ＢＬから、トランジスタＯＳ１を介して、ノードＦＮ１に与えられる。例えば、４ビットのデータが与えられた場合、ノードＦＮ１は１６値（＝２４値）のデータを保持する機能を有する。
【００５７】
同様に、ノードＦＮ２は、２値又は多値のデータを保持する機能を有する。すなわち、ノードＦＮ２は、Ｎビット（２Ｎ値、Ｎは１以上の自然数）を保持する機能を有する。
【００５８】
また、Ｎビットのデータは、ビット線ＢＬから、トランジスタＯＳ３を介して、ノードＦＮ２に与えられる。例えば、４ビットのデータが与えられた場合、ノードＦＮ２は１６値（＝２４値）のデータを保持する機能を有する。
【００５９】
電源線ＳＬ１、ＳＬ２は、Ｈレベルまたは、Ｌレベルの電位が与えられる。
【００６０】
なお、本明細書において、ノードＦＮ１またはノードＦＮ２の電位が、ビット線ＢＬの電位に応じた電位となることを、メモリセルにデータを書き込む、という。また、ビット線ＢＬの電位が、ノードＦＮ１またはノードＦＮ２の電位に応じた電位となることを、メモリセルからのデータを読み出す、という。
【００６１】
ワード線ＷＬＯＳ１、ＷＬＯＳ２には、書き込み信号が与えられる。
【００６２】
書き込み信号とはビット線ＢＬの電位をノードＦＮ１またはＦＮ２に与えるために、トランジスタＯＳ２またはトランジスタＯＳ３を導通状態とする信号である。
【００６３】
ワード線ＷＬＣ１、ＷＬＣ２には、読み出し信号が与えられる。
【００６４】
読み出し信号は、メモリセルからデータを選択的に読み出すために、容量素子Ｃ１の第２の端子または容量素子Ｃ２の第２の端子に与えられる信号である。
【００６５】
以下、特に断りがない限り、トランジスタＭ１はｐチャネル型のトランジスタとして説明を行うものとする。また、トランジスタＯＳ１乃至ＯＳ３は、ｎチャネル型のトランジスタとして、説明を行うものとする。
【００６６】
トランジスタＯＳ１、ＯＳ３は、導通状態と非導通状態とを切り換えることで、データの書き込みを制御するスイッチとしての機能を有する。また、非導通状態を保持することで、書き込んだデータに基づく電位を保持する機能を有する。
【００６７】
なお、トランジスタＯＳ１、ＯＳ３は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を３Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０−２１Ａ以下であることをいう。このようにオフ電流が低いトランジスタとしては、半導体層に酸化物半導体を有するトランジスタが挙げられる。
【００６８】
〈〈タイミングチャート〉〉
次いで、メモリセル１０の動作の一例を図２及び図３のタイミングチャートを用いて説明する。
【００６９】
図２及び図３に示すタイミングチャートは、メモリセル１０のワード線ＷＬＯＳ１、ワード線ＷＬＯＳ２、電源線ＳＬ１、電源線ＳＬ２、ビット線ＢＬ、ノードＦＮ１、ノードＦＮ２、ワード線ＷＬＣ１、及び、ワード線ＷＬＣ２の電位変化を示している。図２はメモリセル１０にデータを書き込む際のタイミングチャートを表し、図３は図２でメモリセル１０に書き込まれたデータを読み出す際のタイミングチャートを表している。
【００７０】
〈書き込み動作〉
図２のタイミングチャートに沿って、メモリセル１０の書き込み動作について説明を行う。図２は期間ｐ０乃至ｐ３の４つの期間で構成され、期間ｐ０は初期期間、期間ｐ１はノードＦＮ１にデータを書き込む期間、期間ｐ２はノードＦＮ２にデータを書き込む期間、期間ｐ３は書き込まれたデータを保持する期間をそれぞれ表している。
【００７１】
まず、期間ｐ０において、全ての配線にはＬレベルの電位（電位ＶＬ）が与えられ、初期化されている。
【００７２】
次に、期間ｐ１において、ワード線ＷＬＯＳ１にＨレベルの電位（電位ＶＨ）が与えられ、ビット線ＢＬ及び電源線ＳＬ２に電位ＶＤ１が与えられる。電位ＶＤ１は、ノードＦＮ１に書き込まれる多値データを表す。なお、図２及び図３のタイミングチャートでハッチングパターンが施された部分は、ハッチングパターンが与えられた範囲の電位が与えられること、すなわち、多値のデータが与えられることを示している。例えば、ノードＦＮ１に４ビットのデータを書き込む場合は、電位ＶＤ１は２４＝１６値の電位をとり得ることができる。
【００７３】
ワード線ＷＬＯＳ１に与えられる電位ＶＨによって、トランジスタＯＳ１はオン状態になり、ノードＦＮ１に、電位ＶＤ１が書き込まれる。なお、電位ＶＨは、電位ＶＤ１にトランジスタＯＳ１の閾値電圧を加えた電位よりも高い電位であることが好ましい。例えば、電位ＶＤ１が３Ｖをとる場合、トランジスタＯＳ１の閾値電圧を１Ｖとすると、電位ＶＨは４Ｖ（３Ｖ＋１Ｖ）以上であることが好ましい。なぜなら、ビット線ＢＬからノードＦＮ１に３Ｖの電位を書き込む際に、ワード線ＷＬＯＳ１の電位が４Ｖ未満であると、ノードＦＮ１の電位が３Ｖに到達する前に、トランジスタＯＳ１のゲートとソース間の電位差（ＶＧＳ）が閾値電圧以下になり、トランジスタＯＳ１がオフ状態になり、ノードＦＮ１に３Ｖの電位を書き込むことができないためである。
【００７４】
期間ｐ１において、ビット線ＢＬと電源線ＳＬ２の間に電流が流れることを防ぐために、電源線ＳＬ２に電位ＶＤ１を与えることが好ましい。
【００７５】
次に期間ｐ２において、ワード線ＷＬＯＳ１に電位ＶＬを与え、ワード線ＷＬＯＳ２、ＷＬＣ１に電位ＶＨを与え、ビット線ＢＬ２及び電源線ＳＬ２に電位ＶＤ２を与える。電位ＶＤ２はノードＦＮ２に書き込まれる多値データを表す。
【００７６】
期間ｐ２において、トランジスタＯＳ１はオフ状態になり、ノードＦＮ１に書き込まれた電荷は保持される。また、トランジスタＯＳ３はオン状態になり、ノードＦＮ２に、電位ＶＤ２が書き込まれる。なお、電位ＶＨは、電位ＶＤ２にトランジスタＯＳ２の閾値電圧を加えた電位よりも高い電位であることが好ましい。
【００７７】
期間ｐ２において、ビット線ＢＬと電源線ＳＬ２の間に電流が流れることを防ぐために、電源線ＳＬ２に電位ＶＤ２を与えることが好ましい。また、ビット線ＢＬと電源線ＳＬ１の間に電流が流れることを防ぐために、ワード線ＷＬＣ１に電位ＶＨを与えることが好ましい。ワード線ＷＬＣ１に電位ＶＨを与えることで、容量結合により、ノードＦＮ１の電位は電位ＶＤ１´に増加する。電位ＶＤ１´が、電位ＶＤ２以上の電位をとれば、トランジスタＭ１はオフ状態を維持し、ビット線ＢＬと電源線ＳＬ１の間に電流が流れることを防ぐことが可能になる。
【００７８】
次に期間ｐ３において、ワード線ＷＬＯＳ２、電源線ＳＬ２及びビット線ＢＬに、電位ＶＬを与える。その結果、トランジスタＯＳ３はオフ状態になり、ノードＦＮ２に書き込まれた電荷は保持される。なお、電源線ＳＬ２及びビット線ＢＬは、ワード線ＷＬＯＳ２に電位ＶＬを与えた後に、電位ＶＬを与えることが好ましい。こうすることで、ノードＦＮ２の意図しない電荷の流出入を防ぐことが可能になる。
【００７９】
以上の動作により、メモリセル１０は、ノードＦＮ１、ＦＮ２に多値のデータを書き込むことが可能になる。
【００８０】
〈読み出し動作〉
次に、図３のタイミングチャートに沿って、メモリセル１０に書き込まれたデータの読み出し動作について説明を行う。
【００８１】
図３は期間ｐ３乃至ｐ７の４つの期間で構成され、期間ｐ３は、図２の期間ｐ３からのデータを引き続き保持する期間、期間ｐ４はノードＦＮ１のデータを読み出す期間、期間ｐ５はノードＦＮ２のデータを読み出す準備期間、期間ｐ６はノードＦＮ２のデータを読み出す期間、期間ｐ７はデータを保持する期間をそれぞれ表している。
【００８２】
まず、期間ｐ３から期間ｐ４へ移行する直前に、ビット線ＢＬ及び電源線ＳＬ２に電位ＶＰＲＥを与えてプリチャージを行う。その後、ビット線ＢＬ及び電源線ＳＬ２を電気的に浮遊状態にする。すなわち、ビット線ＢＬ及び電源線ＳＬ２は、電荷の充電又は放電により、電位が変動する状態となる。この状態はビット線ＢＬに電位を与えるスイッチ及び電源線ＳＬ２に電位を与えるスイッチをオフ状態にすることで実現する。
【００８３】
次に、期間ｐ３において、ワード線ＷＬＣ１に電位ＶＬを与える。その結果、ノードＦＮ１の電位は、容量結合により、電位ＶＤ１に低下し、トランジスタＭ１はオン状態になる。
【００８４】
トランジスタＭ１がオン状態になれば、ビット線ＢＬと電源線ＳＬ１の間は導通状態になり、電流が流れ、ビット線ＢＬは電荷を放電し、ビット線ＢＬの電位は低下する。放電によりビット線ＢＬの電位が低下すると、トランジスタＭ１のＶＧＳの絶対値は低下する。トランジスタＭ１のＶＧＳが、閾値電圧と等しくなった時点で、放電が完了し、ビット線ＢＬの電位は一定の電位ＶＲ１に収束する。この電位ＶＲ１は、概ね電位ＶＤ１から、トランジスタＭ１の閾値電圧をひいた値として得られる。つまり電位ＶＲ１は、ノードＦＮ１の電位の高低を反映した形で得ることができる。この電位の違いをデータの判定に用いることで、ノードＦＮ１に書き込まれた多値のデータを読み出すことが可能になる。
【００８５】
なお、図３では、期間ｐ４において、ノードＦＮ２に書き込まれた電位ＶＤ２により、トランジスタＯＳ２がオン状態になり、電源線ＳＬ２がビット線ＢＬと同電位になる例が示されている。
【００８６】
次に、期間ｐ５において、ワード線ＷＬＣ１に電位ＶＨを与え、ノードＦＮ１の電位を電位ＶＤ１´に増加させる。これにより、ビット線ＢＬと電源線ＳＬ１との間に電位差が生じても、トランジスタＭ１がオフ状態を維持するため、ビット線ＢＬと電源線ＳＬ１との間に電流は流れない。
【００８７】
また、期間ｐ５において、ビット線ＢＬ及び電源線ＳＬ２に電位ＶＬを与え、ビット線ＢＬを電気的に浮遊状態にする。
【００８８】
次に、期間ｐ６において、ワード線ＷＬＣ２に電位ＶＨを与え、ノードＦＮ２の電位を電位ＶＤ２´に増加させる。また、電源線ＳＬ２に電位ＶＰＲＥを与える。その結果、トランジスタＯＳ２はオン状態になり、電源線ＳＬ２とビット線ＢＬとの間に電流が流れ、ビット線ＢＬは電荷を充電し、ビット線ＢＬの電位は増加する。充電によりビット線ＢＬの電位が増加すると、トランジスタＯＳ２のＶＧＳは低下する。トランジスタＯＳ２のＶＧＳが、閾値電圧と等しくなった時点で、充電が完了し、ビット線ＢＬの電位は一定の電位ＶＲ２に収束する。この電位ＶＲ２は、概ね電位ＶＤ２´から、トランジスタＯＳ２の閾値電圧をひいた値として得られる。つまり電位ＶＲ２は、ノードＦＮ２の電位の高低を反映した形で得ることができる。この電位の違いをデータの判定に用いることで、ノードＦＮ２に書き込まれた多値のデータを読み出すことが可能になる。
【００８９】
期間ｐ７において、ワード線ＷＬＣ２に電位ＶＬを与え、ノードＦＮ２の電位を電位ＶＤ２に下げる。その後、ビット線ＢＬ及び電源線ＳＬ２に電位ＶＬを与え、メモリセル１０の状態を、期間ｐ３の初期状態に戻す。
【００９０】
以上の動作により、メモリセル１０は、ノードＦＮ１、ＦＮ２に書き込まれた多値のデータを読み出すことが可能になる。
【００９１】
なお、図３では、電気的に浮遊状態にしたビット線を充放電させ、トランジスタＭ１またはトランジスタＯＳ２のＶＧＳを閾値電圧に等しくさせることで、データの読み出しを行ったが、本実施の形態はこれに限定されない。例えば、ワード線ＷＬＣ１又はワード線ＷＬＣ２に段階的に電位を与え、トランジスタＭ１又はトランジスタＯＳ２に流れる電流値を検出することで、データの読み出しを行っても良い。
【００９２】
また、ノードＦＮ１へのデータの書き込みは、電源線ＳＬ１から、トランジスタＭ１、ビット線ＢＬ（電気的に浮遊状態）及びトランジスタＯＳ１を経由して、ノードＦＮ１に電荷を与え、トランジスタＯＳ１をオフ状態にすることで行っても良い。また、データの読み出しは、ビット線ＢＬにＬレベルの電位を与え、電源線ＳＬ１にＨレベルの電位を与えた後、電源線ＳＬ１を電気的に浮遊状態にし、トランジスタＭ１がオフ状態になるときの、電源線ＳＬ１の電位を読み出すことで行っても良い。上記の方法で読み出されたデータは、トランジスタＭ１の閾値電圧に影響されない。すなわち、トランジスタＭ１の閾値電圧のばらつきの影響を受けずに、データの書き込みと読み出しを行うことが可能になる。
【００９３】
また、ビット線ＢＬで読み出されたデータは、外部に設けた補正回路でデータを補正し、ビット線ＢＬを介して、補正したデータをノードＦＮ１、ＦＮ２に書き込んでも良い。
【００９４】
メモリセル１０は、２つの保持ノードを有するため、１つの保持ノードを有するメモリセルと比較して、よりビット数の大きなデータを記憶することが可能になる。例えば、ノードＦＮ１に４ビットのデータが書き込まれ、ノードＦＮ２に４ビットのデータが書き込まれた場合は、メモリセル１０は、合計で８ビット（２８＝２５６値）のデータを保持することが可能になる。すなわち、ノードＦＮ１にＭビットのデータが書き込まれ、ノードＦＮ２にＮビットのデータが書き込まれた場合は、メモリセル１０は合計で、Ｍ＋Ｎビット（２Ｍ＋Ｎ値）のデータを保持することが可能になる。
【００９５】
また、１つの保持ノードに多値データを書き込んだ場合、それぞれのデータに対応する電位と電位の差が小さくなり、誤ったデータを読み出す可能性があるが、メモリセル１０は、２つの保持ノードを有するため、それぞれのデータの電位差を大きくとることが可能になり、データの信頼性を高めることが可能になる。
【００９６】
〈〈メモリセルのその他の構成例〉〉
図１のメモリセル１０は、ビット線ＢＬをデータ書き込み用とデータ読み出し用に分割しても良い。その場合の回路図を図４（Ａ）、（Ｂ）に示す。
【００９７】
図４（Ａ）に示すメモリセル１０ａは、ビット線ＢＬ０及びビット線ＢＬ１を有している。ビット線ＢＬ０は、トランジスタＭ１を介して、電源線ＳＬ１に電気的に接続されている。また、ビット線ＢＬ１は、トランジスタＯＳ１を介して、ノードＦＮ１に電気的に接続されている。また、ビット線ＢＬ１は、トランジスタＯＳ３を介して、ノードＦＮ２に電気的に接続されている。
【００９８】
図４（Ａ）に示すメモリセル１０ａは、ビット線ＢＬ０、ビット線ＢＬ１及びビット線ＢＬ２を有している。ビット線ＢＬ０は、トランジスタＭ１を介して、電源線ＳＬ１に電気的に接続されている。また、ビット線ＢＬ１は、トランジスタＯＳ１を介して、ノードＦＮ１に電気的に接続されている。また、ビット線ＢＬ２は、トランジスタＯＳ３を介して、ノードＦＮ２に電気的に接続されている。
【００９９】
図１のメモリセル１０は、さらに多くの保持ノードを設けても良い。その場合の回路図を図５に示す。図５に示すメモリセル１０ｃは、ノードＦＮ１乃至ＦＮ（ｎ）で表されるｎ個の保持ノードを有する（ｎは３以上の自然数）。また、それに合わせて、メモリセル１０ｃは、電源線ＳＬ１乃至ＳＬ（ｎ）、ワード線ＷＬＣ１乃至ＷＬＣ（ｎ）、及び、ワード線ＷＬＯＳ１乃至ＷＬＯＳ（ｎ）を有する。
【０１００】
図１のメモリセル１０は、トランジスタＭ１をｎチャネル型トランジスタとしても良い。その場合の回路図を図６に示す。図６に示すメモリセル１０ｄは、トランジスタＭ１をｎチャネル型トランジスタとした場合の回路図を示している。
【０１０１】
図１のメモリセル１０は、トランジスタＯＳ１乃至ＯＳ３に第２のゲートを設けても良い。その場合の回路図を図７（Ａ）、（Ｂ）に示す。
【０１０２】
図７（Ａ）に示すメモリセル１０ｅは、トランジスタＯＳ１乃至ＯＳ３に第２のゲートを設けて、共通の電位ＶＢＧを与えた場合の回路図を示している。トランジスタＯＳ１乃至ＯＳ３は第２のゲートを設けることで、トランジスタの閾値を制御することが可能になる。
【０１０３】
また、メモリセル１０ｅは、図７（Ｂ）に示すメモリセル１０ｆのように、トランジスタＯＳ１、ＯＳ３の第２のゲートに電位ＶＢＧ１を与え、トランジスタＯＳ２の第２のゲートに電位ＶＢＧ２を与えても良い。
【０１０４】
図２９に示すメモリセル１０ｇは、トランジスタＯＳ１乃至ＯＳ３の第１のゲートと第２のゲートを電気的に接続した場合の回路図である。このようにすることで、トランジスタＯＳ１乃至ＯＳ３のオン電流を増大させることが可能になる。
【０１０５】
なお、トランジスタＯＳ１乃至ＯＳ３が有する第２のゲートは、第１のゲートと、半導体膜を間に介して、重なるように設けることが好ましい。
【０１０６】
図１のメモリセル１０は、トランジスタＭ１とビット線ＢＬの間に、トランジスタＭ２を設けてもよい。また、トランジスタＯＳ２とビット線ＢＬの間にトランジスタＯＳ４を設けても良い。その場合の回路図を図３０（Ａ）に示す。
【０１０７】
図３０（Ａ）に示すメモリセル１０ｈにおいて、トランジスタＭ２のゲートはワード線ＷＬＣ１に電気的に接続される。また、トランジスタＯＳ４のゲートはワード線ＷＬＣ２に電気的に接続される。また、トランジスタＭ２は、トランジスタＭ１と同じ導電型のトランジスタであることが好ましい（図３０（Ａ）はｐチャネル型トランジスタとして例示している）。また、トランジスタＯＳ４はｎチャネル型トランジスタが好ましい。また、トランジスタＯＳ４は、半導体層に酸化物半導体を有するトランジスタが好ましい。
【０１０８】
メモリセル１０ｈは、さらにワード線を追加して、トランジスタＭ２、ＯＳ４のゲートに接続しても良い。その場合の回路図を図３０（Ｂ）に示す。図３０（Ｂ）に示すメモリセル１０ｉにおいて、トランジスタＭ２のゲートはワード線ＷＬ１に電気的に接続される。また、トランジスタＯＳ４のゲートはワード線ＷＬ２に電気的に接続される。
【０１０９】
（実施の形態２）
本実施の形態では、実施の形態１で示したメモリセルを有する記憶装置の一例について図８乃至図１１を用いて説明する。
【０１１０】
〈記憶装置の構成例〉
図８は、実施の形態１で説明したメモリセル１０を有する、記憶装置の構成例を示すブロック図である。
【０１１１】
図８に示す記憶装置５００は、図１で説明したメモリセル１０が複数設けられたメモリセルアレイ５０１、行選択ドライバ５０２、列選択ドライバ５０３、およびＡ／Ｄコンバータ５０４を有する。なお記憶装置５００は、ｍ行（ｍは２以上の自然数）ｎ列（ｎは２以上の自然数）のマトリクス状に設けられたメモリセル１０を有する。また、図８では、（ｍ−１）行目のメモリセル１０に接続されたワード線として、ワード線ＷＬＯＳ１［ｍ−１］、ワード線ＷＬＣ１［ｍ−１］、ワード線ＷＬＯＳ２［ｍ−１］、ワード線ＷＬＣ２［ｍ−１］を示し、ｍ行目のメモリセル１０に接続されたワード線として、ワード線ＷＬＯＳ１［ｍ］、ワード線ＷＬＣ１［ｍ］、ワード線ＷＬＯＳ２［ｍ］、ワード線ＷＬＣ２［ｍ］を示し、（ｎ−１）列目のメモリセル１０に接続されたビット線ＢＬ［ｎ−１］、ｎ列目のメモリセル１０に接続されたビット線ＢＬ［ｎ］を示し、（ｎ−１）列目のメモリセル１０に接続された電源線ＳＬ２［ｎ−１］、ｎ列目のメモリセル１０に接続された電源線ＳＬ２［ｎ］を示し、（ｎ−１）列目のメモリセル１０およびｎ列目のメモリセル１０に接続された電源線ＳＬ１を示している。
【０１１２】
図８に示すメモリセルアレイ５０１は、図１で説明したメモリセル１０が、マトリクス状に設けられている。なおメモリセル１０が有する各構成の説明は、図１と同様であり、図１での説明を援用するものとして説明を省略する。
【０１１３】
なお図８に示すメモリセルアレイ５０１では、隣り合うメモリセルで、電源線ＳＬ１を共有化した構成としている。この構成を採用することにより、電源線ＳＬ１が占めていた分の面積の縮小が図られる。そのため、この構成を採用する記憶装置では、単位面積あたりの記憶容量の向上を図ることができる。
【０１１４】
行選択ドライバ５０２は、メモリセル１０の各行におけるトランジスタＯＳ１、ＯＳ３を選択的に導通状態とする機能、およびメモリセル１０の各行におけるノードＦＮ１、ＦＮ２の電位を選択的に変化させる機能、を備えた回路である。行選択ドライバ５０２を備えることで、記憶装置５００は、メモリセル１０へのデータの書き込みおよび読み出しを行毎に選択して行うことができる。
【０１１５】
列選択ドライバ５０３は、メモリセル１０の各列におけるノードＦＮ１、ＦＮ２に選択的にデータを書き込む機能、ビット線ＢＬ及び電源線ＳＬ２の電位を初期化する機能、ビット線ＢＬ及び電源線ＳＬ２を電気的に浮遊状態とする機能、を備えた回路である。具体的には、ビット線ＢＬ及び電源線ＳＬ２に、多値のデータに対応する電位及び電位ＶＬを、スイッチを介して与える回路である。列選択ドライバ５０３を備えることで、記憶装置５００は、メモリセル１０へのデータの書き込みおよび読み出しを列毎に選択して行うことができる。
【０１１６】
Ａ／Ｄコンバータ５０４は、アナログ値であるビット線ＢＬの電位を、デジタル値に変換して外部に出力する機能を備えた回路である。具体的には、フラッシュ型のＡ／Ｄコンバータを有する回路である。Ａ／Ｄコンバータ５０４を備えることで、記憶装置５００は、メモリセル１０より読み出されたデータに対応するビット線ＢＬの電位を外部に出力することができる。
【０１１７】
なおＡ／Ｄコンバータ５０４は、フラッシュ型のＡ／Ｄコンバータとして説明を行うが、逐次比較型、マルチスロープ型、デルタシグマ型のＡ／Ｄコンバータを用いてもよい。
【０１１８】
〈行選択ドライバの構成例〉
図９は、図８で説明した行選択ドライバ５０２の構成例を示すブロック図である。
【０１１９】
図９に示す行選択ドライバ５０２は、デコーダ５１７、および読み出し書き込み制御回路５１８を有する。読み出し書き込み制御回路５１８はワード線ＷＬＯＳ１、ＷＬＣ１、ＷＬＯＳ２、ＷＬＣ２に接続され、各行毎に設けられる。
【０１２０】
デコーダ５１７は、ワード線が設けられる行を選択するための信号を出力する機能を備えた回路である。具体的には、アドレス信号Ａｄｄｒｅｓｓが入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの行の読み出し書き込み制御回路５１８を選択する回路である。デコーダ５１７を備えることで、行選択ドライバ５０２は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。
【０１２１】
読み出し書き込み制御回路５１８は、デコーダ５１７で選択されたワード線を有する行の、書き込みワード信号を出力する機能および読み出しワード信号を選択的に出力する機能、を備えた回路である。具体的に読み出し書き込み制御回路５１８は、書き込み制御信号Ｗｒｉｔｅ＿ＣＯＮＴおよび読み出し制御信号Ｒｅａｄ＿ＣＯＮＴが入力され、該信号に従って書き込み信号又は読み出し信号を選択的に出力する回路である。読み出し書き込み制御回路５１８を備えることで、行選択ドライバ５０２は、デコーダ５１７で選択された行での、書き込み信号又は読み出し信号を選択して出力することができる。
【０１２２】
〈列選択ドライバの構成例〉
図１０は、図８で説明した列選択ドライバ５０３の構成例を示すブロック図である。
【０１２３】
図１０に示す列選択ドライバ５０３は、デコーダ５２１と、ラッチ回路５２２ａと、ラッチ回路５２２ｂと、Ｄ／Ａコンバータ５２３ａと、Ｄ／Ａコンバータ５２３ｂと、スイッチ回路５２４ａと、スイッチ回路５２４ｂと、トランジスタ５２６ａと、トランジスタ５２６ｂと、を有する。前述の各回路およびトランジスタは、列毎に設けられる。また各列のスイッチ回路５２４ａおよびトランジスタ５２６ａは、ビット線ＢＬに接続される。また各列のスイッチ回路５２４ｂおよびトランジスタ５２６ｂは、電源線ＳＬ２に接続される。
【０１２４】
デコーダ５２１は、列を選択し、入力されるデータを振り分けて出力する機能を有する。具体的には、アドレス信号ＡｄｄｒｅｓｓおよびデータＤａｔａがデコーダ５２１に入力され、該アドレス信号Ａｄｄｒｅｓｓに従っていずれかの列のラッチ回路５２２ａ、５２２ｂにデータＤａｔａを出力する回路である。デコーダ５２１を備えることで、列選択ドライバ５０３は、任意の列を選択して、データの書き込みを行うことができる。
【０１２５】
なおデコーダ５２１に入力されるデータＤａｔａは、ｋビットのデジタルデータである。ｋビットのデジタルデータは、ビット毎に’１’又は’０’の２値のデータで表される信号である。具体的には、２ビットのデジタルデータであれば、’００’、’０１’、’１０’、’１１’で表されるデータである。
【０１２６】
ラッチ回路５２２ａ、５２２ｂは、入力されるデータＤａｔａを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号Ｗ＿ＬＡＴが入力され、該ラッチ信号Ｗ＿ＬＡＴに従って記憶したデータＤａｔａをＤ／Ａコンバータ５２３ａ、５２３ｂに出力するフリップフロップ回路である。ラッチ回路５２２ａ、５２２ｂを備えることで、列選択ドライバ５０３は、任意のタイミングでデータの書き込みを行うことができる。
【０１２７】
Ｄ／Ａコンバータ５２３ａ、５２３ｂは、入力されるデジタル値のデータＤａｔａを、アナログ値のデータＶｄａｔａに変換する機能を備えた回路である。具体的にＤ／Ａコンバータ５２３ａ、５２３ｂは、データＤａｔａのビット数が４ビットであれば、複数の電位Ｖ０乃至Ｖ１５の１６段階の電位のいずれかに変換してスイッチ回路５２４ａ、５２４ｂに出力する回路である。Ｄ／Ａコンバータ５２３ａ、５２３ｂを備えることで、列選択ドライバ５０３は、メモリセル１０に書き込むデータを、多値のデータに対応する電位とすることができる。
【０１２８】
なおＤ／Ａコンバータ５２３ａ、５２３ｂから出力されるＶｄａｔａは、異なる電圧値で表されるデータである。２ビットのデータでいえば、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖの４値のデータとなり、いずれかの電圧値で表されるデータということができる。
【０１２９】
スイッチ回路５２４ａは、入力されるデータＶｄａｔａをビット線ＢＬに与える機能、およびビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。スイッチ回路５２４ａは、具体的には、アナログスイッチとインバータを備え、スイッチ制御信号Ｗｒｉｔｅ＿ＳＷによる制御により、データＶｄａｔａをビット線ＢＬに与え、その後アナログスイッチをオフ状態にすることで電気的に浮遊状態とする回路である。同様に、スイッチ回路５２４ｂは、入力されるデータＶｄａｔａを電源線ＳＬ２に与える機能、および電源線ＳＬ２を電気的に浮遊状態とする機能を備えた回路である。スイッチ回路５２４ａ、５２４ｂを備えることで、列選択ドライバ５０３は、データＶｄａｔａをビット線ＢＬ及び電源線ＳＬ２に与えた後、ビット線ＢＬ及び電源線ＳＬ２を電気的に浮遊状態に保持することができる。
【０１３０】
トランジスタ５２６ａは、初期化するための電位ＶＬをビット線ＢＬに与える機能、およびビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。具体的には、初期化制御信号Ｉｎｉｔ＿ＥＮによる制御で電位ＶＬをビット線ＢＬに与え、その後、ビット線ＢＬを電気的に浮遊状態とするスイッチである。同様に、トランジスタ５２６ｂは、初期化するための電位ＶＬをビット線ＢＬに与える機能、およびビット線ＢＬを電気的に浮遊状態とする機能を備えた回路である。トランジスタ５２６ａ、５２６ｂを備えることで、列選択ドライバ５０３は、電位ＶＬをビット線ＢＬ及び電源線ＳＬ２に与えた後、ビット線ＢＬ及び電源線ＳＬ２を電気的に浮遊状態に保持することができる。
【０１３１】
〈Ａ／Ｄコンバータの構成例〉
図１１は、図８で説明したＡ／Ｄコンバータ５０４の構成例を示すブロック図である。
【０１３２】
図１１に示すＡ／Ｄコンバータ５０４は、コンパレータ５３１、エンコーダ５３２、ラッチ回路５３３、およびバッファ５３４を有する。前述の各回路およびトランジスタは、列毎に設けられる。また各列のバッファ５３４は、データＤｏｕｔを出力する。
【０１３３】
コンパレータ５３１は、ビット線ＢＬの電位と、参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６との電位の高低を比較し、ビット線ＢＬの電位が多値のデータのいずれかに応じた電位であるかを判定する機能を備えた回路である。具体的には、複数のコンパレータ５３１を備え、それぞれのコンパレータ５３１にビット線ＢＬの電位と、異なる参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６とが与えられ、ビット線ＢＬの電位がいずれかの電位の間にあるかを判定する回路である。コンパレータ５３１を備えることで、Ａ／Ｄコンバータ５０４は、ビット線ＢＬの電位が、多値のデータのいずれかに対応する電位かを判定することができる。
【０１３４】
なお、一例として図１１で示す参照電圧Ｖｒｅｆ０乃至Ｖｒｅｆ６は、多値のデータが３ビット、すなわち８値のデータである場合に与えられる電位である。コンパレータ５３１及び参照電圧の数は、多値データのビット数に応じて増減させてもよい。
【０１３５】
エンコーダ５３２は、コンパレータ５３１から出力されるビット線ＢＬの電位を判定する信号をもとに、多ビットのデジタル信号を生成する機能を備えた回路である。具体的には、複数のコンパレータ５３１より出力されるＨレベル又はＬレベルの信号をもとに符号化を行い、デジタル信号を生成する回路である。エンコーダ５３２を備えることで、Ａ／Ｄコンバータ５０４は、メモリセル１１０から読み出されたデータをデジタル値のデータとすることができる。
【０１３６】
ラッチ回路５３３は、入力されるデジタル値のデータを一時的に記憶する機能を備えた回路である。具体的には、ラッチ信号ＬＡＴが入力され、該ラッチ信号ＬＡＴに従って記憶したデータをバッファ５３４に出力するフリップフロップ回路である。ラッチ回路５３３を備えることで、Ａ／Ｄコンバータ５０４は、任意のタイミングでデータの出力を行うことができる。なおラッチ回路５３３は、省略することができる。
【０１３７】
バッファ５３４は、ラッチ回路５３３より出力されたデータを増幅して出力信号Ｄｏｕｔとして出力する機能を備えた回路である。具体的には、インバータ回路を偶数段備えた回路である。バッファ５３４を備えることで、Ａ／Ｄコンバータ５０４は、デジタル信号に対するノイズを低減することができる。なおバッファ５３４は、省略することができる。
【０１３８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３９】
（実施の形態３）
本実施の形態では、実施の形態１で示したトランジスタＯＳ１乃至ＯＳ３に適用可能な、ＯＳトランジスタの構成例について説明を行う。
【０１４０】
〈トランジスタの構成例１〉
図１２（Ａ）乃至図１２（Ｄ）は、トランジスタ６００の上面図および断面図である。図１２（Ａ）は上面図であり、図１２（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１２（Ｂ）に相当し、図１２（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１２（Ｃ）に相当し、図１２（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１２（Ｄ）に相当する。なお、図１２（Ａ）乃至図１２（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
【０１４１】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１４２】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１４３】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０１４４】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０１４５】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０１４６】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０１４７】
トランジスタ６００は、基板６４０と、基板６４０上の絶縁膜６５１と、絶縁膜６５１上に形成された導電膜６７４と、絶縁膜６５１及び導電膜６７４上に形成された絶縁膜６５６と、絶縁膜６５６上に形成された絶縁膜６５２と、絶縁膜６５２上に、第１の半導体６６１、第２の半導体６６２の順で形成された積層と、半導体６６２の上面と接する導電膜６７１および導電膜６７２と、半導体６６３、半導体６６２、導電膜６７１および導電膜６７２と接する第３の半導体６６３と、半導体６６３上の絶縁膜６５３および導電膜６７３と、導電膜６７３および絶縁膜６５３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、第１の半導体６６１、第２の半導体６６２および第３の半導体６６３をまとめて、半導体６６０と呼称する。
【０１４８】
導電膜６７１は、トランジスタ６００のソース電極としての機能を有する。導電膜６７２は、トランジスタ６００のドレイン電極としての機能を有する。
【０１４９】
導電膜６７３は、トランジスタ６００の第１のゲート電極としての機能を有する。
【０１５０】
絶縁膜６５３は、トランジスタ６００の第１のゲート絶縁膜としての機能を有する。
【０１５１】
導電膜６７４は、トランジスタ６００の第２のゲート電極としての機能を有する。
【０１５２】
絶縁膜６５６及び絶縁膜６５２は、トランジスタ６００の第２のゲート絶縁膜としての機能を有する。
【０１５３】
導電膜６７３と導電膜６７４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また導電膜６７４は、場合によっては省略することもできる。
【０１５４】
図１２（Ｃ）に示すように、半導体６６２の側面は、導電膜６７３に囲まれている。上記構成をとることで、導電膜６７３の電界によって、半導体６６２を電気的に取り囲むことができる（導電膜（ゲート電極）の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６２の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。また、ｓ−ｃｈａｎｎｅｌ構造は、高周波でも動作可能なトランジスタを提供することができる。
【０１５５】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。
【０１５６】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
【０１５７】
絶縁膜６５１は、基板６４０と導電膜６７４を電気的に分離させる機能を有する。
【０１５８】
絶縁膜６５２は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜６５２から脱離した酸素は酸化物半導体である半導体６６０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【０１５９】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、膜の表面温度が１００℃以上７００℃以下、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０１６０】
絶縁膜６５６は、絶縁膜６５２に含まれる酸素が、導電膜６７４に含まれる金属と結びつき、絶縁膜６５２に含まれる酸素が減少することを防ぐ機能を有する。
【０１６１】
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、半導体６６０からの酸素の外部への拡散と、外部から半導体６６０への水素、水等の入り込みを防ぐことができる。
【０１６２】
次に、半導体６６１、半導体６６２、半導体６６３などに適用可能な半導体について説明する。
【０１６３】
トランジスタ６００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、半導体に酸化物半導体を有するトランジスタが挙げられる。
【０１６４】
半導体６６２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体６６２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体６６２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体６６２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１６５】
ただし、半導体６６２は、インジウムを含む酸化物半導体に限定されない。半導体６６２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１６６】
半導体６６２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体６６２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１６７】
半導体６６２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
【０１６８】
例えば、半導体６６１および半導体６６３は、半導体６６２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体６６２を構成する酸素以外の元素一種以上、または二種以上から半導体６６１および半導体６６３が構成されるため、半導体６６１と半導体６６２との界面、および半導体６６２と半導体６６３との界面において、界面準位が形成されにくい。
【０１６９】
なお、半導体６６１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体６６１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。
【０１７０】
また、半導体６６２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体６６２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体６６２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０１７１】
また、半導体６６３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体６６３は、半導体６６１と同種の酸化物を用いても構わない。ただし、半導体６６１または／および半導体６６３がインジウムを含まなくても構わない場合がある。例えば、半導体６６１または／および半導体６６３が酸化ガリウムであっても構わない。
【０１７２】
次に、半導体６６１、半導体６６２、および半導体６６３の積層により構成される半導体６６０の機能およびその効果について、図１３（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１３（Ａ）は、図１２（Ｂ）に示すトランジスタ６００のチャネル部分を拡大した図で、図１３（Ｂ）は、図１３（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図１３（Ｂ）は、トランジスタ６００のチャネル形成領域のエネルギーバンド構造を示している。
【０１７３】
図１３（Ｂ）中、ＥｃＩ１、ＥｃＳ１、ＥｃＳ２、ＥｃＳ３、ＥｃＩ２は、それぞれ、絶縁膜６５２、半導体６６１、半導体６６２、半導体６６３、絶縁膜６５３の伝導帯下端のエネルギーを示している。
【０１７４】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
【０１７５】
絶縁膜６５２と絶縁膜６５３は絶縁体であるため、ＥｃＩ２とＥｃＩ１は、ＥｃＳ１、ＥｃＳ２、およびＥｃＳ３よりも真空準位に近い（電子親和力が小さい）。
【０１７６】
半導体６６２は、半導体６６１および半導体６６３よりも電子親和力の大きい酸化物を用いる。例えば、半導体６６２として、半導体６６１および半導体６６３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１７７】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体６６３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１７８】
このとき、ゲート電圧を印加すると、半導体６６１、半導体６６２、半導体６６３のうち、電子親和力の大きい半導体６６２にチャネルが形成される。
【０１７９】
ここで、半導体６６１と半導体６６２との間には、半導体６６１と半導体６６２との混合領域を有する場合がある。また、半導体６６２と半導体６６３との間には、半導体６６２と半導体６６３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体６６１、半導体６６２および半導体６６３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１８０】
このとき、電子は、半導体６６１中および半導体６６３中ではなく、半導体６６２中を主として移動する。上述したように、半導体６６１および半導体６６２の界面における界面準位密度、半導体６６２と半導体６６３との界面における界面準位密度を低くすることによって、半導体６６２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【０１８１】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
【０１８２】
トランジスタのオン電流を高くするためには、例えば、半導体６６２の上面または下面（被形成面、ここでは半導体６６１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０１８３】
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
【０１８４】
例えば、半導体６６２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体６６２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【０１８５】
例えば、半導体６６２のある深さにおいて、または、半導体６６２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０１８６】
半導体６６２の酸素欠損を低減するために、例えば、絶縁膜６５２に含まれる過剰酸素を、半導体６６１を介して半導体６６２まで移動させる方法などがある。この場合、半導体６６１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０１８７】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体６６２の全体にチャネルが形成される。したがって、半導体６６２が厚いほどチャネル領域は大きくなる。即ち、半導体６６２が厚いほど、トランジスタのオン電流を高くすることができる。
【０１８８】
また、トランジスタのオン電流を高くするためには、半導体６６３の厚さは小さいほど好ましい。半導体６６３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体６６３は、チャネルの形成される半導体６６２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体６６３は、ある程度の厚さを有することが好ましい。半導体６６３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体６６３は、絶縁膜６５２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０１８９】
また、信頼性を高くするためには、半導体６６１は厚く、半導体６６３は薄いことが好ましい。半導体６６１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体６６１の厚さを、厚くすることで、隣接する絶縁体と半導体６６１との界面からチャネルの形成される半導体６６２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体６６１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
【０１９０】
例えば、半導体６６２と半導体６６１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体６６２と半導体６６３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【０１９１】
また、半導体６６２の水素濃度を低減するために、半導体６６１および半導体６６３の水素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体６６２の窒素濃度を低減するために、半導体６６１および半導体６６３の窒素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０１９２】
上述の３層構造は一例である。例えば、半導体６６１または半導体６６３のない２層構造としても構わない。または、半導体６６１の上もしくは下、または半導体６６３上もしくは下に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体６６１の上、半導体６６１の下、半導体６６３の上、半導体６６３の下のいずれか二箇所以上に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０１９３】
〈トランジスタの作製方法〉
以下では、図１２で示したトランジスタ６００の作製方法について、図１４及び図１５で説明を行う。なお、図１４及び図１５の左側には、トランジスタのチャネル長方向の断面図（図１２（Ａ）における、一点鎖線Ｙ１−Ｙ２方向の断面図）を示し、図１４及び図１５の右側には、トランジスタのチャネル幅方向の断面図（図１２（Ａ）における、一点鎖線Ｘ１−Ｘ２方向の断面図）を示している。
【０１９４】
まず、基板６４０上に、絶縁膜６５１ａを成膜し、導電膜６７４を形成した後、絶縁膜６５１ｂを成膜する（図１４（Ａ））。
【０１９５】
基板６４０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０１９６】
また、基板６４０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板６４０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板６４０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板６４０が伸縮性を有してもよい。また、基板６４０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板６４０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板６４０を薄くすると、半導体装置を軽量化することができる。また、基板６４０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板６４０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０１９７】
可とう性基板である基板６４０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板６４０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板６４０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板６４０として好適である。
【０１９８】
絶縁膜６５１ａ及び絶縁膜６５１ｂに用いる材料として、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いる事ができる。なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０１９９】
また、絶縁膜６５１ａ及び絶縁膜６５１ｂとして、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
【０２００】
絶縁膜６５１ａ及び絶縁膜６５１ｂは、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜してもよい。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０２０１】
また、基板６４０に半導体基板を用いた場合、熱酸化膜で絶縁膜６５１ａを形成してもよい。
【０２０２】
導電膜６７４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２０３】
導電膜６７４の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０２０４】
次に、絶縁膜６５１ｂの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で平坦化する（図１４（Ｂ）参照）。
【０２０５】
また、絶縁膜６５１ｂとして平坦化膜を用いてもよい。その場合は、必ずしもＣＭＰ法等で平坦化しなくともよい。平坦化膜の形成には、例えば常圧ＣＶＤ法や、塗布法などを用いることができる。常圧ＣＶＤ法を用いて形成できる膜としては例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等が挙げられる。また、塗布法を用いて形成できる膜としては例えば、ＨＳＱ（水素シルセスキオキサン）等が挙げられる。
【０２０６】
なお、以降では、絶縁膜６５１ａ及び絶縁膜６５１ｂをまとめて絶縁膜６５１と記載することにする。
【０２０７】
次に、絶縁膜６５６、絶縁膜６５２、半導体６６１ｉ、６６２ｉを成膜する（図１４（Ｃ）参照）。
【０２０８】
絶縁膜６５６及び絶縁膜６５２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等で成膜してもよい。
【０２０９】
絶縁膜６５６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５６としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０２１０】
絶縁膜６５２は、半導体６６０に酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁膜６５２として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０２１１】
絶縁膜６５２に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜６５２の成膜を行えばよい。または、成膜後の絶縁膜６５２に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０２１２】
例えば、成膜後の絶縁膜６５２に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０２１３】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０２１４】
また、絶縁膜６５２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０２１５】
半導体６６１ｉ、６６２ｉは、大気に触れさせることなく連続して成膜することが好ましい。半導体６６１ｉ、６６２ｉは、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０２１６】
半導体６６１ｉ、６６２ｉに用いることができる材料は、図１２及び図１３の半導体６６１及び半導体６６２の記載を参照すればよい。
【０２１７】
なお、半導体６６１ｉ、６６２ｉとして、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウム及びジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
【０２１８】
ここで、半導体６６１ｉを形成した後に、半導体６６１ｉに酸素を導入してもよい。例えば、成膜後の半導体６６１ｉに酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０２１９】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０２２０】
半導体６６１ｉ、６６２ｉを成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体６６１、６６２を形成した後に行ってもよい。加熱処理により、絶縁膜６５２や酸化物膜から半導体に酸素が供給され、半導体中の酸素欠損を低減することができる。
【０２２１】
その後、ハードマスク６７８を用いて半導体６６１ｉ、６６２ｉを加工し、島状の半導体６６１、６６２を形成する（図１４（Ｄ）参照）。なお、半導体６６１ｉ、６６２ｉのエッチングの際に、絶縁膜６５２の一部がエッチングされ薄膜化することがある。したがって、当該エッチングにより絶縁膜６５２が消失しないよう、予め厚く形成しておくことが好ましい。
【０２２２】
ハードマスク６７８として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２２３】
また、ハードマスク６７８には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
【０２２４】
ハードマスク６７８の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０２２５】
次に、レジストマスクを形成し、エッチングにより、ハードマスク６７８を、導電膜６７１、６７２に加工する（図１５（Ａ）参照）。ここで、ハードマスク６７８のエッチングの際に、半導体６６２や絶縁膜６５２の上部の一部がエッチングされ、導電膜６７１、６７２と重ならない部分が薄膜化することがある。したがって、半導体６６２の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
【０２２６】
次に、半導体６６３及び絶縁膜６５３を成膜する。その後、レジストマスクを形成し、エッチングにより加工し、その後レジストマスクを除去する（図１５（Ｂ）参照）。
【０２２７】
次に導電膜６７３を成膜し、レジストマスクを形成し、エッチングにより該導電膜６７３を加工し、その後レジストマスクを除去してゲート電極を形成する（図１５（Ｃ）参照）。
【０２２８】
半導体６６３、絶縁膜６５３及び導電膜６７３は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０２２９】
半導体６６３及び絶縁膜６５３は、導電膜６７３形成後にエッチングしてもよい。エッチングは、例えばレジストマスクを用いて行えばよい。または、形成した導電膜６７３をマスクとして絶縁膜６５３及び半導体６６３をエッチングしてもよい。
【０２３０】
また半導体６６３を形成した後に、半導体６６３に酸素を導入してもよい。例えば、成膜後の半導体６６３に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０２３１】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
【０２３２】
半導体６６３に用いることができる材料は、図１２及び図１３の半導体６６３の記載を参照すればよい。
【０２３３】
絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜６５３は上記材料の積層であってもよい。なお、絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
【０２３４】
また、絶縁膜６５３の積層構造の一例について説明する。絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０２３５】
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
【０２３６】
次に、絶縁膜６５４を形成する。絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０２３７】
絶縁膜６５４は酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０２３８】
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。また、酸化アルミニウム膜に含まれる酸素を半導体６６０に拡散させることもできる。
【０２３９】
絶縁膜６５４の成膜後、加熱処理を行うことが好ましい。この加熱処理により、絶縁膜６５２等から半導体６６０に対して酸素を供給し、半導体６６０中の酸素欠損を低減することができる。またこのとき、絶縁膜６５２から脱離した酸素は、絶縁膜６５６及び絶縁膜６５４によってブロックされるため、当該酸素を効果的に閉じ込めることができる。そのため半導体６６０に供給しうる酸素の量を増大させることができ、半導体６６０中の酸素欠損を効果的に低減することができる。
【０２４０】
続いて、絶縁膜６５５を形成する。絶縁膜６５５は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また絶縁膜６５５として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜６５５を形成した後にその上面に対して平坦化処理を行うことが好ましい。
【０２４１】
絶縁膜６５５には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜６５５には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。また、絶縁膜６５５は上記材料の積層であってもよい。
【０２４２】
〈トランジスタの構成例２〉
図１２で示したトランジスタ６００は、導電膜６７４を省略してもよい。
【０２４３】
一例を図１６に示す。図１６（Ａ）乃至図１６（Ｄ）は、トランジスタ６００ａの上面図および断面図である。図１６（Ａ）は上面図であり、図１６（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１６（Ｂ）に相当し、図１６（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１６（Ｃ）に相当し、図１６（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１６（Ｄ）に相当する。なお、図１６（Ａ）乃至図１６（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
【０２４４】
〈トランジスタの構成例３〉
図１２で示したトランジスタ６００は、導電膜６７３と導電膜６７４を接続しても良い。一例を図１７に示す。
【０２４５】
図１７（Ａ）乃至図１７（Ｄ）は、トランジスタ６００ｂの上面図および断面図である。図１７（Ａ）は上面図であり、図１７（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１７（Ｂ）に相当し、図１７（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１７（Ｃ）に相当し、図１７（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１７（Ｄ）に相当する。なお、図１７（Ａ）乃至図１７（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
【０２４６】
トランジスタ６００ｂは、絶縁膜６５３、半導体６６３、絶縁膜６５２及び絶縁膜６５６に開口部６７５を有し、開口部６７５を介して、導電膜６７３と導電膜６７４とが、互いに接続されている。
【０２４７】
〈トランジスタの構成例４〉
図１２で示したトランジスタ６００は、導電膜６７３をエッチングで形成する際に、半導体６６３及び絶縁膜６５３を、同時にエッチングしてもよい。一例を図１８に示す。
【０２４８】
図１８に示すトランジスタ６００ｃは、図１２（Ｂ）において、導電膜６７３の下のみに、半導体６６３及び絶縁膜６５３が存在する場合である。
【０２４９】
〈トランジスタの構成例５〉
図１２で示したトランジスタ６００は、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接していてもよい。一例を図１９に示す。
【０２５０】
図１９に示すトランジスタ６００ｄは、図１２（Ｂ）において、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接している場合である。
【０２５１】
〈トランジスタの構成例６〉
図１２で示したトランジスタ６００は、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造としてもよい。また、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造としてもよい。一例として、図２０に示す。
【０２５２】
図２０に示すトランジスタ６００ｅは、図１２（Ｂ）において、導電膜６７１が、導電膜６７１ａ及び導電膜６７１ｂの積層構造とし、導電膜６７２が、導電膜６７２ａ及び導電膜６７２ｂの積層構造とした場合である。
【０２５３】
導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、インジウム、スズおよび酸素を含む膜、インジウムおよび亜鉛を含む膜、インジウム、タングステンおよび亜鉛を含む膜、スズおよび亜鉛を含む膜、亜鉛およびガリウムを含む膜、亜鉛およびアルミニウムを含む膜、亜鉛およびフッ素を含む膜、亜鉛およびホウ素を含む膜、スズおよびアンチモンを含む膜、スズおよびフッ素を含む膜またはチタンおよびニオブを含む膜などを用いればよい。または、これらの膜が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
【０２５４】
導電膜６７１ｂおよび導電膜６７２ｂは、可視光線を透過する性質を有しても構わない。または、導電膜６７１ｂおよび導電膜６７２ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０２５５】
また、導電膜６７１ｂおよび導電膜６７２ｂは、半導体６６２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
【０２５６】
導電膜６７１ａおよび導電膜６７２ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０２５７】
なお、導電膜６７１ｂおよび導電膜６７２ｂは、導電膜６７１ａおよび導電膜６７２ａよりも高抵抗の膜を用いると好ましい場合がある。また、導電膜６７１ｂおよび導電膜６７２ｂは、トランジスタのチャネルよりも低抵抗の膜を用いると好ましい場合がある。例えば、導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電膜６７１ｂおよび導電膜６７２ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
【０２５８】
〈トランジスタの構成例７〉
図２１（Ａ）及び図２１（Ｂ）は、トランジスタ６８０の上面図および断面図である。図２１（Ａ）は上面図であり、図２１（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図２１（Ｂ）に相当する。なお、図２１（Ａ）及び図２１（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
【０２５９】
図２１（Ｂ）に示すトランジスタ６８０は、第１のゲートとして機能する導電膜６８９と、第２のゲートとして機能する導電膜６８８と、半導体６８２と、ソース及びドレインとして機能する導電膜６８３及び導電膜６８４と、絶縁膜６８１と、絶縁膜６８５と、絶縁膜６８６と、絶縁膜６８７と、を有する。
【０２６０】
導電膜６８９は、絶縁表面上に設けられる。導電膜６８９と、半導体６８２とは、絶縁膜６８１を間に挟んで、互いに重なる。また、導電膜６８８と、半導体６８２とは、絶縁膜６８５、絶縁膜６８６及び絶縁膜６８７を間に挟んで、互いに重なる。また、導電膜６８３及び導電膜６８４は、半導体６８２に、接続されている。
【０２６１】
導電膜６８９及び導電膜６８８の詳細は、図１２に示す導電膜６７３及び導電膜６７４の記載を参照すればよい。
【０２６２】
導電膜６８９と導電膜６８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ６８０は、第２のゲート電極として機能する導電膜６８８を設けることで、しきい値を安定化させることが可能になる。なお、導電膜６８８は、場合によっては省略してもよい。
【０２６３】
半導体６８２の詳細は、図１２に示す半導体６６２の記載を参照すればよい。また、半導体６８２は、一層でも良いし、複数の半導体層の積層でも良い。
【０２６４】
導電膜６８３及び導電膜６８４の詳細は、図１２に示す導電膜６７１及び導電膜６７２の記載を参照すればよい。
【０２６５】
絶縁膜６８１の詳細は、図１２に示す絶縁膜６５３の記載を参照すればよい。
【０２６６】
なお、図２１（Ｂ）では、半導体６８２、導電膜６８３及び導電膜６８４上に、順に積層された絶縁膜６８５乃至絶縁膜６８７が設けられている場合を例示しているが、半導体６８２、導電膜６８３及び導電膜６８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
【０２６７】
半導体６８２に酸化物半導体を用いた場合、絶縁膜６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体６８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜６８６を半導体６８２上に直接設けると、絶縁膜６８６の形成時に半導体６８２にダメージが与えられる場合、図２１（Ｂ）に示すように、絶縁膜６８５を半導体６８２と絶縁膜６８６の間に設けると良い。絶縁膜６８５は、その形成時に半導体６８２に与えるダメージが絶縁膜６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体６８２に与えられるダメージを小さく抑えつつ、半導体６８２上に絶縁膜６８６を直接形成することができるのであれば、絶縁膜６８５は必ずしも設けなくとも良い。
【０２６８】
例えば、絶縁膜６８６及び絶縁膜６８５として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０２６９】
絶縁膜６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
【０２７０】
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０２７１】
絶縁膜６８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体６８２に侵入するのを防ぐことができる。半導体６８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜６８７を用いることで、トランジスタ６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０２７２】
また、半導体６８２に酸化物半導体を用いる場合、絶縁膜６８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ６８０の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０２７３】
〈チップのデバイス構造例１〉
図２２に示す断面図は、図７（Ａ）に示すメモリセル１０ｅが１つのチップに形成された例を示している。なお、図２２乃至図２４に示す断面図は、メモリセル１０ｅに限らず、実施の形態１に示した他のメモリセルにも適用可能である。
【０２７４】
図２２に示すメモリセル１０ｅは、下から順に、層７０１、層７０２、層７０３、層７０４、層７０５、層７０６、層７０７、層７０８、層７０９、層７１０を有している。
【０２７５】
層７０１は、基板７２０と、基板７２０に形成されたトランジスタＭ１と、素子分離層７２１と、プラグ７３１などの複数のプラグと、を有する。
【０２７６】
層７０２は、電源線ＳＬ１などの複数の配線を有する。
【０２７７】
層７０３は、トランジスタＯＳ１と、容量素子Ｃ１と、絶縁膜７２２と、絶縁膜７２３と、絶縁膜７２４と、プラグ７３２及びプラグ７５１などの複数のプラグを有する。
【０２７８】
層７０４は、ワード線ＷＬＯＳ１、ワード線ＷＬＣ１などの複数の配線を有する。
【０２７９】
層７０５は、プラグ７３３を有する。
【０２８０】
層７０６は、ビット線ＢＬを有する。
【０２８１】
層７０７は、トランジスタＯＳ２、ＯＳ３と、絶縁膜７２５と、絶縁膜７２６と、絶縁膜７２７と、プラグ７３４及びプラグ７５２などの複数のプラグを有する。
【０２８２】
層７０８は、電源線ＳＬ２などの複数の配線を有する。
【０２８３】
層７０９は、容量素子Ｃ２と、プラグ７３５を有する。
【０２８４】
層７１０は、ワード線ＷＬＯＳ２と、ワード線ＷＬＣ２と、容量素子Ｃ２と、プラグ７３５を有する。
【０２８５】
基板７２０としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。
【０２８６】
また、基板７２０として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルム、などを用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。金属基板の一例としては、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
【０２８７】
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
【０２８８】
図２２では、一例として、基板７２０に単結晶シリコンウェハを用いた例を示している。
【０２８９】
トランジスタＭ１は、ウェル７７１に設けられたチャネル形成領域７７２と、低濃度不純物領域７７３及び高濃度不純物領域７７４（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域７７５と、チャネル形成領域７７２上に設けられたゲート絶縁膜７７６と、ゲート絶縁膜７７６上に設けられたゲート電極７７７と、を有する。ゲート電極７７７の側面には、側壁絶縁膜７７８、７７９が設けられている。なお、導電性領域７７５には、金属シリサイド等を用いてもよい。
【０２９０】
トランジスタＯＳ１乃至ＯＳ３は、先に述べたトランジスタ６００、トランジスタ６００ａ乃至６００ｅ、及び、トランジスタ６８０を適用することが可能である。図２２は、図１８のトランジスタ６００ｃを適用した場合の断面図である。トランジスタＯＳ１乃至ＯＳ３は、それぞれ第２のゲートを有している。
【０２９１】
容量素子Ｃ１は、トランジスタＯＳ１と同じ製造工程で作製することが可能である。より具体的には、トランジスタＯＳ１のソース電極及びドレイン電極（図１８の導電膜６７１及び導電膜６７２）と同じ製造工程で、容量素子Ｃ１の第１の電極を作製し、トランジスタＯＳ１のゲート絶縁膜（図１８の絶縁膜６５３及び半導体６６３）と同じ製造工程で容量素子Ｃ１のキャパシタ絶縁膜を作製し、トランジスタＯＳ１のゲート電極（図１８の導電膜６７３）と同じ製造工程で、容量素子Ｃ１の第２の電極を作製すればよい。
【０２９２】
容量素子Ｃ２は、第１の電極７４１と、キャパシタ絶縁膜７４３と、第２の電極７４２を有する。
【０２９３】
絶縁膜７２２乃至７２７は、水素、水等に対するブロッキング効果を有する絶縁物で形成されている層を少なくとも１層含むことが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＭ１の信頼性を向上することができる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
【０２９４】
なお、配線及びプラグには、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２９５】
また、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
【０２９６】
図２２のメモリセル１０ｅは、トランジスタＭ１の上にトランジスタＯＳ１が設けられ、トランジスタＯＳ１の上に、トランジスタＯＳ２、ＯＳ３が設けられている。
【０２９７】
トランジスタＯＳ１乃至ＯＳ３を、図２２に示す積層構造にすることで、メモリセル１０ｅは、チップ上の占有面積を小さくし、メモリセルを集積化することが可能になる。
【０２９８】
〈チップのデバイス構造例２〉
図２３に示す断面図は、図２２に示す断面図の別の構成例を示している。
【０２９９】
図２３は、トランジスタＭ１の上にトランジスタＯＳ１乃至ＯＳ３が設けられ、トランジスタＯＳ１乃至ＯＳ３の上に、容量素子Ｃ１、Ｃ２が設けられている。
【０３００】
トランジスタＯＳ１乃至ＯＳ３は、同じ階層に、同じ製造工程で作製されている。容量素子Ｃ１、Ｃ２は、同じ階層に、同じ製造工程で作製されている。
【０３０１】
その他の詳細は、図２２における説明を参酌する。
【０３０２】
メモリセル１０ｅは、図２３に示す構成にすることで、製造工程を容易にすることが可能になる。
【０３０３】
〈チップのデバイス構造例３〉
図２４に示す断面図は、図２２及び図２３に示す断面図の別の構成例を示している。
【０３０４】
図２４は、トランジスタＭ１の上にトランジスタＯＳ１及び容量素子Ｃ１が設けられ、トランジスタＯＳ１及び容量素子Ｃ１の上にトランジスタＯＳ２が設けられ、トランジスタＯＳ２の上にトランジスタＯＳ３及び容量素子Ｃ２が設けられている。
【０３０５】
トランジスタＯＳ１及び容量素子Ｃ１は、同じ階層に、同じ製造工程で作製されている。また、トランジスタＯＳ３及び容量素子Ｃ２は、同じ階層に、同じ製造工程で作製されている。
【０３０６】
その他の構成要素の詳細は、図２２における説明を参酌する。
【０３０７】
メモリセル１０ｅは、図２４に示す構成にすることで、チップ上の占有面積を小さくし、メモリセルを集積化することが可能になる。
【０３０８】
なお、図２２乃至図２４に示すトランジスタＭ１には、ＦＩＮ型トランジスタを用いてもよい。ＦＩＮ型トランジスタの一例を図２５（Ａ）、（Ｂ）に示す。図２５（Ｂ）は、図２５（Ａ）に示す一点鎖線Ｅ−Ｆで切断した図２５（Ａ）の断面を示す。
【０３０９】
図２５に示すトランジスタはチャネル形成領域７７２が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜７７６及びゲート電極７７７が設けられている。また素子分離層７２１が設けられている。その他の符号は、図２２における記載を参照すればよい。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、図２５では半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
【０３１０】
（実施の形態４）
本実施の形態では、実施の形態１又は２に示したメモリセルを用いることが可能なＣＰＵについて説明する。
【０３１１】
図２６は、ＣＰＵの一例の構成を示すブロック図である。
【０３１２】
図２６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０３１３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３１４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３１５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３１６】
図２６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１又は２に示したメモリセルを用いることができる。
【０３１７】
図２６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０３１８】
（実施の形態５）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２７に示す。
【０３１９】
図２７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３２０】
図２７（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図２７（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【０３２１】
図２７（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３２２】
図２７（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０３２３】
図２７（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０３２４】
図２７（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０３２５】
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦタグの使用例について図２８を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２８（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２８（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２８（Ｃ）参照）、乗り物類（自転車等、図２８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２８（Ｅ）、図２８（Ｆ）参照）等に設けて使用することができる。
【０３２６】
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０３２７】
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０３２８】
（実施の形態７）
本実施の形態では、実施の形態３で示したＯＳトランジスタに適用可能な酸化物半導体膜の構造について説明する。
【０３２９】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０３３０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０３３１】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
【０３３２】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０３３３】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０３３４】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０３３５】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０３３６】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０３３７】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０３３８】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０３３９】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０３４０】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０３４１】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０３４２】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０３４３】
なお、本明細書等において実質的に真性という場合、酸化物半導体膜のキャリア密度は、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である。酸化物半導体膜を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
【０３４４】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０３４５】
次に、微結晶酸化物半導体膜について説明する。
【０３４６】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０３４７】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０３４８】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０３４９】
次に、非晶質酸化物半導体膜について説明する。
【０３５０】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０３５１】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０３５２】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０３５３】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０３５４】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０３５５】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０３５６】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０３５７】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０３５８】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０３５９】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【符号の説明】
【０３６０】
ＢＬ    ビット線
ＢＬ０    ビット線
ＢＬ１    ビット線
ＢＬ２    ビット線
Ｃ１    容量素子
Ｃ２    容量素子
ＣＬＫ１    基準クロック信号
ＣＬＫ２    内部クロック信号
ＦＮ    ノード
ＦＮ１    ノード
ＦＮ２    ノード
Ｍ１    トランジスタ
Ｍ２    トランジスタ
ＯＳ１    トランジスタ
ＯＳ２    トランジスタ
ＯＳ３    トランジスタ
ＯＳ４    トランジスタ
ｐ０    期間
ｐ１    期間
ｐ２    期間
ｐ３    期間
ｐ４    期間
ｐ５    期間
ｐ６    期間
ｐ７    期間
ＳＬ    電源線
ＳＬ１    電源線
ＳＬ２    電源線
ＷＬ１    ワード線
ＷＬ２    ワード線
ＷＬＣ    ワード線
ＷＬＣ１    ワード線
ＷＬＣ２    ワード線
ＷＬＯＳ    ワード線
ＷＬＯＳ１    ワード線
ＷＬＯＳ２    ワード線
１０    メモリセル
１０ａ    メモリセル
１０ｃ    メモリセル
１０ｄ    メモリセル
１０ｅ    メモリセル
１０ｆ    メモリセル
１０ｇ    メモリセル
１０ｈ    メモリセル
１０ｉ    メモリセル
１１０    メモリセル
５００    記憶装置
５０１    メモリセルアレイ
５０２    行選択ドライバ
５０３    列選択ドライバ
５０４    Ａ／Ｄコンバータ
５１７    デコーダ
５１８    制御回路
５２１    デコーダ
５２２ａ    ラッチ回路
５２２ｂ    ラッチ回路
５２３ａ    Ｄ／Ａコンバータ
５２３ｂ    Ｄ／Ａコンバータ
５２４ａ    スイッチ回路
５２４ｂ    スイッチ回路
５２６ａ    トランジスタ
５２６ｂ    トランジスタ
５３１    コンパレータ
５３２    エンコーダ
５３３    ラッチ回路
５３４    バッファ
６００    トランジスタ
６００ａ    トランジスタ
６００ｂ    トランジスタ
６００ｃ    トランジスタ
６００ｄ    トランジスタ
６００ｅ    トランジスタ
６４０    基板
６５１    絶縁膜
６５１ａ    絶縁膜
６５１ｂ    絶縁膜
６５２    絶縁膜
６５３    絶縁膜
６５４    絶縁膜
６５５    絶縁膜
６５６    絶縁膜
６６０    半導体
６６１    半導体
６６１ｉ    半導体
６６２    半導体
６６２ｉ    半導体
６６３    半導体
６７１    導電膜
６７１ａ    導電膜
６７１ｂ    導電膜
６７２    導電膜
６７２ａ    導電膜
６７２ｂ    導電膜
６７３    導電膜
６７４    導電膜
６７５    開口部
６７８    ハードマスク
６８０    トランジスタ
６８１    絶縁膜
６８２    半導体
６８３    導電膜
６８４    導電膜
６８５    絶縁膜
６８６    絶縁膜
６８７    絶縁膜
６８８    導電膜
６８９    導電膜
７０１    層
７０２    層
７０３    層
７０４    層
７０５    層
７０６    層
７０７    層
７０８    層
７０９    層
７１０    層
７２０    基板
７２１    素子分離層
７２２    絶縁膜
７２３    絶縁膜
７２４    絶縁膜
７２５    絶縁膜
７２６    絶縁膜
７２７    絶縁膜
７３１    プラグ
７３２    プラグ
７３３    プラグ
７３４    プラグ
７３５    プラグ
７４１    電極
７４２    電極
７４３    キャパシタ絶縁膜
７５１    プラグ
７５２    プラグ
７７１    ウェル
７７２    チャネル形成領域
７７３    低濃度不純物領域
７７４    高濃度不純物領域
７７５    導電性領域
７７６    ゲート絶縁膜
７７７    ゲート電極
７７８    側壁絶縁膜
７７９    側壁絶縁膜
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカ
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    マイク
９１３    外部接続ポート
９１４    操作ボタン
９１６    表示部
９１７    スピーカ
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
４０００    ＲＦタグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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