(57)【要約】【課題】オペアンプの消費電力の増大を抑制しつつ、セトリング特性を向上させる。【解決手段】デジタル適応制御バイアス回路２は、制御信号ＣＳ１のレベルの変化するタイミングに基づいて、オペアンプ１のバイアス量を一時的に増大させるとともに、制御信号ＣＳ２に基づいて、オペアンプ１のバイアス量を一時的に増大させる時間またはオペアンプ１のバイアス量を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１制御信号のレベルの変化するタイミングに基づいてバイアス量を一時的に増大させる適応タイミング制御回路を備えるバイアス回路。
【請求項２】
第２制御信号に基づいて、前記バイアス量を一時的に増大させる時間または前記バイアス量を一時的に増大させる量を制御する請求項１に記載のバイアス回路。
【請求項３】
制御信号のレベルの変化するタイミングに基づいてテール電流を一時的に増大させる適応タイミング制御回路を備えるオペアンプ。
【請求項４】
アナログ入力とアナログ出力を減算する減算器と、
前記減算器の出力を積分する積分器と、
前記積分器の出力を量子化する量子化器と、
前記量子化器の出力に基づいて正負が切り替えられた基準電圧を前記アナログ出力として出力するスイッチ回路とを備え、
前記積分器は、
オペアンプと、
制御信号のレベルの変化するタイミングに基づいて、前記オペアンプのバイアス量またはテール電流を一時的に増大させる適応タイミング制御回路とを備えるΔΣ型ＡＤコンバータ。
【請求項５】
前記制御信号は、前記アナログ入力をサンプリングするタイミングを決めるクロックである請求項４に記載のΔΣ型ＡＤコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、バイアス回路、オペアンプおよびΔΣ型ＡＤコンバータに関する。
【背景技術】
【０００２】
オペアンプでは、セトリング特性を向上させるために、オペアンプに定常的に供給されるバイアス電流を増大させる必要があり、消費電力の増大を招いていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１５７８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能なバイアス回路、オペアンプおよびΔΣ型ＡＤコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、第１制御信号のレベルの変化するタイミングに基づいてバイアス量を一時的に増大させる適応タイミング制御回路を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るバイアス回路をオペアンプに適用した構成を示すブロック図である。
【図２】図２は、第１実施形態に係るバイアス回路の概略構成を示すブロック図である。
【図３】図３は、第１実施形態に係るバイアス回路の各部の波形を示すタイミングチャートである。
【図４】図４（ａ）は、ＡＣ変調前の差動入力信号のレベルを示す図、図４（ｂ）は、図２の制御信号ＣＳ１にチョップ制御信号ＣＨＰを用いた構成を示すブロック図、図４（ｃ）は、ＡＣ変調後の差動入力信号のレベルを示す図、図４（ｄ）は、入力信号とノイズの分離方法を示す図である。
【図５】図５は、図４の構成の各部の波形のシミュレーション結果を示す図である。
【図６】図６は、第２実施形態に係るバイアス回路の概略構成を示すブロック図である。
【図７】図７は、第２実施形態に係るバイアス回路の各部の波形を示すタイミングチャートである。
【図８】図８は、第３実施形態に係るバイアス回路の概略構成を示すブロック図である。
【図９】図９は、第３実施形態に係るバイアス回路の各部の波形を示すタイミングチャートである。
【図１０】図１０は、第４実施形態に係るオペアンプにバイアス回路を適用した構成を示すブロック図である。
【図１１】図１１は、第４実施形態に係るオペアンプの概略構成を示すブロック図である。
【図１２】図１２は、第４実施形態に係るオペアンプの各部の波形を示すタイミングチャートである。
【図１３】図１３は、第５実施形態に係るΔΣ型ＡＤコンバータの概略構成を示すブロック図である。
【図１４】図１４は、第５実施形態に係るΔΣ型ＡＤコンバータの各部の波形を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係るバイアス回路、オペアンプおよびΔΣ型ＡＤコンバータを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係るバイアス回路をオペアンプに適用した構成を示すブロック図である。
図１において、オペアンプ１には、差動入力信号ＩＮＰ、ＩＮＮが入力される。そして、オペアンプ１からは、差動入力信号ＩＮＰ、ＩＮＮに応じて差動出力信号ＯＵＴＮ、ＯＵＴＰが出力される。
デジタル適応制御バイアス回路２には、制御信号ＣＳ１、ＣＳ２が入力される。そして、デジタル適応制御バイアス回路２からは、制御信号ＣＳ１、ＣＳ２に応じてバイアス電圧ＶＢＰ、ＶＢＮが出力される。そして、バイアス電圧ＶＢＰ、ＶＢＮがオペアンプ１に供給されることで、オペアンプ１のバイアス量が設定される。なお、バイアス電圧ＶＢＰは、オペアンプ１のＰチャンネルトランジスタに適用することができる。バイアス電圧ＶＢＮは、オペアンプ１のＮチャンネルトランジスタに適用することができる。
ここで、デジタル適応制御バイアス回路２は、制御信号ＣＳ１のレベルの変化するタイミングに基づいて、オペアンプ１のバイアス量を一時的に増大させることができる（以下、適応バイアス制御と言うことがある）。なお、制御信号ＣＳ１のレベルの変化するタイミングは、制御信号ＣＳ１の立ち上がりエッジまたは立ち下がりエッジであってもよい。また、制御信号ＣＳ１のレベルの変化するタイミングは、差動出力信号ＯＵＴＰ、ＯＵＴＮのレベルの変化するタイミングに基づいて設定することができる。この時、制御信号ＣＳ１は、差動入力信号ＩＮＰ、ＩＮＮをサンプリングするタイミングを決めるクロックを用いるようにしてもよい。
また、デジタル適応制御バイアス回路２は、制御信号ＣＳ２に基づいて、オペアンプ１のバイアス量を一時的に増大させる時間またはオペアンプ１のバイアス量を制御することができる。制御信号ＣＳ２は、差動出力信号ＯＵＴＮ、ＯＵＴＰの電位差に応じて設定することができる。制御信号ＣＳ２は、オペアンプ１の温度、プロセスまたは電源電圧に応じて設定するようにしてもよい。
ここで、制御信号ＣＳ１のレベルの変化するタイミングに基づいて、オペアンプ１のバイアス量を一時的に増大させることにより、差動出力信号ＯＵＴＮ、ＯＵＴＰのレベルの変化するタイミングでオペアンプ１の駆動力を増大させることができる。このため、オペアンプ１のバイアス量を定常的に増大させる方法に比べて消費電力を低減させることが可能となり、消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能となる。
【０００９】
図２は、第１実施形態に係るバイアス回路の概略構成を示すブロック図である。
図２において、図１のデジタル適応制御バイアス回路２としてデジタル適応制御バイアス回路２Ａが設けられている。デジタル適応制御バイアス回路２Ａには、適応タイミング制御回路３Ａ、電流源Ｂ１、Ｂ２、ＮチャンネルトランジスタＴ１、Ｔ２およびＰチャンネルトランジスタＴ３が設けられている。適応タイミング制御回路３Ａは、制御信号ＣＳ１のレベルの変化するタイミングに基づいて電流源Ｂ１のブースト電流Ｉａｄｐを制御することで、オペアンプ１のバイアス量を一時的に増大させることができる。適応タイミング制御回路３Ａには、遅延回路４Ａおよび排他的論理和回路ＸＲが設けられている。遅延回路４Ａには、ｎ（ｎは正の整数）段分のインバータＶ１〜Ｖｎが設けられている。
【００１０】
図３は、第１実施形態に係るバイアス回路の各部の波形を示すタイミングチャートである。
図３において、パルス信号Ｓが立ち上がる前は、ブースト電流Ｉａｄｐが非出力にされ、バイアス電流Ｉｂｉａｓがバイアス電流Ｉｂに設定される。そして、制御信号ＣＳ１が入力されると、遅延回路４Ａにおいて制御信号ＣＳ１が遅延されることで遅延制御信号ＣＳ１ｄが生成される。そして、排他的論理和回路ＸＲにおいて、制御信号ＣＳ１と遅延制御信号ＣＳ１ｄの排他的論理和がとられることでパルス信号Ｓが生成され、電流源Ｂ１に出力される。なお、パルス信号Ｓのパルス幅はＴａｄｐ、パルス信号Ｓのパルス間隔はＴｂに設定することができる。
そして、パルス信号Ｓが電流源Ｂ１に出力されると、電流源Ｂ１からブースト電流Ｉａｄｐが出力される。一方、電流源Ｂ２からはバイアス電流Ｉｂが定常的に出力される。そして、ブースト電流Ｉａｄｐとバイアス電流Ｉｂが合流することでバイアス電流Ｉｂｉａｓが生成され、ＮチャンネルトランジスタＴ１に供給される。そして、バイアス電流ＩｂｉａｓがＮチャンネルトランジスタＴ１に供給されることで、バイアス電圧ＶＢＮが生成される。また、バイアス電流ＩｂｉａｓがＮチャンネルトランジスタＴ１、Ｔ２のゲートに印加されることでバイアス電流Ｉｂｉａｓに応じてＮチャンネルトランジスタＴ２に電流が流れる。このため、バイアス電流Ｉｂｉａｓに応じてＰチャンネルトランジスタＴ３に電流が流れ、バイアス電圧ＶＢＰが生成される。
【００１１】
そして、バイアス電圧ＶＢＰ、ＶＢＮに従ってオペアンプ１のバイアス量が設定される。そして、オペアンプ１において、制御信号ＣＳ１に従って差動入力信号ＩＮＰ、ＩＮＮがサンプリングされることで、差動出力信号ＯＵＴＮ、ＯＵＴＰが生成される。この時、ブースト電流Ｉａｄｐが供給されない時は、差動出力信号ＯＵＴＰの立ち上がりエッジおよび立ち下がりエッジは鈍った波形（図３のＯＵＴＰの点線）になる。一方、ブースト電流Ｉａｄｐを供給することにより、差動出力信号ＯＵＴＰの立ち上がりエッジおよび立ち下がりエッジの波形を急峻化することができ（図３のＯＵＴＰの実線）、セトリング特性を向上させることができる。また、パルス信号Ｓのパルス幅Ｔａｄｐを短くすることにより、消費電力を低減することができる。なお、セトリング特性の向上と消費電力の低減を両立させるために、パルス信号Ｓのパルス幅Ｔａｄｐは、ブースト電流Ｉａｄｐが供給されない時に差動出力信号ＯＵＴＰが立ち上がるまでの時間または立ち下がるまでの時間に設定することができる。
また、適応バイアス制御を実現するために遅延回路４Ａおよび排他的論理和回路ＸＲなどの小規模なデジタル回路を追加すればよく、レイアウト面積の増大を抑制することが可能となるとともに、複雑な回路設計を不要とすることができる。
なお、バイアス電流Ｉｂｉａｓの増大処理を制御信号ＣＳ１の両エッジに適用するために、適応タイミング制御回路３Ａに排他的論理和回路ＸＲを設ける構成について示したが、バイアス電流Ｉｂｉａｓの増大処理を制御信号ＣＳ１の片エッジに適用する場合には、排他的論理和回路ＸＲの代わりに論理積回路を設けることができる。
【００１２】
図４（ａ）は、ＡＣ変調前の差動入力信号のレベルを示す図、図４（ｂ）は、図２の制御信号ＣＳ１にチョップ制御信号ＣＨＰを用いた構成を示すブロック図、図４（ｃ）は、ＡＣ変調後の差動入力信号のレベルを示す図、図４（ｄ）は、入力信号とノイズの分離方法を示す図である。
図４（ｂ）において、オペアンプ１の前段にはチョッパ回路６が接続されている。チョッパ回路６にはスイッチＷ１〜Ｗ４が設けられている。デジタル適応制御バイアス回路２の制御信号ＣＳ１としてチョップ制御信号ＣＨＰが用いられている。そして、チョッパ回路６は、チョップ制御信号ＣＨＰに応じてスイッチＷ１〜Ｗ４をオン／オフさせることにより、差動入力信号ＩＮＰ、ＩＮＮの正負極性を交互に入れ替えてオペアンプ１に入力することができる（チョッパ補正技術）。
ここで、図４（ａ）に示すように、差動入力信号ＩＮＰはＶｒｅｆ＋Ｘ、差動入力信号ＩＮＮはＶｒｅｆ−Ｘで与えられるものとする。ただし、Ｖｒｅｆは差動入力信号ＩＮＰ、ＩＮＮの同相成分、Ｘは差動入力信号ＩＮＰ、ＩＮＮの差動成分である。そして、チョップ制御信号ＣＨＰが立ち上がると、スイッチＷ１、Ｗ４がオン、スイッチＷ２、Ｗ３がオフされ、差動入力信号ＩＮＰがオペアンプ１の非反転入力端子、差動入力信号ＩＮＮがオペアンプ１の反転入力端子に入力される。一方、チョップ制御信号ＣＨＰが立ち下がると、スイッチＷ１、Ｗ４がオフ、スイッチＷ２、Ｗ３がオンされ、差動入力信号ＩＮＰがオペアンプ１の反転入力端子、差動入力信号ＩＮＮがオペアンプ１の非反転入力端子に入力される。
このため、図４（ｃ）に示すように、差動入力信号ＩＮＰ、ＩＮＮのレベルは、チョップ制御信号ＣＨＰに応じてＶｒｅｆ＋ＸとＶｒｅｆ−Ｘとの間で交互に切り替えられる。この結果、図４（ｄ）に示すように、差動入力信号ＩＮＰ、ＩＮＮの周波数ｆが高域側にシフトされ、差動入力信号ＩＮＰ、ＩＮＮの信号成分を差動入力信号ＩＮＰ、ＩＮＮのノイズ成分ＺＰ、ＺＮと分離することができる。
このチョッパ補正技術を用いると、差動入力信号ＩＮＰ、ＩＮＮのレベルがほとんど変化しなくても、オペアンプ１の入力端子の正負極性が交互に入れ替えられる。このため、オペアンプ１の高速化を図るには、オペアンプ１のセトリング特性を向上させる必要がある。ここで、デジタル適応制御バイアス回路２の制御信号ＣＳ１としてチョップ制御信号ＣＨＰを用いることにより、差動出力信号ＯＵＴＮ、ＯＵＴＰのレベルの変化するタイミングでオペアンプ１の駆動力を増大させることができる。このため、オペアンプ１の消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能となる。
【００１３】
図５は、図４の構成の各部の波形のシミュレーション結果を示す図である。
図５において、図２の遅延回路４Ａによってチョップ制御信号ＣＨＰが遅延されることで遅延チョップ制御信号ＣＨＰｄが生成される。そして、排他的論理和回路ＸＲにおいて、チョップ制御信号ＣＨＰと遅延チョップ制御信号ＣＨＰｄの排他的論理和がとられることでパルス信号Ｓが生成され、電流源Ｂ１に出力される。そして、パルス信号Ｓが電流源Ｂ１に出力されると、電流源Ｂ１からブースト電流Ｉａｄｐが出力される。そして、ブースト電流Ｉａｄｐとバイアス電流Ｉｂが合流することでバイアス電流Ｉｂｉａｓが生成され、ＮチャンネルトランジスタＴ１に供給される。そして、バイアス電流ＩｂｉａｓがＮチャンネルトランジスタＴ１に供給されることで、バイアス電圧ＶＢＮが生成される。また、バイアス電流ＩｂｉａｓがＮチャンネルトランジスタＴ１、Ｔ２のゲートに印加されることでバイアス電流Ｉｂｉａｓに応じてＮチャンネルトランジスタＴ２およびＰチャンネルトランジスタＴ３に電流が流れ、バイアス電圧ＶＢＰが生成される。そして、バイアス電圧ＶＢＰ、ＶＢＮに従ってオペアンプ１のバイアス量が設定される。そして、オペアンプ１において、チョップ制御信号ＣＨＰの立ち上がりおよび立ち下がりに従って差動入力信号ＩＮＰ、ＩＮＮの正負極性が交互に反転されながら、差動出力信号ＯＵＴＮ、ＯＵＴＰが生成される。
【００１４】
（第２実施形態）
図６は、第２実施形態に係るバイアス回路の概略構成を示すブロック図である。
図６において、図１のデジタル適応制御バイアス回路２としてデジタル適応制御バイアス回路２Ｂが設けられている。デジタル適応制御バイアス回路２Ｂには、図２の適応タイミング制御回路３Ａの代わりに適応タイミング制御回路３Ｂが設けられている。適応タイミング制御回路３Ｂには、図２の遅延回路４Ａの代わりに遅延回路４Ｂが設けられている。遅延回路４Ｂは、制御信号ＣＳ２に基づいてインバータＶ１〜Ｖｎの段数を切り替えることができる。
【００１５】
図７は、第２実施形態に係るバイアス回路の各部の波形を示すタイミングチャートである。
図７において、制御信号ＣＳ２に基づいてインバータＶ１〜Ｖｎの段数が切り替えられることにより、制御信号ＣＳ１ｄの立ち上がりまたは立ち下がりのタイミングが変化する。このため、パルス信号Ｓのパルス幅Ｔａｄｐが変化し、それに応じてブースト電流Ｉａｄｐが供給される時間が変化する。この結果、バイアス電流Ｉｂｉａｓが増大される時間が変化する。
ここで、制御信号ＣＳ２は、差動出力信号ＯＵＴＮ、ＯＵＴＰの電位差、オペアンプ１の温度、プロセスまたは電源電圧に応じて設定することができる。このため、差動出力信号ＯＵＴＮ、ＯＵＴＰの電位差、オペアンプ１の温度、プロセスまたは電源電圧に応じてパルス信号Ｓのパルス幅Ｔａｄｐを最適化することができ、オペアンプ１の消費電流の増大を最小限に抑えることができる。
【００１６】
（第３実施形態）
図８は、第３実施形態に係るバイアス回路の概略構成を示すブロック図である。
図８において、図１のデジタル適応制御バイアス回路２としてデジタル適応制御バイアス回路２Ｃが設けられている。デジタル適応制御バイアス回路２Ｃには、図２の電流源Ｂ１の代わりに可変電流源Ｂ１´が設けられている。可変電流源Ｂ１´は、制御信号ＣＳ２に基づいてブースト電流Ｉａｄｐを変化させることができる。
【００１７】
図９は、第３実施形態に係るバイアス回路の各部の波形を示すタイミングチャートである。
図９において、制御信号ＣＳ２に基づいてブースト電流Ｉａｄｐが変化させられることにより、バイアス電流Ｉｂｉａｓが変化させられる。
ここで、制御信号ＣＳ２は、差動出力信号ＯＵＴＮ、ＯＵＴＰの電位差、オペアンプ１の温度、プロセスまたは電源電圧に応じて設定することができる。このため、差動出力信号ＯＵＴＮ、ＯＵＴＰの電位差、オペアンプ１の温度、プロセスまたは電源電圧に応じてブースト電流Ｉａｄｐの増大分を最適化することができ、オペアンプ１の消費電流の増大を最小限に抑えることができる。
【００１８】
（第４実施形態）
図１０は、第４実施形態に係るオペアンプにバイアス回路を適用した構成を示すブロック図である。
図１０において、オペアンプ１１には、差動入力信号ＩＮＰ、ＩＮＮが入力される。そして、オペアンプ１１からは、差動入力信号ＩＮＰ、ＩＮＮに応じて差動出力信号ＯＵＴＮ、ＯＵＴＰが出力される。また、オペアンプ１１には、制御信号ＣＳ１、ＣＳ２が入力される。
ここで、オペアンプ１１は、制御信号ＣＳ１のレベルの変化するタイミングに基づいて、オペアンプ１１のテール電流（オペアンプ１の差動段に共通に流れる電流）を一時的に増大させることができる。また、オペアンプ１１は、制御信号ＣＳ２に基づいて、オペアンプ１のテール電流を一時的に増大させる時間またはオペアンプ１１のテール電流を制御することができる。
バイアス回路１２からは、バイアス電圧ＶＢＰ、ＶＢＮが定常的に出力される。そして、バイアス電圧ＶＢＰ、ＶＢＮがオペアンプ１に供給されることで、オペアンプ１１のバイアス量が設定される。
ここで、制御信号ＣＳ１のレベルの変化するタイミングに基づいて、オペアンプ１１のテール電流を一時的に増大させることにより、差動出力信号ＯＵＴＮ、ＯＵＴＰのレベルの変化するタイミングでオペアンプ１１の駆動力を増大させることができる。このため、オペアンプ１１のテール電流を定常的に増大させる方法に比べて消費電力を低減させることが可能となり、消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能となる。
【００１９】
図１１は、第４実施形態に係るオペアンプの概略構成を示すブロック図である。
図１１において、オペアンプ１１には、適応タイミング制御回路１１Ａ、切替回路１３、ＮチャンネルトランジスタＴ１３〜Ｔ１７およびＰチャンネルトランジスタＴ１１、Ｔ１２が設けられている。切替回路１３には、スイッチＷ１１、Ｗ１２が設けられている。ＮチャンネルトランジスタＴ１３、Ｔ１４は、オペアンプ１１の差動段を構成することができる。ＰチャンネルトランジスタＴ１１、Ｔ１２は、バイアス電圧ＶＢＰに基づいてオペアンプ１１のバイアス量を設定することができる。ＮチャンネルトランジスタＴ１５〜Ｔ１７は、バイアス電圧ＶＢＮに基づいてオペアンプ１１のバイアス量を設定することができる。ここで、ＰチャンネルトランジスタＴ１１とＮチャンネルトランジスタＴ１３とは互いに直列に接続されている。ＰチャンネルトランジスタＴ１２とＮチャンネルトランジスタＴ１４とは互いに直列に接続されている。ＮチャンネルトランジスタＴ１５のドレインはＮチャンネルトランジスタＴ１３のソースおよびＮチャンネルトランジスタＴ１４のドレインに接続されている。ＮチャンネルトランジスタＴ１６、Ｔ１７のドレインは、切替回路１３を介してＮチャンネルトランジスタＴ１３のソースおよびＮチャンネルトランジスタＴ１４のドレインに接続されている。ＰチャンネルトランジスタＴ１１、Ｔ１２のゲートにはバイアス電圧ＶＢＰが印加される。ＮチャンネルトランジスタＴ１５〜Ｔ１７のゲートにはバイアス電圧ＶＢＮが印加される。ＮチャンネルトランジスタＴ１３のゲートには差動入力信号ＩＮＰが印加される。ＮチャンネルトランジスタＴ１４のゲートには差動入力信号ＩＮＮが印加される。ＮチャンネルトランジスタＴ１３のドレインからは差動出力信号ＯＵＴＮが出力される。ＮチャンネルトランジスタＴ１４のソースからは差動出力信号ＯＵＴＰが出力される。適応タイミング制御回路１１Ａは、制御信号ＣＳ１のレベルの変化するタイミングに基づいてスイッチＷ１１、Ｗ１２をオン／オフさせることで、オペアンプ１のテール電流ＩＡＴを一時的に増大させることができる。また、適応タイミング制御回路１１Ａは、制御信号ＣＳ２に基づいてスイッチＷ１１、Ｗ１２のオン時間またはオンされる個数を制御することで、オペアンプ１１のテール電流ＩＡＴを一時的に増大させる時間またはオペアンプ１のテール電流ＩＡＴを制御することができる。なお、適応タイミング制御回路１１Ａは、例えば、図６の適応タイミング制御回路３Ｂと同様に構成することができる。
【００２０】
図１２は、第４実施形態に係るオペアンプの各部の波形を示すタイミングチャートである。
図１２において、パルス信号Ｓが立ち上がる前は、スイッチＷ１１、Ｗ１２がオフされ、テール電流ＩＡＴがテール電流ＩＡに設定される。そして、制御信号ＣＳ１が入力されると、遅延回路４Ａにおいて制御信号ＣＳ１が遅延されることで遅延制御信号ＣＳ１ｄが生成される。そして、排他的論理和回路ＸＲにおいて、制御信号ＣＳ１と遅延制御信号ＣＳ１ｄの排他的論理和がとられることでパルス信号Ｓが生成され、切替回路１３に出力される。そして、パルス信号Ｓが切替回路１３に出力されると、スイッチＷ１１、Ｗ１２がオンされることでブースト電流ＩＡＰがＮチャンネルトランジスタＴ１６、Ｔ１７に流れる。一方、ＮチャンネルトランジスタＴ１５にはテール電流ＩＡが定常的に流れる。そして、ブースト電流ＩＡＰとテール電流ＩＡが合流することでテール電流ＩＡＴが生成される。そして、オペアンプ１において、制御信号ＣＳ１に従って差動入力信号ＩＮＰ、ＩＮＮがサンプリングされることで、差動出力信号ＯＵＴＮ、ＯＵＴＰが生成される。この時、ブースト電流ＩＡＰが供給されない時は、差動出力信号ＯＵＴＰの立ち上がりエッジおよび立ち下がりエッジは鈍った波形（図１２のＯＵＴＰの点線）になる。一方、ブースト電流ＩＡＰを供給することにより、差動出力信号ＯＵＴＰの立ち上がりエッジおよび立ち下がりエッジの波形を急峻化することができ（図１２のＯＵＴＰの実線）、セトリング特性を向上させることができる。また、パルス信号Ｓのパルス幅Ｔａｄｐを短くすることにより、消費電力を低減することができる。さらに、適応バイアス制御を実現するために、遅延回路４Ｂおよび排他的論理和回路ＸＲなどの小規模なデジタル回路を追加すればよく、レイアウト面積の増大を抑制することが可能となるとともに、複雑な回路設計を不要とすることができる。
また、制御信号ＣＳ２に基づいてインバータＶ１〜Ｖｎの段数を切り替えることにより、パルス信号Ｓのパルス幅Ｔａｄｐを変化させることができ、ブースト電流ＩＡＰの供給時間を変化させることができる。さらに、制御信号ＣＳ２に基づいてスイッチＷ１１、Ｗ１２がオンされる個数を変化させることにより、ブースト電流ＩＡＰの増大分を変化させることができる。
【００２１】
（第５実施形態）
図１３は、第５実施形態に係るΔΣ型ＡＤコンバータの概略構成を示すブロック図である。
図１３において、ΔΣ型ＡＤコンバータには、減算器２２、積分器２３、ＡＤコンバータ２４およびＤＡコンバータ２５が設けられている。減算器２２の前段にはサンプラー２１が接続されている。積分器２３には、図１のオペアンプ１およびデジタル適応制御バイアス回路２を搭載することができる。あるいは、積分器２３には、図１０のオペアンプ１１およびバイアス回路１２を搭載するようにしてもよい。この時、積分器２３には、制御信号ＣＳ１としてクロックＣＬＫが入力され、制御信号ＣＳ２としてデジタル出力ＤＯＵＴが入力される。ＡＤコンバータ２４は、量子化器として動作させることができる。ＤＡコンバータ２５は、量子化器の出力に基づいて正負が切り替えられた基準電圧ＶＦを出力するスイッチ回路として動作させることができ、１ビットＤＡコンバータを用いることができる。
そして、アナログ入力ＡＩＮがサンプラー２１に入力されることで、クロックＣＬＫに従ってアナログ入力ＡＩＮがサンプリングされ、減算器２２に入力される。また、減算器２２にはアナログ出力ＡＯＵＴ２がＤＡコンバータ２５から入力される。そして、減算器２２において、アナログ入力ＡＩＮからアナログ出力ＡＯＵＴ２が減算される。そして、積分器２３において、減算器２２の出力が積分され、その積分結果がアナログ出力ＡＯＵＴ１として出力される。そして、ＡＤコンバータ２４において、アナログ出力ＡＯＵＴ１が量子化されることでデジタル出力ＤＯＵＴが生成される。そして、ＤＡコンバータ２５において、デジタル出力ＤＯＵＴが１の時はＡＯＵＴ２＝ＶＦ、デジタル出力ＤＯＵＴが０の時はＡＯＵＴ２＝−ＶＦに設定される。この時、デジタル出力ＤＯＵＴは１または０の数列となる。この数列の１または０の出現頻度はアナログ入力ＡＩＮを再現できるように設定される。
ここで、制御信号ＣＳ１としてクロックＣＬＫを積分器２３に入力することにより、積分器２３の入力信号の変化するタイミングに従って積分器２３の駆動力を増大させることができ、消費電力の増大を抑制しつつ、積分器２３の高速化を図ることが可能となる。
【００２２】
図１４は、第５実施形態に係るΔΣ型ＡＤコンバータの各部の波形を示すタイミングチャートである。
図１４において、クロックＣＬＫに従ってアナログ入力ＡＩＮがサンプリングされ、アナログ入力ＡＩＮからアナログ出力ＡＯＵＴ２が減算される。そして、積分器２３において、その減算結果が積分されることで、アナログ出力ＡＯＵＴ１が得られる。そして、ＡＤコンバータ２４において、アナログ出力ＡＯＵＴ１が量子化されることでデジタル出力ＤＯＵＴが生成される。この時、制御信号ＣＳ１としてクロックＣＬＫを用い、制御信号ＣＳ２としてデジタル出力ＤＯＵＴを用いることができる。
【００２３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２４】
１  オペアンプ、２  デジタル適応制御バイアス回路、３Ａ  適応タイミング制御回路、４Ａ  遅延回路、ＸＲ  排他的論理和回路、Ｂ１、Ｂ２  電流源、Ｔ１、Ｔ２  Ｎチャンネルトランジスタ、Ｔ３  Ｐチャンネルトランジスタ
【図１】
2016058974.tif 000003
【図２】
2016058974.tif 000004
【図３】
2016058974.tif 000005
【図４】
2016058974.tif 000006
【図５】
2016058974.tif 000007
【図６】
2016058974.tif 000008
【図７】
2016058974.tif 000009
【図８】
2016058974.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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