(57)【要約】【課題】ＥＳＤ耐性の強化およびオン抵抗増加を抑制する。【解決手段】半導体装置は、第１半導体領域と、第１電極と、第２半導体領域と、第３半導体領域と、第２電極と、第１半導体領域の上に設けられ、第４半導体領域と、第５半導体領域と、を有する第１整流素子と、第２半導体領域が設けられておらず、且つ第１整流素子が設けられていない第１半導体領域の上に設けられ、第６半導体領域と、第７半導体領域と、を有する第２整流素子と、第１半導体領域の上側に設けられ、第３半導体領域に電気的に接続され、第１整流素子の第４半導体領域のいずれか、および第２整流素子の第６半導体領域のいずれかに電気的に接続された第３電極と、第１半導体領域の上側に設けられ、第２電極に電気的に接続され、第１整流素子のいずれか以外の第４半導体領域、および第２整流素子のいずれか以外の第６半導体領域に電気的に接続された第４電極と、を備える。【選択図】図１
2016058645.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の下に設けられた第１電極と、
前記第１半導体領域の上に選択的に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に第１絶縁膜を介して設けられた第２電極と、
前記第２半導体領域、前記第３半導体領域、前記第１絶縁膜、および前記第２電極が配置されていない前記第１半導体領域の上に第２絶縁膜を介して設けられ、第４半導体領域と、前記第４半導体領域とは導電形が異なる第５半導体領域と、が交互に配列された構造を有する第１整流素子と、
前記第２半導体領域、前記第３半導体領域、前記第１絶縁膜、および前記第２電極が配置されておらず、且つ前記第１整流素子が配置されていない前記第１半導体領域の上に前記第２絶縁膜を介して設けられ、第６半導体領域と、前記第６半導体領域とは導電形が異なる第７半導体領域と、が交互に配列された構造を有する第２整流素子と、
前記第１半導体領域の上側に設けられ、前記第３半導体領域に電気的に接続され、前記第１整流素子の前記第４半導体領域のいずれか、および前記第２整流素子の前記第６半導体領域のいずれかに電気的に接続された第３電極と、
前記第１半導体領域の上側に設けられ、前記第２電極に電気的に接続され、前記第３電極を囲み、前記第１整流素子の前記いずれか以外の前記第４半導体領域、および前記第２整流素子の前記いずれか以外の前記第６半導体領域に電気的に接続された第４電極と、
を備えた半導体装置。
【請求項２】
前記第４半導体領域および前記第６半導体領域の導電形は、第１導電形であり、前記第５半導体領域および前記第７半導体領域の導電形は、第２導電形である請求項１に記載の半導体装置。
【請求項３】
前記第４半導体領域および前記第６半導体領域の導電形は、第２導電形であり、前記第５半導体領域および前記第７半導体領域の導電形は、第１導電形である請求項１に記載の半導体装置。
【請求項４】
前記第１整流素子は、前記第２半導体領域、前記第３半導体領域、前記第１絶縁膜、および前記第２電極が配置された領域に並んで配置されている請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２整流素子は、前記第２半導体領域、前記第３半導体領域、前記第１絶縁膜、および前記第２電極が配置された領域に沿って配置されている請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第４半導体領域および前記第５半導体領域は、環状に配置されている請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第６半導体領域および前記第７半導体領域は、前記第２半導体領域、前記第３半導体領域、前記第１絶縁膜、および前記第２電極が配置された領域に沿って配置されている請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第２半導体領域、前記第３半導体領域、前記第１絶縁膜、および前記第２電極が配置された領域は、少なくとも１つの角部を有し、
前記第２整流素子は、前記角部に沿って曲がった領域を有する請求項１〜７のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置のＥＳＤ（Electro Static Discharge）対策として、半導体素子を保護するツェナーダイオードを半導体装置内に設ける技術がある。しかし、大電流がツェナーダイオードに流れ、ツェナーダイオードが破壊される可能性がある。または、ツェナーダイオードで吸収しきれなかった電流が素子側に流れ、素子が破壊される可能性がある。これらを回避するために、ツェナーダイオードのＰ／Ｎ接合面積を増加させ、そのダイナミック抵抗を下げる方法がある。
【０００３】
しかし、半導体装置のサイズの小型になるなか、Ｐ／Ｎ接合面積を単に増加させると、素子面積が減少し、半導体装置のオン抵抗の上昇を招く問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５３０９４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ＥＳＤ耐性が強化され、オン抵抗増加が抑制された半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域の下に設けられた第１電極と、前記第１半導体領域の上に選択的に設けられた第２導電形の第２半導体領域と、前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に第１絶縁膜を介して設けられた第２電極と、前記第２半導体領域、前記第３半導体領域、前記第１絶縁膜、および前記第２電極が配置されていない前記第１半導体領域の上に第２絶縁膜を介して設けられ、第４半導体領域と、前記第４半導体領域とは導電形が異なる第５半導体領域と、が交互に配列された構造を有する第１整流素子と、前記第２半導体領域、前記第３半導体領域、前記第１絶縁膜、および前記第２電極が配置されておらず、且つ前記第１整流素子が配置されていない前記第１半導体領域の上に前記第２絶縁膜を介して設けられ、第６半導体領域と、前記第６半導体領域とは導電形が異なる第７半導体領域と、が交互に配列された構造を有する第２整流素子と、前記第１半導体領域の上側に設けられ、前記第３半導体領域に電気的に接続され、前記第１整流素子の前記第４半導体領域のいずれか、および前記第２整流素子の前記第６半導体領域のいずれかに電気的に接続された第３電極と、前記第１半導体領域の上側に設けられ、前記第２電極に電気的に接続され、前記第３電極を囲み、前記第１整流素子の前記いずれか以外の前記第４半導体領域、および前記第２整流素子の前記いずれか以外の前記第６半導体領域に電気的に接続された第４電極と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）および図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。
【図２】図２は、図１（ｂ）に表す第１実施形態に係る半導体装置のＡ−Ａ’線に沿った位置での模式的断面図である。
【図３】図３は、図１（ｂ）に表す第１実施形態に係る半導体装置のＢ−Ｂ’線に沿った位置での模式的断面図である。
【図４】図４は、第１実施形態に係る半導体装置を表す模式的平面図である。
【図５】図５は、図１（ｂ）に表す第１実施形態に係る半導体装置のＣ−Ｃ’線に沿った位置での模式的断面図である。
【図６】図６は、第１実施形態に係る半導体装置を表す模式的平面図である。
【図７】図７（ａ）〜図７（ｃ）は、第１実施形態に係る半導体装置の動作を表す模式図である。
【図８】図８（ａ）は、第２実施形態の第１の例に係る半導体装置を表す模式的平面図であり、図８（ｂ）は、第２実施形態の第２の例に係る半導体装置を表す模式的平面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
図１（ａ）および図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。
【００１０】
ここで、図１（ａ）には、半導体装置１の平面レイアウトが表されている。図１（ｂ）には、半導体装置１の上面側に設けられた電極の平面レイアウトが表されている。
【００１１】
図１（ａ）に表すように、第１半導体領域２０（以下、例えば、半導体領域２０）は、第１領域１ａ（以下、例えば、活性領域１ａ）と、第２領域１ｄａ（以下、例えば、ダイオード領域１ｄａ）と、第３領域１ｄｂ（以下、例えば、ダイオード領域１ｄｂ）と、を有する。Ｚ方向から半導体装置１を眺めた場合、ダイオード領域１ｄａは、活性領域１ａに並んで配置されている。なお、Ｚ方向から眺めることを「上面視」とする。ダイオード領域１ｄｂは、活性領域１ａに沿って配置されている。活性領域１ａは少なくとも１つの角部１ｃを有している。ダイオード領域１ｄｂは、角部１ｃに沿って曲がった領域１ｄｂｃを有している。半導体領域２０は、活性領域１ａ、ダイオード領域１ｄａ、およびダイオード領域１ｄｂにおいて共有されている。
【００１２】
図１（ｂ）に表すように、活性領域１ａの上側と、ダイオード領域１ｄａの一部の上側と、ダイオード領域１ｄｂの一部の上側には、第３電極（以下、例えば、電極１１）が設けられている。電極１１は、ソース電極１１とも称される。電極１１の周りには、電極５０ｐが設けられている。電極５０ｐは、ゲートパッド５０ｐとも称される。電極５０ｐは、電極１１を囲んでいる。
【００１３】
活性領域１ａについて説明する。  
図２は、図１（ｂ）に表す第１実施形態に係る半導体装置のＡ−Ａ’線に沿った位置での模式的断面図である。  
【００１４】
活性領域１ａには、上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が設けられている。
【００１５】
例えば、活性領域１ａにおいては、半導体領域２０の下に、第１電極１０（以下、例えば、電極１０）が設けられている。半導体領域２０中の半導体領域２２は、電極１０に電気的に接続されている。電極１０は、ドレイン電極１０とも称される。半導体領域２２は、ドレイン領域２２とも称される。半導体領域２２の上には、ｎ形の半導体領域２１が設けられている。半導体領域２１の不純物濃度は、半導体領域２２の不純物濃度よりも低い。半導体領域２１は、ドリフト領域２１とも称される。半導体領域２２と、半導体領域２１とを併せて半導体領域２０とする。
【００１６】
半導体領域２０の上には、ｐ形の第２半導体領域３０（以下、例えば、半導体領域３０）が選択的に設けられている。半導体領域３０は、ベース領域３０とも称される。半導体領域３０の上には、ｎ＋形の第３半導体領域４０（以下、例えば、半導体領域４０）が選択的に設けられている。半導体領域４０は、ソース領域４０とも称される。半導体領域４０の不純物濃度は、半導体領域２１の不純物濃度よりも高い。また、半導体領域３０の上には、ｐ＋形の半導体領域３５が設けられている。半導体領域３５の不純物濃度は、半導体領域３０の不純物濃度よりも高い。
【００１７】
半導体領域２０、半導体領域３０、および半導体領域４０には、第１絶縁膜５１（以下、例えば、絶縁膜５１）を介して第２電極５０（以下、例えば、電極５０）が設けられている。電極５０は、ゲート電極５０とも称される。絶縁膜５１はゲート絶縁膜５１とも称される。電極１１は、半導体領域４０および半導体領域３５に電気的に接続されている。電極１１は、活性領域１ａに配置された半導体領域２０の上側に設けられている。電極５０は、図示しない配線を通じて電極５０ｐに電気的に接続されている。電極５０ｐは、ダイオード領域１ｄａ、１ｄｂにおける半導体領域２０の上側に設けられている。また、電極１１と、電極５０および絶縁膜５１と、の間には層間絶縁膜６０が設けられている。
【００１８】
活性領域１ａでは、半導体装置１のオン時に半導体領域３０にチャネルが形成されて、電極１１と電極１０との間に電流が流れる。
なお、一例としてｎ形ＭＯＳＦＥＴを例示したが、ｐ形ＭＯＳＦＥＴであってもよい。ｐ形ＭＯＳＦＥＴを用いても同じ効果が得られる。
【００１９】
ダイオード領域１ｄａ、１ｄｂについて説明する。  
図３は、図１（ｂ）に表す第１実施形態に係る半導体装置のＢ−Ｂ’線に沿った位置での模式的断面図である。  
図４は、第１実施形態に係る半導体装置を表す模式的平面図である。
【００２０】
図３には、図１（ｂ）のダイオード領域１ｄａおよびダイオード領域１ｄａ外の近傍におけるＢ−Ｂ’断面が表されている。  
図４には、図３のＤ−Ｄ’線の位置での第１整流素子１００（以下、例えば、整流素子１００）をＺ方向から眺めた図が表されている。上面視した場合、整流素子１００は、活性領域１ａに並んで配置されている。整流素子１００は、半導体領域２０上において、半導体領域３０、半導体領域４０、絶縁膜５１、および電極５０が配置された領域とは別の領域に配置されている。整流素子１００は、半導体領域３０、半導体領域４０、絶縁膜５１、および電極５０が配置された領域に、並んで配置されている。
【００２１】
半導体装置１においては、整流素子１００がダイオード領域１ｄａにおける半導体領域２０上に第２絶縁膜６１（以下、例えば、絶縁膜６１）を介して設けられている（図３）。つまり、整流素子１００は、第２半導体領域３０が設けられていない半導体領域２０の上に絶縁膜６１を介して設けられている。ここで、整流素子１００は、交互に配列されたｐ＋形の半導体領域とｎ＋形の半導体領域とによって双方向のツェナーダイオードを構成している。
【００２２】
整流素子１００においては、ｎ＋形の半導体領域１０１の周りにｐ＋形の半導体領域１０２が設けられている。ｐ＋形の半導体領域１０２の周りには、ｎ＋形の半導体領域１０３が設けられている。ｎ＋形の半導体領域１０３の周りには、ｐ＋形の半導体領域１０４が設けられている。ｐ＋形の半導体領域１０４の周りには、ｎ＋形の半導体領域１０５が設けられている（図４）。
【００２３】
また、半導体領域１０２〜１０５は、環状に配置されている。このような環状の配置によって、整流素子１００におけるＰ／Ｎ接合面積は大きくなる。
【００２４】
また、このような環状の配置によって、半導体領域１０２〜１０５には終端が無くなる。終端が存在すると、その角部に電界が集中し、整流素子が破損する可能性がある。半導体領域１０２〜１０５には終端が無いため、このような破損が回避される。
【００２５】
また、ｎ＋形の半導体領域１０１、１０３、１０５を第４半導体領域、ｐ＋形の半導体領域１０２、１０４を第５半導体領域とした場合、整流素子１００は、ｎ＋形の第４半導体領域と、第４半導体領域とは導電形が異なるｐ＋形の第５半導体領域と、が交互に配列された構造を有している。
【００２６】
例えば、ｎ＋形／ｐ＋形／ｎ＋形／ｐ＋形／ｎ＋形のツェナーダイオードを用いた場合、電極１１は、整流素子１００のいずれかの第４半導体領域にコンタクト領域１１ｃを通じて電気的に接続されている。電極５０ｐは、整流素子１００の上記いずれかの第４半導体領域以外の第４半導体領域にコンタクト領域５０ｃを通じて電気的に接続されている。
【００２７】
例えば、ｎ＋形の半導体領域１０１、１０３、１０５の中、半導体領域１０５が電極１１にコンタクト領域１１ｃを通じて電気的に接続されている。また、ｎ＋形の半導体領域１０５以外の半導体領域１０１、１０３の中、半導体領域１０１が電極５０ｐにコンタクト領域５０ｃを通じて電気的に接続されている。
【００２８】
整流素子１００と電極５０ｐとの間には、層間絶縁膜６２、６３、６４が設けられている。整流素子１００と電極１１との間には、層間絶縁膜６４、６５が設けられている。なお、整流素子１００において、ｐ＋形の半導体領域の数とｎ＋形の半導体領域の数とは図示した数に限定されない。
また、図３および図４には、ｎ＋形／ｐ＋形／ｎ＋形／ｐ＋形／ｎ＋形のツェナーダイオードが例示されているが、ｐ＋形／ｎ＋形／ｐ＋形／ｎ＋形／ｐ＋形のツェナーダイオードでもよい。
【００２９】
図５は、図１（ｂ）に表す第１実施形態に係る半導体装置のＣ−Ｃ’線に沿った位置での模式的断面図である。  
図６は、第１実施形態に係る半導体装置を表す模式的平面図である。
【００３０】
図５には、図１（ｂ）のダイオード領域１ｄｂおよびダイオード領域１ｄｂ外の近傍におけるＣ−Ｃ’断面が表されている。  
図６には、ダイオード領域１ｄｂに設けられた第２整流素子２００（以下、例えば、整流素子２００）をＺ方向から眺めた図が表されている。ここで、整流素子２００は、交互に配列されたｐ＋形の半導体領域とｎ＋形の半導体領域とによって双方向のツェナーダイオードを構成している。上面視した場合、整流素子２００は、活性領域１ａに沿って配置されている。整流素子２００は、半導体領域２０上において、活性領域１ａが配置された領域ではなく、且つ整流素子１００が配置されていない領域に配置されている。整流素子２００は、半導体領域３０、半導体領域４０、絶縁膜５１、および電極５０が配置された領域に、沿うように配置されている。また、整流素子２００は、活性領域１ａの角部１ｃに沿って曲がった領域を有している。
【００３１】
半導体装置１においては、整流素子２００がダイオード領域１ｄｂにおける半導体領域２０上に絶縁膜６１を介して設けられている（図５）。つまり、整流素子２００は、半導体領域３０が設けられておらず、且つ整流素子１００が設けられていない半導体領域２０の上に絶縁膜６１を介して設けられている。
【００３２】
整流素子２００においては、ｎ＋形の半導体領域２０１の両側にｐ＋形の半導体領域２０２とｐ＋形の半導体領域２０３とが設けられている。ｐ＋形の半導体領域２０２は、ｎ＋形の半導体領域２０１とｎ＋形の半導体領域２０４とによって挟まれている。ｐ＋形の半導体領域２０３は、ｎ＋形の半導体領域２０１とｎ＋形の半導体領域２０５とによって挟まれている（図６）。
【００３３】
ここで、ｎ＋形の半導体領域２０１、２０４、２０５を第６半導体領域、ｐ＋形の半導体領域２０２、２０３を第７半導体領域とした場合、整流素子２００は、ｎ＋形の第６半導体領域と、第６半導体領域とは導電形が異なるｐ＋形の第７半導体領域と、が交互に配列された構造を有している。また、半導体領域２０１、２０４、２０５および半導体領域２０２、２０３は、活性領域１ａに沿って配置されている。
【００３４】
例えば、ｎ＋形／ｐ＋形／ｎ＋形／ｐ＋形／ｎ＋形のツェナーダイオードを用いた場合、電極１１は、整流素子２００のいずれかの第６半導体領域にコンタクト領域１１ｃを通じて電気的に接続されている。電極５０ｐは、整流素子２００の上記いずれかの第６半導体領域以外の第６半導体領域にコンタクト領域５０ｃを通じて電気的に接続されている。
【００３５】
例えば、ｎ＋形の半導体領域２０１、２０４、２０５の中、半導体領域２０４が電極１１にコンタクト領域１１ｃを通じて電気的に接続されている。また、ｎ＋形の半導体領域２０４以外の半導体領域２０１、２０５の中、半導体領域２０５が電極５０ｐにコンタクト領域５０ｃを通じて電気的に接続されている。
【００３６】
整流素子２００と電極５０ｐとの間には、層間絶縁膜６６、６７が設けられている。整流素子２００と電極１１との間には、層間絶縁膜６７、６８が設けられている。なお、整流素子２００において、ｐ＋形の半導体領域の数とｎ＋形の半導体領域の数とは図示した数に限定されない。
また、図５および図６には、ｎ＋形／ｐ＋形／ｎ＋形／ｐ＋形／ｎ＋形のツェナーダイオードが例示されているが、ｐ＋形／ｎ＋形／ｐ＋形／ｎ＋形／ｐ＋形のツェナーダイオードであってもよい（後述）。
【００３７】
実施形態に係る半導体領域の材料は、例えば、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）等である。電極１０、１１、５０ｐ、およびコンタクト領域の材料は、例えば、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、チタン（Ｔｉ）等の少なくともいずれかの金属である。電極５０の材料は、不純物元素が導入された半導体（例えば、ポリシリコン）、もしくは金属（例えば、タングステン）を含む。また、実施形態に係る「絶縁膜」は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）等を含む。
【００３８】
また、実施形態では、ｎ＋形、ｎ形を「第１導電形」と呼称し、ｐ＋形、ｐ形を「第２導電形」と呼称してもよい。また、ｎ＋形、ｎ形の順で、不純物濃度が低くなっていることを意味し、ｐ＋形、ｐ形の順で、不純物濃度が低くなっていることを意味する。
【００３９】
ｎ＋形、ｎ形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等があげられる。ｐ＋形、ｐ形の不純物元素としては、例えば、ホウ素（Ｂ）等があげられる。
【００４０】
図７（ａ）〜図７（ｃ）は、第１実施形態に係る半導体装置の動作を表す模式図である。
【００４１】
図７（ａ）〜図７（ｃ）には、ゲートパッド５０ｐ（Ｇ）、ソース電極１１（Ｓ）、およびドレイン電極１０（Ｄ）が表示されている。半導体装置１においては、ゲートパッド５０ｐとソース電極１１との間が整流素子１００を経由して接続されている。また、半導体装置１においては、ゲートパッド５０ｐとソース電極１１との間が整流素子２００を経由して接続されている。すなわち、ゲートパッド５０ｐとソース電極１１との間に、複数の整流素子１００、２００が並列になって接続されている。
【００４２】
また、図７（ａ）〜図７（ｃ）には、一例として、ｎ＋形半導体領域／ｐ＋形半導体領域／ｎ＋形半導体領域で構成された整流素子１００、ｎ＋形半導体領域／ｐ＋形半導体領域／ｎ＋形半導体領域で構成された整流素子２００が例示されている。ここで、整流素子１００は、ダイオードＡとダイオードＢとを有している。整流素子２００は、ダイオードＡ’とダイオードＢ’とを有している。ダイオードＡ、Ｂ、Ａ’、Ｂ’のそれぞれは、ツェナーダイオードである。
【００４３】
半導体装置１を動作させるには、ソース電極１１にグランド電位が印加され、ドレイン電極１０に所定の電位が印加される。そして、ＭＯＳＦＥＴのオン動作では、ゲート電極５０に閾値電位（Ｖｔｈ）以上の電位が印加される。閾値電位以上の電位は、図７（ａ）に表されるように、例えば、正電位である。ここで、ＭＯＳＦＥＴは、ｎ形ＭＯＳＦＥＴである。
【００４４】
オン状態では、ソース電極１１の電位に対して、ゲートパッド５０ｐの電位は、数（Ｖ）〜数１０（Ｖ）になっている。この際、整流素子１００中のダイオードＡには、逆バイアスが印加されている。また、整流素子２００中のダイオードＡ’には、逆バイアスが印加されている。このため、ゲートパッド５０ｐとソース電極１１との間には電流が流れない。すなわち、ゲートパッド５０ｐとソース電極１１とは絶縁されている。
【００４５】
また、オフ状態では、ゲートパッド５０ｐの電位は、例えば、ソース電極１１の電位と略等しい。このため、ゲートパッド５０ｐとソース電極１１との間には電流が流れない。このように、半導体装置１は、オンオフ動作をする。
【００４６】
一方、図７（ｂ）のように、例えば、静電気等によってゲートパッド５０ｐにサージ等の過剰の負電位が印加された場合は、ダイオードＡにおいて順バイアスが印加され、ダイオードＢにおいてツェナーダイオードの降伏電圧以下の逆バイアスが印加される。この際、ダイオードＡ’においても順バイアスが印加され、ダイオードＢ’においてツェナーダイオードの降伏電圧以下の逆バイアスが印加される。これにより、ゲートパッド５０ｐに供給された負電荷は、速やかに整流素子１００、２００を通じてソース電極１１に排出される。つまり、負電荷は、順バイアスが印加されたダイオード内を流れた後、降伏電圧以下の逆バイアスが印加されたツェナーダイオード内で漏れ電流となってソース電極１１に排出される。
【００４７】
また、図７（ｃ）のように、例えば、ゲートパッド５０ｐにサージ等の過剰の正電位が印加された場合は、ダイオードＢにおいて順バイアスが印加され、ダイオードＡにおいてツェナーダイオードの降伏電圧以下の逆バイアスが印加される。この際、ダイオードＢ’において順バイアスが印加され、ダイオードＡ’においてツェナーダイオードの降伏電圧以下の逆バイアスが印加される。これにより、ゲートパッド５０ｐに供給された正電荷は、速やかに整流素子１００、２００を通じてソース電極１１に排出される。つまり、正電荷は、降伏電圧以下の逆バイアスが印加されたツェナーダイオード内を流れた後、順バイアスが印加されたダイオードを経由してソース電極１１に排出される。
なお、図７には、ｎ＋形半導体領域／ｐ＋形半導体領域／ｎ＋形半導体領域のツェナーダイオードが例示されているが、ｐ＋形半導体領域／ｎ＋形半導体領域／ｐ＋形半導体領域のツェナーダイオードでも、ゲートパッド５０ｐに供給された負電荷および正電荷が速やかにソース電極１１に排出される。
【００４８】
半導体装置のＥＳＤ対策では、ツェナーダイオードのＰ／Ｎ接合面積を増加させ、ツェナーダイオードの能力そのものを向上させる方法がある。しかし、この方法では、半導体装置の小型化を図る際に、活性領域の占有面積が減少してしまう。これにより、半導体装置のオン抵抗が上昇する可能性がある。
【００４９】
これに対して、第１実施形態では、活性領域１ａの占有面積を略変えることなく、整流素子１００の他に、活性領域１ａに沿って整流素子２００を配置している。つまり、活性領域１ａに沿った位置を未使用領域とせず、この位置に整流素子２００を配置している。
【００５０】
従って、活性領域１ａの占有面積は、略変わることなく、電極１１と電極５０ｐとの間に複数の整流素子１００、２００が並列に接続されたことになる。また、整流素子２００において、半導体領域２０１〜２０５は、活性領域１ａに沿って配置されているので、整流素子２００のＰ／Ｎ接合面積は大きくなる。
【００５１】
これにより、半導体装置のオン抵抗は上昇せず、ツェナー電流を複数の整流素子１００、２００に分散して流すことができる。さらに、整流素子１００、２００のＰ／Ｎ接合面積は大きいことから、整流素子１００、２００の耐性は高くなっている。
【００５２】
このように、半導体装置１ではゲートパッド５０ｐが過電圧から確実に保護される。つまり、半導体装置１は、ゲートパッド５０ｐに過電圧が印加される環境に置かれても、安定してオンオフ動作をする。
【００５３】
また、半導体装置１では、整流素子１００の中央に位置する半導体領域１０１をツェナーダイオードの一部とし、未使用領域にしていない。また、ダイオード領域１ｄｂ上の電極５０ｐ（ゲートパッド５０ｐ）には、ボンディングワイヤが接合できるほどの十分な面積が確保されている。
【００５４】
なお、ゲートパッド５０ｐを過電圧から保護する手段として、ゲート電極に過電圧が印加されない制御回路を設ける手法、半導体装置自体の絶縁耐量の能力を上げる手法が考えられる。
【００５５】
しかし、制御回路を増設する手法はコスト上昇を招来する。あるいは、制御回路が増設されると、装置のサイズが大きくなる場合がある。また、半導体装置自体の絶縁耐量の能力を上げる手法は、大幅なサイズ変更や材料変更が要求される場合がある。第１実施形態では、このような制御回路、サイズ変更、材料変更を要しない。
なお、上記の作用は、ｎ＋形／ｐ＋形／ｎ＋形／ｐ＋形／ｎ＋形のツェナーダイオードを用いた例が示されているが、ｐ＋形／ｎ＋形／ｐ＋形／ｎ＋形／ｐ＋形のツェナーダイオードを用いてもよい。
【００５６】
つまり、電極１０は、半導体領域２０の上側に設けられ、半導体領域４０に電気的に接続されている。そして、電極１０は、整流素子１００の第４半導体領域のいずれか、および整流素子２００の第６半導体領域のいずれかに電気的に接続されている。
また、第４電極５０ｐは、半導体領域２０の上側に設けられ、第２電極５０に電気的に接続されている。さらに、第４電極５０ｐは、第３電極１１を囲んでいる。そして、第４電極５０ｐは、整流素子１００の上記いずれか以外の第４半導体領域、および整流素子２００の上記いずれか以外の第６半導体領域に電気的に接続されている。
【００５７】
ここで、ｎ＋形／ｐ＋形／ｎ＋形／ｐ＋形／ｎ＋形のツェナーダイオードを用いた場合は、第４半導体領域および第６半導体領域の導電形は、ｎ＋形であり、第５半導体領域および第７半導体領域の導電形は、ｐ＋形である。
一方、ｐ＋形／ｎ＋形／ｐ＋形／ｎ＋形／ｐ＋形のツェナーダイオードを用いた場合は、第４半導体領域および第６半導体領域の導電形は、ｐ＋形であり、第５半導体領域および第７半導体領域の導電形は、ｎ＋形である。
【００５８】
（第２実施形態）  
図８（ａ）は、第２実施形態の第１の例に係る半導体装置を表す模式的平面図であり、図８（ｂ）は、第２実施形態の第２の例に係る半導体装置を表す模式的平面図である。
【００５９】
ダイオード領域１ｄｂにおいては、図８（ａ）に表す半導体装置２Ａのように、領域１ｄｂｃが１つであってもよい。また、ダイオード領域１ｄｂにおいては、図８（ｂ）に表す半導体装置２Ｂのように、複数に分離されてもよい。このようなダイオード領域の配置によっても、第１実施形態と同じ効果を奏する。
【００６０】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００６１】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１、２Ａ、２Ｂ  半導体装置、  １ｄａ  第２領域、  １ｄｂ  第３領域、  １ａ  第１領域、  １ｃ  角部、  １ｄｂｃ  領域、  １０  第１電極、  １１  第３電極、  １１ｃ  コンタクト領域、  ２０  第１半導体領域、  ２１  半導体領域（ドリフト領域）、  ２２  半導体領域（ドレイン領域）、  ３０  第２半導体領域、  ３５  半導体領域、  ４０  第３半導体領域、  ５０  第２電極、  ５０ｃ  コンタクト領域、  ５０ｐ  第４電極、  ５１  第１絶縁膜、  ６０、６２、６３、６４、６５、６６、６７  層間絶縁膜、  ６１  絶縁膜、  １００  第１整流素子、  １０１、１０３、１０５  第４半導体領域、  １０２、１０４  第５半導体領域、  ２００  第２整流素子、  ２０１、２０４、２０５  第６半導体領域、  ２０２、２０３  第７半導体領域
【図２】
2016058645.tif 000003
【図３】
2016058645.tif 000004
【図４】
2016058645.tif 000005
【図５】
2016058645.tif 000006
【図６】
2016058645.tif 000007
【図７】
2016058645.tif 000008
【図８】
2016058645.tif 000009
【図１】
2016058645.tif 000010