(57)【要約】【課題】高周波スイッチング用途で用いられる半導体素子の活性領域を減らさずに、内蔵ゲート抵抗に大電流が流れた場合の発熱を抑制する技術を提供する。【解決手段】本発明は、フィールド絶縁膜６と、内蔵ゲート抵抗８と、層間絶縁膜７と、ゲート配線（２０）と、ゲート外部接続電極２１とを備える。内蔵ゲート抵抗は、フィールド絶縁膜の上面に形成される。層間絶縁膜は、内蔵ゲート抵抗を覆って形成される。層間絶縁膜の厚さは、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域の少なくとも一部が、他の領域よりも薄い。【選択図】図１７
2016058466.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面に形成される、第１導電型のドリフト層と、
前記ドリフト層の表層に形成される、第２導電型のウェル領域と、
前記ドリフト層の上面に形成されるゲート絶縁膜と、
前記ゲート絶縁膜の上面に形成されるゲート電極と、
セル領域における前記ウェル領域の表層に部分的に形成される、第１導電型のソース領域と、
前記セル領域を平面視で囲む終端領域において、前記ウェル領域の上面に形成されるフィールド絶縁膜と、
前記フィールド絶縁膜の上面に形成される内蔵ゲート抵抗と、
前記内蔵ゲート抵抗を覆って形成される層間絶縁膜と、
前記セル領域側において、前記内蔵ゲート抵抗の上面における前記層間絶縁膜を部分的に覆い、かつ、前記層間絶縁膜に設けられる第１ゲートコンタクトホールを介して前記内蔵ゲート抵抗と電気的に接続されるゲート配線と、
前記終端領域側において、前記内蔵ゲート抵抗の上面における前記層間絶縁膜を部分的に覆い、かつ、前記層間絶縁膜に設けられる第２ゲートコンタクトホールを介して前記内蔵ゲート抵抗と電気的に接続されるゲート外部接続電極とを備え、
前記ゲート配線と前記ゲート外部接続電極とは、互いに離間して設けられ、
前記層間絶縁膜の厚さは、前記第１ゲートコンタクトホールと前記第２ゲートコンタクトホールとの間の領域の少なくとも一部が、他の領域よりも薄い、
炭化珪素半導体装置。
【請求項２】
前記第１ゲートコンタクトホールと前記第２ゲートコンタクトホールとの間の領域の前記層間絶縁膜の厚さは、２０ｎｍ以上２００ｎｍ以下である、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１ゲートコンタクトホールと前記第２ゲートコンタクトホールとの間の領域の前記層間絶縁膜は、他の領域よりも熱伝導度が高い、
請求項１に記載の炭化珪素半導体装置。
【請求項４】
前記層間絶縁膜の前記第１ゲートコンタクトホールと前記第２ゲートコンタクトホールとの間の領域は、他の領域よりも熱伝導度が高い層と他の領域と同じ熱伝導度である層との積層構造である、
請求項１に記載の炭化珪素半導体装置。
【請求項５】
前記第１ゲートコンタクトホールと前記第２ゲートコンタクトホールとの間の領域の前記層間絶縁膜のうち、他の領域と同じ熱伝導度である層の厚さは、２０ｎｍ以上２００ｎｍ以下である、
請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記内蔵ゲート抵抗の上面における前記層間絶縁膜を覆う前記ゲート外部接続電極を部分的に覆う絶縁保護膜をさらに備える、
請求項１から５のうちのいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記内蔵ゲート抵抗の上面における前記層間絶縁膜を覆う前記ゲート外部接続電極全体を覆う絶縁保護膜をさらに備える、
請求項１から５のうちのいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
前記絶縁保護膜及び露出した前記ゲート外部接続電極を覆う放熱部材をさらに備える、
請求項６又は７に記載の炭化珪素半導体装置。
【請求項９】
前記第１ゲートコンタクトホールと前記第２ゲートコンタクトホールとの間の領域は、前記第１ゲートコンタクトホールからの距離、及び、前記第２ゲートコンタクトホールからの距離が少なくとも１０μｍ以上である範囲で、他の領域よりも薄い、
請求項１から８のうちのいずれか１項に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置に関するものである。
【背景技術】
【０００２】
インバーターなどのパワーエレクトロニクス機器の省エネ化のため、それに用いるｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）、ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ−ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）、ＰｉＮダイオード、又は、Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ｄｉｏｄｅ（ＳＢＤ）などの電力用半導体素子の低損失化が求められている。そのため、半導体素子材料として、従来の珪素（Ｓｉ）を用いた半導体素子よりも絶縁破壊が生じる電位が高く、そのために素子厚みを薄くして損失低減を図ることのできる炭化珪素（ＳｉＣ）を用いた半導体素子の開発が進められている。
【０００３】
ＩＧＢＴ又はＭＯＳＦＥＴなどのゲート構造を有する半導体装置の誤作動及び発振防止のために、外付けゲート抵抗が接続されることがある。一方で、部品点数を減らして小型化するために、チップ内部にゲート抵抗が作りこまれる（以下これを内蔵ゲート抵抗と呼ぶ）こともある（例えば、特許文献１及び特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−８３９６４号公報
【特許文献２】特開２００３−１９７９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、この内蔵ゲート抵抗のチップ内での占有面積が十分でない場合、スイッチング時にゲート容量を介したパルス状の充放電電流によって内蔵ゲート抵抗が発熱し、素子特性又は素子信頼性に悪影響を及ぼす場合があった。
【０００６】
ＳｉＣ−ＭＯＳＦＥＴのような、数十ｋＨｚを超える高周波用途で用いられるパワーデバイスの場合、スイッチング周波数が高くなるため、ゲート容量を介した充放電の回数が多くなる。よって、内蔵ゲート抵抗の占有面積が十分でない場合の内蔵ゲート抵抗の発熱はより大きくなることが考えられる。内蔵ゲート抵抗の放熱が十分に行われずに蓄熱による温度上昇が発生すれば、内蔵ゲート抵抗値の増加が懸念される。
【０００７】
一般に、ＳｉＣデバイスは従来のＳｉデバイスの動作周波数以上で用いられるため、１回のスイッチングで発生する熱量が多い場合、放熱時間が十分に確保されずに蓄熱の影響が大きくなってしまう可能性が高い。特許文献１に示されるような構造のデバイスである場合、内蔵ゲート抵抗の発熱を抑制するためには、内蔵ゲート抵抗の占有面積を大きくし（すなわち、素子の活性領域の割合を減らして）、内蔵ゲート抵抗に流れる電流密度を十分小さくしなければならない。また、特許文献２に示されるような構造のデバイスである場合、ゲートパッドと内蔵ゲート抵抗とが重なって配置されるため、素子の活性領域を減らさずに内蔵ゲート抵抗の発熱を抑制する効果は得られるものの、内蔵ゲート抵抗の占有面積がゲートパッドの面積以下であるため、内蔵ゲート抵抗の占有面積を大きくするためには、活性領域を犠牲にしてゲートパッド領域を確保する必要がある。また、内蔵ゲート抵抗に流れる電流密度が大きい場合には、ゲート外周配線とゲート外部接続電極との間のアルミニウム電極がない領域において、局所的に大きな発熱ピークが発生してしまうといった課題もあった。
【０００８】
本発明は、上記のような問題を解決するためになされたものであり、高周波スイッチング用途で用いられる半導体素子の活性領域を減らさずに、内蔵ゲート抵抗に大電流が流れた場合の発熱を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に関する炭化珪素半導体装置は、半導体基板の上面に形成される、第１導電型のドリフト層と、前記ドリフト層の表層に形成される、第２導電型のウェル領域と、前記ドリフト層の上面に形成されるゲート絶縁膜と、前記ゲート絶縁膜の上面に形成されるゲート電極と、セル領域における前記ウェル領域の表層に部分的に形成される、第１導電型のソース領域と、前記セル領域を平面視で囲む終端領域において、前記ウェル領域の上面に形成されるフィールド絶縁膜と、前記フィールド絶縁膜の上面に形成される内蔵ゲート抵抗と、前記内蔵ゲート抵抗を覆って形成される層間絶縁膜と、前記セル領域側において、前記内蔵ゲート抵抗の上面における前記層間絶縁膜を部分的に覆い、かつ、前記層間絶縁膜に設けられる第１ゲートコンタクトホールを介して前記内蔵ゲート抵抗と電気的に接続されるゲート配線と、前記終端領域側において、前記内蔵ゲート抵抗の上面における前記層間絶縁膜を部分的に覆い、かつ、前記層間絶縁膜に設けられる第２ゲートコンタクトホールを介して前記内蔵ゲート抵抗と電気的に接続されるゲート外部接続電極とを備え、前記ゲート配線と前記ゲート外部接続電極とは、互いに離間して設けられ、前記層間絶縁膜の厚さは、前記第１ゲートコンタクトホールと前記第２ゲートコンタクトホールとの間の領域の少なくとも一部が、他の領域よりも薄い。
【発明の効果】
【００１０】
本発明の上記態様によれば、層間絶縁膜の厚さが、第１ゲートコンタクトホールと第２ゲートコンタクトホールとの間の領域の少なくとも一部で他の領域よりも薄いため、当該厚さの薄い領域を介する、内蔵ゲート抵抗からゲート配線及びゲート外部接続電極への放熱が促進される。よって、高周波スイッチング用途で用いられる半導体素子の活性領域を減らさずに、内蔵ゲート抵抗に大電流が流れた場合の発熱を抑制することができる。
【００１１】
本発明の目的、特徴、局面、及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
【図面の簡単な説明】
【００１２】
【図１】実施形態に関する炭化珪素ＭＯＳＦＥＴの構造を示す上面図である。
【図２】実施形態に関する炭化珪素ＭＯＳＦＥＴの、内蔵ゲート抵抗周辺部分の断面模式図である。
【図３】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図４】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図５】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図６】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図７】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図８】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図９】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図１０】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図１１】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図１２】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図１３】実施形態に関する炭化珪素ＭＯＳＦＥＴの製造方法について説明するための図である。
【図１４】溝領域と絶縁熱伝導層とが備えられていない、内蔵ゲート抵抗を有する炭化珪素ＭＯＳＦＥＴの断面模式図である。
【図１５】図１４に示された構成の場合の、内蔵ゲート抵抗中の発熱分布のシミュレーション結果を示す図である。
【図１６】実施形態に関する構成の場合の、内蔵ゲート抵抗中の発熱分布のシミュレーション結果を示す図である。
【図１７】実施形態に関する炭化珪素ＭＯＳＦＥＴの、内蔵ゲート抵抗周辺部分の断面模式図である。
【図１８】実施形態に関する炭化珪素ＭＯＳＦＥＴの、内蔵ゲート抵抗周辺部分の断面模式図である。
【図１９】実施形態に関する炭化珪素ＭＯＳＦＥＴの構造を示す上面図である。
【図２０】実施形態に関する炭化珪素ＭＯＳＦＥＴの構造を示す上面図である。
【発明を実施するための形態】
【００１３】
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
【００１４】
また、以下の説明では、「上」、「下」、「側」、「底」、「表」又は「裏」などの特定の位置及び方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
【００１５】
＜第１実施形態＞
＜構成＞
図１は、本実施形態に関する半導体装置としての炭化珪素ＭＯＳＦＥＴの構造を示す上面図である。
【００１６】
図１に示されるように、半導体チップ２４の上面には、内蔵ゲート抵抗８、ソース電極１７、ソースパッド１８、ゲート外周配線２０、ゲート外部接続電極２１及びゲートパッド２２が形成される。また、これらを平面視で囲んで、耐圧終端領域２５が形成される。
【００１７】
絶縁保護膜が開口し、ソース電極１７が露出している部分がソースパッド１８であり、絶縁保護膜が開口し、ゲート外部接続電極２１が露出している部分がゲートパッド２２である。ゲートパッド２２は、半導体チップ２４の一辺の中央近傍に配置される。
【００１８】
ゲート外周配線２０は、ソース電極１７の周りを囲んで配置される。ソースパッド１８の下には、ＭＯＳＦＥＴの複数のユニットセルが並列配置される。
【００１９】
図２は、図１に示される炭化珪素ＭＯＳＦＥＴの、Ａ−Ａ’間の断面で見た場合の内蔵ゲート抵抗周辺部分の断面模式図である。図２に示されるように、当該ＭＯＳＦＥＴは、第１導電型（ｎ型）の炭化珪素半導体基板１の上面に、エピタキシャル成長されたドリフト層２が形成される。炭化珪素半導体基板１の上面の反対側の面である下面側には、ドレイン電極５が形成される。
【００２０】
ドリフト層２の表層において、第２導電型（ｐ型）のウェル領域３ａ及び第２導電型（ｐ型）の３ｂがそれぞれ選択的に形成される。
【００２１】
ＭＯＳＦＥＴの各ユニットセルに形成されるウェル領域３ｂの表層には、第２導電型の高濃度ウェル領域１４と、高濃度ウェル領域１４を平面視において囲む第１導電型のソース領域１５とが、それぞれ選択的に形成される。
【００２２】
第１導電型のソース領域１５の上面の一部及び第２導電型の高濃度ウェル領域１４の上面に、オーミック接触を形成するようにソースオーミック電極１１が形成される。そして、層間絶縁膜７を開口して形成されたソースコンタクトホール１６を介して、ソース電極１７と接続される。
【００２３】
ゲート電極１３は、ドリフト層２上において、ウェル領域３ａ上及びソース領域１５上にわたって、ゲート絶縁膜１２を介して形成される。ゲート電極１３の上には、層間絶縁膜７が形成される。
【００２４】
ソース領域１５が形成されないウェル領域３ａ（終端領域側のウェル領域）の上面には、ユニットセル側のゲート絶縁膜１２と終端領域側のフィールド絶縁膜６とが形成される。これらのゲート絶縁膜１２及びフィールド絶縁膜６を部分的に覆って、内蔵ゲート抵抗８が形成される。内蔵ゲート抵抗８は、ゲート電極１３と電気的に接続される。
【００２５】
内蔵ゲート抵抗８の一部、ゲート電極１３及び終端領域側のフィールド絶縁膜６を覆って層間絶縁膜７が形成される。内蔵ゲート抵抗８を覆う領域の一部には、絶縁熱伝導層１０が形成される。絶縁熱伝導層１０は、層間絶縁膜７よりも熱伝導度が高い。絶縁熱伝導層１０は、層間絶縁膜７を内蔵ゲート抵抗８が露出するまで除去することによってゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間に形成される溝領域９に設けられる。
【００２６】
ここで、絶縁熱伝導層１０は、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域以外の層間絶縁膜７よりも厚さの薄い層間絶縁膜であり、かつ、熱伝導度が、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域以外の層間絶縁膜７よりも高い層間絶縁膜であると捉えることもできる。
【００２７】
内蔵ゲート抵抗８の上面における層間絶縁膜を部分的に覆い、かつ、内蔵ゲート抵抗８とゲートコンタクトホール１９ａを介して電気的に接続されるゲート外周配線２０が形成される。ゲート外周配線２０は、溝領域９の端部における層間絶縁膜７及び絶縁熱伝導層１０を覆う。
【００２８】
内蔵ゲート抵抗８の上面における層間絶縁膜を部分的に覆い、かつ、内蔵ゲート抵抗８とゲートコンタクトホール１９ｂを介して電気的に接続されるゲート外部接続電極２１が形成される。ゲート外部接続電極２１は、溝領域９の終端領域側における層間絶縁膜７及び絶縁熱伝導層１０を覆う。また、ゲート外部接続電極２１を覆う絶縁保護膜２３が形成され、絶縁保護膜２３に覆われない部分のゲート外部接続電極２１はゲートパッド２２となる。図２においては、絶縁保護膜２３が、ゲート外部接続電極２１のうちの、内蔵ゲート抵抗８の上面における層間絶縁膜を覆う領域全体を覆って形成されているため、ゲートパッド２２の下方には、内蔵ゲート抵抗８が形成されていない。
【００２９】
ゲート電極１３は、内蔵ゲート抵抗８を介してゲート外周配線２０と接続される。よって、外部制御回路からゲートパッド２２へ印加されたゲート電圧は、内蔵ゲート抵抗８を介して各ＭＯＳＦＥＴのユニットセルのゲート電極１３へ伝達される。
【００３０】
＜製造方法＞
次に、本実施形態に関する半導体装置である炭化珪素ＭＯＳＦＥＴの製造方法について、図３から図１３を参照しつつ説明する。
【００３１】
まず、図３に示されるように、面方位が（０００１）であり、４Ｈのポリタイプを有し、不純物濃度が１×１０１９ｃｍ−３程度にドーピングされたｎ型の炭化珪素半導体基板１を準備する。炭化珪素半導体基板１の厚みは、５０μｍ以上５００μｍ以下の範囲までが用いられる。
【００３２】
次に、化学気相成長（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）法により、耐圧仕様に応じて不純物濃度が５×１０１４ｃｍ−３以上１×１０１８ｃｍ−３以下、厚みが４μｍ以上１５０μｍ以下のドリフト層２をエピタキシャル成長させる。
【００３３】
次に、図４に示されるように、ドリフト層２の表面に写真製版処理によってレジストマスクを形成した後、ドリフト層２の表面側からアルミニウム又はホウ素などのｐ型の不純物イオンを注入する。これにより、ｐ型のウェル領域３ａ、ウェル領域３ｂ及び耐圧終端領域２５（図示せず）を形成する。イオン注入する不純物濃度は、１×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下の範囲で、かつ、ドリフト層２のｎ型の不純物濃度を超えるものとする。また、ｐ型の不純物イオン注入深さは、ドリフト層２の厚さを超えない０．２μｍ以上３μｍ以下程度とする。
【００３４】
次に、図５に示されるように、ドリフト層２の表面に写真製版処理によってレジストマスクを形成した後、ドリフト層２の表面側から窒素又はリンなどのｎ型の不純物イオンを注入する。これにより、ｐ型のウェル領域３ｂ内にｎ型のソース領域１５を形成する。イオン注入する不純物濃度は、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の範囲で、かつ、ｐ型のウェル領域３ｂの不純物濃度を超えるものとする。また、ｎ型の不純物濃度のイオン注入深さは、ｐ型のウェル領域３ｂの厚さよりも浅いものとする。
【００３５】
次に、図６に示されるように、ドリフト層２の表面に写真製版処理によって、レジスト又は二酸化珪素膜マスクを形成した後、ドリフト層２の表面側から、アルミニウム又はホウ素などのウェル領域３ａ及びウェル領域３ｂよりも高濃度なｐ型の不純物イオンを注入する。これにより、ｐ型のウェル領域３ｂとソース電極１７との良好な接続を得るための、高濃度ウェル領域１４を形成する。この時のイオン注入温度は１５０℃以上であることが好ましく、これによりシート抵抗の低い高濃度ウェル領域１４を形成することができる。ｐ型の不純物イオン注入深さは、ｐ型のウェル領域３ｂの厚さを超えないものとする。
【００３６】
次に、イオン注入した不純物を電気的に活性化させるための高温アニールを行う。高温アニールは、例えばアルゴンなどの不活性化雰囲気で１５００℃以上２０００℃以下の範囲で３０秒以上１時間以下の範囲で行う。
【００３７】
次に、図７に示されるように、ドリフト層２の表面を熱酸化することによって二酸化珪素からなる犠牲酸化膜を形成し、さらに、これを除去することによって清浄な面を得る。その後、ＣＶＤ法などにより、ドリフト層２上に二酸化珪素膜を形成する。二酸化珪素膜上に、写真製版処理及びエッチングによりパターニングした後開口することによって、フィールド絶縁膜６を形成する。フィールド絶縁膜６の厚みは、０．５μｍ以上３μｍ以下程度とする。
【００３８】
次に、図８に示されるように、熱酸化又はＣＶＤ法などによって、二酸化珪素からなるゲート絶縁膜１２を形成する。ゲート絶縁膜１２の厚さは１００ｎｍ以下とする。二酸化珪素膜を形成した後で、窒化酸化ガス（ＮＯ、Ｎ２Ｏ）雰囲気、アンモニア又はアルゴンなどの不活性化雰囲気中で熱処理を行ってもよい。その後で、多結晶珪素膜をＣＶＤ法によって形成し、写真製版処理及びエッチングによりパターニングすることにより、内蔵ゲート抵抗８とゲート電極１３とを形成する。
【００３９】
次に、図９に示されるように、ドリフト層２上に、ＣＶＤ法などによって層間絶縁膜７を形成する。その後で、内蔵ゲート抵抗８の一部の領域上の層間絶縁膜７を、写真製版処理及びエッチングにより内蔵ゲート抵抗８が露出するまで開口した、溝領域９を形成する。
【００４０】
次に、図１０に示されるように、ＣＶＤ法、ＡＬＤ、スパッタ又はリフトオフ法による蒸着などにより、溝領域９上に、窒化アルミニウム又は酸化アルミナなどの絶縁熱伝導層１０を形成する。絶縁熱伝導層１０の厚みは、内蔵ゲート抵抗８とゲート外周配線２０との間、及び、内蔵ゲート抵抗８とゲート外部接続電極２１との間の絶縁を確保できる程度の厚みであればよい。また、絶縁熱伝導層１０の厚みによる放熱特性の差は、例えば２０ｎｍ以上２μｍ以下程度の厚み範囲ではほぼ変わらないため、プロセスに応じてこの範囲から選択すればよい。
【００４１】
絶縁熱伝導層１０は、先に絶縁熱伝導層１０を形成した後に層間絶縁膜７を形成し、その後で、写真製版処理及びエッチングによるパターニングを行うことにより形成してもよい。
【００４２】
次に、図１１に示されるように、層間絶縁膜７上に写真製版処理及びエッチングによりパターニングし、開口してソースコンタクトホール１６を形成する。その後、ソースコンタクトホール１６底部にソースオーミック電極１１を形成する。ソースオーミック電極１１は、Ｎｉなどの金属膜を成膜し、６００℃以上１１００℃以下の熱処理によりニッケルシリサイド膜を形成した後、層間絶縁膜上の未反応金属膜をエッチングにより除去することにより形成する。炭化珪素半導体基板１の裏面にも同様の方法で裏面オーミック電極４を形成する。
【００４３】
次に、図１２に示されるように、溝領域９を挟む位置にゲートコンタクトホール１９ａ及びゲートコンタクトホール１９ｂを形成する。内蔵ゲート抵抗８上に開口される各ゲートコンタクトホールは、溝領域９に近い方の側壁と溝領域９の端部（絶縁熱伝導層１０と層間絶縁膜７との境界）との間の間隔Ｌ２が０μｍ以上１０μ以下、望ましくは４μｍ以上１０μｍ以下となる位置に設けられる。間隔Ｌ２が４μｍである場合には、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域は、ゲートコンタクトホール１９ａからの距離Ｌ２、及び、ゲートコンタクトホール１９ｂからの距離Ｌ２が４μｍ以上である範囲で、他の領域よりも薄い。また、間隔Ｌ２が１０μｍである場合には、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域は、ゲートコンタクトホール１９ａからの距離Ｌ２、及び、ゲートコンタクトホール１９ｂからの距離Ｌ２が１０μｍ以上である範囲で、他の領域よりも薄い。
【００４４】
溝領域９を形成するための写真製版処理時にハーフトーンマスクを使用し、溝領域９に形成されるレジストマスクの厚さが、ソースコンタクトホール１６のパターニング位置又は各ゲートコンタクトホールのパターニング位置よりも厚く形成された場合には、前工程である溝領域９及びソースコンタクトホール１６の形成、又は、溝領域９及び各ゲートコンタクトホールの形成を同時に行うことができる。これにより、製造工程を削減することができる。
【００４５】
次に、図１３に示されるように、スパッタ又は蒸着によりアルミニウムなどの金属膜を形成した後、写真製版処理及びエッチングによりパターニングすることにより、層間絶縁膜７上に、ソース電極１７と、ゲート外周配線２０と、ゲート外部接続電極２１とを形成した後、絶縁保護膜２３を写真製版処理及びエッチングによりパターニングして形成し、ソースパッド１８とゲートパッド２２部分とを形成する。
【００４６】
最後に、裏面オーミック電極４上に、チタン、ニッケル、銀、金又はアルミニウムなどの金属膜をスパッタ又は蒸着を行い、ドレイン電極５を形成することによって、図２に示される構成のＭＯＳＦＥＴが完成する。
【００４７】
＜比較例＞
図１４は、溝領域９と絶縁熱伝導層１０とが備えられていない、内蔵ゲート抵抗８を有する炭化珪素ＭＯＳＦＥＴの断面模式図である。図１４に示される炭化珪素ＭＯＳＦＥＴでは、図２に示される炭化珪素ＭＯＳＦＥＴとは異なり、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域の層間絶縁膜が、それ以外の領域の層間絶縁膜７と同じ厚さで形成されている。
【００４８】
図１５は、図１４に示された構成の場合の、内蔵ゲート抵抗中の発熱分布のシミュレーション結果を示す図である。図１６は、本実施形態に関する構成の場合の、内蔵ゲート抵抗中の発熱分布のシミュレーション結果を示す図である。図１５及び図１６において、縦軸は温度［Ｋ］、横軸は、図２及び図１４におけるＢ地点を基準とする、内蔵ゲート抵抗の横方向の長さ［μｍ］をそれぞれ示す。
【００４９】
図１５及び図１６におけるシミュレーション結果は、ゲート容量からの放電電流が０．２５Ａ流れた時の、図２のＢ−Ｂ’間、及び、図１４のＢ−Ｂ’間の、内蔵ゲート抵抗８部分の横方向の発熱時間変化を示す。時間経過としては、５×１０−７秒後（細い実線）、１×１０−６秒後（太い実線）、２×１０−６秒後（短い点線）、３×１０−６秒後（一点鎖線）、４×１０−６秒後（長い点線）及び５×１０−６秒後（二点鎖線）についてそれぞれ示す。シミュレーション条件は、初期温度３００Ｋ、内蔵ゲート抵抗の長さ１００μｍ、内蔵ゲート抵抗の幅３０μｍ、図２及び図１４のゲート外周配線２０とゲート外部接続電極２１との間の間隔Ｌ１を６μｍ、図２の各ゲートコンタクトホールの溝領域９に近い方の側壁と溝領域９の端部（絶縁熱伝導層１０と層間絶縁膜７との境界）との間の間隔Ｌ２を６μｍとしている。間隔Ｌ１の幅及び間隔Ｌ２の幅については、距離が短い方が、例えばアルミニウムからなる電極（ゲート外周配線２０及びゲート外部接続電極２１）からの発熱分布を均一にすることができるため好ましく、例えば、これらの長さは０μｍ以上１０μｍ以下、望ましくは４μｍ以上１０μｍ以下の範囲で選択する。ここで、４μｍは、電極をウェットエッチングで形成することができると考えられる下限値である。また、１０μｍは、生じ得る局所的な発熱ピークの値が許容できる範囲と考えられる上限値である。
【００５０】
Ｌ１の幅及びＬ２の幅を小さくなるように設計することにより、内蔵ゲート抵抗８に流れる電流密度が大きい場合においても、ゲート外周配線２０とゲート外部接続電極２１との間の電極がない領域において発生する局所的に大きな発熱ピークを抑制することができる。すなわち、熱伝導性の低い領域を減らすことにより局所的に発熱する領域を減らし、発熱ピークが生じにくくなる。
【００５１】
図１５では、電流が流れてから５×１０−６秒後に３５０Ｋ程度の温度に落ち着くのに対し、図１６では、１×１０−６秒後に、間隔Ｌ１で示されるゲート外周配線２０とゲート外部接続電極２１との間の領域、及び、間隔Ｌ２で示される各ゲートコンタクトホールの溝領域９に近い方の側壁と溝領域９の端部（絶縁熱伝導層１０と層間絶縁膜７との境界）との間に対応する位置にピークが少し見えるものの、その温度上昇は１００Ｋ以上抑制されている。
【００５２】
したがって、図２に示された構成を用いることにより、高周波でスイッチングさせた時の内蔵ゲート抵抗の温度依存性による抵抗変化を抑制し、安定したスイッチング性能と素子信頼性とを実現することができることが分かる。なお、ＳｉＣ−ＭＯＳＦＥＴの動作周波数としては、例えば１０ＫＨｚ以上、さらには高速動作の場合で５０ＫＨｚ以上が想定される。ここで、ゲート電圧は数１０Ｖ程度しか印加されないため、絶縁破壊を懸念する必要はない。そのため、絶縁熱伝導層１０の厚みは、内蔵ゲート抵抗８とゲート外周配線２０との間、及び、内蔵ゲート抵抗８とゲート外部接続電極２１との間の絶縁を確保できる程度の厚みであればよい。また、絶縁熱伝導層１０の厚みによる放熱特性の差は、例えば２０ｎｍ以上２μｍ以下程度の厚み範囲ではほぼ変わらないため、プロセスに応じてこの範囲から選択すればよい。
【００５３】
＜効果＞
以下に、本実施形態による効果を例示する。
【００５４】
本実施形態によれば、炭化珪素半導体装置が、ドリフト層２と、ウェル領域３ａ及びウェル領域３ｂと、ゲート絶縁膜１２と、ゲート電極１３と、ソース領域１５と、フィールド絶縁膜６と、内蔵ゲート抵抗８と、層間絶縁膜７と、ゲート配線としてのゲート外周配線２０と、ゲート外部接続電極２１とを備える。
【００５５】
第１導電型（ｎ型）のドリフト層２は、炭化珪素半導体基板１の上面に形成される。第２導電型（ｐ型）のウェル領域３ａ及びウェル領域３ｂは、ドリフト層２の表層に互いに離間して形成される。ゲート絶縁膜１２は、少なくとも、ウェル領域３ａ及びウェル領域３ｂに挟まれるドリフト層２の上面に形成される。ゲート電極１３は、ゲート絶縁膜１２の上面に形成される。第１導電型のソース領域１５は、セル領域におけるウェル領域３ｂの表層に部分的に形成される。フィールド絶縁膜６は、セル領域を平面視で囲む終端領域において、ウェル領域３ａの上面に形成される。内蔵ゲート抵抗８は、フィールド絶縁膜６の上面に形成される。層間絶縁膜７は、内蔵ゲート抵抗８を覆って形成される。
【００５６】
ゲート外周配線２０は、セル領域側において、内蔵ゲート抵抗８の上面における層間絶縁膜を部分的に覆い、かつ、層間絶縁膜７に設けられる第１ゲートコンタクトホールとしてのゲートコンタクトホール１９ａを介して内蔵ゲート抵抗８と電気的に接続される。
【００５７】
ゲート外部接続電極２１は、終端領域側において、内蔵ゲート抵抗８の上面における層間絶縁膜を部分的に覆い、かつ、層間絶縁膜７に設けられる第２ゲートコンタクトホールとしてのゲートコンタクトホール１９ｂを介して内蔵ゲート抵抗８と電気的に接続される。
【００５８】
また、ゲート外周配線２０とゲート外部接続電極２１とは、互いに離間して設けられる。また、層間絶縁膜７の厚さは、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域の少なくとも一部が、他の領域よりも薄い。
【００５９】
このような構成によれば、層間絶縁膜７の厚さが、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域の少なくとも一部で他の領域よりも薄いため、当該厚さの薄い領域を介する、内蔵ゲート抵抗８からゲート外周配線２０及びゲート外部接続電極２１への放熱が促進される。よって、内蔵ゲート抵抗８の占有面積を大きくせずに、すなわち、Ｓｉデバイスの動作周波数以上の高周波スイッチング用途で用いられる半導体素子の活性領域を減らさずに、内蔵ゲート抵抗８に大電流が流れた場合の発熱を抑制することができる。
【００６０】
これにより、内蔵ゲート抵抗８の温度依存性による抵抗変化を抑制し、安定したスイッチング性能と素子信頼性とを実現することができる。
【００６１】
また、内蔵ゲート抵抗８の占有面積を小さく設計できるため、ゲートパッド領域を大きく確保する必要がなく、ゲートパッド領域を縮小して素子の活性領域を広く確保し、素子特性を向上させることもできる。
【００６２】
また、ゲートコンタクトホール１９ａ及びゲートコンタクトホール１９ｂと、ゲート外周配線２０とゲート外部接続電極２１との間の電極がない領域との距離が小さくなるように設計されるため、内蔵ゲート抵抗８に流れる電流密度が大きい場合においても、ゲート外周配線２０とゲート外部接続電極２１との間の電極がない領域において発生する局所的に大きな発熱ピークを抑制することができる。
【００６３】
なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される任意の構成を適宜追加した場合でも、上記の効果を生じさせることができる。
【００６４】
また、本実施形態によれば、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域の層間絶縁膜としての絶縁熱伝導層１０は、他の領域よりも熱伝導度が高い。
【００６５】
このような構成によれば、絶縁熱伝導層１０を介して、内蔵ゲート抵抗８からゲート外周配線２０及びゲート外部接続電極２１へ放熱されるため、高周波でスイッチングさせた場合の、ゲート容量を介したパルス状の充放電電流による内蔵ゲート抵抗８の発熱を、内蔵ゲート抵抗８の占有面積を大きくせずに抑制することができる。
【００６６】
また、本実施形態によれば、炭化珪素半導体装置が、内蔵ゲート抵抗８の上面における層間絶縁膜を覆うゲート外部接続電極２１全体を覆う絶縁保護膜２３を備える。
【００６７】
このような構成によれば、ゲートパッド２２の下方には内蔵ゲート抵抗８が形成されないため、ゲートパッド２２へのワイヤーボンディング時に、ワイヤーボンドの接合強度により内蔵ゲート抵抗８が破壊される恐れがない。
【００６８】
なお、本実施形態では炭化珪素半導体基板１を第１導電型のｎ型としたが、第２導電型のｐ型としてもよい。すなわち、本実施形態では、炭化珪素半導体装置をＭＯＳＦＥＴとして説明したが、ＩＧＢＴにしてもよい。
【００６９】
また、本実施形態では第１導電型をｎ型として説明したが、ｐ型としてもよいことは言うまでもない。
【００７０】
さらに、本実施形態では、プレーナ型のＭＯＳＦＥＴについて説明したが、ドリフト層２の表面にトレンチを形成したトレンチ型ＭＯＳＦＥＴに適用してもよい。トレンチ型ＭＯＳＦＥＴの場合、ドリフト層２の表面に溝部（トレンチ）が形成され、当該溝部内のドリフト層２の上面、すなわちトレンチ底面上にゲート絶縁膜１２を介してゲート電極１３が埋め込まれる。
【００７１】
＜第２実施形態＞
＜構成＞
図１７は、本実施形態に関する炭化珪素ＭＯＳＦＥＴの、内蔵ゲート抵抗８周辺部分の断面模式図である。図１７に示されるように、炭化珪素ＭＯＳＦＥＴが図２に示される炭化珪素ＭＯＳＦＥＴと相違する点は、溝領域９の形成時に内蔵ゲート抵抗８を露出させずに、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域における層間絶縁膜７ａの厚さを、それ以外の領域における層間絶縁膜７の厚さよりも薄くしている点である。当該領域における層間絶縁膜７ａの厚さは、２０ｎｍ以上２００ｎｍ以下程度とする。層間絶縁膜７ａの上面には、絶縁熱伝導層１０は形成されない。
【００７２】
＜効果＞
以下に、本実施形態による効果を例示する。
【００７３】
本実施形態によれば、第１ゲートコンタクトホールとしてのゲートコンタクトホール１９ａと第２ゲートコンタクトホールとしてのゲートコンタクトホール１９ｂとの間の領域の層間絶縁膜７ａの厚さは、２０ｎｍ以上２００ｎｍ以下である。
【００７４】
このような構成によれば、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域において、熱伝導性の低い二酸化珪素からなる層間絶縁膜を薄く形成することで、内蔵ゲート抵抗８の温度低下の速度を高めることができる。よって、内蔵ゲート抵抗８の占有面積を大きくせずに、高周波でスイッチングさせた場合の、ゲート容量を介したパルス状の充放電電流による内蔵ゲート抵抗８の発熱を抑制することができる。
【００７５】
＜第３実施形態＞
＜構成＞
図１８は、本実施形態に関する炭化珪素ＭＯＳＦＥＴの、内蔵ゲート抵抗８周辺部分の断面模式図である。図１８に示されるように、炭化珪素ＭＯＳＦＥＴが図２に示される炭化珪素ＭＯＳＦＥＴと相違する点は、溝領域９の形成時に内蔵ゲート抵抗８を露出させずに、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域における層間絶縁膜７ａの厚さを、それ以外の領域における層間絶縁膜７の厚さよりも薄くし、さらに、層間絶縁膜７ａの上面には、層間絶縁膜７よりも熱伝導度が高い層である絶縁熱伝導層１０が形成される点である。層間絶縁膜７ａの厚さは、２０ｎｍ以上２００ｎｍ以下程度とする。なお、積層順序が逆の場合、すなわち、絶縁熱伝導層１０の上面に層間絶縁膜７ａが形成される場合も想定できる。
【００７６】
＜効果＞
以下に、本実施形態による効果を例示する。
【００７７】
本実施形態によれば、層間絶縁膜の第１ゲートコンタクトホールとしてのゲートコンタクトホール１９ａと第２ゲートコンタクトホールとしてのゲートコンタクトホール１９ｂとの間の領域は、他の領域よりも熱伝導度が高い層である絶縁熱伝導層１０と他の領域と同じ熱伝導度である層間絶縁膜７ａとの積層構造である。
【００７８】
このような構成によれば、内蔵ゲート抵抗８の占有面積を大きくせずに、高周波でスイッチングさせた場合の、ゲート容量を介したパルス状の充放電電流による内蔵ゲート抵抗８の発熱を抑制することができる。
【００７９】
また、本実施形態によれば、ゲートコンタクトホール１９ａとゲートコンタクトホール１９ｂとの間の領域の層間絶縁膜７ａの厚さは、２０ｎｍ以上２００ｎｍ以下である。
【００８０】
このような構成によれば、熱伝導性の低い二酸化珪素からなる層間絶縁膜７ａを薄く形成することで、内蔵ゲート抵抗８の温度低下の速度を高めることができる。
【００８１】
＜第４実施形態＞
＜構成＞
図１９は、本実施形態に関する炭化珪素ＭＯＳＦＥＴの上面図である。図１９に示される炭化珪素ＭＯＳＦＥＴが図２に示される炭化珪素ＭＯＳＦＥＴと相違する点は、内蔵ゲート抵抗８ａの形成位置がゲートパッド２２内である点である。
【００８２】
＜効果＞
以下に、本実施形態による効果を例示する。
【００８３】
本実施形態によれば、炭化珪素半導体装置が、内蔵ゲート抵抗８ａの上面における層間絶縁膜を覆うゲート外部接続電極２１をさらに部分的に覆う、絶縁保護膜２３を備える。すなわち、絶縁保護膜２３に覆われないゲート外部接続電極２１の下方に内蔵ゲート抵抗８ａが形成される。
【００８４】
このような構成によれば、内蔵ゲート抵抗８ａの占有面積を大きくすることができるため、内蔵ゲート抵抗８ａに流れる電流密度を減少させ、発熱を抑制することができる。
【００８５】
＜第５実施形態＞
＜構成＞
図２０は、本実施形態に関する炭化珪素ＭＯＳＦＥＴの上面図である。図２０に示される炭化珪素ＭＯＳＦＥＴが図２に示される炭化珪素ＭＯＳＦＥＴと相違する点は、絶縁保護膜２３及びゲート外部接続電極２１の全体を覆うようにワイヤーボンドの塊２６が形成される点である。ワイヤーボンドの材料としては、例えばアルミニウムなどが用いられる。また、図２０に示される構造においては、ソースパッド１８と接合されるワイヤーボンド２７も備えられる。
【００８６】
これにより、熱容量の大きなワイヤーボンドの塊２６をゲート外部接続電極２１上に形成することで放熱が促進され、内蔵ゲート抵抗の発熱を抑制することができる。
【００８７】
なお、図１９に示される炭化珪素ＭＯＳＦＥＴと図２０に示される炭化珪素ＭＯＳＦＥＴとを組み合わせることも可能である。すなわち、内蔵ゲート抵抗８の形成位置がゲートパッド２２内に形成され、かつ、ゲート外部接続電極２１の全体を覆うようにワイヤーボンドの塊２６が形成される構造である。
【００８８】
これにより、内蔵ゲート抵抗８の占有面積を大きくすることができるため、内蔵ゲート抵抗８に流れる電流密度を減少させることができる。また、熱容量の大きなワイヤーボンドの塊２６をゲート外部接続電極２１上に形成することにより放熱が促進され、内蔵ゲート抵抗の発熱を抑制することができる。
【００８９】
＜効果＞
以下に、本実施形態による効果を例示する。
【００９０】
本実施形態によれば、炭化珪素半導体装置が、絶縁保護膜２３及び露出したゲート外部接続電極２１を覆う放熱部材としてのワイヤーボンドの塊２６を備える。
【００９１】
このような構成によれば、熱容量の大きなワイヤーボンドの塊２６がゲート外部接続電極２１を覆って形成されることで、放熱が促進される。
【００９２】
＜変形例＞
上記各実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係又は実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載されたものに限られることはない。よって、例示されていない無数の変形例が、本発明の範囲内において想定される。例えば、任意の構成要素を変形する場合、追加する場合又は省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
【００９３】
また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、発明を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合、及び１つの構成要素がある構造物の一部に対応する場合を含む。また、本発明の各構成要素には、同一の機能を発揮する限り、他の構造又は形状を有する構造物が含まれる。
【００９４】
また、本明細書における説明は、本発明のすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
【符号の説明】
【００９５】
１  炭化珪素半導体基板、２  ドリフト層、３ａ，３ｂ  ウェル領域、４  裏面オーミック電極、５  ドレイン電極、６  フィールド絶縁膜、７，７ａ  層間絶縁膜、８，８ａ  内蔵ゲート抵抗、９  溝領域、１０  絶縁熱伝導層、１１  ソースオーミック電極、１２  ゲート絶縁膜、１３  ゲート電極、１４  高濃度ウェル領域、１５  ソース領域、１６  ソースコンタクトホール、１７  ソース電極、１８  ソースパッド、１９ａ，１９ｂ  ゲートコンタクトホール、２０  ゲート外周配線、２１  ゲート外部接続電極、２２  ゲートパッド、２３  絶縁保護膜、２４  半導体チップ、２５  耐圧終端領域、２６  ワイヤーボンドの塊、２７  ワイヤーボンド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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