(57)【要約】【課題】信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、複数の電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層され、前記複数の電極層の少なくとも１つが前記下地層からの高さが相対的に高くなる部分と低くなる部分を有し、前記高くなる部分と前記低くなる部分との高低差が前記下地層に近づくほど大きくなる積層体と、前記低くなる部分を貫通しつつ前記積層体内を前記複数の電極層と前記複数の第１絶縁層とが積層された方向に延在し、前記方向に対して垂直に切断した切断面積が前記下地層に近づくほど小さくなる領域を有するチャネルボディ層と、前記チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられたメモリ膜と、を備える。【選択図】図１
2016058683.tif 000002
【特許請求の範囲】
【請求項１】
下地層と、
前記下地層の上に設けられ、複数の電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層され、前記複数の電極層の少なくとも１つが前記下地層からの高さが相対的に高くなる部分と低くなる部分を有し、前記高くなる部分と前記低くなる部分との高低差が前記下地層に近づくほど大きくなる積層体と、
前記低くなる部分を貫通しつつ前記積層体内を前記複数の電極層と前記複数の第１絶縁層とが積層された方向に延在し、前記方向に対して垂直に切断した切断面積が前記下地層に近づくほど小さくなる領域を有するチャネルボディ層と、
前記チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられたメモリ膜と、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記高低差が大きくなるのに応じて前記切断面積が小さくなる請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の電極層中の最下層に位置する電極層の前記高くなる部分と前記下地層との間に設けられた第２絶縁層をさらに備えた請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
下地層の上に半導体層を形成する工程と、
前記半導体層内に第２絶縁層を形成する工程と、
前記第２絶縁層が前記半導体層の表面から突出するまで前記半導体層の前記表面をエッチバックする工程と、
前記第２絶縁層の上および前記半導体層の上に、複数の電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層され、前記複数の電極層の少なくとも１つが前記下地層からの高さが相対的に高くなる部分と低くなる部分を有し、前記高くなる部分と前記低くなる部分との高低差が前記下地層に近づくほど大きくなる積層体を形成する工程と、
前記低くなる部分を貫通しつつ前記積層体内を前記複数の電極層と前記複数の第１絶縁層とが積層された方向に貫通するホールを形成するとともに、前記方向に対して垂直に切断した前記ホール外形に囲まれた面積が前記下地層に近づくほど小さくなる領域を有する前記ホールを形成する工程と、
前記ホールの内壁にメモリ膜とチャネルボディ層とを、この順に形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
制御ゲート層と絶縁層とを交互に積層した積層体にエッチングによってメモリホールを形成し、そのメモリホールの内壁にメモリ膜を形成した後、さらに内壁にチャネルボディ層を形成することにより製造される不揮発性半導体記憶装置がある。
【０００３】
しかし、積層体の積層数が増すほどメモリホールのアスペクト比が高くなり、例えば、メモリホールの下部がストレート形状になり難くなる。その結果として、メモリ膜にデータの書き込みまたは消去を行う際に、メモリホールの上部と下部とでメモリ膜に印加される電界強度が異なり、不揮発性半導体記憶装置の信頼性が損なわる可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−９８４７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、複数の電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層され、前記複数の電極層の少なくとも１つが前記下地層からの高さが相対的に高くなる部分と低くなる部分を有し、前記高くなる部分と前記低くなる部分との高低差が前記下地層に近づくほど大きくなる積層体と、前記低くなる部分を貫通しつつ前記積層体内を前記複数の電極層と前記複数の第１絶縁層とが積層された方向に延在し、前記方向に対して垂直に切断した切断面積が前記下地層に近づくほど小さくなる領域を有するチャネルボディ層と、前記チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられたメモリ膜と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、本実施形態に係る不揮発性半導体記憶装置を表す模式的断面図であり、図１（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を表す模式的平面図である。
【図２】図２（ａ）〜図２（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図３】図３（ａ）〜図３（ｂ）は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図４】図４は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図５】図５は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図６】図６は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図７】図７は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図８】図８は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図９】図９（ａ）および図９（ｂ）は、参考例に係る不揮発性半導体記憶装置を表す模式図である。
【図１０】図１０は、本実施形態に係る不揮発性半導体記憶装置の電極層の高低差とチャネルボディ層の切断面積との関係を表す図である。
【図１１】図１１（ａ）および図１１（ｂ）は、本実施形態に係る不揮発性半導体記憶装置の電極層を表す模式的断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
図１（ａ）は、本実施形態に係る不揮発性半導体記憶装置を表す模式的断面図であり、図１（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を表す模式的平面図である。
【００１０】
図１（ａ）は、図１（ｂ）におけるＡ−Ａ’線に沿った位置での断面が表されている。
【００１１】
図１（ａ）、（ｂ）において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、下地層１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１２】
不揮発性半導体記憶装置１は、データの消去、書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができるＮＡＮＤ型の不揮発性メモリである。図１に例示される不揮発性半導体記憶装置１は、通称、ＢｉＣＳ（Bit Cost Scalable）フラッシュメモリと呼称される。
【００１３】
不揮発性半導体記憶装置１においては、下地層１０上にはバックゲート２２が設けられている。バックゲート２２は、例えば、バックゲート２２Ａと、表面が凹凸のバックゲート２２Ｂとを有する。バックゲート２２は、例えば、半導体層である。バックゲート２２は、例えば、不純物元素が添加されたシリコン（Ｓｉ）含有層である。
【００１４】
下地層１０は、例えば、絶縁物を含む。下地層１０の下には、半導体基板（不図示）が設けられている。半導体基板には、トランジスタ等の能動素子、抵抗、容量等の受動素子を設けてもよい。下地層１０には、これらの素子に繋がれた配線を引き回してもよい。
【００１５】
図１（ａ）では、一例として、バックゲート２２上に、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓと、が積層している。
【００１６】
上下の電極層の間には、絶縁層４２が設けられている。絶縁層４２は、例えば、シリコン酸化物、シリコン窒化物等を含む。電極層４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓの少なくともひとつは、下地層１０からの高さが高くなったり、低くなったりする部分を有している。
【００１７】
電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、絶縁層５０が設けられている。絶縁層５０は、例えば、シリコン酸化物、シリコン窒化物等を含む。
【００１８】
電極層４０１Ｄ〜４０４Ｄ、または電極層４０１Ｓ〜４０４Ｓの層数は任意であり、図１（ａ）に例示する数に限らない。また、電極層４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓを総括的に電極層４０と表すこともある。電極層４０は、例えば、ホウ素（Ｂ）等の不純物元素が添加されたシリコン含有層である。電極層４０は、導電性を有する。また、電極層４０と絶縁層４２とが交互に積層された構造体を積層体４１とする。
【００１９】
積層体４１と下地層１０との間には、絶縁層５１が設けられている。絶縁層５１は、例えば、シリコン酸化物、シリコン窒化物、タンタル酸化物等を含む。絶縁層５１は、複数の電極層４０中の最下層に位置する電極層（電極層４０１Ｄ、電極層４０１Ｓ）とバックゲート２２との間に設けられている。絶縁層５１は、電極層４０１Ｄの下地層１０からの高さが高くなる部分、つまり電極層４０１Ｄが上側に盛り上がった部分とバックゲート２２との間に設けられている。あるいは、絶縁層５１は、電極層４０１Ｓの下地層１０からの高さが高くなる部分、つまり電極層４０１Ｓの上側に盛り上がった部分とバックゲート２２との間に設けられている。
【００２０】
電極層４０４Ｄの上には、絶縁層５２を介して、ドレイン側の選択ゲート電極４５Ｄが設けられている。絶縁層５２は、例えば、シリコン酸化物、シリコン窒化物等を含む。選択ゲート電極４５Ｄは、例えば、不純物が添加され導電性を有するシリコン含有層である。選択ゲート電極４５Ｄ、チャネルボディ層２０Ａ、およびゲート絶縁膜３５によって、ドレイン側の選択トランジスタが設けられている。
【００２１】
また、電極層４０４Ｓの上には、絶縁層５２を介して、ソース側の選択ゲート電極４５Ｓが設けられている。選択ゲート電極４５Ｓは、例えば、不純物が添加され導電性を有するシリコン含有層である。選択ゲート電極４５Ｓ、チャネルボディ層２０Ａ、およびゲート絶縁膜３６によって、ソース側の選択トランジスタが設けられている。
【００２２】
選択ゲート電極４５Ｄと選択ゲート電極４５Ｓとは、絶縁層５０によってＹ方向に分断されている。また、選択ゲート電極４５Ｄと選択ゲート電極４５Ｓとを総括的に選択ゲート電極４５と表すこともある。選択ゲート電極４５Ｄは、不揮発性半導体記憶装置のビット線（不図示）に接続され、選択ゲート電極４５Ｓは、不揮発性半導体記憶装置のソース線（不図示）に接続されている。
【００２３】
積層体４１には、Ｚ方向に延びる一対のメモリホールＭＨが形成されている。例えば、メモリホールＭＨは、チャネルボディ層２０Ａ、メモリ膜３０Ａを形成する前の孔である（後述）。メモリホールＭＨは、バックゲート２２内に形成された空間部ＳＰと繋がり、Ｕ字状のホールを形成する。積層体４１に形成されるメモリホールＭＨは、下地層１０に向かうほど、その内径が狭くなるテーパ形状を有している。
【００２４】
メモリホールＭＨの内側には、チャネルボディ層２０Ａが設けられている。チャネルボディ層２０Ａは、例えば、シリコン含有層である。チャネルボディ層２０Ａと、メモリホールＭＨの内壁との間にはメモリ膜３０Ａが設けられている。すなわち、メモリ膜３０Ａは、チャネルボディ層２０Ａと複数の電極層４０のそれぞれとの間に設けられている。
【００２５】
メモリ膜３０Ａは、例えば、窒化シリコン膜が酸化シリコン膜で挟まれたＯＮＯ（Oxide-Nitride-Oxide）構造を有する。例えば、電極層４０に接する酸化シリコン膜とチャネルボディ層２０Ａに接する酸化シリコン膜との間に電荷蓄積膜が設けられている。電荷蓄積膜は、例えば、シリコン窒化物を含む。
【００２６】
チャネルボディ層２０Ａと選択ゲート電極４５Ｄとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ層２０Ａと選択ゲート電極４５Ｓとの間には、ゲート絶縁膜３６が設けられている。
【００２７】
空間部ＳＰの内側には、チャネルボディ層２０Ｂが設けられている。チャネルボディ層２０Ｂは、一対のチャネルボディ層２０Ａに接続されている。チャネルボディ層２０Ｂは、例えば、シリコン含有層である。チャネルボディ層２０Ｂと、空間部ＳＰの内壁との間には絶縁膜３０Ｂが設けられている。チャネルボディ層２０Ａとチャネルボディ層２０Ｂとを総括的にチャネルボディ層２０とする。バックゲート２２、チャネルボディ層２０Ｂ、および絶縁膜３０Ｂによって、バックゲートトランジスタが設けられている。
【００２８】
図１（ａ）、（ｂ）には、一例として、パイプ状のチャネルボディ層２０が示されたが、中空がないチャネルボディ層２０も本実施形態に含まれる。
【００２９】
不揮発性半導体記憶装置１の製造過程について説明する。成膜は、特に断らない限り、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法、印刷法、および鍍金法等のいずれかの手段による。また、被膜、層の加工、パターニングは、フォトリソグラフィおよびエッチングにより行う。
【００３０】
図２（ａ）〜図８は、本実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【００３１】
図２（ａ）に表すように、下地層１０の上にバックゲート２２Ａを形成する。バックゲート２２Ａ内には、選択的に犠牲層２７を形成しておく。犠牲層２７は、ノンドープの非晶質シリコンを含む。
【００３２】
次に、図２（ｂ）に表すように、バックゲート２２Ａの上に絶縁層５１を形成する。
【００３３】
次に、図２（ｃ）に表すように、バックゲート２２Ａの上および絶縁層５１の上に、バックゲート２２Ｂを形成する。この段階で、絶縁層５１がバックゲート２２内に形成された構造体が形成される。
【００３４】
次に、図３（ａ）に表すように、絶縁層５１がバックゲート２２の表面２２ｕから突出するまでバックゲート２２の表面２２ｕをエッチバックする。つまり、絶縁層５１のエッチング速度よりもバックゲート２２Ｂのエッチング速度が速くなるエッチングガスを選択し、バックゲート２２の表面２２ｕをエッチバックする。さらに、このエッチバックでは、エッチバック後において、バックゲート２２の表面２２ｕが絶縁層５１よりも下がるオーバーエッチングを施す。また、絶縁層５１の角は、若干のエッチングによって、その角が取れる。
【００３５】
これにより、エッチバック後においては、絶縁層５１の表面５１ｕとバックゲート２２の表面２２ｕとを合わせた表面が波状に近い面になる。つまり、絶縁層５１の表面５１ｕとバックゲート２２の表面２２ｕとを合わせた表面には、下地層１０からの高さが高い部分Ｈと低い部分Ｌとがある。
【００３６】
次に、図３（ｂ）に表すように、絶縁層５１の上およびバックゲート２２の上に、積層体４１を形成する。
【００３７】
ここで、積層体４１は、上述した高い部分Ｈと低い部分Ｌとにより形成された凸凹形状の影響を受ける。つまり、凹凸構造の上に堆積された電極層４０は、下地層１０からの高さが相対的に高くなる部分Ｈと低くなる部分Ｌとを有することになる。また、絶縁層４２についても同様に、下地層１０からの高さが相対的に高くなる部分Ｈと低くなる部分Ｌとがある。
【００３８】
凹凸形状の影響は積層体４１の上層に向かうほど緩和される。つまり、高い部分Ｈと低い部分Ｌとの高低差ΔＨは、複数の電極層４０の上層ほど小さくなる。換言すれば、複数の電極層４０においては、高い部分Ｈと低い部分Ｌとの高低差ΔＨが下地層１０に近づくほど大きくなっている。ここで、高低差ΔＨは、それぞれの電極層４０の高い部分Ｈの表面の高さと低い部分Ｌの表面の高さの差で定義される（高低差ΔＨ：点ＰＨの高さと点ＰＬの高さの差）。
【００３９】
なお、最上層の電極層４０には、例えば、ＣＭＰ（Chemical Mechanical Polishing）等の処理を施してもよい。ＣＭＰ等の処理を施した場合は、図示するように、最上層の電極層４０の表面が平坦になる。
【００４０】
次に、図４に表すように、絶縁層５１に接する絶縁層５０を形成する。絶縁層５０は、積層体４１内をＺ方向に延在している。なお、絶縁層５０を形成するには、絶縁層５０を埋め込むトレンチが事前にＲＩＥ（Reactive Ion Etching）によって形成されるが、絶縁層５１は、このＲＩＥのエッチング停止層として機能する。
【００４１】
次に、図５に表すように、積層体４１の上および絶縁層５０の上に、絶縁層５２を形成する。続いて、絶縁層５２の上に選択ゲート電極層４５Ｌを形成する。
【００４２】
次に、図６に表すように、選択ゲート電極層４５Ｌの上にマスク層９０をパターニングする。マスク層９０には、開口部９０ｈが選択的に設けられている。続いて、開口部９０ｈの底に相当する選択ゲート電極層４５Ｌ、さらに開口部９０ｈの下の絶縁層５２、積層体４１、およびバックゲート２２をＲＩＥによって除去する。
【００４３】
これにより、選択ゲート電極層４５Ｌの表面４５ｕから犠牲層２７にまで貫通するメモリホールＭＨが形成される。メモリホールＭＨは、積層体４１内を複数の電極層４０と複数の絶縁層４２とが交互に積層された方向（Ｚ方向）に延びている。また、積層体４１内に形成されたメモリホールＭＨは、各電極層４０の低くなる部分Ｌを貫通している。
【００４４】
ここで、積層体４１内に形成されたメモリホールＭＨは、そのアスペクト比が高くなるほど、その下側がテーパ形状になり易い。例えば、メモリホールＭＨをＺ方向に対して垂直にメモリホールＭＨを切断したとき、メモリホールＭＨは、メモリホールＭＨの外形に囲まれた面積が下地層１０に近づくほど小さくなる領域を有している。
【００４５】
次に、図７に表すように、犠牲層２７を、メモリホールＭＨを介して除去する。犠牲層２７の除去は、例えば、ＫＯＨ溶液等のアルカリ系溶液を用いた湿式エッチングにより行う。これにより、メモリホールＭＨと空間部ＳＰとが繋がった空間が形成される。
【００４６】
次に、図８に表すように、メモリホールＭＨの内壁にメモリ膜３０Ａとチャネルボディ層２０Ａとを、この順に形成する。また、空間部ＳＰの内壁に絶縁膜３０Ｂとチャネルボディ層２０Ｂとを、この順に形成する。メモリ膜３０Ａと絶縁膜３０Ｂとは同時に形成され、チャネルボディ層２０Ａとチャネルボディ層２０Ｂとは同時に形成される。
【００４７】
この段階において、一対のチャネルボディ層２０Ａとチャネルボディ層２０Ｂとが繋がってチャネルボディ層２０が形成される。なお、チャネルボディ層２０Ａは、各電極層４０の低い部分Ｌを貫通しつつ積層体４１内をＺ方向に延在している。
【００４８】
この後、図１（ａ）に表すように、絶縁層５０が継ぎ足され、選択ゲート電極層４５Ｌがドレイン側の選択ゲート電極４５Ｄとソース側の選択ゲート電極４５Ｓとに分離される。
【００４９】
本実施形態の効果を説明する前に、参考例に係る不揮発性半導体記憶装置の作用を説明する。
【００５０】
図９（ａ）および図９（ｂ）は、参考例に係る不揮発性半導体記憶装置を表す模式図である。
【００５１】
図９（ａ）には、積層体４１の上層における電極層４０の断面図と平面図が表され、図９（ｂ）には、積層体４１の下層における電極層４０の断面図と平面図が表されている。また、参考例では、各電極層４０が波状ではなく、下地層１０の主面に対して平行になっている。
【００５２】
上述したように、積層体４１内に形成されたメモリホールＭＨは、そのアスペクト比が高くなるほど、その下側がテーパ形状になり易い。従って、メモリホールＭＨの内径は、図９（ａ）に表す上層よりも、図９（ｂ）に表す下層のほうが狭くなる。
【００５３】
これにより、図９（ａ）に表す上層よりも、図９（ｂ）に表す下層のほうがメモリ膜３０Ａの曲率が高くなってしまう。従って、各電極層４０に同じ電位を印加した場合は、図９（ａ）に表すメモリ膜３０Ａよりも、図９（ｂ）に表すメモリ膜３０Ａにより強い電界が印加されることになる。これにより、メモリ膜３０Ａに蓄積される電荷量は、図９（ａ）に表す上層と図９（ｂ）に表す下層とで異なり、データ保持特性が低下する場合がある。
【００５４】
これに対して、電極層４０の膜厚および絶縁層４２の膜厚を薄化して、メモリホールＭＨのアスペクト比を下げる例もある。この例によれば、メモリホールＭＨの内径は、図９（ａ）に表す上層と、図９（ｂ）に表す下層とで略同じになり、メモリ膜３０Ａに蓄積される電荷量が図９（ａ）に表す上層と図９（ｂ）に表す下層とで略同じ量になる。
【００５５】
しかし、膜厚が薄くなることは、上下の電極層４０がより近づくことを意味する。つまり、各メモリ膜３０Ａは、各メモリ膜３０Ａの上下に位置する電極層４０からの電界の影響を受け易くなる。あるいは、各メモリ膜３０Ａは、その上下に位置するメモリ膜３０Ａに蓄積された電荷の影響を受け易くなる。あるいは、絶縁層４２の膜厚が薄くなると、データ書き込み後、絶縁層４２自体に電荷が捕獲される場合がある。従って、この場合においても、データ保持特性が低下する場合がある。
【００５６】
つまり、参考例では、不揮発性半導体記憶装置の信頼性低下を抑えることが難しくなる。
【００５７】
これに対し、本実施形態に係る不揮発性半導体記憶装置１は、複数の電極層４０の少なくとも１つが波状になり、メモリホールＭＨのテーパ形状が利用されている。
【００５８】
図１０は、本実施形態に係る不揮発性半導体記憶装置の電極層の高低差とチャネルボディ層の切断面積との関係を表す図である。
【００５９】
横軸は、上層から下層までの距離の任意値（a.u.：arbitrarily unit）であり、縦軸は、高低差ΔＨおよび切断面積Ｓの任意値（a.u.）である。
【００６０】
不揮発性半導体記憶装置１では、複数の電極層４０の少なくとも１つが下地層からの高さが相対的に高くなる部分Ｈと低くなる部分Ｌを有している。そして、高くなる部分Ｈと低くなる部分Ｌとの高低差ΔＨが下地層１０に近づくほど大きくなっている。さらに、チャネルボディ層２０Ａにおいては、Ｚ方向に対し垂直に切断した切断面積Ｓが下地層１０に近づくほど小さくなる領域がある。
【００６１】
このように、不揮発性半導体記憶装置１では、積層体４１の上層から下層に向かって切断面積Ｓは低下し、積層体４１の上層から下層に向かって高低差ΔＨは大きくなっている。つまり、不揮発性半導体記憶装置１では、高低差ΔＨが大きくなるのに応じて切断面積Ｓが小さくなっている。
【００６２】
図１１（ａ）および図１１（ｂ）は、本実施形態に係る不揮発性半導体記憶装置の電極層を表す模式的断面図である。
【００６３】
ここで、図１１（ａ）および図１１（ｂ）のそれぞれには、積層体４１の上層における電極層４０と、積層体４１の下層における電極層４０と、が表されている。
【００６４】
不揮発性半導体記憶装置１では、高低差ΔＨが大きくなるのに応じて切断面積Ｓが小さくなっている。従って、図１１（ａ）に表すように、積層体４１の上層よりも下層のほうがメモリ膜３０Ａの曲率が見かけ上、高くなっているように思える。
【００６５】
しかし、撓んだ各電極層４０を平坦に戻すと、その様相が異なってくる。撓んだ各電極層４０を平坦に戻したときの様子を、図１１（ｂ）に示す。不揮発性半導体記憶装置１では、積層体４１の上層から下層に向かうにつれ切断面積Ｓが小さくなっているものの、高低差ΔＨが大きくなっている。従って、撓んだ各電極層４０を平坦に戻すと、メモリホールＭＨ径が拡がり、各メモリ膜３０Ａの曲率は、積層体４１において均衡する。つまり、不揮発性半導体記憶装置１では、データ書き込みの後には、各メモリ膜３０Ａに蓄積される電荷量が例えば略同じなる。
【００６６】
また、本実施形態によれば、各電極層４０の膜厚を薄化することを要しない。従って、各メモリ膜３０Ａは、その上下に位置する電極層４０からの電界の影響を受け難くなる。また、各メモリ膜３０Ａは、その上下に位置するメモリ膜３０Ａに蓄積された電荷の影響を受け難くなる。さらに、絶縁層４２には電荷が捕獲され難くなる。
【００６７】
このように、本実施形態に係る不揮発性半導体記憶装置１では、データ保持特性が向上する。つまり、信頼性の高い不揮発性半導体記憶装置が実現している。
【００６８】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００６９】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１  不揮発性半導体記憶装置、  １０  下地層、  ２０、２０Ａ、２０Ｂ  チャネルボディ層、  ２２、２２Ａ、２２Ｂ  バックゲート、  ２２ｕ、４５ｕ、５１ｕ  表面、  ２７  犠牲層、  ３０Ａ  メモリ膜、  ３０Ｂ  絶縁膜、  ３５、３６  ゲート絶縁膜、  ４０、４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓ  電極層、  ４１  積層体、  ４２、５０、５１、５２  絶縁層、  ４５、４５Ｄ、４５Ｓ  選択ゲート電極、  ４５Ｌ  選択ゲート電極層、  ９０  マスク層、  ９０ｈ  開口部、  ＭＨ  メモリホール、  ＳＰ  空間部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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