(57)【要約】【課題】窒化物半導体の結晶品質を向上させた半導体装置、半導体ウェーハ、及び、半導体装置の製造方法を提供する。【解決手段】実施形態によれば、第１半導体層と第２半導体層とを含む窒化物半導体素子が提供される。前記第１半導体層は、基体の上に設けられ、窒化物半導体を含む。前記第１半導体層は、第１領域と、前記第１領域の上に設けられ前記第１領域におけるＳｉの濃度よりも高いＳｉの濃度を有し、前記第１領域よりも厚い第２領域と、を含む。前記第２半導体層は、前記第１半導体層の上に設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基体の上に設けられ窒化物半導体を含む第１半導体層であって、第１領域と、前記第１領域の上に設けられ前記第１領域におけるＳｉの濃度よりも高いＳｉの濃度を有し、前記第１領域よりも厚い第２領域と、を含む第１半導体層と、
前記第１半導体層の上に設けられ窒化物半導体を含む第２半導体層と、
を備えた半導体装置。
【請求項２】
前記第１領域における転位密度は、前記第２領域における転位密度よりも大きい請求項１記載の半導体装置。
【請求項３】
前記基体は、
基板と、
前記基板と前記第１半導体層との間に設けられ、酸化シリコンを含む第１層と、
を含む請求項１または２に記載の半導体装置。
【請求項４】
前記基板は、多結晶ＡｌＮを含む請求項３に記載の半導体装置。
【請求項５】
前記第１領域は、前記基体と接するＳｉ結晶層を含む請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１領域におけるＳｉの前記濃度は、１×１０１９（ａｔｏｍｓ・ｃｍ−３）以上であり、
前記第２領域におけるＳｉの前記濃度は、１×１０１９（ａｔｏｍｓ・ｃｍ−３）以下である請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１領域の厚さは、５ナノメートル以上５００ナノメートル以下であり、
前記第２領域の厚さは、５０ナノメートル以上１０マイクロメートル以下である請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１領域及び前記第２領域のそれぞれは、ＧａＮを含む請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
基板と、
前記基板の上に設けられ、酸化シリコンを含む第１層と、
を含む基体と、
前記基体の上に設けられ、窒化物半導体を含む第１半導体層であって、第１領域と、前記第１領域の上に設けられ前記第１領域におけるＳｉの濃度よりも高いＳｉの濃度を有し、前記第１領域よりも厚い第２領域と、を含む第１半導体層と、
を備えた半導体ウェーハ。
【請求項１０】
基板と、前記基板の上に設けられ酸化シリコンを含む第１層と、を含む基体の上に設けられ、第１厚さを有するシリコン結晶膜を用意する工程と、
前記シリコン結晶膜の上に窒化物半導体膜を積層して、第１領域と前記第１領域の上に設けられた第２領域とを含む第１半導体層を形成する工程と、
前記第１半導体層の上に窒化物半導体を含む第２半導体層を形成する工程と、
を備え、
前記第１領域におけるＳｉの濃度は、前記第２領域におけるＳｉの濃度よりも高く、
前記第１半導体層の形成は、前記シリコン結晶膜の少なくとも一部を前記窒化物半導体膜に取り込ませ、前記シリコン結晶膜の厚さを前記第１厚さから減少させることを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、半導体ウェーハ、及び、半導体装置の製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高周波素子、発光素子または受光素子などの材料として利用されている。このような素子を有する半導体装置は、窒化物半導体結晶層を有する半導体ウェーハを用いて製造される。例えば、窒化物半導体結晶層は、シリコンを材料とする基板上に形成される。この基板材料と窒化物半導体とは、格子定数や熱膨張係数において、差が大きい。そのため、窒化物半導体結晶層に結晶欠陥や応力が生じ、結晶品質が低下して、素子の寿命や生産性が損なわれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−７６９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、窒化物半導体の結晶品質を向上させた半導体装置、半導体ウェーハ、及び、半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１半導体層と第２半導体層とを含む窒化物半導体素子が提供される。前記第１半導体層は、基体の上に設けられ、窒化物半導体を含む。前記第１半導体層は、第１領域と、前記第１領域の上に設けられ前記第１領域におけるＳｉの濃度よりも高いＳｉの濃度を有し、前記第１領域よりも厚い第２領域と、を含む。前記第２半導体層は、前記第１半導体層の上に設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を例示する模式的断面図である。
【図２】第１の実施形態に係る窒化物半導体の積層構造の元素分布を例示するグラフ図である。
【図３】図３（ａ）及び図３（ｂ）は、第２半導体層を例示する模式的断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
【図５】第１の実施形態に係る半導体装置の製造方法の一部を例示する模式的断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法の一部を例示する模式的断面図である。
【図７】第２の実施形態に係る半導体装置の製造方法の一部を例示する模式的断面図である。
【図８】第２の実施形態に係る半導体装置の製造方法の一部を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１は、第１の実施形態に係る半導体装置を例示する模式的断面図である。  
半導体装置３０１は、例えば、発光ダイオード（Light Emitting Diode：ＬＥＤ）または高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）などである。
【０００９】
図１に示すように、第１の実施形態に係る半導体装置３０１は、基体１０と、第１半導体層５０と、第２半導体層５５と、を有する。
【００１０】
基体１０は、基板２０と、第１層３０と、を有する。基板２０の材料として、多結晶の窒化アルミニウム（ＡｌＮ）が用いられる。基板２０の厚さは、２００μｍ以上１０００μｍ以下である。
【００１１】
第１層３０は、基板２０の上に設けられる。第１層３０の材料として、酸化シリコン（ＳｉＯ２）が用いられる。第１層３０の厚さは、５ｎｍ以上１０００ｎｍ以下である。
【００１２】
第１半導体層５０は、基体１０の上に設けられる。第１半導体層５０は、単結晶であり、第１半導体層５０の材料として、窒化ガリウム（ＧａＮ）が用いられる。第１半導体層５０の厚さは、例えば１μｍ以上１０μｍ以下である。
【００１３】
第１半導体層５０は、第１領域５０ａと、第２領域５０ｂと、を有する。第１領域５０ａは、第１層３０と接している。第１領域５０ａは、単結晶であり、ＧａＮ及びシリコン（Ｓｉ）を含む。
【００１４】
第１領域５０ａは、さらに、窒化物結晶層４１と、シリコン結晶層４０を含んでもよい。この場合、シリコン結晶層４０は、第１層３０と接している。窒化物結晶層４１は、シリコン結晶層４０の上に設けられる。
【００１５】
第２領域５０ｂは、第１領域５０ａの上に設けられる。第２領域５０ｂは、単結晶であり、ＧａＮを含む。さらに、第２領域５０ｂは、Ｓｉを含んでも良い。
【００１６】
図２は、第１の実施形態に係る窒化物半導体の積層構造の元素分布を例示するグラフ図である。Ｓｉの濃度分布は、二次イオン質量分析（ＳＩＭＳ）法で測定される。
【００１７】
図２の横軸は、Ｚ軸方向（第１半導体層５０から基体１０へ向かう方向）に沿った位置Ｄｚナノメートル（ｎｍ）を表す。図２の縦軸は、Ｓｉの濃度Ｃ（Ｓｉ）（原子／立方センチメートル：ａｔｏｍｓ・ｃｍ−３）を表す。
【００１８】
第１領域５０ａにおけるＳｉの濃度は、例えば１×１０１９（ａｔｏｍｓ・ｃｍ−３）以上である。第１領域５０ａの厚さは、５ｎｍ以上５００ｎｍ以下である。
【００１９】
第２領域５０ｂにおけるＳｉの濃度は、第１領域５０ａにおけるＳｉの濃度よりも低い。第２領域５０ｂにおけるＳｉの濃度は、例えば１×１０１９（ａｔｏｍｓ・ｃｍ−３）以下である。第２領域５０ｂの厚さは、５０ｎｍ以上１０μｍ以下である。
【００２０】
第２半導体層５５は、第１半導体層５０の上に設けられる。第２半導体層５５は、単結晶の窒化物半導体を含む。第２半導体層５５は、発光機能、受光機能、及び電流のスイッチング機能の少なくともいずれかを有する。
【００２１】
図３（ａ）及び図３（ｂ）は、第２半導体層５５を例示する模式的断面図である。
【００２２】
図３（ａ）には、半導体装置３０１がＧａＮ系ＨＥＭＴの場合を示す。この場合、第２半導体層５５は、半導体積層体１５０、ソース電極１０５、ドレイン電極１０６及びゲート電極１０７を有する。
【００２３】
半導体積層体１５０は、バッファ層１０２と、半導体層１０３（第１半導体膜）と、半導体層１０４（第２半導体膜）と、を有する。
【００２４】
バッファ層１０２は、第１半導体層５０の上に設けられる。バッファ層１０２の材料として、ＧａＮ層、ＡｌＮ層またはＡｌＧａＮ層が用いられる。なお、バッファ層１０２については、必ずしも必要ではなく、削除することができる。さらにバッファ層１０２の厚さは、１００μｍ以上とすることができる。特に基板２０と、の熱膨張係数の値の差が小さいため、その厚さの制約が実質的にない。
【００２５】
半導体層１０３は、バッファ層１０２の上に設けられる。半導体層１０３は、チャネル層であり、アンドープのＡｌαＧａ１−αＮ（０≦α≦１）を含む。
【００２６】
半導体層１０４は、半導体層１０３の上に設けられる。半導体層１０４は、バリア層であり、アンドープまたはｎ形のＡｌβＧａ１−βＮ（０≦β≦１、α＜β）を含む。半導体層１０４のバンドギャップは、半導体層１０３のバンドギャップよりも大きい。半導体層１０３と半導体層１０４とは、ヘテロ接合をしている。
【００２７】
ソース電極１０５及びドレイン電極１０６は、それぞれ半導体層１０４の上に設けられている。ソース電極１０５とドレイン電極１０６とは、互いに離れた位置に設けられる。ソース電極１０５及びドレイン電極１０６は、それぞれ半導体層１０４に電気的に接続され、オーミック接触をしている。
【００２８】
ゲート電極１０７は、ソース電極１０５とドレイン電極１０６との間において、半導体層１０４の上に設けられる。ゲート電極１０７は、半導体層１０４の表面にゲート絶縁膜を介して設置されている。あるいは、ゲート電極１０７は、半導体層１０４の表面にショットキー接触をしていてもよい。
【００２９】
半導体層１０４の格子定数は、半導体層１０３の格子定数よりも小さい。このため、半導体層１０４に歪みが生じ、ピエゾ効果により半導体層１０４内にピエゾ分極が生じる。これにより、半導体層１０３と半導体層１０４との界面付近に２次元電子ガス１０９が形成される。ゲート電極１０７に印加するゲート電圧を制御することで、ゲート電極１０７下の２次元電子ガス濃度が増減し、ソース電極１０５とドレイン電極１０６との間に流れる電流が制御される。
【００３０】
図３（ｂ）は、半導体装置３０１が、ＧａＮ系ＬＥＤの場合を示す。この場合、第２半導体層５５は、半導体積層体２５０と、ｎ側電極２３０と、ｐ側電極２４０と、を有する。
【００３１】
半導体積層体２５０は、ｎ形ＧａＮ層（ｎ形半導体層）２１０と、ｎ形ＧａＮガイド層２１２と、活性層２１４と、ｐ形ＧａＮガイド層（ｐ形半導体層）２１６と、ｐ形ＧａＮ層２２０と、を含む。
【００３２】
ｎ形ＧａＮ層２１０は、第１半導体層５０の上に設けられる。  
ｎ形ＧａＮガイド層２１２は、ＧａＮ層２１０の上に設けられる。ｎ形ＧａＮ層２１０の表面の一部は、露出している。  
活性層２１４は、ｎ形ＧａＮガイド層２１２の上に設けられる。活性層２１４はＩｎＧａＮを含み、例えば、Ｉｎ０．１５Ｇａ０．８５Ｎ層とＩｎ０．０２Ｇａ０．９８Ｎ層とが積層されたＭＱＷ（Multi-Quantum Well）構造を有する。  
ｐ形ＧａＮガイド層２１６は、活性層２１４の上に設けられる。  
ｐ形ＧａＮ層２２０は、ｐ形ＧａＮガイド層２１６の上に設けられる。  
ｎ側電極２３０は、露出した部分のｎ形ＧａＮ層２１０の上に設けられている。ｐ側電極２４０は、ｐ形ＧａＮ層２２０の上に設けられている。
【００３３】
ｎ側電極２３０とｐ側電極２４０との間に所定の電圧を印加すると、活性層２１４内において正孔と電子が再結合して、活性層２１４から、例えば青色光が放出される。活性層２１４から放出される光は、第１半導体層５０側またはｐ側電極２４０側から取り出される。
【００３４】
次に、本実施形態に係る半導体装置の製造方法について説明する。  
図４は、第１の実施形態に係る半導体装置の製造方法を例示するフローチャートである。  
図５（ａ）、図５（ｂ）、図６（ａ）及び図６（ｂ）は、第１の実施形態に係る半導体装置の製造方法の一部を例示する模式的断面図である。
【００３５】
図４に示すように、実施形態に係る半導体装置の製造方法は、ステップＳ１１０、Ｓ１２０及びＳ１３０を含む。  
ステップＳ１１０において、図５（ａ）に示すように、基体１０の上に設けられたシリコン結晶膜４０ｆ（極薄Ｓｉ層）を用意する。
【００３６】
シリコン結晶膜４０ｆの厚さは、例えば、２ｎｍ以上３０ｎｍ以下である。シリコン結晶膜４０ｆの表面の結晶面は、（１１１）面である。シリコン結晶膜４０ｆは、その少なくとも一部が前述の第１領域５０ａとなる膜である。
【００３７】
基体１０は、基板２０（多結晶ＡｌＮ基板）の上に設けられた第１層３０（ＳｉＯ２層）を有する。すなわち、極薄Ｓｉ層／ＳｉＯ２層／多結晶ＡｌＮ層の構造を有する加工体８０（ウェーハ）を用意する。
【００３８】
ここで極薄のシリコン結晶膜４０ｆの厚さが厚い場合には、熱酸化によって表面層を酸化し、シリコン結晶膜４０ｆを薄層化することで１０ｎｍ以下の厚さの極薄層を得ることができる。熱酸化後の表面酸化膜は弗酸処理により容易に除去することが可能である。また、表面に熱酸化膜がついていない場合でも、基板表面に水素終端処理を施すために、試料基板を濃度１％程度の希弗酸溶液により約１分程度の処理を行う。この処理によりシリコン結晶膜４０ｆの表面は、水素で終端された表面構造となり、はっ水性となる。
【００３９】
その後、ステップＳ１２０において、表面が水素終端処理されたシリコン結晶膜４０ｆの上に、窒化物半導体膜を積層して、第１半導体層５０を形成する。第１半導体層５０の形成は、以下のように行う。
【００４０】
まず、加工体８０をＭＯＣＶＤ（有機金属を用いた気相成長法）装置に導入し、温度を５００℃まで上昇させる。そして、図５（ｂ）に示すように、ＴＭＧ(トリメチルガリウム)およびＮＨ３（アンモニア）を原料として、窒化物半導体膜５０ｆａ（窒化ガリウム結晶層）を薄膜結晶成長（エピタキシャル成長）させる。窒化物半導体膜５０ｆａは、第１領域５０ａの一部となる膜である。窒化物半導体膜５０ｆａの厚さは、例えば２０ｎｍである。
【００４１】
次に、加工体８０の温度を１０８０℃とする。このとき窒化物半導体膜５０ｆａと、極薄のシリコン結晶膜４０ｆと、の間の格子不整合に起因する応力によって、極薄のシリコン結晶膜４０ｆに転位４０ｔが導入され、塑性変形が生ずる。また、窒化物半導体膜５０ｆａに加えられていた応力歪みは、極薄のシリコン結晶膜４０ｆの塑性変形により開放される。この段階の様子が図６（ａ）に模式的に示されている。第１領域５０ａでは、第２領域５０ｂよりも転位密度が大きくなる。転位は、透過型電子顕微鏡を用いて観察することができる。
【００４２】
さらに、図６（ｂ）に示すように、１０８０℃において、ＴＭＧ（トリメチルガリウム）およびＮＨ３（アンモニア）を原料として、窒化物半導体膜５０ｆａの上に、窒化物半導体膜５０ｆｂ（窒化ガリウム結晶層）を積層する。窒化物半導体膜５０ｆｂは、第２領域５０ｂの少なくとも一部となる膜である。窒化物半導体膜５０ｆｂの厚さは、例えば、２μｍである。
【００４３】
この段階で、極薄のシリコン結晶膜４０ｆを構成するシリコン原子の一部または全部は、窒化物半導体膜５０ｆａと反応する。これにより、第１領域５０ａが形成される。この反応において、ガリウム原子とシリコン原子の相互拡散が起こり、シリコン結晶膜４０ｆの少なくとも一部は、窒化物半導体膜５０ｆａに取り込まれ、シリコン結晶膜４０ｆの厚さが減少する。このようにして、シリコン結晶膜４０ｆよりも薄いシリコン結晶層４０が形成される。あるいは、極薄のシリコン結晶膜４０ｆは、消失する。
【００４４】
低温（５００℃）で形成した窒化物半導体膜５０ｆａにおいて、１０８０℃への昇温時に格子緩和が生じる。この段階で窒化物半導体膜５０ｆａが完全に緩和しておらず、一部ひずみが残存していた場合でも、２μmの窒化物半導体膜５０ｆｂを高温で成長する段階では、さらに格子緩和が生じる。これにより、格子緩和した窒化物半導体結晶層が得られる。以上説明したようにして、第１領域５０ａの上に第２領域５０ｂが形成され、第１半導体層５０を有する半導体ウェーハ３００が形成される。
【００４５】
その後、ステップＳ１３０において、第１半導体層５０の上に第２半導体層５５を形成して、半導体装置を完成させる。
【００４６】
なお、本実施例では第１半導体層５０の薄膜結晶成長の手法として有機金属を用いた気相成長法（ＭＯＣＶＤ法）をあげているが、一般に窒化物半導体結晶成長に用いられている薄膜結晶成長法である分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）やＨＶＰＥ法（Hydride Vapor Phase Epitaxy）などいずれの方法を用いてもかまわない。
【００４７】
なお、ＬＥＤ（発光ダイオード）に代表される半導体素子を作成する場合には、第１半導体層５０に、ｎ形（Ｓｉ）およびｐ形（Ｍｇ）などのドーピングをすることも可能である。通常、下地基板側にｎ形層を作成するために、前記の１０８０℃における窒化ガリウム成長時にドーピングを行い、シリコン原子を１×１０１８（ａｔｏｍｓ・ｃｍ−３）程度添加することも可能である。ただし、本実施例のように極薄のシリコン結晶膜４０ｆ上に窒化物半導体膜５０ｆａを形成した場合は、窒化物半導体膜５０ｆａ中のガリウム原子と、シリコン結晶と、が反応し、シリコン原子が窒化物半導体結晶層中に拡散する。このため、極薄のシリコン結晶膜４０ｆの厚さは、第１半導体層５０の形成後に薄くなるか、そのすべてが消失している。具体的には極薄のシリコン結晶膜４０ｆに接した窒化ガリウム結晶層（成長層の下部の５００ｎｍ）では、１×１０１９（ａｔｏｍｓ・ｃｍ−３）以上、１×１０２０（ａｔｏｍｓ・ｃｍ−３）以下の濃度のシリコン原子が、成長中にモノシランガスを導入するドーピングをしなくとも含まれる。
【００４８】
ところで、一般に、シリコン基板上に化合物半導体結晶、とりわけ高品質の窒化物半導体結晶を形成することは困難である。
【００４９】
例えば、厚さ５００μｍ以上１０００μｍ以下のシリコン結晶基板上に直接窒化物半導体結晶層をエピタキシャル成長する参考例がある。この参考例においては、窒化物半導体結晶層の厚さが増すにつれ、該窒化物半導体結晶とシリコン結晶との間の格子不整合に起因した応力ひずみが増加する。やがて、その応力を緩和するために窒化物半導体結晶側に転位が導入される。これにより、塑性変形が起こり、蓄積された応力が緩和される。結果として、シリコン結晶基板上に形成した窒化物半導体結晶層には、１×１０８（個・ｃｍ−２）程度の大量の転位が残存する。これにより、窒化物半導体結晶の品質が低下する。
【００５０】
また、一般に化合物半導体結晶はその格子定数がシリコン結晶とは異なる。たとえばシリコン結晶とＧａＡｓ結晶では格子定数が約４％異なるため、シリコン基板上にＧａＡｓ結晶をエピタキシャル成長した場合、ＧａＡｓ結晶内部で転位の発生を伴い格子緩和をするため高い品質のＧａＡｓ結晶を得ることはできない。また近年、発光素子材料として注目を浴びている窒化物半導体結晶ではシリコン結晶で通常とりうる立方晶の結晶形態とは異なる六方晶の結晶を用いることが多く、その格子定数の差はさらに大きくなる。
【００５１】
また、シリコン基板上に脆弱なシリコン結晶層を挟み薄膜シリコン層を用意した上で、格子不整合のある化合物半導体結晶層を形成する参考例が提案されている。具体的には、シリコン基板上部に多孔質シリコン層を形成した後、表面に平坦で連続な極薄層を形成し、その後、化合物半導体層をエピタキシャル成長する手法が開示されている。
【００５２】
ここでは、シリコンとの格子不整合等により導入される結晶欠陥、または、成膜温度から常温への降温と熱膨張係数の差異等により導入される結晶欠陥、は、極薄シリコン層にのみ導入されるとしている。ただしこの方法では多孔質層の多孔度が高い条件下（多孔質層の中で空孔部分の占める割合が高い場合）では表面に平坦な極薄層を形成することは困難である。一方、多孔度が２０％と低い条件では、表面に平坦な極薄層を作成したとしても、その面積の８０％は下地にシリコン結晶部がつながっており、真の極薄部分は２０％にとどまる。そのため積層する化合物半導体結晶層との格子不整合に起因するひずみを吸収するための欠陥を、再現性良く導入することは難しい。
【００５３】
また、別の参考例ではシリコン基板上部に形成した多孔質層に直接、窒化物半導体結晶層をエピタキシャル成長する方法を提案しており、基板と窒化物系半導体との間の格子不整合によるひずみや熱膨張係数の差によるひずみを多孔質層に吸収させることができるとしている。しかしながらこの方法では化合物半導体結晶層を成長する下地は平坦ではなく、結晶成長は多孔質層表面に不連続に露出している各突起部より始まるため、成長開始直後は独立した結晶が形成されやがて横方向で結合される。この際、下地であるシリコン結晶と薄膜成長を行った化合物半導体結晶は格子定数だけでなく結晶形態も異なり、独立に成長を開始した各結晶の結合では不連続が生じ欠陥が発生してしまうことがある。
【００５４】
このほかに、極薄のシリコン結晶ではなく通常のシリコン結晶部の上に、窒化物半導体層を形成する際には、大量のシリコン原子が窒化物半導体層全域にまでに拡散することがある。そして、成長層下部では、シリコンと窒化ガリウムの混晶に近い形態となってしまう場合がある。さらに、シリコン結晶部が浸食されてしまう場合がある。すなわち、シリコン結晶上に堆積したＧａＮ結晶から高温時に窒素が昇華し、Ｇａ原子が析出した後、シリコン結晶部を侵食してしまい、界面部分に空洞を発生させてしまうことがある。さらには、侵食されたシリコン結晶部から析出したシリコン原子は上部のＧａＮ結晶へ拡散し、高濃度のｎ形不純物となってしまい、伝導タイプの制御性が劣化する。
【００５５】
本実施形態では、第１半導体層５０は、第１領域５０ａと、第１領域５０ａよりもＳｉ濃度の高い第２領域５０ｂと、を有する。このような第１半導体層５０は、下地の結晶情報を引き継がない均質な厚さの極薄のシリコン結晶膜４０ｆを用意し、その上にシリコン結晶膜４０ｆより厚い窒化物半導体膜（５０ｆａ及び５０ｆｂ）を成長させることにより形成される。そして、この窒化物半導体膜の成長の際に、下地の極薄のシリコン結晶膜４０ｆ側に転位４０ｔが導入される。転位４０ｔが導入されることにより、窒化物半導体膜の成長に伴う応力ひずみが緩和される。これにより、第２領域５０ｂへの転位（結晶欠陥）の導入が抑制され、良質な結晶層を得ることができる。
【００５６】
下地のシリコン結晶膜４０ｆの厚さがエピタキシャル成長をする窒化物半導体膜の厚さより十分厚い場合、下地側に転位導入を伴う塑性変形を発生させることは困難であるが、下地のシリコン結晶膜４０ｆの厚さが窒化物半導体膜の厚さより十分薄い場合には、下地のシリコン結晶膜４０ｆ側に転位発生を伴う塑性変形を起こすことが容易となる。例えば、Ｓｉ濃度が１×１０１９（ａｔｏｍｓ・ｃｍ−３）以上である第１領域５０ａの厚さが５ｎｍ〜５００ｎｍであり、Ｓｉ濃度が１×１０１９（ａｔｏｍｓ・ｃｍ−３）以下である第２領域５０ｂの厚さが５０ｎｍ〜１０μｍである範囲において、塑性変形が起き易い。
【００５７】
欠陥が少なく高品質な窒化物半導体の単結晶を用いることで、高性能な半導体装置を製造することができる。このような窒化物半導体結晶をエピタキシャル成長させるため、通常、基板には単結晶の材料が用いられる。本実施形態では、基板２０の上に、第１層３０を設け、さらにその上に厚さが均一なシリコン結晶膜４０ｆを設けている。このように第１層３０を設けることで、窒化物半導体膜５０ｆａ及び５０ｆｂのエピタキシャル成長の下地となるシリコン結晶膜４０ｆには、基板２０に用いられた材料の結晶情報が引き継がれない。このため、多結晶の材料を基板２０に用いても、良質な結晶層を得ることができる。本実施形態では、多結晶ＡｌＮを用いることで、比較的安価で大口径の基板を用いることができる。また、極薄のシリコン結晶膜４０ｆ側に再現性良く転位４０ｔの導入に伴う塑性変形をもたらすことが可能になる。
【００５８】
基板２０に用いられる材料の熱膨張係数と、第１半導体層５０に用いられる材料の熱膨張係数と、の差が大きい場合、または、基板２０に用いられる材料の熱膨張係数と、第２半導体層５５に用いられる材料の熱膨張係数と、の差が大きい場合、温度変化によって、半導体装置３０１に反りが生じる場合がある。例えば、半導体装置は、その製造時及び使用時において、発熱する。この熱により半導体装置の温度が上昇した場合、熱膨張係数の差によって、装置に歪みや反りが生じることがある。半導体装置に反りが生じると、例えば、電極の剥がれなどが生じやすく、半導体装置の故障に繋がる。また、半導体装置の製造時における昇温または降温時においても、ウェーハに反りやクラックが生じ、結晶品質が低下することがある。
【００５９】
これに対して実施形態においては、基板２０には窒化アルミニウム（多結晶ＡｌＮ）が用いられている。そのため、基板２０に用いられる材料の熱膨張係数と、第１半導体層５０に用いられる材料の熱膨張係数（または第２半導体層５５の熱膨張係数）と、の差は、小さい（例えば３×１０−６Ｋ−１未満）。これにより、半導体装置３０１の温度が変化しても、熱膨張係数に起因した反りを抑制することができる。
【００６０】
さらに、実施形態に係る半導体装置３０１においては、基板２０と第１半導体層５０との間に第１層３０が設けられている。つまり、熱膨張係数の小さい第１層３０（ＳｉＯ２層）が、比較的熱膨張係数の大きい基板２０（ＡｌＮ層）と第１半導体層５０（ＧａＮ層）とによって挟まれている。これにより、基板２０における熱収縮と、第１半導体層５０（及び第２半導体層５５）における熱収縮と、がバランスし、製造時における反りやラックの発生を抑制することができる。
【００６１】
また、積層構造の具体的な厚さとして本実施形態においては、多結晶ＡｌＮ基板（２００μｍ以上１０００μｍ以下）、ＳｉＯ２層（５ｎｍ以上１０００ｎｍ以下）、第１半導体層５０（５０ｎｍ以上１０μｍ以下）、としている。これにより、製造時や使用時における、熱膨張係数の差に起因する収縮を、熱収縮量の小さいＳｉＯ２層を挟むことでバランスさせ、反りやクラックの発生を抑制することができる。
【００６２】
第１半導体層５０や第２半導体層５５などの窒化物半導体結晶層の形成において、これらの層が厚いと、基板２０と、窒化物半導体結晶層と、の熱収縮量の差が大きくなる。このため、熱膨張係数に起因した反りが生じやすい。これに対して、実施形態においては、基板２０に用いられる材料の熱膨張係数と、窒化物半導体結晶層と、の熱膨張係数の差が小さいため、第１半導体層５０及び第２半導体層５５を良好な品質で厚く形成することができる。例えば、図３（ａ）において説明したＨＥＭＴの例において、第２半導体層５５を厚く形成することで、半導体層の縦方向の抵抗を高くすることができ、耐圧を向上させることができる。
【００６３】
上記に加え、基板２０に熱伝導率の高い窒化アルミニウムを用いることで、半導体装置の放熱性を向上させることができる。実施形態においては、基板２０の熱伝導率は、第１半導体層５０及び第１層３０の熱伝導率よりも高い。これにより、基板２０を介して、効率よく放熱することができ、半導体装置の使用時における温度の上昇を抑制することができる。そのため、熱膨張係数の差に起因した半導体装置の反りを抑制することができる。
【００６４】
さらに、本実施形態では、ガリウム（Ｇａ）、インジウム（Ｉｎ）などのIII族元素に対して反応性が低い第１層３０の上に、シリコン結晶膜４０ｆを積層する。そして、その上に窒化物半導体膜（５０ｆａ及び５０ｆｂ）を積層する。窒化物半導体膜は、シリコン結晶膜４０ｆよりも十分に厚い。このため、III族元素によるシリコン結晶膜４０ｆの侵食（melt back etching）が限定的となる。
【００６５】
すなわち、本実施形態によれば、極薄のシリコン結晶膜４０ｆの厚さが３０ｎｍ以下であるため、該極薄のシリコン結晶膜４０ｆ上に低温で窒化物半導体膜５０ｆａを積層後、高温でのプロセスを行った場合でもIII族元素により侵食を受ける領域は最大でも極薄のシリコン結晶膜４０ｆの厚さ（３０ｎｍ）以下にとどまる。第１半導体層５０中に拡散するシリコン原子の総量は限定的であり、第１半導体層５０の伝導型制御に与える影響を低減することが可能になる。
【００６６】
（第２の実施形態）
図７（ａ）、図７（ｂ）、図８（ａ）、図８（ｂ）及び図８（ｃ）は、第２の実施形態に係る半導体装置の製造方法の一部を例示する模式的断面図である。
【００６７】
図７（ａ）に示すように、加工体８０を用意する。例えば、基板２０の厚さは６５０μｍ、埋め込み酸化膜層である第１層３０の厚さは２００ｎｍ、上部の極薄のシリコン結晶膜４０ｆの厚さは１０ｎｍである。基板２０には、多結晶ＡｌＮが用いられている。表面のシリコン結晶膜４０ｆの結晶面は、（１１１）面である。
【００６８】
一般に大気暴露したシリコン層の表面は１ｎｍから数ｎｍ程度の自然酸化膜（ＳｉＯ２）で覆われている。自然酸化膜で表面が覆われたシリコン層上に薄膜結晶をエピタキシャル成長させる場合には、エピタキシャル成長の工程の前に成膜装置内で自然酸化膜を除去して、結晶表面を露出させる必要がある。通常は、非酸化性の雰囲気、たとえば窒素、あるいは水素雰囲気の中で、１０００℃程度の高温で加熱することにより、自然酸化膜を除去する方法がとられている。しかしながら、シリコン層の厚さが１０ｎｍ程度と極薄膜の場合は、１０００℃程度の高温熱処理の際に薄膜シリコン層が塊状化し、平坦性が著しく損なわれ、粒上のＳｉ層に変形するか、あるいはシリコン層が蒸発して消失してしまうことが知られている。そのために、極薄シリコン層の上にエピタキシャル成長をさせるためには注意を要する。
【００６９】
極薄のシリコン層上にエピタキシャル成長を行う場合は水素終端の手法が採用される。シリコンの結晶表表面を水素で被覆した構造では、大気中でも比較的安定的に表面を保護することが可能となる。表面を被覆している水素原子は６００℃程度の温度で脱離するが、室温から５００℃程度までは、シリコン表面に自然酸化膜が形成されることを防止することができる。すなわち、表面が水素終端されたシリコン層上に酸化を防止しながら５００℃でエピタキシャル成長を行うことが可能である。またこの程度の温度であれば、極薄シリコン層の塊状化を防止することができるため、極薄シリコン層上でもＧａＮなどの結晶層をエピタキシャル成長することが可能となる。
【００７０】
表面のシリコン結晶膜４０ｆに水素終端処理を施すために、濃度１％程度の希弗酸溶液により１分程度の処理を行う。この処理により極薄シリコン結晶膜表面は、水素で終端され、撥水性となる。続いて、表面が水素終端処理されたシリコン結晶膜４０ｆの上に、窒化物半導体膜５０ｆａ（窒化物半導体結晶層である窒化ガリウム結晶層）を薄膜結晶成長（エピタキシャル成長）する。
【００７１】
例えば、図７（ｂ）に示すように、試料基板をＭＯＣＶＤ（有機金属を用いた気相成長法）装置に導入し、基板温度を５００℃まで昇温したのち、窒化物半導体結晶層の低温成長に先立ち、ＴＭＧのみを供給し、極薄のシリコン結晶膜４０ｆの表面に３原子層相当のガリウム原子を堆積させる。これにより、ガリウム原子層１１を形成する。この段階で、ガリウム原子の一部は、極薄のシリコン結晶膜４０ｆ中に拡散している。
【００７２】
続いて、図８（ａ）に示すように、ＴＭＧ(トリメチルガリウム)およびＮＨ３（アンモニア）を原料として２０ｎｍの窒化物半導体膜５０ｆａを形成する。
【００７３】
その後、図８（ｂ）に示すように、ウェーハを１０８０℃に昇温する。このとき窒化物半導体膜５０ｆａと、極薄のシリコン結晶膜４０ｆとの間の格子不整合に起因する応力によって、シリコン結晶膜４０ｆ側に転位４０ｔが導入され、塑性変形が生ずる。また、窒化物半導体膜５０ｆａに加えられていた応力歪みは、シリコン結晶膜４０ｆの塑性変形により開放される。
【００７４】
シリコン結晶膜表面（窒化物半導体結晶層の成長界面）から導入される転位が、シリコン結晶膜を第１層界面まで突き抜ける場合には、塑性変形が生じやすい。したがって、実施形態においては、シリコン結晶膜４０ｆの厚さは、ガリウム原子が容易に拡散できる厚さとされる。
【００７５】
また、第１の実施形態においては窒化物半導体結晶の成長に先立つIII族元素の導入は行われていない。しかし、シリコン結晶膜上に窒化ガリウム結晶層を成長した場合に、界面で生ずる反応によって、シリコン原子及びガリウム原子は、それぞれの層中を相互に拡散する。このため、第１の実施形態においても、シリコン結晶膜中にガリウム原子が拡散していると考えられる。
【００７６】
次に、図８（ｃ）に示すように、引き続き、１０８０℃において、ＴＭＧ（トリメチルガリウム）およびＮＨ３（アンモニア）を原料として、２μmの窒化物半導体膜５０ｆｂ（窒化物半導体結晶層である窒化ガリウム結晶層）を形成する。
【００７７】
さらにこの段階で、極薄のシリコン結晶膜４０ｆを構成するシリコン原子の一部または全部が窒化物半導体膜と反応し、ガリウム原子とシリコン原子の相互拡散が起こり、シリコン原子が窒化物半導体結晶中に取り込まれる。これにより、極薄のシリコン結晶膜４０ｆの厚さは、減少する。このようにして、シリコン結晶膜４０ｆよりも薄いシリコン結晶層４０が形成される。あるいは、極薄のシリコン結晶膜４０ｆは、消失する。
【００７８】
前述のように、低温で形成した窒化物半導体膜５０ｆａにおいて、１０８０℃への昇温時に格子緩和が生じる。この段階で窒化物半導体膜５０ｆａが完全に緩和しておらず、一部ひずみが残存していた場合でも、２μｍの窒化物半導体膜５０ｆｂを高温で成長する段階で、さらに格子緩和が生じる。これにより、格子緩和した窒化物半導体結晶層が得られる。その後、上述のようにして形成された半導体ウェーハ上に第２半導体層５５を形成して、半導体装置を完成させる。
【００７９】
本実施形態では、ガリウム原子層１１を形成し、先行してガリウム原子を極薄のシリコン結晶膜４０ｆ中に拡散せしめている。このため、シリコン結晶膜４０ｆでの転位４０ｔの導入による塑性変形が容易に起こる。シリコン結晶中においてガリウム原子は格子位置を置換しながら拡散することがよく知られている。本実施形態の条件では厚さ１０ｎｍのシリコン結晶膜４０ｆの最下部（シリコン結晶膜４０ｆと第１層３０との界面）までＧａ原子は拡散する。そのためシリコン結晶膜４０ｆへの転位の導入が容易となる。シリコン結晶膜４０ｆへ転位が導入されることにより、窒化物半導体膜５０ｆａ及び５０ｆｂの成長に伴う応力が緩和される。これにより、窒化物半導体結晶（第２領域５０ｂ）への結晶欠陥（転位）の導入が抑制され、結晶品質を向上させることができる。
【００８０】
以上より、実施形態によれば、窒化物半導体の結晶品質を向上させた半導体装置及びその製造方法、半導体ウェーハの製造方法が提供できる。
【００８１】
なお、実施形態において、半導体装置は、レーザダイオード（Laser Diode：ＬＤ）などの半導体発光素子、フォトダイオード（Photodiode：ＰＤ）などの半導体受光素子、または、ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）及びショットキーバリアダイオード（ＳＢＤ）などの電子デバイスであってもよい。
【００８２】
なお、本願明細書において、化合物半導体とは、例えば、III-Ｖ族（ＧａＡｓ、ＧａＮ、ＩｎＰ等）、II-VI族（ＣｄＴｅ、ＺｎＳｅ、ＣｄＳ等）、IV-IV族（ＳｉＣ、ＳｉＧｅ等）に含まれる２種類以上の元素を含む半導体の総称である。
【００８３】
なお、本願明細書において、「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ≦１）のIII−Ｖ族化合物半導体を含み、さらに、Ｖ族元素としては、Ｎ（窒素）に加えてリン（Ｐ）や砒素（Ａｓ）などを含有する混晶も含むものとする。またさらに、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
【００８４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体層、第１層、基板などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８５】
その他、本発明の実施の形態として上述した半導体装置及びその製造方法、半導体ウェーハを基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法、半導体ウェーハも、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１０…基体、  １１…ガリウム原子層、  ２０…基板、  ３０…第１層、  ４０…シリコン結晶層、  ４０ｆ…シリコン結晶膜、  ４０ｔ…転位、  ４１…窒化物結晶層、  ５０…第１半導体層、  ５０ａ…第１領域、  ５０ｂ…第２領域、  ５０ｆａ…窒化物半導体膜、  ５０ｆｂ…窒化物半導体膜、  ５５…第２半導体層、  ８０…加工体、  １０２…バッファ層、  １０３…半導体層、  １０４…半導体層、  １０５…ソース電極、  １０６…ドレイン電極、  １０７…ゲート電極、  １０９…２次元電子ガス、  １５０…半導体積層体、  ２１０…ｎ形ＧａＮ層（ｎ形半導体層）、  ２１２…ｎ形ＧａＮガイド層、  ２１４…活性層、  ２１６…ｐ形ＧａＮガイド層、  ２２０…ｐ形ＧａＮ層（ｐ形半導体層）、  ２３０…ｎ側電極、  ２４０…ｐ側電極、  ２５０…半導体積層体、  ３００…半導体ウェーハ、  ３０１…半導体装置、  Ｃ…濃度、  Ｄｚ…位置、  Ｓ１１０、Ｓ１２０、Ｓ１３０…ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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