(57)【要約】【課題】メモリセル領域内のシリコン酸化膜を除去するためのエッチング液が周辺回路領域にまで到達することによって周辺ゲート電極の側面にサイドウォール絶縁膜が形成されなくなり、それによってソース／ドレイン拡散層を形成するためのイオン注入の実施後にＬＤＤ拡散層が残存しなくなり、結果として周辺トランジスタにＬＤＤ拡散層を設けることができなくなることを防止する。【解決手段】半導体装置１は、メモリセル領域ＭＣ及び周辺回路領域ＰＡが区画された半導体基板２と、それぞれメモリセル領域ＭＣ内に配置され、かつ、ｘ方向に延在する複数の第１の配線（ビット線ＢＬ及びダミービット線ＤＢＬ）と、複数の第１の配線ごとに設けられ、それぞれ対応する第１の配線のｘ方向の一方端部Ｅ１に対向する端部Ｅ２を有する複数の突起部Ｐを有してメモリセル領域ＭＣ内に配置され、ｙ方向に延在するガードラインＧＬとを備える。【選択図】図２
2016154194.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域及び周辺回路領域が区画された半導体基板と、
それぞれ前記メモリセル領域内に配置され、かつ、第１の方向に延在する複数の第１の配線と、
前記複数の第１の配線ごとに設けられ、それぞれ対応する前記第１の配線の前記第１の方向の一方端部に対向する端部を有する複数の突起部を有して前記メモリセル領域内に配置され、前記第１の方向と直交する第２の方向に延在するガードラインと
を備えることを特徴とする半導体装置。
【請求項２】
前記複数の第１の配線のうち前記第２の方向の両端に位置する複数の前記第１の配線はダミー配線であり、
それぞれ前記ダミー配線に対応する複数の前記突起部の一部は、対応する前記ダミー配線と接続されており、
前記ガードラインは、それぞれ前記ダミー配線である２つの前記第１の配線とともに前記メモリセル領域の４辺を囲むガードリングを構成する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダミー配線でない前記第１の配線はビット線である
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ガードラインと前記複数の第１の配線とは同じ材料によって構成される
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ガードラインの前記周辺回路領域側の側面である第１の側面を覆うスペーサ絶縁膜をさらに備え、
前記第１の側面の反対側に位置する前記ガードラインの第２の側面には前記スペーサ絶縁膜が配置されない
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記メモリセル領域は、複数のメモリセルが配置されるアクティブセル領域と、該アクティブセル領域を囲むように配置されるダミーセル領域とを有し、
前記ガードラインは、前記ダミーセル領域内に配置される
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記アクティブセル領域には、それぞれ前記第１及び第２の方向のそれぞれに対して傾斜した第３の方向に延在する第１の素子分離領域と前記第２の方向に延在する第２の素子分離領域とに囲まれてなる複数の活性領域が形成され、
前記半導体装置は、それぞれ前記半導体基板内に埋設され、かつ、前記第２の方向に沿って並ぶ複数の前記活性領域のそれぞれと交差するように前記第２の方向に延在する複数の第２の配線をさらに備える
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ガードラインのうち前記突起部でない部分の前記第１の方向の幅は、前記第２の方向に隣接して配置される２本の前記第１の配線それぞれの幅の合計に該２本の第１の配線間の距離を足してなる値の１／３以上２／３以下である
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置
【請求項９】
前記周辺回路領域には、周辺素子分離領域によって囲まれてなる周辺活性領域が形成され、
前記半導体装置は、
前記周辺活性領域と交差するように前記半導体基板上に形成される周辺ゲート電極と、
前記周辺活性領域内の前記周辺ゲート電極の両側に位置する領域にそれぞれ形成された２つのソース／ドレイン拡散層と、
前記周辺活性領域内の前記２つのソース／ドレイン拡散層のそれぞれと前記周辺ゲート電極の間に位置する領域に形成された２つのＬＤＤ拡散層と
をさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記周辺ゲート電極の側面を覆うスペーサ絶縁膜をさらに備え、
前記２つのＬＤＤ拡散層はそれぞれ前記スペーサ絶縁膜の下方に形成される
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
メモリセル領域及び周辺回路領域が区画される半導体基板の前記メモリセル領域内に相当する表面に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面に第１の導電膜を形成する工程と、
前記第１の導電膜の表面に、それぞれ前記メモリセル領域内を第１の方向に延在する複数の第１の配線のパターンと、前記複数の第１の配線ごとに設けられ、それぞれ対応する前記第１の配線の前記第１の方向の一方端部に対向する端部を有する複数の突起部を有して前記メモリセル領域内に配置され、前記第１の方向と直交する第２の方向に延在するガードラインのパターンとを含むマスクパターンを形成する工程と、
前記マスクパターンをマスクとするエッチングによって前記第１の導電膜をパターニングすることにより、前記複数の第１の配線及び前記ガードラインを形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記マスクパターンを形成する工程は、
第１の有機膜を形成してパターニングすることにより、前記第２の方向に延在し互いに対向する２つの第１の側面と、前記第１の方向に延在し互いに対向する２つの第２の側面とによって囲まれてなる全体として矩形の開口部の内部に、前記第１の方向に延在し前記第２の方向に等間隔で配置される複数の第１のラインパターンと、該複数の第１のラインパターンの間に配置される複数の第１のスペースパターンと、前記２つの第１の側面のそれぞれに沿って配置される溝部とが形成されてなる形状の第１のパターンを形成する工程と、
前記第１の有機膜の側面にサイドウォール絶縁膜を形成した後、前記第１の有機膜を除去することにより、前記第１の方向に延在し前記第２の方向に等間隔で配置される複数の第２のラインパターンと、該複数の第２のラインパターンの間に配置される複数の第２のスペースパターンと、前記第２の方向に延在し、前記複数の第２のラインパターンそれぞれの前記第１の方向の端部と接続される２つの溝ラインパターンとを有する第２のパターンを形成する工程と、
前記複数の第２のラインパターンそれぞれの上面を露出させる一方で前記溝ラインパターンを露出させない位置に前記第２の方向に延在する開口部を有する第２の有機膜を形成する工程と、
前記第２の有機膜をマスクとするエッチングによって前記サイドウォール絶縁膜をエッチングする工程とを有する
ことを特徴とする請求項１１に記載の製造方法。
【請求項１３】
前記マスクパターンを形成する工程は、
第１の有機膜を形成してパターニングすることにより、前記第２の方向に延在し互いに対向する２つの第１の側面と、前記第１の方向に延在し互いに対向する２つの第２の側面とによって囲まれてなる全体として矩形の開口部の内部に、前記第１の方向に延在し前記第２の方向に等間隔で配置される複数の第１のラインパターンと、該複数の第１のラインパターンの間に配置される複数の第１のスペースパターンと、前記２つの第１の側面のそれぞれに沿って配置される溝部とが形成されてなる形状の第１のパターンを形成する工程と、
前記第１の有機膜の側面にサイドウォール絶縁膜を形成した後、前記第１の有機膜を除去することにより、前記第１の方向に延在し前記第２の方向に等間隔で配置される複数の第２のラインパターンと、該複数の第２のラインパターンの間に配置される複数の第２のスペースパターンと、前記第２の方向に延在し、前記複数の第２のラインパターンそれぞれの前記第１の方向の端部と接続される２つの溝ラインパターンとを有する第２のパターンを形成する工程と、
前記複数の第２のラインパターンのうち前記第２の方向の両端に位置するもの以外の上面を露出させる一方で前記溝ラインパターンを露出させない位置に前記第２の方向に延在する開口部を有する第２の有機膜を形成する工程と、
前記第２の有機膜をマスクとするエッチングによって前記サイドウォール絶縁膜をエッチングする工程とを有する
ことを特徴とする請求項１１に記載の製造方法。
【請求項１４】
前記半導体基板の前記周辺回路領域内に相当する表面に第２の導電膜を形成する工程をさらに備え、
前記第１の導電膜は、前記第２の導電膜の表面にも形成され、
前記マスクパターンは、前記周辺回路領域内に配置される周辺ゲート電極のパターンをさらに含み、
前記複数の第１の配線及び前記ガードラインを形成する工程では、前記第１及び第２の導電膜の積層膜からなる前記周辺ゲート電極も形成される
ことを特徴とする請求項１１乃至１３のいずれか一項に記載の製造方法。
【請求項１５】
前記周辺ゲート電極が形成された後、第１のイオン注入を実施することにより、前記周辺回路領域内に配置される周辺活性領域の表面にＬＤＤ拡散層を形成する工程と、
スペーサ絶縁膜を成膜する工程と、
少なくとも前記メモリセル領域内のアクティブセル領域を露出させる開口部を有するマスク膜を形成する工程と、
前記マスク膜をマスクとするウエットエッチングにより前記スペーサ絶縁膜をエッチングする工程と、
前記スペーサ絶縁膜をエッチングした後、前記マスク膜を除去し、さらに前記スペーサ絶縁膜のエッチバックを行う工程と、
前記エッチバックの後、第２のイオン注入を実施することにより、前記周辺活性領域の表面にソース／ドレイン拡散層を形成する工程と
をさらに備えることを特徴とする請求項１４に記載の製造方法。
【請求項１６】
前記周辺ゲート電極が形成された後、前記第１のイオン注入を実施する前に、全面を覆う第１のライナー膜を形成する工程と、
前記ソース／ドレイン拡散層を形成した後、全面を覆う第２のライナー膜を形成する工程と
をさらに備えることを特徴とする請求項１５に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、周辺回路領域内のトランジスタにＬＤＤ拡散層を設ける半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Randam Access Memory)などの半導体装置の周辺回路領域に設けられる周辺トランジスタには、電界緩和層としてのＬＤＤ(Lightly Dosed Drain)拡散層が設けられる場合がある（例えば特許文献１を参照）。ＬＤＤ拡散層は、半導体基板の表面上に形成されるゲート電極（以下、「周辺ゲート電極」という）と、半導体基板の表面内に形成される２つのソース／ドレイン拡散層それぞれとの間に配置される。
【０００３】
ＬＤＤ拡散層の形成は、次のようにして行われる。まず初めに、半導体基板に素子間分離用の絶縁膜を埋め込むことによって、いわゆるＳＴＩ(Shallow Trench Isolation)法による活性領域を区画する。続いて、活性領域の表面をゲート絶縁膜で覆った後、導電膜を成膜し、パターニングすることによって周辺ゲート電極を形成する。次に、まず薄いライナー絶縁膜を形成したうえで半導体基板内に不純物をイオン注入することによって、活性領域の表面内にＬＤＤ拡散層を形成する。この段階では、周辺ゲート電極によって覆われている部分を除く活性領域の全体に、広くＬＤＤ拡散層が分布する。続いて、周辺ゲート電極の側面をサイドウォール絶縁膜で覆い、その状態で不純物のイオン注入を再度実施する。このとき、サイドウォール絶縁膜がマスクとして機能するため、周辺ゲート電極に近い領域には不純物が注入されず、周辺ゲート電極から遠い領域にのみ不純物が注入される。その結果、周辺ゲート電極から遠い領域に形成されていたＬＤＤ拡散層が高い濃度で不純物を含有するソース／ドレイン拡散層に置換される一方、周辺ゲート電極に近い領域にはＬＤＤ拡散層が残存することになる。こうして、上記のように、周辺ゲート電極と２つのソース／ドレイン拡散層それぞれとの間にＬＤＤ拡散層が配置された構成を得ることができる。
【０００４】
また、ワード線を半導体基板内に埋め込んだ構造を有する半導体装置が知られている（例えば特許文献２を参照）。この種の半導体装置では、ワード線が半導体基板の表面に設けられたトレンチ内に埋め込まれているため、特許文献１にも示されるように、ビット線と周辺ゲート電極を同一の工程で製造することが可能になる。
【０００５】
その他、特許文献３には、ワード線を半導体基板の表面上に形成し、ビット線とセルキャパシタをワード線の上方に形成するタイプの半導体装置に関して、周辺ゲート電極を形成する際に用いるエッチング液からメモリセル領域内の構造を保護するための構造が開示されている。
【０００６】
具体的に説明すると、特許文献３に記載の半導体装置の製造方法では、全面に形成した導電膜をパターニングすることによりメモリセル領域内にワード線を形成した後、ワード線間の領域に、半導体基板の表面（ソース／ドレイン拡散層）とビット線及びセルキャパシタのそれぞれとを接続するためのセルコンタクトパッドを形成する。そして、メモリセル領域を層間絶縁膜で覆った状態で、上記導電膜のうち周辺回路領域内に形成されている部分をパターニングすることにより、周辺ゲート電極を形成する。ここで、微細化が進展すると、ワード線の間隔が非常に狭くなる。その結果、メモリセル領域を覆う層間絶縁膜を形成する際に、ワード線間の領域に層間絶縁膜が十分に埋め込まれないという事態が発生し得る。この場合、層間絶縁膜内にボイドが発生することになり、このボイドを通じて、周辺ゲート電極を形成するために用いるエッチング液がメモリセル領域内に侵入することになる。こうしてメモリセル領域内に侵入するエッチング液は、メモリセル領域内に形成されているセルコンタクトパッドを腐食させる。特許文献３の技術は、この腐食を防止すべく、周辺回路領域とメモリセル領域の間に、ワード線と交差する方向に延在するダミーのセルコンタクトパッドを設けるというものである。ダミーのセルコンタクトパッドがエッチング液に対する防波堤としての役割を果たすため、特許文献３の技術によれば、セルコンタクトパッドの腐食が防止される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１４／０７７２１０号
【特許文献２】特開２０１２−０９９７９３号公報
【特許文献３】特開２０１０−１９９６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１の図７には、周辺ゲート電極の側面に上述したサイドウォール絶縁膜を形成する工程の一例が開示されている。この例では、サイドウォール絶縁膜の材料となるシリコン酸化膜を成膜した後、シリコン酸化膜のエッチバックを行うことによって、周辺ゲート電極の側面にサイドウォール絶縁膜が形成される。この時点では、メモリセル領域（ビット線間の領域）のシリコン酸化膜は残存している。サイドウォール絶縁膜の形成後、上述した工程と同様にして不純物のイオン注入を実施することにより、ソース／ドレイン拡散層が形成される。特許文献１の図７に示される工程では、こうしてソース／ドレイン拡散層を形成した後、レジストで周辺回路領域を覆った状態でシリコン酸化膜のウエットエッチングを実施することにより、メモリセル領域（ビット線間の領域）のシリコン酸化膜を除去している。
【０００９】
ここで、メモリセル領域内におけるシリコン酸化膜の除去を、エッチバックによるサイドウォール絶縁膜の形成前に実施することも考えられる。この場合、シリコン酸化膜を全面に形成した後、レジストなどのマスク膜で周辺回路領域を覆い、その状態でシリコン酸化膜のウエットエッチングを実施することになる。サイドウォール絶縁膜の形成は、その後に周辺回路領域内に残ったシリコン酸化膜をエッチバックすることによって実施される。
【００１０】
しかしながら、このような工程を採用すると、特に高度に微細化した半導体装置において、周辺ゲート電極の側面にサイドウォール絶縁膜を形成できなくなるおそれがある。すなわち、ウエットエッチングは当方性であるため、ウエットエッチングで用いるエッチング液は、周辺回路領域を覆うマスク膜の下方にもある程度回り込む。高度な微細化によって周辺回路領域とメモリセル領域が接近すると、こうしてマスク膜の下方に回り込んだエッチング液が周辺回路領域に到達する場合が生ずる。また、高度な微細化によってビット線の間隔が狭くなると、ビット線間の領域をシリコン酸化膜によって十分に埋設することができなくなり、シリコン酸化膜内にシームやボイドが発生する。このシームやボイドは、周辺回路領域に向かってエッチング液を誘導する役割を果たす。このように、高度に微細化した半導体装置においては、メモリセル領域のシリコン酸化膜を除去するためのエッチング液が周辺回路領域にまで到達し、周辺ゲート電極の側面に形成されたシリコン酸化膜を除去してしまう可能性が高くなっている。周辺ゲート電極の側面に形成されたシリコン酸化膜が除去されると、周辺ゲート電極の側面に上述したサイドウォール絶縁膜が形成されなくなる。すると、ソース／ドレイン拡散層を形成するためのイオン注入の実施後にＬＤＤ拡散層が残存しなくなり、周辺トランジスタにＬＤＤ拡散層を設けることができなくなるため、改善が必要とされている。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、メモリセル領域及び周辺回路領域が区画された半導体基板と、それぞれ前記メモリセル領域内に配置され、かつ、第１の方向に延在する複数の第１の配線と、前記複数の第１の配線ごとに設けられ、それぞれ対応する前記第１の配線の前記第１の方向の一方端部に対向する端部を有する複数の突起部を有して前記メモリセル領域内に配置され、前記第１の方向と直交する第２の方向に延在するガードラインとを備えることを特徴とする。
【００１２】
また、本発明による半導体装置の製造方法は、メモリセル領域及び周辺回路領域が区画される半導体基板の前記メモリセル領域内に相当する表面に層間絶縁膜を形成する工程と、前記層間絶縁膜の表面に第１の導電膜を形成する工程と、前記第１の導電膜の表面に、それぞれ前記メモリセル領域内を第１の方向に延在する複数の第１の配線のパターンと、前記複数の第１の配線ごとに設けられ、それぞれ対応する前記第１の配線の前記第１の方向の一方端部に対向する端部を有する複数の突起部を有して前記メモリセル領域内に配置され、前記第１の方向と直交する第２の方向に延在するガードラインのパターンとを含むマスクパターンを形成する工程と、前記マスクパターンをマスクとするエッチングによって前記第１の導電膜をパターニングすることにより、前記複数の第１の配線及び前記ガードラインを形成する工程とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ガードラインが周辺回路領域内へのエッチング液の侵入を防止する役割を果たす。したがって、周辺ゲート電極の側面をサイドウォール絶縁膜により覆った状態で周辺トランジスタのソース／ドレイン拡散層を形成することが可能になるので、周辺トランジスタにＬＤＤ拡散層を設けることが可能になる。
【図面の簡単な説明】
【００１４】
【図１】（ａ）は、本発明の好ましい第１の実施の形態による半導体装置１の平面レイアウトを示す図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図２】（ａ）は、製造途中における半導体装置１の上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図３】（ａ）は、製造途中（図２に続く工程）における半導体装置１の上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図４】（ａ）は、製造途中（図３に続く工程）における半導体装置１の上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図５】（ａ）は、製造途中（図４に続く工程）における半導体装置１の上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図６】（ａ）は、製造途中（図５に続く工程）における半導体装置１の上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図７】（ａ）は、製造途中（図６に続く工程）における半導体装置１の、図１（ａ）のＡ−Ａ線に対応する断面図である。
【図８】（ａ）は、製造途中（図７に続く工程）における半導体装置１の、図１（ａ）のＡ−Ａ線に対応する断面図である。
【図９】（ａ）は、製造途中（図８に続く工程）における半導体装置１の、図１（ａ）のＡ−Ａ線に対応する断面図である。
【図１０】（ａ）は、製造途中（図９に続く工程）における半導体装置１の、図１（ａ）のＡ−Ａ線に対応する断面図である。
【図１１】（ａ）は、製造途中（図１０に続く工程）における半導体装置１の、図１（ａ）のＡ−Ａ線に対応する断面図である。
【図１２】（ａ）は、製造途中（図１１に続く工程）における半導体装置１の上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１３】（ａ）は、製造途中（図１２に続く工程）における半導体装置１の上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図である。
【図１４】（ａ）は、製造途中（図１３に続く工程）における半導体装置１の、図１（ａ）のＡ−Ａ線に対応する断面図である。
【図１５】（ａ）は、本発明の好ましい第２の実施の形態による半導体装置１の、図６に対応する工程における上面図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
本実施の形態による半導体装置１はＤＲＡＭであり、図１に示すように、半導体基板２の主面にメモリセル領域ＭＣと周辺回路領域ＰＡとが区画された構成を有している。なお、本発明の適用対象はＤＲＡＭに限られるものではなく、本発明は、例えば記憶素子として抵抗変化型の素子を用いるＲｅＲＡＭ(Resistance Random Access Memory)や、記憶素子として相変化素子を用いるＰＲＡＭ(Phase change Random Access Memory)などにも好適に適用可能である。
【００１７】
メモリセル領域ＭＣは、ｘ方向（第１の方向）に延在する第１の辺１０Ｘとｘ方向と直交するｙ方向（第２の方向）に延在する第２の辺１０Ｙとを有する矩形（長方形）の領域である。なお、図１に示したメモリセル領域ＭＣは実際のメモリセル領域の一部分であり、実際のメモリセル領域は図面右方向にさらに広がって形成される。
【００１８】
メモリセル領域ＭＣ内には、矩形（長方形）のアクティブセル領域ＡＣと、アクティブセル領域ＡＣを囲むように配置されるダミーセル領域とが配置される。ダミーセル領域は、ｙ方向に延在する２つの第１のダミーセル領域ＤＣ１（ただし、図１では一方の第１のダミーセル領域ＤＣ１のみを図示している）と、ｘ方向に延在する２つの第２のダミーセル領域ＤＣ２とを含んで構成される。第１のダミーセル領域ＤＣ１はアクティブセル領域ＡＣのｘ方向の端部に接して配置され、第２のダミーセル領域ＤＣ２はアクティブセル領域ＡＣのｙ方向の端部に接して配置される。
【００１９】
アクティブセル領域ＡＣには、半導体基板２にシリコン酸化膜などの絶縁膜を埋め込むことによって形成されるメモリセル素子分離領域３ａ，３ｂと、それぞれがメモリセル素子分離領域３ａ，３ｂによって囲まれる複数のセル活性領域ｋとが配置される。なお、図１（ａ）には８つのセル活性領域ｋのみを示しているが、実際にはより多くのセル活性領域ｋが配置される。メモリセル素子分離領域３ａ（第１の素子分離領域）はｘ方向及びｙ方向のそれぞれに対して傾斜したｗ方向（第３の方向）に延在するように形成され、メモリセル素子分離領域３ｂ（第２の素子分離領域）はｙ方向に延在するように形成される。メモリセル素子分離領域３ａ，３ｂがこのような形状を有することから、各セル活性領域ｋの平面形状は、一方の対辺がｙ方向に平行であり、他方の対辺がｗ方向に平行である平行四辺形となる。また、各セル活性領域ｋは、ｘ方向とｙ方向のそれぞれに沿って、マトリクス状に配置される。各セル活性領域ｋには、ＤＲＡＭのメモリセルが２つずつ配置される。
【００２０】
一方、第１のダミーセル領域ＤＣ１には、第２の辺１０Ｙに沿って複数のダミーセル活性領域Ｄｋが配置される。これらのダミーセル活性領域Ｄｋは、アクティブセル領域ＡＣから第１のダミーセル領域ＤＣ１内に延長されたメモリセル素子分離領域３ａによって互いに分離されるとともに、メモリセル素子分離領域３ｂによって、アクティブセル領域ＡＣ内の各セル活性領域ｋと分離されている。同様に、第２のダミーセル領域ＤＣ２には、第１の辺１０Ｘに沿って複数のダミーセル活性領域Ｄｋが配置される。これらのダミーセル活性領域Ｄｋは、アクティブセル領域ＡＣから第２のダミーセル領域ＤＣ２内に延長されたメモリセル素子分離領域３ａ，３ｂによって互いに分離されるとともに、メモリセル素子分離領域３ａ，３ｂによって、アクティブセル領域ＡＣ内の各セル活性領域ｋと分離されている。ダミーセル活性領域Ｄｋにはメモリセルは配置されず、したがって、ダミーセル活性領域Ｄｋは半導体装置１のＤＲＡＭとしての動作には寄与しない。
【００２１】
周辺回路領域ＰＡは、メモリセル領域ＭＣの周囲に配置される領域であり、半導体基板２にシリコン酸化膜などの絶縁膜を埋め込むことによって形成される周辺素子分離領域３ｃと、それぞれが周辺素子分離領域３ｃによって囲まれる少なくとも１つの周辺活性領域とを有して構成される。また、周辺回路領域ＰＡには、ワードドライバーが設置される第１の周辺回路領域ＰＣ１と、センスアンプが設置される第２の周辺回路領域ＰＣ２とが配置される。第１の周辺回路領域ＰＣ１内においては、それぞれｘ方向に延在する複数の周辺活性領域２０ａがｙ方向に並置される。一方、第２の周辺回路領域ＰＣ２内においては、それぞれｙ方向に延在する複数の周辺活性領域２０ｂがｘ方向に並置される。なお、実際の周辺回路領域ＰＡには、図示した第１及び第２の周辺回路領域ＰＣ１，ＰＣ２以外にも多数の周辺回路領域が配置される。周辺素子分離領域３ｃは、メモリセル領域ＭＣと周辺回路領域ＰＡの境界で、メモリセル領域ＭＣ内のメモリセル素子分離領域３ａ，３ｂと連通している。
【００２２】
第１の周辺回路領域ＰＣ１には、第１の周辺ゲート電極ＰＧ１が配置される。第１の周辺ゲート電極ＰＧ１はｙ方向に延在するように形成されており、第１の周辺回路領域ＰＣ１内に配置される複数の周辺活性領域２０ａのそれぞれと交差している。複数の周辺活性領域２０ａには、それぞれ第１の周辺ゲート電極ＰＧ１をゲート電極とする１つの周辺トランジスタが配置される。
【００２３】
第１の周辺ゲート電極ＰＧ１の両側に位置する周辺活性領域２０ａ内の領域には、図１（ｂ）に示すように、それぞれ対応する周辺トランジスタの被制御電極を構成するソース／ドレイン拡散層Ｄ５が配置される。また、各ソース／ドレイン拡散層Ｄ５と第１の周辺ゲート電極ＰＧ１の間に位置する周辺活性領域２０ａ内の領域には、ＬＤＤ拡散層Ｄ４が形成される。ソース／ドレイン拡散層Ｄ５とＬＤＤ拡散層Ｄ４はともに半導体基板２の表面にリンなどのｎ型不純物をイオン注入することによって形成される不純物拡散層であるが、ＬＤＤ拡散層Ｄ４の不純物濃度は、ソース／ドレイン拡散層Ｄ５の不純物濃度に比べて低くなっている。
【００２４】
第１の周辺ゲート電極ＰＧ１は、図１（ｂ）に示すように、シリコン膜２１及びメタル膜２２の積層膜によって構成される。メタル膜２２の上面は、カバー膜２３によって覆われている。カバー膜２３は、第１の周辺ゲート電極ＰＧ１の形成時にマスクとして使用したシリコン窒化膜が残置されているものである。また、第１の周辺ゲート電極ＰＧ１の側面（図１（ｂ）に示したｘ方向の側面２４ａ，２４ｂを含む）は、側面に近い側から順に第１のライナー膜１１、スペーサ絶縁膜１２、及び第２のライナー膜１３によって覆われている。第１及び第２のライナー膜１１，１３はシリコン窒化膜によって構成され、スペーサ絶縁膜１２はシリコン酸化膜によって構成される。スペーサ絶縁膜１２は、ソース／ドレイン拡散層Ｄ５を形成するために不純物のイオン注入を行う際、それ以前に形成しておいたＬＤＤ拡散層Ｄ４の一部を残すために形成されるサイドウォール状の絶縁膜である。この点についての詳細は、後ほど半導体装置１の製造方法を説明する際に説明する。
【００２５】
第２のライナー膜１３の上面には、シリコン酸化膜からなる層間絶縁膜１４が形成される。層間絶縁膜１４の上面は、カバー膜２３の上面と同じ平面を構成するように平坦化されている。各周辺活性領域２０ａ内に形成される２つのソース／ドレイン拡散層Ｄ５のうちの一方は、第１及び第２のライナー膜１１，１３並びに層間絶縁膜１４を貫通するコンタクトプラグ１５ａを介して、層間絶縁膜１４の上面に形成される配線１６ａと接続される。同様に、各周辺活性領域２０ａ内に形成される２つのソース／ドレイン拡散層Ｄ５のうちの他方は、第１及び第２のライナー膜１１，１３並びに層間絶縁膜１４を貫通するコンタクトプラグ１５ｂを介して、層間絶縁膜１４の上面に形成される配線１６ｂと接続される。
【００２６】
層間絶縁膜１４の上面には、シリコン酸化膜からなる層間絶縁膜１７が形成される。また、層間絶縁膜１７の上面には、シリコン酸化膜からなる層間絶縁膜３４がさらに形成される。配線１６ａは、層間絶縁膜１７，３４を貫通するビアプラグ３５ａを介して、層間絶縁膜３４の上面に形成される配線３６ａと接続される。
【００２７】
配線１６ｂは、メモリセル領域ＭＣ内に形成される複数のビット線ＢＬのうちのひとつと接続される。以下、詳しく説明する。
【００２８】
メモリセル領域ＭＣ内には、それぞれｘ方向に延在する複数の第１の配線が形成される。この第１の配線には、メモリセルに蓄積されるデータを転送するために使用されるビット線ＢＬと、ビット線ＢＬと同様の構造を有するものの、メモリセルに蓄積されるデータを転送するためには使用されないダミービット線ＤＢＬ（ダミー配線）とが含まれる。ビット線ＢＬはアクティブセル領域ＡＣを通過するように形成され、ダミービット線ＤＢＬは第２のダミーセル領域ＤＣ２を通過するように形成される。図１（ａ）の例では、複数の第１の配線のｙ方向の両端に位置するそれぞれ２本ずつの第１の配線がダミービット線ＤＢＬとなっている。各ビット線ＢＬは、ｘ方向に並ぶ複数のセル活性領域ｋのそれぞれと交差している。また、各ビット線ＢＬの配置は、１つのセル活性領域ｋを１本のビット線ＢＬが通過するように決定されている。
【００２９】
複数の第１の配線はそれぞれ、第１の周辺ゲート電極ＰＧ１と共通のメタル膜２２によって構成されており、図１（ｂ）に示した層間絶縁膜９の表面に配置される。層間絶縁膜９は、シリコン膜２１と同程度の膜厚で半導体基板２の表面に形成されたシリコン酸化膜であり、メモリセル領域ＭＣのほぼ全体を覆っている。各ビット線ＢＬは、層間絶縁膜９を貫通するビット線コンタクトプラグ９ａを介して、対応するセルトランジスタの拡散層Ｄ１（後述）と接続される。
【００３０】
複数の第１の配線それぞれの上面は、第１の周辺ゲート電極ＰＧ１の上面と同じくカバー膜２３によって覆われている。また、複数の第１の配線それぞれの側面（図１（ｂ）に示した側面２６ａ，２６ｂを含む）は、第１の周辺ゲート電極ＰＧ１の側面と同じく第１のライナー膜１１及び第２のライナー膜１３によって覆われている。ただし、スペーサ絶縁膜１２については、第１の配線の側面には形成されていない。第１及び第２のライナー膜１１，１３は、上述したようにともにシリコン窒化膜であるから、第１の配線の側面は単層のシリコン窒化膜からなるサイドウォール絶縁膜で覆われていると言うこともできる。
【００３１】
各ビット線ＢＬは、第１のダミーセル領域ＤＣ１内において、カバー膜２３を貫通するビット線コンタクトプラグＢＣにより、層間絶縁膜１４上に形成される配線１６ｂと接続されている。配線１６ｂはビット線ＢＬごとに形成されており、この配線１６ｂを介して、ビット線ＢＬと各周辺活性領域２０ａ内の他方のソース／ドレイン拡散層Ｄ５とが一対一に接続される。
【００３２】
第２の周辺回路領域ＰＣ２には、第２の周辺ゲート電極ＰＧ２が配置される。第２の周辺ゲート電極ＰＧ２はｘ方向に延在するように形成されており、第２の周辺回路領域ＰＣ２内に配置される複数の周辺活性領域２０ｂのそれぞれと交差している。複数の周辺活性領域２０ｂには、それぞれ第２の周辺ゲート電極ＰＧ２をゲート電極とする１つの周辺トランジスタが配置される。この周辺トランジスタの詳しい構造（第２の周辺ゲート電極ＰＧ２とその周辺の構造を含む）については図示していないが、図１（ｂ）を参照して説明した周辺トランジスタ（周辺活性領域２０ａに配置される周辺トランジスタ）の構造と同様である。
【００３３】
各周辺活性領域２０ｂ内に形成される２つのソース／ドレイン拡散層Ｄ５のうちの一方は、周辺活性領域２０ａのものと同様、第１及び第２のライナー膜１１，１３並びに層間絶縁膜１４を貫通するコンタクトプラグ１５ａを介して、層間絶縁膜１４の上面に形成される配線１６ａと接続される。一方、各周辺活性領域２０ｂ内に形成される２つのソース／ドレイン拡散層Ｄ５のうちの他方は、メモリセル領域ＭＣ内に形成される複数のワード線ＷＬ１〜ＷＬ４と一対一に接続される。
【００３４】
以下、ワード線ＷＬ１〜ＷＬ４をワード線ＷＬ（第２の配線）と総称して説明を続ける。各ワード線ＷＬは、周辺回路領域ＰＡからメモリセル領域ＭＣ内にかけてｙ方向に延在するように形成されており、メモリセル領域ＭＣ内において、ｙ方向に並ぶ複数のセル活性領域ｋのそれぞれと交差している。各ワード線ＷＬの配置は、１つのセル活性領域ｋを２本のワード線ＷＬが通過するように決定されている。
【００３５】
各ワード線ＷＬは、図１（ｂ）に示すように、半導体基板２に設けたトレンチの下部にゲート絶縁膜５を介して埋設された導電膜によって構成される埋込ワード線である。トレンチの上部にはシリコン窒化膜からなるキャップ絶縁膜６が埋め込まれており、これによって、ビット線ＢＬなどの上層配線とワード線ＷＬとの間の絶縁が確保されている。
【００３６】
１つのセル活性領域ｋに着目すると、対応する２本のワード線ＷＬの間の領域には拡散層Ｄ１が配置される。また、一方のワード線ＷＬを挟んで拡散層Ｄ１の反対側（一方のワード線ＷＬとメモリセル素子分離領域３ｂの間）には拡散層Ｄ２が配置され、他方のワード線ＷＬを挟んで拡散層Ｄ１の反対側（他方のワード線ＷＬとメモリセル素子分離領域３ｂの間）には拡散層Ｄ３が配置される。拡散層Ｄ１〜Ｄ３はいずれも、半導体基板２の表面にリンなどのｎ型不純物をイオン注入することによって形成される不純物拡散層である。拡散層Ｄ１，Ｄ２及びその間のワード線ＷＬにより一方のセルトランジスタが構成され、拡散層Ｄ１，Ｄ３及びその間のワード線ＷＬにより他方のセルトランジスタが構成される。
【００３７】
拡散層Ｄ１は、上述したように、層間絶縁膜９を貫通するビット線コンタクトプラグ９ａを介して、真上を通過するビット線ＢＬと接続される。一方、拡散層Ｄ２，Ｄ３はそれぞれ、層間絶縁膜９、第１及び第２のライナー膜１１，１３、並びに層間絶縁膜１４，１７を貫通する容量コンタクトプラグ３０を介して、層間絶縁膜１７の上面に形成される複数の下部電極３１と一対一に接続される。
【００３８】
下部電極３１は、容量絶縁膜３２及び上部電極３３とともに、セルキャパシタＣを構成する。なお、層間絶縁膜１７の上面には、実際にはエッチングストッパとしてのシリコン窒化膜層が形成されるが、図１では図示を省略している。セルキャパシタＣは、セルトランジスタと一対一に対応して設けられる。下部電極３１はセルキャパシタＣごとに独立して設けられる一方、上部電極３３は複数のセルキャパシタＣに共通に設けられる。層間絶縁膜３４の上面は上部電極３３の上面より高い位置にあり、上部電極３３は、層間絶縁膜３４を貫通するビアプラグ３５ｂによって、層間絶縁膜３４の上面に形成される配線３６ｂに接続される。
【００３９】
半導体装置１には、以上説明した構成に加え、図１に示すガードラインＧＬが設けられる。ガードラインＧＬは、スペーサ絶縁膜１２を形成するために成膜するシリコン酸化膜のうちメモリセル領域ＭＣ内に形成された部分を除去するために使用するエッチング液が周辺回路領域ＰＡ内に侵入することを防止するためのものであり、第１のダミーセル領域ＤＣ１内に配置される。以下、まずガードラインＧＬの構成について説明し、ガードラインＧＬを用いることの効果については、後ほど半導体装置１の製造方法を説明する際に詳しく説明する。なお、以下の説明では図１に示した第１のダミーセル領域ＤＣ１に着目して説明するが、１つのメモリセル領域ＭＣ内に設けられるもう１つの第１のダミーセル領域ＤＣ１（図示せず）についても同様のガードラインＧＬが配置される。
【００４０】
ガードラインＧＬは、メモリセル領域ＭＣの第２の辺１０Ｙに沿ってｙ方向に延在するように配置された直線部分に、それぞれアクティブセル領域ＡＣ方向に突き出してｘ方向に延在する複数の突起部Ｐが設けられた構造を有している。この複数の突起部Ｐは、第１の配線（ビット線ＢＬ及びダミービット線ＤＢＬ）ごとに設けられており、それぞれ対応する第１の配線のｘ方向の一方端部Ｅ１に対向する端部Ｅ２を有している。突起部Ｐのｙ方向の中心線は、対応する第１の配線のｙ方向の中心線と一致している。また、本実施の形態においては、すべての突起部Ｐに関して、端部Ｅ１と端部Ｅ２は離間している。ガードラインＧＬはビット線ＢＬと同じメタル膜２２で構成されており、後述するように、ガードラインＧＬとビット線ＢＬの形成は同時に行われる。また、ガードラインＧＬの直線部分（突起部Ｐでない部分）のｘ方向の幅Ｗ３は、ｙ方向に隣接して配置される２本の第１の配線それぞれの幅Ｗ４の合計に該２本の第１の配線間の距離Ｗ２を足してなる値Ｗ１の１／３以上２／３以下となっている。
【００４１】
ガードラインＧＬのアクティブセル領域ＡＣ側の側面（第２の側面。図１（ｂ）に示した側面２５ｂを含む）の多くの部分は、図１（ｂ）に例示するように、ビット線ＢＬなどと同様、側面に近い側から順に第１のライナー膜１１及び第２のライナー膜１３からなる２層膜によって覆われている。これらの部分には、上述したスペーサ絶縁膜１２は形成されていない。一方、ガードラインＧＬの周辺回路領域ＰＡ側の側面（第１の側面。図１（ｂ）に示した側面２５ａを含む）は、第１の周辺ゲート電極ＰＧ１などと同様、側面に近い側から順に第１のライナー膜１１、スペーサ絶縁膜１２、及び第２のライナー膜１３からなる３層膜によって覆われている。
【００４２】
次に、半導体装置１の製造方法について、図２〜図１４を参照しながら説明する。
【００４３】
まず初めに、半導体基板２としてｐ型のシリコン単結晶基板を用意して表面にトレンチを設け、その内部にシリコン酸化膜などの絶縁膜を埋め込むことにより、メモリセル素子分離領域３ａ，３ｂ及び周辺素子分離領域３ｃを形成する。これにより、図１に示した各活性領域（セル活性領域ｋ、ダミーセル活性領域Ｄｋ、周辺活性領域２０ａ，２０ｂ）が半導体基板２の表面に区画される。なお、ｐ型のシリコン単結晶基板以外の半導体基板を、半導体基板２として用いることも可能である。
【００４４】
次いで、熱酸化によって周辺活性領域２０ａ，２０ｂの表面にゲート絶縁膜１０を形成し、さらに、第１及び第２の周辺ゲート電極ＰＧ１，ＰＧ２の一部となるシリコン膜２１Ａ（第２の導電膜）を周辺回路領域ＰＡ内に形成する。その後、ワード線ＷＬ及び拡散層Ｄ１〜Ｄ３を形成することにより、各セル活性領域ｋに２つずつセルトランジスタを形成する。セルトランジスタを形成した後には、シリコン酸化膜を成膜して上面を平坦化することによってメモリセル領域ＭＣを覆う層間絶縁膜９を形成し、さらに、この層間絶縁膜９を貫通し、下面で拡散層Ｄ１に接続するビット線コンタクトプラグ９ａを形成する。
【００４５】
次に、層間絶縁膜９の上面及びシリコン膜２１Ａの上面からなる平面上に、図２に示すように、窒化チタン膜及びタングステン膜を含むメタル膜２２Ａ（第１の導電膜）、シリコン窒化膜からなるカバー膜２３Ａ、及びハードマスク膜４３を順次形成する。ハードマスク膜４３は、カーボン膜４０Ａ、シリコン窒化膜４１Ａ、及びシリコン膜４２Ａを順に積層してなる積層膜とする。
【００４６】
次に、第１のリソグラフィ工程を実施することにより、図２に示すように、第１のパターン４５を構成する第１の有機膜４４Ａをハードマスク膜４３上に形成する。第１のパターン４５は、ｙ方向に延在し互いに対向する２つの第１の側面Ｓ１（ただし、図２では一方の第１の側面Ｓ１のみを図示している）と、ｘ方向に延在し互いに対向する２つの第２の側面Ｓ２とによって囲まれてなる全体として矩形の開口部の内部に、ｘ方向に延在しｙ方向に等間隔で配置される複数の第１のラインパターン４５Ａと、これら第１のラインパターン４５Ａの間に配置される複数の第１のスペースパターン４５Ｂとが形成されてなる形状のパターンである。第１のスペースパターン４５Ｂのｙ方向の幅（＝図１に示したＷ１）は例えば７０ｎｍとし、第１のラインパターン４５Ａのｙ方向の幅（＝図１に示したＷ２）は例えば３０ｎｍとする。また、第１のパターン４５は、第１の側面Ｓ１に沿って配置される溝部４５Ｃも有している。この溝部４５Ｃにより、第１のラインパターン４５Ａのｘ方向の両端部は、第１の側面Ｓ１から離隔している。溝部４５Ｃのｘ方向の幅（＝図１に示したＷ３）は、値Ｗ１の１／３以上２／３以下の範囲とする。
【００４７】
次に、図３に示すように、第１のパターン４５の側面にシリコン酸化膜からなるサイドウォール絶縁膜５０を形成する。サイドウォール絶縁膜５０は、第１のラインパターン４５Ａの周囲、第１の側面Ｓ１、第２の側面Ｓ２のそれぞれに形成される。サイドウォール絶縁膜５０の幅（＝図１に示したＷ４）は例えば２０ｎｍとする。これにより、幅Ｗ３が３０ｎｍとなっている溝部４５Ｃはシリコン酸化膜で埋設される。したがって、それぞれｘ方向に延在する複数のサイドウォール絶縁膜５０は、第１の側面Ｓ１に沿って形成されるサイドウォール絶縁膜５０により連結された状態となる。
【００４８】
次に、図４に示すように、第１の有機膜４４Ａを除去する。これにより、シリコン膜４２Ａの上面にはサイドウォール絶縁膜５０のみが残存し、残存したサイドウォール絶縁膜５０により第２のパターン５１が構成される。第２のパターン５１は、ｘ方向に延在しｙ方向に等間隔で配置される複数の第２のラインパターン５１Ａと、これら第２のラインパターン５１Ａの間に配置される複数の第２のスペースパターン５１Ｂと、ｙ方向に延在し、複数の第２のラインパターン５１Ａそれぞれのｘ方向の端部と接続される２つの溝ラインパターン５１Ｃ（ただし、図４では一方の溝ラインパターン５１Ｃのみを図示している）を有して構成される。図２に示した幅Ｗ１及び幅Ｗ２がそれぞれ７０ｎｍ、３０ｎｍであり、図３に示した幅Ｗ４が２０ｎｍである場合、第２のラインパターン５１Ａのピッチ（＝図１に示したＰ１）は５０ｎｍとなる。なお、こうしてサイドウォール絶縁膜５０を利用して微細なパターン（第２のパターン５１）を作る方法は、通常、ダブルパターニング（ＤＰＴ）法と呼ばれている方法である。
【００４９】
次に、第２のリソグラフィ工程を実施することにより、図５に示すように、開口部５２ａを有する第２の有機膜５２を形成する。開口部５２ａは、ｙ方向に延在する開口部であって、第１のダミーセル領域ＤＣ１上の溝ラインパターン５１Ｃと重ならない位置に形成される。開口部５２ａのｘ方向の幅は例えば３０ｎｍとする。また、開口部５２ａのｙ方向の端部は、ｙ方向の両端部に位置する第２のラインパターン５１Ａが露出するように配置する。これにより、開口部５２ａ内には、シリコン酸化膜からなる第２のラインパターン５１Ａの上面と、シリコン膜４２Ａの上面とがｙ方向に交互に露出することとなる。
【００５０】
ここで、上記の工程に仮に従来のＤＰＴ法を適用したとすれば、開口部５２ａは溝ラインパターン５１Ｃの全体を露出するように形成されることになる。本実施の形態による製造方法は、上記のように開口部５２ａが溝ラインパターン５１Ｃを露出させない位置に形成される点で、従来のＤＰＴ法と異なっている。
【００５１】
次に、第２の有機膜５２をマスクとしてシリコン膜４２Ａに対して選択的にシリコン酸化膜をエッチングすることにより、図６に示すように、第２のパターン５１を配線マスクパターン５３とガードラインマスクパターン５４に分離する。このエッチングは、フッ素（Ｆ）含有プラズマを用いて行うことが好適である。続いて、マスクとして用いた第２の有機膜５２を除去する。配線マスクパターン５３は、それぞれｘ方向に延在する複数の直線パターンにより構成される。一方、ガードラインマスクパターン５４は、ｙ方向に延在する直線パターンと、この直線パターンからそれぞれアクティブセル領域ＡＣ方向に突き出してｘ方向に延在する複数の突起パターンＰａとにより構成される。突起パターンＰａは配線マスクパターン５３と一対一に対応しており、各突起パターンＰａのｘ方向の端部Ｅ２ａは、対応する配線マスクパターン５３のｘ方向の一方端部Ｅ１ａと一直線上で対向している。
【００５２】
次に、第３のリソグラフィ工程を実施することにより、図６に示すように、周辺ゲートマスクパターン５５を構成する第３の有機膜を形成する。ここまでの工程により、シリコン膜４２Ａ上には、配線マスクパターン５３、ガードラインマスクパターン５４、及び周辺ゲートマスクパターン５５からなる第３のパターン５６が形成される。この第３のパターン５６が、本製造方法における最終マスクパターンとなる。
【００５３】
次に、第３のパターン５６をマスクとして臭化水素（ＨＢｒ）含有プラズマを用いたドライエッチングを行うことにより、図７に示すように、第３のパターン５６をシリコン膜４２Ａに転写する。続いて、シリコン膜４２Ａをマスクとしてシリコン窒化膜４１Ａ及びカーボン膜４０Ａを順次エッチングすることにより、図８に示すように、第３のパターン５６をシリコン窒化膜４１Ａ及びカーボン膜４０Ａに転写する。マスクとして用いたシリコン膜４２Ａは、カーボン膜４０Ａへの転写が完了した後に除去する。
【００５４】
次に、シリコン窒化膜４１Ａ及びカーボン膜４０Ａをマスクとするエッチングにより、図９に示すように、シリコン窒化膜からなるカバー膜２３Ａに第３のパターン５６を転写する。マスクとして用いたシリコン窒化膜４１Ａ及びカーボン膜４０Ａは、カバー膜２３Ａへの転写が完了した後に除去する。その後、カバー膜２３をマスクとして、メタル膜２２Ａ及びシリコン膜２１Ａを順次エッチングする。これにより、メタル膜２２およびシリコン膜２１に第３のパターン５６が転写される。その結果、図１に示したように、メモリセル領域ＭＣにはメタル膜２２からなる第１の配線（ビット線ＢＬ及びダミービット線ＤＢＬ）とガードラインＧＬとが形成され、周辺回路領域ＰＡにはシリコン膜２１とメタル膜２２との積層膜からなる第１及び第２の周辺ゲート電極ＰＧ１，ＰＧ２が形成される。
【００５５】
次に、図１０に示すように、厚さが例えば５ｎｍのシリコン窒化膜からなる第１のライナー膜１１を堆積法によって全面に成膜し、さらに、イオン注入法により、ｎ型不純物となるヒ素（Ａｓ）を半導体基板２の表面に導入する（第１のイオン注入）。これにより、周辺活性領域２０ａ，２０ｂの表面にＬＤＤ拡散層Ｄ４が形成される。なお、第１のライナー膜１１はカバー膜２３の上面にも形成されるが、これらは同じシリコン窒化膜で構成されることから、図示を省略している。
【００５６】
次に、図１１に示すように、厚さが例えば１５ｎｍのシリコン酸化膜からなるスペーサ絶縁膜１２ａを堆積法によって全面に成膜する。ここで、隣接する第１の配線の間隔Ｗ２（図１参照）は、前述のように３０ｎｍとしている。したがって、厚さ５ｎｍの第１のライナー膜１１と厚さ１５ｎｍのスペーサ絶縁膜１２ａを成膜することにより、第１の配線間の空間はこれらによって埋設されることになる。ただし、図１１に示すように、第１の配線間の空間はもともと非常に狭く、第１のライナー膜１１を成膜した後にはさらに狭くなっているため、その内部をシリコン酸化膜によって完全に埋設することは困難である。その結果として、スペーサ絶縁膜１２ａのうち第１の配線間に位置する部分には、図１１に示すようなボイド１２ｂが形成される。このボイド１２ｂは、段差被覆性に優れた堆積法を用いたとしても、図１２（ａ）に示すように、ｘ方向に延在するシーム状に必ず発生する。なお、仮に流動性薄膜を用いてスペーサ絶縁膜１２ａを構成するとすればボイド１２ｂの発生を回避することができるが、そうするとスペーサ絶縁膜１２ａのうち第１及び第２の周辺ゲート電極ＰＧ１，ＰＧ２それぞれの側面に形成された部分の形状が不規則なものとなってしまう。するとスペーサ絶縁膜１２ａをサイドウォール形状に加工することが難しくなるので、流動性薄膜を用いてスペーサ絶縁膜１２ａを構成することは不適切である。
【００５７】
次に、第４のリソグラフィ工程を実行することにより、図１２に示すように、開口部６０ａを有する第４の有機膜６０（マスク膜）を形成する。開口部６０ａは、アクティブセル領域ＡＣを露出させるように形成される。また、開口部６０ａは、ｘ方向の端部がセル活性領域ｋとダミーセル活性領域Ｄｋの間（つまり、メモリセル素子分離領域３ｂの真上）に位置するように形成される。
【００５８】
次に、フッ酸（ＨＦ）含有溶液を用いたウエットエッチング（第４の有機膜６０をマスクとするウエットエッチング）により、図１３に示すように、開口部６０ａ内に露出しているスペーサ絶縁膜１２ａを除去する。このエッチングはウエットエッチングであるため、ドライエッチングと異なり横方向へも進行する。また、上述したようにスペーサ絶縁膜１２ａ内にはボイド１２ｂが存在しており、このボイド１２ｂは、エッチング液を横方向にさらに拡散させるように作用する。したがって、本工程で行うウエットエッチングでは、スペーサ絶縁膜１２ａのうち第１のダミーセル領域ＤＣ１に形成されている部分もエッチングされる。第４の有機膜６０は、ウエットエッチングの後に除去する。
【００５９】
ウエットエッチングが横方向にも進行した結果、図１３に示すように、ウエットエッチング後のスペーサ絶縁膜１２ａのｘ方向の端部１２ｃは、ガードラインＧＬの上面位置まで後退する。逆に言えば、スペーサ絶縁膜１２ａの後退は、ガードラインＧＬの上面位置で止まっている。仮にガードラインＧＬが存在していないとすると、周辺回路領域ＰＡまでエッチング液が侵入してしまい、周辺ゲート電極ＰＧ１近傍のスペーサ絶縁膜１２ａまで除去されてしまう可能性がある。半導体装置１では、ガードラインＧＬがボイド１２ｂを通じたエッチング液の拡散を止める防止壁として機能するので、スペーサ絶縁膜１２ａの後退がガードラインＧＬの上面位置で止められる。したがって、周辺回路領域ＰＡ内のスペーサ絶縁膜１２ａまで除去されてしまうことが防止される。
【００６０】
次に、残存しているスペーサ絶縁膜１２ａをドライエッチング法により全面エッチバックすることにより、図１４に示すように、第１の周辺ゲート電極ＰＧ１の側面にサイドウォール状のスペーサ絶縁膜１２を形成する。図１４には示していないが、この工程により、第２の周辺ゲート電極ＰＧ２（図１参照）の側面にも同様にサイドウォール状のスペーサ絶縁膜１２が形成される。スペーサ絶縁膜１２は、ガードラインＧＬの周辺回路領域ＰＡ側の側面２５ａにも形成される。ガードラインＧＬのアクティブセル領域ＡＣ側の側面２５ｂにはスペーサ絶縁膜１２は形成されないので、ガードラインＧＬのｘ方向の両側面に形成されるサイドウォールの形状は非対称となっている。
【００６１】
このようにしてスペーサ絶縁膜１２を形成した後、イオン注入法によってリン（Ｐ）もしくはヒ素（Ａｓ）を半導体基板２内に導入することにより、周辺活性領域２０ａ，２０ｂ内にソース／ドレイン拡散層Ｄ５を形成する（第２のイオン注入）。このとき、第１及び第２の周辺ゲート電極ＰＧ１，ＰＧ２の側面にスペーサ絶縁膜１２が形成されていることから、スペーサ絶縁膜１２の下方の領域にはＬＤＤ拡散層Ｄ４が残存する。続いて、厚さ３ｎｍのシリコン酸窒化膜（ＳｉＯＮ）からなる第２のライナー膜１３を全面に堆積する。その後、流動性薄膜堆積法を用いてカバー膜２３の上面を上回る膜厚のシリコン酸化膜を成膜し、ＣＭＰ法によって上面を平坦化することにより、図１４に示すように、層間絶縁膜１４を形成する。
【００６２】
この後は、図１に示すように、コンタクトプラグ１５ａ，１５ｂ及びビット線コンタクトプラグＢＣの形成、配線１６ｂの形成、層間絶縁膜１７の形成、容量コンタクトプラグ３０の形成、セルキャパシタＣの形成、層間絶縁膜３４の形成、ビアプラグ３５ａ，３５ｂの形成、配線３６ａ，３６ｂの形成を順次実施することにより、半導体装置１が完成する。
【００６３】
以上説明したように、本実施の形態による半導体装置１及びその製造方法によれば、ガードラインＧＬが周辺回路領域ＰＡ内へのエッチング液の侵入を防止する役割を果たす。したがって、第１の周辺ゲート電極ＰＧ１，ＰＧ２の側面をサイドウォール状のスペーサ絶縁膜１２により覆った状態で周辺トランジスタのソース／ドレイン拡散層Ｄ５を形成することが可能になるので、周辺トランジスタにＬＤＤ拡散層Ｄ４を設けることが可能になる。また、周辺トランジスタの性能のバラつきを減らし、周辺トランジスタの特性の制御性を向上することが可能になる。
【００６４】
なお、ガードラインＧＬを設けても、エッチング液がガードラインＧＬの上面と第４の有機膜６０の下面の間の領域を通って周辺回路領域ＰＡ内に侵入する可能性は残る。しかし、ガードラインＧＬを設けない場合に比べれば、はるかに侵入量を減らすことが可能である。
【００６５】
次に、本発明の第２の実施の形態による半導体装置１について、図１５を参照しながら説明する。
【００６６】
本実施の形態による半導体装置１は、それぞれダミービット線ＤＢＬに対応する複数の突起部Ｐの一部が対応するダミービット線ＤＢＬと接続されている点で第１の実施の形態による半導体装置１と相違し、その他の点では第１の実施の形態による半導体装置１と同様である。したがって、第１の実施の形態による半導体装置１と同様の構成には同一の符号を付して説明を省略し、以下では、第１の実施の形態による半導体装置１との相違点に着目して説明する。
【００６７】
図１５と図６を比較すると理解されるように、本実施の形態による半導体装置１の製造工程では、ガードラインマスクパターン５１に設けられる複数の突起パターンＰａのうちｙ方向の両端に位置する２つと、それぞれに対応する配線マスクパターン５３内の直線パターン５３ａ，５３ｂとを接続している。一方、その他の突起パターンＰａについては、第１の実施の形態と同様、対応する直線パターンと離隔させている。この構成は、図５に示した開口部５２ａがｙ方向の両端に位置する第２のラインパターン５１Ａと重ならないように、第２の有機膜５２を形成することによって実現される。これにより、図示していないが、ガードラインＧＬに設けられる複数の突起部Ｐのうちｙ方向の両端に位置する２つと、それぞれに対応するダミービット線ＤＢＬとが接続され、その他の突起部Ｐと対応する第１の配線（ビット線ＢＬ又はダミービット線ＤＢＬ）とは離隔することになる。その結果として、ガードラインＧＬは、ｙ方向の両端に位置する２つのダミービット線ＤＢＬとともにメモリセル領域ＭＣの４辺を囲むガードリングを構成する。
【００６８】
本実施の形態による半導体装置１及びその製造方法によれば、上記のように構成したガードリングによって周辺回路領域ＰＡとメモリセル領域ＭＣとが完全に分断されるので、エッチング液の拡散をより効率的に回避することが可能になる。
【００６９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７０】
例えば、上記各実施の形態では、セル活性領域ｋがマトリクス状に配置される例を取り上げて説明したが、本発明は、セル活性領域ｋが他の配置を有する半導体装置にも好適に適用可能である。
【符号の説明】
【００７１】
１                        半導体装置
２                        半導体基板
３ａ，３ｂ                メモリセル素子分離領域
３ｃ                      周辺素子分離領域
５                        ゲート絶縁膜
６                        キャップ絶縁膜
９，１４，１７，３４      層間絶縁膜
９ａ，ＢＣ                ビット線コンタクトプラグ
１０                      ゲート絶縁膜
１０Ｘ                    メモリセル領域ＭＣの第１の辺
１０Ｙ                    メモリセル領域ＭＣの第２の辺
１１                      第１のライナー膜
１２，１２ａ              スペーサ絶縁膜
１２ｂ                    スペーサ絶縁膜１２ａ内に形成されるボイド
１２ｃ                    スペーサ絶縁膜１２ａの端部
１３                      第２のライナー膜
１５ａ，１５ｂ            コンタクトプラグ
１６ａ，１６ｂ，３６ａ，３６ｂ  配線
２０ａ，２０ｂ            周辺活性領域
２１，２１Ａ              シリコン膜
２２，２２Ａ              メタル膜
２３，２３Ａ              カバー膜
２４ａ，２４ｂ            第１の周辺ゲート電極ＰＧ１のｘ方向の側面
２５ａ                    ガードラインＧＬの周辺回路領域ＰＡ側の側面
２５ｂ                    ガードラインＧＬのアクティブセル領域ＡＣ側の側面
２６ａ，２６ｂ            第１の配線の側面
３０                      容量コンタクトプラグ
３１                      下部電極
３２                      容量絶縁膜
３３                      上部電極
３５ａ，３５ｂ            ビアプラグ
４０Ａ                    カーボン膜
４１Ａ                    シリコン窒化膜
４２Ａ                    シリコン膜
４３                      ハードマスク膜
４４Ａ                    第１の有機膜
４５                      第１のパターン
４５Ａ                    第１のラインパターン
４５Ｂ                    第１のスペースパターン
４５Ｃ                    溝部
５０                      サイドウォール絶縁膜
５１                      第２のパターン
５１Ａ                    第２のラインパターン
５１Ｂ                    第２のスペースパターン
５１Ｃ                    溝ラインパターン
５２                      第２の有機膜
５２ａ                    開口部
５３                      配線マスクパターン
５３ａ，５３ｂ            配線マスクパターン５３内の直線パターン
５４                      ガードラインマスクパターン
５５                      周辺ゲートマスクパターン
５６                      第３のパターン
６０                      第４の有機膜
６０ａ                    開口部
ＡＣ                      アクティブセル領域
ＢＬ                      ビット線
Ｃ                        セルキャパシタ
Ｄ１〜Ｄ３                拡散層
Ｄ４                      ＬＤＤ拡散層
Ｄ５                      ソース／ドレイン拡散層
ＤＢＬ                    ダミービット線
ＤＣ１                    第１のダミーセル領域
ＤＣ２                    第２のダミーセル領域
Ｄｋ                      ダミーセル活性領域
Ｅ１                      第１の配線のｘ方向の端部
Ｅ１ａ                    配線マスクパターン５３のｘ方向の端部
Ｅ２                      突起部Ｐのｘ方向の端部
Ｅ２ａ                    突起パターンＰａのｘ方向の端部
ＧＬ                      ガードライン
ｋ                        セル活性領域
ＭＣ                      メモリセル領域
Ｐ                        突起部
Ｐａ                      突起パターン
ＰＡ                      周辺回路領域
ＰＣ１                    第１の周辺回路領域
ＰＣ２                    第２の周辺回路領域
ＰＧ                      周辺ゲート電極
ＰＧ１                    第１の周辺ゲート電極
ＰＧ２                    第２の周辺ゲート電極
Ｓ１                      第１のパターン４５に含まれる開口部のｘ方向の側面
Ｓ２                      第１のパターン４５に含まれる開口部のｙ方向の側面
ＷＬ，ＷＬ１〜ＷＬ４      ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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