(57)【要約】【課題】耐圧を向上させることが可能な半導体装置を提供する。【解決手段】実施形態によれば、第１半導体層、第１半導体層の上に設けられた第２半導体層と、第２半導体層の上に設けられたソース電極及びドレイン電極と、ゲート電極と、第１フィールドプレート電極と、を含む半導体装置が提供される。第２半導体層は、第２半導体部分と、第１半導体部分よりも薄い第２半導体部分と、を含む。ソース電極及びドレイン電極は、第２半導体層と電気的に接続される。ゲート電極は、ソース電極とドレイン電極との間において第２半導体層の上に設けられる。第１フィールドプレート電極は、第２半導体層の上に設けられ、導電部を含む。導電部は、第１半導体層から第２半導体層へ向かう第１方向に沿って見たときにゲート電極とドレイン電極との間に設けられる。導電部の端部の少なくとも一部は、第２半導体部分の上に位置する。【選択図】図１
2016058681.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、
前記第１半導体層の上に設けられ、第１半導体部分と、前記第１半導体部分よりも薄い第２半導体部分と、を含む第２半導体層と、
前記第２半導体層の上に設けられ、前記第２半導体層と電気的に接続されたソース電極と、
前記第２半導体層の上に設けられ、前記第２半導体層と電気的に接続されたドレイン電極と、
前記ソース電極と前記ドレイン電極との間において前記第２半導体層の上に設けられたゲート電極と、
前記第２半導体層の上に設けられた第１フィールドプレート電極であって、前記第１半導体層から前記第２半導体層へ向かう第１方向に沿って見たときに前記ゲート電極と前記ドレイン電極との間に設けられた導電部を含み、前記ドレイン電極側の端は、前記第２半導体部分の上に位置し、前記ソース電極側の端は、前記第１半導体部分の上に位置する第１フィールドプレート電極と、
を備えた半導体装置。
【請求項２】
前記ゲート電極の前記ドレイン電極側の端は、前記第２半導体部分の上に位置する請求項１記載の半導体装置。
【請求項３】
前記第１フィールドプレート電極の上に設けられ、前記第１フィールドプレート電極と離間した第２フィールドプレート電極をさらに備え、
前記第２フィールドプレート電極は、前記第１方向に沿って見たときに前記第１フィールドプレート電極と前記ドレイン電極との間に位置する部分を含む請求項１または２に記載の半導体装置。
【請求項４】
前記第１フィールドプレート電極は、前記ゲート電極と電気的に接続された請求項１または２に記載の半導体装置。
【請求項５】
前記第１フィールドプレート電極は、前記ソース電極と電気的に接続された請求項１または２に記載の半導体装置。
【請求項６】
前記第１半導体層は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含み、
前記第２半導体層は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ１＜ｘ２＜１）を含む請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２半導体層は、
第１層と、
前記第１層の上に設けられ、前記第１層とは組成が異なる第２層と、
を含む請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１層は、ＡｌＧａＮを含み、
前記第２層は、ＡｌＮを含む請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体は、シリコンに比べて禁制帯幅（バンドギャップ）が大きい。このため、窒化物半導体を材料として用いた半導体装置では、高耐圧を実現可能である。しかしながら、半導体装置がトランジスタである場合、オン電流を向上させると、局所的に強い電界が生じ、耐圧が低下してしまうことがある。このような半導体装置において、耐圧を向上させることが求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２４８６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、耐圧を向上させることが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１半導体層と、第２半導体層と、ソース電極と、ドレイン電極と、ゲート電極と、第１フィールドプレート電極と、を有する半導体装置が提供される。前記第２半導体層は、前記第１半導体層の上に設けられ、第１半導体部分と、前記第１半導体部分よりも薄い第２半導体部分と、を含む。前記ソース電極は、前記第２半導体層の上に設けられ、前記第２半導体層と電気的に接続される。前記ドレイン電極は、前記第２半導体層の上に設けられ、前記第２半導体層と電気的に接続される。前記ゲート電極は、前記ソース電極と前記ドレイン電極との間において前記第２半導体層の上に設けられる。前記第１フィールドプレート電極は、前記第２半導体層の上に設けられ導電部を含む。前記導電部は、前記第１半導体層から前記第２半導体層へ向かう第１方向に沿って見たときに前記ゲート電極と前記ドレイン電極との間に設けられる。前記第１フィールドプレート電極の前記ドレイン電極側の端は、前記第２半導体部分の上に位置し、前記第１フィールドプレート電極の前記ソース電極側の端は、前記第１半導体部分の上に位置する。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置を例示する模式図である。
【図２】第１の実施形態に係る半導体装置の特性を例示する模式図である。
【図３】図３（ａ）及び図３（ｂ）は、第１の実施形態に係る別の半導体装置を例示する模式図である。
【図４】図４（ａ）及び図４（ｂ）は、第１の実施形態に係る別の半導体装置を例示する模式図である。
【図５】第１の実施形態に係る別の半導体装置を例示する模式的断面図である。
【図６】第２の実施形態に係る半導体装置を例示する模式的断面図である。
【図７】図７（ａ）〜図７（ｅ）は、第２の実施形態に係る半導体装置の製造過程を例示する模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
本明細書では、説明の便宜上、「上」及び「下」を使用する。  
「上に設けられる」とは、「上に設けられるもの」が「下に設けられるもの」に直接接する場合だけでなく、２つの間に他の要素が介在する場合も含むものとする。
【０００９】
（第１の実施形態）  
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置を例示する模式図である。  
図１（ａ）は、半導体装置１０１の模式的断面図であり、図１（ｂ）は、半導体装置１０１の平面図である。  
図１（ａ）は、図１（ｂ）に示したＡ１−Ａ２線における断面図である。図１（ｂ）は、図１（ａ）の上方から見た平面図である。
【００１０】
半導体装置１０１は、例えば、窒化物半導体を材料とするＨＥＭＴ（High Electron Mobility Transistor：高速移動度トランジスタ）である。
【００１１】
図１（ａ）に示すように、半導体装置１０１は、第１半導体層１１と、第２半導体層１２と、ソース電極２１と、ドレイン電極２２と、ゲート電極２３と、ゲート絶縁膜４０と、層間絶縁膜４１及び４２と、第１フィールドプレート電極（ＦＰ電極３１）と、第２フィールドプレート電極（ＦＰ電極３２）と、を有する。
【００１２】
なお、図１（ｂ）の平面図では、ゲート絶縁膜４０、層間絶縁膜４１及び層間絶縁膜４２を省略している。
【００１３】
図１（ａ）において、第１半導体層１１から第２半導体層１２へ向かう方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
【００１４】
第１半導体層１１は、チャネル層であり、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む。
【００１５】
第２半導体層１２は、第１半導体層１１の上に設けられる。第２半導体層１２は、バリア層であり、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ１＜ｘ２＜１）を含む。第１半導体層１１と第２半導体層１２とは、ヘテロ接合を形成している。
【００１６】
第２半導体層１２は、第１半導体部分１２ａと、第２半導体部分１２ｂと、を有する。第２半導体部分１２ｂは、第１半導体部分１２ａよりも厚さが薄い部分である。図１（ｂ）平面図において、ドットを付して表示した部分が、第２半導体部分１２ｂに対応する。
【００１７】
例えば、第１半導体部分１２ａの厚さＴ１は、２０ｎｍ以上３０ｎｍ以下である。第２半導体部分１２ｂの厚さＴ２は、１０ｎｍ以上２０ｎｍ以下である。
【００１８】
ソース電極２１及びドレイン電極２２は、それぞれ第２半導体層１２の上（第１半導体部分１２ａの上）に設けられる。ソース電極２１が設けられた領域と、ドレイン電極２２が設けられた領域と、の間に、第２半導体部分１２ｂが位置する。ソース電極２１及びドレイン電極２２は、第２半導体層１２と電気的に接続されている。
【００１９】
ソース電極２１及びドレイン電極２２の材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）及びタンタル（Ｔａ）などを用いることができる。
【００２０】
ゲート電極２３は、ソース電極２１とドレイン電極２２との間において、第２半導体層１２の上に設けられる。  
ゲート電極２３のドレイン電極２２側の端Ｅｇ１は、第２半導体部分１２ｂの上に位置し、ゲート電極２３のソース電極２１側の端Ｅｇ２は、第１半導体部分１２ａの上に位置する。ゲート電極２３が設けられた領域と、ソース電極２１が設けられた領域と、の間においては、第１半導体部分１２ａが位置する。
【００２１】
ゲート電極２３の材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）及び金（Ａｕ）などを用いることができる。
【００２２】
ゲート絶縁膜４０は、第２半導体層１２とゲート電極２３との間に設けられる。ゲート絶縁膜４０は、必要に応じて設けられる。例えば、ゲート電極２３が第２半導体層１２とショットキー接触をしている場合、ゲート絶縁膜４０は、省略可能である。ゲート絶縁膜４０の材料として、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、または、ＺｒＯ２などが用いられる。
【００２３】
ＦＰ電極３１は、第２半導体層１２の上に設けられ、第２半導体層１２と離間している。ＦＰ電極３１のドレイン電極２２側の端Ｅｆ１は、第２半導体部分１２ｂの上に位置する。ＦＰ電極３１のソース電極２１側の端Ｅｆ２は、第１半導体部分１２ａの上に位置する。
【００２４】
ＦＰ電極３１は、ゲート電極２３と電気的に接続されている。なお、ＦＰ電極３１は、ゲート電極２３とではなく、ソース電極２１と電気的に接続されてもよい。  
ＦＰ電極３１の材料として、アルミニウム（Ａｌ）及びチタン（Ｔｉ）などを用いることができる。
【００２５】
ＦＰ電極３１は、導電部３１ａと、導電部３１ｂと、を有する。導電部３１ｂは、ゲート電極２３の上に設けられた部分である。導電部３１ａは、導電部３１ｂと連続して設けられ、導電部３１ｂからドレイン電極２２側に延びる部分である。つまり、導電部３１ａは、Ｚ軸方向に沿って見たときに（Ｘ−Ｙ平面に投影したときに）、ゲート電極２３とドレイン電極２２との間に位置する。  
導電部３１ａの端部の少なくとも一部は、第２半導体部分１２ｂの上に位置する。例えば、導電部３１ａのドレイン側の端部Ｅａ１、及び、導電部３１ｂのソース側の端部Ｅａ２は、それぞれ第２半導体部分１２ｂの上に位置する。
【００２６】
層間絶縁膜４１は、ゲート絶縁膜４０の上に設けられる。層間絶縁膜４１は、ゲート電極２３の側面を覆う。層間絶縁膜４１により、ゲート電極２３とソース電極２１との間、及び、ゲート電極２３とドレイン電極２２との間、は、絶縁される。層間絶縁膜４１の材料として、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）が用いられる。
【００２７】
層間絶縁膜４２は、層間絶縁膜４１の上及びＦＰ電極３１の上に設けられる。層間絶縁膜４２の材料として、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）を用いることができる。
【００２８】
ＦＰ電極３２は、層間絶縁膜４２の上に設けられる。ＦＰ電極３２は、導電部３２ａと、導電部３２ｂと、を有する。導電部３２ｂは、ＦＰ電極３１の上に設けられた部分である。導電部３２ａは、導電部３２ｂと連続して設けられ、導電部３２ｂからドレイン電極２２側に延びる部分である。つまり、導電部３２ｂは、Ｚ軸方向に沿って見たときに、ＦＰ電極３１とドレイン電極２２との間に位置する。
【００２９】
ＦＰ電極３２は、ソース電極２１と電気的に接続されている。なお、ＦＰ電極３２は、ソース電極２１とではなく、ゲート電極２３と電気的に接続されてもよい。  
ＦＰ電極３２の材料として、アルミニウム（Ａｌ）及びチタン（Ｔｉ）などを用いることができる。
【００３０】
半導体装置１０１は、２つのフィールドプレート電極を有するが、実施形態においては、第１フィールドプレート電極（ＦＰ電極３１及びＦＰ電極３２のいずれか一方）のみであってもよい。必要に応じて、第２フィールドプレート電極（ＦＰ電極３１及びＦＰ電極３２のいずれか他方）が設けられる。ＦＰ電極３１及びＦＰ電極３２は、ゲート電極２３のドレイン電極２２側の端に誘起される電界集中を緩和させる。
【００３１】
第２半導体層１２のＡｌの組成比は、第１半導体層１１のＡｌの組成比よりも高い。このため、第１半導体層１１の格子定数は、第２半導体層１２の格子定数と、異なる。格子定数の異なる窒化物半導体どうしのヘテロ接合を形成すると、格子定数の差に応じて、界面に歪みが生じ、第１半導体層１１に応力が印加される。この応力により、ピエゾ効果が生じ、第１半導体層１１の界面付近に２次元電子ガス１１ｇが形成される。この２次元電子ガス１１ｇが、トランジスタのチャネル領域を形成する。
【００３２】
半導体装置１０１では、ゲート電極２３に印加する電圧を制御することで、ゲート電極２３の下の２次元電子ガス１１ｇの濃度が増減する。これにより、ソース電極２１とドレイン電極２２との間に流れる電流を制御できる。半導体装置１０１は、ノーマリオン形のでも、後述するようにノーマリオフ形であってもよい。
【００３３】
第１半導体層１１の上に積層される第２半導体層１２が厚いと、格子定数の差による窒化物半導体の歪みが大きくなる。このため、第２半導体層１２が厚いと、形成される２次元電子ガスの密度が高くなる。第２半導体部分１２ｂは、第１半導体部分１２ａよりも薄い。このため、第２半導体部分１２ｂの下に発生する２次元電子ガスの密度は、第１半導体部分１２ａの下に発生する２次元電子ガスの密度よりも低い。
【００３４】
図２は、第１の実施形態に係る半導体装置１０１の特性を例示する模式図である。  
図２のグラフは、半導体装置１０１中の、Ｘ軸方向に沿った電界強度Ｅを例示している。また、図２では、参考例の半導体装置１０９中の電界強度Ｅも示している。半導体装置１０９は、第２半導体層１２に厚さが薄い部分（第２半導体部分１２ｂ）を有しない。これ以外は、半導体装置１０９の構成は、半導体装置１０１の構成と同様である。
【００３５】
電界強度Ｅは、ソース電極２１及びゲート電極２３と、ドレイン電極２２と、の間に高電圧を印加した場合の電界強度である。
【００３６】
ＦＰ電極を設けた場合、図２に表したように、導電部３１ａのドレイン側の端部において、局所的に電界が集中しやすい。
【００３７】
また、ゲート電極２３のドレイン電極２２側の端においても、局所的に電界が集中しやすい。つまり、導電部３１ａのソース側の端部の下において、局所的に電界が集中しやすい。
【００３８】
集中した電界の強度が高過ぎると、層間絶縁膜に絶縁破壊が生じ、半導体装置が壊れてしまう場合がある。半導体装置の耐圧を向上させるために、このような電界を抑制することが望ましい。
【００３９】
例えば、ＦＰ電極３１と、第２半導体層１２と、の間に生じる電界の強度は、ＦＰ電極３１の下の２次元電子ガス１１ｇの密度に依存する。ＦＰ電極３１の下の２次元電子ガス１１ｇの密度を低くすると、ＦＰ電極３１と、第２半導体層１２と、の間の電界強度が低くなる。
【００４０】
一方、第２半導体層１２を薄くして、２次元電子ガス１１ｇの密度が低くなると、２次元電子ガス１１ｇをチャネルとして利用しているため、オン抵抗が増大する。オン抵抗が増大することで、半導体装置１０１の特性（例えばオン電流の特性）が劣化してしまう場合がある。すなわち、オン電流と耐圧とは、トレードオフの関係にある。
【００４１】
ＦＰ電極３１は、Ｚ軸方向に沿って見たときに、ゲート電極２３とドレイン電極２２との間に位置する導電部３１ａを有し、このような導電部３１ａの端部の位置に対応して、電界が集中する。半導体装置１０１では、導電部３１ａは、薄い第２半導体部分１２ｂの上に設けられている。このため、導電部３１ａの端部の下では、第１半導体層１１の歪みが小さくなる。歪みが小さくなることで、ピエゾ効果が小さくなり、２次元電子ガス１１ｇの密度が低くなる。これにより、電界が集中しやすい箇所において、電界強度を下げることができる。図２に表したように、半導体装置１０１における電界強度Ｅを、参考例の半導体装置１０９の電界強度Ｅに比べて低くすることができる。これにより、耐圧を向上させることができる。
【００４２】
さらに、実施形態においては、電界が集中しにくい部分（例えば、ソース電極２１とゲート電極２３との間）に対応する第２半導体層１２は、比較的厚い。例えば、ゲート電極２３のソース電極側の端、及び、ＦＰ電極３１のソース電極２１側の端は、第１半導体部分１２ａの上に位置する。第２半導体層１２が厚い場合には、第１半導体層１１においてピエゾ効果が大きくなり、２次元電子ガスの密度が高くなる。このため、電界が集中しにくい部分では、高いキャリア密度が維持される。これにより、オン抵抗の増大を抑制することができる。
【００４３】
以上説明したとおり、本実施形態によれば、電界が集中しやすい部分の電界強度を低くすることができ、耐圧を向上させることができる。
【００４４】
図３（ａ）及び図３（ｂ）は、第１の実施形態に係る別の半導体装置を例示する模式図である。図３（ａ）は、半導体装置１０２の模式的断面図であり、図３（ｂ）は、半導体装置１０２の透視平面図である。  
図３（ａ）は、図３（ｂ）のＢ１−Ｂ２線における断面図である。図３（ｂ）は、図３（ａ）の上方から見た平面図である。
【００４５】
半導体装置１０２は、第２半導体層１２の形状において、半導体装置１０１と異なる。その他の構成に関して、半導体装置１０１について説明した構成と同様の構成については同一の符号を付し、説明を省略する。
【００４６】
半導体装置１０２の第２半導体層１２は、第３半導体部分１２ｃをさらに有する。第３半導体部分１２ｃは、第２半導体部分１２ｂがドレイン電極２２側に延長された部分である。つまり、第３半導体部分１２ｃの厚さＴ３は、第１半導体部分１２ａの厚さよりも薄い。
【００４７】
図３（ｂ）において、ドットを付して表示した部分は、第２半導体部分１２ｂ及び第３半導体部分１２ｃに対応する。  
ＦＰ電極３２のドレイン電極２２側の端は、第３半導体部分１２ｃの上に位置する。
【００４８】
ＦＰ電極３２のドレイン側の端部には、電界が集中しやすい（図２を参照）。半導体装置１０２においては、ＦＰ電極３２のドレイン側の端部の下において、第２半導体層１２の厚さが薄い。第２半導体層１２の厚さが薄い部分の下の第１半導体層１１では、歪みが小さく、２次元電子ガスの密度が低い。このため、第１半導体層１１と導電部３２ａとの間の容量が小さくなり、電界強度を低くすることができる。
【００４９】
図４（ａ）及び図４（ｂ）は、第１の実施形態に係る別の半導体装置を例示する模式図である。図４（ａ）は、半導体装置１０３の模式的断面図であり、図４（ｂ）は、半導体装置１０２の透視平面図である。  
図４（ａ）は、図４（ｂ）のＣ１−Ｃ２線における断面図である。図４（ｂ）は、図４（ａ）の上方から見た平面図である。
【００５０】
半導体装置１０３は、第２半導体層１２の形状において、半導体装置１０１及び１０２と異なる。その他の構成に関して、半導体装置１０２について説明した構成と同様の構成については同一の符号を付し、説明を省略する。
【００５１】
半導体装置１０３においても、厚さが薄い部分（第２半導体部分１２ｂ、及び第３半導体部分１２ｃ）が設けられている。半導体装置１０３においては、第２半導体部分１２ｂは、Ｘ軸方向において互いに離間した複数の領域（領域１２ｂａ及び１２ｂｂ）を有する。
【００５２】
電界が集中しやすい位置（ＦＰ電極３２のドレイン側の端部、ＦＰ電極３１のドレイン側の端部、及びゲート電極２３のドレイン側の端部）に対応して、第２半導体層１２が薄くなっている。このため、半導体装置１０１及び１０２と同様にして、ピーク電界の強度を下げることができる。
【００５３】
このように、第２半導体層１２の厚さが薄い部分の位置や形状は、適宜変更可能である。例えば、電界が集中しやすい位置に対応した部分のみ、半導体層を薄くする。これにより、電界が集中しやすい部分のみピーク電界の強度を下げることができる。第２半導体層１２の厚さが薄い部分の下の第１半導体層１１では、高いキャリア密度を維持することができる。これにより、オン抵抗の増大をさらに抑制することができる。
【００５４】
図５は、第１の実施形態に係る別の半導体装置を例示する模式的断面図である。  
図５に示す半導体装置１０４は、第２半導体層１２の形状において半導体装置１０１と異なる。その他の構成に関して、半導体装置１０１について説明した構成と同様の構成については同一の符号を付し、説明を省略する。半導体装置１０４は、ノーマリオフの半導体装置である。
【００５５】
半導体装置１０４においては、第２半導体層１２は、ゲート電極２３の下において分断されている。すなわち、第２半導体層１２の第１半導体部分１２ａと、第２半導体部分１２ｂとは、Ｘ軸方向において離間している。第１半導体部分１２ａと、第２半導体部分１２ｂとの間には、ゲート絶縁膜４０の一部が設けられている。これにより、ゲート電極２３に電圧を印加しない状態において、ゲート電極２３の下に位置する半導体層に２次元電子ガス１１ｇが発生しない。このため、半導体装置１０４は、ノーマリオフ形として動作する。
【００５６】
半導体装置１０４においても、ＦＰ電極３１のドレイン側の端部の下、及びゲート電極２３のドレイン側の端部の下において、第２半導体層１２の厚さが薄くなっている。これにより、半導体装置１０１と同様にして、電界が集中しやすい部分における電界強度を下げることができ、半導体装置の耐圧を向上させることができる。
【００５７】
（第２の実施形態）  
図６は、第２の実施形態に係る半導体装置を例示する模式的断面図である。  
図６に示す半導体装置１０５においては、第２半導体層１２は、積層構造を有する。その他の構成に関して、半導体装置１０１について説明した構成と同様の構成については同一の符号を付し、説明を省略する。
【００５８】
第２半導体層１２は、積層構造を有し、第１〜３層１３ａ〜１３ｃを有する。  
第１層１３ａは、第１半導体層１１の上に設けられ、第１半導体層１１と接する。第１層１３ａは、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ１＜ｘ２＜１）を含む。  
第２層１３ｂは、第１層１３ａの上に設けられ、第１層１３ａと接する。第２層１３ｂは、ＡｌＮ層である。第２層の厚さは、１ｎｍ以上３ｎｍ以下である。  
第３層１３ｃは、第２層１３ｂの上に設けられ、第２層１３ｂと接する。第３層１３ｃは、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ１＜ｘ２＜１）を含む。
【００５９】
次に、図７（ａ）〜図７（ｅ）を参照し、半導体装置１０５の製造方法を説明する。    図７（ａ）〜図７（ｅ）は、第２の実施形態に係る半導体装置の製造過程を例示する模式的断面図である。これらの図では、第１半導体層１１の表示を省略している。
【００６０】
図７（ａ）に示すように、第１半導体層１１を形成したウェーハ上に、第２半導体層１２の第１〜第３層１３ａ〜１３ｃを形成する。
【００６１】
その後、図７（ｂ）に示すように、第２半導体層１２の上に、フォトリソグラフィにより、エッチングマスク５０を形成する。そして、ＲＩＥ（Reactive Ion Etching）法を用いて第３層１３ｃを選択的にエッチングする。このようにして、第２半導体層１２にリセス部５１を形成する。なお、実施形態においては、ウェットエッチングなどを用いてもよい。
【００６２】
その後、図７（ｃ）に示すように、第２半導体層１２の上に、ゲート絶縁膜４０を形成する。ゲート絶縁膜４０は、シリコン酸化膜であり、ＡＬＤ（Atomic Layer Deposition）法や、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
【００６３】
その後、図７（ｄ）に示すように、ゲート絶縁膜４０の上に、ゲート電極２３となる膜を形成し、フォトリソグラフィ及びＲＩＥによって加工し、ゲート電極２３を形成する。  また、ゲート絶縁膜４０に開口２１ｅ及び開口２２ｅを形成する。開口２１ｅは、ソース電極２１が設けられる位置に形成される。開口２２ｅは、ドレイン電極２２が設けられる位置に形成される。その後、開口２１ｅ、及び開口２２ｅのそれぞれの内部に、ソース電極２１及びドレイン電極２２を形成する。
【００６４】
さらにＣＶＤ法、フォトリソグラフィ及びＲＩＥ法などを用いて、ゲート電極２３の上に、ＦＰ電極３１を形成する。そして、ＦＰ電極３１及び層間絶縁膜４１を覆う層間絶縁膜４２を形成する。さらに、図７（ｅ）に示すように、層間絶縁膜４２を選択的にエッチングし、ソース電極２１の上及び層間絶縁膜４２の上にＦＰ電極３２を形成する。
【００６５】
各電極は、開口の内面を覆う窒化チタン（ＴｉＮ）膜と、ＴｉＮ膜の上に形成されたタングステン（Ｗ）膜を含む導電膜を形成し、その導電膜を選択的にエッチングすることにより形成することができる。
【００６６】
なお、この例では、図７（ｂ）に示したように、第２半導体層１２の上に、直接エッチングマスク５０を形成して、リセス部５１を形成している。但し、第２半導体層１２の上に、絶縁膜４０を形成した後、その上にエッチングマスクを形成してもよい。その後、絶縁膜４０と第３層１３ｃとを選択的にエッチングして、リセス部を形成してもよい。その他、技術的な可能な範囲で、前述した工程の順序の変更や、工程の追加などを適宜行ってもよい。
【００６７】
また、第２半導体部分１２ｂの厚さは、半導体装置の設計によって適宜定められる。例えば、絶縁破壊が生じてしまう電界の強さは、層間絶縁膜の厚さや材料などに依存する。半導体装置内部のピーク電界強度が、絶縁破壊が生じる電界強度よりも低くなるように、第２半導体部分１２ｂの厚さが定められる。
【００６８】
第２半導体層１２にリセス部を形成する工程において、エッチング量にばらつきが生じることがある。すなわち、第２半導体層１２の厚さがばらつく場合がある。既に説明した通り、２次元電子ガスの密度は、第２半導体層１２の厚さに依存する。このため、エッチング量のばらつきは、２次元電子ガス密度のばらつきに繋がる。２次元電子ガス密度がばらつくと、トランジスタのオン抵抗がばらつく。
【００６９】
これに対して、本実施形態に係る第２半導体層１２は積層構造を有し、第３層１３ｃと第２層１３ｂとは、組成が異なる。このため、第３層１３ｃと第２層１３ｂとは、エッチングレートが異なる。第２半導体層１２をエッチングする際に、まず第３層１３ｃがエッチングされ、次に第２層１３ｂがエッチングされる。このときのエッチングレートの変化を検出する。これにより、エッチングを第２層１３ｂの表面において終了することができる。これにより、エッチング量を制御することができ、第２半導体層１２の厚さを、高い精度で調整することができ、第２半導体層１２の厚さのばらつきを抑制することができる。
【００７０】
既に説明したとおり、第１半導体層１１と第２半導体層１２との界面における歪みは、第２半導体層１２の厚さに依存する。第２半導体層１２の厚さのばらつきを抑制できることで、第２半導体層１２と接合された第１半導体層１１の歪みのばらつきを抑制することができる。これにより、２次元電子ガスの密度のばらつきを抑制することができる。したがって、オン抵抗やオン電流などの特性ばらつきを抑制することができる。
【００７１】
実施形態によれば、電界が集中しやすい部分に対応させて第２半導体層１２を薄くすることで、特性の劣化を抑制しつつ、耐圧を向上させることができる半導体装置が提供される。
【００７２】
なお、本願明細書において、「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ≦１）のIII−Ｖ族化合物半導体を含み、さらに、Ｖ族元素としては、Ｎ（窒素）に加えてリン（Ｐ）や砒素（Ａｓ）などを含有する混晶も含むものとする。またさらに、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
【００７３】
なお、本願明細書において、「垂直」は、厳密な垂直だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。
【００７４】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、第１半導体層、第２半導体層、ソース電極、ドレイン電極、ゲート電極、フィールドプレート電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００７５】
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００７６】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１１…第１半導体層、  １１ｇ…２次元電子ガス、  １２…第２半導体層、  １２ａ…第１半導体部分、  １２ｂ…第２半導体部分、  １２ｃ…第３半導体部分、  １３ａ…第１層、  １３ｂ…第２層、  １３ｃ…第３層、  ２１…ソース電極、  ２１ｅ…開口、  ２２…ドレイン電極、  ２２ｅ…開口、  ２３…ゲート電極、  ３１…ＦＰ電極、  ３１ａ…導電部、  ３１ｂ…導電部、  ３２…ＦＰ電極、  ３２ａ…導電部、  ３２ｂ…導電部、  ４０…ゲート絶縁膜、  ４１、４２…層間絶縁膜、  ５０…エッチングマスク、  ５１…リセス部、  １０１〜１０５、１０９…半導体装置、  Ｅ…電界強度、  Ｅｆ１〜Ｅｆ３…端、  Ｅｇ１、Ｅｇ２…端、  Ｔ１〜Ｔ３…厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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