(57)【要約】【課題】仮に外部クロック信号が異常になった場合でも、ＰＬＬ回路の出力波形に影響を与えないようにできる、クロック制御回路、半導体集積回路、及びクロック制御方法を提供する。【解決手段】本発明に係るクロック制御回路は、入力される基準クロック信号を所定の遅延量だけ遅延させて、ＰＬＬ回路へ入力クロック信号として出力する可変遅延手段と、上記基準クロック信号と上記入力クロック信号との位相を比較する位相比較手段と、上記位相比較手段の比較結果に基づいて上記可変遅延手段の上記遅延量を制御する制御手段と、上記位相比較手段の比較結果に基づいて上記基準クロック信号の異常を検出し、上記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する検出手段と、を有する。【選択図】      図１
2016158129.tif 000002
【特許請求の範囲】
【請求項１】
入力される基準クロック信号を所定の遅延量だけ遅延させて、ＰＬＬ回路へ入力クロック信号として出力する可変遅延手段と、
前記基準クロック信号と前記入力クロック信号との位相を比較する位相比較手段と、
前記位相比較手段の比較結果に基づいて前記可変遅延手段の前記遅延量を制御する制御手段と、
前記位相比較手段の比較結果に基づいて前記基準クロック信号の異常を検出し、前記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する検出手段と、を有するクロック制御回路。
【請求項２】
入力される基準クロック信号を所定の遅延量だけ遅延させて、ＰＬＬ回路へ入力クロック信号として出力する可変ディレイラインと、
前記基準クロック信号と前記入力クロック信号との位相を比較し、比較結果に応じたアップ信号及びダウン信号を出力する位相比較器と、
前記位相比較器の前記アップ信号及び前記ダウン信号をカウントし、前記可変ディレイラインの前記遅延量を制御するアップ／ダウンカウンタと、
前記位相比較器の前記アップ信号及び前記ダウン信号に基づいて前記基準クロック信号の異常を検出し、前記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する検出回路と、を有するクロック制御回路。
【請求項３】
前記可変ディレイラインの出力と、前記ＰＬＬ回路の出力とを、前記ホールド信号に基づいて選択して出力するセレクタをさらに有する、請求項２に記載のクロック制御回路。
【請求項４】
前記セレクタの出力は、前記ホールド信号に基づいて、前記ＰＬＬ回路の出力から前記可変ディレイラインの出力に切り替えられる、請求項３に記載のクロック制御回路。
【請求項５】
内部回路と、
前記内部回路にクロック信号を供給するＰＬＬ回路と、
入力される基準クロック信号を所定の遅延量だけ遅延させて、前記ＰＬＬ回路へ入力クロック信号として出力する可変ディレイラインと、
前記基準クロック信号と前記入力クロック信号との位相を比較し、比較結果に応じたアップ信号及びダウン信号を出力する位相比較器と、
前記位相比較器の前記アップ信号及び前記ダウン信号をカウントし、前記可変ディレイラインの前記遅延量を制御するアップ／ダウンカウンタと、
前記位相比較器の前記アップ信号及び前記ダウン信号に基づいて前記基準クロック信号の異常を前記内部回路に通知すると共に、前記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する検出回路と、を有する半導体集積回路。
【請求項６】
前記可変ディレイラインの出力と、前記ＰＬＬ回路の出力とを、前記前記ホールド信号に基づいて選択して出力するセレクタをさらに有する、請求項５に記載の半導体集積回路。
【請求項７】
前記セレクタの出力は、前記ホールド信号に基づいて、前記ＰＬＬ回路の出力から前記可変ディレイラインの出力に切り替えられる、請求項５に記載の半導体集積回路。
【請求項８】
入力される基準クロック信号を所定の遅延量だけ遅延させて、ＰＬＬ回路へ入力クロック信号として出力し、
前記基準クロック信号と前記入力クロック信号との位相を比較し、比較結果に応じたアップ信号及びダウン信号を出力し、
前記位相比較器の前記アップ信号及び前記ダウン信号をカウントし、前記可変ディレイラインの前記遅延量を制御し、
前記位相比較器の前記アップ信号及び前記ダウン信号に基づいて前記基準クロック信号の異常を検出すると共に、前記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する、クロック制御方法。
【請求項９】
前記可変ディレイラインの出力と、前記ＰＬＬ回路の出力とを、前記前記ホールド信号に基づいて選択して出力する、請求項８に記載のクロック制御方法。
【請求項１０】
前記ホールド信号に基づいて、前記ＰＬＬ回路の出力から前記可変ディレイラインの出力に切り替えて出力する、請求項９に記載のクロック制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック制御回路、半導体集積回路、及びクロック制御方法に関し、特にＰＬＬ（Phase Locked Loop）回路を内蔵した半導体集積回路のためのクロック制御に関する。
【背景技術】
【０００２】
ＰＬＬ回路を内蔵した半導体集積回路が、広く用いられている。
【０００３】
特許文献１はＰＬＬ装置に関するものであり、基準クロックと通話路系クロックとの位相差がＰＬＬフリーラン発生状態となると、位相比較器とフィルタ部との間を遮断することが提案されている。特許文献１ではこの遮断制御により、電圧制御発振器の制御電圧をフリーラン発生直前の電圧に維持し、フリーラン直前の周波数を維持するものである。
【０００４】
特許文献２はＰＬＬ回路に関するものであり、基準信号の周期の正常／異常を検出し、ＰＬＬ回路がロック状態にあるときＡ／Ｄ（Analog to Digital）変換器が出力するディジタル制御電圧をメモリに繰り返し書き込む制御を行うことが提案されている。特許文献２では、基準信号の周期が異常であることを検出した場合には、メモリから異常発生以前のディジタル制御電圧を読み出してＤ／Ａ（Digital to Analog）変換器に出力している。これにより、基準信号が消失等の原因で使用できない異常が発生してもロック時の周波数を維持するものである。
【０００５】
特許文献３はＰＬＬ回路を内蔵する半導体集積回路において、入力する外部クロック信号が異常になった時、異常を検知して、ＰＬＬ回路の出力クロックがすぐに異常にならないように制御することが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−２２７０２２号公報
【特許文献２】特開平１１−２２５０７１号公報
【特許文献３】特許第４２１６２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したＰＬＬ回路には以下のような課題がある。
【０００８】
特許文献１のＰＬＬ装置では、位相比較器が異常を検知したときには、既にＰＬＬ出力は異常クロックになっている、という解決すべき課題がある。
【０００９】
特許文献２においても特許文献１と同様に、位相比較器が異常を検知したときには、既にＰＬＬ出力は異常クロックになっている、という解決すべき課題がある。
【００１０】
特許文献３では、外部入力クロックとＰＬＬ出力クロックから発振クロック異常を検出したのちに発振クロックを切り換える。このため、発振クロック異常がＰＬＬの出力波形に影響を与えてしまう、という課題がある。
【００１１】
したがって本発明の目的は、仮に外部クロック信号が異常になった場合でも、ＰＬＬ回路の出力波形に影響を与えないようにできる、クロック制御回路、半導体集積回路、及びクロック制御方法を提供することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するため、本発明に係るクロック制御回路は、
入力される基準クロック信号を所定の遅延量だけ遅延させて、ＰＬＬ回路へ入力クロック信号として出力する可変遅延手段と、
上記基準クロック信号と上記入力クロック信号との位相を比較する位相比較手段と、
上記位相比較手段の比較結果に基づいて上記可変遅延手段の上記遅延量を制御する制御手段と、
上記位相比較手段の比較結果に基づいて上記基準クロック信号の異常を検出し、上記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する検出手段と、を有する。
【００１３】
本発明に係る半導体集積回路は、
内部回路と、
上記内部回路にクロック信号を供給するＰＬＬ回路と、
入力される基準クロック信号を所定の遅延量だけ遅延させて、上記ＰＬＬ回路へ入力クロック信号として出力する可変ディレイラインと、
上記基準クロック信号と上記入力クロック信号との位相を比較し、比較結果に応じたアップ信号及びダウン信号を出力する位相比較器と、
上記位相比較器の上記アップ信号及び上記ダウン信号をカウントし、上記可変ディレイラインの上記遅延量を制御するアップ／ダウンカウンタと、
上記位相比較器の上記アップ信号及び上記ダウン信号に基づいて上記基準クロック信号の異常を上記内部回路に通知すると共に、上記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する検出回路と、を有する。
【００１４】
本発明に係るクロック制御方法は、
入力される基準クロック信号を所定の遅延量だけ遅延させて、ＰＬＬ回路へ入力クロック信号として出力し、
上記基準クロック信号と上記入力クロック信号との位相を比較し、比較結果に応じたアップ信号及びダウン信号を出力し、
上記位相比較器の上記アップ信号及び上記ダウン信号をカウントし、上記可変ディレイラインの上記遅延量を制御し、
上記位相比較器の上記アップ信号及び上記ダウン信号に基づいて上記基準クロック信号の異常を検出すると共に、上記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する。
【発明の効果】
【００１５】
本発明によれば、仮に外部クロック信号が異常になった場合でも、ＰＬＬ回路の出力波形に影響を与えないようにできる。
【図面の簡単な説明】
【００１６】
【図１】本発明の最上位概念の実施形態によるクロック制御回路を示すブロック図である。
【図２】本発明の第１実施形態によるクロック制御回路を説明するためのブロック図である。
【図３】第１実施形態によるクロック制御回路の動作を説明するためのタイムチャートである。
【図４】本発明の第２実施形態によるクロック制御回路を適用した半導体集積回路を示すブロック図である。
【発明を実施するための形態】
【００１７】
本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。より具体的な実施形態について説明する前に、本発明の最上位概念の実施形態によるクロック制御回路を説明する。図１は、本発明の最上位概念の実施形態によるクロック制御回路を示すブロック図である。
【００１８】
図１のクロック制御回路は、可変遅延手段１２と、位相比較手段１３と、制御手段１４と、検出手段１５と、を有する。可変遅延手段１２は、入力される基準クロック信号を所定の遅延量だけ遅延させて入力クロック信号として出力する。この入力クロック信号は、ＰＬＬ回路の入力に供給されることが想定されるものである。位相比較手段１３は、上記基準クロック信号と上記入力クロック信号との位相を比較する。制御手段１４は、位相比較手段１３の比較結果に基づいて上記可変遅延手段１２の上記遅延量を制御する。検出手段１５は、上記位相比較手段１３の比較結果に基づいて上記基準クロック信号の異常を検出し、上記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する。
【００１９】
図１のクロック制御回路では、外部から入力される基準クロック信号を所定の遅延量だけ遅延させて、入力クロック信号としてＰＬＬ回路に出力する。仮に基準クロック信号が消失するなど異常が発生した場合には、ＰＬＬ回路の入力クロック信号は上記遅延量だけ遅延して供給されているので、一定時間は正常な入力クロック信号がＰＬＬ回路へ供給されることとなる。
【００２０】
さらに、検出手段１５は、基準クロック信号が消失するなどの異常発生を検出して、ホールド信号を出力する。ホールド信号により、ＰＬＬ回路はホールド信号が与えられる直前まで出力していた現状の出力周波数を保持した自走発振に切り換えられる。ホールド信号は、ＰＬＬ回路が内蔵される半導体集積回路にも供給されるので、ホールド信号により半導体集積回路へも基準クロック信号の異常発生が通知される。これにより、基準クロック信号の異常発生に起因する、ＰＬＬ回路の入力クロック信号への悪影響、ＰＬＬ回路を内蔵する半導体集積回路への悪影響を未然に防止することができる。以下、より詳細な実施形態を参照して、本発明を説明する。
【００２１】
〔第１実施形態〕
次に、本発明の第１実施形態によるクロック制御回路、及びクロック制御方法について、説明する。図２は、本発明の第１実施形態によるクロック制御回路を説明するためのブロック図である。図３は、本実施形態によるクロック制御回路の動作を説明するためのタイムチャートである。
【００２２】
（第１実施形態の構成）
本実施形態によるクロック制御回路１は、クロック信号clkoutを生成するＰＬＬ回路１０を制御する。このクロック信号clkoutは、半導体集積回路に使われるものである。
【００２３】
本実施形態によるクロック制御回路１は、可変ディレイライン２と、位相比較器３と、アップ／ダウンカウンタ４と、ロック検出回路５と、を備える。
【００２４】
可変ディレイライン２は、外部から入力された基準クロック信号refclkを設定された遅延量だけ遅延させて、出力する。可変ディレイライン２の出力は、ＰＬＬ回路１０の入力pllinとなる。
【００２５】
位相比較器３は、基準クロック信号refclkとＰＬＬ回路１０の入力信号pllinの位相を比較して、位相の進み遅れをアップ信号up及びダウン信号downとして出力する。
【００２６】
アップ／ダウンカウンタ４は、位相比較器３のアップ信号up及びダウン信号downから、基準クロック信号refclkの位相に合わせるように、可変ディレイライン２を制御する。この結果、可変ディレイライン２の出力は、基準クロック信号refclkに対してｎＴ（ここでｎは整数）遅れの信号になる。なお、ｎは調整開始時の可変ディレイライン２の初期設定により、決定される。
【００２７】
ロック検出回路５は、位相比較器３のアップ信号up及びダウン信号downから、基準クロック信号refclkの異常を検出し、ロック外れ信号unlockを出力する。信号unlockは、半導体集積回路内へ供給される。また信号unlockは、ＰＬＬ回路１０にホールド信号holdとしてＰＬＬホールド制御のため供給される。
【００２８】
（第１実施形態の動作）
次に、本実施形態によるクロック制御回路の動作及びクロック制御方法を、図３を参照しながら説明する。
【００２９】
図２の基準クロック信号refclkに異常がない場合、ＰＬＬ回路１０の入力pllinは、外部クロック信号refclkと位相が合った信号となり、ＰＬＬ回路１０の入力pllinは、外部クロック信号refclkのｎＴ（ｎ：整数）遅れの信号になる。このとき、ＰＬＬ回路１０の出力clkoutは、lock状態にある。
【００３０】
この状態で基準クロック信号refclkに異常（ここでは停止）が発生すると、まず初めに位相比較器３がＰＬＬ回路１０の入力pllinと基準クロック信号refclkの位相ずれを検知する。位相比較器３の検知結果に基づき、ロック検出回路５がロック外れ信号unlockを出力する。ロック外れ信号unlockは、半導体集積回路内及びＰＬＬ回路１０へ供給される。ロック外れ信号unlockにより、ＰＬＬ回路１０は、現状の出力周波数を保持した自走発振に切り換えられる。ＰＬＬ回路１０の出力clkoutは、lock状態から現状の出力周波数を保持した自走発振状態となる。
【００３１】
ここで、ＰＬＬ回路１０の入力pllinは、基準クロック信号refclkの時間ｎＴだけ遅れた信号であり、ＰＬＬ回路１０の入力pllinがまだ正常な状態であるように、可変ディレイライン２の遅延量ｎを決めてある。
【００３２】
（第１実施形態の効果）
本実施形態のクロック制御回路及びクロック制御方法によれば、外部から入力された基準クロック信号refclkはクロック制御回路１を経由して供給される。外部から入力された基準クロック信号refclkは、クロック制御回路１の基準クロック信号refclkに対して所定の遅延量だけ遅延した信号である。仮に外部クロック信号refclkが異常になった場合でも、上記遅延量に対応した時間は少なくとも、ＰＬＬ回路１０には正常なクロック信号が供給される。仮に外部クロック信号refclkが異常になった場合には、ＰＬＬ回路１０に異常クロック信号が伝搬する前に、ロック外れ信号unlockにより、ＰＬＬ回路１０は、現状の出力周波数を保持した自走発振に切り換える。
【００３３】
これにより、異常クロック信号の影響を受けることなく、ＰＬＬ回路１０の出力クロックを現状維持にすることができる。半導体集積回路内に入力クロックが異常であることを知らせ、必要に応じて内部データを退避したり、内部動作を正しく終了させるまでの時間を稼ぐことが可能となる。
【００３４】
〔第２実施形態〕
次に、本発明の第２実施形態によるクロック制御回路、及びクロック制御方法について、説明する。図４は、本発明の第２実施形態によるクロック制御回路を示すブロック図である。本実施形態によるクロック制御回路１Ａは、第１実施形態と同様に、クロック信号clkoutを生成するＰＬＬ回路１０を制御する。このクロック信号clkoutは、半導体集積回路に使われるものである。第１実施形態と同様な要素に対しては同じ参照番号を付して、詳細な説明は省略することとする。
【００３５】
（第２実施形態の構成）
第１実施形態では、入力する外部クロック信号refclkの異常を検知してＰＬＬ回路１０の発振周波数を保持したまま自走発振する信号clkoutを出力する構成を示した。これに対し、本実施形態では、入力する外部クロック信号refclkの異常を検知すると、外部クロック信号refclkの代わりに、発振周波数を保持したまま自走発振する別な信号を、ＰＬＬ回路１０に入力する構成を示している。
【００３６】
本実施形態によるクロック制御回路１Ａは図４に示すように、第１実施形態と同様に、可変ディレイライン２と、位相比較器３と、アップ／ダウンカウンタ４と、ロック検出回路５と、を、備える。さらに本実施形態によるクロック制御回路１Ａは、ＰＬＬ回路６と、セレクタ７とを、さらに備える。
【００３７】
ロック検出回路５は、位相比較器３のアップ信号up及びダウン信号downから、基準クロック信号refclkの異常を検出し、ロック外れ信号unlockを出力する。信号unlockは、半導体集積回路内へ供給される。また信号unlockは、ＰＬＬ回路６にホールド信号holdとしてＰＬＬホールド制御のため供給される。ＰＬＬ回路６は、内部発振信号を生成する。セレクタ７は、ロック検出回路５が出力するロック外れ信号unlockに応じて、ＰＬＬ回路１０の入力pllinへ供給する信号を、ＰＬＬ回路６の出力と可変ディレイライン２の出力との間で切り換える。
【００３８】
（第２実施形態の動作）
次に、本実施形態によるクロック制御回路の動作及びクロック制御方法を説明する。
【００３９】
基準クロック信号refclkに異常がない場合、ＰＬＬ回路１０の入力pllinは、外部クロック信号refclkと位相が合った信号となり、ＰＬＬ回路１０の入力pllinは、外部クロック信号refclkのｎＴ（ｎ：整数）遅れの信号になる。このとき、ＰＬＬ回路１０の出力clkoutは、lock状態にある。
【００４０】
この状態で基準クロック信号refclkに異常（ここでは停止）が発生すると、まず初めに位相比較器３が可変ディレイライン２の出力と基準クロック信号refclkとの位相ずれを検知する。位相比較器３の検知結果に基づき、ロック検出回路５がロック外れ信号unlockを出力する。ロック外れ信号unlockは、半導体集積回路内及びＰＬＬ回路６へ供給される。ロック外れ信号unlockにより、ＰＬＬ回路６は、現状の出力周波数を保持した自走発振に切り換えられる。
【００４１】
ここで、ＰＬＬ回路６の入力は、基準クロック信号refclkの時間ｎＴだけ遅れた信号であり、ＰＬＬ回路６の入力がまだ正常な状態であるように、可変ディレイライン２の遅延量ｎを決めてある。
【００４２】
（第２実施形態の効果）
本実施形態のクロック制御回路及びクロック制御方法によれば、外部から入力された基準クロック信号refclkはクロック制御回路１Ａを経由してＰＬＬ回路１０に供給される。外部から入力された基準クロック信号refclkは、クロック制御回路１Ａの基準クロック信号refclkに対して少なくとも所定の遅延量だけ遅延した信号である。仮に外部クロック信号refclkが異常になった場合には、ＰＬＬ回路１０に異常クロックが伝搬する前にＰＬＬ回路６の出力を自走発振に切り換える。さらにセレクタ７で、ＰＬＬ回路１０の入力pllinへ供給する信号を、可変ディレイライン２の出力からＰＬＬ回路６の出力に切り換える。仮に外部クロック信号refclkが異常になった場合でも、上記遅延量を含む時間は少なくとも、ＰＬＬ回路１０には正常なクロック信号が供給される。
【００４３】
これにより本実施形態においても、異常クロック信号の影響を受けることなく、ＰＬＬ回路１０の出力クロックを現状維持にすることができる。半導体集積回路内に入力クロックが異常であることを知らせ、必要に応じて内部データを退避したり、内部動作を正しく終了させるまでの時間を稼ぐことが可能となる。
【００４４】
以上、本発明の好ましい実施形態や実施例を説明したが、本発明はこれに限定されるものではない。特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。
【００４５】
上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）入力される基準クロック信号を所定の遅延量だけ遅延させて、ＰＬＬ回路へ入力クロック信号として出力する可変遅延手段と、
前記基準クロック信号と前記入力クロック信号との位相を比較する位相比較手段と、
前記位相比較手段の比較結果に基づいて前記可変遅延手段の前記遅延量を制御する制御手段と、
前記位相比較手段の比較結果に基づいて前記基準クロック信号の異常を検出し、前記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する検出手段と、を有するクロック制御回路。
（付記２）入力される基準クロック信号を所定の遅延量だけ遅延させて、ＰＬＬ回路へ入力クロック信号として出力する可変ディレイラインと、
前記基準クロック信号と前記入力クロック信号との位相を比較し、比較結果に応じたアップ信号及びダウン信号を出力する位相比較器と、
前記位相比較器の前記アップ信号及び前記ダウン信号をカウントし、前記可変ディレイラインの前記遅延量を制御するアップ／ダウンカウンタと、
前記位相比較器の前記アップ信号及び前記ダウン信号に基づいて前記基準クロック信号の異常を検出し、前記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する検出回路と、を有するクロック制御回路。
（付記３）前記可変ディレイラインの出力と、前記ＰＬＬ回路の出力とを、前記ホールド信号に基づいて選択して出力するセレクタをさらに有する、付記２に記載のクロック制御回路。
（付記４）前記セレクタの出力は、前記ホールド信号に基づいて、前記ＰＬＬ回路の出力から前記可変ディレイラインの出力に切り替えられる、付記３に記載のクロック制御回路。
（付記５）内部回路と、
前記内部回路にクロック信号を供給するＰＬＬ回路と、
入力される基準クロック信号を所定の遅延量だけ遅延させて、前記ＰＬＬ回路へ入力クロック信号として出力する可変ディレイラインと、
前記基準クロック信号と前記入力クロック信号との位相を比較し、比較結果に応じたアップ信号及びダウン信号を出力する位相比較器と、
前記位相比較器の前記アップ信号及び前記ダウン信号をカウントし、前記可変ディレイラインの前記遅延量を制御するアップ／ダウンカウンタと、
前記位相比較器の前記アップ信号及び前記ダウン信号に基づいて前記基準クロック信号の異常を前記内部回路に通知すると共に、前記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する検出回路と、を有する半導体集積回路。
（付記６）前記可変ディレイラインの出力と、前記ＰＬＬ回路の出力とを、前記前記ホールド信号に基づいて選択して出力するセレクタをさらに有する、付記５に記載の半導体集積回路。
（付記７）前記セレクタの出力は、前記ホールド信号に基づいて、前記ＰＬＬ回路の出力から前記可変ディレイラインの出力に切り替えられる、付記５に記載の半導体集積回路。
（付記８）入力される基準クロック信号を所定の遅延量だけ遅延させて、ＰＬＬ回路へ入力クロック信号として出力し、
前記基準クロック信号と前記入力クロック信号との位相を比較し、比較結果に応じたアップ信号及びダウン信号を出力し、
前記位相比較器の前記アップ信号及び前記ダウン信号をカウントし、前記可変ディレイラインの前記遅延量を制御し、
前記位相比較器の前記アップ信号及び前記ダウン信号に基づいて前記基準クロック信号の異常を検出すると共に、前記ＰＬＬ回路のＰＬＬ動作をホールドさせるホールド信号を出力する、クロック制御方法。
（付記９）前記可変ディレイラインの出力と、前記ＰＬＬ回路の出力とを、前記前記ホールド信号に基づいて選択して出力する、付記８に記載のクロック制御方法。
（付記１０）前記ホールド信号に基づいて、前記ＰＬＬ回路の出力から前記可変ディレイラインの出力に切り替えて出力する、付記９に記載のクロック制御方法。
【符号の説明】
【００４６】
１、１Ａ    クロック制御回路
２    可変ディレイライン
３    位相比較器
４    アップ／ダウンカウンタ
５    ロック検出回路
６、１０    ＰＬＬ回路
７    セレクタ
１０    ＰＬＬ回路
１２    可変遅延手段
１３    位相比較手段
１４    制御手段
１５    検出手段
【図１】
2016158129.tif 000003
【図２】
2016158129.tif 000004
【図３】
2016158129.tif 000005
【図４】
2016158129.tif 000006