(57)【要約】【課題】縦型ＰＮ接合部とソース層との間のリーク電流を抑制する半導体装置を提供する。【解決手段】半導体装置は半導体基板上に設けられたゲート絶縁膜８０およびゲート電極９０を備える。第１導電型の第１拡散層５０はゲート絶縁膜の下にある半導体基板の表面の一部に設けられる。第２導電型の第２拡散層６０は、第１拡散層のさらに下の半導体基板に設けられ、第１拡散層の底部と接し、第１拡散層の底部とＰＮ接合を形成する。第１導電型のドレイン層３０および第２導電型のソース層４０はそれぞれゲート電極の両側にある半導体基板に設けられる。第１側壁絶縁膜１００Ｓはゲート電極の側面および第１拡散層の上面上に設けられる。ソースシリサイド層１２０Ｓはソース層上に第１側壁絶縁膜から離間した位置に設けられる。第１側壁絶縁膜とソースシリサイド層との間の離間領域Ｒｓｅｐにおける半導体基板の上面Ｓ４０は、第１拡散層の底面Ｓ５０ｂ以下の位置にある。【選択図】図１
2016058626.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜の下にある前記半導体基板の表面の一部に設けられた第１導電型の第１拡散層と、
前記第１拡散層のさらに下の前記半導体基板に設けられ、前記第１拡散層の底部と接し、該第１拡散層の底部とＰＮ接合を形成する前記第１導電型と異なる導電型である第２導電型の第２拡散層と、
前記ゲート電極の一方側にある前記半導体基板に設けられた第１導電型のドレイン層と、
前記ゲート電極の他方側にある前記半導体基板に、前記第２拡散層と隣接して設けられた第２導電型のソース層と、
前記ゲート電極の側面および前記第１拡散層の上面上に設けられた第１側壁絶縁膜と、
前記ソース層上に前記第１側壁絶縁膜から離間した位置に設けられたソースシリサイド層とを備え、
前記第１側壁絶縁膜と前記ソースシリサイド層との間の離間領域における前記半導体基板の上面は、前記第１拡散層の底面以下の位置にある、半導体装置。
【請求項２】
前記離間領域の前記半導体基板上に設けられ、前記第１拡散層の側面を被覆する第２側壁絶縁膜をさらに備えた、請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜の下にある前記半導体基板の表面の一部に設けられた第１導電型の第１拡散層と、
前記第１拡散層のさらに下の前記半導体基板に設けられ、前記第１拡散層の底部と接し、該第１拡散層の底部とＰＮ接合を形成する前記第１導電型と異なる導電型である第２導電型の第２拡散層と、
前記ゲート電極の一方側にある前記半導体基板に設けられた第１導電型のドレイン層と、
前記ゲート電極の他方側にある前記半導体基板に、前記第２拡散層と隣接して設けられた第２導電型のソース層と、
前記ゲート電極の側面および前記第１拡散層の上面上に設けられた第１側壁絶縁膜と、
前記ソース層の領域における前記半導体基板上に設けられたソースエピタキシャル層と、
前記ソースエピタキシャル層上に設けられ、前記第１拡散層から離間したソースシリサイド層と、を備え、
前記半導体基板と前記ソースエピタキシャル層との間の境界面の高さは、前記第１拡散層の底面の高さ以下である、半導体装置。
【請求項４】
前記ソースシリサイド層の底面の高さは、前記第１拡散層の上面の高さよりも高い、請求項３に記載の半導体装置。
【請求項５】
半導体基板のうちソース層形成領域から該ソース層形成領域に隣接する拡散層形成領域に亘って、第１拡散層を形成するための第１導電型不純物を導入し、かつ、前記第１拡散層の底部と接し該第１拡散層の底部とＰＮ接合を形成する第２拡散層を形成するための第２導電型不純物を導入し、
前記半導体基板上のゲート電極の側面を被覆する第１側壁絶縁膜を、前記第１拡散層の一部の上に位置するように形成し、
前記第１側壁絶縁膜をマスクとして用いて、前記半導体基板の表面のうち前記ソース層形成領域をエッチングして前記ソース層形成領域の上面を前記第１拡散層の底面以下の位置まで低下させ、
前記第１側壁絶縁膜をマスクとして用いて、前記ソース層形成領域にソース層を形成するための第２導電型不純物を導入することを具備した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来からトンネルトランジスタ(ＴＦＥＴ（Tunnel Field Effect Transistor））が開発されている。ＴＦＥＴは、半導体のＰＮ接合あるいは金属−半導体間のショットキー接合において観測されるトンネル電流を利用して素子のオン／オフを制御するトランジスタである。
【０００３】
このようなＴＦＥＴにおいて、大きなオン電流および急峻なＳＳ特性を得るために、縦型ＰＮ接合を備えたＴＦＥＴが提案されている。縦型ＰＮ接合は、ゲート電極の底面に対して垂直方向（縦方向）にＰ型半導体およびＮ型半導体が隣接するＰＮ接合である。例えば、縦型ＰＮｉＮ−ＴＦＥＴでは、Ｐ型ソース層近傍に、縦型ＰＮ接合を成すＰ型エクステンション層およびＮ型ポケット層を備えている。
【０００４】
しかし、このような縦型ＰＮｉＮ−ＴＦＥＴを形成する際、ポケット層のＮ型不純物は、ソース層形成領域から導入されるため、ソース層形成領域の表面にもＮ型不純物拡散層が形成される。従って、Ｐ型ソース層を形成するときに、ポケット層のＮ型不純物濃度よりも高濃度のＰ型不純物をソース層形成領域に導入する必要がある。即ち、ソース層をポケット層の逆導電型にするために、ポケット層の不純物とは逆導電型の不純物をソース層形成領域にカウンタードープする必要がある。しかし、カウンタードープでは、Ｐ型不純物が充分に拡散せず、あるいは、Ｐ型不純物を充分に活性化させることができず、ソース層にポケット層の拡散層領域が残存してしまう場合があった。Ｐ型ソース層にＮ型拡散層領域が残存すると、ポケット層とソース層との間にリーク電流が流れ易くなり、ＴＦＥＴがＭＯＳＦＥＴと同様にスイッチング動作してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２０１４／００５４６５７号明細書（特開２０１４−４１９７４号公報）
【非特許文献】
【０００６】
【非特許文献１】Chenming Hu et. al. “Green Transistor -A VDD Scaling Path for Future Low Power ICs” VLSI-TSA2008, pp.14-15)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
縦型ＰＮ接合部とソース層との間のリーク電流を抑制することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体装置は、半導体基板を備える。ゲート絶縁膜は、半導体基板上に設けられている。ゲート電極は、ゲート絶縁膜上に設けられている。第１導電型の第１拡散層は、ゲート絶縁膜の下にある半導体基板の表面の一部に設けられている。第１導電型と異なる導電型である第２導電型の第２拡散層は、第１拡散層のさらに下の半導体基板に設けられ、第１拡散層の底部と接し、該第１拡散層の底部とＰＮ接合を形成する。第１導電型のドレイン層は、ゲート電極の一方側にある半導体基板に設けられている。第２導電型のソース層は、ゲート電極の他方側にある半導体基板に、第２拡散層と隣接して設けられている。第１側壁絶縁膜は、ゲート電極の側面および第１拡散層の上面上に設けられている。ソースシリサイド層は、ソース層上に第１側壁絶縁膜から離間した位置に設けられている。第１側壁絶縁膜とソースシリサイド層との間の離間領域における半導体基板の上面は、第１拡散層の底面以下の位置にある。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に従ったＮ型ＴＦＥＴの構成の一例を示す断面図。
【図２】第１の実施形態によるＮ型ＴＦＥＴの製造方法の一例を示す断面図。
【図３】図２に続く、製造方法の一例を示す断面図。
【図４】図３に続く、製造方法の一例を示す断面図。
【図５】図４に続く、製造方法の一例を示す断面図。
【図６】図５に続く、製造方法の一例を示す断面図。
【図７】第２の実施形態に従ったＴＦＥＴの構成の一例を示す断面図。
【図８】第２の実施形態によるＮ型ＴＦＥＴの製造方法の一例を示す断面図。
【図９】図８に続く、製造方法の一例を示す断面図。
【図１０】図９に続く、製造方法の一例を示す断面図。
【図１１】図１０に続く、製造方法の一例を示す断面図。
【図１２】第３の実施形態に従ったＴＦＥＴの構成の一例を示す断面図。
【図１３】第３の実施形態によるＮ型ＴＦＥＴの製造方法の一例を示す断面図。
【図１４】図１３に続く、製造方法の一例を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、上下方向は、半導体素子が設けられる半導体基板の面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に従ったＮ型トンネルトランジスタ（以下、ＴＦＥＴともいう）の構成の一例を示す断面図である。本実施形態によるＴＦＥＴは、半導体基板１０と、ドレイン層３０と、ソース層４０と、第１拡散層としてのポケット層５０と、第２拡散層としてのエクステンション層６０と、低濃度層７０と、ゲート絶縁膜８０と、ゲート電極９０と、第１側壁絶縁膜１００と、第２側壁絶縁膜１１０と、ソースシリサイド層１２０Ｓと、ドレインシリサイド層１２０Ｄと、ゲートシリサイド層１２０Ｇと、層間絶縁膜１３０とを備えている。
【００１２】
本実施形態によるＴＦＥＴは、例えば、バルクシリコン基板上に形成される。代替的に、本実施形態によるＴＦＥＴは、ＳＯＩ（Silicon On Insulator）、ＳＯＮ（Silicon On Nothing）、ＧｅＯＩ（Germanium On Insulator）基板、ＳｉＧｅ−ＯＩ（SiGe On Insulator）基板、あるいは、ＩＩＩ−Ｖ化合物半導体基板上に形成されてもよい。尚、図１では、バルクシリコン基板上に形成されたＮ型ＴＦＥＴを示している。
【００１３】
ゲート絶縁膜８０は、半導体基板１０上に設けられている。ゲート絶縁膜８０は、例えば、シリコン酸化膜あるいはシリコン酸化膜よりも比誘電率の高い高誘電率膜からなる。
【００１４】
ゲート電極９０は、ゲート絶縁膜８０上に設けられている。ゲート電極９０は、例えば、ドープトポリシリコン、金属等の導電性材料からなる。
【００１５】
ゲートシリサイド層１２０Ｇは、ゲート電極９０上に設けられている。ゲートシリサイド層１２０Ｇは、例えば、ニッケルシリサイド等の金属シリサイドからなる。
【００１６】
第１側壁絶縁膜１００Ｓ、１００Ｄは、ゲート絶縁膜８０、ゲート電極９０およびゲートシリサイド層１２０Ｇの両側面を被覆するように設けられている。ソース側の第１側壁絶縁膜１００Ｓは、ゲート絶縁膜８０、ゲート電極９０およびゲートシリサイド層１２０Ｇのソース側の側面を被覆し、ポケット層５０の上面の一部を被覆している。これにより、第１側壁絶縁膜１００Ｓは、ゲート絶縁膜８０およびゲート電極９０からポケット層５０のソース側の側面を離間している。また、ドレイン側の第１側壁絶縁膜１００Ｄは、ゲート絶縁膜８０、ゲート電極９０およびゲートシリサイド層１２０Ｇのドレイン層３０側の側面を被覆している。第１側壁絶縁膜１００Ｓ，１００Ｄは、例えば、ＴＥＯＳ膜等の絶縁膜を用いて形成されている。
【００１７】
第２側壁絶縁膜１１０Ｓは、ソース側の第１側壁絶縁膜１００Ｓの側面の一部、ポケット層５０の側面およびエクステンション層６０の側面の上部を被覆するように設けられている。第２側壁絶縁膜１１０Ｓは、第１側壁絶縁膜１００Ｓとソースシリサイド層１２０Ｓとの間、並びに、ポケット層５０とソースシリサイド層１２０Ｓとの間の離間領域Ｒｓｅｐにおける半導体基板１０上に設けられている。これにより、第２側壁絶縁膜１１０Ｓは、第１側壁絶縁膜１００Ｓからソースシリサイド層１２０Ｓを離間し、ポケット層５０からソースシリサイド層１２０Ｓを離間している。
【００１８】
第２側壁絶縁膜１１０Ｄは、ドレイン側の第１側壁絶縁膜１００Ｄの側面の一部を被覆するように設けられている。第２側壁絶縁膜１１０Ｓ、１１０Ｄは、例えば、シリコン窒化膜等の絶縁膜を用いて形成されている。
【００１９】
ポケット層５０は、第１導電型としてのＮ型不純物を高濃度で含み、第１側壁絶縁膜１００Ｓおよびゲート電極９０の下にある半導体基板１０の表面の一部に設けられている。ポケット層５０の側面は、半導体基板１０の表面に対して略垂直方向に延びており、第２側壁絶縁膜１１０Ｓによって被覆されている。
【００２０】
エクステンション層６０は、第２導電型としてのＰ型不純物を含み、ポケット層５０の下の半導体基板１０に設けられている。エクステンション層６０の上面は、ポケット層５０の底部に接しており、縦方向のＰＮ接合部（以下、縦型ＰＮ接合部ともいう）１０１を形成する。即ち、ポケット層５０およびエクステンション層６０は、半導体基板１０の表面に対して縦方向（略垂直方向）に接し、縦型ＰＮ接合部１０１を形成する。ＰＮ接合部１０１の接合面は縦方向を向いている。また、エクステンション層６０は、ソース層４０と隣接しており、ソース層４０と電気的に接続されている。
【００２１】
ドレイン層３０は、高濃度のＮ型不純物（例えば、燐、砒素）を含む半導体層であり、ゲート電極９０の一方側にある半導体基板１０の表面に設けられている。ドレインシリサイド層１２０Ｄは、ドレイン層３０上に設けられ、例えば、ニッケルシリサイド等の金属シリサイドからなる。
【００２２】
ソース層４０は、高濃度のＰ型不純物（例えば、ボロン）を含む半導体層であり、ゲート電極９０の他方側にある半導体基板１０の表面に設けられている。ソース層４０は、エクステンション層６０に隣接し、かつ、第２側壁絶縁膜１１０Ｓおよびソースシリサイド層１２０Ｓの下に設けられている。本実施形態において、離間領域Ｒｓｅｐの半導体基板１０には、ソース層４０が設けられている。
【００２３】
ここで、離間領域Ｒｓｅｐにおいて、第２側壁絶縁膜１１０Ｓがポケット層５０の側面を被覆しており、ソース層４０（即ち、半導体基板１０）の上面Ｓ４０は、ポケット層５０の底面Ｓ５０ｂよりも低い位置にある。これは、後述するように、ソース層４０の形成領域の半導体基板１０をリセスすることによって、ポケット層５０の形成工程においてソース層４０の形成領域に導入されたＮ型不純物を除去するためである。
【００２４】
ソースシリサイド層１２０Ｓは、ソース層４０上に設けられ、第２側壁絶縁膜１１０Ｓによってポケット層５０および第１側壁絶縁膜１００Ｓから離間されている。ソースシリサイド層１２０Ｓは、ドレインシリサイド層１２０Ｄと同様に、例えば、ニッケルシリサイド等の金属シリサイドからなる。
【００２５】
低濃度層７０は、ゲート電極９０の下方の半導体基板１０の表面において、ポケット層５０とドレイン層３０との間、エクステンション層６０とドレイン層３０との間に設けられている。低濃度層７０は、１０１８ｃｍ−３以下の不純物濃度を有する真性半導体領域である。ゲート電極９０の下方にあるポケット層５０および低濃度層７０の表面は、チャネル領域として機能する。
【００２６】
本実施形態によるＴＦＥＴをオンさせるためには、ゲート電極９０に正電圧を印加し、ドレイン層３０に正電圧を印加する。ゲート電極９０に正電圧を印加することによって、ポケット層５０および低濃度層７０の表面にチャネルが形成される。従って、ポケット層５０がドレイン層３０に電気的に接続される。一方、ゲート電極９０に印加された電圧は、ポケット層５０とエクステンション層６０との間の縦型ＰＮ接合部１０１に電界を印加する。これにより、縦型ＰＮ接合部１０１にトンネル電流が半導体基板１０の表面に対して縦方向に流れる。その結果、電流は、ドレイン層３０とソース層４０との間において、低濃度層７０、ポケット層５０およびエクステンション層６０を介して流れる。このように、本実施形態によるＴＦＥＴはオン状態になる。
【００２７】
本実施形態によるＴＦＥＴでは、離間領域Ｒｓｅｐにおけるソース層（半導体基板１０）の上面Ｓ４０は、ポケット層５０の底面Ｓ５０ｂよりも低い位置にある。これは、ポケット層５０の形成工程においてＮ型不純物が導入されたソース層形成領域の半導体基板１０を除去するために、半導体基板１０の上面Ｓ４０をポケット層５０の底面Ｓ５０ｂよりも深くエッチングしているからである。このエッチング工程により、ソース層形成領域におけるＮ型不純物が除去されるので、Ｎ型半導体層がソース層４０内に残存することを抑制することができる。これにより、ソース層４０とポケット層５０との間のリーク電流を抑制することができる。
【００２８】
また、離間領域Ｒｓｅｐの半導体基板１０上には第２側壁絶縁膜１１０Ｓが設けられており、第２側壁絶縁膜１１０Ｓは、ポケット層５０の側面を被覆している。従って、第２側壁絶縁膜１１０Ｓがポケット層５０とソースシリサイド層１２０Ｓとの間に介在し、ソースシリサイド層１２０Ｓはポケット層５０から離間されている。これにより、ソースシリサイド層１２０Ｓとポケット層５０とが直接接触することを抑制し、ソース層４０とポケット層５０との間のリーク電流を抑制することができる。
【００２９】
もし、ソース層４０とポケット層５０との間にリーク電流が流れると、縦型ＰＮ接合部１０１のトンネル電流に関わらず、チャネル領域が反転したときに、ＴＦＥＴは、ＭＯＳＦＥＴと同様にソース層４０とドレイン層３０との間に電流を流してしまう。即ち、ＴＦＥＴは、ＭＯＳＦＥＴモードでスイッチング動作してしまう。従って、ソース層４０とポケット層５０との間のリーク電流は、トンネル電流によるスイッチング動作の妨げとなり、サブスレッショルド特性の劣化の原因となる。
【００３０】
これに対し、本実施形態によるＴＦＥＴは、上述の通り、ソース層４０とポケット層５０との間のリーク電流を抑制することができるので、ＭＯＳＦＥＴモードでスイッチング動作することを抑制し、縦型ＰＮ接合部１０１におけるトンネル電流によりスイッチング動作することができる。これにより、ＴＦＥＴのサブスレッショルド特性の劣化を抑制することができる。
【００３１】
また、第２側壁絶縁膜１１０Ｓがポケット層５０の側面を被覆しており、ソース層４０は、ポケット層５０の側面に接触していない。これにより、縦型ＰＮ接合部１０１におけるトンネル電流によってトランジスタをオン／オフ制御することができる。
【００３２】
さらに、ポケット層５０は、ゲート電極９０の下だけでなく、ゲート電極９０の側面にある第１側壁絶縁膜１００Ｓの下にも形成されており、ゲート電極９０の下のチャネル領域からソース層４０へ向かって第２側壁絶縁膜１１０Ｓまで延びている。従って、ポケット層５０の側面と第２側壁絶縁膜１１０Ｓとの間の境界面は、チャネル領域から離間しており、ソース層４０とエクステンション層６０との境界近傍に設けられている。ポケット層５０の側面と第２側壁絶縁膜１１０Ｓとの間の境界面には、ソース層形成領域のエッチングの際、エッチングにより結晶欠陥が生じやすい。このような結晶欠陥を有する境界面がチャネル領域近傍にあると、リーク電流の原因となる。これに対し、本実施形態では、ポケット層５０の側面と第２側壁絶縁膜１１０Ｓとの間の境界面が、チャネル領域から離間していることによって、ソース層４０とポケット層５０との間のリーク電流をさらに抑制することができる。
【００３３】
次に、本実施形態によるＴＦＥＴの製造方法を説明する。
【００３４】
図２（Ａ）〜図６（Ｂ）は、第１の実施形態によるＮ型ＴＦＥＴの製造方法の一例を示す断面図である。
【００３５】
まず、半導体基板１０上にゲート絶縁膜８０を形成する。ゲート絶縁膜８０は、例えば、シリコン酸化膜あるいはシリコン酸化膜よりも比誘電率の高い高誘電率膜（例えば、ＨｆＯ２等）で形成されている。半導体基板１０は、バルクシリコン基板、ＳＯＩ基板、ＳＯＮ基板、ＧｅＯＩ基板、ＳｉＧｅ−ＯＩ基板、あるいは、ＩＩＩ−Ｖ化合物半導体基板のいずれでもよい。
【００３６】
次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ゲート絶縁膜８０上にゲート電極９０の材料を堆積する。ゲート電極９０の材料は、例えば、ドープトポリシリコンまたは金属（例えば、ＴｉＮ等）で形成すればよい。尚、ゲート電極９０としてドープトポリシリコンを用いる場合、Ｎ型ＴＦＥＴでは、ゲート電極９０はＮ型不純物を含む。
【００３７】
次に、ＣＶＤ法を用いて、ゲート電極９０の材料上にハードマスク９５の材料を堆積する。ハードマスク９５は、例えば、シリコン窒化膜等の絶縁膜で形成されている。これにより、図２（Ａ）に示す構造が得られる。
【００３８】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etch）法を用いて、ハードマスク９５をゲート電極９０のパターンに加工する。さらに、ハードマスク９５をマスクとして用いて、図２（Ｂ）に示すように、ゲート電極９０およびゲート絶縁膜８０の各材料をＲＩＥ法でゲート電極９０のパターンに加工する。
【００３９】
次に、リソグラフィ技術を用いて、図３（Ａ）に示すように、ドレイン層形成領域Ｒ３０をレジスト９６で被覆する。続いて、レジスト９６をマスクとして用いて、ソース層形成領域Ｒ４０から該領域Ｒ４０に隣接するポケット層形成領域（第１拡散層形成領域）Ｒ５０へ向かって、第２拡散層としてのエクステンション層６０を形成するためのＰ型不純物（例えば、ＢあるいはＢＦ２等）をイオン注入する。このとき、Ｐ型不純物は、ゲート電極９０の下方の半導体基板１０にも導入されるように、矢印Ａ１で示すように斜め方向からイオン注入される。これにより、図３（Ａ）に示すように、エクステンション層６０のＰ型不純物が、ソース層形成領域Ｒ４０およびポケット層形成領域Ｒ５０に導入される。
【００４０】
さらに、レジスト９６をマスクとして用いて、ソース層形成領域Ｒ４０から該領域Ｒ４０に隣接するポケット層形成領域Ｒ５０へ向かって、第１拡散層としてのポケット層５０を形成するためのＮ型不純物（例えば、燐または砒素等）をイオン注入する。このとき、Ｎ型不純物は、ゲート電極９０の下方の半導体基板１０にも導入されるように、図３（Ｂ）の矢印Ａ２で示すように斜め方向からイオン注入される。これにより、図３（Ｂ）に示すように、ポケット層５０のＮ型不純物が、ソース層形成領域Ｒ４０およびポケット層形成領域Ｒ５０に導入される。尚、エクステンション層６０のＰ型不純物およびポケット層５０のＮ型不純物の導入の順番は、入れ替えてもよい。
【００４１】
次に、結晶回復および不純物活性化のために、ＲＴＡ（Rapid Thermal Anneal）等の熱処理を行う。これにより、エクステンション層６０およびポケット層５０が形成される。ここで、ポケット層５０の底部とエクステンション層６０の上部とが半導体基板１０の表面に対して縦方向（略垂直方向）に接しており、縦型ＰＮ接合部１０１を形成している。
【００４２】
尚、ポケット層５０は、ポケット層形成領域Ｒ５０の半導体基板１０を選択的にウェットエッチングした後に、Ｎ型不純物を含むシリコンをエピタキシャル成長させることによって形成してもよい。
【００４３】
レジスト９６の除去後、半導体基板１０上に第１側壁絶縁膜１００Ｓ、１００Ｄの材料を堆積する。第１側壁絶縁膜１００Ｓ、１００Ｄの材料は、例えば、ＴＥＯＳ膜等の絶縁膜で形成されている。次に、ＲＩＥ法でエッチバックすることによって、図４（Ａ）に示すように、第１側壁絶縁膜１００Ｓ、１００Ｄがハードマスク９５およびゲート電極９０の両側面を被覆するように形成される。第１側壁絶縁膜１００Ｄは、ハードマスク９５およびゲート電極９０のそれぞれのドレイン側の側面を被覆する。第１側壁絶縁膜１００Ｓは、ハードマスク９５およびゲート電極９０のそれぞれのソース側の側面を被覆する。また、第１側壁絶縁膜１００Ｓは、ポケット層５０の上面のうちゲート電極９０側の部分上にも形成される。
【００４４】
次に、リソグラフィ技術を用いて、図４（Ｂ）に示すように、ドレイン層形成領域Ｒ３０をレジスト９７で被覆する。
【００４５】
次に、レジスト９７、ハードマスク９５および第１側壁絶縁膜１００Ｓをマスクとして用いて、ソース層形成領域Ｒ４０の半導体基板１０をＲＩＥ法でエッチングする。このとき、ソース層形成領域Ｒ４０の半導体基板１０の上面Ｓ４０は、ポケット層５０の底面Ｓ５０ｂよりも低い位置までエッチングされる。これにより、図４（Ｂ）に示すように、ソース層形成領域Ｒ４０は、ポケット層５０の底部よりも深くリセスされ、ソース層形成領域Ｒ４０にあるポケット層５０（Ｎ型不純物層）が除去される。このとき、ポケット層５０の側面は露出される。
【００４６】
次に、リソグラフィ技術を用いて、図５（Ａ）に示すように、ドレイン層形成領域Ｒ３０をレジスト９８で被覆する。次に、レジスト９８、ハードマスク９５および第１側壁絶縁膜１００Ｓをマスクとして用いて、ソース層形成領域Ｒ４０の半導体基板１０に高濃度のＰ型不純物（例えば、Ｂ、ＢＦ２等）をイオン注入する。
【００４７】
レジスト９８の除去後、リソグラフィ技術を用いて、図５（Ｂ）に示すように、ソース層形成領域Ｒ４０をレジスト９９で被覆する。次に、レジスト９９、ハードマスク９５および第１側壁絶縁膜１００Ｄをマスクとして用いて、ドレイン層形成領域Ｒ３０の半導体基板１０に高濃度のＮ型不純物（例えば、燐、砒素等）をイオン注入する。
【００４８】
レジスト９９の除去後、結晶回復および不純物活性化のために、ＲＴＡ等の熱処理を行う。これにより、ソース層４０およびドレイン層３０が形成される。このとき、ソース層４０またはエクステンション層６０とドレイン層３０との間の低濃度層７０の領域も決まる。
【００４９】
次に、ウェットエッチング法を用いて、図６（Ａ）に示すように、ハードマスク９５を除去する。
【００５０】
次に、半導体基板１０、第１側壁絶縁膜１００Ｓ、１００Ｄおよびゲート電極９０上に第２側壁絶縁膜１１０Ｓ、１１０Ｄの材料を堆積する。第２側壁絶縁膜１１０Ｓ、１１０Ｄの材料は、例えば、シリコン窒化膜等の絶縁膜である。次に、ＲＩＥ法でエッチバックすることによって、図６（Ｂ）に示すように、第２側壁絶縁膜１１０Ｓ、１１０Ｄがそれぞれ第１側壁絶縁膜１００Ｓ、１００Ｄの側面に形成される。第２側壁絶縁膜１１０Ｓは、ソース層４０の上面のうちゲート電極９０側の領域上に形成され、かつ、ポケット層５０の側面を被覆する。すなわち、第２側壁絶縁膜１１０Ｓは、ソース層４０の上面のうちポケット層５０側の部分上にも形成される。
【００５１】
次に、ゲート電極９０、ソース層４０およびドレイン層３０上に金属膜を堆積し、熱処理することによって、図６（Ｂ）に示すように、ゲート電極９０、ソース層４０およびドレイン層３０上にシリサイド層１２０Ｇ、１２０Ｓおよび１２０Ｄをそれぞれ形成する。このとき、第１および第２側壁絶縁膜１００Ｓ、１１０Ｓ、１００Ｄ、１１０Ｄは、マスクとして用いられている。シリサイド層１２０Ｇ、１２０Ｓおよび１２０Ｄは、例えば、ＮｉＳｉ、ＮｉＳｉ２またはＣｏ２Ｓｉ等の低抵抗な金属シリサイドである。
【００５２】
その後、層間絶縁膜１３０、コンタクト、配線等（図示せず）を形成することによって、本実施形態によるＴＦＥＴが完成する。
【００５３】
本実施形態によれば、ポケット層５０の形成後、ソース層４０の形成前に、ソース層形成領域Ｒ４０の上面Ｓ４０をポケット層５０の底面Ｓ５０ｂよりも低い位置までエッチングしている。このとき、ソース層形成領域Ｒ４０上にあるポケット層５０（Ｎ型不純物層）が除去される。従って、ソース層４０を形成する際に、ソース層４０にＮ型不純物層は残存しておらず、カウンタードーピングが不要となる。従って、ソース層４０にＮ型不純物層を残存させることなく、ソース層４０の全体を高濃度のＰ型不純物層にすることができる。
【００５４】
また、ソース層形成領域Ｒ４０のエッチング後、ポケット層５０の側面は第２側壁絶縁膜１１０Ｓによって被覆されている。従って、ソースシリサイド層１２０Ｓを形成する際に、ソースシリサイド層１２０Ｓがポケット層５０に接触することを抑制することができる。
【００５５】
また、本実施形態は、ソース層形成領域Ｒ４０にあるＮ型不純物層をエッチングするとき、第１側壁絶縁膜１００Ｓがゲート電極９０の近傍にあるポケット層５０の部分を被覆している。従って、ポケット層５０は、ゲート電極９０の下だけでなく、第１側壁絶縁膜１００Ｓの下にも形成されており、チャネル領域からソース層４０へ向かって第２側壁絶縁膜１１０Ｓまで延びている。従って、ポケット層５０の側面と第２側壁絶縁膜１１０Ｓとの間の境界面を、チャネル領域から離間させることができる。
【００５６】
（第２の実施形態）
図７は、第２の実施形態に従ったＴＦＥＴの構成の一例を示す断面図である。第２の実施形態によるＴＦＥＴは、ソース層４０において、半導体基板１０上に設けられたエピタキシャル層４５をさらに備えている。エピタキシャル層４５は、高濃度のＰ型半導体層として形成され、ソース層４０の一部として機能する。ソースシリサイド層１２０Ｓは、エピタキシャル層４５上に設けられている。このように、エピタキシャル層４５がソース層４０の半導体基板１０とソースシリサイド層１２０Ｓとの間に設けられていることによって、ソースシリサイド層１２０Ｓの上面をドレインシリサイド層１２０Ｄの上面とほぼ等しい高さに位置付けることができる。これにより、ソースシリサイド層１２０Ｓおよびドレインシリサイド層１２０Ｄに接触するコンタクトプラグ等（図示せず）の形成が比較的容易となる。尚、ＴＦＥＴの機能としては、ソースシリサイド層１２０Ｓの上面がドレインシリサイド層１２０Ｄの上面と異なる高さに位置付けられても問題は無い。
【００５７】
さらに、第２の実施形態では、離間領域Ｒｓｅｐにおいて、第２側壁絶縁膜１１０Ｓの下の半導体基板１０にはエクステンション層６０が設けられている。エクステンション層６０の上面Ｓ６０は、第１の実施形態のソース層４０の上面Ｓ４０と同様の高さに位置付けられており、ポケット層５０の底面Ｓ５０ｂよりも低い位置にある。これは、ソース層形成領域の半導体基板１０をエッチングすることによって、ポケット層５０の形成工程においてソース層形成領域に導入されたＮ型不純物を除去するためである。これにより、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００５８】
また、ソース層４０における半導体基板１０の表面Ｓ４０は、離間領域Ｒｓｅｐにおけるエクステンション層６０（半導体基板１０）の上面Ｓ６０とほぼ同じ高さにある。従って、ソース層４０における半導体基板１０の表面Ｓ４０も、上面Ｓ６０と同様に、ポケット層５０の底面Ｓ５０ｂよりも低い位置にある。尚且つ、半導体基板１０の表面Ｓ４０は、半導体基板１０とエピタキシャル層４５との間の境界面である。従って、エピタキシャル層４５は、ソース層形成領域にあるポケット層５０をエッチングにより除去した後に形成されていることがわかる。
【００５９】
また、ソース層４０がソースエピタキシャル層４５を含むことによって、ソース層４０の寄生抵抗を低下させることができる。
【００６０】
第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。従って、第２の実施形態は、第１の実施形態の効果も得ることができる。
【００６１】
次に、第２の実施形態によるＴＦＥＴの製造方法を説明する。
【００６２】
図８（Ａ）〜図１１（Ｂ）は、第２の実施形態によるＮ型ＴＦＥＴの製造方法の一例を示す断面図である。まず、図２（Ａ）〜図４（Ｂ）を参照して説明した工程を経て、ソース層形成領域Ｒ４０は、ポケット層５０の底部よりも深い位置までエッチングされる。これにより、ソース層形成領域Ｒ４０にあるポケット層５０（Ｎ型不純物層）が除去される。
【００６３】
次に、図８（Ａ）に示すように、半導体基板１０、第１側壁絶縁膜１００Ｓ、１００Ｄおよびハードマスク９５上に第２側壁絶縁膜１１０Ｓ、１１０Ｄの材料を堆積する。第２側壁絶縁膜１１０Ｓ、１１０Ｄの材料は、例えば、ＴＥＯＳ等の絶縁膜である。さらに、第２側壁絶縁膜１１０Ｓ、１１０Ｄの材料上に第３側壁絶縁膜１４０Ｓ、１４０Ｄの材料を堆積する。第３側壁絶縁膜１４０Ｓ、１４０Ｄの材料は、例えば、シリコン窒化膜等の絶縁膜である。このとき、ソース層形成領域Ｒ４０はポケット層５０の底部より深い位置までエッチングされているので、第２側壁絶縁膜１１０Ｓ、１１０Ｄおよび第３側壁絶縁膜１４０Ｓ、１４０Ｄの材料は、ポケット層５０の側面も被覆する。
【００６４】
次に、ＲＩＥ法を用いて、第３側壁絶縁膜１４０Ｓ、１４０Ｄの材料をエッチバックする。これにより、図８（Ｂ）に示すように、第３側壁絶縁膜１４０Ｓ、１４０Ｄが、第２側壁絶縁膜１１０Ｓ、１１０Ｄの材料を介して第１側壁絶縁膜１００Ｓ、１００Ｄの側面に形成される。
【００６５】
次に、図９（Ａ）に示すように、リソグラフィ技術を用いて、ドレイン層形成領域Ｒ３０をレジスト１０６で被覆する。さらに、レジスト１０６および第３側壁絶縁膜１４０Ｓをマスクとして用いて、ソース層形成領域Ｒ４０の第２側壁絶縁膜１１０Ｓをウェットエッチングで除去する。これにより、ソース層形成領域Ｒ４０の一部においてエクステンション層６０（半導体基板１０）が露出される。また、第２および第３側壁絶縁膜１１０Ｓ、１４０Ｓは離間領域Ｒｓｅｐ上に残置される。
【００６６】
レジスト１０６を除去し、露出されたエクステンション層６０の表面の自然酸化膜を除去した後、第１〜第３側壁絶縁膜１００Ｓ、１１０Ｓ、１４０Ｓをマスクとして用いて、ソース層形成領域Ｒ４０において露出されているエクステンション層６０（半導体基板１０）にエピタキシャル層４５を選択的に成長させる。このとき、第２側壁絶縁膜１１０Ｓおよび第３側壁絶縁膜１４０Ｓは、離間領域Ｒｓｅｐにおけるエクステンション層６０の上面およびポケット層５０の側面を被覆した状態を維持している。これにより、図９（Ｂ）に示すように、エピタキシャル層４５は、第２および第３側壁絶縁膜１１０Ｓ、１４０Ｓによって、ポケット層５０から離間領域Ｒｓｅｐだけ離間した位置に形成される。
【００６７】
尚、第２側壁絶縁膜１１０ＳがＴＥＯＳ等のシリコン酸化膜で形成されている場合、前処理においてエクステンション層６０の表面の自然酸化膜を除去する際に、第２側壁絶縁膜１１０Ｓが除去され得る。しかし、第２の実施形態では、第２側壁絶縁膜１１０Ｓは第３側壁絶縁膜１４０Ｓ（例えば、シリコン窒化膜）によって被覆されている。従って、第２側壁絶縁膜１１０Ｓは、上記前処理において除去されず、離間領域Ｒｓｅｐにおけるエクステンション層６０の上面およびポケット層５０の側面を被覆した状態を維持することができる。
【００６８】
エピタキシャル層４５は、例えば、シリコン、シリコンゲルマニウムあるいはゲルマニウム等でよい。この段階では、エピタキシャル層４５は、ソース層４０と同様にＰ型不純物を含んでいてもよく、あるいは、不純物を含まなくてもよい。エピタキシャル層４５の膜厚は特に限定しないが、エピタキシャル層４５の上面がドレイン層形成領域Ｒ３０の半導体基板１０の表面とほぼ同じ高さになることが好ましい。
【００６９】
次に、図１０（Ａ）に示すように、第３側壁絶縁膜１４０Ｄをマスクとして用いて、第２側壁絶縁膜１１０Ｄの材料をウェットエッチングで除去する。これにより、図１０（Ａ）に示すように、第２側壁絶縁膜１１０Ｓ、１１０Ｄが、それぞれ第１側壁絶縁膜１００Ｓ、１００Ｄの側面と第３側壁絶縁膜１４０Ｓ、１４０Ｄとの間に形成される。
【００７０】
次に、リソグラフィ技術を用いて、図１０（Ｂ）に示すように、ドレイン層形成領域Ｒ３０をレジスト９８で被覆する。次に、レジスト９８、ハードマスク９５、第１〜第３側壁絶縁膜１００Ｓ、１１０Ｓ、１４０Ｓをマスクとして用いて、ソース層形成領域Ｒ４０のエピタキシャル層４５および半導体基板１０に高濃度のＰ型不純物（例えば、Ｂ、ＢＦ２等）をイオン注入する。
【００７１】
レジスト９８の除去後、リソグラフィ技術を用いて、図１１（Ａ）に示すように、ソース層形成領域Ｒ４０をレジスト９９で被覆する。次に、レジスト９９、ハードマスク９５、第１〜第３側壁絶縁膜１００Ｄ、１１０Ｄ、１４０Ｄをマスクとして用いて、ドレイン層形成領域Ｒ３０の半導体基板１０に高濃度のＮ型不純物（例えば、燐、砒素等）をイオン注入する。
【００７２】
レジスト９９の除去後、結晶回復および不純物活性化のために、ＲＴＡ等の熱処理を行う。これにより、ソース層４０およびドレイン層３０が形成される。このとき、ソース層４０またはエクステンション層６０とドレイン層３０との間に低濃度層７０の領域も決まる。尚、エピタキシャル層４５も高濃度のＰ型不純物を含み、ソース層４０と同様に機能する。従って、エピタキシャル層４５は、ソース層４０の一部と考えてよい。
【００７３】
次に、ウェットエッチング法を用いて、図１１（Ｂ）に示すように、ハードマスク９５を除去する。このとき、第３側壁絶縁膜１４０Ｓ、１４０Ｄがハードマスク９５と同じ絶縁膜（例えば、シリコン窒化膜）で形成されている場合、第３側壁絶縁膜１４０Ｓ、１４０Ｄも除去される。尚、第２側壁絶縁膜１１０Ｓは、離間領域Ｒｓｅｐにおけるエクステンション層６０の上面およびポケット層５０の側面を被覆した状態を維持している。
【００７４】
次に、ゲート電極９０、エピタキシャル層４５およびドレイン層３０上に金属膜を堆積し、熱処理することによって、図７に示すように、ゲート電極９０、エピタキシャル層４５およびドレイン層３０上にシリサイド層１２０Ｇ、１２０Ｓおよび１２０Ｄをそれぞれ形成する。シリサイド層１２０Ｇ、１２０Ｓおよび１２０Ｄは、例えば、ＮｉＳｉ、ＮｉＳｉ２またはＣｏ２Ｓｉ等の低抵抗な金属シリサイドである。
【００７５】
その後、層間絶縁膜１３０、コンタクト、配線等（図示せず）を形成することによって、第２の実施形態によるＴＦＥＴが完成する。
【００７６】
尚、図９（Ａ）に示す工程において、ドレイン層形成領域Ｒ３０は、レジスト１０６によって被覆されている。しかし、レジスト１０６を形成することなく、ドレイン層形成領域Ｒ３０にもエピタキシャル層を形成してもよい。この場合、レジスト１０６を形成するリソグラフィ工程を省略することができる。一方、ソースシリサイド層１２０Ｓの上面の高さおよびドレインシリサイド層１２０Ｄの上面の高さが互いに相違するが、ＴＦＥＴの機能には問題無い。
【００７７】
第２の実施形態によれば、ソースシリサイド層１２０Ｓは、エピタキシャル層４５の厚みの分だけソース層４０の半導体基板１０の表面よりも高く形成されている。よって、ソースシリサイド層１２０Ｓの上面をドレインシリサイド層１２０Ｄの上面とほぼ等しい高さに位置付けることができる。これにより、ソースシリサイド層１２０Ｓおよびドレインシリサイド層１２０Ｄに接触するコンタクトプラグ等（図示せず）の形成が比較的容易となる。
【００７８】
第２の実施形態では、第１の実施形態と同様に、ソース層形成領域Ｒ４０の上面Ｓ４０をポケット層５０の底面Ｓ５０ｂよりも低い位置までエッチングし、ソース層形成領域Ｒ４０上にあるポケット層５０（Ｎ型不純物層）を除去している。また、第２側壁絶縁膜１１０Ｓの形状が異なるものの、ポケット層５０の側面は第２側壁絶縁膜１１０Ｓによって被覆されている。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００７９】
（第３の実施形態）
図１２は、第３の実施形態に従ったＴＦＥＴの構成の一例を示す断面図である。第３の実施形態によるＴＦＥＴは、ソース層４０の領域において半導体基板１０上に設けられたソースエピタキシャル層４６と、ドレイン層３０の領域において半導体基板１０上に設けられたドレインエピタキシャル層３６とをさらに備えている。
【００８０】
ソースエピタキシャル層４６は、高濃度のＰ型半導体層として形成され、ソース層４０の一部として機能する。ソースシリサイド層１２０Ｓは、ソースエピタキシャル層４６上に設けられている。ドレインエピタキシャル層３６は、高濃度のＮ型半導体層として形成され、ドレイン層３０の一部として機能する。ドレインシリサイド層１２０Ｄは、ドレインエピタキシャル層３６上に設けられている。
【００８１】
第３の実施形態では、離間領域Ｒｓｅｐが設けられておらず、ソースエピタキシャル層４６の側面は、第１側壁絶縁膜１００Ｓの側面およびポケット層５０の側面に接している。ソースエピタキシャル層４６が、半導体基板１０と異なる半導体材料からなる場合、ソースエピタキシャル層４６とポケット層５０の側面との接触部はヘテロ接合部となる。
【００８２】
また、ソース層４０の半導体基板１０とソースエピタキシャル層４６との間の境界面Ｓ４０の高さは、ポケット層５０の底面Ｓ５０ｂの高さよりも低い。これは、ポケット層５０の形成工程においてＮ型不純物が導入されたソース層形成領域の半導体基板１０を除去するために、半導体基板１０の上面Ｓ４０をポケット層５０の底面Ｓ５０ｂよりも深い位置までエッチングしているからである。このエッチング工程により、ソース層４０の形成領域におけるＮ型不純物が除去されるので、Ｎ型半導体層がソース層４０内に残存することを抑制することができる。これにより、ソース層４０とポケット層５０との間のリーク電流を抑制することができる。
【００８３】
また、ソースシリサイド層１２０Ｓの底面Ｓ１２０Ｓｂの高さは、ポケット層５０の上面Ｓ５０ｔの高さよりも高い。よって、ソースシリサイド層１２０Ｓはポケット層５０に接触せず、ポケット層５０から離間されている。これにより、ソースシリサイド層１２０Ｓからポケット層５０へリーク電流が流れることを抑制することができる。
【００８４】
一方、ドレイン層３０上においてもドレインエピタキシャル層３６が設けられているので、ドレインシリサイド層１２０Ｄは、ソースシリサイド層１２０Ｓと同様に半導体基板１０の表面よりも高い位置に設けられている。
【００８５】
尚、図１２では、ドレイン層３０の半導体基板１０とドレインエピタキシャル層３６との間の境界面Ｓ３０は、ポケット層５０の上面Ｓ５０ｔの高さとほぼ等しく、半導体基板１０とソースエピタキシャル層４６との間の境界面Ｓ４０よりも高い位置にある。これに伴い、ドレインシリサイド層１２０Ｄは、ソースシリサイド層１２０Ｓよりも高い位置に形成される。このような形態であっても、ＴＦＥＴの特性には特に問題は無い。しかし、境界面Ｓ３０は、境界面Ｓ４０とほぼ等しい高さにリセスされていてもよい。この場合、ドレインシリサイド層１２０Ｄは、ソースシリサイド層１２０Ｓとほぼ等しい高さに形成される。これにより、ソースシリサイド層１２０Ｓおよびドレインシリサイド層１２０Ｄに接触するコンタクトプラグ等（図示せず）の形成が比較的容易となる。
【００８６】
また、第３の実施形態によるＴＦＥＴは、ソースエピタキシャル層４６およびドレインエピタキシャル層３６をそれぞれソース層４０およびドレイン層３０に備える。これにより、ソース層４０およびドレイン層３０の寄生抵抗を低下させることができる。
【００８７】
第３の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００８８】
次に、第３の実施形態によるＴＦＥＴの製造方法を説明する。
【００８９】
図１３（Ａ）〜図１４（Ｂ）は、第３の実施形態によるＮ型ＴＦＥＴの製造方法の一例を示す断面図である。まず、図２（Ａ）〜図４（Ｂ）を参照して説明した工程を経て、ソース層形成領域Ｒ４０は、ポケット層５０の底部よりも深い位置までエッチング（リセス）される。これにより、ソース層形成領域Ｒ４０にあるポケット層５０（Ｎ型不純物層）が除去される。
【００９０】
次に、露出された半導体基板１０の表面の自然酸化膜を除去した後、第１側壁絶縁膜１００Ｓ、１００Ｄをマスクとして用いて、図１３（Ａ）に示すように、ソース層形成領域Ｒ４０において露出されている半導体基板１０にソースエピタキシャル層４６を選択的に成長させる。これとともに、ドレイン層形成領域Ｒ３０において露出されている半導体基板１０にドレインエピタキシャル層３６を選択的に成長させる。
【００９１】
エピタキシャル層４６、３６は、例えば、シリコン、シリコンゲルマニウムあるいはゲルマニウム等でよい。このとき、エピタキシャル層４６、３６は、不純物を含まないことが好ましい。エピタキシャル層４６、３６の膜厚は、ソースシリサイド層１２０Ｓがポケット層５０に接触しないように、ソース層形成領域Ｒ４０のリセスの深さ（少なくともポケット層５０の厚み）よりも厚く形成する。
【００９２】
次に、リソグラフィ技術を用いて、図１３（Ｂ）に示すように、ドレイン層形成領域Ｒ３０をレジスト９８で被覆する。次に、レジスト９８、ハードマスク９５および第１側壁絶縁膜１００Ｓをマスクとして用いて、ソース層形成領域Ｒ４０のソースエピタキシャル層４６および半導体基板１０に高濃度のＰ型不純物（例えば、Ｂ、ＢＦ２等）をイオン注入する。
【００９３】
レジスト９８の除去後、リソグラフィ技術を用いて、図１４（Ａ）に示すように、ソース層形成領域Ｒ４０をレジスト９９で被覆する。次に、レジスト９９、ハードマスク９５および第１側壁絶縁膜１００Ｄをマスクとして用いて、ドレイン層形成領域Ｒ３０のドレインエピタキシャル層３６および半導体基板１０に高濃度のＮ型不純物（例えば、燐、砒素等）をイオン注入する。
【００９４】
レジスト９９の除去後、結晶回復および不純物活性化のために、ＲＴＡ等の熱処理を行う。これにより、ソース層４０およびドレイン層３０が形成される。このとき、ソース層４０またはエクステンション層６０とドレイン層３０との間に低濃度層７０も決まる。尚、ソースエピタキシャル層４６は高濃度のＰ型不純物を含み、ソース層４０と同様に機能する。従って、ソースエピタキシャル層４６は、ソース層４０の一部と考えてよい。ドレインエピタキシャル層３６は高濃度のＮ型不純物を含み、ドレイン層３０と同様に機能する。従って、ドレインエピタキシャル層３６は、ドレイン層３０の一部と考えてよい。
【００９５】
次に、ウェットエッチング法を用いて、図１４（Ｂ）に示すように、ハードマスク９５を除去する。
【００９６】
次に、ゲート電極９０およびエピタキシャル層４６、３６上に金属膜を堆積し、熱処理することによって、図１２に示すように、ゲート電極９０、ソースエピタキシャル層４６およびドレインエピタキシャル層３６上にシリサイド層１２０Ｇ、１２０Ｓおよび１２０Ｄをそれぞれ形成する。シリサイド層１２０Ｇ、１２０Ｓおよび１２０Ｄは、例えば、ＮｉＳｉ、ＮｉＳｉ２またはＣｏ２Ｓｉ等の低抵抗な金属シリサイドである。
【００９７】
その後、層間絶縁膜１３０、コンタクト、配線等（図示せず）を形成することによって、第３の実施形態によるＴＦＥＴが完成する。
【００９８】
第３の実施形態では、第１の実施形態と同様に、ソース層形成領域Ｒ４０の上面Ｓ４０をポケット層５０の底面Ｓ５０ｂよりも低い位置までエッチングし、ソース層形成領域Ｒ４０上にあるポケット層５０（Ｎ型不純物層）を除去している。従って、第３の実施形態は、第１の実施形態と同様にソース層４０とポケット層５０との間のリーク電流を抑制することができる。
【００９９】
また、ソースシリサイド層１２０Ｓの底面Ｓ１２０Ｓｂは、ポケット層５０の上面Ｓ５０ｔよりも高い位置にある。これにより、ソースシリサイド層１２０Ｓとポケット層５０とが直接接触することを抑制する。従って、第３の実施形態は、第１の実施形態と同様にソースシリサイド層１２０Ｓとポケット層５０との間のリーク電流を抑制することができる。
【０１００】
さらに、第３の実施形態によるＴＦＥＴの製造方法は、所謂、レイズド・ソースおよびレイズド・ドレインを有するＭＯＳＦＥＴ（以下、レイズドＭＯＳＦＥＴともいう）の製造工程に適合し易い。レイズドＭＯＳＦＥＴでは、ソース領域およびドレイン領域の半導体基板をリセスした後に、ソース領域およびドレイン領域上にエピタキシャル層を形成する場合がある。例えば、ソース領域およびドレイン領域のシリコン基板をリセスした後に、エピタキシャル層としてシリコンゲルマニウム層をソース領域およびドレイン領域上にエピタキシャル成長させたものとする。この場合、シリコンゲルマニウムとシリコンとの格子定数の相違によって、チャネル領域にストレスが印加され、ＭＯＳＦＥＴにおける電荷の移動度を向上させることができる。
【０１０１】
このような、レイズドＭＯＳＦＥＴにおけるソース領域およびドレイン領域の半導体基板のリセス工程は、第３の実施形態におけるソース層形成領域Ｒ４０にあるポケット層５０（Ｎ型不純物層）のエッチング工程に対応させてよい。また、レイズドＭＯＳＦＥＴのソース領域およびドレイン領域におけるエピタキシャル層の形成工程は、第３の実施形態におけるソースエピタキシャル層４６およびドレインエピタキシャル層３６の形成工程に対応させてよい。このように、第３の実施形態によるＴＦＥＴは、レイズドＭＯＳＦＥＴと同一製造工程で形成可能である。その結果、製造コストを低減させることができる。
【０１０２】
尚、第１〜第３の実施形態において、ソース層形成領域Ｒ４０にあるポケット層５０（Ｎ型不純物層）のエッチング工程において、ドレイン層形成領域Ｒ３０はエッチングされていない。しかし、このエッチング工程において、ドレイン層形成領域Ｒ３０もソース層形成領域Ｒ４０と同様にエッチングしてもよい。これにより、ドレイン層形成領域Ｒ３０の半導体基板１０がエッチングされるが、ＴＦＥＴの特性には問題ない。一方、ドレイン層形成領域Ｒ３０を被覆するためのリソグラフィ工程が不要となるので、ＴＦＥＴの製造工程が短縮され得る。また、ドレイン層３０（あるいはドレインシリサイド層１２０Ｄ）およびソース層４０（あるいはソースシリサイド層１２０Ｓ）の上面の高さをほぼ等しくすることができる。よって、ソースコンタクトおよびドレインコンタクトを容易に形成することができる。
【０１０３】
第１〜第３の実施形態では、Ｎ型ＴＦＥＴの実施形態を説明した。しかし、第１〜第３の実施形態は、Ｐ型ＴＦＥＴにも適用可能である。この場合、第１〜第３の実施形態の各構成要素において、Ｐ型半導体に代えてＮ型半導体を用い、Ｎ型半導体に代えてＰ型半導体を用い、Ｐ型不純物に代えてＮ型不純物を用い、Ｎ型不純物に代えてＰ型不純物を用いればよい。また、ソース層上等にシリサイド層を形成する場合を説明したが、第１〜第３の実施形態においてシリサイド層の形成を省略しても、ソース層上に形成されるソースコンタクトをポケット層から十分に離間させ、ひいてはソースコンタクトからポケット層へのリーク電流を抑制するうえで非常に有効である。
【０１０４】
さらに、第１〜第３の実施形態において、ソース層４０の上面Ｓ４０は、ポケット層５０の底面Ｓ５０ｂよりも低い位置にある。しかし、ソース層４０の上面Ｓ４０は、ポケット層５０の底面Ｓ５０ｂと等しい高さ（深さ）に位置付けられていてもよい。このような場合であっても、ソース層形成領域Ｒ４０はポケット層５０の底部と等しい高さ（深さ）までリセスされるので、ポケット層５０の形成工程においてソース層４０の形成領域に導入されたＮ型不純物を除去することができるからである。従って、第１〜第３の実施形態において、ソース層４０の上面Ｓ４０がポケット層５０の底面Ｓ５０ｂと等しい高さにあっても、それぞれ第１〜第３の実施形態の効果を得ることができる。
【０１０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１０６】
１０・・・半導体基板、３０・・・ドレイン層、４０・・・ソース層、５０・・・ポケット層、６０・・・エクステンション層、７０・・・低濃度層、８０・・・ゲート絶縁膜、９０・・・ゲート電極、１００・・・第１側壁絶縁膜、１１０・・・第２側壁絶縁膜、１２０Ｓ・・・ソースシリサイド層、１２０Ｄ・・・ドレインシリサイド層、１２０Ｇ・・・ゲートシリサイド層、１３０・・・層間絶縁膜
【図１】
2016058626.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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