(57)【要約】【課題】未知のオフセット変動成分に対してロバスト性が高く、かつ周波数変動に対しても対応可能な二値化回路を提供する。【解決手段】二値化回路は、アナログ入力信号である入力信号のピーク値及びボトム値を検出するホールド回路部（101）と、ホールド回路部（101）から出力されるピーク値及びボトム値に基づいて閾値を決定する閾値形成回路と、入力信号、ピーク値、及びボトム値の状態から、ホールド回路部（101）のホールド状態のオン又はオフを検出するホールド状態検出回路（200，300）と、ホールド状態検出回路（200，300）が検出したホールド回路部（101）のホールド状態のオン又はオフに基づいてリセット信号を生成するリセットタイミング生成回路部（104）と、入力信号を閾値と比較して二値化した信号を出力する比較回路部（105）と、を備え、ホールド回路部（101）は、リセット信号に基づいてピーク値又はボトム値をリセットする。【選択図】図１
2016127526.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号である入力信号のピーク値及びボトム値を検出するホールド回路部と、
前記ホールド回路部から出力されるピーク値及びボトム値に基づいて閾値を決定する閾値形成回路と、
前記入力信号、前記ピーク値、及び前記ボトム値の状態から、前記ホールド回路部のホールド状態のオン又はオフを検出するホールド状態検出回路と、
前記ホールド状態検出回路が検出した前記ホールド回路部の前記ホールド状態のオン又はオフを示す状態検知信号に基づいてリセット信号を生成するリセットタイミング生成回路部と、
前記入力信号を前記閾値と比較して二値化した信号を出力する比較回路部と、
を備え、
前記ホールド回路部は、
前記リセット信号に基づいて前記ピーク値又は前記ボトム値をリセットする二値化回路。
【請求項２】
前記ホールド回路部は、
前記ホールド状態検出回路が検出した前記状態検知信号を前記リセットタイミング生成回路部に出力し、
前記リセットタイミング生成回路部は、
前記状態検知信号の結果に基づき、前記ボトム値の前記ホールド状態がオンしたときに前記ピーク値をリセットする第一リセット信号を生成し、前記ピーク値の前記ホールド状態がオンしたときに前記ボトム値をリセットする第二リセット信号を生成する論理回路を備える請求項１記載の二値化回路。
【請求項３】
請求項１又は請求項２に記載の二値化回路と、
前記二値化回路の出力波形のエッジをカウントするパルスカウント回路と、
を備えるパルスカウント装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二値化回路及びパルスカウント装置に関する。
【背景技術】
【０００２】
アナログ信号の入力信号レベルが、センサ固有の感度バラツキや、センサの使用環境による外的要因（温湿度、振動、静電気等）により、あるいは不特定多数の被測定対象のエネルギーの強弱（許容するレンジ幅）により、未知の変化するオフセット成分を含む場合（あるいは意図的にオフセットを含ませる場合）において、オフセットの影響を抑えて、アナログ信号を正確に二値化する技術が既に知られている。
【０００３】
例えば、特許文献１では、コンパレータとコンパレータの出力と所定のクロック信号を入力とするＡＮＤ回路と、ＡＮＤ回路の出力をカウンタ回路に入力し、カウンタ値をＤ／Ａ変換してホールド電圧値を得る、ホールド回路において、入力信号成分の他に、緩慢に変動する成分が合成されている入力信号に対し、入力信号の周期ごとにホールド値を正確に検出する技術が開示されている。
【０００４】
そして、上記技術により得られたホールド値を用いて入力信号を正確に二値化する技術が開示されている。
【０００５】
しかしながら、前述方法では、システムが許容する緩慢な変動成分は、第２クロックの調整により行われることとなり、未知の変動に対するロバスト性は低い。
【０００６】
すなわち、調整された第２クロックが追従できない変動が生じた場合には、ホールド値に基づいて得られる閾値電圧が入力信号との交点を得られない期間が生じ、入力信号を正確に２値化することができない場合がある。
【０００７】
また、未知の変動（変動が緩慢でないものを含むあらゆる変動）に対してロバスト性を高めようとした場合、つまり第２クロック周期を第１クロック周期に近づけるようにすると、確かに変動に対するロバスト性は改善されるが、入力信号の周波数が変動するようなシステム（例えば周波数が極端に低くなるような場合があり得るシステム）に対しては、ピークホールドとボトムホールドの電位差が狭くなり、これらのホールド値に基づいて得られる閾値電圧と入力信号との交点の直交性が失われ、交点付近で誤検知（ノイズ）の発生や、入力信号のデューティの近似性を著しく損なうという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は上記の問題に鑑み、未知のオフセット変動成分に対してロバスト性が高く、かつ周波数変動に対しても対応可能な二値化回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明は、アナログ入力信号である入力信号のピーク値及びボトム値を検出するホールド回路部と、ホールド回路部から出力されるピーク値及びボトム値に基づいて閾値を決定する閾値形成回路と、入力信号、ピーク値、及びボトム値の状態から、ホールド回路部のホールド状態のオン又はオフを検出するホールド状態検出回路と、ホールド状態検出回路が検出したホールド回路のホールド状態のオン又はオフに基づいてリセット信号を生成するリセットタイミング生成回路部と、入力信号を閾値と比較して二値化した信号を出力する比較回路部と、を備え、ホールド回路部は、リセット信号に基づいてピーク値又はボトム値をリセットする二値化回路を提供する。
【発明の効果】
【００１０】
本発明によれば、未知のオフセット変動成分に対してロバスト性が高く、かつ周波数変動に対しても対応可能な二値化回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】二値化回路の構成図である。
【図２】ホールド回路部のピークホールド回路部の構成を示した図である。
【図３】図２におけるホールド状態検出回路の動作を示した波形を示す図である。
【図４】ホールド回路部のボトムホールド回路部の構成を示した図である。
【図５】リセットタイミング生成回路部の構成を示した図である。
【図６】リセットタイミング生成回路部の動作を示す図である。
【図７】リセットタイミング生成回路部の各信号の動作を示した波形を示す図である。
【図８】比較回路部の構成を示した図である。
【図９】二値化回路の比較回路部の動作波形を示す図である。
【図１０】二値化回路の比較回路部の動作波形を示す図である。
【図１１】二値化回路の比較回路部の動作波形を示す図である。
【図１２】二値化回路の比較回路部の動作波形を示す図である。
【図１３】従来技術における問題点を説明する波形を示す図である。
【図１４】従来技術における問題点を説明する波形を示す図である。
【図１５】従来技術における問題点を説明する波形を示す図である。
【図１６】従来技術における問題点を説明する波形を示す図である。
【図１７】二値化回路を用いたパルスカウント装置の構成を示した図である。
【発明を実施するための形態】
【００１２】
以下、本発明の一実施形態に係る二値化回路について図面を参照しながら説明する。
【００１３】
図１は、本実施形態の二値化回路１００の構成図である。図１に示すように、二値化回路１００は、ピークホールド回路部１０２及びボトムホールド回路部１０３を含むホールド回路部１０１と、リセットタイミング生成回路部１０４と、比較回路部１０５と、を備える。
【００１４】
アナログ入力信号１０６は、入力されたアナログ入力信号１０６のピーク値であるピークホールド値及びボトム値であるボトムホールド値を検出するホールド回路部１０１と比較回路部１０５に分岐して入力する。ピークホールド回路部１０２は、ホールド状態又は非ホールド状態を示す二値信号であるピークホールド状態検知信号１０７を出力するピークホールド状態検出回路２００を備える。また、ボトムホールド回路部１０３は、ホールド状態又は非ホールド状態を示す二値信号であるボトムホールド状態検知信号１０８を出力するボトムホールド状態検出回路３００を備える。そして、ピークホールド状態検知信号１０７及びボトムホールド状態検知信号１０８はリセットタイミング生成回路部１０４に入力する。
【００１５】
リセットタイミング生成回路部１０４は、ピークホールド状態検知信号１０７及びボトムホールド状態検知信号１０８の信号論理に基づいて、所定のタイミングによりリセット信号をホールド回路部１０１に出力する。ここでは、ピークホールド回路部１０２のホールド状態をリセットする信号を第一リセット信号１０９と、ボトムホールド回路部１０３のホールド状態をリセットする信号を第二リセット信号１１０と、それぞれ呼称する。
【００１６】
比較回路部１０５には、ピークホールド回路部１０２の、通常はアナログ電圧値であるピークホールド値１１１及びボトムホールド値１１２が入力され、当該ピークホールド値１１１及びボトムホールド値１１２により動的に閾値が生成される。当該閾値とアナログ入力信号１０６は比較器により比較され、所望の二値化信号の出力が得られる。
【００１７】
より具体的には、入力信号がオフセットを有していた場合、入力信号の電圧は二値化回路がＨＩＧＨ或いはＬＯＷを出力するために使用する閾値を、最低電圧が上回ったり、最高電圧が下回ったりすることがある。この場合、正確な二値化信号が得られない。従って、入力電圧の変化に応じて閾値を変化させる必要がある。
【００１８】
本実施形態においては、入力信号の電圧が上昇傾向にある場合には入力電圧に従って、閾値を上昇させ、下降傾向にある場合には閾値を降下させる。この閾値は、比較回路部１０５が備える、ホールド回路部１０１から出力されるピークホールド値（Ｖｐｈ）及びボトムホールド値（Ｖｂｈ）に基づいて閾値（Ｖｒｅｆ）を決定する閾値形成回路により決定される。
【００１９】
比較回路部１０５は入力信号を閾値と比較して二値化した信号を出力する。具体的には、比較回路部１０５は、入力電圧Ｖｉｎが閾値Ｖｒｅｆより高い場合にＶｏｕｔ＿ｂｉｎとしてＨＩＧＨを、入力電圧Ｖｉｎが閾値Ｖｒｅｆより低い場合にＶｏｕｔ＿ｂｉｎとしてＬＯＷを出力する。そして、閾値Ｖｒｅｆは、ピークホールド値Ｖｐｈとボトムホールド値Ｖｂｈの範囲内の電圧となる。例えば、Ｒ５＝Ｒ６の場合、Ｖｒｅｆ＝（Ｖｐｈ＋Ｖｂｈ）／２、すなわちピークホールド値Ｖｐｈとボトムホールド値Ｖｂｈの中間の電圧、或いは、ピークホールド値Ｖｐｈとボトムホールド値Ｖｂｈの平均の電圧になる。
【００２０】
ここで、入力信号の電圧が上昇傾向から下降傾向に変化する場合にはボトムホールド値Ｖｂｈを、入力信号の電圧が下降傾向から上昇傾向に変化する場合にはピークホールド値Ｖｐｈを、それぞれリセットしてからピークホールド値Ｖｐｈ又はボトムホールド値Ｖｂｈを維持するホールドをＯＦＦして入力信号Ｖｉｎに追随させる必要がある。
【００２１】
本実施形態においては、ピークホールド値Ｖｐｈと入力電圧Ｖｉｎに基づいてピークホールド状態検出回路２００がステータス信号であるピークホールド状態検知信号１０７（Ｓｔａｔｅ＿ＰＨ）を、ボトムホールド値Ｖｂｈと入力信号Ｖｉｎに基づいてボトムホールド状態検出回路３００がステータス信号であるボトムホールド状態検知信号１０８（Ｓｔａｔｅ＿ＢＨ）を、リセットタイミング生成回路部１０４に出力する。そして、リセットタイミング生成回路部１０４は、ピークホールド状態検知信号１０７及びボトムホールド状態検知信号１０８の信号論理に基づいて、所定のタイミングによりリセット信号をホールド回路部１０１に出力する。
【００２２】
図２は、ホールド回路部１０１のピークホールド回路部１０２の構成を示した図である。図２に示すように、ピークホールド回路部１０２は、入力信号Ｖｉｎとフィードバックされたピークホールド値Ｖｐｈとを比較する第１のオペアンプＯＰ１と、第１のオペアンプＯＰ１の出力端子にアノードが接続され、カソードが第２のオペアンプＯＰ２の＋端子に接続するダイオードＤ２と、一端がダイオードＤ２のカソード及び第２のオペアンプＯＰ２の＋端子に抵抗Ｒ３を介して接続し、他端が接地するコンデンサＣ２と、ピークホールド状態検出回路２００とを備える。
【００２３】
ピークホールド状態検出回路２００は、第１のオペアンプＯＰ１の出力と、入力信号Ｖｉｎとを比較する第１の比較器ＣＯＭＰ１を備える。
【００２４】
ピークホールド回路部１０２は、アナログ入力信号１０６が、図中のＶｉｎに入力し、ピークホールド電圧Ｖｐｈを得る回路である。オペアンプＯＰ１は、ＶｉｎとＶｐｈ電圧差を検出しダイオードＤ２を介してコンデンサＣ２への充電を行う。
【００２５】
すなわち、Ｖｉｎの電圧がＶｐｈの電圧に対してよりも高く推移している場合は、ダイオードＤ２は順方向（接点ａ→接点ｂ）に電流を流し、接点ｂの電圧（Ｖｂ）を上昇させる。逆にＶｉｎの電圧がＶｐｈの電圧より低い状態の場合は、充電電流が停止するので、電圧Ｖｂは保持される。これによりピーク電圧Ｖｐｈが得られる。ただし、ディスチャージ抵抗Ｒ２により徐々に放電されるようにしてもよい。
【００２６】
オペアンプＯＰ２は、ボルテージフォロワを構成し、出力Ｖｐｈのインピーダンス変換している。第一リセット信号１０９は、図２のＲｅｓｅｔ＿ＰＨから入力し接点ｂと接続している。第一リセット信号１０９がリセット動作するとき、接点ｂの電圧はＧＮＤレベルに等しくなるので、コンデンサＣ２にチャージされていた電荷は放電される。このとき、放電時間は抵抗Ｒ３とコンデンサＣ２の時定数で決定される。
【００２７】
本実施形態では、ピークホールド回路部１０２にピークホールド状態検出回路２００を有することを特徴としている。図２に示すように本実施形態では、ピークホールド状態検出回路２００は、コンパレータＣＯＭＰ１を用いてアナログ入力信号１０６（Ｖｉｎの電圧）とオペアンプＯＰ１の出力電圧（接点ａにおける電圧に同じ）の電圧を比較し二値信号を出力する構成になっている。
【００２８】
すなわち、ＶｉｎがＶｐｈに対してよりも上昇していく期間（コンデンサＣ２が充電される期間）は、Ｖｉｎの電圧より接点ａの電圧のほうが高くなるため、ピークホールド状態検出回路２００の出力Ｓｔａｔｅ＿ＰＨは、ＨＩＧＨレベルが出力され、逆にＶｉｎがＶｐｈの電圧よりも低い期間は、Ｖｉｎの電圧より接点ａの電圧のほうが低くなるため、ピークホールド状態検出回路２００の出力Ｓｔａｔｅ＿ＰＨは、ＬＯＷレベルが出力される。なお、回路図中コンデンサＣ１は、接点ａで発生するノイズを低減する効果が得られるため、ピークホールド状態検出回路２００の誤動作を防止する目的で必要に応じて設定される。
【００２９】
図３は、図２におけるピークホールド状態検出回路２００の動作を示した波形を示す図である。図３に示すように、Ｖｉｎに対する接点ａにおける電圧Ｖａの状態の変化により状態検知信号であるピークホールド状態検知信号１０７（Ｓｔａｔｅ＿ＰＨ）の結果が得られる。すなわち、Ｓｔａｔｅ＿ＰＨがＨｉの期間はホールド状態が解除され、コンデンサＣ２へ充電される状態（ホールドオフ）である。Ｓｔａｔｅ＿ＰＨがＬＯＷの期間はホールド状態が維持（ホールドオン）されている状態である。
【００３０】
図４は、ホールド回路部１０１のボトムホールド回路部１０３の構成を示した図である。図４に示すように、ボトムホールド回路部１０３は、入力信号Ｖｉｎとフィードバックされたボトムホールド値Ｖｂｈとを比較する第３のオペアンプＯＰ３と、第３のオペアンプＯＰ３の出力端子にカソードが接続され、アノードが第４のオペアンプＯＰ４の＋端子に接続するダイオードＤ３と、一端がダイオードＤ３のアノード及び第４のオペアンプＯＰ４の＋端子に抵抗Ｒ５を介して接続し、他端が電源に接続するコンデンサＣ３と、ボトムホールド状態検出回路３００と、を備える。
【００３１】
ボトムホールド状態検出回路３００は、第３のオペアンプＯＰ３の出力と、入力信号Ｖｉｎとを比較する第２の比較器ＣＯＭＰ２を備える。
【００３２】
ボトムホールド回路部１０３の動作は、ピークホールド回路部１０２の動作と反対に、Ｖｉｎの電圧がＶｂｈの電圧に対してよりも高く推移している場合は、ダイオードＤ３において充電電流が停止するので、接点ｄの電圧（Ｖｄ）は保持される。逆にＶｉｎの電圧がＶｂｈの電圧より低い状態の場合は、ダイオードＤ２は順方向（接点ｄ→接点ｃ）に電流を流し、接点Ｖｄの電圧を上昇させる。これによりボトム電圧Ｖｂｈが得られる。ボトムホールド状態検出回路３００は、本実施形態においてはピークホールド回路部におけるピークホールド状態検出回路２００とは論理が反対に構成されている。すなわち、状態検知信号であるボトムホールド状態検知信号１０８のＳｔａｔｅ＿ＢＨがＨＩＧＨの期間はホールドオン状態であり、Ｓｔａｔｅ＿ＢＨがＬＯＷの期間はホールドオフ状態である。その他の動作は図２の説明に述べたピークホールド回路部１０２の動作と同じであるため説明は省略する。
【００３３】
図５は、リセットタイミング生成回路部１０４の構成を示した図である。図５に示すように、ピークホールド回路部１０２のピークホールド状態検出回路２００の出力信号であるピークホールド状態検知信号１０７のＳｔａｔｅ＿ＰＨと、ボトムホールド回路部１０３のボトムホールド状態検出回路３００の出力信号であるボトムホールド状態検知信号１０８のＳｔａｔｅ＿ＢＨは、リセットタイミング生成回路部１０４に入力する。リセットタイミング生成回路部１０４は、論理演算回路（Ｉｎｖｅｒｔｅｒ，ＸＯＲ，ＡＮＤ）及び順序回路（Ｄ−ＦｌｉｐＦｌｏｐ）ＤＦＦにより構成され、汎用ロジックＩＣを用いて回路を組むことができる。この場合、専用部品を用いる場合よりも部品コストが低く抑えられる。
【００３４】
Ｓｔａｔｅ＿ＰＨはＩｎｖｅｒｔｅｒ（ＩＮＶ）によって反転され、第１のＡＮＤゲート（ＡＮＤ１）及び第２のＡＮＤゲート（ＡＮＤ２）に入力する。Ｓｔａｔｅ＿ＰＨとＳｔａｔｅ＿ＢＨはＸＯＲゲートに入力し、このＸＯＲゲートの出力はＤ−ＦｌｉｐＦｌｏｐ（ＤＦＦ）のＣＬＫ端子に入力する。Ｄ−ＦｌｉｐＦｌｏｐ（ＤＦＦ）のＱバー端子からの出力であるＤＦＦ＿〜ＱはＤ−ＦｌｉｐＦｌｏｐ（ＤＦＦ）のＤ端子及び第２のＡＮＤゲート（ＡＮＤ２）に入力する。Ｄ−ＦｌｉｐＦｌｏｐ（ＤＦＦ）のＱ端子の出力であるＤＦＦ＿Ｑは第１のＡＮＤゲート（ＡＮＤ１）に入力する。Ｓｔａｔｅ＿ＢＨは第２のＡＮＤゲート（ＡＮＤ２）に入力する。
【００３５】
図６は、リセットタイミング生成回路部１０４の動作を示す図である。図６（Ａ）において、Ｓｔａｔｅ＿ＰＨ（１）は今回のＳｔａｔｅ＿ＰＨの状態を、Ｓｔａｔｅ＿ＢＨ（０）は前回のＳｔａｔｅ＿ＢＨの状態を、Ｓｔａｔｅ＿ＢＨ（１）は今回のＳｔａｔｅ＿ＢＨの状態を、それぞれ示す。図６（Ｂ）はリセットタイミング生成回路部１０４のタイミングチャートである。
【００３６】
図６（Ａ）に示すように、初期状態を除きＳｔａｔｅ＿ＰＨの状態シーケンスはＨ→Ｌ→Ｌ→Ｌの順に、Ｓｔａｔｅ＿ＢＨの状態シーケンスはＨ→Ｈ→Ｌ→Ｈの順に繰返し変化する。そして、Ｓｔａｔｅ＿ＰＨ＝Ｌ  かつ  Ｓｔａｔｅ＿ＢＨ＝Ｈのときに、第一リセット信号１０９又は第二リセット信号１１０のうち一方のリセット信号が動作する。どちらのリセット信号が動作するかは、Ｓｔａｔｅ＿ＢＨの前回の状態との関係で決まる。
【００３７】
図６（Ｂ）に示すように、第１のＡＮＤゲート（ＡＮＤ１）の出力であるｒｓｔ＿ｓ＿ｐｈは、Ｄ−ＦｌｉｐＦｌｏｐ（ＤＦＦ）のＱ端子の出力であるＤＦＦ＿Ｑと同じ信号となる。第１のＡＮＤゲート（ＡＮＤ１）はリセット信号の初期値を確定する。
【００３８】
図７は、リセットタイミング生成回路部１０４の各信号の動作を示した波形を示す図である。リセットのタイミングはそれぞれ次のように決まる。
【００３９】
第一リセット信号１０９は、ボトムホールド状態検知信号（Ｓｔａｔｅ＿ＢＨ）がＯＦＦからＯＮ（３）となるタイミングでリセット出力し、ピークホールド状態検知信号（Ｓｔａｔｅ＿ＰＨ）がＯＮからＯＦＦ（４）となるタイミングでリセット解除する動作をする。
【００４０】
第二リセット信号１１０は、ピークホールド状態検知信号（Ｓｔａｔｅ＿ＰＨ）がＯＦＦからＯＮ（１）となるタイミングでリセット出力し、ボトムホールド状態検知信号（Ｓｔａｔｅ＿ＢＨ）がＯＮからＯＦＦ（２）となるタイミングでリセット解除する動作をする。
【００４１】
以上により、ボトム値のホールド状態がホールドオン（Ｓｔａｔｅ＿ＢＨ＝Ｈ）したときにピークホールド電圧をリセットする第一リセット信号１０９を生成（Ｒｅｓｅｔ＿ＰＨ＝ＯＮ）し、ピーク値のホールド状態がホールドオン（Ｓｔａｔｅ＿ＰＨ＝Ｌ）したときにボトムホールド電圧をリセットする第二リセット信号１１０を生成（Ｒｅｓｅｔ＿ＢＨ＝ＯＮ）する論理回路を構成することができる。なお、リセット信号のリセット期間は、リセット動作開始してからホールドオフするまでの時間で決まる。すなわち、第一リセット信号１０９のリセット解除は、ピークホールド状態検知信号１０７がホールドオフするまでの時間であり、この期間は図２に示すＲ３及びＣ２の定数で調整することが可能である。
【００４２】
図８は、比較回路部１０５の構成を示した図である。図８に示すように、ピークホールド値１１１（電圧Ｖｐｈ）とボトムホールド値１１２（電圧Ｖｂｈ）を分圧しリファレンス電圧Ｖｒｅｆを生成し、アナログ入力電圧Ｖｉｎとコンパレータ（ＣＯＭＰ２）により比較演算を行い、二値信号出力Ｖｏｕｔ＿ｂｉｎを得る。
【００４３】
ここで、ピークホールド値１１１（電圧Ｖｐｈ）とボトムホールド値１１２（電圧Ｖｂｈ）を分圧比は適宜システムに応じて最適な値が設定されるが、通常はＲ５：Ｒ６＝１：１と設定される。また、リファレンス電圧Ｖｒｅｆはアナログ電圧であるため、ノイズ等の影響を抑制するためコンデンサＣ４を追加してもよく、またリファレンス電圧Ｖｒｅｆにヒステリシスを設けるため抵抗Ｒ７を追加してもよい。
【００４４】
図９から図１２は、二値化回路１００の比較回路部１０５の動作波形を示す図である。図９は、アナログ入力信号１０６にオフセット変動がない場合の動作波形を示している。図１０は、アナログ入力信号１０６にオフセット変動が発生した場合の動作波形を示している。図１１は、アナログ入力信号１０６の信号周波数が低周波数側に変化した場合の動作波形を示している。図１２は、アナログ入力信号１０６の信号周波数が高周波数側に変化した場合の動作波形を示している。
【００４５】
図９から図１２に示すように、回路定数が同一の設定であっても、アナログ入力信号にオフセット成分が重畳した場合や入力信号の周波数が変化した場合に対して、アナログ入力信号を確実に二値化することができる。
【００４６】
図１３から図１６は、従来技術における問題点を説明する波形を示す図である。まず、
図１３は、図９と同じ周波数で回路定数が同一としたときのオフセット変動なしの場合の動作を示したものである。図１４は、オフセット変動が重畳した場合の動作波形である。オフセット変動に対してピーク／ボトムホールド電圧（Ｖｐｈ，Ｖｂｈ）が追従しないため、リファレンス電圧（Ｖｒｅｆ）がアナログ入力信号（Ｖｉｎ）の振幅から外れて正確に二値化できない期間が生じている。
【００４７】
この問題を改善するために、回路定数を変更してホールド電圧の放電を早めた場合の波形を図１５に示す。確かにオフセット変動に対する問題は改善されることがわかる。
【００４８】
しかし、この回路定数のまま図１１と同じように周波数を低く変化させると、図１６に示すようにピークホールド電圧（Ｖｐｈ）とボトムホールド電圧（Ｖｂｈ）間の電位差が狭まり、その結果生成されるリファレンス電圧（Ｖｒｅｆ）は、アナログ入力信号（Ｖｉｎ）とほぼ重なる期間が生じることとなる。これは、定数の設定によっては全期間で重なる場合があり得る。この場合、外来ノイズに対してのロバスト性が低下するため、誤検出が発生し正確な二値化ができないこととなる。
【００４９】
以上より従来技術では、オフセット変動に対する改善は可能だが、所望の入力信号の周波数が変化するようなシステムにおいては、その周波数が変化する範囲内で対応する複数の定数設定手段を持たない限り対応が困難となる。しかし、そのような定数設定手段を設けることは構成を複雑化し、コストアップの要因ともなる。
【００５０】
図１７は、二値化回路１００を用いたパルスカウント装置８００の構成を示した図である。図１７に示すように、パルスカウント装置８００は、二値化回路１００の出力波形である二値出力信号の立上がりエッジまたは立下りエッジ、あるいはその両方のエッジをカウントするパルスカウント回路部８０１を有している。パルスカウント回路部８０１は、８Ｂｉｔバイナリカウンタであるが限定するものではない。また、アップカウンタでもよく、ダウンカウンタでもよくその両方の機能を備えていても良い。またパルスカウント回路部８０１は、リセット信号の入力によりカウント値をクリアする構成になっていてもよい。
【００５１】
以上述べたように、本実施形態の二値化回路は、ピークホールド値Ｖｐｈと入力電圧Ｖｉｎに基づいてピークホールド状態検出回路２００がピークホールド状態検知信号１０７（Ｓｔａｔｅ＿ＰＨ）を、ボトムホールド値Ｖｂｈと入力信号Ｖｉｎに基づいてボトムホールド状態検出回路３００がボトムホールド状態検知信号１０８（Ｓｔａｔｅ＿ＢＨ）を、リセットタイミング生成回路部１０４に出力する。そして、リセットタイミング生成回路部１０４は、ピークホールド状態検知信号１０７及びボトムホールド状態検知信号１０８の信号論理に基づいて、所定のタイミングによりリセット信号をホールド回路部１０１に出力する。
【００５２】
従って、未知のオフセット変動成分に対してロバスト性が高く、かつ周波数変動に対しても対応可能な二値化回路を提供することができるという効果がある。
【００５３】
以上、本発明について、好ましい実施形態を挙げて説明したが、本発明の二値化回路は上記実施形態の構成に限定されるものでない。
【００５４】
当業者は、従来公知の知見に従い、本発明の二値化回路を適宜改変することができる。このような改変によってもなお本発明の二値化回路の構成を具備する限り、もちろん、本発明の範疇に含まれるものである。
【符号の説明】
【００５５】
１００  二値化回路
１０１  ホールド回路部
１０２  ピークホールド回路部
１０３  ボトムホールド回路部
１０４  リセットタイミング生成回路部
１０５  比較回路部
２００  ピークホールド状態検出回路
３００  ボトムホールド状態検出回路 
【先行技術文献】
【特許文献】
【００５６】
【特許文献１】特開２００８−０３２７０６号公報
【図１】
2016127526.tif 000003
【図２】
2016127526.tif 000004
【図３】
2016127526.tif 000005
【図４】
2016127526.tif 000006
【図５】
2016127526.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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