(57)【要約】【課題】ノイズによるＨＤＬＣ手順の先頭フラグの誤検出を簡単なハードウェアで安価に防止する。【解決手段】シリアル通信装置１は、Ｎオクテット（Ｎ≧２）のフラグを含む受信データを最上位ビットから入力し、下位ビット側に１ビットずつシフトするＭオクテット（２≦Ｍ≦Ｎ）のシフトレジスタ１１と、シフトレジスタ１１に保持されたＭオクテットのデータと、Ｍオクテットのフラグを表すビットパターンとを比較し、判定結果を出力するビットパターン比較器１２と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｎオクテット（Ｎ≧２）のフラグを含む受信データを最上位ビットから入力し、下位ビット側に１ビットずつシフトするＭオクテット（２≦Ｍ≦Ｎ）のシフトレジスタと、
前記シフトレジスタに保持されたＭオクテットのデータと、Ｍオクテットのフラグを表すビットパターンとを比較し、判定結果を出力するビットパターン比較器と、
を備えることを特徴とするシリアル通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラグを検出するシリアル通信装置に関するものである。
【背景技術】
【０００２】
クロック信号やタイミング信号を伴わないシリアル通信においては、通信フレームを受信する場合、どこからどこまでが有意な通信データであるかを判別する仕組みが必要となる。ＨＤＬＣ（High-Level Data Link Control）手順では、“０１１１１１１０”という８ビット（１オクテット）長の固定されたパターンのビット列（以下、「フラグ」と記す。）が通信フレームの先頭及び末尾に数オクテットずつ付加され、これを利用して通信フレームの開始と終了を判別することができる（例えば、特許文献１参照）。
【０００３】
図２は、ＨＤＬＣ手順の通信フレーム構造を示す図である。図２では通信フレームの先頭及び末尾にフラグを１オクテットずつ付加しているが、フラグを数オクテット付加してもよい。先頭フラグは伝送線上の信号タイミングと受信局のサンプルタイミングとの同期のために複数オクテット付加されるのが通常である（例えば、非特許文献１）。
【０００４】
また、アドレス部、制御部、情報部、及びフレーム検査シーケンスにおいては、“１”が５ビット連続したときには、その直後に“０”を強制的に挿入するため、フラグと同一のパターンは含まれない。受信局ではこの挿入された“０”を取り除いて元のデータに戻す処理が行われる。
【０００５】
すべての通信局が伝送線によって電気的に接続された通信形態において、各通信局は、自局が通信フレームを送信しない間、伝送線をハイインピーダンスの状態に保とうとする。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−２４４３０７号公報
【非特許文献】
【０００７】
【非特許文献１】「プログラマブルコントローラーフィールドネットワーク標準（レベル１） JIS B 3511:1999（JEM-F 3008:1999）」、日本規格協会、1999年12月20日、p.156−157
【発明の概要】
【発明が解決しようとする課題】
【０００８】
通信局は伝送線の電圧レベルの変動を監視してフラグパターンを検出する仕組みを持つが、環境によっては、伝送線がハイインピーダンスの状態であるときに、ノイズによりフラグパターンに似た電圧変動が現れる場合がある。そのため、通信局が８ビット分のフラグパターンの検出をもって通信フレームの開始を検出する場合、これを誤って検出してしまうおそれがある。
【０００９】
かかる事情に鑑みてなされた本発明の目的は、ハイインピーダンス時のノイズによる先頭フラグの誤検出を簡単かつ安価に防止することが可能なシリアル通信装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係るシリアル通信装置は、Ｎオクテット（Ｎ≧２）のフラグを含む受信データを最上位ビットから入力し、下位ビット側に１ビットずつシフトするＭオクテット（２≦Ｍ≦Ｎ）のシフトレジスタと、前記シフトレジスタに保持されたＭオクテットのデータと、Ｍオクテットのフラグを表すビットパターンとを比較し、判定結果を出力するビットパターン比較器と、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ノイズによる先頭フラグの誤検出を簡単なハードウェアで安価に防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係るシリアル通信装置の構成例を示す図である。
【図２】ＨＤＬＣ手順の通信フレーム構造を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の一実施形態について、図面を参照して詳細に説明する。
【００１４】
図１は、本発明の一実施形態に係るシリアル通信装置の構成例を示す図である。図１に示す例では、シリアル通信装置１は、シフトレジスタ１１と、ビットパターン比較器１２とを備える。
【００１５】
シフトレジスタ１１は、Ｎオクテット（Ｎ≧２）のフラグを含む受信データＲＸＤを最上位ビットから入力し、下位ビット側に１ビットずつシフトするＭオクテット（２≦Ｍ≦Ｎ）のシフトレジスタである。Ｎオクテットのフラグは、“０１１１１１１０”がＮ回連続して並んだビットパターンとなる。また、図１に示す例ではＭ＝２としている。
【００１６】
ビットパターン比較器１２は、シフトレジスタ１１に接続され、シフトレジスタ１１に保持されたＭオクテットのデータと、Ｍオクテットのフラグを表すビットパターンとを比較し、両者が一致するか否かを示す判定結果を出力する。図１に示す例ではＭ＝２であり、２オクテットのフラグを表すビットパターンは、１オクテットのフラグ“０１１１１１１０”が２オクテット連続して並んだものであり、すなわち“０１１１１１１００１１１１１１０”となる。ビットパターン比較器１２は、両者が一致する場合には真（ハイレベル）を出力し、両者が一致しない場合には偽（ロウレベル）を出力する。
【００１７】
通信局は、ビットパターン比較器１２が出力する判定結果が真となったときに、通信フレームの先頭フラグを検出し、フラグに続くデータを有意な通信データとする。そして、通信局は先頭のフラグに続くアドレスと自局アドレスとが一致するか否かを判定し、一致した場合は通信フレームが自局宛てのものであると判別して取得し、一致しない場合は通信フレームを破棄する。
【００１８】
１オクテットのフラグパターン“０１１１１１１０”は単純な配列であるため、ノイズによる同様のパターンの出現を誤検出する可能性がある。しかし、通常先頭フラグは複数オクテット付加されるので、フラグが２つ並んだ２オクテットのパターンの検出をもって先頭フラグの検出とすることにより、ノイズによる先頭フラグの誤検出の可能性を極めて小さくすることができる。したがって、本発明に係るシリアル通信装置１によれば、ノイズによるＨＤＬＣ手順の先頭フラグの誤検出を、簡単なハードウェアで安価に防止することが可能となる。
【００１９】
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。
【産業上の利用可能性】
【００２０】
本発明は、簡単かつ安価に精度の高いシリアル受信回路を生成することができるため、シリアル通信を行う任意の用途に有用である。
【符号の説明】
【００２１】
１    シリアル通信装置
１１  シフトレジスタ
１２  ビットパターン比較器
【図１】
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【図２】
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