(57)【要約】【課題】性能の高い半導体装置を提供すること。【解決手段】基板１０上に設けられたグラフェン層１２と、前記グラフェン層上に設けられたソース電極２４およびドレイン電極２６と、前記ソース電極と前記ドレイン電極との間における前記グラフェン層上に設けられた第１ゲート電極２０および第２ゲート電極２２と、を具備し、前記第１ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられる、半導体装置。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板上に設けられたグラフェン層と、
前記グラフェン層上に設けられたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間における前記グラフェン層上に設けられた第１ゲート電極および第２ゲート電極と、
を具備し、
前記第１ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられる、半導体装置。
【請求項２】
前記第２ゲート電極には、基準電位が供給される、請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート電極は、前記ソース電極に電気的に接続されている、請求項１に記載の半導体装置。
【請求項４】
前記第１ゲート電極と前記第２ゲート電極との間における前記グラフェン層上に設けられたオーミック電極を具備する、請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記グラフェン層と前記第１ゲート電極および前記第２ゲート電極との間に設けられた酸化アルミニウム膜を含むゲート絶縁膜を具備する、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記酸化アルミニウム膜は、前記グラフェン層上に形成されたアルミニウム膜を酸化させた膜である、請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばグラフェン層を用いた半導体装置に関する。
【背景技術】
【０００２】
グラフェンは、炭素が形成する六員環をシート状にしたカーボン材料である。グラフェンの電子移動度は非常に高い。そこで、グラフェンをチャネルに用いたトランジスタが知られている（特許文献１、非特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１９２６６７号公報
【非特許文献】
【０００４】
【非特許文献１】Proceedings of IEEE, vol. 101, p.1567 (2013)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
グラフェン層をチャネルとするトランジスタは、高い遮断周波数ｆｔを有する（非特許文献１）。しかしながら、グラフェン層を有するトランジスタは、最大発振周波数ｆｍａｘが他のトランジスタに対して低い（非特許文献１）。
【０００６】
本発明は、上記課題に鑑みなされたものであり、性能の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明は、基板上に設けられたグラフェン層と、前記グラフェン層上に設けられたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間における前記グラフェン層上に設けられた第１ゲート電極および第２ゲート電極と、を具備し、前記第１ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられる、半導体装置である。
【発明の効果】
【０００８】
本発明によれば、性能の高い半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、比較例１に係るＦＥＴの断面図である。
【図２】図２は、比較例１におけるドレイン電圧に対するドレイン電流を示す図である。
【図３】図３は、比較例１における各ドレイン電圧におけるチャネル内の電子濃度およびホール濃度を示す図である。
【図４】図４は、実施例１に係るＦＥＴの断面図である。
【図５Ａ】図５Ａは、実施例１に係るＦＥＴの回路図（その１）である。
【図５Ｂ】図５Ｂは、実施例１に係るＦＥＴの回路図（その２）である。
【図６Ａ】図６Ａは、実施例１に係るＦＥＴの製造方法を示す断面図（その１）である。
【図６Ｂ】図６Ｂは、実施例１に係るＦＥＴの製造方法を示す断面図（その２）である。
【図６Ｃ】図６Ｃは、実施例１に係るＦＥＴの製造方法を示す断面図（その３）である。
【図６Ｄ】図６Ｄは、実施例１に係るＦＥＴの製造方法を示す断面図（その４）である。
【図６Ｅ】図６Ｅは、実施例１に係るＦＥＴの製造方法を示す断面図（その５）である。
【図７Ａ】図７Ａは、実施例１に係るＦＥＴの製造方法を示す断面図（その６）である。
【図７Ｂ】図７Ｂは、実施例１に係るＦＥＴの製造方法を示す断面図（その７）である。
【図７Ｃ】図７Ｃは、実施例１に係るＦＥＴの製造方法を示す断面図（その８）である。
【図７Ｄ】図７Ｄは、実施例１に係るＦＥＴの製造方法を示す断面図（その９）である。
【図７Ｅ】図７Ｅは、実施例１に係るＦＥＴの製造方法を示す断面図（その１０）である。
【図８】図８は、実施例１におけるドレイン電圧に対するドレイン電流を示す図である。
【発明を実施するための形態】
【００１０】
［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。
本願発明は、基板上に設けられたグラフェン層と、前記グラフェン層上に設けられたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間における前記グラフェン層上に設けられた第１ゲート電極および第２ゲート電極と、を具備し、前記第１ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ソース電極側に設けられ、前記第２ゲート電極は前記ソース電極と前記ドレイン電極との間の前記ドレイン電極側に設けられる、半導体装置である。第２ゲート電極を設けることで、ドレイン電極からチャネルへのホールの注入が抑制され、半導体装置のドレインコンダクタンスが抑制される。よって、半導体装置の最大発振周波数等の性能を向上できる。
【００１１】
前記第２ゲート電極には、基準電位が供給されることが好ましい。これにより、ドレイン電極からチャネルへのホールの注入をより抑制できる。
【００１２】
前記第２ゲート電極は、前記ソース電極に電気的に接続されていることが好ましい。これにより、ドレイン電極からチャネルへのホールの注入をより抑制できる。
【００１３】
前記第１ゲート電極と前記第２ゲート電極との間における前記グラフェン層上に設けられたオーミック電極を具備することが好ましい。これにより、半導体装置の性能をより向上できる。
【００１４】
前記グラフェン層と前記第１ゲート電極および前記第２ゲート電極との間に設けられた酸化アルミニウム膜を含むゲート絶縁膜を具備することが好ましい。これにより、半導体装置の性能をより向上できる。
【００１５】
前記酸化アルミニウム膜は、前記グラフェン層上に形成されたアルミニウム膜を酸化させた膜であることが好ましい。これにより、半導体装置の性能をより向上できる。
【００１６】
［本願発明の実施形態の詳細］
【００１７】
本発明の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１８】
（比較例１）
まず、最大発振周波数が低い原因を調査した。図１は、比較例１に係るＦＥＴ（Field Effect Transistor）の断面図である。図１に示すように、基板１０上にグラフェン層１２が設けられている。基板１０としてはＳｉＣ（炭化シリコン）基板を用いる。グラフェン層１２上にゲート絶縁膜１４を介しゲート電極２０が設けられている。ゲート電極２０を挟むように、グラフェン層１２上にソース電極２４およびドレイン電極２６が設けられている。
【００１９】
比較例１について、ドリフト拡散モデルに基づきシミュレーションを行なった。基板１０をＳｉＣ基板、グラフェン層１２の膜厚０．３５ｎｍ、ゲート絶縁膜１４を膜厚が５ｎｍの酸化アルミニウムおよび膜厚が３０ｎｍの酸化シリコン膜とした。ゲート長を３．０μｍとした。
【００２０】
図２は、比較例１におけるドレイン電圧に対するドレイン電流を示す図である。ゲート電圧を０Ｖから５Ｖまで０．５Ｖステップで印加した。図２に示すように、ドレイン電圧が０．４Ｖを越えると、ドレイン電流が非常に大きくなり、ピンチオフ特性が悪くなる。また、ドレインコンダクタンスが非常に大きい。最大発振周波数ｆｍａｘは、ドレインコンダクタンスが大きくなると劣化する。ドレインコンダクタンスが大きいことが比較例１において低い最大発振周波数の原因と考えられる。
【００２１】
次に、比較例１において各ドレイン電圧におけるチャネル内の電子濃度およびホール濃度についてシミュレーションした。図３は、比較例１における各ドレイン電圧におけるチャネル内の電子濃度およびホール濃度を示す図である。基板１０上にグラフェン層１２が設けられ、グラフェン層１２上にゲート絶縁膜１４が設けられている。ゲート絶縁膜１４と基板１０との間がグラフェン層１２からなるチャネル４０である。ゲート絶縁膜１４の両側のグラフェン層１２上には、ソース電極２４およびドレイン電極２６が設けられている。ゲート電圧は１Ｖとしている。ドレイン電圧ＶＤが２Ｖのとき、チャネル４０内はほとんど電子濃度が１×１０２０ｃｍ−３の領域４０ａである。ドレイン電圧ＶＤが４Ｖになると、チャネル４０内のドレイン電極２６側に電子濃度が１×１０１９ｃｍ−３の領域４０ｂが形成される。ドレイン電圧ＶＤが８Ｖになると、ドレイン電極２６側の領域４０ｂがさらに広くなる。
【００２２】
ドレイン電圧ＶＤが２Ｖのとき、チャネル４０内のゲート絶縁膜１４側にホール濃度が１×１０１８ｃｍ−３の領域４０ｃと基板１０側にホール濃度が１×１０１９ｃｍ−３の領域４０ｄが形成される。ドレイン電圧ＶＤが４Ｖとなると、チャネル４０はほとんどホール濃度が１×１０１９ｃｍ−３の領域４０ｄとなる。ソース電極２４側の一部にホール濃度が１×１０１８ｃｍ−３の領域４０ｃが形成される。ドレイン電圧ＶＤが８Ｖとなると、チャネル４０内のドレイン電極２６側にホール濃度が１×１０１９ｃｍ−３の領域４０ｄが形成されるが、チャネル４０のほとんどはホール濃度が１×１０２０ｃｍ−３の領域４０ｅとなる。
【００２３】
ＦＥＴでは、ドレイン電圧が高くなり、領域４０ｂのように、電子濃度の低い空乏層が形成されると、ドレイン電流が飽和する。比較例１のＦＥＴでは、ドレイン電圧が高くなると、チャネル４０内のホール濃度が高くなる。これにより、ドレイン電圧が高くなってもドレイン電流が飽和しない。よって、ドレインコンダクタンスが大きくなるものと考えられる。
【００２４】
以下、ドレインコンダクタンスを抑制し、性能を向上させた実施例１について説明する。
【実施例１】
【００２５】
図４は、実施例１に係るＦＥＴの断面図である。図４に示すように、基板１０上にグラフェン層１２が形成されている。活性領域以外のグラフェン層１２は除去されている。グラフェン層１２上にソース電極２４およびドレイン電極２６が設けられている。グラフェン層１２上のソース電極２４とドレイン電極２６との間に第１ゲート電極２０と第２ゲート電極２２が形成されている。グラフェン層１２と第１ゲート電極２０および第２ゲート電極２２との間にゲート絶縁膜１４が設けられている。ゲート絶縁膜１４は、グラフェン層１２上に形成された酸化アルミニウム膜１６と酸化アルミニウム膜１６上に形成された酸化シリコン膜１８とを有している。第１ゲート電極２０と第２ゲート電極２２との間のグラフェン層１２上にオーミック電極２８が形成されている。非活性領域からソース電極２４およびドレイン電極２６上にパッド３０が設けられている。
【００２６】
図５Ａおよび図５Ｂは、実施例１に係るＦＥＴの回路図である。図５Ａに示すように、ソース電極２４とドレイン電極２６の間に第１ゲート電極２０および第２ゲート電極２２が設けられている。第１ゲート電極２０には、ゲート電圧が印加され、第２ゲート電極２２には参照電圧が印加される。参照電圧を適切に設定することにより、ドレイン電極２６から第１ゲート電極２０下のチャネルにホールが注入されることを抑制できる。これにより、図３で説明したような高いドレイン電圧におけるチャネル内のホール濃度の増加を抑制できる。このため、ドレイン電流が飽和し、ドレインコンダクタンスを抑制できる。よって、最大発振周波数等のＦＥＴ性能を向上させることができる。
【００２７】
図５Ｂに示すように、第２ゲート電極２２をソース電極２４と接続し、ほぼ同電位とする。これにより、ドレイン電極２６から第１ゲート電極２０下のチャネルへのホールの注入を抑制できる。第２ゲート電極２２に印加される参照電圧は、例えばソース電極２４と同電位とすることができる。参照電圧は高い方が、ドレイン電極２６からのホールの注入を抑制できる。よって、参照電圧は、第１ゲート電極２０に印加されるバイアス電圧より高いことが好ましい。
【００２８】
次に、実施例１に係るＦＥＴを製造する一例を説明する。図６Ａから図７Ｅは、実施例１に係るＦＥＴの製造方法を示す断面図である。図６Ａに示すように、６Ｈ−ＳｉＣ基板１０の表面を洗浄する。洗浄の条件は、アセトン処理を５分、エタノール処理を５分、および水洗を５分である。基板１０の洗浄として、例えばＲＣＡ処理を行なってもよい。基板１０としては、ＳｉＣ層が形成されたＳｉ基板でもよい。ＳｉＣ熱昇華法を用いグラフェン層１２を形成する場合、基板１０の最上面はＳｉＣ層である。例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いグラフェン層１２を形成する場合、基板１０の最表面はＳｉＣ以外の材料層でもよい。
【００２９】
図６Ｂに示すように、基板１０上に熱昇華法を用いグラフェン層１２を形成する。ＳｉＣ基板１０を、Ａｒ雰囲気中において、１６００℃１分熱処理する。これにより、基板１０上に膜厚が０．３５ｎｍから０．７ｎｍのグラフェン層１２が形成される。このように、ＳｉＣを熱処理することにより、ＳｉＣ基板１０内のＳｉ原子が昇華し、Ｃ原子同士がＳＰ２結合する。これにより、ＳｉＣよりグラフェン層１２が形成される。熱処理雰囲気、熱処理温度および熱処理時間は、グラフェン層１２の膜厚および膜質に応じ適宜設定することができる。例えば熱処理雰囲気を真空とすることもできる。グラフェン層１２を薄くするためには、成長速度が遅くなる不活性ガス中の熱処理が好ましい。グラフェン層１２の形成には例えばＣＶＤ法を用いることもできる。
【００３０】
図６Ｃに示すように、グラフェン層１２上に蒸着法を用い、膜厚が５ｎｍのＡｌ（アルミニウム）膜１５を形成する。Ａｌ膜１５の形成は、例えばスパッタリング法を用いることもできる。
【００３１】
図６Ｄに示すように、Ａｌ膜１５を例えば２４時間大気に曝す。これにより、Ａｌ膜１５が自然酸化し、グラフェン層１２上に酸化アルミニウム（Ａｌ２Ｏ３）膜１６が形成される。ゲート絶縁膜１４のうちグラフェン層１２に接する膜として、自然酸化以外の方法でＡｌ膜を酸化させた酸化アルミニウム膜、酸化以外の方法で形成した酸化アルミニウム膜、または酸化アルミニウム膜以外の膜を用いてもよい。発明者は、ゲート絶縁膜１４として、ＣＶＤ法を用い形成した酸化シリコン膜、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い形成した酸化アルミニウム膜、および自然酸化により形成した酸化アルミニウム膜を検討した。各絶縁膜を形成した場合に、ラマン分光法を用いたグラフェン層１２の評価およびゲート絶縁膜１４としてのリーク電流を評価した。評価の結果、自然酸化により形成した酸化アルミニウム膜が最もリーク電流が少なかった。
【００３２】
図６Ｅに示すように、酸化アルミニウム膜１６上にフォトレジスト５０を塗布する。フォトレジスト５０を露光現像する。これにより、活性領域上のフォトレジスト５０が残存し、非活性領域のフォトレジスト５０は除去される。フォトレジスト５０を現像するときのアルカリ系の現像液により酸化アルミニウム膜１６が除去される。さらに、フォトレジスト５０をマスクにグラフェン層１２を除去する。グラフェン層１２の除去には、酸素プラズマを用いる。グラフェン層１２を除去する条件は圧力が４Ｐａ、パワーが２００Ｗである。
【００３３】
図７Ａに示すように、基板１０上に酸化アルミニウム膜１６を覆うようにＣＶＤ法を用い膜厚が３０ｎｍの酸化シリコン膜１８を形成する。酸化シリコン膜１８は、ゲート絶縁膜１４を厚くするための膜である。良好な膜質の酸化アルミニウム膜１６を厚く形成することは難しい。一方、ソース電極２４、ドレイン電極２６およびオーミック電極２８と、第１ゲート電極２０および第２ゲート電極２２と、の接触を防ぐためゲート絶縁膜１４は厚いことが好ましい。このため、酸化アルミニウム膜１６に酸化シリコン膜１８を形成する。このような膜として、酸化シリコン膜１８以外の膜を用いてもよいが、誘電率が小さくかつ形成しやすい絶縁膜として酸化シリコン膜１８が好ましい。
【００３４】
図７Ｂに示すように、酸化シリコン膜１８上に蒸着法およびリフトオフ法を用い第１ゲート電極２０および第２ゲート電極２２を形成する。第１ゲート電極２０および第２ゲート電極２２は、例えばゲート絶縁膜１４側から膜厚が１０ｎｍのＴｉ（チタン）膜および膜厚が１００ｎｍのＡｕ(金)膜である。第１ゲート電極２０および第２ゲート電極２２は、例えばスパッタリング法を用い形成してもよい。第１ゲート電極２０および第２ゲート電極２２としては、Ａｕ膜以外の膜を用いてもよい。ゲート抵抗の抑制の観点から抵抗率の低い材料が好ましい。第１ゲート電極２０と第２ゲート電極２２とは別々に形成してもよい。製造工程簡略化の観点から第１ゲート電極２０と第２ゲート電極２２を同時に形成することが好ましい。
【００３５】
図７Ｃに示すように、ドライエッチング法を用い酸化シリコン膜１８および酸化アルミニウム膜１６を除去する。これにより、酸化アルミニウム膜１６および酸化シリコン膜１８からゲート絶縁膜１４を形成する。
【００３６】
図７Ｄに示すように、酸化シリコン膜１８の側面を、緩衝フッ酸溶液を用いエッチングする。このとき、酸化アルミニウム膜１６の側面もエッチングされる。これにより、ゲート絶縁膜１４は、第１ゲート電極２０および第２ゲート電極２２より細くなる。このように、ゲート絶縁膜１４と第１ゲート電極２０および第２ゲート電極２２とを庇状とする。これにより、ソース電極２４、ドレイン電極２６およびオーミック電極２８を形成したときに、これらの電極と第１ゲート電極２０および第２ゲート電極２２との短絡を抑制できる。
【００３７】
図７Ｅに示すように、第１ゲート電極２０および第２ゲート電極２２と自己整合的にソース電極２４、ドレイン電極２６およびオーミック電極２８を、蒸着法およびリフトオフ法を用い形成する。ソース電極２４、ドレイン電極２６およびオーミック電極２８は、膜厚が１５ｎｍのＮｉ（ニッケル）膜である。蒸着はプラネタリ法を用いる。これにより、ゲート絶縁膜１４との間からグラフェン層１２の上面が露出しないように、ソース電極２４、ドレイン電極２６およびオーミック電極２８を形成することができる。ゲート絶縁膜１４が庇状に形成され、かつゲート絶縁膜１４がソース電極２４、ドレイン電極２６およびオーミック電極２８より厚い。これにより、ソース電極２４、ドレイン電極２６およびオーミック電極２８と、第１ゲート電極２０および第２ゲート電極２２と、の短絡を抑制できる。
【００３８】
ソース電極２４およびドレイン電極２６上に、蒸着法およびリフトオフ法を用いパッド３０を形成する。パッド３０は、ソース電極２４およびドレイン電極２６側から膜厚が１０ｎｍのＴｉ膜および膜厚が１００ｎｍのＡｕ膜である。これにより、図４のＦＥＴが完成する。
【００３９】
実施例１について、ドリフト拡散モデルに基づきシミュレーションを行なった。基板１０をＳｉＣ基板、グラフェン層１２の膜厚を０．３５ｎｍ、ゲート絶縁膜１４、膜厚が５ｎｍの酸化アルミニウムおよび膜厚が３０ｎｍの酸化シリコン膜とした。第１ゲート電極２０および第２ゲート電極２２のゲート長を３．０μｍ、オーミック電極２８の長さを１．０μｍとした。
【００４０】
図８は、実施例１におけるドレイン電圧に対するドレイン電流を示す図である。第２ゲート電極２２の電圧を５Ｖとし、ゲート電圧を０Ｖから５Ｖまで０．５Ｖステップで印加した。図８に示すように、図２の比較例１に比べ、ドレイン電圧を高くしてもピンチオフ特性が良好である。ドレインコンダクタンスは小さい。これにより、最大発振周波数等のＦＥＴ性能が向上する。
【００４１】
実施例１によれば、第１ゲート電極２０がソース電極２４とドレイン電極２６との間のソース電極２４側に設けられ、第２ゲート電極２２がソース電極２４とドレイン電極２６との間のドレイン電極２６側に設けられている。これにより、ドレイン電極２６から第１ゲート電極２０下のチャネルへのホールの注入が抑制される。よって、ドレインコンダクタンスが抑制され、ＦＥＴ特性が向上する。
【００４２】
第２ゲート電極２２に、基準電位が印加されることにより、ドレイン電極２６からチャネルに供給されるホールを抑制できる。チャネルへのホールの供給を抑制するため、基準電位は第１ゲート電極２０に印加されるバイアス電圧より高いことが好ましい。例えば、第２ゲート電極２２は、ソース電極２４に電気的に接続され、同電位となっていることが好ましい。
【００４３】
グラフェン層１２の表面が露出すると、グラフェン層１２が空乏化し、抵抗が高くなってしまう。そこで、第１ゲート電極２０と第２ゲート電極２２との間におけるグラフェン層１２上にオーミック電極２８を設ける。これにより、グラフェン層１２の空乏化を抑制し、ＦＥＴの特性を向上できる。オーミック電極２８は、第１ゲート電極２０と第２ゲート電極２２との間にグラフェン層１２がほとんど露出しないように設けられることが好ましい。
【００４４】
また、ソース電極２４と第１ゲート電極２０との間にグラフェン層１２がほとんど露出しないことが好ましい。さらに、ドレイン電極２６と第２ゲート電極２２との間にグラフェン層１２がほとんど露出しないことが好ましい。これにより、ＦＥＴ特性を向上できる。
【００４５】
さらに、グラフェン層１２と第１ゲート電極２０および第２ゲート電極２２との間に酸化アルミニウム膜１６を含むゲート絶縁膜１４が設けられている。例えば、グラフェン層１２と酸化アルミニウム膜１６とは接している。これにより、ＦＥＴ特性を向上できる。さらに、酸化アルミニウム膜１６は、グラフェン層１２上に形成されたＡｌ膜１５を酸化させた膜である。これにより、ＦＥＴ特性を向上できる。
【００４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４７】
１０  基板
１２  グラフェン層
１４  ゲート絶縁膜
１５  Ａｌ膜
１６  酸化アルミニウム膜
１８  酸化シリコン膜
２０  第１ゲート電極
２２  第２ゲート電極
２４  ソース電極
２６  ドレイン電極
２８  オーミック電極
３０  パッド
４０  チャネル
４０ａ−４０ｆ  領域
５０  フォトレジスト
【図１】
2016058449.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2016058449.tif 000008
【図６Ａ】
2016058449.tif 000009
【図６Ｂ】
2016058449.tif 000010
【図６Ｃ】
2016058449.tif 000011
【図６Ｄ】
2016058449.tif 000012
【図６Ｅ】
2016058449.tif 000013
【図７Ａ】
2016058449.tif 000014
【図７Ｂ】
2016058449.tif 000015
【図７Ｃ】
2016058449.tif 000016
【図７Ｄ】
2016058449.tif 000017
【図７Ｅ】
2016058449.tif 000018
【図８】
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