(57)【要約】【課題】デジタルでのガンマ曲線を有する簡易な構成の撮像素子及び、撮像装置を提供すること。【解決手段】ランプ波とコンパレータを使用したＡＤ変換部を列ごとに備えたＣＭＯＳイメージセンサで、Ｎ出力とＳ出力のカウントを別々におこない、Ｓ出力カウント期間内でＡＤ変換のカウンタのクロック周波数を低輝度側で高く、高輝度側で低くすることを特徴とする。【選択図】図３
2016029753.tif 000002
【特許請求の範囲】
【請求項１】
ランプ波とコンパレータを使用したＡＤ変換部を列ごとに備えたＣＭＯＳイメージセンサで、Ｎ出力とＳ出力のカウントを別々におこない、Ｓ出力カウント期間内でＡＤ変換のカウンタのクロック周波数を低輝度側で高く、高輝度側で低くすることを特徴とする撮像装置。
【請求項２】
Ｓ出力カウント前に、Ｎ出力のカウントを行うことを特徴とする請求項１に記載の撮像装置。
【請求項３】
Ｎ出力のカウントをダウンカウントとし、Ｓ出力のカウントをアップカウントすることを特徴とする請求項２に記載の撮像装置。
【請求項４】
Ｎ出力のカウント中は、カウンタのクロック周波数を変更しないことを特徴とする請求項２又は請求項３に記載の撮像装置。
【請求項５】
カウンタのクロック周波数の変更点は、各列のＡＤ変換回路で、出力が黒レベルに到達したときを基準に設定することを特徴とする請求項２乃至請求項４の何れか一項に記載の撮像装置。
【請求項６】
ＡＤ変換時のカウンタの初期値は、０よりも大きな値であることを特徴とする請求項２乃至請求項５の何れか一項に記載の撮像装置。
【請求項７】
ＡＤ変換のカウンタのクロック周波数の変更タイミングを複数有することを特徴とする請求項２乃至請求項６の何れか一項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、列毎にＡＤ変換回路を備え、前記ＡＤ変換回路は列毎の出力値とランプ波形の参照電圧の比較を行い、両者の大小関係が反転するまでの時間をカウントする事で、デジタル値への変換を行う撮像素子および、前記撮像素子を用いた撮像装置に関するものである。
【背景技術】
【０００２】
光を電気信号に変換する撮像素子は、デジタルビデオカメラ、デジタルスチルカメラ及びファクシミリ等の種々の機器に使用されている。デジタルスチルカメラ及びデジタルビデオカメラに搭載される主要な電子部品として、撮像素子が挙げられる。
【０００３】
上記撮像素子の代表的なものとして、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｐｌｅｄ  Ｄｅｖｉｃｅ）型撮像素子、及びＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型撮像素子が知られている。この中で、ＣＭＯＳ型撮像素子は、行列状に配置された複数の画素から読み出した電気信号をＡＤ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ）変換部にてＡＤ変換し、ＡＤ変換したデジタル信号を外部に出力する。
【０００４】
図７は撮像素子の出力にかかるガンマ曲線の一例である。通常、撮像素子の画像処理前の信号であるＲＡＷ信号は、入射光量に比例する特性を有する。
【０００５】
上記ＲＡＷ信号をＪＰＥＧなどの画像に変換する際、短いビット長で広いダイナミックレンジを得るため、ガンマ曲線を使用する方法が一般に知られている。また、ＣＭＯＳ型の撮像素子では、画素ごとに暗電流成分にばらつきが出ることで、黒レベルの信号値にばらつきが出る。そこで、ＲＡＷ信号では、黒レベルを０とせず、ダイナミックレンジに対して数パーセント程度浮かせる。具体例をあげると、フルレンジで０〜１０２３のＲＡＷ信号の出力値に対して、３２を黒レベルとするなどしている。
【０００６】
図７で説明すると、黒レベルを表現しているのが、領域Ａであり、ガンマ曲線を表現しているのが、領域Ｂおよび領域Ｃである。入力信号が黒レベル以下の領域ＡのＪＰＥＧ出力は、黒つぶれしてしまい有効ビット長が短くとも画質に影響を与えない。領域Ｂでは、入力信号の変化量に対して、ＪＰＥＧ出力の変化量が大きい領域であるため、ビット長が長く、高階調でなければ画質低下を招く。領域Ｃでは、入力信号の変化量に対して、ＪＰＥＧ出力はほとんど変化しないため、有効ビット長が短く、低階調であっても画質に影響を与えない。
【０００７】
画像表示装置においては、同じビット長のＲＡＷ信号を表示する際、駆動条件を変更することにより輝度ステップを最適化し、高階調と認識される表示を実現する方法が提案されている（特許文献１）。また、撮像装置では、Ｎ出力とＳ出力の検出を個別に行いその中からシグナル成分を抽出する方法が一般に知られている（特許文献２）。
【０００８】
上記の概念を撮像装置に適用した場合の、撮像素子への入射光量と撮像素子の出力の関係は図８のようになる。図８（ａ）は、入射光量と撮像素子のＳ出力の関係を示したものである。Ｓ出力には、シグナル成分とノイズ成分が含まれており、点Ｏでの出力値がノイズ成分に当たる。この例では、撮像素子Ａのノイズ成分は５０ＬＳＢ、撮像素子Ｂのノイズ成分は１００ＬＳＢとばらつきがある。
【０００９】
従来例では、ＡＤＣＬＫの周波数切り替わりポイントは一か所に決められており、撮像素子Ａと撮像素子Ｂで、共通に２００ＬＳＢで切り替わるとする。この場合、入射光量に対しては、撮像素子Ａが点Ｄ、撮像素子Ｂが点Ｄと、各撮像素子で異なる入射光量で階調性の切り替わりポイントが設定される。以上のように、図８（ａ）においてはＡＤＣＬＫ周波数を途中で遅くする事により、高輝度側の階調性を落とし、同じビット長でダイナミックレンジの拡大を実現できる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許第４０１２１１８号公報
【特許文献２】特開２００９−１５９２７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図８（ａ）においては、撮像素子のＳ出力は、撮像素子間でのＮ出力のばらつきの影響を受けて、点Ａと、点Ｂのように階調性の切り替わりポイントがずれるという課題がある。また、点Ｃと点Ｄのように、飽和入射光量にも差が出るという課題がある。図８（ｂ）は、入射光量と撮像素子のシグナル成分（Ｓ出力―Ｎ出力）の関係を示したものである。
【００１２】
ここで、点Ｏ’は入射光量が０の点であり、撮像素子のシグナル成分が０のポイントに相当する。撮像素子のシグナル成分は入射光量に比例するため、点Ｏ‘においては撮像素子Ａと撮像素子ＢのＳ出力−Ｎ出力は一致する。ここで、撮像素子間でＮ出力に差があると、入射光量とＳ出力―Ｎ出力の特性曲線にばらつきが生じる。具体的には、撮像素子Ａの屈曲点Ｄ’と撮像素子Ｂの屈曲点Ｃ’との位置がずれる。
【００１３】
このような場合、入射光量に対する信号値のばらつきを素子の特性に対応して補正する必要が生じる。このため、カウンタ周波数の切り替わりポイントのばらつきを補正する、補正データを撮像装置毎に持たせる必要がある。また同様なＮ出力のばらつきが、画素アレイの列間や、単位画素間で生じている場合、それらについても同様に撮像装置内に補正データを持つ必要がある。このため、上記撮像素子を用いた撮像装置は、簡易な構成とならない。
【００１４】
本発明では、ダイナミックレンジ拡大のため、デジタルでのガンマ曲線を有する、簡易な構成の撮像素子及び、撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の撮像装置は、ランプ波とコンパレータを使用したＡＤ変換部を列ごとに備えたＣＭＯＳイメージセンサで、Ｎ出力とＳ出力のカウントを別々におこない、Ｓ出力カウント期間内でＡＤ変換のカウンタのクロック周波数を低輝度側で高く、高輝度側で低くすることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、列毎にＡＤ変換回路を備え、前記ＡＤ変換回路は列毎の出力値とランプ波形の参照電圧の比較を行い、両者の大小関係が反転するまでの時間をカウントする事で、デジタル値への変換を行う撮像素子および、前記撮像素子を用いた撮像装置において、個体間の調整なしに最適な階調性を持たせ、ダイナミックレンジの拡大を実現する事が出来る。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係る撮像素子を搭載した撮像装置の構成を示す図。
【図２】本発明の実施の形態１に係る撮像素子の構成を示す図。
【図３】本発明の実施の形態１に係るカウンタ部と分周部の構成を示す図。
【図４】本発明の実施の形態１に係るＡＤ変換の動作を示すタイミングチャート。
【図５】本発明の実施の形態１，２に係る入射光量と出力信号特性を示す図。
【図６】本発明の実施の形態２に係るカウンタ部と分周部の構成を示す図。
【図７】撮像素子の出力にかかるガンマ曲線の一例を示す図。
【図８】従来の撮像素子への入射光量と撮像素子の出力の関係を示す図。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態を図面に基づいて説明する。
【００１９】
［第１の実施形態］
まず、図１〜図３を用いて各部の説明を行う。図１は、本発明の実施の形態１に係る撮像装置の構成を示すブロック図である。図１において、１００１は、図示されていない鏡筒内に配置されたズームレンズや絞り機構等を含み、ＣＭＯＳ型撮像素子の受光部に被写体像を結像させる光学系である。光学系１００１の各機構は、後述するＣＰＵ１００４の制御により、各部を機械的に駆動してオートフォーカス等の制御を行う。
【００２０】
１００２は、ＣＭＯＳ型撮像素子を用いて被写体の撮像を行う撮像部である。上記ＣＭＯＳ型撮像素子は、ＯＢ（オプティカルブラック）クランプ、ＡＤ変換といった処理を行い、デジタル撮像信号を生成して出力する。撮像部１００２は、ＤＳＰ１００７に撮像信号を出力する。１００４は、システム全体の制御を行うＣＰＵである。ＣＰＵ１００４は、後に説明するＲＯＭ１００５及びＲＡＭ１００６を用いて本撮像装置の各部に指示を送る。１００５は、撮像装置を駆動するためのファームウェアなどの情報を記憶するためのＲＯＭである。
【００２１】
１００６は、撮像装置の制御情報を一時的に蓄えるためのＲＡＭである。１００７はＤＳＰである。ＤＳＰ１００７は、撮像部１００２からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号（例えばＹＵＶ信号等）を生成する。１００８は外部インターフェースである。外部インターフェース１００８には、各種エンコーダやＤ／Ａ変換器が設けられ、外部要素（本例では、ディスプレイ１０１２、メモリ媒体１００９、操作パネル１０１１）との間で、各種制御信号やデータをやり取りする。
【００２２】
１０１２は、本撮像装置に組み込まれた、撮像した画像を表示するディスプレイである。なお、撮像装置に組み込まれた表示装置に加えて、外部の表示装置に画像データを伝送し、表示できる構成とすることも勿論可能である。１００９は、各種メモリカード等に撮影された画像を適宜保存しておけるメモリ媒体である。１０１０は、メモリ媒体１００９を交換可能なメモリ媒体コントローラである。メモリ媒体１００９としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
【００２３】
１０１１は、本撮像装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けた操作パネルである。ＣＰＵ１００４は、この操作パネル１０１１からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。
【００２４】
図２は、本発明の実施の形態１に係る撮像素子の構成を示すブロック図である。図２に示す撮像素子は、ＣＭＯＳ型撮像素子であり、後述する画素アレイ２００１と、垂直走査部２００２と、出力信号線２０１５と、ＡＤ変換部２００３と、参照電圧生成部２００４と、水平走査部２００５と、水平出力線２００６と、タイミング制御部２００７とを備える。
【００２５】
２００１は、行列状に配置された複数の単位画素２００８を備える画素アレイである。２００２は、単位画素２００８の行を順次選択する垂直走査を行う垂直走査部である。２００３は、複数の列信号線に出力された信号電圧を、同時にデジタル信号に変換するＡＤ変換部である。ＡＤ変換部２００３は、後述する列信号線毎に設けられた複数のＡＤ変換回路２０１３を備える。２００４は、参照電圧ＲＡＭＰを生成する参照電圧生成部である。参照電圧生成部２００４から、各列に備えられたコンパレータ２００９へ、参照電圧ＲＡＭＰが供給される。
【００２６】
２００５は、単位画素２００８の列を順次選択する水平走査を行う水平走査部である。２００６は、ＡＤ変換部２００３により変換されたデジタル信号を外部に出力する水平出力線である。２００７は、垂直走査部２００２、ＡＤ変換部２００３、参照電圧生成部２００４及び水平走査部２００５の動作タイミングを制御するタイミング制御部である。タイミング制御部２００７には、ＣＰＵ１００４より、タイミング制御用のクロックＭＣＬＫが供給される。
【００２７】
また、タイミング制御部２００７からは、アップダウンカウンタ２０１１を動作させる為のクロックＡＤＣＬＫおよび、アップカウントとダウンカウントを切り替える為の信号Ｄｏｗｎ  ｓｅｌｅｃｔが出力される。２００８は、受光した光を信号電圧に変換し、変換した信号電圧を列毎に設けられた列信号線に出力する単位画素である。２００９は、出力信号線２０１５の電圧と参照電圧（ランプ信号）ＲＡＭＰとのうち何れが大きいかの比較を行うコンパレータである。
【００２８】
２０１０は、ＡＤＣＬＫを受けて、アップダウンカウンタ２０１１に分周された複数種類のクロックを供給する、分周部である。２０１１は、分周部２０１０から供給されるクロックを用いてカウント値をカウントするアップダウンカウンタである。２０１２は、アップダウンカウンタ２０１１のカウント値を保持するメモリである。２０１３は、各列に設けられたＡＤ変換回路である。ＡＤ変換回路２０１３は、コンパレータ２００９、分周部２０１０、アップダウンカウンタ２０１１で構成される。２０１５は、単位画素２００８の出力をＡＤ変換部２００３に電圧として出力する出力信号線である。
【００２９】
図３は、本発明の実施の形態１に係るＡＤ変換部２００３の構成を示す図である。３００１ａ〜３００１ｃは、分周用フリップフロップである。ＡＤＣＬＫがいずれの分周フリップフロップにも入らない場合、アップダウンカウンタ２０１１に供給されるクロックは、ＡＤＣＬＫそのものとなる。ＡＤＣＬＫが３００１ｃに入る場合、アップダウンカウンタ２０１１に供給されるクロックは、ＡＤＣＬＫの１／２の周波数となる。ＡＤＣＬＫが３００１ｂに入る場合、アップダウンカウンタ２０１１に供給されるクロックは、ＡＤＣＬＫの１／４の周波数となる。
【００３０】
ＡＤＣＬＫが３００１ａに入る場合、アップダウンカウンタ２０１１に供給されるクロックは、ＡＤＣＬＫの１／８の周波数となる。３００２ａ〜３００２ｊは、カウント用フリップフロップである。なお、同様な構成が連続している部分については図を省略している。
【００３１】
上記各フリップフロップの出力Ｑ０〜Ｑ９は、アップダウンカウンタ２０１１の各桁の出力値にあたる。
【００３２】
本実施例では、２進数で１０桁となっているが、これに限定されるものではない。
【００３３】
上記のような１０ｂｉｔのカウンタ構成では、カウントの出力値の範囲は０〜１０２３ＬＳＢの１０２４階調となる。３００３ａ〜３００３ｉは、ダウンセレクト用ＡＮＤ回路である。なお、同様な構成が連続している部分については図を省略している。３００４ａ〜３００４ｉは、ダウンセレクト用ＡＮＤ回路である。なお、同様な構成が連続している部分については図を省略している。Ｎ出力のカウント時には、Ｄｏｗｎ  ｓｅｌｅｃｔ信号がハイレベルとなり、３００４ａ〜３００４ｉの出力は常にロウレベル、３００３ａ〜３００３ｉは、図の左側のカウント用フリップフロップのハイロウに応じて変化する。
【００３４】
Ｎ出力のカウント時には、Ｄｏｗｎ  ｓｅｌｅｃｔ信号がロウレベルとなり、３００４ａ〜３００４ｉの出力は図の左側のカウント用フリップフロップのハイロウに応じて変化し、３００３ａ〜３００３ｉは、常にロウレベルとなる。
【００３５】
上記をまとめると、アップダウンカウンタ２０１１は、Ｄｏｗｎ  ｓｅｌｅｃｔ信号がハイレベルではダウンカウンタとして動作し、Ｄｏｗｎ  ｓｅｌｅｃｔ信号がロウレベルではアップカウンタとして動作する。
【００３６】
３００５ａ〜３００５ｉは、ＯＲ回路である。なお、同様な構成が連続している部分については図を省略している。
【００３７】
図上で左側のカウント用フリップフロップの出力ＱまたはＱ〜のどちらかを受ける為に使用する。３００６は、カウント期間制御用ＡＮＤ回路である。カウント期間制御用ＡＮＤ回路３００６の入力の一方は、コンパレータの出力に接続されており、コンパレータ出力がハイレベルの期間のみ、アップダウンカウンタ２０１１のカウントが、アップカウントまたはダウンカウントする。３００７ｂ，３００７ｃは、分周比制御用ＯＲ回路である。
【００３８】
分周比制御用ＯＲ回路３００７ｂは、アップダウンカウンタ２０１１の上位２ビット（Ｑ８、Ｑ９）のどちらかがハイレベルとなった場合にハイレベルとなる。これにより、ＡＤＣＬＫに代わって分周用フリップフロップ３００１ｂの出力を分周用フリップフロップ３００１ｃに供給するよう制御する。分周比制御用ＯＲ回路３００７ｃは、アップダウンカウンタ２０１１の上位３ビット（Ｑ７、Ｑ８、Ｑ９）の何れかがハイレベルとなった場合にハイレベルとなる。これにより、ＡＤＣＬＫに代わって分周用フリップフロップ３００１ｃの出力を分周比制御用ＯＲ回路３０１０ｃに供給するよう制御する。
【００３９】
なお、上位１ビット（Ｑ９）がハイレベルとなった場合、ＡＤＣＬＫに代わって分周用フリップフロップ３００１ａの出力が、分周用フリップフロップ３００１ｂに供給される。３００８ａ〜３００８ｃは、分周比制御用ＡＮＤ回路である。分周比制御用ＡＮＤ回路３００８ａ〜３００８ｃの各々は、図上ですぐ右に位置する分周比制御用フリップフロップにクロックを供給するか否かを制御する。３００９ａ〜３００９ｃは、分周比制御用ＡＮＤ回路である。分周比制御用ＡＮＤ回路３００９ａ〜３００９ｃは、ＡＤＬＣＫを分周比制御用ＯＲ回路３０１０ａ〜３０１０ｃに供給するか否かを制御する。
【００４０】
３０１０ａ〜３０１０ｃは、分周比制御用ＯＲ回路である。分周比制御用ＯＲ回路３０１０ａ〜３００９ｃは、ＡＤＣＬＫまたは分周用フリップフロップ３００１ａ〜３００１ｃの出力を選択的に出力する。
【００４１】
次に本実施例の駆動チャートについて説明する。図４は、本発明の実施の形態１に係るＡＤ変換部の通常出力領域の動作を示すタイミングチャートである。
【００４２】
時刻ｔ１以前で、アップダウンカウンタ２０１１のカウント値は、０より大きい初期値に設定する。ここでは、３２ＬＳＢとする。また、出力信号線２０１５に単位画素２００８のＮ出力を読み出す。時刻ｔ１で、Ｎ出力のカウントをダウンカウントで開始する。コンパレ―タ２００９の出力はハイレベルとなる。時刻ｔ２では、ＲＡＭＰと画素出力の大小関係が逆転し、コンパレータの出力はロウレベルとなる。この結果、初段のカウント用のフリップフロップ３００２ａにカウント用のクロックが供給されなくなり、ダウンカウントを停止する。
【００４３】
時刻ｔ３で、Ｎ出力のカウント期間が終了する。なお、本構成では、アップダウンカウンタ２０１１のカウント値が０を下回ると、カウント用フリップフロップ３００２ａ〜３００２ｊすべてのビットが１になってしまう為、分周部２０１０が分周したクロックをアップダウンカウンタ２０１１に供給する。
【００４４】
上記状態では、所望の分周動作が不能となる。上記のように、カウンタの値が０を下回ると分周部２０１０が正常動作しなくなるため、Ｎ出力のカウント期間は、オフセット量（本実施例では３２カウント）以下に設定する必要がある。
【００４５】
つぎに、時刻ｔ４〜時刻ｔ５の期間で、出力信号線２０１５に単位画素２００８のＳ出力を読み出す。時刻ｔ６では、Ｓ出力のカウントが開始される。この際、Ｄｏｗｎ  ｓｅｌｅｃｔがロウレベルになる事で、アップカウントになる。時刻ｔ７では、アップダウンカウンタ２０１１のカウント値は初期値（３２ＬＳＢ）に戻る。
【００４６】
このように、カウンタ内でＳ−Ｎ動作を行う事で、Ｎ出力の値によらず、入射光量０の黒レベルを常に一定値に保つことが可能となる。更に入射光量０の黒レベルが初期値で一定に保たれることにより、撮像素子間、画素アレイ２００１内の列間、単位画素２００８間のばらつきを相殺できる。
【００４７】
これにより、Ｓ出力−Ｎ出力にあたる、アップダウンカウンタ２０１１のカウント値に対して、常に同じカウント値でクロック変更が行われる。時刻ｔ８では、フリップフロップ３００２ｈの出力Ｑ７がハイレベルとなる。このとき、アップダウンカウンタ２０１１のカウント値は１２８ＬＳＢとなる。この結果、分周比制御用ＯＲ回路３００７ｃの出力がハイレベルとなる。なお、分周比制御用ＯＲ回路３００７ｃはＱ７、Ｑ８、Ｑ９の何れかがハイレベルで、ハイレベルとなる。
【００４８】
この結果、３００９ｂ、３０１０ｂを介して、分周比制御用ＡＮＤ回路３００８ｃからＡＤＣＬＫに相当するクロックが出力される。分周比制御用ＯＲ回路３００７ｃがハイレベルになると、分周比制御用ＡＮＤ回路３００９ｃの出力はロウレベルとなる。この結果、分周比制御用ＯＲ回路３０１０ｃからは、分周用フリップフロップ３００１ｃを介してＡＤＣＬＫを１／２に分周したクロックが出力され、前記分周後のクロックがアップダウンカウンタ２０１１に供給される。以下も同様な原理でクロックの分周を進めてゆく。
【００４９】
本実施例の特徴としては、このようにアップダウンカウンタ２０１１のカウント値をもとに、分周比を決定する事が挙げられる。時刻ｔ９では、フリップフロップ３００２ｉの出力Ｑ８がハイレベルとなる。このとき、カウンタのカウント値は２５６ＬＳＢとなる。
この結果、分周比制御用ＯＲ回路３００７ｂの出力がハイレベルとなる。なお、分周比制御用ＯＲ回路３００７ｂはＱ８、Ｑ９の何れかがハイレベルで、ハイレベルとなる。
【００５０】
この結果、３００９ａ、３０１０ａを介して、分周比制御用ＡＮＤ回路３００８ｂからＡＤＣＬＫに相当するクロックが出力される。分周比制御用ＯＲ回路３００７ｂがハイレベルになると、分周比制御用ＡＮＤ回路３００９ｂの出力はロウレベルとなり、分周比制御用ＯＲ回路３０１０ｂには、分周用フリップフロップ３００１ｂを介してＡＤＣＬＫを１／２  に分周したクロックが供給される。この結果、分周比制御用ＯＲ回路３０１０ｃからはＡＤＣＬＫを１／４に分周したクロックが出力され、前記分周後のクロックがアップダウンカウンタ２０１１に供給される。
【００５１】
時刻ｔ１０では、ＲＡＭＰと画素出力の大小関係が逆転し、コンパレータ２００９の出力はロウレベルとなる。この結果、初段のカウント用のフリップフロップ３００２ａにカウント用のクロックが供給されなくなり、アップカウントを停止する。なお、Ｓ出力の値により、このアップカウントの停止位置は時刻ｔ７〜時刻ｔ１２の間で前後する。画素の出力がさらに大きく、アップダウンカウンタ２０１１のカウントがさらに進んだ場合、時刻ｔ１１で、フリップフロップ３００２ｊの出力Ｑ９がハイレベルとなる。時刻ｔ１１で、アップダウンカウンタ２０１１のカウント値は５１２ＬＳＢとなる。
【００５２】
この結果、分周比制御用ＡＮＤ回路３００８ａからＡＤＣＬＫに相当するクロックが出力される。Ｑ９がハイレベルになると、分周比制御用ＡＮＤ回路３００９ａの出力はロウレベルとなり、分周比制御用ＯＲ回路３０１０ａには、分周用フリップフロップ３００１ａを介して１／２  に分周されたＡＤＣＬＫが供給される。この結果、分周比制御用ＯＲ回路３０１０ｃからはＡＤＣＬＫを１／８に分周したクロックが出力され、前記分周後のクロックがアップダウンカウンタ２０１１に供給される。時刻ｔ１２では、Ｓ出力のカウント期間が終了する。このときのカウント値は、最大値の１０２３ＬＳＢである。
【００５３】
アップダウンカウンタ２０１１のカウント値は、メモリ２０１２に記録され、水平出力線２００６を介して撮像素子から出力される。
【００５４】
図５は、本発明の実施の形態１に係る入射光量と出力信号特性である。図５を用いて、輝度毎に階調性を変える事の定量的な効果と、従来例に比して本実施例がどのような効果があるかを説明する。図５の横軸は、単位画素２００８に入射する光量を正規化したものである。縦軸は、Ｓ出力−Ｎ出力（シグナル成分）である。
【００５５】
ここで、実施例１および実施例２のマーカーは、各曲線の屈曲点を表わしている。画像処理時はＤＳＰ１００７にて、黒レベルのオフセットを除去した状態でＪＰＥＧへの変換を行う。
【００５６】
本実施例では、画像処理時には、撮像素子の出力値から黒レベル分の３２ＬＳＢを減算する。まず、クロック変更を行わない従来の直線では、ある入射光量レンジを表現するために４０９６の階調が必要となる。上記従来の直線に対し、本実施例では１０２４の階調で同じ入射光量レンジを表現できる。本実施例では１０ビットの構成としたが、従来の１２ビット以上の階調性を有したデータを出力する事が出来る。また、分周を開始するカウント値や、分周比は本実施例のパターンに固定されるものではない。
【００５７】
たとえば、より小さなカウント値で分周を開始してもよく、この場合、より少ないビット数で従来同等の階調性を有したデータを出力できる。同様に、より分周比を高める事によっても、より少ないビット数で従来同等の階調性を有したデータを出力できる。逆に、より大きなカウント値で分周を開始する場合や、分周比を低くする場合では、同じ光量レンジに対して、階調性を調節したデータを出力できる。
【００５８】
さらに、クロック変更ポイントのずれたている従来例では、Ｎ出力のばらつきに起因する、撮像素子の個体間や、画素アレイ２００１の列間や、単位画素２００８間でのクロック変更ポイントの補正を、撮像装置側で行う必要があり、撮像装置の構成が複雑になる。
【００５９】
上記ばらつきに対し、本実施例では、黒レベルにオフセットを持たせ、さらにＮ出力をダウンカウント、Ｓ出力をアップカウントとする事で、黒レベルに対するＮ出力のばらつきを打ち消し、クロック周波数の変更ポイントをそろえる事が可能となる。このため、クロック変更ポイントの補正が不要となり。簡易な撮像装置を提供することが可能となる。
【００６０】
なお、以上の構成において、システムの構成要素となる単位デバイスや単位モジュールの組み合わせ方、セットの規模等については、製品化の実情等に基づいて適宜選択することが可能であり、本発明の撮像装置は、種々の変形を幅広く含むものとする。
【００６１】
上記のように、Ｎ出力をダウンカウントでカウントし、Ｓ出力をアップカウントでカウントすることにより、光入力量に対して初期値をそろえる事が可能となる。上記により、ダイナミックレンジ拡大のため、ＡＤ変換中にカウンタのクロック周波数を変化させる撮像装置において、個体ごとの調整が不要な撮像素子及び、撮像装置を提供することが可能となる。
【００６２】
［第２の実施形態］
次に、第２の実施形態について説明する。図６は本発明の実施の形態２に係るカウンタ部２０１１と分周部２０１０の構成例である。ここでは、実施例１との差分のみを説明する。３０１１ｂ、３０１１ｃおよび、３０１２ａ〜３０１２ｃは、ガンマ制御用ＡＮＤ回路である。ガンマ制御用ＡＮＤ回路３０１１ｂ、３０１１ｃおよび、３０１２ａ〜３０１２ｃは、ｇａｍｍａ  ｓｅｌｅｃｔ信号を受けて、分周部２０１０の分周比を制御することでガンマ曲線の形状を変更する。まず、ｇａｍｍａ  ｓｅｌｅｃｔをハイレベルで撮像素子を駆動した場合の分周の挙動を説明する。
【００６３】
分周比制御用ＯＲ回路３００７ｂは、アップダウンカウンタ２０１１の上位２ビット（Ｑ８、Ｑ９）のどちらかがハイレベルとなった場合にハイレベルとなる。これにより、ＡＤＣＬＫに代わって分周用フリップフロップ３００１ｂの出力を分周用フリップフロップ３００１ｃに供給するよう制御する。分周比制御用ＯＲ回路３００７ｃは、アップダウンカウンタ２０１１の上位３ビット（Ｑ７、Ｑ８、Ｑ９）の何れかがハイレベルとなった場合にハイレベルとなる。
【００６４】
これにより、ＡＤＣＬＫに代わって分周用フリップフロップ３００１ｃの出力を分周比制御用ＯＲ回路３０１０ｃに供給するよう制御する。なお、上位１ビット（Ｑ９）がハイレベル（５１２ＬＳＢ以上）となった場合、ＡＤＣＬＫに代わって分周用フリップフロップ３００１ａの出力が分周用フリップフロップ３００１ｂに供給される。
【００６５】
上記のような構成をとることで、ｇａｍｍａ  ｓｅｌｅｃｔがハイレベルの際は、アップダウンカウンタ２０１１の上位３ビット（Ｑ７、Ｑ８、Ｑ９）に対する分周部２０１０の挙動は、実施例１と等しくなる。このため、ｇａｍｍａ  ｓｅｌｅｃｔがハイレベルの際は、実施例１と同様の、１２８ＬＳＢ，２５６ＬＳＢ，５１２ＬＳＢの３カ所で傾きの変化するガンマ曲線を描く。
【００６６】
次に、ｇａｍｍａ  ｓｅｌｅｃｔをロウレベルで撮像素子を駆動した場合の分周の挙動を説明する。分周比制御用ＯＲ回路３００７ｂは、アップダウンカウンタ２０１１の上位１ビット（Ｑ９）がハイレベルとなった場合にハイレベルとなる。
【００６７】
これにより、ＡＤＣＬＫに代わって分周用フリップフロップ３００１ｃの出力を分周比制御用ＯＲ回路３０１０ｃに供給するよう制御する。分周比制御用ＯＲ回路３００７ｃは、アップダウンカウンタ２０１１の上位２ビット（Ｑ８、Ｑ９）の何れかがハイレベルとなった場合にハイレベルとなる。これにより、ＡＤＣＬＫに代わって分周用フリップフロップ３００１ｂの出力を周用フリップフロップ３００１ｃに供給するよう制御する。
【００６８】
この結果、ｇａｍｍａ  ｓｅｌｅｃｔがロウレベルの際は、２５６ＬＳＢと、５１２ＬＳＢの２回のタイミングで分周比の変更が行われ、前記２カ所で傾きの変化するガンマ曲線を描く。
【００６９】
図５に示すように、実施例２では、分周比の変更タイミングを複数種類持つことで、実施例１と同様のガンマ曲線や、実施例１とは異なる形状の、複数種類のガンマ曲線を実現することが可能となる。このように、ｇａｍｍａ  ｓｅｌｅｃｔの与え方と、その際の回路構成で任意のガンマ曲線を実現することが可能となる。
【００７０】
上記により、被写体や撮影シーンに応じたダイナミックレンジの拡大を行うことが可能となる。
【００７１】
なお、以上の構成において、システムの構成要素となる単位デバイスや単位モジュールの組み合わせ方、セットの規模等については、製品化の実情等に基づいて適宜選択することが可能であり、本発明の撮像装置は、種々の変形を幅広く含むものとする。
【００７２】
上記により、ダイナミックレンジ拡大のため、ＡＤ変換中にカウンタのクロック周波数を変化させる撮像装置において、複数種類のガンマ曲線を実現した、個体ごとの調整が不要な撮像素子及び、撮像装置を提供することが可能となる。
【符号の説明】
【００７３】
１００１  光学系、１００２  撮像部、１００４  ＣＰＵ、１００５  ＲＯＭ、
１００６  ＲＡＭ、１００７  ＤＳＰ、１００８  外部インターフェース、
１００９  メモリ媒体、１０１０  メモリ媒体コントローラ、１０１１  操作パネル、
１０１２  ディスプレイ、２００１  画素アレイ、２００２  垂直走査部、
２００３  ＡＤ変換部、２００４  参照電圧生成部、２００５   水平走査部、
２００６  水平出力線、２００７  タイミング制御部、２００８  単位画素、
２００９  コンパレータ、２０１０  分周部、２０１１  アップダウンカウンタ、
２０１２  メモリ、２０１３  ＡＤ変換回路、２０１５  出力信号線、
２０１７  ＡＤ変換部、３００１ａ〜３００１ｃ  分周用フリップフロップ、
３００２ａ〜３００２ｊ  カウント用フリップフロップ、
３００３ａ〜３００３ｉ  ダウンセレクト用ＡＮＤ回路、
３００４ａ〜３００４ｉ  ダウンセレクト用ＡＮＤ回路、
３００５ａ〜３００５ｉ  ＯＲ回路、３００６  カウント期間制御用ＡＮＤ回路、
３００７ｂ，３００７ｃ  分周比制御用ＯＲ回路、
３００８ａ〜３００８ｃ  分周比制御用ＡＮＤ回路、
３００９ａ〜３００９ｃ  分周比制御用ＡＮＤ回路、
３０１０ａ〜３０１０ｃ  分周比制御用ＯＲ回路、
３０１１ｂ，３０１１ｃ  ガンマ制御用ＡＮＤ回路、
３０１２ａ〜３０１２ｃ  ガンマ制御用ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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