(57)【要約】【課題】広範囲な負荷容量を低消費電力で駆動する出力回路および光結合装置を提供する。【解決手段】実施形態に係る出力回路は、基準電位と電源電位との間にドレインソースが接続され、ゲートドレイン間に第１容量素子が接続された第１導電形の第１トランジスタと、前記第１トランジスタと前記基準電位との間にドレインソースが接続され、ゲートドレイン間に第２容量素子が接続された第２導電形の第２トランジスタと、を含む出力部と、前記第２トランジスタのゲート電圧によって前記第２トランジスタがオフすることを検出して、前記第１トランジスタを駆動する第１駆動回路と、前記第１トランジスタのゲート電圧によって前記第１トランジスタがオフすることを検出して、前記第２トランジスタを駆動する第２駆動回路と、を備える。【選択図】図１
2016058769.tif 000002
【特許請求の範囲】
【請求項１】
基準電位と電源電位との間にドレインソースが接続され、ゲートドレイン間に第１容量素子が接続された第１導電形の第１トランジスタと、前記第１トランジスタと前記基準電位との間にドレインソースが接続され、ゲートドレイン間に第２容量素子が接続された第２導電形の第２トランジスタと、を含む出力部と、
前記第２トランジスタのゲート電圧によって前記第２トランジスタがオフすることを検出して、前記第１トランジスタを駆動する第１駆動回路と、
前記第１トランジスタのゲート電圧によって前記第１トランジスタがオフすることを検出して、前記第２トランジスタを駆動する第２駆動回路と、
を備えた出力回路。
【請求項２】
前記第２駆動回路は、前記第１トランジスタのゲート電圧と前記入力信号との論理演算値に基づいて前記第２トランジスタを駆動し、
前記第１駆動回路は、前記第２トランジスタのゲート電圧と前記入力信号との論理演算値に基づいて前記第１トランジスタを駆動する請求項１記載の出力回路。
【請求項３】
前記出力信号の立下りのスルーレートは、前記第１駆動回路から前記第１容量素子を充電する第１充電電流に基づいて設定され、
前記出力信号の立上りのスルーレートは、前記第２駆動回路から前記第２容量素子を充電する第２充電電流に基づいて設定される請求項１または２に記載の出力回路。
【請求項４】
前記第１充電電流は、前記第１駆動回路の出力抵抗により設定され、
前記第２充電電流は、前記第２駆動回路の出力抵抗により設定される請求項３記載の出力回路。
【請求項５】
前記第１および第２駆動回路の出力段は、いずれもＣＭＯＳ出力のインバータであり、
前記第１および第２駆動回路の出力抵抗は、それぞれの前記ＣＭＯＳインバータの第２導電形のトランジスタのオン抵抗である請求項４記載の出力回路。
【請求項６】
前記第１および第２駆動回路の出力抵抗は、それぞれの前記ＣＭＯＳインバータの第２導電形のトランジスタのオン抵抗および前記第２導電形のトランジスタとそれぞれの前記ＣＭＯＳインバータの出力との間に接続された抵抗値との和である請求項５記載の出力回路。
【請求項７】
前記第１駆動回路の出力抵抗の抵抗値は、前記第１トランジスタがターンオフする場合よりも、前記第１トランジスタがターンオンする場合の方が大きく、
前記第２駆動回路の出力抵抗の抵抗値は、前記第２トランジスタがターンオフする場合よりも、前記第２トランジスタがターンオンする場合の方が大きい請求項４〜６のいずれか１項に記載の出力回路。
【請求項８】
前記入力信号を所定の時間だけ遅延させた遅延信号を生成する遅延部をさらに備え、
前記第２駆動回路は、前記遅延信号、前記第１トランジスタのゲート電圧、および前記入力信号の論理演算値に基づいて前記第１トランジスタを駆動する請求項１〜７のいずれか１項に記載の出力回路。
【請求項９】
前記入力信号を所定の時間だけ遅延させた遅延信号を生成する遅延部をさらに備え、
前記第１駆動回路は、前記遅延信号、前記第２トランジスタのゲート電圧、および前記入力信号の論理演算値に基づいて前記第２トランジスタを駆動する請求項１〜７のいずれか１項に記載の出力回路。
【請求項１０】
前記基準電位と前記電源電位との電圧差が所定の電圧差よりも低い場合に、前記出力信号の出力を停止させる低電圧保護部をさらに備える請求項１〜９のいずれか１項に記載の出力回路。
【請求項１１】
発光素子と、
前記発光素子から放出された光を受光し、受光した光信号を電流信号に変換する受光素子と、前記電流信号を電圧信号に変換するトランスインピーダンス増幅器と、を有する光受信回路と、基準電位と電源電位との間にドレインソースが接続され、ゲートドレイン間に第１容量素子が接続された第１導電形の第１トランジスタと、前記第１トランジスタと前記基準電位との間にドレインソースが接続され、ゲートドレイン間に第２容量素子が接続された第２導電形の第１トランジスタと、を含むＣＭＯＳ構成の出力部と、前記第２トランジスタのゲート電圧によって前記第２トランジスタがオフすることを検出して、前記第１トランジスタを駆動する第１駆動回路と、前記第１トランジスタのゲート電圧によって前記第１トランジスタがオフすることを検出して、前記第２トランジスタを駆動する第２駆動回路と、を有する出力回路と、
を備えた光結合装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、出力回路および光結合装置に関する。
【背景技術】
【０００２】
一般に論理回路やアナログ−デジタル回路を混載したミックストシグナル回路においては、さまざまな機能ブロックが含まれる。半導体集積回路装置の高集積化、高機能化にともない、これらの機能ブロック内や機能ブロック間、さらにはシステムを構成する各装置間のデジタルデータを高速かつ低ノイズで伝送することが強く求められおり、低消費電力化の要求も強まっている。さまざまなインタフェースにおいて、高速な信号伝送を低ノイズで実現するために、一定のスルーレートで出力するスルーレート制御出力回路が考案されている。しかしながら、広範囲な負荷容量を低消費電力で駆動することは困難である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２−４０１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明が解決しようとする課題は、広範囲な負荷容量を低消費電力で駆動する出力回路および光結合装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る出力回路は、基準電位と電源電位との間にドレインソースが接続され、ゲートドレイン間に第１容量素子が接続された第１導電形の第１トランジスタと、前記第１トランジスタと前記基準電位との間にドレインソースが接続され、ゲートドレイン間に第２容量素子が接続された第２導電形の第２トランジスタと、を含む出力部と、前記第２トランジスタのゲート電圧によって前記第２トランジスタがオフすることを検出して、前記第１トランジスタを駆動する第１駆動回路と、前記第１トランジスタのゲート電圧によって前記第１トランジスタがオフすることを検出して、前記第２トランジスタを駆動する第２駆動回路と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るスルーレート制御出力回路を例示する回路図である。
【図２】図１のスルーレート制御出力回路の動作を説明するための回路図である。
【図３】図１のスルーレート制御出力回路の動作を説明するための回路図である。
【図４】図１のスルーレート制御出力回路の動作を説明するための動作波形図である。
【図５】図１のスルーレート制御出力回路の動作状態を表す動作波形図である。
【図６】第２の実施形態に係るスルーレート制御出力回路を例示する回路図である。
【図７】図６のスルーレート制御出力回路の動作を説明するための動作波形図である。
【図８】図６のスルーレート制御出力回路の動作状態を表す動作波形図である。
【図９】図６のスルーレート制御出力回路の動作状態を表す動作波形図である。
【図１０】図６のスルーレート制御出力回路の動作状態を表す動作波形図である。
【図１１】図６のスルーレート制御出力回路の動作状態を表す動作波形図である。
【図１２】第３の実施形態に係るスルーレート制御出力回路を例示する回路図である。
【図１３】第４の実施形態に係るスルーレート制御出力回路を例示する回路図である。
【図１４】図１３のスルーレート制御出力回路の動作状態を表す動作波形図である。
【図１５】図１５（ａ）は、第５の実施形態に係る光結合装置を例示するブロック図である。図１５（ｂ）は、第５の実施形態に係る光結合装置の構造を例示する断面図である。
【図１６】第６の実施形態に係る光通信システムを例示するブロック図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
（第１の実施形態）
図１は、第１の実施形態に係るスルーレート制御出力回路を例示する回路図である。
図１に示すように、本実施形態のスルーレート制御出力回路１は、出力部２と、ローサイドトランジスタ駆動部１０と、ハイサイドトランジスタ駆動部１５と、ローサイド監視部２０と、ハイサイド監視部２５と、を備える。スルーレート制御出力回路１は、入力部３０を介して入力信号Ｖｉｎが入力される入力端子４０と、出力部２からスルーレートが制御された出力信号Ｖｏｕｔの波形を出力する出力端子４１と、をさらに備える。スルーレート制御出力回路１は、電源端子４５と、接地端子４６と、の間に接続される。接地端子４６は、スルーレート制御出力回路１が接続される電位のうちもっとも低い電位に接続される端子であり、典型的には０Ｖに接続される。電源端子４５は、スルーレート制御出力回路１が接続される電位のうちもっとも高い電位に接続される端子であり、たとえば、５Ｖに接続される。
【０００８】
出力部２は、ＮチャネルＭＯＳＦＥＴ３と、ＰチャネルＭＯＳＦＥＴ４と、を含む。ＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４のドレイン端子は、互いに接続される。ＮチャネルＭＯＳＦＥＴ３のソース端子は、接地端子４６に接続され、ＰチャネルＭＯＳＦＥＴ４のソース端子は、電源端子４５に接続される。ＮチャネルＭＯＳＦＥＴ３とＰチャネルＭＯＳＦＥＴ４とを含む出力部２は、ＣＭＯＳ型の出力回路を構成する。ＮチャネルＭＯＳＦＥＴ３のゲートドレイン間には、キャパシタ５が接続される。ＰチャネルＭＯＳＦＥＴ４のゲートドレイン間には、キャパシタ６が接続される。これらのキャパシタ５，６は、ＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４それぞれのミラー容量を形成し、ＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４それぞれのターンオン時間およびターンオフ時間を決定する。ＰチャネルＭＯＳＦＥＴ４がターンオンする期間では、出力信号Ｖｏｕｔは、ほぼ一定の傾きで立ち下がる。ＮチャネルＭＯＳＦＥＴ３がターンオンする期間では、出力信号Ｖｏｕｔは、ほぼ一定の傾きで立ち下がる。したがって、スルーレート制御出力回路１の立上り時および立下り時のスルーレートＳＲｒ，ＳＲｆは、それぞれほぼ一定となる。なお、ＮチャネルＭＯＳＦＥＴ３は、ＰチャネルＭＯＳＦＥＴ４に対して低電位側に接続されるのでローサイドトランジスタともいう。ＰチャネルＭＯＳＦＥＴ４は、ＮチャネルＭＯＳＦＥＴ３に対して高電位側に接続されるのでハイサイドトランジスタともいう。
【０００９】
ローサイドトランジスタ駆動部１０は、ＮチャネルＭＯＳＦＥＴ１１と、ＰチャネルＭＯＳＦＥＴ１２と、速度調整抵抗１３と、を含む。ＰチャネルＭＯＳＦＥＴ１２、速度調整抵抗１３、およびＮチャネルＭＯＳＦＥＴ１１は、電源端子４５と接地端子４６との間で、この順で直列に接続されている。速度調整抵抗１３とＮチャネルＭＯＳＦＥＴ１１とが接続されたノードは、出力部２のＮチャネルＭＯＳＦＥＴ３のゲート端子に接続される。ＮチャネルＭＯＳＦＥＴ１１およびＰチャネルＭＯＳＦＥＴ１２のそれぞれのゲート端子は、互いに接続されて、後述するハイサイド監視部２５の出力に接続されている。ローサイドトランジスタ駆動部１０は、ハイサイド監視部２５の出力にしたがって出力部のＮチャネルＭＯＳＦＥＴ３を駆動する。ＮチャネルＭＯＳＦＥＴ３がターンオンした場合に形成される経路に、速度調整抵抗１３が挿入されているため、ＮチャネルＭＯＳＦＥＴ３のターンオンに要する時間は、ターンオフ時間よりも長くなる。速度調整抵抗１３の値が大きいほど、ＮチャネルＭＯＳＦＥＴ３のターンオン時間は長くなる。
【００１０】
ハイサイドトランジスタ駆動部１５は、ＮチャネルＭＯＳＦＥＴ１６と、速度調整抵抗１７と、ＰチャネルＭＯＳＦＥＴ１８と、を含む。ＰチャネルＭＯＳＦＥＴ１８、速度調整抵抗１７、およびＮチャネルＭＯＳＦＥＴ１６は、電源端子４５と接地端子４６との間で、この順で直列に接続されている。ＰチャネルＭＯＳＦＥＴ１８と速度調整抵抗１７とが接続されたノードは、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート端子に接続される。ＮチャネルＭＯＳＦＥＴ１６およびＰチャネルＭＯＳＦＥＴ１８のそれぞれのゲート端子は、互いに接続されて、後述するローサイド監視部２０の出力に接続されている。ハイサイドトランジスタ駆動部１５は、ローサイド監視部２０の出力にしたがって出力部２のＰチャネルＭＯＳＦＥＴ４を駆動する。ＰチャネルＭＯＳＦＥＴ４がターンオンする経路に、速度調整抵抗１７が挿入されているため、ＰチャネルＭＯＳＦＥＴ４のターンオンに要する時間は、ターンオフの時間よりも長くなる。速度調整抵抗１７の値が大きいほど、ＰチャネルＭＯＳＦＥＴ４のターンオン時間は長くなる。
【００１１】
このように、本実施形態のスルーレート制御出力回路１では、ＣＭＯＳ構成の出力部２のＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４は、それぞれ別々の駆動回路で駆動される。また、本実施形態のスルーレート制御出力回路１では、ローサイドトランジスタ駆動部１０およびハイサイドトランジスタ駆動部１５は、駆動する対象のＭＯＳＦＥＴがターンオン時間よりもターンオフ時間の方が短くなるように出力抵抗が設定されている。
【００１２】
ローサイド監視部２０は、インバータ２１，２３と、ＮＡＮＤ２２と、を含む。ＮＡＮＤ２２には、入力端子４０からの入力信号Ｖｉｎと、インバータ２１を介してＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａと、が入力される。ＮＡＮＤ２２の出力は、ハイサイドトランジスタ駆動部１５に接続され、ハイサイドトランジスタ駆動部１５を介して出力部２のＰチャネルＭＯＳＦＥＴ４を駆動する。
【００１３】
ハイサイド監視部２５は、ＮＡＮＤ２６と、インバータ２７，２８と、を含む。ＮＡＮＤ２６には、入力信号Ｖｉｎの反転信号と、ＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａとが入力される。ＮＡＮＤ２６の出力は、２つのインバータ２７，２８を介してローサイドトランジスタ駆動部１０に接続され、ローサイドトランジスタ駆動部１０を介して、出力部２のＮチャネルＭＯＳＦＥＴ３を駆動する。
【００１４】
ローサイド監視部２０のＮＡＮＤ２２は、ローサイドトランジスタであるＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａがローレベルになることを監視する。ＮＡＮＤ２２は、ゲート電圧Ｖｎｇａがローレベルであると判断すると、ハイサイドトランジスタ駆動部１５を駆動してＰチャネルＭＯＳＦＥＴ４をターンオンする信号を出力する。ゲート電圧Ｖｎｇａがローレベルであることを検出するしきい値は、ＮＡＮＤ２２の入力しきい値電圧であり、たとえば（１／２）×電源電圧である。
【００１５】
ハイサイド監視部２５のＮＡＮＤ２６は、ハイサイドトランジスタであるＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａがハイレベルになることを監視する。ＮＡＮＤ２６は、ゲート電圧Ｖｐｇａがハイレベルであると判断すると、ローサイドトランジスタ駆動部１０を駆動してＮチャネルＭＯＳＦＥＴ３をターンオンする信号を出力する。ゲート電圧Ｖｐｇａがハイレベルであることを検出するしきい値は、ＮＡＮＤ２６の入力しきい値電圧であり、たとえば（１／２）×電源電圧である。
【００１６】
なお、ＮＡＮＤ２２，２６による論理レベルのしきい値は、ＮＡＮＤ２２，２６の前後の論理ゲート、たとえばインバータ２３，２７等のしきい値を変更することによっても設定することができる。
【００１７】
このように、本実施形態のスルーレート制御出力回路１では、ＣＭＯＳ構成の出力部２のＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４のそれぞれのターンオフは、これらのゲート電圧Ｖｎｇａ，Ｖｐｇａのレベルを検出することによって監視される。
【００１８】
入力部３０は、入力端子４０から入力された入力信号Ｖｉｎを、上述したローサイドトランジスタ駆動部１０およびハイサイドトランジスタ駆動部１５に、インバータ３１，３２をそれぞれ介して分配する。ローサイドトランジスタ駆動部１０とハイサイドトランジスタ駆動部１５とは、反転した論理で動作するため、いずれかの分配経路にインバータ３３が挿入される。
【００１９】
次に、本実施形態のスルーレート制御出力回路１の動作について説明する。
図２および図３は、出力信号Ｖｏｕｔの立上り時および立下り時のスルーレートＳＲｒ，ＳＲｆがそれぞれほぼ一定となる動作をするためのシーケンスをそれぞれ示している。
図４は、本実施形態のスルーレート制御出力回路１の入力信号Ｖｉｎ、ＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａ、ＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａ、および出力信号Ｖｏｕｔの動作波形の例を同じ時間軸で模式的に示している。図４の最上段の図は、スルーレート制御出力回路１の入力端子４０に入力される入力信号Ｖｉｎの動作波形である。この例においては、入力信号Ｖｉｎは、ローレベルが０Ｖであり、ハイレベルが５Ｖのデジタル信号である。図４の２段目の図は、ＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａの動作波形である。図４の３段目の図は、ＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａの動作波形である。図４の最下段の図は、出力端子４１から出力される出力信号Ｖｏｕｔの動作波形である。
【００２０】
まず出力信号Ｖｏｕｔの立上り時の動作のシーケンスについて説明する。
図２および図４に示すように、（１）時刻ｔ０において、入力端子４０にローレベルからハイレベルに遷移する入力信号Ｖｉｎが入力されると、（２）ローサイドトランジスタ駆動部１０には、ローレベルからハイレベルに遷移する信号が入力される。（３）この信号によって、ローサイドトランジスタ駆動部１０のＮチャネルＭＯＳＦＥＴ１１がターンオンする。（４）ローサイドトランジスタ駆動部１０のＮチャネルＭＯＳＦＥＴ１１は、出力部２のＮチャネルＭＯＳＦＥＴ３のゲートソース間容量およびミラー容量（以下、単にゲート容量ともいう。）に蓄積された電荷を引き抜くので、ＮチャネルＭＯＳＦＥＴ３はターンオフする。このとき、ＮチャネルＭＯＳＦＥＴ３のゲート容量に蓄積された電荷は、ローサイドトランジスタ駆動部１０のＮチャネルＭＯＳＦＥＴ１１のオン抵抗を介して放電されるので、出力部２のＮチャネルＭＯＳＦＥＴ３は急速にターンオフする。
【００２１】
（５）一方、入力端子４０から入力された入力信号Ｖｉｎは、ローサイド監視部２０を介してハイサイドトランジスタ駆動部１５に入力される。ハイサイドトランジスタ駆動部１５に入力される信号は、ローレベルからハイレベルに遷移する。（６）ハイサイドトランジスタ駆動部１５のＮチャネルＭＯＳＦＥＴ１６は、ターンオンして出力部２のＰチャネルＭＯＳＦＥＴ４のゲート容量を充電し、ＰチャネルＭＯＳＦＥＴ４をターンオンさせる。このとき、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート容量は、ハイサイドトランジスタ駆動部１５のＮチャネルＭＯＳＦＥＴ１６のオン抵抗および速度調整抵抗１７を介して充電される。ＮチャネルＭＯＳＦＥＴ１６のオン抵抗および速度調整抵抗１７の合計値は、ローサイドトランジスタ駆動部１０のＮチャネルＭＯＳＦＥＴ１１のオン抵抗よりも十分大きい値に設定されている。
【００２２】
（１）から（４）までのシーケンスは、ＮチャネルＭＯＳＦＥＴ３がターンオフするシーケンスであり、（５）から（６）までのシーケンスは、ＰチャネルＭＯＳＦＥＴ４がターンオンするシーケンスである。説明したように、ローサイド監視部２０がＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａのレベルを監視し、ＮチャネルＭＯＳＦＥＴ３のターンオフを検出する。ゲート電圧Ｖｎｇａがローレベルになることを検出して、ＰチャネルＭＯＳＦＥＴはターンオンする。さらに、ＮチャネルＭＯＳＦＥＴ３のターンオフの場合には、ローサイドトランジスタ駆動部１０の出力抵抗は、小さく設定されている。ＰチャネルＭＯＳＦＥＴ４のターンオンの場合には、ハイサイドトランジスタ駆動部１５の出力抵抗は、大きく設定されている。したがって、ＮチャネルＭＯＳＦＥＴ３は急速にターンオフし、そのターンオフを待つように、ＰチャネルＭＯＳＦＥＴ４がターンオンする。
【００２３】
このようにして、ＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４は、出力信号Ｖｏｕｔの立上り時において、同時オンすることが防止される。また、ＮＡＮＤ２２，２６等の論理ゲートや回路内配置されたその他のトランジスタ等は、それぞれ固有の立上り時間、立下り時間、あるいは伝搬遅延時間を有している。そのため、ＮチャネルＭＯＳＦＥＴ３のターンオフを検出してから、ＰチャネルＭＯＳＦＥＴ４をターンオンさせるまでの遅延時間を生ずる。したがって、出力信号Ｖｏｕｔの立上り時のシーケンスでは、ＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４のいずれもがオフするデッドタイム期間を有する。
【００２４】
次に出力信号Ｖｏｕｔの立下り時の動作のシーケンスについて説明する。
図３および図４に示すように、（７）時刻ｔ２において、入力端子４０にハイレベルからローレベルに遷移する入力信号Ｖｉｎが入力されると、（８）ハイサイドトランジスタ駆動部１５には、ハイレベルからローレベルに遷移する信号が入力される。（９）この信号によって、ハイサイドトランジスタ駆動部１５のＰチャネルＭＯＳＦＥＴ１８がターンオンして、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート容量に蓄積されている電荷を引き抜く。（１０）ゲート容量に蓄積されていた電荷が引き抜かれるので、ＰチャネルＭＯＳＦＥＴ４はターンオフする。このとき、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート容量に蓄積されている電荷は、ハイサイドトランジスタ駆動部１５のＰチャネルＭＯＳＦＥＴ１８を介して放電されるので、出力部２のＰチャネルＭＯＳＦＥＴ４は急速にターンオフする。
【００２５】
（１１）一方、入力端子４０から入力された入力信号Ｖｉｎは、ハイサイド監視部２５を介してローサイドトランジスタ駆動部１０に入力される。ローサイドトランジスタ駆動部１０に入力される信号は、ハイレベルからローレベルに遷移する。（１２）ローサイドトランジスタ駆動部１０のＰチャネルＭＯＳＦＥＴ１２は、ターンオンして出力部２のＮチャネルＭＯＳＦＥＴ３のゲート容量を充電して、ＮチャネルＭＯＳＦＥＴ３をターンオンさせる。このとき、出力部２のＮチャネルＭＯＳＦＥＴ３のゲート容量は、ローサイドトランジスタ駆動部１０のＰチャネルＭＯＳＦＥＴ１２および速度調整抵抗１３を介して充電される。ＰチャネルＭＯＳＦＥＴ１２のオン抵抗および速度調整抵抗１３の合計値は、ハイサイドトランジスタ駆動部１５のＰチャネルＭＯＳＦＥＴ１８のオン抵抗よりも十分大きい値に設定されている。
【００２６】
（７）から（１０）までのシーケンスはＰチャネルＭＯＳＦＥＴ４がターンオフするシーケンスであり、（１１）から（１２）までのシーケンスは、ＮチャネルＭＯＳＦＥＴ３がターンオンするシーケンスである。説明したように、ハイサイド監視部２５がＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａのレベルを監視し、ＰチャネルＭＯＳＦＥＴ４のターンオフを検出する。ゲート電圧Ｖｐｇａがハイレベルになることを検出して、ＮチャネルＭＯＳＦＥＴ３はターンオンする。
【００２７】
このようにして、ＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４は、出力信号Ｖｏｕｔの立下り時において、同時オンすることが防止される。また、立上り時の場合と同様に、論理ゲート等の伝搬遅延時間等によって、ＰチャネルＭＯＳＦＥＴ４のターンオフを検出してから、ＮチャネルＭＯＳＦＥＴ３をターンオンさせるまでの遅延時間を生ずる。したがって、出力信号Ｖｏｕｔの立下り時のシーケンスにおいても、ＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４のいずれもがオフするデッドタイム期間を有する。
【００２８】
本実施形態のスルーレート制御出力回路１では、出力部２を構成するＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４それぞれのゲート端子の駆動電圧を監視することによって出力部２の同時オンを防止している。出力端子４１の電圧を検出して出力部２の動作状態を監視する場合に比べて、スイッチングノイズ等の影響を受けにくいため、より正確に一方のＭＯＳＦＥＴのターンオフのタイミングを検出することができる。そのため、より正確に出力部２のＭＯＳＦＥＴの同時オンを防止して、低消費電力化を実現することができる。また、出力端子４１の電圧を検出して出力部２の動作状態を監視する場合のように出力部２のスイッチングノイズ等を回避する必要がない。そのため、スルーレート制御出力回路１では、回路のレイアウトや幅広の配線を用いることなく、出力部２の同時オンを防止して低消費電力化を実現することができる。
【００２９】
次に、立上り時のスルーレートＳＲｒの設定について説明する。
出力部２のＰチャネルＭＯＳＦＥＴ４のゲート容量をＣｉｓｓ（Ｐ）、ミラー容量をＣｍ（Ｐ）、およびゲートソース間容量をＣｇｓ（Ｐ）とすると、Ｃｉｓｓ（Ｐ）は以下のように表される。
Ｃｉｓｓ（Ｐ）＝Ｃｍ（Ｐ）＋Ｃｇｓ（Ｐ）
【００３０】
ＰチャネルＭＯＳＦＥＴ４のゲインをＡ（Ｐ）とすると、Ｃｍ（Ｐ）は、以下のように表される。
Ｃｍ（Ｐ）＝（１＋Ａ（Ｐ））・Ｃｇｒ（Ｐ）
【００３１】
したがって、
Ｃｉｓｓ（Ｐ）＝（１＋Ａ（Ｐ））・Ｃｇｒ（Ｐ）＋Ｃｇｓ（Ｐ）        式（１）
【００３２】
たとえば、デザインルール０．６μｍの典型的なＣＭＯＳプロセスで、適切なサイズのトランジスタを考えた場合には、Ａ（Ｐ）≒６である。ＰチャネルＭＯＳＦＥＴ４のゲートドレイン間に接続するキャパシタ６の静電容量値Ｃｇｒ（Ｐ）を２ｐＦとし、ゲートソース間寄生容量Ｃｇｓを１．２ｐＦとすると、式（１）より、Ｃｉｓｓ（Ｐ）＝１５．２ｐＦとなる。
【００３３】
ＰチャネルＭＯＳＦＥＴ４のゲート容量Ｃｉｓｓ（Ｐ）を充電する充電電流をＩｃｈ（Ｐ）とすると、充電電流Ｉｃｈ（Ｐ）は以下のように求められる。
Ｉｃｈ（Ｐ）≒Ｃｉｓｓ（Ｐ）・ｄＶｏｕｔ／ｄｔ
【００３４】
ここで、所望のＳＲｒを、たとえば最大５Ｖ／６ｎｓとすると、
Ｉｃｈ（Ｐ）≒１５．２ｐＦ×５Ｖ／６ｎｓ＝１２．７ｍＡ
となる。
【００３５】
速度調整抵抗１７の抵抗値をたとえば１ｋΩとすると、Ｖｄｄ／（Ｒｏｎ１６＋１ｋΩ）≒５Ｖ／１ｋΩ＝５ｍＡとなり、Ｉｃｈ（Ｐ）に比べて十分に小さい値となるので、速度調整抵抗１７を介した電流は、定電流と考えることができる。
【００３６】
このように、ＮチャネルＭＯＳＦＥＴ１６のオン抵抗および速度調整抵抗１７の抵抗値の合計を十分大きく設定することによって、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート容量Ｃｉｓｓ（Ｐ）は、ほぼ定電流で充電されるようになる。ゲート容量Ｃｉｓｓ（Ｐ）をほぼ定電流で充電している期間では、ＰチャネルＭＯＳＦＥＴ４のゲートソース間電圧Ｖｐｇａは、ほぼ一定の電圧となり、ドレインソース間電圧は、ほぼ一定の傾きで上昇する。
【００３７】
スルーレート制御出力回路１の出力端子４１には、負荷容量４３が接続される。そこで、負荷容量４３とスルーレートＳＲｒとの関係について検討する。
上述の典型的なプロセスで設計されたトランジスタでは、出力部２のＮチャネルＭＯＳＦＥＴ３のオン抵抗Ｒｏｎ（Ｐ）は約５０Ωである。出力端子４１に接続される負荷容量４３の静電容量値をＣＬ＝１０ｐＦとすると、Ｒｏｎ（Ｐ）とＣＬとからなる時定数τ（Ｐ）は、以下のようになる。
τ（Ｐ）＝Ｒｏｎ（Ｐ）・ＣＬ＝５０Ω×１０ｐＦ＝０．５ｎｓ
【００３８】
時定数τ（Ｐ）は、５Ｖ×０．６３＝３．１５Ｖ上昇するのに、０．５ｎｓを要することを表すので、この場合のスルーレートは、３．１５Ｖ／０．５ｎｓ＝６．３Ｖ／ｎｓとなる。一方、上述で求めたＳＲｒに基づく立上り時間は、ＳＲｒが５Ｖ上昇するのに６ｎｓを要することから、ＳＲｒ＝５Ｖ／６ｎｓ＝０．４８Ｖ／ｎｓとなり、τ（Ｐ）に比して十分長い時間となる。したがって、出力端子４１に負荷容量４３を接続した場合には、スルーレートＳＲｒは、ＰチャネルＭＯＳＦＥＴ４のゲート容量Ｃｉｓｓ（Ｐ）を充電する時間によってほとんど決定される。
【００３９】
以上より、出力部２の立上り時間は、負荷容量ＣＬではなく、ＰチャネルＭＯＳＦＥＴ４のゲート容量Ｃｉｓｓ（Ｐ）によって決定され、ゲート容量Ｃｉｓｓ（Ｐ）は、ゲートドレイン間の容量に基づくミラー容量によってほとんど決定される。また、ゲート容量Ｃｉｓｓ（Ｐ）を定電流で充電するために、出力部２の立上りは、ほぼ一定のスルーレートＳＲｒとなる。
【００４０】
図４に示すように、立上り時のスルーレートＳＲｒは、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート容量の充電が完了するまでの時刻ｔ１までの期間で決定され、この期間においてほぼ一定の値を示す。スルーレートＳＲｒは、ＰチャネルＭＯＳＦＥＴ４のゲート容量Ｃｉｓｓ（Ｐ）を充電する経路を構成するハイサイドトランジスタ駆動部１５のＮチャネルＭＯＳＦＥＴ１６のオン抵抗および速度調整抵抗１７の合計の抵抗値Ｒｏｎ（Ｐ）を調整することによって設定することができる。また、スルーレートＳＲｒは、ＰチャネルＭＯＳＦＥＴ４のゲート容量Ｃｉｓｓ（Ｐ）を調整することによっても設定することができ、抵抗値Ｒｏｎ（Ｐ）を合わせて調整して設定することもできる。
【００４１】
立上り時のスルーレートＳＲｒの場合と同様に、立下り時のスルーレートＳＲｆに関しても、出力部２のＮチャネルＭＯＳＦＥＴ３のゲート容量をＣｉｓｓ（Ｎ）、ミラー容量をＣｍ（Ｎ）、およびゲートソース間容量をＣｇｓ（Ｎ）とすると、Ｃｉｓｓ（Ｎ）は以下のように表される。
Ｃｉｓｓ（Ｎ）＝Ｃｍ（Ｎ）＋Ｃｇｓ（Ｎ）
【００４２】
ＮチャネルＭＯＳＦＥＴ３のゲインをＡ（Ｎ）とすると、Ｃｍ（Ｎ）は、以下のように表される。
Ｃｍ（Ｎ）＝（１＋Ａ（Ｎ））・Ｃｇｓ（Ｎ）
Ｃｉｓｓ（Ｎ）＝（１＋Ａ（Ｎ））・Ｃｇｒ（Ｎ）＋Ｃｇｓ（Ｎ）        式（２）
式（２）のようなゲート容量を定電流で充電することによって、出力端子４１に接続される負荷容量４３（ＣＬ）によらず、ほぼ一定のスルーレートＳＲｆで出力信号を立ち下げることができる。
【００４３】
Ｐチャネルの場合と同様に０．６μｍルールで作成された典型的なトランジスタの場合には、Ａ（Ｎ）≒７である。ＮチャネルＭＯＳＦＥＴ３のゲートドレイン間に接続するキャパシタ５の静電容量値Ｃｇｒ（Ｎ）を１ｐＦとし、ゲートソース間寄生容量Ｃｇｓを０．６ｐＦとすると、式（２）よりＣｉｓｓ（Ｎ）＝８．６ｐＦとなる。ここで、所望のＳＲｆを立上り時と同様に、たとえば最大５Ｖ／６ｎｓとすると、以下のようになる。
Ｉｃｈ（Ｎ）≒Ｃｉｓｓ（Ｎ）・ＳＲｆ＝８．６ｐＦ×５Ｖ／６ｎｓ＝７．２ｍＡ
速度調整抵抗１３の抵抗値をたとえば２ｋΩとすると、Ｖｄｄ／（Ｒｏｎ１３＋２ｋΩ）≒５Ｖ／２ｋΩ＝２．５ｍＡとなり、Ｉｃｈ（Ｎ）に比べて十分小さく、速度調整抵抗１３を介した電流は、定電流と考えることができる。
【００４４】
このように、出力の立上りの場合と同様に、ＰチャネルＭＯＳＦＥＴ１２のオン抵抗および速度調整抵抗１３の合計の抵抗値を十分大きく設定することによって、出力部２のＮチャネルＭＯＳＦＥＴ３のゲート容量Ｃｉｓｓ（Ｎ）を定電流で充電することができる。ＮチャネルＭＯＳＦＥＴ３のゲート容量Ｃｉｓｓ（Ｎ）を定電流で充電することによって、出力信号の立下りのスルーレートＳＲｆをほぼ一定の値とすることができる。スルーレートＳＲｆは、ローサイドトランジスタ駆動部１０のＰチャネルＭＯＳＦＥＴ１２のオン抵抗および速度調整抵抗１３の合計の抵抗値を調整することによって設定することができる。また、スルーレートＳＲｆは、ゲートドレイン間のキャパシタ５の容量値によって、ＮチャネルＭＯＳＦＥＴ３のゲート容量Ｃｉｓｓ（Ｎ）を調整することができ、ローサイドトランジスタ駆動部１０の出力抵抗値とともに、調整して設定することもできる。
【００４５】
このようにして、本実施形態のスルーレート制御出力回路１では、出力信号Ｖｏｕｔの立上り時および立下り時のスルーレートＳＲｒ，ＳＲｆをそれぞれ容易に設定することができる。出力部２のＭＯＳＦＥＴの入力容量Ｃｉｓｓを、負荷容量ＣＬと同程度の値に設定することによって、負荷容量ＣＬによらずほぼ一定のスルーレートを有する出力信号Ｖｏｕｔを得ることができる。また、本実施形態のスルーレート制御出力回路１では、スルーレートを立上り時と立下り時とで別々に設定することができる。したがって、出力端子４１に接続する負荷や負荷に接続される配線の配線長等によって発生する寄生インダクタンスに応じてスルーレートを設定することができ、より高い汎用性を有するインタフェース回路を構成することができる。また、スルーレート制御出力回路１では、出力部２のＭＯＳＦＥＴのゲート容量Ｃｉｓｓを充電するのに、抵抗素子や駆動用のＭＯＳＦＥＴのオン抵抗を用いているので、定電流回路を用いて駆動した場合に比べて消費電力を小さくすることができる。また、スルーレート制御出力回路１では、ローサイド監視部２０およびハイサイド監視部２５が、出力部２の一方ＭＯＳＦＥＴのターンオフを検出してから他方のＭＯＳＦＥＴのターンオンを開始し、かつ、ターンオンするＭＯＳＦＥＴが一定のスルーレートで立ち上るので、出力部２における同時オンの発生がほとんど抑制される。したがって、本実施形態のスルーレート制御出力回路１では、低消費電力化が実現される。
【００４６】
図５は、負荷容量４３の容量値を１０ｐＦから４０ｐＦに１０ｐＦずつ変化させた場合の各部の動作波形であり、上述計算で用いた典型的な０．６μｍルールの製造プロセスで、Ａ（Ｐ）＝６、Ｃｇｒ（Ｐ）＝２ｐＦ、速度調整抵抗１３の抵抗値＝１ｋΩ、Ａ（Ｎ）＝７、Ｃｇｒ（Ｎ）＝１ｐＦ、速度調整抵抗１７の抵抗値＝１ｋΩとした場合の動作波形である。図５の最上段から最下段の波形図は、図４の最上段から最下段の波形図にそれぞれ対応する。図５の２段目の図および３段目の図に示すように、負荷容量４３を変化させると、ミラー容量を示す平坦な部分の電圧値が変化するが、時間軸における変化はない。そのため、出力信号Ｖｏｕｔの立上りおよび立下りのスルーレートＳＲｒ，ＳＲｆは、ほとんど一定の値を示している。
【００４７】
（第２の実施形態）
図６は、第２の実施形態に係るスルーレート制御出力回路を例示する回路図である。
図７は、図６のスルーレート制御出力回路の動作を説明するための動作波形図である。
第２の実施形態のスルーレート制御出力回路は、第１の実施形態のスルーレート制御出力回路に対して、出力部２のＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４の同時オンを防止するデッドタイムをより積極的に設定する点で相違する。以下では、第１の実施形態のスルーレート制御出力回路１と同じ回路要素および接続については、同じ符号を付して詳細な説明は省略する。
【００４８】
本実施形態のスルーレート制御出力回路１ａは、出力部２と、ローサイドトランジスタ駆動部１０と、ハイサイドトランジスタ駆動部１５と、ローサイド監視部２０ａと、ハイサイド監視部２５ａと、入力部３０ａと、を備える。ローサイド監視部２０ａ、ハイサイド監視部２５ａ、および入力部３０ａは、第１の実施形態のスルーレート制御出力回路１のものと相違しており、他の部分はほぼ同じである。
【００４９】
ローサイド監視部２０ａは、３入力のＮＡＮＤ２２ａと、インバータ２１，２３と、を含む。３入力のＮＡＮＤ２２ａの入力の１つには、出力部２のＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａが入力される。２つめの入力には、入力信号Ｖｉｎが入力される。３つめの入力には、遅延信号生成部３５の出力が入力される。
【００５０】
ハイサイド監視部２５ａは、ＮＡＮＤ２６ａと、２入力のＮＯＲ２９と、インバータ２７と、を含む。ＮＡＮＤ２６ａには、入力信号Ｖｉｎと、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａとが入力される。２入力のＮＯＲ２９の入力の１つ目には、ＮＡＮＤ２６ａの出力が接続され、他の入力には、遅延信号生成部３５の出力が接続される。
【００５１】
遅延信号生成部３５は、入力信号Ｖｉｎに接続され、入力信号Ｖｉｎから遅延した信号波形を生成する。遅延信号生成部３５は、立上り時および立下り時に同一の遅延時間を生成するようにしてもよく、それぞれ異なる遅延時間を生成するようにしてもよい。遅延信号生成部３５は、たとえばキャパシタと抵抗からなる時定数回路やディレイライン、タイマ回路等のアナログ技術を用いたものでもよく、分周器等デジタル技術を用いたものでもよい。また、内部で遅延時間を固定にしてもよく、外付け部品や可変電源等に接続して遅延時間を可変できるようにしてもよい。
【００５２】
立上り時のデッドタイムＤＴ１は、遅延信号生成部３５の立上り時の遅延時間ＤＬＹ１によって設定される。立上り時のデッドタイムＤＴ１は、出力部２のＰチャネルＭＯＳＦＥＴ４がターンオフし、その後、ＮチャネルＭＯＳＦＥＴ３がターンオンを開始するまでの期間として規定される。立下り時のデッドタイムＤＴ２は、出力部２のＮチャネルＭＯＳＦＥＴ３がターンオフし、その後、ＰチャネルＭＯＳＦＥＴ４がターンオンを開始するまでの期間で規定される。
【００５３】
図７では、デッドタイム生成のシーケンスを示すために、各部の電圧の動作波形を模式的に示している。図７の最上段の図は、入力信号Ｖｉｎの動作波形である。図７の２段目の図は、遅延信号生成部３５が出力する遅延信号ＶＤＬＹの動作波形である。図７の３段目の図は、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａの動作波形であり、ＰチャネルＭＯＳＦＥＴ４は、ゲート電圧Ｖｐｇａがハイレベルでオフし、ローレベルでオンすることを示している。図７の４段目の図は、出力部２のＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａの動作波形であり、ＮチャネルＭＯＳＦＥＴ３は、Ｖｎｇａがハイレベルでオンし、ローレベルでオフすることを示している。図７の最下段の図は、出力信号Ｖｏｕｔの動作波形である。なお、図７のＶｐｇａおよびＶｎｇａの動作波形については、ハイレベルおよびローレベルの論理レベルのみを示すために、図６のＡ点（Ｖｐｇａの論理を示す）およびＢ点（Ｖｎｇａの論理を示す）の電圧ＶＡ，ＶＢの波形を示している。以降、動作波形を示す場合には特に断らない限り、ＶｐｇａおよびＶｎｇａの動作波形は、それぞれＡ点およびＢ点に相当する箇所の電圧ＶＡ，ＶＢの波形である。
【００５４】
図７に示すように、時刻ｔ０において、入力端子４０から入力信号Ｖｉｎが遅延信号生成部３５に入力されると、遅延信号生成部３５は、入力電圧Ｖｉｎの立上りを検出して、時刻ｔ１’において立ち上る遅延信号ＶＤＬＹを出力する。
【００５５】
ハイサイド監視部２５ａのＮＯＲ２９には、入力信号Ｖｉｎおよび遅延信号ＶＤＬＹがそれぞれ入力される。入力信号Ｖｉｎは、ＮＡＮＤ２６ａを介して入力されるが、ＮＡＮＤ２６ａの他方の入力は、ＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａが入力されているので、時刻ｔ０においては、ハイレベルが入力される。ＮＯＲ２９は、入力信号Ｖｉｎと、遅延信号ＶＤＬＹとの論理和の反転を出力するので、時刻ｔ０においては、ハイレベルを出力する。ローサイド監視部２０は、ＮＯＲ２９の出力をインバータ２７を介して反転して出力し、ローサイドトランジスタ駆動部１０のＮチャネルＭＯＳＦＥＴをオンさせて、出力部２のＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａ（ＶＢ）をローレベルにする。出力部２のＮチャネルＭＯＳＦＥＴ３は、時刻ｔ０においてターンオフを開始する。
【００５６】
ローサイド監視部２０ａのＮＡＮＤ２２ａには、入力信号Ｖｉｎ、遅延信号ＶＤＬＹおよびＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａがそれぞれ入力される。ローサイド監視部２０ａは、これらの信号の論理積の反転を出力するので、ローサイド監視部２０ａの出力は、時刻ｔ１’において論理レベルが反転する。そのため、ハイサイドトランジスタ駆動部１５は、時刻ｔ１’において、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａをローレベルにして、ＰチャネルＭＯＳＦＥＴ４をターンオンさせる。
【００５７】
このようにして、入力信号Ｖｉｎの立上り時ｔ０において、出力部２のＮチャネルＭＯＳＦＥＴ３はターンオフし、遅延時間ＤＬＹ１の経過後の時刻ｔ１’においてＰチャネルＭＯＳＦＥＴ４はターンオンする。したがって、入力信号Ｖｉｎの立上り時において、出力信号Ｖｏｕｔは、遅延時間ＤＬＹ１にほぼ等しいデッドタイムＤＴ１を有する。
【００５８】
遅延信号生成部３５が、入力電圧Ｖｉｎの立下りを時刻ｔ２において検出した場合には、遅延信号ＶＤＬＹは、ハイレベルを出力している。ローサイド監視部２０ａのＮＡＮＤ２２ａには、入力信号Ｖｉｎ、遅延信号ＶＤＬＹおよび出力部２のＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａがそれぞれ入力される。ローサイド監視部２０ａは、これらの信号の論理積を出力するので、時刻ｔ２において、ローサイド監視部２０ａの出力は、論理レベルが反転する。そのため、ハイサイドトランジスタ駆動部１５は、時刻ｔ２において、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａをハイレベルにして、ＰチャネルＭＯＳＦＥＴ４をターンオフさせる。
【００５９】
ハイサイド監視部２５ａのＮＯＲ２９には、入力信号Ｖｉｎおよび遅延信号ＶＤＬＹがそれぞれ入力される。入力信号Ｖｉｎは、ＮＡＮＤ２６ａを介して入力され、時刻ｔ２において、入力信号Ｖｉｎがローレベルに反転するので、ＮＡＮＤ２６ａの出力は、他の入力にかかわらずハイレベルである。ＮＯＲ２９は、ＮＡＮＤ２６ａの出力と、遅延信号ＶＤＬＹとの論理和の反転を出力するので、時刻ｔ２においては、ローレベルを出力する。ローサイド監視部２０ａは、ＮＯＲ２９の出力を、インバータ２７を介して反転して出力し、ローサイドトランジスタ駆動部１０のＮチャネルＭＯＳＦＥＴ１１をオンさせて、出力部２のＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａをローレベルに維持する。時刻ｔ２においては、出力部２のＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳＦＥＴ３のいずれもオフ状態である。その後、時刻ｔ３’において、遅延信号生成部３５は、出力をローレベルに反転させる。そのため、ハイサイド監視部２５ａのＮＯＲ２９の出力が反転する。ハイサイド監視部２５ａの出力を受けて、ローサイドトランジスタ駆動部１０は、出力部のＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａをハイレベルにして、ＮチャネルＭＯＳＦＥＴ３をターンオンさせる。これにより、出力信号Ｖｏｕｔはハイレベルからローレベルに遷移する。
【００６０】
このようにして、本実施形態のスルーレート制御出力回路１ａでは、入力信号Ｖｉｎに対する遅延信号生成部３５を追加することによって、容易にデッドタイムを生成することができ、低周波から高周波での動作において、出力部２のＭＯＳＦＥＴの同時オンによる消費電力を抑制することができる。
【００６１】
なお、入力信号Ｖｉｎの立上り時および立下り時のデッドタイムを生成するための論理回路の構成は上述に限られず、遅延信号生成部の出力信号ＶＤＬＹをハイサイド監視部のＮＡＮＤに入力する等さまざまな変形が可能である。
【００６２】
図８〜図１１は、図６のスルーレート制御出力回路の動作状態を表す動作波形図である。
図８は、図６のスルーレート制御出力回路１ａの遅延時間ＤＬＹ１，ＤＬＹ２を変化させた場合の出力信号Ｖｏｕｔへの影響を示す。図８の最上段の図は、入力信号Ｖｉｎの動作波形である。図８の２段目の図は、出力部２のＰチャネルＭＯＳＦＥＴ４のゲート電圧Ｖｐｇａの論理レベルＶＡの動作波形である。図８の３段目の図は、出力部２のＮチャネルＭＯＳＦＥＴ３のゲート電圧Ｖｎｇａの論理レベルＶＢの動作波形である。図８の最下段の図は、出力信号Ｖｏｕｔの動作波形である。図８の例では、ＤＬＹ１＝ＤＬＹ２＝ＤＬＹとなるように設定している。２段目の図から最下段の図では、実線がＤＬＹ＝１ｎｓの場合を示し、破線がＤＬＹ＝５ｎｓの場合を示し、一点鎖線がＤＬＹ＝１０ｎｓの場合を示している。図８に示すように、立上り時および立下り時のそれぞれに設定された遅延時間ＤＬＹにほぼ等しいデッドタイムＤＴが生成され、出力信号Ｖｏｕｔのスルーレートは、デッドタイムが変化させても一定となる。
【００６３】
図９は、図６のスルーレート制御出力回路１ａにおいて、立上り時および立下り時のスルーレートＳＲｒ，ＳＲｆを変化させた場合の動作波形の例である。スルーレートＳＲｒ，ＳＲｆを変更するためには、ローサイドトランジスタ駆動部１０の速度調整抵抗１３およびハイサイドトランジスタ駆動部１５の速度調整抵抗１７が変更される。実線の波形を得る場合の速度調整抵抗１３，１７の値をそれぞれ２ｋΩ，１ｋΩとし、点線の波形の場合には、抵抗値をそれぞれ４ｋΩ，２ｋΩ、一点鎖線の波形の場合には抵抗値をそれぞれ６ｋΩ，３ｋΩ、二点鎖線の波形の場合には抵抗値をそれぞれ８ｋΩ，４ｋΩ、破線の場合には抵抗値をそれぞれ１０ｋΩ，５ｋΩとしている。
【００６４】
このように、速度調整抵抗１３，１７を変更することによって、容易にスルーレートＳＲｒ，ＳＲｆを変更することができる。また、出力部２のＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳＦＥＴ３のターンオンの条件を速度調整抵抗１３，１７によって別々に設定することもでき、より汎用性の高い出力回路を容易に構成することができる。
【００６５】
上述したように、スルーレート制御出力回路１ａのスルーレートＳＲｒ，ＳＲｆは、出力部２のＭＯＳＦＥＴのゲート容量を充電する時間でほぼ決定される。ゲート容量を充電する電流は、ローサイドトランジスタ駆動部１０およびハイサイドトランジスタ駆動部１５の出力抵抗によってほぼ決定されるので、速度調整抵抗１３，１７を挿入する代わりに、ローサイドトランジスタ駆動部のＰチャネルＭＯＳＦＥＴ１２のオン抵抗、およびハイサイドトランジスタ駆動部１５のＮチャネルＭＯＳＦＥＴ１６のオン抵抗をそれぞれ調整することによって実現することができる。
【００６６】
図１０は、ＰチャネルＭＯＳＦＥＴ１２およびＮチャネルＭＯＳＦＥＴ１６のトランジスタサイズを変更して、スルーレートＳＲｒ，ＳＲｆを設定した場合の動作波形の例である。図１０の最上段から最下段の図は、図８の最上段から最下段の図にそれぞれ対応する。実線の波形を得る場合のＰチャネルＭＯＳＦＥＴ１２およびＮチャネルＭＯＳＦＥＴ１６のトランジスタサイズをそれぞれ１とし、点線の場合には２、一点鎖線の場合には３、二点鎖線の場合には４、破線の場合には、５としている。なお、立上り時および立下り時とも同一サイズのトランジスタサイズとしている。トランジスタサイズは、Ｗ／Ｌである。ここで、Ｗは、ゲート幅であり、Ｌはゲート長であり、上述のトランジスタサイズの変更は、Ｗを実質的に変えることによって行っている。
【００６７】
このように、速度調整抵抗を用いずとも、トランジスタサイズを変えて、駆動部のＭＯＳＦＥＴのオン抵抗を調整することによっても容易にスルーレートを設定することができる。
【００６８】
図１１は、出力端子４１に接続される負荷容量の静電容量値を変更した場合の出力信号Ｖｏｕｔへの影響の有無を示す動作波形の例である。図１１の最上段の図から４段目の図までは、図８の最上段の図から最下段の図にそれぞれ対応する。図１１の最下段の図は、出力部２のＮチャネルＭＯＳＦＥＴ３およびＰチャネルＭＯＳＦＥＴ４のゲートドレイン間容量の静電容量値をそれぞれ３ｐＦおよび６ｐＦと大きくした場合の出力信号Ｖｏｕｔの動作波形を示している。いずれも、実線がＣＬ＝１０ｐＦの場合、破線がＣＬ＝２０ｐＦの場合、一点鎖線がＣＬ＝３０ｐＦの場合、二点鎖線がＣＬ＝４０ｐＦの場合を示す。
【００６９】
出力部２のＭＯＳＦＥＴのゲートドレイン間にキャパシタ５，６をそれぞれ接続し、ミラー効果を考慮した容量値を最大の負荷容量値近くに設定することによって、それより小さな容量値の負荷容量を駆動する場合であっても、スルーレートがほとんど変化せず、安定した動作波形を得ることができる。キャパシタ５，６の静電容量値を十分大きく設定することによって、スルーレートＳＲｒ，ＳＲｆは、出力端子４１に接続される負荷容量４３の容量値ＣＬの影響を受けにくくなる。
【００７０】
なお、上述の図９〜図１１では、第２の実施形態のスルーレート制御出力回路１ａの場合について説明したが、第１の実施形態のスルーレート制御出力回路１の場合も同様の結果となることは明らかである。
【００７１】
（第３の実施形態）
上述したスルーレート制御出力回路では、速度調整抵抗１３，１７等によって決定される駆動能力によって、出力部２のＭＯＳＦＥＴをターンオン時間を制御し、スルーレートを設定する。速度調整抵抗１３，１７等は、電源電圧と接地との間に接続されるので、その駆動能力は、電源電圧が変化することによって影響を受ける。電源電圧が著しく低下すると、速度調整抵抗１３，１７等から出力できるＭＯＳＦＥＴのゲート容量を充電する充電電流は、非常に小さくなる。そのため、スルーレートは、非常に小さくなる。出力信号Ｖｏｕｔのスルーレートが小さくなると、所望の動作周波数で出力信号Ｖｏｕｔを出力し、負荷を駆動することができなくなるため、電源電圧を監視することが望ましい。
【００７２】
本実施形態のスルーレート制御出力回路１ｂでは、第２の実施形態のスルーレート制御出力回路１ａに、低電圧保護部５０およびＮＡＮＤ６０が追加されている。以下では、第２の実施形態のスルーレート制御出力回路１ａと同じ回路要素および接続については、同じ符号を付して詳細な説明は省略する。
【００７３】
図１２に示すように、本実施形態のスルーレート制御出力回路１ｂは、低電圧保護部５０とＮＡＮＤ６０とをさらに備える。低電圧保護部５０は、電源電圧を検出する電圧検出部５１と、検出された電源電圧とあらかじめ設定されたしきい値電圧とを比較して結果を出力するコンパレータ５２と、を含む。電圧検出部５１は、直列に接続された２つの抵抗５１ａ，５１ｂからなる。コンパレータ５２は、入力端子５３と、入力トランジスタ５４と、反転トランジスタ５５と、第１出力端子５６と、を含む。入力トランジスタ５４および反転トランジスタ５５ともに抵抗を負荷とするインバータ回路を構成する。入力トランジスタ５４は、ベース端子がコンパレータ５２の入力端子５３に接続され、入力端子５３は、電圧検出部５１の２つの抵抗５１ａ，５１ｂの接続点に接続される。しきい値電圧は、入力トランジスタ５４のベースエミッタ間のオン電圧であり、たとえば０．６Ｖである。反転トランジスタ５５は、ベース端子が入力トランジスタ５４のコレクタ端子に接続される。反転トランジスタ５５のコレクタ端子は、コンパレータ５２の第１出力端子５６に接続される。コンパレータの第１出力端子５６は、ＮＡＮＤ６０の一方の入力に接続される。ＮＡＮＤ６０は、他方の入力に入力信号Ｖｉｎが入力される。
【００７４】
電源電位が通常の動作範囲内にある場合には、コンパレータ５２の入力端子５３の電位は、入力トランジスタ５４のベースエミッタ電圧のオン電圧以上となっており、入力トランジスタ５４はオンしている。そのため反転トランジスタ５５のベースエミッタ電圧はオン電圧以下であり、反転トランジスタ５５は、オフしている。そのため、コンパレータ５２の第１出力端子５６は、ハイレベルを出力しており、ＮＡＮＤ６０は、入力信号Ｖｉｎにしたがう信号を出力する。
【００７５】
一方、電源電圧が低下して、コンパレータ５２の入力端子５３の電圧が入力トランジスタ５４のベースエミッタ間オン電圧を下回ると、入力トランジスタ５４はオフする。反転トランジスタ５５のベースエミッタ間電圧はオン電圧に上昇するので、反転トランジスタ５５はオンする。そのため、ＮＡＮＤ６０の一方の入力は、ローレベルになり、入力信号Ｖｉｎにかかわらず、ＮＡＮＤ６０は、ハイレベルを出力し、出力部２のＰチャネルＭＯＳＦＥＴ４は、オフ状態となり、ＮチャネルＭＯＳＦＥＴ３はオン状態に維持される。
【００７６】
なお、低電圧保護部５０は、ＣＭＯＳ構成の他の部分の動作限界となる電圧よりも低い電圧で動作することを保証するためにバイポーラトランジスタまたは低しきい値のＭＯＳトランジスタで構成されることが好ましい。
【００７７】
このようにして、本実施形態のスルーレート制御出力回路１ｂでは、電源電圧が低下した場合には、入力信号Ｖｉｎにかかわらず、出力信号Ｖｏｕｔのレベルをローレベルに維持する。
【００７８】
（第４の実施形態）
図１３は、第４の実施形態に係るスルーレート制御出力回路を例示する回路図である。
第３の実施形態のスルーレート制御出力回路１ｂでは、入力側に配置されたＮＡＮＤを用いて、以降の論理回路の動作をディセーブルするため、入力側のＮＡＮＤ回路の低電圧動作限界までの動作が保証される。ＮＡＮＤ回路は、２つのＭＯＳＦＥＴを直列に接続した入力回路構成を有するので、ＮＡＮＤ回路の動作を保証するためには、トランジスタのオン、オフのしきい値電圧の２倍以上の電源電圧を必要とする。より低い電源電圧まで光受信回路の動作を保証するためには、多少の追加が必要である。
【００７９】
本実施形態のスルーレート制御出力回路は、低電圧保護部５０と、ゲートスイッチ６４，６５と、ローサイドトランジスタ駆動部遮断スイッチ６６，６７と、ハイサイドトランジスタ駆動部遮断スイッチ６８，６９と、をさらに備える。以下では、第３の実施形態のスルーレート制御出力回路１ｂと同じ回路要素および接続については、同じ符号を付して詳細な説明は適宜省略する。
【００８０】
低電圧保護部５０は、第３の実施形態のスルーレート制御出力回路１ｂとほぼ同一である。本実施形態の低電圧保護部５０は、第２出力端子５７を有する。第２出力端子５７は、入力トランジスタ５４のコレクタ端子に接続されている。
ゲートスイッチ６４は、出力部２のＰチャネルＭＯＳＦＥＴ４のゲートソース間に接続されている。ゲートスイッチ６５は、出力部２のＮチャネルＭＯＳＦＥＴ３のゲートと電源端子４５との間で抵抗６５ａと直列に接続されている。ゲートスイッチ６４，６５のゲート端子は、それぞれコンパレータの第１出力端子５６および第２出力端子５７に接続されている。
【００８１】
ローサイドトランジスタ駆動部遮断スイッチ６６は、電源端子４５と、ローサイドトランジスタ駆動部１０ａのＰチャネルＭＯＳＦＥＴ１２との間に接続されている。ローサイドトランジスタ駆動部遮断スイッチ６７は、ローサイドトランジスタ駆動部１０ａのＮチャネルＭＯＳＦＥＴ１１と、接地端子４６との間に接続されている。ローサイドトランジスタ駆動部遮断スイッチ６６，６７のゲート端子は、それぞれコンパレータ５２の第２出力端子５７および第１出力端子５６に接続されている。
【００８２】
ハイサイドトランジスタ駆動部遮断スイッチ６８は、電源端子４５と、ハイサイドトランジスタ駆動部１５ａのＰチャネルＭＯＳＦＥＴ１８との間に接続されている。ハイサイドトランジスタ駆動部遮断スイッチ６９は、ハイサイドトランジスタ駆動部１５ａのＮチャネルＭＯＳＦＥＴ１６と、接地端子４６との間に接続されている。ハイサイドトランジスタ駆動部遮断スイッチ６８，６９のゲート端子は、それぞれコンパレータ５２の第２出力端子５７および第１出力端子５６に接続されている。
【００８３】
電源端子４５の電位が通常の動作電圧範囲内にある場合には、コンパレータ５２の入力端子５３の電位は、入力トランジスタ５４のベースエミッタ電圧のオン電圧以上となっており、入力トランジスタ５４はオンしている。反転トランジスタ５５のベースエミッタ電圧はオン電圧以下であり、反転トランジスタ５５は、オフしている。これによって、コンパレータ５２の第１出力端子５６は、ハイレベルを出力している。第２出力端子５７はローレベルを出力している。
【００８４】
ゲートスイッチ６４，６５は、第１出力端子５６および第２出力端子５７の出力によっていずれもオフされている。したがって、出力部２のＰチャネルＭＯＳＦＥＴ４およびＮチャネルＭＯＳＦＥＴ３は、動作がイネーブルの状態となっている。ローサイドトランジスタ駆動部遮断スイッチ６６，６７、およびハイサイドトランジスタ駆動部遮断スイッチ６８，６９は、第１出力端子５６および第２出力端子５７の出力によってすべてオンしている。したがって、ローサイドトランジスタ駆動部１０およびハイサイドトランジスタ駆動部１５はいずれも動作がイネーブルの状態となっている。
【００８５】
一方、電源電圧が低下して、コンパレータ５２の入力端子５３の電圧が入力トランジスタ５４のベースエミッタ間電圧がオン電圧を下回ると、入力トランジスタ５４はオフする。反転トランジスタ５５のベースエミッタ間電圧はオン電圧に上昇するので、反転トランジスタ５５はオンする。以上より、コンパレータ５２の第１出力端子５６は、ローレベルを出力し、第２出力端子５７は、ハイレベルを出力する。ゲートスイッチ６４，６５は、第１出力端子５６および第２出力端子５７の出力によっていずれもオンする。したがって、出力部２のＰチャネルＭＯＳＦＥＴ４はオフ状態となり、ＮチャネルＭＯＳＦＥＴ３はオン状態となる。したがって、出力端子４１は低インピーダンスの状態に維持される。ローサイドトランジスタ駆動部遮断スイッチ６６，６７、およびハイサイドトランジスタ駆動部遮断スイッチ６８，６９は、第１出力端子５６および第２出力端子５７の出力によってすべてオフとなる。したがって、ローサイドトランジスタ駆動部１０およびハイサイドトランジスタ駆動部１５はいずれも電源から切断され動作ディセーブルの状態となる。
【００８６】
図１４は、上段が入力信号Ｖｉｎの動作波形の例を示す図であり、下段が出力信号Ｖｏｕｔの動作波形の例を示す図である。いずれも時間軸を共通にして示している。実線の波形は、電源電圧が５Ｖの場合であり、破線の波形は電源が４Ｖの場合であり、一点鎖線の波形は電源電圧が３Ｖの場合であり、二点鎖線の波形は電源電圧が２Ｖの場合である。
【００８７】
電源電圧が３Ｖ〜５Ｖの範囲では正常に出力信号Ｖｏｕｔが出力されている。ただし、電源電圧の低下にともなって、スルーレートＳＲｒ，ＳＲｆとも小さくなっている。電源電圧２Ｖまで低下すると、低電圧保護部５０の機能によって、出力信号Ｖｏｕｔはローベルに固定される。
【００８８】
本実施形態のスルーレート制御出力回路では、ＮＡＮＤを用いずに１つのＭＯＳＦＥＴのオンオフを制御して回路のイネーブルとディセーブルを切り替えるので、第３の実施形態のスルーレート制御出力回路１ｂよりも低電圧まで動作が保障される。
【００８９】
（第５の実施形態）
図１５（ａ）は、第４の実施形態に係る光結合装置を例示するブロック図である。図１５（ｂ）は、第４の実施形態に係る光結合装置の構造を例示する断面図である。
上述した各実施形態に係る光受信回路は、光信号を送信する光送信回路とともに用いられて、光結合装置１１０とすることができる。光結合装置１１０は、入出力間で電圧レベルが異なること等により電気回路を直接接続して信号の伝送を行うことが困難な環境等で用いられる。光結合装置１１０は、たとえばフォトカプラである。
【００９０】
図１５（ａ）に示すように、本実施形態に係る光結合装置１１０は、発光素子１１１と、受信回路１１２と、を備える。
【００９１】
発光素子１１１は、たとえばＡｌＧａＡｓ等を含む赤外発光ダイオードである。発光素子１１１は、駆動回路１１４により駆動される。駆動回路１１４は、たとえばＶｄｄ１−Ｖｓｓ１の電圧を出力する外部電源に接続されて、信号入力端子ＩＮから信号が入力される。発光素子１１１は、入力信号にしたがって発光し、光信号を光受信回路１１３に伝達する。Ｖｄｄ１は、たとえば＋５Ｖであり、Ｖｓｓ１は、たとえば−５Ｖである。
【００９２】
受信回路１１２は、光受信回路１１３と、スルーレート制御出力回路１とを含む。スルーレート制御出力回路は、第１の実施形態のスルーレート制御出力回路１に限らず、他の実施形態のものでももちろんよい。光受信回路１１３は、受光素子１１３ａと受光素子１１３ａが出力する光電流を電圧信号に変換するトランスインピーダンス増幅器１１３ｂとを含む。光受信回路１１３は、アナログ信号をデジタル信号に変換して、スルーレート制御出力回路１に入力する。スルーレート制御出力回路１は、図示しないデジタル信号処理回路等にケーブル等を介してデジタル信号を伝送する。光受信回路１１３およびスルーレート制御出力回路１は、共通の電源で動作するのが好ましいが、負荷容量を駆動するために、スルーレート制御出力回路１のために、別の電源を供給するようにしてもよい。単一電源での動作電圧はＶｄｄ２−Ｖｓｓ２である。Ｖｄｄ２は、たとえば５Ｖであり、Ｖｓｓ２は、たとえば０Ｖである。
【００９３】
図１５（ｂ）に示すように、光結合装置１１０は、発光素子１１１が半導体基板上に形成された発光素子チップ１１１ａがマウントされ、ボンディングワイヤ（図示せず）で接続されたリードフレーム１２１と、受信回路１１２が半導体基板上に形成された受信回路チップ１１２ａがマウントされ、ボンディングワイヤ（図示せず）で接続されたリードフレーム１２２と、を有する。リードフレーム１２１，１２２は、発光素子チップ１１１ａおよび受信回路チップ１１２ａがマウントされた面を向かい合わせるように配置される。向かい合わされて配置された発光素子チップ１１１ａおよび受信回路チップ１１２ａの部分には、光伝送損失を考慮した透明樹脂１２３によって覆われる。さらにその外周部分は、たとえばトランスファモールド技術を用いて、エポキシ系の遮光性樹脂１２４で封止される。光結合装置１１０は、発光素子チップ１１１ａがマウントされたリードフレーム１２１のリードを用いて、駆動回路１１４と電気的に接続され、受信回路チップ１１２ａがマウントされたリードフレーム１２２のリードから出力信号を得る。
【００９４】
光結合装置１１０は、一定のスルーレートに制御された出力信号を出力するスルーレート制御出力回路１を備えているので、広範囲の容量を有する負荷回路に接続することができ、負荷回路を低ノイズかつ低消費電力で駆動することができる。
【００９５】
（第６の実施形態）
図１６は、第６の実施形態に係る光通信システムを例示するブロック図である。
上述した実施形態に係るスルーレート制御出力回路１は、光信号を送信する送信装置とともに、受信装置に用いられて、光通信システム１３０とすることができる。光通信システム１３０は、光ファイバを介して伝送された光信号を受信して電気信号に変換して出力する。
【００９６】
本実施形態に係る光通信システム１３０は、送信装置１３１と、光ファイバ１３５と、受信装置１４０と、を備える。送信装置１３１は、駆動回路１３２と、駆動回路１３２によって駆動される発光素子１３３と、を有する。送信装置１３１の発光素子１３３は、光ファイバ１３５の端部で光学的に結合されて、光信号を伝送する。受信装置１４０は、光受信回路１４３と、光受信回路１４３から出力されるデジタル信号で負荷を駆動するスルーレート制御出力回路１と、を有する。光受信回路１４３は、光信号を受光して電気信号に変換する受光素子１４３ａと、受光素子１４３ａが出力する出力電流を電圧信号に変換するトランスインピーダンス増幅器１４３ｂとを含む。光ファイバ１３５の他方の端部は、受信装置１４０の光受信回路１４３の受光素子１４３ａと光学的に結合されて、光ファイバ１３５を介して伝送されてきた光信号を受信する。
【００９７】
本実施形態に係る光通信システム１３０は、広範囲の容量を有する負荷回路に接続してその負荷回路を低損失で駆動することができる。
【００９８】
以上説明した実施形態によれば、広範囲の負荷容量を一定のスルーレートで低消費電力で駆動することができる出力回路、光結合装置、および光通信システムを実現することができる。
【００９９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【０１００】
１〜１ｂ  スルーレート制御出力回路、２  出力部、３，１１，１６  ＮチャネルＭＯＳＦＥＴ、４，１２，１８  ＰチャネルＭＯＳＦＥＴ、５，６  キャパシタ、１０，１０ａ  ローサイドトランジスタ駆動部、１３，１７  速度調整抵抗、１５，１５ａ  ハイサイドトランジスタ駆動部、２０，２０ａ  ローサイド監視部、２１，２３，２７，２８  インバータ、２２，２２ａ，２６，２６ａ  ＮＡＮＤ、２５，２５ａ  ハイサイド監視部、２９  ＮＯＲ、３０  入力部、３１〜３３  インバータ、３５  遅延信号生成部、４０  入力端子、４１  出力端子、４３  負荷容量、４５  電源端子、４６  接地端子、５０  低電圧保護部、５１  電圧検出部、５１ａ，５１ｂ  抵抗、５２  コンパレータ、５３  入力端子、５４  入力トランジスタ、５５  反転トランジスタ、５６  第１出力端子、５７  第２出力端子、６０  ＮＡＮＤ、６４，６５  ゲートスイッチ、６５ａ  抵抗、６６，６７  ローサイドトランジスタ駆動部遮断スイッチ、６８，６９  ハイサイドトランジスタ駆動部遮断スイッチ、１１０  光結合装置、１１１  発光素子、１１１ａ  発光素子チップ、１１２  受信回路、１１２ａ  受信回路チップ、１１３  光受信回路、１１３ａ  受光素子、１１３ｂ  トランスインピーダンス増幅器、１１４  駆動回路、１２１，１２２  リードフレーム、１２３  透明樹脂、１２４  遮光性樹脂、１３０  光通信システム、１３１  送信装置、１３２  駆動回路、１３３  発光素子、１３５  光ファイバ、１４０  受信装置、１４３  光受信回路、１４３ａ  受光素子、１４３ｂ  トランスインピーダンス増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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