(57)【要約】【課題】ＮＭＯＳトランジスタの閾値電圧とＰＭＯＳトランジスタの閾値電圧とを各々所望の範囲内に制御する。【解決手段】ＮＭＯＳトランジスタのゲート電極が、ゲート絶縁膜の上面に配置された第１の仕事関数を有する第１導体膜と、前記第１導体膜の上面に配置され第２の仕事関数を有する第２導体膜と、を含み、ＰＭＯＳトランジスタのゲート電極がゲート絶縁膜の上面に配置された前記第１の仕事関数を有する第５導体膜と、前記第３導体の上面に配置され前記第２の仕事関数を有する第６導体膜と、を含み、前記第１導体膜と前記第５導体膜とは同一材料で構成され、前記第２導体膜と前記第６導体膜とは同一材料で構成され、前記第１導体膜に対する前記第２導体膜の膜厚比率が、前記第５導体膜に対する前記第６導体膜の膜厚比率とは異なる。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板の第１活性領域上に配置された第１ゲート絶縁膜、及び前記第１ゲート絶縁膜上に設けられた第１ゲート電極を含む第１トランジスタと、
前記第１活性領域とは分離された前記半導体基板の第２活性領域上に配置された第２ゲート絶縁膜、及び前記第２ゲート絶縁膜上に設けられた第２ゲート電極を含む第２トランジスタと、
を有し、
前記第１ゲート電極が、
前記第１ゲート絶縁膜の上面に配置され第１の仕事関数を有する第１導体膜と、
前記第１導体膜の上面に配置され第２の仕事関数を有する第２導体膜と、
を含み、
前記第２ゲート電極が、前記第２ゲート絶縁膜の上面に配置され前記第１の仕事関数を有する第５導体膜と、
前記第５導体膜の上面に配置され第２の仕事関数を有する第６導体膜と、
を含み、
前記第１導体膜と前記第５導体膜とは同一材料で構成され、
前記第２導体膜と前記第６導体膜とは同一材料で構成され、
前記第１導体膜に対する前記第２導体膜の膜厚比率が、前記第５導体膜に対する前記第６導体膜の膜厚比率とは異なる、ことを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極が、
前記第２導体膜上に配置され、前記第１導電膜と同一材料の第３導体膜と、
前記第３導体膜の上面に配置された第４導体膜と、
をさらに含み、
前記第２ゲート電極が、
前記第６導体膜上に配置され、前記第５導電膜と同一材料の第７導体膜と、
前記第７導体膜の上面に配置された第８導体膜と、
をさらに含み、
前記第４導体膜の上面の高さと前記前記第８導体膜の上面の高さとが同じである、ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ゲート電極が、
前記第２導体膜の側面に配置され、前記第１導体膜及び前記第３導体膜と同じ材料で構成された第１サイド保護導体膜をさらに含み、
前記第２ゲート電極が、
前記第６導体膜の側面に配置され、前記第５導体膜及び前記第７導体膜と同じ材料で構成された第２サイド保護導体膜をさらに含む、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１導体膜と前記第５導体膜の膜厚が同一であり、且つ、前記第２導体膜と前記第６導体膜の膜厚が異なる、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１導体膜と前記第５導体膜の膜厚が異なり、且つ、前記第２導体膜と前記第６導体膜の膜厚が同一である、ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のトランジスタがＮチャネルＭＯＳトランジスタであり、前記第２のトランジスタがＰチャネルＭＯＳトランジスタである、ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１及び第２のトランジスタの閾値電圧の絶対値が等しい、ことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１導体膜と前記第５導体膜が窒素チタンからなり、
前記第２導体膜と前記第６導体膜がチタンからなる、ことを特徴とする請求項１乃至７のいずれか１項記載の半導体装置。
【請求項９】
半導体基板の第１活性領域及び第２活性領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の膜厚からなり第１の仕事関数を有する第１金属膜を形成する工程と、
前記第１金属膜上に第２の膜厚からなり第２の仕事関数を有する第２金属膜を形成する工程と、
前記第１活性領域上の前記第１金属膜、又は前記第２活性領域上の前記第２金属膜を薄膜化する工程と、
を含み、
前記第１活性領域における前記第１金属膜に対する前記第２金属膜の膜厚比率を、前記第２活性領域における前記第１金属膜に対する前記第２金属膜の膜厚比率と異なる値とする、ことを特徴とする半導体装置の製造方法。
【請求項１０】
前記薄膜化する工程が、
前記第２活性領域上の前記第２金属膜を薄膜化し、前記第２の膜厚より薄い第３の膜厚からなる薄膜第２金属膜を形成する、ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１活性領域上の前記第２金属膜、及び前記第２活性領域上の前記薄膜第２金属膜上に第３金属膜を形成する工程と、
前記第３金属膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の表面を平坦化する工程と、
を含む、ことを特徴とする請求項９又は１０記載の半導体装置の製造方法。
【請求項１２】
前記薄膜化する工程が、
前記第１活性領域上の前記第１金属膜を薄膜化し、前記第１の膜厚より薄い第４の膜厚からなる薄膜第１金属膜を形成し、
前記第２金属膜を形成する工程では、
前記第１活性領域上の前記薄膜第１金属膜、及び前記第２活性領域上の前記第１金属膜上に、前記第２金属膜を形成する、ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
前記第２金属膜上に第３金属膜を形成する工程と、
前記第３金属膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜の表面を平坦化する工程と、
を含む、ことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第１及び第２活性領域上において前記第１金属膜乃至第３の金属膜及び前記多結晶シリコン膜の積層膜をエッチングして、第１及び第２ゲート電極を形成し、
前記第１ゲート電極の前記第２金属膜の側面及び前記第２ゲート電極の前記第２金属膜の側面に、前記第１金属膜及び前記第３金属膜と同じ材料の第１及び第２サイド保護導体膜を形成する工程を含む、ことを特徴とする請求項１１又は１３記載の半導体装置の製造方法。
【請求項１５】
半導体基板上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記半導体基板に設けられ、前記ゲート電極を間に挟んで互いに離間して配置されたソース及びドレイン拡散領域と、
を有し、
前記ゲート電極は、
前記ゲート絶縁膜上に配置された第１導体膜と、
前記第１導体膜上に配置された第２導体膜と、
前記第２導体膜上に配置された第３導体膜と、
を含み、
前記第２導体膜の側面にはサイド保護導体膜が配置され、
前記サイド保護導体膜と、前記第１導体膜及び前記第３導体膜は、同じ材料で構成される、ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在の半導体装置として、相補型ＭＯＳ（ＣＭＯＳ：Complementary Metal Oxide Semiconductor）半導体装置が一般的に用いられている。ＣＭＯＳ半導体装置は、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）とＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）の組み合わせで構成される。ＮＭＯＳトランジスタは電子の移動によってオン（導通）／オフ（非導通）が制御され、ＰＭＯＳトランジスタは正孔の移動によってオン／オフが制御される。ＮＭＯＳトランジスタには、Ｎ型ポリシリコンゲート電極、ＰＭＯＳトランジスタには、Ｐ型ポリシリコンゲート電極が用いられてきた（デュアルゲート構造のＣＭＯＳ半導体装置）。なお、Ｎ型ポリシリコンゲート電極は、ゲート絶縁膜上に配置されるシリコン膜にイオン注入法によりＮ型不純物を導入したＮ＋多結晶シリコン膜からなるゲート電極であり、Ｐ型ポリシリコンゲート電極は、ゲート絶縁膜上に配置されるシリコン膜にイオン注入法によりＰ型不純物を導入したＰ＋多結晶シリコン膜からなるゲート電極である。
【０００３】
ポリシリコンゲート電極は、電圧が印加されると、ゲート絶縁膜との界面近傍で空乏層(deletion layer)が形成され、実効的に、ゲート絶縁膜の厚さが厚くなったことと等価となり、トランジスタ特性を悪化させる問題が顕在化してきた。
【０００４】
この問題を回避するために、ゲート電極の空乏化が発生しない金属膜からなるメタルゲートが用いられるようになってきた。また、高速動作が要求される半導体装置では、ゲート絶縁膜として、シリコン酸化膜系に代えてＨｉｇｈ−ｋゲート絶縁膜（高誘電率ゲート絶縁膜）が用いられるようになってきた。
【０００５】
金属膜をゲート電極として用いる場合、半導体膜（ポリシリコン膜）のように、Ｎ型、Ｐ型を構成することができず、ＮＭＯＳトランジスタとＰＭＯＳトランジスタに対応する閾値電圧の制御が困難となっていた。この問題に対処するために、例えば下記特許文献に開示されているように、閾値電圧を規定するパラメータとなる金属膜の仕事関数が材料ごとに異なることなどを利用して、閾値電圧を制御する方式が検討されている。
【０００６】
特許文献１には、第１金属Ａと、第１金属よりも仕事関数（work function:真空準位（vacuum level）とフェルミ準位（Fermi level）とのエネルギー差）の小さい第２金属Ｂの合金ＡｘＢｙを集積回路の電極として用い、第１金属と第２金属の組成比を調整することによりＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの閾値電圧を制御する構成が開示されている。
【０００７】
特許文献２には、ＮＭＯＳトランジスタのゲート電極に、仕事関数が４．２ｅＶ(electron Volt)よりも小さい第１金属を配置し、ＰＭＯＳトランジスタのゲート電極に、仕事関数が４．９ｅＶよりも高い第２金属を配置するＣＭＯＳ構成が開示されている。
【０００８】
特許文献３には、少なくとも１つのランタニドと、Ｓｉ、Ｇｅ、またはＳｉＧｅを含む半導体材料と金属を含む層をゲート誘電体上に設けるステップと、前記層をシリサイド化されたゲート電極に変換するステップとを含む、シリサイド化されたゲート電極の仕事関数の調節方法が開示されている。
【０００９】
また、特許文献４には、基板上に形成された高誘電体ゲート絶縁膜と、前記高誘電体ゲート絶縁膜上に形成されたメタルゲート電極とを備え、前記高誘電体ゲート絶縁膜と前記メタルゲート電極との界面における前記メタルゲート電極側に、ハロゲン元素を偏析させることにより、ＰＭＯＳ側のゲート電極の仕事関数を４．８ｅＶ以上に高くした半導体装置が開示されている。
【００１０】
さらに、特許文献５には、半導体基板の第１の活性領域上に配置された第１のゲート絶縁膜、及び、該第１のゲート絶縁膜上に設けられた第１のゲート電極を含む第１のトランジスタと、前記第１の活性領域とは分離された前記半導体基板の第２の活性領域上に設けられた第２のゲート絶縁膜、及び該第２のゲート絶縁膜上に設けられた第２のゲート電極を含む第２のトランジスタと、を有し、前記第１のゲート電極が、前記第１のゲート絶縁膜上に配置された第１の金属膜と、該第１の金属膜上に積層された第１のドープドポリシリコン膜と、を含み、前記第２のゲート電極が、前記第２のゲート絶縁膜上に配置され、かつ前記第１の金属膜よりも厚さの厚い第２の金属膜と、該第２の金属膜上に積層され、かつ第１のドープドポリシリコン膜よりもエッチングの速い第２のドープドポリシリコン膜と、を含み、厚さの薄い第１の金属膜上に配置された第１のドープドポリシリコン膜が残存した状態で、第２の金属膜のエッチングを開始することを可能とした半導体装置が開示されている。このように、特許文献５には、ＮＭＯＳトランジスタの第１ゲート電極を構成する第１金属膜とＰＭＯＳトランジスタの第２ゲート電極を構成する第２金属膜とを同じ金属材料で構成し、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧に応じて、一方の金属膜の厚さを他方の金属膜の厚さよりも厚くする構成が開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許出願公開第２００３/０１６０２２７号明細書
【特許文献２】米国特許出願公開第２００６/０２３７７９６号明細書
【特許文献３】特開２００８−２２６８６２号公報
【特許文献４】特開２０１１−０１４６８９号公報
【特許文献５】特開２０１３−１２０７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以下に関連技術の分析を与える。
【００１３】
特許文献１に開示された構成のＣＭＯＳデバイスの製造には、
第１の領域と第２の領域を有する半導体基板上にゲート絶縁膜を形成するステップと、
次に第１の領域に必要な第１の組成を有する第１の合金をゲート絶縁膜上の全面に形成するステップと、
次に第２の領域に形成された第１の合金を除去するステップと、
次に第２の領域に必要な第２の組成を有する第２の合金を基板上の全面に形成するステップと、
次に第１の領域に形成された第２の合金を除去するステップと、
が少なくとも必要となる。上記ステップに付随するステップを含めると、極めて長い製造ステップを必要とし、製造歩留まりが低下する原因となる。また、第２の領域に形成されたゲート絶縁膜が第１の合金を除去する際にダメージを受け、信頼性が低下する、という問題や、第１の領域に形成された第２の合金を除去する際に下層に位置する第１の合金までエッチングされてしまい、第１の合金の膜厚制御が困難となる、といった問題がある。
【００１４】
特許文献２に開示された構成のＣＭＯＳ構造も、特許文献１と同様に、各々仕事関数の異なる金属膜でＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのゲート電極が構成されるので、特許文献１と同じ問題がある。
【００１５】
特許文献３には、単に、ランタニドシリサイド膜により仕事関数の調整が可能であることが示されているのみである。
【００１６】
特許文献４に開示されたＣＭＯＳデバイスは、ハロゲン元素の偏析によりＰＭＯＳトランジスタの閾値電圧の調整が可能であることが開示されているだけであり、ＮＭＯＳトランジスタの閾値電圧調整に関しては言及されていない。
【００１７】
さらに、特許文献５に開示された半導体装置では、ＮＭＯＳトランジスタは、ゲート絶縁膜上に、第１金属膜、第１ドープドポリシリコン膜（Ｐ型不純物含有ポリシリコン膜：Ｐ＋ポリシリコン膜）、第３金属膜が順次積層されたゲート電極を備え、ＰＭＯＳトランジスタは、ゲート絶縁膜上に、第２金属膜、第２ドープドポリシリコン膜（Ｎ型不純物含有ポリシリコン膜：Ｎ＋ポリシリコン膜）、第３金属膜が順次積層されたゲート電極を備えている。第１金属膜と第２金属膜はいずれも例えば窒化チタン（ＴｉＮ）で構成され、第１金属膜の厚さが例えば３ｎｍ(nanometer)、第２金属膜の厚さが例えば１０ｎｍとされている。このようなゲート絶縁膜上で膜厚の異なる金属膜を配置する構成は、上記の特許文献１の課題で述べたように、一方の領域の金属膜を一旦除去するステップが必要となり、ゲート絶縁膜が露出してダメージを受ける原因となる。
【００１８】
また、特許文献５に開示されたＣＭＯＳデバイスでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとでゲート電極の高さが異なる結果となるため、リソグラフィにおける焦点深度が異なってしまい、高精度のゲート電極加工は困難となる、という問題もある。
【００１９】
さらに、上記のように、特許文献５に開示されたゲート電極構成では、ゲート電極加工時のエッチング速度を一定化させるために、厚さ３ｎｍの第１金属膜上にＰ+ポリシリコン膜が積層され（ＮＭＯＳトランジスタ）、厚さ１０ｎｍの第２金属膜上にＮ+ポリシリコン膜が積層されている（ＰＭＯＳトランジスタ）。Ｐ+ポリシリコン膜の仕事関数は５．２ｅＶであり、Ｎ＋ポリシリコン膜の仕事関数は４．１ｅＶである。したがって、特に、ＮＭＯＳトランジスタにおいては、積層されたＰ＋ポリシリコン膜の仕事関数５．２ｅＶに引きずられてゲート電極の仕事関数が大きくなってしまい、所望の閾値電圧が得られない、という問題もある。
【課題を解決するための手段】
【００２０】
本発明の一の観点によれば、半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記ゲート電極を挟んで両側に位置するソース／ドレインと、を有し、前記ゲート電極は、前記ゲート絶縁膜上に配置される第１導体膜と、前記第１導体膜上に配置される第２導体膜と、前記第２導体膜上に配置される第３導体膜と、を含み、前記第２導体膜の側面にはサイド保護導体膜が配置され、前記サイド保護導体膜は第１導体膜及び第３導体膜と同じ材料で構成される半導体装置が提供される。
【００２１】
本発明の他の観点によれば、半導体装置は、Ｐ型半導体基板上に配置された第１ゲート絶縁膜、及び前記第１ゲート絶縁膜上に設けられた第１ゲート電極を含むＮＭＯＳトランジスタと、
前記Ｐ型半導体基板とは分離されたＮ型半導体基板上に配置された第２ゲート絶縁膜、及び前記第２ゲート絶縁膜上に設けられた第２ゲート電極を含むＰＭＯＳトランジスタと、を有し、
前記第１ゲート電極が、前記第１ゲート絶縁膜の上面に配置された第１の仕事関数を有する第１導体膜と、前記第１導体膜の上面に配置され第２の仕事関数を有する第２導体膜と、を含み、
前記第２ゲート電極が、前記第２ゲート絶縁膜の上面に配置された前記第１の仕事関数を有する第５導体膜と、前記第３導体の上面に配置され前記第２の仕事関数を有する第６導体膜と、を含み、
前記第１導体膜と前記第５導体膜とは同一材料で構成されると共に、前記第２導体膜と前記第６導体膜とは同一材料で構成され、
前記第１導体膜に対する前記第２導体膜の膜厚比率が前記第５導体膜に対する前記第６導体膜の膜厚比率とは異なる半導体装置が提供される。
【００２２】
本発明のさらに別の観点によれば、半導体基板の第１活性領域上に配置された第１ゲート絶縁膜、及び前記第１ゲート絶縁膜上に設けられた第１ゲート電極を含む第１トランジスタと、
前記第１活性領域とは分離された前記半導体基板の第２活性領域上に配置された第２ゲート絶縁膜、及び前記第２ゲート絶縁膜上に設けられた第２ゲート電極を含む第２トランジスタと、を有し、
前記第１ゲート電極が、前記第１ゲート絶縁膜の上面に配置された第１の仕事関数を有する第１導体膜と、前記第１導体膜の上面に配置され第２の仕事関数を有する第２導体膜と、前記第２導体膜の上面に配置された第３導体膜と、前記第３導体膜の上面に配置された第４導体膜と、を含み、
前記第２ゲート電極が、前記第２ゲート絶縁膜の上面に配置された前記第１の仕事関数を有する第５導体膜と、前記第５導体膜の上面に配置され前記第２の仕事関数を有する第６導体膜と、前記第６導体膜の上面に配置された第７導体膜と、前記第７導体膜の上面に配置された第８導体膜と、を含み、
前記第１導体膜と前記第５導体膜とは同一材料で構成されると共に前記第２導体膜と前記第６導体膜とは同一材料で構成され、
前記第１導体膜に対する前記第２導体膜の膜厚比率が前記第５導体膜に対する前記第６導体膜の膜厚比率とは異なる構成を有し、
前記第４導体膜の上面の高さと前記前記第８導体膜の上面の高さとが同じとされた半導体装置が提供される。
【００２３】
本発明の他の観点によれば、半導体基板の第１活性領域及び第２活性領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１の膜厚からなり第１の仕事関数を有する第１金属膜を形成する工程と、
前記第１金属膜上に、第２の膜厚からなり第２の仕事関数を有する第２金属膜を形成する工程と、
前記第２活性領域上に形成された前記第２金属膜を薄膜化し前記第２の膜厚より薄い第３の膜厚からなる薄膜第２金属膜を形成する工程と、を含む半導体装置の製造方法が提供される。
【００２４】
本発明のさらに別の観点によれば、半導体基板の第１活性領域及び第２活性領域上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１の膜厚からなり第１の仕事関数を有する第１金属膜を形成する工程と、
前記第１金属膜上に、第２の膜厚からなり第２の仕事関数を有する第２金属膜を形成する工程と、
前記第２活性領域上に形成された前記第２金属膜を薄膜化し前記第２の膜厚より薄い第３の膜厚からなる薄膜第２金属膜を形成する工程と、
前記第２金属膜及び前記薄膜第２金属膜上に第３金属膜を形成する工程と、
前記第３金属膜上にシリコン膜を形成する工程と、
前記シリコン膜の表面を平坦化する工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【００２５】
本発明の一の観点の半導体装置によれば、トランジスタのゲート電極を構成する第２導体膜の側面が第１導体膜と同じ材料で覆われる構成となっている。これにより、第２導体膜の異常酸化反応を抑止して所定の形状を有するゲート電極形状を保持することができる。
【００２６】
また、本発明の他の観点の半導体装置によれば、ＮＭＯＳトランジスタの第１ゲート電極を構成する第１導体膜及び第２導体膜の膜厚比率と、ＰＭＯＳトランジスタの第２ゲート電極を構成する第５導体膜及び第６導体膜の膜厚比率と、を変えた構成としている。第１導体膜と第５導体膜は同じ材料で構成され、第２導体膜と第６導体膜も同じ材料で構成される。したがって、同一の材料構成で第１ゲート電極の仕事関数と、第２ゲート電極の仕事関数と、を変化させることができ、ＮＭＯＳトランジスタの閾値電圧とＰＭＯＳトランジスタの閾値電圧とを各々所望の範囲内に制御することができる。
【００２７】
さらに、本発明のさらに他の観点の半導体装置によれば、第１ゲート電極の最上層を構成する第４導体膜と、第２ゲート電極の最上層を構成する第８導体膜の各々の上面の高さを同じにしている。これにより、リソグラフィを用いたゲート電極パターンの形成が容易となりゲート電極の加工の制御性を向上することができる。
【図面の簡単な説明】
【００２８】
【図１】ゲート電極の仕事関数の測定を説明する図である。
【図２】ゲート電極の仕事関数の測定を説明する図である。
【図３】（Ａ）はゲートリーク測定法を用いゲート電極の仕事関数を求めるのに使用した容量素子を示す図であり、（Ｂ）は仕事関数の測定結果の一例を示す図である。
【図４】積層膜を有するゲート電極をＭＯＳトランジスタに用いた場合の閾値電圧のＴｉＮ膜の膜厚依存性を示す図である。
【図５】本発明の第１の実施形態の半導体装置の平面（配置）を模式的に示す図である。
【図６】本発明の第１の実施形態の半導体装置の断面構成を模式的に示す図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明する図（その１）である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明する図（その２）である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明する図である。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明する図（その３）である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する図（その４）である。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を説明する図（その５）である。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法を説明する図（その６）である。
【図１４】本発明の第１の実施形態に係る半導体装置の製造方法を説明する図（その７）である。
【図１５】本発明の第１の実施形態に係る半導体装置の製造方法を説明する図（その８）である。
【図１６】本発明の第２の実施形態に係る半導体装置の断面構成を模式的に示す図である。
【図１７】本発明の第２の実施形態に係る半導体装置の製造方法を説明する図（その１）である。
【図１８】本発明の第２の実施形態に係る半導体装置の製造方法を説明する図（その２）である。
【図１９】理想ＭＯＳのエネルギーバンドを説明する図である。
【発明を実施するための形態】
【００２９】
以下では、はじめに、ゲート電極の仕事関数の測定方法について説明し、つづいて本発明の実施形態を説明する。
【００３０】
（ゲート電極の仕事関数測定方法）
図１は、ゲート電極の仕事関数の測定に用いる容量素子（ＭＯＳキャパシタ）６６０の断面を模式的に示す図である。図２は、図１の容量素子６６０を用いて測定したゲートリーク電流の測定結果を示す図である。図１を参照すると、容量素子６６０は、Ｎ型半導体基板６１０に形成された素子分離領域６２０で区画された素子領域（活性領域）内の基板表面近傍に形成されたＮ＋拡散層６３０と、Ｎ＋拡散層６３０上（基板表面上）に形成されたシリコン酸化膜からなるゲート絶縁膜６４０と、ゲート絶縁膜６４０上に形成されたゲート電極６５０と、を備えている。容量素子６６０のゲート電極６５０に電圧Ｖｇを印加していくと、ゲート絶縁膜６４０を貫通（トンネリング）してＮ型半導体基板６１０に貫通電流（ゲート電流）Ｉｇが流れる。
【００３１】
図２に示すように、このゲート電流Ｉｇは、ゲート電圧(gate voltage)Ｖｇが低い領域では、ゲート絶縁膜６４０の直接トンネル成分（Direct Tunneling current）で支配され、ゲート電圧Ｖｇが高い領域では、ＦＮトンネル成分（Fowler Nordheim current）に変化する。なお、図２において、横軸はゲート電圧、左側の縦軸は、実線のゲート電流Ｉｇの電流値を表しており（単位[A（Ampere）]：対数スケール）、右側の縦軸はゲート電流Ｉｇの対数値log10(Ig)をゲート電圧Ｖｇで微分した値dlog10(Ig)/dVgを表している（任意単位）。測定されたゲート電流Ｉｇの対数log10(Ig)の微分形状（図２の破線グラフ）には、変化の極大値を示す境界電圧Vbが存在する。この境界電圧Vbに、ゲート絶縁膜（SiO2）の真空準位から伝導帯（conduction band）までのエネルギー差：0.9eVを加えると、ゲート電極の仕事関数φmを求めることができる。この方法はゲートリーク測定法として知られている。
【００３２】
図１９は、ゲート電極の仕事関数φmを説明する図であり、ＭＯＳの理想的なエネルギーバンド（φm＝シリコン半導体の仕事関数φsi）を模式的に示す図である。EFはフェルミ準位、Ev、ECは、シリコン半導体（Ｐ型）の価電子帯(valance band)、伝導帯（conduction band）、EGはバンドギャップエネルギ−（価電子帯上端から伝導帯下端までのエネルギー差：禁制帯の幅）を表している。ゲート絶縁膜（SiO2）の真空準位から伝導帯迄のエネルギー（電子親和力(electron affinity)、qχと表す、qは電子の電荷）は0.9eVであり、またバンドギャップエネルギーEGは8eVである。なお、シリコン半導体のバンドギャップエネルギ−EGは1.12eV、電子親和力χsiは4.05eVである。図１９において、図２の境界電圧Vbをフェルミ順位EFとゲート絶縁膜（SiO2）の伝導帯のエネルギー準位の差に対応させると、この境界電圧Vbにゲート絶縁膜（SiO2）の電子親和力χ：0.9eVを加えたものが、ゲート電極の仕事関数φmとなる（図２の例では、φm＝Vb＋χ＝3.5 + 0.9 = 4.4eV）。なお、図１９では、ゲート電極とシリコン半導体の仕事関数φm、φsiがφm=φsiとしているが、仕事関数φm、φsiに差φms（＝φm−φsi）があると、バンドに曲がりが生じる。図１の容量素子（ＭＯＳキャパシタ）６６０において、閾値電圧は、ゲート電極６５０に電位を加え半導体層に反転層（inversion layer）ができるときのゲート電極の電位に対応しており、閾値電圧は、ゲート電極とシリコン半導体の仕事関数の差φms（フラットバンド電圧VFB）に依存する。
【００３３】
（実験例）
次に、図３（Ａ）、図３（Ｂ）、図４を用いて、本発明を想到するに至った結果の一例を説明する。図３（Ａ）は、本発明者が上記のゲートリーク測定法を用い、ゲート電極の仕事関数(実効仕事関数：effective work function)を求めるのに使用した容量素子の構造を示す図である。
【００３４】
図３（Ａ）において、基本構造は、図１と同じである。図３（Ａ）では、図１のゲート電極６５０を、第１導体膜６５１と第２導体膜６５２の積層構造とし、第１導体膜６５１の厚さＬ1と第２導体膜６５２の厚さＬ２の組み合わせを変更した。ここでは、第１導体膜６５１にＴｉＮ（窒化チタン）膜、第２導体膜６５２にＴｉ（チタン）膜を用いている。
【００３５】
図３（Ｂ）は、実験により本発明者が求めた仕事関数の測定結果の一例を示している。ここでは、第１導体膜（ＴｉＮ膜）の膜厚Ｌ１を０〜１３ｎｍまで変化させた個別のサンプルを準備し、さらに膜厚が異なる各々のＴｉＮ膜上に厚さＬ２が１０ｎｍで一定の第２導体膜（Ｔｉ膜）を積層させた。すなわち、図３（Ｂ）の横軸は、ＴｉＮ膜（第１導体膜６５１）の膜厚を示しており、縦軸は、ＴｉＮ膜とＴｉ膜の積層膜からなるゲート電極の仕事関数を示している。
【００３６】
図３（Ｂ）に示すように、ＴｉＮ膜の膜厚Ｌ１が０ｎｍの場合、すなわち全てＴｉ膜で構成されるゲート電極の仕事関数は４．２ｅＶとなっている。
【００３７】
ＴｉＮ膜の膜厚Ｌ１が４ｎｍの場合、すなわち、厚さ４ｎｍのＴｉＮ膜上にＴｉ膜が積層されたゲート電極の仕事関数は４．４ｅＶとなっている。
【００３８】
また、ＴｉＮ膜の膜厚Ｌ１が８ｎｍの場合、すなわち、厚さ８ｎｍのＴｉＮ膜上にＴｉ膜が積層されたゲート電極の仕事関数は４．７ｅＶとなっている。
【００３９】
さらに、ＴｉＮ膜の膜厚Ｌ１が１０ｎｍを超えると、仕事関数は４．８ｅＶで飽和している。すなわち、ＴｉＮ膜の膜厚が１０ｎｍまでは仕事関数がほぼ単調増加し、１０ｎｍを越えると飽和することが示されている。
【００４０】
この結果は、ゲート絶縁膜からの膜厚が１０ｎｍを超える領域に形成されたゲート電極は仕事関数に影響しないことを示している。
【００４１】
本発明者の実験によれば、厚さ１２ｎｍのＴｉ単層膜の仕事関数は４．２ｅＶ（図３（Ｂ）のｒｅｆ．Ｔｉ）が得られ、厚さ１２ｎｍのＴｉＮ単層膜の仕事関数は４．８ｅＶ（図３（Ｂ）のｒｅｆ．ＴｉＮ）であることが確認されている。
【００４２】
したがって、図３（Ｂ）は、ゲート電極の厚さが１０ｎｍ以下の範囲では、仕事関数の異なるＴｉＮ膜とＴｉ膜とを積層し、各々の膜厚を変えることにより、ゲート電極全体としての仕事関数を変化させ得ることを示している。
【００４３】
仕事関数が４．８ｅＶのＴｉＮ膜上に、仕事関数が４．２ｅＶのＴｉ膜を積層することにより、ＴｉＮ膜の仕事関数はＴｉ膜の低い仕事関数に引きずられる。これを利用することにより、積層膜の仕事関数は、４．２ｅＶよりも高く、４．８ｅＶよりも低い中間の値を得ることができる。
【００４４】
また、Ｔｉ膜、ＴｉＮ膜に限らず、仕事関数の異なる膜の積層膜について同様の結果が得られる。上記のように、この結果は、ゲート電極の厚さが１０ｎｍの範囲でしか得られない。すなわち、例えば厚さ１２ｎｍのＴｉＮ膜上でＴｉ膜の厚さを如何様に変化させても積層膜の仕事関数は、厚さ１０ｎｍ分のＴｉＮ膜で決まってしまい、４．８ｅＶのまま変化しない。
【００４５】
図４は、図３（Ｂ）に示した積層膜を有するゲート電極をＭＯＳトランジスタに用いた場合の閾値電圧のＴｉＮ膜の膜厚依存性を示している。図４には、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの結果が重ねて示されている。図４の横軸はゲート電極を構成するＴｉＮ膜の膜厚（単位ｎｍ）、左端の縦軸はＮＭＯＳトランジスタの閾値電圧であり、右端の縦軸はＰＭＯＳトランジスタの閾値電圧である。
【００４６】
図４から、ＮＭＯＳトランジスタでは、図３（Ｂ）の仕事関数（実効仕事関数）と同様の変化を示し、積層膜（ＴｉＮ膜、Ｔｉ膜）として変化させたゲート電極の仕事関数を、そのまま、閾値電圧に反映できることが示されている。
【００４７】
また、ＰＭＯＳトランジスタの場合も、ＮＭＯＳトランジスタと同様の変化を示すが、ＰＭＯＳトランジスタは負の閾値電圧を有する。このため、ＰＭＯＳトランジスタの特性を、図４のように、ＮＭＯＳトランジスタと同一の図に重ねると、逆の変化として示されている。このように、図４から、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタは共に閾値電圧の制御が可能であることがわかる。
【００４８】
また、図３（Ｂ）の仕事関数の変化と同様に、ゲート電極の厚さのうち１０ｎｍを超える部分の積層膜は、閾値電圧の値に影響していない。
【００４９】
図４について、さらに詳しく説明すると、ＮＭＯＳトランジスタが形成される第１活性領域のＰウェル不純物濃度と、ＰＭＯＳトランジスタが形成される第２活性領域のＮウェル不純物濃度が同じ場合、ゲート電極を構成するＴｉＮ膜の膜厚を、薄い側から厚い側へ変化させると、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは共に、閾値電圧が上昇する変化を示す。
【００５０】
Ｐ型シリコン半導体基板（Ｐウェル）とＮ型シリコン半導体基板（Ｎウェル）では、エネルギー準位が異なる。例えばＰ型シリコン半導体基板のフェルミ順位は真正フェルミ準位（Ｅｉ＝（ＥＣ＋ＥＶ）／２：禁制帯のほぼ中央）よりも低く、Ｎ型シリコン半導体のフェルミ準位は真正フェルミ準位よりも高い。
【００５１】
また、ＮＭＯＳトランジスタでは正の閾値電圧（ゲート・ソース電圧（gate-to-source voltage：ソース電位を基準電位としたゲート電圧）が正極性）、ＰＭＯＳトランジスタでは負の閾値電圧（ゲート・ソース電圧が負極性）を有する。
【００５２】
これらのことを考慮して、左縦軸に、ＮＭＯＳトランジスタの正の閾値電圧、右縦軸にＰＭＯＳトランジスタの負の閾値電圧、横軸にＴｉＮ膜の膜厚を設定すると、各々の閾値電圧の変化は、交差する特性となる。すなわち、ＮＭＯＳトランジスタの閾値電圧：０．３５Ｖを通る線（ＰＭＯＳトランジスタの閾値電圧：−０．３５Ｖ）を中心に、上下線対称に対して上下対称）の相関を有する。
【００５３】
したがって、例えば、ＮＭＯＳトランジスタのゲート電極を構成するＴｉＮ膜の膜厚を２ｎｍとすれば、０．２６Ｖの閾値電圧が得られ、ＰＭＯＳトランジスタのゲート電極を構成するＴｉＮ膜の膜厚を８ｎｍとすれば、―０．２６Ｖの閾値電圧が得られる。
【００５４】
すなわち、ゲート電極を構成するＴｉＮ膜の膜厚を変化させることにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各々において、絶対値が等しい閾値電圧を得ることが可能となる。なお、図４においても、ＴｉＮ膜の膜厚が１０ｎｍを超える領域では、閾値電圧の変化は見られない。
【００５５】
図４に示した例は、図３に示した仕事関数４．２ｅＶのＴｉ膜と、４．８ｅＶのＴｉＮ膜を積層した場合の、ＴｉＮ膜の膜厚依存性を示した例であるが、Ｔｉ／ＴｉＮの組み合わせ以外にも、類似の仕事関数を有する他の導体を積層しても、同様の結果が得られることは容易に推察される。以下、図面を参照していくつかの例示的な実施形態について説明する。
【００５６】
[第１の実施形態]
本発明に係る半導体装置の例示的な第１の実施形態について、図５及び図６を参照して説明する。なお、以下の説明において、数値、例えば膜厚等は実際の製造精度のばらつき等を含むものとする（数値に付加する「約」等は煩雑のため省略する）。また、以下の各種、具体的な数値、材料等は、例示的な形態の一例として示したものであり、本発明を限定するためのものでないことは勿論である。
【００５７】
図５は、ＣＭＯＳ回路の一例としてＣＭＯＳインバータ回路を構成するＭＯＳトランジスタの配置例（レイアウト）を模式的に示す図である。図６は、図５のＡ−Ａ’線における断面を模式的に示す図である。図５を参照すると、ＣＭＯＳインバータ回路は、ＮＭＯＳトランジスタ形成領域ＮＡとＰＭＯＳトランジスタ形成領域ＰＡを有する。ＮＭＯＳトランジスタ形成領域ＮＡとＰＭＯＳトランジスタ形成領域ＰＡの半導体基板は、素子分離領域１０２で分離された第１活性領域１０１Ｐと第２活性領域１０１Ｎをそれぞれ備えている。ＮＭＯＳトランジスタ形成領域ＮＡでは、第１活性領域１０１Ｐ内のソース拡散領域がコンタクトプラグ１８２ｎｂを介してグランド配線１８３ｎに接続されるＮＭＯＳトランジスタＴｒ１が形成され、ＰＭＯＳトランジスタ形成領域ＰＡでは、第２活性領域１０１Ｎ内のソース拡散領域がコンタクトプラグ１８２ｐａを介して例えば第１配線層の電源配線１８２ｐに接続されたＰＭＯＳトランジスタＴｒ２が形成されている。また、ＮＭＯＳトランジスタＴｒ１の第１ゲートコンタクトＧ１ＣとＰＭＯＳトランジスタＴｒ２の第２ゲートコンタクトＧ２Ｃは入力配線１８３ｇに共通接続されてＣＭＯＳインバータ回路の信号入力ノードＶｉｎとされ、第１活性領域１０１Ｐ内のＮＭＯＳトランジスタＴｒ１のドレイン拡散領域と、第２活性領域１０１Ｎ内のＰＭＯＳトランジスタＴｒ２のドレイン拡散領域はそれぞれコンタクトプラグ１８２ｎａ、１８２ｐｂを介して例えば第１配線層の出力配線１９３ｃに共通接続されＣＭＯＳインバータ回路の信号出力ノードＶｏｕｔとされる。なお、図５において、ＧＮ、ＧＰはＮＭＯＳトランジスタＴｒ１ＰＭＯＳトランジスタＴｒ２の第１、第２のゲート構造体（積層ゲート電極）である。
【００５８】
図６を参照すると、Ｐ型の半導体基板１０１上に、素子分離領域１０２で分離されたＮＭＯＳトランジスタ形成領域ＮＡとＰＭＯＳトランジスタ形成領域ＰＡが配置される。以下では、まず、ＮＭＯＳトランジスタ形成領域ＮＡを説明し、つづいてＰＭＯＳトランジスタ形成領域ＰＡを説明する。
【００５９】
ＮＭＯＳトランジスタ形成領域ＮＡには、
素子分離領域１０２で囲まれたＰ型半導体基板からなる第１活性領域（Ｐウェル領域）１０１Ｐと、
第１活性領域１０１Ｐの上面（基板表面上）に配置される第１ゲート絶縁膜１２０ｎと、
第１ゲート絶縁膜１２０ｎ上に配置される第１ゲート構造体ＧＮと、
第１活性領域１０１Ｐにおいて、第１ゲート構造体ＧＮを間に挟んで、第１ゲート構造体ＧＮのＸ方向に互いに離間して配置される二つのＮ型不純物拡散層１８ｎと、
からなるＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｔｒ１が配置される。
【００６０】
本実施形態において、Ｐ型の半導体基板１０１は、例えば濃度：３Ｅ１５（atoms/cm３）のボロン（Ｐ型不純物）を含有している。
【００６１】
第１活性領域１０１ＰとなるＰウェル領域１０１Ｐは、例えば濃度：０．６〜３Ｅ１７（atoms/cm３）のボロンを含有して構成される。
【００６２】
Ｎ型不純物拡散層１８ｎは、ＮＭＯＳトランジスタのソース／ドレイン１８ｎとなり、高濃度拡散層（heavily doped n+ region）１８１ｎと、電界緩和用の低濃度拡散層(lightly doped n-region)１８０ｎとで構成される。低濃度拡散層１８０ｎは、例えば濃度：７Ｅ１８（atoms/cm３）のヒ素（As: arsenic：Ｎ型不純物）を含有している。高濃度拡散層１８１ｎは、例えば濃度：５Ｅ２０（atoms/cm３）のヒ素を含有している。
【００６３】
厚さ３ｎｍのシリコン酸化膜からなる第１ゲート絶縁膜１２０ｎが第１活性領域１０１Ｐの上面に配置される。第１ゲート絶縁膜１２０ｎには、窒素などの他元素を含有するシリコン酸化膜を用いても良い。
【００６４】
第１ゲート絶縁膜１２０ｎの上面には、
厚さＬ１ｎが２ｎｍの窒化チタン（ＴｉＮ）膜からなる第１導体膜１３０ｎと、
厚さＬ２ｎが８ｎｍのチタン（Ｔｉ）膜からなる第２導体膜１４０ｎと、
厚さＬ３ｎが６ｎｍのＴｉＮ膜からなる第３導体膜１５０ｎと、
厚さＬ４ｎが２０ｎｍのリン含有多結晶シリコン膜（phosphorus-doped poly-silicon film ：Ｐ−Ｓｉ膜）からなる第４導体膜１６０ｎと、が順に積層された積層膜からなる第１ゲート電極Ｇ１が配置される。
【００６５】
第１ゲート電極Ｇ１のＸ方向の幅は、例えば２０ｎｍとしている。後述の第２ゲート電極Ｇ２の幅も同じである。なお、Ｐ−Ｓｉ膜１６０ｎ中のリン(P:phosphorus：Ｎ型不純物）の濃度は、例えば５Ｅ２０（atoms/cm３）としている。
【００６６】
第１ゲート電極Ｇ１の上面、すなわちＰ−Ｓｉ膜１６０ｎの上面１６０ｎｕには、厚さ５０ｎｍのシリコン窒化膜からなる第１カバー絶縁膜１７０ｎが配置される。
【００６７】
さらに、第１ゲート電極Ｇ１と第１カバー絶縁膜１７０ｎのＸ方向の両側面には、Ｘ方向の幅が、例えば５ｎｍのシリコン窒化膜からなる第１サイドウォール絶縁膜１７３ｎが配置される。
【００６８】
第１ゲート電極Ｇ１、第１カバー絶縁膜１７０ｎ及び第１サイドウォール絶縁膜１７３ｎにより、第１ゲート構造体ＧＮが構成される。
【００６９】
なお、第１サイドウォール絶縁膜１７３ｎはシリコン窒化膜からなる単層膜に限定されるものでなく、例えばシリコン酸化膜との積層膜であっても良い。ソース／ドレイン１８ｎの構成に応じて種々変更可能である。後述の第２サイドウォール絶縁膜１７３ｐも同様である。
【００７０】
上記構成において、Ｔｉ膜からなる第２導体膜１４０ｎは、Ｘ方向に対向する各々の側面１４０ｎｓが第１サイド保護導体膜１４０ｎａで覆われる構成となっている。第１サイド保護導体膜１４０ｎａは、第１導体膜１３０ｎ及び第３導体膜１５０ｎと同じＴｉＮ膜で構成される。
【００７１】
第１サイド保護導体膜１４０ｎａの厚さは、例えば１ｎｍとしている。すなわち、Ｔｉ膜からなる第２導体膜１４０ｎは、上下と左右に位置する各々の面をＴｉＮ膜で覆われる構成となっている。
【００７２】
これにより、ＮＭＯＳトランジスタＴｒ１は、半導体基板１０１の第１活性領域１０１Ｐの上面に配置されるゲート絶縁膜１２０ｎと、ゲート絶縁膜１２０ｎ上に配置されるゲート電極Ｇ１と、ゲート電極Ｇ１を挟んで両側に位置するソース／ドレイン領域１８ｎと、からなり、ゲート電極Ｇ１は、ゲート絶縁膜１２０ｎ側から順に配置される第１導体膜１３０ｎ、第２導体膜１４０ｎ、第２導体膜１４０ｎの側面１４０ｎｓに配置される第１サイド保護導体膜１４０ｎａ、第３導体膜１５０ｎ、第４導体膜１６０ｎで構成される。
【００７３】
仕事関数が４．８ｅＶのＴｉＮ膜からなる第１導体膜１３０ｎの膜厚は２ｎｍである。仕事関数が４．２ｅＶのＴｉ膜からなる第２導体膜１４０ｎの膜厚は８ｎｍである。したがって、第１導体膜１３０ｎに対する第２導体膜１４０ｎの膜厚比率は４となっている。
【００７４】
図４に示すように、ＴｉＮ膜の膜厚が２ｎｍの場合、ＮＭＯＳトランジスタＴｒ１の閾値電圧は０．２６Ｖとなる。この場合、第１導体膜１３０ｎと第２導体膜１４０ｎの合計膜厚が１０ｎｍとなっている。したがって、前述したように、第２導体膜１４０ｎ上、膜厚：１０ｎｍを超えた高さに配置される第３導体膜１５０ｎ及び第４導体膜１６０ｎは、ＮＭＯＳトランジスタＴｒ１の閾値電圧の調整には直接的に寄与しない。しかしながら、第２導体膜１４０ｎの上面を保護するために、第３導体膜１５０ｎは必要である。また、上面平坦化（後述の製造方法の実施形態で説明する）のために、第４導体膜１６０ｎが配置されることが好ましい。
【００７５】
次に、再び図６を参照して、ＰＭＯＳトランジスタ形成領域ＰＡについて説明する。ＰＭＯＳトランジスタ形成領域ＰＡには、
素子分離領域１０２で囲まれたＮ型半導体基板からなる第２活性領域（Ｎウェル領域）１０１Ｎと、
第２活性領域１０１Ｎの上面に配置される第２ゲート絶縁膜１２０ｐと、
第２ゲート絶縁膜１２０ｐ上に配置される第２ゲート構造体ＧＰと、
第２活性領域１０１Ｎにおいて、第２ゲート構造体ＧＰを間に挟んで、第２ゲート構造体ＧＰのＸ方向に互いに離間して配置される二つのＰ型不純物拡散層１８ｐと、
からなるＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｔｒ２が配置される。
【００７６】
前述したように、Ｐ型半導体基板１０１は、例えば濃度：３Ｅ１５（atoms/cm３）のボロン（B:ホウ素:Ｐ型不純物）を含有している。
【００７７】
第２活性領域１０１ＮとなるＮウェル領域１０１Ｎは、例えば濃度：０．６〜３Ｅ１７（atoms/cm３）のリンを含有して構成される。
【００７８】
Ｐ型不純物拡散層１８ｐは、ＰＭＯＳトランジスタのソース／ドレイン１８ｐとなり、高濃度拡散層（heavily doped p+ region）１８１ｐと、電界緩和用の低濃度拡散層(lightly doped p-region)１８０ｐとで構成される。低濃度拡散層１８０ｐは、例えば濃度：７Ｅ１８（atoms/cm３）の濃度のボロン（Ｐ型不純物）を含有している。高濃度拡散層１８１ｐは、例えば濃度：５Ｅ２０（atoms/cm３）のボロンを含有している。
【００７９】
厚さ３ｎｍのシリコン酸化膜からなる第２ゲート絶縁膜１２０ｐが第２活性領域１０１Ｎの上面に配置される。第２ゲート絶縁膜１２０ｐには、窒素などの他元素を含有するシリコン酸化膜を用いても良い。
【００８０】
第２ゲート絶縁膜１２０ｐの上面には、
厚さＬ１ｐが２ｎｍのＴｉＮ膜からなる第５導体膜１３０ｐと、
厚さＬ２ｐが２ｎｍのＴｉ膜からなる第６導体膜１４０ｐと、
厚さＬ３ｐが６ｎｍのＴｉＮ膜からなる第７導体膜１５０ｐと、
厚さＬ４ｐが２６ｎｍのＰ−Ｓｉ膜からなる第８導体膜１６０ｐと、
がこの順に積層された積層膜からなる第２ゲート電極Ｇ２が配置される。
【００８１】
第２ゲート電極Ｇ２の上面、すなわちＰ−Ｓｉ膜１６０ｐの上面１６０ｐｕには、厚さ５０ｎｍのシリコン窒化膜からなる第２カバー絶縁膜１７０ｐが配置される。
【００８２】
さらに、第２ゲート電極Ｇ２と第２カバー絶縁膜１７０ｐのＸ方向の両側面には、Ｘ方向の幅が、例えば５ｎｍのシリコン窒化膜からなる第２サイドウォール絶縁膜１７３ｐが配置される。
【００８３】
第２ゲート電極Ｇ２、第２カバー絶縁膜１７０ｐ及び第２サイドウォール絶縁膜１７３ｐにより第２ゲート構造体ＧＰが構成される。
【００８４】
上記構成において、Ｔｉ膜からなる第６導体膜１４０ｐは、Ｘ方向に対向する各々の側面１４０ｐｓが第２サイド保護導体膜１４０ｐａで覆われる構成となっている。第２サイド保護導体膜１４０ｐａは、第５導体膜１３０ｐ及び第７導体膜１５０ｐと同じＴｉＮ膜で構成される。第２サイド保護導体膜１４０ｐａの厚さは、例えば１ｎｍとしている。すなわち、Ｔｉ膜からなる第６導体膜１４０ｐは上下左右に位置する各々の面をＴｉＮ膜で覆われる構成となっている。
【００８５】
これにより、本実施例のＰＭＯＳトランジスタＴｒ２は、半導体基板１０１の第２活性領域１０１Ｎの上面に配置されるゲート絶縁膜１２０ｐと、ゲート絶縁膜１２０ｐ上に配置されるゲート電極Ｇ２と、ゲート電極Ｇ２を挟んで両側に位置するソース／ドレイン領域１８ｐと、からなり、ゲート電極Ｇ２は、ゲート絶縁膜１２０側から順に配置される第５導体膜１３０ｐ、第６導体膜１４０ｐ、第６導体膜１４０ｐの側面１４０ｐｓに配置される第２サイド保護導体膜１４０ｐａ、第７導体膜１５０ｐ、第８導体膜１６０ｐで構成される。この構成は、ＮＭＯＳトランジスタＴｒ１と同じになっている。
【００８６】
仕事関数が４．８ｅＶのＴｉＮ膜からなる第５導体膜１３０ｐの膜厚は２ｎｍである。一方、仕事関数が４．２ｅＶのＴｉ膜からなる第６導体膜１４０ｐの膜厚も２ｎｍである。したがって、第５導体膜１３０ｐに対する第６導体膜１４０ｐの膜厚比率は１となっている。すなわち、第５導体膜１３０ｐに対する第６導体膜１４０ｐの膜厚比率は、第１導体膜１３０ｎに対する第２導体膜１４０ｎの膜厚比率８と異なっている。ＰＭＯＳトランジスタＴｒ２の場合、第５導体膜１３０ｐと第６導体膜１４０ｐの合計膜厚は４ｎｍしかない。前述したように、トランジスタの閾値電圧は、ゲート絶縁膜の上方１０ｎｍの範囲に配置された導体の仕事関数で制御される。
【００８７】
したがって、図６に示したＰＭＯＳトランジスタＴｒ２では、膜厚Ｌ１ｐが２ｎｍの第５導体膜１３０ｐ、及び膜厚Ｌ２ｐが２ｎｍの第６導体膜１４０ｐの他に、膜厚Ｌ３ｐが６ｎｍの第７導体膜１５０ｐまでの３層膜が、閾値電圧に影響することとなる。第５導体膜１３０ｐ、及び第７導体膜１５０ｐは、いずれも仕事関数が４．８ｅＶのＴｉＮ膜からなる。
【００８８】
したがって、ＰＭＯＳトランジスタＴｒ２の閾値電圧は、膜厚が８ｎｍのＴｉＮ膜と膜厚が２ｎｍのＴｉ膜の組み合わせとして制御される。
【００８９】
トランジスタの閾値電圧に関与する厚さ１０ｎｍの範囲内におけるＴｉＮ膜に対するＴｉ膜の膜厚比率を実効膜厚比率とすると、ＰＭＯＳトランジスタＴｒ２の実効膜厚比率は０．２５である。また、ＮＭＯSトランジスタＴｒ１の実効膜厚比率は４である。
【００９０】
図４に示すように、ＴｉＮ膜の膜厚が８ｎｍの場合、ＰＭＯＳトランジスタＴｒ２の閾値電圧は、−０．２６Ｖとなる。この場合、第５導体膜１３０ｐ、第６導体膜１４０ｐ及び第７導体膜１５０ｐの合計膜厚が１０ｎｍとなっている。したがって、第７導体膜１５０ｐは、ＰＭＯＳトランジスタの閾値電圧の調整に直接寄与すると共に、第６導体膜１４０ｐの上面を保護する保護膜としても機能する。一方、第７導体膜１５０ｐ上に配置される第８導体膜１６０ｐは、膜厚：１０ｎｍを超えた高さに配置されるため、ＰＭＯＳトランジスタの閾値電圧の調整には寄与しない。しかしながら、後述の製造方法で説明する上面平坦化のために、第８導体膜１６０ｐが配置されることが好ましい。
【００９１】
これにより、第１ゲート電極Ｇ１と、第２ゲート電極Ｇ２の材料構成を同一とし、第１導体膜１３０ｎに対する第２導体膜１４０ｎの膜厚比率と、第５導体膜１３０ｐに対する第６導体膜１４０ｐの膜厚比率を変えることにより、ＮＭＯSトランジスタＴｒ１の閾値電圧と、ＰＭＯＳトランジスタＴｒ２の閾値電圧と、を所望の値に制御することが可能となる。
【００９２】
また、第１ゲート電極Ｇ１の最上層を構成する第４導体膜１６０ｎの上面１６０ｎｕと、第２ゲート電極Ｇ２の最上層を構成する第８導体膜１６０ｐの上面１６０ｐｕと、は半導体基板１０１の上面１０１Ｓからの高さが等しくなっている。したがって、第４導体膜１６０ｎ上に配置される第１カバー絶縁膜１７０ｎの上面と、第８導体膜１６０ｐ上に配置される第２カバー絶縁膜１７０ｐの上面とは同じ高さとなっている。
【００９３】
上記のように、本実施形態の半導体装置は、Ｐ型半導体基板１０１Ｐ上に配置された第１ゲート絶縁膜１２０ｎ、及び、第１ゲート絶縁膜１２０ｎ上に設けられた第１ゲート電極Ｇ１を含むＮＭＯＳトランジスタＴｒ１と、Ｐ型半導体基板１０１Ｐとは分離されたＮ型半導体基板１０１Ｎ上に配置された第２ゲート絶縁膜１２０ｐ、及び第２ゲート絶縁膜１２０ｐ上に設けられた第２ゲート電極Ｇ２を含むＰＭＯＳトランジスタＴｒ２と、を有し、第１ゲート電極Ｇ１が、第１ゲート絶縁膜１２０ｎの上面に配置された第１の仕事関数を有する第１導体膜１３０ｎと、第１導体膜１３０ｎの上面に配置され第２の仕事関数を有する第２導体膜１４０ｎと、を含み、第２ゲート電極Ｇ２が、第２ゲート絶縁膜１２０ｐの上面に配置された第１の仕事関数を有する第５導体膜１３０ｐと、第５導体膜１３０ｐの上面に配置され第２の仕事関数を有する第６導体膜と、を含み、第１導体膜１３０ｎと第５導体膜１３０ｐとは同一材料で構成され、第２導体膜１４０ｎと第６導体膜１４０ｐとは同一材料で構成され、第１導体膜１３０ｎに対する第２導体膜１４０ｎの膜厚比率が第５導体膜１３０ｐに対する第６導体膜１４０ｐの膜厚比率とは異なる。
【００９４】
また、本実施形態の半導体装置は、半導体基板１０１の第１活性領域１０１Ｐ上に配置された第１ゲート絶縁膜１２０ｎ、及び、第１ゲート絶縁膜１２０ｎ上に設けられた第１ゲート電極Ｇ１を含むＮＭＯＳトランジスタと、第１活性領域１０１Ｐとは分離された第２活性領域１０１Ｎ上に配置された第２ゲート絶縁膜１２０ｐ、及び第２ゲート絶縁膜１２０ｐ上に設けられた第２ゲート電極Ｇ２を含むＰＭＯＳトランジスタと、を有し、第１ゲート電極Ｇ１が、第１ゲート絶縁膜１２０ｎの上面に配置された第１の仕事関数を有する第１導体膜１３０ｎと、第１導体膜１３０ｎの上面に配置され第２の仕事関数を有する第２導体膜１４０ｎと、第２導体膜１４０ｎの上面に配置された第３導体膜１５０ｎと、第３導体膜１５０ｎの上面に配置された第４導体膜１６０ｎと、を含み、第２ゲート電極Ｇ２が、第２ゲート絶縁膜１２０ｐの上面に配置された第１の仕事関数を有する第５導体膜１３０ｐと、第５導体膜１３０ｐの上面に配置され第２の仕事関数を有する第６導体膜１４０ｐと、第６導体膜１４０ｐの上面に配置された第７導体膜１５０ｐと、第７導体膜１５０ｐの上面に配置された第８導体膜１６０ｐと、を含み、第１導体膜１３０ｎと第５導体膜１３０ｐとは同一材料で構成され、第２導体膜１４０ｎと第６導体膜１４０ｐとは同一材料で構成され、第１導体膜１３０ｎに対する第２導体膜１４０ｎの膜厚比率が第５導体膜１３０ｐに対する第６導体膜１４０ｐの膜厚比率とは異なる構成を有し、第４導体膜１６０ｎの上面１６０ｎｕの高さと、第８導体膜１６０の上面１６０ｐｕの高さとが同じとなる構成を有している。
【００９５】
再び、図６を参照すると、第１ゲート構造体ＧＮ及び第２ゲート構造体ＧＰを覆うように、シリコン酸化膜からなる層間絶縁膜１９０が配置される。層間絶縁膜１９０には、ＮＭＯＳトランジスタの一方のソース／ドレイン１８ｎに接続されるコンタクトプラグ１８２ｎａと、他の一方のソース／ドレイン１８ｎに接続されるコンタクトプラグ１８２ｎｂと、が配置される。ＰＭＯＳトランジスタにおいても同様にコンタクトプラグ１８２ｐａ、１８２ｐｂが配置される。
【００９６】
層間絶縁膜１９０上には、コンタクトプラグ１８２ｐａに接続し正電圧Ｖｄｄが印加される正電圧供給配線１８３ｐと、コンタクトプラグ１８２ｎｂに接続しグランド電圧Ｖｓｓが供給されるグランド配線１８３ｎと、コンタクトプラグ１８２ｐｂとコンタクトプラグ１８２ｎａとに共通して接続され出力電圧Ｖｏｕｔを出力する出力配線１８３ｃと、が配置される。
【００９７】
また、図５の平面図に示すように、第１ゲート電極Ｇ１は上面１６０ｎｕに接続される第１ゲートコンタクトＧ１Ｃを有し、第２ゲート電極Ｇ２は上面１６０ｐｕに接続される第２ゲートコンタクトＧ２Ｃを有している。第１ゲートコンタクトＧ１Ｃと第２ゲートコンタクトＧ２Ｃとは、入力電圧Ｖｉｎを供給する入力配線１８３ｇで接続されている。したがって、ＮＭＯＳトランジスタＴｒ１とＰＭＯＳトランジスタＴｒ２とはインバータ回路を構成している。すなわち、概略、以下のように動作する。
【００９８】
Ｖｉｎに“１”情報となる電圧（Ｖｄｄ）が印加された場合、ＰＭＯＳトランジスタＴｒ２はオフ状態、ＮＭＯＳトランジスタＴｒ１はオン状態となるので、Ｖｏｕｔには、グランド電圧Ｖｓｓが現れ、“０”情報として出力される。
【００９９】
一方、Ｖｉｎに“０”情報となる電圧（Ｖｓｓ）が印加された場合、ＰＭＯＳトランジスタＴｒ２はオン状態、ＮＭＯＳトランジスタＴｒ１はオフ状態となるので、Ｖｏｕｔには正電圧Ｖｄｄが現れ、“１”情報として出力される。
【０１００】
上記した特許文献５等の関連技術のＣＭＯＳ回路では、仕事関数が５．２ｅＶのＰ＋シリコンゲート電極を有するＰＭＯＳトランジスタ、及び、仕事関数が４．１ｅＶのＮ＋シリコンゲート電極を有するＮＭＯＳトランジスタでは、各々閾値電圧が低くなり過ぎるため、トランジスタのチャネル不純物濃度を増大させることによって、高閾値電圧化を図っている。しかしながら、チャネル不純物濃度の増加は、接合リーク電流の増大など、トランジスタの信頼性を劣化させる原因となり、限界がある。
【０１０１】
これに対して、本実施形態では、チャネル不純物濃度の増加手法に依存することなく、仕事関数の異なる第１導体膜１３０ｎと、第２導体膜１４０ｎとを積層することにより、第１ゲート電極Ｇ１の仕事関数を４．３ｅＶに制御し、ＮＭＯＳトランジスタＴｒ１の閾値電圧０．２６Ｖを得ることができる。また、第１導体膜１３０ｎと同じ材料からなる第５導体膜１３０ｐと、第２導体膜１４０ｎと同じ材料からなる第６導体膜１４０ｐと、を積層することにより第２ゲート電極Ｇ２の仕事関数を４．７ｅＶに制御し、ＰＭＯＳトランジスタＴｒ２の閾値電圧−０．２６Ｖを得ることができる。これにより、本実施形態によれば、低消費電力化を図るとともに高性能化可能な半導体装置を実現することができる。
【０１０２】
（半導体装置の製造方法）
図７乃至図１５は、上記した実施形態に係る半導体装置の製造工程を説明するためにいくつかの代表的な工程の順に、半導体装置の断面を模式的に例示した図である。なお、各図は、基本的に図５のＡ−Ａ’線に沿った断面に対応する。以下、本実施形態の半導体装置の製造方法について、図５、図６と、図７〜図１５を用いて説明する。
【０１０３】
最初に、図５及び図７を参照する。例えば３Ｅ１５（atoms/cm３）のボロンを含有するＰ型半導体基板１０１に、公知の方法により、素子分離領域１０２としてＳＴＩ（Shallow Trench Isolation）領域１０２を形成した。ＳＴＩ領域１０２はシリコン酸化膜などの絶縁膜で埋設され、深さが例えば３５０ｎｍ程度となるように形成した。これにより、半導体基板１０１には、ＳＴＩ領域１０２で囲まれた第１活性領域１０１Ｐ及び第２活性領域１０１Ｎが形成される。図５では、第１活性領域１０１Ｐ及び第２活性領域１０１ＮはともにＸ方向に長辺を有する矩形で形成されているが、第１活性領域１０１Ｐ及び第２活性領域１０１Ｎの平面形状はこれに限定されるものでないことは勿論である。
【０１０４】
次に、図７において、第２活性領域１０１Ｎを覆う第１注入マスク膜（不図示）を形成した後、イオン注入法により、第１活性領域１０１Ｐにボロンを導入した。
【０１０５】
次に、第１注入マスク膜（不図示）を除去し、第１活性領域１０１Ｐを覆う第２注入マスク膜（不図示）を形成した後、イオン注入法により第２活性領域１０１Ｎにリンを導入した。その後、第２注入マスク膜（不図示）を除去した。
【０１０６】
次に、半導体基板１０１を温度１０００℃で１０秒間の熱処理を行い、注入されたボロン及びリンを活性化させＰウェル１０１Ｐ、Ｎウェル１０１Ｎを形成した。ここでは、Ｐウェル１０１Ｐ中のボロン濃度及びＮウェル１０１Ｎ中のリン濃度がいずれも２Ｅ１７（atoms/cm３）となるように注入量を制御した。本実施形態では、Ｐウェル１０１Ｐ及びＮウェル１０１Ｎの半導体基板１０１の上面１０１Ｓからの深さは、いずれも６００ｎｍとした。
【０１０７】
次に、第１活性領域１０１Ｐと第２活性領域１０１Ｎの上面に、厚さ３ｎｍのシリコン酸化膜（SiO2）からなるゲート絶縁膜１２０を熱酸化法により、同時に形成した。ゲート絶縁膜１２０は、窒素を含有するシリコン酸化膜を用いても良い。また、ゲート絶縁膜１２０はシリコン酸化膜とシリコン窒化膜との積層膜を用いても良い。
【０１０８】
次に、厚さＬ１（第１の膜厚）が２ｎｍのＴｉＮ（チタンナイトライド：窒化チタン）膜からなる第１金属膜１３０を反応性スパッタ法によりゲート絶縁膜１２０上の全面に形成した。
【０１０９】
次に、同一装置（チャンバー）内において、厚さＬ２ｎ（第２の膜厚）が８ｎｍのＴｉ膜からなる第２金属膜１４０Ａを、スパッタ法により第１金属膜１３０上の全面に連続形成した。なお、反応性スパッタ法では、よく知られているように、真空チャンバー内に不活性ガス（主にＡｒ）に加えて反応性ガス（Ｎ２）を導入した混合ガス（Ａｒ−Ｎ２混合ガス）を用い、Ｔｉターゲットと、薄膜を堆積する基板間に高電圧を印加することで、Ａｒプラズマ中に窒素を含有させ、Ｔｉターゲットの表面を窒化しながらスパッタすることにより半導体基板上にＴｉＮ膜を堆積する。スパッタ法では、反応性ガスは用いず不活性ガスのみ（窒素を含有しないＡｒプラズマ）を用いることで、Ｔｉ膜が成膜される。
【０１１０】
次に、同一装置（チャンバー）内において、厚さＬ３１が１ｎｍのＴｉＮ膜からなる第３金属膜１５０Ａを反応性スパッタ法により第２金属膜１４０Ａの上面１４０ａに連続形成した。Ｔｉ膜１４０Ａは、極めて反応性が強いため、装置搬送中に大気中の酸素と反応して酸化チタン（TiO2）を形成する。ＴｉＮ膜からなる第３金属膜１５０Ａは、Ｔｉ膜からなる第２金属膜１４０Ａの酸化を防止する保護膜として機能する。
【０１１１】
次に、図８を参照すると、半導体基板をスパッタ装置から取りだした後、第３金属膜１５０Ａの上面１５０ａに１００℃以下の低温成膜法によりシリコン酸化膜を形成した。
【０１１２】
その後、第１活性領域１０１Ｐを覆うように、シリコン酸化膜からなるマスク膜１５１をリソグラフィ法及びドライエッチング法により形成した。
【０１１３】
次に、マスク膜１５１が形成された半導体基板（ウェハ）をドライエッチング装置内に載置した。
【０１１４】
次に、塩素プラズマを用いる異方性ドライエッチング法により第２活性領域１０１Ｎの上方に形成された第３金属膜１５０Ａ及び第２金属膜１４０Ａをエッチングした。
【０１１５】
このエッチングでは、第２金属膜１４０Ａが上面１４０ａ（図７参照）から６ｎｍエッチングされる。
【０１１６】
これにより、第２活性領域１０１Ｎ上には、厚さＬ２ｐ（第３の膜厚）が２．５ｎｍのＴｉ膜からなる薄膜第２金属膜１４０Ｂが形成される。
【０１１７】
また、第１活性領域１０１Ｐと第２活性領域１０１Ｎとの間には、第２金属膜１４０Ａと薄膜第２金属膜１４０Ｂとの膜厚差に起因して、段差１４０Ｃ及び段差側面１４０ｓが形成される。
【０１１８】
エッチング直後には、薄膜第２金属膜１４０Ｂの上面１４０ｂと段差側面１４０ｓとが露出した状態になっている。
【０１１９】
次に、同一エッチング装置内において窒素プラズマ処理を実施した。この窒素プラズマ処理により、薄膜第２金属膜１４０Ｂの上面１４０ｂ及び段差側面１４０ｓには厚さＬ３２が１ｎｍの新たな第３金属膜１５０Ｂが形成される。これにより、薄膜第２金属膜１４０Ｂの厚さＬ２ｐは、２．５ｎｍから２ｎｍに減少する。
【０１２０】
次に、図９に示すように、第１活性領域１０１Ｐを覆うように形成されたシリコン酸化膜からなるマスク膜１５１（図８）を、フッ素プラズマを用いたドライエッチング法により選択的に除去した。マスク膜１５１（図８）の選択除去には、フッ酸（ＨＦ）溶液を用いたウエットエッチングを用いても良い。ドライエッチング法を用いる場合には、上記のドライエッチング装置内で連続して実施することができる。
【０１２１】
これにより、図９に示すように、第３金属膜１５０Ａの上面１５０ａ及び新たな第３金属膜１５０Ｂの上面１５０ｂが露出する。
【０１２２】
次に、図１０を参照すると、半導体基板（ウェハ）をスパッタ装置内に載置した後、厚さＬ３３が５ｎｍのＴｉＮ膜からなる第４金属膜１５０Ｃを、反応性スパッタ法により第３金属膜１５０Ａの上面１５０ａ及び新たな第３金属膜１５０Ｂの上面１５０ｂに形成した。
【０１２３】
次に、半導体基板をスパッタ装置からＣＶＤ（chemical vapor deposition:化学気相成長）装置に搬送した後、厚さ４０ｎｍのリン含有多結晶シリコン膜（phosphorus-doped polysilicon：Ｐ−Ｓｉ膜）１６０を第４金属膜１５０Ｃの上面に形成した。Ｐ−Ｓｉ膜１６０中には、濃度が５Ｅ２０（atoms/cm３）のリンが含有され導体となっている。第４金属膜１５０Ｃを構成するＴｉＮ膜はバリヤ膜として機能するので、上面にシリコン膜を形成してもＴｉシリサイドは形成されない。
【０１２４】
Ｐ−Ｓｉ膜１６０の形成方法には、例えば、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を原料ガスとし、温度６００℃、圧力１３０Ｐａを条件とするＣＶＤ法を用いることができる。この場合、電気炉体を反応室とするバッチ処理方式の低圧ＣＶＤ（LP（low-pressure） CVD）装置を用いるが、温度６００℃では半導体基板の挿入時に、ＴｉＮ膜１５０Ｃが酸化される。この酸化を回避するために、公知のロードロック方式のＣＶＤ装置を用いることが好ましい。ロードロック方式のＣＶＤ装置では、基板の仕込み、取り出し用のロードロック室を成膜室に連結して配置し、真空に維持した状態で断続的にバッチ処理を可能としている。
【０１２５】
また、他の形成方法として、例えば、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）を原料ガスとし、温度４００℃、圧力１３０Ｐａを条件とするプラズマＣＶＤ法を用いることができる。プラズマＣＶＤ装置は枚葉処理方式であるため、ロードロック機能が備えられているので、挿入時の酸化の問題はない。
【０１２６】
しかし、温度４００℃のプラズマＣＶＤ法で形成されるシリコン膜は非晶質であり、実用上の導電性がない。導電膜とするためには、多結晶化が必要であり、そのためには、成膜後に、例えば６５０℃以上の温度で熱処理する必要がある。
【０１２７】
さらに他の形成方法として、リン含有シリコンをターゲットとするスパッタ法を用いることができる。この場合も、酸化の問題はないが、成膜された膜は非晶質となる。この場合も成膜後の熱処理による多結晶化が必要となる。
【０１２８】
図１０に示すように、Ｐ−Ｓｉ膜１６０を形成した後、その上面には、第１活性領域１０１Ｐと第２活性領域１０１Ｎとの間に６ｎｍの段差１６０ｓが生じている。この段差１６０ｓは、後述のゲート電極加工時のリソグラフィ工程におけるパターン形成に悪影響を及ぼす。
【０１２９】
図１１を参照すると、図１０のＰ−Ｓｉ膜１６０の段差１６０ｓを解消するために、Ｐ−Ｓｉ膜１６０の上面凸部に対してＣＭＰ（chemical mechanical polishing:化学機械研磨）処理を実施した。これにより、Ｐ−Ｓｉ膜の上面は平坦化され、平坦上面１６０ｕを有する。また、第１活性領域１０１Ｐ上のＰ−Ｓｉ膜の残存膜厚は２０ｎｍ、第２活性領域上のＰ−Ｓｉ膜の残存膜厚は２６ｎｍとしている。
【０１３０】
次に、図１１に示すように、平坦上面１６０ｕ上にシリコン窒化膜からなるカバー絶縁膜１７０をプラズマＣＶＤ法により形成した。カバー絶縁膜１７０の上面も平坦面となっている。
【０１３１】
図１１に示すように、第３金属膜１５０Ａと第４金属膜１５０ＣとはいずれもＴｉＮ膜で構成され、第３導体膜１５０ｎを構成する。また、新たな第３金属膜１５０Ｂと第４金属膜１５０ＣとはいずれもＴｉＮ膜で構成され、第７導体膜１５０ｐを構成する。
【０１３２】
次に、図１２を参照すると、第１活性領域１０１Ｐの上方に位置するカバー絶縁膜１７０の上面に、第１ゲート電極Ｇ１を形成するための第１ゲートマスク膜１７１ｎを形成した。また、同時に、第２活性領域１０１Ｎの上方に、位置するカバー絶縁膜１７０の上面に第２ゲート電極Ｇ２を形成するための第２ゲートマスク膜１７１ｐを形成した。同時に形成される第１、第２のゲートマスク膜１７１ｎ、１７１ｐは、シリコン酸化膜や非晶質カーボン膜などで形成される。すなわち、図１１のカバー絶縁膜１７０の上面に、予め形成したシリコン酸化膜や非晶質カーボン膜などのマスク材料に対して、リソグラフィ法とドライエッチング法を用いる公知の方法により、第１、第２のゲートマスク膜１７１ｎ、１７１ｐを形成した。第１、第２のゲートマスク膜１７１ｎ、１７１ｐの各々のＸ方向の幅（ゲート長に対応）は２０ｎｍとした。
【０１３３】
次に、第１ゲートマスク膜１７１ｎ及び第２ゲートマスク膜１７１ｐをマスクとする異方性ドライエッチング法により、カバー絶縁膜１７０、Ｐ−Ｓi膜１６０、第４金属膜１５０Ｃ、第３金属膜１５０Ａ及び新たな第３金属膜１５０Ｂ、第２金属膜１４０Ａ及び薄膜第２金属膜１４０Ｂ、第１金属膜１３０を、順次連続的にエッチングした。
【０１３４】
シリコン窒化膜からなるカバー絶縁膜１７０とＰ−Ｓｉ膜１６０とをフッ素含有プラズマを用いてエッチングした後、ＴｉＮ膜からなる第４金属膜１５０Ｃ、第３金属膜１５０Ａ及び新たな第３金属膜１５０Ｂ、Ｔｉ膜からなる第２金属膜１４０Ａ及び薄膜第２金属膜１４０Ｂ、ＴｉＮ膜からなる第１金属膜１３０を塩素含有プラズマを用いてエッチングした。この段階では、シリコン酸化膜からなるゲート絶縁膜１２０は残存している。
【０１３５】
次に、第１金属膜１３０のエッチングに連続して同一エッチング装置内で窒素プラズマ処理を実施した。この窒素プラズマ処理により、Ｔｉ膜からなる第２導体膜１４０ｎの側面１４０ｎｓが窒化され、ＴｉＮ膜からなる第１サイド保護導体膜１４０ｎａが形成される。第１サイド保護導体膜１４０ｎａは厚さが１ｎｍとなるように窒素プラズマ処理の条件を制御する。
【０１３６】
また、第１ゲート電極Ｇ１は、図５の平面図に示されるように、Ｘ方向に対向する２側面とＹ方向に対向する２側面の計４つの側面を有している。したがって、第１サイド保護導体膜１４０ｎａは、第２導体膜１４０ｎの４側面に形成される。また、同様に、第２ゲート電極Ｇ２を構成する第６導体膜１４０ｐの側面１４０ｐｓにも、第２サイド保護導体膜１４０ｐａが形成される。各々のサイド保護導体膜１４０の形成により、第１活性領域１０１Ｐ上には、第１金属膜１３０からなる第１導体膜１３０ｎ、第２金属膜１４０Ａからなる第２導体膜１４０ｎ、第２導体膜１４０の側面に位置する第１サイド保護導体膜１４０ｎａ、第３金属膜１５０Ａ及び第４金属膜１５０Ｃからなる第３導体膜１５０ｎ、Ｐ−Ｓｉ膜１６０からなる第４導体膜１６０ｎが順に積層された第１ゲート電極Ｇ１が形成される。第４導体膜１６０ｎ上には第１カバー絶縁膜１７１ｎが形成される。
【０１３７】
一方、第２活性領域１０１Ｎ上には、第１金属膜１３０からなる第５導体膜１３０ｐ、薄膜第２金属膜１４０Ｂからなる第６導体膜１４０ｐ、第６導体膜１４０ｐの側面に位置する第２サイド保護導体膜１４０ｐａ、新たな第３金属膜１５０Ｂ及び第４金属膜１５０Ｃからなる第７導体膜１５０ｐ、Ｐ−Ｓｉ膜１６０からなる第８導体膜１６０ｐが積層された第２ゲート電極Ｇ２が形成される。第８導体膜１６０ｐ上には第２カバー絶縁膜１７１ｐが形成される。
【０１３８】
上記のように、本実施形態の半導体装置の製造方法は、半導体基板１０１の第１活性領域１０１Ｐ及び第２活性領域１０１Ｎ上に、ゲート絶縁膜１２０を形成する工程と、ゲート絶縁膜１２０上に、第１の膜厚Ｌ１からなり第１の仕事関数を有する第１金属膜１３０を形成する工程と、第１金属膜１３０上に、第２の膜厚Ｌ２ｎからなり第２の仕事関数を有する第２金属膜１４０Ａを形成する工程と、第２活性領域１０１Ｎ上に形成された第２金属膜１４０Ａを薄膜化し第２の膜厚Ｌ２ｎより薄い第３の膜厚Ｌ２ｐからなる薄膜第２金属膜１４０Ｂを形成する工程と、を含んで構成される。
【０１３９】
また、本実施形態の半導体装置の製造方法は、半導体基板１０１の第１活性領域１０１Ｐ及び第２活性領域１０１Ｎ上に、ゲート絶縁膜１２０を形成する工程と、ゲート絶縁膜１２０上に、第１の膜厚Ｌ１からなり第１の仕事関数を有する第１金属膜１３０を形成する工程と、第１金属膜１３０上に、第２の膜厚Ｌ２ｎからなり第２の仕事関数を有する第２金属膜１４０Ａを形成する工程と、第２活性領域１０１Ｎ上に形成された第２金属膜１４０Ａを薄膜化し第２の膜厚Ｌ２ｎより薄い第３の膜厚Ｌ２ｐからなる薄膜第２金属膜１４０Ｂを形成する工程と、第２金属膜１４０Ａ及び薄膜第２金属膜１４０Ｂ上に第３金属膜１５０Ｃを形成する工程と、第３金属膜１５０Ｃ上にシリコン膜１６０を形成する工程と、シリコン膜１６０の表面を平坦化する工程と、を含んで構成される。
【０１４０】
次に、図１３を参照すると、第２活性領域１０１Ｎを覆うマスク膜１７２ｐをリソグラフィ法により形成した。
【０１４１】
次に、第１ゲート電極Ｇ１のX方向に対向する２つの側面に隣接して位置する第１活性領域１０１Ｐの表面に、イオン注入法により、ヒ素（Ａｓ）を導入し、低濃度注入層１８０ｎを形成した。低濃度注入層のヒ素濃度は例えば７Ｅ１８（atoms/cm３）となるように制御している。
【０１４２】
次に、マスク膜１７２ｐを除去し、第１活性領域１０１Ｐを覆う、図示しないマスク膜（ここでは、第２活性領域１０１Ｎを覆うマスク膜１７２ｐに対応して１７２ｎとする）を形成した。
【０１４３】
次に、第２ゲート電極Ｇ２の側面に隣接して位置する第２活性領域１０１Ｎに、ボロンの低濃度注入層（図１３では不図示、図１４の１８０ｐ）を注入した。
【０１４４】
次に、第１活性領域１０１Ｐを覆うマスク膜（図１３では不図示）を除去した後、１０００℃、１０秒の熱処理を施した。これにより、各々の領域に形成された低濃度注入層中の不純物が活性化され、第１低濃度拡散層１８０ｎ、第２低濃度拡散層１８０ｐ（図１３では不図示、図１４の１８０ｐ）が形成される。
【０１４５】
次に、図１４を参照すると、低濃度拡散層を形成した後、半導体基板１０１上の全面に、厚さが５ｎｍのシリコン窒化膜を形成した。さらにフッ素含有プラズマを用いた異方性ドライエッチング法により、シリコン窒化膜を全面エッチバックした。
【０１４６】
これにより、第１ゲート電極Ｇ１の側面には第１サイドウォール絶縁膜１７３ｎが形成され、第２ゲート電極Ｇ２の側面には第２サイドウォール絶縁膜１７３ｐが形成される。この段階で、第１活性領域１０１Ｐ上には第１ゲート電極Ｇ１、第１カバー絶縁膜１７０ｎ、第１サイドウォール絶縁膜１７３ｎからなる第１ゲート構造体ＧＮが形成され、第２活性領域１０１Ｎ上には第２ゲート電極Ｇ２、第２カバー絶縁膜１７０ｐ、第２サイドウォール絶縁膜１７３ｐからなる第２ゲート構造体ＧＰが形成される。
【０１４７】
各々のサイドウォール絶縁膜１７３の形成と同時に、ゲート絶縁膜１２０の一部もエッチングされ、ＮＭＯＳトランジスタを構成する第１ゲート絶縁膜１２０ｎ、ＰＭＯＳトランジスタを構成する第２ゲート絶縁膜１２０ｐが形成される。
【０１４８】
次に、図１２と同様に、マスク膜１７４の形成工程とイオン注入工程とを組み合わせて、リンの高濃度注入層を第１サイドウォール絶縁膜１７３ｎに隣接する第１活性領域の表面に形成し、ボロンの高濃度注入層を第２サイドウォール絶縁膜１７３ｐに隣接する第２活性領域の表面に形成した。高濃度注入層中の不純物濃度は、各々５Ｅ２０（atoms/cm３）となるように制御している。
【０１４９】
次に、図１５に示すように、マスク膜を除去した後、不純物活性化の熱処理を施して第１活性領域１０１ＰにＮ型の第１高濃度拡散層１８１ｎ、第２活性領域１０１ＮにＰ型の第２高濃度拡散層１８１ｐを形成した。低濃度拡散層１８０ｎと高濃度拡散層１８１ｎとはＮＭＯＳトランジスタのソース／ドレイン１８ｎを構成し、低濃度拡散層１８０ｐと高濃度拡散層１８１ｐとはＰＭＯＳトランジスタのソース／ドレイン１８ｐを構成する。
【０１５０】
この段階で、第１活性領域１０１Ｐ上には第１ゲート絶縁膜１２０ｎ、第１ゲート電極Ｇ１、ソース／ドレイン１８ｎからなるＮＭＯＳトランジスタＴｒ１と、第２活性領域１０１Ｎ上には第２ゲート絶縁膜１２０ｐ、第２ゲート電極Ｇ２、ソース／ドレイン１８ｐからなるＰＭＯＳトランジスタＴｒ２が形成される。
【０１５１】
次に、図６を参照すると、第１ゲート構造体ＧＮ、第２ゲート構造体ＧＰを覆うように、シリコン酸化膜からなる層間絶縁膜１９０を形成した。
【０１５２】
次に、ＮＭＯＳトランジスタを構成する２つのソース／ドレイン１８ｎに接続するコンタクトプラグ１８２ｎａ、１８２ｎｂを、リソグラフィ法と異方性ドライエッチング法により形成した。同時に、ＰＭＯＳトランジスタのソース／ドレイン１８ｐにも、コンタクトプラグ１８２ｐａ、１８２ｐｂを形成した。層間絶縁膜１９０に、リソグラフィ法でパターンニングされたフォトレジスト（不図示）をマスクとして異方性ドライエッチング法によりソース／ドレイン（高濃度拡散層）１８１ｎ、１８１ｐに達するコンタクトホールを設け、コンタクトホール内に例えばスパッタ法（又はＣＶＤ法）により、例えばチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（不図示）を設けＣＶＤ法によりコンタクトホール内のバリア膜上にタングステン（Ｗ）を充填して、コンタクトプラグ１８２ｎａ、１８２ｎｂを形成した。さらに、ソース／ドレインのコンタクトプラグの形成と同様に、図５に示されるように、第１ゲート電極Ｇ１に接続する第１ゲートコンタクト（第１ゲートコンタクトプラグ）Ｇ１Ｃ、及び、第２ゲート電極Ｇ２に接続する第２ゲートコンタクト（第２ゲートコンタクトプラグ）Ｇ２Ｃを形成した。次に、フォトレジストを除去し、各コンタクトプラグ表面をＣＭＰ法にて研磨した。
【０１５３】
次に、各々のコンタクトプラグの上面に接続される配線１８３ｎ、１８３ｃ、１８３ｐ、１８３ｇを形成した。配線１８３ｎ、１８３ｃ、１８３ｐは、層間絶縁膜１９０にスパッタ法等で堆積された第１メタル配線層の金属膜（例えばＡｌ（アルミニウム）又はＡｌ系合金）を、リソグラフィ法でパターニングされたフォトレジスト（不図示）を用いてエッチングすることで形成される。コンタクトプラグ１８２ｎｂに接続される配線１８３ｎは基準電圧Ｖｓｓの供給配線（給電線）１８３ｎとなる。コンタクトプラグ１８２ｐａに接続される配線１８３ｐは電源電圧Ｖｄｄの供給配線（給電線）１８３ｐとなる。コンタクトプラグ１８２ｎａとコンタクトプラグ１８２ｐｂとを接続する配線１８３ｃは、出力電圧Ｖｏｕｔの出力配線１８３ｃとなる。第１ゲートコンタクトＧ１Ｃと第２ゲートコンタクトＧ２Ｃとを接続する配線１８３ｇは入力電圧Ｖｉｎの供給配線１８３ｇとなる。配線パターン（１８３ｎ、１８３ｃ、１８３ｐ）を形成後、フォトレジスト（不図示）を除去（剥離）する。
【０１５４】
以上説明した工程により、例えばＣＭＯＳインバータ回路が形成される。なお、他のＣＭＯＳ回路についても同様に形成される。
【０１５５】
[第２の実施形態]  
前記第１の実施形態では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各々のゲート電極を同一の導体膜からなる積層構造で構成し、第２の仕事関数を有する第２導体膜１４０の膜厚を変えることにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの閾値電圧を制御するＣＭＯＳ構成について説明した。本実施形態では、ゲート電極の積層構造の内、第１の仕事関数を有する第１導体膜の膜厚を変えることにより、各々のトランジスタの閾値電圧を制御するＣＭＯＳトランジスタについて説明する。その他の構成は、前記第１の実施形態と同じである。このため、前記第１の実施形態と同一の部分の説明は省略する。
【０１５６】
（半導体装置）
第２の実施形態の半導体装置について、図１６を用いて説明する。図１６は、図６に相当する図５のＡ−Ａ’線上における断面を模式的に示す図である。
【０１５７】
図１６を参照すると、ＮＭＯＳトランジスタＴｒ１の第１ゲート電極Ｇ１は、第１ゲート絶縁膜１２０ｎ上に順次に配置される厚さＬ１１ｎが２ｎｍのＴｉＮ膜からなる第１導体膜１３０ｎと、厚さＬ１２ｎが８ｎｍのＴｉ膜からなる第２導体膜１４０ｎと、厚さＬ１３nが１ｎｍのＴｉＮ膜からなる第３導体膜１５０ｎと、厚さＬ１４nが２６ｎｍのＰ−Ｓi膜からなる第４導体膜１６０ｎ、とで構成される。
【０１５８】
一方、ＰＭＯＳトランジスタＴｒ２の第２ゲート電極Ｇ２は、第２ゲート絶縁膜１２０ｐ上に順次に配置される厚さＬ１１ｐが８ｎｍのＴｉＮ膜からなる第５導体膜１３０ｐと、厚さＬ１２ｐが８ｎｍのＴｉ膜からなる第６導体膜１４０ｐと、厚さＬ１３ｐが１ｎｍのＴｉＮ膜からなる第７導体膜１５０ｐと、厚さＬ１４ｐが２０ｎｍのＰ−Ｓｉ膜１６０ｐからなる第８導体膜１６０ｐと、で構成される。
【０１５９】
また、前記第１の実施形態と同様に、第１ゲート電極Ｇ１を構成する第２導体膜１４０ｎの側面には、厚さ１ｎｍのＴｉＮ膜からなる第１サイド保護導体膜１４０ｎａが配置される。第２ゲート電極Ｇ２を構成する第６導体膜１４０ｐの側面にも同様に第２サイド保護導体膜１４０ｐａが配置される。
【０１６０】
したがって、前記第１の実施形態と同じく、本実施形態のＮＭＯＳトランジスタＴｒ１は、半導体基板１０１の活性領域１０１Ｎの上面に配置される第１ゲート絶縁膜１２０ｎと、第１ゲート絶縁膜１２０ｎ上に配置される第１ゲート電極Ｇ１と、第１ゲート電極Ｇ１を挟んで両側に位置する第１ソース／ドレイン１８ｎと、からなり、第１ゲート電極Ｇ１は、第１ゲート絶縁膜１２０ｎ側から順に配置される第１導体膜１３０ｎ、第２導体膜１４０ｎ、第２導体膜１４０ｎの側面１４０ｎｓに配置される第１サイド保護導体膜１４０ｎａ、第７導体膜１５０ｎ、第８導体膜１６０ｎで構成される。ＰＭＯＳトランジスタＴｒ２も同じ構成となっている。
【０１６１】
図１６において、第１導体膜１３０ｎ及び第５導体膜１３０ｐはいずれもＴｉＮ膜で構成され、第１の仕事関数４．８ｅＶを有している。また、第２導体膜１４０ｎ及び第６導体膜１４０ｐはいずれもＴｉ膜で構成され、第２の仕事関数４．２ｅＶを有している。第１ゲート電極Ｇ１において、第１導体膜１３０ｎの膜厚２ｎｍに対する第２導体膜１４０ｎの膜厚８ｎｍの比率は４となっている。一方、第２ゲート電極Ｇ２において、第５導体膜１３０ｐの膜厚８ｎｍに対する第６導体膜１４０ｐの膜厚８ｎｍの比率は１となっている。
【０１６２】
したがって、本実施形態の半導体装置は、前記第１の実施形態と同じく、Ｐ型半導体基板１０１Ｐ上に配置された第１ゲート絶縁膜１２０ｎ、及び、第１ゲート絶縁膜１２０ｎ上に設けられた第１ゲート電極Ｇ１を含むＮＭＯＳトランジスタＴｒ１と、Ｐ型半導体基板１０１Ｐとは分離されたＮ型半導体基板１０１Ｎ上に配置された第２ゲート絶縁膜１２０ｐ、及び、第２ゲート絶縁膜１２０ｐ上に設けられた第２ゲート電極Ｇ２を含むＰＭＯＳトランジスタＴｒ２と、を有し、第１ゲート電極Ｇ１が、第１ゲート絶縁膜１２０ｎの上面に配置された第１の仕事関数を有する第１導体膜１３０ｎと、第１導体膜１３０ｎの上面に配置され第２の仕事関数を有する第２導体膜１４０ｎと、を含み、第２ゲート電極Ｇ２が、第２ゲート絶縁膜１２０ｐの上面に配置された第１の仕事関数を有する第５導体膜１３０ｐと、第５導体膜１３０ｐの上面に配置され第２の仕事関数を有する第６導体膜と、を含み、第１導体膜１３０ｎと第５導体膜１３０ｐとは同一材料で構成されると共に第２導体膜１４０ｎと第６導体膜１４０ｐとは同一材料で構成され、第１導体膜１３０ｎに対する第２導体膜１４０ｎの膜厚比率が第５導体膜１３０ｐに対する第６導体膜１４０ｐの膜厚比率とは異なる構成を有している。
【０１６３】
前記第１の実施形態で説明したように、トランジスタの閾値電圧の制御に関与するゲート電極の膜厚の範囲は、ゲート絶縁膜の上面から１０ｎｍである。したがって、本実施形態の第２トランジスタＴｒ２では、第５導体膜に対する第６導体膜の膜厚比率は１であるが、トランジスタの閾値電圧に関与するのは、厚さ８ｎｍの第５導体膜１０３ｐ全体と、厚さ８ｎｍの第６導体膜１０４ｐの一部となる２ｎｍ分となる。
【０１６４】
トランジスタの閾値電圧に関与する厚さ１０ｎｍの範囲内におけるＴｉＮ膜に対するＴｉ膜の膜厚比率を実効膜厚比率とすると、本実施形態におけるＮＭＯＳトランジスタＴｒ１の実効膜厚比率は４であり、ＰＭＯＳトランジスタＴｒ２の実効膜厚比率は０．２５である。
【０１６５】
図４に示されるように、第１導体膜となるＴｉＮ膜の膜厚２ｎｍの場合、ＮＭＯＳトランジスタの閾値電圧は０．２６Ｖであり、第５導体膜となるＴｉＮ膜の膜厚８ｎｍの場合、ＰＭＯＳトランジスタの閾値電圧は−０．２６Ｖとなる。第１の実施形態と同じ閾値電圧が得られる。
【０１６６】
（半導体装置の製造方法）
第２の実施形態の製造方法について、図１７及び図１８を用いて説明する。
【０１６７】
最初に、前記第１の実施形態と同様に、半導体基板１０１上に厚さ３ｎｍのシリコン酸化膜からなるゲート絶縁膜１２０を形成した。次に、厚さＬ１１ｐが８ｎｍのＴｉＮ膜からなる第１金属膜１３０Ｂを反応性スパッタ法により形成した。
【０１６８】
次に、前記第１の実施形態と同様の手法により、第１活性領域１０１Ｐ上の第１金属膜１３０Ｂをエッチバックして、残存膜厚Ｌ１１ｎが２ｎｍとなる薄膜第１金属膜１３０Ａを形成した。
【０１６９】
次に、第１金属膜１３０Ｂ上及び薄膜第１金属膜１３０Ａ上に、厚さ８ｎｍのＴｉ膜からなる第２金属膜１４０をスパッタ法で形成した。さらに同一装置内で連続的に反応性スパッタ法により厚さ１ｎｍのＴｉＮ膜からなる第３金属膜１５０を形成した。
【０１７０】
次に、図１８に示すように、前記第１の実施形態と同様に、Ｐ−Ｓｉ膜１６０を成膜した後、ＣＭＰ法により上面を平坦化する。以下、前記第１の実施形態で説明した手法と同様にして、図１６に示すＣＭＯＳ構成のトランジスタを製造することができる。
【０１７１】
上記のように第２の実施形態の半導体装置の製造方法は、半導体基板１０１の第１活性領域１０１Ｐ及び第２活性領域１０１Ｎ上に、ゲート絶縁膜１２０を形成する工程と、ゲート絶縁膜１２０上に、第１の膜厚Ｌ１１ｐからなり第１の仕事関数を有する第１金属膜１３０Ｂを形成する工程と、第１活性領域１０１Ｐ上に形成された第１金属膜１３０Ｂを薄膜化し第１の膜厚Ｌ１１ｐより薄い第２の膜厚Ｌ１１ｎからなる薄膜第１金属膜１３０Ａを形成する工程と、第１金属膜１３０Ｂ及び薄膜第１金属膜１３０Ａ上に、第２の膜厚からなり第２の仕事関数を有する第２金属膜１４０を形成する工程と、を含んで構成される。
【０１７２】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１７３】
１８ｎ  Ｎ型不純物拡散層（ソース／ドレイン領域）
１８ｐ  Ｐ型不純物拡散層（ソース／ドレイン領域）
１０１  半導体基板
１０１Ｓ  上面
１０２  素子分離領域
１０１Ｎ  第２活性領域（Ｎウェル領域）
１０１Ｐ  第１活性領域（Ｐウェル領域）
１２０  ゲート絶縁膜
１２０ｎ  第１ゲート絶縁膜
１２０ｐ  第２ゲート絶縁膜
１３０Ａ  薄膜第１金属膜
１３０Ｂ  第１金属膜  
１３０ｎ  第１導体膜
１３０ｐ  第５導体膜
１３１  マスク膜
１４０Ａ  第２金属膜
１４０ａ、１４０ｂ  上面
１４０Ｂ  薄膜第２金属膜
１４０Ｃ  段差
１４０ｎ  第２導体膜
１４０ｐ  第６導体膜
１４０ｎａ、１４０ｐａ  第１サイド保護導体膜
１４０ｎｓ、１４０ｐｓ  側面
１４０ｓ  段差側面
１５０ａ、１５０ｂ  上面
１５０Ａ、１５０Ｂ  第３金属膜
１５０Ｃ  第４金属膜
１５０ｎ  第３導体膜
１５０ｐ  第７導体膜
１５１  マスク膜
１６０  リン含有多結晶シリコン膜（Ｐ−Ｓｉ膜）
１６０ｎ  第４導体膜
１６０ｐ  第８導体膜
１６０ｎｕ、１６０ｐｕ  上面
１６０ｓ  段差（側面段差）
１６０ｕ  平坦上面
１７０ｎ  第１カバー絶縁膜
１７０ｐ  第２カバー絶縁膜
１７１ｎ  第１ゲートマスク膜
１７１ｐ  第２ゲートマスク膜
１７２ｐ  マスク膜
１７３ｎ  第１サイドウォール絶縁膜
１７３ｐ  第２サイドウォール絶縁膜
１７４ｐ  マスク膜
１８０ｎ、１８０ｐ  低濃度拡散層
１８１ｎ、１８１ｐ  高濃度拡散層
１８２ｎａ、１８２ｎｂ、１８２ｐａ、１８２ｐｂ  コンタクトプラグ
１８２ｐ  電源配線
１８３ｎ  グランド配線
１８３ｃ  出力配線
１８３ｇ  入力配線
１８３ｐ  正電圧供給配線
１９０  層間絶縁膜
１９３ｃ  出力配線
６１０  Ｎ型半導体基板
６２０  素子分離領域
６３０  Ｎ＋拡散層
６４０  ゲート絶縁膜
６５０  ゲート電極
６５１  第１導体膜
６５２  第２導体膜
６６０  容量素子
Ｇ１  第１ゲート電極
Ｇ２  第２ゲート電極
Ｇ１Ｃ  第１ゲートコンタクト
Ｇ２Ｃ  第２ゲートコンタクト
ＧＮ  第１ゲート構造体
ＧＰ  第２ゲート構造体
Ｔｒ１  ＮＭＯSトランジスタ
Ｔｒ２  ＰＭＯＳトランジスタ
【図１】
2016058667.tif 000003
【図２】
2016058667.tif 000004
【図３】
2016058667.tif 000005
【図４】
2016058667.tif 000006
【図５】
2016058667.tif 000007
【図６】
2016058667.tif 000008
【図７】
2016058667.tif 000009
【図８】
2016058667.tif 000010
【図９】
2016058667.tif 000011
【図１０】
2016058667.tif 000012
【図１１】
2016058667.tif 000013
【図１２】
2016058667.tif 000014
【図１３】
2016058667.tif 000015
【図１４】
2016058667.tif 000016
【図１５】
2016058667.tif 000017
【図１６】
2016058667.tif 000018
【図１７】
2016058667.tif 000019
【図１８】
2016058667.tif 000020
【図１９】
2016058667.tif 000021