(57)【要約】      （修正有）【課題】電流及び電圧の発振の抑制を可能とする半導体装置を提供する。【解決手段】第１の面と、第１の面と対向する第２の面を有する半導体基板１０と、第１の面側に選択的に設けられる第１のｐ型半導体領域１２と、第２の面側に設けられる第１のｎ型半導体領域１４と、第１のｐ型半導体領域１２と第１のｎ型半導体領域１４との間に設けられ、第１のｎ型半導体領域１４よりもｎ型不純物濃度の低い、第２のｎ型半導体領域１６と、第１のｐ型半導体領域１２と第２のｎ型半導体領域１４との間に設けられ、第２のｎ型半導体領域１６よりもｎ型不純物濃度の低い、第３のｎ型半導体領域１８と、第１のｎ型半導体領域１４と第２のｎ型半導体領域１６との間に設けられ、第２のｎ型半導体領域１６よりもｎ型不純物濃度が低く、第３のｎ型半導体領域１８よりもキャリアライフタイムの長い第４のｎ型半導体領域２０とアノード電極２８と、カソード電極３２と、を備える【選択図】図１
2016029685.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と、前記第１の面と対向する第２の面を有する半導体基板と、
前記半導体基板の前記第１の面側に選択的に設けられる第１のｐ型半導体領域と、
前記半導体基板の前記第２の面側に設けられる第１のｎ型半導体領域と、
前記第１のｐ型半導体領域と前記第１のｎ型半導体領域との間の前記半導体基板中に設けられ、前記第１のｎ型半導体領域よりもｎ型不純物濃度の低い、第２のｎ型半導体領域と、
前記第１のｐ型半導体領域と前記第２のｎ型半導体領域との間の前記半導体基板中に設けられ、前記第２のｎ型半導体領域よりもｎ型不純物濃度の低い、第３のｎ型半導体領域と、
前記第１のｎ型半導体領域と前記第２のｎ型半導体領域との間の前記半導体基板中に設けられ、前記第２のｎ型半導体領域よりもｎ型不純物濃度が低く、前記第３のｎ型半導体領域よりもキャリアライフタイムの長い第４のｎ型半導体領域と、
前記第１のｐ型半導体領域に電気的に接続されるアノード電極と、
前記第１のｎ型半導体領域に電気的に接続されるカソード電極と、
を備える半導体装置。
【請求項２】
前記第１の面に垂直方向の水素又はヘリウムの濃度分布が、前記第２のｎ型半導体領域中にピークを有する請求項１記載の半導体装置。
【請求項３】
前記第１のｐ型半導体領域、前記第２のｎ型半導体領域、前記第３のｎ型半導体領域、及び、前記第４のｎ型半導体領域を囲んで前記半導体基板中に設けられ、前記第２のｎ型半導体領域よりもｎ型不純物濃度が低く、前記第４のｎ型半導体領域よりもキャリアライフタイムの短い第５のｎ型半導体領域を、さらに備える請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第３のｎ型半導体領域の前記第１の面に垂直方向の厚さが、前記第４のｎ型半導体領域の前記第１の面に垂直方向の厚さよりも厚い請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記半導体基板の前記第１の面側に、前記第１のｐ型半導体領域との間に前記第５のｎ型半導体領域を挟み、前記第１のｐ型半導体領域を囲んで設けられる複数の第２のｐ型半導体領域を、さらに備える請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力用の半導体装置の一例として、ｐｎ接合を用いたＰＩＮダイオードがある。ＰＩＮダイオードにはスイッチング損失の低減が要求される。スイッチング損失を低減するために、耐圧を損なわない範囲でドリフト領域を薄くする方法がある。ドリフト領域を薄くすることにより、逆回復時のキャリアが減少し、スイッチング損失が低減する。
【０００３】
もっとも、逆回復時のカソード側蓄積キャリアが減りすぎると、キャリアが逆回復中に消滅しやすくなるため、電流及び電圧の発振が生ずる恐れがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２４６５７０号公報
【特許文献２】特許第４０９６８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、電流及び電圧の発振の抑制を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体基板と、前記半導体基板の前記第１の面側に選択的に設けられる第１のｐ型半導体領域と、前記半導体基板の前記第２の面側に設けられる第１のｎ型半導体領域と、前記第１のｐ型半導体領域と前記第１のｎ型半導体領域との間の前記半導体基板中に設けられ、前記第１のｎ型半導体領域よりもｎ型不純物濃度の低い、第２のｎ型半導体領域と、前記第１のｐ型半導体領域と前記第２のｎ型半導体領域との間の前記半導体基板中に設けられ、前記第２のｎ型半導体領域よりもｎ型不純物濃度の低い、第３のｎ型半導体領域と、前記第１のｎ型半導体領域と前記第２のｎ型半導体領域との間の前記半導体基板中に設けられ、前記第２のｎ型半導体領域よりもｎ型不純物濃度が低く、前記第３のｎ型半導体領域よりもキャリアライフタイムの長い第４のｎ型半導体領域と、前記第１のｐ型半導体領域に電気的に接続されるアノード電極と、前記第１のｎ型半導体領域に電気的に接続されるカソード電極と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の模式平面図。
【図３】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図４】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図５】第２の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
また、本明細書中、ｎ＋型、ｎ型、ｎ−型の表記は、この順で、ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。
【００１０】
（第１の実施形態）
本実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体基板と、半導体基板の第１の面側に選択的に設けられる第１のｐ型半導体領域と、半導体基板の第２の面側に設けられる第１のｎ型半導体領域と、第１のｐ型半導体領域と第１のｎ型半導体領域との間の半導体基板中に設けられ、第１のｎ型半導体領域よりもｎ型不純物濃度の低い、第２のｎ型半導体領域と、第１のｐ型半導体領域と第２のｎ型半導体領域との間の半導体基板中に設けられ、第２のｎ型半導体領域よりもｎ型不純物濃度の低い、第３のｎ型半導体領域と、第１のｎ型半導体領域と第２のｎ型半導体領域との間の半導体基板中に設けられ、第２のｎ型半導体領域よりもｎ型不純物濃度が低く、第３のｎ型半導体領域よりもキャリアライフタイムの長い第４のｎ型半導体領域と、第１のｐ型半導体領域に電気的に接続されるアノード電極と、第１のｎ型半導体領域に電気的に接続されるカソード電極と、を備える。
【００１１】
図１は、本実施形態の半導体装置の模式断面図である。図２は本実施形態の半導体装置の模式平面図である。図１は、図２のＡＡ’模式断面図である。
【００１２】
本実施形態の半導体装置は、半導体基板を挟んでアノード電極とカソード電極が設けられたＰＩＮダイオードである。本実施形態のＰＩＮダイオード１００は、素子領域と、素子領域を囲む終端領域とを備える。素子領域は、ＰＩＮダイオード１００のオン時に主に電流が流れる領域として機能する。終端領域は、ＰＩＮダイオード１００のオフ時に、素子領域の端部に印加される電界を緩和し、ＰＩＮダイオード１００の素子耐圧を向上させる領域として機能する。
【００１３】
本実施形態のＰＩＮダイオード１００は、図１に示すように、第１の面と、第１の面に対向する第２の面とを有する半導体基板１０を備える。半導体基板１０は、例えば、単結晶シリコンである。半導体基板１０の膜厚は、例えば、５０μｍ以上３００μｍ以下である。
【００１４】
半導体基板１０の第１の面側には、ｐ型のアノード領域（第１のｐ型半導体領域）１２が設けられる。アノード領域１２は、半導体基板１０の素子領域の表面に、選択的に設けられる。アノード領域１２は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。ｐ型不純物の濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【００１５】
半導体基板１０の第２の面側には、ｎ＋型のカソード領域（第１のｎ型半導体領域）１４が設けられる。カソード領域１４は、ｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ｎ型不純物の濃度は、例えば、５×１０１９ｃｍ−３以上１×１０２２ｃｍ−３以下である。
【００１６】
アノード領域１２とカソード領域１４との間の半導体基板１０中に、ｎ型のバッファ領域（第２のｎ型半導体領域）１６が設けられる。バッファ領域１６は、ＰＩＮダイオード１００のオフ時に、空乏層の伸びを抑制する機能を備える。
【００１７】
バッファ領域１６のｎ型不純物の濃度は、カソード領域１４のｎ型不純物濃度よりも低い。また、バッファ領域１６の比抵抗は、カソード領域１４よりも高い。
【００１８】
バッファ領域１６は、ｎ型不純物として、例えば、水素（Ｈ）又はＨｅ（ヘリウム）を含む。バッファ領域１６は、ｎ型不純物として、さらに、リン（Ｐ）又はヒ素（Ａｓ）を含んでもかまわない。バッファ領域１６の水素（Ｈ）又はＨｅ（ヘリウム）の濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１９ｃｍ−３以下である。
【００１９】
アノード領域１２とバッファ領域１６との間の半導体基板１０中に、ｎ−型のドリフト領域（第３のｎ型半導体領域）１８が設けられる。ドリフト領域１８のｎ型不純物の濃度は、バッファ領域１６のｎ型不純物濃度よりも低い。また、ドリフト領域１８の比抵抗はバッファ領域１６よりも高い。
【００２０】
ドリフト領域１８は、ｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ｎ型不純物の濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。
【００２１】
カソード領域１４とバッファ領域１６との間の半導体基板１０中に、ｎ−型のキャリア蓄積領域（第４のｎ型半導体領域）２０が設けられる。キャリア蓄積領域２０のｎ型不純物の濃度は、バッファ領域１６のｎ型不純物濃度よりも低い。また、キャリア蓄積領域２０の比抵抗はバッファ領域１６よりも高い。
【００２２】
キャリア蓄積領域２０は、ｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ｎ型不純物の濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。キャリア蓄積領域２０のｎ型不純物の濃度は、ドリフト領域１８と同程度である。
【００２３】
キャリア蓄積領域２０のキャリアライフタイムは、ドリフト領域１８のキャリアライフタイムよりも長い。キャリア蓄積領域２０は、キャリアを蓄積することで、ＰＩＮダイオード１００の逆回復時の発振を抑制する機能を備える。
【００２４】
ドリフト領域１８、キャリア蓄積領域２０のキャリアライフタイムの長短関係は、例えば、半導体基板１０を斜め研磨することで作成した試料を、拡がり抵抗測定（Ｓｐｒｅａｄｉｎｇ  Ｒｅｓｉｓｔａｎｃｅ  Ａｎａｌｙｓｉｓ）により評価することで判断できる。
【００２５】
アノード領域１２、ドリフト領域１８、バッファ領域１６、キャリア蓄積領域２０、カソード領域１４が、素子領域を構成する。
【００２６】
素子領域では、第１の面に垂直方向の水素又はヘリウムの濃度分布が、バッファ領域（第２のｎ型半導体領域）１６中にピークを有する。水素又はヘリウムのピークの位置は、例えば、第２の面から、２０μｍ以上３０μｍ以下の位置にある。また、水素又はヘリウムのピークの半値幅は、例えば、１０μｍ以上５０μｍ以下である。
【００２７】
ドリフト領域（第３のｎ型半導体領域）１８の第１の面に垂直方向の厚さが、キャリア蓄積領域（第４のｎ型半導体領域）２０の第１の面に垂直方向の厚さよりも厚いことが望ましい。言い換えれば、半導体基板１０中において、バッファ領域１６は、アノード領域１２よりもカソード領域１４側に近い位置に存在することが望ましい。この構成により、逆回復時の電流及び電圧の発振と破壊耐量の両立が容易となる。
【００２８】
アノード領域１２、ドリフト領域１８、バッファ領域１６、及び、キャリア蓄積領域２０を囲むように、半導体基板１０にｎ−型の周辺領域（第５のｎ型半導体領域）２２が設けられる。ｎ型の周辺領域２２のｎ型不純物の濃度は、バッファ領域１６のｎ型不純物濃度よりも低い。周辺領域２２は、ｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ｎ型不純物の濃度は、例えば、１×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。周辺領域２２のｎ型不純物の濃度は、ドリフト領域１８と同程度である。
【００２９】
周辺領域２２のキャリアライフタイムは、キャリア蓄積領域２０のキャリアライフタイムよりも短い。周辺領域２２のキャリアライフタイムは、ドリフト領域１８のキャリアライフタイムと同等である。
【００３０】
半導体基板１０の第１の面側に、ｐ型のアノード領域（第１のｐ型半導体領域）１２を囲んでｐ＋型の第１のガードリング２４が設けられる。第１のガードリング２４は、アノード領域１２に接して設けられる。第１のガードリング２４のｐ型不純物濃度は、例えば、アノード領域１２よりも高い。第１のガードリング２４は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。ｐ型不純物の濃度は、例えば、５×１０１９ｃｍ−３以上３×１０２１ｃｍ−３以下である。第１のガードリング２４の深さは、例えば、アノード領域１２よりも深い。
【００３１】
半導体基板１０の第１の面側に、ｐ型のアノード領域（第１のｐ型半導体領域）１２を囲んでｐ＋型の第２のガードリング（第２のｐ型半導体領域）２６が設けられる。第２のガードリング２６は、ｐ型アノード領域１２及び第１のガードリング２４との間に、周辺領域（第５のｎ型半導体領域）２２を挟んで設けられる。第２のガードリング２６のｐ型不純物濃度は、例えば、アノード領域１２よりも高い。第２のガードリング２６は、ｐ型不純物として、例えば、ボロン（Ｂ）を含む。ｐ型不純物の濃度は、例えば、５×１０１９ｃｍ−３以上３×１０２１ｃｍ−３以下である。第２のガードリング２６の深さは、例えば、アノード領域１２よりも深い。
【００３２】
第１のガードリング２４、第２のガードリング２６、周辺領域２２、カソード領域１４が、終端領域を構成する。
【００３３】
本実施形態において、バッファ領域１６は、素子領域のみに設けられ、終端領域には設けられない。また、キャリア蓄積領域２０も、素子領域のみに設けられ、終端領域には設けられない。
【００３４】
バッファ領域１６は、第２のガードリング２６よりも内側に設けられることが望ましい。バッファ領域１６の端部は、第２のガードリング２６が第２の面側に向けて投影された領域よりも素子領域側にあることが望ましい。
【００３５】
ＰＩＮダイオード１００は、アノード領域（第１のｐ型半導体領域）１２に電気的に接続されるアノード電極２８を備えている。アノード電極２８は、半導体基板１０の第１の面上に設けられた絶縁膜３０に開口された開口部において、アノード領域１２に接している。
【００３６】
また、カソード領域（第１のｎ型半導体領域）１４に電気的に接続されるカソード電極３２を備えている。カソード電極３２は、半導体基板１０の第２の面でカソード領域１４に接している。
【００３７】
次に、本実施形態の半導体装置の製造方法について説明する。図３及び図４は、第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
【００３８】
まず、例えば、ｎ−型の半導体基板１０を準備する。次に、ｐ型のアノード領域１２、第１のガードリング２４、第２のガードリング２６を、公知のイオン注入法等のプロセス技術を用いて、ｎ−型の半導体基板１０に形成する。
【００３９】
次に、半導体基板１０上に、公知のプロセス技術により、絶縁膜３０を形成する。絶縁膜３０は、例えばシリコン酸化膜である。
【００４０】
次に、公知のプロセス技術により、アノード領域１２上の絶縁膜３０に開口部を設け、アノード電極２８を形成する（図３）。アノード電極２８は、金属である。
【００４１】
次に、半導体基板１０の第１の面側から、プロトン（Ｈ＋）を照射する（図４）。プロトン（Ｈ＋）に変えて、ヘリウムイオン（Ｈｅ２＋）を照射してもかまわない。プロトン照射は、例えば、サイクロトロンやバンデグラフ等の加速器を用いて行われる。
【００４２】
プロトン照射の際に、マスク４０の厚みを、素子領域に相当する部分で厚く、終端領域に相当する部分で薄くする。マスク４０の厚みに変化を持たせることにより、プロトンの分布のピーク位置が素子領域では終端領域より浅くなる。マスク４０は、例えば、アルミニウム、鉛、金又はタングステンである。
【００４３】
次に、アニールを行い、プロトンを活性化させる。アニールは、例えば、水素雰囲気又は不活性ガス雰囲気で、４００℃以上４５０℃以下の温度で行う。
【００４４】
プロトン照射とアニールにより、素子領域では、キャリアライフタイムの短いドリフト領域１８、バッファ領域１６、キャリアライフタイムの長いキャリア蓄積領域２０を備える構造が形成される。一方、終端領域では、キャリアライフタイムの短い周辺領域２２と素子領域のバッファ領域１６に相当する領域１７を備える構造が形成される（図４）。ドリフト領域１８及び周辺領域２２のキャリアライフタイムは、プロトンが通過する際に結晶中に生じる欠陥がアニール後も残留することにより短くなる。
【００４５】
次に、半導体基板１０の裏面側を研磨し、半導体基板１０の膜厚を薄くする。この際、バッファ領域１６に相当する終端領域の領域１７が無くなる膜厚まで、半導体基板１０を研磨する。例えば、研磨後の半導体基板１０の膜厚は、１００μｍ以下である。
【００４６】
次に、例えば、リン又はヒ素のイオン注入と、レーザアニールによる活性化によりｎ＋型のカソード領域１４を形成する。その後、公知のプロセス技術により、カソード電極３２を形成する。カソード電極３２は金属電極である。
【００４７】
以上の工程により、図１、図２に示すＰＩＮダイオード１００が形成される。
【００４８】
次に、本実施形態のＰＩＮダイオードの作用及び効果について説明する。
【００４９】
ＰＩＮダイオードでは、スイッチング損失を低減させるためには、ドリフト領域を薄膜化して、少数キャリアの総量を低減することが有効である。もっとも、逆回復時のカソード側のキャリアが減りすぎると、キャリアが逆回復中に消滅しやすくなるため、電流及び電圧の発振が生ずる恐れがある。
【００５０】
本実施形態のＰＩＮダイオード１００は、素子領域にバッファ領域１６とキャリア蓄積領域２０を備える。ドリフト領域１８に伸びる空乏層の伸びは、ドリフト領域１８よりもｎ型不純物濃度の高いバッファ領域１６により抑えられる。
【００５１】
空乏層内の電界強度を抑制する観点から、バッファ領域１６のｎ型不純物の分布はある程度の拡がりを有する分布であることが望ましい。したがって、バッファ領域１６中の、水素又はヘリウムのピークの半値幅は、例えば、１０μｍ以上５０μｍ以下であることが望ましい。
【００５２】
そして、少数キャリアのライフタイムの長いキャリア蓄積領域２０に正孔（ホール）が蓄積される。このため、逆回復時に、キャリア蓄積領域２０に蓄積された正孔により、電流の変化が緩やかになる。したがって、逆回復時の電流及び電圧の発振が抑制される。
【００５３】
キャリア蓄積領域２０が十分な厚さを備え、キャリア蓄積領域２０に十分な正孔が蓄積されるようにする観点から、バッファ領域１６中の、水素又はヘリウムのピークの位置は、第２の面から、２０μｍ以上３０μｍ以下の位置にあることが望ましい。
【００５４】
本実施形態のＰＩＮダイオード１００によれば、空乏層の伸びが抑えられるとともに、逆回復時の電流及び電圧の発振が抑制される。したがって、ドリフト領域を薄膜化して、スイッチング損失を低減させるとともに、逆回復時の電流及び電圧の発振が抑制されたＰＩＮダイオードが実現される。
【００５５】
また、本実施形態のＰＩＮダイオード１００は、素子領域のドリフト領域１８が、キャリア蓄積領域２０よりも少数キャリアライフタイムの短い領域となっている。したがって、逆回復時の電流量が抑制され、スイッチング損失の低減が実現される。
【００５６】
一般に、ＰＩＮダイオードでは、ガードリング等が設けられたとしても、素子領域よりも電界の集中しやすい終端領域の耐圧が低くなりやすい。このため、例えば、終端領域に素子領域と同様のバッファ領域１６を設けると、基板の薄膜化の限界は終端領域の耐圧で定まることになる。
【００５７】
本実施形態のＰＩＮダイオード１００では、素子領域にのみ空乏層の伸びを抑制するバッファ領域１６を設け、終端領域には設けない。したがって、終端領域の耐圧が素子領域に比較して向上する。したがって、基板の更なる薄膜化が可能となり、更にスイッチング損失を低減することが可能となる。
【００５８】
終端領域の耐圧を向上させる観点から、バッファ領域１６は、第２のガードリング２６よりも内側に設けられることが望ましい。言い換えれば、バッファ領域１６の端部は、第２のガードリング２６が第２の面側に向けて投影された領域よりも素子領域側にあることが望ましい。
【００５９】
また、本実施形態のＰＩＮダイオード１００によれば、バッファ領域１６の濃度プロファイルを最適化することで、アバランシェ降伏が素子領域内の分散した位置で生ずるようにすることも可能である。したがって、破壊耐量を更に向上させることが可能となる。
【００６０】
また、終端領域のキャリアライフタイムが長いと、逆回復時にカソード領域１４側からのキャリア注入量が多くなり、逆回復時の破壊耐量（リカバリ耐量）が低下する恐れがある。本実施形態のＰＩＮダイオード１００では、終端領域のｎ型領域である周辺領域２２のキャリアライフタイムを短くする。したがって、逆回復時の破壊耐量を高くすることが可能となる。
【００６１】
本実施形態によれば、電流及び電圧の発振の抑制と、スイッチング損失の低減を両立したＰＩＮダイオードが実現される。また、同時にＰＩＮダイオードの破壊耐量を向上させることが可能となる。
【００６２】
（第２の実施形態）
本実施形態の半導体装置は、第２のｎ型半導体領域が複数の領域に分割されていること以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００６３】
図５は、本実施形態の半導体装置の模式断面図である。
【００６４】
本実施形態のＰＩＮダイオード２００は、バッファ領域（第２のｎ型半導体領域）１６が複数の領域に分割されている。
【００６５】
本実施形態のＰＩＮダイオード２００では、素子領域内の分割された各バッファ領域の端部で、最も耐圧が低くなる。その結果、アバランシェ降伏が、各バッファ領域の端部に対応する位置で生ずる。したがって、アバランシェ降伏が生ずる位置が分散され、破壊耐量が向上する。
【００６６】
本実施形態によれば、電流及び電圧の発振の抑制と、スイッチング損失の低減を両立したＰＩＮダイオードが実現される。また、同時にＰＩＮダイオードの破壊耐量を第１の実施形態と比較して更に向上させることが可能となる。
【００６７】
以上、実施形態では、半導体基板の材料として単結晶シリコンを例に説明したが、その他の半導体材料、例えば、炭化珪素、窒化ガリウム等を本発明に適用することが可能である。
【００６８】
また、本実施形態では、単体のＰＩＮダイオードを例に説明したが、例えば、本発明をＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）とＰＩＮダイオードがワンチップ化されたＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ  Ｃｏｎｄｕｃｔｉｏ  ｄｉｏｄｅ−ＩＧＢＴ）のＰＩＮダイオード部分に適用することも可能である。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１０      半導体基板
１２      アノード領域（第１のｐ型半導体領域）
１４      カソード領域（第１のｎ型半導体領域）
１６      バッファ領域（第２のｎ型半導体領域）
１８      ドリフト領域（第３のｎ型半導体領域）
２０      キャリア蓄積領域（第４のｎ型半導体領域）
２２      周辺領域（第５のｎ型半導体領域）
２４      第１のガードリング
２６      第２のガードリング（第２のｐ型半導体領域）
２８      アノード電極
３２      カソード電極
１００    ＰＩＮダイオード（半導体装置）
２００    ＰＩＮダイオード（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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