(57)【要約】      （修正有）【課題】オン抵抗の低減を図りつつ、リーク電流の増加や耐圧低下を抑制する半導体装置を提供する。【解決手段】基板１上に形成され、ヘテロジャンクション構造を構成するＧａＮ半導体層３及びＧａＮ層３よりもバンドギャップエネルギーが大きく電子供給部を構成するＡｌＧａＮ層４を有する。ゲート電極６が形成される凹部４ａに深さが浅い第２凹部４ｃを含め、第２凹部４ｃが形成されている位置においてＡｌＧａＮ層４を薄くした薄肉ＡｌＧａＮ層４ｄを設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に形成され、ヘテロジャンクション構造を構成する第１のＧａＮ系半導体層（３）および前記第１のＧａＮ系半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成する第２のＧａＮ系半導体層（４）を有し、前記第２のＧａＮ系半導体層が部分的に除去されることで凹部（４ａ）が形成されたチャネル形成層と、
前記凹部内に形成されたゲート絶縁膜（５）および該ゲート絶縁膜の上に形成されたゲート電極（６）にて構成されるゲート構造と、
前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（７）およびドレイン電極（８）と、を有し、
前記ゲート電極に対して電圧が印加されたときに前記凹部の底部における前記第１のＧａＮ系半導体層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、
前記凹部は、前記ゲート電極に対して電圧が印加されたときに底部に前記チャネルが形成される第１凹部（４ｂ）と、前記第２のＧａＮ系半導体層のうち該凹部の外側の部分よりも前記第２のＧａＮ系半導体層を薄くする薄肉層（４ｄ）を形成する第２凹部（４ｃ）とを有して構成され、
前記ゲート電極は、前記ゲート絶縁膜を介して、前記第１凹部内に加えて前記第２凹部内にも延設されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極のうちの前記ドレイン電極側の端部から前記第２凹部における前記ドレイン電極側の端部までの寸法をＣ、前記薄肉層の厚みをＴａ、前記薄肉層の上における前記ゲート絶縁膜の厚みをＴｇとして、寸法Ｃが厚みＴａと厚みＴｇの合計膜厚よりも大きく設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のＧａＮ系半導体層のうち前記凹部における前記第２凹部の外側の部分を厚肉部（４ｅ）として、
前記ゲート電極は、前記第２凹部の外側において、前記厚肉部の上まで延設されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記厚肉部と前記ゲート絶縁膜との間には、絶縁膜（９）が配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜がシリコン酸化膜よりも誘電率の高い高誘電膜（５ａ）であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記薄肉層の厚みは、前記ゲート電極の下方での分極電荷量が減少し始める薄さ以下に設定されていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記薄肉層の厚みは、前記ゲート電極の下方での分極電荷密度が５×１０12ｃｍ-2以下となる厚さに設定されていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項８】
前記薄肉層と前記ゲート絶縁膜との間に、絶縁膜（２０）が配置されていることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記ゲート電極のうち前記薄肉層の上に位置している部分の長さＢが０．２μｍ以上であることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記ゲート絶縁膜の膜厚は、前記第２凹部の角部に形成されている部分において、前記第２凹部内における前記薄肉層の上に形成されている部分よりも厚くされていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体である窒化ガリウム（以下、ＧａＮという）とのヘテロジャンクション構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１において、ＧａＮにおけるヘテロジャンクション構造を有した横型のスイッチングデバイスとして、電界効果トランジスタであるＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）を備えた半導体装置が提案されている。
【０００３】
この半導体装置には、窒化アルミニウムガリウム（以下、ＡｌＧａＮという）とＧａＮとによるヘテロジャンクション構造を有する横型のＨＥＭＴが備えられている。具体的には、基板の上にバッファ層を介して第１のＧａＮ系半導体材料となるｉ−ＧａＮもしくはｐ−ＧａＮ系の半導体材料を配置し、その上に第２のＧａＮ系半導体材料となるＡｌＧａＮを配置している。第２のＧａＮ系半導体材料には、第１のＧａＮ系半導体材料よりもバンドギャップエネルギーが大きな材料が用いられている。この第２のＧａＮ系半導体材料には、第１のＧａＮ系半導体材料を露出させる開口部が形成されており、この開口部内を含めて第２のＧａＮ系半導体材料を覆うようにゲート絶縁膜が形成されている。そして、開口部内を埋め込むようにゲート絶縁膜の表面にはゲート電極が形成されており、さらにゲート電極の両側にソース電極およびドレイン電極が形成されることで、横型のＨＥＭＴが構成されている。
【０００４】
このように構成されるＨＥＭＴはゲート電極の両側に位置する第２のＧａＮ系半導体材料を第１、第２の電子供給部として、これら第１、第２の電子供給部の下方において、ピエゾ効果および分極効果による２次元電子ガス（以下、２ＤＥＧ）キャリアを誘起する。そして、ゲート電極の下方位置における第１のＧａＮ系半導体材料の表層部をチャネル部として、２ＤＥＧキャリアおよびチャネル部を通じてソース−ドレイン間に電流を流すという動作を行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第０３／０７１６０７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記構造においては、チャネル長、つまり電流の流れ方向におけるチャネル部の長さがオン抵抗の大きな割合を占めることから、チャネル長を短くすることでオン抵抗の低減を図ることが可能となる。しかしながら、ゲートの制御能力はチャネル長が短くなると低下し、ＨＥＭＴのオフ時にドレインに高電圧が掛かるとゲートで制御し切れず、リーク電流の大幅な増加や耐圧低下を発生させることになる。
【０００７】
本発明は上記点に鑑みて、横型のスイッチングデバイスを有する半導体装置において、オン抵抗の低減を図りつつ、リーク電流の増加や耐圧低下を抑制することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、ゲート電極（６）に対して電圧が印加されたときに凹部（４ａ）の底部における第１のＧａＮ系半導体層の表面部にチャネルが形成されることでソース電極（７）とドレイン電極（８）との間に電流を流す横型のスイッチングデバイスを備え、凹部は、ゲート電極に対して電圧が印加されたときに底部にチャネルが形成される第１凹部（４ｂ）と、第２のＧａＮ系半導体層のうち該凹部の外側の部分よりも第２のＧａＮ系半導体層を薄くする薄肉層（４ｄ）を形成する第２凹部（４ｃ）とを有して構成され、ゲート電極は、ゲート絶縁膜（５）を介して、第１凹部内に加えて第２凹部内にも延設されていることを特徴としている。
【０００９】
このように、ゲート電極が形成される凹部に深さが深い第１凹部に加えて深さが浅い第２凹部を含め、第２凹部が形成されている位置において第２のＧａＮ系半導体層を薄くした薄肉層を設けている。このため、ドレイン電極に高電圧が掛かったときに、薄肉層の近傍の電界を制御することが可能となり、ドレイン側からチャネル側への高電界の侵入を抑えることが可能となる。したがって、横型のスイッチングデバイスのオフ時にドレイン高電圧が印加されても、薄肉層によって高電界がＭＯＳ構造におけるチャネル部に侵入することが抑制され、ドレイン高電圧がチャネル部に及ぼす影響を抑制することが可能となる。
【００１０】
また、電子供給部を構成する第２のＧａＮ系半導体層のうちチャネル部の周囲に位置する部分を薄肉層として薄くしていることから、この部分の下方に位置する第１のＧａＮ系半導体層の表面での電界の制御がし易くなり、ゲート制御性を向上することが可能となる。したがって、制御性良くドレイン側からチャネル側への高電界の侵入を抑えることが可能となり、より上記効果を得ることが可能となる。
【００１１】
また、ドレイン高電圧のチャネル部への影響を抑制できることから、ＭＯＳ構造におけるチャネル長を短くしても、リーク電流の増大や耐圧低下を抑制することが可能となる。したがって、チャネル長を短くしてもノーマリオフを維持することが可能になると共に、チャネル長を短くできることでオン抵抗の更なる低減を図ることが可能となる。
【００１２】
さらに、ゲート電極が形成されていない部分では、電子供給部となる第２のＧａＮ系半導体層の膜厚を従来と同様に比較的厚みを厚くしているため、横型のスイッチングデバイスがオン状態の際には充分な２ＤＥＧキャリアが存在し、この部分での抵抗成分増大はない。このため、ＭＯＳ構造におけるチャネル長を短くすることで、オン抵抗を大幅に低減することが可能になる。
【００１３】
したがって、横型のスイッチングデバイスを有する半導体装置において、オン抵抗の低減を図りつつ、リーク電流の増加や耐圧低下を抑制することが可能となる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。
【図２】チャネル長Ａを０．５μｍとした場合において、長さＢに対してリーク電流が０．１ｍＡ／ｍｍとなるゲート電圧［Ｖ］を示したグラフである。
【図３】図１に示す横型のＨＥＭＴを有する半導体装置の製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。
【図５】図１中の破線で囲んだ領域Ｖ、つまりドレイン側のゲート電極６の角部の近傍における電界集中の様子を矢印で示した図である。
【図６】本発明の第３実施形態にかかる横型のＨＥＭＴを有する半導体装置における薄肉ＡｌＧａＮ層４ｄ近傍の部分拡大断面図である。
【図７】本発明の第４実施形態にかかる横型のＨＥＭＴを有する半導体装置における薄肉ＡｌＧａＮ層４ｄ近傍の部分拡大断面図である。
【図８】薄肉ＡｌＧａＮ層４ｄの厚み（AlGaN Thickness）Ｔａと単位面積当たりのキャリア密度（Sheet carrier density）との関係を調べた結果を示した図である。
【図９】本発明の第５実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。
【図１０】図９に示す横型のＨＥＭＴを有する半導体装置の製造工程を示した断面図である。
【図１１】本発明の第６実施形態にかかる横型のＨＥＭＴを有する半導体装置の断面図である。
【図１２】図１１に示す横型のＨＥＭＴを有する半導体装置の製造工程を示した断面図である。
【図１３】本発明の第７実施形態で説明する半導体装置の各部の寸法関係を示した断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
図１を参照して、本実施形態にかかる半導体装置について説明する。図１に示すように、本実施形態にかかる半導体装置は、スイッチングデバイスとして横型のＨＥＭＴを備えた構成とされている。横型のＨＥＭＴは、以下のように構成されている。
【００１８】
横型のＨＥＭＴは、基板１の表面に、バッファ層２を介してｉ型、ｎ型もしくはｐ型のＧａＮ層３およびＡｌＧａＮ層４が積層された構造を化合物半導体基板として用いて形成されている。横型のＨＥＭＴは、このように構成された化合物半導体基板におけるＧａＮ層３およびＡｌＧａＮ層４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層３側に、ピエゾ効果および分極効果により図中破線で示した２ＤＥＧキャリアが誘起されることで動作する。
【００１９】
基板１は、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されており、この上にＧａＮ層３を結晶性良く成膜するための下地膜となるバッファ層２が形成されている。バッファ層２は、例えばＡｌＧａＮ−ＧａＮ超格子層などによって構成されている。基板１の上に結晶性良くＧａＮ層３が成膜できる場合には、バッファ層２は無くても構わない。なお、ここでの結晶性とは、ＧａＮ層３中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
【００２０】
バッファ層２の上には、ＧａＮ層３とＡｌＧａＮ層４が例えばヘテロエピタキシャル成長によって形成されている。ＧａＮ層３は、ｉ−ＧａＮ、ｎ−ＧａＮもしくはｐ−ＧａＮ系の半導体材料である第１のＧａＮ系半導体材料で構成されたものであり、第１のＧａＮ系半導体層に相当するものである。ＡｌＧａＮ層４は、第１のＧａＮ系半導体材料よりもバンドギャップエネルギーの大きな第２の半導体材料で構成されたものであり、第２のＧａＮ系半導体層に相当し、電子供給部を構成している。
【００２１】
ＡｌＧａＮ層４のうちゲート領域と対応する部分が部分的に除去されることで凹部（リセス部）４ａが形成されている。凹部４ａは、ＧａＮ層３を露出させる深さまで達する第１凹部４ｂと、第１凹部４ａよりも浅く、ＡｌＧａＮ層４を薄くしつつ所定の膜厚で残している第２凹部４ｃとによって構成された段付き窪みとされている。
【００２２】
そして、このＡｌＧａＮ層４が除去された凹部４ａ内にゲート絶縁膜５が成膜されており、このゲート絶縁膜５の上に更にゲート電極６が形成されることでゲート構造が構成されている。ゲート絶縁膜５は、シリコン酸化膜（ＳｉＯ2）などによって構成されており、ゲート電極６は、アルミニウムまたは不純物がドープされたＰｏｌｙ−Ｓｉなどによって構成されている。ゲート電極６は、凹部４ａ内における第１凹部４ｂ内に加えて第２凹部４ｃ上にも延設されており、ゲート絶縁膜５を介してＧａＮ層３の上とＡｌＧａＮ層４のうち凹部４ａの外側よりも薄くされた部分（以下、薄肉ＡｌＧａＮ層という）４ｄの上に形成されている。
【００２３】
一方、ＡｌＧａＮ層４の表面のうちゲート構造を挟んだ両側それぞれにソース電極７とドレイン電極８が形成されている。そして、ソース電極７やドレイン電極８がＡｌＧａＮ層４を介してＧａＮ層３に対してそれぞれオーミック接触させられている。
【００２４】
このように、第１のＧａＮ系半導体層をＧａＮ層３で構成すると共に第２のＧａＮ系半導体層をＡｌＧａＮ層４で構成し、ＡｌＧａＮ層４に設けた凹部４ａにゲート絶縁膜５を介してゲート電極６を形成することでＭＯＳ構造を構成している。このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。
【００２５】
なお、図示していないが、ゲート電極６やソース電極７およびドレイン電極８の表面には、それぞれ、Ａｌなどで構成されるゲート配線層やソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。
【００２６】
このように構成される横型のＨＥＭＴは、ゲート電極６に対するゲート電圧を制御することでＭＯＳ動作（スイッチング動作）を行う。
【００２７】
まず、ゲート電極６に対して電圧印加を行うか否かにかかわらず、ＧａＮ／ＡｌＧａＮ界面におけるＧａＮ層３側に、ピエゾ効果および分極効果により図中破線で示した２ＤＥＧキャリアが誘起されている。第２凹部４ｃが形成されている位置においては、ＡｌＧａＮ層４が薄くされた薄肉ＡｌＧａＮ層４ｄとされているが、この部分においても、ＧａＮ層３側に２ＤＥＧキャリアが誘起されている。
【００２８】
そして、ゲート電極６に対してゲート電圧を印加する前においては、第１凹部４ｂの底部にチャネルが形成されないため、ドレインに高電圧が印加されていてもソース−ドレイン間に電流が流れない。つまり、ゲート電圧を印加していない状態では、横型のＨＥＭＴはオフ状態となる。
【００２９】
これに対して、ゲート電極６に対してゲート電圧として正電圧を印加すると、第１凹部４ｂの底部に位置するＧａＮ層３の表面部に電子が誘起され、チャネルが形成される。このため、２ＤＥＧキャリアおよび電子によって形成されたチャネルを通じてソース−ドレイン間に電流が流れる。つまり、横型のＨＥＭＴはオンの状態になる。
【００３０】
このように、本実施形態の横型のＨＥＭＴは、ゲート電圧が印加されていないときにはオフ状態となり、ゲート電圧が印加されるとオン状態になるノーマリオフの素子になる。
【００３１】
このような横型のＨＥＭＴにおいて、本実施形態では、ゲート電極６が形成される凹部４ａに深さが浅い第２凹部４ｃを含め、第２凹部４ｃが形成されている位置においてＡｌＧａＮ層４を薄くした薄肉ＡｌＧａＮ層４ｄを設けている。このため、ドレイン電極８に高電圧が掛かったときに、薄肉ＡｌＧａＮ層４ｄの近傍の電界を効果的に制御することが可能となり、ドレイン側からチャネル側への高電界の侵入を抑えることが可能となる。したがって、横型のＨＥＭＴのオフ時にドレイン高電圧が印加されても、薄肉ＡｌＧａＮ層４ｄによって高電界がＭＯＳ構造におけるチャネル部に浸入することが抑制され、ドレイン高電圧がチャネル部に及ぼす影響を抑制することが可能となる。
【００３２】
また、電子供給部を構成するＡｌＧａＮ層４のうちチャネル部の周囲に位置する部分を薄肉ＡｌＧａＮ層４ｄとして薄くしていることから、この部分の下方に位置するＧａＮ層３の表面での電界の制御がし易くなり、ゲート制御性を向上することが可能となる。したがって、制御性良くドレイン側からチャネル側への高電界の侵入を抑えることが可能となり、より上記効果を得ることが可能となる。なお、ゲート制御性は、図１に示した第２凹部４ｃ上におけるゲート電極６の長さＢも影響している。この長さＢについても適切な長さとすることで、より上記効果を得ることが可能となる。
【００３３】
具体的には、長さＢを０．２μｍ以上に設定している。図２に示すように、長さＢに対して、リーク電流が０．１ｍＡ／ｍｍとなるゲート電圧［Ｖ］を調べたところ、長さＢが０．２μｍ以上になると、リーク電流が０．１ｍＡ／ｍｍとなるゲート電圧［Ｖ］がほぼ一定値になった。
【００３４】
このように、長さＢを０．２μｍ以上に設定することで、リーク電流の生じる電圧が安定領域に入り、ゲート制御性を向上することが可能になる。
【００３５】
また、ドレイン高電圧のチャネル部への影響を抑制できることから、ＭＯＳ構造におけるチャネル長Ａを短くしても、リーク電流の増大や耐圧低下を抑制することが可能となる。したがって、チャネル長Ａを短くしてもノーマリオフを維持することが可能になると共に、チャネル長Ａを短くできることでオン抵抗の更なる低減を図ることが可能となる。
【００３６】
さらに、ゲート電極６が形成されていない部分では、電子供給部となるＡｌＧａＮ層４の膜厚を従来と同様に比較的厚みを厚くしているため、横型のＨＥＭＴがオン状態の際には充分な２ＤＥＧキャリアが存在し、この部分での抵抗成分増大はない。このため、ＭＯＳ構造におけるチャネル長Ａを短くすることで、オン抵抗を大幅に低減することが可能になる。
【００３７】
したがって、横型のスイッチングデバイスを有する半導体装置において、オン抵抗の低減を図りつつ、リーク電流の増加や耐圧低下を抑制することが可能となる。
【００３８】
なお、このように構成される横型のＨＥＭＴを有する半導体装置については、基本的には従来と同様の製造方法によって製造可能であるが、凹部４ａの形成工程が従来の製造方法と異なっている。
【００３９】
例えば、図３（ａ）に示すように、Ｓｉ（１１１）などで構成される基板１の表面にバッファ層２を介してＧａＮ層３およびＡｌＧａＮ層４をヘテロエピタキシャル成長によって形成した化合物半導体基板を用意する。続いて、図３（ｂ）に示すように、ＡｌＧａＮ層４の表面にシリコン窒化膜１０などを成膜したのち、この上にフォトレジスト１１を成膜する。そして、エッチングにより第２凹部４ｃの形成予定位置においてシリコン窒化膜１０を除去し、さらにＡｌＧａＮ層４も所定厚さ除去する。これにより、ＡｌＧａＮ層４を部分的に薄くして薄肉ＡｌＧａＮ層４ｄを構成する。
【００４０】
さらに、図３（ｃ）に示すように、フォトレジスト１１を除去した後、再びフォトレジスト１２を成膜する。そして、エッチングにより第１凹部４ｂの形成予定位置においてＡｌＧａＮ層４を除去する。これにより、第１凹部４ｂが形成されると共に、第１凹部４ｂの底部においてＧａＮ層３が露出させられた状態となる。この後の工程については図示しないが、フォトレジスト１２を除去した後、ゲート絶縁膜５の形成工程およびゲート電極６の形成工程を行い、ゲート電極６の形成工程では第１凹部４ｂ上のみでなく第２凹部４ｃ上にもゲート電極６が延設されるようにする。そして、図示しないが層間絶縁膜の形成工程やコンタクトホールの形成工程およびソース電極７およびドレイン電極８の形成工程を行うことで、本実施形態にかかる横型のＨＥＭＴを有する半導体装置が完成する。
【００４１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してゲート電極６の構成などを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４２】
図４に示すように、本実施形態では、ゲート電極６を凹部４ａ内だけでなく凹部４ａの外部まで、すなわちＡｌＧａＮ層４のうちの薄肉ＡｌＧａＮ層４ｄではなく厚みが厚いままとされた部分（以下、この部分を厚肉ＡｌＧａＮ層という）４ｅの上にも形成している。さらに、厚肉ＡｌＧａＮ層４ｅとゲート絶縁膜５との間に例えばシリコン窒化膜（Ｓｉ3Ｎ4膜）などで構成された絶縁膜９を配置している。ゲート電極６は、この絶縁膜９の上まで延設されている。
【００４３】
このように、ゲート電極６を厚肉ＡｌＧａＮ層４ｅの上まで形成すると、ゲート電極６のうち厚肉ＡｌＧａＮ層４ｅ上に配置された部分がゲート電位のフィールドプレートとして機能する。このため、薄肉ＡｌＧａＮ層４ｄと分担してドレインに高電圧が印加されたときに薄肉ＡｌＧａＮ層４ｄの近傍などで生じる電界を制御することが可能となり、ドレイン側からチャネル側への高電界の侵入を抑えることが可能となる。したがって、よりドレイン高電圧がチャネル部に及ぼす影響を抑制することが可能となる。
【００４４】
なお、ここでは厚肉ＡｌＧａＮ層４ｅとゲート絶縁膜５との間に絶縁膜９を配置しているが、絶縁膜９については必ずしも配置する必要はなく、単にゲート絶縁膜５のみによる絶縁膜であっても良い。このような絶縁膜９としては、上記したようにシリコン窒化膜などとすることができるが、例えば図３（ｂ）に示す工程の際に形成したシリコン窒化膜１０を絶縁膜９として残すことができる。
【００４５】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対してさらなる高耐圧化を実現できる構造とするものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは、第１実施形態に対して本実施形態にかかる構造を適用した場合を例に挙げて説明するが、勿論、第２実施形態に対して本実施形態にかかる構造を適用しても良い。
【００４６】
まず、本実施形態にかかる横型のＨＥＭＴを備えた半導体装置の詳細について説明する前に、ドレイン側のゲート電極６の角部下方でのゲート絶縁膜５中に発生する電界の様子について説明する。
【００４７】
図５は、図１中の一点鎖線で囲んだ領域Ｖ、つまりドレイン側のゲート電極６の角部（以下、ゲートエッジという）の近傍における電界集中の様子を矢印で示した図である。横型のＨＥＭＴのオフ時に、ドレインに高電圧が印加された場合には、ドレイン電圧によるＧａＮ／ＡｌＧａＮ界面の電位の上昇と、それによる２ＤＥＧキャリアの消滅および分極電荷の残留による正帯電が起こる。その結果、ゲートエッジ付近における絶縁膜中の電界は、（１）ドレイン電圧起因の縦方向電界（図中点線矢印）、（２）分極電荷起因の縦方向電界（図中実線矢印）、（３）ゲートエッジでの形状起因の電界集中（矢印の集中）が重なって高電界になることが判った。したがって、これら（１）〜（３）に示す電界を低減できれば、ゲートエッジの近傍における絶縁膜中の電界集中を緩和でき、更なる高耐圧化が可能になると言える。あるいは、ゲート−ドレイン間の距離を短縮化できて、規格化オン抵抗の低減（低ＲｏｎＡ化）を実現できる。
【００４８】
そこで、本実施形態では、上記（１）〜（３）に示す電界のうちの（２）を低減できる構造を採用している。
【００４９】
具体的には、図６に示すように、本実施形態では、ゲート絶縁膜５として、シリコン酸化膜よりも誘電率の高い高誘電膜５ａを適用している。高誘電膜５ａは、例えばＡｌ2Ｏ3、ＴａＯxなどによって構成されており、単層膜であっても良いし、複数種類の積層膜であっても良い。
【００５０】
このように、ゲート絶縁膜５として高誘電膜５ａを適用すれば、ドレイン電圧が高電圧の際において、横型のＨＥＭＴのオフ時に薄肉ＡｌＧａＮ層４ｄの上に位置する絶縁膜（本実施形態では高誘電膜５ａ）のうちの（２）分極電荷起因の縦方向電界を低減できる。すなわち、分極に誘起される電界Ｅｐは、絶縁膜中では、分極電荷を絶縁膜の誘電率によって割った値（Ｅｐ＝分極電荷／誘電率）となり、絶縁膜が高誘電率であるほど絶縁膜中が低電界となる。したがって、ドレイン電圧がより高電圧であっても、ゲート絶縁膜５の破壊を防止することが可能となり、さらなる高耐圧化が可能となる。
【００５１】
ここで、高誘電膜５ａをＡｌ2Ｏ3などのようにゲート電極６からのリーク電流が生じ得る電界強度が低い材料で構成する場合、それよりもリーク電流が生じ得る電界強度が高いＳｉＯ2などとの積層膜とすると好ましい。このように、リーク電流が生じ得る電界強度が低い膜と高い膜の積層構造とすることで、リーク電流の発生を防止することが可能となる。このような積層膜の積層順については、リーク電流が生じ得る電界強度が低い膜の上に高い膜を形成するという順番でも、高い膜の上に低い膜を形成するという順番でもいずれでも良い。
【００５２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１〜第３実施形態に対してさらなる高耐圧化を実現できる構造とするものであり、その他については第１〜第３実施形態と同様であるため、第１〜第３実施形態と異なる部分についてのみ説明する。なお、ここでは、第１実施形態に対して本実施形態にかかる構造を適用した場合を例に挙げて説明するが、勿論、第２、第３実施形態に対して本実施形態にかかる構造を適用しても良い。
【００５３】
本実施形態も、上記第３実施形態で説明した（１）〜（３）に示す電界のうちの（２）を低減できる構造について説明する。
【００５４】
図７に示すように、本実施形態では、薄肉ＡｌＧａＮ層４ｄの厚みを規定している。具体的には、薄肉ＡｌＧａＮ層４ｄの厚みＴａをゲート電極６の下方での分極電荷量、つまり当該場所での空間電荷量が大きく減少し始める膜厚以下の薄さとなるようにしている。
【００５５】
図８は、薄肉ＡｌＧａＮ層４ｄの厚み（AlGaN Thickness）Ｔａと単位面積当たりのキャリア密度（Sheet carrier density）との関係を調べた結果を示している。縦軸における単位面積当たりのキャリア密度と同じ量だけ分極電荷が存在することから、縦軸の単位面積当たりのキャリア密度は分極電荷密度に相当している。
【００５６】
ＡｌＧａＮ層４は、ＡｌxＧａ1-xＮで構成されており、ｘが大きくなる程、ＡｌＧａＮ層４の厚みが同じ場合でも、分極電荷密度が大きくなるという特性を有している。そして、上記したように、薄肉ＡｌＧａＮ層４ｄの厚みをゲート電極６の下方での分極電荷量が減少し始める厚み以下の薄さにする場合、分極電荷密度が５×１０12ｃｍ-2以下となるようにする。したがって、例えばｘ＝０．２の場合には薄肉ＡｌＧａＮ層４ｄの厚みＴａを１０ｎｍ以下、ｘ＝０．３の場合には厚みＴａを５ｎｍ以下、ｘ＝０．４、０．５の場合には厚みＴａを２．５ｎｍ以下とするのが好ましい。また、図８中には記載していないが、ｘ＝０．２５の場合には、厚みＴａ７．５ｎｍ以下にすると、分極電荷密度の傾きが急になり、分極電荷密度が大きく減少する。
【００５７】
このように、本実施形態では、薄肉ＡｌＧａＮ層４ｄの厚みＴａをゲート電極６の下方での分極電荷量が減少し始める膜厚以下の薄さとなるようにしている。このため、ドレイン電圧が高電圧の際において、横型のＨＥＭＴのオフ時に薄肉ＡｌＧａＮ層４ｄの上に位置する絶縁膜（本実施形態ではゲート絶縁膜５）のうちの（２）分極電荷起因の縦方向電界を低減できる。すなわち、分極に誘起される電界Ｅｐは、絶縁膜中では、分極電荷を絶縁膜の誘電率によって割った値（Ｅｐ＝分極電荷／誘電率）となり、分極電荷量が低いほど絶縁膜中が低電界となる。したがって、ドレイン電圧がより高電圧であっても、ゲート絶縁膜５の破壊を防止することが可能となり、さらなる高耐圧化が可能となる。
【００５８】
また、このように薄肉ＡｌＧａＮ層４ｄの厚みＴａを薄くすると、横型のＨＥＭＴのオン時には、分極による２ＤＥＧキャリアに加えてゲート電極６への正電圧の印加による電子が誘起される。このため、薄肉ＡｌＧａＮ層４ｄの下方での抵抗成分がＭＯＳ構造の部分よりも十分に小さくなり、更なる低オン抵抗化が可能となる。
【００５９】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１〜第４実施形態に対してさらなる高耐圧化を実現できる構造とするものであり、その他については第１〜第４実施形態と同様であるため、第１〜第４実施形態と異なる部分についてのみ説明する。なお、ここでは、第１実施形態に対して本実施形態にかかる構造を適用した場合を例に挙げて説明するが、勿論、第２〜第４実施形態に対して本実施形態にかかる構造を適用しても良い。
【００６０】
本実施形態は、上記第３実施形態で説明した（１）〜（３）に示す電界のうちの（１）を低減できる構造について説明する。
【００６１】
図９に示すように、本実施形態では、薄肉ＡｌＧａＮ層４ｄの表面、つまり薄肉ＡｌＧａＮ層４ｄとゲート絶縁膜５との間に例えばシリコン窒化膜（Ｓｉ3Ｎ4膜）で構成された絶縁膜２０を配置している。つまり、薄肉ＡｌＧａＮ層４ｄとゲート絶縁膜５との間に絶縁膜２０を配置することで、ゲート電極６の下部に存在するトータルの絶縁膜厚がゲート絶縁膜５および絶縁膜２０を合わせた厚みとなるようにしている。これにより、ゲート電極６の下部に存在する絶縁膜の実効膜厚を厚くすることが可能となる。
【００６２】
このように、本実施形態では、薄肉ＡｌＧａＮ層４ｄとゲート絶縁膜５との間に絶縁膜２０を配置し、ゲート電極６の下部に存在する絶縁膜の実効膜厚を厚くしている。このため、ドレイン電圧が高電圧の際において、横型のＨＥＭＴのオフ時に薄肉ＡｌＧａＮ層４ｄの上に位置する絶縁膜（本実施形態ではゲート絶縁膜５）のうちの（１）ドレイン電圧起因の縦方向電界を低減できる。すなわち、ドレイン電圧によるＧａＮ／ＡｌＧａＮ界面の電位の上昇による電界成分Ｅｖｄは、次式で表される。
【００６３】
（数１）
Ｅｖｄ＝ΔＶ／｛ｔSiO2＋ｔ’SiN＋ｔ’AlGaN｝
ここで、ｔ’は、ゲート電極６の下方の絶縁膜の誘電率εａと各膜材料の誘電率εで換算した実効膜厚であり、ｔ’＝ｔ（ε／εａ）で計算される値である。そして、ｔSiO2は、ゲート絶縁膜５をシリコン酸化膜で構成した場合の膜厚、ｔ’SiNは、絶縁膜２０をシリコン窒化膜で構成した場合の実効膜厚、ｔ’AlGaNは、薄肉ＡｌＧａＮ層４ｄの実効膜厚を示している。
【００６４】
この式より、ゲート電極６の下方の絶縁膜の膜厚が厚いほど、Ｅｖｄが小さくなり、低電界になることが判る。したがって、本実施形態のように、薄肉ＡｌＧａＮ層４ｄとゲート絶縁膜５との間に絶縁膜２０を配置し、ゲート電極６の下部に存在する絶縁膜の実効膜厚を厚くすることで、ドレイン電圧起因の縦方向電界を低減できる。
【００６５】
なお、このように構成される横型のＨＥＭＴを有する半導体装置については、基本的には第１実施形態と同様の製造方法によって製造可能であるが、絶縁膜２０の形成工程を追加する点が第１実施形態の製造方法と異なっている。
【００６６】
例えば、図１０（ａ）に示すように、Ｓｉ（１１１）などで構成される基板１の表面にバッファ層２を介してＧａＮ層３およびＡｌＧａＮ層４をヘテロエピタキシャル成長によって形成した化合物半導体基板を用意する。続いて、図１０（ｂ）に示すように、ＡｌＧａＮ層４の表面にマスクとしてフォトレジスト２１を成膜したのち、エッチングにより第２凹部４ｃの形成予定位置においてＡｌＧａＮ層４も所定厚さ除去する。これにより、ＡｌＧａＮ層４を部分的に薄くして薄肉ＡｌＧａＮ層４ｄを構成する。
【００６７】
さらに、図１０（ｃ）に示すように、フォトレジスト２１を除去した後、シリコン窒化膜などの絶縁膜２０を成膜する。そして、フォトレジスト２２を成膜したのち、エッチングにより第１凹部４ｂの形成予定位置において絶縁膜２０およびＡｌＧａＮ層４を除去する。これにより、第１凹部４ｂが形成されると共に、薄肉ＡｌＧａＮ層４ｄの表面に絶縁膜２０が残され、かつ、第１凹部４ｂの底部においてＧａＮ層３が露出させられた状態となる。この後の工程については図示しないが、フォトレジスト２２を除去したのち、ゲート絶縁膜５の形成工程およびゲート電極６の形成工程を行い、ゲート電極６の形成工程では第１凹部４ｂ上のみでなく第２凹部４ｃ上にもゲート電極６が延設されるようにする。そして、図示しないが層間絶縁膜の形成工程やコンタクトホールの形成工程およびソース電極７およびドレイン電極８の形成工程を行うことで、本実施形態にかかる横型のＨＥＭＴを有する半導体装置が完成する。
【００６８】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第１〜第５実施形態に対してさらなる高耐圧化を実現できる構造とするものであり、その他については第１〜第５実施形態と同様であるため、第１〜第５実施形態と異なる部分についてのみ説明する。なお、ここでは、第２実施形態に対して本実施形態にかかる構造を適用した場合を例に挙げて説明するが、勿論、第１、３〜第５実施形態に対して本実施形態にかかる構造を適用しても良い。
【００６９】
本実施形態は、上記第３実施形態で説明した（１）〜（３）に示す電界のうちの（３）を低減できる構造について説明する。
【００７０】
図１１に示すように、本実施形態では、ゲートエッジと対応する領域Ｒにおいて、ゲート絶縁膜５の厚みを他の部分よりも厚くしている。具体的には、ゲートエッジが鈍角もしくは丸まるようにしている。
【００７１】
このように、ゲートエッジと対応する部分においてゲート絶縁膜５の厚みを他の部分よりも厚くすることで、ゲートエッジでの電界集中を緩和することが可能となる。このため、ドレイン電圧が高電圧の際において、横型のＨＥＭＴのオフ時に薄肉ＡｌＧａＮ層４ｄの上に位置する絶縁膜（本実施形態ではゲート絶縁膜５）のうちの（３）ゲートエッジでの形状起因の電界集中を低減できる。したがって、ドレイン電圧がより高電圧であっても、ゲート絶縁膜５の破壊を防止することが可能となり、さらなる高耐圧化が可能となる。
【００７２】
なお、このように構成される横型のＨＥＭＴを有する半導体装置については、基本的には第１実施形態などと同様の製造方法によって製造可能であるが、ゲート絶縁膜５の形成工程について第１実施形態の製造方法と異なっている。
【００７３】
具体的には、ＡｌＧａＮ層４に対して第２凹部４ｃを形成を形成したのち、厚い絶縁膜３０を形成する。その後、図１２に示すように、例えば、塗布膜やＣＶＤ法による成膜後にエッチバックしてゲートエッジに対応する第２凹部４ｃの角部にのみ絶縁膜３０の一部がサイドウォールとして残るようにしておき、その後、再びＣＶＤ法などによって絶縁膜３０の残部を形成する方法により、上記構成の絶縁膜３０を製造できる。または、ＣＶＤ法による絶縁膜３０の成膜後にリフロー処理を行い、絶縁膜３０を流動させることでも、上記構成の絶縁膜３０を製造できる。
【００７４】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第１〜第６実施形態に対してさらなる高耐圧化を実現できる構造とするものであり、その他については第１〜第６実施形態と同様であるため、第１〜第６実施形態と異なる部分についてのみ説明する。なお、ここでは、第１実施形態に対して本実施形態にかかる構造を適用した場合を例に挙げて説明するが、勿論、第１〜第６実施形態に対して本実施形態にかかる構造を適用しても良い。
【００７５】
本実施形態では、図１３に示すように、ゲートエッジからＡｌＧａＮ層４のうち第２凹部４ｃにおけるドレイン電極８側の端部までの寸法Ｃを薄肉ＡｌＧａＮ層４ｄの厚みＴａとゲート絶縁膜５の厚みＴｇの合計膜厚よりも大きくしている。
【００７６】
このように寸法Ｃおよび厚みＴａ、Ｔｇを設定することにより、薄肉ＡｌＧａＮ層４ｄ上のゲートエッジでの電界集中をさらに抑制することができる。当該ゲートエッジ付近における絶縁膜中の電界は、上記したように（３）ゲートエッジでの形状起因の電界集中に加えて、（１）ドレイン電圧起因の縦方向電界、（２）分極電荷起因の縦方向電界によって決まる。分極電荷量は、薄肉ＡｌＧａＮ層４ｄでは少なく、ＡｌＧａＮ層４のうちの厚肉ＡｌＧａＮ層４ｅでは多い。したがって、厚肉ＡｌＧａＮ層４ｅから離すことで、電界集中度を下げることができる。そして、寸法Ｃとしては、ゲート電極６の長さＢの部分に構成される平行平板コンデンサの厚さより大きい寸法が効果的に電界集中度を低下できる寸法となる。
【００７７】
このように、寸法Ｃを厚みＴａ、Ｔｇの合計膜厚、すなわち平行平板コンデンサの厚さより大きい寸法としている。これにより、さらに電界集中を緩和することが可能となり、さらなる耐圧向上を図ることが可能となる。
【００７８】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７９】
例えば、上記各実施形態では、チャネル形成層を構成する第１のＧａＮ系半導体層および第２のＧａＮ系半導体層がＧａＮ層３およびＡｌＧａＮ層４によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、ＧａＮを主成分とする第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーの大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であっても良い。
【００８０】
また、上記各実施形態では、第１凹部４ｂの深さを、第２のＧａＮ系半導体層となるＡｌＧａＮ層４からＧａＮ層３の表面が露出する深さとしたが、これも一例を示したに過ぎない。例えば、第１凹部４ｂをＧａＮ層３の表層部が一部除去されるまでの深さとしても良いし、第１凹部４ｂの底面において２ＤＥＧキャリアが形成されない程度にＡｌＧａＮ層４の一部が残る程度の深さとされていても良い。
【符号の説明】
【００８１】
１          基板
３          ＧａＮ層
４          ＡｌＧａＮ層
４ａ        凹部
４ｂ、４ｃ  第１、第２凹部
４ｄ        薄肉ＡｌＧａＮ層
４ｅ        厚肉ＡｌＧａＮ層
５          ゲート絶縁膜
６          ゲート電極
７          ソース電極
８          ドレイン電極
【図１】
2016058721.tif 000003
【図２】
2016058721.tif 000004
【図３】
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【図４】
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【図５】
2016058721.tif 000007
【図６】
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【図７】
2016058721.tif 000009
【図８】
2016058721.tif 000010
【図９】
2016058721.tif 000011
【図１０】
2016058721.tif 000012
【図１１】
2016058721.tif 000013
【図１２】
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【図１３】
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