(57)【要約】【課題】ｎチャンネルＭＯＳ型ＦＥＴのゲート・ソース間に十分な電圧が印加されていなくても、ＦＥＴが過剰に発熱しない電源装置およびプログラムを提供することである。【解決手段】直流の電源電圧を印加する電源と、電源電圧がドレイン端子に印加され、ゲート端子とソース端子間に印加されるゲート・ソース間電圧に応じてオンまたはオフするｎチャンネルＭＯＳ型のＦＥＴと、一端がゲート端子と直接または間接的に接続され、他端が前記ソース端子と接続されたブーストコンデンサと、ブーストコンデンサの一端の電圧と電源電圧とを比較する比較手段と、比較手段の比較結果に基づいて、ゲート・ソース間電圧が所定時間継続してＦＥＴのオン電圧より低いか否かを判断する判断手段と、ゲート・ソース間電圧が所定時間継続して前記オン電圧より低いことを判断した場合は、前記ＦＥＴをオフする停止手段と、を備える。【選択図】図１
2016077108.tif 000002
【特許請求の範囲】
【請求項１】
直流の電源電圧を印加する電源と、
前記電源電圧がドレイン端子に印加され、ゲート端子とソース端子間に印加されるゲート・ソース間電圧に応じてオンまたはオフするｎチャンネルＭＯＳ型のＦＥＴと、
一端が前記ゲート端子と直接または間接的に接続され、他端が前記ソース端子と接続されたブーストコンデンサと、
前記ブーストコンデンサの前記一端の電圧と前記電源電圧とを比較する比較手段と、
前記比較手段の比較結果に基づいて、前記ゲート・ソース間電圧が所定時間継続して前記ＦＥＴのオン電圧より低いか否かを判断する判断手段と、
前記ゲート・ソース間電圧が所定時間継続して前記オン電圧より低いことを判断した場合は、前記ＦＥＴをオフする停止手段と、
を備えた電源装置。
【請求項２】
前記ＦＥＴはハイサイドＦＥＴであり、
ゲート端子とドレイン端子とソース端子を備えたローサイドＦＥＴ、
をさらに備え、
前記ハイサイドＦＥＴの前記ソース端子と前記ローサイドＦＥＴのドレイン端子が接続され、
前記ローサイドＦＥＴのソース端子は接地された、
請求項１に記載の電源装置。
【請求項３】
前記比較手段は、ブーストコンデンサの前記一端に印加される電圧と前記電源電圧とを比較して比較結果を出力するコンパレータ、
であり、
前記判断手段は、前記コンパレータの出力に基づいて、前記ゲート・ソース間電圧が所定時間継続して前記基準電圧より低いか否かを判断する、
請求項１または２に記載の電源装置。
【請求項４】
時間を計時するタイマーと、
前記判断手段が前記タイマーが前記所定時間を計時する前に前記ゲート・ソース間電圧が前記所定電圧以上となったと判断した場合に、前記タイマーをリセットするリセット手段と、
をさらに備えた請求項１ないし３のいずれか一に記載の電源装置。
【請求項５】
前記判断手段は、前記タイマーが前記リセット手段によりリセットされることなく前記所定時間を計時した場合に、前記ゲート・ソース間電圧が所定時間継続して前オン電圧より低いと判断する、
請求項４に記載の電源装置。
【請求項６】
直流の電源電圧を印加する電源と、前記電源電圧がドレイン端子に印加され、ゲート端子とソース端子間に印加されるゲート・ソース間電圧に応じてオンまたはオフするｎチャンネルＭＯＳ型のＦＥＴと、一端が前記ゲート端子と直接または間接的に接続され、他端が前記ソース端子と接続されたブーストコンデンサと、前記ブーストコンデンサの前記一端の電圧と前記電源電圧とを比較する比較手段とを備えた電源装置をコンピュータにより制御するプログラムであって、
前記コンピュータを、
前記比較手段の比較結果に基づいて、前記ゲート・ソース間電圧が所定時間継続して前記ＦＥＴのオン電圧より低いか否かを判断する判断手段と、
前記ゲート・ソース間電圧が所定時間継続して前記オン電圧より低いことを判断した場合は、前記ＦＥＴをオフする停止手段と、
して機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源装置およびプログラムに関する。
【背景技術】
【０００２】
近年、電気機器は、ＦＥＴ（Field  Effect  Transistor）を使用した電源回路を装備している。電源回路は、ＦＥＴをオン・オフさせてスイッチング動作を実行する。ＦＥＴには、ｎチャンネルＭＯＳ型ＦＥＴとｐチャンネルＭＯＳ型ＦＥＴが存在する。
【０００３】
電源回路は、ｎチャンネルＭＯＳ型ＦＥＴ（以降、単に「ＦＥＴ」という）を正しくオン・オフさせるために、例えばブーストコンデンサを実装している。ブーストコンデンサが実装されている場合、電源回路は、ゲート・ソース間に十分な電圧を印加してＦＥＴをオンさせる。
【０００４】
しかしながら、何らかの理由でブーストコンデンサが実装されていない場合、電源回路はＦＥＴのゲート・ソース間に十分な電圧を印加できない。また、接触不良や故障等の理由でブーストコンデンサが実装不良となった場合も、電源回路はＦＥＴのゲート・ソース間に十分な電圧を印加できない。このような場合、ＦＥＴは、内部負荷が大きい状態でドレイン・ソース間を電流が流れる場合がある。そのため、この状態が長時間継続すると、内部を流れる電流によって、ＦＥＴが過剰に発熱し、発煙、発火する恐れがある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明が解決しようとする課題は、ＦＥＴのゲート・ソース間に十分な電圧が印加されていなくてもＦＥＴが過剰に発熱せず、ＦＥＴの発煙・発火を防止することができる電源装置およびプログラムを提供することである。
【課題を解決するための手段】
【０００６】
実施形態の電源装置は、直流の電源電圧を印加する電源と、前記電源電圧がドレイン端子に印加され、ゲート端子とソース端子間に印加されるゲート・ソース間電圧に応じてオンまたはオフするｎチャンネルＭＯＳ型のＦＥＴと、一端が前記ゲート端子と直接または間接的に接続され、他端が前記ソース端子と接続されたブーストコンデンサと、前記ブーストコンデンサの前記一端の電圧と前記電源電圧とを比較する比較手段と、前記比較手段の比較結果に基づいて、前記ゲート・ソース間電圧が所定時間継続して前記ＦＥＴのオン電圧より低いか否かを判断する判断手段と、前記ゲート・ソース間電圧が所定時間継続して前記オン電圧より低いことを判断した場合は、前記ＦＥＴをオフする停止手段と、を備える。
【０００７】
実施形態のプログラムは、直流の電源電圧を印加する電源と、前記電源電圧がドレイン端子に印加され、ゲート端子とソース端子間に印加されるゲート・ソース間電圧に応じてオンまたはオフするｎチャンネルＭＯＳ型のＦＥＴと、一端が前記ゲート端子と直接または間接的に接続され、他端が前記ソース端子と接続されたブーストコンデンサと、前記ブーストコンデンサの前記一端の電圧と前記電源電圧とを比較する比較手段とを備えた電源装置をコンピュータにより制御するプログラムであって、前記コンピュータを、前記比較手段の比較結果に基づいて、前記ゲート・ソース間電圧が所定時間継続して前記ＦＥＴのオン電圧より低いか否かを判断する判断手段と、前記ゲート・ソース間電圧が所定時間継続して前記オン電圧より低いことを判断した場合は、前記ＦＥＴをオフする停止手段と、して機能させる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態にかかる電源装置の回路および電源装置の制御部のハードウェア構成を示す図である。
【図２】図２は、ＦＥＴのゲート・ソース間電圧とドレイン端子とソース端子間の抵抗値を表すグラフである。
【図３】図３は、電源装置のタイミングチャートである。
【図４】図４は、制御部の機能構成を示す機能ブロック図である。
【図５】図５は、制御部の制御処理の流れを示すフローチャートである。
【発明を実施するための形態】
【０００９】
図１は、実施形態にかかる電源装置の回路および電源装置の制御部のハードウェア構成を示す図である。電源装置１は、電源ＩＣ１１、コンパレータ１２、ロジックＩＣ１３、直流の電源１４、ＦＥＴ１５、ＦＥＴ１６、制御部１００を備えている。電源ＩＣ（Integrated  Circuit）１１は、電源装置１の各部品を正常に動作させるために電圧を監視し、各部品に安定した電圧を印加するための半導体である。コンパレータ１２は、入力電圧と基準電圧とを比較し、比較結果に応じて所定の出力をする半導体である。ロジックＩＣ１３は、コンパレータ１２の出力を所定のタイミングで制御部１００に出力する半導体である。電源１４は、各部品を動作させるために、各部品に直流電圧を印加する。実施形態において、ＦＥＴ１５（Field  Effect  Transistor）とＦＥＴ１６は、ｎチャンネルＭＯＳ（Metal  Oxide  Semiconductor）電界効果トランジスタである。
【００１０】
ＦＥＴ１５は、ゲート端子１５Ｇとドレイン端子１５Ｄとソース端子１５Ｓを備えている。ゲート端子１５Ｇは、電源ＩＣ１１に接続されている。ドレイン端子１５Ｄは、電源１４と接続されている。電源１４は、ドレイン端子１５Ｄに直流の電源電圧（２４Ｖ）を印加する。ソース端子１５Ｓは、電源ＩＣ１１に接続されている。電源ＩＣ１１は、ＦＥＴ１５のゲート端子１５Ｇとソース端子１５Ｓ間にゲート・ソース間電圧を印加する。
【００１１】
ＦＥＴ１５のゲート端子１５Ｇとソース端子１５Ｓ間に十分に高いゲート・ソース間電圧を印加する。するとＦＥＴ１５は、ドレイン端子１５Ｄとソース端子１５Ｓ間を導通させてオンする。ＦＥＴ１５がオンするゲート・ソース間電圧をオン電圧（例えば３〜５Ｖ）という。ＦＥＴ１５がオンしているときのドレイン端子１５Ｄとソース端子１５Ｓ間の抵抗（以降「ドレイン・ソース間抵抗」という）は低負荷である。この状態でＦＥＴ１５は、ドレイン端子１５Ｄとソース端子１５Ｓ間に電流が流れる。以降、ドレイン端子１５Ｄとソース端子１５Ｓ間を流れる電流を「ドレイン電流」という。
【００１２】
一方、ゲート・ソース間電圧がオン電圧より下がる（例えば１〜２Ｖ）と、ＦＥＴ１５はオンではなくなる。ただ、ゲート・ソース間電圧が０Ｖではないので、ＦＥＴ１５はオフしているわけでもない。以降この状態を「ハーフオン」という。ハーフオン状態では、ＦＥＴ１５のドレイン・ソース間抵抗が増加し高負荷となる。このような状態でＦＥＴ１５には、ドレイン端子１５Ｄとソース端子１５Ｓ間をドレイン電流が流れる。
【００１３】
図２は、ＦＥＴ１５のゲート・ソース間電圧（横軸）と、ドレイン・ソース間抵抗（縦軸）を表すグラフである。図２において、ゲート・ソース間電圧が低いほどドレイン・ソース間抵抗が高いことが分かる。また、ゲート・ソース間電圧が高くなると、ドレイン・ソース間抵抗は低い値で推移することが分かる。
【００１４】
図１の説明に戻る。ゲート・ソース間電圧が充分高い（例えば３〜５Ｖ）場合は、ＦＥＴ１５はオンし、かつドレイン・ソース間抵抗は低い。そのため、ドレイン電流は、ＦＥＴ１５のドレイン・ソース間抵抗の影響を受けて発熱することはない。ゲート・ソース間電圧がオン電圧より下がって例えば１〜２Ｖの場合は、ＦＥＴはハーフオン状態であるため、ドレイン・ソース間抵抗は高い。そのため、ドレイン電流が流れると、高いドレイン・ソース間抵抗の影響で、ＦＥＴ１５は発熱する。そして、そのままＦＥＴ１５がハーフオンの状態を続けると、ＦＥＴ１５は、発煙や発火する危険性がある。
【００１５】
ＦＥＴ１６は、ゲート端子１６Ｇとドレイン端子１６Ｄとソース端子１６Ｓを備えている。ゲート端子１６Ｇは、電源ＩＣ１１に接続されている。電源ＩＣ１１は、ゲート端子１６Ｇとソース端子１６Ｓ間にゲート・ソース間電圧を印加する。ドレイン端子１６Ｄは、ＦＥＴ１５のソース端子１５Ｓと、接点２６で接続されている。また、ドレイン端子１６Ｄは、電源ＩＣ１１と接続されている。ソース端子１６Ｓは、アース端子２０に接地されている。
【００１６】
ＦＥＴ１６のゲート端子１６Ｇとソース端子１６Ｓ間に十分に高いゲート・ソース間電圧を印加する。するとＦＥＴ１６は、ドレイン端子１６Ｄとソース端子１６Ｓ間を導通させてオンする。ＦＥＴ１６がオンする電圧もオン電圧（例えば３〜５Ｖ）という。ＦＥＴ１６がオンしているときのドレイン端子１６Ｄとソース端子１６Ｓ間の抵抗（以降「ドレイン・ソース間抵抗」という）は低負荷である。また、ＦＥＴ１６のドレイン端子１６Ｄとソース端子１６Ｓ間を流れる電流もドレイン電流という。ＦＥＴ１６におけるゲート・ソース間電圧とＦＥＴ１６のドレイン・ソース間抵抗とドレイン電流の関係は、ＦＥＴ１５と同様（図２の関係）であるので、説明を省略する。
【００１７】
また、電源装置１は、ブーストコンデンサ１７を備えている。ブーストコンデンサ１７は、一端が接点２５と接続され、かつ電源ＩＣ１１に接続されている。ブーストコンデンサ１７は、他端が接点２６に接続されている。また、ブーストコンデンサ１７の一端は、電源ＩＣ１１を介して、直接的または間接的にＦＥＴ１５のゲート端子１５Ｇと接続されている。そのため、ブーストコンデンサ１７がチャージされて接点２５の電圧が昇圧すると、ゲート・ソース間電圧が連動して高くなる。上記の「間接的に接続されている」とは、接点２５と接点２６間の電圧を高くすると、ゲート・ソース間電圧が連動して高くなるように接続されていることを意味する。また、上記の「間接的に接続されている」とは、接点２５と接点２６間の電圧を低くすると、ゲート・ソース間電圧が連動して低くなるように接続されていることである。
【００１８】
ブーストコンデンサ１７は、電源ＩＣ１１から電圧を印加されることで電荷（電気エネルギー）を蓄える。そして電荷が蓄えられた結果、ブーストコンデンサ１７の接点２５と接点２６との間に大きな電位差が生じる。このようにしてブーストコンデンサ１７間の電圧が高くなる。そして、ブーストコンデンサ１７の一端が、直接的または間接的にゲート端子１５Ｇと接続されていることから、ＦＥＴ１５のゲート・ソース間電圧は３〜５Ｖに引き上げられる。
【００１９】
次に、コンパレータ１２について説明する。コンパレータ１２は、被比較電圧（Ｖｂｓｔ）を印加する入力端子１２ａと、基準電圧（Ｖｒｅｆ）が印加される入力端子１２ｂと出力端子１２ｃを備えている。入力端子１２ａは接点２５と接続されている。入力端子１２ｂは、電源１４からのＶｉｎ端子１４ａと接続している。また、入力端子１２ｂは、ＦＥＴ１５のドレイン端子１５Ｄと接続している。コンパレータ１２の出力端子１２ｃは、ロジックＩＣ１３の一方の入力端子１３ａと接続している。コンパレータ１２の出力端子１２ｃは、ハイレベルまたはローレベルの出力Ｖｃｏｕｔを出力する。
【００２０】
電源ＩＣ１１は、コンパレータ１２の入力端子１２ａに、電源ＩＣ１１からブーストコンデンサ１７に印加するＶｂｓｔ電圧を印加する。また、電源１４は、商用電源（ＡＣ１００Ｖ）を入力して直流の電源電圧（２４Ｖ）を生成する。電源１４は、コンパレータ１２の入力端子１２ｂに、電源１４からＦＥＴ１５のドレイン端子１５Ｄに印加するＶｒｅｆ電圧を印加する。したがって、電源１４の電源電圧が基準電圧（Ｖｒｅｆ）となる。
【００２１】
コンパレータ１２（比較手段）は、入力端子１２ａへ印加されるＶｂｓｔ電圧と入力端子１２ｂへ印加されるＶｒｅｆ電圧に基づいて、異なる電圧Ｖｃｏｕｔを出力端子１２ｃから出力する。すなわち、コンパレータ１２は、Ｖｂｓｔ電圧と入力端子１２ｂへ印加されるＶｒｅｆ電圧とを比較する。比較した結果、Ｖｂｓｔ電圧がＶｒｅｆ電圧以上の場合は、出力端子１２ｃからハイレベルのＶｃｏｕｔを出力する。コンパレータ１２は、比較した結果、入力端子１２ａのＶｂｓｔ電圧が入力端子１２ｂのＶｒｅｆ電圧より低い場合は、出力端子１２ｃからローレベルのＶｃｏｕｔを出力する。
【００２２】
次に、ロジックＩＣ１３は、２つの入力端子１３ａと１３ｂを備えている。また、ロジックＩＣ１３は、出力端子１３ｃを備えている。ロジックＩＣ１３は、コンパレータ１２の出力Ｖｃｏｕｔを入力端子１３ａに入力する。また、ロジックＩＣ１３は、電源ＩＣ１１から出力されたパワーグッド信号を入力端子１３ｂ入力する。
【００２３】
パワーグッド信号は、電源装置１の電源が投入された直後から、電源ＩＣ１１から設定通りの電圧が出力されている場合に、周辺回路に送信される信号である。電源ＩＣ１１から送信されたパワーグッド信号は、ロジックＩＣ１３の入力端子１３ｂと制御部１００に入力される。
【００２４】
ロジックＩＣ１３は、入力端子１３ｂにパワーグッド信号が入力されている間、入力端子１３ａに入力された出力Ｖｃｏｕｔを出力端子１３ｃから出力する。ロジックＩＣ１３は、入力端子１３ｂにパワーグッド信号が入力されていないときは、入力端子１３ａに入力された出力Ｖｃｏｕｔを出力端子１３ｃから出力しない。
【００２５】
また、電源装置１は、コイル１８を備えている。コイル１８は、一端を接点２６に接続している。コイル１８の他端は電源装置１の出力端子２７である。コイル１８は、接点２６の電圧を平均化して出力端子２７から直流電圧Ｖｏｕｔを出力する。
【００２６】
また、電源装置１は、コンデンサ１９を備えている。コンデンサ１９は、一端を出力端子２７に接続している。コンデンサ１９は、他端をアース端子２０に接地している。コンデンサ１９は、電圧を平均化して出力端子２７から直流電圧Ｖｏｕｔを出力する。
【００２７】
電源ＩＣ１１は、ＦＥＴ１５とＦＥＴ１６のゲート・ソース間電圧を制御して、ＦＥＴ１５とＦＥＴ１６を交互にオン・オフする。ＦＥＴ１５がオンしてＦＥＴ１６がオフした場合、ＦＥＴ１５には、ドレイン・ソース間抵抗が低負荷でドレイン電流が流れる。この場合、接点２６の電位は、ドレイン端子１５Ｄとソース端子１５Ｓ間で多少の電圧降下があるものの、ほぼ２４Ｖである。
【００２８】
一方、ＦＥＴ１６がオンしてＦＥＴ１５がオフした場合、ＦＥＴ１６には、ドレイン・ソース間抵抗が低負荷でドレイン電流が流れる。この場合、接点２６の電圧は、ＦＥＴ１６がオンするためほぼグランドレベル（０Ｖ）となる。ＦＥＴ１５とＦＥＴ１６が交互にオン・オフする毎に、接点２６の電圧は２４Ｖと０Ｖを繰り返す。この電圧の変化をコイル１８とコンデンサ１９が平均化するため、出力端子２７からは直流電圧（Ｖｏｕｔ（約１２Ｖ）が出力される。なお、出力端子２７から出力される直流電圧は、ＦＥＴ１５、ＦＥＴ１６のデューティ比を変更することで任意の電圧に設定することができる。
【００２９】
このような電源装置において、ＦＥＴ１５をオンさせる場合は、電源ＩＣ１１は、接点２５の電位を昇圧する。すると、ブーストコンデンサ１７に電荷がチャージされ、接点２５と接点２６間電圧が高くなる。接点２５と接点２６間電圧が高くなることに連動して、ＦＥＴ１５のゲート・ソース間電圧が高くなる。高くなったゲート・ソース間電圧は３〜５Ｖ（オン電圧）である。この場合、ＦＥＴ１５は、ドレイン端子１５Ｄとソース端子１５Ｓ間のドレイン・ソース間抵抗が低負荷の状態でオンする。するとドレイン電流が、電源１４から接点２６に向けて低負荷で流れる。そのため、ＦＥＴ１５は発熱することはない。
【００３０】
また、ＦＥＴ１５をオフする場合は、電源ＩＣ１１は、接点２５の電圧を降圧する。すると、連動してＦＥＴ１５のゲート・ソース間電圧が下がる。ゲート・ソース間電圧が下がる（例えば０Ｖ）とＦＥＴ１５はオフする。
【００３１】
一方、ブーストコンデンサが実装されていない場合や、接触不良や故障等の理由でブーストコンデンサが実装不良となった場合は、電源ＩＣ１１が接点２５を昇圧できない。そのため、ＦＥＴ１５のゲート・ソース間電圧は、３〜５Ｖより低い。例えば、ゲート・ソース間電圧は１〜２Ｖである。そのため、ＦＥＴ１５はハーフオン状態である。
【００３２】
この場合、ＦＥＴ１５は、ドレイン端子１５Ｄとソース端子１５Ｓ間のドレイン・ソース間抵抗が高負荷の状態となる。するとドレイン電流が、電源１４から接点２６に向行けてドレイン・ソース間抵抗が高負荷の状態で流れる。そのため、ＦＥＴ１５は過剰に発熱することがある。この状態が継続されると、ＦＥＴ１５は発煙・発火する恐れがある。
【００３３】
そのため、実施形態では、ＦＥＴ１５が過剰に発熱して発煙・発火する恐れがある場合は、制御部１００が電源１４からＦＥＴ１５への電圧印加を停止する。
【００３４】
以降、ＦＥＴ１５への電圧印加を停止する制御部１００の構成について説明する。制御部１００は、マイクロコンピュータで構成されている。制御部１００は、少なくともＣＰＵ（Central  Processing  Unit）１０１、ＲＯＭ（Read  Only  Memory）１０２、ＲＡＭ（Random  Access  Memory）１０３、メモリ部１０４、タイマー１０５を備えている。
【００３５】
ＣＰＵ１０１は制御主体となる。ＲＯＭ１０２は各種プログラムを記憶する。ＲＡＭ１０３は各種データを展開する。ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、メモリ部１０４は、互いにデータバス（図示せず）を介して接続されている。ＣＰＵ１０１とＲＯＭ１０２とＲＡＭ１０３が、制御部１００を構成する。ＣＰＵ１０１がＲＯＭ１０２やメモリ部１０４に記憶されＲＡＭ１０３に展開された制御プログラムに従って動作することにより、制御部１００は後述する制御処理を実行する。
【００３６】
メモリ部１０４は、電源を切っても記憶情報が保持されるＨＤＤ（Hard  Disc  Drive）やフラッシュメモリ等の不揮発性メモリで構成される。メモリ部１０４は、制御プログラムを含むプログラム等を記憶する。
【００３７】
タイマー１０５は、例えば、クロック周波数をカウントすることで計時（カウントアップまたはカウントダウン）する。制御部１００は、タイマー１０５の計時に基づいて、所定時間を経過したか否かを判断する。なお、タイマー１０５は、所定時間を計時した場合に出力するものであってもよい。この場合、制御部１００は、タイマー１０５の出力によって所定時間を経過したことを判断する。
【００３８】
次に、コンパレータ１２への入力と出力、ロジックＩＣ１３の出力、パワーグッド信号およびタイマー１０５の出力について、図３のタイミングチャートを用いて説明する。
【００３９】
図３において、仮想の点線Ａの左側は、ブーストコンデンサ１７が実装されている場合の各波形である。仮想の点線Ａの右側は、故障する等でブーストコンデンサ１７が実装されなくなった場合の各波形である。
【００４０】
点線Ａの左側は、ブーストコンデンサ１７が実装されている場合のタイミングチャートである。コンパレータ１２の入力端子１２ａに印加される電圧Ｖｂｓｔが、入力端子１２ｂに印加される電圧Ｖｒｅｆ以上である。Ｖｂｓｔ３１は、コンパレータ１２の入力端子１２ａに印加される、接点２５における電圧である。Ｖｒｅｆ３２は、入力端子１２ｂへ印加される、電源１４のＶｉｎ端子１４ａの電圧である。電源ＩＣ１１は、所定時間接点２５を昇圧する。昇圧すると、Ｖｂｓｔ３１はローレベルからハイレベルに切り替わる立ち上がり波形３１ａを形成する。すると、Ｖｂｓｔ３１はＶｒｅｆ３２以上の電圧となる。すると、ＦＥＴ１５がオンする。また、電源ＩＣ１１が接点２５への電圧の印加を停止すると、Ｖｂｓｔ３１はハイレベルからローレベルに切り替わる立ち下り波形３１ｂを形成する。すると、Ｖｂｓｔ３１はローレベルの電圧となり、ＦＥＴ１５はオフする。
【００４１】
一方、点線Ａのタイミングでブーストコンデンサ１７が破壊した等の理由で実装不良となり、点線Ａの右側は、ブーストコンデンサ１７が実質的に実装されていない。そのため、電源ＩＣが接点２５を昇圧してもブーストコンデンサ１７間の電圧が上昇しない。このような状態では、Ｖｂｓｔ３１はローレベルからハイレベルに切り替わろうとして、立ち上がり波形３１ａを形成しても、Ｖｒｅｆ３２より低い状態となる。
【００４２】
コンパレータ１２の出力Ｖｃｏｕｔ３３は、点線Ａより左側の場合、Ｖｂｓｔ３１がＶｒｅｆ３２以上となっている場合にハイレベルとなる。詳細には、コンパレータ１２の出力Ｖｃｏｕｔ３３は、Ｖｂｓｔ３１がＶｒｅｆ３２以上になった場合、立ち上がり波形３１ａのタイミングで立ち上がり波形３３ａを形成する。また、コンパレータ１２の出力Ｖｃｏｕｔ３３は、Ｖｂｓｔ３１がＶｒｅｆ３２より低くなった場合、立下がり波形３１ｂのタイミングで立ち下がり波形３３ｂを形成する。
【００４３】
一方、点線Ａより右側の場合、コンパレータ１２の出力Ｖｃｏｕｔ３３は、ローレベルのままである。
【００４４】
パワーグッド信号３４は、ロジックＩＣ１３の入力端子１３ｂと制御部１００に入力される信号である。パワーグッド信号３４は、出力Ｖｏｕｔが安定したタイミングで立ち上がり波形３４ａを形成する。
【００４５】
Ｖｌｏｕｔ３５は、ロジックＩＣ１３の出力端子１３ｃからの出力である。ロジックＩＣ１３は、パワーグッド信号３４がローレベルからハイレベルに立上っている間、入力端子１３ａに入力された出力Ｖｃｏｕｔ３３を出力Ｖｌｏｕｔ３５として出力する。点線Ａより左側の場合、出力Ｖｌｏｕｔ３５は、出力Ｖｃｏｕｔ３３の立ち上がり波形３３ａのタイミングで立ち上がり波形３５ａを形成しハイレベルとなる。また、Ｖｌｏｕｔ３５は、Ｖｃｏｕｔ３３の立下がり波形３３ｂのタイミングで立下がり波形３５ｂを形成しローレベルとなる。また、点線Ａより右側の場合、Ｖｌｏｕｔ３５は、ローレベルのままである。
【００４６】
タイマー１０５は、波形３６に示すように、パワーグッド信号３４の立ち上がり波形３４ａのタイミング３６ａで起動され、カウント（すなわち計時）を開始する。タイマー１０５は、点線Ａより左側の場合、Ｖｌｏｕｔ３５の立ち上がり波形３５ａのタイミング３６ｂでリセットされ再度起動される。タイマー１０５は起動のタイミングでカウント（すなわち計時）を開始し、リセットのタイミングでカウント（すなわち計時）を０に戻す。
【００４７】
また、タイマー１０５は、点線Ａより右側の場合、Ｖｌｏｕｔ３５がローレベルのままであるため、リセットされず、カウントアップを続ける。そしてタイマー１０５が閾値となるカウント値ＴＳをカウントしたタイミング３６ｃにおいて、タイマー１０５は所定時間Ｔを計時する。このタイミング３６ｃにおいて、電源１４からドレイン端子１５Ｄへの電圧印加が停止するため、Ｖｒｅｆ３２はローレベルになる。
【００４８】
次に、図４と図５を用いて、電源装置１の制御処理について説明する。図４は、電源装置１の機能構成を示す機能ブロック図である。制御部１００は、ＲＯＭ１０２やメモリ部１０４に記憶された制御プログラムを含む各種プログラムに従って機能する。制御部１００は、判断手段１１１、停止手段１１２、リセット手段１１３として機能する。
【００４９】
判断手段１１１は、比較手段であるコンパレータ１２の比較結果に基づいて、ゲート・ソース間電圧が所定時間継続してＦＥＴのオン電圧より低いことを判断する機能を有する。
【００５０】
停止手段１１２は、ゲート・ソース間電圧が所定時間継続してオン電圧より低いことを判断した場合は、ＦＥＴをオフする機能を有する。
【００５１】
リセット手段１１３は、判断手段がタイマー１０５が所定時間を計時する前にゲート・ソース間電圧が所定電圧以上となったと判断した場合に、タイマー１０５をリセットする機能を有する。
【００５２】
次に、図５のフローチャートを用いて、電源装置１の制御処理の流れを説明する。制御部１００は、電源ＩＣ１１からパワーグッド信号を入力したか否かを判断する（Ｓ１１）。パワーグッド信号を入力したと判断した場合は（Ｓ１１のＹｅｓ）、制御部１００は、タイマー１０５を起動する（Ｓ１２）。パワーグッド信号を入力していないと判断した場合は（Ｓ１１のＮｏ）、制御部１００は、ステップＳ１１に戻る。
【００５３】
タイマー１０５を起動した制御部１００は、次にロジックＩＣ１３の出力Ｖｌｏｕｔがローレベルからハイレベルに変化したか否かを判断する（Ｓ１３）。変化したと判断した場合は（Ｓ１３のＹｅｓ）、制御部１００（リセット手段１１３）は、Ｓ１２で起動したタイマー１０５をリセットして再起動する（Ｓ１４）。一方、変化していないと判断した場合は（Ｓ１３のＮｏ）、制御部１００（判断手段１１１）は、タイマー１０５が所定時間Ｔを計時したか否かを判断する（Ｓ１５）。所定時間Ｔは、ＦＥＴ１５が発熱しても発煙・発火に至らない時間として定める。所定時間Ｔを経過したと判断した場合は（Ｓ１５のＹｅｓ）、制御部１００（停止手段１１２）は、ＦＥＴ１５をオフするための信号を電源ＩＣ１１に出力する。具体的には、制御部１００は、電源ＩＣ１１に対して、電源ＩＣ１１を停止させるイネーブル信号を出力する（Ｓ１６）。このイネーブル信号を受信した電源ＩＣ１１は停止する。すると、ＦＥＴ１５のゲート・ソース間電圧が低下しＦＥＴ１５はオフする。なお、所定時間Ｔを経過していないと判断した場合は（Ｓ１５のＮｏ）、制御部１００は、Ｓ１３に戻る。
【００５４】
このような実施形態によれば、タイマー１０５がリセットされずに所定時間Ｔを経過した場合、制御部１００は、電源ＩＣ１１を停止させて、ＦＥＴ１５をオフする。そのため、ＦＥＴ１５は過剰に発熱しない。したがって、ＦＥＴ１５の発煙・発火を防止することができる。
【００５５】
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１１      電源ＩＣ
１２      コンパレータ
１３      ロジックＩＣ
１４      電源
１５      ＦＥＴ（ハイサイドＦＥＴ）
１６      ＦＥＴ（ローサイドＦＥＴ）
１７      ブーストコンデンサ
１００      制御部
１０５      タイマー
１１１      判断手段
１１２      停止手段
１１３      リセット手段
【先行技術文献】
【特許文献】
【００５７】
【特許文献１】特開２００９−２６０６５９号公報
【図１】
2016077108.tif 000003
【図２】
2016077108.tif 000004
【図３】
2016077108.tif 000005
【図４】
2016077108.tif 000006
【図５】
2016077108.tif 000007