(57)【要約】【課題】出力ドライバを大きくする必要もなく、かつ、出力ドライバのゲートの制御をする回路も不要としたＥＳＤ保護回路を提供すること。【解決手段】ＥＳＤサージを印加する端子１５０と、端子１５０と第１の電源端子１４０との間に設けられた第１のトランジスタ１１１と、端子１５０と第２の電源端子１３０との間に設けられた第２のトランジスタ１１２と、端子１５０と第１の電源端子１４０との間に設けられた第３のトランジスタ１２１と、第２のトランジスタ１１２のハイサイド端子と第３のトランジスタ１２１の制御端子との間に設けられたトリガ回路２００とを備えている。トリガ回路２００は、容量素子１２３及び抵抗素子１２２を備え、容量素子１２３及び抵抗素子１２２の接続点Ｐの電位に基づいて第３のトランジスタ１２１を制御する。【選択図】図４
2016058423.tif 000002
【特許請求の範囲】
【請求項１】
ＥＳＤサージを印加する端子と、
該端子と第１の電源端子との間に設けられた第１のトランジスタと、
前記端子と第２の電源端子との間に設けられた第２のトランジスタと、
前記端子と前記第１の電源端子との間に設けられた第３のトランジスタと、
前記第２のトランジスタのハイサイド端子と前記第３のトランジスタの制御端子との間に設けられたトリガ回路と、
を備えていることを特徴とするＥＳＤ保護回路。
【請求項２】
前記トリガ回路は、容量素子及び抵抗素子を備え、前記容量素子及び前記抵抗素子の接続点の電位に基づいて前記第３のトランジスタを制御することを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記容量素子の容量値は、前記第３のトランジスタのカップリング容量よりも大きいことを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記トリガ回路は、ダイオード素子及び抵抗素子を備え、前記ダイオード素子及び前記抵抗素子の接続点の電位に基づいて前記第３のトランジスタを制御することを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記ダイオード素子の容量値は、前記第３のトランジスタのカップリング容量よりも大きいことを特徴とする請求項４に記載のＥＳＤ保護回路。
【請求項６】
前記トリガ回路は、少なくとも１以上のバッファを介して、前記第３のトランジスタを制御することを特徴とする請求項２乃至５のいずれかに記載のＥＳＤ保護回路。
【請求項７】
前記第１の第１のトランジスタ乃至前記第３のトランジスタのいずれもが、ＭＯＳトランジスタであることを特徴とする請求項１乃至６のいずれかに記載のＥＳＤ保護回路。
【請求項８】
前記第３のトランジスタが、バイポーラトランジスタであることを特徴とする請求項１乃至６のいずれかに記載のＥＳＤ保護回路。
【請求項９】
前記第１乃至第３の第１のトランジスタが、いずれもバイポーラトランジスタであることを特徴とする請求項１乃至６のいずれかに記載のＥＳＤ保護回路。
【請求項１０】
前記第１及び第２の第１のトランジスタが、いずれもバイポーラトランジスタであることを特徴とする請求項１乃至６のいずれかに記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護回路に関し、より詳細には、出力ドライバを大きくする必要もなく、かつ、出力ドライバのゲートの制御をする回路も不要としたＥＳＤ保護回路に関する。
【背景技術】
【０００２】
一般に、ＩＣなどの半導体デバイスやＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などの半導体集積回路では、静電気放電（ＥＳＤ；Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）が原因で外部接続端子に瞬時的な高電圧パルスを印加した場合、内部回路が破壊されることを防ぐために、外部にむき出しとなっている回路の各端子にＥＳＤ保護回路が設けられている。
【０００３】
この種のＥＳＤ保護回路として、入出力保護素子としてダイオード、ＭＯＳトランジスタ、バイポーラトランジスタＢＪＴ、保護抵抗等が用いられている。また回路用途によって、内部回路自身に備えているＢＪＴやＭＯＳトランジスタが自己保護できるように設計することもある。電源間保護回路として、一般的にＢＪＴやＭＯＳトランジスタが用いられる。回路規模が大きくなることに連れて端子数や電源系統の数が増えることがある。その結果、保護回路と非保護回路との距離が増えて各々の回路部分を結ぶ電源バス配線が長くなってしまう。配線が長いと配線抵抗が増加するので保護回路と非保護回路の位置関係がデバイスのＥＳＤ耐性に重要になる。場合によって電流の流れを妨げる配線抵抗が原因で保護回路の応答が遅くなることもある。
【０００４】
この問題を解決するためには、抵抗素子Ｒと容量素子Ｃ、あるいは容量素子Ｃの代わりにダイオードまたはＭＯＳゲート容量等の容量体を用いて保護用のＢＪＴまたはＭＯＳトランジスタのターンを早める、アクティブトリガードＭＯＳと呼ばれるＥＳＤ保護回路が一般的に用いられる。しかしながら、このようなアクティブトリガードＭＯＳ型のＥＳＤ保護回路は、電源間以外の回路部分では、回路の通常動作に影響を及ぼす懸念があるため、電源間保護回路のトリガ以外の保護回路で安易に設けることはできない。
具体的に、出力段（ドライバまたはプリドライバ）のような通常使用で電位が常に変化している回路、特に高周波回路や大振幅回路では、出力端子にトリガード保護回路を接続すると、保護回路自身が予期しないタイミングで動作してしまう恐れがあり通常の回路動作を邪魔する。
【０００５】
図１は、従来のＥＳＤ保護回路を説明するための回路構成図である。図１に示したＥＳＤ保護回路は、出力段１０を備えている。この出力段１０の各トランジスタ１１，１２のゲート端子は、図示しない内部回路に接続されている。図１に示すＥＳＤ保護回路では、第２の電源４０（例えば、接地電位ＶＳＳ）を基準に、端子５０に正のＥＳＤサージを印加したとき、Ｎ型トランジスタ１１（出力ドライバ）におけるＥＳＤストレスが大きい。このＮ型トランジスタ１１を大きくしてＥＳＤ耐性を強くする方法もあるが、回路面積が大きくなり、シリコンコストが犠牲になる。
また、Ｐ型トランジスタ１２の寄生ダイオードから第１の電源３０及び第２の電源４０の間の保護回路３４を介しての経路によってＥＳＤサージを逃がす保護方法もあるが、その効果は、出力段１０と保護回路３４との距離に大きく依存する。出力段１０に対して保護回路３４が遠くにあると、効果が低くなってしまうという問題がある。
【０００６】
図２は、従来の他のＥＳＤ保護回路を説明するための回路構成図である。図２に示すように、Ｎ型トランジスタ１１を保護トランジスタ２１で保護する方法がある。しかし、この場合、Ｎ型トランジスタ１１のゲート端子の方が保護トランジスタ２１のゲート端子より、低いインピーダンスで第２の電源４０に接続しなければ効果は得られない。なお、図中符号２２は抵抗を示している。
【０００７】
図３は、従来のさらに他のＥＳＤ保護回路を説明するための回路構成図である。図３に示すように、例えば、特許文献１乃至３に記載されているように、ＥＳＤ検知回路１３によりＮ型トランジスタ１１自身のゲートを制御し、ＥＳＤサージが来た時に、Ｎ型トランジスタ１１を強制的にＯＦＦさせ、このＮ型トランジスタ１１に電流が流れないようにすることで、Ｎ型トランジスタ１１を保護する方法がある。
しかし、Ｎ型トランジスタ１１を完全にＯＦＦすることは困難であり、図２に示したような保護回路３４が必要となる。特に、Ｎ型トランジスタ１１のトランジスタサイズが小さいときに、Ｎ型トランジスタ１１が壊れる前に保護回路３４の経路でＥＳＤサージを逃すことになるが、その効果は、上述したように、保護回路３４との距離に依存する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−４９３４５号公報
【特許文献２】特表２００３−５１０８２７号公報
【特許文献３】特開平６−１７７３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、従来のＥＳＤ保護回路としては、図１乃至図３において説明したように、十分な保護機能を有していないというのが現状である。
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、出力ドライバを大きくする必要もなく、かつ、出力ドライバのゲートの制御をする回路も不要としたＥＳＤ保護回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ＥＳＤサージを印加する端子（１５０）と、該端子（１５０）と第１の電源端子（１４０）との間に設けられた第１のトランジスタ（１１１）と、前記端子（１５０）と第２の電源端子（１３０）との間に設けられた第２のトランジスタ（１１２）と、前記端子（１５０）と前記第１の電源端子（１４０）との間に設けられた第３のトランジスタ（１２１）と、前記第２のトランジスタ（１１２）のハイサイド端子と前記第３のトランジスタ（１２１）の制御端子との間に設けられたトリガ回路（２００，２００ａ，２００ｂ，２００ｃ）と、を備えていることを特徴とするＥＳＤ保護回路である。（図４；実施例１）
【００１１】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記トリガ回路（２００）は、容量素子（１２３）及び抵抗素子（１２２）を備え、前記容量素子（１２３）及び前記抵抗素子（１２２）の接続点（Ｐ）の電位に基づいて前記第３のトランジスタ（１２１）を制御することを特徴とする。
また、請求項３に記載の発明は、請求項１に記載の発明において、前記容量素子（１２３）の容量値は、前記第３のトランジスタ（１２１）のカップリング容量よりも大きいことを特徴とする。
【００１２】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記トリガ回路（２００ａ）は、ダイオード素子（２２３）及び抵抗素子（１２２）を備え、前記ダイオード素子（２２３）及び前記抵抗素子（１２２）の接続点Ｐａの電位に基づいて前記第３のトランジスタ（１２１）を制御することを特徴とする。（図５（ａ））
また、請求項５に記載の発明は、請求項４に記載の発明において、前記ダイオード素子（２２３）の容量値は、前記第３のトランジスタ（１２１）のカップリング容量よりも大きいことを特徴とする。
【００１３】
また、請求項６に記載の発明は、請求項２乃至５のいずれかに記載の発明において、前記トリガ回路（２００ｂ，２００ｃ）は、少なくとも１以上のバッファ（２０１，２０２）を介して、前記第３のトランジスタ（１２１）を制御することを特徴とする。（図５（ｂ），（ｃ））
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記第１の第１のトランジスタ（１１１）乃至前記第３のトランジスタ（１２１）のいずれもが、ＭＯＳトランジスタであることを特徴とする。（図４；実施例１）
【００１４】
また、請求項８に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記第３のトランジスタ（１２１）が、バイポーラトランジスタ（２２１）であることを特徴とする。（図６；実施例２）
また、請求項９に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記第１乃至第３の第１のトランジスタ（１１１，１１２，１２１）が、いずれもバイポーラトランジスタ（２１１，２１２，２２１）であることを特徴とする。（図７；実施例３）
また、請求項１０に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記第１及び第２の第１のトランジスタ（１１１，１１２）が、いずれもバイポーラトランジスタ（２１１，２１２）であることを特徴とする。（図８；実施例４）
【発明の効果】
【００１５】
本発明によれば、出力ドライバを大きくする必要もなく、かつ、出力ドライバのゲートの制御をする回路も不要としたＥＳＤ保護回路を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】従来のＥＳＤ保護回路を説明するための回路構成図である。
【図２】従来の他のＥＳＤ保護回路を説明するための回路構成図である。
【図３】従来のさらに他のＥＳＤ保護回路を説明するための回路構成図である。
【図４】本発明に係るＥＳＤ保護回路の実施例１を説明するための回路構成図である。
【図５】（ａ）乃至（ｃ）は、図１におけるトリガ回路の種々の形態を説明するための回路構成図である。
【図６】本発明に係るＥＳＤ保護回路の実施例２を説明するための回路構成図である。
【図７】本発明に係るＥＳＤ保護回路の実施例３を説明するための回路構成図である。
【図８】本発明に係るＥＳＤ保護回路の実施例４を説明するための回路構成図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の各実施例について説明する。  
【実施例１】
【００１８】
図４は、本発明に係るＥＳＤ保護回路の実施例１を説明するための回路構成図である。図中符号１１０は出力段、１１１はＮ型トランジスタ（出力ドライバ／第１のトランジスタ）、１１２はＰ型トランジスタ（第２のトランジスタ）、１２０は保護回路、１２１は保護トランジスタ（第３のトランジスタ）、１２２はトリガ抵抗（抵抗素子）、１２３はトリガ容量（容量素子）、１３０は第１の電源、１４０は第２の電源、１５０は端子を示している。
【００１９】
本実施例１のＥＳＤ保護回路は、出力ドライバを大きくする必要もなく、かつ、出力ドライバのゲートの制御をする回路も不要としたＥＳＤ保護回路である。このＥＳＤ保護回路は、ＥＳＤサージを印加する端子１５０と、この端子１５０と第１の電源端子１４０との間に設けられた第１のトランジスタ１１１と、端子１５０と第２の電源端子１３０との間に設けられた第２のトランジスタ１１２と、端子１５０と第１の電源端子１４０との間に設けられた第３のトランジスタ１２１と、第２のトランジスタ１１２のハイサイド端子と第３のトランジスタ１２１の制御端子との間に設けられたトリガ回路２００とを備えている。
【００２０】
また、トリガ回路２００は、容量素子１２３及び抵抗素子１２２を備え、容量素子１２３及び抵抗素子１２２の接続点（ノード）Ｐの電位に基づいて第３のトランジスタ１２１を制御するように構成されている。
また、容量素子１２３の容量値は、第３のトランジスタ１２１のカップリング容量よりも大きい。また、第１乃至第３の第１のトランジスタ１１１，１１２，１２１のいずれもが、ＭＯＳトランジスタであることが好ましい。
【００２１】
このような構成により、上述したような従来の課題を解決し、保護回路１２０を施した回路が効果的である。また、出力ドライバのサイズを大きくする必要もなく、かつ、従来のような出力ドライバのゲートの制御をする回路も不要となる。
保護回路１２０は、保護素子であるＮ型トランジスタ１２１と、トリガ抵抗１２２及び十分大きなカップリング容量（トリガ容量）１２３によって構成されている。トリガ抵抗１２２とトリガ容量１２３は、トリガ回路２００を構成している。Ｎ型トランジスタ１２１のドレイン端子は、端子１５０に接続され、ソース端子は、第２の電源１４０に接続されている。また、Ｎ型トランジスタ１２１のゲート端子は、トリガ抵抗１２２の片方の端子とトリガ容量１２３の片方の端子に接続されている。トリガ抵抗１２２のもう一方の端子は、Ｎ型トランジスタ１１１のソース端子（ローサイド端子）に接続され、トリガ容量１２３のもう一方の端子は、Ｐ型トランジスタ１１２のソース端子（ハイサイド端子）に接続されている。すなわち、トリガ回路２００は、第１の電源１３０（又は第２の電源１４０）に接続され、Ｎ型トランジスタ１２１のゲート端子に接続されている。
【００２２】
次に、図４を用いて、本発明のＥＳＤ保護回路の動作について説明をする。  
第２の電源１４０（例えば、ＶＳＳ）を基準に、正のＥＳＤサージを端子１５０に印加した場合、Ｐ型トランジスタ１１２のドレイン端子にその電圧が伝わる。ここで、Ｐ型トランジスタ１１２の寄生ダイオードは、端子１５０に対して、順方向に接続しているため、低いポテンシャルバリアで電圧が、Ｐ型トランジスタ１１２のソース端子（又はハイサイド端子）に伝搬することになる。
【００２３】
そのため、Ｐ型トランジスタ１１２のソース端子（又はハイサイド端子）の電位が瞬時に持ち上がり、トリガ容量１２３が充電される。トリガ容量１２３の電位があがった瞬間、Ｎ型トランジスタ１２１のゲート電位を持ちあげるので、Ｎ型トランジスタ１２１がＯＮ状態になる。
このように、Ｎ型トランジスタ１２１のＯＮ状態が早く起きることによって、Ｎ型トランジスタ１２１の寄生バイポーラのトリガー（ターンＯＮ）が速くなる。この「トリガ回路」によって、Ｎ型トランジスタ１１１のゲート端子が不定の状態でもＮ型トランジスタ１２１が必ず先にオンすることにより、端子１５０からのＥＳＤサージを、Ｎ型トランジスタ１２１を介して逃がすことができ、Ｎ型トランジスタ１１１がＥＳＤ破壊から保護できる。
【００２４】
ここでトリガ抵抗１２２は、ＥＳＤサージが来ている間は、Ｎ型トランジスタ１２１がＯＮしているように、任意の時定数を決めるための素子である（言い換えると、トリガ容量１２３を施すことによって、通常時の回路動作のみを考慮してトリガ抵抗１２２の大きさが自由に選択できる）。また、Ｎ型トランジスタ１２１のゲート端子は、トリガ容量１２３によって固定されているため、ＥＳＤサージが来ていない通常動作には、ＯＮしないので、通常動作には影響を与えない。
【００２５】
ここで、カップリング容量１２３を十分大きくすることが好ましい。なぜならば、本来、Ｎ型トランジスタ１２１自身は、ドレイン・ゲートカップリング容量（ドレイン・ソースカップリング容量）が存在しており、そのカップリング容量を越えると、Ｎ型トランジスタ１２１のターンオンをより早めることができる。以下にその理由について説明する。
【００２６】
Ｎ型トランジスタ１２１のゲート電圧は、
（Ｃｇｄ＋Ｃ）／（Ｃｇｓ＋Ｃｇｄ＋Ｃ）
に示すように、容量における分圧によって決まる。
ここで、Ｃｇｄはゲート・ドレインカップリング容量、Ｃｇｓはゲート・ソースカップリング、Ｃはトリガ容量１２３の容量である。
容量Ｃが小さいと上の関係式は、Ｃｇｄ／（Ｃｇｓ＋Ｃｇｄ）とになる。ＣｇｓとＣｇｄは等しいので、ゲート電圧が中間ノードとなってしまい、Ｎ型トランジスタ１２１がターンオンしにくい。
【００２７】
一方、容量Ｃが十分大きければ、Ｃｇｄの影響を無視することができる、すなわち、上の関係式が、Ｃ／（Ｃｇｓ＋Ｃ）に簡素化できる。Ｃｇｓは、ゲート・ソースカップリング容量であるが、これは単純にゲート対バルクの容量に相当する。上式は、分母が大きくなればなるほど、ゲート電圧の値が小さくなるので、Ｃが大きい値であれば、Ｖｇが高くなる。よって、Ｎ型トランジスタ１２１のターンオンを早めることができる。
【００２８】
図５（ａ）乃至（ｃ）は、図１におけるトリガ回路の種々の形態を説明するための回路構成図で、図５（ａ）は他のトリガ回路２００ａ、図５（ｂ）はさらに他のトリガ回路２００ｂ、図５（ｃ）はさらに他のトリガ回路２００ｃを示している。なお、左側に示したトリガ回路２００は、図４に示したトリガ回路で、上述したように、トリガ容量１２３とトリガ抵抗１２２とで構成されている。
【００２９】
図５（ａ）において、トリガ回路２００ａは、ダイオード素子２２３及び抵抗素子１２２を備え、ダイオード素子２２３及び抵抗素子１２２の接続点Ｐａの電位に基づいて第３のトランジスタ１２１を制御するように構成されている。この場合、ダイオード素子２２３の容量値は、第３のトランジスタ１２１のカップリング容量よりも大きい。
つまり、図５（ａ）に示すトリガ回路２００ａは、トリガ回路２００におけるトリガ容量１２３の代わりに逆方向のダイオード２２３を用いた例を示している。また、トリガ抵抗１２２は、どの抵抗体（ＰＯＬＹ抵抗、拡散抵抗、ＷＥＬＬ抵抗）でも良い。
【００３０】
図５（ｂ），（ｃ）に示すトリガ回路２００ｂ，２００ｃは、少なくとも１以上のバッファ２０１，２０２を介して、第３のトランジスタ１２１を制御するように構成されている。
つまり、図５（ｂ），（ｃ）は、さらに他のトリガ回路２００ｂ，２００ｃで、保護トランジスタ１２１のオン期間（時定数）を延ばすための処置として、ノードＰｂ，Ｐｃと保護トランジスタ１２１のゲート端子の間にバッファ（インバータ）２０１，２０２を繋いでもよい。
なお、バッファ（インバータ）の数が奇数個の場合、動作の極性が反転するため、トリガ容量１２３及びトリガ抵抗１２２の繋ぎ先を逆になる。つまり、トリガ抵抗１２２の片方の端子を第１の電源１３０に繋ぎ、トリガ容量１２３の片方の端子を第２の電源１４０に繋ぐ。
【００３１】
図５（ｃ）を用いて、この動作について説明する。
第２の電源１４０（例えば、ＶＳＳ）を基準に、正のＥＳＤサージを端子１５０に印加した場合、Ｐ型トランジスタ１１２のドレイン端子にその電圧が伝わる。ここで、Ｐ型トランジスタ１１２の寄生ダイオードは、端子１５０に対して、順方向に接続しているため、低いポテンシャルバリアで電圧が、第１の電源１３０に伝搬することになる。そのため、第１の電源１３０及びノードＰｃの電位が瞬時に持ち上がり、トリガ容量１２３が充電される。このトリガ容量１２３の端子の電位が下がった瞬間、ノードＰｃの電位がＬになり、バッファ２０１の出力がＨとなり、Ｎ型トランジスタ１２１のゲート電位があがるので、Ｎ型トランジスタ１２１がＯＮ状態になる。この例でも同様に、端子１５０からのＥＳＤサージを、Ｎ型トランジスタ１２１を介して逃がすことができ、Ｎ型トランジスタ１１１が破壊されるのを保護することができる。
【実施例２】
【００３２】
図６は、本発明に係るＥＳＤ保護回路の実施例２を説明するための回路構成図である。図４における第３のトランジスタ１２１は、バイポーラトランジスタ２２１とした例を示している。
【実施例３】
【００３３】
図７は、本発明に係るＥＳＤ保護回路の実施例３を説明するための回路構成図である。第１乃至第３の第１のトランジスタ１１１，１１２，１２１が、いずれもバイポーラトランジスタ２１１，２１２，２２１である例を示している。
【実施例４】
【００３４】
図８は、本発明に係るＥＳＤ保護回路の実施例４を説明するための回路構成図である。第１及び第２の第１のトランジスタ１１１，１１２が、いずれもバイポーラトランジスタ２１１，２１２である例を示している。
なお、その他の例として、Ｐ型トランジスタ及びＮ型トランジスタからなる出力段１０に代えて、ＯＰＥＮドレイン回路（Ｐ型トランジスタがない場合）としてもよい。この場合、プルアップダイオードを設けることによって、Ｎ型トランジスタ１２１の寄生バイポーラの代わりとなり、図４の動作が実現できる。出力スイングの高いＯＰＥＮドレイン回路では、プルアップダイオードの段数を増やすことで、多少の遅れが発生するが、同じ効果が得られる。
本発明は、出力ドライバが大きくできない（自己保護ができない或いは、大きな出力電流を流さない）半導体回路に特に有用である。
【符号の説明】
【００３５】
１０，１１０  出力段
１１，１１１  Ｎ型トランジスタ（出力ドライバ）
１２，１１２  Ｐ型トランジスタ
１３  ＥＳＤ検知回路
２１，１２１  保護トランジスタ
２２  抵抗
３０，１３０  第１の電源
３４  保護回路
４０，１４０  第２の電源
５０，１５０  端子
１２０  保護回路
１２２  抵抗素子（トリガ抵抗）
１２３  容量素子（トリガ容量）
２００，２００ａ，２００ｂ，２００ｃ  トリガ回路
２０１，２０２  バッファ
２１２，２１１，２２１  バイポーラトランジスタ
２２３  ダイオード素子
【図１】
2016058423.tif 000003
【図２】
2016058423.tif 000004
【図３】
2016058423.tif 000005
【図４】
2016058423.tif 000006
【図５】
2016058423.tif 000007
【図６】
2016058423.tif 000008
【図７】
2016058423.tif 000009
【図８】
2016058423.tif 000010