(57)【要約】      （修正有）【課題】水素の拡散に伴う信頼性の劣化を、僅かな工程の追加により、しかも装置の大型化を招くことなく効果的に抑制する半導体装置を提供する。【解決手段】フラッシュメモリセルトランジスタと周辺トランジスタとが混載された半導体装置において、チャネル層の表面上に形成されたゲート絶縁膜１４ａ，１４ｂと、ゲート絶縁膜１４ａ，１４ｂの上面に形成されたゲート電極１５ａ，１５ｂと、チャネル層に形成された拡散層１２ａ，１２ｂとを備える。更にこの半導体装置は、ゲート電極１５ａ，１５ｂ及び拡散層１２ａ，１２ｂの表面を覆うように形成された多結晶シリコン膜２２と、ゲート電極１５ａ，１５ｂ及び多結晶シリコン膜２２を覆うように形成された層間絶縁膜２３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
チャネル層の表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に形成されたゲート電極と、
前記チャネル層に形成された拡散層と、
前記ゲート電極及び前記拡散層の表面を覆うように形成された多結晶シリコン膜と、
前記ゲート電極及び前記多結晶シリコン膜を覆うように形成された層間絶縁膜と
を備えたことを特徴とする半導体装置。  
【請求項２】
前記多結晶シリコン膜と前記ゲート電極又は前記拡散層との間に挟まれるように形成され絶縁膜からなるライナ膜を更に備えた請求項１記載の半導体装置。
【請求項３】
前記ゲート電極の側面に形成され絶縁膜からなる側壁膜を更に備え、
前記多結晶シリコン膜は前記側壁膜を介して形成される、請求項１又は２記載の半導体装置。
【請求項４】
前記層間絶縁膜及び前記多結晶シリコン膜を貫通して前記ゲート電極又は前記拡散層に到達するコンタクト配線と、
前記コンタクト配線と前記層間絶縁膜又は前記多結晶シリコン膜との間に形成される分離絶縁膜と
を更に備えた請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記多結晶シリコン膜の膜厚が８ｎｍ以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記多結晶シリコンの平均粒径が３０ｎｍ以下であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
データを不揮発に記憶するメモリセルとして機能するメモリトランジスタ、及び前記メモリトランジスタを制御する周辺回路に含まれる周辺トランジスタとを備え、
前記メモリトランジスタ及び前記周辺トランジスタはそれぞれ前記ゲート電極を備え、前記メモリトランジスタ中の前記ゲート電極と、前記周辺トランジスタ中の前記ゲート電極とは、共通の前記多結晶シリコン膜により覆われる
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置に搭載される集積回路（ＬＳＩ）の基本構成単位であるＭＯＳトランジスタの最も重要な性能の一つは、ゲート絶縁膜の信頼性である。ゲート絶縁膜の信頼性は、ゲート絶縁膜中に含まれる水素の濃度に依存することが知られている。例えばＮＡＮＤ型フラッシュメモリのような半導体装置においては、メモリ構造の上層にシリコン窒化膜からなるパシベーション膜を形成することが通常である。このシリコン窒化膜には水素が多く含有されている。この水素がゲート絶縁膜まで拡散されると、ゲート絶縁膜の信頼性を低下し、トランジスタの閾値電圧が変動するなどの問題が生じることがある。
【０００３】
そこで、水素の拡散・及びゲート絶縁膜への水素の混入を避けるため水素ブロック層を製造工程の途中において一時的に形成する半導体装置の製造方法が提案されている。しかし、この従来技術の水素ブロック層は、製造工程中においてのみ形成され、最終製品においてはエッチング除去されるものであり、かつ８００ｎｍもの大きな膜厚で形成される。また、最終製品においては当該水素ブロック層は除去されてしまうため、出荷後における水素の拡散を抑制することができるものではない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２１０９９９号公報
【特許文献２】特開２０００−８２８０３号公報
【非特許文献】
【０００５】
【非特許文献１】IEEE International Reliability Physics Symposium Proceedings  2010, Article number 5488793, Pages 424-429
【非特許文献２】K. Kato, Phys. Rev. B 85(2012) 085307
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下に記載の実施の形態は、水素の拡散に伴う信頼性の劣化を、僅かな工程の追加により、しかも装置の大型化を招くことなく効果的に抑制することができる半導体装置を提供するものである。
【課題を解決するための手段】
【０００７】
以下に記載の実施の形態に係る半導体装置は、チャネル層の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に形成されたゲート電極と、前記チャネル層に形成された拡散層とを備える。更にこの半導体装置は、前記ゲート電極及び前記拡散層の表面を覆うように形成された多結晶シリコン膜と、前記ゲート電極及び前記多結晶シリコン膜を覆うように形成された層間絶縁膜とを備える。
【図面の簡単な説明】
【０００８】
【図１】実施の形態に係る不揮発性半導体記憶装置の構造を説明する断面図である。
【図２】実施の形態の構造の効果を説明するグラフである。
【図３】実施の形態の構造の効果を説明するグラフである。
【図４】実施の形態の構造の効果を説明するグラフである。
【図５】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図６】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図７】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図８】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図９】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図１０】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図１１】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図１２】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図１３】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図１４】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【図１５】実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する工程図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、実施の形態に係る半導体装置について説明する。
【００１０】
図１は、本実施の形態に係る不揮発性半導体記憶装置のメモリセル領域ＭＡと周辺トランジスタ領域ＴＡの概略的な断面図である。図示された構成要素の寸法は、実際の各構成要素の縮尺とは異なることがある。
【００１１】
また、以下では、メモリトランジスタとしてフラッシュメモリセルを例示し、フラッシュメモリセルトランジスタと周辺トランジスタとが混載された半導体装置を例示している。しかし、本発明はこれに限定されるものではなく、トランジスタ一般を含む半導体装置に適用され得るものである。
【００１２】
この不揮発性半導体記憶装置は、メモリセル領域ＭＡに形成されたメモリセルトランジスタＭＣ、及び周辺トランジスタ領域ＴＡに形成されメモリセルトランジスタＭＣを制御する周辺トランジスタＴｒを備える。周辺トランジスタＴｒは、例えば周辺回路としてのロウデコーダ、カラムデコーダ、電圧生成回路等に含まれるトランジスタである。
【００１３】
まず、メモリセルトランジスタＭＣの構成について説明する。メモリセルトランジスタＭＣは、Ｐ型シリコン基板１１と、シリコン基板１１の上に例えばシリコン酸化膜から成るゲート絶縁膜１４ａを介して形成されたゲート電極１８ａを備える。ＮＡＮＤ型フラッシュメモリにおいては、この図１に示したようなメモリトランジスタＭＣが複数個直列に接続されてメモリストリングを構成する。そして、このメモリストリングの両端に選択トランジスタ（不図示）が接続されてＮＡＮＤセルユニットを構成する。
【００１４】
ゲート電極１８ａは、例えばリン（Ｐ）などの不純物がドープされた多結晶シリコンからなる浮遊ゲート（ＦＧ）１５ａ、該浮遊ゲート１５ａの上に堆積されたゲート間絶縁膜１６ａ、該浮遊ゲート１５ａ上にゲート間絶縁膜１６ａを介して堆積された例えば多結晶シリコンからなる制御ゲート１７ａから構成される。
【００１５】
ゲート絶縁膜１４ａは、例えば膜厚８ｎｍ程度のシリコン酸化膜（ＳｉＯｘ）により構成されている。  ゲート間絶縁膜１６ａも、膜厚８〜２０ｎｍ程度を有する、例えばシリコン酸化膜（ＳｉＯｘ）から構成され得る。
【００１６】
ゲート電極１８ａの側面には、例えばシリコン酸化膜から成る側壁膜１９ａが形成されている。また、シリコン基板１１の表層部には、Ｐ型ウエル１１ａが形成されている。Ｐ型ウエル１１ａは、メモリトランジスタＭＣのチャネル層として機能する。
このＰ型ウエル１１ａの表面には、ゲート電極１８ａを挟むようにして、メモリトランジスタＭＣのソース又はドレインとしてのＮ型拡散層１２ａ、１２ａ’が形成されている。拡散層１２ａは、例えばリン（Ｐ）などの不純物を自己整合的にイオン注入することにより形成される。
【００１７】
次に、周辺回路領域ＴＡの周辺トランジスタＴｒの構成について説明する。周辺トランジスタＴｒは、Ｐ型シリコン基板１１、該Ｐ型シリコン基板１１上に形成され例えばシリコン酸化膜からなるゲート絶縁膜１４ｂ、及びゲート電極１８ｂを備える。ゲート電極１８ｂは、例えばリン（Ｐ）などの不純物がドープされた多結晶シリコンからなる下側ゲート電極１５ｂ、該下側ゲート電極１５ｂ上に堆積されたゲート間絶縁膜１６ｂ、ゲート間絶縁膜１６ｂ上に形成された上側ゲート電極１７ｂから構成される。ゲート絶縁膜１４ｂは、例えば５〜３０Ｖ程度の高耐圧が得られるよう、例えば２０ｎｍ〜５０ｎｍ程度の膜厚を有する。ゲート間絶縁膜１６ｂは、前述のゲート絶縁膜１６ａと同一の材料からなり、同時に形成される。ただし、ゲート間絶縁膜１６ｂは、下側ゲート電極１５ｂと上側ゲート電極１７ｂとを接続するため、その中央部付近に開口部を備えている。
【００１８】
ゲート電極１８ｂの側面には、例えばシリコン酸化膜（ＳｉＯ２）からなる側壁膜１９ｂが形成されている。Ｐ型シリコン基板１１の表層部には、ゲート電極１８ｂを挟むようにして、周辺トランジスタＴｒのソース又はドレインとしてのＮ型拡散層１２ｂ、１２ｂ’が形成されている。拡散層１２ｂ、１２ｂ’は、例えばリン（Ｐ）などの不純物を自己整合的にイオン注入することにより形成される。なお、拡散層１２ａ、１２ａ’１２ｂ、１２ｂ’及びゲート電極１８ａ及び１８ｂの表面は、低抵抗化を目的として、ニッケルなどの金属膜を成膜後、熱処理をすることでシリサイド化してあってもよい。
【００１９】
以上説明したメモリトランジスタＭＣ、及び周辺トランジスタのゲート電極１８ａ及び１８ｂ、並びに拡散層１２ａ、１２ａ’、１２ｂ、１２ｂ’を覆うように、ライナ膜２１及び多結晶シリコン膜２２が、その順に堆積されている。ライナ膜２１、及び多結晶シリコン膜２２は、シリコン基板１１及びゲート電極１８ａ、１８ｂによる凹凸面に沿って形成される。また、ライナ膜２１及び多結晶シリコン膜２２は、メモリセル領域ＭＡ中の複数のメモリトランジスタＭＣに亘り連続的に形成されると共に、周辺回路領域ＴＡ中の複数の周辺トランジスタＴｒに亘り連続的に形成される。また、多結晶シリコン膜２２は、水素の拡散防止の機能を持たせるため、８ｎｍ以上の膜厚を持って、且つ３０ｎｍ以下の平均粒径を有するように形成される。
【００２０】
ライナ膜２１は、例えばシリコン酸化膜（ＳｉＯｘ）などの絶縁膜から構成され、例えば５〜２０ｎｍ程度の膜厚を有するように成膜される。ライナ膜２１は、少なくとも拡散層１２ａ、１２ａ’、１２ｂ、１２ｂ’と多結晶シリコン膜２２との間、及びゲート電極１８ａ、１８ｂと多結晶シリコン膜２２との間に形成され、両者の間を電気的に絶縁する機能を有する。
【００２１】
また、多結晶シリコン膜２２の抵抗率が低い場合に、多結晶シリコン膜２２と拡散層１２ａ、１２ａ’、１２ｂ、１２ｂ’が互いに接触し、且つ多結晶シリコン２２とゲート電極１８ａ、１８ｂが互いに接触していると、拡散層１２ａ、１２ａ’、１２ｂ、１２ｂ’とゲート電極１８ａ、１８ｂが電気的に短絡されてしまう虞がある。上記のようにライナ膜２１を成膜することにより、拡散層１２ａ、１２ａ’、１２ｂ、１２ｂ’とゲート電極１８ａ、１８ｂとを電気的に絶縁することができる。多結晶シリコン膜２２の抵抗率が十分に高い場合には、このライナ膜２１は省略することも可能である。すなわち、多結晶シリコン膜２２は、その抵抗率が十分に高い場合には、拡散層１２ａ、１２ａ’、１２ｂ、１２ｂ’及びゲート電極１８ａ、１８ｂと直接接触していてもよい。
【００２２】
多結晶シリコン膜２２は、後述するように、他の部分、例えば後述するパシベーション膜２７から拡散した水素の移動を抑制し、これにより水素がゲート絶縁膜１４ａ、１４ｂに吸収され信頼性が低下することを防止する機能を有する。
【００２３】
また、このライナ膜２１、及び多結晶シリコン膜２２を覆い、ゲート電極構造（１８ａ、１８ｂ）を埋めるように、層間絶縁膜２３が成膜されている。そして、この層間絶縁膜２３、多結晶シリコン膜２２及びライナ膜２１を貫通して拡散層１２ａ、１２ａ’、１２ｂ、１２ｂ’又はゲート電極１８ａ、１８ｂに達するよう、コンタクトホールＨが形成されている。このコンタクトホールＨには分離絶縁膜２４及びコンタクト２５が形成されている。絶縁分離膜２４はコンタクトホールＨの側壁に、例えば５ｎｍ以上の膜厚をもってコンタクト２４と層間絶縁膜２３又は多結晶シリコン膜２２の間に形成され、コンタクト２４と多結晶シリコン２２とを絶縁分離する機能を有する。なお、多結晶シリコン２２の抵抗率が十分に高い場合には、この絶縁分離膜２４は省略することが可能である。
【００２４】
また、これら複数のコンタクト２５の上端には、配線層２６が形成され、この配線層２６は図示しない外部回路に接続されている。層間絶縁膜２３の表層部にはパシベーション膜２７が形成されている。このパシベーション膜２７は、シリコン窒化膜を一部に含む。シリコン窒化膜には水素が多く含有されている。パシベーション膜２７に含まれる水素は、パシベーション膜２７を成膜する際の熱工程、又は出荷後の使用時における電圧ストレス、その他種々のストレスにより、パシベーション膜２７から離脱し下方に拡散する。このような水素がゲート絶縁膜１４ａ、１４ｂまで拡散されれば、ゲート絶縁膜１４ａ、１４ｂの信頼性が低下する。
【００２５】
しかし、本実施の形態では、パシベーション膜２７とゲート絶縁膜１４ａ、１４ｂとの間には多結晶シリコン膜２２が形成されている。このため、パシベーション膜２７から水素が拡散したとしても、その殆どは多結晶シリコン膜２２の界面のダングリングボンドにおいて移動を抑制され、ゲート絶縁膜１４ａ、１４ｂに到達することは防止される。
【００２６】
ここで、多結晶シリコン膜２２の効果を、図２〜図４のグラフを参照して説明する。図２はシリコン基板上に膜厚５０ｎｍのシリコン酸化膜（ＳｉＯ２）を熱酸化法により成膜させ、さらにその上にＣＶＤ法により膜厚１００ｎｍの多結晶シリコン膜を成膜し、更にその上に８０ｎｍのシリコン窒化膜（ＳｉＮ）をＣＶＤ法により堆積させた積層試料に対して、共鳴核反応法により水素濃度の深さ方向分析を実施した結果である。表面（深さ０ｎｍ）の領域に観測される強い信号は、積層試料の表面付近に吸着している水素に由来する信号である。
【００２７】
図２に示したように、水素はシリコン窒化膜中に限定して検出され多結晶シリコン膜やシリコン酸化膜には含まれていない。換言すれば、水素濃度は、シリコン窒化膜と多結晶シリコン膜との界面において急激に低下して、多結晶シリコン膜中ではゼロに近い値となっている。
【００２８】
図３は、図２の積層試料に対して１０２０℃、１分の高温熱処理を施した後の、共鳴核反応法による水素の深さ方向分析結果である。また、図４は、図３のグラフの一部拡大図である。ここでは比較のため、高温熱処理前の図２の測定結果（高温熱処理前）も併せて掲載している。
【００２９】
従来、シリコン窒化膜中に含まれる水素は、１０００℃以上もの高温熱処理工程を経ると、外部へと容易に拡散していくことが知られている。しかしながら、図３に示したように、上記の積層試料においては、多結晶シリコン膜がシリコン窒化膜に含まれる水素の下方への拡散を抑制していることが分かる。むしろシリコン窒化膜中の水素は、積層試料の上方へ拡散しており、シリコン窒化膜中の水素量は減少している。
【００３０】
また、図３、図４のグラフから明らかな通り、多結晶シリコン膜中の水素の濃度は、多結晶シリコン膜とシリコン窒化膜との界面付近において急激に減少しているので、多結晶シリコン膜の膜厚は非常に薄いもので十分であることが分る。すなわち、数ｎｍ程度の薄膜の多結晶ポリシリコンにより、水素の拡散は十分に防止できることが、この実験から分る。
【００３１】
図３、図４の実験結果からは、高温熱処理（例えば１０２０℃、１分）の前後でシリコン窒化膜／多結晶シリコン膜界面における水素の分布の変化は観測されていない。今回の実験において用いている共鳴核反応法における深さ分解能は８ｎｍである。したがって、この実験結果から少なくとも膜厚８ｎｍ以上の多結晶シリコン膜があれば、水素の拡散を完全に抑制することできることが明らかになった。
【００３２】
多結晶シリコン膜の水素拡散防止機能は、水素が多結晶シリコン膜の結晶粒の表面にあるダングリングボンドを終端することで発現すると考えらえる。すなわち、結晶粒を大きくし、ダングリングボンドの密度を高めた方が望ましく、さらにその実現のためには結晶粒が小さい方が望ましい。上記実験における平均結晶粒は２０ｎｍであったことから、少なくとも３０ｎｍ以下の平均粒径を有していれば、この機能は発現すると考えられる。
【００３３】
次に、本実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図５〜図１４は、本実施の形態に係る不揮発性半導体記憶装置の製造方法の各工程を示す断面図である。なお、図５〜図１４は、それぞれその左右において、メモリトランジスタＭＣが形成されるメモリセル領域ＭＡ、及び周辺トランジスタＴｒが形成される周辺回路領域ＴＡを示している。
【００３４】
まず、図５に示すように、メモリセル領域ＭＡでは、膜厚８ｎｍ程度を有するゲート絶縁膜１４ａがＰ型ウエル１１ａ上に成膜され、一方、周辺トランジスタ領域ＴＡでは、膜厚２０〜５０ｎｍ程度を有するゲート絶縁膜１４ｂがシリコン基板１１の表面に成膜される。このようなゲート絶縁膜１４ａ及び１４ｂの上面に、順に浮遊ゲート１５ａ又は下側ゲート電極１５ｂとなる多結晶シリコン膜１５、ゲート間絶縁膜１６、及び制御ゲート電極１７ａの一部又は下部ゲート電極１７ｂの一部となるポリシリコン膜１７ｆが堆積される。
【００３５】
次に、図６に示すように、周辺トランジスタ領域ＴＡで多結晶シリコン膜１７ｆ及びゲート間絶縁膜１６を貫通し多結晶シリコン膜１５に達するコンタクトホール１７Ｈをフォトリソグラフィ及びエッチングにより形成する。続いて図７に示すように、多結晶シリコン膜１７ｆの表面上に、更に多結晶シリコン膜１７ｇを堆積させる。メモリセル領域ＭＡでは、多結晶シリコン膜１７ｆ及び１７ｇにより制御ゲート１７ａが形成される。また、周辺トランジスタ領域ＴＡでは、多結晶シリコン膜１７ｆ及び１７ｇにより上側ゲート電極１７ｂが形成される。
【００３６】
続いて、図８に示すように、レジスト３０をマスクとした異方性エッチングにより、上述した積層構造をゲート絶縁膜１４ａ、１４ｂまでエッチングして、ゲート電極１８ａ、及び１８ｂの構造を形成する。
更に図９に示すように、このゲート電極１８ａ及び１８ｂの側壁に、例えばシリコン酸化膜などの絶縁膜からなる側壁膜１９ａ、及び１９ｂを成膜させる。その後、図１０に示すようにこの側壁膜１９ａ、１９ｂ及びゲート電極１８ａ、１８ｂに対し自己整合的にリン（Ｐ）等のイオン注入を行って、Ｐ型ウエル１１ａ及びシリコン基板１１の表層中に、拡散層１２ａ、１２ａ’、１２ｂ及び１２ｂ’を形成する。
【００３７】
その後、図１１に示すように、ゲート電極１８ａ、１８ｂの上面及び側壁膜１９ａ、１９ｂの側壁を含むシリコン基板１１の上方の全面に、ライナ膜２１及び多結晶シリコン膜２２を堆積させる。
続いて、図１２に示すように、多結晶シリコン膜２２の上方に、ゲート電極１８ａ及び１８ｂの構造を埋め込むよう、シリコン酸化膜からなる層間絶縁膜２３を堆積させる。
【００３８】
次に、図１３に示すように、層間絶縁膜２３、多結晶シリコン膜２２及びライナ膜２１を貫通して拡散層１２ａ、１２ａ’、１２ｂ、１２ｂ’、及びゲート電極１７ａ及び１７ｂに達するコンタクトホールＨを形成する。そして、図１４に示すように、このコンタクトホールＨの側壁に、例えばシリコン酸化膜等の絶縁膜からなる絶縁分離膜２４を形成する。ただし、図１５に示すように、コンタクトホールＨの底面に形成された絶縁分離膜２４は、異方性エッチング等を用いて剥離する。その後、コンタクトホールＨ内にスパッタリング法等を用いてコンタクト２５を埋め込むと共に、配線層２６、及びパシベーション膜２７を形成して、図１の構造が完成する。
【００３９】
［効果］
以上説明したように、本実施の形態の半導体装置は、ゲート電極を覆うように、多結晶シリコン膜を備えている。これにより、例えば層間絶縁膜の上層に水素を多く含む膜が形成され、水素が拡散されたとしても、その水素は多結晶シリコン膜の表面のダングリングボンドにおいて移動を抑制され、ゲート絶縁膜には到達しない。したがって、ゲート絶縁膜の信頼性が低下することを防止することができる。また、このような多結晶シリコン膜は、複雑な工程の追加を必要とせず形成することができ、製造コストの増大を招かない。また、多結晶シリコン膜は例えば８ｎｍ程度の小さい膜厚で形成すれば十分であり、装置の大型化させるものではない。この多結晶シリコン膜は、最終製品においても残存しているため、出荷後の、製品使用中における水素の拡散も効果的に防止することができる。このように、本実施の形態によれば、水素の拡散に伴う信頼性の劣化を、僅かな工程の追加により、しかも装置の大型化を招くことなく効果的に抑制することができる。
【００４０】
以上、１の実施の形態について説明したが、上記の実施の形態は、一例としてＮＡＮＤ型フラッシュメモリにおいて、メモリセル領域ＭＡと周辺トランジスタ領域ＴＡにおいて、連続的に多結晶シリコン膜２２を堆積させた例を説明した。しかし、上記実施の形態は、本発明がこれに限定されることを意味するものではない。例えば、上記実施の形態において、多結晶シリコン膜２２はメモリセル領域ＭＡ、又は周辺トランジスタＴＡにおいて別々に設けられていても良く、２つの領域の境界において多結晶シリコン膜２２が分断されていてもよい。また、２つの領域の多結晶シリコン膜２２は、別の材料により、別の工程において製造されていてもよい。また、上述の実施の形態では、ＮＡＮＤ型フラッシュメモリを例にとって説明したが、この多結晶シリコン膜は、例えば他のメモリ装置（ＤＲＡＭ、ＭＲＡＭ、ＳＲＡＭなど）に適用されることも可能である。その他、トランジスタを含む他の半導体装置において、同様の多結晶シリコン膜を採用することが可能である。
【００４１】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
ＭＡ・・・メモリセル領域、  ＴＡ・・・周辺トランジスタ領域、  ＭＣ・・・メモリトランジスタ、  Ｔｒ・・・周辺トランジスタ、  １１・・・シリコン基板、  １１ａ・・・Ｐ型ウエル、  １２ａ、１２ａ’、１２ｂ、１２ｂ’・・・Ｎ型拡散層、  １４ａ、１４ｂ・・・ゲート絶縁膜、  １５ａ・・・浮遊ゲート、  １５ｂ・・・下側ゲート電極、  １６ａ・・・ゲート間絶縁膜、  １７ａ・・・制御ゲート、  １７ｂ・・・上側ゲート電極、  １８ａ、１８ｂ・・・ゲート電極、  １９ａ、  １９ｂ・・・側壁膜、  ２１・・・ライナ膜、  ２２・・・多結晶シリコン膜、  ２３・・・層間絶縁膜、  ２４・・・分離絶縁膜、  ２５・・・コンタクト、  Ｈ・・・コンタクトホール、  ２６・・・配線層、  ２７・・・パシベーション膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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