(57)【要約】【課題】シリンダーホールの直径がより小さく及び／又は深くなっても、下部電極の閉塞を回避して正常なキャパシタを構成できる半導体記憶装置の製造方法を提供する。【解決手段】半導体記憶装置の製造方法は、半導体基板上の絶縁膜に開口部３８Ｕと底部３８Ｂとを有するホール３８を形成するホール形成工程と、ホールの内面に底部に形成される膜厚より開口部に形成される膜厚が厚い一次下部電極３９Ａを形成する一次下部電極形成工程と、一次下部電極の表面に底部に形成される膜厚より開口部に形成される膜厚が厚い一次下部電極の酸化膜４０を選択的に形成する酸化膜形成工程と、酸化膜を除去することにより開口が拡幅された下部電極４２を形成する酸化膜除去工程と、を有する。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体基板上の絶縁膜に開口部と底部とを有するホールを形成するホール形成工程と、
前記ホールの内面に前記底部に形成される膜厚より前記開口部に形成される膜厚が厚い一次下部電極を形成する一次下部電極形成工程と、
前記一次下部電極の表面に前記底部に形成される膜厚より前記開口部に形成される膜厚が厚い前記一次下部電極の酸化膜を選択的に形成する酸化膜形成工程と、
前記酸化膜を除去することにより開口が拡幅された下部電極を形成する酸化膜除去工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
前記酸化膜形成工程は、酸素含有プラズマを用いるプラズマ酸化法を用いて実施されることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記酸化膜形成工程は、バイアスパワーを印加しない条件で等方性プラズマを発生させて行われることを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記酸化膜形成工程は、バイアスパワーを印加する条件で等方性プラズマと異方性プラズマを共存させて行われることを特徴とする請求項２に記載の半導体記憶装置の製造方法。
【請求項５】
前記酸化膜形成工程は、前記底部に形成される膜厚よりも前記開口部に形成される膜厚が厚くなる選択性が前記ホールの開口直径に依存する特性を利用して実施されることを特徴とする請求項２，３又は４に記載の半導体記憶装置の製造方法。
【請求項６】
前記酸化膜形成工程は、前記ホールの深さ２０００ｎｍより深い位置には前記酸化膜が形成されない条件で実施されることを特徴とする請求項２乃至５のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項７】
前記一次下部電極形成工程は、前記ホールの内面を含む全面に下部電極材料膜を形成する工程と、前記絶縁膜の上面に形成された前記下部電極材料膜を異方性ドライエッチング法により除去する工程と、を含むことを特徴とする請求項１乃至６のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項８】
前記一次下部電極形成工程は、前記ホールの内面を含む全面に下部電極材料膜を形成する工程を含み、
前記半導体記憶装置の製造方法は、酸化膜除去工程の後に、前記絶縁膜の上面に残る前記下部電極材料膜を異方性ドライエッチング法により除去する工程、をさらに有することを特徴とする請求項１乃至６のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項９】
前記下部電極材料膜は、窒化チタン膜であることを特徴とする請求項７又は８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記異方性ドライエッチング法は、塩素含有プラズマを用いる方法であることを特徴とする請求項９に記載の半導体記憶装置の製造方法。
【請求項１１】
前記絶縁膜を形成する工程をさらに有し、前記絶縁膜を形成する工程は、第１シリンダー層間膜、第１サポート膜、第２シリンダー層間膜及び第２サポート膜を順次形成する工程を含むことを特徴とする請求項１乃至１０のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項１２】
前記絶縁膜を形成する工程をさらに有し、前記絶縁膜を形成する工程は、第１シリンダー層間膜及び第２シリンダー層間膜を順次形成する工程を含むことを特徴とする請求項１乃至１０のいずれか一つに記載の半導体記憶装置の製造方法。
【請求項１３】
前記絶縁膜を形成する工程の前に、前記半導体基板にトランジスタを形成する工程をさらに有することを特徴とする請求項１１又は１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記絶縁膜を形成する工程の前に、
前記トランジスタに接続されるビット線を形成する工程と、
前記ビット線を埋設する第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を貫通して前記トランジスタのソース／ドレインに接続されるコンタクトプラグを形成する工程と、
をさらに有することを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１５】
前記下部電極の表面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を覆う上部電極を形成する工程と、
をさらに有することを特徴とする請求項１乃至１４のいずれか一つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関し、特に、シリンダーホールの内面にキャパシタの下部電極を形成する半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）を構成する半導体記憶装置は、メモリセル領域と周辺回路領域とで構成される。メモリセル領域には、複数のメモリセルが二次元に配列されて配置される。各メモリセルは、一つのスイッチングトランジスタと一つのキャパシタとで構成される。キャパシタは、絶縁膜中に配置されるシリンダーホールの内面を覆うように形成される下部電極と、下部電極を覆う容量絶縁膜と、容量絶縁膜を覆う上部電極とで構成される。特許文献１乃至３には、半導体基板上の絶縁膜にシリンダーホールを形成し、シリンダーホール内面に下部電極を形成する半導体装置の製造方法が開示されている。
【０００３】
近年、半導体記憶装置の微細化に伴い、下部電極を形成するためのシリンダーホールの直径が著しく小さくなってきた。シリンダーホールは元々深さが深いことに加えて、さらに直径が小さくなることにより、下部電極をカバレージ良く形成することが困難となってきた。そのため、シリンダーホールの底部において必要十分な膜厚を持つ下部電極をシリンダーホール内に形成しようとすると、シリンダーホールの開口部においてその膜厚はより厚くなり、その表面積は減少することになる。そして、このような下部電極を覆うように容量絶縁膜及び上部電極を順次形成すると、例えば、容量絶縁膜を形成した段階でシリンダーホールの開口部は閉塞してしまい、上部電極をシリンダーホール内に形成することができなくなる。開口部が閉塞しない場合でも、下部電極の表面積の減少に伴いキャパシタの容量は減少する。すなわち、キャパシタが形成できないか、形成できたとしても容量の小さい不良キャパシタとなる。このような不良キャパシタは、半導体記憶装置の動作を阻害する。特許文献４には、シリンダーホールの閉塞を回避するために下部電極を形成した後、ウエットエッチング法により下部電極を薄膜化する半導体装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００３−２９７９５２号公報
【特許文献３】特開２０１３−０３０５５７号公報
【特許文献４】特開２０１１−１０８９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献４に記載された半導体装置の製造方法は、下部電極を全体的に薄膜化する。したがって、この方法は、膜厚が一定でない下部電極への適用が難しい。換言すると、この方法は、半導体装置の今後の微細化への対応が難しいという問題点がある。
【０００６】
そこで、本発明はシリンダーホールがより深く及び／又はその径がより小さくなっても、下部電極の閉塞を回避して正常なキャパシタを構成できる半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態に係る半導体記憶装置の製造方法は、半導体基板上の絶縁膜に開口部と底部とを有するホールを形成する工程と、前記ホールの内面に前記底部に形成される膜厚より前記開口部に形成される膜厚が厚い一次下部電極を形成する工程と、前記一次下部電極の表面に前記底部に形成される膜厚より前記開口部に形成される膜厚が厚い前記１次下部電極の酸化膜を選択的に形成する工程と、前記酸化膜を除去することにより開口が拡幅された下部電極を形成する工程と、を有する。
【発明の効果】
【０００８】
本発明によれば、ホールの底部よりも開口部に厚く一次下部電極を形成し、その表面に底部より開口部において膜厚が厚い一次下部電極の酸化膜を選択的に形成した後、その酸化膜を除去する。これにより、底部に形成された一次下部電極を所望の厚さに維持しながら開口部に形成された一次下部電極の内、不要に厚く形成された部分を除去して、下部電極を形成することができる。つまり、下部電極の開口径を拡大するとともに、下部電極の表面積を増大させることができる。その結果、容量絶縁膜及び上部電極を形成して構成するキャパシタの容量を増加させることができる。また、微細化されたホールであっても開口部における閉塞を回避することができ、キャパシタを形成することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る半導体記憶装置の製造方法により製造される半導体記憶装置の一部レイアウトを示す平面図である。
【図２】図１のＡ−Ａ’線断面図である。
【図３】本発明の第１実施形態に係る半導体記憶装置の製造方法の要部を説明するためのフローチャートである。
【図４】本発明の第１実施形態に係る半導体記憶装置の製造方法における一工程を説明するための断面図である。
【図５】図４に続く工程を説明するための断面図である。
【図６】図５に続く工程を説明するための断面図である。
【図７】図６に続く工程を説明するための断面図である。
【図８】図７に続く工程を説明するための断面図である。
【図９】図８に続く工程を説明するための断面図であり、（ａ），（ｂ）及び（ｃ）は、図８の破線枠に対応する部分の拡大図である。
【図１０】図９（ｃ）に続く工程を説明するための断面図である。
【図１１】図１０に続く工程を説明するための断面図である。
【図１２】図１１に続く工程を説明するための断面図である。
【図１３】図１２に続く工程を説明するための断面図である。
【図１４】薬液の浸透性に対するＴｉＮ膜の膜厚依存性を示すグラフである。
【図１５】シリンダーホールの開口直径と、シリンダーホール内に形成されたＴｉＮ膜に等方性プラズマ酸化法を用いて形成した酸化膜の膜厚との関係を示すグラフである。
【図１６】本発明の第２実施形態に係る半導体記憶装置の製造方法により製造される半導体記憶装置の部分断面図である。
【図１７】（ａ），（ｂ），（ｃ）及び（ｄ）は、本発明の第２実施形態に係る半導体記憶装置の製造方法における工程を説明するため部分断面図である。
【図１８】（ａ），（ｂ），（ｃ）及び（ｄ）は、本発明の第２実施形態の変形例における工程を説明するため部分断面図である。
【図１９】本発明の第２実施形態の変形例の要部を説明するためのフローチャートである。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施の形態についてについて詳細に説明する。
【００１１】
まず、本発明の第１実施形態に係る半導体記憶装置の製造方法により製造される半導体記憶装置の一例について図１及び図２を参照して説明する。ここでは、半導体記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）を例示する。
【００１２】
［半導体記憶装置］
最初に、半導体記憶装置のレイアウトについて、図１の平面図を用いて説明する。なお、図１のレイアウトは一例であって、これに限るものではない。また、以下では半導体基板としてｐ型の単結晶シリコン基板を用いる場合について説明するが、これに限るものではない。
【００１３】
図１には、ＤＲＡＭのメモリセル領域ＭＡ（Memory cell Ａrea）の一部と周辺回路領域ＰＡ（Peripheral circuit Ａrea）の一部が示されている。周辺回路領域ＰＡには、図２を参照して後述する周辺トランジスタＰＡＴｒが複数配置される。
【００１４】
メモリセル領域ＭＡには、シリコン基板上においてＹ方向（第１方向）に整列する複数の第１活性領域３Ａ１、３Ａ２、３Ａ３、３Ａ４が配置される。図１には４個の第１活性領域を示したが、実際にはさらに多くの第１活性領域が配置される。これらの第１活性領域３Ａ１、３Ａ２、３Ａ３、３Ａ４は、第１活性領域群３Ａを構成する。各第１活性領域は周囲を素子分離領域によって囲まれている。例えば、第１活性領域３Ａ１は、Ｙ方向に垂直なＸ方向に対して負の角度で傾斜するＸ’方向に延在する一対の第１素子分離領域２ａと、Ｙ方向に延在する一対の第３素子分離領域２ｃと、で囲まれている。
【００１５】
第１活性領域群３Ａに対し、一つの第３素子分離領域２ｃを挟んで隣接する第２活性領域群３Ｂが配置される。第２活性領域群３Ｂは、Ｙ方向に整列する複数の第２活性領域３Ｂ１、３Ｂ２、３Ｂ３、３Ｂ４で構成される。第１活性領域と同様、実際にはさらに多くの第２活性領域が配置される。各第２活性領域も周囲を素子分離領域によって囲まれている。例えば、第２活性領域３Ｂ１は、Ｘ方向に対して正の角度で傾斜するＸ’’方向に延在する一対の第２素子分離領域２ｂと、Ｙ方向に延在する一対の第３活性領域２ｃと、で囲まれている。
【００１６】
第１活性領域群３Ａと第２活性領域群３ＢとはＸ方向において線対象の位置関係となっている。図では、第１活性領域群３Ａと第２活性領域群３Ｂが一列ずつ示されているが、実際には、複数の第１活性領域群と複数の第２活性領域群３Ｂが第３素子分離領域２ｃを挟んでＸ方向に交互に配置される。各々の活性領域はシリコン基板で構成される。各々の素子分離領域は、活性領域以外の領域に連続して配置される構成となる。
【００１７】
第１活性領域群３Ａが配置される領域には、複数の活性領域と、これら複数の活性領域の間に位置する複数の素子分離領域に跨ってＹ方向に延在する２本の埋め込みワード線（以下、単にワード線と記す）ＷＬ１、ＷＬ２が配置される。２本のワード線ＷＬ１、ＷＬ２を配置することにより、第１活性領域３Ａ１、３Ａ２、３Ａ３、３Ａ４は、各々３つの領域に分割される。第１活性領域３Ａ１に注目すると、第１容量拡散層６ｂａ、ビット線拡散層６ａ、第２容量拡散層６ｂｂに３分割される。第１容量拡散層６ｂａと、第１ワード線ＷＬ１と、ビット線拡散層６ａと、で第１埋め込みトランジスタ（以下、第１セルトランジスタと記す）Ｔｒ１が構成される。第１ワード線ＷＬ１は第１セルトランジスタＴｒ１のゲート電極を構成する。同様に、第２容量拡散層６ｂｂと、第２ワード線ＷＬ２と、ビット線拡散層６ａと、で第２セルトランジスタＴｒ２が構成される。第１容量拡散層６ｂａ及び第２容量拡散層６ｂｂ（以下、両者を区別しない場合には容量拡散層６ｂと称することがある）の各々に重なって容量コンタクトプラグ３１が配置される。また、ビット線拡散層６ａに重なってビット線コンタクトプラグ１９が配置される。容量コンタクトプラグ３１に重なる位置に各々キャパシタ１０５が配置される（一部のキャパシタ１０５の図示は割愛している）。他の第１活性領域及び各々の第２活性領域も同様の構成となる。そして、Ｘ方向に配置される複数のビット線コンタクトプラグ１９に重なってＸ方向に延在する複数のビット線ＢＬが配置される。
【００１８】
次に、図２の断面図を参照する。図２の断面図は、図１のＡ−Ａ’線断面に相当する。例えばｐ型の単結晶シリコンからなる半導体基板１において、図２の中央に位置する素子分離領域２ｃを挟んで左側に周辺回路領域ＰＡ、右側にメモリセル領域ＭＡが配置されている。
【００１９】
メモリセル領域ＭＡには、一対の素子分離領域２ｃによってＸ’方向に挟まれる活性領域３Ａ３が位置する。各素子分離領域２ｃは、半導体基板１の表面に形成された溝をシリコン酸化膜などの埋め込み絶縁膜で埋設して構成される。活性領域３Ａ３には、２つのゲートトレンチ（以下、トレンチと記載する）が配置される。トレンチの内面はセルゲート絶縁膜９で覆われる。セルゲート絶縁膜９を覆い、各々のトレンチの下部を埋設する第１ワード線ＷＬ１及び第２ワード線ＷＬ２が配置される。各々のワード線の上面には、トレンチの上部を埋設するキャップ絶縁膜１０が配置される。
【００２０】
活性領域３Ａ３の上面には、各々ｎ型不純物拡散層からなる第１容量拡散層６ｂａ、ビット線拡散層６ａ、第２容量拡散層６ｂｂが配置される。第１容量拡散層６ｂａ、セルゲート絶縁膜９、第１ワード線ＷＬ１及びビット線拡散層６ａで第１セルトランジスタＴｒ１が構成される。また、第２容量拡散層６ｂｂ、セルゲート絶縁膜９、第１ワード線ＷＬ２及びビット線拡散層６ａで第２セルトランジスタＴｒ２が構成される。
【００２１】
ビット線拡散層６ａの上面にはポリシリコン膜１４と金属膜１５の積層膜からなるビット線ＢＬが配置される。金属膜１５の上面にはカバー絶縁膜１６が配置される。カバー絶縁膜１６を含むビット線ＢＬを埋設するように第１層間絶縁膜２５が配置される。
【００２２】
容量拡散層６ｂの上面には第１層間絶縁膜２５を貫通するポリシリコン膜２７と金属膜２９の積層膜からなる容量コンタクトプラグ３１が配置される。容量コンタクトプラグ３１の上面にはクラウン構造の第１金属膜からなる下部電極４２が配置される。また、下部電極４２の内外面を覆う容量絶縁膜（以下、容量膜）４４と容量膜４４の表面を覆う第２金属膜からなる上部電極４５が配置される。第１金属膜及び第２金属膜は、例えば窒化チタン（ＴｉＮ）膜で構成される。下部電極４２、容量膜４４及び上部電極４５でキャパシタ１０５が構成される。下部電極４２のＺ方向の上端部に位置する外面に接続して第２サポート膜３３Ｅが配置され、中間に位置する外面に接続して第１サポート膜３３Ｃが配置される。
【００２３】
一方、周辺回路領域ＰＡには素子分離領域２ａ及び２ｃで挟まれる周辺活性領域の上面に周辺ゲート絶縁膜４が配置される。周辺ゲート絶縁膜４上には、ポリシリコン膜１４ａと金属膜１５からなる周辺ゲート電極が配置される。金属膜１５の上面にはカバー絶縁膜１６が配置される。周辺ゲート電極の両側に位置する半導体基板１の表面には、各々ＬＤＤ（Lightly Doped Drain）領域２１及びソース／ドレイン領域２３が配置される。これにより、プレーナ型の周辺トランジスタＰＡＴｒが構成される。
【００２４】
周辺ゲート電極を埋設するように第１層間絶縁膜２５が配置される。第１層間絶縁膜２５を貫通し、一対のソース／ドレイン領域にそれぞれ接続される周辺コンタクトプラグ３０が配置される。各周辺コンタクトプラグ３０の上面には周辺配線３２が配置される。周辺配線３２を覆うようにストッパーシリコン窒化膜３３Ａが配置される。ストッパーシリコン窒化膜３３Ａ上には第２層間絶縁膜４７が配置される。
【００２５】
第２層間絶縁膜４７上及びメモリセル領域ＭＡの上部電極４５上に第３層間絶縁膜４８が配置される。周辺回路領域ＰＡには第３層間絶縁膜４８、第２層間絶縁膜４７及びストッパーシリコン窒化膜３３Ａを貫通し、周辺配線３２に接続するビアプラグ４９Ｂが配置される。また、メモリセル領域ＭＡには第３層間絶縁膜４８を貫通し、上部電極４５に接続するビアプラグ４９Ａが配置される。各々のビアプラグ４９の上面に第１配線５０が配置される。第１配線５０上に、さらに図示しない多層配線構造が配置され、ＤＲＡＭが構成される。
【００２６】
［第１実施形態］
以下、本発明の第１実施形態に係る半導体記憶装置の製造方法について、図１及び図２に示したＤＲＡＭ（Dynamic Random Access Memory）を製造する場合を例として、図３〜図１５、及び図２を用いて説明する。
【００２７】
図３は、本実施形態に係る半導体記憶装置の製造方法の一部を工程順に示すフローチャートである。また、図４乃至図１３は、製造途中の半導体記憶装置の断面図であって、図１におけるＡ−Ａ’線に対応する位置での断面図である。さらに、図１４及び図１５は、工程の説明中において参照するグラフである。
【００２８】
図３を参照すると、本実施形態の半導体記憶装置の製造方法は、半導体基板に素子分離領域を形成する工程（Ｓ１）〜容量コンタクトプラグ形成工程（Ｓ５）と、半導体基板上へ絶縁膜を形成する工程（Ｓ６）と、絶縁膜にホールを形成する工程（Ｓ７）と、ホール内面に１次下部電極を形成する工程（Ｓ８）と、１次下部電極の表面に１次下部電極の酸化膜を選択的に形成する工程（Ｓ９）と、酸化膜を除去して下部電極を形成する工程（Ｓ１０）と、下部電極表面に容量膜を形成する工程（Ｓ１１）と、容量膜表面に上部電極を形成する工程（Ｓ１２）と、で概略構成される。以下、各々の工程について説明する。なお、本実施形態では、半導体基板１としてｐ型の単結晶シリコンを用いるものとするが、これに限るものではない。また、下記の説明で用いるドライエッチング法は、断らない限り、周知の異方性ドライエッチング法を意味している。
【００２９】
（素子分離領域形成工程Ｓ１）
まず、図４に示すように、半導体基板１の周辺回路領域ＰＡ及びメモリセル領域ＭＡの所定領域に、周知のＳＴＩ（Shallow Trench Isolation）法により、素子分離領域２ａ、２ｃをそれぞれ形成する。即ち、半導体基板１の所定領域に、例えば深さ２８０ｎｍの素子分離溝を形成し、形成した素子分離溝を素子分離絶縁膜で埋設する。これにより、周辺回路領域ＰＡ及びメモリセル領域ＭＡにそれぞれ、素子分離領域２で区画された活性領域３、３Ａ３が形成される。周辺回路領域ＰＡ及びメモリセル領域ＭＡには、各々複数の活性領域が形成されるが、説明の便宜上、図３では各々一ずつの活性領域３、３Ａ３を示している。
【００３０】
次に、活性領域３、３Ａ３に設けるトランジスタの性能調整用に、ｐ型不純物となるボロン（Ｂ）あるいはｎ型不純物となるリン（Ｐ）や砒素（Ａｓ）を、所定の領域に必要な濃度、必要な深さにイオン注入する。不純物の注入後、Ｎ２雰囲気中で不純物を活性化させる熱処理を行う。
【００３１】
（周辺回路領域保護膜形成工程Ｓ２）
次に、周辺回路領域ＰＡに、後に周辺ゲート絶縁膜４となる保護膜を形成する。具体的には、半導体基板１の表面に例えば厚さが４ｎｍの酸化膜（シリコン酸化膜）を熱酸化法により形成する。続いて、形成したシリコン酸化膜に対してプラズマ窒化処理を行いシリコン酸窒化膜とする。このシリコン酸窒化膜を保護膜として利用する。この保護膜は、後述の工程で形成するゲート電極に含有されるボロン(Ｂ)が半導体基板１へ漏洩する現象を回避するために形成される。形成されたシリコン酸窒化膜は、周辺回路領域ＰＡに形成される周辺トランジスタ用の周辺ゲート絶縁膜４となる。
【００３２】
次に、半導体基板１の全面に、後に保護膜５となる非晶質シリコン膜を、ＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さ２０ｎｍに成膜する。続いて、周辺回路領域ＰＡを覆う図示しないマスクパターンを形成し、メモリセル領域ＭＡに非晶質シリコン膜（５）の表面を露出させる。次に、非晶質シリコン膜（５）を通して活性領域３Ａ３の表面にｎ型不純物をイオン注入し、後に拡散層６（６ａ，６ｂａ，６ｂｂ）となるｎ型不純物注入層（６）を形成する。ｎ型不純物として、リン（Ｐ）や砒素（Ａｓ）を用いることができる。また、イオン注入は、シリコン基板中の不純物濃度が例えば１×１０１８（atoms／ｃｍ３）となるように行う。
【００３３】
次に、マスクパターンをマスクとするドライエッチング法により、メモリセル領域ＭＡに露出している非晶質シリコン膜（５）を除去する。さらに、マスクパターンを除去する。その後、ｎ型不純物注入層（６）を活性化させる熱処理を行う。これにより、ｎ型不純物注入層（６）は、後述の工程でセルトランジスタのソース／ドレインとなる（ｎ型不純物）拡散層６となる。また、この熱処理により、非晶質シリコン膜（５）は多結晶シリコン膜（以下、ポリシリコン膜）に変換される。これにより、周辺回路領域ＰＡを覆いポリシリコン膜からなる保護膜５が形成される。保護膜５は、後の工程で受ける種々のダメージから周辺ゲート絶縁膜４を保護する機能を有する。
【００３４】
（セルトランジスタ形成工程Ｓ３）
次に、周知のリソグラフィーとドライエッチング法により、Ｙ方向に延在する一対のトレンチ８を形成する。これらのトレンチ８は、複数の第１素子分離領域２ａ及び複数の活性領域３Ａ３を跨いで連通するように形成される。また、各トレンチ８は、例えば幅２５ｎｍ、深さ１５０ｎｍとなるように形成される。一対のトレンチ８を形成することにより、活性領域３Ａ３の表面に形成されたｎ型不純物拡散層６は、ビット線拡散層６ａと、第１容量拡散層６ｂａと、第２容量拡散層６ｂｂに３分割される。ビット線拡散層６ａは、トランジスタのソースとして機能する。また、容量拡散層６ｂａ、６ｂｂは、各々トランジスタのドレインとして機能する。
【００３５】
次に、一対のトレンチ８の内面にシリコン酸化膜からなる厚さ５ｎｍ程度のセルゲート絶縁膜９を熱酸化法により形成する。その後、一対のセルゲート絶縁膜９の表面をそれぞれ覆い、トレンチ８の下部をそれぞれ埋設する第１ワード線ＷＬ１及び第２ワード線ＷＬ２を形成する。これらのワード線ＷＬは、Ｙ方向に配置される複数のトランジスタに共有される第１ゲート電極及び第２ゲート電極として機能する。各ワード線ＷＬは、窒化チタン膜などの金属化合物膜と、タングステンなどの金属膜との積層膜で形成される。
【００３６】
次に、ワード線ＷＬの上面を覆い、トレンチ８の上部空間を埋設するように、シリコン窒化膜からなるキャップ絶縁膜１０が形成される。これにより、１つの活性領域３Ａ３には、第１ワード線ＷＬ１（第１ゲート電極）と、セルゲート絶縁膜９と、ビット線拡散層６ａ（ソース）と、第１容量拡散層６ｂａ（ドレイン）と、からなる第１セルトランジスタＴｒ１が形成される。また、第２ワード線ＷＬ２（第２ゲート電極）と、セルゲート絶縁膜９と、ビット線拡散層６ａ（ソース）と、第２容量拡散層６ｂｂ（ドレイン）と、からなる第２セルトランジスタＴｒ２が形成される。ビット線拡散層６ａは、２つのセルトランジスタＴｒ１、Ｔｒ２に共有される構成となる。
【００３７】
（ビット線及び周辺トランジスタ形成工程Ｓ４）
次に、図５に示すように、半導体基板１上の全面に、厚さ３０ｎｍのシリコン酸化膜１２をプラズマＣＶＤ法により成膜する。次に、シリコン酸化膜１２上に、メモリセル領域ＭＡの全体を覆い、周辺回路領域ＰＡを開口する図示しないマスクパターンを形成する。その後、マスクパターンをマスクとするドライエッチング法により、周辺回路領域ＰＡに形成されたシリコン酸化膜１２を除去する。この後、マスクパターンを除去する。
【００３８】
次に、周辺回路領域ＰＡの全体及びメモリセル領域ＭＡを覆うとともに、ビット線拡散層６ａ上に開口を有する図示しないマスクパターンを形成する。次に、マスクパターンをマスクとするドライエッチング法により、シリコン酸化膜１２の一部を除去して、ビット線拡散層６ａの上面を露出させるビット線コンタクトホール１３を形成する。この後、マスクパターンを除去する。
【００３９】
次に、ビット線コンタクトホール１３を埋設するようにシリコン基板１の全面に厚さ５０ｎｍの非晶質シリコン膜を成膜する。この非晶質シリコン膜は、後にポリシリコン膜１４及びポリシリコン膜１４ａの一部となる。また、ポリシリコン膜１４のビット線コンタクトホール１３を埋設する部分は、ビット線コンタクトプラグ１９となる。非晶質シリコン膜（１４）の形成により、周辺回路領域ＰＡでは、保護膜５であるポリシリコン膜の上に非晶質シリコン膜（１４）が積層された状態となる。
【００４０】
次に、イオン注入法により、周辺回路領域ＰＡの非晶質シリコン膜（１４）と保護膜５の積層膜及びメモリセル領域ＭＡに位置する非晶質シリコン膜（１４）にリン（Ｐ）を導入する。それから、Ｎ２雰囲気中で活性化アニールを行い、リン導入領域をＮ型シリコン膜に変換すると同時に非晶質シリコン膜をポリシリコン膜１４に変換する。これにより、周辺回路領域ＰＡに位置する保護膜５は同じポリシリコン膜１４と一体化し単層のポリシリコン膜１４ａが形成される。
【００４１】
その後、ポリシリコン膜１４，１４ａ上に、合計の厚さが４０ｎｍとなる金属膜１５を成膜する。金属膜１５は、チタンシリサイド膜（ＴｉＳｉ）、窒化チタン膜（ＴｉＮ）、タングステンシリサイド膜（ＷＳｉ）、タングステン膜（Ｗ）を順次積層することにより形成する。さらに、厚さ１６０ｎｍのシリコン窒化膜からなるカバー絶縁膜１６をＣＶＤ法により形成する。以下、周辺回路領域ＰＡに位置するポリシリコン膜１４ａ、金属膜１５及びカバー絶縁膜１６を周辺積層体と記載する場合がある。また、メモリセル領域ＭＡに位置するポリシリコン膜１４、金属膜１５及びカバー絶縁膜１６をセル積層体と記載する場合がある。
【００４２】
次に、リソグラフィーとドライエッチング法により、メモリセル領域ＭＡに位置するセル積層体をエッチングし、ポリシリコン膜１４と金属膜１５との積層膜からなるビット線ＢＬを形成する。これにより、図１に示すように、Ｘ方向に延在する複数のビット線ＢＬが形成される。また、各ビット線ＢＬは、ビット線コンタクトホール１３を埋設するビット線コンタクトプラグ１９によって対応する複数のビット線拡散層６ａ（ソース）に接続される。本実施形態では、ビット線ＢＬの、ワード線ＷＬ延在方向の幅は２０ｎｍとしている。
【００４３】
また、ビット線ＢＬの形成と同時に、周辺回路領域ＰＡでは、周辺積層体をエッチングすることにより、ポリシリコン膜１４ａと金属膜１５との積層膜からなる周辺トランジスタ用の周辺ゲート電極１８が形成される。
【００４４】
次に、半導体基板１の全面にシリコン窒化膜を６ｎｍ形成した後、ドライエッチング法によりエッチバックする。これにより、ビット線ＢＬ及び周辺ゲート電極１８の側壁の各々に第１サイドウォール膜２０を形成する。それから、メモリセル領域ＭＡを図示しないマスクパターンで覆った状態で、周辺回路領域ＰＡにリンやヒ素などのｎ型不純物のイオン注入を行う。これにより、周辺ゲート電極１８の両側に位置する半導体基板１の領域にＬＤＤ領域２１を形成する。この後、メモリセル領域ＭＡ上に形成したマスクパターンを除去する。
【００４５】
次に、図６を参照する。第２サイドウォール膜２２を形成するために、シリコン基板１の全面に厚さ１５ｎｍ程度のシリコン酸化膜をＣＶＤ法により成膜する。その後、周辺回路領域ＰＡのみを覆う図示しないマスクパターンを形成し、ウェット処理にてメモリセル領域ＭＡに形成されたシリコン酸化膜を除去する。さらに、マスクパターンを除去した後、シリコン酸化膜を全面エッチバックする。これにより、周辺ゲート電極１８の側面にのみシリコン酸化膜から成る第２サイドウォール膜２２が形成される。
【００４６】
その後、メモリセル領域ＭＡを覆うマスクパターン（図示していない）を形成し、全面にｎ型不純物をイオン注入する。これにより、周辺トランジスタにのみｎ型不純物が注入される。マスクパターンを除去した後、注入されたｎ型不純物の活性化アニールを行う。これにより、ｎ型不純物拡散層からなる周辺トランジスタのソース／ドレイン領域２３が形成され、プレーナ型の周辺トランジスタＰＡＴｒが完成する。
【００４７】
（容量コンタクトプラグ形成工程Ｓ５）
次に、シリコン基板１上の全面に、厚さ４ｎｍ程度のシリコン窒化膜からなるライナー絶縁膜２４をＣＶＤ法により形成する。続いて、ライナー絶縁膜２４上に、ビット線ＢＬ及び周辺ゲート電極１８を埋設するようにシリコン酸化膜からなる第１層間絶縁膜２５を形成する。そして、カバー絶縁膜１６をストッパーとするＣＭＰ（Chemical Mechanical Polishing）法により第１層間絶縁膜２５の表面を平坦化する。
【００４８】
次に、リソグラフィーとドライエッチング法を用いて、メモリセル領域ＭＡに位置する第１層間絶縁膜２５とライナー絶縁膜２４を貫通する容量コンタクトホール２６を形成する。容量コンタクトホール２６の底面には、第１容量拡散層６ｂａ、第２容量拡散層６ｂｂがそれぞれ露出する。なお、各々の容量コンタクトホール２６の直径は２５ｎｍ程度とする。続いて、容量コンタクトホール２６の下部を埋設するように、１×１０２０（atoms／ｃｍ３）のリンを含有するポリシリコン膜２７を形成する。
【００４９】
次に、リソグラフィーとドライエッチング法を用いて、周辺回路領域ＰＡに位置する第１層間絶縁膜２５とライナー絶縁膜２４を貫通する周辺コンタクトホール２８を形成する。周辺コンタクトホール２８の底面にはソース／ドレイン領域２３が露出する。
【００５０】
次に、周辺コンタクトホール２８と、容量コンタクトホール２６の上部と、を埋設する金属膜２９を形成する。金属膜２９はチタンシリサイド膜、窒化チタン膜、タングステン膜などで形成される。これにより、周辺コンタクトホール２８内には金属膜２９からなる周辺コンタクトプラグ３０が形成される。また、容量コンタクトホール２６内には、ポリシリコン膜２７と金属膜２９とからなる容量コンタクトプラグ３１が形成される。
【００５１】
（絶縁膜形成工程Ｓ６）
次に、図７に示すように、周辺コンタクトプラグ３０に接続し、金属膜からなる周辺配線３２を周知の方法により形成する。次に、第１層間絶縁膜２５上及び周辺配線３２上の全面に、厚さ５０ｎｍのストッパーシリコン窒化膜３３ＡをＣＶＤ法により成膜する。次に、厚さ８００ｎｍのボロンとリンを含有するシリコン酸化膜（ＢＰＳＧ（Boron-doped Phospho-Silicate Grass）膜）からなる第１シリンダー層間膜３３Ｂ、厚さ５０ｎｍのシリコン窒化膜からなる第１サポート膜３３Ｃ、厚さ４００ｎｍのシリコン酸化膜からなる第２シリンダー層間膜３３Ｄ、厚さ２００ｎｍのシリコン窒化膜からなる第２サポート膜３３ＥをＣＶＤ法により順次成膜する。ストッパーシリコン窒化膜３３Ａ、第１シリンダー層間膜３３Ｂ、第１サポート膜３３Ｃ、第２シリンダー層間膜３３Ｄ、第２サポート膜３３Ｅを総称して絶縁膜（シリンダー絶縁膜）３３と記載する場合がある。絶縁膜３３の厚さは１５００ｎｍとなる。
【００５２】
（ホール形成工程Ｓ７）
次に、リソグラフィーとドライエッチング法を用いて、絶縁膜３３を貫通するホール（シリンダーホール）３８を形成する。シリンダーホール３８の直径は５０ｎｍとしている。シリンダーホール３８は開口部３８Ｕと底部３８Ｂを有している。ここでは、開口部３８Ｕの位置を、絶縁膜３３の上面３３ｕから第２シリンダー層間膜３３Ｄ側に５０ｎｍ下方の位置と定義する。また、底部３８Ｂの位置は、ストッパーシリコン窒化膜３３Ａの上面３３Ａｕから第１シリンダー層間膜３３Ｂ側に５０ｎｍ上方の位置と定義する。シリンダーホール３８の底面には、容量コンタクトプラグ３１が露出する。
【００５３】
（一次下部電極形成工程Ｓ８）
次に、図８に示すように、シリンダーホール３８の内面を含む絶縁膜３３上の全面に、例えば厚さ２０ｎｍの窒化チタン膜（第１金属膜）３９を下部電極材料膜として形成する。窒化チタン（ＴｉＮ）膜３９は、四塩化チタン（ＴｉＣｌ４）ガスと、アンモニア（ＮＨ３）ガスを原料ガスとし、温度を４６０℃とするＣＶＤ法により成膜することができる。本実施形態では、絶縁膜３３の厚さＨ１すなわちシリンダーホール３８の深さＨ１を１５００ｎｍ、シリンダーホール３８の直径Ｗ１を５０ｎｍとしている。この構成において、絶縁膜３３の上面３３ｕに厚さＴｓ＝２０ｎｍのＴｉＮ膜３９を成膜すると、シリンダーホール３８の開口部３８Ｕには厚さＴｕａ＝１８ｎｍのＴｉＮ膜３９が形成される。また、底部３８Ｂには厚さＴｂａ＝１６ｎｍのＴｉＮ膜３９が形成される。
【００５４】
この後、ドライエッチング法によるエッチバックを行い、絶縁膜３３の上面３３ｕに形成されたＴｉＮ膜３９を除去する。ＴｉＮ膜３９のドライエッチングには、塩素含有プラズマを用いることができる。ＴｉＮ膜３９をエッチバックする際、シリンダーホール３８の底面に形成されたＴｉＮ膜３９も除去されることが懸念されるが、エッチング条件の調整によりこの懸念は回避することができる。すなわち、異方性を発現するバイアス電圧を弱めることによりプラズマ中のイオンの底面への到達確率を下げてやれば良い。こうして、シリンダーホール３８内にＴｉＮ膜３９からなる一次下部電極が形成される。
【００５５】
以下、図９（ａ）、（ｂ）、（ｃ）を用い、本実施形態に係る半導体記憶装置の製造方法において特徴的な一次下部電極のスリミングについて説明する。図９の各々は、図８に示す破線枠に対応する部分の拡大図である。図９（ａ）は、一次下部電極３９Ａが形成された直後の状態、図９（ｂ）は一次下部電極３９Ａのスリミングを行っている途中の状態、図９（ｃ）は、一次下部電極３９Ａをスリミングした結果、下部電極４２が形成された状態を示している。
【００５６】
最初に図９（ａ）を用いて関連技術の問題について説明する。図９（ａ）は、シリンダーホール３８の内面に一次下部電極３９Ａが形成された状態を示している。この時、シリンダーホール３８の開口直径Ｗ１が５０ｎｍ、開口部３８ＵのＴｉＮ膜３９の膜厚Ｔｕａが１８ｎｍであるとすると、一次下部電極３９Ａにより規定される新たな開口直径Ｗ２は１４ｎｍである。
【００５７】
関連技術では、一次下部電極３９Ａをそのまま下部電極として用いる。即ち、一次下部電極３９Ａの表面を覆うように容量絶縁膜を成膜する。容量絶縁膜は、リーク電流を抑制するために少なくとも７ｎｍの厚さを必要とする。そのため、開口部３８Ｕには径方向両側に７ｎｍずつ、計１４ｎｍの容量絶縁膜を形成しなければならない。この膜厚は、一次下部電極３９Ａの形成により形成される新たな開口の直径Ｗ２に等しい。したがって、一次下部電極３９Ａの形成により形成された新たな開口は、一次下部電極３９Ａの表面を覆う容量絶縁膜を形成することにより閉塞する。その結果、シリンダーホール３８内に上部電極４５を形成することができない、即ち、キャパシタ１０５を形成することができない事態となる。
【００５８】
一方、前述の特許文献４には、下部電極を形成した後、ウエットエッチング法により下部電極を薄膜化（スリミング）する方法が開示されている。この方法によれば、下部電極の薄膜化により開口部の径が拡大されるので、容量絶縁膜の形成によって開口部が閉塞することを回避できる。
【００５９】
しかしながら、ウエットエッチング法による下部電極の薄膜化は、開口部のみならずシリンダーホールの底部に形成された下部電極をも薄膜化する。即ち、特許文献４の薄膜化方法を図９（ａ）の一次下部電極３９Ａに適用すると、開口部３８Ｕの一次下部電極３９Ａが薄膜化されるだけでなく、シリンダーホール３８の底部３８Ｂに形成された一次下部電極３９Ａも同じ膜厚だけウエットエッチングされる。底部３８Ｂには、最初から開口部３８Ｕより薄い膜厚のＴｉＮ膜３９が形成されている。このため、底部３８ＢのＴｉＮ膜３９が開口部３８ＵのＴｉＮ膜３９と同じ膜厚分だけエッチングされると、結果的に底部３８ＢのＴｉＮ膜３９が過剰に薄膜化された状態となる恐れがある。そして、過剰に薄膜化されたＴｉＮ膜３９は薬液を浸透させてしまうため種々の新たな問題が発生する。
【００６０】
例えば、容量絶縁膜４４を成膜する前の洗浄工程ではフッ酸含有液が用いられる。フッ酸含有液が過剰に薄膜化されたＴｉＮ膜３９（下部電極）を浸透するとその周囲に位置するシリコン酸化膜からなる層間絶縁膜やシリンダー層間膜をエッチングしてしまう。特に、シリンダーホール３８の底面に形成された下部電極が過剰に薄膜化されフッ酸含有液が浸透するようになると、下層に位置する第１層間絶縁膜２５がエッチングされてしまい、空洞が生じて構造物の破壊によるショートも発生し得る。
【００６１】
ここで、図１４を参照する。図１４には、薬液の浸透性に対するＴｉＮ膜の膜厚依存性を調べた発明者の実験結果が示されている。実験は、次のように行った。まず、シリコン基板上にシリコン酸化膜を形成し、さらにその上に２０ｎｍのＴｉＮ膜をＣＶＤ法で形成した実験試料を準備した。この実験試料に対して、ウエットエッチング法もしくはドライエッチング法を用いてＴｉＮ膜を薄膜化した。その後、実験試料をフッ酸含有溶液に浸漬し、所定の面積内におけるシリコン酸化膜のエッチング領域の個数（染み込み個数）を調べた。
【００６２】
図１４において、横軸は残存ＴｉＮ膜厚（下部電極の実膜厚に相当）、縦軸は染み込み個数を示している。この実験結果は、下層のシリコン酸化膜がエッチングされ始めるＴｉＮ膜の膜厚、すなわち薬液がＴｉＮ膜を浸透可能となる膜厚を示している。図１４から明らかなように、薬液の浸透はＴｉＮ膜の膜厚が４．３ｎｍより薄い領域で、薄いほど激しく浸透することが分かる。したがって、ＴｉＮ膜中の薬液の浸透を防止するためには、マージンを考慮してＴｉＮ膜厚を５ｎｍ以上確保することが望ましい。
【００６３】
上記例では、開口部３８Ｕの一次下部電極３９Ａの膜厚は１８ｎｍであり、底部３８Ｂの膜厚は１６ｎｍである。このため、特許文献４に記載されたウエットエッチング法を用いて一次下部電極３９Ａのスリミングを行うことで、キャパシタ１０５の形成が可能になる。例えば、底部３８Ｂに６ｎｍのＴｉＮ膜３９を残存させるようにスリミングを行うものとすれば、開口部３８Ｕには８ｎｍのＴｉＮ膜３９が残存することとなる。この場合、新たな開口直径Ｗ２は３４ｎｍとなる。したがって、厚さ７ｎｍの容量絶縁膜４４を形成しても開口部３８Ｕの閉塞は発生せず、キャパシタ１０５を形成することができる。しかし、後述する第２実施形態のようにシリンダーホールがより深くなった場合や、微細化により開口径Ｗ１がさらに縮小された場合には、等方的にエッチングが進行するウエットエッチング法を用いるスリミング法は、適用困難となる。
【００６４】
そこで、本実施形態では、等方的にエッチングが進行するウエットエッチング法ではなく、一次下部電極３９Ａの選択酸化法と一次下部電極３９Ａの酸化膜４０を選択的に除去するスリミング方法を用いる。
【００６５】
（一次下部電極の酸化膜形成工程Ｓ９）
図９（ａ）及び図９（ｂ）を参照して、本実施形態の選択酸化法について説明する。本実施形態の選択酸化法では等方性プラズマ酸化法を用いる。等方性プラズマとは、高周波パワーを印加して発生させたプラズマに、半導体基板に対するバイアスパワーもしくは電圧を意識的に印加しない状態のプラズマを意味する。異方性プラズマ条件では、バイアスを印加するのでプラズマ中のイオンにエネルギーが付与され、ホールのより深い領域までイオンが到達して反応に寄与する。しかし、等方性プラズマ条件では、イオンにエネルギーが付与されないため、ホールのより浅い部分でのみ反応が進行する特徴がある。本実施形態の等方性プラズマ酸化法に用いる条件は、一例として半導体基板の温度２５０℃、圧力１３０Ｐａ、酸化時間０．５分、プラズマガスとして酸素（Ｏ２）：窒素（Ｎ２）＝１：１０が挙げられる。
【００６６】
図９（ａ）に示した試料は、前述のようにシリンダーホール３８の深さＨ１が１５００ｎｍ、開口直径Ｗ１が５０ｎｍで、一次下部電極３９Ａの開口部３８Ｕの厚さＴｕａが１８ｎｍ、底部３８Ｂの厚さＴｂａが１６ｎｍとなっている。図９（ａ）の試料に対して上記の等方性プラズマ酸化法を実施すると、図９（ｂ）に示すように、一次下部電極３９Ａの一部が酸化され、表面側に酸化チタン（ＴｉＯ）膜４０が形成される。ＴｉＯ膜４０は透過型電子顕微鏡により観察可能である。開口部３８Ｕに形成されたＴｉＯ膜４０の膜厚Ｔｕｂは１．６ｎｍ、底部３８Ｂに形成されたＴｉＯ膜４０の膜厚Ｔｂｂは０．４ｎｍ程度であった。すなわち、開口部３８Ｕに形成されたＴｉＯ膜４０の膜厚Ｔｕｂは、底部３８Ｂに形成されたＴｉＯ膜４０の膜厚Ｔｂｂの４倍となっていた。
【００６７】
ここで、図１５を参照する。図１５は、シリンダーホール３８の開口直径を種々変化させた試料について、上記の等方性プラズマ酸化法を実施し、開口部３８Ｕと底部３８Ｂとに形成されたＴｉＯ膜４０の各々の厚さを調べた発明者の実験結果である。横軸にはシリンダーホール３８の開口直径Ｗ１を、縦軸には形成されたＴｉＯ膜４０の厚さを示している。
【００６８】
図１５から理解されるように、開口部３８Ｕに形成されるＴｉＯ膜厚（◆で示す）は開口直径Ｗ１に依存しないのに対し、底部３８Ｂに形成されるＴｉＯ膜厚（□で示す）は開口直径Ｗ１が狭くなるほど著しく減少する。特に、開口直径Ｗ１が４０ｎｍ以下の領域では、底部３８ＢにはＴｉＯ膜４０が形成されない。これらのことから、シリンダーホール３８の形状自体を利用することにより、開口部３８Ｕに厚く、底部３８Ｂに薄いＴｉＯ膜４０を選択的に形成できることが理解される。つまり、シリンダーホールに形成された一次下部電極３９Ａの表面に形成される酸化膜の膜厚が底部よりも開口部において厚くなるという選択性は、シリンダーホールの開口直径に依存する特性を有する。本実施の形態ではこの特性を利用して酸化膜を形成する。
【００６９】
図１５は、シリンダーホールの深さＨ１を一定とし、開口直径Ｗ１を変化させた場合の結果を示しているが、逆の場合も同様の結果を得ることができる、すなわち、開口直径Ｗ１を一定とし、深さＨ１を深くしても開口部に厚く、底部に薄いＴｉＯ膜を選択的に形成することができる。
【００７０】
（酸化膜除去工程Ｓ１０）
図９（ｃ）は、一次下部電極３９Ａの表面に形成されたＴｉＯ膜４０を選択的に除去した後の状態を示している。ＴｉＯ膜４０の選択的な除去には、例えば、ＨＦ（４９％）：Ｈ２Ｏ＝１：３００、２３℃のフッ酸（ＨＦ）含有溶液を用いることができる。シリコン窒化膜からなる第２サポート膜３３Ｅ及び一次下部電極３９Ａを構成するＴｉＮ膜は、上記エッチング液ではエッチングされないのでＴｉＯ膜４０を選択的に除去することができる。これにより下部電極４２が形成される。
【００７１】
図９（ｂ）の段階において、例えば、上記の等方性プラズマ酸化法により３分間酸化すると、開口部３８Ｕに形成されるＴｉＯ膜４０の膜厚Ｔｕｂは９．６ｎｍとなる。これを除去すると開口部３８Ｕに残存する下部電極４２の膜厚Ｔｕは１８−９．６＝８．４ｎｍとなる。同様に、底部３８Ｂに形成されるＴｉＯ膜４０の膜厚Ｔｂｂは２．４ｎｍとなる。これを除去すると底部３８Ｂに残存する下部電極４２の膜厚Ｔｂは１６−２．４＝１３．６ｎｍとなる。したがって、下部電極４２の底部において、前述の薬液の浸透を抑制するＴｉＮ膜（下部電極）の厚さの好ましい範囲となる５ｎｍ以上を確保した上で、開口部３８Ｕの下部電極膜厚を薄膜化することが可能である。
【００７２】
なお、等方性プラズマ酸化法及びＨＦ含有溶液の条件は、一例であって、上記条件に限るものではない。例えば、等方性プラズマ酸化法にバイアス印加条件を付加して異方性酸化成分を重ねれば（等方性プラズマと異方性プラズマを共存させれば）開口部と底部のＴｉＯ膜の膜厚差を維持しつつ、その差分を小さくすることも可能となり制御範囲を拡大できる。
【００７３】
以上のように、ＴｉＯ膜４０を形成し除去することで、一次下部電極３９Ａのスリミングを行う。これにより、図９（ａ）の段階では１４ｎｍであった一次下部電極３９Ａの開口直径Ｗ２を、図９（ｃ）の段階では下部電極４２の開口直径Ｗ３として３３．２ｎｍまで拡大することができる。こうして、シリンダーホール３８をより深く、及び／又は、より細くした場合であっても、後の工程で形成される容量絶縁膜４４及び上部電極４５をシリンダーホール３８内に形成することが可能となる。
【００７４】
次に、図１０に示すように、厚さ８０ｎｍのシリコン酸化膜からなる犠牲膜４１をプラズマＣＶＤ法により成膜する。プラズマＣＶＤ法で成膜されるシリコン酸化膜はステップカバレージが悪いので、シリンダーホール３８を埋設することなく、開口部だけを閉塞させるように形成することができる。これにより、後の工程でリソグラフィー工程が実施されてもシリンダーホール３８内にフォトレジストが残存する不都合を回避することができる。
【００７５】
次に、図１１に示すように、リソグラフィーとドライエッチング法により、第２サポート膜３３Ｅに第１サポート開口４１Ａを形成する。詳述すると、まず、周辺回路領域ＰＡの全域とメモリセル領域ＭＡの一部を開口するマスクパターン（図示せず）を犠牲膜４１上に形成する。次に、マスクパターンをマスクとして、犠牲膜４１及び第２サポート膜３３Ｅを連続的にドライエッチングし第１サポート開口４１Ａを形成する。図１１には示されていないが、第１サポート開口４１Ａは、メモリセル領域ＭＡの中央部にも形成される。メモリセルＭＡの中央部には、複数の第１サポート開口４１Ａが形成される。その後、マスクパターンを除去する。
【００７６】
次に、図１２に示すように、第２シリンダー層間膜３３Ｄ及び第１シリンダー層間膜３３Ｂを全て除去する。
【００７７】
詳述すると、まず、フッ化水素酸（ＨＦ）溶液を用いるウェットエッチ処理を実施する。ＨＦ溶液は、第１サポート開口４１Ａを介して第２サポート膜３３Ｅの下部へ進入する。これにより、メモリセル領域ＭＡ及び周辺回路領域ＰＡに位置する第２シリンダー層間膜３３Ｄが全て除去される。このとき、犠牲膜４１も同時に除去される。これにより、第１サポート膜３３Ｃの上面が露出する。
【００７８】
次に、第２サポート膜３３Ｅをマスクとして、上面が露出している第１サポート膜３３Ｃをドライエッチングする。これにより、図１１の段階で第２サポート膜３３Ｅに形成された第１サポート開口４１Ａのパターンがそのまま第１サポート膜３３Ｃに形成される。これにより第１シリンダー層間膜３３Ｂの上面の一部が露出する。
【００７９】
次に、フッ化水素酸（ＨＦ）溶液を用いて、再度、ウェットエッチ処理を実施する。これにより、メモリセル領域ＭＡ及び周辺回路領域ＰＡに位置する第１シリンダー層間膜３３Ｂが除去され、図１２に示す状態となる。この状態において、ストッパーシリコン窒化膜３３Ａの上面が露出する。また、各々の下部電極４２は内外壁面が露出するクラウン構造となる。さらに各下部電極４２は、外壁面に第１サポート膜３３Ｃと第２サポート膜３３Ｅが接する構成となる。この構成により、各々の下部電極４２の倒壊や捩れを防止することができる。
【００８０】
（容量膜形成工程Ｓ１１）
次に、図１３に示すように、容量膜４４を成膜する。容量膜４４は、メモリセル領域ＭＡのみならず周辺回路領域ＰＡにも形成されるが、後の工程により除去される。図１３は、除去後の状態を示している。
【００８１】
図１３に示すように、メモリセル領域では、容量膜４４が下部電極４２の内外壁露出面、及び第１サポート膜３３Ｃ及び第２サポート膜３３Ｅの上下面及び側面を覆うように形成される。容量膜４４は、例えば、酸化ジルコニウム（ＺｒＯ２）膜からなる高誘電率膜と、誘電率は低いが熱的に安定な酸化アルミニウム（Ａｌ２Ｏ３）膜と、の積層膜で形成される。本実施形態では容量膜４４の厚さを７ｎｍとしている。
【００８２】
容量膜４４には、半導体記憶装置の安定動作のために、より大きな蓄積電荷量と、より小さなリーク電流特性が要求される。このため容量膜４４の厚さは少なくとも７ｎｍ必要である。図９（ａ）の段階で一次下部電極３９Ａの薄膜化処理を実施しない場合、開口直径Ｗ２は１４ｎｍとなっているので、厚さ７ｎｍの容量膜４４を形成した段階でシリンダーホール３８の開口部３８Ｕは閉塞する。そのため、上部電極４５がシリンダーホール３８内に形成されず内壁キャパシタを構成することができない。これに対して、本実施形態では、一次下部電極３９Ａの薄膜化処理を実施することにより、図９（ｃ）の段階で下部電極４２の開口直径Ｗ３を３３．２ｎｍまで拡大している。したがって、厚さ７ｎｍの容量膜４４を形成した段階でも１９．２ｎｍの開口を残存させることができる。それゆえ、上部電極４５をシリンダーホール３８内に形成することができる。すなわち、下部電極４２の内壁及び外壁のいずれをもキャパシタとして機能させることができる。
【００８３】
（上部電極形成工程Ｓ１２）
次に、容量膜４４の表面を覆うように上部電極４５を形成する。上部電極４５は、容量膜４４と同様に、周辺回路領域ＰＡにも形成されるが、その後除去される。メモリセル領域ＭＡにおいて、上部電極４５は、容量膜４４に接して下部電極４２の内周側を埋設し、また容量膜４４に接して下部電極４２の外周側を囲む。上部電極４５は、例えば、厚さ１０ｎｍの窒化チタン膜で構成される。窒化チタン膜は、下部電極４２と同様に、四塩化チタン（ＴｉＣｌ４）ガスと、アンモニア（ＮＨ３）ガスを原料ガスとし、温度を４６０℃とするＣＶＤ法により形成することができる。上部電極４５を形成した段階でシリンダーホール３８は閉塞する。
【００８４】
次に、シリンダーホール３８を閉塞させた上部電極４５上に図示しないプレートＷ膜をスパッタ法により形成する。また、プレートＷ膜上に、厚さ１００ｎｍのカバーシリコン酸化膜４６をプラズマＣＶＤ法により成膜する。
【００８５】
次に、メモリセル領域ＭＡを覆う図示しないマスクパターンをマスクとして、周辺回路領域ＰＡに形成されたカバーシリコン酸化膜４６、プレートＷ膜、上部電極４５、容量膜４４をドライエッチング法により除去する。その後、マスクパターンを除去する。こうして、図１３に示すように、メモリセル領域ＭＡには、半導体基板１上に突出し複数のキャパシタ１０５からなるメモリマット１０５Ａが形成される。また、メモリマット１０５Ａの存在により、周辺回路領域ＰＡには、凹部４７Ａが形成される。
【００８６】
（上層配線層形成工程）
次に、図２に示す第２層間膜絶縁膜４７となるシリコン酸化膜をシリコン基板１上の全面に形成する。シリコン酸化膜の形成には、モノシラン（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を原料ガスとし、温度４００℃のプラズマＣＶＤ法を用いることができる。シリコン酸化膜は、凹部４７Ａが全て埋まる厚さ、例えば２５００ｎｍに形成される。その後、ＣＭＰ法により、図示しないプレートＷ膜をストッパーとして擦り切るまでカバーシリコン酸化膜４６を含むシリコン酸化膜を研磨する。これにより、メモリセル領域ＭＡ及び周辺回路領域ＰＡの各々の表面が面一となるように平坦化される。こうして、周辺回路領域ＰＡに生じた凹部４７Ａは、第２層間絶縁膜４７で埋設される。
【００８７】
次に、第２層間絶縁膜４７上を含む全面に厚さ５００ｎｍのシリコン酸化膜からなる第３層間絶縁膜４８をプラズマＣＶＤ法により形成する。
【００８８】
次に、リソグラフィーとドライエッチング法により、第３層間絶縁膜４８を貫通し、キャパシタ１０５の上部に形成されているプレートＷ膜に接続する第１スルーホール４９ａを形成する。同時に、第３層間絶縁膜４８及び第２層間絶縁膜４７を貫通し、周辺配線３２の上面を露出させる第２スルーホール４９ｂを形成する。
【００８９】
次に、ＣＶＤ法で形成するタングステンなどの金属膜からなるビアプラグ４９Ａ及び４９Ｂを形成する。ビアプラグ４９Ａは、第１スルーホール４９ａを埋設し、ビアプラグ４９Ｂは、第２スルーホール４９ｂを埋設するように形成される。
【００９０】
次に、第３層間絶縁膜４８上に、Ｔｉ膜、ＴｉＮ膜、厚さ３００ｎｍのアルミニウム（Ａｌ）膜、及びＴｉＮ膜をスパッタ法により順次成膜する。次に、リソグラフィーとドライエッチング法により、ＴｉＮ膜、アルミニウム膜、ＴｉＮ膜及びＴｉ膜をパターニングし、第１配線５０を形成する。この後、さらに必要に応じて層間絶縁膜及び配線層を形成することにより半導体記憶装置が製造される。
【００９１】
上述のように、本実施形態の半導体記憶装置の製造方法は、半導体基板１上の絶縁膜３３に開口部３８Ｕと底部３８Ｂとを有するシリンダーホール３８を形成する工程と、シリンダーホール３８の内面に底部３８Ｂに形成される膜厚より開口部３８Ｕに形成される膜厚が厚い一次下部電極３９Ａを形成する工程と、一次下部電極３９Ａの表面に底部３８Ｂに形成される膜厚より開口部３８Ｕに形成される膜厚が厚い一次下部電極３９Ａの酸化膜４０を選択的に形成する工程と、酸化膜４０を除去することにより開口幅が拡幅された下部電極４２を形成する工程と、を有する。
【００９２】
これにより、下部電極４２の開口部における開口幅が拡幅されるので、その後容量膜４４を形成してもホール３８の閉塞を回避して上部電極４５をホール３８内に形成することができる。その結果、シリンダーホール３８をより深くしたり、その径をより小さくしたりしても、そのシリンダーホール３８内に形成した下部電極４２の内外壁を利用するキャパシタを構成することができる。
【００９３】
[第２実施形態]
次に、本発明の第２実施形態に係る半導体記憶装置の製造方法について説明する。第１実施形態では、第１サポート膜３３Ｃ及び第２サポート膜３３Ｅを備えるクラウン構造のキャパシタを有する半導体記憶装置の製造に本発明の半導体記憶装置の製造方法を適用する例について説明した。しかし、クラウン構造のキャパシタは、さらに微細化が進むと、下部電極の機械的強度が不足する結果、サポート膜によっても支えきれず、変形等によって隣接キャパシタとショートとする可能性が高くなる。そこで、第２実施形態に係る半導体記憶装置の製造方法として、シリンダー層間膜を除去しないシリンダー構造のキャパシタを備える半導体記憶装置を製造する例について説明する。
【００９４】
図１６は、本実施形態に係る半導体記憶装置の製造方法により製造される半導体記憶装置の断面構造の一例を示している。なお、この半導体記憶装置の平面レイアウトは図１と同じである。
【００９５】
図１６に示す半導体記憶装置において、図２に示した半導体記憶装置と最も異なる点は、第１シリンダー層間膜３３Ｂ及び第２シリンダー層間膜３３Ｄが下部電極４２の周囲に残存している点である。この構成によれば、キャパシタ１０５を構成する下部電極４２は、シリンダーホール３８の内面に張り付いて固定される。つまり、クラウン構造のように下部電極の周囲に位置するシリンダー層間膜を除去しないので下部電極４２の倒壊、捻じれ等に起因するショートの問題を回避できる。
【００９６】
しかしながら、この構成では、キャパシタ１０５は、シリンダーホール３８の内面のみを利用するシリンダー構造（コンケーブ構造と呼ばれる場合もある）となる。このため、クラウン構造のキャパシタと同等の容量を得るためには、シリンダーホール３８の深さをクラウン構造の場合に比べて約２倍にする必要が生じる。この点を考慮して、第２実施形態では、絶縁膜３３の厚さ、すなわちシリンダーホール３８の深さＨ２（図１７参照）を３０００ｎｍとし、シリンダーホール３８の開口直径Ｗ１を４０ｎｍとしている。図１６に示したように、第２実施形態では、第１サポート膜３３Ｃ及び第２サポート膜３３Ｅが存在しない。したがって、絶縁膜３３は、例えば厚さ５０ｎｍのストッパーシリコン窒化膜３３Ａ、厚さ２０００ｎｍの第１シリンダー層間膜３３Ｂ、厚さ９５０ｎｍの第２シリンダー層間膜３３Ｄで形成される。その他の構成は図２の半導体記憶装置と同じなので説明は割愛する。
【００９７】
図１７（ａ）は、第１実施形態と同様の工程により、絶縁膜３３に開口直径Ｗ１が４０ｎｍとなるシリンダーホール３８を形成した後、下部電極材料膜であるＴｉＮ膜３９を形成した段階を示す拡大断面図である。第１実施形態の場合と同様に、絶縁膜３３上の厚さが２０ｎｍとなるＴｉＮ膜３９を形成すると、シリンダーホール３８の開口部３８Ｕには膜厚Ｔｕａが１８ｎｍのＴｉＮ膜３９が形成される。これにより、新たな開口直径Ｗ２は４ｎｍとなる。また、深さが約３０００ｎｍとなる底部３８Ｂには膜厚Ｔｂａが１２ｎｍのＴｉＮ膜３９が形成される。
【００９８】
次に、図１７（ｂ）に示すように、絶縁膜３３の上面に形成されたＴｉＮ膜３９をドライエッチング法により除去する。これにより、一次下部電極３９Ａが形成される。第１実施形態でも説明したように、この状態で厚さ７ｎｍの容量膜４４を形成すると開口部は容量膜４４で完全に閉塞し、シリンダーホール３８内に上部電極４５を形成できなくなる。すなわち、キャパシタ１０５を構成することはできない。
【００９９】
次に、図１７（ｃ）に示すように、等方性プラズマ酸化法により一次下部電極３９Ａの一部を酸化させ、一次下部電極３９Ａの表面に下部電極材料膜（ＴｉＮ膜３９）の酸化膜（ＴｉＯ膜）４０を形成する。第１実施形態の説明に用いた図１５に示されるように、開口直径が４０ｎｍで、酸化時間が０．５分の場合、開口部３８Ｕに形成されるＴｉＯ膜４０の厚さは１．６ｎｍとなる。また、この場合、深さ１５００ｎｍより深い位置には、ＴｉＯ膜４０は形成されない。図１５の結果を基に、本実施形態では、酸化時間を４分とする。これは、深さ２０００ｎｍよりも深い位置には酸化膜が形成されないようにするためである。これにより、開口部３８Ｕに形成されるＴｉＯ膜４０の厚さＴｕｂは１２．８ｎｍとなる。底部３８ＢにはＴｉＯ膜４０は形成されず、厚さＴｂａが１２ｎｍのＴｉＮ膜３９がそのまま残存する。
【０１００】
次に、図１７（ｄ）に示すように、第１実施形態と同様にフッ酸含有溶液によりＴｉＯ膜４０を除去する。これにより、シリンダーホール３８内には下部電極４２が形成される。ＴｉＯ膜４０の開口部３８Ｕにおける厚さＴｕｂは１２．８ｎｍなので、下部電極４２の開口部３８Ｕにおける膜厚Ｔｕは１８−１２．８＝５．２ｎｍとなる。その結果、下部電極４２を形成した段階での開口直径Ｗ３は４０−１０．４＝２９．６ｎｍとなり、容量膜４４及び上部電極４５をシリンダーホール３８内に形成することができる。一方、底部３８Ｂにおける下部電極４２の膜厚Ｔｂは、一次下部電極３９Ａの膜厚Ｔｂａと同じ１２ｎｍである。
【０１０１】
第１実施形態の図１４で説明したように、ＴｉＮ膜の厚さが５ｎｍより薄くなると薬液が浸透する問題が生じる。しかし、本実施形態の下部電極４２では、最も薄い部分で５．２ｎｍとなっているので、薬液の浸透の問題は発生しない。薬液の浸透が生じた場合、ＴｉＯ膜４０のエッチングに用いられるフッ酸含有溶液はシリンダー層間膜３３をも溶解させ、下部電極４２とシリンダー層間膜３３との接触を断つ。その結果、下部電極４２は支持を失い、下部電極４２自体の微動等により容量コンタクトプラグ３１との接続信頼性が低下する。本実施形態ではこのような事態は生じない。
【０１０２】
なお、フッ酸含有溶液によりＴｉＯ膜４０をエッチングする図１７（ｄ）の工程では、上面が露出している第２シリンダー層間膜３３Ｄもエッチングされる。しかし、このエッチング量は３０〜５０ｎｍであって、シリンダーホール３８の深さＨ２の３０００ｎｍに比べればわずかであり実質的な問題にはならない。
【０１０３】
この後、第１実施形態と同様の工程によりキャパシタ１０５及び配線等が形成され半導体記憶装置が完成する。
【０１０４】
上記のように、本実施形態では深さ３０００ｎｍ、開口直径４０ｎｍのシリンダーホール３８を用いてシリンダー構造のキャパシタ１０５を形成する。この場合であっても下部電極材料の選択酸化法を用いることにより、下部電極４２の薬液浸透を回避する膜厚を維持しつつ開口部の閉塞をも回避してシリンダー構造のキャパシタ１０５を形成することができる。
【０１０５】
以上説明したように、第２実施形態も第１実施形態と同様に、半導体基板１上の絶縁膜３３に開口部３８Ｕと底部３８Ｂとを有するホール３８を形成する工程と、ホール３８の内面に底部３８Ｂに形成される膜厚より開口部３８Ｕに形成される膜厚が厚い一次下部電極３９Ａを形成する工程と、一次下部電極３９Ａの表面に底部３８Ｂに形成される膜厚より開口部３８Ｕに形成される膜厚が厚い一次下部電極３９Ａの酸化膜４０を選択的に形成する工程と、酸化膜４０を除去することにより開口幅が拡幅された下部電極４２を形成する工程と、を有する構成である。
【０１０６】
（変形例）
次に、図１８及び図１９を参照して、第２実施形態に係る半導体記憶装置の製造方法における変形例について説明する。
【０１０７】
第２実施形態では、図１７（ｂ）に示す工程において絶縁膜３３の上面に形成された下部電極材料膜（３９）を全て除去し、シリンダーホール３８内に一次下部電極３９Ａを形成した後、一次下部電極３９Ａに対して薄膜化処理を実施している。これに対し、本変形例では、図１８（ａ）に示すようにシリンダーホール３８を含む全面に下部電極材料膜（３９）を形成した後、図１８（ｂ）に示すように下部電極材料膜（３９）に対し選択酸化処理を実施して酸化膜４０を形成し、その後、図１８（ｃ）に示すように酸化膜４０の除去処理を実施し、最後に図１８（ｄ）に示すように絶縁膜３３上の薄膜化された下部電極材料膜（３９）を除去して下部電極４２を形成する方法を用いる。なお、成膜方法、酸化方法、除去方法は、第１及び第２実施形態と同様の方法を用いることができる。
【０１０８】
すなわち、本変形例における半導体記憶装置の製造方法は、図３のフローチャートに示した半導体基板に素子分離領域を形成する工程（Ｓ１）〜絶縁膜を形成する工程（Ｓ６）と、図１９のフローチャートに示す工程Ｓ７〜Ｓ１２とで概略構成される。図１９に示す工程は、絶縁膜にホールを形成する工程（Ｓ７）と、ホールを含む全面に下部電極材料膜を形成する工程（Ｓ８ａ）と、下部電極材料膜表面に下部電極材料の酸化膜を選択的に形成する工程（Ｓ９ａ）と、酸化膜を除去して絶縁膜の上面に形成された下部電極材料膜を薄膜化する工程（Ｓ１０ａ）と、絶縁膜の上面に残存する薄膜化された下部電極材料膜を除去してホール内面に下部電極を形成する工程（Ｓ１１ａ）と、下部電極表面に容量膜を形成する工程（Ｓ１１）と、容量膜表面に上部電極を形成する工程（Ｓ１２）と、を含む。
【０１０９】
さらに言えば、本変形例の半導体記憶装置の製造方法は、半導体基板１上の絶縁膜３３に開口部３８Ｕと底部３８Ｂとを有するホール３８を形成する工程と、ホール３８の底部３８Ｂに形成される膜厚より開口部３８Ｕに形成される膜厚が厚い下部電極材料膜３９をホール３８の内面を含む全面に形成する工程と、下部電極材料膜３９の表面に底部３８Ｂに形成される膜厚より開口部３８Ｕに形成される膜厚が厚い下部電極材料の酸化膜４０を選択的に形成する工程と、酸化膜４０を除去することにより開口幅が拡幅された一次下部電極３９Ａを形成する工程と、絶縁膜３３上に残存している一次下部電極３９Ａを除去してホール３８の内面に下部電極４２を形成する工程と、を有する。
【０１１０】
本変形例を用いても第２実施形態と同様に、下部電極材料膜の選択酸化法を用いることにより、下部電極材料膜の薬液浸透を回避する膜厚を維持しつつ開口部の閉塞をも回避してシリンダー構造のキャパシタ１０５を形成することができる。
【０１１１】
以上、本発明についていくつかの実施形態に即して説明したが、本発明は上記実施形態に限定されることなく、本発明の範囲内において種々の変形・変更が可能である。上述した成膜材料、成膜方法、エッチング方法、膜厚や成膜温度などの数値等は単なる例示に過ぎず、その目的に応じて種々のものを採用し得る。
【符号の説明】
【０１１２】
１    半導体基板
２ａ    第１素子分離領域
２ｂ    第２素子分離領域
２ｃ    第３素子分離領域
３    活性領域
３Ａ１，３Ａ２，３Ａ３，３Ａ４    第１活性領域
３Ｂ１，３Ｂ２，３Ｂ３，３Ｂ４    第２活性領域
４    周辺ゲート絶縁膜
５    保護膜
６ａ    ビット線拡散層
６ｂａ    第１容量拡散層
６ｂｂ    第２容量拡散層
８    トレンチ
９    セルゲート絶縁膜
１０    キャップ絶縁膜
１２    シリコン酸化膜
１３    ビット線コンタクトホール
１４，１４ａ    ポリシリコン膜
１５    金属膜
１６    カバー絶縁膜
１８    周辺ゲート電極
１９    ビット線コンタクトプラグ
２０    第１サイドウォール膜
２１    ＬＤＤ領域
２２    第２サイドウォール膜
２３    ソース／ドレイン領域
２４    ライナー絶縁膜
２５    第１層間絶縁膜
２６    容量コンタクトホール
２７    ポリシリコン膜
２８    周辺コンタクトホール
２９    金属膜
３０    周辺コンタクトプラグ
３１    容量コンタクトプラグ
３２    周辺配線
３３    シリンダー絶縁膜
３３Ａ    ストッパーシリコン窒化膜
３３Ａｕ    上面
３３Ｂ    第１シリンダー層間膜
３３Ｃ    第１サポート膜
３３Ｄ    第２シリンダー層間膜
３３Ｅ    第２サポート膜
３３ｕ    上面
３８    シリンダーホール
３８Ｕ    開口部
３８Ｂ    底部
３９    窒化チタン膜
３９Ａ    一次下部電極
４１    犠牲膜
４１Ａ    第１サポート開口
４２    下部電極
４４    容量絶縁膜
４５    上部電極
４７    第２層間絶縁膜
４７Ａ    凹部
４８    第３層間絶縁膜
４９Ａ，４９Ｂ    ビアプラグ
４９ａ    第１スルーホール
４９ｂ    第２スルーホール
５０    第１配線
１０５    キャパシタ
１０５Ａ    メモリマット
【図１】
2016058478.tif 000003
【図２】
2016058478.tif 000004
【図３】
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【図４】
2016058478.tif 000006
【図５】
2016058478.tif 000007
【図６】
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【図７】
2016058478.tif 000009
【図８】
2016058478.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2016058478.tif 000019
【図１８】
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【図１９】
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