(57)【要約】【課題】微細化に伴い、ＬＤＤ形成用注入領域を十分に覆うようにチャネルイオン注入領域を形成できなくなる可能性がある。【解決手段】第１ゲート配線と第２ゲート配線との間の領域にあるオフセット膜の一部が露出する開口部を有するレジスト膜を形成する工程と、前記レジスト膜をマスクとして、前記開口部から露出した前記オフセット膜をエッチングする工程と、前記オフセット膜をマスクとして、前記活性領域に第１不純物を注入することにより、前記活性領域上に第１不純物拡散層を形成する工程と、前記オフセット膜をマスクとして、前記活性領域に第２不純物を注入することにより、前記活性領域上にて前記第１不純物拡散層の底面乃至側面を覆う第２不純物拡散層を形成する工程と、を含む。【選択図】図１
2016127193.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、素子分離領域で囲まれた活性領域を形成する工程と、
前記活性領域上を横断するように設けられ、互いに隣り合う第１ゲート配線及び第２ゲート配線を形成する工程と、
前記活性領域、前記第１ゲート配線、及び、前記第２ゲート配線を覆うようにオフセット膜を形成する工程と、
前記第１ゲート配線と前記第２ゲート配線との間の領域にある前記オフセット膜の一部が露出する開口部を有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、前記開口部から露出した前記オフセット膜をエッチングする工程と、
前記レジスト膜を除去する工程と、
前記オフセット膜をマスクとして、前記活性領域に第１不純物を注入することにより、前記活性領域上に第１不純物拡散層を形成する工程と、
前記オフセット膜をマスクとして、前記活性領域に第２不純物を注入することにより、前記活性領域上にて前記第１不純物拡散層の底面乃至側面を覆う第２不純物拡散層を形成する工程と、
前記第１ゲート配線及び前記第２ゲート配線のそれぞれの側壁に前記オフセット膜を介してサイドウォール膜を形成する工程と、
前記第１ゲート配線、前記第２ゲート配線、及び前記サイドウォール膜をマスクとして、前記活性領域に第３不純物を注入することにより、前記活性領域上に第３不純物拡散層を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１不純物拡散層は、Ｎ型又はＰ型の不純物拡散層であり、
前記第２不純物拡散層は、前記第１不純物拡散層とは反対導電型の不純物拡散層であり、
前記第３不純物拡散層は、前記第１不純物拡散層とは同一導電型の不純物拡散層である請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２不純物拡散層を形成する工程では、前記第２不純物の注入で、前記活性領域の上面に対して垂直方向から所定範囲の角度の方向から前記活性領域に注入する請求項１記載の半導体装置の製造方法。
【請求項４】
前記所定範囲の角度は、１７度以上かつ２０度以下である請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２不純物拡散層を形成する工程では、前記オフセット膜で覆われた前記活性領域にも前記第２不純物を注入することにより、前記オフセット膜で覆われ前記活性領域上の位置に第４不純物拡散層を形成する請求項１記載の半導体装置の製造方法。
【請求項６】
前記第４不純物拡散層は、前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側の反対側の前記活性領域上に形成された前記第３不純物拡散層に接続される請求項５記載の半導体装置の製造方法。
【請求項７】
前記オフセット膜は、絶縁膜である請求項１記載の半導体装置の製造方法。
【請求項８】
前記オフセット膜は、シリコン窒化膜を含む絶縁膜である請求項７記載の半導体装置の製造方法。
【請求項９】
前記サイドウォール膜は、絶縁膜である請求項１記載の半導体装置の製造方法。
【請求項１０】
前記サイドウォール膜は、シリコン酸化膜である請求項９記載の半導体装置の製造方法。
【請求項１１】
半導体基板と、
前記半導体基板上に形成された素子分離領域と、
前記半導体基板において前記素子分離領域によって区画された活性領域と、
前記活性領域上を横断するように設けられるとともに、互いに隣り合う第１ゲート配線及び第２ゲート配線と、
前記第１ゲート配線及び前記第２ゲート配線の側壁を覆うオフセット膜と、
前記第１ゲート配線と前記第２ゲート配線の側壁を、前記オフセット膜を介して覆うサイドウォール膜と、
を備え、
前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側にある、前記第１ゲート配線の第１方向の側にある前記サイドウォール膜と、前記第２ゲート配線の前記第１方向とは反対の第２方向の側にある前記サイドウォール膜とは、前記オフセット膜が前記活性領域に最も近くなった最底部の水平方向に面した側壁を覆い、
前記第１ゲート配線の前記第２方向の側にある前記サイドウォール膜と、前記第２ゲート配線の前記第１の方向の側にある前記サイドウォール膜とは、前記オフセット膜が前記活性領域に最も近くなった最底部の水平方向に面した側壁を覆わない半導体装置。
【請求項１２】
前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側の前記活性領域上に、
第１導電型の第１不純物拡散層と、
第２導電型であるとともに、前記第１不純物拡散層の底面乃至側壁を覆う第２不純物拡散層と、
を有する請求項１１記載の半導体装置。
【請求項１３】
前記第１導電型は、ｐ型又はｎ型であり、
前記第２導電型は、前記第１導電型とは反対導電型である請求項１２記載の半導体装置。
【請求項１４】
前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側及びその反対側のそれぞれの前記活性領域上に、前記第１導電型であるとともに、前記第１不純物拡散層を貫通する第３不純物拡散層を有する請求項１２記載の半導体装置。
【請求項１５】
前記第１不純物拡散層の不純物濃度は、前記第３不純物拡散層の不純物濃度よりも低い請求項１４記載の半導体装置。
【請求項１６】
前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側の反対側の前記活性領域上にある前記第３不純物拡散層と前記第２不純物拡散層との間に、前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側の反対側の前記活性領域上にある前記第３不純物拡散層と接続され、前記第２導電型である第４不純物拡散層を有する請求項１４記載の半導体装置。
【請求項１７】
前記第４不純物拡散層は、前記第２不純物拡散層よりも浅い請求項１６記載の半導体装置。
【請求項１８】
半導体基板と、
前記半導体基板上に形成された素子分離領域と、
前記半導体基板において前記素子分離領域によって区画された活性領域と、
前記活性領域上を横断するように設けられるとともに、互いに隣り合う第１ゲート配線及び第２ゲート配線と、
前記第１ゲート配線における前記第２ゲート配線側である第１方向にある側面に設けられた第１オフセット膜と、
前記第１ゲート配線における前記第１方向とは反対側でなる第２方向にある側面に設けられた第２オフセット膜と、
前記第２ゲート配線における前記第２方向にある側面に設けられた第３オフセット膜と、
前記第２ゲート配線における前記第１の方向にある側面に設けられた第４オフセット膜と、
前記第１オフセット膜上に積み重ねられた第１サイドウォール膜と、
前記第２オフセット膜上に積み重ねられた第２サイドウォール膜と、
前記第３オフセット膜上に積み重ねられた第３サイドウォール膜と、
前記第４オフセット膜上に積み重ねられた第４サイドウォール膜と、
を備え、
前記活性領域の上面に対して垂直方向における前記第１サイドウォール膜と前記半導体基板との間に、前記第１オフセット膜が多くとも部分的に存在し、
前記活性領域の上面に対して垂直方向における前記第３サイドウォール膜と前記半導体基板との間に、前記第３オフセット膜が多くとも部分的に存在し、
前記活性領域の上面に対して垂直方向における前記第２サイドウォール膜と前記半導体基板との間に、前記第２オフセット膜が全体的に存在し、
前記活性領域の上面に対して垂直方向における前記第４サイドウォール膜と前記半導体基板との間に、前記第４オフセット膜が全体的に存在する半導体装置。
【請求項１９】
前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側の前記活性領域上に、
第１導電型の第１不純物拡散層と、
第２導電型であるとともに、前記第１不純物拡散層の底面乃至側壁を覆う第２不純物拡散層と、
を有する請求項１８記載の半導体装置。
【請求項２０】
前記第１導電型は、ｐ型又はｎ型であり、
前記第２導電型は、前記第１導電型とは反対導電型である請求項１９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）においては、トランジスタのソースとドレインとを入れ替えることなく使用する回路パターン部がある。このような回路パターン部に対して、従来よりも駆動電圧を上げる場合、特許文献１に開示されているように、第３の不純物拡散領域（Ｐ型不純物拡散層）を、ソースを構成する第１の不純物拡散領域（高濃度Ｎ型不純物領域）及び第２の不純物拡散領域（ＬＤＤ拡散領域）の周囲にのみ形成したトランジスタを採用することがある。こうすることで、ドレインの電界を緩和し、ソース・ドレイン間のパンチスルーを防止している。
【０００３】
特許文献１で開示されたトランジスタは、第１導電型の半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟むように形成され、ソース・ドレインを形成する１対の第２導電型の第１の不純物拡散領域と、前記第１の不純物拡散領域の間に形成され、前記第１の不純物拡散領域よりも低濃度で且つ同一導電型の第２の不純物拡散領域と、前記ソースを構成する第１の不純物拡散領域と第２の不純物拡散領域の周辺に形成され、前記ドレインを構成する第１の不純物拡散領域と第２の不純物拡散領域の周辺よりも高い第１導電型の不純物濃度を有する第３の不純物拡散領域とを有する構造となっている。第３の不純物拡散領域は、ドレインとは非対称となっている。第３の不純物拡散領域は、ゲート電極を形成した後であって第２の不純物拡散領域を形成した後に、ドレインをレジストで覆い、ソースに第１導電型のイオンを打ち込むことで形成されている。
【０００４】
また、特許文献２には、特許文献１に記載の第３の不純物拡散領域に相当するチャネルイオン注入領域がソースを確実に包み込めるように、基板に対して斜め方向からチャネルイオン注入を行う方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−１８６２５２号公報
【特許文献２】特開平１０−５６１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本願発明者により与えられる。
【０００７】
しかしながら、特許文献２に記載の半導体装置の製造方法のように、２つのゲート間にある共通のソース領域に、基板に対して斜め方向からチャネルイオン注入を行っても、チャネルイオン注入領域がＬＤＤ形成用注入領域を十分に覆うことができない可能性がある。つまり、特許文献２では、チャネルイオン注入する際、２つのゲート間のソース領域で開口した注入用レジストマスクを形成しており、微細化に伴い、２つのゲート間の間隔が狭くなり、注入用レジストマスクの開口のアスペクト比が相当大きくなるため、斜め方向からチャネルイオン注入を行っても、シャドーイングの影響で、その斜め注入角度（基板上面に対する垂直方向からの角度）が小さい角度でしかチャネルイオン注入できなくなり、ＬＤＤ形成用注入領域を十分に覆うようにチャネルイオン注入領域を形成できなくなる可能性がある。なお、シャドーイングの影響を小さくするために注入用レジストマスクを薄くすることが考えられるが、注入用レジストマスクを薄くすると注入されるチャネルイオンが注入用レジストマスクを突き抜けてしまう可能性があるので、注入用レジストマスクを安易に薄くできない。
【課題を解決するための手段】
【０００８】
第１の視点に係る半導体装置の製造方法は、半導体基板に、素子分離領域で囲まれた活性領域を形成する工程と、前記活性領域上を横断するように設けられ、互いに隣り合う第１ゲート配線及び第２ゲート配線を形成する工程と、前記活性領域、前記第１ゲート配線、及び、前記第２ゲート配線を覆うようにオフセット膜を形成する工程と、前記第１ゲート配線と前記第２ゲート配線との間の領域にある前記オフセット膜の一部が露出する開口部を有するレジスト膜を形成する工程と、前記レジスト膜をマスクとして、前記開口部から露出した前記オフセット膜をエッチングする工程と、前記レジスト膜を除去する工程と、前記オフセット膜をマスクとして、前記活性領域に第１不純物を注入することにより、前記活性領域上に第１不純物拡散層を形成する工程と、前記オフセット膜をマスクとして、前記活性領域に第２不純物を注入することにより、前記活性領域上にて前記第１不純物拡散層の底面乃至側面を覆う第２不純物拡散層を形成する工程と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれの側壁に前記オフセット膜を介してサイドウォール膜を形成する工程と、前記第１ゲート配線、前記第２ゲート配線、及び前記サイドウォール膜をマスクとして、前記活性領域に第３不純物を注入することにより、前記活性領域上に第３不純物拡散層を形成する工程と、を含む。
【０００９】
第２の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された素子分離領域と、前記半導体基板において前記素子分離領域によって区画された活性領域と、前記活性領域上を横断するように設けられるとともに、互いに隣り合う第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線及び前記第２ゲート配線の側壁を覆うオフセット膜と、前記第１ゲート配線と前記第２ゲート配線の側壁を、前記オフセット膜を介して覆うサイドウォール膜と、を備え、前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側にある、前記第１ゲート配線の第１方向の側にある前記サイドウォール膜と、前記第２ゲート配線の前記第１方向とは反対の第２方向の側にある前記サイドウォール膜とは、前記オフセット膜が前記活性領域に最も近くなった最底部の水平方向に面した側壁を覆い、前記第１ゲート配線の前記第２方向の側にある前記サイドウォール膜と、前記第２ゲート配線の前記第１の方向の側に面した前記サイドウォール膜とは、前記オフセット膜が前記活性領域に最も近くなった最底部の水平方向に面した側壁を覆わない。
【００１０】
第３の視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成された素子分離領域と、前記半導体基板において前記素子分離領域によって区画された活性領域と、前記活性領域上を横断するように設けられるとともに、互いに隣り合う第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線における前記第２ゲート配線側である第１方向にある側面に設けられた第１オフセット膜と、前記第１ゲート配線における前記第１方向とは反対側でなる第２方向にある側面に設けられた第２オフセット膜と、前記第２ゲート配線における前記第２方向にある側面に設けられた第３オフセット膜と、前記第２ゲート配線における前記第１の方向にある側面に設けられた第４オフセット膜と、前記第１オフセット膜上に積み重ねられた第１サイドウォール膜と、前記第２オフセット膜上に積み重ねられた第２サイドウォール膜と、前記第３オフセット膜上に積み重ねられた第３サイドウォール膜と、前記第４オフセット膜上に積み重ねられた第４サイドウォール膜と、を備え、前記活性領域の上面に対して垂直方向における前記第１サイドウォール膜と前記半導体基板との間に、前記第１オフセット膜が多くとも部分的に存在し、前記活性領域の上面に対して垂直方向における前記第３サイドウォール膜と前記半導体基板との間に、前記第３オフセット膜が多くとも部分的に存在し、前記活性領域の上面に対して垂直方向における前記第２サイドウォール膜と前記半導体基板との間に、前記第２オフセット膜が全体的に存在し、前記活性領域の上面に対して垂直方向における前記第４サイドウォール膜と前記半導体基板との間に、前記第４オフセット膜が全体的に存在する。
【発明の効果】
【００１１】
本発明によれば、微細化しても第１不純物拡散層の底面乃至側面を十分に覆う第２不純物拡散層を形成できる。
【図面の簡単な説明】
【００１２】
【図１】実施形態１に係る半導体装置における活性領域及びその周辺部分の構成を模式的に示した図２のＸ−Ｘ´間の断面図である。
【図２】実施形態１に係る半導体装置における活性領域及びその周辺部分の構成を模式的に示した部分平面図である。
【図３】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図２のＸ−Ｘ´間に相当する断面図である。
【図４】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図３に続くＸ−Ｘ´間に相当する断面図である。
【図５】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図４に続くＸ−Ｘ´間に相当する断面図である。
【図６】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図５に続くＸ−Ｘ´間に相当する断面図である。
【図７】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図６に続くＸ−Ｘ´間に相当する断面図である。
【図８】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図７に続くＸ−Ｘ´間に相当する断面図である。
【図９】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図８に続くＸ−Ｘ´間に相当する断面図である。
【図１０】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図９に続くＸ−Ｘ´間に相当する断面図である。
【図１１】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図１０に続くＸ−Ｘ´間に相当する断面図である。
【図１２】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図１１に続くＸ−Ｘ´間に相当する断面図である。
【図１３】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図１２に続くＸ−Ｘ´間に相当する断面図である。
【図１４】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図１３に続くＸ−Ｘ´間に相当する断面図である。
【図１５】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図１４に続くＸ−Ｘ´間に相当する断面図である。
【図１６】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図１５に続くＸ−Ｘ´間に相当する断面図である。
【図１７】実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図１６に続くＸ−Ｘ´間に相当する断面図である。
【図１８】比較例に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した断面図である。
【図１９】比較例に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図１８に続く断面図である。
【図２０】比較例に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図１９に続く断面図である。
【図２１】比較例に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図２０に続く断面図である。
【図２２】比較例に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図２１に続く断面図である。
【図２３】比較例に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図２２に続く断面図である。
【図２４】比較例に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した図２３に続く断面図である。
【図２５】実施形態１及び比較例のそれぞれに係る半導体装置におけるトランジスタ部分の駆動電圧とトランジスタ寿命との関係を模式的に示したグラフである。
【図２６】実施形態２に係る半導体装置の構成を模式的に示した図３１の領域Ｒの平面図である。
【図２７】実施形態２に係る半導体装置の構成を模式的に示した図３１の領域Ｒにおける図２６よりも下層から見た平面図である。
【図２８】実施形態２に係る半導体装置の構成を模式的に示した図２６及び図２７のＸ１−Ｘ１´間の断面図である。
【図２９】実施形態２に係る半導体装置の構成を模式的に示した図２６及び図２７のＸ２−Ｘ２´間の断面図である。
【図３０】実施形態２に係る半導体装置の構成を模式的に示した図２６及び図２７のＸ３−Ｘ３´間の断面図である。
【図３１】実施形態２に係る半導体装置の構成を模式的に示した平面図である。
【図３２】実施形態２に係る半導体装置の製造方法を模式的に示した図２６及び図２７の（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図３３】実施形態２に係る半導体装置の製造方法を模式的に示した図３２に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図３４】実施形態２に係る半導体装置の製造方法を模式的に示した図３３に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図３５】実施形態２に係る半導体装置の製造方法を模式的に示した図３４に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図３６】実施形態２に係る半導体装置の製造方法を模式的に示した図３５に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図３７】実施形態２に係る半導体装置の製造方法を模式的に示した図３６に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図３８】実施形態２に係る半導体装置の製造方法を模式的に示した図３７に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図３９】実施形態２に係る半導体装置の製造方法を模式的に示した図３８に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図４０】実施形態２に係る半導体装置の製造方法を模式的に示した図３９に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図４１】実施形態２に係る半導体装置の製造方法を模式的に示した図４０に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図４２】実施形態２に係る半導体装置の製造方法を模式的に示した図４１に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図４３】実施形態２に係る半導体装置の製造方法を模式的に示した図４２に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図４４】実施形態２に係る半導体装置の製造方法を模式的に示した図４３に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図４５】実施形態２に係る半導体装置の製造方法を模式的に示した図４４に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図４６】実施形態２に係る半導体装置の製造方法を模式的に示した図４５に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図４７】実施形態２に係る半導体装置の製造方法を模式的に示した図４６に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図４８】実施形態２に係る半導体装置の製造方法を模式的に示した図４７に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図４９】実施形態２に係る半導体装置の製造方法を模式的に示した図４８に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【図５０】実施形態２に係る半導体装置の製造方法を模式的に示した図４９に続く（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について図面を参照しつつ説明する。なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００１４】
［実施形態１］
実施形態１に係る半導体装置について図面を用いて説明する。図１は、実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の構成を模式的に示した図２のＸ−Ｘ´間の断面図である。図２は、実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の構成を模式的に示した部分平面図である。
【００１５】
実施形態１に係る半導体装置は、トランジスタ部分及びその周辺部分において、素子分離領域１１で区画された１つの活性領域１２上を横断する２本のゲート配線１３を有する２つ組のＮ型トランジスタ２、３を有する。
【００１６】
実施形態１に係る半導体装置は、半導体基板１０（例えば、シリコン基板）に形成された素子分離溝１０ａに素子分離領域１１が埋め込まれている。素子分離領域１１は、ＳＴＩ（Shallow Trench Isolation）構造となっている。素子分離領域１１は、素子分離溝１０ａにおいて、素子分離溝１０ａの底面乃至壁面に沿って形成されたライナ絶縁膜１１ａ（例えば、シリコン窒化膜）を介して埋込絶縁膜１１ｂ（例えば、シリコン酸化膜）が埋め込まれている。素子分離領域１１で囲まれた領域の半導体基板１０の部分は、活性領域１２となる。半導体基板１０には、活性領域１２においてＰ型不純物が注入されたウェル（図示せず）が形成されている。
【００１７】
活性領域１２上には、ゲート絶縁膜（図示せず；例えば、シリコン酸化膜）を介してゲート配線１３が形成されている。ゲート配線１３は、Ｙ方向に延在し、活性領域１２上を横断するように形成されている。ゲート配線１３は、活性領域１２上に２本あり、平行に配されている。ゲート配線１３は、下から第１ＤＯＰＯＳ膜１３ａ（ドープポリシリコン膜）、第２ＤＯＰＯＳ膜１３ｂ（ドープポリシリコン膜）、導電積層膜１３ｃ（例えば、ＷＳｉ／ＴｉＮ／Ｔｉ膜：タングステンシリサイド／窒化チタン／チタン膜）、Ｗ膜１３ｄ（タングステン膜）、マスク窒化膜１３ｅ（例えば、シリコン窒化膜）の順に積層して形成されている。マスク窒化膜１３ｅは、上部の２本のゲート配線１３が互いに対向する側の角部がエッチングによって凹んだ凹部１８ａを有する。ゲート配線１３の側壁の両側には、オフセット窒化膜１５（例えば、シリコン窒化膜）及びオフセット酸化膜１６（例えば、シリコン酸化膜）を介してサイドウォール膜２１ａが形成されている。２本のゲート配線１３が互いに対向する側の反対側にある部分のサイドウォール膜２１ａと活性領域１２との間には、オフセット窒化膜１５及びオフセット酸化膜１６が介在している。一方、２本のゲート配線が互いに対向する側にあるサイドウォール膜２１ａと活性領域１２との間にはオフセット窒化膜１５及びオフセット酸化膜１６が介在しない部分がある。
【００１８】
活性領域１２には、２本のゲート配線１３が互いに対向する側の反対側の領域に、ドレインとなるＮ型高濃度不純物拡散層２２ａ、２２ｂが形成されている。また、活性領域１２には、２本のゲート配線１３が互いに対向する側（２本のゲート配線１３の間）の領域に、２つのＮ型トランジスタ２、３に共通で使用される共通ソースとなるＮ型高濃度不純物拡散層２２ｃが形成されている。
【００１９】
活性領域１２には、サイドウォール膜２１ａの直下付近にてＮ型高濃度不純物拡散層２２ａ、２２ｂと接続されたＰ型低濃度不純物拡散層２０ａ、２０ｂが形成されている。Ｐ型低濃度不純物拡散層２０ａ、２０ｂは、Ｎ型高濃度不純物拡散層２２ａ、２２ｂよりも浅く形成されている。また、活性領域１２には、サイドウォール膜２１ａの直下付近にてＮ型高濃度不純物拡散層２２ｃと接続されたＮ型低濃度不純物拡散層１９が形成されている。つまり、Ｎ型高濃度不純物拡散層２２ｃは、Ｎ型低濃度不純物拡散層１９を貫通する様に形成されている。Ｎ型低濃度不純物拡散層１９は、Ｎ型高濃度不純物拡散層２２ｃよりも浅く形成されている。さらに、活性領域１２には、Ｎ型低濃度不純物拡散層１９の下面乃至側壁を覆うようにＰ型非対称注入層２０ｃが形成されている。Ｐ型非対称注入層２０ｃは、Ｎ型高濃度不純物拡散層２２ｃの少なくとも側壁（Ｎ型低濃度不純物拡散層１９と接している部分を除く）を覆う。Ｎ型低濃度不純物拡散層１９は、Ｎ型高濃度不純物拡散層２２ｃよりもＮ型不純物の濃度が低い。Ｐ型低濃度不純物拡散層２０ａ、２０ｂ及びＰ型非対称注入層２０ｃのＰ型不純物の濃度は、半導体基板１０におけるウェル（図示せず）のＰ型不純物の濃度よりも高い。Ｐ型低濃度不純物拡散層２０ａ、２０ｂは、Ｐ型非対称注入層２０ｃよりも浅く、かつ、Ｐ型不純物の濃度もＰ型非対称注入層２０ｃよりも低い。
【００２０】
一方（図１の右側）のゲート配線１３、Ｎ型高濃度不純物拡散層２２ｃ、及び、Ｎ型高濃度不純物拡散層２２ａは、Ｎ型トランジスタ２を構成し、他方（図１の左側）のゲート配線１３、Ｎ型高濃度不純物拡散層２２ｃ、及び、Ｎ型高濃度不純物拡散層２２ｂは、Ｎ型トランジスタ３を構成する。
【００２１】
Ｎ型トランジスタ２、３、サイドウォール膜２１ａ及び素子分離領域１１上には、ライナ窒化膜２３（例えば、シリコン窒化膜）を介して層間絶縁膜２４（例えば、シリコン酸化膜）が形成されている。層間絶縁膜２４の上面は、ライナ窒化膜２３の最上面と面一となるように平坦化されている。層間絶縁膜２４及びライナ窒化膜２３には、Ｎ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃに通ずる開口部２５ａ、２５ｂ、２５ｃが形成されている。開口部２５ａ、２５ｂ、２５ｃに面するＮ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃの部分には、シリサイド層２６ａ、２６ｂ、２６ｃが形成されている。開口部２５ａ、２５ｂ、２５ｃ乃至その上部付近には、コンタクトプラグ２７、２８、２９が形成されている。コンタクトプラグ２７、２８、２９は、開口部２５ａ、２５ｂ、２５ｃの底面乃至側壁及びその上部の周縁部に沿って形成されたバリア膜２７ｃ、２８ｃ、２９ｃ（例えば、ＴｉＮ膜：窒化チタン膜）を介してプラグ部２７ａ、２８ａ、２９ａ及びパッド部２７ｂ、２８ｂ、２９ｂ（例えば、Ｗ膜：タングステン膜）が形成されている。プラグ部２７ａ、２８ａ、２９ａは、開口部２５ａ、２５ｂ、２５ｃ内に埋め込まれた部分である。パッド部２７ｂ、２８ｂ、２９ｂは、層間絶縁膜２４の上面よりも上に形成された部分である。プラグ部２７ａ、２８ａ、２９ａと、パッド部２７ｂ、２８ｂ、２９ｂとは一体となっている。
【００２２】
なお、ライナ窒化膜２３及びマスク窒化膜１３ｅには、各ゲート配線１３のＷ膜１３ｄに通ずる開口部（図示せず）が形成されており、当該開口部乃至その上部付近にコンタクトプラグ３０、３１が形成されている。コンタクトプラグ３０、３１は、コンタクトプラグ２７、２８、２９と同様な構成となっている。
【００２３】
次に、実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図３〜図１７は、実施形態１に係る半導体装置におけるトランジスタ部分及びその周辺部分の製造方法を模式的に示した断面図である。
【００２４】
まず、半導体基板１０（例えば、シリコン基板）上に所定深さ（例えば、３００ｎｍ程度）の素子分離溝１０ａを形成する（ステップＡ１；図３参照）。これにより、活性領域１２が規定される。
【００２５】
次に、素子分離溝１０ａの側壁乃至底面に沿うように半導体基板１０上にライナ絶縁膜１１ａ（例えば、シリコン窒化膜）を形成し、さらに、ライナ絶縁膜１１ａ上に、素子分離溝１０ａ内を埋め込むように、ＳＯＤ（Spin On Dielectrics）法や流動性ＣＶＤ（Flowable Chemical Vapor Deposition）法などの手法を用いて埋込絶縁膜１１ｂ（例えば、シリコン酸化膜）を堆積する（ステップＡ２；図３参照）。
【００２６】
次に、半導体基板１０の上面と、埋込絶縁膜１１ｂ及びライナ絶縁膜１１ａの上面とが面一となるように、ＣＭＰ（Chemical Mechanical Polishing）法により余分な埋込絶縁膜１１ｂ及びライナ絶縁膜１１ａを研磨することにより、ＳＴＩ構造の素子分離領域１１を形成する（ステップＡ３；図３参照）。
【００２７】
次に、半導体基板１０の表面に対して垂直方向からＰ型不純物を注入することにより、活性領域１２内にＰウェル（図示せず）を形成する（ステップＡ４；図３参照）。
【００２８】
次に、活性領域１２の半導体基板１０上にゲート絶縁膜（図示せず）を形成し、その後、ゲート絶縁膜及び素子分離領域１１上に、ゲート配線１３を形成するための第１ＤＯＰＯＳ膜１３ａ（ドープポリシリコン膜）、第２ＤＯＰＯＳ膜１３ｂ（ドープポリシリコン膜）、導電積層膜１３ｃ（例えば、ＷＳｉ／ＴｉＮ／Ｔｉ膜：タングステンシリサイド／窒化チタン／チタン膜）、Ｗ膜１３ｄ（タングステン膜）、マスク窒化膜１３ｅ（例えば、シリコン窒化膜）をこの順に成膜する（ステップＡ５；図３参照）。尚、第１ＤＯＰＯＳ膜と第２ＤＯＰＯＳ膜の不純物ドープ量は、それぞれ異なるが、同じであってもよい。
【００２９】
次に、マスク窒化膜１３ｅ上にゲートパターンを形成するためのレジスト膜（図示せず）を形成し、その後、ゲートパターンをマスク窒化膜１３ｅに転写し、その後、マスク窒化膜１３ｅをマスクとしてＷ膜１３ｄ乃至第１ＤＯＰＯＳ膜１３ａまでをエッチングする（ステップＡ６；図３参照）。これにより、活性領域１２上を横断する２本のゲート配線１３が形成される。ゲート配線１３の活性領域１２の最表面（半導体基板１０の表面）からの高さは、例えば、２７０ｎｍ程度とすることができる。また、Ｌ／Ｓ幅（ラインアンドスペース幅）は、例えば、２２ｎｍ／２２ｎｍとすることができる。
【００３０】
次に、ゲート配線１３を覆うように半導体基板１０の全面に、オフセット窒化膜１５（シリコン窒化膜）を所定膜厚（例えば、５ｎｍ）、オフセット酸化膜１６（シリコン酸化膜）を所定膜厚（例えば、５ｎｍ）、この順で成膜する（ステップＡ７；図４参照）。ここでは、オフセット膜として、オフセット窒化膜１５とオフセット酸化膜１６との積層膜としているが、オフセット窒化膜又はオフセット酸化膜の単層であってもよい。なお、イオン注入を考慮すると、イオン注入透過性の悪いオフセット窒化膜を単層で使用するのが都合よい。
【００３１】
次に、オフセット酸化膜１６上にレジスト膜１７を所定膜厚（例えば、オフセット酸化膜１６の上面の最低面から３７０ｎｍ）で塗布する（ステップＡ８；図５参照）。ここで、レジスト膜１７には、例えば、ＫｒＦレジストを用いることができるが、目標とする膜厚、現像後の開口径が達成できれば、ｉ線用レジストでも、ＡｒＦレジストでも構わない。
【００３２】
次に、活性領域１２上の２本のゲート配線１３間にレチクルを使用しながら露光し、現像する（ステップＡ９；図６参照）。これにより、２本のゲート配線１３間、及びその上部のレジスト膜１７は除去され、図６のように、レジスト膜１７に開口部１７ａが形成される。
【００３３】
次に、レジスト膜１７をマスクとして、オフセット窒化膜１５及びオフセット酸化膜１６を選択的にエッチング（例えば、異方性のドライエッチングでエッチバック）する（ステップＡ１０；図７参照）。この時、開口部１７ａ内の２本のゲート配線１３間に位置するオフセット窒化膜１５及びオフセット酸化膜１６に加え、２本のゲート配線１３の上面の角部に位置するオフセット窒化膜１５及びオフセット酸化膜１６並びにマスク窒化膜１３ｅが除去され、凹部１８ａ及び開口部１８ｂが形成される。なお、それ以外の２本のゲート配線１３間の側壁に位置するオフセット窒化膜１５とオフセット酸化膜１６はサイドウォール状に残すことができる。ここでのドライエッチングでは、ＣＦ４やＣ２Ｆ４などのようなＣｘＦｙ系（フロロカーボン系）のガスを主に使用して、半導体基板１０（シリコン）のエッチングレートを極力抑えるように調整する。
【００３４】
次に、レジスト膜（図７の１７）を除去する（ステップＡ１１；図８参照）。
【００３５】
次に、オフセット窒化膜１５及びオフセット酸化膜１６をマスクとして、開口部１８ｂから露出する活性領域１２に、Ｎ型不純物（例えば、リン）をイオン注入することにより、Ｎ型低濃度不純物拡散層１９を形成する（ステップＡ１２；図９参照）。この時のイオン注入条件は、例えば、Ｅ（注入エネルギー）＝４．０ｋｅｖ、φ（ドーズ量）＝１．０×１０１４ａｔｏｍｓ／ｃｍ２とすることができ、この場合、Ｎ型低濃度不純物拡散層１９の活性領域１２での注入深さは８．５ｎｍに達する。
【００３６】
次に、オフセット窒化膜１５及びオフセット酸化膜１６をマスクとして、Ｐ型不純物（例えば、ボロン）を、活性領域１２の上面に対して垂直方向から所定範囲の角度（例えば、１７度）の方向から活性領域１２にイオン注入することにより、活性領域１２において、Ｎ型低濃度不純物拡散層１９の下面乃至側面を覆うようにＰ型非対称注入層２０ｃを形成する（ステップＡ１３；図１０参照）。
【００３７】
ここで、ステップＡ１３における所定範囲の角度は、固定ではなく適時調整可能な範囲の角度とする。例えば、１７度以上かつ２０度以下であっても問題はない。また、開口部１８ｂから露出した活性領域１２以外のドレインに相当する部分にも、Ｐ型非対称注入層２０ｃよりも浅く、かつ、Ｐ型不純物の濃度もＰ型非対称注入層２０ｃよりも低いＰ型低濃度不純物拡散層２０ａ、２０ｂが形成される。
【００３８】
なお、Ｐ型低濃度不純物拡散層２０ａ、２０ｂは必須ではない。Ｐ型低濃度不純物拡散層２０ａ、２０ｂは、オフセット窒化膜１５及びオフセット酸化膜１６がマスクとなり、Ｐ型不純物の濃度がかなり抑えられるため、Ｎ型トランジスタ２、３への悪影響はない。さらに、オフセット窒化膜１５及びオフセット酸化膜１６が、厚くなってＰ型不純物が透過できず、Ｐ型低濃度不純物拡散層２０ａ、２０ｂが形成できなくとも特段問題はない。
【００３９】
ステップＡ１３でのイオン注入条件は、例えば、Ｅ（注入エネルギー）＝１０．０ｋｅｖ、 φ（ドーズ量）＝４．２×１０１３ａｔｏｍｓ／ｃｍ２とすることができる。この場合、２本のゲート配線１３間におけるＰ型非対称注入層２０ｃの活性領域１２での注入深さは３３．０ｎｍに達し、２本のゲート配線１３の各々のトレインとなるＰ型低濃度不純物拡散層２０ａ、２０ｂの活性領域１２での注入深さは１５ｎｍに達する。
【００４０】
次に、半導体基板１０の全面を覆うようにＬＤＤ絶縁膜２１を成膜する（ステップＡ１４；図１１参照）。ここで、ＬＤＤ絶縁膜２１は、例えば、縦型ＬＰＣＶＤ炉を用いて成膜することができる。また、ＬＤＤ絶縁膜２１の膜厚は、例えば、６０ｎｍとすることができる。
【００４１】
次に、ＬＤＤ絶縁膜（図１１の２１）、オフセット窒化膜１５及びオフセット酸化膜１６を選択的に、異方性ドライエッチングでエッチバックすることにより、２本のゲート配線１３のそれぞれの両側の側壁に非対称のサイドウォール膜２１ａを形成する（ステップＡ１５；図１２参照）。ここで、２本のゲート配線１３が互いに対向する側の反対側にある部分のサイドウォール膜２１ａと活性領域１２との間にはオフセット窒化膜１５とオフセット酸化膜１６が介在しているが、２本のゲート配線１３が互いに対向する側にあるサイドウォール膜２１ａと活性領域１２との間にはオフセット窒化膜１５とオフセット酸化膜１６が介在しない部分がある。
【００４２】
次に、２本のゲート配線１３及びサイドウォール膜２１ａをマスクとして、活性領域１２にＮ型不純物（例えば、リンとヒ素）をイオン注入することにより、２本のゲート配線１３と各々のサイドウォール膜２１ａがない露出した活性領域１２にＮ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃを形成する（ステップＡ１６；図１３参照）。
【００４３】
ここで、ステップＡ１６のイオン注入条件は、例えば、Ｎ型不純物のうちリンがＥ（注入エネルギー）＝１５．０ｋｅｖ、φ（ドーズ量）＝４．０×１０１３ａｔｏｍｓ／ｃｍ２とし、Ｎ型不純物のうちヒ素がＥ（注入エネルギー）＝１８．０ｋｅｖ、φ（ドーズ量）＝３．０×１０１５ａｔｏｍｓ／ｃｍ２とすることができる。また、この２本のゲート配線１３の共通ソース及び各ドレインでの活性領域１２でのＮ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃの注入深さは、３５．０ｎｍとすることができる。Ｎ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃは、Ｐ型低濃度不純物拡散層２０ａ、２０ｂ及びＮ型低濃度不純物拡散層１９の深さよりも深い。
【００４４】
次に、Ｎ２雰囲気下、９８０℃の熱処理を加えることにより、Ｎ型低濃度不純物拡散層１９、Ｐ型低濃度不純物拡散層２０ａ、２０ｂ、Ｐ型非対称注入層２０ｃ、及び、Ｎ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃを活性化させる（ステップＡ１７；図１４参照）。
【００４５】
次に、半導体基板１０の全面を覆う様にライナ窒化膜２３（例えば、シリコン窒化膜）を形成する（ステップＡ１８；図１４参照）。ここで、ライナ窒化膜２３は、例えば、縦型ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）炉で成膜し、膜厚を２５ｎｍとすることができる。ライナ窒化膜２３は、次工程の改質処理（熱処理）で酸化が層間絶縁膜（図１５の２４）以外に及ぶのを防ぐ役割を果たす。
【００４６】
次に、半導体基板１０の全面に層間絶縁膜２４を形成する（ステップＡ１９；図１５参照）。ここで、層間絶縁膜２４は、例えば、ＳＯＤ（Spin On Dielectric）膜を塗布し、熱処理（スチームアニール）で酸化膜に改質することによって形成することができる。
【００４７】
次に、ＣＭＰ（Chemical Mechanical Polishing）で、ライナ窒化膜２３の上面が現れるまで、層間絶縁膜２４を平坦化する（ステップＡ２０；図１６参照）。
【００４８】
次に、隣り合うＮ型トランジスタ２、３のドレイン及び共通ソースとなるＮ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃに接続するための開口部２５ａ、２５ｂ、２５ｃを形成し、その後、開口部２５ａ、２５ｂ、２５ｃから露出するＮ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃにシリサイド層２６ａ、２６ｂ、２６ｃを形成する（ステップＡ２１；図１７参照）。開口部２５ａ、２５ｂ、２５ｃを形成する際、図２のコンタクトプラグ３０、３１の位置にてゲート配線１３のＷ膜１３ｄに通ずる開口部（図示せず）を形成する。
【００４９】
次に、開口部２５ａ、２５ｂ、２５ｃの側壁乃至底面を含む半導体基板１０の全面にバリア膜２７ｃ、２８ｃ、２９ｃ用のバリア膜（例えば、ＴｉＮ膜：窒化チタン膜）を成膜し、その後、開口部２５ａ、２５ｂ、２５ｃを埋め込むようにプラグ部２７ａ、２８ａ、２９ａ及びパッド部２７ｂ、２８ｂ、２９ｂ用の導電膜（例えば、Ｗ膜：タングステン膜）を成膜する（ステップＡ２２；図１参照）。
【００５０】
最後に、リソグラフィ技術及びエッチング技術を用いて、バリア膜２７ｃ、２８ｃ、２９ｃ用のバリア膜、及び、プラグ部２７ａ、２８ａ、２９ａ及びパッド部２７ｂ、２８ｂ、２９ｂ用の導電膜をエッチングすることにより、コンタクトプラグ２７、２８、２９を形成する（ステップＡ２３；図１、図２参照）。この際、各々ゲート配線１３と接続されるコンタクトプラグ（図２の３０、３１）も形成される。
【００５１】
なお、発明者は、以上のような実施形態１に係る半導体装置及びその製造方法を発明するにあたり、Ｎ型トランジスタの駆動電圧を２．７ｖから２．９ｖに変更する必要が生じたため、図１８〜図２４に示される比較例に係る半導体装置の製造フローを考案した。
【００５２】
比較例に係る半導体装置の製造フローでは、まず、実施形態１のステップＡ１〜ステップＡ７と同様に、半導体基板１０に素子分離領域１１、ゲート配線１３、オフセット窒化膜１５、及び、オフセット酸化膜１６を形成し、その後、オフセット窒化膜１５及びオフセット酸化膜１６を選択的に異方性のドライエッチングでエッチバックする（ステップＢ１；図１８参照）。これにより、２本のゲート配線１３のそれぞれの両側の側壁にサイドウォール状のオフセット窒化膜１５及びオフセット酸化膜１６が形成される
【００５３】
次に、オフセット窒化膜１５及びオフセット酸化膜１６並びにゲート配線１３をマスクとして、露出する活性領域１２に、Ｎ型不純物（例えば、リン）をイオン注入することにより、Ｎ型低濃度不純物拡散層１９ｄ、１９ｅ、１９ｆを形成する（ステップＢ２；図１９参照）。
【００５４】
次に、リソグラフィ技術により、Ｐ型非対称注入層２０ｄを形成するためのレジスト膜１７を形成し、その後、レジスト膜１７をマスクとして、Ｐ型不純物（例えば、ボロン）を、半導体基板１０の上面に対して垂直方向から所定範囲の角度（約１０度）の方向から半導体基板１０にイオン注入することにより、活性領域１２において、Ｎ型低濃度不純物拡散層１９ｆの下にＰ型非対称注入層２０ｄを形成する（ステップＢ３；図２０参照）。
【００５５】
次に、半導体基板１０の全面を覆うようにＬＤＤ絶縁膜２１を成膜する（ステップＢ４；図２１参照）。
【００５６】
次に、ＬＤＤ絶縁膜（図２１の２１）を選択的に、異方性ドライエッチングでエッチバックすることにより、２本のゲート配線１３のそれぞれの両側の側壁に左右対称のサイドウォール膜２１ａを形成する（ステップＢ５；図２２参照）。
【００５７】
次に、２本のゲート配線１３及びサイドウォール膜２１ａをマスクとして、活性領域１２にＮ型不純物（例えば、リンとヒ素）をイオン注入することにより、Ｎ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃを形成する（ステップＢ６；図２３参照）。なお、Ｎ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃは、Ｐ型低濃度不純物拡散層１９ｄ、１９ｅ、１９ｆの深さよりも深い。
【００５８】
最後に、ステップＡ１７〜ステップＡ２３と同様に、ライナ窒化膜２３、層間絶縁膜２４、開口部２５ａ、２５ｂ、２５ｃ、シリサイド層２６ａ、２６ｂ、２６ｃ、及び、コンタクトプラグ２７、２８、２９を形成する（ステップＢ７；図２４参照）。
【００５９】
以上のような比較例に係る半導体装置の製造フローでは、図２０に示されるように、Ｎ型低濃度不純物拡散層１９ｆの下にＰ型非対称注入層２０ｄを導入することにより、ドレインの電界を緩和し、ＨＣ（Hot Carrier）耐性劣化による信頼性低下を防止しようと考えた。
【００６０】
しかしながら、比較例のＰ型非対称注入層２０ｄは、２つのゲート配線１３間にある共通ソースとなるＮ型低濃度不純物拡散層１９ｆの両側壁を覆うことができず、パンチスルーの防止に寄与できないことが分かった。その原因は、Ｐ型非対称注入層２０ｄの形成の際、２つのゲート配線１３間に開口１７ｂを有するレジスト膜１７を使用しているが、そのレジスト膜１７の膜厚は３７０ｎｍであるのに対し、開口１７ｂは、上部径が４４ｎｍ（開口部の下部径２２ｎｍ）であり、かつ、相当に大きなアスペクト比（８以上）を有する開口である。そのため、斜め注入を実施しても、その斜め注入角度がせいぜい１０度と限界があり、Ｎ型低濃度不純物拡散層１９ｆの側壁を十分に覆うようにＰ型非対称注入層２０ｄを形成することができなかった。
【００６１】
そこで、実施形態１に係る半導体装置の製造方法では、Ｐ型非対称注入層２０ｃの形成にあたって、イオン注入時のマスクとして、比較例の図２０にあるようなレジスト膜１７は使用しない代わりに、図１０のように、２つのＮ型トランジスタ２、３を覆うオフセット窒化膜１５及びオフセット酸化膜１６、並びにマスク窒化膜１３ｅをイオン注入時のマスクとして使用する。
【００６２】
オフセット窒化膜１５及びオフセット酸化膜１６を形成し（図４参照）、その後、Ｐ型非対称注入層２０ｃの注入でマスクされていない部分、即ち、２つのゲート配線１３間にあるオフセット酸化膜１６の部分を露出する開口１７ａを有するレジスト膜１７を形成し（図６参照）、レジスト膜１７をマスクとしてドライエッチングする（図７参照）。その後、レジスト膜１７を除去し（図８参照）、残ったオフセット窒化膜１５及びオフセット酸化膜１６をイオン注入用のマスクとしてイオン注入によりＮ型低濃度不純物拡散層１９を形成し（図９参照）、その後、斜めイオン注入装置を使ってＮ型低濃度不純物拡散層１９の側壁を覆うようにＰ型非対称注入層２０ｃを形成する（図１０参照）。
【００６３】
このように、実施形態１では、Ｐ型非対称注入層２０ｃを形成する工程において、マスクとして、レジスト膜を使用せず、ゲート配線１３側面を覆う１０ｎｍ足らずの絶縁膜（オフセット窒化膜１５及びオフセット酸化膜１６）を使用するため、イオン注入される部分の開口のアスペクト比が小さくなる。アスペクト比を高さ／開口上部径でみると、比較例の図２０にあるレジスト膜１７をマスクとした場合は、８．４（３７０ｎｍ／４４ｎｍ）であったものが、実施形態１の１０にあるオフセット窒化膜１５及びオフセット酸化膜１６並びにマスク窒化膜１３ｅをマスクとした場合では、６．１（２７０ｎｍ／４４ｎｍ）まで改善できる。これにより、Ｐ型非対称注入層２０ｃの形成では、ゲート配線１３側の壁面とのなす角が１７〜２０度になる斜め注入機を使いながらも、Ｎ型低濃度不純物拡散層１９の側壁を十分に覆うことができるＰ型非対称注入層２０ｃを形成することが可能になる。
【００６４】
これにより、ドレインの電界を緩和し、ソース・ドレイン間のＨＣ（Hot Carrier）耐性劣化による信頼性低下を防止できるようになり、製品の信頼性を著しく向上させることができる。図２５に実施形態１を適用した場合のトランジスタ寿命を示すが、比較例を適用した場合のトランジスタ寿命の３〜４倍の向上が確認できた。
【００６５】
実施形態１によれば、Ｐ型非対称注入層２０ｃを形成する工程（ステップＡ１３；図１０参照）において、マスクとして、レジスト膜よりも薄いオフセット窒化膜１５及びオフセット酸化膜１６を使用しているため、斜めイオン注入時の注入角度に自由度が広がり、斜めイオン注入の効果をフルに発揮させることができ、トランジスタ性能を向上させることができる。また、ソース及び共通ソースを非対称構造とするに至って、レジスト膜で形成する際のレジスト膜厚の制限をなくすことができる。さらに、２本のゲート配線１３が互いに対向する側の角部がエッチングによって凹んだ凹部１８ａを有するため、斜めイオン注入時の注入角度の自由度をさらに広げることができる。
【００６６】
［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図２６は、実施形態２に係る半導体装置の構成を模式的に示した図３１の領域Ｒの平面図である。図２７は、実施形態２に係る半導体装置の構成を模式的に示した図３１の領域Ｒにおける図２６よりも下層から見た平面図である。図２８は、実施形態２に係る半導体装置の構成を模式的に示した図２６及び図２７のＸ１−Ｘ１´間の断面図である。図２９は、実施形態２に係る半導体装置の構成を模式的に示した図２６及び図２７のＸ２−Ｘ２´間の断面図である。図３０は、実施形態２に係る半導体装置の構成を模式的に示した図２６及び図２７のＸ３−Ｘ３´間の断面図である。図３１は、実施形態２に係る半導体装置の構成を模式的に示した平面図である。
【００６７】
実施形態２は、実施形態１の構成を、ＤＲＡＭチップとなる半導体装置１の周辺回路部３２にあるサブワードドライバ部３２ａのＮ型トタンジスタ領域３３に適用したものである。図２６は、メモリセル部３５とサブワードドライバ部３２ａの一部をキャパシタ８４が形成された層までを示した平面図である。また、図２７は、図２６と同じ領域のキャパシタ８４よりも前工程段階である周辺コンタクトプラグ５０、５１、５２、５６、５７、５８が形成れた層までを示した平面図である。図３１は、ＤＲＡＭチップとなる半導体装置１全体の概略図であり、太線で囲った領域Ｒが、図２６及び図２７で示される領域に該当する。図２６及び図２７のＸ１−Ｘ１´の実線下にあるＵ字型の第１Ｎ型周辺ゲート配線３９が形成された部分は、実施形態１が適用されており、基本的な構成は実施形態１と同様である。また、図２６及び図２７のＸ１−Ｘ１´間の多層配線層９９まで形成された断面を図２８に示す。さらに、比較として、図２６及び図２７のメモリセル部３５のＸ２−Ｘ２´間の断面を図２９に示し、図２６及び図２７のＮ型トランジスタ領域３３で実施形態１を適用していない部分のＸ３−Ｘ３´間の断面を図３０に示す。
【００６８】
半導体装置１は、メモリセル部３５と、周辺回路部３２と、を有する（図３１参照）。メモリセル部３５は、マトリックス状に配置された複数のメモリセル（図示せず）を有する部分である。周辺回路部３２は、メモリセル部３５の周辺に配置された回路部である。周辺回路部３２は、サブワードドライバ部３２ａと、センスアンプ部３２ｂと、クロス部３２ｃと、を有する。サブワードドライバ部３２ａは、ワード線（図２６、図２７の４８）の電位を駆動する回路部である。サブワードドライバ部３２ａは、メモリセル部３５のＹ方向の両側に配置されている。センスアンプ部３２ｂは、メモリセル（図示せず）からビット線（図２６、図２７の５９）を介して読み出されたデータの電位を増幅する回路部である。センスアンプ部３２ｂは、メモリセル部３５のＸ方向の両側に配置されている。クロス部３２ｃは、制御回路（図示せず）からの制御信号をサブワードドライバ部３２ａ及びセンスアンプ部３２ｂに中継伝達する回路部である。クロス部３２ｃは、サブワードドライバ部３２ａとセンスアンプ部３２ｂとの交差する部分に配置されている。センスアンプ部３２ｂでは、Ｎ型トランジスタ領域３３と、Ｐ型トランジスタ領域３４と、を有する（図２６、図２７参照）。
【００６９】
Ｎ型トランジスタ領域３３では、第１活性領域４１上に絶縁膜（図示せず）を介して第１Ｎ型周辺ゲート配線３９が形成されている（図２６、図２７参照）。また、Ｎ型トランジスタ領域３３では、第１活性領域４１における共通ソースが周辺コンタクトプラグ５１を介してＷ（タングステン）配線６６と電気的に接続され、ドレインが周辺コンタクトプラグ５１を介してＷ配線３７と電気的に接続されている。また、Ｎ型トランジスタ領域３３では、第１Ｎ型周辺ゲート配線３９が第１Ｐ型周辺ゲート配線３８と接続されている。また、Ｎ型トランジスタ領域３３では、第３活性領域４３上に絶縁膜（図示せず）を介して第２Ｎ型周辺ゲート配線４０が形成されている。また、Ｎ型トランジスタ領域３３では、第３活性領域４３における共通ソースが周辺コンタクトプラグ５２を介してＷ配線６６と電気的に接続され、ドレインが周辺コンタクトプラグ５２を介してＷ配線３７と電気的に接続されている。また、Ｎ型トランジスタ領域３３では、第２Ｎ型周辺ゲート配線４０が周辺コンタクトプラグ５７を介してＷ配線６７と電気的に接続されている。
【００７０】
Ｐ型トランジスタ領域３４では、第４活性領域４４上に絶縁膜（図示せず）を介して第１Ｐ型周辺ゲート配線３８が形成されている（図２６、図２７参照）。また、Ｐ型トランジスタ領域３４では、第４活性領域４４におけるソース／ドレインの一方が周辺コンタクトプラグ５０を介してＷ配線３７と電気的に接続され、他方が周辺コンタクトプラグ５０を介してＷ配線６４と電気的に接続されている。また、Ｐ型トランジスタ領域３４では、第１Ｐ型周辺ゲート配線３８が周辺コンタクトプラグ５６を介してＷ配線６５と電気的に接続されている。
【００７１】
メモリセル部３５では、第２活性領域４２上に絶縁膜（図示せず）を介してワード線４８が形成されている（図２６、図２７参照）。また、メモリセル部３５では、第２活性領域４２における共通ソースがビット線５９と電気的に接続され、ドレインがキャパシタ８４と電気的に接続されている。また、メモリセル部３５では、第１Ｐ型周辺ゲート配線３８が周辺コンタクトプラグ５８を介してＷ配線６５と電気的に接続されている。
【００７２】
図２６、図２７のＮ型トランジスタ領域３３におけるＸ１−Ｘ１´間の実線下では、図２８のようになっており、詳細には以下の通りである。
【００７３】
半導体基板１０（例えば、シリコン基板）に形成された素子分離溝１０ａに素子分離領域１１が埋め込まれている。素子分離領域１１は、ＳＴＩ構造となっている。素子分離領域１１は、素子分離溝１０ａにおいて、素子分離溝１０ａの底面乃至壁面に沿って形成されたライナ絶縁膜１１ａ（例えば、シリコン窒化膜）を介して埋込絶縁膜１１ｂ（例えば、シリコン酸化膜）が埋め込まれた構成となっている。素子分離領域１１で囲まれた領域の半導体基板１０の部分は、第１活性領域４１となる。半導体基板１０には、第１活性領域４１においてＰ型不純物が注入されたウェル（図示せず）が形成されている。
【００７４】
第１活性領域４１上には、ゲート絶縁膜（図示せず；例えば、シリコン酸化膜）を介して第１Ｎ型周辺ゲート配線３９が形成されている。第１Ｎ型周辺ゲート配線３９は、Ｙ方向に延在し、第１活性領域４１上を横断するように形成されている。第１Ｎ型周辺ゲート配線３９は、１つの第１活性領域４１上に２本あり、平行に配されており、互いに接続されていない。第１Ｎ型周辺ゲート配線３９は、下から第１ＤＯＰＯＳ膜１３ａ（ドープポリシリコン膜）、第２ＤＯＰＯＳ膜１３ｂ（ドープポリシリコン膜）、導電積層膜１３ｃ（例えば、ＷＳｉ／ＴｉＮ／Ｔｉ膜：タングステンシリサイド／窒化チタン／チタン膜）、Ｗ膜１３ｄ（タングステン膜）、マスク窒化膜１３ｅ（例えば、シリコン窒化膜）の順に積層して形成されている。マスク窒化膜１３ｅは、上部の２本の第１Ｎ型周辺ゲート配線３９が互いに対向する側の角部がエッチングによって凹んだ凹部１８ａを有する。第１Ｎ型周辺ゲート配線３９の側壁の両側には、オフセット窒化膜１５（例えば、シリコン窒化膜）及びオフセット酸化膜１６（例えば、シリコン酸化膜）を介してサイドウォール膜２１ａが形成されている。２本の第１Ｎ型周辺ゲート配線３９が互いに対向する側の反対側にある部分のサイドウォール膜２１ａと第１活性領域４１との間には、オフセット窒化膜１５及びオフセット酸化膜１６が介在している。一方、２本のゲート配線が互いに対向する側にあるサイドウォール膜２１ａと第１活性領域４１との間にはオフセット窒化膜１５及びオフセット酸化膜１６が介在しない部分がある。
【００７５】
第１活性領域４１には、２本の第１Ｎ型周辺ゲート配線３９が互いに対向する側の反対側の領域に、ドレインとなるＮ型高濃度不純物拡散層２２ａ、２２ｂが形成されている。また、第１活性領域４１には、２本の第１Ｎ型周辺ゲート配線３９が互いに対向する側（２本の第１Ｎ型周辺ゲート配線３９の間）の領域に、２つのＮ型トランジスタ２、３の共通で使用される共通ソースとなるＮ型高濃度不純物拡散層２２ｃが形成されている。
【００７６】
第１活性領域４１には、サイドウォール膜２１ａの直下付近にてＮ型高濃度不純物拡散層２２ａ、２２ｂと接続されたＰ型低濃度不純物拡散層２０ａ、２０ｂが形成されている。Ｐ型低濃度不純物拡散層２０ａ、２０ｂは、Ｎ型高濃度不純物拡散層２２ａ、２２ｂよりも浅く形成されている。また、第１活性領域４１には、サイドウォール膜２１ａの直下付近にてＮ型高濃度不純物拡散層２２ｃと接続されたＮ型低濃度不純物拡散層１９ａが形成されている。つまり、Ｎ型高濃度不純物拡散層２２ｃは、Ｎ型低濃度不純物拡散層１９ａを貫通するように形成されている。Ｎ型低濃度不純物拡散層１９ａは、Ｎ型高濃度不純物拡散層２２ｃよりも浅く形成されている。さらに、第１活性領域４１には、Ｎ型低濃度不純物拡散層１９ａの下面乃至側壁を覆うようにＰ型非対称注入層２０ｃが形成されている。Ｐ型非対称注入層２０ｃは、Ｎ型高濃度不純物拡散層２２ｃの少なくとも側壁（Ｎ型低濃度不純物拡散層１９ａと接している部分を除く）を覆う。Ｎ型低濃度不純物拡散層１９ａは、Ｎ型高濃度不純物拡散層２２ｃよりもＮ型不純物の濃度が低い。Ｐ型低濃度不純物拡散層２０ａ、２０ｂ及びＰ型非対称注入層２０ｃの不純物濃度は、半導体基板１０におけるウェル（図示せず）のＰ型不純物の濃度よりも高い。Ｐ型低濃度不純物拡散層２０ａ、２０ｂは、Ｐ型非対称注入層２０ｃよりも浅く、かつ、Ｐ型不純物の濃度もＰ型非対称注入層２０ｃよりも低い。
【００７７】
一方（図２８の右側）の第１Ｎ型周辺ゲート配線３９、Ｎ型高濃度不純物拡散層２２ｃ、及び、Ｎ型高濃度不純物拡散層２２ａは、Ｎ型トランジスタ２を構成し、他方（図２８の左側）の第１Ｎ型周辺ゲート配線３９、Ｎ型高濃度不純物拡散層２２ｃ、及び、Ｎ型高濃度不純物拡散層２２ｂは、Ｎ型トランジスタ３を構成する。
【００７８】
Ｎ型トランジスタ２、３、サイドウォール膜２１ａ及び素子分離領域１１上には、ライナ窒化膜２３（例えば、シリコン窒化膜）を介して層間絶縁膜２４（例えば、シリコン酸化膜）が形成されている。層間絶縁膜２４の上面は、ライナ窒化膜２３の最上面と面一となるように平坦化されている。層間絶縁膜２４及びライナ窒化膜２３には、Ｎ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃに通ずる開口部２５が形成されている。開口部２５に面するＮ型高濃度不純物拡散層２２ａ、２２ｂ、２２ｃの部分には、シリサイド層２６ａ、２６ｂ、２６ｃが形成されている。開口部２５には、周辺コンタクトプラグ５１が形成されている。周辺コンタクトプラグ５１は、開口部２５の底面乃至側壁に沿って形成されたバリア膜５３ａ（例えば、ＴｉＮ膜：窒化チタン膜）を介してプラグ部５４ａ（例えば、Ｗ膜：タングステン膜）が形成されている。
【００７９】
周辺コンタクトプラグ５１を含む層間絶縁膜２４上の所定の位置にＷ（タングステン）配線３７及びＷ配線６６が形成されている。Ｗ配線３７は、周辺コンタクトプラグ５１を介してドレインとなるＮ型高濃度不純物拡散層２２ａ、２２ｂに電気的に接続される配線であり、周辺コンタクトプラグ５１を含む層間絶縁膜２４上の所定の位置にＷＮ膜３７ａ（窒化タングステン膜）を介してＷ膜３７ｂ（タングステン膜）が形成された構成となっている。Ｗ配線６６は、周辺コンタクトプラグ５１を介して共通ソースとなるＮ型高濃度不純物拡散層２２ｃに電気的に接続される配線であり、周辺コンタクトプラグ５１を含む層間絶縁膜２４上の所定の位置にＷＮ膜６６ａを介してＷ膜６６ｂが形成された構成となっている。
【００８０】
Ｗ配線３７、６６を含む層間絶縁膜２４上の全面にストッパ窒化膜６０（例えば、シリコン窒化膜）を介して層間絶縁膜６１（例えば、シリコン酸化膜）が形成されている。層間絶縁膜６１及びストッパ窒化膜６０には、Ｗ配線６６に通ずる下穴６２が形成されており、当該下穴６２にビアプラグ６３が形成されている。ビアプラグ６３は、下穴６２内に、下穴６２の底面乃至壁面に沿って形成されたＴｉＮ膜６３ａを介してＷ膜６３ｂが埋め込まれた構成となっている。
【００８１】
ビアプラグ６３を含む層間絶縁膜６１上の所定の位置に第１配線９３（例えば、銅）が形成されている。第１配線９３を含む層間絶縁膜６１上の全面に層間絶縁膜９４（例えば、シリコン酸化膜）が形成されている。層間絶縁膜９４上の所定の位置に第２配線９５（例えば、銅）が形成されている。第２配線９５を含む層間絶縁膜９４上の全面に層間絶縁膜９６（例えば、シリコン酸化膜）が形成されている。層間絶縁膜９６上の所定の位置に第３配線９７（例えば、銅）が形成されている。第３配線９７を含む層間絶縁膜９６上の全面に層間絶縁膜９８（例えば、シリコン酸化膜）が形成されている。配線９３、９５、９７及び層間絶縁膜９４、９６、９８は、多層配線層９９を構成する。
【００８２】
図２６、図２７のＮ型トランジスタ領域３３におけるＸ２−Ｘ２´間の実線下では、図２９のようになっており、詳細には以下の通りである。
【００８３】
半導体基板１０（例えば、シリコン基板）に形成された素子分離溝１０ａに素子分離領域１１が埋め込まれている。素子分離領域１１は、ＳＴＩ構造となっている。素子分離領域１１は、素子分離溝１０ａにおいて、素子分離溝１０ａの底面乃至壁面に沿って形成されたライナ絶縁膜１１ａ（例えば、シリコン窒化膜）を介して埋込絶縁膜１１ｂ（例えば、シリコン酸化膜）が埋め込まれている。素子分離領域１１で囲まれた領域の半導体基板１０の部分は、第２活性領域４２となる。半導体基板１０には、第２活性領域４２においてＰ型不純物が注入されたウェル（図示せず）が形成されている。素子分離領域１１を含む半導体基板１０上には、マスク酸化膜７６（例えば、シリコン酸化膜）が形成されている。
【００８４】
マスク酸化膜７６及び半導体基板１０には、ワード線４８を埋め込むための２本のトレンチ７０が形成されている。トレンチ７０は、Ｙ方向に延在し、第２活性領域４２上を横断するように形成されている。トレンチ７０の下部には、絶縁膜７２を介してワード線４８が埋め込まれている。絶縁膜７２は、トレンチ７０の底面乃至側壁に沿って形成されている。ワード線４８は、絶縁膜７２に沿って形成されたＴｉＮ膜４８ａ（窒化チタン膜）を介してＷ膜４８ｂ（タングステン膜）が埋め込まれた構成となっている。トレンチ７０の上部には、ワード線４８上にてキャップ絶縁膜７３（例えば、シリコン窒化膜）が埋め込まれている。キャップ絶縁膜７３を含むマスク酸化膜７６上には層間絶縁膜７７（例えば、シリコン酸化膜）が形成されている。
【００８５】
層間絶縁膜７７及びマスク酸化膜７６には、共通ソースとなる部分の半導体基板１０に通ずる開口部７１が形成されている。開口部７１から表れる半導体基板１には、ビット線５９に電気的に接続するためのＮ型不純物が注入されたビットＮ型高濃度不純物拡散層７５が形成されている。ビットＮ型高濃度不純物拡散層７５は、埋込型トランジスタ４、５の共通ソースとなる。ビットＮ型高濃度不純物拡散層７５上には、ビット線５９が形成されている。ビット線５９は、開口部７１の壁面と接していない。ビット線５９は、下から第２ＤＯＰＯＳ膜１３ｂ（ドープポリシリコン膜）、導電積層膜１３ｃ（例えば、ＷＳｉ／ＴｉＮ／Ｔｉ膜：タングステンシリサイド／窒化チタン／チタン膜）、Ｗ膜１３ｄ（タングステン膜）、マスク窒化膜１３ｅ（例えば、シリコン窒化膜）の順に積層して形成されている。ビット線５９及び開口部７１を含む層間絶縁膜７７上には、オフセット窒化膜１５（例えば、シリコン窒化膜）及びライナ窒化膜２３（例えば、シリコン窒化膜）を介して層間絶縁膜２４（例えば、シリコン酸化膜）が形成されている。ビット線５９と開口部７１との間の隙間には、オフセット窒化膜１５が埋め込まれた状態となっている。層間絶縁膜２４の上面は、ライナ窒化膜２３の上面と面一になっている。
【００８６】
層間絶縁膜２４、オフセット酸化膜１６、オフセット窒化膜１５、層間絶縁膜７７及びマスク酸化膜７６には、ドレインとなる部分の半導体基板１０に通ずる開口部７８が形成されている。開口部７８から表れる半導体基板１には、容量コンタクトプラグ８０に電気的に接続するためのＮ型不純物が注入された容量Ｎ型高濃度不純物拡散層７４が形成されている。容量Ｎ型高濃度不純物拡散層７４は、埋込型トランジスタ４、５のドレインとなる。開口部７８には、開口部７８の側壁面に形成されたライナ絶縁膜７９（例えば、シリコン窒化膜）を介して容量コンタクトプラグ８０が形成されている。容量コンタクトプラグ８０は、容量Ｎ型高濃度不純物拡散層７４と接続されるＤＯＰＯＳ膜８１を有し、ＤＯＰＯＳ膜８１（ドープポリシリコン膜）の上部にシリサイド層２６ｆが形成されている。容量コンタクトプラグ８０は、開口部７８におけるシリサイド層２６ｆ上にて壁面乃至底面に沿って形成されたバリア膜５３ｂ（例えば、ＴｉＮ膜：窒化チタン膜）を介してプラグ部５４ｂ（例えば、Ｗ膜：タングステン膜）が形成されている。
【００８７】
層間絶縁膜２４上には、ストッパ窒化膜６０（例えば、シリコン窒化膜）を介して層間絶縁膜８２（例えば、シリコン酸化膜）が形成されている。層間絶縁膜８２及びストッパ窒化膜６０には、容量コンタクトプラグ８０に通ずる開口部８３が形成されている。開口部８３内には、開口部８３の底面乃至側壁に沿って形成された下部電極８５が形成されている。下部電極８５を含む層間絶縁膜８２上の所定の位置には、下部電極８５及び層間絶縁膜８２の表面に沿って形成された容量絶縁膜８６を介して上部電極８７が形成されている。上部電極８７は、開口部８３内にて充填されている。下部電極８５、容量絶縁膜８６、及び上部電極８７は、キャパシタ８４となる。キャパシタ８４を含む層間絶縁膜８２上には、層間絶縁膜８８（例えば、シリコン酸化膜）が形成されている。層間絶縁膜８８上の所定の位置にプレート電極９０を介してプレート窒化膜９１（例えば、シリコン窒化膜）が形成されている。プレート電極９０及びプレート窒化膜９１を含む層間絶縁膜８８上には層間絶縁膜９２（例えば、シリコン酸化膜）が形成されている。
【００８８】
層間絶縁膜９２上の所定の位置に第１配線９３（例えば、銅）が形成されている。第１配線９３を含む層間絶縁膜９２上の全面に層間絶縁膜９４（例えば、シリコン酸化膜）が形成されている。層間絶縁膜９４上の所定の位置に第２配線９５（例えば、銅）が形成されている。第２配線９５を含む層間絶縁膜９４上の全面に層間絶縁膜９６（例えば、シリコン酸化膜）が形成されている。層間絶縁膜９６上の所定の位置に第３配線９７（例えば、銅）が形成されている。第３配線９７を含む層間絶縁膜９６上の全面に層間絶縁膜９８（例えば、シリコン酸化膜）が形成されている。配線９３、９５、９７及び層間絶縁膜９４、９６、９８は、多層配線層９９を構成する。
【００８９】
図２６、図２７のＮ型トランジスタ領域３３におけるＸ３−Ｘ３´間の実線下では、図３０のようになっており、詳細には以下の通りである。
【００９０】
半導体基板１０（例えば、シリコン基板）に形成された素子分離溝１０ａに素子分離領域１１が埋め込まれている。素子分離領域１１は、ＳＴＩ構造となっている。素子分離領域１１は、素子分離溝１０ａにおいて、素子分離溝１０ａの底面乃至壁面に沿って形成されたライナ絶縁膜１１ａ（例えば、シリコン窒化膜）を介して埋込絶縁膜１１ｂ（例えば、シリコン酸化膜）が埋め込まれた構成となっている。素子分離領域１１で囲まれた領域の半導体基板１０の部分は、第３活性領域４３となる。半導体基板１０には、第３活性領域４３においてＰ型不純物が注入されたウェル（図示せず）が形成されている。
【００９１】
第３活性領域４３上には、ゲート絶縁膜（図示せず；例えば、シリコン酸化膜）を介して第２Ｎ型周辺ゲート配線４０が形成されている。第２Ｎ型周辺ゲート配線４０は、Ｘ方向に延在し、第３活性領域４３上を横断するように形成されている。第２Ｎ型周辺ゲート配線４０は、１つの第３活性領域４３上に２本あり、平行に配されており、互いに接続されていない。第２Ｎ型周辺ゲート配線４０は、下から第１ＤＯＰＯＳ膜１３ａ（ドープポリシリコン膜）、第２ＤＯＰＯＳ膜１３ｂ（ドープポリシリコン膜）、導電積層膜１３ｃ（例えば、ＷＳｉ／ＴｉＮ／Ｔｉ膜：タングステンシリサイド／窒化チタン／チタン膜）、Ｗ膜１３ｄ（タングステン膜）、マスク窒化膜１３ｅ（例えば、シリコン窒化膜）の順に積層して形成されている。第２Ｎ型周辺ゲート配線４０の側壁の両側には、オフセット窒化膜１５（例えば、シリコン窒化膜）及びオフセット酸化膜１６（例えば、シリコン酸化膜）を介してサイドウォール膜２１ａが形成されている。
【００９２】
第３活性領域４３には、２本の第２Ｎ型周辺ゲート配線４０が互いに対向する側の反対側の領域に、ドレインとなるＮ型高濃度不純物拡散層２２ｄ、２２ｅが形成されている。また、第３活性領域４３には、２本の第２Ｎ型周辺ゲート配線４０が互いに対向する側（２本の第２Ｎ型周辺ゲート配線４０の間）の領域に、２つのＮ型トランジスタ２、３の共通で使用される共通ソースとなるＮ型高濃度不純物拡散層２２ｆが形成されている。
【００９３】
第３活性領域４３には、サイドウォール膜２１ａの直下付近にてＮ型高濃度不純物拡散層２２ｄ、２２ｅと接続されたＮ型低濃度不純物拡散層１９ｂ、１９ｃが形成されている。Ｎ型低濃度不純物拡散層１９ｂ、１９ｃは、Ｎ型高濃度不純物拡散層２２ａ、２２ｂよりも浅く形成され、かつ、Ｎ型不純物の濃度が低い。また、第３活性領域４３には、サイドウォール膜２１ａの直下付近にてＮ型高濃度不純物拡散層２２ｆと接続されたＮ型低濃度不純物拡散層１９ｄが形成されている。つまり、Ｎ型高濃度不純物拡散層２２ｆは、Ｎ型低濃度不純物拡散層１９ｄを貫通するように形成されている。Ｎ型低濃度不純物拡散層１９ｄは、Ｎ型高濃度不純物拡散層２２ｆよりも浅く形成されている。Ｎ型低濃度不純物拡散層１９ｄは、Ｎ型高濃度不純物拡散層２２ｆよりもＮ型不純物の濃度が低い。
【００９４】
一方（図３０の右側）の第２Ｎ型周辺ゲート配線４０、Ｎ型高濃度不純物拡散層２２ｄ、及び、Ｎ型高濃度不純物拡散層２２ｆは、Ｎ型トランジスタ６を構成し、他方（図３０の左側）の第２Ｎ型周辺ゲート配線４０、Ｎ型高濃度不純物拡散層２２ｅ、及び、Ｎ型高濃度不純物拡散層２２ｆは、Ｎ型トランジスタ７を構成する。
【００９５】
Ｎ型トランジスタ６、７、サイドウォール膜２１ａ及び素子分離領域１１上には、ライナ窒化膜２３（例えば、シリコン窒化膜）を介して層間絶縁膜２４（例えば、シリコン酸化膜）が形成されている。層間絶縁膜２４の上面は、ライナ窒化膜２３の最上面と面一となるように平坦化されている。層間絶縁膜２４及びライナ窒化膜２３には、Ｎ型高濃度不純物拡散層２２ｄ、２２ｅに通ずる開口部４９が形成されている。開口部４９に面するＮ型高濃度不純物拡散層２２ｄ、２２ｅの部分には、シリサイド層２６ｄ、２６ｅが形成されている。開口部４９には、周辺コンタクトプラグ５２が形成されている。周辺コンタクトプラグ５２は、開口部４９の底面乃至側壁に沿って形成されたバリア膜５３ｃ（例えば、ＴｉＮ膜：窒化チタン膜）を介してプラグ部５４ｃ（例えば、Ｗ膜：タングステン膜）が形成されている。
【００９６】
周辺コンタクトプラグ５２を含む層間絶縁膜２４上の所定の位置にＷ（タングステン）配線３７が形成されている。Ｗ配線３７は、周辺コンタクトプラグ５２を介してドレインとなるＮ型高濃度不純物拡散層２２ｄ、２２ｅに電気的に接続される配線であり、周辺コンタクトプラグ５２を含む層間絶縁膜２４上の所定の位置にＷＮ膜３７ａ（窒化タングステン膜）を介してＷ膜３７ｂ（タングステン膜）が形成された構成となっている。Ｗ配線３７を含む層間絶縁膜２４上の全面にストッパ窒化膜６０（例えば、シリコン窒化膜）を介して層間絶縁膜６１（例えば、シリコン酸化膜）が形成されている。
【００９７】
ビアプラグ６３を含む層間絶縁膜６１上の所定の位置に第１配線９３（例えば、銅）が形成されている。第１配線９３を含む層間絶縁膜６１上の全面に層間絶縁膜９４（例えば、シリコン酸化膜）が形成されている。層間絶縁膜９４上の所定の位置に第２配線９５（例えば、銅）が形成されている。第２配線９５を含む層間絶縁膜９４上の全面に層間絶縁膜９６（例えば、シリコン酸化膜）が形成されている。層間絶縁膜９６上の所定の位置に第３配線９７（例えば、銅）が形成されている。第３配線９７を含む層間絶縁膜９６上の全面に層間絶縁膜９８（例えば、シリコン酸化膜）が形成されている。配線９３、９５、９７及び層間絶縁膜９４、９６、９８は、多層配線層９９を構成する。
【００９８】
次に、実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図３２〜図５０は、実施形態２に係る半導体装置の製造方法を模式的に示した図２６及び図２７の（ａ）Ｘ１−Ｘ１´間、（ｂ）Ｘ２−Ｘ２´間、（ｃ）Ｘ３−Ｘ３´間に相当する断面図である。
【００９９】
まず、半導体基板１０（例えば、シリコン基板）上に所定深さ（例えば、３００ｎｍ程度）の素子分離溝１０ａを形成する（ステップＣ１；図３２参照）。これにより、活性領域４１、４２、４３が規定される。ここで、サブワードドライバ部３２ａの第１Ｎ型周辺ゲート配線３９に対応する活性領域を第１活性領域４１（図３２（ａ）参照）とし、第２Ｎ型周辺ゲート配線４０に対応する活性領域を第３活性領域４３（図３２（ｃ）参照）とし、メモリセル部３５内の活性領域の内の１つに対応するものを第２活性領域４２（図３２（ｂ）参照）とする。
【０１００】
次に、素子分離溝１０ａの側壁乃至底面に沿うように半導体基板１０上にライナ絶縁膜１１ａ（例えば、シリコン窒化膜）を形成し、さらに、ライナ絶縁膜１１ａ上に、素子分離溝１０ａ内を埋め込むように、ＳＯＤ（Spin On Dielectrics）法や流動性ＣＶＤ（Flowable Chemical Vapor Deposition）法などの手法を用いて埋込絶縁膜１１ｂ（例えば、シリコン酸化膜）を堆積する（ステップＣ２；図３２参照）。
【０１０１】
次に、半導体基板１０の上面と、埋込絶縁膜１１ｂ及びライナ絶縁膜１１ａの上面とが面一となるように、ＣＭＰ（Chemical Mechanical Polishing）法により余分な埋込絶縁膜１１ｂ及びライナ絶縁膜１１ａを研磨することにより、ＳＴＩ構造の素子分離領域１１を形成する（ステップＣ３；図３２参照）。
【０１０２】
次に、リソグラフィ技術及びイオン注入技術を用いて、活性領域４１、４２、４３内の半導体基板１０の表面に対して垂直方向からＰ型不純物を注入することによりＰウェル（図示せず）を形成し、第４活性領域４４内の半導体基板１０の表面に対して垂直方向からＮ型不純物を注入することによりＮウェル（図示せず）を形成する（ステップＣ４；図３２、図２７参照）。
【０１０３】
次に、周知の方法により、メモリセル部（図２７の３５）において、素子分離領域１１を含む半導体基板１０の全面にマスク酸化膜７６（例えば、シリコン酸化膜）を形成し、その後、マスク酸化膜７６及び半導体基板１０にワード線４８用のトレンチ７０を形成し、その後、トレンチ７０の下部に絶縁膜７２（例えば、シリコン酸化膜）を介してＴｉＮ膜４８ａ及びＷ膜４８ｂが形成されたワード線４８を形成し、その後、トレンチ７０におけるワード線４８上にキャップ絶縁膜７３（例えば、シリコン窒化膜）を埋め込み、その後、キャップ絶縁膜７３を含むマスク酸化膜７６上に層間絶縁膜７７（例えば、シリコン酸化膜）を形成し、その後、共通ソースとなる部分の半導体基板１０に通ずる開口部７１を形成し、その後、開口部７１から表れる半導体基板１０にビットＮ型高濃度不純物拡散層７５を形成する（ステップＣ５；図３２参照）。これにより、第２活性領域４２が２本のワード線４８で更に３つの領域に区画される。
【０１０４】
次に、第１活性領域４１及び第３活性領域４３上にゲート絶縁膜（図示せず）を形成し、その後、当該ゲート絶縁膜上に第１ＤＯＰＯＳ膜１３ａ（ドープポリシリコン膜）を形成し、その後、第１活性領域４１及び第３活性領域４３の第１ＤＯＰＯＳ膜１３ａ上、及び、第２活性領域４２の層間絶縁膜７７及びビットＮ型高濃度不純物拡散層７５上のそれぞれに第２ＤＯＰＯＳ膜１３ｂ（ドープポリシリコン膜）、導電積層膜１３ｃ（例えば、ＷＳｉ／ＴｉＮ／Ｔｉ膜：タングステンシリサイド／窒化チタン／チタン膜）、Ｗ膜１３ｄ（タングステン膜）、マスク窒化膜１３ｅ（例えば、シリコン窒化膜）をこの順に成膜する（ステップＣ６；図３２参照）。尚、第１ＤＯＰＯＳ膜と第２ＤＯＰＯＳ膜の不純物ドープ量は、それぞれ異なるが、同じであってもよい。
【０１０５】
次に、マスク窒化膜１３ｅ上にレジスト膜（図示せず）を形成し、その後、当該レジスト膜のゲートパターンをマスク窒化膜１３ｅに転写し、その後、そのマスク窒化膜１３ｅをマスクに、第１活性領域４１及び第３活性領域４３ではＷ膜１３ｄから第１ＤＯＰＯＳ膜１３ａまで、及び、第２活性領域４２ではＷ膜１３ｄから第２ＤＯＰＯＳ膜１３ｂまでをそれぞれエッチングする（ステップＣ７；図３２参照）。これにより、第１活性領域４１上を横断する一対の第１Ｎ型周辺ゲート配線３９と、第３活性領域４３上を横断する一対の第２Ｎ型周辺ゲート配線４０と、第２活性領域４２上を横断するビット線５９と、が形成される。また、ステップＣ７では、サブワードドライバ部３２ａにおいて、図２７で示される第１Ｐ型周辺ゲート配線３８も第１Ｎ型周辺ゲート配線３９と同じ材料構成で同時に形成される（図２７参照）。
【０１０６】
ここで、第１Ｎ型周辺ゲート配線３９及び第２Ｎ型周辺ゲート配線４０は、対応する活性領域４１、４３の最表面からの高さは２７０ｎｍ程度とすることができる。また、第１Ｎ型周辺ゲート配線３９のＬ／Ｓ幅は、例えば、２２ｎｍ／２５ｎｍとすることができる。また、第２Ｎ型周辺ゲート配線４０のＬ／Ｓ幅は、例えば、２０ｎｍ／３０ｎｍとすることができる。
【０１０７】
次に、第１Ｎ型周辺ゲート配線３９、第２Ｎ型周辺ゲート配線４０、及びビット線５９を覆うように半導体基板１０の全面に、オフセット窒化膜１５（シリコン窒化膜）を所定膜厚（例えば、５ｎｍ）、オフセット酸化膜１６（シリコン酸化膜）を所定膜厚（例えば、５ｎｍ）、この順で成膜する（ステップＣ８；図３３参照）。ここでは、オフセット窒化膜１５とオフセット酸化膜１６との積層膜を成膜しているが、オフセット窒化膜又はオフセット酸化膜の単層であってもよい。なお、イオン注入を考慮すると、イオン注入透過性の悪いオフセット窒化膜を単層で使用するのが都合よい。
【０１０８】
次に、オフセット酸化膜１６上にレジスト膜１７を所定膜厚（例えば、オフセット酸化膜１６の上面の最低面から３７０ｎｍ）で塗布する（ステップＣ９；図３４参照）。ここで、レジスト膜１７には、例えば、ＫｒＦレジストを用いることができるが、目標とする膜厚、現像後の開口径が達成できれば、ｉ線用レジストでも、ＡｒＦレジストでも構わない。
【０１０９】
次に、第２活性領域４２上の２本の第１Ｎ型周辺ゲート配線３９間、及び、第３活性領域４３の全域のそれぞれにレチクルを使用しながら露光し、現像する（ステップＣ１０；図３５参照）。これにより、２本の第１Ｎ型周辺ゲート配線３９間、及びその上部、並びに、第３活性領域４３の全域のレジスト膜１７は除去され、図３５（ａ）のように、レジスト膜１７に開口部１７ａが形成される。なお、図示されていないが、第４活性領域（図２７の４４）の全域のレジスト膜１７も除去される。
【０１１０】
次に、レジスト膜１７をマスクとして、オフセット窒化膜１５及びオフセット酸化膜１６を選択的に異方性のドライエッチングでエッチバックする（ステップＣ１１；図３６参照）。
【０１１１】
ステップＣ１１において、第１活性領域４１では、開口部１７ａ内の２本の第１Ｎ型周辺ゲート配線３９間に位置するオフセット窒化膜１５及びオフセット酸化膜１６に加え、２本のゲート配線１３の上面の角部に位置するオフセット窒化膜１５及びオフセット酸化膜１６並びにマスク窒化膜１３ｅが除去され、凹部１８ａ及び開口部１８ｂが形成される。なお、凹部１８ａについては、やや強調した図になっている。それ以外の第１Ｎ型周辺ゲート配線３９間の側壁に位置するオフセット窒化膜１５とオフセット酸化膜１６はサイドウォール状に残すことができる。
【０１１２】
また、ステップＣ１１において、第３活性領域４３では、レジスト膜１７に覆われていないので、第２Ｎ型周辺ゲート配線４０の両側の側壁部のみにサイドウォール状のオフセット窒化膜１５及びオフセット酸化膜１６を残すことができる。また、図示されていないが、第４活性領域（図２７の４４）でも、レジスト膜１７に覆われていないので、第１Ｐ型周辺ゲート配線（図２７の３８）の両側の側壁部のみにオフセット窒化膜１５及びオフセット酸化膜１６を残すことができる。
【０１１３】
ステップＣ１１でのドライエッチングでは、ＣＦ４やＣ２Ｆ４などのようなＣｘＦｙ系（フロロカーボン系）のガスを主に使用して、半導体基板１０（シリコン）のエッチングレートを極力抑えるように調整する。
【０１１４】
次に、レジスト膜（図３６の１７）を除去する（ステップＣ１２；図３７参照）。
【０１１５】
次に、第４活性領域（図２７の４４）及びメモリセル部３５の全域にレジスト膜（図示せず）を形成し、その後、オフセット窒化膜１５及びオフセット酸化膜１６をマスクとして、開口部１８ｂから露出する第１活性領域４１、及び、第３活性領域４３に、Ｎ型不純物（例えば、リン）をイオン注入することにより、Ｎ型低濃度不純物拡散層１９ａ、１９ｂ、１９ｃ、１９ｄを形成する（ステップＣ１３；図３８参照）。この時のイオン注入条件は、例えば、Ｅ（注入エネルギー）＝４．０ｋｅｖ、φ（ドーズ量）＝１．０×１０１４ａｔｏｍｓ／ｃｍ２とすることができ、Ｎ型低濃度不純物拡散層１９ａ、１９ｂ、１９ｃ、１９ｄの注入深さは、８．５ｎｍに達する。
【０１１６】
次に、第４活性領域（図２７の４４）及びメモリセル部３５上のレジスト膜（図示せず）を除去する（ステップＣ１４）。
【０１１７】
次に、第４活性領域（図２７の４４）以外の領域をレジスト膜（図示せず）で覆い、その後、第４活性領域４４にＰ型不純物（例えば、ボロン）をイオン注入することにより、Ｐ型低濃度不純物拡散層（図示せず）を形成する（ステップＣ１５）。
【０１１８】
次に、第４活性領域（図２７の４４）以外の領域上のレジスト膜（図示せず）を除去する（ステップＣ１６）。
【０１１９】
次に、第１活性領域４１以外の領域をレジスト膜４６で覆い、その後、Ｐ型不純物（例えば、ボロン）を、半導体基板１０の上面に対して垂直方向から所定範囲の角度（例えば、１７度）の方向から半導体基板１０にイオン注入することにより、第１活性領域４１にＮ型低濃度不純物拡散層１９ａの下面乃至側面を覆うようにＰ型非対称注入層２０ｃを形成する（ステップＣ１７；図３９参照）。
【０１２０】
ここで、ステップＣ１７における所定範囲の角度は、固定ではなく適時調整の範囲とする。例えば、２０度であっても問題はない。また、開口部１８ｂから露出した領域以外のドレインに相当する領域の第１活性領域４１にも、Ｐ型非対称注入層２０ｃよりも深さの浅いＰ型低濃度不純物拡散層２０ａ、２０ｂが形成される。
【０１２１】
なお、Ｐ型低濃度不純物拡散層２０ａ、２０ｂは必須ではない。Ｐ型低濃度不純物拡散層２０ａ、２０ｂは、オフセット窒化膜１５及びオフセット酸化膜１６がマスクとなり、Ｐ型不純物の濃度がかなり抑えられるため、Ｎ型トランジスタ２、３への悪影響はない。さらに、オフセット窒化膜１５及びオフセット酸化膜１６が、厚くなってＰ型不純物が透過できず、Ｐ型低濃度不純物拡散層２０ａ、２０ｂが形成できなくとも特段問題はない。
【０１２２】
ステップＣ１７でのイオン注入条件は、例えば、Ｅ（注入エネルギー）＝１０．０ｋｅｖ、φ（ドーズ量）＝４．２×１０１３ａｔｏｍｓ／ｃｍ２とすることができる。この場合、この２本の第１Ｎ型周辺ゲート配線３９間の共通ソースとなる第１活性領域４１での注入深さは３３．０ｎｍ、２本の第１Ｎ型周辺ゲート配線３９の各々のドレインとなる第１活性領域４１での注入深さは１５ｎｍに達する。
【０１２３】
次に、半導体基板１０の全面を覆うようにＬＤＤ絶縁膜２１を成膜する（ステップＣ１８；図４０参照）。ここで、ＬＤＤ絶縁膜２１は、例えば、縦型ＬＰＣＶＤ炉を用いて成膜することができる。また、ＬＤＤ絶縁膜２１の膜厚は、例えば、６０ｎｍとすることができる。
【０１２４】
次に、メモルセル部（図２７の３５）以外の領域をレジスト膜４７で覆う（ステップＣ１９；図４１参照）。
【０１２５】
次に、メモリセル部（図２７の３５）に形成されたＬＤＤ絶縁膜２１及びオフセット酸化膜１６を除去し、その後、レジスト膜（図４１の４７）を除去する（ステップＣ２０；図４２参照）。ここで、ＬＤＤ絶縁膜２１及びオフセット酸化膜１６の除去では、レジスト膜（図４１の４７）をマスクとし、例えば、フッ酸系の薬液を用いることができる。
【０１２６】
次に、メモリセル部３５上にレジスト膜（図示せず）を形成し、ＬＤＤ絶縁膜２１、オフセット窒化膜１５及びオフセット酸化膜１６を選択的に異方性のドライエッチングでエッチバックすることにより、第１Ｎ型周辺ゲート配線３９及び第２Ｎ型周辺ゲート配線４０のそれぞれの両側の側壁にサイドウォール膜２１ａを形成し、その後、メモリセル部３５上のレジスト膜（図示せず）を除去する（ステップＣ２１；図４３参照）
【０１２７】
ここで、２本の第１Ｎ型周辺ゲート配線３９が互いに対向する側の反対側にある部分のサイドウォール膜２１ａと第１活性領域４１との間にはオフセット窒化膜１５及びオフセット酸化膜１６が介在しているが、２本の第１Ｎ型周辺ゲート配線３９が互いに対向する側にある部分のサイドウォール膜２１ａと第１活性領域４１との間にはオフセット窒化膜１５及びオフセット酸化膜１６が介在しない部分がある。第２Ｎ型周辺ゲート配線４０の両側にあるサイドウォール膜２１ａと第３活性領域４３との間にはオフセット窒化膜１５及びオフセット酸化膜１６が介在している。なお、図示されていないが、第４活性領域（図２７の４４）でも第１Ｐ型周辺ゲート配線３８の両側にあるサイドウォール膜２１ａと第４活性領域（図２７の４４）との間にはオフセット窒化膜１５及びオフセット酸化膜１６が介在している。
【０１２８】
次に、メモリセル部（図２７の３５）及びＰ型トランジスタ領域（図２７の３４）上にレジスト膜（図示せず）を形成し、その後、Ｎ型不純物（例えば、リン、ヒ素）をイオン注入することにより、第１活性領域４１と第３活性領域４３の露出部分にＮ型高濃度不純物拡散層２２ａ〜２２ｆを形成し、その後、メモリセル部（図２７の３５）及びＰ型トランジスタ領域（図２７の３４）上にレジスト膜（図示せず）を除去する（ステップＣ２２；図４４参照）。
【０１２９】
ここで、ステップＣ２２のイオン注入条件は、例えば、Ｎ型不純物のうちリンがＥ（注入エネルギー）＝１５．０ｋｅｖ、φ（ドーズ量）＝４．０×１０１３ａｔｏｍｓ／ｃｍ２とし、Ｎ型不純物のうちヒ素がＥ（注入エネルギー）＝１８．０ｋｅｖ、φ（ドーズ量）＝３．０×１０１５ａｔｏｍｓ／ｃｍ２とすることができる。また、共通ソース及び各ドレインとなる活性領域４１、４３での注入深さは、３５．０ｎｍとすることができる。
【０１３０】
次に、第４活性領域（図２７の４４）以外の領域にレジスト膜（図示せず）を形成し、その後、Ｐ型不純物（例えば、ボロンやゲルマニウムなど）をイオン注入することにより、第４活性領域（図２７の４４）の露出部分にＰ型高濃度不純物拡散層（図示せず）を形成し、その後、第４活性領域（図２７の４４）以外の領域にレジスト膜（図示せず）を除去する（ステップＣ２３）。
【０１３１】
次に、各不純物拡散層１９ａ〜１９ｄ、２０ａ、２０ｂ、２２ａ〜２２ｆ及びＰ型非対称注入層２０ｃを、Ｎ２雰囲気下、９８０℃の熱処理を加えることで活性化させる（ステップＣ２４；図４５参照）。
【０１３２】
次に、半導体基板１０の全面を覆うようにライナ窒化膜２３（例えば、シリコン窒化膜）を形成する。ここで、ライナ窒化膜２３は、例えば、縦型ＬＰＣＶＤ炉で成膜し、膜厚を２５ｎｍとすることができる（ステップＣ２５；図４５参照）。また、ライナ窒化膜２３は、次工程の改質処理（熱処理）で酸化が層間絶縁膜（図１５の２４）以外に及ぶのを防ぐ役割を果たす。
【０１３３】
次に、半導体基板１０の全面に層間絶縁膜２４を形成する（ステップＣ２６；図４６参照）。ここで、層間絶縁膜２４は、例えば、ＳＯＤ膜を塗布し、熱処理（スチームアニール）で酸化膜に改質することによって形成することができる。
【０１３４】
次に、ＣＭＰで、ライナ窒化膜２３の上面が表れるまで、層間絶縁膜２４を平坦化する（ステップＣ２７；図４７参照）。
【０１３５】
次に、周知の手法を用いて、層間絶縁膜２４及びライナ窒化膜において、第２活性領域４２のドレインとなる部分に通ずる開口部７８を形成し、その後、開口部７８から露出する第２活性領域４２に、Ｎ型不純物（例えば、リン）をイオン注入することにより容量Ｎ型高濃度不純物拡散層７４を形成し、その後、開口部７８の側壁にライナ絶縁膜７９を形成し、その後、開口部７８の下部に充填されたＤＯＰＯＳ膜８１（ドープポリシリコン膜）を形成する（ステップＣ２８；図４８参照）。
【０１３６】
次に、周知の手法を用いて、サブワードドライバ部（図２７の３２ａ）内の共通ソース及びドレインとなる部分に通ずる開口部２５、４９と、サブワードドライバ部３２ａの各周辺ゲート配線３８、３９、４０に通ずる開口部（図示せず、図２６、図２７参照）と、メモリセル部３５の端部でワード線４８に通ずる開口部（図示せず、図２６、図２７参照）と、を形成し、その後、各開口部２５、４９（図示しない開口部を含む）から露出する部分（Ｎ型高濃度不純物拡散層２２ａ〜２２ｆ等）と、開口部７８から露出するＤＯＰＯＳ膜８１とのそれぞれにシリサイド層２６ａ〜２６ｆ（図示しないシリサイド層を含む、例えば、ＣｏＳｉ）を形成する（ステップＣ２９；図４９参照）。
【０１３７】
次に、周知の手法を用いて、各開口部２５、４９、７８（図示しない開口部を含む）の上部にバリア膜５３ａ〜５３ｃを介してプラグ部５４ａ〜５４ｃが充填し、その後、サブワードドライバ部３２ａにおける層間絶縁膜２４上の所定の位置に、プラグ部５４ａ、５４ｂと接続されたＷ（タングステン）配線３７（Ｗ膜３７ｂ：タングステン膜／ＷＮ膜３７ａ：窒化タングステン膜）を形成する（ステップＣ３０；図５０参照）。
【０１３８】
最後に、周知の方法により、ストッパ窒化膜６０、層間絶縁膜６１、ビアプラグ６３（Ｗ膜６３ｂ（タングステン膜）／ＴｉＮ膜６３ａ（窒化チタン膜））、層間絶縁膜８２、キャパシタ８４（上部電極８７、容量絶縁膜８６、下部電極８５）、層間絶縁膜８８、プレート電極９０、プレート窒化膜９１、層間絶縁膜９２、多層配線層９９（第１配線９３、層間絶縁膜９４、第２配線９５、層間絶縁膜９６、第３配線９７、層間絶縁膜９８）を形成する（ステップＣ３１；図２８〜図３０参照）。
【０１３９】
（効果）
実施形態２によれば、実施形態１と同様に、Ｐ型非対称注入層２０ｃを形成する工程（ステップＣ１７；図３９参照）において、マスクとして、レジスト膜よりも薄いオフセット窒化膜１５及びオフセット酸化膜１６を使用しているため、斜めイオン注入時の注入角度に自由度が広がり、斜めイオン注入の効果をフルに発揮させることができ、トランジスタ性能を向上させることができる。また、ソース及び共通ソースを非対称構造とするに至って、レジスト膜で形成する際のレジスト膜厚の制限をなくすことができる。また、２本の第１Ｎ型周辺ゲート配線３９が互いに対向する側の角部がエッチングによって凹んだ凹部１８ａを有するため、斜めイオン注入時の注入角度の自由度をさらに広げることができる。
【０１４０】
なお、実施形態２では、図２６及び図２７で示される２つの第１Ｎ型周辺ゲート配線３９間の共通ソースとなる部分について、実施形態１を適用したが、２つの第２Ｎ型周辺ゲート配線４０間の共通ソースとなる部分についても適用できる。
【０１４１】
また、実施形態１、２は、Ｎ型トランジスタ（図１、図２８の２、３）に用いた例を示しているが、Ｐ型トランジスタでも適用でき、同じ効果を得ることが確認されている。さらに、実施形態１、２は、ＤＲＡＭに限定されず、デバイス全般においても適用することができる。
【０１４２】
（付記）
第１の視点に係る半導体装置の製造方法は、半導体基板に、素子分離領域で囲まれた活性領域を形成する工程と、前記活性領域上を横断するように設けられ、互いに隣り合う第１ゲート配線及び第２ゲート配線を形成する工程と、前記活性領域、前記第１ゲート配線、及び、前記第２ゲート配線を覆うようにオフセット膜を形成する工程と、前記第１ゲート配線と前記第２ゲート配線との間の領域にある前記オフセット膜の一部が露出する開口部を有するレジスト膜を形成する工程と、前記レジスト膜をマスクとして、前記開口部から露出した前記オフセット膜をエッチングする工程と、前記レジスト膜を除去する工程と、前記オフセット膜をマスクとして、前記活性領域に第１不純物を注入することにより、前記活性領域上に第１不純物拡散層を形成する工程と、前記オフセット膜をマスクとして、前記活性領域に第２不純物を注入することにより、前記活性領域上にて前記第１不純物拡散層の底面乃至側面を覆う第２不純物拡散層を形成する工程と、前記第１ゲート配線及び前記第２ゲート配線のそれぞれの側壁に前記オフセット膜を介してサイドウォール膜を形成する工程と、前記第１ゲート配線、前記第２ゲート配線、及び前記サイドウォール膜をマスクとして、前記活性領域に第３不純物を注入することにより、前記活性領域上に第３不純物拡散層を形成する工程と、を含む。
【０１４３】
前記半導体装置の製造方法において、前記第１不純物拡散層は、Ｎ型又はＰ型の不純物拡散層であり、前記第２不純物拡散層は、前記第１不純物拡散層とは反対導電型の不純物拡散層であり、前記第３不純物拡散層は、前記第１不純物拡散層とは同一導電型の不純物拡散層とすることができる。
【０１４４】
前記半導体装置の製造方法において、前記第２不純物拡散層を形成する工程では、前記第２不純物の注入で、前記活性領域の上面に対して垂直方向から所定範囲の角度の方向から前記活性領域に注入することができる。
【０１４５】
前記半導体装置の製造方法において、前記所定範囲の角度は、１７度以上かつ２０度以下とすることができる。
【０１４６】
前記半導体装置の製造方法において、前記第２不純物拡散層を形成する工程では、前記オフセット膜で覆われた前記活性領域にも前記第２不純物を注入することにより、前記オフセット膜で覆われ前記活性領域上の位置に第４不純物拡散層を形成することができる。
【０１４７】
前記半導体装置の製造方法において、前記第４不純物拡散層は、前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側の反対側の前記活性領域上に形成された前記第３不純物拡散層に接続することができる。
【０１４８】
前記半導体装置の製造方法において、前記オフセット膜は、絶縁膜とすることができる。
【０１４９】
前記半導体装置の製造方法において、前記オフセット膜は、シリコン窒化膜を含む絶縁膜とすることができる。
【０１５０】
前記半導体装置の製造方法において、前記サイドウォール膜は、絶縁膜とすることができる。
【０１５１】
前記半導体装置の製造方法において、前記サイドウォール膜は、シリコン酸化膜とすることができる。
【０１５２】
前記半導体装置において、前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側の前記活性領域上に、第１導電型の第１不純物拡散層と、第２導電型であるとともに、前記第１不純物拡散層の底面乃至側壁を覆う第２不純物拡散層と、を有することができる。
【０１５３】
前記半導体装置において、前記第１導電型は、ｐ型又はｎ型であり、前記第２導電型は、前記第１導電型とは反対導電型とすることができる。
【０１５４】
前記半導体装置において、前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側及びその反対側のそれぞれの前記活性領域上に、前記第１導電型であるとともに、前記第１不純物拡散層を貫通する第３不純物拡散層を有することができる。
【０１５５】
前記半導体装置において、前記第１不純物拡散層の不純物濃度は、前記第３不純物拡散層の不純物濃度よりも低くすることができる。
【０１５６】
前記半導体装置において、前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側の反対側の前記活性領域上にある前記第３不純物拡散層と前記第２不純物拡散層との間に、前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側の反対側の前記活性領域上にある前記第３不純物拡散層と接続され、前記第２導電型である第４不純物拡散層を有することができる。
【０１５７】
前記半導体装置において、前記第４不純物拡散層は、前記第２不純物拡散層よりも浅くすることができる。
【０１５８】
前記半導体装置において、前記第１ゲート配線と前記第２ゲート配線とが互いに対向する側の前記活性領域上に、第１導電型の第１不純物拡散層と、第２導電型であるとともに、前記第１不純物拡散層の底面乃至側壁を覆う第２不純物拡散層と、を有することができる。
【０１５９】
前記半導体装置において、前記第１導電型は、ｐ型又はｎ型であり、前記第２導電型は、前記第１導電型とは反対導電型とすることができる。
【０１６０】
なお、本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。
【符号の説明】
【０１６１】
１  半導体装置
２、３  Ｎ型トランジスタ
４、５  埋込型トランジスタ
６、７  Ｎ型トランジスタ
１０  半導体基板
１０ａ  素子分離溝
１１  素子分離領域
１１ａ  ライナ絶縁膜
１１ｂ  埋込絶縁膜
１２  活性領域
１３  ゲート配線
１３ａ  第１ＤＯＰＯＳ膜
１３ｂ  第２ＤＯＰＯＳ膜
１３ｃ  導電積層膜
１３ｄ  Ｗ膜
１３ｅ  マスク窒化膜
１５  オフセット窒化膜（オフセット膜）
１６  オフセット酸化膜（オフセット膜）
１７  レジスト膜
１７ａ、１７ｂ  開口
１８ａ  凹部
１８ｂ  開口部
１９、１９ａ〜１９ｆ  Ｎ型低濃度不純物拡散層（第１不純物拡散層）
２０ａ、２０ｂ  Ｐ型低濃度不純物拡散層（第４不純物拡散層）
２０ｃ  Ｐ型非対称注入層（第２不純物拡散層）
２０ｄ  Ｐ型非対称注入層
２１  ＬＤＤ絶縁膜
２１ａ  サイドウォール膜
２２ａ、２２ｂ、２２ｃ  Ｎ型高濃度不純物拡散層（第３不純物拡散層）
２２ｄ、２２ｅ、２２ｆ  Ｎ型高濃度不純物拡散層（第３不純物拡散層）
２３  ライナ窒化膜
２４  層間絶縁膜
２５、２５ａ、２５ｂ、２５ｃ  開口部
２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ、２６ｆ  シリサイド層
２７、２８、２９、３０、３１  コンタクトプラグ
２７ａ、２８ａ、２９ａ  プラグ部
２７ｂ、２８ｂ、２９ｂ  パッド部
２７ｃ、２８ｃ、２９ｃ  バリア膜
３２  周辺回路部
３２ａ  サブワードドライバ部
３２ｂ  センスアンプ部
３２ｃ  クロス部
３３  Ｎ型トランジスタ領域
３４  Ｐ型トランジスタ領域
３５  メモリセル部
３７  Ｗ配線
３７ａ  ＷＮ膜
３７ｂ  Ｗ膜
３８  第１Ｐ型周辺ゲート配線
３９  第１Ｎ型周辺ゲート配線
４０  第２Ｎ型周辺ゲート配線
４１  第１活性領域
４２  第２活性領域
４３  第３活性領域
４４  第４活性領域
４６、４７  レジスト膜
４８  ワード線
４８ａ  ＴｉＮ膜
４８ｂ  Ｗ膜
４９  開口部
５０、５１、５２  周辺コンタクトプラグ
５３ａ、５３ｂ、５３ｃ  バリア膜
５４ａ、５４ｂ、５４ｃ  プラグ部
５６、５７、５８  周辺コンタクトプラグ
５９  ビット線
６０  ストッパ窒化膜
６１  層間絶縁膜
６２  下穴
６３  ビアプラグ
６３ａ  ＴｉＮ膜
６３ｂ  Ｗ膜
６４、６５、６６、６７  Ｗ配線
６６ａ  ＷＮ膜
６６ｂ  Ｗ膜
７０  トレンチ
７１  開口部
７２  絶縁膜
７３  キャップ絶縁膜
７４  容量Ｎ型高濃度不純物拡散層
７５  ビットＮ型高濃度不純物拡散層
７６  マスク酸化膜
７７  層間絶縁膜
７８  開口部
７９  ライナ絶縁膜
８０  容量コンタクトプラグ
８１  ＤＯＰＯＳ膜
８２  層間絶縁膜
８３  開口部
８４  キャパシタ
８５  下部電極
８６  容量絶縁膜
８７  上部電極
８８  層間絶縁膜
９０  プレート電極
９１  プレート窒化膜
９２  層間絶縁膜
９３  第１配線
９４  層間絶縁膜
９５  第２配線
９６  層間絶縁膜
９７  第３配線
９８  層間絶縁膜
９９  多層配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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