(57)【要約】【課題】素子破壊の抑制を可能とする半導体装置を提供する。【解決手段】実施形態によれば、第１電極と、前記第１電極上に設けられた第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、前記第３半導体層上に選択的に設けられた第２導電形の第４半導体層と、前記第２半導体層、前記第３半導体層、及び前記第４半導体層内にゲート絶縁膜を介して設けられたゲート電極と、前記第４半導体層上に設けられた第２電極と、前記第１電極と前記第２半導体層との間に位置し、前記第１半導体層に隣接する第２導電形の第５半導体層と、前記第２半導体層上に設けられ、前記第２電極に接する第１導電形の第６半導体層と、前記第２半導体層及び前記第６半導体層内に位置し、前記ゲート絶縁膜及び前記第６半導体層の底部よりも前記第１電極側に位置する底部を有する第１導電形の第７半導体層と、を有する半導体装置が提供される。【選択図】図１
2016058654.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極上に設けられた第１導電形の第１半導体層と、
前記第１半導体層上に設けられた第２導電形の第２半導体層と、
前記第２半導体層上に設けられた第１導電形の第３半導体層と、
前記第３半導体層上に選択的に設けられた第２導電形の第４半導体層と、
前記第２半導体層、前記第３半導体層、及び前記第４半導体層内にゲート絶縁膜を介して設けられたゲート電極と、
を有する第１領域と、
前記第４半導体層上に設けられた第２電極と、
前記第１電極と前記第２半導体層との間に位置し、前記第１半導体層に隣接する第２導電形の第５半導体層と、
前記第２半導体層上に設けられ、前記第２電極に接する第１導電形の第６半導体層と、
前記第２半導体層及び前記第６半導体層内に位置し、前記ゲート絶縁膜及び前記第６半導体層の底部よりも前記第１電極側に位置する底部を有する第１導電形の第７半導体層と、
を有し、前記第１領域に隣接する第２領域と、
を有する半導体装置。
【請求項２】
前記第７半導体層に最も近い前記ゲート絶縁膜の前記第７半導体層側の側面と、前記第７半導体層の中心面との距離が７マイクロメートル以下である請求項１記載の半導体装置。
【請求項３】
前記第１半導体層及び前記第５半導体層の上面を含む面と前記第２半導体層との間に、前記第２導電形の第８半導体層をさらに有する請求項１または２に記載の半導体装置。
【請求項４】
前記第７半導体層の上であって前記第７半導体層の幅方向中央部に前記第７半導体層の上面と同一平面を形成するように、前記第１導電形の半導体層をさらに有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１領域は、前記第２半導体層、前記第３半導体層、及び前記第４半導体層内に第１絶縁膜を介して設けられ、前記第２電極に接続された第３電極をさらに有する請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１半導体層と前記第５半導体層との第１境界面と、前記第６半導体層と前記ゲート絶縁膜との第２境界面とが同一平面上にない請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第１半導体層と前記第５半導体層との間に、前記第８半導体層が進入している請求項３記載の半導体装置。
【請求項８】
前記第１半導体層と前記第５半導体層との間に、前記第５半導体層から前記第１半導体層に向かう方向において前記第８半導体層と交互に積層されている前記第２導電形の半導体層をさらに有する請求項７記載の半導体装置。
【請求項９】
前記第１半導体層と前記第５半導体層との間に、前記第５半導体層から前記第１半導体層に向かう方向において前記第８半導体層と交互に積層されている前記第１導電形の半導体層をさらに有する請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオードを同一基板に形成したＲＣ−ＩＧＢＴ（Reverse Conducting - IGBT）の開発が盛んに行われている。ＩＧＢＴ構造の１つとしては、ゲート領域をトレンチ型にする構造が挙げられる。ｐ形ベース層を突き抜けるようにトレンチを掘り、トレンチ側壁に酸化膜を形成してゲート酸化膜とする。さらに、ゲート酸化膜の内側に電極材料を埋め込み、トレンチ部をゲート領域として利用する構造である。トレンチ構造のＩＧＢＴは、素子上部にゲート酸化膜とゲート電極を堆積したプレーナ構造を用いた場合より、チャネル部を密に形成することが可能であり、電流密度を増加させることができる。
しかし、素子中にトレンチを形成する構造には課題もある。隣接するトレンチ同士の距離が大きい場合や、終端領域近傍のトレンチでは、逆バイアス状態にて、トレンチ底部に電界集中が生じ、静耐圧低下や素子破壊が生じる。そこで、トレンチ同士の距離が大きい箇所や、終端領域近傍のトレンチは、その底部を不純物濃度の大きい拡散層で覆うなどして、電界集中しないような工夫がされてきた。
しかしながら、ＲＣ−ＩＧＢＴでは、ＩＧＢＴとダイオードを同一基板上に形成するため、ＩＧＢＴとダイオードが隣接する箇所が必ず存在する。この隣接部にＩＧＢＴのトレンチが配置されることになり、電界集中箇所が発生する。ダイオードにもトレンチを形成する場合は、ＩＧＢＴ、ダイオード隣接箇所での電界集中は回避されるが、特性改善の目的等でダイオードをプレーナ構造にした場合は、隣接部での電界集中を回避するための方法が望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２０１２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
素子破壊の抑制を可能とする半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、第１電極と、前記第１電極上に設けられた第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、前記第３半導体層上に選択的に設けられた第２導電形の第４半導体層と、前記第２半導体層、前記第３半導体層、及び前記第４半導体層内にゲート絶縁膜を介して設けられたゲート電極と、を有する第１領域と、前記第４半導体層上に設けられた第２電極と、前記第１電極と前記第２半導体層との間に位置し、前記第１半導体層に隣接する第２導電形の第５半導体層と、前記第２半導体層上に設けられ、前記第２電極に接する第１導電形の第６半導体層と、前記第２半導体層及び前記第６半導体層内に位置し、前記ゲート絶縁膜及び前記第６半導体層の底部よりも前記第１電極側に位置する底部を有する第１導電形の第７半導体層と、を有し、前記第１領域に隣接する第２領域と、を有する半導体装置が提供される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を例示する断面図である。
【図２】第２の実施形態に係る半導体装置を例示する断面図である。
【図３】横軸に、図２に示す距離Ｌをとり、縦軸にＩＧＢＴの静耐圧をとって、第２の実施形態に係る半導体装置の静耐圧を例示するグラフである。
【図４】第３の実施形態に係る半導体装置を例示する断面図である。
【図５】第４の実施形態に係る半導体装置を例示する断面図である。
【図６】第４の実施形態の変形例１に係る半導体装置を例示する断面図である。
【図７】第４の実施形態の変形例２に係る半導体装置を例示する断面図である。
【図８】第５の実施形態に係る半導体装置を例示する断面図である。
【図９】第５の実施形態の変形例に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
（第１の実施形態）
第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態に係る半導体装置はＲＣ−ＩＧＢＴである。
【０００８】
先ず、本実施形態に係る半導体装置の構成について説明する。
図１に示すように、本実施形態に係る半導体装置１は、ダイオード領域Ｒ１とＩＧＢＴ領域Ｒ２を有する。そして、半導体装置１においては、カソード電極１０１が設けられ、カソード電極１０１上にｎ＋形不純物が形成されたｎ＋形のカソード層１０２及びｐ＋形不純物が形成されたｐ＋形のドレイン層１０３が設けられている。カソード層１０２はダイオード領域Ｒ１内に設けられ、ドレイン層１０３はＩＧＢＴ領域Ｒ２内に設けられている。ダイオード領域Ｒ１とＩＧＢＴ領域Ｒ２は境界面１１１を介して隣接している。すなわち、カソード層１０２とドレイン層１０３は境界面１１１を介して隣接している。
【０００９】
カソード層１０２及びドレイン層１０３の上には、ｎ形のバッファ層１０４がダイオード領域Ｒ１とＩＧＢＴ領域Ｒ２に連続して設けられている。バッファ層１０４の上には、ｎ−形の第１ベース層１０５が設けられている。
【００１０】
ｎ＋形のカソード層１０２の実効的な不純物濃度は、ｎ形のバッファ層１０４の実効的な不純物濃度よりも高く、ｎ形のバッファ層１０４の実効的な不純物濃度は、ｎ−形の第１ベース層１０５の実効的な不純物濃度よりも高い。
【００１１】
なお、本明細書において、「実効的な不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、その相殺分を除いた濃度をいう。
【００１２】
ＩＧＢＴ領域Ｒ２において、第１ベース層１０５上には、ｐ−形の第２ベース層１２１が設けられている。第２ベース層１２１上の一部には、ｐ＋形の第１コンタクト層１２２が設けられている。第２ベース層１２１上の第１コンタクト層１２２が設けられていない部分には、ｎ＋形のソース層１２３が設けられている。ｐ＋形の第１コンタクト層１２２の実効的な不純物濃度は、ｐ−形の第２ベース層１２１の実効的な不純物濃度よりも高い。ｎ＋形のソース層１２３の実効的な不純物濃度は、ｎ形のバッファ層１０４の実効的な不純物濃度よりも高い。
【００１３】
ＩＧＢＴ領域Ｒ２において、トレンチ１２４が、ソース層１２３及び第２ベース層１２１を、第１ベース層１０５に向かう方向に貫くように形成されている。トレンチ１２４の底面は、第２ベース層１２１の下面よりも下方に位置している。すなわち、トレンチ１２４の底面は第１ベース層１０５内部に位置する。トレンチ１２４の内面上には、ゲート絶縁膜１２５が設けられている。トレンチ１２４内のゲート絶縁膜１２５より中心軸側には、ゲート電極１２６が設けられている。すなわち、ゲート電極１２６はゲート絶縁膜１２５を介して、第１ベース層１０５、第２ベース層１２１、及びソース層１２３に対面している。
【００１４】
ダイオード領域Ｒ１において、第１ベース層１０５の上には、ｐ−形の第１アノード層１３１が設けられている。ダイオード領域Ｒ１において、ｐ−形の第１アノード層１３１より深くｐ−形の第２アノード層１３３が設けられている。トレンチ１２４及び第２アノード層１３３は、図１の紙面に対して垂直な方向にライン状に延びている。
【００１５】
第２アノード層１３３上の幅方向中央部には、第２アノード層１３３の上面と同一平面を形成するように、ｐ＋形の第２コンタクト層１３４が設けられている。ｐ＋形の第２コンタクト層１３４の実効的な不純物濃度は、ｐ−形の第１アノード層１３１及びｐ−形の第２アノード層１３３の実効的な不純物濃度よりも高い。
【００１６】
ＩＧＢＴ領域Ｒ２側に最も近い第１アノード層１３１と、ダイオード領域Ｒ１側に最も近いゲート絶縁膜１２５とは、境界面１１１を介して隣接している。第２アノード層１３３（または第２コンタクト層１３４）の上面から、第２アノード層１３３の最深部までの距離Ｄ２は、トレンチ１２４の上面から下面までの距離Ｄ１以上である。すなわち、下記数式１が成り立つ。
【００１７】
【数１】
2016058654.tif 000003
【００１８】
ＩＧＢＴ領域Ｒ２内のトレンチ１２４の全ての上面上と、ソース層１２３の一部の上面上には、絶縁膜１２７が設けられている。ソース層１２３の上面上で絶縁膜１２７が設けられていない部分、絶縁膜１２７、第１コンタクト層１２２、第１アノード層１３１、第２アノード層１３３、及び第２コンタクト層１３４の上面上には、ＩＧＢＴ領域Ｒ２とダイオード領域Ｒ１の全領域にわたって、アノード電極１３８が設けられている。
【００１９】
次に、本実施形態に係る半導体装置の動作について説明する。
アノード電極１３８を接地し、カソード電極１０１に正電圧を印加した状態で、ゲート電極１２６に閾値以上の電圧を印加すると、ＩＧＢＴ領域Ｒ２内においては、チャネル領域が導通して電子電流が流れ、さらにドレイン層１０３から第１ベース層１０５へホールが注入し、半導体装置１はＩＧＢＴ領域Ｒ２において導通状態となる。一方、ゲート電極１２６の電位を閾値未満の電位とすると、ＩＧＢＴ領域Ｒ２がオフ状態となる。
【００２０】
アノード電極１３８に印加する電圧を、カソード電極１０１に印加する電圧よりも高くすると、ダイオード領域Ｒ１内においては、第２コンタクト層１３４から第１ベース層１０５へホールが注入し、さらにカソード層１０２から第１ベース層１０５へ電子が注入し、半導体装置１はダイオード領域Ｒ１において導通状態となる。
【００２１】
また、静耐圧設計の観点からみると、図１に示すように、ＩＧＢＴ領域Ｒ２に逆バイアスが印加された場合、ダイオード領域Ｒ１に最も近いＩＧＢＴ領域Ｒ２内のトレンチ１２４の底面と境界面１１１が交わっているエッジ部１５１近傍に電界が集中する。エッジ部１５１近傍に電界が集中すると、この箇所でのアバランシェ崩壊が起こりやすくなり、半導体装置１の静耐圧が低下する。
【００２２】
ただし、通常は、トレンチ１２４の底部は丸みを帯びるように形成することが多く、トレンチ１２４の底面と境界面１１１が交わっているエッジ部１５１が特定できない場合には、境界面１１１に接しているトレンチ１２４の側面下部の一部分がエッジ部１５１となる。
【００２３】
次に、本実施形態に係る半導体装置１の効果について説明する。
図１に示すように、本実施形態に係る半導体装置１においては、ダイオード領域Ｒ１内に第２アノード層１３３が設けられている。ダイオード領域Ｒ１内の第２アノード層１３３（または第２コンタクト層１３４）の上面から、第２アノード層１３３の最深部までの距離Ｄ２が、ＩＧＢＴ領域Ｒ２内のトレンチ１２４の上面から下面までの距離Ｄ１以上になっている。
【００２４】
これにより、ＩＧＢＴ領域Ｒ２に逆バイアスが印加された場合、エッジ部１５１近傍での電界集中は緩和される。なぜならば、隣接するダイオード領域Ｒ１では、逆バイアス印加時、第２アノード層１３３、第１アノード層１３１と第１ベース層１０５とのｐｎ接合部から空乏化する。よって、電位分布は、等電位面が第２アノード層１３３下部、トレンチ１２４下部にわたって分布する。さらに第２アノード層１３３をトレンチ１２４より深く形成することで、効果的にトレンチ１２４底部のエッジ部１５１近傍での電界集中を防ぐことができる。電界集中を防ぐことにより、ＩＧＢＴの静耐圧の低下を防止することができる。その結果、トレンチ１２４底部での電界集中による素子破壊の抑制を可能とする半導体装置を提供することができる。これは、トレンチ１２４を隣接して配置した際と類似の効果となる。
【００２５】
なお、第２アノード層１３３は、通常、イオン注入と熱拡散で形成するが、次の方法でも形成可能である。トレンチ１３２を、第１アノード層１３１を、第１ベース層１０５に向かい第１アノード層１３１の下面に対して垂直な方向に貫くように形成し、トレンチ１３２の最深部は、第１アノード層１３１の下面よりも下方に位置するようにする。トレンチ１３２内に、ｐ−形の半導体層を埋め込み等で形成することでも可能となる。
【００２６】
（第２の実施形態）
次に、第２の実施形態について説明する。
図２は、本実施形態に係る半導体装置を例示する断面図である。
図３は、デバイスシミュレーションの結果であり、横軸に、第２アノード層１３３に最も近いトレンチ１２４の第２アノード層１３３側の側面と、第２アノード層１３３の中心面との距離Ｌをとり、縦軸にＩＧＢＴの静耐圧をとって、本実施形態に係る半導体装置の静耐圧を例示するグラフである。
【００２７】
図２に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１と比べて、第２アノード層１３３に最も近いトレンチ１２４の第２アノード層１３３側の側面と第２アノード層１３３の中心面との距離Ｌが、下記数式２に示すように７μｍ以下となっている。
【００２８】
【数２】
2016058654.tif 000004
【００２９】
本実施形態に係る半導体装置の上記以外の構成は、前述の第１の実施形態に係る半導体装置の構成と同様である。
【００３０】
次に、本実施形態の係る半導体装置の動作及び効果について説明する。
図３に示すように、本実施形態に係る半導体装置２においては、距離Ｌが大きくなると共に、その静耐圧は低下している。距離Ｌが７μｍ程度までは、静耐圧の低下の程度を示すグラフの傾きは徐々に大きくなっている。距離Ｌが７μｍ程度において、グラフの傾きは最大となっている。距離Ｌが７μｍ程度以上よりも大きく１１μｍ程度以下では、グラフの傾きは徐々に小さくなっている。距離Ｌが１１μｍ程度よりも大きくなると、グラフの傾きは殆ど０になり、静耐圧は低い値で一定値となっている。
【００３１】
第２アノード層１３３とトレンチ１２４との間隔が大きいと、等電位面の分布は、第２アノード層１３３とトレンチ１２４の間の第１アノード層１３１に食い込むように分布し、トレンチ１２４のエッジ部１５１近傍に電界集中が生じてしまう。そこで、この第１アノード層１３１側に食い込むような等電位分布が生じないよう、第２アノード層１３３とトレンチ１２４との間隔を狭くすることが静耐圧維持に効果がある。
【００３２】
図３に示すように、距離Ｌが７μｍ程度までは静耐圧の低下は緩やかで、７μｍ近辺に傾きの変曲点をもち、静耐圧の低下は激しくなり、そのあと低い静耐圧値で一定となっている。
【００３３】
よって、本実施形態に係る半導体装置２においては、耐圧を確保するために、距離Ｌは７μｍ以下とすることが好ましい。その結果、ＩＧＢＴの静耐圧の低下をより確実に防止することができる。
本実施形態に係る半導体装置の上記以外の動作及び効果は、前述の第１の実施形態に係る半導体装置の動作及び効果と同様である。
【００３４】
（第３の実施形態）
次に、第３の実施形態について説明する。
図４は、本実施形態に係る半導体装置を例示する断面図である。
図４に示すように、本実施形態に係る半導体装置３は、前述の第１の実施形態に係る半導体装置１と比べて、ＩＧＢＴ領域Ｒ２内において、複数のトレンチ１２４の内、一部のトレンチ１２４が、ダミートレンチ１４４に変更されている。
【００３５】
ダミートレンチ１４４は、トレンチ１２４と同様な構成をしている。すなわち、ダミートレンチ１４４は、第２ベース層１２１を、第２ベース層１２１の下面に対して垂直な方向に貫くように形成されている。ダミートレンチ１４４の底面は、トレンチ１２４の底面と同程度の高さの位置に設けられている。ダミートレンチ１４４の内面上には、ゲート絶縁膜１２５と同様なダミーゲート絶縁膜１４５が設けられている。ダミートレンチ１４４内のダミーゲート絶縁膜１４５よりも中心軸側には、ゲート電極１２６と同様なダミーゲート電極１４６が設けられている。
【００３６】
ただし、ダミートレンチ１４４上には、絶縁膜１２７は形成されていない。このため、ダミーゲート電極１４６はアノード電極１３８に接続されている。ダミーゲート電極１４６とアノード電極１３８との接続は、ダミーゲート電極１４６の上方でもよいし、半導体装置３の外周部でもよい。
【００３７】
なお、ＩＧＢＴ領域Ｒ２内の最もダイオード領域Ｒ１側のトレンチゲートとしては、ダミートレンチ１４４またはトレンチ１２４のどちらを設けてもよい。
本実施形態に係る半導体装置の上記以外の構成は、前述の第１の実施形態に係る半導体装置の構成と同様である。
【００３８】
図４に示すように、本実施形態に係る半導体装置３においては、トレンチ１２４だけでなく、ダミートレンチ１４４の底面と側面が交わるエッジ部１５２近傍にも電界が発生する。その分だけ、ダイオード領域Ｒ１に最も近いＩＧＢＴ領域Ｒ２内のトレンチ１２４の底面と側面が交わっているエッジ部１５１近傍の電界の集中が緩和される。
本実施形態に係る半導体装置の上記以外の動作及び効果は、前述の第１の実施形態に係る半導体装置の動作及び効果と同様である。
【００３９】
（第４の実施形態）
次に、第４の実施形態について説明する。
図５は、本実施形態に係る半導体装置を例示する断面図である。
図５に示すように、本実施形態に係る半導体装置４は、前述の第１の実施形態に係る半導体装置１と比べて、カソード層１０２とドレイン層１０３との境界面１１１が、トレンチ１２４と第１アノード層１３１との境界面１１２と同一平面上にはなく、ＩＧＢＴ領域Ｒ２内にある点が異なっている。
本実施形態に係る半導体装置４の上記以外の構成、動作及び効果は、前述の第１の実施形態に係る半導体装置の構成、動作及び効果と同様である。
また、カソード層１０２の面積をより多く取れるため、ダイオード領域でのオン電圧低減など、ダイオード特性を向上させるのに有効である。
【００４０】
（第４の実施形態の変形例１）
次に、第４の実施形態の変形例１について説明する。
図６は、本変形例に係る半導体装置を例示する断面図である。
図６に示すように、本変形例に係る半導体装置５は、前述の第１の実施形態に係る半導体装置１と比べて、境界面１１１が境界面１１２と同一平面上にはなく、ダイオード領域Ｒ１内にある点が異なっている。
本変形例に係る半導体装置５の上記以外の構成、動作及び効果は、前述の第１の実施形態に係る半導体装置の構成、動作及び効果と同様である。
また、ドレイン層１０３の面積をより多く取れるため、ＩＧＢＴ領域でのオン電圧低減など、ＩＧＢＴ特性を向上させるのに有効である。
【００４１】
（第４の実施形態の変形例２）
次に、第４の実施形態の変形例２について説明する。
図７は、本変形例に係る半導体装置を例示する断面図である。
図７に示すように、本変形例に係る半導体装置６は、前述の第１の実施形態に係る半導体装置１と比べて、カソード層１０２とドレイン層１０３とが相互に離隔し、バッファ層１０４の一部がカソード層１０２とドレイン層１０３との間にも進入している点が異なっている。
本実施形態に係る半導体装置６の上記以外の構成、動作及び効果は、前述の第１の実施形態に係る半導体装置の構成、動作及び効果と同様である。
また、カソード層１０２、ドレイン層１０３、双方無い領域をもつことで、ダイオード領域端部での電流集中や、ＩＧＢＴ領域端部での電流集中などを抑制することができる。
【００４２】
（第５の実施形態）
次に、第５の実施形態について説明する。
図８は、本実施形態に係る半導体装置を例示する断面図である。
図８に示すように、本実施形態に係る半導体装置７は、前述の第４の実施形態の変形例２に係る半導体装置６（図７参照）と比べて、カソード層１０２とドレイン層１０３との間の一部分に、ｎ＋形の半導体層１０９が設けられている点が異なっている。ｎ＋形の半導体層１０９の実効的な不純物濃度は、ｎ形のバッファ層１０４の実効的な不純物濃度よりも高い。
本実施形態に係る半導体装置７の上記以外の構成、動作及び効果は、前述の第４の実施形態の変形例２に係る半導体装置６の構成、動作及び効果と同様である。
【００４３】
（第５の実施形態の変形例）
次に、第５の実施形態の変形例について説明する。
図９は、本変形例に係る半導体装置を例示する断面図である。
図９に示すように、本実施形態に係る半導体装置８は、前述の第４の実施形態の変形例２に係る半導体装置６（図７参照）と比べて、カソード層１０２とドレイン層１０３との間の一部分に、ｐ＋形の半導体層１１０が設けられている点が異なっている。ｐ＋形の半導体層１１０の実効的な不純物濃度は、ｐ−形の第２ベース層１２１の実効的な不純物濃度よりも高い。
本実施形態に係る半導体装置８の上記以外の構成、動作及び効果は、前述の第４の実施形態の変形例２に係る半導体装置６の構成、動作及び効果と同様である。
【００４４】
なお、本実施形態に係る半導体装置においては、第２コンタクト層１３４を設ける場合を例に示したが、第２コンタクト層１３４は設けなくてもよい。
【００４５】
以上説明した複数の実施形態によれば、トレンチ底部での電界集中による素子破壊の抑制を可能とする半導体装置を提供することができる。
【００４６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４７】
１〜８：半導体装置、１０１：カソード電極、１０２：カソード層、１０３：ドレイン層、１０４：バッファ層、１０５：第１ベース層、１０９：半導体層、１１０：半導体層、１１１：境界面、１１２：境界面、１２１：第２ベース層、１２２：第１コンタクト層、１２３：ソース層、１２４：トレンチ、１２５：ゲート絶縁膜、１２６：ゲート電極、１２７：絶縁膜、１３１：第１アノード層、１３２：トレンチ、１３３：第２アノード層、１３４：第２コンタクト層、１３８：アノード電極、１４４：ダミートレンチ、１４５：ダミーゲート絶縁膜、１４６：ダミーゲート電極、１５１：エッジ部、１５２：エッジ部、Ｒ１：ダイオード領域、Ｒ２：ＩＧＢＴ領域、Ｄ１：距離、Ｄ２：距離、Ｌ：距離
【図１】
2016058654.tif 000005
【図２】
2016058654.tif 000006
【図３】
2016058654.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【手続補正書】
【提出日】平成27年6月1日(2015.6.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極の上方に設けられた第１導電形の第１半導体層と、
前記第１半導体層の上方に設けられた第２電極と、
第１領域において、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第２半導体層と、
前記第１領域において、前記第２電極と前記第１半導体層との間に設けられた前記第２導電形の第３半導体層と、
前記第３半導体層上に選択的に設けられた前記第１導電形の第４半導体層と、
前記第１半導体層、前記第３半導体層、及び前記第４半導体層内にゲート絶縁膜を介して設けられたゲート電極と、
前記第１領域に隣接する第２領域において、前記第１電極と前記第１半導体層との間に設けられた前記第１導電形の第５半導体層と、
前記第２領域において、前記第２電極と前記第１半導体層との間に設けられた前記第２導電形の第６半導体層と、
前記第１半導体層及び前記第６半導体層内に位置し、前記ゲート絶縁膜及び前記第６半導体層の底部よりも前記第１電極側に位置する底部を有する第２導電形の第７半導体層と、
を有する半導体装置。
【請求項２】
前記第７半導体層に最も近い前記ゲート絶縁膜の前記第７半導体層側の側面と、前記第７半導体層の中心面との距離が７マイクロメートル以下である請求項１記載の半導体装置。
【請求項３】
前記第２半導体層及び前記第５半導体層の上面を含む面と前記第１半導体層との間に、前記第１導電形の第８半導体層をさらに有する請求項１または２に記載の半導体装置。
【請求項４】
前記第７半導体層の上であって前記第７半導体層の幅方向中央部に前記第７半導体層の上面と同一平面を形成するように、前記第２導電形の半導体層をさらに有する請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１領域内であって、前記第１半導体層、前記第３半導体層、及び前記第４半導体層内に第１絶縁膜を介して設けられ、前記第２電極に接続された第３電極をさらに有する請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第２半導体層と前記第５半導体層との第１境界面と、前記第６半導体層と前記ゲート絶縁膜との第２境界面とが同一平面上にない請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２半導体層と前記第５半導体層との間に、前記第８半導体層が進入している請求項３記載の半導体装置。
【請求項８】
前記第２半導体層と前記第５半導体層との間に、前記第５半導体層から前記第２半導体層に向かう方向において前記第８半導体層と交互に積層されている前記第１導電形の半導体層をさらに有する請求項７記載の半導体装置。
【請求項９】
前記第２半導体層と前記第５半導体層との間に、前記第５半導体層から前記第２半導体層に向かう方向において前記第８半導体層と交互に積層されている前記第２導電形の半導体層をさらに有する請求項７記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
実施形態によれば、第１電極と、前記第１電極の上方に設けられた第１導電形の第１半導体層と、前記第１半導体層の上方に設けられた第２電極と、第１領域において、前記第１電極と前記第１半導体層との間に設けられた第２導電形の第２半導体層と、前記第１領域において、前記第２電極と前記第１半導体層との間に設けられた前記第２導電形の第３半導体層と、前記第３半導体層上に選択的に設けられた前記第１導電形の第４半導体層と、前記第１半導体層、前記第３半導体層、及び前記第４半導体層内にゲート絶縁膜を介して設けられたゲート電極と、前記第１領域に隣接する第２領域において、前記第１電極と前記第１半導体層との間に設けられた前記第１導電形の第５半導体層と、前記第２領域において、前記第２電極と前記第１半導体層との間に設けられた前記第２導電形の第６半導体層と、前記第１半導体層及び前記第６半導体層内に位置し、前記ゲート絶縁膜及び前記第６半導体層の底部よりも前記第１電極側に位置する底部を有する第２導電形の第７半導体層と、を有する半導体装置が提供される。