(57)【要約】【課題】１つの実施形態は、例えば、ロジックチップの電源端子に適正レベルの電源電圧を供給できる半導体装置を提供することを目的とする。【解決手段】１つの実施形態によれば、半導体装置において、インターポーザは、基板と第１の貫通電極と多層配線と電源パッドとを有する。第１の貫通電極は、第１の主面側から第２の主面側まで基板を貫通する。第１の貫通電極は、ロジックチップの信号端子及びメモリチップの信号端子を電気的に接続する。多層配線は、基板の第１の主面側に設けられている。多層配線は、ロジックチップの電源端子が電気的に接続される。電源パッドは、基板の第１の主面側に設けられている。電源パッドは、多層配線を介してロジックチップの電源端子に電気的に接続されている。電源パッドは、金属ワイヤが接合される。パッケージ基板は、電源配線を有する。電源パッドと電源配線とは、金属ワイヤを介して互いに電気的に接続されている。【選択図】図１
2016058627.tif 000002
【特許請求の範囲】
【請求項１】
インターポーザと、
前記インターポーザの第１の主面に搭載されたロジックチップと、
前記インターポーザの第２の主面に搭載されたメモリチップと、
前記ロジックチップ、前記インターポーザ、及び前記メモリチップが搭載されたパッケージ基板と、
を備え、
前記インターポーザは、
基板と、
前記第１の主面側から前記第２の主面側まで前記基板を貫通し、前記ロジックチップの信号端子及び前記メモリチップの信号端子を電気的に接続する第１の貫通電極と、
前記基板の前記第１の主面側に設けられ、前記ロジックチップの電源端子が電気的に接続される多層配線と、
前記基板の前記第１の主面側に設けられ、前記多層配線を介して前記ロジックチップの電源端子に電気的に接続され、金属ワイヤが接合される電源パッドと、
を有し、
前記パッケージ基板は、電源配線を有し、
前記電源パッドと前記電源配線とは、前記金属ワイヤを介して互いに電気的に接続されている
半導体装置。
【請求項２】
インターポーザと、
前記インターポーザの第１の主面に搭載されたロジックチップと、
前記インターポーザの第２の主面に搭載されたメモリチップと、
前記ロジックチップ、前記インターポーザ、及び前記メモリチップが搭載されたパッケージ基板と、
を備え、
前記インターポーザは、
基板と、
前記第１の主面側から前記第２の主面側まで前記基板を貫通し、前記ロジックチップの信号端子及び前記メモリチップの信号端子を電気的に接続する第１の貫通電極と、
前記第１の主面側から前記第２の主面側まで前記基板を貫通し、前記ロジックチップの電源端子が電気的に接続される第２の貫通電極と、
前記基板の前記第２の主面側に設けられ、前記第２の貫通電極が電気的に接続される多層配線と、
前記第２の貫通電極及び前記多層配線を介して前記ロジックチップの電源端子に電気的に接続され、前記第２の主面側から前記第１の主面側まで前記基板を貫通し、金属ワイヤが前記第１の主面側に接合される第３の貫通電極と、
を有し、
前記パッケージ基板は、電源配線を有し、
前記第３の貫通電極と前記電源配線とは、前記金属ワイヤを介して互いに電気的に接続されている
半導体装置。
【請求項３】
前記メモリチップの平面寸法は、前記インターポーザの平面寸法と均等である
請求項１又は２に記載の半導体装置。
【請求項４】
インターポーザと、
前記インターポーザの第１の主面に搭載されたロジックチップと、
前記インターポーザの第２の主面に搭載されたメモリチップと、
前記ロジックチップ、前記インターポーザ、及び前記メモリチップが搭載されたパッケージ基板と、
を備え、
前記インターポーザは、
基板と、
前記第１の主面側から前記第２の主面側まで前記基板を貫通し、前記ロジックチップの信号端子及び前記メモリチップの信号端子を電気的に接続する第１の貫通電極と、
前記基板の前記第１の主面側に設けられ、前記ロジックチップの電源端子が電気的に接続される多層配線と、
前記多層配線を介して前記ロジックチップの電源端子に電気的に接続され、前記第１の主面側から前記第２の主面側まで前記基板を貫通し、金属ピラーが前記第２の主面側に接合される第４の貫通電極と、
を有し、
前記金属ピラーは、前記第２の主面に略垂直な方向に延伸しており、
前記パッケージ基板は、電源配線を有し、
前記第４の貫通電極と前記電源配線とは、前記金属ピラーを介して互いに電気的に接続されている
半導体装置。
【請求項５】
前記多層配線は、前記ロジックチップの電源端子に電気的に接続された平面配線パターンを含む
請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記多層配線は、断面視において、前記ロジックチップの電源端子に対して積層方向に並列接続された複数層の配線を含む
請求項１から５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、実装密度を向上させるために、パッケージ基板にロジックチップ及びメモリチップを積層させる。このとき、ロジックチップを適正に動作させるためには、ロジックチップの電源端子に適正レベルの電源電圧を供給することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−８２２９３号公報
【特許文献２】特開２００８−２５８３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、ロジックチップの電源端子に適正レベルの電源電圧を供給できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、インターポーザとロジックチップとメモリチップとパッケージ基板とを有する半導体装置が提供される。ロジックチップは、インターポーザの第１の主面に搭載されている。メモリチップは、インターポーザの第２の主面に搭載されている。パッケージ基板には、ロジックチップ、インターポーザ、及びメモリチップが搭載されている。インターポーザは、基板と第１の貫通電極と多層配線と電源パッドとを有する。第１の貫通電極は、第１の主面側から第２の主面側まで基板を貫通する。第１の貫通電極は、ロジックチップの信号端子及びメモリチップの信号端子を電気的に接続する。多層配線は、基板の第１の主面側に設けられている。多層配線は、ロジックチップの電源端子が電気的に接続される。電源パッドは、基板の第１の主面側に設けられている。電源パッドは、多層配線を介してロジックチップの電源端子に電気的に接続されている。電源パッドは、金属ワイヤが接合される。パッケージ基板は、電源配線を有する。電源パッドと電源配線とは、金属ワイヤを介して互いに電気的に接続されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかる半導体装置の構成を示す断面図。
【図２】第１の実施形態における多層配線の構成を示す拡大断面図。
【図３】第１の実施形態における配線の構成を示す平面図。
【図４】第１の実施形態における配線の構成を示す平面図。
【図５】第１の実施形態にかかる半導体装置の製造方法を示す断面図。
【図６】第１の実施形態にかかる半導体装置の製造方法を示す断面図。
【図７】第１の実施形態の変形例にかかる半導体装置の製造方法を示す断面図。
【図８】第２の実施形態にかかる半導体装置の構成を示す断面図。
【図９】第３の実施形態にかかる半導体装置の構成を示す断面図。
【図１０】第３の実施形態における多層配線を示す拡大断面図。
【図１１】第３の実施形態にかかる半導体装置の製造方法を示す断面図。
【図１２】第３の実施形態にかかる半導体装置の製造方法を示す断面図。
【図１３】第３の実施形態の変形例にかかる半導体装置の製造方法を示す断面図。
【図１４】第４の実施形態にかかる半導体装置の構成を示す断面図。
【図１５】第５の実施形態にかかる半導体装置の構成を示す断面図。
【図１６】第５の実施形態にかかる半導体装置の製造方法を示す断面図。
【図１７】第６の実施形態にかかる半導体装置の構成を示す断面図。
【図１８】第６の実施形態における多層配線を示す拡大断面図。
【図１９】第６の実施形態にかかる半導体装置の製造方法を示す断面図。
【図２０】第６の実施形態にかかる半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかる半導体装置１００について図１を用いて説明する。図１は、半導体装置１００の構成を示す概略断面図である。
【０００９】
半導体装置１００では、実装密度を向上させるために、パッケージ基板１にロジックチップ２０及びメモリチップ３０を積層させるＣｏＣ（Ｃｈｉｐ  ｏｎ  Ｃｈｉｐ）技術を用いている。
【００１０】
このとき、メモリチップ３０には大容量化が要求されるので、ロジックチップ２０の平面寸法に比べてメモリチップ３０の平面寸法のほうが大きい傾向にある。例えば、半導体装置１００において、メモリチップ３０上に再配線層を形成し、再配線層を絶縁層（例えば、ポリイミドの層）で覆い、絶縁層の上にロジックチップ２０が配置される場合を考える。この場合、ロジックチップ２０への電源供給を再配線層の配線で行おうとしても、ロジックチップ２０及びメモリチップ３０の間には電源の配線以外に信号についての多数の配線を引き回す必要があるので、電源の配線幅を広くすることが困難である（図３参照）。これにより、電源伝送時における配線による電圧降下が大きくなりやすく、ロジックチップ２０へ供給される電源の電位が低下しやすいので、ロジックチップ２０が正常に動作しない可能性がある。
【００１１】
そこで、第１の実施形態では、ロジックチップ２０及びメモリチップ３０の間に挿入されるインターポーザ１０に多層配線１２を設け、ロジックチップ２０の電源端子２３と金属ワイヤ４０とを多層配線１２経由で接続させることで、電源伝送時における電圧降下を抑制する。
【００１２】
具体的には、半導体装置１００は、パッケージ基板１、メモリチップ３０、インターポーザ１０、ロジックチップ２０、及び複数の金属ワイヤ４０を備える。インターポーザ１０は、第１の主面１０ａ及び第２の主面１０ｂを有する。第２の主面１０ｂは、インターポーザ１０における第１の主面１０ａと反対側の主面である。
【００１３】
パッケージ基板１は、その上に、メモリチップ３０、インターポーザ１０、ロジックチップ２０が積層されている。パッケージ基板１の平面寸法は、例えば、メモリチップ３０、インターポーザ１０、ロジックチップ２０のいずれの平面寸法よりも大きい。第１の主面１０ａに垂直な方向から透視した場合に、パッケージ基板１は、メモリチップ３０、インターポーザ１０、ロジックチップ２０をそれぞれ含む。パッケージ基板１は、所定の配線（例えば、図３に示す電源配線５１）を有するとともに、導体ポスト（図示せず）により貫通されていてもよい。その場合、導体ポストの一端が所定の配線経由で金属ワイヤ４０に接続され、導体ポストの他端が導体ボール（図示せず）に接続されていてもよい。導体ボールは、外部接続の端子（例えば、電源端子）として機能することができる。パッケージ基板１は、例えばエポキシ系等の樹脂で形成されるとともにその表面に配線がプリントされたプリント配線板を用いることができる。
【００１４】
メモリチップ３０は、パッケージ基板１に搭載されている。例えば、メモリチップ３０は、マウント樹脂２を介してパッケージ基板１に接着される。マウント樹脂２には、例えば、導電ペースト，絶縁ペースト，絶縁フィルム等を用いることができる。また、メモリチップ３０は、インターポーザ１０の第２の主面１０ｂに搭載されている。例えば、メモリチップ３０とインターポーザ１０との隙間が封止樹脂３（例えば、エポキシ系樹脂）で封止される。メモリチップ３０の平面寸法は、パッケージ基板１及びインターポーザ１０のそれぞれの平面寸法より小さく、ロジックチップ２０の平面寸法より大きい。第１の主面１０ａに垂直な方向から透視した場合に、メモリチップ３０は、パッケージ基板１及びインターポーザ１０にそれぞれ含まれ、ロジックチップ２０を含む。
【００１５】
例えば、メモリチップ３０は、チップ本体３１、電源端子３３、及び信号端子３４を有する。電源端子３３及び信号端子３４は、それぞれ、ハンダ等で形成された導体バンプが用いられる。チップ本体３１は、半導体基板及び多層配線構造を有する。多層配線構造は、半導体基板の表面に配されている。多層配線構造における最上の配線層の一部がパッドとして設けられ、電源端子３３及び信号端子３４のそれぞれはそのパッドに電気的に接続されている。なお、メモリチップ３０の外周部には、図示しない信号端子が配置され得る。その信号端子は、ハンダ等で形成された導体バンプが用いられる。
【００１６】
インターポーザ１０は、ロジックチップ２０及びメモリチップ３０の間に挿入されている。インターポーザ１０の第１の主面１０ａにはロジックチップ２０が搭載され、インターポーザ１０の第２の主面１０ｂにはメモリチップ３０が搭載されている。インターポーザ１０の平面寸法は、パッケージ基板１の平面寸法より小さく、ロジックチップ２０及びメモリチップ３０のそれぞれの平面寸法より大きい。インターポーザ１０の詳細については後述する。第１の主面１０ａに垂直な方向から透視した場合に、インターポーザ１０は、パッケージ基板１に含まれ、ロジックチップ２０及びメモリチップ３０をそれぞれ含む。
【００１７】
ロジックチップ２０は、インターポーザ１０及びメモリチップ３０を介してパッケージ基板１に搭載されている。また、ロジックチップ２０は、インターポーザ１０の第１の主面１０ａに搭載されている。例えば、ロジックチップ２０とインターポーザ１０との隙間が封止樹脂４（例えば、エポキシ系樹脂）で封止される。ロジックチップ２０の平面寸法は、パッケージ基板１、メモリチップ３０、及びインターポーザ１０のいずれの平面寸法よりも小さい。第１の主面１０ａに垂直な方向から透視した場合に、ロジックチップ２０は、パッケージ基板１、メモリチップ３０、及びインターポーザ１０にそれぞれ含まれる。
【００１８】
例えば、ロジックチップ２０は、チップ本体２１、電源端子２３、及び信号端子２４を有する。電源端子２３及び信号端子２４は、それぞれ、ハンダ等で形成された導体バンプが用いられる。チップ本体２１は、半導体基板及び多層配線構造を有する。多層配線構造は、半導体基板の裏面に配されている。多層配線構造における最下の配線層の一部がパッドとして設けられ、電源端子２３及び信号端子２４のそれぞれはそのパッドに電気的に接続されている。
【００１９】
複数の金属ワイヤ４０は、それぞれ、インターポーザ１０の第１の主面１０ａに設けられた複数のパッド（図３参照）のうちの所定のパッドと、パッケージ基板１上における所定の配線とを接続する。例えば、金属ワイヤ４０は、インターポーザ１０の第１の主面１０ａに設けられた後述する電源パッド１５と、パッケージ基板１上における電源配線５１とを接続する（図３参照）。複数の金属ワイヤ４０のそれぞれは、例えば、金又は銅を主成分とする材料で形成することができる。
【００２０】
次に、インターポーザ１０の構成について詳細に説明する。インターポーザ１０は、ロジックチップ２０とメモリチップ３０との間の信号伝達を中継するとともに、パッケージ基板１の電源配線５１（図３参照）からロジックチップ２０への電源伝送を中継するように構成されている。また、インターポーザ１０は、ロジックチップ２０とパッケージ基板１との間の信号伝送の役割も果たす。
【００２１】
具体的には、インターポーザ１０は、基板１１、貫通電極（第１の貫通電極）１４、多層配線１２、貫通電極１３、及び電源パッド１５を有する。
【００２２】
基板１１は、半導体（例えば、シリコン）で形成されている。図２に示すように、基板１１は、その裏面１１ｂがインターポーザ１０の第２の主面１０ｂを形成している。基板１１は、その表面１１ａに、多層配線１２を含む多層配線構造が配されている。多層配線構造の表面は、インターポーザ１０の第１の主面１０ａを形成している。なお、図２は、多層配線１２の構成を示す拡大断面図であり、図１のＣの部分の拡大断面図である。
【００２３】
図１に示す貫通電極１４は、表面１１ａから裏面１１ｂまで基板１１を貫通する（図２参照）。貫通電極１４における第１の主面１０ａ側の端部は、多層配線構造内の配線及びプラグ（図示せず）を介してロジックチップ２０の信号端子２４に接続されている。貫通電極１４における第２の主面１０ｂ側の端部は、メモリチップ３０の信号端子３４に接続されている。これにより、貫通電極１４は、ロジックチップ２０の信号端子２４及びメモリチップ３０の信号端子３４を電気的に接続する。
【００２４】
図２に示す多層配線１２は、基板１１の第１の主面１０ａ側に設けられている。多層配線１２は、ロジックチップ２０の電源端子２３と電源パッド１５とを電気的に接続する。例えば、多層配線１２は、複数層の配線Ｍ１〜Ｍ３及び複数のプラグＰＬ１２−１，ＰＬ２３−１，ＰＬ１２−２，ＰＬ２３−２を含む。複数層の配線Ｍ１〜Ｍ３における最上層の配線Ｍ３は、ロジックチップ２０側において、接合層Ｍ３ａを介してロジックチップ２０の電源端子２３に接続されており、金属ワイヤ４０側において、電源パッド１５に接続されている。複数層の配線Ｍ１〜Ｍ３のそれぞれは、例えば、アルミニウム又は銅を主成分とする材料で形成することができる。複数のプラグＰＬ１２−１，ＰＬ２３−１，ＰＬ１２−２，ＰＬ２３−２のそれぞれは、例えば、タングステン又は銅を主成分とする材料で形成することができる。接合層Ｍ３ａは、例えば銅を主成分とする材料で形成されている。
【００２５】
複数層の配線Ｍ１〜Ｍ３における最上層より下層の配線Ｍ２，Ｍ１は、断面視において、最上層の配線Ｍ３に並列に接続されている。すなわち、配線Ｍ２は、ロジックチップ２０側において、プラグＰＬ２３−１を介して最上層の配線Ｍ３に接続されている。配線Ｍ２は、金属ワイヤ４０側において、プラグＰＬ２３−２を介して最上層の配線Ｍ３に接続されている。配線Ｍ１は、ロジックチップ２０側において、プラグＰＬ１２−１、配線Ｍ２、プラグＰＬ２３−１を介して最上層の配線Ｍ３に接続されている。配線Ｍ１は、金属ワイヤ４０側において、プラグＰＬ１２−２、配線Ｍ２、プラグＰＬ２３−２を介して最上層の配線Ｍ３に接続されている。
【００２６】
なお、基板１１の表面１１ａには、絶縁層ＤＬ１〜ＤＬ４と配線Ｍ１〜Ｍ３とが交互に複数回積層された多層配線構造が形成されている。
【００２７】
図２に示す貫通電極１３は、表面１１ａから裏面１１ｂまで基板１１を貫通する。貫通電極１３における第１の主面１０ａ側の端部１３ａは、多層配線１２における最下層の配線Ｍ１に接続されている。貫通電極１３における第２の主面１０ｂ側の端部１３ｂは、メモリチップ３０の電源端子３３に接続されている。これにより、貫通電極１３は、メモリチップ３０の電源端子３３及び多層配線１２を電気的に接続する。
【００２８】
電源パッド１５は、基板１１の第１の主面１０ａ側に設けられている。電源パッド１５は、第１の主面１０ａにおける周辺側に位置する。電源パッド１５は、多層配線１２を介してロジックチップ２０の電源端子２３に電気的に接続され、多層配線１２及び貫通電極１３を介してメモリチップ３０の電源端子３３に電気的に接続される。
【００２９】
電源パッド１５には、金属ワイヤ４０が接合される。すなわち、最上層の配線Ｍ３を含む導電層における一部が電源パッド１５として設けられ、最上の絶縁層ＤＬ４における電源パッド１５に対応した部分が開口されて電源パッド１５の表面が露出されている。電源パッド１５の露出された表面には金属ワイヤ４０が合金接合等で接合される。例えば、電源パッド１５は、金属ワイヤ４０を介してパッケージ基板１上における電源配線５１に接続される。
【００３０】
図２に示されるように、電源を伝送する多層配線１２は、断面視において、ロジックチップ２０の電源端子２３と金属ワイヤ４０との間を積層方向に並列接続している。これにより、金属ワイヤ４０からロジックチップ２０の電源端子２３への伝送経路の合成抵抗を容易に低抵抗化できるので、電源伝送時における電圧降下を抑制できる。
【００３１】
次に、多層配線１２における各層の配線のレイアウト構成について図３及び図４を用いて説明する。図３は、多層配線１２における最上層の配線Ｍ３のレイアウト構成を示す平面図である。図３では、図２の拡大断面図に対応する箇所をＡ−Ａ線で示している。図４は、多層配線１２における最上層より下層の配線Ｍ１，Ｍ２のレイアウト構成を示す平面図である。図４では、図２の拡大断面図に対応する箇所をＢ−Ｂ線で示している。
【００３２】
最上の配線層では、図３に示すように、電源用の配線Ｍ３以外に、各種の信号の配線が配置されている。例えば、ロジックチップ２０に対応した領域Ｒ２０に、ロジックチップ２０の信号端子２４とインターポーザ１０の貫通電極１４とを連絡するための配線１６が配置されている。ロジックチップ２０に対応した領域Ｒ２０は、第１の主面１０ａに垂直な方向から透視した場合にロジックチップ２０に重なる領域とすることができる。そして、ロジックチップ２０に対応した領域Ｒ２０の外側に、多数のライン状の配線１７が配置されている。そのため、電源用の配線Ｍ３を配置可能な領域が限られており、電源用の配線Ｍ３は、例えば中心側から周辺側へ向かって延びた略矩形状になっている。平面視において、電源用の配線Ｍ３における周辺側の端部には電源パッド１５が接続されている。電源パッド１５は金属ワイヤ４０を介してパッケージ基板１における電源配線５１に接続されている。
【００３３】
なお、平面視において、各種の信号の配線１７におけるインターポーザ１０の端部近傍の部分は信号用のパッド１８が接続され、信号用のパッド１８は金属ワイヤ４０を介してパッケージ基板１における信号用の配線（図示せず）に電気的に接続されている。
【００３４】
最上より下の配線層では、図４に示すように、電源用の配線Ｍ１（又はＭ２）が配置されており、各種の信号の配線がほとんど配置されていない。例えば、ロジックチップ２０に対応した領域Ｒ２０’に、ロジックチップ２０の信号端子２４とインターポーザ１０の貫通電極１４とを連絡するための配線１６’が配置されている。ロジックチップ２０に対応した領域Ｒ２０’の外側に、信号の配線が配置されていない。そのため、電源用の配線Ｍ１（又はＭ２）を配置可能な領域を広く確保でき、電源用の配線Ｍ１（又はＭ２）は、複数の配線１６’を含む領域Ｒ１６’を除く平面配線パターンとすることができる。平面配線パターンは、領域Ｒ１６’の外側のほぼ全領域を覆うことができる。領域Ｒ１６’は、例えば、領域Ｒ２０に含まれた閉領域であって複数の配線１６’を内側に含む閉領域とすることができる。なお、最上より下の配線層では、電気特性も考慮した上で、ある程度の配線が配置され得る。
【００３５】
図４に示されるように、電源を伝送する多層配線１２のうち最上層より下層の配線Ｍ１，Ｍ２は、平面視において、平面配線パターンで構成されている。平面配線パターンは、平面的に延びた配線パターンを含み、例えばメッシュ状に延びた配線パターンも含むことができる。これにより、金属ワイヤ４０からロジックチップ２０の電源端子２３への伝送経路の合成抵抗を容易に低抵抗化できるので、電源伝送時における電圧降下を抑制できる。
【００３６】
次に、半導体装置１００の製造方法について図５及び図６を用いて説明する。図５（ａ）〜（ｇ）、図６（ａ）〜（ｄ）は、半導体装置１００の製造方法を示す工程断面図である。
【００３７】
半導体装置１００の製造方法では、図５（ａ）〜（ｃ）に示す工程と図５（ｄ）〜（ｇ）に示す工程とが並行して行われ、そして、図６（ａ）〜（ｄ）に示す工程が行われる。
【００３８】
具体的には、図５（ａ）に示す工程では、多層配線構造を半導体基板２１ｉに形成する。半導体基板２１ｉは、例えば、シリコンを主成分とする材料で形成されている。半導体基板２１ｉの表面２１ｉａに電源端子２３ｉ及び信号端子２４ｉを形成する。例えば、半導体基板２１ｉの表面２１ｉａにおける所定の位置にハンダ等の導体のバンプを接合して、電源端子２３ｉ、信号端子２４ｉを形成する。
【００３９】
図５（ｂ）に示す工程では、半導体基板２１ｉの裏面２１ｉｂを研磨して薄化し、薄化された半導体基板２１ｊを得る。裏面研磨としては、機械的な研磨を行ってもよいし、物理的な研磨（ドライエッチング）、化学的な研磨（ウエットエッチング）、物理化学的な研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）の各種方法をとることができる。これにより、薄化された半導体基板２１ｊを得ることができる。
【００４０】
図５（ｃ）に示す工程では、半導体基板２１ｊを個片化して、複数のロジックチップ２０を得る。各ロジックチップ２０は、チップ本体２１、電源端子２３ｉ、及び信号端子２４ｉを有する。
【００４１】
また、図示しないが、図５（ａ）〜（ｃ）に示す工程と同様の工程を行って、複数のメモリチップ３０を得ることができる。
【００４２】
図５（ｄ）に示す工程では、ドライエッチング法等により半導体基板１１ｉの表面１１ａに複数の孔を形成し、形成された孔にメッキ等により導電物質を埋めて、貫通電極１３，１４を形成する。このとき、各貫通電極１３，１４は、表面１１ａから裏面１１ｉｂより浅い位置まで延びていてもよい。そして、貫通電極１３，１４にそれぞれ接続された多層配線１２を含む多層配線構造を半導体基板１１ｉの表面１１ａに形成する。このとき、最上の絶縁層における周辺の位置を開口して電源パッド１５、信号用のパッド１８（図３参照）をそれぞれ形成する。
【００４３】
図５（ｅ）に示す工程では、ロジックチップ２０が搭載されるべき領域にハンダ等の導体のバンプを接合して、被接合端部２３ｊ，２４ｊを形成する。被接合端部２３ｊは、ロジックチップ２０が搭載されるべき領域における電源端子２３ｉに対応した位置に形成される。被接合端部２４ｊは、ロジックチップ２０が搭載されるべき領域における信号端子２４ｉに対応した位置に形成される。
【００４４】
図５（ｆ）に示す工程では、半導体基板１１ｉの裏面１１ｉｂを研磨して貫通電極１３，１４が露出されるまで半導体基板１１ｉを薄化する。これにより、薄化された半導体基板１１ｊを得る。薄化された半導体基板１１ｊは、その表面１１ａから裏面１１ｂまで貫通電極１３，１４により貫通されている。
【００４５】
図５（ｇ）に示す工程では、半導体基板１１ｊの裏面１１ｂに露出された貫通電極１３，１４にハンダ等の導体のバンプを接合して、被接合端部１３ｂｉ，１４ｂｉを形成する。そして、半導体基板１１ｊを個片化して、複数のインターポーザ１０を得る。
【００４６】
図６（ａ）に示す工程では、パッケージ基板１の上にメモリチップ３０を搭載する。例えば、パッケージ基板１の上にマウント樹脂２を塗付して、電源端子３３及び信号端子３４が上になるようにメモリチップ３０をマウント樹脂２の上に配置する。
【００４７】
図６（ｂ）に示す工程では、インターポーザ１０の第２の主面１０ｂにメモリチップ３０を搭載する。例えば、図５（ｇ）に示す工程で得られたインターポーザ１０を、多層配線１２が上側になるようにメモリチップ３０の上に配置する。このとき、インターポーザ１０及びメモリチップ３０の位置を合わせて、被接合端部１３ｂｉに電源端子３３を接合させ、被接合端部１４ｂｉに信号端子３４を接合させる。そして、インターポーザ１０及びメモリチップ３０の隙間に封止樹脂３を充填して封止する。
【００４８】
図６（ｃ）に示す工程では、ロジックチップ２０をインターポーザ１０の第１の主面１０ａに搭載する。例えば、図５（ｃ）に示す工程で得られたロジックチップ２０を、電源端子２３ｉ及び信号端子２４ｉが下になるようにインターポーザ１０の上に配置する。このとき、ロジックチップ２０及びインターポーザ１０の位置を合わせて、被接合端部２３ｊに電源端子２３ｉを接合させて電源端子２３を形成し、被接合端部２４ｊに信号端子２４ｉを接合させて信号端子２４を形成する（図５（ｃ）、（ｇ）参照）。そして、ロジックチップ２０及びインターポーザ１０の隙間に封止樹脂４を充填して封止する。
【００４９】
図６（ｄ）に示す工程では、金属ワイヤ４０を介してインターポーザ１０における電源パッド１５とパッケージ基板１における電源配線５１（図３参照）とを接続する。例えば、パッケージ基板１における電源配線５１（図３参照）に金属ワイヤ４０の一端を接合し、インターポーザ１０における電源パッド１５に金属ワイヤ４０の他端を接合する。
【００５０】
以上のように、第１の実施形態では、半導体装置１００において、電源パッド１５には、金属ワイヤ４０が接合される。インターポーザ１０の多層配線１２が電源パッド１５とロジックチップ２０の電源端子２３とを電気的に接続する。これにより、金属ワイヤ４０からロジックチップ２０の電源端子２３への伝送経路の合成抵抗を容易に低抵抗化できるので、電源伝送時における電圧降下を抑制できる。
【００５１】
また、第１の実施形態では、電源を伝送する多層配線１２のうち最上層より下層の配線Ｍ１，Ｍ２は、平面視において、平面配線パターンで構成されている。これにより、金属ワイヤ４０からロジックチップ２０の電源端子２３への伝送経路の合成抵抗を容易に低抵抗化できる。
【００５２】
また、第１の実施形態では、電源を伝送する多層配線１２は、断面視において、ロジックチップ２０の電源端子２３と金属ワイヤ４０との間を積層方向に並列接続している。これにより、金属ワイヤ４０からロジックチップ２０の電源端子２３への伝送経路の合成抵抗を容易に低抵抗化できる。
【００５３】
また、第１の実施形態では、半導体装置１００において、インターポーザ１０の平面寸法がメモリチップ３０の平面寸法より大きい。このため、インターポーザ１０の貫通電極１３をメモリチップ３０の周辺に位置する電源端子３３に接続できる。これにより、金属ワイヤ４０から多層配線１２及び貫通電極１３経由でメモリチップ３０の電源端子３３へ電源を伝送できる。
【００５４】
また、第１の実施形態では、半導体装置１００の製造方法において、半導体基板を個片化してロジックチップ２０を得る工程と、半導体基板を個片化してインターポーザ１０を得る工程と半導体基板を個片化してメモリチップ３０を得る工程とを、互いに並行して行うことができる。これにより、半導体装置１００を製造するために要する時間を容易に短縮できる。
【００５５】
なお、半導体装置１００の製造方法では、図６（ａ）〜図６（ｃ）に示す工程に代えて図７（ａ）〜図７（ｃ）に示す工程が行われてもよい。すなわち、図７（ａ）に示す工程と図７（ｂ）に示す工程とが並行して行われ、そして、図７（ｃ）に示す工程が行われる。
【００５６】
図７（ａ）に示す工程では、図６（ａ）に示す工程と同様にして、パッケージ基板１の上にメモリチップ３０を搭載する。
【００５７】
図７（ｂ）に示す工程では、インターポーザ１０の第１の主面１０ａにロジックチップ２０を搭載して、ロジックチップ２０とインターポーザ１０とが一体化した構造を形成する。例えば、図５（ｃ）に示す工程で得られたロジックチップ２０を、電源端子２３ｉ及び信号端子２４ｉが下になるようにインターポーザ１０の上に配置する。このとき、ロジックチップ２０及びインターポーザ１０の位置を合わせて、被接合端部２３ｊに電源端子２３ｉを接合させて電源端子２３を形成し、被接合端部２４ｊに信号端子２４ｉを接合させて信号端子２４を形成する（図５（ｃ）、（ｇ）参照）。そして、ロジックチップ２０及びインターポーザ１０の隙間に封止樹脂４を充填して封止する。
【００５８】
図７（ｃ）に示す工程では、ロジックチップ２０とインターポーザ１０とが一体化した構造をメモリチップ３０の上に配置して、インターポーザ１０の第２の主面１０ｂにメモリチップ３０を搭載する。このとき、インターポーザ１０及びメモリチップ３０の位置を合わせて、被接合端部１３ｂｉに電源端子３３を接合させ、被接合端部１４ｂｉに信号端子３４を接合させる。そして、インターポーザ１０及びメモリチップ３０の隙間に封止樹脂３を充填して封止する。
【００５９】
このように、パッケージ基板１にメモリチップ３０を搭載する工程とインターポーザ１０の第１の主面１０ａにロジックチップ２０を搭載する工程とを並行して行うことができるので、半導体装置１００を製造するために要する時間をさらに容易に短縮できる。
【００６０】
（第２の実施形態）
次に、第２の実施形態にかかる半導体装置２００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００６１】
第１の実施形態では、断面視において、多層配線１２によりロジックチップ２０の電源端子２３と金属ワイヤ４０との間を積層方向に並列接続しているが、第２の実施形態では、多層配線１２に加えて再配線２６２によっても積層方向に並列接続する。
【００６２】
具体的には、半導体装置２００は、図８に示すように、インターポーザ１０（図１参照）に代えてインターポーザ２１０を備え、絶縁層２６１及び再配線２６２，２６３をさらに備える。インターポーザ２１０は、貫通電極（第２の貫通電極）２１６、貫通電極（第３の貫通電極）２１７をさらに有する。
【００６３】
貫通電極２１６は、表面１１ａから裏面１１ｂまで基板１１を貫通する（図２参照）。貫通電極２１６における第１の主面１０ａ側の端部は、ロジックチップ２０側において、多層配線１２における最下層の配線Ｍ１に接続されている（図２参照）。貫通電極２１６における第２の主面１０ｂ側の端部２１６ｂは、再配線２６２に接続されている。これにより、貫通電極２１６は、メモリチップ３０の電源端子３３及び再配線２６２を電気的に接続する。貫通電極２１６は、例えば銅を主成分とする材料で形成できる。
【００６４】
貫通電極２１７は、表面１１ａから裏面１１ｂまで基板１１を貫通する（図２参照）。貫通電極２１７における第１の主面１０ａ側の端部は、金属ワイヤ４０側において、多層配線１２における最下層の配線Ｍ１に接続されている（図２参照）。貫通電極２１７における第２の主面１０ｂ側の端部２１７ｂは、再配線２６２に接続されている。これにより、貫通電極２１７は、再配線２６２及び多層配線１２を電気的に接続する。貫通電極２１７は、例えば銅を主成分とする材料で形成できる。
【００６５】
絶縁層２６１は、メモリチップ３０の上に配されている。絶縁層２６１とインターポーザ２１０との隙間は封止樹脂３により封止されている。絶縁層２６１は、例えばポリイミド系の樹脂で形成することができる。
【００６６】
再配線２６２は、貫通電極２１６及び貫通電極２１７を電気的に接続する。再配線２６２は、絶縁層２６１を介して基板１１及びチップ本体３１からそれぞれ絶縁されている。再配線２６２は、プラグ部２６２ａ、ライン部２６２ｂ、及びプラグ部２６２ｃを有する。プラグ部２６２ａは、第２の主面１０ｂに略垂直な方向に沿って、貫通電極２１６の端部２１６ｂからライン部２６２ｂまで延びている。ライン部２６２ｂは、第２の主面１０ｂに略平行な方向に沿って、プラグ部２６２ａの下端からプラグ部２６２ｃの下端まで延びている。プラグ部２６２ｃは、第２の主面１０ｂに略垂直な方向に沿って、ライン部２６２ｂから貫通電極２１７の端部２１７ｂまで延びている。再配線２６２は、例えば銅を主成分とする材料で形成できる。
【００６７】
再配線２６２は、断面視において、複数層の配線Ｍ１〜Ｍ３に並列に接続されている。すなわち、再配線２６２は、ロジックチップ２０側において、貫通電極２１６、配線Ｍ１、プラグＰＬ１２−１、配線Ｍ２、及びプラグＰＬ２３−１を介して最上層の配線Ｍ３に接続されている。再配線２６２は、金属ワイヤ４０側において、貫通電極２１７、配線Ｍ１、プラグＰＬ１２−２、配線Ｍ２、及びプラグＰＬ２３−２を介して最上層の配線Ｍ３に接続されている。
【００６８】
再配線２６３は、貫通電極１４における第２の主面１０ｂ側の端部をメモリチップ３０の信号端子に電気的に接続している。
【００６９】
以上のように、第２の実施形態では、電源を伝送する再配線２６２と多層配線１２とは、断面視において、ロジックチップ２０の電源端子２３と金属ワイヤ４０との間を積層方向に並列接続している。これにより、金属ワイヤ４０からロジックチップ２０の電源端子２３への伝送経路の合成抵抗をさらに容易に低抵抗化できる。
【００７０】
（第３の実施形態）
次に、第３の実施形態にかかる半導体装置３００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００７１】
第１の実施形態では、インターポーザ１０の平面寸法がメモリチップ３０の平面寸法より大きいが、第３の実施形態では、インターポーザ１０の平面寸法がメモリチップ３０の平面寸法と均等である。
【００７２】
具体的には、半導体装置３００は、図９に示すように、インターポーザ１０（図１参照）に代えてインターポーザ３１０を備える。インターポーザ３１０の平面寸法は、メモリチップ３０の平面寸法と均等である。第１の主面１０ａに垂直な方向から透視した場合に、インターポーザ３１０は、メモリチップ３０に整合している。インターポーザ３１０の側面３１０ｃと封止樹脂３の側面３ｃとメモリチップ３０の側面３０ｃとは、略連続した面を形成している。
【００７３】
インターポーザ３１０は、多層配線１２及び貫通電極１３（図１参照）に代えて多層配線３１２及び貫通電極３１３を有し、貫通電極３１６をさらに有する。
【００７４】
多層配線３１２は、基板１１の第２の主面１０ｂ側に設けられている。多層配線３１２は、貫通電極３１６と貫通電極３１３とを電気的に接続する。例えば、多層配線３１２は、図１０に示すように、複数層の配線Ｍ３０１〜Ｍ３０３及び複数のプラグＰＬ３１２−１，ＰＬ３２３−１，ＰＬ３１２−２，ＰＬ３２３−２を含む。図１０は、多層配線３１２の構成を示す拡大断面図であり、図９のＤの部分の拡大断面図である。複数層の配線Ｍ３０１〜Ｍ３０３における最下層の配線Ｍ３０３は、ロジックチップ２０側において、貫通電極３１６を介してロジックチップ２０の電源端子２３に接続されており、金属ワイヤ４０側において、貫通電極３１３に接続されている。複数層の配線Ｍ３０１〜Ｍ３０３のそれぞれは、例えば、アルミニウムを主成分とする材料で形成することができる。複数のプラグＰＬ３１２−１，ＰＬ３２３−１，ＰＬ３１２−２，ＰＬ３２３−２のそれぞれは、例えば、タングステンを主成分とする材料で形成することができる。
【００７５】
複数層の配線Ｍ３０１〜Ｍ３０３における最下層より上層の配線Ｍ３０２，Ｍ３０１は、断面視において、最下層の配線Ｍ３０３に並列に接続されている。すなわち、配線Ｍ３０２は、ロジックチップ２０側において、プラグＰＬ３２３−１を介して最下層の配線Ｍ３０３に接続されている。配線Ｍ３０２は、金属ワイヤ４０側において、プラグＰＬ３２３−２を介して最下層の配線Ｍ３０３に接続されている。配線Ｍ３０１は、ロジックチップ２０側において、プラグＰＬ３１２−１、配線Ｍ３０２、プラグＰＬ３２３−１を介して最下層の配線Ｍ３０３に接続されている。配線Ｍ３０１は、金属ワイヤ４０側において、プラグＰＬ３１２−２、配線Ｍ３０２、プラグＰＬ３２３−２を介して最下層の配線Ｍ３０３に接続されている。
【００７６】
なお、基板１１の裏面１１ｂには、絶縁層ＤＬ３０１〜ＤＬ３０４と配線Ｍ３０１〜Ｍ３０３とが交互に複数回積層された多層配線構造が形成されている。
【００７７】
貫通電極３１６は、表面１１ａから裏面１１ｂまで基板１１を貫通する。貫通電極３１６における第１の主面１０ａ側の端部３１６ａは、ロジックチップ２０の電源端子２３に接続されている。貫通電極３１６における第２の主面１０ｂ側の端部３１６ｂは、多層配線３１２における最上層の配線Ｍ３０１に接続されている。これにより、貫通電極３１６は、ロジックチップ２０の電源端子２３及び多層配線３１２を電気的に接続する。
【００７８】
貫通電極３１３は、表面１１ａから裏面１１ｂまで基板１１を貫通する。貫通電極３１３における第１の主面１０ａ側の端部３１３ａには、金属ワイヤ４０が接合される。貫通電極３１３における第２の主面１０ｂ側の端部３１３ｂは、多層配線３１２における最上層の配線Ｍ３０１に接続されている。これにより、貫通電極３１３は、多層配線３１２及び金属ワイヤ４０を電気的に接続する。
【００７９】
貫通電極３１３は、第１の主面１０ａに垂直な方向から透視した場合に、メモリチップ３０の内側に位置する。貫通電極３１３は、例えば、メモリチップ３０の電源端子３３に対応した位置に配することができる。
【００８０】
なお、メモリチップ３０の電源端子３３は、電極３１４を介して多層配線３１２における最下層の配線Ｍ３０３に接続されている。電極３１４は、例えば銅を主成分とする材料で形成されている。
【００８１】
また、半導体装置３００の製造方法が、図１１、図１２に示すように、次の点で第１の実施形態と異なる。図１１（ａ）〜（ｄ）、図１２（ａ）〜（ｃ）は、半導体装置３００の製造方法を示す工程断面図である。
【００８２】
半導体装置１００の製造方法では、図５（ａ）〜（ｃ）に示す工程と図１１（ａ）〜（ｄ）に示す工程とが並行して行われ、そして、図１２（ａ）〜（ｃ）に示す工程が行われる。
【００８３】
図１１（ａ）に示す工程では、インターポーザ３１０となるべき半導体基板１１ｉとメモリチップ３０となるべき半導体基板３１ｉとを貼り合わせる。
【００８４】
例えば、ドライエッチング法等により半導体基板１１ｉの裏面１１ｂに複数の孔を形成し、形成された孔にメッキ等により導電物質を埋めて、貫通電極３１３，３１６，１４を形成する。このとき、各貫通電極３１３，３１６，１４は、裏面１１ｂから表面１１ｉａより浅い位置まで延びていてもよい。そして、貫通電極３１３，３１６，１４にそれぞれ接続された多層配線３１２を含む多層配線構造を半導体基板１１ｉの裏面１１ｂに形成する。さらに、多層配線３１２の上における所定の位置に電極３１３ｂ，３１４ｂを形成する。
【００８５】
半導体基板１１ｉへの貫通電極３１３，３１６，１４及び多層配線構造の形成と並行して、半導体基板３１ｉに多層配線構造を形成する。また、半導体基板３１ｉの表面３１ａに電源端子３３及び信号端子３４を形成する。例えば、半導体基板３１ｉの表面３１ａにおける所定の位置にハンダ等の導体のバンプを接合して、電源端子３３、信号端子３４を形成する。
【００８６】
そして、半導体基板１１ｉの裏面１１ｂと半導体基板３１ｉの表面３１ａとが対向するように、半導体基板１１ｉと半導体基板３１ｉとを配置する。このとき、半導体基板１１ｉ及び半導体基板３１ｉの位置を合わせて、電極３１３ｂに電源端子３３を接合させ、電極３１４ｂに信号端子３４を接合させる。そして、半導体基板１１ｉ及び半導体基板３１ｉの隙間に封止樹脂４を充填して封止する。
【００８７】
図１１（ｂ）に示す工程では、半導体基板１１ｉの表面１１ｉａを研磨して貫通電極３１３，３１６，１４が露出されるまで半導体基板１１ｉを薄化する。これにより、薄化された半導体基板１１ｊを得る。薄化された半導体基板１１ｊは、その表面１１ａから裏面１１ｂまで貫通電極３１３，３１６，１４により貫通されている。
【００８８】
図１１（ｃ）に示す工程では、ロジックチップ２０が搭載されるべき領域にハンダ等の導体のバンプを接合して、被接合端部２３ｊ，２４ｊを形成する。被接合端部２３ｊは、ロジックチップ２０が搭載されるべき領域における貫通電極３１６が露出された位置であって電源端子２３ｉに対応した位置に形成される。被接合端部２４ｊは、ロジックチップ２０が搭載されるべき領域における貫通電極１４が露出された位置であって信号端子２４ｉに対応した位置に形成される。
【００８９】
図１１（ｄ）に示す工程では、半導体基板１１ｊ及び半導体基板３１ｉが貼り合わされた基板を個片化して、複数の積層体ＳＴＢを得る。各積層体ＳＴＢでは、メモリチップ３０の上にインターポーザ３１０が積層されており、インターポーザ３１０の平面寸法がメモリチップ３０の平面寸法と均等になっている。例えば、インターポーザ１０の側面３１０ｃとメモリチップ３０の側面３０ｃとは、略連続した面を形成している。
【００９０】
図１２（ａ）に示す工程では、パッケージ基板１の上に積層体ＳＴＢを搭載する。例えば、パッケージ基板１の上にマウント樹脂２を塗付して、被接合端部２３ｊ，２４ｊが上になるように（すなわち、インターポーザ３１０が上側でメモリチップ３０が下側になるよう）積層体ＳＴＢをマウント樹脂２の上に配置する。
【００９１】
図１２（ｂ）に示す工程では、ロジックチップ２０をインターポーザ３１０の第１の主面１０ａに搭載する。例えば、図５（ｃ）に示す工程で得られたロジックチップ２０を、電源端子２３ｉ及び信号端子２４ｉが下になるようにインターポーザ３１０の上に配置する。このとき、ロジックチップ２０及びインターポーザ３１０の位置を合わせて、被接合端部２３ｊに電源端子２３ｉを接合させて電源端子２３を形成し、被接合端部２４ｊに信号端子２４ｉを接合させて信号端子２４を形成する（図５（ｃ）、図１２（ａ）参照）。そして、ロジックチップ２０及びインターポーザ３１０の隙間に封止樹脂４を充填して封止する。
【００９２】
図１２（ｃ）に示す工程では、金属ワイヤ４０を介してインターポーザ３１０における貫通電極３１３とパッケージ基板１における電源配線５１（図３参照）とを接続する。例えば、パッケージ基板１における電源配線５１（図３参照）に金属ワイヤ４０の一端を接合し、インターポーザ３１０における貫通電極３１３に金属ワイヤ４０の他端を接合する。
【００９３】
以上のように、第３の実施形態では、半導体装置３００において、貫通電極３１３には、金属ワイヤ４０が接合される。インターポーザ３１０の多層配線３１２が、貫通電極３１３を貫通電極３１６経由でロジックチップ２０の電源端子２３に電気的に接続する。これにより、金属ワイヤ４０からロジックチップ２０の電源端子２３への伝送経路の合成抵抗を容易に低抵抗化できるので、ロジックチップ２０への電源伝送時における電圧降下を抑制できる。
【００９４】
また、第３の実施形態では、半導体装置３００において、インターポーザ３１０の平面寸法がメモリチップ３０の平面寸法と均等である。貫通電極３１３は、例えば、メモリチップ３０の電源端子３３に対応した位置に配することができる。これにより、貫通電極３１３から電源端子３３への経路長を容易に短くできるので、金属ワイヤ４０からメモリチップ３０の電源端子３３への伝送経路の抵抗を容易に低抵抗化できるので、メモリチップ３０への電源伝送時における電圧降下を抑制できる。
【００９５】
また、第３の実施形態では、半導体装置３００の製造方法において、半導体基板１１ｊを個片化してインターポーザ３１０を得る工程と半導体基板３１ｉを個片化してメモリチップ３０を得る工程とを同時に行うことができる。これにより、半導体装置３００を製造するために要する時間を容易に短縮でき、半導体装置３００の製造工程数を低減できるので、半導体装置３００の製造コストを低減できる。
【００９６】
なお、第３の実施形態では、半導体装置３００の製造方法について、半導体基板１１ｉに貫通電極３１３，３１６，１４を形成してから半導体基板１１ｉと半導体基板３１ｉとを貼り合わせる方法を例示しているが、半導体基板１１ｉと半導体基板３１ｉとを貼り合わせてから半導体基板１１ｉに貫通電極３１３，３１６，１４を形成してもよい。
【００９７】
例えば、半導体装置３００の製造方法では、図１１（ａ）〜図１１（ｂ）に示す工程に代えて図１３（ａ）〜図１３（ｃ）に示す工程が行われてもよい。
【００９８】
図１３（ａ）に示す工程では、インターポーザ３１０となるべき半導体基板１１ｋとメモリチップ３０となるべき半導体基板３１ｉとを貼り合わせる。
【００９９】
例えば、多層配線３１２を含む多層配線構造を半導体基板１１ｋの裏面１１ｂに形成する。さらに、多層配線３１２の上における所定の位置に電極３１３ｂ，３１４ｂを形成する。
【０１００】
半導体基板１１ｋへの多層配線構造の形成と並行して、半導体基板３１ｉに多層配線構造を形成する。また、半導体基板３１ｉの表面３１ａに電源端子３３及び信号端子３４を形成する。例えば、半導体基板３１ｉの表面３１ａにおける所定の位置にハンダ等の導体のバンプを接合して、電源端子３３、信号端子３４を形成する。
【０１０１】
そして、半導体基板１１ｋの裏面１１ｂと半導体基板３１ｉの表面３１ａとが対向するように、半導体基板１１ｋと半導体基板３１ｉとを配置する。このとき、半導体基板１１ｋ及び半導体基板３１ｉの位置を合わせて、電極３１３ｂに電源端子３３を接合させ、電極３１４ｂに信号端子３４を接合させる。そして、半導体基板１１ｋ及び半導体基板３１ｉの隙間に封止樹脂４を充填して封止する。
【０１０２】
図１３（ｂ）に示す工程では、半導体基板１１ｋの表面１１ｋａを研磨して所定の厚さまで半導体基板１１ｋを薄化する。これにより、薄化された半導体基板１１ｎを得る。
【０１０３】
図１３（ｃ）に示す工程では、薄化された半導体基板１１ｎに貫通電極３１３，３１６，１４を形成する。例えば、ドライエッチング法等により半導体基板１１ｎの表面１１ａに複数の孔を形成する。このとき、多層配線３１２における最上層の配線Ｍ１が露出されるまでエッチングを行うことができる。そして、形成された孔にメッキ等により導電物質を埋めて、貫通電極３１３，３１６，１４を形成する。これにより、多層配線３１２にそれぞれ接続された貫通電極３１３，３１６，１４が形成される。
【０１０４】
このように、半導体基板１１ｋと半導体基板３１ｉとを貼り合わせてから半導体基板１１ｉに貫通電極３１３，３１６，１４を形成するので、半導体基板３１ｉの電源端子３３及び信号端子３４に対して貫通電極３１３，３１６，１４を容易に位置決めすることができる。
【０１０５】
（第４の実施形態）
次に、第４の実施形態にかかる半導体装置４００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【０１０６】
第１の実施形態では、インターポーザ１０の平面寸法がメモリチップ３０の平面寸法より大きいが、第４の実施形態では、インターポーザ４１０の平面寸法がメモリチップ３０の平面寸法と均等である。
【０１０７】
具体的には、半導体装置４００は、図１４に示すように、インターポーザ１０（図１参照）に代えてインターポーザ４１０を備える。インターポーザ４１０の平面寸法は、メモリチップ３０の平面寸法と均等である。第１の主面１０ａに垂直な方向から透視した場合に、インターポーザ４１０は、メモリチップ３０に整合している。インターポーザ４１０の側面４１０ｃと封止樹脂３の側面３ｃとメモリチップ３０の側面３０ｃとは、略連続した面を形成している。
【０１０８】
インターポーザ４１０は、電源パッド１５（図１参照）に代えて電源パッド４１５を有する。電源パッド４１５は、インターポーザ４１０の第１の主面１０ａに垂直な方向から透視した場合に、メモリチップ３０の内側に位置する。電源パッド４１５は、例えば、メモリチップ３０の電源端子３３に対応した位置に配することができる。
【０１０９】
以上のように、第４の実施形態では、半導体装置４００において、インターポーザ４１０の平面寸法がメモリチップ３０の平面寸法と均等である。電源パッド４１５は、インターポーザ４１０の第１の主面１０ａに垂直な方向から透視した場合に、メモリチップ３０の内側に位置する。これにより、金属ワイヤ４０からロジックチップ２０の電源端子２３への経路長を容易に短くでき、金属ワイヤ４０からロジックチップ２０の電源端子２３への伝送経路の抵抗を容易に低抵抗化できる。この結果、ロジックチップ２０への電源伝送時における電圧降下を抑制できる。
【０１１０】
また、第４の実施形態では、半導体装置４００において、電源パッド４１５は、例えば、メモリチップ３０の電源端子３３に対応した位置に配することができる。これにより、電源パッド４１５を貫通電極１３経由でメモリチップ３０の電源端子３３に容易に接続できる。また、電源パッド４１５から電源端子３３への経路長を容易に短くでき、金属ワイヤ４０からメモリチップ３０の電源端子３３への伝送経路の抵抗を容易に低抵抗化できるので、メモリチップ３０への電源伝送時における電圧降下を抑制できる。
【０１１１】
（第５の実施形態）
次に、第５の実施形態にかかる半導体装置５００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【０１１２】
第１の実施形態では、インターポーザ１０の平面寸法がメモリチップ３０の平面寸法より大きいが、第５の実施形態では、インターポーザ５１０の平面寸法がメモリチップ３０の平面寸法より小さい。
【０１１３】
具体的には、半導体装置５００は、図１５に示すように、インターポーザ１０及びメモリチップ３０（図１参照）に代えてインターポーザ５１０及びメモリチップ５３０を備え、金属ワイヤ５４１をさらに備える。インターポーザ５１０の平面寸法は、メモリチップ５３０の平面寸法より小さい。第１の主面１０ａに垂直な方向から透視した場合に、インターポーザ５１０は、メモリチップ５３０に含まれる。インターポーザ５１０は、第１の主面１０ａに垂直な方向から見た場合に、メモリチップ５３０の内側に配されている。
【０１１４】
メモリチップ５３０は、電源パッド５３５をさらに有する。電源パッド５３５は、メモリチップ５３０における表面３０ａ側に設けられている。電源パッド５３５は、表面３０ａにおける周辺側に位置する。
【０１１５】
電源パッド５３５には、金属ワイヤ５４１が接合される。すなわち、メモリチップ５３０の多層配線構造における最上の導電層における一部が電源パッド５３５として設けられ、最上の絶縁層における電源パッド５３５に対応した部分が開口されて電源パッド５３５の表面が露出されている。電源パッド５３５の露出された表面には金属ワイヤ５４１が合金接合等で接合される。例えば、電源パッド５３５は、金属ワイヤ５４１を介してパッケージ基板１上における電源配線５１（図３参照）に接続される。
【０１１６】
インターポーザ５１０は、電源パッド１５（図１参照）に代えて電源パッド５１５を有する。電源パッド５１５は、インターポーザ５１０の第１の主面１０ａに垂直な方向から透視した場合に、メモリチップ５３０の内側に位置する。電源パッド５１５は、例えば、メモリチップ５３０の電源パッド５３５より内側に配されている。
【０１１７】
また、半導体装置５００の製造方法が、図１６に示すように、次の点で第１の実施形態と異なる。図１６（ａ）〜（ｃ）は、半導体装置５００の製造方法を示す工程断面図である。
【０１１８】
半導体装置５００の製造方法では、図６（ｂ）〜（ｄ）に示す工程に代えて図１６（ａ）〜（ｃ）に示す工程が行われる。
【０１１９】
図１６（ａ）に示す工程では、インターポーザ５１０の第２の主面１０ｂにメモリチップ５３０を搭載する。例えば、図５（ｇ）の工程に相当する工程で得られたインターポーザ５１０を、多層配線１２が上側になるようにメモリチップ５３０の上に配置する。このとき、インターポーザ５１０及びメモリチップ５３０の位置を合わせて、被接合端部１３ｂｉに電源端子３３を接合させ、被接合端部１４ｂｉに信号端子３４を接合させる（図５（ｇ）参照）。そして、インターポーザ５１０及びメモリチップ５３０の隙間に封止樹脂３を充填して封止する。
【０１２０】
図１６（ｂ）に示す工程では、ロジックチップ２０をインターポーザ５１０の第１の主面１０ａに搭載する。例えば、図５（ｃ）に示す工程で得られたロジックチップ２０を、電源端子２３ｉ及び信号端子２４ｉが下になるようにインターポーザ５１０の上に配置する。このとき、ロジックチップ２０及びインターポーザ５１０の位置を合わせて、被接合端部２３ｊに電源端子２３ｉを接合させて電源端子２３を形成し、被接合端部２４ｊに信号端子２４ｉを接合させて信号端子２４を形成する（図５（ｃ）、（ｇ）参照）。そして、ロジックチップ２０及びインターポーザ５１０の隙間に封止樹脂４を充填して封止する。
【０１２１】
図１６（ｃ）に示す工程では、金属ワイヤ４０を介してインターポーザ５１０における電源パッド５１５とパッケージ基板１における電源配線５１（図３参照）とを接続する。例えば、パッケージ基板１における電源配線５１（図３参照）に金属ワイヤ４０の一端を接合し、インターポーザ５１０における電源パッド５１５に金属ワイヤ４０の他端を接合する。
【０１２２】
また、金属ワイヤ５４１を介してメモリチップ５３０における電源パッド５３５とパッケージ基板１における電源配線５１（図３参照）とを接続する。例えば、パッケージ基板１における電源配線５１（図３参照）に金属ワイヤ５４１の一端を接合し、メモリチップ５３０における電源パッド５３５に金属ワイヤ５４１の他端を接合する。
【０１２３】
以上のように、第５の実施形態では、半導体装置５００において、インターポーザ５１０の平面寸法がメモリチップ５３０の平面寸法より小さい。これにより、インターポーザ５１０及びメモリチップ５３０のそれぞれに電源パッド５１５，５３５を設けることができ、各電源パッド５１５，５３５に金属ワイヤ４０，５４１をそれぞれ接合できる。この結果、ロジックチップ２０及びメモリチップ５３０のそれぞれの電源に対してインピーダンスを下げることが可能となるとともに、ロジックチップ２０及びメモリチップ５３０の電源種別が異なる場合に容易に対応することができる。
【０１２４】
また、第５の実施形態では、半導体装置５００において、電源パッド５１５は、インターポーザ５１０の第１の主面１０ａに垂直な方向から透視した場合に、メモリチップ５３０の内側に位置する。電源パッド５１５は、例えば、メモリチップ５３０の電源パッド５３５より内側に配されている。これにより、金属ワイヤ４０からロジックチップ２０の電源端子２３への経路長を容易に短くでき、金属ワイヤ４０からロジックチップ２０の電源端子２３への伝送経路の抵抗を容易に低抵抗化できる。この結果、ロジックチップ２０への電源伝送時における電圧降下を抑制できる。
【０１２５】
（第６の実施形態）
次に、第６の実施形態にかかる半導体装置６００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【０１２６】
第１の実施形態では、インターポーザ１０がパッケージ基板１にワイヤ接合接続されているが、第６の実施形態では、インターポーザ６１０がパッケージ基板１にフリップチップ接続される。
【０１２７】
具体的には、半導体装置６００は、図１７に示すように、インターポーザ１０（図１参照）に代えてインターポーザ６１０を備え、金属ピラー６６０をさらに備える。インターポーザ６１０は、金属ピラー６６０を介してパッケージ基板１にフリップチップ接続されている。金属ピラー６６０の高さはメモリチップ３０の厚さより大きい。インターポーザ６１０の平面寸法は、メモリチップ３０の平面寸法より大きい。第１の主面１０ａに垂直な方向から透視した場合に、インターポーザ６１０は、メモリチップ３０に含まれる。インターポーザ６１０、メモリチップ３０、及びパッケージ基板１の間の隙間は封止樹脂６０３で封止されている。この構造では、メモリチップ３０は、パッケージ基板１との間にマウント樹脂２（図２参照）が介在しておらず、パッケージ基板１から封止樹脂６０３を介して離間され得る。これにより、封止樹脂６０３としてマウント樹脂２より熱伝導性が良好な樹脂（例えば、シリコーン樹脂）を用いれば、メモリチップ３０からの熱の放熱性の点で有利な構造にすることができる。
【０１２８】
インターポーザ６１０は、多層配線１２（図１参照）に代えて多層配線６１２を有し、貫通電極（第４の貫通電極）６１８をさらに有する。
【０１２９】
多層配線６１２は、基板１１の第１の主面１０ａ側に設けられている。多層配線６１２は、ロジックチップ２０の電源端子２３と貫通電極６１８とを電気的に接続する。例えば、多層配線６１２は、図１８に示すように、複数層の配線Ｍ６０１〜Ｍ６０３及び複数のプラグＰＬ６１２−１，ＰＬ６２３−１，ＰＬ６１２−２，ＰＬ６２３−２を含む。複数層の配線Ｍ６０１〜Ｍ６０３における最上層の配線Ｍ６０３は、ロジックチップ２０側において、接合層Ｍ６０３ａを介してロジックチップ２０の電源端子２３に接続されており、金属ワイヤ４０側において、貫通電極６１８に接続されている。複数層の配線Ｍ６０１〜Ｍ６０３のそれぞれは、例えば、アルミニウムを主成分とする材料で形成することができる。複数のプラグＰＬ６１２−１，ＰＬ６２３−１，ＰＬ６１２−２，ＰＬ６２３−２のそれぞれは、例えば、タングステンを主成分とする材料で形成することができる。接合層Ｍ６０３ａは、例えば銅を主成分とする材料で形成されている。
【０１３０】
複数層の配線Ｍ６０１〜Ｍ６０３における最上層より下層の配線Ｍ６０２，Ｍ６０１は、断面視において、最上層の配線Ｍ６０３に並列に接続されている。すなわち、配線Ｍ６０２は、ロジックチップ２０側において、プラグＰＬ６２３−１を介して最上層の配線Ｍ６０３に接続されている。配線Ｍ６０２は、金属ワイヤ４０側において、プラグＰＬ６２３−２を介して最上層の配線Ｍ６０３に接続されている。配線Ｍ６０１は、ロジックチップ２０側において、プラグＰＬ６１２−１、配線Ｍ６０２、プラグＰＬ６２３−１を介して最上層の配線Ｍ６０３に接続されている。配線Ｍ６０３は、金属ワイヤ４０側において、プラグＰＬ６１２−２、配線Ｍ６０２、プラグＰＬ６２３−２を介して最上層の配線Ｍ６０３に接続されている。
【０１３１】
なお、基板１１の表面１１ａには、絶縁層ＤＬ６０１〜ＤＬ６０４と配線Ｍ６０１〜Ｍ６０３とが交互に複数回積層された多層配線構造が形成されている。
【０１３２】
貫通電極６１８は、表面１１ａから裏面１１ｂまで基板１１を貫通する。貫通電極６１８における第１の主面１０ａ側の端部６１８ａは、多層配線６１２における最下層の配線Ｍ６０１に接続されている。貫通電極６１８における第２の主面１０ｂ側の端部６１８ｂには、金属ピラー６６０が接合されている。これにより、貫通電極６１８は、多層配線６１２及び金属ピラー６６０を電気的に接続する。
【０１３３】
金属ピラー６６０は、貫通電極６１８と電源配線５１とを電気的に接続している。金属ピラー６６０は、本体部６６２及び電極部６６１を有する。本体部６６２は、柱状であり、例えば円柱状又は角柱状である。本体部６６２は、例えば銅を主成分とする材料で形成されている。本体部６６２の上端は貫通電極６１８における第２の主面１０ｂ側の端部６１８ｂに接合されている。本体部６６２の下端は電極部６６１に接合されている。電極部６６１は、例えばハンダで形成されている。電極部６６１は、電源配線５１に接合されている。
【０１３４】
また、半導体装置６００の製造方法が、図１９及び図２０に示すように、次の点で第１の実施形態と異なる。図１９（ａ）〜（ｅ）、図２０（ａ）〜（ｃ）は、半導体装置６００の製造方法を示す工程断面図である。
【０１３５】
半導体装置６００の製造方法では、図５（ａ）〜（ｃ）に示す工程と図１９（ａ）〜（ｄ）に示す工程とが並行して行われ、そして、図１９（ｅ）、図２０（ａ）〜（ｃ）に示す工程が行われる。
【０１３６】
図１９（ａ）に示す工程では、ドライエッチング法等により半導体基板１１ｉ（図５（ｄ）参照）の表面１１ａに複数の孔を形成し、形成された孔にメッキ等により導電物質を埋めて、貫通電極６１８，１３，１４を形成する。このとき、各貫通電極６１８，１３，１４は、表面１１ａから裏面１１ｉｂより浅い位置まで延びていてもよい。そして、貫通電極６１８，１３，１４にそれぞれ接続された多層配線６１２を含む多層配線構造を半導体基板１１ｉの表面１１ａに形成する。
【０１３７】
そして、半導体基板１１ｉの裏面１１ｉｂを研磨して貫通電極６１８，１３，１４が露出されるまで半導体基板１１ｉを薄化する。これにより、薄化された半導体基板１１ｊを得る。薄化された半導体基板１１ｊは、その表面１１ａから裏面１１ｂまで貫通電極６１８，１３，１４により貫通されている。
【０１３８】
図１９（ｂ）に示す工程では、ロジックチップ２０が搭載されるべき領域にハンダ等の導体のバンプを接合して、被接合端部２３ｊ，２４ｊを形成する。被接合端部２３ｊは、ロジックチップ２０が搭載されるべき領域における電源端子２３ｉに対応した位置に形成される。被接合端部２４ｊは、ロジックチップ２０が搭載されるべき領域における信号端子２４ｉに対応した位置に形成される。
【０１３９】
図１９（ｃ）に示す工程では、半導体基板１１ｊの裏面１１ｂにおける露出された貫通電極１３，１４にハンダ等の導体のバンプを接合して、被接合端部３３ｊ及び被接合端部３４ｊを形成する。そして、半導体基板１１ｊを個片化して、複数のインターポーザ６１０を得る。
【０１４０】
図１９（ｄ）に示す工程では、インターポーザ６１０の基板１１の裏面１１ｂにおける露出された貫通電極６１８に金属ピラー６６０を接合する。
【０１４１】
図１９（ｅ）に示す工程では、インターポーザ６１０の第２の主面１０ｂにメモリチップ３０を搭載する。このとき、インターポーザ６１０及びメモリチップ３０の位置を合わせて、被接合端部３３ｊに電源端子３３ｉを接合させて電源端子３３を形成し、被接合端部３４ｊに信号端子３４ｉを接合させて信号端子３４を形成する。
【０１４２】
図２０（ａ）に示す工程では、インターポーザ６１０の第２の主面１０ｂにメモリチップ３０が搭載されるとともに金属ピラー６６０が接合された構造体をパッケージ基板１の上に搭載する。例えば、金属ピラー６６０の電極部６６１をパッケージ基板１の電源配線５１に接合する（図１８参照）。
【０１４３】
図２０（ｂ）に示す工程では、ロジックチップ２０をインターポーザ６１０の第１の主面１０ａに搭載する。例えば、図５（ｃ）に示す工程で得られたロジックチップ２０を、電源端子２３ｉ及び信号端子２４ｉが下になるようにインターポーザ６１０の上に配置する。このとき、ロジックチップ２０及びインターポーザ６１０の位置を合わせて、被接合端部２３ｊに電源端子２３ｉを接合させて電源端子２３を形成し、被接合端部２４ｊに信号端子２４ｉを接合させて信号端子２４を形成する（図５（ｃ）、図２０（ａ）参照）。
【０１４４】
図２０（ｃ）に示す工程では、ロジックチップ２０及びインターポーザ６１０の隙間に封止樹脂４を充填して封止する。また、インターポーザ６１０、メモリチップ３０、及びパッケージ基板１の間の隙間に封止樹脂６０３を充填して封止する。
【０１４５】
以上のように、第６の実施形態では、半導体装置６００において、貫通電極６１８には、金属ピラー６６０が接合される。インターポーザ６１０の多層配線６１２が貫通電極６１８とロジックチップ２０の電源端子２３とを電気的に接続する。これにより、金属ワイヤ４０からロジックチップ２０の電源端子２３への伝送経路の合成抵抗を容易に低抵抗化できるので、電源伝送時における電圧降下を抑制できる。
【０１４６】
また、第６の実施形態では、半導体装置６００において、インターポーザ６１０は、金属ピラー６６０を介してパッケージ基板１にフリップチップ接続されている。これにより、パッケージ基板１の電源配線５１から貫通電極６１８への伝送経路の抵抗を容易に低抵抗化できるので、電源伝送時における電圧降下をさらに抑制できる。
【０１４７】
また、第６の実施形態では、半導体装置６００において、インターポーザ６１０は、金属ピラー６６０を介してパッケージ基板１にフリップチップ接続されている。金属ピラー６６０の高さはメモリチップ３０の厚さより大きい。これにより、メモリチップ３０は、パッケージ基板１から離間され得るので、メモリチップ３０からの熱の放熱性を容易に向上できる。
【０１４８】
また、第６の実施形態では、半導体装置６００の製造方法において、半導体基板を個片化してロジックチップ２０を得る工程と、半導体基板を個片化してインターポーザ６１０を得る工程と半導体基板を個片化してメモリチップ３０を得る工程とを、互いに並行して行うことができる。これにより、半導体装置６００を製造するために要する時間を容易に短縮できる。
【０１４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５０】
１０，２１０，３１０，４１０，５１０，６１０  インターポーザ、２０  ロジックチップ、３０，５３０  メモリチップ、１００，２００，３００，４００，５００，６００  半導体装置。
【図１】
2016058627.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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