(57)【要約】【課題】半導体装置がさらに小型化しても、小型化に伴うディスターブ不良の発生を低減した半導体装置を提供する。【解決手段】半導体装置は、半導体基板と、前記半導体基板の表面から第１の深さの範囲にＰ型不純物を注入して形成したＰウェルと、前記第１の深さより浅く、かつ前記Ｐウェルの不純物濃度が最大となる深さよりも深い第２の深さの範囲に前記Ｐウェルと接触するように配置した第１Ｐウェルコンタクトプラグと、を備え、前記Ｐウェルは、前記第１Ｐウェルコンタクトプラグとの接触部に、前記Ｐ型不純物を前記Ｐウェルよりも高濃度で拡散させたＰ＋拡散層とを有する。【選択図】図３
2016029680.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面から第１の深さの範囲にＰ型不純物を注入して形成したＰウェルと、
前記第１の深さより浅く、かつ前記Ｐウェルの不純物濃度が最大となる深さよりも深い第２の深さの範囲に前記Ｐウェルと接触するように配置した第１Ｐウェルコンタクトプラグと、を備え、
前記Ｐウェルは、前記第１Ｐウェルコンタクトプラグとの接触部に、前記Ｐ型不純物を前記Ｐウェルよりも高濃度で拡散させたＰ＋拡散層とを有する、
ことを特徴とする半導体装置。
【請求項２】
前記Ｐ型不純物の濃度は、前記第１Ｐウェルコンタクトプラグ、前記Ｐ＋拡散層、前記Ｐウェルの順に低い、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記Ｐ型不純物濃度が最大となる深さの範囲に、前記Ｐ型不純物の濃度が前記Ｐウェルよりも高いＰ＋領域をさらに備える、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記Ｐ＋領域の前記Ｐ型不純物の濃度は、前記Ｐ＋拡散層の前記Ｐ型不純物の濃度よりも低い、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記Ｐ＋領域は、板状である、
ことを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記第１Ｐウェルコンタクトプラグは、少なくともボロンをドープした多結晶シリコンを含む多層金属である、
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記多層金属は、少なくともチタンシリサイドと、窒化チタンと、タングステンと、を含む、
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１Ｐウェルコンタクトプラグの上面に接続され、前記半導体基板表面の上方に配置した第２Ｐウェルコンタクトプラグをさらに有する、
ことを特徴とする請求項１〜７に記載の半導体装置。
【請求項９】
前記Ｐ型不純物は、ボロンである、
ことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板の表面から第１の深さの範囲にＰ型不純物を注入してＰウェルを形成し、前記前記第１の深さより浅く、かつ前記Ｐウェルの不純物濃度が最大となる深さよりも深い第２の深さの範囲に前記Ｐウェルと接触するように第１コンタクトプラグを形成し、前記Ｐウェルの前記第１Ｐウェルコンタクトプラグとの接触部に、前記Ｐ型不純物を前記Ｐウェルよりも高濃度で拡散させたＰ＋拡散層を形成する、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）は、１つの活性領域に２つのメモリセルを配置する方式が主流となっている。メモリセルは、半導体基板内に埋設されたトレンチゲート型トランジスタと、半導体基板上に配置されるキャパシタとの組み合わせで構成される。
【０００３】
しかしながら特許文献１に開示されているように、ＤＲＡＭを微細化していくと、１つの活性領域に配置される２つのメモリセルにおいて、互いの動作を阻害するディスターブ不良が顕在化する問題がある。
【０００４】
特許文献１の図４３に記載されているディスターブ不良の現象について簡単に説明する。第１トレンチゲート型トランジスタＴｒ１のワード線ＷＬ１のオン／オフを繰り返すと、第１トレンチゲート型トランジスタＴｒ１のチャネルに蓄積していた電子が半導体基板内に少数キャリアとして高エネルギーで放出され、周囲の電位ポテンシャルの影響を無視する浮遊電子として動きまわる。浮遊電子の一部は、Ｐ型半導体基板を構成する正孔と再結合して消滅するが、消滅しなかった浮遊電子が、隣接セルを構成する第２容量素子に侵入し保持されているデータを破壊してしまう。端的に言えば、ディスターブ不良とは、一方のセルで発生した浮遊電子が、隣接する他方のセルに侵入して他方のセルのデータを破壊する現象である。
【０００５】
特許文献１は、ディスターブ不良を回避するために、２つのトレンチゲート型トランジスタの間に位置するビットコンタクト拡散層を、イオン注入法を用いて深く形成する方法を開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１３４４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら特許文献１のように、イオン注入法を用いてビットコンタクト拡散層を深く形成する方法には、以下に述べる２つの問題点がある。
【０００８】
第１に、半導体装置の１つの活性領域を平面視すると、第１容量コンタクト拡散層、第１ワード線、ビットコンタクト拡散層からなる第１メモリセルと、ビットコンタクト拡散層、第２ワード線、第２容量コンタクト拡散層からなる第２メモリセルと、が同一方向に並んだ構成となる。そのため、メモリセルの微細化がさらに進むと、各々の拡散層の間隔が縮小される。また、ビットコンタクト拡散層を深く形成するためには注入エネルギーを高くする必要がある。したがって、ビットコンタクト拡散層に注入される不純物が、ビット拡散層に隣接する容量コンタクト拡散層にも意図せずに注入されてしまい、容量コンタクト拡散層の不純物濃度が変化する。容量コンタクト拡散層の不純物濃度の変化は、接合電界を増加させリフレッシュ特性が悪化する問題がある。
【０００９】
第２に、ビットコンタクト拡散層の深い部分は主にイオン注入のチャネリングで形成されている。チャネリングイオンを増やすためにドーズ量を増加させると、ワード線と対向する位置にあるビットコンタクト拡散層の寄生容量が増加する。すなわち、ビットコンタクト拡散層の寄生容量の増加は、ビット線自体の寄生容量の増加を意味し、容量素子への書込み特性が悪化する問題がある。
【００１０】
したがって、半導体装置がさらに小型化しても、小型化に伴うディスターブ不良の発生を低減した半導体装置の登場が望まれる。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板と、前記半導体基板の表面から第１の深さの範囲にＰ型不純物を注入して形成したＰウェルと、前記第１の深さより浅く、かつ前記Ｐウェルの不純物濃度が最大となる深さよりも深い第２の深さの範囲に前記Ｐウェルと接触するように配置した第１Ｐウェルコンタクトプラグと、を備え、前記Ｐウェルは、前記第１Ｐウェルコンタクトプラグとの接触部に、前記Ｐ型不純物を前記Ｐウェルよりも高濃度で拡散させたＰ＋拡散層とを有する。
【００１２】
本発明の半導体装置の製造方法は、半導体基板の表面から第１の深さの範囲にＰ型不純物を注入してＰウェルを形成し、前記前記第１の深さより浅く、かつ前記Ｐウェルの不純物濃度が最大となる深さよりも深い第２の深さの範囲に前記Ｐウェルと接触するように第１コンタクトプラグを形成し、前記Ｐウェルの前記第１Ｐウェルコンタクトプラグとの接触部に、前記Ｐ型不純物を前記Ｐウェルよりも高濃度で拡散させたＰ＋拡散層を形成する。
【発明の効果】
【００１３】
本発明によれば、半導体装置がさらに小型化しても、小型化に伴うディスターブ不良の発生を低減した半導体装置を提供できる。  
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置の半導体メモリチップの一例を示す平面図である。
【図２】図１に示したメモリセル領域の構造を示す平面図である。
【図３】図２の示した平面図の第３の方向Ｗに沿った断面図である。
【図４】図３に示した断面図のＡ−Ａ線方向の断面図である。
【図５】図３に示した第１セルトランジスタ、第２セルトランジスタ、および第１Ｐウェルコンタクトプラグの周辺部の拡大図である。
【図６】第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】第１実施形態に係る半導体装置の製造工程を示す平面図である。
【図９】第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】第１実施形態に係る半導体装置の製造工程を示す断面図である。
【図１３】第２実施形態に係る半導体装置の構造を示す断面図である。
【図１４】第２実施形態に係る半導体装置の不純物濃度分布の一例を示すグラフである。
【図１５】第３実施形態に係る半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明を適用した半導体装置の製造方法及び半導体装置について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない
【００１６】
［１．第１実施形態］
図１〜図５を用いて本発明の第１実施形態の構造と効果を説明する。
【００１７】
図１は、本発明に係る半導体装置の半導体メモリチップの一例を示す平面図である。以下、図１を適宜参照して、半導体メモリチップの構成について説明する。
【００１８】
第１実施形態に係る半導体メモリチップ１１０は、メモリセル領域１２０と、周辺回路領域１３０と、を備える。
【００１９】
半導体メモリチップ１１０は、図示しない半導体基板上に、例えば数百〜千数百個配置されている。
【００２０】
メモリセル領域１２０は、半導体メモリチップ１１０内に複数配置されており、隣接するメモリセル領域１２０との間に隙間を空けて整列されている。図１に示した例では、メモリセル領域１２０は、第１方向Ｘに２個、かつ第２方向Ｙに４個配置されている。なお、図１が示すメモリセル領域の配置は一例であって、本発明を限定するものではない。
【００２１】
周辺回路領域１３０は、メモリセルを駆動する機能を有している。周辺回路領域１３０は、例えばメモリチップ１１０と、外部への入出力やアドレス信号をデコードするトランジスタ回路から構成されている。周辺回路領域１３０は、例えば第１の方向Ｘに配置された２列のメモリ領域１２０との間と、メモリチップ１１０の第２の方向Ｙの上下端部に配置される
【００２２】
図２は、図１の一つのメモリセル領域１２０の構造を示す平面図である。以下、図２を適宜参照して、メモリセル領域１２０の構造について説明する。
【００２３】
メモリセル領域１２０は、セルマット１２１と、セルワードドライブ部１２２と、センスアンプ部１２３と、Ｐウェルコンタクト部１２４と、セルマット分離領域１４０と、を備える。
【００２４】
セルマット分離領域１４０は、メモリセル領域１２０の周辺部に配置されている。セルマット１２１は、セルマット分離領域１４０によって周囲を取り囲まれるような位置に配置する。後述するが、セルマット１２１には、第１セルトランジスタ４５０、および第２セルトランジスタ４６０が配置されている。また、第３の方向Ｗに傾斜したメモリセルが第１の方向Ｘ、および第２の方向Ｙに複数配置されている。
【００２５】
セルワードドライブ部１２２は、セルマット１２１のＸ方向に対して隣接し、かつセルマット分離領域１４０において島状に配置されている。
【００２６】
セルアンプ部１２３は、セルマット１２１Ｙ方向に対して隣接し、かつセルマット分離領域１４０内において島状に配置されている。
【００２７】
Ｐウェルコンタクト部１２４は、図２に示した例では、セルマット１２１の左端部と、下端部とに配置されている。また、後述するが、ウェルコンタクト部１２４の各々には、第１Ｐウェルコンタクトプラグ２００、および第２Ｐウェルコンタクトプラグ４２０がそれぞれ配置される。
【００２８】
図３は、図２に示した平面図の第３の方向Ｗに沿った断面図を第１方向Ｘに投影した断面図である。図４は、図３のＡ−Ａ線に沿った断面図であり、第１の方向Ｘと、第２の方向Ｙの断面図を示している。また、図４のＢ−Ｂ’線に沿った断面図は、図３である。以下、図３、および図４を適宜参照しながら、本発明に係る半導体装置の一例について説明する。
【００２９】
図３を参照すると、第１実施形態の実施形態の半導体装置は、半導体基板１００と、Ｎウェル１００Ｎと、Ｐウェル１５０Ｐと、セルマット分離領域１４０と、素子分離領域１６０と、活性領域１７０と、第１Ｐコンタクトホール１９０と、第１Ｐウェルコンタクトプラグ２００と、Ｐ＋拡散層２１０と、第１絶縁膜２２０と、第１ワードトレンチ２３０と、第２ワードトレンチ２４０と、第１半導体ピラー２８０と、第２半導体ピラー２９０と、第３半導体ピラー３００と、マスク絶縁膜３７０と、ライナー膜３８０と、第２層間絶縁膜３９０と、第１容量コンタクトプラグ４００と、第２容量コンタクトプラグ４１０と、第２Ｐウェルコンタクトプラグ４２０と、第１容量素子４３０と、第２容量素子４４０と、を備える。
【００３０】
半導体基板１００は、Ｐ型の半導体基板であって、例えばシリコンから形成することができる。半導体基板１００のＰ型不純物の濃度は、例えば１×１０１６（ａｔｍｓ／ｃｍ３）である。
【００３１】
Ｎウェル１００Ｎは、半導体基板１００内に埋設されたＮ型の拡散領域である。Ｎウェル１００Ｎは、例えば半導体基板１００にリンをイオン注入することで形成することができる。Ｎウェル１００Ｎの不純物濃度は、例えば０．１〜３×１０１７（ａｔｍｓ／ｃｍ３）である。
【００３２】
Ｐウェル１５０Ｐは、半導体基板１００の最表層となるようにＮウェル１００Ｎ上に配置されたＰ型の拡散領域である。そのため、Ｐウェル１５０Ｐの下面１５２と、Ｎウェル１００Ｎの上面１００ｕとは接触した構造を有している。Ｐウェル１５０Ｐの下面１５２と、Ｎウェル１００Ｎの上面１００ｕとは、接触することでＰ−Ｎ接合１００Ｊを構成している。
【００３３】
Ｐウェル１５０Ｐは、例えばボロンの２段階イオン注入で形成することができる。ボロンの２段階イオン注入とは、例えばＮウェル１００Ｎに接する第１ボロン注入層と、半導体基板１００の表面１０１に接する第２ボロン注入層とを半導体基板１００に形成することである。そして、第１ボロン注入層と、第２ボロン注入層は、熱処理することによってＰ型拡散領域であるＰウェル１５０Ｐを形成することができる。Ｐウェル１５０Ｐの不純物濃度は、例えば０．１〜３×１０１７（ａｔｍｓ／ｃｍ３）である。またＰウェル１５０Ｐは、不純物の濃度が最大となる不純物ピーク濃度部１５１を有している。すなわち、不純物ピーク濃度部１５１の不純物濃度は、３×１０１７（ａｔｍｓ／ｃｍ３）である。
【００３４】
さらに、Ｐウェル１５０Ｐは、第１Ｐウェル１５０Ｐａと、第２Ｐウェル１５０Ｐｂとを有している。第２Ｐウェル１５０Ｐｂは、第１Ｐウェル１５０Ｐａ上に連続して配置されている。
【００３５】
半導体基板１００の表面１０１を基準面Ｓとする。以下、図３を参照しながら、基準面Ｓから書く構成要素までの距離（深さ）について説明する。
【００３６】
基準面Ｓから、Ｐウェル１５０Ｐまでの深さがｈ１である。ｈ１は、例えば８００ｎｍである。
【００３７】
基準面Ｓから、Ｐウェル１５０Ｐの不純物ピーク濃度部１５１までの深さがｈ２である。ｈ２は、例えば６００ｎｍである。また基準面ＳからＮウェル１００Ｎの下面１００Ｂまでの深さは、例えば１６００ｎｍである。
【００３８】
素子分離領域１６０は、例えばシリコン酸化膜等の絶縁膜から形成されている。図４を参照すると、素子分離領域１６０は、平面視において、第３の方向Ｗに傾斜し、第１の方向Ｘ、ならびに第２の方向Ｙに複数形成されている活性領域１７０を囲むように配置されている。ここで、基準面Ｓから素子分離領域１６０の下端１６１までの深さがｈ３である。ｈ３は、例えば３００ｎｍである。
【００３９】
図３、および図４を参照すると、セルマット分離領域１４０は、素子分離領域１６０と同様に配置されている。
【００４０】
第１Ｐウェルコンタクトホール１９０は、素子分離領域１６０と、セルマット分離領域１４０との間に形成されている。また、第１Ｐウェルコンタクトホール１９０の下面１９１は、ｈ２より深く、かつｈ１より浅い位置に配置されている。ここで基準面Ｓから下面１９１までの深さがｈ４である。ｈ４は、例えば７００ｎｍである。
【００４１】
第１Ｐウェルコンタクトホール１９０は、底面１９１と、第１側面１９２と、第２側面１９３と、第３側面１９４と、第４側面１９５と、を有する。第２側面１９３は、第１側面１９２と対向する側面である。第４側面１９５は、第３側面１９４に対向する側面である。第１Ｐウェルコンタクトホール１９０は、平面視において、図２に示したＰウェルコンタクト部１２４と重なる範囲内に配置されている。すなわち、底面１９１と、第１側面１９２と、第２側面１９３とは、ｈ３よりも深い位置に配置されており、いずれの面もＰウェル１５０Ｐに面する構成を有している。一方、第３側面１９４と、第４側面１９５は、ｈ３よりも浅い位置に配置され、第３側面１９４はセルマット分離領域１４０に面しており、第４側面１９５は素子分離領域１６０に面する構造を有している。
【００４２】
第１Ｐウェルコンタクトプラグ２００は、例えばポリシリコンにボロンを注入することで形成することができる。第１Ｐウェルコンタクトプラグ２００は、
第１Ｐウェルコンタクトホール１９０を埋設し、上面２０１が基準面Ｓと面一となるように配置されている。第１Ｐウェルコンタクトプラグ２００中の不純物濃度は、例えば０．１〜１×１０２１（ａｔｍｓ／ｃｍ３）である。なお、第１Ｐウェルコンタクトプラグ２００は、図４に示すように、第２の方向Ｙに延在するスリット状でもよいし、第２の方向Ｙに分断されたドット状よいが、スリット状の方が望ましい。
【００４３】
Ｐ＋拡散層２１０は、第１Ｐウェルコンタクトホール１９０の第１側面１９２、第２側面１９３、および底面１９１の各々に接するＰウェル１５０Ｐ上に形成されている。Ｐ＋拡散層２１０の厚さｔは、例えば３０ｎｍである。Ｐ＋拡散層２１０は、例えばボロンをドープしたポリシリコンを熱拡散した不純物で構成されている。Ｐ＋拡散層２１０の不純物濃度は、例えば０．１〜１×１０２０（ａｔｍｓ／ｃｍ３）である。また、Ｐ＋拡散層２１０は、Ｎウェル１００Ｎと接しないように配置する。Ｐ＋拡散層２１０と、Ｎウェル１００Ｎとの接触は、Ｐ−Ｎ接合電界が増大しウェル間リーク電流を誘発するので好ましくない。そのため、Ｐ＋拡散層と、Ｎウェル１００Ｎの上面１００Ｕとは少なくとも２０ｎｍ離間するように配置することが好ましい。第１実施形態では、Ｐ＋拡散層２１０の下端２１１と、Ｎウェル１００Ｎの上面１００Ｕとの間隔は７０ｎｍ（ｈ１-ｈ５）である。ここで基準面Ｓから、Ｐ＋拡散層２１０の下端２１１までの深さがｈ５である。第１実施形態の半導体装置は、ｈ５＝ｈ４＋ｔ（ｔはＰ＋拡散層２１０の厚さ）、  かつ（ｈ１-２０ｎｍ）＞ｈ５＞ｈ４＞ｈ２＞ｈ３という関係が成立するように各々の構成要素を配置することが必要である。
【００４４】
また、Ｐ型不純物濃度は、第１Ｐウェルコンタクトプラグ２００＞Ｐ＋拡散層２１０＞不純物ピーク濃度部１５１の関係を満たしている。すなわち、第１実施形態に係る半導体装置は、第１Ｐウェルコンタクトプラグ２００からＰ＋拡散層２１０を経て不純物ピーク濃度部１５１へ至る半導体の順方向接続となる。
【００４５】
第１絶縁膜２２０は、半導体基板１００の表面１０１に形成される。第１絶縁膜２２０の厚さは、例えば２０ｎｍである。
【００４６】
第１ワードトレンチ２３０、および第２ワードトレンチ２４０は、活性領域１７０を、ビット拡散層２５０、第１容量拡散層２６０、および第２容量拡散層２７０の３つの領域に分断する。また、ビット拡散層２５０、第１容量拡散層２６０、および第２容量拡散層２７０は、Ｎ型半導体である。
【００４７】
第１ワードトレンチ２３０と、第２ワードトレンチ２４０は、基準面Ｓから深さｈ３より浅い範囲（例えば、基準面Ｓから２００ｎｍ）に配置される。ここで、基準面Ｓから、第１ワードトレンチ２３０、および第２ワードトレンチ２４０までの深さがｈ６である。そして、活性領域１７０は、ｈ６よりも浅い領域において、第１ワードトレンチ２３０、および第２ワードトレンチ２４０によって３つの領域に分けられている。３つの領域とは、第１半導体ピラー２８０、第２半導体ピラー２９０、および第３半導体ピラー３００である。
【００４８】
第１半導体ピラー２８０は、素子分離領域１６０と、第１ワードトレンチ２３０との間に形成される。第１半導体ピラー２８０の上部には、第１容量拡散層２６０が形成されている。
【００４９】
第２半導体ピラー２９０は、第１ワードトレンチ２３０と第２ワードトレンチ２４０との間に形成される。第２半導体ピラー２９０の上部には、ビット線拡散層２５０が形成されている。
【００５０】
第３半導体ピラー３００は、第２ワードトレンチ２４０と素子分離領域１６０との間に形成される。第３半導体ピラー３００の上部には、第２容量拡散層２７０が形成されている。
【００５１】
第１セルゲート電極３２０は、第１ワードトレンチ２３０の第１容量拡散層２６０の下端よりも深い範囲において、セルゲート絶縁膜３１０を介して第１半導体ピラー２８０と、第２半導体ピラー２９０とに接するように配置されている。
【００５２】
第２セルゲート電極３３０は、第２ワードトレンチ２４０の第２容量拡散層２７０下端よりも深い範囲において、セルゲート絶縁膜３１０を介して第３半導体ピラー３００と、第２半導体ピラー２９０とに接するように配置されている。
【００５３】
第１セルトランジスタ４５０は、ビット線拡散層２５０と、第２半導体ピラー２９０と、第１セルゲート電極３２０と、セルゲート絶縁膜３１０と、第１半導体ピラー２８０と、第１容量拡散層２６０とから構成されている。
【００５４】
第２セルトランジスタ４６０は、ビット線拡散層２５０と、第２半導体ピラー２９０と、第２セルゲート電極３３０と、セルゲート絶縁膜３１０と、第３半導体ピラー３００と、第２容量拡散層２７０とから構成されている。
【００５５】
キャップ絶縁膜３４０は、第１ワードトレンチ２３０と第２ワードトレンチ２４０の残りの部分を埋設し、第１層間絶縁膜２２０上に形成される。キャップ絶縁膜３４０の厚さは、例えば２０ｎｍである。
【００５６】
ビット線コンタクト溝３５０は、ビット線コンタクト溝３５０の底面３５１にビット線拡散層２５０が現れるように配置されている。
【００５７】
ビット線３６０は、ビット線コンタクト溝３５０の中に形成されており、ビット線３６０の一部がビット線コンタクト溝３５０から突出して形成されている。ビット線３６０の底面３５１は、ビット線拡散層２５０の上面と接している。ビット線コンタクト溝３５０から突出したビット線３６０の一部は、キャップ絶縁膜３４０よりも浅い領域に位置するように配置されている。
【００５８】
マスク絶縁膜３７０は、ビット線３６０の上面に配置されている。ライナー膜３８０は、ビット線３６０とマスク絶縁膜３７０の側面を覆うように配置されている。第２層間絶縁膜３９０は、ビット線３６０とマスク絶縁膜３７０とライナー膜３８０を埋設するように配置される。
【００５９】
第１容量コンタクトプラグ４００は、第２層間絶縁膜３９０とキャップ絶縁膜３４０と第１層間絶縁膜２２０を貫通し、第１容量拡散層２６０に接続するように配置されている。
【００６０】
第２容量コンタクトプラグ４１０は、第２層間絶縁膜３９０とキャップ絶縁膜３４０と第１層間絶縁膜２２０を貫通し、第２容量拡散層２７０に接続するように配置されている。
【００６１】
第２Ｐウェルコンタクトプラグ４２０は、第２層間絶縁膜３９０とキャップ絶縁膜３４０と第１層間絶縁膜２２０を貫通し、第１Ｐウェルコンタクトプラグ２００の上面２０１と接続するように配置されている。
【００６２】
第１容量素子４３０は、第１容量コンタクトプラグ４００に接続するように配置される。第２容量素子４４０は、第２容量コンタクトプラグ４１０に接続するように配置される。
【００６３】
図５は、図３の第１セルトランジスタ４５０、第２セルトランジスタ４６０、および第１Ｐウェルコンタクトプラグ２００の周辺を拡大した断面図である。以下、図５を参照しながら、第１実施形態に係る半導体装置の動作について説明する。
【００６４】
第１セルトランジスタ４５０に蓄積した電子は、第１セルゲート電極３２０が電源のオン／オフを繰り返すと、高エネルギーを有する少数キャリアとしてＰウェル１５０Ｐ内に放出される。Ｐウェル１５０Ｐ内に放出された電子は、高エネルギーを有しているため、周囲の電子ポテンシャルの影響を無視して動きまわる。しかしながら、第１実施形態に係る半導体装置は、第１Ｐウェルコンタクトプラグ２００からＰ＋拡散層２１０を経て不純物ピーク濃度部１５１へ接続する構造を有している。したがって、Ｐウェル１５０Ｐ内に放出された電子は、経路Ｒ３が示すように不純物ピーク濃度部１５１にすぐに吸収され、Ｐ＋拡散層２１０と第１Ｐウェルコンタクト２００を経て第２Ｐウェルコンタクトプラグ４２０へ移動する。このため、第２セルトランジスタ４６０の第２セルゲート電極３３０の電界を越えて、第２容量拡散層２７０に到達する電子の数を減少させることができる。すなわち、第１実施形態に係る半導体装置はディスターブ不良を抑制することができる。
【００６５】
［２．第１実施形態の製造方法］
図６〜図１２を用いて本発明の第１の実施形態の製造方法を説明する。
【００６６】
図６は、Ｎウェル１００Ｎと、Ｐウェル１５０Ｐの形成する方法を示す断面図である。以下、図６を適宜参照し、Ｎウェル１００Ｎと、Ｐウェル１５０Ｐとを形成する方法について説明する。
【００６７】
まず、Ｎウェル１００Ｎを形成する方法について説明する。Ｎウェル１００Ｎを形成するためには、Ｐ型の単結晶シリコンからなる半導体基板１００に対し、後の工程で形成するＰウェル１５０Ｐを包含する平面上の所定の位置に形成する。Ｎウェル１００Ｎを形成するためには、例えば加速エネルギー９００ＫｅＶ、ドーズ量２×１０１３（ａｔｍｓ／ｃｍ２）の条件で半導体基板１００にリンをイオン注入することによってリン注入層を形成する。次に、リン注入層に対して、例えば１０００℃、１０秒の熱処理を施し、不純物を活性化することによってＮ型拡散層からなるＮウェル１００Ｎを形成することができる。
【００６８】
半導体基板１００全面にレジストを塗布し、リソグラフィで図２のセルマット部分に開口を持つＰウェルレジストマスク５００を形成する。
【００６９】
次にＰウェル１５０Ｐを形成する方法について説明する。Ｐウェル１５０Ｐを形成するためには、例えば加速エネルギー２００ＫｅＶ、ドーズ量１．０×１０１３（ａｔｍｓ／ｃｍ２）の条件で半導体基板１００にボロンをイオン注入し、Ｎウェル１００Ｎの上面１００Ｕに接する第１ボロン注入層を形成する。次いで、例えば加速エネルギー１００ＫｅＶ、ドーズ量４．０×１０１２（ａｔｍｓ／ｃｍ２）の条件で半導体基板１００にボロンをイオン注入し、基準面Ｓに接する第２ボロン注入層を形成する。そして、第１ボロン注入層、および第２ボロン注入層に対して、例えば１０００℃、１０秒の熱処理により不純物を活性化することによって第１Ｐ型拡散層および第２Ｐ型拡散層からなるＰウェル１５０Ｐを形成することができる。
【００７０】
基準面Ｓから、Ｐウェル１５０Ｐの下端１５２までの深さｈ１は、例えば８００ｎｍである。Ｐウェル１５０Ｐが形成されると、Ｐウェル１５０Ｐの下面１５２と、Ｎウェル１００Ｎの上面１００ＵとでＰ−Ｎ接合１００Ｊを形成する。また、基準面Ｓから不純物ピーク濃度部１５１はまでの深さｈ２は、例えば６００ｎｍである。
【００７１】
図７は、セルマット分離領域１４０と、素子分離領域１６０と、Ｎ型拡散層１８０との形成する方法を示す断面図である。図８は、セルマット分離領域１４０と、素子分離領域１６０と、Ｎ型拡散層１８０との形成する方法を示す平面図である。以下、図７、および図８を参照して、セルマット分離領域１４０と、素子分離領域１６０と、Ｎ型拡散層１８０とを形成する方法について説明する。
【００７２】
セルマット分離領域１４０、および素子分離領域１６０を形成する方法について説明する。セルマット分離領域１４０と、素子分離領域１６０とは、同様の方法で形成することができる。セルマット分離領域１４０、および素子分離領域１６０は、例えばＯ２アッシングでＰウェルレジストマスク５００を除去し、公知の製造方法を用いて、ｈ３の深さに形成する。ｈ３は、例えば３００ｎｍである。ここで、セルマット分離領域１４０を形成する深さは、素子分離領域１６０と同じでもよいし、異なっていてもよい。Ｐウェル１５０Ｐの上部は、素子分離領域１６０とセルマット分離領域１４０によって、Ｐウェルコンタクト部１２４と活性領域１７０に区画される。
【００７３】
次に、Ｎ型拡散層１８０を形成する方法について説明する。Ｎ型拡散層１８０は、例えばヒ素、リン等をＰウェルコンタクト部１２４と活性領域１７０の上部にイオン注入することによって形成することができる。Ｎ型拡散層１８０は、後の工程において、ビット線拡散層２５０と、第１容量拡散層２６０と、第２容量拡散層２７０とを構成する。
【００７４】
図９は、第１Ｐウェルコンタクトホール１９０を形成する方法を示す断面図である。以下、図９を適宜参照し、第１ウェルコンタクトホール１９０を形成する方法について説明する。
【００７５】
第１Ｐウェルコンタクトホール１９０を形成するためには、まず半導体基板１００の全面に、例えば１５０ｎｍのシリコン酸化膜を成膜する。次いで、成膜したシリコン酸化膜上にレジストを塗布する。そして、リソグラフィ等を用いて、図２に示したようなＰウェルコンタクト部１２４に開口を持つ第１Ｐウェルコンタクトレジストマスク５１０を形成する。次いで、第１Ｐウェルコンタクトレジストマスク５１０を、ドライエッチング等を用いてシリコン酸化膜に転写することによって、第１Ｐウェルコンタクトマスク酸化膜５２０を形成する。そして最後に、シリコンドライエッチング等を用いて、ｈ１より浅く、かつｈ２より深い深さであるｈ４までシリコン酸化膜をエッチングすることによって、第１Ｐウェルコンタクトホール１９０を形成することができる。シリコンドライエッチングの条件は、エッチング選択比が例えば５〜１０である
【００７６】
これにより、第１Ｐウェルコンタクトホール１９０の底面１９１と、深さｈ３より深い第１側面１９２と、第１側面１９２と対向する第２側面１９３にＰウェル１５０が位置する。また、第１Ｐウェルコンタクトホール１９０の深さｈ３より浅い第３側面１９４と第３側面１９４対向する第４側面１９５には、セルマット分離領域１４０と素子分離領域１６０が位置する。
【００７７】
図１０は、ドープド多結晶シリコン膜（以下、ボロンドープドシリコン膜とも呼ぶ）２０２を形成する方法について説明する断面図である。以下、図１０を適宜参照し、ボロンドープドシリコン膜２０２を形成する技術について説明する。
【００７８】
ボロンドープドシリコン膜２０２を形成するためには、まず、第１Ｐウェルコンタクトレジストマスク５１０を除去する必要がある。第１Ｐウェルコンタクトレジストマスク５１０は、例えばＯ２アッシングで除去することができる。
【００７９】
次に、ボロンドープドシリコン膜２０２を成膜する方法について説明する。ボロンドープドシリコン膜２０２は、ＣＶＤ（Chemical Vapor Deposition）法等を用いて形成することができる。ボロンドープドシリコン膜２０２は、ＣＶＤ等を用いて、第１Ｐウェルコンタクトホール１９０を含む第１Ｐウェルコンタクトマスク酸化膜５２０の全面に形成する。ボロンドープドシリコン膜２０２は、例えば濃度が５．０×１０２０（ａｔｍｓ／ｃｍ３）のボロンを含有するシリコン膜である。
【００８０】
図１１は、第１Ｐウェルコンタクトプラグ２００を形成する方法について説明する断面図である。図１１を適宜参照して、第１Ｐウェルコンタクトプラグ２００を形成する方法について説明する。
【００８１】
第１Ｐウェルコンタクトプラグ２００を形成するためには、まず、第１Ｐウェルコンタクト酸化膜５２０を除去する。第１Ｐウェルコンタクトマスク酸化膜５２０は、例えばシリコンエッチバック、およびＣＭＰ（Chemical Mechanical Polishing）等を用いて、基準面Ｓが露出するようにエッチング、および研磨することによって除去することができる。これにより、第１Ｐウェルコンタクトホール１９０内部には、ボロンドープドポリシリコン２０２が残り、第１Ｐウェルコンタクトプラグ２００が形成される。すなわち、第１Ｐウェルコンタクトホール１９０内部に第１Ｐウェルコンタクトプラグ２００が形成され、基準面Ｓと、第１Ｐウェルコンタクトプラグ２００の上面２０１とは、面一となる。
【００８２】
図１２は、Ｐ＋拡散層２１０を形成する方法について説明する断面図である。図１２を適宜参照して、Ｐ＋拡散層２１０を形成する方法について説明する。
【００８３】
Ｐ＋拡散層２１０は、ラピッドアニールプロセスを用いて、第１Ｐウェルコンタクトプラグ２００中に含まれるボロンを、底面１９１と、深さｈ３より深い第１側面１９２と、第２側面１９３に接しているＰウェル１５０に染み出させることで形成することができる。Ｐ＋拡散層２１０の厚さは、例えば５ｎｍである。具体的に説明すると、Ｐ＋拡散層２１０の下端２１１がｈ１より浅く、かつｈ２より深くなるようにＰ＋拡散層２１０の厚さを調整する。これにより、第１Ｐウェルコンタクトプラグ２００と、Ｐ＋拡散層２１０と、不純物ピーク濃度部１５１とは、順方向接続となる。
【００８４】
以降の工程では、公知の製造方法を用いて、埋め込みワード線，ビット線，第２層間絶縁膜，容量コンタクトプラグ，および容量素子等を形成することによって、図３に示した本発明の第１実施形態の半導体装置を得ることができる。
【００８５】
［３．第２実施形態の半導体装置］
図１３は、第２実施形態における断面図である。図１４は第２実施形態におけるＰウェル１５０Ｐ、およびＮウェル１００Ｎの不純物濃度分布の一例を示すグラフである。以下、図１３、および図１４を参照して、第２実施形態に係る半導体装置について説明する。なお、第１実施形態と同様の構成については、繰り返しの煩雑を避けるため説明は適宜省略する。
【００８６】
第２実施形態の半導体装置は、Ｐウェル１５０Ｐの不純物ピーク濃度部１５１の近傍に、第１実施形態よりも高い不純物濃度を有するプレート状のＰ+領域１５３が配置された構造を有している。第２実施形態の半導体装置では、基準面Ｓから不純物ピーク濃度部１５１までの深さｈ２は、例えば５００ｎｍである。第１実施形態の場合、ｈ２は６００ｎｍであったため、第２実施形態の不純物ピーク濃度部１５１は、第１実施形態よりも浅い位置に形成されている。
【００８７】
また、第２実施形態における第１Ｐウェル１５０Ｐａの不純物ピーク濃度部１５１の不純物濃度は、例えば３×１０１８（ａｔｍｓ／ｃｍ３）である。第１実施形態の不純物ピーク濃度が３×１０１７（ａｔｍｓ／ｃｍ３）であったため、第２実施形態の不純物ピーク濃度部１５１の不純物濃度は、第１実施形態よりも１０倍高いことを示している。第２実施形態の第１Ｐウェル１５０Ｐａの内、不純物濃度が１×１０１８（ａｔｍｓ／ｃｍ３）以上の領域をＰ+領域１５３とする。
【００８８】
図１４を参照すると、Ｐ＋領域１５３は、不純物濃度１×１０１８（ａｔｍｓ／ｃｍ３）である底面１５３Ｂと、上面１５３Ｕを有している。
【００８９】
第２実施形態においては、不純物ピーク濃度部１５１は、素子分離領域１６０の底面１６１と、Ｐ−Ｎ接合１００Ｊと、の間に位置することが好ましい。
【００９０】
底面１５３Ｂと、上面１５３Ｕとは、不純物ピーク濃度部１５１を中心に±２００ｎｍの範囲内にあることが好ましく、±１５０ｎｍの範囲内にあればさらに好ましい。図１４に示した例では、±１４０ｎｍとなっている。さらに、上面１５３Ｕは、底面１６１と、底面１６１からＰ−Ｎ接合１００Ｊまでの距離Ｔ１の１/２の位置との間に配置されることが好ましい。具体的に説明すると、第２実施形態の場合、底面１６１からＰ−Ｎ接合１００Ｊまでの距離Ｔ１は、Ｔ１＝ｈ１−ｈ３＝８００−３００＝５００ｎｍである。したがって、５００ｎｍの１／２にｈ３を加えた基準面Ｓから上面１５３Ｕまでの深さは、５５０ｎｍとなる。よって、上面１５３Ｕは、基準面Ｓからの深さが３００〜５５０ｎｍの範囲内（図１４のＴ２に相当）に配置されることが好ましい。
【００９１】
一方、底面１５３Ｂは、底面１６１からＰ−Ｎ接合１００Ｊまでの距離Ｔ１の１／３〜１／２だけＰ−Ｎ接合１００Ｊより浅い位置に配置されることが好ましい。本発明の第２実施形態に係る半導体装置の場合、Ｔ１は５００ｎｍであるので、距離Ｔ１の１／３〜１／２は、１６７〜２５０ｎｍとなる。したがって、ｈ１＝８００ｎｍであるので、ｈ１よりも１６７〜２５０ｎｍだけ浅い深さは、５５０〜ｎｍ６３３ｎｍとなる。すなわち、底面１５３Ｂは、基準面Ｓから５５０ｎｍ〜６３３ｎｍの範囲内（Ｔ３の範囲に相当）に配置されることが好ましい。
【００９２】
上記のように、Ｐ＋領域１５３を配置することにより接合リーク電流を増大させることなく、浮遊電子を効果的に捕獲することができる。すなわち、第２実施形態は、第１実施形態よりもディスターブ不良をさらに抑制できる。本実施形態の場合、第１ボロン注入の条件として、加速エネルギー１４０ＫｅＶ、ドーズ量５×１０１３（ａｔｍｓ／ｃｍ２）を選択することができる。
【００９３】
［４．本発明の第３実施形態の構造］
図１５を用いて本発明の第３実施形態の構造を説明する。本発明の第１実施形態と同じ部分の説明は省略する。図１５は、図２のＰウェルコンタクト部周辺の第１の方向に傾いた第３の方向の断面を第１の方向に沿った面に投影した図であり、本発明の第３の実施形態の構造を説明する断面図である。
【００９４】
第３実施形態の半導体装置が備える第１Ｐウェルコンタクトプラグ２００は、ボロンドーブドポリシリコン２０２を含むメタルコンタクトプラグである。
第１Ｐウェルコンタクトプラグ２００は、例えばチタンシリサイド２０３、窒化チタン２０４、タングステン２０５からなるメタルコンタクトプラグである。第１Ｐウェルコンタクトプラグ２００に金属を用いることで、電気抵抗を低減できるため、コンタクトの微細化に伴う電気抵抗の増大を抑制することができる。なお、これは、第１Ｐウェルコンタクトプラグを構成する物質を限定するものではない。第１Ｐウェルコンタクトプラグは、上記以外の金属を用いて構成してもよい。
【００９５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
【符号の説明】
【００９６】
１００・・・半導体基板
１００Ｎ・・・Ｎウェル
１０１・・・表面
１１０・・・半導体メモリチップ
１２０・・・メモリセル領域
１２１・・・セルマット
１２２・・・センスアンプ部
１２３・・・セルワードドライブ部
１２４・・・Ｐウェルコンタクト部
１３０・・・周辺回路領域
１４０・・・セルマット分離領域
１４１・・・下端
１５０Ｐ・・・Ｐウェル
１５０Ｐａ・・・第１Ｐウェル
１５０Ｐｂ・・・第２Ｐウェル
１５１・・・不純物ピーク濃度部
１５２・・・Ｐウェル下端
１５３・・・Ｐ＋領域
１６０・・・素子分離領域
１６１・・・下端
１７０・・・活性領域
１８０・・・Ｎ型拡散層
１９０・・・第１Ｐウェルコンタクトホール
１９１・・・底面
１９２・・・第１側面
１９３・・・第２側面
１９４・・・第３側面
１９５・・・第４側面
２００・・・第１Ｐウェルコンタクトプラグ
２０１・・・上面
２０２・・・ボロンドープドポリシリコン
２０３・・・チタンシリサイド
２０４・・・窒化チタン
２０５・・・タングステン
２１０・・・Ｐ＋拡散層
２１１・・・下端
２２０・・・第１層間絶縁膜
２３０・・・第１ワードトレンチ
２４０・・・第２ワードトレンチ
２５０・・・ビット線拡散層
２６０・・・第１容量拡散層
２７０・・・第２容量拡散層
２８０・・・第１半導体ピラー
２９０・・・第２半導体ピラー
３００・・・第３半導体ピラー
３１０・・・セルゲート絶縁膜
３２０・・・第１セルゲート電極
３３０・・・第２セルゲート電極
３４０・・・キャップ絶縁膜
３５０・・・ビット線コンタクト溝
３５１・・・底面
３６０・・・ビット線
３７０・・・マスク絶縁膜
３８０・・・ライナー膜
３９０・・・第２層間絶縁膜
４００・・・第１容量コンタクトプラグ
４１０・・・第２容量コンタクトプラグ
４２０・・・第２Ｐウェルコンタクトプラグ
４３０・・・第１容量素子
４４０・・・第２容量素子
４５０・・・第１セルトランジスタ
４６０・・・第２セルトランジスタ
５００・・・Ｐウェルレジストマスク
５１０・・・第１Ｐウェルコンタクトレジストマスク
５２０・・・第１Ｐウェルコンタクトマスク酸化膜
【図１】
2016029680.tif 000003
【図２】
2016029680.tif 000004
【図３】
2016029680.tif 000005
【図４】
2016029680.tif 000006
【図５】
2016029680.tif 000007
【図６】
2016029680.tif 000008
【図７】
2016029680.tif 000009
【図８】
2016029680.tif 000010
【図９】
2016029680.tif 000011
【図１０】
2016029680.tif 000012
【図１１】
2016029680.tif 000013
【図１２】
2016029680.tif 000014
【図１３】
2016029680.tif 000015
【図１４】
2016029680.tif 000016
【図１５】
2016029680.tif 000017