(57)【要約】【課題】読み出し時間を短縮可能な不揮発性半導体記憶装置を提供する。【解決手段】  半導体基板に対して下から順次積層され、且つデータを保持する複数のメモリセル（ＭＣ０〜ＭＣ７）を含むメモリストリング（ＭＳ）と、第１電圧（ＶＰＡＳＳ）、第２電圧（ＶＣＧＲ）、及び第３電圧（０Ｖ）をゲートに供給可能なドライバ回路（１２−２）と、前記ドライバ回路が前記第１電圧を非選択の前記メモリセルに供給したタイミングで、読み出そうとする前記メモリセルに第３電圧を供給する前記制御回路（１５）と、を具備し、前記制御回路は、前記読み出そうとする前記メモリセルの電位が第４電圧に戻ったタイミングで、前記第２電圧を前記読み出そうとする前記メモリセルに供給するよう前記ドライバ回路を制御する。【選択図】図９
2016058126.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に対して下から順次積層され、且つデータを保持する複数のメモリセルを含むメモリストリングと、
第１電圧、第２電圧、及び第３電圧をゲートに供給可能なドライバ回路と、
前記ドライバ回路が前記第１電圧を非選択の前記メモリセルに供給したタイミングで、読み出そうとする前記メモリセルに第３電圧を供給する前記制御回路と、
を具備し、
前記制御回路は、前記読み出そうとする前記メモリセルの電位が第４電圧に戻ったタイミングで、前記第２電圧を前記読み出そうとする前記メモリセルに供給するよう前記ドライバ回路を制御し、
上層の前記メモリセルと下層の前記メモリセルとで、前記第２電圧を供給するタイミングを変える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、受信したワード線アドレスが上層の前記メモリセルを示す場合、第１タイミングで前記読み出そうとする前記メモリセルに前記第２電圧を供給するよう前記ドライバ回路を制御し、
受信したワード線アドレスが下層の前記メモリセルを示す場合、第１タイミングよりも早い第２タイミングで前記読み出そうとする前記メモリセルに前記第２電圧を供給するよう前記ドライバ回路を制御する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記データを検知する検知部、前記データを格納するラッチ部、及びこの検知部が検知した前記データを前記ラッチ部に転送するトランジスタを有するセンスアンプを更に具備し、
前記制御回路は、
受信したワード線アドレスに応じて前記トランジスタをオンするタイミングを規定した第１モード及び第２モードを有するレジスタ、及び受信した前記ワード線アドレスに応じて前記レジスタ内の前記タイミングを選択するセレクタを備え、
前記制御回路は、
前記ワード線アドレスが前記下層の前記メモリセルを示す場合、前記第１モードを用いて前記トランジスタを２回オンし、
前記ワード線アドレスが前記上層の前記メモリセルを示す場合、前記第２モードを用いて前記トランジスタを１回オンする
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記上層の前記メモリセル、及び前記下層の前記メモリセルは、
前記半導体基板上に順次積層された金属配線層と、この金属配線層を貫通する半導体層と、の交点に設けられ、
前記半導体層によって刳り貫かれたことで形成された前記金属配線層の直径は、前記上層の前記メモリセルよりも前記下層の前記メモリセルの方が大きく、
前記上層の前記メモリセルを構成する前記金属配線層の方が、前記下層の前記メモリセルを構成する前記金属配線層よりも、時定数が大きい
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記上層の前記メモリセルのリテンション特性は、前記下層の前記メモリセルよりも良好である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は前記非選択の前記メモリセルを構成する前記金属配線層に立ち上がりの早い非選択電圧を供給する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリセルを積層した積層型の半導体メモリ（ＢｉＣＳ：Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ）が開発されている。このＢｉＣＳは、低コストで大容量な半導体メモリを実現することが出来る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６６９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
読み出し時間を短縮可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、半導体基板に対して下から順次積層され、且つデータを保持する複数のメモリセルを含むメモリストリングと、第１電圧、第２電圧、及び第３電圧をゲートに供給可能なドライバ回路と、前記ドライバ回路が前記第１電圧を非選択の前記メモリセルに供給したタイミングで、読み出そうとする前記メモリセルに第３電圧を供給する前記制御回路と、を具備し、前記制御回路は、前記読み出そうとする前記メモリセルの電位が第４電圧に戻ったタイミングで、前記第２電圧を前記読み出そうとする前記メモリセルに供給するよう前記ドライバ回路を制御し、上層の前記メモリセルと下層の前記メモリセルとで、前記第２電圧を供給するタイミングを変える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性半導体記憶装置の全体構成例。
【図２】第１実施形態に係るドライバ回路の回路図。
【図３】第１実施形態に係る制御回路の概念図。
【図４】第１実施形態に係るセンスアンプの回路図。
【図５】第１実施形態に係るセンスアンプの回路図。
【図６】第１実施形態に係るメモリセルアレイの断面図。
【図７】第１実施形態に係るメモリセルの特性を示した概念図。
【図８】第１実施形態に係る上層ワード線への読み出し動作を示したタイムチャート。
【図９】第１実施形態に係る下層ワード線への読み出し動作を示したタイムチャート。
【図１０】第１実施形態に係るメモリセルの閾値分布を示した概念図。
【図１１】第１変形例に係る上層ワード線への読み出し動作を示したタイムチャート。
【図１２】第１変形例に係る下層ワード線への読み出し動作を示したタイムチャート。
【図１３】第２変形例に係る非選択ワード線の立ち上がりを示したタイムチャート。
【図１４】第３変形例に係る読み出し動作を示したタイムチャート。
【図１５】第３変形例に係る読み出し動作を示したタイムチャート。
【図１６】第２の実施形態に係る書き込み動作を示したタイムチャート。
【図１７】第２の実施形態に係る書き込み動作を示したタイムチャート。
【図１８】第４の変形例に係る書き込み動作を示したタイムチャート。
【発明を実施するための形態】
【０００７】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり共通の構成には共通の参照符号を付す。
【０００８】
[第１の実施形態]  
１．［全体構成例］  
図１を用いて第１実施形態に係る半導体装置の全体構成について説明する。  
メモリシステムは不揮発性半導体記憶装置１、及び不揮発性半導体記憶装置１を制御するメモリコントローラ２を備える。
【０００９】
図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１はメモリセルアレイ１１、ロウデコーダ１２−１、ドライバ回路１２−２、センスアンプ１３、カラムデコーダ１４、制御回路１５、入出力回路１６、アドレス・コマンドレジスタ１７、及び内部電圧発生回路１８を備える。
【００１０】
１．１＜メモリセルアレイ１１＞  
図１に示すように、メモリセルアレイ１１は、例えばプレーンＰ０及びプレーンＰ１（図１中、Plane0、Plane1と表記）を備える。
【００１１】
これらプレーンＰ０、及びプレーンＰ１は複数のメモリストリングＭＳを備え、このメモリストリングＭＳにはビット線ＢＬ、ワード線ＷＬ、及びソース線ＣＥＬＳＲＣが電気的に接続される。
【００１２】
後述するが、メモリストリングＭＳは直列接続された複数のメモリセルＭＣを備え、このメモリセルＭＣを構成する制御ゲートＣＧに上述したワード線ＷＬが接続される。
【００１３】
ここでは、プレーンＰ０、及びプレーンＰ１を備える場合について挙げるが、メモリセルアレイ１１が有するプレーンＰの数に限りはない。なお、プレーンＰ０、及びプレーンＰ１を区別しない場合には、単にプレーンＰと述べる。  
１．２＜ロウデコーダ１２−１・ドライバ１２−２＞  
ロウデコーダ１２−１（以下、ブロックデコーダ１２−１と呼ぶことがある）、及びドライバ１２−２について説明をする。
【００１４】
ロウデコーダ１２−１は、アドレス・コマンドレジスタ１７から入力されたブロックアドレス信号等をデコードし、このデコード結果に応じて選択すべきブロックＢＬＫを活性化させる。
【００１５】
次いで、ロウデコーダ１２−１は、ドライバ１２−２が生成した電圧を選択ブロックＢＬＫ内のワード線ＷＬに供給する。
【００１６】
図２を用いてドライバ１２−２について説明する。
【００１７】
図２に示すようにドライバ１２−２は、電圧ＶＰＧＭ、電圧ＶＣＧＲ、電圧ＶＰＡＳＳ、及び電圧ＶＲＥＡＤを所定のワード線ＷＬに転送するＭＯＳトランジスタを含む。
【００１８】
制御回路１５が信号Ｇ_ＰＧＭの電圧レベルを“Ｈ”とすると、ロウデコーダ１２は選択ワード線ＷＬに電圧ＶＰＧＭを供給する。電圧ＶＣＧＲ、電圧ＶＰＡＳＳ、電圧ＶＲＥＡＤ、及び接地電位についても同様である。
【００１９】
１．３＜制御回路１５＞  
制御回路１５は、不揮発性半導体記憶装置１全体の動作を制御する。すなわち、アドレス・コマンドレジスタ１７から供給された制御信号、コマンドＣＭＤ、及びアドレスＡＤＤに基づいて、データの読み出し動作における動作シーケンスを実行する。
【００２０】
制御回路１５はこのシーケンスを実行するために、不揮発性半導体記憶装置１内に含まれる各回路ブロックの動作を制御する。
【００２１】
例えば、制御回路１５は内部電圧発生回路１８に対し、所定の電圧を生成するよう制御し、ロウデコーダ１２、及びセンスアンプ１３を介して当該所定の電圧をワード線ＷＬやビット線ＢＬに出力するための所定のタイミングを制御する。
【００２２】
また制御回路１５は、レジスタ１５０、及びセレクタ１５１を含む。これを図３に示す。なおレジスタ１５０、及びセレクタ１５１は後述する第１の変形例にて機能させる。
【００２３】
１．３．１＜レジスタ１５０＞  
レジスタ１５０は、例えばメモリコントローラ２から受信した選択ワード線アドレスに応じて信号の電圧レベルを変化させるタイミングＴ（以下、情報とも呼ぶことがある）を保持する。不揮発性半導体記憶装置１がパワーオンした際に例えばメモリセルアレイ１１内に設けられたＲＯＭ ＦＵＳＥからこの情報が読み出され、その後レジスタ１５０に格納される。
【００２４】
なお、ＲＯＭ ＦＵＳＥはメモリセルアレイ１１内とは限られない。例えば、不揮発性半導体記憶装置１内のレジスタ内に設けられていてもよい。
【００２５】
１．３．２＜セレクタ１５１＞  
セレクタ１５１は、アドレス・コマンドレジスタ１７からワード線ＷＬアドレスを受信すると、このワード線ＷＬアドレスに応じて上記タイミングＴを選択する。
【００２６】
具体的には、上層のワード線ＷＬを示すアドレスを受信すると、セレクタ１５１はタイミングＴ１（以下、第１モード）を選択する。
【００２７】
また、セレクタ１５１は、下層のワード線ＷＬを示すアドレスを受信すると、タイミングＴ２（以下、第２モード）を選択する。
【００２８】
こうように制御回路１５は、上記セレクタ１５１が選択したタイミングＴを、センスアンプ１３を構成するＭＯＳトランジスタに出力する。
【００２９】
１．４＜センスアンプ１３＞  
センスアンプ１３はメモリセルＭＣのデータを読み出し、またデータをメモリセルＭＣへ書き込みする機能を有する。  
センスアンプ１３は、不揮発性半導体記憶装置１がメモリコントローラ２から転送された読み出し動作をロードするためのコマンドＣＭＤ（００Ｈ）、アドレスＡＤＤ、及びコマンドＣＭＤ（３０Ｈ）を受信すると、センスアンプ１３は制御回路１５からの指示に従ったタイミングで、選択されたページのメモリセルＭＣから読み出す。
【００３０】
以下、２種類のセンスアンプ１３の構成について説明する。構成の違いによってデータの検知方法（電流検知、電圧検知）、及び動作が異なる。
【００３１】
１．４．１  センスアンプ１３の詳細（電流検知）  
図４を用いて、ビット線ＢＬに流れる電流をセンスし、データを読み出すセンスアンプ１３の構成について説明する。このセンスアンプ１３は全ビット線ＢＬから同時にデータを読み出し可能とする。  
図示するように、センスアンプ１３はｎチャネル型ＭＯＳトランジスタ４０、４１、４３、４４、４６、４８、４９、５２、及び５４、ｐチャネル型ＭＯＳトランジスタ４２、４５、４７、５０、及び５１、キャパシタ素子５３、並びにＳＡ Ｌａｔｃｈを含む。
【００３２】
ＭＯＳトランジスタ４０の一端はビット線に接続され、他端はＳＣＯＭに接続され、ゲートには信号ＢＬＣが供給される。
【００３３】
ＭＯＳトランジスタ４１の一端はＳＣＯＭに接続され、他端は接地され、ゲートには信号ＩＮＶが供給される。
【００３４】
ＭＯＳトランジスタ４２の一端はＳＣＯＭに接続され、他端には電圧ＶＤＤが供給され、ゲートには信号ＢＬＸが供給される。
【００３５】
またＭＯＳトランジスタ４３の一端はＳＥＮノードに接続され、他端には電圧ＶＤＤが供給され、ゲートには信号ＨＬＬが供給される。
【００３６】
更にＭＯＳトランジスタ４４の一端はＳＣＯＭが供給され、他端はＳＥＮノードに接続され、ゲートには信号ＸＸＬが供給される。
【００３７】
また、キャパシタ素子５３の一方の電極はＳＥＮノードに接続され、他方の電極は接地される。
【００３８】
ＭＯＳトランジスタ４５の一端はノードＮ１に接続され、ゲートにはＳＥＮノードに接続される。なお、このノードＮ１はＩＮＶでもある。
【００３９】
ＭＯＳトランジスタ４６の一端はノードＮ１に接続され、他端は接地され、ゲートには信号ＲＳＴが供給される。
【００４０】
ＭＯＳトランジスタ５４の一端には電圧ＶＤＤが供給され、ゲートには信号ＳＴＢｎが供給される。
【００４１】
ＳＡ ＬａｔｃｈはラッチＬＡ１、及びラッチＬＡ２を含む。
【００４２】
ラッチＬＡ１の入力端及びラッチＬＡ２の出力端にはノードＮ１が接続され、ラッチＬＡ１の出力端及びラッチＬＡ２の入力端はノードＮ２に接続される。なお、このノードＮ２はＬＡＴでもある。また、ＳＡ ＬａｔｃｈはノードＮ１での値を保持する。
【００４３】
ＭＯＳトランジスタ４７、及び４８はノードＮ２及びノードＮ３を電気的に接続可能とする。つまり、ＭＯＳトランジスタ４７、及び４８の一端はノードＮ２に接続され、他端はそれぞれノードＮ３に接続される。
【００４４】
そして、信号ＳＷ、及び信号ＳＷｎの電圧レベルを相補的に“Ｌ”、“Ｈ”とすることで、ＭＯＳトランジスタ４７、及び４８はノードＮ２、及びＮ３とを電気的に接続する。すなわち、スイッチとして機能する。
【００４５】
また、ＭＯＳトランジスタ４９、及び５０の組み合わせから構成されるスイッチ、及びＭＯＳトランジスタ５１、及び５２の組み合わせから構成されるスイッチについても同様であるため説明を省略する。
【００４６】
１．４．２  センスアンプ１３の詳細（電圧検知）  
次に図５を用いて、放電後のビット線ＢＬの電圧値を検知することで、データを読み出すセンスアンプ１３について説明する。このセンスアンプ１３はビット線ＢＬ電圧を偶奇交互に読み出す。
【００４７】
つまり２つ目の構成であるセンスアンプ１３は、ｎ本のビット線ＢＬのうち、ｎ／２本のビット線ＢＬに対して一括して読み出し及び書き込みを行なう構成を有する。
【００４８】
図５に示すようにセンスアンプ１３は、ｎチャネルＭＯＳトランジスタ６０〜６５、６７〜７１、７４〜７９、キャパシタ素子７６、並びにインバータ７２及び７３を有する。
【００４９】
ＭＯＳトランジスタ６０の一端はノードＮ１に接続され、ゲートには信号ＢＩＡＳｉが供給される。
【００５０】
ＭＯＳトランジスタ６１の一端はノードＮ１で、ＭＯＳトランジスタ６０の一端と接続され、他端はノードＮ２に接続され、ゲートには信号ＢＬＳｉが供給される。
【００５１】
ＭＯＳトランジスタ６２の一端はノードＮ３に接続され、ゲートには信号ＢＩＡＳ（ｉ＋１）が供給される。
【００５２】
ＭＯＳトランジスタ６３の一端はノード３でＭＯＳトランジスタ６２の一端と接続され、他端はノードＮ２に接続され、ゲートには信号ＢＬＳ（ｉ＋１）が供給される。
【００５３】
また、ノードＮ１には偶数ビット線ＢＬｉが接続され、ノードＮ３には奇数ビット線ＢＬ（ｉ＋１）が接続される。
【００５４】
つまり、ＭＯＳトランジスタ６１がオンすると偶数ビット線ＢＬｉとセンスアンプ１３とが電気的に接続され、これに対してＭＯＳトランジスタ６３がオンすると奇数ビット線ＢＬ（ｉ＋１）とセンスアンプ１３とが電気的に接続される。
【００５５】
このようにして、いずれかＭＯＳトランジスタをオンさせることで、センスアンプ１３と偶奇いずれかビット線ＢＬとを選択的に接続する。
【００５６】
ＭＯＳトランジスタ６４の一端はノードＮ２に接続され、他端はノードＮ４に接続され、ゲートには信号ＢＬＣＬＡＭＰが供給される。制御回路１５はこの信号ＢＬＣＬＡＭＰの電圧レベルを“Ｈ”とするタイミングを制御する。  この具体的な様子については、後述するタイムチャートを用いて説明する。
【００５７】
ＭＯＳトランジスタ６５の一端はノードＮ４に接続され、他端には電圧ＶＰＲＥが供給され、ゲートには信号ＢＬＰＲＥが供給される。
【００５８】
ビット線ＢＬへのプリチャージは、このＭＯＳトランジスタ６５を介して実施される。
【００５９】
キャパシタ素子６６の一方の電極はノードＮ４に接続され、他方の電極は接地電位とされる。
【００６０】
ＭＯＳトランジスタ６７の一端はノードＮ４に接続され、ゲートには信号ＲＥＧが供給される。
【００６１】
ＭＯＳトランジスタ６８の一端はＭＯＳトランジスタ６７の他端と共通接続され、他端には電圧ＶＲＥＧが供給され、ゲートにはＭＯＳトランジスタ６９の一端が接続される。
【００６２】
ＭＯＳトランジスタ６９の一端は、ＭＯＳトランジスタ６８のゲートに接続され、他端はノードＮ１ａに接続され、ゲートには信号ＤＴＧが供給される。
【００６３】
このＭＯＳトランジスタ６８及び６９によってＤＤＣが構成される。
【００６４】
ＭＯＳトランジスタ７０の一端はノードＮ１ａに接続され、他端はノードＮ４に接続され、ゲートには信号ＢＬＣ１が供給される。
【００６５】
ＭＯＳトランジスタ７１の一端はノードＮ１ａに接続され、他端はノードＮ１ｂに接続され、ゲートには信号ＥＱ１が供給される。
【００６６】
インバータ７２の入力端はノードＮ１ｂに接続され、出力端はノードＮ１ａに接続される。
【００６７】
インバータ７３の入力端はノードＮ１ａに接続され、出力端はノードＮ１ｂに接続される。
【００６８】
これらＭＯＳトランジスタ７１、インバータ７２、及び７３によってＰＤＣが構成される。
【００６９】
ＭＯＳトランジスタ７４の一端はＭＯＳトランジスタ７５の一端に接続され、他端は接地され、ゲートには信号ＣＨＫ１が供給される。
【００７０】
ＭＯＳトランジスタ７５の一端はＭＯＳトランジスタ７４の一端と接続され、他端はＣＯＭｉに接続され、ゲートにはノードＮ１ｂが供給される。
【００７１】
ＭＯＳトランジスタ７６の一端はノードＮ１ａに接続され、他端は接地され、ゲートには信号ＰＲＳＴが供給される。
【００７２】
このＭＯＳトランジスタ７６はＰＤＣの保持データをリセットする機能を有する。
【００７３】
またＭＯＳトランジスタ７７の一端はノードＮ１ａに接続され、他端は信号線ＩＯｎに接続され、ゲートには信号ＣＳＬｉが供給される。
【００７４】
ＭＯＳトランジスタ７８の一端はノードＮ１ｂに接続され、他端は信号線ＩＯに接続され、ゲートには信号ＣＳＬｉが供給される。
【００７５】
これらＭＯＳトランジスタ７７、及び７８がオンすると、信号線ＩＯ、及び信号線ＩＯｎにＰＤＣの保持データが出力される。なお、信号線ＩＯｎには信号線ＩＯの反転データが転送される。
【００７６】
１．５＜カラムデコーダ１４＞  
図１に戻って周辺回路について説明する。  
カラムデコーダ１４は、アドレス・コマンドレジスタ１７から入力されたカラムアドレス信号をデコードし、メモリセルアレイ１１のカラム方向を選択する。
【００７７】
１．６＜入出力回路１６＞  
入出力回路１６は、コマンドＣＭＤ、アドレスＡＤＤ、及びデータをメモリコントローラ２を介して外部のホスト機器（図示しない）から受け取り、これらコマンド、及びアドレスをアドレス・コマンドレジスタ１７に供給し、またデータをセンスアンプ１３から受け取って、メモリコントローラ（ホスト機器）へ出力する。
【００７８】
１．７＜アドレス・コマンドレジスタ１７＞  
アドレス・コマンドレジスタ１７は、入出力回路１６から供給されたコマンドＣＭＤ、及びアドレスＡＤＤを一旦保持し、次いでコマンドＣＭＤを制御回路１５へ、アドレスＡＤＤをロウデコーダ１２、カラムデコーダ１４、及びセレクタ１５１へと供給する。
【００７９】
１．８＜内部電圧発生回路１８＞  
内部電圧発生回路１８は、制御回路１５の制御に基づいて、読み出し動作、及び書き込み動作において所定の電圧を発生する。
【００８０】
読み出し動作では、内部電圧発生回路１８は電圧ＶＣＧＲ、及び電圧ＶＲＥＡＤを発生する。
【００８１】
内部電圧発生回路１８は電圧ＶＣＧＲを選択ワード線ＷＬに供給し、次いで電圧ＶＲＥＡＤを非選択ワード線ＷＬに供給する。
【００８２】
電圧ＶＣＧＲとは、選択ワード線ＷＬに供給する電圧である。また電圧ＶＲＥＡＤとは保持データに拘わらずメモリセルＭＣをオンさせる電圧である。
【００８３】
書き込み動作では、内部電圧発生回路１８は電圧ＶＰＧＭ、電圧ＶＰＡＳＳ、及び電圧ＶＩＳＯを発生する。
【００８４】
そして、内部電圧発生回路１８は選択ワード線ＷＬに電圧ＶＰＧＭを、そして非選択ワード線ＷＬに電圧ＶＰＡＳＳ、及び電圧ＶＩＳＯのいずれか電圧を供給する。
【００８５】
なお、電圧ＶＰＧＭとは、後述するメモリセルＭＣが備える電荷蓄積層に電荷を注入し、このメモリセルＭＣの閾値を別レベルに遷移する程度の大きさの電圧である。
【００８６】
また電圧ＶＰＡＳＳとは、選択されたメモリストリングＭＳの中の非選択ワード線ＷＬに印加され、データ書き込みが行われないように最適化された電圧である。
【００８７】
更に電圧ＶＩＳＯとは、メモリストリングＭＳ内に連続するチャネルを電気的に切り離す電圧であり、チャネルをブーストさせる機能を有する。
【００８８】
２．プレーンＰの断面図について  
図６は、本実施形態に係るメモリセルアレイ１１の一部領域の断面図である。  
図６に示すようなメモリストリングＭＳの各々（図中、ＭＳ０〜ＭＳ７）は、ＣＰＷＥＬＬ上に下から順に形成された選択トランジスタＳＴ２、図示せぬダミーメモリセルＭＣＤＳ０、及びＭＣＤＳ１、メモリセルＭＣ０−７、図示せぬダミーメモリセルＭＣＤＤ０、及びＭＣＤＤ１、並びに選択トランジスタＳＴ１、ＣＰＷＥＬＬの法線方向に向かって形成された半導体層ＳＣ０、及びソース線ＳＬを備える。
【００８９】
なお、選択トランジスタＳＴ１、及びＳＴ２は、セレクトゲート線ＳＧＳとして機能する信号線と、上記半導体層ＳＣと、が交差する位置に形成される。
【００９０】
またメモリセルＭＣは、ワード線ＷＬとして機能する信号線と、上記半導体層ＳＣと、の交点に形成される。
【００９１】
本実施形態に係る不揮発性半導体記憶装置は、隣り合ったメモリストリングＭＳ間で信号線ＳＧＤ同士、及び信号線ＳＧＳ同士が隣接する。
【００９２】
更に、メモリストリングＭＳ３とメモリストリングＭＳ４との間に、法線方向に向かって形成されソース線ＳＬが形成される。
【００９３】
このソース線ＳＬは紙面奥に向かって、例えば壁の形状の様に形成されても良いし、半導体層ＳＣと同様に支柱形状であってもよい。
【００９４】
こうした積層型のメモリセルＭＣであると、下層部分で半導体層ＳＣの直径が上層部分での直径に比べて小さくなる。
【００９５】
半導体層ＳＣがテーパー状に形成されるからである。
【００９６】
例えば、図７に示すように上層（例えば、メモリセルＭＣ７）での半導体層ＳＣの直径はＲ１とされるが、下層（例えば、メモリセルＭＣ０）での半導体層ＳＣの直径はＲ２（＜Ｒ１）となる。
【００９７】
このため、ワード線ＷＬの抵抗値Ｒは、上層から下層に向かって“高”から“低”へと遷移し、更にワード線ＷＬの容量Ｃについては、上層から下層に向かって“低”から“高”へと遷移する。
【００９８】
従って、ワード線ＷＬの時定数τ＝ＲＣについては、上層から下層に向かって“高”から“低”へと遷移する傾向がある。
【００９９】
また、半導体層ＳＣの上層から下層に向かうにつれてメモリセルＭＣのリテンション特性が劣化する傾向がある。これは半導体層ＳＣがテーパー状に形成され、上述した通り下層のメモリセルＭＣの直径が小さいため、放置したときに電界集中が起きていると考えられる（放置時電界が大きい）からである。
【０１００】
なお、ここで下層とはワード線ＷＬ０〜ＷＬ３のいずれか一つを指し、上層とはワード線ＷＬ４〜ＷＬ７のいずれか一つを指すものとする。なお、Ｒ１とＲ２とは上層と下層との相対的な値である。
【０１０１】
４．電圧ＶＣＧＲの転送タイミングについて  
上述したように、ワード線ＷＬの上層と下層とで時定数τが異なる。このため、ワード線ＷＬに蓄積された電荷が抜けて電圧が所望のリカバリ電圧（例えば初期値（０Ｖ））になるまでの安定化時間の差が、上層と下層とで生じる。
【０１０２】
その結果、選択ワード線ＷＬが上昇か下層かで、電圧ＶＣＧＲを供給可能となるタイミングが異なる。
【０１０３】
従前は、電圧ＶＣＧＲを供給するタイミングの遅い方、すなわち上層のワード線ＷＬに電圧ＶＣＧＲを供給するタイミングに合わせていたが、本実施形態では、早く読み出し動作を実行出来る場合には、上層のワード線ＷＬへの電圧ＶＣＧＲ供給タイミングを待たずに読み出し動作に入る。
【０１０４】
この様子を図８、及び図９を用いて説明する。
【０１０５】
４−１（上層メモリセルＭＣ）  
図８に示すように、縦軸にＲ／Ｂ信号、Ｉ／Ｏ信号、選択ワード線ＷＬ、非選択ワード線ＷＬ、信号ＬＤＩＳ、及び信号Ｖ_ＣＧＲを取り、横軸に時間を取る。
【０１０６】
制御回路１５は時刻ｔ０においてホスト機器からコマンド００Ｈ、時刻ｔ２においてアドレスＡＤＤ、そして時刻ｔ３においてコマンド３０Ｈを受信するとＲ／Ｂ信号をそれまでの“Ｈ”から“Ｌ”へと遷移させる。つまり、制御回路１５はビジー状態であることをホスト機器に通知し、読み出し動作を実行する。
【０１０７】
制御回路１５は、時刻ｔ４において内部電圧発生回路１８に非選択ワード線ＷＬへ電圧ＶＲＥＡＤを供給させる。
【０１０８】
また同時刻において制御回路１５は信号ＬＤＩＳの電圧レベルを“Ｈ”とする。これにより、選択ワード線ＷＬを接地電位とする。
【０１０９】
しかし、周辺の非選択ワード線ＷＬの電圧上昇によって、選択ワード線ＷＬの電位が上昇（ブースト）する。
【０１１０】
上述した通り、上層に位置するワード線ＷＬの時定数τが大きいため、ブーストした電圧が接地電位に戻るまで時間を要する。ここで、選択ワード線ＷＬの電位が初期値（０Ｖ）に戻る時刻をｔ５とする。
【０１１１】
制御回路１５はこのタイミング、すなわち時刻ｔ５において信号ＬＤＩＳを“Ｌ”とし、次いで信号Ｖ_ＣＧＲの電圧レベルを“Ｈ”とする。
【０１１２】
これにより、選択ワード線ＷＬの電位が０Ｖから電圧ＶＣＧＲへと上昇し、読み出し動作が行われる。
【０１１３】
なお、メモリセルＭＣの閾値分布を決定する電圧ＶＣＧＲの値が図１０に示す電圧ＶＣＧＲ＝Ｒｅａｄ ｌｅｖｅｌの場合、選択ワード線ＷＬにはＲｅａｄ ｌｅｖｅｌが選択ワード線ＷＬに供給される。以下、４−２においても同様である。
【０１１４】
４−２（下層メモリセルＭＣ）  
図９に示すように縦軸にＲ／Ｂ信号、Ｉ／Ｏ信号、選択ワード線ＷＬ、非選択ワード線ＷＬ、信号ＬＤＩＳ、及び信号Ｖ_ＣＧＲを取り、横軸に時間を取る。なお、図９と同一の動作については説明を省略する。
【０１１５】
時刻ｔ４’において非選択ワード線ＷＬの電位が電圧ＶＲＥＡＤまで上昇するため、カップリングによって選択ワード線ＷＬの電位が上昇（ブースト）する。
【０１１６】
上述した通り、下層に位置するワード線ＷＬの時定数τは小さい。
【０１１７】
このため、上昇した電圧が接地電位に戻るまでの時間は、上層ワード線ＷＬに比べると短い。ここで、選択ワード線ＷＬの電位が初期値（０Ｖ）に戻る時刻をｔ５’（＜ｔ５）とする。
【０１１８】
制御回路１５はこのタイミング、すなわち時刻ｔ５’において信号ＬＤＩＳを“Ｌ”とし、また信号Ｖ_ＣＧＲの電圧レベルを“Ｈ”とする。
【０１１９】
これにより、図８に示す時刻ｔ５よりも（ｔ５−ｔ５’）だけ早く選択ワード線ＷＬの電位が電圧ＶＣＧＲへと上昇する。
【０１２０】
＜第１の実施形態の効果＞  
第１の実施形態に係る不揮発性半導体記憶装置であると（１）の効果を得ることが出来る。  
（１）読み出し時のセットアップ時間が早いワード線（本実施形態では、下層のワード線）において、読み出し動作を開始するタイミングを早めることができる。  
従前は、下層、及び上層の選択ワード線ＷＬへの電圧ＶＣＧＲ供給タイミングを合わせていた。つまり、下層のワード線ＷＬに供給する電圧ＶＣＧＲのタイミングは、必然的に上層のワード線ＷＬに電圧ＶＣＧＲを供給するタイミングとなっていた。このように、上層であっても、下層であっても読み出し時間Ｔｒは同じであった。
【０１２１】
これに対して第１の実施形態では、上述した通り下層の選択ワード線ＷＬの電位が収束したら、その後直ぐに読み出しを実施する。これにより、下層のワード線ＷＬに関しては読み出し動作を早く終了させることが出来る。また、下層のワード線ＷＬに関して読み出し動作を早く終了させることができるため、電力消費量を低減させることが出来る。
【０１２２】
＜第１の変形例＞  
次に、上記第１の実施形態の変形例（以下、第１の変形例）に係る不揮発性半導体記憶装置について説明する。
【０１２３】
上記第１の実施形態によると、上層のワード線ＷＬの読み出し時間Ｔｒの方が、下層のワード線ＷＬを選択した場合によりも長くなる、といった状況が生じていた。
【０１２４】
そこで第１変形例では、上層のワード線ＷＬに対応するメモリセルＭＣに対するセンスタイミングを制御（信号ＳＴＢの電圧レベルを変える回数を減らす）することで、上層の下層ワード線ＷＬに対する遅延時間を補償するものである。すなわち、ワード線のレイヤー応じて読み出し時間に差が生じるが、メモリセルの信頼性を利用して、信頼性高いメモリセルに対する読み出し回数を減らすようにしている。
【０１２５】
まず、図１０を用いてメモリセルＭＣの閾値分布について説明する。  
本実施形態におけるメモリセルＭＣは、例えば２値（１ビット）のデータのうちいずれか１つを保持出来る。２つのレベルは電圧の低い方から“Ｅ”レベル、そして“Ａ”レベルである。
【０１２６】
図１０（ａ）に示すように“Ｅ”レベルを消去状態と呼び、電荷蓄積層に電荷がない状態と指す。そして、電荷蓄積層に電荷が蓄積されると、閾値分布が“Ｅ”レベルから“Ａ”レベルへと上昇する。なお、“Ｅ”レベルで電荷がゼロとは限らない。
【０１２７】
消去状態のメモリセルＭＣを“１”データと規定し、閾値分布が“Ａ”レベルのメモリセルＭＣを“０”データと規定する。
【０１２８】
ここで、図１０（ｂ）〜図１０（ｄ）に示すように“Ｅ”レベルと“Ａ”レベルとを第１〜第３グループに分類する。具体的には消去状態において、第１エリアの閾値分布を有するメモリセルＭＣの集合を第１グループに、そして第２エリアの閾値分布を有するメモリセルＭＣの集合を第２グループに、分類する。また、“Ａ”レベルの閾値分布を有するメモリセルＭＣの集合を第３グループとする。
【０１２９】
ここで、斜線で引かれた第２グループに属するメモリセルＭＣは、誤読み出しするメモリセルＭＣを示す。なお、温度に応じて、メモリセルを流れるセル電流が変わるため、第１エリアと第２エリアとの境界は、読み出し時の温度等によって変わってくる。
【０１３０】
図１０（ｂ）〜図１０（ｄ）に示す閾値分布を用いてメモリセルＭＣのリテンション特性について説明する。リテンション特性とは、メモリセルにデータを書き込んだ後、長期間放置された際のデータ保持特性を指す。
【０１３１】
図１０（ｂ）は、書き込み直後の上層、下層いずれのメモリセルＭＣの閾値分布である。
【０１３２】
図１０（ｃ）は、あるデータ保持期間を有するメモリセルＭＣの閾値分布であって、上層に位置するメモリセルＭＣである。
【０１３３】
更に図１０（ｄ）は、あるデータ保持期間を有するメモリセルＭＣの閾値分布であって、下層に位置するメモリセルＭＣである。
【０１３４】
例えば、図１０（ｂ）に示すように書き込み直後の閾値分布は、上層、及び下層いずれであっても消去状態、又はＡ状態のいずれかに分布し、その分布は各々の幅が狭い。
【０１３５】
しかし、時間経過と共に閾値分布に変化が生じ、その閾値分布の崩れの程度がＥＣＣの訂正の範囲内かが問題となる。
【０１３６】
例えば、図６において丸で囲ったメモリセルＭＣ７のリテンション特性に着目すると、図１０（ｃ）に示すように、メモリセルＭＣ７の分布は“Ｅ”状態と“Ａ”状態との分布は図１０（ｂ）に比べて広がっているが、第２グループのメモリセルＭＣの数が少ないためＥＣＣ訂正能力範囲内である。
【０１３７】
このため、例え第２グループについて誤読み出しをしても、ＥＣＣ（error detection and correction）訂正することで正確な読み出しが可能となる。
【０１３８】
これに対して、図１０（ｄ）に示すようにメモリセルＭＣ０のリテンション特性に着目すると、その両者の閾値分布は図１０（ｂ）に比べて広がっている。
【０１３９】
このため、第２グループに属するメモリセルＭＣの数がメモリセルＭＣ７よりも多く、ＥＣＣ訂正能力を超えている。
【０１４０】
従って、この結果１回の読み出しデータについて正しい読み出しが出来ない。
【０１４１】
１回目で正しい読み出しが出来ない理由は、第１グループに属するメモリセルＭＣのセル電流の流れ込みによってソース線ＳＬの電位が上昇し、メモリセルＭＣのゲート−ソース間の電圧差が小さくなり、読み出しマージンが小さくなるからである。
【０１４２】
これは、オンする閾値分布のずれに起因する。つまり消去状態のメモリセルＭＣの閾値分布がずれ、その結果正側にシフトしてしまったメモリセルＭＣに対して例えば図中ｒｅａｄ ｌｅｖｅｌと示す電圧をゲートに供給する。
【０１４３】
すると、第１グループに分布するメモリセルＭＣはオンすることから、大量のセル電流がソース線ＳＬに流れ込む。するとソース線ＳＬの電位が上昇してしまう。
【０１４４】
そうすると、例えば図１０（ｃ）の良好なリテンション特性を有するメモリセルＭＣ７については、読み出しマージンが十分にあるため、１回の読み出し動作で十分である。しかし、図１０（ｄ）のリテンション特性を有するメモリセルＭＣ０については、閾値が正側にシフトしている上にソース線ＳＬの電位が上昇するため、読み出しマージンがさらに小さくなる。よって、図１０（ｄ）では、１回目の読み出しは誤りの可能性が高いため、２回の読み出し動作が必要となる。
【０１４５】
なぜなら、２回目の読み出しでは、１回目の読み出し動作でデータが確定したメモリセルＭＣ（例えば、半数のメモリセルＭＣ）について、それ以上読み出し動作を行わないため、ソース線ＳＬにも電流が流れ込むこともなく、ソース線ＳＬの上昇も少ないからである。換言すれば、読み出しマージンが大きくなるからである。
【０１４６】
従って、２回目の読み出しではゲート−ソース間の電位差を十分取ることが出来るため、図１０（ｄ）のようなｒｅａｄ ｌｅｖｅｌにおいて正確な読み出しを実行することが出来る。
【０１４７】
このように第１の変形例に係る制御回路１５は、読み出そうとするメモリセルＭＣの位置（取得したワード線ＷＬアドレス）に応じて読み出しタイミングＴを制御する。
【０１４８】
１．読み出し動作
次に図１１、及び図１２を用いて本実施形態に係る不揮発性半導体記憶装置の読み出し動作について説明する。
【０１４９】
１．１＜上層ワード線ＷＬの読み出し＞
図１１は上層ワード線ＷＬに対して読み出し動作を行った際の各信号の電圧レベルの推移を示したタイムチャートであり、縦軸にワード線ＷＬ（非選択、選択top、ビット線ＢＬ_第１グループ、信号ＩＮＶ_第１グループ、信号ＬＡＴ_第１グループ、ビット線ＢＬ_第２グループ、信号ＩＮＶ_第２グループ、信号ＬＡＴ_第２グループ、ビット線ＢＬ_第３グループ、信号ＩＮＶ_第３グループ、信号ＬＡＴ_第３グループ、を取り、横軸に時間ｔを取る。
【０１５０】
なお、タイムチャート内に示す“第１グループ”〜“第３グループ”とは、上述したようにエリアで分類したグループである。なお、図１０に示したエリアの境界は一例であり、上述したように、温度等により変動するため、固定された値ではない。
【０１５１】
またなお、各信号の電圧レベルの大きさ、及びその電圧レベルを供給するタイミングは制御回路１５によって制御され、とりわけそのタイミングとしてタイミングＴ１が採用される。
【０１５２】
以下、動作について述べる。
【０１５３】
上述したように図示せぬコマンド及びアドレスを受信すると、制御回路１５は時刻ｔ０において非選択ワード線ＷＬに電圧ＶＲＥＡＤを供給するよう、内部電圧発生回路１８を制御する。すると、非選択ワード線ＷＬの電圧上昇に伴い、カップリングにより選択ワード線ＷＬの電位が０Ｖからブーストされる。具体的には電圧Ｖ_topまで上昇し、その後時刻ｔ２で初期値（０Ｖ）に戻る。
【０１５４】
その後、時刻ｔ２において制御回路１５はビット線ＢＬに例えば電圧ＶＤＤを供給する。
【０１５５】
＜第１グループについて＞  
第１グループに属するメモリセルＭＣであれば図１０に示した電圧ＶＣＧＲ＝Ｒｅａｄ ｌｅｖｅｌを供給することでオンするため、その結果メモリストリングＭＳが導通する。
【０１５６】
ここで、信号ＢＬＣが“Ｈ”であるため、時刻ｔ３においてＳＥＮノードの電荷が抜け、ＭＯＳトランジスタ４５がオンする。
【０１５７】
その後、制御回路１５は信号ＳＴＢの電圧レベルを時刻ｔ４（タイミングＴ１）において“Ｌ”とする。
【０１５８】
これにより、ＭＯＳトランジスタ５４、及び４５がそれぞれオンとなるため、同時刻ｔ４においてノードＮ１（ＩＮＶ）の電圧レベルは“Ｈ（電圧ＶＤＤ）”となる（ＬＡＴの電圧レベルは“Ｌ”）。つまり、これによってデータがＳＡ Ｌａｔｃｈに格納される。
【０１５９】
またノードＮ１の値に応じてＭＯＳトランジスタ４１がオンとなり、ビット線ＢＬ_第１グループの電位は同時刻ｔ４においてＳＲＣＧＮＤ（例えば、０Ｖ）に遷移する。
【０１６０】
＜第２グループについて＞  
第２グループに属するメモリセルＭＣであれば、図１０に示すＲｅａｄ ｌｅｖｅｌにおいてオンする筈である。しかし、上述した通り上記第１グループのメモリセルＭＣが流す電流量が多いと、ソース線ＳＬに流れ込む電流量の多さから、ソース線ＳＬの電位が上昇する傾向がある。
【０１６１】
このため、第２グループに属するメモリセルＭＣがオンすることなく、“１”データと判断される。
【０１６２】
図１１に示すように第２グループに属するメモリセルＭＣからデータを読み出そうとするビット線ＢＬ（図中、ＢＬ_第２グループ）の電圧レベルは“Ｈ”を保ったまま、すなわち、対応するＩＮＶの電圧レベルも“Ｌ”である。つまり、この時点では誤読み出しをしている。
【０１６３】
しかし、図１０（ｂ）第２グループのメモリセルの数自体が少ないので、ＥＣＣで訂正できるため、この誤読み出しの事象を無視して良い。
【０１６４】
＜第３グループについて＞  
第３グループに属するメモリセルＭＣについては、電圧ＶＣＧＲ＝Ｒｅａｄ ｌｅｖｅｌでオフする。このため、図１１に示すようにビット線ＢＬの電圧レベルは時刻ｔ２以降“Ｈ”レベルを維持する。このため、第３グループのメモリセルＭＣに対応するＩＮＶ、及びＬＡＴの電圧レベルも一定値を維持する。
【０１６５】
１．２＜下層のワード線ＷＬの読み出し＞
図１２は下層のワード線ＷＬに対して読み出しを行った際の各信号の電圧レベルの推移を示したタイムチャートであり、縦軸にワード線ＷＬ（非選択、選択bottom）、信号ＢＬＣ、信号ＲＳＴ、信号ＳＴＢ_bottom、ＳＥＮノード_bottom、ビット線ＢＬ_第１グループ、信号ＩＮＶ_第１グループ、信号ＬＡＴ_第１グループ、ビット線ＢＬ_第２グループ、信号ＩＮＶ_第２グループ、信号ＬＡＴ_第２グループ、ビット線ＢＬ_第３グループ、信号ＩＮＶ_第３グループ、信号ＬＡＴ_第３グループ、を取り、横軸に時間ｔを取る。
【０１６６】
以下、上記図１１と異なる動作についてのみ述べる。
【０１６７】
また、各信号の電圧レベルの大きさ、及びその電圧レベルを供給するタイミングは制御回路１５によって制御され、とりわけそのタイミングとしてタイミングＴ２が採用される。
【０１６８】
＜第１グループについて＞  
第１グループに属するメモリセルＭＣであれば電圧ＶＣＧＲ＝Ｒｅａｄ ｌｅｖｅｌにおいてオンするため、メモリストリングＭＳが導通する。
【０１６９】
ここで、信号ＢＬＣが“Ｈ”であるため、時刻ｔ３においてＳＥＮノードの電荷が抜け、ＭＯＳトランジスタ４５がオンする。
【０１７０】
その後、制御回路１５は信号ＳＴＢの電圧レベルを時刻ｔ４（タイミングＴ２の１回目）において“Ｌ”とする。
【０１７１】
これにより、ＭＯＳトランジスタ５４、及び４５がそれぞれオンとなるため、同時刻ｔ４においてノードＮ１（ＩＮＶ）の電圧レベルは“Ｈ（電圧ＶＤＤ）”となる（ＬＡＴの電圧レベルは“Ｌ”）。
【０１７２】
従ってＭＯＳトランジスタ４１がオンとなり、ビット線ＢＬ_第１グループの電位は同時刻ｔ４においてＳＲＣＧＮＤ（例えば、０Ｖ）に遷移し、読み出しが完了する。
【０１７３】
このように図１１と同様、第１グループに属するメモリセルＭＣに対しては２回目の読み出しを省略することが出来る。
【０１７４】
また、制御回路１５は第１メモリセルＭＣに対応するセンスアンプ１３に対して次の読み出し動作に入らないような制御を行う。これにより、次の読み出し動作ではソース線ＳＬに流れこむ電流量が減少する。
【０１７５】
＜第２グループについて＞  
下層のワード線ＷＬに対して読み出し動作を実行する場合、読み出しデータの信頼性を向上させる必要性が生じる。このため、制御回路１５によって同一メモリセルＭＣに対する２回目の読み出し動作が実行される。
【０１７６】
２回目の読み出し動作でロウデコーダ１２がワード線ＷＬに電圧ＶＣＧＲ＝Ｒｅａｄ ｌｅｖｅｌを供給すると、第２グループに位置するメモリセルＭＣがオンする。これは、上述したように、１回目の読み出し動作に比してソース線ＳＬに流れ込む電流量が減ったからである。
【０１７７】
次いで、時刻ｔ６において、ＳＥＮノード（ＳＥＮ_第２グループと表記）の電荷が抜け、ＭＯＳトランジスタ４５がオンする。
【０１７８】
その後、制御回路１５は信号ＳＴＢの電圧レベルを時刻ｔ７（タイミングＴ２の２回目）において“Ｌ”とする。
【０１７９】
これにより、ＭＯＳトランジスタ５４、及び４５がそれぞれオンとなるため、同時刻ｔ７においてノードＮ１（ＩＮＶ）の電圧レベルは“Ｈ（電圧ＶＤＤ）”となる（ＬＡＴの電圧レベルは“Ｌ”）。
【０１８０】
従ってＭＯＳトランジスタ４１がオンとなり、ビット線ＢＬ_第２グループの電位は同時刻ｔ７においてＳＲＣＧＮＤ（例えば、０Ｖ）に遷移し、第２グループに属するメモリセルＭＣに対する読み出し動作が完了する。
【０１８１】
＜第１変形例に係る効果＞  
第１変形例に係る不揮発性半導体記憶装置であると、更に（２）の効果を得ることが出来る。  
（２）読み出し時間を短縮することが出来る。  
第１変形例に係る不揮発性半導体記憶装置であると、上層のワード線ＷＬを選択した場合、対応するメモリセルＭＣの信頼性（リテンション特性）を考慮してセンスするタイミングＴを制御することで、その読み出し回数を１回としている。
【０１８２】
これは、上述した通り、例えこのメモリセルＭＣに誤読み出しがあったとしてもＥＣＣ訂正で訂正できる可能性が高いことから、読み出し回数を１回とすることが出来る。
【０１８３】
これにより、上層のワード線ＷＬに対して読み出し動作を開始するタイミングは、下層のワード線ＷＬに比して遅延してしまうが、その後のセンス動作の回数を短縮することで、上記遅延を解消することができる。
【０１８４】
本実施形態に係る不揮発性半導体記憶装置であると、高速な読み出し動作を実現することが出来る。  
本実施形態の効果を理解し易くするため、比較例を挙げて説明する。なお、比較例において同一の構成については同一の符号を用いる。  
比較例では、選択ワード線ＷＬの位置に依らずに信号ＳＴＢを２回オンさせる読み出し動作を採用する。
【０１８５】
すると、時定数τの大きな上層のワード線ＷＬについては下層と比べて読み出しタイミングが遅延することから、センスアンプ１３内でＳＡ Ｌａｔｃｈにデータを取り込むタイミングも下層に比べ上層のワード線ＷＬの方が遅延する。
【０１８６】
すなわち、上層のワード線ＷＬに要する読み出し時間Ｔｒは、下層よりも長くなる。従って上層のワード線ＷＬに対する読み出しが多いと、読み出し動作全体の時間が非常に長くなってしまう。
【０１８７】
これに対して、本実施形態に係る不揮発性半導体記憶装置であると、上層のワード線ＷＬについて読み出し動作を実行する場合には、信号ＳＴＢを１回オンするだけであるから、例え電圧ＶＣＧＲを供給するタイミングが遅れたとしても、その遅延分を解消させることが出来る。
【０１８８】
＜第２の変形例＞  
次に第１の実施形態の変形例（以下、第２の変形例）に係る不揮発性半導体記憶装置について説明する。
【０１８９】
上記第１の実施形態では、リテンション特性の良好な上層のワード線ＷＬ読み出しの際には、信号ＳＴＢの電圧レベルを“Ｌ”とするタイミングＴを制御することで全体の読み出し時間を短くしたが、ここでは、他の方法で読み出し時間の短縮をする。
【０１９０】
第２の変形例では非選択ワード線ＷＬの立ち上がり速度を上げ、読み出し速度を向上させる。
【０１９１】
図１３に示すように、変形例に係る非選択ワード線ＷＬに供給される電圧は、時刻ｔ０で立ち上がり、その後時刻ｔ１において電圧ＶＲＥＡＤに達する。
【０１９２】
これに対して、従前の非選択ワード線ＷＬに供給される電圧は、時刻ｔ０で立ち上がり。その後時刻ｔ２（＞ｔ１）において電圧ＶＲＥＡＤに達する。
【０１９３】
このように、変形例に係る不揮発性半導体記憶装置であると、非選択ワード線ＷＬの立ち上がり時間を短くすることができるため、読み出しに必要な時間を短くする事が出来る。
【０１９４】
なお、この変形例において上記第１の実施形態の動作を組み合わせてもよい。すなわち、非選択ワード線ＷＬの立ち上がり時間を短くし、且つ上層のワード線ＷＬについて読み出す際に、信号ＳＴＢの電圧レベルを“Ｌ”とするタイミングＴを制御することで、“Ｌ”となる回数を１回としてもよい。  
これにより、読み出し動作に要する時間を更に短くすることが出来る。
【０１９５】
＜第３の変形例＞  
第１の実施形態の変形例（以下、第３の変形例）に係る不揮発性半導体記憶装置では、１．４．２で説明したセンスアンプ１３において、読み出し対象のワード線ＷＬが上層か、下層かで、チャージシェアするタイミングを可変とするものである。
【０１９６】
具体的には、後述する信号ＢＬＣＬＡＭＰの電圧レベルを“Ｈ”とするタイミングを、上層のワード線ＷＬと下層のワード線ＷＬとで可変とする。
【０１９７】
１．読み出し動作
次に図１４、及び図１５を用いて第３の変形例に係る読み出し動作について説明する。
【０１９８】
図１４、及び図１５は各信号の電圧レベルの遷移を示したタイムチャートであり、縦軸にＲ／Ｂ、Ｉ／Ｏ信号、選択ワード線ＷＬ、非選択ワード線ＷＬ、信号ＬＤＩＳ、信号Ｖ_ＣＧＲ、ビット線ＢＬ、及び信号ＢＬＣＬＡＭＰを取り、横軸に時刻ｔを取る。
【０１９９】
なお、上記第１の実施形態と同一の動作については説明を省略し、読み出そうとするメモリセルＭＣの保持データは“１”、すなわち閾値は消去レベルに分布しているものとする。
【０２００】
１−１．＜図１４：上層ワード線ＷＬ＞  
制御回路１５が時刻ｔ４において信号ＬＤＩＳの電圧レベルを“Ｈ”とすると、時刻ｔ５においてブーストされた選択ワード線ＷＬの電位が初期値（０Ｖ）へと落ち着く。
【０２０１】
また、上述した通り読み出そうとするメモリセルＭＣの保持データは“１”であり、更に時刻ｔ４以降非選択ワード線ＷＬには電圧ＶＲＥＡＤが供給されることから、メモリストリングＭＳは導通状態となる。
【０２０２】
その後、制御回路１５は図示せぬ選択トランジスタＳＴ２をオンさせ、ドレイン側からソース線ＳＬへとビット線ＢＬに蓄積された電荷を放電させる。これにより、時刻ｔ６においてビット線ＢＬの電位が下降する。
【０２０３】
上層のワード線ＷＬに対応するメモリセルＭＣは、メモリ特性が良好なことからセル電流を大量に流す傾向がある。
【０２０４】
つまり、図１４に示すように時刻ｔ６以降においてビット線ＢＬの電圧が急峻に下降する。
【０２０５】
そこで、この特性を予測して制御回路１５は、その後時刻ｔ７においてＢＬＣＬＡＭＰの電圧レベルを“Ｈ”とし、ビット線ＢＬとセンスアンプ１３とを電気的に接続することでチャージシェアを実行する。
【０２０６】
すなわち、時定数τが大きく、これにより読み出し動作が遅延してもビット線ＢＬの放電が早いこと、メモリセルＭＣのリテンション特性が良いことから、制御回路１５はビット線ＢＬの放電早々にチャージシェアを実行することが出来る。
【０２０７】
このように、上層のワード線ＷＬに対する読み出し動作が不揮発性半導体記憶装置全体の読み出し時間の律速を防止することが出来る。
【０２０８】
１−２．＜図１５：下層ワード線ＷＬ＞  
制御回路１５が時刻ｔ５において信号ＬＤＩＳの電圧レベルを“Ｈ”とすると、時刻ｔ６’（＜ｔ６）においてブーストされた選択ワード線ＷＬの電位が初期値（０Ｖ）へと落ち着く。
【０２０９】
その後、制御回路１５は図示せぬ選択トランジスタＳＴ２をオンすることで、時刻ｔ７’（＜ｔ７）においてドレイン側からソース線ＳＬへとビット線ＢＬに蓄積された電荷を放電させることで、ビット線ＢＬの電位が下降する。
【０２１０】
上層のワード線ＷＬに対応するメモリセルＭＣは、メモリ特性が劣化している傾向があることから図１４に比べて少量のセル電流しか流せない傾向がある。
【０２１１】
すなわち、単位時間当たりにビット線ＢＬを抜ける電荷量が少ないため、緩やかに電位が下降する。
【０２１２】
制御回路１５はこれを予測して、ビット線ＢＬの電位が十分落ちた時点、すなわち時刻ｔ８において信号ＢＬＣＬＡＭＰの電圧レベルを“Ｈ”とする。
【０２１３】
[第２の実施形態]  
次に、図１６、及び図１７を用いて第２の実施形態に係る不揮発性半導体記憶装置について説明する。第２の実施形態では、センスアンプ１３の書き込み動作に着目する。
【０２１４】
第２の実施形態に係るセンスアンプ１３は上記第１の実施形態で説明した構成と同一であるため、説明を省略する。
【０２１５】
なお、以下書き込み動作では、いずれのセンスアンプ１３を採用してもよい。
【０２１６】
１．書き込み動作について  
まず、書き込み対象とする選択ワード線ＷＬをｎ番目（ｎ：正の整数）のワード線ＷＬとする。
【０２１７】
１．１＜上層のワード線ＷＬ書き込み＞    
図１６に示すように制御回路１５は、メモリコントローラ２を介してホスト機器から書き込みコマンド８０Ｈ、アドレスＡＤＤ、データ、コマンド１０Ｈを時刻ｔ０〜ｔ４において受信する。
【０２１８】
すると、制御回路１５は時刻ｔ４においてＲ／Ｂ信号を“Ｌ”とし、書き込み動作を実行する。
【０２１９】
具体的には、制御回路１５は時刻ｔ５において例えば非選択ワード線ＷＬｎ＋１に電圧ＶＰＡＳＳを供給するよう電圧発生回路１８を制御する。
【０２２０】
このタイミングで制御回路１５が信号ＬＤＩＳの電圧レベルを“Ｈ”とするが、上層のワード線ＷＬであるため、非選択ワード線ＷＬｎ＋２の電位は電圧Ｖｔｏｐまで上昇する。
【０２２１】
その後、非選択ワード線ＷＬｎ＋２の電位は時刻ｔ６で初期値（０Ｖ）に戻る。
【０２２２】
また制御回路１５は時刻ｔ６において信号Ｖ_ＩＳＯの電圧レベルを“Ｈ”とする。すると、非選択ワード線ＷＬｎ＋２が電圧ＶＩＳＯに達する。
【０２２３】
このように、メモリストリングＭＳの電流経路を遮断させることで、選択ワード線ＷＬｎに書き込み電圧ＶＰＧＭを供給した際にチャネル電位をブーストさせ、書き込みを実行する。
【０２２４】
１．２＜下層のワード線ＷＬ書き込み＞  
上記１．１と同一の動作については説明を省略する。
【０２２５】
図１７に示すように制御回路１５は時刻ｔ４において例えば非選択ワード線ＷＬｎ＋１に電圧ＶＰＡＳＳを供給する。
【０２２６】
すると、隣接する非選択ワード線ＷＬｎ＋２が電圧Ｖｂｏｔｔｏｍまで上昇するが、制御回路１５が信号ＬＤＩＳの電圧レベルを“Ｈ”とすることで時刻ｔ５’（＜ｔ５）において初期値（０Ｖ）に戻る。
【０２２７】
同時に制御回路１５は信号Ｖ_ＩＳＯの電圧レベルを“Ｈ”とする。
【０２２８】
すると、時刻ｔ５’において非選択ワード線ＷＬｎ＋２が電圧ＶＩＳＯに達する。
【０２２９】
このようにメモリストリングＭＳの電流経路を遮断させることで、制御回路１５は選択ワード線ＷＬｎに書き込み電圧ＶＰＧＭを供給し、チャネル電位をブーストさせ、書き込みを実行する。
【０２３０】
＜第４の変形例＞  
次に第２の実施形態の変形例（以下、第４の変形例）に係る不揮発性半導体記憶装置について説明する。  
第４の変形例は、書き込み時間を短縮するものである。  
具体的には、電位が上昇した選択ワード線ＷＬｎの電荷が抜け、初期値に戻るまで待機するのではなく、上昇した電圧を利用することで時短を図ろうとするものである。
【０２３１】
図１８に示すように選択ワード線ＷＬｎが上層の場合、時定数τが大きいため、時刻ｔ０で電位が上昇し、その後時刻ｔ３において電圧が落ち始める。
【０２３２】
このタイミング（時刻ｔ３）で制御回路１５は信号Ｖ_ＶＩＳＯの電圧レベルを“Ｈ”とする。
【０２３３】
これにより、選択ワード線ＷＬｎの電位が時刻ｔ４から上昇し、時刻ｔ６において電圧ＶＩＳＯに達する。
【０２３４】
同様に選択ワード線ＷＬｎが下層の場合、時定数τが小さいため、時刻ｔ０で上昇した後、時刻ｔ１で電圧が落ち始める。
【０２３５】
このタイミング（時刻ｔ１）で制御回路１５は信号Ｖ_ＶＩＳＯの電圧レベルを“Ｈ”とする。
【０２３６】
これにより、選択ワード線ＷＬｎの電位が時刻ｔ２から上昇し、時刻ｔ３において電圧ＶＩＳＯに達する。
【０２３７】
上記手法１、及び２を用いた場合であっても、読み出し時間、及び書き込み時間を短くすることが出来る。
【０２３８】
なお、メモリセルアレイ１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０２３９】
なお、各実施形態において、  
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ,０．２１Ｖ〜０．３１Ｖ,０．３１Ｖ〜０．４Ｖ,０．４Ｖ〜０．５Ｖ,０．５Ｖ〜０．５５Ｖいずれかの間にしてもよい。
【０２４０】
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ,１．８Ｖ〜１．９５Ｖ,１．９５Ｖ〜２．１Ｖ,２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。
【０２４１】
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ,３．２Ｖ〜３．４Ｖ,３．４Ｖ〜３．５Ｖ,３．５Ｖ〜３．６Ｖ,３．６Ｖ〜４．０Ｖいずれかの間にしてもよい。
【０２４２】
読み出し動作の時間（tR）としては、例えば２５μs〜３８μs,３８μs〜７０μs,７０μs〜８０μsの間にしてもよい。
【０２４３】
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、上述した１５．０Ｖ〜２３．０Ｖの他に下記電圧であってもよい。
【０２４４】
具体的には、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ,１４．０Ｖ〜１４．６Ｖいずれかの間としてもよい。
【０２４５】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０２４６】
プログラム動作をＩＳＰＰ方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
【０２４７】
また、非選択のワード線に印加される電圧としては、上述した７．０Ｖ〜１０．０Ｖの他に下記電圧であってもよい。
【０２４８】
具体的には、非選択のワード線に印加される電圧として例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。
【０２４９】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
【０２５０】
書き込み動作の時間（tProg）としては、例えば１７００μs〜１８００μs,１８００μs〜１９００μs,１９００μs〜２０００μsの間にしてもよい。
【０２５１】
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ,１４．８Ｖ〜１９．０Ｖ,１９．０Ｖ〜１９．８Ｖ,１９．８Ｖ〜２１Ｖの間であってもよい。
【０２５２】
消去動作の時間（tErase）としては、例えば３０００μs〜４０００μs,４０００μs〜５０００μs,４０００μs〜９０００μsの間にしてもよい。
【０２５３】
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０２５４】
また、メモリセル間にはエアギャップを形成することができる。（この記載も追加しておきました）
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０２５５】
１…不揮発性半導体記憶装置、２…メモリコントローラ、１１…メモリセルアレイ、１
２−１…ロウデコーダ、１２−２…ドライバ回路、１３…センスアンプ、１４…カラムデコーダ、１５…制御回路、１６…入出力回路、１７…アドレス・コマンドレジスタ、１８…内部電圧発生回路、１５０…レジスタ、１５１…セレクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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