(57)【要約】【課題】メモリセルアレイ内の各メモリセルの利用効率を向上する。【解決手段】半導体記憶装置は、複数のワード線に沿って交互に配置されるデータパス回路およびコントロール回路を複数個ずつ生成するための下地層と、下地層の上方に配置され配置配線を任意に変更可能なメタル層と、を備える半導体記憶装置であって、複数のデータパス回路のそれぞれは、複数のワード線に交差する方向に延びる複数のビット線に沿って配置されるメモリセルアレイおよび読出し／書込み回路と、複数のビット線のそれぞれに対応づけて、メモリセルアレイおよび読出し／書込み回路内に配置され当該半導体記憶装置のアクセス可能なビット幅を可変制御する複数のセパレータ部と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のワード線に沿って交互に配置されるデータパス回路およびコントロール回路を複数個ずつ生成するための下地層と、
前記下地層の上方に配置され配置配線を任意に変更可能なメタル層と、を備える半導体記憶装置であって、
前記複数のデータパス回路のそれぞれは、
前記複数のワード線に交差する方向に延びる複数のビット線に沿って配置されるメモリセルアレイおよび読出し／書込み回路と、
前記複数のビット線のそれぞれに対応づけて、前記メモリセルアレイおよび前記読出し／書込み回路内に配置され当該半導体記憶装置のアクセス可能なビット幅を可変制御する複数のセパレータ部と、を有する半導体記憶装置。
【請求項２】
前記複数のコントロール回路のそれぞれは、
前記複数のワード線上の信号をデコードするアドレスデコーダと、
前記アドレスデコーダでデコードした信号に基づいて制御信号を生成する制御信号生成回路と、を有し、
前記読出し／書込み回路は、前記制御信号に基づいて、対応する前記メモリセルアレイの読出しおよび書込みを行う請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のセパレータ部のそれぞれは、対応するメモリセルアレイ内に配置される前記複数のワード線を切断可能とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記複数のセパレータ部のそれぞれは、対応する読出し／書込み回路内に配置される制御信号を切断可能とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記複数のセパレータ部における前記下地層では、ワード線にコンタクトを介して接続されるゲートポリシリコン層が予め切断されている請求項１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】
前記メモリセルアレイは、複数のＳＲＡＭ（Static Random Access Memory）セルを含む請求項１乃至５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
トランジスタなどの半導体素子を半導体基板上の下地層に予め形成しておき、メタル配線層のみを任意に配置配線できるようにしたメタルコンフィギュラブルな半導体装置が知られている。この種の半導体装置は、メタル配線層の配置配線を行うだけで、カスタムメイドのＳｏＣ（System on Chip）を開発できるため、新規のＳｏＣの設計開発期間を短縮できるとともに、設計開発コストも大幅に削減できる。
【０００３】
この種の半導体装置をメモリにも適用したメタルコンフィギュラブルな半導体記憶装置も提案されている。
【０００４】
しかしながら、従来のメタルコンフィギュラブルな半導体記憶装置は、メモリセルアレイ、アドレスデコーダ、読出し／書込み回路および制御回路を含むメモリマクロセルを用いて構成されており、バイト単位でアクセスすることが前提となっている。１バイトは通常８ビットであるが、誤り訂正のためのパリティビットを付加して、９ビットをバイト単位とすることが多い。このため、メモリマクロセルでは、９ビットを単位としてアクセスを行うようにしたものもある。
【０００５】
ところが、必ずしもバイト単位でアクセスをするとは限らず、またバイト単位を９ビットとするとも限らない。例えば、冗長回路を設けるには、最低１ビットの冗長ビットが余計に必要となり、アクセス単位を１０ビットにしなければならない。９ビット幅のメモリマクロセルが予め用意されている場合、冗長ビットを設けるには１０ビットが必要となり、１個のメモリセルアレイではビット数が不足してしまい、もう一個余計にメモリセルアレイを用いる必要がある。ところが、２個のメモリセルアレイの総ビット数１８ビットのうち、実際に使用するのは１０ビットであり、半分近くのメモリ容量が無駄になってしまう。
【０００６】
また、冗長ビット分を予め考慮に入れて、１０ビット幅のメモリマクロセルを用意したとすると、冗長回路を使用しない場合には、メモリマクロセルの１ビット分は未使用となり、メモリセルの利用効率が悪くなってしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−３０２４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする課題は、メモリセルアレイ内の各メモリセルの利用効率を向上可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本実施形態によれば、複数のワード線に沿って交互に配置されるデータパス回路およびコントロール回路を複数個ずつ生成するための下地層と、
前記下地層の上方に配置され配置配線を任意に変更可能なメタル層と、を備える半導体記憶装置であって、
前記複数のデータパス回路のそれぞれは、
前記複数のワード線に交差する方向に延びる複数のビット線に沿って配置されるメモリセルアレイおよび読出し／書込み回路と、
前記複数のビット線のそれぞれに対応づけて、前記メモリセルアレイおよび前記読出し／書込み回路内に配置され当該半導体記憶装置のアクセス可能なビット幅を可変制御する複数のセパレータ部と、を有する半導体記憶装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】一実施形態による半導体記憶装置１の概略的なレイアウト配置を示す図。
【図２】図１のメモリセルアレイ４のレイアウトの一例を示すレイアウトパターン図。
【図３】一比較例によるレイアウトパターン図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、半導体記憶装置内の特徴的な構成および動作を中心に説明するが、半導体記憶装置には以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。
【００１２】
図１は一実施形態による半導体記憶装置１の概略的なレイアウト配置を示す図である。図１の半導体記憶装置１は、図１では不図示の複数のワード線に沿って交互に配置されるデータパス回路２およびコントロール回路３を複数個ずつ備えている。ワード線は例えば１２８本配置されている。
【００１３】
各データパス回路２は、ワード線に交差する方向に延びる複数のビット線に沿って配置されるメモリセルアレイ４と読出し／書込み回路５とを有する。
【００１４】
メモリセルアレイ４は、例えば複数のＳＲＡＭ（Static Random Access Memory）セルをマトリクス状に配置したものである。図１の例では、各メモリセルアレイ４には１８本のビット線が配置されており、最大１８ビットのデータを格納することができる。各メモリセルアレイ４には、複数のワード線が配置されており、いずれかのワード線が活性化して、そのワード線に接続されたメモリセルに対してアクセスが行われる。
【００１５】
読出し／書込み回路５は、各メモリセルアレイ４に対応づけて設けられており、メモリセルアレイ４へのデータの書き込みとメモリセルアレイ４からのデータの読出しを行う。読出し／書込み回路５には不図示の制御信号線が配置されており、制御信号線上の制御信号の論理に同期して、読出しや書込み動作が行われる。なお、制御信号とは、例えばチップイネーブル信号、ライトイネーブル信号、リードイネーブル信号などである。
【００１６】
各コントロール回路３は、複数のワード線に交差する方向に沿って配置されるアドレスデコーダ６と制御信号生成回路７とを有する。
【００１７】
アドレスデコーダ６は、複数のワード線の信号をデコードする。デコード信号は、制御信号生成回路７に供給される。制御信号生成回路７は、デコード信号に基づいて、各種制御信号を生成する。
【００１８】
データパス回路２は、各ビット線ごとにセパレータ部８を有する。図１の例では、一つのデータパス回路２に１８本のビット線が配置されているため、各データパス回路２は１８個のセパレータ部８を有する。各セパレータ部８は、ＳＲＡＭのビット幅を可変制御するために設けられている。
【００１９】
各セパレータ部８は、複数のビット線のそれぞれに対応づけて、メモリセルアレイ４と読出し／書込み回路５の内部に設けられている。より具体的には、各セパレータ部８は、メモリセルアレイ４内では、複数のワード線を切断するか否かの選択を行う。また、各セパレータ部８は、読出し／書込み回路５内では、制御信号線を切断するか否かの選択を行う。いずれかのセパレータ部８が、メモリセルアレイ４内で複数のワード線を切断した場合には、対応する読出し／書込み回路５内で制御信号線が切断される。このように、各セパレータ部８は、メモリセルアレイ４内のワード線の切断と読出し／書込み回路５内の制御信号線の切断とを連動して行う。
【００２０】
いずれかのセパレータ部８が、複数のワード線の切断と制御信号線の切断とを行った場合には、その場所でメモリセルアレイ４が２つに分かれることになり、切断を行ったセパレータ部８の位置に応じたビット幅のＳＲＡＭが生成される。例えば、図１では、一番左側の１８ビット幅のデータパス回路２内の左から１３ビット目のセパレータ部８がワード線と制御信号線を切断しており、９＋１１＝２０ビット幅に冗長回路として２ビットを加えたＳＲＡＭが生成される。また、図１の左から２番目の１８ビット幅のデータパス回路２内の左から１３ビット目のセパレータ部８がワード線と制御信号線を切断しており、５＋１１＝１６ビット幅に冗長回路として２ビットを加えたＳＲＡＭが生成される。同様に、その右側では１０ビット幅に冗長回路として２ビットを加えたＳＲＡＭが生成され、さらにその右側では２０ビット幅に冗長回路として２ビットを加えたＳＲＡＭが生成される例を示している。
【００２１】
このように、各データパス回路２内の任意の位置のセパレータ部８でワード線と制御信号線を切断することで、ワード線に沿って並んだ複数のメモリセルアレイ４で、任意のビット幅のＳＲＡＭを生成できる。しかも、ビット幅の異なるＳＲＡＭを混在させて生成することもできる。よって、本実施形態は、ビット幅の異なる複数のＳＲＡＭを使用したい場合などに特に利用価値が高い。
【００２２】
図１では、複数のワード線に沿って、一列に複数のデータパス回路２と複数のコントロール回路３が交互に配置されている例を示しているが、このような列がビット線方向に複数列配置されていてもよい。この場合、各列の各データパス回路２ごとに、ＳＲＡＭのビット幅を任意に可変調整できる。
【００２３】
本実施形態による半導体記憶装置１は、メタルコンフィギュラブルであることを特徴としている。すなわち、複数のデータパス回路２と複数のコントロール回路３とを生成するための下地層は予め半導体基板上に作り込まれており、この下地層の上方に配置されるメタル配線層の配置配線を任意に変えることで、半導体記憶装置１のコンフィギュレーションを任意に調整することができる。ここで、コンフィギュレーションとは、ＳＲＡＭの１アクセス当たりの最大ワード数、１ワード当たりのビット数すなわちビット幅、および入出力のポート数などを指す。
【００２４】
上述したセパレータ部８は、後述するように、メタル配線を行う際に、メタル配線層からなるワード線を切断するか否かを選択する。このように、本実施形態では、メタル配線層の配置配線を行う際に、合わせて各セパレータ部８でワード線と制御信号線を切断するか否かの選択作業を行う。
【００２５】
図２は図１のメモリセルアレイ４のレイアウトの一例を示すレイアウトパターン図である。図２の中央部にはセパレータ部８が配置され、その右側に第１のメモリセルアレイ４ａが配置され、セパレータ部８の左側に第２のメモリセルアレイ４ｂが配置されている。第１および第２のメモリセルアレイ４ａ，４ｂは、ワード線の延びる方向（図２のＸ方向）に配置されており、ワード線と交差する方向（図２のＹ方向）にビット線が配置されているが、図２ではビット線を省略している。また、図２の太実線で囲まれた４つの領域は、それぞれメモリセルを示している。
【００２６】
図２には、メタル配線層が２層構造になっており、ワード線はメタル第２配線層Ｍ２であり、ワード線以外のメタル配線層はメタル第１配線層Ｍ１である。上述したように、本実施形態は、メタル配線層を任意に配置配線するメタルコンフィギュラブルであり、それ以外の層は下地層として予め半導体基板上に作り込まれている。
【００２７】
図２の例では、メタル第２配線層Ｍ２でワード線の配置配線を行う場合に、セパレータ部８ではワード線を切断している。これにより、第１および第２のメモリセルアレイ４ａ，４ｂのワード線同士が接続されなくなり、第１のメモリセルアレイ４ａと第２のメモリセルアレイ４ｂを別個のＳＲＡＭとして利用できる。
【００２８】
なお、ワード線はコンタクトを介して、下地層のゲートポリシリコン層９に接続されている。よって、第１および第２のメモリセルアレイ４ａ，４ｂのゲートポリシリコン層９同士が繋がっている場合には、せっかくワード線を切断しても、第１および第２のメモリセルアレイ４ａ，４ｂのゲート同士が接続されてしまう。そこで、本実施形態における下地層は、セパレータ部８において、Ｘ方向に延びるゲートポリシリコン層９を切断している。これにより、第１および第２のメモリセルアレイ４ａ，４ｂのゲート同士が接続されることを防止できる。
【００２９】
なお、図２では、セパレータ部８においてワード線同士を切断しているが、データパス回路２内の複数のセパレータ部８のうち、ワード線を切断するものは、最大一つだけである。
【００３０】
図３は一比較例によるレイアウトパターン図である。図３の一比較例は、セパレータ部８を備えていない。図３の場合、セパレータ部８がないことから、メモリセルアレイ４内でワード線を切断することができない。このため、メモリセルアレイ４は一つの大きなビット幅のＳＲＡＭとして使用せざるを得ず、細かいビット幅のＳＲＡＭとして使用するには、残りのビット幅分のメモリ容量を無駄にするしかない。これに対して、本実施形態では、使用するビット幅に応じた位置のセパレータ部８でワード線を切断することで、所望のビット幅のＳＲＡＭを生成できる。しかも、本実施形態によれば、ビット幅の異なる複数のＳＲＡＭを生成できる。
【００３１】
このように、本実施形態では、メタルコンフィギュラブル半導体記憶装置１において、データパス回路２内に各ビット線に対応づけて複数のセパレータ部８を設けて、メタル配線を行う際に各セパレータ部８でワード線と制御信号を切断するか否かを選択するため、ＳＲＡＭのビット幅を任意に可変制御できる。
【００３２】
また、本実施形態では、複数のワード線に沿って、データパス回路２とコントロール回路３を交互に複数個ずつ配置するため、ワード線に沿ってビット幅の異なる複数種類のＳＲＡＭを生成できる。
【００３３】
これにより、メモリセルアレイ４の利用効率が高くなり、結果として多くのメモリセルアレイ４を使用する必要がなくなり、半導体記憶装置１のチップ面積を削減できる。また、本実施形態によれば、冗長ビットに応じてビット幅を任意に調整できるため、冗長ビットを付加する際の制限が少なくなり、十分なビット数分の冗長ビットを付加して、チップの歩留まりを向上させることができる。
【００３４】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００３５】
１  半導体記憶装置、２  データパス回路、３  コントロール回路、４  メモリセルアレイ、５  読出し／書込み回路、６  アドレスデコーダ、７  制御信号生成回路、８  セパレータ部、９  ゲートポリシリコン層
【図１】
2016058582.tif 000003
【図２】
2016058582.tif 000004
【図３】
2016058582.tif 000005