(57)【要約】【課題】トレンチゲートの耐圧を向上させた半導体装置およびその製造方法を提供する。【解決手段】実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と、前記第２電極と、の間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と、前記第２電極と、の間に選択的に設けられた第２導電形の複数の第２半導体領域と、前記複数の第２半導体領域のそれぞれと、前記第２電極と、の間に設けられた第１導電形の第３半導体領域と、前記複数の第２半導体領域のうちの隣り合う前記第２半導体領域によって挟まれた前記第１半導体領域の上に設けられ、絶縁膜を介して前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に接し、前記第１電極側の角部が前記絶縁膜を介して前記第２半導体領域によって覆われた第３電極と、を備える。【選択図】図１
2016058679.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と、前記第２電極と、の間に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域と、前記第２電極と、の間に選択的に設けられた第２導電形の複数の第２半導体領域と、
前記複数の第２半導体領域のそれぞれと、前記第２電極と、の間に設けられた第１導電形の第３半導体領域と、
隣り合う前記第２半導体領域の間の前記第１半導体領域の上に設けられ、絶縁膜を介して前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に接し、前記第１電極側の角部が前記第２半導体領域によって覆われた第３電極と、
を備えた半導体装置。
【請求項２】
前記第３電極は、前記第１電極から前記第２電極に向かう第１方向に対して垂直な第２方向に延在し、
前記複数の第２半導体領域は、前記第２方向に延在している請求項１に記載の半導体装置。
【請求項３】
前記第２方向に対して垂直に前記第３電極を切断した場合の前記第３電極の断面は矩形である請求項２に記載の半導体装置。
【請求項４】
前記第３電極は、前記第３半導体領域の上に設けられている請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１導電形の第１半導体領域の表面に、選択的に複数の第２導電形の第２半導体領域を形成する工程と、
隣り合う前記第２半導体領域により挟まれた前記第１半導体領域の部分の表面と、前記複数の第２半導体領域の表面と、に第１導電形の第３半導体領域を形成する工程と、
前記第３半導体領域の一部と、前記第３半導体領域の前記一部下に位置する前記第１半導体領域の一部および前記第２半導体領域の一部と、を除去することにより、前記第１半導体領域の前記部分と、前記第１半導体領域の前記部分に接する前記第２半導体領域のそれぞれの一部を表出させるトレンチを形成する工程と、
前記トレンチ内に、絶縁膜を介して電極を形成する工程と、
を備えた半導体装置の製造方法。
【請求項６】
前記トレンチ内のほか、前記第３電極を前記第３半導体領域の上に延在させる請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体装置では、大電流を得るために、チャネル密度を高くする構造がある。例えば、トレンチゲート構造がその１つである。ここで、半導体装置の材料として、シリコン炭化物（ＳｉＣ）、シリコン（Ｓｉ）が用いられる。
【０００３】
炭化ケイ素の破壊電界強度は、シリコンの破壊電界強度に比べて約１０倍である。このため、半導体装置の材料として、シリコン炭化物を用いる場合、その半導体装置には、シリコンデバイスの約１０倍の電界が印加される場合がある。
【０００４】
しかし、その場合にはトレンチゲートに同じ構造のシリコンデバイスと比較して大きな電界がかかり、トレンチゲートのゲート絶縁膜またはゲート電極が破壊されるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１９４０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、トレンチゲートの耐圧を向上させた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と、前記第２電極と、の間に設けられた第１導電形の第１半導体領域と、前記第１半導体領域と、前記第２電極と、の間に選択的に設けられた第２導電形の複数の第２半導体領域と、前記複数の第２半導体領域のそれぞれと、前記第２電極と、の間に設けられた第１導電形の第３半導体領域と、前記複数の第２半導体領域のうちの隣り合う前記第２半導体領域によって挟まれた前記第１半導体領域の上に設けられ、絶縁膜を介して前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に接し、前記第１電極側の角部が前記絶縁膜を介して前記第２半導体領域によって覆われた第３電極と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の要部を表し、図１（ｂ）のＡ−Ａ’線に沿った位置での断面を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。
【図２】図２（ａ）は、第１実施形態に係る半導体装置のベース領域付近を拡大させた模式的断面図であり、図２（ｂ）および図２（ｃ）は、第１実施形態に係る半導体装置のベース領域における不純物濃度プロファイルを表す図である。
【図３】図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の作用を表す模式的断面図である。
【図４】図４（ａ）〜図４（ｂ）は、第１実施形態に係る半導体装置の要部における製造過程を表す模式的断面図である。
【図５】図５（ａ）〜図５（ｂ）は、第１実施形態に係る半導体装置の要部における製造過程を表す模式的断面図である。
【図６】図６（ａ）〜図６（ｂ）は、第１実施形態に係る半導体装置の要部における製造過程を表す模式的断面図である。
【図７】図７（ａ）〜図７（ｂ）は、第１実施形態に係る半導体装置の要部における製造過程を表す模式的断面図である。
【図８】図８は、参考例に係る半導体装置の要部を表す模式的断面図である。
【図９】図９は、第２実施形態に係る半導体装置の要部を表す模式的断面図である。
【図１０】図１０（ａ）〜図１０（ｂ）は、第２実施形態に係る半導体装置の要部における製造過程を表す模式的断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、実施形態に係る図中には、ＸＹＺ座標を導入している。
【００１０】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る半導体装置の要部を表し、図１（ｂ）のＡ−Ａ’線に沿った位置での断面を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的平面図である。
【００１１】
第１実施形態に係る半導体装置１は、上下電極構造のＭＯＳＦＥＴである。例えば、半導体装置１は、下側電極としての第１電極１０（以下、例えば、ドレイン電極１０）と、上側電極としての第２電極１１（以下、例えば、ソース電極１１）と、を備える。
【００１２】
半導体装置１において、ドレイン電極１０とソース電極１１との間には、ｎ形またはｎ＋形の第１半導体領域２０（以下、例えば、半導体領域２０）が設けられている。半導体領域２０は、ｎ形のドリフト領域２１と、ｎ＋形のドレイン領域２２と、を有する。ドレイン領域２２は、ドリフト領域２１とドレイン電極１０との間に設けられている。ドレイン領域２２は、ドレイン電極１０に接している。
【００１３】
半導体領域２０と、ソース電極１１と、の間には、ｐ形の複数の第２半導体領域３０（以下、例えば、ベース領域３０）が選択的に設けられている。複数のベース領域３０は、Ｘ方向に延在している。複数のベース領域３０のそれぞれは、所定の間隔を隔ててＹ方向に並んでいる。複数のベース領域３０は、半導体領域２０に接している。
【００１４】
複数のベース領域３０のそれぞれと、ソース電極１１と、の間には、ｎ＋形の第３半導体領域４０（以下、例えば、ソース領域４０）が設けられている。ソース領域４０は、ベース領域３０に接している。複数のベース領域３０のそれぞれと、ソース電極１１と、の間には、ｐ＋形の半導体領域３５が設けられている。ソース電極１１は、ソース領域４０および半導体領域３５に接している。ソース電極１１と、ソース領域４０および半導体領域３５と、の間にはシリサイド層を設けてもよい。
【００１５】
ソース電極１１と、Ｙ方向において隣り合うベース領域３０によって挟まれた半導体領域２０の部分２０ａと、の間には、第３電極５０（以下、例えば、ゲート電極５０）が設けられている。ゲート電極５０は、複数のベース領域３０のうちの隣り合うベース領域３０によって挟まれた半導体領域２０の上に設けられている。ゲート電極５０は、絶縁膜（以下、例えば、ゲート絶縁膜５１）を介して半導体領域２０、ベース領域３０、およびソース領域４０に接している。ゲート電極５０のドレイン電極１０側の角部は、ゲート絶縁膜５１を介してベース領域３０によって覆われている。例えば、ゲート電極５０は、ソース電極１１と、隣り合うベース領域３０によって挟まれた半導体領域２０の部分２０ａとの間に設けられているほか、ソース電極１１と、半導体領域２０の部分２０ａを挟む、隣り合う半導体領域２０のそれぞれの一部と、の間にも設けられている。ゲート電極５０は、ドレイン電極１０からソース電極１１に向かうＺ方向に対して垂直なＸ方向に延在している。
【００１６】
ゲート電極５０と、半導体領域２０、ベース領域３０、およびソース領域４０と、の間には、ゲート絶縁膜５１が設けられている。ゲート電極５０とソース電極１１との間には、層間絶縁膜５２が設けられている。
【００１７】
Ｘ方向に対して垂直にゲート電極５０を切断した場合のゲート電極５０の断面として、図１（ａ）では、一例として、矩形状の断面が例示されている。ドレイン電極１０側のゲート電極５０の角部５０ｃには、ゲート絶縁膜５１を介して複数のベース領域３０のそれぞれが接している。すなわち、ゲート電極５０の角部５０ｃは、ベース領域３０によって被覆されている。
【００１８】
それぞれの半導体領域の主成分は、例えば、シリコン炭化物（ＳｉＣ）である。それぞれの半導体領域の主成分は、シリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）等でもよい。絶縁膜、層間絶縁膜の材料は、例えば、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）等を含む。
【００１９】
電極１０、１１の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む金属である。ゲート電極５０の材料は、例えば、ポリシリコンを含む。
【００２０】
実施形態では、特に断らない限り、ｎ＋形、ｎ形の順でｎ形（第２導電形）の不純物濃度が低くなることを表す。ｐ＋形、ｐ形の順でｐ形（第１導電形）の不純物濃度が低くなることを表す。
【００２１】
ｎ＋形、ｎ形等の導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が適用される。ｐ＋形、ｐ形等の導電形の不純物元素としては、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）等が適用される。また、半導体装置１において、ｐ形とｎ形の導電形を入れ替えても同様な効果が得られる。
【００２２】
図２（ａ）は、第１実施形態に係る半導体装置のベース領域付近を拡大させた模式的断面図であり、図２（ｂ）および図２（ｃ）は、第１実施形態に係る半導体装置のベース領域における不純物濃度プロファイルを表す図である。
【００２３】
ここで、図２（ｂ）および図２（ｃ）には、ベース領域３０に形成されるチャネル領域における不純物濃度プロファイルの一例が表されている。例えば、図２（ｂ）には、図２（ａ）の点Ａと点Ｂとの間の不純物濃度プロファイルの一例が示され、図２（ｃ）には、図２（ａ）の点Ｃと点Ｄとの間の不純物濃度プロファイルの一例が示されている。
【００２４】
図２（ｂ）に表すように、点Ａと点Ｂとの間の不純物濃度は、略一定になっている。一方、図２（ｃ）に表すように、点Ｃと点Ｄとの間の不純物濃度は、点Ｃの側よりも点Ｄの側に不純物濃度プロファイルのピークが位置している。
【００２５】
ベース領域３０は、ｐ形の不純物元素を半導体領域２０の上面近傍にイオン注入した後、熱処理によってｐ形の不純物元素を活性化することにより形成される。不純物元素としてアルミニウム（Ａｌ）を用いた場合は、加熱による不純物元素の拡散がほとんど起こらない。このため、イオン注入による不純物濃度プロファイルが図２（ｂ）、（ｃ）の状態になるように多段イオン注入を行う。一方、不純物元素として、ホウ素（Ｂ）を用いた場合は、加熱による不純物元素の熱拡散を考慮する必要がある。点Ｃと点Ｄとのピーク位置からの不純物拡散を考慮した上で多段注入を行うことでＹ方向（点Ａ−点Ｂ間）においては、不純物濃度が略一定になり、Ｚ方向（点Ｃ−点Ｄ間）においては、所定の位置に不純物濃度プロファイルのピークを設定することができる。
【００２６】
なお、図２（ｃ）に示す点Ｃと点Ｄとの間の不純物濃度については、略一定に調整してもよい。このような不純物濃度プロファイルも実施形態に含まれる。
【００２７】
半導体装置１の作用について説明する。  
図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の作用を表す模式的断面図である。
【００２８】
図３（ａ）には、半導体装置１のオン状態が表されている。  
半導体装置１においては、ドレイン電極１０に、ソース電極１１よりも高い電位が印加されている。ゲート電極５０に閾値電位（Ｖｔｈ）以上の電位を印加した場合、ベース領域３０においては、ゲート絶縁膜５１に沿ってチャネル領域が形成される。これにより、例えば、ソース領域４０、チャネル領域、およびドリフト領域２１に電子電流（ｅ）が流れる。
【００２９】
チャネル領域の不純物濃度は、ｐｎ接合部付近の不純物濃度よりも低く設定されている（図２（ｃ））。つまり、チャネル領域の不純物濃度は、ゲート電極５０に所定の電位が印加された場合、チャネル領域が確実に反転層となる濃度に調整されている。
【００３０】
図３（ｂ）には、半導体装置１のオフ状態が表されている。  
オフ状態においても、ドレイン電極１０には、ソース電極１１よりも高い電位が印加されている。ゲート電極５０に閾値電位より低い電位を印加すると、ベース領域３０にチャネルは形成されず、半導体装置１はオフ状態になる。
【００３１】
オフ状態では、ベース領域３０とドリフト領域２１のｐｎ接合部から、空乏層がベース領域３０およびドリフト領域２１のそれぞれに拡がっていく（図中の矢印）。隣り合うベース領域３０に挟まれた半導体領域２０の部分２０ａ内では、その両側のｐｎ接合部から延びてくる空乏層同士が重なる。
【００３２】
すなわち、ベース領域３０内よりも、ゲート電極５０下のドリフト領域２１内に空乏層が早く形成され、ゲート電極５０下のドリフト領域２１内が空乏層によって閉塞される。これにより、オフ状態では、電界がベース領域３０内に入り難くなり、ゲート絶縁膜５１に印加される電界が緩和される。また、高電圧印加時には、ベース領域３０の角部に電界が集中することになり、トレンチゲート底部におけるゲート絶縁膜５１に印加される電界の強度を抑制することができる。この電界抑制効果は、ベース領域３０の間隔、後述のベース領域３０の不純物濃度のピーク濃度、ベース領域３０の間のドリフト領域２１の濃度で決定される。これらのパラメータを適切に設定することにより、ゲート絶縁膜５１の破壊が抑制され、半導体装置としての信頼性を向上させることができる。
【００３３】
また、半導体装置１では、図２（ｃ）に表すように、点Ｃと点Ｄとの間の不純物濃度プロファイルのピークがベース領域３０の内部よりもｐｎ接合部の側に位置している。ゲート絶縁膜５１に接するベース領域３０の表面濃度は、上述したように、チャネル領域が適切な閾値電圧で反転チャネルを形成するように調整されている。一方、ピーク濃度をドリフト領域２１のｎ形不純物濃度に比べて２ケタ程度高く設定することにより、ｐｎ接合部から延びる空乏層は、ベース領域３０の内部よりも、ゲート電極５０下のドリフト領域２１およびベース領域３０下のドリフト領域２１に、より速く延びる。従って、オフ状態では、空乏層がソース領域４０にまでは到達し難くなり、所謂、パンチスルーが抑制される。
【００３４】
また、半導体装置１においては、ゲート電極５０の角部５０ｃは、ベース領域３０によって被覆されている。これにより、オフ状態では、ゲート電極５０の角部５０ｃへの電界集中が抑制される。これにより、ゲート絶縁膜５１の角部への電界集中が抑制されて、ゲート絶縁膜５１が破壊され難くなり、さらにはゲート電極５０が破壊され難くなる。
【００３５】
第１実施形態に係る半導体装置１の製造過程について説明する。
【００３６】
図４（ａ）〜図７（ｂ）は、第１実施形態に係る半導体装置の要部における製造過程を表す模式的断面図である。
【００３７】
例えば、図４（ａ）に表すように、ドレイン領域２２と、ドレイン領域２２の上に設けられたドリフト領域２１と、を有する半導体領域２０を用意する。
【００３８】
次に、図４（ｂ）に表すように、半導体領域２０の上にマスク層９０を選択的に形成する。マスク層９０は、シリコン酸化物を含む。続いて、マスク層９０から露出された半導体領域２０の表面に、ｐ形の不純物元素を注入する。
【００３９】
例えば、図中の矢印は、不純物元素が注入される様子を模式的に表している（以下、同じ）。これにより、半導体領域２０の表面には、複数のベース領域３０が選択的に形成される。複数のベース領域３０は、Ｙ方向において隣り合っている。この後、マスク層９０は、除去される。
【００４０】
次に、図５（ａ）に表すように、ベース領域３０の上にマスク層９１を選択的に形成する。マスク層９１は、シリコン酸化物を含む。続いて、マスク層９１から露出された半導体領域２０の表面と、ベース領域３０の表面と、にｎ形の不純物元素を注入する。この後、マスク層９１は、除去される。
【００４１】
これにより、半導体領域２０の部分２０ａの表面と、複数のベース領域３０の表面と、にソース領域４０が形成される。半導体領域２０の部分２０ａとは、隣り合うベース領域３０によって挟まれた部分である。
【００４２】
次に、図５（ｂ）に表すように、ソース領域４０の上にマスク層９２を選択的に形成する。マスク層９２は、シリコン酸化物を含む。続いて、マスク層９２から露出されたソース領域４０の表面に、ｐ形の不純物元素を注入する。これにより、ソース領域４０に接する半導体領域３５が形成される。この後、マスク層９２は、除去される。マスク層９２を除去した後、例えば、１６００℃〜２０００℃の温度下での加熱処理を施して、それぞれの不純物元素の活性化を行う。
【００４３】
次に、図６（ａ）に表すように、ソース領域４０の上および半導体領域３５の上に、マスク層９３を選択的に形成する。マスク層９３は、シリコン酸化物、レジスト等を含む。続いて、マスク層９３から露出されたソース領域４０の一部と、この一部の下に位置する半導体領域２０の一部およびベース領域３０の一部と、を除去する。各領域の除去は、ＲＩＥ（Reactive Ion Etching）により行われる。
【００４４】
これにより、トレンチ９５が形成されて、半導体領域２０の部分２０ａと、半導体領域２０の部分２０ａに接するベース領域のそれぞれの一部３０ａと、が表出する。この後、マスク層９３は、除去される。
【００４５】
次に、図６（ｂ）に表すように、トレンチ９５内、ソース領域４０の上および半導体領域３５の上に、ゲート絶縁膜５１を形成する。ゲート絶縁膜５１は、熱酸化によって形成してもよく、窒化処理によって形成してもよい。窒化処理で用いられるガスは、例えば、ＮＯ、Ｎ２Ｏ、ＮＨ３等である。あるいは、ゲート絶縁膜５１は、ＣＶＤ（Chemical Vapor Deposition）によって形成してもよい。
【００４６】
次に、図７（ａ）に表すように、トレンチ９５内、ソース領域４０の上および半導体領域３５の上に、ゲート絶縁膜５１を介してゲート電極５０を形成する。ゲート電極５０は、例えば、ＣＶＤによって形成される。この後、ソース領域４０の上および半導体領域３５の上のゲート電極５０については、ゲート絶縁膜５１とともにＣＭＰ（Chemical Mechanical Polishing）、あるいはエッチバックにより除去される。
【００４７】
次に、図７（ｂ）に表すように、ゲート電極５０の上、ゲート絶縁膜５１の上、およびソース領域４０の一部４０ａの上に、層間絶縁膜５２を形成する。この後、ドレイン領域２２に接続されるドレイン電極１０と、ソース領域４０および半導体領域３５に接続されるソース電極１１と、を形成する。このような製造過程によって半導体装置１が形成される。
【００４８】
図８は、参考例に係る半導体装置の要部を表す模式的断面図である。  
参考例に係る半導体装置１００は、プレーナゲート構造のＤＭＯＳＦＥＴ（Double Diffused Metal Oxide Semiconductor Field Effect Transistor）である。半導体装置１００は、半導体領域２０の上、ベース領域３０の上、およびソース領域４０の上に、プレーナ型のゲート電極５００を備える。ゲート電極５００と、半導体領域２０、ベース領域３０、およびソース領域４０と、の間には、ゲート絶縁膜５１０が設けられている。
【００４９】
ＭＯＳＦＥＴでは、ゲート電極をゲート絶縁膜を介してドリフト領域、ベース領域、およびソース領域の上に設ける必要がある。このため、半導体装置１００においても、ゲート電極５００が設けられる領域と、ソース領域４０が設けられる領域と、が重なるオーバーラップ領域ｄが必要になる。
【００５０】
ここで、シリコン（Ｓｉ）中の不純物元素の拡散係数は、シリコン炭化物（ＳｉＣ）中の不純物元素の拡散係数に比べて高い。従って、半導体領域２０がシリコン（Ｓｉ）である場合は、ゲート電極５００をマスクとする不純物注入と加熱により、簡便にオーバーラップ領域ｄを確保できる。これは、半導体領域２０がシリコン（Ｓｉ）の場合、不純物元素は熱拡散によってゲート電極５００の下に容易に拡散するからである。
【００５１】
しかし、半導体領域２０がシリコン炭化物（ＳｉＣ）の場合、不純物元素の拡散はシリコン（Ｓｉ）に比べて容易に進行しない。このため、不純物注入および加熱という手法では、容易に不純物元素をゲート電極５００の下に拡散させることができない。つまり、半導体領域２０がシリコン炭化物（ＳｉＣ）である場合、不純物注入および加熱という手法では、オーバーラップ領域ｄを十分に確保できない。
【００５２】
従って、半導体領域２０がシリコン炭化物（ＳｉＣ）である場合には、ソース領域４０を形成した後に、ゲート電極５００をＰＥＰ（Photo Engraving Process）工程により形成して、オーバーラップ領域ｄを確保する必要がある。
【００５３】
しかし、半導体装置の微細化が進行するほど、ゲート電極５００が設けられる領域と、ソース領域４０が設けられる領域とを重ね合わせる微細加工が難しくなる。つまり、半導体装置の微細化が進行するほど、オーバーラップ領域ｄの確保が難しくなる。
【００５４】
これに対し、第１実施形態では、ソース領域４０の上および半導体領域３５の上に、マスク層９３を選択的に形成する。続いて、マスク層９３から露出されたソース領域４０の一部と、この一部の下に位置する半導体領域２０の一部およびベース領域３０の一部と、を除去しトレンチ９５を形成する（図６（ａ））。続いて、トレンチ９５内にゲート絶縁膜５１を介してゲート電極５０を形成する（図７（ａ））。
【００５５】
つまり、第１実施形態によれば、ソース領域４０上のゲート電極５０の位置合わせが不要になる。第１実施形態によれば、ゲート電極５０がセルフアライン的にゲート絶縁膜５１を介してドリフト領域２１、ベース領域３０、およびソース領域４０の上に確実に設けられる。第１実施形態によれば、微細化が進行しても、ゲート電極５０とソース領域４０とが重なるオーバーラップ領域が確実に確保される。
【００５６】
（第２実施形態）  
図９は、第２実施形態に係る半導体装置の要部を表す模式的断面図である。
【００５７】
第２実施形態に係る半導体装置２においては、ゲート電極５５がソース領域４０の上に延在し、ゲート電極５５がソース領域４０の上に設けられている。ゲート電極５５とソース電極１１との間には、絶縁膜５３が設けられている。このような構造も実施形態に含まれる。
【００５８】
図１０（ａ）〜図１０（ｂ）は、第２実施形態に係る半導体装置の要部における製造過程を表す模式的断面図である。
【００５９】
例えば、トレンチ９５内、ソース領域４０の上および半導体領域３５の上に、ゲート絶縁膜５１を介してゲート電極５５を形成した後、図１０（ａ）に表すように、ゲート電極５５の上に、マスク層９４を選択的に形成する。マスク層９４は、ソース領域４０の一部上側にも設けられる。マスク層９４は、シリコン酸化物、レジスト等を含む。
【００６０】
次に、図１０（ｂ）に表すように、マスク層９４から露出されたゲート電極５５をＲＩＥにより除去する。これにより、ゲート電極５５がトレンチ９５内のほか、ソース領域４０の上にまで延在した構造が得られる。
【００６１】
この後、図９に表すように、ゲート電極５５の周りに絶縁膜５３を形成し、ドレイン領域２２に接続されるドレイン電極１０と、ソース領域４０および半導体領域３５に接続されるソース電極１１と、を形成する。このような製造過程によって半導体装置２が形成される。
【００６２】
第２実施形態に係る半導体装置２においても、ソース電極４０から下側、およびソース領域４０にゲート絶縁膜５１を介して接するゲート電極５０から下側の構造が半導体装置１と同じなっている。従って、半導体装置２は、半導体装置１と同じ効果を奏する。さらに、半導体装置２では、層間絶縁膜５２を形成する製造プロセスが不要になる。これにより、層間絶縁膜５２とソース領域４０との重ね合わせる精度が不要になる。従って、製造プロセスがより簡略化し、低コスト化が図れる。
【００６３】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００６４】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００６５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６６】
１、２  半導体装置、  １０  第１電極、  １１  第２電極、  ２０  第１半導体領域、  ２０ａ  部分、  ２１  ドリフト領域、  ２２  ドレイン領域、  ３０  第２半導体領域、  ３０ａ  一部、  ３５  半導体領域、  ４０  第３半導体領域、  ４０ａ  一部、  ５０、５５  第３電極、  ５０ｃ  角部、  ５１、５３  絶縁膜、  ５２  層間絶縁膜、  ９０、９１、９２、９３、９４  マスク層、  ９５  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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