(57)【要約】【課題】絶縁層表面のチップ全体の規模にわたる高低差を低減すること。【解決手段】基板上に形成され、画素領域と、画素領域の周辺に配された周辺回路領域とを有する撮像装置の製造方法であって、画素領域及び周辺回路領域に絶縁層を形成する工程と、周辺回路領域を保護した状態で、画素領域に形成された絶縁層をエッチングする工程と、絶縁層の表面を平坦化する工程とを含み、絶縁層を形成する工程の後、かつ平坦化する工程の前において、画素領域の上面の高さの平均値が周辺回路領域の上面の高さの平均値よりも大きいことを特徴とする。【選択図】図２
2016058599.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、画素領域と、前記画素領域の周辺に配された周辺回路領域とを有する撮像装置の製造方法であって、
前記画素領域及び前記周辺回路領域に絶縁層を形成する工程と、
前記周辺回路領域を保護した状態で、前記画素領域に形成された前記絶縁層をエッチングする工程と、
前記絶縁層の表面を平坦化する工程と
を含み、
前記絶縁層を形成する工程の後、かつ前記平坦化する工程の前において、前記画素領域の上面の高さの平均値が前記周辺回路領域の上面の高さの平均値よりも大きい
ことを特徴とする撮像装置の製造方法。
【請求項２】
前記画素領域に導波路を形成する工程をさらに含むことを特徴とする請求項１に記載の撮像装置の製造方法。
【請求項３】
前記画素領域及び前記周辺回路領域は、トランジスタを含み、
前記画素領域の前記トランジスタを覆うようにシリサイドブロック層を形成する工程と、
前記周辺回路領域の前記トランジスタの電極をシリサイド化させる工程と
をさらに含む
ことを特徴とする請求項１又は２に記載の撮像装置の製造方法。
【請求項４】
前記撮像装置は複数の層に形成された配線を有し、
前記絶縁層は、前記配線が形成された層のうちの最も基板に近い層と前記基板との間に配される層であることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置の製造方法。
【請求項５】
前記絶縁膜はＢＰＳＧであることを特徴とする請求項１乃至４のいずれか１項に記載の撮像装置の製造方法。
【請求項６】
前記平坦化する工程はＣＭＰ工程を含むことを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置の製造方法に関するものである。
【背景技術】
【０００２】
特許文献１には、撮像装置において、層間絶縁層のグローバル段差（チップ全体の規模にわたる層間絶縁層表面の高低差）を低減する技術が開示されている。
【０００３】
特許文献１の撮像装置は、複数の画素が配された画素領域と、画素領域の周辺に配された周辺回路領域と、チップ周縁部であるスクライブレーン領域とを有する。これらの各領域上には層間絶縁層が形成されている。各領域の層間絶縁層は成膜後にＣＭＰ(Chemical Mechanical Polishing)法によって平坦化される。
【０００４】
画素領域は、フォトダイオードを保護する保護膜を有しており、かつゲート電極のパターン密度が高い。保護膜及びゲート電極を覆うように層間絶縁層が成膜されるため、成膜直後における画素領域の層間絶縁層表面の平均高さは、周辺回路領域のそれよりも高くなる。すなわち、画素領域のＣＭＰ工程での被研磨面積は周辺回路領域に比べて大きいため、チップ全体にわたる研磨レートに勾配が生じる。そのため、ＣＭＰ工程後における層間絶縁層の表面の高さには、グローバル段差が生じ得る。
【０００５】
このようにして生じ得るグローバル段差を低減するために、特許文献１に記載された撮像装置には、周辺回路領域、スクライブレーン領域にダミーパターンが設けられている。これにより、ＣＭＰ工程前の周辺回路領域及びスクライブレーン領域の層間絶縁層表面の平均高さが画素領域の層間絶縁層表面の平均高さに近づくため、グローバル段差が低減される旨が特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−０９８３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１の構成において、周辺回路領域には画素の走査、信号処理等を行うための回路が設けられる。ダミーパターンはこのような回路の特性にできる限り影響を与えないように配置する必要があるため、周辺回路領域にダミーパターンを形成可能な面積は限られている。そのため、ダミーパターンを設ける方法のみでは平坦化前の平均高さの差の低減量が不十分となる場合がある。
【０００８】
本発明はこのような課題に鑑みてなされたものであり、絶縁層表面のグローバル段差を低減することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一側面は、基板上に形成され、画素領域と、画素領域の周辺に配された周辺回路領域とを有する撮像装置の製造方法であって、画素領域及び周辺回路領域に絶縁層を形成する工程と、周辺回路領域を保護した状態で、画素領域に形成された絶縁層をエッチングする工程と、絶縁層の表面を平坦化する工程とを含み、絶縁層を形成する工程の後、かつ平坦化する工程の前において、画素領域の上面の高さの平均値が周辺回路領域の上面の高さの平均値よりも大きいことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、絶縁層表面のグローバル段差を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る撮像装置の上面図である。
【図２】図１のＡ−Ａ’断面図による撮像装置の製造フローの説明図である。
【図３】図１のＡ−Ａ’断面図による撮像装置の製造フローの説明図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態の一例を説明する。なお、以下の説明において同じ部材又は部分には図面間で共通の符号を付し、説明を省略することもある。
【００１３】
図１は、本発明の一実施形態に係る撮像装置１００の上面図である。図１には、撮像装置１００に含まれる画素領域１０１及び周辺回路領域１０２の位置関係が模式的に示されている。
【００１４】
撮像装置１００はシリコン等の半導体基板上に形成される。画素領域１０１には、複数の画素が行列状に配置されている。したがって、画素領域１０１の形状は、典型的には正方形、長方形等の四角形となる。各画素は、フォトダイオード等の光電変換素子と、増幅素子又はスイッチング素子として機能するＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)とを含む。
【００１５】
周辺回路領域１０２は画素領域１０１の周辺に配されている。周辺回路領域１０２は、画素領域１０１の走査を行うための走査回路、画素領域１０１から出力される信号の処理を行うための信号処理回路等を含む。
【００１６】
なお、図示した画素領域１０１と周辺回路領域１０２の位置関係はあくまでも一例であり、上述したものと異なる位置関係であってもよい。例えば、周辺回路領域１０２は図のように画素領域１０１を囲むような配置でなくてもよく、少なくとも一部が隣接して配置されていればよい。
【００１７】
図１においては、周辺回路領域１０２の周囲から半導体基板の端部までの構造については図示を省略しているが、特許文献１と同様に周辺回路領域１０２の外側にスクライブレーン領域を有していてもよい。スクライブレーン領域は、ウェハ状態で製造される撮像装置１００の製造工程において他の素子との境界となる領域である。この場合、スクライブレーン領域には特許文献１と同様にダミーパターンが形成されていてもよく、形成されていなくてもよい。
【００１８】
図２（ａ）乃至（ｅ）及び図３（ａ）乃至（ｄ）は、図１のＡ−Ａ’断面図である。以下、これらの図面を参照して、本発明の一実施形態に係る撮像装置１００の構造及び製造方法を説明する。以下の説明において具体的な材料、膜厚、サイズ、構造、工法等の一例を記載することがあるが、本発明が適用される実施形態はこれらに限定されるものではなく本発明の要旨を逸脱しない範囲で適宜変更可能である。
【００１９】
図２（ａ）に示す工程において、シリコン基板１１上に、ポリシリコン電極１３、シリサイドブロック層２６及びエッチストップ層３７がこの順に形成される。ポリシリコン電極１３は、主にシリコン基板１１に形成されるＭＯＳＦＥＴのゲート電極として用いられる。ポリシリコン電極１３は、シリコン基板１１上に不図示のゲート絶縁膜を間に挟んで形成されている。
【００２０】
なお、図２（ａ）に示す工程には、上述の工程に加えてシリコン基板１１に、フォトダイオード及びＭＯＳＦＥＴの不純物拡散領域を形成する工程をさらに含む。これらの不純物拡散領域については、図示を省略する。
【００２１】
シリサイドブロック層２６は、画素領域１０１上の、シリコン基板１１上及びポリシリコン電極１３上を覆う膜であり、酸化シリコン、窒化シリコン等により形成される。シリサイドブロック層２６は、画素領域１０１を超えて周辺回路領域１０２にも一部延在してもよいが、周辺回路領域１０２のポリシリコン電極１３上には形成されない。
【００２２】
エッチストップ層３７は後述する導波路２を形成する工程において、層間絶縁層をエッチングする際のエッチングストッパとして用いられる層である。また、導波路２を形成する工程の後に残存するエッチストップ層３７は導波路の一部としても機能する。エッチストップ層３７は、窒化シリコン等により形成される。なお、導波路２はシリコン基板１１内のフォトダイオードに入射光を導くための部材であるため、エッチストップ層３７は主にフォトダイオードの上部に設けられる。
【００２３】
具体的な膜厚の一例としては、ポリシリコン電極１３は２５０ｎｍ（ナノメートル）、シリサイドブロック層２６の膜厚は１１０ｎｍ、エッチストップ層３７の膜厚は５０ｎｍとする。なお、本明細書において、「膜厚」という用語に関し、凹凸がある膜の「膜厚」についてはその平均膜厚を指すものとする。また、「画素領域の膜厚」又は「周辺回路領域の膜厚」と表記した場合は各領域に形成されている膜の最上面の高さ（基板表面からの距離）の平均値を指すものとする。
【００２４】
ポリシリコン電極１３の配置密度は、通常画素領域１０１と周辺回路領域１０２とで異なっている。画素領域１０１には、画素領域１０１内の画素ごとに設けられた画素内の増幅回路及び画素内の電荷転送、リセット等を行うスイッチとして多数（例えば１画素あたり４個）のトランジスタを設ける必要がある。一方、周辺回路領域１０２の回路は例えば走査回路、信号処理回路等の回路を組み合わせたものであるため、各画素に対応した素子を周辺回路領域１０２に用意する必要があるとは限らない。したがって、典型的には画素領域１０１の方が周辺回路領域１０２よりもポリシリコン電極１３の配置密度が高い。よって、この場合ポリシリコン電極１３を形成した時点では画素領域１０１の方が周辺回路領域１０２よりも平均膜厚が厚くなる。
【００２５】
ここで、シリサイドブロック層２６を設ける必要がある理由について説明する。周辺回路領域１０２内では走査、信号処理等が行われるため、高速動作が求められる。そのため、周辺回路領域１０２において、ポリシリコン及び／又は拡散領域を高融点金属によりシリサイド化させることにより、これらの抵抗を低減させ、処理を高速化させることが可能である。
【００２６】
一方、シリサイド化の工程において、画素領域１０１のフォトダイオードが形成されている箇所にも高融点金属が拡散すると、暗電流の増加等によるノイズが発生し得る。そのため、画素領域１０１のトランジスタはシリサイド化を行わない。これに加え、画素領域１０１のシリコン基板１１及びポリシリコン電極１３には、シリサイド化を防止又は低減するためのシリサイドブロック層２６が設けられている。
【００２７】
以上のような理由により、本実施形態では、画素領域１０１上にはシリサイドブロック層２６を設けるが、周辺回路領域１０２上にはシリサイドブロック層２６を設けない構成となっている。これにより、走査、信号処理等の処理の高速化と、フォトダイオードのノイズ低減が両立される。しかしながら、画素領域１０１にのみシリサイドブロック層２６が存在することにより、層間絶縁層１２の形成後における画素領域１０１と周辺回路領域１０２の膜厚差が拡大する。これは、後続の工程において形成される層間絶縁膜１２に起因するグローバル段差の要因の一つとなり得る。よって、以下に説明する後続の工程では、グローバル段差低減のためにＣＭＰ工程に先立って画素領域１０１の層間絶縁膜１２をエッチングする処理が行われる。
【００２８】
次に、図２（ｂ）に示す工程において、層間絶縁層１２が形成される。層間絶縁層１２はＢＰＳＧ(Borophosphosilicate glass)を材料とする。層間絶縁層１２の成膜後の膜厚は例えば１６００ｎｍとする。成膜後の層間絶縁層１２の表面は、下層の構造の影響で凹凸が生じる。下層の構造は画素領域１０１と周辺回路領域１０２とで異なるため、画素領域１０１と周辺回路領域１０２との間で膜厚差が生じる。
【００２９】
次に、図２（ｃ）に示す工程において、層間絶縁層１２上にフォトレジスト等のレジストマスク５１を形成する。ここで、レジストマスク５１は画素領域１０１の少なくとも一部が開口され、周辺回路領域１０２が保護されるように形成される。この状態で、層間絶縁層１２のエッチングを行い、画素領域１０１の層間絶縁層１２の一部を除去する。これにより、画素領域１０１と周辺回路領域１０２との間の層間絶縁層１２の膜厚差が低減される。エッチングにより除去する層間絶縁層１２の厚さ（エッチング量）は、画素領域１０１における層間絶縁層１２の膜厚ばらつきが最小となるように逆算して決定することができる。一例としては、エッチング量は１００ｎｍとすることができる。
【００３０】
次に、図２（ｄ）に示す工程において、レジストマスク５１を除去してからＣＭＰにより層間絶縁層１２の平坦化を行う。すなわち、層間絶縁層１２の上面における画素領域１０１と周辺回路領域１０２との間の膜厚差を低減してから、ＣＭＰによる平坦化が行われる。これにより、画素領域１０１と周辺回路領域１０２との間のＣＭＰの研磨レート差が低減され、平坦化後のグローバル段差が低減される。層間絶縁層１２の平坦化後の膜厚は例えば１０００ｎｍである。その後、引き出し層間配線（不図示）を形成する工程においてさらにＣＭＰが行われ、層間絶縁層１２の膜厚は例えば６５０ｎｍとなる。
【００３１】
次に、図２（ｅ）に示す工程において、層間絶縁層１２上に配線層１が形成され、その後、導波路２が形成される。配線層１は、酸化シリコンなどからなる複数の層間絶縁層２１〜２４、窒化シリコンなどからなる複数の層間絶縁層３１〜３４、複数の銅配線４１、４２を有する。銅配線４１、４２はダマシン法を用いて形成される。銅配線４１は層間絶縁層１２上に形成される。換言すれば、層間絶縁層１２はシリコン基板１１と銅配線４１の間に配される絶縁層である。銅配線４２は銅配線４１の上方に層間絶縁層３２、層間絶縁層２２を間に介して形成される。銅配線４２上には層間絶縁膜３４、層間絶縁膜２４が形成される。
【００３２】
導波路２は、配線層１及び層間絶縁層１２をエッチングすることにより空孔を形成し、導波路形成膜３６を成膜してその空孔を埋め込んでから平坦化することにより形成される。上述のエッチストップ層３７はエッチングにより空孔を形成する際のエッチングストッパとなる。なお、本実施形態では導波路形成膜３６の下地として導波路下地膜３５が設けられている。導波路下地膜３５及び導波路形成膜３６の材料には例えば窒化シリコン等を用いることができる。
【００３３】
このようにして形成された導波路２は、例えば、高さが１５００ｎｍ、上面の直径が１２００ｎｍ、底面の直径が８００ｎｍの円錐台形状となる。導波路２は、入射光を効率よくフォトダイオードへ導くための導波構造であり、導波路形成膜３６をコアとし、層間絶縁層２１〜２４等をクラッドとする。導波条件を満足させるため、導波路形成膜３６には層間絶縁層２１〜２４よりも屈折率が大きな材料が用いられる。上述のように導波路形成膜３６に窒化シリコンを用い、層間絶縁層２１〜２４にＢＰＳＧを用いることでこの屈折率の関係が満たされ得る。
【００３４】
導波路２の高さばらつきが大きい場合、入射光強度がフォトダイオードごとにばらつくため、シェーディングなどの画質劣化の原因となり得る。本実施形態では上述のように層間絶縁層１２に起因するグローバル段差が低減される。これにより、導波路２の高さばらつきも低減されているため、フォトダイオードへの入射光量ばらつきが低減し、画質が向上する。
【００３５】
導波路下地膜３５及び導波路形成膜３６の成膜後の合計膜厚（層間絶縁層２４の上面から導波路形成膜３６の上面の間の厚さ）は、一例としては、画素領域１０１において４００ｎｍ、周辺回路領域１０２において１５００ｎｍとなる。すなわち、導波路２のための孔部がある画素領域１０１の方が周辺回路領域１０２よりも薄くなり、膜厚差が生じる。この膜厚差が大きいと、ＣＭＰにより平坦化した後において、導波路下地膜３５及び導波路形成膜３６に起因するグローバル段差が大きくなり、画質劣化の原因となり得る。
【００３６】
そのため、層間絶縁層１２の場合と同様にして、周辺回路領域１０２の導波路形成膜３６を選択的にエッチングして一部を除去し、画素領域１０１と周辺回路領域１０２との膜厚差を低減する。その後、導波路形成膜３６の表面をＣＭＰにより平坦化する。この工程における導波路形成膜３６のエッチング量は例えば８００ｎｍであり、導波路形成膜３６の平坦化後の膜厚は例えば２００ｎｍである。この方法によれば画素領域１０１と周辺回路領域１０２との膜厚差の低減により、導波路下地膜３５及び導波路形成膜３６に起因するグローバル段差が低減され、画質が向上する。
【００３７】
次に、図３（ａ）に示す工程において、周辺回路領域１０２の導波路下地膜３５、導波路形成膜３６の少なくとも一部を選択的に除去し、酸化シリコンなどからなる層間絶縁層２５を成膜する。周辺回路領域１０２の一部の膜が除去される際に生じた凹凸の影響で、周辺回路領域１０２の層間絶縁層２５の表面に凹凸が生じる。一方、画素領域１０１の窒化膜は除去されないため、画素領域の層間絶縁層２５の表面にはこの要因による凹凸は生じない。そのため、画素領域１０１と周辺回路領域１０２との間で膜厚差が生じる。なお、図３（ａ）では、周辺回路領域１０２の導波路下地膜３５、導波路形成膜３６の一部を残す場合を図示しているが、全てを除去してもよい。
【００３８】
次に、図３（ｂ）に示す工程において、図２（ｃ）の工程と同様に層間絶縁層２５上にレジストマスク５２を形成し、画素領域１０１のエッチングを行う。この工程により、層間絶縁層２５の上面における、画素領域１０１と周辺回路領域１０２との間の膜厚差が低減される。
【００３９】
レジストマスク５２は、周辺回路領域１０２の全部又は一部を覆うように配置する。また、レジストマスク５２は、画素領域１０１を覆わなくてもよく、一部を覆うように配置してもよい。画素領域１０１のレジストマスク５２の配置パターンは、層間絶縁層２５の凹凸の形状、膜厚分布等を考慮して決定することができる。一例としては、３０００ｎｍ角のパターンを１３００ｎｍ間隔で周期的に配置するパターンとする。エッチング量は例えば画素領域１０１における層間絶縁層２５の膜厚ばらつきが最小となるように逆算して決定することができる。一例としては、エッチング量は３８０ｎｍとする。
【００４０】
次に、図３（ｃ）に示す工程において、レジストマスク５２を除去してからＣＭＰにより層間絶縁層２５の平坦化を行う。上述の層間絶縁層１２の平坦化の場合と同様に、平坦化後の画素領域１０１との周辺回路領域１０２との間の膜厚差が低減され、グローバル段差が低減される。
【００４１】
次に、図３（ｄ）に示す工程において、配線層（不図示）、層内レンズ６１、平坦化層６２、カラーフィルタ６３及びマイクロレンズ６４を形成される。撮像装置１００に入射された光はマイクロレンズ６４及び層内レンズ６１で集光され、カラーフィルタ６３、導波路２等を経由してシリコン基板１１内に形成されたフォトダイオードに入射される。本実施形態によれば、層間絶縁層１２、２５及び導波路形成膜３６に起因するグローバル段差が低減されている。そのため、層内レンズ６１、マイクロレンズ６４等とフォトダイオードの間の距離のばらつきが小さく、入射光強度のばらつきが低減されている。したがって、本実施形態による撮像装置１００の製造方法によれば、画質が向上した撮像装置１００を提供することができる。
【００４２】
上記の実施形態により提供される撮像装置は撮像システムに適用することができる。撮像システムは、撮影を主目的とする装置だけでなく、撮影機能を補助的に備える装置も含まれる。より具体的な例示としては、撮像システムは、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星などを含む。
【００４３】
撮像システムは、上記の実施形態として例示された本発明に係る撮像装置と、撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、及び、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。
【符号の説明】
【００４４】
１                  配線層
２                  導波路
１１                シリコン基板
１２、２１〜２５    層間絶縁層
１３                ポリシリコン電極
２６                シリサイドブロック層
５１、５２          レジストマスク
１００              撮像装置
１０１              画素領域
１０２              周辺回路領域
【図１】
2016058599.tif 000003
【図２】
2016058599.tif 000004
【図３】
2016058599.tif 000005