(57)【要約】【課題】半導体素子が安定的に作動する配線基板を提供することを課題とする。【解決手段】多数のスルーホール１７を有するコア基板１５上下面に多数のビアホール１８を有する絶縁層１６ａ〜１６ｄが同数ずつ積層されて成り、上面に半導体素子Ｓの搭載部Ｘを有する絶縁基板１０と、搭載部Ｘ内の多数の半導体素子接続パッド１１と、絶縁基板１０下面に搭載部Ｘより広い領域に配列された多数の外部接続パッド１２と、コア基板１５表面および絶縁層１６ａ〜１６ｄ表面に被着されビアホール１８内に充填されたビア導体１８ａおよびスルーホール１７内に被着されたスルーホール導体１７ａを介して半導体素子接続パッド１１と外部接続パッド１２とを接続する配線導体１３とを具備する配線基板Ａであって、搭載部Ｘに対応する領域ではコア基板１０を中心に上面側および下面側の同順位に積層された絶縁層１６ａ〜１６ｄ同士のビアホール１８数の差が２０％以内である。【選択図】図１
2016127150.tif 000002
【特許請求の範囲】
【請求項１】
多数のスルーホールを有するコア基板の上下面に多数のビアホールを有する絶縁層が同数ずつ積層されて成り、上面に半導体素子が搭載される搭載部を有する絶縁基板と、前記搭載部内に配列形成された多数の半導体素子接続パッドと、前記絶縁基板の下面に前記搭載部よりも広い領域にわたり配列形成された多数の外部接続パッドと、前記コア基板の表面および前記絶縁層の表面に被着されており、前記ビアホール内に充填されたビア導体および前記スルーホール内に被着されたスルーホール導体を介して前記半導体素子接続パッドと前記外部接続パッドとを接続する配線導体と、を具備して成る配線基板であって、前記搭載部に対応する領域では、前記コア基板を中心にして上面側および下面側のそれぞれ同順位に積層された前記絶縁層同士における前記ビアホールの数の差が２０％以内であることを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子等を搭載するための配線基板に関するものである。
【背景技術】
【０００２】
図２に、半導体素子Ｓを搭載するための従来の配線基板Ｂの一例を示す。
配線基板Ｂは、絶縁基板２０と、半導体素子接続パッド２１と、外部接続パッド２２と、配線導体２３と、ソルダーレジスト層２４とから成る。
【０００３】
絶縁基板２０は、コア基板２５の上面に絶縁層２６ａ，２６ｂおよび下面に絶縁層２６ｃ，２６ｄを積層して成る。絶縁基板２０は、その上面中央部に半導体素子Ｓを搭載するための搭載部Ｘを有している。
コア基板２５には、複数のスルーホール２７が形成されている。スルーホール２７の内側には、スルーホール導体２７ａが被着されている。
絶縁層２６ａ〜２６ｄには、複数のビアホール２８が形成されている。ビアホール２８内には、ビア導体２８ａが被着されている。
なお、絶縁層２６ａ〜２６ｄは、エポキシ樹脂やビスマレイミドトリアジン樹脂等の電気絶縁性樹脂から成る。絶縁層２６ａ〜２６ｄの熱膨張係数はおよそ４０ｐｐｍ／℃程度である。ビア導体２８ａは、例えば銅から成る。ビア導体２８ａの熱膨張係数はおよそ１７ｐｐｍ／℃程度である。
搭載部Ｘには、多数の半導体素子接続パッド２１が配列形成されている。これらの半導体素子接続パッド２１には、半導体素子Ｓの電極Ｔが半田を介して接続される。なお、半導体素子Ｓの電極Ｔと半導体素子接続パッド２１との接続は、例えば周知のリフロー処理により行われる。
さらに、絶縁層２６ｄには、搭載部Ｘに対応する領域よりも広い領域にわたり、多数の外部接続パッド２２が配列形成されている。外部接続パッド２２は、外部電気回路基板の配線導体に半田を介して接続される。
【０００４】
配線導体２３は、絶縁基板２０の表面および内部に形成されている。
これらの配線導体２３には、信号用と接地用と電源用とがある。
信号用の配線導体２３は、半導体素子接続パッド２１の一部と電気的に接続されている。そして、上面側の絶縁層２６ｂの表面を搭載部Ｘから絶縁基板２０の外周方向に向けて延在し、ビア導体２８ａを介してコア基板２５の外周付近のスルーホール導体２７ａに電気的に接続される。さらに、下面側の絶縁層２６ｃ、２６ｄに形成されたビア導体２８ａを介して絶縁基板２０の外周付近の外部接続パッド２２に電気的に接続される。
接地用または電源用の配線導体２３は、コア基板２５の表面および絶縁層２６ｂ〜２６ｄの表面にプレーン導体２９を有している。接地用または電源用の配線導体２３は、半導体素子接続パッド２１の一部と電気的に接続されている。
このような接地用または電源用の配線導体２３は、半導体素子Ｓへの電源供給をスムーズとするために、半導体素子接続パッド２１から外部接続パッド２２までの配線経路をできる限り短く配設してやることが好ましい。
このため、接地用または電源用の半導体素子接続パッド２１は、上面側の絶縁層２６ａ，２６ｂにおいて、主に搭載部Ｘの直下に集中的に配設されたビア導体２８ａを介して上面側のプレーン導体２９に電気的に接続される。
そして、これらのプレーン導体２９は、スルーホール導体２７ａおよびビア導体２８ａを介して下面側のプレーン導体２９に接続され、さらに下面側のビア導体２８ａを介して外部接続パッド２２に電気的に接続される。
【０００５】
ソルダーレジスト層２４は、最表層の絶縁層２６ａ、２６ｄの表面に形成されている。上面側の絶縁層２６ａ表面に形成されたソルダーレジスト層２４は、半導体素子接続パッド２１の中央部を露出する開口部２４ａを有している。下面側の絶縁層２６ｄ表面に形成されたソルダーレジスト層２４は、外部接続パッド２２の中央部を露出する開口部２４ｂを有している。
【０００６】
ところで、従来の配線基板Ｂは、上述のように上面側の絶縁層２６ａ、２６ｂにおいて、プレーン導体２９と接続されるビア導体２８ａが搭載部Ｘの直下に集中的に多数形成されている。
一方で、下面側の絶縁層２６ｃ、２６ｄおいては、搭載部Ｘに対応する領域よりも広い領域にわたり形成された外部接続パッド２９に接続するために、ビア導体２８ａが分散的に形成されている。
ところが、上述したように絶縁層２６ａ〜２６ｄの熱膨張係数と、ビア導体２８ａの熱膨張係数とは異なるため、搭載部Ｘに対応する領域に集中的にビア導体２８ａが形成された上面側の絶縁層２６ａ、２６ｂと、広い領域に分散的にビア導体２８ａが形成された下面側の絶縁層２６ｃ、２６ｄとでは、例えば上述したリフロー処理の加熱冷却時において熱伸縮の挙動の違いが大きくなる。このため、配線基板Ｂに反りが生じてしまい、半導体素子Ｓの電極Ｔと半導体素子接続パッド２１との間の距離のバラツキが大きくなってしまい、半田を両者に確実に溶着できず、半導体素子を安定的に作動させることができないという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１６５０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、コア基板を中心にして上面側および下面側のそれぞれ同順位に積層された絶縁層同士の熱伸縮の挙動差を小さくして配線基板の反りを抑制する。これにより、半導体素子を配線基板に確実に搭載して半導体素子が安定的に作動する配線基板を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の配線基板は、多数のスルーホールを有するコア基板の上下面に多数のビアホールを有する絶縁層が同数ずつ積層されて成り、上面に半導体素子が搭載される搭載部を有する絶縁基板と、搭載部内に配列形成された多数の半導体素子接続パッドと、絶縁基板の下面に搭載部よりも広い領域にわたり配列形成された多数の外部接続パッドと、コア基板の表面および絶縁層の表面に被着されており、ビアホール内に充填されたビア導体およびスルーホール内に被着されたスルーホール導体を介して半導体素子接続パッドと外部接続パッドとを接続する配線導体と、を具備して成る配線基板であって、搭載部に対応する領域では、コア基板を中心にして上面側および下面側のそれぞれ同順位に積層された絶縁層同士におけるビアホールの数の差が２０％以内であることを特徴とするものである。
【発明の効果】
【００１０】
本発明の配線基板によれば、搭載部に対応する領域において、コア基板を中心にして上面側および下面側のそれぞれ同順位に積層された絶縁層同士におけるビアホール数の差が２０％以内になるように配設されている。このように、特に多数のビアホールが集中的に形成される搭載部に対応する領域において、絶縁層と異なる熱膨張係数を有するビア導体の配設バランスを、コア基板の上面側の絶縁層と下面側の絶縁層とで近づけてやることで、熱履歴時における熱伸縮の挙動差を小さくする。これにより、半導体素子搭載時に、半導体素子の電極と半導体素子接続パッドとの間の距離のバラツキを小さくして両者を半田で強固に接続することができる。その結果、半導体素子を安定的に作動させることが可能な配線基板を提供できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の配線基板の実施の形態の一例を示す概略断面図である。
【図２】図２は、従来の配線基板の実施の形態の一例を示す概略断面図である。
【発明を実施するための形態】
【００１２】
まず、図１を基にして本発明の配線基板Ａの実施形態の一例を説明する。
配線基板Ａは、絶縁基板１０と、半導体素子接続パッド１１と、外部接続パッド１２と、配線導体１３と、ソルダーレジスト層１４とから成る。
【００１３】
絶縁基板１０は、コア基板１５の上面に絶縁層１６ａ、１６ｂおよび下面に絶縁層１６ｃ、１６ｄを積層して成る。絶縁基板１０は、その上面中央部に半導体素子Ｓを搭載するための搭載部Ｘを有している。
コア基板１５は、例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等を含浸して硬化させた電気絶縁材料から成る。
コア基板１５には、複数のスルーホール１７が形成されている。スルーホール１７の内側には、スルーホール導体１７ａが被着されている。
スルーホール１７は、例えばドリル加工やレーザー加工、あるいはブラスト加工により形成される。スルーホール１７の直径は、およそ１００μｍ〜３００μｍ程度である。スルーホール導体１７ａは、例えば銅等の良導電性金属から成る。
【００１４】
絶縁層１６ａ〜１６ｄは、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂から成る。この熱硬化性樹脂には、酸化珪素粉末等の無機絶縁物フィラーを分散させてもよい。絶縁層１６ａ〜１６ｄの熱膨張係数は、およそ４０ｐｐｍ／℃程度である。
絶縁層１６ａ〜１６ｄには、複数のビアホール１８が形成されている。ビアホール１８内には、ビア導体１８ａが被着されている。
ビアホール１８は、例えばレーザー加工により形成される。ビアホール１８の直径は、およそ３０〜１００μｍ程度である。ビア導体１８ａは、例えば銅等の良導電性金属から成る。ビア導体１８ａの熱膨張係数は、およそ１７ｐｐｍ／℃程度である。
【００１５】
搭載部Ｘには、多数の半導体素子接続パッド１１が配列形成されている。
これらの半導体素子接続パッド１１は、銅等の良導電性金属により成る。半導体素子接続パッド１１には、半導体素子Ｓの電極Ｔが半田を介して接続される。
なお、半導体素子Ｓの電極Ｔと半導体素子接続パッド１１との接続は、例えば周知のリフロー処理により行われる。
最下層の絶縁層１６ｄには、搭載部Ｘに対応する領域よりも広い領域にわたり、多数の外部接続パッド１２が配列形成されている。これらの外部接続パッド１２は、銅等の良導電性金属により成る。外部接続パッド１２は、外部電気回路基板の配線に半田を介して接続される。
【００１６】
配線導体１３は、絶縁基板１０の表面および内部に形成されている。これらの配線導体１３は、銅等の良導電性金属により形成される。配線導体１３は、例えば周知のセミアディティブ法やサブトラクティブ法により形成される。
配線導体１３には、信号用と接地用と電源用とがある。
信号用の配線導体１３は、半導体素子接続パッド１１の一部と電気的に接続されている。そして、上面側の絶縁層１６ｂの表面を搭載部Ｘから絶縁基板１０の外周方向に向けて延在し、ビア導体１８ａを介してコア基板１５の外周付近のスルーホール導体１７ａに電気的に接続される。さらに、下面側第の絶縁層１６ｃ、１６ｄに形成されたビア導体１８ａを介して絶縁基板１０の外周付近の外部接続パッド１２に電気的に接続される。
接地用または電源用の配線導体１３は、コア基板１５の表面および絶縁層１６ｂ〜１６ｄの表面にプレーン導体１９を有している。接地用または電源用の配線導体１３は、半導体素子接続パッド１１の一部と電気的に接続されている。
このような接地用または電源用の配線導体１３は、半導体素子Ｓへの電源供給をスムーズにするために、半導体素子接続パッド１１から外部接続パッド１２までの配線経路をできる限り短く配設してやることが好ましい。このため、接地用または電源用の半導体素子接続パッド１１は、上面側の絶縁層１６ａ、１６ｂにおいて、主に搭載部Ｘの直下に集中的に多数配設されたビア導体１８ａを介して上面側のプレーン導体１９に電気的に接続される。
そして、これらのプレーン導体１９は、スルーホール導体１７ａおよびビア導体１８ａを介して下面側のプレーン導体１９に接続され、さらに下面側のビア導体１８ａを介して外部接続パッド１２に電気的に接続される。
【００１７】
ソルダーレジスト層１４は、最表層の絶縁層１６ａ、１６ｄの表面に形成されている。上面側の絶縁層１６ａ表面に形成されたソルダーレジスト層１４は、半導体素子接続パッド１１の中央部を露出する開口部１４ａを有している。また、下面側の絶縁層１６ｄ表面に形成されたソルダーレジスト層１４は、外部接続パッド１２の中央部を露出する開口部１４ｂを有している。
【００１８】
ところで、本例の配線基板Ａでは、プレーン導体１９同士、あるいはプレーン導体１９と外部接続パッド１２とを電気的に接続するビア導体１８ａを有するビアホール１８の数を調整することで、コア基板１５を中心にして上面側および下面側のそれぞれ同順位に積層された絶縁層１６ａ〜１６ｄ同士のビアホール１８数の差が搭載部Ｘに対応する領域において２０％以内になるように配設されている。
これにより、特に多数のビアホール１８が集中的に形成される搭載部Ｘに対応する領域おいて、絶縁層１６ａ〜１６ｄと異なる熱膨張係数を有するビア導体１８ａの配設バランスを、コア基板１５を中心にしてそれぞれ同順位の上面側の絶縁層１６ａ、１６ｂと下面側の絶縁層１６ｃ、１６ｄとで近づけてやることで、熱履歴時における熱伸縮の挙動差を抑制する。これにより、半導体素子Ｓ搭載時に、半導体素子Ｓの電極Ｔと半導体素子接続パッド１１との間の距離のバラツキを小さくして両者を半田で強固に接続することができる。その結果、半導体素子Ｓを安定的に作動させることが可能な配線基板Ａを提供できる。
【００１９】
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態では、プレーン導体１９同士、あるいはプレーン導体１９と外部接続パッド１２とを電気的に接続するビア導体１８ａを有するビアホール１８の数を調整する一例を示したが、電気的な接続のないダミーのビア導体を有するビアホールを形成して、コア基板を中心にして上面側および下面側のそれぞれ同順位に積層された絶縁層同士のビアホール数の差が搭載部Ｘに対応する領域において２０％以内になるように調整しても構わない。
【符号の説明】
【００２０】
１１            半導体素子接続パッド
１２            外部接続パッド
１３            配線導体
１５            コア基板
１６ａ〜１６ｄ  絶縁層
１７            スルーホール
１７ａ          スルーホール導体
１８            ビアホール
１８ａ          ビア導体
Ａ              配線基板
Ｘ              搭載部
【図１】
2016127150.tif 000003
【図２】
2016127150.tif 000004