(57)【要約】【課題】実施形態は、製造過程においてウェーハの反りを抑制することが可能な、高耐圧、低オン抵抗の半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１半導体層と第２半導体層との境界に平行な方向に並設された複数の第１電極と、前記第１半導体層と、前記複数の第１電極のそれぞれと、の間に設けられた第２導電形の３半導体層と、前記第３半導体層と、前記複数の第１電極のそれぞれと、の間に設けられた第１絶縁膜と、を備える。さらに、前記複数の第１電極のそれぞれの間において、前記第２半導体層上に選択的に設けられた第１導電形の第４半導体層と、前記第１半導体層と、前記第２半導体層と、前記第４半導体層と、に第２絶縁膜を介して対向する第２電極と、前記第１電極、前記第２半導体層および前記第４半導体層に電気的に接続された第３電極と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層上に設けられた第２導電形の第２半導体層と、
前記第１半導体層と前記第２半導体層との境界に平行な方向に並設され、第１の端部が前記第１半導体層中に位置し、第２の端部が前記第２半導体層側に位置する複数の第１電極と、
前記第１半導体層と、前記複数の第１電極のそれぞれと、の間に設けられた第２導電形の３半導体層と、
前記第３半導体層と、前記複数の第１電極のそれぞれと、の間に設けられた第１絶縁膜と、
前記複数の第１電極のそれぞれの間において、前記第２半導体層上に選択的に設けられた第１導電形の第４半導体層と、
前記第１半導体層と、前記第２半導体層と、前記第４半導体層と、に第２絶縁膜を介して対向する第２電極と、
前記第１電極、前記第２半導体層および前記第４半導体層に電気的に接続された第３電極と、
を備えた半導体装置。
【請求項２】
前記第２電極は、一方の端が前記第１の端部と、前記境界と、の間に位置し、他方の端が前記第２半導体層側に位置する請求項１記載の半導体装置。
【請求項３】
前記第１半導体層は、第１の層と、前記第１の層の上に設けられ、前記第１の層よりも第１導電形の不純物濃度が高い第２の層と、を有し、
前記第１の端部は、前記第１の層中に位置する請求項１または２に記載の半導体装置。
【請求項４】
前記第３半導体層に含まれる第２導電形の不純物量は、前記第１半導体層および前記第３半導体層に含まれる第１導電形の不純物量と同じである請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第３電極は、前記第２の端部に接する請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳトランジスタ（Metal Oxide Semiconductor transistor）などの電力用半導体装置には、高耐圧および低オン抵抗が求められる。例えば、トレンチゲート型ＭＯＳトランジスタでは、ドリフト層の不純物濃度を高くしてオン抵抗を下げる方法が採られる。そして、トレンチゲート内においてゲート電極の下にソース電位のフィールドプレート電極を配置し、ドリフト層の空乏化を促進することにより、高耐圧化を同時に実現することが望ましい。また、半導体装置の高耐圧化には、ドリフト層の厚膜化が必須であり、ゲートトレンチも深く設けられる。結果として、フィールドプレート電極と、ドリフト層と、の間に設けられるフィールド絶縁膜に加わるドレイン電圧の配分が大きくなり、その絶縁耐圧を高くする必要が生じる。しかしながら、フィールド絶縁膜の厚膜化は、ウェーハの反りを大きくし、半導体装置の製造を困難にする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−５９９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、高耐圧、低オン抵抗の半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体層と、前記半導体層上に設けられた第２導電形の第２半導体層と、前記第１半導体層と前記第２半導体層との境界に平行な方向に並設され、第１の端部が前記第１半導体層中に位置し、第２の端部が前記第２半導体層側に位置する複数の第１電極と、前記第１半導体層と、前記複数の第１電極のそれぞれと、の間に設けられた第２導電形の３半導体層と、前記第３半導体層と、前記複数の第１電極のそれぞれと、の間に設けられた第１絶縁膜と、を備える。さらに、前記複数の第１電極のそれぞれの間において、前記第２半導体層上に選択的に設けられた第１導電形の第４半導体層と、前記第１半導体層と、前記第２半導体層と、前記第４半導体層と、に第２絶縁膜を介して対向する第２電極と、前記第１電極、前記第２半導体層および前記第４半導体層に電気的に接続された第３電極と、を備える。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置を例示する模式断面図。
【図２】実施形態に係る半導体装置の製造過程を例示する模式断面図。
【図３】図２に続く製造過程を例示する模式断面図。
【図４】図３に続く製造過程を例示する模式断面図。
【図５】図４に続く製造過程を例示する模式断面図。
【図６】図５に続く製造過程を例示する模式断面図。
【図７】実施形態の変形例に係る半導体装置を例示する模式断面図。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
さらに、各図中に示すＸＹＺ直交座標系におけるＸ軸方向、Ｙ軸方向およびＺ軸方向を用いて各部分の配置および構成を説明する。また、Ｚ軸方向を上方、その反対方向を下方として説明する場合がある。
【０００９】
以下の実施形態では、第１導電形をｎ形、第２導電形をｐ形として説明するが、これに限定される訳ではない、第１導電形をｐ形、第２導電形をｎ形としても良い。
【００１０】
図１は、実施形態に係る半導体装置１を例示する模式断面図である。半導体装置１は、例えば、パワーＭＯＳトランジスタである。図１（ａ）は、半導体装置１のユニットセルの断面構造を表している。図１（ｂ）は、図１（ａ）中に示す領域１Ｂを拡大して表している。
【００１１】
半導体装置１は、ｎ形の第１半導体層（以下、ドリフト層１０）と、ドリフト層１０の上に設けられたｐ形の第２半導体層（以下、ベース層２０）と、を備える。ドリフト層１０は、例えば、ドレイン層１３の上に設けられる。ドレイン層１３は、ドリフト層１０よりもｎ形不純物の濃度が高い層である。ドレイン層１３は、例えば、ｎ形半導体層であっても良いし、ｎ形半導体基板でも良い。
【００１２】
図１に示すように、ドリフト層１０は、第１の層１５と、第２の層１７と、を含む。第２の層１７は、第１の層１５の上に設けられ、第１の層１５よりもｎ形不純物の濃度が高い。また、第２の層１７は、ドレイン層１３よりもｎ形不純物の濃度が低い。
【００１３】
半導体装置１は、第１電極（以下、フィールドプレート電極３０）と、第２電極（以下、ゲート電極５０）と、を備える。
【００１４】
半導体装置１は、複数のフィールドプレート電極３０を備える。フィールドプレート電極３０は、例えば、ドリフト層１０と、ベース層２０と、の境界１０ａに平行な方向（Ｘ軸方向）に並設される。
【００１５】
フィールドプレート電極３０は、ドリフト層１０およびベース層２０の内部において、Ｚ方向に延在する。そして、その第１の端部３０ａは、ドリフト層１０の中に位置し、第２の端部３０ｂは、ベース層２０側に位置する。また、第１の端部３０ａは、第１の層１５中に位置することが好ましい。
【００１６】
半導体装置１は、ｐ形半導体層（以下、ｐ形層４０）と、第１絶縁膜（以下、フィールドプレート絶縁膜３３）と、を備える。ｐ形層４０は、ドリフト層１０と、複数のフィールドプレート電極３０のそれぞれと、の間に設けられる。フィールドプレート絶縁膜３３は、複数のフィールドプレート電極３０のそれぞれと、ｐ形層４０と、の間に設けられる。また、ｐ形層４０は、ベース層２０につながるように設けられる。
【００１７】
例えば、フィールドプレート電極３０は、ベース層２０を貫通してドリフト層１０に至る第１のトレンチ（以下、トレンチ１０１）の内部に、フィールドプレート絶縁膜３３を介して設けられる。そして、ｐ形層４０は、フィールドプレート絶縁膜３３に沿って設けられる。
【００１８】
半導体装置１は、隣り合うトレンチ１０１の間に第２電極（以下、ゲート電極５０）をさらに備える。また、半導体装置１は、複数のフィールドプレート電極３０のそれぞれの間において、ベース層２０上に選択的に設けられたｎ形の第４半導体層（以下、ソース層２３）を備える。そして、ゲート電極５０は、ドリフト層１０、ベース層２０およびソース層２３に第２絶縁膜（ゲート絶縁膜５３）を介して対向する。
【００１９】
例えば、ゲート電極５０は、その一方の端５０ａが第１の端部３０ａと、ドリフト層１０とベース層２０との境界１０ａと、の間に位置し、他方の端５０ｂがベース層２０側に位置する。
【００２０】
言い換えれば、図１（ｂ）に示すように、ゲート電極５０は、ベース層２０を貫通してドリフト層１０に至る第２のトレンチ（以下、トレンチ１０７）の内部に、ゲート絶縁膜５３を介して設けられる。トレンチ１０７は、隣り合う２つのトレンチ１０１の間において、ベース層２０を貫通して第２の層１７に至る深さに設けられる。すなわち、トレンチ１０７は、トレンチ１０１よりも浅く設けられる。
【００２１】
ソース層２３は、ベース層２０のゲート電極５０側に位置する部分の上に選択的に設けられる。そして、ゲート電極５０は、トレンチ１０７の内面において、ゲート絶縁膜５３を介して、第２の層１７、ベース層２０およびソース層２３に対向する。
【００２２】
さらに、半導体装置１は、ベース層２０、ソース層２３、フィールドプレート電極３０およびゲート電極５０の上に設けられた第３電極（以下、ソース電極６０）を備える。ソース電極６０は、ベース層２０、ソース層２３およびフィールドプレート電極３０に電気的に接続される。ゲート電極５０と、ソース電極６０と、の間には、層間絶縁膜５５が設けられ、両者を電気的に絶縁する。また、ソース電極６０は、フィールドプレート電極３０の第２の端部３０ｂに接するように設けられる。
【００２３】
また、半導体装置１は、ｐ形層４０に含まれるｐ形不純物の総量がドリフト層１０およびｐ形層４０に含まれるｎ形不純物の総量と同じになるように設けられる。すなわち、ベース層２０とドリフト層１０との間、および、ｐ形層４０とドリフト層との間のｐｎ接合に逆バイアスが印加された時、ドリフト層１０およびｐ形層４０の全体が空乏化し易いように、チャージバランスをとることが望ましい。
【００２４】
ここで「同じ」とは、厳密な意味で不純物量が同じ場合に限定される訳ではなく、製造過程における不純物量の制御精度に起因する差を許容する。すなわち、ｐ形層４０に含まれるｐ形不純物の総量と、ドリフト層１０およびｐ形層４０に含まれるｎ形不純物の総量とが、ほぼ同じであれば良い。
【００２５】
また、本実施形態では、ｐ形層４０に囲まれたトレンチ１０１の内部にソース電位のフィールドプレート電極３０が設けられる。これにより、ｐ形層４０の空乏化が促進されるため、例えば、ｐ形層４０のｐ形不純物の総量を、ドリフト層１０およびｐ形層４０に含まれるｎ形不純物の総量よりも多くすることも可能である。
【００２６】
さらに、フィールドプレート絶縁膜３３と、ドリフト層１０と、の間にｐ形層４０を介在させることにより、フィールドプレート絶縁膜３３に加わる電圧を低減することができる。すなわち、フィールドプレート電極３０とドレイン層１３との間に印加されるドレイン電圧のうちのフィールドプレート絶縁膜３３に印加される電圧の割合を低減することが可能となる。その結果、フィールドプレート絶縁膜３３の膜厚を薄くすることができる。
【００２７】
例えば、半導体装置１の高耐圧化および低オン抵抗化のためには、第２の層１７のＺ軸方向の層厚を厚くし、トレンチ１０１を深く形成することが好ましい。そして、フィールドプレート絶縁膜３３の厚さは、トレンチ１０１が深くなるほど厚くなる傾向にある。結果として、フィールドプレート絶縁膜３３の厚膜化は、ウェーハの反りを大きくする。これに対し、本実施形態では、ｐ形層４０を設けない場合に比べて、フィールドプレート絶縁膜３３を薄くすることが可能である。これにより、高耐圧化および低オン抵抗化を実現しつつ、かつ、ウェーハの反りを抑制し、半導体装置１の製造難度を低下させることが可能となる。
【００２８】
次に、図２〜図６を参照して、実施形態に係る半導体装置１の製造方法を説明する。図２（ａ）〜図６（ｂ）は、実施形態に係る半導体装置の製造過程を例示する模式断面図である。
【００２９】
図２に示すように、ドレイン層１３の上にドリフト層１０を形成したウェーハを準備する。ドレイン層１３は、例えば、ｎ形シリコンウェーハ、または、ｎ形シリコンウェーハ上にエピタキシャル成長されたｎ形シリコン層である。ドリフト層１０は、例えば、ｎ形シリコン層であり、ドレイン層１３の上にエピタキシャル成長された第１の層１５と、第２の層１７と、を含む。第２の層１７は、そのｎ形不純物濃度が第１の層１５のｎ形不純物濃度よりも高くなるように設けられる。
【００３０】
次に、第２の層１７の上面１７ａから第１の層１５に至るトレンチ１０１を形成する。トレンチ１０１は、例えば、異方性のＲＩＥ（Reactive Ion Etching）法を用いて形成される。トレンチ１０１は、第２の層１７のＺ軸方向の層厚Ｔ１よりも深く形成する。Ｔ１は、例えば、１０〜２０マイクロメートル（μｍ）である。
【００３１】
次に、図２（ｂ）に示すように、トレンチ１０１の内面にｐ形不純物、例えば、ボロン（Ｂ）をイオン注入する。ボロンイオン（Ｂ＋）は、トレンチ１０１の側壁に注入されるように、ウェーハに対して垂直なＺ軸方向から数度オフした斜め方向に注入する。ボロンのドーズ量は、例えば、ドリフト層１０に含まれるｎ形不純物と同量となるように制御する。
【００３２】
続いて、図３（ａ）に示すように、ウェーハを熱処理し、イオン注入されたボロンを活性化させる。これにより、トレンチ１０１の内面にｐ形層４０を形成することができる。
【００３３】
ｐ形層４０の形成方法は、上記のイオン注入に限定される訳ではなく、例えば、トレンチ１０１の内面にｐ形シリコン層をエピタキシャル成長しても良い。この場合も、ｐ形シリコン層にドーピングされるｐ形不純物の濃度を制御し、ｐ形シリコン層に含まれるｐ形不純物の総量がドリフト層１０に含まれるｎ形不純物の総量とバランスするように形成する。
【００３４】
次に、図３（ｂ）に示すように、トレンチ１０１の内面を覆うフィールドプレート絶縁膜３３を形成する。フィールドプレート絶縁膜３３は、例えば、シリコン酸化膜であり、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。フィールドプレート絶縁膜３３は、ウェーハ全面に形成され、この段階では、ｐ形層４０が形成された第２の層１７の上面１７ａを覆う。
【００３５】
次に、図４（ａ）に示すように、ウェーハ全面に導電膜１０３を堆積し、トレンチ１０１の内部を埋め込む。導電膜１０３は、例えば、導電性の多結晶シリコンであり、ＣＶＤ法を用いて形成される。
【００３６】
続いて、図４（ｂ）に示すように、導電膜１０３をエッチバックし、トレンチ１０１の内部にフィールドプレート電極３０を形成する。フィールドプレート電極３０の第１の端部３０ａは、第１の層１５中に位置する。フィールドプレート電極３０の第２の端部３０ｂは、トレンチ１０１の開口側に露出する。
【００３７】
次に、図５（ａ）に示すように、トレンチ１０７を形成する。例えば、フィールドプレート絶縁膜３３の第２の層１７上に形成された部分に開口１０５を形成し、フィールドプレート絶縁膜３３をマスクとして第２の層１７をエッチングする。
【００３８】
次に、図５（ｂ）に示すように、トレンチ１０７の内面を熱酸化し、ゲート絶縁膜５３を形成する。この際、フィールドプレート電極３０の第２の端部３０ｂも酸化され、例えば、シリコン酸化膜１０９が形成される。
【００３９】
次に、フィールドプレート電極３０の第２の端部３０ｂに形成されたシリコン酸化膜１０９を選択的に除去した後、ウェーハ全面に図示しない導電膜を堆積する。続いて、その導電膜をエッチバックし、トレンチ１０７の内部にゲート電極５０を形成する。
【００４０】
次に、図６（ａ）に示すように、第２の層１７の上にベース層２０を形成する。例えば、フィールドプレート絶縁膜３３をエッチバックし、第２の層１７の上面１７ａを露出させた後、ウェーハ全面にｐ形不純物、例えば、ボロンをイオン注入し、第２の層１７の上にベース層２０を形成する。例えば、第２の層１７の上部に形成されたｐ形層４０は、ベース層２０と一体化する。そして、ベース層２０およびｐ形層４０は、相互につながって形成される。
【００４１】
さらに、ベース層２０のゲート電極５０側の部分に、ソース層２３を選択的に形成する。例えば、ベース層２０のゲート電極５０側の部分に、ｎ形不純物である砒素（Ａｓ）を選択的にイオン注入する。
【００４２】
次に、図６（ｂ）に示すように、ゲート電極５０の上に層間絶縁膜５５を選択的に形成し、ベース層２０、ソース層２３、フィールドプレート電極３０および層間絶縁膜５５を覆うソース電極６０を形成する。ソース電極６０は、例えば、ベース層２０、ソース層２３およびフィールドプレート電極３０に接し、それぞれに電気的に接続される。
【００４３】
本実施形態では、ソース電極６０は、トレンチ１０１の開口部に露出されたフィールドプレート電極３０に直接接するように形成される。これにより、フィールドプレート電極３０の配線抵抗を低減し、例えば、セルフターンオンを抑制することができる。
【００４４】
また、１つのトレンチの内部にフィールドプレート電極と、ゲート電極と、を設ける構造では、ソース電極とフィールドプレート電極とを電気的に接続するための接続部が必要となる。これに対し、本実施形態では、ソース電極６０と、フィールドプレート電極３０が直接接するため、そのような接続部を設ける必要がなく、チップ面積を有効に活用できる。例えば、チャネル幅を広げることにより、オン抵抗を低減できる。また、半導体装置１の小型化にも寄与する。
【００４５】
さらに、本実施形態では、フィールドプレート絶縁膜３３と、ドリフト層１０と、の間にｐ形層４０を介在させることにより、ソースドレイン間容量ＣＯＳＳを低減できる。また、フィールドプレート電極３０と、ゲート電極５０と、をそれぞれ別のトレンチに収容することにより、ゲートソース間容量Ｃｇｓを低減することも可能である。これにより、スイッチング速度を向上させることができる。
【００４６】
図７は、実施形態の変形例に係る半導体装置２を例示する模式断面図である。図７（ａ）は、半導体装置２のＹ−Ｚ面に沿った断面図である。図７（ｂ）は、図７（ａ）に示す７Ｂ−７Ｂ線に沿った断面図である。
【００４７】
半導体装置２は、ドレイン層１３の上に設けられたドリフト層１０を備える。ドリフト層１０は、第１の層１５と、第２の層１７と、を含む。さらに、半導体装置２は、第２の層１７上に設けられたプレーナーゲート構造を有する。
【００４８】
図７（ａ）に示すように、半導体装置２は、第２の層１７の上に選択的に設けられたベース層１２０と、ベース層１２０の上に選択的に設けられたソース層１２３と、を備える。そして、ゲート電極１５０は、第２の層１７の上に設けられたゲート絶縁膜１５３を介して、第２の層１７、ベース層１２０およびソース層１２３に対向する。
【００４９】
さらに、図７（ｂ）に示すように、半導体装置２は、複数のフィールドプレート電極３０を備える。フィールドプレート電極３０は、Ｘ軸方向に並設される。フィールドプレート電極３０は、ドリフト層１０の内部において、Ｚ方向に延在する。そして、その第１の端部３０ａは、第１の層１５中に位置する。
【００５０】
半導体装置２は、ｐ形層４０と、フィールドプレート絶縁膜３３と、を備える。ｐ形層４０は、ドリフト層１０と、複数のフィールドプレート電極３０のそれぞれと、の間に設けられる。フィールドプレート絶縁膜３３は、複数のフィールドプレート電極３０のそれぞれと、ｐ形層４０と、の間に設けられる。
【００５１】
例えば、フィールドプレート電極３０は、ベース層２０を貫通してドリフト層１０に至るトレンチ１０１の内部に、フィールドプレート絶縁膜３３を介して設けられる。そして、ｐ形層４０は、フィールドプレート絶縁膜３３に沿って設けられる。
【００５２】
図７（ｂ）に示すように、ゲート電極１５０は、Ｘ軸方向において隣り合うトレンチ１０１の間に設けられる。そして、ｐ形層４０は、Ｙ軸方向に延在し、同方向に選択的に配置されたベース層２０につながるように設けられる。
【００５３】
本実施形態では、フィールドプレート絶縁膜３３と、ドリフト層１０と、の間にｐ形層４０を介在させることにより、フィールドプレート絶縁膜３３に加わる電圧を低減し、その膜厚を薄くすることができる。また、フィールドプレート絶縁膜３３と、ドリフト層１０と、の間にｐ形層４０を介在させることにより、ソースドレイン間容量ＣＯＳＳを低減できる。さらに、フィールドプレート電極３０をトレンチ１０１の内部に配置し、ゲート電極１５０を、隣り合うトレンチ１０１の間のドリフト層１０上に設けることにより、ゲートソース間容量Ｃｇｓを低減することができる。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１、２・・・半導体装置、  １０・・・ドリフト層、  １０ａ・・・境界、  １３・・・ドレイン層、  １５・・・第１の層、  １７・・・第２の層、  １７ａ・・・上面、  ２０、１２０・・・ベース層、  ２３、１２３・・・ソース層、  ３０・・・フィールドプレート電極、  ３０ａ・・・第１の端部、  ３０ｂ・・・第２の端部、  ３３・・・フィールドプレート絶縁膜、  ４０・・・ｐ形層、  ５０、１５０・・・ゲート電極、  ５０ａ、５０ｂ・・・端、  ５３、１５３・・・ゲート絶縁膜、  ５５・・・層間絶縁膜、  ６０・・・ソース電極、  １０１、１０７・・・トレンチ、  １０３・・・導電膜、  １０５・・・開口、  １０９・・・シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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