(57)【要約】【課題】ハイサイドドライバの誤動作を抑制することが可能なパワー用半導体装置を提供する。【解決手段】パワー用半導体装置は、電流経路の一端が第１のノードに接続された第１の出力トランジスタを備える。パワー用半導体装置は、電流経路の一端が前記第１の出力トランジスタの電流経路の他端に接続され、前記電流経路の他端が第２のノードに接続された第２の出力トランジスタを備える。パワー用半導体装置は、前記第１および第２の出力トランジスタを制御するゲートドライバ回路を備える。【選択図】図１
2016058956.tif 000002
【特許請求の範囲】
【請求項１】
電流経路の一端が第１のノードに接続された第１の出力トランジスタと、
電流経路の一端が前記第１の出力トランジスタの電流経路の他端に接続され、前記電流経路の他端が第２のノードに接続された第２の出力トランジスタと、
前記第１および第２の出力トランジスタを制御するゲートドライバ回路と、を備え、
前記ゲートドライバ回路は、
セットパルス信号とリセットパルス信号が入力され、前記セットパルス信号と前記リセットパルス信号が重複する期間のリセットパルス信号のパルス信号をフィルタした第１のリセット信号を出力し、
セット端子に前記セット信号に応じた第１のセット信号が入力され、リセット端子に前記第１のリセット信号が入力され、第１の制御信号を出力するＲＳフリップフロップ回路と、
前記第１の制御信号に応じて、前記第１の出力トランジスタを制御する第１のドライバと、を備える
ことを特徴とするパワー用半導体装置。
【請求項２】
前記ゲートドライバ回路は、
前記リセットパルス信号よりも前記セットパルス信号のパルス幅が大きくなるように調整するパルス幅調整回路を更に備えたことを特徴とする請求項１記載のパワー用半導体装置。
【請求項３】
前記ゲートドライバ回路は、
前記セットパルス信号及び前記リセットパルス信号のレベルをシフトさせるレベルシフト回路を更に備えたことを特徴とする請求項２記載のパワー用半導体装置。
【請求項４】
前記ゲートドライバ回路は、
前記セットパルス信号及び前記リセットパルス信号のレベルを各々シフトさせた第２のセット信号及び第２のリセット信号を出力するレベルシフト回路と、
前記第２のリセット信号よりも前記第２のセット信号のパルス幅が大きくなるように調整し、前記第１のセット信号及び第３のリセット信号を出力するパルス幅調整回路と、を更に有し、
前記第１のリセット信号は、前記第１のセット信号と前記第３のリセット信号が重複する期間の第３のリセット信号のパルス信号をフィルタしたパルス信号であることを特徴とする請求項１記載のパワー用半導体装置。
【請求項５】
前記パルス幅調整回路は、
前記第２のセット信号のパルス幅を拡大させた信号を前記第１のセット信号として出力するパルス幅拡大回路と、
前記第２のリセット信号のパルス幅を縮小させた信号を前記第３のリセット信号として出力するパルス幅縮小回路と、を備える
ことを特徴とする請求項４に記載のパワー用半導体装置。
【請求項６】
電流経路の一端が第１のノードに接続された第１の出力トランジスタと、電流経路の一端が前記第１の出力トランジスタの電流経路の他端に接続され、前記電流経路の他端が第２のノードに接続された第２の出力トランジスタと、を備えたパワー用半導体装置に適用されるゲートドライバ回路であって、
セットパルス信号とリセットパルス信号が入力され、前記セットパルス信号と前記リセットパルス信号が重複する期間のリセットパルス信号のパルス信号をフィルタした第１のリセット信号を出力し、
セット端子に前記セット信号に応じた第１のセット信号が入力され、リセット端子に前記第１のリセット信号が入力され、第１の制御信号を出力するＲＳフリップフロップ回路と、
前記第１の制御信号に応じて、前記第１の出力トランジスタを制御する第１のドライバと、を備える
ことを特徴とするゲートドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、パワー用半導体装置、およびゲートドライバ回路に関する。
【背景技術】
【０００２】
従来、ハーフブリッジゲートドライバ回路には、例えば、ハイサイドスイッチング素子をドライブするハイサイドドライバと、ローサイドスイッチング素子をドライブするローサイドドライバと、ハイサイドスイッチング素子をドライブするためにローサイドの制御信号をハイサイドドライバにレベルシフトさせて伝達するレベルシフト回路と、を備えるものがある。
【０００３】
上記ハイサイドドライバは、入力信号をレベルシフトされた制御信号をＲＳフリップフロップ回路により復調する。
【０００４】
ここで、ＲＳフリップフロップ回路は、例えば、セット端子とリセット端子の入力の論理が（１、１）、すなわち、両方“Ｈｉｇｈ”レベルになる場合は禁止されており、この場合、出力信号の値は定まらない（不定状態になる）。つまり、レベルシフトされた制御信号が電圧ノイズの影響を受けてセット端子とリセット端子の入力の論理が（１、１）になってしまうと、ＲＳフリップフロップ回路の出力信号が不定状態になる場合がある。
【０００５】
そして、例えば、制御信号により、ローサイドスイッチング素子がオフした状態でハイサイドスイッチング素子がオンしたとすると、ハーフブリッジゲートドライバ回路の出力端子の電位は０Ｖからハイサイド電源の電源電位に変動して電圧ノイズが発生する。このとき、レベルシフト回路を構成するＭＯＳトランジスタの寄生容量が充電されるために、出力端子の電圧変動に対して、レベルシフトした制御信号の変化が遅延してしまう。
【０００６】
すなわち、レベルシフトされた制御信号が電圧ノイズの影響を受け、結果として、ＲＳフリップフロップ回路のセット端子とリセット端子に禁止された論理の信号（１、１）が入力される状態となる。このように、電圧ノイズでハイサイドドライバの誤動作が発生し得る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−６０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ハイサイドドライバの誤動作を抑制することが可能なパワー用半導体装置、ゲートドライバ回路、および信号調整回路を提供する。
【課題を解決するための手段】
【０００９】
実施形態に従ったパワー用半導体装置は、電流経路の一端が第１のノードに接続された第１の出力トランジスタを備える。パワー用半導体装置は、電流経路の一端が前記第１の出力トランジスタの電流経路の他端に接続され、前記電流経路の他端が第２のノードに接続された第２の出力トランジスタを備える。パワー用半導体装置は、前記第１および第２の出力トランジスタを制御するゲートドライバ回路を備える。
【００１０】
前記ゲートドライバ回路は、セットパルス信号とリセットパルス信号が入力され、前記セットパルス信号と前記リセットパルス信号が重複する期間のリセットパルス信号のパルス信号をフィルタした第１のリセット信号を出力する。ゲートドライバ回路は、セット端子に前記セット信号に応じた第１のセット信号が入力され、リセット端子に前記第１のリセット信号が入力され、第１の制御信号を出力するＲＳフリップフロップ回路を備える。ゲートドライバ回路は、前記第１の制御信号に応じて、前記第１の出力トランジスタを制御する第１のドライバを備える。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施形態に係るパワー用半導体装置１０００の構成の一例を示す回路図である。
【図２】図２は、図１に示すパワー用半導体装置１０００のラッチ回路ＬＣの構成の一例を示す回路図である。
【図３】図３は、図１、図２に示すパワー用半導体装置１０００のラッチ回路ＬＣの各信号波形の一例を示す波形図である。
【発明を実施するための形態】
【００１２】
以下、各実施形態について図面に基づいて説明する。
【第１の実施形態】
【００１３】
図１は、第１の実施形態に係るパワー用半導体装置１０００の構成の一例を示す回路図である。また、図２は、図１に示すパワー用半導体装置１０００のラッチ回路ＬＣの構成の一例を示す回路図である。
【００１４】
図１に示すように、パワー用半導体装置１０００は、駆動用直流電源Ｂｘと、出力用直流電源Ｂｙと、出力端子ＴＯＵＴと、第１の出力ＭＯＳトランジスタＭＤ１と、第２の出力ＭＯＳトランジスタＭＤ２と、第１の出力ダイオードＤ１と、第２の出力ダイオードＤ２と、ゲートドライバ回路１００と、パルス発生回路ＰＧと、を備える。
【００１５】
駆動用直流電源Ｂｘは、電源電圧Ｖｘを出力する。この駆動用直流電源Ｂｘは、正極が電源ノード（電源端子）ＮＶに接続され、負極が出力端子ＴＯＵＴに接続されている。なお、この駆動用直流電源Ｂｘは、パワー用半導体装置１０００の外部に設けられていてもよい。
【００１６】
出力用直流電源Ｂｙは、電源電圧Ｖｙを出力する。この出力用直流電源Ｂｙの正極は、電源端子Ｔ１に接続されている。また、出力用直流電源Ｂｙの負極は、例えば、図１に示すように、電源端子Ｔ２を介して接地に接続されている。なお、この出力用直流電源Ｂｙは、パワー用半導体装置１０００の外部に設けられていてもよい。
【００１７】
また、出力端子ＴＯＵＴは、駆動用直流電源Ｂｘの負極に接続されている。この出力端子ＴＯＵＴは、出力電圧ＶＯＵＴを出力する。この出力端子ＴＯＵＴと出力用直流電源Ｂｙの負極との間に、負荷Ｌが接続されている。
【００１８】
また、第１の出力ＭＯＳトランジスタＭＤ１は、一端（ドレイン）が出力用直流電源Ｂｙの正極に接続され、他端（ソース）が出力端子ＴＯＵＴに接続されている。
【００１９】
第１の出力ダイオードＤ１は、カソードが第１の出力ＭＯＳトランジスタＭＤ１の一端（ドレイン）に接続され、アノードが第１の出力ＭＯＳトランジスタＭＤ１の他端（ソース）に接続されている。
【００２０】
また、第２の出力ＭＯＳトランジスタＭＤ２は、一端（ドレイン）が出力端子ＴＯＵＴに接続され、他端（ソース）が出力用直流電源Ｂｙの負極に接続されている。
【００２１】
第２の出力ダイオードＤ２は、カソードが第２の出力ＭＯＳトランジスタＭＤ２の一端（ドレイン）に接続され、アノードが第２の出力ＭＯＳトランジスタＭＤ２の他端（ソース）に接続されている。
【００２２】
パルス発生回路ＰＧは、入力信号SINに基づいて、セットパルス信号ＬＳおよびリセットパルス信号ＬＲを生成する。なお、セットパルス信号ＬＳのパルス幅と、リセットパルス信号ＬＲのパルス幅とは、例えば、等しくなるように設定されている。
【００２３】
ゲートドライバ回路１００は、入力信号SIN（セットパルス信号ＬＳおよびリセットパルス信号ＬＲ）に応じて、第１および第２の出力ＭＯＳトランジスタＭＤ１、ＭＤ２を制御する。
【００２４】
このゲートドライバ回路１００が第１および第２の出力ＭＯＳトランジスタＭＤ１、ＭＤ２を制御することにより、出力端子ＴＯＵＴの出力電圧ＶＯＵＴが制御される。
【００２５】
そして、ゲートドライバ回路１００は、例えば、図１に示すように、ハイサイドドライバＨＤと、ローサイドドライバＬＤと、レベルシフト回路ＳＣと、ラッチ回路ＬＣと、を備える。
【００２６】
ハイサイドドライバＨＤは、第１の制御信号Ｓ１に応じて、第１のドライブ信号Ｓ１ｄを出力する。第１のドライブ信号Ｓ１ｄは、第１の出力ＭＯＳトランジスタＭＤ１のゲートに入力され、第１の出力ＭＯＳトランジスタＭＤ１を制御する。
【００２７】
また、ローサイドドライバＬＤは、第２の制御信号Ｓ２に応じて、第２のドライブ信号Ｓ２ｄを出力する。第２のドライブ信号Ｓ２ｄは、第２の出力ＭＯＳトランジスタＭＤ２のゲートに入力され、第２の出力ＭＯＳトランジスタＭＤ２を制御する。
【００２８】
レベルシフト回路ＳＣは、駆動用直流電源Ｂｘの正極に接続された電源ノードＮＶと出力用直流電源Ｂｙの負極との間に接続されている。
【００２９】
このレベルシフト回路ＳＣは、入力信号SINに基づいたセットパルス信号ＬＳおよびリセットパルス信号ＬＲが入力される。そして、レベルシフト回路ＳＣは、セットパルス信号ＬＳのレベルをシフトさせた（振幅を大きくした）第１のセット信号ＨＳを出力するとともに、リセットパルス信号ＬＲのレベルをシフトさせた（振幅を大きくした）第１のリセット信号ＨＲを出力する。
【００３０】
このレベルシフト回路ＳＣは、例えば、図１に示すように、セット用抵抗ＲＳと、セット用ＭＯＳトランジスタＭＳと、リセット用抵抗ＲＲと、リセット用ＭＯＳトランジスタＭＲと、セット用ダイオードＤＳと、リセット用ダイオードＤＲと、を備える。
【００３１】
セット用抵抗ＲＳは、一端が電源ノードＮＶに接続され、他端が第１レベルノードＮＳに接続されている。
【００３２】
セット用ＭＯＳトランジスタＭＳは、一端（ドレイン）が第１レベルノードＮＳに接続され、他端（ソース）が出力用直流電源Ｂｙの負極に接続され、ゲートにセットパルス信号ＬＳが供給されている。
【００３３】
このセット用ＭＯＳトランジスタＭＳは、一端（ドレイン）と他端（ソース）との間に寄生容量ＣＳを有する。
【００３４】
また、リセット用抵抗ＲＲは、一端が電源ノードＮＶに接続され、他端が第２レベルノードＮＲに接続されている。
【００３５】
リセット用ＭＯＳトランジスタＭＲは、一端（ドレイン）が第２レベルノードＮＲに接続され、他端（ソース）が出力用直流電源Ｂｙの負極に接続され、ゲートにリセットパルス信号ＬＲが供給されている。このリセット用ＭＯＳトランジスタＭＲは、一端（ドレイン）と他端（ソース）との間に寄生容量ＣＲを有する。
【００３６】
また、セット用ダイオードＤＳは、アノードが出力端子ＴＯＵＴに接続され、カソードが第１レベルノードＮＳに接続されている。
【００３７】
リセット用ダイオードＤＲは、アノードが出力端子ＴＯＵＴに接続され、カソードが第２レベルノードＮＲに接続されている。
【００３８】
ここで、例えば、セットパルス信号ＬＳが“Ｈｉｇｈ”レベルであり、リセットパルス信号ＬＲが“Ｌｏｗ”レベルの場合、セット用ＭＯＳトランジスタＭＳがオンし、リセット用ＭＯＳトランジスタＭＲがオフする。
【００３９】
これにより、第１レベルノードＮＳが“Ｌｏｗ”レベルになり、第２レベルノードＮＲが“Ｈｉｇｈ”レベルになる。  
【００４０】
また、セットパルス信号ＬＳおよびリセットパルス信号ＬＲが“Ｌｏｗ”レベルの場合、セット用ＭＯＳトランジスタＭＳおよびリセット用ＭＯＳトランジスタＭＲがオフする。
【００４１】
これにより、第１レベルノードＮＳおよび第２レベルノードＮＲが“Ｌｏｗ”レベルになる（デッドタイム）。
【００４２】
また、セットパルス信号ＬＳが“Ｌｏｗ”レベルであり、リセットパルス信号ＬＲが“Ｈｉｇｈ”レベルの場合、セット用ＭＯＳトランジスタＭＳがオフし、リセット用ＭＯＳトランジスタＭＲがオンする。
【００４３】
これにより、第１レベルノードＮＳが“Ｈｉｇｈ”レベルになり、第２レベルノードＮＲが“Ｌｏｗ”レベルになる。
【００４４】
すなわち、このレベルシフト回路ＳＣは、セットパルス信号ＬＳおよびリセットパルス信号ＬＲに応じて、セット用ＭＯＳトランジスタＭＳとリセット用ＭＯＳトランジスタＭＲとが、デッドタイムを隔てて、相補的にオン／オフする。
【００４５】
また、ラッチ回路ＬＣは、第１のセット信号ＨＳのパルスの変化（ここでは“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへの変化）と第１のリセット信号ＨＲのパルスの変化（ここでは“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルへの変化）に基づいて、第１の制御信号Ｓ１を出力する。
【００４６】
このラッチ回路ＬＣは、例えば、図２に示すように、パルス幅調整回路ＲＣと、フィルタ回路ＭＣと、ＲＳフリップフロップ回路ＦＦと、を備える。なお、パルス幅調整回路ＲＣとフィルタ回路ＭＣは、ＲＳフリップフロップ回路ＦＦに入力される信号を調整する信号調整回路ＰＡを構成する。
【００４７】
パルス幅調整回路ＲＣは、第１のセット信号ＨＳおよび第１のリセット信号ＨＲが入力される。
【００４８】
パルス幅調整回路ＲＣは、例えば、図２に示すように、パルス幅拡大回路ＡＣと、パルス幅縮小回路ＤＣと、を備える。
【００４９】
パルス幅拡大回路ＡＣは、第１のセット信号ＨＳのパルス幅を拡大させた信号を調整セット信号ＨＳａとして出力する。
【００５０】
このパルス幅拡大回路ＡＣは、例えば、図２に示すように、第１のｐＭＯＳトランジスタＭ１ａと、第１の抵抗Ｒ１と、第１のｎＭＯＳトランジスタＭ１ｂと、第１のキャパシタＣ１と、第１のインバータＩＮ１と、を備える。
【００５１】
第１のｐＭＯＳトランジスタＭ１ａは、ソースが電源ノードＮＶに接続され、ドレインが第１出力ノードＮ１に接続され、ゲートが第１レベルノードＮＳに接続されている。
【００５２】
第１の抵抗Ｒ１は、一端が第１出力ノードＮ１に接続されている。
【００５３】
第１のｎＭＯＳトランジスタＭ１ｂは、ドレインが第１の抵抗Ｒ１の他端に接続され、ソースが出力端子ＴＯＵＴに接続され、ゲートが第１レベルノードＮＳに接続されている。
【００５４】
第１のキャパシタＣ１は、一端が第１出力ノードＮ１に接続され、他端が出力端子ＴＯＵＴに接続されている。
【００５５】
そして、第１のインバータＩＮ１は、入力が第１出力ノードＮ１に接続され、第１出力ノードＮ１の信号を反転させた調整セット信号ＨＳａを出力する。
【００５６】
ここで、第１のセット信号ＨＳにより、第１のｐＭＯＳトランジスタＭ１ａと第１のｎＭＯＳトランジスタＭ１ｂとが相補的にオン／オフが制御されるため、第１出力ノードＮ１の電圧は、第１のセット信号ＨＳを反転させた信号になる。
【００５７】
そして、第１の抵抗Ｒ１が設けられていることにより、第１出力ノードＮ１の電圧は、第１のｐＭＯＳトランジスタＭ１ａがオンし且つ第１のｎＭＯＳトランジスタＭ１ｂがオフしたときの立ち上がりが速くなり、一方、第１のｐＭＯＳトランジスタＭ１ａがオフし且つ第１のｎＭＯＳトランジスタＭ１ｂがオンしたときの立ち下がりが遅くなる。
【００５８】
したがって、既述のように、調整セット信号ＨＳａは、第１のセット信号ＨＳのパルス幅を拡大させた信号となる。
【００５９】
また、パルス幅縮小回路ＤＣは、第１のリセット信号ＨＲのパルス幅を縮小させた信号を調整リセット信号ＨＲａとして出力する。
【００６０】
このパルス幅縮小回路ＤＣは、例えば、図２に示すように、第２のｐＭＯＳトランジスタＭ２ａと、第２の抵抗Ｒ２と、第２のｎＭＯＳトランジスタＭ２ｂと、第２のキャパシタＣ２と、第２のインバータＩＮ２と、を備える。
【００６１】
第２のｐＭＯＳトランジスタＭ２ａは、ソースが電源ノードＮＶに接続され、ゲートが第２レベルノードＮＲに接続されている。
【００６２】
第２の抵抗Ｒ２は、一端が第２のｐＭＯＳトランジスタＭ２ａのドレインに接続され、他端が第２出力ノードＮ２に接続されている。
【００６３】
第２のｎＭＯＳトランジスタＭ２ｂは、ドレインが第２出力ノードＮ２に接続され、ソースが出力端子ＴＯＵＴに接続され、ゲートが第２レベルノードＮＲに接続されている。
【００６４】
第２のキャパシタＣ２は、一端が第２出力ノードＮ２に接続され、他端が出力端子ＴＯＵＴに接続されている。
【００６５】
第２のインバータＩＮ２は、入力が第２出力ノードＮ２に接続され、第２出力ノードＮ２の信号を反転させた調整リセット信号ＨＲａを出力する。
【００６６】
ここで、第１のリセット信号ＨＲにより、第２のｐＭＯＳトランジスタＭ２ａと第２のｎＭＯＳトランジスタＭ２ｂとが相補的にオン／オフが制御されるため、第２出力ノードＮ２の電圧は、第１のリセット信号ＨＲを反転させた信号になる。
【００６７】
そして、第２の抵抗Ｒ２が設けられていることにより、第２出力ノードＮ２の電圧は、第２のｐＭＯＳトランジスタＭ２ａがオンし且つ第２のｎＭＯＳトランジスタＭ２ｂがオフしたときの立ち上がりが遅くなり、一方、第２のｐＭＯＳトランジスタＭ２ａがオフし且つ第２のｎＭＯＳトランジスタＭ２ｂがオンしたときの立ち下がりが速くなる。
【００６８】
したがって、既述のように、調整リセット信号ＨＲａは、第１のリセット信号ＨＲのパルス幅を縮小させた信号となる。
【００６９】
以上のように、パルス幅調整回路ＲＣは、調整セット信号ＨＳａのパルス幅が調整リセット信号ＨＲａのパルス幅よりも大きくなるように調整する。
【００７０】
また、フィルタ回路ＭＣは、調整セット信号ＨＳａおよび調整リセット信号ＨＲａが入力される。
【００７１】
このフィルタ回路ＭＣは、調整リセット信号ＨＲａのパルス信号と調整セット信号ＨＳａのパルス信号が重複する期間、調整リセット信号ＨＲａのパルス信号をフィルタリングする構成を有する。  フィルタ回路ＭＣは、例えば、図２に示すように、第１のフィルタ用インバータＩＮｘと、第２のフィルタ用インバータＩＮＳと、第３のフィルタ用インバータＩＮＲと、ＯＲ回路Ｎｘと、を備える。
【００７２】
第１のフィルタ用インバータＩＮｘは、調整セット信号ＨＳａが入力され、この調整セット信号ＨＳａを反転した信号を出力する。
【００７３】
ＯＲ回路Ｎｘは、調整リセット信号ＨＲａおよび調整セット信号ＨＳａの反転信号が入力され、信号ＨＲｂを出力する。
【００７４】
第２のフィルタ用インバータＩＮＳは、調整セット信号ＨＳａが入力され、この調整セット信号ＨＳａを反転した第２のセット信号ＨＳ２を出力する。
【００７５】
第３のフィルタ用インバータＩＮＲは、ＯＲ回路Ｎｘが出力した信号ＨＲｂが入力され、この信号ＨＲｂを反転させた第２のリセット信号ＨＲ２を出力する。
【００７６】
また、ＲＳフリップフロップ回路ＦＦは、セット端子Ｓに第２のセット信号ＨＳ２が入力され、リセット端子Ｒに第２のリセット信号ＨＲ２が入力され、出力端子Ｑから第１の制御信号Ｓ１を出力する。そして、既述のように、ハイサイドドライバＨＤは、この第１の制御信号Ｓ１に応じて、第１のドライブ信号Ｓ１ｄを出力する。  
【００７７】
次に、以上のような構成を有するパワー用半導体装置１０００の動作特性について説明する前に、セットパルス信号ＬＳのパルスが発生し（“Ｈｉｇｈ”レベル）且つリセットパルス信号ＬＲのパルスが発生していない（“Ｌｏｗ”レベル）期間において、第１のリセット信号ＨＲに誤パルスが発生する原理について説明する。
【００７８】
リセットパルス信号ＬＲのパルスが発生していない（“Ｌｏｗ”レベル）状態で、セットパルス信号ＬＳが“Ｈｉｇｈ”レベルになると、リセット用ＭＯＳトランジスタＭＲがオフした状態で、セット用ＭＯＳトランジスタＭＳがオンする。
【００７９】
これにより、第１のリセット信号ＨＲが“Ｈｉｇｈ”レベルの状態で、第１のセット信号ＨＳが“Ｌｏｗ”レベルになる。
【００８０】
このとき、パワー用半導体装置１０００において、第２の出力ＭＯＳトランジスタＭＤ２がオフし、第１の出力ＭＯＳトランジスタＭＤ１がオンすると、出力端子ＴＯＵＴの出力電圧ＶＯＵＴが、接地電圧から、出力用直流電源Ｂｙの電源電圧Ｖｙまで上昇する。これにより、電源ノードＮＶの電圧ＶＤは、駆動用直流電源Ｂｘの電源電圧Ｖｘから、電源電圧Ｖｙと電源電圧Ｖｘとの和まで上昇する。
【００８１】
ここで、レベルシフト回路ＳＣを構成するリセット用ＭＯＳトランジスタＭＲの寄生容量ＣＲが充電されるために、第１のリセット信号ＨＲが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、その充電が完了すると、第１のリセット信号ＨＲが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する（誤パルスが発生する）。
【００８２】
これにより、リセットパルス信号ＬＲのパルスが発生していないにも拘わらず、第１のリセット信号ＨＲに誤パルスが発生することとなる。したがって、ＲＳフリップフロップ回路ＦＦのセット端子とリセット端子には禁止されている入力論理が（１，１）が入力され、出力が不定状態となってしまう。次に、パワー用半導体装置１０００の動作特性の一例について説明する。実施形態では、ラッチ回路ＬＣにおいて、第１のリセット信号ＨＲに発生した誤パルスをフィルタリングする動作を行う。図３は、図１、図２に示すパワー用半導体装置１０００のラッチ回路ＬＣの各信号波形の一例を示す波形図である。なお、図３においては、信号ＨＳａ、ＨＲａ、ＨＲｂのレベルが“Ｌｏｗ”レベルの期間をパルスとして定義している。    
既述のように、ラッチ回路ＬＣのパルス幅拡大回路ＡＣは、第１のセット信号ＨＳのパルス幅を拡大させた信号（パルスの終端を遅延させた信号）を調整セット信号ＨＳａとして出力する。
【００８３】
これにより、図３に示すように、例えば、時刻ｔ１〜ｔ４において、調整セット信号ＨＳａのパルスＰＳ１が発生している。
【００８４】
一方、既述のように、パルス幅縮小回路ＤＣは、第１のリセット信号ＨＲのパルス幅を縮小させた信号（パルスの始端を遅延させた信号）を調整リセット信号ＨＲａとして出力する。
【００８５】
ここで、既述の第１のリセット信号ＨＲに誤パルスが発生したことにより、時刻ｔ２〜ｔ３において、調整リセット信号ＨＲａのパルスＰＲｘが発生している。
【００８６】
このように、調整セット信号ＨＳａが“Ｌｏｗ”レベルとなる期間が、調整リセット信号ＨＲａが“Ｌｏｗ”レベルとなる期間を内包する関係となる。この関係が成り立つことによって、フィルタ回路ＭＣは、調整リセット信号ＨＲａを調整セット信号ＨＳａにてフィルタリングすることが可能となる。これにより、フィルタリングした信号ＨＲｂでは誤パルスをなくすことができる（時刻ｔ１〜Ｔ４）。
【００８７】
さらに、第１のリセット信号ＨＲに正常なパルスが発生したことにより、時刻ｔ５〜ｔ６において、調整リセット信号ＨＲａのパルスＰＲａが発生している。しかし、この期間は、調整セット信号ＨＳａのパルスが発生していない。フィルタリングした信号ＨＲｂでは、正常なパルスＰＲｂが発生する。
【００８８】
このように、フィルタ回路ＭＣは、調整セット信号ＨＳａのパルスに応じたパルスを有する第２のセット信号ＨＳ２（調整セット信号ＨＳａの反転信号）を出力する。さらに、フィルタ回路ＭＣは、調整リセット信号ＨＲａのパルスのうち調整セット信号ＨＳａのパルスの期間と重複するパルスをフィルタリングして残ったパルスに応じたパルスを有する第２のリセット信号ＨＲ２（信号ＨＲｂの反転信号）を出力する。
【００８９】
すなわち、このフィルタ回路ＭＣは、ＲＳフリップフロップ回路ＦＦの出力の真理値が不定にならないように、第２のセット信号ＨＳ２および第２のリセット信号ＨＲ２を出力する。
【００９０】
これにより、ＲＳフリップフロップ回路ＦＦは、セット端子Ｓとリセット端子Ｒの入力の論理が（１、１）、すなわち、両方“Ｈｉｇｈ”レベルにはならない。
【００９１】
したがって、ＲＳフリップフロップ回路ＦＦの出力する第１の制御信号Ｓ１の不定期間がなくなり、ハイサイドドライバＨＤの誤動作の回避が可能となる。
【００９２】
なお、本実施形態においては、ローサイドドライバＬＤの第２の出力ＭＯＳトランジスタＭＤ２の具体的な制御の説明については、省略する。
【００９３】
以上のように、本第１の実施形態に係るパワー用半導体装置によれば、ハイサイドドライバの誤動作を抑制することができる。
【００９４】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００９５】
１０００  パワー用半導体装置
１００  ゲートドライバ回路
Ｂｘ  駆動用直流電源
Ｂｙ  出力用直流電源
ＴＯＵＴ  出力端子
ＭＤ１  第１の出力ＭＯＳトランジスタ
ＭＤ２  第２の出力ＭＯＳトランジスタ
Ｄ１  第１の出力ダイオード
Ｄ２  第２の出力ダイオード
ＰＧ  パルス発生回路
ＨＤ  ハイサイドドライバ
ＬＤ  ローサイドドライバ
ＳＣ  レベルシフト回路
ＲＣ  パルス幅調整回路
ＭＣ  フィルタ回路
ＦＦ  ＲＳフリップフロップ回路
【図１】
2016058956.tif 000003
【図２】
2016058956.tif 000004
【図３】
2016058956.tif 000005