(57)【要約】      （修正有）【課題】放射電磁雑音の低減効果を高めることができる装置や方法を提供する。【解決手段】装置は、入力された基準クロック信号comp_ckと帰還信号fb_ckとの位相差を検出し、位相差に応じた制御信号を出力する検出手段１２と、制御信号に応じた周波数を有するクロック信号vco_ckを生成する生成手段１５と、クロック信号vco_ckの１周期を所定数に等分割して得られる複数の位相の１つを選択し、選択した位相において信号レベルが変化する移相クロック信号pi_outを生成し、移相クロック信号pi_outを帰還信号fb_ckとして検出手段１２へ出力する位相選択手段１８と、クロック信号vco_ckの周期と予め決められた第１の移相量とに基づき、位相を決定する位相制御手段１７とを含む。【選択図】図１
2016127310.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を生成する装置であって、
入力された基準となる基準クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御信号を出力する検出手段と、
前記検出手段から出力された前記制御信号に応じた周波数を有する前記クロック信号を生成する生成手段と、
前記生成手段により生成された前記クロック信号の１周期を所定数に等分割して得られる複数の位相の１つを選択し、選択した前記位相において信号レベルが変化する移相クロック信号を生成し、生成した前記移相クロック信号を前記帰還信号として前記検出手段へ出力する位相選択手段と、
前記生成手段により生成された前記クロック信号の周期と該周期を変化させるために予め決められた第１の移相量とに基づき、前記位相選択手段が選択する位相を決定する位相制御手段とを含み、
前記位相制御手段は、所定の時間毎に周期的に変化する第２の移相量の複数のパターンを一定の時間間隔で切り替えて１つのパターンを生成し、生成したパターンを有する第２の移相量に前記第１の移相量を加算し、前記移相クロック信号の周期と、該パターンを有する第２の移相量が加算された前記第１の移相量で変化させた前記クロック信号の周期とが一致するように、前記位相選択手段が選択する位相を決定する、クロック信号生成装置。
【請求項２】
前記複数のパターンは、前記クロック信号を変調させるための波形パターンであり、所定の変調幅を有する三角波の波形パターンと、前記三角波より変調幅が小さい三角波の波形パターンとを含む、請求項１に記載のクロック信号生成装置。
【請求項３】
前記複数のパターンは、前記クロック信号を変調させるための波形パターンであり、所定の変調幅を有する三角波の波形パターンと、前記三角波の頂点をなくし平坦化した台形波の波形パターンとを含む、請求項１に記載のクロック信号生成装置。
【請求項４】
前記複数のパターンは、前記クロック信号を変調させるための波形パターンであり、所定の変調幅を有する三角波の波形パターンと、前記三角波より変調幅が小さい三角波の頂点をなくし平坦化した台形波の波形パターンとを含む、請求項１に記載のクロック信号生成装置。
【請求項５】
前記複数のパターンは、前記クロック信号を変調させるための波形パターンであり、所定の変調幅を有する三角波の波形パターンと、前記三角波より変調幅が小さい三角波の波形パターン、前記三角波の頂点をなくし平坦化した台形波の波形パターン、および前記三角波より変調幅が小さい三角波の頂点をなくし平坦化した台形波の波形パターンの少なくとも１つとを含む、請求項１に記載のクロック信号生成装置。
【請求項６】
前記位相制御手段は、前記変調幅を指定するための複数の第１のパラメータの１つと、前記波形パターンの変調周期を所定数で等分割した変調クロック毎の前記第２の移相量の増分を指定するための複数の第２のパラメータの１つとを選択し、選択した前記第１のパラメータと選択した前記第２のパラメータとを用いて、前記複数のパターンの１つを生成する、請求項２〜５のいずれか１項に記載のクロック信号生成装置。
【請求項７】
前記位相制御手段は、前記変調幅を指定するための複数の第１のパラメータの１つと、前記波形パターンの変調周期を所定数で等分割した変調クロック毎の前記第２の移相量の増分を指定するための複数の第２のパラメータの１つと、前記変調幅を制限する第３のパラメータとを選択し、選択した前記第１のパラメータと前記第２のパラメータと前記第３のパラメータとを用いて、前記複数のパターンの１つを生成する、請求項３または４に記載のクロック信号生成装置。
【請求項８】
前記位相制御手段は、基準の周波数を通過して周期的に変化する前記所定の変調幅を有する三角波の周波数が１周期毎に該基準の周波数を通過するタイミングで前記複数のパターンを切り替える、請求項２〜７のいずれか１項に記載のクロック信号生成装置。
【請求項９】
クロック信号を生成する装置により実行される方法であって、
前記装置が備える検出手段が、入力された基準となる基準クロック信号と帰還信号との位相差を検出し、前記位相差に応じた制御信号を出力するステップと、
前記装置が備える生成手段が、出力された前記制御信号に応じた周波数を有する前記クロック信号を生成するステップと、
前記装置が備える位相制御手段が、生成された前記クロック信号の周期と該周期を変化させるために予め決められた第１の移相量とに基づき、前記装置が備える位相選択手段が選択する位相を決定するステップと、
前記位相選択手段が、決定された前記位相を、生成された前記クロック信号の１周期を所定数に等分割して得られる複数の位相から選択するステップと、
前記位相選択手段が、選択した前記位相において信号レベルが変化する移相クロック信号を生成し、生成した前記移相クロック信号を前記帰還信号として前記検出手段へ出力するステップとを含み、
前記位相を決定するステップは、所定の時間毎に周期的に変化する第２の移相量の複数のパターンを一定の時間間隔で切り替えて１つのパターンを生成するステップと、生成したパターンを有する第２の移相量に前記第１の移相量を加算するステップと、前記移相クロック信号の周期と、該パターンを有する第２の移相量が加算された前記第１の移相量で変化させた前記クロック信号の周期とが一致するように、前記位相選択手段が選択する位相を決定するステップとを含む、クロック信号の生成方法。
【請求項１０】
請求項９に記載のクロック信号の生成方法をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路等が同期をとるために使用するクロック信号を生成する装置、そのクロック信号の生成方法およびその方法をコンピュータに実行させるためのプログラムに関する。
【背景技術】
【０００２】
コンピュータ等の電子機器は、内部にCPU等の複数の回路を備え、各回路は、一定周期で高低を繰り返すクロック信号（同期信号）に従って動作する。クロック信号は、一定の時間間隔でパルスを発生する水晶発振器により生成されるが、各回路で必要とされるクロック信号は、全てが同じ周波数ではない。このため、PLL(Phase Locked Loop)回路といった可変周波数発生回路を用い、水晶発振器で生成されたクロック信号の周波数を変え、各回路で必要とされる周波数のクロック信号を生成している。
【０００３】
クロック信号は、配線等に流れる電流が変化するため、外部の機器の動作を阻害する等の影響を与える放射電磁雑音(EMI)を発生させる。EMIは、特定の周波数にピークを有し、上記の影響は、そのピークにおいて放射される強い電磁波により与えられる。
【０００４】
そこで、クロック信号の周波数をわずかに変調（スペクトラム拡散）して、特定の周波数にピークをもっていたEMIのエネルギーを分散させ、ピーク値を低減させる技術が提案されている（例えば、特許文献１参照）。この特許文献１では、特定の周波数にピークを有する尖ったスペクトラムの幅を拡げ、ピーク値をおさえて平坦化するスペクトラム拡散クロック発生(SSCG)回路を開示している。ここで、スペクトラムとは、周波数ごとの、入力クロック信号に対する出力クロック信号の振幅比であるゲインの分布を示したものである。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のSSCG回路では、出力クロック信号の平坦化したスペクトラムの両端に２つのピークが発生し、EMI低減効果が低くなるという問題があった。
【０００６】
そこで、このようなピークの発生をなくしてEMI低減効果を高めることができる装置や方法等の提供が望まれていた。
【課題を解決するための手段】
【０００７】
本発明は、上記課題に鑑み、クロック信号を生成する装置であって、入力された基準となる基準クロック信号と帰還信号との位相差を検出し、位相差に応じた制御信号を出力する検出手段と、検出手段から出力された制御信号に応じた周波数を有するクロック信号を生成する生成手段と、生成手段により生成されたクロック信号の１周期を所定数に等分割して得られる複数の位相の１つを選択し、選択した位相において信号レベルが変化する移相クロック信号を生成し、移相クロック信号を帰還信号として検出手段へ出力する位相選択手段と、生成手段により生成されたクロック信号の周期と該周期を変化させるために予め決められた第１の移相量とに基づき、位相選択手段が選択する位相を決定する位相制御手段とを含み、位相制御手段は、所定の時間毎に周期的に変化する第２の移相量の複数のパターンを一定の時間間隔で切り替えて１つのパターンを生成し、生成したパターンを有する第２の移相量に第１の移相量を加算し、移相クロック信号の周期と、該パターンを有する第２の移相量が加算された第１の移相量で変化させたクロック信号の周期とが一致するように、位相選択手段が選択する位相を決定する、クロック信号生成装置が提供される。
【発明の効果】
【０００８】
本発明によれば、EMI低減効果を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態のクロック信号生成装置としてのSSCG回路の構成例を示した図。
【図２】位相選択回路により選択される出力クロック信号の位相について説明する図。
【図３】位相選択回路により選択される出力クロック信号の位相について説明する図。
【図４】移相量が正である場合の１つの位相シフトを示すタイミングチャート。
【図５】図４に示す位相シフトを行う際に位相選択回路により選択される位相を示した図。
【図６】移相量が負である場合の１つの位相シフトを示すタイミングチャート。
【図７】図６に示す位相シフトを行う際に位相選択回路により選択される位相を示した図。
【図８】移相量が正である場合の別の位相シフトを示すタイミングチャート。
【図９】図８に示す位相シフトを行う際に位相選択回路により選択される位相を示した図。
【図１０】移相量が負である場合の別の位相シフトを示すタイミングチャート。
【図１１】図１０に示す位相シフトを行う際に位相選択回路により選択される位相を示した図。
【図１２】位相選択回路による１つのスペクトラム拡散変調を説明する図。
【図１３】位相コントローラの１つの構成例を示したブロック図。
【図１４】SSCG回路から出力されるクロック周波数と時間との関係について説明する図。
【図１５】スペクトラム拡散効果について説明する図。
【図１６】位相選択回路による別のスペクトラム拡散変調を説明する図。
【図１７】位相コントローラの別の構成例を示したブロック図。
【図１８】SSCG回路が行う処理の流れを示したフローチャート。
【発明を実施するための形態】
【００１０】
図１は、本実施形態のクロック信号生成装置としてのスペクトラム拡散クロック発生(SSCG)回路の構成例を示した図である。以下、SSCG回路として説明するが、これは一例であり、クロック信号生成装置はSSCG回路に限定されるものではない。SSCG回路は、基準となる基準クロック信号を発生させる発振器から入力されたクロック信号を分周し、他の回路等が動作する際に使用する、所定の周波数や位相を有するクロック信号を生成して出力する。このSSCG回路は、上記のEMI低減効果を得ることができる回路であり、小数分周が可能な位相同期回路であるフラクショナルPLL回路として構成される。
【００１１】
SSCG回路１０は、図１に示すように、入力分周器１１と、位相周波数比較器１２と、チャージポンプ１３と、ループフィルタ１４と、電圧制御発振器(VCO)１５と、出力分周器１６とを含んで構成される。また、SSCG回路１０は、位相コントローラ１７と、位相選択回路１８と、分周器１９とをさらに含んで構成される。
【００１２】
入力分周器１１は、発振器により発生した基準クロック信号ref_ckの入力を受け付け、分周し、入力クロック信号comp_ckとして位相周波数比較器１２へ出力する。分周は、周波数を下げる処理である。入力分周器１１は、出力分周器１６や分周器１９と同様、設定可能な分周比の設定値をもち、その設定値に基づき、入力されたクロック信号を分周する。例えば、その設定値nが２であれば、分周比n+1は３であるため、入力されたクロック信号の周波数を１／３にして出力する。
【００１３】
位相周波数比較器１２は、入力分周器１１から出力された入力クロック信号comp_ckと、分周器１９から出力された帰還（フィードバック）信号fb_ckの入力を受け付け、それらの信号の位相差を検出する。位相は、信号の１つの周期中の位置を示す無次元量である。位相差は、例えば、入力クロック信号comp_ckがLowからHighへ立ち上がる立ち上がりエッジと、フィードバック信号fb_ckの立ち上がりエッジとの差として求めることができる。
【００１４】
位相周波数比較器１２は、検出した位相差をチャージポンプ１３に出力する。チャージポンプ１３は、位相周波数比較器１２からの位相差に応じてチャージポンプ電圧を増減し、そのチャージポンプ電圧をループフィルタ１４に出力する。ループフィルタ１４は、チャージポンプ電圧に応じて制御電圧を生成し、制御信号としてその制御電圧をVCO１５に出力する。位相周波数比較器１２、チャージポンプ１３およびループフィルタ１４は、位相差を検出し、制御信号を出力する検出手段として機能する。
【００１５】
VCO１５は、制御電圧に応じた周波数および位相を有するクロック信号（出力クロック信号）vco_ckを生成して出力する。このため、VCO１５は、出力クロック信号を生成する生成手段として機能する。出力分周器１６は、その出力クロック信号vco_ckをCPU等の他の回路による使用のために分周し、例えば画素クロック信号pix_ckとして出力する。
【００１６】
VCO１５は、出力クロック信号vco_ckを、出力分周器１６のほか、位相コントローラ１７および位相選択回路１８へも出力する。位相コントローラ１７、位相選択回路１８および分周器１９は、出力クロック信号vco_ckを、位相周波数比較器１２へフィードバックする帰還回路として構成される。位相選択回路１８は、位相コントローラ１７の制御下で動作し、分周器１９は、固定された整数の分周比の設定値をもち、その設定値に基づき分周を行う。
【００１７】
位相選択回路１８は、出力クロック信号vco_ckの信号レベルが変化する位相、例えば立ち上がりエッジの位相を変化させることにより、変調したクロック信号pi_outを生成し、分周器１９に出力する。具体的には、位相選択回路１８は、出力クロック信号vco_ckの１周期を所定数に等分割して得られる複数の位相の１つを選択し、選択した位相において信号レベルが変化する移相クロック信号pi_outを生成する。このため、位相選択回路１８は、位相を選択する位相選択手段として機能する。位相選択回路１８は、その移相クロック信号pi_outをフィードバック信号として分周器１９を介して位相周波数比較器１２へ出力する。
【００１８】
位相コントローラ１７は、位相制御手段として機能し、出力クロック信号vco_ckの周期と、その周期を変化させるために予め決められた移相量Δph（上記で等分された位相の整数倍）とに基づき、位相選択回路１８が選択する位相を決定する。詳細には、位相コントローラ１７は、移相クロック信号pi_outの周期と、移相量Δphほど変化させた出力クロック信号vco_ckの周期とが一致するように、移相クロック信号pi_outの立ち上がりエッジの位相を決定する。
【００１９】
SSCG回路１０は、フィードバック信号fb_ckの周波数および位相が、入力クロック信号comp_ckの周波数および位相と一致するように、負帰還（フィードバック）制御を行う。また、SSCG回路１０は、位相選択回路１８が出力クロック信号vco_ckの周期から移相量Δphほど変化させた周期を有する移相クロック信号pi_outを生成する。これにより、分周器１９による固定された整数の分周比だけではなく、有理数の分周比も実現することができる。
【００２０】
移相量Δphが正である場合、フィードバック信号fb_ckの周波数は、入力クロック信号comp_ckの周波数よりも高くなり、移相量Δphが負である場合、その周波数は、入力クロック信号comp_ckの周波数よりも低くなる。SSCG回路１０は、位相選択回路１８により移相クロック信号pi_outの周期を変化させることにより、出力クロック信号vco_ckの周波数をスペクトラム拡散(SS)変調することができる。
【００２１】
位相選択回路１８は、出力クロック信号vco_ckの周期から変化された周期を有する移相クロック信号pi_outを生成する際、出力クロック信号vco_ckの分周を行うことができる。また、位相選択回路１８は、出力分周器１６が２以上の分周比を有する場合には、この分周比を考慮して出力クロック信号vco_ckをさらに分周を行うことができる。ここで、位相選択回路１８の分周比の設定値をdiv_puckとし、div_puck＝０、１、２、…で表し、div_puck＝n(nは０以上の整数)のとき、分周比はn+1であるとする。同様に、出力分周器１６の分周比の設定値をdiv_pllとし、div_pll＝０、１、２、…で表し、div_pll＝nのとき、分周比はn+1であるとする。さらに、分周器１９の分周比の設定値をdiv_fbとし、div_fb＝０、１、２、…で表し、div_fb＝nのとき、分周比はn+1であるとする。したがって、出力クロック信号vco_ckに対するフィードバック信号fb_ckの分周比は、位相選択回路１８の分周比と、出力分周器１６の分周比と、分周器１９の分周比とを乗算したものとなる。
【００２２】
出力分周器１６は、２以上の分周比を有することができるが、例えば２つの分周比を使用して、６０〜１２０MHzの周波数を有する出力クロック信号vco_ckと、５〜４０MHzの周波数を有する画素クロック信号pix_ckとに分周することができる。
【００２３】
図２および図３を参照して、図１に示した位相選択回路１８により選択される出力クロック信号vco_ckの位相について説明する。出力クロック信号vco_ckの１周期を円で表し、所定数である５１２に等分割すると、図２に示すようなものになる。これを矩形波上に表すと、図３に示すようなものとなる。数字１、２、３、…、５１１、５１２で表した位置が位相である。
【００２４】
出力クロック信号vco_ckの１クロック内に、信号レベルがhighとlowが１つずつあり、lowからhighに変わる５１２の位置（位相）が、上記の立ち上がりエッジと呼ばれる。これとは反対に、highからlowに変わる２５６の位置（位相）が、立ち下がりエッジと呼ばれる。位相選択回路１８は、任意の位相に立ち上がりエッジを挿入するためにその位相を選択することから、位相挿入装置(phase interpolator)として機能する。
【００２５】
図４を参照して、位相選択回路１８により移相量Δphが正である場合の位相シフトについて説明する。すなわち、出口クロック信号vco_ckの周期を正の方向に移相量Δphほど変化させる処理である。説明を簡素化するため、位相選択回路１８、出力分周器１６、分周器１９の各分周比の設定値をdiv_puck＝０、div_fb＝０、div_pll＝０とし、各分周比は１とする。図４に示す横軸は、出力クロック信号vco_ckのクロックの１周期を所定数である５１２に等分割した位相を単位とする。そして、移相クロック信号pi_out(０)と出力クロック信号vco_ck(０)の立ち上がりエッジの位相が一致するものとする。
【００２６】
図４に示す例では、pi_out(0)はvco_ck(0)＋Δph、pi_out(1)はvco_ck(1)＋２×Δph、pi_out(2)はvco_ck(2)＋３×ΔphのようにΔphずつ増分している。このため、移相クロック信号pi_outと出力クロック信号vco_ckの立ち上がりエッジは、クロックが進むごとに、移相量Δphずつ遅延していく。
【００２７】
このように移相量Δphずつずれていくため、適切な移相クロック信号vco_ckを得るためには、移相クロック信号vco_ckの立ち上がりエッジが、何番目のクロックの出力クロック信号pi_outのどの位置にあるかを知らなければならない。その位置として、出力クロック信号pi_outのクロックの１周期を５１２個に等分割した位相(０〜５１１)を用い、位相選択回路１８は、そのいずれかを現在の位相として選択する。
【００２８】
現在の位相と移相量Δphの和が出力クロック信号vco_ckのクロックの１周期未満である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、当該次のクロックの周期内の該当する位相にある。１周期未満とは、増分後の位相が５１１以下の場合である。したがって、位相選択回路１８は、その該当する位相を選択することができる。
【００２９】
これに対し、１周期以上になる場合は、移相クロック信号pi_outの次のクロックの立ち上がりエッジが出力クロック信号vco_ckの次のクロックの周期内にはない。当該次のクロックの立ち上がりエッジは、さらに次のクロックの周期内の、増分後の位相から５１２を減算した位相にある。
【００３０】
この場合、図５に示すように、例えば移相クロック信号の第５クロックpi_out(4)の立ち上がりエッジは、出力クロック信号の第５クロックvco_ck(4)ではなく、次の第６クロックvco_ck(5)の周期内にある。そして、その位相は、出力クロック信号の第６クロックvco_ck(5)の立ち上がりエッジから４×Δphを５１２で除算したときの余り、すなわちmod(4×Δph,512)を加算した位置である。図５は、矢線でこのことを示し、位相選択回路１８は、出力クロック信号のクロックvco_ck(4)、vco_ck(8)、vco_ck(12)における破線の白丸で示す位相を選択することに代えて、次のクロックの実線の白丸で示す位相を選択することができる。
【００３１】
以上のようにして位相を選択することで、各移相クロック信号pi_outの周期を常に、出力クロック信号vco_ckの周期から移相量Δphずつ増分した長さにすることができる。
【００３２】
これまでは、移相量Δphが正である場合について説明してきたが、次に移相量Δphが負の場合について簡単に説明する。正である場合は、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの周期から移相量Δphずつ増分されるが、負の場合は、それとは反対に図６および図７に示すように、移相量Δphずつ減少される。したがって、図６および図７に示す例では、pi_out(0)はvco_ck(0)−Δph、pi_out(1)はvco_ck(1)−２×Δph、pi_out(2)はvco_ck(2)−３×ΔphのようにΔphずつ減少している。このため、移相クロック信号pi_outと出力クロック信号vco_ckの立ち上がりエッジは、クロックが進むごとに、移相量Δphずつ早くなっていく。
【００３３】
このように移相量Δphずつずれていくため、適切な移相クロック信号vco_ckを得るためには、移相クロック信号vco_ckの立ち上がりエッジが、何番目のクロックの出力クロック信号pi_outのどの位置にあるかを知らなければならない。その位置として、出力クロック信号pi_outのクロックの１周期を５１２個に等分した位相(０〜５１１)を用い、位相選択回路１８は、そのいずれかを現在の位相として選択する。
【００３４】
移相量Δphを減少させても、減少後の位相が負にならない場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、出力クロック信号vco_ckの次のクロックの周期内の該当する位相にある。したがって、位相選択回路１８は、その該当する位相を選択することができる。これに対し、減少後の位相が負になる場合は、移相クロック信号pi_outの次のクロックの立ち上がりが、出力クロック信号vco_ckの次のクロックではなく、現在のクロックの周期内の、減少後の位相に５１２を加算した位相にある。
【００３５】
したがって、上記の減少後の位相が負になる場合は、図６に示すように、移相クロック信号の第５クロックpi_out(4)の立ち上がりエッジは、出力クロック信号の第４クロックvco_ck(3)ではなく、第３クロックvco_ck(2)の周期内にある。その位相は、出力クロック信号の第４クロックvco_ck(3)の立ち上がりエッジから4×Δphを５１２で除したときの余り、すなわちmod(4×Δph,512)で早くされる。図６では、矢線でこのことを示し、位相選択回路１８は、出力クロック信号のクロックvco_ck(1)、vco_ck(3)、…における破線の白丸で示す位相を選択することに代えて、前のクロックの実線の白丸で示す位相を選択することができる。
【００３６】
以上のようにして位相を選択することで、各移相クロック信号pi_outの周期を常に、出力クロック信号vco_ckの周期から移相量Δphずつ減少された長さにすることができる。
【００３７】
位相コントローラ１７は、上記に説明したように移相クロック信号pi_outの立ち上がりエッジの位相を決定し、位相選択回路１８に対し、その位相を選択し、その位相に立ち上がりエッジを有する移相クロック信号を生成させる。このため、位相コントローラ１７は、決定した位相に従って位相選択回路１８を制御する。このとき、位相コントローラ１７は、移相クロック信号pi_outの周期を出力クロック信号vco_ckの周期から予め決められた移相量Δphで変化させた長さにするように、上記の立ち上がりエッジの位相を決定する。ここで、移相クロック信号pi_outの周波数をfpi_outとし、出力クロック信号vco_ckの周波数をfvco_ckとすると、これらの周波数間には次式が成り立つ。
【００３８】
【数１】
2016127310.tif 000003
【００３９】
このとき、フラクショナルPLL回路は、フィードバック信号fb_ckの周波数および入力クロック信号comp_ckの周波数および位相と一致するように、フィードバック制御を行う。このため、入力クロック信号comp_ckの周波数をfcomp_ckとし、フィードバック信号fb_ckの周波数をffb_ckとすると、各信号の周波数間には次式が成り立つ。
【００４０】
【数２】
2016127310.tif 000004
【００４１】
上記式１に上記式２を代入すると、下記式３が導き出され、下記式３を変形すると、下記式４が導き出される。
【００４２】
【数３】
2016127310.tif 000005
【００４３】
【数４】
2016127310.tif 000006
【００４４】
この例では、位相選択回路１８の分解能である、出力クロック信号vco_ckの１周期を等分割する際の分割数を５１２として説明してきたが、このように分解能を向上させることで、非常に小さな逓倍率（例えば１％以下の逓倍率）を実現することができる。ちなみに、この例では、最小逓倍率が１／５１２＝約０．００２、すなわち０．２％である。
【００４５】
これまでは、位相選択回路１８、出力分周器１６、分周器１９の各分周比を１、すなわちそれらの設定値div_puck、div_fb、div_pllを０としたが、それらの設定値を１以上とした場合について、図８〜図１１を参照して説明する。ここでは、設定値div_puck、div_fb、div_pllをいずれも２とし、それらの分周比を３としている。
【００４６】
図８は、移相量Δphが正である場合の位相シフトを示すタイミングチャートである。出力クロック信号vco_ckの３クロック毎に、位相選択回路１８の分周されたクロック信号div_ckが設定される。例えば、出力クロック信号vco_ckの第１０〜第１２クロックvco_ck(9)〜vco_ck(11)は、分周されたクロック信号div_ckの第４クロックdiv_ck(3)となる。ここでは、分周されたクロック信号div_ckのクロックそれぞれにおいて、出力クロック信号vco_ckの３つのクロックを、第１〜第３サブクロックvco_ck(0)’、vco_ck(1)’、vco_ck(2)’と呼ぶ。
【００４７】
図８に示す例では、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの３クロック分の周期（分周されたクロック信号div_ckの周期）から移相量Δphで増分される。すなわち、５１２×３＋Δphになる。このため、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの３クロック後の立ち上がりエッジから、移相量Δphずつ増分され、遅延される。なお、出力クロック信号の最初のクロックvco_ck(0)と、移相クロック信号の第２クロックpi_out(1)の立ち上がりエッジは一致しているものとする。
【００４８】
移相クロック信号の第２クロックpi_out(1)の立ち上がりエッジは、出力クロック信号の第４クロックvco_ck(3)の立ち上がりエッジから移相量Δphで遅延される。移相クロック信号の第３クロックpi_out(2)の立ち上がりエッジは、出力クロック信号の第７クロックvco_ck(6)の立ち上がりエッジから移相量Δphの２倍で遅延される。このことから、移相クロック信号の第nクロックpi_out(n-1)の立ち上がりエッジは、出力クロック信号の第3n-2クロックvco_ck(3n-3)の立ち上がりエッジから移相量Δphのn-1倍で遅延される。
【００４９】
図９は、図８に示す位相シフトを行う際に位相選択回路１８により選択される位相を示した図である。位相選択回路１８は、出力クロック信号vco_ckのクロックの１周期を５１２に等分割、すなわち分周されたクロック信号div_ckの周期を１５３６に等分割した位相０〜１５３５のいずれかを、現在の位相として選択する。位相選択回路１８は、分周されたクロック信号div_ckのクロックが進む毎に、移相量Δphずつ増分した位相を新たな現在の位相として選択する。
【００５０】
現在の位相と移相量Δphの和が分周されたクロック信号div_ckの１周期未満である場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、分周されたクロック信号div_ckの次のクロックの周期内の該当する位相にある。したがって、位相選択回路１８は、その該当する位相を選択することができる。
【００５１】
これに対し、１周期以上である場合は、現在の位相と移相量Δphとの和が分周されたクロック信号div_ckの２クロック後の周期内の、増分後の位相から１５３６ほど減少させた位相にある。この場合、図８に示すように、移相クロック信号の第８クロックpi_out(7)の立ち上がりエッジは、分周されたクロック信号の第７クロックdiv_ck(6)の先頭からmod(5×Δph, 1536)、すなわち５×Δphを１５３６で除したときの余りを加算した位置にある。したがって、この場合、位相選択回路１８は、その位置にある位相を選択することができる。
【００５２】
このように位相を選択することにより、移相クロック信号の各クロックpi_out(0)、pi_out(1)、…、pi_out(n-1)の周期は常に、出力クロック信号vco_ckの３クロック分の周期から移相量Δphで増分された長さにすることができる。
【００５３】
図１０は、移相量Δphが負である場合の位相シフトを示したタイミングチャートである。図１０に示す例では、移相クロック信号pi_outの周期は、出力クロック信号vco_ckの３クロック分の周期（分周されたクロック信号div_ckの周期）から移相量Δphで減少される。すなわち、５１２×３−|Δph|になる。このため、移相クロック信号pi_outの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号vco_ckの３クロック後の立ち上がりエッジから、移相量|Δph|ずつ増分して早くなる。なお、これも、出力クロック信号の最初のクロックvco_ck(0)と移相クロック信号の最初のクロックpi_out(0)の各立ち上がりエッジが一致しているものとする。
【００５４】
移相クロック信号の第２クロックpi_out(1)の立ち上がりエッジは、出力クロック信号の第４クロックvco_ck(3)の立ち上がりエッジから移相量|Δph|で早くされる。移相クロック信号の第３クロックpi_out(2)の立ち上がりエッジは、出力クロック信号の第７クロックvco_ck(6)の立ち上がりエッジから移相量|Δph|の２倍で早くされる。このようにして、移相クロック信号の第nクロックpi_out(n-1)の立ち上がりエッジは、出力クロック信号の第3n-2クロックvco_ck(3n-3)の立ち上がりエッジから移相量|Δph|のn-1倍で早くされる。
【００５５】
図１１は、位相選択回路１８により選択される位相を示した図である。位相選択回路１８は、分周されたクロック信号div_ckのクロックが進む毎に、移相量|Δph|ずつ減少させた位相を選択する。この移相量|Δph|を減少させても減少後の位相が負にならない場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、分周されたクロック信号div_ckの次のクロックの周期内の該当する位相にある。したがって、位相選択回路１８は、この該当する位相を選択することができる。
【００５６】
これに対し、移相量|Δph|で減少させると減少後の位相が負になる場合、移相クロック信号pi_outの次のクロックの立ち上がりエッジは、分周されたクロック信号div_ckの現在のクロックの周期内の、減少後の位相に１５３６を加算した位相にある。この場合、図１０に示すように、移相クロック信号の第６クロックpi_out(5)の立ち上がりエッジは、分周されたクロック信号の第４クロックdiv_ck(3)の周期内にある。そして、その位置は、分周されたクロック信号の第５クロックdiv_c(4)の立ち上がりエッジから、mod(5×Δph, 1536)、すなわち５×|Δph|を１５３６で除算したときの余りを減算した位置である。したがって、この場合、位相選択回路１８は、その位置にある位相を選択することができる。
【００５７】
このように位相を選択することにより、移相クロック信号の各クロックpi_out(0)、pi_out(1)、…、pi_out(n-1)の周期は常に、出力クロック信号vco_ckの３クロック分の周期から移相量|Δph|で減少された長さにすることができる。ここでは、分周比の設定値を２として説明してきたが、その設定値が１や３以上である場合も、同様の方法により位相を決定し、その位相を選択することができる。
【００５８】
位相選択回路１８、出力分周器１６、分周器１９の各分周比の設定値div_puck、div_fb、div_pllが１以上になる場合、上記式１は、次の式５のように変形することができる。また、上記式３は、次の式６のように変形することができ、上記式４は、次の式７のように変形することができる。
【００５９】
【数５】
2016127310.tif 000007
【００６０】
【数６】
2016127310.tif 000008
【００６１】
【数７】
2016127310.tif 000009
【００６２】
フラクショナルPLL回路を含むSSCG回路１０では、このように位相選択回路１８が分周を行うことで、より小さい逓倍率を実現することができ、この例では、次の式８により最小逓倍率M(%)を求めることができる。
【００６３】
【数８】
2016127310.tif 000010
【００６４】
また、出力クロック信号vco_ckの周波数fvco_ckの変化率の最小単位は、次の式９で表すことができる。
【００６５】
【数９】
2016127310.tif 000011
【００６６】
次に、図１２を参照して、位相コントローラ１７および位相選択回路１８によるスペクトラム拡散(SS)変調について説明する。SSCG回路１０は、移相クロック信号pi_outの周期を出力クロック信号vco_ckの周期から移相量Δphで変化させる。このとき、SSCG回路１０は、移相量Δphの中心となる移相量を第１の移相量pll_fracとし、それを第２の移相量pi_ssdにより変化させ、出力クロック信号vco_ckのSS変調を行う。すなわち、出力クロック信号vco_ckの周波数を第２の移相量pi_ssdによってわずかに変調させる。このSS変調により特定の周波数にピークを有するEMIのエネルギーを分散させ、ピーク値を低減させることができる。
【００６７】
出力クロック信号vco_ckの周波数は、位相選択回路１８、出力分周器１６、分周器１９の各分周比の設定値div_puck、div_fb、div_pll、変調度ss_amp、変調周期ss_intに応じて、図１２に示すように三角波状に変化する。ここで、変調度は、変調された信号波形の振幅の最大値と最小値の差とその和の比で表したものである。変調周期は、出力クロック信号vco_ckを変調させるために入力される三角波等の波形パターンの周期である。
【００６８】
SS変調を行うために、移相量Δphを変化させる最小時間単位を、SS変調クロックpuck(0)、puck(1)、puck(2)、…、puck(n)とする。SS変調クロックpuck(n)は、変調周期を所定数で等分割したもので、出力クロック信号vco_ckのクロックを、出力分周器１６の分周比と、位相選択回路１８の分周比とで分周したものである。このことから、SS変調クロックpuck(n)の周波数fpuckは、次の式１０で表すことができる。
【００６９】
【数１０】
2016127310.tif 000012
【００７０】
上記式１０中、fpix_ckは、出力分周器１６から出力される画素クロックの周波数であり、次の式１１により算出することができる。
【００７１】
【数１１】
2016127310.tif 000013
【００７２】
図１２に示すように、所定数のpuck(n)を含む時間区間毎に移相量Δphを所定のステップサイズで階段型に変化させる。以下、上記時間区間は、ステップ時間区間step_pとする。これにより、近似的に移相量Δphを三角波状に変化させることができる。なお、ステップ時間区間step_pにおけるSS変調クロックpuck(n)のクロック数は、設定に応じて異なるものである。
【００７３】
図１２に示す三角波状に変化させる場合の第２の移相量pi_ssdの最大値pi_ssd_maxと最小値pi_ssd_minは、次の式１２および式１３により算出することができる。式１２および式１３中、Δf_stepは、次の式１４で上記の出力クロック信号vco_ckの周波数fvco_ckの変化率の最小単位から算出される値である。式１２および式１３中のint関数は、小数点以下を切り捨てる関数である。
【００７４】
【数１２】
2016127310.tif 000014
【００７５】
【数１３】
2016127310.tif 000015
【００７６】
【数１４】
2016127310.tif 000016
【００７７】
変調度ss_ampは、０〜３１の整数値をとり、出力クロック信号vco_ckの周波数の最大変化率は、ss_amp／１０２４(％)で表される。例えば、ss_amp＝３１のとき、出力クロック信号vco_ckの周波数は、その最大値fmaxにおいて中心周波数fcに対して約３．１％増大し、その最小値fminにおいて中心周波数fcに対して約３．１％減少する。
【００７８】
次に、第２の移相量pi_ssdを算出するために、変調クロックpuck(n)毎に増分するカウント値count(n)を導入する。カウント値count(n)およびそのステップサイズΔcountは、例えば９ビットの整数部と１６ビットの小数部とを含む小数で表される。カウント値のステップサイズΔcount、カウント値の初期値count(0)およびカウント値count(n)は、次の式１５〜式１７で表すことができる。
【００７９】
【数１５】
2016127310.tif 000017
【００８０】
【数１６】
2016127310.tif 000018
【００８１】
【数１７】
2016127310.tif 000019
【００８２】
カウント値count(n)は、変調周期ss_intにわたってステップサイズΔcountずつ増分する。このため、第２の移相量pi_ssdは、カウント値count(n)に応じて、次の式１８〜式２０により算出することができる。式１８は、小数点を切り捨てたカウント値int(count(n))が０以上、pi_ssd_max＋１未満の場合、式１９は、pi_ssd_max＋１以上、pi_ssd_max＋１＋(pi_ssd_max−pi_ssd_min)未満の場合である。式２０は、上記カウント値int(count(n))がpi_ssd_max＋１＋(pi_ssd_max−pi_ssd_min)以上、２×(pi_ssd_max−pi_ssd_min)未満の場合である。
【００８３】
【数１８】
2016127310.tif 000020
【００８４】
【数１９】
2016127310.tif 000021
【００８５】
【数２０】
2016127310.tif 000022
【００８６】
図１３は、位相コントローラ１７の機能ブロック図である。位相コントローラ１７は、上記の計算をすべてこの回路内で行うことができる。しかしながら、これに限られるものではなく、例えば、変調幅である最大移相量pi_ssd_maxおよび変調クロック毎(puck)の移相量増分Δcountのパラメータ値を予め計算しておき、位相コントローラ１７にその値を代入してもよい。この場合、位相コントローラ１７は、変調幅および移相量増分を指定するための上記パラメータ値を用いて、Δcount値を加算し、三角波生成を行い、第２の移相量pi_ssdを生成することができる。また、第２の移相量pi_ssdと第１の移相量pll_fracとを加算することで、図１２に示すような位相選択回路１８へ出力する移相量Δphを求めることができる。これにより、移相選択回路１８がSS変調されたクロック信号を生成することができる。
【００８７】
SS変調を行っているときに、一定の時間間隔で変調幅が小さい三角波を挿入したい場合、三角波を生成するための異なるパラメータ値を２種類用意する。そして、パラメータ選択制御部２０が選択(sel)信号を出力し、一定の時間間隔でパラメータ切替部２１、２２がそれぞれのパラメータを切り替えることにより、上記の小さい三角波を挿入することができる。このため、位相コントローラ１７は、パラメータ選択制御部２０と、パラメータ切替部２１、２２とを備えることができる。
【００８８】
ここで、SSCG回路１０から出力されるクロック信号の周波数と時間との関係を、図１４を参照して説明する。図１４（ａ）は、SS変調動作しない場合のクロック信号の周波数と時間との関係を示した図である。SS変調しないため、中心周波数fcで一定となっている。図１４（ｂ）は、所定の変調幅でSS変調動作する場合のクロック信号の周波数と時間との関係を示した図である。SS変調のみを実施するため、所定の変調幅を有する三角波の波形パターンが生成されている。この波形パターンは、中心周波数fcを基準とし、その基準より高い周波数および低い周波数を有するため、この三角波に基づき変調を行うことで、特定の周波数のピークをその周囲の周波数に分散させ、そのピーク値を低減させることができる。
【００８９】
図１４（ｃ）は、所定の変調幅でSS変調動作中に、一定の時間間隔で変調幅の小さい三角波を挿入した場合のクロック信号の周波数と時間との関係を示した図である。第２のクロックの周期および第４のクロックの周期において変調幅の小さい三角波が挿入されており、第１のクロックの周期等の他の周期のピークより、そのピークの最大値および最小値が小さくなっている。
【００９０】
図１４（ｄ）は、所定の変調幅でSS変調動作中、一定の時間間隔で三角波のピークがない台形波を挿入した場合のクロック信号の周波数と時間との関係を示した図である。第２のクロックの周期および第４のクロックの周期において台形波が挿入されている。図１４（ｅ）は、所定の変調幅でSS変調動作中、一定の時間間隔で変調幅の小さい三角波に対し、その三角波のピークがない台形波を交互に挿入した場合のクロック信号の周波数と時間との関係を示した図である。第２のクロックの周期および第４のクロックの周期において変調幅の小さい三角波が挿入され、その三角波に対して台形波が挿入されている。
【００９１】
図１４（ｆ）は、所定の変調幅でSS変調動作中、一定の時間間隔で変調幅の小さい三角波と変調幅の小さい三角波のピークがない台形波を交互に挿入した場合のクロック信号の周波数と時間との関係を示した図である。第２のクロックの周期において変調幅の小さい三角波が挿入され、第４のクロックの周期において変調幅の小さい三角波のピークがない台形波が挿入されている。
【００９２】
この波形パターンは、パラメータ選択制御部２０がSS変調周期１サイクル毎にSS変調ゼロクロスのタイミングでsel信号を出力し、パラメータ切替部２１、２２がそのタイミングでパラメータを切り替えることで生成することができる。SS変調ゼロクロスのタイミングとは、図１４（ａ）〜（ｆ）の基準となる中心周波数fcを０とした場合の各波形が０を通過するタイミングである。ここでは、SS変調周期１サイクル毎であるため、波形の立ち上がりが０を通過するタイミングとなる。
【００９３】
位相コントローラ１７は、そのほか、パラメータ切替部２２によりパラメータとしてのΔcount_0およびΔcount_1を切り替え、それにより入力されたΔcountのパラメータ値を加算するΔ値加算部２３を備える。また、位相コントローラ１７は、上記の三角波を生成する三角波生成部２４を備える。三角波生成部２４は、パラメータ切替部２１によりパラメータとしてのpi_ssd_max_0、pi_ssd_max_1を切り替え、入力されたpi_ssd_maxのパラメータ値と、Δ値加算部２３で加算されたパラメータ値とに基づき三角波を生成する。
【００９４】
三角波生成部２４は、入力されるΔcount_0とpi_ssd_max_0という１組のパラメータにより１つの波形パターンを生成し、Δcount_1とpi_ssd_max_1という１組のパラメータによりもう１つの波形パターンを生成する。これらのパラメータは、パラメータ選択制御部２０およびパラメータ切替部２１、２２により一定の時間間隔で切り替えられる。このため、三角波生成部２４は、これら２つの波形パターンを一定の時間間隔毎に切り替えて１つの波形パターンを生成する。具体的には、三角波生成部２４は、図１４（ｃ）のような波形パターンを生成する。
【００９５】
位相コントローラ１７は、三角波生成部２４が生成した三角波の波形パターンを有する第２の移相量pi_ssdと、入力された第１の移相量pll_fracとを加算し、移相量Δphを算出する移相量加算部２５を備える。また、位相コントローラ１７は、出力クロック信号vco_ckの周期と算出された移相量Δphとに基づき、移相クロック信号pi_outの立ち上がりエッジの位相を決定し、その位相を選択させる信号を生成する位相選択信号生成部２６を備える。位相選択信号生成部２６は、移相クロック信号pi_outの周期と、上記の第２の移相量pi_ssdが加算された第１の移相量pll_fracで変化させた出力クロック信号vco_ckの周期とが一致するように、上記の位相を決定する。そして、位相選択信号生成部２６は、生成した位相選択信号を位相選択回路１８へ出力する。
【００９６】
図１５を参照して、SSCG回路１０が行うSS変調動作による効果について説明する。図１５（ａ）は、図１４（ａ）に示すSS変調動作しない場合のクロック信号に対するスペクトラム特性を示した図である。このスペクトラムは、１つの大きなピークを有している。図１５（ｂ）は、図１４（ｂ）に示すSS変調動作する場合のクロック信号に対するスペクトラム特性を示した図である。このスペクトラムは、SS変調しない場合に比較して、平坦化されてピークが低減されるが、その平坦化されたスペクトラムの両端にピークが発生している。このため、EMI低減効果は得られるが、その効果は低くなる。
【００９７】
図１５（ｂ）に示すピークは、所定の変調幅でSS変調動作を行った際に発生することから、図１４（ｂ）に示す三角波の頂点部分の周波数に変化させた割合が多いことによるものと考えられる。このため、三角波の頂点の高さ、すなわち変調幅を適宜小さくした波形を挿入することで、このピークの発生をなくすことができる。
【００９８】
図１５（ｃ）は、図１４（ｃ）に示すSS変調動作中に、一定の時間間隔で変調幅の小さい三角波を挿入した場合のクロック信号に対するスペクトラム特性を示した図である。この場合、スペクトラムの両端にピークが発生することがなく平坦化され、図１５（ｂ）の場合に比べて高いEMI低減効果を得ることができる。
【００９９】
図１２および図１３を参照して、一定間隔で変調幅の小さい三角波を挿入する例について説明してきたが、図１６および図１７を参照して、一定の時間間隔で三角波のピークがない台形波を挿入する例について説明する。図１６は、図１２と同様、位相コントローラ１７および位相選択回路１８によるスペクトラム拡散変調を説明するための図である。この例では、三角波ではなく、三角波の頂点をなくし平坦化した矩形波の１つである台形波を挿入したいため、三角波クランプ機能を追加する。すなわち、三角波生成時に、第２の移相量pi_ssdの値がクランプ設定値pi_ssd_clampより大きい、あるいは小さいときにpi_ssd値をクランプ設定値より大きくならないように、あるいは小さくならないようにクランプ（固定）する。これにより、ピークのない上部が平坦化された台形波を得ることができる。
【０１００】
これを実現するために、図１７に示すように、位相コントローラ１７は、パラメータ選択制御部２０が変調幅を制限するパラメータであるクランプ設定値を保持し、三角波生成部２４へそのクランプ設定値を出力する。これにより、三角波生成部２４が、第２の移相量pi_ssdの値がクランプ設定値pi_ssd_clampより大きい、あるいは小さいかを判断し、それより大きく、あるいは小さくならないようにクランプすることができる。
【０１０１】
なお、クランプ設定値pi_ssd_clampは、固定値であってもよいし、外部から設定できるものであってもよい。外部から設定できるものである場合、台形波生成の自由度が増すので望ましい。
【０１０２】
図１４（ｄ）に示す台形波を挿入したい場合、SS変調周期で１周期毎にクランプ設定を有効／無効にsel信号で切り替えることで実現することができる。また、台形波のみに限らず、上記の変調幅の小さい三角波に切り替えるsel信号と、台形波に切り替えるsel信号とを組み合わせて使用することで、図１４（ｅ）、（ｆ）に示す波形やその他の波形を簡単に実現することができる。
【０１０３】
なお、変調幅の小さい三角波を挿入するほか、この台形波を挿入すること、あるいはそれらを組み合わせた波形を挿入することによっても、図１５（ｃ）に示すように、スペクトラムの両端にピークの発生がなくなり、平坦化される。このため、これらを挿入することによっても、高いEMI低減効果を得ることができる。
【０１０４】
また、変調幅である最大移相量pi_ssd_maxおよび変調クロック毎の移相量増分Δcountの２つのパラメータ、もしくはクランプ値pi_ssd_clampを含めた３つのパラメータを変更するだけでよいため、簡単な回路で実現できる。その結果、装置コストを低減することができる。
【０１０５】
図１８を参照して、SSCG回路１０により実行される処理を簡単に説明する。ステップ１８００から処理を開始し、ステップ１８１０では、位相周波数比較器１２が、入力クロック信号comp_ckと、フィードバック信号fb_ckとの位相差を検出し、チャージポンプ１３がその位相差に応じてチャージポンプ電圧を増減し、その増減したチャージポンプ電圧を出力する。そして、ループフィルタ１４がそのチャージポンプ電圧に応じて制御電圧を生成し、それを制御信号として出力する。
【０１０６】
ステップ１８２０では、VCO１５がその制御信号に応じた周波数を有する出力クロック信号を生成する。次に、位相コントローラ１７が生成された出力クロック信号の周期と第１の移相量とに基づき、位相選択回路１８が選択する位相を決定する。
【０１０７】
このとき、位相コントローラ１７は、ステップ１８３０で、所定の時間毎に周期的に変化する第２の移相量の複数のパターンを一定の時間間隔で切り替えて１つのパターンを生成する。位相コントローラ１７は、ステップ１８４０で、生成したパターンを有する第２の移相量pi_ssdに第１の移相量pll_fracを加算する。位相コントローラ１７は、ステップ１８５０で、移相クロック信号pi_outの周期と、そのパターンを有する第２の移相量pi_ssdが加算された第１の移相量pll_fracで変化させた出力クロック信号vco_ckの周期とが一致するように位相を決定する。
【０１０８】
ステップ１８６０では、位相選択回路１８が、決定された位相を、生成された出力クロック信号vco_ckの１周期を所定数に等分割して得られる複数の位相から選択する。そして、位相選択回路１８が、選択した位相において信号レベルが変化する移相クロック信号pi_outを生成し、生成した移相クロック信号pi_outを帰還信号fb_ckとして位相周波数比較器１２へ出力する。この処理を繰り返し、フィードバック制御を行う。
【０１０９】
これまで本発明を、クロック信号生成装置およびその生成方法として上述した実施の形態をもって説明してきた。しかしながら、本発明は上述した実施の形態に限定されるものではなく、他の実施の形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができるものである。また、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。したがって、上記の生成方法をコンピュータに実行させるためのプログラムやそのプログラムが記録された記録媒体等を提供することも可能である。
【符号の説明】
【０１１０】
１０…SSCG回路、１１…入力分周器、１２…位相周波数比較器、１３…チャージポンプ、１４…ループフィルタ、１５…電圧制御発振器、１６…出力分周器１７…位相コントローラ、１８…位相選択回路、１９…分周器、２０…パラメータ選択制御部、２１、２２…パラメータ切替部、２３…Δ値加算部、２４…三角波生成部、２５…移相量加算部、２６…位相選択信号生成部
【先行技術文献】
【特許文献】
【０１１１】
【特許文献１】特開２０１２−１９５８２６号公報
【図１】
2016127310.tif 000023
【図２】
2016127310.tif 000024
【図３】
2016127310.tif 000025
【図４】
2016127310.tif 000026
【図５】
2016127310.tif 000027
【図６】
2016127310.tif 000028
【図７】
2016127310.tif 000029
【図８】
2016127310.tif 000030
【図９】
2016127310.tif 000031
【図１０】
2016127310.tif 000032
【図１１】
2016127310.tif 000033
【図１２】
2016127310.tif 000034
【図１３】
2016127310.tif 000035
【図１４】
2016127310.tif 000036
【図１５】
2016127310.tif 000037
【図１６】
2016127310.tif 000038
【図１７】
2016127310.tif 000039
【図１８】
2016127310.tif 000040