(57)【要約】      （修正有）【課題】素子を微細化しつつマスクの位置ズレによる特性変動を抑制した接合型電界効果トランジスタの製造方法を提供する。【解決手段】チャネル領域が、ソース領域もしくはドレイン領域のうちの一方の領域よりも半導体基板の深い位置に配された接合型電界効果トランジスタの製造方法であって、第１導電型の第１半導体領域１１１が配された半導体基板１００の上に、平面視において第１半導体領域１１１に内包されるように配された第１開口部１０６を有する第１マスクを形成する第１工程と、第１マスクを用いて、第１半導体領域１１１の一部の領域に第１導電型と反対導電型の第２導電型のイオン注入を行なうことで、チャネル領域の少なくとも一部となる第２導電型の第２半導体領域１１３を形成する第２工程と、第１マスクを用いて、第２導電型のイオン注入を行なうことで、一方の領域となる第２導電型の第３半導体領域１１４を形成する第３工程と、を有する。【選択図】図１
2016051812.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域が、ソース領域もしくはドレイン領域のうちの一方の領域よりも半導体基板の深い位置に配された接合型電界効果トランジスタの製造方法であって、
第１導電型の第１半導体領域が配された半導体基板の上に、平面視において前記第１半導体領域に内包されるように配された第１開口部を有する第１マスクを形成する第１工程と、
前記第１マスクを用いて、前記第１半導体領域の一部の領域に前記第１導電型と反対導電型の第２導電型のイオン注入を行なうことで、前記チャネル領域の少なくとも一部となる前記第２導電型の第２半導体領域を形成する第２工程と、
前記第１マスクを用いて、前記第２導電型のイオン注入を行なうことで、前記一方の領域となる前記第２導電型の第３半導体領域を形成する第３工程と、
を有することを特徴とする接合型電界効果トランジスタの製造方法。
【請求項２】
接合型電界効果トランジスタの製造方法であって、
第１導電型の第１半導体領域が配された半導体基板の上に、平面視において前記第１半導体領域に内包されるように配された第１開口部を有する第１マスクを形成する第１工程と、
前記第１マスクを用いて第１のイオン注入エネルギーで前記第１導電型と反対導電型の第２導電型のイオン注入を行なうことで、チャネル領域の少なくとも一部となる前記第２導電型の第２半導体領域を形成する第２工程と、
前記第１マスクを用いて前記第１のイオン注入エネルギーよりも低い第２イオン注入エネルギーで第２導電型のイオン注入を行なうことでソース領域もしくはドレイン領域のうちの一方の領域となる前記第２導電型の第３半導体領域とを形成する第３工程とを有することを特徴とする接合型電界効果トランジスタの製造方法。
【請求項３】
前記第３工程を前記第２工程の後に行うことを特徴とする請求項１または２に記載の接合型電界効果トランジスタの製造方法。
【請求項４】
前記第３工程を前記第２工程の前に行うことを特徴とする請求項１または２に記載の接合型電界効果トランジスタの製造方法。
【請求項５】
前記第１開口部は、コンタクトホールであることを特徴とする請求項１乃至４のいずれか１項に記載の接合型電界効果トランジスタの製造方法。
【請求項６】
前記コンタクトホールは、各々が、平面視において前記接合型電界効果トランジスタのソース領域またはドレイン領域の一方と、ゲート領域に重なるように配された、複数のコンタクトホールを含み、
前記第１工程の後に、平面視において前記ゲート領域および、前記ソース領域またはドレイン領域のうちの他方の領域に重なるように配されたコンタクトホールを覆い、且つ、平面視において前記一方の領域に重なるように配されたコンタクトホールに、平面視において重なるように配された第２開口部を有する第２マスクを形成し、
前記第２工程および前記第３工程のイオン注入は、前記第１マスクおよび第２マスクを用いて行なうことを特徴とする請求項５に記載の接合型電界効果トランジスタの製造方法。
【請求項７】
前記第２工程および前記第３工程を行った後で、且つ、前記コンタクトホールにコンタクトプラグを形成する前に、前記半導体基板を熱処理することを特徴とする請求項５または６に記載の接合型電界効果トランジスタの製造方法。
【請求項８】
前記第２工程の前記イオン注入は、各々が異なるエネルギーで且つ異なるドーズ量で行う複数回のイオン注入を含むことを特徴とする請求項１乃至６のいずれか１項に記載の接合型電界効果トランジスタの製造方法。
【請求項９】
前記第１開口部は、
第１領域と、
前記第１領域に対し第１方向に配された第２領域と、
前記第２領域の前記第１領域を挟んで反対側に配された第３領域と、
前記第１領域に対し、前記第１方向とは異なる第２方向に配された第４領域と、
前記第４領域の前記第１領域を挟んで反対側に配された第５領域とを有することを特徴とする請求項１乃至８のいずれか１項に記載の接合型電界効果トランジスタの製造方法。
【請求項１０】
第２導電型の第４半導体領域が配された前記半導体基板の上に、平面視において前記第４半導体領域に内包されるように配された第３開口部を有する第３マスクを形成する工程をさらに有し、前記第１半導体領域は前記第３マスクを用いて前記第４半導体領域の一部の領域に前記第１導電型のイオン注入をすることで形成され、
前記第４半導体領域のうち、前記第３マスクにより覆われ、前記第１導電型のイオン注入がされなかった領域が前記ソース領域またはドレイン領域のうちの他方の領域となることを特徴とする請求項１乃至９のいずれか１項に記載の接合型電界効果トランジスタの製造方法。
【請求項１１】
前記第１マスクは、平面視で１つの前記第１半導体領域に内包される複数の前記第１開口部を有することを特徴とする請求項１乃至１０のいずれか１項に記載の接合型電界効果トランジスタの製造方法。
【請求項１２】
チャネル領域が、ソース領域もしくはドレイン領域のうちの一方の領域よりも半導体基板の深い位置に配された接合型電界効果トランジスタを有する半導体装置の製造方法であって、
第１導電型の第１半導体領域が配された半導体基板の上に、平面視において前記第１半導体領域に内包されるように配された第１開口部を有する第１マスクを形成する第１工程と、
前記第１マスクを用いて、前記第１半導体領域の一部の領域に前記第１導電型と反対導電型の第２導電型のイオン注入を行なうことで、前記チャネル領域の少なくとも一部となる前記第２導電型の第２半導体領域を形成する第２工程と、
前記第１マスクを用いて、前記第２導電型のイオン注入を行なうことで、前記一方の領域の少なくとも一部となる前記第２導電型の第３半導体領域を形成する第３工程と、を有し、
前記接合型電界効果トランジスタを形成した後に前記半導体基板の上に配線層を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
接合型電界効果トランジスタを有する半導体装置の製造方法であって、
第１導電型の第１半導体領域が配された半導体基板の上に、平面視において前記第１半導体領域に内包されるように配された第１開口部を有する第１マスクを形成する第１工程と、
前記第１マスクを用いて第１のイオン注入エネルギーで前記第１導電型と反対導電型の第２導電型のイオン注入を行なうことで、チャネル領域の少なくとも一部となる前記第２導電型の第２半導体領域を形成する第２工程と、
前記第１マスクを用いて前記第１のイオン注入エネルギーよりも低い第２イオン注入エネルギーで第２導電型のイオン注入を行なうことでソース領域もしくはドレイン領域のうちの一方の領域となる前記第２導電型の第３半導体領域とを形成する第３工程とを有し、
前記接合型電界効果トランジスタを形成した後に前記半導体基板の上に配線層を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１乃至１１のいずれか１項に記載の製造方法で製造されたことを特徴とする接合型電界効果トランジスタ。
【請求項１５】
請求項１４に記載の接合型電界効果トランジスタを、画素の増幅トランジスタに用いることを特徴とする撮像装置。
【請求項１６】
電荷を蓄積する光電変換部と増幅トランジスタを少なくとも含み、前記増幅トランジスタに接合型電界効果トランジスタを用いてなる画素を有する撮像装置の製造方法であって、
第１導電型の第１半導体領域が配された半導体基板の上に、平面視において前記第１半導体領域に内包されるように配された第１開口部を有する第１マスクを形成する工程と、
前記第１マスクを用いて、前記第１半導体領域の一部の領域に前記第１導電型と反対導電型の第２導電型のイオン注入を行なうことで、チャネル領域の少なくとも一部となる前記第２導電型の第２半導体領域を形成する工程と、
前記第１マスクを用いて、前記第２導電型のイオン注入を行なうことで、ソース領域もしくはドレイン領域のいずれか一方の領域となる前記第２導電型の第３半導体領域を形成する工程と、
前記光電変換部の前記電荷を蓄積する半導体領域を前記半導体基板の前記第１半導体領域から離れた位置に形成する工程と、
を有することを特徴とする撮像装置の製造方法。
【請求項１７】
前記半導体基板に第２導電型の半導体領域を形成する工程を更に有しており、当該第２導電型の半導体領域の中に前記光電変換部と前記第１半導体領域が形成されることを特徴とする請求項１６に記載の撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタの製造方法、半導体装置の製造方法、接合型電界効果トランジスタ及びそれを用いた撮像装置に関するものである。
【背景技術】
【０００２】
接合型電界効果トランジスタ（ＪＦＥＴ）として、チャネル領域が半導体基板の表面に平行に配されたＪＦＥＴと、チャネル領域が半導体基板の表面に垂直に配されたＪＦＥＴが提案されている。
【０００３】
特許文献１では、平面視において重なる位置にＮ型のソース領域、Ｎ型のチャネル領域、Ｎ型のドレイン領域が半導体基板の表面から深さ方向にこの順で形成されている構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−０４９５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載された製造方法では、チャネル領域、ソース領域に、それぞれ異なったマスクを用いてイオン注入を行うことで各領域が形成される。したがって、チャネル領域形成用のマスクとソース領域形成用のマスクとの間で、アライメントずれが起こると、チャネル領域とソース領域の位置ずれが生じる。チャネル領域とソース領域の位置ずれが生じるとＪＦＥＴの特性がばらつく恐れがある。
【０００６】
そこで、本発明は上記課題に鑑み、チャネル領域とソース領域の形成用のマスクの位置ずれによるＪＦＥＴの特性変動を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、チャネル領域が、ソース領域もしくはドレイン領域のうちの一方の領域よりも半導体基板の深い位置に配された接合型電界効果トランジスタの製造方法であって、第１導電型の第１半導体領域が配された半導体基板の上に、平面視において第１半導体領域に内包されるように配された第１開口部を有する第１マスクを形成する第１工程と、第１マスクを用いて、第１半導体領域の一部の領域に第１導電型と反対導電型の第２導電型のイオン注入を行なうことで、チャネル領域の少なくとも一部となる第２導電型の第２半導体領域を形成する第２工程と、第１マスクを用いて、第２導電型のイオン注入を行なうことで、一方の領域となる第２導電型の第３半導体領域を形成する第３工程と、を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、特性のばらつきが少ないＪＦＥＴの製造方法を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】ＪＦＥＴの製造方法を説明するための断面模式図
【図２】ＪＦＥＴの平面模式図及び断面模式図
【図３】ＪＦＥＴの製造方法を説明するための断面模式図
【図４】ＪＦＥＴの平面模式図及び断面模式図
【図５】ＪＦＥＴの平面模式図及び断面模式図
【図６】撮像装置の回路図
【図７】撮像装置の平面模式図及び断面模式図
【発明を実施するための形態】
【００１０】
図１（ａ）、図１（ｂ）を用いて、本発明の実施形態に係るＪＦＥＴの製造方法を説明する。本実施形態の製造方法によって得られるＪＦＥＴは、チャネル領域が、ソース領域もしくはドレイン領域の一方の領域よりも半導体基板の表面から深い位置に配された構造を有する。
【００１１】
本実施形態の製造方法によって得られるＪＦＥＴの一例の断面模式図を図２（ｂ）に示す。この例では、チャネル領域１０３が、ソース領域もしくはドレイン領域の一方の領域であるソース領域１０４よりも、半導体基板１００の表面から深い位置に配された構造を有する。
【００１２】
そして、ソース領域１０４とチャネル領域１０３は、平面視において、その外縁同士が重なるように配されている。また、チャネル領域１０３の周囲をゲート領域１０２が取り囲んでおり、チャネル領域１０３よりも深い位置に、ソース領域もしくはドレイン領域の他方の領域であるドレイン領域１０１の一部が配された構造を有する。
【００１３】
以下ではチャネル領域がソース領域よりも深い位置に配される例を用いて説明を行なう。
【００１４】
なお本明細書において各半導体領域の相対的な位置関係を説明にするあたり、「半導体基板の表面から深い」と表現した場合の半導体基板の表面とは、半導体基板に配された各半導体領域と電気的に接続される配線層が配される側の表面を言う。「深さ」とはこの表面から半導体基板深部へ向かう方向の距離を言う。また「半導体基板の表面からの」を省略し、単に「深さ」と表現する場合もあるが同じ意味である。
【００１５】
まず図１（ａ）に示すように、第１導電型の第１半導体領域１１１が配された半導体基板１００の上に、平面視において第１半導体領域１１１に内包されるように配された開口部（第１開口部）１０６を有するマスク（第１マスク）１０５を形成する（第１工程）。
【００１６】
そして、図１（ｂ）に示すように、マスク１０５を用いて、半導体基板１００に対し、第１導電型と反対導電型の第２導電型のイオン注入を行う。このイオン注入により第１半導体領域１１１の一部の導電型を第２導電型にすることで、チャネル領域となる第２半導体領域１１３を形成する（第２工程）。
【００１７】
そして、マスク１０５を用いて半導体基板１００に対して第２導電型のイオン注入を行う。これにより、半導体基板１００の表面を含む半導体基板１００の一部の領域にＪＦＥＴ１１０のソース領域となる第３半導体領域１１４を形成する（第３工程）。
【００１８】
第３工程では、第２工程において用いたマスク１０５を除去することなくそのまま用いる。つまり第２工程と第３工程における半導体基板１００に対するイオン注入を同一のマスクを用いて行なう。
【００１９】
本実施形態に係る製造方法によれば、第２工程及び第３工程のイオン注入を別のマスクを用いて形成した際に生じる、チャネル領域とソース領域との位置ずれを抑制することが可能となる。
【００２０】
ここで第２工程と第３工程の順番はどちらが先でもよい。また、第２工程と第３工程のイオン注入は第２半導体領域１１３と第３半導体領域１１４とが一部重なるような条件で行ってもよい。
【００２１】
ただし、第３工程におけるイオン注入時のイオン注入エネルギー（第２イオン注入エネルギー）を第２工程におけるイオン注入時のイオン注入エネルギー（第１イオン注入エネルギー）よりも低くするのがよい。これにより、容易に、チャネル領域をソース領域よりも半導体基板の表面から深い位置に配することができる。
【００２２】
また第２工程と第３工程とで行われるイオン注入で用いられるイオン種としては種々のものを用いることができる。Ｎ型の場合には、ヒ素、燐などを用いることができる。Ｐ型の場合にはボロンを用いることができる。第２工程と第３工程とでイオン種を異ならせてもよい。たとえば、第２工程で用いられる不純物を第３工程で用いられる不純物よりも拡散係数が小さいものを用いることで、容易に、第３工程で形成される半導体領域を第２工程で形成される半導体領域よりも半導体基板の表面側に配することが可能となる。
【００２３】
以下、本発明の実施形態を具体的な実施例を用いて説明する。
【００２４】
各実施例では、ゲート領域がＰ型であるＪＦＥＴに関して説明する。ただし、導電型はこれに限られるものではなく、各半導体領域の導電型を反対導電型にすることでゲート領域がＮ型であるＪＦＥＴにも適用可能である。
【００２５】
（実施例１）
図２、図３を用いて、本実施例のＪＦＥＴの製造方法を説明する。各図面において図１と同様の機能を有する部分には同じ符号を付し詳細な説明は省略する。
【００２６】
まず図２を用いて、コンタクトプラグが形成された後のＪＦＥＴの構造を説明する。図２（ａ）は本実施例のＪＦＥＴ１１０の平面模式図である。平面模式図とはＪＦＥＴ１１０を平面視で示した図である。また、平面視とは半導体基板１００の表面に対して垂直方向から見ることである。これは以下の実施例でも同様である。
【００２７】
図２（ｂ）は、図２（ａ）のＡ−Ｂにおける断面模式図であり、図２（ｃ）は、図２（ａ）のＣ−Ｄにおける断面模式図である。断面模式図とは、ＪＦＥＴ１１０を断面視で示した図である。断面視とは半導体基板の断面に対して垂直方向から見ることである。
【００２８】
ＪＦＥＴ１１０は半導体基板１００に配される。半導体基板１００は、半導体で構成される基板の全体を意味し、ＪＦＥＴ１１０を構成する各半導体領域が配された部材の全体を指す。ＪＦＥＴ１１０は、Ｎ型のドレイン領域１０１、Ｐ型のゲート領域１０２、Ｎ型のソース領域１０４およびＮ型のチャネル領域１０３を有している。ドレイン領域１０１にはコンタクトプラグ２０９が電気的に接続され、ゲート領域１０２にはコンタクトプラグ２０８が電気的に接続されている。そしてソース領域１０４にはコンタクトプラグ２０７が電気的に接続されている。コンタクトプラグ２０７、２０８、２０９は絶縁膜であるマスク１０５に配されている。
【００２９】
ソース領域１０４は半導体基板１００の表面の一部を含んで配される。チャネル領域１０３はソース領域１０４よりも半導体基板１００の深い位置に配される。ソース領域１０４とチャネル領域１０３は平面視で重なるように配されており、ゲート領域１０２に挟まれている。そして、ゲート領域１０２とソース領域１０４及びゲート領域１０２とチャネル領域１０３はＰＮ接合を形成している。
【００３０】
ドレイン領域１０１は、平面視でゲート領域１０２、ソース領域１０４、チャネル領域１０３を内包するように配されている。ドレイン領域１０１は、Ｎ型半導体基板で構成されてもよいし、Ｎ型半導体基板にＰ型のウエルを形成し、このＰ型のウエルの一部にＮ型半導体領域を形成して構成してもよい。
【００３１】
半導体基板１００の上部には、マスク１０５および不図示の配線層が配されている。マスク１０５を形成する絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等の無機材料で構成することができる。もしくはＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜などのシリコンに不純物を添加したシリコンガラスを用いてもよい。そしてマスク１０５は半導体基板１００と配線層との間に配される層間絶縁膜として機能する。
【００３２】
次に図３を用いて本実施例のＪＦＥＴ１１０の製造方法を説明する。図３（ａ）〜（ｅ）、（ｇ）〜（ｉ）は図２（ａ）のＡ−Ｂ断面における製造過程を示す。図３（ｆ）は、図３（ｅ）の工程における、図２（ａ）のＣ−Ｄ断面に相当する断面模式図を示す。
【００３３】
まずＮ型半導体領域３２０（第４半導体領域）が配された半導体基板１００を準備する。あらかじめＮ型半導体領域３２０が配された半導体基板１００を準備してもよいし、Ｎ型半導体領域３２０が形成されていない半導体基板１００を準備し、この半導体基板にＮ型半導体領域３２０をイオン注入等で形成してもよい。以下では後者の方法の説明を行なう。
【００３４】
まずシリコンウエハ等からなる半導体基板１００の表面全体にフォトレジスト膜を形成する。そしてフォトリソグラフィ法を用いてフォトレジスト膜をパターニングすることで開口部３１８を有するマスク３１２を形成する。このマスク３１２を用いて半導体基板１００にＮ型のイオン注入を行なうことで、半導体基板１００にＮ型半導体領域３２０を形成する。そしてマスク３１２を除去する。
【００３５】
次に図３（ｂ）に示すように、マスク３１２と同様の方法で半導体基板１００の表面にマスク３１３（第３マスク）を形成する。マスク３１３は開口部３１９（第３開口部）を有する。開口部３１９は、平面視で図３（ａ）のＮ型半導体領域３２０に内包される。すなわち、平面視において、開口部３１９の外縁が、Ｎ型半導体領域３２０の外縁の内側に配される。マスク３１３を用いて、半導体基板１００にＰ型のイオン注入をすることによりＰ型半導体領域３１１（第１半導体領域）を形成する。ここでＮ型半導体領域３２０のうち、Ｐ型のイオンが注入されずにＮ型の半導体領域として残った領域がＮ型半導体領域３０１となる。後述するがＮ型半導体領域３０１はドレイン領域となる。
【００３６】
次に、図３（ｃ）に示すように、半導体基板１００の表面全体に絶縁膜３２１を形成する。絶縁膜３２１の材料としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等の無機材料で構成することができる。もしくはＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜などの不純物を添加したシリコンガラスを用いてもよい。
【００３７】
続いて、図３（ｄ）に示すように、Ｐ型半導体領域３１１の上部に配された絶縁膜３２１の一部をエッチングすることによって開口部１０６（第１開口部）を有するマスク１０５を形成する（第１工程）。開口部１０６のエッチングは、不図示のフォトレジスト膜を用いて形成されたマスクを用いて行なう。
【００３８】
ここでは不図示であるが、第１工程において、図２（ｃ）で示したコンタクトプラグ２０８が配される開口部２１６と、コンタクトプラグ２０９が配される開口部２１７も同時に形成される。
【００３９】
次に図３（ｅ）、（ｆ）に示すように、平面視において開口部１０６を内包するように配された開口部３１５（第２開口部）を有し、開口部２１６と開口部２１７とを覆ったマスク３１４（第２マスク）を、マスク１０５の上に形成する。マスク３１４は、フォトレジスト膜をマスク１０５の上に形成した後、このフォトレジスト膜をフォトリソグラフィ法でパターニングすることにより構成される。
【００４０】
次に、図３（ｇ）に示すように、マスク１０５、３１４を用いて、Ｐ型半導体領域３１１の一部にＮ型のイオン注入することによりＮ型半導体領域３０３（第２半導体領域）を形成する。ここでＰ型半導体領域３１１のうち、Ｎ型のイオンが注入されずにＰ型の半導体領域として残った領域がＰ型半導体領域３２２である。Ｎ型半導体領域３０３は、Ｎ型半導体領域３０１に電気的に接続される深さまで形成する。典型的には、Ｎ型半導体領域３０３をＮ型半導体領域３０１に達する深さまで形成する。また、図３（ｇ）では、半導体基板１００の表面とＮ型半導体領域３０３との間には、Ｐ型半導体領域３２２が配されているが、半導体基板１００の表面からＮ型半導体領域３０１に電気的に接続される深さまでＮ型半導体領域３０３を形成してもよい。さらに、Ｎ型半導体領域３０３は、イオン注入エネルギーが互いに異なり、且つドーズ量が互いに異なる複数回のイオン注入により形成してもよい（第２工程）。
【００４１】
次に図３（ｈ）において示すように、マスク１０５、３１４を用いてＮ型のイオン注入を行い、Ｎ型半導体領域３０３よりも浅い位置にＮ型半導体領域３０４（第３半導体領域）を形成する。ここでは、Ｎ型半導体領域３０４を形成するためのイオン注入エネルギーをＮ型半導体領域３０３を形成するためのイオン注入エネルギーよりも低く設定してＮ型半導体領域３０４を形成する。これによって、Ｎ型半導体領域３０４はＮ型半導体領域３０３に電気的に接続される位置に形成される（第３工程）。ここでＮ型半導体領域３０４は、Ｐ型半導体領域３２２の一部に形成される。もしくは、Ｎ型半導体領域３０３が半導体基板１００の表面まで配される場合には、Ｎ型半導体領域３０４はＮ型半導体領域３０３の一部に形成される。つまりこの場合には、Ｎ型半導体領域３０３の一部がチャネル領域となり、他の一部がソース領域となる。したがってＮ型半導体領域３０３はチャネル領域の少なくとも一部となる領域である。なお、第３工程の後であって且つコンタクトプラグ２０７を形成する前に、半導体基板１００を熱処理し不純物を拡散させてもよい。次に、マスク３１４を除去する。
【００４２】
そして、図３（ｉ）に示すように、開口部１０６及び図３（ｆ）に示した開口部２１７、２１８に導電体を埋め込むことで、コンタクトプラグ２０７、２０８、２０９を形成する。したがって開口部１０６、１０７、１０８はコンタクトホールである。このように第２工程で用いたマスク１０５に形成された開口部１０６を用いてコンタクトプラグ２０７を形成することで、ソース領域１０４に対するコンタクトプラグ２０７の位置ずれを抑制することが可能となる。これにより、コンタクトプラグ２０７と、Ｐ型のゲート領域１０２とが接触し、ＪＦＥＴのゲートとソースが短絡することを抑制することができる。
【００４３】
以上の方法によってＪＦＥＴ１１０が完成する。そして、図３（ｈ）のＮ型半導体領域３２０、Ｎ型半導体領域３０４、Ｎ型半導体領域３０３がそれぞれ、図３（ｉ）のドレイン領域１０１、ソース領域１０４、チャネル領域１０３を構成する。
【００４４】
上記の方法でＪＦＥＴ１１０を形成した後に、周知の方法で半導体基板１００の上に配線等を形成することでＪＦＥＴ１１０を有する半導体装置が完成する。
【００４５】
本実施例によればソース領域とチャネル領域との位置ずれを低減することが可能となる。更に、コンタクトホールを用いてソース領域を構成する半導体領域を形成することで、コンタクトプラグとゲートとの短絡を抑制することが可能となる。
【００４６】
（実施例２）
本実施例に係るＪＦＥＴの平面模式図を図４（ａ）に示す。図４（ｂ）は図４（ａ）の開口部４０６を拡大した平面模式図である。実施形態と同様の機能を有するものは同じ符号を付し詳細な説明は省略する。
【００４７】
本実施例の実施例１との違いはイオン注入を行なう際のマスクの平面視における形状である。実施例１では矩形であったが本実施例では十字形状となっている。
【００４８】
本実施例のゲート領域４０２が、ゲート領域１０２に対応し、開口部４０６が実施例１の開口部１０６に対応する。
【００４９】
図４（ｂ）に示すように、開口部４０６は、第１領域４３１、第２領域４３２、第３領域４３３、第４領域４３４、第５領域４３５を有する。第１領域４３１は開口部４０６の中心を含む領域に配される。第１領域４３１に対し第２方向に配された領域が第２領域４３２である。
【００５０】
そして第２領域４３２の第１領域４３１を挟んで反対側の領域が第３領域４３３である。また第１領域４３１に対し第１方向に配された領域が第４領域４３４である。第４領域４３４の第１領域４３１を挟んで反対側の領域が第５領域４３５である。
【００５１】
一般に平面視にけるチャネル領域の面積が大きくなるとＪＦＥＴ４１０の動作が高速化する。しかし、チャネル領域の空乏化の程度によって動作を制御するＪＦＥＴ４１０においては、チャネル領域を空乏化するための電圧である空乏化電圧が高くなる。しかし、平面視においてチャネル領域の形状を十字形状とすることで、ゲート領域４０２に挟まれるチャネル領域の長さを長くすることなく平面視における面積を大きくすることができる。
【００５２】
したがって図４（ｂ）に示したような形状の開口部４０６を有するマスクを用いて上述の第２工程、第３工程のイオン注入をすることで、実施例１の効果に加えて、空乏化電圧の上昇を抑制しつつ、高速に動作するＪＦＥＴを製造することが可能となる。
【００５３】
（実施例３）
本発明の実施例３に係るＪＦＥＴを図５（ａ）に示す。図５（ａ）は本実施例のＪＦＥＴの平面模式図である。図５（ｂ）は図５（ａ）に示すＣ−Ｄ線における断面模式図である。
【００５４】
実施例１と同様の機能を有するものは同じ符号を付し詳細な説明は省略する。本実施例の実施例１との違いは、１つのＪＦＥＴに対し、ソース領域、チャネル領域となる半導体領域を形成するための開口部が複数配される点である。ここで１つのＪＦＥＴとは、Ｎ型半導体領域もしくは絶縁体による素子分離領域により区画された１つの半導体領域をゲート領域として有している構成である。
【００５５】
本実施例において、マスク５０５が実施例１のマスク１０５に対応し、開口部５０６が実施例１の開口部１０６に対応し、ソース領域５０４が実施例１のソース領域１０４に対応する。また、チャネル領域５０３が実施例１のチャネル領域１０３に対応し、ゲート領域５０２が実施例１のゲート領域１０２に対応する。そして、ドレイン領域５０１が実施例１のドレイン領域１０１に対応し、コンタクトプラグ５０７が実施例１のコンタクトプラグ２０７に対応する。
【００５６】
本実施例と実施例１との違いは、平面視で同一のＰ型半導体領域に内包されるように複数の開口部５０６を有したマスク５０５が配されており、コンタクトプラグ５０７、ソース領域５０４、チャネル領域５０３が複数構成されていることである。ここで、同一とは、平面視で１つの領域を形成している半導体領域を言う。
【００５７】
これについて以下で説明する。
【００５８】
図５（ａ）に示すように本実施例では、１つのＪＦＥＴ５１０に対し、３つのコンタクトプラグ５０７が形成されている。
【００５９】
そのため、図５（ｂ）に示すようにマスク５０５は、複数の開口部５０６を有している。そして、この複数の開口部５０６は、平面視で図３（ｅ）のＰ型半導体領域３１１に内包されるように配されている。
【００６０】
そして、複数の開口部５０６を通して、図３（ｅ）のＰ型半導体領域２０２の一部にＮ型のイオン注入をすることで、複数の開口部５０６を通して、複数のソース領域５０４及びチャネル領域５０３が形成される。そして、ゲート領域５０２は、Ｐ型半導体領域３１１の他の部分で構成される。
【００６１】
複数のソース領域５０４は、半導体基板１００の表面を含んで配され、複数のチャネル領域５０３はそれぞれのソース領域５０４に電気的に接続され半導体基板１００の表面に対して垂直な方向に配されている。複数のソース領域５０４とチャネル領域５０３の各々は、半導体基板１００の表面に対して垂直な方向に沿って、ゲート領域５０２に挟まれている。
【００６２】
そして、それら複数のチャネル領域５０３のすべてが、半導体基板１００の深さ方向に配された共通のドレイン領域５０１に電気的に接続され、１つのＪＦＥＴ５１０を構成する。
【００６３】
さらに、複数の開口部５０６のそれぞれにコンタクトプラグ５０７を形成する。それぞれのコンタクトプラグ５０７は、各々の開口部５０６に対して形成された複数のソース領域５０４にそれぞれ電気的に接続する。
【００６４】
本実施例も、このゲート領域５０２に信号電荷を蓄積し、それによって複数のチャネル領域５０３のそれぞれの空乏化を制御し、それによって、ＪＦＥＴ５１０の駆動を制御している。
【００６５】
このように、開口部５０６を複数にする構成をとることによって、空乏化電圧の上昇を抑制しつつ実質的なチャネル領域５０３を広く取ることが出来る。これにより、ＪＦＥＴ５１０の駆動力を向上することを可能にしている。ただし、ここでは代表的な例として開口部５０６を３つとしたが、１つ以上であれば何個でもよい。このような構成によれば、ＪＦＥＴ５１０を高速に駆動することが可能となる。本構成はその他の実施例にも適用することが出来る。
【００６６】
（撮像装置への適用例）
上述した実施例１〜３の製造方法を用いたＪＦＥＴは種々の半導体装置に利用することができる。ここでは半導体装置の例として撮像装置を例に挙げて説明する。
【００６７】
図５に、本発明の実施形態に係る製造方法により得られるＪＦＥＴを用いた撮像装置の１画素分の回路図を示す。また、図６に撮像装置の１画素の特徴を説明するための平面模式図及び断面を示す。
【００６８】
本実施例では、ＪＦＥＴ１１０を画素の増幅トランジスタ６２０として用いている。
【００６９】
また、本実施例では、信号電荷を正孔とし、各トランジスタはＰ型のＭＯＳトランジスタ及びＮ型のＪＦＥＴとして説明する。
【００７０】
図６において、光電変換部は光電変換により入射光量に応じた量の電荷対を生じさせ、信号電荷として正孔を蓄積する。例えばここでは光電変換部として、フォトダイオード６１６を用いている。
【００７１】
転送部はフォトダイオード６１６で生じた正孔を転送する。例えばここでは転送部として転送トランジスタ６１７を用いている。転送トランジスタ６１７は、後述の増幅トランジスタ６２０の入力ノードにフォトダイオード６１６のホールを転送する。
【００７２】
電荷保持部６１８はフォトダイオード６１６で生じ、転送トランジスタ６１７により転送された正孔を保持する。電荷保持部６１８は、半導体基板１００に配された、増幅トランジスタ６２０のゲート領域により構成される。ゲート領域はＰ型の半導体領域により構成される。
【００７３】
増幅部は、増幅トランジスタ６２０によって構成され、転送トランジスタ６１７により転送された正孔に基づく信号を増幅して出力する。
【００７４】
増幅トランジスタ６２０のドレインには所定の電圧が供給されている。増幅トランジスタ６２０は、不図示の電流源とともにソースフォロア回路を構成することができる。
【００７５】
リセット部は、少なくともＦＤの電位を所定の電位に設定する。例えばここでは、リセット部として、リセットトランジスタ６１９を用いている。リセットトランジスタ６１９のソースは、増幅トランジスタ６２０のゲートに電気的に接続されている。また、リセットトランジスタ６１９のドレインには所定の電圧が供給されている。このため、リセットトランジスタ６１９により、増幅トランジスタ６２０のゲートの電位を所定の電位に設定することができる。
【００７６】
図７（ａ）は１画素の平面模式図であり、図７（ｂ）は図７（ａ）のＡ−Ｂ線に沿った断面模式図であり、図７（ｃ）は図７（ａ）のＣ−Ｄ線に沿った断面模式図である。
【００７７】
ここでは、Ｎ型半導体領域７０４がソース領域１０４に対応する。また、Ｎ型半導体領域７０３がチャネル領域１０３に対応し、Ｐ型半導体領域７０２がゲート領域１０２に対応する。そして、Ｎ型半導体領域７０１がドレイン領域１０１に対応し、コンタクトプラグ７０７がコンタクトプラグ２０７に対応する。
【００７８】
画素６２７は、絶縁体分離部７２６、ＰＮ接合分離層７２５によって各素子が形成される領域が区画され、この領域にフォトダイオード６１６、転送トランジスタ６１７、増幅トランジスタ６２０、リセットトランジスタ６１９が配される。
【００７９】
図７（ｂ）に示すように、フォトダイオード６１６はＰ型半導体領域７２３とＮ型半導体領域７０１とにより構成されるＰＮ接合を有している。また、Ｐ型半導体領域７２３の表面にＮ型半導体領域７３４が配されることで埋め込み型のフォトダイオード６１６を構成している。入射した光によって発生した正孔が、信号電荷として、Ｐ型半導体領域７２３に蓄積される。
【００８０】
転送トランジスタ６１７はＰ型半導体領域７２３、ゲート電極７２２、Ｐ型半導体領域７２１で構成される。Ｐ型半導体領域７２３に蓄積された正孔は、転送トランジスタ６１７によって、Ｐ型半導体領域７２１に転送される。ここではＰ型半導体領域７２１を配したが、Ｐ型半導体領域７２１を設けずに、Ｐ型半導体領域７０２がＰ型半導体領域７２３からの正孔を蓄積してもよい。Ｐ型半導体領域７０２は、フォトダイオード６１６を構成するＰ型半導体領域７２３から離れた位置に配される。
【００８１】
この撮像装置は、上述の実施例で述べたＪＦＥＴを製造する工程に加えて、光電変換部のホールを蓄積する半導体領域（Ｐ型半導体領域７２３）をＰ型半導体領域７０２（第１半導体領域）から離れた位置に形成することで製造することができる。
【００８２】
ここで、増幅トランジスタ６２０にＪＦＥＴ１１０を用いる理由について説明する。まず、増幅トランジスタ６２０にＭＯＳトランジスタを用いた場合には、増幅トランジスタのゲート電極は、活性領域の上に形成される。そのため、ＦＤを構成するＰ型半導体領域７２１とゲート電極は配線によって電気的に接続する必要がある。
【００８３】
対して、増幅トランジスタ６２０にＪＦＥＴ１１０を用いる場合には、ＪＦＥＴ１１０のゲート領域であるＰ型半導体領域７０２はＰ型半導体領域で構成される。そのため、Ｐ型半導体領域７２１と、Ｐ型半導体領域７０２は、各々の領域を電気的に接続すればよい。また、Ｐ型半導体領域を同じ領域とすることも可能である。
【００８４】
これにより、配線抵抗や寄生容量を抑制し、且つ配線をなくすことで微細化することが可能となる。また、増幅トランジスタ６２０にＪＦＥＴ１１０を形成することで、ＭＯＳトランジスタに比べてゲート酸化膜とシリコン基板の界面で生じる１／ｆノイズの影響を抑制することが出来る。
【００８５】
図７（ｃ）に示すように、リセットトランジスタ６１９は、ドレイン領域となるＰ型半導体領域７２８、ゲート電極７２９、ソース領域となるＰ型半導体領域７０２により構成される。また、Ｐ型半導体領域７０２は、ＪＦＥＴ１１０のゲート領域を構成している。
【符号の説明】
【００８６】
１００  半導体基板
１０５  マスク
１０６  第１開口部
１１１  第１半導体領域
１１３  第２半導体領域
１１４  第３半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2016051812.tif 000008
【図７】
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