(57)【要約】      （修正有）【課題】工程数の低減が可能な半導体記憶装置及びその製造方法を提供する。【解決手段】主面を有する基板１０と、積層体１００と、複数の柱状部ＣＬと、を備えている。積層体１００は、主面に対して傾斜して基板１０上に設けられた複数層の電極層ＷＬと、電極層ＷＬの間にそれぞれ設けられ、主面に対して傾斜した複数層の絶縁層４０と、を有する。それぞれの柱状部ＣＬは、基板１０側に向けて積層体１００を貫通して主面に対して傾斜した方向に延びるチャネルボディ２０と、チャネルボディ２０と電極層ＷＬとの間に設けられたメモリ膜３０と、を有する。【選択図】図１
2016035991.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する基板と、
前記主面に対して傾斜して前記基板上に設けられた複数層の電極層と、前記電極層の間にそれぞれ設けられ、前記主面に対して傾斜した複数層の絶縁層と、を有する積層体と、
前記基板側に向けて前記積層体を貫通して前記主面に対して傾斜した方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられた電荷蓄積膜と、をそれぞれが有する複数の柱状部と、
を備えた半導体記憶装置。
【請求項２】
前記複数の柱状部における前記基板側の端部とは反対側の端部が前記積層体から露出するセル領域の外側のセル外領域で、前記積層体上に設けられたコンタクト電極をさらに備え、
それぞれの前記電極層の前記基板側の端部とは反対側の端部は、前記セル外領域で前記コンタクト電極と接続されている請求項１記載の半導体記憶装置。
【請求項３】
前記基板と前記積層体との間に設けられた下部ゲート層と、
前記積層体の上に設けられた上部ゲート層と、
をさらに備え、
前記柱状部は、前記下部ゲート層および前記上部ゲート層に対して傾斜して前記下部ゲート層および前記上部ゲート層を貫通している請求項１または２に記載の半導体記憶蔵置。
【請求項４】
１つの前記柱状部あたり、前記電極層が前記電荷蓄積膜を介して前記チャネルボディを囲んだ構造を有するメモリセルがｎ（ｎは２以上の整数）個設けられ、
前記複数層の電極層はｎ個ずつの複数のグループに分けられ、それぞれのグループから１つずつ選ばれた電極層がまとめて共通電位で制御される請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
基板の主面上に設けられた導電層に前記主面に対して傾斜した第１方向に延びる複数のトレンチを形成し、前記トレンチによって前記導電層を前記第１方向に延びる複数層の電極層に分離する工程と、
前記複数層の電極層を貫通し、前記主面に対して傾斜し且つ前記第１方向に対して交差する第２方向に延びる複数のホールを形成する工程と、
前記複数のホールを形成した後、前記トレンチ内に絶縁層を形成する工程と、
前記ホールの側壁に電荷蓄積膜を含む膜を形成する工程と、
前記電荷蓄積膜を含む膜の側壁にチャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層が絶縁層を介して複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元構造のメモリデバイスを形成するにあたっては、電極層と絶縁層とを基板上に交互に成膜する工程を繰り返す方法が提案されているが、電極層の積層数の増大にともない、工程数が増大してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−９８４７０号公報
【特許文献２】国際公開第２０１０／０２３９２５号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、工程数の低減が可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置は、主面を有する基板と、積層体と、複数の柱状部と、を備えている。前記積層体は、前記主面に対して傾斜して前記基板上に設けられた複数層の電極層と、前記電極層の間にそれぞれ設けられ、前記主面に対して傾斜した複数層の絶縁層と、を有する。それぞれの前記柱状部は、前記基板側に向けて前記積層体を貫通して前記主面に対して傾斜した方向に延びるチャネルボディと、前記チャネルボディと前記電極層との間に設けられた電荷蓄積膜と、を有する。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体記憶装置の模式断面図。
【図２】実施形態の半導体記憶装置の模式平面図。
【図３】実施形態の半導体記憶装置の模式拡大断面図。
【図４】実施形態の半導体記憶装置の等価回路図。
【図５】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図６】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図７】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図８】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図９】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１０】参照例の半導体記憶装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体記憶装置の模式断面図である。  
図２は、実施形態の半導体記憶装置の主な要素の模式平面図である。
【００１０】
実施形態の半導体記憶装置は、基板１０と、基板１０上に設けられた積層体１００と、基板１０側に向けて積層体１００を貫通して設けられた複数の柱状部ＣＬとを有する。
【００１１】
図２に示すように、複数の柱状部ＣＬは基板１０側とは反対側の端部がセル領域１において積層体１００から露出するようにマトリックス状に設けられている。積層体１００は、セル領域１およびセル領域１の外側のセル外領域２ａ、２ｂに設けられ、そのセル外領域２ａ、２ｂの積層体１００上には複数のコンタクト電極６２、６５、６７が設けられている。
【００１２】
積層体１００は、図１に示すように、基板１０の主面１０ａ上に設けられている。基板１０は、半導体基板であり、例えばシリコン基板である。
【００１３】
図２に示す平面上において直交する２方向をＸ方向およびＹ方向とする。基板１０の主面１０ａはＸＹ面に対して略平行な面である。ＸＹ面または基板１０の主面１０ａに対して直交する方向をＺ方向とする。図１は、ＸＺ面に対して平行な断面を表す。
【００１４】
基板１０の主面１０ａ上には、ソース層ＳＬが設けられている。ソース層ＳＬは、例えば、シリコンを主成分として含むシリコン層であり、そのシリコン層には導電性を付与する不純物がドープされている。あるいは、ソース層ＳＬは、金属または金属化合物を含む層である。
【００１５】
ソース層ＳＬ上には、絶縁層４１を介してソース側選択ゲート（下部ゲート層）ＳＧＳが設けられている。ソース側選択ゲートＳＧＳの上には、絶縁層４２を介して積層体１００が設けられている。積層体１００の上には、絶縁層４３を介してドレイン側選択ゲート（上部ゲート層）ＳＧＤが設けられている。
【００１６】
ソース側選択ゲートＳＧＳは、基板１０の主面１０ａに対して略平行な板状の層として設けられている。ドレイン側選択ゲートＳＧＤも、基板１０の主面１０ａに対して略平行な板状の層として設けられている。
【００１７】
積層体１００は、複数層の電極層ＷＬと複数層の絶縁層４０とを有する。電極層ＷＬと絶縁層４０はそれぞれ１層ずつ交互に複数積層されている。電極層ＷＬの層間に絶縁層４０が設けられている。電極層ＷＬと絶縁層４０は、基板１０の主面１０ａに対して傾斜した方向（図１においてＢ方向）に交互に積層されている。
【００１８】
電極層ＷＬおよび絶縁層４０は、基板１０の主面１０ａに対して傾斜した板状の層として設けられている。電極層ＷＬおよび絶縁層４０は、図１に示すように、Ｘ方向に対して角度θ傾斜したＡ方向に傾いている。電極層ＷＬおよび絶縁層４０は、図１において紙面を貫く方向（図２のＹ方向）に板状に広がっている。すなわち、電極層ＷＬと絶縁層４０は、基板１０の主面１０ａに対して傾斜したＢ方向に交互に積層されている。電極層ＷＬおよび絶縁層４０の基板１０の主面１０ａに対する傾斜角度θは、例えば５°以上８５°以下である。
【００１９】
後述するように、ソース側選択ゲートＳＧＳ上に絶縁層４２を介して厚い導電層５１が設けられ、その導電層５１にＡ方向に延びる複数のトレンチを形成することで、導電層５１が、Ａ方向に傾斜した複数の板状の電極層ＷＬに分離される。
【００２０】
積層体１００には複数の柱状部ＣＬが貫通して設けられている。柱状部ＣＬは積層体１００（電極層ＷＬおよび絶縁層４０）を貫通して、電極層ＷＬおよび絶縁層４０が傾斜したＡ方向に対して交差するＢ方向に延びている。例えば、柱状部ＣＬはＡ方向に対して直交するＢ方向に延びている。このとき、柱状部ＣＬの基板１０の主面１０ａに対する傾斜角度も、５°以上８５°以下である。
【００２１】
柱状部ＣＬは、ドレイン側選択ゲートＳＧＤに対してもＢ方向に貫通している。また、柱状部ＣＬは、ソース側選択ゲートＳＧＳに対してもＢ方向に貫通している。柱状部ＣＬは、ドレイン側選択ゲートＳＧＤ、積層体１００、およびソース側選択ゲートＳＧＳを貫通してＢ方向に延び、ソース層ＳＬに達している。
【００２２】
電極層ＷＬ、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤは、シリコンを主成分として含むシリコン層であり、そのシリコン層には導電性を付与する不純物がドープされている。あるいは、電極層ＷＬ、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤは、金属や金属シリサイドを含んでいてもよい。
【００２３】
ソース側選択ゲートＳＧＳの厚さおよびドレイン側選択ゲートＳＧＤの厚さは、１層の電極層ＷＬの厚さよりも厚い。
【００２４】
図３は、柱状部ＣＬの一部の拡大模式断面図である。
【００２５】
柱状部ＣＬは、ドレイン側選択ゲートＳＧＤ、積層体１００、およびソース側選択ゲートＳＧＳを貫通してＢ方向に延びるメモリホールＭＨ（図８（ａ）及び（ｂ））内に形成される。そのメモリホールＭＨ内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
【００２６】
メモリホールＭＨの内壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。
【００２７】
電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
【００２８】
チャネルボディ２０は積層体１００の積層方向（Ｂ方向）に延びる筒状に設けられ、そのチャネルボディ２０の外周面を囲むようにメモリ膜３０が積層体１００の積層方向（Ｂ方向）に延びつつ筒状に設けられている。
【００２９】
電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。コア絶縁膜５０は、例えばシリコン酸化膜である。
【００３０】
ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネルボディ２０に接し、ブロック絶縁膜３５とトンネル絶縁膜３１との間に電荷蓄積膜３２が設けられている。
【００３１】
チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲を電極層ＷＬが囲んだ構造のメモリセルＭＣが形成されている。チャネルボディ２０はメモリセルＭＣにおけるチャネルとして機能し、電極層ＷＬはメモリセルＭＣのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
【００３２】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３３】
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
【００３４】
トンネル絶縁膜３１は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜である。
【００３５】
または、トンネル絶縁膜３１として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜３１としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。
【００３６】
ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。
【００３７】
ブロック膜３３は、例えば、シリコン酸化膜である。キャップ膜３４は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜である。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。ブロック絶縁膜３５として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
【００３８】
図１に示すように、柱状部ＣＬの一方の端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の端部にはソース側選択トランジスタＳＴＳが設けられている。
【００３９】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜４８が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディ２０は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
【００４０】
ビット線ＢＬは、ドレイン側選択ゲートＳＧＤ上に絶縁層４４を介して設けられている。図２に示すように、複数本のビット線ＢＬがＸ方向に延びている。ビット線ＢＬは、ライン状に形成された例えば金属膜である。
【００４１】
ドレイン側選択ゲートＳＧＤは絶縁分離膜４６によってＸ方向に分断されている。すなわち、Ｘ方向で隣り合う柱状部ＣＬ間で、ドレイン側選択ゲートＳＧＤはＸ方向に分断されつながっていない。
【００４２】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜４９が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディ２０は、ソース側選択ゲートＳＧＳの下方で、ソース層ＳＬと接続されている。
【００４３】
ソース側選択ゲートＳＧＳは絶縁分離膜４５によってＸ方向に分断されている。すなわち、Ｘ方向で隣り合う柱状部ＣＬ間で、ソース側選択ゲートＳＧＳはＸ方向に分断されつながっていない。
【００４４】
ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、１つのメモリストリングＭＳを構成する。このメモリストリングＭＳが複数本設けられ、したがって、複数のメモリセルＭＣがＡ方向、Ｂ方向およびＹ方向に３次元的に設けられている。
【００４５】
複数のメモリストリングＭＳ、すなわち複数のメモリセルＭＣは、図２に示すようにセル領域１に対応して配置されている。そのセル領域１の外側にはセル外領域２ａ、２ｂが設けられている。セル外領域２ａとセル外領域２ｂは、Ｙ方向にセル領域１を挟んで位置する。
【００４６】
電極層ＷＬは、基板１０側の下端部と、その反対側の上端部とを有する。セル領域１において電極層ＷＬの１部の上端部は、ビット線ＢＬおよびドレイン側選択ゲートＳＧＤを含む積層構造の下に位置する。したがって、セル領域１で電極層ＷＬの上端部に接続するコンタクト電極を形成する余地は小さい。
【００４７】
電極層ＷＬは、Ｙ方向（図１において紙面を貫く方向）に板状に延び、セル外領域２ａ、２ｂにも設けられている。セル外領域２ａの電極層ＷＬの上端部には、コンタクト部６１が形成されている。
【００４８】
ドレイン側選択ゲートＳＧＤのＹ方向の一方の端部（第１端部）６３は、電極層ＷＬのコンタクト部６１が配置されたセル外領域２ａまでは延びていない。ドレイン側選択ゲートＳＧＤのＹ方向の他方の端部（第２端部）６４はセル外領域２ｂまで延びている。ビット線ＢＬはＸ方向に延び、セル領域１よりもＹ方向の外側のセル外領域２ａ、２ｂには配置されていない。
【００４９】
したがって、ドレイン側選択ゲートＳＧＤおよびビット線ＢＬの配置制約を受けずに、セル外領域２ａの電極層ＷＬのコンタクト部（上端部）６１に対してコンタクト電極６２を接続させることができる。
【００５０】
コンタクト電極６２は、セル外領域２ａでコンタクト部６１上に設けられた図示しない絶縁層を貫通して、接続対象の電極層ＷＬのコンタクト部６１に達する。その絶縁層上には図示しないワード配線が形成され、電極層ＷＬはコンタクト電極６２を介してワード配線と電気的に接続されている。
【００５１】
ドレイン側選択ゲートＳＧＤの第２端部（コンタクト部）６４は、セル外領域２ｂでドレイン側選択ゲート用のコンタクト電極６５と接続されている。コンタクト電極６５は、セル外領域２ｂで第２端部６４上に設けられた図示しない絶縁層を貫通して、接続対象のドレイン側選択ゲートＳＧＤの第２端部６４に達する。その絶縁層上には図示しないドレイン側ゲート配線が形成され、ドレイン側選択ゲートＳＧＤは、コンタクト電極６５を介してドレイン側ゲート配線と電気的に接続されている。
【００５２】
ソース側選択ゲートＳＧＳのＹ方向の一端部６６は、セル外領域２ｂまで延び、さらにドレイン側選択ゲートＳＧＤの第２端部６４よりもＹ方向の外側にまで延びている。そのソース側選択ゲートＳＧＳの一端部（コンタクト部）６６は、ソース側選択ゲート用のコンタクト電極６７と接続されている。
【００５３】
コンタクト電極６７は、セル外領域２ｂで端部６６上に設けられた図示しない絶縁層を貫通して、接続対象のソース側選択ゲートＳＧＳの端部６６に達する。その絶縁層上には図示しないソース側ゲート配線が形成され、ソース側選択ゲートＳＧＳは、コンタクト電極６７を介してソース側ゲート配線と電気的に接続されている。
【００５４】
ソース層ＳＬは、図１に示すように、セル領域１よりもＸ方向の外側のセル外領域でＺ方向に延びるコンタクト電極６８に接続されている。コンタクト電極６８は、図示しない上層配線（ソース配線）に接続されている。
【００５５】
図２に示すように、Ｘ方向に配列された複数の柱状部ＣＬ（メモリストリングＭＳ）は、共通のビット線ＢＬに接続されている。Ｙ方向に配列された複数の柱状部ＣＬは、共通のドレイン側選択ゲートＳＧＤを貫通している。Ｙ方向に配列された複数の柱状部ＣＬは、共通のソース側選択ゲートＳＧＳを貫通している。
【００５６】
１つの柱状部ＣＬあたり、電極層ＷＬが電荷蓄積膜３２を介してチャネルボディ２０を囲んだ構造を有するメモリセルＭＣが、ｎ（ｎは２以上の整数）個設けられている。すなわち、それぞれのメモリストリングＭＳは、図１に示すＢ方向に直列接続されたｎ個のメモリセルＭＣを有する。
【００５７】
それぞれのメモリストリングＭＳにおいて、柱状部ＣＬの延在方向（Ｂ方向）の端側のセルはメモリセルとして使われない場合がある。
【００５８】
図４は、実施形態の半導体記憶装置の等価回路図である。図４には、例えば、１本のビット線ＢＬ１に接続された４本のメモリストリングＭＳ１〜ＭＳ４を示す。
【００５９】
メモリストリングＭＳ１〜ＭＳ４は、それぞれ、ドレイン側選択ゲートＳＧＤ１〜ＳＧＤ４を有する。また、メモリストリングＭＳ１〜ＭＳ４は、それぞれ、ソース側選択ゲートＳＧＳ１〜ＳＧＳ４を有する。
【００６０】
図４に示す例では、それぞれのメモリストリングＭＳ１〜ＭＳ４は、例えば３つのメモリセルＭＣ１〜ＭＣ３を有する。それぞれのメモリストリングＭＳ１〜ＭＳ４において、ドレイン側選択ゲートＳＧＤ１〜ＳＧＤ４側から順に接続されたメモリセルをＭＣ１、ＭＣ２、ＭＣ３とする。
【００６１】
複数層の電極層ＷＬは、ｎ個（図４に示す例では例えば３個）ずつの複数のグループＧ１、Ｇ２に分けられている。グループＧ１は３つの電極層ＷＬ１ａ、ＷＬ２ａおよびＷＬ３ａを含み、グループＧ２は３つの電極層ＷＬ１ｂ、ＷＬ２ｂおよびＷＬ３ｂを含む。電極層ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ１ｂ、ＷＬ２ｂ、およびＷＬ３ｂは、それぞれ異なる層の電極層である。
【００６２】
メモリストリングＭＳ４のメモリセルＭＣ１は、電極層ＷＬ３ｂに接続されている。  
メモリストリングＭＳ４のメモリセルＭＣ２と、メモリストリングＭＳ３のメモリセルＭＣ１は、同じ層の電極層ＷＬ２ｂに接続されている。  
メモリストリングＭＳ４のメモリセルＭＣ３と、メモリストリングＭＳ３のメモリセルＭＣ２と、メモリストリングＭＳ２のメモリセルＭＣ１は、同じ層の電極層ＷＬ１ｂに接続されている。  
メモリストリングＭＳ３のメモリセルＭＣ３と、メモリストリングＭＳ２のメモリセルＭＣ２と、メモリストリングＭＳ１のメモリセルＭＣ１は、同じ層の電極層ＷＬ３ａに接続されている。  
メモリストリングＭＳ２のメモリセルＭＣ３と、メモリストリングＭＳ１のメモリセルＭＣ２は、同じ層の電極層ＷＬ２ａに接続されている。  
メモリストリングＭＳ１のメモリセルＭＣ３は、電極層ＷＬ１ａに接続されている。
【００６３】
それぞれのメモリストリングＭＳ１〜ＭＳ４は、電極層ＷＬ１ａまたはＷＬ１ｂをコントロールゲートとするメモリセルを１つずつ含み、電極層ＷＬ２ａまたはＷＬ２ｂをコントロールゲートとするメモリセルを１つずつ含み、電極層ＷＬ３ａまたはＷＬ３ｂをコントロールゲートとするメモリセルを１つずつ含む。
【００６４】
それぞれのグループＧ１、Ｇ２から１つずつ選ばれた電極層ＷＬがまとめて共通電位で制御される。
【００６５】
すなわち、電極層ＷＬ１ａと電極層ＷＬ１ｂは共通のワード配線ＷＲ１に接続され、そのワード配線ＷＲ１を通じて電極層ＷＬ１ａと電極層ＷＬ１ｂはまとめて電位制御される。同様に、電極層ＷＬ２ａと電極層ＷＬ２ｂは共通のワード配線ＷＲ２に接続され、そのワード配線ＷＲ２を通じて電極層ＷＬ２ａと電極層ＷＬ２ｂはまとめて電位制御される。同様に、電極層ＷＬ３ａと電極層ＷＬ３ｂは共通のワード配線ＷＲ３に接続され、そのワード配線ＷＲ３を通じて電極層ＷＬ３ａと電極層ＷＬ３ｂはまとめて電位制御される。したがって、電極層ＷＬの積層数分のワード配線を設けなくてよい。
【００６６】
次に、図５（ａ）〜図９（ｂ）を参照して、実施形態の半導体記憶装置の製造方法について説明する。
【００６７】
図５（ａ）に示すように、基板１０の主面１０ａ上に、ソース層ＳＬ、絶縁層４１およびソース側選択ゲート（下部ゲート層）ＳＧＳを順に形成する。ソース層ＳＬ、絶縁層４１およびソース側選択ゲート（下部ゲート層）ＳＧＳは、基板１０の主面１０ａに対して垂直なＺ方向に積層される。
【００６８】
ソース側選択ゲートＳＧＳに対しては、スリットが形成され、そのスリット内に図５（ｂ）に示す絶縁分離膜４５が埋め込まれる。スリットは、基板１０の主面１０ａに対して傾斜したＢ方向にソース側選択ゲートＳＧＳを貫通する。
【００６９】
ソース側選択ゲートＳＧＳ上および絶縁分離膜４５上には、図５（ｃ）に示すように、絶縁層４２が形成される。絶縁層４２上には導電層５１が形成される。
【００７０】
絶縁層４１、４２およびソース側選択ゲートＳＧＳのそれぞれの厚さは、例えば数十ｎｍである。導電層５１の厚さは、絶縁層４１、４２およびソース側選択ゲートＳＧＳのそれぞれの厚さよりも厚い。
【００７１】
図１に示す電極層ＷＬのＡ方向の長さまたは幅は、導電層５１の厚さに依存する。すなわち、Ａ方向のメモリセルＭＣの配列数は、導電層５１の厚さに依存する。導電層５１の厚さは、例えばミクロンオーダーである。
【００７２】
導電層５１はエッチングされ、図６（ａ）に示すように、導電層５１に複数のトレンチ５２が形成される。導電層５１は、複数のトレンチ５２によって、複数の電極層ＷＬに分離される。
【００７３】
トレンチ５２は、基板１０の主面１０ａに対して傾斜したＡ方向に導電層５１を貫通して延び、絶縁層４２に達する。電極層ＷＬは、Ａ方向に傾斜した板状に形成される。その板状の複数の電極層ＷＬが、Ａ方向に対して直交するＢ方向にトレンチ５２を介して重なっている。
【００７４】
導電層５１の表面上には、図９（ａ）に示すようにマスク層７２が形成される。マスク層７２には、図９（ａ）において紙面を貫く方向に延びるスリット状の開口７２ａが形成されている。そのマスク７２層を用いて、異方性のドライエッチングであるＲＩＥ（Reactive Ion Etching）により導電層５１がエッチングされ、トレンチ５２が形成される。
【００７５】
図５（ｃ）に示す積層構造を有するウェーハはエッチングチャンバー内で下部電極上に支持され、チャンバー内にプラズマが生起される。そして、下部電極を介してウェーハ側に与えられたバイアス電位により、プラズマ中のイオンがウェーハに向けて加速する。
【００７６】
通常、プラズマを用いたドライエッチング（ＲＩＥ）においては、エッチングの対象となるウェーハ表面にイオンシース層と呼ばれる薄い電荷層が形成され、正イオンがイオンシース層およびウェーハ表面に対して垂直方向に加速されてウェーハ表面に入射することでエッチングが進行する。イオンシース層はウェーハ表面を薄く覆うように形成されるため、単純にウェーハを傾けるだけでは、イオンシース層も傾いてしまい、ウェーハ表面に対して傾斜した方向にイオンを入射させてエッチングを進めることはできない。
【００７７】
そこで、実施形態では、ウェーハ表面上に、マスク層７２に近接して電界制御体７０を配置する。電界制御体７０は複数のスリット７１を有する金属体である。スリット７１は、Ａ方向に傾斜して電界制御体７０を貫通している。
【００７８】
チャンバー内に金属が露出していると、エッチングされた金属によるチャンバー内汚染の懸念がある。そこで、金属体の電界制御体７０の表面を絶縁膜で覆うことが望ましい。絶縁膜のエッチングにより金属が露出しないようにするため、絶縁膜は十分な厚さ（例えば数十μｍオーダー）にする。あるいは、電界制御体７０は、例えばリンなどの不純物を十分に含有する導電性シリコンで形成してもよい。
【００７９】
このＡ方向に傾斜したスリット７１を有する電界制御体７０によって、スリット７１内に図９（ａ）において破線で表す等電位面が形成される。したがって、イオン軌道９０は、スリット７１の開口付近で、ウェーハ表面に対して垂直な方向からＡ方向に曲げられる。したがって、Ａ方向に加速されたイオンが導電層５１に入射する。
【００８０】
電界制御体７０の複数のスリット７１のＸ方向のピッチと、マスク層７２の複数の開口７２ａのＸ方向のピッチとは一致しておらず、スリット７１のＸ方向のピッチは開口７２ａのＸ方向のピッチよりも大きい。１つのスリット７１のＸ方向の幅の範囲内には、マスク層７２の複数の開口７２ａが配置されている。図９（ａ）に示すエッチングのときに電界制御体７０で覆われていた領域は、電界制御体７０をＸ方向に移動させることでスリット７１の下に露出され、エッチングされる。すなわち、電界制御体７０をＸ方向に移動させて、導電層５１のエッチング対象の全領域をエッチングする。
【００８１】
電界制御体７０によって入射方向が制御されたイオンは、マスク層７２の開口７２ａに露出する導電層５１表面に入射する。そのマスク層７２の開口７２ａに露出する表面からＡ方向に導電層５１のエッチングが進行していく。
【００８２】
マスク層７２は導電層５１の表面の全面に成膜した後、リソグラフィー技術を用いてパターニングされるが、開口７２ａの側面形状の制御は難しい。一般的に、図１０（ａ）に示すように、マスク層７２の開口側面は導電層５１の表面に対して垂直形状になる。
【００８３】
イオンは、マスク層７２で直接覆われているマスク層７２の直下の領域には入射しない。また、イオンは導電層５１の表面に対して傾斜した斜め方向Ａに入射するため、マスク層７２で直接覆われていない開口領域においても、イオンが照射されないマスク層７２の影８１が発生する。
【００８４】
影８１とそうではない部位との間にはエッチングレートに差が発生する。このエッチングレートの差は、図１０（ｂ）に示すように導電層５１に形成されるトレンチ５２の形状劣化（テーパー化）の原因になる。トレンチ５２の形状劣化は、電極層ＷＬの厚さばらつきにつながり、デバイス特性のばらつきにつながり得る。
【００８５】
影８１が導電層５１の表面に投影された領域は、マスク層７２の厚さが厚いほど大きくなる。マスク層７２の材料と被エッチング部（導電層５１）の材料とのエッチング選択比によっては、マスク層７２の消失を防ぐため、マスク層７２を厚く形成しなければならない場合がある。
【００８６】
例えば、導電層５１の材料であるシリコンの加工用マスクとして一般に使われるレジストは、導電層（シリコン層）５１のエッチングの進行にともない、導電層５１よりはエッチングレートは低いがエッチングされることが多い。図１０（ｂ）において破線でエッチング前のマスク層７２の外形を模式的に表す。
【００８７】
上記影８１の影響によるトレンチ５２の加工形状の劣化を抑制するためには、マスク層７２は薄い方が望ましい。
【００８８】
そこで、実施形態によれば、図９（ｂ）に示すように、マスク層７２を異種材料の層で多層化して形成し、上層のマスクパターンを順に下層の層に転写する。
【００８９】
例えば、導電層５１の上に、酸化シリコン（ＳｉＯ２）層７３、ＣＶＤ（Chemical Vapor Deposition）法で形成されたカーボン層７４、ＣＶＤ法で形成された酸化シリコン層７５、およびレジスト層７６が順に積層される。
【００９０】
層７３〜７６の積層膜であるマスク層７２は導電層５１のエッチング対象領域の全面に形成される。まず、レジスト層７６に対する露光及び現像によりレジスト層７６がパターニングされる。このレジスト層７６のパターンが、レジスト層７６の下の各層７５、７４、７３に順に転写されていく。
【００９１】
積層方向で互いに接する各層７３〜７６間のエッチング選択比が高くなるように各層７３〜７６の材料およびエッチングガスを適切に設定することで、開口パターンが形成された最上層の層は薄膜化される。これにより、イオンが照射されない影となる領域を小さくでき、トレンチ５２を適切な形状に制御することができる。各層７５、７４、７３、５１は、エッチング対象膜種ごとに用意された複数のチャンバー間を移動され、エッチングされる。
【００９２】
導電層５１にトレンチ５２を形成した後、図６（ｂ）に示すように、導電層５１上に絶縁層４３を形成する。絶縁層４３は、トレンチ５２の開口を塞ぐ。なお、絶縁層４３は、トレンチ５２の内部に堆積しても、堆積しなくてもよい。
【００９３】
絶縁層４３上には、ドレイン側選択ゲート（上部ゲート層）ＳＧＤが形成される。ドレイン側選択ゲートＳＧＤ上には、層５３が形成される。層５３は、後述する工程でトレンチ５２内に埋め込まれる絶縁層４０とは異種材料の層である。例えば、絶縁層４０は酸化シリコン層であり、層５３はシリコン層である。
【００９４】
そして、図６（ｂ）に示すソース層ＳＬ上の積層体には、図７（ａ）に示すように、複数のメモリホールＭＨが形成される。
【００９５】
メモリホールＭＨは、基板１０の主面１０ａに対して傾斜した方向であって、且つ上記Ａ方向に対して交差するＢ方向に延びている。Ｂ方向はＡ方向に対して例えば直交している。
【００９６】
メモリホールＭＨの形成にも、トレンチ５２の形成と同様に、電界制御体７０を使った斜め方向のエッチング（ＲＩＥ）法が適用される。
【００９７】
図９（ａ）に示す状態から、電界制御体７０をＺ軸のまわりに回転移動させることで、スリット７１をＢ方向に傾斜させることができる。
【００９８】
層５３上には図示しないマスク層が形成され、そのマスク層には複数のマスクホールが形成されている。そのマスク層に近接して電界制御体７０が配置される。そして、電界制御体７０によってＢ方向に加速されたイオンが、マスクホールに露出する層５３の表面に入射し、層５３、絶縁層４４、ドレイン側選択ゲートＳＧＤ、絶縁層４３、複数層の電極層ＷＬ、絶縁層４２、ソース側選択ゲートＳＧＳ、および絶縁層４１に対してＢ方向にエッチングが進行していく。
【００９９】
メモリホールＭＨは、層５３、絶縁層４４、ドレイン側選択ゲートＳＧＤ、絶縁層４３、複数層の電極層ＷＬ、絶縁層４２、ソース側選択ゲートＳＧＳ、および絶縁層４１をＢ方向に貫通して、ソース層ＳＬに達する。
【０１００】
メモリホールＭＨを形成した後、そのメモリホールＭＨを通じてトレンチ５２内に絶縁層４０を形成する。図７（ｂ）に示すように、トレンチ５２内に絶縁層４０が埋め込まれ、電極層ＷＬと絶縁層４０がＢ方向に交互に積層された積層体１００が形成される。
【０１０１】
また、絶縁層４０はメモリホールＭＨ内にも埋め込まれる。このメモリホールＭＨ内に埋め込まれた絶縁層４０は、メモリホールＭＨを形成するときと同様に、電界制御体７０を用いてＢ方向にエッチングが異方的に進むドライエッチング（ＲＩＥ）により、図８（ａ）に示すように除去される。電極層ＷＬ間の絶縁層４０は除去されずに残る。
【０１０２】
また、このとき、シリコン層である層５３がマスクとなってメモリホールＭＨ内の絶縁層（酸化シリコン層）４０のエッチングが行われる。層５３は、メモリホールＭＨを形成する図８（ａ）の工程により、すでにパターニングされている。したがって、メモリホールＭＨ内の絶縁層４０のエッチング用のマスクを別途形成するためのリソグラフィ工程を必要としない。
【０１０３】
層５３はシリコン層である、その層５３の下の絶縁層４４は酸化シリコン層である。層５３は、絶縁層４４に対してエッチング選択性のある条件のエッチバックにより除去される。層５３を除去した後、ドレイン側選択ゲートＳＧＤに対しては、スリットが形成され、そのスリット内に図８（ｂ）に示す絶縁分離膜４６が埋め込まれる。スリットは、基板１０の主面１０ａに対して傾斜したＢ方向にドレイン側選択ゲートＳＧＤを貫通する。
【０１０４】
メモリホールＭＨ内には柱状部ＣＬが形成される。すなわち、メモリホールＭＨの側壁に、図１及び図３に示すメモリ膜３０が形成され、さらにメモリ膜３０の内側にチャネルボディ２０が形成される。
【０１０５】
あるいは、図７（ａ）の工程の後、メモリホールＭＨの側壁にメモリ膜３０を形成することもできる。このとき、トレンチ５２とメモリホールＭＨの寸法、およびメモリホールＭＨの外周側に形成されるメモリ膜３０の一部（例えばブロック絶縁膜３５）の膜厚を適切に設定することで、そのメモリ膜３０の一部でトレンチ５２内を埋め込むことができる。したがって、前述した図７（ｂ）〜図８（ａ）に示す工程を省略することも場合によっては可能である。
【０１０６】
ドレイン側選択ゲートＳＧＤを分断する絶縁分離膜４６の形成と、柱状部ＣＬの形成は、どちらが先でもよい。
【０１０７】
以上説明した実施形態によれば、電極層ＷＬと絶縁層４０を交互に１層ずつ堆積させる工程を繰り返さなくても、基板１０の主面１０ａに対して傾斜した方向にエッチングを進行させる技術を使った導電層５１に対する複数トレンチ５２の一括加工により、複数層の電極層ＷＬの積層構造を形成することができる。
【０１０８】
また、図７（ａ）に示すように、電極層ＷＬがトレンチ５２を介して重なった積層構造に対してＢ方向にエッチングが進められ、メモリホールＭＨが形成される。電極層ＷＬと絶縁層４０とが交互に積層された積層体に対するエッチングではなく、同種材料（電極層ＷＬ）の一括エッチングのため、エッチング条件の設定が容易となり、メモリホールＭＨの形状制御性に優れる。
【０１０９】
したがって、メモリホールＭＨにおいてメモリセルＭＣが形成される領域のホール径のばらつきを抑えて、結果として、メモリセルＭＣ間の特性ばらつきを抑制できる。
【０１１０】
また、電極層ＷＬのＡ方向の長さまたは幅は、導電層５１の厚さに依存する。そのため、電極層ＷＬと絶縁層４０を交互に堆積する工程数を増大させることなく、単に導電層５１を厚く形成するだけで、ビット密度を増加させることができる。
【０１１１】
したがって、実施形態によれば、工程数およびコストの大幅削減を実現しつつ、かつ既提案の３次元メモリと同等のビット密度を担保することが可能になる。
【０１１２】
導電層５１は例えば多結晶シリコン層であるが、導電層５１を厚く形成するとシリコンの結晶粒が大きくなり、電極層ＷＬにおける移動度の向上を図れる。
【０１１３】
Ｚ方向に電極層ＷＬが積層された積層体においては、積層体の一部に各層の電極層ＷＬが階段状に加工された階段構造部を形成して、各層の電極層ＷＬのコンタクト部を形成する構造が考えられる。
【０１１４】
これに対して、実施形態によれば、セル外領域２ａで積層体１００の表面側に露出する各電極層ＷＬの上端部をそのまま、上層配線（ワード配線）に接続させるためのコンタクト部６１として使うことができるため、電極層ＷＬのコンタクト用の階段加工が不要となり、このことによっても大幅な工程数およびコストを削減できる。
【０１１５】
図２に示す例では、セル領域１をＹ方向に挟んだ一方のセル外領域２ａに電極層ＷＬのコンタクト電極６２が配置され、他方のセル外領域２ｂにドレイン側選択ゲートＳＧＤのコンタクト電極６５およびソース側選択ゲートＳＧＳのコンタクト電極６７が配置されている。あるいは、セル外領域２ａおよび２ｂのどちらか一方の領域に、コンタクト電極６２、６５および６７を配置してもよい。
【０１１６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１７】
１…セル領域、２ａ，２ｂ…セル外領域、１０…基板、２０…チャネルボディ、３０…メモリ膜、４０…絶縁層、５１…導電層、５２…トレンチ、６２…コンタクト電極、１００…積層体、ＷＬ…電極層、ＣＬ…柱状部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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