(57)【要約】      （修正有）【課題】記憶回路におけるデータの保持期間を長くし、消費電力を低減し、回路面積を小さくし、１回のデータの書き込みに対するデータの読み出し可能回数を増やす半導体装置を提供する。【解決手段】記憶回路を具備し、記憶回路は、ソース及びドレインの一方にデータ信号が入力される第１の電界効果トランジスタ１２１と、ゲートが第１の電界効果トランジスタ１２１のソース及びドレインの他方に電気的に接続される第２の電界効果トランジスタ１２２と、ソース及びドレインの一方が第２の電界効果トランジスタ１２２のソース又はドレインに電気的に接続される第３の電界効果トランジスタ１２３と、を備える。【選択図】図１
2016105483.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第３のトランジスタを有し、
前記第１のトランジスタのゲートは、第１の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの一方は、第２の配線と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第２の配線と電気的に接続され、
前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記酸化物半導体は、ＩｎとＳｎとＺｎまたはＩｎとＧａとＺｎを主成分とし、
前記第１のトランジスタのオフ電流は、２７℃において、１０Ｖの電位がソースとドレインの間に印加されたとき、チャネル幅あたり１ｚＡ／μｍ以下であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のトランジスタは、
前記酸化物半導体上のソース電極およびドレイン電極と、
前記酸化物半導体、ソース電極およびドレイン電極上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、を有することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記ゲート電極は、窒化タンタルとタングステンとの積層構造であることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記酸化物半導体は、複数の結晶部分を有する非単結晶であって、
前記複数の結晶部分のｃ軸は一定の方向に揃っていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。また、本発明の一態様は、半導体記憶装置に関
する。
【背景技術】
【０００２】
近年、データの書き込み及び消去が可能であり、一定期間データの保持が可能な記憶回路
を具備する半導体装置の開発が進められている。
【０００３】
上記半導体装置としては、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭともい
う）（例えば特許文献１）又はスタティックランダムアクセスメモリ（ＳＲＡＭともいう
）（例えば特許文献２）などが挙げられる。
【０００４】
特許文献１に示すＤＲＡＭは、１つのトランジスタ及び１つの容量素子により構成される
メモリセルを備える。特許文献１に示すＤＲＡＭは、トランジスタをオン状態にし、容量
素子に電荷を蓄積することによりデータを保持する。
【０００５】
また、特許文献２に示すＳＲＡＭは、６つのトランジスタにより構成されるメモリセルを
備える。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００４−５２９５０２号公報
【特許文献２】国際公開第２００８／１１４７１６号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に示すような従来のＤＲＡＭは、データの保持期間が短く、例
えば同じデータの再書き込み動作（リフレッシュ動作ともいう）が１秒間に数十回必要で
あるため、消費電力が高いという問題があった。また、特許文献１に示すような従来のＤ
ＲＡＭは、１回データを読み出すと、データが消失してしまうため、１回のデータの書き
込みに対して同じデータを繰り返し読み出すことができないという問題もあった。
【０００８】
また、特許文献２に示すような従来のＳＲＡＭでは、データを保持している間は常に電源
を供給しなければならないため、従来のＤＲＡＭと同様に消費電力が高いという問題があ
った。また、従来のＳＲＡＭでは、メモリセルを構成するトランジスタの数が多いため、
回路面積が大きく、回路の集積が困難であった。
【０００９】
本発明の一態様では、記憶回路におけるデータの保持期間を長くすること、消費電力を低
減すること、回路面積を小さくすること、及び１回のデータの書き込みに対する該データ
の読み出し可能回数を増やすことの一つ又は複数を課題とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、３つのトランジスタを備えるメモリセルを具備する。上記構成とする
ことにより、回路面積の増大を抑制しつつ、消費電力の低減又は１回のデータの書き込み
に対する該データの読み出し可能回数の増加を図る。
【００１１】
また、本発明の一態様は、上記トランジスタの少なくとも一つがオフ電流の低いトランジ
スタである。さらに、該トランジスタはドーパントが添加された領域を有する酸化物半導
体層を含んでいてもよい。トランジスタにおける酸化物半導体層中にドーパントが添加さ
れた領域を設けることによりトランジスタの微細化を図る。
【００１２】
また、本発明の一態様では、上記トランジスタにおける酸化物半導体層を、非単結晶であ
って、ａｂ面（層の平面ともいう）に垂直な方向から見て、三角形、六角形、正三角形、
又は正六角形の原子配列を有し、且つ、ｃ軸方向（層の厚さ方向ともいう）に垂直な方向
から見て金属原子が層状に配列した相、又はｃ軸方向に垂直な方向から見て金属原子と酸
素原子が層状に配列した相を有する材料（ｃ軸配向結晶、又はＣＡＡＣ：ｃ  ａｘｉｓ  
ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌともいう）である酸化物半導体層とすることができる。
これにより、トランジスタの光による劣化の抑制を図る。
【発明の効果】
【００１３】
本発明の一態様により、記憶回路におけるデータ保持期間を長くすることができる。よっ
て、消費電力を低減することができる。また、本発明の一態様により、１回のデータの書
き込みに対する該データの読み出し回数を増やすことができる。また、本発明の一態様に
より、回路面積を小さくすることができる。
【図面の簡単な説明】
【００１４】
【図１】半導体装置における記憶回路の例を説明するための図。
【図２】半導体記憶装置におけるメモリセルアレイの例を説明するための図。
【図３】半導体記憶装置におけるメモリセルアレイの例を説明するための図。
【図４】トランジスタの構造例を説明するための断面模式図。
【図５】トランジスタの作製方法例を説明するための断面模式図。
【図６】メモリセルの構造例を示す断面模式図。
【図７】半導体記憶装置の構成例を示すブロック図。
【図８】電子機器の例を示す模式図。
【図９】従来のメモリの構成例を示す回路図。
【図１０】携帯電話の構成例を示すブロック図。
【図１１】メモリの構成例を示すブロック図。
【図１２】電子書籍の構成例を示すブロック図。
【図１３】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１４】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１５】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１６】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１７】計算によって得られたトランジスタのドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたトランジスタのドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】計算によって得られたトランジスタのドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】計算に用いたトランジスタの断面構造を説明する図。
【図２１】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２２】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２３】試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２４】試料Ａ及び試料ＢのＸＲＤスペクトルを示す図。
【図２５】トランジスタのオフ電流と基板温度との関係を示す図。
【図２６】Ｉｄ及び電界効果移動度のＶｇ依存性を示す図。
【図２７】基板温度としきい値電圧の関係及び基板温度と電界効果移動度の関係を示す図。
【図２８】トランジスタの上面図及び断面図。
【図２９】トランジスタの上面図及び断面図。
【発明を実施するための形態】
【００１５】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお
、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、
当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定
されない。
【００１６】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態
の内容を互いに置き換えることができる。
【００１７】
また、構成要素の混同を避けるために第１、第２などの序数を付しているが、各構成要素
の数は、序数の数に限定されない。
【００１８】
（実施の形態１）
本実施の形態では、一定期間データを記憶することが可能な記憶回路を備えた半導体装置
の例について説明する。
【００１９】
なお、記憶回路とは、一定期間データとなる電荷を保持することが可能な回路のことをい
う。
【００２０】
本実施の形態における半導体装置の一例は、記憶回路を具備する。
【００２１】
さらに、記憶回路の例について、図１を用いて説明する。
【００２２】
まず、本実施の形態の半導体装置における記憶回路の回路構成例について、図１を用いて
説明する。
【００２３】
図１に示す記憶回路は、トランジスタ１２１と、トランジスタ１２２と、トランジスタ１
２３と、を備える。
【００２４】
なお、トランジスタは、２つの端子と、印加される電圧により該２つの端子の間に流れる
電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において
、互いの間に流れる電流が制御される端子を電流端子ともいい、２つの電流端子を一対の
電流端子ともいい、２つの電流端子のそれぞれを第１の電流端子及び第２の電流端子とも
いう。
【００２５】
また、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界
効果トランジスタの場合、第１の電流端子は、ソース及びドレインの一方であり、第２の
電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲートである。
【００２６】
また、トランジスタの構造や動作条件などによって、トランジスタのソースとドレインが
互いに入れ替わることがある。
【００２７】
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として
用いる場合がある。
【００２８】
トランジスタ１２１のソース及びドレインの一方には、データ信号が入力される。トラン
ジスタ１２１は、記憶回路にデータを書き込むか否かを選択する選択トランジスタとして
の機能を有する。また、トランジスタ１２１のゲートに書き込み選択信号を入力してもよ
い。書き込み選択信号は、記憶回路にデータを書き込むか否かを選択するためのパルス信
号である。
【００２９】
トランジスタ１２１としては、例えばチャネルが形成される酸化物半導体層を含むトラン
ジスタを用いることができる。
【００３０】
また、上記酸化物半導体層のバンドギャップは、シリコンより高く、例えば２ｅＶ以上、
好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００３１】
さらに、上記酸化物半導体層を含むトランジスタは、シリコンなどの従来の電界効果トラ
ンジスタよりオフ電流を低くすることができる。
【００３２】
また、トランジスタ１２１としては、互いに離間し、ドーパントが添加された一対の領域
を有する酸化物半導体層を含むトランジスタを用いることもできる。ドーパントが添加さ
れた一対の領域を有する酸化物半導体層を含むトランジスタは、酸化物半導体層のドーパ
ントが添加された一対の領域の間にチャネルが形成される。ドーパントが添加された一対
の領域の抵抗値は、チャネルが形成される領域（チャネル形成領域ともいう）より低いこ
とが好ましい。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトラン
ジスタを用いることにより、チャネルが形成される領域（チャネル形成領域ともいう）と
、トランジスタのソース又はドレインとの抵抗を小さくすることができるため、トランジ
スタの面積を小さくすること（微細化ともいう）ができる。
【００３３】
また、上記酸化物半導体層としては、例えば、非単結晶であって、ａｂ面に垂直な方向か
ら見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に
垂直な方向から見て金属原子が層状に配列した相、又はｃ軸方向に垂直な方向から見て金
属原子と酸素原子が層状に配列した相を有する材料である酸化物半導体層を用いることも
できる。ＣＡＡＣである酸化物半導体層をトランジスタのチャネルが形成される層（チャ
ネル形成層ともいう）として用いることにより、例えば光によるトランジスタの劣化を抑
制することができる。
【００３４】
トランジスタ１２２のゲートは、トランジスタ１２１のソース及びドレインの他方に電気
的に接続される。
【００３５】
なお、２つ以上の構成要素が電気的に接続される期間が存在するのであれば、該２つ以上
の構成要素は、電気的に接続されるといえる。
【００３６】
トランジスタ１２２としては、例えばチャネルが形成され、元素周期表における第１４族
の半導体（シリコンなど）を含有する半導体層又は上記酸化物半導体層を含むトランジス
タを用いることができる。
【００３７】
なお、上記第１４族の半導体を含有する半導体層は、単結晶半導体層、多結晶半導体層、
微結晶半導体層、又は非晶質半導体層でもよい。
【００３８】
トランジスタ１２３のソース又はドレインの一方は、トランジスタ１２２のソース及びド
レインの一方に電気的に接続される。なお、トランジスタ１２３のゲートに読み出し選択
信号を入力してもよい。読み出し選択信号は、記憶回路からデータを読み出すか否かを選
択するためのパルス信号である。トランジスタ１２３は、記憶回路からデータを読み出す
か否かを選択するスイッチング素子である。
【００３９】
トランジスタ１２３としては、例えばチャネルが形成され、元素周期表における第１４族
の半導体（シリコンなど）を含有する半導体層又は上記酸化物半導体層を含むトランジス
タを用いることができる。
【００４０】
次に、図１に示す記憶回路の駆動方法例について説明する。
【００４１】
データを記憶回路に書き込む場合、トランジスタ１２１をオン状態にする。例えば、トラ
ンジスタ１２１におけるゲートの電圧を変化させてトランジスタ１２１をオン状態にする
。また、このときトランジスタ１２３をオフ状態にする。例えば、トランジスタ１２３に
おけるゲートの電圧を変化させてトランジスタ１２３をオフ状態にする。
【００４２】
トランジスタ１２１がオン状態のとき、トランジスタ１２１のソース及びドレインを介し
てデータ信号が入力され、トランジスタ１２２のゲートの電圧は、入力されるデータ信号
の電圧に応じた値になる。よって、記憶回路にデータが書き込まれる。
【００４３】
その後、トランジスタ１２１がオフ状態になると、トランジスタ１２２のゲートは、浮遊
状態になり、トランジスタ１２２のゲートの電圧は、一定期間保持される。
【００４４】
また、記憶回路からデータを読み出す場合、トランジスタ１２３をオン状態にする。この
とき、トランジスタ１２１をオフ状態にしておく。
【００４５】
トランジスタ１２２のソース及びドレインの間の抵抗値は、トランジスタ１２２のゲート
の電圧に応じて決まる。また、トランジスタ１２２のソース及びドレインの間に流れる電
流に応じてトランジスタ１２３のソース及びドレインの他方の電圧が設定される。よって
、トランジスタ１２３のソース及びドレインの他方の電圧をデータとして記憶回路から読
み出すことができる。また、トランジスタ１２１がオフ状態の間、トランジスタ１２２の
ゲートの電圧が一定期間保持されるため、トランジスタ１２３のソース及びドレインの他
方の電圧をデータとして記憶回路から複数回読み出すこともできる。以上が図１に示す半
導体装置の駆動方法例の説明である。
【００４６】
以上が本実施の形態における半導体装置の例の説明である。
【００４７】
本実施の形態における半導体装置の一例では、ゲートが第１の電界効果トランジスタのソ
ース又はドレインに電気的に接続される第２の電界効果トランジスタのゲートの電圧をデ
ータ信号の電圧に応じた値に設定することにより、１回のデータの書き込みに対する書き
込んだデータの読み出し可能回数を増やすことができる。
【００４８】
また、本実施の形態における半導体装置の一例では、第１の電界効果トランジスタとして
オフ電流の低い電界効果トランジスタを用いることによりデータの保持期間を長くするこ
とができる。よって、例えばリフレッシュ動作が必要であってもリフレッシュ動作の回数
を少なくすることができるため、消費電力を低減することができ、また、第２の電界効果
トランジスタのゲートに付加される容量を少なくすること又は無くすことができる。
【００４９】
（実施の形態２）
本実施の形態では、上記実施の形態における半導体装置の一例として、半導体記憶装置の
例について説明する。
【００５０】
本実施の形態における半導体記憶装置の例は、ｉ行（ｉは２以上の自然数）ｊ列（ｊは自
然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備す
る。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。
【００５１】
さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図２を
用いて説明する。
【００５２】
まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、
図２（Ａ）を用いて説明する。
【００５３】
図２（Ａ）に示すメモリセルアレイは、ｉ行ｊ列にマトリクス状に配列された複数のメモ
リセル３００と、ｊ本の配線３０１（配線３０１＿１乃至配線３０１＿ｊ）と、ｉ本の配
線３０２（配線３０２＿１乃至配線３０２＿ｉ）と、ｉ本の配線３０３（配線３０３＿１
乃至配線３０３＿ｉ）と、ｊ本の配線３０４（配線３０４＿１乃至配線３０４＿ｊ）と、
ｉ本の配線３０５（配線３０５＿１乃至配線３０５＿ｉ）を具備する。なお、図２（Ａ）
に示すメモリセルアレイの説明では、便宜のため、ｉを３以上の自然数とし、ｊを３以上
の自然数とする。
【００５４】
メモリセル３００は、データを記憶する機能を有する。
【００５５】
配線３０１＿１乃至配線３０１＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回
路により制御される。配線３０１＿１乃至配線３０１＿ｊのそれぞれを、例えばビット線
又はデータ線と呼ぶこともできる。
【００５６】
配線３０２＿１乃至配線３０２＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回
路により制御される。配線３０２＿１乃至配線３０２＿ｉのそれぞれを、例えばワード線
と呼ぶこともできる。
【００５７】
配線３０３＿１乃至配線３０３＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回
路により制御される。配線３０３＿１乃至配線３０３＿ｉのそれぞれを、例えばソース線
と呼ぶこともできる。
【００５８】
配線３０４＿１乃至配線３０４＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回
路により制御される。配線３０４＿１乃至配線３０４＿ｊのそれぞれを、例えば信号線又
は選択線と呼ぶこともできる。
【００５９】
配線３０５＿１乃至配線３０５＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回
路により制御される。配線３０５＿１乃至配線３０５＿ｉのそれぞれを、例えば選択線と
呼ぶこともできる。
【００６０】
さらに、Ｍ（Ｍはｉ以下の自然数）行Ｎ（Ｎはｊ以下の自然数）列目のメモリセル３００
（Ｍ，Ｎ）は、トランジスタ３１１（Ｍ，Ｎ）と、トランジスタ３１２（Ｍ，Ｎ）と、ト
ランジスタ３１３（Ｍ，Ｎ）と、を備える。
【００６１】
トランジスタ３１１（Ｍ，Ｎ）のソース及びドレインの一方は、配線３０１＿Ｎに電気的
に接続され、トランジスタ３１１（Ｍ，Ｎ）のゲートは、配線３０２＿Ｍに電気的に接続
される。
【００６２】
トランジスタ３１１（Ｍ，Ｎ）は、データを書き込むか否かを選択する機能を有する。な
お、トランジスタ３１１（Ｍ，Ｎ）を、例えば選択トランジスタと呼ぶこともできる。
【００６３】
トランジスタ３１１（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるトラン
ジスタ１２１に適用可能なトランジスタを用いることができる。
【００６４】
トランジスタ３１２（Ｍ，Ｎ）のソース及びドレインの一方は、配線３０３＿Ｍに電気的
に接続され、トランジスタ３１２（Ｍ，Ｎ）のゲートは、トランジスタ３１１（Ｍ，Ｎ）
のソース及びドレインの他方に電気的に接続される。
【００６５】
トランジスタ３１２（Ｍ，Ｎ）は、出力するデータの値を設定する機能を有する。なお、
トランジスタ３１２（Ｍ，Ｎ）を、出力トランジスタと呼ぶこともできる。
【００６６】
トランジスタ３１２（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるトラン
ジスタ１２２に適用可能なトランジスタを用いることができる。
【００６７】
トランジスタ３１３（Ｍ，Ｎ）のソース及びドレインの一方は、トランジスタ３１２（Ｍ
，Ｎ）のソース及びドレインの他方に電気的に接続され、トランジスタ３１３（Ｍ，Ｎ）
のソース及びドレインの他方は、配線３０４＿Ｎに電気的に接続され、トランジスタ３１
３（Ｍ，Ｎ）のゲートは、配線３０５＿Ｍに電気的に接続される。
【００６８】
トランジスタ３１３（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるトラン
ジスタ１２３に適用可能なトランジスタを用いることができる。
【００６９】
さらに、図２（Ａ）に示すメモリセルアレイの駆動方法例について、図２（Ｂ）及び図２
（Ｃ）を用いて説明する。図２（Ｂ）及び図２（Ｃ）は、図２（Ａ）に示すメモリセルア
レイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例としてＭ
行目のメモリセル３００（メモリセル３００（Ｍ，１）乃至メモリセル３００（Ｍ，Ｎ）
）に順次データを書き込み、その後書き込まれたデータを読み出す場合について説明する
が、これに限定されず、メモリセル３００毎にデータの書き込み又はデータの読み出しを
行うこともできる。
【００７０】
まず、Ｍ行目のメモリセル３００にデータを書き込む場合、Ｍ行目のメモリセル３００に
おける、トランジスタ３１１（Ｍ，１）乃至トランジスタ３１１（Ｍ，ｊ）をオン状態に
する。なお、このとき、全てのメモリセル３００における、トランジスタ３１３（１，１
）乃至トランジスタ３１３（ｉ，ｊ）をオフ状態にすることが好ましい。トランジスタ３
１３（１，１）乃至トランジスタ３１３（ｉ，ｊ）をオフ状態にすることにより、データ
書き込み時において、Ｍ行Ｎ列目のメモリセル３００における、トランジスタ３１２（Ｍ
，Ｎ）のソース及びドレイン、並びにトランジスタ３１３（Ｍ，Ｎ）のソース及びドレイ
ンを介して電流が流れないため、消費電力を低減することができる。
【００７１】
例えば、Ｍ行目のメモリセル３００における、トランジスタ３１１（Ｍ，１）乃至トラン
ジスタ３１１（Ｍ，ｊ）がＮチャネル型トランジスタの場合、図２（Ｂ）に示すように、
Ｍ行目の配線３０２＿Ｍの電圧を電圧ＶＨにすることにより、Ｍ行目のメモリセル３００
における、トランジスタ３１１（Ｍ，１）乃至トランジスタ３１１（Ｍ，ｊ）をオン状態
にすることができる。電圧ＶＨは、例えば基準電位より大きい値の電圧である。また、こ
のとき、配線３０２＿１乃至配線３０２＿ｉのうち、Ｍ行目の配線３０２＿Ｍ以外の配線
（配線３０２＿ｏｔｈｅｒともいう）の電圧を電圧ＶＬにする。また、このとき、配線３
０３＿１乃至配線３０３＿ｉの電圧を電圧ＶＬにし、配線３０４＿１乃至配線３０４＿ｊ
の電圧を電圧ＶＬにし、配線３０５＿１乃至配線３０５＿ｊの電圧を電圧ＶＬにすること
により、トランジスタ３１３（Ｍ，Ｎ）をオフ状態にすることができる。電圧ＶＬは、例
えば基準電位以下の電圧である。このとき、電圧ＶＨ及び電圧ＶＬの差の絶対値は、トラ
ンジスタ３１１（Ｍ，Ｎ）の閾値電圧の絶対値より大きいことが好ましい。
【００７２】
Ｍ行目のメモリセル３００における、トランジスタ３１１（Ｍ，１）乃至トランジスタ３
１１（Ｍ，ｊ）がオン状態のとき、配線３０１＿１乃至配線３０１＿ｊからデータ信号が
Ｍ行目のメモリセル３００に入力され、トランジスタ３１２（Ｍ，１）乃至トランジスタ
３１２（Ｍ、ｊ）のゲートの電圧は、入力されるデータ信号の電圧に応じた値になり、Ｍ
行目のメモリセル３００は、書き込み状態になる。
【００７３】
その後、Ｍ行目のメモリセル３００における、トランジスタ３１１（Ｍ，１）乃至トラン
ジスタ３１１（Ｍ，ｊ）をオフ状態にすると、Ｍ行目のメモリセル３００における、トラ
ンジスタ３１２（Ｍ，１）乃至トランジスタ３１２（Ｍ、ｊ）のゲートの電圧は、それぞ
れ一定期間保持される。
【００７４】
さらに、上記動作を各行のメモリセル３００毎に繰り返し行うことにより、全てのメモリ
セル３００にデータを書き込むことができる。
【００７５】
また、Ｍ行目のメモリセル３００からデータを読み出す場合、Ｍ行目のメモリセル３００
における、トランジスタ３１３（Ｍ，１）乃至トランジスタ３１３（Ｍ，ｊ）をオン状態
にする。また、全てのメモリセル３００における、トランジスタ３１３（１，１）乃至ト
ランジスタ３１３（ｉ、ｊ）のうち、Ｍ行目のメモリセル３００におけるトランジスタ３
１３（Ｍ，１）乃至トランジスタ３１３（Ｍ，ｊ）以外のトランジスタをオフ状態にする
ことにより、Ｍ行目のメモリセル３００のみからデータを読み出すことができる。また、
このとき、全てのメモリセル３００における、トランジスタ３１１（１，１）乃至トラン
ジスタ３１１（ｉ，ｊ）をオフ状態にしておく。
【００７６】
例えば、Ｍ行目のメモリセル３００における、トランジスタ３１１（Ｍ，１）乃至トラン
ジスタ３１１（Ｍ，ｊ）、トランジスタ３１２（Ｍ，１）乃至トランジスタ３１２（Ｍ，
ｊ）、及びトランジスタ３１３（１，１）乃至トランジスタ３１３（ｉ、ｊ）がＮチャネ
ル型トランジスタの場合、図２（Ｃ）に示すように、配線３０３＿Ｍの電圧を電圧ＶＬに
し、配線３０３＿１乃至配線３０３＿ｉのうち、配線３０３＿Ｍ以外の配線（配線３０３
＿ｏｔｈｅｒともいう）の電圧を電圧ＶＨにし、配線３０５＿Ｍの電圧を電圧ＶＨにし、
配線３０５＿１乃至配線３０５＿ｉのうち、配線３０５＿Ｍ以外の配線（配線３０５＿ｏ
ｔｈｅｒともいう）の電圧を電圧ＶＬにし、また、このとき、配線３０４＿１乃至配線３
０４＿ｊの電圧を電圧ＶＨにし、配線３０２＿１乃至配線３０２＿ｉの電圧を電圧ＶＬに
しておく。
【００７７】
Ｍ行目のメモリセル３００における、トランジスタ３１２（Ｍ，１）乃至トランジスタ３
１２（Ｍ，ｊ）のそれぞれにおけるソース及びドレインの間の抵抗値は、トランジスタ３
１２（Ｍ，１）乃至トランジスタ３１２（Ｍ，ｊ）のゲートの電圧に応じて決まる。また
、トランジスタ３１２（Ｍ，１）乃至トランジスタ３１２（Ｍ，ｊ）のそれぞれのソース
及びドレインの間に流れる電流に応じて、配線３０４＿１乃至配線３０４＿ｊの電圧が設
定される。よって、このときの配線３０４＿１乃至配線３０４＿ｊの電圧をデータとする
ことにより、Ｍ行目のメモリセル３００からデータを読み出すことができる。また、トラ
ンジスタ３１１（Ｍ，１）乃至トランジスタ３１１（Ｍ，ｊ）がオフ状態の間、トランジ
スタ３１２（Ｍ，１）乃至トランジスタ３１２（Ｍ，ｊ）のゲートの電圧が一定期間保持
されるため、配線３０４＿１乃至配線３０４＿ｊの電圧を、データとしてＭ行目のメモリ
セル３００から複数回読み出すこともできる。
【００７８】
さらに、上記動作を各行のメモリセル３００毎に繰り返し行うことにより、全てのメモリ
セル（メモリセル３００（１，１）乃至メモリセル３００（ｉ，ｊ））においてデータを
読み出すことができる。以上が図２（Ａ）に示す半導体記憶装置の駆動方法例の説明であ
る。
【００７９】
さらに、本実施の形態における半導体記憶装置の他の例について説明する。
【００８０】
本実施の形態における半導体記憶装置の他の例は、ｉ行ｊ列にマトリクス状に配列された
複数のメモリセルを備えたメモリセルアレイを具備する。
【００８１】
さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図３を
用いて説明する。なお、図２を用いて説明した半導体記憶装置と同じ部分については、図
２を用いて説明した半導体記憶装置の説明を適宜援用する。
【００８２】
まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、
図３（Ａ）を用いて説明する。
【００８３】
図３（Ａ）に示すメモリセルアレイは、ｉ行ｊ列にマトリクス状に配列された複数のメモ
リセル３００と、ｊ本の配線３０６（配線３０６＿１乃至配線３０６＿ｊ）と、ｉ本の配
線３０２（配線３０２＿１乃至配線３０２＿ｉ）と、ｉ本の配線３０３（配線３０３＿１
乃至配線３０３＿ｉ）と、ｉ本の配線３０５（配線３０５＿１乃至配線３０５＿ｉ）と、
を具備する。なお、図３（Ａ）に示すメモリセルアレイの説明では、便宜のため、ｉは３
以上の自然数とし、ｊは３以上の自然数とする。
【００８４】
配線３０６＿１乃至配線３０６＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回
路により制御される。なお、配線３０６＿１乃至配線３０６＿ｊをビット線又はデータ線
と呼ぶこともできる。
【００８５】
さらに、Ｍ行Ｎ列目のメモリセル３００（Ｍ，Ｎ）は、トランジスタ３１１（Ｍ，Ｎ）と
、トランジスタ３１２（Ｍ，Ｎ）と、トランジスタ３１３（Ｍ，Ｎ）と、を備える。
【００８６】
トランジスタ３１１（Ｍ，Ｎ）のソース及びドレインの一方は、配線３０６＿Ｎに電気的
に接続され、トランジスタ３１１（Ｍ，Ｎ）のゲートは、配線３０２＿Ｍに電気的に接続
される。
【００８７】
トランジスタ３１１（Ｍ，Ｎ）は、データを入力するか否かを選択する機能を有する。
【００８８】
トランジスタ３１２（Ｍ，Ｎ）のソース及びドレインの一方は、配線３０３＿Ｍに電気的
に接続され、トランジスタ３１２（Ｍ，Ｎ）のゲートは、トランジスタ３１１（Ｍ，Ｎ）
のソース及びドレインの他方に電気的に接続される。
【００８９】
トランジスタ３１２（Ｍ，Ｎ）は、出力するデータの値を設定する機能を有する。
【００９０】
トランジスタ３１３（Ｍ，Ｎ）のソース及びドレインの一方は、トランジスタ３１２（Ｍ
，Ｎ）のソース及びドレインの他方に電気的に接続され、トランジスタ３１３（Ｍ，Ｎ）
のソース及びドレインの他方は、配線３０６＿Ｍに電気的に接続される。
【００９１】
さらに、図３（Ａ）に示すメモリセルアレイの駆動方法例について、図３（Ｂ）及び図３
（Ｃ）を用いて説明する。図３（Ｂ）及び図３（Ｃ）は、図３（Ａ）に示すメモリセルア
レイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例としてＭ
行目のメモリセル３００（メモリセル３００（Ｍ，１）乃至メモリセル３００（Ｍ，Ｎ）
）に順次データを書き込み、その後書き込まれたデータを読み出す場合について説明する
が、これに限定されず、メモリセル３００毎にデータの書き込み又はデータの読み出しを
行うこともできる。
【００９２】
まず、Ｍ行目のメモリセル３００にデータを書き込む場合、Ｍ行目のメモリセル３００に
おける、トランジスタ３１１（Ｍ，１）乃至トランジスタ３１１（Ｍ，ｊ）をオン状態に
する。なお、このとき、全てのメモリセル３００における、トランジスタ３１３（１，１
）乃至トランジスタ３１３（ｉ，ｊ）をオフ状態にすることが好ましい。トランジスタ３
１３（１，１）乃至トランジスタ３１３（ｉ，ｊ）をオフ状態にすることにより、データ
書き込み時において、Ｍ行Ｎ列目のメモリセル３００における、トランジスタ３１２（Ｍ
，Ｎ）のソース及びドレイン、並びにトランジスタ３１３（Ｍ，Ｎ）のソース及びドレイ
ンを介して電流が流れないため、消費電力を低減することができる。
【００９３】
例えば、Ｍ行目のメモリセル３００における、トランジスタ３１１（Ｍ，１）乃至トラン
ジスタ３１１（Ｍ，Ｎ）がＮチャネル型トランジスタの場合、図３（Ｂ）に示すように、
Ｍ行目の配線３０２＿Ｍの電圧を電圧ＶＨにすることにより、Ｍ行目のメモリセル３００
における、トランジスタ３１１（Ｍ，１）乃至トランジスタ３１１（Ｍ，Ｎ）をオン状態
にすることができる。また、このとき、配線３０２＿１乃至配線３０２＿ｉのうち、配線
３０２＿Ｍ以外の配線の電圧を電圧ＶＬにする。また、このとき配線３０５＿１乃至配線
３０５＿ｉの電圧を電圧ＶＬにすることにより、全てのメモリセル３００におけるトラン
ジスタ３１３（１，１）乃至トランジスタ３１３（ｉ，ｊ）をオフ状態にすることができ
る。
【００９４】
Ｍ行目のメモリセル３００における、トランジスタ３１１（Ｍ，１）乃至トランジスタ３
１１（Ｍ，ｊ）がオン状態のとき、配線３０６＿１乃至配線３０６＿ｊからデータ信号が
Ｍ行目のメモリセル３００に入力され、トランジスタ３１２（Ｍ，１）乃至トランジスタ
３１２（Ｍ、ｊ）のゲートの電圧は、入力されるデータ信号の電圧に応じた値になり、Ｍ
行目のメモリセル３００は、書き込み状態になる。
【００９５】
その後、Ｍ行目のメモリセル３００における、トランジスタ３１１（Ｍ，１）乃至トラン
ジスタ３１１（Ｍ，ｊ）をオフ状態にすると、Ｍ行目のメモリセル３００における、トラ
ンジスタ３１２（Ｍ，１）乃至トランジスタ３１２（Ｍ、ｊ）のゲートの電圧は、それぞ
れ一定期間保持される。
【００９６】
さらに、上記動作を各行のメモリセル３００毎に繰り返し行うことにより、全てのメモリ
セル３００にデータを書き込むことができる。
【００９７】
また、Ｍ行目のメモリセル３００からデータを読み出す場合、Ｍ行目のメモリセル３００
における、トランジスタ３１３（Ｍ，１）乃至トランジスタ３１３（Ｍ，ｊ）をオン状態
にする。また、全てのメモリセル３００における、トランジスタ３１３（１，１）乃至ト
ランジスタ３１３（ｉ、ｊ）のうち、Ｍ行目のメモリセル３００におけるトランジスタ３
１３（Ｍ，１）乃至トランジスタ３１３（Ｍ，ｊ）以外のトランジスタをオフ状態にする
ことにより、Ｍ行目のメモリセル３００のみからデータを読み出すことができる。また、
このとき、全てのメモリセル３００における、トランジスタ３１１（１，１）乃至トラン
ジスタ３１１（ｉ，ｊ）をオフ状態にしておく。
【００９８】
例えば、Ｍ行目のメモリセル３００における、トランジスタ３１１（Ｍ，１）乃至トラン
ジスタ３１１（Ｍ，ｊ）、トランジスタ３１２（Ｍ，１）乃至トランジスタ３１２（Ｍ，
ｊ）、及びトランジスタ３１３（１，１）乃至トランジスタ３１３（ｉ、ｊ）がＮチャネ
ル型トランジスタの場合、図３（Ｃ）に示すように、配線３０３＿Ｍの電圧を電圧ＶＬに
し、配線３０３＿１乃至配線３０３＿ｉのうち、配線３０３＿Ｍ以外の配線（配線３０３
＿ｏｔｈｅｒともいう）の電圧を電圧ＶＨにし、配線３０５＿Ｍの電圧を電圧ＶＨにし、
配線３０５＿１乃至配線３０５＿ｉのうち、配線３０５＿Ｍ以外の配線（配線３０５＿ｏ
ｔｈｅｒともいう）の電圧を電圧ＶＬにし、また、このとき、配線３０６＿１乃至配線３
０６＿ｊの電圧を電圧ＶＨにし、配線３０２＿１乃至配線３０２＿ｉの電圧を電圧ＶＬに
しておく。
【００９９】
Ｍ行目のメモリセル３００における、トランジスタ３１２（Ｍ，１）乃至トランジスタ３
１２（Ｍ，ｊ）のそれぞれにおけるソース及びドレインの間の抵抗値は、トランジスタ３
１２（Ｍ，１）乃至トランジスタ３１２（Ｍ，ｊ）のゲートの電圧に応じて決まる。また
、トランジスタ３１２（Ｍ，１）乃至トランジスタ３１２（Ｍ，ｊ）のそれぞれのソース
及びドレインの間に流れる電流に応じて、Ｍ行目のメモリセル３００における、トランジ
スタ３１３（Ｍ，１）乃至トランジスタ３１３（Ｍ，ｊ）が導通状態になるか否かが制御
され、配線３０６＿１乃至配線３０６＿ｊの電圧が設定される。よって、このときの配線
３０６＿１乃至配線３０６＿ｊの電圧をデータとすることにより、Ｍ行目のメモリセル３
００からデータを読み出すことができる。また、トランジスタ３１１（Ｍ，１）乃至トラ
ンジスタ３１１（Ｍ，ｊ）がオフ状態の間、トランジスタ３１２（Ｍ，１）乃至トランジ
スタ３１２（Ｍ，ｊ）のゲートの電圧が一定期間保持されるため、配線３０６＿１乃至配
線３０６＿ｊの電圧を、データとしてＭ行目のメモリセル３００から複数回読み出すこと
もできる。
【０１００】
さらに、上記動作を各行のメモリセル３００毎に繰り返し行うことにより、全てのメモリ
セル（メモリセル３００（１，１）乃至メモリセル３００（ｉ，ｊ））においてデータを
読み出すことができる。以上が図３（Ａ）に示す半導体記憶装置の駆動方法例の説明であ
る。
【０１０１】
以上が実施の形態２における半導体記憶装置の例の説明である。
【０１０２】
本実施の形態では、ゲートが第１の電界効果トランジスタのソース又はドレインに電気的
に接続される第２の電界効果トランジスタのゲートの電圧をデータ信号の電圧に応じた値
に設定することにより、１回のデータの書き込みに対する書き込んだデータの読み出し可
能回数を増やすことができる。
【０１０３】
また、本実施の形態では、第１の電界効果トランジスタとしてオフ電流の低い電界効果ト
ランジスタを用いることによりデータの保持期間を長くすることができ、また、第２の電
界効果トランジスタのゲートに付加される容量を少なくすること又は無くすことができる
。よって、例えばリフレッシュ動作が必要な場合であっても、リフレッシュ動作の間隔を
１０年以上にすることもできる。
【０１０４】
また、本実施の形態における半導体装置の一例では、第１の電界効果トランジスタのソー
ス又はドレインに電気的に接続される配線と、第３の電界効果トランジスタのソース及び
ドレインの他方に電気的に接続される配線と、を同じ（共通）にすることにより、配線の
数を少なくすることができ半導体記憶装置の面積を小さくすることができる。
【０１０５】
（実施の形態３）
本実施の形態では、上記実施の形態の半導体装置又は半導体記憶装置に適用可能な酸化物
半導体層を含むトランジスタの例について説明する。
【０１０６】
本実施の形態におけるトランジスタの構造例について、図４を用いて説明する。図４は、
本実施の形態におけるトランジスタの構造例を説明するための断面模式図である。なお、
図４では、実際の寸法と異なる構成要素を含む。
【０１０７】
図４（Ａ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
【０１０８】
図４（Ａ）に示すトランジスタは、半導体層６０３＿Ａと、導電層６０５ａ＿Ａと、導電
層６０５ｂ＿Ａと、絶縁層６０６＿Ａと、導電層６０７＿Ａと、を含む。
【０１０９】
半導体層６０３＿Ａは、互いに離間し、それぞれドーパントが添加された領域である、領
域６０４ａ＿Ａ及び領域６０４ｂ＿Ａと、を含む。領域６０４ａ＿Ａ及び領域６０４ｂ＿
Ａの間の領域がチャネル形成領域になる。半導体層６０３＿Ａは、例えば被素子形成層６
００＿Ａの上に設けられる。
【０１１０】
導電層６０５ａ＿Ａは、半導体層６０３＿Ａの上に設けられ、半導体層６０３＿Ａに電気
的に接続される。また、導電層６０５ａ＿Ａの側面は、テーパ状であり、導電層６０５ａ
＿Ａは、領域６０４ａ＿Ａの一部に重畳するが、必ずしもこれに限定されない。導電層６
０５ａ＿Ａを領域６０４ａ＿Ａの一部に重畳させることにより、導電層６０５ａ＿Ａ及び
領域６０４ａ＿Ａの間の抵抗値を小さくすることができる。また、導電層６０５ａ＿Ａに
重畳する半導体層６０３＿Ａの領域の全てが領域６０４ａ＿Ａでもよい。
【０１１１】
導電層６０５ｂ＿Ａは、半導体層６０３＿Ａの上に設けられ、半導体層６０３＿Ａに電気
的に接続される。また、導電層６０５ｂ＿Ａの側面は、テーパ状であり、導電層６０５ｂ
＿Ａは、領域６０４ｂ＿Ａの一部に重畳するが、必ずしもこれに限定されない。導電層６
０５ｂ＿Ａを領域６０４ｂ＿Ａの一部に重畳させることにより、導電層６０５ｂ＿Ａ及び
領域６０４ｂ＿Ａの間の抵抗値を小さくすることができる。また、導電層６０５ｂ＿Ａに
重畳する半導体層６０３＿Ａの領域の全てが領域６０４ｂ＿Ａでもよい。
【０１１２】
絶縁層６０６＿Ａは、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿
Ａの上に設けられる。
【０１１３】
導電層６０７＿Ａは、絶縁層６０６＿Ａを介して半導体層６０３＿Ａに重畳する。絶縁層
６０６＿Ａを介して導電層６０７＿Ａと重畳する半導体層６０３＿Ａの領域がチャネル形
成領域になる。
【０１１４】
また、図４（Ｂ）に示すトランジスタは、図４（Ａ）に示す構造に加え、絶縁層６０９ａ
＿Ａ及び絶縁層６０９ｂ＿Ａを含み、さらに、半導体層６０３＿Ａは、領域６０４ａ＿Ａ
及び領域６０４ｂ＿Ａの間に、互いに離間し、それぞれドーパントが添加された領域であ
る、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａを含む。
【０１１５】
絶縁層６０９ａ＿Ａは、絶縁層６０６＿Ａの上に設けられ、導電層６０７＿Ａにおける、
互いに対向する一対の側面の一方に接する。
【０１１６】
絶縁層６０９ｂ＿Ａは、絶縁層６０６＿Ａの上に設けられ、導電層６０７＿Ａにおける、
互いに対向する一対の側面の他方に接する。
【０１１７】
領域６０８ａ＿Ａは、絶縁層６０６＿Ａを介して絶縁層６０９ａ＿Ａに重畳する。また、
領域６０８ａ＿Ａのドーパントの濃度が、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａのドー
パントの濃度より低くてもよい。このとき、領域６０８ａ＿Ａを低濃度領域ともいう。
【０１１８】
領域６０８ｂ＿Ａは、絶縁層６０６＿Ａを介して絶縁層６０９ｂ＿Ａに重畳する。また、
領域６０８ｂ＿Ａのドーパントの濃度が、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａのドー
パントの濃度より低くてもよい。このとき、領域６０８ｂ＿Ａを低濃度領域ともいう。ま
た、このとき領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａを高濃度領域と呼んでもよい。
【０１１９】
領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａを設けることにより、トランジスタへの局所的な
電界集中を抑制することができるため、トランジスタの面積が小さい場合であってもトラ
ンジスタの信頼性を高くすることができる。
【０１２０】
図４（Ｃ）に示すトランジスタは、トップゲート構造のトランジスタの一つである。
【０１２１】
図４（Ｃ）に示すトランジスタは、半導体層６０３＿Ｂと、導電層６０５ａ＿Ｂと、導電
層６０５ｂ＿Ｂと、絶縁層６０６＿Ｂと、導電層６０７＿Ｂと、を含む。
【０１２２】
導電層６０５ａ＿Ｂは、被素子形成層６００＿Ｂの上に設けられる。また、導電層６０５
ａ＿Ｂの側面は、テーパ状である。
【０１２３】
導電層６０５ｂ＿Ｂは、被素子形成層６００＿Ｂの上に設けられる。また、導電層６０５
ｂ＿Ｂの側面は、テーパ状である。
【０１２４】
半導体層６０３＿Ｂは、互いに離間し、それぞれドーパントが添加された領域である、領
域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂと、を含む。また、領域６０４ａ＿Ｂ及び領域６０
４ｂ＿Ｂの間の領域がチャネル形成領域になる。半導体層６０３＿Ｂは、例えば導電層６
０５ａ＿Ｂ、導電層６０５ｂ＿Ｂ、及び被素子形成層６００＿Ｂの上に設けられる。
【０１２５】
領域６０４ａ＿Ｂは、導電層６０５ａ＿Ｂに電気的に接続される。
【０１２６】
領域６０４ｂ＿Ｂは、導電層６０５ｂ＿Ｂに電気的に接続される。
【０１２７】
絶縁層６０６＿Ｂは、半導体層６０３＿Ｂの上に設けられる。
【０１２８】
導電層６０７＿Ｂは、絶縁層６０６＿Ｂを介して半導体層６０３＿Ｂに重畳する。絶縁層
６０６＿Ｂを介して導電層６０７＿Ｂと重畳する半導体層６０３＿Ｂの領域がチャネル形
成領域になる。
【０１２９】
また、図４（Ｄ）に示すトランジスタは、図４（Ｃ）に示す構造に加え、絶縁層６０９ａ
＿Ｂ及び絶縁層６０９ｂ＿Ｂを含み、さらに、半導体層６０３＿Ｂは、領域６０４ａ＿Ｂ
及び領域６０４ｂ＿Ｂの間に、互いに離間し、それぞれドーパントが添加された領域であ
る、領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂを含む。
【０１３０】
絶縁層６０９ａ＿Ｂは、絶縁層６０６＿Ｂの上に設けられ、導電層６０７＿Ｂにおける、
互いに対向する一対の側面の一方に接する。
【０１３１】
絶縁層６０９ｂ＿Ｂは、絶縁層６０６＿Ｂの上に設けられ、導電層６０７＿Ｂにおける、
互いに対向する一対の側面の他方に接する。
【０１３２】
領域６０８ａ＿Ｂは、絶縁層６０６＿Ｂを介して絶縁層６０９ａ＿Ｂに重畳する。また、
領域６０８ａ＿Ｂのドーパントの濃度が、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂのドー
パントの濃度より低くてもよい。このとき、領域６０８ａ＿Ｂを低濃度領域ともいう。
【０１３３】
領域６０８ｂ＿Ｂは、絶縁層６０６＿Ｂを介して絶縁層６０９ｂ＿Ｂに重畳する。また、
領域６０８ｂ＿Ｂのドーパントの濃度は、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂのドー
パントの濃度より低くてもよい。このとき、領域６０８ｂ＿Ｂを低濃度領域ともいう。ま
た、このとき領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂを高濃度領域と呼んでもよい。
【０１３４】
領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂを設けることにより、トランジスタへの局所的な
電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。
【０１３５】
さらに、図４（Ａ）乃至図４（Ｄ）に示す各構成要素について説明する。
【０１３６】
被素子形成層６００＿Ａ及び被素子形成層６００＿Ｂとしては、例えば絶縁層、又は絶縁
表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形
成層６００＿Ａ及び被素子形成層６００＿Ｂとして用いることもできる。
【０１３７】
半導体層６０３＿Ａ及び半導体層６０３＿Ｂは、トランジスタのチャネル形成層としての
機能を有する。半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、酸化物半導体層を
用いることができる。
【０１３８】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加
えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ
）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有するこ
とが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好まし
い。
【０１３９】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１４０】
酸化物半導体層として、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸
化物などを含む酸化物半導体を用いることができる。
【０１４１】
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ
−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、
Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、又はＩｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用いるこ
とができる。
【０１４２】
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）
、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ
−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−
Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ
−Ｚｎ系酸化物、又はＩｎ−Ｌｕ−Ｚｎ系酸化物などを用いることができる。
【０１４３】
二元系金属酸化物としては、例えばＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚ
ｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓ
ｎ系酸化物、又はＩｎ−Ｇａ系酸化物などを用いることができる。
【０１４４】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えば酸化インジウム、酸
化スズ、又は酸化亜鉛の層などを用いることもできる。また、上記酸化物半導体として適
用可能な金属酸化物は、酸化シリコンを含んでいてもよい。また、上記酸化物半導体とし
て適用可能な金属酸化物は、窒素を含んでいてもよい。
【０１４５】
Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚ
ｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：Ｚｎ
Ｏ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換
算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ま
しくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２
Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲ
ットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、
Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ
＝Ｐ：Ｑ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｑとする。Ｉｎの量を多くすることにより、トラン
ジスタの移動度を向上させることができる。
【０１４６】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【０１４７】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、ＩｎＬＯ３（ＺｎＯ）ｍ（
ｍ＞０、且つ、ｍは整数でない）で表記される材料の層を用いることもできる。ＩｎＬＯ
３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｆｅ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の
金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且
つ、ｎは整数）で表記される材料を用いてもよい。
【０１４８】
また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ
：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化
物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／
６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原
子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１４９】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつきなど）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度などを適切なものとすることが好ましい。
【０１５０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
【０１５１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが（ａ―Ａ）２＋（ｂ―Ｂ）２＋（
ｃ―Ｃ）２≦ｒ２を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他
の酸化物でも同様である。
【０１５２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
【０１５３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
【０１５４】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。
【０１５５】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
【０１５６】
【数１】
2016105483.tif 000003
【０１５７】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１
）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は
測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。なお、測定面とは、全測定データの示す面
であり、三つのパラメータ（ｘ，ｙ，ｚ）から成り立っており、ｚ＝ｆ（ｘ，ｙ）で表さ
れる。
【０１５８】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂの少なくともチャネルが形成される領
域は、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又
は正六角形の原子配列を有し、且つ、ｃ軸方向に垂直な方向から見て金属原子が層状に配
列した相、又はｃ軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を
有してもよい。
【０１５９】
領域６０４ａ＿Ａ及び領域６０４ａ＿Ｂは、一導電型を付与するドーパントが添加され、
トランジスタのソース及びドレインの一方としての機能を有する。なお、トランジスタの
ソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとして
の機能を有する領域をドレイン領域ともいう。
【０１６０】
領域６０４ｂ＿Ａ及び領域６０４ｂ＿Ｂは、一導電型を付与するドーパントが添加され、
トランジスタのソース及びドレインの他方としての機能を有する。
【０１６１】
領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂ
の抵抗値は、チャネル形成領域の抵抗値より低くてもよく、領域６０４ａ＿Ａ及び領域６
０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂの抵抗値より高い。なお、領
域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂを
低抵抗領域ともいう。
【０１６２】
領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、領域
６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂに含
まれるドーパントとしては、例えば元素周期表における１５族の元素（例えば窒素、リン
、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノ
ンの一つ又は複数）の一つ又は複数が挙げられる。
【０１６３】
また、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４
ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１９ｃｍ−３以上であることが好
ましい。例えば、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び
領域６０４ｂ＿Ｂには、１×１０２０ｃｍ−３以上７原子％未満の窒素を含ませてもよい
。
【０１６４】
また、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８
ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１８ｃｍ−３以上５×１０１９ｃ
ｍ−３未満であることが好ましい。
【０１６５】
また、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ
、領域６０４ａ＿Ｂ及び領域６０４ｂ＿Ｂ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿
Ｂは、チャネル形成領域より結晶性が低くてもよい。
【０１６６】
また、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａ、並びに領域６０４ａ＿Ｂ及び領域６０４
ｂ＿Ｂに、ウルツ鉱構造の結晶が含まれていてもよい。
【０１６７】
また、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、並びに領域６０８ａ＿Ｂ及び領域６０８
ｂ＿Ｂに、ウルツ鉱構造の結晶が含まれていてもよい。
【０１６８】
例えばドーパントを添加した後に、熱処理を行うことにより、領域６０４ａ＿Ａ及び領域
６０４ｂ＿Ａ、領域６０８ａ＿Ａ及び領域６０８ｂ＿Ａ、領域６０４ａ＿Ｂ及び領域６０
４ｂ＿Ｂ、並びに領域６０８ａ＿Ｂ及び領域６０８ｂ＿Ｂをウルツ鉱構造の結晶を含む構
造にすることもできる。
【０１６９】
上記ドーパントが添加された領域をウルツ鉱構造の結晶を含む構造にすることにより、ト
ランジスタのソース又はドレインと、チャネル形成領域との間の抵抗値を低くすることが
できる。
【０１７０】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ
＿Ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、ト
ランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トラ
ンジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１７１】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ
＿Ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若し
くはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を
用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用
いることができる。
【０１７２】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６
０５ｂ＿Ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層
６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに
適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１７３】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６
０５ｂ＿Ｂに適用可能な材料の層の積層により、導電層６０５ａ＿Ａ、導電層６０５ａ＿
Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することもできる。例えばＣ
ｕ−Ｍｇ−Ａｌ合金材料の層の上に銅の層が設けられた積層により、導電層６０５ａ＿Ａ
、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成すること
により、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層
６０５ｂ＿Ｂに接する他の層との密着性を高めることができる。
【０１７４】
絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば酸化シリコン層、窒化シリコン
層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム
層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いる
ことができる。また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層の積
層により絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂを構成することもできる。
【０１７５】
また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば元素周期表における第１
３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。
【０１７６】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム
、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化
アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原
子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原
子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。
【０１７７】
導電層６０７＿Ａ及び導電層６０７＿Ｂは、トランジスタのゲートとしての機能を有する
。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線
ともいう。
【０１７８】
導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、例えばアルミニウム、クロム、銅、タ
ンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属
材料を主成分とする合金材料の層を用いることができる。また、導電層６０７＿Ａ及び導
電層６０７＿Ｂに適用可能な材料の層の積層により、導電層６０７＿Ａ及び導電層６０７
＿Ｂを構成することもできる。
【０１７９】
また、導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、導電性の金属酸化物を含む層を
用いることもできる。なお、導電層６０７＿Ａ及び導電層６０７＿Ｂに適用可能な導電性
の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１８０】
また、導電層６０７＿Ａ及び導電層６０７＿Ｂとしては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材
料の層を用いることもできる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層は、導電性が高いた
め、導電層６０７＿Ａ及び導電層６０７＿Ｂとして好ましい。
【０１８１】
絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０
９ｂ＿Ｂとしては、例えば絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層
を用いることができる。また、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁
層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂに適用可能な材料の層の積層により絶縁層６０９
ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを構
成してもよい。
【０１８２】
なお、導電層６０７＿Ａを介して絶縁層６０６＿Ａの上又は導電層６０７＿Ｂを介して絶
縁層６０６＿Ｂの上にさらに、絶縁層を設けてもよい。
【０１８３】
なお、本実施の形態のトランジスタを、半導体層の全てがゲート電極としての機能を有す
る導電層に重畳する構造にすることにより、半導体層への光の入射を抑制することもでき
る。このとき、半導体層にドーパントが添加された領域を設けなくてもよい。
【０１８４】
以上が図４に示すトランジスタの構造例の説明である。
【０１８５】
さらに、本実施の形態のトランジスタの作製方法例として、図４（Ａ）に示すトランジス
タの作製方法例について、図５（Ａ）乃至図５（Ｅ）を用いて説明する。図５（Ａ）乃至
図５（Ｅ）は、本実施の形態におけるトランジスタの作製方法例を説明するための断面模
式図である。
【０１８６】
まず、図５（Ａ）に示すように、被素子形成層６００＿Ａの上に半導体層６０３＿Ａを形
成する。
【０１８７】
さらに、半導体層６０３＿Ａの一例として、ＣＡＡＣである酸化物半導体層の形成方法例
について以下に説明する。
【０１８８】
ＣＡＡＣである酸化物半導体層の形成方法例は、被素子形成層６００＿Ａの上に半導体膜
を形成する工程を含む。なお、半導体層６０３＿Ａの形成方法例において、１回以上の加
熱処理を行う工程、及び半導体膜の一部を除去する工程の一つ又は複数を含ませてもよい
。このとき、該半導体膜の一部を除去する工程の順番は、半導体膜の形成後から導電層６
０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成前までであれば特に限定されない。また、加熱
処理を行う工程の順番は半導体膜の形成後であれば特に限定されない。
【０１８９】
被素子形成層６００＿Ａの上に半導体膜を形成する工程としては、例えばスパッタリング
法を用いて半導体層６０３＿Ａに適用可能な材料の膜を形成することにより半導体膜を形
成する。このとき、半導体膜が形成される被素子形成層の温度を１００℃以上５００℃以
下、好ましくは２００℃以上３５０℃以下にする。半導体膜が形成される被素子形成層の
温度を高くすることにより、上記半導体膜において、ａｂ面に垂直な方向から見て、三角
形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に垂直な方向か
ら見て金属原子が層状に配列した相、又はｃ軸方向に垂直な方向から見て金属原子と酸素
原子が層状に配列した相を形成することができる。
【０１９０】
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物（ＩＴＺＯ）を用いて半導体層６０３＿Ａを形成する場
合、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、又は２０：
４５：３５などとなる酸化物ターゲットを用いる。
【０１９１】
加熱処理を行う工程としては、例えば４００℃以上７５０℃以下、又は４００℃以上基板
の歪み点未満の温度で加熱処理（加熱処理Ａともいう）を行う。なお、半導体膜を形成し
た後であれば、加熱処理Ａを行うタイミングは特に限定されない。
【０１９２】
加熱処理Ａにより、半導体層６０３＿Ａにおける結晶性を高めることができる。
【０１９３】
なお、加熱処理Ａを行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体か
らの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴ
Ａ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌ
ａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐ
ｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置
は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンア
ークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電
磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガ
スを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処
理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０１９４】
また、加熱処理Ａを行った後、その加熱温度を維持しながら又はその加熱温度から降温す
る過程で加熱処理Ａを行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は
超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい
。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また
、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ
以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０
．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体膜
又は半導体層６０３＿Ａに酸素が供給され、半導体膜又は半導体層６０３＿Ａ中の酸素欠
乏に起因する欠陥を低減することができる。
【０１９５】
次に、図５（Ｂ）に示すように、半導体層６０３＿Ａの一部の上に第１の導電膜を形成し
、該第１の導電膜の一部をエッチングすることにより導電層６０５ａ＿Ａ及び導電層６０
５ｂ＿Ａを形成する。
【０１９６】
例えば、スパッタリング法などを用いて導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適
用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、導
電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を積層させることにより
第１の導電膜を形成することもできる。
【０１９７】
また、上記導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成方法のように、本実施の形
態のトランジスタの作製方法例において、膜の一部をエッチングする場合、例えば、フォ
トリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用
いて膜をエッチングしてもよい。なお、この場合、エッチング後にレジストマスクを除去
することが好ましい。また、透過率の異なる複数の領域を有する露光マスク（多階調マス
クともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることによ
り、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作
製に使用するレジストマスクの数を低減することができる。
【０１９８】
次に、図５（Ｃ）に示すように、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層
６０５ｂ＿Ａの上に第１の絶縁膜を形成することにより、絶縁層６０６＿Ａを形成する。
また、絶縁層６０６＿Ａに適用可能な材料の膜を積層させることにより第１の絶縁膜を形
成することもできる。
【０１９９】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層６０６＿Ａに適用可能
な材料の膜を形成することにより第１の絶縁膜を形成することができる。また、高密度プ
ラズマＣＶＤ法（例えばマイクロ波（例えば、周波数２．４５ＧＨｚのマイクロ波）を用
いた高密度プラズマＣＶＤ法）を用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成す
ることにより、絶縁層６０６＿Ａを緻密にすることができ、絶縁層６０６＿Ａの絶縁耐圧
を向上させることができる。
【０２００】
次に、図５（Ｄ）に示すように、絶縁層６０６＿Ａの上に第２の導電膜を形成し、第２の
導電膜の一部をエッチングすることにより、導電層６０７＿Ａを形成する。
【０２０１】
例えば、スパッタリング法を用いて導電層６０７＿Ａに適用可能な材料の膜を形成するこ
とにより第２の導電膜を形成することができる。また、第２の導電膜に適用可能な材料の
膜を積層させ、第２の導電膜を形成することもできる。
【０２０２】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物
が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減する
ことができる。
【０２０３】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室に
て加熱処理（加熱処理Ｂともいう）を行ってもよい。加熱処理Ｂを行うことにより、水素
、水分などの不純物を脱離することができる。
【０２０４】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、
又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧
を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行って
もよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル
、ごみともいう）を除去することができる。
【０２０５】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、
膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては
、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用い
ることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の
残留水分を除去することもできる。
【０２０６】
さらに、絶縁層６０６＿Ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下
で、加熱処理（加熱処理Ｃともいう）を行ってもよい。このとき、例えば２００℃以上４
００℃以下、好ましくは２５０℃以上３５０℃以下で加熱処理Ｃを行うことができる。
【０２０７】
次に、図５（Ｅ）に示すように、導電層６０７＿Ａが形成される側から絶縁層６０６＿Ａ
を介して半導体層６０３＿Ａにドーパントを添加することにより、自己整合で領域６０４
ａ＿Ａ及び領域６０４ｂ＿Ａを形成する。
【０２０８】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することが
できる。
【０２０９】
添加するドーパントとしては、例えば元素周期表における１５族の元素（例えば窒素、リ
ン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセ
ノンの一つ又は複数）の一つ又は複数を用いることができる。
【０２１０】
チャネル形成層としての機能を有する酸化物半導体層を含むトランジスタにおいて、ソー
ス領域又はドレイン領域としての機能を有する領域をセルフアラインプロセスにて作製す
る方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理を行い
、酸化物半導体層のプラズマに曝された領域の抵抗率を低下させる方法が開示されている
（Ｓ．  Ｊｅｏｎ  ｅｔ  ａｌ．  ”１８０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ａｍｏｒｐ
ｈｏｕｓ  ＩｎＧａＺｎＯ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｈｉ
ｇｈ  Ｄｅｎｓｉｔｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  Ｉ
ＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐ．５０４，  ２０１０．）。
【０２１１】
しかしながら、上記作製方法では、ゲート絶縁層としての機能を有する絶縁層を形成した
後に、酸化物半導体層におけるソース領域又はドレイン領域としての機能を有する領域に
なる部分を露出するため、ゲート絶縁層としての機能を有する絶縁層を部分的に除去する
必要がある。よって、ゲート絶縁層としての機能を有する絶縁層が除去される際に、下層
の酸化物半導体層も部分的にオーバーエッチングされ、該ソース領域又はドレイン領域と
しての機能を有する領域になる部分の膜厚が薄くなってしまう。その結果、該ソース領域
又はドレイン領域としての機能を有する領域になる部分の抵抗が増加し、また、オーバー
エッチングによるトランジスタの特性不良が起こりやすくなる。
【０２１２】
トランジスタの微細化を行うためには、加工精度の高いドライエッチング法を用いる必要
がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層としての機
能を有する絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、
顕著に起こりやすい。
【０２１３】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが
、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネ
ル形成領域となる部分の酸化物半導体層の厚さは、２０ｎｍ以下、好ましくは１０ｎｍ以
下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導
体層のオーバーエッチングは、上述したような、ソース領域又はドレイン領域としての機
能を有する領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない
。
【０２１４】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導
体層を露出させず、ゲート絶縁層としての機能を有する絶縁層を残したまま行うことで、
酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減
することができる。また、加えて、酸化物半導体層とゲート絶縁層としての機能を有する
絶縁層の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることが
できる。
【０２１５】
なお、半導体層６０３＿Ａにドーパントを添加した後に加熱処理を行ってもよい。
【０２１６】
以上が図４（Ａ）に示すトランジスタの作製方法例の説明である。
【０２１７】
なお、図４（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例え
ば図４（Ｂ）乃至図４（Ｄ）に示す各構成要素において、名称が図４（Ａ）に示す各構成
要素と同じであり且つ機能の少なくとも一部が図４（Ａ）に示す各構成要素と同じであれ
ば、図４（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０２１８】
例えば、図４（Ｂ）に示すトランジスタを作製する場合には、図５（Ｄ）に示す工程の後
に、絶縁層６０６＿Ａ及び導電層６０７＿Ａの上に第２の絶縁膜を形成し、第２の絶縁膜
の一部をエッチングすることにより、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａを形成
し、その後半導体層６０３＿Ａにドーパントを添加することにより、絶縁層６０９ａ＿Ａ
及び絶縁層６０９ｂ＿Ａを介して半導体層６０３＿Ａの一部にドーパントが添加され、領
域６０８ａ＿Ａ及び領域６０８ｂ＿Ａが形成される。なお、複数の絶縁膜を順番に形成す
ることにより第２の絶縁膜を形成してもよい。
【０２１９】
図４及び図５を用いて説明したように、本実施の形態におけるトランジスタの一例は、チ
ャネルが形成される半導体層と、該半導体層に電気的に接続され、ソース及びドレインの
一方としての機能を有する導電層と、該半導体層に電気的に接続され、ソース及びドレイ
ンの他方としての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、
絶縁層を介して半導体層に重畳し、ゲートとしての機能を有する導電層と、を含む構造で
ある。
【０２２０】
本実施の形態におけるトランジスタは、オフ電流が低いため、上記半導体装置の記憶回路
又は半導体記憶装置のメモリセルにおける、選択トランジスタとしての機能を有するトラ
ンジスタに適用することにより、データの保持期間を長くすることができる。よって、リ
フレッシュ動作を少なくすることができるため、消費電力を低減することができる。
【０２２１】
また、本実施の形態では、チャネル形成層としての機能を有する酸化物半導体層に、チャ
ネル形成領域より抵抗値が低く、ドーパントが添加され、ソース領域又はドレイン領域と
しての機能を有する領域を設けることにより、トランジスタの面積が小さい場合であって
も、トランジスタのソース又はドレインと、トランジスタのチャネル形成領域との間の抵
抗値を小さくすることができる。
【０２２２】
また、本実施の形態では、ゲートとしての機能を有する導電層と、ソース又はドレインと
しての機能を有する導電層と、を重畳させないトランジスタ構造にすることにより、トラ
ンジスタのゲートと、ソース又はドレインとの寄生容量を小さくすることができるため、
トランジスタの面積を小さくした場合であっても、動作速度の低下を抑制することができ
る。
【０２２３】
また、本実施の形態では、少なくともチャネル形成領域が、非単結晶であって、ａｂ面に
垂直な方向から見て、三角形、又は、六角形、又は正三角形、正六角形の原子配列を有し
、且つ、ｃ軸方向に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層
状に配列した相を有する酸化物半導体層を含むトランジスタを用いることにより、トラン
ジスタの光による劣化を抑制することができる。
【０２２４】
（実施の形態４）
本実施の形態では、ＣＡＡＣの酸化物について説明する。
【０２２５】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見
て、三角形、六角形、正三角形又は正六角形の原子配列を有し、かつｃ軸方向に垂直な方
向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物
をいう。
【０２２６】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡ
ＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
【０２２７】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ
を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、
ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々
の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡ
Ｃの表面などに垂直な方向）を向いていてもよい。
【０２２８】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であっ
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
【０２２９】
このようなＣＡＡＣの例として、膜状に形成され、膜表面又は支持する基板面に垂直な方
向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると
金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げ
ることもできる。
【０２３０】
ＣＡＡＣに含まれる結晶構造の一例について図１３乃至図１５を用いて詳細に説明する。
なお、特に断りがない限り、図１３乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交
する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の
上半分、下半分をいう。
【０２３１】
図１３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図１３（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図１３（Ａ）の上半分及び下半分にはそれぞれ３
個ずつ４配位のＯがある。図１３（Ａ）に示す小グループは電荷が０である。
【０２３２】
図１３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１３（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配
位のＯがある。また、Ｉｎも５配位をとるため、図１３（Ｂ）に示す構造をとりうる。図
１３（Ｂ）に示す小グループは電荷が０である。
【０２３３】
図１３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図１３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。また、図１３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４
配位のＯがあってもよい。図１３（Ｃ）に示す小グループは電荷が０である。
【０２３４】
図１３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１３（Ｄ）に示す小グループは電荷が＋１となる。
【０２３５】
図１３（Ｅ）に、２個のＺｎを含む小グループを示す。図１３（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図１３（Ｅ）に示す小グループ
は電荷が−１となる。
【０２３６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
【０２３７】
ここで、これらの小グループ同士が結合する規則について説明する。図１３（Ａ）に示す
６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３
個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１３（Ｂ）に示す５配位のＧａの
上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の
近接Ｇａを有する。図１３（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個
の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この
様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は
等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原
子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近
接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別
の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の
小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が
下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属
原子（Ｇａ又はＩｎ）又は４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２３８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
【０２３９】
図１４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示
す。図１４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１４（
Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２４０】
図１４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の
３として示している。同様に、図１４（Ａ）において、Ｉｎの上半分及び下半分にはそれ
ぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１４（Ａ
）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺ
ｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを
示している。
【０２４１】
図１４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半
分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと
結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び
下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個から
なる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位の
Ｏが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが
複数結合して大グループを構成する。
【０２４２】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６
７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位
）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓ
ｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するために
は、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１３（Ｅ
）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グル
ープが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため
、層構造の合計の電荷を０とすることができる。
【０２４３】
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ
−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数。）と
する組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大き
いと結晶性が向上するため、好ましい。
【０２４４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三
元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−
Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａ
ｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃ
ｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｐｍ
−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−
Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚ
ｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ
系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物
、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物
、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物
、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０２４５】
例えば、図１５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデ
ル図を示す。
【０２４６】
図１５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分に
あるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ず
つ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して
、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中
グループが複数結合して大グループを構成する。
【０２４７】
図１５（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は
、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２４８】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞ
れ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは、電
荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の
電荷は常に０となる。
【０２４９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１５（Ａ）に示した
中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大
グループも取りうる。
【０２５０】
（実施の形態５）
本実施の形態では、上記実施の形態２の半導体記憶装置におけるメモリセルの構造例につ
いて、図６を用いて説明する。図６は、本実施の形態におけるメモリセルの構造例を示す
断面模式図であり、図６（Ａ）及び図６（Ｂ）は、互いに異なる部分の断面模式図である
。なお、ここでは、一例として、図３に示す構成のメモリセルの構造例について説明する
。なお、便宜のため、図３に示す構成のメモリセルにおけるスイッチング素子としての機
能を有するトランジスタを図示せずに説明する。なお、図６では、実際の寸法と異なる構
成要素を含む。
【０２５１】
図６（Ａ）及び図６（Ｂ）に示すメモリセルは、半導体層７５０と、絶縁層７５５と、導
電層７５６ａ乃至導電層７５６ｄと、絶縁層７５７ａ乃至絶縁層７５７ｈと、絶縁層７５
８ａ乃至絶縁層７５８ｈと、絶縁層７５９と、半導体層７６０と、導電層７６２ａ乃至導
電層７６２ｄと、絶縁層７６３と、導電層７６４と、を含む。
【０２５２】
半導体層７５０は、領域７５２ａ乃至領域７５２ｃ、領域７５４ａ、及び領域７５４ｂを
有する。
【０２５３】
半導体層７５０としては、例えば半導体基板を用いることができる。また、別の基板の上
に設けられた半導体層を半導体層７５０として用いることもできる。
【０２５４】
なお、半導体層７５０において、複数のメモリセルにおける間の領域に絶縁分離領域を設
けてもよい。
【０２５５】
領域７５２ａは、Ｎ型及びＰ型の一方の導電型を付与するドーパントが添加された領域で
ある。領域７５２ａは、メモリセルにおけるスイッチング素子としての機能を有するトラ
ンジスタのソース及びドレインの一方としての機能を有する。
【０２５６】
領域７５２ｂ及び領域７５２ｃは、互いに離間して設けられ、上記Ｎ型又はＰ型の導電型
を付与するドーパントが添加された領域である。領域７５２ｂ及び領域７５２ｃは、メモ
リセルにおける出力トランジスタのソース領域又はドレイン領域としての機能を有する。
また、領域７５２ｂは、メモリセルにおけるスイッチング素子としての機能を有するトラ
ンジスタのソース及びドレインの他方としての機能を有する。
【０２５７】
領域７５４ａ及び領域７５４ｂは、領域７５２ｂ及び領域７５２ｃの間に、互いに離間し
て設けられ、領域７５４ａ及び領域７５４ｂの間にチャネル形成領域が形成される。領域
７５４ａは、領域７５２ｂに接し、領域７５４ｂは、領域７５２ｃに接する。
【０２５８】
また、領域７５４ｃ及び領域７５４ｄは、領域７５２ａ及び領域７５２ｂの間に、互いに
離間して設けられ、領域７５４ｃ及び領域７５４ｄの間にチャネル形成領域が形成される
。領域７５４ｃは、領域７５２ａに接し、領域７５４ｄは、領域７５２ｂに接する。
【０２５９】
領域７５４ａ乃至領域７５４ｄは、領域７５２ｂ及び領域７５２ｃと同じく、Ｎ型又はＰ
型の導電型を付与するドーパントが添加された領域である。
【０２６０】
なお、領域７５４ａ乃至領域７５４ｄのドーパントの濃度が、領域７５２ａ乃至領域７５
２ｃのドーパントの濃度より低くてもよい。このとき、領域７５４ａ乃至領域７５４ｄを
低濃度領域ともいう。また、このとき領域７５２ａ乃至領域７５２ｃを高濃度領域と呼ん
でもよい。また、領域７５４ａ乃至領域７５４ｄの深さは、領域７５２ａ乃至領域７５２
ｃの深さより小さくてもよいが、これに限定されない。
【０２６１】
絶縁層７５５は、半導体層７５０の上に設けられる。絶縁層７５５は、メモリセルにおけ
る出力トランジスタのゲート絶縁層としての機能を有する。
【０２６２】
絶縁層７５５としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸
化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化ア
ルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）など
の材料の層を用いることができる。また、絶縁層７５５に適用可能な材料の層の積層によ
り絶縁層７５５を構成してもよい。
【０２６３】
導電層７５６ａは、絶縁層７５５の上に設けられ、絶縁層７５５を貫通して設けられた第
１の開口部を介して領域７５２ａに電気的に接続される。
【０２６４】
導電層７５６ｂは、絶縁層７５５を介して半導体層７５０に重畳する。導電層７５６ｂに
重畳する半導体層７５０の領域がメモリセルにおける出力トランジスタのチャネル形成領
域になる。導電層７５６ｂは、メモリセルにおける出力トランジスタのゲートとしての機
能を有する。
【０２６５】
導電層７５６ｃは、絶縁層７５５の上に設けられ、絶縁層７５５を貫通して設けられた第
２の開口部を介して領域７５２ｃに電気的に接続される。
【０２６６】
導電層７５６ｄは、絶縁層７５５を介して半導体層７５０に重畳する。導電層７５６ｄに
重畳する半導体層７５０の領域がメモリセルにおけるスイッチング素子としての機能を有
するトランジスタのチャネル形成領域になる。導電層７５６ｄは、メモリセルにおけるス
イッチング素子としての機能を有するトランジスタのゲートとしての機能を有する。
【０２６７】
絶縁層７５７ａは、絶縁層７５５の上に設けられ、導電層７５６ａにおける、互いに対向
する一対の側面の一方に接する。
【０２６８】
絶縁層７５７ｂは、絶縁層７５５の上に設けられ、導電層７５６ａにおける、互いに対向
する上記一対の側面の他方に接する。
【０２６９】
絶縁層７５７ｃは、絶縁層７５５の上に設けられ、導電層７５６ｂにおける、互いに対向
する一対の側面の一方に接する。また、絶縁層７５７ｃは、絶縁層７５５を介して領域７
５４ａに重畳する。
【０２７０】
絶縁層７５７ｄは、絶縁層７５５の上に設けられ、導電層７５６ｂにおける、互いに対向
する上記一対の側面の他方に接する。また、絶縁層７５７ｄは、絶縁層７５５を介して領
域７５４ｂに重畳する。
【０２７１】
絶縁層７５７ｅは、絶縁層７５５の上に設けられ、導電層７５６ｃにおける、互いに対向
する一対の側面の一方に接する。
【０２７２】
絶縁層７５７ｆは、絶縁層７５５の上に設けられ、導電層７５６ｃにおける、互いに対向
する上記一対の側面の他方に接する。
【０２７３】
絶縁層７５７ｇは、絶縁層７５５の上に設けられ、導電層７５６ｄにおける、互いに対向
する一対の側面の一方に接する。また、絶縁層７５７ｇは、絶縁層７５５を介して領域７
５４ｃに重畳する。
【０２７４】
絶縁層７５７ｈは、絶縁層７５５の上に設けられ、導電層７５６ｄにおける、互いに対向
する上記一対の側面の他方に接する。また、絶縁層７５７ｈは、絶縁層７５５を介して領
域７５４ｄに重畳する。
【０２７５】
絶縁層７５８ａは、絶縁層７５７ａの上に設けられる。
【０２７６】
絶縁層７５８ｂは、絶縁層７５７ｂの上に設けられる。
【０２７７】
絶縁層７５８ｃは、絶縁層７５７ｃの上に設けられる。
【０２７８】
絶縁層７５８ｄは、絶縁層７５７ｄの上に設けられる。
【０２７９】
絶縁層７５８ｅは、絶縁層７５７ｅの上に設けられる。
【０２８０】
絶縁層７５８ｆは、絶縁層７５７ｆの上に設けられる。
【０２８１】
絶縁層７５８ｇは、絶縁層７５７ｇの上に設けられる。
【０２８２】
絶縁層７５８ｈは、絶縁層７５７ｈの上に設けられる。
【０２８３】
絶縁層７５９は、絶縁層７５５の上に設けられる。
【０２８４】
半導体層７６０は、絶縁層７５９の上に設けられる。半導体層７６０は、領域７６１ａ及
び領域７６１ｂを有する。
【０２８５】
半導体層７６０としては、例えば実施の形態３における図４（Ａ）に示すトランジスタの
半導体層６０３＿Ａに適用可能な材料の層を用いることができる。半導体層７６０は、メ
モリセルにおける選択トランジスタとしての機能を有するトランジスタのチャネル形成層
としての機能を有する。
【０２８６】
領域７６１ａ及び領域７６１ｂは、Ｎ型の導電型を付与するドーパントが添加された領域
である。領域７６１ａ及び領域７６１ｂとしては、上記実施の形態３における図４（Ａ）
に示すトランジスタの領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａに添加するドーパントとし
て適用可能なドーパントを用いることができ、また、領域７６１ａ及び領域７６１ｂのド
ーパントの濃度は、領域６０４ａ＿Ａ及び領域６０４ｂ＿Ａに適用可能なドーパントの濃
度の範囲に設定することができる。
【０２８７】
領域７６１ａ及び領域７６１ｂは、互いに離間して設けられ、領域７６１ａ及び領域７６
１ｂの間にチャネル形成領域が形成される。
【０２８８】
導電層７６２ａは、導電層７５６ａ及び半導体層７６０に電気的に接続される。本実施の
形態では、図６（Ａ）に示すように、導電層７６２ａが導電層７５６ａに接することによ
り導電層７６２ａ及び導電層７５６ａの間の抵抗を小さくすることができる。また、導電
層７６２ａの一部は、領域７６１ａに重畳する。導電層７６２ａは、メモリセルにおける
選択トランジスタとしての機能を有するトランジスタのソース及びドレインの一方として
の機能を有する。
【０２８９】
導電層７６２ｂは、導電層７５６ｂ及び半導体層７６０に電気的に接続される。本実施の
形態では、図６（Ａ）に示すように、導電層７６２ｂが導電層７５６ｂに接することによ
り導電層７６２ｂ及び導電層７５６ｂの間の抵抗を小さくすることができる。また、導電
層７６２ｂの一部は、領域７６１ｂに重畳する。導電層７６２ｂは、メモリセルにおける
選択トランジスタとしての機能を有するトランジスタのソース及びドレインの他方として
の機能を有する。
【０２９０】
導電層７６２ｃは、導電層７５６ｃに電気的に接続される。本実施の形態では、図６（Ａ
）に示すように、導電層７６２ｃが導電層７５６ｃに接することにより導電層７６２ｃ及
び導電層７５６ｃの間の抵抗を小さくすることができる。
【０２９１】
導電層７６２ｄは、導電層７５６ｄに電気的に接続される。本実施の形態では、図６（Ａ
）に示すように、導電層７６２ｄが導電層７５６ｄに接することにより導電層７６２ｄ及
び導電層７５６ｄの間の抵抗を小さくすることができる。導電層７６２ｄは、選択線とし
ての機能を有する。
【０２９２】
導電層７６２ａ乃至導電層７６２ｄとしては、例えば実施の形態３における図４（Ａ）に
示すトランジスタの導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の層を
用いることができる。
【０２９３】
絶縁層７６３は、半導体層７６０の上に設けられる。絶縁層７６３は、メモリセルにおけ
る選択トランジスタのゲート絶縁層としての機能を有する。
【０２９４】
絶縁層７６３としては、例えば実施の形態３における図４（Ａ）に示すトランジスタの絶
縁層６０６＿Ａに適用可能な材料の層を用いることができる。
【０２９５】
導電層７６４は、絶縁層７６３を介して半導体層７６０に重畳する。導電層７６４は、メ
モリセルにおける選択トランジスタとしての機能を有するトランジスタのゲートとしての
機能を有する。
【０２９６】
導電層７６４としては、例えば実施の形態３における図４（Ａ）に示すトランジスタの導
電層６０７＿Ａに適用可能な材料の層を用いることができる。
【０２９７】
以上が図６に示すメモリセルの構造例の説明である。
【０２９８】
本実施の形態では、互いに積層した複数のトランジスタを有することにより、メモリセル
の面積を小さくすることができる。
【０２９９】
また、本実施の形態では、メモリセルにおける出力トランジスタとしての機能を有するト
ランジスタを、高い電流供給能力を有する第１４族の半導体（シリコンなど）を含有する
半導体層を含むトランジスタとし、メモリセルにおける選択トランジスタとしての機能を
有するトランジスタを、酸化物半導体層を含み、オフ電流の低いトランジスタとすること
により、メモリセルの動作を高速にしつつ、データの保持期間を長くすることができる。
よって、消費電力を低減することができる。
【０３００】
また、本実施の形態では、選択トランジスタとしての機能を有するトランジスタを、ドー
パントが添加された領域を含む酸化物半導体層を含むトランジスタにすることにより、メ
モリセルの面積が小さい場合であっても、チャネル形成領域と、ソース又はドレインとの
間の抵抗を小さくすることができる。
【０３０１】
（実施の形態６）
本実施の形態では、トランジスタの電界効果移動度について説明する。
【０３０２】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
【０３０３】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁（粒界など）が存在すると仮定すると、以下の式で表現できる。
【０３０４】
【数２】
2016105483.tif 000004
【０３０５】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは
、以下の式で表される。
【０３０６】
【数３】
2016105483.tif 000005
【０３０７】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の
誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たり
の容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０３０８】
【数４】
2016105483.tif 000006
【０３０９】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０３１０】
【数５】
2016105483.tif 000007
【０３１１】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、
横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタ
のＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉ
ｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは
欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３１２】
このようにして求めた欠陥密度などをもとに数２及び数３よりμ０＝１２０ｃｍ２／Ｖｓ
が導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系酸化物で測定される移動度は３５ｃｍ２／
Ｖｓ程度である。しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３１３】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によっ
てトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面
からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【０３１４】
【数６】
2016105483.tif 000008
【０３１５】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。Ｂ及びＧは、実際の測定結果より
求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎ
ｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と
数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０３１６】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度
μ２を計算した結果を図１６に示す。なお、計算にはシノプシス社製デバイスシミュレー
ションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャ
ップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、
１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定し
て得られたものである。
【０３１７】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電
子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率
は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．
１Ｖである。
【０３１８】
図１６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークを
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔ
ｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３１９】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性を計算した結果を図１７乃至図１９に示す。なお、計算に用いたトランジスタの断面構
造を図２０に示す。図２０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する
半導体領域９０３ａ及び半導体領域９０３ｃを有する。半導体領域９０３ａ及び半導体領
域９０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３２０】
図２０（Ａ）に示すトランジスタは、下地絶縁膜９０１と、下地絶縁膜９０１に埋め込ま
れるように形成された酸化アルミニウムよりなる埋め込み絶縁物９０２の上に形成される
。トランジスタは半導体領域９０３ａ、半導体領域９０３ｃと、それらに挟まれ、チャネ
ル形成領域となる真性の半導体領域９０３ｂと、ゲート電極９０５を有する。ゲート電極
９０５の幅を３３ｎｍとする。
【０３２１】
ゲート電極９０５と半導体領域９０３ｂの間には、ゲート絶縁層９０４を有し、また、ゲ
ート電極９０５の両側面には側壁絶縁物９０６ａ及び側壁絶縁物９０６ｂ、ゲート電極９
０５の上部には、ゲート電極９０５と他の配線との短絡を防止するための絶縁物９０７を
有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域９０３ａ及び半導体領域９０
３ｃに接して、ソース電極９０８ａ及びドレイン電極９０８ｂを有する。なお、このトラ
ンジスタにおけるチャネル幅を４０ｎｍとする。
【０３２２】
図２０（Ｂ）に示すトランジスタは、下地絶縁膜９０１と、酸化アルミニウムよりなる埋
め込み絶縁物９０２の上に形成され、半導体領域９０３ａ、半導体領域９０３ｃと、それ
らに挟まれた真性の半導体領域９０３ｂと、幅３３ｎｍのゲート電極９０５とゲート絶縁
層９０４と側壁絶縁物９０６ａ及び側壁絶縁物９０６ｂと絶縁物９０７とソース電極９０
８ａ及びドレイン電極９０８ｂを有する点で図２０（Ａ）に示すトランジスタと同じであ
る。
【０３２３】
図２０（Ａ）に示すトランジスタと図２０（Ｂ）に示すトランジスタの相違点は、側壁絶
縁物９０６ａ及び側壁絶縁物９０６ｂの下の半導体領域の導電型である。図２０（Ａ）に
示すトランジスタでは、側壁絶縁物９０６ａ及び側壁絶縁物９０６ｂの下の半導体領域は
ｎ＋の導電型を呈する半導体領域９０３ａ及び半導体領域９０３ｃであるが、図２０（Ｂ
）に示すトランジスタでは、真性の半導体領域９０３ｂである。すなわち、半導体領域９
０３ａ（半導体領域９０３ｃ）とゲート電極９０５がＬｏｆｆだけ重ならない領域ができ
ている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図か
ら明らかなように、オフセット長は、側壁絶縁物９０６ａ（側壁絶縁物９０６ｂ）の幅と
同じである。
【０３２４】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１７は、
図２０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（
μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流
Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン
電圧を＋０．１Ｖとして計算したものである。
【０３２５】
図１７（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎ
ｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなる
ほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲ
ート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０３２６】
図１８は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎ
ｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性
を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋
０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁層の厚さを１５ｎｍとし
たものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとした
ものである。
【０３２７】
また、図１９は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依
存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧
を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁層の厚さを１５ｎｍ
としたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍと
したものである。
【０３２８】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピー
ク値やオン電流には目立った変化が無い。
【０３２９】
なお、移動度μのピークは、図１７では８０ｃｍ２／Ｖｓ程度であるが、図１８では６０
ｃｍ２／Ｖｓ程度、図１９では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流はオフセット長Ｌ
ｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示され
た。
【０３３０】
（実施の形態７）
本実施の形態では、半導体記憶装置の構成例について説明する。
【０３３１】
本実施の形態の半導体記憶装置の構成例について、図７を用いて説明する。図７は、本実
施の形態における半導体記憶装置の構成例を示すブロック図である。
【０３３２】
図７に示す半導体記憶装置は、複数のメモリセル（ＭＣともいう）８１１を具備するメモ
リセルアレイ（ＭＣＡともいう）８１２と、第１の駆動回路（ＩＤＲＶともいう）８１３
＿１と、第２の駆動回路（ＪＤＲＶともいう）８１３＿２と、駆動制御回路（ＤＣＴＬと
もいう）８１３＿３と、を具備する。
【０３３３】
メモリセルアレイの構成としては、上記実施の形態２に示す半導体記憶装置におけるメモ
リセルアレイの構成を適用することができる。
【０３３４】
第１の駆動回路８１３＿１には、行アドレス信号が入力される。第１の駆動回路８１３＿
１は、入力された行アドレス信号に従って行方向に配列された配線を選択し、選択した配
線の電圧を設定する機能を有する。第１の駆動回路８１３＿１は、例えばデコーダを用い
て構成される。デコーダは、入力された行アドレス信号に従って配線を選択する機能を有
する。なお、本実施の形態の半導体記憶装置を、複数の第１の駆動回路８１３＿１を具備
する構成にしてもよい。
【０３３５】
第２の駆動回路８１３＿２には、データ信号及び列アドレス信号が入力される。第２の駆
動回路８１３＿２は、列方向に配列された配線の電圧を設定する機能を有する。第２の駆
動回路８１３＿２は、例えばデコーダ、複数のアナログスイッチ、読み出し信号出力回路
、及び読み出し回路を用いて構成される。デコーダは、配線を選択する機能を有し、複数
のアナログスイッチは、デコーダから入力される信号に応じてデータ信号を出力するか否
かを制御する機能を有し、読み出し信号出力回路は、読み出し信号をデータ線又は選択線
としての機能を有する配線に出力する機能を有し、読み出し回路は、読み出し信号により
選択した配線に電気的に接続されたメモリセル８１１に記憶されたデータを読み出す機能
を有する。
【０３３６】
駆動制御回路８１３＿３には、書き込み制御信号、読み出し制御信号、及びアドレス信号
が入力される。駆動制御回路８１３＿３は、入力される書き込み制御信号、読み出し制御
信号、及びアドレス信号に応じて、第１の駆動回路８１３＿１及び第２の駆動回路８１３
＿２の動作を制御する信号を生成して出力する機能を有する。例えば、駆動制御回路８１
３＿３は、アドレス信号に応じて複数の行アドレス信号を第１の駆動回路８１３＿１に出
力し、複数の列アドレス信号を第２の駆動回路８１３＿２に出力する機能を有する。
【０３３７】
図７を用いて説明したように、本実施の形態における記憶装置の一例は、複数のメモリセ
ルを具備するメモリセルアレイと、第１の駆動回路（ＩＤＲＶともいう）と、第２の駆動
回路（ＪＤＲＶともいう）と、駆動制御回路と、を具備する構成である。
【０３３８】
上記構成にすることにより、各メモリセルへのデータの書き込み及び読み出しを行うこと
ができる。
【０３３９】
（実施の形態８）
本実施の形態では、上記実施の形態における半導体記憶装置を備えた電子機器の例につい
て説明する。
【０３４０】
本実施の形態の電子機器の構成例について、図８（Ａ）乃至図８（Ｄ）を用いて説明する
。
【０３４１】
図８（Ａ）に示す電子機器は、携帯型情報端末の例である。図８（Ａ）に示す携帯型情報
端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備す
る。
【０３４２】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図８（
Ａ）に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３４３】
図８（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外
部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、外部機器
との信号の送受信を行うアンテナと、を備える。
【０３４４】
図８（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ
、及び遊技機の一つ又は複数としての機能を有する。
【０３４５】
図８（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図８（Ｂ）に示
す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂ
と、筐体１００４ｂと、筐体１００４ｂに設けられた表示部１００５ｂと、筐体１００１
ｂ及び筐体１００４ｂを接続する軸部１００６ｂと、を具備する。
【０３４６】
また、図８（Ｂ）に示す携帯型情報端末では、軸部１００６ｂにより筐体１００１ｂ又は
筐体１００４ｂを動かすことにより、筐体１００１ｂを筐体１００４ｂに重畳させること
ができる。
【０３４７】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４ｂの側面１００７ｂに外部機器
に接続させるための接続端子、図８（Ｂ）に示す携帯型情報端末を操作するためのボタン
のうち一つ又は複数を設けてもよい。
【０３４８】
また、表示部１００２ｂ及び表示部１００５ｂに、互いに異なる画像又は一続きの画像を
表示させてもよい。なお、表示部１００５ｂを必ずしも設けなくてもよく、表示部１００
５ｂの代わりに、入力装置であるキーボードを設けてもよい。
【０３４９】
図８（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４ｂの中に、ＣＰＵ
と、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフ
ェースと、を備える。なお、図８（Ｂ）に示す携帯型情報端末に、外部との信号の送受信
を行うアンテナを設けてもよい。
【０３５０】
図８（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ
、及び遊技機の一つ又は複数としての機能を有する。
【０３５１】
図８（Ｃ）に示す電子機器は、設置型情報端末の例である。図８（Ｃ）に示す設置型情報
端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備す
る。
【０３５２】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８ｃに設けることもで
きる。
【０３５３】
また、図８（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路
と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を
備える。なお、図８（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテ
ナを設けてもよい。
【０３５４】
さらに、図８（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券
などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０３５５】
図８（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするた
めの情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を
有する。
【０３５６】
図８（Ｄ）は、設置型情報端末の例である。図８（Ｄ）に示す設置型情報端末は、筐体１
００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体
１００１ｄを支持する支持台を設けてもよい。
【０３５７】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、図８（
Ｄ）に示す設置型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３５８】
また、図８（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路
と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を
備えてもよい。なお、図８（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行う
アンテナを設けてもよい。
【０３５９】
図８（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレ
ビジョン装置としての機能を有する。
【０３６０】
上記実施の形態の半導体記憶装置は、例えば電子機器の記憶回路の一つとして用いられ、
例えば図８（Ａ）乃至図８（Ｄ）に示す電子機器の記憶回路の一つとして用いられる。
【０３６１】
図８を用いて説明したように、本実施の形態の電子機器の一例は、上記実施の形態におけ
る半導体記憶装置が用いられた記憶回路を具備する構成である。
【０３６２】
上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期
間保持することができるため、信頼性が向上し、消費電力を低減することができる。
【０３６３】
また、図８に示す構成に限定されず、上記実施の形態の半導体記憶装置を用いて、コネク
タが設けられた携帯型の半導体記憶装置などを構成することもできる。
【０３６４】
さらに、上記実施の形態における半導体記憶装置を、携帯電話、スマートフォン、電子書
籍など携帯機器（携帯型情報端末など）に応用した場合の具体例を以下に示す。
【０３６５】
携帯機器では、画像データを一時的に記憶するためなどにＳＲＡＭ又はＤＲＡＭが用いら
れている。
【０３６６】
ＳＲＡＭ又はＤＲＡＭが使用される理由としては、フラッシュメモリは、応答が遅く、画
像処理に不向きであるためである。
【０３６７】
一方で、画像データを一時的に記憶するためにＳＲＡＭ又はＤＲＡＭを用いた場合、以下
の欠点がある。
【０３６８】
ＳＲＡＭは、応答が速いという利点がある。通常のＳＲＡＭは、図９（Ａ）に示すように
、１つのメモリセルがトランジスタ１００１乃至トランジスタ１００６の６個のトランジ
スタで構成され、それをＸデコーダ１００７、Ｙデコーダ１００８にて駆動する。また、
通常のＳＲＡＭは、トランジスタ１００３及びトランジスタ１００５により構成される第
１のインバータ、並びにトランジスタ１００４及びトランジスタ１００６により構成され
る第２のインバータにより、高速駆動が可能である。
【０３６９】
しかし、通常のＳＲＡＭは、１つのメモリセルを６つのトランジスタで構成するため、セ
ル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭ
のメモリセル面積は通常１００〜１５０Ｆ２である。このため、ＳＲＡＭはビットあたり
の単価が各種メモリの中で最も高いという課題がある。
【０３７０】
一方、ＤＲＡＭは、図９（Ｂ）に示されるように、１つのメモリセルがトランジスタ１１
１１及び保持容量１１１２によって構成され、それをＸデコーダ１１１３、Ｙデコーダ１
１１４にて駆動する。１つのメモリセルを１つのトランジスタ及び１つの容量素子で構成
することができるため、セル面積が小さい。ＤＲＡＭのメモリセル面積は、通常１０Ｆ２
以下である。しかし、ＤＲＡＭは、常にリフレッシュ動作が必要であり、違うデータの書
き換えを行わない場合でも消費電力が発生するという課題がある。
【０３７１】
上記ＳＲＡＭ及びＤＲＡＭに対して、上記実施の形態における半導体記憶装置のメモリセ
ル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュ動作は不要である。
【０３７２】
上記実施の形態における半導体記憶装置を用いることにより、メモリセルの面積の増大を
抑制しつつ、消費電力を低減することができるため、上記２つの課題を解決することがで
きる。
【０３７３】
また、図１０は、携帯機器の例のブロック図である。図１０に示す携帯機器は、例えばＲ
Ｆ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）回路１２０１、アナログベースバンド回路１２０
２、デジタルベースバンド回路１２０３、バッテリー１２０４、電源回路１２０５、アプ
リケーションプロセッサ１２０６、フラッシュメモリであるメモリ１２１０、ディスプレ
イコントローラ１２１１、メモリ１２１２、ディスプレイ１２１３、タッチセンサ１２１
９、音声回路（スピーカ及びマイクなど）１２１７、及び入力手段の一つであるキーボー
ド１２１８などより構成される。
【０３７４】
ＲＦ回路１２０１は、例えばデータを含む電波を受信する機能を有する。ＲＦ回路１２０
１としては、例えばアンテナなどが用いられる。
【０３７５】
タッチセンサ１２１９を設けることにより、ディスプレイ１２１３における表示部１２１
４を操作することができる。
【０３７６】
ディスプレイ１２１３は、表示部１２１４、ソースドライバ１２１５、及びゲートドライ
バ１２１６によって構成される。表示部１２１４は、ソースドライバ１２１５及びゲート
ドライバ１２１６により動作が制御される。
【０３７７】
アプリケーションプロセッサ１２０６は、ＣＰＵ１２０７、デジタルシグナルプロセッサ
（ＤＳＰともいう）１２０８、及びインターフェース（ＩＦともいう）１２０９を備える
。
【０３７８】
また、メモリ１２１２は、通常ＳＲＡＭ又はＤＲＡＭで構成されるが、上記実施の形態の
半導体記憶装置を用いることにより、１ビットあたりのメモリ単価を低減することができ
、また、メモリ１２１２の消費電力を低減することができる。
【０３７９】
図１１は、上記実施の形態における半導体記憶装置を適用したメモリ１２１２の構成例で
ある。図１１に示すメモリは、上記実施の形態における半導体記憶装置を適用した記憶装
置１３０２及び記憶装置１３０３、スイッチ１３０４、スイッチ１３０５、並びにメモリ
コントローラ１３０１により構成される。
【０３８０】
さらに、図１１に示すメモリをメモリ１２１２として適用した図１０に示す携帯機器の動
作例について説明する。
【０３８１】
まず、データを含む電波の受信又はアプリケーションプロセッサ１２０６により画像が形
成される。形成された画像は、スイッチ１３０４を介して記憶装置１３０２にデータとし
て記憶される。そしてスイッチ１３０５を介して、記憶装置１３０２に記憶されているデ
ータを、ディスプレイコントローラ１２１１を介してディスプレイ１２１３に出力し、デ
ィスプレイ１２１３により入力された画像データに応じた画像を表示する。そのまま、画
像に変更が無ければ通常６０以上１３０Ｈｚ以下の周期で記憶装置１３０２からデータが
読み出され、読み出されたデータは、スイッチ１３０５を介して、ディスプレイコントロ
ーラ１２１１に送られ続ける。ユーザーが画面を書き換える操作をしたとき、アプリケー
ションプロセッサ１２０６により新たな画像を形成し、その画像を、スイッチ１３０４を
介して記憶装置１３０３に記憶する。この間も定期的に記憶装置１３０２からスイッチ１
３０５を介して画像データを読み出す。記憶装置１３０３に新たな画像データを記憶し終
わると、ディスプレイ１２１３における次のフレーム期間において、記憶装置１３０３に
記憶されたデータを読み出し、読み出したデータを、スイッチ１３０５及びディスプレイ
コントローラ１２１１を介して、ディスプレイ１２１３に出力する。データが入力された
ディスプレイ１２１３は、入力された画像データに応じた画像を表示する。上記読み出し
動作は、さらに次のデータが記憶装置１３０２に記憶されるまで継続される。このように
、記憶装置１３０２及び記憶装置１３０３に交互にデータを書き込み、読み出すことによ
って、ディスプレイ１２１３により表示動作を行う。
【０３８２】
なお、記憶装置１３０２及び記憶装置１３０３は、それぞれ別のメモリチップに限定され
ず、１つのメモリチップを分割して記憶装置１３０２及び記憶装置１３０３として用いて
もよい。
【０３８３】
上記のように、記憶装置１３０２及び記憶装置１３０３に上記実施の形態における半導体
記憶装置を用いることにより、１ビットあたりのメモリ単価を低減することができ、また
、消費電力を低減することができる。
【０３８４】
また、図１２は、電子書籍の例のブロック図である。図１２は、例えばバッテリー１４０
１、電源回路１４０２、マイクロプロセッサ１４０３、フラッシュメモリであるメモリ１
４０４、音声回路１４０５、キーボード１４０６、メモリ１４０７、タッチパネル１４０
８、ディスプレイ１４０９、及びディスプレイコントローラ１４１０などにより構成され
る。
【０３８５】
マイクロプロセッサ１４０３は、例えばＣＰＵ１４０３ａ、ＤＳＰ１４０３ｂ、及びＩＦ
１４０３ｃにより構成される。
【０３８６】
例えば、メモリ１４０７に上記実施の形態における半導体記憶装置を用いることができる
。メモリ１４０７は、書籍の内容をデータとして一時的に保持する機能を持つ。
【０３８７】
メモリ１４０７が有する機能の応用例としては、ユーザーがハイライト機能を使用する場
合などがある。例えば、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキン
グをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える
、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との
違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。
この情報を長期に保存する場合にはメモリ１４０４にコピーしても良い。
【０３８８】
上記のように、メモリ１４０７として上記実施の形態における半導体記憶装置を用いるこ
とにより、１ビットあたりのメモリ単価を低減し、また、消費電力を低減することができ
る。
【実施例１】
【０３８９】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは
、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を
形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは原子
組成百分率で５ａｔｏｍｉｃ％以上含まれる酸素以外の元素をいう。
【０３９０】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱すること
で、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタ
のしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３９１】
例えば、図２１（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μ
ｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を
用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３９２】
図２１（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分
とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動
度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓ
ｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが
可能となる。図２１（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする
酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２
ｃｍ２／Ｖｓｅｃが得られている。
【０３９３】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処
理をすることによって、さらに高めることができる。図２１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎ
を主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処
理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖ
ｓｅｃが得られている。
【０３９４】
基板を加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるの
を低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導
体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効
果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水
素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定
される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ること
ができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２
／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３９５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸
化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はそ
の後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結
晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３９６】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半
導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてし
まう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場
合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトラン
ジスタがノーマリ・オフとなる方向に動き、このような傾向は図２１（Ａ）と図２１（Ｂ
）の対比からも確認することができる。
【０３９７】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが
可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ
＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３９８】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、
より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
【０３９９】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイ
アス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃
、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ
未満を得ることができる。
【０４００】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理
を行った試料２のトランジスタに対してＢＴ試験を行った。
【０４０１】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を
行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に
印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間
保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、ト
ランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０４０２】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性
の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート
絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そ
のまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１
０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０４０３】
試料１のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の結果を図２２（Ｂ
）に示す。また、試料２のプラスＢＴ試験の結果を図２３（Ａ）に、マイナスＢＴ試験の
結果を図２３（Ｂ）に示す。
【０４０４】
試料１のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１
．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴ試験及びマイナスＢＴ試
験によるしきい値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。
試料１及び試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼
性が高いことがわかる。
【０４０５】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧下
で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水
素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることが
できる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に
注入する方法を適用しても良い。
【０４０６】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが
、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成
される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間
に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３
以下とすれば、結晶格子に歪みなどを与えることなく酸化物半導体中に含ませることがで
きる。
【０４０７】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで
、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタ
ーンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させ
ることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ
線回折により明確な回折ピークを観測することができる。
【０４０８】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ
ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で
測定した。
【０４０９】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂ
の作製方法を説明する。
【０４１０】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した
。
【０４１１】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（
ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩ
ｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした
。このようにして作製した試料を試料Ａとした。
【０４１２】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０４１３】
図２４に試料Ａ及び試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが
観測されなかったが、試料Ｂでは、２θが３５度近傍及び３７度〜３８度に結晶由来のピ
ークが観測された。
【０４１４】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱する
こと及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることがで
きる。
【０４１５】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流を１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下にすることができる
。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０４１６】
図２５に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。
【０４１７】
具体的には、図２５に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１
０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ
）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にする
ことができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μ
ｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温に
おいて０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらの
オフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであ
ることは明らかである。
【０４１８】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去するこ
とができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が
高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０４１９】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて
、基板温度と電気的特性の関係について評価した。
【０４２０】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃
、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタに
おいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対す
る一対の電極のはみ出しをｄＷと呼ぶ。
【０４２１】
図２６に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図２７
（Ａ）に基板温度としきい値電圧の関係を、図２７（Ｂ）に基板温度と電界効果移動度の
関係を示す。
【０４２２】
図２７（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０４２３】
また、図２７（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。
従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０４２４】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするト
ランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃ
ｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２
／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、
Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖの
とき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる
温度範囲においても、十分な電気的特性を確保することができる。このような特性であれ
ば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載
しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することがで
きる。
【実施例２】
【０４２５】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例に
ついて、図２８などを用いて説明する。
【０４２６】
図２８は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上
面図及び断面図である。図２８（Ａ）にトランジスタの上面図を示す。また、図２８（Ｂ
）に図２８（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面Ａ１−Ａ２を示す。
【０４２７】
図２８（Ｂ）に示すトランジスタは、基板２０００と、基板２０００上に設けられた下地
絶縁膜２００２と、下地絶縁膜２００２の周辺に設けられた保護絶縁膜２００４と、下地
絶縁膜２００２及び保護絶縁膜２００４上に設けられた高抵抗領域２００６ａ及び低抵抗
領域２００６ｂを有する酸化物半導体膜２００６と、酸化物半導体膜２００６上に設けら
れたゲート絶縁層２００８と、ゲート絶縁層２００８を介して酸化物半導体膜２００６と
重畳して設けられたゲート電極２０１０と、ゲート電極２０１０の側面と接して設けられ
た側壁絶縁膜２０１２と、少なくとも低抵抗領域２００６ｂと接して設けられた一対の電
極２０１４と、少なくとも酸化物半導体膜２００６、ゲート電極２０１０及び一対の電極
２０１４を覆って設けられた層間絶縁膜２０１６と、層間絶縁膜２０１６に設けられた開
口部を介して少なくとも一対の電極２０１４の一方と接続して設けられた配線２０１８と
、を有する。
【０４２８】
なお、図示しないが、層間絶縁膜２０１６及び配線２０１８を覆って設けられた保護膜を
有していても構わない。該保護膜を設けることで、層間絶縁膜２０１６の表面伝導に起因
して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減するこ
とができる。
【実施例３】
【０４２９】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトラン
ジスタの他の一例について示す。
【０４３０】
図２９は、本実施例で作製したトランジスタの構造を示す上面図及び断面図である。図２
９（Ａ）はトランジスタの上面図である。また、図２９（Ｂ）は図２９（Ａ）の一点鎖線
Ｂ１−Ｂ２に対応する断面図である。
【０４３１】
図２９（Ｂ）に示すトランジスタは、基板２１００と、基板２１００上に設けられた下地
絶縁膜２１０２と、下地絶縁膜２１０２上に設けられた酸化物半導体膜２１０６と、酸化
物半導体膜２１０６と接する一対の電極２１１４と、酸化物半導体膜２１０６及び一対の
電極２１１４上に設けられたゲート絶縁層２１０８と、ゲート絶縁層２１０８を介して酸
化物半導体膜２１０６と重畳して設けられたゲート電極２１１０と、ゲート絶縁層２１０
８及びゲート電極２１１０を覆って設けられた層間絶縁膜２１１６と、層間絶縁膜２１１
６に設けられた開口部を介して一対の電極２１１４と接続する配線２１１８と、層間絶縁
膜２１１６及び配線２１１８を覆って設けられた保護膜２１２０と、を有する。
【０４３２】
基板２１００としてはガラス基板を、下地絶縁膜２１０２としては酸化シリコン膜を、酸
化物半導体膜２１０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極２１１４としては
タングステン膜を、ゲート絶縁層２１０８としては酸化シリコン膜を、ゲート電極２１１
０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜２１１６として
は酸化窒化シリコン膜とポリイミド膜との積層構造を、配線２１１８としてはチタン膜、
アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜２１２０としてはポ
リイミド膜を、それぞれ用いた。
【０４３３】
なお、図２９（Ａ）に示す構造のトランジスタにおいて、ゲート電極２１１０と一対の電
極２１１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜２１０６に対する一
対の電極２１１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０４３４】
１２１    トランジスタ
１２２    トランジスタ
１２３    トランジスタ
３００    メモリセル
３０１    配線
３０２    配線
３０３    配線
３０４    配線
３０５    配線
３０６    配線
３１１    トランジスタ
３１２    トランジスタ
３１３    トランジスタ
６００    被素子形成層
６０３    半導体層
６０４ａ    領域
６０４ｂ    領域
６０５ａ    導電層
６０５ｂ    導電層
６０６    絶縁層
６０７    導電層
６０８ａ    領域
６０８ｂ    領域
６０９ａ    絶縁層
６０９ｂ    絶縁層
７５０    半導体層
７５２ａ    領域
７５２ｂ    領域
７５２ｃ    領域
７５４ａ    領域
７５４ｂ    領域
７５４ｃ    領域
７５４ｄ    領域
７５５    絶縁層
７５６ａ    導電層
７５６ｂ    導電層
７５６ｃ    導電層
７５６ｄ    導電層
７５７ａ    絶縁層
７５７ｂ    絶縁層
７５７ｃ    絶縁層
７５７ｄ    絶縁層
７５７ｅ    絶縁層
７５７ｆ    絶縁層
７５７ｇ    絶縁層
７５７ｈ    絶縁層
７５８ａ    絶縁層
７５８ｂ    絶縁層
７５８ｃ    絶縁層
７５８ｄ    絶縁層
７５８ｅ    絶縁層
７５８ｆ    絶縁層
７５８ｇ    絶縁層
７５８ｈ    絶縁層
７５９    絶縁層
７６０    半導体層
７６１ａ    領域
７６１ｂ    領域
７６２ａ    導電層
７６２ｂ    導電層
７６２ｃ    導電層
７６２ｄ    導電層
７６３    絶縁層
７６４    導電層
８１１    メモリセル
８１２    メモリセルアレイ
８１３＿１    第１の駆動回路
８１３＿２    第２の駆動回路
８１３＿３    駆動制御回路
９０１    下地絶縁膜
９０２    埋め込み絶縁物
９０３ａ    半導体領域
９０３ｂ    半導体領域
９０３ｃ    半導体領域
９０４    ゲート絶縁層
９０５    ゲート電極
９０６ａ    側壁絶縁物
９０６ｂ    側壁絶縁物
９０７    絶縁物
９０８ａ    ソース電極
９０８ｂ    ドレイン電極
１００１ａ    筐体
１００１ｂ    筐体
１００１ｃ    筐体
１００１ｄ    筐体
１００２ａ    表示部
１００２ｂ    表示部
１００２ｃ    表示部
１００２ｄ    表示部
１００３ａ    側面
１００３ｂ    側面
１００３ｃ    側面
１００３ｄ    側面
１００４ｂ    筐体
１００５ｂ    表示部
１００６ｂ    軸部
１００７ｂ    側面
１００８ｃ    甲板部
１００１    トランジスタ
１００３    トランジスタ
１００４    トランジスタ
１００５    トランジスタ
１００６    トランジスタ
１００７    Ｘデコーダ
１００８    Ｙデコーダ
１１１１    トランジスタ
１１１２    保持容量
１１１３    Ｘデコーダ
１１１４    Ｙデコーダ
１２０１    ＲＦ回路
１２０２    アナログベースバンド回路
１２０３    デジタルベースバンド回路
１２０４    バッテリー
１２０５    電源回路
１２０６    アプリケーションプロセッサ
１２０７    ＣＰＵ
１２０８    デジタルシグナルプロセッサ
１２０９    インターフェース
１２１０    メモリ
１２１１    ディスプレイコントローラ
１２１２    メモリ
１２１３    ディスプレイ
１２１４    表示部
１２１５    ソースドライバ
１２１６    ゲートドライバ
１２１７    音声回路
１２１８    キーボード
１２１９    タッチセンサ
１３０１    メモリコントローラ
１３０２    記憶装置
１３０３    記憶装置
１３０４    スイッチ
１３０５    スイッチ
１４０１    バッテリー
１４０２    電源回路
１４０３    マイクロプロセッサ
１４０３ａ    ＣＰＵ
１４０３ｂ    ＤＳＰ
１４０３ｃ    ＩＦ
１４０４    メモリ
１４０５    音声回路
１４０６    キーボード
１４０７    メモリ
１４０８    タッチパネル
１４０９    ディスプレイ
１４１０    ディスプレイコントローラ
２０００    基板
２００２    下地絶縁膜
２００４    保護絶縁膜
２００６    酸化物半導体膜
２００６ａ    高抵抗領域
２００６ｂ    低抵抗領域
２００８    ゲート絶縁層
２０１０    ゲート電極
２０１２    側壁絶縁膜
２０１４    電極
２０１６    層間絶縁膜
２０１８    配線
２１００    基板
２１０２    下地絶縁膜
２１０６    酸化物半導体膜
２１０８    ゲート絶縁層
２１１０    ゲート電極
２１１４    電極
２１１６    層間絶縁膜
２１１８    配線
２１２０    保護膜
【図１】
2016105483.tif 000009
【図２】
2016105483.tif 000010
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図１４】
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【図１５】
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