(57)【要約】      （修正有）【課題】モノリシック集積縦型複合デバイスを提供する。【解決手段】複合デバイスは、両面基板の第１面に形成されたIV族半導体ボディに製造された１つ又は複数のIV族半導体デバイスと、両面基板の第１面とは反対の第２面に形成されたIII-V族デバイスに製造された１つ又は複数のIII-V族デバイスを含む。１つ又は複数のIV族デバイスをPN接合ダイオード又はショットキーダイオードとすることができ、或いは、１つ又は複数のIV族デバイスを電界効果トランジスタ（FET）とすることができ、更に、この種の複合デバイスは１つ又は複数のIII-V族デバイスとIV族集積回路（IC）をモノリシック集積している。１つ又は複数のIII-V族デバイス及び１つ又は複数のIV族デバイス及び／又はICを１つ又は複数の基板ビアとウェハ貫通ビアを用い電気的結合可能である。【選択図】図１
2016051886.tif 000002
【特許請求の範囲】
【請求項１】
縦型モノリシック集積複合デバイスにおいて、
両面基板の第１面に形成されたIV族半導体ボディに製造されたIV族ダイオードと、
前記両面基板の、前記第１面とは反対側の第２面に形成されたIII-V族半導体ボディに製造されたIII-V族デバイスと
が設けられており、
前記IV族ダイオードは、前記III-V族デバイスと電気的に結合されている
ことを特徴とする、
縦型モノリシック集積複合デバイス。
【請求項２】
前記IV族ダイオードはＰＮ接合ダイオードを含む、請求項１記載の縦型モノリシック集積複合デバイス。
【請求項３】
前記IV族ダイオードは逆並列クランプを含む、請求項１記載の縦型モノリシック集積複合デバイス。
【請求項４】
前記IV族ダイオードは、ウェハ貫通ビア及び／又は基板ビアによって、前記III-V族デバイスと電気的に結合される、請求項１記載の縦型モノリシック集積複合デバイス。
【請求項５】
前記IV族ダイオードのアノードは、前記III-V族デバイスのソースと電気的に結合されている、請求項１記載の縦型モノリシック集積複合デバイス。
【請求項６】
前記IV族ダイオードのカソードは、前記III-V族デバイスのドレインと電気的に結合されている、請求項１記載の縦型モノリシック集積複合デバイス。
【請求項７】
前記III-V族デバイスはIII族窒化物デバイスを含む、請求項１記載の縦型モノリシック集積複合デバイス。
【請求項８】
前記縦型モノリシック集積複合デバイスは、IV族電界効果トランジスタをさらに含む、請求項１記載の縦型モノリシック集積複合デバイス。
【請求項９】
縦型モノリシック集積複合デバイスにおいて、
両面基板の第１面に形成されたIV族半導体層に製造されたIV族電界効果トランジスタＦＥＴと、
前記両面基板の、前記第１面とは反対側の第２面に形成されたIII-V族半導体ボディに製造されたIII-V族デバイスと
が設けられており、
前記IV族ＦＥＴは、前記III-V族デバイスと電気的に結合されている
ことを特徴とする、
縦型モノリシック集積複合デバイス。
【請求項１０】
前記IV族ＦＥＴは、ウェハ貫通ビア及び／又は基板ビアによって、前記III-V族デバイスと電気的に結合される、請求項９記載の縦型モノリシック集積複合デバイス。
【請求項１１】
前記IV族ＦＥＴはシリコンＦＥＴを含む、請求項９記載の縦型モノリシック集積複合デバイス。
【請求項１２】
前記III-V族デバイスはIII族窒化物デバイスを含む、請求項９記載の縦型モノリシック集積複合デバイス。
【請求項１３】
前記縦型モノリシック集積複合デバイスは、IV族ダイオードをさらに含む、請求項９記載の縦型モノリシック集積複合デバイス。
【請求項１４】
縦型モノリシック集積複合デバイスにおいて、
両面基板の第１面に形成されたIV族層に製造された集積回路ＩＣと、
前記両面基板の、前記第１面とは反対側の第２面に形成されたIII-V族半導体ボディに製造された少なくとも１つのIII-V族デバイスと
が設けられており、
前記ＩＣは、前記少なくとも１つのIII-V族デバイスと電気的に結合されている
ことを特徴とする、
縦型モノリシック集積複合デバイス。
【請求項１５】
前記ＩＣは、前記少なくとも１つのIII-V族デバイスのゲートに供給される電圧の変調により、前記少なくとも１つのIII-V族デバイスの導通状態をコントロールするために用いられる、請求項１４記載の縦型モノリシック集積複合デバイス。
【請求項１６】
前記少なくとも１つのIII-V族デバイスは、少なくとも１つのIII族窒化物デバイスを含む、請求項１４記載の縦型モノリシック集積複合デバイス。
【請求項１７】
前記ＩＣは、前記少なくとも１つのIII-V族デバイスを駆動するためのドライバＩＣを含む、請求項１４記載の縦型モノリシック集積複合デバイス。
【請求項１８】
前記少なくとも１つのIII-V族デバイスは、III-V族高電子移動度トランジスタＨＥＭＴを含んでおり、前記ＩＣは、前記少なくとも１つのIII-V族ＨＥＭＴの導通状態をコントロールするドライバＩＣを含む、請求項１４記載の縦型モノリシック集積複合デバイス。
【請求項１９】
前記ＩＣの出力端は、ウェハ貫通ビアにより前記少なくとも１つのIII-V族デバイスのゲートと電気的に結合されている、請求項１４記載の縦型モノリシック集積複合デバイス。
【請求項２０】
前記少なくとも１つのIII-V族デバイスは、２つ以上のIII-V族高電子移動度トランジスタＨＥＭＴを含んでおり、前記ＩＣは、前記２つ以上のIII-V族ＨＥＭＴの導通状態をコントロールする１つ又は複数のドライバＩＣを有する、請求項１４記載の縦型モノリシック集積複合デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連発明
本出願は、２０１３年１０月９日出願の原出願：発明の名称"Monolithic Integrated Group III-V and Group IV Device"（モノリシック集積III-V族及びIV族デバイス）、出願番号第14/049,564号、の一部継続出願であり、該原出願の利益及び優先権を主張するものである。該原出願は、２０１１年２月１５日出願の特許出願：発明の名称"Method for Fabricating a Monolithic Integrated Composite Group III-V and Group IV Semiconductor Device"（モノリシック集積III-V族及びIV族複合半導体デバイスの製造方法）、出願番号第13/028,143号、特許番号第8,557,644号として特許付与、の優先権を主張するものである。さらに該特許出願自体は、２００９年５月２８日出願の特許出願：発明の名称"Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating Same"（縦型モノリシック集積III-V族及びIV族半導体デバイス及び該半導体デバイスの製造方法）、出願番号第12/455,117号、特許番号第7,915,645号として特許付与、の優先権を主張するものである。ここで上記出願並びに特許を参照したことにより、それらの開示内容全体が本出願にすべて組み込まれたものとする。
【背景技術】
【０００２】
Ｉ．定義
本発明において、「III−V族半導体」とは、少なくとも１つのIII族元素と少なくとも１つのV族元素とを含む化合物半導体のことであり、以下に限定されるものではないが、例えば窒化ガリウム（ＧａＮ）、砒化ガリウム（ＧａＡｓ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）などを含む化合物半導体のことである。同様に、「III族窒化物半導体」とは、窒素と少なくとも１つのIII族元素とを含む化合物半導体とのことであり、以下に限定されるものではないが、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮなどを含む化合物半導体のことである。
【０００３】
また、ここで用いられる「IV族」という表現は、少なくとも１つのIV族元素を含む半導体のことであり、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）などを含む半導体のことであり、さらに例えばシリコンゲルマニウム（ＳｉＧｅ）及びシリコンカーバイド（ＳｉＣ）などの化合物半導体も含めることができる。同様にIV族とは、IV族元素から成る２つ以上の層又は、歪みIV族材料を生成するIV族元素のドーピングを含む半導体材料のことであり、さらにIV族をベースとする複合基板も含むことができ、例えばシリコン・オン・インシュレータ（ＳＯＩ）、酸素移植分離（ＳＩＭＯＸ）プロセス基板、及びシリコン・オン・サファイアなどである。
【０００４】
ＩＩ．背景技術
半導体デバイス製造に用いられる材料の種類の多様性が広がるにつれて、慣用のシリコンデバイスにいっそう新しい世代の非シリコンデバイスを集積する試みがなされてきた。例えば、III族窒化物トランジスタをコントロールするためには、シリコン又は他の慣用のIV族半導体デバイス又はＩＣ（集積回路）を用いるのが非常に望ましいかもしれないが、そのようにするには一般に２つの異なるタイプのデバイスが必要とされ、それらのデバイスは単一のダイを共有するのではなく、各々異なるダイの上で製造され、いっしょにパッケージングされる。
【０００５】
しかしながら、別個のダイで別々に製造されたデバイスをいっしょにパッケーシングするには、いっそう多くのスペースが必要となり、デバイスを単一のダイ上に集積した場合よりも高価になってしまう。しかもパッケージングにおいて、別個のダイを典型的にはダイ相互のワイヤボンディングによって電気的に結合しなければならないことから、ボンディングの物理的耐久性並びにワイヤ自体により生じる寄生インダクタンスに起因して、信頼性及び性能に関して制約が加わる可能性がある。さらに、別個のダイ上で別々に製造されたデバイスは、理想的に整合された状態とはいえず、その結果、この種のデバイスの組み合わせによって形成された複合デバイスの性能は、最適なものとはならない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】US Serial Number 14/049,564
【特許文献２】US Serial Number 13/028,143
【特許文献３】US Serial Number 12/455,117
【０００７】
発明の概要
本発明は、モノリシック集積III-V族及びIV族複合半導体デバイス及び集積回路（ＩＣ）に関する。これらは基本的には、少なくとも１つの図面に示されており、及び／又は少なくとも１つの図面を参照しながら説明されており、特許請求の範囲にいっそう完全なかたちで記載されている。
【図面の簡単な説明】
【０００８】
【図１】縦型モノリシック集積III-V族及びIV族複合半導体デバイスの１つの実施形態を示す図
【図２】縦型モノリシック集積III-V族及びIV族複合半導体デバイス及び／又は集積回路（ＩＣ）を製造するための方法を例示したフローチャート
【図３】図１に例示した縦型モノリシック集積III-V族及びIV族複合半導体デバイスの動作に対応する回路を示す図
【図４】縦型モノリシック集積III-V族及びIV族複合半導体デバイスの別の実施形態を示す図
【図５】図４に例示した縦型モノリシック集積III-V族及びIV族複合半導体デバイスの動作に対応する回路を示す図
【図６】縦型モノリシック集積III-V族及びIV族複合ＩＣの１つの実施形態を示す図
【図７】図６に例示した縦型モノリシック集積III-V族複合デバイス及びＩＣの動作に対応する回路を示す図
【図８】縦型モノリシック集積III-V族及びIV族複合半導体デバイス及び／又は集積回路（ＩＣ）を製造するための別の方法を例示したフローチャート
【０００９】
発明の詳細な説明
以下の説明には、本発明の実施形態に関する固有の情報が含まれている。本出願の図面及び図面に付随する説明は、例示的な実施形態を示したにすぎない。また、特に言及しないかぎり、図中の同じ要素又は対応する要素には、同じ参照符号又は対応する参照符号が付されている。さらに本出願の図面並びに図解は、概してスケール通りではなく、実際の相対的な寸法との一致を意図したものではない。
【００１０】
図１は、１つの実施形態による縦型モノリシック集積III-V族及びIV族複合半導体デバイスを示す図である。複合構造体１００は、第１面１１１ａ及び第２面１１１ｂを備えた両面シリコン基板１１０を有している。複合構造体１００はさらにエピタキシャルシリコン層１２０を有しており、これはシリコンベースで組み合わせられた電界効果トランジスタ（ＦＥＴ）１４０とショットキーダイオード１５０を含むものとして描かれている（本出願では、ＦＥＴ１４０とショットキーダイオード１５０の組み合わせをＦＥＴＫＹ１６０と称する）。図１に示されているようにＦＥＴＫＹ１６０は、シリコン基板１１０の第１面１１１ａ側に形成されている。これらに加え複合構造体１００は、シリコン基板１１０の第２面１１１ｂ側に、III族窒化物半導体ボディ１３０を有しており、特定の例を挙げておくと、III族窒化物高電子移動度トランジスタ（ＨＥＭＴ）１７０を有している。
【００１１】
複合構造体１００に含まれている（図１には示されていない）１つ又は複数の金属化層が、基板ビア１１２及びウェハ貫通ビア１１４とともに、III族窒化物ＨＥＭＴ１７０とシリコンＦＥＴＫＹ１６０とを電気的に結合している。より一般的にいえば、複合構造体１００は、１つ又は複数の縦型モノリシック集積III-V族複合半導体デバイス例えばIII族窒化物ＨＥＭＴ１７０と、１つ又は複数のIV族半導体デバイス例えばシリコンＦＥＴＫＹ１６０とが電気的に結合されたものに該当し、さらにこれら双方のタイプのデバイスが、シリコン基板１１０をいっしょに共有している、とみなすことができる。
【００１２】
次に、図２のフローチャート２００を参照しながら、例示した複合構造体１００についてさらに説明する。図２のフローチャート２００には、縦型モノリシック集積III-V族及びIV族複合半導体デバイス及び／又は集積回路（ＩＣ）を製造するための方法が例示されている。図２に概略を示した方法に関して述べておくと、本出願に開示された本発明の特徴の考察が不明確にならないようにする目的で、フローチャート２００からはいくつかの詳細な点や特徴が省かれている。さらに付言しておくと、複合デバイスの一部の製造に使用されるIII-V族半導体材料例えばＧａＮ及びＡｌＧａＮの変質を避ける目的で、ここに例示した方法により概略的に表される処理は、約９５０℃よりも低い温度で行うものとする。
【００１３】
フローチャート２００は、第１面１１１ａ及び第１面１１１ａとは反対側の第２面１１１ｂを備えた両面シリコン基板１１０を準備するステップから始まる（２１０）。１つの実施形態によれば、両面シリコン基板１１０を仕上げ処理又は研磨処理されたシリコン基板とすることができ、このケースでは第１面１１１ａも第２面１１１ｂも、双方ともに仕上げ処理又は研磨処理された面である。図１に示されているように、第１面１１１ａと第２面１１１ｂ双方での処理に適した両面シリコン基板を使用することによって、個々の面各々に半導体デバイスを垂直方向に即ち縦型にモノリシック集積して形成できるようになる。図１の実施形態では、シリコン基板１１０は単一のシリコン基板であるが、別の実施形態によればシリコン基板１１０を、複合シリコン基板例えば両面シリコン・オン・インシュレータ（ＳＯＩ）基板とすることができ、これは例えば絶縁層を介して互いにボンディングされた２つのシリコン基板層を含んでいる。
【００１４】
次にフローチャート２００は、シリコン基板１１０の第１面１１１ａ側に、１つ又は複数のエピタキシャルシリコン層を形成するステップに進む（２２０）。図１に示した実施形態によれば、シリコン基板１１０の第１面１１１ａに、単一のエピタキシャルシリコン層１２０が形成される。エピタキシャルシリコン層１２０を、この技術分野で周知のどのような適切な手法を用いて形成してもよく、例えば化学気相成長（ＣＶＤ）或いは分子線エピタキシー（ＭＢＥ）などを用いて形成することができる。図１に描かれているように、エピタキシャルシリコン層１２０はＮ−導電型として示されており、Ｎ＋導電型のシリコン基板１１０の第１面１１１ａ側に形成されることになる。ただし、図１に描かれている特有の実施形態は例示にすぎない。
【００１５】
より一般的にいえば、１つ又は複数のエピタキシャルシリコン層を形成するステップ（２２０）は、何らかの適切なIV族半導体ボディを第１面１１１ａに形成することに該当する。したがって別の実施形態として、層１２０を２つ以上の層とすることができ、及び／又は必ずしもシリコンから形成しなくてもよい。例えば１つの実施形態によれば、層１２０を歪みゲルマニウム層又は歪み無しゲルマニウム層として、シリコン基板１１０の第１面１１１ａ上に形成することができる。さらに層１２０の導電型を、半導体基板１１０の導電型並びに層１２０に製造される固有の半導体デバイスの導電型に従い、適切に整合させることができる。
【００１６】
次にフローチャート２００は、シリコン基板１１０の第２面１１１ｂ側に、III族窒化物半導体ボディ１３０を形成するステップに進む（２３０）。図１に示されているように、III族窒化物半導体ボディ１３０は複数のIII族窒化物層を含み、この層には例えば、遷移層１３２と、窒化ガリウム（ＧａＮ）層１３４と、窒化アルミニウムガリウム（ＡｌＧａＮ）層１３６とを含めることができる。遷移層１３２自体をさらに２つ又はそれよりも多くのそれぞれ別々の層に対応させることができ、それらの層はシリコン基板１１０からＧａＮ層１３４への格子遷移を媒介する。例えば遷移層１３２には、シリコン基板１１０上に形成された窒化アルミニウム（ＡｌＮ）層と、一連のＡｌＧａＮ層とを含めることができ、それらの層には、ＧａＮ層１３４の適切な遷移が達成されるまで、漸次減少するアルミニウムと漸次増大するガリウムとを含めることができる。
【００１７】
III族窒化物半導体ボディ１３０の活性領域は、図１ではＧａＮ層１３４とＡｌＧａＮ層１３６とによって表されており、これらの層は一般にドーピングされておらず、二次元電子ガス（２ＤＥＧ）１７８を発生させるヘテロ接合界面を生成するのに適している。ＧａＮ層１３４及びＡｌＧａＮ層１３６は、多数の慣用の手法のいずれかを用いることによって形成できる。例えばＧａＮ層１３４及びＡｌＧａＮ層１３６を、いくつかの適切な例を挙げるとすれば、ＭＢＥ、有機金属化学気相成長（ＭＯＣＶＤ）、或いは水素化物気相エピタキシー（ＨＶＰＥ）などによって形成することができる。既述の通り、図１はスケール通りに描かれたものではない。例えばＧａＮ層１３４とＡｌＧａＮ層１３６は一般に、明確に異なる厚さをそれぞれ有しており、例えばＧａＮ層１３４は約２０００Åの厚さであり、ＡｌＧａＮ層は約２００Åの厚さであって、図１ではこれらの層は、同等の厚さで描かれている。
【００１８】
図１の実施形態並びにフローチャート２００では、III族窒化物ボディ１３０を挙げているが、もっと一般的にいえば半導体ボディ１３０を、上述の「定義」のところで述べたような、どのような適切なIII-V族半導体材料によって形成してもよい。典型的には、半導体ボディ１３０の組成に科される主たる制約は、層１３６を形成するIII-V族半導体材料が、層１３４を形成するIII-V族半導体材料よりも広いバンドギャップを有すること、双方のIII-V族半導体をそれらが二次元電子ガス（２ＤＥＧ）１７８を生成するように選定すること、並びに遷移層１３２がIII-V族半導体層１３４の成長に適した下地を提供すること、である。
【００１９】
いくつかの実施形態によれば、III-V族半導体ボディ例えばIII族窒化物半導体ボディ１３０を、シリコン基板１１０の第２面１１１ｂに形成するステップ（２３０）は、III族窒化物半導体ボディ１３０を（図１には示されていない）キャップ層で覆ってから終了する。キャップ層として使用するのに適した材料を、例えば窒化シリコン又はＧａＮとすることができ、これは後続のIV族例えばシリコンの加工処理中、ＡｌＧａＮ層１３６を封止して保護するために設けられる。
【００２０】
ここで再び図２を参照すると、次にフローチャート２００は、１つ又は複数のエピタキシャルシリコン層を加工処理するステップに進み（ステップ２４０）、シリコンＦＥＴＫＹ１６０及び／又はＩＣ例えば図６のＩＣ６９０などのような半導体ディバイスを製造する。図１の実施形態によれば、この種の加工処理は、ＦＥＴ１４０及びショットキーダイオード１５０の形成に該当する。これらはトレンチタイプのデバイスとして示されており、これらのデバイスが組み合わせられて、エピタキシャルシリコン層１２０にＦＥＴＫＹ１６０が形成される。ただし、図６を参照しながらあとでもっと詳しく説明するように、１つの実施形態によれば、ＩＣを製造するためにエピタキシャル層１２０を加工処理することができる。
【００２１】
図１のＦＥＴ１４０のようなトレンチＦＥＴの製造は、この技術分野において周知のものである。ここで詳細には立ち入らないが、ＦＥＴ１４０の製造において行われる可能性のあることを挙げておくと、エピタキシャルシリコン層１２０におけるＰウェル１２２の形成、ゲートトレンチ１４４ａ，１４４ｂの形成、適切な材料を用いたゲートトレンチ１４４ａ，１４４ｂのライニング、例えばポリシリコンなどによるゲートトレンチ１４４ａ，１４４ｂの充填、ポリシリコン充填物のドーピング、並びにソース領域１４２ａ，１４２ｂ，１４２ｃ，１４２ｄの注入、である。この技術分野では周知であり、図１に示されているように、シリコン基板１１０において第２面１１１ｂに隣接する部分は、ＦＥＴ１４０のドレイン領域１１６として用いられる。
【００２２】
トレンチショットキーダイオード１５０を形成するための製造技術も、この技術分野では知られている。この種の技術は例えば、Andoh等によるアメリカ合衆国特許出願第6,855,593号、Chiolaによるアメリカ合衆国特許出願第6,977,208号で述べられており、これら両方の文献は最近、本出願の譲渡人に譲渡されており、ここでこれらの文献を参照することによって、その開示内が本出願にすべて組み込まれたものとする。詳しくは立ち入らないが、ショットキーダイオード１５０の製造において行われる可能性のあることをここでも挙げておくと、エピタキシャルシリコン層１２０におけるダイオードトレンチ１５４ａ，１５４ｂの形成、例えば酸化物ライナなど適切な材料を用いたダイオードトレンチ１５４ａ，１５４ｂのライニング、例えばポリシリコンなどによるダイオードトレンチ１５４ａ，１５４ｂの充填、ポリシリコン充填物のドーピング、並びに例えばチタン又はチタンタングステンなどを用いたショットキーアノードバリア１５６の形成、である。図１に示したように、シリコン基板１１０において第２面１１１ｂに隣接する部分は、ＦＥＴ１４０のドレイン領域１１６として用いられるが、これと同じ部分がショットキーダイオード１５０のカソード領域１１６としても用いられる。
【００２３】
いくつかの実施形態によれば、１つ又は複数のシリコン半導体デバイス又は他のIV族半導体デバイス及び／又はＩＣ例えば図６に示したＩＣ６９０の製造は、IV族半導体の活性層例えばエピタキシャルシリコン層１２０を、（図１には示されていない）キャップ層で覆ってから終了する。キャップ層として使用するのに適した材料を、例えば酸化物とすることができ、これはIII-V族半導体ボディ例えばIII族窒化物半導体ボディ１３０の後続の加工処理中、エピタキシャルシリコン層１２０を封止して保護するために設けられる。なお、IV族半導体活性層１２０と、ＡｌＧａＮ層１３６として表されたIII-V族半導体層それぞれを保護するために使用されるキャップ材料を、互いに異ならせて選択するのが有利となる可能性がある。例えば、それぞれ異なるキャップ材料を使用することによって、キャップ層の一方によってなされる保護について妥協することなく、他方のキャップ層を除去することができる。
【００２４】
次にフローチャート２００は、III族窒化物半導体ボディ１３０を加工処理するステップに進み（２５０）、例えばIII族窒化物ＨＥＭＴ１７０が製造される。III族窒化物ＨＥＭＴ１７０の製造において最初に、ＡｌＧａＮ層１３６の上に形成された窒化物保護キャップ層を剥離することができ、或いは別の手法で変形することができる。いくつかの実施形態によれば保護層は、仕上げ処理されたデバイスの一部分となるフィールド誘電体（例えば窒化シリコン）と、保護機能完了後に除去されることになる犠牲膜（例えば酸化シリコン）の組み合わせから成る。この場合、III族窒化物ＨＥＭＴ１７０の製造を、フィールド絶縁層又はパッシベーション層の形成、デバイスアイソレーションプロセスの実施、III族窒化物ＨＥＭＴ１７０の活性領域及びコンタクト領域の開口、ゲート誘電体及び電極の形成、オーミックコンタクトの形成というように、当該技術分野で周知のようにして進めることができる。
【００２５】
IV族及びIII-V族のデバイスの製造に続いて、複合構造体１００の電気的な相互接続が形成される。つまりフローチャート２００は次に、シリコンＦＥＴＫＹ１６０及びIII族窒化物ＨＥＭＴ１７０を電気的に結合するステップに進む。図１に示されている実施例によれば、IV族及びIII-V族のデバイスを電気的に結合するステップにおいて、基板ビア１１２及びウェハ貫通ビア１１４が形成され、さらにＨＥＭＴソース１７２、ＨＥＭＴゲート１７４、ＨＥＭＴドレイン１７６、ＦＥＴソース１４２及びショットキーアノード１５８の相互接続が形成される。
【００２６】
なお、この実施形態では、ＨＥＭＴソース１７２とＨＥＭＴドレイン１７６とＦＥＴソース１４２は、オーミックコンタクトを有するものとして示されている一方、ショットキーアノード１５８は、ショットキーダイオード１５０とのショットキー接合を生じさせる。さらに図１に示されているように、ＨＥＭＴゲート１７４は、絶縁体上に設けられたゲート金属を含むことができ、或いはIII族窒化物半導体ボディ１３０とショットキー接合を形成することができる。また、図１に明示されているように、ＦＥＴソース領域１４２ｂと１４２ｃとを電気的に接触させることに加え、図１には示されていないけれども、ＦＥＴソース１４２又は図示されていない付加的なＦＥＴソースによって、ＦＥＴソース領域１４２ａと１４２ｄを電気的に接触させることができる。
【００２７】
上述のように、図１に示されていない金属化層と、複合構造体１００内に形成されたビアとによって、複合構造体１００において電気的な相互接続を行うことができる。これらのビアには、基板ビア１１２とウェハ貫通ビア１１４とが含まれており、適切なドーピングによって、或いは基板ビア１１２内及びウェハ貫通ビア１１４内に誘電体側壁層を形成することによって、それらをIII-V族及びIV族の層から絶縁することができる（図１にはビアの絶縁は示されていない）。図１には、基板ビア１１２とウェハ貫通ビア１１４とが各々１つずつしか示されていないけれども、自明の通り複合構造体１００は、基板ビア１１２及びウェハ貫通ビア１１４の一方又は両方を複数存在させることができ、例えばこれによって付加的な接続ポイント及び接続オプションが提供されるとともに、電流搬送能力が向上し、かつそれらのビアに付随して生じるインダクタンス及び抵抗が低減されるようになる。さらに別の実施形態によれば、１つ又は複数のIV族のデバイス又はＩＣと、１つ又は複数のIII族窒化物デバイスとの接続を、外部の手段によって行うことができ、例えばクリップ、リボン、ワイヤボンド又はリードフレームといった手法を用いて、パッケージ内などで行うことができる。
【００２８】
ＦＥＴＫＹ１６０は、ＦＥＴ１４０とショットキーダイオード１５０のパラレルな配置によって形成される。図１には明示されていない電気的な相互接続によって、ＦＥＴソース１４２とショットキーアノード１５８との電気的な結合が形成される。さらに付言しておくと、基板ビア１１２は、ＦＥＴ１４０のドレイン領域とショットキーダイオード１５０のカソード領域の両方の役割を果たす領域１１６において終端する。また、ここで例示した複合構造体１００の場合、概念的接続ライン１１３によって表されているように、ＨＥＭＴソース１７２は、ＦＥＴＫＹ１６０のＦＥＴドレイン及びショットキーカソード領域１１６と、基板ビア１１２を介して電気的に接続される。これに加え、ＨＥＭＴゲート１７４は、概念的接続ライン１１５によって表されているように、ＦＥＴソース１４２及びショットキーアノード１５８と、ウェハ貫通ビア１１４を介して電気的に結合される。これにより、縦型モノリシック集積複合構造体１００の製造が完了する。
【００２９】
さらに述べておくと、１つの実施形態によれば、複合構造体１００は、ＦＥＴ１４０又はショットキーダイオード１５０の一方を省くことができる。つまり複合構造体１００の１つの択一的な実施形態によれば、III族窒化物ＨＥＭＴ１７０のようなIII-V族デバイスを、シリコンショットキーダイオード１５０のようなIV族ショットキーダイオードとともに、垂直方向に即ち縦型にモノリシック集積させることができる。この実施形態の場合、アノード１５８を、ウェハ貫通ビア１１４を介してＨＥＭＴゲート１７４と電気的に結合することができる一方、ショットキーカソード領域１１６を、基板ビア１１２を介してＨＥＭＴソース１７２と電気的に接続することができる。さらに別の実施形態によれば、複合構造体１００によって、III族窒化物ＨＥＭＴ１７０を、シリコンＦＥＴ１４０とともに垂直方向に即ち縦型にモノリシック集積させることができる。後者の実施形態の場合、ＦＥＴソース１４２を、ウェハ貫通ビア１１４を介してＨＥＭＴゲート１７４と電気的に結合することができる一方、ＦＥＴドレイン領域１１６を、基板ビア１１２を介してＨＥＭＴソース１７２と電気的に接続することができる。図１を参照しながら説明したように、さらに別の実施形態において、１つ又は複数のIV族デバイスとIII族窒化物デバイスとの接続を、外部の手段によって行うことができ、例えばクリップ、リボン、ワイヤボンド又はリードフレームといった手法を用いて、パッケージ内などで行うことができる。さらに述べておくと、１つ又は複数のIII族窒化物ＨＥＭＴを１つ又は複数のIV族デバイスと接続することもできる。
【００３０】
対応する回路図を示した図３を参照することで、縦型モノリシック集積複合構造体１００の動作上の利点を、いっそう明瞭に理解することができる。図３の回路３００には、III族窒化物ＨＥＭＴ３７０と結合されたＦＥＴＫＹ３６０が示されている。図３に示されているように、ＦＥＴＫＹ３６０は、ソース３４２とゲート３４４を含むＦＥＴ３４０と、ショットキーアノード３５８を含むショットキーダイオード３５０を有しており、これらはそれぞれ、図１に示したＦＥＴソース領域１４２ａ，１４２ｂ，１４２ｃ，１４２ｄ及びゲートトレンチ１４４ａ，１４４ｂを備えたＦＥＴ１４０と、ショットキーアノード１５８を備えたショットキーダイオード１５０とを有するＦＥＴＫＹ１６０に対応する。さらに図３には、ＦＥＴ３４０のドレインと、ショットキーダイオード３５０のカソードが、アノード３１６のところで結合されていることも示されており、これは図１に示したＦＥＴドレイン及びショットキーカソードの共有領域１１６に対応する。
【００３１】
さらに図３に示されているIII族窒化物ＨＥＭＴ３７０は、ＨＥＭＴソース３７２、ＨＥＭＴゲート３７４及びＨＥＭＴドレイン３７６を含んでおり、これらはそれぞれ、図１に示したＨＥＭＴソース１７２、ＨＥＭＴゲート１７４及びＨＥＭＴドレイン１７６に対応する。図３に示されている回路３００はさらに、電気接続ライン３１２／３１３及び３１４／３１５を有しており、これらによってＦＥＴＫＹ３６０とIII族窒化物ＨＥＭＴ３７０との電気的な結合が形成される。電気接続ライン３１２／３１３及び３１４／３１５は、図１においてシリコンＦＥＴＫＹ１６０とIII族窒化物ＨＥＭＴ１７０とを電気的に結合する基板ビア１１２／概念的接続ライン１１３、及びウェハ貫通ビア１１４／概念的接続ライン１１５に、それぞれ対応する。図１に示した基板ビア１１２及びウェハ貫通ビア１１４によりそれぞれ形成される相互接続に関する既述の説明と同様、回路３００には、電気接続ライン３１２／３１３を介してＦＥＴドレインとショットキーカソードのノード３１６と結合されたＨＥＭＴソース３７２と、電気接続ライン３１４／３１５を介してＦＥＴソース３４２及びショットキーアノード３５８と結合されたＨＥＭＴゲート３７４が示されている。
【００３２】
図１に示されているように、２次元電子ガス１７８をＨＥＭＴゲートコンタクト１７４の下で連続的に生じさせることができ、このことは、III族窒化物ＨＥＭＴ３７０に対応するIII族窒化物ＨＥＭＴ１７０が、「ノーマリオン状態」を有するデプレッション型デバイスであることを表している。図１に示した複合構造体１００と、図３に示した回路３００を同時に参照することで、以下のことが明らかになる。即ち、カスコード接続されたシリコンＦＥＴ３４０と、逆並列ショットキーダイオードクランプ３５０（略して「逆並列クランプ」とも称する）と、デプレッション型III族窒化物ＨＥＭＴ３７０とを、これら３つのデバイスの組み合わせ（即ちＦＥＴＫＹ３６０とデプレッション型III族窒化物ＨＥＭＴ３７０の組み合わせ）がエンハンスメント型（即ち「ノーマリオフ」）スイッチとして振る舞うように、用いることができる。換言すれば、ゲート３４４、ソース３４２、ＨＥＭＴドレイン３７６はそれぞれ、結果として得られる複合エンハンスメント型スイッチのゲート、ソース、ドレインとして振る舞う。このように構成することの１つの利点は、低電圧ＦＥＴ３４０と逆並列ダイオードクランプ３５０とから成る低電圧シリコンＦＥＴＫＹデバイスを、パワーＨＥＭＴデバイスとともに高電圧の用途において使用できる一方、低電圧シリコンＦＥＴ及び逆並列ショットキーダイオードクランプの望ましい特性が、そのまま維持され、例えば低い電荷蓄積及びクランプ並びに良好な逆方向回復の特性がそのまま維持されることである。
【００３３】
ここで述べておくと、図１及び図３は実施形態の例示であり、図１にはゲート１７４の下に連続的な二次元電子ガス１７８が示されていて、デプレッション型ＨＥＭＴとして表されているけれども、エンハンスメント型ＨＥＭＴを用いることもでき、つまり二次元電子ガス１７８を、ゲート１７４の下で中断させたり、或いは非連続にしたりしてもよく、「ノーマリオフ」特性をもたせるようにしてもよい。
【００３４】
次に図４を参照すると、この図には、別の実施形態による縦型モノリシック集積III-V族及びIV族複合半導体デバイスが例示されている。複合構造体４００は、第１面４１１ａ及び第２面４１１ｂを備えた両面シリコン基板４１０を有している。複合構造体４００はさらに、ＰＮ接合ダイオード４５０が内部に形成されたシリコンボディ４２０を含んでいる。ＰＮ接合ダイオード４５０は、Ｐ型エピタキシャルシリコンアノード層４５２と、Ｎ型エピタキシャルシリコンカソード層４５４とを有している。図４に示されているように、ＰＮ接合ダイオード４５０は、シリコン基板４１０の第１面４１１ａ側に形成されている。さらに複合構造体４００は、III族窒化物半導体ボディ４３０も有しており、これには遷移層４３２、ＧａＮ層４３４、ＡｌＧａＮ層４３６が含まれていて、二次元電子ガス４７８を含むIII族窒化物ＨＥＭＴ４７０が形成される。シリコン基板４１０の第２面４１１ｂ側に、III族窒化物半導体ボディ４３０が形成されている。さらに図４には、ダイオードカソード領域４１６、基板ビア４１２、ウェハ貫通ビア４１４、概念的接続ライン４１３及び４１５、ＨＥＭＴソース４７２、ＨＥＭＴゲート４７４、並びにＨＥＭＴドレイン４７６も示されている。
【００３５】
複合構造体４００は、おおよそ図１の複合構造体１００に対応している。両面シリコン基板４１０及び、遷移層４３２とＧａＮ層４３４とＡｌＧａＮ層４３６とを含むIII族窒化物ボディ４３０は、図１の両面シリコン基板１１０及び、遷移層１３２とＧａＮ層１３４とＡｌＧａＮ層１３６とを含むIII族窒化物ボディ１３０に、それぞれ対応している。これらに加え、図４の基板ビア４１２、概念的接続ライン４１３及び４１５、並びにＨＥＭＴソース４７２とＨＥＭＴゲート４７４とＨＥＭＴドレイン４７６とを含むIII族窒化物ＨＥＭＴ４７０、並びに二次元電子ガス４７８は、図１の基板ビア１１２、概念的接続ライン１１３及び１１５、並びにＨＥＭＴソース１７２とＨＥＭＴゲート１７４とＨＥＭＴドレイン１７６とを含むIII族窒化物ＨＥＭＴ１７０、並びに二次元電子ガス１７８に、それぞれ対応する。さらに図４のウェハ貫通ビア４１４と、ダイオードカソード領域４１６と、シリコンボディ４２０とは、図１のウェハ貫通ビア１１４と、ＦＥＴドレイン及びショットキーカソード領域１１６と、エピタキシャルシリコン層１２０とに類似したものである。ただし、図１の実施形態とは異なり、この実施形態ではウェハ貫通ビア４１４は、ＰＮ接合ダイオード４５０のアノード層４５２において終端している。当業者に自明の通り、図２のフローチャート２００で例示した方法を、図４の複合構造体４００の製造に合わせて容易に適合することができる。
【００３６】
ＰＮ接合ダイオード４５０には、アノード層４５２とカソード層４５４とが含まれている。図４に示した実施例によれば、アノード層４５２はＰ型エピタキシャルシリコン層であるのに対し、カソード層４５４はＮ型エピタキシャル層である。ただし、もっと一般的に述べておくと、ＰＮ接合ダイオード４５０は、エピタキシャル成長が可能であっても不可能であってもよいIV族の層を、アノード層４５２及びカソード層４５４として適切に組み合わせたものを利用して、実現することができる。さらに図４に示されているように、この実施形態によればアノード層４５２を、概念的接続ライン４１５によって示されているようにして、ウェハ貫通ビア４１４を介して、ＨＥＭＴゲートコンタクト４７４と電気的に結合することができる。このことに加えカソード層４５４を、Ｎ+シリコン基板１１０により形成されたドリフト領域を介して、ダイオードカソード領域４１６と電気的に接続できる一方、ダイオードカソード領域を、概念的接続ライン４１３によって示されているように、基板ビア４１２を介して、ＨＥＭＴソース４７２と電気的に接続することができる。別の選択肢として１つの実施形態によれば、カソード層４５４とＨＥＭＴソース４７２とが電気的に結合されるように、基板ビア４１２をカソード４５４で終端するウェハ貫通ビアとして実装することができる。
【００３７】
既に述べたとおり、図４ではIII族窒化物デバイスとIV族のデバイスとを電気的に接続するために、基板ビアとウェハ貫通ビアを使用することが示されているけれども、別の実施形態によれば、１つ又は複数のIV族デバイスとIII族窒化物デバイスとの接続を、外部の手段によって行うことができ、例えばクリップ、リボン、ワイヤボンド又はリードフレームといった手法を用いて、パッケージ内などで行うことができる。さらに付言しておくと、１つ又は複数のIII族窒化物ＨＥＭＴを１つ又は複数のIV族デバイスと接続することもできる。
【００３８】
図５は、図４に例示した縦型モノリシック集積III-V族及びIV族複合半導体デバイスの動作に対応する回路を示す図である。図５の回路５００には、III族窒化物ＨＥＭＴ５７０と結合されたＰＮ接合ダイオード５５０が示されている。図５に示されているようにＰＮ接合ダイオード５５０には、アノード５５２とカソード５５４とが含まれており、これは図４に示したアノード層４５２とカソード層４５４とを含むＰＮ接合ダイオード４５０にそれぞれ対応する。
【００３９】
図５に示されているIII族窒化物ＨＥＭＴ５７０は、ＨＥＭＴソース５７２、ＨＥＭＴゲート５７４及びＨＥＭＴドレイン５７６を含んでおり、これらはそれぞれ、図４に示したIII族窒化物ＨＥＭＴ４７０のＨＥＭＴソース４７２、ＨＥＭＴゲート４７４及びＨＥＭＴドレイン４７６に対応する。図５に示されている回路５００はさらに、電気接続ライン５１２／５１３及び５１４／５１５を有しており、これらによってＰＮ接合ダイオード５５０とIII族窒化物ＨＥＭＴ５７０との電気的な結合が形成される。電気接続ライン５１２／５１３及び５１４／５１５は、図４においてＰＮ接合ダイオード４５０とIII族窒化物ＨＥＭＴ４７０とを電気的に結合する基板ビア４１２／概念的接続ライン４１３、及びウェハ貫通ビア４１４／概念的接続ライン４１５に、それぞれ対応する。図４に示したウェハ貫通ビア４１４及び基板ビア４１２によりそれぞれ形成される相互接続に関する既述の説明と同様、回路５００には、電気接続ライン５１４／５１５を介してＨＥＭＴゲート５７４と結合されたＰＮ接合ダイオード５５０のアノード５５２と、電気接続ライン５１２／５１３を介してＨＥＭＴソース５７２と結合されたＰＮ接合ダイオード５５０のカソード５５４が示されている。
【００４０】
縦型モノリシック集積III-V族及びIV族複合半導体デバイスのさらに別の実施形態によれば、III-V族トランジスタと逆並列のIV族ＰＮ接合ダイオードとが含まれており、この場合、IV族ＰＮ接合ダイオード４５０を、択一的にIII族窒化物ＨＥＭＴ４７０を介して結合することができる（図示せず）。つまりＰＮ接合ダイオード５５０のアノード５５２を、III族窒化物ＨＥＭＴ５７０のソースコンタクト５７２と結合することができ、ＰＮ接合ダイオード５５０のカソード５５４を、III族窒化物ＨＥＭＴ５７０のドレインコンタクト５７６と結合することができる。III-V族とIV族のデバイスの電気的な接続に関して、ＰＮ接合ダイオードをIII族窒化物ＨＥＭＴのクランプとして用いようとする場合には、図１、図３、図４、図５に示したようにカスコード接続で２つのデバイスを構成するよりも、この実施形態を有利な構成とすることができる。
【００４１】
次に図６を参照すると、この図には、縦型モノリシック集積III-V族複合デバイス及びIV族ＩＣの１つの実施形態が示されている。複合構造体６００は、第１面６１１ａ及び第２面６１１ｂを備えた両面シリコン基板６１０を有している。複合構造体６００はさらに、ＩＣ６９０が内部に形成されたエピタキシャルシリコン層６２０を含んでいる。図６に示されているように、ＩＣ６９０を含むエピタキシャルシリコン層６２０は、シリコン基板６１０の第１面６１１ａ側に形成されている。
【００４２】
さらに複合構造体６００は、III族窒化物半導体ボディ６３０も有しており、これには遷移層６３２、ＧａＮ層６３４、ＡｌＧａＮ層６３６が含まれていて、二次元電子ガス６７８を含むIII族窒化物ＨＥＭＴ６７０が形成される。シリコン基板６１０の第２面６１１ｂ側には、III族窒化物半導体ボディ６３０が形成されている。さらに図６には、ウェハ貫通ビア６１４、概念的接続ライン６１５、ＨＥＭＴソース６７２、ＨＥＭＴゲート６７４、並びにＨＥＭＴドレイン６７６も示されている。
【００４３】
複合構造体６００は、おおよそ図１の複合構造体１００に対応している。両面シリコン基板６１０及び、遷移層６３２とＧａＮ層６３４とＡｌＧａＮ層６３６とを含むIII族窒化物ボディ６３０は、図１の両面シリコン基板１１０及び、遷移層１３２とＧａＮ層１３４とＡｌＧａＮ層１３６とを含むIII族窒化物ボディ１３０に、それぞれ対応している。これらに加え、図６のウェハ貫通ビア６１４、概念的接続ライン６１５、並びにＨＥＭＴソースコンタクト６７２とＨＥＭＴゲートコンタクト６７４とＨＥＭＴドレインコンタクト６７６とを含むIII族窒化物ＨＥＭＴ６７０、並びに二次元電子ガス６７８は、図１のウェハ貫通ビア１１４、概念的接続ライン１１５、並びにＨＥＭＴソースコンタクト１７２とＨＥＭＴゲートコンタクト１７４とＨＥＭＴドレインコンタクト１７６とを含むIII族窒化物ＨＥＭＴ１７０、並びに二次元電子ガス１７８に、それぞれ対応する。さらに図６のエピタキシャルシリコン層６２０は、図１のエピタキシャルシリコン層１２０に対応する。当業者に自明の通り、図２のフローチャート２００で例示した方法を、図６の複合構造体６００の製造に合わせて適切に整合することができる。
【００４４】
ＩＣ６９０をドライバＩＣとすることができ、例えばこのＩＣは、駆動信号をＨＥＭＴゲート６７４へ供給することにより、１つ又は複数のIII族窒化物ＨＥＭＴ６７０を駆動するために実装される。概念的接続ライン６１５により表されているように、ＩＣ６９０の出力端をＨＥＭＴゲート６７４と電気的に結合するために、複合構造体６００に含まれる１つ又は複数の金属化層（図６には示されていない）を、ウェハ貫通ビア６１４とともに用いることができる。さらに別の実施形態において、IV族のデバイス又はＩＣと、１つ又は複数のIII族窒化物デバイスとの接続を、外部の手段によって行うことができ、例えばクリップ、リボン、ワイヤボンド又はリードフレームといった手法を用いて、パッケージ内などで行うことができる。
【００４５】
図７は、この種の縦型モノリシック集積III-V族複合デバイス及びIV族ＩＣの動作に対応する回路を示す図である。図７の回路７００には、III族窒化物ＨＥＭＴ７７０と結合されたＩＣ７９０が示されている。III族窒化物ＨＥＭＴ７７０及びＩＣ７９０は、図６のIII族窒化物ＨＥＭＴ６７０及びＩＣ６９０にそれぞれ対応する。III族窒化物ＨＥＭＴ７７０は、ＨＥＭＴソース７７２、ＨＥＭＴゲート７７４及びＨＥＭＴドレイン７７６を含んでおり、これらはそれぞれ、図６に示したＨＥＭＴソース６７２、ＨＥＭＴゲート６７４及びＨＥＭＴドレイン６７６に対応する。図７に示されている回路７００はさらに、電気接続ライン７１４／７１５を有しており、これらによってＩＣ７９０とIII族窒化物ＨＥＭＴ７７０との電気的な結合が形成される。電気接続線７１４／７１５は、図６のＩＣ６９０とIII族窒化物ＨＥＭＴ６７０を電気的に結合するウェハ貫通ビア６１４／概念的接続ライン６１５に対応する。
【００４６】
IV族ＩＣが、複数の統合型電力管理機能を含むことができ、これには例えば、１つ又は複数のIII-V族トランジスタ又はスイッチのためのゲートドライバＩＣ、レベルシフト回路、過電流と過小電圧と熱負荷と出力短絡に対する保護回路、論理回路及びＰＷＭ機能、ＤＣイネーブルスイッチ及びそれに付随する回路、コントローラ、フィルタ等を含むことができる。したがってIV族ＩＣは、III-V族デバイスのゲート電極に供給される電圧を変調することにより、少なくとも１つのIII-V族デバイスの導通状態をコントロールするために用いられる。
【００４７】
図２に示した方法に対する別の選択肢となる（本発明のコンセプトの範囲内での）数多くの方法のうちの１つとして、図８には、縦型モノリシック集積III-V族及びIV族複合半導体デバイス及び／又は集積回路（ＩＣ）を製造するための方法８００が例示されている。図８に概略を示した方法に関して述べておくと、本出願に開示された本発明の特徴の考察が不明確にならないようにする目的で、フローチャート８００からはいくつかの詳細な点や特徴が省かれている。さらに付言しておくと、複合デバイスの一部の製造に使用されるIII-V族半導体材料例えばＧａＮ及びＡｌＧａＮの変質を避ける目的で、例示した方法８００により概略的に表された処理は、約９５０℃よりも低い温度で行うものとする。
【００４８】
フローチャート８００は、第１面及び第１面とは反対側の第２面を備えた両面シリコン基板８１０を準備するステップから始まる。１つの実施形態によれば、両面シリコン基板を仕上げ処理又は研磨処理されたシリコン基板とすることができ、このケースでは第１面も第２面も、双方ともに仕上げ処理又は研磨処理された面である。別の実施形態によれば両面シリコン基板を、複合シリコン基板例えば両面シリコン・オン・インシュレータ（ＳＯＩ）基板とすることができ、これは例えば絶縁層を介して互いにボンディングされた２つのシリコン基板層を含んでいる。
【００４９】
次にフローチャート８００はオプションとなる動作ステップ８１５に進み、このステップによれば、シリコン基板の第２面側に１つ又は複数のシリコンエピタキシャル層が形成される。図８に示した実施形態によれば、シリコン基板の第２面側に、１つ又は複数のエピタキシャルシリコン層が形成される。また、１つ又は複数のエピタキシャルシリコン層を、当該技術分野で周知のどのような適切な手法を用いて形成してもよく、例えば化学気相成長（ＣＶＤ）或いは分子線エピタキシー（ＭＢＥ）などを用いて形成することができる。１つ又は複数のエピタキシャルシリコン層には、Ｎ-，Ｎ+，Ｐ-又はＰ+の導電型から成る１つ又は複数の層を含めることができる。ただしここで述べておくと、別の実施形態として、当該技術分野で周知の他の形態のシリコンエピタキシャル層であっても適している。
【００５０】
より一般的にいえば、１つ又は複数のエピタキシャルシリコン層を形成するステップは、何らかの適切なIV族半導体ボディを、シリコン基板の第２面側に形成することに該当する。したがって別の実施形態として、１つ又は複数のエピタキシャルシリコン層を、２つ以上の層とすることができ、及び／又は必ずしもシリコンから形成しなくてもよい。例えば１つの実施形態によれば、１つ又は複数のエピタキシャル層を歪みゲルマニウム層或いは歪み無しゲルマニウム層として、シリコン基板の第２面側に形成することができる。さらに１つ又は複数のエピタキシャル層の導電型を、半導体基板の導電型並びに製造される固有のIV族半導体デバイスの導電型に従い、適切に整合させることができる。これらに加え、付加的なエピタキシャルシリコン層或いはIV族層を、シリコン基板の第１面側に形成するのも有利である。
【００５１】
次にフローチャート８００は動作ステップ８２０に進み、このステップによれば、シリコン基板の第２面側に、或いは動作ステップ８１０及び／又は８１５で形成されていたならば、オプションとしての１つ又は複数のエピタキシャルシリコン層の上に、III族窒化物半導体ボディが形成される。シリコン基板の第２面側にIII族窒化物層を形成するための準備として有利であるのは、１つ又は複数の保護コーティングによって、例えば酸化シリコン、窒化シリコン或いはそれら２つの組み合わせによって、シリコンウェハの第１面を保護することである。この場合、III族窒化物半導体ボディは複数のIII族窒化物層を含むことができ、この層は例えば、遷移層、窒化ガリウム（ＧａＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層を含むことができる。図１及び図２を参照しながら説明したように、遷移層自体を、２つ又はそれよりも多くの別々の層に対応させることができ、それらの層は、シリコン基板（或いは用いられているのであればシリコン基板の第２面側に形成されたシリコンエピタキシャル層）から、ＧａＮ層又は他のIII族窒化物層の組成物への、格子遷移を媒介する。
【００５２】
フローチャート８００では、III族窒化物半導体ボディを挙げたけれども、もっと一般的にいえば半導体ボディを、上述の「定義」のところで述べたような、どのような適切なIII-V族半導体材料によって形成してもよい。また、III族窒化物半導体ボディの製造完了後、フローチャート８００に従って実施される後続の加工処理動作中、III族窒化物半導体ボディを保護するのが有利である。例えば保護窒化シリコン層を、III族窒化物ボディ上におけるIII族窒化物成長の終了後、ただちにイン・シチューで形成することができ、或いは当該技術分野において一般的である通常の窒化物堆積技術例えばプラズマ化学気相成長（ＰＥＣＶＤ）又は減圧化学気相成長（ＬＰＣＶＤ）を用い、エクス・シチューで形成することができる。別の実施形態によれば、III族窒化物ボディをさらに保護するために、保護窒化シリコン層の上に酸化物層（例えばシリコン酸化物）を付加的に形成することができる。
【００５３】
次にフローチャート８００は、オプションとなる動作ステップ８３０に進み、このステップによれば、シリコン基板の第１面側に１つ又は複数のエピタキシャルシリコン層が形成される。図８に示した実施形態によれば、シリコン基板の第１面側に、１つ又は複数のエピタキシャルシリコン層がオプションとして形成される。動作ステップ８１０のところで既に述べたように、エピタキシャルシリコン層（或いはより一般的にいえばIV族の層）を形成するステップを、当該技術分野で周知の何らかの適切な方法によって実施することができ、半導体基板及び製造すべき特定の半導体デバイスの導電型に従い、適切に整合された導電型を用いて形成することができる。
【００５４】
再び図８を参照すると、次にフローチャート８００は動作ステップ８４０に進み、このステップによれば、１つ又は複数のエピタキシャルシリコン層を加工処理して、１つ又は複数のIV族半導体デバイス及び／又は集積回路を製造し、III族窒化物ボディを加工処理して、１つ又は複数のIII族窒化物デバイス例えばIII族窒化物ＨＥＭＴを製造する。１つ又は複数のIV族デバイス及び１つ又は複数のIII族窒化物デバイスの加工処理を、図２を参照しながら説明したように別個に完全に実施することができる。この場合、統合されたプロセスフローを用いて、１つ又は複数のIV族デバイス及び１つ又は複数のIII族窒化物を形成するのに必要とされるいくつかのプロセス動作を交互に行うか、或いはIII族窒化物デバイスとIV族デバイスの双方を同時に加工処理する。この動作ステップ（８４０）中、シリコン基板の第１面及びIII族窒化物ボディの表面から、保護コーティング又は保護層を部分的又は完全に除去する必要が生じる可能性がある。さらに必要とされる可能性があるのは、IV族デバイス及びIII族窒化物デバイス双方の形成に必要とされるプロセスフローに依存して、付加的な保護コーティングを繰り返し修正及び除去することである。
【００５５】
動作ステップ８４０において述べたようなIV族及びIII-V族のデバイスの製造に続いて、モノリシック集積構造体の電気的な相互接続が形成される。つまりフローチャート８００は次に動作ステップ８５０に進み、IV族デバイス及びIII族窒化物デバイスを電気的に結合する。このステップは、図２の動作ステップ２６０のところで既に述べたものと同じ手法を用いて実施される。
【００５６】
このように本発明のコンセプトによる実施形態によれば、III-V族デバイス及びIV族デバイス及び／又はＩＣを含む縦型モノリシック集積デバイスが提供される。モノリシック集積されたIII-V族及びIV族のデバイス及び／又はＩＣに、垂直方向トポロジー即ち縦型トポロジーを適用することにより、本発明によるコンセプトの実施形態によれば、低コストでコンパクトな複合デバイス構造が提供される。これらに加え、III-V族デバイスとIV族デバイス及び／又はＩＣを電気的に結合するために、基板ビア及び／又はウェハ貫通ビアを適用することにより、本発明の開示によれば、信頼性が高められ、寄生作用が低減され、パッケージ要求がシンプルになり、かつ低コストの複合デバイス構造が提供される。しかも、III-V族デバイス及びIV族デバイス及び／又はＩＣを、１つの共通の半導体基板上に製造することにより、本出願によれば、III-V族デバイスとIV族デバイスをいっそう良好に整合させることができ、その結果、複合デバイスの性能が向上する。
【００５７】
これまで述べてきたことから明らかなように、本出願で説明したコンセプトを実現するために、それらのコンセプトの範囲を逸脱することなく、様々な技術を利用することができる。なお、それらのコンセプトについて、いくつかの特定の実施形態を挙げて説明してきたけれども、それらのコンセプトを逸脱することなく形状や細部に変更を加えることができるのは、当業者に自明である。したがって既述の実施形態は、あらゆる点で例示とみなすべきものであって、限定と捉えてはならない。さらに自明の通り、本発明は既述の固有の実施形態に限定されるものではなく、本発明の開示範囲を逸脱することなく、数多くの再構成、変形、置き換えを行うことができる。
【図２】
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【図３】
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【図５】
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【図７】
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【図８】
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【図１】
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【図４】
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【図６】
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【外国語明細書】
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