(57)【要約】【課題】マルチゲート構造のＭＯＳトランジスタの低電圧駆動、スイッチングスピードの更なる改善により高性能低消費電力ＬＳＩの実現をより確実にする。【解決手段】頂面と二つの側面で構成された3次元構造マルチゲートを有する電界効果型の半導体素子に於いて、前記頂面を（５５１）面、前記側面の少なくとも一つを（１００）面若しくは実質的に（１００）面とした。【選択図】図２
2016039175.tif 000002
【特許請求の範囲】
【請求項１】
頂面と二つの側面で構成された３次元構造マルチゲートを有する電界効果型の半導体素子に於いて、前記頂面が（５５１）面、前記側面の少なくとも一つが（１００）面若しくは実質的に（１００）面であることを特徴とする半導体素子。
【請求項２】
請求項１に記載の半導体素子で集積回路の少なくとも一部を構成したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子、その素子を集積した半導体装置に関するものである。
【背景技術】
【０００２】
LSIに用いられる半導体素子の一つであるＭＯＳトランジスタは、寸法の微細化が回路性能の向上につながるため、より微細な素子の実現を目指して、激しい開発競争が続いている。微細化に伴う課題も顕在化してきており、このままではトランジスタの性能を上げると同時に消費電力も下げるという、従来の技術進歩のトレンドを維持することが困難であることが指摘されている。
特に、３２ナノ技術世代以降では、従来のシリコン（Ｓｉ）をチャネルとするＭＯＳトランジスタを用いる限りは物理的な性能限界に突き当たるとの指摘がある。その解決には、新しいチャネル材料やチャネル構造を採用し、チャネル中を走行するキャリアの速度を増加させることが必須である。
また、研究開発期間の短縮と製造コストの低減のためには、既存の製造装置と製造工程を利用できることが望ましいとされている。
チャネル構造を工夫した例の一つとしてＦＩＮ−ＦＥＴが挙げられる。
ＦＩＮ−ＦＥＴはゲートに凸状の立体構造（ＦＩＮ）を利用した所謂マルチゲート採用のＦＥＴである。
特許文献１には、ＦＩＮ構造のＭＯＳトランジスタが記載されている。
特許文献１に記載のＭＯＳトランジスタのゲートは、頂面が（１００）面、側面が（１１０）面、若しくは該（１１０）面に対して±８℃までの範囲にある面で構成された例を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１９９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、本願の発明者等が上記構造のＭＯＳトランジスタについて更に鋭意研究・検討を重ねてみると構造や製法においてまだまだ改良の余地があることが分かった。特に、生産効率の向上を前提に、低電圧駆動、スイッチングスピードの更なる改善は、将来の高性能低消費電力ＬＳＩの実現をより確実にするために必要なことである。
【課題を解決するための手段】
【０００５】
本発明は、本出願人により提案された、例えば、国際公開番号ＷＯ２００６／１３２２６２号公報に記載されているＲＬＳＡを用いた高密度マイクロ波プラズマ処理装置を内製化した装置（以後、「内製化処理装置Ａ」ということもある）を用いて、３次元構造マルチゲート作成の際のエッチング条件を種々変えることにより種々のＦＩＮ−ＦＥＴを作成して、そのトランジスタ特性（駆動電圧、スイッチングスピード）を測定するという実験を日夜繰り返し行っている中でなされたものである。
本発明の第一の観点は、頂面と二つの側面で構成された３次元構造マルチゲートを有する電界効果型の半導体素子に於いて、前記頂面が（５５１）面、前記側面の少なくとも一つが（１００）面若しくは実質的に（１００）面であることを特徴とする半導体素子にある。
本発明の第二の観点は、上記素子で集積回路の少なくとも一部を構成したことを特徴とする半導体装置にある。
【発明の効果】
【０００６】
本発明によれば、従来例に比べ、トランジスタ特性が飛躍的に改善される。
【図面の簡単な説明】
【０００７】
【図１】（５５１）面を主面とする半導体基板に（１００）面の側面を設けた例を示す模式的説明図である。
【図２】本発明の半導体素子の好適な一例を説明するための模式的説明図である。
【図３】図２に示すＡＡ線で切断した場合の模式的切断面である。
【図４】図２に示すＢＢ線で切断した場合の模式的切断面である。
【図５】図２に示す半導体素子を形成するに際しての、図２に示すＡＡ線で切断した切断面に注視した工程（a）〜（e）を説明するための模式的工程説明図である。
【図６】図２に示す半導体素子を形成するに際しての、図２に示すＢＢ線で切断した切断面に注視した工程（a）〜（e）を説明するための模式的工程説明図である。
【発明を実施するための形態】
【０００８】
本件の発明者等は、製造装置Ａを用いて３次元構造のゲートを作成するためのエッチング条件を種々変えて３次元構造のマルチゲートを設けたＭＯＳトランジスタを作成しその性能を測定していたところ、以下の条件でエッチングを行って３次元構造のゲートを作成したＭＯＳトランジスタは、他のエッチング条件で作成した３次元構造のゲートを備えたＭＯＳトランジスタと比べて、飛躍的に優れたトランジスタ特性を示すことが判明した。
【０００９】
ＭＯＳ型の電界効果トランジスタは、ゲート絶縁膜とチャネル形成用の半導体領域の界面が滑らかで出来るだけラフネス（凹凸性）のない（良好な平滑性）方が、形成されるトランジスタの素子特性は優れていることが知られている。
前記ゲート絶縁膜が形成される前記半導体領域の表面は、その表面が如何なる結晶面であるかによって、エッチングや洗浄などの処理を受けた結果の露出表面の状態は、エッチングや洗浄に使用される薬剤やその処理環境条件にも依存して異なる。
【００１０】
先ず、本発明の半導体素子の好適な一例の構造の概略について図面を以って説明する。
図１は、（５５１）面を主面とする半導体基体に（１００）面の側面を設けた例を示す模式的説明図である。
半導体基体１００にリソグラフィー法により凸状構造１０１を形成する。この凸状構造１０１を利用してＭＯＳトランジスタのゲートを形成する。その際、頂面１０３の結晶面は、半導体基体１００の主面と同じ（５５１）面である。側面１０４は、リソグラフィープロセスにおけるエッチング条件によって、種々の結晶面となる。図においては、側面１０４の結晶面は（１００）面が示されている。側面１０４の結晶面が（１００）面の時は、凸状構造１０１は、台形柱の構造をしている。
【００１１】
本発明においては、頂面が（５５１）面、２側面が（１００）面である、図１に示す凸状構造１０１を利用してＭＯＳトランジスタを形成したものである。
従来の頂面が（５５１）面である例としては、側面は、頂面に対して垂直若しくはそれに近い傾斜を設けて形成されている例がある。即ち、凸状構造が直方柱構造若しくはそれに近い柱状構造になっていた。
本発明者等の実験においても、そのような従来例に相当する凸状構造は、広範なエッチング条件において可也の頻度で見受けられた。
本発明者等は、そのような従来の凸状構造のものについてもその凸状構造を利用してＭＯＳトランジスタを５０個形成し、各素子についてそのトランジスタ特性を測定した。
本発明者等の実験では、後述の比較でも示されているが、本発明に係るトランジスタ素子の方がそのトランジスタ特性が遥かに優れている結果を得ている。
エッチングによって露出した面１０２も当然（５５１）面である。
（５５１）面の頂面１０３と（１００）面の側面１０４とは、８度の挟角を形成している。
【００１２】
頂面１０３と側面１０４が図１に示す結晶面を有する凸状構造１０１を利用して、マルチゲート・トランジスタを形成した例を以下に説明する。
図２は、本発明の半導体素子の好適な一例を説明するための模式的説明図である。
図３は、図２に示すＡＡ線で切断した場合の模式的切断面である。図４は、図２に示すＢＢ線で切断した場合の模式的切断面である。
図２乃至図４に示す３次元構造マルチゲートを有する電界効果型の半導体素子（ＦＩＮ構造の半導体素子）２００Ｔは、（５５１）面を主面とするシリコン（Ｓｉ）半導体基体２００を用いて形成されている。
半導体基体２００の表面領域にリソグラフィー法を適用して凸状形状の半導体領域を形成し、該半導体領域の中間部にトランジスタの動作時にチャンネル領域が形成される半導体領域２０１を残し、その両サイドに夫々ソース電極領域２０４、ドレイン電極領域２０５が形成されている。
ソース電極領域２０４とドレイン電極領域２０５は、各領域形成に適したシリサイド形成用の金属材料を用いて各領域相当部である半導体領域をシリサイド化することで形成される。
半導体領域２０１の頂面２０２と２つの側面２０３−１，２０３−２には、各面の酸化若しくは電気絶縁物の堆積によりゲート絶縁膜２０７が形成されている。ゲート絶縁膜２０７上にはポリシリコン（Ｐｏｌｙ−Ｓｉ）、アルニニウム（Ａｌ）などの金属で構成されているゲート電極２０６が設けられている。この様に頂面２０２と２つの側面２０３−１，２０３−２の夫々にゲートを設けることでマルチゲート構造が形成される。
チャネル領域が半導体領域２０１内により広範に形成されるには、図２乃至４に示すように台形凸状の半導体領域２０１の３面にゲートを設けることではあるが、本発明の目的の本質からすれば、（５５１）面の頂面と、（１００）面の側面の少なくとも１つにゲートを設ければ好い。
【００１３】
次に、図５，６を用いて、図２に示すマルチゲート電界効果型トランジスタを
形成する典型的なプロセスの概略を説明する。
図５は、図２に示す半導体素子を形成するに際しての、図２に示すＡＡ線で切断した切断面に注視した工程（a）〜（e）を説明するための模式的工程説明図である。
図６は、図２に示す半導体素子を形成するに際しての、図２に示すＢＢ線で切断した切断面に注視した工程（a）〜（e）を説明するための模式的工程説明図である。
【００１４】
（１）「工程（a）」：半導体基体の準備
先ず、シリコン（Ｓｉ）基体上にＳｉＯ２層／主面が（５５１）面であるＳｉ半導体層を設けた半導体基体５００を用意する。
【００１５】
（２）「工程（b）」：  FIN（凸状構造）構造の形成
マイクロ波励起プラズマによるドライエッチング法により半導体基体５００の表面領域をエッチングして凸形状（FIN構造）の半導体領域５０１を形成する。その際の好適なプロセス条件の一例が以下に示される。
（条件１）内製化処理装置Ａを用いる場合
・使用ガス: Ａｒ／ＨＢｒ
・プロセス圧力:１．４Ｐａ
・マイクロ波電力: ２０００Ｗ
・基体バイアスRF電力: ３０Ｗ
（条件２）ＲＬＳＡを用いた上段・下段構成の２段シャワープレートマイクロ波プラズマ処理装置（例えば、ＷＯ２００５／０７６３３６Ａ公報に記載されている）用いる場合
(i)「1st step」（半導体基体５００の表面に設けたＳｉＯ２層のパターニング）
・Ａｒ : ６０ sccm (上段)
・Ａｒ : １００ sccm (下段)
・ＨＢｒ : １５０ sccm (下段)
・Ｏ２ :０ sccm (下段)
・マイクロ波電力 :２０００Ｗ
・基板ＲＦバイアス電力 : １００Ｗ
・プロセス圧力 : １０．５mＴorr (１．４Ｐａ)
・プロセス時間 : ２０
秒
(ii)「２nd step」（凸形状の半導体領域５０１を形成する）
・基板ＲＦバイアス電力 : ３０Ｗ
・プロセス時間 : ６０秒
とした以外は、(i)「１st step」と同条件
(iii)「３rd step」（オーバーエッチング）
・Ｏ２ :
４ sccm (下段)
・プロセス時間 :３０
秒
とした以外は、(i)「１st step」と同条件
上記において、(iii)「３rd step」の条件のプロセスは必ずしも必要とするものではない。
前記の主面が（５５１）面であるＳｉ半導体層の層厚に場所依存性がなく均一であれば、「１st step」「２nd step」の条件のプロセスを施すだけで十分である。
上記のプロセス条件は、凸形状の半導体領域５０１の構造や寸法に応じて最適な条件が選択される。又、その最適な条件は、使用する製造装置にも依存する。上記のエッチングは、ドライエッチングに代えてウエットエッチングを採用しても良い。
このエッチング工程で、凸形状の半導体領域５０１の構造及び寸法、エッチング条件の選択次第で、（１００）面の側面が形成できる。
本発明者等の実験では、内製化したＲＬＳＡ製造装置を用いる場合、基体バイアスＲＦ電力が比較的大きい場合に、垂直側面となり、基体バイアスＲＦ電力が比較的小さい場合に、垂直側面に対して約８度傾いた（１００）側面が形成されることが経験的に確認されている。
凸形状の半導体領域５０１の表面の所定位置にゲート絶縁膜を形成する前には、形成されるトランジスタの特性を向上させる目的で、上記のようにして形成された頂面５０６と側面５０７−１，５０７−２に平滑性を阻害しない洗浄方法とその適切な条件で洗浄を施すのが望ましい。
そのような洗浄には、洗浄の目的に応じて最適な洗浄が行われるが、その一例を以下に示す。
これらの洗浄で平滑性を阻害しないようにするのに大事なことは、いずれも大気遮断雰囲気かＮ2雰囲気でかつ平滑性を阻害する要因になる波長の光を遮断して洗浄する（光遮断洗浄）ことである。
頂面が（１００）面、側面が（５５１）の場合は、例えば、以下の条件で凸形状の半導体領域の表面を洗浄するのが望ましい。
・アルカリ薬液：ＮＨ４ＯＨ(０．３ｗｔ%)／Ｈ２Ｏ (ｐＨ：１１．５)
・大気遮断Ｎ２雰囲気、 
・光遮断 
・室温 
・処理時間：〜１０min 
この条件でエッチングすれば、（５５１）面は、表面粗れのない、平滑性に優れたものとして得ることが出来る。
「洗浄(i)」有機物と殆どの金属を除去する場合の一例
ｐＨ値制御オゾン水洗浄。
（Ｏ3 の濃度：１０〜２０ｐｐｍ、ｐＨ：４．５）
「洗浄(ii)」ゴミ、すべての金属、酸化物を除去する場合の一例
界面活性剤添加希フッ酸/過酸化水素水（ＨＦ／Ｈ２Ｏ２／Ｈ２Ｏ）+メガソニック洗浄。
適正な界面活性剤の添加により酸性溶液中でもすべての物質のゼータ電位を同極性とすることができる。また、メガソニック印加をしてもOH*が発生しないように水素添加溶液とするのが望ましい。
「洗浄(iii)」主に薬液と界面活性剤分子を除去する場合
イソプロピルアルコール（ＩＰＡ）３０％添加超純水リンス
洗浄(i)〜(iii)は必要に応じてその何れかが採用されるが、好ましくは、洗浄(i)〜(iii)の中の少なくとも２種を採用するのが望ましい。特には、洗浄(i)〜(iii)のすべてをこの順番で実施するのが望ましい。
【００１６】
（３）「工程（c）」：ゲート絶縁膜形成用の絶縁膜の形成
良好な素子特性のトランジスタを形成するには、半導体領域２０１とゲート絶縁膜２０６の界面のフラットネス（平滑性）を向上させる必要がある。良好な電気絶縁性（一枚の半導体基体に多数の素子を同時に作成しても、何れの素子においても、絶縁性が高く且つ膜のピンホールがない）を得るための大きな要因の一つは、前記界面のフラットネス如何がある。更に、素子のスイッチング電圧を低くして電源電圧回路の負担を軽減し消費電力を少なくするには、形成されるゲート絶縁膜の厚みが出来るだけ薄い方が良い。そのために、薄くてもピンホールの皆無な絶縁膜を作る必要がある。
本発明においては、高平滑性に設けた半導体領域２０１の頂面と側面にマイクロ波励起プラズマを用いたラジカル酸化法を適用して半導体領域２０１の表層部を酸化する。その際の、プロセス条件の好適な一例が以下に示される。
&#8226;使用ガス:Ｋｒ／Ｏ２
&#8226;プロセス圧力: １３３Ｐａ
&#8226;マイクロ波電力:３０００Ｗ      
&#8226;ステージ温度: ４００℃
これらの条件において、マイクロ波電力の条件を変えることで任意の膜厚の絶縁膜を形成することが出来る。
【００１７】
（４）「工程（c）続き」：ゲート電極形成用薄膜の形成
ゲート電極形成用薄膜の構成材料としては、導電性に優れた材料であれば大概のものを採用することが出来る。
その様なゲート電極形成用薄膜の構成材料としては、Ｐｏｌｙ−Ｓｉ、ａ（アモルファス）−Ｓｉ、アルミニウム等が用いられる。
熱ＣＶＤ法を用いるＰｏｌｙ−Ｓｉまたは ａ−Ｓｉの薄膜を形成するための好適なプロセス条件の一例を以下に示す。
&#8226;     ・ガス種: ＳｉＨ４
&#8226;     ・プロセス圧力: ２６．６Ｐａ
&#8226;     ・成膜温度: ６２０℃（Ｐｏｌｙ−Ｓｉ）
５５０℃（ａ−Ｓｉ）
【００１８】
（５）「工程（d）」：ゲート電極の形成（エッチングによるパターニング）
マイクロ波励起プラズマを用いたドライエッチングによってゲート電極を形成する。その際の典型的な条件の一例を以下に示す。
・ガス種: Ａｒ／ＨＢｒ
・プロセス圧力: １．４Ｐａ
・マイクロ波電力: ２０００Ｗ
・基板ＲＦバイアス電力:３０ＷW
この条件は、ＦＩＮの構造や寸法次第で変える必要あることは具体例を示すまでもないことは、当業者なら容易に理解できる。
【００１９】
（６）「工程（d）続き｝ゲート絶縁膜のエッチング
ゲート電極エッチング後にフッ酸でエッチングする。
・薬液: ＨＦ水溶液
【００２０】
（７）「工程（e）」：ソース・ドレイン電極領域の形成
イオン注入法によって、ソース電極領域（n+領域）とドレイン電極領域（p+領域）を形成する。
その条件の好適な一例を以下に示す。
・n+領域形成（イオン種: Ｐ、Ａｓ等）
・p+領域形成（イオン種: Ｂ、Ｇａ等）
イオン照射角度：頂面が（５５１）面、側面が（１００）面の場合、イオン打ち込み面に対して、４５度若しくは約４５度傾ける。頂面が（１００）面、側面が（５５１）面の場合、イオン打ち込み面に対して、７度若しくは約７度傾ける。
【実施例１】
【００２１】
シリコン（Ｓｉ）基体上にＳｉＯ２層／主面が（５５１）面であるＳｉ半導体層を設けた半導体基体５００を２枚（１枚は、本発明用、他の１枚は比較例１用）、シリコン（Ｓｉ）基体上にＳｉＯ２層／主面が（１００）面であるＳｉ半導体層を設けた半導体基体５００を１枚（比較例２用）用意した。
主面が（５５１）面のＳｉ半導体層を設けた半導体基体５００、２枚の中、１枚は、作成するＭＯＳＴｒの３Ｄ構造ゲートの作成に、下記のＭＯＳＴｒ作成条件Ａを採用し、残りの１枚には、ＭＯＳＴｒ作成条件Ｂを採用した。それ以外のＭＯＳＴｒ作成条件は同じにした。
主面が（１００）面のＳｉ半導体層を設けた半導体基体５００については、下記のＭＯＳＴｒ作成条件Ｃを採用しそれ以外のＭＯＳＴｒ作成条件は、ＭＯＳＴｒ作成条件(i)と同じにした。
【００２２】
「ＭＯＳＴｒ作成条件Ａ」
（１）「工程（a）」：半導体基体の準備
先ず、シリコン（Ｓｉ）基体上にＳｉＯ２層／主面が（５５１）面であるＳｉ半導体層を設けた半導体基体５００を用意した。
（２）「工程（b）」：  ＦＩＮ（凸状構造）構造の半導体領域の形成
（条件２）ＲＬＳＡを用いた上段・下段構成の２段シャワープレートマイクロ波プラズマ処理装置を用いて以下の条件でＦＩＮ（凸状構造）構造の半導体領域を形成した。
(i)「１st step」（半導体基体５００の表面に設けたＳｉＯ２層のパターニング）
・Ａｒ : ６０ sccm (上段)
・Ａｒ : １００ sccm (下段)
・ＨＢｒ : １５０ sccm (下段)
・Ｏ２ :０sccm (下段)
・マイクロ波電力 :２０００Ｗ
・基板ＲＦバイアス電力 : ３０Ｗ(本発明)
５０Ｗ(比較例１)
・プロセス圧力 : １０．５mＴorr (１．４Ｐａ)
・プロセス時間 : 20 秒
(ii)「２nd step」（凸形状の半導体領域５０１の形成）
・基板ＲＦバイアス電力 : ３０Ｗ
・プロセス時間 : ６０秒
とした以外は、「(i)1st
step」と同条件
(iii)「３rd step」（オーバーエッチング）
・Ｏ２ : ４ sccm (下段)
・プロセス時間 :３０
秒
とした以外は、(i)「1st step」と同条件
「洗浄(i)」
ｐＨ値制御オゾン水で洗浄した。
（Ｏ3 の濃度：１０〜２０ｐｐｍ、ｐＨ：４．５）
「洗浄(ii)」
界面活性剤添加希フッ酸/過酸化水素水（ＨＦ／Ｈ２Ｏ２／Ｈ２Ｏ）を用いてメガソニックを印加しながら洗浄した。
「洗浄(iii)」
イソプロピルアルコール（ＩＰＡ）３０％添加超純水を用いてリンスした。
(iii)「工程（c）」：ゲート絶縁膜形成用の絶縁膜の形成
次のプロセス条件でゲート絶縁膜形成用の絶縁膜を形成した。
&#8226;使用ガス:Ｋｒ／Ｏ２
&#8226;プロセス圧力: １３３Ｐａ
&#8226;マイクロ波電力:３０００Ｗ      
&#8226;ステージ温度: ４００℃
(iv)「工程（c）続き」：ゲート電極形成用薄膜の形成
熱ＣＶＤ法を用いて、以下のプロセス条件でＰｏｌｙ−Ｓｉ薄膜を形成した。
&#8226;     ・ガス種: ＳｉＨ４
&#8226;     ・プロセス圧力: ２６．６Ｐａ
&#8226;     ・成膜温度: ６２０℃（Ｐｏｌｙ−Ｓｉ）
(v)「工程（d）」：ゲート電極の形成（エッチングによるパターニング）
以下のプロセス条件により、マイクロ波励起プラズマを用いたドライエッチングを施してＰｏｌｙ−Ｓｉ薄膜からなるゲート電極を形成した。
・ガス種: Ａｒ／ＨＢｒ
・プロセス圧力: １．４Ｐａ
・マイクロ波電力: ２０００Ｗ
・基板ＲＦバイアス電力:３０ＷW
(vi)「工程（d）続き｝ゲート絶縁膜のエッチング
ゲート電極エッチング後にフッ酸でエッチングした。
・薬液: ＨＦ水溶液
(vii)「工程（e）」：ソース・ドレイン電極領域の形成
イオン注入法によって、以下のプロセス条件で、ソース電極領域（n+領域）とドレイン電極領域（p+領域）を形成した。
・ソース電極領域（n+領域形成）（イオン種: Ｐ）
・ドレイン電極領域（p+領域形成）（イオン種: Ｂ）
・イオン照射角度：イオン打ち込み面に対して、約４５度傾けて照射した。
【００２３】
「ＭＯＳＴｒ作成条件Ｂ」
「ＭＯＳＴｒ作成条件Ａ」における(i)「１st step」の基板ＲＦバイアス電力 を ５０Ｗにした以外は、「ＭＯＳＴｒ作成条件Ａ」と同条件でＭＯＳＴｒ作成した（比較例１）。
【００２４】
「ＭＯＳＴｒ作成条件Ｃ」
以下の条件にした以外は、「ＭＯＳＴｒ作成条件Ａ」と同じにしてＭＯＳＴｒを作成した（比較例２）。
・「工程（a）」：半導体基体の準備
シリコン（Ｓｉ）基体上にＳｉＯ２層／主面が（１００）面であるＳｉ半導体層を設けた半導体基体５００を用意した。
以下の条件で、凸形状の半導体領域５０１の頂面、側面を洗浄した。
・アルカリ薬液：ＮＨ４ＯＨ(０．３ｗｔ%)／Ｈ２Ｏ (ｐＨ：１１．５)
・大気遮断Ｎ２雰囲気、 
・光遮断 
・室温 
・処理時間：１０min
イオン照射角度：イオン打ち込み面に対して、約７度傾けてイオン照射した。
【００２５】
上記のようにして作成した本発明のトランジスタ素子と比較例１，２のトランジスタ素子とのトランジスタ特性を測定したところ、各比較例に対してスイッチングスピードが３０〜３５％向上し、駆動電圧が１５〜２０％低下していた。
【符号の説明】
【００２６】
１００・・・・半導体基体
１０１・・・・凸状構造
１０２・・・・主面
１０３・・・・頂面
１０４・・・・側面
２００・・・・半導体基体
２００T・・・・半導体素子
２０１・・・・半導体領域
２０２・・・・頂面
２０３−１，２０３−２・・・・側面
２０４・・・・ソース電極領域
２０５・・・・ドレイン電極領域
２０６・・・・ゲート電極
２０７・・・・ゲート絶縁膜
５００・・・・半導体基体
５０１・・・・半導体領域
５０２・・・・ゲート絶縁膜形成用薄膜
５０２−１・・・ゲート絶縁膜
５０３・・・・ゲート電極形成用薄膜
５０３−１・・・・ゲート電極
５０４・・・・ソース電極領域
５０５・・・・ドレイン電極領域
【図２】
2016039175.tif 000003
【図４】
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【図１】
2016039175.tif 000005
【図３】
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【図５】
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【図６】
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