(57)【要約】【課題】複数のメモリセルが形成されるメモリエリアで効率的に信号線をノイズから保護する半導体装置を提供する。【解決手段】半導体装置は、複数のメモリセルと、複数のメモリセルの一端に実質的に一定の第１の電源電圧を供給する第１の電源線と、実質的に一定電位の第１の信号を伝搬する第１の信号線と、第１の信号線に隣接して延伸するシールド配線であって、第１の電源線から第１の電源電圧が供給される第１のシールド配線と、を含む。【選択図】図８
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【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルの一端に実質的に一定の第１の電源電圧を供給する第１の電源線と、
実質的に一定電位の第１の信号を伝搬する第１の信号線と、
前記第１の信号線に隣接して延伸するシールド配線であって、前記第１の電源線から前記第１の電源電圧が供給される第１のシールド配線と、
を含む、半導体装置。
【請求項２】
第１及び第２の基準電圧信号を発生する基準電圧発生回路と、
前記第１の基準電圧信号に応じて前記第１の電源電圧を発生する第１の電源発生回路と、
前記第２の基準電圧信号に応じて第２の電源電圧を発生する第２の電源発生回路と、
前記複数のメモリセルが形成されたメモリセルエリアと、
前記メモリセルエリアの動作を制御し、前記第２の電源電圧で動作する第１の制御回路と、
を含む、請求項１に記載の半導体装置。
【請求項３】
前記第１の電源電圧が前記第２の電源電圧の実質的に１／２の電圧である、請求項２に記載の半導体装置。
【請求項４】
前記第１の信号が前記第２の基準電圧信号であり、前記第１の信号線が前記基準電圧発生回路と前記第２の電源発生回路とを接続する、請求項２に記載の半導体装置。
【請求項５】
前記メモリセルエリアは、前記複数のメモリセルが２次元に配列配置されたセルアレイを含み、
前記半導体装置は、さらに、前記セルアレイを覆って形成され、前記第１の電源線と前記複数のメモリセルの間に配置されたプレート電極を含む、請求項２に記載の半導体装置。
【請求項６】
前記第１の信号線と前記第１のシールド配線の各々が、前記プレート電極の上を通過する、請求項５に記載の半導体装置。
【請求項７】
アンチヒューズ素子と、
前記アンチヒューズ素子が保持するデータをラッチするラッチ回路と、
前記ラッチ回路にバイアス信号を供給するバイアス発生回路と、をさらに含み、
前記第１の信号が前記バイアス信号であり、前記第１の信号線が前記バイアス発生回路と前記ラッチ回路とを接続する、請求項１に記載の半導体装置。
【請求項８】
前記第１の信号線に隣接して配置されるシールド配線であって、前記第１の信号線に対して前記第１のシールド線と逆側に配置され、前記第１の電源線から前記第１の電源電圧が供給される第２のシールド配線をさらに含む、請求項１に記載の半導体装置。
【請求項９】
前記複数のメモリセルのそれぞれは、セルトランジスタと、一方の電極が前記セルトランジスタに接続され他方の電極が前記第１の電源線に接続された容量素子とを含む、請求項１に記載の半導体装置。
【請求項１０】
実質的に一定電位の第２の信号を伝搬する信号線であって、前記第１の信号線に対して前記第１のシールド線と逆側に配置され、前記第１の信号線と隣接する第２の信号線と、
前記第２の信号線に隣接して配置されるシールド配線であって、前記第１及び第２の信号線に対して前記第１のシールド線と逆側に配置され、前記第１の電源線から前記第１の電源電圧が供給される第２のシールド配線と、
をさらに含む、請求項１に記載の半導体装置。
【請求項１１】
前記第１の電源線は、第１配線層を第１の方向に延伸する第２の電源線と、第２配線層を前記第１の方向に直交する第２の方向に延伸する第３の電源線と、からなる請求項１に記載の半導体装置。
【請求項１２】
前記第２の電源線と前記第３の電源線は、前記第１配線層と前記第２配線層の間に形成された、複数のスルーホールにより電気的に接続される、請求項１１に記載の半導体装置。
【請求項１３】
外部から供給される信号に応じて、前記第１の制御回路の動作を制御する第２の制御回路をさらに含む、請求項２に記載の半導体装置。
【請求項１４】
それぞれに、複数の前記メモリセルエリアが少なくとも配置される第１及び第２のメモリエリアと、
前記基準電圧発生回路と前記第１の電源発生回路が少なくとも配置される電源系回路エリアを含む周辺回路エリアと、
を備える請求項２に記載の半導体装置。
【請求項１５】
前記周辺回路エリアは、チップの中央部において、前記第１及び第２のメモリエリアにより挟まれ形成されている、請求項１４に記載の半導体装置。
【請求項１６】
前記周辺回路エリアはチップの両端部及び中央部に形成され、
前記電源系回路エリアはチップの端部に形成された前記周辺回路エリアに形成されている、請求項１４に記載の半導体装置。
【請求項１７】
前記周辺回路エリアは、チップの両端及び中央部に形成され、
前記電源系回路エリアは、チップの中央部に形成された前記周辺回路エリアに形成されている、請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、シールド配線を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体メモリでは、高速動作や低消費電力を達成するため、様々な内部電源電圧が発生され、使用されている。内部電源電圧を発生する回路は、基準電位を示す信号を必要とする。
【０００３】
特許文献１には、内部基準電位ＶＢＲＥＦを伝える配線のシールド配線に、外部から印加される低電位側電源ＶＳＳを供給することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０７−１０６５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００６】
代表的な半導体メモリの１つであるＤＲＡＭ（Dynamic Random Access Memory）においては、多数のメモリ素子が配置されたメモリエリア内に配置された回路と、メモリエリア外の回路とで、異なる電源電圧を使用する場合がある。メモリエリアは広いため、メモリエリアで使用される電源電圧を発生させる複数の電源発生回路は、メモリエリアの各所に分散配置される。
【０００７】
上記複数の電源発生回路のそれぞれは基準電圧信号を必要とするため、各電源発生回路に基準電圧信号を供給するための基準電圧信号線をメモリエリア内で引き回す必要がある。そのため、メモリエリアで効率的に基準電圧信号線をノイズから保護することが望まれる。なお、基準電圧信号線に限らず、メモリエリア内で引き回される信号であって、実質的に一定レベルに保持する必要がある他の信号（例えば、バイアス信号）にも基準電圧信号と同様の構成が望まれる。
【課題を解決するための手段】
【０００８】
本発明の第１の視点によれば、複数のメモリセルと、前記複数のメモリセルの一端に実質的に一定の第１の電源電圧を供給する第１の電源線と、実質的に一定電位の第１の信号を伝搬する第１の信号線と、前記第１の信号線に隣接して延伸するシールド配線であって、前記第１の電源線から前記第１の電源電圧が供給される第１のシールド配線と、を含む、半導体装置が提供される。
【発明の効果】
【０００９】
本発明の一視点によれば、メモリエリアで効率的に信号線をノイズから保護することに寄与する半導体装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体メモリの概略構成の一例を示すブロック図である。
【図２】半導体メモリのチップレイアウトの一例を示す平面模式図である。
【図３】図２の点線にて囲まれた領域Ａの拡大図の一例である。
【図４】セルアレイの回路構成の一例を示す図である。
【図５】メモリセルの断面模式図の一例を示す図である。
【図６】第２の電源発生回路の回路図の一例を示す図である。
【図７】アンチヒューズ回路の回路図の一例を示す図である。
【図８】セルアレイ上のレイアウトの一例を示す図である。
【図９】セルアレイ上の別のレイアウトの一例を示す図である。
【図１０】セルアレイ上の別のレイアウトの一例を示す図である。
【図１１】半導体メモリの別のチップレイアウトの一例を示す平面模式図である。
【図１２】半導体メモリの別のチップレイアウトの一例を示す平面模式図である。
【発明を実施するための形態】
【００１１】
初めに、一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。
【００１２】
一実施形態に係る半導体装置は、メモリエリアを引き回される基準電圧信号やバイアス信号をより効果的にノイズからシールドする構成を有する。
【００１３】
メモリエリア内に引き回される基準電圧信号線を、メモリエリア内で使用している低電位側電源電圧ＶＳＳでシールドする場合、メモリエリアの各回路は頻繁に動作しており、メモリエリアの低電位側電源電圧ＶＳＳは頻繁に変動する可能性がある。その結果、基準電圧信号にノイズが重畳する可能性がある。
【００１４】
一方、メモリエリア外の回路に使用されている低電位側電源電圧ＶＳＳを用いて、メモリエリア内に引き回された基準電圧信号線をシールドすることも可能である。例えば、基準電圧発生回路の低電位側電源電圧ＶＳＳは比較的安定している。しかしながら、この場合、本来メモリエリアには不要な電源線をメモリエリアに引き込む必要があり、シールド配線の配線幅を太くすることができず、シールド配線の抵抗値が高くなってしまう。その結果、シールド配線のシールド効果が低下する可能性がある。
【００１５】
一実施形態に係る半導体装置は、ＤＲＡＭのメモリセルの一方の電極の電位であるプレート電圧ＶＰＬＴを、基準電圧信号やバイアス信号のシールド配線の電位に用いる。プレート電圧ＶＰＬＴは、セルアレイを覆うプレート状の電極（プレート電極）を介してメモリセルに供給される。そのため、プレート電極は、大きな容量を持つことになる。従って、メモリエリアの回路が動作してもプレート電圧ＶＰＬＴが変動することはほぼ考えられない。また、プレート電極に電源を供給する電源線は本来、メモリエリア中に多数配置されている配線である。そのため、プレート電圧ＶＰＬＴを基準電圧信号等のシールド配線に用いる一実施形態に係る半導体装置の構成は、メモリエリアを引き回された基準電圧信号やバイアス信号をより効果的にノイズからシールドすることができる。
【００１６】
なお、本書及び特許請求の範囲の記載において、「一定の電圧」や「一定の電位」は、「実質的に一定の電圧」や「実質的に一定の電位」を意味する。
【００１７】
［第１の実施形態］
第１の実施形態について、図面を用いて説明する。
【００１８】
図１は、第１の実施形態に係る半導体メモリ１の概略構成の一例を示すブロック図である。なお、各図面において同一構成要素には同一の符号を付し、その説明を省略する。
【００１９】
半導体メモリ１は、周辺回路エリア１００とメモリエリア２００を有している。
【００２０】
半導体メモリ１は、外部から半導体メモリ１に供給される入力信号ＩＮＰＵＴを受け付ける入力端子を備える。入力信号ＩＮＰＵＴには、クロック、アドレス、コマンド、データ等が含まれる。但し、図１においては、簡略化のため、これらの信号をまとめて１つの入力信号ＩＮＰＵＴとして表記している。
【００２１】
半導体メモリ１は、出力信号ＯＵＴＰＵＴを外部に出力する出力端子を備える。出力信号ＯＵＴＰＵＴには、データ、データストローブ信号等が含まれる。出力信号も入力信号ＩＮＰＵＴと同様に、１つの出力信号ＯＵＴＰＵＴに簡略化して表記している。
【００２２】
半導体メモリ１は、外部から電源ＶＤＤ、ＶＳＳを受け付ける電源端子を備える。
【００２３】
アクセス制御回路１１は、メモリエリア２００にアクセスを行うための回路である。アクセス制御回路１１には、コマンドデコーダ、アドレスバッファ、クロック発生回路、データ入出力回路等の回路が含まれる。
【００２４】
アクセス制御回路１１は、外部から供給される入力信号ＩＮＰＵＴに応じてアレイコントロール信号ＡＣＴＬを発生し、アレイ内制御回路２１に供給する。アクセス制御回路１１は、アレイ内制御回路２１からアレイ出力信号ＡＯＵＴを受け付ける。
【００２５】
アレイコントロール信号ＡＣＴＬは、例えば、アクト信号、リード信号、ライト信号等の各種内部動作信号、内部クロック信号、ロウアドレス及びカラムアドレスの内部アドレス信号、書き込みデータ等を含む。アレイ出力信号ＡＯＵＴは、メモリエリア２００に含まれるメモリセルから読み出したデータ（読み出しデータ）等を含む。
【００２６】
アクセス制御回路１１は、ヒューズ制御信号ＡＦＣＴＬ１を発生し、ヒューズ制御回路１２に供給する。
【００２７】
ヒューズ制御回路１２は、ヒューズ制御信号ＡＦＣＴＬ１に応じ、ヒューズ制御信号ＡＦＣＴＬ２及びバイアス制御信号ＢＩＡＳＣＴＬを発生する。ヒューズ制御信号ＡＦＣＴＬ２は、アンチヒューズ（ＡＦ；Anti Fuse）回路２２に供給される。バイアス制御信号ＢＩＡＳＣＴＬは、バイアス発生回路１３に供給される。
【００２８】
バイアス発生回路１３は、バイアス制御信号ＢＩＡＳＣＴＬに応じ、バイアス信号ＢＩＡＳを発生する。バイアス信号ＢＩＡＳは、アンチヒューズ回路２２に供給される。
【００２９】
バイアス信号ＢＩＡＳは、実質的に同一の電圧に保持される信号である。従って、バイアス信号ＢＩＡＳは、実施形態においてノイズからシールドされる対象となる信号の１つである。
【００３０】
基準電圧発生回路１４は、各種内部電源電圧の基準となる基準電圧信号を発生する回路である。図１では、複数の基準電圧信号のうち、プレート電圧基準信号ＶＰＬＴＲとアレイ電源電圧基準信号ＶＡＲＹＲの２つの基準電圧信号を例示している。基準電圧発生回路１４は、上記の２つの基準電圧信号に加え、例えば、周辺回路内部電源電圧基準信号ＶＰＥＲＩＲ等、半導体メモリ１の内部にて使用される各種内部電源電圧の基準となる基準電圧信号を発生する。
【００３１】
基準電圧発生回路１４は、例えば、バンドギャップリファレンスボルテージ回路と抵抗回路を含んで構成される。
【００３２】
基準電圧発生回路１４は、発生したプレート電圧基準信号ＶＰＬＴＲを第１の電源発生回路１５に供給する。基準電圧発生回路１４は、発生したアレイ電源電圧基準信号ＶＡＲＹＲを、メモリエリア２００内の第２の電源発生回路２３に供給する。
【００３３】
ここで、プレート電圧基準信号ＶＰＬＴＲ及びアレイ電源電圧基準信号ＶＡＲＹＲは、それぞれ、実質的に一定の電位に保たれる。実施形態において、プレート電圧基準信号ＶＰＬＴＲは、アレイ電源電圧基準信号ＶＡＲＹＲの実質的に１／２の電圧である。
【００３４】
第１の電源発生回路１５は、プレート電圧基準信号ＶＰＬＴＲに応じて、プレート電圧ＶＰＬＴを発生する。第１の電源発生回路１５は、プレート電圧ＶＰＬＴの電位をプレート電圧基準信号ＶＰＬＴＲの電位と実質的に等しくなるよう維持する。従って、プレート電圧ＶＰＬＴは、実質的に一定の電位を維持する。具体的には、第１の電源発生回路１５は、外部電源ＶＤＤを降圧することで、プレート電圧ＶＰＬＴを発生する。
【００３５】
第１の電源発生回路１５は、メモリエリア２００内のプレート電極にプレート電圧ＶＰＬＴを供給する。なお、詳細は後述するが、プレート電極とは、メモリエリア２００に含まれるメモリセル（ＭＣ；Memory Cell）の一端にプレート電圧ＶＰＬＴを供給する電極である。
【００３６】
アレイ内制御回路２１は、アクセス制御回路１１からのアレイコントロール信号ＡＣＴＬに応じて、メモリセルエリア内の動作を制御し、アクセス制御回路１１にアレイ出力信号ＡＯＵＴを供給する。なお、メモリセルエリアの詳細は後述する。アレイ内制御回路２１には、例えば、ロウデコーダ（Ｘデコーダ）、カラムデコーダ（Ｙデコーダ）、メインアンプ、ライトアンプ等が含まれる。アレイ内制御回路２１は、アレイ電源電圧基準信号ＶＡＲＹＲに応じて発生されるアレイ内電源電圧ＶＡＲＹで動作する。
【００３７】
アレイ内制御回路２１は、メモリセルエリアに配置された回路（図１に図示せず；例えば、サブワードドライバ、センスアンプ等）に対して、セルアレイコントロール信号ＣＡＣＴＬを供給する。メモリセルエリアに配置された回路は、セルアレイコントロール信号ＣＡＣＴＬに応じて、ワード線ＷＬ、ビット線ＢＬを制御し、メモリセルにアクセスする。メモリセルエリアに配置された回路は、セルアレイ出力信号ＣＡＯＵＴを用いてアレイ内制御回路２１に応答する。
【００３８】
アンチヒューズ回路２２は、不良アドレスを保持する回路である。アンチヒューズ回路２２は、ヒューズ制御回路１２から供給されるヒューズ制御信号ＡＦＣＴＬ２に応じて、不良アドレスを記憶する。アンチヒューズ回路２２は、ヒューズ制御信号ＡＦＣＴＬ２に応じて、記憶した不良アドレスをロードし、ヒューズアウト信号ＡＦＯＵＴとしてアレイ内制御回路２１に供給する。
【００３９】
アンチヒューズ回路２２は、バイアス発生回路１３からバイアス信号ＢＩＡＳを受け取る。
【００４０】
第２の電源発生回路２３は、アレイ電源電圧基準信号ＶＡＲＹＲに応じて、アレイ内電源電圧ＶＡＲＹを発生し、アレイ内制御回路２１に供給する。第２の電源発生回路２３は、アレイ内電源電圧ＶＡＲＹの電位をアレイ電源電圧基準信号ＶＡＲＹＲの電位と実質的に等しくなるように維持する。従って、アレイ内電源電圧ＶＡＲＹは、実質的に一定の電位を維持する。具体的には、第２の電源発生回路２３は、外部電源ＶＤＤを降圧することで、アレイ内電源電圧ＶＡＲＹを発生する。
【００４１】
図２は、半導体メモリ１のチップレイアウトの一例を示す平面模式図である。図１に示すメモリエリア２００は、２つのメモリエリア２０１、２０２としてレイアウトされている。
【００４２】
周辺回路エリア１００は、チップの中央部において、２つのメモリエリア２０１及び２０２に挟まれてレイアウトされている。周辺回路エリア１００は、電源系回路エリア１０１を含む。図１を参照すると、電源系回路エリア１０１には、バイアス発生回路１３、基準電圧発生回路１４及び第１の電源発生回路１５が配置される。
【００４３】
２つのメモリエリア２０１、２０２のそれぞれは、４分割されている。分割された４つの部分のそれぞれは、４つのメモリセルエリア３００ａ〜３００ｄと１つのアレイ制御エリア３０１を有する。
【００４４】
各メモリセルエリア３００には、セルアレイ、センスアンプ、サブワードドライバが配置される。
【００４５】
アレイ制御エリア３０１には、図１に示すアレイ内制御回路２１、アンチヒューズ回路２２及び第２の電源発生回路２３が配置される。
【００４６】
プレート電圧ＶＰＬＴは、電源系回路エリア１０１から各メモリセルエリア３００に供給される。
【００４７】
アレイ電源電圧基準信号ＶＡＲＹＲは、電源系回路エリア１０１からアレイ制御エリア３０１内の第２の電源発生回路２３に供給される。バイアス信号ＢＩＡＳは、電源系回路エリア１０１からアレイ制御エリア３０１内のアンチヒューズ回路２２に供給される。
【００４８】
図３は、図２の点線にて囲まれた領域Ａ（メモリセルエリア３００とアレイ制御エリア３０１の一部）の拡大図の一例である。
【００４９】
メモリセルエリア３００には、複数のセルアレイ３１と、複数のセンスアンプアレイ（ＳＡＡ；Sense Amplifier Array）３２と、複数のサブワードドライバアレイ（ＳＷＤＡ；Sub Word Driver Array）３３と、が配置される。
【００５０】
セルアレイ３１には、複数のメモリセルが含まれる。センスアンプアレイ３２には、複数のセンスアンプが含まれる。サブワードドライバアレイ３３には、複数のサブワードドライバが含まれる。
【００５１】
センスアンプアレイ３２は、対応するセルアレイ３１を挟むようにＸ方向に並んで配置される。サブワードドライバアレイ３３は、対応するセルアレイ３１を挟むようにＹ方向に並んで配置される。
【００５２】
メモリセルエリア３００には、サブワードドライバアレイ３３が配置される領域と、センスアンプアレイ３２が配置される領域が交差する領域（以下、クロスエリアＸＡと表記）が形成される。クロスエリアＸＡには、センスアンプの電源回路等が配置される。
【００５３】
メモリセルエリア３００には、アレイ制御エリア３０１に含まれるＸデコーダ（ＸＤＥＣ）３４とＹデコーダ（ＹＤＥＣ）３５が隣接して配置される。アレイ制御エリア３０１に含まれる電源系の回路（例えば、第２の電源発生回路２３）は、Ｙデコーダ３５に隣接し、アレイ内電源発生回路エリア３０２に配置される。
【００５４】
アレイ制御エリア３０１に含まれるアンチヒューズ回路２２は、アレイ内電源発生回路エリア３０２に隣接するヒューズ回路エリア３０３に配置される。
【００５５】
メモリエリア２００内では、アレイ電源電圧基準信号ＶＡＲＹＲを伝搬する信号線とバイアス信号ＢＩＡＳを伝搬する信号線が、それぞれ配線されている。アレイ電源電圧基準信号ＶＡＲＹＲを伝搬する信号線は、基準電圧発生回路１４と第２の電源発生回路２３を接続する。バイアス信号ＢＩＡＳを伝搬する信号線は、バイアス発生回路１３とアンチヒューズ回路２２を接続する。
【００５６】
アレイ電源電圧基準信号ＶＡＲＹＲ及びバイアス信号ＢＩＡＳを伝達する信号線のそれぞれは、シールド配線により挟まれている。各シールド配線は、アレイ電源電圧基準信号ＶＡＲＹＲ及びバイアス信号ＢＩＡＳを伝達する信号線に隣接しつつ、上記信号線に沿って延伸する。
【００５７】
シールド配線には、プレート電圧ＶＰＬＴが供給される。即ち、シールド配線は、プレート電圧ＶＰＬＴを供給する電源線のメッシュ構造の一部としても機能する（詳細は、図８及び図９を参照）。
【００５８】
なお、図３において、破線は第２アルミニウム（ＡＬ）配線、実線は第３アルミニウム配線を示す。半導体メモリ１の多層配線構造の詳細は後述する（図５、図８及び図９を参照）。図３を参照すると、Ｙ方向に延伸する信号線（アレイ電源電圧基準信号ＶＡＲＹＲ及びバイアス信号ＢＩＡＳ）とそのシールド配線は、第２配線層のアルミニウム配線により配線される。また、Ｘ方向に延伸する信号線（アレイ電源電圧基準信号ＶＡＲＹＲ及びバイアス信号ＢＩＡＳ）とそのシールド配線は、第３配線層のアルミニウム配線により配線される。
【００５９】
図４は、セルアレイ３１の回路構成の一例を示す図である。セルアレイ３１には、複数のメモリセルが２次元に配列配置される。セルアレイ３１に含まれる複数のメモリセルのそれぞれは、セルトランジスタ４１とセルキャパシタ（容量素子）４２と、から構成されている。
【００６０】
セルトランジスタ４１のゲートは、サブワード線ＳＷＬを介してサブワードドライバ（ＳＷＤ；Sub Word Driver）４３と接続される。セルトランジスタ４１のソース及びトレインの一方は、ビット線ＢＬを介して、センスアンプ（ＳＡ；Sense Amplifier）４４と接続される。セルトランジスタ４１のソース及びドレインの他方は、セルキャパシタ４２の一端に接続され、セルキャパシタ４２の他の一端はプレート電圧ＶＰＬＴを供給する電源線に接続される。
【００６１】
図５は、メモリセルの断面模式図の一例を示す図である。メモリセルは、セルトランジスタ４１と、セルキャパシタ４２と、多層配線構造（Multi-level wiring layer）を含む。
【００６２】
セルトランジスタ４１をなす一方の拡散層（ソース及びドレインの一方）は、ビット線ＢＬに接続される。他方の拡散層（ソース及びドレインの他方）は、セルキャパシタ４２に接続される。セルトランジスタ４１のゲートは、サブワード線ＳＷＬとして使用される。
【００６３】
セルキャパシタ４２は、上部電極５１、キャパシタ絶縁膜５２及び下部電極５３を含んで構成される。
【００６４】
下部電極５３は、例えば、チタン（Ｔｉ）を含む導電体により形成されており、セルトランジスタ４１の他方の拡散層に接続される。キャパシタ絶縁膜５２は、例えば、酸化アルミニウムＡｌ２Ｏ３又は酸化ジルコニウムＺｒＯ２等を含む誘電膜を使用することができる。上部電極５１は、例えば、チタン（Ｔｉ）を含む導電体により形成されており、プレート電極５４に接続される。なお、上部電極５１、キャパシタ絶縁膜５２及び、下部電極５３を構成する物質は一例であり、これらをその他の物質で構成しても良い。
【００６５】
多層配線構造は、プレート電極５４及び第１配線層〜第３配線層のアルミニウム配線１ＡＬ〜３ＡＬを含む。
【００６６】
プレート電極５４は、例えば、タングステン（Ｗ）を含む導電体により形成される。
【００６７】
多層配線構造の層間は、スルーホール５５ａ〜５５ｃにより電気的に接続される。なお、上記の多層配線構造は、一例であり、配線層の数及びそれぞれの配線層を構成する物質は、適宜変更可能である。
【００６８】
図６は、第２の電源発生回路２３の回路図の一例を示す図である。第２の電源発生回路２３は、アンプ６１と、電流源回路６２と、Ｐチャネル型ＭＯＳトランジスタ６３と、を含んで構成される。電流源回路６２としては、例えば、ＭＯＳトランジスタや抵抗素子を使用できる。
【００６９】
アンプ６１は、電流源回路６２とＰチャネル型ＭＯＳトランジスタ６３との接点、即ち、出力ノードにおける電位と、アレイ電源電圧基準信号ＶＡＲＹＲの電位と、を比較し、アレイ電源電圧基準信号ＶＡＲＹＲの電位と出力ノードの電位が等しくなるように、Ｐチャネル型ＭＯＳトランジスタ６３のゲート電圧を制御する。
【００７０】
第１の電源発生回路１５も第２の電源発生回路２３と同様の回路構成により実現できる。
【００７１】
図７は、アンチヒューズ回路２２の回路図の一例を示す図である。アンチヒューズ回路２２は、ロード回路７１と、ラッチ回路７２と、を含んで構成される。
【００７２】
ロード回路７１は、アンチヒューズ素子を含む。アンチヒューズ素子は、初期状態において絶縁されており、両端子間に高電圧が印加されることで絶縁破壊され、導通状態となる。
【００７３】
ロード回路７１は、アンチヒューズ素子とラッチ回路７２を接続するためのスイッチを含む。当該スイッチは、ヒューズ制御信号ＡＦＣＴＬ２によりオン・オフが制御される。ロード回路７１は、アンチヒューズ素子の状態をロードする際、上記スイッチを用いて、ラッチ回路７２、アンチヒューズ素子及び所定の電位が供給される電源線を接続する。
【００７４】
ラッチ回路７２は、Ｐチャネル型ＭＯＳトランジスタ７３〜７６と、Ｎチャネル型ＭＯＳトランジスタ７７と、インバータ回路７８と、を含んで構成される。
【００７５】
ラッチ回路７２は、アンチヒューズ素子が保持するデータをセンスノードＡＦＢＬの電位に応じて読み出し、インバータ回路７８を含むラッチ回路にて、読み出したデータを保持する。
【００７６】
ラッチ回路７２は、アンチヒューズ素子が保持するデータをヒューズアウト信号ＡＦＯＵＴとして出力する。
【００７７】
Ｐチャネル型ＭＯＳトランジスタ７３は、センスノードＡＦＢＬを所定の電位にプリチャージするプリチャージトランジスタとして動作する。Ｐチャネル型ＭＯＳトランジスタ７３は、ヒューズ制御信号ＡＦＣＴＬ２により制御される。
【００７８】
Ｐチャネル型ＭＯＳトランジスタ７５は、センスノードＡＦＢＬに流れるセンス電流の電流量を制御するバイアストランジスタとして動作する。Ｐチャネル型ＭＯＳトランジスタ７５は、ゲートにてバイアス信号ＢＩＡＳを受け、バイアス信号ＢＩＡＳに応じて、センスノードＡＦＢＬにセンス電流を流す。
【００７９】
図８は、セルアレイ３１上のレイアウトの一例を示す図である。上述のように、セルアレイ３１はセンスアンプアレイ３２とサブワードドライバアレイ３３により囲まれて配置されている。
【００８０】
複数のプレート電極５４が、それぞれセルアレイ３１の上方に、各セルアレイ３１を覆うように形成されている。プレート電極５４は、後述する電源線８１及び８２と、複数のメモリセルの間に配置されている。プレート電極５４は、プレート状に形成される電極である。即ち、それぞれのプレート電極５４は、対応するセルアレイ３１を一続きで覆うように形成される。プレート電極５４のこのような形状に起因し、プレート電極５４は大きな配線容量を有する。この配線容量は、プレート電圧ＶＰＬＴの安定化に寄与する。
【００８１】
プレート電極５４には、周辺回路エリア１００に含まれる第１の電源発生回路１５からプレート電圧ＶＰＬＴが供給される。プレート電圧ＶＰＬＴを供給する電源線は、第１層〜第３配線層に形成されている。具体的には、第２配線層のアルミニウム配線２ＡＬを用いて電源線８１が配線され、第３配線層のアルミニウム配線３ＡＬを用いて電源線８２が配線されている。これら層違いの電源線８１及び電源線８２が、スルーホール５５ｃにより接続されることで、プレート電圧ＶＰＬＴを供給する格子状の電源線を構成している。また、電源線８１は、スルーホール５５ｂを介して、第１層のアルミニウム配線１ＡＬにより配線された電源線８３に接続される。電源線８３は、スルーホール５５ａを介してプレート電極５４と電気的に接続される。
【００８２】
このように、プレート電圧ＶＰＬＴを伝達する電源線は、第２配線層をＹ方向に延伸する電源線８１と、第３配線層をＸ方向に延伸する電源線８２と、を含んで構成される。即ち、プレート電圧ＶＰＬＴを伝達する電源線は、セルアレイ３１の上方にて格子状に配線される。その結果、プレート電圧ＶＰＬＴを伝える電源線の抵抗値は、セルアレイ３１上、さらには、メモリエリア２００内で低く維持される。
【００８３】
基準電圧発生回路１４が発生するアレイ電源電圧基準信号ＶＡＲＹＲは、メモリエリア２００上を横断して、第２の電源発生回路２３に供給される。図８では、アレイ電源電圧基準信号ＶＡＲＹＲを伝える信号線８４は、Ｘ方向に延伸し、配線されている。
【００８４】
セルアレイ３１上（メモリエリア２００上）には、２本のシールド配線８５が、信号線８４を挟むように配線される。シールド配線８５と信号線８４のそれぞれは、プレート電極５４の上を通過するように配線されている。
【００８５】
２本のシールド配線８５は、プレート電圧ＶＰＬＴを伝える電源線８１、８２と接続される。その結果、シールド配線８５には、プレート電圧ＶＰＬＴが供給される。図８では、２本のシールド配線８５と電源線８１がスルーホール５５ｃにより接続されている。
【００８６】
２本のシールド配線８５は、アレイ電源電圧基準信号ＶＡＲＹＲのシールド配線として機能する。さらに、２本のシールド配線８５は、上述のプレート電圧ＶＰＬＴを伝える格子状に形成される電源線の一部を構成する。その結果、２本のシールド配線８５の抵抗値は、メモリエリア２００において、低く維持される。
【００８７】
２本のシールド配線８５は、プレート電極５４に接続されているため、シールド配線８５の配線容量は高くなっており、より効果的にアレイ電源電圧基準信号ＶＡＲＹＲをノイズから守ることができる。
【００８８】
図８では、第２配線層の電源線８１と第３配線層の電源線８２が交差する領域にて、２つのスルーホール５５ｃにて両電源線が接続されている。また、電源線８１と第３配線層のシールド配線８５が交差する領域にて、１つのスルーホール５５ｃにて電源線８１とシールド配線８５が接続されている。電源線や信号線を接続するスルーホール５５ｃの個数は１つ又は２つに限定されないが、配線抵抗を低下させる観点からは、スルーホールの個数は多い方が好ましい。
【００８９】
なお、メモリエリア２００上には、プレート電圧ＶＰＬＴを伝える電源線８１、８２等だけではなく、他の電源線や信号線も配線される。具体的には、サブワードドライバアレイ３３に含まれるサブワードドライバに接続されるメインワード線ＭＷＬがＹ方向を延伸するように配線される。また、外部電源ＶＤＤ、ＶＳＳを伝える電源線は、Ｘ方向及びＹ方向を延伸するように配線される。
【００９０】
さらに、メモリエリア２００上には、図８に図示した配線以外にも、他の電源線や、データの転送を行うための入出力線（ＩＯ線）等も配置されているが、図８では説明を簡単にするため、これらの配線の図示を省略している。
【００９１】
図９は、セルアレイ３１上の別のレイアウトの一例を示す図である。図９に示すように、２本のシールド配線８５を、バイアス信号ＢＩＡＳを伝える信号線８６を挟むように配線することで、バイアス信号ＢＩＡＳもアレイ電源電圧基準信号ＶＡＲＹＲと同様にノイズから保護できる。
【００９２】
＜変形例＞
以上、実施形態１では、アレイ電源電圧基準信号ＶＡＲＹＲとバイアス信号ＢＩＡＳのそれぞれを、個別にシールド配線８５で挟みこむ構成を説明した。しかし、第１の実施形態にて説明したメモリエリア２００の回路レイアウトや、信号線のレイアウトは例示であって、種々の変形が可能である。
【００９３】
例えば、図１０に示すように、アレイ電源電圧基準信号ＶＡＲＹＲを伝える信号線８４とバイアス信号ＢＩＡＳを伝える信号線８６を隣接して配置し、これらの信号線を２本のシールド配線８５で挟む込む構成であってもよい。
【００９４】
あるいは、図２に示すチップ配置（チップレイアウト）に代えて、図１１や図１２に示すようなチップ配置であってもよい。図１１に示すチップ配置では、周辺回路エリア１００がチップ両端及び中央部に形成され、且つ、電源系回路エリア１０１がチップ端部の周辺回路エリア１００に形成されている。図１２に示すチップ配置では、周辺回路エリア１００がチップ両端及び中央部に形成され、且つ、電源系回路エリア１０１がチップ中央部の周辺回路エリア１００に形成されている。図１１及び図１２に示すようなチップレイアウトを持つ半導体メモリ１に対しても、本願開示を適用することができる。
【００９５】
以上、第１の実施形態では、半導体メモリ１としてＤＲＡＭを例に取り説明したが、本願開示は、実質的に一定の電圧に保たれるプレート電極をセルアレイ内に有する各種の半導体メモリに適用できる。例えば、誘電体メモリ等の半導体メモリにも本願開示を適用できる。
【００９６】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００９７】
１  半導体メモリ
１１  アクセス制御回路
１２  ヒューズ制御回路
１３  バイアス発生回路
１４  基準電圧発生回路
１５  第１の電源発生回路
２１  アレイ内制御回路
２２  アンチヒューズ回路
２３  第２の電源発生回路
３１  セルアレイ
３２  センスアンプアレイ
３３  サブワードドライバアレイ
３４  Ｘデコーダ
３５  Ｙデコーダ
４１  セルトランジスタ
４２  セルキャパシタ
４３  サブワードドライバ
４４  センスアンプ
５１  上部電極
５２  キャパシタ絶縁膜
５３  下部電極
５４  プレート電極
５５ａ〜５５ｃ  スルーホール
６１  アンプ
６２  電流源回路
６３、７３〜７６  Ｐチャネル型ＭＯＳトランジスタ
７１  ロード回路
７２  ラッチ回路
７７  Ｎチャネル型ＭＯＳトランジスタ
７８  インバータ回路
８１〜８３  電源線
８４、８６  信号線
８５  シールド配線
１００  周辺回路エリア
１０１  電源系回路エリア
２００、２０１、２０２  メモリエリア
３００、３００ａ〜３００ｄ  メモリセルエリア
３０１  アレイ制御エリア
３０２  アレイ内電源発生回路エリア
３０３  ヒューズ回路エリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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