(57)【要約】【課題】配線層に形成される導体の抵抗を小さくする【解決手段】絶縁膜ＥＴＳ１は基板ＳＵＢ上に形成されており、ＳｉＯ（１−ｘ）Ｎｘ（ただしＸＲＤにおける分析結果においてｘ＞０．５）からなる。配線ＩＮＣ１は絶縁膜ＥＴＳ１上に形成されており、第１層ＭＬ１及び第２層ＭＬ２を有している。第１層ＭＬ１は、ＴｉＮ、ＴａＮ、ＷＮ、又はＲｕＮの少なくとも一つを含む。第２層ＭＬ２は第１層ＭＬ１上に形成されており、第１層ＭＬ１よりも抵抗が低い材料、例えばＷによって形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、ＳｉＯ（１−ｘ）Ｎｘからなる絶縁膜（ただしｘ＞０．１）と、
前記絶縁膜上に形成された配線と、
を備え、
前記配線は、第１層、及び前記第１層上に形成された第２層を有し、
前記第１層は、ＴｉＮ、ＴａＮ、ＷＮ、又はＲｕＮの少なくとも一つを含み、
前記第２層はＷ層である半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記基板に形成された層間絶縁膜を有し、
前記絶縁膜は、前記層間絶縁膜上に形成されており、かつ前記層間絶縁膜よりも薄い半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記絶縁膜の厚さは１０ｎｍ以上１００ｎｍ以下である半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
厚さ方向において、前記第１層の酸素濃度は２ａｔｏｍｉｃ％以下である半導体装置。
【請求項５】
基板と、
前記基板上に形成された多層配線層と、
前記多層配線層の第１絶縁層上に形成されたビット線と、
前記多層配線層の前記第１絶縁層よりも上層に形成された容量素子と、
前記基板に形成され、前記ビット線と前記容量素子とを接続するトランジスタと、
を備え、
前記第１絶縁層は、ＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）からなり、
前記ビット線は、第１層、及び前記第１層上に形成された第２層を有し、
前記第１層は、ＴｉＮ、ＴａＮ、ＷＮ、又はＲｕＮの少なくとも一つを含み、
前記第２層は前記第１層よりも抵抗が低い材料によって形成されている半導体装置。
【請求項６】
基板と、
前記基板上に形成され、凹部を有する絶縁層と、
前記凹部に埋め込まれた導電層と、
を備え、
前記凹部の少なくとも側面は、ＳｉＯ（１−ｘ）Ｎｘ膜（ただしｘ＞０．１）であり、
前記導電層は、前記凹部の側面及び底面に形成された第１層を有し、
前記第１層は、ＴｉＮ、ＴａＮ、ＷＮ、又はＲｕＮの少なくとも一つを含む半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記絶縁層は前記ＳｉＯ（１−ｘ）Ｎｘ膜である半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記絶縁層は、前記凹部を有する第１絶縁膜と、前記凹部の側面に形成された第２絶縁膜と、
を備え、
前記第２絶縁膜は前記ＳｉＯ（１−ｘ）Ｎｘ膜である半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記導電層は配線であり、かつ、前記第１層上に形成されたＷ層を有する半導体装置。
【請求項１０】
請求項７に記載の半導体装置において、
前記凹部に埋め込まれた容量素子を備え、
前記導電層は前記容量素子の下部電極である半導体装置。
【請求項１１】
絶縁膜と、
前記絶縁膜上に形成された配線と、
前記配線と前記絶縁膜の間に位置するバリアメタル膜と、
を備え、
前記絶縁膜は、ＳｉＯ２よりも酸素が放出されにくい材料によって形成されており、
前記バリアメタル膜を厚さ方向にＳＩＭＳで分析した場合における酸素濃度のプロファイルは、前記バリアメタル膜の厚さ方向の中心に対して非対称ではない半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば配線を有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
ＤＲＡＭの構造の一つに、容量素子よりも下の層にビット線を配置する構造がある。このような構造において、ビット線は、例えば特許文献１に記載されているように、窒化チタン層の上にタングステン層を積層させた構造を用いる場合が多い。そして特許文献１において、ビット線は酸化シリコン膜の上に形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−１３４４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年は半導体装置の微細化が進んでいる。このため、配線の幅も狭くなり、その結果、配線の抵抗は大きくなっている。配線などの導体の抵抗が大きくなると、半導体装置の消費電力が大きくなり、また、半導体装置の動作速度が遅くなる。このため、配線層に形成される導体の抵抗を小さくすることが望まれている。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態によれば、導電層は、絶縁層の上に形成されており、第１層及び第２層を有している。絶縁層は、ＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）からなる。第１層は、ＴｉＮ、ＴａＮ、ＷＮ、又はＲｕＮの少なくとも一つを含んでいる。第２層は第１層の上に形成されている。
【発明の効果】
【０００６】
前記一実施の形態によれば、配線層に形成される導体の抵抗を小さくすることができる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】ＳｉＯ（１−ｘ）Ｎｘ膜の上にＴｉＮ膜を形成した場合における、ＴｉＮ膜のシート抵抗値を、ＴｉＮ膜の膜厚とともに示す図である。
【図３】ＳｉＯ（１−ｘ）Ｎｘ膜からなる絶縁膜の上に配線を形成した場合における配線の抵抗値を、配線の幅とともに示す図である。
【図４】図２に示した試料におけるＴｉＮ膜のＸＲＤのチャートである。
【図５】図３に示した試料における第２層のＸＲＤのチャートである。
【図６】図３に示した試料における、第２層の初期層（すなわち低成膜速度で形成された層）のＸＲＤのチャートである。
【図７】図２に示した試料におけるＴｉＮ膜の酸素濃度の深さ方向のプロファイルを、ＳＩＭＳで分析した結果を示す図である。
【図８】図３に示した試料における配線の酸素濃度の深さ方向のプロファイルを、ＳＩＭＳで分析した結果を示す図である。
【図９】図２に示した試料におけるＴｉＮに含まれる酸素の濃度を示す図である。
【図１０】第２の実施形態に係る半導体装置の構成を示す図である。
【図１１】第３の実施形態に係る半導体装置の構成を示す図である。
【図１２】図１１に示した半導体装置の製造方法を示す断面図である。
【図１３】（ａ）は、第３の実施形態に係る半導体装置の構成を示す断面図であり、（ｂ）は、図１３（ａ）に示したメモリ領域を図１３（ａ）に直交する方向の断面で示した図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。半導体装置ＳＤは、基板ＳＵＢ、絶縁膜ＥＴＳ１、及び配線ＩＮＣ１を備えている。絶縁膜ＥＴＳ１は基板ＳＵＢ上に形成されており、ＳｉＯ（１−ｘ）Ｎｘ（ただしＸＰＳ（X-ray Photoelectron Spectroscopy）における分析結果においてｘ＞０．５）からなる。配線ＩＮＣ１は絶縁膜ＥＴＳ１上に形成されており、第１層ＭＬ１及び第２層ＭＬ２を有している。第１層ＭＬ１は、ＴｉＮ、ＴａＮ、ＷＮ、又はＲｕＮの少なくとも一つを含む。第２層ＭＬ２は第１層ＭＬ１上に形成されており、第１層ＭＬ１よりも抵抗が低い材料、例えばＷによって形成されている。以下、詳細に説明する。
【００１０】
基板ＳＵＢはシリコンなどの半導体基板である。基板ＳＵＢには、トランジスタＴＲ１，ＴＲ２、及び素子分離膜ＳＴＩが形成されている。素子分離膜ＳＴＩは、トランジスタＴＲ１が形成されている領域（第１の素子形成領域）及びトランジスタＴＲ２が形成されている領域（第２の素子形成領域）のそれぞれを、他の領域から分離している。素子分離膜ＳＴＩは、例えばトレンチアイソレーション法を用いて形成されているが、ＬＯＣＯＳ法を用いて形成されていてもよい。
【００１１】
トランジスタＴＲ１，ＴＲ２は、いずれも、ゲート絶縁膜、ゲート電極ＧＥ、ソース、及びドレインを有している。ゲート絶縁膜は例えば基板ＳＵＢを熱酸化した膜であるが、他の材料（例えば酸化シリコンよりも誘電率が高い材料）又は方法によって形成された膜であってもよい。ゲート電極ＧＥは、例えばポリシリコン膜を用いて形成されており、その側壁はサイドウォールＳＷで覆われている。ただし、ゲート電極ＧＥは、例えばＴｉＮなどの金属膜を用いて形成されていてもよい。サイドウォールＳＷは、例えば酸化シリコン膜及び窒化シリコン膜の少なくとも一方を用いて形成されている。
【００１２】
ゲート電極ＧＥの表層には、シリサイドＳＩＬ３が形成されている。また、トランジスタＴＲ１，ＴＲ２のドレインの表層にはシリサイドＳＩＬ１が形成されており、トランジスタＴＲ，ＴＲ２のソースの表層にはシリサイドＳＩＬ２が形成されている。シリサイドＳＩＬ１〜ＳＩＬ３は、例えばＮｉシリサイド又はＣｏシリサイドであるが、他の金属のシリサイドであってもよい。なお、トランジスタＴＲ１，ＴＲ２は、互いに同一の回路を構成していてもよいし、互いに異なる回路を構成していてもよい。
【００１３】
基板ＳＵＢ上には、多層配線層ＭＩＮＣが形成されている。本図に示す例において、多層配線層ＭＩＮＣは、１層目の層間絶縁膜ＩＮＳＬ１、絶縁膜ＥＴＳ１、及び２層目の層間絶縁膜ＩＮＳＬ２をこの順に積層した構成を有している。そして、絶縁膜ＥＴＳ１上に、配線ＩＮＣ１が形成されている。
【００１４】
層間絶縁膜ＩＮＳＬ１，ＩＮＳＬ２は、例えばＳｉＯ２、ＳｉＣＯＮ、又はＳｉＯＣを用いて形成されている。層間絶縁膜ＩＮＳＬ１，ＩＮＳＬ２は、ＳｉＯ２よりも酸素が放出されにくい材料（例えばＳｉＣＯＮ、又はＳｉＯＣ）によって形成されているのが好ましい。層間絶縁膜ＩＮＳＬ１，ＩＮＳＬ２は、これらのポーラス膜であってもよい。なお、層間絶縁膜ＩＮＳＬ１，ＩＮＳＬ２に含まれる各元素の比率は、様々である。また、層間絶縁膜ＩＮＳＬ１，ＩＮＳＬ２の少なくとも一部は、ＳｉＮ膜であってもよい。
【００１５】
絶縁膜ＥＴＳ１は、ＳｉＯ（１−ｘ）Ｎｘからなる。ここで、ｘ＞０．１、特にｘ＞０．５であるのが好ましい。また、ｘ＝１であってもよい。絶縁膜ＥＴＳ１の厚さは、層間絶縁膜ＩＮＳＬ１よりも薄く、例えば１０ｎｍ以上１００ｎｍ以下、特に３０ｎｍ以上７０ｎｍ以内であるのが好ましい。ここで、絶縁膜ＥＴＳ１は層間絶縁膜ＩＮＳＬ２に対してエッチング選択比が高くなっているため、層間絶縁膜ＩＮＳＬ２に接続孔を形成するときにエッチングストッパーとして機能する。
【００１６】
絶縁膜ＥＴＳ１上には、配線ＩＮＣ１が形成されている。配線ＩＮＣ１は、バリアメタル膜である第１層ＭＬ１の上に、配線ＩＮＣ１の本体である第２層ＭＬ２を積層した構成を有している。配線ＩＮＣ１の幅は、例えば６５ｎｍ以下である。ここで、配線ＩＮＣ１の幅を２８ｎｍ以下にしてもよい。
【００１７】
第１層ＭＬ１は、ＴｉＮｙ、ＴａＮｙ、ＷＮｙ、又はＲｕＮｙ（ただし０＜ｙ＜１）の少なくとも一つを含む。例えば、第１層ＭＬ１は、ＴｉＮ膜、ＴａＮ膜、ＷＮ膜、又はＲｕＮ膜を有している。なお、第１層ＭＬ１において、０．５＜ｙ＜１であるのが好ましい。第１層ＭＬ１の厚さは、例えば２．５ｎｍ以上５０ｎｍ以下である。第１層ＭＬ１は、例えば反応性スパッタリング法を用いて形成されている。
【００１８】
第２層ＭＬ２は、例えばＷ膜、Ａｌ膜、ＡｌＣｕ膜、又はＡｌＳｉＣｕ膜を用いて形成されている。第２層ＭＬ２の厚さは、例えば３０ｎｍ以上１００ｎｍ以下である。第２層ＭＬ２は、例えばスパッタリング法を用いて形成されている。
【００１９】
また、配線ＩＮＣ１は、層間絶縁膜ＩＮＳＬ１及び絶縁膜ＥＴＳ１に埋め込まれたコンタクトＣＯＮ１を介して、トランジスタＴＲ１のソース又はドレインに接続している。コンタクトＣＯＮ１は、層間絶縁膜ＩＮＳＬ１及び絶縁膜ＥＴＳ１に形成された接続孔内に位置しており、例えばＴｉＮなどのバリアメタル膜及びＷを用いて形成されている。なお、本図に示す例において、コンタクトＣＯＮ１は層間絶縁膜ＩＮＳＬ１にのみ埋め込まれている。そして、接続孔のうち絶縁膜ＥＴＳ１と重なる部分には、配線ＩＮＣ１の第１層ＭＬ１が入り込んでいる。
【００２０】
配線ＩＮＣ１上及び絶縁膜ＥＴＳ１上には、層間絶縁膜ＩＮＳＬ２が形成されている。層間絶縁膜ＩＮＳＬ２には、ビアＶＡ１が埋め込まれている。ビアＶＡ１は、配線ＩＮＣ１に接続している。ビアＶＡ１は、例えばＴｉＮ膜などのバリアメタル膜と、Ｃｕ又はＷを用いて形成されている。
【００２１】
なお、多層配線層ＭＩＮＣは、さらにコンタクトＣＯＮ２，ＣＯＮ３、及び配線ＩＮＣ２を有している。
【００２２】
コンタクトＣＯＮ２，ＣＯＮ３は層間絶縁膜ＩＮＳＬ２、絶縁膜ＥＴＳ１、及び層間絶縁膜ＩＮＳＬ１を貫通している。コンタクトＣＯＮ２はトランジスタＴＲ１のソース及びドレインの他方に接続しており、コンタクトＣＯＮ３はトランジスタＴＲ２のゲート電極ＧＥに接続している。コンタクトＣＯＮ２，ＣＯＮ３は、例えばＴｉＮ膜などのバリアメタル膜と、Ｃｕ又はＷを用いて形成されている。
【００２３】
配線ＩＮＣ２は、絶縁膜ＥＴＳ１上に位置しており、配線ＩＮＣ１と同様の構成を有している。配線ＩＮＣ２は、トランジスタＴＲ２とともに一つの回路を構成している。
【００２４】
次に、図１に示した半導体装置ＳＤの製造方法を説明する。まず、基板ＳＵＢに素子分離膜ＳＴＩを形成する。次いで、トランジスタＴＲ１，ＴＲ２のゲート絶縁膜及びゲート電極ＧＥを形成し、さらにサイドウォールＳＷを形成する。次いで、基板ＳＵＢに不純物イオンを注入することにより、トランジスタＴＲ１，ＴＲ２のソース及びドレインを形成する。さらに、シリサイドＳＩＬ１，ＳＩＬ２，ＳＩＬ３を形成する。
【００２５】
次いで、基板ＳＵＢ上に層間絶縁膜ＩＮＳＬ１を、例えば熱ＣＶＤ法又はプラズマＣＶＤ法を用いて形成する。次いで、層間絶縁膜ＩＮＳＬ１に接続孔を形成し、この接続孔内にコンタクトＣＯＮ１を埋め込む。なお、この工程において、コンタクトＣＯＮ２，ＣＯＮ３のうち層間絶縁膜ＩＮＳＬ１内に位置する部分を形成してもよい。
【００２６】
次いで、層間絶縁膜ＩＮＳＬ１上に、絶縁膜ＥＴＳ１を、例えばプラズマＣＶＤ法を用いて形成する。次いで、絶縁膜ＥＴＳ１に開口を形成する。この開口は、コンタクトＣＯＮ１の上に位置している。次いで、絶縁膜ＥＴＳ１の開口内及び絶縁膜ＥＴＳ１上に、第１層ＭＬ１となる導電膜を形成し、さらにこの導電膜上に、第２層ＭＬ２となる導電膜を形成する。ここで、第２層ＭＬ２は、まず、低温かつ低成膜速度で形成された後、高温かつ高成膜速度で形成される。次いで、この導電膜の積層膜上にレジストパターンを形成し、このレジストパターンをマスクとして、上記した積層膜をエッチングする。これにより、配線ＩＮＣ１，ＩＮＣ２が形成される。
【００２７】
次いで、絶縁膜ＥＴＳ１上及び配線ＩＮＣ１，ＩＮＣ２上に、層間絶縁膜ＩＮＳＬ２を、例えばプラズマＣＶＤ法を用いて形成する。次いで、ビアＶＡ１、及びコンタクトＣＯＮ２，ＣＯＮ３を埋め込むための接続孔を形成し、これら接続孔の中に、ビアＶＡ１、及びコンタクトＣＯＮ２，ＣＯＮ３を埋め込む。
【００２８】
以上、本実施形態によれば、配線ＩＮＣ１，ＩＮＣ２は、第１層ＭＬ１の上に第２層ＭＬ２を形成した構成を有している。第１層ＭＬ１は絶縁膜ＥＴＳ１上に形成されている。第１層ＭＬ１はＴｉＮｙ、ＴａＮｙ、ＷＮｙ、又はＲｕＮｙ（ただし０＜ｙ＜１）の少なくとも一つを含み、第２層ＭＬ２は、例えばＷ膜、Ａｌ膜、ＡｌＣｕ膜、又はＡｌＳｉＣｕ膜である。そして、絶縁膜ＥＴＳ１は、ＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜である。このため、絶縁膜ＥＴＳ１は、酸化シリコン膜と比較して、水分や酸素を吸着しにくい。従って、第１層ＭＬ１のうち絶縁膜ＥＴＳ１側の位置する領域には、絶縁膜ＥＴＳ１が酸化シリコン膜である場合と比較して、酸素原子が少ない。これにより、第１層ＭＬ１の結晶粒は、絶縁膜ＥＴＳ１が酸化シリコン膜である場合と比較して大きくなる。これに伴い、第２層ＭＬ２の結晶粒も、絶縁膜ＥＴＳ１が酸化シリコン膜である場合と比較して大きくなる。従って、配線ＩＮＣ１，ＩＮＣ２の抵抗は低くなる。以下、この効果をデータとともに示す。
【００２９】
図２は、ＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜の上にＴｉＮ膜（すなわち第１層ＭＬ１）を形成した場合における、ＴｉＮ膜のシート抵抗値を、ＴｉＮ膜の膜厚とともに示す図である。なお、図２には、比較例として、ＳｉＯ２膜上に形成されたＴｉＮ膜のシート抵抗値も示されている。図２から、ＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜の上にＴｉＮ膜を形成することにより、ＴｉＮ膜のシート抵抗値が低くなることが分かる。これにより、絶縁膜ＥＴＳ１をＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜とすることにより、第１層ＭＬ１のシート抵抗値を小さくできることが示された。
【００３０】
図３は、ＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜からなる絶縁膜ＥＴＳ１の上に配線ＩＮＣ１を形成した場合における配線ＩＮＣ１の抵抗値を、配線ＩＮＣ１の幅とともに示す図である。なお、図２には、比較例として、絶縁膜ＥＴＳ１をＳｉＯ２膜とした場合における配線ＩＮＣ１の抵抗値も示されている。図３に示した試料において、配線ＩＮＣ１の第１層ＭＬ１はＴｉＮ膜であり、第２層ＭＬ２はＷ膜である。
【００３１】
図３から、絶縁膜ＥＴＳ１をＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜にすると、絶縁膜ＥＴＳ１をＳｉＯ２膜とした場合と比較して、配線ＩＮＣ１の抵抗が低くなることが示された。
【００３２】
図４は、図２に示した試料におけるＴｉＮ膜のＸＲＤのチャートである。本図から、ＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜の上に形成されたＴｉＮ膜（実施形態）の結晶粒は、ＳｉＯ２膜上に形成されたＴｉＮ膜（比較例）の結晶粒よりも大きいことが分かる。なお、ＳＥＭ像を用いて結晶粒径を測定した結果、実施形態における結晶粒径の平均値は２９ｎｍであったのに対し、比較例における結晶粒径の平均値は２６ｎｍであった
【００３３】
図５は、図３に示した試料における第２層ＭＬ２のＸＲＤのチャートである。本図から、ＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜の上に形成された第２層ＭＬ２（実施形態）の結晶粒は、ＳｉＯ２膜上に形成された第２層ＭＬ２（比較例）の結晶粒よりも大きいことが分かる。
【００３４】
図６は、図３に示した試料における、第２層ＭＬ２の初期層（すなわち低成膜速度で形成された層）のＸＲＤのチャートである。本図から、ＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜の上に形成された初期層（実施形態）の結晶粒は、ＳｉＯ２膜上に形成された初期層（比較例）の結晶粒よりも大きいことが分かる。
【００３５】
図７は、図２に示した試料におけるＴｉＮ膜の酸素濃度の深さ方向のプロファイルを、ＳＩＭＳで分析した結果を示している。本図から、ＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜の上に形成されたＴｉＮ膜（実施形態）の酸素濃度は、ＳｉＯ２膜上に形成されたＴｉＮ膜（比較例）の酸素濃度と比較して低いことが分かる。この傾向は、ＴｉＮ膜のうちＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜に近い部分（すなわち厚さ方向において中央よりも下の層）において、特に顕著であった。そして、この酸素濃度の厚さ方向のプロファイルは、ＴｉＮ膜（すなわち第１層ＭＬ１）の厚さ方向の中心を基準に非対称になっていない。この傾向は、第１層ＭＬ１として他の金属を用いた場合にも得られる。
【００３６】
図８は、図３に示した試料における配線ＩＮＣ１の酸素濃度の深さ方向のプロファイルを、ＳＩＭＳで分析した結果を示している。本図から、第１層ＭＬ１の酸素濃度は、図７と同様の傾向を示していることが分かった。
【００３７】
図９は、図２に示した試料及び比較例のそれぞれにおいて、ＴｉＮ膜（第１層ＭＬ１）に含まれる酸素濃度をＸＰＳ法を用いて測定した結果を示している。この図から、実施形態に係るＴｉＮ膜に含まれる酸素は、比較例に係るＴｉＮ膜に含まれる酸素よりも少ない（具体的には２ａｔｏｍｉｃ％以下）であることが示された。なお、第１層ＭＬ１として他の金属を用いた場合においても、実施形態に係る第１層ＭＬ１に含まれる酸素濃度は、比較例に係る第１層ＭＬ１に含まれる酸素濃度よりも低く（具体的には２ａｔｏｍｉｃ％以下）なる。
【００３８】
なお、図２〜８に示した例において、第１層ＭＬ１はＴｉＮ膜であり、第２層ＭＬ２はＷ膜であるが、第１層ＭＬ１がＴａＮ、ＷＮ、又はＲｕＮであり、第２層ＭＬ２がＡｌ膜、ＡｌＣｕ膜、又はＡｌＳｉＣｕ膜である場合においても同様の傾向となることは明らかである。
【００３９】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置ＳＤの構成を示す図である。本実施形態に係る半導体装置ＳＤは、配線ＩＮＣ１，ＩＮＣ２が、ダマシン法を用いて絶縁膜ＥＴＳ１に埋め込まれている点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４０】
具体的には、絶縁膜ＥＴＳ１の材料は第１の実施形態と同様であり、また絶縁膜ＥＴＳ１の膜厚は、例えば５０ｎｍ以上１８０ｎｍ以下である。そして、絶縁膜ＥＴＳ１のうち配線ＩＮＣ１が形成されるべき領域には凹部ＴＲＮ１が形成されており、配線ＩＮＣ２が形成されるべき領域には凹部ＴＲＮ２が形成されている。凹部ＴＲＮ１，ＴＲＮ２は絶縁膜ＥＴＳ１を貫通している。ただし、凹部ＴＲＮ１，ＴＲＮ２は絶縁膜ＥＴＳ１を貫通していなくてもよい。そして、第１層ＭＬ１は凹部ＴＲＮ１，ＴＲＮ２の底面及び側面に形成されており、第２層ＭＬ２は、凹部ＴＲＮ１，ＴＲＮ２の残りの空間を埋めている。
【００４１】
本実施形態に係る半導体装置ＳＤの製造方法は、配線ＩＮＣ１，ＩＮＣ２の形成方法を除いて、第１の実施形態に係る半導体装置ＳＤの製造方法と同様である。本実施形態において、配線ＩＮＣ１，ＩＮＣ２は、以下のようにして形成される。
【００４２】
まず、絶縁膜ＥＴＳ１を形成した後、絶縁膜ＥＴＳ１上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして絶縁膜ＥＴＳ１をエッチングする。このとき、層間絶縁膜ＩＮＳＬ１がエッチングストッパーとして機能する。これにより、凹部ＴＲＮ１，ＴＲＮ２が形成される。次いで、凹部ＴＲＮ１，ＴＲＮ２の底面上及び側面上、並びに絶縁膜ＥＴＳ１上に、第１層ＭＬ１となる導電膜を形成する。この導電膜は、例えば有機ガスＣＶＤ法、低圧ＣＶＤ法、又はＡＬＤ法を用いて形成され、その膜厚は、例えば５ｎｍ以下である。次いで、この導電膜の上に、第２層ＭＬ２となる導電膜を形成する。次いで、絶縁膜ＥＴＳ１上に位置する２つの導電膜を、ＣＭＰ法又はエッチバック法を用いて除去する。これにより、配線ＩＮＣ１，ＩＮＣ２が形成される。
【００４３】
本実施形態によっても、第１層ＭＬ１の少なくとも側面は、絶縁膜ＥＴＳ１に接している。これにより、第１層ＭＬ１に含まれる酸素の量は少なくなり、第１層ＭＬ１の結晶粒は大きくなる。従って、第２層ＭＬ２の結晶粒も大きくなり、その結果、配線ＩＮＣ１，ＩＮＣ２の抵抗は小さくなる。
【００４４】
また、第１の実施形態によれば、絶縁膜ＥＴＳ１の上に配線ＩＮＣ１，ＩＮＣ２が突出した形状になるため、配線ＩＮＣ１，ＩＮＣ２の微細化が進んだ場合、これら配線の間に層間絶縁膜ＩＮＳＬ２が入り込まず、ボイドが形成される可能性が出てくる。この場合、配線間でショートが生じる可能性が出てくる。これに対して本実施形態によれば、配線ＩＮＣ１，ＩＮＣ２は絶縁膜ＥＴＳ１に埋め込まれているため、隣り合う配線ＩＮＣ１の間、及び隣り合う配線ＩＮＣ２の間には、必ず絶縁膜ＥＴＳ１が存在する。従って、配線間でショートが生じる可能性は低くなる。
【００４５】
（第３の実施形態）
図１１は、第３の実施形態に係る半導体装置ＳＤの構成を示す図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４６】
まず、配線ＩＮＣ１はダマシン法を用いて形成されている。また、コンタクトＣＯＮ１、及びコンタクトＣＯＮ２，３のうち層間絶縁膜ＩＮＳＬ１に位置する部分は、配線ＩＮＣ１と同一工程で形成されている。なお、本図に示す例において、層間絶縁膜ＩＮＳＬ１の上には絶縁膜ＥＴＳ１が形成されていないが、層間絶縁膜ＩＮＳＬ１の上に絶縁膜ＥＴＳ１が形成されていてもよい。
【００４７】
また、層間絶縁膜ＩＮＳＬ１は、第１絶縁層ＩＮＳＬ１１及び第２絶縁層ＩＮＳＬ１２（絶縁層）を有している。第１絶縁層ＩＮＳＬ１１は層間絶縁膜ＩＮＳＬ１の本体であり、第１の実施形態における層間絶縁膜ＩＮＳＬ１と同様の材料を用いて形成されている。凹部ＴＲＮ１及び接続孔は、層間絶縁膜ＩＮＳＬ１を用いて形成されている。そして、第２絶縁層ＩＮＳＬ１２は、凹部ＴＲＮ１の側面及び接続孔の側面に形成されている。第２絶縁層ＩＮＳＬ１２は、第１の実施形態における絶縁膜ＥＴＳ１と同様の材料、すなわちＳｉＯ（１−ｘ）Ｎｘ（ｘ＞０．１）を用いて形成されている。第２絶縁層ＩＮＳＬ１２の膜厚は、例えば５ｎｍ以下である。
【００４８】
図１２の各図は、図１１に示した半導体装置ＳＤの製造方法を示す断面図である。まず、図１２（ａ）に示すように、基板ＳＵＢに素子分離膜ＳＴＩ、及びトランジスタＴＲ１，ＴＲ２を形成する。これらの形成方法は、第１の実施形態と同様である。次いで、基板ＳＵＢ、素子分離膜ＳＴＩ、及びトランジスタＴＲ１，ＴＲ２の上に、第１絶縁層ＩＮＳＬ１１を形成する。第１絶縁層ＩＮＳＬ１１の形成方法は、第１の実施形態における層間絶縁膜ＩＮＳＬ１の形成方法と同様である。次いで、層間絶縁膜ＩＮＳＬ１に、配線ＩＮＣ１を埋め込むための凹部ＴＲＮ１、配線ＩＮＣ２を埋め込むためのＴＲＮ２、コンタクトＣＯＮ１を埋め込むための接続孔ＣＨ１、コンタクトＣＯＮ２を埋め込むための接続孔ＣＨ２、及びコンタクトＣＯＮ３を埋め込むための接続孔ＣＨ３を形成する。
【００４９】
次いで、層間絶縁膜ＩＮＳＬ１上、凹部ＴＲＮ１，ＴＲＮ２の底面上及び側面上、並びに接続孔ＣＨ１，ＣＨ２，ＣＨ３の底面上及び側面上に、第２絶縁層ＩＮＳＬ１２を形成する。第２絶縁層ＩＮＳＬ１２は、例えばプラズマＣＶＤ法を用いて形成される。
【００５０】
次いで、図１２（ｂ）に示すように、第２絶縁層ＩＮＳＬ１２をエッチバックする。これにより、第２絶縁層ＩＮＳＬ１２のうち層間絶縁膜ＩＮＳＬ１上、凹部ＴＲＮ１，ＴＲＮ２の底面上、及び接続孔ＣＨ１，ＣＨ２，ＣＨ３の底面上に位置する部分は除去される。
【００５１】
その後、次いで、凹部ＴＲＮ１，ＴＲＮ２の底面上及び側面上、接続孔ＣＨ１、ＣＨ２，ＣＨ３の底面上及び側面上、並びに絶縁膜ＥＴＳ１上に、第１層ＭＬ１となる導電膜を形成する。次いで、この導電膜の上に、第２層ＭＬ２となる導電膜を形成する。第１層ＭＬ１及び第２層ＭＬ２の形成方法は、第２の実施形態と同様である。次いで、絶縁膜ＥＴＳ１上に位置する２つの導電膜を、ＣＭＰ法又はエッチバック法を用いて除去する。これにより、配線ＩＮＣ１，ＩＮＣ２、及びコンタクトＣＯＮ１，ＣＯＮ２，ＣＯＮ３のうち層間絶縁膜ＩＮＳＬ１に位置する部分が形成される。
【００５２】
その後、層間絶縁膜ＩＮＳＬ２、ビアＶＡ１、及びコンタクトＣＯＮ２，ＣＯＮ３のうち層間絶縁膜ＩＮＳＬ２に位置する部分を形成する。これらの形成方法は、第１の実施形態と同様である。
【００５３】
以上、本実施形態によれば、第１層ＭＬ１の側面は、第２絶縁層ＩＮＳＬ１２に接している。第２絶縁層ＩＮＳＬ１２は、第１の実施形態における絶縁膜ＥＴＳ１と同様の材料によって形成されている。このため、第１層ＭＬ１に含まれる酸素の量は少なくなり、第１層ＭＬ１の結晶粒は大きくなる。従って、第２層ＭＬ２の結晶粒も大きくなり、その結果、配線ＩＮＣ１，ＩＮＣ２の抵抗は小さくなる。また、コンタクトＣＯＮ１、及びコンタクトＣＯＮ２，ＣＯＮ３のうち第１絶縁層ＩＮＳＬ１１内に位置する部分の結晶粒も大きくなるため、コンタクトＣＯＮ１，ＣＯＮ２，ＣＯＮ３の抵抗も小さくなる。
【００５４】
また、凹部ＴＲＮ１，ＴＲＮ２の側面に第２絶縁層ＩＮＳＬ１２を形成しているため、第２の実施形態と比較して、層間絶縁膜においてＳｉＯ（１−ｘ）Ｎｘが占める体積は低くなる。従って、配線の間又はコンタクトの間に生じる寄生容量を小さくすることができる。
【００５５】
（第４の実施形態）
図１３（ａ）は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図である。図１３（ｂ）は、図１３（ａ）に示したメモリ領域ＭＲを図１３（ａ）に直交する方向（すなわちゲート電極ＧＥが延在する方向）の断面で示した図である。本実施例に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５６】
まず、半導体装置ＳＤはメモリ領域ＭＲ及びロジック領域ＬＲを有している。メモリ領域ＭＲには容量素子ＣＰ及びトランジスタＴＲ１が形成されており、ロジック領域ＬＲにはトランジスタＴＲ２が形成されている。容量素子ＣＰはメモリ素子の１部であり、トランジスタＴＲ１によって書き込み及び消去が制御されている。また、トランジスタＴＲ２はロジック回路の少なくとも一部を構成している。
【００５７】
詳細には、多層配線層ＭＩＮＣは、層間絶縁膜ＩＮＳＬ２の上に、層間絶縁膜ＩＮＳＬ３，ＩＮＳＬ４を有している。層間絶縁膜ＩＮＳＬ３には凹部ＴＲＮ３が形成されており、この凹部ＴＲＮ３の中に容量素子ＣＰが埋め込まれている。なお、層間絶縁膜ＩＮＳＬ３は、複数の絶縁膜を積層させた構成を有していてもよい。
【００５８】
容量素子ＣＰは、第１電極ＥＬ１、誘電層ＤＩＥ、及び第２電極ＥＬ２をこの順に積層した構成を有している。
【００５９】
第１電極ＥＬ１は、凹部ＴＲＮ３の底面及び側面に沿って形成されており、配線ＩＮＣ１の第１層ＭＬ１と同様の材料を用いて形成されている。第１電極ＥＬ１の厚さは、例えば５ｎｍ以上２０ｎｍ以下である。誘電層ＤＩＥは第１電極ＥＬ１の上に形成されており、例えば酸化ジルコニウムを用いて形成されている。第２電極ＥＬ２はＴｉＮ膜とＷ膜とを積層した構成を有しており、凹部ＴＲＮ３の残りの空間を埋めている。
【００６０】
また、凹部ＴＲＮ３の側面には、第３絶縁膜ＩＮＳＬ３１が形成されている。第３絶縁膜ＩＮＳＬ３１は、第３の実施形態における第２絶縁層ＩＮＳＬ１２と同様の構成である。具体的には、第３絶縁膜ＩＮＳＬ３１はＳｉＯ（１−ｘ）Ｎｘ（ただしｘ＞０．１）膜であり、その厚さは例えば５ｎｍ以下である。そして、第１電極ＥＬ１の一部は、第３絶縁膜ＩＮＳＬ３１に接している。
【００６１】
そして層間絶縁膜ＩＮＳＬ３には、ビアＶＡ２が埋め込まれている。ビアＶＡ２は、第２電極ＥＬ２に接続している。
【００６２】
本図に示す例において、配線ＩＮＣ１はビット線であり、また、コンタクトＣＯＮ２は容量素子ＣＰの第１電極ＥＬ１に接続している。また、ビアＶＡ１は層間絶縁膜ＩＮＳＬ２，ＩＮＳＬ３，ＩＮＳＬ４を貫いており、コンタクトＣＯＮ３は層間絶縁膜ＩＮＳＬ１，ＩＮＣＬ２，ＩＮＣＬ３，ＩＮＣＬ４を貫いている。
【００６３】
また、ロジック領域ＬＲにおいて、層間絶縁膜ＩＮＳＬ１の上には配線が形成されていない。その代わりに、コンタクトＣＯＮ３は層間絶縁膜ＩＮＳＬ１，ＩＮＳＬ２，ＩＮＳＬ３，ＩＮＳＬ４を貫通しており、層間絶縁膜ＩＮＳＬ４より上層の配線（図示せず）をトランジスタＴＲ２に接続している。
【００６４】
次に、本実施形態に係る半導体装置ＳＤの製造方法を説明する。まず、基板ＳＵＢに素子分離膜ＳＴＩ、トランジスタＴＲ１，ＴＲ２、層間絶縁膜ＩＮＳＬ１、絶縁膜ＥＴＳ１、配線ＩＮＣ１，ＩＮＣ２、層間絶縁膜ＩＮＳＬ２、コンタクトＣＯＮ１，ＣＯＮ２、及びコンタクトＣＯＮ３のうち層間絶縁膜ＩＮＳＬ１，ＩＮＳＬ２に埋め込まれた部分を形成する。これらの形成方法は、第１の実施形態と同様である。
【００６５】
次いで、層間絶縁膜ＩＮＳＬ２上に、層間絶縁膜ＩＮＳＬ３を形成する。層間絶縁膜ＩＮＳＬ３の形成方法は、例えば層間絶縁膜ＩＮＳＬ２の形成方法と同様である。次いで、層間絶縁膜ＩＮＳＬ３に凹部ＴＲＮ３を形成する。凹部ＴＲＮ３は層間絶縁膜ＩＮＳＬ３を貫いており、その底部にはコンタクトＣＯＮ２の上端が露出している。
【００６６】
次いで、凹部ＴＲＮ３の側面に第３絶縁膜ＩＮＳＬ３１を形成する。第３絶縁膜ＩＮＳＬ３１の形成方法は、第３の実施形態に示した第２絶縁層ＩＮＳＬ１２の形成方法と同様である。
【００６７】
次いで、凹部ＴＲＮ３の底面及び側面、及び層間絶縁膜ＩＮＳＬ３上に、第１電極ＥＬ１となる膜、誘電層ＤＩＥとなる膜、及び第２電極ＥＬ２となる膜をこの順に形成する。次いで、層間絶縁膜ＩＮＳＬ３上に位置するこれらの膜を除去する。これにより、容量素子ＣＰが形成される。
【００６８】
次いで、層間絶縁膜ＩＮＳＬ３上に層間絶縁膜ＩＮＳＬ４を形成する。次いで、層間絶縁膜ＩＮＳＬ４に、ビアＶＡ２を埋め込むための接続孔を形成する。この工程において、層間絶縁膜ＩＮＳＬ３，ＩＮＳＬ４には、コンタクトＣＯＮ３を埋め込むための接続孔、及びビアＶＡ１を埋め込むための接続孔が形成される。次いで、これら接続孔に、ビアＶＡ１，ＶＡ２、及びコンタクトＣＯＮ３を埋め込む。
【００６９】
本実施形態によっても、第１の実施形態と同様に、配線ＩＮＣ１，ＩＮＣ２の抵抗は低くなる。また、配線ＩＮＣ１はビット線であるため、配線ＩＮＣ１の抵抗が低くなることにより、メモリの動作は速くなる。また、凹部ＴＲＮ３の側面には第３絶縁膜ＩＮＳＬ３１が形成されている。第３絶縁膜ＩＮＳＬ３１は、第１の実施形態における絶縁膜ＥＴＳ１と同様の材料を用いて形成されている。このため、第１電極ＥＬ１を構成する金属膜の結晶粒は大きくなり、その結果、第１電極ＥＬ１の抵抗は低くなる。
【００７０】
また、第１電極ＥＬ１の結晶粒が大きくなるとともに結晶化率も向上している。それによって誘電層ＤＩＥの誘電率の高い結晶相になる。その結果、容量素子ＣＰの容量も大きくなる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７２】
ＣＨ１ 接続孔
ＣＨ２ 接続孔
ＣＨ３ 接続孔
ＣＯＮ１ コンタクト
ＣＯＮ２ コンタクト
ＣＯＮ３ コンタクト
ＣＰ 容量素子
ＤＩＥ 誘電層
ＥＬ１ 第１電極
ＥＬ２ 第２電極
ＥＴＳ１ 絶縁膜
ＧＥ ゲート電極
ＩＮＣ１ 配線
ＩＮＣ２ 配線
ＩＮＣ３ 配線
ＩＮＳＬ１ 層間絶縁膜
ＩＮＳＬ１１ 第１絶縁層
ＩＮＳＬ１２ 第２絶縁層
ＩＮＳＬ２ 層間絶縁膜
ＩＮＳＬ３ 層間絶縁膜
ＩＮＳＬ３１ 第３絶縁膜
ＩＮＳＬ４ 層間絶縁膜
ＬＲ ロジック領域
ＭＩＮＣ 多層配線層
ＭＬ１ 第１層
ＭＬ２ 第２層
ＭＲ メモリ領域
ＳＤ 半導体装置
ＳＩＬ１ シリサイド
ＳＩＬ２ シリサイド
ＳＩＬ３ シリサイド
ＳＴＩ 素子分離膜
ＳＵＢ 基板
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
ＴＲＮ１ 凹部
ＴＲＮ２ 凹部
ＴＲＮ３ 凹部
ＶＡ１ ビア
ＶＡ２ ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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