(57)【要約】      （修正有）【課題】キャパシタ形成工程においてストッパー膜が除去されることを防止する。【解決手段】半導体基板１上のストッパー膜５上に第１犠牲膜、第1サポート膜１８Ａ、第２犠牲膜、第２サポート膜１８Ｂ、を順次に形成する工程と、第２サポート膜１８Ｂ、第２犠牲膜、第１サポート膜１８Ａ、第１犠牲膜、ストッパー膜５を貫通するコンタクトホール１１を形成する工程と、下部電極材料を形成する工程と、第２サポート膜１８Ｂに第１開口３２Ａを形成すると共にコンタクトホール１１の内面に下部電極７を形成する工程と、第１ウェットエッチングにより第２犠牲膜を除去する工程と、第２サポート膜１８Ｂをマスクとする異方性ドライエッチングにより第１サポート膜１８Ａに第２開口３２Ｂを形成する工程と、第２ウェットエッチングにより第１犠牲膜を除去する工程とを含み、第１サポート膜１８Ａは、カーボン膜もしくはシリコン膜のいずれかを含んで構成される。【選択図】図２
2016039162.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にシリコン窒化膜からなるストッパー膜を形成する工程と、
前記ストッパー膜上に第1犠牲膜、第1サポート膜、第２犠牲膜、第２サポート膜、を順次に形成する工程と、
前記第２サポート膜、前記第２犠牲膜、前記第１サポート膜、前記第１犠牲膜、前記ストッパー膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールの内面を含む全面に下部電極材料を形成する工程と、
前記第２サポート膜に第１開口を形成すると共に前記コンタクトホールの内面に下部電極を形成する工程と、
前記第１開口を介する第１ウェットエッチングにより第２犠牲膜を除去する工程と、
前記第１開口が形成された前記第２サポート膜をマスクとする異方性ドライエッチングにより前記第１サポート膜に第２開口を形成する工程と、
前記第２開口を介する第２ウェットエッチングにより前記第１犠牲膜を除去する工程と、を含み、
前記第１サポート膜は、少なくとも、カーボン膜もしくはシリコン膜のいずれかを含んで構成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１サポート膜は、前記ドライエッチングによる除去速度が前記ストッパー膜よりも速い材料からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１サポート膜は、前記カーボン膜を含んで構成され、
前記第１ウェットエッチングの際に、前記カーボン膜に形成されたピンホールを介して前記第１犠牲膜がエッチングされて前記ストッパー膜が露出し、
前記ストッパー膜が露出した状態で、前記ストッパー膜がエッチングされないドライエッチング条件下で前記第１サポート膜に対して前記ドライエッチングを行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ドライエッチング条件は、前記第１サポート膜の前記カーボン膜のみがエッチングされて除去され、前記ストッパー膜の前記シリコン窒化膜はエッチングされずに残存する条件であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記カーボン膜は、ダイヤモンドライクカーボン膜又は非晶質カーボン膜であることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記第１サポート膜は、前記シリコン膜を含んで構成され
前記第１ウェットエッチングの際に前記第１サポート膜に形成されたピンホールを前記シリコン膜で埋設し、これにより、前記第１ウェットエッチング時にウェットエッチング液が前記第１サポート膜を介して前記第１犠牲膜に拡散することを防止することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記ストッパー膜は前記第１犠牲膜で覆われて露出しておらず、
前記ストッパー膜が露出していない状態で、前記第２開口形成時に前記第１サポート膜に対して前記ドライエッチングが行われることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１サポート膜は、第１絶縁膜と第１保護膜との積層膜からなることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第１絶縁膜は、前記第１保護膜の上面又は下面に形成され、
前記第１絶縁膜は、シリコン窒化膜で形成され、
前記第１保護膜は、前記第１ウェットエッチングによる除去速度が前記シリコン窒化膜よりも遅い材料で形成されていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１サポート膜は、第１絶縁膜と第１保護膜と第２保護膜が積層された積層膜からなり、
前記第２保護膜は、前記第１絶縁膜の上面に形成され、
前記第１絶縁膜は、前記第１保護膜の上面に形成され、
前記第１絶縁膜は、シリコン窒化膜で形成され、
前記第１保護膜又は前記第２保護膜は、前記第１ウェットエッチングによる除去速度が前記シリコン窒化膜よりも遅い材料で形成されていることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記シリコン窒化膜よりも遅い材料は、ノンドープ晶質シリコン膜であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１ウェットエッチングにより前記第２犠牲膜を除去する際に、前記第１絶縁膜のピンホールは前記第１保護膜又は前記第２保護膜で閉塞され、前記第１犠牲膜は除去されないで残存し、
これにより、前記第１サポート膜に前記第２開口部を形成する際の前記ドライエッチングによって前記ストッパー膜が除去されるのを防止することを特徴とする請求項８から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記ドライエッチングによって前記ストッパー膜を除去することなく前記第１サポート膜に前記第２開口部が形成され、これにより、前記ストッパー膜の下層に位置する層間絶縁膜が除去されるのを防止することを特徴とする請求項１から１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
半導体基板上に配置されるストッパー膜と、
前記ストッパー膜を貫通して、前記半導体基板の表面に垂直な第３方向に直立し外側面を有する複数の下部電極と、
前記下部電極の前記第３方向における第１の位置に前記下部電極の前記外側面に接して配置される第１サポート膜と、
前記第１の位置より上方の第２の位置に前記下部電極の前記外側面に接して配置される第２サポート膜と、
前記第２サポート膜に設けられ前記第２サポート膜と前記外側面との接続を少なくとも一部分維持する第１開口と、
平面視において前記第１開口と重なる位置の前記第１サポート膜に設けられ前記第１サポート膜と前記外側面との接続を少なくとも一部分維持する第２開口と、を有し、
前記ストッパー膜はシリコン窒化膜からなるとともに、前記第１サポート膜はドライエッチングによる除去速度がシリコン窒化膜よりも速い材料からなることを特徴とする半導体装置。
【請求項１５】
半導体基板上に配置されるストッパー膜と、
前記ストッパー膜を貫通して、前記半導体基板の表面に垂直な第３方向に直立し外側面を有する複数の下部電極と、
前記下部電極の前記第３方向における第１の位置に前記下部電極の前記外側面に接して配置される第１サポート膜と、
前記第１の位置より上方の第２の位置に前記下部電極の前記外側面に接して配置される第２サポート膜と、
前記第２サポート膜に設けられ前記第２サポート膜と前記外側面との接続を少なくとも一部分維持する第１開口と、
平面視において前記第１開口と重なる位置の前記第１サポート膜に設けられ前記第１サポート膜と前記外側面との接続を少なくとも一部分維持する第２開口と、を有し、
前記第１サポート膜は第１絶縁膜と第１保護膜との積層膜からなることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などに代表される半導体デバイスの高密度化に伴って、半導体デバイスを構成している様々な構成要素の占有面積が縮小されてきている。占有面積の縮小に伴って、ＤＲＡＭではキャパシタの容量が低減してしまうので、下部電極の内壁だけでなく外壁もキャパシタとして容量を確保するために、キャパシタを構成する下部電極をクラウン形状とする方法が考案されている。
【０００３】
特開２０１３−３０５５７号公報（特許文献１）には、下部電極をクラウン形状とするために、下部電極の形成後に下部電極の外壁を支えていた層間絶縁膜を除去する方法が開示されている。
【０００４】
具体的には、ストッパー窒化シリコン膜と、第１シリンダ層間膜と、第１窒化シリコン膜と、第２シリンダ層間膜と、第２窒化シリコン膜と、第３シリンダ層間膜を順次積層する。次に、ストッパー窒化シリコン膜乃至第３シリンダ層間膜を貫くスルーホールを形成し、スルーホールの内表面を覆うようにキャパシタの下部電極となる導電膜を形成する。この後、第２窒化シリコン膜を開口して第２シリンダ層間膜を除去するとともに、第１窒化シリコン膜を開口して第１シリンダ層間膜を除去すると、クラウン型の下部電極を形成することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−３０５５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、第１窒化シリコン膜には、第１シリンダ層間膜の上面に存在する異物に起因したピンホールが存在しており、第２シリンダ層間膜をウェットエッチング法で除去する場合に、第１シリンダ層間膜も除去される。このように、第１シリンダ層間膜が除去されてしまうと、ストッパー窒化シリコン膜が露出して第１窒化シリコン膜の開口時に除去されてしまうので、第１シリンダ層間膜の除去時に第１シリンダ層間膜の下層に位置する層間絶縁膜が除去される問題がある。
【０００７】
そこで、本発明の目的は、キャパシタ形成工程においてストッパー膜が除去されることを防止することが可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置の製造方法は、
半導体基板上にシリコン窒化膜からなるストッパー膜を形成する工程と、
前記ストッパー膜上に第1犠牲膜、第1サポート膜、第２犠牲膜、第２サポート膜、を順次に形成する工程と、
前記第２サポート膜、前記第２犠牲膜、前記第１サポート膜、前記第１犠牲膜、前記ストッパー膜を貫通するコンタクトホールを形成する工程と、
前記コンタクトホールの内面を含む全面に下部電極材料を形成する工程と、
前記第２サポート膜に第１開口を形成すると共に前記コンタクトホールの内面に下部電極を形成する工程と、
前記第１開口を介する第１ウェットエッチングにより第２犠牲膜を除去する工程と、
前記第１開口が形成された前記第２サポート膜をマスクとする異方性ドライエッチングにより前記第１サポート膜に第２開口を形成する工程と、
前記第２開口を介する第２ウェットエッチングにより前記第１犠牲膜を除去する工程と、を含み、
前記第１サポート膜は、少なくとも、カーボン膜もしくはシリコン膜のいずれかを含んで構成されることを特徴とする。
【０００９】
また、本発明の一態様に係る半導体装置は、
半導体基板上に配置されるストッパー膜と、
前記ストッパー膜を貫通して、前記半導体基板の表面に垂直な第３方向に直立し外側面を有する複数の下部電極と、
前記下部電極の前記第３方向における第１の位置に前記下部電極の前記外側面に接して配置される第１サポート膜と、
前記第１の位置より上方の第２の位置に前記下部電極の前記外側面に接して配置される第２サポート膜と、
前記第２サポート膜に設けられ前記第２サポート膜と前記外側面との接続を少なくとも一部分維持する第１開口と、
平面視において前記第１開口と重なる位置の前記第１サポート膜に設けられ前記第１サポート膜と前記外側面との接続を少なくとも一部分維持する第２開口と、を有し、
前記ストッパー膜はシリコン窒化膜からなるとともに、前記第１サポート膜はドライエッチングによる除去速度がシリコン窒化膜よりも速い材料からなることを特徴とする。
【００１０】
また、本発明の他の態様に係る半導体装置は、
半導体基板上に配置されるストッパー膜と、
前記ストッパー膜を貫通して、前記半導体基板の表面に垂直な第３方向に直立し外側面を有する複数の下部電極と、
前記下部電極の前記第３方向における第１の位置に前記下部電極の前記外側面に接して配置される第１サポート膜と、
前記第１の位置より上方の第２の位置に前記下部電極の前記外側面に接して配置される第２サポート膜と、
前記第２サポート膜に設けられ前記第２サポート膜と前記外側面との接続を少なくとも一部分維持する第１開口と、
平面視において前記第１開口と重なる位置の前記第１サポート膜に設けられ前記第１サポート膜と前記外側面との接続を少なくとも一部分維持する第２開口と、を有し、
前記第１サポート膜は第１絶縁膜と第１保護膜との積層膜からなることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、キャパシタ形成工程においてストッパー膜が除去されることを防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体装置１００の構成を示す平面図である。
【図２】本発明の第１の実施形態に係る半導体装置１００の構成を示す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置２００の構成を示す断面図である。
【図４】本発明の第３の実施形態に係る半導体装置３００の構成を示す断面図である。
【図５】本発明の第４の実施形態に係る半導体装置４００の構成を示す断面図である。
【図６】本発明の第１の実施形態による半導体装置１００の製造方法を説明するための断面図である。
【図７】本発明の第１の実施形態による半導体装置１００の製造方法を説明するための断面図である。
【図８】本発明の第１の実施形態による半導体装置１００の製造方法を説明するための断面図である。
【図９】本発明の第１の実施形態による半導体装置１００の製造方法を説明するための断面図である。
【図１０】本発明の第１の実施形態による半導体装置１００の製造方法を説明するための断面図である。
【図１１】不良事例を示す断面図である。
【図１２】関連技術を示す断面図である。
【図１３】本発明の第２の実施形態による半導体装置２００の製造方法を説明するための断面図である。
【図１４】本発明の第２の実施形態による半導体装置２００の製造方法を説明するための断面図である。
【図１５】本発明の第３の実施形態による半導体装置３００の製造方法を説明するための断面図である。
【図１６】本発明の第３の実施形態による半導体装置３００の製造方法を説明するための断面図である。
【図１７】本発明の第４の実施形態による半導体装置４００の製造方法を説明するための断面図である。
【図１８】本発明の第４の実施形態による半導体装置４００の製造方法を説明するための断面図である。
【発明を実施するための形態】
【００１３】
（本発明の第１の実施形態）
図１から図２を参照して、本発明の第１の実施形態に係る半導体装置１００の構成について説明する。なお、ここでの図面では、Ｘ-Ｙ-Ｚ座標系を設定している。この座標系において、Ｚ方向（第３方向）はシリコン基板の主面に垂直な方向であり、Ｘ方向（第２方向）はシリコン基板の主面と水平な面においてＺ方向と直交する方向であって、Ｙ方向（第１方向）はシリコン基板の主面と水平な面においてＸ方向と直交する方向である。他の実施形態においても同じ構成となる。
【００１４】
まず、図１を参照する。 
半導体基板１（以降、シリコン基板１と称する。）には、メモリセルが配置されたメモリセル領域とメモリセルを駆動するための周辺回路領域が配置されている。メモリセル領域では、キャパシタ１０の中心位置が、Ｘ方向に延在している想直線とＹ方向に延在している仮想直線の交点上に配置されている。キャパシタ１０は、隣接しているキャパシタ１０の中心間の距離が等間隔となるように、Ｘ方向とＹ方向で格子状に配置されている。そして、下部電極７の外側面の一部には、サポート膜１８が接続されている。なお、サポート膜１８には、開口部３２が配置されている。
【００１５】
次に、図２を参照する。 
メモリセル領域のシリコン基板１の上部には、図示はされていないが、素子分離領域で区分された活性領域に一対の不純物拡散領域が配置されている。シリコン基板1の上面には、ゲート絶縁膜とゲート電極が積層されて、夫々の構成要素によるＭＯＳ(Metal Oxide Semiconductor)トランジスタ（図示せず）が配置されている。
【００１６】
ＭＯＳトランジスタは、シリコン基板１の上面に設けられた層間絶縁膜２で覆われており、層間絶縁膜２の上面にはビット線１９とマスク膜２０が配置されている。ビット線１９は、層間絶縁膜２を貫通している一方のコンタクトプラグ（図示せず）を介して、一方の不純物拡散領域（図示せず）に接続されている。
【００１７】
そして、ビット線１９とマスク膜２０の側面には、サイドウォール絶縁膜２１が配置されている。なお、今後はサイドウォール絶縁膜２１を含めてビット線１９と呼称する。層間絶縁膜２の上面は、ビット線１９と第１層間絶縁膜３で覆われている。隣接しているビット線１９と接するように配置された第１コンタクトプラグ４が、他方のコンタクトプラグを介して他方の不純物拡散領域（図示せず）に接続されている。なお、第１層間絶縁膜３の上方には、マスク膜２０を覆うようにシリコン窒化膜からなるストッパー膜５が配置されている。
【００１８】
第１コンタクトプラグ４の上面には下部電極７の底面が配置されている。そして、メモリセル領域のストッパー膜５を貫通する下部電極孔(以降、ホール）１１が配置されている。
【００１９】
ホール１１の内壁には、クラウン（王冠）形状となった下部電極７が配置されている。下部電極７は、第３方向に直立して外側面を具備している。また、下部電極７の中間部（第１の位置）における外側面には、第１サポート膜１８Ａが接続されている。第１サポート膜１８Ａは、ストッパー膜５を構成しているシリコン窒化膜よりもドライエッチングによる除去速度が速い材料で構成されている。このような材料としては、例えば、ダイヤモンドライクカーボン膜、非晶質カーボン膜があるここで、ダイヤモンドライクカーボンとは、ダイヤモンドの結合とグラファイトの結合の両者を炭素原子の骨格構造としたアモルファス炭素膜である。
【００２０】
第１サポート膜１８Ａには、後述する第１開口と重なる位置（第１の位置）において、第１サポート膜１８Ａの外側面との接続を一部維持する第２開口３２Ｂが具備されている。
【００２１】
第１の位置よりも上方となる下部電極７の上部（第２の位置）における外側面には、第２サポート膜１８Ｂが接続されている。今後、第１サポート膜１８Ａと第２サポート膜１８Ｂを合わせて、サポート膜１８と呼称する。
【００２２】
第２サポート膜１８Ｂには、第２サポート膜１８Ｂの外側面との接続を一部維持する第１開口３２Ａが具備されている。サポート膜１８は、隣接した下部電極７同士が接触しないように相互に支持する。また、下部電極７の側面並びに上面は、容量絶縁膜８と上部電極９で覆われている。以上のように配置された下部電極７と容量絶縁膜８と上部電極９によって、キャパシタ１０が構成される。
【００２３】
下部電極７の内側は、容量絶縁膜８と上部電極９で覆われている。容量絶縁膜８の絶縁性能を考慮して、薄い上部電極９で覆ってから充填膜を埋め込んで、さらに充填膜上にプレート電極を設けることも可能である。
【００２４】
また、上部電極９を覆うように層間絶縁膜１２が配置されている。層間絶縁膜１２を貫通した第２コンタクトプラグ１３が、上部電極９に接続されている。また、周辺回路領域におけるシリコン基板１の上方では、層間絶縁膜１２を貫通するホール１４に第４コンタクトプラグ１５が配置されている。第４コンタクトプラグ１５は、第３コンタクトプラグ２６と接続されている。そして、層間絶縁膜１２の上面には、配線１６が配置されている。配線１６は、第４コンタクトプラグ１５に接続されている。メモリセル領域における配線１６は、第２コンタクトプラグ１３に接続されている。そして、各々の領域における配線１６は、層間絶縁膜１７で覆われている。
【００２５】
以上説明したように、本第１の実施形態による半導体装置１００では、ストッパー膜５がシリコン窒化膜で構成されており、第１サポート膜１８Ａはドライエッチングによる除去速度がシリコン窒化膜よりも速い材料で構成されている。
【００２６】
このような構成によれば、後述するようにドライエッチング法によって、第１サポート膜１８Ａに第２開口部３２Ｂを形成する際に、第１サポート膜１８Ａの下方にストッパー膜５が露出していても、ストッパー膜５が除去されることがないので、ストッパー膜５の下層に位置する層間絶縁膜３が除去されてしまう問題を回避することができる。
【００２７】
（本発明の第２の実施形態）
次に、図３を参照して、本発明の第２の実施形態に係る半導体装置２００の構成について説明する。但し、ここでは上記第１の実施形態との相違点のみについて説明する。
【００２８】
図３（図２に相当）を参照すると、下部電極７の中間部における側面には、第１サポート膜１８Ａが接続されている。第１サポート膜１８Ａは、第１絶縁膜１８ＡＡと第１保護膜１８ＡＢが積層された積層膜で構成されている。なお、第１絶縁膜１８ＡＡは、第１保護膜１８ＡＢの上面に配置されている。また、第１絶縁膜１８ＡＡは、シリコン窒化膜で構成されている。
【００２９】
ここで、第１保護膜１８ＡＢは、ウェットエッチングによる除去速度がシリコン窒化膜よりも遅い材料で構成されている。このような材料としては、例えば、ノンドープ晶質シリコン膜が挙げられる。
【００３０】
（本発明の第３の実施形態）
次に、図４を参照して、本発明の第３の実施形態に係る半導体装置３００の構成について説明する。但し、ここでは上記第１の実施形態との相違点のみを説明する。
【００３１】
図４（図２に相当）を参照すると、下部電極７の中間部における側面には、第１サポート膜１８Ａが接続されている。第１サポート膜１８Ａは、第１絶縁膜１８ＡＡと第１保護膜１８ＡＢが積層された積層膜で構成されている。なお、第１保護膜１８ＡＢは、第１絶縁膜１８ＡＡの上面に配置に配置されている。この点が、上記第２の実施形態と相違する。
【００３２】
なお、第１絶縁膜１８ＡＡは、シリコン窒化膜で構成されている。ここで、第１保護膜１８ＡＢは、ウェットエッチングによる除去速度がシリコン窒化膜よりも遅い材料で構成されている。このような材料としては、例えば、ノンドープ晶質シリコン膜が挙げられる。
【００３３】
（本発明の第４の実施形態）
次に、図５を参照して、本発明の第４の実施形態に係る半導体装置４００の構成について説明する。但し、ここでは第１の実施形態との相違点のみを説明する。
【００３４】
図５（図２に相当）を参照すると、下部電極７の中間部における側面には、第１サポート膜１８Ａが接続されている。ここで、第１サポート膜１８Ａは、第１絶縁膜１８ＡＡと第１保護膜１８ＡＢと第２保護膜１８ＡＣが積層された積層膜で構成されている。この点が、上記第２の実施形態及び上記第３の実施形態と相違する。
【００３５】
なお、第２保護膜１８ＡＣは、第１絶縁膜１８ＡＡの上面に配置されており、第１絶縁膜１８ＡＡは、第１保護膜１８ＡＢの上面に配置されている。また、第１絶縁膜１８ＡＡは、シリコン窒化膜で構成されている。
【００３６】
ここで、第１保護膜１８ＡＢ及び 第２保護膜１８ＡＣは、ウェットエッチングによる除去速度がシリコン窒化膜よりも遅い材料で構成されている。このような材料としては、例えば、ノンドープ晶質シリコン膜が挙げられる。
【００３７】
以上説明したように、第２乃至第４実施形態による半導体装置では、第１サポート膜１８Ａが積層膜となっており、少なくとも第１絶縁膜１８ＡＡと第１保護膜１８ＡＢを積層している。ここで、第１絶縁膜１８ＡＡはシリコン窒化膜で構成されており、第１保護膜１８ＡＢはウェットエッチングによる除去速度がシリコン窒化膜よりも遅い材料で構成されている。
【００３８】
このような構成によれば、後述するようにウェットエッチング法によって第２サポート膜１８Ｂの下層膜を除去する際に、第１絶縁膜１８ＡＡのピンホールは第１保護膜１８ＡＢで閉塞されているので、第２サポート膜１８Ｂの下層膜とともに第１サポート膜１８Ａの下層膜が除去されることはない。
【００３９】
このように、第１サポート膜１８Ａの下層膜を残留させておけば、第１サポート膜１８Ａに第２開口部３２Ｂを形成する際のドライエッチングによってストッパー膜５が除去される不具合を防止できる。この結果、ストッパー膜５の下層に位置する層間絶縁膜３が除去されてしまう問題を回避することができる。
【００４０】
（本発明の第１の実施形態による半導体装置の製造方法）
次に、本発明の第１の実施形態による半導体装置の製造方法について説明する。
【００４１】
本発明の実施形態による半導体装置の製造方法は、半導体装置（ＤＲＡＭ）１００における下部電極７の製造工程で用いられるものであるので、次に、図２における第１破線部Ｐを抜粋した部分断面図である図６から図１１を参照しながら、下部電極７の製造方法について説明する。
【００４２】
図６を参照すると、最初に、図示していないが、周知の方法により、シリコン基板１にゲート絶縁膜とゲート電極及びソース・ドレインとなる一対の不純物拡散層を有するＭＯＳトランジスタを形成する。
【００４３】
次に、ＭＯＳトランジスタを覆う層間絶縁膜２と、層間絶縁膜２を貫通して不純物拡散層（図示せず）に接続させたコンタクトプラグ（図示せず）と、一部のコンタクトプラグの上面に配置させたタングステン（Ｗ）からなるビット線１９と、ビット線１９の上面を覆うシリコン窒化膜（ＳｉＮ）からなるマスク膜２０と、ビット線１９とマスク膜２０のＸ方向の側面部を覆うシリコン窒化膜からなるサイドウォール絶縁膜２１と、ビット線１９を埋め込んだシリコン酸化膜からなる第１層間絶縁膜３と、Ｘ方向の側面をサイドウォール絶縁膜２１に接触させたタングステンからなる第１コンタクトプラグ４を夫々周知の方法により形成する。
【００４４】
次に、第１コンタクトプラグ４とマスク膜２０を覆うように、ＣＶＤ(Chemical Vapor Deposition)法によって、厚さ２５ｎｍのシリコン窒化膜からなるストッパー膜５を成膜する。
【００４５】
次に、ＣＶＤ法によって、ストッパー膜５の上面を覆うように、厚さ５００ｎｍの不純物含有シリコン酸化膜（例えば、ＢＰＳＧ（Boron Phosphorus Silicate Glass））からなる第１犠牲膜６Ａを形成する。ここで、第１犠牲膜６Ａの上面には、凸部６ＡＸが配置されている。なお、凸部６ＡＸは、説明の都合から他の構成要素よりも拡大して記載されている。凸部６ＡＸは、第１犠牲膜６Ａからの析出物として第１犠牲膜６Ａと一体化しているが、異物などの場合もあり、その場合は、図示されてはいないが、第１犠牲膜６Ａから独立している。
【００４６】
次に、第１犠牲膜６Ａの上面を覆うように、ＣＶＤ法によって、厚さ３０ｎｍのダイヤモンドライクカーボン膜からなる第１サポート膜１８Ａを成膜する。ここで、凸部６ＡＸによって、第１サポート膜１８Ａの膜厚（Ｘ１、Ｘ２）が局所で薄く形成（Ｘ１＜Ｘ２）される。
【００４７】
次に、図７を参照すると、ＣＶＤ法によって、第１サポート膜１８Ａの上面を覆うように、厚さ５００ｎｍの不純物非含有シリコン酸化膜（例えば、ＮＳＧ（Non Doped Silicate Glass））からなる第２犠牲膜６Ｂを形成する。っここで、第２犠牲膜６Ｂは、第１犠牲膜６Ａと異なり、ボロン（Ｂ）とリン（Ｐ）を含有していない。
【００４８】
次に、第２犠牲膜６Ｂの上面を覆うように、ＣＶＤ法によって、厚さ２００ｎｍのシリコン窒化膜からなる第２サポート膜１８Ｂを成膜する。
【００４９】
次に、フォトリソグラフィ法とドライエッチング法によって、第２サポート膜１８Ｂと、第２犠牲膜６Ｂと、第１サポート膜１８Ａと、第１犠牲膜６Ａと、ストッパー膜５を貫通する第１コンタクトホール２４を形成する。ここで、第１コンタクトホール２４の底面には、少なくとも第１コンタクトプラグ４の一部が露出している。
【００５０】
次に、図８を参照すると、第１コンタクトホール２４の内壁を覆うように、ＳＦＤ（Sequential Flow Deposition）法によって、下部電極となる窒化チタン（ＴｉＮ）を成膜する。ここで、第１コンタクトホール２４は、窒化チタンで完全に埋め込まれずに残留する。
【００５１】
次に、第１コンタクトホールの上面に、シリコン酸化膜からなるカバー膜（図示せず）を形成する。ここで、カバー膜は、残留している第１コンタクトホール２４の上方における開口部を閉塞する。
【００５２】
次に、フォトリソグラフィ法とドライエッチング法によって、不要となる第２サポート膜１８Ｂを除去して、第１開口３２Ａを形成する。
【００５３】
次に、第１開口３２Ａの形成と同時に、カバー膜並びに第２サポート膜１８Ｂの上面における窒化チタンを除去して、下部電極７を形成する。ここで、第１開口３２Ａの底面には、第２犠牲膜６Ｂが露出する。
【００５４】
次に、図９を参照すると、フッ酸（ＨＦ）を用いたウェットエッチング法によって、露出しているシリコン酸化膜からなる第２犠牲膜６Ｂを完全に除去する。このとき、シリコン窒化膜からなる第２サポート膜１８Ｂと、ダイヤモンドライクカーボン膜からなる第１サポート膜１８Ａと、窒化チタンからなる下部電極７は除去されずに残留する。第１サポート膜１８Ａには開口部を形成していないので、シリコン酸化膜からなる第１犠牲膜６Ａは残留する。
【００５５】
ここで、不良事例を示す図１１を参照する。
【００５６】
図１１に示すように、第１サポート膜１８Ａにピンホール３４が生じると、ピンホール３４からフッ酸が流入して、第１犠牲膜６Ａの一部が除去される。このとき、除去された第１犠牲膜６Ａの下地膜となっているストッパー膜５が露出する。なお、ピンホール３４は、第２犠牲膜６Ｂを完全に除去する際に、第１サポート膜１８Ａの薄い部分（例えば、前述したＸ１部分）の膜厚が減少することで形成される。
【００５７】
次に、図１０を参照すると、残留しているシリコン窒化膜からなる第２サポート膜１８Ｂをマスクに用いたドライエッチング法によって、不要となるダイヤモンドライクカーボン膜からなる第１サポート膜１８Ａを除去して、第２開口３２Ｂを形成する。
【００５８】
このとき、第２開口３２Ｂの底面には、第１犠牲膜６Ａ（図示せず）が露出する。なお、不良事例として図１１に示したように、シリコン窒化膜からなるストッパー膜５が露出している状態でも、ダイヤモンドライクカーボン膜に対するドライエッチングの除去速度をシリコン窒化膜よりも速くすることによって、露出しているストッパー膜５を残留させることが可能となる。
【００５９】
しかし、シリコン窒化膜からなるサポート膜１８及びストッパー膜５を形成している関連技術では、図１２に示すように、サポート膜１８に対するドライエッチングの除去速度をストッパー膜５に対するよりも速くすることができないので、露出しているストッパー膜５が除去されてしまう。
【００６０】
次に、フッ酸（ＨＦ）を用いたウェットエッチング法によって、露出しているシリコン酸化膜からなる第１犠牲膜６Ａを完全に除去する。このとき、シリコン窒化膜からなる第２サポート膜１８Ｂと、ダイヤモンドライクカーボン膜からなる第１サポート膜１８Ａと、窒化チタンからなる下部電極７は除去されずに残留する。しかし、図１２に示す関連技術では、一部のストッパー膜５が除去されているので、除去されたストッパー膜５の下地となっている第１層間絶縁膜３も除去されてしまう。
【００６１】
次に、公知の製法によって、下部電極７を覆うように容量絶縁膜８と上部電極９を形成すると、キャパシタ１０が完成する。
【００６２】
最後に、キャパシタ１０を層間絶縁膜１２で埋め込んでから、第２コンタクトプラグ１３と、第４コンタクトプラグ１５と、配線１６を形成すると、図２に示した半導体装置（ＤＲＡＭ）１００が完成する。
【００６３】
以上説明したように、本第１の実施形態による半導体装置の製造方法によれば、シリコン窒化膜からなるストッパー膜５及び第２サポート膜１８Ｂと、ドライエッチングによる除去速度がシリコン窒化膜よりも速い材料からなる第１サポート膜１８Ａを形成している。このような製造方法によれば、ストッパー膜５が露出している状態において、ドライエッチング法によって第１サポート膜１８Ａに第２開口３２Ｂを形成しても、ストッパー膜１８Ａを除去することがないので、第１犠牲膜６Ａを除去する際に第１層間絶縁膜３が除去される不具合を防止できる。
【００６４】
（本発明の第２の実施形態による半導体装置の製造方法）
次に、本発明の第２の実施形態による半導体装置２００（図３参照）の製造方法について説明する。
【００６５】
本発明の第２の実施形態による半導体装置２００の製造方法は、図３に示す半導体装置（ＤＲＡＭ）２００における下部電極７の製造工程で用いられるものであるので、次に、図７における第２破線部Ｑを抜粋した部分断面図である図１３と、図９における第３破線部Ｒを抜粋した部分断面図である図１４を参照しながら、下部電極７の製造方法について説明する。但し、ここでは、上記第１の実施形態の製造方法との相違点のみを説明する。
【００６６】
第１犠牲膜６Ａの形成までは、図６の説明と同じなのでその説明は省略する。
【００６７】
図１３を参照すると、第１犠牲膜６Ａの上面を覆うように、ＣＶＤ法によって、厚さ５ｎｍのノンドープ晶質シリコン膜からなる第１保護膜１８ＡＢを成膜する。
【００６８】
次に、第１保護膜１８ＡＢの上面を覆うように、ＣＶＤ法によって、厚さ３０ｎｍのシリコン窒化膜からなる第１絶縁膜１８ＡＡを成膜する。ここで、第１保護膜１８ＡＢの上面に第１絶縁膜１８ＡＡが積層された積層膜からなる第１サポート膜１８Ａが完成する。
【００６９】
次に、ＣＶＤ法によって、第１サポート膜１８Ａの上面を覆うように、厚さ５００ｎｍの不純物非含有シリコン酸化膜（例えば、ＮＳＧ）からなる第２犠牲膜６Ｂを形成する。
【００７０】
第１開口３２Ａの形成までは、図７と図８の説明と同じなのでその説明は省略する。
【００７１】
次に、図１４を参照すると、フッ酸（ＨＦ）を用いたウェットエッチング法によって、露出しているシリコン酸化膜からなる第２犠牲膜６Ｂを完全に除去する。このとき、第１絶縁膜１８ＡＡにピンホール３４Ａが生じても、下地となっている第１保護膜１８ＡＢはフッ酸で除去されないので、ピンホール３４Ａの底面は閉塞されている。
【００７２】
以降は、図１０の説明と同じなのでその説明は省略する。
【００７３】
（本発明の第３の実施形態による半導体装置の製造方法）
次に、本発明の第３の実施形態による半導体装置３００（図４参照）の製造方法について説明する。
【００７４】
本発明の第３の実施形態による半導体装置（ＤＲＡＭ）３００の製造方法は、図４に示す半導体装置３００における下部電極７の製造工程で用いられるものであるので、次に、図７における第２破線部Ｑを抜粋した部分断面図である図１５と、図９における第３破線部Ｒを抜粋した部分断面図である図１６を参照しながら、下部電極７の製造方法について説明する。但し、ここでは、上記第１の実施形態の製造方法との相違点のみを説明する。
【００７５】
第１犠牲膜６Ａの形成までは、図６の説明と同じなのでその説明は省略する。
【００７６】
図１５を参照すると、第１犠牲膜６Ａの上面を覆うように、ＣＶＤ法によって、厚さ３０ｎｍのシリコン窒化膜からなる第１絶縁膜１８ＡＡを成膜する。
【００７７】
次に、第１絶縁膜１８ＡＡの上面を覆うように、ＣＶＤ法によって、厚さ５ｎｍのノンドープ晶質シリコン膜からなる第１保護膜１８ＡＢを成膜する。ここで、第１絶縁膜１８ＡＡの上面に第１保護膜１８ＡＢが積層された積層膜からなる第１サポート膜１８Ａが完成する。
【００７８】
次に、ＣＶＤ法によって、第１サポート膜１８Ａの上面を覆うように、厚さ５００ｎｍの不純物非含有シリコン酸化膜（例えば、ＮＳＧ）からなる第２犠牲膜６Ｂを形成する。
【００７９】
第１開口３２Ａの形成までは、図７と図８の説明と同じなのでその説明は省略する。
【００８０】
次に、図１６を参照すると、フッ酸（ＨＦ）を用いたウェットエッチング法によって、露出しているシリコン酸化膜からなる第２犠牲膜６Ｂを完全に除去する。このとき、第２犠牲膜６Ｂの下地となっている第１保護膜１８ＡＢはフッ酸で除去されないので、ピンホールは発生しない。
【００８１】
以降は、図１０の説明をと同じなのでその説明は省略する。
【００８２】
（本発明の第４の実施形態による半導体装置の製造方法）
次に、本発明の第４の実施形態による半導体装置４００（図５参照）の製造方法について説明する。
【００８３】
本発明の第４の実施形態による半導体装置（ＤＲＡＭ）４００の製造方法は、図５に示す半導体装置４００における下部電極７の製造工程で用いられるものであるので、次に、図７における第２破線部Ｑを抜粋した部分断面図である図１７と、図９における第３破線部Ｒを抜粋した部分断面図である図１８を参照しながら、下部電極７の製造方法について説明する。但し、ここでは上記第１の実施形態の製造方法との相違点のみを説明する。
【００８４】
第１犠牲膜６Ａの形成までは、図６の説明と同じなのでその説明は省略する。
【００８５】
次に、図１７を参照すると、第１犠牲膜６Ａの上面を覆うように、ＣＶＤ法によって、厚さ５ｎｍのノンドープ晶質シリコン膜からなる第１保護膜１８ＡＢを成膜する。
【００８６】
次に、第１保護膜１８ＡＢの上面を覆うように、ＣＶＤ法によって、厚さ３０ｎｍのシリコン窒化膜からなる第１絶縁膜１８ＡＡを成膜する。
【００８７】
次に、第１絶縁膜１８ＡＡの上面を覆うように、ＣＶＤ法によって、厚さ５ｎｍのノンドープ晶質シリコン膜からなる第２保護膜１８ＡＣを成膜する。ここで、第１保護膜１８ＡＢの上面に第１絶縁膜１８ＡＡと第２保護膜１８ＡＣが順次積層された積層膜からなる第１サポート膜１８Ａが完成する。
【００８８】
次に、ＣＶＤ法によって、第１サポート膜１８Ａの上面を覆うように、厚さ５００ｎｍの不純物非含有シリコン酸化膜（例えば、ＮＳＧ）からなる第２犠牲膜６Ｂを形成する。
【００８９】
第１開口３２Ａの形成までは、図７と図８の説明と同じなのでその説明は省略する。
【００９０】
次に、図１８を参照すると、フッ酸（ＨＦ）を用いたウェットエッチング法によって、露出しているシリコン酸化膜からなる第２犠牲膜６Ｂを完全に除去する。このとき、第２犠牲膜６Ｂの下地となっている第２保護膜１８ＡＣはフッ酸で除去されないので、ピンホールは発生しない。
【００９１】
以降は、図１０の説明と同じなのでその説明は省略する。
【００９２】
以上説明したように、上記第２乃至第４の実施形態による半導体装置の製造方法によれば、シリコン窒化膜からなる第１絶縁膜１８ＡＡの上面あるいは下面の少なくとも一方に、ウェットエッチングの除去速度がシリコン窒化膜よりも遅い材料からなる第１保護膜１８ＡＢを形成している。
【００９３】
このような製造方法によれば、ウェットエッチング法によって第２犠牲膜６Ｂを除去しても、ピンホールによって第１犠牲膜６Ａが除去されることがない。このように、第１犠牲膜６Ａを残留させておけば、ドライエッチング法によって第１サポート膜１８Ａに第２開口３２Ｂを形成してもストッパー膜５を除去することがないので、第１犠牲膜６Ａを除去する際に第１層間絶縁膜３が除去される不具合を防止できる。
【００９４】
上述のように、上記本発明の第１の実施形態では、第１サポート膜１８Ａは、ドライエッチングによる除去速度がストッパー膜５よりも速い材料からなる。そして、第１サポート膜１８Ａはカーボン膜を含んで構成され、第１ウェットエッチングの際に、カーボン膜に形成されたピンホールを介して第１犠牲膜６Ａがエッチングされてストッパー膜５が露出する。そして、ストッパー膜５が露出した状態で、ストッパー膜５がエッチングされないドライエッチング条件下で第１サポート膜１８Ａに対してドライエッチングを行う。このドライエッチング条件は、第１サポート膜１８Ａのカーボン膜のみがエッチングされて除去され、ストッパー膜５のシリコン窒化膜はエッチングされずに残存する条件である。
【００９５】
また、本発明の上記第２乃至第４の実施形態では、第１サポート膜１８Ａは、シリコン膜を含んで構成され、第１ウェットエッチングの際に第１サポート膜１８Ａに形成されたピンホールをシリコン膜で埋設し、これにより、第１ウェットエッチング時にウェットエッチング液が第１サポート膜１８Ａを介して第１犠牲膜６Ａに拡散することを防止する。ストッパー膜５は第１犠牲膜６Ａで覆われて露出していない。ストッパー膜５が露出していない状態で、第２開口３２Ｂの形成時に第１サポート膜１８Ａに対してドライエッチングが行われる。
【００９６】
このように、上記本発明の第１乃至第４の実施形態によれば、ドライエッチング法によって、ストッパー膜５を除去することなく第１サポート膜１８Ａに第２開口３２Ｂを形成することができるので、ストッパー膜５の下層に位置する層間絶縁膜３が除去されてしまう問題を回避することができる。
【００９７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００９８】
１  半導体基板（シリコン基板）
２  層間絶縁膜
３  第１層間絶縁膜
４  第１コンタクトプラグ
５  ストッパー膜
６Ａ  第１犠牲膜
６Ｂ  第２犠牲膜
７  下部電極
８  容量絶縁膜
９  上部電極
１０  キャパシタ
１１  ホール
１２  層間絶縁膜
１３  第２コンタクトプラグ
１４  ホール
１５  第４コンタクトプラグ
１６  配線
１７  層間絶縁膜
１８  サポート膜
１８Ａ  第１サポート膜第
１８Ｂ  ２サポート膜
１９  ビット線
２０  マスク膜
２１  サイドウォール絶縁膜
２４  第１コンタクトホール
２６  第３コンタクトプラグ
３２  開口部
３２Ａ  第１開口
３２Ｂ  第２開口
１００  半導体装置
２００  半導体装置
３００  半導体装置
４００  半導体装置
【図１】
2016039162.tif 000003
【図２】
2016039162.tif 000004
【図３】
2016039162.tif 000005
【図４】
2016039162.tif 000006
【図５】
2016039162.tif 000007
【図６】
2016039162.tif 000008
【図７】
2016039162.tif 000009
【図８】
2016039162.tif 000010
【図９】
2016039162.tif 000011
【図１０】
2016039162.tif 000012
【図１１】
2016039162.tif 000013
【図１２】
2016039162.tif 000014
【図１３】
2016039162.tif 000015
【図１４】
2016039162.tif 000016
【図１５】
2016039162.tif 000017
【図１６】
2016039162.tif 000018
【図１７】
2016039162.tif 000019
【図１８】
2016039162.tif 000020