(57)【要約】【課題】本発明は、高精度かつ高分解能な磁場検出が可能なホールセンサ及びール起電力検出方法を提供することを目的とする。【解決手段】ホールセンサ１は、ホール素子２と、ホール素子２の通電方向を切り替えてホール素子２を駆動する駆動部３と、ホール素子２のホール起電力に応じた第１のアナログ信号をサンプリングしないサンプリング非実行期間と、第１のアナログ信号をサンプリングするサンプリング実行期間とを有し、サンプリング実行期間にサンプリングした第１のアナログ信号をデジタル信号に変換する離散時間型ＡＤ変換器６と、離散時間型ＡＤ変換器６のアナログ信号パスに設けられ、サンプリング非実行期間にアナログ信号パスのダイナミックエレメントマッチングを行うダイナミックエレメントマッチング部６１とを備えている。【選択図】図１
2016003924.tif 000002
【特許請求の範囲】
【請求項１】
ホール素子と、
前記ホール素子の通電方向を切り替えて前記ホール素子を駆動する駆動部と、
前記ホール素子のホール起電力に応じた第１のアナログ信号をサンプリングしないサンプリング非実行期間と、前記第１のアナログ信号をサンプリングするサンプリング実行期間とを有し、前記サンプリング実行期間にサンプリングした第１のアナログ信号をデジタル信号に変換する離散時間型ＡＤ変換器と、
前記離散時間型ＡＤ変換器のアナログ信号パスに設けられ、前記サンプリング非実行期間に前記アナログ信号パスのダイナミックエレメントマッチングを行うダイナミックエレメントマッチング部と、
を備えているホールセンサ。
【請求項２】
前記離散時間型ＡＤ変換器は、離散時間型ΔΣ変調器である
請求項１に記載のホールセンサ。
【請求項３】
前記離散時間型ＡＤ変換器は、離散時間型積分器を有し、
前記ダイナミックエレメントマッチング部は、前記離散時間型積分器の入出力端子に設けられている
請求項２に記載のホールセンサ。
【請求項４】
前記離散時間型ＡＤ変換器は、
前記デジタル信号を第２のアナログ信号に変換するＤＡ変換部と、
前記第２のアナログ信号をバッファするバッファ部と、
前記第１のアナログ信号とバッファされた前記第２のアナログ信号との減算を行う減算部と、
を有し、
前記ダイナミックエレメントマッチング部は、前記バッファ部の入出力端子に設けられている
請求項２または３に記載のホールセンサ。
【請求項５】
前記離散時間型ＡＤ変換器は、離散時間型積分型ＡＤ変換器である
請求項１に記載のホールセンサ。
【請求項６】
前記離散時間型ＡＤ変換器は、離散時間型積分器を有し、
前記ダイナミックエレメントマッチング部は、前記離散時間型積分器の入出力端子に設けられている
請求項５に記載のホールセンサ。
【請求項７】
前記離散時間型ＡＤ変換器は、
リファレンス信号をバッファして第２のアナログ信号を出力するバッファ部と、
前記第１のアナログ信号と前記第２のアナログ信号のいずれかを選択する選択部と、
前記選択部で選択された信号を積分する離散時間型積分器と、
を有し、
前記ダイナミックエレメントマッチング部は、前記バッファ部の入出力端子に設けられている
請求項６に記載のホールセンサ。
【請求項８】
前記ダイナミックエレメントマッチング部は、前記離散時間型積分器の入出力端子に設けられている
請求項７に記載のホールセンサ。
【請求項９】
前記アナログ信号パスは、差動信号パスである
請求項１から８までのいずれか１項に記載のホールセンサ。
【請求項１０】
前記サンプリング非実行期間は、前記通電方向の切り替えに同期して開始する
請求項１から９までのいずれか１項に記載のホールセンサ。
【請求項１１】
前記サンプリング実行期間は、前記通電方向の切り替えに同期して終了する
請求項１から１０までのいずれか１項に記載のホールセンサ。
【請求項１２】
ホール素子の通電方向を切り替え、
前記通電方向を切り替えてから、離散時間型ＡＤ変換器のアナログ信号パスのダイナミックエレメントマッチングを行い、
前記ダイナミックエレメントマッチングを行ってから、前記ホール素子のホール起電力に応じたアナログ信号を前記離散時間型ＡＤ変換器でデジタル信号に変換する
ホール起電力検出方法。
【請求項１３】
前記ダイナミックエレメントマッチングを、前記アナログ信号パスに送信されるアナログ信号をサンプリングしないサンプリング非実行期間に行う
請求項１２に記載のホール起電力検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子を用いて磁気的変量を検出する磁気センサ等を構成するホールセンサ及びホール起電力検出方法に関する。
【背景技術】
【０００２】
従来から、ホール素子を内蔵した磁気センサ半導体集積回路として、電流から発生する磁場を検出する電流センサ、磁石の回転を検出する回転角センサ及び磁石の位置を検出するポジションセンサ等が知られている（例えば、特許文献１並びに非特許文献１及び２）。このようなホール素子の用途では、ホール素子の出力するホール起電力信号の磁気感度（単位磁場あたりのホール起電力出力）やオフセットによる誤差、あるいはホール起電力信号を増幅する増幅器の増幅率やオフセットによる誤差が、電流量や磁石位置等の検出精度を劣化させ、種々の問題となる。
【０００３】
例えば電流センサは、バッテリーから充放電される電力量の検出に使われており、電流センサの読み取る電流値を積分することで電力量が計算される。しかし、電流センサに磁気感度のずれやオフセットによる誤差が生じた場合、正確な電流値が検出できず、電力量の算出結果に大きなずれが生じてくる。
そのため、ホール素子の信号処理においては、磁場の検出精度を向上させるための多くの技術が提案されているが、より高精度かつ高分解能な磁場検出装置が求められるようになっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７４３２８４０号明細書
【非特許文献】
【０００５】
【非特許文献１】R S Popovic著  HALL EFFECT DEVICES Second Edition p.285-286 (ISBN-10:0750308559 Inst of Physics Pub Inc (2003/12)刊
【非特許文献２】Mario Motz.  ISSCC 2006 / SESSION 16 / MEMS AND SENSORS / 16.6
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した従来技術は、高精度かつ高分解能な磁場検出ができなかった。
本発明の目的は、高精度かつ高分解能な磁場検出が可能なホールセンサ及びホール起電力検出方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様によるホールセンサは、ホール素子と、前記ホール素子の通電方向を切り替えて前記ホール素子を駆動する駆動部と、前記ホール素子のホール起電力に応じた第１のアナログ信号をサンプリングしないサンプリング非実行期間と、前記第１のアナログ信号をサンプリングするサンプリング実行期間とを有し、前記サンプリング実行期間にサンプリングした第１のアナログ信号をデジタル信号に変換する離散時間型ＡＤ変換器と、前記離散時間型ＡＤ変換器のアナログ信号パスに設けられ、前記サンプリング非実行期間に前記アナログ信号パスのダイナミックエレメントマッチングを行うダイナミックエレメントマッチング部と、を備えている。
【０００８】
前記離散時間型ＡＤ変換器は、離散時間型ΔΣ変調器であってもよい。
前記離散時間型ＡＤ変換器は、離散時間型積分器を有していてもよく、前記ダイナミックエレメントマッチング部は、前記離散時間型積分器の入出力端子に設けられていてもよい。
前記離散時間型ＡＤ変換器は、前記デジタル信号を第２のアナログ信号に変換するＤＡ変換部と、前記第２のアナログ信号をバッファするバッファ部と、前記第１のアナログ信号とバッファされた前記第２のアナログ信号との減算を行う減算部と、を有していてもよく、前記ダイナミックエレメントマッチング部は、前記バッファ部の入出力端子に設けられていてもよい。
【０００９】
前記離散時間型ＡＤ変換器は、離散時間型積分型ＡＤ変換器であってもよい。
前記離散時間型ＡＤ変換器は、離散時間型積分器を有していてもよく、前記ダイナミックエレメントマッチング部は、前記離散時間型積分器の入出力端子に設けられていてもよい。
前記離散時間型ＡＤ変換器は、リファレンス信号をバッファして第２のアナログ信号を出力するバッファ部と、前記第１のアナログ信号と前記第２のアナログ信号のいずれかを選択する選択部と、前記選択部で選択された信号を積分する離散時間型積分器と、を有していてもよく、前記ダイナミックエレメントマッチング部は、前記バッファ部の入出力端子に設けられていてもよい。
【００１０】
前記ダイナミックエレメントマッチング部は、前記離散時間型積分器の入出力端子に設けられていてもよい。
前記アナログ信号パスは、差動信号パスであってもよい。
前記サンプリング非実行期間は、前記通電方向の切り替えに同期して開始してもよい。
前記サンプリング実行期間は、前記通電方向の切り替えに同期して終了してもよい。
【００１１】
また、上記目的を達成するために、本発明の一態様によるホール起電力検出方法は、ホール素子の通電方向を切り替え、前記通電方向を切り替えてから、離散時間型ＡＤ変換器のアナログ信号パスのダイナミックエレメントマッチングを行い、前記ダイナミックエレメントマッチングを行ってから、前記ホール素子のホール起電力に応じたアナログ信号を前記離散時間型ＡＤ変換器でデジタル信号に変換する。
前記ダイナミックエレメントマッチングを、前記アナログ信号パスに送信されるアナログ信号をサンプリングしないサンプリング非実行期間に行ってもよい。
【発明の効果】
【００１２】
本発明によれば、高精度かつ高分解能な磁場検出をすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態によるホールセンサ１の概略構成を示すブロック図である。
【図２】本発明の第１の実施形態によるホールセンサ１に備えられた離散時間型ＡＤ変換器６の概略構成を示すブロック図である。
【図３】本発明の第１の実施形態によるホールセンサ１の離散時間型ＡＤ変換器６に備えられたＳＣ積分器６２ｂの概略構成を示すブロック図である。
【図４】本発明の第１の実施形態によるホールセンサ１に備えられたホール素子２をブリッジ抵抗でモデル化して示す図である。
【図５】本発明の第１の実施形態によるホールセンサ１を説明する図であって、ホール素子２に流す駆動電流の方向を切り替えた場合のホール起電力の電圧信号波形の一例を示す図である。
【図６】本発明の第１の実施形態によるホールセンサ１に備えられた離散時間型ＡＤ変換器６の内部の信号波形等を示す図である。
【図７】本発明の第１の実施形態によるホールセンサ１の離散時間型ＡＤ変換器６に備えられた構成要素の一部を示す図である。
【図８】本発明の第１の実施形態によるホールセンサ１の関連技術を説明する図である。
【図９】本発明の第１の実施形態によるホールセンサ１の関連技術を説明する図である。
【図１０】本発明の第１の実施形態によるホールセンサ１の関連技術の問題点を説明する図である（その１）。
【図１１】本発明の第１の実施形態によるホールセンサ１の関連技術の問題点を説明する図である（その２）。
【図１２】本発明の第１の実施形態の変形例によるホールセンサ１の概略構成を示すブロック図である。
【図１３】本発明の第２の実施形態によるホールセンサに備えられた離散時間型ＡＤ変換器６の概略構成を示すブロック図である。
【図１４】本発明の第２の実施形態によるホールセンサの離散時間型ＡＤ変換器６に備えられた１ビット量子化器６２ｃの内部構成等を示す図である。
【図１５】本発明の第３の実施形態によるホールセンサに備えられた離散時間型ＡＤ変換器６の概略構成を示すブロック図である。
【図１６】本発明の第３の実施形態によるホールセンサに備えられた離散時間型ＡＤ変換器６の各部の信号波形を示す図である。
【発明を実施するための形態】
【００１４】
〔第１の実施形態〕
本発明の第１の実施形態によるホールセンサ及びホール起電力検出方法について図１から図１２を用いて説明する。図１は、本実施形態によるホールセンサ１の概略構成を示すブロック図である。
図１に示すように、ホールセンサ１は、ホール素子２と、ホール素子２の通電方向を切り替えてホール素子２を駆動する駆動部３と、駆動部３から出力されたアナログ信号を増幅する増幅器４とを有している。また、ホールセンサ１は、増幅器４から入力するアナログの入力信号ＶＩＮ（＋），ＶＩＮ（−）をデジタル出力信号に変換する離散時間型アナログ−デジタル変換器６（以下、アナログ−デジタル変換を「ＡＤ変換」と称する場合がある）を有している。さらに、ホールセンサ１は、離散時間型ＡＤ変換器６に設けられたダイナミックエレメントマッチング部６１（以下、ダイナミックエレメントマッチングを「ＤＥＭ」と略記する場合がある）と、駆動部３及び離散時間型ＡＤ変換器６に入力する各種制御信号を生成する制御信号生成部５とを有している。
【００１５】
ホール素子２は、ホール素子２に流れる電流の向きと直交する向きに、ホール効果により電位勾配（ホール起電力）を発生させる半導体素子である。ホール素子２は、第１から第４端子２ａ，２ｂ，２ｃ，２ｄを有している。第１端子２ａ及び第２端子２ｂは、ホール素子２の駆動方向が０°のときにホール起電力を出力し、ホール素子２の駆動方向が９０°のときに駆動部３から入力する駆動電流を通電する端子である。第３端子２ｃ及び第４端子２ｄは、ホール素子２の駆動方向が０°のときに駆動部３から入力する駆動電流を通電し、ホール素子２の駆動方向が９０°のときにホール起電力を出力する端子である。
【００１６】
駆動部３は、駆動電源３５（図１では不図示）から出力された電源電圧が印加される電源入力端子３３と、基準電位（例えばグランド電位）が印加される基準電位入力端子３４とを有している。駆動部３は、ホール素子２に通電する駆動電流を生成する駆動電流源３２と、ホール素子２に通電する駆動電流の方向を切り替える電流方向切替スイッチ３１とを有している。駆動電流源３２の正極側端子は電流方向切替スイッチ３１の負極側端子に接続され、駆動電流源３２の負極側端子は基準電位入力端子３４に接続されている。電流方向切替スイッチ３１の正極側端子は電源入力端子３３に接続されている。電流方向切替スイッチ３１は、４つの入力端子を有し、各入力端子には、ホール素子２の第１から第４端子２ａ，２ｂ，２ｃ，２ｄが接続されている。電流方向切替スイッチ３１は２つの出力端子を有し、各出力端子には、増幅器４の非反転入力端子（＋）及び反転入力端子（−）が接続されている。
【００１７】
ホール素子２の直後に配置される電流方向切替スイッチ３１は、スピニングカレント（詳細は後述）を行う回路である。電流方向切替スイッチ３１は、ホール素子２が有する第１及び端子２ａ，２ｂ間並びに第３及び第４端子２ｃ，２ｄ間のそれぞれに供給する駆動電流の通電方向を切り替えてホール起電力信号からオフセット成分を分離するようになっている。電流方向切替スイッチ３１は、ホール素子２の駆動方向が０°のときには例えば、第１端子２ａを増幅器４の非反転入力端子（＋）に接続し、第２端子２ｂを増幅器４の反転入力端子（−）に接続し、第３端子２ｃを電源入力端子３３に接続し第４端子を駆動電流源３２に接続する。一方、電流方向切替スイッチ３１は、ホール素子２の駆動方向が９０°のときには例えば、第１端子２ａを駆動電流源３２に接続し、第２端子２ｂを電源入力端子３３に接続し、第３端子２ｃを増幅器４の非反転入力端子（＋）に接続し、第４端子を増幅器４の反転入力端子（−）に接続する。
【００１８】
電流方向切替スイッチ３１には、制御信号生成部５が生成した電流方向切替信号Ｓｃｓが入力するようになっている。電流方向切替スイッチ３１は、例えば入力する電流方向切替信号Ｓｃｓの極性に基づいて、電源入力端子３３と駆動電流源３２との間に第１端子２ａ，２ｂ及び第２端子２ｃ，２ｄのいずれか一方を接続し、増幅器４の非反転入力端子（＋）及び反転入力端子（−）に第１端子２ａ，２ｂ及び第２端子２ｃ，２ｄのいずれか他方を接続する。
【００１９】
増幅器４は、電流方向切替スイッチ３１に接続されている。増幅器４は、ホール素子２が出力するホール起電力信号を増幅するようになっている。さらに、増幅器４は、遮断周波数ｆｃの高域遮断特性を有し、離散時間型ＡＤ変換器６においてホール起電力信号に応じた第１のアナログ信号をサンプリングした際に発生する折り返しノイズを防止する折り返し防止フィルタとしても機能するようになっている。すなわち、増幅器４は、ホール起電力信号を単に増幅するだけに留まらず、折り返し防止フィルタとしての機能も発揮可能な折り返し防止フィルタ兼増幅器である。また、増幅器４は、差動アンプであり、差動信号を入力し差動信号を出力する。増幅器４が出力する差動信号は、入力信号ＶＩＮ（＋），ＶＩＮ（−）として離散時間型ＡＤ変換器６に入力する。
【００２０】
離散時間型ＡＤ変換器６は、増幅器４からのアナログ信号をサンプル信号Ｓｓｐに応じてサンプリングし、デジタル信号を出力する回路である。離散時間型ＡＤ変換器６は、ホール素子２のホール起電力に応じた第１のアナログ信号をサンプリングしないサンプリング休止期間（サンプリング非実行期間の一例）と、第１のアナログ信号をサンプリングするサンプリング実行期間とを有している。離散時間型ＡＤ変換器６は、サンプリング実行期間にサンプリングした第１のアナログ信号をデジタル信号に変換するようになっている。詳細は後述するが第１のアナログ信号は、入力信号ＶＩＮ＋，ＶＩＮ−からリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）を減算した信号が相当する。離散時間型ＡＤ変換器６は、ＡＤ変換部６２と、ダイナミックエレメントマッチング部６１とを有している。
【００２１】
ＡＤ変換部６２及びＤＥＭ部６１の概略構成について図２を用いて説明する。図２は、ＡＤ変換部６２及びＤＥＭ部６１の概略構成を示すブロック図である。
図２に示すように、ＡＤ変換部６２は、減算器６２ａと、制御信号生成部５（図２では不図示）から入力するサンプル信号Ｓｓｐの極性に応じて、減算器６２ａからの出力信号を積分する積分動作を行うスイッチトキャパシタ（以下、「ＳＣ」と略記する場合がある）積分器６２ｂと、このサンプル信号Ｓｓｐに応じてＳＣ積分器６２ｂからの出力信号の電圧値の大小に基づき＋１又は−１の出力を更新する１ビット量子化器（クロックトコンパレータ）６２ｃとを有している。また、ＡＤ変換部６２は、１ビット量子化器６２ｃの出力するデジタル出力信号を積算し、Ｎビットのデジタル出力信号を出力するデジタルフィルタ６２ｄと、１ビット量子化器６２ｃの出力するデジタル出力信号が入力するデジタル−アナログ変換（以下、デジタル−アナログ変換を「ＤＡ変換」と称する場合がある）素子６２ｅと、ＤＡ変換素子６２ｅから出力されるリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）（第２のアナログ信号の一例）の各電圧信号を保持するバッファアンプ６２ｆ及びバッファアンプ６２ｇとを有している。ＤＡ変換素子６２ｅは、１ビット量子化器６２ｃが出力するデジタル出力信号を第２のアナログ信号に変換するＤＡ変換部に相当する。
【００２２】
ＤＥＭ部６１は、制御信号生成部５から入力するＤＥＭ信号Ｓｄｅの極性に従って入出力の接続を入れ替えるＤＥＭスイッチ６１ａ及びＤＥＭスイッチ６１ｂを有している。  ＤＥＭ部６１は、バッファアンプ６２ｆ，６２ｇの入出力端子に設けられている。ＤＥＭスイッチ６１ａは、バッファアンプ６２ｆ，６２ｇの入力側に設けられ、ＤＥＭスイッチ６１ｂは、バッファアンプ６２ｆ，６２ｇの出力側に設けられている。ＤＥＭスイッチ６１ａは、ＤＡ変換素子６２ｅが出力するリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）が入力する２つの入力端子と、入力したリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）をバッファアンプ６２ｆ，６２ｇに出力する２つの出力端子とを有している。バッファアンプ６２ｆ，６２ｇは、第２のアナログ信号をバッファするバッファ部に相当する。ＤＥＭスイッチ６１ｂは、バッファアンプ６２ｆ，６２ｇが出力するリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）が入力する２つの入力端子と、入力したリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）を減算器６２ａに出力する２つの出力端子とを有している。ＤＥＭ部６１は、アナログ信号であるリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）が送信されるアナログ信号パス６３に設けられている。アナログ信号パス６３は、ＤＡ変換素子６２ｅ、バッファアンプ６２ｆ，６２ｇ及び減算器６２ａを含んで構成されている。
【００２３】
減算器６２ａは、増幅器４から入力する入力信号ＶＩＮ（＋），ＶＩＮ（−）と、ＤＥＭスイッチ６１ａ、バッファアンプ６２ｆ，６２ｇ及びＤＥＭスイッチ６１ｂを介してＤＡ変換素子６２ｅから入力するリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）との減算を行う。減算器６２ａは、第１のアナログ信号とバッファされた第２のアナログ信号との減算を行う減算部に相当する。より具体的に、減算器６２ａは、入力信号ＶＩＮ（＋）と入力信号ＶＩＮ（−）との差信号から、リファレンス電圧信号Ｖｒｅｆ（＋）とリファレンス電圧信号Ｖｒｅｆ（−）との差信号を減算して得られた信号をＳＣ積分器６２ｂに出力する。
【００２４】
ＤＥＭスイッチ６１ａ，６１ｂはそれぞれ、ＤＥＭ信号Ｓｄｅの極性に応じて、一方の入力端子と一方の出力端子とを接続するとともに他方の入力端子と他方の出力端子とを接続したり、一方の入力端子と他方の出力端子とを接続するとともに他方の入力端子と一方の出力端子とを接続したりする。ＤＥＭ部６１は、ＤＥＭスイッチ６１ａ，６１ｂのそれぞれの入出力端子の接続関係を切り替えることによりアナログ信号パス６３のダイナミックエレメントマッチングを行うようになっている。ダイナミックエレメントマッチングとは、回路を構成する種々の素子を順次入れ替えて使用することをいう。ＤＥＭ部６１は、リファレンス電圧信号Ｖｒｅｆ（＋）をバッファアンプ６２ｆ，６２ｇのいずれを介して減算器６２ａに入力するのかを、ＤＥＭスイッチ６１ａ，６１ｂの入出力端子の接続関係を切り替えることによって順次入れ替える。こうして、ＤＥＭ部６１は、アナログ信号パス６３のダイナミックエレメントマッチングを行う。詳細は後述するが、ＤＥＭ部６１は、アナログ信号パス６３のダイナミックエレメントマッチングをＡＤ変換部６２のサンプリング休止時間に行うようになっている。
【００２５】
次に、ＳＣ積分器６２ｂの概略構成について図３を用いて説明する。図３は、ＳＣ積分器６２ｂの概略構成を示す回路図である。また、図３には、理解を容易にするため、ＳＣ積分器６２ｂに接続された減算器６２ａと、バッファアンプ６２ｆ，６２ｇと、ＤＥＭ部６１とが併せて図示されている。
図３に示すように、ＳＣ積分器６２ｂは、減算器６２ａが出力する第１のアナログ信号が入力するＳＣ回路６０１と、ＳＣ回路６０１が出力する出力信号が入力する演算増幅器６０２と、演算増幅器６０２の入出力端子間に接続された静電容量素子６０３，６０４とを有している。
【００２６】
ＳＣ回路６０１は、減算器６２ａの一方の出力端子から出力される第１のアナログ信号が入力するスイッチ６０１ａと、演算器６２ａの他方の出力端子から出力される第１のアナログ信号が入力するスイッチ６０１ａとを有している。また、ＳＣ回路６０１は、スイッチ６０１ａから出力する出力信号に基づく電荷が蓄積される静電容量素子６０１ｉと、スイッチ６０１ｃから出力する出力信号に基づく電荷が蓄積される静電容量素子６０１ｊとを有している。また、ＳＣ回路６０１は、スイッチ６０１ａの出力端子と静電容量素子６０１ｉの一方の電極との間に一方の端子が接続され、基準電位の入力端子に他方の端子が接続されたスイッチ６０１ｆを有している。また、ＳＣ回路６０１は、スイッチ６０１ｃの出力端子と静電容量素子６０１ｊの一方の電極との間に一方の端子が接続され、基準電位に他方の端子が接続されたスイッチ６０１ｈを有している。
【００２７】
また、ＳＣ回路６０１は、静電容量素子６０１ｉの他方の電極にそれぞれの一方の端子が接続されたスイッチ６０１ｂ及びスイッチ６０１ｅと、静電容量素子６０１ｊの他方の電極にそれぞれの一方の電極が接続されたスイッチ６０１ｄ及びスイッチ６０１ｇとを有している。スイッチ６０１ｂ及びスイッチ６０１ｄのそれぞれの他方の端子は、基準電位の入力端子に接続されている。スイッチ６０１ｅの他方の電極から出力された第１のアナログ信号は、演算増幅器６０２の非反転入力端子（＋）に入力される。スイッチ６０１ｇの他方の端子から出力された第１のアナログ信号は、演算増幅器６０２の反転入力端子（−）に入力される。
【００２８】
静電容量素子６０３は、一方の電極が演算増幅器６０２の非反転入力端子（＋）に接続され、他方の電極が演算増幅器６０２の出力端子に接続されている。静電容量素子６０４は、一方の電極が演算増幅器６０２の反転入力端子（−）に接続され、他方の電極が演算増幅器６０２の出力端子に接続されている。静電容量素子６０３，６０４は、帰還容量素子としての機能を発揮するようになっている。
【００２９】
サンプル信号Ｓｓｐの極性が低レベルの場合に、スイッチ６０１ａ，６０１ｂ，６０１ｃ，６０１ｄは閉状態となり、スイッチ６０１ｅ，６０１ｆ，６０１ｇ，６０１ｈは開状態となる。これにより、静電容量素子６０１ｉ，６０１ｊには、入力する第１のアナログ信号の電圧値に応じた電荷が蓄積される。また、サンプル信号Ｓｓｐの極性が高レベルの場合に、スイッチ６０１ａ，６０１ｂ，６０１ｃ，６０１ｄは開状態となり、スイッチ６０１ｅ，６０１ｆ，６０１ｇ，６０１ｈは閉状態となる。これにより、静電容量素子６０１ｉに蓄積されている電荷は演算増幅器６０２の非反転入力端子（＋）に転送され、静電容量素子６０１ｊに蓄積されている電荷は演算増幅器６０２の反転入力端子（−）に転送される。演算増幅器６０２が出力する出力信号の電圧値は、静電容量素子６０３，６０３に蓄積される電荷量に比例した値となり、スイッチ６０１ａ，６０１ｂ，６０１ｃ，６０１ｄ，６０１ｅ，６０１ｆ，６０１ｇ，６０１ｈの開閉動作が繰り返されることにより積分動作が行われる。
【００３０】
図１に戻って、ホールセンサ１に備えられた制御信号生成部５は、駆動部３における駆動電流の流れる方向を切り替えるための電流方向切替信号Ｓｃｓと、ＤＥＭ部６１でのアナログ信号パス６３のダイナミックエレメントマッチングを行うためのＤＥＭ信号Ｓｄｅと、ＡＤ変換部６２での第１のアナログ信号をサンプリングするためのサンプル信号Ｓｓｐとを生成するようになっている。制御信号生成部５は、不図示の制御部の指令に基づいてこれらの信号を生成し、電流方向切替信号Ｓｃｓを駆動部３に備えられた電流方向切替スイッチ３１に出力し、ＤＥＭ信号ＳｄｅをＤＥＭ部６１に出力し、サンプル信号ＳｓｐをＡＤ変換部６２に備えられたＳＣ積分器６２ｂ及び１ビット量子化器６２ｃ（図２参照）に出力する。
【００３１】
離散時間型ＡＤ変換器６は、増幅器４から入力する入力信号ＶＩＮ（＋），ＶＩＮ（−）の差信号「ＶＩＮ（+）−ＶＩＮ（−）」と、ＤＥＭスイッチ６１ａ，６１ｂ及びバッファアンプ６２ｆ，６２ｇを介してＤＡ変換素子６２ｅから入力するリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）の差信号「Ｖｒｅｆ（＋）−Ｖｒｅｆ（−）」とを比較し、アナログ電圧信号をデジタル出力信号に変換する回路である。離散時間型ＡＤ変換器６の分解能をＮビットとすると、ＡＤ変換後のデジタル出力信号は、以下の式（１）で表される。
【００３２】
【数１】
2016003924.tif 000003
【００３３】
リファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）を保持するバッファアンプ６２ｆ、６２ｇにオフセット電圧が生じると、離散時間型ＡＤ変換器６のデジタル出力信号には、式（１）で表されるデジタル出力信号に対して誤差が生じる。例えば、バッファアンプ６２ｆの出力信号にオフセット電圧Ｖｏｆｆが生じたとする。図２では、オフセット電圧Ｖｏｆｆを○印で模式的に示している。バッファアンプ６２ｆの出力信号にオフセット電圧Ｖｏｆｆが生じた場合のＡＤ変換後のデジタル出力信号は、以下の式（２）で表される。
【００３４】
【数２】
2016003924.tif 000004
【００３５】
式（２）に示すように、バッファアンプ６２ｆの出力信号にオフセット電圧信号Ｖｏｆｆが生じると、バッファアンプ６２ｆの出力信号にオフセット電圧が生じていない場合（式（１）参照）と比較して、ＡＤ変換後のデジタル出力信号には、オフセット電圧Ｖｏｆｆ分だけ誤差が生じる。そのため、本実施形態によるホールセンサ１は、バッファアンプ６２ｆ，６２ｇが設けられたアナログ信号パス６３のダイナミックエレメントマッチングを行う回路としてＤＥＭスイッチ６１ａ，６１ｂを有している。これにより、ホールセンサ１は、ＤＥＭ信号Ｓｄｅの極性に応じてバッファアンプ６２ｆ，６２ｇの入出力部の接続状態を制御してバッファアンプ６２ｆ，６２ｇを入れ替えて使用することができる。ＤＥＭ信号Ｓｄｅの極性が高レベルにおけるデジタル出力信号は、以下の式（３）で表される。
【００３６】
【数３】
2016003924.tif 000005
【００３７】
また、ＤＥＭ信号Ｓｄｅの極性が低レベルにおけるデジタル出力信号は、以下の式（４）で表される。
【数４】
2016003924.tif 000006
【００３８】
デジタルフィルタ６２ｄは、ＤＥＭ信号Ｓｄｅが高レベルの場合のデジタル出力信号と低レベルの場合のデジタル出力信号とを平均化したデジタル出力信号を出力する。ＤＥＭ信号Ｓｄｅが高レベル及び低レベルにおけるデジタル出力信号を平均化することにより、式（３）の第２かっこ内の「−Ｖｏｆｆ／（Ｖｒｅｆ（＋）−Ｖｒｅｆ（−））」の項と、式（４）の第２かっこ内の「＋Ｖｏｆｆ／（Ｖｒｅｆ（＋）−Ｖｒｅｆ（−））」の項とが相殺される。これにより、オフセット電圧Ｖｏｆｆの影響による誤差は、デジタルフィルタ６２ｄが出力するデジタル出力信号から除去される。
このように、本実施形態によるホールセンサ１は、ホール素子２やバッファアンプ６２ｆ，６２ｇに生じるオフセット電圧による誤差をＡＤ変換後のデジタル出力信号から除去することができる。
【００３９】
次に、本実施形態によるホールセンサ１の動作及びホール起電力検出方法について、図１から図３を参照しつつ図４から図１１を用いて説明する。また、ホールセンサ１の動作及びホール起電力検出方法の説明と併せて、従来のホールセンサ及びホール起電力検出方法の問題点についても説明する。
図１から図３を用いて説明したように、本実施形態によるホールセンサ１は、ホール素子２の駆動電流の方向を０°方向及び９０°方向に交互に切り替えることで、ホール起電力からオフセットを分離するスピニングカレント法と呼ばれる方法によりホール素子２を駆動している。制御信号生成部５が出力する電流方向切替信号Ｓｃｓの極性に基づいて駆動部３を制御してホール素子２の通電方向を切り替える際に（通電方向切替ステップの一例）、ホール素子２が磁場を検出する。そうすると、ホール素子２は、ホール効果により同一平面内で、駆動電流の流れる方向と直交する方向にホール起電力を発生する。
【００４０】
図４は、ブリッジ抵抗でホール素子２をモデル化した状態を示している。図４（ａ）は、第３及び第４端子２ｃ，２ｄ間に駆動電流を通電している状態を示し、図４（ｂ）は、第１及び第２端子２ａ，２ｂ間に駆動電流を通電している状態を示している。以下、図４（ａ）に示す状態でホール素子２に流れる駆動電流の方向を０°方向と呼び、図４（ｂ）に示す状態でホール素子２に流れる駆動電流の方向を９０°方向と呼ぶ。
【００４１】
図４に示すように、ホール素子２は例えば、直列接続された抵抗Ｒ１，Ｒ２と直列接続された抵抗Ｒ３，Ｒ４とが並列に接続されたブリッジ抵抗でモデル化される。このブリッジ抵抗において例えば、抵抗Ｒ２及び抵抗Ｒ４の接続点が第１端子２ａとなり、抵抗Ｒ１と抵抗Ｒ３との接続点が第２端子２ｂとなり、抵抗Ｒ１と抵抗Ｒ２との接続点が第３端子２ｃとなり、抵抗Ｒ３と抵抗Ｒ４との接続点が第４端子２ｄとなる。
【００４２】
ホール起電力は、ホール効果と呼ばれる、電流を通電した状態で磁場を印加することによって電子がローレンツ力を受けて生じる電位勾配に基づいて発生する。このため、図４（ａ）に示すように、例えば第３端子に駆動電源３５が接続され、第４端子に駆動電流源３２が接続され、第３端子２ｃから第４端子２ｄに向かう駆動電流がホール素子２に流れている状態で、ホール素子の感磁面に対して下方から上方に向かう磁場Ｈがホール素子２に印加されると、第１端子２ａ側に正電圧Ｖｈ（＋）が誘起され、第２端子２ｂ側に負電圧Ｖｈ（−）が誘起される。一方、図４（ｂ）に示すように、例えば第２端子に駆動電源３５が接続され、第１端子に駆動電流源３２が接続され、第２端子２ｂから第１端子２ａに向かう駆動電流がホール素子２に流れている状態で、紙面下方から上方に向かう磁場Ｈがホール素子２に印加されると、第３端子２ｃ側に正電圧Ｖｈ（＋）が誘起され、第４端子２ｄ側に負電圧Ｖｈ（−）が誘起される。ホール素子２に誘起された正電圧Ｖｈ（＋）と負電圧Ｖｈ（−）との電位差「Ｖｈ（＋）−Ｖｈ（−）」から磁場強度を測定できる。
【００４３】
ホール素子２は、ブリッジ抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の不均衡、パッケージの応力あるいは実装時の応力による抵抗値の変化によってオフセット電圧が発生する。例えば、抵抗Ｒ１の抵抗値が他の抵抗Ｒ２，Ｒ３，Ｒ４の抵抗値と異なると、ホール素子２が出力するホール起電力は、磁場Ｈの磁場強度に依存する電位差「Ｖｈ（＋）−Ｖｈ（−）」にオフセット電圧Ｖｏｆｆが加算された電圧となる。本実施形態によるホールセンサ１は、スピニングカレント法を用いることによりホール素子２に生じるオフセット電圧Ｖｏｆｆを除去することができる。すなわち、ホールセンサ１は、ホール素子２に流れる駆動電流の方向を０度方向と９０度方向とに切り替えて制御することにより、オフセット電圧Ｖｏｆｆの極性を反転し出力できる構成を有している。ホール素子２を０°方向の駆動電流で駆動した際に得られるホール起電力をＶｈ（０）とし、ホール素子２を９０°方向の駆動電流で駆動した際に得られるホール起電力をＶｈ（９０）とし、オフセット電圧をＶｏｆｆとすると、ホール起電力Ｖｈ（０），Ｖｈ（９０）は、以下の式（５）及び式（６）で表される。
Ｖｈ（０）＝Ｖｈ（＋）−Ｖｈ（−）−Ｖｏｆｆ  ・・・（５）
Ｖｈ（９０）＝Ｖｈ（＋）−Ｖｈ（−）＋Ｖｏｆｆ  ・・・（６）
【００４４】
図５は、ホール素子２に流す駆動電流の方向を切り替えた場合に駆動部３から出力され増幅器４の非反転入力端子（＋）に入力するホール起電力の電圧信号波形の一例を示す図である。横軸は時間（ｔ）を示し、縦軸はホール起電力の電圧［Ｖ］を示している。期間Ｔ１，Ｔ２，Ｔ３，Ｔ４の周期は、電流方向切替スイッチ３１を制御する電流方向切替信号Ｓｃｓの極性が反転する周期である。すなわち、期間Ｔ１，Ｔ２，Ｔ３，Ｔ４の周期は、ホール素子２に通電する駆動電流の駆動方向が０°方向と９０°方向とに交互に切り替わる周期である。期間Ｔ１及び期間Ｔ３は、ホール素子２を０°の方向で駆動する期間を示し、期間Ｔ２及び期間Ｔ４は、ホール素子２を９０°の方向で駆動する期間を示している。
【００４５】
図１を用いて説明したように、ホール素子２の直後に配置される電流方向切替スイッチ３１は、ホール素子２に通電する駆動電流の方向を０°方向と９０°方向とに切り替えるスイッチである。このため、ホール素子２は、電流方向切替信号Ｓｃｓの極性が反転する一定の周期に同期してホール素子２に通電する電流方向が切り替わるように制御される。その結果、図５に示すように、電流方向切替スイッチ３１から出力され増幅器４の非反転入力端子（＋）に入力するホール起電力の電圧値は、期間Ｔ１，Ｔ３ではＶｈ（０）となり、期間Ｔ２，Ｔ４ではＶｈ（９０）となる。
【００４６】
期間Ｔ１，Ｔ３でのホール起電力Ｖｈ（０）は、「Ｖｈ（＋）−Ｖｈ（−）−Ｖｏｆｆ」であり、期間Ｔ２、Ｔ４でのホール起電力Ｖｈ（９０）は、「Ｖｈ（＋）−Ｖｈ（−）＋Ｖｏｆｆ」である。この時、回路後段に平滑化回路（図２のデジタルフィルタ６２ｄ）を設けることで、信号波形は、期間Ｔ１，Ｔ３でのホール起電力Ｖｈ（０）の電圧値と期間Ｔ２，Ｔ４でのホール起電力Ｖｈ（９０）の電圧値との平均値となる。このため、平滑化された信号電圧の電圧値は、ホール起電力Ｖｈ（０）とホール起電力Ｖｈ（９０）との平均値となり、「Ｖｈ（＋）−Ｖｈ（−）」（＝（（Ｖｈ（＋）−Ｖｈ（−）−Ｖｏｆｆ）＋（Ｖｈ（＋）−Ｖｈ（−）＋Ｖｏｆｆ））／２）となる。また、平滑化された信号電圧の信号波形は、図５中に破線で示すように、電圧値が「Ｖｈ（＋）−Ｖｈ（−）」である直線の波形となる。ホール素子２の駆動電流方向の切り替わりは一定の周期で制御されている。このため、信号波形は、ホール素子２を０°の方向で駆動している際に発生する負のオフセット電圧Ｖｏｆｆと、ホール素子２を９０°の方向で駆動している際に発生する正のオフセット電圧Ｖｏｆｆとが相殺した波形となる。このため、ホール素子２の出力信号の電圧値から、デジタルフィルタ６２ｄを経由することで、磁場Ｈに依存する出力の電圧値「Ｖｈ（＋）−Ｖｈ（−）」のみを最終的に取得できる。
【００４７】
ホール素子２において生じるオフセット電圧を含んだ増幅器４から出力された出力信号は、入力信号ＶＩＮ（＋），ＶＩＮ（−）として離散時間型ＡＤ変換器６に入力する。離散時間型ＡＤ変換器６において、離散時間型ＡＤ変換器６に入力する入力信号ＶＩＮ（＋），ＶＩＮ（−）に基づく第１のアナログ信号が送信されるアナログ信号パスのダイナミックエレメントマッチングが行われる（ダイナミックエレメントマッチングステップの一例）。図６は、離散時間型ＡＤ変換器６内部の信号波形等を示す図である。図６中の１段目の「Ｓｃｓ」は、電流方向切替信号の信号波形を示し、２段目の「Ｓｉｓ」は、増幅器４の非反転入力端子（＋）に入力する入力信号から反転入力端子（−）に入力する入力信号減算した入力差信号の信号波形を示し、３段目の「Ｓｏｓ」は、増幅器４の正側出力端子（＋）から出力する出力信号（すなわち入力信号ＶＩＮ（＋））から負側出力端子（−）に出力する出力信号（すなわち入力信号ＶＩＮ（−））を減算した出力差信号の信号波形を示している。図６中の４段目の「Ｓｄｅ」は、ＤＥＭ部６１を制御するＤＥＭ信号Ｓｄｅの信号波形を示し、５段目の「Ｓｓｋ」は、アナログ信号パス６３をダイナミックエレメントする際に生じるスパイク信号の信号波形を示し、６段目の「Ｓｓｐ」は、サンプル信号の信号波形を示している。格段において縦軸は電圧を示し、横軸は時間を示している。また、図６中、左から右に向かって時の経過が表されている。
【００４８】
図６中の１段目に示すように、電流方向切替信号Ｓｃｓは、ホール素子２の駆動電流方向を０°及び９０°に交互に切り替えるために、所定の周期で極性が反転する矩形の信号波形を有している。時刻ｔ０から時刻ｔ４までの期間は、ホール素子２を９０°の方向に駆動する期間であり、時刻ｔ４から時刻ｔ７の期間はホール素子２を０°の方向に駆動する期間である。
【００４９】
図６中の２段目に示すように、増幅器４の非反転入力端子（＋）に入力する入力信号と反転入力端子（−）に入力する入力信号との入力差信号Ｓｉｓは、磁場強度に依存する電位差「Ｖｈ（＋）−Ｖｈ（−）」に、正のオフセット信号Ｖｏｆｆ（図６には、「＋Ｖｏｆｆ」と表記されている）及び負のオフセット電圧Ｖｏｆｆ（図６には、「−Ｖｏｆｆ」と表記されている）が、電流方向切替信号Ｓｃｓの極性の変化に応じて交互に重畳した信号となる。このため、図６中の１段目及び２段目に示すように、時刻ｔ０において、ホール素子２の駆動方向が０°から９０°に切り替わると、入力差信号Ｓｉｓは、重畳する負のオフセット電圧Ｖｏｆｆから正のオフセット電圧Ｖｏｆｆへの変化により、信号レベルが相対的に低い状態から相対的に高い状態に変化する。入力差信号Ｓｉｓの立ち上がり時間は、電流方向切替スイッチ３１が切り替わる時間分だけ電流方向切替信号Ｓｃｓの立ち上がり時間に対して一定時間だけ遅延する。その結果、入力差信号Ｓｉｓは時刻ｔ１で立ち上がりが完了する。
【００５０】
図６中の３段目に示すように、増幅器４の正側出力端子（＋）から出力する出力信号と負側出力端子（−）に出力する出力信号との差の信号である出力差信号Ｓｏｓは、増幅器４によって増幅された磁場強度に依存する電位差「Ｖｈ（＋）−Ｖｈ（−）」に、正のオフセット電圧Ｖｏｆｆ及び負のオフセット電圧Ｖｏｆｆが交互に重畳した信号波形である。出力差信号Ｓｏｓは、入力差信号Ｓｉｓに対して、ホール素子２の駆動電流方向の切り替え時点から、増幅器４の持つ高域遮断特性により一定時間だけ遅延する。出力差信号Ｓｏｓは、時刻ｔ０から開始し時刻ｔ３にかけて、信号レベルが相対的に低い状態から相対的に高い状態へ変化する。
【００５１】
図６中の４段目に示すように、ＤＥＭ信号Ｓｄｅは、出力差信号Ｓｏｓの信号レベルが安定化するまでの、時刻ｔ０から時刻ｔ３までの期間に極性が反転するように設定されている。出力差信号Ｓｏｓは、例えば時刻ｔ０と時刻ｔ３との間の期間において相対的に低い状態から高い状態に信号レベルが変化する。また、出力差信号Ｓｏｓは、例えば時刻ｔ４と時刻ｔ６との間の期間において相対的に高い状態から低い状態に信号レベルが変化する。ＤＥＭ信号Ｓｄｅの極性に応じてリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）を入力するバッファアンプ６２ｆ，６２ｇの入れ替え動作が制御される。
詳細は後述するが、図６中の５段目に示すように、ＤＥＭ信号Ｓｄｅの極性反転に伴って時刻ｔ２，ｔ９でそれぞれ発生するスパイク信号Ｓｓｋがバッファアンプ６２ｆ又はバッファアンプ６２ｇの出力信号に混入する。
【００５２】
図６中の６段目に示すように、サンプル信号Ｓｓｐは、出力差信号Ｓｏｓが一定値に収束した後、例えば時刻ｔ３から時刻ｔ４、時刻ｔ６から時刻ｔ７の間に出力される。本実施形態では、増幅器４の出力差信号Ｓｏｓが一定値になる前、すなわち時刻ｔ０から時刻ｔ３，時刻ｔ４から時刻ｔ６の間に、スパイク信号Ｓｓｋが基準電位Ｖｃｏｍレベルまで減衰するようにＤＥＭ信号Ｓｄｅの入力タイミングが設定されている。これにより、ホールセンサ１は、アナログ信号パス６３のダイナミックエレメントマッチングによって生じるスパイク信号ＳｓｋがＡＤ変換後のデジタル信号に混入してしまうのを防止できる（詳細は後述）。サンプル信号Ｓｓｐは通常、１／ｆｓａｍｐの周期でホール起電力をサンプリングするように設定される。サンプリング信号は、ホール素子２のオフセット信号のセトリングを待つために、駆動電流方向の切り替えのタイミングから一定の時間だけ第１のアナログ信号のサンプリングを休止する時間を持つように調整される。このサンプリングを休止する時間はサンプル休止時間（サンプリング非実行期間の一例）と呼ばれる。また、第１のアナログ信号のサンプリングを休止していない時間、すなわち第１のアナログ信号をサンプリングしている時間は、サンプリング実行期間と呼ばれる。本実施形態では、時刻ｔ０から時刻ｔ３までの期間、時刻ｔ４から時刻ｔ６までの期間及び時刻ｔ７から時刻ｔ１０までの期間がサンプリング休止時間に相当する。また、時刻ｔ３から時刻ｔ４までの期間、時刻ｔ６から時刻ｔ７までの期間及び時刻ｔ１０から時刻ｔ１１までの期間がサンプリング実行期間に相当する。サンプリング休止時間は、ホール素子２への通電方向の切替に同期して開始する（例えば、時刻ｔ０、時刻ｔ４、時刻ｔ７及び時刻ｔ１１）。また、サンプリング実行期間は、ホール素子２への通電方向の切替に同期して終了する（例えば、時刻ｔ０、時刻ｔ４、時刻ｔ７及び時刻ｔ１１）。サンプリング休止時間の開始タイミングはサンプリング実行期間の終了タイミングに一致する。
【００５３】
本実施形態によるホールセンサ１は、ダイナミックエレメントマッチングを使用している点において特許文献１に開示された発明と共通している。一方、ホールセンサ１は、離散時間方式である離散時間型ＡＤ変換器６を有している点において、連続時間方式のΔΣＡＤ変換装置が使用されている、特許文献１に開示された発明と相違している。連続時間方式のΔΣＡＤ変換装置においてダイナミックエレメントマッチングを行った場合、バッファアンプなどの素子の入れ替えに伴う全てのスパイク信号が積分器で積算される。これに対し、本実施形態では、離散時間型ＡＤ変換器６を用いることにより、第１のアナログ信号をサンプリングする時点でスパイク信号の電圧レベルを基準電位（例えば０Ｖ）に近い大きさに収束させることができる。このため、ホールセンサ１は、スパイク信号の影響による誤差がＳＣ積分器６２ｂで積算される信号に発生するのを防止できる。
【００５４】
離散時間型ＡＤ変換器６のサンプル周期Ｔｓ（１／ｆｓａｍｐ）は、数１００ナノ秒と極めて短い周期であるため、スパイク信号を基準電圧レベルまで完全に収束させる時間としては不十分である。そこで、本実施例形態によるホールセンサ１は、ホール素子２の信号処理回路に離散時間型ＡＤ変換器６を有し、離散時間型ＡＤ変換器６では必要な構成となるサンプル休止時間をバッファアンプ６２ｆ，６２ｇの入れ替え動作の実行期間に割り当てるようになっている。これにより、ホールセンサ１は、スパイク信号が基準電圧レベルに収束するまでのセトリング時間を十分に確保できる構成を有し得る。
【００５５】
離散時間型ＡＤ変換器６がホール起電力信号をデジタル出力に変換する場合にサンプル休止時間が必須構成であることについて説明する。離散時間型ＡＤ変換器６は、連続時間方式のＡＤ変換器と異なり、アナログ信号のサンプリングに伴う折り返しノイズが発生する。この折り返しノイズは、サンプリングを行うアナログ信号中に高周波ノイズが多く含まれるほど影響が大きくなる。特に、ホール素子２は、磁場を検出するセンサであり、ホール素子２周辺の電子機器が放射する高周波の電磁ノイズの影響を受けるため、折り返しノイズに対する対策が必要となる。この折り返しノイズを防止するには、サンプリングを行う回路の前段に高域遮断特性を備えた折り返し防止フィルタを配置して高周波ノイズを低減させる。本実施形態によるホールセンサ１は、離散時間型ＡＤ変換器６の前段に配置される増幅器４が、この折り返し防止フィルタとして機能する構成を有している。
【００５６】
ただし、この折り返し防止フィルタをホール素子の信号処理において使用した場合、ホール素子の出力信号には、ホール起電力信号と同等以上の大きさのオフセット信号が含まれる。ホール素子の駆動電流方向の切り替えに伴ってオフセット信号の極性が反転した際に、ホール素子の出力信号に折り返し防止フィルタで生じる遅延が生じる。これにより、オフセット信号が一定値に収束するまで、離散時間型ＡＤ変換器６のサンプリングを行えない時間が生じる。本実施形態によるホールセンサ１は、ホール素子２の信号処理を離散時間型ＡＤ変換器６でＡＤ変換する際に、このサンプル休止時間を利用してバッファアンプ６２ｆ，６２ｇの入れ替え動作を行い、スパイク信号の影響を低減するようになっている。
【００５７】
また、本実施形態において、折り返し防止フィルタ、すなわち増幅器４の遮断周波数ｆｃは、ナイキスト周波数と呼ばれる１／（２・ｆｓａｍｐ）の周波数以下に設定されることが好適である。折り返しノイズは、高周波のノイズ成分がサンプリングされることで、１／２・ｆｓａｍｐ以下の周波数帯域にノイズが集中する現象である。増幅器４の遮断周波数ｆｃをナイキスト周波数以下に設定しておくと、サンプリング前に１／２・ｆｓａｍｐ以上の周波数帯域のノイズが低減されるので、折り返しノイズの発生をほぼ０に抑えられる。
【００５８】
また、オフセット信号が折り返し防止フィルタ通過後に一定値に収束するために要するオフセット電圧信号のセトリング時間は、折り返し防止フィルタの遮断周波数をｆｃとすると、一般に２．２τ（τ＝１／（２πｆｃ））で定義される。このため、離散時間型ＡＤ変換器６のサンプル休止時間は、ホール素子２の駆動電流方向の切り替え時から２．２τ（τ＝１／（２πｆｃ））以上の時間に設定することが好適である。
【００５９】
ここで、本実施形態によるホールセンサ１においてダイナミックエレメントマッチングを行った場合に、スパイク信号が積分器で積算される信号に影響しない理由について図７を用いて説明する。図７は、離散時間型ＡＤ変換器６に備えられた構成要素のうち、ＳＣ積分器６２ｂの入力側に設けられたスイッチトキャパシタ回路６０１と、ＤＥＭスイッチ６１ａ，６１ｂと、バッファアンプ６２ｆ，６２ｇとを示している。図７では、離散時間型ＡＤ変換器６内のＳＣ積分器６２ｂがサンプル休止時間におけるＳＣ回路６０１のスイッチ６０１ａ〜６０１ｈの開閉状態が図示されている。
【００６０】
図７に示すように、ＤＥＭスイッチ６１ａ，６１ｂには、制御信号生成部５（図７では不図示）のＤＥＭ信号出力端子に接続されてＤＥＭ信号Ｓｄｅを送信するための信号配線６５が接続されている。ＤＥＭスイッチ６１ａ，６１ｂやバッファアンプ６２ｆの容量及び種々の信号配線間に形成される容量などにより、信号配線６５と信号配線６６との間には、寄生容量６４が形成される。信号配線６６はアナログ信号パス６３に含まれる配線である。信号配線６６は、ＤＥＭスイッチ６１ａとバッファアンプ６２ｆとを接続する配線であり、リファレンス電圧信号Ｖｒｅｆ（＋）又はリファレンス電圧信号Ｖｒｅｆ（−）が送信される。信号配線６５、ＤＥＭ信号Ｓｄｅの極性が反転するタイミングで寄生容量６４及び信号配線６６を介して電荷Ｑがバッファアンプ６２ｆ内に混入する。その結果、バッファアンプ６２ｆの出力信号にはスパイク状のスパイク信号Ｓｓｋが発生する。
【００６１】
図６に示すように、本実施形態によるホールセンサ１は、ダイナミックエレメントマッチングによるバッファアンプ６２ｆ，６２ｇの入れ替えをサンプル休止時間に行うように調整されている。サンプル休止時間においてサンプル信号Ｓｓｐの極性は、常に低レベルとなっている。このため、ＳＣ回路６０１のスイッチ６０１ａ〜６０１ｄは閉状態になり、スイッチ６０１ｅ〜６０１ｈは開状態になる。スイッチ６０１ｅ〜６０１ｈが開状態であると、ＳＣ回路６０１と演算増幅器６０２及び静電容量素子６０３，６０４（図３参照）とは電気的に切断される。さらに、サンプル休止時間は、駆動電流方向の切り替えからホール起電力信号が一定値に収束するのに必要な時間が確保されているが、ダイナミックエレメントマッチングに伴って発生するスパイク信号の電圧レベルが基準電位レベルに収束するために十分な時間である。このため、ダイナミックエレメントマッチングに伴って発生するスパイク信号は、演算増幅器６０２の出力信号の電圧値を決める静電容量素子６０３，６０４に混入せず、ホールセンサ１は、アナログ信号パス６３において実行するダイナミックエレメントマッチングに伴って発生するスパイク信号の影響を除去できる。
ホールセンサ１は、ダイナミックエレメントマッチングを行う際に発生するスパイク信号の影響を除去できるタイミングで、ダイナミックエレメントマッチングを行ってから、ホール素子２のホール起電力に応じたアナログ信号を離散時間型ＡＤ変換器６でデジタル信号に変換する（ＡＤ変換ステップの一例）。
【００６２】
次に、関連技術の問題点について図８から図１１を用いて説明する。
ＡＤ変換器を使用した場合、ＡＤ変換器自体の持つ誤差要因により、測定する信号の検出精度が劣化する問題が生じる。特許文献１では連続時間方式のΔΣＡＤ変換器について、ＡＤ変換器の持つ誤差を低減するための回路技術が開示されている。一般にΔΣＡＤ変換器は、装置内部にＤＡ変換素子を複数個備えた構成となっている。そのＤＡ変換素子間にミスマッチが生じると、ＡＤ変換器の出力信号から線形性が損なわれる問題が生じる。特許文献１には、回路を構成する種々の素子を順次入れ替えて使用する、ダイナミックエレメントマッチング（Ｄｙｎａｍｉｃ  Ｅｌｅｍｅｎｔ  Ｍａｔｃｈｉｎｇ：ＤＥＭ）と呼ばれる技術を用いることが開示されている。特許文献１には、ダイナミックエレメントマッチングを用い、ＤＡ変換素子を順次入れ替えて使用することで、ＤＡ変換素子間のばらつきの影響を除去し、線形性を向上させた、高精度の連続時間方式のΔΣ型ＡＤ変換器を実現できることが開示されている。
【００６３】
また、ホール素子の磁気感度は、温度や応力によって変化することが知られている。非特許文献２には、ホール素子からのアナログ信号を、連続時間方式のΔΣＡＤ変換器でデジタル値に変換し、デジタル部の演算により、ホール素子の信号から温度や応力による変動を補正する技術が開示されている。
磁場の検出精度を向上させるには、前述したようなスピニングカレント法や、ダイナミックエレメントマッチングを備えたＡＤ変換器を利用する必要がある。しかし、ＡＤ変換器でダイナミックエレメントマッチングを行う場合、前述のスパイク信号が寄生容量を介してＡＤ変換器内に混入し、磁場検出の精度を劣化させる問題が生じる。以下、これらの問題点について詳述する。
【００６４】
図８は、本実施形態によるホールセンサ１の関連技術のホールセンサに備えられた連続時間型ΔΣＡＤ変換器のトランスコンダクタンスアンプ−容量（以下、「Ｇｍ−Ｃ」と略記する）積分器７の概略構成を示すブロック図である。図８（ａ）は、ＧＭ−Ｃ積分器７の概略構成を示し、図８（ｂ）は、ＧＭ−Ｃ積分器７に設けられたＧｍアンプ７１ｂの回路構成を示している。
【００６５】
図８（ａ）に示すように、Ｇｍ−Ｃ積分器７は、不図示のホール素子が出力した信号が入力するＤＥＭスイッチ７１ａと、ＤＥＭスイッチ７１ａが出力する信号が入力するＧｍアンプ７１ｂとを有している。また、Ｇｍ−Ｃ積分器７は、Ｇｍアンプ７１ｂが出力した出力信号を切り替えるＤＥＭスイッチ７１ｃと、ＤＥＭスイッチ７１ｃが出力する信号が入力するＧｍアンプ７１ｄとを有している。さらに、Ｇｍ−Ｃ積分器７は、Ｇｍアンプ７１ｄの一方の入出力端子間に接続された静電容量素子７１ｅと、Ｇｍアンプ７１ｄの他方の入出力端子間に接続された静電容量素子７１ｆとを有している。
【００６６】
図８（ｂ）に示すように、Ｇｍアンプ７１ｂは、トランジスタ対７１０と、トランジスタ対７１０に流れる電流を生成する電流源７１１とを有している。Ｇｍアンプ７１ｂは、Ｇｍアンプ７１ｂに入力する入力信号ＶＩＮ（＋），ＶＩＮ（−）を出力電流Ｉ（＋），Ｉ（−）に変換する電圧電流変換素子である。Ｇｍアンプ７１ｂは、入力信号ＶＩＮ（＋），ＶＩＮ（−）の電圧値に応じた電流値の出力電流Ｉ（＋），Ｉ（−）を出力する。
【００６７】
Ｇｍアンプ７１ｂから出力した出力電流Ｉ（＋），Ｉ（−）は、ＤＥＭスイッチ７１ｃを介して静電容量素子７１ｅ，７１ｆに充電される。Ｇｍアンプ７１ｄは、静電容量素子７１ｅ，７１ｆに充電された電荷量に応じた電圧値の出力電圧ＶＯＵＴ（+），−ＶＯＵＴ（−）を出力する。Ｇｍアンプ７１ｂの出力電流Ｉ（＋），Ｉ（−）は、入力信号ＶＩＮ（＋），ＶＩＮ（−）が０（Ｖ）の場合、通常０（Ａ）となる。しかしながら、Ｇｍアンプ７１ｂに備えられたトランジスタ対７１０を構成するトランジスタ７１０ａ及びトランジスタ７１０ｂのそれぞれの電気的特性に製造ばらつき等の要因によりミスマッチが生じると、Ｇｍアンプ７１ｂは、入力信号ＶＩＮ（+），ＶＩＮ（−）が０（Ｖ）であっても一定の出力電流Ｉ（＋），Ｉ（−）を出力する。この現象は等価的にはＧｍアンプ７１ｂの入力部にオフセット電圧Ｖｏｆｆ１が入力された場合に相当する。図８（ａ）では、このオフセット電圧Ｖｏｆｆ１は、ＤＥＭスイッチ７１ａとＧｍアンプ７１ｂとの間に破線の○印によって模式的に表されている。
オフセット電圧Ｖｏｆｆ１を考慮した場合、連続時間型ΔΣＡＤ変換器より出力されるデジタル出力信号は、以下の式（７）で表される。
【００６８】
【数５】
2016003924.tif 000007
【００６９】
式（７）に示すように、オフセット電圧Ｖｏｆｆ１を考慮したデジタル出力信号は、オフセット電圧を考慮していないデジタル出力信号（式（１）参照）と比較して、オフセット電圧Ｖｏｆｆ１の電圧分だけ誤差が生じる。オフセット電圧Ｖｏｆｆ１の影響を低減するために、図８に示す連続時間型ΔΣＡＤ変換器は、Ｇｍアンプ７１ｂの入出力段に、入力信号ＶＩＮ（＋），ＶＩＮ（−）を入力するトランジスタ７１０ａ，７１０ｂを入れ替える入力信号切替スイッチ７１ａを有している。さらに、連続時間型ΔΣ変換器は、トランジスタ７１０ａ，７１０ｂの切り替えに伴って反転するＧｍアンプ７１ｂの出力の極性を再反転するＤＥＭスイッチ７１ｃを有している。入力信号切替スイッチ７１ａ及びＤＥＭスイッチ７１ｃは、ＤＥＭ信号Ｓｄｅの極性に基づいて制御される。
【００７０】
Ｇｍ−Ｃ積分器７に入力する入力信号ＶＩＮ（+），ＶＩＮ（−）は、Ｇｍアンプ７１ｄに入力するまでに、ＤＥＭスイッチ７１ａ及びＤＥＭスイッチ７１ｃのそれぞれで１回ずつ合計２回切り替えられる。このため、入力信号ＶＩＮ（＋），ＶＩＮ（−）は、復調してＧｍアンプ７１ｄの非反転入力端子（＋）及び反転入力端子（−）にそれぞれ入力される。これに対し、オフセット電圧Ｖｏｆｆ１は、Ｇｍアンプ７１ｄに入力するまでに、ＤＥＭスイッチ７１ｃで１回のみ切り替えられる。このため、Ｇｍアンプ７１ｄの非反転入力端子（＋）及び反転入力端子（−）には、ＤＥＭ信号Ｓｄｅの極性反転に基づいて極性の反転したオフセット電圧Ｖｏｆｆ１が交互に入力される。
【００７１】
図９は、Ｇｍ−Ｃ積分器７の信号波形を示す図である。図９中の上段に示す「Ｓｄｅ」は、ＤＥＭ信号の信号波形を示し、下段に示す「Ｓｉｓ」は、Ｇｍアンプ７１ｄの非反転入力端子（＋）に入力する入力信号の信号波形を示している。図９中の上段の縦軸は電圧を示し、下段の縦軸は電流を示し、横軸は時間を示している。図９中の左から右に向かって時の経過が示されている。
【００７２】
図９に示すように、ＤＥＭ信号Ｓｄｅの極性が反転すると、Ｇｍアンプ７１ｄに入力する入力信号の極性も反転する。ＤＥＭ信号Ｓｄｅの極性が高レベルの場合には、入力信号の電流レベルは高レベルとなり、ＤＥＭ信号Ｓｄｅの極性が低レベルの場合には、入力信号の電流レベルは低レベルとなる。入力信号が高レベルのときの電流値は、Ｖｏｆｆ１・Ｇｍとなり、入力信号が低レベルのときの電流値は、−Ｖｏｆｆ１・Ｇｍとなる。ここで、「Ｖｏｆｆ１」は、オフセット電圧Ｖｏｆｆ１の電圧値を表し、「Ｇｍ」はＧｍアンプ７１ｂのトランスコンダクタンスを表している。Ｇｍアンプ７１ｄに入力する入力信号が高レベルの電流値と低レベルの電流値とは絶対値が同じである。ＤＥＭスイッチ７１ａ及びＤＥＭスイッチ７１ｃの入出力の接続状態を切り替えることによってＧｍアンプ７１ｂ内のトランジスタ７１０ａ，７１０ｂに入力する入力信号ＶＩＮ（＋），ＶＩＮ（−）の切り替え動作を行うと、Ｇｍ７１ｄの出力信号には、正のオフセット電圧Ｖｏｆｆ１と負のオフセット電圧Ｖｏｆｆ１とが交互に混入する。Ｇｍアンプ７１ｄの出力信号が入力する１ビット量子化器（不図示）のデジタル出力信号はＧｍアンプ７１ｄの出力信号をデジタル出力信号に変換して得られる。このため、連続時間型ΔΣＡＤ変換器のデジタル出力信号にも、正のオフセット電圧Ｖｏｆｆ１と負のオフセット電圧Ｖｏｆｆ１とが交互に混入する。１ビット量子化器から出力されたデジタル出力信号は、１ビット量子化器の後段に設けられたデジタルフィルタ（不図示）によって平均化される。ＤＡ変換素子（不図示）が出力するリファレンス信号をＶｒｅｆ（＋），Ｖｒｅｆ（−）とすると、連続時間型ΔΣＡＤ変換器が出力するデジタル出力信号は、以下の式（８）で表すことができる。
【数６】
2016003924.tif 000008
式（８）に示すように、連続時間型ΔΣＡＤ変換器が出力するデジタル出力信号からオフセット電圧Ｖｏｆｆ１に起因する誤差は除去される。
連続時間型ΔΣＡＤ変換器がダイナミックエレメントマッチング機能を備えていてもＧｍアンプに生じるオフセット電圧の影響が完全に除去されるのは寄生容量などが生じていない理想的な場合である。ここで、ダイナミックエレメントマッチング機能を備えたＧｍ−Ｃ積分器の出力信号の誤差の要因となる寄生容量を考慮した場合について説明する。図１０は、寄生容量を考慮した場合の連続時間型ΔΣＡＤ変換器のＧｍ−Ｃ積分器７の概略構成を示すブロック図である。
【００７３】
図１０に示すように、ＤＥＭ信号Ｓｄｅが送信される信号配線７２とＧｍアンプ７１ｂの入力部の信号配線７３と間には、ＤＥＭスイッチ７１ｂの容量や信号配線７２，７３間に生じる容量によって寄生容量７５が存在する。このため、ＤＥＭ信号Ｓｄｅの極性が反転するタイミングで寄生容量７５を介して電荷+Ｑ，−ＱがＧｍ−Ｃ積分器７内に混入してスパイク状のノイズが発生する。
【００７４】
図１１は、寄生容量７５を考慮した場合のＧｍ−Ｃ積分器７の信号波形を示す図である。図１１中の上段に示す「Ｓｄｅ」はＤＥＭ信号の信号波形を示し、中段に示す「Ｓｓｋ１」はＧｍアンプ７１ｂに入力されるスパイク信号の信号波形を示し、下段に示す「Ｓｓｋ２」はＧｍアンプ７１ｄに入力されるスパイク信号の信号波形を示している。縦軸は電圧を示し、横軸は時間を示している。図１１中の左から右に向かって時の経過が示されている。
【００７５】
図１１に示すように、ＤＥＭ信号Ｓｄｅの極性が反転するタイミングでスパイク状のスパイク信号Ｓｓｋ１が発生する。スパイク信号Ｓｓｋ１は、急峻に立ち上がり又は立ち下がりその後元の電圧レベルに収束する。ＤＥＭ信号Ｓｄｅの電圧レベルが低レベルから高レベルに切り替わる場合には急峻に立ち上がるスパイク信号が発生する。一方、ＤＥＭ信号Ｓｄｅの電圧レベルが高レベルから低レベルに切り替わる場合には急峻に立ち下がるスパイク信号が発生する。正極側に急峻に立ち上がるスパイク信号と、負極側に急峻に立ち下がるスパイク信号とはＧｍアンプ７１ｂの入力部に交互に発生する。ＤＥＭスイッチ７１ｅでＧｍアンプ７１ｂの出力信号の反転動作が行われると、Ｇｍアンプ７１ｂの入力側に発生するスパイク信号Ｓｓｋ２は、図１１中の下段に示すように、同じ極性のスパイク信号としてＧｍアンプ７１ｄに入力される。スパイク信号Ｓｓｋ２は、デジタルフィルタにより平均化されるが、同じ極性であるため、平均化後もオフセット電圧Ｖｏｆｆ２として残存する。この場合に、連続時間型ΔΣＡＤ変換器が出力するデジタル出力信号は、以下の式（９）で表すことができる。
【数７】
2016003924.tif 000009
【００７６】
ダイナミックエレメントマッチングによってＧｍアンプ７１ｂ内のトランジスタ７１０ａ，７１０ｂのミスマッチに起因するオフセット電圧Ｖｏｆｆ１の影響の低減を図っても、連続時間型ΔΣＡＤ変換器にはスパイク信号に起因する新たなオフセット電圧Ｖｏｆｆ２が生じる。また、ホール素子から出力される磁場に依存するホール起電力信号は、数μＶから数ｍＶ程度の微弱な電圧である。このため、スパイク信号に起因するオフセット電圧Ｖｏｆｆ２によって生じるデジタル出力信号の誤差は無視できない大きさとなる。
【００７７】
近年、ホール素子を使った磁場検出装置の技術分野では、高精度・高分解能な磁場検出装置が求められるようになっている。本願発明者らは、上述のスパイク信号に起因する新たなオフセット電圧が生じることを発見し、これが磁場検出装置の高精度化の妨げになることを見出した。
このスパイク信号を生じさせないようにすることは困難であるため、鋭意検討した結果、本願発明者らは、離散時間型ＡＤ変換器を採用し、ホール素子のホール起電力に応じた第１のアナログ信号をサンプリングしないサンプリング非実行期間に、第１のアナログ信号が送信されるアナログ信号パスのダイナミックエレメントマッチングを行うことで、スパイク信号の影響が低減され、高精度かつ高分解能なホールセンサの作製に成功した。
【００７８】
（変形例）
次に、本実施形態の変形例によるホールセンサ１について図１を参照しつつ図１２を用いて説明する。本変形例によるホールセンサ１は、増幅器４と離散時間型ＡＤ変換器６との間に変調スイッチ１１及び復調スイッチ９を備えている点に特徴を有している。以下、図１に示すホールセンサ１と異なる点のみを簡述する。また、図１に示すホールセンサ１と同一の作用・機能を奏する構成要素には同一の符号を付して、その説明は省略する。
【００７９】
電流方向切替スイッチ３１でホール素子２のオフセット電圧の極性を反転させる場合、図１に示すように、増幅器４の出力は離散時間型ＡＤ変換器６に直接入力される構成となる。一方、ホール起電力信号の極性を反転させる場合、図１２に示すように、ホールセンサ１は、離散時間型ＡＤ変換器６に設けられた変調スイッチ１１と復調スイッチ９とを有している。変調スイッチ１１は増幅器４の前段に設けられ、復調スイッチ９は増幅器４の後段に設けられている。変調スイッチ１１は、電流方向切替スイッチ３１から出力された２つのホール起電力信号を切り替えて増幅器４の非反転入力端子（＋）と非反転入力端子（−）に交互に入力する構成を有する。復調スイッチ９は、増幅器４から出力されるホール起電力信号を入力する前に、ホール起電力信号を直流信号に戻す構成を有する。
【００８０】
また、スピニングカレント法は、磁場強度に依存する電位差「Ｖｈ（＋）−Ｖｈ（−）」の信号とオフセット電圧Ｖｏｆｆとを分離する技術である。図１に示すホールセンサ１では、ホール素子２の駆動電流方向の切り替えに伴ってオフセット電圧を反転させている（図６参照）。これに対し、本変形例によるホールセンサ１は、電流方向切替スイッチ３１と増幅器４の接続方法を変更することにより９０°方向に駆動電流を通電した際のホール起電力信号Ｖｈ（９０）を反転させることで、磁場に依存する電位差「Ｖｈ（＋）−Ｖｈ（−）」を反転させる構成となっている。変調スイッチ１１はＶｈ（９０）の極性を反転させるスイッチであり、増幅器４へ入力されるホール起電力信号Ｖｈ（０）及びホール起電力信号Ｖｈ（９０）は、以下の式（１０）及び式（１１）で表される。すなわち、増幅器４へ入力されるホール起電力信号Ｖｈ（９０）は、増幅器４へ入力されるホール起電力信号Ｖｈ（０）に対して磁場に依存する電位差「Ｖｈ（＋）−Ｖｈ（−）」が反転した信号となる。
Ｖｈ（０）＝Ｖｈ（＋）−Ｖｈ（−）−Ｖｏｆｆ  ・・・（１０）
Ｖｈ（９０）＝−（Ｖｈ（＋）−Ｖｈ（−））−Ｖｏｆｆ  ・・・（１１）
【００８１】
ホール素子２から出力されたホール起電力Ｖｈ（９０）は、変調スイッチ１１で極性の反転動作が行われた後、増幅器４によって増幅され、復調スイッチ９により極性が再反転される。復調スイッチ９の通過後に磁場に依存する電位差「Ｖｈ（＋）−Ｖｈ（−）」の信号は直流に戻る。一方、オフセット信号Ｖｏｆｆはホール素子２の駆動電流方向によって極性が反転する。そのため、復調スイッチ９から出力されるホール起電力信号は、前述の式（５）及び式（６）で表される信号と等しくなり、離散時間型ＡＤ変換部に入力される。この場合、ホールセンサ１の製造時のばらつきに伴って発生する、増幅器４の持つオフセット電圧に関しても、ホール素子２の持つオフセット電圧Ｖｏｆｆと同様に極性の反転が行われる。このため、増幅器４の持つオフセット電圧もホール素子２の持つオフセット電圧Ｖｏｆｆと同時にデジタルフィルタ６２ｄにより取り除くことが可能である。
【００８２】
〔第２の実施形態〕
次に、本発明の第２の実施形態によるホールセンサ及びホール起電力検出方法について図１を参照しつつ図１３及び図１４を用いて説明する。本実施形態によるホールセンサは、上記第１の実施形態によるホールセンサ１と比較して、全体構成は同一であるものの、離散時間型ＡＤ変換器の構成が異なっている。したがって、以下、本実施形態によるホールセンサについて、上記第１の実施形態によるホールセンサ１と異なる点のみを説明する。
【００８３】
図１３は、本実施形態によるホールセンサに備えられた離散時間型ＡＤ変換器６の概略構成を示すブロック図である。図１３に示すように、本実施形態における離散時間型ＡＤ変換器６は、上記第１の実施形態における離散時間型ＡＤ変換器６と同様に、サンプリング非実行期間とサンプリング実行期間とを有し、サンプリング実行期間にサンプリングした第１のアナログ信号をデジタル信号に変換するようになっている。上記第１の実施形態と同様に、第１のアナログ信号は、入力信号ＶＩＮ（＋），ＶＩＮ（−）からリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）を減算した信号が相当する。
【００８４】
図１３に示すように、離散時間型ＡＤ変換器６は、ＡＤ変換部６２と、ＤＥＭ部６１とを有している。ＡＤ変換部６２は、減算器６２ａと、制御信号生成部５（図１参照）から出力されたサンプル信号Ｓｓｐの極性に応じて積分動作を行うＳＣ積分器６２ｂと、サンプル信号Ｓｓｐに応じて＋１又は−１の出力を更新する１ビット量子化器（クロックトコンパレータ）６２ｃとを有している。また、ＡＤ変換部６２は、１ビット量子化器６２ｃの出力信号が入力するデジタルフィルタ６２ｄと、１ビット量子化器６２ｃの出力信号が入力するＤＡ変換素子６２ｅと、ＤＡ変換素子６２ｅから出力されるリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）の各電圧信号を保持するバッファアンプ６２ｆ及びバッファアンプ６２ｇとを有している。
【００８５】
ＤＥＭ部６１は、ＳＣ積分器６２ｂの入出力端子に設けられている。ＤＥＭ部６１は、ＤＥＭ信号Ｓｄｅの極性に従って入出力の接続を入れ替えるＤＥＭスイッチ６１ａ及びＤＥＭスイッチ６１ｂを有している。ＤＥＭスイッチ６１ａはＳＣ積分器６２ｂの入力側に設けられ、ＤＥＭスイッチ６１ｂはＳＣ積分器６２ｂの出力側に設けられている。ＤＥＭスイッチ６１ａは、減算器６２ａが出力する第１のアナログ信号が入力する。第１のアナログ信号は差動信号である。ＤＥＭスイッチ６１ａは、差動信号の正側及び差動信号の負側を入力可能なように２つの入力端子と、入力した第１のアナログ信号をＳＣ積分器６２ｂに出力する２つの出力端子とを有している。出力端子の一方は、第１のアナログ信号を構成する差動信号の正側を出力し、出力端子の他方は、第１のアナログ信号を構成する差動信号の負側を出力する。
【００８６】
ＤＥＭスイッチ６１ｂは、ＳＣ積分器６２ｂが積分した第１のアナログ信号が入力する。ＳＣ積分器６２ｂは、第１のアナログ信号を構成する正側及び差動信号の負側のいずれも積分する。このため、ＤＥＭスイッチ６１ｂは、積分された差動信号の正側及び負側を入力可能なように２つの入力端子を有している。また、ＤＥＭスイッチ６１ｂは、入力した第１のアナログ信号を１ビット量子化器６２ｃに出力する２つの出力端子を有している。出力端子の一方は、第１のアナログ信号を構成する差動信号の正側を出力し、出力端子の他方は、第１のアナログ信号を構成する差動信号の負側を出力する。
【００８７】
ＤＥＭ部６１は、第１のアナログ信号が送信されるアナログ信号パス６８に設けられている。アナログ信号パス６８は、減算器６２ａ、ＳＣ積分器６２ｂ及び１ビット量子化器６２ｃで構成されている。
ＤＥＭスイッチ６１ａ，６１ｂはそれぞれ、ＤＥＭ信号Ｓｄｅの極性に応じて、一方の入力端子と一方の出力端子とを接続するとともに他方の入力端子と他方の出力端子とを接続したり、一方の入力端子と他方の出力端子とを接続するとともに他方の入力端子と一方の出力端子とを接続したりする。ＤＥＭ部６１は、ＤＥＭスイッチ６１ａ，６１ｂのそれぞれの入出力端子の接続関係を切り替えることによりアナログ信号パス６８のダイナミックエレメントマッチングを行うようになっている。
【００８８】
ＳＣ積分器６２ｂは、演算増幅器６０２（図３参照）を有している。演算増幅器６０２は、非反転入力端子（＋）及び反転入力端子（−）の入力部に差動対の２つのトランジスタ（不図示）を有している。この２つのトランジスタの電気的特性等のミスマッチにより、演算増幅器６０２の出力電圧にはオフセット電圧Ｖｏｆｆ３が生じる。図１３では、このオフセット電圧Ｖｏｆｆ３は、ＤＥＭスイッチ６１ａとＳＣ積分器６２ｂとの間に○印で模式的に表されている。本実施形態によるホールセンサは、オフセット電圧Ｖｏｆｆ３を演算増幅器６０２の出力電圧から除去するためにＤＥＭスイッチ６１ａ，６１ｂをＳＣ積分器６２ｂの入出力側に設けた構成を有している。これにより、図８及び図９を用いて説明したように、本実施形態によるホールセンサは、ＤＥＭ信号Ｓｄｅの極性に応じて演算増幅器６０２の差動対を構成する２つのトランジスタを入れ替えて使用できるため演算増幅器６０２の出力電圧からオフセット電圧Ｖｏｆｆ３を除去することができる。本実施形態において、ＤＥＭ信号Ｓｄｅの極性が高レベルの場合のデジタル出力信号は、以下の式（１２）で表され、ＤＥＭ信号Ｓｄｅの極性が低レベルの場合のデジタル出力信号は、以下の式（１３）で表される。
【数８】
2016003924.tif 000010
【００８９】
ＤＥＭ信号Ｓｄｅの極性が高レベルのときに１ビット量子化器６２ｃが出力するデジタル出力信号と、ＤＥＭ信号Ｓｄｅの極性が低レベルの時に１ビット量子化器６２ｃが出力するデジタル出力信号とは、デジタルフィルタ６２ｄで平均化される。このため、デジタル出力信号に重畳しているオフセット電圧Ｖｏｆｆ３は除去される。すなわち、式（１２）及び式（１３）における「Ｖｏｆｆ３」の項は相殺される。
【００９０】
本実施形態におけるＤＥＭ動作は、ＤＥＭ信号Ｓｄｅが極性反転することによって生じるスパイク信号の影響を離散時間型ＡＤ変換器６が出力するデジタル出力信号に与えないために、上記第１の実施形態と同様に、サンプル休止時間内で実行される。ここで、本実施形態によるホールセンサでのサンプル休止時間における１ビット量子化器６２ｃの入力部のスイッチの開閉状態について図１４を用いて説明する。図１４は、１ビット量子化器６２ｃの内部構成とともに、サンプル休止時間におけるスイッチ６０６ａ，６０６ｂの開閉状態を示す図である。また、図１４には、理解を容易にするため、１ビット量子化器６２ｃに接続されたＤＥＭスイッチ６１ｂと、ＤＥＭスイッチ６１ｂに接続されたＳＣ積分器６２ｂと、ＳＣ積分器６２ｂに接続されたＤＥＭスイッチ６１ａとが併せて図示されている。
【００９１】
図１４に示すように、１ビット量子化器６２ｃは、ＤＥＭスイッチ６１ｂの一方の出力端子から出力された出力信号が入力するスイッチ６０６ａと、ＤＥＭスイッチ６１ｂの他方の出力端子から出力された出力信号が入力するスイッチ６０６ｂとを有している。また、１ビット量子化器６２ｃは、スイッチ６０６ａ，６０６ｂのそれぞれから出力された出力信号が入力する比較器６０５を有している。さらに、１ビット量子化器６２ｃは、比較器６０５の一方の入力端子及びスイッチ６０６ａの出力端子に一方の電極が接続され、他方の電極が基準電位となる静電容量素子６０７ａと、比較器６０５の他方の入力端子及びスイッチ６０６ｂの出力端子に一方の電極が接続され、他方の電極が基準電位となる静電容量素子６０７ｂとを有している。
【００９２】
１ビット量子化器６２ｃは、制御信号生成部５（図１参照）が出力するサンプル信号Ｓｓｐの極性反転に同期して＋１または−１の出力が更新されるクロックトコンパレータで構成されている。１ビット量子化器６２ｃは、スイッチ６０６ａ，６０６ｂが閉状態の間に静電容量素子６０７ａ，６０７ｂにＳＣ積分器６２ｂの出力信号の信号レベルに応じた電荷を蓄積する。また、１ビット量子化器６２ｃは、スイッチ６０６ａ，６０６ｂが閉状態から開状態に切り替わるタイミングで静電容量素子６０７ａ，６０７ｂに蓄積している電荷量の大小に応じて比較器６０５の出力を更新する。サンプル休止時間ではスイッチ６０６ａ，６０６ｂは常に開状態となっている。また、ＤＥＭ信号Ｓｄｅは、サンプル休止時間に反転するように設定されている。さらに、サンプル休止時間は、スパイク信号Ｓｓｋが基準電位レベルに収束するのに十分な期間となるように設定されている。このため、ＤＥＭ信号Ｓｄｅが送信される信号配線６５とＤＥＭスイッチ６１ａとＳＣ積分器６２ｂとを接続する信号配線６７との間に形成される寄生容量６６に起因するスパイク信号Ｓｓｋが、ＳＣ積分器６２ｂに入力され、ＤＥＭスイッチ６１ｂを介して１ビット量子化器６２ｃに入力したとしても、静電容量素子６０７ａ，６０７ｂには蓄積されない。これにより、静電容量素子６０２ｂ，６０２ｃに保持された電荷量は一定値を維持する。したがって、本実施形態によるホールセンサはデジタル出力信号からスパイク信号の影響を除去できる。
【００９３】
〔第３の実施形態〕
本発明の第３の実施形態について図１を参照しつつ図１５及び図１６を用いて説明する。本実施形態によるホールセンサは、上記第１の実施形態によるホールセンサ１と比較して、全体構成は同一であるものの、離散時間型ＡＤ変換器の構成が異なっている。本実施形態によるホールセンサは、ダイナミックエレメントマッチングを行うＡＤ変換器として離散時間方式の２重積分ＡＤ変換器（離散時間型積分型ＡＤ変換器の一例）を備えた点に特徴を有している。したがって、以下、本実施形態によるホールセンサについて、上記第１の実施形態によるホールセンサ１と異なる点のみを説明する。
【００９４】
図１５は、本実施形態によるホールセンサに備えられた離散時間型ＡＤ変換器６の概略構成を示すブロック図である。図１５に示すように、本実施形態における離散時間型ＡＤ変換器６は、上記第１の実施形態における離散時間型ＡＤ変換器６と同様に、サンプリング非実行期間とサンプリング実行期間とを有し、サンプリング実行期間にサンプリングした第１のアナログ信号をデジタル信号に変換するようになっている。入力信号ＶＩＮ（＋），ＶＩＮ（−）が第１のアナログ信号に相当し、リファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）が第２のアナログ信号に相当する。
【００９５】
図１５に示すように、離散時間型ＡＤ変換器６は、制御信号生成部５（図１参照）から出力されたサンプル信号Ｓｓｐの極性に応じて積分動作を行うＳＣ積分器６２ｂと、サンプル信号Ｓｓｐに応じて＋１又は−１の出力を更新する１ビット量子化器（クロックトコンパレータ）６２ｃとを有している。また、ＡＤ変換部６２は、１ビット量子化器６２ｃの出力信号が入力するＤＡ変換素子６２ｅと、ＤＡ変換素子６２ｅから出力されるリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）の各電圧信号を保持するバッファアンプ６２ｆ及びバッファアンプ６２ｇとを有している。さらに、ＡＤ変換部６２は、ＳＣ積分器６２の入力部に入力信号ＶＩＮ（＋），ＶＩＮ（−）とリファレンス電圧信号Ｖｒｅｆ（−），Ｖｒｅｆ（＋）とのいずれか一方を選択する選択部６２ｈと、１ビット量子化器６２ｃが出力するデジタル出力信号が入力され、リファレンス電圧信号Ｖｒｅｆ（−）からリファレンス電圧信号Ｖｒｅｆ（＋）を減算した差信号を積算した回数をカウントするカウンタ部６２ｉとを有している。
【００９６】
選択部６２ｈは、入力信号ＶＩＮ（＋）が入力するスイッチ６２１ａと、入力信号ＶＩＮ（−）が入力するスイッチ６２１ｂと、リファレンス電圧信号Ｖｒｅｆ（＋）が入力するスイッチ６２１ｃと、リファレンス電圧信号Ｖｒｅｆ（−）が入力するスイッチ６２１ｄとを有している。スイッチ６２１ａは、入力信号ＶＩＮ（＋）が入力する入力端子と、ＳＣ積分器６２ｂの非反転入力端子（＋）及びスイッチ６２１ｄの出力端子に接続された出力端子とを有している。スイッチ６２１ｂは、入力信号ＶＩＮ（−）が入力する入力端子と、ＳＣ積分器６２ｂの反転入力端子（−）及びスイッチ６２１ｃの出力端子に接続された出力端子とを有している。スイッチ６２１ｃは、ＤＥＭスイッチ６１ｂを介してバッファアンプ６２ｇの出力端子に接続された入力端子と、ＳＣ積分器６２ｂの反転入力端子（−）に接続された出力端子とを有している。スイッチ６２１ｄは、ＤＥＭスイッチ６１ｂを介してバッファアンプ６２ｆの出力端子に接続された入力端子と、ＳＣ積分器６２ｂの非反転入力端子（＋）に接続された出力端子とを有している。選択部６２ｈは、制御信号生成部５が生成して出力する選択信号Ｓｓの極性に応じてＳＣ積分器６２ｂへ入力する信号を選択するようになっている。
【００９７】
ＳＣ積分器６２ｂは、選択部６２ｈを介して入力する入力信号ＶＩＮ（＋）から入力信号ＶＩＮ（−）を減算した電圧値をサンプル信号Ｓｓｐに応じて一定のサンプル回数積算し、その後リファレンス電圧信号Ｖｒｅｆ（−）の電圧値からリファレンス電圧信号Ｖｒｅｆ（＋）の電圧値を減算した電圧値をサンプル信号Ｓｓｐに応じて積算する。ＳＣ積分器６２ｂは、リファレンス電圧信号Ｖｒｅｆ（−）からリファレンス電圧信号Ｖｒｅｆ（＋）を減算した電圧値が負の値に反転するまで積算する。ＳＣ積分器６２ｂは、１ビット量子化器６２ｃが出力するデジタル出力信号が低レベルから高レベルへの切り替わりに基づいて出力信号の反転するタイミングを判定する。
【００９８】
カウンタ部６２ｉは、カウント信号Ｓｃｔに応じてリファレンス電圧信号Ｖｒｅｆ（−）の電圧値からリファレンス電圧信号Ｖｒｅｆ（−）の電圧値を減算した電圧値を積算した回数をカウントする。カウント信号Ｓｃｔは、制御信号生成部５によって生成され、制御信号生成部５からカウンタ部６２ｉに入力される。なお、図１では、カウント信号Ｓｃｔの図示は省略されている。
【００９９】
ここで、図１５を参照しつつ図１６を用いて離散時間型ＡＤ変換器６の動作について説明する。図１６は、離散時間型ＡＤ変換器６の各部の信号波形を示す図である。図１６中の１段目の「Ｓｓｐ」はサンプル信号の信号波形を示し、２段目の「Ｓｓ」は選択信号の信号波形を示し、３段目の「Ｓｃｔ」はカウンタ信号の信号波形を示している。図１６中の４段目の「ＣＴ」はカウンタ部６２ｉがリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）をカウントしたカウント数を示し、５段目の「Ｓｄｅ」はＤＥＭ信号の信号波形を示し、「ＳＣ−ＯＵＴ」はＳＣ積分器６２ｂの出力電圧の信号波形を示し、「ＱＴ−ＯＵＴ」は１ビット量子化器６２ｃの出力信号波形を示している。
【０１００】
図１６に示すように、カウント信号Ｓｃｔは、選択信号Ｓｓの極性が高レベルとなりリファレンス電圧信号Ｖｒｅｆ（＋），Ｖｒｅｆ（−）が積算される場合のみ、サンプル信号Ｓｓｐと同期した波形となる。この際、カウンタ部６２ｉのカウントするカウント数「ＣＴ」の値Ｎ（Ｎは、負数を除く整数）は、１ビット量子化器６２ｃの出力信号ＱＴ−ＯＵＴの極性が高レベルに切り替わった際に最終値となる。
【０１０１】
図１６では、時刻ｔ０から時刻ｔ１までの期間が、入力信号ＶＩＮ（＋）の電圧値から入力信号ＶＩＮ（−）の電圧値を減算した電圧値をＳＣ積分器６２ｂにおいて積分する期間である。時刻ｔ１から時刻ｔ２までの期間が、リファレンス電圧信号Ｖｒｅｆ（−）の電圧値からリファレンス電圧信号Ｖｒｅｆ（＋）の電圧値を減算した電圧値をＳＣ積分器６２ｂにおいて積分する期間である。ＳＣ積分器６２ｂの出力電圧「ＳＣ−ＯＵＴ」に示すように、入力信号ＶＩＮ（＋）の電圧値から入力信号ＶＩＮ（−）の電圧値を減算した電圧値の積算数が多いほど、リファレンス電圧信号Ｖｒｅｆ（−）の電圧値からリファレンス電圧信号Ｖｒｅｆ（＋）の電圧値を減算した電圧値の積算数が多くなる。なお、図１６に示すΔＶＩＮは、入力信号ＶＩＮ（＋）の電圧値から入力信号ＶＩＮ（−）の電圧値を減算した電圧値を表し、ΔＶｒｅｆは、リファレンス電圧信号Ｖｒｅｆ（−）の電圧値からリファレンス電圧信号Ｖｒｅｆ（＋）の電圧値を減算した電圧値にオフセット電圧Ｖｏｆｆ４（詳細は後述）を加算した電圧値を表している。カウント数「ＣＴ」は、入力信号ＶＩＮ（＋）の電圧値から入力信号ＶＩＮ（−）の電圧値を減算した電圧値が大きいほどＮの値は増加する。本実施形態における離散時間型ＡＤ変換器６において採用している２重積分ＡＤ変換器では、カウンタ部６２ｉがカウントするカウント数「ＣＴ」の値「Ｎ」がデジタル出力信号に相当する。
【０１０２】
図１５に戻って、２重積分ＡＤ変換器の構成を採用した離散時間型ＡＤ変換器６についても、上記第１及び第２の実施形態における離散時間型ＡＤ変換器６と同様に、バッファアンプ６２ｆ，６２ｇにおいて生じるオフセット電圧Ｖｏｆｆ４やＳＣ積分器６２ｂ内の演算増幅器６０２において生じるオフセット電圧により、デジタル出力信号に誤差が生じる。なお、図１５では、理解を容易にするため、オフセット電圧Ｖｏｆｆ４は、バッファアンプ６２ｆとＤＥＭスイッチ６１ａとの間に○印で模式的に図示されている。しかしながら、本実施形態によるホールセンサは、上記第１及び第２の実施形態によるホールセンサと同様に、ＤＥＭスイッチ６２ｆ，６２ｇを備えているので、バッファアンプ６２ｆ，６２ｇなどの各素子間のミスマッチに伴う誤差を低減できる。また、本実施形態によるホールセンサは、上記第１及び第２の実施形態によるホールセンサと同様に、サンプル休止時間にＤＥＭ動作を実行するように調整されている。これにより、本実施形態によるホールセンサは、ＤＥＭ動作に伴って発生するスパイク信号の影響を除去できる。
上記第１から上記第３の実施形態における各構成は、同時に実施することも可能であり、ＡＤ変換器内の複数の箇所でダイナミックエレメントマッチングを行い、各素子の入れ替えのタイミングをサンプル休止時間に調整することも好適である。
【符号の説明】
【０１０３】
１  ホールセンサ
２  ホール素子
２ａ  第１端子
２ｂ  第２端子
２ｃ  第３端子
２ｄ  第４端子
３  駆動部
４  増幅器
５  制御信号生成部
６  離散時間型ＡＤ変換器
３１  電流方向切替スイッチ
３３  電源入力端子
３４  基準電位入力端子
３５  駆動電源
６１  ＤＥＭ部
６１ａ，６１ｂ  ＤＥＭスイッチ
６２  ＡＤ変換部
６２ａ  減算器
６２ｂ  ＳＣ積分器
６２ｃ  １ビット量子化器
６２ｄ  デジタルフィルタ
６２ｅ  ＤＡ変換素子
６２ｆ，６２ｇ  バッファアンプ
６２ｈ  選択部
６２ｉ  カウンタ部
６０１ａ〜６０１ｈ  スイッチ
６０２  演算増幅器
６０３，６０４  静電容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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