(57)【要約】【課題】不揮発性メモリを備えた半導体装置の製造方法において、新たな容量素子の製造方法を提供する。【解決手段】メモリセルＭＣ１の制御ゲート電極ＣＧ、電荷蓄積部を含むゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧを加工後に、メモリセルＭＣ１を保護するために、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＩｍ、および、メモリゲート電極ＭＧを、絶縁膜２２で覆った状態で、ＭＩＳＦＥＴＱＬのｐ型のウェルＰＷ２を形成する。そして、この絶縁膜２２を積層型容量素子ＣＳの容量絶縁膜として用いる。【選択図】図１５
2016051822.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に形成されたメモリセルと、前記主面の第２領域に形成された第１ＭＩＳＦＥＴと、前記主面の第３領域に形成された容量素子とを有し、
前記メモリセルは、前記半導体基板の前記主面上に第１ゲート絶縁膜を介して形成された制御ゲート電極と、前記半導体基板の前記主面上に第２ゲート絶縁膜を介して形成されたメモリゲート電極と、を有し、前記第２ゲート絶縁膜は、電荷蓄積部を有し、前記制御ゲート電極と前記メモリゲート電極との間にも介在し、
前記第１ＭＩＳＦＥＴは、第１ウェル領域と、前記第１ウェル領域上に設けられた第１ゲート電極と、を有し、
前記容量素子は、前記半導体基板の前記主面上に形成された第１容量電極と、平面視において、前記第１容量電極と重なり、前記第１容量電極上に形成された第２容量電極と、前記第１容量電極と前記第２容量電極との間に介在する第１容量絶縁膜と、を有する半導体装置の製造方法であって、
（ａ）前記第１領域、前記第２領域および前記第３領域を有する前記半導体基板を用意する工程、
（ｂ）前記第１領域において、前記半導体基板の前記主面に、前記第１ゲート絶縁膜を介して前記制御ゲート電極を形成し、前記半導体基板の前記主面に、前記第２ゲート絶縁膜を介して前記メモリゲート電極を形成する工程、
（ｃ）前記第３領域において、前記半導体基板の前記主面上に前記第１容量電極を形成する工程、
（ｄ）前記第１領域において、前記制御ゲート電極および前記メモリゲート電極を覆うように、前記第３領域において、前記第１容量電極を覆うように、第１絶縁膜を形成する工程、
（ｅ）前記第１領域を前記第１絶縁膜で覆った状態で、前記第２領域において、前記半導体基板に前記第１ウェル領域を形成する工程、
（ｆ）前記第２領域において、前記第１ウェル領域上に前記第１ゲート電極を形成し、前記第３領域において、前記第１絶縁膜上に前記第２容量電極を形成する工程、
を有し、
前記第３領域において、前記第１絶縁膜は、前記第１容量絶縁膜を構成し、
前記第１ゲート電極と前記第２容量電極は、同一層の第１導体膜で形成されている、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は、第１窒化シリコン膜を有する、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１絶縁膜は、前記第１窒化シリコン膜と、前記第１窒化シリコン膜の下に設けられた第１酸化シリコン膜との積層膜からなる、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第２ゲート絶縁膜は、第２酸化シリコン膜、前記第２酸化シリコン膜上の第２窒化シリコン膜、前記第２窒化シリコン膜上の第３酸化シリコン膜を有する、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１容量電極と前記メモリゲート電極は、同一層の第２導体膜で形成されている
、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、さらに、
（ｇ）前記第３領域において、前記半導体基板の前記主面上に第２絶縁膜を形成する工程、
を有し、
平面視において、前記第２絶縁膜は、前記第１容量電極と重なり、
前記第２絶縁膜は、前記第２ゲート絶縁膜と同一工程で形成される、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、さらに、
（ｈ）前記第３領域において、前記半導体基板に第２ウェル領域を形成する工程、
を有し、
平面視において、前記第２ウェル領域は、前記第１容量電極および前記第２絶縁膜と重なっている、半導体装置の製造方法。
【請求項８】
請求項４記載の半導体装置の製造方法において、
前記第１容量電極と前記制御ゲート電極は、同一層の第３導体膜で形成されている、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、さらに、
（ｉ）前記半導体基板の前記主面の第４領域において、前記半導体基板内に第３ウェル領域、前記第３ウェル領域上に第３ゲート絶縁膜、および、前記第３ゲート絶縁膜上に第２ゲート電極を形成する第２ＭＩＳＦＥＴ形成工程、
を有し、
前記第２ゲート電極は、前記第１導体膜で形成されている、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、さらに、
（ｊ）前記第３領域において、前記半導体基板の前記主面に第３絶縁膜を形成する工程、
を有し、
前記第３絶縁膜の膜厚は、前記第３ゲート絶縁膜の膜厚以上である、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、さらに、
（ｋ）前記第３領域において、前記半導体基板に第４ウェル領域を形成する工程、
を有し、前記第４ウェル領域は、前記第３ウェル領域と同一工程で形成される、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、さらに、
（ｌ）前記工程（ｄ）と（ｅ）との間に、前記第２領域において、前記第１絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
【請求項１３】
（ａ）その主面に、メモリセル領域である第１領域、ＭＩＳＦＥＴ形成領域である第２領域、および、積層型容量素子形成領域である第３領域、を有する半導体基板を準備する工程、
（ｂ）前記第３領域において、前記半導体基板に第１ウェル領域を形成する工程、
（ｃ）前記半導体基板の前記主面上に第１導体膜を形成し、前記第１導体膜をパターニングすることにより、前記第１領域に制御ゲート電極を形成する工程、
（ｄ）前記第１領域において、前記半導体基板の前記主面上および前記制御ゲート電極の側壁上に、前記第３領域において、前記半導体基板の前記主面上に、第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に第２導体膜を形成した後、前記第２導体膜に異方性ドライエッチングを施して、前記第１領域において、前記半導体基板の前記主面および前記制御ゲート電極の側壁に前記第１絶縁膜を介してメモリゲート電極を形成し、前記第３領域において、前記第１絶縁膜上に第１導体片を形成する工程、
（ｆ）前記第１領域において、前記制御ゲート電極、前記第１絶縁膜、および、前記メモリゲート電極を覆うように、前記第３領域において、前記第１導体片を覆うように第２絶縁膜を形成する工程、
（ｇ）前記制御ゲート電極、前記第１絶縁膜、および、前記メモリゲート電極を前記第２絶縁膜で覆った状態で、前記第２領域において、前記半導体基板に第２ウェル領域を形成する工程、
（ｈ）前記第２領域の前記第２ウェル領域上、および、前記第３領域の前記第２絶縁膜上に第３導体膜を形成した後、前記第３導体膜をパターニングすることにより、前記第２領域において、前記第２ウェル領域上にゲート電極を形成し、前記第３領域において、前記第２絶縁膜上に第２導体片を形成する工程、
を有し、
前記第３領域において、前記第１ウェル領域、前記第１導体片、および、前記第２導体片は、平面視において、互いに重なる部分を有し、前記積層型容量素子は、前記第１ウェル領域、前記第１絶縁膜、前記第１導体片、前記第２絶縁膜、および、前記第２導体片で構成される、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第１絶縁膜は、第１酸化シリコン膜、前記第１酸化シリコン膜上の第１窒化シリコン膜、前記第１窒化シリコン膜上の第２酸化シリコン膜を有する、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記第２絶縁膜は、第２窒化シリコン膜を有する、半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記第３領域の前記第１導体膜は除去される、半導体装置の製造方法。
【請求項１７】
（ａ）その主面に、メモリセル領域である第１領域、ＭＩＳＦＥＴ形成領域である第２領域、および、積層型容量素子形成領域である第３領域、を有する半導体基板を準備する工程、
（ｂ）前記第３領域において、前記半導体基板に第１ウェル領域を形成する工程、
（ｃ）前記第３領域において、前記第１ウェル領域上であって、前記半導体基板の前記主面に第１絶縁膜を形成する工程、
（ｄ）前記半導体基板の前記主面上に第１導体膜を形成し、前記第１導体膜をパターニングすることにより、前記第１領域に制御ゲート電極を、前記第３領域の前記第１絶縁膜上に第１導体片を形成する工程、
（ｅ）前記第１領域において、前記半導体基板の前記主面上および前記制御ゲート電極の側壁上に、第２絶縁膜を形成する工程、
（ｆ）前記第２絶縁膜上に第２導体膜を形成した後、前記第２導体膜に異方性ドライエッチングを施して、前記第１領域において、前記半導体基板の前記主面および前記制御ゲート電極の側壁に前記第２絶縁膜を介してメモリゲート電極を形成する工程、
（ｇ）前記第１領域において、前記制御ゲート電極、前記第１絶縁膜、および、前記メモリゲート電極を覆うように、前記第３領域において、前記第１導体片を覆うように第３絶縁膜を形成する工程、
（ｈ）前記制御ゲート電極、前記第１絶縁膜、および、前記メモリゲート電極を前記第２絶縁膜で覆った状態で、前記第２領域において、前記半導体基板に第２ウェル領域を形成する工程、
（ｉ）前記第２領域の前記第２ウェル領域上、および、前記第３領域の前記第２絶縁膜上に第３導体膜を形成した後、前記第３導体膜をパターニングすることにより、前記第２領域において、前記第２ウェル領域上にゲート電極を形成し、前記第３領域において、前記第２絶縁膜上に第２導体片を形成する工程、
を有し、
前記第３領域において、前記第１ウェル領域、前記第１導体片、および、前記第２導体片は、平面視において、互いに重なる部分を有し、前記積層型容量素子は、前記第１ウェル領域、前記第１絶縁膜、前記第１導体片、前記第２絶縁膜、および、前記第２導体片で構成される、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第２絶縁膜は、第１酸化シリコン膜、前記第１酸化シリコン膜上の第１窒化シリコン膜、前記第１窒化シリコン膜上の第２酸化シリコン膜を有する、半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法において、
前記第３絶縁膜は、第２窒化シリコン膜を有する、半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法において、
前記工程（ｆ）において、前記第３領域の前記第２導体膜を除去する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリセルを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上に例えば不揮発性メモリなどのメモリセルなどが形成されたメモリセル領域と、半導体基板上に例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などからなる周辺回路が形成された周辺回路領域とを有する半導体装置が、広く用いられている。
【０００３】
例えば不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルを形成する場合がある。このメモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴにより形成される。また、メモリトランジスタのゲート絶縁膜は、例えば酸化シリコン膜と、窒化シリコン膜と、酸化シリコン膜と、を含み、ＯＮＯ（Oxide Nitride Oxide）膜と称される積層膜からなる。
【０００４】
さらに、不揮発性メモリに対する電気的な書込み、消去動作の為には、半導体装置の外部から供給される電源電圧よりも高い電圧が必要となるため、半導体装置の周辺回路領域には、容量素子を含む昇圧回路が形成されている。また、電源の安定化の為に、半導体装置の電源配線（Ｖｃｃ）と接地配線（Ｇｎｄ）との間に接続されるバイパスコンデンサ（容量素子）も、半導体装置に内蔵されている。これらの容量素子には、メモリセルの製造プロセスとの整合性が良いＰＩＰ（Polysilicon Insulator Polysilicon）容量素子が用いられている。
【０００５】
特開２００９−９９６４０号公報（特許文献１）には、制御電極（上記の制御ゲート電極に対応）１５、メモリゲート電極２６、および、制御電極１５および半導体基板１０とメモリゲート電極２６間に設けられた積層膜（上記のＯＮＯ膜に対応）を有する不揮発性メモリセルが開示されている。また、下部電極１６、容量絶縁膜２７および上部電極２３からなる容量素子も開示されている。そして、メモリセルの制御電極１５と容量素子の下部電極１６をポリシリコン膜１４で形成し、メモリセルのメモリゲート電極２６と容量素子の上部電極２３をポリシリコン膜２０で形成し、メモリセルの積層膜で、容量素子の容量絶縁膜２７を形成する製法が開示されている。
【０００６】
特開２００９−９４２０４号公報（特許文献２）には、選択ゲート電極（上記の制御ゲート電極に対応）ＣＧ、メモリゲート電極ＭＧ、および、絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔを積層した電荷保持用絶縁膜（上記のＯＮＯ膜に対応）を有する不揮発性メモリセルが開示され、周辺回路には、ゲート絶縁膜８ａを有する高耐圧系ＭＩＳが開示されている。また、第１容量部と第２容量部とが並列接続された積層型容量素子Ｃ１が開示され、第１容量部は、ｐウェルＰＷ、第１容量絶縁膜８および下部電極ＣＧｃｂで構成され、第２容量部は、下部電極ＣＧｃｂ、第２容量絶縁膜９および上部電極ＭＧｃｔで構成されている。そして、第１容量絶縁膜８は、高耐圧系ＭＩＳのゲート絶縁膜８ａと同一層の絶縁膜で形成され、下部電極ＣＧｃｂは、選択ゲート電極ＣＧと同一層の導体膜で形成され、上部電極ＭＧｃｔはメモリゲート電極ＭＧと同一層の導体膜で形成され、さらに、第２容量絶縁膜９は、絶縁膜６ｂ、６ｔおよび電荷蓄積層ＣＳＬからなる電荷保持用絶縁膜と同一層の絶縁膜で形成されている。また、高耐圧系ＭＩＳのゲート電極１１ａも選択ゲート電極ＣＧと同一層の導体膜で形成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−９９６４０号公報
【特許文献２】特開２００９−９４２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本願発明者が検討した不揮発性メモリセルを有する半導体装置は、メモリセル領域には、制御ゲート電極、ＯＮＯ膜およびメモリゲート電極からなる不揮発性メモリセルを有し、周辺回路領域には、高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴを有している。低耐圧ＭＩＳＦＥＴは、ウェル領域、ゲート絶縁膜、ゲート電極、ソース領域およびドレイン領域の順に形成され、低耐圧ＭＩＳＦＥＴのゲート電極は、制御ゲート電極ＣＧと同一層の導体層で形成されている。つまり、周辺回路領域において、低耐圧ＭＩＳＦＥＴのウェル領域、ゲート絶縁膜、および、ゲート電極形成用の導体膜を形成した後、メモリセル領域において、ＯＮＯ膜およびメモリゲート電極用の導体膜が形成される。
【０００９】
ここで、ＯＮＯ膜は、比較的高温で形成されるため、ＯＮＯ膜形成の熱負荷により、低耐圧ＭＩＳＦＥＴのウェル領域の不純物濃度プロファイルが変動し、低耐圧ＭＩＳＦＥＴの閾値電圧などが変動するため、不揮発性メモリを備えた半導体装置の製造方法が改良された。そして、改良された半導体装置の製造方法において、新たな容量素子製造方法の検討が必要となった。つまり、新たな、容量素子を含む不揮発性メモリを備えた半導体装置の製造方法の検討が必要となった。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体装置の製造方法において、メモリセル領域において、制御ゲート電極、電荷蓄積部を含む積層膜、メモリゲート電極を加工後に、メモリセル領域を保護絶縁膜で覆った状態で、周辺回路領域のＭＩＳＦＥＴのウェルを形成する。そして、周辺回路領域の積層型容量素子形成領域では、この保護絶縁膜を容量絶縁膜として用いる。
【発明の効果】
【００１２】
一実施の形態によれば、不揮発性メモリを備えた半導体装置の製造方法において、新たな容量素子の製造方法を提供する。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１における半導体チップのレイアウト構成例を示す図である。
【図２】実施の形態１の半導体装置の要部断面図である。
【図３】（ａ）は、積層型容量素子の要部平面図であり、（ｂ）は、積層型容量素子の回路構成の一例を示す説明図である。
【図４】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図５】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図２１】実施の形態２の半導体装置の要部断面図である。
【図２２】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２３】実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２４】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２５】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２６】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２７】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２８】実施の形態２の半導体装置の製造工程中における要部断面図である。
【図２９】実施の形態３の半導体装置の要部断面図である。
【図３０】実施の形態３の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３１】実施の形態３の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３２】実施の形態３の半導体装置の製造工程中における要部断面図である。
【図３３】実施の形態３の半導体装置の製造工程中における要部断面図である。
【図３４】実施の形態３の半導体装置の製造工程中における要部断面図である。
【図３５】実施の形態３の半導体装置の製造工程中における要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１９】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態１における不揮発性メモリを有する半導体装置について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）５１、ＲＡＭ（Random Access Memory）５２、アナログ回路５３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）５４、フラッシュメモリ５５およびＩ／Ｏ（Input/Output）回路５６を有し、半導体集積回路装置を構成している。
【００２０】
ＣＰＵ（回路）５１は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２１】
ＲＡＭ（回路）５２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２２】
アナログ回路５３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。そして、アナログ回路５３には、複数の容量素子が含まれている。
【００２３】
ＥＥＰＲＯＭ５４およびフラッシュメモリ５５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ５４およびフラッシュメモリ５５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ５４およびフラッシュメモリ５５の書き込み動作および消去動作には、例えば、ファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ５４およびフラッシュメモリ５５の書き込み動作および消去動作には、外部電源電圧よりも高い電圧が必要となるため、ＥＥＰＲＯＭ５４およびフラッシュメモリ５５には、昇圧回路などが含まれており、昇圧回路には、複数の容量素子が含まれている。ＥＥＰＲＯＭ５４とフラッシュメモリ５５の相違点は、ＥＥＰＲＯＭ５４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５５には、ＣＰＵ５１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ５４には、書き換え頻度の高い各種データが記憶されている。
【００２４】
Ｉ／Ｏ回路５６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。また、半導体チップＣＨＰの電源配線（Ｖｃｃ）と接地配線（Ｇｎｄ）との間に接続されるバイパスコンデンサ（容量素子）もＩ／Ｏ回路５６に配置されている。
【００２５】
ＥＥＰＲＯＭ５４とフラッシュメモリ５５には、複数の不揮発性メモリであるメモリセルが行列状に配置されている。そして、ＣＰＵ５１、ＲＡＭ５２、アナログ回路５３、Ｉ／Ｏ回路５６、および、ＥＥＰＲＯＭ５４とフラッシュメモリ５５のメモリセル以外の部分は、高耐圧ＭＩＳＦＥＴおよび、または、低耐圧ＭＩＳＦＥＴを用いて形成されている。高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴは、それぞれ、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴで構成されている。
【００２６】
＜半導体装置の構造＞
図２は、実施の形態１の半導体装置の要部断面図である。図３（ａ）は、積層型容量素子の要部平面図、図３（ｂ）は、積層型容量素子の回路構成の一例を示す説明図である。
【００２７】
図２に示すように、半導体装置は、半導体基板１を有している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。
【００２８】
半導体装置は、半導体基板１の主面１ａの一部の領域として、メモリセル領域１Ａ、ならびに、周辺回路領域１Ｂ、１Ｃおよび１Ｄを有している。メモリセル領域１ＡにはメモリセルＭＣ１が形成されており、周辺回路領域１Ｂにはｐチャネル型の高耐圧ＭＩＳＦＥＴであるＭＩＳＦＥＴＱＨが形成されており、周辺回路領域１Ｃにはｎチャネル型の低耐圧ＭＩＳＦＥＴであるＭＩＳＦＥＴＱＬが形成されており、周辺回路領域１Ｄには積層型容量素子ＣＳが形成されている。メモリセル領域１Ａは、図１のＥＥＰＲＯＭ５４またはフラッシュメモリ５５に対応している。
【００２９】
初めに、メモリセル領域１Ａに形成されたメモリセルＭＣ１の構成を具体的に説明する。
【００３０】
メモリセル領域１Ａにおいて、半導体装置は、活性領域ＡＲ１と素子分離領域ＩＲとを有している。素子分離領域ＩＲは、活性領域ＡＲ１に形成された素子を分離するためのものであり、素子分離領域ＩＲには、素子分離膜２が形成されている。活性領域ＡＲ１は、素子分離領域ＩＲにより規定、すなわち区画され、素子分離領域ＩＲにより他の活性領域と電気的に分離されており、活性領域ＡＲ１には、ｐ型ウェルＰＷ１が形成されている。ｐ型ウェルＰＷ１は、ｐ型の導電型を有する。
【００３１】
図２に示すように、メモリセル領域１Ａのｐ型ウェルＰＷ１には、メモリトランジスタＭＴおよび制御トランジスタＣＴからなるメモリセルＭＣ１が形成されている。メモリセル領域１Ａには、実際には複数のメモリセルＭＣ１がアレイ状に形成されており、図２には、そのうちの１つのメモリセルＭＣ１の断面が示されている。
【００３２】
メモリセルＭＣ１は、スプリットゲート型のメモリセルである。すなわち、図２に示すように、メモリセルＭＣ１は、制御ゲート電極ＣＧを有する制御トランジスタＣＴと、制御トランジスタＣＴに接続され、メモリゲート電極ＭＧを有するメモリトランジスタＭＴと、を有している。
【００３３】
図２に示すように、メモリセルＭＣ１は、ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有している。ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、メモリセルＭＣ１は、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ１と、キャップ絶縁膜ＣＰ１上に形成されたキャップ絶縁膜ＣＰ２と、を有している。さらに、メモリセルＭＣ１は、制御ゲート電極ＣＧと半導体基板１のｐ型ウェルＰＷ１との間に形成されたゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたゲート絶縁膜ＧＩｍと、を有している。
【００３４】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面、すなわち側壁の間にゲート絶縁膜ＧＩｍを介した状態で、半導体基板１の主面１ａに沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図２の紙面に垂直な方向である。制御ゲート電極ＣＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェルＰＷ１上に、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩｔを介して形成されている。また、メモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウェルＰＷ１上に、すなわち半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩｍを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセルＭＣ１、すなわち不揮発性メモリを形成するゲート電極である。
【００３５】
なお、制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ１およびキャップ絶縁膜ＣＰ２も、半導体基板１の主面１ａに沿って延在している。
【００３６】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間にゲート絶縁膜ＧＩｍを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって延在している。
【００３７】
ゲート絶縁膜ＧＩｔは、絶縁膜３ａからなる。絶縁膜３ａは、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。なお、本願において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコン膜よりも誘電率（比誘電率）が高い膜を意味する。絶縁膜３ａとしては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
【００３８】
ゲート絶縁膜ＧＩｍは、絶縁膜８からなる。絶縁膜８は、酸化シリコン膜８ａと、酸化シリコン膜８ａ上の電荷蓄積部としての窒化シリコン膜８ｂと、窒化シリコン膜８ｂ上の酸化シリコン膜８ｃと、を含み、ＯＮＯ膜と称される積層膜からなる。なお、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間のゲート絶縁膜ＧＩｍは、前述したように、メモリトランジスタＭＴのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。
【００３９】
絶縁膜８のうち、窒化シリコン膜８ｂは、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜８ｂは、絶縁膜８中に形成されたトラップ性絶縁膜である。このため、絶縁膜８は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【００４０】
窒化シリコン膜８ｂの上下に位置する酸化シリコン膜８ｃおよび酸化シリコン膜８ａは、電荷を閉じ込める電荷ブロック層として機能することができる。つまり、窒化シリコン膜８ｂを酸化シリコン膜８ｃおよび酸化シリコン膜８ａで挟んだ構造とすることで、窒化シリコン膜８ｂに蓄積された電荷のリークを防止している。
【００４１】
制御ゲート電極ＣＧは、導体膜４ａからなる。導体膜４ａは、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、制御ゲート電極ＣＧは、パターニングされた導体膜４ａからなる。
【００４２】
メモリゲート電極ＭＧは、導体膜９からなる。導体膜９は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの第１の側に位置する側壁上に、絶縁膜８を介してサイドウォールスペーサ状に形成されている。
【００４３】
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１を介してキャップ絶縁膜ＣＰ２が形成されている。そのため、メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧ上に形成されたキャップ絶縁膜ＣＰ２の第１の側に位置する側壁上に、絶縁膜８を介してサイドウォールスペーサ状に形成されている。
【００４４】
キャップ絶縁膜ＣＰ１は、シリコンと酸素とを含有する絶縁膜５からなる。絶縁膜５は、例えば酸化シリコン膜などからなる。キャップ絶縁膜ＣＰ２は、シリコンと窒素とを含有する絶縁膜６からなる。絶縁膜６は、例えば窒化シリコン膜などからなる。
【００４５】
キャップ絶縁膜ＣＰ２は、制御ゲート電極ＣＧを保護する保護膜であり、導体膜４をパターニングして制御ゲート電極ＣＧを形成する際のハードマスク膜であり、または、導体膜９をエッチバックしてメモリゲート電極ＭＧを形成する際にメモリゲート電極ＭＧの高さを調整するためのスペーサ膜である。スペーサ膜としてのキャップ絶縁膜ＣＰ２を形成することにより、制御ゲート電極ＣＧの膜厚を、メモリゲート電極ＭＧの高さよりも小さくすることができる。
【００４６】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよび半導体領域ＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。
【００４７】
ソース用の半導体領域ＭＳは、ｎ−型半導体領域１１ａと、ｎ−型半導体領域１１ａよりも高い不純物濃度を有するｎ＋型半導体領域１２ａと、を有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域１１ｂと、ｎ−型半導体領域１１ｂよりも高い不純物濃度を有するｎ＋型半導体領域１２ｂと、を有している。ｎ＋型半導体領域１２ａは、ｎ−型半導体領域１１ａよりも接合深さが深く、かつ、不純物濃度が高く、また、ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂよりも接合深さが深く、かつ、不純物濃度が高い。
【００４８】
制御ゲート電極ＣＧのドレイン領域側の側壁上、および、メモリゲート電極ＭＧのソース領域側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
【００４９】
ｎ−型半導体領域１１ａは、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域１２ａは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ａは、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域１２ａは、低濃度のｎ−型半導体領域１１ａの外側に形成されている。
【００５０】
ｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域１２ｂは、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域１２ｂは、低濃度のｎ−型半導体領域１１ｂの外側に形成されている。したがって、低濃度のｎ−型半導体領域１１ｂは、制御トランジスタＣＴのチャネル領域としてのｐ型ウェルＰＷ１に隣接するように形成されている。
【００５１】
メモリゲート電極ＭＧ下のゲート絶縁膜ＧＩｍの下には、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔの下には、制御トランジスタＣＴのチャネル領域が形成されている。
【００５２】
ｎ＋型半導体領域１２ａ上、または、ｎ＋型半導体領域１２ｂ上、すなわちｎ＋型半導体領域１２ａまたはｎ＋型半導体領域１２ｂの上面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層１３が形成されている。金属シリサイド層１３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層１３により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。なお、金属シリサイド層１３は、メモリゲート電極ＭＧ上に形成されていてもよい。
【００５３】
次に、周辺回路領域１Ｂに形成されたｐチャネル型の高耐圧のＭＩＳＦＥＴＱＨの構成を具体的に説明する。
【００５４】
周辺回路領域１Ｂにおいて、半導体装置は、活性領域ＡＲ２と素子分離領域ＩＲとを有している。素子分離領域ＩＲの構造および機能は、前述のとおりである。活性領域ＡＲ２は、素子分離領域ＩＲにより規定、すなわち区画され、素子分離領域ＩＲにより他の活性領域と電気的に分離されており、活性領域ＡＲ２には、ｎ型ウェルＮＷ１が形成されている。すなわち、活性領域ＡＲ２は、ｎ型ウェルＮＷ１が形成された領域である。ｎ型ウェルＮＷ１は、ｎ型の導電型を有する。
【００５５】
図２に示すように、高耐圧のＭＩＳＦＥＴＱＨは、ｐ−型半導体領域１１ｃおよびｐ＋型半導体領域１２ｃからなる半導体領域と、ｎ型ウェルＮＷ１上に形成されたゲート絶縁膜ＧＩＨと、ゲート絶縁膜ＧＩＨ上に形成されたゲート電極ＧＥＨと、を有している。ｐ−型半導体領域１１ｃおよびｐ＋型半導体領域１２ｃは、半導体基板１のｎ型ウェルＮＷ１の上層部に形成されている。ｐ−型半導体領域１１ｃおよびｐ＋型半導体領域１２ｃは、ｎ型の導電型とは反対の導電型であるｐ型の導電型を有する。
【００５６】
ゲート絶縁膜ＧＩＨは、ＭＩＳＦＥＴＱＨのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＨは、絶縁膜２３ｂからなる。絶縁膜２３ｂは、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。Ｈｉｇｈ−ｋ膜からなる絶縁膜２３ｂとして、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
【００５７】
ゲート電極ＧＥＨは、導体膜２４ｂからなる。導体膜２４ｂは、シリコンからなり、例えばｐ型の不純物を導入した多結晶シリコン膜であるｐ型ポリシリコン膜などからなる。具体的には、ゲート電極ＧＥＨは、パターニングされた導体膜２４ｂからなる。導体膜２４ｂとして、制御ゲート電極ＣＧに含まれる導体膜４ａとは異なる導体膜で形成されている。
【００５８】
ｐ−型半導体領域１１ｃおよびｐ＋型半導体領域１２ｃからなる半導体領域は、ｐ型の不純物が導入されたソース用およびドレイン用の半導体領域（ソース領域およびドレイン領域）であり、ＤＤＤ（Double Diffused Drain）構造を備えている。すなわち、ｐ＋型半導体領域１２ｃは、ｐ−型半導体領域１１ｃよりも接合深さが深くかつ不純物濃度が高い。
【００５９】
ゲート電極ＧＥＨの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
【００６０】
ｐ＋型半導体領域１２ｃ上、すなわちｐ＋型半導体領域１２ｃの上面には、メモリセルＭＣ１におけるｎ＋型半導体領域１２ａ上、または、ｎ＋型半導体領域１２ｂ上と同様に、サリサイド技術などにより、金属シリサイド層１３が形成されている。なお、金属シリサイド層１３は、ゲート電極ＧＥＨ上にも形成されている。
【００６１】
次に、周辺回路領域１Ｃに形成されたｎチャネル型の低耐圧のＭＩＳＦＥＴＱＬの構成を具体的に説明する。
【００６２】
周辺回路領域１Ｃにおいて、半導体装置は、活性領域ＡＲ３と素子分離領域ＩＲとを有している。素子分離領域ＩＲの構造および機能は、前述のとおりである。活性領域ＡＲ３は、素子分離領域ＩＲにより規定、すなわち区画され、素子分離領域ＩＲにより他の活性領域と電気的に分離されており、活性領域ＡＲ３には、ｐ型ウェルＰＷ２が形成されている。すなわち、活性領域ＡＲ３は、ｐ型ウェルＰＷ２が形成された領域である。ｐ型ウェルＰＷ２は、ｐ型の導電型を有する。
【００６３】
図２に示すように、低耐圧のＭＩＳＦＥＴＱＬは、ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄからなる半導体領域と、ｐ型ウェルＰＷ２上に形成されたゲート絶縁膜ＧＩＬと、ゲート絶縁膜ＧＩＬ上に形成されたゲート電極ＧＥＬと、を有している。ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄは、半導体基板１のｐ型ウェルＰＷ２の上層部に形成されている。ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
【００６４】
ゲート絶縁膜ＧＩＬは、ＭＩＳＦＥＴＱＬのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＬは、絶縁膜２３ｃからなる。
【００６５】
ゲート電極ＧＥＬは、導体膜２４ｃからなる。導体膜２４ｃとして、ＭＩＳＦＥＴＱＨのゲート電極ＧＥＨに含まれる導体膜２４ｂと同層に形成された導体膜を用いることができる。
【００６６】
ｎ−型半導体領域１１ｄおよびｎ＋型半導体領域１２ｄからなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域（ソース領域およびドレイン領域）であり、メモリセルＭＣ１の半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域１２ｄは、ｎ−型半導体領域１１ｄよりも接合深さが深くかつ不純物濃度が高い。
【００６７】
ゲート電極ＧＥＬの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
【００６８】
ｎ＋型半導体領域１２ｄ上、すなわちｎ＋型半導体領域１２ｄの上面には、メモリセルＭＣ１におけるｎ＋型半導体領域１２ａ上、または、ｎ＋型半導体領域１２ｂ上と同様に、サリサイド技術などにより、金属シリサイド層１３が形成されている。なお、金属シリサイド層１３は、ゲート電極ＧＥＬ上にも形成されている。
【００６９】
なお、図示は省略するが、低耐圧のＭＩＳＦＥＴＱＬは、ハロー領域を有していてもよい。ハロー領域の導電型は、ｎ−型半導体領域１１ｄとは逆の導電型で、かつｐ型ウェルＰＷ２とは同じ導電型である。ハロー領域は、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域は、ｎ−型半導体領域１１ｄを包み込むように形成され、ハロー領域におけるｐ型の不純物濃度は、ｐ型ウェルＰＷ２におけるｐ型の不純物濃度よりも高い。
【００７０】
好適には、高耐圧のＭＩＳＦＥＴＱＨのゲート長は、低耐圧のＭＩＳＦＥＴＱＬのゲート長よりも長い。また、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧は、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高く、高耐圧のＭＩＳＦＥＴＱＨの耐圧は、低耐圧のＭＩＳＦＥＴＱＬの耐圧よりも高い。
【００７１】
好適には、ゲート絶縁膜ＧＩＨの膜厚ＴＩＨは、ゲート絶縁膜ＧＩＬの膜厚ＴＩＬよりも厚い。これにより、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高くすることができる。
【００７２】
次に、周辺回路領域１Ｄに形成された積層型容量素子ＣＳの構成を具体的に説明する。
【００７３】
周辺回路領域１Ｄにおいて、半導体装置は、活性領域ＡＲ４１、ＡＲ４２と素子分離領域ＩＲを有している。素子分離領域ＩＲの構造および機能は、前述のとおりである。活性領域ＡＲ４１、ＡＲ４２および素子分離領域ＩＲの下部には、連続的にｎ型ウェルＮＷ２が形成されている。活性領域ＡＲ４２は、ｎ型ウェルＮＷ２に所望の電位を供給するための領域であり、活性領域ＡＲ４２にはｎ＋型半導体領域１２ｅおよびｎ−型半導体領域１１ｅが設けられている。ｎ型ウェルＮＷ２は、第１容量電極ＣＥ１Ａを構成している。第１容量電極ＣＥ１Ａを構成するｎ型ウェルＮＷ２は、ｐ型ＭＩＳＦＥＴＱＨが形成されたｎ型ウェルＮＷ１と同一の工程で形成されている。
【００７４】
活性領域ＡＲ４１上には、第１容量絶縁膜ＣＺ１Ａを介して第２容量電極ＣＥ２Ａが形成されている。第２容量電極ＣＥ２Ａは、平面視において、活性領域ＡＲ４１を完全に覆うとともに活性領域ＡＲ４１に隣接する素子分離領域ＩＲにまで延在している。第１容量絶縁膜ＣＺ１Ａは、酸化シリコン膜８ａと、酸化シリコン膜８ａ上の窒化シリコン膜８ｂと、窒化シリコン膜８ｂ上の酸化シリコン膜８ｃと、を含み、酸化シリコン膜８ａと、窒化シリコン膜８ｂと、酸化シリコン膜８ｃは、メモリセル領域１Ａにおける酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃと夫々同一層で形成されている。第２容量電極ＣＥ２Ａは、導体膜９からなり、メモリゲート電極ＭＧと同一層の導体膜で形成されている。また、第２容量電極ＣＥ２Ａと第１容量絶縁膜ＣＺ１Ａは、平面視において、等しい形状を有している。
【００７５】
つまり、活性領域ＡＲ４１に、第１容量電極ＣＥ１Ａ、第１容量絶縁膜ＣＺ１Ａ、および、第２容量電極ＣＥ２Ａからなる第１容量Ｃ１が形成されている。
【００７６】
第２容量電極ＣＥ２Ａの上面および側面を覆うように、第２容量絶縁膜ＣＺ２Ａを介して第３容量電極ＣＥ３Ａが形成されている。第３容量電極ＣＥ３Ａは、平面視において、第２容量電極ＣＥ２Ａと重なる部分と、第２容量電極ＣＥ２Ａからはみ出して素子分離領域ＩＲに延在する部分とを有している。第３容量電極ＣＥ３Ａは、導体膜２４ｄからなる。導体膜２４ｄとして、ＭＩＳＦＥＴＱＨのゲート電極ＧＥＨに含まれる導体膜２４ｂ、または、ＭＩＳＦＥＴＱＬのゲート電極ＧＥＬに含まれる導体膜２４ｃと同層に形成された導体膜を用いることができる。また、第２容量絶縁膜ＣＺ２Ａは、絶縁膜２１と絶縁膜２１上に形成された絶縁膜２２の積層膜からなる。絶縁膜２１は、酸化シリコン膜からなり、絶縁膜２２は、窒化シリコン膜からなる。絶縁膜２１と絶縁膜２２の積層膜は、第２容量電極ＣＥ２Ａの上面および側面を覆うように形成されており、素子分離領域ＩＲに延在している。第３容量電極ＣＥ３Ａと第２容量絶縁膜ＣＺ２Ａは、平面視において、等しい形状を有している。第３容量電極ＣＥ３Ａおよび第２容量絶縁膜ＣＺ２Ａの側壁には、サイドウォールスペーサＳＷが形成されている。
【００７７】
つまり、第２容量電極ＣＥ２Ａと第３容量電極ＣＥ３Ａが重なった領域に、第２容量電極ＣＥ２Ａ、第２容量絶縁膜ＣＺ２Ａ、および、第３容量電極ＣＥ３Ａからなる第２容量Ｃ２が形成されている。平面視において、第３容量電極ＣＥ３Ａも、活性領域ＡＲ４１を完全に覆っているので、活性領域ＡＲ４１に、第１容量Ｃ１と第２容量Ｃ２とが積層された積層型容量素子ＣＳを形成している。
【００７８】
ｎ＋型半導体領域１２ｅ上、第３容量電極ＣＥ３ＡおよびサイドウォールスペーサＳＷから露出した第２容量電極ＣＥ２Ａの上面、および第３容量電極ＣＥ３Ａの上面には、金属シリサイド層１３が形成されている。
【００７９】
次に、図３（ａ）および図３（ｂ）を用いて、積層型容量素子ＣＳの構成を説明する。
【００８０】
図３（ａ）に示すように、積層型容量素子ＣＳは、横方向に長辺を有する長方形の第１容量電極ＣＥ１Ａ、縦方向に長辺を有する長方形の第２容量電極ＣＥ２Ａ、および、横方向に長辺を有する長方形の第３容量電極ＣＥ３Ａが積層された構造を有する。第１容量電極ＣＥ１Ａの中央部には、活性領域ＡＲ４１が配置され、活性領域ＡＲ４１の両側には活性領域ＡＲ４２、ＡＲ４３が配置されている。活性領域ＡＲ４２，ＡＲ４３は、前述したとおり、第１容量電極ＣＥ１Ａを構成するｎ型ウェルＮＷ２に所望の電位を供給するための領域である。
【００８１】
図３（ａ）の紙面のＸ方向およびＹ方向において、活性領域ＡＲ４１を完全に覆うように第２容量電極ＣＥ２Ａが配置され、また、活性領域ＡＲ４１を完全に覆うように第３容量電極ＣＥ３Ａが、第２容量電極ＣＥ２Ａ上に形成されている。第２容量電極ＣＥ２Ａは、Ｙ方向において、活性領域ＡＲ４１および第３容量電極ＣＥ３Ａと重ならない、突出部を有している。第３容量電極ＣＥ３Ａは、Ｘ方向において、活性領域ＡＲ４１および第２容量電極ＣＥ２Ａと重ならない、突出部を有している。なお、図２の積層型容量素子ＣＳの要部断面図は、図３のＡ−Ａ線に沿う断面を表している。
【００８２】
図３（ｂ）に示すように、積層型容量素子ＣＳは、第１容量Ｃ１と第２容量Ｃ２が並列接続された構造となっている。第１容量Ｃ１は、第１容量電極ＣＥ１Ａと第２容量電極ＣＥ２Ａとを有し、第２容量Ｃ２は、第２容量電極ＣＥ２Ａと第３容量電極ＣＥ３Ａとを有している。第１容量Ｃ１と第２容量Ｃ２の第２容量電極ＣＥ２Ａは共通であり、第１容量Ｃ１の第１容量電極ＣＥ１Ａと第２容量Ｃ２の第３容量電極ＣＥ３Ａとを電気的に接続して並列接続を構成している。第１容量Ｃ１と第２容量Ｃ２は、必ずしも並列接続する必要はなく、両者を直列接続して用いても良く、それぞれを単独で使用しても良い。
【００８３】
次に、メモリセル領域１Ａに形成されたメモリセルＭＣ１上、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱＨ上、周辺回路領域１Ｃに形成されたＭＩＳＦＥＴＱＬ上および周辺回路領域１Ｄに形成された積層型容量素子ＣＳ上の構成を具体的に説明する。
【００８４】
半導体基板１上には、キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、ゲート電極ＧＥＬ、第２容量電極ＣＥ２ＡおよびサイドウォールスペーサＳＷを覆うように、絶縁膜１４が形成されている。絶縁膜１４は、例えば窒化シリコン膜などからなる。
【００８５】
絶縁膜１４上には、層間絶縁膜１５が形成されている。層間絶縁膜１５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１５の上面は平坦化されている。
【００８６】
層間絶縁膜１５にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内に、導電体部として導電性のプラグＰＧ、ＰＧ１、ＰＧ２およびＰＧ３が埋め込まれている。
【００８７】
プラグＰＧ、ＰＧ１、ＰＧ２およびＰＧ３は、コンタクトホールＣＮＴの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＮＴを埋め込むように形成された主導体膜と、により形成されている。図２では、図面の簡略化のために、プラグＰＧ、ＰＧ１、ＰＧ２およびＰＧ３を構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧ、ＰＧ１、ＰＧ２およびＰＧ３を構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグＰＧ、ＰＧ１、ＰＧ２およびＰＧ３を構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
【００８８】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧ、ＰＧ１、ＰＧ２およびＰＧ３は、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｄ、および１２ｅ上、ｐ＋型半導体領域１２ｃ上、第２容量電極ＣＥ２Ａ上ならびに、第３容量電極ＣＥ３Ａ上などに形成され、電気的に接続される。
【００８９】
プラグＰＧが埋め込まれた層間絶縁膜１５上には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線としての第１層目の配線が形成されており、その第１層目の配線上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導体膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
【００９０】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
【００９１】
図４および図５は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図６〜図２０は、実施の形態１の半導体装置の製造工程中の要部断面図である。図６〜図２０の断面図には、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣ１が、周辺回路領域１ＢにＭＩＳＦＥＴＱＨが、周辺回路領域１ＣにＭＩＳＦＥＴＱＬが、周辺回路領域１Ｄに積層型容量素子ＣＳが、それぞれ形成される様子が示されている。
【００９２】
また、本実施の形態１においては、メモリセル領域１Ａにｎチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴをメモリセル領域１Ａに形成することもできる。
【００９３】
同様に、本実施の形態１においては、周辺回路領域１Ｂにｐチャネル型のＭＩＳＦＥＴＱＨを形成する場合について説明するが、導電型を逆にしてｎチャネル型のＭＩＳＦＥＴＱＨを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。さらに同様に、本実施の形態１においては、周辺回路領域１Ｃにｎチャネル型のＭＩＳＦＥＴＱＬを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴＱＬを周辺回路領域１Ｃに形成することもでき、また、周辺回路領域１ＣにＣＭＩＳＦＥＴなどを形成することもできる。
【００９４】
図６に示すように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハとしての半導体基板１を用意、すなわち準備する（図４のステップＳ１）。
【００９５】
次に、図６に示すように、素子分離膜２を形成する（図４のステップＳ２）。素子分離膜２は、半導体基板１の主面１ａのメモリセル領域１Ａにおいて、活性領域ＡＲ１を区画する素子分離領域ＩＲとなる。また、素子分離膜２は、半導体基板１の主面１ａの周辺回路領域１Ｂにおいて、活性領域ＡＲ２を区画する素子分離領域ＩＲとなり、半導体基板１の主面１ａの周辺回路領域１Ｃにおいて、活性領域ＡＲ３を区画する素子分離領域ＩＲとなり、半導体基板１の主面１ａの周辺回路領域１Ｄにおいて、活性領域ＡＲ４１およびＡＲ４２を区画する素子分離領域ＩＲとなる。
【００９６】
素子分離膜２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。例えば、素子分離領域ＩＲに素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離膜２を形成することができる。
【００９７】
次に、図６に示すように、周辺回路領域１Ｂおよび１Ｄで、活性領域ＡＲ２、ＡＲ４１およびＡＲ４２に、ｎ型ウェルＮＷ１およびＮＷ２を形成する（図４のステップＳ３）。ｎ型ウェルＮＷ１およびＮＷ２は、例えばリン（Ｐ）などのｎ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｎ型ウェルＮＷ１およびＮＷ２は、半導体基板１の主面１ａから所定の深さにわたって、素子分離用の溝よりも深く形成される。つまり、素子分離膜２の下部にもｎ型ウェルＮＷ１およびＮＷ２が形成されている。ｎ型ウェルＮＷ２は、積層型容量素子ＣＳの第１容量電極ＣＥ１Ａとなる。
【００９８】
次に、図６に示すように、メモリセル領域１Ａで、活性領域ＡＲ１に、ｐ型ウェルＰＷ１を形成する（図４のステップＳ４）。ｐ型ウェルＰＷ１は、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウェルＰＷ１は、半導体基板１の主面１ａから所定の深さにわたって形成される。なお、ステップＳ３とステップＳ４の順序は、逆にしても良い。
【００９９】
次に、図７に示すように、半導体基板１の主面１ａ全面に、絶縁膜３および導体膜４を形成する（図４のステップＳ５）。
【０１００】
ステップＳ５では、まず、図７に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、半導体基板１の主面１ａに、絶縁膜３を形成する。絶縁膜３のうち、メモリセル領域１Ａに形成される部分を絶縁膜３ａと称し、周辺回路領域１Ｂに形成される部分を絶縁膜３ｂと称し、周辺回路領域１Ｃに形成される部分を絶縁膜３ｃと称し、周辺回路領域１Ｄに形成される部分を絶縁膜３ｄと称する。絶縁膜３ａは、メモリセルＭＣ１のゲート絶縁膜ＧＩｔ用の絶縁膜である。また、絶縁膜３ａは、ｐ型ウェルＰＷ１上に形成される。
【０１０１】
絶縁膜３は、熱酸化法、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法または化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを用いて形成することができる。
【０１０２】
ステップＳ５では、次に、図７に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、絶縁膜３上に、導体膜４を形成する。導体膜４のうち、メモリセル領域１Ａに形成される部分を導体膜４ａと称し、周辺回路領域１Ｂに形成される部分を導体膜４ｂと称し、周辺回路領域１Ｃに形成される部分を導体膜４ｃと称し、周辺回路領域１Ｄに形成される部分を導体膜４ｄと称する。導体膜４ｂ、４ｃおよび４ｄは、導体膜４ａと同層に形成さる。導体膜４ａは、メモリセルＭＣ１の制御ゲート電極ＣＧ用の導体膜である。
【０１０３】
好適には、導体膜４は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導体膜４を、ＣＶＤ法などを用いて形成することができる。導体膜４の膜厚を、絶縁膜３を覆うように十分な程度の厚さとすることができる。また、成膜時は導体膜４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１０４】
導体膜４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。
【０１０５】
次に、図７に示すように、半導体基板１の主面１ａ全面に、すなわち導体膜４上に、絶縁膜５および絶縁膜６を形成する（図４のステップＳ６）。
【０１０６】
ステップＳ６では、まず、図７に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、導体膜４上に、絶縁膜５を形成する。この絶縁膜５は、キャップ絶縁膜ＣＰ１用の絶縁膜である。
【０１０７】
例えばポリシリコン膜からなる導体膜４の表面を熱酸化することにより、例えば６ｎｍ程度の厚さを有する酸化シリコン膜からなる絶縁膜５を形成することができる。または、ポリシリコン膜からなる導体膜４の表面を熱酸化することに代え、ＣＶＤ法を用いて酸化シリコン膜からなる絶縁膜５を形成することもできる。
【０１０８】
ステップＳ６では、次に、図７に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、絶縁膜５上に、絶縁膜６を形成する。例えば窒化シリコン膜からなる絶縁膜６を、例えばＣＶＤ法などを用いて形成することができる。
【０１０９】
次に、図８に示すように、絶縁膜６、絶縁膜５および導体膜４をパターニングする（図４のステップＳ７）。このステップＳ７では、例えばフォトリソグラフィおよびエッチングを用いて、絶縁膜６、絶縁膜５および導体膜４を、パターニングする。
【０１１０】
まず、絶縁膜６上にレジスト膜ＰＲ１を形成する。レジスト膜ＰＲ１は、メモリセル領域１Ａのうち、制御ゲート電極ＣＧを形成する予定の領域を覆い、それ以外の部分を露出するパターンを有する。さらに、レジスト膜ＰＲ１は、周辺回路領域１Ｂおよび１Ｃを覆い、周辺回路領域１Ｄを露出するパターンを有する。
【０１１１】
次いで、レジスト膜ＰＲ１をエッチングマスクとして用いて、絶縁膜６、絶縁膜５および導体膜４を、例えば異方性ドライエッチングなどによりエッチングしてパターニングする。これにより、メモリセル領域１Ａで、導体膜４ａからなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧと半導体基板１のｐ型ウェルＰＷ１との間の絶縁膜３ａからなるゲート絶縁膜ＧＩｔが形成される。すなわち、制御ゲート電極ＣＧは、メモリセル領域１Ａで、半導体基板１のｐ型ウェルＰＷ１上に、ゲート絶縁膜ＧＩｔを介して形成される。
【０１１２】
また、制御ゲート電極ＣＧ上に形成された部分の絶縁膜５からなるキャップ絶縁膜ＣＰ１が形成され、キャップ絶縁膜ＣＰ１を介して制御ゲート電極ＣＧ上に形成された部分の絶縁膜６からなるキャップ絶縁膜ＣＰ２が形成される。一方、周辺回路領域１Ｂおよび１Ｃでは、絶縁膜６、絶縁膜５および導体膜４が残される。周辺回路領域１Ｂでは、導体膜４ｂが残され、周辺回路領域１Ｃでは、導体膜４ｃが残される。周辺回路領域１Ｄでは、絶縁膜６、絶縁膜５および導体膜４ｄが除去される。その後、レジストパターン、すなわちレジスト膜ＰＲ１を除去する。
【０１１３】
なお、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われない部分の絶縁膜３ａは、ステップＳ７のドライエッチングを行うことによって、または、ステップＳ７のドライエッチングの後にウェットエッチングを行うことによって、除去され得る。そして、メモリセル領域１Ａのうち、制御ゲート電極ＣＧが形成されていない部分では、半導体基板１のｐ型ウェルＰＷ１が露出する。周辺回路領域１Ｄおいて、絶縁膜３ｄも同様に、ステップＳ７のドライエッチングまたはドライエッチングの後にウェットエッチングを行うことによって、除去され得る。
【０１１４】
なお、図示は省略するが、ステップＳ７では、制御ゲート電極ＣＧおよびキャップ絶縁膜ＣＰ１を形成した後、キャップ絶縁膜ＣＰ１および制御ゲート電極ＣＧをマスクとして、ｐ型ウェルＰＷ１にｎ型の不純物をイオン注入法により導入してもよい。
【０１１５】
次に、図９に示すように、周辺回路領域１Ｂおよび１Ｃで、絶縁膜６を除去する（図４のステップＳ８）。
【０１１６】
このステップＳ８では、まず、メモリセル領域１Ａで、キャップ絶縁膜ＣＰ２および制御ゲート電極ＣＧを覆うように、また、周辺回路領域１Ｄを覆うようにレジスト膜ＰＲ２を形成する。レジスト膜ＰＲ２は、メモリセル領域１Ａおよび周辺回路領域１Ｄを覆い、周辺回路領域１Ｂおよび１Ｃを露出するパターンを有する。
【０１１７】
次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜６を例えばドライエッチングなどによりエッチングして除去する。これにより、図９に示すように、周辺回路領域１Ｂおよび１Ｃに残された部分の絶縁膜６を完全に除去することができる。その後、メモリセル領域１Ａおよび周辺回路領域１Ｄに残された部分のレジスト膜、すなわちレジストパターンを除去する。
【０１１８】
なお、図９に示すように、絶縁膜５の膜厚は、絶縁膜６の膜厚に比べて薄いため、周辺回路領域１Ｂおよび１Ｃに残された部分の絶縁膜６をエッチングして除去する際に、周辺回路領域１Ｂおよび１Ｃに残された部分の絶縁膜５も除去される。
【０１１９】
次に、図１０に示すように、絶縁膜８および導体膜９を形成する（図４のステップＳ９）。
【０１２０】
ステップＳ９では、まず、図１０に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、半導体基板１の主面１ａに、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ用の絶縁膜８を形成する。このとき、メモリセル領域１Ａでは、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、ならびに、キャップ絶縁膜ＣＰ２の上面および側面に、絶縁膜８が形成される。また、周辺回路領域１Ｂおよび１Ｃに残された部分の導体膜４の上面および側面に、絶縁膜８が形成される。また、周辺回路領域１Ｄにおいて、半導体基板１の主面1ａ上に絶縁膜８が形成される。すなわち、絶縁膜８は、半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、キャップ絶縁膜ＣＰ２の表面、ならびに、周辺回路領域１Ｂおよび１Ｃに残された部分の導体膜４の表面、さらに、周辺回路領域１Ｄの半導体基板１の主面１ａを覆うように、形成される。
【０１２１】
絶縁膜８は、前述したように、内部に電荷蓄積部を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの積層膜からなる。
【０１２２】
絶縁膜８のうち、酸化シリコン膜８ａを、例えば１０００〜１１００℃程度の温度で、熱酸化法またはＩＳＳＧ酸化法などにより形成することができる。また、絶縁膜８のうち、窒化シリコン膜８ｂを、例えばＣＶＤ法により形成することができる。さらに、絶縁膜８のうち、酸化シリコン膜８ｃを、例えばＣＶＤ法により形成することができる。
【０１２３】
酸化膜８ａは、例えば熱酸化法またはＩＳＳＧ酸化法により形成する。このとき、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧの側面、周辺回路領域１Ｂおよび１Ｃに残された部分の導体膜４の上面および側面、ならびに、周辺回路領域１Ｄの半導体基板１の主面１ａが、酸化される。
【０１２４】
次に、酸化シリコン膜８ａ上に窒化シリコン膜８ｂを例えばＣＶＤ法で形成し、さらに窒化シリコン膜８ｂ上に、例えば、８００℃程度の高温ＣＶＤ法で、緻密な膜質の酸化シリコン膜８ｃを形成する。これにより、酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの積層膜からなる絶縁膜８を形成することができる。このように、酸化シリコン膜８ａおよび８ｃは、緻密な膜質とするために比較的高温で成膜される。
【０１２５】
メモリセル領域１Ａに形成された絶縁膜８は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持機能を有する。絶縁膜８は、電荷蓄積部としての窒化シリコン膜８ｂを、電荷ブロック層としての酸化シリコン膜８ａと酸化シリコン膜８ｃとで挟んだ構造を有している。そして、酸化シリコン膜８ａおよび８ｃからなる電荷ブロック層のポテンシャル障壁高さが、窒化シリコン膜８ｂからなる電荷蓄積部のポテンシャル障壁高さに比べ、高くなる。
【０１２６】
なお、本実施の形態１においては、トラップ準位を有する絶縁膜として、窒化シリコン膜８ｂを用いるが、窒化シリコン膜８ｂを用いた場合、信頼性の面で好適である。しかし、トラップ準位を有する絶縁膜としては、窒化シリコン膜に限定されず、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることができる。
【０１２７】
本実施の形態１では、ステップＳ９のうち絶縁膜８を形成する工程を行った後で、周辺回路領域１Ｂおよび１Ｃに残された部分の導体膜４を除去し、周辺回路領域１Ｃにｐ型ウェルＰＷ２（後述する図１４参照）を形成する。絶縁膜８を形成する工程は、前述したように、例えば１０００〜１１００℃程度の高温で行われる。したがって、絶縁膜８を形成した後、ｐ型ウェルＰＷ２を形成する本実施の形態１では、ｐ型ウェルＰＷ２に導入されたｎ型の不純物が、絶縁膜８を形成する際に高温で拡散することを防止することができる。そして、ｐ型ウェルＰＷ２における不純物の濃度分布が変化することを、防止することができる。
【０１２８】
周辺回路領域１Ｄにおいて、酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの積層膜は、積層型容量素子ＣＳの第１容量絶縁膜ＣＺ１Ａとなる膜である。
【０１２９】
ステップＳ９では、次に、図１０に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、絶縁膜８上に導体膜９を形成する。
【０１３０】
好適には、導体膜９は、例えば多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導体膜９を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導体膜９をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１３１】
導体膜９として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。
【０１３２】
次に、図１１に示すように、異方性ドライエッチング技術により導体膜９をエッチバックして、メモリゲート電極ＭＧおよび第２容量電極ＣＥ２Ａを形成する（図４のステップＳ１０）。
【０１３３】
このステップＳ１０では、先ず、フォトリソグラフィを用いてレジスト膜ＰＲ３を形成する。レジスト膜ＰＲ３は、周辺回路領域１Ｄの第２容量電極ＣＥ２Ａを形成する部分を覆い、その他の領域は露出するパターンを有する。また、レジスト膜ＰＲ３は、メモリセル領域１Ａおよび周辺回路領域１Ｂおよび１Ｃは露出するパターンを有する。次に、導体膜９に異方性ドライエッチングを施すことで、導体膜９をエッチバックして、制御ゲート電極ＣＧの両側の側壁上、すなわち側面上に、絶縁膜８を介して導体膜９をサイドウォールスペーサ状に残してメモリゲート電極ＭＧを形成する。このエッチバックにおいて、周辺回路領域１Ｂおよび１Ｃの導体膜９を除去する。さらに、周辺回路領域１Ｄにおいては、レジスト膜ＰＲ３で覆われた部分にのみ導体膜９が残り、第２容量電極ＣＥ２Ａが形成される。
【０１３４】
これにより、図１１に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両側の側壁のうち、第１の側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導体膜９からなる、メモリゲート電極ＭＧが形成される。また、制御ゲート電極ＣＧの両側の側壁のうち、第１の側と反対側、すなわちその制御ゲート電極ＣＧと隣接するメモリゲート電極ＭＧが配置される側と反対側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導体膜９からなる、スペーサＳＰ１が形成される。
【０１３５】
制御ゲート電極ＣＧ上には、キャップ絶縁膜ＣＰ１を介してキャップ絶縁膜ＣＰ２が形成されている。したがって、メモリゲート電極ＭＧは、キャップ絶縁膜ＣＰ２の第１の側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導体膜９からなる。また、スペーサＳＰ１は、キャップ絶縁膜ＣＰ２の第１の側と反対側の側壁上に、絶縁膜８を介してサイドウォールスペーサ状に残された導体膜９からなる。
【０１３６】
ステップＳ１０で形成されたメモリゲート電極ＭＧと半導体基板１のｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には、絶縁膜８が介在しており、このメモリゲート電極ＭＧは、絶縁膜８に接触した導体膜９からなる。
【０１３７】
ステップＳ１０のエッチバック工程を行った段階で、絶縁膜８のうちメモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分、すなわち、メモリゲート電極ＭＧおよびスペーサＳＰ１のいずれにも覆われていない部分の絶縁膜８が、露出される。メモリセル領域１Ａにおけるメモリゲート電極ＭＧ下の絶縁膜８が、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ（後述する図１２参照）となる。また、ステップＳ８にて形成される導体膜９の膜厚を調整することで、メモリゲート長を調整することができる。
【０１３８】
次に、図１２に示すように、スペーサＳＰ１および絶縁膜８を除去する（図４のステップＳ１１）。
【０１３９】
ステップＳ１１では、まず、フォトリソグラフィを用いて、メモリゲート電極ＭＧが覆われ、かつ、スペーサＳＰ１が露出されるようなレジストパターン（図示せず）を半導体基板１上に形成する。そして、形成されたレジストパターンをエッチングマスクとしたドライエッチングにより、スペーサＳＰ１を除去する。一方、メモリゲート電極ＭＧは、レジストパターンで覆われていたので、エッチングされずに残される。その後、このレジストパターンを除去する。
【０１４０】
ステップＳ１１では、次に、メモリゲート電極ＭＧおよび第２容量電極ＣＥ２Ａで覆われていない部分の絶縁膜８を、例えばウェットエッチングなどのエッチングによって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する絶縁膜８は、除去されずに残され、他の領域に位置する絶縁膜８は除去される。このとき、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間に残された部分、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に残された部分の絶縁膜８からなるゲート絶縁膜ＧＩｍが形成される。また、周辺回路領域１Ｄにおいて、第２容量電極ＣＥ２Ａとｎ型ウェルＮＷ２との間に、絶縁膜８からなる第１容量絶縁膜ＣＺ１Ａが形成される。
【０１４１】
次に、図１３に示すように、絶縁膜２１および絶縁膜２２を形成する（図５のステップＳ１２）。
【０１４２】
ステップＳ１２では、まず、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、半導体基板１の主面１ａに、絶縁膜２１を形成する。このとき、絶縁膜２１は、メモリセル領域１Ａで、露出した部分の半導体基板１の主面１ａ、制御ゲート電極ＣＧ、キャップ絶縁膜ＣＰ２、および、メモリゲート電極ＭＧを覆うように、形成される。また、絶縁膜２１は、周辺回路領域１Ｂに残された部分の導体膜４すなわち導体膜４ｂ、周辺回路領域１Ｃに残された部分の導体膜４すなわち導体膜４ｃを覆うように、および、周辺回路領域１Ｄの半導体基板１の主面１ａおよび第２容量電極ＣＥ２Ａを覆うように、形成される。絶縁膜２１は、熱酸化法またはＩＳＳＧ酸化法により形成する。
【０１４３】
ステップＳ１２では、次に、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、絶縁膜２１上に、絶縁膜２２を形成する。例えば窒化シリコン膜からなる絶縁膜２２を、例えばＣＶＤ法などを用いて形成することができる。
【０１４４】
絶縁膜２１および絶縁膜２２は、メモリセルＭＣ１の保護膜（保護絶縁膜）であり、メモリセルＭＣ１を覆うように形成される。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、および、半導体基板１（ｐ型ウェルＰＷ１）の主面１ａを覆うように形成される。図５に示すステップＳ１３以降で、周辺回路領域１Ｂには、ＭＩＳＦＥＴＱＨを、周辺回路領域１Ｃには、ＭＩＳＦＥＴＱＬを形成するが、その形成工程において、熱酸化（例えば、ステップＳ１５）およびエッチング（例えば、ステップＳ１３）などの処理が実施される。絶縁膜２１および絶縁膜２２は、上記の熱酸化およびエッチングなど処理の際に、メモリセル領域１Ａにすでに形成されている制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＩｔおよびＧＩｍ、絶縁膜８、ならびに、半導体基板１の主面１ａなどが、酸化またはエッチングされるのを防止するために設けられている。
【０１４５】
また、絶縁膜２１および絶縁膜２２は、周辺回路領域１Ｄにおいて、積層型容量素子ＣＳの第２容量絶縁膜ＣＺ２Ａとなる膜である。
【０１４６】
次に、図１４に示すように、周辺回路領域１Ｂおよび１Ｃで、絶縁膜２２、絶縁膜２１および導体膜４を除去する（図５のステップＳ１３）。
【０１４７】
ステップＳ１３では、まず、メモリセル領域１Ａおよび周辺回路領域１Ｄを覆い、周辺回路領域１Ｂおよび１Ｃを露出するパターンを有するレジスト膜（図示は省略）を形成する。次いで、レジストパターンをエッチングマスクとして用いて、絶縁膜２２、絶縁膜２１および導体膜４を例えばドライエッチングなどによりエッチングして除去する。これにより、図１４に示すように、周辺回路領域１Ｂおよび１Ｃに残された部分の導体膜４を完全に除去することができる。すなわち、周辺回路領域１Ｂで導体膜４ｂを除去し、周辺回路領域１Ｃで導体膜４ｃを除去することができる。その後、メモリセル領域１Ａに残された部分のレジスト膜、すなわちレジストパターンを除去する。メモリセル領域１Ａおよび周辺回路領域１Ｄには、絶縁膜２１および絶縁膜２２を残す。
【０１４８】
次に、図１４に示すように、周辺回路領域１Ｃで活性領域ＡＲ３にｐ型ウェルＰＷ２を形成する（図５のステップＳ１４）。ｐ型ウェルＰＷ２は、ｐ型ウェルＰＷ１と同様に、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウェルＰＷ２は、半導体基板１の主面１ａから所定の深さにわたって形成される。
【０１４９】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面の自然酸化膜を除去し、半導体基板１の表面を洗浄することによって、半導体基板１の表面を清浄化する。これにより、周辺回路領域１Ｂおよび１Ｃで、半導体基板１の表面、すなわちｎ型ウェルＮＷ１およびｐ型ウェルＰＷ２の表面が露出される。
【０１５０】
次に、図１５に示すように、半導体基板１の主面１ａ全面に、絶縁膜２３および導体膜２４を形成する（図５のステップＳ１５）。
【０１５１】
ステップＳ１５では、まず、図１５に示すように、周辺回路領域１Ｂおよび１Ｃに、絶縁膜２３を形成する。絶縁膜２３のうち、周辺回路領域１Ｂに形成される部分を絶縁膜２３ｂと称し、周辺回路領域１Ｃに形成される部分を絶縁膜２３ｃと称する。絶縁膜２３ｂは、ＭＩＳＦＥＴＱＨのゲート絶縁膜ＧＩＨ用の絶縁膜であり、絶縁膜２３ｃは、ＭＩＳＦＥＴＱＬのゲート絶縁膜ＧＩＬ用の絶縁膜である。したがって、絶縁膜２３ｂの膜厚は、絶縁膜２３ｃの膜厚よりも厚い。また、絶縁膜２３ｂは、ｎ型ウェルＮＷ１上に形成され、絶縁膜２３ｃは、ｐ型ウェルＰＷ２上に形成される。
【０１５２】
絶縁膜２３ｂおよび２３ｃは、例えば、熱酸化法により形成することができる。この場合、絶縁膜２３ｂおよび２３ｃは、酸化シリコン膜からなるが、酸化シリコン膜に対して窒化処理を施し、酸窒化シリコン膜としても良い。また、例えば、絶縁膜２３ｃは、ＩＳＳＧ酸化法により形成しても良く、その場合、周辺回路領域１Ｄの窒化シリコン膜からなる絶縁膜２２の表面が酸化され酸化シリコン膜（図示しない）が形成される。前述のとおり、周辺回路領域１Ｄの絶縁膜２１および２２は、第２容量絶縁膜ＣＺ２Ａとなるが、窒化シリコン膜からなる絶縁膜２２の表面に緻密な酸化シリコン膜が形成されていることで、第２容量絶縁膜ＣＺ２Ａの電荷リークを低減できる。
【０１５３】
ステップＳ１５では、次に、図１５に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、半導体基板１上に、導体膜２４を形成する。導体膜２４のうち、メモリセル領域１Ａに形成される部分を導体膜２４ａと称し、周辺回路領域１Ｂに形成される部分を導体膜２４ｂと称し、周辺回路領域１Ｃに形成される部分を導体膜２４ｃと称し、周辺回路領域１Ｄに形成される部分を導体膜２４ｄと称する。導体膜２４ａ、２４ｂ、２４ｃおよび２４ｄは、同層に形成される。導体膜２４ｂは、ＭＩＳＦＥＴＱＨのゲート電極ＧＥＨ用の導体膜であり、導体膜２４ｃは、ＭＩＳＦＥＴＱＬのゲート電極ＧＥＬ用の導体膜である。
【０１５４】
好適には、導体膜２４は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導体膜２４を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導体膜４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１５５】
導体膜２４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。例えば、周辺回路領域１Ｂの導体膜２４ｂには、ｐ型の不純物を、周辺回路領域１Ｃの導体膜２４ｃには、ｎ型の不純物を導入するのが好ましい。
【０１５６】
次に、図１６に示すように、メモリセル領域１Ａで、導体膜２４を除去するとともに、周辺回路領域１Ｄで、第３容量電極ＣＥ３Ａを形成する。（図５のステップＳ１６）。
【０１５７】
ステップＳ１６では、まず、メモリセル領域１Ａを露出し、周辺回路領域１Ｂおよび１Ｃを覆い、周辺回路領域１Ｄでは、第３容量電極ＣＥ３Ａを形成する領域を覆い、それ以外の領域を露出するパターンを有するレジスト膜ＰＲ４を形成する。
【０１５８】
次いで、レジスト膜ＰＲ４をエッチングマスクとして用いて、導体膜２４を例えばドライエッチングなどによりエッチングして除去する。これにより、図１６に示すように、メモリセル領域１Ａに残された部分の導体膜２４、すなわち導体膜２４ａを除去し、さらに、絶縁膜２２および２１も除去する。周辺回路領域１Ｄにおいては、レジスト膜ＰＲ４を用いて、導体膜２４ｄ、絶縁膜２２および２１をパターニングすることにより、第３容量電極ＣＥ３Ａおよび第２容量絶縁膜ＣＺ２Ａを形成することができる。その後、周辺回路領域１Ｂおよび１Ｃに残された部分のレジスト膜ＰＲ４を除去する。
【０１５９】
次に、図１７に示すように、周辺回路領域１Ｂおよび１Ｃで、導体膜２４をパターニングする（図５のステップＳ１７）。
【０１６０】
まず、半導体基板１の主面１ａ上に、レジスト膜ＰＲ５を形成する。レジスト膜ＰＲ５は、メモリセル領域１Ａと周辺回路領域１Ｄを覆い、周辺回路領域１Ｂでは、ゲート電極ＧＥＨを形成する領域を覆い、それ以外の部分を露出し、周辺回路領域１Ｃでは、ゲート電極ＧＥＬを形成する領域を覆い、それ以外の部分を露出するパターンを有する。
【０１６１】
次いで、レジスト膜ＰＲ５を用いて、導体膜２４を、例えば異方性ドライエッチングなどによりエッチングしてパターニングする。
【０１６２】
これにより、周辺回路領域１Ｂで、導体膜２４ｂからなるゲート電極ＧＥＨが形成され、ゲート電極ＧＥＨと半導体基板１のｎ型ウェルＮＷ１との間の絶縁膜２３ｂからなるゲート絶縁膜ＧＩＨが形成される。
【０１６３】
また、周辺回路領域１Ｃで、導体膜２４ｃからなるゲート電極ＧＥＬが形成され、ゲート電極ＧＥＬと半導体基板１のｐ型ウェルＰＷ２との間の絶縁膜２３ｃからなるゲート絶縁膜ＧＩＬが形成される。その後、レジスト膜ＰＲ５を除去する。
【０１６４】
次に、図１８に示すように、ｎ−型半導体領域１１ａ、１１ｂ、１１ｄおよび１１ｅおよびｐ−型半導体領域１１ｃを、イオン注入法などを用いて形成する（図５のステップＳ１８）。このステップＳ１８では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＬおよび素子分離膜２をマスクとして用いて、半導体基板１のｐ型ウェルＰＷ１、ＰＷ２およびＮＷ２に導入する。これにより、ｎ−型半導体領域１１ａ、１１ｂ、１１ｄおよび１１ｅが形成される。また、例えばボロン（Ｂ）からなるｐ型の不純物を、ゲート電極ＧＥＨおよび素子分離膜２をマスクとして、半導体基板１のｎ型ウェルＮＷ１に導入する。これにより、ｐ−型半導体領域１１ｃが形成される。
【０１６５】
この際、ｎ−型半導体領域１１ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側面に自己整合して形成され、ｎ−型半導体領域１１ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側面に自己整合して形成される。さらに、ｎ−型半導体領域１１ｄは、周辺回路領域１Ｃにおいて、ゲート電極ＧＥＬの側面に自己整合して形成され、ｎ−型半導体領域１１ｅは、周辺回路領域１Ｄにおいて、素子分離膜２に自己整合して形成される。また、ｐ−型半導体領域１１ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥＨの側面に自己整合して形成される。
【０１６６】
次に、図１９に示すように、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、ゲート電極ＧＥＬの側壁上、および、第３容量電極ＣＥ３Ａの側壁上に、サイドウォールスペーサＳＷを形成する（図５のステップＳ１９）。
【０１６７】
まず、半導体基板１の主面１ａ全面に、サイドウォールスペーサＳＷ用の絶縁膜を形成し、形成された絶縁膜を例えば異方性エッチングによりエッチバックする。このようにして、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、ゲート電極ＧＥＬの側壁上、および、第３容量電極ＣＥ３Ａの側壁上に、選択的にこの絶縁膜を残すことにより、サイドウォールスペーサＳＷを形成する。このサイドウォールスペーサＳＷは、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
【０１６８】
次に、図１９に示すように、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｄおよび１２ｅ、およびｐ＋型半導体領域１２ｃを、イオン注入法などを用いて形成する（図５のステップＳ２０）。このステップＳ２０では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびゲート電極ＧＥＬと、それらの側壁上のサイドウォールスペーサＳＷと素子分離膜２をマスクとして用いて、半導体基板１のｐ型ウェルＰＷ１、ＰＷ２およびＮＷ２に導入する。これにより、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｄおよび１２ｅが形成される。また、例えばボロン（Ｂ）からなるｐ型の不純物を、ゲート電極ＧＥＨとその側壁上に形成されたサイドウォールスペーサＳＷおよび素子分離膜２をマスクとして、半導体基板１のｎ型ウェルＮＷ１に導入する。これにより、ｐ＋型半導体領域１２ｃが形成される。
【０１６９】
この際、ｎ＋型半導体領域１２ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域１２ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。さらに、ｎ＋型半導体領域１２ｄは、周辺回路領域１Ｃにおいて、ゲート電極ＧＥＬの両側壁上のサイドウォールスペーサＳＷに自己整合して形成され、ｐ＋型半導体領域１２ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥＨの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＤＤＤ構造が形成される。また、ｎ＋型半導体領域１２ｅは、周辺回路領域１Ｄにおいて、素子分離膜２に自己整合してｎ型ウェルＮＷ２内に形成される。ｎ＋型半導体領域１２ｅは、ｎ−型半導体領域１１ｅよりも深く形成されるため、図１９では、ｎ＋型半導体領域１２ｅのみ表示している。
【０１７０】
このようにして、ｎ−型半導体領域１１ａとそれよりも高不純物濃度のｎ＋型半導体領域１２ａとにより、メモリトランジスタＭＴのソース領域として機能するｎ型の半導体領域ＭＳが形成される。また、ｎ−型半導体領域１１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１２ｂとにより、制御トランジスタＣＴのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。半導体領域ＭＳは、平面視において、メモリゲート電極ＭＧを挟んで制御ゲート電極ＣＧと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に、形成される。半導体領域ＭＤは、平面視において、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧと反対側に位置する部分のｐ型ウェルＰＷ１の上層部に、形成される。
【０１７１】
その後、ｎ−型半導体領域１１ａ、１１ｂ、１１ｄおよび１１ｅ、ｐ−型半導体領域１１ｃ、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｄおよび１２ｅ、ならびに、ｐ＋型半導体領域１２ｃなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１７２】
これにより、図１９に示すように、メモリセル領域１Ａで、制御トランジスタＣＴおよびメモリトランジスタＭＴが形成され、制御トランジスタＣＴおよびメモリトランジスタＭＴにより、不揮発性メモリとしてのメモリセルＭＣ１が形成される。すなわち、制御ゲート電極ＣＧと、ゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと、ゲート絶縁膜ＧＩｍとにより、不揮発性メモリとしてのメモリセルＭＣ１が形成される。
【０１７３】
また、図１９に示すように、周辺回路領域１Ｂで、高耐圧のＭＩＳＦＥＴＱＨが形成され、周辺回路領域１Ｃで、低耐圧のＭＩＳＦＥＴＱＬが形成される。すなわち、ゲート電極ＧＥＨと、ゲート絶縁膜ＧＩＨとにより、高耐圧のＭＩＳＦＥＴＱＨが形成され、ゲート電極ＧＥＬと、ゲート絶縁膜ＧＩＬとにより、低耐圧のＭＩＳＦＥＴＱＬが形成される。さらに、周辺回路領域１Ｄには、第１容量電極ＣＥ１Ａ、第１容量絶縁膜ＣＺ１Ａ、および、第２容量電極ＣＥ２Ａからなる第１容量Ｃ１と、第２容量電極ＣＥ２Ａ、第２容量絶縁膜ＣＺ２Ａ、および、第３容量電極ＣＥ３Ａからなる第２容量Ｃ２とが形成され、第１容量Ｃ１と第２容量Ｃ２は、積層して配置されており、積層型容量素子ＣＳを構成している。
【０１７４】
次に、図２０に示すように、金属シリサイド層１３、絶縁膜１４および層間絶縁膜１５を形成する（図５のステップＳ２１）。
【０１７５】
ステップＳ２１では、まず、図２０に示すように、金属シリサイド層１３を形成する。公知のサリサイドプロセスを行うことによって、図２０に示すように、ｎ＋型半導体領域１２ａ、１２ｂ、１２ｄおよび１２ｅならびにｐ＋型半導体領域１２ｃの各々の上に、金属シリサイド層１３を形成することができる。
【０１７６】
金属シリサイド層１３は、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、ゲート電極ＧＥＬ、第１容量電極ＣＥ１Ａ、および、第２容量電極ＣＥ２Ａの上面にも形成される。金属シリサイド層１３は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。
【０１７７】
ステップＳ２１では、次に、図２０に示すように、絶縁膜１４を形成する。キャップ絶縁膜ＣＰ２、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびＧＥＬ、第１容量電極ＣＥ１Ａ、第２容量電極ＣＥ２Ａ、ならびに、サイドウォールスペーサＳＷを覆うように、絶縁膜１４を形成する。絶縁膜１４は、例えば窒化シリコン膜からなる。絶縁膜１４を、例えばＣＶＤ法により形成することができる。
【０１７８】
ステップＳ２１では、次に、図２０に示すように、絶縁膜１４上に、層間絶縁膜１５を形成する。層間絶縁膜１５は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１５を、例えばＣＶＤ法により形成した後、層間絶縁膜１５の上面を平坦化する。
【０１７９】
次に、図２に示すように、層間絶縁膜１５を貫通するプラグＰＧ、ＰＧ１、ＰＧ２およびＰＧ３を形成する（図５のステップＳ２２）。まず、フォトリソグラフィを用いて層間絶縁膜１５上に形成したレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜１５をドライエッチングすることにより、層間絶縁膜１５にコンタクトホールＣＮＴを形成する。次に、コンタクトホールＣＮＴ内に、導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧ、ＰＧ１、ＰＧ２およびＰＧ３を形成する。
【０１８０】
プラグＰＧ、ＰＧ１、ＰＧ２およびＰＧ３を形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜１５上に、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜からなるバリア導体膜を形成する。それから、このバリア導体膜上にタングステン（Ｗ）膜などからなる主導体膜を、コンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜１５上の不要な主導体膜およびバリア導体膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１８１】
コンタクトホールＣＮＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域１２ｂおよび１２ｄ上、ならびに、ｐ＋型半導体領域１２ｃ上に形成される。プラグＰＧ１は、ｎ＋型半導体領域１２ｅ上、プラグＰＧ２は、第２容量電極ＣＥ２Ａ上、プラグＰＧ３は、第３容量電極ＣＥ３Ａ上に形成される。
【０１８２】
以上のようにして、図２を用いて前述した、本実施の形態１の半導体装置が製造される。なお、プラグＰＧが埋め込まれた層間絶縁膜１５上に、例えば銅（Ｃｕ）を主導体膜とする配線を、例えばダマシン技術を用いて形成することができるが、ここでは、その説明を省略する。
【０１８３】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１による半導体装置の製造方法では、メモリセルの制御ゲート電極、電荷蓄積部を含む積層膜、メモリゲート電極を加工後に、周辺回路領域のＭＩＳＦＥＴを形成するためのウェル領域を形成する半導体装置の製造方法を利用して、容量素子を形成することができる。
【０１８４】
つまり、メモリセルの保護膜である絶縁膜２２を、第２容量絶縁膜ＣＺ２Ａとして第２容量Ｃ２を形成している。また、第２容量Ｃ２は、第２容量電極ＣＥ２Ａ、第２容量絶縁膜ＣＺ２Ａおよび第３容量電極ＣＥ３Ａで構成されているが、第２容量電極ＣＥ２Ａは、メモリセルＭＣ１のメモリゲート電極ＭＧを構成する導体膜９で構成され、第３容量電極ＣＥ３Ａは、ＭＩＳＦＥＴＱＬのゲート電極ＧＥＬを構成する導体膜２４ｃと同層の導体膜２４ｄで構成されている。
【０１８５】
また、酸化シリコン膜からなる絶縁膜２１と窒化シリコン膜からなる絶縁膜２２の積層膜を、第２容量絶縁膜ＣＺ２Ａとして第２容量Ｃ２を形成した。単層では、電荷リークが発生しやすい窒化シリコン膜からなる絶縁膜２２と、緻密な膜質を有する酸化シリコン膜からなる絶縁膜２１の積層構造としたことで、第２容量絶縁膜ＣＺ２Ａの電荷リークを低減できる。
【０１８６】
さらに、第１容量Ｃ１は、第１容量電極ＣＥ１Ａ、第１容量絶縁膜ＣＺ１Ａ、および、第２容量電極ＣＥ２Ａで構成されている。そして、第１容量電極ＣＥ１Ａは、ＭＩＳＦＥＴＱＨのｎ型ウェルＮＷ１と同一工程で形成したｎ型ウェルＮＷ２で構成され、第１容量絶縁膜ＣＺ１Ａは、メモリセルＭＣ１の絶縁膜８と同層の絶縁膜で構成され、第２容量電極ＣＥ２Ａは、前述のとおり、メモリゲート電極ＭＧを構成する導体膜９で構成されている。
【０１８７】
また、第１容量Ｃ１と第２容量Ｃ２で、第２容量電極ＣＥ２Ａを共通とすることで、第１容量Ｃ１と第２容量Ｃ２とが積層された積層型容量素子ＣＳを形成している。
【０１８８】
（実施の形態２）
実施の形態１は、積層型容量素子ＣＳの第１容量電極ＣＥ１Ａをｎ型の第２ウェルＮＷ２、第１容量絶縁膜ＣＺ１Ａを絶縁膜８、第２容量電極ＣＥ２Ａを導体膜９、第２容量絶縁膜ＣＺ２Ａを絶縁膜２１および２２、第３容量電極ＣＥ３Ａを導体膜２４ｄで構成した半導体装置の製造方法である。これに対し、本実施の形態２は、積層型容量素子ＣＳの第１容量電極ＣＥ１Ｂをｎ型の第２ウェルＮＷ２、第１容量絶縁膜ＣＺ１Ｂを絶縁膜３０ｄ、第２容量電極ＣＥ２Ｂを導体膜４ｄ、第２容量絶縁膜ＣＺ２Ｂを絶縁膜２１および２２、第３容量電極ＣＥ３Ｂを導体膜２４ｄで構成した半導体装置の製造方法である。
【０１８９】
＜半導体装置の構造＞
初めに、本実施の形態２の半導体装置の構造を、図面を参照して説明する。図２１は、本実施の形態２の半導体装置の要部断面図である。
【０１９０】
本実施の形態２でも、実施の形態１と同様に、半導体装置は、半導体基板１の主面１ａの一部の領域として、メモリセル領域１Ａ、ならびに、周辺回路領域１Ｂ、１Ｃおよび１Ｄを有している。メモリセル領域１ＡにはメモリセルＭＣ１が形成されており、周辺回路領域１ＢにはＭＩＳＦＥＴＱＨが形成されており、周辺回路領域１ＣにはＭＩＳＦＥＴＱＬが形成されており、周辺回路領域１Ｄには積層型容量素子ＣＳが形成されている。
【０１９１】
図２１に示した半導体装置の要部断面図において、メモリセル領域１ＡのメモリセルＭＣ１、周辺回路領域１Ｂおよび１ＣのＭＩＳＦＥＴＱＨおよびＭＩＳＦＥＴＱＬの構造は、実施の形態１と同様であるので、その説明は、実施の形態１をもって代える。
【０１９２】
よって、周辺回路領域１Ｄに形成された積層型容量素子ＣＳの構成を具体的に説明する。積層型容量素子ＣＳについても、実施の形態１と共通する部分には、同様の符号を付しており、その説明も実施の形態１をもって代えることができる。
【０１９３】
周辺回路領域１Ｄにおいて、半導体装置は、活性領域ＡＲ４１、ＡＲ４２と素子分離領域ＩＲを有している。活性領域ＡＲ４１、ＡＲ４２および素子分離領域ＩＲの下部には、連続的にｎ型ウェルＮＷ２が形成されている。活性領域ＡＲ４２は、ｎ型ウェルＮＷ２に所望の電位を供給するための領域であり、活性領域ＡＲ４２にはｎ＋型半導体領域１２ｅおよびｎ−型半導体領域１１ｅが設けられている。ｎ型ウェルＮＷ２は、第１容量電極ＣＥ１Ｂを構成している。第１容量電極ＣＥ１Ｂを構成するｎ型ウェルＮＷ２は、ｐ型ＭＩＳＦＥＴＱＨが形成されたｎ型ウェルＮＷ１と同一の工程で形成されている。
【０１９４】
活性領域ＡＲ４１上には、第１容量絶縁膜ＣＺ１Ｂを介して第２容量電極ＣＥ２Ｂが形成されている。第２容量電極ＣＥ２Ｂは、平面視において、活性領域ＡＲ４１を完全に覆うとともに活性領域ＡＲ４１に隣接する素子分離領域ＩＲにまで延在している。第１容量絶縁膜ＣＺ１Ｂは、酸化シリコン膜３０ｄで形成されている。第２容量電極ＣＥ２Ｂは、導体膜４ｄからなり、制御ゲート電極ＣＧと同一層の導体膜４で形成されている。また、第２容量電極ＣＥ２Ｂと第１容量絶縁膜ＣＺ１Ｂは、平面視において、等しい形状を有している。
【０１９５】
つまり、活性領域ＡＲ４１に、第１容量電極ＣＥ１Ｂ、第１容量絶縁膜ＣＺ１Ｂ、および、第２容量電極ＣＥ２Ｂからなる第１容量Ｃ１が形成されている。
【０１９６】
第２容量電極ＣＥ２Ｂの上面および側面を覆うように、第２容量絶縁膜ＣＺ２Ｂを介して第３容量電極ＣＥ３Ｂが形成されている。第３容量電極ＣＥ３Ｂは、平面視において、第２容量電極ＣＥ２Ｂと重なる部分と、第２容量電極ＣＥ２Ｂからはみ出して素子分離領域ＩＲに延在する部分とを有している。第３容量電極ＣＥ３Ｂは、導体膜２４ｄからなる。導体膜２４ｄとして、ＭＩＳＦＥＴＱＨのゲート電極ＧＥＨに含まれる導体膜２４ｂ、または、ＭＩＳＦＥＴＱＬのゲート電極ＧＥＬに含まれる導体膜２４ｃと同層に形成された導体膜を用いることができる。また、第２容量絶縁膜ＣＺ２Ｂは、絶縁膜２１と絶縁膜２１上に形成された絶縁膜２２の積層膜からなる。絶縁膜２１は、酸化シリコン膜からなり、絶縁膜２２は、窒化シリコン膜からなる。絶縁膜２１と絶縁膜２２の積層膜は、第２容量電極ＣＥ２Ｂの上面および側面を覆うように形成されており、素子分離領域ＩＲに延在している。第３容量電極ＣＥ３Ｂと第２容量絶縁膜ＣＺ２Ｂは、平面視において、等しい形状を有している。第３容量電極ＣＥ３Ｂおよび第２容量絶縁膜ＣＺ２Ｂの側壁には、サイドウォールスペーサＳＷが形成されている。
【０１９７】
つまり、第２容量電極ＣＥ２Ｂと第３容量電極ＣＥ３Ｂが重なった領域に、第２容量電極ＣＥ２Ｂ、第２容量絶縁膜ＣＺ２Ｂ、および、第３容量電極ＣＥ３Ｂからなる第２容量Ｃ２が形成されている。平面視において、第３容量電極ＣＥ３Ｂも、活性領域ＡＲ４１を完全に覆っているので、活性領域ＡＲ４１に、第１容量Ｃ１と第２容量Ｃ２とが積層された積層型容量素子ＣＳを形成している。
【０１９８】
ｎ＋型半導体領域１２ｅ上、第３容量電極ＣＥ３ＢおよびサイドウォールスペーサＳＷから露出した第２容量電極ＣＥ２Ｂの上面、および第３容量電極ＣＥ３Ｂの上面には、金属シリサイド層１３が形成されている。
【０１９９】
また、実施の形態１の図３（ａ）および（ｂ）に関する説明も、第１容量電極ＣＥ１Ａを第１容量電極ＣＥ１Ｂに、第１容量絶縁膜ＣＺ１Ａを第１容量絶縁膜ＣＺ１Ｂに、第２容量電極ＣＥ２Ａを第２容量電極ＣＥ２Ｂに、第２容量絶縁膜ＣＺ２Ａを第２容量絶縁膜ＣＺ２Ｂに、そして、第３容量電極ＣＥ３Ａを第３容量電極ＣＥ３Ｂに置き換えて読むことができる。
【０２００】
＜半導体装置の製造工程＞
図２２および図２３は、実施の形態２の半導体装置の製造工程の一部を示すプロセスフロー図である。図２４〜図２８は、実施の形態２の半導体装置の製造工程中の要部断面図である。図２４〜図２８の断面図には、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣ１が、周辺回路領域１ＢにＭＩＳＦＥＴＱＨが、周辺回路領域１ＣにＭＩＳＦＥＴＱＬが、周辺回路領域１Ｄに積層型容量素子ＣＳが、それぞれ形成される様子が示されている。
【０２０１】
本実施の形態２では、実施の形態１と同様に、図４のステップＳ１からステップＳ４と同様の工程（図２２のステップＳ３１からステップＳ３４）を行う。その結果、周辺回路領域１Ｂには、活性領域ＡＲ２にｎ型ウェルＮＷ１、周辺回路領域１Ｄには、活性領域ＡＲ４１およびＡＲ４２並びに素子分離膜２の下部にｎ型ウェルＮＷ２が形成される。さらに、メモリセル領域１Ａには、ｐ型ウェルＰＷ１が形成される。なお、実施の形態１と同様に、ｎ型ウェルＮＷ２は、積層型容量素子ＣＳの第１容量電極ＣＥ１Ｂとなる。
【０２０２】
次に、図２４に示すように、半導体基板１の主面１ａ全面に、絶縁膜３および３０並びに導体膜４を形成する（図２２のステップＳ３５）。図２４は、実施の形態１の図７に対応している。
【０２０３】
ステップＳ３５では、まず、図２４に示すように、実施の形態１と同様に、メモリセル領域１Ａで、半導体基板１の主面１ａに、絶縁膜３を形成する。絶縁膜３のうち、メモリセル領域１Ａに形成される部分を絶縁膜３ａと称す。本実施の形態２では、周辺回路領域１Ｂ、１Ｃおよび１Ｄに、絶縁膜３０を形成する。絶縁膜３０のうち、周辺回路領域１Ｂに形成される部分を絶縁膜３０ｂ、周辺回路領域１Ｃに形成される部分を絶縁膜３０ｃ、周辺回路領域１Ｄに形成される部分を絶縁膜３０ｄ、と称す。絶縁膜３０ｄの膜厚は、図２１に示すＭＩＳＦＥＴＱＨのゲート絶縁膜ＧＩＨの膜厚と等しくまたはそれ以上とする。絶縁膜３０は、酸化シリコン膜からなり、熱酸化法で形成される。絶縁膜３０として、窒化シリコン膜または酸窒化シリコン膜を用いても良く、ＡＬＤ法またはＣＶＤ法などの製法を用いても良い。
【０２０４】
次に、実施の形態１と同様に、メモリセル領域１Ａの絶縁膜３ａ上、周辺回路領域１Ｂ，１Ｃおよび１Ｄの絶縁膜３０ｂ、３０ｃおよび３０ｄ上に、導体膜４を形成する。実施の形態１と同様に、導体膜４のうち、メモリセル領域１Ａに形成される部分を導体膜４ａと称し、周辺回路領域１Ｂに形成される部分を導体膜４ｂと称し、周辺回路領域１Ｃに形成される部分を導体膜４ｃと称し、周辺回路領域１Ｄに形成される部分を導体膜４ｄと称する。
【０２０５】
次に、図２４に示すように、実施の形態１と同様に、半導体基板１の主面１ａ全面に、すなわち導体膜４上に、絶縁膜５および絶縁膜６を形成する（図２２のステップＳ３６）。
【０２０６】
次に、図２５に示すように、実施の形態１と同様に、絶縁膜６、絶縁膜５および導体膜４をパターニングする（図２２のステップＳ３７）。図２５は、実施の形態１の図８に対応している。
【０２０７】
まず、絶縁膜６上にレジスト膜ＰＲ１１を形成する。レジスト膜ＰＲ１１は、メモリセル領域１Ａおよび周辺回路領域１Ｂおよび１Ｃにおいては、実施の形態１と同様のパターンを有するが、周辺回路領域１Ｄでは、第２容量電極ＣＥ２Ｂを形成する領域を覆い、それ以外の領域を露出するパターンを有する。次に、レジスト膜ＰＲ１１をマスクとして用い、絶縁膜６、絶縁膜５、導体膜４および絶縁膜３ａおよび３０ｄを、例えばドライエッチングなどによりエッチングしてパターニングする。これにより、実施の形態１と同様に、メモリセル領域１Ａで、キャップ絶縁膜ＣＰ２、キャップ絶縁膜ＣＰ１、制御ゲート電極およびゲート絶縁膜ＧＩｔが形成される。そして、周辺回路領域１Ｄでは、導体膜４ｄからなる第２容量電極ＣＥ２Ｂおよび絶縁膜３０ｄからなる第１容量絶縁膜ＣＺ１Ｂが形成される。
【０２０８】
次に、図２６に示すように、周辺回路領域１Ｂ、１Ｃおよび１Ｄで、絶縁膜６を除去する（図２２のステップＳ３８）。図２６は、実施の形態１の図９に対応している。絶縁膜６の除去方法は、実施の形態１と同様であり、レジスト膜ＰＲ１２は、実施の形態１のレジスト膜ＰＲ２に対応する。本実施の形態２のレジスト膜ＰＲ１２は、メモリセル領域１Ａ、周辺回路領域１Ｂおよび１Ｃでは、レジスト膜ＰＲ２と同様であるが、周辺回路領域１Ｄを露出するパターンを有している。したがって、レジスト膜ＰＲ１２をエッチングマスクとしてドライエッチングを実施すると、周辺回路領域１Ｄにおいて、第２容量電極ＣＥ２Ｂ上の絶縁膜６および絶縁膜５も除去される。
【０２０９】
次に、レジスト膜ＰＲ１２を除去した後、図２７に示すように、絶縁膜８および導体膜９を形成（図２２のステップＳ３９）した後、導体膜９にエッチバックを施す（図２２のステップＳ４０）。図２７は、実施の形態１の図１０および図１１に対応している。
【０２１０】
まず、実施の形態１のステップＳ９で説明したように、半導体基板１の主面１ａ上に絶縁膜８および導体膜９を形成する。つぎに、導体膜９に異方性ドライエッチングを施す。実施の形態１では、周辺回路領域１Ｄにレジスト膜ＰＲ３を設けたが、本実施の形態２では、レジスト膜は形成しない。異方性ドライエッチングにより、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両側の側壁上、すなわち側面上に、絶縁膜８を介して導体膜９をサイドウォールスペーサ状に残し、周辺回路領域１Ｂ、１Ｃおよび１Ｄの導体膜９を除去する。
【０２１１】
次に、図２８に示すように、スペーサＳＰ１および絶縁膜８を除去する（図２２のステップＳ４１）。図２８は、実施の形態１の図１２に対応している。メモリセル領域１ＡのスペーサＳＰ１を除去したのち、メモリゲート電極ＭＧで覆われていない部分の絶縁膜８を、例えばウェットエッチングなどのエッチングによって除去する。この時、周辺回路領域１Ｂ，１Ｃおよび１Ｄの絶縁膜８も除去される。
【０２１２】
その後、図２３のステップＳ４２からステップＳ５２（図５のステップＳ１２からステップＳ２２に対応）を、実施の形態１と同様にして実施することで、図２１に示す本実施の形態２の半導体装置が完成する。
【０２１３】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２による半導体装置の製造方法では、メモリセルの制御ゲート電極、電荷蓄積部を含む積層膜、メモリゲート電極を加工後に、周辺回路領域のＭＩＳＦＥＴを形成するためのウェル領域を形成する半導体装置の製造方法を利用して、容量素子を形成することができる。
【０２１４】
つまり、メモリセルの保護膜である絶縁膜２２を、第２容量絶縁膜ＣＺ２Ｂとして第２容量Ｃ２を形成している。また、第２容量Ｃ２は、第２容量電極ＣＥ２Ｂ、第２容量絶縁膜ＣＺ２Ｂおよび第３容量電極ＣＥ３Ｂで構成されているが、第２容量電極ＣＥ２Ｂは、メモリセルＭＣ１の制御ゲート電極ＣＧを構成する導体膜４ａと同層の導体膜４ｄで構成され、第３容量電極ＣＥ３Ｂは、ＭＩＳＦＥＴＱＬのゲート電極ＧＥＬを構成する導体膜２４ｃと同層の導体膜２４ｄで構成されている。
【０２１５】
また、酸化シリコン膜からなる絶縁膜２１と窒化シリコン膜からなる絶縁膜２２の積層膜を、第２容量絶縁膜ＣＺ２Ｂとして第２容量Ｃ２を形成した。単層では、電荷リークが発生しやすい窒化シリコン膜からなる絶縁膜２２と、緻密な膜質を有する酸化シリコン膜からなる絶縁膜２１の積層構造としたことで、第２容量絶縁膜ＣＺ２Ｂの電荷リークを低減できる。
【０２１６】
また、第１容量Ｃ１と第２容量Ｃ２で、第２容量電極ＣＥ２Ｂを共通とすることで、第１容量Ｃ１と第２容量Ｃ２とが積層された積層型容量素子ＣＳを形成している。
【０２１７】
実施の形態１では、図１１に示すように、ステップＳ１０において、周辺回路領域１Ｄの第２容量電極ＣＥ２Ａのパターニング用のレジスト膜ＰＲ３を形成するためのフォトマスク（レティクル）が必要となる。本実施の形態２では、図２５に示すように、制御ゲート電極ＣＧ形成用のフォトマスクを用いてレジスト膜ＰＲ１１のパターンを形成するため、半導体装置の製造工程におけるマスク枚数を低減でき、製造コストを低減できる。
【０２１８】
（実施の形態３）
本実施の形態３は、積層型容量素子ＣＳの第１容量電極ＣＥ１Ｃをｎ型の第２ウェルＮＷ２、第１容量絶縁膜ＣＺ１Ｃを絶縁膜３０ｄ、第２容量電極ＣＥ２Ｃを導体膜４ｄ、第２容量絶縁膜ＣＺ２Ｃを絶縁膜８、第３容量電極ＣＥ３Ｃを導体膜９で構成した半導体装置の製造方法である。
【０２１９】
＜半導体装置の構造＞
初めに、本実施の形態３の半導体装置の構造を、図面を参照して説明する。図２９は、本実施の形態３の半導体装置の要部断面図である。
【０２２０】
本実施の形態３でも、実施の形態１または２と同様に、半導体装置は、半導体基板１の主面１ａの一部の領域として、メモリセル領域１Ａ、ならびに、周辺回路領域１Ｂ、１Ｃおよび１Ｄを有している。メモリセル領域１ＡにはメモリセルＭＣ１が形成されており、周辺回路領域１ＢにはＭＩＳＦＥＴＱＨが形成されており、周辺回路領域１ＣにはＭＩＳＦＥＴＱＬが形成されており、周辺回路領域１Ｄには積層型容量素子ＣＳが形成されている。
【０２２１】
図２９に示した半導体装置の要部断面図において、メモリセル領域１ＡのメモリセルＭＣ１、周辺回路領域１Ｂおよび１ＣのＭＩＳＦＥＴＱＨおよびＭＩＳＦＥＴＱＬの構造は、実施の形態１または２と同様であるので、その説明は、実施の形態１をもって代える。
【０２２２】
よって、周辺回路領域１Ｄに形成された積層型容量素子ＣＳの構成を具体的に説明する。積層型容量素子ＣＳについても、実施の形態１または２と共通する部分には、同様の符号を付しており、その説明も実施の形態１または２をもって代えることができる。
【０２２３】
周辺回路領域１Ｄにおいて、半導体装置は、活性領域ＡＲ４１、ＡＲ４２と素子分離領域ＩＲを有している。活性領域ＡＲ４１、ＡＲ４２および素子分離領域ＩＲの下部には、連続的にｎ型ウェルＮＷ２が形成されている。活性領域ＡＲ４２は、ｎ型ウェルＮＷ２に所望の電位を供給するための領域であり、活性領域ＡＲ４２にはｎ＋型半導体領域１２ｅおよびｎ−型半導体領域１１ｅが設けられている。ｎ型ウェルＮＷ２は、第１容量電極ＣＥ１Ｃを構成している。第１容量電極ＣＥ１Ｃを構成するｎ型ウェルＮＷ２は、ｐ型ＭＩＳＦＥＴＱＨが形成されたｎ型ウェルＮＷ１と同一の工程で形成されている。
【０２２４】
活性領域ＡＲ４１上には、第１容量絶縁膜ＣＺ１Ｃを介して第２容量電極ＣＥ２Ｃが形成されている。第２容量電極ＣＥ２Ｃは、平面視において、活性領域ＡＲ４１を完全に覆うとともに活性領域ＡＲ４１に隣接する素子分離領域ＩＲにまで延在している。第１容量絶縁膜ＣＺ１Ｃは、酸化シリコン膜３０ｄで形成されている。第２容量電極ＣＥ２Ｃは、導体膜４ｄからなり、制御ゲート電極ＣＧと同一層の導体膜４で形成されている。また、第２容量電極ＣＥ２Ｃと第１容量絶縁膜ＣＺ１Ｃは、平面視において、等しい形状を有している。
【０２２５】
つまり、活性領域ＡＲ４１に、第１容量電極ＣＥ１Ｃ、第１容量絶縁膜ＣＺ１Ｃ、および、第２容量電極ＣＥ２Ｃからなる第１容量Ｃ１が形成されている。
【０２２６】
第２容量電極ＣＥ２Ｃの上面および側面を覆うように、第２容量絶縁膜ＣＺ２Ｃを介して第３容量電極ＣＥ３Ｃが形成されている。第３容量電極ＣＥ３Ｃは、平面視において、第２容量電極ＣＥ２Ｃと重なる部分と、第２容量電極ＣＥ２Ｃからはみ出して素子分離領域ＩＲに延在する部分とを有している。第３容量電極ＣＥ３Ｃは、導体膜９からなる。導体膜９として、メモリゲート電極ＭＧに含まれる導体膜９と同層に形成された導体膜を用いることができる。また、第２容量絶縁膜ＣＺ２Ｃは、絶縁膜８とからなる。絶縁膜８は、酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの積層膜からなる。絶縁膜８は、第２容量電極ＣＥ２Ｃの上面および側面を覆うように形成されており、素子分離領域ＩＲに延在している。第３容量電極ＣＥ３Ｃと第２容量絶縁膜ＣＺ２Ｃは、平面視において、等しい形状を有している。第３容量電極ＣＥ３Ｃおよび第２容量絶縁膜ＣＺ２Ｃの側壁には、サイドウォールスペーサＳＷが形成されている。
【０２２７】
つまり、第２容量電極ＣＥ２Ｃと第３容量電極ＣＥ３Ｃが重なった領域に、第２容量電極ＣＥ２Ｃ、第２容量絶縁膜ＣＺ２Ｃ、および、第３容量電極ＣＥ３Ｃからなる第２容量Ｃ２が形成されている。平面視において、第３容量電極ＣＥ３Ｃも、活性領域ＡＲ４１を完全に覆っているので、活性領域ＡＲ４１に、第１容量Ｃ１と第２容量Ｃ２とが積層された積層型容量素子ＣＳを形成している。
【０２２８】
ｎ＋型半導体領域１２ｅ上、第３容量電極ＣＥ３ＣおよびサイドウォールスペーサＳＷから露出した第２容量電極ＣＥ２Ｃの上面、および第３容量電極ＣＥ３Ｃの上面には、金属シリサイド層１３が形成されている。
【０２２９】
また、実施の形態１の図３（ａ）および（ｂ）に関する説明も、第１容量電極ＣＥ１Ａを第１容量電極ＣＥ１Ｃに、第１容量絶縁膜ＣＺ１Ａを第１容量絶縁膜ＣＺ１Ｃに、第２容量電極ＣＥ２Ａを第２容量電極ＣＥ２Ｃに、第２容量絶縁膜ＣＺ２Ａを第２容量絶縁膜ＣＺ２Ｃに、そして、第３容量電極ＣＥ３Ａを第３容量電極ＣＥ３Ｃに置き換えて読むことができる。
【０２３０】
図３０および図３１は、実施の形態３の半導体装置の製造工程の一部を示すプロセスフロー図である。図３２〜図３５は、実施の形態３の半導体装置の製造工程中の要部断面図である。図３２〜図３５の断面図には、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣ１が、周辺回路領域１ＢにＭＩＳＦＥＴＱＨが、周辺回路領域１ＣにＭＩＳＦＥＴＱＬが、周辺回路領域１Ｄに積層型容量素子ＣＳが、それぞれ形成される様子が示されている。
【０２３１】
本実施の形態３では、実施の形態２と同様に、図２２のステップＳ３１からステップＳ３８と同様の工程（図３０のステップＳ６１からステップＳ６８）を行う。実施の形態２のステップＳ３８を実施した後にレジスト膜ＰＲ１２を除去した状態、つまり本実施の形態３のステップＳ６８が完了した状態を図３２に示す。
【０２３２】
図３２に示すように、メモリセル領域１Ａには、半導体基板１の主面１ａ上に、ゲート絶縁膜ＧＩｔ、制御ゲート電極ＣＧ、および、キャップ絶縁膜ＣＰ１およびＣＰ２が形成されている。周辺回路領域１Ｄには、半導体基板１には、ｎ型ウェルＮＷ２からなる第１容量電極ＣＥ１Ｃが、半導体基板１の主面１ａ上には、絶縁膜３０ｄからなる第１容量絶縁膜ＣＺ１Ｃが、そして、第１容量絶縁膜ＣＺ１Ｃ上には、第２容量電極ＣＥ２Ｃが形成されている。
【０２３３】
次に、図３３に示すように、絶縁膜８および導体膜９を形成する（図３０のステップＳ６９）。図３３は、実施の形態１の図１０に対応している。図３３に示すように、周辺回路領域１Ｄにおいて、第２容量電極ＣＥ２Ｃの上面、側面に沿って絶縁膜８および導体膜９が形成される。絶縁膜８は、実施の形態１で説明したように、酸化シリコン膜８ａ、窒化シリコン膜８ｂおよび酸化シリコン膜８ｃの積層膜である。
【０２３４】
次に、図３４に示すように、異方性ドライエッチング技術により導体膜９をエッチバックして、メモリゲート電極ＭＧおよび第３容量電極ＣＥ３Ｃを形成する（図３０のステップＳ７０）。図３４は、実施の形態１の図１１に対応している。図３４に示すように、周辺回路領域１Ｄにおいて、第３容量電極ＣＥ３Ｃを形成する部分を覆い、その他の領域は露出するパターンを有するレジスト膜ＰＲ２１を形成する。レジスト膜ＰＲ２１は、メモリセル領域１Ａ、ならびに、周辺回路領域１Ｂおよび１Ｃを露出するパターンを有している。このレジスト膜ＰＲ２１をマスクとして用い、導体膜９に異方性ドライエッチングを施すことで、メモリセル領域１Ａにメモリゲート電極ＭＧを形成し、周辺回路領域１Ｄに第３容量電極ＣＥ３Ｃを形成する。
【０２３５】
次に、図３５に示すように、絶縁膜８を除去する（図３０のステップＳ７１）。図３５は、実施の形態１の図１２に対応している。
【０２３６】
ステップＳ７１では、実施の形態１と同様に、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとｐ型ウェルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に絶縁膜８からなるゲート絶縁膜ＧＩｍが形成される。周辺回路領域１Ｄにおいて、第３容量電極ＣＥ３Ｃから露出した絶縁膜８がエッチングにより除去され、活性領域ＡＲ４２および第２容量電極ＣＥ２Ｃの上面の一部が露出する。第３容量電極ＣＥ３Ｃの下には、第２容量絶縁膜ＣＺ２Ｃが形成される。
【０２３７】
この後、図３１のステップＳ７２〜ステップＳ８２を、実施の形態１と同様にして実施することで、図２９に示す本実施の形態３の半導体装置が完成する。
【０２３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２３９】
２２  絶縁膜
ＣＧ  制御ゲート電極
ＣＳ  積層型容量素子
ＧＩｍ  ゲート絶縁膜
ＭＣ１  メモリセル
ＭＧ  メモリゲート電極
ＰＷ２  ｐ型ウェル
ＱＬ  ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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