(57)【要約】      （修正有）【課題】ＰＯＰ構造体において、上基板と下基板とを電気的に接続するめっき銅コラムの接続信頼性を高めるとともに、そのめっき銅コラムの多ピン化を可能にする。【解決手段】何れも半導体素子を実装したパッケージ基板である上基板２と下基板１とを積み重ねて互いにめっき銅コラム３により電気的に接続したＰＯＰ構造体において、下基板１の上面を覆うとともにその下基板１の中央部の電子部品接続用電極パッド１ｄとその下基板１の周辺部の上基板接続用電極パッド１ｅとを露出させる第１ソルダーレジスト層４と、その第１ソルダーレジスト層４の周辺部を覆うとともに上基板接続用電極パッド１ｅを露出させる枠状の第２ソルダーレジスト層５とを備える。めっき銅コラム３が、それら第１ソルダーレジスト層４と第２ソルダーレジスト層５とを貫通して上基板接続用電極パッド１ｅと上基板２の下面の下基板接続用電極パッド２ｅとを電気的に接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
何れも半導体素子を実装したパッケージ基板である上基板と下基板とを積み重ねて互いにめっき銅コラムにより電気的に接続したＰＯＰ構造体において、
前記下基板の上面を覆うとともにその下基板の中央部の電子部品接続用電極パッドとその下基板の周辺部の上基板接続用電極パッドとを露出させる第１ソルダーレジスト層と、
その第１ソルダーレジスト層の周辺部を覆うとともに上基板接続用電極パッドを露出させる枠状の第２ソルダーレジスト層とを備え、
前記めっき銅コラムが、それら第１ソルダーレジスト層と第２ソルダーレジスト層とを貫通して上基板接続用電極パッドと前記上基板の下面の下基板接続用電極パッドとを電気的に接続することを特徴とするＰＯＰ構造体。
【請求項２】
何れも半導体素子を実装したパッケージ基板である上基板と下基板とを積み重ねて互いにめっき銅コラムで電気的に接続したＰＯＰ構造体を製造する方法において、
前記上基板および下基板を準備し、
前記下基板の上面上に、その下基板の上面を覆うとともにその下基板の中央部の電子部品接続用電極パッドとその下基板の周辺部の上基板接続用電極パッドとを露出させる第１ソルダーレジスト層を形成し、
次いでその第１ソルダーレジスト層上に、その第１ソルダーレジスト層の周辺部を覆うとともに上基板接続用電極パッドを露出させる枠状の第２ソルダーレジスト層を形成し、
次いで下基板の周辺部の上基板接続用電極パッドに電気的に接続するとともにそれら第１ソルダーレジスト層と第２ソルダーレジスト層とを貫通して第２ソルダーレジスト層から露出するめっき銅コラムを形成し、
次いでそのめっき銅コラム上または前記上基板の下面の下基板接続用電極パッドに設けた半田バンプのリフローによりそのめっき銅コラムを前記上基板の下面の下基板接続用電極パッドに電気的に接続することを特徴とするＰＯＰ構造体の製造方法。
【請求項３】
請求項２記載のＰＯＰ構造体の製造方法において、前記下基板はＣＰＵチップを実装したパッケージ基板であり、また、前記上基板はメモリチップを実装したパッケージ基板である。
【請求項４】
請求項２または３記載のＰＯＰ構造体の製造方法において、前記めっき銅コラムは電解めっきで形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を実装したパッケージ基板を積み重ねて互いに電気的に接続したＰＯＰ（Ｐａｃｋａｇｅ  Ｏｎ  Ｐａｃｋａｇｅ）構造体およびその製造方法に関する。
【背景技術】
【０００２】
従来のＰＯＰ構造体としては例えば、ＣＰＵを実装したパッケージ基板である下基板の上に、メモリを実装したパッケージ基板である上基板を積み重ねて、それらのパッケージ基板を導体により互いに電気的に接続したものが知られている（特許文献１）。
【０００３】
このようなＰＯＰ構造体を製造する際には、導体としてめっき銅コラム（銅柱）を用いて上基板と下基板とを電気的に接続することとし、ＣＰＵ実装下基板の上に一旦めっきレジストを設け、そのめっきレジストに形成した開口内にめっき銅コラムを形成し、めっきレジストを剥してめっき銅コラムを露出させた後、めっき銅コラムの周囲に絶縁モールドを充填してめっき銅コラムを絶縁することが考えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１１９６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上述の如くして形成しためっき銅コラムによる接続では、熱サイクル試験等の際の熱応力に起因する基板の反りにより接続信頼性が低下するという問題がある。さらに、メモリの超多ビット化によりＰＯＰ構造にも多ピン化の要求があり、めっき銅コラムの形成後にめっきレジストを剥して絶縁モールドを形成したのでは多ピン化の要求を満たす狭ピッチ化に限界がある。
【０００６】
本発明の目的は、ＰＯＰ構造体において、上基板と下基板とを電気的に接続するめっき銅コラムの接続信頼性を高めるとともに、そのめっき銅コラムの多ピン化を可能にすることである。
【課題を解決するための手段】
【０００７】
本発明のＰＯＰ構造体は、何れも半導体素子を実装したパッケージ基板である上基板と下基板とを積み重ねて互いにめっき銅コラムにより電気的に接続したＰＯＰ構造体において、前記下基板の上面を覆うとともにその下基板の中央部の電子部品接続用電極パッドとその下基板の周辺部の上基板接続用電極パッドとを露出させる第１ソルダーレジスト層と、その第１ソルダーレジスト層の周辺部を覆うとともに上基板接続用電極パッドを露出させる枠状の第２ソルダーレジスト層とを備え、前記めっき銅コラムが、それら第１ソルダーレジスト層と第２ソルダーレジスト層とを貫通して上基板接続用電極パッドと前記上基板の下面の下基板接続用電極パッドとを電気的に接続することを特徴としている。
【０００８】
また、本発明のＰＯＰ構造体の製造方法は、何れも半導体素子を実装したパッケージ基板である上基板と下基板とを積み重ねて互いにめっき銅コラムで電気的に接続したＰＯＰ構造体を製造する方法において、前記上基板および下基板を準備し、前記下基板の上面上に、その下基板の上面を覆うとともにその下基板の中央部の電子部品接続用電極パッドとその下基板の周辺部の上基板接続用電極パッドとを露出させる第１ソルダーレジスト層を形成し、次いでその第１ソルダーレジスト層上に、その第１ソルダーレジスト層の周辺部を覆うとともに上基板接続用電極パッドを露出させる枠状の第２ソルダーレジスト層を形成し、次いで下基板の周辺部の上基板接続用電極パッドに電気的に接続するとともにそれら第１ソルダーレジスト層と第２ソルダーレジスト層とを貫通して第２ソルダーレジスト層から露出するめっき銅コラムを形成し、次いでそのめっき銅コラム上または前記上基板の下面の下基板接続用電極パッドに設けた半田バンプのリフローによりそのめっき銅コラムを前記上基板の下面の下基板接続用電極パッドに電気的に接続することを特徴としている。
【０００９】
なお、本発明のＰＯＰ構造体およびその製造方法においては、前記下基板はＣＰＵチップを実装したパッケージ基板としても良く、また、前記上基板はメモリチップを実装したパッケージ基板としても良い。
【００１０】
さらに、本発明のＰＯＰ構造体およびその製造方法においては、前記めっき銅コラムは、無電解めっきで形成しても良く、電解めっきで形成しても良い。さらに、前記上基板接続用電極パッドの、前記第２ソルダーレジスト層から露出する表面と前記めっき銅コラムとの間に、ニッケル層、パラジウム層および金層のうち少なくとも一層からなる接合層を設けても良い。
【図面の簡単な説明】
【００１１】
【図１】本発明のＰＯＰ構造体の一実施形態を示す断面図である。
【図２】（Ａ）〜（Ｆ）は、図１に示されるＰＯＰ構造体を製造するための、本発明のＰＯＰ構造体の製造方法の一実施形態における製造手順を示す断面図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の実施形態が図面に基づいて説明される。図１は、本発明のＰＯＰ構造体の一実施形態を示す断面図である。図中符号１は下基板、２は上基板、３はめっき銅コラム、４は第１ソルダーレジスト層、５は第２ソルダーレジスト層をそれぞれ示す。
【００１３】
図１に示す実施形態のＰＯＰ構造体は、半導体素子としてのＣＰＵチップＣ１を実装した、ＣＰＵチップＣ１の実装用のパッケージ基板である下基板１と、半導体素子としてのメモリチップＣ２を実装した、メモリチップＣ２の実装用のパッケージ基板である上基板２とを積み重ねて互いにめっき銅コラム３により電気的に接続したものである。
【００１４】
下基板１は、積層された樹脂製の例えば２層の絶縁層１ａを有するとともに、積層された絶縁層１ａの上下面および層間に位置する配線層１ｂおよび、各絶縁層１ａを貫通するバイアホール導体１ｃを有し、配線層１ｂは、積層された絶縁層１ａのＣＰＵチップＣ１を実装する側の面である上面で中央部に位置する複数の電子部品接続用電極パッド１ｄとその積層された絶縁層１ａの上面で周辺部に位置する複数の上基板接続用電極パッド１ｅとを有し、また積層された絶縁層１ａの、上面と反対の側の面である下面にマザーボード等の他のプリント配線板への接続用の複数の外部接続用電極パッド１ｆを有して積層型プリント配線板を構成している。下基板１は、単層両面配線型プリント配線板でも良い。
【００１５】
上基板２は、積層された樹脂製の例えば２層の絶縁層２ａを有するとともに、積層された絶縁層２ａの上下面および層間に位置する配線層２ｂおよび、各絶縁層２ａを貫通するバイアホール導体２ｃを有し、配線層２ｂは、積層された絶縁層２ａのメモリチップＣ２を実装する側の面である上面で中央部に位置する複数の電子部品接続用電極パッド２ｄを有し、また積層された絶縁層２ａの、上面と反対の側の面である下面に下基板１への接続用の複数の下基板接続用電極パッド２ｅを有して積層型プリント配線板を構成している。上基板２は、単層両面配線型プリント配線板でも良い。
【００１６】
下基板１の上面上には、その下基板１の上面を覆うとともに下基板１の中央部の電子部品接続用電極パッド１ｄと下基板１の周辺部の上基板接続用電極パッド１ｅとを露出させる第１ソルダーレジスト層４が形成され、その第１ソルダーレジスト層４上には、第１ソルダーレジスト層４の周辺部を覆うとともに上基板接続用電極パッド１ｅを露出させる枠状の第２ソルダーレジスト層５が形成されている。
【００１７】
ＣＰＵチップＣ１は、その枠状の第２ソルダーレジスト層５で囲まれる下基板１の中央部でソルダーレジスト層４上に配置され、ＣＰＵチップＣ１の下面の電極はそこに形成されたはんだバンプからリフローによって形成されたはんだ接続部１ｇにより、電子部品接続用電極パッド１ｄに電気的に接続されている。
【００１８】
上基板２の上面上には、その上基板２の上面を覆うとともに上基板２の中央部の電子部品接続用電極パッド２ｄを露出させるソルダーレジスト層６が形成され、メモリチップＣ２は、そのソルダーレジスト層６上に配置され、メモリチップＣ２の下面の電極はそこに形成されたはんだバンプからリフローによって形成されたはんだ接続部２ｆにより、電子部品接続用電極パッド２ｄに電気的に接続されている。
【００１９】
めっき銅コラム３は、例えば電解めっきあるいは無電解めっきにより形成されて下基板１の第１ソルダーレジスト層４と第２ソルダーレジスト層５とを貫通するとともに、第２ソルダーレジスト層５から突出するパッド部３ａを有しており、上基板２の下面の下基板接続用電極パッド２ｅはそこに形成されたはんだバンプからリフローによって形成されたはんだ接続部２ｇにより、めっき銅コラム３のパッド部３ａに電気的に接続され、これによりめっき銅コラム３を介して上基板接続用電極パッド１ｅに電気的に接続されている。
【００２０】
この実施形態のＰＯＰ構造体によれば、第１ソルダーレジスト層４と第２ソルダーレジスト層５とを利用しためっき銅コラム３で下基板１と上基板２との電気的接続を行うので、狭ピッチ接続が可能になる。また、枠状の第２ソルダーレジスト層５が下基板１全体の剛性を高くして、熱サイクル試験等の際の熱応力に起因する下基板１の反りを抑制するので、接続信頼性を向上させることができる。さらに、第１ソルダーレジスト層４と第２ソルダーレジスト層５とを利用してめっき銅コラム３を形成するので、めっき銅コラム３の形成後にめっきレジストを剥す工程を不要にできる。
【００２１】
なお、下基板１と上基板２との間の隙間に、はんだ接続部１ｇ，２ｇを囲むとともにＣＰＵチップＣ１と第１ソルダーレジスト層４および第２ソルダーレジスト層５との隙間を埋めるように図示しない絶縁モールドを充填して、この絶縁モールドを硬化させることにより複数のはんだ接続部１ｇ，２ｇをそれぞれ互いに電気的に絶縁するとともにＣＰＵチップＣ１を下基板１と上基板２とに固定しても良い。
【００２２】
また、上基板２の上面とメモリチップＣ２との間の隙間とメモリチップＣ２の周囲とに図示しない絶縁モールドを充填して、この絶縁モールドを硬化させることにより複数のはんだ接続部２ｆを互いに電気的に絶縁するとともにメモリチップＣ２を上基板２上に固定しても良い。さらに、下基板１の下面に、外部接続用電極パッド１ｆを露出させる図示しないソルダーレジスト層を設けて、外部接続用電極パッド１ｆに図示しないはんだバンプを形成しても良い。
【００２３】
図２（Ａ）〜図２（Ｆ）は、図１に示されるＰＯＰ構造体を製造するための、本発明のＰＯＰ構造体の製造方法の一実施形態における製造手順を示す断面図である。この実施形態では、先ず、図２（Ａ）に示されるように、例えば積層型プリント基板から構成される、ＣＰＵチップＣ１の実装用のパッケージ基板である下基板１が準備される。この下基板１は、樹脂からなる絶縁層１ａと、例えばアディティブ法、セミアディティブ法、サブトラクティブ法等によって形成された例えば銅からなる配線層１ｂとを交互に複数層積層されて有し、また各絶縁層１ａに貫通形成された例えば銅からなるバイアホール導体１ｃを有している。なお、バイアホール導体１ｃに代えてあるいは加えて、積層された絶縁層１ａに貫通形成された例えば銅からなるスルーホール導体を有していても良い。
【００２４】
下基板１の積層された絶縁層１ａの、ＣＰＵチップＣ１の実装側の面である上面に位置する配線層１ｂは、その上面の中央部に位置する複数の電子部品接続用電極パッド１ｄと、その上面の周辺部に位置する複数の上基板接続用電極パッド１ｅとを含み、さらに、積層された絶縁層１ａの、上面と反対の側の面である下面に位置するマザーボード等の他のプリント配線板への接続用の複数の外部接続用電極パッド１ｆを有している。
【００２５】
また、例えば積層型プリント基板から構成される、メモリチップＣ２の実装用のパッケージ基板である上基板２も準備される。上基板２は、積層された絶縁層２ａの、メモチップＣ２の実装側の面である上面に位置する配線層２ｂが、その上面の周辺部に上基板接続用電極パッドを含まない点を除いて、下基板１と同様の構成を備えるので、下基板１と同様の工程で製造することができる。
【００２６】
次いで図２（Ｂ）に示されるように、下基板１の上面上全体に第１ソレダーレジスト層４が塗布等により形成され、その第１ソレダーレジスト層４に例えばマスクを用いた露光および現像処理によって、電子部品接続用電極パッド１ｄを露出させる開口部４ａと上基板接続用電極パッド１ｅを露出させる開口部４ｂとが形成される。なお、開口部４ａ，４ｂは、レーザーで形成されても良い。
【００２７】
次いで図２（Ｃ）に示されるように、第１ソレダーレジスト層４の上面上全体に第２ソレダーレジスト層５が塗布等により形成され、その第２ソレダーレジスト層５に例えばマスクを用いた露光および現像処理によって、下基板１の上面上のＣＰＵチップＣ１の搭載領域である中央部を開口させるとともに電子部品接続用電極パッド１ｄを露出させる開口部５ａと、第１ソレダーレジスト層４の開口部４ｂ内に位置して上基板接続用電極パッド１ｅを露出させる開口部５ｂとが形成される。
【００２８】
次いで図２（Ｄ）に示されるように、第２ソレダーレジスト層５の開口部５ａに設けられためっきマスクＭによって第１ソレダーレジスト層４の電子部品接続用電極パッド１ｄを露出させる開口部４ａが液密に覆われた状態で、先ず上基板接続用電極パッド１ｅ上に例えばニッケル層とパラジウム層と金めっき層とが積層されて接合層が形成され、次いで電解めっきまたは無電解めっき（化学めっき）により、第２ソレダーレジスト層５の開口部５ｂ内にめっき銅コラム３が形成され、このめっき銅コラム３には、第２ソレダーレジスト層５の表面から突出した、例えば開口部５ａよりも大径のパッド部３ａが形成される。なお、上記接合層は、めっきマスクＭが設けられる前に上基板接続用電極パッド１ｅと併せて電子部品接続用電極パッド１ｄ上にも形成されても良い。
【００２９】
次いで図２（Ｅ）に示されるように、めっきマスクＭが除去された下基板１の第２ソレダーレジスト層５の中央部の開口部５ａ内の第１ソレダーレジスト層４上にＣＰＵチップＣ１が搭載され、ＣＰＵチップＣ１の下面の電極パッドまたは下基板１の電子部品接続用電極パッド１ｄに設けられたはんだバンプのリフローによって、ＣＰＵチップＣ１の下面の電極パッドと下基板１の電子部品接続用電極パッド１ｄとを電気的に接続するはんだ接続部１ｇが形成され、これにより下基板１上にＣＰＵチップＣ１が実装される。
【００３０】
一方、図１に示されるように、上基板２の上面上全体にもソレダーレジスト層６が塗布等により形成され、そのソレダーレジスト層６に例えばマスクを用いた露光および現像処理によって、上基板２の上のメモリチップＣ２の搭載領域である中央部の電子部品接続用電極パッド２ｄを露出させる開口部６ａが形成される。なお、開口部６ａは、レーザーで形成されても良い。
【００３１】
次いで、上基板２のソレダーレジスト層６の中央部のソレダーレジスト層６上にメモリチップＣ２が搭載され、メモリチップＣ２の下面の電極パッドまたは上基板２の電子部品接続用電極パッド２ｄに設けられたはんだバンプのリフローによって、メモリチップＣ２の下面の電極パッドと上基板２の電子部品接続用電極パッド２ｄとを電気的に接続するはんだ接続部２ｆが形成され、これにより上基板２上にメモリチップＣ２が実装される。
【００３２】
次いで図２（Ｅ）に示されるように、ＣＰＵチップＣ１が実装された下基板１上に、メモリチップＣ２が実装された上基板２が搭載され、上基板２の下面の下基板接続用電極パッド２ｅに形成されたはんだバンプ２ｈからリフローによって、図１に示されるようにはんだ接続部２ｇが形成される。このはんだ接続部２ｇにより、上基板２の下面の下基板接続用電極パッド２ｅが、めっき銅コラム３のパッド部３ａに電気的に接続され、ひいてはめっき銅コラム３を介して上基板接続用電極パッド１ｅに電気的に接続されて、図１に示す実施形態のＰＯＰ構造体が製造される。
【符号の説明】
【００３３】
１  下基板
１ａ  樹脂層
１ｂ  配線層
１ｃ  バイアホール導体
１ｄ  電子部品接続用電極パッド
１ｅ  上基板接続用電極パッド
１ｆ  外部接続用電極パッド
１ｇ  はんだ接続部
１ｈ  はんだバンプ
２  上基板
２ａ  樹脂層
２ｂ  配線層
２ｃ  バイアホール導体
２ｄ  電子部品接続用電極パッド
２ｅ  下基板接続用電極パッド
２ｆ，２ｇ  はんだ接続部
２ｈ  はんだバンプ
３  めっき銅コラム
３ａ  パッド部
４  第１ソルダーレジスト層
４ａ，４ｂ  開口部
５  第２ソルダーレジスト層
５ａ，５ｂ  開口部
６  ソルダーレジスト層
６ａ  開口部
Ｍ  めっきマスク
【図１】
2016039251.tif 000003
【図２】
2016039251.tif 000004