(57)【要約】【課題】サポート絶縁膜にクラックが入っても上部電極と下部電極との間にショートが発生することがないようにすること、及び応力に対する耐性が高いキャパシタ構造にすること。【解決手段】下部電極とサポート絶縁膜の上に、容量絶縁膜と上部電極とを順次形成した後に、保護絶縁膜を上部電極上に形成する。その後、保護絶縁膜の一部をエッチング除去し、上部電極表面の一部を再度露出する。そして、上部電極を完全に覆うように、プレート電極を積層する。【選択図】図１５
2016035955.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に層間絶縁膜とサポート絶縁膜とを順次形成する工程と、
前記サポート絶縁膜及び前記層間絶縁膜に孔を形成し、前記コンタクトプラグ表面の一部を露出する工程と、
前記孔の内壁と前記コンタクトプラグ表面の一部に下部電極を形成する工程と、
前記サポート絶縁膜を選択的に除去して開口し、前記層間絶縁膜を等方的にエッチング除去する工程と、
前記下部電極と前記サポート絶縁膜の上に、容量絶縁膜と上部電極とを順次形成する工程と、
前記上部電極上に保護絶縁膜を形成する工程と、
前記保護絶縁膜の一部をエッチング除去し、前記上部電極表面の一部を再度露出する工程と、
前記上部電極を完全に覆うように、プレート電極を積層する工程と、を備える半導体装置の製造方法。
【請求項２】
前記上部電極上に保護絶縁膜を形成する工程は、ALD (Atomic Layer Deposition)法を用いて前記保護絶縁膜を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護絶縁膜は、シリコン窒化膜およびシリコン酸化膜のいずれかから選択される、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記上部電極表面の一部を再度露出する工程は、プラズマを利用したドライエッチング法で行われる、請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に形成された複数のコンタクトプラグと、
前記複数のコンタクトプラグ上に形成された複数の下部電極と、
前記複数の下部電極同士を接続するサポート絶縁膜と、
前記複数の下部電極と前記サポート絶縁膜との上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、を備え、
前記上部電極の表面が、前記サポート絶縁膜の上面よりも下の部分では、直に絶縁膜で覆われていることを特徴とする半導体装置。
【請求項６】
前記絶縁膜は、シリコン窒化膜およびシリコン酸化膜のいずれかから選択される、請求項５に記載の半導体装置。
【請求項７】
前記上部電極上に、当該上部電極を完全に覆う形でプレート電極が積層されていることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記プレート電極は、前記上部電極の前記サポート絶縁膜上面上の一部分で電気的に接続されていることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、ＤＲＡＭ（dynamic random access memory）のキャパシタを形成する方法に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展に伴い、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（以下、ＤＲＡＭ）のメモリセルに割り当てられる面積も縮小している。
【０００３】
そこで、ＤＲＡＭのメモリセルでは、キャパシタの下部電極をクラウン型（コップ型）またはピラー型（柱型）などの立体的形状として、外壁面をキャパシタとして利用することにより、十分な静電容量を確保している。
【０００４】
しかし、こういった立体的形状の下部電極は、高さに比べて底面積が極端に小さく、不安定である。そのため、キャパシタの製造工程で、フッ酸（ＨＦ）を主成分として含む薬液を用いて、シリコン酸化膜等の層間絶縁膜を選択的に除去して下部電極の外壁を露出させたときに、下部電極が倒れ、隣接する下部電極と短絡するおそれがある。
【０００５】
このような下部電極の倒壊を防止するために、下部電極間にサポート絶縁膜を配置する技術がある。
【０００６】
このサポート絶縁膜は、湿式エッチングの際に、フッ酸によりダメージを受けないものが好ましいので、フッ酸に対する化学耐性を備えるシリコン窒化膜が多く用いられている。
【０００７】
サポート絶縁膜のシリコン窒化膜をＬＰ−ＣＶＤ法で形成した場合、膜自体が強い引張応力を有するため、サポート絶縁膜には、前記引張応力に起因する亀裂（以下、クラック）が発生する場合があった。
【０００８】
サポート絶縁膜にクラックが発生すると、サポート絶縁膜の強度が低下し、キャパシタの製造工程の湿式エッチングの際に、サポート絶縁膜が壊れ、下部電極を倒壊させる恐れがある。
【０００９】
こういったサポート絶縁膜にクラックが発生するという課題に対して、特開２０１１―４４４８８号公報（特許文献１）では、サポート絶縁膜を異なる膜質（より詳しくは異なる膜応力の性質）の２種類の膜で積層構造とし、サポート絶縁膜の膜応力を緩和し、クラックが発生しないようにする方法を開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−４４４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に開示されたクラック対策は、サポート絶縁膜自身の膜応力で発生するクラックには効果があるが、サポート絶縁膜以外からの膜応力で発生しているクラックの場合には、ほとんど効果が無く、上部電極の膜応力など外部応力が発生しても不良を発生しないキャパシタ形成方法が望まれていた。
【課題を解決するための手段】
【００１２】
本発明によれば、半導体基板上にコンタクトプラグを形成する工程と、コンタクトプラグ上に層間絶縁膜とサポート絶縁膜とを順次形成する工程と、サポート絶縁膜及び層間絶縁膜に孔を形成し、コンタクトプラグ表面の一部を露出する工程と、孔の内壁とコンタクトプラグ表面の一部に下部電極を形成する工程と、サポート絶縁膜を選択的に除去して開口し、層間絶縁膜を等方的にエッチング除去する工程と、下部電極とサポート絶縁膜の上に、容量絶縁膜と上部電極とを順次形成する工程と、上部電極上に保護絶縁膜を形成する工程と、保護絶縁膜の一部をエッチング除去し、上部電極表面の一部を再度露出する工程と、上部電極を完全に覆うように、プレート電極を積層する工程と、を備える半導体装置の製造方法が得られる。
【００１３】
また、本発明によれば、半導体基板上に形成された複数のコンタクトプラグと、複数のコンタクトプラグ上に形成された複数の下部電極と、複数の下部電極同士を接続するサポート絶縁膜と、複数の下部電極とサポート絶縁膜との上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極と、を備え、上部電極の表面が、サポート絶縁膜の上面よりも下の部分では、直に絶縁膜で覆われていることを特徴とする半導体装置が得られる。
【発明の効果】
【００１４】
本発明によれば、サポート絶縁膜にクラックが入っても上部電極と下部電極のショートが発生することが無い。
【図面の簡単な説明】
【００１５】
【図１】容量コンタクトプラグを形成後のDRAMセルを示す上面図である。
【図２】図１のA-A'面における断面を模式的に示した断面図である。
【図３】ストッパ窒化シリコン膜を形成後の状態を示す断面図である。
【図４】シリンダ層間膜とサポート絶縁膜を形成後の状態を示す断面図である。
【図５】シリンダ孔を形成後の状態を示す断面図である。
【図６】下部電極を形成後の状態を示す断面図である。
【図７】電極保護膜を形成後の状態を示す断面図である。
【図８】サポート絶縁膜を開口するためのフォトレジストのパターン形成後の状態を示す断面図である。
【図９】サポート絶縁膜を選択的にエッチング後の状態を示す断面図である。
【図１０】層間絶縁膜を等方的にエッチング除去後の状態を示す断面図である。
【図１１】関連技術において、下部電極とサポート絶縁膜の上に、容量絶縁膜および上部電極とを順次形成し、その後に、B-SiGe膜とプレート電極とを形成後の状態を示す断面図である。
【図１２】関連技術で、容量絶縁膜と上部電極を形成した時に発生する課題を示す図で、（ａ）は断面図、（ｂ）は（ａ）の破線丸部Ｂの拡大図、（ｃ）は上面図である。
【図１３】関連技術で、B-SiGe膜を形成後の状態を示す図で、（ａ）は断面図、（ｂ）は（ａ）の破線丸部Ｂの拡大図である。
【図１４】関連技術で、B-SiGe膜上にプレート電極を形成後の状態を示す断面図である。
【図１５】本発明の一実施例に係る製造方法において、図１２に示されるように、容量絶縁膜と上部電極を形成した後に、保護絶縁膜を形成後の状態を示す図で、（ａ）は断面図、（ｂ）は（ａ）の破線丸部Ｂの拡大図である。
【図１６】本発明の一実施例に係る製造方法において、保護絶縁膜の一部をエッチング除去して、上部電極表面の一部を露出した後の状態を示す図で、（ａ）は断面図、（ｂ）は（ａ）の破線丸部Ｂの拡大図である。
【図１７】本発明の一実施例に係る製造方法において、プレート電極を形成後の状態を示す図で、（ａ）は断面図、（ｂ）は（ａ）の破線丸部Ｂの拡大図である。
【図１８】サポート絶縁膜がキャパシタの上端に配置されない場合における、本発明の一実施例に係る製造方法の工程を示す断面図である。
【発明を実施するための形態】
【００１６】
［関連技術］
本発明について説明する前に、本発明の理解を容易にするために、図面を参照して関連技術について説明する。
【００１７】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。また、ＸＹＺ座標系を設定し、各構成の配置を説明する。この座標系において、Ｚ方向は半導体基板の表面に垂直な方向であり、Ｘ方向は半導体基板の表面と水平な面においてＺ方向と直交する方向であって、Ｙ方向は半導体基板の表面と水平な面においてＸ方向と直交する方向である。
【００１８】
以下では、図１〜図１１を参照して、関連技術として、一般的なDRAM（Dynamic Random Access Memory）のキャパシタ形成工程について説明する。
【００１９】
図１と図２は、容量コンタクトプラグ４を形成後のDRAMセルを示す。図１は上面図であり、図２は図１のA-A'面における断面を模式的に示した断面図である。
【００２０】
まず、シリコン基板から成る半導体基板１に、島状のアクティブ領域２を複数形成する。そして、それぞれのアクティブ領域２間を、STI（Shallow Trench Isolation）酸化膜３で埋設する。STI酸化膜３は、シリコン酸化膜（SiO2）から成る。次に、アクティブ領域２上にトランジスタを形成する。
【００２１】
その後、トランジスタのソース部或いはドレイン部にあたるアクティブ領域２の一部に接続するように容量コンタクトプラグ４を形成する。Ｘ方向に延在するビット線５間に、ビット線５を介して向き合うような形で容量コンタクトプラグ４が形成される。
【００２２】
図２に示されるように、容量コンタクトプラグ４は、アクティブ領域２の直上は高濃度にリンドープされたポリシリコン（或いはアモルファスシリコン）４ａ、その上にW/TiNといった金属膜４ｂが積層される。金属膜４ｂを積層しているのは、コンタクト抵抗を下げるためである。
【００２３】
尚、複数のSTI酸化膜３および複数のアクティブ領域２に跨って、Ｙ方向に連続して延在する埋め込みワード線６が配置されている。ワード線６は、W、TiN等を、たとえばCVD（Chemical Vapor Deposition）法にて堆積し、エッチバックすることより形成される。ワード線６の周囲には、シリコン酸化膜から成るゲート絶縁膜７が形成されている。
【００２４】
ワード線６上には、埋込絶縁膜（キャップ絶縁膜）８が設けられている。埋込絶縁膜（キャップ絶縁膜）８の表面は、半導体基板１のシリコン表面と概略同程度の高さになっている。
【００２５】
STI酸化膜３上で容量コンタクトプラグ４に挟まれた領域および容量コンタクトプラグ４の側壁には、シリコン窒化膜（SiN）９が形成されている。容量コンタクトプラグ４及び容量コンタクトプラグ４に挟まれた領域のシリコン窒化膜９以外のビット線５間のスペース部は、シリコン酸化膜（SiO2）１０で埋設されている。シリコン酸化膜１０はＳＯＤ（Spin on Dielectric）のような流動性膜を用いた成膜方法が利用される。
【００２６】
次に、図３に示されるように、容量コンタクトプラグ４上に、ストッパシリコン窒化膜（SiN）１１を、減圧熱CVD炉で６００℃の条件で膜厚５０nmで形成する。
【００２７】
次に、図４に示されるように、ストッパシリコン窒化膜（SiN）１１上に、シリンダ層間膜としてのシリコン酸化膜（SiO2）１２を形成する。ここでは、シリンダ層間膜を、プラズマCVDで形成するシリコン酸化膜（SiO2）(プラズマシリコン膜（SiO2）)の単層膜１６００nmとしている。しかしながら、シリンダ層間膜は、BPSG（Boron Phosphorus Silicon Glass）などプラズマシリコン膜（SiO2）よりもウェットエッチレートが大きい膜を下層に配置して、積層膜とすることもできる。
【００２８】
次に、シリンダ層間シリコン酸化膜（SiO2）１２上にサポートシリコン窒化膜（SiN）１３を形成する。サポートシリコン窒化膜（SiN）１３は、サポート絶縁膜とも呼ばれる。サポートシリコン窒化膜（SiN）１３は、減圧CVD炉６００℃の条件で２００nm形成する。また、より物理的強度を確保するため、サポートシリコン窒化膜（SiN）１３は複数挿入されることもある。
【００２９】
次に、図５を参照して、リソグラフィー法を用いてパターンを形成し、フォトレジストマスク（或いは非晶質カーボン膜などのハードマスクと組み合わせても良い）を用いて、サポートシリコン窒化膜（SiN）１３、シリンダ層間シリコン酸化膜（SiO2）１２、ストッパシリコン窒化膜（SiN）１１をドライエッチング法で選択的にエッチングし、容量コンタクトプラグ４までのシリンダ孔１４を形成する。
【００３０】
図４で説明したように、BPSGなど更にSiO2ウェットエッチレートが大きい膜を下層に配置して積層膜としていた場合には、この後SiO2ウェットエッチを組み合わせて、より垂直に形状を整えることが可能になる。
【００３１】
次に、図６に示されるように、ALD (Atomic Layer Deposition)法を用いて、下部電極としての窒化チタン（TiN）１５を１０nm形成する。ALD法はカバレッジが良いので、高アスペクト比のシリンダ孔１４の底部までほぼ同じ膜厚で形成することが出来る。
【００３２】
次に、図７に示されるように、ALD法でシリコン酸化膜（SiO2）１６を４０nm形成し、シリンダ孔１４をシリコン酸化膜（SiO2）１６で埋設する。この場合、シリンダ孔１４の底部まで完全に埋設されている必要はない。
【００３３】
次に、図８に示されるように、リソグラフィー法を用いて、サポートシリコン窒化膜（SiN）１３を開口するためのフォトレジスト１７のパターンを形成する。
【００３４】
次に、図９に示されるように、ドライエッチング法を用いて、フォトレジスト１７をマスクに、サポートシリコン窒化膜（SiN）１３上のシリコン酸化膜（SiO2）１６とサポートシリコン窒化膜（SiN）１３とを選択的にエッチングする。続けて、同一チャンバ内で連続してフォトレジスト１７を除去し、シリコン酸化膜１６と下部電極としての窒化チタン（TiN）１５の一部を除去する。尚、図９では、サポートシリコン窒化膜１３がエッチングされていないように見えるが、それはこの断面に開口部が存在しなかっただけで、他の場所で開口している。
【００３５】
次に、図１０に示されるように、シリコン酸化膜（SiO2）１６のウェットエッチを行う。ここでは、エッチング液に４９%濃フッ酸水溶液を用いる。このとき、サポートシリコン窒化膜（SiN）１３上のシリコン酸化膜（SiO2）１６だけでなく、サポートシリコン窒化膜（SiN）１３の開口部よりエッチング液が侵入し、サポートシリコン窒化膜（SiN）１３とストッパシリコン窒化膜（SiN）１１との間のシリンダ層間シリコン酸化膜（SiO2）１２が全てエッチング除去される。
【００３６】
次に、図１１に示されるように、容量絶縁膜１８としての酸化ジルコニウム（ZrO2）を７nm、上部電極１９としての窒化チタン（TiN）を８nm、それぞれ一般的なALD法を用いて形成する。下部電極１５と容量絶縁膜１８と上部電極１９との組み合わせによって、キャパシタ（１５，１８，１９）が構成される。
【００３７】
その後、埋設性の高いB-SiGe（ボロンを含有したSiGe）膜２０を５０nm形成した後、導電性の高いタングステン（W）から成るプレート電極２１を５０nm形成する。
【００３８】
この後は、図示していないが、層間膜としてのシリコン酸化膜（SiO2）を形成し、プレート電極（W）２１と接続するコンタクトプラグを形成し、そのコンタクトプラグに接続する配線層を形成し、端子部以外をパッシベーション膜で覆うことで、DRAMの回路が完成する。
【００３９】
次に、図１２〜図１４を参照して、先述の関連技術でキャパシタを形成した際の課題について説明する。
【００４０】
図１２は関連技術で、容量絶縁膜１８と上部電極１９を形成した時に発生する課題を示している。
【００４１】
図１２（ａ）に示すように、上部電極１９として窒化チタン（TiN）を形成した後、サポートシリコン窒化膜（SiN）１３に、Ｂの破線丸部で示されるような、クラックが発生することがある。これは、ALD法で窒化チタン（TiN）を成膜後の急激な温度変化で膜応力に変化が生じるためと言われている。上部電極１９形成時は、シリンダ層間シリコン酸化膜（SiO2）１２も除去していて構造的に不安定であるため、強い膜応力に耐えることが出来ない。
【００４２】
図１２（ｂ）に図１２（ａ）の破線丸部Ｂの拡大図を示す。この図を見るとわかるように、クラックの一部はサポートシリコン窒化膜（SiN）１３と下部電極（TiN）１５との間の界面で発生する。この部分でクラックが発生すると、下部電極（TiN）１５が露出することになる。クラックが発生すると、その部分に１５〜２０nmの空隙が生じる。
【００４３】
図１２（ｃ）にクラックが発生した時の上面図を示す。図１２（ａ）と図１２（ｂ）で示した破線丸部Ｂは、図１２（ｃ）でも破線丸部Ｂで示した。クラックが発生する条件で上部電極（TiN）１９を形成した場合、図１２（ｃ）に示すように、クラックは複数発生する。Ｃの破線丸部に示したように、複数のクラックによって、周りと分離してしまったキャパシタ群が存在すると、その部分が倒壊したり、脱離してゴミとなったりして不良品になることが多い。
【００４４】
次に、関連技術では、図１３（ａ）に示すような、B-SiGe膜２０で上部電極１９の表面を隈なく覆う。図１３（ｂ）は図１３（ａ）の破線丸部Ｂを拡大した模式図である。図１３（ｂ）に示すように、サポートシリコン窒化膜（SiN）１３と下部電極（TiN）１５との間の空隙にB-SiGe膜２０が侵入し、下部電極（TiN）１５と接触し、ショート不良を引き起こす。
【００４５】
次に関連技術では、図１４に示すように、B-SiGe膜２０上にタングステン（W）から成るプレート電極２１を形成する。
【００４６】
この後は、図示はしないが、プレート電極（W）２１上に層間シリコン酸化膜（SiO2）を形成し、プレート電極（W）２１と接続するビアコンタクトプラグを形成する。このプラグビアコンタクトは、上部配線層と接続され、プレート電位をプレート電極（W）２１に供給する。しかしながら、先述のように下部電極１５―B-SiGe膜２０間でショートが発生しているため、プレート電位が直接、下部電極１５に伝わり、ショート不良となる。
【００４７】
こういったサポート絶縁膜（SiN）１３にクラックが発生するという課題に対して、前述したように、上記特許文献１（特開２０１１−４４４８８号公報）では、サポート絶縁膜（SiN）１３を異なる膜質（より詳しくは異なる膜応力の性質）の２種類の膜で積層構造とし、サポート絶縁膜の応力を緩和し、クラックが発生しないようにする方法を開示している。
【００４８】
しかしながら、このクラック対策は、サポート絶縁膜（SiN）１３自身の膜応力で発生するクラックには効果があるが、上部電極（TiN）１９の膜応力で発生しているクラックの場合にはほとんど効果が無いと考えられる。
【実施例１】
【００４９】
次に、図１５から図１８を用いて、本発明の一実施例に係る半導体装置の製造方法について説明する。なお、図１５は関連技術を説明した図１２の続きとして説明する。よって、図１から図１０及び図１２の説明は、関連技術の説明と同じになるので、ここでは省略する。
【００５０】
図１５（ａ）および（ｂ）に示されるように、５００℃に制御された状態のALD法を用いて、１５nmの保護シリコン窒化膜（SiN）２２を形成する。保護シリコン窒化膜（SiN）２２は、保護絶縁膜と呼ばれる。ALD法で形成した窒化シリコン膜（SiN）(ALD-SiN)の埋設性は極めて高いため、クラック部の空隙も埋設することが出来る。
【００５１】
サポートシリコン窒化膜（SiN）１３の開口部からガスが侵入できるため、サポートシリコン窒化膜（SiN）１３より下の部分にも保護シリコン窒化膜（SiN）２２を形成することが出来る。クラック部の空隙には、サポートシリコン窒化膜（SiN）１３上面側と下面側両方から埋設されることになる。ただし、クラック部空隙の中間にボイド２３が残ることはあるが、そのボイド２３は十分に小さく、あっても問題にならない。
【００５２】
なお、ここでは、保護絶縁膜として、ALD-SiNを用いたが、ALD法で形成したシリコン酸化膜（SiO2）など他の埋設性の高い絶縁膜を用いることも可能である。
【００５３】
次に、図１６（ａ）および（ｂ）に示されるように、サポートシリコン窒化膜（SiN）１３上面側の保護シリコン窒化膜（SiN）２２を除去し、上部電極１９を露出する。ここでは、過剰にオーバーエッチをかけるとクラック部の下部電極１５表面が再度露出してしまうので、被エッチング膜の膜厚の５０％オーバーエッチ（つまりここでは6nm分のオーバーエッチ）を行う。
【００５４】
この状態で、図１７（ａ）および（ｂ）に示されるように、プレート電極２４としてのタングステン(W)を５０nm形成する。このプレート電極２４は、露出した上部電極（TiN）１９上に直に形成され、電気的に接続される。
【００５５】
このように、上部電極１９を完全に覆うようにプレート電極２４を形成することにより、図１２（ｃ）の破線丸部Ｃのような、複数のクラックにより孤立してしまったキャパシタ群にも、プレート電位をプレート電極２４に供給することが可能になる。
【００５６】
また、上述した関連技術の通り、B-SiGe膜２０を形成した後にプレート電極（W）２１を形成しても良いが、サポートシリコン窒化膜（SiN）１３より下のスペースは保護シリコン窒化膜（SiN）２２で埋まっているため、B-SiGe膜２０を入れる意味はほとんどない。B-SiGe膜２０はその埋設性の高さから、これまで応力に弱い下部電極部を補強する意味があった。しかしながら、微細化が進んだ現在では、B-SiGe膜２０は下部電極１５の底部まで侵入することが出来ず、十分に補強できていなかった。
【００５７】
その点、保護シリコン窒化膜２２であるALD-SiNは、B-SiGe膜２０よりも埋設性が高く、下部電極１５の底部までガスが侵入し、膜を形成することが出来る。更に、サポートシリコン窒化膜（SiN）１３の上面側では、高抵抗だったB-SiGe膜２０を介さずに、直接、プレート電極２４と電気的に接続できるので、低抵抗化が望める。
【００５８】
この後は、前述した関連技術と同様に、図示はしないが、プレート電極（W）２４上に層間シリコン酸化膜（SiO2）を形成し、プレート電極（W）２４と接続するビアコンタクトプラグを形成する。このビアコンタクトプラグは上部配線層と接続し、プレート電位をプレート電極（W）２４に供給する。
【００５９】
次に、図１８を参照して、サポート絶縁膜１３がキャパシタ（１５，１８，１９）の上端に配置されない場合について説明する。
【００６０】
これまではサポート絶縁膜１３がキャパシタ（１５，１８，１９）の上端に配置されているケースを考えてきた。しかしながら、サポート絶縁膜１３の位置はキャパシタ（１５，１８，１９）の上端とは限らず、応力に最も強い位置に配置される。ここでは、サポート絶縁膜１３がキャパシタ（１５，１８，１９）上端よりも下側に配置されているケースについて検討する。
【００６１】
まず、図１８（１）で、上部電極（TiN）１９形成時に、サポートシリコン窒化膜（SiN）１３にクラックが発生し、下部電極（TiN）１５が露出する。
【００６２】
次に、図１８（２）で、保護シリコン窒化膜（SiN）２２を形成してクラック部を埋設する。この時、サポートシリコン窒化膜（SiN）１３より上に突き出たキャパシタ表面にも、保護シリコン窒化膜（SiN）２２がコンフォーマルに形成される。
【００６３】
次に、図１８（３）で、保護シリコン窒化膜（SiN）２２をドライエッチング法を用いて、異方的にエッチングする。この時、サポートシリコン窒化膜（SiN）１３の表面よりも上に突き出たキャパシタ側面には、サイドウォール状に保護シリコン窒化膜（SiN）２２が残る。このサイドウォール状に残った保護シリコン窒化膜（SiN）２２が、このクラウンキャパシタ構造を一層応力に強い構造にしてくれる。
【００６４】
次に、図１８（４）で、プレート電極（W）２４を形成する。この時、プレート電極（W）１４は、サポートシリコン窒化膜（SiN）１３上の上部電極１９と、クラウン型キャパシタの頭頂部の上部電極１９とに接触する。
【００６５】
最後の図１８（５）は、プレート電極（W）２４上に層間シリコン酸化膜（SiO2）２５を形成する工程である。
【００６６】
その後は、前述した関連技術と同様に、図示はしないが、プレート電極（W）２４と接続するビアコンタクトプラグを形成する。このビアコンタクトプラグは上部配線層と接続し、プレート電位をプレート電極（W）２４に供給する。
【００６７】
このように、サポート絶縁膜がキャパシタの上端に配置されない場合でも、問題無く本実施例の技術を適用することが可能である。
【００６８】
このように、本実施例による半導体装置の製造方法は、半導体基板（１）上にコンタクトプラグ（４）を形成する工程と、コンタクトプラグ（４）上に層間絶縁膜（１１，１２）とサポート絶縁膜（１３）とを順次形成する工程と、サポート絶縁膜（１３）及び層間絶縁膜（１１，１２）に孔（１４）を形成し、コンタクトプラグ（４）表面の一部を露出する工程と、孔（１４）の内壁とコンタクトプラグ（４）表面の一部に下部電極（１５）を形成する工程と、サポート絶縁膜（１３）を選択的に除去して開口し、層間絶縁膜（１１，１２）を等方的にエッチング除去する工程と、下部電極（１５）とサポート絶縁膜（１３）の上に、容量絶縁膜（１８）と上部電極（１９）とを順次形成する工程と、上部電極（１９）上に保護絶縁膜（２２）を形成する工程と、保護絶縁膜（２２）の一部をエッチング除去し、上部電極（１９）表面の一部を再度露出する工程と、上部電極（１９）を完全に覆うように、プレート電極（２４）を積層する工程と、を備える。
【００６９】
また、本実施例による半導体装置は、半導体基板（１）上に形成された複数のコンタクトプラグ（４）と、複数のコンタクトプラグ（４）上に形成された複数の下部電極（１５）と、複数の下部電極（１５）同士を接続するサポート絶縁膜（１３）と、複数の下部電極（１５）とサポート絶縁膜（１３）との上に形成された容量絶縁膜（１８）と、容量絶縁膜（１８）上に形成された上部電極（１９）と、を備え、上部電極（１９）の表面が、サポート絶縁膜（１３）の上面よりも下の部分では、直に絶縁膜（２２）で覆われていることを特徴とする。
【００７０】
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しえる様々な変更をすることができる。
【符号の説明】
【００７１】
１    半導体基板
２    アクティブ領域
３    STI酸化膜
４    容量コンタクトプラグ
４ａ    ポリシリコン（或いはアモルファスシリコン）
４ｂ    金属膜
５    ビット線
６    ワード線
７    ゲート絶縁膜
８    埋込絶縁膜（キャップ絶縁膜）
９    シリコン窒化膜
１０    シリコン酸化膜
１１    ストッパシリコン窒化膜（SiN）
１２    シリンダ層間膜（SiO2）
１３    サポートシリコン窒化膜（SiN）
１４    シリンダ孔
１５    下部電極（TiN）
１６    シリコン酸化膜（SiO2）
１７    フォトレジスト
１８    容量絶縁膜（ZrO2）
１９    上部電極（TiN）
２０    B-SiGe膜
２１    プレート電極（W）
２２    保護シリコン窒化膜（SiN）
２３    ボイド
２４    プレート電極（W）
２５    層間シリコン酸化膜（SiO2）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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