(57)【要約】【課題】終端抵抗器を構成するチップ部品の脱落を防止する。【解決手段】モジュール基板１０と、モジュール基板１０上に一列に搭載された複数の半導体チップＭ１〜Ｍ５と、モジュール基板１０に形成され半導体チップＭ１〜Ｍ５に共通に接続された配線パターン３０と、モジュール基板１０に搭載され配線パターン３０に接続された終端抵抗器Ｒｔｅｒｍとを備える。終端抵抗器Ｒｔｅｒｍは、半導体チップＭ１と半導体チップＭ２との間に配置されている。本発明によれば、半導体モジュールをハンドリングする際に終端抵抗器を構成するチップ部品に接触する可能性が低減することから、モジュール基板からの脱落を防止することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
モジュール基板と、
前記モジュール基板上に一列に搭載され、少なくとも第１及び第２の半導体チップを含む複数の半導体チップと、
前記モジュール基板に形成され、前記複数の半導体チップに共通に接続された配線パターンと、
前記モジュール基板に搭載され、前記配線パターンに接続された終端抵抗器と、を備え、
前記終端抵抗器は、前記第１の半導体チップと前記第２の半導体チップとの間に配置されていることを特徴とする半導体モジュール。
【請求項２】
前記複数の半導体チップは、前記モジュール基板の長辺に沿って配列されていることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第１の半導体チップは、前記複数の半導体チップの端部に位置することを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
前記第１及び第２の半導体チップは、前記終端抵抗器を挟んで互いに隣接していることを特徴とする請求項３に記載の半導体モジュール。
【請求項５】
前記配線パターンは、前記第１の半導体チップと前記第２の半導体チップを接続する第１の配線部分と、前記第１の配線部分から分岐して設けられ、前記第１の配線部分と前記終端抵抗器を接続する第２の配線部分とを含むことを特徴とする請求項４に記載の半導体モジュール。
【請求項６】
前記第１の配線部分は、前記第１の半導体チップと前記第２の配線部分を接続する第３の配線部分と、前記第２の半導体チップと前記第２の配線部分を接続する第４の配線部分を含み、
前記第３の配線部分は、前記第４の配線部分よりも短いことを特徴とする請求項５に記載の半導体モジュール。
【請求項７】
前記第３の配線部分は、前記モジュール基板の内層に設けられた第５の配線部分と、前記モジュール基板の表層に設けられた第６の配線部分を含み、
前記第４の配線部分は、前記モジュール基板の内層に設けられた第７の配線部分と、前記モジュール基板の表層に設けられた第８の配線部分を含み、
前記第５の配線部分は、前記第７の配線部分よりも短いことを特徴とする請求項６に記載の半導体モジュール。
【請求項８】
前記第２の配線部分は、前記モジュール基板の表層に設けられた第９の配線部分を含み、
前記第９の配線部分は、前記第６及び第８の配線部分よりも長いことを特徴とする請求項７に記載の半導体モジュール。
【請求項９】
前記第９の配線部分は、前記第５の配線部分と前記第７の配線部分の和よりも短いことを特徴とする請求項８に記載の半導体モジュール。
【請求項１０】
前記モジュール基板に搭載されたレジスタチップをさらに備え、
前記モジュール基板の長辺には、前記レジスタチップに接続された複数の外部端子が設けられ、
前記複数の半導体チップには、前記複数の外部端子から入力される信号が前記レジスタチップ及び前記配線パターンを介して共通に供給されることを特徴とする請求項１乃至９のいずれか一項に記載の半導体モジュール。
【請求項１１】
前記複数の半導体チップは、前記モジュール基板の前記長辺に沿った第１の列に配列された第１グループと、前記モジュール基板の前記長辺に沿った第２の列に配列された第２グループに少なくとも分類され、
前記第２グループは、前記第１グループと前記複数の外部端子との間に配置され、
前記第１及び第２の半導体チップは前記第１グループに属することを特徴とする請求項１０に記載の半導体モジュール。
【請求項１２】
前記第１グループに属する複数の半導体チップと、前記第２グループに属する複数の半導体チップは、互いに搭載方向が９０°異なることを特徴とする請求項１１に記載の半導体モジュール。
【請求項１３】
前記複数の半導体チップはメモリデバイスであることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体モジュール。
【請求項１４】
複数の第１の外部端子を有するモジュール基板と、
前記モジュール基板上に搭載され、少なくとも第１及び第２の半導体チップを含む複数の半導体チップと、
前記モジュール基板上に搭載され、前記複数の第１の外部端子に接続されたレジスタチップと、
前記モジュール基板に形成され、前記レジスタチップと前記複数の半導体チップとを共通に接続する配線パターンと、
前記モジュール基板に搭載され、前記配線パターンに接続された終端抵抗器と、を備え、
前記複数の半導体チップには、前記複数の第１の外部端子から入力される信号が前記レジスタチップ及び前記配線パターンを介して共通に供給され、
前記配線パターンは、前記第１の半導体チップと前記第２の半導体チップを接続する第１の配線部分と、前記第１の配線部分から分岐して設けられ、前記第１の配線部分と前記終端抵抗器を接続する第２の配線部分とを含むことを特徴とする半導体モジュール。
【請求項１５】
前記モジュール基板は、複数の第２の外部端子をさらに有し、
前記複数の半導体チップは、前記複数の第２の外部端子にそれぞれ個別に接続されていることを特徴とする請求項１４に記載の半導体モジュール。
【請求項１６】
前記複数の半導体チップはメモリデバイスであることを特徴とする請求項１４又は１５に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体モジュールに関し、特に、複数の半導体チップがモジュール基板に搭載されてなる半導体モジュールに関する。
【背景技術】
【０００２】
メモリモジュールなどの半導体モジュールは、複数の半導体チップがモジュール基板に搭載された構成を有している（特許文献１参照）。例えば、ＲＤＩＭＭ（Registered DIMM）と呼ばれるメモリモジュールにおいては、外部から供給されるアドレス信号やコマンド信号が一旦レジスタチップに入力され、レジスタチップから出力されたアドレス信号やコマンド信号がモジュール基板上の配線パターンを介して、複数のＤＲＡＭ（Dynamic Random Access Memory）に共通に入力される。
【０００３】
このような配線パターンにおいては、末端部における信号の反射を防止すべく、末端部に終端抵抗器が接続されることが多い。この場合、終端抵抗器を構成するチップ部品は、モジュール基板の端部近傍に搭載されることが一般的である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−６２５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、終端抵抗器を構成するチップ部品をモジュール基板の端部近傍に搭載すると、半導体モジュールをハンドリングする際にチップ部品に接触してしまい、チップ部品がモジュール基板から脱落するおそれがあった。近年においては、終端抵抗器を構成するチップ部品が非常に小型化していることから、モジュール基板に対するチップ部品の接合強度が十分ではなく、ハンドリング時に脱落しやすいという傾向があった。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体モジュールは、モジュール基板と、前記モジュール基板上に一列に搭載され、少なくとも第１及び第２の半導体チップを含む複数の半導体チップと、前記モジュール基板に形成され、前記複数の半導体チップに共通に接続された配線パターンと、前記モジュール基板に搭載され、前記配線パターンに接続された終端抵抗器と、を備え、前記終端抵抗器は、前記第１の半導体チップと前記第２の半導体チップとの間に配置されていることを特徴とする。
【０００７】
本発明の他の側面による半導体モジュールは、複数の第１の外部端子を有するモジュール基板と、前記モジュール基板上に搭載され、少なくとも第１及び第２の半導体チップを含む複数の半導体チップと、前記モジュール基板上に搭載され、前記複数の第１の外部端子に接続されたレジスタチップと、前記モジュール基板に形成され、前記レジスタチップと前記複数の半導体チップとを共通に接続する配線パターンと、前記モジュール基板に搭載され、前記配線パターンに接続された終端抵抗器と、を備え、前記複数の半導体チップには、前記複数の第１の外部端子から入力される信号が前記レジスタチップ及び前記配線パターンを介して共通に供給され、前記配線パターンは、前記第１の半導体チップと前記第２の半導体チップを接続する第１の配線部分と、前記第１の配線部分から分岐して設けられ、前記第１の配線部分と前記終端抵抗器を接続する第２の配線部分とを含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、半導体モジュールをハンドリングする際に終端抵抗器を構成するチップ部品に接触する可能性が低減することから、モジュール基板からの脱落を防止することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による半導体モジュールの構成を示す平面図であり、（ａ）は一方の主面側から見た図、（ｂ）は他方の主面側から見た図である。
【図２】レジスタチップＲＢと半導体チップＭ１〜Ｍ１０，Ｍ１９〜Ｍ２８との接続関係を説明するための回路図である。
【図３】最上層である一方の主面１１に設けられた配線層を示す模式図である。
【図４】第２層目に設けられた配線層を示す模式図である。
【図５】第３層目に設けられた配線層を示す模式図である。
【図６】第４層目に設けられた配線層を示す模式図である。
【図７】第５層目に設けられた配線層を示す模式図である。
【図８】第６層目に設けられた配線層を示す模式図である。
【図９】第７層目に設けられた配線層を示す模式図である。
【図１０】第８層目に設けられた配線層を示す模式図である。
【図１１】第９層目に設けられた配線層を示す模式図である。
【図１２】第１０層目に設けられた配線層を示す模式図である。
【図１３】第１１層目に設けられた配線層を示す模式図である。
【図１４】最下層である他方の主面１２に設けられた配線層を示す模式図である。
【図１５】各半導体チップＭ１〜Ｍ３６に設けられた端子電極のレイアウトを示す模式図である。
【図１６】本実施形態におけるデータ端子ＤＱと外部端子２０との距離を説明するための模式図である。
【図１７】参考例におけるデータ端子ＤＱと外部端子２０との距離を説明するための模式図である。
【図１８】リングバックマージンのシミュレーション結果を示すグラフである。
【図１９】リングバックマージンのシミュレーション結果を示すグラフである。
【図２０】アイウィズのシミュレーション結果を示すグラフである。
【図２１】アイウィズのシミュレーション結果を示すグラフである。
【図２２】ジッターのシミュレーション結果を示すグラフである。
【図２３】ジッターのシミュレーション結果を示すグラフである。
【図２４】リングバックマージンのシミュレーション結果を示すグラフである。
【図２５】アイウィズのシミュレーション結果を示すグラフである。
【図２６】ジッターのシミュレーション結果を示すグラフである。
【図２７】リングバックマージンのシミュレーション結果を示すグラフである。
【図２８】アイウィズのシミュレーション結果を示すグラフである。
【図２９】ジッターのシミュレーション結果を示すグラフである。
【図３０】（ａ）は終端抵抗器Ｒｔｅｒｍの最適な抵抗値を算出するためのパラメータの一例を示す表であり、（ｂ）は得られる抵抗値Ｒｔｅｒｍの値を示す表である。
【図３１】リングバックマージンのシミュレーション結果を示すグラフである。
【図３２】アイウィズのシミュレーション結果を示すグラフである。
【図３３】ジッターのシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は本発明の一実施形態による半導体モジュールの構成を示す平面図であり、（ａ）は一方の主面側から見た図、（ｂ）は他方の主面側から見た図である。
【００１２】
図１（ａ），（ｂ）に示すように、本実施形態による半導体モジュールは、モジュール基板１０に搭載された３６個の半導体チップＭ１〜Ｍ３６及び１個のレジスタチップＲＢによって構成される。特に限定されるものではないが、半導体チップＭ１〜Ｍ３６はＤＲＡＭである。モジュール基板１０は、Ｘ方向を長手方向とする矩形状の基板であり、その一方の主面１１側には１８個の半導体チップＭ１〜Ｍ１８及びレジスタチップＲＢが搭載され、他方の主面１２側には１８個の半導体チップＭ１９〜Ｍ３６が搭載される。
【００１３】
より具体的に説明すると、モジュール基板１０の一方の主面１１には、Ｘ方向における略中央部にレジスタチップＲＢが搭載され、レジスタチップＲＢから見て一方側（左側）には１０個の半導体チップＭ１〜Ｍ１０が搭載され、レジスタチップＲＢから見て他方側（右側）には８個の半導体チップＭ１１〜Ｍ１８が搭載される。これら半導体チップＭ１〜Ｍ１８は、Ｙ方向に二段に配列されており、第１の列（上段）には半導体チップＭ１〜Ｍ５，Ｍ１１〜Ｍ１４がＸ方向に配列され、第２の列（下段）には半導体チップＭ６〜Ｍ１０，Ｍ１５〜Ｍ１８がＸ方向に配列される。下段とは、モジュール基板１０の長辺に沿って設けられた複数の外部端子２０に近い側を指す。
【００１４】
また、モジュール基板１０の他方の主面１２に搭載された半導体チップＭ１９〜Ｍ３６は、上述した半導体チップＭ１〜Ｍ１８とそれぞれ平面視で重なる位置に搭載されている。したがって、第１の列（上段）には半導体チップＭ１９〜Ｍ２３，Ｍ２９〜Ｍ３２がＸ方向に配列され、第２の列（下段）には半導体チップＭ２４〜Ｍ２８，Ｍ３３〜Ｍ３６がＸ方向に配列される。
【００１５】
図１（ａ），（ｂ）に示すように半導体チップＭ１〜Ｍ３６は平面形状が長方形であり、第１の列（上段）においては半導体チップが縦向き、つまり長辺がＹ方向を向くように配置され、第２の列（下段）においては半導体チップが横向き、つまり長辺がＸ方向を向くように配置されている。このように、上段に搭載された半導体チップと下段に搭載された半導体チップは、搭載方向が互いに９０°異なる。
【００１６】
複数の外部端子２０は、アドレス信号やコマンド信号などが入力されるコマンドアドレス端子と、データの入出力を行うデータ端子が含まれる。コマンドアドレス端子を介して入力されたアドレス信号やコマンド信号などは、一旦レジスタチップＲＢに入力される。レジスタチップＲＢは、入力されたアドレス信号やコマンド信号などをバッファリングし、モジュール基板１０に設けられた配線パターンを介して半導体チップＭ１〜Ｍ３６に共通に供給する。つまり、半導体チップＭ１〜Ｍ３６に対しては、アドレス信号やコマンド信号などが共通に入力されることになる。
【００１７】
これに対し、半導体チップＭ１〜Ｍ３６から出力されるデータの一部又は全部は、それぞれ異なるデータ端子を介して外部に出力される。同様に、外部から入力されるデータの一部又は全部は、それぞれ異なるデータ端子を介して半導体チップＭ１〜Ｍ３６に供給される。特に限定されるものではないが、本実施形態においては、半導体チップＭ１〜Ｍ３６とデータ端子との間にレジスタバッファなどは設けられていない。
【００１８】
さらに、図１（ａ），（ｂ）に示すように、モジュール基板１０は、終端抵抗器Ｒｔｅｒｍが搭載される搭載領域ＴＲ１〜ＴＲ８を備えている。終端抵抗器Ｒｔｅｒｍは、非常に小型な多数のチップ部品によって構成され、レジスタチップＲＢから出力されるアドレス信号やコマンド信号などを終端するために用いられる。本実施形態においては、半導体チップＭ１とＭ２との間に搭載領域ＴＲ１が配置され、半導体チップＭ６と外部端子２０との間に搭載領域ＴＲ２が配置され、半導体チップＭ１１とＭ１２との間に搭載領域ＴＲ３が配置され、半導体チップＭ１５と外部端子２０との間に搭載領域ＴＲ４が配置される。また、他方の主面１２においては、搭載領域ＴＲ１〜ＴＲ４と平面視で重なる位置に搭載領域ＴＲ５〜ＴＲ８が配置される。
【００１９】
終端抵抗器Ｒｔｅｒｍは、非常にサイズの小さい多数のチップ部品によって構成されるため、モジュール基板１０に対する接合強度が半導体チップＭ１〜Ｍ３６よりも低く、ハンドリング時などに接触すると脱落する危険性が高い。このような問題は、ハンドリング時に接触しやすい上段の終端抵抗器Ｒｔｅｒｍにおいて特に顕著である。しかしながら、本実施形態による半導体モジュールでは、上段に位置する搭載領域ＴＲ１，ＴＲ３，ＴＲ５，ＴＲ７がモジュール基板１０の端部ではなく、２つの半導体チップに挟まれた部分に位置していることから、ハンドリング時にチップ部品に接触する危険性が少ない。これは、ハンドリング時において主に接触箇所となる短辺近傍から離れていることに加え、終端抵抗器Ｒｔｅｒｍを構成するチップ部品の高さが半導体チップの高さよりも低いためである。
【００２０】
図２は、レジスタチップＲＢと半導体チップＭ１〜Ｍ１０，Ｍ１９〜Ｍ２８との接続関係を説明するための回路図である。レジスタチップＲＢと半導体チップＭ１１〜Ｍ１８，Ｍ２９〜Ｍ３６との接続関係についてもほぼ同様であることから、重複する説明は省略する。
【００２１】
図２に示すように、レジスタチップＲＢから出力されるアドレス信号やコマンド信号などは、配線パターン３０を介して半導体チップＭ１〜Ｍ１０，Ｍ１９〜Ｍ２８に共通に供給される。他の半導体チップＭ１１〜Ｍ１８，Ｍ２９〜Ｍ３６にも同一のアドレス信号やコマンド信号などが供給されるが、これについては図示を省略する。
【００２２】
配線パターン３０は、まず分岐点Ｂ０で配線部分３１，３２に分岐する。レジスタチップＲＢと分岐点Ｂ０との間は、モジュール基板１０の内層に設けられた配線部分ＴＬ０によって構成される。配線部分ＴＬ０の長さは例えば３．３ｍｍである。配線部分３１は、上段に配置された半導体チップＭ１〜Ｍ５，Ｍ１９〜Ｍ２３に接続され、配線部分３２は、下段に配置された半導体チップＭ６〜Ｍ１０，Ｍ２４〜Ｍ２８に接続される。
【００２３】
配線部分３１は分岐点Ｂ１０〜Ｂ１５で分岐し、それぞれ半導体チップＭ１〜Ｍ５，Ｍ１９〜Ｍ２３に接続される。
【００２４】
分岐点Ｂ１０は、配線部分ＴＬ１を介して分岐点Ｂ０に接続されるとともに、配線部分ＴＬ２を介して半導体チップＭ５，Ｍ２３に接続される。配線部分ＴＬ１はモジュール基板１０の内層に設けられており、その長さは例えば２０ｍｍである。一方、配線部分ＴＬ２はモジュール基板１０の表層である主面１１又は１２に設けられており、その長さは例えば３ｍｍである。
【００２５】
分岐点Ｂ１１は、配線部分ＴＬ３１を介して分岐点Ｂ１０に接続されるとともに、配線部分ＴＬ２を介して半導体チップＭ４，Ｍ２２に接続される。配線部分ＴＬ３１はモジュール基板１０の内層に設けられており、その長さは例えば２３ｍｍである。
【００２６】
分岐点Ｂ１２は、配線部分ＴＬ３２を介して分岐点Ｂ１１に接続されるとともに、配線部分ＴＬ２を介して半導体チップＭ３，Ｍ２１に接続される。配線部分ＴＬ３２はモジュール基板１０の内層に設けられており、その長さは例えば１８ｍｍである。
【００２７】
分岐点Ｂ１３は、配線部分ＴＬ３３を介して分岐点Ｂ１２に接続されるとともに、配線部分ＴＬ２を介して半導体チップＭ２，Ｍ２０に接続される。配線部分ＴＬ３３はモジュール基板１０の内層に設けられており、その長さは例えば１８ｍｍである。
【００２８】
分岐点Ｂ１４は、配線部分ＴＬ４を介して分岐点Ｂ１３に接続されるとともに、配線部分ＴＬ５を介して終端抵抗器Ｒｔｅｒｍの一端に接続される。終端抵抗器Ｒｔｅｒｍの他端には終端電源ＶＴＴが供給される。配線部分ＴＬ４はモジュール基板１０の内層に設けられており、その長さは２１ｍｍ以下であることが好ましい。また、配線部分ＴＬ５はモジュール基板１０の表層に設けられており、その長さは２１ｍｍ以下であることが好ましい。
【００２９】
分岐点Ｂ１５は、配線部分ＴＬ６を介して分岐点Ｂ１４に接続されるとともに、配線部分ＴＬ２を介して半導体チップＭ１，Ｍ１９に接続される。配線部分ＴＬ６はモジュール基板１０の内層に設けられており、その長さは配線部分ＴＬ４よりも短いことが好ましく、６ｍｍ以下であることが特に好ましい。また、配線部分ＴＬ４とＴＬ６の長さの和は、配線部分ＴＬ５よりも長いことが好ましい。
【００３０】
このように、配線部分３１には終端抵抗器Ｒｔｅｒｍが接続されているが、終端抵抗器Ｒｔｅｒｍは配線部分３１の末端部分ではなく、半導体チップＭ１とＭ２（Ｍ１９とＭ２０）を接続する配線部分ＴＬ４，ＴＬ６から分岐した部分に接続されている。このため、終端抵抗器Ｒｔｅｒｍの抵抗値は、末端部分に接続される通常のケースとは異なる値が求められる。さらに、終端抵抗器Ｒｔｅｒｍに近い配線部分ＴＬ４〜ＴＬ６などの長さ及びその相互関係についても、上述したトポロジーを考慮して設計する必要がある。
【００３１】
一方、配線部分３２は分岐点Ｂ２０〜Ｂ２４で分岐し、それぞれ半導体チップＭ６〜Ｍ１０，Ｍ２４〜Ｍ２８に接続される。
【００３２】
分岐点Ｂ２０は、配線部分ＴＬ１を介して分岐点Ｂ０に接続されるとともに、配線部分ＴＬ２を介して半導体チップＭ１０，Ｍ２８に接続される。
【００３３】
分岐点Ｂ２１は、配線部分ＴＬ３１を介して分岐点Ｂ２０に接続されるとともに、配線部分ＴＬ２を介して半導体チップＭ９，Ｍ２７に接続される。
【００３４】
分岐点Ｂ２２は、配線部分ＴＬ３２を介して分岐点Ｂ２１に接続されるとともに、配線部分ＴＬ２を介して半導体チップＭ８，Ｍ２６に接続される。
【００３５】
分岐点Ｂ２３は、配線部分ＴＬ３３を介して分岐点Ｂ２２に接続されるとともに、配線部分ＴＬ２を介して半導体チップＭ７，Ｍ２５に接続される。
【００３６】
分岐点Ｂ２４は、配線部分ＴＬ３４を介して分岐点Ｂ２３に接続されるとともに、配線部分ＴＬ２を介して半導体チップＭ６，Ｍ２４に接続される。配線部分ＴＬ３４はモジュール基板１０の内層に設けられており、その長さは例えば１８ｍｍである。
【００３７】
そして、分岐点Ｂ２４は、配線部分ＴＬ７を介して接続点Ｂ２５に接続され、接続点Ｂ２５は配線部分ＴＬ８を介して終端抵抗器Ｒｔｅｒｍに接続される。配線部分ＴＬ７はモジュール基板１０の内層に設けられており、その長さは例えば１２ｍｍである。また、配線部分ＴＬ８はモジュール基板１０の表層に設けられており、その長さは例えば１ｍｍである。
【００３８】
このように、配線部分３２には、その末端部分に終端抵抗器Ｒｔｅｒｍが接続されている。
【００３９】
次に、モジュール基板１０の表層及び内層に形成された多層配線構造について説明する。
【００４０】
図３〜図１４は、モジュール基板１０の表層又は内層に形成された配線層をそれぞれ示す模式図である。図３〜図１４はいずれもモジュール基板１０の一方の主面１１側から見た構造を示しており、したがって、一方の主面１１から見て裏面に位置する配線層については透過的に図示している。
【００４１】
まず、図３に示すように、最上層である一方の主面１１に設けられた配線層には、略中央部にＶＤＤパターンが配置され、その両側にＶＳＳパターンが配置される。ＶＤＤパターンは、外部端子２０を介して高位側の電源電位ＶＤＤが供給される電源パターンである。また、ＶＳＳパターンは、外部端子２０を介して接地電位ＶＳＳが供給される電源パターンである。
【００４２】
図４に示すように、第２層目に設けられた配線層には、略中央部にＶＤＤパターンが配置され、その両側にＶＳＳパターンが配置される。第２層目に設けられたＶＤＤパターンは、スルーホール導体を介して主面１１のＶＤＤパターンに接続されている。同様に、第２層目に設けられたＶＳＳパターンは、スルーホール導体を介して主面１１のＶＳＳパターンに接続されている。
【００４３】
図５に示すように、第３層目に設けられた配線層には主にＶＰＰパターンが配置され、ＶＰＰパターンが配置されていない領域にアドレス信号やコマンド信号用の配線パターン４１，４２や、データ用の配線パターン５１が設けられる。ＶＰＰパターンは、外部端子２０を介して昇圧電位ＶＰＰが供給される電源パターンである。また、配線パターン４１は、外部端子２０を介して入力されるアドレス信号やコマンド信号などをレジスタチップＲＢに供給するために用いられる。配線パターン４２は、図２に示した配線部分ＴＬ７の一部を構成する。さらに、配線パターン５１は、上段に配置された半導体チップＭ１〜Ｍ５，Ｍ１１〜Ｍ１４，Ｍ１９〜Ｍ２３，Ｍ２９〜Ｍ３２とデータ端子とを接続するために用いられる。
【００４４】
図６に示すように、第４層目に設けられた配線層には、アドレス信号やコマンド信号用の配線パターン３０の一部が設けられる。配線パターン３０とは、上述の通り、レジスタチップＲＢから出力されるアドレス信号やコマンド信号などを半導体チップＭ１〜Ｍ３６に供給するための配線である。配線パターン３０の残りの部分は、図８に示す第６層目、図９に示す第７層目、図１１に示す第９層目に設けられる。
【００４５】
図７及び図１０に示すように、第５層目及び第８層目に設けられた配線層には、ＶＤＤパターンが設けられる。第５層目及び第８層目にＶＤＤパターンが設けられるのは、配線パターン３０を伝送するアドレス信号やコマンド信号などが電源電位ＶＤＤをリファレンスとする信号だからである。
【００４６】
図１２に示すように、第１０層目に設けられた配線層には主にＶＰＰパターンが配置され、ＶＰＰパターンが配置されていない領域にアドレス信号やコマンド信号用の配線パターン４２や、データ用の配線パターン５２が設けられる。配線パターン５２は、下段に配置された半導体チップＭ６〜Ｍ１０，Ｍ１５〜Ｍ１８，Ｍ２４〜Ｍ２８，Ｍ３３〜Ｍ３６とデータ端子とを接続するために用いられる。
【００４７】
図１３に示すように、第１１層目に設けられた配線層には、第２層目と同様、略中央部にＶＤＤパターンが配置され、その両側にＶＳＳパターンが配置される。
【００４８】
そして、図１４に示すように、最下層である他方の主面１２に設けられた配線層には、ＶＳＳパターンが配置される。最下層に設けられたＶＳＳパターンは、スルーホール導体を介して第１１層目のＶＳＳパターンに接続されている。
【００４９】
以上がモジュール基板１０の多層配線構造である。
【００５０】
図１５は、各半導体チップＭ１〜Ｍ３６に設けられた端子電極のレイアウトを示す模式図である。
【００５１】
図１５に示すように、半導体チップＭ１〜Ｍ３６の裏面には、複数の端子電極６０がマトリクス状にレイアウトされている。複数の端子電極６０には、アドレス信号やコマンド信号などを入力するためのコマンドアドレス端子ＣＡや、データの入出力を行うためのデータ端子ＤＱが含まれる。その他、多数の電源端子なども含まれる。そして、データ端子ＤＱは、長辺方向における一方側であり、インデックスＩＮＤが付された側に配置される。また、コマンドアドレス端子ＣＡは、長辺方向における他方側であり、インデックスＩＮＤが付されていない側に配置される。
【００５２】
これにより、模式図である図１６に示すように、上段に配置された半導体チップＭ１〜Ｍ５，Ｍ１１〜Ｍ１４，Ｍ１９〜Ｍ２３，Ｍ２９〜Ｍ３２のデータ端子ＤＱ（網掛け領域）と外部端子２０との距離が近くなるため、データの信号品質を高めることが可能となる。これに対し、図１７に示す参考例によるレイアウトの場合、終端抵抗器Ｒｔｅｒｍを構成するチップ部品の脱落を防止する効果はある程度得られるものの、上段に配置された半導体チップＭ１〜Ｍ５，Ｍ１１〜Ｍ１４，Ｍ１９〜Ｍ２３，Ｍ２９〜Ｍ３２のデータ端子ＤＱ（網掛け領域）と外部端子２０との距離が長くなるため、データの信号品質が低下するおそれがある。
【００５３】
このように、本実施形態による半導体モジュールは、終端抵抗器Ｒｔｅｒｍを構成するチップ部品の脱落を防止するだけでなく、上段に配置された半導体チップが入出力するデータの信号品質を高めることも可能となる。
【００５４】
次に、終端抵抗器Ｒｔｅｒｍによる信号終端機能を最適化する方法について説明する。
【００５５】
上述の通り、配線部分３１においては、終端抵抗器Ｒｔｅｒｍが末端部分ではなく、半導体チップＭ１とＭ２（Ｍ１９とＭ２０）を接続する配線部分ＴＬ４，ＴＬ６から分岐した部分に接続されている。このため、終端抵抗器Ｒｔｅｒｍによって信号を正しく終端するためには、通常とは異なるアプローチが必要となる。
【００５６】
まず、分岐点Ｂ１４の位置について考察する。分岐点Ｂ１４は、配線部分ＴＬ４と配線部分ＴＬ６の長さを決める要素であり、その位置によって配線部分ＴＬ４と配線部分ＴＬ６の比が決まる。そして、配線部分ＴＬ４よりも配線部分ＴＬ６の長さが短くなるよう、分岐点Ｂ１４の位置を設計することにより、信号品質を高めることが可能となる。つまり、下記の式（１）を満たすことが好ましい。
ＴＬ６＜ＴＬ４・・・（１）
【００５７】
また、分岐点Ｂ１４は、終端抵抗器Ｒｔｅｒｍに接続される配線部分ＴＬ５の長さを決める要素でもある。配線部分ＴＬ５は短いことが好ましく、具体的には、配線部分ＴＬ４，ＴＬ６の合計長さよりも短いことが好ましい。つまり、下記の式（２）を満たすことが好ましい。
ＴＬ５＜ＴＬ４＋ＴＬ６・・・（２）
【００５８】
終端抵抗器Ｒｔｅｒｍの抵抗値は、配線部分ＴＬ４〜ＴＬ６のインダクタンスを考慮して設計することが好ましい。この場合、終端抵抗器Ｒｔｅｒｍからみて配線部分ＴＬ４，ＴＬ６は分岐点Ｂ１４から分岐しているため、その影響はいずれも半分として見積もることができる。さらに、終端抵抗器Ｒｔｅｒｍの抵抗値は、配線部分ＴＬ４〜ＴＬ６のキャパシタンスだけでなく、最も近い半導体チップＭ１，Ｍ２，Ｍ１９，Ｍ２０の入力キャパシタンス及びこれらに接続された配線部分ＴＬ２のキャパシタンスを考慮して設計することが好ましい。具体的には、終端抵抗器Ｒｔｅｒｍの抵抗値は、下記の式（３）を満たすことが好ましい。
【００５９】
【数１】
2016051784.tif 000003
【００６０】
式（３）において、Ｌｏは表層に位置する配線部分の単位長さ当たりのインダクタンスを示し、Ｌｉは内層に位置する配線部分の単位長さ当たりのインダクタンスを示す。また、Ｃｏは表層に位置する配線部分の単位長さ当たりのキャパシタンスを示し、Ｃｉは内層に位置する配線部分の単位長さ当たりのキャパシタンスを示す。Ｃ＿ｐｋｇは、半導体チップの入力キャパシタンスを示す。
【００６１】
以下、シミュレーションによる検証結果について説明する。
【００６２】
図１８及び図１９は、ＴＬ４＋ＴＬ６＝１８ｍｍである場合において、ＴＬ４〜ＴＬ６の長さを種々に変化させた場合のリングバックマージンを示すシミュレーション結果である。ここで、図１８はＴＬ４＝ＴＬ６＝９ｍｍである場合を示し、図１９はＴＬ４＝１２ｍｍ、ＴＬ６＝６ｍｍである場合を示している。図１８及び図１９に示すように、配線部分ＴＬ５の長さ及び抵抗値Ｒｔｅｒｍが同じである場合、図１８に示す条件（ＴＬ４＝ＴＬ６）よりも図１９に示す条件（ＴＬ６＜ＴＬ４）の方が大きなリングバックマージンが得られることが分かる。つまり、式（１）を満たすことにより、リングバックマージンが拡大されることが分かる。
【００６３】
図２０及び図２１は、ＴＬ４＋ＴＬ６＝１８ｍｍである場合において、ＴＬ４〜ＴＬ６の長さを種々に変化させた場合のアイウィズ（Eye Width）を示すシミュレーション結果である。ここで、図２０はＴＬ４＝ＴＬ６＝９ｍｍである場合を示し、図２１はＴＬ４＝１２ｍｍ、ＴＬ６＝６ｍｍである場合を示している。図２０及び図２１に示すように、配線部分ＴＬ５の長さ及び抵抗値Ｒｔｅｒｍが同じである場合、図２０に示す条件（ＴＬ４＝ＴＬ６）よりも図２１に示す条件（ＴＬ６＜ＴＬ４）の方が大きなアイウィズが得られることが分かる。つまり、式（１）を満たすことにより、アイウィズが拡大されることが分かる。
【００６４】
図２２及び図２３は、ＴＬ４＋ＴＬ６＝１８ｍｍである場合において、ＴＬ４〜ＴＬ６の長さを種々に変化させた場合のジッターを示すシミュレーション結果である。ここで、図２２はＴＬ４＝ＴＬ６＝９ｍｍである場合を示し、図２３はＴＬ４＝１２ｍｍ、ＴＬ６＝６ｍｍである場合を示している。図２２及び図２３に示すように、配線部分ＴＬ５の長さ及び抵抗値Ｒｔｅｒｍが同じである場合、図２２に示す条件（ＴＬ４＝ＴＬ６）よりも図２３に示す条件（ＴＬ６＜ＴＬ４）の方が小さなジッターが得られることが分かる。つまり、式（１）を満たすことにより、ジッターが低減されることが分かる。
【００６５】
図２４は、ＴＬ４＝１２ｍｍ、ＴＬ６＝４ｍｍである場合において、ＴＬ５の長さを種々に変化させた場合のリングバックマージンを示すシミュレーション結果である。図２４に示すように、抵抗値Ｒｔｅｒｍが同じである場合、ＴＬ５＜ＴＬ４＋ＴＬ６の条件を満たす方が、ＴＬ５＞ＴＬ４＋ＴＬ６である場合よりも大きなリングバックマージンが得られることが分かる。つまり、式（２）を満たすことにより、リングバックマージンが拡大されることが分かる。
【００６６】
図２５は、ＴＬ４＝１２ｍｍ、ＴＬ６＝４ｍｍである場合において、ＴＬ５の長さを種々に変化させた場合のアイウィズを示すシミュレーション結果である。図２５に示すように、抵抗値Ｒｔｅｒｍが同じである場合、ＴＬ５＜ＴＬ４＋ＴＬ６の条件を満たす方が、ＴＬ５＞ＴＬ４＋ＴＬ６である場合よりも大きなアイウィズが得られることが分かる。つまり、式（２）を満たすことにより、アイウィズが拡大されることが分かる。
【００６７】
図２６は、ＴＬ４＝１２ｍｍ、ＴＬ６＝４ｍｍである場合において、ＴＬ５の長さを種々に変化させた場合のジッターを示すシミュレーション結果である。図２６に示すように、抵抗値Ｒｔｅｒｍが同じである場合、ＴＬ５＜ＴＬ４＋ＴＬ６の条件を満たす方が、ＴＬ５＞ＴＬ４＋ＴＬ６である場合よりも小さなジッターが得られることが分かる。つまり、式（２）を満たすことにより、ジッターが低減されることが分かる。
【００６８】
図２７は、ＴＬ５＝９ｍｍ、ＴＬ６＝４ｍｍ、Ｒｔｅｒｍ＝３０Ωである場合において、ＴＬ４の長さを種々に変化させた場合のリングバックマージンを示すシミュレーション結果である。図２７に示すように、ＴＬ６＜ＴＬ４、且つ、ＴＬ５＜ＴＬ４＋ＴＬ６の条件を満たすことにより、これらの条件を満たさない場合と比べて大きなリングバックマージンが得られることが分かる。つまり、式（１）及び（２）を満たすことにより、リングバックマージンが拡大されることが分かる。
【００６９】
図２８は、ＴＬ５＝９ｍｍ、ＴＬ６＝４ｍｍ、Ｒｔｅｒｍ＝３０Ωである場合において、ＴＬ４の長さを種々に変化させた場合のアイウィズを示すシミュレーション結果である。図２８に示すように、ＴＬ６＜ＴＬ４、且つ、ＴＬ５＜ＴＬ４＋ＴＬ６の条件を満たすことにより、これらの条件を満たさない場合と比べて大きなアイウィズが得られることが分かる。つまり、式（１）及び（２）を満たすことにより、アイウィズが拡大されることが分かる。
【００７０】
図２９は、ＴＬ５＝９ｍｍ、ＴＬ６＝４ｍｍ、Ｒｔｅｒｍ＝３０Ωである場合において、ＴＬ４の長さを種々に変化させた場合のジッターを示すシミュレーション結果である。図２９に示すように、ＴＬ６＜ＴＬ４、且つ、ＴＬ５＜ＴＬ４＋ＴＬ６の条件を満たすことにより、これらの条件を満たさない場合と比べて小さなジッターが得られることが分かる。つまり、式（１）及び（２）を満たすことにより、ジッターが低減されることが分かる。
【００７１】
図３０（ａ）は、終端抵抗器Ｒｔｅｒｍの最適な抵抗値を算出するためのパラメータの一例を示す表である。図３０（ａ）に示すパラメータを用いた場合、配線部分ＴＬ２，ＴＬ４〜ＴＬ６の長さを式（３）に代入すると、得られる抵抗値Ｒｔｅｒｍの値は図３０（ｂ）に示すとおりとなる。
【００７２】
図３１は、図３０（ｂ）に示す例１〜例４の条件において、式（３）にて得られた終端抵抗器Ｒｔｅｒｍの抵抗値及びこれを±５Ω変化させた場合のリングバックマージンを示すシミュレーション結果である。図３１に示すように、例１〜例４の条件とも、終端抵抗器Ｒｔｅｒｍの抵抗値を式（３）にて得られた値に設定することにより、抵抗値を±５Ω変化させた場合と比べて大きなリングバックマージンが得られることが分かる。つまり、終端抵抗器Ｒｔｅｒｍの抵抗値を式（３）で得られた抵抗値に設定することにより、リングバックマージンが拡大されることが分かる。
【００７３】
図３２は、図３０（ｂ）に示す例１〜例４の条件において、式（３）にて得られた終端抵抗器Ｒｔｅｒｍの抵抗値及びこれを±５Ω変化させた場合のアイウィズを示すシミュレーション結果である。図３２に示すように、例１〜例４の条件とも、終端抵抗器Ｒｔｅｒｍの抵抗値を式（３）にて得られた値に設定することにより、抵抗値を±５Ω変化させた場合と比べて大きなアイウィズが得られることが分かる。つまり、終端抵抗器Ｒｔｅｒｍの抵抗値を式（３）で得られた抵抗値に設定することにより、アイウィズが拡大されることが分かる。
【００７４】
図３３は、図３０（ｂ）に示す例１〜例４の条件において、式（３）にて得られた終端抵抗器Ｒｔｅｒｍの抵抗値及びこれを±５Ω変化させた場合のジッターを示すシミュレーション結果である。図３３に示すように、例１〜例４の条件とも、終端抵抗器Ｒｔｅｒｍの抵抗値を式（３）にて得られた値に設定することにより、抵抗値を±５Ω変化させた場合と比べて小さなジッターが得られることが分かる。つまり、終端抵抗器Ｒｔｅｒｍの抵抗値を式（３）で得られた抵抗値に設定することにより、ジッターが低減されることが分かる。
【００７５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７６】
例えば、上記実施形態では、本発明をメモリモジュールに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではない。また、本発明をメモリモジュールに適用する場合であっても、搭載するメモリデバイスがＤＲＡＭに限定されるものではない。
【符号の説明】
【００７７】
１０      モジュール基板
１１      一方の主面
１２      他方の主面
２０      外部端子
３０      配線パターン
３１，３２    配線部分
４１，４２，５１，５２    配線パターン
６０      端子電極
Ｂ０，Ｂ１０〜Ｂ１５，Ｂ２０〜Ｂ２４    分岐点
Ｂ２５    接続点
ＣＡ      コマンドアドレス端子
ＤＱ      データ端子
ＩＮＤ    インデックス
Ｍ１〜Ｍ３６    半導体チップ
ＲＢ      レジスタチップ
Ｒｔｅｒｍ    終端抵抗器
ＴＬ０〜ＴＬ２，ＴＬ４〜ＴＬ８，ＴＬ３１〜ＴＬ３４    配線部分
ＴＲ１〜ＴＲ８    搭載領域
【図１】
2016051784.tif 000004
【図２】
2016051784.tif 000005
【図３】
2016051784.tif 000006
【図４】
2016051784.tif 000007
【図５】
2016051784.tif 000008
【図６】
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【図７】
2016051784.tif 000010
【図８】
2016051784.tif 000011
【図９】
2016051784.tif 000012
【図１０】
2016051784.tif 000013
【図１１】
2016051784.tif 000014
【図１２】
2016051784.tif 000015
【図１３】
2016051784.tif 000016
【図１４】
2016051784.tif 000017
【図１５】
2016051784.tif 000018
【図１６】
2016051784.tif 000019
【図１７】
2016051784.tif 000020
【図１８】
2016051784.tif 000021
【図１９】
2016051784.tif 000022
【図２０】
2016051784.tif 000023
【図２１】
2016051784.tif 000024
【図２２】
2016051784.tif 000025
【図２３】
2016051784.tif 000026
【図２４】
2016051784.tif 000027
【図２５】
2016051784.tif 000028
【図２６】
2016051784.tif 000029
【図２７】
2016051784.tif 000030
【図２８】
2016051784.tif 000031
【図２９】
2016051784.tif 000032
【図３０】
2016051784.tif 000033
【図３１】
2016051784.tif 000034
【図３２】
2016051784.tif 000035
【図３３】
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