(57)【要約】【課題】隣り合う半導体チップの間の伝送損失を低減し、かつ、配線基板上の半導体チップの実装領域を小さくすることができる電子装置及び電子装置の製造方法を提供することを目的とする。【解決手段】第１の半導体チップ２０は、第１の面２３を有する。第１の面２３のうち信号の進行方向における一端寄りの部分には第２の電極２５が形成されている。第２の半導体チップ３０は、第２の面３３を有する。第２の面３３のうち信号の進行方向における一端寄りの部分に第３の電極３４が形成されている。第２の電極２５と、第３の電極３４とは、互いに対向しており、半田接合部２６ｃを間に挟んで、互いに電気的に接続している。第２の電極２５から出力された信号は、半田接合部２６ｃを通過して、第３の電極３４に入力される。【選択図】図２
2016051726.tif 000002
【特許請求の範囲】
【請求項１】
配線パターン及び凹部を主面に有し、内側がくぼんだ枠部が前記凹部の底面に形成されている配線基板と、
第１の面、前記第１の面に形成され、前記配線パターンに接続されている第１の電極、及び、前記第１の面に形成されている第２の電極を有する、フリップチップ型の第１の半導体チップと、
第２の面、前記第２の面の裏側の面である第３の面、及び、前記第２の面に形成され、前記第２の電極に直接又は導電性部材接合部を間に挟んで接続されている第３の電極を有し、前記凹部に配置されている第２の半導体チップと、を備え、
前記第２の電極と前記第３の電極とは互いに対向しており、前記第３の面は、前記枠部の内側に充填された半田を間に挟んで、前記凹部の前記底面に固定されている、電子装置。
【請求項２】
前記枠部は、レジストもしくはポリイミドからなる請求項１記載の電子装置。
【請求項３】
前記枠部は、表面がレジストもしくはポリイミドで被覆されてなる請求項１記載の電子装置。
【請求項４】
前記第２の半導体チップは、前記第２の面に形成された第４の電極を有し、
第４の面、前記第４の面に形成され、前記第４の電極と対向し、電気的に接続されてなる第５の電極を有する、フリップチップ型の第３の半導体チップをさらに備える、請求項１から３のいずれか一項に記載の電子装置。
【請求項５】
配線パターン及び凹部を主面に有する配線基板の前記凹部の底面に内側がくぼんでいる枠部を形成する工程と、
前記枠部の内側に半田を充填する工程と、
第２の面、前記第２の面の裏側の面である第３の面、及び、前記第２の面に形成された第３の電極を有する第２の半導体チップの前記第３の面を、前記半田を間に挟んで、前記凹部の前記底面に固定する工程と、を含む、電子装置の製造方法。
【請求項６】
前記枠部は、前記凹部の底面にレジストを塗布し、前記レジストを露光して形成されてなる、請求項５記載の電子装置の製造方法。
【請求項７】
第１の面、前記第１の面に形成された第２の電極、及び、前記第１の面に形成された第１の電極を有する第１の半導体チップを、前記第２の電極と前記第３の電極とが互いに対向するように配置し、前記第１の電極と前記配線パターンとを相互に接続し、前記第２の電極と前記第３の電極とを直接又は導電性部材接合部を間に挟んで相互に接続する工程とを含む、請求項５又は６に記載の電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置及び電子装置の製造方法に関するものである。
【背景技術】
【０００２】
特許文献１には、基板に接続するためのＩ／Ｏ回路を周囲に有する上位チップと、上位チップ上の内側に配置されたＩ／Ｏ回路と、内側に配置されたＩ／Ｏ回路を介して上位チップに実質的に直接接続された任意選択で接続可能な補助チップとを備える集積回路チップ組立構造が開示されている。特許文献２には、複数の半導体素子がバンプにより電気配線基板と電気的及び機械的に接続された構造が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３２００１２号公報
【特許文献２】特開平５−７４９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
工程数を削減し、また、半導体チップの実装面積を縮小するために、フリップチップ型の複数の半導体チップが基板に実装された電子装置が、現在様々なデバイスにおいて使用されている。このような電子装置をミリ波帯で使用する、いわゆる高周波信号伝送の場合、信号が基板上の伝送線路を通過する際の伝送損失や、半導体チップと伝送線路とを接続する半田等の導電部材を信号が通過する際の伝送損失が大きくなる。すなわち、従来のＲＦ接続形態においては、複数のフリップチップ型半導体チップが配線基板の主面上に並んで配置されている。そして、一の半導体チップの電極と、配線基板上の配線パターン（伝送線路）とが、半田等の導電性部材を間に挟んで互いに電気的に接続されており、該一の半導体チップと隣り合う他の半導体チップが有する電極と配線パターンとが、導電性部材を間に挟んで互いに電気的に接続されている。かかる構成のもとでは、一の半導体チップから出力された信号は、導電性部材、配線パターン、及び別の導電性部材を順に通過して、他の半導体チップに入力される。したがって、信号が通過する２つの導電性部材と伝送線路とのそれぞれにおいて、伝送損失が生ずる。また、複数の半導体チップが配線基板の主面上に並んで配置されているので、隣り合う半導体チップ間の中心間隔は、それらの半導体チップの側面が互いに接触する間隔よりも小さくならず、半導体チップの実装領域を縮小する妨げになる。
【０００５】
本発明は、このような問題点に鑑みてなされたものであり、隣り合う半導体チップの間の伝送損失を低減し、かつ、配線基板上の半導体チップの実装領域を小さくすることができる電子装置及び電子装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明による電子装置は、配線パターン及び凹部を主面に有し、内側がくぼんだ枠部が凹部の底面に形成されている配線基板と、第１の面、第１の面に形成され、配線パターンに接続されている第１の電極、及び、第１の面に形成されている第２の電極を有する、フリップチップ型の第１の半導体チップと、第２の面、第２の面の裏側の面である第３の面、及び、第２の面に形成され、第２の電極に直接又は導電性部材接合部を間に挟んで接続されている第３の電極を有し、凹部に配置されている第２の半導体チップとを備え、第２の電極と第３の電極とは互いに対向しており、第３の面は、枠部の内側に充填された半田を間に挟んで、凹部の底面に固定されている。
【０００７】
また、上述した課題を解決するために、本発明による電子装置の製造方法は、配線パターン及び凹部を主面に有する配線基板の凹部の底面に内側がくぼんでいる枠部を形成する工程と、枠部の内側に半田を充填する工程と、第２の面、第２の面の裏側の面である第３の面、及び、第２の面に形成された第３の電極を有する第２の半導体チップの第３の面を、半田を間に挟んで、凹部の底面に固定する工程と、を含む。
【発明の効果】
【０００８】
本発明による電子装置又は電子装置の製造方法によれば、第１の半導体チップと第２の半導体チップとの間を伝送される信号の伝送損失を低減し、かつ、半導体チップの実装領域を小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る電子装置１の上面図である。
【図２】図１のII−II線に沿った断面図である。
【図３】図１のIII−III線に沿った断面図である。
【図４】第１の半導体チップの断面図である。
【図５】電子装置の製造工程を示す図である。
【図６】電子装置の製造工程を示す図である。
【図７】電子装置の製造工程を示す図である。
【図８】電子装置の製造工程を示す図である。
【図９】電子装置の製造工程を示す図である。
【図１０】比較例に係る電子装置の上面図である。
【図１１】図１０のXI−XI線に沿った断面図である。
【発明を実施するための形態】
【００１０】
［本願発明の実施形態の説明］
最初に、本願発明の実施形態の内容を列記して説明する。（１）一実施形態による電子装置は、配線パターン及び凹部を主面に有し、内側がくぼんだ枠部が凹部の底面に形成されている配線基板と、第１の面、第１の面に形成され、配線パターンに接続されている第１の電極、及び、第１の面に形成されている第２の電極を有する、フリップチップ型の第１の半導体チップと、第２の面、第２の面の裏側の面である第３の面、及び、第２の面に形成され、第２の電極に直接又は導電性部材接合部を間に挟んで接続されている第３の電極を有し、凹部に配置されている第２の半導体チップとを備え、第２の電極と第３の電極とは互いに対向しており、第３の面は、枠部の内側に充填された半田を間に挟んで、凹部の底面に固定されている。
【００１１】
このような構成によれば、第２の電極と第３の電極との間を授受される信号は、その間、１か所の導電性部材接合部のみを通過するに過ぎない。したがって、従来の実装構造と比べて、第１の半導体チップと第２の半導体チップとの間を伝送される信号について、導電性部材接合部１か所による損失、及び伝送線路（配線パターン）による損失の分だけ伝送損失を低減することができる。また、第２の半導体チップが凹部内に配置されるので、第１及び第２の半導体チップの中心間隔（ピッチ）を小さくすることができ、その分だけ半導体チップの実装領域を小さくすることができる。さらに、配線基板が有する凹部に枠部が設けられており、枠部の内側に半田が充填されているので、半田により第２の半導体チップを精度よく固定して、第２の電極と第３の電極との導電接合を確実に行うことができる。
【００１２】
また、枠部は、レジストもしくはポリイミドからなってもよい。
【００１３】
また、枠部は、表面がレジストもしくはポリイミドで被覆されていてもよい。
【００１４】
また、第２の半導体チップは、第２の面に形成された第４の電極を有し、第４の面、前記第４の面に形成され、第４の電極と対向し、電気的に接続されてなる第５の電極を有する、フリップチップ型の第３の半導体チップをさらに備えてもよい。
【００１５】
（２）また、一実施形態による電子装置の製造方法は、配線パターン及び凹部を主面に有する配線基板の凹部の底面に内側がくぼんでいる枠部を形成する工程と、枠部の内側に半田を充填する工程と、第２の面、第２の面の裏側の面である第３の面、及び、第２の面に形成された第３の電極を有する第２の半導体チップの第３の面を、半田を間に挟んで、凹部の底面に固定する工程と、を含む。
【００１６】
また、枠部は、凹部の底面にレジストを塗布し、レジストを露光して形成されてなってもよい。
【００１７】
また、第１の面、第１の面に形成された第２の電極、及び、第１の面に形成された第１の電極を有する第１の半導体チップを、第２の電極と第３の電極とが互いに対向するように配置し、第１の電極と配線パターンとを相互に接続し、第２の電極と第３の電極とを直接又は導電性部材接合部を間に挟んで相互に接続する工程と、を含んでもよい。
【００１８】
［本願発明の実施形態の詳細］
本発明の実施形態に係る電子装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１９】
図１は、本実施形態に係る電子装置１の上面図である。図２は、図１のII−II線に沿った断面図である。図３は、図１のIII−III線に沿った断面図である。図１ないし図３に示されるように、電子装置１は、配線基板２、第１の半導体チップ２０、第２の半導体チップ３０、第３の半導体チップ４０、接続チップ５０、半田接合部２６ａ〜２６ｃ、半田接合部４６ａ〜４６ｃ、並びに、半田接合部５６ａ及び５６ｂを備える。第１の半導体チップ２０及び第３の半導体チップ４０は、いずれもフリップチップ型の半導体チップであり、例えばモノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）である。半田接合部２６ｃ及び４６ａは、本実施形態における導電性部材接合部である。半田接合部２６ａ〜２６ｃ、４６ａ〜４６ｃ、５６ａ及び５６ｂは、例えば半田ボールである。なお、図２及び図３において、第１の半導体チップ２０、第２の半導体チップ３０、第３の半導体チップ４０、並びに接続チップ５０の内部構造の図示は省略されている。
【００２０】
配線基板２は、金属板８と、金属板８上に設けられた絶縁層９とを有する。金属板８とは反対側の絶縁層９の表面は配線基板２の主面３を構成し、絶縁層９とは反対側の金属板８の表面は配線基板２の裏面４を構成する。また、配線基板２は、配線パターン（ＲＦ端子）２７ａ及び４７ａ、ＧＮＤパターン２７ｂ及び４７ｂ、複数の端子５７、並びに凹部１０を主面３に有し、ビア配線２８及び４８を絶縁層９の内部に有する。ＧＮＤパターン２７ｂは、ビア配線２８を介して金属板８と電気的に接続しており、ＧＮＤパターン４７ｂは、ビア配線４８を介して金属板８と電気的に接続している。凹部１０は、絶縁層９から金属板８に達しており、その底面１１は金属板８によって構成されている。配線基板２の厚さ方向から見た凹部１０の平面形状は、例えば四角形である。凹部１０の底面１１には、内側がくぼんだ平面四角形状の枠部１２が形成されており、枠部１２の内側には半田ペースト１４が充填されている。枠部１２は、たとえばレジストもしくはポリイミドから成る。レジストおよびポリイミドは、溶融した半田を弾くことから枠部１２上に第２の半導体チップ３０が重なる場合には、セルフアライメント効果によって、枠部１２の内側に第２の半導体チップ３０が配置される。なお、枠部１２には、枠部１２の材料がたとえばレジストもしくはポリイミドからなるものでも良いが、枠部１２の表面にたとえばレジストもしくはポリイミドを被覆したものでもよい。複数の端子５７は、それぞれ電源端子であってもよいし、接地端子であってもよいし、ＲＦ端子であってもよい。絶縁層９の素材は、たとえばテフロン（登録商標）系、エポキシ系の樹脂である。
【００２１】
第１の半導体チップ２０は、第１の面２３を有する。第１の面２３のうち信号の進行方向における一端寄りの部分には第１の電極２４が形成されており、第１の面２３のうち信号の進行方向における他端寄りの部分には第２の電極２５が形成されている。第１の電極２４と、配線パターン２７ａとは、互いに対向しており、半田接合部２６ａを間に挟んで、互いに電気的に接続している。配線パターン２７ａから出力されたＲＦ信号は、半田接合部２６ａを通過して、第１の電極２４に入力され、第１の半導体チップ２０の内部に達する。また、このＲＦ信号に基づいて第１の半導体チップ２０の内部で生成されたＲＦ信号は、第２の電極２５から出力される。また、第１の面２３の中央部分には、接地電極が形成されている。接地電極は、半田接合部２６ｂを間に挟んで、ＧＮＤパターン２７ｂと電気的に接続している。本実施形態では、複数の半田接合部２６ｂが並んで配置されている。図２及び図４では、一例として３つの半田接合部２６ｂを表示している。
【００２２】
第２の半導体チップ３０は、第２の面３３、及び、第２の面３３の裏側の面である第３の面３２を有する。第２の面３３のうち信号の進行方向における一端寄りの部分に第３の電極３４が形成されており、第２の面３３のうち信号の進行方向における他端寄りの部分に第４の電極３５が形成されている。第３の面３２は、半田ペースト１４を間に挟んで、凹部１０の底面１１に固定されている。第２の電極２５と、第３の電極３４とは、互いに対向しており、半田接合部２６ｃを間に挟んで、互いに電気的に接続している。なお、第２の電極２５と、第３の電極３４とは、直接接続されていてもよいし、半田以外の導電性部材を間に挟んで接続されていてもよい。第２の電極２５から出力されたＲＦ信号は、半田接合部２６ｃを通過して、第３の電極３４に入力され、第２の半導体チップ３０の内部に達する。また、このＲＦ信号に基づいて第２の半導体チップ３０の内部で生成されたＲＦ信号は、第４の電極３５から出力される。
【００２３】
第３の半導体チップ４０は、第４の面４３を有する。第４の面４３のうち信号の進行方向における一端寄りの部分には第５の電極４４が形成されており、第４の面４３のうち信号の進行方向における他端寄りの部分には第６の電極４５が形成されている。第５の電極４４と、第４の電極３５とは、互いに対向しており、半田接合部４６ａを間に挟んで、互いに電気的に接続している。第６の電極４５と、配線パターン４７ａとは、互いに対向しており、半田接合部４６ｃを間に挟んで、互いに電気的に接続している。なお、第５の電極４４と、第４の電極３５とは、直接接続されていてもよいし、半田以外の導電性部材を間に挟んで接続されていてもよい。第４の電極３５から出力されたＲＦ信号は、半田接合部４６ａを通過して、第５の電極４４に入力され、第３の半導体チップ４０の内部に達する。また、このＲＦ信号に基づいて第３の半導体チップ４０の内部で生成されたＲＦ信号は、第６の電極４５から出力される。第６の電極４５から出力された信号は、配線パターン４７ａに入力される。第４の面４３の中央部分には、接地電極が形成されている。接地電極は、半田接合部４６ｂを間に挟んで、ＧＮＤパターン４７ｂと電気的に接続している。本実施形態では、複数の半田接合部４６ｂが並んで配置されている。図２では、一例として３つの半田接合部４６ｂを表示している。
【００２４】
接続チップ５０は、第２の半導体チップ３０の第２の面３３の一部を覆うように主面３上に配置されている。本実施形態では２つの接続チップ５０が設けられており、２つの接続チップ５０は、ＲＦ信号の進行方向と交差する方向に並んで配置されている。各接続チップ５０の一方の端子と、第２の面３３の接地電極等とは、半田接合部５６ａ（図３を参照）を間に挟んで、互いに電気的に接続している。各接続チップ５０の他方の端子と、複数の端子５７とは、半田接合部５６ｂを間に挟んで、互いに電気的に接続している。接続チップ５０の一方の端子と他方の端子とは、接続チップ５０の内部において、互いに電気的に接続している。
【００２５】
図４は、第１の半導体チップ２０、半田接合部２６ａ〜２６ｃの断面図である。図４に示されるように、第１の半導体チップ２０は、半導体基板２１と絶縁層２２とを有する。半導体基板２１の内部にはトランジスタを含む回路領域２１ａが形成されている。絶縁層２２の内部には、信号配線２２ａ及び２２ｂ、ビア配線２２ｃ及び２２ｄ、ビア配線２２ｆ、並びに、基準層２２ｅが設けられている。信号配線２２ａは回路領域２１ａ内のトランジスタの一方の端子と電気的に接続しており、信号配線２２ｂは回路領域２１ａ内のトランジスタの他方の端子と電気的に接続している。基準層２２ｅは、その一端寄りの部分が信号配線２２ａと対向し、他端寄りの部分が信号配線２２ｂと対向し、その中央部分が回路領域２１ａと対向するように設けられた、面状の導体層である。基準層２２ｅは、基準電位である接地電位を有する。信号配線２２ａは、ビア配線２２ｃを介して、半田接合部２６ａと電気的に接続している。ビア配線２２ｃの半田接合部２６ａ側の端部は、第１の電極２４を構成する。信号配線２２ｂは、ビア配線２２ｄを介して、半田接合部２６ｃと電気的に接続している。ビア配線２２ｄの半田接合部２６ｃ側の端部は、第２の電極２５を構成する。また、基準層２２ｅは、ビア配線２２ｆを介して、半田接合部２６ｂと電気的に接続している。第２の半導体チップ３０及び第３の半導体チップ４０は、第１の半導体チップ２０と同じ構造を有している。
【００２６】
次に、電子装置１の製造方法について説明する。図５〜図９は電子装置１の製造工程を示す図である。図５〜図７及び図９の各図における（ａ）並びに図８は、生成中の電子装置１の上面図であり、図５〜図７及び図９の各図における（ｂ）は生成中の電子装置１の断面図である。まず、図５（ａ）及び図５（ｂ）に示すように、金属板８及び絶縁層９を有する配線基板２の主面３に凹部１０を形成する。このとき、例えば凹部１０を切削により形成する。次に、凹部１０の底面１１に、レジストを塗布する。そして、塗布したレジストを加工（露光・現像）することにより、レジストから成り、内側にくぼみ１３を有する枠部１２を形成する。くぼみ１３の平面形状及び大きさは、第２の半導体チップ３０の第３の面３２の平面形状及び大きさと同じとされる。次に、図６（ａ）及び図６（ｂ）に示すように、枠部１２の内側に半田ペースト１４を充填する。次に、図７（ａ）及び図７（ｂ）に示すように、第３の面３２が凹部１０の底面１１と対向するように、第２の半導体チップ３０を半田ペースト１４上に配置する。このとき、図８に示すように、第２の半導体チップ３０の向きがずれることがある。しかし、続けてリフローを行うことにより、図７（ａ）及び図７（ｂ）に示すように、第２の半導体チップ３０の向きは、くぼみ１３の形状に沿って自動的に修正される（セルフアライン）。次に、半田接合部２６ａ〜２６ｃ付きの第１の半導体チップ２０の各半田接合部２６ａ〜２６ｃにフラックスを塗布したのち、図９（ａ）及び図９（ｂ）に示すように、第１の半導体チップ２０を配線基板２の凹部１０の周縁部上から第２の半導体チップ３０上にわたって配置する。このとき、半田接合部２６ａが配線パターン２７ａと接続し、半田接合部２６ｃが第３の電極３４と接続し、半田接合部２６ｂがＧＮＤパターン２７ｂと接続するように、第１の半導体チップ２０を配置する。次に、２回目のリフローを行うことにより、第１の半導体チップ２０を、配線基板２及び第２の半導体チップ３０の上に固定する。以上の工程を、第３の半導体チップ４０についても同じように行うことにより、電子装置１が完成する。
【００２７】
（作用効果）
図１０に、比較例に係る電子装置７０を示す。図１１に、図１０に示される電子装置７０のＸＩ−ＸＩ線に沿った断面図を示す。図１０及び図１１に示されるように、比較例にかかる電子装置７０では、本実施形態と異なり、配線基板７２に凹部が形成されておらず、半導体チップ８０がすべて配線基板７２上に並んで配置されている。図１０及び図１１に示されるように、電子装置７０は、配線基板７２、３つの半導体チップ８０Ａ〜８０Ｃ、及び半田接合部８６ａ〜８６ｃを備える。半導体チップ８０Ａ〜８０Ｃは、第１の半導体チップ２０と同じ構造を有する（図４を参照）。
【００２８】
配線基板７２は、金属板７８と、金属板７８上に設けられた絶縁層７９とを有する。金属板７８とは反対側の絶縁層７９の表面は配線基板７２の主面７３を構成し、絶縁層７９とは反対側の金属板７８の表面は配線基板７２の裏面７４を構成する。配線基板７２は、配線パターン８７Ａ〜８７Ｄ及びＧＮＤパターン８９Ａ〜８９Ｃを主面７３に有し、ビア配線８８Ａ〜８８Ｃを絶縁層７９の内部に有する。ＧＮＤパターン８９Ａ〜８９Ｃそれぞれは、ビア配線８８Ａ〜８８Ｃそれぞれを介して金属板７８と電気的に接続している。電子装置７０では、配線パターン８７Ａ〜８７ＤとＧＮＤパターン８９Ａ〜８９Ｃとは、主面７３上に交互に並んで配置されている。
【００２９】
半導体チップ８０Ａ〜８０Ｃは、第１の面８３を有する。第１の面８３のうち信号の進行方向における一端寄りの部分には第１の電極８４が形成されており、第１の面８３のうち信号の進行方向における他端寄りの部分には第２の電極８５が形成されている。半導体チップ８０Ａ〜８０Ｃそれぞれの第１の電極８４と配線パターン８７Ａ〜８７Ｃそれぞれの一端部とは、互いに対向しており、半田接合部８６ａを間に挟んで互いに電気的に接続している。半導体チップ８０Ａ〜８０Ｃそれぞれの第２の電極８５と配線パターン８７Ｂ〜８７Ｄそれぞれの他端部とは、互いに対向しており、半田接合部８６ｃを間に挟んで、互いに電気的に接続している。配線パターン８７Ａ〜８７Ｃそれぞれから出力されたＲＦ信号は、半導体チップ８０Ａ〜８０Ｃそれぞれの第１の電極８４に入力され、半導体チップ８０Ａ〜８０Ｃそれぞれの内部に達する。また、このＲＦ信号に基づいて半導体チップ８０Ａ〜８０Ｃそれぞれの内部で生成されたＲＦ信号は、第２の電極８５から出力され、配線パターン８７Ｂ〜８７Ｄそれぞれに入力される。また、半導体チップ８０Ａ〜８０Ｃそれぞれの第１の面８３の中央部分に設けられた接地電極は、半田接合部８６ｂを間に挟んで、ＧＮＤパターン８９Ａ〜８９Ｃそれぞれと電気的に接続している。
【００３０】
比較例に係る電子装置７０においては、半導体チップ８０Ａ又は８０Ｂの第２の電極８５から出力されたＲＦ信号は、半田接合部８６ｃ、配線パターン８７Ｂ又は８７Ｃ、及び半田接合部８６ａをそれぞれ通過して、半導体チップ８０Ｂ又は８０Ｃの第１の電極８４に入力される。したがって、電子装置７０においては、ＲＦ信号が通過する半田接合部８６ｃ、配線パターン８７Ｂ又は８７Ｃ、半田接合部８６ａのそれぞれにおいて、伝送損失が生ずる。また、隣り合う半導体チップ（例えば半導体チップ８０Ａ及び８０Ｂ）間の距離は、それらの側面が互いに接触する距離よりも小さくできず、半導体チップ８０Ａ〜８０Ｃの実装領域を縮小する妨げになる。
【００３１】
これに対して、本実施形態に係る電子装置１によれば、第２の電極２５から出力されたＲＦ信号は、半田接合部２６ｃを通過して、第３の電極３４に入力される。また、第４の電極３５から出力されたＲＦ信号は、半田接合部４６ａを通過して、第５の電極４４に入力される。したがって、半導体チップ間をＲＦ信号が伝わるに際して、１か所の半田接合部のみを通過するに過ぎず、比較例にかかる電子装置７０に比べて、半田接合部１か所による損失、及び配線パターン１か所による損失の分だけ伝送損失を低減することができる。また、第２の半導体チップ３０が凹部１０内に配置されるので、第１の半導体チップ２０、第３の半導体チップ４０と第２の半導体チップ３０との中心間隔（ピッチ）を小さくすることができ、その分だけ半導体チップの実装領域を小さくすることができる。従って、半導体チップのコンパクトな実装が可能になる。
【００３２】
なお、第２の半導体チップ３０を凹部１０の底面１１に固定する方法として、枠部１２を形成しない方法も考え得る。すなわち、枠部１２を形成せずに、半田バリア構造の電極をもつ第２の半導体チップ３０の第３の面３２を凹部１０の底面１１に固定し、その後、半田接合部付きの第１の半導体チップ２０の第１の面２３に設けられた半田接合部にフラックスを塗布し、第１の半導体チップ２０を配線パターン２７ａ及び第２の半導体チップ３０上に配置し、半田リフローを行う方法である。この際、必要に応じて、アンダーフィル材等で隙間を固定する。しかし、かかる工程によると、第２の半導体チップ３０を固定する際、垂直方向及び水平方向に高精度で固定する技術が必要となる。この点、本実施形態に係る電子装置１又は電子装置１の製造方法によれば、配線基板２の凹部１０に設けられた枠部１２の内側に半田ペースト１４を充填することにより、垂直方向及び水平方向において第２の半導体チップ３０を精度よく固定することができる。
【００３３】
本発明による電子装置及び電子装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態において例示された第１及び第２の半導体チップはトランジスタを含む回路領域を有するが、本発明の第１及び第２の半導体チップは、これ以外にも種々の回路を有することができる。
【符号の説明】
【００３４】
１…電子装置、２…配線基板、１０…凹部、１２…枠部、１４…半田ペースト、２０…第１の半導体チップ、２５…第２の電極、２６ｃ…半田接合部、３０…第２の半導体チップ、３４…第３の電極、３５…第４の電極、４０…第３の半導体チップ、４４…第５の電極、４６ａ…半田接合部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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