(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板上に絶縁膜ＧＦを介して、メモリセル用の制御ゲート電極ＣＧを形成し、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うように、半導体基板上に、内部に電荷蓄積部を有する絶縁膜ＭＺを介してメモリセル用のメモリゲート電極ＭＧを形成する。それから、イオン注入法により半導体基板にソースまたはドレイン用のｎ−型半導体領域ＥＸ１，ＥＸ２を形成し、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上にサイドウォールスペーサＳＷを形成し、イオン注入法により半導体基板にソースまたはドレイン用のｎ＋型半導体領域ＳＤ１，ＳＤ２を形成する。その後、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの上部が除去され、その絶縁膜ＭＺの除去量は、ｎ＋型半導体領域ＳＤ１，ＳＤ２の深さよりも大きい。【選択図】図２１
2016039329.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１絶縁膜を介して、前記メモリセル用の第１ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極と隣り合うように、前記半導体基板上に、内部に電荷蓄積部を有する第２絶縁膜を介して前記メモリセル用の第２ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程後、イオン注入法により、前記半導体基板に前記メモリセルのソースまたはドレイン用の第１半導体領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１ゲート電極および前記第２ゲート電極の互いに隣接する側とは反対側の側壁上に、側壁絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、イオン注入法により、前記半導体基板に前記メモリセルのソースまたはドレイン用の第２半導体領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１ゲート電極および前記第２ゲート電極を覆うように、第１層間絶縁膜を形成する工程、
（ｈ）前記第１層間絶縁膜を研磨して、前記第１ゲート電極および前記第２ゲート電極を露出させる工程、
を有し、
前記（ｃ）工程で形成された前記第２ゲート電極は、前記第１ゲート電極と、前記第２絶縁膜を介して隣り合い、
前記（ｆ）工程で形成された前記第２半導体領域は、前記第１半導体領域と同じ導電型であり、かつ、前記第１半導体領域よりも不純物濃度が高く、
前記（ｈ）工程では、前記第１ゲート電極と前記第２ゲート電極との間に介在する前記第２絶縁膜の上部が除去され、
前記（ｈ）工程における前記第２絶縁膜の除去量は、前記（ｆ）工程で形成された前記第２半導体領域の深さよりも大きい、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１ゲート電極と前記第２ゲート電極との間に介在する前記第２絶縁膜のうち、前記（ｆ）工程のイオン注入により不純物が注入された領域は、前記（ｈ）工程で除去される、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程後で、前記（ｄ）工程前に、
（ｃ１）前記半導体基板上にダミーゲート電極を形成する工程、
を更に有し、
前記（ｇ）工程では、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極を覆うように、前記第１層間絶縁膜を形成し、
前記（ｈ）工程では、前記第１層間絶縁膜を研磨して、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極を露出させる、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｈ）工程後に、
（ｉ）前記ダミーゲート電極を除去する工程、
（ｊ）前記（ｉ）工程で前記ダミーゲート電極が除去された領域である溝内に、第３ゲート電極を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第３ゲート電極は、メタルゲート電極である、半導体装置の製造方法。
【請求項６】
請求項３記載の半導体装置の製造方法において、
前記（ｂ）工程で形成された前記第１ゲート電極と、前記（ｃ１）工程で形成された前記ダミーゲート電極とは、それぞれ、シリコン膜と前記シリコン膜上の第３絶縁膜との積層膜からなり、
前記（ｈ）工程では、前記第１ゲート電極を構成する前記シリコン膜と、前記ダミーゲート電極を構成する前記シリコン膜とが露出される、半導体装置の製造方法。
【請求項７】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１絶縁膜を介して、前記メモリセル用の第１ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極と隣り合うように、前記半導体基板上に、内部に電荷蓄積部を有する第２絶縁膜を介して前記メモリセル用の第２ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程後、イオン注入法により、前記半導体基板に前記メモリセルのソースまたはドレイン用の第１半導体領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１ゲート電極および前記第２ゲート電極の互いに隣接する側とは反対側の側壁上に、側壁絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、イオン注入法により、前記半導体基板に前記メモリセルのソースまたはドレイン用の第２半導体領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１ゲート電極と前記第２ゲート電極との間に介在する前記第２絶縁膜の上部を除去する工程、
を有し、
前記（ｃ）工程で形成された前記第２ゲート電極は、前記第１ゲート電極と、前記第２絶縁膜を介して隣り合い、
前記（ｆ）工程で形成された前記第２半導体領域は、前記第１半導体領域と同じ導電型であり、かつ、前記第１半導体領域よりも不純物濃度が高く、
前記（ｇ）工程における前記第２絶縁膜の除去量は、前記（ｆ）工程で形成された前記第２半導体領域の深さよりも大きい、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１ゲート電極と前記第２ゲート電極との間に介在する前記第２絶縁膜のうち、前記（ｆ）工程のイオン注入により不純物が注入された領域は、前記（ｇ）工程で除去される、半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１ゲート電極と前記第２ゲート電極との間に介在する前記第２絶縁膜を選択的にエッチングし、前記第２絶縁膜の端部を前記第１ゲート電極の上面および前記第２ゲート電極の上面よりも後退させる、半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
（ｈ）前記（ｇ）工程後、前記第１ゲート電極および前記第２ゲート電極の露出表面を酸化する工程、
を更に有する、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
（ｉ）前記（ｈ）工程後、前記（ｈ）工程で前記第１ゲート電極および前記第２ゲート電極の表面に形成された酸化膜を除去する工程、
を更に有する、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
（ｊ）前記（ｉ）工程後、前記第１ゲート電極の上部と前記第２ゲート電極の上部と前記第２半導体領域の上部に、それぞれ金属シリサイド層を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１３】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１絶縁膜を介して、前記メモリセル用の第１ゲート電極を形成する工程、
（ｃ）前記第１ゲート電極と隣り合うように、前記半導体基板上に、内部に電荷蓄積部を有する第２絶縁膜を介して前記メモリセル用の第２ゲート電極を形成する工程、
（ｄ）前記（ｃ）工程後、イオン注入法により、前記半導体基板に前記メモリセルのソースまたはドレイン用の第１半導体領域を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１ゲート電極および前記第２ゲート電極をエッチバックして、前記第１ゲート電極および前記第２ゲート電極の高さを低くし、前記第１ゲート電極と前記第２ゲート電極との間から前記第２絶縁膜の一部を突出させる工程、
（ｆ）前記（ｅ）工程後、前記第１ゲート電極および前記第２ゲート電極の互いに隣接する側とは反対側の側壁上に、側壁絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、イオン注入法により、前記半導体基板に前記メモリセルのソースまたはドレイン用の第２半導体領域を形成する工程、
を有し、
前記（ｃ）工程で形成された前記第２ゲート電極は、前記第１ゲート電極と、前記第２絶縁膜を介して隣り合い、
前記（ｆ）工程では、前記第１ゲート電極と前記第２ゲート電極との間から突出する部分の前記第２絶縁膜の側壁上にも、前記側壁絶縁膜が形成され、
前記（ｇ）工程で形成された前記第２半導体領域は、前記第１半導体領域と同じ導電型であり、かつ、前記第１半導体領域よりも不純物濃度が高い、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第１ゲート電極と前記第２ゲート電極との間から突出する部分の前記第２絶縁膜の長さは、前記（ｇ）工程で形成された前記第２半導体領域の深さよりも大きい、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
（ｈ）前記（ｇ）工程後、前記第２半導体領域の上部と前記第１ゲート電極の上部と前記第２ゲート電極の上部に、それぞれ金属シリサイド層を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１ゲート電極の上面のうち、前記側壁絶縁膜で覆われていない領域に前記金属シリサイド層が形成され、前記第２ゲート電極の上面のうち、前記側壁絶縁膜で覆われていない領域に前記金属シリサイド層が形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００７−２５８４９７号公報（特許文献１）および特開２００８−２１１０１６号公報（特許文献２）には、不揮発性半導体記憶装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５８４９７号公報
【特許文献２】特開２００８−２１１０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板上に第１絶縁膜を介してメモリセル用の第１ゲート電極を形成する工程、（ｃ）前記第１ゲート電極と第２絶縁膜を介して隣り合うように、前記半導体基板上に、前記第２絶縁膜を介して前記メモリセル用の第２ゲート電極を形成する工程を有する。前記第２絶縁膜は、内部に電荷蓄積部を有している。半導体装置の製造方法は、更に、（ｄ）前記（ｃ）工程後、イオン注入法により前記半導体基板に前記メモリセルのソースまたはドレイン用の第１半導体領域を形成する工程、（ｅ）前記（ｄ）工程後、前記第１ゲート電極および前記第２ゲート電極の互いに隣接する側とは反対側の側壁上に側壁絶縁膜を形成する工程、を有する。半導体装置の製造方法は、更に、（ｆ）前記（ｅ）工程後、イオン注入法により前記半導体基板に前記メモリセルのソースまたはドレイン用の第２半導体領域を形成する工程、（ｇ）前記（ｆ）工程後、前記第１ゲート電極および前記第２ゲート電極を覆うように第１層間絶縁膜を形成する工程、を有する。半導体装置の製造方法は、更に、（ｈ）前記第１層間絶縁膜を研磨して前記第１ゲート電極および前記第２ゲート電極を露出させる工程を有し、前記（ｈ）工程における前記第２絶縁膜の除去量は、前記（ｆ）工程で形成された前記第２半導体領域の深さよりも大きい。
【０００８】
他の実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板上に第１絶縁膜を介してメモリセル用の第１ゲート電極を形成する工程、（ｃ）前記第１ゲート電極と第２絶縁膜を介して隣り合うように、前記半導体基板上に、前記第２絶縁膜を介して前記メモリセル用の第２ゲート電極を形成する工程を有する。前記第２絶縁膜は、内部に電荷蓄積部を有している。半導体装置の製造方法は、更に、（ｄ）前記（ｃ）工程後、イオン注入法により前記半導体基板に前記メモリセルのソースまたはドレイン用の第１半導体領域を形成する工程、（ｅ）前記（ｄ）工程後、前記第１ゲート電極および前記第２ゲート電極の互いに隣接する側とは反対側の側壁上に側壁絶縁膜を形成する工程、を有する。半導体装置の製造方法は、更に、（ｆ）前記（ｅ）工程後、イオン注入法により前記半導体基板に前記メモリセルのソースまたはドレイン用の第２半導体領域を形成する工程、（ｇ）前記（ｆ）工程後、前記第１ゲート電極と前記第２ゲート電極との間に介在する前記第２絶縁膜の上部を除去する工程、を有する。そして、前記（ｇ）工程における前記第２絶縁膜の除去量は、前記（ｆ）工程で形成された前記第２半導体領域の深さよりも大きい。
【０００９】
他の実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板上に第１絶縁膜を介してメモリセル用の第１ゲート電極を形成する工程、（ｃ）前記第１ゲート電極と第２絶縁膜を介して隣り合うように、前記半導体基板上に、前記第２絶縁膜を介して前記メモリセル用の第２ゲート電極を形成する工程を有する。前記第２絶縁膜は、内部に電荷蓄積部を有している。半導体装置の製造方法は、更に、（ｄ）前記（ｃ）工程後、イオン注入法により前記半導体基板に前記メモリセルのソースまたはドレイン用の第１半導体領域を形成する工程を有する。半導体装置の製造方法は、更に、（ｅ）前記（ｄ）工程後、前記第１ゲート電極および前記第２ゲート電極をエッチバックして、前記第１ゲート電極および前記第２ゲート電極の高さを低くし、前記第１ゲート電極と前記第２ゲート電極との間から前記第２絶縁膜の一部を突出させる工程、を有する。半導体装置の製造方法は、更に、（ｆ）前記（ｅ）工程後、前記第１ゲート電極および前記第２ゲート電極の互いに隣接する側とは反対側の側壁上と、前記第１ゲート電極と前記第２ゲート電極との間から突出する部分の前記第２絶縁膜の側壁上とに、側壁絶縁膜を形成する工程、を有する。半導体装置の製造方法は、更に、（ｇ）前記（ｆ）工程後、イオン注入法により前記半導体基板に前記メモリセルのソースまたはドレイン用の第２半導体領域を形成する工程、を有する。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の信頼性を向上させることができる。若しくはその両方を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図４】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】ステップＳ１９の研磨工程の説明図である。
【図２２】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】一実施の形態の半導体装置の要部断面図である。
【図３０】メモリセルの等価回路図である。
【図３１】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図３２】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図３３】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】ステップＳ１９の研磨工程の説明図である。
【図４０】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１の絶縁膜の除去工程の説明図である。
【図４３】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１５】
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１６】
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
【００１７】
図１〜図３は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図４〜図２８は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図４〜図２０および図２２〜図２８の断面図には、メモリセル領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、メモリセル領域１Ａに不揮発性メモリのメモリセルが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。また、図２１は、ステップＳ１９の研磨工程の説明図であり、メモリセル領域１Ａの一部の断面図が拡大して示されている。なお、図２１では、図面を見やすくするために、絶縁膜ＩＬ１の図示は省略している。
【００１８】
ここで、メモリセル領域１Ａは、半導体基板ＳＢ（の主面）において、不揮発性メモリのメモリセルが形成される予定の領域である。また、周辺回路領域１Ｂは、半導体基板ＳＢ（の主面）において、周辺回路が形成される予定の領域である。メモリセル領域１Ａと周辺回路領域１Ｂとは、同じ半導体基板ＳＢに存在している。すなわち、メモリセル領域１Ａと周辺回路領域１Ｂとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。なお、メモリセル領域１Ａと周辺回路領域１Ｂとは隣り合っていなくともよいが、理解を簡単にするために、図４〜図２０および図２２〜図２８の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。
【００１９】
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
【００２０】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもできる。また、周辺回路領域１Ｂに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary MISFET）を形成することもできる。
【００２１】
半導体装置を製造するには、図４に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図１のステップＳ２）。
【００２２】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝を形成した後、半導体基板ＳＢ上に、この素子分離用の溝を埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝の外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
【００２３】
次に、図５に示されるように、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図１のステップＳ３）。
【００２４】
ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
【００２５】
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるＭＩＳＦＥＴのしきい値電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００２６】
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜ＧＦを形成する（図１のステップＳ４）。
【００２７】
絶縁膜ＧＦは、メモリセル領域１Ａにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１の上面）と、周辺回路領域１Ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ２の上面）とに形成される。絶縁膜ＧＦとしては、例えば酸化シリコン膜を用いることができるが、酸窒化シリコン膜を用いることも可能である。メモリセル領域１Ａにおける絶縁膜ＧＦと周辺回路領域１Ｂにおける絶縁膜ＧＦとは、同じ工程で形成することも、異なる工程で形成することもできる。
【００２８】
絶縁膜ＧＦが酸化シリコン膜の場合は、例えば熱酸化法により絶縁膜ＧＦを形成することができる。また、絶縁膜ＧＦを酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、熱酸化法により酸化シリコン膜を形成した後にプラズマ中で窒化処理（プラズマ窒化）を行う手法などにより、形成することができる。絶縁膜ＧＦの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。なお、図５では、便宜上、絶縁膜ＧＦが素子分離領域ＳＴ上にも形成されているように描かれているが、絶縁膜ＧＦを熱酸化法により形成した場合には、実際には、素子分離領域ＳＴ上には絶縁膜ＧＦは形成されない。
【００２９】
他の形態として、ステップＳ４において、周辺回路領域１Ｂの絶縁膜ＧＦを、メモリセル領域１Ａの絶縁膜ＧＦとは別の工程で形成することもできる。
【００３０】
次に、図６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわちメモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＧＦ上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成（堆積）する（図１のステップＳ５）。
【００３１】
シリコン膜ＰＳ１は、制御トランジスタのゲート電極用の導電膜であり、すなわち、後述の制御ゲート電極ＣＧを形成するための導電膜である。また、シリコン膜ＰＳ１は、後述のゲート電極ＧＥ１を形成するための導電膜を兼ねている。すなわち、シリコン膜ＰＳ１により、後述の制御ゲート電極ＣＧと後述のゲート電極ＧＥ１が形成される。
【００３２】
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の膜厚（堆積膜厚）は、例えば５０〜２５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。メモリセル領域１Ａのシリコン膜ＰＳ１は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
【００３３】
次に、図７に示されるように、シリコン膜ＰＳ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、メモリセル領域１Ａに制御ゲート電極ＣＧを形成する（図１のステップＳ６）。ステップＳ６のパターニング工程は、具体的には、例えば次のようにして行うことができる。
【００３４】
すなわち、シリコン膜ＰＳ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、メモリセル領域１Ａのシリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングする。このフォトレジストパターンは、ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と周辺回路領域１Ｂ全体とに形成される。シリコン膜ＰＳ１のパターニングの後で、このフォトレジストパターンは除去される。
【００３５】
このようにして、ステップＳ６でシリコン膜ＰＳ１がパターニングされ、図７に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。このとき、周辺回路領域１Ｂでは、上述したようにフォトレジストパターンを形成していたため、シリコン膜ＰＳ１のパターニングは行われず、シリコン膜ＰＳ１がそのまま残存する。周辺回路領域１Ｂに残存するシリコン膜ＰＳ１を、符号ＰＳ１ａを付してシリコン膜ＰＳ１ａと称することとする。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜ＧＦが、制御トランジスタのゲート絶縁膜となる。従って、シリコン膜ＰＳ１からなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＦを介して形成された状態となる。
【００３６】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＦ（すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＦ）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００３７】
シリコン膜ＰＳ１ａの側面（端部）は、素子分離領域ＳＴ上に位置していることが好ましい。これにより、周辺回路領域１Ｂの活性領域（素子分離領域ＳＴで規定された活性領域）は、シリコン膜ＰＳ１ａで覆われることになる。こうすることで、周辺回路領域１Ｂの半導体基板ＳＢの基板領域（Ｓｉ基板領域）が不要なエッチングを受けるのを防止することができる。
【００３８】
次に、メモリセル領域１Ａに後で形成されるメモリトランジスタのしきい値電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００３９】
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図８に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１のステップＳ７）。この際、周辺回路領域１Ｂでは、シリコン膜ＰＳ１ａが残存しているので、このシリコン膜ＰＳ１ａの表面（上面および側面）上にも絶縁膜ＭＺが形成される。このため、ステップＳ７において、絶縁膜ＭＺは、半導体基板ＳＢ上に、制御ゲート電極ＣＧおよび周辺回路領域１Ｂのシリコン膜ＰＳ１ａを覆うように形成される。
【００４０】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００４１】
なお、図面を見やすくするために、図８では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図８において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる。
【００４２】
絶縁膜ＭＺのうち、酸化シリコン膜ＭＺ１，ＭＺ３は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、例えばＣＶＤ法により形成することができる。
【００４３】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を形成している。信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
【００４４】
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜ＭＺ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。
【００４５】
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。
【００４６】
絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＺを、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３とを有する積層膜とすることで達成できる。
【００４７】
絶縁膜ＭＺのトップ絶縁膜（ここでは酸化シリコン膜ＭＺ３）とボトム絶縁膜（ここでは酸化シリコン膜ＭＺ１）のそれぞれのバンドギャップは、トップ絶縁膜とボトム絶縁膜との間の電荷蓄積層（ここでは窒化シリコン膜ＭＺ２）のバンドギャップよりも大きい必要がある。そうすることで、電荷蓄積層としての窒化シリコン膜ＭＺ２を挟む酸化シリコン膜ＭＺ３と酸化シリコン膜ＭＺ１とが、それぞれ、電荷蓄積層に電荷を閉じ込めるための電荷ブロック層（または電荷閉じ込め層）として機能することができる。酸化シリコン膜は、窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、電荷蓄積層として窒化シリコン膜を採用し、トップ絶縁膜およびボトム絶縁膜としてそれぞれ酸化シリコン膜を採用することができる。
【００４８】
次に、図９に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、周辺回路領域１Ｂにおいてはシリコン膜ＰＳ１ａを覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図１のステップＳ８）。
【００４９】
シリコン膜ＰＳ２は、後述のメモリゲート電極ＭＧを形成するための膜（導電膜）である。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の堆積膜厚は、例えば３０〜１５０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。
【００５０】
また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。シリコン膜ＰＳ２は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。シリコン膜ＰＳ２の成膜時にｎ型不純物を導入する場合には、シリコン膜ＰＳ２の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜ＰＳ２を成膜することができる。
【００５１】
次に、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図１のステップＳ９）。
【００５２】
ステップＳ９のエッチバック工程では、シリコン膜ＰＳ２の堆積膜厚の分だけシリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、制御ゲート電極ＣＧの両方の側壁上に、絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１０に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成される。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うように形成される。
【００５３】
メモリゲート電極ＭＧは、メモリセル用のゲート電極であり、より特定的には、メモリセルのメモリトランジスタ用のゲート電極である。
【００５４】
シリコンスペーサＳＰは、シリコンからなるサイドウォールスペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰとは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。また、周辺回路領域１Ｂに残存させているシリコン膜ＰＳ１ａの側壁上にも、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成され得る。
【００５５】
ステップＳ９のエッチバック工程を行うことにより、メモリゲート電極ＭＧとシリコンスペーサＳＰで覆われていない領域の絶縁膜ＭＺが露出される。ステップＳ９で形成されたメモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜ＭＺが介在している。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ８で堆積するシリコン膜ＰＳ２の堆積膜厚を調整することで、メモリゲート電極ＭＧのゲート長を調整することができる。
【００５６】
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成してから、そのフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去する（図１のステップＳ１０）。その後、そのフォトレジストパターンを除去する。ステップＳ１０のエッチング工程により、図１１に示されるように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【００５７】
次に、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２のステップＳ１１）。図１１には、この段階が示されている。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１１からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域との、両領域にわたって絶縁膜ＭＺが連続的に延在している。なお、既に上述したが、図１１において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３との積層膜からなる。
【００５８】
このようにして、ステップＳ７〜Ｓ１１により、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、内部に電荷蓄積部を有する絶縁膜ＭＺを介してメモリセル用のメモリゲート電極ＭＧが形成される。より特定的には、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うように、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、内部に電荷蓄積部を有する絶縁膜ＭＺを介してメモリセル用のメモリゲート電極ＭＧが形成される。
【００５９】
次に、周辺回路領域１Ｂのシリコン膜ＰＳ１ａをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図１２に示されるように、周辺回路領域１Ｂにゲート電極ＧＥ１を形成する（図２のステップＳ１２）。
【００６０】
このステップＳ１２のパターニング工程は、例えば次のようにして行うことができる。すなわち、周辺回路領域１Ｂに形成されているシリコン膜ＰＳ１ａ上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、メモリセル領域１Ａ全体と、周辺回路領域１Ｂにおけるゲート電極ＧＥ１形成予定領域とに形成される。それから、このフォトレジストパターンをエッチングマスクとして用いて、周辺回路領域１Ｂにおけるシリコン膜ＰＳ１ａをエッチング（好ましくはドライエッチング）してパターニングする。このとき、メモリセル領域１Ａのメモリゲート電極ＭＧおよび制御ゲート電極ＣＧは、フォトレジストパターンで覆われているため、エッチングされない。その後、このフォトレジストパターンを除去する。これにより、図１２に示されるように、パターニングされたシリコン膜ＰＳ１ａからなるゲート電極ＧＥ１が、周辺回路領域１Ｂに形成される。
【００６１】
なお、ゲート電極ＧＥ１は、ダミーのゲート電極（擬似的なゲート電極）であり、後で除去される。また、ゲート電極ＧＥ１は、後で除去されて後述のゲート電極ＧＥ２に置き換えられるため、リプレイスメントゲート電極または置換用ゲート電極とみなすこともできる。
【００６２】
周辺回路領域１Ｂにおいて、ゲート電極ＧＥ１で覆われた部分以外の絶縁膜ＧＦは、ステップＳ１２のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００６３】
このようにして、周辺回路領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＧＦを介して、ゲート電極ＧＥ１が形成される。
【００６４】
次に、図１３に示されるように、ｎ−型半導体領域（ｎ型不純物拡散層、エクステンション領域、ＬＤＤ領域）ＥＸ１，ＥＸ２，ＥＸ３を、イオン注入法を用いて形成する（図２のステップＳ１３）。
【００６５】
ステップＳ１３において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１をマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することにより、ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成することができる。この際、ｎ−型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧがマスク（イオン注入阻止マスク）として機能することにより、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域ＥＸ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥ１がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ１の両側壁に自己整合して形成される。
【００６６】
ｎ−型半導体領域ＥＸ１およびｎ−型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。また、ｎ−型半導体領域ＥＸ３は周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とｎ−型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【００６７】
次に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上と、ゲート電極ＧＥ１の側壁上とに、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図２のステップＳ１４）。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。
【００６８】
ステップＳ１４のサイドウォールスペーサＳＷ形成工程は、具体的には次のようにして行うことができる。すなわち、まず、図１４に示されるように、半導体基板ＳＢの主面全面上に、サイドウォールスペーサＳＷ形成用の絶縁膜ＳＷａをＣＶＤ法などを用いて堆積する。このサイドウォールスペーサＳＷ形成用の絶縁膜ＳＷａは、例えば、酸化シリコン膜、窒化シリコン膜、あるいはそれらの積層膜からなる。それから、このサイドウォールスペーサＳＷ形成用の絶縁膜ＳＷａを異方性エッチング（エッチバック）することによって、図１５に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上とゲート電極ＧＥ１の側壁上とに選択的にこの絶縁膜ＳＷａを残して、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、ゲート電極ＧＥ１の両側壁上と、制御ゲート電極ＣＧの側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
【００６９】
次に、図１６に示されるように、ｎ＋型半導体領域（ｎ型不純物拡散層、ソース・ドレイン領域）ＳＤ１，ＳＤ２，ＳＤ３を、イオン注入法を用いて形成する（図２のステップＳ１５）。
【００７０】
ステップＳ１５において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１とそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入することで、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を形成することができる。この際、ｎ＋型半導体領域ＳＤ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ２は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧとその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ＋型半導体領域ＳＤ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷとがマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＧＥ１の両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とｎ＋型半導体領域ＳＤ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。また、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを同じイオン注入で形成し、ｎ＋型半導体領域ＳＤ３を他のイオン注入で形成することもできる。
【００７１】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域（後述の図２９の半導体領域ＭＳに対応）が形成される。また、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域（後述の図２９の半導体領域ＭＤに対応）が形成される。また、ｎ−型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ３とにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。また、ｎ＋型半導体領域ＳＤ３は、ｎ−型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深い。
【００７２】
次に、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図２のステップＳ１６）。
【００７３】
このようにして、メモリセル領域１Ａに、不揮発性メモリのメモリセルのメモリゲート電極ＭＧと制御ゲート電極ＣＧとソース・ドレイン領域とが形成され、周辺回路領域１ＢにＭＩＳＦＥＴのソース・ドレイン領域が形成されたが、周辺回路領域１Ｂにおいて、最終的に使用するゲート電極（後述のゲート電極ＧＥ２）は、まだ形成されていない。
【００７４】
次に、金属シリサイド層ＳＬを形成する（図２のステップＳ１７）。
【００７５】
金属シリサイド層ＳＬは、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにして金属シリサイド層ＳＬを形成することができる。
【００７６】
すなわち、まず、図１７に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上面（表面）上を含む半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷを覆うように、金属シリサイド層ＳＬ形成用の金属膜ＭＭを形成（堆積）する。この金属膜ＭＭは、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理（金属シリサイド層ＳＬ形成用の熱処理）を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上層部分（表層部分）を、金属シリサイド層ＳＬ形成用の金属膜ＭＭと反応させる。これにより、図１８に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜ＭＭをウェットエッチングなどにより除去し、図１８にはこの段階の断面図が示されている。また、未反応の金属膜ＭＭを除去した後に、更に熱処理を行うこともできる。金属膜ＭＭがコバルト膜の場合は、金属シリサイド層ＳＬはコバルトシリサイド層からなり、金属膜ＭＭがニッケル膜の場合は、金属シリサイド層ＳＬはニッケルシリサイド層からなり、金属膜ＭＭがニッケル白金合金膜の場合は、金属シリサイド層ＳＬは白金添加ニッケルシリサイド層からなる。
【００７７】
このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上部に金属シリサイド層ＳＬを形成し、それによって、ソース、ドレインの抵抗を低減することができる。サリサイドプロセスを用いることにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３上に、それぞれ金属シリサイド層ＳＬを自己整合的に形成することができる。
【００７８】
また、図１８には、ステップＳ１７において、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の各上部だけでなく、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上部（上面、表面、上層部）にも金属シリサイド層ＳＬが形成される場合が示されている。ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の上面（表面）だけでなく、各ゲート電極ＣＧ，ＭＧ，ＧＥ１の上面（表面）も露出されている状態で、上記金属膜ＭＭを形成すれば、上記熱処理によって、各ゲート電極ＣＧ，ＭＧ，ＧＥ１の上層部分（表層部分）が金属膜ＭＭと反応して、各ゲート電極ＣＧ，ＭＧ，ＧＥ１の上部に、金属シリサイド層ＳＬが形成されることになる。制御ゲート電極ＣＧ上の金属シリサイド層ＳＬは、制御ゲート電極ＣＧの一部とみなすこともできる。また、メモリゲート電極ＭＧ上の金属シリサイド層ＳＬは、メモリゲート電極ＭＧの一部とみなすこともできる。また、ゲート電極ＧＥ１上の金属シリサイド層ＳＬは、ゲート電極ＧＥ１の一部とみなすこともできる。
【００７９】
但し、本実施の形態では、ステップＳ１７で各ゲート電極ＣＧ，ＭＧ，ＧＥ１の上部に金属シリサイド層ＳＬを形成したとしても、後述のステップＳ１９の研磨工程で、各ゲート電極ＣＧ，ＭＧ，ＧＥ１の上部の金属シリサイド層ＳＬは除去されてしまう。このため、本実施の形態では、ステップＳ１７において、各ゲート電極ＣＧ，ＭＧ，ＧＥ１の上部には、金属シリサイド層ＳＬを形成しなくともよい。
【００８０】
次に、図１９に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ１を形成（堆積）する（図２のステップＳ１８）。
【００８１】
絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。
【００８２】
次に、絶縁膜ＩＬ１の上面を、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨する（図２のステップＳ１９）。
【００８３】
ステップＳ１９の研磨工程により、図２０に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上面が露出される。
【００８４】
ステップＳ１９の研磨工程で重要なのは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されている絶縁膜ＭＺの上部を除去することであり、その絶縁膜ＭＺの除去量（研磨量）Ｌ１を、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１よりも大きく（Ｌ１＞Ｄ１）することである。図２１は、ステップＳ１９の研磨工程の説明図であり、ステップＳ１９の研磨工程を行う直前の段階のメモリセル領域１Ａの一部の断面図が拡大して示されているが、図面を見やすくするために、図２１では絶縁膜ＩＬ１の図示は省略してある。
【００８５】
ステップＳ１９の研磨工程では、図２１において点線で示されている位置まで、研磨を行う。図２１において点線で示されているのは、ステップＳ１９の研磨工程を終了した段階での研磨面（研磨表面、研磨位置）ＫＭの位置である。
【００８６】
すなわち、ステップＳ１９の研磨工程においては、絶縁膜ＩＬ１を研磨していくと、研磨面が、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在している絶縁膜ＭＺに到達して、その絶縁膜ＭＺが研磨面から露出するが、更に研磨を行って、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在している絶縁膜ＭＺの上部を所定量、除去する。この際、絶縁膜ＭＺを挟んでいる制御ゲート電極ＣＧとメモリゲート電極ＭＧの各上部も、絶縁膜ＭＺとともに研磨されて除去される。つまり、図２１において、研磨面ＫＭよりも上に位置する部分の制御ゲート電極ＣＧとメモリゲート電極ＭＧと絶縁膜ＭＺとサイドウォールスペーサＳＷと絶縁膜ＩＬ１とが、ステップＳ１９で研磨されて除去される（但し図２１では絶縁膜ＩＬ１は図示していない）。
【００８７】
本実施の形態では、ステップＳ１９の研磨工程において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されている絶縁膜ＭＺの除去量（研磨量）Ｌ１が、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１よりも大きく（Ｌ１＞Ｄ１）なるようにする。ここで、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１は、上記図１６に示されており、ステップＳ１５でイオン注入法を用いてｎ＋型半導体領域ＳＤ１，ＳＤ２を形成したときの、半導体基板ＳＢの表面（上面）からｎ＋型半導体領域ＳＤ１，ＳＤ２の底面までの深さ（半導体基板の主面に略垂直な方向の寸法）に対応している。また、ステップＳ１９の研磨工程における絶縁膜ＭＺの除去量（研磨量）Ｌ１は、図２１に示されており、ステップＳ１９の研磨工程で除去された部分の絶縁膜ＭＺの寸法（半導体基板ＳＢの主面に略垂直な方向の寸法）に対応している。
【００８８】
一例をあげれば、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１が５０ｎｍであった場合は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されている絶縁膜ＭＺのステップＳ１９における除去量（研磨量）Ｌ１を、５０ｎｍよりも大きくする。
【００８９】
Ｌ１＞Ｄ１が成り立つようにステップＳ１９の研磨工程の研磨量を設定しているため、ステップＳ１９の研磨工程を終了すると、図２０に示されるように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上面が露出された状態になる。ステップＳ１７で制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上部に金属シリサイド層ＳＬを形成していた場合は、ステップＳ１９の研磨工程で、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１の各上部の金属シリサイド層ＳＬも除去し得る。
【００９０】
なお、ステップＳ１８で絶縁膜ＩＬ１を成膜した段階では、絶縁膜ＩＬ１の上面には、上記図１９のように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ１およびサイドウォールスペーサＳＷなどを反映した凹凸または段差が形成されている場合もあるが、ステップＳ１９の研磨工程の後は、図２０のように絶縁膜ＩＬ１の上面は平坦化されている。
【００９１】
また、他の形態として、ステップＳ１９の研磨工程を、ＣＭＰなどの研磨処理にドライエッチングまたはウェットエッチングを組み合わせることで、行うこともできる。
【００９２】
次に、ゲート電極ＧＥ１をエッチングして除去する（図３のステップＳ２０）。
【００９３】
ステップＳ２０は、例えば次のようにして行うことができる。すなわち、まず、図２２に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆い、かつ、ゲート電極ＧＥ１を覆わずに露出させるような絶縁膜（マスク層）ＩＬ２を、絶縁膜ＩＬ１上に形成する。絶縁膜ＩＬ２は、例えば、半導体基板ＳＢ上に、すなわち絶縁膜ＩＬ１上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１を覆うように絶縁膜（絶縁膜ＩＬ２形成用の絶縁膜）を形成してから、この絶縁膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、形成することができる。ステップＳ１９の研磨工程により、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥ１が露出されたが、絶縁膜ＩＬ２を形成すると、ゲート電極ＧＥ１の上面は絶縁膜ＩＬ２で覆われずに露出した状態になり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは絶縁膜ＩＬ２で覆われることで露出していない状態になる。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺも、絶縁膜ＩＬ２で覆われることで露出していない状態になる。このため、絶縁膜ＩＬ２は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺを覆いかつゲート電極ＧＥ１を露出するマスク層とみなすことができる。それから、ゲート電極ＧＥ１をエッチングして除去し、図２２には、この段階が示されている。ステップＳ２０のエッチングは、ドライエッチングまたはウェットエッチングあるいは両者の組み合わせを用いることができる。
【００９４】
なお、ステップＳ２０のエッチングまたはエッチング工程について言及する場合、絶縁膜ＩＬ２を形成する（パターニングする）際のエッチングではなく、マスク層としての絶縁膜ＩＬ２を形成した後にゲート電極ＧＥ１を選択的に除去するために行うエッチングのことである。
【００９５】
ステップＳ２０でゲート電極ＧＥ１が除去されたことにより、溝（凹部、窪み部）ＴＲが形成される。溝ＴＲは、ゲート電極ＧＥ１が除去された領域であり、ゲート電極ＧＥ１を除去するまでゲート電極ＧＥ１が存在していた領域に対応している。溝ＴＲの底面は、絶縁膜ＧＦの上面により形成され、溝ＴＲの側壁（側面）は、サイドウォールスペーサＳＷの側面（ゲート電極ＧＥ１の除去前までゲート電極ＧＥ１に接していた側面）により形成されている。
【００９６】
ステップＳ２０のゲート電極ＧＥ１のエッチング工程は、ゲート電極ＧＥ１に比べて、絶縁膜ＩＬ１、絶縁膜ＩＬ２、絶縁膜ＧＦおよびサイドウォールスペーサＳＷがエッチングされにくい条件で、エッチングを行うことが好ましい。すなわち、ゲート電極ＧＥ１のエッチング速度に比べて、絶縁膜ＩＬ１、絶縁膜ＩＬ２、絶縁膜ＧＦおよびサイドウォールスペーサＳＷのエッチング速度が小さくなる条件で、ゲート電極ＧＥ１のエッチングを行うことが好ましい。これにより、ステップＳ２０のゲート電極ＧＥ１のエッチング工程において、ゲート電極ＧＥ１を選択的にエッチングすることができる。ゲート電極ＧＥ１はシリコン（ポリシリコン）により形成されているため、ステップＳ２０において、ゲート電極ＧＥ１の高いエッチング選択比を確保しやすくなる。これにより、ステップＳ２０において、ゲート電極ＧＥ１を選択的に除去することが、容易かつ的確に行えるようになる。
【００９７】
ステップＳ２０のゲート電極ＧＥ１のエッチング工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、および、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺは、絶縁膜ＩＬ２で覆われており、露出していないため、エッチングされずに済む。このため、ステップＳ２０では、ゲート電極ＧＥ１はエッチングされて除去されるが、制御ゲート電極ＣＧとメモリゲート電極ＭＧとそれらの間の絶縁膜ＭＺとは、エッチングされずにそのまま残存する。
【００９８】
また、絶縁膜ＩＬ２は、絶縁膜ＩＬ１とは異なる絶縁材料により形成することがより好ましく、これにより、所望の平面形状を有する絶縁膜ＩＬ２を形成しやすくなる。例えば、絶縁膜ＩＬ１を酸化シリコン膜により形成した場合は、絶縁膜ＩＬ２を窒化シリコン膜により形成することができる。
【００９９】
次に、図２３に示されるように、半導体基板ＳＢ上に、すなわち溝ＴＲの内面（底面および側壁）上を含む絶縁膜ＩＬ１，ＩＬ２上に、絶縁膜ＨＫを形成する（図３のステップＳ２１）。それから、半導体基板ＳＢ上に、すなわち絶縁膜ＨＫ上に、溝ＴＲ内を埋めるように、ゲート電極用の導電膜として金属膜（導電膜）ＭＥを形成する（図３のステップＳ２２）。
【０１００】
溝ＴＲにおいて、ステップＳ２１では溝ＴＲの底面および側壁（側面）上に絶縁膜ＨＫが形成されるが、溝ＴＲは絶縁膜ＨＫでは完全には埋まらず、ステップＳ２２で金属膜ＭＥを形成することにより、溝ＴＲは絶縁膜ＨＫと金属膜ＭＥとにより完全に埋まった状態になる。
【０１０１】
絶縁膜ＨＫは、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのゲート絶縁膜用の絶縁膜であり、金属膜ＭＥは、周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのゲート電極用の導電膜である。
【０１０２】
絶縁膜ＨＫは、窒化シリコンよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるＨｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、Ｈｉｇｈ−ｋ膜、高誘電率膜、高誘電率絶縁膜あるいは高誘電率ゲート絶縁膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
【０１０３】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方を更に含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１０４】
金属膜ＭＥとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。このため、金属膜ＭＥは、金属伝導を示す導電膜であり、単体の金属膜（純金属膜）や合金膜に限定されず、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）であってもよい。また、金属膜ＭＥを積層膜（複数の膜が積層された積層膜）とすることもできるが、その場合、その積層膜の最下層は金属膜（金属伝導を示す導電膜）とする。また、その積層膜を、複数の金属膜（金属伝導を示す導電膜）の積層膜とすることもできる。金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができる。
【０１０５】
金属膜ＭＥの好適な一例として、金属膜ＭＥを、窒化チタン（ＴｉＮ）膜と該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜とすることができる。この場合、ステップＳ２２において、まず絶縁膜ＨＫ上に窒化チタン膜を形成してから、その窒化チタン膜上に、溝ＴＲ内を埋めるように、アルミニウム膜を形成することになる。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後で形成するゲート電極ＧＥ２の低抵抗化を図ることができる。また、後で形成されるゲート電極ＧＥ２におけるゲート絶縁膜に接する部分（ここでは窒化チタン膜）の材料の仕事関数で、そのゲート電極ＧＥ２を備える各ＭＩＳＦＥＴのしきい値電圧を制御することができる。
【０１０６】
次に、図２４に示されるように、溝ＴＲの外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などの研磨処理によって除去することにより、溝ＴＲ内に絶縁膜ＨＫおよび金属膜ＭＥを埋め込む（図３のステップＳ２３）。
【０１０７】
すなわち、ステップＳ２３では、溝ＴＲの外部の金属膜ＭＥおよび絶縁膜ＨＫを除去し、溝ＴＲ内に絶縁膜ＨＫおよび金属膜ＭＥを残す。これにより、溝ＴＲ内に絶縁膜ＨＫと金属膜ＭＥとが残存して埋め込まれた状態になる。すなわち、溝ＴＲ内に絶縁膜ＨＫを介して金属膜ＭＥが埋め込まれた状態になる。
【０１０８】
溝ＴＲに埋め込まれた金属膜ＭＥが、ＭＩＳＦＥＴのゲート電極ＧＥ２となり、溝ＴＲに埋め込まれた絶縁膜ＨＫが、そのＭＩＳＦＥＴのゲート絶縁膜として機能する。つまり、溝ＴＲに、絶縁膜ＨＫを介して金属膜ＭＥを埋め込むことで、ゲート電極ＧＥ２が形成される。
【０１０９】
このように、ステップＳ２０でダミーゲート電極であるゲート電極ＧＥ１が除去された領域である溝ＴＲ内に、ステップＳ２１，Ｓ２２，Ｓ２３により、高誘電率絶縁膜である絶縁膜ＨＫを介してゲート電極ＧＥ２が形成される。ゲート電極ＧＥ２は、周辺回路のＭＩＳＦＥＴ用（すなわちメモリセル以外のＭＩＳＦＥＴ用）のゲート電極である。ゲート電極ＧＥ２は、メタルゲート電極である。
【０１１０】
また、本実施の形態では、ゲート電極ＧＥ１を除去してゲート電極ＧＥ２に置き換え、このゲート電極ＧＥ２を周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極として用いている。このため、上記ゲート電極ＧＥ１は、ダミーのゲート電極（擬似的なゲート電極）であり、リプレイスメントゲート電極または置換用ゲート電極とみなすことができ、ゲート電極ＧＥ２は、ＭＩＳＦＥＴを構成するゲート電極とみなすことができる。
【０１１１】
また、本実施の形態では、金属膜ＭＥを用いてゲート電極ＧＥ２を形成しているため、ゲート電極ＧＥ２をメタルゲート電極とすることができる。ゲート電極ＧＥ２をメタルゲート電極としたことで、ゲート電極ＧＥ２の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
【０１１２】
周辺回路領域１Ｂにおいて、絶縁膜ＨＫは、溝ＴＲの底面および側壁上に形成され、ゲート電極ＧＥ２は、底面および側壁（側面）が絶縁膜ＨＫに隣接する。ゲート電極ＧＥ２と半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間には、絶縁膜ＧＦと絶縁膜ＨＫが介在しており、ゲート電極ＧＥ２とサイドウォールスペーサＳＷとの間には、絶縁膜ＨＫが介在している。ゲート電極ＧＥ２の直下の絶縁膜ＧＦ，ＨＫがＭＩＳＦＥＴのゲート絶縁膜として機能するが、絶縁膜ＨＫは高誘電率膜であるため、高誘電率ゲート絶縁膜として機能する。
【０１１３】
また、ステップＳ２３において、絶縁膜ＩＬ２も研磨されて除去され得る。このため、ステップＳ２３を行うと、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上面が露出されることになる。
【０１１４】
また、本実施の形態では、ステップＳ２０でゲート電極ＧＥ１をエッチングして除去した後、溝ＴＲの底部の絶縁膜ＧＦを除去せずに、ステップＳ２１で絶縁膜ＨＫを形成する場合について説明した。この場合、周辺回路領域１Ｂでは、絶縁膜ＨＫと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間（界面）に、界面層として絶縁膜ＧＦが介在することになる。
【０１１５】
他の形態として、ステップＳ２０でゲート電極ＧＥ１をエッチングして除去した後、ステップＳ２１で絶縁膜ＨＫを形成する前に、溝ＴＲの底部の絶縁膜ＧＦを除去することも可能である。その場合、溝ＴＲ絶縁膜ＧＦを除去した後で、溝ＴＲの底部で露出する半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面に酸化シリコン膜または酸窒化シリコン膜からなる界面層を形成してから、ステップＳ２１で絶縁膜ＨＫを形成すれば、より好ましい。そうすれば、絶縁膜ＨＫと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との間（界面）に、酸化シリコン膜または酸窒化シリコン膜からなる界面層が介在することになる。
【０１１６】
高誘電率膜である絶縁膜ＨＫを、半導体基板ＳＢの表面（シリコン面）上に直接的に形成せずに、絶縁膜ＨＫと半導体基板ＳＢ（ｐ型ウエルＰＷ２）との界面に、薄い酸化シリコン膜または酸窒化シリコン膜からなる界面層を設けた場合、トラップ準位などの欠陥数を減らして、駆動能力や信頼性を向上させることができる。
【０１１７】
また、本実施の形態では、高誘電率ゲート絶縁膜（ここでは絶縁膜ＨＫ）は、ステップＳ２０でゲート電極ＧＥ１をエッチングによって除去した後に、形成している。
【０１１８】
他の形態として、ゲート電極ＧＥ１を形成した段階で、周辺回路領域１Ｂに形成するメタルゲート型ＭＩＳＦＥＴ用の高誘電率ゲート絶縁膜を、既に形成しておくこともできる。この場合は、ステップＳ２０でゲート電極ＧＥ１をエッチングによって除去した後、ステップＳ２１の絶縁膜ＨＫ形成工程を行わずに、ステップＳ２２の金属膜ＭＥ形成工程を行うことができる。例えば、周辺回路領域１Ｂの絶縁膜ＧＦ上に、絶縁膜ＨＫに相当する高誘電率膜（高誘電率絶縁膜）を形成してから、上記シリコン膜ＰＳ１を形成する。具体的には、上記ステップＳ４で絶縁膜ＧＦを形成した後、半導体基板ＳＢの主面全面上に絶縁膜ＨＫに相当する高誘電率膜を形成してから、メモリセル領域１Ａの高誘電率膜を選択的に除去し、かつ、周辺回路領域１Ｂの高誘電率膜は残し、この状態でシリコン膜ＰＳ１を形成すればよい。これにより、ゲート電極ＧＥ１を形成すると、ゲート電極ＧＥ１の下には、高誘電率ゲート絶縁膜が存在する状態になる。この場合、既に高誘電率ゲート絶縁膜が形成されているため、ステップＳ２０でゲート電極ＧＥ１をエッチングによって除去した後、ステップＳ２１の絶縁膜ＨＫ形成工程を行わずに、ステップＳ２２の金属膜ＭＥ形成工程を行えばよい。
【０１１９】
次に、図２５に示されるように、周辺回路領域１Ｂ全体を覆い、メモリセル領域１Ａにおいて制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを露出するような絶縁膜（マスク層）ＩＬ３を、絶縁膜ＩＬ１に形成する。絶縁膜ＩＬ３は、例えば、半導体基板ＳＢ上に、すなわち絶縁膜ＩＬ１上に、メモリセル領域１Ａ全体と周辺回路領域１Ｂ全体とを覆うように絶縁膜（絶縁膜ＩＬ３形成用の絶縁膜）を形成してから、この絶縁膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、形成することができる。絶縁膜ＩＬ３を形成すると、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面は絶縁膜ＩＬ３で覆われずに露出した状態になり、ゲート電極ＧＥ２は、絶縁膜ＩＬ３で覆われることで露出していない状態になる。
【０１２０】
絶縁膜ＩＬ３は、絶縁膜ＩＬ１とは異なる絶縁材料により形成することがより好ましく、これにより、所望の平面形状を有する絶縁膜ＩＬ３を形成しやすくなる。例えば、絶縁膜ＩＬ１を酸化シリコン膜により形成した場合は、絶縁膜ＩＬ３を窒化シリコン膜により形成することができる。
【０１２１】
次に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上部に、金属シリサイド層ＳＬ２を形成する（図３のステップＳ２４）。
【０１２２】
金属シリサイド層ＳＬ２は、いわゆるサリサイドプロセスを行うことによって、形成することができる。具体的には、次のようにして金属シリサイド層ＳＬ２を形成することができる。
【０１２３】
すなわち、まず、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面（表面）上を含む絶縁膜ＩＬ１，ＩＬ３上に、金属シリサイド層ＳＬ２形成用の金属膜を形成（堆積）する。この金属シリサイド層ＳＬ２形成用の金属膜は、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理（金属シリサイド層ＳＬ２形成用の熱処理）を施すことによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上層部分（表層部分）を、金属シリサイド層ＳＬ２形成用の金属膜と反応させる。これにより、図２５に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上部（上面、表面、上層部）に、金属シリサイド層ＳＬ２が形成される。その後、未反応の金属膜（金属シリサイド層ＳＬ２形成用の金属膜）をウェットエッチングなどにより除去する。図２５にはこの段階の断面図が示されている。また、未反応の金属膜（金属シリサイド層ＳＬ２形成用の金属膜）を除去した後に、更に熱処理を行うこともできる。
【０１２４】
金属シリサイド層ＳＬ２は、例えばコバルトシリサイド層（金属シリサイド層ＳＬ２形成用の金属膜がコバルト膜の場合）、ニッケルシリサイド層（金属シリサイド層ＳＬ２形成用の金属膜がニッケル膜の場合）、または、ニッケル白金シリサイド層（金属シリサイド層ＳＬ２形成用の金属膜がニッケル白金合金膜の場合）とすることができる。
【０１２５】
このように、いわゆるサリサイドプロセスを行うことによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上部に金属シリサイド層ＳＬ２を自己整合的に形成し、それによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗を低減することができる。
【０１２６】
また、メタルゲート電極であるゲート電極ＧＥ２を絶縁膜ＩＬ３で覆った状態で、金属シリサイド層ＳＬ２をサリサイドプロセスで形成している。これにより、メタルゲート電極であるゲート電極ＧＥ２が、サリサイドプロセスの影響を受けるのを、的確に防止することができる。
【０１２７】
また、本実施の形態では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部に金属シリサイド層ＳＬ２を形成する場合について説明した。他の形態として、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部に金属シリサイド層ＳＬ２を形成しない場合もあり得る。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部に金属シリサイド層ＳＬ２を形成しない場合は、絶縁膜ＩＬ３形成工程と、ステップＳ２４で金属シリサイド層ＳＬ２をサリサイドプロセスで形成する工程とを省略すればよい。
【０１２８】
次に、図２６に示されるように、半導体基板ＳＢの主面全面上に、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ４を形成（堆積）する（図３のステップＳ２５）。
【０１２９】
なお、図２６では、絶縁膜ＩＬ３をエッチングなどにより除去してから、絶縁膜ＩＬ４を形成した場合が示されている。この場合、絶縁膜ＩＬ４は、絶縁膜ＩＬ１上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ２およびサイドウォールスペーサＳＷを覆うように、形成される。また、他の形態として、絶縁膜ＩＬ３を除去せずに絶縁膜ＩＬ４を形成することもでき、その場合は、絶縁膜ＩＬ４は、絶縁膜ＩＬ１および絶縁膜ＩＬ３上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、形成されることになる。
【０１３０】
絶縁膜ＩＬ４としては、例えば、酸化シリコンを主体とした、酸化シリコン系の絶縁膜を用いることができる。絶縁膜ＩＬ４の形成後、絶縁膜ＩＬ４の上面をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ４の上面の平坦性を高めることもできる。
【０１３１】
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ４，ＩＬ１をドライエッチングすることにより、図２７に示されるように、絶縁膜ＩＬ４，ＩＬ１にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図３のステップＳ２６）。
【０１３２】
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図３のステップＳ２７）。
【０１３３】
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底面および側壁上）を含む絶縁膜ＩＬ４上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴ内を埋めるように形成してから、コンタクトホールＣＴの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２７では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１３４】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ２の上などに形成される。なお、図２７の断面図においては、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３（の表面上の金属シリサイド層ＳＬ）の一部がコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１３５】
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ４上に第１層目の配線である配線（配線層）Ｍ１を形成する（図３のステップＳ２８）。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１３６】
まず、図２８に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ４上に、絶縁膜ＩＬ５を形成する。絶縁膜ＩＬ５は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ５の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底面および側壁上を含む絶縁膜ＩＬ５上にバリア導体膜を形成する。このバリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図２８では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１３７】
配線Ｍ１はプラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｎ＋型半導体領域ＳＤ２、ｎ＋型半導体領域ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥ２などと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１３８】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１３９】
＜半導体装置の構造について＞
次に、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成について、図２９および図３０を参照して説明する。
【０１４０】
図２９は、本実施の形態の半導体装置の要部断面図であり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図３０は、メモリセルの等価回路図である。なお、図２９では、図面を簡略化するために、上記図２８の構造のうち、絶縁膜ＩＬ１，ＩＬ４，ＩＬ５、コンタクトホールＣＴ、プラグＰＧおよび配線Ｍ１については、図示を省略している。
【０１４１】
図２９に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。実際には、半導体基板ＳＢには、複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域（上記素子分離領域ＳＴに相当するものであるが、図２９では図示せず）によって他の領域から電気的に分離されている。
【０１４２】
図２９および図３０に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタとメモリゲート電極ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【０１４３】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリのメモリセルを構成するゲート電極である。
【０１４４】
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
【０１４５】
以下に、メモリセルＭＣの構成を具体的に説明する。
【０１４６】
図２９に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されて制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＦと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＭＺとを有している。
【０１４７】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図２９や上記図１０〜図２８の紙面に垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に絶縁膜ＧＦまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＦを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
【０１４８】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【０１４９】
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間に形成された絶縁膜ＧＦ、すなわち制御ゲート電極ＣＧの下の絶縁膜ＧＦが、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の絶縁膜ＭＺ、すなわちメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。なお、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【０１５０】
絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは窒化シリコン膜ＭＺ２）を有する絶縁膜とみなすことができる。
【０１５１】
窒化シリコン膜ＭＺ２の上下に位置する酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜ＭＺにおいて、窒化シリコン膜ＭＺ２を酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１で挟んだ構造とすることで、窒化シリコン膜ＭＺ２への電荷の蓄積が可能となる。
【０１５２】
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用の半導体領域である。すなわち、半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域であり、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域よりなり、それぞれＬＤＤ構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域ＥＸ１（エクステンション領域）と、ｎ−型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域ＥＸ２（エクステンション領域）と、ｎ−型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ＋型半導体領域ＳＤ２（ドレイン領域）とを有している。
【０１５３】
半導体領域ＭＳは、ソースまたはドレイン用の半導体領域であり、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、ソースまたはドレイン用の半導体領域であり、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。
【０１５４】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、絶縁体（絶縁膜）からなるサイドウォールスペーサＳＷが形成されている。
【０１５５】
ソース部のｎ−型半導体領域ＥＸ１はメモリゲート電極ＭＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ１はメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ１は、低濃度のｎ−型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ−型半導体領域ＥＸ１の分だけ離間するように形成されている。
【０１５６】
ドレイン部のｎ−型半導体領域ＥＸ２は制御ゲート電極ＣＧに対して自己整合的に形成され、ｎ＋型半導体領域ＳＤ２は制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに対して自己整合的に形成されている。このため、製造された半導体装置においては、低濃度のｎ−型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ−型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域ＳＤ２は、低濃度のｎ−型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ−型半導体領域ＥＸ２の分だけ離間するように形成されている。
【０１５７】
メモリゲート電極ＭＧの下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成される。また、制御ゲート電極ＣＧの下の絶縁膜ＧＦの下に制御トランジスタのチャネル領域が形成される。
【０１５８】
ｎ＋型半導体領域ＳＤ１，ＳＤ２の上部には、サリサイド技術などにより、金属シリサイド層ＳＬが形成されている。メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部には、サリサイド技術などにより、金属シリサイド層ＳＬ２が形成されているが、メモリゲート電極ＭＧの上部と制御ゲート電極ＣＧの上部においては、金属シリサイド層ＳＬ２の形成を省略することもできる。
【０１５９】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図３１を参照して説明する。
【０１６０】
図３１は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３１の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２９と図３０に示されるようなメモリセルのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加するベース電圧Ｖｂが記載されている。なお、図３１の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１６１】
なお、図３１の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【０１６２】
ＳＳＩ方式は、窒化シリコン膜ＭＺ２にホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＭＺ２にホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜ＭＺ２にＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＭＺ２にＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１６３】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【０１６４】
ＳＳＩ方式の書込みでは、例えば図３１の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ，Ｖｓ＝５Ｖ，Ｖｃｇ＝１Ｖ，Ｖｄ＝０．５Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１６５】
ＦＮ方式の書込みでは、例えば図３１の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１６６】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図３１の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【０１６７】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【０１６８】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２）に注入することにより消去を行う。例えば図３１の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ，Ｖｓ＝６Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝ｏｐｅｎ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１６９】
ＦＮ方式の消去では、例えば図３１の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ，Ｖｓ＝０Ｖ，Ｖｃｇ＝０Ｖ，Ｖｄ＝０Ｖ，Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１７０】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図３１の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【０１７１】
また、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）でメモリゲート電極ＭＧから電荷をトンネリングさせて窒化シリコン膜ＭＺ２に注入する場合には、酸化シリコン膜ＭＺ３の膜厚を酸化シリコン膜ＭＺ１の膜厚よりも薄くしておくことが好ましい。一方、ＦＮ方式で書込みまたは消去を行う場合（すなわち動作方式Ｂ，Ｃ，Ｄの場合）で半導体基板ＳＢから電荷をトンネリングさせて窒化シリコン膜ＭＺ２に注入する場合には、酸化シリコン膜ＭＺ１の膜厚を酸化シリコン膜ＭＺ３の膜厚よりも薄くしておくことが好ましい。また、書込みがＳＳＩ方式でかつ消去がＢＴＢＴ方式の場合（すなわち動作方式Ａの場合）は、酸化シリコン膜ＭＺ３の膜厚を酸化シリコン膜ＭＺ１の膜厚以上としておくことが好ましい。
【０１７２】
読出し時には、例えば図３１の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１７３】
＜本発明者の検討について＞
スプリットゲート型のメモリセルは、制御ゲート電極（制御ゲート電極ＣＧに対応するもの）とメモリゲート電極（メモリゲート電極ＭＧに対応するもの）とを有しており、制御ゲート電極とメモリゲート電極との間は、それらの間に介在する絶縁膜（絶縁膜ＭＺに対応するもの）によって絶縁されている。このため、制御ゲート電極とメモリゲート電極との間に介在する絶縁膜において、耐圧が低い領域が存在していると、その耐圧が低い領域がリークパス（リーク経路）となって制御ゲート電極とメモリゲート電極との間がリークする虞がある。また、制御ゲート電極とメモリゲート電極との間に介在する絶縁膜において、耐圧が低い領域が存在していると、制御ゲート電極とメモリゲート電極との間の電位差が大きくなったときに、絶縁破壊が発生して制御ゲート電極とメモリゲート電極との間が短絡してしまう虞がある。従って、制御ゲート電極とメモリゲート電との間に介在する絶縁膜において、耐圧が低い領域が存在していると、半導体装置の信頼性が低下してしまう。
【０１７４】
本発明者の検討によれば、スプリットゲート型のメモリセルのソース・ドレイン領域を形成するためのイオン注入工程で、制御ゲート電極とメモリゲート電極との間に介在する絶縁膜にも不純物が注入されてしまい、不純物が注入された領域で、絶縁膜の耐圧が低下してしまうことが分かった。これは、制御ゲート電極とメモリゲート電極との間のリークあるいは短絡を招きやすくなることにつながるため、半導体装置の信頼性の低下につながってしまう。これについて、図３２を参照して具体的に説明する。
【０１７５】
図３２は、半導体装置の製造工程中の要部断面図であり、メモリセル領域１Ａの一部の断面図が拡大して示されているが、ステップＳ１５でｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入を行った段階が示されている。
【０１７６】
メモリセルを構成するソース・ドレイン領域は、ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２によって形成されるが、これらｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２は、イオン注入法を用いて形成される。ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入工程（上記ステップＳ１３，Ｓ１５に対応）では、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）中にｎ型不純物が注入されるだけでなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されている絶縁膜ＭＺの上部にも、ｎ型不純物が注入され得る。
【０１７７】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在している絶縁膜ＭＺ中にイオン注入工程で不純物が注入されてしまうと、絶縁膜ＭＺにおける不純物が注入された領域では、絶縁膜ＭＺがダメージを受け、また、絶縁膜ＭＺ中に不純物が多量に存在することにより、絶縁膜ＭＺの耐圧が低下してしまう。
【０１７８】
ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入よりも、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入の方が、イオン注入のドーズ量が大きく、かつイオン注入の注入エネルギーが大きい。このため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されている絶縁膜ＭＺ中に不純物が注入される現象とそれに伴う絶縁膜ＭＺの耐圧の低下は、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入よりも、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入で発生しやすい。つまり、図３２を参照すると、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺにおいて、点線で囲まれた領域ＲＧ１（すなわち絶縁膜ＭＺの上部）では、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入で絶縁膜ＭＺ中にも不純物が注入されてしまい、絶縁膜ＭＺの耐圧が低くなってしまう。
【０１７９】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間は、それらの間に介在する絶縁膜ＭＺによって絶縁されている。このため、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺに、イオン注入によって不純物が注入された領域が存在していると、そこで絶縁膜ＭＺの耐圧が低下し、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間がリークする虞がある。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の電位差が大きくなったときに、絶縁破壊が発生して制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間が短絡してしまう虞がある。従って、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺに、イオン注入によって不純物が注入された領域が存在していると、半導体装置の信頼性が低下してしまう。
【０１８０】
＜主要な特徴と効果について＞
本実施の形態の主要な特徴のうちの一つは、ステップＳ１９の研磨工程で、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されている絶縁膜ＭＺの上部を除去することであり、その絶縁膜ＭＺの除去量（研磨量）Ｌ１を、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１よりも大きく（Ｌ１＞Ｄ１）することである。
【０１８１】
上述のように、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの上部（図３２の領域ＲＧ１内の絶縁膜ＭＺにほぼ対応）は、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入（上記ステップＳ１５に対応）で不純物が注入されているために耐圧が低くなっている。
【０１８２】
しかしながら、本実施の形態では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺのうち、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入（上記ステップＳ１５に対応）で不純物が注入された領域は、ステップＳ１９の研磨工程で除去される。
【０１８３】
なぜなら、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入では、半導体基板ＳＢに対する不純物の注入深さは深さＤ１であるため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺに対する不純物の注入深さも、概ね深さＤ１と同じになる。このため、ステップＳ１９の研磨工程における絶縁膜ＭＺの除去量（研磨量）Ｌ１を深さＤ１よりも大きくすれば（すなわちＬ１＞Ｄ１にすれば）、絶縁膜ＭＺにおいて、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入で不純物が注入された領域のほぼ全てを、ステップＳ１９の研磨工程で除去することができるのである。
【０１８４】
このため、ステップＳ１９の研磨工程を行った後の段階では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺには、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入で不純物が注入された領域はほぼ存在しなくなる。従って、製造された半導体装置においては、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺには、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入で不純物が注入されることで耐圧が低下した領域はほぼ存在しなくなる。これにより、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの耐圧を向上させることができる。このため、製造された半導体装置の信頼性を向上させることができる。例えば、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のリーク電流を抑制または防止することができる。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の電位差が大きくなったときに、絶縁破壊が発生して制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間が短絡してしまうのを、抑制または防止することができる。
【０１８５】
また、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入における注入深さは、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入における注入深さよりも小さい。このため、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入においては、半導体基板ＳＢに対する不純物の注入深さは深さＤ１よりも小さく、従って、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺに対する不純物の注入深さも、深さＤ１よりも小さくなる。このため、ステップＳ１９の研磨工程における絶縁膜ＭＺの除去量（研磨量）Ｌ１を深さＤ１よりも大きくすれば（すなわちＬ１＞Ｄ１にすれば）、必然的に、絶縁膜ＭＺにおいて、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入で不純物が注入された領域（部分）のほぼ全てを、ステップＳ１９の研磨工程で除去することができることになる。
【０１８６】
このため、ステップＳ１９の研磨工程を行った後の段階では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺには、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入でも、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入でも、不純物がほとんど注入されていない状態になる。従って、製造された半導体装置においては、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺには、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入による耐圧の低下も、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入による耐圧の低下も、ほとんど生じておらず、それによって、半導体装置の信頼性を向上させることができる。
【０１８７】
また、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを同じ（共通の）イオン注入により形成した場合には、ｎ＋型半導体領域ＳＤ１の深さＤ１とｎ＋型半導体領域ＳＤ２の深さＤ１とは、概ね一致している。また、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを異なる（別々の）イオン注入により形成した場合でも、ｎ＋型半導体領域ＳＤ１を形成するイオン注入の注入エネルギーとｎ＋型半導体領域ＳＤ２を形成するイオン注入の注入エネルギーとがほぼ同じであれば、ｎ＋型半導体領域ＳＤ１の深さＤ１とｎ＋型半導体領域ＳＤ２の深さＤ１とは、概ね一致する。ｎ＋型半導体領域ＳＤ１の深さＤ１とｎ＋型半導体領域ＳＤ２の深さＤ１とが概ね一致している場合には、その深さＤ１よりも、ステップＳ１９の研磨工程における絶縁膜ＭＺの除去量（研磨量）Ｌ１を大きくすればよい。
【０１８８】
一方、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とを異なる（別々の）イオン注入により形成した場合で、かつ、ｎ＋型半導体領域ＳＤ１を形成するイオン注入の注入エネルギーとｎ＋型半導体領域ＳＤ２を形成するイオン注入の注入エネルギーとが相違している場合には、ｎ＋型半導体領域ＳＤ１の深さＤ１とｎ＋型半導体領域ＳＤ２の深さＤ１とは、相違したものになり得る。ｎ＋型半導体領域ＳＤ１の深さＤ１とｎ＋型半導体領域ＳＤ２の深さＤ１とが相違している場合には、ｎ＋型半導体領域ＳＤ１の深さＤ１とｎ＋型半導体領域ＳＤ２の深さＤ１のうちの小さい方よりも、ステップＳ１９の研磨工程における絶縁膜ＭＺの除去量（研磨量）Ｌ１を大きくする。すなわち、ｎ＋型半導体領域ＳＤ１の深さＤ１とｎ＋型半導体領域ＳＤ２の深さＤ１との少なくとも一方よりも、ステップＳ１９の研磨工程における絶縁膜ＭＺの除去量（研磨量）Ｌ１を大きくする。そして、ｎ＋型半導体領域ＳＤ１の深さＤ１とｎ＋型半導体領域ＳＤ２の深さＤ１の両方よりも、ステップＳ１９の研磨工程における絶縁膜ＭＺの除去量（研磨量）Ｌ１を大きくすれば、より好ましい。
【０１８９】
（実施の形態２）
図３３〜図３８は、本実施の形態２の半導体装置の製造工程中の要部断面図であり、上記実施の形態１の上記図４〜図２０および図２１〜図２８に対応する領域が示されている。
【０１９０】
本実施の形態２の製造工程は、上記ステップＳ５（シリコン膜ＰＳ１形成工程）を行って上記図６の構造を得るまでは、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０１９１】
本実施の形態２では、上記ステップＳ５（シリコン膜ＰＳ１形成工程）を行って上記図６の構造を得た後、図３３に示されるように、シリコン膜ＰＳ１上に絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６は、単層の絶縁膜あるいは複数の絶縁膜を積層した積層絶縁膜により形成することができる。例えば、絶縁膜ＩＬ６は、窒化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。
【０１９２】
ステップＳ５の後に絶縁膜ＩＬ６形成工程を行うことにより、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ６との積層膜ＬＦが形成された状態になる。ここで、積層膜ＬＦは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ６とからなる。
【０１９３】
次に、上記ステップＳ６のパターニング工程を行うが、上記実施の形態１ではシリコン膜ＰＳ１をパターニングしたのに対して、本実施の形態２では、図３４に示されるように、積層膜ＬＦをパターニングする点が相違している。パターニングの手法は、本実施の形態２も上記実施の形態１とほぼ同様である。
【０１９４】
本実施の形態２では、ステップＳ６で積層膜ＬＦがパターニングされ、図３４に示されるように、メモリセル領域１Ａに、パターニングされた積層膜ＬＦからなる制御ゲート電極ＣＧが形成される。このとき、周辺回路領域１Ｂでは、フォトレジストパターン（図示せず）を形成していたため、積層膜ＬＦのパターニングは行われず、積層膜ＬＦがそのまま残存する。周辺回路領域１Ｂに残存する積層膜を、符号ＬＦ１ａを付して積層膜ＬＦ１ａと称することとする。
【０１９５】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜ＧＦが、制御トランジスタのゲート絶縁膜となる。従って、パターニングされた積層膜ＬＦからなる制御ゲート電極ＣＧは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜ＧＦを介して形成された状態となる。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＦ（すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＦ）は、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【０１９６】
上記実施の形態１では、ステップＳ６で制御ゲート電極ＣＧを形成した段階では、制御ゲート電極ＣＧは、パターニングされたシリコン膜ＰＳ１からなり、制御ゲート電極ＣＧを構成するシリコン膜ＰＳ１上に絶縁膜は形成されていなかった。
【０１９７】
一方、本実施の形態２においては、ステップＳ６で制御ゲート電極ＣＧを形成した段階では、制御ゲート電極ＣＧは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ６との積層膜からなり、制御ゲート電極ＣＧを構成するシリコン膜ＰＳ１（シリコンゲート部ＣＧ１）の平面形状と、制御ゲート電極ＣＧを構成する絶縁膜ＩＬ６（キャップ絶縁膜ＣＰ１）の平面形状とはほぼ一致している。ここで、制御ゲート電極ＣＧを構成するシリコン膜ＰＳ１を、符号ＣＧ１を付してシリコンゲート部ＣＧ１と称し、また、制御ゲート電極ＣＧを構成する絶縁膜ＩＬ６を、符号ＣＰ１を付してキャップ絶縁膜ＣＰ１と称することとする。従って、制御ゲート電極ＣＧは、シリコンゲート部ＣＧ１と、シリコンゲート部ＣＧ１上のキャップ絶縁膜ＣＰ１との積層構造を有している。
【０１９８】
上記ステップＳ６の後、上記ステップＳ１６までの工程については、本実施の形態２も上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。本実施の形態２においては、上記実施の形態１と同様にして上記ステップＳ７〜Ｓ１６を行うことにより、上記図１６に相当する図３５の構造を得ることができる。
【０１９９】
但し、上述したように、本実施の形態２では、図３４に示されるように、制御ゲート電極ＣＧは、シリコンゲート部ＣＧ１とシリコンゲート部ＣＧ１上のキャップ絶縁膜ＣＰ１との積層構造を有している。また、本実施の形態２では、ステップＳ１２で積層膜ＬＦ１ａをパターニングしてゲート電極ＧＥ１を形成するため、図３５に示されるように、ゲート電極ＧＥ１は、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ６との積層膜からなる。
【０２００】
次に、上記ステップＳ１７の金属シリサイド層ＳＬ形成工程を行う。金属シリサイド層ＳＬの形成法は、本実施の形態２も上記実施の形態１と同様である。但し、上記実施の形態１では、制御ゲート電極ＣＧ上とゲート電極ＧＥ１上にも金属シリサイド層ＳＬが形成されたのに対して、本実施の形態２では、図３６に示されるように、制御ゲート電極ＣＧ上とゲート電極ＧＥ１上には金属シリサイド層ＳＬは形成されない。
【０２０１】
すなわち、本実施の形態２では、ｎ＋型半導体領域ＳＤ１，ＳＤ２，ＳＤ３の各上部とメモリゲート電極ＭＧの上部とに金属シリサイド層ＳＬが形成されるが、制御ゲート電極ＣＧ上とゲート電極ＧＥ１上には金属シリサイド層ＳＬは形成されない。制御ゲート電極ＣＧ上に金属シリサイド層ＳＬが形成されないのは、制御ゲート電極ＣＧの最上層がキャップ絶縁膜ＣＰ１（絶縁膜ＩＬ６）で構成されているためであり、ゲート電極ＧＥ１上に金属シリサイド層ＳＬが形成されないのは、ゲート電極ＧＥ１の最上層が絶縁膜ＩＬ６で構成されているためである。すなわち、金属シリサイド層ＳＬを形成するための上記金属膜ＭＭ（上記図１７参照）は、制御ゲート電極ＣＧを構成するシリコンゲート部ＣＧ１には接触せず、かつ、ゲート電極ＧＥ１を構成するシリコン膜ＰＳ１にも接触しないため、制御ゲート電極ＣＧ上とゲート電極ＧＥ１上には金属シリサイド層ＳＬは形成されない。
【０２０２】
次に、上記ステップＳ１８の絶縁膜ＩＬ１形成工程を行って、上記図１９に相当する図３７の構造が得られる。ステップＳ１８の絶縁膜ＩＬ１形成工程は、本実施の形態２も上記実施の形態１と同様である。
【０２０３】
次に、上記ステップＳ１９の研磨工程を行って、上記図２０に相当する図３８の構造が得られる。なお、図３９は、本実施の形態２におけるステップＳ１９の研磨工程の説明図であり、上記実施の形態１の上記図２１に相当するものである。上記図２１と同様に、図３９においても、図面を見やすくするために、絶縁膜ＩＬ１の図示は省略している。
【０２０４】
ステップＳ１９の研磨工程については、本実施の形態２も上記実施の形態１と基本的には同じである。このため、ステップＳ１９の研磨工程で、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されている絶縁膜ＭＺの上部が除去され、その絶縁膜ＭＺの除去量（研磨量）Ｌ１が、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１以上（Ｌ１≧Ｄ１）である点は、本実施の形態２も上記実施の形態１と同様である。
【０２０５】
すなわち、ステップＳ１９の研磨工程では、図３９において点線で示される研磨面（研磨表面、研磨位置）ＫＭの位置まで研磨を行い、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在している絶縁膜ＭＺの上部を所定量、除去する。この際、絶縁膜ＭＺを挟んでいる制御ゲート電極ＣＧとメモリゲート電極ＭＧの各上部も、絶縁膜ＭＺとともに研磨されて除去される。つまり、図３９において、研磨面ＫＭよりも上に位置する部分の制御ゲート電極ＣＧとメモリゲート電極ＭＧと絶縁膜ＭＺとサイドウォールスペーサＳＷと絶縁膜ＩＬ１とが、ステップＳ１９で研磨されて除去される（但し図３９では絶縁膜ＩＬ１は図示していない）。このときの絶縁膜ＭＺの除去量（研磨量）Ｌ１が、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１よりも大きく（Ｌ１＞Ｄ１）になるように、ステップＳ１９の研磨工程の研磨量が設定されている。
【０２０６】
但し、ステップＳ１９の研磨工程について、次の点が、本実施の形態２は上記実施の形態１と相違している。すなわち、本実施の形態２では、ステップＳ１９の研磨工程において、制御ゲート電極ＣＧを構成するキャップ絶縁膜ＣＰ１と、ゲート電極ＧＥ１を構成する絶縁膜ＩＬ６とが、研磨されて除去される。
【０２０７】
このため、ステップＳ１９の研磨工程を終了した段階では、本実施の形態２においても、制御ゲート電極ＣＧを構成するシリコンゲート部ＣＧ１（シリコン膜ＰＳ１）とゲート電極ＧＥ１を構成するシリコン膜ＰＳ１とが露出される。従って、本実施の形態２においてステップＳ１９の研磨工程を終了した段階の構造（図３８の構造）は、上記実施の形態１においてステップＳ１９の研磨工程を終了した段階の構造（上記図２０の構造）と同様となる。
【０２０８】
すなわち、本実施の形態２では、ステップＳ１９の研磨工程を行う前の段階では、制御ゲート電極ＣＧとゲート電極ＧＥ１とは、シリコン膜ＰＳ１とシリコン膜ＰＳ１上の絶縁膜ＩＬ６との積層構造を有していたが、ステップＳ１９の研磨工程を行うと、絶縁膜ＩＬ６が除去されるため、制御ゲート電極ＣＧとゲート電極ＧＥ１は、シリコン膜ＰＳ１のみで形成された状態になる。
【０２０９】
ステップＳ１９の後の工程は、本実施の形態２も上記実施の形態１と同様であるので、ここでは図示および繰り返しの説明は省略する。
【０２１０】
本実施の形態２においても、上記実施の形態１と同様に、ステップＳ１９の研磨工程で、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されている絶縁膜ＭＺの上部が除去され、その絶縁膜ＭＺの除去量（研磨量）Ｌ１は、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１よりも大きい（Ｌ１＞Ｄ１）。このため、上記実施の形態１と同様に、本実施の形態２においても、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺのうち、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入で不純物が注入された領域は、ステップＳ１９の研磨工程で除去することができる。従って、絶縁膜ＭＺにおいて、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入やｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入で不純物が注入された領域は、ステップＳ１９の研磨工程で除去することができる。これにより、本実施の形態２においても、上記実施の形態１と同様に、ステップＳ１９の研磨工程を行った後の段階では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺには、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入でも、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入でも、不純物がほとんど注入されていない状態になる。従って、本実施の形態２においても、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺには、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入による耐圧の低下も、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入による耐圧の低下も、ほとんど生じておらず、半導体装置の信頼性を向上させることができる。
【０２１１】
また、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入を行った段階で、メモリゲート電極ＭＧの上面（絶縁膜ＭＺに隣接する位置）の高さ位置が、制御ゲート電極ＣＧを構成するシリコンゲート部ＣＧ１の上面よりも低い位置にある場合には、本実施の形態２を好適に適用することができる。なぜなら、メモリゲート電極ＭＧの上面（絶縁膜ＭＺに隣接する位置）の高さ位置が、制御ゲート電極ＣＧを構成するシリコンゲート部ＣＧ１の上面よりも低い位置にある状態で、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入を行うと、シリコンゲート部ＣＧ１とメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺに不純物が注入されてしまうためである。
【０２１２】
また、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入を行った段階で、メモリゲート電極ＭＧの上面（絶縁膜ＭＺに隣接する位置）の高さ位置が、制御ゲート電極ＣＧを構成するシリコンゲート部ＣＧ１の上面よりも高い位置ある場合であっても、高さの差Ｌ２が深さＤ１よりも小さい（Ｌ２＜Ｄ１）場合には、本実施の形態２を好適に適用することができる。ここで、差Ｌ２は、メモリゲート電極ＭＧの上面（絶縁膜ＭＺに隣接する位置）の高さ位置と、制御ゲート電極ＣＧを構成するシリコンゲート部ＣＧ１の上面の高さ位置との差（半導体基板の主面に略垂直な方向の寸法）に対応し、上記図３５に示されている。なぜなら、メモリゲート電極ＭＧの上面（絶縁膜ＭＺに隣接する位置）の高さ位置が、シリコンゲート部ＣＧ１の上面よりも高い位置にあっても、その差Ｌ２が深さＤ１よりも小さければ、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入を行うと、シリコンゲート部ＣＧ１とメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺに不純物が注入されてしまうためである。
【０２１３】
（実施の形態３）
図４０、図４１、図４３〜図４７は、本実施の形態３の半導体装置の製造工程中の要部断面図であり、上記メモリセル領域１Ａの断面図が示されている。図４２は、図４１の絶縁膜ＭＺの除去工程の説明図である。
【０２１４】
本実施の形態３の製造工程は、上記ステップＳ１６（活性化アニール工程）を行って上記図１６の構造を得るまでは、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０２１５】
本実施の形態３では、上記実施の形態１と同様にして上記ステップＳ１６（活性化アニール工程）までの工程を行って、上記図１６に相当する図４０の構造を得る。図４０の構造は、図１６における上記メモリセル領域１Ａの構造と同様である。
【０２１６】
それから、本実施の形態３では、図４１に示されるように、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在している絶縁膜ＭＺの上部をエッチングによって除去する。この工程を、以下では「図４１の絶縁膜ＭＺの除去工程」と称することとする。
【０２１７】
図４２は、図４１の絶縁膜ＭＺの除去工程の説明図であり、図４１の絶縁膜ＭＺの除去工程を行う直前の段階が示されている。
【０２１８】
図４１の絶縁膜ＭＺの除去工程においては、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在している絶縁膜ＭＺを選択的にエッチングすることにより、図４２において点線で示されているエッチング位置ＥＴまで、絶縁膜ＭＺをエッチングして除去する。すなわち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在している絶縁膜ＭＺの端部（上端）を、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面よりも後退させる。図４１において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの端部（上端）の位置が、図４２において点線で示されているエッチング位置ＥＴに対応している。つまり、図４２において、エッチング位置ＥＴよりも上に位置する部分の絶縁膜ＭＺが、図４１の絶縁膜ＭＺの除去工程でエッチングされて除去される。図４１の絶縁膜ＭＺの除去工程を行うと、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在している絶縁膜ＭＺの端部（上端）の高さ位置は、制御ゲート電極ＣＧの上面およびメモリゲート電極ＭＧの上面よりも低くなる。
【０２１９】
図４１の絶縁膜ＭＺの除去工程で重要なのは、絶縁膜ＭＺの除去量Ｌ１を、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１よりも大きく（Ｌ１＞Ｄ１）することである。本実施の形態３では、絶縁膜ＭＺの除去量（エッチング量）Ｌ１は、図４２に示されており、図４１の絶縁膜ＭＺの除去工程で除去（エッチング）された部分の絶縁膜ＭＺの寸法（半導体基板ＳＢの主面に略垂直な方向の寸法）に対応している。
【０２２０】
すなわち、上記実施の形態１，２では、絶縁膜ＭＺの除去量Ｌ１は、ステップＳ１９の研磨工程における絶縁膜ＭＺの除去量（研磨量）であったが、本実施の形態３では、絶縁膜ＭＺの除去量Ｌ１は、図４１の絶縁膜ＭＺの除去工程における絶縁膜ＭＺの除去量（エッチング量）である。そして、絶縁膜ＭＺの除去量Ｌ１を、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１以上（Ｌ１≧Ｄ１）にすることは、上記実施の形態１，２と本実施の形態３とで共通である。
【０２２１】
すなわち、図４２と上記図２１とでｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１が同じであれば、図４２に示されるエッチング位置ＥＴは、上記実施の形態１の上記図２１に示される研磨面ＫＭと同じ高さ位置に設定される。このため、上記実施の形態１のステップＳ１９の研磨工程における絶縁膜ＭＺの除去量（研磨量）Ｌ１と、本実施の形態３の図４１の絶縁膜ＭＺの除去工程における絶縁膜ＭＺの除去量（エッチング量）Ｌ１とは、いずれも、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１よりも大きく（Ｌ１＞Ｄ１）設定される。
【０２２２】
また、図４１の絶縁膜ＭＺの除去工程は、絶縁膜ＭＺに比べて制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび半導体基板ＳＢがエッチングされにくいエッチング条件を用いて、絶縁膜ＭＺを図４２のエッチング位置ＥＴの位置までエッチングして除去する。このため、図４１の絶縁膜ＭＺの除去工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび半導体基板ＳＢがエッチングされるのを抑制または防止しながら、絶縁膜ＭＺを選択的に除去することができる。従って、図４１の絶縁膜ＭＺの除去工程を行うと、絶縁膜ＭＺが除去された領域では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に隙間（空間、溝）ＳＫが存在した状態になる。隙間ＳＫは、図４１の絶縁膜ＭＺの除去工程において絶縁膜ＭＺが除去された領域に対応している。図４１の絶縁膜ＭＺの除去工程には、ウェットエッチングを好適に用いることができる。
【０２２３】
また、上述したように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３との積層膜からなる。このため、図４１の絶縁膜ＭＺの除去工程は、酸化シリコン膜ＭＺ１，ＭＺ３を選択的にエッチングするエッチング工程（好適にはウェットエッチング工程）と、窒化シリコン膜ＭＺ２を選択的にエッチングするエッチング工程（好適にはウェットエッチング工程）とにより行うこともできる。
【０２２４】
次に、酸化処理（例えば熱酸化処理）を行うことにより、図４３に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの露出表面に酸化膜（犠牲酸化膜）ＯＸを形成する。酸化膜ＯＸは、制御ゲート電極ＣＧの上面と、メモリゲート電極ＭＧの上面と、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの隙間ＳＫを介して対向する側面とに形成される。
【０２２５】
すなわち、制御ゲート電極ＣＧにおいては、上面と、メモリゲート電極ＭＧに対向する側の側面のうちの絶縁膜ＭＺに隣接していない領域（すなわち隙間ＳＫに隣接している領域）とに酸化膜ＯＸが形成される。また、メモリゲート電極ＭＧにおいては、上面と、制御ゲート電極ＣＧに対向する側の側面のうちの絶縁膜ＭＺに隣接していない領域（すなわち隙間ＳＫに隣接している領域）に酸化膜ＯＸが形成される。
【０２２６】
また、図４３では図示していないが、半導体基板ＳＢの露出表面にも酸化膜ＯＸが形成され得る。
【０２２７】
次に、図４４に示されるように、酸化膜ＯＸをエッチングにより除去する。酸化処理を行って酸化膜ＯＸを形成してから、その酸化膜ＯＸを除去する工程を行うため、酸化膜ＯＸは犠牲酸化膜とみなすことができ、また、酸化膜ＯＸを形成するための酸化処理は、犠牲酸化とみなすことができる。
【０２２８】
また、この酸化膜ＯＸの除去工程は、酸化膜ＯＸに比べて制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび半導体基板ＳＢがエッチングされにくいエッチング条件を用いて、酸化膜ＯＸをエッチングして除去する。このため、酸化膜ＯＸの除去工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび半導体基板ＳＢがエッチングされるのを抑制または防止しながら、酸化膜ＯＸを選択的に除去することができる。酸化膜ＯＸの除去工程には、ウェットエッチングを好適に用いることができる。
【０２２９】
次に、図４５に示されるように、金属シリサイド層ＳＬを形成する。本実施の形態３における金属シリサイド層ＳＬ形成工程は、上記実施の形態１の上記ステップＳ１７と基本的には同じである。図４５に示されるように、金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上部（上面、表面、上層部）に形成される。
【０２３０】
次に、図４６に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ１を形成（堆積）する。
【０２３１】
絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ法などを用いて絶縁膜ＩＬ１の上面を平坦化する。上記実施の形態１とは異なり、本実施の形態３では、絶縁膜ＩＬ１の上面をＣＭＰ法などを用いて研磨したとしても、制御ゲート電極ＣＧやメモリゲート電極ＭＧは露出させない。
【０２３２】
また、図４１の絶縁膜ＭＺの除去工程で制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の絶縁膜ＭＺを除去したことによって生じた、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の上記隙間ＳＫは、絶縁膜ＩＬ１で充填されることが望ましい。
【０２３３】
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ１をドライエッチングすることにより、図４７に示されるように、絶縁膜ＩＬ１にコンタクトホール（開口部、貫通孔）ＣＴを形成する。上記実施の形態１では、ステップＳ２６で絶縁膜ＩＬ１と絶縁膜ＩＬ４との積層膜にコンタクトホールＣＴが形成されたが、本実施の形態３では、絶縁膜ＩＬ４は形成されていないため、コンタクトホールＣＴは絶縁膜ＩＬ１に形成される。
【０２３４】
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。本実施の形態３におけるプラグＰＧ形成工程は、上記実施の形態１の上記ステップＳ２７と基本的には同じである。
【０２３５】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧ、メモリゲート電極ＭＧの上などに形成される。なお、図４７の断面図においては、ｎ＋型半導体領域ＳＤ１，ＳＤ２（の表面上の金属シリサイド層ＳＬ）の一部がコンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０２３６】
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に第１層目の配線である配線（配線層）Ｍ１を形成する。本実施の形態３における配線Ｍ１形成工程は、上記実施の形態１の上記ステップＳ２８と基本的には同じである。その後、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【０２３７】
上記実施の形態１のステップＳ１９の研磨工程と同様に、本実施の形態３における図４１の絶縁膜ＭＺの除去工程では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されている絶縁膜ＭＺの上部が除去され、その絶縁膜ＭＺの除去量（エッチング量）Ｌ１は、ステップＳ１５で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１よりも大きい（Ｌ１＞Ｄ１）。このため、上記実施の形態１と同様に、本実施の形態３においても、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺのうち、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入で不純物が注入された領域は、図４１の絶縁膜ＭＺの除去工程で除去することができる。従って、絶縁膜ＭＺにおいて、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入やｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入で不純物が注入された領域は、図４１の絶縁膜ＭＺの除去工程で除去することができる。これにより、本実施の形態３においても、図４１の絶縁膜ＭＺの除去工程を行った後の段階では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺには、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入でも、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入でも、不純物がほとんど注入されていない状態になる。従って、本実施の形態３においても、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺには、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入による耐圧の低下も、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入による耐圧の低下も、ほとんど生じておらず、半導体装置の信頼性を向上させることができる。例えば、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のリーク電流を抑制または防止することができる。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の電位差が大きくなったときに、絶縁破壊が発生して制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間が短絡してしまうのを、抑制または防止することができる。
【０２３８】
また、本実施の形態３では、図４１の絶縁膜ＭＺの除去工程で制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの上部を除去しているため、制御ゲート電極ＣＧの角部（上面角部）ＣＮ１と、メモリゲート電極ＭＧの角部（上面角部）ＣＮ２とが露出されることになる。ここで、制御ゲート電極ＣＧの角部ＣＮ１は、制御ゲート電極ＣＧの上面と、メモリゲート電極ＭＧに対向する側の制御ゲート電極ＣＧの側面とで形成される角部であり、図４１に示されている。また、メモリゲート電極ＭＧの角部ＣＮ２は、メモリゲート電極ＭＧの上面と、制御ゲート電極ＣＧに対向する側のメモリゲート電極ＭＧの側面とで形成される角部であり、図４１に示されている。
【０２３９】
本実施の形態３では、図４１の絶縁膜ＭＺの除去工程の後、酸化膜ＯＸ形成工程と、酸化膜ＯＸ除去工程とを行っているが、酸化膜ＯＸ形成工程と、酸化膜ＯＸ除去工程とは、省略することも可能である。但し、図４１の絶縁膜ＭＺの除去工程の後に、酸化膜ＯＸ形成工程と、酸化膜ＯＸ除去工程とを行うことで、次のような効果を得ることができる。
【０２４０】
すなわち、本実施の形態３では、図４１の絶縁膜ＭＺの除去工程の後、酸化処理を行って、図４３に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの露出表面に酸化膜ＯＸを形成している。これにより、制御ゲート電極ＣＧの角部ＣＮ１とメモリゲート電極ＭＧの角部ＣＮ２とが、丸みを帯びた状態になる。すなわち、酸化膜ＯＸを形成する前は、制御ゲート電極ＣＧの角部ＣＮ１とメモリゲート電極ＭＧの角部ＣＮ２とは尖っているが、酸化膜ＯＸを形成する酸化処理を行うと、制御ゲート電極ＣＧの角部ＣＮ１とメモリゲート電極ＭＧの角部ＣＮ２とは、ラウンド形状を有したものになる。その後、酸化膜ＯＸを除去しても、制御ゲート電極ＣＧの角部ＣＮ１とメモリゲート電極ＭＧの角部ＣＮ２とが丸みを帯びた状態（ラウンド形状を有した状態）は維持されている。
【０２４１】
これにより、製造された半導体装置において、制御ゲート電極ＣＧの角部ＣＮ１やメモリゲート電極ＭＧの角部ＣＮ２における電界集中を抑制することができる。このため、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のリーク電流を、更に抑制または防止することができる。また、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の電位差が大きくなったときに、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間が短絡してしまうのを、更に抑制または防止することができる。従って、半導体装置の信頼性を更に向上させることができる。
【０２４２】
また、図４１の絶縁膜ＭＺの除去工程の後に、酸化膜ＯＸ形成工程と、酸化膜ＯＸ除去工程とを行ってから、金属シリサイド層ＳＬ形成工程を行っている。図４１の絶縁膜ＭＺの除去工程の後で、かつ、金属シリサイド層ＳＬ形成工程の前に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの露出表面を酸化して酸化膜ＯＸを形成してから、その酸化膜ＯＸを除去しているため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の隙間ＳＫを拡げることができる。すなわち、図４１の段階における制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の隙間ＳＫよりも、図４４の段階における制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の隙間ＳＫを大きくすることができる。このため、金属シリサイド層ＳＬを形成したときに、制御ゲート電極ＣＧの上部に形成された金属シリサイド層ＳＬと、メモリゲート電極ＭＧの上部に形成された金属シリサイド層ＳＬとの間の間隔を大きくすることができる。従って、製造された半導体装置の信頼性を、更に向上させることができる。例えば、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のリーク電流を、更に抑制または防止することができる。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の電位差が大きくなったときに、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間が短絡してしまうのを、更に抑制または防止することができる。
【０２４３】
（実施の形態４）
図４８〜図５４は、本実施の形態４の半導体装置の製造工程中の要部断面図であり、上記メモリセル領域１Ａの断面図が示されている。
【０２４４】
本実施の形態４の製造工程は、上記ステップＳ１３（ｎ−型半導体領域ＥＸ１，ＥＸ２，ＥＸ３形成工程）を行って上記図１３の構造を得るまでは、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０２４５】
本実施の形態４では、上記実施の形態１と同様にして上記ステップＳ１３（ｎ−型半導体領域ＥＸ１，ＥＸ２形成工程）までの工程を行って、上記図１３に相当する図４８の構造を得る。図４８の構造は、図１３における上記メモリセル領域１Ａの構造と同様である。
【０２４６】
それから、本実施の形態４では、図４９に示されるように、半導体基板ＳＢの主面上に、レジスト層（フォトレジスト層）ＰＲ１を形成する。例えば、半導体基板ＳＢの主面上にレジスト層を形成（塗布）してから、そのレジスト層をエッチバックすることにより、図４９に示されるようなレジスト層ＰＲ１を形成することができる。そのエッチバックの際には、レジスト層よりも制御ゲート電極ＣＧおよびメモリゲート電極ＭＧがエッチングされにくいエッチング条件でレジスト層を選択的にエッチバックすることが好ましい。
【０２４７】
レジスト層ＰＲ１の上面は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上面よりも低いため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上部は、レジスト層ＰＲ１から露出されている。一方、ｎ−型半導体領域ＥＸ１，ＥＸ２が形成された領域の半導体基板ＳＢは、レジスト層ＰＲ１で覆われている。
【０２４８】
次に、図５０に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをエッチバック（エッチング、ドライエッチング、異方性エッチング）して、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの高さを低くする。この際、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに比べて絶縁膜ＭＺがエッチングされにくいエッチング条件を用いて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをエッチバックする。これにより、絶縁膜ＭＺのエッチングを抑制または防止しながら、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを選択的にエッチングすることができる。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをエッチバックすると、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から、絶縁膜ＭＺの一部（上部）が突出した状態になる。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをエッチバックする際には、半導体基板ＳＢはレジスト層ＰＲ１で覆われているため、半導体基板ＳＢがエッチングされるのを防ぐことができる。
【０２４９】
次に、レジスト層ＰＲ１を除去する。図５０には、この段階が示されている。
【０２５０】
次に、図５１に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上に、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。サイドウォールスペーサＳＷの形成法は、本実施の形態４も上記実施の形態１（上記ステップＳ１４）と同様である。但し、本実施の形態４では、上記ステップＳ１４に相当する工程を行ってサイドウォールスペーサＳＷを形成すると、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺの側壁上にも、サイドウォールスペーサＳＷが形成される。従って、本実施の形態４では、サイドウォールスペーサＳＷは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上と、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺの側壁上とに、形成される。ここで、サイドウォールスペーサＳＷのうち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺの側壁上に形成されたサイドウォールスペーサＳＷを、符号ＳＷ１を付してサイドウォールスペーサＳＷ１と称することとする。
【０２５１】
次に、図５２に示されるように、ｎ＋型半導体領域（ｎ型不純物拡散層、ソース・ドレイン領域）ＳＤ１，ＳＤ２を、イオン注入法を用いて形成する。ｎ＋型半導体領域ＳＤ１，ＳＤ２の形成法は、本実施の形態４も上記実施の形態１（上記ステップＳ１５）と同様である。
【０２５２】
次に、上記実施の形態１（ステップＳ１６）と同様に、本実施の形態４においても、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０２５３】
次に、図５３に示されるように、金属シリサイド層ＳＬを形成する。本実施の形態４における金属シリサイド層ＳＬ形成工程は、上記実施の形態１の上記ステップＳ１７と基本的には同じである。図５３に示されるように、金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各上部（上面、表面、上層部）に形成される。但し、本実施の形態４では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面のうち、サイドウォールスペーサＳＷ１で覆われていない領域に金属シリサイド層ＳＬが形成され、サイドウォールスペーサＳＷ１で覆われている領域には、金属シリサイド層ＳＬは形成されない。
【０２５４】
以降の工程は、上記実施の形態３と同様である。すなわち、上記実施の形態３と同様に、本実施の形態４においても、図５４に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサＳＷを覆うように、絶縁膜（層間絶縁膜）ＩＬ１を形成する。絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ法などを用いて絶縁膜ＩＬ１の上面を平坦化する。それから、上記実施の形態３と同様に、本実施の形態４においても、絶縁膜ＩＬ１上にコンタクトホールＣＴを形成してから、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する。それから、上記実施の形態３と同様に、本実施の形態４においても、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に第１層目の配線である配線（配線層）Ｍ１を形成する。その後、２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【０２５５】
本実施の形態４では、イオン注入法によりｎ−型半導体領域ＥＸ１，ＥＸ２を形成した後、図５０の工程で、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをエッチバックして、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの高さを低くし、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から絶縁膜ＭＺの一部を突出させている。そして、図５１の工程でサイドウォールスペーサＳＷを形成する際には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して互いに隣合う側とは反対側の側壁）上だけでなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺの側壁上にも、サイドウォールスペーサＳＷを形成している。これにより、図５２の工程でｎ＋型半導体領域ＳＤ１，ＳＤ２をイオン注入法で形成する際に、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する部分の絶縁膜ＭＺ中に不純物が注入されるのを抑制または防止することができる。これは、図５２の工程でｎ＋型半導体領域ＳＤ１，ＳＤ２をイオン注入法で形成する際には、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺと、その絶縁膜ＭＺの突出部の両側（両側壁上）に形成されたサイドウォールスペーサＳＷ１とが、イオン注入を遮蔽するマスクとして機能することができるからである。
【０２５６】
つまり、本実施の形態４では、ｎ＋型半導体領域ＳＤ１，ＳＤ２をイオン注入法で形成する前に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをエッチバックして制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から絶縁膜ＭＺの一部を突出させ、その絶縁膜ＭＺの突出部の両側（両側壁上）にサイドウォールスペーサＳＷ１を形成しておく。これにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２をイオン注入法で形成した際には、絶縁膜ＭＺの突出部とその両側（両側壁上）のサイドウォールスペーサＳＷ１とがイオン注入を遮蔽するマスクとして機能するため、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する部分の絶縁膜ＭＺ中に不純物が注入されるのを抑制または防止することができる。
【０２５７】
上記実施の形態１でも説明したように、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する部分の絶縁膜ＭＺにおいて、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入工程で不純物が注入されてしまうと、不純物が注入された領域で絶縁膜ＭＺの耐圧が低くなってしまう。
【０２５８】
それに対して、本実施の形態４では、上述のように制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する部分の絶縁膜ＭＺ中に不純物が注入されるのを抑制または防止することができる。このため、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入に起因して、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する部分の絶縁膜ＭＺの耐圧が低下するのを抑制または防止することができる。これにより、製造された半導体装置の信頼性を向上させることができる。
【０２５９】
また、本実施の形態４では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺの長さ（突出量）Ｌ３は、図５２の工程（上記ステップＳ１５に対応）で形成したｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１よりも大きく（Ｌ３＞Ｄ１）することが好ましい。
【０２６０】
ここで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺの長さ（突出量）Ｌ３は、図５０に示されており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺの寸法（半導体基板ＳＢの主面に略垂直な方向の寸法）に対応している。
【０２６１】
図５０の段階で、制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とが同じ高さ位置ある場合は、長さ（突出量）Ｌ３は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺの上端部から、制御ゲート電極ＣＧの上面またはメモリゲート電極ＭＧの上面までの距離（半導体基板ＳＢの主面に略垂直な方向の距離）に対応している。また、図５０の段階で、制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とが異なる高さ位置ある場合は、長さ（突出量）Ｌ３は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺの上端部から、制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面のうちの低い方までの距離（半導体基板ＳＢの主面に略垂直な方向の距離）に対応している。
【０２６２】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺの長さ（突出量）Ｌ３を、ｎ＋型半導体領域ＳＤ１，ＳＤ２の深さＤ１よりも大きく（Ｌ３＞Ｄ１）することにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２をイオン注入法で形成した際に、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する部分の絶縁膜ＭＺには、不純物がほとんど注入されなくなる。すなわち、ｎ＋型半導体領域ＳＤ１，ＳＤ２をイオン注入法で形成した際には、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺと、その両側（両側壁上）のサイドウォールスペーサＳＷ１とに不純物が注入され得るが、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に挟まれた部分の絶縁膜ＭＺには、不純物はほとんど注入されずに済む。従って、製造された半導体装置においては、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する部分の絶縁膜ＭＺには、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入で不純物が注入されることで耐圧が低下した領域はほぼ存在しなくなる。これにより、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する絶縁膜ＭＺの耐圧をより的確に向上させることができ、半導体装置の信頼性をより的確に向上させることができる。例えば、製造された半導体装置において、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のリーク電流を抑制または防止することができる。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間の電位差が大きくなったときに、絶縁破壊が発生して制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間が短絡してしまうのを、抑制または防止することができる。
【０２６３】
また、Ｌ３＞Ｄ１が成り立つようにすれば、絶縁膜ＭＺにおいて、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入で不純物が注入された領域は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から突出する部分の絶縁膜ＭＺに含まれることになる。このため、製造された半導体装置においては、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に介在する部分の絶縁膜ＭＺには、ｎ−型半導体領域ＥＸ１，ＥＸ２を形成するためのイオン注入による耐圧の低下も、ｎ＋型半導体領域ＳＤ１，ＳＤ２を形成するためのイオン注入による耐圧の低下も、ほとんど生じておらず、それによって、半導体装置の信頼性を向上させることができる。
【０２６４】
また、本実施の形態４では、金属シリサイド層ＳＬを形成した際に、制御ゲート電極ＣＧとメモリゲート電極ＭＧの上面のうち、サイドウォールスペーサＳＷ１で覆われた領域には金属シリサイド層ＳＬは形成されない。このため、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬとメモリゲート電極ＭＧ上の金属シリサイド層ＳＬとは、絶縁膜ＭＺの突出部とその両側（両側壁上）のサイドウォールスペーサＳＷ１とによって離間されることになる。これにより、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬとメモリゲート電極ＭＧ上の金属シリサイド層ＳＬとの間が近接するのを防止でき、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬとメモリゲート電極ＭＧ上の金属シリサイド層ＳＬとの間の距離（間隔）を大きくすることができる。このため、制御ゲート電極ＣＧ上の金属シリサイド層ＳＬとメモリゲート電極ＭＧ上の金属シリサイド層ＳＬとの間が短絡したり、リークパスとなるのを防止することができる。従って、半導体装置の信頼性を、更に向上させることができる。
【０２６５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２６６】
１Ａ  メモリセル領域
１Ｂ  周辺回路領域
ＣＮ１，ＣＮ２  角部
ＣＴ  コンタクトホール
ＣＧ  制御ゲート電極
Ｄ１  深さ
ＥＸ１，ＥＸ２，ＥＸ３  ｎ−型半導体領域
ＧＥ１，ＧＥ２  ゲート電極
ＧＦ  絶縁膜
ＨＫ  絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６  絶縁膜
Ｌ１  除去量
Ｌ２  差
Ｌ３  長さ
Ｍ１  配線
ＭＧ  メモリゲート電極
ＭＤ，ＭＳ  半導体領域
ＭＥ，ＭＭ  金属膜
ＭＺ  絶縁膜
ＭＺ１，ＭＺ３  酸化シリコン膜
ＭＺ２  窒化シリコン膜
ＯＸ  酸化膜
ＰＧ  プラグ
ＰＳ１，ＰＳ１ａ，ＰＳ２  シリコン膜
ＰＷ１，ＰＷ２  ｐ型ウエル
ＳＢ  半導体基板
ＳＤ１，ＳＤ２，ＳＤ３  ｎ＋型半導体領域
ＳＫ  隙間
ＳＰ  シリコンスペーサ
ＳＬ，ＳＬ２  金属シリサイド層
ＳＴ  素子分離領域
ＳＷ  サイドウォールスペーサ
ＴＲ  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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