(57)【要約】【課題】導体パッド３１,３１間に形成された隣接する導体パターン３２,３２,…のイオンマイグレーションを低減することができるプリント配線基板を提供する。【解決手段】プリント配線基板１Ａは、絶縁材料からなる第２絶縁層２６と、第２絶縁層２６の上に形成された第３導体層３５と、を備える。第３導体層３５は、電子部品５に電気的に接続される複数の導体パッド３１,３１…と、導体パッド３１,３１間に形成された複数の導体パターン３２,３２,…とを備える。導体パターン３２のパターン幅Ｌは、３μｍ以下であり、隣接する導体パターン３２,３２同士のパターン間隔Ｓは、３μｍ以下である。導体パターン３２,３２同士の間の絶縁層２６の表面には、導体パターン３２と第２絶縁層２６とが接触する接触界面３９に対して凹んだ凹部３６が、少なくとも前導体パターンに沿った位置に形成されている。凹部３６の深さは、０．１〜２．０μｍの範囲にある。【選択図】図４
2016051834.tif 000002
【特許請求の範囲】
【請求項１】
絶縁材料からなる絶縁層と、前記絶縁層の上に形成された導体層と、を備え、
前記導体層は、電子部品に電気的に接続される複数の導体パッドと、前記導体パッド間に形成された複数の導体パターンとを備えたプリント配線基板であって、
前記導体パターンのパターン幅は、３μｍ以下であり、隣接する前記導体パターン同士のパターン間隔は、３μｍ以下であり、
前記導体パターン同士の間の絶縁層の表面には、前記導体パターンと前記絶縁層とが接触する接触界面に対して凹んだ凹部が、少なくとも前記導体パターンに沿った位置に形成されており、
該凹部の深さは、０．１〜２．０μｍの範囲にある。
【請求項２】
請求項１に記載のプリント配線基板において、
前記導体層との前記接触界面以外の前記絶縁層の表面は、前記接触界面に対して、深さ０．１〜２．０μｍの範囲で凹んでいる。
【請求項３】
請求項１または２に記載のプリント配線基板において、
前記導体パターンの幅方向と同じ方向の凹部の幅が、前記導体パターン同士のパターン間隔よりも広くなるように、前記凹部には窪み部が形成されている。
【請求項４】
請求項１〜３のいずれか一項に記載のプリント配線基板において、
前記絶縁層は、感光性樹脂である。
【請求項５】
請求項１〜４のいずれか一項に記載のプリント配線基板において、
前記絶縁層を構成する絶縁材料の吸水率は、１．０質量％以下である。
【請求項６】
請求項１〜５のいずれか一項に記載のプリント配線基板において、
前記絶縁層には、ナノフィラーが含有している。
【請求項７】
請求項１〜６のいずれか一項に記載のプリント配線基板において、
前記導体層には、前記導体パターンの間に充填されるように、吸水率が１．０質量％以下の絶縁材料からなる層がさらに積層されている。
【請求項８】
請求項１〜７のいずれか一項に記載のプリント配線基板において、
前記プリント配線基板には、複数の導体パッドおよび複数の導体パターンからなる導体層と、絶縁材料からなる絶縁層と、が順次交互に複数積層されており、
前記凹部が形成された絶縁層上の前記導体層は、複数の導体層のうち少なくとも最外層に位置する導体層である。
【請求項９】
請求項８に記載のプリント配線基板において、
前記凹部が形成された絶縁層上の前記導体パターン及び導体パッドの上表面は、同一の平面上に形成されている。
【請求項１０】
請求項１〜９のいずれか一項に記載のプリント配線基板において、
前記プリント配線基板は、主配線基板と、前記主配線基板に形成されるとともに前記主配線基板の主導体パターンよりも狭いパターン幅およびパターン間隔の副導体パターンが形成された副配線基板とを備え、前記電子部品として隣接する第１半導体素子及び第２半導体素子が前記副導体パターンを介して電気的に接続されており、前記凹部が形成された絶縁層上の導体パターンは、前記副導体パターンである。
【請求項１１】
請求項１０に記載のプリント配線基板において、
前記副配線基板は、前記主配線基板の内部に埋設されている。
【請求項１２】
請求項１０に記載のプリント配線基板において、
前記副配線基板は、外部に露出するように前記主配線基板に搭載されている。
【請求項１３】
請求項１２に記載のプリント配線基板において、
前記副配線基板の最外層は、最外の導体パッドと絶縁材料からなる最外の絶縁層を含む層であり、前記最外の導体パッドの上表面と前記最外の絶縁層の上表面は、同一平面上に形成されている。
【請求項１４】
絶縁材料からなる絶縁層と、前記絶縁層の上に形成された導体層と、を備え、
前記導体層は、電子部品に電気的に接続される複数の導体パッドと、前記導体パッド間に形成された複数の導体パターンとを備えたプリント配線基板の製造方法であって、
前記導体パターンのパターン幅が、３μｍ以下であり、隣接する前記導体パターン同士のパターン間隔が、３μｍ以下となるように、前記絶縁層の表面に前記導体層を形成する工程と、
前記導体パターン同士の間の絶縁層の表面に、前記導体パターンと前記絶縁層とが接触する接触界面に対して凹んだ凹部が、深さは、０．１〜２．０μｍの範囲で、少なくとも前記導体パターンに沿った位置に形成されるように、前記絶縁層をエッチングする工程とを、少なくとも含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層の上に導体パッドと導体パターンとを備えたプリント配線基板およびその製造方法に関する。
【背景技術】
【０００２】
従来から、ＩＣチップ（半導体素子）等の電子部品を実装するプリント配線基板が知られている。プリント配線基板は、絶縁層と導体層が交互に積層された基板である。プリント配線基板の絶縁層の表面は平面状であり、絶縁層の表面には、導体層として、電子部品を電気的に接続する複数の導体パッドと、複数の導体パターン（導体配線）と、が形成されている（例えば、特許文献１参照）。各導体パッドと各導体パターンは、銅などのめっき等により形成された金属層である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２４２６３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したプリント配線基板の導体パターンは、半導体素子などの電子部品に接続された導体パッド間に形成されているため、電子部品からの熱を受けやすく、隣接する導体パターン同士に、イオンマイグレーションが生じ易い。これにより、隣接する導体パターン間（すなわち導体配線間）が短絡するおそれがあった。特に、近年のＩＣチップの微細化、高集積化に伴い、配線同士の間隔は狭くなる傾向にあるため、このような現象は生じやすい。
【０００５】
本発明は、このような点を鑑みてなされたものであり、その目的とするところは、導体パッド間に形成された隣接する導体パターン同士のイオンマイグレーションを低減することができるプリント配線基板およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を解決すべく、本発明に係るプリント配線基板は、絶縁材料からなる絶縁層と、前記絶縁層の上に形成された導体層と、を備え、前記導体層は、電子部品に電気的に接続される複数の導体パッドと、前記導体パッド間に形成された複数の導体パターンとを備えたプリント配線基板であって、前記導体パターンのパターン幅は、３μｍ以下であり、隣接する前記導体パターン同士のパターン間隔は、３μｍ以下であり、前記導体パターン同士の間の絶縁層の表面には、前記導体パターンと前記絶縁層とが接触する接触界面に対して凹んだ凹部が、少なくとも前記導体パターンに沿った位置に形成されており、該凹部の深さは、０．１〜２．０μｍの範囲にある。
【０００７】
本発明に係るプリント配線基板の製造方法は、絶縁材料からなる絶縁層と、前記絶縁層の上に形成された導体層と、を備え、前記導体層は、電子部品に電気的に接続される複数の導体パッドと、前記導体パッド間に形成された複数の導体パターンとを備えたプリント配線基板の製造方法であって、前記導体パターンのパターン幅が、３μｍ以下であり、隣接する前記導体パターン同士のパターン間隔が、３μｍ以下となるように、前記絶縁層の表面に前記導体層を形成する工程と、前記導体パターン同士の間の絶縁層の表面に、前記導体パターンと前記絶縁層とが接触する接触界面に対して凹んだ凹部が、深さは、０．１〜２．０μｍの範囲で、少なくとも前記導体パターンに沿った位置に形成されるように、前記絶縁層をエッチングする工程とを、少なくとも含む。
【発明の効果】
【０００８】
本発明によれば、導体パターン同士の間の絶縁層には、導体パターンと絶縁層との接触界面に対して、上述した深さの範囲で凹んだ凹部が形成されている。これにより、導体パターン間に形成された電界のうち電界強度が高い電界が形成されている箇所から、凹部の表面（導体パターン間の絶縁層の表面）がオフセットされることになる。この結果、凹部の表面近傍に形成される電界は、導体パターン間に形成される電界よりも弱い電界となるので、導体パターンの金属は析出し難い。また、導体パターン同士の間および凹部には、空隙が形成されるまたは絶縁材料がさらに充填されるため、導体パターン同士の間に導体パターンの金属が移動し難い。このようにして、隣接する導体パターン同士のイオンマイグレーションを低減し、隣接導体パターン同士のショートを低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係るプリント配線基板の模式的断面図。
【図２】図１に示すプリント配線基板の最外層の部分拡大図。
【図３】図２に示す導体パッド間近傍のＡ−Ａ線矢視断面図。
【図４】図２に示す凹部の形成を説明するための図であり、（ａ）は、導体パターンの模式的拡大図、（ｂ）は、その導体パターンの断面写真。
【図５】（ａ）は、別の態様に係る凹部の状態を示した模式的拡大図、（ｂ）は、その導体パターン断面写真。
【図６】（ａ）は、従来の導体パターンの状態を説明するための模式図、（ｂ）は、本実施形態に係る導体パターンの状態を説明するための模式図。
【図７】本発明の第２実施形態に係るプリント配線基板の模式的断面図。
【図８】図７の副配線基板を示す拡大断面図。
【図９】図７に示すプリント配線基板の模式的平面図。
【図１０】図９に示す２つの電子部品間の副導体パターンの状態を示した模式図。
【図１１】本発明の第３実施形態に係るプリント配線基板の模式的断面図。
【図１２】図１１の副配線基板を示す拡大断面図。
【図１３】本発明の第４実施形態に係るプリント配線基板の模式的断面図。
【図１４】図１３の副配線基板を示す拡大断面図。
【図１５】実施例１、３、４、および比較例１に係る信頼性試験の結果を示した図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係るプリント配線基板のいくつかの実施形態およびその変形例について説明する。図面の説明において、同じ構成には同じ符号を付し、一部詳細な説明を省略する。
【００１１】
〔第１実施形態〕
１−１．プリント配線基板１Ａについて
図１に示すように、本実施形態に係るプリント配線基板１Ａは、半導体素子などの電子部品を表面に固定し、導体パターン（導体配線）で接続することで電子回路を構成する板状またはフィルム状の部品であり、本実施形態では、プリント配線基板１Ａは多層積層配線板である。
【００１２】
具体的には、プリント配線基板１Ａは、コア基板１１を挟んで、コア基板１１の上にそれぞれ絶縁層と導体層とを交互に積層してなるビルドアップ多層積層配線板であり、スルーホール導体１９を介してその両側が電気的に接続されている。本実施形態では、プリント配線基板１Ａは、コア基板１１の中心軸ＣＬを挟んで、上下対称の構造になっている。したがって、以下の説明においては、中心軸ＣＬよりも上側（片側）のみを説明する。なお、本実施形態では、プリント配線基板１Ａは、中心軸ＣＬを挟んで上下対称の構造となっているが、接続される電子部品に合わせて、非対称の構造であってもよく、その構造は限定されるものではない。
【００１３】
また、本実施形態では、電子部品５を１つ搭載した例を示しているが、後述する第２実施形態の如く、これらを複数搭載してもよい。電子部品５は、たとえば、ＭＰＵ（Micro-Processing Unit）、またはＤＲＡＭ（Dynamic Random Access Memory）などの半導体素子である。
【００１４】
コア基板１１の表面には、第１導体層１５が形成されており、第１導体層１５は、シード層１３および電気めっき層１４が順次積層された層である。シード層１３は、銅、チタン、チタン化合物（たとえばチタンナイトライド）、ニッケル、またはクロムからなる層であり、これらの材料が複数積層されていてもよい。シード層１３を介して、絶縁材料からなるコア基板１１の表面に電気めっき層１４を形成することができる。このようなシード層１３は、無電解めっき、またはスパッタリング等により形成することができる。このシード層１３の上に、電気銅めっきにより電気めっき層１４が形成される。電気めっき層は、銅などの金属材料からなる層である。第１導体層１５は、第１絶縁層１６で覆われている。コア基材および第１絶縁層１６は、３０〜８０質量％の無機フィラーを含有した熱硬化性エポキシ樹脂、または、感光性樹脂からなる。
【００１５】
第１絶縁層１６内には、第１導体層１５と導通する第１導体ビア２９が形成されており、第１絶縁層１６の表面には、第２導体層２５が形成されている。第２導体層２５は、第１導体層１５と同様に、シード層２３および電気めっき層２４が順次積層された層であり、第１導体体層と同じ金属材料からなる層である。第２導体層２５は、第２絶縁層２６でさらに覆われている。
【００１６】
このように、第２絶縁層２６を設けることにより、第１導体層１５および第２導体層２５は、第２絶縁層２６を挟んで、後述する第３導体層３５と反対側に形成された内部導体回路層となる。本実施形態では、内部導体回路層である第２導体層２５は、複数の導体パターン３２，３２，…の配列方向に延在した平面状（薄膜状）の導体層２８をさらに有している。平面状の導体層２８は、第２導体層２５の一部を構成するグランド層に電気的に接続されている（図示せず）。
【００１７】
ここで、第２絶縁層２６は、ポリイミド樹脂、シリカ、ゴムなどのナノフィラーであり、平均粒径が、１ｎｍ〜１００ｎｍのナノフィラーが含有した感光性樹脂からなり、平均粒径５００ｎｍ以上のシリカフィラーを含有したエポキシ樹脂であってもよく、吸水率が、１．０質量％以下の絶縁材料からなる。しかし、フィラーは必ずしも含有していなくてもよい。ここで、本明細書でいう吸水率とは、ＪＩＳ  Ｋ  ７２０９−Ａ法に準拠した測定方法で測定した樹脂の吸水率である。このような樹脂としては、たとえば感光性ポリイミド、感光性ポリベンゾオキサゾール、感光性フェノール、感光性エポキシ樹脂、感光性シクロオレフィン、感光性ベンゾシクロブテンなどを挙げることができ、たとえば、フェノール樹脂の場合には、ＪＳＲ（株）製のELPAC（登録商標） WPRシリーズ、エポキシ樹脂の場合には、ダウ・ケミカルのINTERVIA（登録商標）シリーズ、シクロオレフィン樹脂の場合には、日本ゼオン(株)のZEO COATシリーズ、ポリイミド樹脂の場合には、東レ(株)のフォトニースシリーズなどを挙げることができる。また、絶縁樹脂の吸水率は、樹脂の密度、および水酸基等の官能基の個数を調整することにより、調整することができる。
【００１８】
第２絶縁層２６の上には、複数の導体層のうち最外層に位置する第３導体層３５が形成されている。第３導体層３５は、シード層３３および電気めっき層３４が順次積層された層である。シード層３３は、上述したごとく、銅、チタン、チタン化合物（チタンナイトライド）、または、ニッケルからなる層であり、これらの材料が複数層積層されていてもよい。このようなシード層３３を設けることにより、第２絶縁層２６の表面に、シード層３３を介して電気めっき層３４を形成することができる。
【００１９】
ここで、シード層３３にチタン、チタン化合物、ニッケル、またはクロムからなる層を用いた場合には、銅からなる層に比べて、後述するイオンマイグレーションの発生を抑えることができる。シード層３３が、銅またはニッケルからなる場合には無電解めっきで形成することができ、チタンまたはチタン化合物（チタンナイトライドなど）の場合にはスパッタリング等により形成することができる。このシード層３３の上に、電気銅めっきにより電気めっき層３４が形成される。第３導体層３５は、ソルダーレジスト層４６で覆われている。また、ソルダーレジスト層４６には、後述する第３導体層３５の導体パッド３１と電子部品５とを電気的に接続するためのはんだバンプ７１が配置されている。
【００２０】
第３導体層３５は、電子部品５に電気的に接続される複数の導体パッド３１，３１,…と、導体パッド３１，３１の間に、ラインアンドスペース状に形成された複数の導体パターン（導体配線）３２,３２,…とで構成されている。各導体パッド３１は、第２絶縁層２６の内部に形成された第２導体ビア２９を介して、第２導体層２５に電気的に接続されている。複数の導体パッド３１,３１,…の上表面と複数の導体パターン３２,３２,…の上表面とは同一の平面上に位置している。これにより、ソルダーレジスト層４６のうねりを低減することができ、電子部品５の実装性を高めることができる。
【００２１】
図３に示すように、導体パターン３２,３２のパターン幅Ｌは、３μｍ以下であり、隣接する導体パターン３２,３２同士のパターン間隔Ｓは、３μｍ以下である。すなわち、本実施形態では導体パターン３２,３２のラインアンドスペースＬ／Ｓが、３μｍ／３μｍ以下である。より好ましくは、パターン幅Ｌは０．５μｍ以上であり、パターン間隔Ｓは０．５μｍ以上である。すなわち、導体パターン３２,３２のラインアンドスペースＬ／Ｓが、０．５μｍ／０．５μｍ以上である。
【００２２】
さらに、図２に示すように、導体パターン３２,３２同士の間の第２絶縁層２６の表面には、導体パターン３２と第２絶縁層２６とが接触する接触界面３９に対して凹んだ凹部３６が、導体パターン３２に沿った位置に形成されている。本実施形態では、第３導体層３５との接触界面以外の第２絶縁層２６の表面３８は、接触界面３９に対して、深さｄ０．１〜２．０μｍの範囲で凹んでいる。
【００２３】
このような凹部３６は、図４（ａ）,（ｂ）の左図に示すように、第２絶縁層２６の上に、シード層３３および電気めっき層３４が順次積層された第３導体層３５を形成後、すなわち、従来のように、第２絶縁層２６の平面上の表面に、複数の導体パターン３２,３２,…等が形成された後、ＲＩＥ法（リアクティブイオンエッチング法）により、第２絶縁層２６の表面３８をエッチングすることにより得られる。
【００２４】
具体的には、第３導体層３５との接触界面３９以外の第２絶縁層２６の表面３８に、エッチングガスをプラズマ中のイオン種またはラジカル種を接触させるとともに、この表面３８をエッチングガスと反応させて、エッチングする。ＲＩＥ法によるエッチングは、異方性エッチングができるので、エッチング後には、図４（ａ）,（ｂ）の右図に示すように、導体パターン３２,３２同士のパターン間隔Ｓとほぼ同じ幅を有した凹部（凹溝）３６を形成することができる。
【００２５】
また、凹部３６をアッシング法によりエッチングをしてもよい。この場合には、第３導体層３５との接触界面３９以外の第２絶縁層２６の表面３８に、オゾンガスなどのエッチングを接触させることにより、凹部３６を得ることができる。アッシング法によるエッチングは、等方性エッチングができるので、エッチング後には、図５（ａ）,（ｂ）の右図に示すように、導体パターン３２のパターン幅Ｌの方向と同じ方向の凹部３６の幅ｗが、導体パターン同士のパターン間隔Ｓよりも広くなるように、凹部３６には窪み部３６ａが形成される。
【００２６】
１−２．第１実施形態のプリント配線基板の作用効果
ここで、たとえば、図４（ａ）,（ｂ）の左図に示すように、エッチングを行う前の状態（従来の状態）では、導体パターン３２と第２絶縁層２６との接触界面３９と、導体パターン３２,３２同士の間の第２絶縁層２６の表面３８は、ほぼ同一平面上に形成されている。導体パターン３２のパターン幅３μｍ以下、導体パターン３２，３２同士のパターン間隔３μｍ以下となる複数の導体パターン３２,３２,…が形成されることになるので、図６（ａ）に示すように、隣接する導体パターン３２,３２間の第２絶縁層２６の表面３８に沿って、導体パターン３２,３２間に形成された電界のうち電界強度が強い電界Ｅ１が形成される。この結果、導体パターン３２,３２間の第２絶縁層２６の表面３８に導体パターンを構成する金属（具体的には銅イオン）が移動しながら析出しやすくなる。すなわち、導体パターン３２，３２間にイオンマイグレーションが起こりやすい。
【００２７】
しかしながら、本実施形態では、図４（ａ）,（ｂ）の左図に示すように、導体パターン３２のパターン幅Ｌが、３μｍ以下であり、隣接する導体パターン３２、３２同士のパターン間隔Ｓが、３μｍ以下となるように、第２絶縁層２６の表面に第３導体層３５を形成した後、以下のエッチングを行う。具体的には、図４（ａ）,（ｂ）の右図（または、図５（ａ）,（ｂ））に示すように、エッチングを行うことにより、隣接する導体パターン３２,３２同士の間の第２絶縁層２６には、導体パターン３２と第２絶縁層２６と接触する接触界面３９に対して、深さｄが０．１〜２．０μｍの範囲で凹んだ凹部３６が形成されている。
【００２８】
これにより、図６（ｂ）に示すように、導体パターン３２，３２間に形成された電界のうち電界強度が強い電界Ｅ１が形成されている箇所から、凹部３６の表面（導体パターン間の第２絶縁層２６の表面）がオフセットされることになる。この結果、凹部３６の表面近傍に形成される電界は、導体パターン間に形成される電界よりも弱い電界Ｅ２となるので、導体パターン３２を構成する金属（具体的には銅イオン）は析出し難い。また、導体パターン３２，３２同士の間および凹部３６には、空隙が形成されるまたは絶縁材料がさらに充填されるため、隣接する導体パターン３２,３２同士の間に導体パターン３２の金属が移動し難い。このようにして、隣接する導体パターン３２,３２同士のイオンマイグレーションを低減し、隣接する導体パターン３２,３２同士のショートを低減することができる。また、導体パターン３２,３２間ばかりでなく、導体パッド３１と導体パターン３２が近接して形成されている部分も、凹部３６と同様に凹んでいるのでこれらの間のイオンマイグレーションも低減することができる。
【００２９】
ここで、凹部３６の深さｄが、０．１μｍ未満の場合には、凹部３６を形成することによるイオンマイグレーションの低減効果を十分に期待できず、２．０μｍを超えた場合には、凹部３６によるイオンマイグレーションの効果をこれ以上期待し難いばかりでなく、導体パターン３２が凹部３６側に倒れこみやすく、第２絶縁層２６に凹部３６を形成することが難しい。
【００３０】
さらに、本実施形態では、第２絶縁層２６を構成する絶縁材料の吸水率は、１．０質量％以下であるので、導体パターン間における導体パターンの金属の移動をさらに抑制することができる。また、第２絶縁層２６ばかりでなく、導体パターン３２,３２同士の間に、その上層の絶縁層として吸水率が１．０質量％以下の絶縁材料を充填してもよい。これにより、導体パターン３２、３２間を移動する金属（具体的には銅）の移動をさらに抑制することができる。
【００３１】
さらに、上述したように平面状の導体層２８を、複数の導体パターン３２,３２,…が緻密に配列された第２絶縁層２６の反対側の位置において、これらの配列方向に延在させたので、プリント配線基板１Ａにマイクロストリップラインを形成することができる。また、平面状の導体層２８により電子部品５からの伝達させる熱を放熱し、イオンマイグレーションを低減できる。特に、本実施形態では、平面状の導体層２８をグランド層に電気的に接続したので、マイクロストリップラインの効果をより一層期待できる。
【００３２】
１−３．その他の変形例
図１に示す第１実施形態では、複数の導体層の最外層となる第３導体層３５の導体パターン３２，３２の間に凹部３６を設けたが、たとえば、第２導体層の平面状の導体層２８の代わりに、第３導体層３５の導体パターン３２,…と同様の複数の導体パターンを設け、これらの間の第１絶縁層１６に凹部を設けてもよい。また、中心線ＣＬを挟んで、電子部品５が実装される側と反対側にも凹部を設けたが、必ずしも反対側の絶縁層に凹部を設ける必要はなく、さらに、反対側の導体パターンのパターン幅Ｌおよびパターン間隔Ｓが、中心線ＬＣよりも電子部品５側の導体パターン３２，３２…よりも広くてもよい。
【００３３】
また、本実施形態では、プリント配線基板に、複数の絶縁層と複数の導体層と交互を設けたが、第２絶縁層２６とこれの上に形成される第３導体層３５とからなるプリント配線基板であってもよく、第３導体層３５の上に、さらなる絶縁層と導体層とを交互に積層させてもよい。
【００３４】
〔第２実施形態〕
図７は、本発明の第２実施形態に係るプリント配線基板の模式的断面図であり、図８は、図７の副配線基板を示す拡大断面図である。図９は、図７に示すプリント配線基板の模式的平面図であり、図１０は、図９に示す２つの電子部品間の副導体パターンの状態を示した模式図である。
【００３５】
図７に示すように、第２実施形態に係るプリント配線基板１Ｂは、主配線基板１００と副配線基板２００を備えている。主配線基板１００は、絶縁層と導体層を交互に積層した多層積層配線板であり、主配線基板１００には、主配線基板１００よりもファインパターンの複数の副導体パターンが形成された副配線基板２００が形成されている（本実施形態では埋設されている）。図９に示すように、電子部品として隣接する第１半導体素子（ＭＰＵ）７及び第２半導体素子（たとえばＤＲＡＭ）８が、副配線基板２００の複数の副導体パターン３２Ａを介して電気的に接続されている。本実施形態では、プリント配線基板１Ｂに第１半導体素子７及び第２半導体素子８を実装したものを半導体装置とする。なお、本実施形態では、２つの電子部品を例示したが、たとえば第１半導体素子（ＭＰＵ）７に、別の副配線基板の副導体パターン３２Ａを介して、さらなる電子部品（半導体素子）が電気的に接続されていてもよい。
【００３６】
２−１．主配線基板１００
主配線基板１００は、コア基板１２０を挟んで、コア基板１２０の主面Ｆ１,Ｆ２の上にそれぞれ主絶縁層と主導体層とを交互に積層してなるビルドアップ多層積層配線板である。主配線基板１００は、副配線基板２００の埋設部分を除いて、コア基板１２０の中心軸ＣＬを挟んで同じ工程により同様の機能を有する層が順次積層されることになる。従って、以下の説明においては、片側のみ（主面Ｆ１側のみ）を用いて説明する。
【００３７】
コア基板１２０の上には、無電解めっき層１０１ａ及び電解めっき層１０１ｂを有する第１主導体層１０１が形成されている。第１主導体層１０１は、その上に形成された第１主絶縁層１０２によって覆われている。第１主絶縁層１０２は、例えば熱硬化性エポキシ樹脂により形成されている。
【００３８】
第１主絶縁層１０２の上には、更に、第２主導体層１０３、第２主導体層１０３を覆う第２主絶縁層１０４、第３主導体層１０５、第３主導体層１０５を覆う第３主絶縁層１０６、第４主導体層１０７、および第４主導体層１０７を覆う第４主絶縁層１０８が、この順番で積層されている。第２主導体層１０３、第３主導体層１０５及び第４主導体層１０７は、第１主導体層１０１と同様に無電解めっき層及び電解めっき層から構成されている。一方、第２主絶縁層１０４、第３主絶縁層１０６及び第４主絶縁層１０８は、第１主絶縁層１０２と同様に熱硬化性エポキシ樹脂により形成されている。
【００３９】
また、第１主絶縁層１０２の内部には第１主ビア導体１１０、第２主絶縁層１０４の内部には第２主ビア導体１１１、第３主絶縁層１０６の内部には第３主ビア導体１１２が、それぞれ複数形成されている。これらの主ビア導体１１０，１１１，１１２は、それぞれ円錐台形状をなし、その配置される主絶縁層を貫通するように形成されている。第１主導体層１０１及び第２主導体層１０３はその間に配置された第１主ビア導体１１０、第２主導体層１０３及び第３主導体層１０５はその間に配置された第２主ビア導体１１１、第３主導体層１０５及び第４主導体層１０７はその間に配置された第３主ビア導体１１２によってそれぞれ電気的に接続されている。なお、コア基板１２０の主面Ｆ１に形成された第１主導体層１０１は、コア基板１２０の内部に設けられたスルーホール導体１０９を介して、反対側の主面に形成された第１主導体層１０１と電気的に接続されている。
【００４０】
図９に示すように、複数の主ビア導体１１０,１１１,１１２,１１７及びスルーホール導体１０９のうち、一部がスタック導体ビアを形成している。具体的には、副配線基板２００に隣接する主ビア導体１１０,１１１,１１２,１１７及びスルーホール導体１０９は、主配線板１００の積層方向に沿って積み重ねられ、スタック導体ビアを形成している。
【００４１】
主配線基板１００の内部には、副配線基板２００が埋設されている。副配線基板２００は、主配線基板１００の第３主導体層１０５の平面状の銅層上に配置され、第４主導体層１０７及び第３主ビア導体１１２と並設されている。副配線基板２００は、第４主導体層１０７とともに多層配線板の最外層である主配線基板１００の第４主絶縁層１０８により覆われ、副配線基板２００の内部に封止されている。
【００４２】
第４主絶縁層１０８の上表面１０８ａには、隣接する第１半導体素子７及び第２半導体素子８を実装するための第１主導体パッド１１３、第２主導体パッド１１４がそれぞれ複数形成されている。第１主導体パッド１１３、および第２主導体パッド１１４の上表面は、同一平面に位置している。複数の第１主導体パッド１１３,１１３,…および複数の第２主導体パッド１１４,１１４,…は、所定の間隔を開けて並列されている。第１主導体パッド１１３は、第４主絶縁層１０８の内部に設けられた第４主ビア導体１１７を介して、電気的に接続されている。第２主導体パッド１１４は、第４主絶縁層１０８の内部に設けられた第５主ビア導体１１８を介して、その下方に配置された副配線基板２００と電気的に接続されている。
【００４３】
２−２．副配線基板２００
副配線基板２００は、断面矩形を呈し、三次元的には直方体に形成されており、その底部に配置されたダイアタッチフィルム（接着層）２０９を介して主配線基板１００の第３主導体層１０５に固定されている。ダイアタッチフィルム２０９の上には、放熱部材２１２と第１副絶縁層２０１が順次配置されている。本実施形態では、放熱部材２１２を設けているが、放熱部材２１２は必要に応じて設ければよく、後述する第３、第４実施形態に示すように、省略することもできる。
【００４４】
ここで、放熱部材２１２の厚さは１０〜８０μｍの範囲にあることが好ましく、銅めっき層のほか、その他の金属メッキ層、金属板又はナノカーボン材料によって形成されてもよい。放熱部材２１２を設けることにより、放熱部材２１２を介して第１および第２の半導体素子７，８の動作時に発生した熱を効率良く周囲に放出することができ、熱応力による影響を抑制する効果を奏する。これによって、プリント配線基板１Ｂの信頼性を更に高めることができる。
【００４５】
更に、第１副絶縁層２０１の上には、第１副導体層２０２、第２副絶縁層２０３、第２副導体層２０４、および第３副絶縁層２０５がこの順番で積層されている。第１副導体層２０２と第２副導体層２０４は、第２副絶縁層２０３内に形成された第１副導体ビア２０７により電気的に接続されている。
【００４６】
ここで、第１副導体層２０２及び第２副導体層２０４は、シード層と銅めっき層とから構成され、第１副導体層２０２及び第２副導体層２０４は、複数の副導体パッド３１Ａ,３１Ａ,…を備え、副導体パッド３１Ａ,３１Ａの間には、主配線基板１００の導体層１０１，１０３，１０５，１０７の導体パターン（図示せず）よりも狭いパターン幅およびパターン間隔の複数の副導体パターン３２Ａ,３２Ａ,…が形成されている。
【００４７】
副導体パッド３１Ａは、第１実施形態で示した導体パッド３１と同じ構成であり、副導体パターン３２Ａは第１実施形態で示した導体パターン３２と同じ構成である。したがって、第１実施形態と同様に、副導体パターン３２Ａ,３２Ａ,…のパターン幅Ｌは、３μｍ以下であり、隣接する導体パターン３２Ａ,３２Ａ同士のパターン間隔Ｓは、３μｍ以下である。
【００４８】
第１実施形態と同様に、副導体パターン３２Ａ,３２Ａ同士の間の第１副絶縁層２０１の表面には、副導体パターン３２Ａ，３２Ａと第１副絶縁層２０１とが接触する接触界面に対して凹んだ凹部３６Ａが、副導体パターン３２Ａに沿った位置に形成されている。第２副絶縁層２０３の表面の上も、第１副絶縁層２０１と同様に、副導体パターン３２Ａが形成され、第２副絶縁層２０３の表面には、第１副絶縁層２０１と同様の凹部３６Ａが形成されている。本実施形態に係る凹部３６Ａは第１実施形態で示した凹部３６と同じ構成である。したがって、凹部３６Ａの深さは、０．１〜２．０μｍの範囲にあり、副導体パッド３１Ａ,３１Ａおよび副導体パターン３２Ａとの接触界面以外の第２副絶縁層２０３（第３副絶縁層２０５）の表面は、接触界面に対して、深さ０．１〜２．０μｍの範囲で均一な深さで凹んでいる。
【００４９】
第１副絶縁層２０１、第２副絶縁層２０３及び第３副絶縁層２０５は、第１実施形態の第２絶縁層２６に例示したごとく、感光性樹脂からなりかつ絶縁材料の吸水率が１．０質量％以下となる絶縁層であり、感光性樹脂層を用いることで、副絶縁層に小径のビア孔及び狭ピッチの副導体パターンを容易に形成することができる。さらに、第１副絶縁層２０１の表面に形成された副導体パターン３２Ａ,３２Ａ，…の間には、第２副導体層２０２を構成する絶縁材料（吸水率を、１．０質量％以下）が充填されるように、第２副導体層２０３が積層される。さらに、第２副絶縁層２０３の表面上の副導体パターン３２Ａ,３２Ａ，…の間には、第３副導体層２０５を構成する絶縁材料（吸水率を、１．０質量％以下）が充填されるように、第３副導体層２０５が積層される。このようにして、絶縁層を構成する絶縁材料の吸水率を、１．０質量％以下とすることにより、副導体パターン３２Ａ，３２Ａ間において、副導体パターン３２Ａを構成する金属（具体的には銅イオン）の移動を抑制することができる。
【００５０】
第３副絶縁層２０５の上表面には、副導体パッド２０６が形成されており、副導体パッド２０６は、副導体ビア２０８を介して、第２副導体層２０４の副導体パッド３１Ａに電気的に接続されている。そして、副導体パッド２０６は、第５主ビア導体１１８を介して第２主導体パッド１１４と電気的に接続されている。
【００５１】
２−３．第２実施形態のプリント配線基板の作用効果
このように構成することにより、例えばＭＰＵとＤＲＡＭのような隣接して配置される２つの第１および第２の半導体素子７，８間を、副配線基板２００に形成された、狭いパターン幅およびパターン間隔の複数の副導体パターン３２Ａ，３２Ａ,…を介して繋ぐことができる。また、副配線基板２００の表面は、第１および第２の半導体素子７，８により他の部分に比べて高い温度となりやすいが、上述した如く、隣接する副導体パターン３２Ａ，３２Ａ同士の間には、上述した深さｄの範囲の凹部３６Ａが形成されているので、これらのイオンマイグレーションを回避することができる。
【００５２】
また、副導体パターン３２Ａ,３２Ａが形成される絶縁層（具体的には第１副絶縁層２０１、第２副絶縁層２０３）は、吸水率が１．０質量％以下となる絶縁樹脂からなり、さらに、副導体パターン３２Ａ,３２Ａを覆う絶縁層（具体的には第２副絶縁層２０３、第３副絶縁層２０５）も吸水率が１．０質量％以下となる絶縁樹脂からなるので、副導体パターン３２Ａ，３２Ａ同士の間の金属の移動を抑制することができる。
【００５３】
〔第３実施形態〕
図１１は、本発明の第３実施形態に係るプリント配線基板の模式的断面図であり、図１２は、図１１の副配線基板を示す拡大断面図である。第３実施形態のプリント配線基板が、第２実施形態のプリント配線基板と主に相違する点は、副配線基板２００を主配線基板１００に埋設させずに、外部に露出させた点、主配線基板１００の第４主導体層１０７、第４主絶縁層１０８を設けていない点（第４主導体層１０７の代わりに第１主導体パッド１１３を設けた点）、副配線基板２００に放熱部材２１２を設けていない点である。なお、副配線基板２００に、複数の副導体パターン３２Ａ,３２Ａ,…、凹部３６Ａ，３６Ａ,…等が形成されている点は、第３実施形態と同じである。
【００５４】
具体的には、副配線基板２００は、主配線基板１００の第３主絶縁層１０６に設けられた凹部１２２内に配置され、ダイアタッチフィルム２０９を介して第３主導体層１０５に固定されている（図１２参照）。すなわち、本実施形態に係る副配線基板２００は、主絶縁層に覆われておらず、外部に露出している。このため、副配線基板２００の第３副絶縁層２０５は、プリント配線基板１Ｃの最外層を構成することになる。
【００５５】
第３副絶縁層２０５に形成された複数の副導体パッド２０６,２０６,…は、外部に露出し、はんだバンプ７１を介して第１半導体素子７および第２半導体素子８を実装する。また、副配線基板２００の最外層は、最外に位置する副導体パッド（最外の導体パッド）２０６と、最外に位置する絶縁材料からなる第３副絶縁層（最外の絶縁層）２０５を含む層であり、副導体パッド２０６の上表面２０６ａと、第３絶縁層２０５の上表面２０５ａは、同一平面上に形成されている。すなわち、副配線基板２００の上表面（露出した表面）は面一となっている。このように、副導体パッド２０６の上表面２０６ａと、第３絶縁層２０５の上表面２０５ａを、同一平面上に形成することにより、副導体パッド２０６間におけるはんだによるショートを防止することができる。また、第１半導体素子７および第２半導体素子８の実装性を高めることもできる。
【００５６】
さらに、副導体パッド２０６の上表面２０６ａ（副導体パッド２００の上表面２００ａ）と、主配線基板１００に形成された第１半導体素子７および第２半導体素子８をはんだバンプ７１を介して直接的に接続する（実装する）第１主導体パッド１１３と上表面１１３ａは、同一平面上に形成されている。第１半導体素子７および第２半導体素子８の実装性をさらに高めることもできる。また、第２実施形態と同様に副配線基板に、導体パターン３２Ａと凹部３６Ａを設けたので、第２実施形態に示した効果と同様のイオンマイグレーションの効果を期待することができる。
【００５７】
＜第４実施形態＞
図１３は、本発明の第４実施形態に係るプリント配線基板の模式的断面図であり、図１４は、図１３の副配線基板を示す拡大断面図である。第４実施形態のプリント配線基板が、第３実施形態のプリント配線基板と主に相違する点は、副配線基板２００を配置するための凹部１２２を主配線基板１００に設けずに、主配線基板１００の平面状の表面に、副配線基板２００を貼り付けた点、第１主導体パッド１１３Ａの上表面の位置を調整するように導体部材（導体ポスト）１１３ｂを設けた点である。なお、副配線基板２００に、複数の副導体パターン３２Ａ,３２Ａ,…、凹部３６Ａ，３６Ａ,…等が形成されている点は、第３実施形態と同じである。
【００５８】
具体的には、副配線基板２００は、ダイアタッチフィルム２０９を介して主配線基板１００の第３主絶縁層１０６の上表面１０６ａに固定されている（図１４参照）。本実施形態に係る副配線基板２００は、第１実施形態と異なって、主絶縁層に覆われておらず、第３主絶縁層１０６より外部に突出している。このため、副配線基板２００の第３副絶縁層２０５は、プリント配線基板１Ｄの最外層を構成することになる。
【００５９】
第３副絶縁層２０５に形成された複数の副導体パッド２０６,２０６,…は、外部に露出し、はんだバンプ７１を介して第１半導体素子７および第２半導体素子８を実装する。また、第３実施形態と同じように、副配線基板２００の最外層は、最外に位置する副導体パッド（最外の導体パッド）２０６と、最外に位置する絶縁材料からなる第３副絶縁層（最外の絶縁層）２０５とを含む層であり、副導体パッド２０６の上表面２０６ａと、第３絶縁層２０５の上表面２０５ａは、同一平面上に形成されている。すなわち、副配線基板２００の上表面２００ａ（露出した表面）は面一となっている。このように、副導体パッド２０６の上表面と、第３絶縁層２０５の上表面を、同一平面上に形成することにより、副導体パッド２０６間におけるはんだによるショートを防止することができる。
【００６０】
さらに、第１主導体パッド１１３Ａには導体部材１１３ｂが形成されており、導体部材１１３ｂを設けることにより、副導体基板２００の副導体パッド２０６の上表面２０６ａ（上表面２００ａ）と、第１主導体パッド１１３Ａと上表面１１３ａとは、同一平面上に形成されている。導体部材（導体ポスト）１１３ｂは、以下のようにして、形成することができる。具体的には、第３実施形態で示した如き導体層（図１１の導体パッド１１３参照）を形成後、これにレジストを塗布し、レジストからなる層に導体層が露出するよう開口部を形成する。この開口部にＣｕ電解（電気）めっき法により導体部材１１３ｂを形成し、その後、レジストを除去する。これにより、第１半導体素子７および第２半導体素子８の実装性を高めることができる。なお、本実施形態では導体部材１１３ｂを別途設けて、導体パッド１１３Ａを形成したが、この方法に限定されず、たとえば、副配線基板２００の積層数を減らしたり、第１導体パッドの厚みを電気めっき時に厚くなるように形成したりすることにより、副導体基板２００の副導体パッド２０６の上表面２０６ａ（上面２００ａ）と、第１主導体パッド１１３Ａと上表面１１３ａとを、同一平面上に形成してもよい。また、第２実施形態と同様に副配線基板に、導体パターン３２Ａと凹部３６Ａを設けたので、第２実施形態に示した効果と同様のイオンマイグレーション低減の効果を期待することができる。なお、本実施形態では、副導体パッド２０６の上表面２０６ａと、第１主導体パッド１１３Ａと上表面１１３ａとを同一平面上に形成したが、第１半導体素子７および第２半導体素子８を実装可能な範囲で、これらの上表面の位置がずれていてもよい。
【実施例】
【００６１】
以下に本発明の実施例を説明する。
〔実施例１〕
以下の方法で試験片を作製した。まず、シリコン基板を準備し、この表面に平面状の表面となるように下層となる絶縁層（ＪＳＲ（株）製のＷＰＲ−５１００）を形成した。この絶縁層には、５０〜１００ｎｍのゴムからなるナノフィラーが含有されている。次に、この表面に、シード層として、ＴｉＮ／Ｔｉ層を形成し、この表面全面にレジスト液を塗布後、露光機を用いて、パターン幅１μｍ、パターン間隔１μｍとなるように、レジスト液により形成されたレジスト層を露光および現像した。レジスト層から露出した部分を電解めっきした後、レジスト層を除去し、さらに、シード層のみが露出した部分を除去した。これにより、ラインアンドスペース（Ｌ／Ｓ）が１μｍ／１μｍとなる導体パターンを絶縁層の表面に形成した。
【００６２】
次に、アッシング機を用いて、導体パターン同士の間の絶縁層の表面のエッチングを行った。これにより、導体パターンと絶縁層とが接触する接触界面に対して凹んだ凹部を形成した。なお、凹部の深さは、１．０μｍである。さらに、導体パターンの間の凹部の空間を充填するように、下層と同じ樹脂からなる上層の絶縁層をさらに形成した。なお、絶縁層を構成する材料は、ＪＩＳ  Ｋ  ７２０９に準拠した測定方法で測定した樹脂の吸水率が、１．５質量％の樹脂材料である。
【００６３】
〔実施例２〕
実施例１と同じように、試験片を作製した。実施例１と相違する点は、アッシング機を用いたエッチング時間を短くし、凹部の深さを０．１μｍとした点である。
【００６４】
〔実施例３〕
実施例１と同じように、試験片を作製した。実施例１と相違する点は、アッシング機を用いたエッチング時間を長くし、凹部の深さを２．０μｍとした点である。
【００６５】
〔実施例４〕
実施例１と同じように、試験片を作製した。実施例１と相違する点は、絶縁層の樹脂に、吸水率が、１．０質量％の樹脂材料を用いた点である。
【００６６】
〔実施例５〕
実施例１と同じように、試験片を作製した。実施例１と相違する点は、導体パターンのラインアンドスペース（Ｌ／Ｓ）を１．５μｍ／１．５μｍとした点と、アッシング機を用いたエッチング時間を短くし、凹部の深さを０．１μｍとした点である。
【００６７】
〔実施例６〕
実施例１と同じように、試験片を作製した。実施例１と相違する点は、導体パターンのラインアンドスペース（Ｌ／Ｓ）を２μｍ／２μｍとした点と、アッシング機を用いたエッチング時間を短くし、凹部の深さを０．１μｍとした点である。
【００６８】
〔実施例７〕
実施例１と同じように、試験片を作製した。実施例１と相違する点は、導体パターンのラインアンドスペース（Ｌ／Ｓ）を３μｍ／３μｍとした点と、アッシング機を用いたエッチング時間を短くし、凹部の深さを０．１μｍとした点である。
【００６９】
〔比較例１〕
実施例１と同じように、試験片を作製した。実施例１と相違する点は、アッシング機を用いず凹部を形成しなかった点である。
【００７０】
〔比較例２〕
実施例１と同じように、試験片を作製した。実施例１と相違する点は、導体パターンのラインアンドスペース（Ｌ／Ｓ）を１．５μｍ／１．５μｍとした点と、アッシング機を用いず凹部を形成しなかった点である。
【００７１】
〔比較例３〕
実施例１と同じように、試験片を作製した。実施例１と相違する点は、導体パターンのラインアンドスペース（Ｌ／Ｓ）を４μｍ／４μｍとした点である。しかしながら、比較例３の場合には、凹部を形成する際に、導体パターンの一部が凹部側に倒れた。
【００７２】
＜信頼性試験１＞
実施例１〜３、および比較例１の試験片に対して、温度１３０℃、湿度８５％ＲＨ、電圧２Ｖを導体パターン間に印加し、２５時間経過後に、導体パターン間に流れる電流が１０−７Ａ以上か否か（すなわち、イオンマイグレーションによる導通箇所）を、それぞれ１２か所の導体パターン間で測定した。この結果を表１に示す。
【００７３】
【表１】
2016051834.tif 000003
【００７４】
＜信頼性試験２＞
実施例５〜７、および比較例２の試験片に対して、温度１３０℃、湿度８５％ＲＨ、電圧２Ｖを導体パターン間に印加し、２００時間経過後に、導体パターン間に流れる電流が１０−７Ａ以上か否か（すなわち、イオンマイグレーションによる導通箇所）を、それぞれ１２か所の導体パターン間で測定した。この結果を表２に示す。
【００７５】
【表２】
2016051834.tif 000004
【００７６】
＜信頼性試験３＞
実施例１、３、４、および比較例１の試験片に対して、温度１３０℃、湿度８５％ＲＨ、電圧２Ｖを導体パターン間に印加し、２導体パターン間に流れる電流が１０−７Ａ以上流れるまでの時間（ＢＨＡＳＴ時間）と、故障個所の累積確率との関係を測定した。この結果を図１５に示す。
【００７７】
＜顕微鏡観察＞
信頼性試験３をした後の実施例１および比較１の試験片の断面を、ＴＥＭで観察した。（結果および考察）
表１の実施例１〜３で示すように、導体パターン間の絶縁層の表面に凹部の深さが、０．１〜２．０μｍの範囲であれば、導体パターン間のショートを回避または低減することができる。しかしながら、比較例１のごとく、導体パターン間の絶縁層の表面に凹部を設けない場合には、導体パターン間にショートが発生する。
【００７８】
さらに、表１の実施例１および表２の実施例５〜７で示すように、導体パターンのラインアンドスペース（Ｌ／Ｓ）が３．０μｍ／３．０μｍ以下の範囲で、凹部による導体パターン間のショートを回避または低減することができると考えらえる。
【００７９】
さらに、図１５の実施例１、３に示すように、凹部の深さが２．０μｍを超えたとしても、凹部による導体パターン間のショートを回避または低減する効果をこれ以上得られないことがわかる。また、図１５の実施例４に示すように、絶縁層を構成する絶縁材料の吸水率を１．０質量％以下とすることにより、導体パターン間のショートを回避または低減する効果をさらに期待することができる。
【００８０】
また、顕微鏡観察の結果、比較例１の場合、これはイオンマイグレーションが起因となって、導体パターン間の絶縁層の表面に銅が析出しているが、実施例１の場合には、導体パターン間の絶縁層の凹部表面には、銅が析出していないことがわかった。
【００８１】
以上、本発明の実施形態について詳述したが、本発明は、上記の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行うことができるものである。
【符号の説明】
【００８２】
１Ａ，１Ｂ，１Ｃ,１Ｄ：プリント配線基板
５：電子部品
７：第１半導体素子
８：第２半導体素子
１１：コア基板
２６：第２絶縁層（絶縁層）
３１：導体パッド
３１Ａ：副導体パッド
３２：導体パターン
３２Ａ：副導体パターン
３５：第３導体層
３６：凹部
Ｌ：パターン幅
Ｓ：パターン間隔
【図１】
2016051834.tif 000005
【図２】
2016051834.tif 000006
【図３】
2016051834.tif 000007
【図４】
2016051834.tif 000008
【図５】
2016051834.tif 000009
【図６】
2016051834.tif 000010
【図７】
2016051834.tif 000011
【図８】
2016051834.tif 000012
【図９】
2016051834.tif 000013
【図１０】
2016051834.tif 000014
【図１１】
2016051834.tif 000015
【図１２】
2016051834.tif 000016
【図１３】
2016051834.tif 000017
【図１４】
2016051834.tif 000018
【図１５】
2016051834.tif 000019