(57)【要約】【課題】アナログ回路とデジタル回路とが混在する半導体集積回路の自動設計において、アナログ回路とデジタル回路のインターフェース間の抵抗や容量を正確に取り込んで、且つ、短い設計期間でデジタル部分のタイミング、およびレイアウト設計を実現するための、自動設計を提供する。【解決手段】各回路は境界線でブロック化され、アナログ回路ブロックの境界線のうちデジタル回路との入出力端子を有する部位の線分を含む多角形の領域で、デジタル回路の自動配置配線を行うことを特徴とする。【選択図】図１
2016105234.tif 000002
【特許請求の範囲】
【請求項１】
アナログ回路とデジタル回路とが混在する半導体集積回路の自動設計において、
アナログ回路は境界線でブロック化され、アナログ回路ブロックの境界線のうちデジタル回路との入出力端子を有する部位の線分を含む多角形の領域で、デジタル回路の自動配置配線を行うことを特徴とする自動設計。
【請求項２】
入出力端子を有する部位の線分が、入出力端子を有する境界線であることを特徴とする請求項１に記載の自動設計。
【請求項３】
アナログ回路とデジタル回路とが混在する半導体集積回路の自動設計において、
（１）アナログ回路ブロックを設計するアナログ設計工程、
（２）設計されたアナログ回路ブロックの境界、入出力端子座標を抽出する抽出工程、
（３）抽出されたアナログの境界情報をもとに、アナログ回路ブロックの境界線のうちデジタル回路との入出力端子を有する部位の線分を含む多角形領域をデジタル領域とし、多角形自動配置配線でのフロアプランを作成するフロアプラン作成工程、
（４）フロアプランに基づき、自動配置配線を実施するデジタル設計工程、
を有することを特徴とする自動設計。
【請求項４】
多角形の領域で、デジタル回路の多角形の領域に沿って、リング形状の電源の配線を自動で行うことを特徴とする請求項１〜３のいずれかに記載の自動設計。
【請求項５】
多角形の領域で、デジタル回路の端子位置が、アナログ回路の端子位置に合わせるように、多角形の領域に沿って配置され、
（１）デジタル回路の内部の駆動セルからデジタル回路の端子まで、
（２）デジタル回路の端子から、デジタル回路の内部の受動セルまで、
の自動配置配線を行うことを特徴とする請求項１〜４のいずれかに記載の自動設計。
【請求項６】
多角形の領域で、アナログ回路の端子位置に合わせるように、デジタル回路の駆動セル（バッファー）と受動セル（バッファー）が、隣接するように配置された、自動配置配線を行うことを特徴とする請求項１〜５のいずれかに記載の自動設計。
【請求項７】
デジタル回路と、タイミング情報を持たない任意のアナログ回路ブロックとの間における実負荷を考慮したタイミングレイアウトを実現するための、自動配置配線を行うことを特徴とする請求項１〜６のいずれかに記載の自動設計。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路とデジタル回路とが混在する半導体集積回路の自動設計に関する。
【背景技術】
【０００２】
従来、アナログ回路とデジタル回路が混在したＬＳＩ（ミックスドシグナルチップ）は、別々にアナログ・デジタルの２領域に分類し、アナログ領域をマクロブロックと捉え、アナログ回路の設計がデジタル回路よりも早く設計が完了していること、もしくは形状が確定していることが前提で、そのライブラリーを用意して、最上位階層（チップデータのまとめ・完成）はデジタル設計方式で行う方式をとっていた。
【０００３】
アナログ回路は、デジタル回路のように、ＯＮ、ＯＦＦ動作（高電圧、低電圧動作）の２値で主に動作することに対し、とくにその電圧電流動作の線形性や素子の対称性などを求められる。このため、チップ上での素子の配置、配線が種々の制約を受け、設計を自動化するのが困難である。そこで、アナログ回路とデジタル回路が混在する場合、アナログ領域をマクロブロックと捉え、別途、設計しておくことが多い。
【０００４】
しかし、近年、微細化に伴い、アナログ回路に対する特性の要求が高くなり、アナログ回路の設計期間が長くなる中、最上位階層をデジタル設計手法でおこなったのでは、求められるアナログ特性を達成せず、チップ完成・量産までのやり直しが必要となり、費用面、効率面で大きな問題になってきている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１１６６２６号公報
【特許文献２】特開２０１３−０８４２１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図４は、従来のミックスドシグナルチップの一例を平面で見た模式的な説明図である。チップの内部に矩形状のデジタル回路ブロックが配置され、その周囲をアナログ回路ブロックで囲まれた構成である。チップの周囲には外部に電気接続されるためのパッドが配置されている。
【０００７】
従来の設計上の問題は、図４で、アナログ回路ブロック部分（アナログＡ、Ｂ、Ｃ、Ｄ）とデジタル回路ブロック部分の境界設計では、アナログ回路ブロックとの接続信号の配線上の抵抗や負荷は、デジタル回路ブロックの端子となる入出力端子（PIN）に、机上で想定した抵抗や負荷を設定した。それを満足させるという、想定したデータをもとに、マージンを与えた設計を行う手法が一般的であった。しかし、最近の先端プロセスの設計においては、アナログとアナログ、アナログとパッド（PAD）間だけでなく、“アナログ回路ブロックとデジタル回路ブロック間の接続信号の配線上の抵抗や負荷を正確に取り込んだ設計”、つまりアナログとデジタル間の配線にも精度・特性を求める要求が増加してきている。
【０００８】
また、アナログ回路のレイアウトはマッチングやペアリティ、等を考慮した素子配置、
等長配線（長さを等しくした配線。負荷を等しくする、などのため。）などを優先するため、最終的な形状を予め予測することが難しく、最終データ（結果）は、開発当初に予定していた形状と異なってしまうこと多い。そのため、デジタル領域が矩形の場合、アナログ領域との間に、隙間・デッドスペースが生じ、最小チップサイズに挑むには大きな課題を抱えていた。
【０００９】
更に、アナログ回路設計では、抵抗や容量を抽出し、電圧電流の時間変化を算出する動的シミュレーションでタイミングなどの解析を行う回路シミュレーションが主流である。デジタル回路設計では、単純なロジック‘０’‘１’の変化を高速に算出する静的タイミング解析（論理シミュレーション）にて検証しながらタイミング設計を行う。回路シミュレーションでは論理シミュレーションのような高速に解析する手法が確立されていない。そのため、最上位階層でアナログ領域とデジタル領域を接続する際、設計期間の時間的な制約から、抵抗や容量を正確に取り込んで、タイミング設計を行うことが事実上できない。
【００１０】
そのため、ミックスドシグナルとしてのトータルなアナログ回路とデジタル回路間の接続信号の抵抗や負荷は、論理設計者が机上で想定した値を使用した、マージン設計となり、必ずしもチップの良好な特性を得られなかった。
【００１１】
なお、図４で、デジタル回路ブロックは形状を矩形状とし、一般的な例として示している。これに対し、多様なアナログマクロの形状に対応し、デジタルブロックを多角形の配置とした場合、自動レイアウトは難しい。図５は、多様なアナログマクロを有するミックスドシグナルチップの一例を平面で見た模式的な説明図で、図（ａ）は、自動配置配線領域について全体を示し、図（ｂ）と、図（ｃ）は、自動配置配線領域の領域を分離して表示した説明図である。このように多様なアナログマクロに対応するため、デジタルマクロの自動レイアウト配置領域２を多角形にし、アナログマクロＡ、Ｂ、Ｃ、Ｄの入出力端子５を含むように、多角形の自動レイアウト配線領域３を決め、また、アナログマクロを配置配線禁止領域４とし、全体を自動配置配線領域１としたフロアプランを作成する。このようなフロアプランは、不可能ではないが、入出力端子の配置も難しく、時間がかかり、実用的でない。
【００１２】
本発明は、このような問題を解決するもので、アナログ回路とデジタル回路とが混在する半導体集積回路の自動設計において、アナログ回路とデジタル回路のインターフェース間の抵抗や容量を正確に取り込んで、且つ、短い設計期間でデジタル部分のタイミング、およびレイアウト設計を実現するための、自動設計を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
アナログ回路とデジタル回路とが混在する半導体集積回路の自動設計において、
アナログ回路は境界線でブロック化され、アナログ回路ブロックの境界線のうちデジタル回路との入出力端子を有する部位の線分を含む多角形の領域で、デジタル回路の自動配置配線を行うことを特徴とする自動設計としたものである。
本発明の請求項２の発明は、
入出力端子を有する部位の線分が、入出力端子を有する境界線であることを特徴とする請求項１に記載の自動設計としたものである。
【００１４】
本発明の請求項３の発明は、
アナログ回路とデジタル回路とが混在する半導体集積回路の自動設計において、
（１）アナログ回路ブロックを設計するアナログ設計工程、
（２）設計されたアナログ回路ブロックの境界、入出力端子座標を抽出する抽出工程、
（３）抽出されたアナログの境界情報をもとに、アナログ回路ブロックの境界線のうちデジタル回路との入出力端子を有する部位の線分を含む多角形領域をデジタル領域とし、多角形自動配置配線でのフロアプランを作成するフロアプラン作成工程、
（４）フロアプランに基づき、自動配置配線を実施するデジタル設計工程、
を有することを特徴とする自動設計としたものである。
【００１５】
本発明の請求項４の発明は、
多角形の領域で、デジタル回路の多角形の領域に沿って、リング形状の電源の配線を自動で行うことを特徴とする請求項１〜３のいずれかに記載の自動設計としたものである。
【００１６】
本発明の請求項５の発明は、
多角形の領域で、デジタル回路の端子位置が、アナログ回路の端子位置に合わせるように、多角形の領域に沿って配置され、
（１）デジタル回路の内部の駆動セルからデジタル回路の端子まで、
（２）デジタル回路の端子から、デジタル回路の内部の受動セルまで、
の自動配置配線を行うことを特徴とする請求項１〜４のいずれかかに記載の自動設計としたものである。
【００１７】
本発明の請求項６の発明は、
多角形の領域で、アナログ回路の端子位置に合わせるように、デジタル回路の駆動セル（バッファー）と受動セル（バッファー）が、隣接するように配置された、自動配置配線を行うことを特徴とする請求項１〜５のいずれかに記載の自動設計としたものである。
【００１８】
本発明の請求項７の発明は、
デジタル回路と、タイミング情報を持たない任意のアナログ回路ブロックとの間における実負荷を考慮したタイミングレイアウトを実現するための、自動配置配線を行うことを特徴とする請求項１〜６のいずれかに記載の自動設計としたものである。
【発明の効果】
【００１９】
本発明は、このような構成であるから、アナログ回路とデジタル回路のインターフェース間の抵抗や容量を正確に取り込んで、且つ、短い設計期間でデジタル部分のタイミング、およびレイアウト設計を実現するための、自動設計とすることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の自動設計の実施形態例にかかるチップを上から見た模式的な説明図である。
【図２】本発明の自動設計の他の実施形態例にかかるチップを上から見た模式的な説明図である。
【図３】本実施形態の自動設計の例をフローで示した説明図である。
【図４】従来のミックスドシグナルチップの一例を平面で見た模式的な説明図である。
【図５】多様なアナログマクロを有するミックスドシグナルチップの一例を平面で見た模式的な説明図である。
【発明を実施するための形態】
【００２１】
以下本発明を実施するための形態につき説明する。図１は、本発明の自動設計の第１の実施形態例にかかるチップを上から見た模式的な説明図である。
【００２２】
本実施形態の自動設計は、図１で例示するように、アナログ回路(アナログA、B、C、D)とデジタル回路とが混在する半導体集積回路の自動設計である。アナログ回路は境界線でブロック化され、アナログ回路ブロックの境界線のうちデジタル回路との入出力端子を有する部位の線分を含む多角形の領域で、デジタル回路の自動配置配線を行う。多角形の領域は、アナログ回路の領域とは、重ならないのが好ましい。アナログ回路にデッドスペースなどがあり、デジタル回路領域として利用できる場合もあるが、自動設計上は、好ましくない。
【００２３】
なお、図では、入出力端子を各境界上に１点で示しているが、実際には複数の入出力端子となるのが一般的である。また本実施形態では、入出力端子を有する部位の線分を含む多角形としているが、図２に例示する第２の実施形態のように、入出力端子を有する境界線（入出力端子を有する辺）を含む多角形としてもよい。この場合、無駄な空白領域(デッドスペース)が減少できる。ただし、この場合アナログ回路ブロック同士の配線などに制約が増える。
【００２４】
図３は、本実施形態の自動設計の例をフローで示した説明図である。
【００２５】
（１）アナログ回路の設計工程（図３のＳ１）。
まず、特性を重視した、PAD配置、回路素子配置などを実施し、各配線をマニュアルにて実施し、アナログ回路のマクロ設計を実施する。マッチングやペアリティ、等長配線などで有利なレイアウトが実施できる。
【００２６】
（２）アナログ回路ブロックの境界、端子座標の抽出工程（Ｓ２）。
つぎに、各アナログマクロのサイズ、および各デジタルブロックとの接続端子情報を抽出する。
【００２７】
（３）多角形自動配置配線でのフロアプラン作成工程（Ｓ３）。
つぎに、抽出されたアナログとデジタルの境界情報をもとに、多角形でデジタル領域を設定し、禁止領域や配線層情報を加え、電源配線、入出力端子情報の設定を自動的に実施し、自動配置配線のためのフロアプランを作成する。このとき、アナログ回路ブロックの境界線のうちデジタル回路との入出力端子を有する部位の線分を含む多角形で、図１に例示するようなデジタル領域を設定する。図２に例示する第２の実施形態のように、入出力端子を有する境界線を含む多角形としてもよい。
【００２８】
（４）自動配置配線での設計工程（Ｓ４）。
フロアプランに基づき、デジタル回路の自動配置配線を実施する。
作成したフロアプランにより、配置配線（P&R（Place  and  Route））、タイミング検証、パワー検証、レイアウト検証、ＧＤＳストリームデータ出力の各処理を順次実施する。各検証結果不具合があれば、適切な工程で修正を施す。本工程では、従来の自動配置配線ソフトウェアを用いて実施できる。
【００２９】
なお自動配置配線を実施するときに、はじめに本願の発明に係る多角形の領域に関する配置配線を次のように実施するのが好ましい。
【００３０】
（ａ）多角形の領域で、デジタル回路の多角形の領域に沿って、リング形状の電源の配線を自動で行う。
【００３１】
（ｂ）つぎに、多角形の領域で、デジタル回路の端子位置が、アナログ回路の端子位置に合わせるように、多角形の領域に沿って配置され、
（ｂ１）デジタル回路の内部の駆動セルからデジタル回路の端子まで、
（ｂ２）デジタル回路の端子から、デジタル回路の内部の受動セルまで、
の自動配置配線を行う。
【００３２】
（ｃ）つぎに、多角形の領域で、アナログ回路の端子位置に合わせるように、デジタル回路の駆動セル（バッファー）と受動セル（バッファー）が、隣接するように配置された、自動配置配線行う。なお、（ｃ）でのセルは、（ｂ）のセルと同一となるものが多数となる。
【００３３】
（ｄ）このようにして実施される自動設計は、デジタル回路と、タイミング情報を持たない任意のアナログ回路ブロックとの間における実負荷を考慮したタイミングレイアウトを実現するための、自動配置配線を行うことができる。
以上のように、本実施の形態例では、ミックスドシグナルチップ全体設計において、まず、デジタル領域を矩形ではなく、例示されたように多角形化することにより、複数のアナログ回路ブロックの入出力PINまでをデジタルのレイアウト領域と設定する。
【００３４】
次に最上位階層のアナログ設計環境から、アナログとデジタルの境界部分の階層座標と接続信号の端子位置情報を抽出する。その情報を利用して自動的に多角形のフロアプランを行うためのプログラムを構築する。このプログラムは、アナログマクロの境界と端子位置をデジタル領域の境界と端子位置に設定を行い、デジタル領域全体の電源配線を実施する。そして、フロアプラン以降の工程は、通常のデジタルのレイアウト設計フローが使用できるようにレイアウト設計環境を構築する。
【００３５】
これにより、最上位階層の設計は、従来通りのアナログ設計（マニュアル作業）と同じで、高い特性を追求する手動でのレイアウトを行いながら、且つアナログとデジタル間のレイアウト設計は、デジタル設計の手法で、実際の抵抗と容量を抽出して、タイミング設計及びレイアウトを行うことが可能となる。
【００３６】
同時に、デッドスペースが発生しないように、アナログブロックの形状や大きさにより、デジタル領域を変更することでチップ面積を有効活用することができ、チップサイズを最も小さくすることができる。
【００３７】
この結果、アナログとデジタル間を接続するために、机上計算から導き出された不正確な抵抗や容量値を基準としたリピーターなどの追加も不要となるため、特性劣化の危険を取り除くことができる。
【００３８】
デジタル回路は自動レイアウトツールを利用して、高速に、タイミング設計やレイアウトすることが可能であることから、ミックスドシグナルチップにおけるアナログブロックのレイアウト結果が、予定していた形状や大きさなどが変わってしまった場合にも、柔軟に対応することが可能である。そのため、予期していなかった形状などの変更に伴う、やり直し作業による開発期間の遅れを防ぐことができる。
【００３９】
また、アナログとデジタル間の抵抗や容量を抽出して設計することから、最良の特性を
得ることができる。且つ、チップサイズも最少となるため、その生産コストを最も小さいものとすることができ、市場でのチップの価格競争力を高めることができる。
【符号の説明】
【００４０】
１・・・自動配置配線領域
２・・・自動レイアウト配置領域
３・・・自動レイアウト配線領域
４・・・配置配線禁止領域
５・・・アナログマクロの入出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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