(57)【要約】      （修正有）【課題】アクセス履歴により情報保持特性の低下したメモリセルのリフレッシュ不良を防止する半導体装置を提供する。【解決手段】複数のビット線及び複数のワード線に其々対応して選択される複数のメモリセルと、複数のワード線に其々対応して設けられ、対応するワード線のアクセス履歴に対応して内部ノードＮ２０，Ｎ２１の電位を昇圧又は降圧する複数のポンプ回路９２と、複数のポンプ回路９２のいずれかの内部ノードの電位が参照電位ＲＶＲＥＦを跨いだ時に検知信号ＭＡＸを活性化させるＯＲ回路とを備える。【効果】ディスターブ現象により情報保持特性の低下したメモリセルに対応するワード線が追加的にリフレッシュされ、メモリセルへのアクセス履歴に関わらず、正しく情報を保持することが可能となる。しかも、アクセス履歴を電圧レベルによってカウントしていることから、回路規模の増大を抑えることも可能となる。【選択図】図８
2016051489.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
複数のワード線と、
前記複数のビット線及び前記複数のワード線に其々対応して選択される複数のメモリセルと、
前記複数のワード線に其々対応して設けられ、対応する前記ワード線の活性化に応答して内部ノードの電位を昇圧又は降圧する複数の電位発生回路と、
前記複数の電位発生回路のいずれかの前記内部ノードの電位が参照電位を跨いだ時に検知信号を活性化させる検知回路と、を備える半導体装置。
【請求項２】
前記検知信号の活性化に応答して、対応する前記ワード線に関連するアドレスを記憶するアドレスレジスタをさらに備える、請求項１に記載の半導体装置。
【請求項３】
リフレッシュコマンドに応答して、前記アドレスレジスタに記憶された前記アドレスを出力する選択回路をさらに備える、請求項２に記載の半導体装置。
【請求項４】
前記複数の電位発生回路のうち、リフレッシュコマンドに応答して選択された前記ワード線に関連する電位発生回路の前記内部ノードの電位をリセットするリセット回路をさらに備える、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の電位発生回路は、対応する前記ワード線の活性化に応答して前記内部ノードの電位を昇圧又は降圧するポンプ回路と、前記内部ノードの電位と前記参照電位とを比較することにより判定信号を生成する比較回路とをそれぞれ含む、請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記複数の電位発生回路は、前記ポンプ回路と前記比較回路からなる単位回路が複数個直列に接続された構成を有し、
後段の単位回路に含まれる前記ポンプ回路は、前段の単位回路から出力される判定信号に応答して前記内部ノードの電位を昇圧又は降圧する、請求項５に記載の半導体装置。
【請求項７】
前記検知回路は、前記複数の電位発生回路から出力される前記判定信号を合成する、請求項５又は６に記載の半導体装置。
【請求項８】
前記検知回路は、前記複数の電位発生回路から出力される前記判定信号の少なくとも一部をワイヤードオア方式で合成する、請求項７に記載の半導体装置。
【請求項９】
前記ポンプ回路は、第１のトランジスタと、一端が前記第１のトランジスタのゲート電極に接続され、他端にポンプ信号が入力される第１のキャパシタと、一端が前記第１のトランジスタのドレイン領域に接続され、他端に電源電位が供給される第２のキャパシタと、一端が前記第１のトランジスタのソース領域に接続され、他端に前記電源電位が供給される第３のキャパシタとを含み、前記第１のトランジスタの前記ゲート電極と前記ソース領域が短絡されている、請求項５乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ポンプ信号は対応する前記ワード線の活性化に応答して活性化される、請求項９に記載の半導体装置。
【請求項１１】
前記ポンプ回路は、前記第１のトランジスタの前記ドレイン領域をチャージする第２のトランジスタと、前記第１のトランジスタの前記ソース領域と前記内部ノードとの間に接続された第３のトランジスタとをさらに含む、請求項９又は１０に記載の半導体装置。
【請求項１２】
前記第２のトランジスタのゲート電極にはチャージ信号が入力され、前記第３のトランジスタのゲート電極にはドライブ信号が入力され、対応する前記ワード線の活性化に応答して前記チャージ信号、前記ポンプ信号及び前記ドライブ信号がこの順に活性化する、請求項１１に記載の半導体装置。
【請求項１３】
前記参照電位が可変であることを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記検知信号を外部に出力する出力回路をさらに備える、請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
第１及び第２のワード線と、
前記第１のワード線が選択されたことに応答してキャパシタの充電レベルを更新するポンプ回路と、
前記キャパシタの前記充電レベルがしきい値を超えたことに応答して前記第２のワード線を選択する選択回路と、を備える半導体装置。
【請求項１６】
前記第１及び第２のワード線が互いに隣接していることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第２のワード線が選択されたことに応答して前記キャパシタの前記充電レベルを初期化するリセット回路をさらに備える、請求項１５又は１６に記載の半導体装置。
【請求項１８】
前記第１及び第２のワード線に接続された複数のＤＲＡＭメモリセルをさらに備える、請求項１５乃至１７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、リフレッシュ動作による情報の保持が必要な半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、セルキャパシタに蓄積された電荷によって情報を記憶するため、定期的にリフレッシュ動作を行わなければ情報が消失してしまう。このため、ＤＲＡＭを制御するコントロールデバイスからは、リフレッシュ動作を指示するリフレッシュコマンドが定期的に発行される（特許文献１参照）。リフレッシュコマンドは、１リフレッシュサイクル（例えば６４ｍｓｅｃ）の期間に全てのワード線が必ず１回リフレッシュされる頻度でコントロールデバイスから発行される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５８２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、メモリセルへのアクセス履歴によっては、所定のメモリセルの情報保持特性が低下することがあった。そして、所定のメモリセルの情報保持時間が１リフレッシュサイクル未満に低下すると、１リフレッシュサイクルの期間に全てのワード線が１回リフレッシュされる頻度でリフレッシュコマンドを発行しても、一部の情報が失われるおそれがあった。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、複数のビット線と、複数のワード線と、前記複数のビット線及び前記複数のワード線に其々対応して選択される複数のメモリセルと、前記複数のワード線に其々対応して設けられ、対応する前記ワード線の活性化に応答して内部ノードの電位を昇圧又は降圧する複数の電位発生回路と、前記複数の電位発生回路のいずれかの前記内部ノードの電位が参照電位を跨いだ時に検知信号を活性化させる検知回路と、を備える。
【０００６】
本発明の他の側面による半導体装置は、第１及び第２のワード線と、前記第１のワード線が選択されたことに応答してキャパシタの充電レベルを更新するポンプ回路と、前記キャパシタの前記充電レベルがしきい値を超えたことに応答して前記第２のワード線を選択する選択回路と、を備える。
【発明の効果】
【０００７】
本発明によれば、情報保持特性の低下したメモリセルに対応するワード線が追加的にリフレッシュされることから、メモリセルへのアクセス履歴に関わらず、正しく情報を保持することが可能となる。しかも、アクセス履歴を電圧レベルによってカウントしていることから、回路規模の増大を抑えることも可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】メモリセルアレイ１１の一部を拡大して示す回路図である。
【図３】ビット線を共有する２つのメモリセルＭＣの断面図であり、ワード線ＷＬが半導体基板４に埋め込まれたトレンチゲート型のセルトランジスタＴｒを有している。
【図４】第１の実施形態によるリフレッシュ制御回路４０の回路図である。
【図５】（ａ）はアドレスポインタ６２の回路図であり、（ｂ）はアドレスポインタ６２の機能を説明するための模式図である。
【図６】アクセスカウント部５０の構成を示すブロック図である。
【図７】第１の実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作を説明するためのタイミング図である。
【図８】カウンタ回路５２０，５２１の回路図である。
【図９】第１ポンプ回路８２の回路図である。
【図１０】第１ポンプ回路８２の動作を説明するためのタイミング図である。
【図１１】第１の変形例によるカウンタ回路５２０，５２１の回路図である。
【図１２】第２の変形例によるカウンタ回路５２０，５２１の回路図である。
【図１３】ＯＲ回路５３の一例を示す回路図である。
【図１４】本発明の第２の実施形態におけるメモリセルアレイ１１の構造を示す略平面図である。
【図１５】第２の実施形態によるリフレッシュ制御回路４０の回路図である。
【図１６】アドレス発生部２００のブロック図である。
【図１７】追加リフレッシュカウンタ２８０及び選択信号発生回路２７０の動作を説明するためのタイミング図である。
【図１８】選択信号発生回路２７０の回路図である。
【図１９】第２の実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作を説明するためのタイミング図である。
【図２０】第３の実施形態によるリフレッシュ制御回路４０の回路図である。
【図２１】参照電位ＲＶＲＥＦを生成するための電圧生成回路３００の回路図である。
【図２２】本発明の応用例であり、電圧レベルを用いたアナログ形式のカウンタ回路をレイテンシカウンタ４００に適用した例を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１１】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＬＰＤＤＲ３（Low Power Double Data Rate 3）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３８の基準インピーダンスとして用いられる。本実施形態においては外部抵抗Ｒｅに接地電位ＶＳＳが供給されている。
【００１２】
図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１３】
また、半導体装置１０には外部端子としてコマンドアドレス端子２１、リセット端子２２、クロック端子２３、データ端子２４、電源端子２５，２６、キャリブレーション端子ＺＱが設けられている。
【００１４】
コマンドアドレス端子２１は、外部からアドレス信号ＡＤＤ及びコマンド信号ＣＯＭが入力される端子である。コマンドアドレス端子２１に入力されたアドレス信号ＡＤＤは、コマンドアドレス入力回路３１を介してアドレスラッチ回路３２に供給され、ラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００１５】
コマンドアドレス端子２１に入力されたコマンド信号ＣＯＭは、コマンドアドレス入力回路３１を介してコマンドデコード回路３３に供給される。コマンドデコード回路３３は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣなどがある。
【００１６】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるワード線ＷＬが選択される。
【００１７】
カラム信号ＩＣＯＬは、コマンド信号ＣＯＭがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるビット線ＢＬが選択される。
【００１８】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、リードライトアンプ１５及び入出力回路１６を介して、データ端子２４から外部に出力される。
【００１９】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びリードライトアンプ１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
【００２０】
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＯＭがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦは、リフレッシュ制御回路４０に供給される。リフレッシュ制御回路４０は、ロウデコーダ１２を制御することによって、メモリセルアレイ１１に含まれる所定のワード線ＷＬを活性化させ、これによりリフレッシュ動作を実行する回路である。リフレッシュ制御回路４０には、リフレッシュ信号ＩＲＥＦの他、アクティブ信号ＩＡＣＴ、アドレス信号ＩＡＤＤ及びリセット端子２２を介して入力されるリセット信号ＲＥＳＥＴが供給される。リフレッシュ制御回路４０の詳細については後述する。
【００２１】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してコマンドアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２２】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３４に供給される。クロック入力回路３４に入力された外部クロック信号ＣＫ，／ＣＫは、内部クロック発生回路３５に供給され、これによって内部クロック信号ＩＣＬＫが生成される。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３６に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３６によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２３】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３７に供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、基準電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、基準電位ＺＱＶＲＥＦは、キャリブレーション回路３８にて使用される基準電位である。
【００２４】
電源端子２６は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２６に供給される電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１６に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、入出力回路１６によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路１６については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００２５】
キャリブレーション端子ＺＱは、キャリブレーション回路３８に接続されている。キャリブレーション回路３８は、キャリブレーション信号ＺＱＣによって活性化されると、外部抵抗Ｒｅのインピーダンス及び基準電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥは入出力回路１６に供給され、これによって、入出力回路１６に含まれる出力バッファ（図示せず）のインピーダンスが指定される。
【００２６】
図２は、メモリセルアレイ１１の一部を拡大して示す回路図である。
【００２７】
図２に示すように、メモリセルアレイ１１の内部には、Ｙ方向に延在する複数のワード線ＷＬと、Ｘ方向に延在する複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。メモリセルＭＣはいわゆるＤＲＡＭセルであり、Ｎチャンネル型ＭＯＳトランジスタからなるセルトランジスタＴｒとセルキャパシタＣが直列に接続された構成を有している。セルトランジスタＴｒのゲート電極は対応するワード線ＷＬに接続され、ソース／ドレインの一方は対応するビット線ＢＬに接続され、ソース／ドレインの他方はセルキャパシタＣに接続されている。
【００２８】
メモリセルＭＣは、セルキャパシタＣに蓄積された電荷によって情報を記憶する。具体的には、セルキャパシタＣが内部電位ＶＡＲＹにチャージされている場合、つまりハイレベルにチャージされている場合には一方の論理レベル（例えば、論理値＝１）を記憶し、セルキャパシタＣが接地電位ＶＳＳにチャージされている場合、つまりローレベルにチャージされている場合には他方の論理レベル（例えば、論理値＝０）を記憶する。セルキャパシタＣに蓄積された電荷はリーク電流によって徐々に消失するため、一定の時間が経過する度にリフレッシュ動作を行う必要がある。
【００２９】
リフレッシュ動作は、アクティブ信号ＩＡＣＴに応答したロウアクセスと基本的に同じである。つまり、リフレッシュすべきワード線ＷＬを活性レベルに駆動し、これにより当該ワード線ＷＬに接続されたセルトランジスタＴｒをオンさせる。ワード線ＷＬの活性レベルは例えば内部電位ＶＰＰであり、大部分の周辺回路にて使用する内部電位ＶＰＥＲＩよりも高電位である。これにより、セルキャパシタＣが対応するビット線ＢＬに接続されるため、セルキャパシタＣに蓄積されていた電荷に応じてビット線ＢＬの電位が変動する。そして、センスアンプＳＡを活性化させることにより、対を成すビット線ＢＬ間に生じている電位差を増幅した後、ワード線ＷＬを非活性レベルに戻せば、セルキャパシタＣのチャージレベルが再生される。ワード線ＷＬの非活性レベルは、例えば接地電位ＶＳＳ未満の負電位ＶＫＫである。
【００３０】
リフレッシュ動作を行うべき周期はリフレッシュサイクルと呼ばれ、規格によって例えば６４ｍｓｅｃと定められている。したがって、各メモリセルＭＣの情報保持時間をリフレッシュサイクルよりも長くなるよう設計すれば、定期的なリフレッシュ動作によって情報を保持し続けることができる。尚、実際には各メモリセルＭＣの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しており、このため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルＭＣの情報を正しく保持することが可能である。
【００３１】
しかしながら、近年、アクセス履歴によってメモリセルＭＣの情報保持時間が低下するディスターブ現象が問題となっている。ディスターブ現象とは、あるワード線ＷＬを繰り返しアクセスすると、これに隣接する他のワード線ＷＬに接続されたメモリセルＭＣの情報保持特性が低下する現象である。例えば、図２に示すワード線ＷＬｍを繰り返しアクセスすると、これに隣接するワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたメモリセルＭＣの情報保持特性が低下する。原因については諸説あるが、例えば、隣接するワード線間に生じている寄生容量Ｃｐによるものであると考えられている。
【００３２】
つまり、所定のワード線ＷＬｍが繰り返しアクセスされると、その電位が負電位ＶＫＫから高電位ＶＰＰへ繰り返し変化するため、隣接するワード線ＷＬｍ−１，ＷＬｍ＋１を負電位ＶＫＫに固定しているにもかかわらず、寄生容量Ｃｐによるカップリングによってその電位がわずかに上昇する。これにより、ワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたセルトランジスタＴｒのオフリーク電流が増大し、セルキャパシタＣのチャージレベルが通常よりも高速に失われてしまう。
【００３３】
また、以下の様な他の考えもある。図３は、ビット線を共有する２つのメモリセルＭＣの断面図であり、ワード線ＷＬが半導体基板４に埋め込まれたトレンチゲート型のセルトランジスタＴｒを有している。図３に示すワード線ＷＬｍ，ＷＬｍ＋１は、素子分離領域６によって区画された同じ活性領域内に埋め込まれており、これが活性化されると対応するソース／ドレインＳＤ間にチャネルが形成される。ソース／ドレインＳＤの一方はビット線ノードに接続され、他方はキャパシタノードに接続されている。このような断面において、ワード線ＷＬｍがアクセスされ、その後セルトランジスタＴｒをＯＦＦする（つまりチャネルが切れる）と、キャリアである浮遊電子がチャネル付近に発生する。ワード線ＷＬｍへのアクセスが繰り返されると、その浮遊電子が累積し、その累積した浮遊電子がワード線ＷＬｍ＋１側のキャパシタノードへ移動し、ＰＮジャンクションリークを誘発してセルキャパシタＣのチャージレベルを失わせる。
【００３４】
いずれにしても、このようなメカニズムによりメモリセルＭＣの情報保持時間が低下すると、情報保持時間が規格によって定められたリフレッシュサイクルを下回る危険性がある。情報保持時間がリフレッシュサイクルを下回わってしまうと、リフレッシュ動作を正しく実行しても一部のデータが消失してしまう。
【００３５】
本実施形態による半導体装置１０は、上述したディスターブ現象を考慮し、アクセス履歴に基づいて追加的なリフレッシュ動作を行う点を特徴としている。以下、半導体装置１０に備えられたリフレッシュ制御回路４０の構成及び動作について詳細に説明する。
【００３６】
図４は、第１の実施形態によるリフレッシュ制御回路４０の回路図である。
【００３７】
図４に示すように、第１の実施形態によるリフレッシュ制御回路４０は、リフレッシュカウンタ４１、アクセスカウント部５０、パルス発生回路７０、アドレス発生部６０及び選択回路４２を備えている。
【００３８】
リフレッシュカウンタ４１は、リフレッシュ信号ＩＲＥＦに応答してリフレッシュすべきロウアドレス（リフレッシュアドレス）ＲＡＤＤａを生成する回路である。そのカウント値であるリフレッシュアドレスＲＡＤＤａは、リフレッシュ信号ＩＲＥＦに応答して更新（インクリメント又はデクリメント）される。このため、１リフレッシュサイクルの期間にリフレッシュカウンタ４１のカウント値が一周するよう、外部からリフレッシュコマンドを複数回（例えば８ｋ回）投入すれば、１リフレッシュサイクルの期間に全てのワード線ＷＬをリフレッシュすることができる。但し、選択信号ＳＥＬが活性化している場合には、リフレッシュ信号ＩＲＥＦが入力されてもカウント値の更新は行われない。また、リセット信号ＲＥＳＥＴが入力されると、リフレッシュカウンタ４１のカウント値は初期値にリセットされる。
【００３９】
アクセスカウント部５０は、メモリセルアレイ１１に対するロウアクセスの履歴を解析する回路である。アクセスカウント部５０の詳細については後述するが、いずれかのワード線ＷＬに対するアクセス回数が所定値を超えると、検知信号ＭＡＸを活性化させる。検知信号ＭＡＸは、パルス発生回路７０に供給される。
【００４０】
パルス発生回路７０は、検知信号ＭＡＸが活性化した場合、ポインタ制御信号Ｐ１，Ｐ２を順次活性化させる。ポインタ制御信号Ｐ１，Ｐ２は、アドレス発生部６０に供給される。
【００４１】
アドレス発生部６０は、追加的にリフレッシュすべきワード線のロウアドレスを生成する回路であり、図４に示すように、アドレスレジスタ６１、アドレスポインタ６２及びアドレス書き込み回路６３を含んでいる。
【００４２】
アドレスレジスタ６１は、追加的にリフレッシュすべきワード線のロウアドレスをそれぞれ格納する複数のレジスタ回路６１０〜６１ｑによって構成されている。レジスタ回路６１０〜６１ｑの選択はアドレスポインタ６２によって行われ、選択されたレジスタ回路６１０〜６１ｑに書き込むロウアドレスはアドレス書き込み回路６３によって生成される。また、アドレスレジスタ６１にはリセット信号ＲＥＳＥＴが供給されており、これが活性化すると全てのレジスタ回路６１０〜６１ｑの記憶内容がリセットされる。尚、かかるリセット動作は省略することも可能である。
【００４３】
図５（ａ）はアドレスポインタ６２の回路図であり、図５（ｂ）はアドレスポインタ６２の機能を説明するための模式図である。
【００４４】
図５（ａ）に示すように、アドレスポインタ６２は、ライトポインタ６２Ｗ及びリードポインタ６２Ｒと、選択信号生成回路６２Ｓと、ラッチ回路６２Ｌとを含んでいる。ライトポインタ６２Ｗは、ライトポイント信号ＷＰを生成するカウンタ回路であり、そのカウント値であるライトポイント信号ＷＰは、ポインタ制御信号Ｐ１，Ｐ２に応答して更新（インクリメント又はデクリメント）される。上述の通り、検知信号ＭＡＸが活性化すると、パルス発生回路７０はポインタ制御信号Ｐ１，Ｐ２を順次活性化させるため、ライトポインタ６２Ｗは２回更新されることになる。ライトポイント信号ＷＰは、図５（ｂ）に示すように、ロウアドレスが書き込まれるレジスタ回路６１０〜６１ｑのいずれかを指定するために用いられる。図５（ｂ）に示す例では、ライトポイント信号ＷＰによってレジスタ回路６１ｊが指定されている。
【００４５】
リードポインタ６２Ｒは、リードポイント信号ＲＰを生成するカウンタ回路であり、そのカウント値であるリードポイント信号ＲＰは、ＡＮＤゲート回路Ｇの出力に応答して更新（インクリメント又はデクリメント）される。ＡＮＤゲート回路Ｇには、リフレッシュ信号ＩＲＥＦ及び後述する選択信号ＰＳＥＬが供給されており、したがって、選択信号ＰＳＥＬがハイレベルに活性化していることを条件として、リフレッシュ信号ＩＲＥＦに応答して更新される。リードポイント信号ＲＰは、図５（ｂ）に示すように、ロウアドレスが読み出されるレジスタ回路６１０〜６１ｑのいずれかを指定するために用いられる。図５（ｂ）に示す例では、リードポイント信号ＲＰによってレジスタ回路６１ｉが指定されている。このようにしてアドレスレジスタ６１から読み出されたロウアドレス（リフレッシュアドレス）ＲＡＤＤｂは、選択回路４２に供給される。
【００４６】
選択信号生成回路６２Ｓは、ライトポイント信号ＷＰとリードポイント信号ＲＰを比較する回路であり、ＷＰ＞ＲＰである場合に選択信号ＰＳＥＬをハイレベルに活性化させる。ＷＰ＝ＲＰとなった時には、選択信号ＰＳＥＬはローレベルに非活性化させる。ライトポイント信号ＷＰの値とリードポイント信号ＲＰの値が一致するのは、アドレスレジスタ６１に有効なロウアドレスが蓄積されていないことを意味する。アドレスレジスタ６１に蓄積されたロウアドレスの個数は、ライトポイント信号ＷＰの値とリードポイント信号ＲＰの値の差分（ＷＰ−ＲＰ）によって与えられる。
【００４７】
選択信号ＰＳＥＬは、ラッチ回路６２Ｌに供給される。ラッチ回路６２Ｌは、リフレッシュ信号ＩＲＥＦに応答して選択信号ＰＳＥＬをラッチし、ラッチした信号を選択信号ＳＥＬとして出力する。したがって、選択信号ＰＳＥＬの論理レベルは、次のリフレッシュ信号ＩＲＥＦに応答して選択信号ＳＥＬに反映されることになる。
【００４８】
また、ライトポインタ６２Ｗ及びリードポインタ６２Ｒにはリセット信号ＲＥＳＥＴが供給されており、これが活性化するとライトポイント信号ＷＰ及びリードポイント信号ＲＰが初期化される。
【００４９】
図４に戻って、アドレス書き込み回路６３には、アドレス信号ＩＡＤＤ及びポインタ制御信号Ｐ１，Ｐ２が供給される。アドレス書き込み回路６３は、ポインタ制御信号Ｐ１が活性化するとこれに応答してアドレス信号ＩＡＤＤの値（Ａｄｄｎ）をインクリメントしたロウアドレス（Ａｄｄｎ＋１）を生成し、これをアドレスレジスタ６１に出力する。さらに、ポインタ制御信号Ｐ２が活性化すると、これに応答してアドレス信号ＩＡＤＤの値（Ａｄｄｎ）をデクリメントしたロウアドレス（Ａｄｄｎ−１）を生成し、これをアドレスレジスタ６１に出力する。アドレスレジスタ６１に出力されるこれらのロウアドレスＡｄｄｎ＋１，Ａｄｄｎ−１は、ライトポイント信号ＷＰの値に従ってそれぞれ異なるレジスタ回路６１０〜６１ｑに格納される。
【００５０】
上記の構成により、リフレッシュカウンタ４１によってリフレッシュアドレスＲＡＤＤａが生成され、アドレス発生部６０によってリフレッシュアドレスＲＡＤＤｂが生成される。これらリフレッシュアドレスＲＡＤＤａ，ＲＡＤＤｂは、選択回路４２に供給される。選択回路４２は、これらリフレッシュアドレスＲＡＤＤａ，ＲＡＤＤｂを受け、いずれか一方をリフレッシュアドレスＲＡＤＤとしてロウデコーダ１２に出力する。具体的には、選択信号ＳＥＬがローレベルに非活性化している場合には、リフレッシュアドレスＲＡＤＤａが選択され、選択信号ＳＥＬがハイレベルに活性化している場合には、リフレッシュアドレスＲＡＤＤｂが選択される。このことは、アドレスレジスタ６１に有効なロウアドレスが蓄積されていない場合にはリフレッシュアドレスＲＡＤＤａが選択され、アドレスレジスタ６１に有効なロウアドレスが蓄積されている場合にはリフレッシュアドレスＲＡＤＤｂが選択されることを意味する。
【００５１】
図６は、アクセスカウント部５０の構成を示すブロック図である。
【００５２】
図６に示すように、アクセスカウント部５０は、デコード回路５１、カウンタ回路５２０〜５２ｐ及びＯＲ回路５３を含む。デコード回路５１は、アクティブ信号ＩＡＣＴ、リフレッシュ信号ＩＲＥＦ、アドレス信号ＩＡＤＤ及びリフレッシュアドレスＲＡＤＤを受け、これらに基づいてカウント信号ＲＡＣＴ０〜ＲＡＣＴｐ及びリセット信号ＲＲＥＦ０〜ＲＲＥＦｐを生成する。
【００５３】
具体的には、アクティブ信号ＩＡＣＴが活性化した場合、アドレス信号ＩＡＤＤをデコードすることによってカウント信号ＲＡＣＴ０〜ＲＡＣＴｐのいずれかを活性化させる。カウント信号ＲＡＣＴ０〜ＲＡＣＴｐは、それぞれカウンタ回路５２０〜５２ｐに供給され、これにより対応するカウンタ回路５２０〜５２ｐのカウント値がカウントアップされる。一方、リフレッシュ信号ＩＲＥＦが活性化した場合、リフレッシュアドレスＲＡＤＤをデコードすることによってリセット信号ＲＲＥＦ０〜ＲＲＥＦｐのいずれかを活性化させる。リセット信号ＲＲＥＦ０〜ＲＲＥＦｐは、それぞれカウンタ回路５２０〜５２ｐに供給され、これにより対応するカウンタ回路５２０〜５２ｐのカウント値がリセットされる。
【００５４】
詳細については後述するが、カウンタ回路５２０〜５２ｐは、カウント値をデジタル形式で保持する一般的なカウンタ回路とは異なり、内部ノードの電圧レベルによってカウント値を保持するアナログ形式のカウンタ回路である。そして、カウンタ回路５２０〜５２ｐのカウント値が所定値に達すると、それぞれ対応する検知信号ＭＡＸ０〜ＭＡＸｐが活性化する。検知信号ＭＡＸ０〜ＭＡＸｐは、ＯＲ回路５３に入力される。
【００５５】
ＯＲ回路５３は、検知信号ＭＡＸ０〜ＭＡＸｐのいずれかが活性化すると、検知信号ＭＡＸを活性化させる検知回路を構成する。上述の通り、検知信号ＭＡＸは図４に示すパルス発生回路７０に入力される。そして、パルス発生回路７０は、検知信号ＭＡＸが活性化するとポインタ制御信号Ｐ１，Ｐ２を順次活性化させる。
【００５６】
次に、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作について説明する。
【００５７】
図７は、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作を説明するためのタイミング図である。
【００５８】
図７に示す例では、時刻ｔ１０に外部からアクティブコマンドＡＣＴが発行され、時刻ｔ２１，ｔ２２，ｔ２３，ｔ２４に外部からリフレッシュコマンドＲＥＦが発行されたケースを示している。図示しないが、時刻ｔ１０以前においても、アクティブコマンドＡＣＴの発行による多数回のロウアクセスが行われており、これによってロウアドレスＡｄｄｎに対応するカウンタ回路５２ｎのカウント値は、所定値−１までカウントアップされている。
【００５９】
この状態で、時刻ｔ１０にアクティブコマンドＡＣＴとともにロウアドレスＡｄｄｎが入力されると、対応するカウンタ回路５２ｎのカウント値は所定値に達するため、時刻ｔ１１にて検知信号ＭＡＸが活性化する。検知信号ＭＡＸが活性化すると、パルス発生回路７０は、時刻ｔ１２，ｔ１３にてポインタ制御信号Ｐ１，Ｐ２をそれぞれ活性化させる。これに応答して、アドレスポインタ６２に含まれるライトポインタ６２Ｗは、そのカウント値であるライトポイント信号ＷＰを時刻ｔ１２，ｔ１３にてそれぞれ更新する。図７に示す例では、時刻ｔ１２にてライトポイント信号ＷＰの値が「１」となり、時刻ｔ１３にてライトポイント信号ＷＰの値が「２」となっている。
【００６０】
また、ポインタ制御信号Ｐ１，Ｐ２の活性化に応答して、アドレス書き込み回路６３は、ロウアドレスＡｄｄｎ−１及びＡｄｄｎ＋１を順次アドレスレジスタ６１に出力する。これにより、アドレスレジスタ６１に含まれるレジスタ回路６１１にロウアドレスＡｄｄｎ−１が格納され、レジスタ回路６１２にロウアドレスＡｄｄｎ＋１が格納される。この時点においてはリードポイント信号ＲＰの値は「０」であるため、時刻ｔ１１において選択信号ＰＳＥＬはハイレベルに活性化する。しかしながら、この時点ではまだ選択信号ＳＥＬはローレベルであり、したがって選択回路４２はリフレッシュカウンタ４１の出力であるリフレッシュアドレスＲＡＤＤａを選択する。図７に示す例では、この時点におけるリフレッシュアドレスＲＡＤＤａの値はＡｄｄｍであり、したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値もＡｄｄｍである。
【００６１】
次に、時刻ｔ２１において外部からリフレッシュコマンドＲＥＦが発行されると、図１に示すコマンドデコード回路３３はリフレッシュ信号ＩＲＥＦを活性化させる。上述の通り、この時点におけるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍであることから、ロウデコーダ１２は、ロウアドレスＡｄｄｍが示すワード線ＷＬｍにアクセスする。これにより、ワード線ＷＬｍに接続されたメモリセルＭＣの情報がリフレッシュされる。
【００６２】
また、リフレッシュ信号ＩＲＥＦの活性化に応答して、リフレッシュカウンタ４１のカウント値がＡｄｄｍ＋１に更新されるとともに、アドレスポインタ６２に含まれるリードポインタ６２Ｒは、そのカウント値であるリードポイント信号ＲＰの値を「１」に更新する。これにより、アドレスレジスタ６１からは、レジスタ回路６１１に格納されたロウアドレスＡｄｄｎ−１が出力される。
【００６３】
さらに、リフレッシュ信号ＩＲＥＦの活性化に応答して選択信号ＳＥＬがハイレベルに変化するため、選択回路４２はアドレスレジスタ６１の出力であるリフレッシュアドレスＲＡＤＤｂを選択することになる。したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｎ−１となる。
【００６４】
さらに、リフレッシュ信号ＩＲＥＦ及びリフレッシュアドレスＲＡＤＤに基づき、図６に示したデコード回路５１によってリセット信号ＲＲＥＦｍ＋１が活性化され、ワード線ＷＬｍ＋１に対応するカウンタ回路５２ｍ＋１がリセットされる。これは、ワード線ＷＬｍがディスターブを受ける原因の一つがワード線ＷＬｍ＋１へのロウアクセスであるところ（図２参照）、ワード線ＷＬｍがリフレッシュされ電荷が再生された結果、ワード線ＷＬｍ＋１へのロウアクセスをカウントすることによるワード線ＷＬｍのディスターブ不良を防止する必要が無くなるからである。
【００６５】
但し、ワード線ＷＬｍ＋１へのロウアクセスは、ワード線ＷＬｍだけでなくワード線ＷＬｍ＋２に対するディスターブも生じるため、本来であれば、ワード線ＷＬｍとワード線ＷＬｍ＋２の両方がリフレッシュされたことを条件としてワード線ＷＬｍ＋１に対応するカウンタ回路５２ｍ＋１をリセットすべきであると考えられる。しかしながら、ワード線ＷＬｍに対するリフレッシュ動作がリフレッシュコマンドＲＥＦに応答したものである場合、リフレッシュカウンタ４１があと２回更新されればワード線ＷＬｍ＋２がリフレッシュされるのであるから、その後短期間でワード線ＷＬｍ＋２がリフレッシュされるのは明らかである。この点を考慮し、本実施形態では、ワード線ＷＬｍ＋２へのリフレッシュ動作を待つことなく、ワード線ＷＬｍがリフレッシュされたことに応答してワード線ＷＬｍ＋１に対応するカウンタ回路５２ｍ＋１をリセットしている。
【００６６】
もちろん、ワード線ＷＬｍとワード線ＷＬｍ＋２の両方がリフレッシュされたことを条件としてワード線ＷＬｍ＋１に対応するカウンタ回路５２ｍ＋１がリセットされるよう、デコード回路５１を構成することも可能である。但し、この場合、デコード回路５１の回路構成がやや複雑となる。
【００６７】
或いは、ワード線ＷＬｍに対するリフレッシュがリフレッシュコマンドＲＥＦに応答したものである場合、ワード線ＷＬｍ−１に対応するカウンタ回路５２ｍ−１をリセットすることも可能である。これは、ワード線ＷＬｍがディスターブを受ける原因の一つがワード線ＷＬｍ−１へのロウアクセスであるところ、ワード線ＷＬｍがリフレッシュされ電荷が再生された結果、ワード線ＷＬｍ−１へのロウアクセスをカウントすることによるワード線ＷＬｍのディスターブ不良を防止する必要が無くなるからである。
【００６８】
ここでも、ワード線ＷＬｍ−１へのロウアクセスは、ワード線ＷＬｍだけでなくワード線ＷＬｍ−２に対するディスターブも生じるため、本来であれば、ワード線ＷＬｍとワード線ＷＬｍ−２の両方がリフレッシュされたことを条件としてワード線ＷＬｍ−１に対応するカウンタ回路５２ｍ−１をリセットすべきであると考えられる。しかしながら、ワード線ＷＬｍに対するリフレッシュ動作がリフレッシュコマンドＲＥＦに応答したものである場合、リフレッシュカウンタ４１との関係においてワード線ＷＬｍ−２はリフレッシュされた直後であると考えられるため、上記のようにカウンタ回路５２ｍ−１をリセットすることが可能である。
【００６９】
さらには、ワード線ＷＬｍに対するリフレッシュがリフレッシュコマンドＲＥＦに応答したものである場合、ワード線ＷＬｍ−１に対応するカウンタ回路５２ｍ−１と、ワード線ＷＬｍ＋１に対応するカウンタ回路５２ｍ＋１の両方をリセットすることも可能である。
【００７０】
そして、時刻ｔ２２において再びリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｎ−１が示すワード線ＷＬｎ−１にアクセスする。つまり、リフレッシュカウンタ４１が示すロウアドレスＡｄｄｍ＋１ではなく、アドレスレジスタ６１が示すロウアドレスＡｄｄｎ−１に対してリフレッシュ動作が割り込み的に実行される。これにより、ワード線ＷＬｎ−１に接続されたメモリセルＭＣの情報がリフレッシュされる。ワード線ＷＬｎ−１はワード線ＷＬｎに隣接するワード線であり、ワード線ＷＬｎへの多数回に亘るロウアクセスによってディスターブを受けている。これによりワード線ＷＬｎ−１に接続されたメモリセルＭＣの情報保持特性が低下しているおそれがあるが、時刻ｔ２２にてワード線ＷＬｎ−１へのリフレッシュ動作を割り込み的に実行していることから、情報を正しく保持することが可能となる。
【００７１】
また、この時点においては選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ＋１のまま維持される。さらに、リフレッシュ信号ＩＲＥＦの活性化に応答して、アドレスポインタ６２に含まれるリードポインタ６２Ｒは、そのカウント値であるリードポイント信号ＲＰの値を「２」に更新する。これにより、アドレスレジスタ６１からは、レジスタ回路６１２に格納されたロウアドレスＡｄｄｎ＋１が出力される。したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値もＡｄｄｎ＋１となる。また、リードポイント信号ＲＰの値がライトポイント信号ＷＰの値と一致することから、選択信号ＰＳＥＬはローレベルに変化する。但し、この時点では選択信号ＳＥＬはハイレベルのままである。
【００７２】
時刻ｔ２３においてさらにリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｎ＋１が示すワード線ＷＬｎ＋１にアクセスする。つまり、アドレスレジスタ６１が示すロウアドレスＡｄｄｎ＋１に対してリフレッシュ動作が割り込み的に実行され、当該メモリセルＭＣの情報がリフレッシュされる。ワード線ＷＬｎ＋１もワード線ＷＬｎに隣接するワード線でありディスターブを受けているが、時刻ｔ２３にてワード線ＷＬｎ＋１へのリフレッシュ動作を割り込み的に実行していることから、情報を正しく保持することが可能となる。
【００７３】
また、この時点においても選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ＋１のまま維持される。また、リフレッシュ信号ＩＲＥＦの活性化に応答して、選択信号ＳＥＬがローレベルに変化する。これにより、選択回路４２はリフレッシュカウンタ４１から出力されるリフレッシュアドレスＲＡＤＤａを選択するため、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ＋１に切り替わる。
【００７４】
そして、時刻ｔ２４においてリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｍ＋１が示すワード線ＷＬｍ＋１にアクセスする。つまり、通常通り、リフレッシュカウンタ４１が示すロウアドレスに対してリフレッシュ動作が実行される。また、リフレッシュ信号ＩＲＥＦの活性化に応答してリフレッシュカウンタ４１のカウント値がＡｄｄｍ＋２に更新される。さらに、リセット信号ＲＲＥＦｍ＋２が活性化され、ワード線ＷＬｍ＋２に対応するカウンタ回路５２ｍ＋２がリセットされる。
【００７５】
このように、本実施形態においては、ロウアドレスＡｄｄｎが示すワード線ＷＬｎに対するロウアクセスの回数が所定値に達すると、これに隣接するワード線ＷＬｎ−１，ＷＬｎ＋１に対して追加的なリフレッシュ動作が実行され、ディスターブによって低下したメモリセルＭＣの電荷量が再生される。これにより、アクセス履歴にかかわらず、各メモリセルＭＣに記憶された情報を正しく保持することが可能となる。
【００７６】
しかも、追加的なリフレッシュ動作を行う場合には、リフレッシュカウンタ４１のカウント値の更新が停止されることから、通常のリフレッシュ動作についても正しく実行することが可能となる。但し、リフレッシュカウンタ４１のカウント値の更新が停止すると、リフレッシュカウンタ４１のカウント値が一周するために必要なリフレッシュコマンドＲＥＦの発行回数がその分増大する。このことは、リフレッシュサイクルが設計値よりも若干長くなることを意味するが、既に説明したとおり、実際には各メモリセルＭＣの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しているため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルＭＣの情報は正しく保持される。
【００７７】
次に、カウンタ回路５２０〜５２ｐのいくつかの具体的な回路構成について説明する。尚、カウンタ回路５２０〜５２ｐは、それぞれ対応する信号を入出力する他、互いに同じ回路構成を有しているため、以下の説明では、カウンタ回路５２０，５２１に着目して説明を進める。
【００７８】
図８は、カウンタ回路５２０，５２１の回路図である。
【００７９】
図８に示すように、カウンタ回路５２０，５２１は、いずれもアナログ的なカウント動作を行う２つの単位回路８０，９０が直列に接続された構成を有している。単位回路８０，９０はそれぞれ電位発生回路として機能する。
【００８０】
単位回路８０は、対応するカウント信号ＲＡＣＴ０，ＲＡＣＴ１を受けて制御信号ＵＰを生成する第１制御回路８１と、制御信号ＵＰを受けてキャパシタＣ１０，Ｃ１１を充電する第１ポンプ回路８２と、キャパシタＣ１０，Ｃ１１の充電レベルと参照電位ＲＶＲＥＦとを比較する比較回路８３とを含む。キャパシタＣ１０，Ｃ１１は、それぞれ内部ノードＮ１０，Ｎ１１と接地配線との間に接続されている。制御信号ＵＰは、後述するポンプ信号ＰＵＭＰ、チャージ信号ＣＨＡＲＧＥ及びドライブ信号ＤＲＩＶＥによって構成される。
【００８１】
また、単位回路８０は、キャパシタＣ１０，Ｃ１１の充電レベルをリセットするトランジスタ８４と、トランジスタ８４を制御する第１リセット回路８５をさらに含む。トランジスタ８４がオンすると、内部ノードＮ１０又はＮ１１が接地レベルに初期化される。尚、内部ノードＮ１０又はＮ１１の初期化は接地レベルではなく、所定の電源レベルであっても構わない。
【００８２】
かかる構成により、内部ノードＮ１０又はＮ１１が接地レベルに初期化されることなく、所定回数に亘って充電動作が繰り返された結果、内部ノードＮ１０又はＮ１１のレベルが参照電位ＲＶＲＥＦを超えると、比較回路８３から出力されるカウント信号Ｓ１０，Ｓ１１がハイレベルに反転する。カウント信号Ｓ１０，Ｓ１１は、それぞれカウンタ回路５２０，５２１に含まれる単位回路９０に供給される。
【００８３】
単位回路９０は、単位回路８０と類似の構成を有している。単位回路９０は、対応するカウント信号Ｓ１０，Ｓ１１を受けて制御信号ＵＰを生成する第２制御回路９１と、制御信号ＵＰを受けてキャパシタＣ２０，Ｃ２１を充電する第２ポンプ回路９２と、キャパシタＣ２０，Ｃ２１の充電レベルと参照電位ＲＶＲＥＦとを比較する比較回路９３とを含む。キャパシタＣ２０，Ｃ２１は、それぞれ内部ノードＮ２０，Ｎ２１と接地配線との間に接続されている。
【００８４】
また、単位回路９０は、キャパシタＣ２０，Ｃ２１の充電レベルをリセットするトランジスタ９４と、トランジスタ９４を制御する第２リセット回路９５をさらに含む。トランジスタ９４がオンすると、内部ノードＮ２０又はＮ２１が接地レベルに初期化される。
【００８５】
かかる構成により、内部ノードＮ２０又はＮ２１が接地レベルに初期化されることなく、所定回数に亘って充電動作が繰り返された結果、内部ノードＮ２０又はＮ２１のレベルが参照電位ＲＶＲＥＦを超えると、比較回路９３から出力される検知信号ＭＡＸ０，ＭＡＸ１がハイレベルに反転する。すでに説明したとおり、検知信号ＭＡＸ０，ＭＡＸ１は、ＯＲ回路５３に入力される。
【００８６】
図９は、第１ポンプ回路８２の回路図である。
【００８７】
図９に示すように、第１ポンプ回路８２は、Ｎチャンネル型のトランジスタＱ０〜Ｑ２と、キャパシタＣａ０〜Ｃａ２を含む。トランジスタＱ１のゲート電極とソース領域は短絡されている。また、トランジスタＱ１のドレイン領域には、トランジスタＱ０を介して電源電位ＶＰＥＲＩが供給される。トランジスタＱ１のソース領域は、トランジスタＱ２を介して内部ノードＮ１０又はＮ１１に接続される。トランジスタＱ０，Ｑ２のゲート電極には、チャージ信号ＣＨＡＲＧＥ及びドライブ信号ＤＲＩＶＥがそれぞれ入力される。
【００８８】
そして、キャパシタＣａ０の一端はトランジスタＱ１のゲート電極に接続され、他端にはポンプ信号ＰＵＭＰが入力される。キャパシタＣａ１の一端はトランジスタＱ１のドレイン領域に接続され、他端には電源電位ＶＳＳが供給される。キャパシタＣａ２の一端はトランジスタＱ１のソース領域に接続され、他端には電源電位ＶＳＳが供給される。
【００８９】
図１０は、第１ポンプ回路８２の動作を説明するためのタイミング図である。
【００９０】
図１０には、第１ポンプ回路８２に対応するワード線ＷＬが連続的に選択された場合の動作が示されている。図１０に示すように、ワード線ＷＬが選択されると、チャージ信号ＣＨＡＲＧＥ、ポンプ信号ＰＵＭＰ及びドライブ信号ＤＲＩＶＥがこの順に一時的に活性化する。上述の通り、チャージ信号ＣＨＡＲＧＥ、ポンプ信号ＰＵＭＰ及びドライブ信号ＤＲＩＶＥは、図８に示した制御信号ＵＰに相当する。ワード線ＷＬの活性化に応答したチャージ信号ＣＨＡＲＧＥ、ポンプ信号ＰＵＭＰ及びドライブ信号ＤＲＩＶＥの発生は、１回であっても構わないし、複数回であっても構わない。
【００９１】
チャージ信号ＣＨＡＲＧＥが一時的に活性化すると、トランジスタＱ０が一時的にオンするため、図９に示すノードＮａ１がＶＰＥＲＩレベルにチャージされる。次に、ポンプ信号ＰＵＭＰが一時的に活性化すると、キャパシタＣａ０を介してトランジスタＱ１のゲート電極及びソース領域がポンプアップされる。ここで、トランジスタＱ１のゲート電極とソース領域は短絡されているため、原理的にはトランジスタＱ１のゲート−ソース間電圧は変化しない。しかしながら、信号の伝達時間に僅かな差が存在するため、非常に短い時間だけゲート−ソース間に電圧が生じ、トランジスタＱ１が一瞬だけオンする。これにより、ノードＮａ１とノードＮａ２が一瞬だけ導通し、ノードＮａ２の電位が僅かに上昇する。
【００９２】
そして、ドライブ信号ＤＲＩＶＥが一時的に活性化すると、トランジスタＱ２が一時的にオンするため、内部ノードＮ１０又はＮ１１の電位が僅かに上昇する。このような動作を繰り返すことにより、対応するワード線ＷＬが選択される度に、内部ノードＮ１０又はＮ１１の電位を１ピッチずつ上昇させることが可能となる。
【００９３】
このような動作を繰り返した結果、内部ノードＮ１０又はＮ１１のレベルが参照電位ＲＶＲＥＦを超えると、比較回路８３から出力されるカウント信号Ｓ１０又はＳ１１がハイレベルに反転する。カウント信号Ｓ１０又はＳ１１は、第２制御回路９１に供給される。本明細書においては、カウント信号Ｓ１０又はＳ１１が活性化するのに必要な第１ポンプ回路８２のポンプアップ回数を最大カウント値Ｋと定義する。
【００９４】
単位回路９０に含まれる第２制御回路９１及び第２ポンプ回路９２は、単位回路８０に含まれる第１制御回路８１及び第１ポンプ回路８２とそれぞれ同じ回路構成を有している。このため、カウント信号Ｓ１０又はＳ１１が活性化すると、第２制御回路９１は、チャージ信号ＣＨＡＲＧＥ、ポンプ信号ＰＵＭＰ及びドライブ信号ＤＲＩＶＥをこの順に一時的に活性化させる。これにより、第２ポンプ回路９２はポンピング動作を実行し、内部ノードＮ２０又はＮ２１の電位を１ピッチ上昇させる。
【００９５】
また、カウント信号Ｓ１０又はＳ１１は第１リセット回路８５にフィードバックされ、これが活性化すると第１リセット回路８５はトランジスタ８４をオンさせる。これにより、内部ノードＮ１０又はＮ１１のレベルがリセットされ、カウント値がゼロとなる。また、第１リセット回路８５及び第２リセット回路９５には、リセット信号ＲＥＳＥＴ及び対応するリセット信号ＲＲＥＦ０，ＲＲＥＦ１も供給され、これらが活性化すると内部ノードＮ１０，Ｎ１１及びＮ２０，Ｎ２１のレベルがリセットされる。
【００９６】
そして、内部ノードＮ２０又はＮ２１のレベルが参照電位ＲＶＲＥＦを超えると、対応する比較回路９３から出力される検知信号ＭＡＸ０又はＭＡＸ１がハイレベルに反転する。上述の通り、検知信号ＭＡＸ０，ＭＡＸ１はＯＲ回路５３に供給される。検知信号ＭＡＸ０又はＭＡＸ１が活性化すると検知信号ＭＡＸが活性化し、図４に示したパルス発生回路７０が起動される。本明細書においては、検知信号ＭＡＸ０，ＭＡＸ１が活性化するのに必要な第２ポンプ回路９２のポンプアップ回数を最大カウント値Ｊと定義する。
【００９７】
このような構成により、各カウンタ回路５２０〜５２ｐは、それぞれＫ×Ｊ回のカウント動作を行うと、対応する検知信号ＭＡＸ０〜ＭＡＸｐを活性化させることになる。例えば、
Ｋ≒Ｊ≒４００回
である場合、あるワード線ＷＬが約１６万回アクセスされた場合に検知信号ＭＡＸを活性化させることができる。このため、単位回路８０の最大カウント値Ｋや単位回路９０の最大カウント値Ｊがそれほど大きくない場合であっても、検知信号ＭＡＸ０〜ＭＡＸｐが活性化するのに要するワード線ＷＬの選択回数を十分に確保することが可能となる。
【００９８】
尚、単位回路８０，９０によるカウント動作は、電圧レベルをカウント値とするアナログ方式であるため、デジタル方式とは異なり、最大カウント値Ｋ，Ｊの値にある程度の誤差が生じるおそれがある。しかしながら、誤差を考慮した値に設定しておけば問題はない。例えば、１６万回のアクセスが行われた場合に必ず上記制御を行う必要があるのであれば、理論上１２万回のアクセスで上記制御が行われるようＫ、Ｊの値を適当な値になるように設計すれば良い。
【００９９】
ここで、最大カウント値Ｋ又はＪの値を大きくするためには、１回のポンプアップ動作によって変化する電位差を小さくすればよいが、１回のポンプアップ動作によって変化する電位差が小さすぎると誤差が増大する。このため、本実施形態では、２つの単位回路８０，９０を直列に接続することにより、一定量の電位差を確保して誤差を抑えつつ、合計でより多くのカウント回数を確保している。したがって、より多くのカウント回数を確保する必要がある場合には、３以上の単位回路を直列に接続すればよい。
【０１００】
但し、本発明において複数の単位回路を直列接続することは必須でなく、必要なカウント回数がそれほど多くない場合には、図１１に示すように単位回路８０のみによってカウンタ回路５２０〜５２ｐを構成しても構わない。
【０１０１】
さらに、図１２に示すように、複数の単位回路８０によって比較回路８３を共有する構成を用いても構わない。図１２に示す例では、複数の内部ノードＮ１０〜Ｎ１ｋがそれぞれ対応するトランジスタ８６のゲート電極に接続されている。そして、各トランジスタ８６のドレインは、比較回路８３の入力ノードにワイヤードオア接続されている。これにより、いずれか一つの内部ノードＮ１０〜Ｎ１ｋの電位レベルがトランジスタ８６のしきい値を超えると、比較回路８３から出力される検知信号ＭＡＸ０ｋが反転する。
【０１０２】
また、図１２に示す例では、比較回路８３にアクティブ信号ＩＡＣＴが入力されており、ロウアクセス時にのみ比較回路８３を活性化させることによって消費電流を削減している。
【０１０３】
また、第１ポンプ回路８２及び第２ポンプ回路９２は、内部ノードを昇圧させる回路である必要はなく、内部ノードを降圧する回路であっても構わない。この場合、比較回路８３、９３における反転入力端子、非反転入力端子の接続は逆となる。
【０１０４】
図１３は、ＯＲ回路５３の一例を示す回路図である。
【０１０５】
図１３に示す例では、８１９２本の検知信号ＭＡＸ０〜ＭＡＸ８１９１に基づいて検知信号ＭＡＸが生成される。ここで、８１９２本の検知信号ＭＡＸ０〜ＭＡＸ８１９１は１６グループに分類され、各グループがワイヤードオア接続されている。例えば、検知信号ＭＡＸ０〜ＭＡＸ５１１がワイヤードオア接続されている。
【０１０６】
ワイヤードオア接続された各グループの出力信号は、対応するオアゲートＯＲ０〜ＯＲ７の入力ノードの一方に供給される。そして、ＯＲ０〜ＯＲ７の出力信号は、８入力であるオアゲートＯＲ８に入力され、その出力信号が検知信号ＭＡＸとして用いられる。
【０１０７】
このように、ワイヤードオア接続とオアゲートによってＯＲ回路５３を構成すれば、素子数を削減しつつ、過剰なワイヤードオア接続による過負荷を避けることが可能となる。
【０１０８】
以上説明したように、本実施形態においては、カウント値を内部ノードの電圧レベルによって保持するアナログ形式のカウンタ回路５２０〜５２ｐを用いていることから、ラッチ回路を用いたデジタル方式のカウンタ回路を用いる場合と比べ、回路規模を大幅に縮小することが可能となる。
【０１０９】
次に、本発明の第２の実施形態について説明する。
【０１１０】
図１４は、本発明の第２の実施形態におけるメモリセルアレイ１１の構造を示す略平面図である。
【０１１１】
図１４に示すように、本実施形態においては、ビット線コンタクトＢＬＣを共有する２つのセルトランジスタＴｒに対応するワード線ＷＬ（例えば、ワード線ＷＬｎ（０）とＷＬｎ（１））が互いに近接して配置されており、その間隔はＷ１である。ビット線コンタクトＢＬＣとは、セルトランジスタＴｒのソース／ドレインの一方とビット線ＢＬとを接続するためのコンタクト導体である。ソース／ドレインの他方は、セルコンタクトＣＣを介して図示しないセルキャパシタＣに接続される。
【０１１２】
これに対し、ビット線コンタクトＢＬＣを共有しないセルトランジスタＴｒに対応する隣接したワード線ＷＬ（例えば、ワード線ＷＬｎ（１）とＷＬｎ＋１（０））の間隔は、間隔Ｗ１よりも広い間隔Ｗ２である。このようなレイアウトとなるのは、図１４に示すように、Ａ方向を長手方向とする活性領域ＡＲａと、Ｂ方向を長手方向とする活性領域ＡＲｂを、Ｘ方向に交互に形成しているためである。
【０１１３】
メモリセルアレイ１１がこのようなレイアウトを有している場合、あるワード線ＷＬｎ（０）が繰り返しアクセスされた場合であっても、間隔Ｗ１で隣接するワード線ＷＬｎ（１）に対しては寄生容量Ｃｐ１が大きいためディスターブ現象が発生するが、間隔Ｗ２で隣接するワード線ＷＬｎ−１（１）に対しては寄生容量Ｃｐ２が小さいためディスターブ現象がほとんど発生しない。したがって、このようなレイアウトを有している場合には、ディスターブ現象の発生するワード線ＷＬｎ（１）に対しては追加的なリフレッシュ動作を行う必要があるが、他方のワード線ＷＬｎ−１（１）に対しては追加的なリフレッシュ動作を行う必要はない。
【０１１４】
また、間隔Ｗ１で隣接するワード線ＷＬｎ（０）とＷＬｎ（１）は、割り当てられたロウアドレスの最下位ビット（Ａ０）のみが相違し、他のビット（Ａ１〜Ａ１３）の値が一致している。このような特徴を考慮し、本実施形態においてはリフレッシュ制御回路４０の回路構成の簡素化を図っている。以下、本実施形態におけるリフレッシュ制御回路４０の構成及び動作について詳細に説明する。
【０１１５】
図１５は、第２の実施形態によるリフレッシュ制御回路４０の回路図である。
【０１１６】
図１５に示すように、第２の実施形態によるリフレッシュ制御回路４０は、アドレス発生部６０の代わりにアドレス発生部２００が用いられ、パルス発生回路７０が削除される他は、図４に示したリフレッシュ制御回路４０とほぼ同様の構成を有している。但し、アクセスカウント部５０に供給されるアドレス信号ＩＡＤＤは、ビットＡ０〜Ａ１３のうちビットＡ１〜Ａ１３からなる１３ビットのみである。つまり、最下位ビットＡ０は縮退される。
【０１１７】
図１６は、アドレス発生部２００のブロック図である。
【０１１８】
図１６に示すように、アドレス発生部２００は、マトリクスアレイ２１０、ロウデコーダ２２０、アドレスライト回路２３０及びアドレスリード回路２４０を有している。特に限定されるものではないが、例えばマトリクスアレイ２１０は複数のラッチ回路がマトリクス状に配置された構成を有している。具体的には、ｒ＋１本のワード線ＲＲＷＬ０〜ＲＲＷＬｒと、１３本のビット線ＲＲＢＬ１〜ＲＲＢＬ１３を有し、これらの交点にそれぞれラッチ回路が配置された構成を有している。尚、ラッチ回路に限らず、情報を保持可能な素子であればよい。
【０１１９】
ワード線ＲＲＷＬ０〜ＲＲＷＬｒの選択は、ライトカウンタ２５０又はリードカウンタ２６０から出力されるロウアドレスＲＡに基づき、リフレッシュ信号ＩＲＥＦに応答して行われる。ライトカウンタ２５０から出力されるロウアドレスＲＡは、アドレスライト回路２３０を用いてマトリクスアレイ２１０にロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）を書き込む際に参照される。リードカウンタ２６０から出力されるロウアドレスＲＡは、アドレスリード回路２４０を用いてマトリクスアレイ２１０からリフレッシュアドレスＲＡＤＤｂ（Ａ１〜Ａ１３）を読み出す際に参照される。後述するとおり、マトリクスアレイ２１０に書き込まれるロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）は、アクセス回数が所定値に達したワード線ＷＬｎ（０）又はＷＬｎ（１）を示している。
【０１２０】
アドレスライト回路２３０は、ロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）の各ビットに対応するライト回路２３０１〜２３０１３からなり、ライトカウンタ２５０から出力されるロウアドレスＲＡにロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）を書き込む役割を果たす。
【０１２１】
一方、アドレスリード回路２４０は、リフレッシュアドレスＲＡＤＤｂ（Ａ１〜Ａ１３）の各ビットに対応するリード回路２４０１〜２４０１３を含み、リードカウンタ２６０から出力されるロウアドレスＲＡからリフレッシュアドレスＲＡＤＤｂ（Ａ１〜Ａ１３）を読み出す役割を果たす。また、アドレスリード回路２４０にはＬＳＢ出力回路２４００が含まれており、リフレッシュアドレスＲＡＤＤｂの最下位ビットＡ０は、ＬＳＢ出力回路２４００の出力信号が用いられる。ＬＳＢ出力回路２４００の出力信号であるビットＡ０は、選択信号発生回路２７０から出力されるクロック信号ＣＬＫＡ，ＣＬＫＢに基づいて反転する。
【０１２２】
選択信号発生回路２７０は、選択信号ＰＳＥＬ及びリフレッシュ信号ＩＲＥＦに基づいて、選択信号ＳＥＬ及び上述したクロック信号ＣＬＫＡ，ＣＬＫＢを生成する回路である。選択信号ＳＥＬは、図１５に示した選択回路４２に供給され、リフレッシュアドレスＲＡＤＤａ又はＲＡＤＤｂの選択に用いられる他、リフレッシュカウンタ４１にも供給され、リフレッシュ信号ＩＲＥＦに応答したリフレッシュカウンタ４１の更新動作を許可又は禁止するために用いられる。
【０１２３】
選択信号ＰＳＥＬは、追加リフレッシュカウンタ２８０によって生成される。追加リフレッシュカウンタ２８０は、検知信号ＭＡＸに応答して２カウントだけカウントアップし、リフレッシュ信号ＩＲＥＦに応答して１カウントだけカウントダウンする回路であり、カウント値が１以上であれば、選択信号ＰＳＥＬを活性化させる。
【０１２４】
図１７は、追加リフレッシュカウンタ２８０及び選択信号発生回路２７０の動作を説明するためのタイミング図である。
【０１２５】
図１７に示す例では、時刻ｔ３１，ｔ３２においてアクティブ信号ＩＡＣＴが活性化し、時刻ｔ４１，ｔ４２，ｔ４３，ｔ４４，ｔ４５においてリフレッシュ信号ＩＲＥＦが活性化している。また、時刻ｔ３１，ｔ３２におけるアクティブ信号ＩＡＣＴの活性化に応答して、いずれも検知信号ＭＡＸが活性化している。このことは、時刻ｔ３１のアクティブ信号ＩＡＣＴに応答したロウアクセスによって、あるワード線ＷＬのアクセス回数が所定値を超え、さらに、時刻ｔ３２のアクティブ信号ＩＡＣＴに応答したロウアクセスによって、別のワード線ＷＬのアクセス回数が所定値を超えたことを意味している。
【０１２６】
この場合、検知信号ＭＡＸの１回目の活性化に応答して追加リフレッシュカウンタ２８０のカウント値が「０」から「２」にカウントアップされ、検知信号ＭＡＸの２回目の活性化に応答して追加リフレッシュカウンタ２８０のカウント値が「２」から「４」にカウントアップされる。また、追加リフレッシュカウンタ２８０のカウント値が「１」以上となったことに応答して、選択信号ＰＳＥＬがハイレベルに活性化する。
【０１２７】
その後、時刻ｔ４１，ｔ４２，ｔ４３，ｔ４４におけるリフレッシュ信号ＩＲＥＦの活性化に応答して、追加リフレッシュカウンタ２８０のカウント値は、「３」、「２」、「１」、「０」とカウントダウンされ、選択信号ＰＳＥＬがローレベルに戻る。なお、時刻ｔ４５においてもリフレッシュ信号ＩＲＥＦが活性化されているが、この時点では、既に追加リフレッシュカウンタ２８０のカウント値が最小値（０）となっているため、その値は変化しない。
【０１２８】
図１８は、選択信号発生回路２７０の回路図である。
【０１２９】
図１８に示すように、選択信号発生回路２７０は、リフレッシュ信号ＩＲＥＦに応答して選択信号ＰＳＥＬをラッチするラッチ回路２７１を備えており、その出力信号が選択信号ＰＳＥＬとして用いられる。このため、選択信号ＳＥＬは、選択信号ＰＳＥＬがハイレベルに活性化した後、次のリフレッシュ信号ＩＲＥＦ（図１７に示す時刻ｔ４１のリフレッシュ信号ＩＲＥＦ）に応答してハイレベルに変化する。また、選択信号ＰＳＥＬがローレベルに非活性化した後、次のリフレッシュ信号ＩＲＥＦ（図１７に示す時刻ｔ４５のリフレッシュ信号ＩＲＥＦ）に応答してローレベルに戻る。
【０１３０】
さらに、選択信号ＳＥＬ及びリフレッシュ信号ＩＲＥＦは、図１８に示すゲート回路Ｇ５に供給され、これにより、選択信号ＳＥＬがハイレベルに活性化されていることを条件として、リフレッシュ信号ＩＲＥＦに基づいてラッチ回路２７２，２７３が交互に選択される。選択されたラッチ回路２７２，２７３は、その出力信号を反転させるため、リフレッシュ信号ＩＲＥＦに応答してクロック信号ＣＬＫＡ，ＣＬＫＢが交互に活性化することになる。このことは、選択信号ＳＥＬがハイレベルに活性化されている場合、リフレッシュ信号ＩＲＥＦが活性化する度に、ＬＳＢ出力回路２４００の出力信号であるビットＡ０が反転することを意味している。
【０１３１】
また、図１６に示すように、アドレス発生部２００を構成する所定の回路ブロックにはリセット信号ＲＥＳＥＴが供給されており、これが活性化すると当該回路ブロックは初期状態にリセットされる。例えば、マトリクスアレイ２１０に保持されたデータは、リセット信号ＲＥＳＥＴに応答して全てリセットされる。かかる動作は、ロウデコーダ２２０によって全てのワード線ＲＲＷＬ０〜ＲＲＷＬｒを選択した状態で、アドレスライト回路２３０からマトリクスアレイ２１０に初期値を出力することにより行うことができる。
【０１３２】
次に、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作について説明する。
【０１３３】
図１９は、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作を説明するためのタイミング図である。
【０１３４】
図１９に示す例では、時刻ｔ５０に外部からアクティブコマンドＡＣＴが発行され、時刻ｔ６１，ｔ６２，ｔ６３，ｔ６４に外部からリフレッシュコマンドＲＥＦが発行されたケースを示している。図示しないが、時刻ｔ５０以前においても、アクティブコマンドＡＣＴの発行による多数回のロウアクセスが行われており、これによってアクセスカウント部５０のロウアドレスＡｄｄｎに対応するカウント値は、所定値−１までカウントアップされている。上述の通り、アクセスカウント部５０に入力されるロウアドレスＩＡＤＤは最下位ビットＡ０が縮退されているため、上記ロウアドレスＡｄｄｎは、ロウアドレスＡｄｄｎ（０）が割り当てられたワード線ＷＬｎ（０）とロウアドレスＡｄｄｎ（１）が割り当てられたワード線ＷＬｎ（１）の両方に対して共通である。また、時刻ｔ５０以前においては、追加リフレッシュカウンタ２８０のカウント値は０である。
【０１３５】
この状態で、時刻ｔ５０にアクティブコマンドＡＣＴとともにロウアドレスＡｄｄｎが入力されると、検知信号ＭＡＸが活性化する。検知信号ＭＡＸが活性化すると、図１６に示す追加リフレッシュカウンタ２８０のカウント値が０から２に変化し、選択信号ＰＳＥＬがハイレベルとなる。さらに、検知信号ＭＡＸの活性化に応答してアドレスライト回路２３０が活性化するため、アクティブコマンドＡＣＴとともに入力されたロウアドレスＩＡＤＤ（Ａｄｄｎ）がマトリクスアレイ２１０に書き込まれる。ロウアドレスＩＡＤＤ（Ａｄｄｎ）の書き込み先は、ライトカウンタ２５０によって例えばワード線ＲＲＷＬ０が指定される。
【０１３６】
但し、この時点ではまだ選択信号ＳＥＬはローレベルであり、したがって選択回路４２はリフレッシュカウンタ４１の出力であるリフレッシュアドレスＲＡＤＤａを選択する。１９に示す例では、この時点におけるリフレッシュアドレスＲＡＤＤａの値はＡｄｄｍ（０）であり、したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値もＡｄｄｍ（０）である。ここでＡｄｄｍ（０）とは、上位ビットＡ１〜Ａ１３の値がｍであり、最下位ビットＡ０の値が０であることを意味する。
【０１３７】
次に、時刻ｔ６１において外部からリフレッシュコマンドＲＥＦが発行されると、図１に示すコマンドデコード回路３３はリフレッシュ信号ＩＲＥＦを活性化させる。上述の通り、この時点におけるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ（０）であることから、ロウデコーダ１２は、ロウアドレスＡｄｄｍ（０）が示すワード線ＷＬｍにアクセスする。これにより、ワード線ＷＬｍ（０）に接続されたメモリセルＭＣの情報がリフレッシュされる。
【０１３８】
また、リフレッシュ信号ＩＲＥＦの活性化に応答して、リフレッシュカウンタ４１のカウント値がＡｄｄｍ（１）に更新されるとともに、リードカウンタ２６０によってワード線ＲＲＷＬ０が指定される。ここでＡｄｄｍ（１）とは、上位ビットＡ１〜Ａ１３の値がｍであり、最下位ビットＡ０の値が１であることを意味する。これにより、アドレスリード回路２４０からは、ワード線ＲＲＷＬ０に対応するロウアドレスに格納されたリフレッシュアドレスＲＡＤＤｂ（Ａｄｄｎ）が出力される。この時点では、クロック信号ＣＬＫＡが活性化しているため、ＬＳＢ出力回路２４００の値は０であり、したがってリフレッシュアドレスＲＡＤＤｂの値はＡｄｄｎ（０）である。ここでＡｄｄｎ（０）とは、上位ビットＡ１〜Ａ１３の値がｎであり、最下位ビットＡ０の値が０であることを意味する。
【０１３９】
さらに、リフレッシュ信号ＩＲＥＦの活性化に応答して選択信号ＳＥＬがハイレベルに変化するため、選択回路４２はアドレスレジスタ６１の出力であるリフレッシュアドレスＲＡＤＤｂを選択することになる。したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｎ（０）となる。また、追加リフレッシュカウンタ２８０のカウント値が２から１にデクリメントされる。
【０１４０】
さらに、リセット信号ＲＲＥＦｍの活性化により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｍに対応するカウント値が初期化される。Ａｄｄｍに対応するカウント値は、ワード線ＷＬｍ（０）とワード線ＷＬｍ（１）に対する共通のカウント値であるが、これらワード線はロウアドレスの最下位ビットＡ０のみが異なるため、ワード線ＷＬｍ（０）がリフレッシュされてからワード線ＷＬｍ（１）がリフレッシュされるまでの時間は非常に短時間であると考えられる。この点を考慮して、実際にワード線ＷＬｍ（０）及びＷＬｍ（１）のいずれがリフレッシュされたかにかかわらず、一方がリフレッシュされれば両者に対応するカウント値をリセットしている。
【０１４１】
そして、時刻ｔ６２において再びリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｎ（０）が示すワード線ＷＬｎ（０）にアクセスする。つまり、リフレッシュカウンタ４１が示すロウアドレスＡｄｄｍ（１）ではなく、アドレスリード回路２４０から出力されるロウアドレスＡｄｄｎ（０）に対してリフレッシュ動作が割り込み的に実行される。これにより、ワード線ＷＬｎ（０）に接続されたメモリセルＭＣの情報がリフレッシュされる。さらに、リセット信号ＲＲＥＦｎの活性化により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｎに対応するカウント値が初期化される。
【０１４２】
また、この時点においては選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ（１）のまま維持される。また、追加リフレッシュカウンタ２８０のカウント値が１から０にデクリメントされる。これにより、選択信号ＰＳＥＬはローレベルに変化する。
【０１４３】
さらに、リフレッシュ信号ＩＲＥＦに応答して、選択信号発生回路２７０はクロック信号ＣＬＫＢを活性化させる。これにより、ＬＳＢ出力回路２４００の値は１となり、リフレッシュアドレスＲＡＤＤｂの値がＡｄｄｎ（１）に変化する。ここでＡｄｄｎ（１）とは、上位ビットＡ１〜Ａ１３の値がｎであり、最下位ビットＡ０の値が１であることを意味する。
【０１４４】
時刻ｔ６３においてさらにリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｎ（１）が示すワード線ＷＬｎ（１）にアクセスする。つまり、アドレスリード回路２４０から出力されるロウアドレスＡｄｄｎ（１）に対してリフレッシュ動作が割り込み的に実行され、当該メモリセルＭＣの情報がリフレッシュされる。
【０１４５】
また、この時点においても選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ（１）のまま維持される。また、リフレッシュ信号ＩＲＥＦの活性化に応答して、選択信号ＳＥＬがローレベルに変化する。これにより、選択回路４２はリフレッシュカウンタ４１から出力されるリフレッシュアドレスＲＡＤＤａを選択するため、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ（１）となる。
【０１４６】
そして、時刻ｔ６４においてリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｍ（１）が示すワード線ＷＬｍ（１）にアクセスする。つまり、通常通り、リフレッシュカウンタ４１が示すロウアドレスに対してリフレッシュ動作が実行される。また、リフレッシュ信号ＩＲＥＦの活性化に応答してリフレッシュカウンタ４１のカウント値がＡｄｄｍ＋１（０）に更新される。さらに、リセット信号ＲＲＥＦｍ＋１の活性化により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｍ＋１に対応するカウント値が初期化される。
【０１４７】
このように、ロウアドレスＡｄｄｎが示すワード線ＷＬｎ（０）及びワード線ＷＬｎ（１）に対する合計のロウアクセスの回数が所定値に達すると、これらワード線ＷＬｎ（０），ＷＬｎ（１）に対して追加的なリフレッシュ動作が実行される。本実施形態では、ロウアドレスＩＡＤＤの最下位ビットＡ０を縮退させていることから、ワード線ＷＬｎ（０），ＷＬｎ（１）のいずれがディスターブを受けているかにかかわらず、間隔Ｗ１で隣接するこれらワード線ＷＬｎ（０），ＷＬｎ（１）の両方に対して追加的なリフレッシュ動作が行われる。このため、アクセスカウント部５０に含まれるマトリクスアレイの容量を半分に削減することができる。
【０１４８】
しかも、マトリクスアレイ２１０を用いて、アクセス回数のカウントや追加的にリフレッシュ動作を行うべきロウアドレスの保持を行っていることから、チップ上における占有面積を削減することも可能となる。
【０１４９】
図２０は、第３の実施形態によるリフレッシュ制御回路４０の回路図である。
【０１５０】
図２０に示すように、第３の実施形態によるリフレッシュ制御回路４０は、検知信号ＭＡＸを外部端子ＯＵＴに出力するための出力回路ＢＵＦが追加されている点において、図４に示したリフレッシュ制御回路４０と相違している。その他の点については、図４に示したリフレッシュ制御回路４０と同一である。
【０１５１】
本実施形態によるリフレッシュ制御回路４０を用いれば、検知信号ＭＡＸを外部のテスタにてモニタすることができるため、カウンタ回路５２０〜５２ｐが実際に何回カウントを行うと検知信号ＭＡＸが発生するのか、評価することができる。このような評価を行う理由は、すでに説明したとおり、本実施形態においてはアナログ形式のカウンタ回路を用いており、カウント値に誤差が生じるおそれがあるからである。そして、本実施形態によれば検知信号ＭＡＸをモニタすることができるため、プロセス条件などによってカウント値にどの程度の誤差が生じているのか、製造段階で確認することが可能となる。
【０１５２】
カウント値の誤差を評価する場合、評価結果に基づいて参照電位ＲＶＲＥＦをオフセットさせることが望ましい。つまり、参照電位ＲＶＲＥＦのレベルを変化させることにより、最大カウント値を変化させることが好ましい。
【０１５３】
図２１は、参照電位ＲＶＲＥＦを生成するための電圧生成回路３００の回路図である。
【０１５４】
図２１に示す電圧生成回路３００は、複数のヒューズ素子を含むヒューズ回路３１０と、ヒューズ回路３１０のプログラム内容に応じて参照電位ＶＲＥＦをオフセットさせることにより、参照電位ＲＶＲＥＦを生成するオフセット回路３２０を含む。ヒューズ回路３１０へのプログラミングは、プログラム信号ＦＰＲＯＧ及びプログラムアドレスＦＡＤＤを受けるプログラム回路３３０によって行われる。これにより、カウント値の誤差を評価した結果に基づいてヒューズ回路３１０へのプログラミングを行うことにより、参照電位ＲＶＲＥＦのレベルを変化させることができるため、誤差を相殺することが可能となる。
【０１５５】
また、図２１に示す電圧生成回路３００では、オフセット回路３２０にテスト信号ＴＥＳＴ０〜ＴＥＳＴｋが入力されており、カウンタ回路ごと、或いは、複数のカウンタ回路からなるカウンタ回路群ごとに、参照電位ＲＶＲＥＦのレベルを調整することができる。これにより、カウンタ回路ごと、或いは、カウンタ回路群ごとに誤差が異なっている場合であっても、最大カウント値をほぼ一定とすることが可能となる。
【０１５６】
図２２は、本発明の応用例であり、電圧レベルを用いたアナログ形式のカウンタ回路をレイテンシカウンタ４００に適用した例を示す回路図である。
【０１５７】
図２１に示すレイテンシカウンタ４００は、リードコマンドＲｅａｄ＿ｃｏｍを受けて制御信号ＵＰを生成する第１制御回路４０１と、制御信号ＵＰを受けてキャパシタＣ３０を充電する第１ポンプ回路４０２と、キャパシタＣ３０の充電レベルと参照電位ＶＲＥＦ＿Ｌａｔｅｎｃｙとを比較する比較回路４０３とを含む。また、レイテンシカウンタ４００は、キャパシタＣ３０の充電レベルをリセットするトランジスタ４０４と、トランジスタ４０４を制御する第１リセット回路４０５をさらに含む。
【０１５８】
第１制御回路４０１は、リードコマンドＲｅａｄ＿ｃｏｍが活性化すると、内部クロック信号ＩＣＬＫに同期して、制御信号ＵＰを連続的に発生させる。これにより、内部ノードＮ３０のレベルが徐々に上昇し、参照電位ＶＲＥＦ＿Ｌａｔｅｎｃｙを超えると比較回路４０３から出力されるリード信号Ｉｎｔ＿Ｒｅａｄが活性化する。リード信号Ｉｎｔ＿Ｒｅａｄが活性化すると、第１リセット回路４０５によってトランジスタ４０４がオンし、キャパシタＣ３０の充電レベルがリセットされる。
【０１５９】
そして、リードコマンドＲｅａｄ＿ｃｏｍが活性化してからリード信号Ｉｎｔ＿Ｒｅａｄが発生するまでのカウント回数は、参照電位ＶＲＥＦ＿Ｌａｔｅｎｃｙによって調整することができる。このため、図２２に示すレイテンシカウンタ４００を用いれば、リードコマンドＲｅａｄ＿ｃｏｍが活性化してからリード信号Ｉｎｔ＿Ｒｅａｄが発生するまでのカウント回数を任意の値に調整することができる。尚、リード信号Ｉｎｔ＿Ｒｅａｄは、例えば図１における入出力回路１６において、リードデータ出力タイミングの制御に用いられる。
【０１６０】
このように、本発明は、カウンタを必要とする他の回路にも応用することが可能となる。
【０１６１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１６２】
２        外部基板
４        半導体基板
６        素子分離領域
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      モードレジスタ
１５      リードライトアンプ
１６      入出力回路
２１      コマンドアドレス端子
２２      リセット端子
２３      クロック端子
２４      データ端子
２５，２６      電源端子
３１      コマンドアドレス入力回路
３２      アドレスラッチ回路
３３      コマンドデコード回路
３４      クロック入力回路
３５      内部クロック発生回路
３６      タイミングジェネレータ
３７      内部電源発生回路
３８      キャリブレーション回路
４０      リフレッシュ制御回路
４１      リフレッシュカウンタ
４２      選択回路
５０      アクセスカウント部
５１      デコード回路
５２０〜５２ｐ    カウンタ回路
５３      ＯＲ回路
６０      アドレス発生部
６１      アドレスレジスタ
６１０〜６１ｑ    レジスタ回路
６２      アドレスポインタ
６２Ｌ    ラッチ回路
６２Ｒ    リードポインタ
６２Ｓ    選択信号生成回路
６２Ｗ    ライトポインタ
６３      アドレス書き込み回路
７０      パルス発生回路
８０，９０    単位回路
８１，９１    制御回路
８２，９２    ポンプ回路
８３，９３    比較回路
８４，９４    トランジスタ
８５，９５    リセット回路
８６      トランジスタ
２１０    マトリクスアレイ
２００    アドレス発生部
２２０    ロウデコーダ
２３０    アドレスライト回路
２３０１〜２３０１３    ライト回路
２４０    アドレスリード回路
２４０１〜２４０１３    リード回路
２５０    ライトカウンタ
２６０    リードカウンタ
２７０    選択信号発生回路
２７１〜２７３    ラッチ回路
２８０    追加リフレッシュカウンタ
３００    電圧生成回路
３１０    ヒューズ回路
３２０    オフセット回路
３３０    プログラム回路
４００    レイテンシカウンタ
４０１    制御回路
４０２    ポンプ回路
４０３    比較回路
４０４    トランジスタ
４０５    リセット回路
ＡＣＴ    アクティブコマンド
ＡＲａ，ＡＲｂ    活性領域
ＢＬ      ビット線
ＢＬＣ    ビット線コンタクト
ＢＵＦ    出力回路
Ｃ        セルキャパシタ
ＣＣ      セルコンタクト
Ｇ，Ｇ５    ゲート回路
ＩＡＣＴ    アクティブ信号
ＩＡＤＤ    アドレス信号
ＩＲＥＦ    リフレッシュ信号
ＭＡＸ，ＭＡＸ０〜ＭＡＸ８１９１    検知信号
ＭＣ      メモリセル
Ｎ１０，Ｎ１１，Ｎ２０，Ｎ２１，Ｎ３０    内部ノード
ＯＲ０〜ＯＲ８    オアゲート
ＯＵＴ    外部端子
Ｐ１，Ｐ２    ポインタ制御信号
ＰＳＥＬ    選択信号
ＰＵＭＰ    ポンプ信号
Ｑ０〜Ｑ２    トランジスタ
ＲＡＣＴ０〜ＲＡＣＴｐ    カウント信号
ＲＡＤＤ，ＲＡＤＤａ，ＲＡＤＤｂ    リフレッシュアドレス
ＲＥＦ    リフレッシュコマンド
ＲＥＳＥＴ    リセット信号
ＲＰ      リードポイント信号
ＲＲＢＬ１〜ＲＲＢＬ１３    ビット線
ＲＲＥＦ０〜ＲＲＥＦｐ    リセット信号
ＲＲＷＬ０〜ＲＲＷＬｒ    ワード線
ＳＡ      センスアンプ
Ｔｒ      セルトランジスタ
ＵＰ      制御信号
ＷＬ      ワード線
ＷＰ      ライトポイント信号
ＺＱ      キャリブレーション端子
【図１】
2016051489.tif 000003
【図２】
2016051489.tif 000004
【図３】
2016051489.tif 000005
【図４】
2016051489.tif 000006
【図５】
2016051489.tif 000007
【図６】
2016051489.tif 000008
【図７】
2016051489.tif 000009
【図８】
2016051489.tif 000010
【図９】
2016051489.tif 000011
【図１０】
2016051489.tif 000012
【図１１】
2016051489.tif 000013
【図１２】
2016051489.tif 000014
【図１３】
2016051489.tif 000015
【図１４】
2016051489.tif 000016
【図１５】
2016051489.tif 000017
【図１６】
2016051489.tif 000018
【図１７】
2016051489.tif 000019
【図１８】
2016051489.tif 000020
【図１９】
2016051489.tif 000021
【図２０】
2016051489.tif 000022
【図２１】
2016051489.tif 000023
【図２２】
2016051489.tif 000024