(57)【要約】      （修正有）【課題】デルタシグマ方式と巡回方式の２つの変換方式を備えつつ、高精度を維持できるＡ／Ｄ変換器を提供する。【解決手段】デルタシグマ変調によるＡ／Ｄ変換を行うΔΣ処理回路１０と、Ａ／Ｄ変換の過程における残差を所定の増幅率で増幅する操作を巡回動作させてＡ／Ｄ変換を行う巡回処理回路２０と、を備える。さらに、ΔΣ処理回路の出力、および、巡回処理回路の出力を量子化した量子化値を出力する量子化部３０と、量子化値に基づいて、Ａ／Ｄ変換結果を生成するとともに、参照電圧を切り替える制御部４０と、を備える。そして、ΔΣ処理回路および巡回処理回路は、サンプリング容量と、積分容量と、ＤＡＣ容量を有して制御信号に基づいて参照電圧に対応した電荷を量子化の残差から加減算する容量性のＤ／Ａ変換器１２、２２と、を有し、サンプリング容量と、ＤＡＣ容量と、積分容量とが、電気的に独立な容量として構成される。【選択図】図１
2016039490.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号（Ｖｉｎ）が入力され、デルタシグマ変調によるＡ／Ｄ変換を行うΔΣ処理回路（１０）と、
Ａ／Ｄ変換の過程で発生する量子化の残差の増幅と参照電圧（ＶＲ）との減算を巡回動作させてＡ／Ｄ変換を行う巡回処理回路（２０）と、
前記ΔΣ処理回路の出力、および、前記巡回処理回路の出力を量子化した量子化値を出力する量子化部（３０）と、
前記量子化値に基づいて、前記アナログ信号のＡ／Ｄ変換結果を生成するとともに、前記参照電圧を切り替えるための制御信号を出力する制御部（４０）と、を備えるＡ／Ｄ変換器であって、
前記ΔΣ処理回路および前記巡回処理回路は、
演算回路を構成するオペアンプ（１１，５０）と、
サンプリング容量（Ｃｓ１，Ｃｓ２）と、
量子化の前記残差を前記制御信号に対応した前記参照電圧に基づいて加減算するＤＡＣ容量（Ｃｄ１，Ｃｄ２）を有する容量性のＤ／Ａ変換器（１２，２２，１３）と、を有し、
さらに、前記ΔΣ処理回路は、デルタシグマ変調および巡回動作に供される積分容量（Ｃｆ）を有し、
前記サンプリング容量と、前記ＤＡＣ容量と、前記積分容量とが、電気的に独立な容量として構成されることを特徴とするＡ／Ｄ変換器。
【請求項２】
前記サンプリング容量と前記ＤＡＣ容量との間に接続され、前記サンプリング容量と前記ＤＡＣ容量とを分離可能に配置された分離スイッチ（ＳＤＣ２，ＳＤＳ１）を備えることを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記分離スイッチは、他のスイッチを介することなく、前記サンプリング容量に直接接続されていることを特徴とする請求項２に記載のＡ／Ｄ変換器。
【請求項４】
前記ΔΣ処理回路は、
演算回路を構成する前記オペアンプと、
前記サンプリング容量として、前記オペアンプの入力端子に接続され、前記アナログ信号をサンプリングする第１サンプリング容量（Ｃｓ１）と、
前記オペアンプの入力端子と出力端子との間に接続され、前記オペアンプと前記第１サンプリング容量とともに積分回路を構成する前記積分容量（Ｃｆ）と、
前記Ｄ／Ａ変換器として、前記オペアンプの入力端子に対して前記第１サンプリング容量と並列接続された第１Ｄ／Ａ変換器（１２）と、を有し、
さらに、前記第１Ｄ／Ａ変換器は、前記第１サンプリング容量と独立であって量子化の前記残差を前記参照電圧に基づいて加減算する第１ＤＡＣ容量（Ｃｄ１）を有し、
前記巡回処理回路は、
前記ΔΣ処理回路と共用の前記オペアンプ、および、前記ΔΣ処理回路と共用の前記積分容量と、
前記サンプリング容量として、前記オペアンプおよび前記積分容量と並列接続された第２サンプリング容量（Ｃｓ２）と、
前記Ｄ／Ａ変換器として、前記第２サンプリング容量の端子のうち前記オペアンプにおける入力端子側に接続された第２Ｄ／Ａ変換器（２２）と、を有し、
さらに、前記第２Ｄ／Ａ変換器は、前記第２サンプリング容量と独立であって量子化の前記残差を前記参照電圧に基づいて加減算する第２ＤＡＣ容量（Ｃｄ２）を有し、
また、前記第１サンプリング容量と、前記オペアンプおよび前記積分容量と、の間に接続され、互いを分離可能に配置された切替スイッチ（ＳＳ３）を有することを特徴とする請求項１〜３のいずれか１項に記載のＡ／Ｄ変換器。
【請求項５】
前記ΔΣ処理回路および前記巡回処理回路は、ひとつの前記Ｄ／Ａ変換器（１３）を共用することを特徴とする請求項１〜３のいずれか１項に記載のＡ／Ｄ変換器。
【請求項６】
前記積分容量の一端が、他のスイッチを介することなく、前記オペアンプにおける入力端子側に直接接続されていることを特徴とする請求項１〜５のいずれか１項に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調方式と巡回方式の２つの変換方式を備えるＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
通信や信号処理システムのデジタル化が進み、急速に拡大する通信帯域や処理速度の要求に応えるべく、高速かつ高精度なＡ／Ｄ変換器（ＡＤＣ）が求められている。
【０００３】
例えば、非特許文献１において採用されているＡＤＣは、デルタシグマ方式と巡回（サイクリック）方式の２つの変換方式を備えている。デルタシグマ方式は、巡回方式に較べて変換精度が高い。一方、巡回方式は、デルタシグマ方式に較べて変換速度が速い。よって、このようなＡＤＣを有する装置では、高精度が要求される上位ビットの変換においてデルタシグマ方式を用い、下位ビットの変換では速度を優先して巡回方式に切り替えて動作するようになっている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.36, NO.2, FEBRUARY 2001
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載のＡＤＣは、量子化結果のフィードバックに用いる容量性ＤＡＣを内包している。この容量性ＤＡＣは、量子化結果をデルタシグマ動作の回路にフィードバックする第１ＤＡＣと、巡回動作の回路にのみフィードバックする第２ＤＡＣおよび第３ＤＡＣと、を有している。第１ＤＡＣの容量は、デルタシグマ動作時のサンプリング容量と巡回動作時の積分容量を兼用している。また、第２および第３ＤＡＣの容量は、巡回動作時のサンプリング容量を兼用している。
【０００６】
このため、ＤＡＣやサンプリング動作時および積分動作時にオンオフするスイッチにリーク電流が発生した場合に、サンプリング精度やフィードバック精度が低下し、Ａ／Ｄ変換精度が低下する虞がある。一般に、半導体を製造する工程が微細化するほど、例えばＭＯＳで構成されるスイッチのリーク電流は大きくなるため、微細な工程ほどリークの影響がＡ／Ｄ変換精度に与える影響は大きくなる。
【０００７】
本発明は、上記問題点を鑑みてなされたものであり、デルタシグマ方式と巡回方式の２つの変換方式を備えつつ、高精度を維持できるＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
【０００９】
上記目的を達成するために、本発明は、アナログ信号（Ｖｉｎ）が入力され、デルタシグマ変調によるＡ／Ｄ変換を行うΔΣ処理回路（１０）と、Ａ／Ｄ変換の過程で発生する量子化の残差の増幅と参照電圧（ＶＲ）との減算を巡回動作させてＡ／Ｄ変換を行う巡回処理回路（２０）と、ΔΣ処理回路の出力、および、巡回処理回路の出力を量子化した量子化値を出力する量子化部（３０）と、量子化値に基づいて、アナログ信号のＡ／Ｄ変換結果を生成するとともに、参照電圧を切り替えるための制御信号を出力する制御部（４０）と、を備えるＡ／Ｄ変換器であって、ΔΣ処理回路および巡回処理回路は、サンプリング容量（Ｃｓ１，Ｃｓ２）と、量子化の残差を制御信号に対応した参照電圧に基づいて加減算するＤＡＣ容量（Ｃｄ１，Ｃｄ２）を有する容量性のＤ／Ａ変換器（１２，２２，１３）と、を有し、さらに、ΔΣ処理回路は、デルタシグマ変調に供される積分容量（Ｃｆ）を有し、サンプリング容量と、ＤＡＣ容量と、積分容量とが、電気的に独立な容量として構成されることを特徴としている。
【００１０】
これによれば、サンプリング容量とＤＡＣ容量と積分容量とが電気的に独立な容量として構成されているから、Ｄ／Ａ変換器においてリーク電流が発生した場合でも、容量が共通化されている構成に較べて、信号のサンプリングや、量子化部の出力のフィードバックループ、積分回路の出力への影響を抑制することができる。
【００１１】
さらに、サンプリング容量とＤＡＣ容量との間に接続され、互いを分離可能に配置された分離スイッチ（ＳＤＣ２）を備えるようにすると良い。
【００１２】
これによれば、例えば、デルタシグマ動作時には、巡回動作時に供されるＤ／Ａ変換器を、分離スイッチによってデルタシグマ動作に必要な回路から分離することができる。すなわち、Ｄ／Ａ変換器が具備するＤＡＣ容量を、デルタシグマ動作に必要な回路から排除することができる。したがって、デルタシグマ変調におけるＤＡＣ容量に起因するノイズを低減することができ、Ａ／Ｄ変換精度の低下を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態にかかるＡ／Ｄ変換器の回路図である。
【図２】Ａ／Ｄ変換器の動作を時系列的に示すタイミングチャートである。
【図３】リセット動作における結線を示す回路図である。
【図４】デルタシグマ動作時のサンプル動作における結線を示す回路図である。
【図５】デルタシグマ動作時の積分動作における結線を示す回路図である。
【図６】デルタシグマ動作から巡回動作への遷移過程の結線を示す回路図である。
【図７】デルタシグマ動作から巡回動作への遷移過程の結線を示す回路図である。
【図８】巡回動作時のサンプル動作における結線を示す回路図である。
【図９】巡回動作時の増幅動作における結線を示す回路図である。
【図１０】第２実施形態にかかるＡ／Ｄ変換器の回路図である。
【図１１】その他の実施形態にかかるＡ／Ｄ変換器の回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００１５】
（第１実施形態）
最初に、図１を参照して、本実施形態に係るＡ／Ｄ変換器の概略構成について説明する。
【００１６】
このＡ／Ｄ変換器は、デルタシグマ変調方式と巡回（サイクリック）方式の２つの変換方式を備え、要求されるＡ／Ｄ変換精度に応じてデルタシグマ変調によるＡ／Ｄ変換と巡回方式によるＡ／Ｄ変換を切り替えて動作するハイブリッド型のＡ／Ｄ変換器である。
【００１７】
図１に示すように、このＡ／Ｄ変換器１００は、ΔΣ処理回路１０と、巡回処理回路２０と、量子化部３０と、制御部４０と、を備えている。ΔΣ処理回路１０は、入力されるアナログ信号を処理対象として動作する。巡回処理回路２０は、ΔΣ処理回路１０により処理された量子化の残差（残余電荷）を処理対象として動作する。以降、Ａ／Ｄ変換器１００がデルタシグマ変調方式で動作する場合をデルタシグマ動作と称し、巡回方式で動作する場合を巡回動作と称する。
【００１８】
なお、図１に示すように、本実施形態では、ΔΣ処理回路１０および巡回処理回路２０が有する後述のオペアンプ１１における非反転入力端子がグランドに接続された例を示している。これに対して、オペアンプ１１を差動アンプに置換して、入力端子に互いに極性の反転したアナログ信号を入力するように構成することにより、よりＡ／Ｄ変換精度の向上を図ることができる。本実施形態では、説明の簡略化のため、オペアンプ１１の非反転入力端子がグランドに接続された例を示す。
【００１９】
ΔΣ処理回路１０は、図１に示すように、アナログ信号が入力されるアナログ入力端子Ｔｉｎと、オペアンプ１１と、第１サンプリング容量Ｃｓ１と、帰還回路を構成する積分容量Ｃｆおよび第２サンプリング容量Ｃｓ２と、第１Ｄ／Ａ変換器１２と、を有している。
【００２０】
アナログ入力端子Ｔｉｎは、オペアンプ１１の反転入力端子に、第１サンプリング容量Ｃｓ１を介して接続されている。オペアンプ１１の非反転入力端子はアナロググランド（以下、ＡＧＮＤと示す）に接続されている。また、オペアンプ１１の出力端子は、後述の量子化部３０に接続されている。
【００２１】
第１サンプリング容量Ｃｓ１とアナログ入力端子Ｔｉｎとの間には、スイッチＳＳ１が接続され、このスイッチＳＳ１がオンされることによって、第１サンプリング容量Ｃｓ１にアナログ信号に対応した電荷が蓄積される。また、オペアンプ１１と第１サンプリング容量Ｃｓ１との間には、切替スイッチＳＳ３が接続され、この切替スイッチＳＳ３がオフされると、第１サンプリング容量Ｃｓ１とオペアンプ１１とが電気的に分離するようになっている。
【００２２】
積分容量Ｃｆは、オペアンプ１１の出力端子から反転入力端子への帰還回路を構成する。また、第２サンプリング容量Ｃｓ２は、積分容量Ｃｆと並列にされて、同じく帰還回路を構成する。積分容量Ｃｆおよび第２サンプリング容量Ｃｓ２は、第１サンプリング容量Ｃｓ１、後述の第１ＤＡＣ容量Ｃｄ１とともに積分回路を構成する。デルタシグマ動作時において、第１サンプリング容量Ｃｓ１に蓄積された電荷から、後述の第１Ｄ／Ａ変換器１２から供給される参照電圧ＶＲ（ＶＴ，ＶＭ，ＶＢのいずれかの電圧）に応じた電荷を除去した電荷が、積分容量Ｃｆおよび第２サンプリング容量Ｃｓ２に転送され、残余電荷（残差）として蓄積されるようになっている。加えて、積分容量Ｃｆの一端は、オペアンプ１１の反転入力端子に直接接続されている。換言すれば、積分容量Ｃｆの一端は、オペアンプ１１の入力端子側にスイッチを介することなく接続されている。これにより、スイッチのオン抵抗を排除することができ、回路の高速動作が可能になっている。
【００２３】
第１Ｄ／Ａ変換器１２は、第１サンプリング容量Ｃｓ１に対して、切替スイッチＳＳ３と並列に接続されている。第１Ｄ／Ａ変換器１２は、容量性のＤ／Ａ変換器であり、第１ＤＡＣ容量Ｃｄ１を有している。第１ＤＡＣ容量Ｃｄ１は、一端が切替スイッチＳＳ３を介してオペアンプ１１の反転入力端子に接続されている。そして、第１ＤＡＣ容量Ｃｄ１の他端は、スイッチＳＤＴ、ＳＤＭ、ＳＤＢを介して、参照電圧ＶＲが印加可能に接続されている。なお、参照電圧ＶＴ，ＶＭ，ＶＢは、後述の量子化部３０の出力をＤ／Ａ変換した値に相当し、例えば、ＶＴ＞ＶＭ＞ＶＢの関係を有する。この参照電圧ＶＲは、３レベルに限定されるものではなく、量子化部３０での量子化値のレベル数に応じて適宜設定すればよい。
【００２４】
また、ΔΣ処理回路１０は、第１サンプリング容量Ｃｓ１に対して、切替スイッチＳＳ３と並列に接続され、一端がＡＧＮＤに接続されたスイッチＳＳ２を有している。デルタシグマ動作から巡回動作に移行する遷移期間を除いて、デルタシグマ動作時において、スイッチＳＳ２とスイッチＳＳ１をオンして、第１サンプリング容量Ｃｓ１にアナログ信号をサンプリングする。
【００２５】
さらに、ΔΣ処理回路１０は、第１サンプリング容量Ｃｓ１に対して、スイッチＳＳ１と並列に接続され、一端がＡＧＮＤに接続されたスイッチＳＳ４を有している。スイッチＳＳ４は、スイッチＳＳ１に対して反転動作する。すなわち、スイッチＳＳ１がオンのときスイッチＳＳ４はオフであり、スイッチＳＳ１がオフのときスイッチＳＳ４はオンである。スイッチＳＳ４は、デルタシグマ動作時の積分動作時において、第１サンプリング容量Ｃｓ１をＡＧＮＤに接続することによって、第１サンプリング容量Ｃｓ１にサンプリングされたアナログ信号を、切替スイッチＳＳ３を介して積分容量Ｃｆおよび第２サンプリング容量Ｃｓ２に転送する。なお、制御部４０は、各スイッチＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４におけるオンオフの切替タイミングについて、ＳＳ１とＳＳ４、および、ＳＳ２とＳＳ３、がそれぞれ同時にオンすることを回避するように適切に制御している。
【００２６】
巡回処理回路２０は、オペアンプ１１と、積分容量Ｃｆと、第２サンプリング容量Ｃｓ２と、第２Ｄ／Ａ変換器２２とを有している。オペアンプ１１、積分容量Ｃｆおよび第２サンプリング容量Ｃｓ２の接続は、ΔΣ処理回路１０と共用であるため、互いの接続についての説明は省略する。
【００２７】
第２Ｄ／Ａ変換器２２は、オペアンプ１１の反転入力端子に対して第２サンプリング容量Ｃｓ２と並列に接続されている。第２Ｄ／Ａ変換器２２は、容量性のＤ／Ａ変換器であり、第２ＤＡＣ容量Ｃｄ２を有している。第２ＤＡＣ容量Ｃｄ２は、一端がスイッチＳＣ３を介してオペアンプ１１の反転入力端子に接続されている。そして、第２ＤＡＣ容量Ｃｄ２の他端は、スイッチＳＤＴ、ＳＤＭ、ＳＤＢを介して、参照電圧ＶＲが印加可能に接続されている。参照電圧ＶＲの量子化部３０との関係は第１Ｄ／Ａ変換器１２と同様である。なお、スイッチＳＤＴ、ＳＤＭ、ＳＤＢは、その符号を第１Ｄ／Ａ変換器１２と同一に示しているが、各スイッチＳＤＴ、ＳＤＭ、ＳＤＢのオンオフは後述の制御部４０の制御信号に従って、第１Ｄ／Ａ変換器１２とは独立して動作する。
【００２８】
この第２Ｄ／Ａ変換器２２は、図１に示すように、スイッチＳＣ３と第２サンプリング容量Ｃｓ２の間に接続されている。換言すれば、第２Ｄ／Ａ変換器２２は、ΔΣ処理回路１０を構成する帰還回路に接続されている。そして、この第２Ｄ／Ａ変換器２２は、分離スイッチＳＤＣ２によって、帰還回路から分離可能になっている。また、第２ＤＡＣ容量Ｃｄ２のスイッチＳＤＴ、ＳＤＭ、ＳＤＢに接続されない一端は、スイッチＳＤＣ１を介してＡＧＮＤに接続可能になっている。すなわち、Ａ／Ｄ変換器１００がデルタシグマ動作を行っている状態では、分離スイッチＳＤＣ２がオフされて、積分回路を成す帰還回路から第２Ｄ／Ａ変換器２２を分離することができる。なお、分離スイッチＳＤＣ２は、第２サンプリング容量Ｃｓ２との間に他のスイッチを介することなく、直接接続されている。
【００２９】
また、巡回処理回路２０は、積分容量Ｃｆとオペアンプ１１の出力端子との間に、スイッチＳＦ１を有する。また、積分容量Ｃｆは、積分容量Ｃｆに対してスイッチＳＦ１と並列に接続されたスイッチＳＦ４を介してＡＧＮＤに接続可能になっている。
【００３０】
さらに、巡回処理回路２０は、第２サンプリング容量Ｃｓ２とオペアンプ１１の出力端子との間であって、オペアンプ１１の出力端子に対してスイッチＳＦ１と並列にスイッチＳＣ１を有している。また、第２サンプリング容量Ｃｓ２は、第２サンプリング容量Ｃｓ２に対してスイッチＳＣ１と並列に接続されたスイッチＳＣ４を介してＡＧＮＤに接続可能になっている。また、第２サンプリング容量Ｃｓ２は、第２サンプリング容量Ｃｓ２に対して、前述のスイッチＳＣ３および分離スイッチＳＤＣ２と並列に接続されたスイッチＳＣ２を介してＡＧＮＤに接続可能になっている。
【００３１】
デルタシグマ動作から巡回動作に移行する遷移期間を除いて、巡回動作時において、スイッチＳＣ２とスイッチＳＣ１をオンして信号のサンプリングを行い、スイッチＳＣ３およびスイッチＳＣ４は、スイッチＳＣ１に対して反転動作してオペアンプ１１の出力信号の増幅を行う。
【００３２】
量子化部３０は、オペアンプ１１からの出力、すなわち、ΔΣ処理回路１０および巡回処理回路２０からの出力電圧を量子化する量子化器である。量子化部３０は、１．５ビット（＝３レベル）のデジタルデータを量子化値として生成する周知のものであるから、詳しい説明は省略する。第１Ｄ／Ａ変換器１２および第２Ｄ／Ａ変換器２２は、この量子化値に対応した参照電圧ＶＲを発生させることができるように、スイッチＳＤＴ、ＳＤＭ、ＳＤＢがオンオフできるようになっている。なお、量子化部３０は１．５ビットに限るものではなく、１ビットであっても、２ビット以上であってもよい。そして、ビット数に応じてＤ／Ａ変換器１２，２２で設定可能な参照電圧ＶＲのレベル数を変化させればよい。
【００３３】
制御部４０は、量子化部３０の生成する量子化値に基づいて、アナログ信号のＡ／Ｄ変換結果ＯＵＴを生成するとともに、参照電圧ＶＲを切り替えるための制御信号を出力する。生成されたＡ／Ｄ変換結果ＯＵＴは、デジタル出力端子Ｔｏから出力される。また、制御部４０は、Ａ／Ｄ変換器１００を構成する各スイッチのオンオフを制御する。
【００３４】
次に、図２〜図９を参照して、本実施形態に係るＡ／Ｄ変換器１００の動作を時系列的に説明する。なお、図３〜図９において、各スイッチがオンされて容量等の要素を互いに電気的に接続する配線を太線で示している。
【００３５】
図２は、本実施形態に係るＡ／Ｄ変換器１００の動作を時系列的に示すタイミングチャートである。図２に示すように、Ａ／Ｄ変換器１００は、最初にリセット動作を実施し、その後デルタシグマ動作を実施し、デルタシグマ動作から巡回動作への遷移過程を経て、巡回動作を実施するようになっている。デルタシグマ動作は、アナログ信号を標本化（サンプリング）するサンプル動作と、サンプリングした信号を積分する積分動作とを有している。本実施形態における遷移過程は、デルタシグマ動作により生じる残差を巡回処理回路２０に転送するための２段階の動作を有している。また、巡回動作は、デルタシグマ動作により生じる残差をサンプリングするサンプル動作と、サンプリングした信号を増幅する増幅動作と、を有している。なお、図２では、各スイッチの切替タイミングが同時になるように示したが、信号同士のショートを避けるため、所定の間隔を空けてスイッチを切り替えるように構成してもよい。
【００３６】
＜リセット動作＞
Ａ／Ｄ変換を実行する前にリセット動作が実行される。リセット動作は、Ａ／Ｄ変換器１００が備えるすべての容量に蓄積された電荷をリセットする動作である。図２に示すように、制御部４０によって、スイッチＳＳ２，ＳＳ４，ＳＦ４，ＳＣ２，ＳＣ４，ＳＤＣ１、ＳＤＭがオンに設定され、それ以外のスイッチがオフに設定される。この状態では、図３に示すように、容量Ｃｓ１，Ｃｓ２，Ｃｆ，Ｃｄ１，Ｃｄ２の両端がいずれもＡＧＮＤに接続される。これによって、容量Ｃｓ１，Ｃｓ２，Ｃｆ，Ｃｄ１，Ｃｄ２はリセット（蓄積された電荷がすべて放電）される。
【００３７】
＜デルタシグマ動作時のサンプル動作＞
リセット動作の後、デルタシグマ動作におけるサンプル動作が実行される。デルタシグマ動作時におけるサンプル動作は、アナログ信号Ｖｉｎをサンプリングする動作である。図２に示すように、制御部４０によって、スイッチＳＳ１，ＳＳ２，ＳＦ１，ＳＣ１，ＳＣ３，ＳＤＣ１、ＳＤＭがオンに設定され、それ以外のスイッチがオフに設定される。この状態では、図４に示すように、スイッチＳＳ１およびＳＳ２がオンされてアナログ信号Ｖｉｎに応じた電荷が第１サンプリング容量Ｃｓ１に蓄積される。また、ＡＧＮＤとつながるスイッチＳＣ２，ＳＣ４，ＳＦ４がオフの状態で、スイッチＳＣ１，ＳＣ３，ＳＦ１がオンとされる。これにより、第２サンプリング容量Ｃｓ２および積分容量Ｃｆは、自身に蓄積された電荷を保持した状態で、オペアンプ１１の出力端子と反転入力端子との間にループを形成する。オペアンプ１１からは、第２サンプリング容量Ｃｓ２および積分容量Ｃｆに蓄積された電荷量に対応した出力電圧が出力される。
【００３８】
＜デルタシグマ動作時の積分動作＞
サンプル動作の後、積分動作が実行される。デルタシグマ動作時における積分動作は、サンプル動作により第１サンプリング容量Ｃｓ１に蓄積される電荷から、参照電圧ＶＲによって規定される電荷を除いた（Δ）電荷を、第２サンプリング容量Ｃｓ２および積分容量Ｃｆに転送して積分操作（Σ）を行う動作である。
【００３９】
具体的には、サンプル動作の状態に対して、スイッチＳＳ１，ＳＳ２をオフし、スイッチＳＳ３，ＳＳ４をオンする。同時に、量子化部３０の量子化値に応じて第１Ｄ／Ａ変換器１２におけるスイッチＳＤＴ、ＳＤＭ、ＳＤＢのいずれかがオンされ、量子化結果がフィードバックされる。積分動作中は、図５に示すように、スイッチＳＳ１がオフになりスイッチＳＳ４がオンとなるため、アナログ信号Ｖｉｎのサンプリングは行われない。また、切替スイッチＳＳ３がオンされるため、オペアンプ１１、第１サンプリング容量Ｃｓ１、第２サンプリング容量Ｃｓ２、第１ＤＡＣ容量Ｃｄ１および積分容量Ｃｆによって積分回路が構成される。よって、サンプル動作時に第１サンプリング容量Ｃｓ１に蓄積された電荷から、第１Ｄ／Ａ変換器１２から供給される参照電圧ＶＲに対応した電荷を除去した電荷が、第２サンプリング容量Ｃｓ２および積分容量Ｃｆに残余電荷として蓄積される。
【００４０】
デルタシグマ動作時は、上記したデルタシグマ動作時におけるサンプル動作と積分動作が所定回数繰り返し実行されてＡ／Ｄ変換が行われる。図２に示すように、デルタシグマ動作時は、分離スイッチＳＤＣ２は常時オフである。これにより、第２Ｄ／Ａ変換器２２は、デルタシグマ変調に供される積分回路から分離された状態とされる。したがって、第２ＤＡＣ容量Ｃｄ２がデルタシグマ動作時に接続されている場合に発生するフィードバックファクタの低下や熱雑音の増加を抑制することができる。
【００４１】
＜デルタシグマ動作から巡回動作への遷移１＞
図２における遷移１の期間、すなわち、デルタシグマ動作における最後のサンプル動作においては、通常のサンプル動作に対して、スイッチＳＳ１がオフとされ、スイッチＳＳ４がオンとされる。つまり、図６に示すように、アナログ入力端子Ｔｉｎは第１サンプリング容量Ｃｓ１に接続されず、アナログ信号Ｖｉｎがサンプリングされない。この遷移過程では、サンプリングを実施しないことにより、デルタシグマ動作におけるサンプリング回数と第１Ｄ／Ａ変換器１２におけるフィードバック回数を同一に調整している。
【００４２】
＜デルタシグマ動作から巡回動作への遷移２＞
図２における遷移２の期間、すなわち、デルタシグマ動作における最後の積分動作においては、デルタシグマ動作における量子化結果の最後のフィードバックが実行される。また、図７に示すように、通常の積分動作時に対して、スイッチＳＣ１をオフして、スイッチＳＣ４をオンにして、第２サンプリング容量Ｃｓ２に蓄積された電荷を積分容量Ｃｆに転送する。この動作により、デルタシグマ動作における残余電荷がすべて積分容量Ｃｆに転送される。
【００４３】
なお、本実施形態では、第１サンプリング容量Ｃｓ１および第１ＤＡＣ容量Ｃｄ１から積分容量Ｃｆへの電荷の転送、スイッチＳＣ１のオフ、スイッチＳＣ４のオン、が同時に実施される構成を示したが、これらは別のタイミングで実施されてもよい。また、その際に、積分容量Ｃｆへの電荷の転送を終了した後に、スイッチＳＣ１のオフおよびスイッチＳＣ４のオンの前に、切替スイッチＳＳ３をオフする動作を追加する等、手順の変更があってもよい。
【００４４】
＜巡回動作時のサンプル動作＞
デルタシグマ動作における最後の積分動作（遷移２）の後、巡回動作が開始される。巡回動作のサンプル動作は、第２サンプリング容量Ｃｓ２に、オペアンプ１１の出力電圧をサンプリングする動作である。
【００４５】
具体的には、図２および図８に示すように、制御部４０によって、スイッチＳＳ２，ＳＳ４，ＳＦ１，ＳＣ１，ＳＣ２，ＳＤＣ２、ＳＤＭがオンに設定され、それ以外のスイッチがオフに設定される。この状態では、図８に示すように、オペアンプ１１の出力電圧によって第２サンプリング容量Ｃｓ２が充電される。また、分離スイッチＳＤＣ２がオンに設定され、第２Ｄ／Ａ変換器２２が有効になる。なお、巡回動作時は、切替スイッチＳＳ３が常時オフに設定され、デルタシグマ動作時に機能する第１サンプリング容量Ｃｓ１および第１Ｄ／Ａ変換器１２は、巡回処理回路２０から分離された状態となる。これにより、巡回動作時において、第１サンプリング容量Ｃｓ１や第１ＤＡＣ容量Ｃｄ１による巡回動作時のオペアンプ１１のフィードバックファクタの低下や雑音の増加を抑制することができる。スイッチＳＳ２，ＳＳ４は常時オンであり、第１サンプリング容量Ｃｓ１の両端の電位がＡＧＮＤに固定されるようになっている。オペアンプ１１からは、第２サンプリング容量Ｃｓ２および積分容量Ｃｆに蓄積された電荷量に対応した出力電圧が出力される。
【００４６】
＜巡回動作時の増幅動作＞
サンプル動作の後、増幅動作が実行される。具体的には、図２および図９に示すように、サンプル動作の状態に対して、スイッチＳＣ１，ＳＣ２をオフし、スイッチＳＣ３，ＳＣ４をオンする。同時に、量子化部３０の量子化値に応じて第２Ｄ／Ａ変換器２２におけるスイッチＳＤＴ、ＳＤＭ、ＳＤＢのいずれかがオンされ、量子化結果がフィードバックされる。この動作では、サンプル動作時に第２サンプリング容量Ｃｓ２および積分容量Ｃｆに蓄積された電荷から、第２Ｄ／Ａ変換器２２から供給される参照電圧ＶＲに対応した電荷を除去した電荷が、積分容量Ｃｆに転送され、積分容量Ｃｆに残余電荷（残差）が蓄積される。そして、オペアンプ１１からは、積分容量Ｃｆに蓄積された電荷量に対応した出力電圧が出力され、量子化部３０によりＡ／Ｄ変換が行われる。
【００４７】
巡回動作時は、上記した巡回動作時におけるサンプル動作と増幅動作が所定回数繰り返し実行されてＡ／Ｄ変換が行われる。例えば、１２ビットのＡ／Ｄ変換であれば、Ｎビットをデルタシグマ動作によりＡ／Ｄ変換し、１２−Ｎビットを巡回動作によりＡ／Ｄ変換することによって、１２ビットのＡ／Ｄ変換を完了させる。
【００４８】
次に、本実施形態に係るＡ／Ｄ変換器１００の作用効果について説明する。
【００４９】
本実施形態におけるＡ／Ｄ変換器１００は、従来構成のように、第１Ｄ／Ａ変換器１２の有する第１ＤＡＣ容量Ｃｄ１が第１サンプリング容量Ｃｓ１をサンプリング容量や積分容量として兼用せず、独立して構成されている。また、第２Ｄ／Ａ変換器２２の有する第２ＤＡＣ容量Ｃｄ２が第２サンプリング容量Ｃｓ２をサンプリング容量や積分容量として兼用せず、独立して構成されている。これにより、Ｄ／Ａ変換器１２，２２においてリーク電流が生じた場合であっても、これらの容量が共通化されている構成に較べて、信号のサンプリングや、量子化部３０の出力（量子化値）のフィードバックループ、オペアンプ１１の出力へのリークの影響を抑制することができる。
【００５０】
また、このＡ／Ｄ変換器１００は、分離スイッチＳＤＣ２を有しているから、デルタシグマ動作時において、巡回動作時に供される第２Ｄ／Ａ変換器２２を積分回路から分離することができる。これにより、第２ＤＡＣ容量Ｃｄ２によるデルタシグマ動作時のオペアンプ１１のフィードバックファクタの低下や雑音の増大を抑制することができる。加えて、分離スイッチＳＤＣ２がオンした時に、第２ＤＡＣ容量Ｃｄ２が、スイッチＳＣ２に対して第２サンプリング容量Ｃｓ２と並列に接続されることで、巡回動作時にスイッチＳＣ２によりサンプリングと第２ＤＡＣ容量Ｃｄ２のリセットが同時に実施できる。
【００５１】
また、このＡ／Ｄ変換器１００は、切替スイッチＳＳ３を有しているから、巡回動作時において、デルタシグマ動作時に機能する第１サンプリング容量Ｃｓ１および第１Ｄ／Ａ変換器１２を、巡回処理回路２０から分離された状態にすることができる。これにより、巡回動作時において、第１サンプリング容量Ｃｓ１や第１ＤＡＣ容量Ｃｄ１による巡回動作時のオペアンプ１１のフィードバックファクタの低下や雑音の増加を抑制することができる。
【００５２】
また、このＡ／Ｄ変換器１００は、オペアンプ１１の反転入力端子と積分容量Ｃｆとの間に他のスイッチを介していない。換言すれば、Ａ／Ｄ変換器１００は、積分容量Ｃｆの一端がオペアンプ１１の入力に直接接続されている。積分容量Ｃｆの、オペアンプ１１の反転入力端子に接続されている側は、通常ＡＧＮＤに電位が設定されるため、反転入力端子と積分容量Ｃｆとの間にスイッチが挿入されるとオン抵抗が高くなり回路の動作速度が低下する要因となりやすい。一方で、オン抵抗を低くするためにスイッチの形成面積を大きくすると寄生容量の増大やそれに伴うオペアンプ１１のフィードバックファクタの低下、およびレイアウト面積の増大を招く。デルタシグマ動作と巡回動作で用いる積分容量Ｃｆのうち必ずオペアンプ１１の反転入力端子に接続する必要がある容量をデルタシグマ動作と巡回動作で共用し、一端を常時直接オペアンプ１１に接続する構成とすることで、レイアウト面積を低減しつつ高速かつ高精度のＡ／Ｄ変換の実現が可能である。
【００５３】
（第２実施形態）
第１実施形態では、デルタシグマ動作に供される第１Ｄ／Ａ変換器１２と、巡回動作に供される第２Ｄ／Ａ変換器２２が、独立して形成されている例を示した。換言すれば、Ａ／Ｄ変換器１００が２つの独立したＤ／Ａ変換器１２，２２を有している例を示した。
【００５４】
これに対して、本実施形態では、図１０に示すように、Ａ／Ｄ変換器２００が、１つのＤ／Ａ変換器１３を有して、このＤ／Ａ変換器１３がデルタシグマ動作および巡回動作の両方に共用される例を示す。なお、Ａ／Ｄ変換器２００の構成は、Ｄ／Ａ変換器１３を除いて第１実施形態におけるＡ／Ｄ変換器１００と同様である。また、Ｄ／Ａ変換器１３が有するＤＡＣ容量については、第１実施形態と同一のＣｄ１と記載する。
【００５５】
Ａ／Ｄ変換器２００は、第１実施形態におけるＡ／Ｄ変換器１００に対して、第２Ｄ／Ａ変換器２２を取り除いて、第１ＤＡＣ容量Ｃｄ１と、第２サンプリング容量Ｃｓ２とを、分離スイッチＳＤＣ２を介して直接接続した構成となっている。また、第１ＤＡＣ容量Ｃｄ１と、第１サンプリング容量Ｃｓ１との間に、新たに分離スイッチＳＤＳ１が設けられている。本実施形態では、以下、第１ＤＡＣ容量Ｃｄ１を単にＤＡＣ容量Ｃｄ１と示す。
【００５６】
このように、Ｄ／Ａ変換器１３がデルタシグマ動作および巡回動作の両方に共用される構成であっても、ＤＡＣ容量Ｃｄ１の一端には参照電圧ＶＲのみが接続され、サンプリング容量や帰還容量としての機能を持たないため、必要な容量の個数が低減されつつ、Ｄ／Ａ変換器１３のリーク電流がＡ／Ｄ変換の精度に影響を与えないという効果を奏することができる。
【００５７】
本実施形態におけるＡ／Ｄ変換器２００の動作について説明する。なお、分離スイッチＳＤＣ２およびＳＤＳ１を除いて第１実施形態と同様であるから、以下では、各動作フェーズにおける分離スイッチＳＤＣ２およびＳＤＳ１の動作について説明する。
【００５８】
＜リセット動作＞
制御部４０により分離スイッチＳＤＳ１およびスイッチＳＳ２がオンに設定され、ＤＡＣ容量Ｃｄ１の両端をＡＧＮＤに接続して電荷を放電する。また、分離スイッチＳＤＳ１がオンに設定される場合には、制御部４０により、分離スイッチＳＤＣ２はオフに設定され、ＤＡＣ容量Ｃｄ１が帰還回路から分離されていることが好ましい。
【００５９】
＜デルタシグマ動作時のサンプル動作＞
制御部４０により分離スイッチＳＤＣ２はオフに設定され、且つ、分離スイッチＳＤＳ１はオンに設定される。これにより、デルタシグマ動作時に形成される帰還回路からＤ／Ａ変換器１３を分離することができる。一方で、分離スイッチＳＤＳ１はオンに設定されており、Ｄ／Ａ変換器１３は分離スイッチＳＤＳ１を介してスイッチＳＳ２に対して第１サンプリング容量Ｃｓ１と並列に接続された状態となる。
【００６０】
＜デルタシグマ動作時の積分動作＞
デルタシグマ動作時であるから、Ｄ／Ａ変換器１３は帰還回路から分離されている必要がある。よって、サンプル動作時と同様に、制御部４０により分離スイッチＳＤＣ２はオフに設定され、且つ、分離スイッチＳＤＳ１はオンに設定され、Ｄ／Ａ変換器１３はデルタシグマ動作時のＤ／Ａ変換に用いられる。
【００６１】
＜巡回動作時のサンプル動作＞
制御部４０により分離スイッチＳＤＣ２はオンに設定され、且つ、分離スイッチＳＤＳ１はオフに設定され、Ｄ／Ａ変換器１３は分離スイッチＳＤＣ２を介してスイッチＳＣ２に対して第２サンプリング容量Ｃｓ２と並列に接続された状態となる。
【００６２】
＜巡回動作時の増幅動作＞
巡回動作時であるから、サンプル動作時と同様に、制御部４０により分離スイッチＳＤＣ２はオンに設定され、且つ、分離スイッチＳＤＳ１はオフに設定され、Ｄ／Ａ変換器１３は巡回動作時のＤ／Ａ変換に用いられる。
【００６３】
以上説明したように、本実施形態におけるＡ／Ｄ変換器２００は、１つのＤ／Ａ変換器１３を有して、このＤ／Ａ変換器１３がデルタシグマ動作および巡回動作の両方に共用される。したがって、第１実施形態におけるＡ／Ｄ変換器１００に較べて、回路規模を小さくすることができる。
【００６４】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００６５】
上記した各実施形態では、増幅器としてオペアンプ１１を用いる例について説明したが、例えば図１１に示すように、オペアンプ１１に代えて差動アンプ５０を用いてＡ／Ｄ変換器３００を構成することもできる。入力端子に互いに極性の反転したアナログ信号Ｖｉｎ＋，Ｖｉｎ−を入力するように構成することにより、よりＡ／Ｄ変換精度の向上を図ることができる。アナログ信号Ｖｉｎ＋を処理する側の回路、および、アナログ信号Ｖｉｎ−を処理する側の回路は、ともに第１実施形態と同様である。また、各スイッチの動作も第１実施形態と同様であるから、各スイッチの符号は、アナログ信号Ｖｉｎ＋を処理する側の回路、および、アナログ信号Ｖｉｎ−を処理する側の回路は、ともに同一のものを付している。
【符号の説明】
【００６６】
１０…ΔΣ処理回路，１１…オペアンプ，１２…第１Ｄ／Ａ変換器，２０…巡回処理回路，２２…第２Ｄ／Ａ変換器，３０…量子化部，４０…制御部，Ｃｓ１…第１サンプリング容量，Ｃｓ２…第２サンプリング容量，Ｃｄ１…第１ＤＡＣ容量，Ｃｄ２…第２ＤＡＣ容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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