(57)【要約】      （修正有）【課題】素子を微細化しつつＪＦＥＴ（接合型電解効果トランジスタ）のマスクパターンのずれによる特性変動を抑制可能なＪＦＥＴを有する半導体装置の製造方法を提供する。【解決手段】接合型電界効果トランジスタを有する半導体装置の製造方法であって、接合型電界効果トランジスタのゲート領域となる第１導電型の第１半導体領域１２１が配された半導体基板１００の上に、平面視で第１半導体領域１２１に内包されたコンタクトホール１０６を形成する第１工程と、コンタクトホール１０６を通して、第１導電型と反対導電型の第２導電型の不純物をイオン注入し、接合型電界効果トランジスタのソース領域又はドレイン領域のいずれか一方となる第２導電型の第２半導体領域２０４を形成する第２工程と、コンタクトホールに、第２半導体領域に電気的に接続される導電体２０７を形成する第３工程と、を有する。【選択図】図１
2016051813.tif 000002
【特許請求の範囲】
【請求項１】
接合型電界効果トランジスタを有する半導体装置の製造方法であって、
その一部が前記接合型電界効果トランジスタのゲート領域となる、第１導電型の第１半導体領域が配された半導体基板の上に、平面視で前記第１半導体領域に内包された第１コンタクトホールを形成する第１工程と、
前記第１コンタクトホールを通して、前記第１導電型と反対導電型の第２導電型のイオン注入を行ない、前記接合型電界効果トランジスタのソース領域もしくはドレイン領域の一方となる前記第２導電型の第２半導体領域を、前記第１半導体領域に形成する第２工程と、
前記第１コンタクトホールに、前記第２半導体領域に電気的に接続される導電体を形成する第３工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
更にチャネル領域となる第２導電型の第４半導体領域を形成する工程を有し、
前記第４半導体領域は、平面視で前記コンタクトホールとは異なる形状の開口部を有する第１マスクを用いて、第２導電型の不純物をイオン注入することにより、前記半導体基板の表面と前記第４半導体領域との間に前記第２半導体領域が位置するように且つ前記第４半導体領域と前記第２半導体領域とが電気的に接続されるように、形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
更に、
前記第４半導体領域を形成する前に、
前記半導体基板に第２導電型のイオン注入を行なうことで、前記第２導電型の第５半導体領域を形成する工程と、
前記第５半導体領域の一部に前記第１導電型のイオン注入を行なうことで、前記第５半導体領域に内包されるように、前記第１導電型の第６半導体領域を形成する工程と、を有し、
前記第５半導体領域のうち、前記第６半導体領域を形成するイオン注入の際に前記第１導電型のイオン注入がなされなかった部分が、前記接合型電界効果トランジスタの前記ソース領域もしくは前記ドレイン領域の他方の領域となる第３半導体領域となり、
前記第６半導体領域の少なくとも一部が前記ゲート領域となり、
前記第３半導体領域と前記チャネル領域となる前記第４半導体領域とが電気的に接続することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
平面視で、前記第１マスクの前記開口部の端部が、前記第３半導体領域の上に配されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１工程において、
平面視で、前記第３半導体領域の上に位置するように配された第２コンタクトホールと、前記第１半導体領域の上に位置するように配された第３コンタクトホールとを形成することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記第１工程の後に、前記第２コンタクトホールと前記第３コンタクトホールとを覆い、且つ、平面視で、前記第１コンタクトホールを内包するように配された開口部を有する第２マスクを形成し、
前記第２マスクを用いて、前記第２工程のイオン注入を行い、
前記第２マスクを除去した後、前記第３工程を行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１コンタクトホールは、複数のコンタクトホールを有し、
前記複数のコンタクトホールは、平面視で１つの前記第１半導体領域に内包されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２工程を行った後で、且つ前記第３工程を行う前に、前記半導体基板を熱処理することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の製造方法によって製造されたことを特徴とする半導体装置。
【請求項１０】
光電変換部と増幅トランジスタを少なくとも含み、前記増幅トランジスタに接合型電界効果トランジスタを用いてなる画素を有する撮像装置の製造方法であって、
その一部が前記接合型電界効果トランジスタのゲート領域となる、第１導電型の第１半導体領域が配された半導体基板の上に、平面視で前記第１半導体領域に内包された第１コンタクトホールを形成する第１工程と、
前記第１コンタクトホールを通して、前記第１導電型と反対導電型の第２導電型のイオン注入を行ない、前記接合型電界効果トランジスタのソース領域もしくはドレイン領域の一方となる前記第２導電型の第２半導体領域を形成する第２工程と、
前記第１コンタクトホールに、前記第２半導体領域に電気的に接続される導電体を形成する第３工程と、
前記光電変換部を構成する半導体領域を前記第１半導体領域から離れた位置に形成する工程と、
を有することを特徴とする撮像装置の製造方法。
【請求項１１】
前記半導体基板に第２導電型の半導体領域を形成する工程を更に有しており、当該第２導電型の半導体領域の中に前記光電変換部と前記第１半導体領域が形成されることを特徴とする請求項１０に記載の撮像装置の製造方法。
【請求項１２】
請求項１０または１１に記載の製造方法によって製造されたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置、撮像装置および撮像装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置として接合型電界効果トランジスタ（ＪＦＥＴ）を有するものが知られている。ＪＦＥＴの製造方法として、特許文献１では、ソース領域に電気的に接続されるコンタクトプラグよりも、ソース領域を大きく形成する構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−６３６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＪＦＥＴはソース領域とゲート領域とがＰＮ接合を構成するように隣接して配される。特許文献１に記載されたＪＦＥＴは、ソース領域に接続されるコンタクトプラグに対してソース領域を大きくすることで、ゲート領域とコンタクトプラグとが接触し、短絡することを抑制できる。しかしながら、ソース領域を大きくするためにＪＦＥＴの微細化という観点ではさらに検討が必要であった。ドレイン領域もゲート領域とＰＮ接合を構成するように隣接して配されるために同様のことが言える。
【０００５】
そこで本発明は、上記の課題に鑑み、素子を微細化しつつ、ソース領域もしくはドレイン領域と、ゲート領域との短絡を抑制可能なＪＦＥＴを有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、接合型電界効果トランジスタを有する半導体装置の製造方法であって、接合型電界効果トランジスタのゲート領域となる第１導電型の第１半導体領域が配された半導体基板の上に、平面視で前記第１半導体領域に内包されたコンタクトホールを形成する第１工程と、コンタクトホールを通して、第１導電型と反対導電型の第２導電型の不純物をイオン注入し、接合型電界効果トランジスタのソース領域又はドレイン領域のいずれか一方となる第２導電型の第２半導体領域を形成する第２工程と、コンタクトホールに、第２半導体領域に電気的に接続される導電体を形成する第３工程と、を有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＪＦＥＴのソース領域またはドレイン領域と、ゲート領域との短絡を抑制可能な半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の製造方法を説明するための断面模式図
【図２】半導体装置の平面模式図及び断面模式図
【図３】半導体装置の製造方法を説明するための断面模式図
【図４】半導体装置の平面模式図及び断面模式図
【図５】半導体装置の製造方法を説明するための断面模式図
【図６】半導体装置の平面模式図及び断面模式図
【図７】撮像装置の回路図
【図８】撮像装置の平面模式図及び断面模式図
【発明を実施するための形態】
【０００９】
本発明の実施形態に係る製造方法の特徴は、接合型電界効果トランジスタ（ＪＦＥＴ）のソース領域又はドレイン領域のいずれか一方の領域となる半導体領域を、コンタクトホールを用いて形成することである。本実施形態は、ソース領域、ドレイン領域のいずれに対しても適用可能であるが以下の説明では上記した一方の領域をソース領域とし、他方の領域をドレイン領域とした場合について説明する。
【００１０】
図１（ａ）〜（ｃ）を用いて、本実施形態に係る半導体装置の製造方法を説明する。
【００１１】
本明細書において各半導体領域の相対的な位置関係を説明にするあたり、「半導体基板の表面からの深さ」と表現した場合の半導体基板の表面とは、半導体基板に配された各半導体領域と電気的に接続される配線層が配される側の表面を言う。「深さ」とはこの表面からの距離を言う。また「半導体基板の表面からの」を省略し単に「深さ」と表現する場合もあるが同じ意味である。
【００１２】
製造方法を説明する前に、理解のために、図１（ｃ）を用いて本実施形態の製造方法によって得られる半導体装置の一例の断面模式図を説明する。ＪＦＥＴ１１０は半導体基板１００に配されたドレイン領域１０１、ゲート領域１０２、１１１、チャネル領域１０３およびソース領域１０４を有する。尚、図１（ａ）から図１（ｃ）ではゲート領域を２つの領域（参照番号１０２を付した領域と参照番号１１１を付した領域）とに分けて示した。
【００１３】
しかしながら、図２（ｃ）などを用いて後述するように、図１に示した断面とは異なる断面において、ゲート領域は１つの連続した領域である。チャネル領域１０３は半導体基板１００の表面と平行に配されており、ソース領域１０４とチャネル領域１０３は、平面視で重なるように配されている。
【００１４】
半導体基板１００の表面には詳しくは後述する絶縁膜１０５と、絶縁膜１０５のコンタクトホールに設けられたコンタクトプラグ２０７が設けられている。ドレイン領域１０１、チャネル領域１０３およびソース領域１０４は、半導体基板１００の表面に平行な方向に電荷が移動するように各々が配置された構成になっている。
【００１５】
本発明の実施形態に係る半導体装置の製造方法は、以下の第１工程、第２工程、第３工程を少なくとも有し、以下ではその特徴部分についてまず説明する。
【００１６】
まず図１（ａ）に示すように、第１導電型の第１半導体領域１２１が配された半導体基板１００の上に絶縁膜１０５を形成し、絶縁膜１０５に、平面視において第１半導体領域１２１に内包されるようにコンタクトホール（第１コンタクトホール）１０６を形成する（第１工程）。第１半導体領域１２１は、その一部が、後にゲート領域１１１となる領域である。尚、図１（ａ）の例では、図１（ｃ）で示したドレイン領域１０１となる第２導電型の半導体領域と、チャネル領域１０３となる第２導電型の半導体領域を配している。
【００１７】
そして、図１（ｂ）に示すように、コンタクトホール１０６を通して、第１導電型と反対導電型の第２導電型のイオン注入を第１半導体領域１２１に対して行う。これにより、ＪＦＥＴのソース領域１０４となる第２半導体領域２０４を形成する（第２工程）。
【００１８】
そして、図１（ｃ）に示すように、コンタクトホール１０６に、図１（ｂ）の第２半導体領域２０４に電気的に接続される導電体を形成する。これにより、コンタクトプラグ２０７が形成される（第３工程）。
【００１９】
これらの工程により得られるＪＦＥＴ１１０は、平面視において、ソース領域１０４とコンタクトプラグ２０７とがほぼ同一の形状となる。またＪＦＥＴ１１０は、ソース領域１０４と電気的に接続されたチャネル領域１０３を有する。チャネル領域１０３は、ソース領域１０４よりも半導体基板１００の深い位置に配され、ゲート領域１０２および１１１とＰＮ接合を構成し、且つ、チャネル領域１０３がゲート領域１０２および１１１に挟まれた構造となる。またチャネル領域１０３はその側方（図１（ｃ）の左右方向における両端）でドレイン領域１０１と電気的に接続される。平面視において、ソース領域１０４とチャネル領域１０３は重なるように配され、ソース領域１０４はゲート領域１１１に挟まれている。
【００２０】
本実施形態によれば、第２工程において、ソース領域１０４に電気的に接続されるコンタクトプラグ２０７が後に配される、コンタクトホール１０６を通して半導体基板１００（第１半導体領域１２１）にイオン注入を行い、ソース領域１０４となる第２半導体領域２０４を形成する。したがって、不要にソース領域１０４を大きくすることなく、コンタクトプラグ２０７を介したゲート領域１１１とソース領域１０４との短絡を抑制することが可能となる。
【００２１】
以下、本実施形態で説明した製造方法を用いた半導体装置や撮像装置の具体的な実施例を説明する。
【００２２】
各実施例では、第１導電型をＰ型として、第２導電型を第１導電型と反対導電型のＮ型とする。そして、ゲート領域がＰ型であるＪＦＥＴに関して説明する。ただし、導電型はこれに限られるものではなく、各半導体領域の導電型を反対導電型にすることでゲート領域がＮ型であるＪＦＥＴにも適用可能である。また、図１（ｃ）で示したドレイン領域１０１をソース領域とし、ソース領域１０４をドレイン領域とすることもできる。
【００２３】
（実施例１）
図２、図３を用いて、本実施例の半導体装置１２０の製造方法を説明する。各図面において同様の機能を有する部分には同じ符号を付し詳細な説明は省略する。
【００２４】
まず図２を用いて、コンタクトプラグが形成された後の半導体装置の構造を説明する。図２（ａ）は本実施例の半導体装置１２０の平面模式図である。ここで、平面模式図とは半導体装置１２０を平面視で示した図である。また、平面視とは半導体基板１００の表面に対して垂直方向から見ることである。これは以下の実施例でも同様である。図２（ｂ）は、図２（ａ）のＡ−Ｂにおける断面模式図である。図２（ｃ）は、図２（ａ）のＣ−Ｄにおける断面模式図である。
【００２５】
半導体装置１２０は、半導体基板１００に配されたＪＦＥＴ１１０を有している。半導体基板１００は、半導体で構成される基板の全体を意味し、ＪＦＥＴ１１０を構成する各半導体領域が配された部材の全体を指す。
【００２６】
図２（ｃ）に示すように、ドレイン領域１０１には、コンタクトプラグ２０９が電気的に接続され、ゲート領域１０２（１１１）にはコンタクトプラグ２０８が電気的に接続されている。そして図２（ｂ）に示すように、ソース領域１０４にはコンタクトプラグ２０７が電気的に接続されている。コンタクトプラグ２０７、２０８、２０９は絶縁膜１０５に配されている。
【００２７】
図２（ａ）に示すように、ドレイン領域１０１は、平面視でゲート領域１０２、１１１、ソース領域１０４、チャネル領域１０３を内包するように配されている。ドレイン領域１０１は、Ｎ型の半導体基板１００で構成されてもよいし、Ｎ型の半導体基板１００にＰ型のウエルを形成し、このＰ型のウエルの一部にＮ型半導体領域を形成して構成してもよい。
【００２８】
半導体基板１００の上部に、絶縁膜１０５及び不図示の配線層が配されている。絶縁膜１０５は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等の無機材料で構成することができる。もしくはＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜などのシリコンに不純物を添加したシリコンガラスを用いてもよい。絶縁膜１０５は半導体基板１００と配線層との間に配される層間絶縁膜として機能する。絶縁膜１０５には、ソース領域１０４に電気的に接続されるコンタクトプラグ２０７が配される。
【００２９】
次に図３を用いて、本実施例の半導体装置の製造方法を説明する。図３（ａ）〜（ｄ）、（ｆ）、（ｈ）は図２（ａ）のＡ−Ｂ線における断面での各製造過程での状態を示す。図３（ｇ）は、図３（ｆ）と同一の工程における、図２（ａ）のＣ−Ｄ線における断面での状態を示す。
【００３０】
まず、Ｐ型半導体領域（第１半導体領域）３２０が配された半導体基板１００を準備する。あらかじめＰ型半導体領域３２０が配された半導体基板１００を準備してもよいし、またはＰ型半導体領域３２０が形成されていない半導体基板を準備したうえで、Ｐ型半導体領域をイオン注入等で形成してもよい。以下では後者の方法の説明を行なう。
【００３１】
図３（ａ）に示すように、シリコンウエハ等からなる半導体基板１００の上にフォトレジスト膜を形成する。そしてフォトリソグラフィ法を用いて、フォトレジスト膜をパターニングすることで開口部３１６を形成して、マスク３１５を形成する。このマスク３１５を用いて、Ｎ型の不純物をイオン注入することにより、半導体基板１００にＮ型半導体領域３１４（第５半導体領域）を形成する。ここでは、イオン注入によってＮ型半導体領域３１４を形成したが、Ｎ型のエピタキシャル層を設けることによって形成してもよい。そしてその後、マスク３１５を除去する。
【００３２】
次に、図３（ｂ）に示すように、マスク３１５と同様の方法で、半導体基板１００の上に、開口部３１９を有するマスク３１８を形成する。開口部３１９は、平面視において図３（ａ）のＮ型半導体領域３１４に内包される。
【００３３】
そしてマスク３１８を用いて、Ｎ型半導体領域３１４にＰ型のイオン注入をすることにより、Ｐ型半導体領域（第６半導体領域）３１７を形成する。
【００３４】
ここで図３（ａ）に示したＮ型半導体領域３１４のうち、Ｐ型のイオンが注入されずにＮ型の半導体領域として残った領域が、図３（ｂ）におけるＮ型半導体領域（第３半導体領域）３０１となる。図３（ｂ）に示すように、Ｐ型半導体領域３１７は周囲をＮ型半導体領域３０１に囲まれる。後述するがＮ型半導体領域３０１はドレイン領域となる。そしてその後、マスク３１８を除去する。
【００３５】
次に図３（ｃ）に示すように、マスク３１５と同様の方法で半導体基板１００の上に、開口部３２２を有するマスク（第１マスク）３２１を形成する。開口部３２２は、平面視においてＮ型半導体領域３０１に内包されるように配されている。そして図３（ｃ）に示すように、少なくとも一断面において、Ｎ型半導体領域３０１の上に開口部３２２の両端部が配される。より具体的には、一断面において、開口部３２２の外周を規定する両端を、Ｎ型半導体領域３０１の左右方向の両端よりも内側に位置させ、且つ、Ｐ型半導体領域３１７の両端の上またはＰ型半導体領域３１７の両端よりも外側に位置させる。
【００３６】
そして、マスク３２１を用いて、Ｐ型半導体領域３１７に、Ｎ型のイオン注入をすることで、図３（ｃ）に示すように半導体基板１００の表面に対して平行な方向に延在したＮ型半導体領域３０３（第４半導体領域）を形成する。この工程により、図３（ｂ）に示したＰ型半導体領域３１７は、ある断面において上下に分離されて、２つのＰ型半導体領域（３２０、３０２）が形成される。（図３（ｃ））。
【００３７】
２つのＰ型半導体領域のうち、半導体基板１００の表面を含んだ領域がＰ型半導体領域（第１半導体領域）３２０であり、Ｐ型半導体領域３２０よりも半導体基板１００の深い位置に配された領域がＰ型半導体領域３０２と記している。しかしながら他のある断面においては図３（ｃ）で示した２つのＰ型半導体領域は連続しており分離していない。
【００３８】
また、図３（ｂ）の工程において、異なるイオン注入エネルギーでイオン注入を行なうことで、Ｐ型半導体領域３２０とＰ型半導体領域３０２とを形成し、図３（ｃ）の工程において、それらの間にＮ型半導体領域３０３を形成してもよい。この場合には、Ｐ型のイオン注入を行い、Ｐ型半導体領域３２０とＰ型半導体領域３０２とを電気的に接続する必要がある。
【００３９】
以上の工程を半導体基板１００に対して処理した状態が実施形態で説明した第１工程に相当する。
【００４０】
次に、図３（ｄ）に示すように、半導体基板１００の上に絶縁膜１０５を形成する。続いて、絶縁膜１０５の一部をエッチングすることによってコンタクトホール１０６を形成する。コンタクトホール１０６は、図３（ｅ）に平面模式図を示すように、平面視においてＰ型半導体領域３２０に内包されるように配される（第１工程）。なお、コンタクトホール１０６をエッチングする際のマスクは、不図示のフォトレジストを用いて形成されたマスクを用いて行なう。また、図３（ｅ）の平面図に示すように、コンタクトプラグ２０８と２０９（図２（ａ）参照）が形成される、コンタクトホール（第３コンタクトホール）２１３とコンタクトホール（第２コンタクトホール）２１２も、コンタクトホール１０６と同時に形成される。
【００４１】
次に、図３（ｆ）、（ｇ）に示すように、平面視においてコンタクトホール１０６を内包するように配された開口部３２３を有し、コンタクトホール２１２、２１３を覆ったマスク（第２マスク）３２４を形成する。このマスク３２４はフォトレジスト膜を絶縁膜１０５の上に形成した後、フォトリソグラフィ法でパターニングすることにより形成される。尚、図３（ｇ）のＰ型半導体領域３０２が実施形態で説明した第１半導体領域１２１とみなすことができる。
【００４２】
そして、開口部３２３、コンタクトホール１０６を通して、図３（ｄ）のＰ型半導体領域３２０の一部にＮ型の不純物をイオン注入することにより、半導体基板１００の表面を含んで且つＮ型半導体領域３０３に電気的に接続されるようにＮ型半導体領域３０４（第２半導体領域）を形成する。このため、Ｎ型半導体領域３０３と半導体基板１００の表面との間にＮ型半導体領域３０４が形成される。
【００４３】
ここで、図３（ｄ）に示したＰ型半導体領域３２０のうち、Ｎ型のイオンが注入されずにＰ型の半導体領域として残った領域がＰ型半導体領域３１１である。これによりＮ型半導体領域３０４はＰ型半導体領域３１１に挟まれるように配され、Ｐ型半導体領域３１１とＮ型半導体領域３０４とはＰＮ接合を構成する（第２工程）。
【００４４】
なお、コンタクトホール１０６を通してＰ型半導体領域３２０にイオン注入で形成されたＮ型半導体領域３０４の形状は、ソース領域の形状と略同一となる。略同一と記したのは、その後の熱処理によって多少形状が異なる場合があるためである。
【００４５】
次に、図３（ｈ）に示すように、マスク３２４を除去した後、コンタクトホール１０６及び図３（ｇ）のコンタクトホール２１２、２１３に導電体を埋め込むことで、コンタクトプラグ２０７、２０８、２０９を形成する（第３工程）。
【００４６】
以上の工程で、ＪＦＥＴが形成される。図３（ｆ）で示したＰ型半導体領域３１１は図３（ｈ）に示すようにゲート領域１１１となり、図３（ｆ）で示したＰ型半導体領域３０２は図３（ｈ）に示すようにゲート領域１０２となる。また、Ｎ型半導体領域３０３はチャネル領域１０３となり、Ｎ型半導体領域３０１はドレイン領域１０１となり、Ｎ型半導体領域３０４はソース領域１０４となる。その後周知の方法で配線等を形成することでＪＦＥＴを有する半導体装置が完成する。
【００４７】
このように第２工程のイオン注入で用いたコンタクトホール１０６に、コンタクトプラグ２０７を形成することで、ソース領域１０４とコンタクトプラグ２０７との位置ずれを抑制することが可能となる。これにより、コンタクトプラグ２０７とゲート領域１１１とが接触し、ＪＦＥＴ１１０のゲート領域１１１とソース領域１０４とが短絡してしまうことを抑制することが出来る。
【００４８】
なお、第２工程の後で、且つコンタクトプラグ２０７を形成する前に、半導体基板１００を熱処理することで、Ｎ型半導体領域３０４の不純物を拡散させてもよい。
【００４９】
また、コンタクトホール１０６の面積は、少なくともコンタクトホール２１２の面積よりも大きい方が良い。ソース領域１０４とコンタクトプラグ２０７の接触面積を広げることで、接触抵抗を下げることが出来るからである。
【００５０】
さらに、第２工程においてＮ型半導体領域３０４の不純物濃度が、Ｎ型半導体領域３０３の不純物濃度よりも高くなるようにイオン注入を行う方が好ましい。これにより、コンタクトプラグ２０７とソース領域１０４の接触抵抗を下げることができる。そのため、このような構成によれば、ＪＦＥＴ１１０へ供給するドレイン電流による電圧降下を低減できる。
【００５１】
（実施例２）
図４、図５を用いて、本実施例の半導体装置４２０の製造方法を説明する。各図面において、同様の機能を有する部分には同じ符号を付し詳細な説明は省略する。
【００５２】
実施例１と本実施例の違いは、実施例１においてはチャネル領域１０３が、半導体基板１００の表面に対して平行な方向に配されているのに対して、本実施例のチャネル領域４０３は、半導体基板１００の表面に対して垂直な方向に配されている点である。
【００５３】
まず図４を用いて、コンタクトプラグが形成された後のＪＦＥＴの構造を説明する。図４（ａ）は、本発明の実施例２に係る半導体装置４２０の平面模式図を示す。図４（ｂ）は図４（ａ）に示すＡ−Ｂ線における断面模式図である。実施例１と同様の機能を有するものは同じ符号を付し詳細な説明は省略する。
【００５４】
半導体装置４２０は、半導体基板１００を含んでＪＦＥＴ４１０を有している。ＪＦＥＴ４１０は、Ｎ型のドレイン領域１０１、Ｐ型のゲート領域４０２、Ｎ型のソース領域１０４およびＮ型のチャネル領域４０３を有している。
【００５５】
チャネル領域４０３は、ソース領域１０４よりも半導体基板１００の深い位置に、半導体基板１００の表面に対して垂直な方向に延在するように配されている。ソース領域１０４とチャネル領域４０３は平面視で重なるように配されており、ソース領域１０４およびチャネル領域４０３はゲート領域４０２に挟まれ、ＰＮ接合を構成している。
【００５６】
次に図５を用いて、図４（ａ）のＡ−Ｂ線におけるＪＦＥＴ４１０の製造方法を説明する。図５は、実施例１で説明した図３（ｃ）以降の工程を示している。実施例１の図３（ｂ）を用いて説明した工程までは本実施例の工程も同一であるため説明を省略する。
【００５７】
そして、図５（ａ）に示すように、Ｎ型半導体領域（第３半導体領域）３０１とＰ型半導体領域（第６半導体領域）５２７が配された半導体基板１００の上に開口部５２６を有するマスク５２５を形成する。マスク５２５はその開口部５２６が、平面視において、Ｐ型半導体領域５２７に内包されるように設ける。
【００５８】
そして、マスク５２５を用いて、開口部５２６を通して、Ｎ型のイオン注入をすることにより、半導体基板１００の表面を含んで且つＮ型半導体領域３０３に電気的に接続されるようにＮ型半導体領域５２８を形成する。Ｎ型半導体領域５２８は、Ｎ型半導体領域３０１に電気的に接続される深さまで形成する。もしくは、半導体基板１００の表面からＮ型半導体領域３０１に電気的に接続される深さまでＮ型半導体領域５２８としてもよい。
【００５９】
次に、図５（ｂ）に示すように、コンタクトホール１０６を有する絶縁膜１０５を形成する。このとき、実施例１で図３（ｅ）を用いて説明したのと同様に、絶縁膜１０５にはコンタクトプラグ２０８、２０９を形成するための他のコンタクトホールを形成する。コンタクトホール１０６は、平面視でＰ型半導体領域５２７と重なるように（Ｐ型半導体領域５２７に内包されるように）形成する。
【００６０】
その後、実施例１で図３（ｆ）、（ｇ）を用いて説明したように、平面視においてコンタクトホール１０６を内包するように配された開口部５３０を有し、他のコンタクトホールを覆ったマスク（第２マスク）５２９を形成する。このマスク５２９はフォトレジストで構成される。そして、開口部５３０とコンタクトホール１０６を通して、Ｐ型半導体領域５２７の一部にＮ型のイオン注入を行い、Ｎ型半導体領域５２８よりも浅い位置にＮ型半導体領域３０４を形成する（図５（ｃ））。
【００６１】
ここで、Ｎ型半導体領域３０４は、図５（ｂ）のＰ型半導体領域５２７の一部に形成される。
【００６２】
また、Ｎ型半導体領域５２８を半導体基板１００の表面まで配した場合には、Ｎ型半導体領域３０４は、Ｎ型半導体領域５２８の一部に形成される。つまり、この場合にはＮ型半導体領域５２８の一部がチャネル領域となり、他の一部がソース領域となる。したがってＮ型半導体領域５２８はチャネル領域の少なくとも一部となる領域である。
【００６３】
次に、マスク５２９を除去する。
【００６４】
続いて、図５（ｄ）に示すようにコンタクトホール１０６を有する絶縁膜１０５をマスクとして用いて、コンタクトホール１０６およびその他のコンタクトホールに導電体を形成し、図５（ｃ）のＮ型半導体領域３０４と電気的に接続されるコンタクトプラグ２０７を形成する。また、同時に、コンタクトプラグ２０８と２０９が形成される。
【００６５】
以上の工程によって、図５（ｄ）に示すＪＦＥＴ４１０が形成される。Ｐ型半導体領域５０２はゲート領域４０２となる。また、Ｎ型半導体領域５２８はチャネル領域４０３となり、Ｎ型半導体領域３０１はドレイン領域１０１となり、Ｎ型半導体領域３０４はソース領域１０４となる。
【００６６】
なお、図５（ｃ）の工程のあと、熱処理によりＮ型半導体領域３０４の不純物を拡散することで、コンタクトプラグ２０７とＰ型のゲート領域４０２の接触を更に抑制することができる。
【００６７】
（実施例３）
本発明の実施例３に係る半導体装置５２０を図６に示す。図６（ａ）は本実施例の半導体装置７２０の平面模式図である。図６（ｂ）は図６（ａ）のＣ−Ｄ線の断面模式図である。実施例１と同様の機能を有するものは同じ符号を付し詳細な説明は省略する。
【００６８】
本実施例の実施例１との違いは、１つのＪＦＥＴに対し、ソース領域となる半導体領域を形成するための開口部（コンタクトホール）が複数配される点である。ここで１つのＪＦＥＴとは、Ｎ型半導体領域もしくは絶縁体による素子分離領域により区画された１つの半導体領域をゲート領域として有している構成である。
【００６９】
本実施例において、マスク７０５が実施例１の絶縁膜１０５に対応し、コンタクトホール７０６が実施例１のコンタクトホール１０６に対応する。また、ソース領域７０４が実施例１のソース領域１０４に対応する。そして、ゲート領域７１１が実施例１のゲート領域１１１に対応し、コンタクトプラグ７０７が実施例１のコンタクトプラグ２０７に対応する。
【００７０】
本実施例と実施例１との違いは、平面視で同一のＰ型半導体領域に内包されるように複数のコンタクトホール７０６を有したマスク（絶縁層）７０５が配されており、コンタクトプラグ７０７、ソース領域７０４が複数構成されていることである。ここで、同一とは、平面視で１つの領域を形成している半導体領域を言う。
【００７１】
これについて以下で説明する。
【００７２】
図６（ａ）に示すように本実施例では、半導体装置７２０に対し、３つのコンタクトプラグ７０７が配されている。
【００７３】
そのため、図６（ｂ）に示すようにマスク７０５は、複数のコンタクトホール７０６を有している。そして、この複数のコンタクトホール７０６は、平面視で図６（ａ）に示すようにＰ型半導体領域であるゲート領域７１１に内包されるように配されている。
【００７４】
そして、複数のコンタクトホール７０６を通して、実施例１に記載した製造方法と同様の方法により、ＪＦＥＴ７１０を形成する。それにより、複数のコンタクトホール７０６に対応して、複数のソース領域７０４が形成されている。この複数のソース領域７０４は共通のチャネル領域１０３に電気的に接続される。そして、ゲート領域７１１は、Ｐ型半導体領域３２０の他の部分で構成され、複数のソース領域１０４のそれぞれを挟むように配されている。
【００７５】
さらに、複数のコンタクトホール７０６のそれぞれにコンタクトプラグ７０７を形成する。
【００７６】
このように、コンタクトホール７０６を複数にする構成をとることによって、実質的なソース領域７０４の面積を大きくとることが出来る。これにより、ソース領域７０４とコンタクトプラグ７０７のコンタクト抵抗を下げることが出来る。
【００７７】
ただし、ここでは代表的な例としてコンタクトホール７０６を３つとしたが、その個数は複数であればとくに制限されるものではない。このような構成によれば、ＪＦＥＴ７１０を高速に駆動することが可能となる。本構成はその他の実施例にも適用することが出来る。
【００７８】
（撮像装置への適用例）
上述した実施例１〜３に記載の半導体装置の製造方法は、種々の半導体装置に利用することができる。ここでは半導体装置の例として撮像装置を例に挙げて説明する。
【００７９】
図７に、本発明の実施形態に係る製造方法により得られるＪＦＥＴを用いた撮像装置の１画素分の回路図を示す。また、図８に撮像装置の１画素の特徴を説明するための平面模式図及び断面を示す。
【００８０】
本実施例では、実施例２のＪＦＥＴ４１０を画素の増幅トランジスタ８２０として用いている。
【００８１】
また、本実施例では、信号電荷を正孔とし、各トランジスタはＰ型のＭＯＳトランジスタ及びＮ型のＪＦＥＴとして説明する。
【００８２】
図７において、光電変換部は光電変換により入射光量に応じた量の電荷対を生じさせ、信号電荷として正孔を蓄積する。例えばここでは光電変換部として、フォトダイオード８１６を用いている。
【００８３】
転送部はフォトダイオード８１６で生じた正孔を転送する。例えばここでは転送部として転送トランジスタ８１７を用いている。転送トランジスタ８１７は、後述の増幅トランジスタ８２０の入力ノードにフォトダイオード８１６の正孔を転送する。
【００８４】
電荷保持部８１８はフォトダイオード８１６で生じ、転送トランジスタ８１７により転送された正孔を保持する。電荷保持部８１８は、半導体基板１００に配され、ＪＦＥＴ４１０のゲート領域により構成される。ゲート領域はＰ型の半導体領域により構成される。
【００８５】
増幅部は、増幅トランジスタ８２０によって構成され、転送トランジスタ８１７により転送された正孔に基づく信号を増幅して出力する。
【００８６】
増幅トランジスタ８２０のドレインには所定の電圧が供給されている。増幅トランジスタ８２０は、不図示の電流源とともにソースフォロア回路を構成することができる。
【００８７】
リセット部は、少なくともＦＤの電位を所定の電位に設定する。例えばここでは、リセット部として、リセットトランジスタ８１９を用いている。リセットトランジスタ８１９のソースは、増幅トランジスタ８２０のゲートに電気的に接続されている。また、リセットトランジスタ８１９のドレインには所定の電圧が供給されている。このため、リセットトランジスタ８１９により、増幅トランジスタ８２０のゲートの電位を所定の電位に設定することができる。
【００８８】
図８（ａ）は１画素の平面模式図であり、図８（ｂ）は図８（ａ）のＡ−Ｂ線に沿った断面模式図であり、図８（ｃ）は図８（ａ）のＣ−Ｄ線に沿った断面模式図である。
【００８９】
ここでは、Ｎ型半導体領域９０４が実施例２のソース領域１０４に対応する。また、Ｎ型半導体領域９０３が実施例２のチャネル領域４０３に対応し、Ｐ型半導体領域９０２が実施例２のゲート領域４０２に対応する。そして、Ｎ型半導体領域９０１がドレイン領域１０１に対応し、コンタクトプラグ９０７がコンタクトプラグ２０７に対応する。
【００９０】
画素８２７は、絶縁体分離部９２６、ＰＮ接合分離層９２５によって各素子が形成される領域が区画され、この領域にフォトダイオード８１６、転送トランジスタ８１７、増幅トランジスタ８２０、リセットトランジスタ８１９が配される。
【００９１】
図８（ｂ）に示すように、フォトダイオード８１６はＰ型半導体領域９２３とＮ型半導体領域９０１とにより構成されるＰＮ接合を有している。また、Ｐ型半導体領域９２３の表面にＮ型半導体領域９３４が配されることで埋め込み型のフォトダイオード８１６を構成している。入射した光によって発生した正孔が、信号電荷として、Ｐ型半導体領域９２３に蓄積される。
【００９２】
転送トランジスタ８１７はＰ型半導体領域９２３、ゲート電極９２２、Ｐ型半導体領域９２１で構成される。Ｐ型半導体領域９２３に蓄積された正孔は、転送トランジスタ８１７によって、Ｐ型半導体領域９２１に転送される。ここではＰ型半導体領域９２１を配したが、Ｐ型半導体領域９２１を設けずに、Ｐ型半導体領域９０２がＰ型半導体領域９２３からの正孔を蓄積してもよい。ただし、Ｐ型半導体領域９０２とフォトダイオード８１６を構成するＰ型半導体領域９２３は離れた位置に配する方が良い。
【００９３】
ここで、増幅トランジスタ８２０にＪＦＥＴ４１０を用いる理由について説明する。
【００９４】
まず、増幅トランジスタ８２０にＭＯＳトランジスタを用いた場合には、増幅トランジスタのゲート電極は、活性領域の上に形成される。そのため、ＦＤを構成するＰ型半導体領域９２１とゲート電極は配線によって電気的に接続する必要がある。
【００９５】
一方、増幅トランジスタ８２０にＪＦＥＴ４１０を用いる場合には、ＪＦＥＴ４１０のゲート領域は、Ｐ型半導体領域９０２で構成される。そのため、Ｐ型半導体領域９２１とＰ型半導体領域９０２を接続すればよい。また、Ｐ型半導体領域９２１とＰ型半導体領域９０２を１つのＰ型半導体領域で形成することも可能である。
【００９６】
これにより、配線抵抗や寄生容量を抑制し、且つ配線をなくすことで微細化することが可能となる。また、増幅トランジスタ８２０にＪＦＥＴ４１０を形成することで、ＭＯＳトランジスタに比べてゲート酸化膜とシリコン基板の界面で生じる１／ｆノイズの影響を抑制することが出来る。
【００９７】
図８（ｃ）に示すように、リセットトランジスタ８１９は、ドレイン領域となるＰ型半導体領域９２８、ゲート電極９２９、ソース領域となるＰ型半導体領域９０２により構成される。また、Ｐ型半導体領域９０２は、ＪＦＥＴ４１０のゲート領域を構成している。
【００９８】
尚、ここでは増幅トランジスタ８２０となるＪＦＥＴとして実施例２のＪＦＥＴ４１０を用いて説明したが実施例１のＪＦＥＴ１１０であってもよい。
【符号の説明】
【００９９】
１００  半導体基板
１０６  コンタクトホール
１１０  接合型電界効果トランジスタ
１２０  半導体装置
１２１  第１半導体領域
２０４  第２半導体領域
２０７  コンタクトプラグ
【図１】
2016051813.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2016051813.tif 000007
【図６】
2016051813.tif 000008
【図７】
2016051813.tif 000009
【図８】
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