(57)【要約】【課題】スーパージャンクション構造を有する半導体装置の耐圧制御性を向上させる半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、第１導電型の第１の半導体層に第１のトレンチを形成する工程と、第１のトレンチ内にエピタキシャル成長法により第２導電型の第２の半導体層を形成する工程と、第２の半導体層に第１のトレンチよりも浅い第２のトレンチを形成する工程と、第２のトレンチ内にエピタキシャル成長法により第２導電型の第３の半導体層を形成する工程と、第３の半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、第３の半導体層に第３の半導体層よりも浅い第１導電型の半導体領域を形成する工程と、を備える。【選択図】図１
2016039263.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層に第１のトレンチを形成する工程と、
前記第１のトレンチ内にエピタキシャル成長法により第２導電型の第２の半導体層を形成する工程と、
前記第２の半導体層に第１のトレンチよりも浅い第２のトレンチを形成する工程と、
前記第２のトレンチ内にエピタキシャル成長法により第２導電型の第３の半導体層を形成する工程と、
前記第３の半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第３の半導体層に前記第３の半導体層よりも浅い第１導電型の半導体領域を形成する工程と、
を備える半導体装置の製造方法。
【請求項２】
前記第３の半導体層の第２導電型の不純物濃度が、前記第２の半導体層の第２導電型の不純物濃度よりも低い請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２のトレンチの幅が、前記第１のトレンチの幅よりも広い請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２のトレンチを形成する工程の前に、前記第２の半導体層を研磨する工程を、さらに備える請求項１乃至請求項３いずれか一項記載の半導体装置の製造方法。
【請求項５】
前記第２のトレンチの側面の前記第１の半導体層の膜厚方向に対する傾斜角が、前記第１のトレンチの側面の前記第１の半導体層の膜厚方向に対する傾斜角よりも大きい請求項１乃至請求項４いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
高い耐圧と低いオン抵抗を両立させる半導体装置として、ｎ型（或いはｐ型）の半導体層にｐ型（或いはｎ型）の半導体層を埋め込み、ｎ型領域とｐ型領域を交互に配列させたスーパージャンクション構造（以下「ＳＪ構造」とも称する）を備える縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）がある。ＳＪ構造では、ｎ型領域に含まれるｎ型不純物量とｐ型領域に含まれるｐ型不純物量を等しくすることで、疑似的にノンドープ領域を作り高い耐圧を実現する。同時に、高不純物濃度領域に電流を流すことで低いオン抵抗を実現できる。
【０００３】
ＳＪ構造を形成した後に、ＭＯＳＦＥＴのベース領域やソース領域を不純物のイオン注入と熱処理により形成する。この際の熱処理でＳＪ構造のｎ型領域及びｐ型領域の不純物も熱拡散する。このため、ＳＪ構造の不純物プロファイルが変化し、耐圧が安定しない恐れがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２２５８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、スーパージャンクション構造を有する半導体装置の耐圧制御性の向上を可能とする半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置の製造方法は、第１導電型の第１の半導体層に第１のトレンチを形成する工程と、第１のトレンチ内にエピタキシャル成長法により第２導電型の第２の半導体層を形成する工程と、第２の半導体層に第１のトレンチよりも浅い第２のトレンチを形成する工程と、第２のトレンチ内にエピタキシャル成長法により第２導電型の第３の半導体層を形成する工程と、第３の半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、第３の半導体層に第３の半導体層よりも浅い第１導電型の半導体領域を形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図３】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図４】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図５】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図６】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図。
【図７】第２の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図。
【図８】第３の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図。
【図９】第４の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
本明細書中、ｎ＋型、ｎ型、ｎ−型の表記は、この順で、ｎ型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の表記は、この順で、ｐ型の不純物濃度が低くなっていることを意味する。
【００１０】
（第１の実施形態）
本実施形態の半導体装置の製造方法は、第１導電型の第１の半導体層に第１のトレンチを形成する工程と、第１のトレンチ内にエピタキシャル成長法により第２導電型の第２の半導体層を形成する工程と、第２の半導体層に第１のトレンチよりも浅い第２のトレンチを形成する工程と、第２のトレンチ内にエピタキシャル成長法により第２導電型の第３の半導体層を形成する工程と、第３の半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、第３の半導体層に第３の半導体層よりも浅い第１導電型の半導体領域を形成する工程と、を備える。
【００１１】
図１は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態の半導体装置１００は、スーパージャンクション構造を備える縦型ＭＯＳＦＥＴである。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【００１２】
本実施形態の半導体装置（ＭＯＳＦＥＴ）１００は、ｎ＋型の基板１０上に、ｎ型のドリフト領域（第１の半導体層）１２を備える。基板１０及びドリフト領域１２は、例えば、ｎ型不純物を含有する単結晶シリコンである。ドリフト領域１２のｎ型不純物濃度は、基板１０のｎ型不純物濃度よりも低い。ｎ型不純物は、例えばリン（Ｐ）又はヒ素（Ａｓ）である。
【００１３】
ｎ＋型の基板１０は、ＭＯＳＦＥＴ１００のドレイン領域として機能する。
【００１４】
ドリフト領域１２内の複数の第１のトレンチ１４内に、ｐ型領域（第２の半導体層）１６が設けられる。ｐ型領域１６は、例えば、ｐ型不純物を含有する単結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００１５】
本実施形態の半導体装置１００では、複数のｐ型領域１６が、ｎ型のドリフト領域１２と交互に並んで配置され、ＳＪ構造を形成している。ｐ型領域１６が、いわゆるｐ型ピラー領域であり、ドリフト領域１２が、いわゆるｎ型ピラー領域である。
【００１６】
交互に配置されるｐ型領域１６とｎ型のドリフト領域１２により、疑似的にノンドープに近い領域が形成される。したがって、高い耐圧を実現することができる。
【００１７】
ｐ型領域１６の上部に、ｐ型領域１６と接してｐ型のベース領域（第３の半導体層）２０が設けられる。ベース領域２０は、第２のトレンチ１８内に設けられる。また、ｐ型のベース領域２０の表面には、ｎ＋型のソース領域（半導体領域）２２が複数設けられる。例えば、ソース領域２２はベース領域２０の表面に２つ設けられている。さらに、隣接するソース領域２２の間に位置するベース領域２０の表面に、ｐ＋型のベースコンタクト領域２４が設けられる。
【００１８】
ソース領域２２のｎ型不純物濃度は、ドリフト領域１２のｎ型不純物濃度よりも高い。また、ベースコンタクト領域２４のｐ型不純物濃度は、ｐ型領域１４、ベース領域２０のｐ型不純物濃度よりも高い。
【００１９】
ドリフト領域１２及びソース領域２２に挟まれるベース領域２０上に、ゲート絶縁膜３０が設けられる。また、ゲート絶縁膜３０上には、ゲート電極３２が設けられる。ゲート電極３２上には、層間絶縁膜３４が設けられる。
【００２０】
ゲート絶縁膜３０は、例えば、シリコン酸化膜である。ゲート電極３２は、例えば、ｎ型不純物を含有する多結晶シリコンである。また、層間絶縁膜３４は、例えば、シリコン酸化膜である。
【００２１】
ゲート絶縁膜３０直下のベース領域２０が、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【００２２】
ソース領域２２及びベースコンタクト領域２４上には、ソース電極３６が設けられる。ソース電極３６は、例えば、アルミニウム（Ａｌ）を含む金属である。
【００２３】
ｎ型の基板１０のドリフト領域１２の反対側の表面には、ドレイン電極３８が設けられる。ドレイン電極３８は、例えば、アルミニウム（Ａｌ）を含む金属である。
【００２４】
ＭＯＳＦＥＴ１００において、ｐ型のベース領域（第３の半導体層）２０のｐ型不純物濃度が、ｐ型領域１６のｐ型不純物濃度よりも低いことが望ましい。特に、第２のトレンチ１８の幅が、第１のトレンチの幅１４よりも広く、ベース領域２０の幅が、ｐ型領域１６よりも広くなると、ｐ型不純物濃度が同一であれば、ベース領域２０のｐ型不純物と、ベース領域２０の間のドリフト領域１２のｎ型不純物とのチャージバランスが崩れ、耐圧の劣化が生じる恐れがある。また、ＭＯＳＦＥＴ１００の閾値調整を、閾値調整のためのイオン注入で行う場合にも、閾値の制御性の観点からベース領域２０のｐ型不純物濃度が低いことが望ましい。
【００２５】
次に、本実施形態の半導体装置の製造方法について説明する。図２〜６は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置の模式断面図である。
【００２６】
ｎ型不純物を含有する単結晶シリコンのｎ＋型の基板１０の表面に、エピタキシャル成長法により、ｎ型不純物を含有する単結晶シリコンのｎ型のドリフト領域（第１の半導体層）１２を形成する。
【００２７】
次に、ドリフト領域１２の表面に、例えば、シリコン酸化膜のマスク材４０を形成する。マスク材４０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）による膜堆積、リソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により形成する。
【００２８】
次に、マスク材４０をマスクに、ドリフト領域１２をエッチングし、第１のトレンチ１４を形成する（図２）。エッチングは、例えば、ＲＩＥにより行う。
【００２９】
次に、マスク材４０を、例えば、ウェットエッチングにより剥離する。そして、第１のトレンチ１４内にエピタキシャル成長法により、ｐ型不純物を含有するｐ型領域（第２の半導体層）１６を形成する。ｐ型領域１６は、例えば、ｐ型不純物を含有する単結晶シリコンである。ｐ型領域１６を形成後、ドリフト領域１２が露出するように、ｐ型領域１６の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により研磨する（図３）。
【００３０】
次に、マスク材４２をマスクに、ｐ型領域（第２の半導体層）１６を含む領域をエッチングし、第１のトレンチ１４よりも深さの浅い第２のトレンチ１８を形成する（図４）。エッチングは、例えば、ＲＩＥにより行う。第２のトレンチ１８の深さは、例えば、２μｍ以上４μｍ以下である。
【００３１】
第２のトレンチ１８の幅を、第１のトレンチ１４の幅よりも広くすることが、加工の際の合わせずれに対するマージンが大きくする観点から望ましい。
【００３２】
また、第２のトレンチ１８の側面のドリフト領域（第１の半導体層）１２の膜厚方向に対する傾斜角（図４中のθ）が、第１のトレンチ１４の側面のドリフト領域（第１の半導体層）１２の膜厚方向に対する傾斜角よりも大きいことが望ましい。第２のトレンチ１８の傾斜角を大きくすることで、例えば、第２のトレンチ１８の底面の角部の電界集中が緩和され、ＭＯＳＦＥＴ１００の耐圧が向上する。第２のトレンチ１８の側面のドリフト領域（第１の半導体層）１２の膜厚方向に対する傾斜角（図４中のθ）は、５度以上１５度以下であることが望ましい。
【００３３】
次に、マスク材４２を、例えば、ウェットエッチングにより剥離する。そして、第２のトレンチ１８内にエピタキシャル成長法により、ｐ型不純物を含有するｐ型のベース領域（第３の半導体層）２０を形成する。ベース領域２０は、例えば、ｐ型不純物を含有する単結晶シリコンである。ベース領域２０を形成後、ドリフト領域１２が露出するように、ベース領域２０の表面をＣＭＰにより研磨する（図５）。ｐ型のベース領域（第３の半導体層）２０のｐ型不純物濃度は、ｐ型領域１６のｐ型不純物濃度よりも低くすることが望ましい。
【００３４】
次に、例えば、熱酸化によりゲート絶縁膜３０を形成する。その後、公知の製造方法により、ゲート絶縁膜３０上に、ゲート電極３２を形成する。
【００３５】
次に、例えば、不純物のイオン注入と活性化のアニールにより、ベース領域２０にベース領域２０よりも深さの浅いｎ＋型のソース領域（半導体領域）２２を形成する。また、例えば、不純物のイオン注入と活性化のアニールにより、ベース領域２０にベース領域２０よりも深さの浅いｐ＋型のベースコンタクト領域２４を形成する（図６）。
【００３６】
その後、公知の製造方法により、層間絶縁膜３４、ソース電極３６、及び、ドレイン電極３８を形成することで、図１に示すＭＯＳＦＥＴ１００が形成される。
【００３７】
次に、本実施形態の半導体装置の製造方法の作用・効果について説明する。
【００３８】
ＳＪ構造は、ｎ型領域とｐ型領域を交互に配置し、ｎ型領域に含まれるｎ型不純物量とｐ型領域に含まれるｐ型不純物量を等しくすることで、疑似的にノンドープ領域を作り高い耐圧を実現する。同時に、高不純物濃度領域に電流を流すことで低いオン抵抗を実現できる。
【００３９】
ＳＪ構造を形成した後に、高温、或いは、長時間の熱処理が加えられると、この熱処理により、ｎ型領域中のｎ型不純物、ｐ型領域中のｐ型不純物が熱拡散し、不純物プロファイルが変動する。プロファイルが変動する結果、耐圧が劣化したり、耐圧の制御性が低下したりする恐れがある。また、オン抵抗が増加したり、オン抵抗の制御性が低下したりする恐れがある。
【００４０】
ＭＯＳＦＥＴのベース領域の形成を、イオン注入とアニールにより行う場合、ベース領域の深さがソース領域等に比べ深いため、比較的、高温、或いは、長時間の熱処理が必要とされる。そのため、ベース領域形成のための熱処理中の不純物プロファイルの変動が大きくなる。
【００４１】
本実施形態のＭＯＳＦＥＴ１００の製造方法では、ｐ型のベース領域２０を、第２のトレンチ１８の形成と、エピタキシャル成長による埋め込みにより形成する。したがって、ＳＪ構造を形成するｎ型不純物、ｐ型不純物の熱拡散が抑制される。よって、耐圧の劣化が抑制され、耐圧制御性が向上する。また、オン抵抗の増加が抑制され、オン抵抗制御性が向上する。
【００４２】
さらに、ｐ型のベース領域２０をイオン注入ではなく、エピタキシャル成長により形成するため、ｐ型のベース領域２０中の結晶欠陥が低減する。したがって、リーク電流の低減したＭＯＳＦＥＴが実現できる。
【００４３】
（第２の実施形態）
本実施形態の半導体装置の製造方法は、第２のトレンチをＵ字形状とすること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００４４】
図７は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態の半導体装置の製造方法は、第２のトレンチ１８を形成する際に、トレンチがＵ字形状になるようにエッチングする。
【００４５】
本実施形態のＭＯＳＦＥＴ２００の製造方法では、第１の実施形態同様の効果が得られる。さらに、図７に示すように、第２のトレンチ１８をＵ字形状にすることにより、ソース領域２２とドリフト領域１２との、深部での距離が第１の実施形態より大きくすることが可能となる。したがって、例えば、ソース領域２２とドリフト領域１２との間の耐圧が向上する。
【００４６】
（第３の実施形態）
本実施形態の半導体装置の製造方法は、閾値調整のためのイオン注入工程を、さらに備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
【００４７】
図８は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態のＭＯＳＦＥＴ３００は、ゲート絶縁膜３０とベース領域２０との間に、ｐ−型のチャネル領域４８を備えている。ｐ−型のチャネル領域４８のｐ型不純物濃度は、ベース領域２０のｐ型不純物濃度よりも低い。
【００４８】
本実施形態の半導体装置の製造方法は、第１の実施形態の製造方法において、ベース領域２０を形成した後、ゲート絶縁膜３０を形成する前に、閾値調整のためのイオン注入工程を、さらに備える。例えば、ｎ型不純物であるリン（Ｐ）又はヒ素（Ａｓ）をベース領域２０の表面にイオン注入する。
【００４９】
閾値調整の制御性を向上させる観点から、ｐ型のベース領域（第３の半導体層）２０のｐ型不純物濃度が、ｐ型領域１６のｐ型不純物濃度よりも低いことが望ましい。
【００５０】
本実施形態のＭＯＳＦＥＴ３００の製造方法では、第１の実施形態同様の効果が得られる。さらに、閾値調整のためのイオン注入工程を、備えることでベース領域２０の不純物プロファイルを、閾値とは独立に決定することが可能となる。したがって、第１の実施形態より特性に優れた半導体装置が実現可能である。
【００５１】
（第４の実施形態）
本実施形態の半導体装置の製造方法は、ｎ−型のチャネル領域を形成すること以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については記述を省略する。
【００５２】
図９は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態のＭＯＳＦＥＴ４００は、ゲート絶縁膜３０とベース領域２０との間に、ｎ−型のチャネル領域５０を備えている。
【００５３】
本実施形態の半導体装置の製造方法は、第１の実施形態の製造方法において、ベース領域２０を形成した後、ゲート絶縁膜３０を形成する前に、閾値調整のためのイオン注入工程を、さらに備える。例えば、ｎ型不純物であるリン（Ｐ）又はヒ素（Ａｓ）をベース領域２０の表面にイオン注入する。
【００５４】
閾値調整の制御性を向上させる観点から、ｐ型のベース領域（第３の半導体層）２０のｐ型不純物濃度が、ｐ型領域１６のｐ型不純物濃度よりも低いことが望ましい。
【００５５】
本実施形態のＭＯＳＦＥＴ４００の製造方法では、第１の実施形態同様の効果が得られる。さらに、第３の実施形態同様、閾値調整のためのイオン注入工程を、備えることでベース領域２０の不純物プロファイルを、閾値とは独立に決定することが可能となる。したがって、第１の実施形態より特性に優れた半導体装置が実現可能である。
【００５６】
以上、実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の構成とすることも可能である。
【００５７】
また、実施形態では、ＳＪ構造を備えるＭＯＳＦＥＴを例に説明したが、ＳＪ構造を備えるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等、その他の半導体装置に本発明を適用することも可能である。
【００５８】
また、実施形態では、半導体材料として単結晶シリコンを例に説明したが、その他のダイヤモンド型構造又は閃亜鉛鉱型構造の半導体材料、例えば、ゲルマニウム、ダイヤモンド、ガリウムヒ素等にも本発明を適用することは可能である。また、その他の結晶構造においても、本発明の実施形態を適用する事は可能である。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
１０      基板
１２      ドリフト領域（第１の半導体層）
１４      第１のトレンチ
１６      ｐ型領域（第２の半導体層）
１８      第２のトレンチ
２０      ベース領域（第３の半導体層）
２２      ソース領域（半導体領域）
３０      ゲート絶縁膜
３２      ゲート電極
１００    ＭＯＳＦＥＴ（半導体装置）
【図１】
2016039263.tif 000003
【図２】
2016039263.tif 000004
【図３】
2016039263.tif 000005
【図４】
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【図５】
2016039263.tif 000007
【図６】
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【図７】
2016039263.tif 000009
【図８】
2016039263.tif 000010
【図９】
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