(57)【要約】【課題】１回のリソグラフィーで微細なコンタクトホールを形成する。【解決手段】半導体基板にアクティブ領域を形成；アクティブ領域の形成された半導体基板上に層間膜３を形成、層間膜３上に第一及び第二の膜を順次形成；第二の膜を第一方向αに延伸する第一直線部５Ａ１と第二方向βに延伸する第二直線部５Ａ２が一定間隔で交互に現れる複数の波線形状の第一マスク５Ａに加工；第一マスク５Ａ間に埋設膜をボイド部を形成しつつ埋設；平坦化しボイド部を露出；ボイド部直下の層間膜が露出するまでエッチング除去して第二マスクを形成；層間膜を選択的にエッチング除去し；アクティブ領域の一部を露出するコンタクトホールを形成する工程を備え、第一直線部５Ａ１から第二直線部５Ａ２に切り替わる変曲部５Ａ３における隣接ライン間スペースの幅Ｓ１が、第一直線部５Ａ１における隣接ライン間スペースの幅Ｓ２よりも大きくする。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板にアクティブ領域を形成する工程と、
前記アクティブ領域の形成された半導体基板上に層間膜を形成する工程と、
前記層間膜上に、第一及び第二の膜を順次形成する工程と、
前記第二の膜を、第一方向に延伸する第一直線部と、第二方向に延伸する第二直線部が一定間隔で交互に現れる複数の波線形状の第一マスクに加工する工程と、
前記第一マスク間に埋設膜を埋設し、前記第一マスク間の前記埋設膜中にボイド部を形成する工程と、
前記第一マスクと前記埋設膜を平坦化し、前記埋設膜中の前記ボイド部を露出する工程と、
前記ボイド部直下の前記埋設膜と前記第一の膜を前記層間膜が露出するまでエッチング除去し、第二マスクを形成する工程と、
前記第二マスクを用いて、前記層間膜を選択的にエッチング除去し、前記アクティブ領域の一部を露出するコンタクトホールを形成する工程と、を備え、
前記波線形状の前記第一直線部から前記第二直線部に切り替わる部分を第一変曲部とした時、前記第一変曲部における隣接ライン間スペースの幅は、前記第一直線部における隣接ライン間スペースの幅よりも大きいことを特徴とする、半導体装置の製造方法。
【請求項２】
前記第二直線部における隣接ライン間スペースの幅は、前記第一直線部における隣接ライン間スペースの幅と同等である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第二直線部から前記第一直線部に切り替わる部分を第二変曲部とした時、前記第二変曲部における隣接ライン間スペースの幅は、前記第一変曲部における隣接ライン間スペースの幅と同等である請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第一及び第二変曲部における複数の隣接ライン間スペースは、六方最密充填配置に配置される請求項３に記載の半導体装置の製造方法。
【請求項５】
前記アクティブ領域は、それぞれ３つの拡散層領域を備え、前記コンタクトホールは、一つのアクティブ領域の外側の２つの拡散層領域を露出する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第一の膜は、前記第二の膜とは異なる材料で構成されている、請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第一の膜は、前記層間膜とは異なる材料で構成されている請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記埋設膜は、前記第二の膜と同種の材料で構成されている請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記コンタクトホールにプラグ電極膜を埋設し、コンタクトプラグを形成する工程をさらに有する請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記コンタクトプラグに接続されるキャパシタを形成する工程をさらに有する請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくは微細コンタクトの形成に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）において、容量コンタクト（容コン）はキャパシタと半導体基板を接続するコンタクトプラグである。デバイスの微細化に伴い、容コン用のホールを一回のリソグラフィーで形成することが難しくなってきた。
【０００３】
そこで最近では、ダブルパターニング方式でマスクを形成することが主流になってきた。例えば、本工程でダブルパターニング方式を適用すると、まずビット線と交差する溝を形成し、次に前記溝内に導電膜を埋設し、更にビット線マスクの窒化膜までエッチバック（或いはＣＭＰ（Chemical Mechanical Polishing）ですり切り）をすることで、容コンを形成できる。
【０００４】
また、特許文献１では、更に微細化することを想定し、リソグラフィーの開口寸法以下の径の容コンを形成する方法を示している。特許文献に示されたコンタクト形成方法はツインプラグ形成法と呼ばれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２４３９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
容コンは、特許文献１のように直交するライン・アンド・スペースのダブルパターニングで形成した場合、格子状に配置されてしまうが、容コン上に形成されるキャパシタは、最も有効に面積を活用できる六方最密充填配置が望ましい。そこで、容コンとキャパシタとの間にはパッド（容コンパッド）と呼ばれる低めのコンタクトプラグが介在することが多い。容コンパッドを介して格子状に近い配置の容コンと、六方最密充填配置に近いキャパシタとが確実に電気的に接続される。
【０００７】
しかし、極端に微細化が進んだ現在では、この容コンパッド用のホールも一度のリソグラフィーで形成することは困難になってきた。２回のリソグラフィーで交差するライン・アンド・スペースのマスクを活用すれば、コンタクトホールを形成することはできるが、それでは製造コストが高くなってしまう。
【課題を解決するための手段】
【０００８】
本発明の一実施形態によれば、
半導体基板にアクティブ領域を形成する工程と、
前記アクティブ領域の形成された半導体基板上に層間膜を形成する工程と、
前記層間膜上に、第一及び第二の膜を順次形成する工程と、
前記第二の膜を、第一方向に延伸する第一直線部と、第二方向に延伸する第二直線部が一定間隔で交互に現れる複数の波線形状の第一マスクに加工する工程と、
前記第一マスク間に埋設膜を埋設し、前記第一マスク間の前記埋設膜中にボイド部を形成する工程と、
前記第一マスクと前記埋設膜を平坦化し、前記埋設膜中の前記ボイド部を露出する工程と、
前記ボイド部直下の前記埋設膜と前記第一の膜を前記層間膜が露出するまでエッチング除去し、第二マスクを形成する工程と、
前記第二マスクを用いて、前記層間膜を選択的にエッチング除去し、前記アクティブ領域の一部を露出するコンタクトホールを形成する工程と、を備え、
前記波線形状の前記第一直線部から前記第二直線部に切り替わる部分を第一変曲部とした時、前記第一変曲部における隣接ライン間スペースの幅は、前記第一直線部における隣接ライン間スペースの幅よりも大きいことを特徴とする、半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の一実施形態によれば、１回のリソグラフィーで微細なコンタクトホール、特に六方細密充填配置のコンタクトホールを形成することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図２】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図３】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図４】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図５】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図６】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図７】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図８】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図９】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図１０】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図１１】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【図１２】本発明の一実施形態例に係る半導体装置の製造工程を説明する図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’断面を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこの実施形態例のみに限定されるものではなく、本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
【００１２】
実施形態例
図１〜図１２は、本発明の一実施形態例に係る半導体装置の製造方法、特にＤＲＡＭセル部における容コンの形成工程を説明する図であり、各図（ａ）は上面図、各図（ｂ）はＡ−Ａ’での断面図である。
【００１３】
アクティブ領域形成（図１）
半導体基板上にリソグラフィー技術とドライエッチング技術を用いて、島状のアクティブ領域１を複数形成する。アクティブ領域１は、第一方向αに延伸して形成される。アクティブ領域１間には、ＳＴＩ（Shallow Trench Isolation）絶縁膜２として、例えば、ＳｉＯ２膜をＳＯＤ（Spin On Dielectric）法で３００ｎｍ、プラズマＣＶＤ法で４００ｎｍ形成し、埋設する。各アクティブ領域１には、３つの拡散層領域（不図示）が形成され、中央の拡散層領域を共有する２つのトランジスタ（不図示）が形成される。中央の拡散層領域には、ビット線（不図示）が接続され、中央の拡散層領域とそれぞれ両側の拡散層領域との間にゲート電極（不図示）が形成される。
【００１４】
層間膜形成（図２）
アクティブ領域１とＳＴＩ絶縁膜２を形成した半導体基板上に、層間膜３として、例えば、プラズマＣＶＤ法にてＳｉＯ２膜を６００ｎｍ堆積する。
【００１５】
第一及び第二の膜形成（図３）
層間膜３上に第一の膜４と第二の膜５を順次形成する。第一の膜４は、第二の膜５とは異なる材料で構成されており、また、第一の膜４は、層間膜３とは異なる材料で構成されていることが好ましい。特に、第一の膜４は、層間膜３をエッチングした時にエッチング耐性がある膜、第二の膜５は、第一の膜４をエッチングした時にエッチング耐性がある膜であれば、いずれでも良い。例えば、第一の膜４としてプラズマＣＶＤ法でノンドープのＳｉ膜を１００ｎｍ厚で、続いて、第二の膜５として、例えば、プラズマＣＶＤ法でＳｉＯ２膜を４００ｎｍ厚で順次形成する。
【００１６】
第一マスク形成（図４）
第二の膜５を、リソグラフィー技術とドライエッチング技術を用いて、波線状のライン・アンド・スペースパターン（波線パターン）を有する第一マスク５Ａに加工する。ここで、波線パターンは、第一方向αに延伸する第一直線部５Ａ１、第二方向βに延伸する第二直線部５Ａ２が一定間隔で交互に現れ、第一直線部５Ａ１と第二直線部５Ａ２とが切り替わる部分（変曲部５Ａ３）がＸ方向に配置される。変曲部５Ａ３における隣接ライン間のスペース幅Ｓ１は、第一直線部５Ａ１における隣接ライン間のスペース幅Ｓ２よりも大きいことを特徴とする。第二直線部５Ａ２における隣接ライン間のスペース幅もＳ２と同等である。ここでは、Ｓ１は７０ｎｍ、Ｓ２は４０ｎｍとする。変曲部５Ａ３は、第一直線部５Ａ１から第二直線部５Ａ２に切り替わる部分を第一変曲部、第二直線部５Ａ２から第一直線部５Ａ１に切り替わる部分を第二変曲部と呼ぶ。このような波線パターンを、アクティブ領域の両側に形成される拡散層領域上に第一及び第二変曲部における隣接ライン間スペースが配置され、六方最密充填配置となるように配置される。
【００１７】
埋設膜形成（ボイド部形成）（図５）
第一マスク５Ａに、例えば、ＡＬＤ法（Atomic Layer Deposition法）にてＳｉＯ２膜をスペース幅Ｓ２の丁度半分となる２０ｎｍ成長し、埋設膜６を形成する。埋設膜６は第一マスク５Ａを構成する第二の膜５と同種の材料で構成されていることが好ましい。この時、図４で説明したスペース幅Ｓ２の第一及び第二直線部間は完全に埋設されるが、スペース幅Ｓ２より大きいスペース幅Ｓ１の変曲部５Ａ３間は、埋設されない部分（ボイド部７）が発生する。
【００１８】
平坦化（ボイド部露出）（図６）
ＳｉＯ２−ＣＭＰを行い、ボイド部７が全面に均一に露出するように第一マスク５Ａと埋設膜６を平坦化する。
【００１９】
第二マスク形成（図７及び図８）
まず、図７に示すようにドライエッチング法で第一マスク５Ａと埋設膜６のエッチバックを行い、ボイド部７直下の第一の膜４を露出させる。ボイド部７を掘り下げた開口部を第一開口部８とする。
【００２０】
次に、図８に示すように、第一開口部８の底に露出した第一の膜（Ｓｉ膜）４を第一マスク５Ａと埋設膜６のＳｉＯ２に対して高い選択性で異方性エッチングする。これにより、第一開口部８が第一の膜４に延伸して第二開口部９が形成され、第二開口部９の底に層間膜３が露出する。第二開口部９が形成された埋設膜６と第一の膜４及び第一マスク５Ａとを合わせて第二マスクＭ２とする。
【００２１】
容コンホール形成（図９）
ドライエッチング法で、層間膜３（ＳｉＯ２膜）を第一の膜４（Ｓｉ膜）に対して高い選択性で異方性エッチングし、アクティブ領域１の表面を露出する容コンホール１０を形成する。第一の膜４（Ｓｉ膜）上の第一マスク５Ａと埋設膜６（共にＳｉＯ２膜）は層間膜３をエッチングしている間に消失する。
【００２２】
プラグ電極材料埋設（図１０）
プラグ電極材料１１として、例えば、リンを高濃度（６Ｅ２０  atoms／cm3）にドープした非晶質Ｓｉを熱ＣＶＤで堆積し、容コンホール１０を埋設する。
【００２３】
コンタクトプラグ形成（図１１）
プラズマエッチング法で層間膜３上のプラグ電極材料１１及び第一の膜４（Ｓｉ）をエッチバックし、各コンタクトホール１０を分離する。以上により、容量コンタクトプラグ（容コン）１１Ａが完成する。容コン１１Ａは六方細密充填配置に形成されており、各アクティブ領域１の外側の２つの拡散層領域に接続される。
【００２４】
この後は、容コン１１Ａ上にキャパシタを形成し、その後一般的なＤＲＡＭ形成フローを経て本発明を用いたＤＲＡＭデバイスが完成する。図１２は、一例として、容コン１１Ａ上にキャパシタの下部電極１３を形成した例を示している。図１２ではクラウン形状の下部電極１３の下部にエッチングストッパ膜１２となるＳｉＮ膜を形成しているが、これに限定されるものではない。このように、キャパシタの下部電極１３を六方細密充填配置の容コン１１Ａに直接接続することができ、容コンパッドの形成等も不要となる。
特に、本発明では、容コン形成において波線形状の第一マスク５Ａの形成時にのみリソグラフィー工程を行えばよく、製造コストの増加を抑制することが可能となる。
【符号の説明】
【００２５】
１  アクティブ領域
２  ＳＴＩ絶縁膜
３  層間膜
４  第一の膜（Ｓｉ膜）
５  第二の膜（ＳｉＯ２膜）
５Ａ  第一マスク
５Ａ１  第一直線部
５Ａ２  第二直線部
５Ａ３  変曲部
６  埋設膜（ＳｉＯ２膜）
７  ボイド部
８  第一開口部
９  第二開口部
１０  コンタクトホール（容コンホール）
１１  プラグ電極材料
１１Ａ  コンタクトプラグ（容コン）
１２  エッチングストッパ膜
１３  下部電極
Ｍ２  第二マスク
Ｓ１  変曲部間スペース幅
Ｓ２  直線部間スペース幅
α  第一方向
β  第二方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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