(57)【要約】【課題】  抵抗接続用の外部端子を設けても、発振が生じることを防止することのできる基準電流設定回路を提供する。【解決手段】  カレントミラー回路１は、ＮＭＯＳトランジスタＭＮ１１のソース端子が基準電圧源Ｖｒｅｆに接続され、ＮＭＯＳトランジスタＭＮ１２のソース端子が、外部抵抗Ｒｓが接続される外部端子ＴＰに接続される。カレントミラー回路２は、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２４により構成され、入力端子ＩＮ２がカレントミラー回路１の出力端子ＯＴ１に接続され、カレントミラー回路１の入力端子ＩＮ１に接続される出力端子ＯＴ２１、基準電流Ｉｒｅｆを出力する出力端子ＯＴ２２、および出力端子ＯＴ２３を有する。カレントミラー回路３は、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２により構成され、入力端子ＩＮ３がカレントミラー回路２の出力端子ＯＴ２３に接続され、出力端子ＯＴ３が基準電圧源Ｖｒｅｆに接続される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
外部抵抗が接続される外部端子と、
第１導電型の第１のＭＯＳトランジスタのソース端子が基準電圧源に接続され、前記第１導電型の第２のＭＯＳトランジスタのソース端子が前記外部端子に接続され、前記第１のＭＯＳトランジスタのドレイン端子が入力端子であり、前記第２のＭＯＳトランジスタのドレイン端子が出力端子である第１のカレントミラー回路と、
前記第１導電型と逆極性の第２導電型のＭＯＳトランジスタにより構成され、入力端子が前記第１のカレントミラー回路の前記出力端子に接続され、前記第１のカレントミラー回路の前記入力端子に接続される第１の出力端子、基準電流を出力する第２の出力端子、および第３の出力端子を有する第２のカレントミラー回路と、
前記第１導電型のＭＯＳトランジスタにより構成され、入力端子が前記第２のカレントミラー回路の前記第３の出力端子に接続され、出力端子が前記基準電圧源に接続される第３のカレントミラー回路と
を備えることを特徴とする基準電流設定回路。
【請求項２】
前記第１のカレントミラー回路、前記第２のカレントミラー回路および前記第３のカレントミラー回路は、それぞれミラー比が１である
ことを特徴とする請求項１に記載の基準電流設定回路。
【請求項３】
前記第３のカレントミラー回路の前記出力端子へ流れる電流の大きさが、前記第１のカレントミラー回路から前記基準電圧源へ流れる電流の大きさに等しい
ことを特徴とする請求項１または２に記載の基準電流設定回路。
【請求項４】
前記第１のカレントミラー回路の前記出力端子と前記第２のカレントミラー回路の前記入力端子との間に挿入されたオペアンプ
を備えることを特徴とする請求項１乃至３のいずれか１項に記載の基準電流設定回路。
【請求項５】
前記オペアンプは、
非反転入力端子に前記第１のカレントミラー回路の前記出力端子が接続され、
反転入力端子に前記第１のカレントミラー回路の前記入力端子が接続され、
出力端子が前記第２のカレントミラー回路の前記入力端子に接続される
ことを特徴とする請求項４に記載の基準電流設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、基準電流設定回路に関する。
【背景技術】
【０００２】
従来、定電流の基準電流を生成する回路として、オペアンプとＭＯＳトランジスタおよび抵抗により構成される基準電流設定回路が用いられている。この基準電流設定回路では、電流出力用のＭＯＳトランジスタに流れる電流を抵抗に流して帰還電圧を生成し、オペアンプが、この帰還電圧が基準電圧と一致するよう、電流出力用のＭＯＳトランジスタのゲート電圧を制御する。この制御により、電流出力用のＭＯＳトランジスタから定電流の基準電流が出力される。
【０００３】
この構成において、抵抗値のバラツキの影響を避けるために、抵抗を外付け抵抗とすることが行われる。この場合、外付け抵抗接続用の外部端子が設けられる。
【０００４】
ところが、外部端子を設けると、その外部端子には、パッド容量、ボンディングワイヤ容量、リード容量、基板容量などの寄生容量が生じる。この寄生容量の影響により、オペアンプの入出力間に形成される負帰還回路の位相余裕が低下する。そのため、抵抗接続用の外部端子へ例えば高周波のノイズが伝搬したりすると、この負帰還回路が発振する、という問題が発生する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９９８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、抵抗接続用の外部端子を設けても、発振が生じることを防止することのできる基準電流設定回路を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の基準電流設定回路は、外部端子と、第１のカレントミラー回路と、第２のカレントミラー回路と、第３のカレントミラー回路とを備える。外部端子は、外部抵抗が接続される。第１のカレントミラー回路は、第１導電型の第１のＭＯＳトランジスタのソース端子が基準電圧源に接続され、前記第１導電型の第２のＭＯＳトランジスタのソース端子が前記外部端子に接続され、前記第１のＭＯＳトランジスタのドレイン端子が入力端子であり、前記第２のＭＯＳトランジスタのドレイン端子が出力端子である。第２のカレントミラー回路は、前記第１導電型と逆極性の第２導電型のＭＯＳトランジスタにより構成され、入力端子が前記第１のカレントミラー回路の前記出力端子に接続され、前記第１のカレントミラー回路の前記入力端子に接続される第１の出力端子、基準電流を出力する第２の出力端子、および第３の出力端子を有する。第３のカレントミラー回路は、前記第１導電型のＭＯＳトランジスタにより構成され、入力端子が前記第２のカレントミラー回路の前記第３の出力端子に接続され、出力端子が前記基準電圧源に接続される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の基準電流設定回路の構成の例を示す回路図。
【図２】第１の実施形態の基準電流設定回路の交流信号入力に対するオープンループゲインの算出を説明するための図。
【図３】第１の実施形態の基準電流設定回路の寄生容量の大きさとゲインおよび位相の変動の関係の例をシミュレーションで求めた周波数特性図。
【図４】第２の実施形態の基準電流設定回路の構成の例を示す回路図。
【図５】第２の実施形態の基準電流設定回路の出力基準電流の電源電圧依存性の例をシミュレーションで求めた波形図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１０】
（第１の実施形態）
図１は、第１の実施形態の基準電流設定回路の構成の例を示す回路図である。
【００１１】
本実施形態の基準電流設定回路は、外部抵抗Ｒｓが接続される外部端子ＴＰと、ＮＭＯＳトランジスタＭＮ１１のソース端子が基準電圧源Ｖｒｅｆに接続され、ＮＭＯＳトランジスタＭＮ１２のソース端子が外部端子ＴＰに接続され、ＮＭＯＳトランジスタＭＮ１１のドレイン端子が入力端子ＩＮ１であり、ＮＭＯＳトランジスタＭＮ１２のドレイン端子が出力端子ＯＴ１であるカレントミラー回路１と、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３およびＭＰ２４により構成され、入力端子ＩＮ２がカレントミラー回路１の出力端子ＯＴ１に接続され、カレントミラー回路１の入力端子ＩＮ１に接続される出力端子ＯＴ２１、基準電流Ｉｒｅｆを出力する出力端子ＯＴ２２、および出力端子ＯＴ２３を有するカレントミラー回路２と、ＮＭＯＳトランジスタＭＮ３１およびＭＮ３２により構成され、入力端子ＩＮ３がカレントミラー回路２の出力端子ＯＴ２３に接続され、出力端子ＯＴ３が基準電圧源Ｖｒｅｆに接続されるカレントミラー回路３と、を備える。
【００１２】
外部端子ＴＰは、外部抵抗Ｒｓが接続される端子である。外部抵抗Ｒｓは、外部端子ＴＰと接地端子との間に接続される。
【００１３】
外部端子ＴＰには、パッド容量、ボンディングワイヤ容量、リード容量、基板容量などの寄生容量Ｃｐａｒが生じる。ここでは、寄生容量Ｃｐａｒが、外部抵抗Ｒｓに並列に接続されるものとして表している。
【００１４】
カレントミラー回路１は、ソース端子が基準電圧源Ｖｒｅｆに接続され、ドレイン端子がゲート端子に接続されたＮＭＯＳトランジスタＭＮ１１と、ソース端子が外部端子ＴＰに接続され、ゲート端子がＮＭＯＳトランジスタＭＮ１１のゲート端子に接続されたＮＭＯＳトランジスタＭＮ１２とにより構成される。
【００１５】
外部端子ＴＰには外部抵抗Ｒｓが接続されているので、ＮＭＯＳトランジスタＭＮ１２のソース端子は、外部端子ＴＰを介して外部抵抗Ｒｓに接続される。
【００１６】
カレントミラー回路１は、ＮＭＯＳトランジスタＭＮ１１のドレイン端子が入力端子ＩＮ１となり、ＮＭＯＳトランジスタＭＮ１２のドレイン端子が出力端子ＯＴ１となる。
【００１７】
また、カレントミラー回路１のミラー比は１とされる。すなわち、ＮＭＯＳトランジスタＭＮ１２の寸法は、ＮＭＯＳトランジスタＭＮ１１の寸法と同じとされる。したがって、ＮＭＯＳトランジスタＭＮ１２には、ＮＭＯＳトランジスタＭＮ１１に流れる電流と同じ大きさの電流が流れる。
【００１８】
カレントミラー回路２は、ソース端子がＶｄｄ電源に接続され、ドレイン端子がゲート端子に接続されたＰＭＯＳトランジスタＭＰ２１と、ソース端子がそれぞれＶｄｄ電源に接続され、ゲート端子が共通にＰＭＯＳトランジスタＭＰ２１ゲート端子に接続されたＰＭＯＳトランジスタＭＰ２２、ＰＭＯＳトランジスタＭＰ２３およびＰＭＯＳトランジスタＭＰ２４とにより構成される。
【００１９】
カレントミラー回路２は、ＰＭＯＳトランジスタＭＰ２１のドレイン端子が入力端子ＩＮ２であり、ＰＭＯＳトランジスタＭＰ２２、ＰＭＯＳトランジスタＭＰ２３およびＰＭＯＳトランジスタＭＰ２４のドレイン端子を、それぞれ、出力端子ＯＴ２１、出力端子ＯＴ２２および出力端子ＯＴ２３とする。
【００２０】
このカレントミラー回路２も、ミラー比は１とされる。すなわち、ＰＭＯＳトランジスタＭＰ２２、ＰＭＯＳトランジスタＭＰ２３およびＰＭＯＳトランジスタＭＰ２４の寸法は、ＰＭＯＳトランジスタＭＰ２１の寸法と同じとされる。したがって、ＰＭＯＳトランジスタＭＰ２２、ＰＭＯＳトランジスタＭＰ２３およびＰＭＯＳトランジスタＭＰ２４には、ＰＭＯＳトランジスタＭＰ２１に流れる電流と同じ大きさの電流が流れる。
【００２１】
入力端子ＩＮ２はカレントミラー回路１の出力端子ＯＴ１に接続され、出力端子ＯＴ２１はカレントミラー回路１の入力端子ＩＮ１に接続される。
【００２２】
この接続により、カレントミラー回路２は、カレントミラー回路１の出力端子ＯＴ１から入力端子ＩＮ２へ入力された電流と同じ大きさの電流を、出力端子ＯＴ２１からカレントミラー回路１の入力端子ＩＮ１へ正帰還させる。
【００２３】
一方、出力端子ＯＴ２３は、カレントミラー回路３の入力端子ＩＮ３に接続される。これにより、カレントミラー回路２は、カレントミラー回路１の出力端子ＯＴ１から入力端子ＩＮ２へ入力された電流と同じ大きさの電流を、出力端子ＯＴ２３からカレントミラー回路３の入力端子ＩＮ３へ入力する。
【００２４】
また、出力端子ＯＴ２２からも、カレントミラー回路１の出力端子ＯＴ１から入力端子ＩＮ２へ入力された電流と同じ大きさの電流が出力される。この出力端子ＯＴ２２から出力される電流が、基準電流Ｉｒｅｆとなる。
【００２５】
カレントミラー回路３は、ソース端子が接地端子に接続され、ドレイン端子がゲート端子に接続されたＮＭＯＳトランジスタＭＮ３１と、ソース端子が接地端子に接続され、ゲート端子がＮＭＯＳトランジスタＭＮ３１のゲート端子に接続されたＮＭＯＳトランジスタＭＮ３２とにより構成される。
【００２６】
カレントミラー回路３は、ＮＭＯＳトランジスタＭＮ３１のドレイン端子が入力端子ＩＮ３となり、ＮＭＯＳトランジスタＭＮ３２のドレイン端子が出力端子ＯＴ３となる。
【００２７】
このカレントミラー回路３も、ミラー比は１とされる。すなわち、ＮＭＯＳトランジスタＭＮ３２の寸法は、ＮＭＯＳトランジスタＭＮ３１の寸法と同じとされる。したがって、ＮＭＯＳトランジスタＭＮ３２には、ＮＭＯＳトランジスタＭＮ３１に流れる電流と同じ大きさの電流が流れる。
【００２８】
入力端子ＩＮ３はカレントミラー回路２の出力端子ＯＴ２３に接続され、出力端子ＯＴ３は基準電圧源Ｖｒｅｆに接続される。これにより、カレントミラー回路２から入力端子ＩＮ３へ入力された電流と同じ大きさの電流が出力端子ＯＴ３に流れる。
【００２９】
次に、本実施形態の基準電流設定回路の動作について説明する。
【００３０】
ここで、外部端子ＴＰに接続される外部抵抗Ｒｓに流れる電流をＩｒｓとすると、外部端子ＴＰに現れる電圧Ｖｒｓは、外部抵抗Ｒｓの抵抗値をＲｓとして、
Ｖｒｓ＝Ｉｒｓ×Ｒｓ
と表される。
【００３１】
カレントミラー回路１は、この電圧Ｖｒｓが基準電圧源Ｖｒｅｆの基準電圧Ｖｒｅｆと一致するよう（Ｖｒｓ＝Ｖｒｅｆとなるよう）、ＮＭＯＳトランジスタＭＮ１２に流れる電流の大きさを調整する。
【００３２】
これにより、ＮＭＯＳトランジスタＭＮ１２に流れる電流は、Ｉｒｓとなる。このとき、Ｖｒｓ＝Ｖｒｅｆであるので、
Ｉｒｓ＝Ｖｒｅｆ／Ｒｓ
となる。
【００３３】
この電流Ｉｒｓが、カレントミラー回路１の出力端子ＯＴ１からカレントミラー回路２の入力端子ＩＮ２へ入力され、カレントミラー回路２の出力端子ＯＴ２１からカレントミラー回路１の入力端子ＩＮ１へ正帰還される。
【００３４】
これにより、カレントミラー回路１は、電流Ｉｒｓの大きさを一定に保つ。
【００３５】
一方、カレントミラー回路２は、この電流Ｉｒｓと同じ大きさの電流を基準電流Ｉｒｅｆとして、出力端子ＯＴ２２から出力する。したがって、基準電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｓ
と表される。
【００３６】
上述したように、カレントミラー回路１は、外部抵抗Ｒｓに流れる電流Ｉｒｓを一定に保つ動作を行うが、この電流Ｉｒｓは、ＮＭＯＳトランジスタＭＮ１１から基準電圧源Ｖｒｅｆへも流れる。この電流がそのまま基準電圧源Ｖｒｅｆへ流れ込むと、基準電圧Ｖｒｅｆが変動するおそれがある。
【００３７】
そこで、本実施形態では、これを防止するため、カレントミラー回路３により、カレントミラー回路１から基準電圧源Ｖｒｅｆへ流れる電流をカレントミラー回路３の出力端子ＯＴ３を介してＮＭＯＳトランジスタＭＮ３２へ流すようにしている。
【００３８】
これにより、基準電圧源Ｖｒｅｆへ電流が流れ込むことが防止され、基準電圧Ｖｒｅｆの安定性が保たれる。
【００３９】
また、本実施形態の基準電流設定回路から出力される基準電流Ｉｒｅｆは、Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｓであるので、外部抵抗Ｒｓに高精度の抵抗を用いると、基準電流Ｉｒｅｆの精度を高くすることができる。
【００４０】
しかし、外部抵抗Ｒｓの接続用に外部端子ＴＰを設けるため、外部端子ＴＰに生じる寄生容量Ｃｐａｒや外部端子ＴＰに伝搬する高周波ノイズが、回路動作に影響を与える。
【００４１】
そこで、外部端子ＴＰに交流信号が入力したときのオープンループゲインを算出し、このオープンループゲインに及ぼす寄生容量Ｃｐａｒの影響について説明する。
【００４２】
図２は、上述のオープンループゲインを算出するための回路図である。ここでは、ＮＭＯＳトランジスタＭＮ１２のゲート端子へ交流信号の入力Ｖｉｎが入力され、ＮＭＯＳトランジスタＭＮ１１のゲート端子から出力Ｖｏが出力されるものとする。また、基準電圧源Ｖｒｅｆは直流電圧源であるので、交流的には接地されているものとみなす。
【００４３】
まず、ＮＭＯＳトランジスタＭＮ１２に流れる電流についてみてみる。外部端子ＴＰの電圧をＶｒｓ、ＮＭＯＳトランジスタＭＮ１２の相互インダクタンスをｇｍとすると、ＮＭＯＳトランジスタＭＮ１２のゲート−ソース間電圧が（Ｖｉｎ−Ｖｒｓ）であるので、ＮＭＯＳトランジスタＭＮ１２に流れる電流Ｉｉｎは、
Ｉｉｎ＝ｇｍ（Ｖｉｎ−Ｖｒｓ）    ・・・（１）
と表される。
【００４４】
次に、ＮＭＯＳトランジスタＭＮ１１に流れる電流についてみてみる。ＮＭＯＳトランジスタＭＮ１１はＮＭＯＳトランジスタＭＮ１２と寸法が同じである。そのため、ＮＭＯＳトランジスタＭＮ１１は、相互インダクタンスがＮＭＯＳトランジスタＭＮ１２と同じｇｍであり、ＮＭＯＳトランジスタＭＮ１２に流れる電流と同じ大きさの電流Ｉｉｎが流れる。この電流Ｉｉｎは、ゲート−ソース間電圧がＶｏであるので、
Ｉｉｎ＝ｇｍ・Ｖｏ                ・・・（２）
と表される。
【００４５】
したがって、式（１）、式（２）より、
Ｖｉｎ−Ｖｒｓ＝Ｖｏ              ・・・（３）
と表される。
【００４６】
また、外部端子ＴＰの電圧Ｖｒｓは、外部抵抗Ｒｓと寄生容量Ｃｐａｒの並列回路のインピーダンスをＺとして、
Ｖｒｓ＝Ｉｉｎ・Ｚ                ・・・（４）
と表される。
【００４７】
この式（４）に式（２）を代入すると、
Ｖｒｓ＝ｇｍ・Ｖｏ・Ｚ            ・・・（５）
となり、この式（５）をさらに式（３）に代入すると、
Ｖｉｎ−ｇｍ・Ｖｏ・Ｚ＝Ｖｏ      ・・・（６）
となる。この式（６）より、
Ｖｉｎ＝（１＋ｇｍ・Ｚ）Ｖｏ      ・・・（７）
が得られる。
【００４８】
この式（７）より、オープンループゲインＶｏ／Ｖｉｎを求めると、
Ｖｏ／Ｖｉｎ＝１／（１＋ｇｍ・Ｚ）・・・（８）
が得られる。
【００４９】
ここで、インピーダンスＺは、外部抵抗Ｒｓの抵抗値をＲ、寄生容量Ｃｐａｒのインピーダンスを１／ＳＣとすると、ただし、Ｓ＝ｊω（ω：角周波数）、
Ｚ＝１／（ＳＣ＋１／Ｒ）＝Ｒ／（１＋ＳＣ・Ｒ）・・・（９）
と表される。これを式（８）に代入すると、オープンループゲインＶｏ／Ｖｉｎは、
Ｖｏ／Ｖｉｎ＝１／（１＋ｇｍ・Ｒ／（１＋ＳＣ・Ｒ））
＝（１＋ＳＣ・Ｒ）／（１＋ＳＣ・Ｒ＋ｇｍ・Ｒ）・・・（１０）
と表される。
【００５０】
この式（１０）に見るように、寄生容量Ｃｐａｒに関係する項ＳＣ・Ｒは、分母と分子の両方に含まれる。したがって、分母と分子で打ち消し合って、ＳＣ・Ｒの項がオープンループゲインＶｏ／Ｖｉｎに及ぼす影響は小さい。
【００５１】
すなわち、外部端子ＴＰに交流信号が入力したとしても、寄生容量Ｃｐａｒが回路動作に与える影響は小さいといえる。
【００５２】
図３に、本実施形態の基準電流設定回路の周波数特性に及ぼす寄生容量Ｃｐａｒの影響をシミュレーションで求めた結果を示す。ここでは、Ｃｐａｒ＝４０ＰＦと、Ｃｐａｒ＝０ｐＦとしたときの例を示す。
【００５３】
図３に示すように、本実施形態の基準電流設定回路のゲインおよび位相の周波数特性に及ぼす寄生容量Ｃｐａｒの影響は小さい。
【００５４】
また、寄生容量Ｃｐａｒにより位相遅れが生じても、ゲインが常に０ｄＢ以下であるので、本実施形態の基準電流設定回路が発振することはない。
【００５５】
このような本実施形態によれば、ミラー比１のカレントミラー回路を組み合わせて、ループゲイン１倍で電流を正帰還させるので、外部抵抗接続用の外部端子に寄生容量が生じても、帰還回路が発振することを防止することができる。
【００５６】
（第２の実施形態）
上述の第１の実施形態では、電源電圧Ｖｄｄが低電圧の場合、カレントミラー回路１の出力端子ＯＴ１に接続されるＮＭＯＳトランジスタＭＮ１２のソース‐ドレイン間電圧が小さくなり、カレントミラー回路２の入力端子ＩＮ２に流す電流が小さくなる。そのため、カレントミラー回路２の出力端子ＯＴ２２から出力される基準電流Ｉｒｅｆの値も小さくなる。そこで、本実施形態では、電源電圧Ｖｄｄが低電圧でも、基準電流Ｉｒｅｆの値が小さくなることを防止することのできる基準電流設定回路の例を示す。
【００５７】
図４は、第２の実施形態の基準電流設定回路の構成の例を示す回路図である。
【００５８】
本実施形態の基準電流設定回路では、カレントミラー回路１の出力端子ＯＴ１とカレントミラー回路２Ａの入力端子ＩＮ２の間にオペアンプ４が挿入される。
【００５９】
オペアンプ４は、非反転入力（＋）端子にカレントミラー回路１の出力端子ＯＴ１が接続され、反転入力（−）端子にカレントミラー回路１の入力端子ＩＮ１が接続され、出力端子がカレントミラー回路２Ａの入力端子ＩＮ２に接続される。なお、オペアンプ４に接続されているコンデンサＣｃは、位相補償用コンデンサである。
【００６０】
カレントミラー回路２Ａでは、第１の実施形態のカレントミラー回路２とは異なり、入力端子ＩＮ２が、ＰＭＯＳトランジスタＭＰ２１、ＰＭＯＳトランジスタＭＰ２２、ＰＭＯＳトランジスタＭＰ２３およびＰＭＯＳトランジスタＭＰ２４のゲート端子へ共通に入力される。また、ＰＭＯＳトランジスタＭＰ２１のドレイン端子は、カレントミラー回路１の出力端子ＯＴ１に接続される。
【００６１】
カレントミラー回路２ＡのＰＭＯＳトランジスタＭＰ２２のドレイン端子が接続される出力端子ＯＴ２１は、カレントミラー回路１の入力端子ＩＮ１に接続される。したがって、オペアンプ４の出力は、ＰＭＯＳトランジスタＭＰ２２を介して、反転入力端子にフィードバックされる。
【００６２】
これにより、オペアンプ４は、反転入力端子の電圧が非反転入力端子の電圧と一致するよう出力電圧を制御する。その結果、オペアンプ４の反転入力端子と非反転入力端子は仮想接地となり、カレントミラー回路１の出力端子ＯＴ１の電圧は、入力端子ＩＮ１の電圧と等しくなる。
【００６３】
このように、本実施形態では、オペアンプ４が、出力端子ＯＴ１の電圧が入力端子ＩＮ１の電圧と等しくなるよう、カレントミラー回路２Ａの入力端子ＩＮ２の電圧を制御する。そのため、電源電圧Ｖｄｄが低電圧でも、カレントミラー回路２Ａから出力される基準電流Ｉｒｅｆの値が小さくなることはない。
【００６４】
図５に、電源電圧Ｖｄｄと本実施形態の基準電流設定回路から出力される基準電流Ｉｒｅｆとの関係をシミュレーションで求めた結果を示す。なお、比較のため、図５には、第１の実施形態の基準電流設定回路から出力される基準電流Ｉｒｅｆの値も示す。
【００６５】
図５に示すように、電源電圧Ｖｄｄが低電圧であるとき、本実施形態は、第１の実施形態に比べて、基準電流Ｉｒｅｆの値が大きい。
【００６６】
このような本実施形態によれば、電源電圧Ｖｄｄが低電圧でも、基準電流Ｉｒｅｆの値が小さくなることを防止することができる。
【００６７】
以上説明した少なくとも１つの実施形態の基準電流設定回路によれば、抵抗接続用の外部端子を設けても、発振が生じることを防止することができる。
【００６８】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
１、２、２Ａ、３  カレントミラー回路
４  オペアンプ
ＭＮ１１、ＭＮ１２、ＭＮ３１、ＭＮ３２  ＮＭＯＳトランジスタ
ＭＰ２１、ＭＰ２２、ＭＯ２３、ＭＰ２４  ＰＭＯＳトランジスタ
ＴＰ  外部端子
【図１】
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【図２】
2016051208.tif 000004
【図３】
2016051208.tif 000005
【図４】
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【図５】
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