(57)【要約】【課題】高い線形性を有するＤＡ変換器を提供する。【解決手段】デジタル入力コードに基づいて、少なくとも第１の電圧及び第２の電圧を出力する上位ビット抵抗型ＤＡ変換部１１と、第１の電圧及び第２の電圧をバッファするバッファ部１２と、デジタル入力コードに基づいて、第１の電圧及び第２の電圧からアナログ電圧を出力する下位ビット抵抗型ＤＡ変換部１３と、オフセット調整回路１４と、を備え、バッファ部１２は、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２と切替部とを有し、切替部は、第１の電圧及び第２の電圧をバッファして下位ビット抵抗型ＤＡ変換部１３に出力するか、または第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２とのオフセットの差が出力されるように切り替えを行い、オフセット調整回路１４は、オフセットの差をキャンセルするように、第１又は第２増幅器ＡＭＰ１、２のオフセットを調整する。【選択図】      図５
2016039442.tif 000002
【特許請求の範囲】
【請求項１】
デジタル入力コードに基づいて、少なくとも第１の電圧及び第２の電圧を出力する上位ビット抵抗型ＤＡ変換部と、
前記第１の電圧と前記第２の電圧とをバッファするバッファ部と、
前記デジタル入力コードに基づいて、前記第１の電圧と前記第２の電圧とからアナログ電圧を出力する下位ビット抵抗型ＤＡ変換部と、
オフセット調整回路と、を備え、
前記バッファ部は、第１増幅器と、第２増幅器と、切替部と、を有し、
前記切替部は、前記第１の電圧と前記第２の電圧とをバッファして前記下位ビット抵抗型ＤＡ変換部に出力するか、または、前記第１増幅器と前記第２増幅器のオフセットの差が出力されるように切り替えを行い、
前記オフセット調整回路は、前記オフセットの差をもとに、当該オフセットの差をキャンセルするように、前記第１増幅器又は前記第２増幅器のオフセットを調整するＤＡ変換器。
【請求項２】
前記第１増幅器及び前記第２増幅器は、反転入力端子、非反転入力端子及び出力端子を有し、前記反転入力端子及び前記非反転入力端子への入力信号を差動増幅する演算増幅器であって、
前記切替部により、
前記第２増幅器が基準電圧を入力とするボルテージフォロワとなる接続に切り替えられ、
前記第１増幅器が前記第２増幅器の出力電圧と前記基準電圧とを比較する比較器となる接続に切り替えられ、
前記オフセット調整回路は、前記比較器としての前記第１増幅器の出力に基づいて前記第１増幅器又は前記第２増幅器のオフセットを調整する請求項１に記載のＤＡ変換器。
【請求項３】
前記切替部は、前記第１増幅器の前記出力端子と前記反転入力端子との間に接続された第１スイッチと、前記第１増幅器の前記反転入力端子と前記第２増幅器の前記出力端子との間に接続された第２スイッチと、を有する請求項２に記載のＤＡ変換器。
【請求項４】
前記切替部は、前記バッファ部と、前記上位ビット抵抗型ＤＡ変換部及び前記下位ビット抵抗型ＤＡ変換部と、を接続するか切り離すかを切り替える請求項１から請求項３のいずれか一項に記載のＤＡ変換器。
【請求項５】
反転入力端子、非反転入力端子及び出力端子を有し、前記反転入力端子及び前記非反転入力端子への入力信号を差動増幅する第１増幅器及び第２増幅器と、
前記第１増幅器の前記出力端子と前記反転入力端子との間に接続された第１スイッチと、前記第１増幅器の前記反転入力端子と前記第２増幅器の前記出力端子との間に接続された第２スイッチとを有し、前記第１増幅器及び前記第２増幅器が入力される信号をバッファして出力するか、または前記第２増幅器が基準電圧を入力とするボルテージフォロワとなり且つ前記第１増幅器が前記第２増幅器の出力電圧と前記基準電圧とを比較する比較器となる接続に切り替える切替部と、
前記第１増幅器及び前記第２増幅器のオフセットを調整するオフセット調整回路と
を備え、
前記オフセット調整回路は、前記比較器としての前記第１増幅器の出力に基づいて前記第１増幅器又は前記第２増幅器のオフセットを調整する、オフセット調整機能付き増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡ変換器及びオフセット調整機能付き増幅回路に関する。
【背景技術】
【０００２】
一般に、デジタル入力コードをアナログ量へ変換するＤＡ変換器として、単調性のある抵抗ストリング型ＤＡ変換器が知られている。
図１は、分解能１２ｂｉｔの抵抗ストリング型ＤＡ変換器の一例である。
電源ＶＲＥＦ（例えば５Ｖ）−ＶＳＳ（グランド電位）間に、同一抵抗値を有する複数の抵抗素子が直列に接続され、抵抗素子間の電圧をいずれか１つスイッチにより取り出すことにより、アナログ出力を得ている。
このような抵抗ストリング型ＤＡ変換器は、単調性を確保できる利点があるが、素子数が多く、また、１ｂｉｔごとにテストして電圧をチェックする必要があり、テスト測定回数も多く時間もかかる。
【０００３】
そのため、図２に示すＤＡ変換器のように、抵抗列を上位ビット用と下位ビット用とに分割し、ボルテージフォロワ接続された第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２とを備えるＤＡ変換器が知られている。すなわち、図２に示すＤＡ変換器は、電源ＶＲＥＦ（例えば５Ｖ）−ＶＳＳ間に、同一抵抗値を有する複数の抵抗素子が直列に接続され、スイッチにより一の抵抗素子の両端電圧を取り出して第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２とに供給し、第１および第２増幅器ＡＭＰ１、ＡＭＰ２の出力端間に、同一抵抗値を有する複数の抵抗素子が直列に接続され、スイッチにより抵抗素子間の電圧をいずれか１つ取り出すことにより、アナログ出力を得ている。
【０００４】
図２及び図３に示すＤＡ変換器は、１２ｂｉｔを、上位ビットおよび下位ビットそれぞれ６ｂｉｔずつに分割したＤＡ変換器の一例であり、上位の抵抗列の最下位ｂｉｔによって第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２との出力電圧の上下関係が逆転する動作を行う。
例えば図２では、第１増幅器ＡＭＰ１が上側電圧、第２増幅器ＡＭＰ２が下側電圧を出力する。そのため、「ＡＭＰ１出力＞ＡＭＰ２出力」の関係が成立する。
【０００５】
次に、図２の状態からデジタル入力コードを１コード下げる場合には、図３に示すように、第２増幅器ＡＭＰ２は図２の接続状態のまま固定し、第１増幅器ＡＭＰ１に入力される信号を切り換えるための入力スイッチを、ＳＷＡからＳＷＣに切り替え、「ＡＭＰ２出力＞ＡＭＰ１出力」の関係を満足させる。また、デジタル入力コードに応じて下位ビットのスイッチを切り換える。
これによって、単調性を確保しつつ、素子数の低減とテスト回数の減少とを実現することが可能となる。
【０００６】
このようなＤＡ変換器の一例として、特許文献１に記載の回路がある。
特許文献１には、デジタル入力コードの上位ビットに対し、交互に１を加算してＤＡ変換するための２つのＲ−２Ｒ型ＤＡ変換部を有し、第１及び第２のＤＡ変換電圧Ｖａ、Ｖｂを各々同一の特性を持つ２つのバッファを介してそれぞれ第１の出力ノードと第２の出力ノードとに出力するための上位ＤＡ変換回路部と、両出力ノードの電圧を抵抗ストリング型ＤＡ変換回路の基準電圧とし、デジタル入力コードの下位ビットＤ１、Ｄ０に応じた抵抗分割電圧の選択に対し上位入力ビットのＬＳＢの値Ｄ２で選択順を切り替えながらアナログ電圧出力端子部に出力するための下位ＤＡ変換回路部と、を備えたＤＡ変換器が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３５９５５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、図２のように従来のＤＡ変換器では、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２とが同じ性能を有していることが前提であるが、実際の回路では、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２とにはオフセットがあり、一般に、これら第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２とのオフセットには相関はない。
この場合、ＤＡ変換器としての線形性は、図４（ｃ）に示すように、横軸をデジタル入力コードとし、縦軸を出力電圧とした場合、規則的に理想値から外れる傾向が現れる。つまり、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２との出力電圧の上下関係が逆転する動作を行っていることから、下位６ビット分の偏差が交互に違う電圧として出力に現れることになり、線形性が低いという課題があった。
【０００９】
なお、図４（ａ）は、ＤＡ変換器において、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２との上下関係が逆転する動作を説明するための説明図である。
図４（ｂ）は第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２とのオフセットの一例である。
第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２のオフセットが共に０ｍＶの場合、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２との上下関係が逆転しても、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２との出力電圧の差（ＯＵＴ１−ＯＵＴ２、ＯＵＴ２−ＯＵＴ１′）は同じとなる。
第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２のオフセットが共に＋５ｍＶの場合、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２との上下関係が逆転しても、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２との出力電圧の差（ＯＵＴ１−ＯＵＴ２、ＯＵＴ２−ＯＵＴ１′）は同じとなる。
【００１０】
しかし、第１増幅器ＡＭＰ１のオフセットが＋５ｍＶで、第２増幅器ＡＭＰ２のオフセットが−５ｍＶの場合、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２との上下関係が逆転すると、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２との出力電圧の差（ＯＵＴ１−ＯＵＴ２、ＯＵＴ２−ＯＵＴ１′）が異なる電圧値となる（つまり、下位６ビット分の偏差は６８ｍＶと８８ｍＶとが交互に現れる）。図４（ｃ）のグラフは、この一例である。
そこで、本発明は、単調性を確保し且つ素子数を削減するために上位ビットＤＡ変換と下位ビットＤＡ変換とに分けて動作するＤＡ変換器において、増幅器起因のオフセットをキャンセルして、高い線形性を有するＤＡ変換器及びオフセット調整機能付き増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様によれば、デジタル入力コードに基づいて、少なくとも第１の電圧及び第２の電圧を出力する上位ビット抵抗型ＤＡ変換部と、第１の電圧と第２の電圧とをバッファするバッファ部と、デジタル入力コードに基づいて、第１の電圧と第２の電圧とからアナログ電圧を出力する下位ビット抵抗型ＤＡ変換部と、オフセット調整回路と、を備え、バッファ部は、第１増幅器と、第２増幅器と、切替部と、を有し、切替部は、第１の電圧と第２の電圧とをバッファして下位ビット抵抗型ＤＡ変換部に出力するか、または、第１増幅器と第２増幅器のオフセットの差が出力されるように切り替えを行い、オフセット調整回路は、第１増幅器と第２増幅器のオフセットの差をキャンセルするように、第１増幅器又は第２増幅器のオフセットを調整するＤＡ変換器が提供される。
【発明の効果】
【００１２】
本発明の一態様によれば、単調性を確保し且つ素子数を削減するために上位ビット抵抗型ＤＡ変換部と下位ビット抵抗型ＤＡ変換部とに分けて動作するＤＡ変換器において、増幅器に起因するオフセットをキャンセルして、高い線形性を有するＤＡ変換器を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】抵抗ストリング型ＤＡ変換器の一例を示す回路図である。
【図２】上位ビットと下位ビットとに分割してＤＡ変換を行うＤＡ変換器の一例を示す回路図である。
【図３】図２のＤＡ変換器の動作説明に供する説明図である。
【図４】図２のＤＡ変換器の線形性を説明するための説明図である。
【図５】本発明の第１実施形態におけるＤＡ変換器の一例を示す回路図である。
【図６】通常動作時の回路動作を説明するための回路図の一例である。
【図７】キャリブレーション動作時の回路動作を説明するための回路図の一例である。
【図８】キャリブレーション動作時の接続状態を説明するための説明図である。
【図９】第２実施形態におけるＤＡ変換器の一例を示す回路図である。
【図１０】通常動作時の回路動作を説明するための回路図の一例である。
【図１１】キャリブレーション動作時の回路動作を説明するための回路図の一例である。
【図１２】キャリブレーション動作時の接続状態を説明するための説明図である。
【図１３】第３実施形態におけるＤＡ変換器の一例を示す回路図である。
【図１４】第１増幅器の一例を示す回路図である。
【図１５】通常動作時の回路動作を説明するための回路図の一例である。
【図１６】キャリブレーション動作時の接続状態を説明するための回路図の一例である。
【図１７】第４実施形態におけるＤＡ変換器の一例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を、図面を参照して説明する。ただし、本明細書中の全図において相互に対応する部分には同一符号を付し、重複部分においては後述での説明を適時省略する。
＜第１実施形態＞
まず、第１実施形態を説明する。
第１実施形態におけるＤＡ変換器の一例を、図５に示す。
第１実施形態におけるＤＡ変換器は、上位ビットと下位ビットに分割した抵抗型ＤＡ変換器において、第１増幅器と第２増幅器とのオフセット差に応じた信号を出力できるように切り替え、オフセット差をゼロに近づけるキャリブレーションを行うことができるＤＡ変換器である。これにより、多数ｂｉｔでも素子数やテスト測定回数を大幅に削減し、また、高い線形性を持つＤＡ変換器を提供できる。
【００１５】
図５に示す第１実施形態のＤＡ変換器１は、上位ビット抵抗型ＤＡ変換部１１と、上位ビット抵抗型ＤＡ変換部１１の出力をバッファするバッファ部１２と、下位ビット抵抗型ＤＡ変換部１３と、オフセット調整回路１４と、を備える。
上位ビット抵抗型ＤＡ変換部１１は、直列に接続され同一抵抗値を有する複数の抵抗素子を含む抵抗素子部１１ａと、上位ビットデジタル入力コードによって制御される第１スイッチ部１１ｂとを有する。抵抗素子部１１ａの直列に接続された抵抗素子列は電源ＶＤＤ−ＶＳＳ（グランド電位）間に接続される。
【００１６】
第１スイッチ部１１ｂは、抵抗素子部１１ａの直列に接続された抵抗素子間に一端が接続されるスイッチＳＷを複数備えており、抵抗素子間のそれぞれにスイッチＳＷが接続されている。また、スイッチＳＷの他端は後述する第１増幅器ＡＭＰ１又は第２増幅器ＡＭＰ２の非反転入力端子に接続され、例えば奇数番目のスイッチＳＷの他端は、第１増幅器ＡＭＰ１の非反転入力端子に接続され、偶数番目のスイッチＳＷの他端は、第２増幅器ＡＭＰ２の非反転入力端子に接続される。
【００１７】
スイッチ部１１ｂにより、第１及び第２増幅器ＡＭＰ１、ＡＭＰ２の非反転入力端子と、抵抗素子部１１ａの抵抗素子間との接続を切り換えることにより、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２は、出力電圧の上下関係が交互に逆転する動作を行う。
バッファ部１２は、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２と、キャリブレーション用の切替部として動作するスイッチＳＷ１〜ＳＷ４、ＳＷＣ１、ＳＷＣ２、ＳＷ１０、ＳＷ２０と、を有する。
【００１８】
第１増幅器ＡＭＰ１への入力パスを切断するか否かを切り替えるスイッチＳＷ１は、上位ビット抵抗型ＤＡ変換部１１の出力と第１増幅器ＡＭＰ１の非反転入力端子との間に接続されている。
第２増幅器ＡＭＰ２への入力パスを切断するか否かを切り替えるスイッチＳＷ２は、上位ビット抵抗型ＤＡ変換部１１の出力と第２増幅器ＡＭＰ２の非反転入力端子との間に接続されている。
【００１９】
第１増幅器ＡＭＰ１の出力パスを切断するか否かを切り替えるスイッチＳＷ３は、第１増幅器ＡＭＰ１の出力端子と、下位ビット抵抗型ＤＡ変換部１３との間に接続されている。
第２増幅器ＡＭＰ２の出力パスを切断するか否かを切り替えるスイッチＳＷ４は、第２増幅器ＡＭＰ２の出力端子と、下位ビット抵抗型ＤＡ変換部１３との間に接続されている。
【００２０】
つまり、スイッチＳＷ１〜ＳＷ４は、キャリブレーション時に、バッファ部１２を、上位ビット抵抗型ＤＡ変換部１１と下位ビット抵抗型ＤＡ変換部１３とから切り離す動作を行う。
第１増幅器ＡＭＰ１の基準電圧パスを切断するか否かを切り替えるスイッチＳＷＣ１は、基準電圧Ｖｒｅｆと第１増幅器ＡＭＰ１の非反転入力端子との間に接続されている。
第２増幅器ＡＭＰ２の基準電圧パスを切り替えるスイッチＳＷＣ２は、基準電圧Ｖｒｅｆと第２増幅器ＡＭＰ２の非反転入力端子との間に接続されている。
【００２１】
スイッチＳＷ１０は、第１増幅器ＡＭＰ１のフィードバックループを形成するか切断するかを切り替える。
スイッチＳＷ２０は、第２増幅器ＡＭＰ２の出力を第１増幅器ＡＭＰ１の反転入力端子へ入力するか切断するかを切り替える。
スイッチＳＷ５は、第１増幅器ＡＭＰ１の出力をオフセット調整回路１４へ接続するか切断するかを切り替える。
【００２２】
下位ビット抵抗型ＤＡ変換部１３は、直列に接続され同一抵抗値を有する複数の抵抗素子を含む抵抗素子部１３ａと、上位ビットの最下位ビットと下位ビットデジタル入力コードとによって制御される第２スイッチ部１３ｂと、を有する。抵抗素子部１３ａの、直列に接続された抵抗素子列は第１増幅器ＡＭＰ１の出力端と第２増幅器ＡＭＰ２の出力端間に接続される。
【００２３】
第２スイッチ部１３ｂは、抵抗素子部１３ａの直列に接続された抵抗素子間に一端が接続されるスイッチＳＷを複数備えており、抵抗素子間のそれぞれにスイッチＳＷが接続されている。また、スイッチＳＷの他端はＤＡ変換器１の出力端子Ｔｏに接続される。
そして、第１スイッチ部１１ｂの各スイッチ、第２スイッチ部１３ｂの各スイッチ、バッファ部１２の各スイッチは制御部１０からの駆動信号よりオンオフ動作するようになっている。
【００２４】
次に、ＤＡ変換器１が通常動作する場合の回路動作を、図６を用いて説明する。
通常動作時には、スイッチＳＷ１〜ＳＷ４はＯＮし、第１及び第２増幅器ＡＭＰ１、ＡＭＰ２の入力パス及び出力パスは、それぞれ上位ビット抵抗型ＤＡ変換部１１及び下位ビット抵抗型ＤＡ変換部１３に接続される。スイッチＳＷＣ１、ＳＷＣ２、ＳＷ５、及びＳＷ２０はＯＦＦし、スイッチＳＷ１０はＯＮする。
第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２は、それぞれボルテージフォロワを形成して、その出力を下位ビット抵抗型ＤＡ変換部１３へ出力する。
前述の通り、上位ビット抵抗型ＤＡ変換部１１の第１スイッチ部１１ｂ及び下位ビット抵抗型ＤＡ変換部１３の第２スイッチ部１３ｂは、デジタル入力コードにより制御される。
【００２５】
例えば、抵抗素子部１１ａの抵抗素子「Ｒｋ＋１」の両端にかかる電圧を出力するときは、デジタル入力コードの上位ビットによって決定されるスイッチＳＷが第１スイッチ部１１ｂで選択されて、第１増幅器ＡＭＰ１の非反転入力端子に抵抗素子「Ｒｋ＋１」の高電位側である上側電圧が入力され、第２増幅器ＡＭＰ２の非反転端子に低電位側である下側電圧が入力される。
抵抗素子「Ｒｋ＋１」の低電位側に接続される抵抗素子「Ｒｋ」の両端にかかる電圧を出力するときには、出力電圧の上下関係（高電位／低電位の関係）が逆転し、第１増幅器ＡＭＰ１の非反転入力端子に下側電圧が入力され、第２増幅器ＡＭＰ２の非反転入力端子に上側電圧が入力される。このとき、第２増幅器ＡＭＰ２の非反転入力端子への入力は変わらない。
【００２６】
抵抗素子「Ｒｋ」の低電位側に接続される抵抗素子「Ｒｋ−１」の両端にかかる電圧を出力するときには、出力電圧の上下関係が再度逆転し、第１増幅器ＡＭＰ１の非反転入力端子に上側電圧が入力され、第２増幅器ＡＭＰ２の非反転入力端子に下側電圧が入力される。このとき、第１増幅器ＡＭＰ１の非反転入力端子への入力は変わらない。
そして、これらそれぞれの場合において、下位ビット抵抗型ＤＡ変換部１３において、デジタル入力コードに応じて第２スイッチ部１３ｂの各スイッチＳＷが制御され、第１増幅器ＡＭＰ１の出力と第２増幅器ＡＭＰ２の出力との間の電圧を、抵抗素子部１３ａにより抵抗分割した電圧が出力され、すなわちデジタル入力コードに応じた電圧が出力される。
【００２７】
次に、図７を用いて、ＤＡ変換器１のキャリブレーションを行う場合の回路動作を説明する。
このキャリブレーションは、例えば、電源立ち上げ後の通常動作開始前等に行う。具体的には、スイッチＳＷ１〜ＳＷ４はＯＦＦし、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２への入力パスとこれら増幅器の出力パスを、それぞれ上位ビット抵抗型ＤＡ変換部１１と下位ビット抵抗型ＤＡ変換部１３から切り離した状態とする。
【００２８】
そして、スイッチＳＷＣ２及びＳＷ２０をＯＮし、第２増幅器ＡＭＰ２を、基準電圧Ｖｒｅｆを入力として第１増幅器ＡＭＰ１へ出力するボルテージフォロワの状態とする。
また、スイッチＳＷＣ１及びＳＷ５をＯＮし、ＳＷ１０をＯＦＦし、第１増幅器ＡＭＰ１を、第２増幅器ＡＭＰ２の出力と基準電圧Ｖｒｅｆとを比較する比較器の状態とする。第１増幅器ＡＭＰ１の出力は、オフセット調整回路１４に入力される。
この接続状態を、スイッチを省略して図８に示す。
【００２９】
基準電圧をＶｒｅｆ、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２が持つオフセット電圧をそれぞれＶｏｆｆ１、Ｖｏｆｆ２として、キャリブレーションの行い方について説明する。
第２増幅器ＡＭＰ２の出力電圧は、基準電圧Ｖｒｅｆにオフセット電圧Ｖｏｆｆ２が加算された電圧（Ｖｒｅｆ＋Ｖｏｆｆ２）となる。
第１増幅器ＡＭＰ１のオープンループゲインをＧとすると、第１増幅器ＡＭＰ１の出力電圧ＣＯＭＰＯＵＴは、基準電圧Ｖｒｅｆに第１増幅器ＡＭＰ１に内在するオフセット電圧Ｖｏｆｆ１を加算した電圧（Ｖｒｅｆ＋Ｖｏｆｆ１）と、反転入力端子の入力電圧（Ｖｒｅｆ＋Ｖｏｆｆ２）とにより、下記の通りとなる。
ＣＯＭＰＯＵＴ＝Ｇ×｛（Ｖｒｅｆ＋Ｖｏｆｆ１）−（Ｖｒｅｆ＋Ｖｏｆｆ２）｝
＝Ｇ×（Ｖｏｆｆ１−Ｖｏｆｆ２）
【００３０】
一般に、アンプのオープンループゲインＧは、１０００倍以上なので、第１増幅器ＡＭＰ１の出力電圧は、電源電位ＶＤＤに張り付いている状態（Ｈｉｇｈ）又はグランド電位ＶＳＳに張り付いている状態（Ｌｏｗ）である。したがって、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２とでオフセット電圧に差がある場合は、出力としては、Ｈｉｇｈ又はＬｏｗとなる。
【００３１】
次に、キャリブレーションを行う方法について説明する。
予め、オフセット調整回路１４によって、第１増幅器ＡＭＰ１のオフセット電圧（Ｖｏｆｆ１）を大きく負側に設定しておけば（Ｖｏｆｆ１−Ｖｏｆｆ２＜０）、出力はＬｏｗになる。
第１増幅器ＡＭＰ１の出力ＣＯＭＰＯＵＴが、Ｌｏｗを維持した場合は、オフセット調整回路１４が有するレジスタのレジスタ値をインクリメントし、第１増幅器ＡＭＰ１のオフセット量が増加するように調整値を調整する。
【００３２】
この動作を繰り返し行い、第１増幅器ＡＭＰ１の出力がＬｏｗからＨｉｇｈになったことを確認したとき、この時点でのレジスタ値をオフセット調整値としてメモリに記憶させ、このメモリ値に応じたオフセット量を第１増幅器ＡＭＰ１に持たせる。これによって、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２とのオフセット差を補正することができる。つまり、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２のオフセット差を零とすることができる。そのため、第１増幅器ＡＭＰ１のオフセットがＶｏｆｆ１であるにもかかわらず、第１増幅器ＡＭＰ１に基準電圧Ｖｒｅｆを入力したとき、第１増幅器ＡＭＰ１は「Ｖｒｅｆ＋Ｖｏｆｆ２」を出力することになる。これはすなわち、第２増幅器ＡＭＰ２の出力と同等である。
【００３３】
以下、具体的に説明する。
予め負側に大きく偏らせていた第１増幅器ＡＭＰ１のオフセット電圧Ｖｏｆｆ１を、オフセット調整回路１４のレジスタの設定により、調整値を調整することで、Ｖｏｆｆ１−Ｖｏｆｆ２≒０の状態に達するか、又は、僅かに通過する（Ｖｏｆｆ１−Ｖｏｆｆ２＞０）状態とする。
遷移の状態は、第１増幅器ＡＭＰ１の出力が、ＬｏｗからＨｉｇｈになることで観測することができ、第１増幅器ＡＭＰ１の出力の遷移の状態を観測した時点で、オフセット調整回路１４のレジスタの変更を停止し、この時点におけるレジスタの値をオフセット調整量としてメモリ等に記憶させる。
【００３４】
この時点で第１増幅器ＡＭＰ１に加算されたオフセット調整量をＶａとすると、第１増幅器ＡＭＰ１の出力ＣＯＭＰＯＵＴは、下記の通りである。
ＣＯＭＰＯＵＴ＝Ｇ×（Ｖｏｆｆ１−Ｖｏｆｆ２＋Ｖａ）
ここで、第１増幅器ＡＭＰ１のオフセット電圧にオフセット調整量Ｖａを加算することで、第１増幅器ＡＭＰ１の出力ＣＯＭＰＯＵＴの符号が、０（または正）になったということは、Ｖａ＝−（Ｖｏｆｆ１−Ｖｏｆｆ２）であることを意味する。これは第１増幅器ＡＭＰ１の反転入力端子に「Ｖｏｆｆ１−Ｖｏｆｆ２」を入力したことと等価である。
【００３５】
結果として、第１増幅器ＡＭＰ１の出力として、
Ｖｒｅｆ＋Ｖｏｆｆ１＋｛−（Ｖｏｆｆ１−Ｖｏｆｆ２）｝
＝Ｖｒｅｆ＋Ｖｏｆｆ２
が出力されるので、キャリブレーションにより第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２から同値（Ｖｒｅｆ＋Ｖｏｆｆ２）が出力されることになる。
【００３６】
ここで、一般に、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２それぞれの、反転入力端子と非反転入力端子とをショートすることでそれぞれのオフセットを「０」に近づける手法もある。しかしながら、この手法を用いた場合、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２に対し、キャリブレーションを計２回実行しなければならない。
これに対し、第１実施形態におけるＤＡ変換器１では、１回のみのキャリブレーション操作で２つの増幅器ＡＭＰ１、ＡＭＰ２のオフセット値を揃えることができ、その結果、第２増幅器ＡＭＰ２の内部にオフセット調整機能を持たせる必要がないという効果を得ることができる。
【００３７】
以上の通り、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２のオフセット差を調整することによって、ＤＡ変換器１の高い線形性を確保することが可能となり、また、キャリブレーション動作も簡易となる。
また、第１増幅器ＡＭＰ１はオフセット調整に使うコンパレータも兼ねるため、そのオフセット量（Ｖｏｆｆ１）も共有することができる。そのため、次段にさらにコンパレータ等の比較器を有する構成に比べて、より精度良くオフセット差の調整を行うことができる。
【００３８】
＜第２実施形態＞
次に、第２実施形態を説明する。
図９は、第２実施形態におけるＤＡ変換器２の一例を示す構成図である。
第２実施形態におけるＤＡ変換器２は、第１実施形態におけるＤＡ変換器１と異なり、基準電圧Ｖｒｅｆを使用しない形態である。
第２実施形態におけるＤＡ変換器２は、第１実施形態におけるＤＡ変換器１のバッファ部１２に替えて、バッファ部２２を備える。
ＤＡ変換器２は、図９に示すように、キャリブレーションに用いる基準電圧Ｖｒｅｆに替えて、例えば上位ビット抵抗型ＤＡ変換部１１から得られる任意の電圧（Ｖｄａｃ１）を、第１及び第２増幅器ＡＭＰ１、ＡＭＰ２の非反転入力端子への入力信号として用いたとしても、上記第１実施形態と同等の作用効果を得ることができる。
【００３９】
第２実施形態におけるＤＡ変換器２は、第１実施形態における、基準電圧パスを切り替えるスイッチＳＷＣ１及びＳＷＣ２に替えて、第１増幅器ＡＭＰ１と第２増幅器ＡＭＰ２の非反転入力端子どうしを接続するか切断するかを切り替えるスイッチＳＷＣ３を有する。なお、ＤＡ変換器２は、バッファ部２２を除いて、第１実施形態におけるＤＡ変換器１と同等の機能構成を有し、ＤＡ変換器１と同一部には同一符号を付与している。
図１０は、ＤＡ変換器２が通常動作を行う場合の回路動作を示したものであり、スイッチＳＷＣ１、ＳＷＣ２を切り換えるタイミングで、これらスイッチＳＷＣ１、ＳＷＣ２に替えてスイッチＳＷＣ３をＯＦＦすること以外は、第１実施形態におけるＤＡ変換器１と同様である。
【００４０】
次に、キャリブレーション動作時の回路動作を、図１１を伴って説明する。
ＤＡ変換器２では、キャリブレーション時には、スイッチＳＷ１はＯＮしたままで、スイッチＳＷ２をＯＦＦし、さらにスイッチＳＷＣ３をＯＮする。そして、スイッチＳＷ１０をＯＦＦ、スイッチＳＷ２０をＯＮする。
これにより、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２の非反転入力端子に、基準電圧Ｖｒｅｆではなく、同一の入力電圧（例えば、上位ビット抵抗型ＤＡ変換部１１からの出力電圧Ｖｄａｃ１）が入力される。これにより、図１２に示すように、第１実施形態と同様の手順で、キャリブレーションを行うことができる。
【００４１】
＜第３実施形態＞
次に、本発明の第３実施形態を説明する。
図１３は、第３実施形態におけるＤＡ変換器３の一例を示す構成図である。
第３実施形態におけるＤＡ変換器３は、図１３に示すように、上位ビット抵抗型ＤＡ変換部１１と、上位ビット抵抗型ＤＡ変換部１１の出力をバッファするバッファ部３２と、下位ビット抵抗型ＤＡ変換部１３と、オフセット調整回路１４と、を備え、上位ビット抵抗型ＤＡ変換部１１及び下位ビット抵抗型ＤＡ変換部１３は、第１実施形態における上位ビット抵抗型ＤＡ変換部１１及び下位ビット抵抗型ＤＡ変換部１３と同一の機能構成を有する。
【００４２】
すなわち、上位ビット抵抗型ＤＡ変換部１１は、上記第１実施形態で説明したＤＡ変換器１と同様に、直列に接続された複数の抵抗素子を有する抵抗素子部１１ａと、デジタル入力コードによって制御されるスイッチＳＷを複数備える第１スイッチ部１１ｂとを有する。第１スイッチ部１１ｂにより、バッファ部３２の第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２は、出力電圧の上下関係が交互に逆転する動作を行う。
【００４３】
バッファ部３２は、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２と、キャリブレーション用の切替部として動作する、スイッチＳＷ１、ＳＷ２、ＳＷＣ１、ＳＷＣ２、ＳＷ１０、及びＳＷ２０を有する。
第１増幅器ＡＭＰ１への入力パスを切り替えるスイッチＳＷ１は、上位ビット抵抗型ＤＡ変換部１１の出力と第１増幅器ＡＭＰ１の非反転入力端子との間に接続されている。
第２増幅器ＡＭＰ２への入力パスを切り替えるスイッチＳＷ２は、上位ビット抵抗型ＤＡ変換部１１の出力と第２増幅器ＡＭＰ２の非反転入力端子との間に接続されている。
【００４４】
スイッチＳＷ１及びＳＷ２は、キャリブレーション時に、バッファ部３２を、上位ビット抵抗型ＤＡ変換部１１から切り離す動作を行う。
第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２への基準電圧パスを切り替えるスイッチＳＷＣ１及びＳＷＣ２、ＳＷ１０及びＳＷ２０は、第１実施形態における、同一符号のスイッチと同様に動作する。ＤＡ変換器３に含まれる各スイッチは、制御部１０により制御される。
【００４５】
図１４は、第１増幅器ＡＭＰ１の一例を示す構成図である。
第１増幅器ＡＭＰ１は、差動入力部１０１と、比較器出力部１０２と、増幅出力部１０３とを有する。
差動入力部１０１は、オフセット調整回路１４から出力されるオフセット調整値に応じた調整信号に応じて、内部のオフセット量を調整することが可能なオフセット調整部１０１ａを有する。
【００４６】
すなわち、差動入力部１０１は、例えば、差動対である２つのＰ型ＭＯＳトランジスタと、カレントミラーとして構成された２つのＮ型ＭＯＳトランジスタと、電流源（ＣＳ１）とを備え、さらに、オフセット調整部１０１ａが差動入力と電流源との間に接続される。
具体的には、差動対のＰ型ＭＯＳトランジスタのソース側どうしの間に直列に接続される複数の抵抗素子からなる抵抗素子列ａ２と、これら抵抗素子列の各抵抗素子間に設けられ、一端が抵抗素子間に接続され、他端が電流源との間に接続される、複数のＰ型ＭＯＳトランジスタからなる選択スイッチ部ａ１と、を備える。
【００４７】
つまり、通常の増幅器の入力段において、電流源と差動対との間に、抵抗分割により差動対の片側にオフセット電圧を印加するオフセット調整部が接続された形態である。
選択スイッチ部ａ１は、オフセット調整回路１４からの調整信号に応じて制御されて、オフセット調整量に応じて選択スイッチ部ａ１のいずれかのスイッチが導通状態となり、選択スイッチ部ａ１の各スイッチにより、抵抗素子列ａ２のいずれかの抵抗素子が選択されるようになっている。
【００４８】
比較器出力部１０２は、キャリブレーション時に差動入力信号を比較してその結果をオフセット調整回路１４へ出力する回路である。比較器出力部１０２は、例えば電源間に接続されたＮ型ＭＯＳトランジスタと、差動入力部１０１の出力端とＮ型ＭＯＳトランジスタのゲートとの間に接続されるモニタスイッチＳＷＭと、Ｎ型ＭＯＳトランジスタと高電位側電源との間に接続される、電流源（ＣＳ２）と、を備える。モニタスイッチＳＷＭは、第１実施形態におけるスイッチＳＷ５に対応する。
【００４９】
増幅出力部１０３は、通常動作時には差動入力の差分を増幅して出力し、例えば、電源間に接続されるＮ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタと高電位側電源との間に接続される、電流源（ＣＳ３）と、を備える。
Ｎ型ＭＯＳトランジスタのゲートに、スイッチＳＷを介して差動入力部１０１の出力端が接続され、さらに差動入力部１０１の出力端は、抵抗素子及びコンデンサを介してＮ型ＭＯＳトランジスタのドレインに接続される。そして、Ｎ型ＭＯＳトランジスタのドレイン電圧が、第１増幅器ＡＭＰ１の出力（ＡＭＰＯＵＴ）となる。また、増幅出力部１０３に含まれるスイッチＳＷが、第１実施形態におけるスイッチＳＷ３に対応している。
【００５０】
次に、図１５を用いて、第３実施形態におけるＤＡ変換器３の通常動作時の回路動作を説明する。通常動作時は、スイッチＳＷ１、ＳＷ２はＯＮし、入力パスは上位ビット抵抗型ＤＡ変換部１１に接続される。スイッチＳＷＣ１、ＳＷＣ２、及びＳＷ２０はＯＦＦし、ＳＷ１０はＯＮする。また、図１４に示す、第１増幅器ＡＭＰ１の内部のモニタスイッチＳＷＭ（ＳＷ５に対応）はＯＦＦし、スイッチＳＷ（ＳＷ３に対応）がＯＮする。そのため、第１増幅器ＡＭＰ１からオフセット調整回路１４への出力パスが無効となっている。また、第１増幅器ＡＭＰ１、第２増幅器ＡＭＰ２の出力パスは下位ビット抵抗型ＤＡ変換部１３に接続される。
その他の動作は、第１実施形態と同様である。
【００５１】
次に、図１６を用いて、ＤＡ変換器３の、キャリブレーション時の回路動作について順に説明する。
スイッチＳＷ１、ＳＷ２はＯＦＦし、入力パスを上位ビットＤＡ変換部１１から切り離された状態とする。
そして、スイッチＳＷＣ２及びＳＷ２０をＯＮし、第２増幅器ＡＭＰ２を、基準電圧Ｖｒｅｆを入力として第１増幅器ＡＭＰ１へ出力するボルテージフォロワの状態とする。また、スイッチＳＷＣ１をＯＮし、ＳＷ１０をＯＦＦし、第１増幅器ＡＭＰ１を、第２増幅器ＡＭＰ２の出力と基準電圧Ｖｒｅｆとを比較する比較器の状態とする。
【００５２】
図１４に示す、第１増幅器ＡＭＰ１内部のモニタスイッチＳＷＭ（ＳＷ５）をＯＮし、スイッチＳＷ（ＳＷ３）をＯＦＦすることで、第１増幅器ＡＭＰ１のオフセット調整回路１４への出力パスは有効にし、第１増幅器ＡＭＰ１の下位ビット抵抗型ＤＡ変換部１３への出力パスを無効とする。
以後のキャリブレーション時の回路動作は、第１実施形態におけるキャリブレーション時の回路動作と同様である。
【００５３】
次に、図１４に示す第１増幅器ＡＭＰ１における、オフセット量の調整について説明する。
オフセット調整回路１４の、調整値出力用のレジスタの遷移により、レジスタ値に応じて、差動対の高電位側に設けられたオフセット調整部１０１ａに含まれるＰ型ＭＯＳトランジスタ（スイッチ）が一つ選択される。第１増幅器ＡＭＰ１の反転入力端子、非反転入力端子で、ソース側の抵抗値が調整され、そこに電流が流れるため、オフセットが発生する。つまり、第１増幅器ＡＭＰ１のオフセット調整が行われたことになる。
【００５４】
＜第４実施形態＞
次に、本発明の第４実施形態を説明する。
図１７は、第４実施形態におけるＤＡ変換器４の一例を示す構成図である。
第４実施形態におけるＤＡ変換器４は、図１７に示すように、図５に示す第１実施形態におけるＤＡ変換器１において、スイッチＳＷ１、ＳＷ２を持たない形態である。また、第１増幅器ＡＭＰ１のオフセット量ではなく、第２増幅器ＡＭＰ２のオフセット量を調整する。
第４実施形態では、キャリブレーション時には、デジタル入力コードによって、上位ビット抵抗型ＤＡ変換部１１の第１スイッチ部１１ｂを全てオフとする。また、スイッチＳＷＣ１、ＳＷＣ２、ＳＷ４、ＳＷ５、ＳＷ２０をオンとし、ＳＷ３をオフとする。
オフセット量の調整方法は、上記第１実施形態と同様である。
【００５５】
＜変形例＞
上記各実施形態においては、オフセット調整回路１４としてレジスタ等を有するデジタル回路として説明したが、これに限るものではなく、例えばアナログ回路で構成されていてもよい。
また、上記各実施形態の説明において、上位６ｂｉｔ下位６ｂｉｔのＤＡ変換器として説明したがこれに限定されず、上位ｂｉｔ数と下位ｂｉｔ数とが異なる形態であってもよい。
【００５６】
また、上記各実施形態において、スイッチＳＷ４を持たない構成であってもよい。
また、上記各実施形態においては、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２のいずれか一方のオフセット調整を行う構成の場合について説明したが、これに限るものではなく、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２のオフセットを同時に調整構成であってもよい。
なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【００５７】
１〜４  ＤＡ変換器
１０  制御部
１１  上位ビット抵抗型ＤＡ変換部
１１ａ  抵抗素子部
１１ｂ  第１スイッチ部
１２  バッファ部
１３  下位ビット抵抗型ＤＡ変換部
１３ａ  抵抗素子部
１３ｂ  第２スイッチ部
１４  オフセット調整回路
ＡＭＰ１  第一増幅器
ＡＭＰ２  第二増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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