(57)【要約】      （修正有）【課題】制御ゲート電極と、制御ゲート電極に対し電荷蓄積層を介して形成されたメモリゲート電極とを有するメモリセルを含む性能を向上させた半導体装置を提供する。【解決手段】ゲートラストプロセスにより形成されるメタルゲート電極であるゲート電極Ｇ１を含むＭＩＳＦＥＴＱ１を有する半導体装置において、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれを、シリコン膜をフルシリサイド化させて形成する。【選択図】図１
2016051745.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１絶縁膜を介して形成された第１シリサイド層を含む第１ゲート電極と、
前記第１ゲート電極の側壁に、内部に電荷蓄積部を有する第２絶縁膜を介して形成された第２シリサイド層を含む第２ゲート電極と、
前記半導体基板の主面に形成された第１ソース・ドレイン領域と、
を含むメモリセルを有し、
前記第２ゲート電極は、前記半導体基板上に前記第２絶縁膜を介して形成され、
前記第１シリサイド層は、前記第１絶縁膜の上面に接し、
前記第２シリサイド層は、前記第２ゲート電極と前記半導体基板との間の前記第２絶縁膜の上面に接している、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板上に第３絶縁膜を介して形成されたメタルゲート電極である第３ゲート電極と、
前記半導体基板の主面に形成された第２ソース・ドレイン領域と、
を含む第１電界効果トランジスタをさらに有し、
前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面の高さは、前記第３ゲート電極の上面の高さより低い、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極と、前記第３ゲート電極との間には第１層間絶縁膜が埋め込まれており、
前記第１層間絶縁膜上に形成された第２層間絶縁膜は、前記第１〜第３ゲート電極のそれぞれの上面を覆っており、
前記第１層間絶縁膜および前記第２層間絶縁膜を貫通するコンタクトプラグが、前記メモリセルに接続されている、半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第３ゲート電極は、前記第３絶縁膜上に形成された第１金属膜と、前記第１金属膜上に形成された第２金属膜とを有し、
前記第２金属膜の側壁は前記第１金属膜に覆われている、半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第３絶縁膜と前記第３ゲート電極との間には、窒化シリコンよりも誘電率が高い高誘電率絶縁膜が形成されている、半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記半導体基板上に第４絶縁膜を介して形成された第３シリサイド層を含む第４ゲート電極と、
前記半導体基板の主面に形成された第３ソース・ドレイン領域と、
を含む第２電界効果トランジスタをさらに有し、
前記第４絶縁膜は前記第３絶縁膜よりも膜厚が大きく、
前記第３シリサイド層は、前記第４絶縁膜の上面に接する、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第４ゲート電極の上面の高さは、前記第３ゲート電極の上面の高さより低い、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記半導体基板上に第５絶縁膜を介して、第４シリサイド層を含む上部電極をさらに有し、
前記第５絶縁膜を介して互いに絶縁された前記上部電極および前記半導体基板が、容量素子を構成し、
前記第４シリサイド層は、前記第５絶縁膜の上面に接する、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記上部電極は、前記上部電極の端部に形成された前記第４シリサイド層と、前記第４シリサイド層の側壁および前記第５絶縁膜の上面に接する半導体膜とを含み、
前記第４シリサイド層の上面にはコンタクトプラグが接続されている、半導体装置。
【請求項１０】
請求項８記載の半導体装置において、
前記半導体基板の上面に溝が形成され、
前記溝内には、前記第５絶縁膜と前記上部電極の一部とが埋め込まれ、
前記上部電極は、前記第４シリサイド層と、前記溝内に形成された半導体膜とを含み、
前記第４シリサイド層と前記半導体膜との境界は、前記半導体基板の最上面の上に存在する、半導体装置。
【請求項１１】
請求項８記載の半導体装置において、
前記半導体基板上に第３絶縁膜を介して形成されたメタルゲート電極である第３ゲート電極と、
前記半導体基板の主面に形成された第２ソース・ドレイン領域と、
を含む第１電界効果トランジスタをさらに有し、
前記上部電極の上面の高さは、前記第３ゲート電極の上面の高さより低い、半導体装置。
【請求項１２】
請求項８記載の半導体装置において、
前記上部電極の上面の高さは、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面の高さより低い、半導体装置。
【請求項１３】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１絶縁膜を介して、第１半導体膜を含む第１ゲートパターンを形成する工程、
（ｃ）前記第１ゲートパターンの側壁と、前記側壁に隣接して前記第１絶縁膜から露出する前記半導体基板を覆うように、内部に電荷蓄積部を有する第２絶縁膜と、第２半導体膜とを順に形成する工程、
（ｄ）前記第２半導体膜を加工することで、前記第１ゲートパターンの側壁に、前記第２絶縁膜を介して、前記第２半導体膜を含む第２ゲートパターンを形成する工程、
（ｅ）前記第１ゲートパターンおよび前記第２ゲートパターンを覆うように、層間絶縁膜を形成する工程、
（ｆ）前記層間絶縁膜を研磨して、前記第１ゲートパターンおよび前記第２ゲートパターンを露出させる工程、
（ｇ）前記（ｆ）工程後、前記第１ゲートパターンをシリサイド化して第１シリサイド層を形成し、前記第２ゲートパターンをシリサイド化して第２シリサイド層を形成する工程、
を有し、
前記第１シリサイド層は前記メモリセル用の第１ゲート電極を構成し、前記第２シリサイド層は前記メモリセル用の第２ゲート電極を構成し、
前記第１シリサイド層は前記第１絶縁膜の上面に接し、前記第２シリサイド層は前記第２絶縁膜の上面に接している、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
（ｄ１）前記（ｅ）工程前に、前記半導体基板上に第３絶縁膜を介してダミーゲート電極を形成する工程をさらに有し、
前記（ｅ）工程では、前記第１ゲートパターン、前記第２ゲートパターンおよび前記ダミーゲート電極を覆うように、前記層間絶縁膜を形成し、
前記（ｆ）工程では、前記第１ゲートパターン、前記第２ゲートパターンおよび前記ダミーゲート電極を露出させ、
（ｆ１）前記（ｆ）工程後、前記ダミーゲート電極を除去する工程、
（ｆ２）前記（ｆ１）工程で前記ダミーゲート電極が除去された領域である第１溝内を含む前記半導体基板上に金属膜を形成した後、前記層間絶縁膜上の前記金属膜を研磨して除去することで、前記第１溝内に、第１電界効果トランジスタ用のメタルゲート電極である第３ゲート電極を形成する工程、
をさらに有し、
前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面の高さは、前記第３ゲート電極の上面の高さより低い、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｄ１）工程では、前記半導体基板上に前記第３絶縁膜を介して前記ダミーゲート電極を形成し、前記半導体基板上に、前記第３絶縁膜よりも膜厚が大きい第４絶縁膜を介して第３ゲートパターンを形成し、
前記（ｅ）工程では、前記第１〜第３ゲートパターンおよび前記ダミーゲート電極を覆うように、前記層間絶縁膜を形成し、
前記（ｆ）工程では、前記第１〜第３ゲートパターンおよび前記ダミーゲート電極を露出させ、
前記（ｇ）工程では、前記第１シリサイド層および前記第２シリサイド層を形成し、前記第３ゲートパターンをシリサイド化して第３シリサイド層を形成し、
前記第３シリサイド層は第２電界効果トランジスタ用の第４ゲート電極を構成し、
前記第３シリサイド層は前記第４絶縁膜の上面に接し、
前記第４ゲート電極の上面の高さは、前記第３ゲート電極の上面の高さより低い、半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、
（ｄ２）前記（ｅ）工程前に、前記半導体基板上に第５絶縁膜を介して第３半導体膜を形成する工程をさらに有し、
前記（ｅ）工程では、前記第１ゲートパターン、前記第２ゲートパターンおよび前記第３半導体膜を覆うように、前記層間絶縁膜を形成し、
前記（ｆ）工程では、前記第１ゲートパターン、前記第２ゲートパターンおよび前記第３半導体膜を露出させ、
前記（ｇ）工程では、前記第１シリサイド層および前記第２シリサイド層を形成し、前記第３半導体膜をシリサイド化して第４シリサイド層を形成し、
前記第４シリサイド層は容量素子用の上部電極を構成し、前記上部電極の下の前記半導体基板は前記容量素子用の下部電極を構成し、
前記第４シリサイド層は前記第５絶縁膜の上面に接する、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第１シリサイド層および前記第２シリサイド層を形成し、前記第３半導体膜の端部をシリサイド化して前記第４シリサイド層を形成し、
（ｈ）前記第４シリサイド層の上面にコンタクトプラグを接続する工程をさらに有し、
前記上部電極は、前記第４シリサイド層と、前記第４シリサイド層の側壁および前記第５絶縁膜の上面に接する前記第３半導体膜とを含む、半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、
（ａ１）前記（ｂ）工程前に、前記半導体基板の上面に第２溝を形成する工程をさらに有し、
前記（ｄ２）工程では、前記第２溝内を含む前記半導体基板上に前記第５絶縁膜を介して前記第３半導体膜を形成し、
前記（ｇ）工程では、前記第１シリサイド層および前記第２シリサイド層を形成し、前記半導体基板の最上面の上の前記第３半導体膜をシリサイド化して前記第４シリサイド層を形成し、
前記上部電極は、前記第４シリサイド層と、前記第２溝内に形成された前記第３半導体膜とを含み、
前記第４シリサイド層と前記第３半導体膜との境界は、前記半導体基板の最上面の上に存在する、半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、
（ｄ１）前記（ｅ）工程前に、前記半導体基板上に第３絶縁膜を介してダミーゲート電極を形成する工程をさらに有し、
前記（ｅ）工程では、前記第１ゲートパターン、前記第２ゲートパターン、前記第３半導体膜および前記ダミーゲート電極を覆うように、前記層間絶縁膜を形成し、
前記（ｆ）工程では、前記第１ゲートパターン、前記第２ゲートパターン、前記第３半導体膜および前記ダミーゲート電極を露出させ、
（ｆ１）前記（ｆ）工程後、前記ダミーゲート電極を除去する工程、
（ｆ２）前記（ｆ１）工程で前記ダミーゲート電極が除去された領域である第１溝内を含む前記半導体基板上に金属膜を形成した後、前記層間絶縁膜上の前記金属膜を研磨して除去することで、前記第１溝内に、第１電界効果トランジスタ用のメタルゲート電極である第３ゲート電極を形成する工程、
をさらに有し、
前記上部電極の上面の高さは、前記第３ゲート電極の上面の高さより低い、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）膜を用いたスプリットゲート型セルがある。
【０００３】
ゲート電極の形成方法として、基板上にダミーゲート電極を形成した後、当該ダミーゲート電極をメタルゲート電極などに置換する、いわゆるゲートラストプロセスが知られている。
【０００４】
特許文献１（特開２００５−２２８７８６号公報）には、不揮発性半導体記憶装置を構成するメモリセルの制御ゲート電極を半導体膜で構成し、当該メモリセルのメモリゲート電極をフルシリサイド化することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２２８７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体膜を含むゲート電極を有するＭＯＮＯＳメモリまたはＭＩＳＦＥＴなどでは、チャネル領域の反転時にゲート電極内において空乏化が起き、トランジスタの駆動能力が低下する問題がある。
【０００７】
また、ゲートラストプロセスを用いた場合、研磨対象の材料または密度などにより生じる研磨特性の違いにより、ゲート電極の高さにばらつきが生じることが考えられる。このとき、メタルに置換せず、その上面をシリサイド化するゲート電極の上部に形成されるシリサイド層の膜厚がばらつく場合がある。この場合、ＭＯＮＯＳメモリまたはＭＩＳＦＥＴなどの特性がばらつく問題が生じる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
一実施の形態である半導体装置は、スプリットゲート型のＭＯＮＯＳメモリのメモリセルを構成する制御ゲート電極およびメモリゲート電極のそれぞれを、シリサイド層により構成するものである。
【００１１】
また、他の実施の形態である半導体装置の製造方法は、スプリットゲート型のＭＯＮＯＳメモリのメモリセルを構成する制御ゲート電極およびメモリゲート電極のそれぞれを、シリコン膜をフルシリサイド化させて形成するものである。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。若しくは、半導体装置の特性ばらつきを抑制することができる。または、それらの効果の両方を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１である半導体装置の断面図である。
【図２】実施の形態１である半導体装置の平面概略図である。
【図３】実施の形態１である半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図２０】実施の形態１である半導体装置の第１の変形例の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【図２４】図２３に続く半導体装置の製造工程中の断面図である。
【図２５】図２４に続く半導体装置の製造工程中の断面図である。
【図２６】図２５に続く半導体装置の製造工程中の断面図である。
【図２７】実施の形態１である半導体装置の第２の変形例の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】実施の形態１である半導体装置の第３の変形例の断面図である。
【図３０】実施の形態１である半導体装置の第４の変形例の製造工程中の断面図である。
【図３１】図３０に続く半導体装置の製造工程中の断面図である。
【図３２】図３１に続く半導体装置の製造工程中の断面図である。
【図３３】図３２に続く半導体装置の製造工程中の断面図である。
【図３４】実施の形態１である半導体装置の第５の変形例の断面図である。
【図３５】実施の形態２である半導体装置の製造工程中の断面図である。
【図３６】図３５に続く半導体装置の製造工程中の断面図である。
【図３７】図３６に続く半導体装置の製造工程中の断面図である。
【図３８】図３７に続く半導体装置の製造工程中の断面図である。
【図３９】図３８に続く半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ＋」の順に不純物濃度が高くなる。
【００１６】
（実施の形態１）
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
【００１７】
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。また、本願では、金属膜と半導体膜とが反応して形成されたシリサイド層と半導体膜とを区別して説明する。つまり、本願でいうシリサイドは、金属とシリコンとの化合物であり、半導体ではない。
【００１８】
＜本実施の形態の半導体装置の構造について＞
以下では、本実施の形態の半導体装置を、図１および図２を用いて説明する。図１は、本実施の形態の半導体装置を示す断面図である。図２は、本実施の形態の半導体装置を含む半導体チップの平面概略図である。図１では、図の左側から右側に向かって、順にメモリセル領域１Ａおよび周辺回路領域１Ｂの断面図を示している。メモリセル領域１Ａと周辺回路領域１Ｂとは、同じ半導体基板の主面側において、当該主面に沿う方向に並んで存在している。また、図２では、半導体チップの上面の２箇所、つまり電源回路部とメモリアレイとを拡大して示している。
【００１９】
ここで、周辺回路とは、不揮発性メモリ以外の回路である。周辺回路は、例えば、メモリモジュール内では、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、モジュール外との入出力回路、電源回路などであり、メモリモジュール外ではＣＰＵなどのプロセッサ、各種アナログ回路、ＳＲＡＭ（Static Random Access Memory）メモリモジュール、または外部入出力回路などである。図１において周辺回路領域１Ｂに形成されているＭＩＳＦＥＴは、周辺回路用の高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴである。
【００２０】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもできる。また、周辺回路領域１Ｂに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary MISFET）を形成することもできる。
【００２１】
図１に示すように、本実施の形態の半導体装置は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウエハ）ＳＢを有する。半導体基板ＳＢの主面には複数の溝が形成され、当該溝内には、活性領域を規定する絶縁膜からなる素子分離領域ＳＴが形成されている。素子分離領域ＳＴは、半導体基板ＳＢの主面に沿って並ぶメモリセル領域１Ａおよび周辺回路領域１Ｂの間において、素子同士を電気的に分離するために設けられている。また、メモリセル領域１Ａおよび周辺回路領域１Ｂ内においても、複数の素子同士を電気的に分離するために素子分離領域ＳＴが設けられている。
【００２２】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。ここでは、素子分離領域ＳＴはＳＴＩ法により形成されている。
【００２３】
メモリセル領域１Ａに形成されたＭＯＮＯＳメモリのメモリセルＭＣは、制御トランジスタとメモリトランジスタとを含んでいる。制御トランジスタは、半導体基板ＳＢ上にゲート絶縁膜ＧＩ３を介して形成された制御ゲート電極ＣＧと、制御ゲート電極ＣＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とを有している。ゲート絶縁膜ＧＩ３は、例えば酸化シリコン膜からなる。
【００２４】
また、メモリトランジスタは、半導体基板ＳＢ上にＯＮＯ膜ＯＮを介して形成されたメモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とを有している。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧはＯＮＯ膜ＯＮを介して隣接しており、制御トランジスタおよびメモリトランジスタは、同一のソース・ドレイン領域を共有している。なお、図示は省略しているが、メモリセルＭＣの下の半導体基板ＳＢの主面には、ｐ型の不純物（例えばＢ（ホウ素））が比較的低い濃度で導入されたｐウエルが形成されている。
【００２５】
つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直下の半導体基板ＳＢの主面、つまりチャネル領域にはｐ型不純物が導入されている。このようなチャネル領域への不純物の導入は、制御トランジスタおよびメモリトランジスタのしきい値電圧を上げるために行われるものである。ただし、チャネル領域へ導入する不純物が多くなると、チャネル領域と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間に生じる電界が大きくなり、メモリセルＭＣにおいて誤書き込み（ディスターブ）が生じる虞がある。
【００２６】
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
【００２７】
上記一対のソース・ドレイン領域のそれぞれは、ｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））が比較的低い濃度で導入されたエクステンション領域であるｎ−型半導体領域ＥＸと、ｎ−型半導体領域ＥＸよりもｎ型の不純物濃度が高い拡散層であるｎ＋型半導体領域ＤＦとからなる構造、つまりＬＤＤ（Lightly doped Drain）構造を有している。一対のソース・ドレイン領域のそれぞれにおいて、ｎ−型半導体領域ＥＸはｎ＋型半導体領域ＤＦよりも制御ゲート電極ＣＧおよびメモリゲート電極ＭＧに近い位置に形成されている。ここでは、ｎ−型半導体領域ＥＸはｎ＋型半導体領域ＤＦよりも浅く形成されている。
【００２８】
ゲート絶縁膜ＧＩ３および制御ゲート電極ＣＧからなる積層膜の一方の側壁であって、メモリゲート電極ＭＧと隣接していない方の側壁には、絶縁膜からなるサイドウォールＳＷが接しており、他方の側壁はＯＮＯ膜ＯＮに覆われている。サイドウォールＳＷは、例えば窒化シリコン膜と酸化シリコン膜との積層膜からなる。また、上記積層膜とサイドウォールＳＷとの間には、例えば窒化シリコン膜、若しくは酸化シリコン膜、またはそれらの積層膜からなるオフセットスペーサが形成されていてもよい。
【００２９】
制御ゲート電極ＣＧを含む上記積層膜に接していない部分のＯＮＯ膜ＯＮ、つまり、半導体基板ＳＢの上面に接するＯＮＯ膜ＯＮは、半導体基板ＳＢの上面に沿って延在している。すなわち、上記積層膜の一方の側壁には、半導体基板ＳＢの主面に対して垂直な方向に延在するＯＮＯ膜ＯＮが接しており、当該ＯＮＯ膜ＯＮの底部は、上記積層膜の横の半導体基板ＳＢの上面に沿って延在している。つまり、ＯＮＯ膜ＯＮは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのゲート長方向および半導体基板ＳＢの主面に対して垂直な方向に沿う断面において、Ｌ字型の断面形状を有している。言い換えれば、ＯＮＯ膜ＯＮは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域から、メモリゲート電極ＭＧと半導体基板ＳＢとの間の領域に亘って連続的に形成されている。
【００３０】
ＯＮＯ膜ＯＮは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜ＯＸ１（図６参照）と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴ（図６参照）と、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜ＯＸ２（図６参照）との積層膜からなる。本願では図を分かりやすくするため、図６を除く他の断面図においてＯＮＯ膜ＯＮを単層で示すが、実際にはＯＮＯ膜ＯＮは上記のように積層構造を有している。メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間、および、メモリゲート電極ＭＧと半導体基板ＳＢの上面との間のそれぞれにＯＮＯ膜ＯＮが介在している。酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２はそれぞれＬ字型の断面形状を有している。
【００３１】
ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧからなる積層膜の一方の側壁であって、制御ゲート電極ＣＧ側に対して反対側の側壁には、サイドウォールＳＷが接している。当該積層膜とサイドウォールＳＷとの間にはオフセットスペーサが形成されていてもよい。ソース・ドレイン領域を構成するｎ＋型半導体領域ＤＦの上面は、サイドウォールＳＷから露出している。
【００３２】
一対のｎ＋型半導体領域ＤＦのそれぞれの上面上には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。コンタクトプラグＣＰは、後述する層間絶縁膜ＩＬ１と層間絶縁膜ＩＬ１上の層間絶縁膜ＩＬ２とを貫通する接続用金属膜である。シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層などからなる。
【００３３】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれは、シリサイド層からなる。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを構成するシリサイド層は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層などからなる。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、その上面から下面に亘って、シリサイド化されている。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれはフルシリサイド化されたゲート電極である。
【００３４】
すなわち、ゲート絶縁膜ＧＩ３の上面は、制御ゲート電極ＣＧを構成するシリサイド層に接しており、メモリゲート電極ＭＧと半導体基板ＳＢの主面との間のＯＮＯ膜ＯＮの上面は、メモリゲート電極ＭＧを構成するシリサイド層に接している。つまり、ゲート絶縁膜ＧＩ３の上面は、制御ゲート電極ＣＧを構成するシリサイド層に覆われており、メモリゲート電極ＭＧと半導体基板ＳＢの主面との間のＯＮＯ膜ＯＮの上面は、メモリゲート電極ＭＧを構成するシリサイド層に覆われており、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のＯＮＯ膜ＯＮの一方の側壁は、メモリゲート電極ＭＧを構成するシリサイド層に覆われている。言い換えれば、制御ゲート電極ＣＧとゲート絶縁膜ＧＩ３との間にはシリコン（Ｓｉ）などからなる半導体層が形成されておらず、メモリゲート電極ＭＧとＯＮＯ膜ＯＮとの間にはシリコン（Ｓｉ）などからなる半導体層が形成されていない。
【００３５】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の高さは、いずれも例えば３０ｎｍである。本願でいう高さとは、特に断らない限り、半導体基板ＳＢの主面に対して垂直な方向における、半導体基板ＳＢの主面から特定の位置までの距離をいう。
【００３６】
次に、周辺回路領域１Ｂには、複数の種類の電界効果トランジスタ、つまり、高耐圧のＭＩＳＦＥＴＱ２と、低耐圧のＭＩＳＦＥＴＱ１とが形成されている。低耐圧のＭＩＳＦＥＴＱ１は、半導体基板ＳＢの主面上にゲート絶縁膜ＧＩ１および絶縁膜ＨＫを順に介して形成されたゲート電極Ｇ１と、ゲート電極Ｇ１の横の半導体基板ＳＢの主面に形成された一対のソース・ドレイン領域とを有している。当該ソース・ドレイン領域は、メモリセル領域１Ａに形成されたソース・ドレイン領域と同様に、エクステンション領域であるｎ−型半導体領域ＥＸと、ｎ−型半導体領域ＥＸよりも不純物濃度が高い拡散層であるｎ＋型半導体領域ＤＦとを有している。
【００３７】
ゲート絶縁膜ＧＩ１は、例えば１〜２ｎｍ程度の膜厚を有し、例えば酸化シリコン膜からなる。絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜であり、ゲート電極Ｇ１は、金属膜からなるメタルゲート電極である。具体的には、絶縁膜ＨＫは、ゲート電極Ｇ１の底面および側壁を覆っている。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。なお、本願において、ｈｉｇｈ−ｋ膜、高誘電率膜と言うときは、窒化シリコンよりも誘電率（比誘電率）が高い膜を意味する。
【００３８】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫの膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【００３９】
ゲート電極Ｇ１を構成する上記金属膜は、ゲート電極Ｇ１の仕事関数を制御する役割を有する金属膜ＭＥ１と、金属膜ＭＥ１上に形成され、ゲート電極Ｇ１を低抵抗化させる役割を有する金属膜ＭＥ２との積層膜により構成されている。金属膜ＭＥ２の底面および側壁は、金属膜ＭＥ１により覆われている。つまり、絶縁膜ＨＫと金属膜ＭＥ２との間には金属膜ＭＥ１が介在している。
【００４０】
金属膜ＭＥ１、ＭＥ２には、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
【００４１】
ここでは、例えば、金属膜ＭＥ１を窒化チタン（ＴｉＮ）膜により構成し、金属膜ＭＥ２をアルミニウム（Ａｌ）膜により構成する。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は比較的低抵抗であるため、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ１の低抵抗化を図ることができる。ゲート電極Ｇ１の高さは、例えば５０ｎｍである。ゲート電極Ｇ１の側壁は、サイドウォールＳＷにより覆われている。なお、図示は省略しているが、低耐圧のＭＩＳＦＥＴＱ１の下の半導体基板ＳＢの主面には、ｐ型の不純物（例えばＢ（ホウ素））が比較的低い濃度で導入されたｐウエルが形成されている。
【００４２】
高耐圧のＭＩＳＦＥＴＱ２は、低耐圧のＭＩＳＦＥＴＱ１と似た構造を有している。すなわち、ＭＩＳＦＥＴＱ２は、ｐウエル（図示しない）が形成された半導体基板ＳＢ上にゲート絶縁膜ＧＩ２および絶縁膜ＨＫを介して形成されたゲート電極Ｇ２と、ゲート電極Ｇ２の横の半導体基板ＳＢの主面に形成された一対のソース・ドレイン領域とを有している。
【００４３】
ただし、ＭＩＳＦＥＴＱ２を構成するゲート絶縁膜ＧＩ２は、ゲート絶縁膜ＧＩ１よりも膜厚が大きい。具体的には、酸化シリコン膜からなるゲート絶縁膜ＧＩ２の膜厚は例えば１５〜２０ｎｍ程度である。また、ゲート電極Ｇ２は、ゲート電極Ｇ１に比べてゲート長が大きい。ゲート長とは、図１の奥行き方向に延在するゲート電極Ｇ２の長手方向であるゲート幅方向に対して直交する方向における、ゲート電極Ｇ２の長さである。つまりゲート長方向は、平面視においてゲート電極Ｇ２を挟む一対のソース・ドレイン領域が互いに対向する方向である。
【００４４】
このようにゲート電極Ｇ２のゲート長が大きく、かつゲート絶縁膜ＧＩ２が厚いのは、ＭＩＳＦＥＴＱ２が、メモリセルＭＣに高い電圧を供給することなどを目的として用いられる素子であることから、ＭＩＳＦＥＴＱ２の耐圧を高める必要があるためである。これに対して低耐圧のＭＩＳＦＥＴＱ１は、ＭＩＳＦＥＴＱ２のように高い電圧が印加されることはなく、高速な動作が求められる素子であるため、ゲート電極Ｇ１のゲート長は小さく、ゲート絶縁膜ＧＩ１の膜厚は比較的小さい。
【００４５】
ゲート電極Ｇ２はゲート電極Ｇ１と同様に金属膜ＭＥ１、ＭＥ２の積層膜からなり、ゲート電極Ｇ２の高さは例えば５０ｎｍである。
【００４６】
本実施の形態の半導体装置の主な特徴の一つは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれがシリサイド層からなることにある。これに対し、周辺回路領域１Ｂの各ＭＩＳＦＥＴのゲート電極はメタルゲート電極である。また、本実施の形態の半導体装置の主な特徴の一つは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの高さが、周辺回路領域１ＢのＭＩＳＦＥＴＱ１、Ｑ２のゲート電極Ｇ１、Ｇ２のそれぞれの高さよりも低いことにある。
【００４７】
図１に示すように、各ゲート電極同士の間の領域には、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１が埋め込まれている。層間絶縁膜ＩＬ１の高さは、メモリセル領域１Ａと周辺回路領域１Ｂとで異なる。メモリセル領域１Ａにおいて、層間絶縁膜ＩＬ１の上面の高さは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ並びにそれらのゲート電極に隣接するサイドウォールＳＷのそれぞれの上面の高さと略同一である。また、周辺回路領域１Ｂにおいて、層間絶縁膜ＩＬ１の上面の高さは、ゲート電極Ｇ１、Ｇ２およびそれらのゲート電極の側壁に隣接するサイドウォールＳＷのそれぞれの上面の高さと略同一である。
【００４８】
つまり、メモリセル領域１Ａの層間絶縁膜ＩＬ１の高さは例えば３０ｎｍであり、周辺回路領域１Ｂの層間絶縁膜ＩＬ１の高さは例えば５０ｎｍである。このような高さの差があるため、メモリセル領域１Ａと周辺回路領域１Ｂとの境界近傍の領域では、層間絶縁膜ＩＬ１の上面の高さが遷移している。したがって、当該境界近傍の層間絶縁膜ＩＬ１の上面は、半導体基板ＳＢの主面に対して斜めになるため、適当なスペースを確保する必要がある。本実施の形態のゲート電極Ｇ１、Ｇ２は、層間絶縁膜ＩＬ１およびサイドウォールＳＷを含む絶縁膜を開口する溝内に埋め込まれた金属膜により形成されている。つまり、ゲート電極Ｇ１、Ｇ２はいわゆるゲートラストプロセスにより形成されている。
【００４９】
層間絶縁膜ＩＬ１、サイドウォールＳＷ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２のそれぞれの上面を覆うように、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２は例えば酸化シリコン膜からなり、その上面は平坦化されている。層間絶縁膜ＩＬ１、ＩＬ２を貫通するようにコンタクトプラグＣＰが複数形成されており、一部のコンタクトプラグＣＰは各ソース・ドレイン領域を構成するｎ＋型半導体領域ＤＦに電気的に接続されている。
【００５０】
また、図示していない領域では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２のそれぞれの上面にコンタクトプラグＣＰが接続されている。ここでは図示を省略しているが、層間絶縁膜ＩＬ２上には配線が複数形成されており、各コンタクトプラグＣＰの上面は複数の配線のそれぞれの底部に接続されている。つまり、ソース・ドレイン領域、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２のそれぞれには、層間絶縁膜ＩＬ２上の配線（図示しない）と、コンタクトプラグＣＰとを介して所定の電位が供給される。また、当該配線は第１配線層を構成し、第１配線層上には、第２配線層および第３配線層などが順に形成され、それらの配線層からなる積層配線層が形成されている。
【００５１】
次に、図２に示す半導体チップＣＨＰの構成について説明する。半導体チップＣＨＰは平面視において矩形の形状を有しており、半導体チップＣＨＰを構成する半導体基板上に様々な半導体素子が搭載されている。半導体チップＣＨＰの主面には、データ用のＭＯＮＯＳモジュールＤＴＭと、コード用のＭＯＮＯＳモジュールＣＤＭとが設けられている。データ用のＭＯＮＯＳモジュールＤＴＭは、頻繁に書き換えが行われるＭＯＮＯＳメモリを有する部分であり、コード用のＭＯＮＯＳモジュールＣＤＭは、書き換えが殆ど行われないＭＯＮＯＳメモリを有する領域である。図２に示す半導体チップＣＨＰ内には、ＭＯＮＯＳモジュールＣＤＭ、ＤＴＭ以外にも各種のモジュールが形成されているが、ここでは図示を省略する。
【００５２】
ＭＯＮＯＳモジュールＤＴＭ、ＣＤＭのそれぞれには、複数のメモリアレイＭＣＵが並んで配置されている。ただし、ＭＯＮＯＳモジュールＤＴＭ内には、書き換えのための電源回路部ＳＣが設けられている。図２には、メモリアレイＭＣＵを拡大した平面概略図を示している。メモリアレイＭＣＵ内には、互いに隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが所定の方向（ゲート幅方向）に延在して配置されており、そのような一組の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含むメモリセルが、上記ゲート幅方向に対して直交する方向に複数並んで配置されている。なお、隣り合うメモリセル同士は、それぞれを構成する制御ゲート電極ＣＧ同士、またはメモリゲート電極ＭＧ同士が対向している。
【００５３】
なお、メモリアレイＭＣＵを拡大した平面概略図では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのみを示し、その他のソース・ドレイン領域およびコンタクトプラグなどの図示は省略している。
【００５４】
メモリアレイＭＣＵ内で所定の方向に延在する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面には、当該方向において所定の間隔で給電用のコンタクトプラグ（図示しない）が接続されている。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに対して複数の給電部が所定の間隔で設けられている。また、メモリアレイＭＣＵ内で制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向に対して直交する方向に延在する素子分離領域が配置され（図示しない）、メモリセルはそれぞれ分離されている。
【００５５】
また、図２には、電源回路部ＳＣを拡大した平面概略図を示している。電源回路部ＳＣ内には、電荷蓄積または平滑化などのため、大面積の容量素子ＣＤが複数設けられている。電源回路部ＳＣは、ＭＯＮＯＳメモリの書込・消去を行うために必要な電圧を発生させるために用いられる。
【００５６】
図１に示すメモリセルＭＣは、図２に示すメモリアレイＭＣＵ内に並んで複数配置されている。また、図１に示す周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱ１、Ｑ２は、例えば図２に示すＭＯＮＯＳモジュールＣＤＭ内のメモリアレイＭＣＵ以外の領域に形成されている。また、図１に示す周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱ１、Ｑ２は、例えば図２に示すＭＯＮＯＳモジュールＤＴＭ内のメモリアレイＭＣＵおよび電源回路部ＳＣ以外の領域にも形成されている。ＭＯＮＯＳモジュールＣＤＭ、ＤＴＭにメタルゲートトランジスタであるＭＩＳＦＥＴＱ１、Ｑ２を設けているのは、信号制御のためである。
【００５７】
また、ＭＩＳＦＥＴＱ１、Ｑ２は、半導体チップＣＨＰ内で、ＭＯＮＯＳモジュールＣＤＭ、ＤＴＭ以外の領域に配置されている、例えば、ＣＰＵなどのプロセッサ、各種アナログ回路、ＳＲＡＭメモリモジュール、および外部入出力回路も、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱ１、Ｑ２により形成されている。
【００５８】
このように、複数のメモリセルＭＣがまとまって形成されているメモリセル領域１Ａと、複数のＭＩＳＦＥＴＱ１、Ｑ２がまとまって形成されている周辺回路領域１Ｂとは明確に区別されている。
【００５９】
これらの周辺回路領域１ＢのＭＩＳＦＥＴのゲート電極は、ゲートラストプロセスにより形成されたメタルゲート電極により構成されている。
【００６０】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図１９を参照して説明する。
【００６１】
図１９は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図１９の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図１に示されるようなメモリセルのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のｐ型ウエルに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。なお、図１に示す不揮発性メモリの例では、メモリゲート電極ＭＧの右側の活性領域がソース領域、制御ゲート電極ＣＧの左側の活性領域がドレイン領域である。
【００６２】
なお、図１９の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴ（図６参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００６３】
また、図１９の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【００６４】
ＳＳＩ方式は、窒化シリコン膜ＮＴにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＮＴにホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現で言うと、ＦＮ方式の書込みは、窒化シリコン膜ＮＴにＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＮＴにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【００６５】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【００６６】
ＳＳＩ方式の書込みでは、例えば図１９の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中に電子を注入することで書込みを行う。
【００６７】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００６８】
ＦＮ方式の書込みでは、例えば図１９の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図６参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【００６９】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図１９の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【００７０】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【００７１】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ）に注入することにより消去を行う。例えば図１９の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【００７２】
ＦＮ方式の消去では、例えば図１９の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図６参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【００７３】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図１９の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【００７４】
読出し時には、例えば図１９の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【００７５】
＜本実施の形態の半導体装置の効果について＞
以下に、メモリセルのゲート電極を半導体膜により構成する場合の比較例の半導体装置の問題点を説明し、本実施の形態の半導体装置の効果について説明する。
【００７６】
スプリットゲート型のＭＯＮＯＳメモリを形成する場合、メモリセルを構成する選択ゲート電極およびメモリゲート電極をシリコン膜などの半導体膜により形成し、その上部にシリサイド層を形成することが考えられる。しかし、ゲート電極の少なくとも一部が半導体膜により構成される場合、ゲート電極をオン状態にするためにゲート電極に電圧を印加すると、トランジスタのチャネル領域の反転時にゲート電極内の底部が空乏化する場合がある。当該空乏化は、ゲート電極内の下部が半導体膜からなる場合、つまり、ゲート電極を構成する半導体膜がゲート電極の直下のゲート絶縁膜に接する場合に顕著となる。このようにゲート電極内で空乏化が起きると、トランジスタの駆動能力が低下する問題が生じる。
【００７７】
また、メモリセルを構成する制御ゲート電極およびメモリゲート電極のそれぞれの上面の高さが高い場合、それらのゲート電極と、層間絶縁膜上に形成する配線との距離が小さくなるため、制御ゲート電極およびメモリゲート電極と配線との間の寄生容量が大きくなる問題が生じる。
【００７８】
これに対し、本実施の形態の半導体装置では、図１に示すように、メモリセルＭＣを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの全てをシリサイド層により構成している。これにより、メモリセルＭＣの駆動時に制御ゲート電極ＣＧまたはメモリゲート電極ＭＧに電圧を印加した際、ゲート電極内に空乏層が生じてメモリセルＭＣを構成する制御トランジスタまたはメモリトランジスタの駆動能力が低下することを防ぐことができる。したがって、半導体装置の性能を向上させることができる。
【００７９】
また、本実施の形態では、メモリセルＭＣを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の高さが、周辺回路領域１ＢのＭＩＳＦＥＴＱ１、Ｑ２を構成するゲート電極Ｇ１、Ｇ２の上面の高さより低い。このため、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれと、層間絶縁膜ＩＬ２上に形成する配線（図示しない）との間の距離を大きくすることができる。したがって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、配線との間の寄生容量を低減することができる。よって、半導体装置の性能を向上させることができる。
【００８０】
また、本実施の形態では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをともにフルシリサイド化しているため、これらのゲート電極を半導体膜により構成した場合に比べて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの抵抗を大幅に低減することができる。これにより、半導体装置を省電力化することができる。また、これらの電極が低抵抗化することで、これらのゲート電極に対して電位を供給するためにコンタクトプラグを接続する領域、つまり給電部を設ける間隔をより大きくすることができる。よって、メモリアレイＭＣＵの面積を縮小することができる。これにより、半導体チップＣＨＰの微細化が容易となるため、半導体装置の性能を向上させることができる。
【００８１】
また、本実施の形態では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをフルシリサイド化している。このため、これらのゲート電極の仕事関数がミッドギャップ化するため、選択トランジスタのしきい値電圧が０．３〜０．４Ｖ程度上がる。これにより、チャネル領域へのｐ型不純物の注入量を減らすことが可能となるため、チャネル領域と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間における電界を緩和することできる。よって、書き込みディスターブを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【００８２】
また、本実施の形態では、ＭＩＳＦＥＴＱ１、Ｑ２のゲート電極Ｇ１、Ｇ２をメタルゲート電極により構成している。これにより、ゲート電極Ｇ１、Ｇ２の微細化および低抵抗化が可能となるため、半導体装置の性能を向上させることができる。
【００８３】
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図３〜図１８を参照して説明する。
【００８４】
図３〜図１８は、本実施の形態の半導体装置の製造工程中の断面図である。図３〜図１８においては、各図の左側から右側に向かって、順にメモリセル領域１Ａおよび周辺回路領域１Ｂの断面図を示している。メモリセル領域１Ａには不揮発性メモリのメモリセルが、周辺回路領域１Ｂには高耐圧のＭＩＳＦＥＴおよび低耐圧のＭＩＳＦＥＴが、それぞれ形成される様子を示す。
【００８５】
ここでは、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、ここでは、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもできる。また、周辺回路領域１Ｂに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴを形成することもできる。
【００８６】
半導体装置を製造工程においては、まず、図３に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウエハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する複数の素子分離領域ＳＴを形成する。
【００８７】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ法またはＬＯＣＯＳ法などにより形成することができる。ここでは、ＳＴＩ法により素子分離領域を形成することについて説明する。
【００８８】
すなわち、半導体基板ＳＢ上に順に酸化シリコン膜および窒化シリコン膜を順に積層した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜および酸化シリコン膜をエッチングし、さらに半導体基板ＳＢの上面に溝を形成する。当該溝は複数形成される。
【００８９】
続いて、それらの溝内に、例えば酸化シリコンからなる絶縁膜を埋め込んだ後、研磨工程などにより、半導体基板ＳＢ上の各絶縁膜を除去することで、複数の素子分離領域ＳＴを形成する。素子分離領域ＳＴは、例えばメモリセル領域１Ａと周辺回路領域１Ｂとの間と、周辺回路領域１Ｂ内に形成するＭＩＳＦＥＴ同士の間とに形成されている。これにより図３に示す構造を得る。
【００９０】
次に、図示は省略するが、メモリセル領域１Ａおよび周辺回路領域１Ｂの半導体基板ＳＢの主面にｐ型ウエルを形成する。ｐ型ウエルは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。なお、メモリセル、高耐圧のＭＩＳＦＥＴまたは低耐圧のＭＩＳＦＥＴなどのそれぞれの形成領域において形成するｐ型ウエルは、同じイオン注入工程で形成することもできるが、各素子の特性の最適化のため、注入時にそれぞれ個別のパターニングを行うことにより、異なるイオン注入工程で形成することも可能である。
【００９１】
次に、図４に示すように、半導体基板ＳＢの主面に、ゲート絶縁膜用の絶縁膜ＩＦ１〜ＩＦ３を形成する。すなわち、メモリセル領域１Ａの半導体基板ＳＢの上面上に絶縁膜ＩＦ３を形成し、周辺回路領域１Ｂの半導体基板ＳＢの上面上に絶縁膜ＩＦ１、ＩＦ２を形成する。絶縁膜ＩＦ１〜ＩＦ３としては、例えば酸化シリコン膜を用いることができる。絶縁膜ＩＦ１およびＩＦ３は、同じ工程で形成する。絶縁膜ＩＦ２は絶縁膜ＩＦ１、ＩＦ３よりも膜厚が大きい。
【００９２】
絶縁膜ＩＦ１〜ＩＦ３の形成工程では、まず、半導体基板ＳＢの上面上に、ＩＳＳＧ（In-Situ Steam Generation）酸化法により、比較的膜厚が大きい絶縁膜ＩＦ２を形成する。その後、フォトリソグラフィ技術およびエッチング法を用いて、周辺回路領域１Ｂ内において高耐圧のＭＩＳＦＥＴを形成する領域に絶縁膜ＩＦ２を残し、他の領域の絶縁膜ＩＦ２を除去する。続いて、熱酸化法などを用いて、メモリセル領域１Ａと、周辺回路領域１Ｂ内において低耐圧のＭＩＳＦＥＴを形成する領域とにおいて、半導体基板ＳＢ上に比較的膜厚が小さい絶縁膜ＩＦ３、ＩＦ１をそれぞれ形成する。
【００９３】
なお、絶縁膜ＩＦ３の膜厚を絶縁膜ＩＦ１の膜厚より厚くしたい場合もあるが、その際は、上記絶縁膜ＩＦ２を残して他の領域の絶縁膜ＩＦ２を除去するときに、絶縁膜ＩＦ１を形成する領域も含めて絶縁膜ＩＦ２を残し、その後絶縁膜ＩＦ３を形成する。その後、絶縁膜ＩＦ１を形成する領域の絶縁膜、つまり絶縁膜ＩＦ２および絶縁膜ＩＦ３の積層膜をフォトリソグラフィ技術およびエッチング法を用いて除去した後、絶縁膜ＩＦ３より薄い絶縁膜ＩＦ１を形成することにより、絶縁膜ＩＦ３の膜厚を絶縁膜ＩＦ１の膜厚より厚くすることが可能である。
【００９４】
その後、絶縁膜ＩＦ１〜ＩＦ３の上面を覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板ＳＢ上に多結晶シリコン膜からなるシリコン膜ＰＳ１を形成する。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。
【００９５】
なお、シリコン膜ＰＳ１を用いて周辺回路領域１Ｂに形成される後述のダミーゲート電極は、後の工程で除去される。このため、周辺回路領域１Ｂのシリコン膜ＰＳ１については、抵抗低減を考慮して不純物を導入する必要はないが、シリコン膜ＰＳ１をエッチングにより除去することを考慮すると、例えばｎ型の不純物を導入しておくことが好ましい。シリコン膜ＰＳ１に導入するｎ型不純物としては、例えばリン（Ｐ）を好適に用いることができる。
【００９６】
その後、シリコン膜ＰＳ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４は例えば窒化シリコン（ＳｉＮ）からなるキャップ絶縁膜である。絶縁膜ＩＦ４の膜厚は、例えば２０〜５０ｎｍ程度とすることができる。
【００９７】
次に、図５に示すように、メモリセル領域１Ａの絶縁膜ＩＦ４、シリコン膜ＰＳ１および絶縁膜ＩＦ３からなる積層膜を、フォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、メモリセル領域１Ａでは、絶縁膜ＩＦ３からなるゲート絶縁膜ＧＩ３が形成される。また、このエッチング工程により、メモリセル領域１Ａのシリコン膜ＰＳ１からなるゲートパターンＧＰ１が形成される。ゲートパターンＧＰ１は、後の工程でシリサイド化されることで制御ゲート電極となるパターンである。ゲートパターンＧＰ１は、平面視において所定の方向に延在するパターンである。当該所定の方向とは、図５の奥行き方向である。
【００９８】
上記のパターニング工程は、例えば次のようにして行うことができる。すなわち、メモリセル領域１Ａの絶縁膜ＩＦ４、シリコン膜ＰＳ１および絶縁膜ＩＦ３を、フォトリソグラフィ技術およびドライエッチング法を用いて加工する。これにより、ゲートパターンＧＰ１およびゲート絶縁膜ＧＩ３を形成する。なお、最初にメモリセル領域１Ａの絶縁膜ＩＦ４をフォトリソグラフィ技術およびドライエッチング法を用いて加工し、その後に絶縁膜ＩＦ４をマスクとして、シリコン膜ＰＳ１および絶縁膜ＩＦ３を加工することも可能である。
【００９９】
次に、図６に示すように、半導体基板ＳＢの主面全面上に、メモリトランジスタのゲート絶縁膜用のＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ３、ＩＦ４およびゲートパターンＧＰ１からなる積層膜の側壁および上面とを覆い、周辺回路領域１Ｂの絶縁膜ＩＦ１、ＩＦ２、ＩＦ４およびシリコン膜ＰＳ１を含む膜の側壁および上面を覆っている。
【０１００】
ＯＮＯ膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜ＯＸ２との積層膜からなる。
【０１０１】
酸化シリコン膜ＯＸ１、ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ酸化を用いることも可能である。窒化シリコン膜ＮＴは、例えばＣＶＤ法により形成することができる。
【０１０２】
本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＮＴを形成している。電荷蓄積層として用いる膜は、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜（高誘電率絶縁膜）を電荷蓄積層または電荷蓄積部として使用することもできる。なお、ＯＮＯ膜ＯＮを形成する際には、半導体基板ＳＢ上に形成されたシリコン膜ＰＳ１などの構造体が高温に曝されることが考えられる。
【０１０３】
酸化シリコン膜ＯＸ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＮＴの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＯＸ２の厚みは、例えば２〜１０ｎｍ程度とすることができる。
【０１０４】
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて多結晶のシリコン膜ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて露出していたＯＮＯ膜ＯＮの側壁および上面は、シリコン膜ＰＳ２により覆われる。つまり、ゲートパターンＧＰ１の側壁には、ＯＮＯ膜ＯＮを介してシリコン膜ＰＳ２が形成される。シリコン膜ＰＳ２の膜厚は、例えば４０ｎｍである。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２は、例えばｐ型の不純物（例えばホウ素（Ｂ））を比較的高い濃度で導入された膜である。シリコン膜ＰＳ２は、後述のゲートパターンＧＰ２および後述のメモリゲート電極ＭＧを形成するための膜である。
【０１０５】
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ＯＮＯ膜ＯＮの上面などのように、半導体基板ＳＢの主面に沿う面の上に、当該面に沿ってシリコン膜ＰＳ２が形成された場合、シリコン膜ＰＳ２の膜厚とは、半導体基板ＳＢの主面に対して垂直な方向におけるシリコン膜ＰＳ２の厚さをいう。また、ＯＮＯ膜ＯＮの側壁のように、半導体基板ＳＢの主面に対して垂直な壁に接して形成される部分のシリコン膜ＰＳ２の場合、当該側壁に対して垂直な方向におけるシリコン膜ＰＳ２の厚さをいう。
【０１０６】
次に、図７に示すように、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）することで、ＯＮＯ膜ＯＮの上面を露出させる。当該エッチバック工程では、シリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩ３、ＩＦ４およびゲートパターンＧＰ１からなる積層膜の両方の側壁上に、ＯＮＯ膜ＯＮを介して、シリコン膜ＰＳ２をサイドウォール状に残す。
【０１０７】
これにより、メモリセル領域１Ａにおいて、上記積層膜の側壁のうち、一方の側壁に、ＯＮＯ膜ＯＮを介してサイドウォール状に残存したシリコン膜ＰＳ２からなるゲートパターンＧＰ２が形成される。ゲートパターンＧＰ１の一方の側壁に形成されたゲートパターンＧＰ２は、後の工程でシリサイド化され、メモリゲート電極となる半導体膜である。上記エッチバックにより、周辺回路領域１ＢのＯＮＯ膜ＯＮの上面が露出する。
【０１０８】
次に、図８に示すように、フォトリソグラフィ技術を用いて、ゲートパターンＧＰ１の一方の側壁に隣接するゲートパターンＧＰ２を覆い、かつ、ゲートパターンＧＰ１の他方の側壁に隣接するシリコン膜ＰＳ２を露出するフォトレジストパターン（図示しない）を半導体基板ＳＢ上に形成する。その後、そのフォトレジストパターンをエッチングマスクとしてエッチングを行うことにより、ゲートパターンＧＰ１を挟んでゲートパターンＧＰ２の反対側に形成されたシリコン膜ＰＳ２を除去する。その後、当該フォトレジストパターンを除去する。このとき、ゲートパターンＧＰ２は、フォトレジストパターンで覆われているため、エッチングされずに残存する。
【０１０９】
続いて、ＯＮＯ膜ＯＮのうち、ゲートパターンＧＰ２で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、ゲートパターンＧＰ２の直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩ３、ＩＦ４およびゲートパターンＧＰ１を含む積層膜と、ゲートパターンＧＰ２との間に位置するＯＮＯ膜ＯＮは、除去されずに残る。他の領域のＯＮＯ膜ＯＮは除去されるため、メモリセル領域１Ａの半導体基板ＳＢの上面が露出し、また、メモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＩＦ４の上面が露出する。また、ゲートパターンＧＰ１の側壁であって、ゲートパターンＧＰ２と隣接していいない方の側壁が露出する。
【０１１０】
このようにして、ゲートパターンＧＰ１と隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介してゲートパターンＧＰ２が形成される。
【０１１１】
次に、図９に示すように、周辺回路領域１Ｂの絶縁膜ＩＦ４、シリコン膜ＰＳ１、絶縁膜ＩＦ１およびＩＦ２をフォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、高耐圧ＭＩＳＦＥＴを形成する領域に、シリコン膜ＰＳ１からなるダミーゲート電極Ｄ２と、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＩ２とを形成する。また、低耐圧ＭＩＳＦＥＴを形成する領域に、シリコン膜ＰＳ１からなるダミーゲート電極Ｄ１と、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ１とを形成する。ダミーゲート電極Ｄ１、Ｄ２は、後の工程で除去される半導体膜である。
【０１１２】
次に、図１０に示すように、複数のｎ−型半導体領域（不純物拡散領域）ＥＸを、イオン注入法などを用いて形成する。すなわち、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、絶縁膜ＩＦ４、ゲートパターンＧＰ１、ゲートパターンＧＰ２、ダミーゲート電極Ｄ１、Ｄ２およびＯＮＯ膜ＯＮなどをマスクとして用いて半導体基板ＳＢにイオン注入法で導入することにより、複数のｎ−型半導体領域ＥＸを形成する。ｎ−型半導体領域ＥＸの形成前に、ゲートパターンＧＰ１、ＧＰ２からなる構造体の側壁と、ダミーゲート電極Ｄ１、Ｄ２のそれぞれの側壁とをそれぞれ覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。
【０１１３】
メモリセル領域１Ａにおいて、ゲートパターンＧＰ１およびゲートパターンＧＰ２を含む構造体の横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域ＥＸは、後に形成するメモリセル領域１Ａの制御トランジスタおよびメモリトランジスタのソース・ドレイン領域の一部を構成する。また、周辺回路領域１Ｂにおいて、ダミーゲート電極Ｄ１、Ｄ２のそれぞれの横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域ＥＸは、後に形成する周辺回路領域１Ｂの各ＭＩＳＦＥＴのソース・ドレイン領域の一部を構成する。メモリセル領域１Ａと周辺回路領域１Ｂのそれぞれのｎ−型半導体領域ＥＸは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１１４】
次に、図１１に示すように、メモリセル領域１ＡのゲートパターンＧＰ１、ゲートパターンＧＰ２、ゲート絶縁膜ＧＩ３、ＩＦ４およびＯＮＯ膜ＯＮを含む構造体の両側の側壁を覆うサイドウォールＳＷを形成する。また、同工程により、周辺回路領域１Ｂにおいて、ゲート絶縁膜ＧＩ１、絶縁膜ＩＦ７およびダミーゲート電極Ｄ１からなる積層膜と、ゲート絶縁膜ＧＩ２、絶縁膜ＩＦ７およびダミーゲート電極Ｄ２からなる積層膜とのそれぞれの両側の側壁を覆うサイドウォールＳＷを形成する。
【０１１５】
サイドウォールＳＷは、例えばＣＶＤ法を用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および絶縁膜ＩＦ４の上面を露出させることにより、自己整合的に形成することができる。つまり、サイドウォールＳＷは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。なお、積層膜の形成方法を工夫して、それぞれの素子特性に最適なサイドウォール幅を持つようにすることもできるが、説明は省略する。
【０１１６】
続いて、ｎ＋型半導体領域（不純物拡散領域）ＤＦを、イオン注入法などを用いてメモリセル領域１Ａおよび周辺回路領域１Ｂに形成する。すなわち、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を、絶縁膜ＩＦ４、ゲートパターンＧＰ１、ゲートパターンＧＰ２、ダミーゲート電極Ｄ１、Ｄ２、ＯＮＯ膜ＯＮおよびサイドウォールＳＷなどをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢにイオン注入法で導入することで、ｎ＋型半導体領域ＤＦを形成することができる。ｎ＋型半導体領域ＤＦは、ｎ−型半導体領域ＥＸよりも不純物濃度が高く、かつ接合深さが深い。
【０１１７】
これにより、エクステンション領域であるｎ−型半導体領域ＥＸと、ｎ−型半導体領域ＥＸよりも不純物濃度が高い拡散層であるｎ＋型半導体領域ＤＦとからなり、ＬＤＤ構造を有するソース・ドレイン領域が形成される。
【０１１８】
メモリセル領域１Ａにおいて、ゲートパターンＧＰ１およびゲートパターンＧＰ２を含む構造体の横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＤＦは、後に形成するメモリセル領域１Ａの制御トランジスタおよびメモリトランジスタのソース・ドレイン領域を構成する。また、周辺回路領域１Ｂにおいて、ダミーゲート電極Ｄ１、Ｄ２のそれぞれの横の半導体基板ＳＢの上面に形成されたｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＤＦは、後に形成する周辺回路領域１Ｂの低耐圧ＭＩＳＦＥＴのソース・ドレイン領域を構成する。メモリセル領域１Ａと周辺回路領域１Ｂのそれぞれのｎ＋型半導体領域ＤＦは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１１９】
続いて、ソースおよびドレイン用の半導体領域（ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【０１２０】
次に、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、形成することができる。具体的には、次のようにしてシリサイド層Ｓ１を形成することができる。
【０１２１】
すなわち、まず、ｎ＋型半導体領域ＤＦの上面上およびゲートパターンＧＰ２の上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層Ｓ１形成用の金属膜を形成（堆積）する。当該金属膜、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。
【０１２２】
それから、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、ｎ＋型半導体領域ＤＦおよびゲートパターンＧＰ２の各表層部分を、当該金属膜と反応させる。これにより、ｎ＋型半導体領域ＤＦおよびゲートパターンＧＰ２のそれぞれの上部に、シリサイド層Ｓ１が形成される。その後、未反応の当該金属膜をウェットエッチングなどにより除去し、図１１に示す構造を得る。
【０１２３】
シリサイド層Ｓ１は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層とすることができる。なお、ゲートパターンＧＰ１の上面はキャップ膜である絶縁膜ＩＦ４により覆われているため、ゲートパターンＧＰ１の上部にシリサイド層Ｓ１は形成されない。同様に、周辺回路領域１Ｂのダミーゲート電極Ｄ１、Ｄ２のそれぞれの上部もキャップ膜に覆われているため、それらの電極の上部にシリサイド層Ｓ１は形成されない。なお、サイドウォール状のゲートパターンＧＰ２の上部は露出しているため、その露出部にはシリサイドＳ１が形成される。ただし、このシリサイドＳ１は、後の工程において行うＣＭＰ（Chemical Mechanical Polishing）法による研磨工程により、完全に除去される。
【０１２４】
次に、図１２に示すように、半導体基板ＳＢの主面全面上に、ゲートパターンＧＰ１、ゲートパターンＧＰ２、およびサイドウォールＳＷを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えばゲートパターンＧＰ１の膜厚よりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
【０１２５】
続いて、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨する。これにより、ゲートパターンＧＰ１、ゲートパターンＧＰ２、周辺回路領域１Ｂのダミーゲート電極Ｄ１およびＤ２のそれぞれの上面を露出させる。つまり、この研磨工程では、ゲートパターンＧＰ１、ゲートパターンＧＰ２、ダミーゲート電極Ｄ１およびＤ２のそれぞれの上面が露出するまで、層間絶縁膜ＩＬ１を研磨する。これにより、絶縁膜ＩＦ４は除去され、サイドウォールＳＷの上部も一部除去される。また、ゲートパターンＧＰ２上のシリサイドＳ１は、この工程により、ゲートパターンＧＰ２の上部の一部とともに除去される。
【０１２６】
次に、図１３に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ５を形成した後、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ５を加工する。これにより、絶縁膜ＩＦ５はメモリセル領域１Ａに残る。つまり、絶縁膜ＩＦ５はゲートパターンＧＰ１、ＧＰ２のそれぞれの上面を覆っており、ダミーゲート電極Ｄ１、Ｄ２を露出している。絶縁膜ＩＦ５は、酸化シリコン膜または窒化シリコン膜からなる。
【０１２７】
その後、ダミーゲート電極Ｄ１、Ｄ２をエッチングして除去する。ここでは、絶縁膜ＩＦ５を、ゲートパターンＧＰ１、ＧＰ２を保護するマスクとして用いて、例えばアルカリ水溶液によりウェットエッチングを行うことで、ダミーゲート電極Ｄ１、Ｄ２を除去する。このアルカリ水溶液としては、例えばアンモニア水（ＮＨ４ＯＨ）を用いる。ダミーゲート電極Ｄ１、Ｄ２が除去されたことにより、ゲート絶縁膜ＧＩ１、ＧＩ２のそれぞれの上に溝（凹部、窪み部）が形成される。周辺回路領域１Ｂのゲート絶縁膜ＧＩ１上の溝は、ダミーゲート電極Ｄ１が除去された領域であり、当該溝の両側の側壁はサイドウォールＳＷにより構成されている。周辺回路領域１Ｂのゲート絶縁膜ＧＩ２上の溝は、ダミーゲート電極Ｄ２が除去された領域であり、当該溝の両側の側壁はサイドウォールＳＷにより構成されている。
【０１２８】
次に、図１４に示すように、半導体基板ＳＢ上、つまり、上記の複数の溝のそれぞれの内面（底面および側壁）上を含む層間絶縁膜ＩＬ１上に、絶縁膜ＨＫを形成する。その後、半導体基板ＳＢ上、つまり絶縁膜ＨＫ上に、上記の各溝を完全に埋め込むように、ゲート電極用の導電膜として金属膜ＭＥ１およびＭＥ２を順に形成する。
【０１２９】
絶縁膜ＨＫおよび金属膜ＭＥ１の形成工程において、上記の各溝の内側は完全には埋まらず、金属膜ＭＥ２を金属膜ＭＥ１上に形成することにより、各溝は完全に埋まった状態になる。また、金属膜ＭＥ１、ＭＥ２からなる金属膜ＭＥは、層間絶縁膜ＩＬ１上にも形成される。
【０１３０】
絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜であり、当該金属膜は、ゲート電極用の導電膜である。具体的には、絶縁膜ＨＫは、後に周辺回路領域１Ｂに形成する低耐圧ＭＩＳＦＥＴのゲート絶縁膜を構成する膜である。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。
【０１３１】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫの膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【０１３２】
金属膜ＭＥ１、ＭＥ２としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などの金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
【０１３３】
ここでは、例えば金属膜ＭＥ１を、窒化チタン（ＴｉＮ）膜により形成し、当該窒化チタン膜上の金属膜ＭＥ２を、アルミニウム（Ａｌ）膜により形成する。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後で形成するゲート電極の低抵抗化を図ることができる。
【０１３４】
次に、図１５に示すように、上記の複数の溝のそれぞれの外部の不要な金属膜ＭＥおよび絶縁膜ＨＫをＣＭＰ法などによって研磨して除去することにより、各溝内に絶縁膜ＨＫおよび金属膜ＭＥ１、ＭＥ２を埋め込む。このとき、絶縁膜ＩＦ５も除去する。これにより、ゲートパターンＧＰ１、ＧＰ２を露出させる。また、周辺回路領域１Ｂのゲート絶縁膜ＧＩ１上の溝内に埋め込まれた金属膜ＭＥ１、ＭＥ２により、ゲート電極Ｇ１が形成される。また、周辺回路領域１Ｂのゲート絶縁膜ＧＩ２上の溝内に埋め込まれた金属膜ＭＥ１、ＭＥ２により、ゲート電極Ｇ２が形成される。
【０１３５】
これにより、周辺回路領域１Ｂにおいて、低耐圧のＭＩＳＦＥＴＱ１と、高耐圧のＭＩＳＦＥＴＱ２とが形成される。ＭＩＳＦＥＴＱ１はゲート絶縁膜ＧＩ１上のゲート電極Ｇ１とその横のソース・ドレイン領域とを有し、ＭＩＳＦＥＴＱ２はゲート絶縁膜ＧＩ２上のゲート電極Ｇ２とその横のソース・ドレイン領域とを有する。
【０１３６】
ゲート電極Ｇ１の直下の絶縁膜ＨＫおよびゲート絶縁膜ＧＩ１は、ＭＩＳＦＥＴＱ１のゲート絶縁膜を構成している。ゲート電極Ｇ２の直下の絶縁膜ＨＫおよびゲート絶縁膜ＧＩ２は、ＭＩＳＦＥＴＱ２のゲート絶縁膜を構成している。ゲート電極Ｇ１、Ｇ２はメタルゲート電極である。本実施の形態では、ダミーゲート電極Ｄ１、Ｄ２を除去してゲート電極Ｇ１、Ｇ２に置き換えている。このため、ダミーゲート電極Ｄ１、Ｄ２は、擬似的なゲート電極であり、置換用ゲート電極とみなすことができる。
【０１３７】
また、本実施の形態では、金属膜を用いてゲート電極Ｇ１、Ｇ２を形成し、それぞれの電極をメタルゲート電極としている。このため、ゲート電極Ｇ１、Ｇ２の空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
【０１３８】
周辺回路領域１Ｂにおいて、ゲート電極Ｇ１は、底面および側壁がゲート絶縁膜ＧＩ１上の絶縁膜ＨＫに隣接する。つまりゲート電極Ｇ１と半導体基板ＳＢとの間には、ゲート絶縁膜ＧＩ１と絶縁膜ＨＫとが介在しており、ゲート電極Ｇ１とサイドウォールＳＷとの間には、少なくとも絶縁膜ＨＫが介在している。同様に、ゲート電極Ｇ２は、底面および側壁がゲート絶縁膜ＧＩ２上の絶縁膜ＨＫに隣接する。つまりゲート電極Ｇ２と半導体基板ＳＢとの間には、ゲート絶縁膜ＧＩ２と絶縁膜ＨＫとが介在しており、ゲート電極Ｇ２とサイドウォールＳＷとの間には、少なくとも絶縁膜ＨＫが介在している。
【０１３９】
ここで、上記のように、層間絶縁膜ＩＬ１上の余分な金属膜ＭＥを除去するためにＣＭＰ法などによる研磨工程を行った際、研磨レートの違いにより、メモリセル領域１Ａの層間絶縁膜ＩＬ１、サイドウォールＳＷ、ゲートパターンＧＰ１およびＧＰ２それぞれの高さは、周辺回路領域１Ｂの層間絶縁膜ＩＬ１、サイドウォールＳＷ、ゲート電極Ｇ１およびＧ２のそれぞれの高さよりも低くなる。つまり、メモリセル領域１Ａと周辺回路領域１Ｂとで、研磨対象に高低差が生じる。
【０１４０】
例えば、上記研磨工程後に周辺回路領域１Ｂの層間絶縁膜ＩＬ１、サイドウォールＳＷ、ゲート電極Ｇ１およびＧ２のそれぞれの高さが５０ｎｍである場合、メモリセル領域１Ａの半導体基板ＳＢ上の構造体の高さは周辺回路領域１Ｂの構造体の高さよりも１０〜２０ｎｍ程度低くなる。この場合、例えば、メモリセル領域１Ａの層間絶縁膜ＩＬ１、サイドウォールＳＷ、ゲートパターンＧＰ１およびＧＰ２それぞれの高さは３０ｎｍになる。
【０１４１】
これは、上記研磨工程中に層間絶縁膜ＩＬ１上の金属膜ＭＥを除去した後、当該研磨が終わるまでの間に、研磨レートが周辺回路領域１Ｂよりも速いメモリセル領域１ＡのゲートパターンＧＰ１、ＧＰ２などが、周辺回路領域１Ｂのゲート電極Ｇ１、Ｇ２などよりも大きく削られるためである。このような研磨レートの差が生じる理由は、周辺回路領域１Ｂにおいて、研磨されにくいメタルゲート電極であるゲート電極Ｇ１、Ｇ２が多く存在し、これに比べて、メモリセル領域１Ａにおいて、メタルゲート電極が存在せず、研磨されやすいシリコン膜からなるゲートパターンＧＰ１、ＧＰ２が多く存在することにある。
【０１４２】
つまり、周辺回路領域１Ｂにはゲート電極として金属膜が高い密度で形成されているのに対し、メモリセル領域１Ａにはメタルゲート電極が形成されていないため、研磨工程では、メモリセル領域１Ａの膜の方が周辺回路領域１Ｂの膜よりも速く研磨される。このようにゲート電極の材料またはそれらの密度に起因して生じる研磨レートの差を利用して、本実施の形態ではゲートパターンＧＰ１、ＧＰ２の高さを低くしている。
【０１４３】
次に、図１６に示すように、周辺回路領域１Ｂを覆う絶縁膜ＩＦ６のパターンを、フォトリソグラフィ技術およびエッチング法を用いて形成する。絶縁膜ＩＦ６はメモリセル領域１ＡのゲートパターンＧＰ１、ＧＰ２の上面を露出し、ゲート電極Ｇ１、Ｇ２を覆う絶縁膜であり、例えば酸化シリコン膜などからなる。次に、半導体基板ＳＢの主面全面上に、サリサイドプロセス用の金属膜ＭＦを、例えばスパッタリング法などにより形成する。当該金属膜、単体の金属膜（純金属膜）または合金膜を用いることができ、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜からなり、スパッタリング法などを用いて形成することができる。
【０１４４】
金属膜ＭＦは絶縁膜ＩＦ６、ゲートパターンＧＰ１およびＧＰ２に接しており、ゲート電極Ｇ１、Ｇ２には接していない。金属膜ＭＦの厚さは、その下のゲートパターンＧＰ１、ＧＰ２のそれぞれを構成するシリコン膜を全てシリサイドに変えることができる厚さが必要である。
【０１４５】
なお、絶縁膜ＩＦ６の形成後であって、金属膜ＭＦの形成前において、ゲートパターンＧＰ１、ＧＰ２の上面をエッチバックする工程を設けてもよい。このようなエッチバックを行い、ゲートパターンＧＰ１、ＧＰ２のそれぞれの上面の高さを低くすれば、後の工程でゲートパターンＧＰ１、ＧＰ２をシリサイド化して形成する制御ゲート電極およびメモリゲート電極が、ＯＮＯ膜ＯＮ上の経路を通じてリークまたは短絡することを防ぐことができる。また、上記のようなエッチバックによりゲートパターンＧＰ１、ＧＰ２のそれぞれの上面の高さを低くすれば、後にゲートパターンＧＰ１、ＧＰ２のシリサイド化のために行う熱処理の時間を短縮することができる。このため、周辺回路領域１Ｂの絶縁膜ＨＫが熱処理によりダメージを受けることを防ぐことができる。
【０１４６】
次に、図１７に示すように、半導体基板ＳＢに対して熱処理（シリサイド層Ｓ１形成用の熱処理）を施すことによって、ゲートパターンＧＰ１、ＧＰ２を、金属膜ＭＦと反応させる。これにより、ゲートパターンＧＰ１をフルシリサイド化した制御ゲート電極ＣＧと、ゲートパターンＧＰ２をフルシリサイド化したメモリゲート電極ＭＧとを形成する。シリサイド層からなる制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばコバルトシリサイド層、ニッケルシリサイド層、または、ニッケル白金シリサイド層により構成される。
【０１４７】
その後、未反応の金属膜ＭＦをウェットエッチングなどにより除去する。このウェットエッチング工程では、ゲートパターンＧＰ１、ＧＰ２を構成する半導体膜と反応しなかった余分な金属膜を薬液により除去する。この際、金属からなるゲート電極Ｇ１、Ｇ２は絶縁膜ＩＦ６により覆われているため、当該薬液に晒されることはなく、除去されない。
【０１４８】
これにより、ゲート電極Ｇ１、Ｇ２が除去されることを防ぎつつ、ゲートパターンＧＰ１、ＧＰ２をシリサイド化することができる。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれは、その上面から下面に亘って、全てシリサイド層により構成されており、半導体層を含んでいない。また、制御ゲート電極ＣＧとゲート絶縁膜ＧＩ３の間、および、メモリゲート電極ＭＧとＯＮＯ膜ＯＮとの間には、半導体膜は形成されていない。つまり、ゲート絶縁膜ＧＩ３は制御ゲート電極ＣＧを構成するシリサイド層に接しており、ＯＮＯ膜ＯＮの上面はメモリゲート電極ＭＧを構成するシリサイド層に接している。
【０１４９】
以上の工程により、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、それらの横の半導体基板ＳＢの主面に形成されたソース・ドレイン領域とを含むメモリセルＭＣが形成される。すなわち、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧと、制御ゲート電極ＣＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、制御ゲート電極ＣＧの直下のゲート絶縁膜ＧＩ３は、制御トランジスタのゲート絶縁膜を構成している。また、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、メモリトランジスタを構成している。また、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮは、メモリトランジスタのゲート絶縁膜を構成している。
【０１５０】
このように、制御トランジスタおよびメモリトランジスタは一対のソース・ドレイン領域を共有しており、この制御トランジスタおよびメモリトランジスタにより、メモリセルＭＣが構成されている。
【０１５１】
次に、図１８に示すように、層間絶縁膜および複数のコンタクトプラグを形成する。ここではまず、メモリセル領域１Ａおよび周辺回路領域１Ｂを含む半導体基板ＳＢの上面全体を覆う層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１、Ｇ２および層間絶縁膜ＩＬ１のそれぞれの上面を覆っている。
【０１５２】
続いて、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ２上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬ１、ＩＬ２およびＩＦ６をドライエッチングする。これにより、層間絶縁膜ＩＬ１、ＩＬ２を貫通するコンタクトホール（開口部、貫通孔）と、層間絶縁膜ＩＬ１、ＩＬ２およびＩＦ６を貫通するコンタクトホールとをそれぞれ複数形成する。
【０１５３】
続いて、各コンタクトホール内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを複数形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ２上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。なお、図面の簡略化のために、図１８では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１５４】
コンタクトホールに埋め込まれたコンタクトプラグＣＰは、ｎ＋型半導体領域ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびＧ２のそれぞれの上部などに接続されるように形成される。各コンタクトホールの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＤＦの表面上のシリサイド層Ｓ１の一部、制御ゲート電極ＣＧの一部、メモリゲート電極ＭＧの一部、ゲート電極Ｇ１の一部またはゲート電極Ｇ２の一部などが露出される。なお、図１８の断面図においては、ｎ＋型半導体領域ＤＦの表面上のシリサイド層Ｓ１の一部が複数のコンタクトホールの底部で露出して、それらのコンタクトホールを埋めるコンタクトプラグＣＰとｎ＋型半導体領域ＤＦとが電気的に接続された断面が示されている。
【０１５５】
共にゲート幅方向に延在する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに対しては、図示していない領域において、所定の間隔でコンタクトプラグＣＰが接続されている。つまり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれに対して、複数の給電部が所定の間隔で設けられている。
【０１５６】
この後は、図示は省略するが、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ２上に第１層目の配線を含む第１配線層を形成する。この配線は、ダマシン技術を用いて形成することができる。第１配線層は、層間絶縁膜と、それを貫通する第１層目の配線とを有する。複数の第１層目の配線は、図１８に示す各コンタクトプラグＣＰの上面に接続される。その後、第１配線層上に、第２配線層、第３配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。
【０１５７】
以上のようにして、本実施の形態の半導体装置が製造される。なお、ここではダミーゲート電極の除去後に絶縁膜ＨＫを形成する、いわゆるｈｉｇｈ−ｋラストの製造方法を例として説明したが、ダミーゲート電極の除去前に絶縁膜ＨＫを形成する、いわゆるｈｉｇｈ−ｋファーストの製造方法を用いてもよい。
【０１５８】
＜本実施の形態の半導体装置の製造方法の効果について＞
以下に、比較例の半導体装置、つまり、メモリセルのゲート電極を半導体膜により構成し、また、周辺回路領域のゲート電極を、ゲートラストプロセスにより形成した金属膜により構成する場合の半導体装置の製造方法の問題点を説明し、本実施の形態の半導体装置の製造方法の効果について説明する。
【０１５９】
スプリットゲート型のＭＯＮＯＳメモリを形成する場合、メモリセルを構成する選択ゲート電極およびメモリゲート電極をシリコン膜などの半導体膜により構成し、その上部にシリサイド層を形成することが考えられる。しかし、ゲート電極の少なくとも一部が半導体膜により構成される場合、ゲート電極をオン状態にするためにゲート電極に電圧を印加した際、トランジスタのチャネル領域の反転時にゲート電極内の底部が空乏化する。このようにゲート電極内で空乏化が起きると、トランジスタの駆動能力が低下する問題が生じる。
【０１６０】
また、半導体基板上の一部のゲート電極を、ゲートラストプロセスにより形成する場合には、半導体基板上にダミーゲート電極を形成し、ダミーゲート電極間を層間絶縁膜により埋め込む。その後、層間絶縁膜の上面を研磨してダミーゲート電極の上面を露出させ、続いてダミーゲート電極を除去して溝を形成した後、当該溝内に例えばメタルゲート電極を埋め込んで形成する。ここで、メモリセルを構成する制御ゲート電極およびメモリゲート電極を半導体膜により構成し、周辺回路領域のＭＩＳＦＥＴのゲート電極をゲートラストプロセスを用いて形成した金属膜により構成する場合、次のような問題が生じる。
【０１６１】
すなわち、上記研磨を行う際、半導体膜からなる制御ゲート電極およびメモリゲート電極が形成されたメモリセル領域と、メタルゲート電極を有する周辺回路領域とでは研磨特性が異なる。このため、制御ゲート電極およびメモリゲート電極の高さがメタルゲート電極に比べて低くなる。このとき、複数の制御ゲート電極同士の間で高さにばらつきが生じ、複数のメモリゲート電極同士の間で高さにばらつきが生じる虞がある。
【０１６２】
当該研磨の後、制御ゲート電極およびメモリゲート電極のそれぞれの上面を覆うシリサイド層を形成した場合、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの高さにばらつきがあることに起因して、当該シリサイド層の下の半導体膜の厚さにばらつきが生じ、これにより、複数のメモリセル同士の間で特性にばらつきが起こる問題が生じる。特に、ゲート電極内に半導体膜が残っている場合と残っていない場合とでは、ゲート絶縁膜に接するゲート電極材質の違いにより、仕事関数に大きなばらつきが生じる。
【０１６３】
これに対し、本実施の形態の半導体装置の製造方法では、図１７に示すように、メモリセルＭＣを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの全てをシリサイド層により構成している。これにより、メモリセルＭＣの駆動時に制御ゲート電極ＣＧまたはメモリゲート電極ＭＧに電圧を印加した際、ゲート電極内に空乏層が生じることに起因して、メモリセルＭＣを構成する制御トランジスタまたはメモリトランジスタの駆動能力が低下することを防ぐことができる。したがって、半導体装置の性能を向上させることができる。
【０１６４】
また、本実施の形態では、図１６を用いて説明した研磨レートの違いにより、周辺回路領域１Ｂのゲート電極Ｇ１、Ｇ２よりも、ゲートパターンＧＰ１、ＧＰ２の方が高さは低くなる。このため、図１８に示すメモリセルＭＣを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の高さは、周辺回路領域１ＢのＭＩＳＦＥＴＱ１、Ｑ２を構成するゲート電極Ｇ１、Ｇ２の上面の高さより低い。したがって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれと、層間絶縁膜ＩＬ２上に形成する配線（図示しない）との間の距離を大きくすることができる。したがって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧと、配線との間の寄生容量を低減することができる。よって、半導体装置の性能を向上させることができる。
【０１６５】
また、本実施の形態では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをともにフルシリサイド化しているため、これらのゲート電極を半導体膜により構成した場合に比べて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの抵抗を大幅に低減することができる。これにより、半導体装置を省電力化することができる。また、これらの電極が低抵抗化することで、これらのゲート電極に対して電位を供給するためにコンタクトプラグを接続する領域、つまり給電部を設ける間隔をより大きくすることができる。よって、メモリアレイＭＣＵの面積を縮小することができる。これにより、半導体チップＣＨＰの微細化が容易となるため、半導体装置の性能を向上させることができる。
【０１６６】
また、本実施の形態では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをフルシリサイド化している。このため、これらのゲート電極の仕事関数がミッドギャップ化するため、選択トランジスタのしきい値電圧が０．３〜０．４Ｖ程度上がる。これにより、チャネル領域へのｐ型不純物の注入量を減らすことが可能となるため、チャネル領域と制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間における電界を緩和することできる。よって、書き込みディスターブを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１６７】
また、本実施の形態では、図１５を用いて説明した研磨工程に起因して、図１８に示す複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧのそれぞれの高さにばらつきが生じたとしても、メモリセルの特性にばらつきが生じることを防ぐことができる。
【０１６８】
すなわち、例えば、上記研磨工程により制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの高さにばらつきが生じた場合、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上部に形成するシリサイド層の膜厚にばらつきが生じる。このとき、ゲート電極同士の間で上部に接するシリサイド層の膜厚が異なることで、ゲート電極の仕事関数の変化に差が生じるため、複数のメモリセル同士の間で特性ばらつきが起こる問題が生じる。
【０１６９】
しかし、本実施の形態では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをフルシリサイド化しているため、メモリセル領域１Ａの各ゲート電極同士の間で、ゲート電極内の半導体膜の体積に差が生じることはない。よって、上記特性ばらつきが生じることを防ぐことができる。
【０１７０】
また、本実施の形態では、図１５を用いて説明した研磨工程に研磨レートの違いにより、図１８に示す複数の制御ゲート電極ＣＧおよび複数のメモリゲート電極ＭＧのそれぞれの高さをゲート電極Ｇ１、Ｇ２よりも低くしている。つまり、図１５に示すゲートパターンＧＰ１、ＧＰ２の膜厚を小さくしている。これにより、図１７を用いて説明したフルシリサイド化のための熱処理に要する時間を短縮することができるため、当該熱処理により周辺回路領域１Ｂのｈｉｇｈ−ｋ膜である絶縁膜ＨＫがダメージを受けることを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１７１】
また、本実施の形態では、ＭＩＳＦＥＴＱ１、Ｑ２のゲート電極Ｇ１、Ｇ２をメタルゲート電極により構成している。これにより、ゲート電極Ｇ１、Ｇ２の微細化および低抵抗化が可能となるため、半導体装置の性能を向上させることができる。
【０１７２】
＜第１の変形例について＞
次に、本実施の形態の半導体装置の第１の変形例の製造工程を、図２０〜図２６を用いて説明する。図２０〜図２６は、本実施の形態の半導体装置の第１の変形例の製造工程中の断面図である。図２０〜図２６の各図では図３〜図１８と同様にメモリセル領域１Ａおよび周辺回路領域１Ｂを示しており、さらに、図の左側に容量素子領域１Ｃを示している。つまり、本変形例は、図３〜図１８を用いて説明した工程を行い、その工程中に容量素子を形成する場合の工程を説明するものである。
【０１７３】
メモリセル領域１Ａおよび周辺回路領域１Ｂにおける形成工程と、当該工程により形成される構造体は、図３〜図１８を用いて説明した内容と同様である。本変形例で説明する容量素子領域１Ｃは、図２に示す容量素子ＣＤを形成する領域である。
【０１７４】
本変形例の製造工程では、まず、図１を用いて説明した工程により、素子分離領域ＳＴを備えた半導体基板ＳＢを用意する。後の工程で容量素子領域１Ｃに形成する容量素子は半導体基板ＳＢの一部を下部電極として利用するものである。このため、容量素子領域１Ｃの半導体基板ＳＢの主面にｎ型ウエルまたはｐ型ウエルを形成する。
【０１７５】
また、容量素子領域１Ｃの半導体基板ＳＢの主面には、容量素子を形成する領域の端部に素子分離領域ＳＴを設けている。当該素子分離領域ＳＴを形成した領域は、後の工程において、当該素子分離領域ＳＴの直上において、容量素子の上部電極に対してコンタクトプラグを接続する領域である。
【０１７６】
その後、図２を用いて説明した工程を行うことにより、図２０に示すように、絶縁膜ＩＦ１〜ＩＦ３と、容量素子領域１Ｃの半導体基板ＳＢ上の絶縁膜ＩＦ７とを形成した後、半導体基板ＳＢ上にシリコン膜ＰＳ１および絶縁膜ＩＦ４を順に形成する。絶縁膜ＩＦ７は、絶縁膜ＩＦ２と同様に、例えばＩＳＳＧ酸化法などにより形成される。つまり、絶縁膜ＩＦ７は、絶縁膜ＩＦ１、ＩＦ３よりも膜厚が大きい。これにより容量素子領域１Ｃの半導体基板ＳＢ上には、絶縁膜ＩＦ７、シリコン膜ＰＳ１および絶縁膜ＩＦ４からなる積層膜が形成される。
【０１７７】
次に、図２１に示すように、図５を用いて説明した工程と同様の工程を行うことで、メモリセル領域１ＡにゲートパターンＧＰ１およびゲート絶縁膜ＧＩ３を形成すると共に、容量素子領域１Ｃの上記積層膜をパターニングする。
【０１７８】
次に、図２２に示すように、図６〜図１２を用いて説明した工程と同様の工程を行うことで、容量素子領域１Ｃのシリコン膜ＰＳ１の側壁にサイドウォールＳＷを形成し、当該シリコン膜ＰＳ１を層間絶縁膜ＩＬ１により覆った後、研磨工程によりシリコン膜ＰＳ１の上面を露出させる。つまり、シリコン膜ＰＳ１上の絶縁膜ＩＬ４は除去される。シリコン膜ＰＳ１の上面の高さは、ゲートパターンＧＰ１、ＧＰ２、ダミーゲート電極Ｄ１およびＤ２と略同一であるか、またはゲートパターンＧＰ１、ＧＰ２、ダミーゲート電極Ｄ１およびＤ２よりも低い。
【０１７９】
次に、図２３に示すように、図１３〜図１５を用いて説明した工程と同様の工程を行うことで、周辺回路領域１Ｂにメタルゲート電極であるゲート電極Ｇ１、Ｇ２を形成する。このとき、図１５を用いて説明した研磨工程により、容量素子領域１Ｃのシリコン膜ＰＳ１、サイドウォールＳＷおよび層間絶縁膜ＩＬ１の上面は比較的大きく後退する。つまり、シリコン膜ＰＳ１の高さはゲートパターンＧＰ１、ＧＰ２と同程度になる。これは、容量素子領域１Ｃが、メタルゲート電極などの金属膜が形成されない領域であり、メタルゲート電極が形成される周辺回路領域１Ｂに比べて研磨レートが速くなるためである。
【０１８０】
次に、図２４に示すように、図１６を用いて説明した工程と同様の工程を行うことで、シリコン膜ＰＳ１の上面を金属膜ＭＦにより覆う。このとき、シリコン膜ＰＳ１の上面は絶縁膜ＩＦ６に覆われておらず、金属膜ＭＦに接している。
【０１８１】
次に、図２５に示すように、図１７を用いて説明した工程と同様にサリサイドプロセスを行うことにより、フルシリサイド化された制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを形成すると共に、容量素子領域１Ｃのシリコン膜ＰＳ１をフルシリサイド化することで上部電極Ｓ２を形成する。その後、余分な金属膜ＭＦを除去する。
【０１８２】
これにより、容量素子領域１Ｃには、絶縁膜ＩＦ７を挟んで対向する、下部電極である半導体基板ＳＢと、上部電極Ｓ２とを含む容量素子が形成される。上部電極Ｓ２は、その上面から下面に亘ってシリサイド化されたシリサイド層からなる。つまり、上部電極Ｓ２は金属膜と未反応の半導体膜を有しておらず、上部電極Ｓ２を構成するシリサイド層と当該シリサイド層の直下の絶縁膜ＩＦ７との間には半導体膜は介在していない。つまり、上部電極Ｓ２を構成するシリサイド層は、容量素子領域１Ｃの絶縁膜ＩＦ７の上面に接している。
【０１８３】
次に、図２６に示すように、図１７を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ２および複数のコンタクトプラグＣＰを形成する。容量素子領域１Ｃでは、容量素子の上部電極Ｓ２の両方の端部のそれぞれの上面にコンタクトプラグＣＰを接続する。容量素子領域１Ｃにおいて、コンタクトプラグＣＰは、素子分離領域ＳＴが形成されている領域の直上において、上部電極Ｓ２の上面に接続される。以上により、本変形例の半導体装置が完成する。
【０１８４】
本変形例では、図１〜図１８を用いて説明した効果と同様の効果を得ることができる。また、容量素子においては、上部電極Ｓ２をフルシリサイド化することにより、上部電極Ｓ２内で空乏化が起きることを防ぐことができる。よって、上部電極Ｓ２を半導体膜により構成する場合に比べて、半導体装置の性能を向上させることができる。また、上部電極Ｓ２をフルシリサイド化することで、上部電極Ｓ２が半導体膜により構成される場合に比べて低抵抗となるため、半導体装置の性能を向上させることができる。
【０１８５】
また、上部電極Ｓ２の低抵抗化により、上部電極Ｓ２に対し複数箇所で給電する場合に、コンタクトプラグＣＰを接続する給電部を設ける間隔を大きくすることができる。したがって、容量素子および素子分離領域ＳＴのレイアウトの自由度が高くなり、半導体装置の微細化が可能となる。
【０１８６】
また、図１５および図２３を用いて説明した研磨工程では、容量素子領域１Ｃ内の複数のシリコン膜ＰＳ１同士の間で膜厚がばらつく虞がある。この場合、各シリコン膜ＰＳ１の上部の一部のみをシリサイド化しようとすると、各シリコン膜ＰＳ１上に形成されたシリサイド層の膜厚にばらつきが生じ、これにより複数の容量素子同士の間で性能にばらつきが生じる問題が起こる。
【０１８７】
これに対し、本変形例では、全ての上部電極Ｓ２をフルシリサイド化しているため、シリサイド層の膜厚のばらつきに起因する上記性能ばらつきの発生を防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０１８８】
また、上部電極Ｓ２の上面の高さは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の高さと同等であり、ゲート電極Ｇ１、Ｇ２のそれぞれの高さより低い。このため、層間絶縁膜ＩＬ２上の配線（図示しない）と上部電極Ｓ２とをより大きく離間させることができるため、当該配線と上部電極Ｓ２との間における寄生容量の発生を防ぐことができる。
【０１８９】
また、上記のように、サリサイドプロセスによりフルシリサイド化して形成する上部電極Ｓ２はゲート電極Ｇ１、Ｇ２に比べて高さが低いため、当該サリサイドプロセスにおける熱処理に要する時間を短縮することができる。これにより、周辺回路領域１Ｂの絶縁膜ＨＫがダメージを受けることを防ぐことができる。
【０１９０】
また、本変形例では、容量素子の上部電極を金属膜（メタルゲート）で作成する場合より、容量素子のレイアウト面積を小さくすることができる。その理由は次のとおりである。すなわち、ゲートラストプロセスでは、メタルゲートの高さの均一性を確保するため、メタルゲートの最大幅または単位面積当たりのメタルゲートの占有率に対して厳しい制約が必要となる。例えば、当該制約により、上部電極の最大幅は２μｍとし、上記占有率は１０〜６０％以内とする必要がある。この場合、ポリシリコン膜により上部電極を形成する場合に得られる容量値を、メタルゲートにより上部電極を形成する場合に得るためには、幅の小さい容量素子を複数並べなければならない。この場合、例えば容量素子の面積が約１．５倍に増加する。
【０１９１】
これに対し、本変形例では、半導体膜により上部電極を形成する場合と同じレイアウトで上部電極Ｓ２を形成することができるため、容量素子のレイアウト面積を縮小しても、所定の容量値を得ることができる。よって、半導体装置の性能を向上させることができる。
【０１９２】
＜第２の変形例について＞
次に、本実施の形態の半導体装置の第２の変形例の製造工程を、図２７および図２８を用いて説明する。図２７および図２８は、本実施の形態の半導体装置の第２の変形例の製造工程中の断面図である。図２７および図２８では図２０〜図２６と同様に、図の左から順に容量素子領域１Ｃ、メモリセル領域１Ａおよび周辺回路領域１Ｂを示している。本変形例は、容量素子の上部電極の全てをシリサイド化せず、上部電極にコンタクトプラグを接続する箇所のみ、上部電極の上面から下面に亘ってシリサイド化を行う点で、前記第１の変形例と異なる。メモリセル領域１Ａおよび周辺回路領域１Ｂにおける形成工程と、当該工程により形成される構造体は、図３〜図１８を用いて説明した内容と同様である。
【０１９３】
本変形例の製造工程では、まず、図２０〜図２３を用いて説明した工程と同様の工程を行う。
【０１９４】
次に、図２７に示すように、絶縁膜ＩＦ６を複数形成した後、金属膜ＭＦを形成する。この工程が、図２４を用いて説明した工程と異なる点は、絶縁膜ＩＦ６を形成する領域にある。ここでは、ゲート電極Ｇ１、Ｇ２を覆う絶縁膜ＩＦ６と、容量素子領域１Ｃにおいてシリコン膜ＰＳ１の上面の一部を覆う絶縁膜ＩＦ６とを形成する。シリコン膜ＰＳ１は、後の工程で容量素子の上部電極にコンタクトプラグが接続される領域、つまり素子分離領域ＳＴの直上において、上面が絶縁膜ＩＦ６から露出している。つまり、シリコン膜ＰＳ１の両方の端部の上面は、絶縁膜ＩＦ６から露出して金属膜ＭＦに接している。また、シリコン膜ＰＳ１の上面の中央部は絶縁膜ＩＦ６に覆われており、金属膜ＭＦに接していない。
【０１９５】
次に、図２８に示すように、図２５および図２６を用いて説明した工程と同様の工程を行うことで、図２８に示す半導体装置が完成する。この工程において、上記金属膜ＭＦ（図２７参照）を反応させて容量素子領域１Ｃのシリコン膜ＰＳ１をシリサイド化させると、絶縁膜ＩＦ６（図２７参照）に覆われていない箇所、つまりシリコン膜ＰＳ１の端部のみがシリサイド化される。つまり、シリコン膜ＰＳ１の両方の端部は、その上面から下面に亘ってシリサイド化され、一対のシリサイド層Ｓ３が形成される。一対のシリサイド層Ｓ３の間には、シリサイド化されなかったシリコン膜ＰＳ１が、絶縁膜ＩＦ７に接して残っている。すなわち、シリコン膜ＰＳ１の側壁はシリサイド層Ｓ３に接している。
【０１９６】
図２８に示す容量素子領域１Ｃのシリコン膜ＰＳ１およびシリサイド層Ｓ３は、容量素子の上部電極を構成している。シリサイド層Ｓ３は当該上部電極への給電部に設けられている。つまり、シリサイド層Ｓ３は素子分離領域ＳＴの直上に設けられており、シリサイド層Ｓ３の上面にコンタクトプラグＣＰが接続されている。
【０１９７】
本変形例では、ＭＯＮＯＳメモリを構成するメモリセルＭＣとＭＩＳＦＥＴＱ１、Ｑ２とについて、図１〜図１８を用いて説明した効果と同様の効果を得ることができる。容量素子においては、上部電極の端部をフルシリサイド化し、上部電極の当該端部以外をシリコン膜ＰＳ１により構成することにより、シリサイド化により絶縁膜ＩＦ７がダメージを受けることを防ぐことができる。特に、容量素子の電極にはメモリセルＭＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧなどに比べて大きな電圧が印加されるため、容量素子の絶縁膜ＩＦ７は高い耐圧を維持する必要がある。よって、絶縁膜ＩＦ７がダメージを受けることを防ぐことで、半導体装置の信頼性を向上させることができる。
【０１９８】
また、シリコン膜の上部のみにシリサイド層を形成する場合に比べ、本変形例のように、上部電極の端部を上面から下面に亘ってシリサイド化すれば、シリサイド層Ｓ３とシリコン膜ＰＳ１との接触面積を大きくすることができるため、コンタクトプラグＣＰとシリコン膜ＰＳ１との間の接続抵抗を低減することができる。よって、半導体装置の性能を向上させることができる。
【０１９９】
また、上部電極の低抵抗化により、上部電極に対し複数箇所で給電する場合に、コンタクトプラグＣＰを接続する給電部を設ける間隔を大きくすることができる。したがって、容量素子および素子分離領域ＳＴのレイアウトの自由度が高くなり、半導体装置の微細化が可能となる。
【０２００】
また、容量素子領域１Ｃ内の複数のシリコン膜ＰＳ１同士の間で膜厚がばらついたとしても、ここでは上部電極の端部をフルシリサイド化しているため、シリサイド層の膜厚のばらつきに起因して容量素子の性能がばらつくことを防ぐことができる。よって、半導体装置の信頼性を向上させることができる。
【０２０１】
また、上部電極の上面の高さは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の高さと同等であり、ゲート電極Ｇ１、Ｇ２のそれぞれの高さより低い。このため、層間絶縁膜ＩＬ２上の配線（図示しない）と上部電極とをより大きく離間させることができるため、当該配線と上部電極との間における寄生容量の発生を防ぐことができる。
【０２０２】
また、上記のように、サリサイドプロセスによりシリコン膜ＰＳ１の端部を下面までシリサイド化して形成する上部電極は、ゲート電極Ｇ１、Ｇ２に比べて高さが低いため、当該サリサイドプロセスにおける熱処理により、周辺回路領域１Ｂの絶縁膜ＨＫがダメージを受けることを防ぐことができる。
【０２０３】
また、本変形例では、上部電極をシリコン膜ＰＳ１およびシリサイド層Ｓ３により構成しているため、所定の容量値を得る必要がある場合、当該上部電極をメタルゲートで作成する場合より、容量素子のレイアウト面積を小さくすることができる。よって、半導体装置の性能を向上させることができる。これは、前記第１の変形例にて述べたように、メタルゲートのレイアウトには制約があるためである。
【０２０４】
＜第３の変形例について＞
次に、本実施の形態の半導体装置の第３の変形例について、図２９を用いて説明する。図２９は、本実施の形態の半導体装置の第３の変形例の断面図である。図２９に示す構造は、図２６に示す構造とほぼ同様であるが、図２９では容量素子領域１Ｃの層間絶縁膜ＩＬ１、サイドウォールＳＷ、上部電極Ｓ２の高さが低く、この点において図２６とは異なる。
【０２０５】
本変形例の半導体装置は、前記第１の変形例と同様の製造工程により形成されたものである。ここでは、容量素子領域１Ｃの上部電極Ｓ２が、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの高さよりも低くなる場合について説明する。
【０２０６】
すなわち、図２２を用いて説明した、シリコン膜ＰＳ１、ゲートパターンＧＰ１、ＧＰ２、ダミーゲート電極Ｄ１およびＤ２の上面を層間絶縁膜ＩＬ１から露出させるための研磨工程を行った場合、容量素子領域１Ｃの半導体基板ＳＢ上に形成された各膜はメモリセル領域１Ａおよび周辺回路領域１Ｂの各膜に比べて速く大きく研磨されると考えられる。これは、容量素子領域１Ｃのシリコン膜ＰＳ１のパターンはメモリセル領域１Ａおよび周辺回路領域１Ｂのゲートパターンに比べて面積が大きく、研磨されやすいためである。
【０２０７】
また、図２５を用いて説明した、層間絶縁膜ＩＬ１上の余分な金属膜ＭＦを除去するための研磨工程を行った場合、容量素子領域１Ｃの半導体基板ＳＢ上に形成された各膜はメモリセル領域１Ａおよび周辺回路領域１Ｂの各膜に比べて速く大きく研磨されると考えられる。これは、シリコン膜は金属膜に比べて研磨されやすく、また、容量素子領域１Ｃのシリコン膜ＰＳ１は他のゲートパターンに比べて面積が大きいためである。
【０２０８】
このため、容量素子領域１Ｃの半導体基板ＳＢ上に形成された層間絶縁膜ＩＬ１、サイドウォールＳＷ、上部電極Ｓ２のそれぞれの高さは、メモリセル領域１Ａの層間絶縁膜ＩＬ１、サイドウォールＳＷ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの高さよりも低くなる。
【０２０９】
本変形例では、前記第１の変形例と同様の効果が得られる。これに加え、本変形例では、容量素子を構成する上部電極Ｓ２の高さが制御ゲート電極ＣＧおよびメモリゲート電極ＭＧよりも低くなっているため、上部電極Ｓ２と層間絶縁膜ＩＬ２上の配線（図示しない）との間の寄生容量をより大きく低減することができる。
【０２１０】
＜第４の変形例について＞
本変形例では、トレンチ型容量素子を形成することについて、図３０〜図３３を用いて説明する。図３０〜図３３は、本実施の形態の半導体装置の第４の変形例の製造工程中の断面図である。図３０〜図３３の各図では図２０〜図２６と同様に容量素子領域１Ｃ、メモリセル領域１Ａおよび周辺回路領域１Ｂを示している。メモリセル領域１Ａおよび周辺回路領域１Ｂにおける形成工程と、当該工程により形成される構造体は、図３〜図１８を用いて説明した内容と同様である。
【０２１１】
本変形例の製造工程では、まず、図１を用いて説明した工程により、素子分離領域ＳＴを備えた半導体基板ＳＢを用意する。後の工程で容量素子領域１Ｃに形成する容量素子は半導体基板ＳＢの一部を下部電極として利用するものである。このため、容量素子領域１Ｃの半導体基板ＳＢの上面には、比較的大きい濃度で、ｐ型またはｎ型の不純物を導入する。また、容量素子領域１Ｃの半導体基板ＳＢの主面には、容量素子を形成する領域の端部、つまり給電部に一対の素子分離領域ＳＴを設けている。
【０２１２】
ここで、後の工程で容量素子を形成する領域であって、上記一対の給電部の相互間の領域の半導体基板ＳＢの上面にも溝を形成し、当該溝内に、素子分離領域ＳＴと同様の構造を有する絶縁膜ＩＦ８を形成する。当該溝および絶縁膜ＩＦ８は素子分離領域ＳＴと同じくＳＴＩ法により形成する。絶縁膜ＩＦ８は、例えば主に酸化シリコン膜からなる。ここでは、当該溝および絶縁膜ＩＦ８を複数形成する。
【０２１３】
次に、図３１に示すように、フォトリソグラフィ技術を用いて、フォトレジスト膜により素子分離領域ＳＴを覆った後、絶縁膜ＩＦ８を除去する。その後、図２０を用いて説明した工程を行うことで、容量素子領域１Ｃの半導体基板ＳＢ上に、絶縁膜ＩＦ７、シリコン膜ＰＳ１および絶縁膜ＩＬ４を形成する。例えばＩＳＳＧ酸化法により形成された絶縁膜ＩＬ７は、絶縁膜ＩＦ８が除去された領域に開口した溝内の側壁および底面を覆っている。つまり、容量素子領域１Ｃにおいて、シリコン膜ＰＳ１と半導体基板ＳＢとの間には、絶縁膜ＩＦ７が介在している。上記溝内は、絶縁膜ＩＦ７およびシリコン膜ＰＳ１により完全に埋め込まれている。
【０２１４】
次に、図３２に示すように、図２１〜図２５を用いて説明した工程と同様の工程を行うことで、容量素子領域１Ｃのシリコン膜ＰＳ１の一部をシリサイド化する。ここでは、容量素子領域１Ｃのシリコン膜ＰＳ１の全てをシリサイド化せず、半導体基板ＳＢの最上面の高さよりも上のシリコン膜ＰＳ１のみをシリサイド化してシリサイド層Ｓ４を形成し、半導体基板ＳＢの最上面の高さおよびその下の高さにあるシリコン膜ＰＳ１はシリサイド化しない。つまり、シリサイド層Ｓ４と、その下のシリコン膜ＰＳ１との境界は、半導体基板ＳＢの最上面よりも上に存在する。
【０２１５】
このような構造を形成するため、サリサイドプロセスにおける熱処理では、シリサイド層Ｓ４が半導体基板ＳＢの主面より下まで達することのないように、熱処理の時間を調整する。半導体基板ＳＢの最上面の上における絶縁膜ＩＦ７の上面には、シリサイド層Ｓ４が接している。
【０２１６】
この工程により、容量素子領域１Ｃのシリサイド層Ｓ４と、シリサイド層Ｓ４の下面に接続され、半導体基板ＳＢの主面の溝内に埋め込まれたシリコン膜ＰＳ１とからなる上部電極が形成され、当該上部電極を含む容量素子が形成される。上記溝内には、当該溝の側壁または底面から、絶縁膜ＩＦ７を介して上部電極の一部であるシリコン膜ＰＳ１が形成されている。半導体基板ＳＢの主面に形成され、上部電極が埋め込まれた溝は、素子分離領域ＳＴが埋め込まれた溝と同じ深さを有している。本変形例の容量素子は、溝内に埋め込まれた上部電極と、下部電極である半導体基板ＳＢとを絶縁膜ＩＦ７により分離した構造を有するトレンチ型容量素子である。
【０２１７】
次に、図３３に示すように、図２６を用いて説明した工程と同様の工程を行うことで、上部電極を構成するシリサイド層Ｓ４の端部の上面にコンタクトプラグＣＰを接続する。これにより、本変形例の半導体装置が完成する。
【０２１８】
本変形例では、ゲートラストプロセスによりゲート電極を形成するＭＩＳＦＥＴを含む半導体装置において、トレンチ型容量素子を設けることにより、有効に大きい容量値を得ることができる。すなわち、容量素子の種類には、半導体基板ＳＢ上に下部電極を形成し、当該下部電極上に絶縁膜を介して上部電極を形成するものがある。そのような容量素子には、例えばＰＩＰ（polysilicon Insulator polysilicon）がある。ＰＩＰでは、立体的に複数の電極を積層することで大きな容量を得ることができる。
【０２１９】
しかし、ゲートラストプロセスを行って製造される半導体装置では、半導体基板上のゲート電極の上部を研磨する工程を少なくとも２回有する（図１２および図１５参照）ため、下部電極上に上部電極を重ねる容量素子を形成することは困難である。しかし、底面が平坦な上部電極を、上面が平坦な半導体基板上に設け、当該上部電極と半導体基板との間で容量を発生させる容量素子では、十分な容量値を得るために大きな面積が必要となる。
【０２２０】
これに対し、本変形例において説明したトレンチ型容量素子であれは、上部電極と下部電極（半導体基板ＳＢ）とが対向する面積を溝により増大させることが可能である。つまり、トレンチ型容量素子では、溝の側面において対向する電極間にも容量を発生させることができる。このため、容量素子の平面視における面積が小さくても、効果的に大きな容量値を得ることができる。つまり、容量素子の微細化および大容量化が可能となる。よって、本変形例では、半導体装置の性能を向上させることができる。
【０２２１】
また、本変形例では、ＭＯＮＯＳメモリを構成するメモリセルＭＣとＭＩＳＦＥＴＱ１、Ｑ２とについて、図１〜図１８を用いて説明した効果と同様の効果を得ることができる。容量素子においては、上部電極内の上部をシリサイド化し、半導体基板ＳＢの主面の溝内の上部電極をシリコン膜ＰＳ１により構成することにより、シリサイド化により絶縁膜ＩＦ７がダメージを受けることを防ぐことができる。これにより、半導体装置の信頼性を向上させることができる。
【０２２２】
また、上部電極であるシリコン膜ＰＳ１の上面のみをシリサイド化するのではなく、半導体基板ＳＢの最上面近傍まで、つまり、半導体基板ＳＢ上の絶縁膜ＩＦ７の上面までシリサイド化を行うことで、上部電極内における半導体膜の割合を小さくし、これにより、部電極内で空乏化が起きることを防ぐことができる。よって、半導体装置の性能を向上させることができる。
【０２２３】
また、シリコン膜の上部のみにシリサイド層を形成する場合に比べ、本変形例のように、上部電極の上面から半導体基板ＳＢの最上面近傍に亘ってシリサイド化すれば、上部電極内においてシリサイド層Ｓ４が占める割合を大きくすることができるため、上部電極を低抵抗化することができる。よって、半導体装置の性能を向上させることができる。
【０２２４】
また、上部電極の低抵抗化により、上部電極に対し複数箇所で給電する場合に、コンタクトプラグＣＰを接続する給電部を設ける間隔を大きくすることができる。したがって、容量素子および素子分離領域ＳＴのレイアウトの自由度が高くなり、半導体装置の微細化が可能となる。
【０２２５】
また、上部電極の上面の高さは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の高さと同等であり、ゲート電極Ｇ１、Ｇ２のそれぞれの高さより低い。このため、層間絶縁膜ＩＬ２上の配線（図示しない）と上部電極とをより大きく離間させることができるため、当該配線と上部電極との間における寄生容量の発生を防ぐことができる。
【０２２６】
また、上記のように、サリサイドプロセスによりシリコン膜ＰＳ１を半導体基板ＳＢの最上面近傍までシリサイド化して形成する上部電極は、ゲート電極Ｇ１、Ｇ２に比べて高さが低いため、当該サリサイドプロセスにおける熱処理により、周辺回路領域１Ｂの絶縁膜ＨＫがダメージを受けることを防ぐことができる。
【０２２７】
また、本変形例では、上部電極をシリコン膜ＰＳ１およびシリサイド層Ｓ４により構成しているため、所定の容量値を得る必要がある場合、当該上部電極をメタルゲートで作成する場合より、容量素子のレイアウト面積を小さくすることができる。よって、半導体装置の性能を向上させることができる。これは、前記第１の変形例にて述べたように、メタルゲートのレイアウトには制約があるためである。
【０２２８】
＜第５の変形例＞
次に、本実施の形態の半導体装置の第５の変形例について、図３４を用いて説明する。図３４は、本実施の形態の半導体装置の第５の変形例の断面図である。図３４に示す構造は、前記第４の変形例において説明したトレンチ型容量素子に、前記変形例において説明した、容量素子の上部電極の端部のみをシリサイド化する構成を適用したものである。
【０２２９】
つまり、本変形例では、図３０および図２１を用いて説明したように、容量素子領域１Ｃに溝を形成し、当該溝内に絶縁膜ＩＦ７を介してシリコン膜ＰＳ１を形成する。また、容量素子領域１Ｃの上部電極のシリサイド化の際には、図２７および図２８を用いて説明したように、シリコン膜ＰＳ１の上面の端部を露出し、中央部を覆う絶縁膜ＩＦ６を形成した後、シリコン膜ＰＳ１の端部のみをシリサイド化して、シリサイド層Ｓ３を形成する。
【０２３０】
本変形例では、ゲートラストプロセスによりゲート電極を形成するＭＩＳＦＥＴを含む半導体装置において、トレンチ型容量素子を設けることにより、有効に大きい容量値を得ることができる。よって、本変形例では、半導体装置の性能を向上させることができる。
【０２３１】
また、本変形例では、ＭＯＮＯＳメモリを構成するメモリセルＭＣとＭＩＳＦＥＴＱ１、Ｑ２とについて、図１〜図１８を用いて説明した効果と同様の効果を得ることができる。容量素子においては、溝内の領域を除く上部電極内の端部をシリサイド化し、溝内を含む他の領域の上部電極をシリコン膜ＰＳ１により構成することにより、シリサイド化により絶縁膜ＩＦ７がダメージを受けることを防ぐことができる。これにより、半導体装置の信頼性を向上させることができる。
【０２３２】
また、シリコン膜の上部のみにシリサイド層を形成する場合に比べ、本変形例のように、上部電極の端部を上面から下面に亘ってシリサイド化すれば、シリサイド層Ｓ３とシリコン膜ＰＳ１との接触面積を大きくすることができるため、コンタクトプラグＣＰとシリコン膜ＰＳ１との間の接続抵抗を低減することができる。よって、半導体装置の性能を向上させることができる。
【０２３３】
また、上部電極の低抵抗化により、上部電極に対し複数箇所で給電する場合に、コンタクトプラグＣＰを接続する給電部を設ける間隔を大きくすることができる。したがって、容量素子および素子分離領域ＳＴのレイアウトの自由度が高くなり、半導体装置の微細化が可能となる。
【０２３４】
また、上部電極の上面の高さは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の高さと同等であり、ゲート電極Ｇ１、Ｇ２のそれぞれの高さより低い。このため、層間絶縁膜ＩＬ２上の配線（図示しない）と上部電極とをより大きく離間させることができるため、当該配線と上部電極との間における寄生容量の発生を防ぐことができる。
【０２３５】
また、上記のように、サリサイドプロセスによりシリコン膜ＰＳ１の端部を下面までシリサイド化して形成する上部電極は、ゲート電極Ｇ１、Ｇ２に比べて高さが低いため、当該サリサイドプロセスにおける熱処理により、周辺回路領域１Ｂの絶縁膜ＨＫがダメージを受けることを防ぐことができる。
【０２３６】
また、本変形例では、上部電極をシリコン膜ＰＳ１およびシリサイド層Ｓ３により構成しているため、所定の容量値を得る必要がある場合、当該上部電極をメタルゲートで作成する場合より、容量素子のレイアウト面積を小さくすることができる。よって、半導体装置の性能を向上させることができる。これは、前記第１の変形例にて述べたように、メタルゲートのレイアウトには制約があるためである。
【０２３７】
（実施の形態２）
本実施の形態では、図１〜図１８を用いて説明した前記実施の形態１と異なり、周辺回路領域の高耐圧のＭＩＳＦＥＴのゲート電極をシリサイド層により構成し、かつ、当該ゲート電極の高さが、メモリセル領域の制御ゲート電極およびメモリゲート電極と同等となり、周辺回路領域の低耐圧のＭＩＳＦＥＴを構成するメタルゲート電極の高さより低くなる場合について説明する。図３５〜図３９は、本実施の形態の半導体装置の製造工程中の断面図である。図３５〜図３９では、図３〜図１８と同様にメモリセル領域１Ａおよび周辺回路領域１Ｂを示している。
【０２３８】
本実施の形態の半導体装置の製造工程では、まず、図３〜図１２を用いて説明した工程と同様の工程を行う。ただし、ここでは周辺回路領域１Ｂの高耐圧のＭＩＳＦＥＴを形成する領域においてゲート絶縁膜ＧＩ２上に設けたパターンを、ダミーゲート電極Ｄ２ではなくゲートパターンＧＰ３と呼ぶ。
【０２３９】
次に、図３５に示すように、図１３を用いて説明した工程と対応する工程を行う。つまり、層間絶縁膜ＩＬ１上に絶縁膜ＩＦ５を形成した後、ダミーゲート電極Ｄ１を除去する。ただしここでは、絶縁膜ＩＦ５により、メモリセル領域１Ａのみならず、周辺回路領域１Ｂの高耐圧のＭＩＳＦＥＴの形成領域も覆う。つまり、ダミーゲート電極Ｄ１の除去前に形成した絶縁膜ＩＦ５は、ゲートパターンＧＰ１、ＧＰ２に加えて、ゲートパターンＧＰ３を覆っている。このため、低耐圧のＭＩＳＦＥＴの形成領域のダミーゲート電極Ｄ１は除去されるが、ゲートパターンＧＰ３は除去されずに残る。この点は前記実施の形態１と異なる。
【０２４０】
次に、図３６に示すように、図１４および図１５を用いて説明した工程と同様の工程を行うことで、ダミーゲート電極Ｄ１を除去した領域である溝内にメタルゲート電極であるゲート電極Ｇ１を形成する。メタルゲート電極の形成工程では層間絶縁膜ＩＬ１上の余分な金属膜ＭＥ（図１４参照）を除去するために、例えばＣＭＰ法により研磨を行う。このとき、金属膜ではなくシリコン膜からなるゲートパターンＧＰ１〜ＧＰ３は、金属膜からなるゲート電極Ｇ１よりも高さが低くなる。
【０２４１】
つまり、周辺回路領域１Ｂ内において、高耐圧のＭＩＳＦＥＴを形成する領域では、ゲートパターンＧＰ３とその近傍のサイドウォールＳＷおよび層間絶縁膜ＩＬ１のそれぞれの上面の高さが、低耐圧のＭＩＳＦＥＴＱ１のゲート電極Ｇ１およびその近傍のサイドウォールＳＷおよび層間絶縁膜ＩＬ１のそれぞれの上面の高さよりも低くなる。
【０２４２】
次に、図３７に示すように、図１６を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ１上に絶縁膜ＩＦ６のパターンおよび金属膜ＭＦを順に形成する。絶縁膜ＩＦ６は、図１６に示す構造と異なり、低耐圧のＭＩＳＦＥＴＱ１用のゲート電極Ｇ１を覆っているが、高耐圧のＭＩＳＦＥＴ用のゲートパターンＧＰ３は覆っていない。よって、ゲートパターンＧＰ３の上面は金属膜ＭＦに接している。
【０２４３】
次に、図３８に示すように、図１７を用いて説明した工程と同様の工程を行うことで、ゲートパターンＧＰ１〜ＧＰ３をフルシリサイド化する。これにより、ゲートパターンＧＰ１がシリサイド化されて制御ゲート電極ＣＧが形成され、ゲートパターンＧＰ２がシリサイド化されてメモリゲート電極ＭＧが形成され、ゲートパターンＧＰ３がシリサイド化されてゲート電極ＳＧが形成される。周辺回路領域１Ｂのゲート絶縁膜ＧＩ２上のゲート電極ＳＧと、ゲート電極ＳＧの横の半導体基板ＳＢの主面の一対のソース・ドレイン領域とは、高耐圧のＭＩＳＦＥＴＱ２を構成している。ゲート電極Ｇ２は全てシリサイド層により構成されている。つまり、ゲート電極Ｇ２を構成するシリサイド層が、ゲート電極Ｇ２の直下のゲート絶縁膜ＧＩ２の上面に接している。
【０２４４】
次に、図３９に示すように、図１８を用いて説明した工程と同様の工程を行うことで、層間絶縁膜ＩＬ２および複数のコンタクトプラグＣＰを形成する。これにより、本実施の形態の半導体装置が完成する。
【０２４５】
本実施の形態では、メモリセル領域１ＡのメモリセルＭＣおよび周辺回路領域１Ｂの低耐圧のＭＩＳＦＥＴＱ１について、前記実施の形態１と同様の効果を得ることができる。
【０２４６】
また、本実施の形態では、高耐圧のＭＩＳＦＥＴＱ２のゲート電極メタルゲート電極により構成する場合に比べて、トランジスタの特性を安定化させることができる。その理由は、以下の通りである。
【０２４７】
高耐圧ＭＩＳＦＥＴのゲート絶縁膜は低耐圧ＭＩＳＦＥＴのゲート絶縁膜に比べて厚いため、ゲートラストプロセスによりゲート電極を形成する半導体装置においては、高耐圧ＭＩＳＦＥＴのゲート電極の膜厚が薄くなる。つまり、ゲートラストプロセスを採用し、ゲート電極の上面を研磨する工程を有する場合、研磨された各種のゲート電極の高さは略同一になるため、ゲート絶縁膜が厚い高耐圧のＭＩＳＦＥＴのゲート電極の膜厚は、ゲート絶縁膜の厚みが大きい程小さくなる。
【０２４８】
この場合、図３９に示すゲート電極Ｇ１のように、ゲート電極Ｇ１の仕事関数を制御する役割を有する金属膜ＭＥ１と、金属膜ＭＥ１上に形成され、ゲート電極Ｇ１を低抵抗化させる役割を有する金属膜ＭＥ２との積層膜により高耐圧ＭＩＳＦＥＴのゲート電極を構成することが考えられる。しかし、上記のようにゲート電極の膜厚が小さくなると、製造工程において高耐圧ＭＩＳＦＥＴ用のゲート電極の膜厚にばらつきが大きくなる可能性が高くなる。このようにゲート電極の膜厚にばらつきが生じる場合、ゲート電極の仕事関数の制御のために必要な金属膜ＭＥ１の膜厚が確保できず、高耐圧ＭＩＳＦＥＴの特性の安定性が損なわれる。
【０２４９】
ここで、本実施の形態では高耐圧のＭＩＳＦＥＴＱ２のゲート電極Ｇ２を、シリコン膜をフルシリサイド化して形成している。これにより、ゲート電極Ｇ２の膜厚が小さくなった場合でもＭＩＳＦＥＴＱ２の特性を安定させることができる。よって、半導体装置の信頼性を向上させることができる。
【０２５０】
また、ゲート電極Ｇ２の上面の高さは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面の高さと同等であり、ゲート電極Ｇ１の高さより低い。このため、層間絶縁膜ＩＬ２上の配線（図示しない）とゲート電極Ｇ２とをより大きく離間させることができるため、当該配線とゲート電極Ｇ２との間における寄生容量の発生を防ぐことができる。
【０２５１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２５２】
１Ａ    メモリセル領域
１Ｂ    周辺回路領域
ＣＧ    制御ゲート電極
ＣＰ    コンタクトプラグ
ＤＦ    ｎ＋型半導体領域
ＥＸ    ｎ−型半導体領域
Ｇ１、Ｇ２    ゲート電極
ＧＩ１〜ＧＩ３    ゲート絶縁膜
ＨＫ    絶縁膜
ＩＬ１、ＩＬ２    層間絶縁膜
ＭＣ    メモリセル
ＭＧ    メモリゲート電極
ＯＮ    ＯＮＯ膜
ＳＢ    半導体基板
Ｓ１    シリサイド層
ＳＷ    サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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