(57)【要約】【課題】複数のデバイスの電気的特性を検査する場合に、短時間で効率良く検査できる検査方法を提供する。【解決手段】信号入出力回路３３は、入力ライン４１と、共通出力ライン５１と、複数の個別出力ライン５２と、リレースイッチ部５３と、抵抗素子５４とを備えている。コンパレータ３２には、複数のＤＵＴ１０からの応答信号を合成して伝送する共通出力ライン５１が接続されている。コンパレータ３２は、パターンジェネレータ３１から送られた試験信号に応答して、複数のＤＵＴ１０からそれぞれ出力された応答信号を一つに合成した合成応答信号を、閾値と比較する。【選択図】図２
2016035957.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された複数のデバイスの電気的特性を検査するデバイスの検査方法であって、
テスタに並列に接続された複数のデバイスに対して、前記テスタから同時に試験信号を入力する第１のステップと、
入力された前記試験信号に基づく前記複数のデバイスからの応答信号の合成値に基づき、前記複数のデバイスの１つ以上が不合格であるか否かの判定を行う第２のステップと、
を含むことを特徴とするデバイスの検査方法。
【請求項２】
前記第２のステップでは、前記合成値を予め設定された閾値と比較し、前記閾値を充足しない場合は、前記複数のデバイスの１つ以上が不合格である、と判定するとともに、
前記第２のステップで前記閾値を充足しない場合に、前記閾値とは異なる新たな閾値を設定するステップをさらに備え、
前記新たな閾値を使用して、再度、前記第１のステップ及び前記第２のステップを行う請求項１に記載のデバイスの検査方法。
【請求項３】
前記新たな閾値を設定するステップと、前記第１のステップと、前記第２のステップとを、前記新たな閾値を充足するまで繰り返し実行することによって、不合格である前記デバイスの数を検出する請求項２に記載のデバイスの検査方法。
【請求項４】
前記閾値が、多段階に設定されており、Ｎ回目（ただし、Ｎは１以上の正の整数を意味する）の判定で設定される閾値をＴＨＮ、Ｎ＋１回目の判定で設定される閾値をＴＨＮ＋１とすると、ＴＨＮ＞ＴＨＮ＋１の関係を有するとともに、
前記複数のデバイスがｎ個（ただし、ｎは２以上の正の整数を意味する）のデバイスからなり、前記ｎ個のデバイスの全てが合格である場合の前記応答信号の合成値がＳ０である場合に、前記閾値ＴＨＮは、次の式（１）；
Ｓ０×［ｎ−（Ｎ−１）］／ｎ  ≧  ＴＨＮ  ＞  Ｓ０×（ｎ−Ｎ）／ｎ  ・・・（１）
の関係を満たすものである請求項３に記載のデバイスの検査方法。
【請求項５】
前記デバイスが、不揮発性半導体メモリであり、前記第１のステップ及び前記第２のステップが、前記半導体メモリの書き込み試験として実行される請求項１から４のいずれか１項に記載のデバイスの検査方法。
【請求項６】
基板上に形成された複数のデバイスの電気的特性を検査するテスタと、前記基板との間に配置されるプローブカードであって、
複数の前記デバイスの電極パッドにそれぞれ接触させらせる複数のプローブと、
前記複数のプローブを支持する支持基板と、
を備え、
前記支持基板は、
前記テスタからの試験信号を、複数の前記デバイスに伝送するため、前記プローブに接続された入力ラインと、
前記試験信号に基づく前記デバイスからの応答信号を伝送するため、前記プローブに接続された複数の個別出力ラインと、
複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記テスタへ向けて伝送する共通出力ラインと、
を有し、
前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とするプローブカード。
【請求項７】
前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有している請求項６に記載のプローブカード。
【請求項８】
基板上に形成された複数のデバイスの電気的特性を検査するテスタと、前記基板との間に配置されるインターポーザであって、
前記テスタからの試験信号を、複数の前記デバイスに向けて伝送するための入力ラインと、
前記試験信号に基づく前記デバイスからの応答信号を伝送するための複数の個別出力ラインと、
複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記テスタへ向けて伝送する共通出力ラインと、
を有し、
前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とするインターポーザ。
【請求項９】
前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有している請求項８に記載のインターポーザ。
【請求項１０】
基板上に形成された複数のデバイスの電気的特性を検査する検査装置であって、
前記デバイスを検査するための試験信号を生成するパターンジェネレータと、
前記試験信号に基づく複数の前記デバイスからの応答信号を合成した合成応答信号を閾値と比較するコンパレータと、
前記パターンジェネレータ及びコンパレータと、前記デバイスとの間に介在する信号入出力回路と、
を備え、
前記信号入出力回路は、
前記試験信号を、複数の前記デバイスに向けて伝送するための入力ラインと、
前記試験信号に基づく前記デバイスからの応答信号を伝送するための複数の個別出力ラインと、
複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記コンパレータへ向けて伝送する共通出力ラインと、
を有し、前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とする検査装置。
【請求項１１】
前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有している請求項１０に記載の検査装置。
【請求項１２】
前記パターンジェネレータによる前記試験信号の生成を制御する信号制御部と、
前記コンパレータによる、前記閾値と前記合成応答信号との比較情報に基づき、複数の前記デバイスのうち、１つ以上が不合格であるか否かを判定する判定部と、
前記判定部によって、前記複数のデバイスのうち、１つ以上が不合格である、と判定された場合に、前記閾値とは異なる新たな閾値を設定する閾値設定部と、
を有する制御部を、さらに備えた請求項１０又は１１に記載の検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバイスの電気的特性を検査するデバイスの検査方法、それに用いるプローブカード、インターポーザ及び検査装置に関する。
【背景技術】
【０００２】
半導体ウェハ（以下、「ウエハ」と記すことがある）に形成された集積回路、半導体メモリなどのデバイスの電気的特性の検査は、プローブカードを有する検査装置を用いて行われる。プローブカードは、ウエハ上のデバイスの電極パッドに接触させらせる複数のプローブ（接触子）を備えている。そして、各プローブをウエハ上の各電極パッドに接触させた状態で、テスタから各プローブに電気信号を送ることにより、ウエハ上の電子回路の検査が行われる。
【０００３】
近年、電子回路パターンの微細化が進行するとともに、ウエハが大型化しているため、一枚のウエハ上に形成されるデバイスの数が飛躍的に増加している。そのため、一つのテスタを複数の検査対象デバイス（以下、「ＤＵＴ」と記すことがある）に接続して順次検査する方法では、すべてのＤＵＴについて検査を完了するまでに長時間かかってしまう、という問題があった。
【０００４】
特許文献１では、テスタに並列に接続された２個以上のＤＵＴに対して一度にリーク電流の測定を行い、規格値Ａに対して、同時に測定したＤＵＴのリーク電流の和Ｂが小さい場合（Ａ＞Ｂ）は、全てのＤＵＴを合格と判定し、Ａ＜Ｂの場合は、少なくとも一つのＤＵＴを不合格と判定して、引き続きＤＵＴ毎にリーク電流の測定を個別に行う検査方法が提案されている。特許文献１の検査方法では、リーク電流の和Ｂを指標としているが、リーク電流値はＤＵＴよって異なる値になるため、同時測定の結果がＡ＜Ｂである場合に、不良のＤＵＴの個数を推定することはできない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−１５８２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、複数のデバイスの電気的特性を検査する場合に、短時間で効率良く検査できる検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のデバイスの検査方法は、基板上に形成された複数のデバイスの電気的特性を検査するデバイスの検査方法である。デバイスの検査方法は、テスタに並列に接続された複数のデバイスに対して、前記テスタから同時に試験信号を入力する第１のステップと、入力された前記試験信号に基づく前記複数のデバイスからの応答信号の合成値に基づき、前記複数のデバイスの１つ以上が不合格であるか否かの判定を行う第２のステップと、を含むことを特徴とする。
【０００８】
本発明のデバイスの検査方法は、前記第２のステップが、前記合成値を予め設定された閾値と比較し、前記閾値を充足しない場合は、前記複数のデバイスの１つ以上が不合格である、と判定するものであってもよい。この場合、前記第２のステップで前記閾値を充足しない場合に、前記閾値とは異なる新たな閾値を設定するステップをさらに備えていてもよく、前記新たな閾値を使用して、再度、前記第１のステップ及び前記第２のステップを行ってもよい。
【０００９】
本発明のデバイスの検査方法は、前記新たな閾値を設定するステップと、前記第１のステップと、前記第２のステップとを、前記新たな閾値を充足するまで繰り返し実行することによって、不合格である前記デバイスの数を検出してもよい。
【００１０】
本発明のデバイスの検査方法は、前記閾値が、多段階に設定されていてもよく、Ｎ回目（ただし、Ｎは１以上の正の整数を意味する）の判定で設定される閾値をＴＨＮ、Ｎ＋１回目の判定で設定される閾値をＴＨＮ＋１とすると、ＴＨＮ＞ＴＨＮ＋１の関係を有していてもよい。ここで、本発明のデバイスの検査方法は、前記複数のデバイスがｎ個（ただし、ｎは２以上の正の整数を意味する）のデバイスからなり、前記ｎ個のデバイスの全てが合格である場合の前記応答信号の合成値がＳ０である場合に、前記閾値ＴＨＮは、次の式（１）；
Ｓ０×［ｎ−（Ｎ−１）］／ｎ  ≧  ＴＨＮ  ＞  Ｓ０×（ｎ−Ｎ）／ｎ  ・・・（１）
の関係を満たすものであってもよい。
【００１１】
本発明のデバイスの検査方法は、前記デバイスが、不揮発性半導体メモリであってもよく、前記第１のステップ及び前記第２のステップが、前記半導体メモリの書き込み試験として実行されるものであってもよい。
【００１２】
本発明のプローブカードは、基板上に形成された複数のデバイスの電気的特性を検査するテスタと、前記基板との間に配置されるものである。本発明のプローブカードは、複数の前記デバイスの電極パッドにそれぞれ接触させらせる複数のプローブと、前記複数のプローブを支持する支持基板と、を備えている。そして、本発明のプローブカードにおいて、前記支持基板は、前記テスタからの試験信号を、複数の前記デバイスに伝送するため、前記プローブに接続された入力ラインと、前記試験信号に基づく前記デバイスからの応答信号を伝送するため、前記プローブに接続された複数の個別出力ラインと、複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記テスタへ向けて伝送する共通出力ラインと、を有し、前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とする。
【００１３】
本発明のプローブカードは、前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有していてもよい。
【００１４】
本発明のインターポーザは、基板上に形成された複数のデバイスの電気的特性を検査するテスタと、前記基板との間に配置されるものである。そして、本発明のインターポーザは、前記テスタからの試験信号を、複数の前記デバイスに向けて伝送するための入力ラインと、前記試験信号に基づく前記デバイスからの応答信号を伝送するための複数の個別出力ラインと、複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記テスタへ向けて伝送する共通出力ラインと、を有し、前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とする。
【００１５】
本発明のインターポーザは、前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有していてもよい。
【００１６】
本発明の検査装置は、基板上に形成された複数のデバイスの電気的特性を検査するものである。本発明の検査装置は、前記デバイスを検査するための試験信号を生成するパターンジェネレータと、前記試験信号に基づく複数の前記デバイスからの応答信号を合成した合成応答信号を閾値と比較するコンパレータと、前記パターンジェネレータ及びコンパレータと前記デバイスとの間に介在する信号入出力回路と、を備えている。そして、本発明の検査装置において、前記信号入出力回路は、前記試験信号を、複数の前記デバイスに向けて伝送するための入力ラインと、前記試験信号に基づく前記デバイスからの応答信号を伝送するための複数の個別出力ラインと、複数の前記個別出力ラインを統合し、複数の前記デバイスからの前記応答信号を合成して前記コンパレータへ向けて伝送する共通出力ラインと、を有し、前記個別出力ラインに、前記デバイスの内部抵抗よりも大きな抵抗を有する抵抗部を備えていることを特徴とする。
【００１７】
本発明の検査装置は、前記個別出力ラインに、さらに、前記抵抗部と直列に接続されたリレースイッチ部を有していてもよい。また、本発明の検査装置は、前記パターンジェネレータによる前記試験信号の生成を制御する信号制御部と、前記コンパレータによる、前記閾値と前記合成応答信号との比較情報に基づき、複数の前記デバイスのうち、１つ以上が不合格であるか否かを判定する判定部と、前記判定部によって、前記複数のデバイスのうち、１つ以上が不合格である、と判定された場合に、前記閾値とは異なる新たな閾値を設定する閾値設定部と、を有する制御部を、さらに備えていてもよい。
【発明の効果】
【００１８】
本発明の検査方法によれば、複数のデバイスからの出力信号を合成した合成応答信号を用いて閾値との比較を行うため、複数のデバイスの中に、不合格となるデバイスが含まれているか否かを迅速に判定できる。従って、本発明の検査方法を利用することによって、各種半導体デバイスの検査において、短時間で効率の良い検査が可能になる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係る検査装置の概略構成を示す断面図である。
【図２】本発明の実施の形態における信号入出力回路の一例を示す概略構成図である。
【図３】図１に示した制御部のハードウェア構成の一例を示す図面である。
【図４】図１に示した制御部の機能ブロック図である。
【図５】従来の検査方法における試験信号及び応答信号と閾値の説明図である。
【図６】本実施の形態の検査方法で得られる合成応答信号の大きさを説明する図面である。
【図７】本実施の形態の検査方法における合成応答信号に対する閾値の設定例について説明する図面である。
【図８】本発明の一実施の形態に係る検査方法の手順の一例を示すフローチャートである。
【発明を実施するための形態】
【００２０】
図１は、本発明の一実施の形態に係る検査装置の概略構成を示す断面図である。図１において、検査装置１００は、ウエハＷを搬送する搬送領域を形成するローダー室１と、複数の検査対象デバイス（ＤＵＴ）１０（図１では図示せず）が形成されたウエハＷを収容する検査室２と、各ＤＵＴ１０に電気信号を送るとともに、ＤＵＴ１０からの応答信号を受信してウエハＷ上のＤＵＴ１０の電気的特性検査を行うテスタ３と、これら検査装置１００の各構成部を制御する制御部４を備えている。
【００２１】
検査室２は、ウエハＷを載置した状態で、ウエハＷをＸ、Ｙ、Ｚ及びθ方向に移動可能な載置台１１と、載置台１１の上方に配置されたホルダ１２と、このホルダ１２に支持され、支持基板１３ａと複数のプローブ（接触子）１３ｂとを有するプローブカード１３と、複数のプローブ１３ｂとウエハＷに形成された複数のＤＵＴ１０の電極パッド（図示せず）との位置合わせを行うアライメント機構１４とを備えている。プローブカード１３は、多数の接続端子を有する接続リング２１及びインターポーザ（又はパフォーマンスボード）２２、テストヘッド（図示省略）を介してテスタ３と電気的に接続されている。テスタ３は、パターンジェネレータ３１とコンパレータ３２を備えている。
【００２２】
図２は、パターンジェネレータ３１及びコンパレータ３２と、複数のＤＵＴ１０とを電気的に接続する信号入出力回路３３の一例を示す概略構成図である。
【００２３】
パターンジェネレータ３１は、ＤＵＴ１０を検査するための試験信号を生成する。パターンジェネレータ３１と複数のＤＵＴ１０との間は、途中で複数に分岐した入力ライン４１によって接続されている。
【００２４】
コンパレータ３２は、パターンジェネレータ３１から送られた試験信号に応答して、複数のＤＵＴ１０からそれぞれ出力された応答信号、又は、複数のＤＵＴ１０からの応答信号を一つに合成した信号（以下、「合成応答信号」と記すことがある）を、閾値と比較する。コンパレータ３２には、複数のＤＵＴ１０からの応答信号を合成して伝送する共通出力ライン５１が接続されている。コンパレータ３２と複数のＤＵＴ１０との間は、共通出力ライン５１及び各ＤＵＴ１０からの個別出力ライン５２によって接続されている。
【００２５】
信号入出力回路３３は、入力ライン４１と、共通出力ライン５１と、複数の個別出力ライン５２と、リレースイッチ部５３と、抵抗素子５４とを備えている。本実施の形態において、信号入出力回路３３は、テスタ３、プローブカード１３の支持基板１３ａ、又は、インターポーザ（又はパフォーマンスボード）２２のいずれかに実装されていればよい。
【００２６】
入力ライン４１は、途中で、一度に検査を行うＤＵＴ１０の数に応じて分岐しており、パターンジェネレータ３１と複数のＤＵＴ１０とを並列に接続している。パターンジェネレータ３１で生成した試験信号は、入力ライン４１を介して複数のＤＵＴ１０に向けて伝送される。なお、入力ライン４１には、パターンジェネレータ３１と複数のＤＵＴ１０との接続／非接続を切り替えるためのリレースイッチ部などが設けられていてもよい。また、入力ライン４１は、各ＤＵＴ１０へ試験信号を同時に送信できる限り、図２に示した構成に限らない。
【００２７】
共通出力ライン５１は、パターンジェネレータ３１から入力された試験信号に基づき、各ＤＵＴ１０から出力される応答信号を伝送する複数の個別出力ライン５２が統合されてなるものである。各ＤＵＴ１０から出力された応答信号は、個別出力ライン５２及び共通出力ライン５１を介してコンパレータ３２へ伝送される。
【００２８】
各個別出力ライン５２には、リレースイッチ部５３と、抵抗素子５４が直列に設けられている。なお、リレースイッチ部５３と抵抗部５４との配列順序は問わない。
【００２９】
リレースイッチ部５３は、コンパレータ３２と複数のＤＵＴ１０との接続／非接続を切り替える場合に用いることができる。各ＤＵＴ１０からの応答信号を一つに合成する場合には、すべてのリレースイッチ部５３を接続状態（ＯＮ）にすればよい。各ＤＵＴ１０からの応答信号を個別にコンパレータ３２に送る場合には、一つの個別出力ライン５２のリレースイッチ部５３のみを接続状態（ＯＮ）にして、他の個別出力ライン５２のリレースイッチ部５３は非接続状態（ＯＦＦ）にすればよい。なお、各ＤＵＴ１０からの応答信号を個別にコンパレータ３２に送る必要がない場合、リレースイッチ部５３は設けなくてもよい。
【００３０】
抵抗素子５４は、応答信号を選別する作用を有するとともに、各個別出力ライン５２に接続された共通出力ライン５１におけるインピーダンスを調節するために、各ＤＵＴ１０の内部抵抗（出力インピーダンス）よりも大きな抵抗を有している。
【００３１】
＜制御部＞
検査装置１００の各構成部は、それぞれ制御部４に接続されて、制御部４によって制御される。制御部４は、典型的にはコンピュータである。図３は、図１に示した制御部４のハードウェア構成の一例を示している。制御部４は、主制御部１０１と、キーボード、マウス等の入力装置１０２と、プリンタ等の出力装置１０３と、表示装置１０４と、記憶装置１０５と、外部インターフェース１０６と、これらを互いに接続するバス１０７とを備えている。主制御部１０１は、ＣＰＵ（中央処理装置）１１１、ＲＡＭ（ランダムアクセスメモリ）１１２およびＲＯＭ（リードオンリメモリ）１１３を有している。記憶装置１０５は、情報を記憶できるものであれば、その形態は問わないが、例えばハードディスク装置または光ディスク装置である。また、記憶装置１０５は、コンピュータ読み取り可能な記録媒体１１５に対して情報を記録し、また記録媒体１１５より情報を読み取るようになっている。記録媒体１１５は、情報を記憶できるものであれば、その形態は問わないが、例えばハードディスク、光ディスク、フラッシュメモリなどである。記録媒体１１５は、本実施の形態に係る検査方法のレシピを記録した記録媒体であってもよい。
【００３２】
制御部４では、ＣＰＵ１１１が、ＲＡＭ１１２を作業領域として用いて、ＲＯＭ１１３または記憶装置１０５に格納されたプログラムを実行することにより、本実施の形態の検査装置１００においてウエハＷ上に形成されたＤＵＴ１０に対する検査を実行できるようになっている。具体的には、制御部４は、検査装置１００において、各構成部（例えば、載置台１１、アライメント機構１４、パターンジェネレータ３１、コンパレータ３２、リレースイッチ部５３等）を制御する。
【００３３】
図４は、制御部４の機能ブロック図であり、テスタ３におけるパターンジェネレータ３１と、コンパレータ３２との関係も示している。図４に示すように、制御部４は、信号制御部１２１と、判定部１２２と、閾値設定部１２３とを備えている。これらは、ＣＰＵ１１１が、ＲＡＭ１１２を作業領域として用いて、ＲＯＭ１１３または記憶装置１０５に格納されたソフトウエア（プログラム）を実行することによって実現される。なお、例えばＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）などを利用して、信号制御部１２１、判定部１２２及び閾値設定部１２３と同様の機能をプローブカード１３、又は、インターポーザ（又はパフォーマンスボード）２２に持たせてもよい。また、制御部４は、他の機能（例えばリレースイッチ部５３の接続／非接続を切り替える制御機能など）も有しているが、詳細な説明は省略する。
【００３４】
信号制御部１２１は、パターンジェネレータ３１による試験信号の生成を制御する。具体的には、信号制御部１２１は、パターンジェネレータ３１に対して制御信号を送り、パターンジェネレータ３１で生成するクロック信号及びデータ信号の種類、生成／停止などを指示する。
【００３５】
判定部１２２は、コンパレータ３２から、閾値と合成応答信号との比較情報を取得し、該比較情報に基づき、複数のＤＵＴ１０のうち、１つ以上が不合格であるか否か、つまり、全てのＤＵＴ１０が合格であるか否か、を判定する。なお、この判定作業は、判定部１２２で行わず、コンパレータ３２で行ってもよい。また、判定部１２２は、後述する手順に基づき、複数のＤＵＴ１０の中で、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を判定することができる。
【００３６】
閾値設定部１２３は、コンパレータ３２において、コンパレートを行うための閾値を設定する。閾値設定部１２３は、多段階に複数の閾値を設定することが可能であり、閾値は、動的に変更され得る。例えば、判定部１２２（又はコンパレータ３２）によって、第１の閾値と合成応答信号との比較情報から、複数のＤＵＴ１０の中の１つ以上が不合格である、と判定された場合、閾値設定部１２３は、第１の閾値とは異なる新たな閾値として、第２の閾値を設定することができる。
【００３７】
ここで、閾値設定部１２３における閾値の設定方法について、図５及び図６を参照して説明する。図５は、従来の検査方法における試験信号及び応答信号と閾値の説明図である。パターンジェネレータ３１は、クロック信号（ＣＬＫ）及びデータ信号（ＤＡＴＡ）を生成し、これらが試験信号として、各ＤＵＴ１０へ入力される。その結果、各ＤＵＴ１０からは、応答信号が出力され、この応答信号のレベルに基づき、コンパレータ３２で各ＤＵＴ１０の合否（ＰＡＳＳ／ＦＡＩＬ）が判断される。例えば、コンパレータ３２で比較を行う際の閾値ＴＨが３Ｖであるとすると、応答信号が３Ｖ以上であれば合格（ＰＡＳＳ）、３Ｖ未満であれば不合格（ＦＡＩＬ）と判断される。このように、各ＤＵＴ１０からの個別応答信号には、閾値ＴＨを充足するＰＡＳＳ信号と、閾値ＴＨを充足しないＦＡＩＬ信号とが含まれる場合がある。従って、合成応答信号は、ＰＡＳＳ信号だけから合成される場合と、ＦＡＩＬ信号だけから合成される場合と、ＰＡＳＳ信号及びＦＡＩＬ信号から合成される場合があり得る。
【００３８】
図６（Ａ）、（Ｂ）、（Ｃ）は、本実施の形態の検査方法で得られる合成応答信号の大きさ（例えば電圧値）を示している。図７は、本実施の形態の検査方法における合成応答信号に対する閾値の設定例について説明する図面である。図６及び図７では、ＤＵＴ１０が３つの場合を例に挙げている。各ＤＵＴ１０に対して、パターンジェネレータ３１からの入力される信号レベル及び信号パターンは、同じ内容である。それに対して、各ＤＵＴ１０からの個別応答信号は、上記のとおり、合格（ＰＡＳＳ）と不合格（ＦＡＩＬ）が含まれる可能性があり、すべてＰＡＳＳの場合と、ＰＡＳＳとＦＡＩＬが混在している場合では、１つに合成された合成応答信号が異なる値となる。
【００３９】
例えば、ＤＵＴ１０の応答信号の出力レベルがＨｉ（ＰＡＳＳ）：３［Ｖ］及びＬｏｗ（ＦＡＩＬ）：０［Ｖ］の２値である場合、３個のＤＵＴ１０の個別応答信号の出力レベルＳＤがすべてＨｉであれば、図６（Ａ）に示すように、合成応答信号の出力レベルＳ０は、Ｓ０＝３［Ｖ］となる。
【００４０】
また、３個のＤＵＴ１０の中の２個のＤＵＴ１０の個別応答信号の出力レベルがＨｉであり、１個のＤＵＴ１０の個別応答信号の出力レベルがＬｏｗである場合、図６（Ｂ）に示すように、合成応答信号の出力レベルＳ１は２［Ｖ］［＝３［Ｖ］×（３−１）／３］となる。
【００４１】
さらに、３個のＤＵＴ１０の中の１個のＤＵＴ１０の個別応答信号の出力レベルがＨｉであり、２個のＤＵＴ１０の個別応答信号の出力レベルがＬｏｗである場合、図６（Ｃ）に示すように、合成応答信号の出力レベルＳ２は１［Ｖ］［＝３［Ｖ］×（３−２）／３］となる。なお、ＤＵＴ１０の出力インピーダンスは、Ｈｉ：３［Ｖ］及びＬｏｗ：０［Ｖ］で同じであるものとする。
【００４２】
つまり、ｎ個のＤＵＴ１０のすべてが、同じ出力レベルＳＤ［Ｖ］のＰＡＳＳ信号を出力した場合、合成応答信号の出力レベルＳ０は、Ｓ０［Ｖ］＝ＳＤ［Ｖ］×ｎ／ｎとなる。また、ｎ個のＤＵＴ１０の中の１つのＤＵＴ１０がＦＡＩＬ信号を出力し、他のＤＵＴ１０がＰＡＳＳ信号を出力した場合、合成応答信号の出力レベルＳ１は、Ｓ１［Ｖ］＝ＳＤ［Ｖ］×（ｎ−１）／ｎとなる。ｎ個のＤＵＴ１０の中の２つのＤＵＴ１０がＦＡＩＬ信号を出力し、他のＤＵＴ１０がＰＡＳＳ信号を出力した場合、合成応答信号の出力レベルＳ２は、Ｓ２［Ｖ］＝ＳＤ［Ｖ］×（ｎ−２）／ｎとなる。
【００４３】
本実施の形態の検査方法では、合成応答信号の出力レベルを、コンパレータ３２によって、順次、閾値ＴＨ１、ＴＨ２、ＴＨ３・・・と比較することが好ましい。判定部１２２は、合成応答信号の出力レベルが閾値ＴＨを充足する場合は「全てのＤＵＴ１０が合格である」と判定し、閾値ＴＨを充足しない場合は、「一つ以上のＤＵＴ１０が不合格である」と判定する。
【００４４】
図７に示すように、１回目の判定では、使用する閾値ＴＨ１を、３つのＤＵＴ１０の全てが合格（ＰＡＳＳ）である場合の合成応答信号の出力レベルＳ０と、１つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ１との間に設定しておけばよい。これによって、合成応答信号の出力レベルが閾値ＴＨ１以上であれば、全てのＤＵＴ１０が合格（ＰＡＳＳ）であり、閾値ＴＨ１未満であれば、１つ以上のＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。
【００４５】
また、２回目の判定では、使用する閾値ＴＨ２を、１つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ１と、２つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ２との間に設定しておけばよい。これによって、１回目の判定結果と合わせて、合成応答信号の出力レベルが閾値ＴＨ２以上であれば、２つのＤＵＴ１０が合格（ＰＡＳＳ）であり、１つのＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。また、合成応答信号の出力レベルが閾値ＴＨ２未満であれば、２つ以上のＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。
【００４６】
さらに、３回目の判定では、使用する閾値ＴＨ３を、２つのＤＵＴ１０が不合格（ＦＡＩＬ）である場合の合成応答信号の出力レベルＳ２未満に設定しておけばよい。これによって、１回目及び２回目の判定結果と合わせて、合成応答信号の出力レベルが閾値ＴＨ３以上であれば、１つのＤＵＴ１０が合格（ＰＡＳＳ）であり、２つのＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。また、合成応答信号の出力レベルが閾値ＴＨ３未満であれば、３つのＤＵＴ１０が不合格（ＦＡＩＬ）であると判断できる。
【００４７】
１段階ずつ閾値レベルを下げて判定を行う場合、ｎ個（ただし、ｎは２以上の正の整数を意味する）のＤＵＴ１０に対して、Ｎ回目（ただし、Ｎは１以上の正の整数を意味する）の判定のために設定される閾値をＴＨＮ、Ｎ＋１回目の判定で設定される閾値をＴＨＮ＋１とすると、ＴＨＮ＞ＴＨＮ＋１の関係を有する。また、ｎ個のＤＵＴ１０の全てが合格である場合の合成応答信号の出力レベルＳ０に対し、Ｎ回目の判定のために設定される閾値ＴＨＮは、次の式（１）によって表される関係を満たすことが好ましい。
Ｓ０×［ｎ−（Ｎ−１）］／ｎ  ≧  ＴＨＮ  ＞  Ｓ０×（ｎ−Ｎ）／ｎ  ・・・（１）
【００４８】
また、閾値ＴＨＮは、マージンを考慮して判定の信頼性を高めるため、Ｓ０×［ｎ−（Ｎ−１）］／ｎとＳ０×（ｎ−Ｎ）／ｎとの中間値付近に設定することがより好ましい。つまり、ＦＡＩＬ信号を出力するＤＵＴ１０の個数がゼロから１つずつ増加する場合の合成応答信号Ｓ０、Ｓ１、Ｓ２、・・・Ｓｎとしたとき、Ｓ０とＳ１との中間値付近、Ｓ１とＳ２との中間値付近、・・・Ｓｎ−１とＳｎとの中間値付近に、閾値ＴＨＮを設定することが好ましい。例えば、
ＴＨＮ＝｛Ｓ０×［ｎ−（Ｎ−１）］／ｎ｝＋｛Ｓ０×（ｎ−Ｎ）／ｎ｝×１／２
とすることが好ましい。
【００４９】
次に、図８を参照しながら、検査装置１００を用いて行われる本発明の一実施の形態に係る検査方法の具体的手順について説明する。図８は、本発明の一実施の形態に係る検査方法の手順の一例を示すフローチャートである。本実施の形態の検査方法は、ＳＴＥＰ１〜ＳＴＥＰ４の処理を含む。
【００５０】
ＳＴＥＰ１では、１回目の判定で用いる閾値ＴＨ１を設定する。この閾値ＴＨ１は、閾値設定部１２３によって設定される。上記式（１）より、ｎ個のＤＵＴ１０の全てが合格である場合の合成応答信号の出力レベルＳ０に対し、１回目の判定で設定される閾値ＴＨ１は、次の関係を満たすことが好ましい。
Ｓ０×ｎ／ｎ  ≧  ＴＨ１  ＞  Ｓ０×（ｎ−１）／ｎ  
また、マージンを考慮して、
ＴＨ１＝［Ｓ×ｎ／ｎ＋Ｓ×（ｎ−１）／ｎ］×１／２
とすることがより好ましい。
【００５１】
ＳＴＥＰ２では、信号制御部１２１の指令に基づき、パターンジェネレータ３１でクロック信号及びデータ信号を生成し、ｎ個のＤＵＴ１０の全てに対して、同時に、同じ試験信号を入力する。
【００５２】
ＳＴＥＰ３では、試験信号に応答して各ＤＵＴ１０から出力された応答信号の合成値（合成応答信号）を、コンパレータ３２によって閾値ＴＨ１と比較する。この場合、リレースイッチ部５３は全て接続状態（ＯＮ）に維持される。
【００５３】
次に、ＳＴＥＰ４で、判定部１２２は、コンパレータ３２から、閾値ＴＨ１と合成応答信号との比較情報を取得し、該比較情報に基づき、ｎ個のＤＵＴ１０のうち、１つ以上が不合格であるか否か、つまり、全てのＤＵＴ１０が合格であるか否か、を判定する。
【００５４】
ＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定された場合は、再びＳＴＥＰ１に戻る。すなわち、再び、ＳＴＥＰ１で閾値設定部１２３によって、新しい閾値として、２回目の判定で用いる閾値ＴＨ２が設定される。上記式（１）より、ｎ個のＤＵＴ１０の全てが合格である場合の合成応答信号の出力レベルＳ０に対し、２回目の判定で設定される閾値ＴＨ２は、次の関係を満たすことが好ましい。
Ｓ０×（ｎ−１）／ｎ  ≧  ＴＨ２  ＞  Ｓ０×（ｎ−２）／ｎ
また、マージンを考慮して、
ＴＨ２＝｛［Ｓ０×（ｎ−１）／ｎ］＋［Ｓ０×（ｎ−２）／ｎ］｝×１／２
とすることがより好ましい。
【００５５】
ＳＴＥＰ１で新しい閾値（例えば、２回目の判定で用いる閾値ＴＨ２）が設定されると、ＳＴＥＰ２〜ＳＴＥＰ４の処理が実行され、２回目の判定が行われる。このようにして、ＳＴＥＰ１〜ＳＴＥＰ４の処理が、ＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格ではない」（ＮＯ）と判定されるまで、ループ状に繰り返し実行される。なお、予め繰り返し回数の上限を設定しておき、上限に達した場合は、判定部１２２から、信号制御部１２１及び閾値設定部１２３へ中止信号を送出するようにしてもよい。
【００５６】
一方、ＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格ではない」（ＮＯ）と判定された場合は、本実施の形態の検査方法による処理を終了する。
【００５７】
本実施の形態では、ＦＡＩＬ信号を出力するＤＵＴ１０の個数がゼロの状態から１つずつ増加する場合の合成応答信号Ｓ０、Ｓ１、Ｓ２、・・・ＳＮ（ただし、Ｎは１以上の正の整数を意味する）に対応付けて閾値ＴＨを変更することによって、ｎ個のＤＵＴ１０の中で、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を判定することができる。
すなわち、１回目の判定では、閾値ＴＨ１を、ｎ個のＤＵＴ１０のすべてがＰＡＳＳ信号を出力する（つまり、ゼロ個のＤＵＴ１０がＦＡＩＬ信号を出力する）場合の合成応答信号の出力レベルＳ０と、ｎ個のＤＵＴ１０の中の１個がＦＡＩＬ信号を出力する場合の合成応答信号の出力レベルＳ１との間（好ましくは中間値付近）に設定する。
また、２回目の判定では、閾値ＴＨ２を、ｎ個のＤＵＴ１０の中の１個がＦＡＩＬ信号を出力する場合の合成応答信号の出力レベルＳ１と、ｎ個のＤＵＴ１０の中の２個がＦＡＩＬ信号を出力する場合の合成応答信号の出力レベルＳ２との間（好ましくは中間値付近）に設定する。
さらに、Ｎ回目の判定では、閾値ＴＨＮを、ｎ個のＤＵＴ１０の中のＮ−１個がＦＡＩＬ信号を出力する場合の合成応答信号の出力レベルＳ（Ｎ−１）と、ｎ個のＤＵＴ１０の中のＮ個がＦＡＩＬ信号を出力する場合の合成応答信号の出力レベルＳＮとの間（好ましくは中間値付近）に設定する。このように、閾値ＴＨを変更しながら、上記ＳＴＥＰ１〜ＳＴＥＰ４の手順を繰り返し実行することにより、ｎ個のＤＵＴ１０の中で、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を自動的に判定することができる。
【００５８】
上記ＳＴＥＰ１〜ＳＴＥＰ４の手順を繰り返し実行する場合、例えば、制御部４において、閾値設定部１２３に接続するカウンタ部（図示省略）を設け、閾値設定部１２３で閾値ＴＨを設定する毎に、１カウントをインクリメントしていくことも可能である。この場合、カウンタ部でカウントされるカウント値（１、２、３、・・・Ｎ）は、ＳＴＥＰ１〜ＳＴＥＰ４の手順の実行回数に等しくなる。また、最終的にＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格ではない」（ＮＯ）と判定されたときのカウント値（１、２、３、・・・Ｎ）は、ＦＡＩＬ信号を出力したＤＵＴ１０の個数に１を加算した値となるため、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を速やかに把握できる。
【００５９】
また、各ＤＵＴ１０からの個別応答信号の出力レベルＳＤに変動が生じる可能性がある場合、予め、任意の１ないし数個のＤＵＴ１０について、個別応答信号の出力レベルＳＤを測定しておき、それらの値に基づいて閾値設定部１２３で設定する閾値ＴＨを補正しておくステップを設けてもよい。
【００６０】
＜変形例＞
本実施の形態の検査方法では、上記のとおり、ＦＡＩＬ信号を出力したＤＵＴ１０を特定することはできない。そのため、上記ＳＴＥＰ１〜ＳＴＥＰ４に加え、各ＤＵＴ１０からの個別応答信号の出力レベルＳＤを閾値ＴＨと比較する工程を設けてもよい。すなわち、ＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定された場合に、ＳＴＥＰ１に戻らず、各ＤＵＴ１０からの個別応答信号の出力レベルＳＤを閾値ＴＨと比較するように変更してもよい。この場合、信号入出力回路３３の一つの個別出力ライン５２のリレースイッチ部５３のみを接続状態（ＯＮ）、他の個別出力ライン５２のリレースイッチ部５３を非接続状態（ＯＦＦ）にして個別応答信号をコンパレータ３２へ送ればよい。なお、リレースイッチ部５３を切り替える代わりに、複数のＤＵＴ１０の中から任意のＤＵＴ１０を選択して電気的に接続できるチップセレクト端子を利用してもよい。また、１回目の手順のＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定された場合は、直ちに個別応答信号の判定に移行してもよいし、上記ＳＴＥＰ１〜ＳＴＥＰ４の処理を所定回数（例えば５〜１０回）繰り返した後、それでもなおＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定される場合にのみ、個別応答信号の判定に移行するようにしてもよい。
【００６１】
以上のように、本実施の形態の検査方法では、複数のＤＵＴ１０からの出力信号を合成した合成応答信号を用いて閾値ＴＨとの比較を行うため、複数のＤＵＴ１０の中に、不合格（ＦＡＩＬ）となるＤＵＴ１０が含まれているか否かを迅速に判定できる。また、閾値ＴＨを変更しながら、上記ＳＴＥＰ１〜ＳＴＥＰ４の手順を繰り返し実行することにより、ｎ個のＤＵＴ１０の中で、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を自動的に判定することができる。
【００６２】
本実施の形態の検査方法は、各種半導体デバイスの検査に利用できる。特に、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリ素子の書き込み試験に好ましく利用することができる。本実施の形態の検査方法では、上記のとおり、ＦＡＩＬ信号を出力したＤＵＴ１０の個数を自動的かつ迅速に判定できるが、ＦＡＩＬ信号を出力したＤＵＴ１０を特定することはできない。しかし、不揮発性半導体メモリ素子の場合、書き込み試験の後で、個別のＤＵＴ１０について読み出し試験を実施するため、個々のＤＵＴ１０についての合否判定と不良ＤＵＴ１０の特定は、読み出し試験によって確認できる。
【００６３】
以上、本発明の実施の形態を例示の目的で詳細に説明したが、本発明は上記実施の形態に制約されることはなく、種々の変形が可能である。例えば、本発明の検査方法は、ＲＥＡＤＹ信号／ＢＵＳＹ信号を出力するデバイスを一括して検査する場合であれば、デバイスの種類にかかわらず好ましく利用できる。
【００６４】
また、図８のフローチャートでは、ＳＴＥＰ２〜ＳＴＥＰ４の処理を１回実行する毎に、ＳＴＥＰ１で新たな閾値を設定することとしているが、ＳＴＥＰ２〜ＳＴＥＰ４の処理を所定回数繰り返しても、なおＳＴＥＰ４で「ｎ個のＤＵＴ１０のうち、１つ以上が不合格である」（ＹＥＳ）と判定される場合にＳＴＥＰ１に戻り、新たな閾値を設定するように変形してもよい。
【符号の説明】
【００６５】
１０…被検査対象デバイス（ＤＵＴ）、３１…パターンジェネレータ、３２…コンパレータ、３３…信号入出力回路、４１…入力ライン、５１…共通出力ライン、５２…個別出力ライン、５３…リレースイッチ部、５４…抵抗素子、Ｗ…半導体ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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