(57)【要約】【課題】保持した電圧の変動を低減し、アナログ信号をデジタル信号に変換する変換精度を向上したアナログ‐デジタル変換装置を提供する。【解決手段】アナログ‐デジタル変換装置１は、デジタル信号の各ビットに対応する複数のコンデンサ１１を有し、入力した基準電圧Ｖrefによりコンデンサ１１を充電して各ビットに対応する比較電圧Ｖcmpを出力する電圧出力部であるアナログ‐デジタル変換部１０と、アナログ信号に基づく電圧を保持するホールドコンデンサ２１と、オン、オフ動作によりホールドコンデンサ２１が保持する電圧を制御するスイッチ１２とを有し、アナログ‐デジタル変換部１０が出力した比較電圧Ｖcmpとアナログ信号に基づく電圧とを比較して比較結果を出力する比較部２０と、を有し、最上位ビットに対応するコンデンサ１１は、偶数分割された容量が並列接続されて形成される構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部から入力したアナログ信号をデジタル信号に変換して出力する逐次比較型のアナログ‐デジタル変換装置において、
前記デジタル信号の各ビットに対応する複数のコンデンサを有し、入力した基準電圧により前記コンデンサを充電して前記各ビットに対応する比較電圧を出力する電圧出力部と、
前記アナログ信号に基づく電圧を保持するホールドコンデンサと、オン、オフ動作により前記ホールドコンデンサが保持する電圧を制御するスイッチとを有し、前記電圧出力部が出力した前記比較電圧と前記アナログ信号に基づく電圧とを比較して比較結果を出力する比較部と、を有し、
前記最上位ビットに対応する前記コンデンサは、偶数分割された容量が並列接続されて形成されている、アナログ‐デジタル変換装置。
【請求項２】
前記最上位ビットの前記コンデンサは、分割されたそれぞれの前記容量が順次段階的に充電される請求項１に記載のアナログ‐デジタル変換装置。
【請求項３】
前記比較部は、前記比較電圧と前記アナログ信号に基づく電圧との電位差に基づく比較結果を出力するインバータ回路をさらに有する請求項１又は２に記載のアナログ‐デジタル変換装置。
【請求項４】
前記コンデンサは、４分割されている請求項１から３のいずれか１項に記載のアナログ‐デジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ‐デジタル変換装置に関する。
【背景技術】
【０００２】
従来、アナログ‐デジタル変換装置において、アナログ‐デジタル変換装置の高速化及び省電力化を図るために種々の提案がなされている。例えば、アナログ入力の電圧をホールドコンデンサにホールドするためのアナログスイッチと、入力したデジタル信号に基づいて比較電圧を出力するデジタル‐アナログ変換部と、ホールドした電圧と比較電圧とを比較する比較器と、入力アナログ信号をサンプリングする直前に容量に蓄えられている電荷を初期化する初期化回路を備えた逐次比較型のアナログ‐デジタル変換装置が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２０７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来のアナログ‐デジタル変換装置によれば、デジタル‐アナログ変換部が比較電圧を出力する際に、ホールドコンデンサから電荷がアナログスイッチに漏れてしまうことがある。そのため、ホールドコンデンサが保持した電圧が変化してアナログ‐デジタル変換装置が出力するデジタル信号の変換精度が低下するという問題があった。
【０００５】
したがって、本発明の目的は、保持した電圧の変動を低減し、アナログ信号をデジタル信号に変換する変換精度を向上することができるアナログ‐デジタル変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
［１］本発明は、上記目的を達成するために、外部から入力したアナログ信号をデジタル信号に変換して出力する逐次比較型のアナログ‐デジタル変換装置において、前記デジタル信号の各ビットに対応する複数のコンデンサを有し、入力した基準電圧により前記コンデンサを充電して前記各ビットに対応する比較電圧を出力する電圧出力部と、前記アナログ信号に基づく電圧を保持するホールドコンデンサと、オン、オフ動作により前記ホールドコンデンサが保持する電圧を制御するスイッチとを有し、前記電圧出力部が出力した前記比較電圧と前記アナログ信号に基づく電圧とを比較して比較結果を出力する比較部と、を有し、前記最上位ビットに対応する前記コンデンサは、偶数分割された容量が並列接続されて形成されている、アナログ‐デジタル変換装置を提供する。
【０００７】
［２］前記最上位ビットの前記コンデンサは、分割されたそれぞれの前記容量が順次段階的に充電される上記［１］に記載のアナログ‐デジタル変換装置であってもよい。
【０００８】
［３］また、前記比較部は、前記比較電圧と前記アナログ信号に基づく電圧との電位差に基づく比較結果を出力するインバータ回路をさらに有する上記［１］又は［２］に記載のアナログ‐デジタル変換装置であってもよい。
【０００９】
［４］また、前記コンデンサは、４分割されている上記［１］から上記［３］のいずれか１に記載のアナログ‐デジタル変換装置であってもよい。
【発明の効果】
【００１０】
本発明によれば、保持した電圧の変動を低減し、アナログ信号をデジタル信号に変換する変換精度を向上することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の実施の形態に係る１０ｂｉｔ構成のアナログ‐デジタル変換装置の回路の一例を示す図である。
【図２】図２は、図１におけるＡ部の詳細図である。
【図３】図３は、アナログ‐デジタル変換装置の動作を示すタイミングチャートである。
【図４】図４は、図２の詳細図に対応した基準電圧、出力電圧の波形を示す図であり、（ａ）は、制御信号Ｓctr［９］-1〜Ｓctr［９］-4の基準電圧の波形、（ｂ）は、ｂｉｔ［９］の出力電圧の波形、（ｃ）は、最上位ビットの容量を分割していない比較例に係るアナログ‐デジタル変換部１０から出力された出力電圧の波形を示す。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。なお、各図中、実質的に同一の機能を有する構成要素については、同一の符号を付してその重複した説明を省略する。
【００１３】
［本発明の実施の形態］
図１は、本発明の実施の形態に係る１０ｂｉｔ構成のアナログ‐デジタル変換装置の回路の一例を示す図である。なお、図１において、５１２Ｃ、・・・、２Ｃ、１Ｃは、それぞれ５１２、・・・、２、１の容量比のコンデンサによりキャパシタアレイが構成されていることを示す。また、図２は、図１におけるＡ部の詳細図である。すなわち、最上位ビットに対応するコンデンサ１１、スイッチ１２の部分の詳細図である。
【００１４】
このアナログ‐デジタル変換装置１は、図示しない外部装置等からアナログ信号Ｓaを入力し、入力したアナログ信号Ｓaをデジタル信号Ｓdに変換して出力する逐次比較型のアナログ‐デジタル変換装置である。なお、図示しない外部装置は、物理量をアナログ信号に変換して出力するマイクや温度計等の検出装置やセンサ等である。
【００１５】
本発明の実施の形態に係るアナログ‐デジタル変換装置１は、デジタル信号の各ビットに対応する複数のコンデンサ１１を有し、入力した基準電圧Ｖrefによりコンデンサ１１を充電して各ビットに対応する比較電圧Ｖcmpを出力する電圧出力部であるアナログ‐デジタル変換部１０と、アナログ信号に基づく電圧を保持するホールドコンデンサ２１と、オン、オフ動作によりホールドコンデンサ２１が保持する電圧を制御するスイッチ１２とを有し、アナログ‐デジタル変換部１０が出力した比較電圧Ｖcmpとアナログ信号に基づく電圧とを比較して比較結果を出力する比較部２０と、を有し、最上位ビットに対応するコンデンサ１１は、偶数分割された容量が並列接続されて形成されている。そして、最上位ビットのコンデンサ１１は、分割されたそれぞれの容量が順次段階的に充電される構成とされている。また、アナログ‐デジタル変換部１０及び比較部２０等を制御する制御部３０を備える。
【００１６】
（アナログ‐デジタル変換部）
アナログ‐デジタル変換部１０は、電圧出力部として機能する。本発明の実施の形態に係るアナログ‐デジタル変換装置１を構成するコンデンサ１１のうち、最上位ビットに対応するコンデンサ１１は、偶数分割された容量が並列接続されて形成されて構成されている。逐次比較型のアナログ‐デジタル変換装置は、解像度がＮｂｉｔの場合、最上位ビットに対応するコンデンサの容量から最下位ビットに対応するコンデンサまでの容量は、容量比が２N-1、・・・、４、２、１とされている。
【００１７】
本発明の実施の形態に係るアナログ‐デジタル変換装置１は、特に、最上位ビットに対応するコンデンサの容量を偶数分割して並列接続し、分割されたそれぞれの容量が順次段階的に充電される構成にすることで、逐次比較動作時の電荷抜けを抑制、防止するものである。
【００１８】
本実施の形態では、アナログ‐デジタル変換部１０の解像度が１０ｂｉｔで、最上位ビット（ｂｉｔ［９］）に対応するコンデンサの容量が４分割（４等分）されている場合について説明する。なお、分割数（等分数）は、これに限られず、２分割（２等分）以上であればよい。
【００１９】
アナログ‐デジタル変換部１０は、例えば、最上位ビットであるｂｉｔ［９］から順に、図１での図示を省略したコンデンサを含めて、最上位ビットから５１２、２５６、１２８、６４、３２、１６、８、４、２、１の容量比となるように、５１２Ｃ、２５６Ｃ、１２８Ｃ、６４Ｃ、３２Ｃ、１６Ｃ、８Ｃ、４Ｃ、２Ｃ、１Ｃの合計１０２４個の複数のコンデンサ１１が形成されている。
【００２０】
最上位ビットに対応するコンデンサ１１は、図２に示すように、５１２Ｃの容量が４等分された１２８Ｃとして形成され、これら１２８Ｃの容量のコンデンサが並列に接続されている。また、それぞれのコンデンサには、スイッチ１２がそれぞれ接続されている。
【００２１】
アナログ‐デジタル変換部１０には、さらに、デジタル信号Ｓdのｂｉｔ［９］〜ｂｉｔ［０］に対応して設けられる複数（本実施の形態では、図示を省略したものを含めて１０個）のスイッチ１２を備える。また、各コンデンサ１１には、制御部３０から出力される切替信号Ｓch3に基づいて各コンデンサ１１とグランドＧＮＤとを接続し、各コンデンサ１１に充電された電荷を放電するリセットスイッチ４１が接続されている。
【００２２】
スイッチ１２及びリセットスイッチ４１には、ＭＯＳＦＥＴ（金属酸化膜絶縁ゲート電界効果トランジスタ）等で形成された半導体スイッチが用いられる。スイッチ１２は、各ビットに対応するコンデンサ１１に接続する接点１２ａと、制御部３０から基準電圧Ｖrefを入力する接点１２ｂと、アナログ信号Ｓaを入力する接点１２ｃとを有する。スイッチ１２は、制御部３０が送信する切替信号Ｓch2に基づいて接点１２ａと接点１２ｂとの接続と、接点１２ａと接点１２ｃとの接続とを切り替える。
【００２３】
なお、図２に示したように、最上位ビットに対応する４つのコンデンサ１１には、各接点１２ｂに制御信号Ｓctrとして、Ｓctr［９］-1〜Ｓctr［９］-4が順次段階的に入力される。
【００２４】
（比較部）
比較部２０は、アナログ‐デジタル変換部１０がアナログ信号Ｓaに応じて出力する出力電圧Ｖoutに基づく電圧を保持するホールドコンデンサ２１と、出力電圧Ｖoutと比較電圧Ｖcmpの電位差に基づく比較結果Ｓcmpを制御部３０に出力するチョッパコンパレータ２２とを備える。
【００２５】
ホールドコンデンサ２１は、アナログ‐デジタル変換部１０と接続する入力端子２１ａと、チョッパコンパレータ２２と接続する出力端子２１ｂとを有し、後述するように、出力電圧Ｖoutからインバータ２２１の閾値電圧Ｖthを減算した電圧（Ｖout−Ｖth）により充電され、この電圧（Ｖout−Ｖth）を保持する。そして、ホールドコンデンサ２１は、保持した電圧（Ｖout−Ｖth）と比較電圧Ｖcmpの電位差によって、比較電圧ＶcmpがＶoutよりも大きい場合に、閾値電圧Ｖthよりも大きな電圧Ｖhを出力し、比較電圧ＶcmpがＶoutよりも小さい場合には、閾値電圧Ｖthよりも小さな電圧Ｖhを出力する。ホールドコンデンサ２１には、例えば、フィルムコンデンサ、電解コンデンサ、セラミックコンデンサ等のコンデンサが用いられる。
【００２６】
ホールドコンデンサ２１の出力端子２１ｂ側には、出力端子２１ｂとアナログ‐デジタル変換部１０の間の接点とグランドＧＮＤとを接続するリセットスイッチ４３が設けられる。ホールドコンデンサ２１の入力端子２１ａ側には、入力端子２１ａとアナログ‐デジタル変換部１０との間の接点とグランドＧＮＤを接続するリセットスイッチ４２が設けられている。リセットスイッチ４２、４３は、切替信号Ｓch3に基づいてホールドコンデンサ２１とグランドＧＮＤとを接続してホールドコンデンサ２１が充電した電荷をグランドＧＮＤに放電する。リセットスイッチ４２、４３には、スイッチ１２等と同様に、半導体スイッチが用いられる。
【００２７】
チョッパコンパレータ２２は、比較電圧Ｖcmpと出力電圧Ｖoutの電位差に基づく比較結果を出力するインバータ２２１と、半導体スイッチで形成され、オン、オフ動作によりホールドコンデンサ２１が保持する電圧を制御するスイッチ２２２とを有する。なお、インバータ２２１は、インバータ回路の一例である。
【００２８】
インバータ２２１には、閾値電圧Ｖthが予め定められており、インバータ２２１は、ホールドコンデンサ２１の出力端子２１ｂに接続されて電圧Ｖhが入力される。電圧Ｖhが閾値電圧Ｖthより大きい場合には、０（Ｌｏ）の比較結果Ｓcmpを制御部３０に出力し、電圧Ｖhが閾値電圧Ｖthよりも小さい場合には、１（Ｈｉ）の比較結果Ｓcmpを制御部３０に出力する。このインバータ２２１には、入力した信号のレベルを反転させて出力する半導体素子、又は半導体素子を用いた回路が用いられる。
【００２９】
スイッチ２２２には、スイッチ等と同様にＭＯＳＦＥＴ等の半導体スイッチが用いられる。この半導体スイッチは、ゲート電極に印加された電圧に基づいてソース、ドレイン間を導通させる。スイッチ２２２は、制御部３０からの切替信号Ｓch1に基づいてオン、オフ動作し、オン状態では、ホールドコンデンサ２１を放電させて保持した電圧（Ｖout−Ｖth）を初期化し、オフ状態では、ホールドコンデンサ２１を充電して電圧（Ｖout−Ｖth）を保持させる。
【００３０】
（制御部）
制御部３０は、例えばＬＳＩやＩＣ等のチップで構成され、図示しないＣＰＵ等から入力するクロック信号ＣＬＫ及びリセット信号ＲＳＴ、比較部２０から入力する比較結果Ｓcmp等に基づいてアナログ‐デジタル変換部１０、比較部２０及びリセットスイッチ４１、４２、４３を制御する。制御部３０は、後述するように、比較部２０からデジタル信号の各ビットの比較結果Ｓcmpに基づいて出力電圧Ｖoutの電圧値を量子化し、量子化した電圧値をデジタル信号Ｓdとして図示しないＣＰＵ等に出力する。
【００３１】
制御部３０には、図１、図２に示すように、各ｂｉｔ［９］〜ｂｉｔ［０］に対応するスイッチ１２を有している。また、図２に示すように、ｂｉｔ［９］に対応する４本の信号線３１と、各ｂｉｔ［８］〜ｂｉｔ［０］に対応する９本の信号線３１の合計１３本の信号線３１を有する。比較部２０から入力した比較結果Ｓcmpに応じて信号線３１に例えば、５Ｖの基準電圧Ｖrefを制御信号Ｓctrとして出力する。なお、前記したように、最上位ビットに関しては、５Ｖの基準電圧Ｖrefは、制御信号Ｓctr［９］-1〜Ｓctr［９］-4により順次段階的に印加される。
【００３２】
（アナログ‐デジタル変換装置の動作）
次に、アナログ‐デジタル変換装置１の動作について、図３を用いて説明する。図３は、アナログ‐デジタル変換装置１の動作を示すタイミングチャートである。なお、以下の説明において、制御信号Ｓctrについての１６進数の表記は、１３本の信号線３１のうちのどのスイッチ１２に対応する信号線３１に基準電圧Ｖrefが出力されるかを意味し、例えば、ｂｉｔ［９］のみに基準電圧Ｖrefが出力される場合には、２００（１６進数）と表記する。
【００３３】
制御部３０は、例えば２ＭＨｚのクロック信号ＣＬＫに同期して以下の処理を実行する。制御部３０は、図示しないＣＰＵ等からリセット信号ＲＳＴを受信すると（Ａ点）、リセットスイッチ４１、４２、４３に切替信号Ｓch3を出力し、リセットスイッチ４１、４２、４３をオンにした後にオフにする（Ｂ点）。これにより、制御部３０は、アナログ‐デジタル変換部１０の各コンデンサ１１及びホールドコンデンサ２１が充電した電荷をグランドＧＮＤに放電させて、アナログ‐デジタル変換部１０及びホールドコンデンサ２１の初期化処理をする。
【００３４】
制御部３０は、初期化処理が完了すると、切替信号Ｓch2をオンにしてアナログ‐デジタル変換部１０の各スイッチ１２の接点１２ａと接点１２ｃとを接続し、図示しない外部装置等から受信したアナログ信号Ｓaをアナログ‐デジタル変換部１０の各コンデンサ１１に入力する（Ｃ点）。アナログ‐デジタル変換部１０の各コンデンサ１１は、入力したアナログ信号Ｓaで充電され、充電した電荷に基づく出力電圧Ｖoutをホールドコンデンサ２１に出力する。
【００３５】
制御部３０は、比較部２０のスイッチ２２２に切替信号Ｓch1を出力し、スイッチ２２２をオンにした後にオフにする（Ｄ点）。これにより、ホールドコンデンサ２１は、スイッチ２２２がオフされたときの出力電圧Ｖoutに基づく電圧（Ｖout−Ｖth）を保持する。すなわち、ホールドコンデンサ２１は、出力電圧Ｖoutからインバータ２２１の閾値電圧Ｖthを減算した電圧（Ｖout−Ｖth）により充電される。
【００３６】
ホールドコンデンサ２１が電圧（Ｖout−Ｖth）を保持すると、制御部３０は、切替信号Ｓch2をオフにし（Ｅ点）、アナログ‐デジタル変換部１０の各スイッチ１２の接点１２ａと接点１２ｂとを接続する。
【００３７】
制御部３０は、切替信号Ｓch2をオフにすると、アナログ‐デジタル変換部１０に制御信号Ｓctr（２００（１６進数））を出力し、ｂｉｔ［９］に対応するコンデンサ１１を基準電圧Ｖrefで充電することで、コンデンサ１１からｂｉｔ［９］に対応する比較電圧Ｖcmpを出力する。ただし、ｂｉｔ［９］に対応するコンデンサ１１が４分割されているので、図４（ａ）に示すように、制御信号Ｓctr（２００（１６進数））は、ｂｉｔ［９］−１、ｂｉｔ［９］−２、ｂｉｔ［９］−３、ｂｉｔ［９］−４として段階的に切り替えた信号によりそれぞれのコンデンサ１１を充電する。ｂｉｔ［９］の出力電圧Ｖoutは、図４（ｂ）に示すような波形となる。最上位ビット（ｂｉｔ［９］）に対応するコンデンサ１１は、基準電圧Ｖrefの約半分の例えば２．５Ｖの比較電圧Ｖcmpをホールドコンデンサ２１に出力する。
【００３８】
ホールドコンデンサ２１は、出力電圧Ｖoutと比較電圧Ｖcmpとの電位差に基づいて電圧Ｖhをインバータ２２１に出力する。すなわち、ホールドコンデンサ２１は、出力電圧Ｖoutが比較電圧Ｖcmpよりも大きい場合、閾値電圧Ｖthよりも大きい電圧Ｖhをインバータ２２１に出力し、出力電圧Ｖoutが比較電圧Ｖcmpよりも小さい場合、閾値電圧Ｖthよりも小さい電圧Ｖhをインバータ２２１に出力する。
【００３９】
インバータ２２１は、ホールドコンデンサ２１から入力した電圧Ｖhが閾値電圧Ｖthよりも大きければ０（Ｌｏ）、ホールドコンデンサ２１から入力した電圧Ｖhが閾値電圧Ｖthよりも小さければ１（Ｈｉ）の比較結果Ｓcmpを制御部３０に出力する。
【００４０】
制御部３０は、インバータ２２１から出力された比較結果Ｓcmpに基づいて制御信号Ｓctrをホールドコンデンサ２１に出力する。すなわち、インバータ２２１から０（Ｌ）の比較結果Ｓcmpが出力された場合（出力電圧Ｖoutが比較電圧Ｖcmpよりも大きい場合）、制御部３０は、ｂｉｔ［９］及びｂｉｔ［８］に対応する信号線３１に基準電圧Ｖref（制御信号Ｓctr：３００（１６進数））を出力し、ｂｉｔ［９］及びｂｉｔ［８］に対応するコンデンサ１１を充電する。アナログ‐デジタル変換部１０は、ｂｉｔ［９］に対応する電圧にｂｉｔ[８]に対応する１．２５Ｖの電圧を加算した例えば、３．７５Ｖの電圧を比較電圧Ｖcmpとしてホールドコンデンサ２１に出力する。
【００４１】
一方、インバータ２２１から１（Ｈｉ）の比較結果Ｓcmpが出力された場合（出力電圧Ｖoutが比較電圧Ｖcmpより小さい場合）、制御部３０は、ｂｉｔ[９]に対応する信号線３１に出力していた基準電圧Ｖrefを停止し、ｂｉｔ［８］に対応する信号線３１に基準電圧Ｖref（制御信号Ｓctr：１００（１６進数））を出力する。このとき、アナログ‐デジタル変換部１０は、ｂｉｔ［８］に対応するコンデンサ１１から例えば１．２５Ｖの比較電圧Ｖcmpをホールドコンデンサ２１に出力する。インバータ２２１は、ホールドコンデンサ２１から入力した電圧に基づいて、出力電圧Ｖoutと比較電圧Ｖcmpとの比較結果Ｓcmpを制御部３０に出力する。
【００４２】
制御部３０は、ｂｉｔ［７］〜ｂｉｔ［０］についても、インバータ２２１からの比較結果Ｓcmpに基づいて制御信号Ｓctrを変化させながら出力電圧Ｖoutと比較電圧Ｖcmpとを比較し、出力電圧Ｖoutの電圧値を特定して量子化する。図３では、ｂｉｔ［７］、ｂｉｔ［６］、及びｂｉｔ［３］が１である制御信号（０Ｃ９（１６進数））に対応する電圧値（例えば、約０．９８１Ｖ）を出力電圧Ｖoutの電圧値として特定して量子化している。
【００４３】
制御部３０は、特定した出力電圧Ｖoutの電圧値を量子化したデジタル値を保持し、保持したデジタル値をデジタル信号Ｓdとして図示しないＣＰＵ等に出力する。
【００４４】
アナログ‐デジタル変換装置１は、上記の動作を繰り返すことにより、入力したアナログ信号Ｓaをデジタル信号Ｓdに変換する。
【００４５】
（実施の形態の効果）
本実施の形態によれば、以下の効果を奏する。
（１）本発明の実施の形態に係るアナログ‐デジタル変換装置１は、特に、最上位ビットに対応するコンデンサの容量を偶数分割して並列接続し、分割されたそれぞれの容量が順次段階的に充電される構成にされている。これにより、最上位ビット側のオン、オフ時の電位変動が４等分されるため、オーバーシュート、アンダーシュートが発生しなくなり、サンプルホールドした電荷抜けの問題がなくなる。これにより、アナログ‐デジタル変換装置の精度悪化の要因がなくなり、より高精度の容量型アナログ‐デジタル変換装置を実現できる。
（２）図４（ｃ）は、最上位ビットの容量を分割していない比較例に係るアナログ‐デジタル変換部１０から出力された出力電圧の波形を示す。この比較例に係る出力電圧は、図４（ｃ）に示すように、Ｖout出力の立ち上がり部分でオーバーシュートが発生し、その電位部分の電荷の漏れにより、ホールドコンデンサ２１でサンプルホールドした電位にズレが発生する。これにより、アナログ‐デジタル変換装置の精度が悪化する。これに対して、本発明の実施の形態に係るアナログ‐デジタル変換装置１は、前述したように、図４（ｂ）で示すような出力電圧波形となるので、オーバーシュート、アンダーシュートの発生を抑制、防止できる。
（３）最上位ビット側の容量の分割は、偶数分割であればよく、例えば２分割（２等分）でもオーバーシュート、アンダーシュートの発生を抑制する効果を有する。また、分割数を大きく設定することにより、充電の段階数を増加できるので、よりオーバーシュート、アンダーシュートの発生を抑制、防止できる。
【００４６】
なお、本発明の実施の形態は、上記各実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲内で種々に変形、実施が可能である。例えば、基準電圧Ｖrefは、制御部３０とは別に設けられた電源部等からアナログ‐デジタル変換部１０に出力されてもよい。また、制御部は、クロック信号ＣＬＫ及びリセット信号ＲＳＴを生成するものとしてもよい。
【００４７】
また、上記実施の形態のタイミングチャートは、本発明の要旨を変更しない範囲でタイミング及び動作の付加、削除、入替、置換等が可能である。
【符号の説明】
【００４８】
１…デジタル変換装置、１０…アナログ‐デジタル変換部、１１…コンデンサ、１２…スイッチ、１２ａ、１２ｂ、１２ｃ…接点、２０…比較部、２１…ホールドコンデンサ、２１ａ…入力端子、２１ｂ…出力端子、２２…チョッパコンパレータ、３０…制御部、３１…信号線、４１、４２、４３…リセットスイッチ、１３１…コンデンサ、２２１…インバータ、２２２…スイッチ、ＣＬＫ…クロック信号、ＧＮＤ…グランド、ＲＳＴ…リセット信号、Ｓa…アナログ信号、Ｓch1、Ｓch2、Ｓch3…切替信号、Ｓcmp…比較結果、Ｓctr…制御信号、Ｓd…デジタル信号、Ｖcmp…比較電圧、Ｖout…出力電圧、Ｖref…基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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