(57)【要約】【課題】直流電圧変動時に、簡単な制御によって交流出力電圧の補償が行える５レベル以上のマルチレベルインバータの制御装置、制御方法を提供する。【解決手段】直流電源の電圧を直列に４分割した各直流電圧Ｖｄｃ１〜Ｖｄｃ４に対応して４段のキャリア信号を設け、各直流電圧を検出したＶｄｃ１検出値〜Ｖｄｃ４検出値に比例する補正係数によって前記４段のキャリア信号の振幅を補正し、４段の補正キャリア信号Ｖｃａｒ１〜Ｖｃａｒ４を生成し（１１〜１４、２１〜２４、３１〜３４、４０、５０、５１、５４）、生成された補正キャリア信号Ｖｃａｒ１〜Ｖｃａｒ４と交流出力電圧指令Ｖ*を比較し、デッドタイム処理を施して（８１〜８４、９１〜９４）、パルス幅変調信号（ゲート信号Ｇｕ１〜Ｇｕ８）を生成し、該パルス幅変調信号によって５レベルインバータの各スイッチング素子をＯＮ／ＯＦＦ制御する。【選択図】図３
2016214021.tif 000002
【特許請求の範囲】
【請求項１】
直流電源の電圧を直列にＮ分割（Ｎ≧４）した各直流電圧に対応してＮ段のキャリア信号を設け、前記各キャリア信号と交流出力電圧指令を基に生成したパルス幅変調信号によりスイッチング素子をＯＮ／ＯＦＦ制御することによって、前記Ｎ分割した各直流電圧を、出力電圧レベル数が５以上の交流電圧に変換するマルチレベルインバータにおいて、
前記Ｎ分割された各直流電圧を検出した検出電圧に各々比例する補正係数によって、各直流電圧に対応するキャリア信号の振幅を補正し、Ｎ段の補正キャリア信号を生成するキャリア信号補正部と、
前記キャリア信号補正部によって生成された各補正キャリア信号と交流出力電圧指令を比較して前記パルス幅変調信号を生成する制御信号生成部と、
を備えたマルチレベルインバータの制御装置。
【請求項２】
前記Ｎ段のキャリア信号のうち、所定の段のキャリア信号の下限のレベルとその段の１つ下の段に存在するキャリア信号の上限のレベルとを一致させるレベル一致回路を設けた請求項１に記載のマルチレベルインバータの制御装置。
【請求項３】
前記交流出力電圧指令と出力電圧レベルの誤差を補正する、出力電圧レベル別のレベル補正値が設定され、該レベル補正値によって前記各キャリア信号の振幅か、又は交流出力電圧指令を補正するレベル補正部を設けた請求項１又は２に記載のマルチレベルインバータの制御装置。
【請求項４】
前記マルチレベルインバータはＮ分割数を４とする５レベルインバータであり、
直流電源の正極端と中性点の間に順次直列接続された第１および第２のコンデンサと、
前記中性点と直流電源の負極端の間に順次直列に接続された第３および第４のコンデンサと、
直流電源の正極端と交流相出力端子の間に順次直列に接続された第１〜第４のスイッチング素子と、
交流相出力端子と直流電源の負極端の間に順次直列に接続された第５〜第８のスイッチング素子と、
第１〜第４のコンデンサの隣接するコンデンサどうしの各共通接続点と第１〜第４のスイッチング素子の隣接するスイッチング素子どうしの各共通接続点との間に各々接続された上アーム側ダイオードと、
第１〜第４のコンデンサの隣接するコンデンサどうしの各共通接続点と第５〜第８のスイッチング素子の隣接するスイッチング素子どうしの各共通接続点との間に各々接続された下アーム側ダイオードと、を備え、
前記キャリア信号補正部は、
前記第１〜第４のコンデンサの各端子電圧を検出した検出値を各々入力とし、入力された各検出値の大きさに比例した補正係数を各々演算する第１〜第４の補正係数演算器と、
前記第１〜第４の補正係数演算器により演算された補正係数を各々０．５倍する第１〜第４の０．５倍乗算器と、
キャリア発生器により発生されたキャリア信号に、前記第１および第２の０．５倍乗算器から出力された補正係数を各々乗算する第１および第２の乗算器と、
前記キャリア発生器により発生されたキャリア信号の１．０のオフセット成分を減算したキャリア信号に、前記第３および第４の０．５倍乗算器から出力された補正係数を各々乗算する第３および第４の乗算器と、
前記第１の乗算器の出力に前記第２の０．５倍乗算器の出力を加算するレベル一致用加算器と、前記第４の乗算器の出力から前記第３の０．５倍乗算器の出力を減算するレベル一致用減算器と、を備え、
前記制御信号生成部は、
前記レベル一致用加算器から出力された補正キャリア信号と交流出力電圧指令を比較する第１のＰＷＭ比較器と、第１のＰＷＭ比較器の出力に対してデッドタイム処理を施す第１のデッドタイム処理部を有し、前記第１および第５のスイッチング素子制御用のパルス幅変調信号を生成する第１の制御信号生成部と、
前記第２の乗算器から出力された補正キャリア信号と交流出力電圧指令を比較する第２のＰＷＭ比較器と、第２のＰＷＭ比較器の出力に対してデッドタイム処理を施す第２のデッドタイム処理部を有し、前記第２および第６のスイッチング素子制御用のパルス幅変調信号を生成する第２の制御信号生成部と、
前記第３の乗算器から出力された補正キャリア信号と交流出力電圧指令を比較する第３のＰＷＭ比較器と、第３のＰＷＭ比較器の出力に対してデッドタイム処理を施す第３のデッドタイム処理部を有し、前記第３および第７のスイッチング素子制御用のパルス幅変調信号を生成する第３の制御信号生成部と、
前記レベル一致用減算器から出力された補正キャリア信号と交流出力電圧指令を比較する第４のＰＷＭ比較器と、第４のＰＷＭ比較器の出力に対してデッドタイム処理を施す第４のデッドタイム処理部を有し、前記第４および第８のスイッチング素子制御用のパルス幅変調信号を生成する第４の制御信号生成部と、
を備えている請求項１に記載のマルチレベルインバータの制御装置。
【請求項５】
前記交流出力電圧指令と出力電圧レベルの誤差を補正する第１〜第４のレベル補正値が、４つの出力電圧レベルに対応して各々設定され、前記第１〜第４のレベル補正値と前記第１〜第４の補正係数演算器の出力を各々乗算し、各乗算結果を第１〜第４の０．５倍乗算器に各々出力する第５〜第８の乗算器を備え、交流出力電圧指令と出力電圧レベルの誤差を補正するレベル補正部を設けた請求項４に記載のマルチレベルインバータの制御装置。
【請求項６】
前記交流出力電圧指令と出力電圧レベルの誤差を補正する第１〜第４のレベル補正値が、４つの出力電圧レベルに対応して各々設定され、前記第１〜第４のレベル補正値と前記交流出力電圧指令を各々加算し、各加算結果を第１〜第４のＰＷＭ比較器に各々出力する第１〜第４の加算器を備え、交流出力電圧指令と出力電圧レベルの誤差を補正するレベル補正部を設けた請求項４に記載のマルチレベルインバータの制御装置。
【請求項７】
直流電源の電圧を直列にＮ分割（Ｎ≧４）した各直流電圧に対応してＮ段のキャリア信号を設け、前記各キャリア信号と交流出力電圧指令を基に生成したパルス幅変調信号によりスイッチング素子をＯＮ／ＯＦＦ制御することによって、前記Ｎ分割した各直流電圧を、出力電圧レベル数が５以上の交流電圧に変換するマルチレベルインバータにおいて、
前記Ｎ分割された各直流電圧を検出するステップと、
前記各直流電圧の検出電圧に各々比例する補正係数によって、各直流電圧に対応する各キャリア信号の振幅を補正し、Ｎ段の補正キャリア信号を生成するキャリア信号補正ステップと、
前記生成された各補正キャリア信号と交流出力電圧指令を比較して前記パルス幅変調信号を生成する制御信号生成ステップと、
を備えたマルチレベルインバータの制御方法。
【請求項８】
前記Ｎ段のキャリア信号のうち、所定の段のキャリア信号の下限のレベルとその段の１つ下の段に存在するキャリア信号の上限のレベルとを一致させるステップを備えた請求項７に記載のマルチレベルインバータの制御方法。
【請求項９】
前記交流出力電圧指令と出力電圧レベルの誤差を補正する、出力電圧レベル別のレベル補正値によって前記各キャリア信号の振幅か、又は交流出力電圧指令を補正するステップを備えた請求項７又は８に記載のマルチレベルインバータの制御方法。
【請求項１０】
前記マルチレベルインバータはＮ分割数を４とする５レベルインバータであり、
直流電源の正極端と中性点の間に順次直列接続された第１および第２のコンデンサと、
前記中性点と直流電源の負極端の間に順次直列に接続された第３および第４のコンデンサと、
直流電源の正極端と交流相出力端子の間に順次直列に接続された第１〜第４のスイッチング素子と、
交流相出力端子と直流電源の負極端の間に順次直列に接続された第５〜第８のスイッチング素子と、
第１〜第４のコンデンサの隣接するコンデンサどうしの各共通接続点と第１〜第４のスイッチング素子の隣接するスイッチング素子どうしの各共通接続点との間に各々接続された上アーム側ダイオードと、
第１〜第４のコンデンサの隣接するコンデンサどうしの各共通接続点と第５〜第８のスイッチング素子の隣接するスイッチング素子どうしの各共通接続点との間に各々接続された下アーム側ダイオードと、を備え、
前記キャリア信号補正ステップは、
前記第１〜第４のコンデンサの各端子電圧を検出した各検出値の大きさに比例した補正係数を、第１〜第４の補正係数演算器によって各々演算する処理と、
前記第１〜第４の補正係数演算器により演算された補正係数を、第１〜第４の０．５倍乗算器によって各々０．５倍する処理と、
キャリア発生器により発生されたキャリア信号と、前記第１および第２の０．５倍乗算器から出力された補正係数を第１および第２の乗算器によって各々乗算する処理と、
前記キャリア発生器により発生されたキャリア信号の１．０のオフセット成分を減算したキャリア信号と、前記第３および第４の０．５倍乗算器から出力された補正係数を第３および第４の乗算器によって各々乗算する処理と、
前記第１の乗算器の出力に前記第２の０．５倍乗算器の出力を、レベル一致用加算器によって加算する処理と、前記第４の乗算器の出力から前記第３の０．５倍乗算器の出力を、レベル一致用減算器によって減算する処理と、を含み、
前記制御信号生成ステップは、
前記レベル一致用加算器から出力された補正キャリア信号と交流出力電圧指令を比較し、その比較出力に対してデッドタイム処理を施して前記第１および第５のスイッチング素子制御用のパルス幅変調信号を生成するステップと、
前記第２の乗算器から出力された補正キャリア信号と交流出力電圧指令を比較し、その比較出力に対してデッドタイム処理を施して前記第２および第６のスイッチング素子制御用のパルス幅変調信号を生成するステップと、
前記第３の乗算器から出力された補正キャリア信号と交流出力電圧指令を比較し、その比較出力に対してデッドタイム処理を施して前記第３および第７のスイッチング素子制御用のパルス幅変調信号を生成するステップと、
前記レベル一致用減算器から出力された補正キャリア信号と交流出力電圧指令を比較し、その比較出力に対してデッドタイム処理を施して前記第４および第８のスイッチング素子制御用のパルス幅変調信号を生成するステップと、
を備えている請求項７に記載のマルチレベルインバータの制御方法。
【請求項１１】
４つの出力電圧レベルに対応して各々設定され、前記交流出力電圧指令と出力電圧レベルの誤差を補正する第１〜第４のレベル補正値と、前記第１〜第４の補正係数演算器の出力とを各々第５〜第８の乗算器によって乗算し、各乗算結果を第１〜第４の０．５倍乗算器に各々出力する処理によって、交流出力電圧指令と出力電圧レベルの誤差を補正するステップを備えた請求項１０に記載のマルチレベルインバータの制御方法。
【請求項１２】
４つの出力電圧レベルに対応して各々設定され、前記交流出力電圧指令と出力電圧レベルの誤差を補正する第１〜第４のレベル補正値と、前記交流出力電圧指令を第１〜第４の加算器によって各々加算し、各加算結果を第１〜第４のＰＷＭ比較器に各々出力する処理によって、交流出力電圧指令と出力電圧レベルの誤差を補正するステップを備えた請求項１０に記載のマルチレベルインバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、５レベル以上のマルチレベルインバータをＰＷＭ制御によって電圧制御する場合において、コンデンサ電圧を含む各直流電圧の変動や、デッドタイムやスイッチング素子のＯＮ導通時のＶｃｅドロップ電圧による電圧誤差を補償し、出力電圧精度を確保する方法に関する。本発明の適用対象としては、高圧インバータが主であるが、マルチレベル方式とＰＷＭ制御方式を採用する場合にはパワーエレクトロニクス製品全般に適用が可能である。
【背景技術】
【０００２】
インバータは、直流電圧を交流電圧に変換する回路である。３相出力２レベルインバータの代表構成を図７に示す。図７の２レベルインバータは、コンデンサＣと、コンデンサＣの両端間に３相ブリッジ接続されたスイッチング素子Ｓｕ〜Ｓｚを備え、コンデンサＣには直流電源（図示省略）の直流電圧Ｖｄｃが印加される。
【０００３】
スイッチング素子Ｓｕ〜ＳｚのＯＮ／ＯＦＦ動作によって、直流電圧Ｖｄｃが交流出力電圧に変換される。尚、スイッチング素子Ｓｕ〜Ｓｚは例えばＩＧＢＴなどの半導体スイッチング素子で構成されている。
【０００４】
インバータは、直流電圧Ｖｄｃが変動した場合でも、交流出力電圧を所望の値にする必要がある。従来、２レベルインバータでは直流電圧（Ｖｄｃ）を計測し、Ｖｄｃが下ったら交流出力電圧が整合するように制御電圧指令Ｖｒｅｆを大きくし、Ｖｄｃが上がったら同様に制御電圧指令Ｖｒｅｆを小さくすることで、電圧指令通りの交流出力電圧が出力されるように制御してきた。
【０００５】
図８に直流電圧Ｖｄｃと制御電圧指令Ｖｒｅｆとの関係を示し、図９にその制御構成例を示す。
【０００６】
図８の上段は直流電圧Ｖｄｃを示し、下段は制御電圧指令Ｖｒｅｆと、これと比較されるキャリア信号（搬送波信号）Ｖｃａｒを示している。
【０００７】
図９において、Ｖｄｃ補償係数演算器１は、Ｖｄｃ検出値を正規化して逆数を求める演算器であり、Ｖｄｃ検出値が定格値（正規化後１．０）であるときに１．０を返し、Ｖｄｃが０．９倍になったら１／０．９を返す演算器である。
【０００８】
Ｖｄｃ補償係数演算器１の出力は、乗算器２において交流出力電圧指令Ｖ*と乗算されて制御電圧指令Ｖｒｅｆが得られる。
【０００９】
ＰＷＭ比較器３は、制御電圧指令Ｖｒｅｆと、キャリア発生器４から得られる一定振幅のキャリア信号Ｖｃａｒ（三角波）とを比較し、制御電圧指令Ｖｒｅｆの方が大きければ１信号を、小さければ０信号を出力する比較器である。
【００１０】
デッドタイム処理演算器５（デッドタイム処理部）は、ＰＷＭ比較器３からの、１入力に対し排他的な２信号（ＯＮ／ＯＦＦ）を出力し、そのＯＮとＯＦＦの切替え時に２つの出力信号をデッドタイム分だけＯＦＦとする演算器である。
【００１１】
図９のゲート信号Ｇｕは図７のスイッチング素子ＳｕをＯＮ／ＯＦＦさせる信号であり、ゲート信号Ｇｘは図７のスイッチング素子ＳｘをＯＮ／ＯＦＦさせる信号である。
【００１２】
尚、図７のスイッチング素子Ｓｖ，Ｓｙ，Ｓｗ，Ｓｚのゲート信号Ｇｖ，Ｇｙ，Ｇｗ，Ｇｚについても図９と同様に生成される。
【００１３】
図８に示す直流電圧Ｖｄｃが低下している期間において、例えばＶｄｃ検出値が、低下する前の検出値の０．９倍に下ったら、Ｖｄｃ補償係数演算器１は１／０．９＝１．１倍を出力する。すると乗算器２からは、交流出力電圧指令Ｖ*を１．１倍した、直流電圧Ｖｄｃ低下前の振幅よりも大きい振幅の制御電圧指令Ｖｒｅｆが出力され、この制御電圧指令Ｖｒｅｆとキャリア信号Ｖｃａｒの比較により生成されたゲート信号によってスイッチング素子が制御されるので、前記直流電圧低下分が補償される。
【００１４】
また、図１０に示す３レベルインバータの制御でも同様に、分割した直流電圧（Ｖｄｃ１およびＶｄｃ２）を各々計測して制御電圧指令Ｖｒｅｆの振幅を変更することで、交流出力電圧指令値Ｖ*通りの交流電圧を出力することが可能である。
【００１５】
図１０の３レベルインバータにおいて、コンデンサＣ１，Ｃ２の直列回路の両端間には図示省略の直流電源が接続され、コンデンサＣ１には直流電圧Ｖｄｃ１が、コンデンサＣ２には直流電圧Ｖｄｃ２が各々発生する。コンデンサＣ１，Ｃ２の直列回路の両端間には、Ｕ相のスイッチング素子Ｓｕ１〜Ｓｕ４の直列回路と、Ｖ相のスイッチング素子Ｓｖ１〜Ｓｖ４の直列回路と、Ｗ相のスイッチング素子Ｓｗ１〜Ｓｗ４の直列回路とが並列に接続されている。
【００１６】
スイッチング素子Ｓｕ１およびＳｕ２の共通接続点とスイッチング素子Ｓｕ３およびＳｕ４の共通接続点の間には図示極性のダイオードＤ１，Ｄ２が直列に接続されている。
【００１７】
スイッチング素子Ｓｖ１およびＳｖ２の共通接続点とスイッチング素子Ｓｖ３およびＳｖ４の共通接続点の間には図示極性のダイオードＤ３，Ｄ４が直列に接続されている。
【００１８】
スイッチング素子Ｓｗ１およびＳｗ２の共通接続点とスイッチング素子Ｓｗ３およびＳｗ４の共通接続点の間には図示極性のダイオードＤ５，Ｄ６が直列に接続されている。
【００１９】
コンデンサＣ１およびＣ２の共通接続点と、ダイオードＤ１およびＤ２の共通接続点と、ダイオードＤ３およびＤ４の共通接続点と、ダイオードＤ５およびＤ６の共通接続点はともに共通に接続され、中性点Ｎを構成している。
【００２０】
尚、スイッチング素子Ｓｕ１〜Ｓｕ４，Ｓｖ１〜Ｓｖ４，Ｓｗ１〜Ｓｗ４は例えばＩＧＢＴなどの半導体スイッチング素子で構成されている。
【００２１】
図１０の３レベルインバータにおける直流電圧Ｖｄｃ１，Ｖｄｃ２と制御電圧指令Ｖｒｅｆの関係を図１１に示し、図１２にその制御構成例を示す。図１１の上段は直流電圧Ｖｄｃ１，Ｖｄｃ２を示し、下段は制御電圧指令Ｖｒｅｆと、これと比較されるキャリア信号Ｖｃａｒ１，Ｖｃａｒ２を示している。
【００２２】
図１２において、Ｖｄｃ１補償係数演算器１ａ、Ｖｄｃ２補償係数演算器１ｂは、図９のＶｄｃ補償係数演算器１と同様に、Ｖｄｃ１検出値、Ｖｄｃ２検出値を各々正規化して逆数を求める演算器である。
【００２３】
Ｖｄｃ１補償係数演算器１ａ、Ｖｄｃ２補償係数演算器１ｂの各出力は、乗算器２ａ，２ｂにおいて交流出力電圧指令Ｖ*と乗算されて制御電圧指令Ｖｒｅｆ１，Ｖｒｅｆ２が各々得られる。
【００２４】
この制御電圧指令Ｖｒｅｆ１は図１１の制御電圧指令Ｖｒｅｆの正極側の波形に相当し、制御電圧指令Ｖｒｅｆ２は図１１の制御電圧指令Ｖｒｅｆの負極側の波形に相当する。
【００２５】
６はキャリア発生器４で発生したキャリア信号Ｖｃａｒを０．５倍する１／２演算器である。１／２演算器６の出力は、加算器７ａにおいて＋０．５のオフセット成分が加算されてキャリア信号Ｖｃａｒ１が得られ、加算器７ｂにおいて−０．５のオフセット成分が加算されてキャリア信号Ｖｃａｒ２が得られる。
【００２６】
ＰＷＭ比較器３ａは、制御電圧指令Ｖｒｅｆ１とキャリア信号Ｖｃａｒ１を比較し、制御電圧指令Ｖｒｅｆ１の方が大きければ１信号を、小さければ０信号を出力する。
【００２７】
ＰＷＭ比較器３ｂは、制御電圧指令Ｖｒｅｆ２とキャリア信号Ｖｃａｒ２を比較し、制御電圧指令Ｖｒｅｆ２の方が大きければ１信号を、小さければ０信号を出力する。
【００２８】
５ａは、ＰＷＭ比較器３ａからの１入力に対し排他的な２信号（ＯＮ／ＯＦＦ）をゲート信号Ｇｕ１，Ｇｕ３として出力し、そのＯＮとＯＦＦの切替え時に２つの出力信号をデッドタイム分だけＯＦＦとするデッドタイム処理部である。
【００２９】
５ｂは、ＰＷＭ比較器３ｂからの１入力に対し排他的な２信号（ＯＮ／ＯＦＦ）をゲート信号Ｇｕ２，Ｇｕ４として出力し、そのＯＮとＯＦＦの切替え時に２つの出力信号をデッドタイム分だけＯＦＦとするデッドタイム処理部である。
【００３０】
図１２のゲート信号Ｇｕ１〜Ｇｕ４は図１０のスイッチング素子Ｓｕ１〜Ｓｕ４を各々ＯＮ／ＯＦＦさせる信号である。尚、図１０のスイッチング素子Ｓｖ１〜Ｓｖ４、Ｓｗ１〜Ｓｗ４のゲート信号Ｇｖ１〜Ｇｖ４、Ｇｗ１〜Ｇｗ４についても同様に生成される。
【００３１】
図１１に示す直流電圧Ｖｄｃ１が低下している期間において、例えばＶｄｃ１検出値が、低下する前の検出値の０．９倍に下ったら、Ｖｄｃ１補償係数演算器１ａは１／０．９＝１．１倍を出力する。すると乗算器２ａからは、交流出力電圧指令Ｖ*を１．１倍した、直流電圧Ｖｄｃ１低下前の振幅よりも大きい振幅の制御電圧指令Ｖｒｅｆ１が出力され、この制御電圧指令Ｖｒｅｆ１とキャリア信号Ｖｃａｒ１の比較により生成されたゲート信号によってスイッチング素子が制御されるので、前記直流電圧低下分が補償される。
【００３２】
図１１の例では、正極側の直流電圧Ｖｄｃ１が変化している期間ではＶｒｅｆの正極側の振幅が変化している（負極側の直流電圧Ｖｄｃ２は変化していないので、Ｖｒｅｆの負極側の振幅は変化していない）。
【００３３】
また、特許文献１では、３レベルインバータの制御において中性点が変動した場合に、直流電圧を計測しキャリア信号の振幅を可変にする方式が提案されている。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開平１０−１６４８５６号公報
【発明の概要】
【発明が解決しようとする課題】
【００３５】
図７に示す２レベルインバータの場合では、検出する直流電圧Ｖｄｃは１つだけであるので、図９に示す制御は容易に行うことができる。また、図１０に示す３レベルインバータの場合では、検出する直流電圧はＶｄｃ１とＶｄｃ２の２つとなるが、図１２においてＶｄｃ１補償係数とＶｄｃ２補償係数をそれぞれ独立して設定させることにより、対応可能である。
【００３６】
しかし、図１３に示す、直流電圧を直列に４分割していて出力相電圧（Ｕ端子〜Ｎ端子間、Ｖ端子〜Ｎ端子間、Ｗ端子〜Ｎ端子間の電圧）が５レベルとなる５レベルインバータの場合では、図１２のＶｒｅｆ１およびＶｒｅｆ２に相当する制御電圧指令を複数の直流電圧検出値から演算しなくてはならず、制御が非常に複雑になる。この問題点は、直流電圧の直列分割数Ｎが４を超える他のマルチレベルインバータに関しても同様である。
【００３７】
図１３の５レベルインバータにおいて、コンデンサＣ１〜Ｃ４の直列回路の一方の端子１０Ｐには図示省略の直流電源の正極が接続され、他方の端子１０Ｎには直流電源の負極が接続されており、コンデンサＣ２およびＣ３の共通接続点を中性点Ｎとしている。
【００３８】
コンデンサＣ１には直流電圧Ｖｄｃ１が、コンデンサＣ２には直流電圧Ｖｄｃ２が、コンデンサＣ３には直流電圧Ｖｄｃ３が、コンデンサＣ４には直流電圧Ｖｄｃ４が各々発生する。
【００３９】
前記正極側の端子１０ＰとＵ相出力端子Ｕの間には、Ｕ相のスイッチング素子Ｓｕ１〜Ｓｕ４が順次直列に接続され、Ｕ相出力端子Ｕと負極側の端子１０Ｎの間には、Ｕ相のスイッチング素子Ｓｕ５〜Ｓｕ８が順次直列に接続されている。
【００４０】
スイッチング素子Ｓｕ１およびＳｕ２の共通接続点とスイッチング素子Ｓｕ５およびＳｕ６の共通接続点の間には、図示極性のダイオードＤ１，Ｄ２が直列に接続され、スイッチング素子Ｓｕ２およびＳｕ３の共通接続点とスイッチング素子Ｓｕ６およびＳｕ７の共通接続点の間には、図示極性のダイオードＤ３，Ｄ４が直列に接続され、スイッチング素子Ｓｕ３およびＳｕ４の共通接続点とスイッチング素子Ｓｕ７およびＳｕ８の共通接続点の間には、図示極性のダイオードＤ５，Ｄ６が直列に接続されている。
【００４１】
ダイオードＤ１およびＤ２の共通接続点はコンデンサＣ１およびＣ２の共通接続点に接続され、ダイオードＤ３およびＤ４の共通接続点はコンデンサＣ２およびＣ３の共通接続点（中性点Ｎ）に接続され、ダイオードＤ５およびＤ６の共通接続点はコンデンサＣ３およびＣ４の共通接続点に接続されている。
【００４２】
これらスイッチング素子Ｓｕ１〜Ｓｕ８およびダイオードＤ１〜Ｄ６によってＵ相変換部１００Ｕを構成している。
【００４３】
尚、ダイオードＤ１、Ｄ３、Ｄ５は上アーム側ダイオードを構成し、ダイオードＤ２、Ｄ４、Ｄ６は下アーム側ダイオードを構成している。
【００４４】
またＶ相変換部１００Ｖも、Ｕ相変換部１００Ｕと同様に接続されたスイッチング素子Ｓｖ１〜Ｓｖ８およびダイオードＤ１〜Ｄ６（図示省略）によって構成され、Ｗ相変換部１００Ｗも、Ｕ相変換部１００Ｕと同様に接続されたスイッチング素子Ｓｗ１〜Ｓｗ８およびダイオードＤ１〜Ｄ６（図示省略）によって構成されている。
【００４５】
尚、スイッチング素子Ｓｕ１〜Ｓｕ８、Ｓｖ１〜Ｓｖ８、Ｓｗ１〜Ｓｗ８は、例えばＩＧＢＴなどの半導体スイッチング素子で構成されている。
【００４６】
図１３の５レベルインバータにおける制御方式は、図１２と同様に、直流電圧Ｖｄｃ１〜Ｖｄｃ４変動時に、正弦波形状の制御電圧指令Ｖｒｅｆを変更する方式を採っており、直流電圧Ｖｄｃ１〜Ｖｄｃ４、制御電圧指令Ｖｒｅｆおよびキャリア信号の一例を図１４に示す。
【００４７】
図１４の上段は直流電圧Ｖｄｃ１〜Ｖｄｃ４を示し、下段は、図１２と同様に、交流出力電圧指令Ｖ*にＶｄｃ１〜Ｖｄｃ４の各補償係数を乗算して得られた制御電圧指令Ｖｒｅｆ（Ｖｒｅｆ１〜Ｖｒｅｆ４）（図示正弦波）と、Ｖｄｃ１〜Ｖｄｃ４に対応して各々用意され、図１２と同様に前記制御電圧指令Ｖｒｅｆと各々比較される４段のキャリア信号（図示三角波）とを示している。
【００４８】
図１４の例では、正極側の直流電圧Ｖｄｃ２が変化している（小さくなっている）期間において、制御電圧指令Ｖｒｅｆの正極側の振幅が変化している（大きくなっている）（負極側の直流電圧Ｖｄｃ３，Ｖｄｃ４は変化していないので、Ｖｒｅｆの負極側の振幅は変化していない）。
【００４９】
上記のような５レベルインバータにおける制御方式では、複数の直流電圧（Ｖｄｃ１〜Ｖｄｃ４のうちいずれか２つ以上）が同時に変化した場合、正弦波波形の振幅を決める制御電圧指令Ｖｒｅｆの演算が非常に困難になる。
【００５０】
また、特許文献１では、電圧振幅ではなく、キャリア信号の振幅を変更することが提案されているが、しかし、これは３レベルインバータに限定されており、容易に５レベル以上のマルチレベルインバータに拡張することはできない。また、デッドタイムやスイッチング素子のＯＮ導通時のＶｃｅドロップ電圧などの外乱の影響による交流出力電圧波形の変化に対して考慮されておらず、交流出力電圧の高調波を抑制するためには不十分である。
【００５１】
また、特許文献１中の図１、図５の構成では、中性点（上のキャリア信号の最下点と下のキャリア信号の最上点）がゼロ電圧（電圧指令値のゼロクロス点）と一致せず、交流出力電圧にオフセットが乗ってしまい、その波形が不均等となり、インバータ負荷に悪影響を与える課題を有する。
【００５２】
本発明は、上記課題を解決するものであり、その目的は、直流電圧変動時に、簡単な制御によって交流出力電圧を補償することができる、５レベル以上のマルチレベルインバータの制御装置、制御方法を提供することにある。
【課題を解決するための手段】
【００５３】
上記課題を解決するための請求項１に記載のマルチレベルインバータの制御装置は、直流電源の電圧を直列にＮ分割（Ｎ≧４）した各直流電圧に対応してＮ段のキャリア信号を設け、前記各キャリア信号と交流出力電圧指令を基に生成したパルス幅変調信号によりスイッチング素子をＯＮ／ＯＦＦ制御することによって、前記Ｎ分割した各直流電圧を、出力電圧レベル数が５以上の交流電圧に変換するマルチレベルインバータにおいて、
前記Ｎ分割された各直流電圧を検出した検出電圧に各々比例する補正係数によって、各直流電圧に対応するキャリア信号の振幅を補正し、Ｎ段の補正キャリア信号を生成するキャリア信号補正部と、
前記キャリア信号補正部によって生成された各補正キャリア信号と交流出力電圧指令を比較して前記パルス幅変調信号を生成する制御信号生成部と、を備えている。
【００５４】
また、請求項７に記載のマルチレベルインバータの制御方法は、直流電源の電圧を直列にＮ分割（Ｎ≧４）した各直流電圧に対応してＮ段のキャリア信号を設け、前記各キャリア信号と交流出力電圧指令を基に生成したパルス幅変調信号によりスイッチング素子をＯＮ／ＯＦＦ制御することによって、前記Ｎ分割した各直流電圧を、出力電圧レベル数が５以上の交流電圧に変換するマルチレベルインバータにおいて、
前記Ｎ分割された各直流電圧を検出するステップと、
前記各直流電圧の検出電圧に各々比例する補正係数によって、各直流電圧に対応する各キャリア信号の振幅を補正し、Ｎ段の補正キャリア信号を生成するキャリア信号補正ステップと、
前記生成された各補正キャリア信号と交流出力電圧指令を比較して前記パルス幅変調信号を生成する制御信号生成ステップと、を備えている。
【００５５】
上記構成によれば、５レベル以上の交流電圧を出力するマルチレベルインバータにおいて、直流電圧変動時に、簡単な制御によって交流出力電圧を補償することができる。
【００５６】
また、Ｎ分割された各直流電圧の、複数の直流電圧が同時に変動した場合でも、複雑な演算を必要とすることなく制御可能である。
【００５７】
また、請求項２に記載のマルチレベルインバータの制御装置は、請求項１において、前記Ｎ段のキャリア信号のうち、所定の段のキャリア信号の下限のレベルとその段の１つ下の段に存在するキャリア信号の上限のレベルとを一致させるレベル一致回路を設けた。
【００５８】
また、請求項４に記載のマルチレベルインバータの制御装置は、請求項１において、前記マルチレベルインバータはＮ分割数を４とする５レベルインバータであり、
直流電源の正極端と中性点の間に順次直列接続された第１および第２のコンデンサと、
前記中性点と直流電源の負極端の間に順次直列に接続された第３および第４のコンデンサと、
直流電源の正極端と交流相出力端子の間に順次直列に接続された第１〜第４のスイッチング素子と、
交流相出力端子と直流電源の負極端の間に順次直列に接続された第５〜第８のスイッチング素子と、
第１〜第４のコンデンサの隣接するコンデンサどうしの各共通接続点と第１〜第４のスイッチング素子の隣接するスイッチング素子どうしの各共通接続点との間に各々接続された上アーム側ダイオードと、
第１〜第４のコンデンサの隣接するコンデンサどうしの各共通接続点と第５〜第８のスイッチング素子の隣接するスイッチング素子どうしの各共通接続点との間に各々接続された下アーム側ダイオードと、を備え、
前記キャリア信号補正部は、
前記第１〜第４のコンデンサの各端子電圧を検出した検出値を各々入力とし、入力された各検出値の大きさに比例した補正係数を各々演算する第１〜第４の補正係数演算器と、
前記第１〜第４の補正係数演算器により演算された補正係数を各々０．５倍する第１〜第４の０．５倍乗算器と、
キャリア発生器により発生されたキャリア信号に、前記第１および第２の０．５倍乗算器から出力された補正係数を各々乗算する第１および第２の乗算器と、
前記キャリア発生器により発生されたキャリア信号の１．０のオフセット成分を減算したキャリア信号に、前記第３および第４の０．５倍乗算器から出力された補正係数を各々乗算する第３および第４の乗算器と、
前記第１の乗算器の出力に前記第２の０．５倍乗算器の出力を加算するレベル一致用加算器と、前記第４の乗算器の出力から前記第３の０．５倍乗算器の出力を減算するレベル一致用減算器と、を備え、
前記制御信号生成部は、
前記レベル一致用加算器から出力された補正キャリア信号と交流出力電圧指令を比較する第１のＰＷＭ比較器と、第１のＰＷＭ比較器の出力に対してデッドタイム処理を施す第１のデッドタイム処理部を有し、前記第１および第５のスイッチング素子制御用のパルス幅変調信号を生成する第１の制御信号生成部と、
前記第２の乗算器から出力された補正キャリア信号と交流出力電圧指令を比較する第２のＰＷＭ比較器と、第２のＰＷＭ比較器の出力に対してデッドタイム処理を施す第２のデッドタイム処理部を有し、前記第２および第６のスイッチング素子制御用のパルス幅変調信号を生成する第２の制御信号生成部と、
前記第３の乗算器から出力された補正キャリア信号と交流出力電圧指令を比較する第３のＰＷＭ比較器と、第３のＰＷＭ比較器の出力に対してデッドタイム処理を施す第３のデッドタイム処理部を有し、前記第３および第７のスイッチング素子制御用のパルス幅変調信号を生成する第３の制御信号生成部と、
前記レベル一致用減算器から出力された補正キャリア信号と交流出力電圧指令を比較する第４のＰＷＭ比較器と、第４のＰＷＭ比較器の出力に対してデッドタイム処理を施す第４のデッドタイム処理部を有し、前記第４および第８のスイッチング素子制御用のパルス幅変調信号を生成する第４の制御信号生成部と、
を備えている。
【００５９】
また、請求項８に記載のマルチレベルインバータの制御方法は、請求項７において、前記Ｎ段のキャリア信号のうち、所定の段のキャリア信号の下限のレベルとその段の１つ下の段に存在するキャリア信号の上限のレベルとを一致させるステップを備えた。
【００６０】
また、請求項１０に記載のマルチレベルインバータの制御方法は、請求項７において、前記マルチレベルインバータはＮ分割数を４とする５レベルインバータであり、
直流電源の正極端と中性点の間に順次直列接続された第１および第２のコンデンサと、
前記中性点と直流電源の負極端の間に順次直列に接続された第３および第４のコンデンサと、
直流電源の正極端と交流相出力端子の間に順次直列に接続された第１〜第４のスイッチング素子と、
交流相出力端子と直流電源の負極端の間に順次直列に接続された第５〜第８のスイッチング素子と、
第１〜第４のコンデンサの隣接するコンデンサどうしの各共通接続点と第１〜第４のスイッチング素子の隣接するスイッチング素子どうしの各共通接続点との間に各々接続された上アーム側ダイオードと、
第１〜第４のコンデンサの隣接するコンデンサどうしの各共通接続点と第５〜第８のスイッチング素子の隣接するスイッチング素子どうしの各共通接続点との間に各々接続された下アーム側ダイオードと、を備え、
前記キャリア信号補正ステップは、
前記第１〜第４のコンデンサの各端子電圧を検出した各検出値の大きさに比例した補正係数を、第１〜第４の補正係数演算器によって各々演算する処理と、
前記第１〜第４の補正係数演算器により演算された補正係数を、第１〜第４の０．５倍乗算器によって各々０．５倍する処理と、
キャリア発生器により発生されたキャリア信号と、前記第１および第２の０．５倍乗算器から出力された補正係数を第１および第２の乗算器によって各々乗算する処理と、
前記キャリア発生器により発生されたキャリア信号の１．０のオフセット成分を減算したキャリア信号と、前記第３および第４の０．５倍乗算器から出力された補正係数を第３および第４の乗算器によって各々乗算する処理と、
前記第１の乗算器の出力に前記第２の０．５倍乗算器の出力を、レベル一致用加算器によって加算する処理と、前記第４の乗算器の出力から前記第３の０．５倍乗算器の出力を、レベル一致用減算器によって減算する処理と、を含み、
前記制御信号生成ステップは、
前記レベル一致用加算器から出力された補正キャリア信号と交流出力電圧指令を比較し、その比較出力に対してデッドタイム処理を施して前記第１および第５のスイッチング素子制御用のパルス幅変調信号を生成するステップと、
前記第２の乗算器から出力された補正キャリア信号と交流出力電圧指令を比較し、その比較出力に対してデッドタイム処理を施して前記第２および第６のスイッチング素子制御用のパルス幅変調信号を生成するステップと、
前記第３の乗算器から出力された補正キャリア信号と交流出力電圧指令を比較し、その比較出力に対してデッドタイム処理を施して前記第３および第７のスイッチング素子制御用のパルス幅変調信号を生成するステップと、
前記レベル一致用減算器から出力された補正キャリア信号と交流出力電圧指令を比較し、その比較出力に対してデッドタイム処理を施して前記第４および第８のスイッチング素子制御用のパルス幅変調信号を生成するステップと、
を備えている。
【００６１】
上記構成によれば、交流出力電圧の波形が、より正弦波形の交流出力電圧指令に近似され、交流出力電圧の高調波歪を抑制することができる。
【００６２】
また、請求項３に記載のマルチレベルインバータの制御装置は、請求項１又は２において、前記交流出力電圧指令と出力電圧レベルの誤差を補正する、出力電圧レベル別のレベル補正値が設定され、該レベル補正値によって前記各キャリア信号の振幅か、又は交流出力電圧指令を補正するレベル補正部を設けた。
【００６３】
また、請求項５に記載のマルチレベルインバータの制御装置は、請求項４において、前記交流出力電圧指令と出力電圧レベルの誤差を補正する第１〜第４のレベル補正値が、４つの出力電圧レベルに対応して各々設定され、前記第１〜第４のレベル補正値と前記第１〜第４の補正係数演算器の出力を各々乗算し、各乗算結果を第１〜第４の０．５倍乗算器に各々出力する第５〜第８の乗算器を備え、交流出力電圧指令と出力電圧レベルの誤差を補正するレベル補正部を設けた。
【００６４】
また、請求項６に記載のマルチレベルインバータの制御装置は、請求項４において、前記交流出力電圧指令と出力電圧レベルの誤差を補正する第１〜第４のレベル補正値が、４つの出力電圧レベルに対応して各々設定され、前記第１〜第４のレベル補正値と前記交流出力電圧指令を各々加算し、各加算結果を第１〜第４のＰＷＭ比較器に各々出力する第１〜第４の加算器を備え、交流出力電圧指令と出力電圧レベルの誤差を補正するレベル補正部を設けた。
【００６５】
また、請求項９に記載のマルチレベルインバータの制御方法は、請求項７又は８において、前記交流出力電圧指令と出力電圧レベルの誤差を補正する、出力電圧レベル別のレベル補正値によって前記各キャリア信号の振幅か、又は交流出力電圧指令を補正するステップを備えた。
【００６６】
また、請求項１１に記載のマルチレベルインバータの制御方法は、請求項１０において、４つの出力電圧レベルに対応して各々設定され、前記交流出力電圧指令と出力電圧レベルの誤差を補正する第１〜第４のレベル補正値と、前記第１〜第４の補正係数演算器の出力とを各々第５〜第８の乗算器によって乗算し、各乗算結果を第１〜第４の０．５倍乗算器に各々出力する処理によって、交流出力電圧指令と出力電圧レベルの誤差を補正するステップを備えた。
【００６７】
また、請求項１２に記載のマルチレベルインバータの制御方法は、請求項１０において、４つの出力電圧レベルに対応して各々設定され、前記交流出力電圧指令と出力電圧レベルの誤差を補正する第１〜第４のレベル補正値と、前記交流出力電圧指令を第１〜第４の加算器によって各々加算し、各加算結果を第１〜第４のＰＷＭ比較器に各々出力する処理によって、交流出力電圧指令と出力電圧レベルの誤差を補正するステップを備えた。
【００６８】
上記構成によれば、スイッチング素子およびダイオードの導通時の電圧降下分やデッドタイムに起因する、交流出力電圧指令と出力電圧レベルの誤差を、出力電圧レベル別に補正することができ、これによって交流出力電圧の高調波を抑制することができる。
【発明の効果】
【００６９】
（１）請求項１〜１２に記載の発明によれば、５レベル以上の交流電圧を出力するマルチレベルインバータにおいて、直流電圧変動時に、簡単な制御によって交流出力電圧を補償することができる。
【００７０】
また、Ｎ分割された各直流電圧の、複数の直流電圧が同時に変動した場合でも、複雑な演算を必要とすることなく制御可能である。
（２）請求項２、４、８、１０に記載の発明によれば、交流出力電圧の波形が、より正弦波形の交流出力電圧指令に近似され、交流出力電圧の高調波歪を抑制することができる。
（３）請求項３、５、６、９、１１、１２に記載の発明によれば、スイッチング素子およびダイオードの導通時の電圧降下分やデッドタイムに起因する、交流出力電圧指令と出力電圧レベルの誤差を、出力電圧レベル別に補正することができ、これによって交流出力電圧の高調波を抑制することができる。
【図面の簡単な説明】
【００７１】
【図１】５レベルインバータにおける、検出した直流電圧、キャリア信号および電圧指令の関係を表し、（ａ）は従来の制御方法による信号波形図、（ｂ）は本発明の制御方法による信号波形図。
【図２】本発明の実施形態例の制御方法における、検出した直流電圧およびキャリア信号の関係を表し、（ａ）は１つの直流電圧が変動したときの信号波形図、（ｂ）は２つの直流電圧が変動したときの信号波形図。
【図３】本発明の実施例１の制御装置の回路図。
【図４】本発明が適用される５レベルインバータの回路を表し、（ａ）は＋２Ｅレベル出力時の説明図、（ｂ）は＋Ｅレベル出力時の説明図。
【図５】本発明の実施例２の制御構成例１を示す回路図。
【図６】本発明の実施例２の制御構成例２を示す回路図。
【図７】２レベルインバータの回路図。
【図８】２レベルインバータにおける直流電圧Ｖｄｃと制御電圧指令Ｖｒｅｆの関係を示す信号波形図。
【図９】２レベルインバータにおける制御装置の構成例を示す回路図。
【図１０】３レベルインバータの一例を示す回路図。
【図１１】３レベルインバータにおける直流電圧Ｖｄｃと制御電圧指令Ｖｒｅｆの関係を示す信号波形図。
【図１２】３レベルインバータにおける制御装置の構成例を示す回路図。
【図１３】本発明が適用される５レベルインバータの一例を示す回路図。
【図１４】５レベルインバータの従来の制御方法における直流電圧と制御電圧指令の関係を示す信号波形図。
【発明を実施するための形態】
【００７２】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。従来のＰＷＭ比較器を用いるインバータの制御方法は、図８、図１１、図１４に示すように、正弦波形状の制御電圧指令Ｖｒｅｆを変更し、三角波キャリア信号の振幅を変更しない方式であった。
【００７３】
本発明では、特許文献１の制御方法と同様に、ＰＷＭ比較器に入力する正弦波形状の制御電圧指令は変更せずに三角波キャリア信号の振幅を変更し、且つ、５レベル以上のマルチレベルインバータに適用できるように構成した。
【００７４】
従来方式では、直流電圧Ｖｄｃが大きくなったら制御電圧指令Ｖｒｅｆを小さくし、Ｖｄｃが小さくなったらＶｒｅｆを大きくしていたが、本実施形態例では、Ｖｄｃが大きくなったら三角波キャリア信号の振幅を大きくし、Ｖｄｃが小さくなったら三角波キャリア信号の振幅を小さくすることで、マルチレベルでも補償可能な回路を提供する。
【００７５】
図１に、図１３の５レベルインバータにおける、従来と本実施形態例の制御方法の違いによる直流電圧、電圧指令、キャリア信号の関係を示す。図１（ａ）（図１４と同一）は、例えば直流電圧Ｖｄｃ２の変動時に制御電圧指令Ｖｒｅｆの振幅を変更する従来の制御方法を表し、上段は直流電圧Ｖｄｃ１〜Ｖｄｃ４を示し、下段は４つの三角波キャリア信号および制御電圧指令Ｖｒｅｆを示している。
【００７６】
図１（ｂ）は、例えば直流電圧Ｖｄｃ２の変動時に三角波キャリア信号の振幅を変更する本実施形態例の制御方法を表し、上段は直流電圧Ｖｄｃ１〜Ｖｄｃ４を示し、下段は振幅が補正された４つの三角波キャリア信号（補正キャリア信号）Ｖｃａｒ１〜Ｖｃａｒ４および交流出力電圧指令Ｖ*を示している。
【００７７】
本実施形態例（図１（ｂ））では、Ｎ分割された各直流電圧を検出した検出電圧（Ｖｄｃ１〜Ｖｄｃ４）に各々比例する補正係数によって、各直流電圧に対応するキャリア信号の振幅を補正し、Ｎ段の補正キャリア信号（Ｖｃａｒ１〜Ｖｃａｒ４）を生成するキャリア信号補正部を設け、制御信号生成部によって、前記生成された各補正キャリア信号（Ｖｃａｒ１〜Ｖｃａｒ４）と交流出力電圧指令（Ｖ*）を比較して、インバータを構成するスイッチング素子をＯＮ／ＯＦＦ制御するためのパルス幅変調信号を生成するように構成した。
【００７８】
以下、本発明を図１３に示す５レベルインバータに適用した具体的な実施例を説明する。
【実施例１】
【００７９】
本実施例１では、分割された４つの直流電圧Ｖｄｃ１〜Ｖｄｃ４に対応して用意した４段のキャリア信号を、中性点を中心にして正極方向、負極方向に各々積み上げる方式とし、直流電圧変動時に前記キャリア信号の振幅を変更するとともに、所定の段のキャリア信号の下限のレベルとその段の１つ下の段に存在するキャリア信号の上限レベルとを一致させるように構成した。
【００８０】
図２に、本実施例１の制御方法による直流電圧とキャリア信号の関係を示し、図３にその制御構成例を示す。図２（ａ）は直流電圧Ｖｄｃ２のみが変動した場合を表し、図２（ｂ）は直流電圧Ｖｄｃ１および直流電圧Ｖｄｃ２が変動した場合を表し、各々、上段は直流電圧Ｖｄｃ１〜Ｖｄｃ４を示し、下段は補正キャリア信号Ｖｃａｒ１〜Ｖｃａｒ４を示している。
【００８１】
図２（ａ）において、直流電圧Ｖｄｃ２が減少している期間では、キャリア信号Ｖｃａｒ２の振幅を減少させているのと同時に、キャリア信号Ｖｃａｒ１の下限のレベルとＶｃａｒ２の上限のレベルが一致するように調整している。この調整により、キャリア信号Ｖｃａｒ１の下限のレベルとＶｃａｒ２の上限のレベルとの間隔が零となるので、５レベルインバータの交流出力電圧の波形はより正弦波形の交流出力電圧指令Ｖ*（図１（ｂ））に近似され、交流出力電圧の高調波歪を抑制することができる。
【００８２】
図２（ｂ）では、直流電圧Ｖｄｃ１およびＶｄｃ２が減少している期間では、キャリア信号Ｖｃａｒ１およびＶｃａｒ２の振幅を減少させているのと同時に、Ｖｃａｒ１の下限のレベルとＶｃａｒ２の上限のレベルが一致するように調整している。この図２（ｂ）からわかるように、本実施例は複数の直流電圧Ｖｄｃが同時に変化した場合でも制御可能である。
【００８３】
図３において、Ｖｄｃ１検出値〜Ｖｄｃ４検出値は図１３の５レベルインバータのコンデンサＣ１〜Ｃ４に各々発生する電圧を検出した電圧検出値である。
【００８４】
１１〜１４は、Ｖｄｃ１検出値〜Ｖｄｃ４検出値を各々入力とし、入力された各検出値の大きさに比例した補正係数、すなわちＶｄｃ１検出値〜Ｖｄｃ４検出値が大きくなったらキャリア信号（三角波）の振幅を大きくし、Ｖｄｃ１検出値〜Ｖｄｃ４検出値が小さくなったらキャリア信号（三角波）の振幅を小さくする補正係数を各々演算する、補正係数演算器（第１〜第４の補正係数演算器）である。
【００８５】
補正係数演算器１１〜１４の出力は０．５倍乗算器２１〜２４によって０．５倍にされる。
【００８６】
４０は、振幅＝０〜１のキャリア信号（三角波）を発生するキャリア発生器であり、５０はキャリア発生器４０の出力から１．０のオフセット成分を減算する減算器である。
【００８７】
０．５倍乗算器２１および２２の出力は、乗算器３１および３２（第１および第２の乗算器）において、キャリア発生器４０が出力したキャリア信号と各々乗算される。
【００８８】
０．５倍乗算器２３および２４の出力は、乗算器３３および３４（第３および第４の乗算器）において、減算器５０から出力されたキャリア信号と各々乗算される。
【００８９】
５１は、乗算器３１の出力に０．５倍乗算器２２の出力を加算する加算器（レベル一致用加算器）であり、５４は、乗算器３４の出力から０．５倍乗算器２３の出力を減算する減算器（レベル一致用減算器）である。加算器５１および減算器５４によってレベル一致回路を構成している。
【００９０】
上記各演算の結果、加算器５１からは補正キャリア信号Ｖｃａｒ１が出力され、乗算器３２からは補正キャリア信号Ｖｃａｒ２が出力され、乗算器３３からは補正キャリア信号Ｖｃａｒ３が出力され、減算器５４からは補正キャリア信号Ｖｃａｒ４が出力される。
【００９１】
前記加算器５１の加算によって、Ｖｃａｒ１の下限レベルとＶｃａｒ２の上限レベルを一致させ、減算器５４の減算によって、Ｖｃａｒ３の下限レベルとＶｃａｒ４の上限レベルを一致させることができる。
【００９２】
尚、直流電圧Ｖｄｃ２の制御系のキャリア信号Ｖｃａｒ２についてはその下限レベルが０Ｖであり、直流電圧Ｖｄｃ３の制御系のキャリア信号Ｖｃａｒ３についてはその上限レベルが０Ｖであるので、直流電圧Ｖｄｃ１，Ｖｄｃ４の制御系のような、他のＶｄｃの制御系の乗算結果の加減算処理は行わない。
【００９３】
ＰＷＭ比較器８１（第１のＰＷＭ比較器）は、振幅＝−１〜１の正弦波波形の交流出力電圧指令Ｖ*と補正キャリア信号Ｖｃａｒ１を比較し、Ｖ*の方が大きければ１信号を、小さければ０信号を出力する。
【００９４】
ＰＷＭ比較器８２（第２のＰＷＭ比較器）は、交流出力電圧指令Ｖ*と補正キャリア信号Ｖｃａｒ２を比較し、Ｖ*の方が大きければ１信号を、小さければ０信号を出力する。
【００９５】
ＰＷＭ比較器８３（第３のＰＷＭ比較器）は、交流出力電圧指令Ｖ*と補正キャリア信号Ｖｃａｒ３を比較し、Ｖ*の方が大きければ１信号を、小さければ０信号を出力する。
【００９６】
ＰＷＭ比較器８４（第４のＰＷＭ比較器）は、交流出力電圧指令Ｖ*と補正キャリア信号Ｖｃａｒ４を比較し、Ｖ*の方が大きければ１信号を、小さければ０信号を出力する。
【００９７】
９１は、ＰＷＭ比較器８１からの１入力に対し排他的な２信号（ＯＮ／ＯＦＦ）をゲート信号Ｇｕ１，Ｇｕ５として出力し、そのＯＮとＯＦＦの切替え時に２つの出力信号をデッドタイム分だけＯＦＦとするデッドタイム処理部（第１のデッドタイム処理部）である。
【００９８】
９２は、ＰＷＭ比較器８２からの１入力に対し排他的な２信号（ＯＮ／ＯＦＦ）をゲート信号Ｇｕ２，Ｇｕ６として出力し、そのＯＮとＯＦＦの切替え時に２つの出力信号をデッドタイム分だけＯＦＦとするデッドタイム処理部（第２のデッドタイム処理部）である。
【００９９】
９３は、ＰＷＭ比較器８３からの１入力に対し排他的な２信号（ＯＮ／ＯＦＦ）をゲート信号Ｇｕ３，Ｇｕ７として出力し、そのＯＮとＯＦＦの切替え時に２つの出力信号をデッドタイム分だけＯＦＦとするデッドタイム処理部（第３のデッドタイム処理部）である。
【０１００】
９４は、ＰＷＭ比較器８４からの１入力に対し排他的な２信号（ＯＮ／ＯＦＦ）をゲート信号Ｇｕ４，Ｇｕ８として出力し、そのＯＮとＯＦＦの切替え時に２つの出力信号をデッドタイム分だけＯＦＦとするデッドタイム処理部（第４のデッドタイム処理部）である。
【０１０１】
図３のゲート信号Ｇｕ１〜Ｇｕ８は図１３のスイッチング素子Ｓｕ１〜Ｓｕ８を各々ＯＮ／ＯＦＦさせる信号である。尚、図１３のＶ相変換部１００Ｖのスイッチング素子Ｓｖ１〜Ｓｖ８およびＷ相変換部１００Ｗのスイッチング素子Ｓｗ１〜Ｓｗ８の各ゲート信号Ｇｖ１〜Ｇｖ８、Ｇｗ１〜Ｇｗ８についても同様に生成される。
【０１０２】
前記補正係数演算器１１〜１４、０．５倍乗算器２１〜２４、乗算器３１〜３４、キャリア発生器４０、減算器５０、加算器５１、減算器５４によって本発明のキャリア信号補正部を構成し、ＰＷＭ比較器８１〜８４、デッドタイム処理部９１〜９４によって本発明の制御信号生成部を構成している。
【０１０３】
上記のように構成された装置において、図２（ａ）に示すように１つの直流電圧Ｖｄｃ２が低下した場合、その電圧低下期間、Ｖｄｃ２検出値が小さくなり、補正係数演算器１２はキャリア信号の振幅を小さくする補正係数を出力する。このため乗算器３２からは、他の補正キャリア信号Ｖｃａｒ１，Ｖｃａｒ３，Ｖｃａｒ４よりも振幅の小さい補正キャリア信号Ｖｃａｒ２が出力される。
【０１０４】
この、振幅が小となった補正キャリア信号Ｖｃａｒ２と一定振幅の交流出力電圧指令Ｖ*とをＰＷＭ比較器８２で比較し、デッドタイム処理部９２によりデッドタイム処理が行われることにより、直流電圧Ｖｄｃ２の直流電圧変動が補償され、交流出力電圧指令Ｖ*通りの交流出力電圧が得られる。
【０１０５】
この際、直流電圧Ｖｄｃ１に対応する補正キャリア信号Ｖｃａｒ１は、乗算器３１の出力に補正係数演算器１２側の０．５倍乗算器２２の出力が加算されて生成されているため、Ｖｃａｒ１の下限レベルはＶｃａｒ２の上限レベルと一致し、両者の間隔は零となる。これによって５レベルインバータの交流出力電圧波形はより正弦波形の交流出力電圧指令Ｖ*に近似され、交流出力電圧の高調波歪を抑制することができる。
【０１０６】
また、図２（ａ）に示すように、補正キャリア信号Ｖｃａｒ２の下限レベルおよび補正キャリア信号Ｖｃａｒ３の上限レベルは零であるので、特許文献１の問題点として述べたように交流出力電圧にオフセット成分が乗ることはない。
【０１０７】
また、図２（ｂ）に示すように２つの直流電圧Ｖｄｃ１，Ｖｄｃ２が低下した場合、その電圧低下期間、Ｖｄｃ１検出値、Ｖｄｃ２検出値が小さくなり、補正係数演算器１１、１２はキャリア信号の振幅を小さくする補正係数を各々出力する。このため乗算器３１、３２からは、他の補正キャリア信号Ｖｃａｒ３，Ｖｃａｒ４よりも振幅の小さい補正キャリア信号Ｖｃａｒ１，Ｖｃａｒ２が出力される。
【０１０８】
これら、振幅が小となった補正キャリア信号Ｖｃａｒ１，Ｖｃａｒ２と一定振幅の交流出力電圧指令Ｖ*とをＰＷＭ比較器８１、８２で各々比較し、デッドタイム処理部９１、９２によりデッドタイム処理が各々行われることにより、直流電圧Ｖｄｃ１，Ｖｄｃ２の直流電圧変動が補償され、交流出力電圧指令Ｖ*通りの交流出力電圧が得られる。
【０１０９】
この際、前述したように、Ｖｃａｒ１の下限レベルはＶｃａｒ２の上限レベルと一致し、両者の間隔は零となるので、５レベルインバータの交流出力電圧波形はより正弦波形の交流出力電圧指令Ｖ*に近似され、交流出力電圧の高調波歪を抑制することができる。
【０１１０】
また、図２（ｂ）に示すように、補正キャリア信号Ｖｃａｒ２の下限レベルおよび補正キャリア信号Ｖｃａｒ３の上限レベルは零であるので、特許文献１の問題点として述べたように交流出力電圧にオフセット成分が乗ることはない。
【０１１１】
尚、本発明は、本実施例１で示した三角波キャリア信号が４種類の５レベルインバータだけでなく、直流電圧の直列分割数Ｎが４以上であり出力電圧のレベル数が５以上のマルチレベルインバータの制御でも、三角波キャリア信号の数を直流電圧の直列分割数Ｎとすることにより実現可能である。
【実施例２】
【０１１２】
マルチレベル制御では、各出力電圧レベルでスイッチング素子が物理的に異なるため、スイッチング素子およびダイオードのＯＮ導通時のＶｃｅドロップ電圧の影響やデッドタイムによる出力電圧波形の変化の影響が、交流出力電圧の各電圧レベルに現われる。特に５レベル以上のマルチレベルインバータでは、交流出力電圧レベルによってＯＮ制御されるスイッチング素子の素子数が異なる場合がある。
【０１１３】
上記のＶｃｅドロップ電圧が交流出力電圧波形へ与える影響について、図４で説明する。図４は本発明が適用される図１３の５レベルインバータを表し、（ａ）はＵ端子−Ｎ端子間に＋２Ｅレベルの電圧出力時、（ｂ）はＵ端子−Ｎ端子間に＋Ｅレベルの電圧出力時の、各スイッチング素子とダイオードの動作を示している。○で囲ったスイッチング素子とダイオードがＯＮ導通している。また、この時のＵ端子から出力する電流の極性は正とする。さらに、Ｖｄｃ１＝Ｖｄｃ２＝Ｖｄｃ３＝Ｖｄｃ４＝Ｅとする。
【０１１４】
ここで、図４（ａ）および（ｂ）の場合のＯＮ導通中のスイッチング素子およびダイオードのＶｃｅドロップ電圧を、表１のように表記する。
【０１１５】
【表１】
2016214021.tif 000003
【０１１６】
表１において、Ｖｃｅ１〜Ｖｃｅ４はスイッチング素子Ｓｕ１〜Ｓｕ４のＯＮ導通時のＶｃｅドロップ電圧を示し、Ｖｄ１はダイオードＤ１のＯＮ導通時のＶｃｅドロップ電圧を示している。
【０１１７】
ここで、図４における（ａ）、（ｂ）の場合のＵ端子−Ｎ端子間の電圧Ｖ・ＵＮは下式となる。
【０１１８】
（ａ）＋２Ｅレベル出力時：Ｖ・ＵＮ＝２Ｅ−（Ｖｃｅ１・２Ｅ＋Ｖｃｅ２・２Ｅ＋Ｖｃｅ３・２Ｅ＋Ｖｃｅ４・２Ｅ）
（ｂ）＋Ｅレベル出力時：Ｖ・ＵＮ＝Ｅ−（Ｖｃｅ２・Ｅ＋Ｖｃｅ３・Ｅ＋Ｖｃｅ４・Ｅ＋Ｖｄ１・Ｅ）
（Ｖｃｅ１・２Ｅ＋Ｖｃｅ２・２Ｅ＋Ｖｃｅ３・２Ｅ＋Ｖｃｅ４・２Ｅ）＝（Ｖｃｅ２・Ｅ＋Ｖｃｅ３・Ｅ＋Ｖｃｅ４・Ｅ＋Ｖｄ１・Ｅ）＝０が、Ｖ・ＵＮの理想条件であるが、実際にはそのようにはならない。さらに表１の各電圧は、各々のスイッチング素子とダイオード固有の特性より定まる値である。
【０１１９】
したがって、スイッチング素子とダイオードのＶｃｅドロップ電圧は、Ｖ・ＵＮの波形、すなわち交流出力電圧波形へ影響を与え、交流出力電圧の高調波を増減させる要因となる。
【０１２０】
また、デッドタイムに関しても同様に、図３の各デッドタイム処理部９１〜９４固有の特性および各々のスイッチング素子固有の特性が、交流出力電圧波形へ影響を与え、交流出力電圧の高調波を増減させる要因となる。
【０１２１】
交流出力電圧の高調波を抑制するには、上記の影響による各出力電圧レベルの交流出力電圧指令値との差を、各出力電圧レベル毎に補償する必要がある。各出力電圧レベル個別に補償電圧量を変更する場合には、各キャリア信号Ｖｃａｒ１〜Ｖｃａｒ４の振幅を変更すれば良い。
【０１２２】
すなわち、Ｖｄｃの補正量（補正係数演算器１１〜１４の補正係数）と同様に、交流出力電圧指令と出力電圧レベルの誤差を補正するための各出力電圧レベルでのレベル補正値を、例えば図５のようにキャリア信号Ｖｃａｒ１〜Ｖｃａｒ４に与えてそれらの振幅を変更することで、補償が可能である。
【０１２３】
また、交流出力電圧指令と出力電圧レベルの誤差を補正するための各出力電圧レベルでのレベル補正値を、図６のように各ＰＷＭ比較器８１〜８４に各々入力される交流出力電圧指令Ｖ*に各々加算する方法でも、図５と同等に補償が可能である。
【０１２４】
図５および図６において図３と同一部分は同一符号をもって示している。図５では、各出力電圧レベルに対応して予め設定したレベル１補正値〜レベル４補正値と、補正係数演算器１１〜１４の出力を各々乗算し、それら乗算結果を０．５倍乗算器２１〜２４に各々出力する乗算器６１〜６４（レベル補正部；第５〜第８の乗算器）を設けており、その他の部分は図３と同一に構成されている。
【０１２５】
乗算器６１〜６４において、補正係数演算器１１〜１４の出力とレベル１補正値〜レベル４補正値が各々乗算されることによって、乗算器３１〜３４で乗算される各キャリア信号の振幅が変更されるため、交流出力電圧指令と各出力電圧レベルの誤差が各出力電圧レベル毎に補償される。これによって、５レベルインバータのスイッチング素子およびダイオードのドロップ電圧による交流出力電圧波形への影響を無くし、交流出力電圧の高調波を抑制することができる。
【０１２６】
また図６では、各出力電圧レベルに対応して予め設定したレベル１補正値〜レベル４補正値と交流出力電圧指令Ｖ*とを各々加算し、それら加算結果をＰＷＭ比較器８１〜８４に各々出力する加算器７１〜７４（レベル補正部；第１〜第４の加算器）を設けており、その他の部分は図３と同一に構成されている。
【０１２７】
加算器７１〜７４において、交流出力電圧指令Ｖ*とレベル１補正値〜レベル４補正値が加算されることによってＰＷＭ比較器８１〜８４の各比較出力が変更されるため、交流出力電圧指令と各出力電圧レベルの誤差が各出力電圧レベル毎に補償される。これによって、５レベルインバータのスイッチング素子およびダイオードのドロップ電圧による交流出力電圧波形への影響を無くし、交流出力電圧の高調波を抑制することができる。
【０１２８】
尚、前記交流出力電圧指令と各出力電圧レベルの誤差を補正するためのレベル１補正値〜レベル４補正値は、マルチレベルインバータの各スイッチング素子および各ダイオードのＶｃｅドロップ電圧を実測する事前運転試験を行うことなど、によって設定することができる。
【０１２９】
さらに、レベル１補正値〜レベル４補正値は、本実施例で説明したＶｃｅドロップ電圧とデッドタイム以外の要因で発生する誤差を補正する目的で適用してもよい。
【０１３０】
尚、本発明は、本実施例２で示した三角波キャリア信号が４種類の５レベルインバータだけでなく、直流電圧の直列分割数Ｎが４以上であり出力電圧のレベル数が５以上のマルチレベルインバータの制御でも、三角波キャリア信号の数を直流電圧の直列分割数Ｎとすることにより実現可能である。
【符号の説明】
【０１３１】
１１〜１４…補正係数演算器
２１〜２４…０．５倍乗算器
３１〜３４…乗算器（第１〜第４の乗算器）
４０…キャリア発生器
５０…減算器
５１…加算器（レベル一致用加算器）
５４…減算器（レベル一致用減算器）
６１〜６４…乗算器（第５〜第８乗算器）
７１〜７４…加算器（第１〜第４の加算器）
８１〜８４…ＰＷＭ比較器
９１〜９４…デッドタイム処理部
１００Ｕ…Ｕ相変換部
１００Ｖ…Ｖ相変換部
１００Ｗ…Ｗ相変換部
Ｃ１〜Ｃ４…コンデンサ
Ｓｕ１〜Ｓｕ８，Ｓｖ１〜Ｓｖ８，Ｓｗ１〜Ｓｗ８…スイッチング素子
Ｄ１〜Ｄ６…ダイオード
Ｎ…中性点
Ｖ*…交流出力電圧指令
Ｖｃａｒ１〜Ｖｃａｒ４…補正キャリア信号
【図１】
2016214021.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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