(57)【要約】【課題】主端子から各外部端子への電流のばらつきの発生を抑制する。【解決手段】半導体装置１００は、半導体素子と、当該半導体素子に電気的に接続され、同じ向きに導出される複数の主端子１３２１〜１３２４と、を備える複数の半導体ユニット１０００ａ〜１０００ｄと、略同一平面上に配列された半導体ユニット１０００ａ〜１０００ｄを電気的に並列に接続し、同じ向きに導出される複数の外部端子１４１１〜１４１４を備える接続ユニット１４００と、を備え、半導体ユニット１０００ａ〜１０００ｄにおける主端子１３２１〜１３２４の配置と、接続ユニット１４００における複数の外部端子１４１１〜１４１４の配置とが類似の配置関係を有する。【選択図】図５
2016197932.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と、前記半導体素子に電気的に接続され、同じ向きに導出される複数の主端子と、を備える複数の半導体ユニットと、
略同一平面上に配列された前記半導体ユニットを電気的に並列に接続し、同じ向きに導出される複数の外部端子を備える接続ユニットと、
を備え、
前記半導体ユニットにおける前記主端子の配置と、前記接続ユニットにおける前記外部端子の配置と、が類似の配置関係を有する、
半導体装置。
【請求項２】
前記半導体ユニットは４個の主端子を備え、
前記接続ユニットは４個の外部端子を備え、
前記半導体ユニットにおいて４個の前記主端子が２列に配置され、
前記接続ユニットにおいて４個の前記外部端子が２列に配置された
請求項１記載の半導体装置。
【請求項３】
前記半導体ユニットは３個の主端子を備え、
前記接続ユニットは３個の外部端子を備え、
前記半導体ユニットにおいて３個の前記主端子が１列に配置され、
前記接続ユニットにおいて３個の前記外部端子が１列に配置された
請求項１記載の半導体装置。
【請求項４】
前記接続ユニットは複数の回路層をさらに備え、
前記回路層を経由して、前記主端子と、対応する前記外部端子とが電気的に接続されている請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記半導体ユニットは１列に配列され、
前記外部端子は、両端に配置された前記半導体ユニットの前記主端子からそれぞれ等距離に配置されている、
請求項１乃至３のいずれかに記載の半導体装置。
【請求項６】
前記半導体ユニットは縦横にそれぞれ２列以上に配列され、
前記外部端子は、四隅に配置された前記半導体ユニットの前記主端子からそれぞれ等距離に配置されている、
請求項１乃至３のいずれかに記載の半導体装置。
【請求項７】
前記半導体ユニットは、３レベルインバータ回路を備える、
請求項１または２に記載の半導体装置。
【請求項８】
前記半導体ユニットは、２レベルインバータ回路を備える、
請求項１または３に記載の半導体装置。
【請求項９】
４個の外部端子が２列に配置された、３レベルインバータ回路を備える、
請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
太陽光発電用パワーコンディショナーや電気自動車用モータ制御装置等において、高効率で低ノイズ性の電力変換装置が開発されている。電力変換装置は、インバータ装置によって構成されており、インバータ装置は、パワー半導体モジュールと呼ばれる半導体装置を組み合わせて構成されている。パワー半導体モジュールは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、還流ダイオード（ＦＷＤ：Free Wheeling Diode）等の半導体素子が形成された半導体チップを含んでいる。また、電流容量が小さな半導体ユニットを複数組み合わせることにより、パワー半導体モジュールの電流の大容量化等を図ることが可能となる（例えば、特許文献１参照）。
【０００３】
特許文献１では、複数の半導体ユニットの縦方向に並べられた主端子同士を、外部端子が設けられたバスバーでそれぞれ並列に接続している。各外部端子はパワー半導体モジュール用ケースの上面から露出して、横方向に並べられて配列している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−２３６１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１では、半導体ユニットの各主端子から各外部端子までの配線長がバスバーごとに大きく異なり、そこを通電する電流にばらつきが生じる。このため、半導体ユニットごとにインダクタンス、電気抵抗が不均等になる。したがって、各半導体ユニットの動作中において発熱が偏って生じてしまい、また、定格電流を超えてしまう箇所が発生してしまうという問題点があった。
【０００６】
本発明は、このような点を鑑みてなされたものであり、主端子から各外部端子への電流のばらつきの発生が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明では上記の課題を解決するために、半導体素子と、前記半導体素子に電気的に接続され、同じ向きに導出される複数の主端子と、を備える複数の半導体ユニットと、略同一平面上に配列された前記半導体ユニットを電気的に並列に接続し、同じ向きに導出される複数の外部端子を備える接続ユニットと、を備え、前記半導体ユニットにおける前記主端子の配置と、前記接続ユニットにおける前記外部端子の配置と、が類似の配置関係を有する、半導体装置が提供される。
【発明の効果】
【０００８】
上記構成の半導体装置は、電流のばらつきの発生が抑制されて、電気的特性が向上する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体ユニットを示す図である。
【図２】第１の実施の形態の半導体ユニットの積層基板の上面図である。
【図３】第１の実施の形態の半導体ユニットのプリント基板の上面図である。
【図４】第１の実施の形態の半導体ユニット内に構成された回路構成を示す回路図である。
【図５】第１の実施の形態の半導体ユニットで構成される半導体装置を示す図である。
【図６】第１の実施の形態の接続ユニットの詳細を示す図である。
【図７】第１の実施の形態の接続ユニットの詳細を示す図である。
【図８】半導体装置の参考例を示す図である。
【図９】第１の実施の形態の半導体装置の特定を示すグラフである。
【図１０】第１の実施の形態の半導体ユニットの様々な組み合わせ方を示す図である。
【図１１】第２の実施の形態の半導体ユニットの外観斜視図である。
【図１２】第２の実施の形態の半導体ユニット内に構成される回路構成を示す回路図である。
【図１３】第２の実施の形態の半導体装置を示す図である。
【図１４】第２の実施の形態の半導体装置の接続ユニットを構成する回路層の上面図（その１）である。
【図１５】第２の実施の形態の半導体装置の接続ユニットを構成する回路層の上面図（その２）である。
【図１６】第２の実施の形態の半導体装置の接続ユニットを構成する回路層の上面図（その３）である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
［第１の実施の形態］
まず、第１の実施の形態の半導体ユニットについて、図１を用いて説明する。
【００１１】
図１は、第１の実施の形態の半導体ユニットを示す図である。
図１（Ａ）は、半導体ユニット１０００の外観斜視図である。図１（Ｂ）は、図１（Ａ）の矢視Ｘから見た、樹脂１１００で封止されていない半導体ユニット１０００の側面図である。
【００１２】
半導体ユニット１０００は、図１（Ａ）に示されるように、熱硬化性樹脂で構成される樹脂１１００によりモールド成形されている。半導体ユニット１０００には、主端子１３２１，１３２２，１３２３，１３２４が設けられ、同じ方向に導出している。ここで、主端子１３２１はＰ端子に、主端子１３２２はＮ端子に、主端子１３２３は負荷に対して出力するＵ端子に、主端子１３２４はＰ端子とＮ端子との中間電位であるＭ端子に、それぞれ対応する。なお、第１の実施の形態において、主端子１３２１〜１３２４はすべて２本ずつ備えられているが、これは各主端子に流れる電流量を確保するためであり、２本の主端子は同一の機能を有する。すなわち、主端子１３２１〜１３２４は必ずしも２本である必要は無く、それぞれ一体で構成されていてもよい。そのため、第１の実施の形態では、半導体ユニット１０００において、主端子１３２１〜１３２４はいずれも一体で構成されているとして説明する。
【００１３】
半導体ユニット１０００には、さらに、制御端子１２２１ａ，１２２１ｂ，１２２２ａ，１２２２ｂ，１２２３ａ，１２２３ｂ，１２２４ａ，１２２４ｂが設けられ、主端子と同じ方向に導出している。制御端子１２２１ａ〜１２２４ａはゲート端子の機能を有し、制御端子１２２１ｂ〜１２２４ｂは補助ソース端子の機能を有する。
【００１４】
なお、図１（Ａ）では、半導体ユニット１０００単体が、樹脂１１００によりモールド成形されている場合を図示しているが、半導体ユニット１０００単体で、樹脂１１００によるモールド成形を必ずしも行う必要はない。例えば、一般的なパワー半導体モジュールのように、すべての部品を電気的・機械的に接続した後に、シリコーンゲル等で封止してもよい。しかしながら、樹脂１１００によるモールド成形を行うことにより、シリコーンゲル等による封止に比べ、耐圧特性が向上し、また、パワーサイクル・ヒートサイクル耐量等も向上する。そして、半導体ユニット１０００単体で樹脂モールドされていれば、内部への異物混入による破損等が防げるため、複数個を組み付ける時の取り扱いが容易となる。
【００１５】
半導体ユニット１０００の樹脂１１００は、図１（Ｂ）に示されるように、プリント基板１２００と、プリント基板１２００に対向配置された積層基板１３００とを封止している。
【００１６】
プリント基板１２００は、樹脂層１２１１のおもて面及び裏面に回路層１２１２，１２１３がそれぞれ配置されている。また、回路層１２１２に、制御端子１２２１ａ〜１２２４ａ，１２２１ｂ〜１２２４ｂが固定されている。なお、プリント基板１２００の詳細については後述する。
【００１７】
積層基板１３００は、絶縁板１３１１と、絶縁板１３１１のおもて面に設けられた複数の回路板１３１２と、絶縁板１３１１の裏面に設けられた金属板１３１３とを有する。また、回路板１３１２上に、主端子１３２１〜１３２４が固定されている。主端子１３２１〜１３２４は、プリント基板１２００の貫通孔１２３２，１２３３を貫通して、上方に突出している。
【００１８】
図２は、第１の実施の形態の半導体ユニットの積層基板の上面図である。
積層基板１３００は、セラミックス等で構成された絶縁板１３１１と、絶縁板１３１１の主面（おもて面）に配置された回路板１３１２ａ〜１３１２ｄとを有する。
【００１９】
回路板１３１２ａ〜１３１２ｄは、銅等の導電材料で構成されており、各回路板１３１２ａ〜１３１２ｄは互いに電気的に絶縁されて、絶縁板１３１１の主面に配置されている。積層基板１３００は、例えば、ＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Brazing）基板を用いることができる。
【００２０】
このうち、回路板１３１２ａ，１３１２ｂには、ＩＧＢＴである半導体素子１０１１，１０１２が配置されている。また、回路板１３１２ｂ，１３１２ｄには、逆阻止型ＩＧＢＴである半導体素子１０１３，１０１４が配置されている。そして、半導体素子１０１１〜１０１４の裏面のコレクタ電極は、回路板１３１２ａ，１３１２ｂ，１３１２ｄと、導電性接合材を用いて電気的に接続されている。
【００２１】
回路板１３１２ａ，１３１２ｂには、ＳＢＤ（Schottky Barrier Diode）であるダイオード１０１５，１０１６が配置されている。そして、ダイオード１０１５，１０１６の裏面のカソード電極は、回路板１３１２ａ，１３１２ｂと、導電性接合材を用いて電気的に接続されている。
【００２２】
また、主端子１３２１は、回路板１３１２ａに、導電性接合材を用いて電気的に接続されている。したがって、主端子１３２１は、回路板１３１２ａを経由して半導体素子１０１１のコレクタ電極と、ダイオード１０１５のカソード電極と電気的に接続されている。
【００２３】
主端子１３２２は、回路板１３１２ｃに、導電性接合材を用いて電気的に接続されている。
主端子１３２３は、回路板１３１２ｂに、導電性接合材を用いて電気的に接続されている。したがって、主端子１３２３は、回路板１３１２ｂを経由して半導体素子１０１２，１０１３のコレクタ電極と、ダイオード１０１６のカソード電極と電気的に接続されている。
【００２４】
主端子１３２４は、回路板１３１２ｄに、導電性接合材を用いて電気的に接続されている。したがって、主端子１３２４は、回路板１３１２ｄを経由して半導体素子１０１４のコレクタ電極と電気的に接続されている。
【００２５】
半導体ユニット１０００は、このような積層基板１３００に、プリント基板１２００と複数の導電ポストがセットされて構成される。
図３は、第１の実施の形態の半導体ユニットのプリント基板の上面図である。
【００２６】
なお、図３は、プリント基板１２００のおもて面（上面）を示しており、プリント基板１２００に対する積層基板１３００の配置を破線で示している。
プリント基板１２００は、図３に示されるように、平面矩形状の樹脂により構成された樹脂層１２１１と、樹脂層１２１１のおもて面に配置された導電性の回路層１２１２ａ〜１２１２ｇと、裏面に配置された回路層１２１３（図１（Ｂ）参照）とを備える。
【００２７】
また、プリント基板１２００には、プリント基板１２００のおもて面側、裏面側にそれぞれ突出する複数の導電ポスト１２４１ａ〜１２４４ａ，１２４１ｂ〜１２４４ｂ，１２４５〜１２４９が設けられている。そして、複数の導電ポスト１２４１ａ〜１２４４ａ，１２４１ｂ〜１２４４ｂ，１２４５〜１２４９と、回路層１２１２ａ〜１２１２ｇとが電気的に接続されている。
【００２８】
導電ポスト１２４１ａ〜１２４４ａは、半導体素子１０１１〜１０１４のゲート電極に、それぞれ電気的に接続されている。導電ポスト１２４１ｂ〜１２４４ｂは、半導体素子１０１１〜１０１４のエミッタ電極に、それぞれ電気的に接続されている。導電ポスト１２４５，１２４６は、ダイオード１０１５，１０１６のアノード電極に、それぞれ電気的に接続されている。導電ポスト１２４７，１２４８は、積層基板１３００の回路板１３１２ｂ，１３１２ｄに、それぞれ電気的に接続されている。また、導電ポスト１２４９は、積層基板１３００の回路板１３１２ｃに、電気的に接続されている。
【００２９】
プリント基板１２００には、制御端子１２２１ａ〜１２２４ａ，１２２１ｂ〜１２２４ｂが配置されている。制御端子１２２１ａ〜１２２４ａは、回路層１２１２ａ，１２１２ｂ，１２１２ｅ，１２１２ｆに、それぞれ電気的に接続されている。すなわち、制御端子１２２１ａ〜１２２４ａは、対応する回路層及び導電ポストを経由して、半導体素子１０１１〜１０１４の各ゲート電極に、それぞれ電気的に接続されている。
【００３０】
制御端子１２２１ｂ〜１２２４ｂは、樹脂層１２１１の裏面に設けられた回路層１２１３（図示を省略）に、電気的に接続されている。そして、制御端子１２２１ｂ〜１２２４ｂは、対応する回路層と導電ポストを経由して、半導体素子１０１１〜１０１４の各エミッタ電極に、それぞれ電気的に接続されている。
【００３１】
図４は、第１の実施の形態の半導体ユニット内に構成された回路構成を示す回路図である。
積層基板１３００と、半導体素子１０１１〜１０１４と、ダイオード１０１５，１０１６と、プリント基板１２００と、導電ポスト１２４１ａ〜１２４４ａ，１２４１ｂ〜１２４４ｂ，１２４５〜１２４９により、半導体ユニット１０００の内部に、図４で示す３レベルインバータ回路が構成される。
【００３２】
そして、Ｐ端子である主端子１３２１に、外部電源の高電位端子を接続し、Ｎ端子である主端子１３２２に、外部電源の低電位端子を接続する。また、Ｍ端子である主端子１３２４には、外部電源の中間電位端子を接続する。そして、半導体ユニット１０００の出力端子（Ｕ端子）である主端子１３２３に負荷（図示を省略）を接続する。これにより、半導体ユニット１０００は、３レベルインバータとして機能する。
【００３３】
そして、外部からの制御信号に基づいて、制御端子１２２１ａにゲート電圧を印加すると、半導体素子１０１１のゲート電極にゲート電圧が印加され、半導体素子１０１１（Ｔ１）がオフ状態（遮断状態）からオン状態（導通状態）になる。
【００３４】
また、外部からの制御信号に基づいて、制御端子１２２２ａにゲート電圧を印加すると、半導体素子１０１２のゲート電極にゲート電圧が印加され、半導体素子１０１２（Ｔ２）がオフ状態からオン状態になる。
【００３５】
また、外部からの制御信号に基づいて、制御端子１２２３ａにゲート電圧を印加すると、半導体素子１０１３のゲート電極にゲート電圧が印加され、半導体素子１０１３（Ｔ３）がオフ状態からオン状態になる。
【００３６】
また、外部からの制御信号に基づいて、制御端子１２２４ａにゲート電圧を印加すると、半導体素子１０１４のゲート電極にゲート電圧が印加され、半導体素子１０１４（Ｔ４）がオフ状態からオン状態になる。
【００３７】
３レベルインバータでは、一般的にインバータ出力電圧極性が正の場合は、Ｔ１及びＴ３を交互にオンオフさせ、Ｔ４は常時オン状態、Ｔ２は常時オフ状態にさせておく。逆にインバータ出力電圧極性が負の場合は、Ｔ２及びＴ４を交互にオンオフさせ、Ｔ３は常時オン状態、Ｔ１は常時オフ状態にさせておく。
【００３８】
さて、半導体素子１０１１（Ｔ１）のコレクタ電極には、Ｐ端子である主端子１３２１から、外部電源からの入力電圧が印加されている。そして、例えば、上述の正の電圧極性を出力する場合においては、Ｔ１にオン信号を与える。すると、半導体素子１０１１のおもて面にあるエミッタ電極から電流が出力され、これが出力電流となる。
【００３９】
そして、半導体素子１０１１（Ｔ１）のエミッタ電極から出力された電流は、Ｕ端子の主端子１３２３から出力される。
また、半導体素子１０１４のコレクタ電極には、Ｍ端子である主端子１３２４から、外部電源からの中間電圧が印加されている。そして、半導体素子１０１１（Ｔ１）をオフ状態にすると、オン状態であった半導体素子１０１４（Ｔ４）に出力電流が転流し、半導体素子１０１４のおもて面にあるエミッタ電極から電流が出力される。
【００４０】
そして、半導体素子１０１４（Ｔ４）のエミッタ電極から出力された電流は、Ｕ端子の主端子１３２３から出力される。
また、半導体素子１０１２（Ｔ２）のコレクタ電極には、Ｕ端子である主端子１３２３から、負荷が接続されている。そして、インバータが負の電圧極性を出力する場合には、半導体素子１０１２（Ｔ２）をオン状態にすると、半導体素子１０１２のおもて面にあるエミッタ電極から電流が出力される。
【００４１】
そして、半導体素子１０１２（Ｔ２）のエミッタ電極から出力された電流は、Ｎ端子の主端子１３２２から出力される。
また、半導体素子１０１３（Ｔ３）のコレクタ電極には、Ｕ端子である主端子１３２３から、負荷が接続されている。そして、半導体素子１０１２（Ｔ２）をオフ状態にすると、オン状態であった半導体素子１０１３（Ｔ３）に出力電流が転流する。
【００４２】
そして、半導体素子１０１３（Ｔ３）のエミッタ電極から出力された電流は、Ｍ端子の主端子１３２４から出力される。
半導体ユニット１０００は、上記の各動作を適切に制御することにより、外部電源から入力された直流電力を交流電力に高効率に変換することができる。
【００４３】
次に、複数の半導体ユニット１０００と、接続ユニット１４００を組み合わせて構成された半導体装置について、図５〜図７を用いて説明する。
図５は、第１の実施の形態の半導体装置を示す図である。
【００４４】
なお、図５（Ａ）は、半導体装置１００の分解斜視図、図５（Ｂ）は、半導体装置１００の上面図をそれぞれ示している。但し、図５（Ａ）では、外部制御端子の図示は省略している。また、図５（Ｂ）では、半導体ユニット１０００の各主端子の位置を破線で示している。
【００４５】
半導体装置１００は、４つの半導体ユニット１０００ａ〜１０００ｄが略同一平面上に縦横２列ずつ配列されている。そして、接続ユニット１４００を用いて、半導体ユニット１０００ａ〜１０００ｄが電気的に並列に接続されている。
【００４６】
接続ユニット１４００は、プリント基板１４６０と、プリント基板１４６０から同じ向きに導出される外部端子１４１１〜１４１４とを有する。外部端子１４１１〜１４１４は、３レベルインバータ回路を備えた半導体装置１００の外部端子として機能する。
【００４７】
プリント基板１４６０には、半導体ユニット１０００ａ〜１０００ｄのそれぞれの主端子１３２１〜１３２４と電気的に接続される、複数の回路層を内部に備える。また、この複数の回路層と、外部端子１４１１〜１４１４とが、それぞれ電気的に接続されている。すなわち、プリント基板１４６０の回路層を経由して、主端子１３２１〜１３２４と、対応する外部端子１４１１〜１４１４とが電気的に接続されている。
【００４８】
また、プリント基板１４６０は、半導体ユニット１０００ａ〜１０００ｄの制御端子１２２１ａ〜１２２４ａ，１２２１ｂ〜１２２４ｂにそれぞれ電気的に接続される複数の制御回路層を備えている。そして、接続ユニット１４００は、これらの制御回路層に電気的に接続されている外部制御端子１４７０を備える。
【００４９】
外部端子１４１１〜１４１４は、例えば、断面がＵ字状を成している。外部端子１４１１〜１４１４は、回路層上において２列に配置され、図５（Ｂ）中の左上から時計回りにＰ端子、Ｎ端子、Ｕ端子、Ｍ端子の順に配置されている。また、配列されたすべての半導体ユニット１０００ａ〜１０００ｄに関しても、主端子１３２１〜１３２４は２列に配置され、図５（Ｂ）中の左上から時計回りにＰ端子、Ｎ端子、Ｕ端子、Ｍ端子の順に配置されている。すなわち、半導体ユニット１０００ａ〜１０００ｄにおける主端子１３２１〜１３２４の配置と、接続ユニット１４００における外部端子１４１１〜１４１４の配置が、類似の配置関係を有している。
【００５０】
これにより、図５（Ｂ）に示すように、各半導体ユニット１０００ａ〜１０００ｄのＰ端子であるすべての主端子１３２１から所定距離以内の位置に、Ｐ端子である外部端子１４１１を配置することができる。同様に、各半導体ユニット１０００ａ〜１０００ｄのＮ端子であるすべての主端子１３２２から所定距離以内の位置に、Ｎ端子である外部端子１４１２を配置することができる。また、各半導体ユニット１０００ａ〜１０００ｄのＵ端子であるすべての主端子１３２３から所定距離以内の位置に、Ｕ端子である外部端子１４１３を配置することができる。さらに、各半導体ユニット１０００ａ〜１０００ｄのＭ端子であるすべての主端子１３２４から所定距離以内の位置に、Ｍ端子である外部端子１４１４を配置することができる。
【００５１】
第１の実施の形態により、半導体ユニットの各主端子から各外部端子までの配線長をそろえることができ、そこを通電する電流のばらつきを抑制することができる。このため、半導体ユニットごとにインダクタンス、電気抵抗を均等にすることができる。したがって、各半導体ユニットの動作中において電流値や発熱をそろえることができ、半導体装置の信頼性を向上させることができる。
【００５２】
図６及び図７は、第１の実施の形態の接続ユニットの詳細を示す図である。
なお、図７（Ａ）は、回路層１４２０，１４３０の上面図、図７（Ｂ）は、回路層１４４０，１４５０の上面図をそれぞれ示している。また、図７には、回路層１４２０〜１４５０に各領域に対応する半導体ユニット１０００ａ〜１０００ｄの符号を表記している。
【００５３】
プリント基板１４６０は、図６に示すように、一組の回路層１４２０，１４３０と一組の回路層１４４０，１４５０とが図示を省略する絶縁層を介して積層されている。このような回路層１４２０，１４３０上に、外部端子１４１１〜１４１４が配置される。なお、プリント基板１４６０には、ゲート端子用の制御回路層と、センスエミッタ端子用の制御回路層とが別途設けられている（いずれも図示を省略）。
【００５４】
半導体ユニット１０００ｃでは、Ｐ端子の主端子１３２１は、回路層１４４０の貫通孔１４４１を貫通して、回路層１４２０に接続点１４２１ｃで接続される。Ｎ端子の主端子１３２２は、回路層１４５０に接続点１４４２ｃで接続され、回路層１４２０の貫通孔１４２２から突出する。Ｕ端子の主端子１３２３は、回路層１４４０の貫通孔１４４３から突出して、回路層１４３０に接続点１４２３ａで接続される。Ｍ端子の主端子１３２４は、回路層１４４０に接続点１４４４ａで接続され、回路層１４２０の貫通孔１４２４から突出される。
【００５５】
半導体ユニット１０００ｄでは、Ｐ端子の主端子１３２１は、回路層１４５０の貫通孔１４５２から突出して、回路層１４２０に接続点１４３２ｃで接続される。Ｎ端子の主端子１３２２は、回路層１４５０に接続点１４５１ｃで接続され、回路層１４３０の貫通孔１４３１から突出する。Ｕ端子の主端子１３２３は、回路層１４５０の貫通孔１４５４から突出して、回路層１４３０に接続点１４３４ａで接続される。Ｍ端子の主端子１３２４は、回路層１４４０に接続点１４５３ａで接続され、回路層１４３０の貫通孔１４３３から突出される。
【００５６】
半導体ユニット１０００ａでは、Ｐ端子の主端子１３２１は、回路層１４４０の貫通孔１４４５から突出して、回路層１４２０に接続点１４２５ｃで接続される。Ｎ端子の主端子１３２２は、回路層１４５０に接続点１４４６ｃで接続され、回路層１４２０の貫通孔１４２６から突出する。Ｕ端子の主端子１３２３は、回路層１４４０の貫通孔１４４７から突出して、回路層１４３０に接続点１４２７ａで接続される。Ｍ端子の主端子１３２４は、回路層１４４０に接続点１４４８ａで接続され、回路層１４２０の貫通孔１４２８から突出される。
【００５７】
半導体ユニット１０００ｂでは、Ｐ端子の主端子１３２１は、回路層１４５０の貫通孔１４５６から突出して、回路層１４２０に接続点１４３６ｃで接続される。Ｎ端子の主端子１３２２は、回路層１４５０に接続点１４５５ｃで接続され、回路層１４３０の貫通孔１４３５から突出する。Ｕ端子の主端子１３２３は、回路層１４５０の貫通孔１４５８から突出して、回路層１４３０に接続点１４３８ａで接続される。Ｍ端子の主端子１３２４は、回路層１４４０に接続点１４５７ａで接続され、回路層１４３０の貫通孔１４３７から突出される。
【００５８】
なお、詳細については記載しないが、半導体ユニット１０００ａ〜１０００ｄの制御端子１２２１ａ〜１２２４ａ，１２２１ｂ〜１２２４ｂは、回路層１４２０〜１４５０の所定の貫通孔から突出して、対応する制御回路層に電気的に接続されている。
【００５９】
また、Ｐ端子の外部端子１４１１は、回路層１４２０に電気的に接続されて、回路層１４４０の貫通孔１４４９を貫通している。Ｎ端子の外部端子１４１２は、回路層１４３０の貫通孔１４３９を貫通して、回路層１４５０に電気的に接続される。Ｕ端子の外部端子１４１３は、回路層１４３０に電気的に接続されて、回路層１４５０の貫通孔１４５９を貫通している。Ｍ端子の外部端子１４１４は、回路層１４２０の貫通孔１４２９を貫通して、回路層１４４０に電気的に接続される。
【００６０】
上記第１の実施の形態の構成により、接続ユニット１４００を用いて、複数の半導体ユニット１０００ａ〜１０００ｄを電気的に並列に接続することができる。
このような半導体装置１００では、接続ユニット１４００の外部端子１４１１に外部電源の高電位端子を接続し、外部端子１４１２に低電位端子を接続する。また、外部端子１４１４に外部電源の中間電位端子を接続し、外部端子１４１３に負荷を接続する。これにより、半導体装置１００は、半導体ユニット１０００の定格電流の４倍の定格電流を持つ３レベルインバータとして機能する。
【００６１】
次に、第１の実施の形態における配線のインダクタンス及び抵抗の評価結果について、図８及び図９を用いて説明する。
図８は、半導体装置の参考例を示す図である。図９は、第１の実施の形態の半導体装置の特定を示すグラフである。
【００６２】
なお、図９（Ａ）は、横軸は、Ｕ端子、Ｍ端子、Ｎ端子、Ｐ端子を表し、縦軸は、各端子に対するインダクタンス（［μＨ］）を表している。図９（Ｂ）は、横軸は、Ｕ端子、Ｍ端子、Ｎ端子、Ｐ端子を表し、縦軸は、各端子に対する電気抵抗（［ｍΩ］）を表している。
【００６３】
ここでは、半導体装置１００の配線のインダクタンス及び電気抵抗の参考のために、図８に示す半導体装置１００ａを用いた。
半導体装置１００ａは、第１の実施の形態の半導体ユニット１０００ａ〜１０００ｄの各主端子を、第１の実施の形態とは異なる接続ユニット１４００ａで並列に接続させたものである。接続ユニット１４００ａにおいて、外部端子１４１１ａ〜１４１４ａは、回路層上において１列に配置され、図８中の左から右にＰ端子、Ｎ端子、Ｕ端子、Ｍ端子の順に配置されている。すなわち、半導体ユニット１０００ａ〜１０００ｄにおける主端子１３２１〜１３２４の配置と、接続ユニット１４００ａにおける外部端子１４１１ａ〜１４１４ａの配置が、異なる配置関係を有している。なお、接続ユニット１４００ａのプリント基板１４６０ａを構成する回路層は、外部端子１４１１ａ〜１４１４ａの配置位置に応じた回路構成となっている。
【００６４】
また、半導体装置１００，１００ａに対して１ＭＨｚでゲート電圧を印加した際の各端子における配線のインダクタンス及び電気抵抗の評価をそれぞれ行った。
図９に示す評価結果によれば、配線のインダクタンス及び電気抵抗のいずれの場合も、第１の実施の形態の半導体装置１００の方が、参考例の半導体装置１００ａよりも低減していることが分かる。また、各端子間の配線のインダクタンス及び電気抵抗のばらつきも抑えられていることが分かる。
【００６５】
上記半導体装置１００では、半導体ユニット１０００ａ〜１０００ｄにおける主端子１３２１〜１３２４の配置と、接続ユニット１４００における外部端子１４１１〜１４１４の配置が、類似の配置関係を有している。これにより、外部端子１４１１〜１４１４と各主端子１３２１〜１３２４との間が所定距離に均一化され、この間を通電する電流と、電流による発熱とのばらつきの発生が抑制される。したがって、外部端子１４１１〜１４１４と各主端子１３２１〜１３２４との間の距離の偏りによる、特定の半導体ユニットへの配線インダクタンス、電気抵抗の増加を抑制することができる。このことから、半導体装置１００は高速スイッチングが可能となる。
【００６６】
なお、第１の実施の形態では、半導体ユニット１０００ａ〜１０００ｄを縦横２列ずつに組み合わせて配列した場合を例に挙げて説明した。複数の半導体ユニット１０００の配列はこの場合に限らない。以下では、半導体ユニット１０００の別の配列について図１０を用いて説明する。
【００６７】
図１０は、第１の実施の形態の半導体ユニットの様々な組み合わせ方を示す図である。
図１０（Ａ）は、半導体ユニット１０００を縦１列、横２列に配列した場合を、図１０（Ｂ）は、半導体ユニット１０００を縦２列、横３列に配列した場合をそれぞれ示している。また、図１０では、接続ユニットの外部制御端子の記載は省略している。
【００６８】
図１０（Ａ）では、半導体ユニット１０００ａ，１０００ｂを縦１列、横２列に配列し、それらが接続ユニット１４００ｂで並列に接続される。そして、接続ユニット１４００ｂにおいて、回路層上において２列に配置され、図１０（Ａ）中の左上から時計回りにＰ端子、Ｎ端子、Ｕ端子、Ｍ端子の順に配置されている。すなわち、半導体ユニット１０００ａ，１０００ｂにおける主端子１３２１〜１３２４の配置と、接続ユニット１４００ｂにおける外部端子１４１１〜１４１４の配置が、類似の配置関係を有している。これにより、外部端子１４１１〜１４１４は、半導体ユニット１０００ａ，１０００ｂの主端子１３２１〜１３２４から所定の距離以内になるように配置することができる。例えば、外部端子１４１１は、半導体ユニット１０００ａ，１０００ｂのＰ端子の各主端子１３２１からそれぞれ等しい距離ｄ１の位置に設けることができる。これにより、外部端子１４１１と、半導体ユニット１０００ａ，１０００ｂの各主端子１３２１との間に導通される電流のばらつきの発生を抑制できる。
【００６９】
なお、上記を踏まえると、半導体ユニット１０００を縦１列、横２列以上に配列した場合には、外部端子１４１１〜１４１４は、配列した半導体ユニット１０００のうち両端の半導体ユニット１０００の各主端子１３２１〜１３２４から等距離になるように配置するとよい。これにより、外部端子１４１１〜１４１４と、配列されたすべての半導体ユニット１０００の各主端子１３２１〜１３２４との間に導通される電流のばらつきの発生を抑制することができる。
【００７０】
また、図１０（Ｂ）では、半導体ユニット１０００ａ〜１０００ｆを縦２列、横３列に配列し、接続ユニット１４００ｃで並列に接続される。そして、接続ユニット１４００ｃにおいて、回路層上において２列に配置され、図１０（Ｂ）中の左上から時計回りにＰ端子、Ｎ端子、Ｕ端子、Ｍ端子の順に配置されている。すなわち、各半導体ユニット１０００ａ〜１０００ｆにおける主端子１３２１〜１３２４の配置と、接続ユニット１４００ｃにおける外部端子１４１１〜１４１４の配置が、類似の配置関係を有している。これにより、外部端子１４１１〜１４１４は、各半導体ユニット１０００ａ〜１０００ｆの主端子１３２１〜１３２４から所定の距離以内になるように配置することができる。例えば、外部端子１４１１は、半導体ユニット１０００ａ，１０００ｃ，１０００ｄ，１０００ｆのＰ端子の各主端子１３２１からそれぞれ等しい距離ｄ２の位置に設けることができる。また、外部端子１４１１は、半導体ユニット１０００ｂ，１０００ｅのＰ端子の主端子１３２１からそれぞれ等しい距離ｄ３の位置に設けることができる。すなわち、外部端子１４１１は、半導体ユニット１０００ａ〜１０００ｆのＰ端子の主端子１３２１からそれぞれ距離ｄ２以内の位置に設けることができる。これにより、外部端子１４１１と、各半導体ユニット１０００ａ〜１０００ｆの各主端子１３２１との間に導通される電流のばらつきの発生を抑制できる。
【００７１】
なお、上記を踏まえると、半導体ユニット１０００を縦横２列以上に配列した場合には、外部端子１４１１〜１４１４は、少なくとも、配列した半導体ユニット１０００のうち四隅の半導体ユニット１０００の各主端子１３２１〜１３２４から等距離になるように配置するとよい。これにより、外部端子１４１１〜１４１４と、配列されたすべての半導体ユニット１０００の各主端子１３２１〜１３２４との間に導通される電流のばらつきの発生を抑制することができる。
【００７２】
［第２の実施の形態］
第２の実施の形態では、２レベルインバータ回路の機能を有する半導体ユニットを用いた場合について説明する。
【００７３】
まず、第２の実施の形態の半導体ユニットについて、図１１及び図１２を用いて説明する。
図１１は、第２の実施の形態の半導体ユニットの外観斜視図である。
【００７４】
図１２は、第２の実施の形態の半導体ユニット内に構成される回路構成を示す回路図である。
半導体ユニット２０００は、ＩＧＢＴである半導体素子Ｔ１，Ｔ２とダイオードＤ１，Ｄ２とが積層基板（不図示）上に配置されて２レベルインバータ回路を構成し、樹脂２１００により封止されている。半導体ユニット２０００は、図１１に示されるように、樹脂２１００により略直方体形状を有し、すべて同じ向きに導出されるＰ端子の主端子２２２３、Ｎ端子の主端子２２２４、Ｕ端子の主端子２２２５を有する。なお、第２の実施の形態において、主端子２２２３〜２２２５はすべて２本ずつ備えられているが、これは各主端子に流れる電流量を確保するためであり、２本の主端子は同一の機能を有する。すなわち、主端子２２２３〜２２２５は必ずしも２本である必要は無く、それぞれ一体で構成されていてもよい。そのため、本実施の形態では、半導体ユニット２０００において、主端子２２２３〜２２２５はいずれも一体で構成されているとして説明する。
【００７５】
半導体ユニット２０００は、さらに、ゲート（Ｇ１）端子の制御端子２２２１ａ、ゲート（Ｇ２）端子の制御端子２２２１ｂ、センスエミッタ（Ｅ１ｓ）端子の制御端子２２２２ａ、センスエミッタ（Ｅ２ｓ）端子の制御端子２２２２ｂを有する。
【００７６】
このような半導体ユニット２０００では、図１１に示されるように、半導体素子Ｔ１とダイオードＤ１とが逆並列で接続され、インバータの上アームを構成している。また、半導体素子Ｔ２とダイオードＤ２とが逆並列で接続され、インバータの下アームを構成している。
【００７７】
そして、Ｐ端子である主端子２２２３に、外部電源の高電位端子を接続し、Ｎ端子である主端子２２２４に、外部電源の低電位端子を接続する。そして、半導体ユニット２０００の出力端子（Ｕ端子）である主端子２２２５に負荷（図示を省略）を接続する。これにより、半導体ユニット２０００は、２レベルインバータとして機能する。
【００７８】
２レベルインバータ回路では、一般的にインバータ出力電圧極性が正の場合は、Ｔ１は常時オン状態、Ｔ２は常時オフ状態にさせておく。逆にインバータ出力電圧極性が負の場合は、Ｔ２は常時オン状態、Ｔ１は常時オフ状態にさせておく。
【００７９】
さて、半導体素子Ｔ１のコレクタ電極には、Ｐ端子である主端子２２２３から、外部電源からの入力電圧が印加されている。そして、例えば、上述の正の電圧極性を出力する場合においては、Ｔ１にオン信号を与える。すると、半導体素子Ｔ１のエミッタ電極から電流が出力され、これが出力電流となる。
【００８０】
半導体素子Ｔ１のエミッタ電極から出力された電流は、Ｕ端子の主端子２２２５から出力される。
また、半導体素子Ｔ２のコレクタ電極には、Ｕ端子である主端子２２２５から、負荷が接続されている。そして、インバータが負の電圧極性を出力する場合には、半導体素子Ｔ２をオン状態にすると、半導体素子Ｔ２のエミッタ電極から電流が出力される。
【００８１】
半導体素子Ｔ２のエミッタ電極から出力された電流は、Ｎ端子の主端子２２２４から出力される。
半導体ユニット２０００は、上記の各動作を適切に制御することにより、外部電源から入力された直流電力を交流電力に高効率に変換することができる。
【００８２】
次に、半導体ユニット２０００を複数組み合わせて構成された半導体装置２００について、図１３〜図１６を用いて説明する。
図１３は、第２の実施の形態の半導体装置を示す図である。
【００８３】
図１３（Ａ）は、半導体装置２００の分解側面図、図１３（Ｂ）は、半導体装置２００の上面図をそれぞれ示している。但し、図１３（Ａ）では、外部制御端子の図示は省略している。図１３（Ｂ）及び図１４〜図１６では、半導体ユニット２０００の位置を破線で示している。また、図１３（Ｂ）及び図１４〜図１６では、半導体ユニット２０００ａの主端子のみに符号を付しているが、他の半導体ユニット２０００ｂ〜２０００ｈにも半導体ユニット２０００ａと同様の符号が適用される。
【００８４】
半導体装置２００は、８つの半導体ユニット２０００ａ〜２０００ｈが略同一平面上に縦４列、横２列に配列されている。そして、接続ユニット２４００を用いて半導体ユニット２０００ａ〜２０００ｈが電気的に並列に接続されている。
【００８５】
接続ユニット２４００は、プリント基板２４６０と、プリント基板２４６０から同じ向きに導出される外部端子２４２１〜２４２３とを有する。
プリント基板２４６０は、配列された半導体ユニット２０００ａ〜２０００ｈのそれぞれの主端子２２２３〜２２２５とそれぞれ電気的に接続される、複数の回路層を内部に備える。また、この複数の回路層と、外部端子２４２１〜２４２３とが、それぞれ電気的に接続されている。すなわち、プリント基板２４６０の回路層を経由して、主端子２２２３〜２２２５と、対応する外部端子２４２１〜２４２３とが電気的に接続されている。
【００８６】
また、プリント基板２４６０は、半導体ユニット２０００ａ〜２０００ｈの制御端子２２２１ａ，２２２１ｂ，２２２２ａ，２２２２ｂにそれぞれ電気的に接続される、複数の制御回路層を備えている。そして、接続ユニット２４００は、これらの制御回路層に電気的に接続されている複数の外部制御端子２４７０を備える。
【００８７】
外部端子２４２１〜２４２３は、第１の実施の形態の外部端子１４１１〜１４１４と同様に、断面がＵ字状を成している。外部端子２４２１〜２４２３は、回路層上において１列に配置され、図１３（Ｂ）中の左から右にＵ端子、Ｎ端子、Ｐ端子の順に配置されている。また、配列されたすべての半導体ユニット２０００ａ〜２０００ｈに関しても、主端子２２２３〜２２２５は１列に配置され、図１３（Ｂ）中の左から右にＵ端子、Ｎ端子、Ｐ端子の順に配置されている。すなわち、半導体ユニット２０００ａ〜２０００ｈにおける主端子２２２３〜２２２５の配置と、接続ユニット２４００における外部端子２４２１〜２４２３の配置が、類似の配置関係を有している。
【００８８】
これにより、図１３（Ｂ）に示すように、各半導体ユニット２０００ａ〜２０００ｈのＵ端子であるすべての主端子２２２５から所定距離以内の位置に、Ｕ端子である外部端子２４２１を配置することができる。同様に、各半導体ユニット２０００ａ〜２０００ｈのＮ端子であるすべての主端子２２２４から所定距離以内の位置に、Ｎ端子である外部端子２４２２を配置することができる。また、各半導体ユニット２０００ａ〜２０００ｈのＰ端子であるすべての主端子２２２３から所定距離以内の位置に、Ｐ端子である外部端子２４２３を配置することができる。
【００８９】
図１４〜図１６は、第２の実施の形態の半導体装置の接続ユニットを構成する回路層の上面図である。
図１４に示される回路層２４１１は、各半導体ユニット２０００ａ〜２０００ｈのＵ端子の主端子２２２５と、Ｕ端子の外部端子２４２１とを電気的に接続している。
【００９０】
図１５に示される回路層２４１２は、各半導体ユニット２０００ａ〜２０００ｈのＮ端子の主端子２２２４と、Ｎ端子の外部端子２４２２とを電気的に接続している。
図１６に示される回路層２４１３は、各半導体ユニット２０００ａ〜２０００ｈのＰ端子の主端子２２２３と、Ｐ端子の外部端子２４２３とを電気的に接続している。
【００９１】
そして、プリント基板２４６０には、回路層２４１１，２４１２，２４１３が、図示を省略する絶縁層を介して積層されている。上記実施の形態の構成により、接続ユニット２４００を用いて、複数の半導体ユニット２０００ａ〜２０００ｈを電気的に並列に接続することができる。
【００９２】
第２の実施の形態の半導体装置２００では、接続ユニット２４００の外部端子２４２３に外部電源の高電位端子を接続し、外部端子２４２２に低電位端子を接続する。また、接続ユニット２４００の外部端子２４２１に負荷を接続する。これにより、半導体装置２００は、半導体ユニット２０００の定格電流の８倍の定格電流を持つ２レベルインバータとして機能する。
【００９３】
上記半導体装置２００では、半導体ユニット２０００ａ〜２０００ｈにおける主端子２２２３〜２２２５の配置と、接続ユニット２４００における外部端子２４２１〜２４２３の配置が、類似の配置関係を有している。これにより、外部端子２４２１〜２４２３と各主端子２２２３〜２２２５との間が所定距離に均一化されて、この間を通電する電流と、電流による発熱とのばらつきの発生が抑制される。したがって、外部端子２４２１〜２４２３と各主端子２２２３〜２２２５との間の特定の半導体ユニットへの配線インダクタンス、電気抵抗の増加を抑制することができる。このことから、半導体装置２００は高速スイッチングが可能となる。
【符号の説明】
【００９４】
１００  半導体装置
１０００，１０００ａ〜１０００ｄ  半導体ユニット
１０１１〜１０１４  半導体素子
１０１５，１０１６  ダイオード
１１００  樹脂
１２００  プリント基板
１３００  積層基板
１３２１〜１３２４  主端子
１４００  接続ユニット
１４１１〜１４１４  外部端子
１４２０，１４３０，１４４０，１４５０  回路層
１４６０  プリント基板
【図１】
2016197932.tif 000003
【図２】
2016197932.tif 000004
【図３】
2016197932.tif 000005
【図４】
2016197932.tif 000006
【図５】
2016197932.tif 000007
【図６】
2016197932.tif 000008
【図７】
2016197932.tif 000009
【図８】
2016197932.tif 000010
【図９】
2016197932.tif 000011
【図１０】
2016197932.tif 000012
【図１１】
2016197932.tif 000013
【図１２】
2016197932.tif 000014
【図１３】
2016197932.tif 000015
【図１４】
2016197932.tif 000016
【図１５】
2016197932.tif 000017
【図１６】
2016197932.tif 000018