(57)【要約】【課題】半導体素子の耐圧を精度良く測定する。【解決手段】半導体素子１ｃの耐圧測定方法は以下の工程を備えている。電極１６を有する複数の半導体素子１ｃが設けられたウェハ１が準備される。ウェハ１が少なくとも１以上の半導体素子１ｃが設けられた複数のチップ２に分割される。複数のチップ２に分割する工程後、絶縁液４中において半導体素子１ｃの電極１６にプローブ５ｂが接触した状態で、半導体素子１ｃの耐圧が測定される。【選択図】図７
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【特許請求の範囲】
【請求項１】
電極を有する複数の半導体素子が設けられたウェハを準備する工程と、
前記ウェハを少なくとも１以上の前記半導体素子が設けられた複数のチップに分割する工程と、
複数の前記チップに分割する工程後、絶縁液中において前記半導体素子の前記電極にプローブが接触した状態で、前記半導体素子の耐圧を測定する工程とを備えた、半導体素子の耐圧測定方法。
【請求項２】
前記半導体素子の耐圧を測定する工程は、前記チップをステージの表面上に配置する工程を含み、
前記半導体素子の耐圧を測定する工程では、前記表面上において前記チップ全体を覆うように前記絶縁液が配置された状態で、前記半導体素子の耐圧が測定される、請求項１に記載の半導体素子の耐圧測定方法。
【請求項３】
前記ステージの前記表面には、前記表面に対して垂直な方向に沿って見た場合、前記チップを取り囲むように側壁が設けられており、
前記表面と前記側壁とにより形成される空間に前記絶縁液が配置されており、
前記半導体素子の耐圧を測定する工程では、前記空間において前記チップ全体が前記絶縁液に浸漬した状態で、前記半導体素子の耐圧が測定される、請求項２に記載の半導体素子の耐圧測定方法。
【請求項４】
前記ステージの前記表面の算術平均粗さは、２．０μｍ以下である、請求項２または請求項３に記載の半導体素子の耐圧測定方法。
【請求項５】
前記ステージの前記表面に平行な方向に沿って見た場合、前記ステージの前記表面と、前記絶縁液の外表面とにより形成される接触角は、９０°以上である、請求項２〜請求項４のいずれか１項に記載の半導体素子の耐圧測定方法。
【請求項６】
前記半導体素子の耐圧を測定する工程後、前記絶縁液を除去する工程をさらに備えた、請求項１〜請求項５のいずれか１項に記載の半導体素子の耐圧測定方法。
【請求項７】
前記絶縁液を除去する工程は、前記絶縁液を前記絶縁液の沸点以上に加熱する工程を含む、請求項６に記載の半導体素子の耐圧測定方法。
【請求項８】
前記絶縁液を除去する工程は、前記絶縁液に対して不活性ガスを吹き付ける工程を含む、請求項６または請求項７に記載の半導体素子の耐圧測定方法。
【請求項９】
前記チップの外表面上における前記絶縁液の最も薄い部分の厚みは、２００μｍ以上である、請求項１〜請求項８のいずれか１項に記載の半導体素子の耐圧測定方法。
【請求項１０】
前記半導体素子は、炭化珪素半導体を含む、請求項１〜請求項９のいずれか１項に記載の半導体素子の耐圧測定方法。
【請求項１１】
請求項１〜請求項１０のいずれか１項に記載の半導体素子の耐圧測定方法を備えた、半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の耐圧測定方法および半導体素子の製造方法に関し、特定的には、絶縁液を用いた半導体素子の耐圧測定方法および半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化を達成することができる。炭化珪素半導体装置は高い耐圧を有しているため、絶縁液を用いて炭化珪素半導体装置の耐圧の測定が行われる場合がある。
【０００３】
たとえば特開２００３−１００８１９号公報（特許文献１）は、高耐圧デバイスの耐圧検査方法を開示している。当該耐圧検査方法によれば、ステージ上に配置されたウェハが、ステージとともに絶縁溶液中に浸漬された状態で、高耐圧デバイスの耐圧が測定される。ウェハを絶縁溶液中に浸漬することにより、高耐圧デバイスに高電圧を印加する場合においても、大気放電が発生することを抑制することができる。
【０００４】
また国際公開第２０１０／０２１０７０号（特許文献２）は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の耐圧測定方法を開示している。当該耐圧測定方法によれば、まず絶縁液をウェハの表面に滴下することで、絶縁液によりソース電極パッドおよびゲート電極パッドが覆われる。次に、絶縁液中においてプローブをソース電極パッドおよびゲート電極パッドに接触させて、ＭＯＳＦＥＴの耐圧が測定される。絶縁液を用いることにより、ソース電極パッドに高電圧を印加する場合においてもプローブからの放電を抑制することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１００８１９号公報
【特許文献２】国際公開第２０１０／０２１０７０号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特開２００３−１００８１９号公報および国際公開第２０１０／０２１０７０号に記載の方法によれば、ウェハ状態で耐圧測定が実施される。耐圧測定後、ウェハをダイシングしてチップにする際に、チップがダメージを受けることにより耐圧が劣化する場合がある。そのため、ウェハ状態で耐圧を測定する場合には、最終的な製品に近いチップ状態における耐圧を精度良く測定することができなかった。
【０００７】
本発明の一態様の目的は、半導体素子の耐圧を精度良く測定することである。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体素子の耐圧測定方法は以下の工程を備えている。電極を有する複数の半導体素子が設けられたウェハが準備される。ウェハが少なくとも１以上の半導体素子が設けられた複数のチップに分割される。複数のチップに分割する工程後、絶縁液中において半導体素子の電極にプローブが接触した状態で半導体素子の耐圧が測定される。
【発明の効果】
【０００９】
本発明の一態様によれば、半導体素子の耐圧を精度良く測定することである。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施の形態に係る半導体素子の耐圧測定方法および半導体素子の製造方法を概略的に示すフロー図である。
【図２】本発明の一実施の形態に係る半導体素子の耐圧測定方法の第１工程を示す斜視模式図である。
【図３】本発明の一実施の形態に係る半導体素子の構成を示す縦断面模式図である。
【図４】本発明の一実施の形態に係る半導体素子の耐圧測定方法の第２工程を示す斜視模式図である。
【図５】本発明の一実施の形態に係る半導体素子の耐圧測定方法の第３工程を示す縦断面模式図である。
【図６】本発明の一実施の形態に係る半導体素子の耐圧測定方法の第４工程を示す縦断面模式図である。
【図７】本発明の一実施の形態に係る半導体素子の耐圧測定方法の第５工程を示す縦断面模式図である。
【図８】本発明の一実施の形態に係る半導体素子の耐圧測定方法の第６工程を示す縦断面模式図である。
【図９】本発明の一実施の形態に係る半導体素子の耐圧測定方法の第４工程の第１変形例を示す縦断面模式図である。
【図１０】本発明の一実施の形態に係る半導体素子の耐圧測定方法の第４工程の第２変形例を示す横断面模式図である。
【図１１】本発明の一実施の形態に係る半導体素子の耐圧測定方法の第４工程の第２変形例を示す縦断面模式図である。
【図１２】本発明の一実施の形態に係る半導体素子の耐圧測定方法の第５工程の第３変形例を示す縦断面模式図である。
【発明を実施するための形態】
【００１１】
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。
【００１２】
（１）本発明の一態様に係る半導体素子１ｃの耐圧測定方法は以下の工程を備えている。電極１６を有する複数の半導体素子１ｃが設けられたウェハ１が準備される。ウェハ１が少なくとも１以上の半導体素子１ｃが設けられた複数のチップ２に分割される。複数のチップ２に分割する工程後、絶縁液４中において半導体素子１ｃの電極１６にプローブ５ｂが接触した状態で、半導体素子１ｃの耐圧が測定される。
【００１３】
半導体素子１ｃの耐圧測定は、通常、ウェハ１の状態で行われている。しかしながら、ウェハ１をチップ２に分割する際にチップ２に対してダメージが加えられる場合がある。この場合、ウェハ１の状態で半導体素子１ｃが高い耐圧を有していても、最終製品に近いチップ２の状態では半導体素子１ｃの耐圧が低くなる。つまり、ウェハ１の状態で測定された半導体素子１ｃの耐圧は、最終製品に近いチップ２の状態の半導体素子１ｃの耐圧を正しく反映していない場合がある。またチップ２に対してダメージが加えられてない場合であっても、ウェハ１の状態で測定される半導体素子１ｃの耐圧は、チップ２の状態で測定される半導体素子１ｃの耐圧と同じではない。そのため、ウェハ１の状態で測定される半導体素子１ｃの耐圧は、最終製品に使いチップ２の状態で測定される耐圧を正しく反映していない。
【００１４】
上記（１）に係る半導体素子１ｃの耐圧測定方法によれば、ウェハ１を複数のチップ２に分割した後、絶縁液４中において半導体素子１ｃの電極１６にプローブ５ｂが接触した状態で、半導体素子１ｃの耐圧が測定される。それゆえ、最終製品に近いチップ２の状態における半導体素子１ｃの耐圧を精度良く測定することができる。
【００１５】
（２）上記（１）に係る半導体素子１ｃの耐圧測定方法において好ましくは、半導体素子１ｃの耐圧を測定する工程は、チップ２をステージ３の表面３ａ上に配置する工程を含む。半導体素子１ｃの耐圧を測定する工程では、表面３ａ上においてチップ２全体を覆うように絶縁液４が配置された状態で、半導体素子１ｃの耐圧が測定される。これにより、プローブ５ｂにおいて大気放電が発生することを効果的に防止することができる。
【００１６】
（３）上記（２）に係る半導体素子１ｃの耐圧測定方法において好ましくは、ステージ３の表面３ａには、表面３ａに対して垂直な方向に沿って見た場合、チップ２を取り囲むように側壁８が設けられている。表面３ａと側壁８とにより形成される空間８ａに絶縁液４が配置されている。半導体素子１ｃの耐圧を測定する工程では、空間８ａにおいてチップ２全体が絶縁液４に浸漬した状態で、半導体素子１ｃの耐圧が測定される。これにより、絶縁液４の量が一定に維持されるので、半導体素子１ｃの耐圧測定結果の再現性が向上する。
【００１７】
（４）上記（２）または（３）に係る半導体素子１ｃの耐圧測定方法において好ましくは、ステージ３の表面３ａの算術平均粗さは、２．０μｍ以下である。これにより、チップ２の上面から所望の絶縁液４の高さを保持することができる。
【００１８】
（５）上記（２）〜（４）のいずれかに係る半導体素子１ｃの耐圧測定方法において好ましくは、ステージ３の表面３ａに平行な方向に沿って見た場合、ステージ３の表面３ａと、絶縁液４の外表面４ａとにより形成される接触角θは、９０°以上である。これにより、接触角θが９０°未満の場合よりも少ない絶縁液の量で、半導体素子１ｃの耐圧を測定することができる。
【００１９】
（６）上記（１）〜（５）のいずれかに係る半導体素子１ｃの耐圧測定方法において好ましくは、半導体素子１ｃの耐圧を測定する工程後、絶縁液４を除去する工程をさらに備える。チップ２が絶縁液４に浸漬している場合、半導体素子１ｃの耐圧を測定した後にチップ２をハンドリングすることが困難となる。半導体素子１ｃの耐圧を測定する工程後、絶縁液４を除去する工程を有することにより、チップ２のハンドリングを容易にすることができる。
【００２０】
（７）上記（６）に係る半導体素子１ｃの耐圧測定方法において好ましくは、絶縁液４を除去する工程は、絶縁液４を絶縁液４の沸点以上に加熱する工程を含む。これにより、絶縁液４を効果的に除去することができる。
【００２１】
（８）上記（６）または（７）に係る半導体素子１ｃの耐圧測定方法において好ましくは、絶縁液４を除去する工程は、絶縁液４に対して不活性ガスを吹き付ける工程を含む。これにより、絶縁液４を効果的に除去することができる。
【００２２】
（９）上記（１）〜（８）のいずれかに係る半導体素子１ｃの耐圧測定方法において好ましくは、チップ２の外表面上における絶縁液４の最も薄い部分の厚みｄは、２００μｍ以上である。これにより、プローブ５ｂにおいて大気放電が発生することを効果的に防止することができる。
【００２３】
（１０）上記（１）〜（９）のいずれかに係る半導体素子１ｃの耐圧測定方法において好ましくは、半導体素子１ｃは、炭化珪素半導体を含む。炭化珪素半導体を含む半導体素子１ｃは、珪素を含む半導体素子よりも高い耐圧を有する。上記（１）〜（９）のいずれかに係る半導体素子１ｃの耐圧測定方法は、高い耐圧を有する半導体素子１ｃに対してより好適に利用される。
【００２４】
（１１）本発明の一態様に係る半導体素子１ｃの製造方法は、上記（１）〜（１０）のいずれかに係る半導体素子１ｃの耐圧測定方法を備えている。これにより、半導体素子１ｃの耐圧の測定精度が良好な耐圧測定工程を有する半導体素子１ｃの製造方法を提供することができる。
［本発明の実施形態の詳細］
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００２５】
本発明の一実施の形態に係る半導体素子の耐圧測定方法および半導体素子の製造方法について説明する。
【００２６】
まず、複数の半導体素子が設けられたウェハを準備する工程（Ｓ１０：図１）が実施される。図２を参照して、複数のチップ領域２ａが設けられたウェハ１が準備される。複数のチップ領域２ａの各々は、ダイシングライン５０により隔てられている。ダイシングライン５０は、ある特定の方向（たとえば＜１−１００＞方向）に沿って延在する第１ダイシングライン５０ａと、ある特定の方向に対して垂直な方向（たとえば＜１１−２０＞方向）に沿って延在する第２ダイシングライン５０ｂとを含む。ウェハ１の第１の主面１０ａ側には、ソース電極１６と、ゲート電極２７とが露出している。複数のチップ領域２ａの各々は、たとえば１つのソース電極１６と、１つのゲート電極２７とを有する。ウェハ１の第２の主面１０ｂ側には、ドレイン電極２０が露出している。ドレイン電極２０は、たとえばウェハ１の第２の主面１０ｂ全面を覆うように設けられている。後述するように半導体素子１ｃは、たとえばソース電極１６と、ゲート電極２７と、ドレイン電極２０とを有している。つまり、複数のチップ領域２ａの各々は、少なくとも１以上の半導体素子１ｃを含んでいる。以上のように、ソース電極１６と、ゲート電極２７と、ドレイン電極２０とを有する複数の半導体素子１ｃが設けられたウェハ１が準備される。
【００２７】
次に、半導体素子１ｃの一例としてのＭＯＳＦＥＴの構成について説明する。
図３を参照して、半導体素子１ｃの一例としてのＭＯＳＦＥＴは、たとえば縦型半導体素子であり、半導体層１０と、ゲート電極２７と、ゲート酸化膜１５と、層間絶縁膜２１と、ソース電極１６と、ドレイン電極２０とを主に有している。半導体層１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。半導体層１０は、たとえば炭化珪素基板であり、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層１７とを主に含む。つまり、半導体素子１ｃは、炭化珪素半導体を含む。
【００２８】
炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。半導体層１０の第１の主面１０ａの最大径は、たとえば１００ｍｍ以上であり、好ましくは１５０ｍｍ以上である。半導体層１０の第１の主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から４°以下オフした面である。具体的には、第１の主面１０ａは、たとえば（０００１）面または（０００１）面から４°以下程度オフした面であり、第２の主面１０ｂは、（０００−１）面または（０００−１）面から４°以下程度オフした面である。半導体層１０の厚みは、たとえば６００μｍ以下であり、好ましくは３００μｍ以下である。
【００２９】
図３を参照して、炭化珪素エピタキシャル層１７は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを有している。ドリフト領域１２は、たとえば窒素などのｎ型不純物を含み、ｎ型（第１導電型）を有する。ドリフト領域１２におけるｎ型不純物の濃度は、たとえば５．０×１０15ｃｍ-3である。ボディ領域１３は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型（第２導電型）を有する。ボディ領域１３に含まれるｐ型不純物の濃度は、たとえば１×１０17ｃｍ-3である。
【００３０】
ソース領域１４は、たとえばリンなどのｎ型不純物を含み、ｎ型を有する。ソース領域１４は、ボディ領域１３に取り囲まれるように形成されている。好ましくは、ソース領域１４が含むｎ型不純物の濃度は、ドリフト領域１２が含むｎ不純物の濃度よりも高い。ソース領域１４のドナー不純物の濃度はたとえば１×１０20ｃｍ-3である。ソース領域１４は、ボディ領域１３によってドリフト領域１２から隔てられている。
【００３１】
コンタクト領域１８は、たとえばアルミニウムなどのｐ型不純物を含み、ｐ型を有する。コンタクト領域１８の側面は、ソース領域１４に囲まれて設けられており、かつコンタクト領域１８の底面は、ボディ領域１３に接している。好ましくは、コンタクト領域１８が含むｐ型不純物の濃度は、ボディ領域１３が含むｐ型不純物の濃度よりも高い。コンタクト領域１８が含むｐ型不純物の濃度は、たとえば１×１０20ｃｍ-3である。
【００３２】
ゲート酸化膜１５は、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように半導体層１０の第１の主面１０ａに接して形成されている。ゲート酸化膜１５は、半導体層１０の第１の主面１０ａにおいてソース領域１４、ボディ領域１３およびドリフト領域１２に接している。ゲート酸化膜１５は、たとえば二酸化珪素を含む材料から構成されている。ゲート酸化膜１５の厚みは、たとえば４０ｎｍ以上６０ｎｍ以下である。
【００３３】
ゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。ゲート酸化膜１５は、半導体層１０とゲート電極２７とに挟まれている。ゲート電極２７は、ソース領域１４、ボディ領域１３およびドリフト領域１２に対して対面するように設けられている。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンまたはアルミニウムなどの導電体から構成されている
ソース電極１６は、ソース電極部１６ａと表面保護電極１６ｂと有する。ソース電極部１６ａは、半導体層１０の第１の主面１０ａにおいてソース領域１４およびコンタクト領域１８と接する。ソース電極部１６ａは、たとえばＴｉＡｌＳｉを含む。ソース電極部１６ａは、ソース領域１４とオーミック接合している。表面保護電極１６ｂは、ソース電極部１６ａと直接接触しており、層間絶縁膜２１を覆うように設けられている。表面保護電極１６ｂは、ソース電極１６を介してソース領域１４と電気的に接続されている。
【００３４】
層間絶縁膜２１は、ゲート電極２７を覆うようにゲート電極２７およびゲート酸化膜１５の各々に接して設けられている。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。層間絶縁膜２１は、たとえば二酸化珪素から構成されている。
【００３５】
ドレイン電極２０は、ドレイン電極部２０ａと、裏面保護電極２０ｂとを含む。ドレイン電極部２０ａは、半導体層１０の第２の主面１０ｂに接して設けられている。ドレイン電極部２０ａは、ＮｉＳｉ（ニッケルシリサイド）など、ｎ型の炭化珪素単結晶基板１１とオーミックコンタクト可能な材料からなっている。裏面保護電極２０ｂは、ドレイン電極部２０ａと電気的に接続されている。
【００３６】
次に、基板を複数のチップに分割する工程（Ｓ２０：図１）が実施される。図２および図４を参照して、複数のチップ領域２ａが設けられたウェハ１が、ダイシングライン５０に沿って切断されることにより、複数のチップ２に分割される。複数のチップ２の各々には、少なくとも１以上の半導体素子１ｃが設けられている。複数のチップ２の各々は、概略直方体の形状を有している。チップ２の一方の面（第１の主面１０ａ）にソース電極１６と、ゲート電極２７とが設けられており、他方の面（第２の主面１０ｂ）にドレイン電極２０が設けられている。以上のように、ウェハ１が少なくとも１以上の半導体素子１ｃが設けられた複数のチップ２に分割される。
【００３７】
図５を参照して、少なくとも１以上の半導体素子１ｃが設けられたチップ２がステージ３の表面３ａ上に配置される。チップ２に設けられたドレイン電極２０がステージ３の表面３ａに接触するように、チップ２がステージ３の表面３ａ上に配置される。ステージ３は、たとえば金属などの導電性材料から構成されている。ステージ３を構成する材料は、たとえばステンレス、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）およびニッケル（Ｎｉ）などである。ステージ３の表面３ａは、メッキ層により構成されていてもよい。たとえばステージ３は、ステンレス上に金がメッキされて構成される。好ましくは、ステージ３は、チップ２をステージ３の表面３ａに吸着可能な機構（図示せず）を有している。チップ２をステージ３の表面３ａに吸着可能な機構とは、たとえば静電チャック機構である。好ましくは、ステージ３は、ステージ３の表面３ａを加熱可能な機構（図示せず）を有している。図７に示すように、ステージ３の一端には第３プローブ６が接続可能に構成されている。第３プローブ６は、ステージ３に接続されていてもよい。
【００３８】
次に、チップ２上に絶縁液４を配置する工程が実施される。図６を参照して、チップ２に設けられたソース電極１６およびゲート電極２７を覆うように、絶縁液４がチップ２上に塗布される。絶縁液４は、たとえばフッ素系不活性液体であり、より特定的には、住友スリーエム社のフロリナート（商標）ＦＣ−７２である。絶縁液４は、たとえば住友スリーエム社のＮｏｖｅｃ（商標）７０００または７１００などであってもよい。絶縁液４は、少なくともソース電極１６を覆っていればよく、チップ２全体を覆っていなくてもよい。好ましくは、ステージ３の表面３ａ上においてチップ２全体を覆うように配置される（図６参照）。つまり、絶縁液４は、ステージ３の表面３ａと、チップ２のソース電極１６およびゲート電極２７と、チップ２の側面とに接する。好ましくは、チップ２の外表面上における絶縁液４の最も薄い部分の厚みｄは、２００μｍ以上１０００μｍ以下である。チップ２の外表面上における絶縁液４の最も薄い部分の厚みｄとは、絶縁液４の外表面４ａと、チップ２の外表面との間の最短距離のことである。チップ２の外表面は、ゲート電極２７の表面およびソース電極１６の表面を含む。
【００３９】
図６を参照して、ステージ３の表面３ａに平行な方向に沿って見た場合、ステージ３の表面３ａと、絶縁液４の外表面４ａとにより形成される接触角θは、９０°未満であってもよい。ステージ３の表面３ａと、絶縁液４の外表面４ａとにより形成される接触角θは、ステージ３の表面３ａの粗さを調整することにより、変化させることができる。なお、接触角θは、ステージ３の表面３ａと、絶縁液４が表面３ａに接する位置における絶縁液４の外表面４ａの接線とが形成する角度として定義される。接触角θは、たとえば協和界面化学株式会社製の接触角計で測定することが可能である。ステージ３の表面３ａと、絶縁液４の外表面４ａとにより形成される接触角θを９０°未満にするためには、ステージ３の表面３ａの粗さを小さくすることが望ましい。好ましくは、ステージ３の表面３ａの算術平均粗さ（Ｒａ）は、２．０μｍ以下であり、より好ましくは、０．４μｍ以上１．６μｍ以下である。ステージ３の表面３ａの算術平均粗さ（Ｒａ）は、たとえば表面粗さ測定器を用いて測定することができる。
【００４０】
図７を参照して、半導体素子の耐圧測定装置の構成について説明する。半導体素子の耐圧測定装置は、プローブ５と、電圧印加部７とを主に有している。プローブ５は、第１プローブ５ａと、第２プローブ５ｂと、第３プローブ６とを主に有する。第１プローブ５ａと第３プローブ６との間に電圧印加部７が設けられている。第３プローブ６は、導電性のステージ３に電気的に接続されている。電圧印加部７は、ソース電極１６とドレイン電極２０との間に電圧を印加可能に構成されている。電圧印加部７によりソース電極１６とドレイン電極２０との間に印加可能な電圧は、たとえば６００Ｖ以上であり、好ましくは１．８ｋＶ以上であり、より好ましくは３ｋＶ以上である。第１プローブ５ａおよび第２プローブ５ｂは接地されている。なお、第１プローブ５ａと第２プローブ５ｂとの間にゲート駆動部（図示せず）が設けられていてもよい。ゲート駆動部は、ゲート電極２７に対してゲート電圧を印加可能に構成されている。
【００４１】
次に、半導体素子の耐圧測定方法について説明する。図７を参照して、絶縁液４中において半導体素子１ｃのゲート電極２７に第１プローブ５ａを接触させ、かつ絶縁液４中において半導体素子１ｃのソース電極１６に第２プローブ５ｂを接触させる。つまり、ゲート電極２７は、絶縁液４中において第１プローブ５ａと電気的に接続され、かつソース電極１６は、絶縁液４中において第２プローブ５ｂと電気的に接続される。第３プローブ６は、導電性のステージ３を介してドレイン電極２０に電気的に接続される。次に、第２プローブ５ｂと第３プローブ６との間に、電圧印加部７により耐圧測定のための電圧が印加される。つまり、ソース電極１６とドレイン電極２０との間に耐圧測定のための電圧が印加される。必要に応じて、ゲート駆動部によってゲート電極２７にゲート電圧が印加されてもよい。
【００４２】
半導体素子の耐圧を測定する工程において、たとえば、ゲート電極２７およびソース電極１６の各々の電位を０Ｖにした状態で、電圧印加部７を用いてドレイン電極２０に印加される電圧を増加させながらソース電極１６およびドレイン電極２０の間に流れるドレイン電流を電流測定部（図示せず）により測定し、ドレイン電流が所定の基準値を超えたときのソース電極１６およびドレイン電極２０の間に印加される電圧を耐圧として決定する。以上のように、ウェハ１を複数のチップ２に分割する工程後、絶縁液４中において半導体素子１ｃのソース電極１６にプローブ５ｂが接触し、かつドレイン電極２０に第３プローブ６が接触した状態で、半導体素子１ｃの耐圧が測定される。好ましくは、ステージ３の表面３ａ上においてチップ２全体を覆うように絶縁液４が配置された状態で、絶縁液４中において半導体素子１ｃのソース電極１６にプローブ５ｂが接触し、かつドレイン電極２０に第３プローブ６が接触した状態で、半導体素子１ｃの耐圧が測定される。
【００４３】
次に、絶縁液４を除去する工程が実施される。好ましくは、チップ２上に配置されている絶縁液４を気化させることにより、絶縁液４がチップ２上から除去される。具体的には、ステージ３内に設けられた加熱部（図示せず）によって、ステージ３の表面３ａを加熱することにより、絶縁液４を加熱する。絶縁液４を絶縁液４の沸点以上に加熱することにより、絶縁液４が気化することで絶縁液４が除去される。たとえば住友スリーエム社のフロリナート（商標）ＦＣ−７２の沸点は、約５６℃である。ステージ３の表面３ａを、たとえば６０℃以上に加熱することにより、絶縁液４が効果的に除去される。なお、チップ２から絶縁液４を効果的に除去する観点から、絶縁液４の沸点は低い方が好ましい。絶縁液４の沸点は、好ましくは３０℃以上６５℃以下である。
【００４４】
絶縁液４を除去する工程では、絶縁液４に対して不活性ガスを吹き付けることにより、絶縁液４が気化することで絶縁液４が除去されてもよい。不活性ガスとは、たとえば、アルゴンガス、窒素ガスまたはヘリウムガスなどである。不活性ガスは、第１プローブ５ａがゲート電極２７に接触し、かつ第２プローブ５ｂがソース電極１６に接触した状態で、絶縁液４に吹き付けられてもよい。好ましくは、ステージ３の表面３ａを絶縁液４の沸点以上に加熱しながら、絶縁液４に対して窒素ガスなどの不活性ガスが吹き付けられる。チップ２およびステージ３が配置されている空間を減圧することにより、絶縁液４が除去されてもよい。これにより、より短時間で絶縁液４がチップ２上から除去される（図８参照）。絶縁液４がチップ２上から除去された後、チップ２がステージ３の表面３ａから取り外されて、次の工程に移行する。
【００４５】
以上のように、ウェハ１をダイシングして複数のチップ２に分割し、チップ２の状態で半導体素子１ｃの耐圧が測定される。これにより、半導体素子１ｃが良品または不良品であるかの検査が行われる。以上の工程を経て、最終的な半導体素子１ｃが製造される。つまり、半導体素子１ｃの製造方法は、上述した半導体素子１ｃの耐圧測定方法を有している。なお、半導体素子１ｃの耐圧測定は、ウェハ１の状態と、チップ２の状態との双方において実施されてもよい。たとえばウェハ１の状態で不良品と判断されたチップ領域２ａに対応するチップ２に対してはチップ２の状態での耐圧測定は行われず、ウェハ１の状態で良品と判断されたチップ領域２ａに対応するチップ２のみに対して、チップ２の状態での耐圧測定が行われてもよい。つまり、半導体素子１ｃの耐圧測定工程は、ウェハ１が複数のチップ２に分割される前に、半導体素子１ｃの耐圧を測定する工程（第１耐圧測定工程）と、第１耐圧測定工程において良品と判断されたチップ領域２ａに対応するチップ２の半導体素子１ｃの耐圧を測定する工程（第２耐圧測定工程）とを有していてもよい。
【００４６】
次に、半導体素子の耐圧測定方法の第１変形例について説明する。
図９を参照して、チップ２上に絶縁液４を配置する工程において、ステージ３の表面３ａに平行な方向に沿って見た場合、ステージ３の表面３ａと、絶縁液４の外表面４ａとにより形成される接触角θは、９０°以上であることが好ましく、９０°より大きいことがより好ましい。ステージ３の表面３ａと、絶縁液４の外表面４ａとにより形成される接触角θを９０°以上にするためには、ステージ３の表面３ａの粗さを大きくすることが望ましい。好ましくは、ステージ３の表面３ａの算術平均粗さ（Ｒａ）は、２μｍ以上１０μｍ以下である。また接触角θを大きくするためには、チップ２の表面の一部が撥水性の高い材料で構成されることが望ましい。撥水性の高い材料は、たとえばポリイミドなどである。
【００４７】
次に、半導体素子の耐圧測定方法の第２変形例について説明する。
図１０を参照して、ステージ３の表面３ａには、表面３ａに対して垂直な方向に沿って見た場合、チップ２を取り囲むように側壁８が設けられていてもよい。図１１を参照して、側壁８は、ステージ３の表面３ａと接しており、表面３ａに対して垂直な方向に延在するように形成されている。側壁８は、たとえば樹脂により構成されている。ステージ３の表面３ａと側壁８とにより形成される空間８ａ（図１０参照）に絶縁液４が配置される。ステージ３の表面３ａと側壁８とにより形成される空間８ａに絶縁液４が配置された後に、チップ２がステージ３の表面３ａ上に配置されてもよいし、チップ２がステージ３の表面３ａと側壁８とにより形成される空間８ａに配置された後に、当該空間に絶縁液４が配置されてもよい。半導体素子１ｃの耐圧を測定する工程では、空間８ａにおいてチップ２全体が絶縁液４に浸漬した状態で、半導体素子１ｃの耐圧が測定される。
【００４８】
次に、半導体素子の耐圧測定方法の第３変形例について説明する。
図１２を参照して、ステージ３の表面３ａ上に、複数のチップ２が配置されてもよい。たとえば、ステージ３の表面３ａ上に３つのチップ２が配置され、当該３つのチップ２の全体を覆うように絶縁液４が表面３ａ上に配置される。隣り合う２つのチップ２の間にも絶縁液４が配置されてもよい。第３プローブ６は、３つのチップ２が共有するステージ３に電気的に接続されている。半導体素子の耐圧を測定する工程においては、たとえば図１２の中央に配置されている第１のチップ２のゲート電極２７に対して第１プローブ５ａが接続され、かつソース電極１６に対して第２プローブ５ｂが接続される。第１のチップ２のソース電極１６およびドレイン電極２０の間に耐圧測定用の電圧を印加することにより、第１のチップ２の耐圧が測定される。次に、第１のチップ２とは異なる第２のチップ（たとえば図１２の右側に配置されているチップ）のゲート電極２７に対して第１プローブ５ａが接続され、かつソース電極１６に対して第２プローブ５ｂが接続される。第２のチップ２のソース電極１６およびドレイン電極２０の間に耐圧測定用の電圧を印加することにより、第２のチップ２の耐圧が測定される。以上のようにして、複数のチップ２を同じステージ３の表面３ａ上に搭載して、順番に複数のチップ２の各々の耐圧が測定されてもよい。
【００４９】
なお上記実施の形態において、半導体層１０が炭化珪素を含む場合について説明したが、たとえば珪素などの炭化珪素以外の材料を含んでいてもよい。好ましくは、半導体層１０は、珪素よりもバンドギャップが大きいワイドバンドギャップ半導体である。ワイドバンドギャップ半導体は、たとえば窒化ガリウムまたはダイアモンドなどである。
【００５０】
また上記実施の形態において、絶縁液４をチップ２上に塗布した後に、絶縁液４中において第２プローブ５ｂをソース電極１６に接続する場合について説明したが、第２プローブ５ｂをソース電極１６に接続した後に、絶縁液４がチップ２上に塗布されてもよい。
【００５１】
さらに上記実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。半導体素子の一例としてＭＯＳＦＥＴを例に挙げて説明したが、半導体素子は、ダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）およびＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
【００５２】
次に、本実施の形態に係る半導体素子の耐圧測定方法の作用効果について説明する。
本実施の形態に係る半導体素子１ｃの耐圧測定方法によれば、ウェハ１を複数のチップ２に分割した後、絶縁液４中において半導体素子１ｃの電極１６にプローブ５ｂが接触した状態で、半導体素子１ｃの耐圧が測定される。それゆえ、最終製品に近いチップ２の状態における半導体素子１ｃの耐圧を精度良く測定することができる。
【００５３】
また本実施の形態に係る半導体素子１ｃの耐圧測定方法によれば、半導体素子１ｃの耐圧を測定する工程は、チップ２をステージ３の表面３ａ上に配置する工程を含む。半導体素子１ｃの耐圧を測定する工程では、表面３ａ上においてチップ２全体を覆うように絶縁液４が配置された状態で、半導体素子１ｃの耐圧が測定される。これにより、プローブ５ｂにおいて大気放電が発生することを効果的に防止することができる。
【００５４】
さらに本実施の形態に係る半導体素子１ｃの耐圧測定方法によれば、ステージ３の表面３ａには、表面３ａに対して垂直な方向に沿って見た場合、チップ２を取り囲むように側壁８が設けられている。表面３ａと側壁８とにより形成される空間８ａに絶縁液４が配置されている。半導体素子１ｃの耐圧を測定する工程では、空間８ａにおいてチップ２全体が絶縁液４に浸漬した状態で、半導体素子１ｃの耐圧が測定される。これにより、絶縁液４の量が一定に維持されるので、半導体素子１ｃの耐圧測定結果の再現性が向上する。
【００５５】
さらに本実施の形態に係る半導体素子１ｃの耐圧測定方法によれば、ステージ３の表面３ａの算術平均粗さは、２．０μｍ以下である。これにより、チップ２の上面から所望の絶縁液４の高さを保持することができる。
【００５６】
さらに本実施の形態に係る半導体素子１ｃの耐圧測定方法によれば、ステージ３の表面３ａに平行な方向に沿って見た場合、ステージ３の表面３ａと、絶縁液４の外表面４ａとにより形成される接触角θは、９０°以上である。これにより、接触角θが９０°未満の場合よりも少ない絶縁液の量で、半導体素子１ｃの耐圧を測定することができる。
【００５７】
さらに本実施の形態に係る半導体素子１ｃの耐圧測定方法によれば、半導体素子１ｃの耐圧を測定する工程後、絶縁液４を除去する工程をさらに備える。チップ２が絶縁液４に浸漬している場合、半導体素子１ｃの耐圧を測定した後にチップ２をハンドリングすることが困難となる。半導体素子１ｃの耐圧を測定する工程後、絶縁液４を除去する工程を有することにより、チップ２のハンドリングを容易にすることができる。
【００５８】
さらに本実施の形態に係る半導体素子１ｃの耐圧測定方法によれば、絶縁液４を除去する工程は、絶縁液４を絶縁液４の沸点以上に加熱する工程を含む。これにより、絶縁液４を効果的に除去することができる。
【００５９】
さらに本実施の形態に係る半導体素子１ｃの耐圧測定方法によれば、絶縁液４を除去する工程は、絶縁液４に対して不活性ガスを吹き付ける工程を含む。これにより、絶縁液４を効果的に除去することができる。
【００６０】
さらに本実施の形態に係る半導体素子１ｃの耐圧測定方法によれば、チップ２の外表面上における絶縁液４の最も薄い部分の厚みｄは、２００μｍ以上である。これにより、プローブ５ｂにおいて大気放電が発生することを効果的に防止することができる。
【００６１】
さらに本実施の形態に係る半導体素子１ｃの耐圧測定方法によれば、半導体素子１ｃは、炭化珪素半導体を含む。炭化珪素半導体を含む半導体素子１ｃは、珪素を含む半導体素子よりも高い耐圧を有する。本実施の形態に係る半導体素子１ｃの耐圧測定方法は、高い耐圧を有する半導体素子１ｃに対してより好適に利用される。
【００６２】
本実施の形態に係る半導体素子１ｃの製造方法によれば、半導体素子１ｃの耐圧の測定精度が良好な耐圧測定工程を有する半導体素子１ｃの製造方法を提供することができる。
【００６３】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６４】
１  ウェハ
１ｃ  半導体素子
２  チップ、第１のチップ、第２のチップ
２ａ  チップ領域
３  ステージ
３ａ  表面
４  絶縁液
４ａ  外表面
５，５ｂ，６  プローブ
５ａ  第１プローブ
５ｂ  第２プローブ
６  第３プローブ
７  電圧印加部
８  側壁
８ａ  空間
１０  半導体層
１０ａ  第１の主面
１０ｂ  第２の主面
１１  炭化珪素単結晶基板
１２  ドリフト領域
１３  ボディ領域
１４  ソース領域
１５  ゲート酸化膜
１６  ソース電極（電極）
１６ａ  ソース電極部
１６ｂ  表面保護電極
１７  炭化珪素エピタキシャル層
１８  コンタクト領域
２０  ドレイン電極
２０ａ  ドレイン電極部
２０ｂ  裏面保護電極
２１  層間絶縁膜
２７  ゲート電極
５０  ダイシングライン
５０ａ  第１ダイシングライン
５０ｂ  第２ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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