(57)【要約】      （修正有）【課題】信頼性が高い半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置１は、第１絶縁膜１４、第１電極膜１３、第２絶縁膜１４及び第２電極膜１３がこの順に積層され、その端部において、第１電極膜１３の端部が第２電極膜１３の直下域の外部に延出した積層体１５と、第１電極膜１３及び第２電極膜１３を貫く半導体ピラーＳＰと、第１電極膜１３と半導体ピラーＳＰとの間、及び、第２電極膜１３と半導体ピラーＳＰとの間に設けられ、電荷を蓄積可能なメモリ膜２８と、積層体１５の端部上に設けられた層間絶縁膜３３と、層間絶縁膜３３を貫通し、第１電極膜１３の端部に接続されたコンタクト３５と、を備える。第１電極膜１３におけるコンタクト３５に接続されている第１部分は、金属又は金属窒化物により形成されている。第１電極膜におけるメモリ膜２８を囲む第２部分はシリコンを含む。【選択図】図１
2016062950.tif 000002
【特許請求の範囲】
【請求項１】
第１絶縁膜、第１電極膜、第２絶縁膜及び第２電極膜がこの順に積層され、その端部において、前記第１電極膜の端部が前記第２電極膜の直下域の外部に延出した積層体と、
前記第１電極膜及び前記第２電極膜を貫く半導体ピラーと、
前記第１電極膜と前記半導体ピラーとの間、及び、前記第２電極膜と前記半導体ピラーとの間に設けられ、電荷を蓄積可能なメモリ膜と、
前記積層体の前記端部上に設けられた層間絶縁膜と、
前記層間絶縁膜を貫通し、前記第１電極膜の前記端部に接続されたコンタクトと、
を備え、
前記第１電極膜における前記コンタクトに接続されている第１部分は、金属又は金属窒化物により形成されており、前記第１電極膜における前記メモリ膜を囲む第２部分はシリコンを含み、前記第２部分の組成は前記第１部分の組成とは異なる半導体記憶装置。
【請求項２】
絶縁材料からなり、前記第１絶縁膜、前記第１電極膜における前記金属又は金属窒化物を含む部分、及び前記第２絶縁膜を貫く支柱をさらに備えた請求項１記載の半導体記憶装置。
【請求項３】
前記第１電極膜の先端部は前記第２絶縁膜の直下域の外部まで延出しており、
前記先端部は、前記第１電極膜における前記第２絶縁膜の直下域に配置された部分よりも厚く、
前記第１コンタクトは、前記先端部に接続されている請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１電極膜は複数の帯状部分に分割されており、前記帯状部分の幅方向の側部の組成は中央部の組成と異なり、前記中央部はシリコンを含み、前記側部は金属を含む請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
第１絶縁膜、第１電極膜、第２絶縁膜及び第２電極膜がこの順に積層され、その端部において、前記第１電極膜の端部が前記第２電極膜の直下域の外部に延出した積層体と、
前記第１絶縁膜、前記第１電極膜、前記第２絶縁膜及び前記第２電極膜を貫く半導体ピラーと、
前記第１電極膜と前記半導体ピラーとの間、及び、前記第２電極膜と前記半導体ピラーとの間に設けられ、電荷を蓄積可能なメモリ膜と、
を備え、
前記第１電極膜は複数の帯状部分に分割されており、前記帯状部分の幅方向の側部の組成は中央部の組成と異なり、前記中央部はシリコンを含み、前記側部は金属を含む半導体記憶装置。
【請求項６】
第１絶縁膜、シリコンを含む第１電極膜、第２絶縁膜、シリコンを含む第２電極膜及び第３絶縁膜をこの順に積層することにより、積層体を形成する工程と、
前記積層体に、前記第３絶縁膜、前記第２電極膜、前記第２絶縁膜、前記第１電極膜及び前記第１絶縁膜を貫くホールを形成する工程と、
前記ホールの内面上に、電荷を蓄積可能なメモリ膜を形成する工程と、
前記メモリ膜の側面上に半導体ピラーを形成する工程と、
前記積層体の端部を選択的に除去することにより、前記第２電極膜における前記第１電極膜の端部の直上域に配置された部分を除去すると共に、前記第２電極膜の端面及び前記第１電極膜の端面を露出させる工程と、
エッチングを施して、前記第１電極膜の露出面及び前記第２電極膜の露出面を後退させることにより、前記積層体の端部における前記第１絶縁膜と前記第２絶縁膜との間に第１凹部を形成すると共に、前記第２絶縁膜と前記第３絶縁膜との間に第２凹部を形成する工程と、
前記積層体の端部を覆い、前記第１凹部内及び前記第２凹部内に進入し、前記第１電極膜及び前記第２電極膜に接触するように、金属又は金属窒化物を含む導電膜を形成する工程と、
前記導電膜を選択的に除去することにより、前記導電膜を、前記第１電極膜に接続された部分と前記第２電極膜に接続された部分とに分離する工程と、
前記積層体の前記端部上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記導電膜における前記第１電極膜に接続された部分に到達するコンタクトを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項７】
前記導電膜を選択的に除去する工程において、前記導電膜を前記第２絶縁膜の端面上にも残留させる請求項６記載の半導体記憶装置の製造方法。
【請求項８】
第１絶縁膜、シリコンを含む第１電極膜、第２絶縁膜、シリコンを含む第２電極膜及び第３絶縁膜をこの順に積層することにより、積層体を形成する工程と、
前記積層体に、前記第３絶縁膜、前記第２電極膜、前記第２絶縁膜、前記第１電極膜及び前記第１絶縁膜を貫くホールを形成する工程と、
前記ホールの内面上に、電荷を蓄積可能なメモリ膜を形成する工程と、
前記メモリ膜の側面上に半導体ピラーを形成する工程と、
前記積層体に、前記第１電極膜及び前記第２電極膜をそれぞれ複数の帯状部分に分割するスリットを形成する工程と、
前記スリットを介して前記第１電極膜及び前記第２電極膜をエッチングすることにより、前記第１電極膜の露出面及び前記第２電極膜の露出面を後退させて、前記スリットの内面における前記第１絶縁膜と前記第２絶縁膜との間に第１凹部を形成すると共に、前記第２絶縁膜と前記第３絶縁膜との間に第２凹部を形成する工程と、
前記スリット内に、前記第１凹部内及び前記第２凹部内に進入し、前記第１電極膜及び前記第２電極膜にそれぞれ接触するように、金属膜を形成する工程と、
前記金属膜を選択的に除去することにより、前記金属膜を、前記第１の凹部内に配置された部分と前記第２の凹部内に配置された部分とに分離する工程と、
を備えた半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、積層型の半導体記憶装置が提案されている。このような装置においては、複数枚の電極膜を積層させた積層体を形成し、この積層体に半導体ピラーを貫通させて、電極膜と半導体ピラーの交差部分にメモリセルを形成している。積層体の端部は階段状に加工し、電極膜毎にステップを設けて、上方から一括でコンタクトを形成することにより、各電極膜を周辺回路に引き出している。しかしながら、電極膜の段数が増加すると、電極膜毎にコンタクトの高さが異なってしまい、コンタクトと電極膜との接続部分を精度良く形成することが困難になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３５２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、信頼性が高い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１絶縁膜、第１電極膜、第２絶縁膜及び第２電極膜がこの順に積層され、その端部において、前記第１電極膜の端部が前記第２電極膜の直下域の外部に延出した積層体と、前記第１電極膜及び前記第２電極膜を貫く半導体ピラーと、前記第１電極膜と前記半導体ピラーとの間、及び、前記第２電極膜と前記半導体ピラーとの間に設けられ、電荷を蓄積可能なメモリ膜と、前記積層体の前記端部上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通し、前記第１電極膜の前記端部に接続されたコンタクトと、を備える。前記第１電極膜における前記コンタクトに接続されている第１部分は、金属又は金属窒化物により形成されている。前記第１電極膜における前記メモリ膜を囲む第２部分はシリコンを含む。前記第２部分の組成は前記第１部分の組成とは異なる。
【０００６】
実施形態に係る半導体記憶装置の製造方法は、第１絶縁膜、シリコンを含む第１電極膜、第２絶縁膜、シリコンを含む第２電極膜及び第３絶縁膜をこの順に積層することにより、積層体を形成する工程と、前記積層体に、前記第３絶縁膜、前記第２電極膜、前記第２絶縁膜、前記第１電極膜及び前記第１絶縁膜を貫くホールを形成する工程と、前記ホールの内面上に、電荷を蓄積可能なメモリ膜を形成する工程と、前記メモリ膜の側面上に半導体ピラーを形成する工程と、前記積層体の端部を選択的に除去することにより、前記第２電極膜における前記第１電極膜の端部の直上域に配置された部分を除去すると共に、前記第２電極膜の端面及び前記第１電極膜の端面を露出させる工程と、エッチングを施して、前記第１電極膜の露出面及び前記第２電極膜の露出面を後退させることにより、前記積層体の端部における前記第１絶縁膜と前記第２絶縁膜との間に第１凹部を形成すると共に、前記第２絶縁膜と前記第３絶縁膜との間に第２凹部を形成する工程と、前記積層体の端部を覆い、前記第１凹部内及び前記第２凹部内に進入し、前記第１電極膜及び前記第２電極膜に接触するように、金属又は金属窒化物を含む導電膜を形成する工程と、前記導電膜を選択的に除去することにより、前記導電膜を、前記第１電極膜に接続された部分と前記第２電極膜に接続された部分とに分離する工程と、前記積層体の前記端部上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通し、前記導電膜における前記第１電極膜に接続された部分に到達するコンタクトを形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置を示す断面図である。
【図２】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図９】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図１０】（ａ）及び（ｂ）は、第１の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図１１】（ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置を示す断面図である。
【図１２】（ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図１３】（ａ）及び（ｂ）は、第２の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図１４】（ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置を示す断面図である。
【図１５】（ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図１６】（ａ）及び（ｂ）は、第３の実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図である。
本実施形態に係る半導体記憶装置は、積層型の不揮発性半導体記憶装置である。
【０００９】
図１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。また、半導体記憶装置１においては、メモリセルが配列されたメモリセル領域Ｒｍ、及び、メモリセルのワード線を引き出す配線引出領域Ｒｐが設定されている。
【００１０】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面に対して垂直な方向、すなわち上下方向を「Ｚ方向」とする。配線引出領域Ｒｐはメモリセル領域Ｒｍから見て、Ｙ方向両側に配置されている。
【００１１】
シリコン基板１０上には、例えばシリコン酸化物からなる絶縁膜１１が設けられており、その上には、バックゲート電極ＢＧが設けられている。バックゲート電極ＢＧの形状は平板状であり、例えばボロン（Ｂ）を含むシリコン（Ｓｉ）によって形成されている。バックゲート電極ＢＧの上層部分内には、Ｘ方向を長手方向とする略直方体のパイプコネクタＰＣが設けられている。バックゲート電極ＢＧ上には、例えばシリコン窒化物からなるストッパ膜１２が設けられている。
【００１２】
ストッパ膜１２上には、複数枚の制御ゲート電極膜１３及び複数枚の絶縁膜１４が交互に積層されて、積層体１５が形成されている。積層体１５内には、ＹＺ平面に沿って拡がる絶縁部材１７が設けられている。絶縁部材１７は、シリコン窒化物又はシリコン酸化物等の絶縁材料によって形成されている。絶縁部材１７は、パイプコネクタＰＣのＸ方向中央部の直上域を通過している。絶縁部材１７により、各制御ゲート電極膜１３は、Ｙ方向に延びる複数の帯状部分ＷＬに分断されている。すなわち、複数の帯状部分ＷＬはそれぞれＹ方向に延び、Ｘ方向及びＺ方向に沿って相互に離隔して配列されている。各帯状部分ＷＬはワード線として機能する。
【００１３】
積層体１５上には、例えばシリコン窒化物からなるストッパ膜２０が設けられており、ストッパ膜２０上には、不純物が添加されたポリシリコンからなる選択ゲート電極膜２１が設けられており、選択ゲート電極膜２１上には、例えばシリコン酸化物からなる絶縁膜２２が設けられている。ストッパ膜２０、選択ゲート電極膜２１及び絶縁膜２２により、上部積層体２５が形成されている。
【００１４】
上部積層体２５内には、ＹＺ平面に沿って拡がる絶縁部材２７が設けられている。絶縁部材２７は、シリコン窒化物又はシリコン酸化物等の絶縁材料によって形成されている。絶縁部材２７は絶縁部材１７の直上域及びその間の領域に配置されている。このため、Ｘ方向において、絶縁部材２７の配列周期は絶縁部材１７の配列周期の半分である。絶縁部材２７により、選択ゲート電極膜２１は、Ｙ方向に延びる複数の帯状部分ＳＧに分断されている。各帯状部分ＳＧは選択ゲート線として機能する。
【００１５】
メモリセル領域Ｒｍにおいて、積層体１５及び上部積層体２５の内部には、Ｚ方向に延びるシリコンピラーＳＰが複数本設けられている。各シリコンピラーＳＰは、制御ゲート電極膜１３、絶縁膜１４、ストッパ膜２０、選択ゲート電極膜２１及び絶縁膜２２を貫いている。複数本のシリコンピラーＳＰは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｘ方向において隣り合う２本のシリコンピラーＳＰの下端は、パイプコネクタＰＣの両端部に接続されている。シリコンピラーＳＰ及びパイプコネクタＰＣは、半導体材料、例えば、シリコン（Ｓｉ）によって一体的に形成されている。なお、複数本のシリコンピラーＳＰは、千鳥状に配列されていてもよい。
【００１６】
２本のシリコンピラーＳＰ及び１本のパイプコネクタＰＣからなる構造体の表面上には、電荷を蓄積可能なメモリ膜２８が設けられている。すなわち、メモリ膜２８は、シリコンピラーＳＰと制御ゲート電極膜１３との間、及び、シリコンピラーＳＰと選択ゲート電極膜２１との間に配置されている。メモリ膜２８においては、シリコンピラーＳＰ側から順に、トンネル絶縁層、電荷蓄積層及びブロック絶縁層（いずれも図示せず）が積層されている。トンネル絶縁層は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとＦＮトンネル電流を流す層である。電荷蓄積層は電荷を蓄積する能力がある層であり、例えば電子のトラップサイトを持つ材料によって形成されている。ブロック絶縁層は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層である。これにより、シリコンピラーＳＰと制御ゲート電極膜１３との交差部分毎に、メモリセルが形成されている。
【００１７】
一方、配線引出領域Ｒｐにおいて、Ｙ方向における積層体１５の端部１５ａは階段状に加工されており、制御ゲート電極膜１３毎にステップ３１が形成されている。ステップ３１は、制御ゲート電極膜１３又は絶縁膜１４の上面であって、その直上域に他の制御ゲート電極膜１３、他の絶縁膜１４及び上部積層体２５が配置されていない領域である。これにより、ある絶縁膜１４及びその１層上に配置された制御ゲート電極膜１３の端部は、それより上方に配置された絶縁膜１４及び制御ゲート電極膜１３の直下域の外部に延出している。すなわち、各ステップ３１を構成する制御ゲート電極膜１３の全体が、同じステップ３１を構成する絶縁膜１４の直下域に配置されている。また、最上段の制御ゲート電極膜１３及びストッパ膜２０の端部は、選択ゲート電極膜２１の直下域の外部に延出している。配線引出領域Ｒｐにおいては、２ヶ所の端部１５ａが相互に対向するように形成されており、１つの谷を形成している。谷を挟んで対向する同じ段の制御ゲート電極膜１３は、図１（ａ）の紙面奥側又は手前側で一体化されていてもよい。
【００１８】
また、積層体１５の端部１５ａ内には、絶縁材料からなる支柱３２が設けられている。支柱３２の形状はＺ方向に延びる柱状であり、その下端はストッパ膜１２内に位置し、その上端はステップ３１から突出している。そして、支柱３２は、貫通している制御ゲート電極膜１３及び絶縁膜１４の全てに接している。
【００１９】
そして、ストッパ膜１２上には、積層体１５及び上部積層体２５を覆うように、例えばシリコン酸化物からなる層間絶縁膜３３が設けられている。層間絶縁膜３３における積層体１５の端部１５ａの直上域に配置された部分内には、Ｚ方向に延び、層間絶縁膜３３を貫通する複数本のコンタクト３５が設けられている。各コンタクト３５の下端は、ステップ３１において、制御ゲート電極膜１３の上面に接している。コンタクト３５は、金属、例えば、タングステン（Ｗ）により形成されている。
【００２０】
制御ゲート電極膜１３の端部１３ａは、金属又は金属窒化物を含む導電材料、例えば、タングステン、チタン（Ｔｉ）、タングステン窒化物（ＷＮ）及びチタン窒化物（ＴｉＮ）からなる群より選択された１種以上の材料によって形成されており、例えば、タングステンによって形成されている。制御ゲート電極膜１３の端部１３ａは、積層体１５の端部１５ａに配置されており、その直上域に他の制御ゲート電極膜１３が配置されていない部分と、その近傍の部分からなる。端部１３ａは、コンタクト３５に接している。
【００２１】
一方、制御ゲート電極膜１３における端部１３ａを除く本体部１３ｂの組成は、端部１３ａの組成とは異なっている。本体部１３ｂは、シリコンを含む導電材料、例えば、ボロンを含むシリコンによって形成されている。制御ゲート電極膜１３の本体部１３ｂは、シリコンピラーＳＰによって貫かれた部分であり、メモリ膜２８を囲む部分である。
【００２２】
同様に、選択ゲート電極膜２１のＹ方向の端部２１ａは、端部１３ａと同じ金属又は金属窒化物を含む導電材料により形成されている。また、選択ゲート電極膜２１における端部２１ａを除く本体部２１ｂは、シリコンを含む導電材料、例えば、ボロンを含むシリコンによって形成されている。
【００２３】
層間絶縁膜３３上には、Ｙ方向に延びるソース線ＳＬ及びＸ方向に延びるワード引出線３６が設けられている。層間絶縁膜３３内にはプラグ３７が設けられており、ソース線ＳＬは、プラグ３７を介して、Ｘ方向に沿って隣り合う２本のシリコンピラーＳＰであって、パイプコネクタＰＣにより相互に接続されていないシリコンピラーＳＰに接続されている。ワード引出線３６は、コンタクト３５の上端に接続されている。
【００２４】
層間絶縁膜３３上には、ソース線ＳＬ及びワード引出線３６を覆うように、層間絶縁膜３８が設けられており、層間絶縁膜３８上には、Ｘ方向に延びるビット線ＢＬが設けられている。また、層間絶縁膜３３及び３８内には、プラグ３９が設けられている。ビット線ＢＬは、プラグ３９を介して、ソース線ＳＬに接続されていないシリコンピラーＳＰに接続されている。層間絶縁膜３８上には、ビット線ＢＬを覆うように、層間絶縁膜４０が設けられている。
【００２５】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図２（ａ）及び（ｂ）〜図１０（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【００２６】
先ず、図２（ａ）及び（ｂ）に示すように、シリコン基板１０上に、例えばシリコン酸化物からなる絶縁膜１１を形成する。次に、例えばボロンを含むポリシリコンからなるバックゲート電極膜ＢＧを形成する。次に、バックゲート電極膜ＢＧの上部に、Ｘ方向を長手方向とする略直方体の凹部５０を形成し、凹部５０内に例えばシリコン窒化物からなる犠牲部材５１を埋め込む。次に、バックゲート電極膜ＢＧ上に、例えばシリコン窒化物からなるストッパ膜１２を形成する。
【００２７】
次に、制御ゲート電極膜１３及び絶縁膜１４を交互に積層させて、積層体１５を形成する。このとき、制御ゲート電極膜１３はシリコンを含む導電材料、例えば、ボロンを添加したポリシリコンにより形成し、絶縁膜１４は絶縁材料、例えばシリコン酸化物により形成する。
【００２８】
次に、図３（ａ）及び（ｂ）に示すように、積層体１５上にマスクパターン（図示せず）を形成し、ストッパ膜１２をストッパとして、例えばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、メモリセル領域Ｒｍにおいては、犠牲部材５１のＸ方向中央部の直上域を通過するように、ＹＺ平面に拡がるスリット５２を形成する。一方、配線引出領域Ｒｐにおいては、Ｚ方向に延びる支柱用ホール５３を形成する。スリット５２及び支柱用ホール５３は、ストッパ膜１２に到達させるが、ストッパ膜１２を貫通させない。スリット５２により、各制御ゲート電極膜１３は、Ｙ方向に延びる複数の帯状部分ＷＬに分割される。
【００２９】
次に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長法）により、シリコン窒化物又はシリコン酸化物等の絶縁材料を堆積させて、スリット５２内及び支柱用ホール５３内に埋め込む。次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施して、積層体１５の上面上に堆積された絶縁材料を除去する。これにより、スリット５２内に絶縁部材１７が形成されると共に、支柱用ホール５３内に支柱３２が形成される。絶縁部材１７及び支柱３２は、積層体１５の全ての制御ゲート電極膜１３及び絶縁膜１４を貫き、ストッパ膜１２に到達する。
【００３０】
次に、図４（ａ）及び（ｂ）に示すように、積層体１５上に、例えばシリコン窒化物からなるストッパ膜２０を形成し、例えばボロンを含むシリコンからなる選択ゲート電極膜２１を形成し、例えばシリコン酸化物からなる絶縁膜２２を形成する。これにより、上部積層体２５を形成する。
【００３１】
次に、上部積層体２５上にマスクパターン（図示せず）を形成し、ストッパ膜２０をストッパとして、ＲＩＥ等の異方性エッチングを施す。これにより、絶縁部材１７の直上域、及び、隣り合う絶縁部材１７の中間の位置の直上域に、Ｙ方向に延びるスリット５４を形成する。スリット５４により、各選択ゲート電極膜２１は、Ｙ方向に延びる複数の帯状部分ＳＧに分割される。次に、シリコン窒化物又はシリコン酸化物等の絶縁材料をスリット５４内に埋め込むことにより、絶縁部材２７を形成する。その後、マスクパターンを除去する。
【００３２】
次に、上部積層体２５上に他のマスクパターン（図示せず）を形成し、例えばＲＩＥ等の異方性エッチングを施す。これにより、メモリセル領域Ｒｍにおいて、上部積層体２５及び積層体１５内に、メモリホール５５が形成される。メモリホール５５は、絶縁膜２２、選択ゲート電極膜２１、ストッパ膜２０、絶縁膜１４、制御ゲート電極膜１３及びストッパ膜１２を貫き、凹部５０のＸ方向両端部に到達させる。次に、メモリホール５５を介してウェットエッチングを施すことにより、犠牲部材５１（図３（ｂ）参照）を除去する。次に、メモリホール５５及び凹部５０の内面上に、ブロック絶縁層、電荷蓄積層及びトンネル絶縁層をこの順に形成することにより、メモリ膜２８を形成する。次に、例えばＣＶＤにより、チャネル層となるシリコンをメモリ膜２８上に堆積させる。これにより凹部５０内にパイプコネクタＰＣが形成され、メモリホール５５内にシリコンピラーＳＰが形成される。
【００３３】
次に、図５（ａ）及び（ｂ）に示すように、上部積層体２５の端部を除去すると共に、積層体１５の端部１５ａを階段状に加工する。例えば、上部積層体２５上に厚いブロック状のレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしたエッチング処理と、このレジスト膜をアッシングしてサイズを一回り小さくするスリミング処理とを交互に繰り返す。これにより、積層体１５の端部１５ａを選択的に除去して、各段の絶縁膜１４及びその１層下の制御ゲート電極膜１３のうち、それより下層の絶縁膜１４及び制御ゲート電極膜１３の端部の直上域に配置された部分を除去する。この結果、一対の制御ゲート電極膜１３及び絶縁膜１４毎にステップ３１が形成される。
【００３４】
各ステップ３１においては、絶縁膜１４が制御ゲート電極膜１３よりも上に配置される。また、各段の制御ゲート電極膜１３の端面が露出する。更に、各ステップ３１において、絶縁膜１４の上面には、支柱３２の上端が露出する。最上段の制御ゲート電極膜１３はストッパ膜２０によって覆われ、最上段の制御ゲート電極膜１３及びストッパ膜２０の端部上からは、選択ゲート電極膜２１及び絶縁膜２２が除去される。
【００３５】
次に、図６（ａ）及び（ｂ）に示すように、シリコン酸化物及びシリコン窒化物のエッチング速度よりもシリコンのエッチング速度が高くなるような条件で等方性エッチングを施す。例えば、エッチング液としてＴＭＹ（コリン水溶液）を用いたウェットエッチングを施す。これにより、積層体１５の端部１５ａにおいて、制御ゲート電極膜１３及び選択ゲート電極膜２１の露出部分が除去され、それぞれの端面が後退する。
【００３６】
この結果、端部１５ａにおいて、ストッパ膜１２と最下段の絶縁膜１４との間、Ｚ方向において隣り合う２枚の絶縁膜１４の間、及び、最上段の絶縁膜１４とストッパ膜２０との間に、凹部５７が形成される。また、上部積層体２５の端部におけるストッパ膜２０と絶縁膜２２との間に、凹部５８が形成される。このとき、凹部５７内には支柱３２が配置され、この支柱３２が制御ゲート電極膜１３を支持する。これにより、エッチング液を除去する際の表面張力等により、凹部５７が潰れることを抑制できる。なお、制御ゲート電極膜１３の残留部分が本体部１３ｂとなり、選択ゲート電極膜２１の残留部分が本体部２１ｂとなる。
【００３７】
次に、図７（ａ）及び（ｂ）に示すように、全面に、金属又は金属窒化物を含む導電膜６０を堆積させる。導電膜６０は、例えば、タングステン、チタン、タングステン窒化物及びチタン窒化物からなる群より選択された１種以上の材料によって形成し、例えば、タングステンにより形成する。導電膜６０は、埋込性が良好な導電材料によって形成することが好ましい。導電膜６０は、積層体１５の端部１５ａも覆い、凹部５７及び５８の内部に侵入し、凹部５７内において制御ゲート電極膜１３の本体部１３ｂに接触すると共に、凹部５８内において選択ゲート電極膜２１の本体部２１ｂに接触する。
【００３８】
次に、図８（ａ）及び（ｂ）に示すように、全面にＲＩＥ等の異方性エッチングを施す。これにより、導電膜６０を上面側から除去していく。そして、ストッパ膜１２の上面、絶縁膜１４の上面、ストッパ膜２０の上面、及び、絶縁膜２２の上面のうち、その直上域に他の絶縁膜１４、ストッパ膜２０及び絶縁膜２２が配置されていない領域を露出させる。これにより、導電膜６０のうち、ストッパ膜１２の上面上、絶縁膜１４の上面上、ストッパ膜２０の上面上、及び、絶縁膜２２の上面上に堆積された部分が除去され、絶縁膜１４の端面上、ストッパ膜２０の端面上、及び、絶縁膜２２の端面上からも除去される。一方、導電膜６０のうち、凹部５７内に埋め込まれて制御ゲート電極膜１３に接続された部分６０ａ、及び凹部５８内に埋め込まれて選択ゲート電極膜２１に接続された部分６０ｂは残留させる。この結果、導電膜６０の複数の部分６０ａ及び部分６０ｂが、相互に分離される。導電膜６０の部分６０ａは制御ゲート電極膜１３の端部１３ａとなり、部分６０ｂは選択ゲート電極膜２１の端部２１ａとなる。
【００３９】
次に、図９（ａ）及び（ｂ）に示すように、例えばＣＶＤにより、ストッパ膜１２上に、積層体１５及び上部積層体２５を覆うように、例えばシリコン酸化物からなる層間絶縁膜３３を形成する。例えば、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマ化学気相成長法）によってシリコン酸化膜を成膜するか、ＣＶＤ法によってＮＳＧ（Non dope Silicate Glass：無添加シリコン酸化物）膜を成膜するか、ポリシラザンを用いてシリコン酸化膜を成膜する。これにより、積層体１５の端部１５ａ全体も層間絶縁膜３３によって埋め込まれる。次に、ＣＭＰを施すことにより、層間絶縁膜３３の上面を平坦化する。
【００４０】
次に、図１０（ａ）及び（ｂ）に示すように、ＲＩＥ等の異方性エッチングを施すことにより、層間絶縁膜３３におけるステップ３１の直上域に、コンタクトホール６１を形成する。コンタクトホール６１はＺ方向に延び、層間絶縁膜３３及び１層の絶縁膜１４を貫通し、制御ゲート電極膜１３の端部１３ａに到達する。このとき、端部１３ａはタングステン等の金属又は金属窒化物により形成されているため、コンタクトホール６１は端部１３ａを貫通しない。また、この工程において、層間絶縁膜３３における一部のシリコンピラーＳＰの直上域に、シリコンピラーＳＰに到達するように、ホール６２を形成する。
【００４１】
次に、全面に例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層（図示せず）を形成し、例えばタングステン（Ｗ）からなる金属膜を形成する。この金属膜は、コンタクトホール６１内に進入し、制御ゲート電極膜１３の端部１３ａに接触すると共に、ホール６２内に進入し、シリコンピラーＳＰの上端に接触する。次に、金属膜の上面に対してＣＭＰを施す。これにより、金属膜におけるコンタクトホール６１内及びホール６２内に進入した部分が残留すると共に、層間絶縁膜３３の上面上に堆積された部分が除去される。この結果、コンタクトホール６１内にコンタクト３５が形成されると共に、ホール６２内にプラグ３７が形成される。
【００４２】
次に、図１（ａ）及び（ｂ）に示すように、層間絶縁膜３３上にソース線ＳＬ及びワード引出線３６を形成する。ソース線ＳＬはプラグ３７の上端に接続される位置に形成し、ワード引出線３６はコンタクト３５の上端に接続される位置に形成する。次に、層間絶縁膜３３上に、ソース線ＳＬ及びワード引出線３６を覆うように、層間絶縁膜３８を形成する。次に、層間絶縁膜３８及び層間絶縁膜３３内にプラグ３９を形成し、プラグ３７に接続されていないシリコンピラーＳＰに接続する。次に、層間絶縁膜３８上にビット線ＢＬを形成する。ビット線ＢＬはプラグ３９の上端に接続される位置に形成する。次に、層間絶縁膜３８上に、ビット線ＢＬを覆うように、層間絶縁膜４０を形成する。このようにして、本実施形態に係る半導体記憶装置１が製造される。
【００４３】
次に、本実施形態の効果について説明する。
本実施形態においては、図６（ａ）及び（ｂ）に示す工程において、積層体１５の端部１５ａから制御ゲート電極膜１３の端部を除去して凹部５７を形成し、図７（ａ）及び（ｂ）に示す工程において、全面に導電膜６０を堆積させ、図８（ａ）及び（ｂ）に示す工程において、導電膜６０を制御ゲート電極膜１３に接続された部分毎に分断して、制御ゲート電極膜１３の端部１３ａとしている。これにより、図１０（ａ）及び（ｂ）に示す工程において、エッチングにより層間絶縁膜３３にコンタクトホール６１を形成するときに、金属又は金属窒化物からなる端部１３ａ自体がエッチングストッパとなるため、コンタクトホール６１が制御ゲート電極膜１３を突き抜けることを防止できる。従って、コンタクト３５が制御ゲート電極膜１３を突き抜けて下層の制御ゲート電極膜１３に到達することにより、制御ゲート電極膜１３同士が短絡してしまうことを防止できる。この結果、信頼性が高い半導体記憶装置を製造することができる。
【００４４】
また、本実施形態においては、制御ゲート電極膜１３自体をエッチングストッパとして使用しているため、積層体１５の端部１５ａ上に専用のエッチングストッパ膜を形成する必要がない。これにより、専用のエッチングストッパ膜を形成する場合と比較して、テラス３１のＹ方向における長さをエッチングストッパ膜の膜厚分だけ短縮することができる。
【００４５】
更に、本実施形態によれば、制御ゲート電極膜１３の端部１３ａ及び選択ゲート電極膜２１の端部２１ａを金属又は金属窒化物によって形成することにより、制御ゲート電極膜１３及び選択ゲート電極膜２１の電気抵抗を低減することができる。
【００４６】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１１（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図である。
【００４７】
図１１（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置２においては、各制御ゲート電極膜１３の端部１３ａの先端部１３ｃが、その１層上の絶縁膜１４の直下域の外部まで延出している。また、先端部１３ｃは、制御ゲート電極膜１３における先端部１３ｃを除く部分、すなわち、１層上の絶縁膜１４の直下域に配置された部分よりも厚い。これにより、先端部１３ｃは、１層上の絶縁膜１４の端面の少なくとも一部を覆っている。そして、コンタクト３５は、先端部１３ｃの上面に接続されている。
【００４８】
同様に、選択ゲート電極膜２１の端部２１ａの先端部２１ｃも、絶縁膜２２の直下域の外部まで延出している。先端部２１ｃは、選択ゲート電極膜２１における先端部２１ｃを除く部分、すなわち、絶縁膜２２の直下域に配置された部分よりも厚い。これにより、先端部２１ｃは、絶縁膜２２の端面の少なくとも一部を覆っている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１２（ａ）及び（ｂ）、図１３（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【００５０】
先ず、図２（ａ）及び（ｂ）〜図７（ａ）及び（ｂ）に示す工程を実施する。これにより、図１２（ａ）及び（ｂ）に示すように、積層体１５の端部１５ａが階段状に加工され、Ｚ方向において隣り合う絶縁膜１４間に凹部５７が形成され、ストッパ膜２０と絶縁膜２２との間に凹部５８が形成され、全面が導電膜６０で覆われた中間構造体が作製される。
【００５１】
次に、図１３（ａ）及び（ｂ）に示すように、全面にＲＩＥ等の異方性エッチングを施す。このとき、前述の第１の実施形態よりも早い段階でエッチングを停止し、導電膜６０における絶縁膜１４の端面上、ストッパ膜２０の端面上、及び、絶縁膜２２の端面上に形成された部分の少なくとも一部を残留させる。これにより、導電膜６０のうち、絶縁膜１４及び絶縁膜２２の直下域から延出した部分６０ｃは、凹部５７内に埋め込まれた部分６０ａ及び凹部５８内に埋め込まれた部分６０ｂよりも厚く残留する。これらの部分６０ｃが制御ゲート電極膜１３の先端部１３ｃ及び選択ゲート電極膜２１の先端部２１ｃとなる。  
【００５２】
但し、導電膜６０における各制御ゲート電極膜１３に接続された部分６０ａ及び選択ゲート電極膜２１に接続された部分６０ｂを相互に分離するために、絶縁膜１４の上面の一部は露出させる。制御ゲート電極膜１３同士の短絡を確実に防止するために、絶縁膜１４の上面が露出した後、若干オーバーエッチングさせてもよい。
【００５３】
次に、図９（ａ）及び（ｂ）、図１０（ａ）及び（ｂ）に示す工程を実施する。これにより、層間絶縁膜３３内にコンタクト３５を形成する。このとき、コンタクトホール６１は先端部１３ｃに到達させる。以後の工程は、前述の第１の実施形態と同様である。
【００５４】
次に、本実施形態の効果について説明する。
本実施形態においては、図１３（ａ）及び（ｂ）に示す工程において、制御ゲート電極膜１３の先端部１３ｃを他の部分よりも厚く形成している。これにより、コンタクトホール６１を形成する際に、コンタクトホール６１が制御ゲート電極膜１３を貫通することを、より確実に防止できる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５５】
（第３の実施形態）
次に、第３の実施形態について説明する。
図１４（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置を示す断面図である。
【００５６】
図１４（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置３においては、制御ゲート電極膜１３の帯状部分ＷＬの幅方向（Ｘ方向）の両端部ＷＬｅが、金属を含む導電材料、例えばタングステンにより形成されている。一方、制御ゲート電極膜１３の帯状部分ＷＬの幅方向の中央部ＷＬｃは、シリコンを含む導電材料、例えば、ボロンが添加されたポリシリコンにより形成されている。
【００５７】
同様に、選択ゲート電極膜２１の帯状部分ＳＧの幅方向（Ｘ方向）の両端部ＳＧｅが、金属を含む導電材料、例えばタングステンにより形成されている。一方、選択ゲート電極膜２１の帯状部分ＳＧの幅方向の中央部ＳＧｃは、シリコンを含む導電材料、例えば、ボロンが添加されたポリシリコンにより形成されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５８】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図１５（ａ）及び（ｂ）、図１６（ａ）及び（ｂ）は、本実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【００５９】
先ず、図１５（ａ）に示すように、前述の第１の実施形態と同様な方法により、シリコン基板１０上に、絶縁膜１１、バックゲート電極膜ＢＧ及びストッパ膜１２を形成し、その上に、制御ゲート電極膜１３及び絶縁膜１４を交互に積層させて、積層体１５を形成する。次に、ストッパ膜２０、選択ゲート電極膜２１及び絶縁膜２２を形成して、上部積層体２５を形成する。
【００６０】
次に、上部積層体２５及び積層体１５にメモリホール５５を形成する。次に、メモリホール５５内にメモリ膜２８及びシリコンピラーＳＰを形成する。次に、ＲＩＥ等の異方性エッチングにより、上部積層体２５及び積層体１５にスリット７０を形成する。スリット７０により、各制御ゲート電極膜１３は、複数の帯状部分ＷＬに分割され、選択ゲート電極膜２１は、複数の帯状部分ＳＧに分割される。
【００６１】
次に、図１５（ｂ）に示すように、スリット７０を介して、ウェットエッチング等の等方性エッチングを施す。これにより、スリット７０の内面における制御ゲート電極膜１３の露出面及び選択ゲート電極膜２１の露出面を後退させる。この結果、スリット７０の内面におけるストッパ膜１２と最下段の絶縁膜１４との間、Ｚ方向において隣り合う絶縁膜１４の間、最上段の絶縁膜１４とストッパ膜２０との間、及び、ストッパ膜２０と絶縁膜２２との間に、凹部７１が形成される。このとき、帯状部分ＷＬにおける残留部分は中央部ＷＬｃとなる。また、帯状部分ＳＧにおける残留部分は中央部ＳＧｃとなる。
【００６２】
次に、図１６（ａ）に示すように、スリット７０内に金属膜７２を埋め込む。金属膜７２は、例えば、タングステンにより形成する。金属膜７２は、凹部７１内にも埋め込まれ、中央部ＷＬｃ及び中央部ＳＧｃに接触する。
【００６３】
次に、図１６（ｂ）に示すように、金属膜７２に対してＲＩＥ等の異方性エッチングを施すことにより、金属膜７２における凹部７１内に配置された部分７２ａを残留させつつ、スリット７０内における絶縁膜１４の端面上に配置された部分及びストッパ膜２０の端面上に配置された部分を除去する。これにより、金属膜７２における凹部７１内に配置された部分７２ａ同士が分離される。制御ゲート電極膜１３の帯状部分ＷＬの中央部ＷＬｃに結合された部分７２ａが、帯状部分ＷＬの両端部ＷＬｅとなる。また、選択ゲート電極膜２１の帯状部分ＳＧの中央部ＳＧｃに結合された部分７２ａが、帯状部分ＳＧの両端部ＳＧｅとなる。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
【００６４】
次に、本実施形態の効果について説明する。
本実施形態においては、制御ゲート電極膜１３及び選択ゲート電極膜２１を部分的に金属で形成することにより、抵抗を低減することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。なお、本実施形態において、前述の第１の実施形態において説明した図５に示す工程の後に、絶縁部材１７及び２７を除去し、その後、制御ゲート電極膜１３の端部及び選択ゲート電極膜２１の端部を除去する工程を実施してもよい。これにより、制御ゲート電極膜１３の端部１３ａ及び選択ゲート電極膜２１の端部２１ａを、制御ゲート電極膜１３の帯状部分ＷＬの両端部ＷＬｅ及び選択ゲート電極膜２１の帯状部分ＳＧの両端部ＳＧｅと同時に形成することができる。
【００６５】
以上説明した実施形態によれば、信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
【００６６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６７】
１、２、３：半導体記憶装置、１０：シリコン基板、１１：絶縁膜、１２：ストッパ膜、１３：制御ゲート電極膜、１３ａ：端部、１３ｂ：本体部、１３ｃ：先端部、１４：絶縁膜、１５：積層体、１５ａ：端部、１７：絶縁部材、２０：ストッパ膜、２１：選択ゲート電極膜、２１ａ：端部、２１ｂ：本体部、２１ｃ：先端部、２２：絶縁膜、２５：上部積層体、２７：絶縁部材、２８：メモリ膜、３１：ステップ、３２：支柱、３３：層間絶縁膜、３５：コンタクト、３６：ワード引出線、３７：プラグ、３８：層間絶縁膜、３９：プラグ、４０：層間絶縁膜、５０：凹部、５１：犠牲部材、５２：スリット、５３：支柱用ホール、５４：スリット、５５：メモリホール、５７、５８：凹部、６０：導電膜、６０ａ、６０ｂ、６０ｃ：部分、６１：コンタクトホール、６２：ホール、７０：スリット、７１：凹部、７２：金属膜、７２ａ：部分、ＢＧ：バックゲート電極、ＢＬ：ビット線、ＰＣ：パイプコネクタ、Ｒｍ：メモリセル領域、Ｒｐ：配線引出領域、ＳＧ：帯状部分、ＳＧｃ：中央部、ＳＧｅ：両端部、ＳＬ：ソース線、ＳＰ：シリコンピラー、ＷＬ：帯状部分、ＷＬｃ：中央部、ＷＬｅ：両端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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