(57)【要約】【課題】データ書き込みの信頼性を向上させた半導体記憶装置を提供する。【解決手段】一実施形態にかかる半導体記憶装置によれば、メモリセルを含む第１セットと、メモリセルを含む第２セットと、１つのコマンドに従う書き込み動作を実行可能な制御回路と、を備える。書き込み動作は第１動作と第２動作とを含み、第１動作は第１ループと第２ループとを含み、第２ループの第２プログラム電圧は第１ループの第１プログラム電圧より第１電圧高く、第２動作は第３ループと第４ループとを含み、第４ループの第４プログラム電圧は第３ループの第３プログラム電圧より第２電圧高く、第２電圧は第１電圧より小さい。制御回路は、書き込み動作では、順に、第１セットに第１動作を行い、第２セットに第１動作を行い、第１セットに第２動作を行い、第２セットに第２動作を行う。【選択図】      図５
2016062624.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを含む第１セットと、
メモリセルを含む第２セットと、
１つのコマンドに従う書き込み動作を実行可能な制御回路と、を備え、
前記書き込み動作は第１動作と第２動作とを含み、
第１動作は第１ループと第２ループとを含み、前記第２ループの第２プログラム電圧は前記第１ループの第１プログラム電圧より第１電圧高く、
第２動作は第３ループと第４ループとを含み、前記第４ループの第４プログラム電圧は前記第３ループの第３プログラム電圧より第２電圧高く、前記第２電圧は前記第１電圧より小さく、
前記制御回路は、
前記書き込み動作では、順に、前記第１セットに前記第１動作を行い、前記第２セットに前記第１動作を行い、前記第１セットに前記第２動作を行い、前記第２セットに前記第２動作を行う
ことを特徴とする半導体記憶装置。
【請求項２】
メモリセルを含む第ｘセット（ｘは１以上の自然数）と、
メモリセルを含む第（ｘ＋１）セットと、を備え、
前記制御回路は、
前記書き込み動作では、第ｘ番目に前記第ｘセットに前記第１動作を行い、第（ｘ＋１）番目に前記第（ｘ＋１）セットに前記第１動作を行い、
前記第（ｘ＋１）セットに書き込まれるデータは、
前記第ｘセットに前記第１動作が行われるのと並行して、外部から転送される
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】
メモリセルを含む第３セットを備え、
前記制御回路は、前記書き込み動作では、
前記第１セットへの前記第１動作と前記第２セットへの前記第１動作との間に、前記第３セットへの前記第１動作を行い、
前記第１セットへの前記第２動作と前記第２セットへの前記第２動作との間に、前記第３セットへの前記第２動作が行われる
ことを特徴とする請求項１または２の半導体記憶装置。
【請求項４】
前記第１セットと前記第２セットとを含むブロックを備え、
前記書き込み動作は、前記ブロック単位で行われる
ことを特徴とする請求項１から３のいずれか１項の半導体記憶装置。
【請求項５】
前記書き込み動作の終了後、
前記メモリセルと隣り合うメモリセルのチャネル電位が上昇される
ことを特徴とする請求項１から４のいずれか１項の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが３次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データ書き込みの信頼性を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態にかかる半導体記憶装置によれば、メモリセルを含む第１セットと、メモリセルを含む第２セットと、１つのコマンドに従う書き込み動作を実行可能な制御回路と、を備える。前記書き込み動作は第１動作と第２動作とを含む。第１動作は第１ループと第２ループとを含む。前記第２ループの第２プログラム電圧は前記第１ループの第１プログラム電圧より第１電圧高い。第２動作は第３ループと第４ループとを含む。前記第４ループの第４プログラム電圧は前記第３ループの第３プログラム電圧より第２電圧高い。前記第２電圧は前記第１電圧より小さい。前記制御回路は、前記書き込み動作では、順に、前記第１セットに前記第１動作を行い、前記第２セットに前記第１動作を行い、前記第１セットに前記第２動作を行い、前記第２セットに前記第２動作を行う。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムのブロック図である。
【図２】第１実施形態に係る半導体記憶装置のブロック図である。
【図３】第１実施形態に係るメモリセルアレイの回路図である。
【図４】第１実施形態に係るメモリセルアレイの断面図である。
【図５】第１実施形態に係る書き込み時における閾値分布の変化を示すグラフである。
【図６】第１実施形態に係る書き込み動作のフローチャートである。
【図７】第１実施形態に係る書き込み及びベリファイ動作のフローチャートである。
【図８】第１実施形態に係る書き込み時におけるワード線電圧のタイミングチャートである。
【図９】第２実施形態に係るデータ書き込み時における各種信号のタイミングチャートである。
【図１０】第２実施形態に係るリバースパルス・ステップを模式的に説明する図であって、（ａ）はＦｏｇｇｙプログラム及びＦｉｎｅプログラムにおける選択ＮＡＮＤストリングの様子を示し、（ｂ）はリバースパルス・ステップにおける選択ＮＡＮＤストリングの様子を示し、（ｃ）は（ｂ）を示す回路図である。
【図１１】第２実施形態の変形例に係る負電圧印加ステップを模式的に説明する図である。
【図１２】第２実施形態の変形例に係る書き込み動作のフローチャートである。
【図１３】第３実施形態に係る書き込み時における閾値分布の変化を示すグラフである。
【図１４】第３実施形態および比較例に係る書き込み動作の動作順を示す図である。
【図１５】第３実施形態に係るＬＭプログラムのコマンドシーケンスである。
【図１６】第３実施形態に係るＦｏｇｇｙプログラムのコマンドシーケンスである。
【図１７】第３実施形態に係るＦｉｎｅプログラムのコマンドシーケンスである。
【図１８】第４実施形態に係るメモリセルアレイの回路図である。
【図１９】第４実施形態に係るメモリセルアレイの斜視図である。
【図２０】第４実施形態に係るメモリセルアレイの平面図である。
【図２１】図２０の５４−５４線に沿った断面図である。
【図２２】図２０の５５−５５線に沿った断面図である。
【図２３】図２０の５６−５６線に沿った断面図である。
【図２４】第４実施形態の変形例に係るメモリセルアレイの斜視図である。
【図２５】第４実施形態の変形例に係るメモリセルアレイの平面図である。
【図２６】図２５の６６−６６線に沿った断面図である。
【図２７】図２５の６７−６７線に沿った断面図である。
【発明を実施するための形態】
【０００７】
以下に述べる実施形態の半導体記憶装置は、メモリセルを含む第１セットと、メモリセルを含む第２セットと、１つのコマンドに従う書き込み動作を実行可能な制御回路と、を備える。書き込み動作は第１動作と第２動作とを含む。第１動作は第１ループと第２ループとを含む。第２ループの第２プログラム電圧は第１ループの第１プログラム電圧より第１電圧高い。第２動作は第３ループと第４ループとを含む。第４ループの第４プログラム電圧は第３ループの第３プログラム電圧より第２電圧高い。第２電圧は第１電圧より小さい。制御回路は、書き込み動作では、順に、第１セットに第１動作を行い、第２セットに第１動作を行い、第１セットに第２動作を行い、第２セットに第２動作を行う。
【０００８】
実施形態に係る半導体記憶装置について、図面を参照して以下に説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は必要に応じて行う。
【０００９】
＜第１実施形態＞
半導体記憶装置として、３次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１０】
（１）半導体記憶装置の構成例
［メモリシステム］
本実施形態に係る半導体記憶装置を含むメモリシステムの構成例について、図１を用いて説明する。
【００１１】
図１に示されるように、メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びメモリコントローラ２００を備える。
【００１２】
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶することができる。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細は後述する。
【００１３】
メモリコントローラ２００は、外部のホスト機器（図示せず）からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、及び消去等を命令する。
【００１４】
メモリコントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、及びＮＡＮＤインターフェイス回路２５０を備える。
【００１５】
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器と接続され、ホスト機器との通信を司る。
【００１６】
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。
【００１７】
ＣＰＵ２３０は、メモリコントローラ２００全体の動作を制御する。
【００１８】
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。
【００１９】
バッファメモリ２４０は、ＮＡＮＤ型フラッシュメモリ１００に送信されるデータ、及びＮＡＮＤ型フラッシュメモリ１００から送信されたデータを一時的に保持する。
【００２０】
［ＮＡＮＤ型フラッシュメモリの全体構成］
次に、上記ＮＡＮＤ型フラッシュメモリ１００の構成につき、図２を用いて説明する。図２に示されるように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、ソース線ドライバ１１４、ウェルドライバ１１５、制御回路としてのシーケンサ１１６、及びレジスタ１１７を備える。
【００２１】
メモリセルアレイ１１１は、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，ＢＬＫ２・・・）を備える。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２・・・）を備える。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１８を含む。各ＮＡＮＤストリング１１８は、直列接続された複数のメモリセルを含む。複数のメモリセルは、それぞれがワード線及びビット線に関連付けられる。
【００２２】
ロウデコーダ１１２は、対応するブロックのいずれかのワード線を選択し、選択ワード線及び非選択ワード線に適切な電圧を印加する。
【００２３】
センスアンプ１１３は、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンスし増幅する。センスアンプ１１３は、また、データの書き込み時には、書き込みデータをメモリセルに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われる。
【００２４】
ソース線ドライバ１１４は、ソース線に電圧を印加する。
【００２５】
ウェルドライバ１１５は、ウェル領域に電圧を印加する。上述のＮＡＮＤストリング１１８は、ウェル領域に配置されている。
【００２６】
レジスタ１１７は、種々の信号を保持する。例えば、レジスタ１１７は、データの書き込み及び消去等の動作が正常に完了したか否かをメモリコントローラ２００に通知する。
【００２７】
シーケンサ１１６は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。以下の説明における種々の制御信号は、例えばシーケンサ１１６によって生成される。例えば、シーケンサ１１６は、データ書き込みの終了を示す信号ＰＲＯＣＯＭＰ（ＰＲＯＣＯＭＰ−Ａ〜ＰＲＯＣＯＭＰ−Ｇ）を生成し、センスアンプ１１３へと送信する。
【００２８】
［メモリセルアレイ］
次に、上記メモリセルアレイ１１１の構成につき、図３を用いて説明する。図３に示されるように、ＮＡＮＤストリング１１８の各々は、複数のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択ゲートトランジスタＳＴ１、ＳＴ２とを含む。
【００２９】
メモリセルトランジスタＭＴは積層ゲートを備える。積層ゲートは、制御ゲートと電荷蓄積層とを含む。メモリセルトランジスタＭＴは、メモリセルとして機能し、データを不揮発に保持することができる。
【００３０】
複数のメモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１、ＳＴ２間に配置される。これらのメモリセルトランジスタＭＴは、直列に接続される。メモリセルトランジスタＭＴ７の一端は、選択ゲートトランジスタＳＴ１の一端に接続される。メモリセルトランジスタＭＴ０の一端は、選択ゲートトランジスタＳＴ２の一端に接続される。メモリセルアレイ１１１内で、同一行にあるＮＡＮＤストリング１１８の選択ゲートトランジスタＳＴ１の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１））に共通に接続される（２≦Ｌ）。選択ゲートトランジスタＳＴ２の他端はソース線ＳＬに共通に接続される。
【００３１】
ストリングユニットＳＵｎ内にある選択ゲートトランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤｎに接続される（０≦ｎ）。選択ゲートトランジスタＳＴ２のゲートは、複数のストリングユニットＳＵ間で同一の選択ゲート線ＳＧＳに接続される。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴｍの制御ゲートは、ワード線ＷＬｍに接続される（０≦ｍ≦７）。
【００３２】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、例えば一括して消去される。ただし、データの消去の方法はこれに限られず、例えばブロックＢＬＫよりも小さい単位で行われること等もある。データの読み出し及び書き込みは、「セルセット」と称される組に含まれる複数のメモリセルトランジスタＭＴにつき、一括して行われる。セルセットは、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴを含むセットである。
【００３３】
次に、メモリセルアレイ１１１の物理的な構成の例について説明する。
【００３４】
図４に示されるように、複数のＮＡＮＤストリング１１８は、ｐ型ウェル領域３０の上方に配置される。
【００３５】
ｐ型ウェル領域３０の上方には、配線層２１が配置される。配線層２１は選択ゲート線ＳＧＳとして機能する。配線層２１の上方には、配線層２２が配置される。配線層２２はダミーワード線ＤＷＬＳとして機能する。配線層２２の上方には、配線層２３が配置される。配線層２３はワード線ＷＬ０〜ＷＬ７として機能する。配線層２３の上方には、配線層２４が配置される。配線層２４はダミーワード線ＤＷＬＤとして機能する。配線層２４の上方には、配線層２５が配置される。配線層２５は選択ゲート線ＳＧＤとして機能する。これらの配線層２１〜２５は導電材を含む。これらの配線層２１〜２５の間には、層間絶縁膜が配置される。
【００３６】
配線層２２〜２４、及び層間絶縁膜は、ブロック絶縁層２６、電荷蓄積層２７、トンネル絶縁層２８、及びシリコンピラー２９を取り囲む。配線層２１，２５、及び層間絶縁膜は、トンネル絶縁層２８、及びシリコンピラー２９を取り囲む。
【００３７】
ブロック絶縁層２６、及び電荷蓄積層２７は、積層方向に、配線層２１，２２の間から配線層２４，２５の間まで延びる。トンネル絶縁層２８、及びシリコンピラー２９は、積層方向に延び、ビット線ＢＬからｐ型ウェル領域３０に達する。ブロック絶縁層２６は、配線層２２〜２４、及び層間絶縁膜の内面を覆う。電荷蓄積層２７はブロック絶縁層２６の内面を覆う。トンネル絶縁層２８は、電荷蓄積層２７、配線層２１，２５、及び層間絶縁膜の内面を覆う。シリコンピラー２９はトンネル絶縁層２８の内側に配置される。
【００３８】
以上により、ｐ型ウェル領域３０上に、選択ゲートトランジスタＳＴ２、ダミートランジスタＤＴＳ、メモリセルトランジスタＭＴ０〜ＭＴ７、ダミートランジスタＤＴＤ、及び選択ゲートトランジスタＳＴ１が配置される。シリコンピラー２９は、ＮＡＮＤストリング１１８の電流経路として機能する。シリコンピラー２９は、メモリセルトランジスタＭＴ、及び選択ゲートトランジスタＳＴ１，ＳＴ２の動作時にチャネルが形成される領域である。
【００３９】
シリコンピラー２９の上端は、ビット線ＢＬに接続される。ビット線ＢＬは、カラム方向に延び、センスアンプ１１３に接続される。
【００４０】
ｐ型ウェル領域３０内の表層部分には、ｎ＋型不純物拡散層３３及びｐ＋型不純物拡散層３４が設けられる。ｎ＋型不純物拡散層３３上には、コンタクトプラグ３５が配置される。コンタクトプラグ３５は積層方向に延びる。コンタクトプラグ３５の上端は、ソース線ＳＬに接続される。ソース線ＳＬは、ロウ方向に延び、ソース線ドライバ１１４に接続される。ｐ＋型不純物拡散層３４上には、コンタクトプラグ３７が配置される。コンタクトプラグ３７は積層方向に延びる。コンタクトプラグ３７の上端は、ウェル配線ＣＰＷＥＬＬに接続される。ウェル配線ＣＰＷＥＬＬは、ロウ方向に延び、ウェルドライバ１１５に接続される。
【００４１】
トンネル絶縁層２８は、隣接するＮＡＮＤストリング１１８間のｐ型ウェル領域３０上にも配置される。トンネル絶縁層２８及び選択ゲート線ＳＧＳは、ｎ＋型不純物拡散層３３と近接する領域にまで延びる。これにより、選択ゲートトランジスタＳＴ２に形成されるチャネルは、ｎ＋型不純物拡散層３３及びコンタクトプラグ３５を介してソース線ＳＬに接続される。
【００４２】
図４の構成は、ロウ方向に複数配列される。
【００４３】
（２）データの書き込み動作の例
次に、ＮＡＮＤ型フラッシュメモリ１００へのデータの書き込み動作の例について、図５から図１０を用いて説明する。
【００４４】
［メモリセルの閾値分布］
まず、書き込み動作の具体例につき説明する前に、メモリセルトランジスタＭＴの閾値電圧の分布につき図５を用いて説明する。
【００４５】
図５（ｅ）に示されるように、本実施形態に係る複数のメモリセルトランジスタＭＴは、例えば閾値電圧の低い順に、“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、及び“１０１”データを保持可能である。そして、各々のデータを保持する際のメモリセルトランジスタＭＴの閾値レベル（閾値電圧分布）は、それぞれ“Ｅ”レベル、及び“Ａ”〜“Ｇ”レベルである。
【００４６】
“Ｅ”レベルは、データが消去された状態における閾値電圧の分布である。Ｅ”レベルに含まれるメモリセルとして、閾値電圧が負のメモリセルに限られず、閾値電圧が正のメモリセルを含んでもよい。“Ｅ”レベルは、ベリファイ電圧ＥｒＶより低い。
【００４７】
“Ａ”〜“Ｇ”レベルは、電荷蓄積層２７（図４を参照）内に電子が注入された状態にあるメモリセルトランジスタＭＴの閾値レベルである。そして、例えば“Ａ”レベルはベリファイ電圧ＡＶよりも高く、ベリファイ電圧ＢＶより低い。“Ｂ”レベルはベリファイ電圧ＢＶよりも高く、ベリファイ電圧ＣＶより低い。“Ｇ”レベルはベリファイ電圧ＧＶよりも高い。
【００４８】
このようにメモリセルトランジスタＭＴは、その閾値電圧が８個の閾値レベルのいずれかに設定されることで、３ビットのデータ(8-level data)を記憶することができる。
【００４９】
［Ｆｏｇｇｙプログラム／Ｆｉｎｅプログラム］
次に、データの書き込み方法の大まかな概念につき、引き続き図５を用いて説明する。データの書き込みは、複数のメモリセルトランジスタＭＴに対し、例えば第１動作としてのＦｏｇｇｙプログラムと、第２動作としてのＦｉｎｅプログラムとに分けて行われる。ＦｏｇｇｙプログラムとＦｉｎｅプログラムとは、１つのコマンドに従って、シーケンサ１１６により実行される。
【００５０】
Ｆｏｇｇｙプログラムは、書き込みデータに対応した閾値分布（目標となる閾値分布）よりも広い閾値分布を有するように、メモリセルトランジスタＭＴに対して行われる書き込み動作である。すなわち、図５（ｂ）に示されるように、Ｆｏｇｇｙプログラムによれば、メモリセルトランジスタＭＴの閾値レベルは、“Ａ”〜“Ｇ”レベルよりも分布幅の広い“ＡＦ”〜“ＧＦ”レベルに設定される。例えば、“ＡＦ”レベルはベリファイ電圧ＡＶＦよりも高く、ベリファイ電圧ＢＶＦより低い。Ｆｏｇｇｙプログラムに対するベリファイ動作は、これらのベリファイ電圧ＡＶＦ〜ＧＶＦを用いて行われる。
【００５１】
これに対してＦｉｎｅプログラムは、Ｆｏｇｇｙプログラムによって形成された比較的広い閾値分布を狭めることにより、最終的な目標となる閾値分布を形成する動作である。すなわち、図５（ｅ）に示されるように、Ｆｉｎｅプログラムによれば、メモリセルトランジスタＭＴの閾値レベルは、“ＡＦ”〜“ＧＦ”レベルの分布幅を狭めることにより、“Ａ”〜“Ｇ”レベルに設定される。例えば、“Ａ”レベルはベリファイ電圧ＡＶよりも高く、ベリファイ電圧ＢＶより低い。Ｆｉｎｅプログラムに対するベリファイ動作は、これらのベリファイ電圧ＡＶＦ〜ＧＶＦを用いて行われる。
【００５２】
つまり、データの書き込みは二段階で行われ、メモリセルトランジスタＭＴの閾値レベルは、まずＦｏｇｇｙプログラムによって、目標の閾値分布よりも大まかな閾値分布に設定され、次にＦｉｎｅプログラムによって、目標の閾値分布に精密に設定される。
【００５３】
本実施形態では、このようなデータの書き込みが、あるワード線ＷＬに関連付けられたいずれかのセルセットに対して行われる。また、本実施形態では、１回の書き込み動作は、例えば１つのブロックＢＬＫ内の書き込み対象の全てのセルセットに対する書き込み動作が終了するまで行われる。この場合、本実施形態における書き込み動作は、ブロック単位で行われるとも言える。
【００５４】
［書き込み動作のフロー］
次に、本実施形態に係る書き込み動作の具体的な流れについて、図６を用いて説明する。本例では、データ書き込みは、ブロックＢＬＫ内の書き込み対象の全てのセルセットに対して順次行われる。
【００５５】
図６に示されるように、データは、ソース側のメモリセルトランジスタＭＴ（セレクトゲート線ＳＧＳに近いメモリセルトランジスタＭＴ）から順番に書き込まれる。以下で説明する動作は主に、メモリコントローラ２００から指示を受けたシーケンサ１１６により行われる。
【００５６】
まず、Ｆｏｇｇｙプログラムの実施に先立って、ＮＡＮＤ型フラッシュメモリ１００の例えば図示せぬ入出力バッファは、ワード線ＷＬｘ（ｘは０または正の値）のセルセットに書き込まれるデータを、メモリコントローラ２００から受け取る。そしてシーケンサ１１６は、入出力バッファに保持されるデータを、センスアンプ１１３のラッチ回路にロードする。ラッチ回路は、例えばビット線ＢＬ毎に設けられ、各ビット線ＢＬに対応する書き込みデータや読み出しデータを保持する回路である。そして書き込み時においてセンスアンプ１１３は、ラッチ回路に保持されたデータに従って、ビット線ＢＬに電圧を印加する。
【００５７】
また、書き込み対象となるセルセットのアドレスが、ＮＡＮＤ型フラッシュメモリ１００に対してメモリコントローラ２００から与えられ、このセルセットアドレスは、例えばレジスタ１１７に保持される。このセルセットアドレスによって、シーケンサ１１６は、いずれのストリングユニットＳＵにおけるいずれのワード線ＷＬに接続されたメモリセルトランジスタＭＴが書き込み対象であるかを判断出来る。つまりワード線ＷＬｘを判断出来る。
【００５８】
引き続きシーケンサ１１６は、レジスタ１１７内のセルセットアドレスを用いて、書き込み対象のセルセットに対応するワード線ＷＬｘが、ブロックＢＬＫ内の最終ワード線ＷＬ（つまり、図３の例であると、最終ストリングユニットＳＵ内のワード線ＷＬ７）であるか否かを判断する（Ｓ１２）。
【００５９】
ワード線ＷＬｘが最終のワード線ＷＬでなければ（Ｓ１２、ＮＯ）、シーケンサ１１６は、ワード線ＷＬｘのセルセットに対してＦｏｇｇｙプログラムを行う。また、入出力バッファは、Ｆｏｇｇｙプログラムと並行して、ワード線ＷＬｘ＋１のセルセットに書き込まれるデータをメモリコントローラ２００から受信する。そしてシーケンサ１１６は、入出力バッファに保持されるデータを、センスアンプ１１３のラッチ回路にロードする（Ｓ１３ａ）。ここで、「並行して」とは、ワード線ＷＬｘに対するＦｏｇｇｙプログラムの実施期間の一部または全体が、ワード線ＷＬｘ＋１に関連したデータの取得およびロードの実施期間の一部または全体と重なり合っていることを指す。
【００６０】
Ｆｏｇｇｙプログラムが終了したら、シーケンサ１１６は、ｘを１だけインクリメントする（Ｓ１４）。これにより、動作の対象が次のワード線ＷＬに移されて、ステップ１２に戻る。すなわちシーケンサ１１６は、書き込み対象のワード線ＷＬｘが最終のワード線ＷＬとなるまでステップＳ１２〜Ｓ１４の動作を繰り返す。
【００６１】
ワード線ＷＬｘが最終のワード線ＷＬであれば（Ｓ１２、ＹＥＳ）、シーケンサ１１６は、ワード線ＷＬｘのセルセットに対してＦｏｇｇｙプログラムを行う（Ｓ１３）。ワード線ＷＬｘが最終ワード線で無い場合と異なるのは、ステップＳ１３のＦｏｇｇｙプログラムと並行して書き込みデータのコントローラ２００からの転送が行われない点である。
【００６２】
ステップＳ１２〜Ｓ１４が繰り返され、さらにステップＳ１３が終了するまでの間、Ｆｏｇｇｙプログラムにより書き込みが行われたワード線ＷＬのセルセットから、順次、次の動作待ちの状態となる。つまり、ＦｏｇｇｙプログラムされたメモリセルトランジスタＭＴは、電荷蓄積層２７に電荷が注入されて、図５（ｂ）に示す閾値分布を保持する状態で放置される。
【００６３】
このようにＦｏｇｇｙプログラム直後にメモリセルトランジスタＭＴが放置されることで、このメモリセルトランジスタＭＴの閾値が変動する場合がある。この点につき、以下、簡単に説明する。すなわち、電荷蓄積層２７及びトンネル絶縁層２８とシリコンピラー２９のチャネルとの界面には、多くのトラップ準位が存在する場合がある。トラップ準位に捕獲された電荷は容易に放出されうる。特に、電荷の捕獲から放出までの時間（トラップ放出時定数）が短いトラップ準位は、fast trapと称される。fast trapが存在する界面から、Ｆｏｇｇｙプログラムにおけるベリファイ後、例えば数μｓ〜数ｍｓ程度で電荷が放出される（detrap）。
【００６４】
したがって、あるセルセットが次の動作待ちとなっている間に、例えば電荷蓄積層２７から電荷が放出されると、Ｆｏｇｇｙプログラムによりあるレベルまで上昇されたメモリセルトランジスタＭＴの閾値電圧が低下する（これを、「初期落ち」と呼ぶ）。
【００６５】
次に、シーケンサ１１６は、ｘの値をステップＳ１１のワード線ＷＬｘの値（すなわち初期値、言い換えれば、メモリコントローラ２００から受信したセルセットアドレスに対応したワード線ＷＬに対応する値ｘ）に戻す（Ｓ１５）。
【００６６】
引き続き、Ｆｉｎｅプログラムの実施に先立って、ＮＡＮＤ型フラッシュメモリ１００の例えば入出力バッファは、ワード線ＷＬｘのセルセットに書き込まれるデータを、メモリコントローラ２００から受け取る。そしてシーケンサ１１６は、入出力バッファに保持されるデータを、センスアンプ１１３のラッチ回路にロードする（Ｓ１６）。
【００６７】
また、書き込み対象となるセルセットのアドレスが、ＮＡＮＤ型フラッシュメモリ１００に対してメモリコントローラ２００から与えられ、このセルセットアドレスが例えばレジスタ１１７に保持される。シーケンサ１１６は、このセルセットアドレスに対応するワード線ＷＬｘが、ブロックＢＬＫ内の最終のワード線ＷＬであるか否かを判断する（Ｓ１７）。
【００６８】
ワード線ＷＬｘが最終のワード線ＷＬでなければ（Ｓ１７、ＮＯ）、シーケンサ１１６は、ワード線ＷＬｘのセルセットに対してＦｉｎｅプログラムを行う。また、入出力バッファは、Ｆｉｎｅプログラムと並行して、ワード線ＷＬｘ＋１のセルセットに書き込まれるデータをメモリコントローラ２００から受信する。そしてシーケンサ１１６は、入出力バッファに保持されるデータを、センスアンプ１１３のラッチ回路にロードする（Ｓ１８ａ）。Ｆｉｎｅプログラムが終了したら、シーケンサ１１６は、ｘを１だけインクリメントする（Ｓ１９）。これにより、動作の対象が次のワード線ＷＬに移されて、ステップ１７に戻る。シーケンサ１１６は、書き込み対象のワード線ＷＬｘが最終のワード線ＷＬとなるまでステップＳ１７〜Ｓ１９の動作を繰り返す。ステップＳ１７〜Ｓ１９が繰り返されることで、次の動作待ちとなっていたワード線ＷＬのセルセットに対して、順次、Ｆｉｎｅプログラムが行われる。
【００６９】
ワード線ＷＬｘが最終のワード線ＷＬであれば（Ｓ１７、ＹＥＳ）、シーケンサ１１６は、ワード線ＷＬｘのセルセットに対してＦｉｎｅプログラムを行い（Ｓ１８）、書き込み動作を終了する。
【００７０】
本実施形態では、このように、あるワード線ＷＬｘに関連付けられたセルセットは、Ｆｏｇｇｙプログラムが実施されてからＦｉｎｅプログラムが実施されるまでの間、動作待ちの期間を有する。あるワード線ＷＬｘのセルセットの動作待ち期間は、そのブロックＢＬＫ内の、ワード線ＷＬｘ＋１以降の全セルセットに対するＦｏｇｇｙプログラムが完了し、ワード線ＷＬｘ−１以前の全セルセットに対するＦｉｎｅプログラムが完了するまでの期間である。
【００７１】
なお、Ｆｏｇｇｙプログラム及びＦｉｎｅプログラムが行われるワード線ＷＬの順序は昇順としたが、これに限られない。１つのワード線ＷＬにおいて、ＦｏｇｇｙプログラムとＦｉｎｅプログラムとの間に動作待ち時間が設けられれば、各プログラムにおけるワード線ＷＬの順序は任意である。
【００７２】
［書き込み及びベリファイの詳細について］
上記のＦｏｇｇｙプログラム及びＦｉｎｅプログラムにおける処理の詳細について、図７を用いて説明する。Ｆｏｇｇｙプログラム及びＦｉｎｅプログラムは、共に、図７に示されるフローに従って行われる。以下の動作は主に、メモリコントローラ２００から指示を受けたシーケンサ１１６により行われる。
【００７３】
図７に示されるように、シーケンサ１１６はまず、セルセット単位でメモリセルトランジスタＭＴにデータを書き込む（Ｆｏｇｇｙ書き込み、またはＦｉｎｅ書き込み）（Ｓ２１）。
【００７４】
次にシーケンサ１１６は、ステップＳ２１でデータを書き込んだメモリセルトランジスタＭＴに対し、ベリファイ（Ｆｏｇｇｙベリファイ、またはＦｉｎｅベリファイ）を行い（Ｓ２２）、規定数以上のメモリセルトランジスタＭＴがベリファイにパスしたか否かを判定する（Ｓ２３）。ベリファイにおいて、シーケンサ１１６は、ステップＳ２１でデータを書き込んだメモリセルトランジスタＭＴからデータを読み出し、当該メモリセルトランジスタＭＴが実際に有する閾値電圧とベリファイ電圧とを比較する。あるメモリセルトランジスタＭＴの閾値電圧がベリファイ電圧より高ければ、シーケンサ１１６は、そのメモリセルトランジスタＭＴはベリファイにパスしたと判定する。つまり、当該メモリセルトランジスタＭＴの閾値電圧は、Ｆｏｇｇｙ書き込みまたはＦｉｎｅ書き込みにおいて目標となる書き込みレベルまで上昇したと判断する。他方で、あるメモリセルトランジスタＭＴの閾値電圧がベリファイ電圧より低ければ、シーケンサ１１６は、そのメモリセルトランジスタＭＴはベリファイにフェイルしたと判定する。つまり、当該メモリセルトランジスタＭＴの閾値電圧は、必要な書き込みレベルまで上昇しておらず、更にプログラムを繰り返す必要があると判断する。
【００７５】
ベリファイにパスしたメモリセルトランジスタ数が規定値以上であったときは（Ｓ２３、ＹＥＳ）、シーケンサ１１６は、書き込み動作が成功したと判断し、プログラムを終了する。
【００７６】
ベリファイにパスしたメモリセルトランジスタ数が規定値未満であったときは（ＮＯ）、シーケンサ１１６は、書き込みとベリファイとのセットの繰り返し回数が最大値に達したか否かを判定する（Ｓ２４）。
【００７７】
シーケンサ１１６は、書き込み及びベリファイの繰り返し回数が最大値に達していなければ（Ｓ２４、ＮＯ）、メモリセルトランジスタＭＴに印加する電圧ＶＰＧＭをステップアップして（Ｓ２５）、このステップアップされた電圧ＶＰＧＭを用いて、メモリセルトランジスタＭＴに再書き込みを行う（Ｓ２６）。ステップＳ２２〜Ｓ２６までの動作は、ベリファイにパスしたメモリセルトランジスタ数が規定値以上となるか、書き込み及びベリファイの繰り返し回数が最大値に達するまで繰り返される。このような書き込みとベリファイとのセットの繰り返しは、書き込みループとも称される。
【００７８】
ベリファイにパスしたメモリセルトランジスタ数が規定値以上となることなく、書き込み及びベリファイの繰り返し回数が最大値に達したときは（Ｓ２４、ＹＥＳ）、シーケンサ１１６は、プログラムフェイルでプログラムを終了する（Ｓ２７）。つまり、ＮＡＮＤ型フラッシュメモリ１００は、書き込み動作に失敗する。
【００７９】
図８は、上記のＦｏｇｇｙプログラム及びＦｉｎｅプログラム時に、ワード線ＷＬに印加される電圧ＶＰＧＭ及びベリファイ電圧ＶｖｆｙＦ，Ｖｖｆｙを示す。ベリファイ電圧ＶｖｆｙＦは、Ｆｏｇｇｙプログラムに対応したベリファイ電圧であり、電圧ＡＶＦ〜ＧＶＦのいずれかである。またベリファイ電圧Ｖｖｆｙは、Ｆｉｎｅプログラムに対応したベリファイ電圧であり、電圧ＡＶ〜ＧＶのいずれかである。
【００８０】
図８に示されるように、Ｆｏｇｇｙプログラムでは、電圧ＶＰＧＭ及びベリファイ電圧ＶｖｆｙＦが、交互に繰り返しワード線ＷＬに印加される。またＦｉｎｅプログラムでは、電圧ＶＰＧＭ及びベリファイ電圧Ｖｖｆｙが、交互に繰り返しワード線ＷＬに印加される。
【００８１】
また、Ｆｏｇｇｙプログラムにおける電圧ＶＰＧＭのパルス幅とＦｉｎｅプログラムにおける電圧ＶＰＧＭのパルス幅とは等しく、またＦｏｇｇｙプログラムにおける電圧Ｖｖｆｙのパルス幅とＦｉｎｅプログラムにおける電圧ＶＰｖｆｙＦのパルス幅とは等しい。更に、Ｆｏｇｇｙプログラムにおいて電圧ＶＰＧＭが印加される間隔は、Ｆｉｎｅプログラムにおいて電圧ＶＰＧＭが印加される間隔と等しい。これらの電圧の印加は、かかるワード線ＷＬに接続されたメモリセルトランジスタＭＴが、それぞれのプログラムにおいて、ベリファイにパスするまで、或いは、最大繰り返し数に達するまで繰り返される。
【００８２】
電圧ＶＰＧＭは、繰り返し回数が増すごとにステップアップされる。そしてＦｏｇｇｙプログラムにおけるＶＰＧＭのステップアップ幅はΔＶＰＧＭ＿Ｆであり、ＦｉｎｅプログラムにおけるＶＰＧＭのステップアップ幅はΔＶＰＧＭである。そして、ΔＶＰＧＭ＿Ｆ＞ΔＶＰＧＭである。
【００８３】
また、あるデータに対応するベリファイ電圧を比較した際には、Ｖｖｆｙ＞ＶｖｆｙＦなる関係が成り立つ。つまり、例えば“１１０”データを書き込む際におけるＦｏｇｇｙプログラム時のベリファイレベルＡＶＦは、Ｆｉｎｅプログラム時のベリファイレベルＶｖｆｙＦよりも大きい。同様に、ＢＶ＞ＢＶＦであり、またＧＶ＞ＧＶＦである。
【００８４】
（３）本実施形態にかかる効果
本実施形態によれば、以下の１つまたは複数の効果を奏する。
【００８５】
（Ａ）本実施形態によれば、シーケンサ１１６は、書き込み動作では、順に、第１セルセットにＦｏｇｇｙプログラムを行い、第２セルセットにＦｏｇｇｙプログラムを行い、第１セルセットにＦｉｎｅプログラムを行い、第２セルセットにＦｉｎｅプログラムを行う。
【００８６】
これに対して、例えば比較例のＮＡＮＤ型フラッシュメモリでは、１つのワード線に関連付けられたセルセットに対し、ＦｏｇｇｙプログラムとＦｉｎｅプログラムとが連続して行われる。その後、次のワード線でＦｏｇｇｙプログラムとＦｉｎｅプログラムとが行われ、さらに次のワード線でＦｏｇｇｙプログラムとＦｉｎｅプログラムとが行われる。
【００８７】
しかしながら、このような書き込み方法では、Ｆｉｎｅプログラム中、または、Ｆｉｎｅプログラムのベリファイ後に、前述したようにメモリセルの閾値電圧が初期落ちしてしまうことがある。これにより、閾値電圧の分布が、規定の幅より広い幅となってしまいＥＣＣで訂正できない場合がある。また、ベリファイ中に初期落ちが起きてベリファイをなかなかパスせず、プログラム時間が長くなってしまう場合がある。
【００８８】
この点、本実施形態においては、１つのワード線ＷＬに関連付けられた、あるセルセット（第１セルセット）に対し、Ｆｏｇｇｙプログラム後、ただちにＦｉｎｅプログラムは実施することなく、別のセルセットに対するＦｏｇｇｙプログラム（及び／またはＦｉｎｅプログラム）が実施される。従って、この別のセルセットに対するプログラムの期間、第１セルセットは放置状態（次の動作待ちの状態）となり、この間に、閾値電圧の初期落ちが起きる。
【００８９】
このように、Ｆｉｎｅプログラムを開始する前に放置状態にすることで、少なくともある程度、初期落ちが終息した状態で、Ｆｉｎｅプログラムを実施することができる。よって、Ｆｉｎｅプログラム中に初期落ちが起きて、書き込みループの繰り返し回数が増加してしまったり、プログラムフェイルしてしまったりすることが抑制される。
【００９０】
また、Ｆｉｎｅプログラムにおけるベリファイをパスした後に閾値電圧が低下し、メモリセルが保持するデータが誤った値に変わってしまうことを抑止することができる。
【００９１】
以上により、本実施形態によれば、メモリセルの閾値電圧の分布の幅の広がりを抑制しつつ、より正確にデータを書き込むことができる。また、Ｆｉｎｅプログラム時の書き込みループ回数を低減して、プログラム時間を短縮することができる。
【００９２】
（Ｂ）データの書き込みをＦｏｇｇｙプログラムとＦｉｎｅプログラムとの二段階で行う場合、Ｆｉｎｅプログラム時には、当然ながらＦｏｇｇｙプログラム時に用いたセルセットデータが必要である。従って、例えば１０本のワード線ＷＬに対して、まずＦｏｇｇｙプログラムを実施し、次にこの１０本のワード線ＷＬに対してＦｉｎｅプログラムを実施しようとした場合、単純に考えると、センスアンプは、最大でワード線１０本分のセルセットデータを保持しておく必要がある（具体的には、ワード線ＷＬ０〜ＷＬ９の順でデータを書き込む場合を想定すれば、ワード線ＷＬ０のＦｉｎｅプログラムを実行する際には、ワード線ＷＬ０〜ＷＬ９についてのセルセットデータを保持しておく必要がある）。
【００９３】
しかし本実施形態によれば、各ワード線ＷＬに対してＦｉｎｅプログラムを実行する際に、セルセットデータをメモリコントローラ２００から改めて受信する。従ってセンスアンプ１１３は、Ｆｉｎｅプログラムを実行するまでセルセットデータを保持しておく必要が無い。よって、センスアンプ１１３に用意すべきラッチ回路数を増やすことなく、本実施形態を実現出来る。
【００９４】
＜第２実施形態＞
次に、第２実施形態に係る半導体記憶装置について説明する。
【００９５】
本実施形態に係るＮＡＮＤ型フラッシュメモリは、Ｆｉｎｅプログラム後の初期落ちを促進させるステップ（これを、以下、リバースパルス・ステップと呼ぶ）が挿入される点において、上述の実施形態とは異なる。それ以外の点において、本実施形態に係るＮＡＮＤ型フラッシュメモリ及びメモリシステムは、上述の実施形態に係るＮＡＮＤ型フラッシュメモリ１００及びメモリシステム１と同様の構成を備える。以下の動作は主に、メモリコントローラ２００から指示を受けたシーケンサ１１６により行われる。
【００９６】
（１）リバースパルス・ステップの概念について
本実施形態の書き込み動作において、シーケンサ１１６は、例えばＦｉｎｅプログラム終了後に例えば１回、リバースパルス・ステップを挿入する。このリバースパルス・ステップにおいて、シーケンサ１１６はメモリセルトランジスタＭＴのトンネル絶縁層２８に、プログラム時とは逆方向の電界を印加する。これにより、Ｆｉｎｅプログラム後の初期落ちを促進することで、Ｆｉｎｅプログラム後の閾値変動を抑制する。
【００９７】
（１）データの書き込み動作の例
本実施形態に係るデータの書き込み方法につき、以下、詳細に説明する。図９は、本実施形態に係るデータの書き込み時におけるワード線電圧の時間変化を示しており、太線で描いた実線の波形は選択ワード線ＷＬの電位を示し、同じく太線で描いた破線の波形は非選択ワード線ＷＬの電位を示す。また、細線で描いた２本の実線の波形のうち、一方は、非選択メモリセルトランジスタＭＴのチャネル電位を示し、他方は、選択メモリセルトランジスタＭＴのベリファイ時のソース線ＳＬの電位を示す。図１０は、プログラム時及びリバースパルス・ステップ時における選択ＮＡＮＤストリングの断面図及び回路図である。
【００９８】
図９及び図１０に示されるように、Ｆｏｇｇｙプログラムでは、シーケンサ１１６の命令に従って、ロウデコーダ１１２は、選択ゲート線ＳＧＤには電圧ＶＳＧＤを印加し、選択ＮＡＮＤストリング１１８の選択ゲートトランジスタＳＴ１をオンさせる。このように、シーケンサ１１６は、選択ゲート線ＳＧＤを選択した状態で、選択ワード線ＷＬに電圧ＶＰＧＭを印加し、非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加させる。なお、電圧ＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、後述するカップリングによりチャネル電位を上昇させる電圧である。また電圧ＶＰＧＭは、ＦＮトンネリングによって電荷蓄積層に電荷を注入するときにワード線ＷＬに印加される電圧であり、ＶＰＧＭ＞ＶＰＡＳＳである。更に、センスアンプ１１３がビット線ＢＬに０Ｖを印加することにより、シリコンピラー２９のチャネル電位は例えば０Ｖとなる。以上により、電圧ＶＰＧＭによって選択メモリセルトランジスタＭＴの電荷蓄積層２７に電子ｅ−が注入され、書き込みが行われる。
【００９９】
続いて、シーケンサ１１６の命令に応答してロウデコーダ１１２が選択トランジスタＳＴ１，ＳＴ２をオンした状態で、選択ワード線ＷＬにベリファイ電圧Ｖｖｆｙを印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。電圧ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧である。これにより、センスアンプ１１３が選択メモリセルトランジスタＭＴのデータを読み出す。そしてシーケンサ１１６は、選択メモリセルトランジスタＭＴの閾値電圧が目標の値に達するまで、あるいは、プログラムフェイルするまで、上記書き込み及びベリファイを繰り返す。“ＡＦ”〜“ＧＦ”レベルのうち、より低い閾値レベルに書き込まれるメモリセルトランジスタＭＴから順にベリファイをパスする。
【０１００】
ベリファイをパスしたメモリセルトランジスタＭＴを含むＮＡＮＤストリング１１８においては、シーケンサ１１６は、例えば電圧ＶＰＧＭの印加の際、選択ゲートトランジスタＳＴ１をオフする。これにより、ベリファイをパスしていないメモリセルトランジスタＭＴへの書き込みが終了するまでの間、シーケンサ１１６は、ベリファイをパスしたメモリセルトランジスタＭＴへの書き込みを行わない。また、例えば電圧Ｖｖｆｙの印加の際、シーケンサ１１６は、ベリファイをパスしたメモリセルトランジスタＭＴからは、データを読み出さず、かかるメモリセルトランジスタＭＴをベリファイしない。
【０１０１】
Ｆｏｇｇｙプログラムにおけるベリファイが終了すると、選択メモリセルトランジスタＭＴは次の動作待ちの状態となる。そして第１実施形態で説明したように、この動作待ちの間に、電荷が放出されることにより閾値電圧が初期落ちすることがある。
【０１０２】
Ｆｉｎｅプログラムでも、上記のＦｏｇｇｙプログラムと同様、シーケンサ１１６は、選択メモリセルトランジスタＭＴに書き込みを行う。シーケンサ１１６は、書き込みデータをベリファイする。また、シーケンサ１１６は、選択メモリセルトランジスタＭＴの閾値電圧が目標値に達するまで、または、プログラムフェイルするまで、書き込み及びベリファイを繰り返す。
【０１０３】
シーケンサ１１６は、ベリファイをパスしたメモリセルトランジスタＭＴには、ベリファイをパスしていないメモリセルトランジスタＭＴの書き込みが終了するまで、データの書き込みを行わない。ベリファイのタイミングでは、シーケンサ１１６は、かかるメモリセルトランジスタＭＴのデータをベリファイしない。
【０１０４】
ある閾値レベルについてのＦｉｎｅプログラムが終了するごとに、シーケンサ１１６は、センスアンプに信号ＰＲＯＣＯＭＰを送信する。例えば、“Ａ”レベルへと書き込まれる選択メモリセルトランジスタＭＴの規定数以上に対し、Ｆｉｎｅプログラムが成功すると、シーケンサ１１６は、センスアンプへと信号ＰＲＯＣＯＭＰ−Ａを送信する。シーケンサ１１６は、全ての閾値レベルについてＦｉｎｅプログラムが終了し、信号ＰＲＯＣＯＭＰ−Ａ〜ＰＲＯＣＯＭＰ−Ｇまでを送信すると、リバースパルス・ステップを行う。
【０１０５】
すなわち、シーケンサ１１６は、ワード線毎にリバースパルス・ステップを行う。リバースパルス・ステップにおいて、シーケンサ１１６は、ビット線ＢＬの電位をＶＤＤ（例えば、正電圧）とする。引き続きシーケンサ１１６は、電圧ＶＳＧＤを、選択トランジスタＳＴ１がビット線ＢＬの電位をチャネルに転送したのちにカットオフするよう制御する。
【０１０６】
このように、シーケンサ１１６は、選択ゲートトランジスタＳＴ１をオフした状態で、非選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。更に、シーケンサ１１６は、選択ワード線ＷＬには電圧ＶＳＳ（例えば０Ｖ）を印加する。この状態は、書き込み時にこれら選択および非選択のワード線ＷＬに印加される電圧の大小関係と逆である。
【０１０７】
以上のように電圧が印加されることにより、非選択メモリトランジスタＭＴでは、シリコンピラー２９に形成されたチャネルが電気的にフローティングの状態となり、その電位は非選択ワード線ＷＬとのカップリングにより、略ＶＰＡＳＳまで上昇する。一方、選択メモリセルトランジスタＭＴでは、チャネルは形成されない。この結果、選択メモリセルトランジスタＭＴのトンネル絶縁層２８に書き込み時とは逆方向の電界が印加される。このような電界、及び非選択メモリセルトランジスタＭＴのチャネル電位によって、選択メモリセルトランジスタＭＴのトンネル絶縁層２８等にトラップされていた電子ｅ−が、非選択メモリセルトランジスタＭＴのチャネルに引き寄せられる。結果、トラップされた電子ｅ−がトンネル絶縁層２８等から放出される。
【０１０８】
リバースパルス・ステップ後、シーケンサ１１６は、選択メモリセルトランジスタＭＴのベリファイを行い、パスしなければＦｉｎｅプログラムを再度行う。パスすれば、書き込み動作を終了する。
【０１０９】
なお、Ｆｉｎｅプログラム後のリバースパルス・ステップは、１回のみに限らず、例えば２回以上行っても良い。
【０１１０】
（２）本実施形態にかかる効果
本実施形態によれば、上述の実施形態の効果のほか、以下の１つまたは複数の効果を奏する。
【０１１１】
（Ａ）本実施形態によれば、書き込み動作の終了後、リバースパルス・ステップにより、選択ＮＡＮＤストリング１１８に属する非選択メモリセルトランジスタＭＴのチャネル電位が上昇され、且つ選択ワード線ＷＬに例えばＶＳＳを印加する。このように、Ｆｉｎｅプログラム終了後にリバースパルス・ステップを行うことで、Ｆｉｎｅプログラム後の初期落ちを促進させることができる。その後、更にベリファイを行い、また、適宜再書き込みを行うことで、メモリセルトランジスタＭＴの最終的な閾値電圧を所望の値とすることができる。
【０１１２】
（Ｂ）本実施形態によれば、Ｆｉｎｅプログラム終了後に１回リバースパルス・ステップを行う。これにより、書き込み動作の時間を長期化させることなく、最終的な閾値電圧を所望の値とすることができる。
【０１１３】
例えば、比較例の書き込み動作においては、ＦｏｇｇｙプログラムとＦｉｎｅプログラムとが連続的に行われる。Ｆｉｎｅプログラムにおいて、Ｆｏｇｇｙプログラムに起因する初期落ちが継続的に起こり続ける場合がある。Ｆｉｎｅプログラムでは、Ｆｉｎｅプログラムに起因する初期落ちも起こり得る。これらの初期落ちを解消するには、例えばＦｏｇｇｙプログラム及びＦｉｎｅプログラムの毎ベリファイ前に、リバースパルス・ステップを挿入すること等が考えられる。
【０１１４】
これに対して本実施形態では、Ｆｏｇｇｙプログラム終了後に各メモリセルトランジスタＭＴが動作待ちの状態となる。これにより、第１実施形態で説明したように、この間にＦｏｇｇｙプログラムに起因する初期落ちが生じる時間が確保される。このため、Ｆｉｎｅプログラムが開始されたときには、Ｆｏｇｇｙプログラムに起因する初期落ちは、少なくともある程度終息している。よって、Ｆｉｎｅプログラムにおいては、Ｆｉｎｅプログラムに起因する初期落ちのみをリバースパルス・ステップにより促進させればよい。それには、例えばリバースパルス・ステップをＦｉｎｅプログラム終了後に例えば１回行えばよい。よって、例えば上記の比較例に比べ、書き込み動作の時間を短縮することができる。また、リバースパルスを毎回行う場合と比べてディスターブが低減される。
【０１１５】
（３）本実施形態にかかる変形例
本実施形態の変形例に係る半導体記憶装置について、図１１及び図１２を用いて説明する。
【０１１６】
図１１の変形例は、上記実施形態で説明したリバースパルス・ステップとは異なるステップにより、初期落ちを促進させるものである。以下では本ステップを、負電圧印加ステップと呼び、上述の実施形態と異なる点についてのみ説明する。
【０１１７】
図１１に示されるように、本変形例に係るシーケンサ１１６は、負電圧印加ステップでは、選択ゲートトランジスタＳＴ１，ＳＴ２をオフした状態で、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。シーケンサ１１６は、選択ワード線ＷＬには負電圧を印加する。これにより、選択メモリセルトランジスタＭＴのトンネル絶縁層２８に負電圧が印加され、トンネル絶縁層２８等にトラップされた電子ｅ−が放出される。選択ゲートトランジスタＳＴ１，ＳＴ２がオフであるため、非選択メモリセルトランジスタＭＴのチャネルは、電圧ＶＲＥＡＤによって上昇する。トラップされた電子ｅ−が電位の上昇したチャネルに引き寄せられることによっても、トンネル絶縁層２８からの電子ｅ−の放出が促進される。
【０１１８】
このように、メモリセルトランジスタＭＴのトンネル絶縁層２８に負電圧を印加するには、例えばトリプルウェル構造を用い、また、例えばＮＡＮＤ型フラッシュメモリ１００の外部から負電圧生成回路を接続すればよい。トリプルウェルは半導体基板に配置され、トリプルウェルの上方にメモリセルトランジスタＭＴが配置される。トリプルウェルは、第１ウェルと、第１ウェル中の第２ウェルと、第２ウェル中の第３ウェルとを含む。トリプルウェルの上方のメモリセルトランジスタＭＴに電圧を印加することで、トラップされた電子ｅ−の放出が促進される。
【０１１９】
図１２は別の変形例を示す。図１２の変形例は、Ｆｉｎｅプログラム毎のベリファイ前にリバースパルス・ステップを挿入するか否かを選択できる点において、上述の実施形態と異なる。
【０１２０】
図１２に示されるように、ＮＡＮＤ型フラッシュメモリ１００に書き込み動作を開始させるにあたって、メモリコントローラ２００は、書き込みが行われるセルセット数ｎをカウントする（Ｓ３１）。
【０１２１】
書き込みセルセット数ｎが、メモリコントローラ２００が保持する、ある値ｙよりも大きければ、メモリコントローラ２００は、コマンドＡを送信する。書き込みセルセット数ｎが、ある値ｙ以下であれば、メモリコントローラ２００は、コマンドＢを送信する（Ｓ３２）。ある値ｙについては後述する。コマンドＡは、Ｆｏｇｇｙプログラム終了後に各メモリセルが動作待ちの状態となるプログラムを指示する。コマンドＢは、例えばＦｉｎｅプログラム毎のベリファイ前にリバースパルス・ステップが行われるプログラムを指示する。これに替えて、或いは、これに加えて、Ｆｏｇｇｙプログラム毎のベリファイ前にリバースパルス・ステップが行われてもよい。
【０１２２】
メモリコントローラ２００は、書き込みデータとともに、コマンドＡまたはコマンドＢをＮＡＮＤ型フラッシュメモリ１００に転送する（Ｓ３３）。その後、ＮＡＮＤ型フラッシュメモリ１００は、選択されたコマンドＡまたはコマンドＢに従って、Ｆｏｇｇｙプログラム及びＦｉｎｅプログラムを行う（Ｓ３４，Ｓ３５）。
【０１２３】
本変形例によれば、書き込みセルセット数ｎが充分に大きいとき（ｎ＞ｙ）には、Ｆｏｇｇｙプログラム終了後、個々のメモリセルに対して充分な時間が確保されるため、リバースパルス・ステップは行われない。しかし、書き込みセルセット数ｎが小さすぎるとき（ｎ≦ｙ）は、Ｆｏｇｇｙプログラム終了後に、個々のメモリセルが動作待ちとなる時間が短すぎ、初期落ちが生じる時間が充分に確保されない可能性がある。そこで、例えばＦｏｇｇｙプログラムとＦｉｎｅプログラムとは連続的に行われ、その代わりに、リバースパルス・ステップにより初期落ちを促進させる。値ｙは、ｙ個のセルセットのＦｏｇｇｙプログラムに要する時間が、Ｆｏｇｇｙプログラムに起因する初期落ちが生じるのに要する時間より長くなるように決定される。
【０１２４】
このように、本変形例によれば、書き込みセルセット数ｎの多寡に応じて、その時々で、より効率的なコマンドＡ，Ｂを選択することができ、書き込み動作の時間を短縮することができる。
【０１２５】
なお、本変形例において、リバースパルス・ステップの代わりに負電圧印加ステップが行われてもよい。
【０１２６】
＜第３実施形態＞
次に、第３実施形態に係る半導体記憶装置について、図１３から図１７を用いて説明する。
【０１２７】
本実施形態に係るＮＡＮＤ型フラッシュメモリは、Ｆｏｇｇｙプログラム及びＦｉｎｅプログラムに加え、ＬＭプログラムを行う点において、上述の実施形態とは異なる。
【０１２８】
これ以外の点において、本実施形態に係るＮＡＮＤ型フラッシュメモリ及びメモリシステムは、上述の実施形態に係るＮＡＮＤ型フラッシュメモリ１００及びメモリシステム１と同様の構成を備える。以下の動作は主に、メモリコントローラ２００から指示を受けたシーケンサ１１６により行われる。
【０１２９】
書き込み動作の単位となるセルセットは、更に、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、及びＵｐｐｅｒページに分けることができる。上述の３ビットデータのうち、Ｌｏｗｅｒページは、下位のビットデータが書き込まれるページである。Ｍｉｄｄｌｅページは、中位のビットデータが書き込まれるページである。Ｕｐｐｅｒページは、上位のビットデータが書き込まれるページである。このように、１つのワード線ＷＬと接続されたメモリセルの記憶空間には、３つのページが割り当てられる。
【０１３０】
（１）データの書き込み動作の例
本実施形態に係る書き込み動作について、図１３を用いて説明する。図１３（ａ）のように、消去状態にあるメモリセルに対して、第１実施形態で説明した第１動作（Ｆｏｇｇｙプログラム）及び第２動作（Ｆｉｎｅプログラム）に加えて、第３動作としてのＬＭプログラムが行われることで、図１３（ｂ）のように、“ＬＭ”レベルの閾値電圧のデータが書き込まれる。ＬＭレベルへの書き込み時には、ワード線ＷＬには電圧ＶＰＧＭが印加される。そして、ＬＭプログラムを繰り返す度に、電圧ＶＰＧＭがステップアップされる。このステップアップ幅は、前述のΔＶＰＧＭ＿Ｆと同じであっても良いし、ΔＶＰＧＭ＿Ｆよりも大きくても良いし、小さくても良い。
【０１３１】
“ＬＭ”レベルの閾値電圧は、ベリファイ電圧ＬＭＶよりも高く、少なくとも電圧ＡＶＦより高く、電圧ＧＶＦより低い。そしてＬＭプログラムにおけるベリファイでは、ベリファイ電圧として電圧ＬＭＶが用いられる。これによりメモリセルの閾値レベルは、“Ｅ”レベル、及び“ＬＭ”レベルのいずれかに設定される。
【０１３２】
図１３及び図１４（ａ）に示されるように、本実施形態では、シーケンサ１１６が、各ワード線ＷＬに関連付けられたセルセットに対して、ＬＭプログラムと、Ｆｏｇｇｙプログラムとを連続的に行う。このときの動作順は、例えばワード線ＷＬｘ（図１４の例えばＷＬ１）に対してＬＭプログラムが行われた後、ワード線ＷＬｘ−１（同ＷＬ０）に対してＦｏｇｇｙプログラムが行われ、更にその後、ＷＬｘ＋１（同ＷＬ２）に対してＬＭプログラムが行われ、更にその後、ワード線ＷＬｘ（同ＷＬ１）に対してＦｏｇｇｙプログラムが行われる。
【０１３３】
ワード線ＷＬのセルセットに書き込まれるデータは、各プログラムを行う前に、毎回、メモリコントローラ２００から取得される。例えば、ＮＡＮＤ型フラッシュメモリ１００の入出力バッファは、ワード線ＷＬｘのセルセットに対しＬＭプログラムが行われるのと並行して、ワード線ＷＬｘ−１のセルセットに書き込まれるデータをメモリコントローラ２００から取得する。シーケンサ１１６は、かかるデータをセンスアンプ１１３のラッチ回路にロードする。入出力バッファは、ワード線ＷＬｘのセルセットに対しＦｏｇｇｙプログラムが行われるのと並行して、ワード線ＷＬｘ＋２のセルセットに書き込まれるデータをメモリコントローラ２００から取得する。シーケンサ１１６は、かかるデータをラッチ回路にロードする。
【０１３４】
このように、シーケンサ１１６は、ブロックＢＬＫ内の全てのワード線ＷＬについて、これらに関連付けられたセルセットのＬＭプログラム、及びＦｏｇｇｙプログラムを行う。この間、Ｆｏｇｇｙプログラムが終了したセルセットから、次の動作待ちの状態となる。あるワード線ＷＬｘのセルセットの動作待ち期間は、そのブロックＢＬＫ内の、ワード線ＷＬｘ＋１以降の全セルセットに対するＬＭプログラム及びＦｏｇｇｙプログラムが完了し、ワード線ＷＬｘ−１以前の全セルセットに対するＦｉｎｅプログラムが完了するまでの期間である。
【０１３５】
全てのワード線ＷＬについて上記動作が終了すると、シーケンサ１１６は、Ｆｉｎｅプログラムを開始する。このときの動作順は、例えばワード線ＷＬｘに対してＦｉｎｅプログラムが行われた後、ワード線ＷＬｘ＋１に対してＦｉｎｅプログラムが行われる。
【０１３６】
ワード線ＷＬのセルセットに書き込まれるデータは、Ｆｉｎｅプログラムを行う前に、毎回、メモリコントローラ２００から取得される。例えば、入出力バッファは、ワード線ＷＬｘのセルセットに対しＦｉｎｅプログラムが行われる間に、ワード線ＷＬｘ＋１のセルセットに書き込まれるデータをメモリコントローラ２００から取得する。シーケンサ１１６は、かかるデータをラッチ回路にロードする。
【０１３７】
このように、ブロックＢＬＫ内の全てのワード線ＷＬについて、かかるデータを、これらに関連付けられたセルセットのＦｉｎｅプログラムを行う。
【０１３８】
以上により、本実施形態に係る書き込み動作が行われる。
【０１３９】
なお、ＬＭプログラム及びＦｏｇｇｙプログラムが行われるワード線ＷＬの順序は、上記の例に限られない。１つのワード線ＷＬにおいて、ＦｏｇｇｙプログラムとＦｉｎｅプログラムとの間に動作待ち時間が設けられれば、ＬＭプログラム及びＦｏｇｇｙプログラムの実施順は任意である。
【０１４０】
図１４（ｂ）に示されるように、比較例においては、連続的に、ワード線ＷＬｘ＋１のセルセットにＬＭプログラムが行われ、その後、ワード線ＷＬｘのセルセットにＦｏｇｇｙプログラムが行われ、その後、ワード線ＷＬｘ−１のセルセットにＦｉｎｅプログラムが行われる。
【０１４１】
このように、比較例においては、１つのワード線ＷＬにおいて、ＦｏｇｇｙプログラムとＦｉｎｅプログラムとの間に動作待ち時間は設けられない。
【０１４２】
（２）コマンドシーケンス
次に、本実施形態に係るＬＭプログラム、Ｆｏｇｇｙプログラム、及びＦｉｎｅプログラム時における、メモリコントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間のＮＡＮＤバス上で送受信されるコマンドのシーケンスにつき、図１５乃至図１７を用いて説明する。
【０１４３】
図１５及び図１６にそれぞれ示されるＬＭプログラム及びＦｏｇｇｙプログラムのシーケンスは、図１７に示されるＦｉｎｅプログラムのコマンドシーケンスを基準に構成される。
【０１４４】
図１７に示されるように、１つのワード線ＷＬに関連する複数のページへの書き込みを行うときには、メモリコントローラ２００は、プログラムを指示するコマンド８０ｈの前に、ページを特定するプリフィックスを付す。
【０１４５】
図１７（ａ）に示されるように、メモリコントローラ２００は、Ｉ／Ｏライン上で、プリフィックスコマンド０１ｈを送信し、コマンド８０ｈを送信する。プリフィックスコマンド０１ｈはＬｏｗｅｒページを指定する。メモリコントローラ２００は、コマンド８０ｈに続いて、アドレス、データ、及びコマンド１Ａｈを送信する。アドレスは、選択メモリセルを含むセルセットを特定する。選択メモリセルの集合は、書き込み対象のページの記憶空間を提供する。コマンド１Ａｈはコマンド１０ｈの代わりとして送信される。コマンド１０ｈは書き込みの開始を指示する。１つのメモリセルあたりに多ビットの書き込みを行う際、かかるビット数分のデータが転送されなければならない。ＮＡＮＤ型フラッシュメモリ１００のシーケンサ１１６は、コマンド１Ａｈを受け取っても書き込みを開始せず、他のビットのデータが転送されるのを待つ。書き込みが開始されないので、ＮＡＮＤ型フラッシュメモリ１００は、短時間のみビジー状態となり、その後すぐにレディー状態へと戻る。
【０１４６】
図１７（ｂ）に示されるように、メモリコントローラ２００は、Ｍｉｄｄｌｅページについても、図１７（ａ）と同様の信号を送信する。メモリコントローラ２００は、プリフィックスコマンド０１ｈに代えて、プリフィックスコマンド０２ｈを送信する。プリフィックスコマンド０２ｈはＭｉｄｄｌｅページを指定する。アドレスおよびデータは、図１７（ａ）のアドレスおよびデータと同一である。
【０１４７】
図１７（ｃ）に示されるように、メモリコントローラ２００は、さらに、Ｕｐｐｅｒページについても、図１７（ａ），（ｂ）と同様の信号を送信する。メモリコントローラ２００は、プリフィックスコマンド０１ｈ，０２ｈに代えて、プリフィックスコマンド０３ｈを送信する。プリフィックスコマンド０３ｈはＵｐｐｅｒページを指定する。アドレスおよびデータは、図１７（ａ），（ｂ）のアドレスおよびデータと同一である。メモリコントローラ２００は、また、コマンド１Ａｈに代えて、コマンド１０ｈを送信する。ＮＡＮＤ型フラッシュメモリ１００は、コマンド１０ｈを受け取ると、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、及びＵｐｐｅｒページへの書き込みを開始する。ＮＡＮＤ型フラッシュメモリ１００は、書き込みの間、ビジー信号を出力し、書き込みが終了するとビジー信号の出力を停止する。
【０１４８】
ＬＭプログラム及びＦｏｇｇｙプログラムは、Ｆｉｎｅプログラムのコマンドを基に、プリフィックスコマンドを用いて特定される。
【０１４９】
ＬＭプログラムのコマンドシーケンスでは、図１５に示すように、メモリコントローラ２００は、例えばプリフィックスコマンド０９ｈを先頭に付与する。Ｆｏｇｇｙプログラムのコマンドシーケンスでは、図１６に示すように、メモリコントローラ２００は、例えばプリフィックスコマンド０Ｄｈを先頭に付与する。
【０１５０】
（３）本実施形態にかかる効果
本実施形態によれば、ＬＭプログラムが行われた後に、Ｆｏｇｇｙプログラム、及びＦｉｎｅプログラムが行われる。これにより、上述の実施形態の効果のほか、以下の効果を奏する。
【０１５１】
ＮＡＮＤ型フラッシュメモリの微細化に伴い、隣接するメモリセル間の間隔が減少している。これにより、近接効果（Ｙｕｐｉｎ効果）が生じやすくなっている。近接効果とは、データ書き込みの際、隣接するメモリセル間の干渉により、閾値電圧がシフトしたり、閾値電圧の分布の幅が広くなってしまう現象である。
【０１５２】
本実施形態によれば、Ｆｏｇｇｙプログラム及びＦｉｎｅプログラムに先駆けて、ＬＭプログラムを行うことにより、近接効果を抑制することができる。
【０１５３】
＜第４実施形態＞
上述の実施形態および変形例の書き込み動作は、上記以外の構成を有する半導体記憶装置にも適用できる。
【０１５４】
（１）半導体記憶装置の構成例
上記書き込み動作が適用可能な構成例として、本実施形態に係る半導体記憶装置について、図１８から図２３を用いて説明する。
【０１５５】
本実施形態に係るＮＡＮＤ型フラッシュメモリは、図３及び図４のメモリセルアレイ１１１とは異なる構成のメモリセルアレイを有する点において、上述の実施形態とは異なる。それ以外の点において、本実施形態に係るＮＡＮＤ型フラッシュメモリ及びメモリシステムは、上述の実施形態に係るＮＡＮＤ型フラッシュメモリ１００及びメモリシステム１と同様の構成を備える。
【０１５６】
図１８に示されるように、ブロックＢＬＫは複数のメモリユニットＭＵ（ＭＵ１，ＭＵ２・・・）を備える。メモリユニットＭＵの各々は、例えば４つのストリンググループＧＲ（ＧＲ１〜ＧＲ４）を備える。ストリンググループＧＲの各々は、例えば３つのＮＡＮＤストリングＳＲ（ＳＲ１〜ＳＲ３）を備える。ＮＡＮＤストリングＳＲの各々は、例えば選択ゲートトランジスタＳＴ１，ＳＴ２、及び４つのメモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ４）を備える。
【０１５７】
ストリンググループＧＲ内において、３つのＮＡＮＤストリングＳＲ１〜ＳＲ３は、半導体基板上に順次配置される。ＮＡＮＤストリングＳＲ１は最下層に配置され、ＮＡＮＤストリングＳＲ３は最上層に配置される。このように、本実施形態では、ＮＡＮＤストリングＳＲ内のメモリセルトランジスタＭＴが半導体基板面と平行方向に配列され、このＮＡＮＤストリングＳＲが垂直方向に配置される。
【０１５８】
奇数番目のストリンググループＧＲ１，ＧＲ３と、偶数番目のストリンググループＧＲ２，ＧＲ４とでは、選択ゲートトランジスタＳＴ１，ＳＴ２の位置関係が逆になるように配置される。図１８の例においては、ストリンググループＧＲ１，ＧＲ３の選択ゲートトランジスタＳＴ１はＮＡＮＤストリングＳＲの左端に配置され、選択ゲートトランジスタＳＴ２はＮＡＮＤストリングＳＲの右端に配置される。ストリンググループＧＲ２，ＧＲ４の選択ゲートトランジスタＳＴ１はＮＡＮＤストリングＳＲの右端に配置され、選択ゲートトランジスタＳＴ２はＮＡＮＤストリングＳＲの左端に配置される。
【０１５９】
ストリンググループＧＲ１，ＧＲ３の選択ゲートトランジスタＳＴ１のゲートは、選択ゲート線ＧＳＬ１に接続される。ストリンググループＧＲ１，ＧＲ３の選択ゲートトランジスタＳＴ２のゲートは、選択ゲート線ＧＳＬ２に接続される。ストリンググループＧＲ２，ＧＲ４の選択ゲートトランジスタＳＴ１のゲートは、選択ゲート線ＧＳＬ２に接続される。ストリンググループＧＲ２，ＧＲ４の選択ゲートトランジスタＳＴ２のゲートは、選択ゲート線ＧＳＬ１に接続される。
【０１６０】
メモリユニットＭＵ１に含まれるストリンググループＧＲｚは、カラム選択ゲートＣＳＧｚを介してビット線ＢＬ１〜ＢＬ３に接続される（１≦ｚ≦４）。同一のストリンググループＧＲ内において、ＮＡＮＤストリングＳＲｗに含まれる選択ゲートトランジスタＳＴ１の一端は、ビット線ＢＬｗに接続される（１≦ｗ≦３）。同様に、メモリユニットＭＵ２に含まれるストリンググループＧＲｚは、カラム選択ゲートＣＳＧｚを介してビット線ＢＬ４〜６に接続される（１≦ｘ≦４）。
【０１６１】
このように、カラム選択ゲートＣＳＧは、各メモリユニットＭＵにおいて、ビット線ＢＬに接続する１つのストリンググループＧＲを選択する。あるストリンググループＧＲに対応付けられたカラム選択ゲートＣＳＧｚのゲートは、制御信号線ＳＳＬｚによって制御される（１≦ｚ≦４）。
【０１６２】
ストリンググループＧＲ１，ＧＲ３の選択ゲートトランジスタＳＴ２の一端は、ソース線ＳＬ１に接続される。ストリンググループＧＲ２，ＧＲ４の選択ゲートトランジスタＳＴ２の一端は、ソース線ＳＬ２に接続される。
【０１６３】
同一列に位置するメモリセルトランジスタＭＴの制御ゲートは同一のワード線ＷＬに接続される。
【０１６４】
図１８の構成を有するメモリユニットＭＵは、図１８が記載された紙面において上下方向に複数配列される。これらの複数のメモリユニットＭＵは、ワード線ＷＬ、及び選択ゲート線ＧＳＬ１，ＧＳＬ２を共有する。これらの複数のメモリユニットＭＵ間で、ビット線ＢＬは独立している。各メモリユニットＭＵに対応付けられるビット線ＢＬの本数は、１つのストリンググループＧＲに含まれるＮＡＮＤストリングＳＲの層数に対応する。制御信号線ＳＳＬ１〜ＳＳＬ４は、メモリユニットＭＵ間で共通に制御されていても良く、あるいは独立して制御されても良い。各メモリユニットＭＵから１つずつ選択されたストリンググループＧＲにおいて、同一ワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合が、「セルセット」となる。
【０１６５】
図１９から図２３に示されるように、半導体基板４０の上方には絶縁膜４１が配置され、絶縁膜４１の上方にブロックＢＬＫが配置される。
【０１６６】
絶縁膜４１の上方には、例えば４つのフィン型構造４４（４４−１〜４４−４）が配置される。これらのフィン型構造４４は、カラム方向に延びるストライプ形状を有する。１つのメモリユニットＭＵは、これらのフィン型構造４４を含む。フィン型構造４４の各々は、絶縁膜４２（４２−１〜４２−４）と半導体層４３（４３−１〜４３−３）とを含む。
【０１６７】
これらのフィン型構造４４の各々が、図１８のストリンググループＧＲに相当する。半導体層４３−ｗが、図１８のＮＡＮＤストリングＳＲｗのチャネルが形成される領域に相当する（１≦ｗ≦３）。
【０１６８】
フィン型構造４４の上面及び側面には、トンネル絶縁層４５、電荷蓄積層４６、ブロック絶縁層４７、及び制御ゲート４８が順次配置される。制御ゲート４８は、ワード線ＷＬまたは選択ゲート線ＧＳＬ１，ＧＳＬ２として機能する。ワード線ＷＬ、及び選択ゲート線ＧＳＬ１，ＧＳＬ２は、複数のメモリユニットＭＵ間で、複数のフィン型構造４４を跨ぐように配置される。制御信号線ＳＳＬ１〜ＳＳＬ４は、個々のフィン型構造４４毎に独立している。
【０１６９】
例えばメモリユニットＭＵ１では、フィン型構造４４は、その一端部がブロックＢＬＫの端部に引き出される。引き出された領域には、コンタクトプラグＢＣ（ＢＣ１〜ＢＣ３）が配置される。あるコンタクトプラグＢＣｗは、半導体層４３−ｗとビット線ＢＬｗとを接続する。同様に、メモリユニットＭＵ２では、コンタクトプラグＢＣ（ＢＣ４〜ＢＣ６）を介してビット線ＢＬと接続される。
【０１７０】
フィン型構造４４の他端には、コンタクトプラグＳＣが配置される。コンタクトプラグＳＣは、半導体層４３−１〜４３−３とソース線ＳＬとを接続する。
【０１７１】
本実施形態においても、上述の実施形態および変形例の効果を奏する。
【０１７２】
（２）本実施形態にかかる変形例
本実施形態の変形例に係る半導体記憶装置について、図２４から図２７を用いて説明する。本変形例は、ＮＡＮＤストリングＳＲ１〜ＳＲ３がソース線ＳＬによって選択される点において、上述の実施形態とは異なる。
【０１７３】
図２４から図２７に示されるように、本変形例のＮＡＮＤ型フラッシュメモリにおいては、複数のフィン型構造４４（４４−１〜４４−３）の一端部が、ブロックＢＬＫの端部に引き出され、引き出された領域においてビット線ＢＬと接続される。ビット線ＢＬｗは、フィン型構造４４−ｗにおける半導体層４３−１〜４３−３に共通に接続される。複数のフィン型構造４４の他端部は共通に接続されて、ソース線ＳＬに接続される。ソース線ＳＬｗは、共通に接続されたフィン型構造４４−１〜４４−３における各半導体層４３−ｗに対して独立に設けられる（１≦ｗ≦３）。本例では、制御信号線ＳＳＬが廃されている。
【０１７４】
＜他の実施形態＞
上述の実施形態および変形例では、書き込み動作が、ブロックＢＬＫ内の全てのワード線ＷＬに関連付けられたセルセットを対象とするブロック単位で行われる例について説明したが、これに限られない。書き込み対象となるセルセットは、ブロック内に含まれるセルセットより多くとも少なくともよい。
【０１７５】
また、１回の書き込み動作で書き込み対象となるセルセットは２つ以上あればよく、第１、第２セルセットが含まれていてもよい。各プログラムにおいて、第１、第２セルセットの書き込みの間に書き込みされる、第３セルセットが含まれていてもよい。
【０１７６】
上記実施形態および変形例では、ＮＡＮＤストリング１１８がＩ字型であるとしたが、これに限られない。例えば、ＮＡＮＤストリングが、一対のシリコンピラーが連結されたＵ字型に構成されていてもよい。ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造を有する平面ＮＡＮＤストリングであってもよい。
【０１７７】
その他、メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報（米国特許出願１２／４０７，４０３号）に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報（米国特許出願１２／４０６，５２４号）、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報（米国特許出願１２／６７９，９９１号）“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報（米国特許出願１２／５３２，０３０号）に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０１７８】
上述の実施形態等では、メモリセルの記憶方式は２値記憶方式、多値記憶方式等を問わない。多値記憶方式のメモリセルにおける、読み出し動作、書き込み動作、および消去動作の例について、以下に詳述する。
【０１７９】
例えば、多値レベルの読み出し動作では、閾値電圧を低い方から順に、Ａレベル、Ｂレベル、及びＣレベルなどとする。かかる読み出し動作において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であってもよい。Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であってもよい。Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であってもよい。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であってよい。
【０１８０】
書き込み動作は、プログラム動作とベリファイ動作とを含む。書き込み動作においては、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であってもよい奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であってもよい。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であってよい。
【０１８１】
消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であってもよい。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であってよい。
【０１８２】
また、メモリセルは、例えば以下のような構造であってもよい。メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有する。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有する。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有する。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が設けられる。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを配置することができる。
【０１８３】
以上のように、各実施形態および変形例について説明したが、これらの実施形態等は、例として提示したものであり、これらの実施形態等の技術的思想は、構成部品の材質、形状、構造、配置等を限定するものではない。これら新規な実施形態等は、その他の様々な形態で実施されることが可能であり、実施段階ではその要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。さらに、上記の実施形態等には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。
【符号の説明】
【０１８４】
１００  ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）
１１１  メモリセルアレイ
１１６  シーケンサ
１１８  ＮＡＮＤストリング
２００  メモリコントローラ
ＭＴ    メモリセルトランジスタ（メモリセル）
【図１】
2016062624.tif 000003
【図２】
2016062624.tif 000004
【図３】
2016062624.tif 000005
【図４】
2016062624.tif 000006
【図５】
2016062624.tif 000007
【図６】
2016062624.tif 000008
【図７】
2016062624.tif 000009
【図８】
2016062624.tif 000010
【図９】
2016062624.tif 000011
【図１０】
2016062624.tif 000012
【図１１】
2016062624.tif 000013
【図１２】
2016062624.tif 000014
【図１３】
2016062624.tif 000015
【図１４】
2016062624.tif 000016
【図１５】
2016062624.tif 000017
【図１６】
2016062624.tif 000018
【図１７】
2016062624.tif 000019
【図１８】
2016062624.tif 000020
【図１９】
2016062624.tif 000021
【図２０】
2016062624.tif 000022
【図２１】
2016062624.tif 000023
【図２２】
2016062624.tif 000024
【図２３】
2016062624.tif 000025
【図２４】
2016062624.tif 000026
【図２５】
2016062624.tif 000027
【図２６】
2016062624.tif 000028
【図２７】
2016062624.tif 000029