(57)【要約】【課題】高い動作信頼性と耐故障性能とを有するフェーズドアレイアンテナ装置を提供する。【解決手段】フェーズドアレイアンテナ装置は、複数のアンテナ素子から電波を放射させる複数の高周波回路と、これら高周波回路がそれぞれ割り当てられている複数の半導体回路デバイスとを備える。これら半導体回路デバイスの１つである半導体回路デバイス３１は、信号処理回路３１Ａと予備回路３１Ｂとを含む。信号処理回路３１Ａは、当該半導体回路デバイス３１の正常動作時に動作することにより、当該半導体回路デバイス３１に割り当てられている高周波回路ＴＲを動作させる。予備回路３１Ｂは、他の半導体回路デバイス３２の正常動作時には動作せず、半導体回路デバイス３２の動作不良が検出されたときに動作することにより、半導体回路デバイス３２に割り当てられている高周波回路ＴＲを動作させる。【選択図】図３
2016211990.tif 000002
【特許請求の範囲】
【請求項１】
規則的に配列された複数のアンテナ素子と、
前記アンテナ素子ごとに個別に位相制御された高周波信号を前記複数のアンテナ素子に印加することにより当該複数のアンテナ素子から電波を放射させる複数の高周波回路と、
前記複数の高周波回路がそれぞれ割り当てられている複数の半導体回路デバイスと、
前記複数の半導体回路デバイスの動作を個別に制御する制御デバイスと
を備え、
前記複数の半導体回路デバイスのうちの任意の一のデバイスは、
当該一のデバイスの正常動作時に動作することにより、前記複数の高周波回路のうち当該一のデバイスに割り当てられている高周波回路を動作させる信号処理回路と、
前記複数の半導体回路デバイスのうちの他のデバイスの正常動作時には動作せず、当該他のデバイスの動作不良が検出されたときに前記制御デバイスの制御を受けて動作することにより、前記複数の高周波回路のうち前記他のデバイスに割り当てられている他の高周波回路を動作させる予備回路と
を含むことを特徴とするフェーズドアレイアンテナ装置。
【請求項２】
請求項１記載のフェーズドアレイアンテナ装置であって、前記複数の半導体回路デバイスの正常動作時に、前記複数の半導体回路デバイスを前記複数の高周波回路とそれぞれ電気的に接続する切換スイッチを更に備え、
前記切換スイッチは、前記他のデバイスの動作不良が検出されたときに、当該他のデバイスと前記他の高周波回路との間の電気的接続を遮断するとともに、前記他の高周波回路を前記予備回路と電気的に接続する、
ことを特徴とするフェーズドアレイアンテナ装置。
【請求項３】
請求項１または請求項２記載のフェーズドアレイアンテナ装置であって、前記複数の半導体回路デバイスの各々は、半導体チップで構成されていることを特徴とするフェーズドアレイアンテナ装置。
【請求項４】
請求項３記載のフェーズドアレイアンテナ装置であって、前記半導体チップは、ＦＰＧＡ（Field-Programmable Gate Array）を含むことを特徴とするフェーズドアレイアンテナ装置。
【請求項５】
請求項１から請求項４のうちのいずれか１項記載のフェーズドアレイアンテナ装置であって、前記制御デバイスは、前記複数の半導体回路デバイスの各々の動作状態を監視し、前記他のデバイスの動作不良を検知したときに前記予備回路の動作を開始させることを特徴とするフェーズドアレイアンテナ装置。
【請求項６】
請求項５記載のフェーズドアレイアンテナ装置であって、
前記他のデバイスは、当該他のデバイスの動作不良を検出する故障診断回路を含み、
前記制御デバイスは、前記故障診断回路による検出結果に基づいて前記他のデバイスの動作不良を検知する、
ことを特徴とするフェーズドアレイアンテナ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェーズドアレイ方式のアンテナ装置に関する。
【背景技術】
【０００２】
フェーズドアレイとは、規則的に配列された多数のアンテナ素子の送信波または受信波をアンテナ素子ごとに個別に位相制御することができる技術をいう。この技術を使用すれば、アンテナ装置の放射指向性を電子的に制御することが可能である。フェーズドアレイ技術は、レーダ装置や無線通信装置において広く使用されている。
【０００３】
フェーズドアレイ方式のアンテナ装置（以下「フェーズドアレイアンテナ装置」とも呼ぶ。）では、アンテナ素子を含む送受信モジュールに接続される後段の回路がＦＰＧＡ（Field-Programmable Gate Array）などの半導体チップで構成されることがある。この種のアンテナ装置に関する従来技術は、たとえば、特許文献１（特開２００３−１１０３３４号公報）及び下記の非特許文献１に開示されている。
【０００４】
図１は、フェーズドアレイアンテナ装置１００の構成例を概略的に示す機能ブロック図である。図１に示されるように、フェーズドアレイアンテナ装置１００は、送受信モジュール２０１〜２８０と、これら送受信モジュール２０１〜２８０に接続されたＦＰＧＡデバイス１１０，１２０，１３０，１４０と、これらＦＰＧＡデバイス１１０，１２０，１３０，１４０の動作を制御する制御デバイス１０１とを備えている。送受信モジュール２０１〜２８０の各々は、高周波回路ＴＲとアンテナ素子ＡＴとの組からなる。また、各ＦＰＧＡデバイスには、送受信モジュール２０１〜２８０のいずれかが割り当てられている。すなわち、ＦＰＧＡデバイス１１０には送受信モジュール２０１〜２２０が、ＦＰＧＡデバイス１２０には送受信モジュール２２１〜２４０が、ＦＰＧＡデバイス１３０には送受信モジュール２４１〜２６０が、ＦＰＧＡデバイス１４０には送受信モジュール２６１〜２８０がそれぞれ割り当てられている。各ＦＰＧＡデバイスの内部には、制御回路などの回路群が形成されている。この回路群全体のサイズの小型化とコストの低減のために、ＦＰＧＡデバイスの入出力端子数が許す範囲内で、ＦＰＧＡデバイスの使用個数を抑制することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１１０３３４号公報（たとえば、段落００１３〜００１５）
【非特許文献】
【０００６】
【非特許文献１】Sundararaman, R., "Implementation of optimized 6-bit phase angle calculation from phase gradients for T/R Modules in active phased array radars using FPGA," IEEE International Conference on Control, Automation, Communication and Energy Conservation (INCACEC), June 2009, pp. 1-8.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１に示したフェーズドアレイアンテナ装置１００では、各ＦＰＧＡデバイスに割り当てられている送受信モジュールの数が多いので、ＦＰＧＡデバイス１１０，１２０，１３０，１４０のいずれかが何らかの原因で故障すると、その故障したＦＰＧＡデバイスに接続されている多数の送受信モジュールが動作せず、機能しないこととなる。
【０００８】
また、ＦＰＧＡデバイス１１０，１２０，１３０，１４０の各々は半導体チップで構成されており、各ＦＰＧＡデバイスに割り当てられている送受信モジュールの数は多いので、１個の半導体チップ内に形成される回路規模が大きい。よって、半導体チップの電流消費量が多く、発熱量が高くならざるをえない。これにより、ＦＰＧＡデバイス１１０，１２０，１３０，１４０の劣化が加速し、ひいては、フェーズドアレイアンテナ装置１００の短寿命化と動作信頼性の低下を招くという課題がある。
【０００９】
上記に鑑みて本発明の目的は、高い動作信頼性と耐故障性能とを有するフェーズドアレイアンテナ装置を提供する点にある。
【課題を解決するための手段】
【００１０】
本発明の一態様によるフェーズドアレイアンテナ装置は、規則的に配列された複数のアンテナ素子と、前記アンテナ素子ごとに個別に位相制御された高周波信号を前記複数のアンテナ素子に印加することにより当該複数のアンテナ素子から電波を放射させる複数の高周波回路と、前記複数の高周波回路がそれぞれ割り当てられている複数の半導体回路デバイスと、前記複数の半導体回路デバイスの動作を個別に制御する制御デバイスとを備え、前記複数の半導体回路デバイスのうちの任意の一のデバイスは、当該一のデバイスの正常動作時に動作することにより、前記複数の高周波回路のうち当該一のデバイスに割り当てられている高周波回路を動作させる信号処理回路と、前記複数の半導体回路デバイスのうちの他のデバイスの正常動作時には動作せず、当該他のデバイスの動作不良が検出されたときに前記制御デバイスの制御を受けて動作することにより、前記複数の高周波回路のうち前記他のデバイスに割り当てられている他の高周波回路を動作させる予備回路とを含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、各半導体回路デバイスには、他のデバイスの正常動作時には動作せずに電流を消費しない予備回路が含まれているので、各半導体回路デバイスの電流消費量を抑制することができる。よって、各半導体回路デバイスの発熱量が小さくなることから、各半導体回路デバイスの劣化が抑制される。また、当該他のデバイスの動作不良が生じたときは、予備回路は、当該他のデバイスに代替して、当該他のデバイスに割り当てられている高周波回路を継続して動作させることができる。したがって、高い動作信頼性と耐故障性能とを有するフェーズドアレイアンテナ装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】フェーズドアレイアンテナ装置の構成例を概略的に示す機能ブロック図である。
【図２】本発明に係る実施の形態のフェーズドアレイアンテナ装置の概略構成を示す機能ブロック図である。
【図３】正常動作時の半導体回路デバイスの内部構成を示す機能ブロック図である。
【図４】本実施の形態のフェーズドアレイアンテナ装置における各種信号の状態を示すタイミングチャートである。
【図５】動作不良時の半導体回路デバイスの内部構成を示す機能ブロック図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ、本発明に係る実施の形態について詳細に説明する。
実施の形態１．
図２は、本発明に係る実施の形態１のフェーズドアレイ方式のアンテナ装置１（以下「フェーズドアレイアンテナ装置１」と呼ぶ。）の概略構成を示す機能ブロック図である。このフェーズドアレイアンテナ装置１は、無線通信装置として構成されており、たとえば、移動体通信システムを構成する基地局アンテナとして利用可能である。
【００１４】
図２に示されるように、フェーズドアレイアンテナ装置１は、各々がアンテナ素子ＡＴを有するＮ個の送受信モジュール５１，…，５Ｎと、これら送受信モジュール５１，…，５Ｎがそれぞれ割り当てられている半導体回路デバイス３１，…，３Ｎと、これら半導体回路デバイス３１〜３Ｎを送受信モジュール５１〜５Ｎとそれぞれ電気的に接続する切換スイッチ４と、この切換スイッチ４及び半導体回路デバイス３１〜３Ｎの各動作を制御する制御デバイス２とを備えている。ここで、Ｎは、４以上の偶数である。
【００１５】
送受信モジュール５１，…，５Ｎの各々は、無線通信波の送信及び受信を行うアンテナ素子ＡＴと、高周波回路ＴＲとを有する。アンテナ素子ＡＴ，…，ＡＴは、面状または線状に規則的に配列されている。送受信モジュール５１，…，５Ｎは、それぞれ半導体回路デバイス３１，…，３Ｎに割り当てられている。すなわち、ｋ番目の送受信モジュール５ｋは、ｋ番目の半導体回路デバイス３ｋに割り当てられている。
【００１６】
高周波回路ＴＲは、半導体回路デバイス３ｋから切換スイッチ４を介して入力されたディジタルＩＦ（中間周波数帯域）信号をアナログＩＦ信号へＤ／Ａ変換し、このアナログＩＦ信号を無線周波数帯域の送信ＲＦ（高周波）信号へ変換する。また、高周波回路ＴＲは、給電回路を有し、送信ＲＦ信号をアンテナ素子ＡＴに印加することによりアンテナ素子ＡＴから無線通信波を放射させることができる。一方、アンテナ素子ＡＴが無線通信波を受信して受信ＲＦ信号を出力すると、高周波回路ＴＲは、その受信ＲＦ信号をアナログＩＦ信号に変換し、更にこのアナログＩＦ信号をディジタルＩＦ信号へＡ／Ｄ変換する。このディジタルＩＦ信号は、切換スイッチ４を介して半導体回路デバイス３ｋへ出力される。
【００１７】
半導体回路デバイス３１，…，３Ｎの各々は、ＦＰＧＡなどの半導体チップで構成されており、制御デバイス２の制御を受けて動作する。制御デバイス２は、各々が３ｎビット（ｎは正整数）のデバイス制御信号ＤＣ１，…，ＤＣＮをそれぞれ半導体回路デバイス３１，…，３Ｎに供給することにより半導体回路デバイス３１，…，３Ｎの動作を制御することができる。
【００１８】
また、半導体回路デバイス３１，…，３Ｎは、各々がｍビット幅（ｍは正整数）のデータ線Ｌ１，…，ＬＮを介して制御デバイス２と接続されている。制御デバイス２は、これらデータ線Ｌ１，…，ＬＮを介して送信データを半導体回路デバイス３１，…，３Ｎに供給することができる。半導体回路デバイス３１，…，３Ｎは、制御デバイス２から送信データ系列が入力されたとき、これら送信データ系列に送信ベースバンド処理を施して、アンテナ素子ＡＴごとに個別に位相及び振幅が制御されたディジタルＩＦ（中間周波数帯域）信号を生成することができる。これらディジタルＩＦ信号は、切換スイッチ４を介して送受信モジュール５１，…，５Ｎに供給される。
【００１９】
一方、半導体回路デバイス３１，…，３Ｎは、送受信モジュール５１，…，５ＮからディジタルＩＦ信号が切換スイッチ４を介して入力されたとき、これらディジタルＩＦ信号に受信ベースバンド処理を施して受信データ系列を生成することができる。これら受信データ系列は、データ線Ｌ１，…，ＬＮを介して制御デバイス２に供給される。
【００２０】
また、半導体回路デバイス３１，…，３Ｎは、それぞれ故障診断回路３Ｆ１，…，３ＦＮを内蔵している。故障診断回路３Ｆ１，…，３ＦＮは、それぞれ半導体回路デバイス３１，…，３Ｎの動作状態を示す１ビットの故障検出信号ＦＴ１，…，ＦＴＮを制御デバイス２に出力する。ｋ番目の半導体回路デバイス３ｋが正常状態のときは低レベルの故障検出信号ＦＴｋが出力され、半導体回路デバイス３ｋが動作不良状態のときに高レベルの故障検出信号ＦＴｋが出力される。
【００２１】
切換スイッチ４は、送受信モジュール５１，…，５Ｎと半導体回路デバイス３１，…，３Ｎとの間を電気的に接続するＮ個のスイッチ回路ＳＷ１，…，ＳＷＮからなる。ｋ番目のスイッチ回路ＳＷｋは、制御デバイス２側の配線ＤＬｋを介して半導体回路デバイス３ｋの入出力端と接続され、且つ、アンテナ素子ＡＴ側の配線ＦＬｋを介して送受信モジュール５ｋの入出力端と接続されている。また、図２に示されるように、奇数番目のスイッチ回路ＳＷｉは、配線ＣＬ（ｉ＋１，ｉ）を介して、（ｉ＋１）番目の半導体回路デバイス３ｉ＋１の入出力端と接続されており、偶数番目のスイッチ回路ＳＷｉ＋１は、配線ＣＬ（ｉ，ｉ＋１）を介して、ｉ番目の半導体回路デバイス３ｉの入出力端と接続されている。以下、本明細書では、このような配線ＣＬ（ｉ＋１，ｉ），ＣＬ（ｉ，ｉ＋１）をクロス配線と呼ぶ。
【００２２】
制御デバイス２は、故障診断回路３Ｆ１，…，３ＦＮから出力される故障検出信号ＦＴ１，…，ＦＴＮの信号レベルに基づいて、半導体回路デバイス３１，…，３Ｎの各々の動作状態を検知することができる。制御デバイス２は、その検知結果に応じて、各々が１ビットの切換制御信号ＳＣ１，…，ＳＣＮをそれぞれスイッチ回路ＳＷ１，…，ＳＷＮに供給することによりスイッチ回路ＳＷ１，…，ＳＷＮの動作を個別に制御することができる。
【００２３】
半導体回路デバイス３１〜３Ｎの全てが正常に動作するとき、制御デバイス２は、低レベルの切換制御信号ＳＣ１，…，ＳＣＮをスイッチ回路ＳＷ１，…，ＳＷＮに供給する。このとき、スイッチ回路ＳＷ１，…，ＳＷＮは、配線ＦＬ１，…，ＦＬＮをそれぞれ配線ＤＬ１，…，ＤＬＮと接続する。これにより、半導体回路デバイス３１，…，３Ｎは、それぞれ対応する送受信モジュール５１，…，５Ｎと電気的に接続される。すなわち、ｋ番目のスイッチ回路ＳＷｋは、配線ＦＬｋ，ＤＬｋを介して送受信モジュール５ｋと接続される。
【００２４】
一方、半導体回路デバイス３１，…，３Ｎのうち奇数番目の半導体回路デバイス３ｉに動作不良が生じたとき、制御デバイス２は、切換制御信号ＳＣｉの信号レベルを低レベルから高レベルに変化させる。スイッチ回路ＳＷｉは、切換制御信号ＳＣｉの信号レベルの変化に応じて、配線ＦＬｉと配線ＤＬｉとの間の電気的接続を遮断し、且つ、配線ＦＬｉをクロス配線ＣＬ（ｉ＋１，ｉ）と接続する。これにより、（ｉ＋１）番目の半導体回路デバイス３ｉ＋１が、動作不良の半導体回路デバイス３ｉに代替して送受信モジュール５ｉと接続される。  他方、偶数番目の半導体回路デバイス３ｉ＋１に動作不良が生じたときは、制御デバイス２は、切換制御信号ＳＣｉ＋１の信号レベルを低レベルから高レベルへ変化させる。スイッチ回路ＳＷｉ＋１は、切換制御信号ＳＣｉ＋１の信号レベルの変化に応じて、配線ＦＬｉ＋１と配線ＤＬｉ＋１との間の電気的接続を遮断し、且つ、配線ＦＬｉ＋１をクロス配線ＣＬ（ｉ，ｉ＋１）と接続する。これにより、ｉ番目の半導体回路デバイス３ｉが、動作不良の半導体回路デバイス３ｉ＋１に代替して送受信モジュール５ｉ＋１と接続される。
【００２５】
図３は、正常動作時における一対の半導体回路デバイス３１，３２の内部構成を概略的に示す機能ブロック図である。他の半導体回路デバイス３ｉ，３ｉ＋１（ｉは、３からＮ−１の範囲内の整数）も、それぞれ半導体回路デバイス３１，３２と同じ構成を有し、同様に動作する。
【００２６】
図３に示されるように、一方の半導体回路デバイス３１の内部には、送信ベースバンド処理及び受信ベースバンド処理を行う信号処理回路３１Ａと、他方の半導体回路デバイス３２の動作不良時に制御デバイス２の制御を受けて動作する予備回路３１Ｂと、受信データ系列を中継する中継回路３１Ｃと、故障診断回路３Ｆ１とが形成されている。信号処理回路３１Ａ、予備回路３１Ｂ及び中継回路３１Ｃの動作は、デバイス制御信号ＤＣ１によって制御される。デバイス制御信号ＤＣ１は、各々がｎビットの３本の制御信号ＤＣ１［ａ］，ＤＣ１［ｂ］，ＤＣ１［ｃ］で構成されている。
【００２７】
信号処理回路３１Ａは、制御信号ＤＣ１［ａ］に従って動作する。通信データ送信時には、信号処理回路３１Ａは、入力された送信データ系列ＴＤ１の中から送受信モジュール５１用の送信データ信号を選択し、当該選択された送信データ信号に対して送信ベースバンド処理を実行してディジタルＩＦ信号を生成する。このディジタルＩＦ信号は、配線ＤＬ１を介してスイッチ回路ＳＷ１の端子Ｔａに供給される。スイッチ回路ＳＷ１は、端子Ｔａに入力されたディジタルＩＦ信号を端子Ｔｃから配線ＦＬ１に出力する。一方、通信データ受信時には、信号処理回路３１Ａは、スイッチ回路ＳＷ１から入力されたディジタルＩＦ信号に対して受信ベースバンド処理を実行して受信データ系列ＲＤＡ１を生成し、この受信データ系列ＲＤＡ１を中継回路３１Ｃに出力する。
【００２８】
予備回路３１Ｂは、制御信号ＤＣ１［ｂ］に従い、半導体回路デバイス３２の正常動作時には動作せず、半導体回路デバイス３２の動作不良時にこの半導体回路デバイス３２に代替して動作するように制御される。通信データ送信時には、予備回路３１Ｂは、入力された送信データ系列ＴＤ１の中から送受信モジュール５２用の送信データ信号を選択し、当該選択された送信データに対して送信ベースバンド処理を実行してディジタルＩＦ信号を生成する。このディジタルＩＦ信号は、クロス配線ＣＬ（１，２）を介してスイッチ回路ＳＷ２の端子Ｔｂに供給される。スイッチ回路ＳＷ２は、端子Ｔｂに入力されたディジタルＩＦ信号を端子Ｔｃから配線ＦＬ２に出力する。一方、通信データ受信時には、予備回路３１Ｂは、スイッチ回路ＳＷ２からクロス配線ＣＬ（１，２）を介して入力されたディジタルＩＦ信号に対して受信ベースバンド処理を実行して受信データ系列ＲＤＢ１を生成し、この受信データ系列ＲＤＢ１を中継回路３１Ｃに出力する。
【００２９】
中継回路３１Ｃは、制御信号ＤＣ１［ｃ］に従い、受信データ系列ＲＤＡ１，ＲＤＢ１を一時的に記憶した後に適当なタイミングで受信データ系列ＲＤ１として出力する。
【００３０】
一方、図３に示される他方の半導体回路デバイス３２の内部には、送信ベースバンド処理及び受信ベースバンド処理を行う信号処理回路３２Ａと、上記半導体回路デバイス３１の動作不良時に制御デバイス２の制御を受けて動作する予備回路３２Ｂと、受信データ系列を中継する中継回路３２Ｃと、故障診断回路３Ｆ２とが形成されている。信号処理回路３２Ａ、予備回路３２Ｂ及び中継回路３２Ｃの動作は、デバイス制御信号ＤＣ２によって制御される。デバイス制御信号ＤＣ２は、各々がｎビットの３本の制御信号ＤＣ２［ａ］，ＤＣ２［ｂ］，ＤＣ２［ｃ］で構成されている。
【００３１】
信号処理回路３２Ａは、制御信号ＤＣ２［ａ］に従って動作する。通信データ送信時には、信号処理回路３２Ａは、入力された送信データ系列ＴＤ２の中から送受信モジュール５２用の送信データを選択し、当該選択された送信データに対して送信ベースバンド処理を実行してディジタルＩＦ信号を生成する。このディジタルＩＦ信号は、配線ＤＬ２を介してスイッチ回路ＳＷ２の端子Ｔａに供給される。スイッチ回路ＳＷ２は、端子Ｔａに入力されたディジタルＩＦ信号を端子Ｔｃから配線ＦＬ２に出力する。一方、通信データ受信時には、信号処理回路３２Ａは、スイッチ回路ＳＷ２から入力されたディジタルＩＦ信号に対して受信ベースバンド処理を実行して受信データ系列ＲＤＡ２を生成し、この受信データ系列ＲＤＡ２を中継回路３２Ｃに出力する。
【００３２】
予備回路３２Ｂは、制御信号ＤＣ２［ｂ］に従い、半導体回路デバイス３１の正常動作時には動作せず、半導体回路デバイス３１の動作不良時にこの半導体回路デバイス３１に代替して動作するように制御される。通信データ送信時には、予備回路３２Ｂは、入力された送信データ系列ＴＤ２の中から送受信モジュール５１用の送信データを選択し、当該選択された送信データに対して送信ベースバンド処理を実行してディジタルＩＦ信号を生成する。このディジタルＩＦ信号は、クロス配線ＣＬ（２，１）を介してスイッチ回路ＳＷ１の端子Ｔｂに供給される。スイッチ回路ＳＷ１は、端子Ｔｂに入力されたディジタルＩＦ信号を端子Ｔｃから配線ＦＬ１に出力する。一方、通信データ受信時には、予備回路３２Ｂは、スイッチ回路ＳＷ１からクロス配線ＣＬ（２，１）を介して入力されたディジタルＩＦ信号に対して受信ベースバンド処理を実行して受信データ系列ＲＤＢ２を生成し、この受信データ系列ＲＤＢ２を中継回路３２Ｃに出力する。
【００３３】
中継回路３２Ｃは、制御信号ＤＣ２［ｃ］に従い、受信データ系列ＲＤＡ２，ＲＤＢ２を一時的に記憶した後に適当なタイミングで受信データ系列ＲＤ２として出力する。
【００３４】
次に、図４のタイミングチャートを参照しつつ、半導体回路デバイス３１，３２の動作例について説明する。図４は、時刻ｔ０より前の正常動作時及び時刻ｔ０以後の動作不良時にそれぞれ発生する各種信号の状態を示すタイミングチャートである。
【００３５】
図４に示されるように、時刻ｔ０よりも前では、故障検出信号ＦＴ１，ＦＴ２の信号レベルは、正常動作状態を示す低レベルであるので、半導体回路デバイス３１，３２の動作不良は検出されない。よって、制御デバイス２は、端子Ｔａを選択させる低レベルの切換制御信号ＳＣ１，ＳＣ２をそれぞれスイッチ回路ＳＷ１，ＳＷ２に供給している。
【００３６】
このとき、半導体回路デバイス３１では、信号処理回路３１Ａ及び中継回路３１Ｃは、「動作状態」の設定内容を示すデバイス制御信号ＤＣ１［ａ］，ＤＣ１［ｃ］の供給を受けて動作するが、予備回路３１Ｂは、「非動作状態」の設定内容を示す制御信号ＤＣ１［ｂ］の供給を受けるので動作しない。図４に示されるように、通信データ送信時には、信号処理回路３１Ａは、入力された送信データ系列ＴＤ１から送信データＴａ１，Ｔａ２を選択し、これら送信データＴａ１，Ｔａ２に基づいたディジタルＩＦ信号ＴＡ１，ＴＡ２を生成する。図４では、ディジタルＩＦ信号ＴＡ１，ＴＡ２は、配線ＤＬ１を伝搬する信号系列ＸＡ１の一部として示されている。一方、通信データ受信時には、信号処理回路３１Ａは、配線ＤＬ１から入力されたディジタルＩＦ信号ＲＡ１，ＲＡ２に基づいた受信データＲａ１，Ｒａ２を生成し、中継回路３１Ｃに出力する。中継回路３１Ｃは、受信データＲａ１，Ｒａ２を一時的に記憶した後に受信データ系列ＲＤ１として出力する。
【００３７】
一方、半導体回路デバイス３２では、信号処理回路３２Ａ及び中継回路３２Ｃは、「動作状態」の設定内容を示すデバイス制御信号ＤＣ２［ａ］，ＤＣ２［ｃ］の供給を受けて動作するが、予備回路３２Ｂは、「非動作状態」の設定内容を示す制御信号ＤＣ２［ｂ］の供給を受けるので動作しない。図４に示されるように、通信データ送信時には、信号処理回路３２Ａは、入力された送信データ系列ＴＤ２から送信データＴｂ１，Ｔｂ２を選択し、これら送信データＴｂ１，Ｔｂ２に基づいたディジタルＩＦ信号ＴＢ１，ＴＢ２を生成する。図４では、ディジタルＩＦ信号ＴＢ１，ＴＢ２は、配線ＤＬ２を伝搬する信号系列ＸＡ２の一部として示されている。一方、通信データ受信時には、信号処理回路３２Ａは、配線ＤＬ２から入力されたディジタルＩＦ信号ＲＢ１，ＲＢ２に基づいた受信データＲｂ１，Ｒｂ２を生成し、中継回路３２Ｃに出力する。中継回路３２Ｃは、受信データＲｂ１，Ｒｂ２を一時的に記憶した後に受信データ系列ＲＤ２として出力する。
【００３８】
なお、図４に示される信号系列ＸＢ１，ＸＢ２は、それぞれクロス配線ＣＬ（２，１），ＣＬ（１，２）を伝搬する信号を示すものである。時刻ｔ０よりも前には、クロス配線ＣＬ（２，１），ＣＬ（１，２）を伝搬する信号が存在しないことが示されている。
【００３９】
次に、時刻ｔ０以後の半導体回路デバイス３１，３２の動作について説明する。
【００４０】
図４に示されるように、時刻ｔ０で半導体回路デバイス３１に動作不良が発生するので、故障検出信号ＦＴ１の信号レベルが低レベルから高レベルに変化する。制御デバイス２は、この故障検出信号ＦＴ１の信号レベルの変化に応じて、切換制御信号ＳＣ１の信号レベルを低レベルから高レベルに切り換える。また、スイッチ回路ＳＷ１は、この切換制御信号ＳＣ１の信号レベルの変化に応じて、端子Ｔａ，Ｔｃ間の電気的接続を遮断し、端子Ｔｂ，Ｔｃ間を導通させる。この結果、図５に示されるように、配線ＦＬ１は、クロス配線ＣＬ（２，１）を介して予備回路３２Ｂと接続される。
【００４１】
このとき、制御デバイス２は、動作不良が生じた半導体回路デバイス３１における信号処理回路３１Ａ、予備回路３１Ｂ及び中継回路３１Ｃに対して、「非動作状態」の設定内容を示す制御信号ＤＣ１［ａ］，ＤＣ１［ｂ］，ＤＣ１［ｃ］をそれぞれ供給する。これにより、時刻ｔ０以後、半導体回路デバイス３１は動作しない。
【００４２】
一方、半導体回路デバイス３２においては、予備回路３２Ｂは、制御デバイス２から「動作状態」の設定内容を示す制御信号ＤＣ２［ｂ］の供給を受けて動作を開始する。これにより、予備回路３２Ｂは、動作不良が生じた半導体回路デバイス３１の信号処理回路３１Ａに代替して動作することとなる。
【００４３】
図４に示されるように、通信データ送信時には、制御デバイス２は、送信データ系列ＴＤ２として送信データＴａ３，Ｔｂ３，Ｔａ４，Ｔｂ４を半導体回路デバイス３２に供給する。信号処理回路３２Ａは、入力された送信データ系列ＴＤ２から、送受信モジュール５２用の送信データＴｂ３，Ｔｂ４を選択し、これら送信データＴｂ３，Ｔｂ４に基づいたディジタルＩＦ信号ＴＢ３，ＴＢ４を生成する。これらディジタルＩＦ信号ＴＢ３，ＴＢ４は、配線ＤＬ２、スイッチ回路ＳＷ２及び配線ＦＬ２を介して送受信モジュール５２に供給される。これと並行して、予備回路３２Ｂは、入力された送信データ系列ＴＤ２から、送受信モジュール５１用の送信データＴａ３，Ｔａ４を選択し、これら送信データＴａ３，Ｔａ４に基づいたディジタルＩＦ信号ＴＡ３，ＴＡ４を生成する。これらディジタルＩＦ信号ＴＡ３，ＴＡ４は、クロス配線ＣＬ（２，１）、スイッチ回路ＳＷ１及び配線ＦＬ１を介して送受信モジュール５１に供給される。
【００４４】
一方、通信データ受信時には、信号処理回路３２Ａは、配線ＤＬ２から入力されたディジタルＩＦ信号ＲＢ３，ＲＢ４に基づいた受信データＲｂ３，Ｒｂ４を生成し、中継回路３２Ｃに出力する。これと並行して、予備回路３２Ｂは、クロス配線ＣＬ（２，１）から入力されたディジタルＩＦ信号ＲＡ３，ＲＡ４に基づいた受信データＲａ３，Ｒａ４を生成し、中継回路３２Ｃに出力する。中継回路３２Ｃは、信号処理回路３２Ａ及び予備回路３２Ｂから入力された受信データＲａ３，Ｒａ４，Ｒｂ３，Ｒｂ４を一時的に記憶した後に、適当なタイミングで受信データＲａ３，Ｒｂ３，Ｒａ４，Ｒｂ４を受信データ系列ＲＤ２として出力する。
【００４５】
以上に説明したように本実施の形態では、半導体回路デバイス３１〜３Ｎの各々は、他の半導体回路デバイスの正常動作時には動作しない予備回路を含むので、各半導体回路デバイスの電流消費量が抑制される。よって、各半導体回路デバイスの動作時の発熱量が小さくなることから、半導体回路デバイス３１〜３Ｎの劣化が抑制され、フェーズドアレイアンテナ装置１の寿命を延ばすことができる。また、たとえば、半導体回路デバイス３２の予備回路３２Ｂは、半導体回路デバイス３１に動作不良が生じたときは、この半導体回路デバイス３１に代替して送受信モジュール５１を継続して動作させることができる。逆に、半導体回路デバイス３１の予備回路３１Ｂは、半導体回路デバイス３２に動作不良が生じたときは、この半導体回路デバイス３２に代替して送受信モジュール５１を継続して動作させることが可能である。このように半導体回路デバイス３１〜３Ｎのうちの一部の半導体回路デバイスに動作不良が生じても、他の半導体回路デバイスがその動作不良の半導体回路デバイスに代替して動作するので、フェーズドアレイアンテナ装置１全体としての性能を維持することができる。したがって、高い動作信頼性と耐故障性能とを有するフェーズドアレイアンテナ装置１を提供することができる。
【００４６】
以上、図面を参照して本発明に係る実施の形態について述べたが、この実施の形態は本発明の例示であり、この実施の形態以外の様々な形態を採用することができる。たとえば、上記実施の形態１では、送受信モジュール５１，…，５Ｎは、半導体回路デバイス３１，…，３Ｎに一対一で割り当てられているが、これに限定されるものではない。たとえば、各半導体回路デバイスに２つ以上の送受信モジュールが割り当てられるように各半導体回路デバイスの構成を変更してもよい。
【００４７】
また、上記実施の形態１に係るフェーズドアレイアンテナ装置１は、無線通信装置として構成されているが、これに限定されるものではない。フェーズドアレイアンテナ装置１をレーダ装置に適用できるように半導体回路デバイス３１〜３Ｎ及び制御デバイス２の回路構成を変更することが可能である。
【００４８】
なお、本願発明はその発明の範囲内において、実施の形態の任意の構成要素の変形、もしくは実施の形態の任意の構成要素の省略が可能である。
【符号の説明】
【００４９】
１  フェーズドアレイアンテナ装置、２  制御デバイス、３１〜３Ｎ  半導体回路デバイス、４  切換スイッチ、ＳＷ１〜ＳＷＮ  スイッチ回路、５１〜５Ｎ  送受信モジュール、ＡＴ  アンテナ素子、ＴＲ  高周波回路、３１Ａ，３２Ａ  信号処理回路、３１Ｂ，３２Ｂ  予備回路、３１Ｃ，３２Ｃ  中継回路、３Ｆ１〜３ＦＮ  故障診断回路、１００  フェーズドアレイアンテナ装置、１０１  制御デバイス、１１０，１２０，１３０，１４０  ＦＰＧＡデバイス、２０１〜２８０  送受信モジュール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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