(57)【要約】【課題】回路規模を低減でき、かつ消費電力を低減可能とする固体撮像装置を提供すること。【解決手段】実施形態によれば、固体撮像装置は、遅延回路であるラインメモリ２２、補正回路であるキズ補正回路２３、およびノイズ低減回路２４を備える。補正回路は、第１の画素データが遅延回路から入力される。第１の画素データは、画素ブロックに対応する。画素ブロックには、行列状に画素が配列されている。補正回路は、画像信号に対するキズ補正を実施する。ノイズ低減回路は、補正回路からの画像信号に対するノイズ低減処理を実施する。補正回路は、第１の画素データに基づくキズ補正を実施する。補正回路は、キズ補正を経た画素データを出力する。ノイズ低減回路は、第２の画素データを基に、ノイズ低減処理を実施する。第２の画素データは、補正回路からの画素データを画素ごとに遅延させて得られる。【選択図】図３
2016054339.tif 000002
【特許請求の範囲】
【請求項１】
画素を備える画素アレイと、
前記画素アレイから読み出された画像信号を行ごとに遅延させる遅延回路と、
行列状に画素が配列された画素ブロックに対応する第１の画素データが前記遅延回路から入力され、画像信号に対するキズ補正を実施する補正回路と、
前記補正回路からの画像信号に対するノイズ低減処理を実施するノイズ低減回路と、を有し、
前記補正回路は、前記第１の画素データに基づくキズ補正を実施し、キズ補正を経た画素データを出力し、
前記ノイズ低減回路は、前記補正回路からの画素データを画素ごとに遅延させて得られた第２の画素データを基に、ノイズ低減処理を実施することを特徴とする固体撮像装置。
【請求項２】
前記補正回路は、前記第１の画素データのうち、互いに同じ波長域の光を検出する同色画素同士からの信号に対するキズ補正を実施し、列方向に配列された前記同色画素について、キズ補正を経た画素データを出力し、
前記ノイズ低減回路は、前記同色画素を対象とするノイズ低減処理を実施することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記補正回路は、前記第１の画素データのうち、第１の波長域の光を検出する第１画素からの信号に対するキズ補正と、第２の波長域の光を検出する第２画素からの信号に対するキズ補正とを並列して実施し、列方向に配列された前記第１画素および前記第２画素について、キズ補正を経た画素データを出力し、
前記ノイズ低減回路は、前記列方向に配列された前記第１画素および前記第２画素についての信号を基に、ノイズ低減処理を実施することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記補正回路は、前記画素ブロックのうち、中央の列に位置する画素について、キズ補正を経た画素データを出力することを特徴とする請求項１から３のいずれか一項に記載の固体撮像装置。
【請求項５】
前記補正回路は、Ｎ個の行（ただし、Ｎは整数とする）の画素ブロックに対応する第１の画素データを基に、キズ補正を実施し、列方向に配列された｛（Ｎ−１）／２＋１｝個の前記同色画素について、キズ補正を経た画素データを出力することを特徴とする請求項２に記載の固体撮像装置。
【請求項６】
前記補正回路は、Ｎ個の行（ただし、Ｎは整数とする）の画素ブロックに対応する第１の画素データを基に、キズ補正を実施し、列方向に配列された前記第１画素および前記第２画素である（Ｎ−１）個の画素について、キズ補正を経た画素データを出力することを特徴とする請求項３に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
キズ補正およびノイズ低減処理は、固体撮像装置において実施される補正処理である。固体撮像装置は、キズ補正およびノイズ低減処理を実施する場合に、双方による補正が適切に施されることが望まれる。固体撮像装置は、適切な補正を可能とするために、複雑な処理回路を要することがある。この場合、固体撮像装置は、回路規模が大きくなり、かつ消費電力が大きくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５３０６２９８号公報
【特許文献２】特開２００９−２１８９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、回路規模を低減でき、かつ消費電力を低減可能とする固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、固体撮像装置は、画素アレイ、遅延回路、補正回路およびノイズ低減回路を備える。画素アレイは、画素を備える。遅延回路は、画素アレイから読み出された画像信号を行ごとに遅延させる。補正回路は、第１の画素データが遅延回路から入力される。第１の画素データは、画素ブロックに対応する。画素ブロックには、行列状に画素が配列されている。補正回路は、画像信号に対するキズ補正を実施する。ノイズ低減回路は、補正回路からの画像信号に対するノイズ低減処理を実施する。補正回路は、第１の画素データに基づくキズ補正を実施する。補正回路は、キズ補正を経た画素データを出力する。ノイズ低減回路は、第２の画素データを基に、ノイズ低減処理を実施する。第２の画素データは、補正回路からの画素データを画素ごとに遅延させて得られる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態の固体撮像装置の構成を示すブロック図である。
【図２】図２は、図１に示す固体撮像装置を備えるカメラシステムの構成を示すブロック図である。
【図３】図３は、図１に示す信号処理回路の構成を示すブロック図である。
【図４】図４は、図３に示すキズ補正回路およびノイズ低減回路の構成を示すブロック図である。
【図５】図５は、図４に示すキズ補正回路へ入力される画素データについて説明する図である。
【図６】図６は、図５に示す第１の画素データのうち、キズ処理部へ入力される信号について説明する図である。
【図７】図７は、図４に示すキズ処理部の構成を示すブロック図である。
【図８】図８は、図７に示すキズ処理部へ入力される信号と画素の位置との関係を説明する図である。
【図９】図９は、第２の実施形態の固体撮像装置に備えられるキズ補正回路の一部構成を示すブロック図である。
【図１０】図１０は、第３の実施形態の固体撮像装置に備えられるキズ補正回路の一部構成を示すブロック図である。
【図１１】図１１は、第４の実施形態の固体撮像装置に備えられる信号処理回路の構成を示すブロック図である。
【図１２】図１２は、図１１に示すキズ補正回路およびノイズ低減回路の構成を示すブロック図である。
【図１３】図１３は、図１２に示すキズ補正回路へ入力される画素データについて説明する図である。
【図１４】図１４は、図１２に示すキズ補正回路から出力される画素データについて説明する図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態の固体撮像装置の構成を示すブロック図である。図２は、図１に示す固体撮像装置を備えるカメラシステムの構成を示すブロック図である。
【０００９】
カメラシステム１は、カメラモジュール２を備える電子機器である。カメラシステム１は、例えばカメラ付き携帯端末である。カメラシステム１は、デジタルスチルカメラ、デジタルビデオカメラ等の電子機器であっても良い。
【００１０】
カメラシステム１は、カメラモジュール２および後段処理部３を有する。カメラモジュール２は、撮像光学系４および固体撮像装置５を有する。後段処理部３は、イメージシグナルプロセッサ（ＩＳＰ）６、記憶部７および表示部８を有する。
【００１１】
撮像光学系４は、被写体からの光を取り込む。撮像光学系４は、被写体像を結像させる。固体撮像装置５は、被写体像を撮像する。ＩＳＰ６は、固体撮像装置５での撮像により得られた画像信号の信号処理を実施する。記憶部７は、ＩＳＰ６での信号処理を経た画像を格納する。記憶部７は、ユーザの操作等に応じて、表示部８へ画像信号を出力する。
【００１２】
表示部８は、ＩＳＰ６あるいは記憶部７から入力される画像信号に応じて、画像を表示する。表示部８は、例えば、液晶ディスプレイである。カメラシステム１は、ＩＳＰ６での信号処理を経たデータに基づき、カメラモジュール２のフィードバック制御を実施する。
【００１３】
固体撮像装置５は、イメージセンサ１０および信号処理回路１１を備える。イメージセンサ１０は、被写体像を撮像する。イメージセンサ１０は、ＣＭＯＳイメージセンサである。イメージセンサ１０は、画素アレイ１２、垂直シフトレジスタ１３、タイミング制御部１４、相関二重サンプリング部（ＣＤＳ）１５、アナログデジタル変換部（ＡＤＣ）１６およびラインメモリ１７を備える。
【００１４】
画素アレイ１２は、イメージセンサ１０の撮像領域に設けられている。画素アレイ１２は、水平方向（行方向）および垂直方向（列方向）へ配列された画素を備える。各画素は、光電変換素子であるフォトダイオードを備える。光電変換素子は、入射光量に応じた信号電荷を生成する。各画素は、入射光量に応じた信号電荷を蓄積する。
【００１５】
各画素の入射側には、色配列に応じたカラーフィルタ（図示省略）が設けられている。各画素は、カラーフィルタを透過した色光を検出する。各色光を分担して検出する各色画素は、ベイヤー配列を構成する。
【００１６】
タイミング制御部１４は、各種のタイミングを制御するためのパルス信号を生成する。タイミング制御部１４は、垂直同期信号に応じたパルス信号を、垂直シフトレジスタ１３へ出力する。タイミング制御部１４は、水平同期信号に応じたパルス信号をラインメモリ１７へ出力する。タイミング制御部１４は、ＣＤＳ１５およびＡＤＣ１６に対し、駆動タイミングを指示するパルス信号をそれぞれ出力する。
【００１７】
垂直シフトレジスタ１３は、信号が読み出される画素の行を、タイミング制御部１４からのパルス信号に応じて選択する。垂直シフトレジスタ１３は、選択された行の各画素へ読み出し信号を出力する。垂直シフトレジスタ１３から読み出し信号が入力された画素は、蓄積された信号電荷を垂直信号線（図示省略）へ出力する。画素アレイ１２は、画素からの信号を、垂直信号線を介してＣＤＳ１５へ出力する。
【００１８】
ＣＤＳ１５は、画素アレイ１２からの信号に対する相関二重サンプリング処理を行う。ＡＤＣ１６は、アナログ方式の信号をデジタル方式の信号へ変換する。
【００１９】
ラインメモリ１７は、ＡＤＣ１６からの信号を蓄積する。ラインメモリ１７に蓄積された信号は、タイミング制御部１４からのパルス信号に応じて、信号処理回路１１へ読み出される。
【００２０】
図３は、図１に示す信号処理回路の構成を示すブロック図である。信号処理回路１１は、イメージセンサ１０からの画像信号に対し、各種信号処理を実施する。信号処理回路１１は、黒レベル補正回路２１、ラインメモリ２２、キズ補正回路２３およびノイズ低減回路２４を備える。
【００２１】
黒レベル補正回路２１は、黒レベルを補正する。黒レベルは、輝度のレベルを階調として表す際の基準とする信号レベルであって、最低階調を示す信号レベルである。遅延回路であるラインメモリ２２は、画素アレイ１２から読み出された画像信号を行ごとに遅延させる。ラインメモリ２２は、４つの行の画素からの信号（４Ｈ）を保持する。ラインメモリ２２は、例えばＳＲＡＭである。
【００２２】
キズ補正回路２３は、画像信号に対するキズ補正を実施する補正回路である。キズは、正常に機能していない画素による画像信号の欠損部分である。キズには、白キズと黒キズがある。白キズは、画素が正常に機能しているときに比べて高い信号レベルを示すキズである。黒キズは、画素が正常に機能しているときに比べて低い信号レベルを示すキズである。
【００２３】
ノイズ低減回路２４は、キズ補正回路２３からの画像信号に対するノイズ低減処理を実施する。ノイズ低減回路２４は、ランダムノイズ等のノイズを抑制する。
【００２４】
なお、信号処理回路１１は、図３に示す構成以外に、信号処理のためのいずれの構成を備えていても良い。信号処理回路１１は、ガンマ補正、レンズシェーディング補正、ホワイトバランス調整、歪曲補正、解像度復元等のための構成を備えていても良い。
【００２５】
固体撮像装置５は、信号処理回路１１での信号処理を経た画像信号をチップ外部へ出力する。固体撮像装置５は、信号処理回路１１での信号処理を経たデータに基づき、イメージセンサ１０のフィードバック制御を実施する。
【００２６】
カメラシステム１は、本実施形態において信号処理回路１１が実施するものとした各種信号処理の少なくともいずれかを、後段処理部３のＩＳＰ６が実施することとしても良い。カメラシステム１は、各種信号処理の少なくともいずれかを、信号処理回路１１およびＩＳＰ６の双方が実施しても良い。信号処理回路１１およびＩＳＰ６は、本実施形態で説明する信号処理以外の信号処理を実施することとしても良い。
【００２７】
図４は、図３に示すキズ補正回路およびノイズ低減回路の構成を示すブロック図である。キズ補正回路２３には、ラインメモリ２２に保持された４つの行（Ｌ１〜Ｌ４）からの信号のうち、２つの行（Ｌ２，Ｌ４）からの信号が入力される。また、キズ補正回路２３には、ラインメモリ２２に保持される直前の１つの行（Ｌ０）からの信号が入力される。キズ補正回路２３には、Ｌ０，Ｌ２およびＬ４からの信号が入力される。
【００２８】
キズ補正回路２３は、水平遅延線３２およびキズ処理部３１を備える。水平遅延線３２は、Ｌ０，Ｌ２，Ｌ４の各行につき、４つの画素の信号を保持する。水平遅延線３２は、各行からの信号に対し、画素ごとの遅延を施す。
【００２９】
図５は、図４に示すキズ補正回路へ入力される画素データについて説明する図である。水平遅延線３２は、５行５列（５×５）の画素ブロックの信号について、タイミングを一致させる。第１の画素データは、５×５の画素ブロックのうち、Ｌ０，Ｌ２およびＬ４の信号である。第１の画素データは、５×５の行列状に画素が配列された画素ブロックに対応する。キズ補正回路２３は、ラインメモリ２２から第１の画素データが入力される。キズ補正回路２３は、第１の画素データを基に、画像信号に対するキズ補正を実施する。
【００３０】
画素アレイ１２におけるベイヤー配列は、Ｇｒ，Ｒ，Ｇｂ，Ｂの４画素を単位として構成されている。Ｒ画素は、赤色光を検出する。Ｂ画素は、青色光を検出する。Ｇｒ画素およびＧｂ画素は、緑色光を検出する。Ｇｒ画素は、水平方向においてＲ画素に隣接する。Ｇｂ画素は、水平方向においてＢ画素に隣接する。
【００３１】
キズ処理部３１は、第１の画素データのうち、同色画素同士からの信号に基づくキズ補正を実施する。同色画素は、互いに同じ波長域の光を検出する画素である。
【００３２】
図６は、図５に示す第１の画素データのうち、キズ処理部へ入力される信号について説明する図である。Ｇｒ画素を中心とする画素ブロックからの第１の画素データがキズ補正回路２３へ入力された場合、キズ処理部３１は、画素ブロックに含まれる９個のＧｒ画素からの信号が入力される。この場合、同色画素は、Ｇｒ画素である。９個のＧｒ画素は、画素ブロックの中で３×３の行列をなしている。
【００３３】
図７は、図４に示すキズ処理部の構成を示すブロック図である。図８は、図７に示すキズ処理部へ入力される信号と画素の位置との関係を説明する図である。キズ処理部３１には、９個の画素からの信号（Ｄ１〜Ｄ９）が入力される。Ｄ１〜Ｄ９は、図８に示す３×３の行列をなすＧｒ画素からの信号である。
【００３４】
Ｄ１，Ｄ２およびＤ３は、図５に示すＬ０に位置するＧｒ画素からの信号である。Ｄ４，Ｄ５およびＤ６は、Ｌ２に位置するＧｒ画素からの信号である。Ｄ７，Ｄ８およびＤ９は、Ｌ４に位置するＧｒ画素からの信号である。キズ処理部３１は、Ｄ２，Ｄ５およびＤ８を対象とするキズ補正を実施する。Ｄ２，Ｄ５およびＤ８は、画素ブロックのうち中央列に位置するＧｒ画素からの信号である。以下、この３つの信号（Ｄ２，Ｄ５およびＤ８）を、適宜「中央列データ」と称する。
【００３５】
キズ処理部３１は、ソート回路４１、キズ判定回路４２、補正値算出回路４３およびセレクタ４４，４５，４６を備える。ソート回路４１は、Ｄ１〜Ｄ９を信号レベル順に並べ替える。ソート回路４１は、キズ判定回路４２および補正値算出回路４３へ、ＤＬ１，ＤＬ２，ＤＬ３，ＤＳ３，ＤＳ２およびＤＳ１を出力する。
【００３６】
ＤＬ１，ＤＬ２，ＤＬ３は、Ｄ１〜Ｄ９のうち、それぞれ信号レベルが上位１位、２位および３位の信号である。ＤＳ１，ＤＳ２，ＤＳ３は、それぞれ信号レベルが下位１位、２位および３位の信号である。キズ判定回路４２および補正値算出回路４３は、ＤＬ１，ＤＬ２，ＤＬ３，ＤＳ３，ＤＳ２およびＤＳ１が、それぞれＤ１〜Ｄ９のいずれであるかを識別可能とする。
【００３７】
キズ判定回路４２は、ＤＬ１，ＤＬ２，ＤＬ３がいずれも中央列データではない場合、白キズは無いものと判定する。キズ判定回路４２は、ＤＬ１，ＤＬ２，ＤＬ３のいずれかが中央列データである場合、各信号のレベルの関係を調べる。キズ判定回路４２は、各信号のレベルの関係に応じて、白キズの有無を判定する。
【００３８】
キズ判定の一例によると、キズ判定回路４２は、ＤＬ１，ＤＬ２，ＤＬ３のうちの中央列データの信号のレベルと、Ｄ１〜Ｄ９のレベルの平均値とを比較する。キズ判定回路４２は、中央列データの信号のレベルが、平均値に所定の閾値を加算したレベルより高い場合、当該中央列データの信号を白キズと判定する。
【００３９】
キズ判定回路４２は、ＤＳ１，ＤＳ２，ＤＳ３がいずれも中央列データではない場合、黒キズは無いものと判定する。キズ判定回路４２は、ＤＳ１，ＤＳ２，ＤＳ３のいずれかが中央列データである場合、各信号のレベルの関係を調べる。キズ判定回路４２は、各信号のレベルの関係に応じて、黒キズの有無を判定する。
【００４０】
キズ判定の一例によると、キズ判定回路４２は、ＤＳ１，ＤＳ２，ＤＳ３のうちの中央列データの信号のレベルと、Ｄ１〜Ｄ９のレベルの平均値とを比較する。キズ判定回路４２は、中央列データの信号のレベルが、平均値から所定の閾値を減算したレベルより低い場合、当該中央列データの信号を黒キズと判定する。
【００４１】
キズ判定回路４２は、キズ判定の結果を、補正値算出回路４３および各セレクタ４４，４５，４６へ出力する。なお、キズ判定回路４２によるキズ判定の手法は、実施形態で説明する手法に限られない。キズ判定回路４２は、いずれの手法によりキズ判定を行うものであっても良い。
【００４２】
補正値算出回路４３は、キズ判定回路４２にてキズと判定された信号に対する補正値を算出する。補正値算出回路４３は、白キズと判定された信号に対する補正値として、ＤＬ１，ＤＬ２，ＤＬ３のレベルの平均値を算出する。補正値算出回路４３は、黒キズと判定された信号に対する補正値として、ＤＳ１，ＤＳ２，ＤＳ３のレベルの平均値を算出する。
【００４３】
補正値算出回路４３は、算出された補正値を、各セレクタ４４，４５，４６へ出力する。なお、補正値算出回路４３が補正値を算出する手法は、実施形態で説明する手法に限られない。補正値算出回路４３は、いずれの手法により補正値を算出するものであっても良い。
【００４４】
セレクタ４４には、キズ判定回路４２からの信号と、キズ処理部３１へ入力されたＤ２と、補正値算出回路４３からの補正値とが入力される。セレクタ４４は、キズ判定回路４２によるキズ判定の結果に応じて、Ｄ２と補正値とのいずれかを選択する。セレクタ４４は、Ｄ２が白キズであるとの判定結果が入力された場合、白キズに対して算出された補正値を選択する。セレクタ４４は、Ｄ２が黒キズであるとの判定結果が入力された場合、黒キズに対して算出された補正値を選択する。セレクタ４４は、Ｄ２が白キズおよび黒キズのいずれでもないとの判定結果が入力された場合、Ｄ２を選択する。セレクタ４４は、選択された結果であるＤＤ２を出力する。
【００４５】
セレクタ４５には、キズ判定回路４２からの信号と、キズ処理部３１へ入力されたＤ５と、補正値算出回路４３からの補正値とが入力される。セレクタ４５は、セレクタ４４と同様に、キズ判定回路４２によるキズ判定の結果に応じて、Ｄ５と補正値とのいずれかを選択する。セレクタ４５は、選択された結果であるＤＤ５を出力する。
【００４６】
セレクタ４６には、キズ判定回路４２からの信号と、キズ処理部３１へ入力されたＤ８と、補正値算出回路４３からの補正値とが入力される。セレクタ４６は、セレクタ４４と同様に、キズ判定回路４２によるキズ判定の結果に応じて、Ｄ８と補正値とのいずれかを選択する。セレクタ４６は、選択された結果であるＤＤ８を出力する。キズ処理部３１は、ソート回路４１からセレクタ４４，４５，４６までにおける各処理を経たＤＤ２，ＤＤ５およびＤＤ８を出力する。
【００４７】
キズ補正回路２３は、列方向へ並列された同色画素について、キズ補正を経た画素データを出力する。この画素データは、図５に示す画素ブロックにおける中央列の画素のうち、Ｌ０，Ｌ２およびＬ４における３個の画素についての信号である。ＤＤ２，ＤＤ５およびＤＤ８は、列方向へ並列されたＧｒ画素についての信号である。キズ補正回路２３は、列方向へ配列された３個の同色画素について、キズ補正を経た画素データを、ノイズ低減回路２４へ出力する。
【００４８】
なお、キズ補正回路２３は、同色画素がＧｒ画素以外の画素であるときも、同色画素がＧｒ画素であるときと同様に、キズ補正を実施する。キズ補正回路２３は、各画素につき、キズ補正を実施する。
【００４９】
ノイズ低減回路２４は、水平遅延線３４およびノイズ処理部３３を備える。水平遅延線３４は、Ｌ０，Ｌ２，Ｌ４の各行につき、４つの画素の信号を保持する。水平遅延線３４は、各行からの信号に対し、画素ごとの遅延を施す。
【００５０】
水平遅延線３４は、水平遅延線３２と同様に、５行５列（５×５）の画素ブロックの信号について、タイミングを一致させる。水平遅延線３４は、キズ補正回路２３からの画素データを行方向において遅延させる。これにより、ノイズ低減回路２４は、キズ補正を経た第２の画素データを得る。第２の画素データは、５×５の画素ブロックのうち、Ｌ０，Ｌ２およびＬ４の信号である。第２の画素データは、５×５の行列状に画素が配列された画素ブロックに対応する。
【００５１】
ノイズ処理部３３は、第２の画素データのうち、同色画素からの信号に基づくノイズ低減処理を実施する。Ｇｒ画素を中心とする画素ブロックに由来する第２の画素データを得た場合、ノイズ処理部３３は、同色画素である９個のＧｒ画素の信号に基づくノイズ低減処理を実施する。これにより、ノイズ処理部３３は、中心のＧｒ画素に対する補正値を算出する。
【００５２】
ノイズ低減回路２４は、ノイズ処理部３３で算出された補正値を、ノイズ低減処理の結果として出力する。なお、ノイズ処理部３３が補正値を算出する手法については、説明を省略する。ノイズ処理部３３は、いずれの手法により補正値を算出するものであっても良い。
【００５３】
なお、ノイズ低減回路２４は、Ｇｒ画素以外の画素に対しても、Ｇｒ画素の場合と同様にノイズ低減処理を実施する。ノイズ低減回路２４は、各画素につき、ノイズ低減処理を実施する。
【００５４】
第１の実施形態によれば、固体撮像装置５は、直列に接続されたラインメモリ２２、キズ補正回路２３およびノイズ低減回路２４を備える。キズ補正回路２３は、列方向に配列された画素についての画素データを、ノイズ低減回路２４へ出力する。ノイズ低減回路２４は、かかる画素データを行方向において遅延させて得た第２の画素データを、ノイズ低減処理にて利用する。
【００５５】
キズ補正回路２３は、画素ブロックの中心の画素がキズである場合のみならず、その周辺の同色画素がキズである場合も、キズ補正の対象とする。ノイズ低減回路２４は、キズ補正によってキズの影響が除かれた第２の画素データを利用して、ノイズ低減処理を実施できる。
【００５６】
キズ補正回路２３におけるキズ補正を経た画像信号は、列方向における遅延が施されずに、ノイズ低減回路２４へ供給される。固体撮像装置５は、ノイズ低減回路２４へ与えられる画像信号に対して行ごとの遅延を施すための遅延回路を不要とする。固体撮像装置５は、キズ補正回路２３およびノイズ低減回路２４のそれぞれに対して遅延回路が設けられる場合よりも、回路規模を低減できる。また、固体撮像装置５は、消費電力を低減できる。
【００５７】
仮に、キズ補正およびノイズ低減処理を並列処理とする場合、固体撮像装置５は、キズと判定された画素からのデータを除外して、ノイズ低減処理を実施する。固体撮像装置５は、不適切な補正処理を低減するために、補正値の置き換えを行うこともある。
【００５８】
固体撮像装置５は、キズ補正およびノイズ低減処理を直列処理とすることで、キズ補正を経た画素データに基づいてノイズ低減処理を実施できる。固体撮像装置５は、並列処理の場合に対して簡易な処理により、適切な補正を実現できる。固体撮像装置５は、回路規模を低減でき、かつ消費電力を低減できる。
【００５９】
以上により、固体撮像装置５は、回路規模を低減でき、かつ消費電力を低減できるという効果を奏する。固体撮像装置５は、適切な補正を実施可能とすることで、高品質な画像を得ることができる。
【００６０】
（第２の実施形態）
図９は、第２の実施形態の固体撮像装置に備えられるキズ補正回路の一部構成を示すブロック図である。上記の第１の実施形態と同一の部分には同一の符号を付し、重複する説明を適宜省略する。
【００６１】
図９に示すキズ処理部５０は、第１の実施形態のキズ処理部３１に代えて、キズ補正回路２３に設けられる。キズ処理部５０は、第１の画素データのうち、同色画素同士からの信号に基づくキズ補正を実施する。
【００６２】
キズ処理部５０は、ソート回路５１，５２、前判定回路５３，５４、キズ判定回路５５、補正値算出回路５６およびセレクタ４４，４５，４６を備える。キズ処理部５０には、９個の画素からの信号（Ｄ１〜Ｄ９）が入力される。
【００６３】
ソート回路５１は、Ｄ１〜Ｄ９のうち、中央列データ以外の６個の信号Ｄ１，Ｄ３，Ｄ４，Ｄ６，Ｄ７およびＤ９が入力される。ソート回路５１は、Ｄ１，Ｄ３，Ｄ４，Ｄ６，Ｄ７およびＤ９を、信号レベル順に並べ替える。ソート回路５１は、前判定回路５３および補正値算出回路５６へ、ＤＡ１，ＤＡ２およびＤＡ３を出力する。
【００６４】
白キズ補正では、ＤＡ１，ＤＡ２，ＤＡ３は、それぞれ信号レベルが上位１位、２位および３位の信号である。黒キズ補正では、ＤＡ１，ＤＡ２，ＤＡ３は、それぞれ信号レベルが下位１位、２位および３位の信号である。前判定回路５３および補正値算出回路５６は、ＤＡ１，ＤＡ２およびＤＡ３が、それぞれＤ１〜Ｄ９のいずれであるかを識別可能とする。
【００６５】
ソート回路５２は、Ｄ１〜Ｄ９のうち、中央列データである３個の信号Ｄ２，Ｄ５およびＤ８が入力される。ソート回路５２は、Ｄ２，Ｄ５およびＤ８を信号レベル順に並べ替える。ソート回路５２は、前判定回路５４および補正値算出回路５６へ、ＤＢ１，ＤＢ２およびＤＢ３を出力する。
【００６６】
ＤＢ１，ＤＢ２，ＤＢ３は、それぞれ信号レベルが高い順に並べ替えられた信号である。前判定回路５４および補正値算出回路５６は、ＤＢ１，ＤＢ２およびＤＢ３が、それぞれＤ１〜Ｄ９のいずれであるかを識別可能とする。
【００６７】
前判定回路５３は、ソート回路５１からの各信号のレベルの関係を調べる。前判定回路５３は、キズ判定回路５５でのキズ判定の前判定として、中央列データ以外のデータを対象とするキズ判定を実施する。前判定の一例によると、前判定回路５３は、ＤＡ１，ＤＡ２およびＤＡ３の各レベルと、Ｄ１，Ｄ３，Ｄ４，Ｄ６，Ｄ７およびＤ９のレベルの平均値とを比較する。前判定回路５３は、キズ判定回路５５へ、判定結果を出力する。
【００６８】
前判定回路５４は、ソート回路５２からの各信号のレベルの関係を調べる。前判定回路５４は、キズ判定回路５５でのキズ判定の前判定として、中央列データを対象とするキズ判定を実施する。前判定の一例によると、前判定回路５４は、ＤＢ１，ＤＢ２およびＤＢ３の各レベルと、Ｄ２，Ｄ５およびＤ８のレベルの平均値とを比較する。前判定回路５４は、キズ判定回路５５へ、判定結果を出力する。
【００６９】
キズ判定回路５５は、前判定回路５３および５４における判定結果に応じて、中央列データにおけるキズの有無を判定する。キズ判定回路５５は、キズ判定の結果を、補正値算出回路５６およびセレクタ４４，４５，４６へ出力する。なお、前判定回路５３，５４およびキズ判定回路５５は、いずれの手法によりキズ判定を行うこととしても良い。
【００７０】
補正値算出回路５６は、キズ判定回路５５にてキズと判定された信号に対する補正値を算出する。補正値算出回路５６は、いずれの手法により補正値を算出するものであっても良い。
【００７１】
セレクタ４４には、キズ判定回路５５からの信号と、キズ処理部５０へ入力されたＤ２と、補正値算出回路５６からの補正値とが入力される。セレクタ４４は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ２と補正値とのいずれかを選択する。
【００７２】
セレクタ４５には、キズ判定回路５５からの信号と、キズ処理部５０へ入力されたＤ５と、補正値算出回路５６からの補正値とが入力される。セレクタ４５は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ５と補正値とのいずれかを選択する。
【００７３】
セレクタ４６には、キズ判定回路５５からの信号と、キズ処理部５０へ入力されたＤ８と、補正値算出回路５６からの補正値とが入力される。セレクタ４６は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ８と補正値とのいずれかを選択する。キズ処理部５０は、ソート回路５１，５２からセレクタ４４，４５，４６までにおける各処理を経たＤＤ２，ＤＤ５およびＤＤ８を出力する。
【００７４】
キズ補正回路２３は、信号の並べ替えを、ソート回路５１および５２での並列処理とする。キズ補正回路２３は、ソート回路５１，５２ごとにおける並べ替えの回数を減少可能とする。キズ補正回路２３は、信号の並べ替えに要する時間を短くすることができる。
【００７５】
第２の実施形態においても、固体撮像装置５は、第１の実施形態と同様に、回路規模を低減可能とし、かつ消費電力を低減できる。
【００７６】
（第３の実施形態）
図１０は、第３の実施形態の固体撮像装置に備えられるキズ補正回路の一部構成を示すブロック図である。上記の第１および第２の実施形態と同一の部分には同一の符号を付し、重複する説明を適宜省略する。
【００７７】
図１０に示すキズ処理部６０は、第１の実施形態のキズ処理部３１に代えて、キズ補正回路２３に設けられる。キズ処理部６０は、第１の画素データのうち、同色画素同士からの信号に対するキズ補正を実施する。
【００７８】
キズ処理部６０は、ソート回路５１，５２、前判定回路５３，５４、キズ判定回路５５、補正値算出回路６１およびセレクタ６２，６３，６４を備える。補正値算出回路６１は、ソート回路５１から入力されるＤＡ１，ＤＡ２，ＤＡ３、ソート回路５２から入力されるＤＢ１，ＤＢ２，ＤＢ３に応じて、第１から第３の補正値を算出する。
【００７９】
第１の補正値は、白キズ補正のための補正値である。第２の補正値は、黒キズ補正のための補正値である。第３の補正値は、ＤＡ１，ＤＡ２，ＤＡ３，ＤＢ１，ＤＢ２，ＤＢ３の平均値である。補正値算出回路６１は、キズ判定回路５５におけるキズ判定の結果に関わらず、第１から第３の補正値を算出する。
【００８０】
補正値算出回路６１は、算出された補正値を、各セレクタ６２，６３，６４へ出力する。なお、補正値算出回路６１は、いずれの手法により補正値を算出するものであっても良い。
【００８１】
セレクタ６２には、キズ判定回路５５からの信号と、キズ処理部６０へ入力されたＤ２と、補正値算出回路６１からの各補正値とが入力される。セレクタ６２は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ２および各補正値のいずれかを選択する。
【００８２】
セレクタ６２は、Ｄ２が白キズであるとの判定結果が入力された場合、第１の補正値を選択する。セレクタ６２は、Ｄ２が黒キズであるとの判定結果が入力された場合、第２の補正値を選択する。
【００８３】
セレクタ６２は、Ｄ２が白キズあるいは黒キズとの疑いがあるとの判定結果が入力された場合、第３の補正値を選択する。セレクタ６２は、Ｄ２が白キズおよび黒キズのいずれでもないとの判定結果が入力された場合、Ｄ２を選択する。セレクタ６２は、選択された結果であるＤＤ２を出力する。
【００８４】
セレクタ６３には、キズ判定回路５５からの信号と、キズ処理部６０へ入力されたＤ５と、補正値算出回路６１からの各補正値とが入力される。セレクタ６３は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ５および各補正値のいずれかを選択する。セレクタ６３は、選択された結果であるＤＤ５を出力する。
【００８５】
セレクタ６４には、キズ判定回路５５からの信号と、キズ処理部６０へ入力されたＤ８と、補正値算出回路６１からの各補正値とが入力される。セレクタ６４は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ８および各補正値のいずれかを選択する。セレクタ６４は、選択された結果であるＤＤ８を出力する。
【００８６】
キズ処理部６０は、ソート回路５１，５２からセレクタ６２，６３，６４までにおける各処理を経たＤＤ２，ＤＤ５およびＤＤ８を出力する。
【００８７】
キズ補正回路２３は、前判定回路５３，５４およびキズ判定回路５５での判定処理と並列して、補正値算出回路６１での演算処理を実施する。キズ補正回路２３は、Ｄ１〜Ｄ９が入力されてから補正値が算出されるまでの時間を短くすることができる。
【００８８】
第３の実施形態においても、固体撮像装置５は、第１の実施形態と同様に、回路規模を低減可能とし、かつ消費電力を低減できる。
【００８９】
第１、第２および第３の実施形態において、キズ補正回路２３は、５×５の画素ブロックの信号に基づいてキズ補正を実施するものに限られない。キズ補正回路２３は、Ｎ行Ｍ列（Ｎ×Ｍ）の画素ブロックに対応する第１の画素データを基に、キズ補正を実施する。ＮおよびＭは、任意の整数とする。キズ補正回路２３は、列方向に配列された同色画素である｛（Ｎ−１）／２＋１｝個の画素について、キズ補正を経た画素データを出力する。画素ブロックに含められる画素の数は、適宜変更しても良い。
【００９０】
ノイズ低減回路２４は、Ｎ個の行の画素ブロックに対応する第２の画素データを基に、ノイズ低減処理を実施する。画素ブロックに含められる画素の数は、適宜変更しても良い。遅延回路は、４Ｈを保持するラインメモリ２２である場合に限られない。遅延回路は、（Ｎ−１）個の行の画素からの信号を保持する。遅延回路が信号を保持可能とする行の数は、適宜変更しても良い。
【００９１】
（第４の実施形態）
図１１は、第４の実施形態の固体撮像装置に備えられる信号処理回路の構成を示すブロック図である。上記の第１の実施形態と同一の部分には同一の符号を付し、重複する説明を適宜省略する。
【００９２】
図１１に示す信号処理回路７０は、第１の実施形態の信号処理回路１１に代えて、固体撮像装置５に設けられる。信号処理回路７０は、イメージセンサ１０からの画像信号に対し、各種信号処理を実施する。信号処理回路７０は、黒レベル補正回路２１、ラインメモリ７１、キズ補正回路７２およびノイズ低減回路７３を備える。
【００９３】
遅延回路であるラインメモリ７１は、画素アレイ１２から読み出された画像信号を行ごとに遅延させる。ラインメモリ７１は、５つの行の画素からの信号（５Ｈ）を保持する。ラインメモリ７１は、例えばＳＲＡＭである。
【００９４】
キズ補正回路７２は、画像信号に対するキズ補正を実施する補正回路である。ノイズ低減回路７３は、キズ補正回路７２からの画像信号に対するノイズ低減処理を実施する。なお、信号処理回路７０は、図１１に示す構成以外に、信号処理のためのいずれの構成を備えていても良い。
【００９５】
図１２は、図１１に示すキズ補正回路およびノイズ低減回路の構成を示すブロック図である。キズ補正回路７２には、ラインメモリ７１に保持された５つの行（Ｌ１〜Ｌ５）からの信号が入力される。また、キズ補正回路７２には、ラインメモリ７１に保持される直前の１つの行（Ｌ０）からの信号が入力される。キズ補正回路７２には、Ｌ０〜Ｌ５からの信号が入力される。
【００９６】
キズ補正回路７２は、第１キズ処理部８１、第２キズ処理部８２および水平遅延線８３を備える。水平遅延線８３は、Ｌ０からＬ５の各行につき、４つの画素の信号を保持する。水平遅延線８３は、各行からの信号に対し、画素ごとの遅延を施す。
【００９７】
図１３は、図１２に示すキズ補正回路へ入力される画素データについて説明する図である。水平遅延線８３は、６行５列（６×５）の画素ブロックの信号について、タイミングを一致させる。第１の画素データは、６×５の画素ブロックの信号である。第１の画素データは、６×５の行列状に画素が配列された画素ブロックに対応する。キズ補正回路７２は、ラインメモリ７１から第１の画素データが入力される。キズ補正回路７２は、第１の画素データを基に、画像信号に対するキズ補正を実施する。
【００９８】
第１キズ処理部８１は、第１の画素データのうち、第１画素からの信号に対するキズ補正を実施する。第１画素は、第１の波長域の光を検出する画素である。第２キズ処理部８２は、第１の画素データのうち、第２画素からの信号に対するキズ補正を実施する。第２画素は、第２の波長域の光を検出する画素である。
【００９９】
図１３に示す第１の画素データがキズ補正回路７２へ入力された場合、第１キズ処理部８１は、画素ブロックに含まれる９個のＧｒ画素からの信号が入力される。この場合、第１の波長域の光を検出する第１画素は、Ｇｒ画素である。９個のＧｒ画素は、図６に示す場合と同様に、画素ブロックの中で３×３の行列をなしている。
【０１００】
図１３に示す第１の画素データがキズ補正回路７２へ入力されたとき、第２キズ処理部８２は、画素ブロックに含まれる９個のＢ画素からの信号が入力される。この場合、第２の波長域の光を検出する第２画素は、Ｂ光を検出するＢ画素である。９個のＢ画素は、画素ブロックの中で３×３の行列をなしている。キズ補正回路７２は、第１キズ処理部８１におけるキズ補正と、第２キズ処理部８２におけるキズ補正とを、並列して実施する。
【０１０１】
第１キズ処理部８１は、図７に示す第１の実施形態のキズ処理部３１と同様の構成を備える。第１キズ処理部８１には、９個の画素からの信号（Ｄ１〜Ｄ９）が入力される。Ｄ１〜Ｄ９は、画素ブロックにおいて３×３の行列をなすＧｒ画素からの信号である。第１キズ補正部８１は、Ｄ２，Ｄ５およびＤ８を対象とするキズ補正を実施する。第１キズ処理部８１は、ソート回路４１からセレクタ４４，４５，４６までにおける各処理を経たＤＤ２，ＤＤ５およびＤＤ８を出力する。
【０１０２】
第２キズ処理部８２は、図７に示す第１の実施形態のキズ処理部３１と同様の構成を備える。第２キズ補正部８２には、９個の画素からの信号（Ｄ１〜Ｄ９）が入力される。Ｄ１〜Ｄ９は、画素ブロックにおいて３×３の行列をなすＢ画素からの信号である。
【０１０３】
第２キズ処理部８２は、第１キズ処理部８１と同様に、ＤＤ２およびＤＤ５を出力する。第２キズ処理部８２では、ＤＤ８を得るまでの処理と、ＤＤ８の出力とが省略されている。第２キズ処理部８２では、セレクタ４６が省略されている。
【０１０４】
第１キズ処理部８１および第２キズ処理部８２は、第１の実施形態のキズ処理部３１と同様の構成である場合に限られない。第１キズ処理部８１および第２キズ処理部８２は、第２の実施形態のキズ処理部５０あるいは第３の実施形態のキズ処理部６０と同様の構成であっても良い。
【０１０５】
図１４は、図１２に示すキズ補正回路から出力される画素データについて説明する図である。キズ補正回路７２は、列方向に配列された第１画素および第２画素について、キズ補正を経た画素データを出力する。
【０１０６】
この画素データは、図１３に示す画素ブロックにおける中央列の画素のうち、Ｌ０からＬ４までの５個の画素についての信号である。第１キズ処理部８１で得られたＤＤ２，ＤＤ５，ＤＤ８は、それぞれ、図１４に示すＬ０，Ｌ２，Ｌ４のＧｒ画素についての信号である。第２キズ処理部８２で得られたＤＤ２，ＤＤ５は、それぞれ、図１４に示すＬ１，Ｌ３のＢ画素についての信号である。
【０１０７】
キズ補正回路７２は、列方向へ配列された５個の画素について、キズ補正を経た画素データを、ノイズ低減回路７３へ出力する。なお、キズ補正回路７２は、第１画素がＧｒ画素以外の画素であるときも、第１画素がＧｒ画素であるときと同様に、キズ補正を実施する。キズ補正回路７２は、第２画素がＢ画素以外の画素であるときも、第２画素がＢ画素であるときと同様に、キズ補正を実施する。キズ補正回路７２は、各画素につき、キズ補正を実施する。
【０１０８】
ノイズ低減回路７３は、水平遅延線８５およびノイズ処理部８４を備える。水平遅延線８５は、Ｌ０からＬ４の各行につき、４つの画素の信号を保持する。水平遅延線８５は、各行からの信号に対し、画素ごとの遅延を施す。
【０１０９】
水平遅延線８５は、５行５列（５×５）の画素ブロックの信号について、タイミングを一致させる。水平遅延線８５は、キズ補正回路７２からの画素データを行方向において遅延させる。これにより、ノイズ低減回路７３は、キズ補正を経た第２の画素データを得る。第２の画素データは、５×５の画素ブロックにおける２５個の画素の信号である。第２の画素データは、ＲＡＷデータである。
【０１１０】
ノイズ処理部８４は、第２の画素データに基づくノイズ低減処理を実施する。ノイズ処理部８４は、Ｇｒ画素を中心とする画素ブロックに由来する第２の画素データに基づいて、画素ブロックの中心のＧｒ画素に対する補正値を算出する。ノイズ低減回路７３は、ノイズ処理部８４で算出された補正値を、ノイズ低減処理の結果として出力する。
【０１１１】
ノイズ処理部８４は、画像信号を、輝度信号と色信号に分離する。ノイズ処理部８４は、色信号から輝度信号を差し引いて得られた色差成分を基に、色ノイズを除去する。ノイズ処理部８４は、色ノイズの除去を経た輝度信号および色信号を、画像信号へ逆変換する。ノイズ処理部８４は、逆変換により得た補正値を出力する。
【０１１２】
なお、ノイズ処理部８４が補正値を算出する手法は、実施形態で説明する手法に限られない。ノイズ処理部８４は、いずれの手法により補正値を算出するものであっても良い。
【０１１３】
なお、ノイズ低減回路７３は、第１画素がＧｒ画素以外の画素である場合も、第１画素がＧｒ画素であるときと同様に、ノイズ低減処理を実施する。ノイズ低減回路７３は、第２画素がＢ画素以外の画素であるときも、第２画素がＢ画素であるときと同様に、ノイズ低減処理を実施する。ノイズ低減回路７３は、各画素につき、ノイズ低減処理を実施する。
【０１１４】
ノイズ低減回路７３は、第１画素および第２画素の信号に基づいて、第１画素に対する補正値を算出する。仮に、キズ補正およびノイズ低減処理を並列処理とする場合、固体撮像装置５は、第１画素についてのキズ補正回路と、第２画素についてのキズ補正回路とが備えられる。
【０１１５】
第４の実施形態によれば、キズ補正回路７２は、列方向に配列された第１画素および第２画素についての画素データを、ノイズ低減回路７３へ出力する。ノイズ低減回路７３は、かかる画素データを行方向において遅延させて得た第２の画素データを、ノイズ低減処理にて利用する。
【０１１６】
固体撮像装置５は、第１画素および第２画素のそれぞれに対してキズ補正回路を要する場合に比べて、回路規模を低減できる。また、固体撮像装置５は、消費電力を低減できる。
【０１１７】
第４の実施形態においても、固体撮像装置５は、第１の実施形態と同様に、回路規模を低減可能とし、かつ消費電力を低減できる。
【０１１８】
第４の実施形態において、キズ補正回路７２は、６×５の画素ブロックの信号に基づいてキズ補正を実施するものに限られない。キズ補正回路７２は、Ｎ行Ｍ列（Ｎ×Ｍ）の画素ブロックに対応する第１の画素データを基に、キズ補正を実施する。ＮおよびＭは、任意の整数とする。キズ補正回路７２は、列方向に配列された第１画素および第２画素である（Ｎ−１）個の画素について、キズ補正を経た画素データを出力する。画素ブロックに含められる画素の数は、適宜変更しても良い。
【０１１９】
ノイズ低減回路７３は、（Ｎ−１）個の行の画素ブロックに対応する第２の画素データを基に、ノイズ低減処理を実施する。画素ブロックに含められる画素の数は、適宜変更しても良い。遅延回路は、５Ｈを保持するラインメモリ７１である場合に限られない。遅延回路は、（Ｎ−２）個の行の画素からの信号を保持する。遅延回路が信号を保持可能とする行の数は、適宜変更しても良い。
【０１２０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２１】
５  固体撮像装置、１２  画素アレイ、２２  ラインメモリ、２３  キズ補正回路、２４  ノイズ低減回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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