(57)【要約】【課題】データ読み出しの信頼性を向上させる。【解決手段】実施形態による半導体記憶装置は、メモリセルと、メモリセルに電気的に接続されるビット線と、ビット線に電気的に接続される第１ノードと、第１ノードに接続された容量素子と、容量素子に接続された第２ノードと、一端において信号を受け取り、他端に接続された第２ノードに信号を転送し、ゲートに第１ノードが接続されたトランジスタと、を備える。【選択図】      図３
2016054014.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルに電気的に接続されるビット線と、
前記ビット線に電気的に接続される第１ノードと、
前記第１ノードに接続された容量素子と、
前記容量素子に接続された第２ノードと、
一端において信号を受け取り、他端に接続された前記第２ノードに前記信号を転送し、ゲートに前記第１ノードが接続されたトランジスタと、を備える
ことを特徴とする半導体記憶装置。
【請求項２】
前記トランジスタは、
前記第１ノードと前記信号との電位差が、ある値以上のときは、オンして前記第２ノードへの前記信号の転送を行い、
前記第１ノードと前記信号との電位差が、前記値未満のときは、オフして前記第２ノードへの前記信号の転送を停止する
ことを特徴とする請求項１の半導体記憶装置。
【請求項３】
前記トランジスタは、
前記メモリセルがセンスされるとき前記信号を受け取り、
前記第１ノードは、
前記メモリセルがセンスされるとき、前記ビット線に電気的に接続される前記メモリセルの状態に応じて異なる放電速度で放電され、
前記トランジスタは、
前記第１ノードの放電速度が遅く、前記第１ノードと前記信号との電位差が前記トランジスタの閾値電圧以上に維持されるときは、オンに維持されて前記第２ノードへの前記信号の転送を継続し、
前記第１ノードの放電速度が速く、前記第１ノードと前記信号との電位差が前記トランジスタの閾値電圧未満となったときは、オフして前記第２ノードへの前記信号の転送を停止する
ことを特徴とする請求項１または２の半導体記憶装置。
【請求項４】
前記トランジスタは、
前記メモリセルのセンス後も前記信号を受け続ける
ことを特徴とする請求項３の半導体記憶装置。
【請求項５】
前記トランジスタは、
前記メモリセルのセンスが開始される前から前記信号を受け取る
ことを特徴とする請求項３または４の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、例えば３次元に積層されたメモリセルを有するＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許７，０４６，５６８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データ読み出しの信頼性を向上させた半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態にかかる半導体記憶装置は、メモリセルと、前記メモリセルに電気的に接続されるビット線と、前記ビット線に電気的に接続される第１ノードと、前記第１ノードに接続された容量素子と、前記容量素子に接続された第２ノードと、一端において信号を受け取り、他端に接続された前記第２ノードに前記信号を転送し、ゲートに前記第１ノードが接続されたトランジスタと、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図である。
【図２】第１実施形態に係るメモリセルアレイの回路図である。
【図３】第１実施形態に係るセンスモジュールの回路図である。
【図４】第１実施形態に係る読み出し動作のフローチャートである。
【図５】第１実施形態に係る読み出し動作時における各種信号のタイミングチャートである。
【図６】第２実施形態に係る読み出し動作のフローチャートである。
【図７】第２実施形態に係る読み出し動作時における各種信号のタイミングチャートである。
【図８】第３実施形態に係る読み出し動作のフローチャートである。
【図９】第３実施形態に係る読み出し動作時における各種信号のタイミングチャートである。
【図１０】第４実施形態に係るセンスモジュールの回路図である。
【図１１】第４実施形態に係る読み出し動作時における各種信号のタイミングチャートである。
【発明を実施するための形態】
【０００７】
実施形態の半導体記憶装置は、メモリセルと、メモリセルに電気的に接続されるビット線と、ビット線に電気的に接続される第１ノードと、を備える。また、実施形態の半導体記憶装置は、第１ノードに接続された容量素子と、容量素子に接続された第２ノードと、ゲートを有するトランジスタと、を備える。トランジスタは、一端において信号を受け取り、他端において第２ノードと接続されている。トランジスタは、第２ノードに上記信号を転送する。トランジスタのゲートには、第１ノードが接続されている。
【０００８】
実施形態に係る半導体記憶装置について、図面を参照して以下に説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は必要に応じて行う。
【０００９】
＜第１実施形態＞
以下に、本実施形態に係る半導体記憶装置について、図１〜図５を用いて説明する。
【００１０】
（１）半導体記憶装置の構成
まず、本実施形態に係る半導体記憶装置の構成例について説明する。以下の説明において、単に「接続」というときは、物理的な接続を意味し、直接的または他の要素を介した間接的な接続を含む。「電気的接続」というときは、電気的な導通状態を意味し、直接的または他の要素を介した間接的な接続を含む。
【００１１】
[半導体記憶装置の概要構成例]
本実施形態に係る半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１は、例えば半導体基板上に３次元に積層されたメモリセルを有する。
【００１２】
図１に示されるように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ１１、センス回路１２、カラムデコーダ１３、コアドライバ１４、レジスタ１５、入出力回路１６、電圧発生回路１７、及び制御回路１８を備えている。
【００１３】
メモリセルアレイ１０は、複数のメモリストリング１９を含む。後述するように、メモリストリング１９は、複数のメモリセルを含む。これらのメモリセルは直列接続される。メモリセルのゲートには、ワード線（図示せず）が接続される。また、メモリストリング１９の一端はビット線ＢＬに接続され、他端はソース線ＳＬに接続される。
【００１４】
ロウデコーダ１１は、メモリセルアレイ１０のロウ方向を選択する。具体的には、ロウデコーダ１１は、データの書き込み、及び読み出し時において、いずれかのワード線を選択する。また、ロウデコーダ１１は、選択されたワード線及び非選択のワード線に、必要な電圧を印加する。
【００１５】
センス回路１２は、複数のセンスモジュール２０を備える。センスモジュール２０は、ビット線ＢＬに対応して設けられている。センスモジュール２０は、データの読み出し時には、ビット線ＢＬに読み出されたデータのセンスおよび増幅を行う。センスモジュール２０は、データの書き込み時には、ビット線ＢＬへの書き込みデータの転送を行う。
【００１６】
カラムデコーダ１３は、メモリセルアレイ１０のカラム方向（Ｙ方向）を選択する。具体的には、カラムデコーダ１３は、書き込みデータ及び読み出しデータの転送時において、いずれかのセンスモジュール２０を選択する。
【００１７】
電圧発生回路１７は、例えば制御回路１８の命令に応答して、データの書き込み、読み出し、及び消去に必要な電圧を生成する。電圧発生回路１７は、生成した電圧をコアドライバ１４に供給する。
【００１８】
コアドライバ１４は、例えば制御回路１８の命令に応答して、電圧発生回路１７から供給された電圧のうち、必要な電圧をロウデコーダ１１及びセンス回路１２に供給する。コアドライバ１４から供給された電圧は、ロウデコーダ１１によってワード線に転送され、センス回路１２によってビット線ＢＬに印加される。
【００１９】
入出力回路１６は、ＮＡＮＤ型フラッシュメモリ１にアクセスするコントローラまたはホスト機器との間の信号の入出力を制御する。
【００２０】
レジスタ１５は、コントローラまたはホスト機器から受信したコマンドやアドレス等を保持する。また、レジスタ１５は、例えばロウアドレスをロウデコーダ１１及びコアドライバ１４に転送し、カラムアドレスをカラムデコーダ１３に転送する。
【００２１】
制御回路１８は、メモリコントローラまたはホスト機器から受信したコマンドに従って、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。以下の説明における種々の制御信号は、例えば制御回路１８によって生成される。
【００２２】
[メモリセルアレイ]
図２に示されるように、メモリセルアレイ１０は、複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，ＢＬＫ２・・・）を備えている。個々のブロックＢＬＫは、不揮発性のメモリセルの集合である。ブロックＢＬＫの各々は、複数のメモリグループＧＰ（ＧＰ０，ＧＰ１，ＧＰ２・・・）を備えている。個々のメモリグループＧＰは、複数のメモリストリング１９を含む。メモリセルアレイ１０内のブロック数、及びブロック内のメモリグループ数は任意である。
【００２３】
メモリストリング１９の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含んでいる。ただし、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されない。メモリセルトランジスタＭＴは、制御ノードであるゲート（以下、制御ゲートとも称される）と電荷蓄積層とを含む積層ゲートを備える。メモリセルトランジスタＭＴは、メモリセルとして機能し、データを不揮発に保持することができる。複数のメモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間に配置される。これらのメモリセルトランジスタＭＴは、それぞれが直列接続される。メモリセルトランジスタＭＴ７の一端は、選択ゲートトランジスタＳＴ１の一端に接続されている。メモリセルトランジスタＭＴ０の一端は、選択ゲートトランジスタＳＴ２の一端に接続されている。
【００２４】
メモリグループＧＰｎ内にある選択ゲートトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤｎに共通接続される。メモリグループＧＰｎ内にある選択ゲートトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｎに共通接続される（０≦ｎ）。同一のメモリグループＧＰ内にあるメモリセルトランジスタＭＴｍの制御ゲートは、ワード線ＷＬｍに共通接続される（０≦ｍ≦７）。
【００２５】
上述のように、メモリストリング１９は、メモリセルアレイ１０内でマトリクス状に配置される。これらのメモリストリング１９のうち、カラム方向の同一列に配置されるメモリストリング１９は同一のビット線ＢＬに接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間でメモリストリング１９を共通に接続する。また、マトリクス状に配置されたメモリセルトランジスタＭＴは、ソース線ＳＬに共通接続される。
【００２６】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。メモリセルトランジスタＭＴのデータが、メモリグループＧＰ単位、または、メモリストリング１９単位で、一括消去されてもよい。これに対して、データの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位は「ページ」と称される。
【００２７】
メモリセルトランジスタＭＴ（メモリセル）が保持できるデータとして、例えば“１”，“０”の２値がある。オンのメモリセルのデータを読み出す際には、メモリセルにセル電流（読み出し電流）が流れる。オフのメモリセルには、電流が流れないことが想定されているものの、実際にはリーク電流によるオフ電流（オフリーク電流）が流れることがある。よって、メモリセルがオンのときにはオン電流が検知され、オフのときにはオフ電流が検知される。オフ電流はオン電流より小さい。検知される電流値の大小により、メモリセルが保持するデータが識別される。
【００２８】
[センス回路]
センスモジュール２０は、例えば半導体基板上であって、メモリセルアレイ１０直下に設けられる。
【００２９】
図３に示されるように、センスモジュール２０は、主に、フックアップ部２１、センスアンプ２２、データラッチ２３、及びトランジスタ２４を備えている。トランジスタ２４は、例えばｐチャネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）である。以下の構成において、各種の制御信号は、例えば上述のコアドライバ１４によって与えられる。
【００３０】
フックアップ部２１は、トランジスタ６０を備えている。トランジスタ６０は、例えばｎチャネルＭＯＳＦＥＴである。トランジスタ６０は、ゲートにおいて信号ＢＬＳを受け取り、一端においてビット線ＢＬと接続される。トランジスタ６０のオン、オフにより、センスモジュール２０とビット線ＢＬとの間が電気的に接続または非接続となる。
【００３１】
センスアンプ２２は、データの読み出し時において、ビット線ＢＬをプリチャージ（初期充電）する。また、センスアンプ２２は、データに応じてビット線ＢＬに流れる電流のセンスおよび増幅を行う。センスアンプ２２は、第１ノードとしてのノードＳＥＮ、第２ノードとしてのノードＬＣＬＫ、第１，第２トランジスタを含むトランジスタ６１〜６７，８０、及び容量素子６８を備えている。トランジスタ６１〜６７，８０は、例えばｎチャネルＭＯＳＦＥＴである。
【００３２】
トランジスタ６１は、ゲートにおいて信号ＢＬＣを受け取り、一端においてトランジスタ６０の他端と接続される。トランジスタ６１は、データの読み出し時におけるビット線ＢＬのプリチャージ電位を制御する。トランジスタ６２は、ゲートにおいて信号ＢＬＸを受け取り、一端において電源電圧ＶＤＤを受け取り、他端においてトランジスタ６１の他端と接続される。トランジスタ６２は、ビット線ＢＬのプリチャージを制御する。トランジスタ６４は、ゲートにおいて信号ＨＬＬを受け取り、一端において電源電圧ＶＤＤを受け取り、他端においてノードＳＥＮと接続される。トランジスタ６４は、ノードＳＥＮの充電を制御する。トランジスタ６３は、ゲートにおいて信号ＸＸＬを受け取り、一端においてノードＳＥＮと接続され、他端においてトランジスタ６１の他端と接続される。トランジスタ６３は、データセンスの際にノードＳＥＮのディスチャージを制御する。
【００３３】
ノードＳＥＮは、メモリセルの状態がセンスされるとき、ビット線ＢＬに電気的に接続される。また、ノードＳＥＮは、ビット線ＢＬに電気的に接続されるメモリセルの状態に応じて異なる放電速度で放電される。これにより、ノードＳＥＮは、ビット線ＢＬを介して流れるセル電流に応じた電位となる。
【００３４】
第１トランジスタとしてのトランジスタ６７は、ノードＳＥＮ、及びビット線ＢＬを介してメモリセルの状態をセンスする。具体的には、トランジスタ６７は、制御ノードとしてのゲートにおいてノードＳＥＮと接続され、一端においてトランジスタ６６の一端と接続される。トランジスタ６７の他端は接地されている。トランジスタ６７は、読み出しデータが“０”であるか“１”であるかをセンスする。すなわち、トランジスタ６７は、セル電流をセンスする機能を有し、センストランジスタなどと称される。
【００３５】
第２ノードとしてのノードＬＣＬＫは、ノードＳＥＮに容量接続される。すなわち、ノードＳＥＮとノードＬＣＬＫとは、容量素子６８を介して接続されている。
【００３６】
第２トランジスタとしてのトランジスタ８０は、一端において信号ＣＬＫを受け取り、他端においてノードＬＣＬＫと接続され、ノードＬＣＬＫに信号ＣＬＫを転送し、ゲートにおいてノードＳＥＮと接続されている。トランジスタ８０は、ノードＳＥＮの電位に応じてオンまたはオフする。メモリセルがセンスされるときには、信号ＣＬＫがノードＬＣＬＫから更にノードＳＥＮへと転送され、ノードＳＥＮの電位を上昇させる。
【００３７】
トランジスタ６５は、ゲートにおいて信号ＢＬＱを受け取り、一端においてノードＳＥＮと接続され、他端においてノードＬＢＵＳと接続される。トランジスタ６５は、例えばノードＳＥＮの充放電を制御する。ノードＬＢＵＳは、センスアンプ２２とデータラッチ２３とを接続する。トランジスタ６６は、ゲートにおいて信号ＳＴＢを受け取り、他端においてノードＬＢＵＳと接続され、読み出しデータのデータラッチ２３への格納を制御する。
【００３８】
データラッチ２３は、センスアンプ２２でセンスおよび増幅された読み出しデータを保持する。データラッチ２３は、トランジスタ７０〜７３、及びトランジスタ７４〜７７を備えている。トランジスタ７０〜７３は、例えばｎチャネルＭＯＳＦＥＴである。トランジスタ７４〜７７は、例えばｐチャネルＭＯＳＦＥＴである。
【００３９】
トランジスタ７２，７４は第１インバータを構成し、その出力ノードがノードＬＡＴであり、入力ノードがノードＩＮＶである。トランジスタ７３，７５は第２インバータを構成し、その出力ノードがノードＩＮＶであり、入力ノードがノードＬＡＴである。データラッチ２３は、これらの第１、第２インバータによってデータを保持する。
【００４０】
すなわち、トランジスタ７２は、ゲートにおいてノードＩＮＶと接続され、一端においてノードＬＡＴと接続される。トランジスタ７２の他端は接地されている。トランジスタ７３は、ゲートにおいてノードＬＡＴと接続され、一端においてノードＩＮＶと接続される。トランジスタ７３の他端は接地されている。トランジスタ７４は、ゲートにおいてノードＩＮＶと接続され、一端においてノードＬＡＴと接続され、他端においてトランジスタ７６の一端と接続される。トランジスタ７５は、ゲートにおいてノードＬＡＴと接続され、一端においてノードＩＮＶと接続され、他端においてトランジスタ７７の一端と接続される。
【００４１】
トランジスタ７６は、他端において電源電圧ＶＤＤを受け取り、ゲートにおいて信号ＳＬＬを受け取る。トランジスタ７６は、第１インバータのイネーブル動作を制御する。トランジスタ７７は、他端において電源電圧ＶＤＤを受け取り、ゲートにおいて信号ＳＬＩを受け取る。トランジスタ７７は、第２インバータのイネーブル動作を制御する。
【００４２】
トランジスタ７０，７１は、第１、第２インバータへのデータの入出力を制御する。トランジスタ７０は、一端においてノードＬＢＵＳと接続され、他端においてノードＬＡＴと接続される。トランジスタ７０は、ゲートにおいて信号ＳＴＬを受け取る。トランジスタ７１は、一端においてノードＬＢＵＳと接続され、他端においてノードＩＮＶと接続される。トランジスタ７１は、ゲートにおいて信号ＳＴＩを受け取る。
【００４３】
トランジスタ２４は、一端において電源電圧ＶＤＤを受け取り、他端においてノードＬＢＵＳと接続され、ゲートにおいて信号ＰＣｎを受け取る。トランジスタ２４は、ノードＬＢＵＳの電源電圧ＶＤＤへの充電を制御する。
【００４４】
（２）半導体記憶装置のデータ読み出し方法
次に、半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ１におけるデータの読み出し動作について説明する。以下の説明では、読み出し対象のメモリセルは選択メモリセルとも称される。また、例えば選択メモリセルを含むブロックＢＬＫ等は選択ブロックＢＬＫ等とも称され、選択メモリセルを含まないブロックＢＬＫ等は非選択ブロックＢＬＫ等とも称される。
【００４５】
[読み出し動作の概要]
まず、電圧発生回路１７が電圧ＶＣＧＲＶ、ＶＲＥＡＤ、ＶＳＧ、及びＶＢＢを生成する。電圧ＶＣＧＲＶは、選択ワード線に印加すべき電圧であり、読み出したいデータ（閾値レベル）に応じた電圧である。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタをオンさせる電圧である（ＶＲＥＡＤ＞ＶＣＧＲＶ）。電圧ＶＳＧは、選択トランジスタＳＴ１、ＳＴ２をオンさせる電圧である（ＶＲＥＡＤ＞ＶＳＧ）。電圧ＶＢＢは、選択トランジスタＳＴ１、ＳＴ２をオフさせる電圧であり、例えば負電圧、または０Ｖ等である（ＶＳＧ＞ＶＢＢ）。
【００４６】
コアドライバ１４は、メモリセルアレイ１０のソース線ＳＬにＶＳＳ（接地電位、例えば０Ｖ）を印加する。コアドライバ１４は、センス回路１２を介し、ビット線ＢＬにクランプ電圧を印加する。ロウデコーダ１１は、電圧発生回路１７からの種々の電圧を信号としてメモリセルアレイ１０の各部に振り分けて転送する。
【００４７】
具体的には、選択ブロックＢＬＫ内の選択ワード線に対して、コアドライバ１４がロウデコーダ１１を介し、電圧ＶＣＧＲＶを印加する。選択ブロックＢＬＫ内の非選択ワード線に対しては、コアドライバ１４が、電圧ＶＲＥＡＤを印加する。
【００４８】
選択ブロックＢＬＫ内の選択メモリストリング１９に対しては、コアドライバ１４がロウデコーダ１１を介し、セレクトゲート線ＳＧＤ，ＳＧＳに電圧ＶＳＧを印加する。選択ブロックＢＬＫ内の非選択メモリストリング１９に対しては、コアドライバ１４が、セレクトゲート線ＳＧＤ，ＳＧＳに電圧ＶＢＢを印加する。
【００４９】
非選択ブロックＢＬＫでは、ワード線ＷＬが電気的にフローティングとされる。セレクトゲート線ＳＧＤ，ＳＧＳには、コアドライバ１４がロウデコーダ１１を介し、電圧ＶＢＢを印加する。あるいは、コアドライバ１４が、セレクトゲート線ＳＧＤ，ＳＧＳにＶＳＳを印加してもよい。セレクトゲート線ＳＧＤ，ＳＧＳが電気的にフローティングとされてもよい。
【００５０】
以上により、選択メモリセルの制御ゲートには電圧ＶＣＧＲＶが印加され、その一端および他端はそれぞれビット線ＢＬ及びソース線ＳＬに電気的に接続される。選択メモリセルがオンかオフかに応じて、オン電流またはオフ電流がビット線ＢＬからソース線ＳＬに流れる。この電流をセンスモジュール２０が検知することで、読み出し動作が行われる。
【００５１】
[センスモジュールの動作]
コアドライバ１４は信号ＢＬＳを“Ｈ”レベルとし、センスモジュール２０とビット線ＢＬとを電気的に導通させる（ステップＳ１０）。ノードＩＮＶはリセットされ、“Ｌ”レベルとされる。
【００５２】
また、コアドライバ１４は、ビット線ＢＬをプリチャージする（ステップＳ１１）。すなわち、コアドライバ１４は、それまでＶＳＳであった信号ＢＬＣ，ＢＬＸの電位を、ＶＢＬＣ，ＶＢＬＸにそれぞれ上昇させる（時刻ｔ０）。電圧ＶＢＬＣは、ビット線電圧の転送量を決定する電圧である。ビット線電圧は、電圧ＶＢＬＣによりクランプされた電圧ＶＢＬとなる。これにより、トランジスタ６０〜６２を介して、ビット線ＢＬが電圧ＶＤＤによりプリチャージされる。信号ＢＬＣ，ＢＬＸは、データラッチ２３へのデータの格納終了後の時刻ｔ１１まで電圧ＶＢＬＣ，ＶＢＬＸに維持される。
【００５３】
次に、コアドライバ１４は、信号ＨＬＬによりノードＳＥＮを充電する（ステップＳ１２）。すなわち、コアドライバ１４は、信号ＨＬＬの電位をＶＨに上昇させる（時刻ｔ１）。これにより、トランジスタ６４がオンされて、ノードＳＥＮが電圧ＶＤＤに充電される。電圧ＶＨは、トランジスタ６４が電圧ＶＤＤを転送することを可能とする電圧である。ノードＳＥＮが電位ＶＤＤとなることで、トランジスタ６７，８０がオンする。ノードＳＥＮの充電は、時刻ｔ２まで行われる。
【００５４】
例えば、信号ＨＬＬの電圧ＶＨは、トランジスタ６４，６７のオンまたはオフの閾値電圧に依存する値に設定されていてもよい。これにより、トランジスタ毎の閾値電圧のばらつきの影響を軽減し、これらのトランジスタ６４，６７の動作をより確実に行わせることができる。具体的には、上記電圧ＶＨを、例えばトランジスタ６４，６７の和に比例する値に設定することができる。
【００５５】
次に、コアドライバ１４は、センスモジュール２０によりメモリセルの状態をセンスする（ステップＳ１３）。すなわち、コアドライバ１４は、信号ＸＸＬの電位をＶＸＸＬに上昇させる（時刻ｔ３）。これにより、トランジスタ６３がオンして、ノードＳＥＮはビット線ＢＬに電気的に接続される。よって、ノードＳＥＮからビット線ＢＬを介してソース線ＳＬにオン電流またはオフ電流が流れる。ノードＳＥＮとビット線ＢＬとの電気的な接続は、時刻ｔ６まで維持される。
【００５６】
また、コアドライバ１４は、信号ＣＬＫによりノードＳＥＮの電位を上昇させる（ステップＳ１３）。すなわち、コアドライバ１４は、信号ＣＬＫの電位を上昇させる（時刻ｔ３）。これにより、オンしているトランジスタ８０を介してノードＬＣＬＫの電位が押し上げられる。また、容量素子６８を介してノードＳＥＮの電位が押し上げられる。信号ＣＬＫは、時刻ｔ５まで上昇を続け、時刻ｔ６以降も高電位に維持される。
【００５７】
信号ＸＸＬ，ＣＬＫの電位上昇により、ノードＳＥＮの電位は、信号ＣＬＫの上昇に伴って上昇しつつ、ノードＳＥＮからソース線ＳＬへと流れるセル電流により減少する。よって、セル電流の大きさによって、その後のノードＳＥＮにおける電位の挙動が異なってくる。選択メモリセルがオンの場合には（太線）、ノードＳＥＮからソース線ＳＬに比較的大きな電流（オン電流）が流れる。このため、ノードＳＥＮの電位は、時刻ｔ４までは上昇するものの、その後、トランジスタ８０がオフすることにより低下する。選択メモリセルがオフの場合には（細線）、ノードＳＥＮからソース線ＳＬには小さな電流（オフ電流）しか流れない。このため、トランジスタ８０はオフせず、ノードＳＥＮの電位はノードＬＣＬＫの電位上昇に伴って上昇し続ける。
【００５８】
より具体的には、トランジスタ８０がオンのとき、選択メモリセルの状態にかかわらず、ノードＳＥＮの電位はノードＬＣＬＫの電位とのカップリングにより上昇する。ただし、選択メモリセルがオンの場合のほうが、流れる電流（オン電流）が大きいため、ノードＳＥＮの電位上昇は緩やかである。或いはまた、セル電流が大きな値に設定されているときなどは、オンのメモリセルにおいてノードＳＥＮの電位が一旦上昇することなく、直ちに下降し始める場合もある。いずれにしても、ノードＳＥＮの電位には、選択メモリセルがオンかオフかによる差が生じる。図中、選択メモリセルの状態の違いにより生じるノードＳＥＮの電位の差が（ｂ）として示される。トランジスタ８０がオンのときのノードＳＥＮは、主に、容量素子６８の容量Ｃｓｅｎと、ノードＳＥＮに接続されるトランジスタ６３〜６５，６７、およびノードＳＥＮの隣接配線等の寄生容量Ｃｓｅｎｐと、を足し合わせた見かけ上の容量（Ｃｓｅｎ＋Ｃｓｅｎｐ）を有する。
【００５９】
その後、選択メモリセルがオンの場合には、大きなセル電流が流れることにより、ノードＳＥＮの電位とノードＬＣＬＫの電位との差が徐々に小さくなっていく。この差がトランジスタ８０の閾値電圧Ｖｔｈより低下すると（ＶＳＥＮ−ＶＬＣＬＫ＜Ｖｔｈ）、トランジスタ８０がオフする（時刻ｔ４）。これにより、ノードＬＣＬＫがフローティング状態となりノードＳＥＮへの信号ＣＬＫの影響がなくなって、ノードＳＥＮの電位上昇が停止する。よって、時刻ｔ４以降は、セル電流による放電により、ノードＳＥＮの電位は時刻ｔ４以前よりも大きい速度で放電される（時刻ｔ６）。図中、信号ＣＬＫの寄与が無くなることによるノードＳＥＮの電位の低下分が（ｃ）として示される。
【００６０】
また、トランジスタ８０がオフのとき、ノードＳＥＮの見かけ上の容量は上記容量（Ｃｓｅｎ＋Ｃｓｅｎｐ）よりも小さくなる。フローティング状態のノードＬＣＬＫに直列接続される容量素子６８の容量Ｃｓｅｎ×Ｃｌｃｌｋ／（Ｃｓｅｎ＋Ｃｌｃｌｋ）は、容量Ｃｓｅｎに比べて充分に小さい。つまり、トランジスタ８０がオフのときのノードＳＥＮの見かけ上の容量（Ｃｓｅｎ×Ｃｌｃｌｋ／（Ｃｓｅｎ＋Ｃｌｃｌｋ）＋Ｃｓｅｎｐ）は、トランジスタ８０がオンのときの上記容量よりも小さい（Ｃｓｅｎ×Ｃｌｃｌｋ／（Ｃｓｅｎ＋Ｃｌｃｌｋ）＋Ｃｓｅｎｐ＜Ｃｓｅｎ＋Ｃｓｅｎｐ）。
【００６１】
このように、ノードＳＥＮの見かけ上の容量が小さくなることで、セル電流による放電も加速される。また、信号ＣＬＫの上昇が停止すると、選択メモリセルの状態にかかわらず、ノードＳＥＮの電位は若干低下する。選択メモリセルがオンの場合には、ノードＳＥＮの見かけ上の容量が小さくなることから、このときにも、選択メモリセルがオンの場合のほうがノードＳＥＮの電位低下は大きい。図中、ノードＳＥＮの見かけ上の容量低下によるノードＳＥＮの電位の低下分が（ｄ）として示される。
【００６２】
一方、選択メモリセルがオフの場合には、小さなセル電流しか流れず、ノードＳＥＮとノードＬＣＬＫとの電位差が、トランジスタ８０の閾値電圧Ｖｔｈ以上に維持される。このため、トランジスタ８０がオフすることはなく、ノードＳＥＮの電位はＶＤＤ以上に維持される。したがって、選択メモリセルがオンかオフかにより、ノードＳＥＮの電位には、例えば（ｂ）、（ｃ）、（ｄ）を足し合わせた差（ａ）が生じる。
【００６３】
以上のように、ノードＳＥＮの電位がトランジスタ６７の閾値電圧Ｖｔｈ以上に維持された場合は（ＳＥＮ＝“Ｈ”）、センストランジスタであるトランジスタ６７がオンに維持される。ノードＳＥＮの電位がトランジスタ６７の閾値電圧Ｖｔｈ未満にまで低下した場合は（ＳＥＮ＝“Ｌ”）、トランジスタ６７はオフする。
【００６４】
次に、コアドライバ１４は、ノードＬＢＵＳを充電する（ステップＳ１４）。すなわちコアドライバ１４は、信号ＰＣｎを“Ｌ”レベルとする（時刻ｔ７）。これにより、トランジスタ２４はオンし、ノードＬＢＵＳがＶＤＤに充電される。ノードＬＢＵＳの充電は、時刻ｔ８まで行われる。
【００６５】
続いて、コアドライバ１４は、データをデータラッチ２３へ転送する（ステップＳ１５）。すなわち、コアドライバ１４は、信号ＳＬＩ，ＳＴＩ，ＳＴＢを“Ｈ”レベルとする（時刻ｔ９）。これにより、トランジスタ６６，７１がオンして、トランジスタ７７がオフする。センストランジスタであるトランジスタ６７がオンしていれば（ＳＥＮ＝“Ｈ”）、ノードＬＢＵＳは略ＶＳＳまで放電され、データラッチ２３のノードＩＮＶには“Ｌ”レベルが格納される。トランジスタ６７がオフしていれば（ＳＥＮ＝“Ｌ”）、ノードＬＢＵＳの電位は略ＶＤＤを維持し、ノードＩＮＶには“Ｈ”レベルが格納される。信号ＳＬＩ，ＳＴＩ，ＳＴＢは、データラッチ２３へのデータ格納終了時（時刻ｔ１０）まで、各レベルに維持される。
【００６６】
（３）本実施形態にかかる効果
本実施形態によれば、以下の１つまたは複数の効果を奏する。
【００６７】
（Ａ）本実施形態によれば、ＮＡＮＤ型フラッシュメモリ１はトランジスタ８０を備える。トランジスタ８０は、一端において信号ＣＬＫを受け取り、他端においてノードＬＣＬＫと接続され、ゲートにおいてノードＳＥＮに接続されている。これにより、データの読み出し時におけるノードＳＥＮの電位に応じて、トランジスタ８０のオンまたはオフが切り替わる。よって、データ読み出し時のオン／オフ比を増大させることができる。
【００６８】
上述のように、メモリセルの微細化等に伴い、ＮＡＮＤ型フラッシュメモリでは、メモリセルの状態の違いによるノードＳＥＮの電位差が小さくなる場合がある。メモリセルの微細化によりオン電流が減少するだけでなく、１つのビット線に接続されるメモリセル数の増加によりオフリーク電流が増大する場合があるためである。
【００６９】
また、ノードＳＥＮの電位には、ソース線やビット線等の設定電圧や各トランジスタの閾値電圧のばらつき等に基づく下限値が存在する。上記微細化等により、ノードＳＥＮの初期充電レベルの電位と、ノードＳＥＮの下限値での電位との差の減少も生じうる。これらのことから、ＮＡＮＤ型フラッシュメモリでは、メモリセルからのデータの読み出し精度が低下したり、データを読み出すことができない場合がある。
【００７０】
本実施形態においては、センスアンプ２２がトランジスタ８０を備えることで、データ読み出し時のオン／オフ比を大きくとることができる。
【００７１】
（Ｂ）本実施形態によれば、センスアンプ２２がトランジスタ８０を備えることで、図５における差（ｃ）の分、オン／オフ比が増大する。
【００７２】
すなわち、ノードＳＥＮと信号ＣＬＫとの電位差が、ある値未満のときは、トランジスタ８０がオフしてノードＬＣＬＫへの信号ＣＬＫの転送を停止する。具体的には、選択メモリセルがオンの場合、ノードＳＥＮの放電速度が速く、ノードＳＥＮとノードＬＣＬＫとの電位差がトランジスタ８０の閾値電圧Ｖｔｈ未満となる。なお、ノードＬＣＬＫの電位は、トランジスタ８０がオフするまでは、信号ＣＬＫの電位と同等である。上記電位差の減少により、トランジスタ８０がオフしてノードＬＣＬＫへの信号ＬＣＫの転送を停止する。これにより、選択メモリセルがオンのときは、信号ＣＬＫによるノードＳＥＮの電位上昇が停止され、オン電流によるノードＳＥＮの放電を促進することができる。
【００７３】
また、ノードＳＥＮと信号ＣＬＫとの電位差が、ある値以上のときは、トランジスタ８０がオンしてノードＬＣＬＫへの信号ＣＬＫの転送を行う。具体的には、選択メモリセルがオフの場合、ノードＳＥＮの放電速度が遅く、ノードＳＥＮとノードＬＣＬＫとの電位差がトランジスタ８０の閾値電圧Ｖｔｈ以上に維持される。なお、トランジスタ８０がオンであるので、ノードＬＣＬＫの電位は信号ＣＬＫの電位と同等である。このようなときは、トランジスタ８０がオンに維持されてノードＬＣＬＫへの信号ＬＣＫの転送を継続する。これにより、選択メモリセルがオフのときは、信号ＣＬＫによるノードＳＥＮの電位上昇が継続され、オフリーク電流によるノードＳＥＮの電位低下を抑制することができる。
【００７４】
このように、差（ｃ）は、選択メモリセルがオンのときに信号ＣＬＫの寄与が無くなることによる差と、選択メモリがオフのときに信号ＣＬＫの供給が継続されることによる差と、を含む。
【００７５】
よって、本実施形態においては、図５に示されるように、選択メモリセルがオンのとき、ノードＳＥＮの電位は、信号ＣＬＫの寄与が無くなることによる差（ｃ）の分、低下する。
【００７６】
（Ｃ）本実施形態によれば、センスアンプ２２がトランジスタ８０を備えることで、図５における差（ｄ）の分、オン／オフ比が増大する。
【００７７】
上記のように、ノードＳＥＮとノードＬＣＬＫとの電位差がトランジスタ８０の閾値電圧Ｖｔｈ未満となったときは、トランジスタ８０がオフする。これにより、ノードＬＣＬＫがフローティング状態となり、トランジスタ８０がオンのときよりノードＳＥＮの見かけ上の容量が小さくなって、ノードＳＥＮの放電が加速される。
【００７８】
よって、図５に示されるように、選択メモリセルがオンのとき、ノードＳＥＮの電位は、ノードＳＥＮの見かけ上の容量低下に伴う放電の加速による差（ｄ）の分、低下する。
【００７９】
（Ｄ）本実施形態によれば、センスアンプ２２がトランジスタ８０を備えることで、選択メモリセルの状態の違いによるノードＳＥＮの電位差が、図５における差（ａ）に増大する。すなわち、データ読み出し時のオン／オフ比が増大する。
【００８０】
（Ｅ）本実施形態によれば、コアドライバ１４が、信号ＣＬＫを高電位に保ったままノードＳＥＮを介してメモリセルの状態をセンスする。したがって、ノードＳＥＮの初期充電時の電位を高電位としておく必要がない。具体的には、ノードＳＥＮの初期充電時の電位を、例えばトランジスタ６７の閾値電圧Ｖｔｈ程度にまで、あるいは、ノードＳＥＮの下限値程度にまで低減することができる。よって、低消費電力化が可能となる。
【００８１】
（Ｆ）本実施形態によれば、トランジスタ８０は、メモリセルのセンス後も信号ＣＬＫを受け続ける。このように、コアドライバ１４は、信号ＸＸＬをＶＳＳに落とすまで信号ＣＬＫを高電位に維持し、それ以降も信号ＣＬＫを与え続ける。これにより、選択メモリセルがオフの場合であっても、オフリーク電流の影響を抑制してノードＳＥＮを高電位に維持し続けることができる。つまり、図５における差（ｃ）を保ち続けることができる。よって、データ読み出し動作のマージンが増大する。
【００８２】
（４）本実施形態にかかる変形例
本実施形態の変形例として、トランジスタ８０の閾値電圧のばらつきを抑制する構成例について説明する。
【００８３】
トランジスタ８０においては、トランジスタ８０が置かれた環境下の温度や、トランジスタ８０形成時のプロセスばらつき等により、その閾値電圧にばらつきが生じうる。上記のように、選択メモリセルがオンのとき、トランジスタ８０がオフとなるタイミングは、トランジスタ８０の閾値電圧のばらつきに直接影響を受ける。これにより、最終的に得られるオン／オフ比の大小も影響を受けてしまう。
【００８４】
トランジスタ８０のこのような閾値電圧のばらつきの影響を低減するには、例えばノードＳＥＮの初期充電時の電位を、トランジスタ８０の閾値電圧Ｖｔｈに依存させればよい。具体的には、ノードＳＥＮの初期充電時、例えば信号ＨＬＬの電圧ＶＨを、ノードＳＥＮが“＋Ｖｔｈ”に比例する電位となるよう調整する。
【００８５】
以上により、トランジスタ８０の閾値電圧のばらつきによりトランジスタ８０がオフするタイミングがばらつくことを抑制することができる。よって、データ読み出しを安定させ、ひいては読み出しマージンを増大させることができる。
【００８６】
＜第２実施形態＞
本実施形態では、メモリセルのセンスが開始される前から信号ＣＬＫの上昇が開始される点が、上述の実施形態とは異なる。
【００８７】
本実施形態に係る半導体記憶装置の構成例について図６、図７を用いて説明する。
【００８８】
上述の図１と同様のコアドライバ１４は、図６に示されるように、信号ＨＬＬにより第１ノードとしてのノードＳＥＮを充電した後（ステップＳ１２）、信号ＣＬＫにより第２ノードとしてのノードＬＣＬＫをプリチャージする（ステップＳ１２ａ）。すなわち、コアドライバ１４は、図７に示されるように、信号ＣＬＫの電位をＶＳＳ以上であってセンス時の電位より低い任意の電位とする（時刻ｔ２ｃ）。これにより、ノードＳＥＮが、電圧ＶＤＤより高く、センス時の電位よりは低い値に充電される。その後、コアドライバ１４は、上述の実施形態と同様に、信号ＣＬＫによりノードＳＥＮの電位を更に上昇させつつメモリセルの状態をセンスする（ステップＳ１３）。
【００８９】
セル電流が大きな値に設定されているときなどは、例えばオンしている選択メモリセルのデータがセンスされる際、ノードＳＥＮの放電が開始された直後に、ノードＳＥＮの電位が下限値近くに達してしまうことがある（図中の点線）。この場合、ノードＳＥＮからのカップリングにより、信号ＣＬＫの電位やノードＬＣＬＫの電位が、充分に上昇する前に、負に振れてしまうおそれがある（図中の点線）。
【００９０】
そこで、本実施形態によれば、コアドライバ１４は、信号ＣＬＫの電位をセンスの開始前に上昇させ、また、ノードＬＣＬＫをプリチャージしておく。これにより、上述の実施形態の効果に加え、信号ＣＬＫ及びノードＬＣＬＫの電位が負に振れてしまうことを抑制することができる。
【００９１】
＜第３実施形態＞
本実施形態では、第１ノードとしてのノードＳＥＮの初期充電が開始される前から信号ＣＬＫの上昇が開始される点が、上述の実施形態とは異なる。
【００９２】
本実施形態に係る半導体記憶装置の構成例について図８、図９を用いて説明する。
【００９３】
上述の図１と同様のコアドライバ１４は、図８に示されるように、信号ＨＬＬによりノードＳＥＮを充電（ステップＳ１２）する前に、信号ＣＬＫにより第２ノードとしてのノードＬＣＬＫをプリチャージする（ステップＳ１１ａ）。すなわち、コアドライバ１４は、図９に示されるように、信号ＣＬＫの電位をＶＳＳ以上であってセンス時の電位より低い任意の電位とする（時刻ｔ０ｄ）。この時点では、トランジスタ８０はオフしているので、信号ＣＬＫによるノードＬＣＬＫの電位上昇はない。時刻ｔ１に、コアドライバ１４がノードＳＥＮのプリチャージを開始すると、トランジスタ８０がオンしてノードＬＣＬＫが信号ＣＬＫと同電位までプリチャージされる。その後、コアドライバ１４は、上述の実施形態と同様に、信号ＣＬＫによりノードＳＥＮの電位を更に上昇させつつメモリセルの状態をセンスする（ステップＳ１３）。
【００９４】
オンしている選択メモリセルのデータをセンスする際には、例えばセンス期間中の極力早い時点でトランジスタ８０がオフすることが望ましい。ノードＳＥＮの電位降下の開始タイミングが早まって、より確実に充分なオン／オフ比を確保することができ、また、センス時間も短縮できるからである。
【００９５】
そこで、本実施形態によれば、コアドライバ１４は、信号ＣＬＫの電位をノードＳＥＮの充電開始前に上昇させ、また、ノードＬＣＬＫをプリチャージしておく。これにより、上述の実施形態の効果に加え、センス開始前までに、信号ＣＬＫおよびノードＬＣＬＫと、ノードＳＥＮとの電位差を小さくしておくことができる。よって、センスが開始してから、信号ＣＬＫおよびノードＬＣＬＫの電位上昇を待つ時間が短縮され、より早くトランジスタ８０をオフすることができる。よって、センス時間を短縮することができる。また、より確実に充分なオン／オフ比を確保することができる。
【００９６】
またこのとき、ノードＬＣＬＫのプリチャージによる電位を、トランジスタ８０の閾値電圧Ｖｔｈに依存するよう、“−Ｖｔｈ”に比例する電位としてもよい。ノードＳＥＮの放電速度が等しく、同じ分だけセル電流が流れるとすれば、上記“−Ｖｔｈ”に比例するプリチャージにより、トランジスタ８０がオフするノードＬＣＬＫの電圧と、ノードＬＣＬＫの初期電圧との差は、プロセスや温度などによる閾値電圧の変動によらず、ほぼ一定となる。すなわち、トランジスタ８０がオフするタイミングに閾値電圧Ｖｔｈは関与せず、トランジスタ８０の閾値電圧のばらつきによる影響も低減することができる。
【００９７】
なお、例えば信号ＣＬＫの上昇速度（信号ＣＬＫの電位の上昇率）を調整することによっても、トランジスタ８０がオフするタイミングを制御することができる。すなわち、信号ＣＬＫの上昇速度を高くすれば、トランジスタ８０がオフするタイミングを早くすることができる。信号ＣＬＫの上昇速度を低くすれば、トランジスタ８０がオフするタイミングを遅くすることができる。このように、上記ノードＬＣＬＫのプリチャージに替えて、あるいは加えて、信号ＣＬＫの上昇速度の調整を行ってもよい。
【００９８】
なお、上記ノードＬＣＬＫのプリチャージ及び上昇速度の調整は、例えば電源電圧を大きくすることなく実現可能である。定電圧化の妨げともなり難い。
【００９９】
＜第４実施形態＞
上述の実施形態では、電流をセンスする方式のセンスアンプ２２を用いる例について説明した。本実施形態では、電圧をセンスする方式のセンスアンプを用いる例について説明する。
【０１００】
（１）センス回路の構成
図１０は、第４実施形態に係るセンス回路が備えるセンスモジュール３０の回路図である。本実施形態のセンスモジュール３０が備えるセンスアンプ３２は、電圧センス方式のセンスアンプとして構成されている。
【０１０１】
電流センス方式（ＡＢＬ（all bit line）センス方式）では、全ビット線から同時にデータを読み出し可能である。一方で、電圧センス方式では、読み出しデータに応じてビット線の電位を変動させ、この電位変動をセンストランジスタによって検出する。あるビット線の電位変動は、ビット線間の容量結合に起因して、隣接するビット線の電位に影響を与える。したがって、電圧センス方式では、電流センス方式と異なり、データは偶数ビット線毎、及び奇数ビット線毎に、隣接するビット線をシールドして読み出される（ビット線シールド法）。
【０１０２】
図１０に示されるように、センスモジュール３０は、センスアンプ３２、プライマリ・データ・キャッシュ（ＰＤＣ：Primary Data Cache）４３０、及びセカンダリ・データ・キャッシュ（ＳＤＣ：Secondary Data Cache）４３１を備えている、センスアンプ３２は、３つのダイナミック・データ・キャッシュ（ＤＤＣ：Dynamic Data Cache）４３３（４３３−１〜４３３−３）、及びテンポラリ・データ・キャッシュ（ＴＤＣ：Temporary Data Cache）４３４を備えている。ダイナミック・データ・キャッシュ４３３及びテンポラリ・データ・キャッシュ４３４は、必要に応じて設けるようにすればよい。ダイナミック・データ・キャッシュ４３３は、プログラム時において、ビット線に電位（ＶＱＰＷ）を書き込むデータを保持するキャッシュとしても用いることができる。電位（ＶＱＰＷ）は、ＶＤＤ（高電位）とＶＳＳ（低電位）との中間電位である。
【０１０３】
プライマリ・データ・キャッシュ４３０は、クロックド・インバータＣＬＩ１，ＣＬＩ２、及びトランジスタＮＭＯＳ５を有している。セカンダリ・データ・キャッシュ４３１は、クロックド・インバータＣＬＩ３，ＣＬＩ４、及びトランジスタＮＭＯＳ６，ＮＭＯＳ７を有している。ダイナミック・データ・キャッシュ４３３は、トランジスタＮＭＯＳ４，ＮＭＯＳ９を有している。テンポラリ・データ・キャッシュ４３４は、容量素子Ｃ１を有している。トランジスタＮＭＯＳ４〜ＮＭＯＳ７，ＮＭＯＳ９は、例えばｎチャネルＭＯＳＦＥＴである。
【０１０４】
上記のように、プライマリ・データ・キャッシュ４３０及びセカンダリ・データ・キャッシュ４３１は、それぞれ２つのクロックド・インバータを備えるフリップフロップ回路として構成されている。トランジスタＮＭＯＳ５は、２つのノードＮ１，Ｎ１ｎの電位をイコライズするイコライズ回路である。トランジスタＮＭＯＳ６は、２つのノードＮ２，ＳＥＮ１の電位をイコライズするイコライズ回路である。トランジスタＮＭＯＳ５，ＮＭＯＳ６は、それぞれ信号ＥＱ１，ＥＱ２により制御される。プライマリ・データ・キャッシュ４３０は、信号ＳＥＮ１，ＳＥＮ１ｎ，ＬＡＴ１，ＬＡＴ１ｎにより制御される。セカンダリ・データ・キャッシュ４３１は、信号ＳＥＮ２，ＳＥＮ２ｎ，ＬＡＴ２，ＬＡＴ２ｎにより制御される。信号ＳＥＮ１ｎ，ＬＡＴ１ｎ，ＳＥＮ２ｎ，ＬＡＴ２ｎの末尾の“ｎ”は、対応する信号の反転信号を意味する。
【０１０５】
トランジスタＮＭＯＳ２０，ＮＭＯＳ２１は、例えばｎチャネルＭＯＳＦＥＴであり、ノードＮ２ａ，Ｎ２ｎと入出力線ＩＯ，ＩＯｎとの電気的な接続および切断を決定するカラムスイッチである。カラム選択信号ＣＳＬｉが“Ｈ”レベルのとき、トランジスタＮＭＯＳ２０，ＮＭＯＳ２１がオンして、セカンダリ・データ・キャッシュ４３１の出力ノードＮ２ａ，Ｎ２ｎが入出力線ＩＯ，ＩＯｎに電気的に接続される。
【０１０６】
プライマリ・データ・キャッシュ４３０、セカンダリ・データ・キャッシュ４３１、ダイナミック・データ・キャッシュ４３３、及びテンポラリ・データ・キャッシュ４３４の回路構成は、図１０に示す回路に限定されず、他の回路構成を採用することもできる。また、図１０の例では、データ・キャッシュにおいてデータの入出力を制御するトランジスタとしてｎチャネルＭＯＳＦＥＴが用いられているが、ｐチャネルＭＯＳＦＥＴが用いられていても良い。
【０１０７】
センスアンプ３２は、トランジスタＮＭＯＳ１１，ＮＭＯＳ１２（１２−１〜１２−３），ＮＭＯＳ１３、第１ノードとしてのノードＳＥＮ、第２ノードとしてのノードＬＣＬＫ、トランジスタＮＭＯＳ８０を備えている。また、センスアンプ３２は、ダイナミック・データ・キャッシュ４３３内に、トランジスタＮＭＯＳ４（４−１〜４−３），ＮＭＯＳ９（９−１〜９−３）を備えている。さらに、センスアンプ３２は、テンポラリ・データ・キャッシュ４３４内に容量素子Ｃ１を備えている。トランジスタＮＭＯＳ４，ＮＭＯＳ９，ＮＭＯＳ１１〜ＮＭＯＳ１３，ＮＭＯＳ８０は、例えばｎチャネルＭＯＳＦＥＴである。
【０１０８】
トランジスタＮＭＯＳ１１は、ビット線プリチャージに用いられる。つまり、トランジスタＮＭＯＳ１１は、読み出し時に、２本のビット線ＢＬｅ，ＢＬｏのうち、データが読み出される１本のビット線を、予めプリチャージするトランジスタである。トランジスタＮＭＯＳ１１は、信号ＢＬＰＲＥにより制御される。トランジスタＮＭＯＳ４，ＮＭＯＳ９，ＮＭＯＳ１２，ＮＭＯＳ１３は、書き込み及び読み出し時（又はベリファイ読み出し時）において、奇数または偶数ページデータの制御をする。また、トランジスタＮＭＯＳ１２は、書き込みおよび消去時において、ベリファイ読み出しの後、選択された全てのメモリセルに対して書き込みまたは消去が確実に行われたか否かを調べる。
【０１０９】
ノードＳＥＮは、メモリセルがセンスされるとき、センス対象のビット線ＢＬｅ，ＢＬｏに電気的に接続される。また、ノードＳＥＮは、メモリセルがセンスされるとき、センス対象のビット線ＢＬｅ，ＢＬｏ上の電位に応じた電位となる。
【０１１０】
ノードＬＣＬＫは、ノードＳＥＮに容量接続される。すなわち、ノードＳＥＮとノードＬＣＬＫとは、容量素子Ｃ１を介して接続されている。
【０１１１】
トランジスタＮＭＯＳ８０は、一端において信号ＣＬＫを受け取り、他端においてノードＬＣＬＫと接続され、ノードＬＣＬＫに信号ＣＬＫを転送し、ゲートにおいてノードＳＥＮと接続されている。トランジスタＮＭＯＳ８０は、ノードＳＥＮの電位に応じてオンまたはオフする。
【０１１２】
トランジスタＰＭＯＳ１は、ノードＳＥＮをＶＤＤにプリセットするプリセット用トランジスタである。トランジスタＰＭＯＳ１は、例えばｐチャネルＭＯＳＦＥＴであり、信号ＰＤＣｎＰＳＥＴｎにより制御される。
【０１１３】
トランジスタＮＭＯＳ１０は、ビット線ＢＬｅ，ＢＬｏとセンスアンプ３２との電気的な接続および切断を制御するクランプ用トランジスタである。トランジスタＮＭＯＳ１０は、例えば、読み出し時に、ビット線ＢＬｅ，ＢＬｏがプリチャージされた後、ビット線ＢＬｅ，ＢＬｏに読み出されたデータがセンスされるまで、ビット線ＢＬｅ，ＢＬｏをフローティング状態にしておく。トランジスタＮＭＯＳ１０は、例えばｎチャネルＭＯＳＦＥＴであり、信号ＢＬＣＬＭＰにより制御される。
【０１１４】
センスアンプ３２は、トランジスタＨＮ２ｅ，ＨＮ２ｏによって、対応する偶数ビット線ＢＬｅ、及び奇数ビット線ＢＬｏにそれぞれ接続される。トランジスタＨＮ２ｅ，ＨＮ２ｏは、例えば高電圧エンハンスメントｎチャネルＭＯＳＦＥＴであり、ゲートにおいて、それぞれ信号ＢＬＳｅ，ＢＬＳｏを受け取る。また、偶数ビット線ＢＬｅ、及び奇数ビット線ＢＬｏには、トランジスタＨＮ１ｅ，ＨＮ１ｏの一端が接続される。トランジスタＨＮ１ｅ，ＨＮ１ｏは、例えば高電圧エンハンスメントｎチャネルＭＯＳＦＥＴであり、それぞれゲートにおいて信号ＢＩＡＳｅ，ＢＩＡＳｏを受け取り、他端において信号ＢＬＣＲＬを受け取る。信号ＢＬＣＲＬは、電位ＶＳＳ（接地電位、例えば０Ｖ）に設定されている。ＢＩＡＳｏが“Ｈ”レベル、ＢＩＡＳｅが“Ｌ”レベルのとき、ビット線ＢＬｅにデータが読み出される。ビット線ＢＬｏは、ビット線ＢＬｅにデータを読み出すときのノイズを抑制するシールドビット線となる。ＢＩＡＳｅが“Ｈ”レベル、ＢＩＡＳｏが“Ｌ”レベルのとき、ビット線ＢＬｏにデータが読み出される。ビット線ＢＬｅは、ビット線ＢＬｏにデータを読み出すときのノイズを抑制するシールドビット線となる。このように、例えば読み出し時には、２本のビット線ＢＬｅ，ＢＬｏのうちの１本が、データが読み出されるビット線とされ、残りの１本がシールドビット線とされる。
【０１１５】
（２）センスモジュールの動作
図１１に示されるように、時刻ｔ０において、コアドライバは、読み出し対象のビット線（図１１の例では偶数ビット線ＢＬｅ）を、予めプリチャージする。具体的には、コアドライバ、信号ＢＬＰＲＥを“Ｈ”レベルとしてトランジスタＮＭＯＳ１１をオンすることにより、偶数ビット線ＢＬｅ及びノードＳＥＮを電圧ＶＤＤでプリチャージする。また、ノードＳＥＮのプリチャージによってトランジスタ８０がオンする。偶数ビット線ＢＬｅのプリチャージは、時刻ｔ２まで行われる。
【０１１６】
また、コアドライバは、偶数ビット線ＢＬｅをプリチャージしている間、トランジスタＮＭＯＳ１０に、信号ＢＬＣＬＡＭＰにより、ビット線プリチャージ用のクランプ電圧ＶＣＬＭＰを印加する。具体的には、時刻ｔ１〜ｔ３までの間、トランジスタＮＭＯＳ１０にはクランプ電圧ＶＣＬＭＰが印加され続ける。
【０１１７】
次に、コアドライバは、時刻ｔ０〜ｔ１において、ビット線選択用の信号ＢＬＳｅ，ＢＬＳｏ、及びバイアス選択用の信号ＢＩＡＳｅ，ＢＩＡＳｏを設定する。図１１の例では、偶数ビット線ＢＬｅが選択されるため、偶数ビット線選択用の信号ＢＬＳｅが“Ｈ”レベルとされる。信号ＢＩＡＳｏは“Ｈ”とされ、奇数ビット線ＢＬｏはＢＬＣＲＬ（＝ＶＳＳ）に固定される。これらの信号ＢＬＳｅ，ＢＩＡＳｏの状態は、時刻ｔ１４まで維持される。
【０１１８】
次に、コアドライバは、時刻ｔ３において、信号ＢＬＣＬＡＭＰをＶＳＳとする。これにより、ビット線ＢＬｅが電気的にフローティングの状態とされる。
【０１１９】
次に、コアドライバは、時刻ｔ４において、信号ＳＥＮ１，ＬＡＴ１を“Ｌ”レベルとし、クロックド・インバータＣＬＩ１，ＣＬＩ２を動作状態とする。信号ＳＥＮ１，ＬＡＴ１は、それぞれ時刻ｔ１１，ｔ１２まで“Ｌ”レベルに維持される。
【０１２０】
次に、コアドライバは、時刻ｔ５において、信号ＢＬＣ１により、トランジスタＮＭＯＳ１３にセンス用電圧ＶＳＥＮＳＥ２を印加し、信号ＰＤＣｎＰＳＥＴｎを“Ｌ”レベルとする。これにより、コアドライバは、ノードＳＥＮをＶＤＤにプリチャージする。コアドライバは、時刻ｔ６において、信号ＰＤＣｎＰＳＥＴｎを“Ｈ”レベルとすることで、テンポラリ・データ・キャッシュ４３４をフローティング状態とする。信号ＢＬＣ１は、時刻ｔ１３までセンス用電圧ＶＳＥＮＳＥ２に維持される。
【０１２１】
引き続き、コアドライバは、時刻ｔ７〜ｔ１０において、信号ＢＬＣＬＡＭＰにより、トランジスタＮＭＯＳ１０にセンス用電圧ＶＳＥＮＳＥを印加する。この時、選択ビット線ＢＬｅの電位が高ければ、トランジスタＮＭＯＳ１０（ＢＬＣＬＡＭＰのトランジスタ）はカットオフのままであり、ノードＳＥＮにはＶＤＤが保持される。一方、選択ビット線ＢＬｅの電位が低ければ、トランジスタＮＭＯＳ１０はオンするため、ノードＳＥＮは放電されてビット線ＢＬｅの電位とほぼ等しくなる。
【０１２２】
また、コアドライバは、時刻ｔ７において、信号ＣＬＫによりノードＳＥＮの電位上昇を開始する。すなわち、信号ＣＬＫが高電位とされ、ノードＬＣＬＫの電位が押し上げられる。トランジスタＮＭＯＳ８０がオンしていることから、容量素子Ｃ１を介してノードＳＥＮの電位も押し上げられる。信号ＣＬＫは、時刻ｔ９まで上昇を続け、時刻ｔ９以降も高電位に維持される。
【０１２３】
これにより、ノードＳＥＮの電位は、信号ＣＬＫの上昇に伴って押し上げられつつ、ノードＳＥＮからソース線ＳＬへと流れるセル電流により放電される。選択メモリセルがオンの場合には（太線）、ノードＳＥＮからソース線ＳＬに比較的大きな電流（オン電流）が流れる。このため、ノードＳＥＮの電位は、時刻ｔ８までは高電位に維持されるものの、その後、トランジスタＮＭＯＳ８０がオフすることにより低下する。選択メモリセルがオフの場合には（細線）、ノードＳＥＮからソース線ＳＬには小さな電流（オフ電流）しか流れない。このため、トランジスタ８０はオフせず、ノードＳＥＮの電位は時刻ｔ８以降も高電位に維持される。
【０１２４】
一方、時刻ｔ４〜ｔ１２において、センスされたデータがプライマリ・データ・キャッシュ４３０に取り込まれる。上述のように、時刻ｔ１〜ｔ２で充電した電位がノードＳＥＮに残っている状態で、信号ＢＬＣ１をセンス用電圧ＶＳＥＮＳＥ２まで上昇させる。ノードＳＥＮの電位が、センス用電圧ＶＳＥＮＳＥ２とトランジスタＮＭＯＳ１３の閾値電圧Ｖｔｈとの差（ＶＳＥＮＳＥ２−Ｖｔｈ）より高ければ、トランジスタＮＭＯＳ１３はオンされない。このため、テンポラリ・データ・キャッシュ４３４のデータがプライマリ・データ・キャッシュ４３０に転送され、プライマリ・データ・キャッシュ４３０のデータは“１”となる。また、ノードＳＥＮの電位が、センス用電圧ＶＳＥＮＳＥ２とトランジスタＮＭＯＳ１３の閾値電圧Ｖｔｈとの差（ＶＳＥＮＳＥ２−Ｖｔｈ）より低ければ、プライマリ・データ・キャッシュ４３０のデータは”０“となる。
【０１２５】
以上により、偶数ビット線ＢＬｅからデータが読み出される。奇数ビット線ＢＬｏの読み出しにも同様の手順が用いられる。この場合には、図１１の例とは逆に、信号ＢＬＤｏが“Ｈ”レベルとされ信号ＢＬＳｅがＶＳＳとされる。また、信号ＢＩＡＳｅが“Ｈ”レベルとされ、信号ＢＩＡＳｏがＶＳＳとされる。
【０１２６】
以上のように、電圧をセンスする方式のセンスアンプ３２を用いる例においても、データ読み出し時のオン／オフ比を増大させることができる。
【０１２７】
＜他の実施形態＞
以上のように、各実施形態および変形例について説明したが、これらの実施形態等は、例として提示したものであり、これらの実施形態等の技術的思想は、構成部品の材質、形状、構造、配置等を限定するものではない。これら新規な実施形態等は、その他の様々な形態で実施されることが可能であり、実施段階ではその要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。さらに、上述の実施形態等には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。
【０１２８】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から、上述の説明がなされている。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も実施形態の範疇に含まれる。また、各機能ブロックが、上述の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。実施形態は、どの機能ブロックによって特定されるかによって限定されない。
【０１２９】
上述の実施形態等では、トランジスタ６４からの信号ＨＬＬによりノードＳＥＮを充電する例について説明したが、これに限られない。例えば、信号ＨＬＬの代わりに信号ＢＬＱによりノードＳＥＮが充電されてもよい。具体的には、上記図５等の時刻ｔ１において、コアドライバ１４は、信号ＢＬＱを“Ｈ”レベル（電圧ＶＨ）とし、信号ＰＣｎを“Ｌ”レベル（ＶＳＳ）とする。これにより、トランジスタ２４，６５がオンし、ノードＬＢＵＳ及びトランジスタ６５を介して、ノードＳＥＮがＶＤＤまで充電される。
【０１３０】
上述の実施形態等では、メモリストリング１９が、複数のメモリセルが直列接続された構造である例について説明したが、これに限られない。複数のメモリセルが、さらにバックゲートトランジスタを介して直列接続された構造であってもよい。
【０１３１】
その他、メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６７１２８号公報（米国特許出願１２／４０７，４０３号）に記載されている。また、“三次元積層不揮発性半導体メモリ”という米国特許出願公開２００９／０２６８５２２号公報（米国特許出願１２／４０６，５２４号）、“不揮発性半導体記憶装置及びその製造方法”という米国特許出願公開２０１０／０２０７１９５号公報（米国特許出願１２／６７９，９９１号）“半導体メモリ及びその製造方法”という米国特許出願公開２０１１／０２８４９４６号公報（米国特許出願１２／５３２，０３０号）に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【０１３２】
上述の実施形態等では、メモリセルの記憶方式は２値記憶方式、多値記憶方式等を問わない。多値記憶方式のメモリセルにおける、読み出し動作、書き込み動作、および消去動作の例について、以下に詳述する。
【０１３３】
例えば、多値レベルの読み出し動作では、閾値電圧を低い方から順に、Ａレベル、Ｂレベル、およびＣレベルなどとする。かかる読み出し動作において、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であってもよい。Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であってもよい。Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であってもよい。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であってよい。
【０１３４】
書き込み動作は、プログラム動作とベリファイ動作とを含む。書き込み動作においては、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であってもよい奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせてもよい。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であってもよい。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であってもよい。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせてもよい。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であってよい。
【０１３５】
消去動作においては、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であってもよい。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であってよい。
【０１３６】
また、上述の実施形態等は、平面ＮＡＮＤ型フラッシュメモリに対しても適用可能である。平面ＮＡＮＤ型フラッシュメモリは、メモリセルが平面に配列されたＮＡＮＤ型フラッシュメモリである。この場合、メモリセルは、例えば以下のような構造であってもよい。
【０１３７】
メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有している。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有している。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有している。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを形成することができる。
【０１３８】
＜付記＞
以下に、実施形態の好ましい態様について付記する。
【０１３９】
（付記１）
実施形態の一態様によれば、
メモリセルと、
前記メモリセルに電気的に接続されるビット線と、
前記ビット線に電気的に接続される第１ノードと、
前記第１ノードに接続された容量素子と、
前記容量素子に接続された第２ノードと、
一端において信号を受け取り、他端に接続された前記第２ノードに前記信号を転送し、ゲートに前記第１ノードが接続されたトランジスタと、を備える
半導体記憶装置が提供される。
【０１４０】
（付記２）
実施形態の他の態様によれば、
メモリセルと、
前記メモリセルに電気的に接続されるビット線と、
前記ビット線に電気的に接続される第１ノードと、
ゲートに前記第１ノードが接続された第１トランジスタと、
前記第１ノードに接続された容量素子と、
前記容量素子に接続された第２ノードと、
一端において信号を受け取り、他端に接続された前記第２ノードに前記信号を転送し、ゲートに前記第１ノードが接続された第２トランジスタと、を備える
半導体記憶装置が提供される。
【符号の説明】
【０１４１】
１      ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）
８０      トランジスタ
ＢＬ      ビット線
ＣＬＫ    信号
ＬＣＬＫ  ノード（第２ノード）
ＭＴ      メモリセルトランジスタ（メモリセル）
ＳＥＮ    ノード（第１ノード）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016054014.tif 000009
【図８】
2016054014.tif 000010
【図９】
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【図１０】
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【図１１】
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