(57)【要約】      （修正有）【課題】信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１は、複数のブロック領域ＢＬＫのそれぞれに設けられ、複数の電極層４０と複数の第１絶縁層４２とが交互に積層された積層体４４と、積層体の上に設けられた選択ゲート電極４５Ｄ，４５Ｓと、選択ゲート電極および積層体を貫通する複数のチャネルボディ層２０と、複数のチャネルボディ層２０のそれぞれと複数の電極層４０のそれぞれとの間に設けられた記憶層３０と、複数のブロック領域中のいずれかのブロック領域に設けられた積層体と、いずれかのブロック領域に隣り合うブロック領域に設けられた積層体と、の間に設けられ、双方の積層体に接し積層方向に延在するブロック分離領域部８０ａと、を備える。ブロック分離領域部８０ａに接する積層体中の複数の電極層４０ｃの組成と、ブロック分離領域部８０ａに接しない積層体中の複数の電極層４０の組成と、が異なる。【選択図】図２
2016062912.tif 000002
【特許請求の範囲】
【請求項１】
下地層と、
前記下地層における複数のブロック領域のそれぞれに設けられ、複数の電極層と複数の第１絶縁層とが交互に積層された積層体と、
前記積層体の上に設けられた選択ゲート電極と、
前記積層体の積層方向において、前記選択ゲート電極および前記積層体を貫通する複数のチャネルボディ層と、
前記複数のチャネルボディ層のそれぞれと前記複数の電極層のそれぞれとの間に設けられた記憶層と、
前記複数のブロック領域中のいずれかのブロック領域に設けられた前記積層体と、前記いずれかのブロック領域に隣り合うブロック領域に設けられた前記積層体と、の間に設けられ、双方の前記積層体に接し前記積層方向に延在するブロック分離領域部と、
を備え、
前記ブロック分離領域部に接する前記積層体中の前記複数の電極層の組成と、前記ブロック分離領域部に接しない前記積層体中の前記複数の電極層の組成と、が異なる不揮発性半導体記憶装置。
【請求項２】
前記ブロック分離領域部上に設けられたガード層をさらに備えた請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ブロック分離領域部は、第２絶縁層と、前記第２絶縁層に接する第３絶縁層と、を有し、
前記第２絶縁層の材料と、前記第３絶縁層の材料と、が異なる請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第３絶縁層は、前記第２絶縁層の上に設けられている請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第３絶縁層は、前記第２絶縁層の横に設けられている請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記第２絶縁層もしくは前記第３絶縁層の中に、空隙が形成されている請求項３〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記第２絶縁層と前記第３絶縁層との間に、空隙が形成されている請求項３〜５のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記複数のチャネルボディ層中のいずれかのチャネルボディ層と、前記いずれかのチャネルボディ層に隣り合うチャネルボディ層と、の間に設けられ、前記積層方向に延在する絶縁領域をさらに備え、
前記ブロック分離領域部の前記第２絶縁層の材料と、前記絶縁領域の材料と、が異なっている請求項３〜７のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
前記複数のチャネルボディ層中のいずれかのチャネルボディ層と、前記いずれかのチャネルボディ層に隣り合うチャネルボディ層と、の間に設けられ、前記積層方向に延在する絶縁領域をさらに備え、
前記ブロック分離領域部の材料と、前記絶縁領域の材料と、が同じである請求項３〜７のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１０】
前記ブロック分離領域部に接しない前記複数の電極層のそれぞれは、シリサイドを含む請求項１〜９のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１１】
前記ブロック分離領域部の全域上に設けられたガード層をさらに備えた請求項１〜１０のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１２】
前記積層体よりも上側に設けられ、前記積層方向に対して垂直に前記積層体をみたときに、前記積層体を取り囲むガードリング層をさらに備え、
前記ガード層は、前記ガードリング層に接している請求項１１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
メモリ容量が大きい不揮発性半導体記憶装置として、電気的に書き換え可能な三次元型のフラッシュメモリが注目されている。このようなメモリでは、書き込みおよび消去に必要な電圧がメモリを構成する材料によって適宜設定されている。
【０００３】
しかし、メモリに含まれる記憶セルは、ビットライン、ワードライン、およびソースラインのそれぞれ１つ当たりに複数個、接続されている。このため、動作対象の記憶セル以外の記憶セルにも電圧が印加される場合がある。つまり、動作対象外のセルには、不要な電圧印加がされる。抑制されており、必要な昇圧がされている必要がある。それゆえ、記憶セル間での電流リークは、確実に抑える必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２０１２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信頼性の高い不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、複数のブロック領域のそれぞれに設けられ、複数の電極層と複数の第１絶縁層とが交互に積層された積層体と、前記積層体の上に設けられた選択ゲート電極と、前記積層体の積層方向において、前記選択ゲート電極および前記積層体を貫通する複数のチャネルボディ層と、前記複数のチャネルボディ層のそれぞれと前記複数の電極層のそれぞれとの間に設けられた記憶層と、前記複数のブロック領域中のいずれかのブロック領域に設けられた前記積層体と、前記いずれかのブロック領域に隣り合うブロック領域に設けられた前記積層体と、の間に設けられ、双方の前記積層体に接し前記積層方向に延在するブロック分離領域部と、を備える。前記ブロック分離領域部に接する前記積層体中の前記複数の電極層の組成と、前記ブロック分離領域部に接しない前記積層体中の前記複数の電極層の組成と、が異なる。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部を表す模式的斜視図である。
【図２】図２（ａ）は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを表す模式的平面図であり、図２（ｂ）は、図２（ａ）のＡ−Ｂ線断面における模式的断面図である。
【図３】図３（ａ）は、第１実施形態に係るシリサイド化プロセスを表す模式的断面図であり、図３（ｂ）、（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式的斜視図である。
【図４】図４（ａ）は、第１実施形態に係るシリサイド化プロセスを表す模式的断面図であり、図４（ｂ）、（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式的斜視図である。
【図５】図５（ａ）は、第１実施形態に係るシリサイド化プロセスを表す模式的断面図であり、図５（ｂ）、（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式的斜視図である。
【図６】図６（ａ）は、第１実施形態に係るシリサイド化プロセスを表す模式的断面図であり、図６（ｂ）、（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式的斜視図である。
【図７】図７（ａ）は、第１実施形態に係るシリサイド化プロセスを表す模式的断面図であり、図７（ｂ）、（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式的斜視図である。
【図８】図８（ａ）〜図８（ｄ）は、参考例に係るシリサイド化プロセスを表す模式的斜視図である。
【図９】図９（ａ）〜図９（ｂ）は、第１実施形態の変形例１に係るシリサイド化プロセスを表す模式的斜視図である。
【図１０】図１０（ａ）〜図１０（ｂ）は、第１実施形態の変形例１に係るシリサイド化プロセスを表す模式的斜視図である。
【図１１】図１１（ａ）〜図１１（ｂ）は、第１実施形態の変形例１に係るシリサイド化プロセスを表す模式的斜視図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第１実施形態の変形例２に係るシリサイド化プロセスを表す模式的斜視図である。
【図１３】図１３（ａ）〜図１３（ｂ）は、第１実施形態の変形例３に係るシリサイド化プロセスを表す模式的斜視図である。
【図１４】図１４（ａ）は、第２実施形態に係る製造過程を表す模式的断面図であり、図１４（ｂ）は、第２実施形態に係る製造過程を表す模式的平面図である。
【図１５】図１５（ａ）は、第２実施形態の変形例１に係る製造過程を表す模式的断面図であり、図１５（ｂ）は、第２実施形態の変形例１に係る製造過程を表す模式的平面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
最初に、第１実施形態に係る不揮発性半導体記憶装置１の構造の概要について説明する。
【００１０】
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの一部を表す模式的斜視図である。
【００１１】
図１においては、メモリホール７５の内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。不揮発性半導体記憶装置１は、三次元積層型の不揮発性半導体記憶装置である。
【００１２】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、下地層１１の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１３】
第１実施形態に係る不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００１４】
不揮発性半導体記憶装置１においては、下地層１１の上には図示しない絶縁層を介して。半導体層２２（バックゲート層）が設けられている。下地層１１は、半導体基板（例えば、シリコン基板）、絶縁層（例えば、ＳｉＯ２層）、および回路等を含む。例えば、下地層１１内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。半導体層２２は、例えば、ホウ素（Ｂ）等の不純物元素が添加されたシリコン（Ｓｉ）層である。
【００１５】
半導体層２２上には、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓが積層されている。Ｚ方向において、これら電極層間には絶縁層４２（図１では不図示。図２参照）が設けられている。絶縁層４２の材料は、例えば、酸化シリコン（ＳｉＯ２）を含む。
【００１６】
電極層４０１Ｄと電極層４０１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層４０２Ｄと電極層４０２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層４０３Ｄと電極層４０３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層４０４Ｄと電極層４０４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。  
電極層４０１Ｄと電極層４０１Ｓとは、Ｙ方向に分断されている。電極層４０２Ｄと電極層４０２Ｓとは、Ｙ方向に分断されている。電極層４０３Ｄと電極層４０３Ｓとは、Ｙ方向に分断されている。電極層４０４Ｄと電極層４０４Ｓとは、Ｙ方向に分断されている。
【００１７】
電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、図示しない絶縁層が設けられている。
【００１８】
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄは、半導体層２２とドレイン側選択ゲート電極４５Ｄとの間に設けられている。電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓは、半導体層２２とソース側選択ゲート電極４５Ｓとの間に設けられている。
【００１９】
また、以下の説明において、電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓを、単に電極層４０と表すこともある。電極層４０は、ＮＡＮＤストリングのワード線である。また、電極層４０の層数は任意であり、後述する図面のように４層以上でもよい。また、電極層４０と絶縁層４２とを含めて積層体４４とする。積層体４４は積層方向をＺ方向とする。１層目の電極層４０１Ｄ（あるは、電極層４０１Ｓ）の下面が積層体４４の下端４４ｄになる。電極層４０は、例えば、ホウ素（Ｂ）等の不純物元素が添加され導電性を有するシリコン層である。
【００２０】
電極層４０４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲート電極４５Ｄが設けられている。ドレイン側選択ゲート電極４５Ｄは、例えば、ホウ素（Ｂ）等の不純物が添加され導電性を有するシリコン層である。
【００２１】
電極層４０４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲート電極４５Ｓが設けられている。ソース側選択ゲート電極４５Ｓは、例えば、ホウ素（Ｂ）等の不純物が添加され導電性のシリコン層である。
【００２２】
ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとは、Ｙ方向に分断されている。なお、ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとを区別することなく単に選択ゲート電極４５と表すこともある。
【００２３】
ソース側選択ゲート電極４５Ｓ上には、図示しない絶縁層を介して、ソース線４７が設けられている。ソース線４７は、一対のチャネルボディ層２０の一方の端にビア４９Ｓを介して接続されている。ソース線４７は、金属配線、または不純物が添加された導電性のシリコン層である。
【００２４】
ドレイン側選択ゲート電極４５Ｄおよびソース線４７上には、図示しない絶縁層を介して、複数のビット線４８が設けられている。ビット線４８は、例えば、金属配線、不純物が添加された導電性シリコン層である。ビット線４８は一対のチャネルボディ層２０の他方に端にビア４９Ｄを介して接続されている。ビット線４８はＹ方向に延在している。ビア４９Ｓとビア４９Ｄを区別することなく、単にビア４９と表記する場合がある。ビア４９の材料は、例えば、タングステン（Ｗ）である。
【００２５】
半導体層２２および積層体４４には、複数のＵ字状のメモリホール７５が設けられている。例えば、電極層４０１Ｄ〜４０４Ｄおよびドレイン側選択ゲート電極４５Ｄには、それらを貫通しＺ方向に延びるホールが形成されている。電極層４０１Ｓ〜４０４Ｓおよびソース側選択ゲート電極４５Ｓには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、半導体層２２を介して繋がり、Ｕ字状のメモリホール７５を構成する。なお、第１実施形態では、Ｕ字状のメモリホールのほか、ストレート型のメモリホールも含む。
【００２６】
メモリホール７５の内部には、Ｕ字状にチャネルボディ層２０が設けられている。チャネルボディ層２０は、例えば、シリコン含有層である。このシリコンとは、例えば、ポリシリコンである。チャネルボディ層２０と、メモリホール７５の内壁との間には記憶層３０が設けられている（後述）。
【００２７】
チャネルボディ層２０とドレイン側選択ゲート電極４５Ｄとの間には、ゲート絶縁膜５０が設けられている。チャネルボディ層２０とソース側選択ゲート電極４５Ｓとの間には、ゲート絶縁膜５０が設けられている。
【００２８】
なお、メモリホール７５内の全てをチャネルボディ層２０で埋める構造に限らず、メモリホール７５の中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２９】
ドレイン側選択ゲート電極４５Ｄ、チャネルボディ層２０およびそれらの間のゲート絶縁膜５０は、ドレイン側選択ゲートトランジスタＳＴＤを構成する。ドレイン側選択ゲートトランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線４８に電気的に接続されている。
【００３０】
ソース側選択ゲート電極４５Ｓ、チャネルボディ層２０およびそれらの間のゲート絶縁膜５０は、ソース側選択ゲートトランジスタＳＴＳを構成する。ソース側選択ゲートトランジスタＳＴＳの上方のチャネルボディ層２０は、ソース線４７に電気的に接続されている。
【００３１】
ドレイン側選択ゲートトランジスタＳＴＤおよびソース側選択ゲートトランジスタＳＴＳは、円筒状のトランジスタである。
【００３２】
半導体層２２、半導体層２２内に設けられたチャネルボディ層２０および記憶層３０は、バックゲート層トランジスタＢＧＴを構成する。
【００３３】
ドレイン側選択ゲートトランジスタＳＴＤとバックゲート層トランジスタＢＧＴとの間には、電極層４０４Ｄ〜４０１ＤをコントロールゲートとするメモリセルＭＣが複数になって設けられている。同様に、バックゲート層トランジスタＢＧＴとソース側選択ゲートトランジスタＳＴＳの間にも、電極層４０１Ｓ〜４０４ＳをコントロールゲートとするメモリセルＭＣが複数になって設けられている。
【００３４】
それら複数のメモリセルＭＣ、ドレイン側選択ゲートトランジスタＳＴＤ、バックゲート層トランジスタＢＧＴおよびソース側選択ゲートトランジスタＳＴＳは、チャネルボディ層を通じて直列接続され、Ｕ字状の１つのメモリストリング（ＮＡＮＤストリング）ＭＳを構成する。
【００３５】
１つのメモリストリングＭＳは、複数の電極層４０を含む積層体４４の積層方向（Ｚ方向）に延びる一対の柱状部ＣＬと、半導体層２２に埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。連結部２１はチャネルボディ層２０を有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に三次元的に設けられている。
【００３６】
複数のメモリストリングＭＳは、下地層１１におけるメモリセルアレイ領域に設けられている。下地層１１におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００３７】
図２（ａ）は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイを表す模式的平面図であり、図２（ｂ）は、図２（ａ）のＡ−Ｂ線断面における模式的断面図である。
【００３８】
ここで、図２（ｂ）においては、図１に表す半導体層２２から選択ゲート電極４５Ｓ、４５Ｄまで断面構造が表されている。
【００３９】
図２（ａ）に表すように、下地層１１は複数のブロック領域ＢＬＫに区分けされている。複数のブロック領域ＢＬＫのそれぞれの間にはブロック分離領域８０が設けられている。複数のブロック領域ＢＬＫのそれぞれには、図１に表す積層体４４が配置されている。ブロック領域ＢＬＫは、ブロック分離領域８０によって取り囲まれている。
【００４０】
Ｚ方向に対して垂直に積層体４４をみたときに、不揮発性半導体記憶装置１には、積層体４４を取り囲むガードリング層８１ｇｒが設けられている。ガードリング層８１ｇｒは、積層体４４よりも上側に設けられている。ガードリング層８１ｇｒは、例えば、ポリシリコンを含む。
【００４１】
図２（ｂ）に表すように、半導体層２２の上には、絶縁層２５を介して積層体４４が設けられている。積層体４４においては、複数の電極層４０と複数の絶縁層４２（第１絶縁層）とがＺ方向に交互に積層されている。積層体４４の上には、層間絶縁膜４３を介して、選択ゲート電極４５Ｄ、４５Ｓが設けられている。
【００４２】
複数のチャネルボディ層２０のそれぞれは、積層体４４の積層方向（Ｚ方向）において選択ゲート電極４５Ｄ、４５Ｓおよび積層体４４を貫通している。複数のチャネルボディ層２０のそれぞれと複数の電極層４０のそれぞれとの間には、電荷蓄積層を含む記憶層３０が設けられている。
【００４３】
複数のブロック領域ＢＬＫ中のいずれかのブロック領域ＢＬＫ（例えば、不揮発性半導体記憶装置１から任意に選択されたブロック領域ＢＬＫ）に設けられた積層体４４と、このいずれかのブロック領域ＢＬＫに隣り合うブロック領域ＢＬＫに設けられた積層体４４との間には、ブロック分離領域８０が設けられている。第１実施形態では、隣り合う積層体４４の間に設けられたブロック分離領域８０の部分を、例えば、ブロック分離領域部８０ａとする。ブロック分離領域部８０ａは、Ｚ方向に延在している。ブロック分離領域部８０ａは、その両側に設けられた双方の積層体４４に接している。
【００４４】
ブロック分離領域部８０ａは、絶縁層８０ａａ（第２絶縁層）と、絶縁層８０ａｂ（第３絶縁層）と、を有する。絶縁層８０ａｂは、絶縁層８０ａａに接している。絶縁層８０ａｂは、絶縁層８０ａａの上に設けられている。絶縁層８０ａａの材料と、絶縁層８０ａｂの材料と、は異なっている。例えば、絶縁層８０ａａは、シリコン窒化物（ＳｉＮｘ）を含み、絶縁層８０ａｂは、シリコン酸化物（ＳｉＯｘ）を含む。ブロック分離領域部８０ａが絶縁層８０ａａと絶縁層８０ａｂとを有することから、ブロック分離領域部８０ａの構造をハイブリッド構造と呼ぶ場合がある。
【００４５】
また、ブロック分離領域部８０ａの上には、ガード層８１ｇが設けられている。ブロック分離領域部８０ａの材料と、ガード層８１ｇの材料と、は異なっている。ガード層８１ｇは、例えば、ポリシリコンを含んでいる。
【００４６】
図２（ａ）では、２つのブロック領域ＢＬＫが例示されているが、実際には、例えば、Ｙ方向に、２つ以上のブロック領域ＢＬＫが並んでいる。このため、ガード層８１ｇは、Ｙ方向において、図示された数よりも多数、配置されている。
【００４７】
不揮発性半導体記憶装置１においては、ブロック分離領域部８０ａに接する積層体４４中の複数の電極層４０ｃと、ブロック分離領域部８０ａに接しない積層体４４中の複数の電極層４０との組成が異なっている。例えば、ブロック分離領域部８０ａに接しない電極層４０のそれぞれは、シリサイド化によってシリサイドを含んでいる。また、ブロック分離領域部８０ａに接しない電極層４０ｃのそれぞれは、シリサイド化されていない。この理由については、後述する。
【００４８】
また、不揮発性半導体記憶装置１は、Ｚ方向に延在する絶縁領域８２をさらに備える。絶縁領域８２は、複数のチャネルボディ層２０中のいずれかのチャネルボディ層２０と、このいずれかのチャネルボディ層２０に隣り合うチャネルボディ層２０と、の間に設けられている。例えば、Ｕ字状のチャネルボディ層２０はＹ方向に並び、Ｙ方向において隣り合うチャネルボディ層２０の間には、絶縁領域８２が設けられている。また、隣り合う選択ゲート電極４５Ｓと選択ゲート電極４５Ｄとの間には、絶縁層８３が設けられている。絶縁層８３は、層間絶縁膜４３にも接している。
【００４９】
また、ブロック分離領域部８０ａの絶縁層８０ａａの材料と、絶縁領域８２の材料とが異なっている。例えば、絶縁領域８２は、シリコン酸化物（ＳｉＯｘ）を含む。
【００５０】
不揮発性半導体記憶装置１において、記憶層３０は、一例として、絶縁膜３１（トンネル膜）／電荷蓄積膜３２／絶縁膜３３（ブロック膜）を有する。絶縁膜３１は、例えば、シリコン酸化物を含む。電荷蓄積膜３２は、例えば、シリコン窒化物を含む。絶縁膜３３は、例えば、シリコン酸化物を含む。
【００５１】
チャネルボディ層２０および選択ゲート電極４５の材料は、不純物元素を含む半導体材である。半導体材とは、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ、Ｇｅ、Ｃの群から選択されるいずれかである。
【００５２】
シリサイドとは、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕの少なくとも１つ以上を用いたシリサイドを意味する。また、シリサイド化とは、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕの少なくとも１つ以上をシリコンに添加することを意味する。
【００５３】
また、実施形態での絶縁層、絶縁膜とは、例えば、以下の材料から選択される。  
例えば、酸化物としては、ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｉＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ等が挙げられる。
【００５４】
また、酸化物とは、化学式ＡＢ２Ｏ４で表される。ここで、ＡとＢとは同じか、または異なり、かつ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅの群から選択される一つである。例えば、Ｆｅ２Ｏ４、ＦｅＡｌ２Ｏ４、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘが該当する。
【００５５】
また、酸化物とは、化学式ＡＢＯ３で表される。ここで、ＡとＢとは、同じか、または異なり、かつ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｉ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、ＤＹ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎの群から選択される一つである。例えば、ＬａＡｌＯ３、ＳｒＨｆＯ３、ＳｒＺｒＯ３、ＳｒＴｉＯ３が該当する。
【００５６】
また、酸窒化物とは、ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮの群から選択される一つである。例えば、上述した化学式ＡＢ２Ｏ４、化学式ＡＢＯ３の酸素元素の一部を窒素元素で置換した材料が該当する。
【００５７】
また、単数および複数の絶縁層は、それぞれ、ＳｉＯ２、ＳｉＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＳｒＴｉＯ３の群から選択されるのが好ましい。
【００５８】
ＳｉＯ２、ＳｉＮ、ＳｉＯＮなどのＳｉ系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０１８（atoms／cm３）以上であるものを含む。但し、複数の絶縁層のバリアハイトは、互いに異なる。また、絶縁層は、欠陥準位を形成する不純物原子、または、半導体／メタルドット（量子ドット）を含む材料を含む。
【００５９】
ソース線４７またはビット線４８は、Ｗ、ＷＮ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＰｔＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ，ＦｅＳｉｘの群から選択される少なくとも一つを含む。
【００６０】
電極層４０、４０ｃは、金属元素単体または複数の混合物、シリサイド、酸化物、窒化物などが挙げられる。電極層４０、４０ｃは、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮ、ＳｉＴｉＯｘ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＰｔＳｉｘ、ＩｒＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘの群から選択される少なくとも一つを含む。電極層４０、４０ｃは、バリアメタル層、または接着層としての機能を有してもよい。
【００６１】
ここで、電極層４０、４０ｃをシリサイド化する製造過程について説明する。  
図３（ａ）〜図７（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式図である。
【００６２】
ここで、図３（ａ）〜図７（ｃ）の各図（ａ）は模式的断面図であり、各図（ｂ）、（ｃ）は模式的斜視図である。
【００６３】
各図（ａ）は、図２（ａ）のＡ−Ｂ線の位置に対応している。各図（ｂ）は、図２（ａ）のＣ−Ｄ線の断面を手前にした状態を表し、各図（ｃ）の斜視図は、図２（ａ）のＥ−Ｆ線の断面を手前にした状態を表している。すなわち、各図（ｂ）では、ブロック端での斜視図が表され、各図（ｃ）では、ブロック端以外での斜視図が表されている。
【００６４】
図３（ａ）は、第１実施形態に係るシリサイド化プロセスを表す模式的断面図であり、図３（ｂ）、（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式的斜視図である。
【００６５】
まず、図３（ａ）に表すように、複数のブロック領域ＢＬＫのそれぞれにおいて、積層体４４、層間絶縁膜４３、選択ゲート電極４５Ｓ、４５Ｄが形成される。また、積層体４４には、チャネルボディ層２０、および記憶層３０が形成されている。ブロック端には、上述したブロック分離領域部８０ａが形成されている。この段階では、絶縁層８３は形成されておらず、絶縁層８３が形成される領域は、空隙になっている。
【００６６】
但し、上述した絶縁領域８２の位置には、犠牲層８２ｓａと、犠牲層８２ｓａの上に設けられた犠牲層８２ｓｂと、が形成されている。犠牲層８２ｓａは、例えば、シリコン窒化物を含み、犠牲層８２ｓｂは、例えば、シリコン酸化物を含む。
【００６７】
ここで、ガード層８１ｇは、図２（ａ）に表すように、ガードリング層８１ｇｒに接していない。ガード層８１ｇとガードリング層８１ｇｒとの間には、孔部８１ｈが設けられている。孔部８１ｈを設け、ガード層８１ｇとガードリング層８１ｇｒとを非接触にすることにより、ガード層８１ｇとガードリング層８１ｇｒとの電気的接触を回避している。ガード層８１ｇとガードリング層８１ｇｒとが接し、ガード層８１ｇとガードリング層８１ｇｒとが導通してしまうと、複数のガード層８１ｇのそれぞれに接する選択ゲート電極４５の全てが電気的短絡をしてしまう。これを回避するため、孔部８１ｈを設けて、ガード層８１ｇとガードリング層８１ｇｒとを非接触にしている。
【００６８】
また、ガード層８１ｇを形成することにより、プロセス中におけるブロック端での積層体４４の倒壊、反り、歪み等が抑制される。また、ガード層８１ｇを形成し、倒壊等が抑制されることにより、Ｚ方向における電極層４０の積層数をさらに増加させることができる。
【００６９】
図４（ａ）は、第１実施形態に係るシリサイド化プロセスを表す模式的断面図であり、図４（ｂ）、（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式的斜視図である。
【００７０】
次に、ガード層８１ｇおよびブロック分離領域部８０ａを覆うマスク層９０を形成する。続いて、犠牲層８２ｓｂに対して、ウェットエッチングを施し、シリコン酸化物を含む犠牲層８２ｓｂを選択的に除去する。
【００７１】
このウェットエッチングでは、マスク層９０がエッチングされ難く、犠牲層８２ｓｂが選択的にエッチングされる溶液（例えば、希フッ酸溶液）が用いられる。ここで、絶縁層８０ａｂは、シリコン酸化物を含んでいるが、マスク層９０により覆われている。このため、絶縁層８０ａｂは、該溶液によってエッチングされない。この後、マスク層９０は、除去される。
【００７２】
図５（ａ）は、第１実施形態に係るシリサイド化プロセスを表す模式的断面図であり、図５（ｂ）、（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式的斜視図である。
【００７３】
次に、犠牲層８２ｓａに対して、ウェットエッチングを施し、犠牲層８２ｓａを選択的に除去する。
【００７４】
このウェットエッチングでは、シリコン酸化物を含む絶縁層８０ａｂがエッチングされ難く、シリコン窒化物を含む犠牲層８２ｓａが選択的にエッチングされる溶液（例えば、リン酸溶液）が用いられる。これにより、Ｚ方向に延び、Ｙ方向に並ぶチャネルボディ層２０の間にスリット８２ｓｔが形成される。
【００７５】
図６（ａ）は、第１実施形態に係るシリサイド化プロセスを表す模式的断面図であり、図６（ｂ）、（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式的斜視図である。
【００７６】
次に、スリット８２ｓｔ内に、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＡＬＤ（Atomic Layer Deposition）法等のいずれかの方法によって、金属膜８５が形成される。金属膜８５は、例えば、ニッケル（Ｎｉ）を含む。金属膜８５は、孔部８１ｈ近傍の絶縁層８０ａｂ上、ガード層８１ｇ上にも形成される。
【００７７】
図７（ａ）は、第１実施形態に係るシリサイド化プロセスを表す模式的断面図であり、図７（ｂ）、（ｃ）は、第１実施形態に係るシリサイド化プロセスを表す模式的斜視図である。
【００７８】
次に、金属膜８５を加熱し、電極層４０、選択ゲート電極４５Ｓ、４５Ｄのシリサイド化を行う。ここで、ブロック分離領域部８０ａに接する電極層４０ｃ、ガード層８１ｇに接する選択ゲート電極４５Ｓ、４５Ｄは、シリサイド化されない。これは、ガード層８１ｇの下側に、ブロック分離領域部８０ａが設けられているためである。つまり、ブロック端における電極層４０、選択ゲート電極４５Ｓ、４５Ｄには、金属膜８５が接していないためである。
【００７９】
なお、金属膜８５が孔部８１ｈ近傍のガード層８１ｇ上にも形成されため、ガード層８１ｇは、孔部８１ｈ近傍においてシリサイド化される。ガード層８１ｇにおいては、ガードリング層８１ｇｒから離れるほど、ガード層８１ｇに含まれる金属（ニッケル）の濃度が低くなる。
【００８０】
この後は、図２（ｂ）に表すように、スリット８２ｓｔの中に、絶縁領域８２が形成され、隣り合う選択ゲート電極４５間に、絶縁層８３が形成される。なお、電極層４０、選択ゲート電極４５Ｓ、４５Ｄをシリサイド化した後には、金属膜８５の残渣をウェットエッチングにより取り除いてもよい。
【００８１】
図８（ａ）〜図８（ｄ）は、参考例に係るシリサイド化プロセスを表す模式的斜視図である。
【００８２】
図８（ａ）〜図８（ｄ）には、図２（ａ）のＣ−Ｄ線の断面を手前にした状態が表されている。すなわち、図３（ａ）〜図７（ｃ）の各図（ｂ）と同じ向きの斜視図が表されている。
【００８３】
例えば、図８（ａ）に表すように、ブロック分離領域部８０ａをシリコン窒化物からなる絶縁層８０ａａのみで構成した場合を想定する。
【００８４】
このような場合、犠牲層８２ｓａをエッチングする際に、ブロック分離領域部８０ａの成分と、犠牲層８２ｓａとの成分が同じであるため、孔部８１ｈから浸透したエッチング溶液によって絶縁層８０ａａが浸食されてしまう。これにより、図８（ｂ）に表すように、孔部８１ｈの下に、空隙８０ｈが形成される。
【００８５】
続いて、電極層４０のシリサイド化を図るために、金属膜８５をスリット８２ｓｔ内に形成すると、図８（ｃ）に表すように、孔部８１ｈから空隙８０ｈ内に金属膜８５が回り込んでしまう。これにより、金属膜８５が積層体４４に接触する。
【００８６】
一旦、空隙８０ｈ内に金属膜８５が回り込むと、この金属膜８５は、後工程の処理（例えば、ウェットエッチング）によって除去されにくく、図８（ｄ）に表すように、空隙８０ｈ内に残渣として残る場合がある。これにより、上下の電極層４０が金属膜８５を介して短絡したり、隣り合うブロック領域ＢＬＫ間で、積層体４４同士が短絡する場合がある。
【００８７】
これに対し、第１実施形態では、孔部８１ｈの下に絶縁層８０ａａとは成分が異なる絶縁層８０ａｂが設けられているため、空隙８０ｈが形成されない。これにより、空隙８０ｈ内に金属膜８５が回り込むこともない。その結果、上下の電極層４０が金属膜８５によって短絡したり、隣り合うブロック領域ＢＬＫ間で、積層体４４同士が短絡することもない。
【００８８】
（第１実施形態の変形例１）  
図９（ａ）〜図１１（ｂ）は、第１実施形態の変形例１に係るシリサイド化プロセスを表す模式的斜視図である。
【００８９】
各図（ａ）は、図２（ａ）のＣ−Ｄ線の断面を手前にした状態を表し、各図（ｂ）は、図２（ａ）のＥ−Ｆ線の断面を手前にした状態を表している。各図（ａ）では、ブロック端での斜視図が表され、各図（ｂ）では、ブロック端以外での斜視図が表されている。
【００９０】
図９（ａ）に表すように、ブロック領域ＢＬＫにおいては、絶縁層８０ａａが形成される。また、図９（ｂ）に表すように、絶縁領域８２が形成される部分には、犠牲層８２ｓａが形成される。
【００９１】
次に、図１０（ａ）に表すように、ブロック領域ＢＬＫにおいて、絶縁層８０ａａを絶縁層８０ａｂに置き換える。例えば、シリコン窒化物を含む絶縁層８０ａａをウェットエッチングによって選択的に除去し、この除去した部分にシリコン酸化物を含む絶縁層８０ａｂを、ＣＶＤ法、ＡＬＤ法等で形成する。
【００９２】
ここで、図１０（ｂ）に表す犠牲層８２ｓａ上にはマスク層（図示しない）を形成し、犠牲層８２ｓａは、該マスク層によって保護する。このため、図１０（ｂ）に表す犠牲層８２ｓａは、除去されない。これにより、ブロック領域ＢＬＫにおける絶縁層８０ａｂの材料と犠牲層８２ｓａの材料とが異なった状態が得られる。
【００９３】
次に、図１１（ａ）に表すように、ブロック領域ＢＬＫにおいては、絶縁層８０ａｂの上にガード層８１ｇを形成する。また、図１１（ｂ）に表すように、犠牲層８２ｓａについては、ウェットエッチングにより除去する。これにより、犠牲層８２ｓａが形成されていた部分がスリット８２ｓｔになる。
【００９４】
この後は、スリット８２ｓｔ内に、スパッタ法、ＣＶＤ法、ＡＬＤ法等のいずれかによって、金属膜８５（図１１（ｂ）では不図示）が形成される。そして、金属膜８５には加熱処理が施されて、電極層４０、選択ゲート電極４５Ｓ、４５Ｄのシリサイド化が行われる。
【００９５】
この際、ブロック領域ＢＬＫにおいては、電極層４０ｃが絶縁層８０ａｂに接しているので、電極層４０ｃがシリサイド化されることはない。このような方法によっても、上下の電極層４０の短絡、および隣り合うブロック領域ＢＬＫ間４同士の短絡を防止することができる。
【００９６】
なお、電極層４０のシリサイド化がなされた後に、スリット８２ｓｔ内には、絶縁領域８２が形成される。この場合、絶縁領域８２の材料とブロック分離領域部８０ａの材料とは、シリコン酸化物を含む。すなわち、絶縁領域８２の材料とブロック分離領域部８０ａの材料とが同じになる。
【００９７】
（第１実施形態の変形例２）  
また、ブロック領域ＢＬＫにおける電極層４０ｃのシリサイド化を防ぐ方法は、上述した方法に限られない。
【００９８】
図１２（ａ）〜図１２（ｃ）は、第１実施形態の変形例２に係るシリサイド化プロセスを表す模式的斜視図である。
【００９９】
図１２（ａ）〜図１２（ｃ）には、図２（ａ）のＣ−Ｄ線の断面を手前にした状態が表されている。図１２（ａ）〜図１２（ｃ）には、ブロック端での斜視図が表されている。
【０１００】
まず、図１２（ａ）に表すように、ブロック領域ＢＬＫにおいては、絶縁層８０ａａが形成される。絶縁層８０ａａの上には、ガード層８１ｇが形成されている。ガード層８１ｇは、孔部８１ｈを有している。
【０１０１】
次に、図１２（ｂ）に表すように、ブロック領域ＢＬＫにおいては、孔部８１ｈからエッチング溶液を流入させ、絶縁層８０ａａの一部を除去する。これにより、孔部８１ｈ下に、空隙８０ｈが形成される。
【０１０２】
次に、図１２（ｃ）に表すように、空隙８０ｈ内に、絶縁層８０ａｂを、ＣＶＤ法、ＡＬＤ法等のいずれかで形成する。すなわち、ブロック領域ＢＬＫに形成されたブロック分離領域部８０ａは、絶縁層８０ａｂと、絶縁層８０ａａと、を有する。絶縁層８０ａｂは、絶縁層８０ａａの横に設けられている。
【０１０３】
ブロック領域ＢＬＫにおいては、電極層４０ｃがブロック分離領域部８０ａに接しているので、電極層４０ｃがシリサイド化されることはない。このような方法によっても、上下の電極層４０の短絡、および隣り合うブロック領域ＢＬＫ間４同士の短絡を防止することができる。
【０１０４】
（第１実施形態の変形例３）  
また、ブロック分離領域部８０ａの内部には、ボイド（空隙）を形成して、ブロック分離領域部８０ａの寄生容量を低減させてもよい。
【０１０５】
例えば、上述した図１２（ｃ）に表す段階で、空隙８０ｈ内に完全に絶縁層８０ａｂを形成せず、空隙８０ｈが内部に残るブロック分離領域部８０ａを形成する。ここで、絶縁層８０ａｂは、段差被覆率が不十分な条件で形成される。
【０１０６】
図１３（ａ）〜図１３（ｂ）は、第１実施形態の変形例３に係るシリサイド化プロセスを表す模式的斜視図である。
【０１０７】
図１３（ａ）〜図１３（ｂ）には、図２（ａ）のＣ−Ｄ線の断面を手前にした状態が表されている。図１３（ａ）〜図１３（ｂ）には、ブロック端での斜視図が表されている。
【０１０８】
例えば、図１３（ａ）に表すように、絶縁層８０ａｂの中に、ボイド８０ｂが形成される。あるいは、ボイド８０ｂを、絶縁層８０ａａ内に形成してもよい。
【０１０９】
また、図１３（ｂ）に表すように、絶縁層８０ａａと絶縁層８０ａｂとの間に、ボイド８０ｂを形成してもよい。
【０１１０】
なお、ブロック端での積層体４４の倒壊を防止するために、ブロック分離領域部８０ａの体積に対するボイド８０ｂの容積は、例えば、５０％以下に調整される。あるいは、空隙８０ｈの容積に対するブロック分離領域部８０ａの体積の割合（充填率）は、３０％以上に調整される。
【０１１１】
（第２実施形態）  
図１４（ａ）は、第２実施形態に係る製造過程を表す模式的断面図であり、図１４（ｂ）は、第２実施形態に係る製造過程を表す模式的平面図である。
【０１１２】
第２実施形態においては、ブロック分離領域部８０ａの全域上にガード層８０ｇを形成して、電極層４０のシリサイド化を図る。つまり、ガード層８１ｇに孔部８１ｈを設けることなく、矢印Ａで示す部分にもガード層８１ｇを設けて、プロセスを進行させる。
【０１１３】
このような構造であれば、ガード層８１ｇに孔部８１ｈがないため、孔部８１ｈからエッチング溶液が流入されることもなく、孔部８１ｈ下に空隙８０ｈが形成されることもない。これにより、電極層４０ｃがシリサイド化されることはない。さらに、上下の電極層４０の短絡、および隣り合うブロック領域ＢＬＫ間４同士の短絡が防止される。
【０１１４】
但し、第２実施形態では、ガード層８１ｇに接した選択ゲート電極４５がガード層８１ｇを経由して、ガードリング層８１ｇｒに導通することになる。従って、ガード層８１ｇに接する選択ゲート電極４５を選択ゲート電極として用いず、ダミー層とする。なお、ダミー層となった選択ゲート電極４５下の記憶セルＭＣに記憶すべきデータは、例えば、カラムリダンダンシー領域に保存することで、メモリ容量低減が抑制される。
【０１１５】
（第２実施形態の変形例１）  
図１５（ａ）は、第２実施形態の変形例１に係る製造過程を表す模式的断面図であり、図１５（ｂ）は、第２実施形態の変形例１に係る製造過程を表す模式的平面図である。
【０１１６】
また、矢印Ａで示す部分をシリサイド化工程が完了した後、再びＲＩＥによって除去することにより、ガード層８１ｇとガードリング８１ｇｒとを離すことができる。つまり、ガード層８１ｇに接する選択ゲート電極４５は、選択ゲート電極として用いることができる。
【０１１７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１８】
１ 不揮発性半導体記憶装置、  １１ 下地層、  ２０ チャネルボディ層、  ２１ 連結部、  ２２ 半導体層、  ２５ 絶縁層、  ３０ 記憶層、  ３１ 絶縁膜、  ３２ 電荷蓄積膜、  ３３ 絶縁膜、  ４０、４０ｃ 電極層、  ４２ 絶縁層、  ４３ 層間絶縁膜、  ４４ 積層体、  ４４ｄ 下端、  ４５ 選択ゲート電極、  ４５Ｄ ドレイン側選択ゲート電極、  ４５Ｓ ソース側選択ゲート電極、  ４７ ソース線、  ４８ ビット線、  ４９、４９Ｄ、４９Ｓ ビア、  ５０ ゲート絶縁膜、  ７５ メモリホール、  ８０ ブロック分離領域、  ８０ａ ブロック分離領域部、  ８０ａａ 絶縁層、  ８０ａｂ 絶縁層、  ８０ｂ ボイド、  ８０ｈ 空隙、  ８１ｇ ガード層、  ８１ｇｒ ガードリング層、  ８１ｈ 孔部、  ８２ 絶縁領域、  ８２ｓａ、８２ｓｂ 犠牲層、  ８２ｓｔ スリット、  ８３ 絶縁層、  ８５ 金属膜、  ９０ マスク層、  ４０１Ｄ〜４０４Ｄ 電極層、  ４０１Ｓ〜４０４Ｓ 電極層、  ＢＧＴ バックゲート層トランジスタ、  ＢＬＫ ブロック領域、  ＣＬ 柱状部、  ＭＣ メモリセル、  ＭＳ メモリストリング、  ＳＴＤ ドレイン側選択ゲートトランジスタ、  ＳＴＳ ソース側選択ゲートトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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