(57)【要約】【課題】信頼性が高い半導体装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体装置は、基板と、前記基板上に設けられ、シリコンを含む電極膜及びシリコン酸化物を含む絶縁膜が交互に積層され、上下方向に延びるホールが形成された積層体と、を備える。前記電極膜は、第１の電極膜と、前記第１の電極膜よりも下方に位置する第２の電極膜と、を有する。前記第１の電極膜の炭素濃度は、前記第２の電極膜の炭素濃度よりも高い。【選択図】図１
2016062929.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、シリコンを含む電極膜及びシリコン酸化物を含む絶縁膜が交互に積層され、上下方向に延びるホールが形成された積層体と、
を備え、
前記電極膜は、
第１の電極膜と、
前記第１の電極膜よりも下方に位置する第２の電極膜と、
を有し、
前記第１の電極膜の炭素濃度は、前記第２の電極膜の炭素濃度よりも高い半導体装置。
【請求項２】
前記電極膜は、
第３の電極膜と、
前記第３の電極膜よりも下方に位置する第４の電極膜と、
を有し、
前記第４の電極膜のフッ素濃度は、前記第３の電極膜のフッ素濃度よりも高い請求項１記載の半導体装置。
【請求項３】
前記絶縁膜は、
第１の絶縁膜と、
前記第１の絶縁膜よりも下方に位置する第２の絶縁膜と、
を有し、
前記第１の絶縁膜の炭素濃度は、前記第２の絶縁膜の炭素濃度よりも高い請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜は、
第３の絶縁膜と、
前記第３の絶縁膜よりも下方に位置する第４の絶縁膜と、
を有し、
前記第４の絶縁膜のフッ素濃度は、前記第３の絶縁膜のフッ素濃度よりも高い請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
基板と、
前記基板上に設けられ、シリコンを含む電極膜及びシリコン酸化物を含む絶縁膜が交互に積層され、上下方向に延びるホールが形成された積層体と、
を備え、
前記電極膜は、
第１の電極膜と、
前記第１の電極膜よりも下方に位置する第２の電極膜と、
を有し、
前記第２の電極膜のフッ素濃度は、前記第１の電極膜のフッ素濃度よりも高い半導体装置。
【請求項６】
シリコンの堆積とシリコン酸化物の堆積とを交互に行うことにより、下部積層体を形成する工程と、
炭素の導入を伴うシリコンの堆積とシリコン酸化物の堆積とを交互に行うことにより、上部積層体を形成する工程と、
エッチングにより、前記上部積層体及び前記下部積層体にホールを形成する工程と、
を備えた半導体装置の製造方法。
【請求項７】
シリコンの堆積とシリコン酸化物の堆積とを交互に行うことにより、下部積層体を形成する工程と、
シリコンの堆積とシリコン酸化物の堆積とを交互に行うことにより、上部積層体を形成する工程と、
炭素をイオン注入しながらエッチングを行うことにより、前記上部積層体にホールを形成する工程と、
エッチングにより、前記下部積層体にホールを形成する工程と、
を備えた半導体装置の製造方法。
【請求項８】
前記下部積層体を形成する工程において、前記シリコンの堆積をフッ素を導入しながら行う請求項６または７に記載の半導体装置の製造方法。
【請求項９】
フッ素の導入を伴うシリコンの堆積とシリコン酸化物の堆積とを交互に行うことにより、下部積層体を形成する工程と、
シリコンの堆積とシリコン酸化物の堆積とを交互に行うことにより、上部積層体を形成する工程と、
エッチングにより、前記上部積層体及び前記下部積層体にホールを形成する工程と、
を備えた半導体装置の製造方法。
【請求項１０】
前記下部積層体を形成する工程の後、炭素及びフッ素を導入しないシリコンの堆積とシリコン酸化物の堆積とを交互に行うことにより、中部積層体を形成する工程をさらに備え、
前記上部積層体を形成する工程は、前記中部積層体を形成する工程の後に実施する請求項６〜９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、メモリセルを三次元的に集積させた積層型の不揮発性半導体記憶装置が提案されている。このような記憶装置は、絶縁膜と電極膜を交互に積層させて積層体を形成し、この積層体にホールを形成し、ホールの内面上に電荷を蓄積可能なメモリ膜を形成し、ホールの内部にシリコンピラーを形成することにより、シリコンピラーと電極膜との間にメモリセルを形成して、実現することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−５８５２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、信頼性が高い半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、基板と、前記基板上に設けられ、シリコンを含む電極膜及びシリコン酸化物を含む絶縁膜が交互に積層され、上下方向に延びるホールが形成された積層体と、を備える。前記電極膜は、第１の電極膜と、前記第１の電極膜よりも下方に位置する第２の電極膜と、を有する。前記第１の電極膜の炭素濃度は、前記第２の電極膜の炭素濃度よりも高い。
【０００６】
実施形態に係る半導体装置の製造方法は、シリコンの堆積とシリコン酸化物の堆積とを交互に行うことにより、下部積層体を形成する工程と、炭素の導入を伴うシリコンの堆積とシリコン酸化物の堆積とを交互に行うことにより、上部積層体を形成する工程と、エッチングにより、前記上部積層体及び前記下部積層体にホールを形成する工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を例示する斜視図である。
【図２】第１の実施形態に係る半導体装置を例示する断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図１１】第２の実施形態に係る半導体装置の製造方法を例示する断面図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する斜視図である。
図２は、本実施形態に係る半導体装置を例示する断面図である。
なお、図１においては、図示の便宜上、主として導電性部材を示し、いくつかの絶縁性部材は省略している。また、図２においては、１本のシリコンピラー及びその周辺のみを拡大して示している。
本実施形態に係る半導体装置は、積層型の不揮発性半導体記憶装置である。
【０００９】
図１に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面に対して垂直な方向、すなわち上下方向を「Ｚ方向」とする。
【００１０】
シリコン基板１０上には、絶縁膜１１及びバックゲート電極ＢＧが設けられている。バックゲート電極ＢＧの形状は平板状である。バックゲート電極ＢＧ内には、Ｘ方向を長手方向とする略直方体のパイプコネクタＰＣが設けられている。バックゲート電極ＢＧ上には、複数枚の制御ゲート電極膜ＷＬが層間絶縁膜１２を介して積層されており、積層体１３を構成している。各制御ゲート電極膜ＷＬは、Ｙ方向に延びる帯状の部材に分断されている。すなわち、積層体１３において、複数枚の制御ゲート電極膜ＷＬはそれぞれＹ方向に延び、Ｘ方向及びＺ方向に沿って相互に離隔して配列されている。
【００１１】
積層体１３上には、Ｙ方向に延びる帯状の選択ゲート電極ＳＧが設けられている。バックゲート電極ＢＧ、パイプコネクタＰＣ、制御ゲート電極膜ＷＬ及び選択ゲート電極ＳＧは、いずれも不純物、例えばボロン（Ｂ）を含むシリコン（Ｓｉ）によって形成された導電膜である。選択ゲート電極ＳＧ上には、例えば金属からなり、Ｙ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬ上には、例えば金属からなり、Ｘ方向に延びるビット線ＢＬが設けられている。
【００１２】
また、バックゲート電極ＢＧとソース線ＳＬとの間、及び、バックゲート電極ＢＧとビット線ＢＬとの間には、積層体１３及び選択ゲート電極ＳＧを貫くように、Ｚ方向に延びるシリコンピラーＳＰが設けられている。ソース線ＳＬに接続されたシリコンピラーＳＰと、ビット線ＢＬに接続されたシリコンピラーＳＰとは、パイプコネクタＰＣを介して相互に接続されている。シリコンピラーＳＰ及びパイプコネクタＰＣからなる構造体の外面上には、メモリ膜１５が設けられている。これにより、シリコンピラーＳＰと制御ゲート電極膜ＷＬとの交差部分毎に、メモリセルが形成されている。
【００１３】
図２に示すように、シリコンピラーＳＰ及びパイプコネクタＰＣはパイプ状に形成されており、内部に例えばシリコン酸化物からなる絶縁部材１７が設けられている。また、メモリ膜１５においては、シリコンピラーＳＰ側から順に、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３が積層されている。トンネル絶縁膜２１は、通常は絶縁性であるが、半導体装置１の駆動電圧の範囲内にある所定の電圧が印加されるとＦＮトンネル電流を流す膜である。電荷蓄積膜２２は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを持つ材料によって形成されている。ブロック絶縁膜２３は、半導体装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。
【００１４】
更に、制御ゲート電極膜ＷＬにおいては、シリコンピラーＳＰ側に配置されたポリシリコン部分２５、及び、シリコンピラーＳＰから遠い側に配置されたシリサイド部分２６が設けられている。なお、「ポリシリコン部分」とは、ポリシリコンを主成分とした部分を表す名称である。他の部分、層、膜等の表記も同様である。Ｘ方向において隣り合う制御ゲート電極膜ＷＬ間及び層間絶縁膜１２間には、ＸＺ平面に拡がる板状の絶縁部材１８が設けられている。換言すれば、制御ゲート電極膜ＷＬは、シリコンピラーＳＰが貫通した複数本の帯状部分に分割されており、各帯状部分の幅方向中央部はポリシリコンにより形成されており、幅方向両端部はシリサイドにより形成されている。
【００１５】
そして、積層体１３のうち、上層部分を構成するゲート電極膜ＷＬ、例えば、上から１５〜２５％の段数の制御ゲート電極膜ＷＬには、炭素（Ｃ）が含有されている。従って、上層部分を構成するゲート電極膜ＷＬの炭素濃度は、上層部分以外の部分を構成するゲート電極膜ＷＬの炭素濃度よりも高い。例えば、積層体１３の最上段の制御ゲート電極膜ＷＬの炭素濃度は、最下段の制御ゲート電極膜ＷＬの炭素濃度よりも高い。
【００１６】
また、積層体１３のうち、下層部分を構成する制御ゲート電極膜ＷＬ、例えば、下から１５〜２５％の段数の制御ゲート電極膜ＷＬには、フッ素（Ｆ）が含有されている。従って、下層部分を構成する制御ゲート電極膜ＷＬのフッ素濃度は、下層部分以外の部分を構成するゲート電極膜ＷＬのフッ素濃度よりも高い。例えば、積層体１３の最下段の制御ゲート電極膜ＷＬのフッ素濃度は、最上段の制御ゲート電極膜ＷＬのフッ素濃度よりも高い。
【００１７】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図３〜図８は、本実施形態に係る半導体装置の製造方法を例示する断面図である。
先ず、図３に示すように、シリコン基板１０上にシリコン酸化物からなる絶縁膜１１を形成し、その上にポリシリコン膜３１を形成する。次に、ポリシリコン膜３１の上面に、Ｘ方向を長手方向とする略直方体状の凹部３２をマトリクス状に形成する。次に、凹部３２内に、例えばシリコン窒化物からなる犠牲材料３３を埋め込む。
【００１８】
次に、プラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長法）により、ボロン及びフッ素を導入しながら、アモルファスシリコンを堆積させる。このときの条件を表１に示す。これにより、ポリシリコン膜３４を形成する。ポリシリコン膜３１及びポリシリコン膜３４により、バックゲート電極膜ＢＧが形成される。なお、表１に記載した「ＨＦ出力」とは、プラズマの励起に用いる周波数が１３．５６ＭＨｚの高周波電磁波の出力である。
【００１９】
【表１】
2016062929.tif 000003
【００２０】
次に、図４に示すように、プラズマＣＶＤにより、シリコン酸化物と、ボロン及びフッ素が導入されたアモルファスシリコンとを、交互に堆積させる。これにより、バックゲート電極膜ＢＧ上に、層間絶縁膜１２及び制御ゲート電極膜ＷＬが交互に積層された下部積層体４１を形成する。下部積層体４１の制御ゲート電極膜ＷＬには、ボロンの他に炭素が含まれる。シリコン酸化物の堆積条件を表２に示す。また、ボロン及びフッ素が導入されたアモルファスシリコンの堆積条件は、上記表１に示すとおりである。
【００２１】
【表２】
2016062929.tif 000004
【００２２】
次に、図５に示すように、プラズマＣＶＤにより、ボロンが導入されたアモルファスシリコンと、シリコン酸化物とを、交互に堆積させる。これにより、下部積層体４１上に、制御ゲート電極膜ＷＬ及び層間絶縁膜１２が交互に積層された中部積層体４２を形成する。中部積層体４２の制御ゲート電極膜ＷＬには、ボロンは導入するがフッ素は導入しない。制御ゲート電極膜ＷＬの成膜条件は、表３に示すとおりである。すなわち、上記表１に示す条件から、フッ素の原料ガスの供給を除いた条件とする。層間絶縁膜１２の成膜条件は、上記表２に示す条件とする。
【００２３】
【表３】
2016062929.tif 000005
【００２４】
次に、図６に示すように、プラズマＣＶＤにより、ボロン及び炭素が導入されたアモルファスシリコンと、シリコン酸化物とを、交互に堆積させる。これにより、中部積層体４２上に、制御ゲート電極膜ＷＬ及び層間絶縁膜１２が交互に積層された上部積層体４３を形成する。上部積層体４３の制御ゲート電極膜ＷＬには、ボロン及び炭素を導入する。制御ゲート電極膜ＷＬの成膜条件は、表４に示すとおりである。すなわち、上記表３に示す条件に、炭素の原料ガスの供給を加えた条件とする。層間絶縁膜１２の成膜条件は、上記表２に示す条件とする。
【００２５】
【表４】
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【００２６】
下部積層体４１、中部積層体４２及び上部積層体４３により、積層体１３が構成される。例えば、積層体１３のうち、下部積層体４１は下から１５〜２５％の段数に相当し、上部積層体４３は上から１５〜２５％の段数に相当し、下部積層体４１及び上部積層体４３を除く５０〜７０％の段数に相当する部分が中部積層体４２である。
【００２７】
次に、図７に示すように、積層体１３上に、プラズマＣＶＤにより、シリコン酸化物からなる層間絶縁膜３６を形成する。次に、ボロンドープポリシリコンからなる選択ゲート電極ＳＧを形成する。次に、プラズマＣＶＤにより、シリコン酸化物からなる層間絶縁膜３７を形成する。層間絶縁膜３６及び３７の成膜条件は、上記表２に示す条件とする。また、選択ゲート電極ＳＧには、炭素を導入してもよく、導入しなくてもよい。炭素を導入する場合は、選択ゲート電極ＳＧの成膜条件は上記表４に示す条件とし、炭素を導入しない場合は、選択ゲート電極ＳＧの成膜条件は上記表３に示す条件とする。
【００２８】
次に、図８に示すように、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を施すことにより、層間絶縁膜３７、選択ゲート電極ＳＧ、層間絶縁膜３６、積層体１３及びポリシリコン膜３４に、Ｚ方向に延びるホール３９を形成する。ホール３９は、凹部３２のＸ方向両端部に到達するような位置にマトリクス状に形成する。
【００２９】
ホール３９の形成過程において、上部積層体４３を加工しているときは、制御ゲート電極膜ＷＬに含まれていた炭素がホール３９内に供給される。これにより、炭素がホール３９の内面のデポ性を向上させて、厚い保護膜を形成し、ホール３９の内面が過剰にエッチングされることを防止する。この結果、ボーイング形状が出現しにくくなる。一方、下部積層体４１及びポリシリコン膜３４を加工しているときは、制御ゲート電極膜ＷＬに含まれていたフッ素がホール３９内に供給される。これにより、制御ゲート電極膜ＷＬ及び層間絶縁膜１２がエッチングされやすくなり、ホール３９の下部がすぼむことを抑制できる。
【００３０】
次に、ホール３９を介してウェットエッチングを施すことにより、凹部３２内から犠牲材料３３を除去する。これにより、ホール３９が凹部３２と連通される。
次に、図２に示すように、ホール３９の側面上及び凹部３２の内面上に、例えば、シリコン酸化層、高誘電率層及びシリコン酸化層がこの順に積層されたブロック絶縁膜２３を形成する。次に、ブロック絶縁膜２３の側面上に、例えばシリコン窒化物を堆積させて、電荷蓄積膜２２を形成する。次に、電荷蓄積膜２２の側面上に、シリコン酸化層、シリコン窒化層及びシリコン酸化層をこの順に形成することにより、トンネル絶縁膜２１を形成する。これにより、ホール３９及び凹部３２の内面上に、メモリ膜１５が形成される。
【００３１】
次に、図１及び図２に示すように、トンネル絶縁膜２１の側面上にアモルファスシリコンを堆積させて、ホール３９内にシリコンピラーＳＰを円筒状に形成すると共に、凹部３２内にパイプコネクタＰＣを角筒状に形成する。次に、シリコンピラーＳＰによって囲まれた空間内に、例えばシリコン酸化物を埋め込んで、絶縁部材１７を形成する。次に、例えば、リソグラフィ法及びＲＩＥにより、層間絶縁膜３７、選択ゲート電極ＳＧ、層間絶縁膜３６及び積層体１３に、Ｙ方向に延びるスリット１９を形成する。スリット１９は、Ｘ方向において隣り合うホール３９間を通過するように形成する。
【００３２】
次に、スリット１９の内面上に金属を堆積させ、熱処理を施すことにより、堆積させた金属を、制御ゲート電極膜ＷＬに含まれるポリシリコンと反応させる。その後、未反応の金属を除去する。これにより、制御ゲート電極膜ＷＬの一部分に対してサリサイド処理を施し、シリサイド部分２６を形成する。このとき、制御ゲート電極膜ＷＬにおける未反応の部分がポリシリコン部分２５となる。次に、スリット１９内に例えばシリコン酸化物を埋め込んで、絶縁部材１８を形成する。次に、通常の方法により、ソース線ＳＬ及びビット線ＢＬ等の上部構造を形成する。このようにして、本実施形態に係る半導体装置１が製造される。
【００３３】
次に、本実施形態の効果について説明する。
半導体装置１において、メモリセルの集積度を向上させるためには、制御ゲート電極膜ＷＬの積層数を増やすことが有効である。しかしながら、その場合、ホール３９のアスペクト比が高くなり、その形成が困難になる。具体的には、ホール３９のアスペクト比を高くすると、ホール３９の上部がボーイング形状になりやすくなる。ホール３９がボーイング形状になると、ホール径が局所的に大きくなるため、メモリセルの特性が変動してしまう。また、隣り合うホール３９同士が繋がってしまう場合もある。一方、ホール３９の下部においては、ホール３９がすぼみやすくなる。ホール３９がすぼむと、ホール径が小さくなるため、メモリセルの特性が変動する。また、ホール３９が途中で閉塞してしまい、ホール３９を必要な深さまで形成できない場合もある。ホール３９の上部におけるボーイング形状を抑制するためには、ホール３９の内面上に形成する保護膜を厚くすればよいが、そうすると、ホール３９の下部がよりすぼみやすくなる。
【００３４】
そこで、本実施形態においては、積層体１３を形成するときに、下部積層体４１の制御ゲート電極膜ＷＬにはフッ素を添加しておき、上部積層体４３の制御ゲート電極膜ＷＬには炭素を添加しておく。これにより、積層体１３にホール３９を形成するときに、上部積層体４３においては、ホール３９内に炭素が供給され、これがホール３９の内面のデポ性を向上させて、ボーイング形状の出現を抑制できる。一方、下部積層体４１においては、ホール３９内にフッ素が供給されて、エッチングが促進される。このように、ホール３９の上部においてはデポ性を向上させてボーイング形状の出現を抑制し、下部においてはエッチングを促進させて閉塞を防止することにより、形状が良好なホール３９を形成することができる。この結果、半導体装置１の歩留まりが向上すると共に、メモリセルの特性が安定する。
【００３５】
なお、上述の炭素及びフッ素をエッチングガスに混入させることも考えられるが、この場合は、エッチングガスに混入させた炭素及びフッ素を、ホール３９の内部に効率よく供給することが困難であり、ホール３９内で消費された炭素及びフッ素を迅速に補給することが難しい。これに対して、本実施形態によれば、炭素及びフッ素を制御ゲート電極膜ＷＬ自体に含有させているため、エッチング加工が行われているその場所で、炭素及びフッ素を発生させて、エッチング雰囲気中に供給することができる。このため、上述の効果を確実に得ることができる。
【００３６】
また、本実施形態によれば、制御ゲート電極膜ＷＬに炭素又はフッ素が含有されているため、ポリシリコンの結晶粒径が小さい。このため、制御ゲート電極膜ＷＬをシリサイド化したときに、シリサイドの凝集が起こりにくくなり、シリサイド部分２６の形状が安定する。この結果、制御ゲート電極膜ＷＬの電気抵抗を低く維持することができる。
【００３７】
更に、制御ゲート電極膜ＷＬのポリシリコン部分２５についても、含有されている炭素がボロンと化合物を形成するため、ボロンの拡散を抑制できる。この結果、ポリシリコン部分２５中のボロン濃度を維持することができ、空乏層の形成を抑制することができる。
【００３８】
（第２の実施形態）
次に、第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態と比較して、不純物の導入方法が異なっている。すなわち、前述の第１の実施形態においては、炭素及びフッ素をＣＶＤの原料ガスとして導入したが、本実施形態においては、炭素及びフッ素をイオン注入により導入する。
【００３９】
本実施形態に係る半導体装置の構成は、図１及び図２に示す構成と同様である。但し、本実施形態においては、下部積層体４１の層間絶縁膜１２にもフッ素が添加されており、上部積層体４３の層間絶縁膜１２にも炭素が添加されている。このため、積層体１３において、上部積層体４３を構成する層間絶縁膜１２の炭素濃度は、中部積層体４２及び下部積層体４１を構成する層間絶縁膜１２の炭素濃度よりも高い。また、下部積層体４１を構成する層間絶縁膜１２のフッ素濃度は、中部積層体４２及び上部積層体４３を構成する層間絶縁膜１２のフッ素濃度よりも高い。例えば、最上段の層間絶縁膜１２の炭素濃度は最下段の層間絶縁膜１２の炭素濃度よりも高く、最下段の層間絶縁膜１２のフッ素濃度は、最上段の層間絶縁膜１２のフッ素濃度よりも高い。なお、制御ゲート電極膜ＷＬについては、前述の第１の実施形態と同様に、下部積層体４１の制御ゲート電極膜ＷＬにはフッ素が導入されており、上部積層体４３の制御ゲート電極膜ＷＬには炭素が導入されている。
【００４０】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図９〜図１１は、本実施形態に係る半導体装置の製造方法を例示する断面図である。
先ず、図９に示すように、シリコン基板１０上に、絶縁膜１１、ポリシリコン膜３１、犠牲材料３３及びポリシリコン膜３４を形成する。次に、層間絶縁膜１２及び電極膜ＷＬを交互に形成することにより、下部積層体４１を形成する。
【００４１】
そして、ポリシリコン膜３４及び制御ゲート電極膜ＷＬを形成する際には、上記表３に示す条件でＣＶＤを行う。すなわち、フッ素の原料ガスは供給せず、キャリアガス（Ｈｅ）と共に、シリコンの原料ガス（ＳｉＨ４）及びボロンの原料ガス（Ｂ２Ｈ６）のみを供給する。但し、ＣＶＤによる成膜と共に、ＢＦ３をイオン注入することにより、ポリシリコン膜３４及び下部積層体４１の制御ゲート電極膜ＷＬ内にフッ素を導入する。なお、このとき、下部積層体４１の層間絶縁膜１２内にもフッ素が導入される。一方、層間絶縁膜１２を形成する際には、前述の第１の実施形態と同様に、上記表２に示す条件でＣＶＤを行う。
【００４２】
次に、図５に示すように、下部積層体４１上に中部積層体４２を形成する。このときの成膜条件は、前述の第１の実施形態と同様である。すなわち、制御ゲート電極膜ＷＬは上記表３に示す条件で成膜し、層間絶縁膜１２は上記表２に示す条件で成膜する。
【００４３】
次に、図１０に示すように、中部積層体４２上に上部積層体４３を形成する。このとき、制御ゲート電極膜ＷＬは、上記表３に示す条件で成膜する。すなわち、炭素の原料ガスは供給せず、キャリアガス（Ｈｅ）と共に、シリコンの原料ガス（ＳｉＨ４）及びボロンの原料ガス（Ｂ２Ｈ６）のみを供給する。また、層間絶縁膜１２は上記表２に示す条件で成膜する。
次に、図７に示すように、層間絶縁膜３６、選択ゲート電極ＳＧ及び層間絶縁膜３７を形成する。
【００４４】
次に、図１１に示すように、層間絶縁膜３７、選択ゲート電極ＳＧ及び層間絶縁膜３６に対してＲＩＥを施すことにより、これらの膜にホール３９を形成する。次に、上部積層体４３に対してＲＩＥを施すことにより、上部積層体４３にホール３９を形成する。このとき、ＲＩＥと共に、ＣＯ２をイオン注入する。これにより、ホール３９の内面を介して、制御ゲート電極膜ＷＬ及び層間絶縁膜１２におけるホール３９の近傍に炭素を導入する。このため、上部積層体４３をエッチングする際に、エッチング雰囲気中に炭素が供給され、デポ性が向上する。
【００４５】
次に、図８に示すように、中部積層体４２、下部積層体４１及びポリシリコン膜３４に対してＲＩＥを施すことにより、犠牲材料３３まで到達するホール３９を形成する。下部積層体４１を加工する際には、図９に示す工程において下部積層体４１の制御ゲート電極膜ＷＬ及び層間絶縁膜１２に導入された炭素がホール３９内に供給され、エッチングを促進する。以後の工程は、前述の第１の実施形態と同様である。
【００４６】
次に、本実施形態の効果について説明する。
本実施形態においても、前述の第１の実施形態と同様に、上部積層体４３にホール３９を形成するときには、ホール３９内に炭素が供給されるため、デポ性が向上し、ボーイング形状の出現を抑制できる。また、下部積層体４１にホール３９を形成するときには、ホール３９内にフッ素が供給されるため、エッチングが促進され、ホール３９の閉塞が抑制される。このようにして、良好な形状のホール３９を形成することができる。
【００４７】
また、本実施形態においては、シリコン酸化物からなる層間絶縁膜１２内に炭素及びフッ素が導入されるため、層間絶縁膜１２の誘電率が低下する。これにより、隣り合うメモリセル間の干渉を抑制することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００４８】
なお、前述の各実施形態においては、積層体１３の下層部分にフッ素を導入すると共に、上層部分に炭素を導入する例を示したが、下層部分に対するフッ素の導入と上層部分に対する炭素の導入は、どちらか一方のみを実施してもよく、この場合も、ホール３９の形状を改善する効果が得られる。また、ＣＶＤによるフッ素又は炭素の導入と、イオン注入によるフッ素又は炭素の導入は、組み合わせて実施してもよい。例えば、ＣＶＤによりフッ素を導入し、イオン注入により炭素を導入してもよく、イオン注入によりフッ素を導入し、ＣＶＤにより炭素を導入してもよく、ＣＶＤ及びイオン注入を併用してフッ素及び炭素を導入してもよい。
【００４９】
更に、前述の各実施形態においては、積層体１３の上層部分に配置されたゲート電極膜ＷＬに均一に炭素を導入し、積層体１３の下層部分に配置された制御ゲート電極膜ＷＬに均一にフッ素を導入する例を示したが、これには限定されず、制御ゲート電極膜ＷＬ毎に、炭素を導入するか、フッ素を導入するか、炭素もフッ素も導入しないかを制御してもよい。更にまた、前述の各実施形態においては、炭素を導入する上部積層体４３を積層体１３の上から１５〜２５％までの段数に相当する部分とし、フッ素を導入する下部積層体４１を積層体１３の下から１５〜２５％までの段数に相当する部分とする例を示したが、これには限定されない。上部積層体４３は下部積層体４１よりも上方にあればよく、上部積層体４３及び下部積層体４１の段数は任意である。
【００５０】
更にまた、前述の各実施形態においては、ビット線ＢＬに接続されたシリコンピラーＳＰの下端部がソース線ＳＬに接続されたシリコンピラーＳＰの下端部にパイプコネクタＰＣを介して接続されている例を示したが、半導体装置の構成はこれには限定されない。例えば、シリコン基板１０と積層体１３との間にソース線が配置され、各シリコンピラーＳＰの上端部がビット線に接続され、下端部がソース線に接続されていてもよい。
【００５１】
以上説明した実施形態によれば、信頼性が高い半導体装置及びその製造方法を実現することができる。
【００５２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５３】
１：半導体装置、１０：シリコン基板、１１：絶縁膜、１２：層間絶縁膜、１３：積層体、１５：メモリ膜、１７：絶縁部材、１８：絶縁部材、１９：スリット、２１：トンネル絶縁膜、２２：電荷蓄積膜、２３：ブロック絶縁膜、２５：ポリシリコン部分、２６：シリサイド部分、３１：ポリシリコン膜、３２：凹部、３３：犠牲材料、３４：ポリシリコン膜、３６：層間絶縁膜、３７：層間絶縁膜、３９：ホール、４１：下部積層体、４２：中部積層体、４３：上部積層体、ＢＧ：バックゲート電極、ＢＬ：ビット線、ＰＣ：パイプコネクタ、ＳＧ：選択ゲート電極、ＳＬ：ソース線、ＳＰ：シリコンピラー、ＷＬ：制御ゲート電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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