(57)【要約】【課題】製品歩留りが向上する半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、ＧａＮ系半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にベース膜を形成し、ベース膜に、ゲート絶縁膜が底部に露出し、底部の開口幅がＷ１の第１の開口部を形成し、ベース膜上にレジスト膜を形成し、レジスト膜に、第１の開口部が底部に露出し、底部の開口幅をＷ２、上部の開口幅をＷ３とする場合に、Ｗ１≦Ｗ３＜Ｗ２の関係を充足する第２の開口部を形成し、第１の開口部内、第２の開口部内、及びレジスト膜上に、蒸着法により金属膜を形成し、レジスト膜を剥離し、ベース膜を剥離してゲート電極を形成する。【選択図】図２
2016062936.tif 000002
【特許請求の範囲】
【請求項１】
ＧａＮ系半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にベース膜を形成し、
前記ベース膜に、前記ゲート絶縁膜が底部に露出し、底部の開口幅がＷ１の第１の開口部を形成し、
前記ベース膜上にレジスト膜を形成し、
前記レジスト膜に、前記第１の開口部が底部に露出し、底部の開口幅をＷ２、上部の開口幅をＷ３とする場合に、Ｗ１≦Ｗ３＜Ｗ２の関係を充足する第２の開口部を形成し、
前記第１の開口部内、前記第２の開口部内、及び前記レジスト膜上に、蒸着法により金属膜を形成し、
前記レジスト膜を剥離し、
前記ベース膜を剥離してゲート電極を形成する半導体装置の製造方法。
【請求項２】
前記レジスト膜は、前記ベース膜に接する下層レジスト膜と、前記下層レジスト膜上の上層レジスト膜との積層膜である請求項１記載の半導体装置の製造方法。
【請求項３】
前記ベース膜は、感光性ポリイミド膜である請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
ＧａＮ系半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にベース膜を形成し、
前記ベース膜上にレジスト膜を形成し、
前記レジスト膜に、底部の開口幅をＷ２、上部の開口幅をＷ３とする場合に、Ｗ３＜Ｗ２の関係を充足する第１の開口部を形成し、
前記ベース膜に、前記レジスト膜をマスクとする異方性エッチングにより、底部に前記ゲート絶縁膜が露出し、底部の開口幅をＷ１とした場合にＷ１≦Ｗ３の関係を充足する第２の開口部を形成し、
前記第１の開口部内、前記第２の開口部内、及び前記レジスト膜上に蒸着法により金属膜を形成し、
前記レジスト膜を剥離し、
前記ベース膜を剥離してゲート電極を形成する半導体装置の製造方法。
【請求項５】
前記レジスト膜は、前記ベース膜に接する下層レジスト膜と、前記下層レジスト膜上の上層レジスト膜との積層膜である請求項４記載の半導体装置の製造方法。
【請求項６】
前記ベース膜は、ＳＯＧ（スピンオングラス）膜である請求項４又は請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられる。これらのパワー半導体素子には高耐圧・低オン抵抗が求められる。そして、耐圧とオン抵抗の関係は、素子材料で決まるトレードオフ関係がある。
【０００３】
これまでの技術開発の進歩により、パワー半導体素子は、主な素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。オン抵抗を更に低減するには素子材料の変更が必要である。ＧａＮやＡｌＧａＮなどのＧａＮ系半導体や炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体をスイッチング素子材料として用いることで、材料で決まるトレードオフ関係を改善でき、飛躍的に低オン抵抗化が可能である。
【０００４】
ＧａＮ系半導体素子の一つとしてＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を備えるＭＩＳ型ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）がある。ＭＩＳ型ＨＥＭＴのゲート電極を形成するプロセスとして、レジストリフトオフプロセスがある。レジストリフトオフプロセスは、ゲート電極を形成する領域を開口したレジストに金属の蒸着を行い、レジスト上に付着した金属をレジストの剥離と同時に除去することによりゲート電極を形成する。
【０００５】
しかし、レジストリフトオフプロセスでゲート電極を形成する場合、蒸着法の性質上、ゲート電極の裾引きが生じる。このためゲート長がばらつき、デバイス特性が変動するという問題がある。また、ゲート電極脇のゲート絶縁膜上に蒸着の金属粒子が飛び散る。飛び散った金属粒子が、その後の熱工程でゲート絶縁膜中に拡散して、電流リークパスとなり問題となる。いずれの問題も製品歩留りの低下につながるため改善が必要である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２３２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、製品歩留りが向上する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置の製造方法は、ＧａＮ系半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にベース膜を形成し、前記ベース膜に、前記ゲート絶縁膜が底部に露出し、底部の開口幅がＷ１の第１の開口部を形成し、前記ベース膜上にレジスト膜を形成し、前記レジスト膜に、前記第１の開口部が底部に露出し、底部の開口幅をＷ２、上部の開口幅をＷ３とする場合に、Ｗ１≦Ｗ３＜Ｗ２の関係を充足する第２の開口部を形成し、前記第１の開口部内、前記第２の開口部内、及び前記レジスト膜上に、蒸着法により金属膜を形成し、前記レジスト膜を剥離し、前記ベース膜を剥離してゲート電極を形成する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図３】第１の実施形態の半導体装置の製造方法の説明図。
【図４】比較形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図５】第１の実施形態の半導体装置の製造方法の作用の説明図。
【図６】第１の実施形態の半導体装置の製造方法の作用の説明図。
【図７】第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図８】第２の実施形態の半導体装置の製造方法の説明図。
【図９】第３の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。
【図１０】第３の実施形態の半導体装置の製造方法の説明図。
【発明を実施するための形態】
【００１０】
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
【００１１】
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
【００１２】
本明細書中、「ノンドープ」とは、意図的に不純物を導入していない状態であり、通常、不純物の濃度が１×１０１５ｃｍ−３以下である。
【００１３】
また、本明細書中、「上」、「下」とは、構成要件の相対的位置関係を示す用語であり、必ずしも重力方向に対する上下関係を示すものではない。
【００１４】
（第１の実施形態）
本実施形態の半導体装置の製造方法は、ＧａＮ系半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にベース膜を形成し、ベース膜に、ゲート絶縁膜が底部に露出し、底部の開口幅がＷ１の第１の開口部を形成し、ベース膜上にレジスト膜を形成し、レジスト膜に、第１の開口部が底部に露出し、底部の開口幅をＷ２、上部の開口幅をＷ３とする場合に、Ｗ１≦Ｗ３＜Ｗ２の関係を充足する第２の開口部を形成し、第１の開口部内、第２の開口部内、及びレジスト膜上に、蒸着法により金属膜を形成し、レジスト膜を剥離し、ベース膜を剥離してゲート電極を形成する。
【００１５】
図１は、本実施形態の半導体装置の製造方法で製造される半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体のＭＩＳ型ＨＥＭＴである。
【００１６】
図１に示すように、本実施形態の半導体装置は、ＧａＮ系半導体のチャネル層１０上に、チャネル層１０よりもバンドギャップの大きい、ＧａＮ系半導体のバリア層（ＧａＮ系半導体層）１２が設けられる。また、バリア層１２上にゲート絶縁膜１４が設けられる。
【００１７】
ゲート絶縁膜１４上には、ゲート電極１６が設けられる。また、バリア層１２上にソース電極１８が設けられる。更に、バリア層１２上にソース電極１８との間にゲート電極１６を挟んで、ドレイン電極２０が設けられる。ゲート電極１６上には、図示しない層間絶縁膜が設けられる。
【００１８】
チャネル層１０は、例えば、ノンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。例えば、チャネル層１０は、ノンドープのＧａＮである。バリア層１２は、例えば、ノンドープ又はｎ型のＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。バリア層１２は、例えば、ノンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層１２は、チャネル層１０よりもアルミニウム（Ａｌ）の濃度が高い。
【００１９】
ゲート絶縁膜１４は、例えば、シリコン窒化膜である。ゲート絶縁膜１４として、例えば、シリコン酸化膜又はシリコン酸窒化膜を適用することも可能である。
【００２０】
ゲート電極１６は、上部にひさし上に広がった領域を備えるキノコ形状を呈する。ゲート電極１６は、例えば、金属電極である。ゲート電極１６は、例えば、チタン（Ｔｉ）と金（Ａｕ）の積層構造で形成される。
【００２１】
ソース電極１８及びドレイン電極２０は、金属電極である。ソース電極１８及びドレイン電極２０は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、又は、タングステン（Ｗ）等を含む。ソース電極１８及びドレイン電極２０は、複数の金属の積層構造であってもかまわない。ソース電極１８及びドレイン電極２０と、バリア層１２との間は、オーミックコンタクトであることが望ましい。
【００２２】
図２は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。特に、ゲート電極１６の製造方法について説明する。
【００２３】
最初に、ＧａＮ系半導体のチャネル層１０上に設けられるＧａＮ系半導体のバリア層（ＧａＮ系半導体層）１２上に、ゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって堆積されるシリコン窒化膜である。
【００２４】
次に、ゲート絶縁膜１４にベース膜２２を形成する（図２（ａ））。ベース膜２２は、例えば、コーターによって塗布されるネガ型感光性ポリイミド膜である。
【００２５】
次に、ベース膜２２に第１の開口部２４を形成する（図２（ｂ））。第１の開口部２４の底部に、ゲート絶縁膜１４が露出するように加工する。第１の開口部２４が後に、ゲート電極１６が形成される領域となる。例えば、ベース膜２２がネガ型感光性ポリイミド膜の場合、露光装置で露光されなかった部分を現像・除去することで、第１の開口部２４を形成する。
【００２６】
次に、ベース膜２２上にポジ型リフトオフ用レジスト膜２６を形成する（図２（ｃ））。レジスト膜２６はコーターによって塗布される。レジスト膜２６は、ベース膜２２に接する下層レジスト膜２６ａと、下層レジスト膜２６ａ上の上層レジスト膜２６ｂとの積層膜である。例えば、下層レジスト膜２６ａはアルカリ可溶性のＰＭＧＩ（ポリメチルグルタルイミド）、上層レジスト膜２６ｂは解像度の高いポジ型フォトレジストを使用する。
【００２７】
次に、上層レジスト膜２６ｂを露光・現像すると、アルカリ現像液により上層レジスト膜２６ｂの開口をマスクとして下層レジスト膜２６ａがサイドエッチングされ、上層レジストよりも下層レジストの方が開口の広い第２の開口部２８が形成される（図２（ｄ））。第２の開口部２８の底部に、第１の開口部２４及びゲート絶縁膜１４が露出するように加工する。
【００２８】
図３は、本実施形態の半導体装置の製造方法の説明図である。第１の開口部２４と、第２の開口部２８との寸法関係を示す。
【００２９】
ベース膜２２の第１の開口部２４の底部の開口幅をＷ１とする。この開口幅Ｗ１が、後にゲート電極１６のゲート長を規定する。
【００３０】
また、レジスト膜２６の第２の開口部２８の底部の開口幅をＷ２とする。本実施形態では、下層レジスト膜２６ａの最下部の開口幅がＷ２なる。
【００３１】
また、レジスト膜２６の第２の開口部２８の上部の開口幅をＷ３とする。本実施形態では、上層レジスト膜２６ｂの最上部の開口幅がＷ３となる。
【００３２】
本実施形態では、開口幅Ｗ１、開口幅Ｗ２、開口幅Ｗ３が、Ｗ１≦Ｗ３＜Ｗ２の関係を充足する。例えば、下層レジスト膜２６ａ、上層レジスト膜２６ｂの材料の選択、レジスト膜２６の露光及び現像条件を適切に選択することで、上記関係を充足させる。
【００３３】
次に、第１の開口部２４内、第２の開口部２８内、及びレジスト膜２６上に、蒸着法により金属膜３０を形成する（図２（ｅ））。金属膜３０は、例えば、チタン（Ｔｉ）及び金（Ａｕ）である。
【００３４】
次に、レジスト膜２６及びベース膜２２を剥離する（図２（ｆ））。この際、レジスト膜２６上の金属膜３０もリフトオフされ、ゲート電極１６が形成される。例えば、ベース膜２２が感光性ポリイミド膜の場合は、例えば、アセトン処理後イソプロピルアルコールにて洗浄するなどの有機溶剤処理、あるいはアッシングにより、ベース膜２２とレジスト膜２６が同時に除去される。
【００３５】
上述のように、本実施形態では、開口幅Ｗ１、開口幅Ｗ２、開口幅Ｗ３が、Ｗ１≦Ｗ３＜Ｗ２の関係を充足する。Ｗ１≦Ｗ３の関係を充足することにより、金属膜３０が第１の開口部２４の底部を埋めることが担保される。また、Ｗ３＜Ｗ２の関係を充足することにより、第２の開口部２８がオーバーハング形状となり、安定したレジスト膜２６の剥離及び金属膜３０のリフトオフが担保される。
【００３６】
なお、ベース層２２にポジ型感光性ポリイミドを使用して、露光部分を現像して開口部２４を形成後、その上にレジスト膜２６として単層のネガ型リフトオフ用レジストを塗布、露光し、酢酸ブチル等で現像して、逆テーパ状の開口部２８を形成することにより、上記関係の開口寸法を得ることも可能である。
【００３７】
次に、本実施形態の半導体装置の製造方法の作用及び効果について説明する。
【００３８】
図４は、比較形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
【００３９】
最初に、ＧａＮ系半導体のチャネル層１０上に設けられるＧａＮ系半導体のバリア層（ＧａＮ系半導体層）１２上に、ゲート絶縁膜１４を形成する（図４（ａ））。ゲート絶縁膜１４は、例えば、プラズマＣＶＤ法によって堆積されるシリコン窒化膜である。
【００４０】
次に、ゲート絶縁膜１４上にレジスト膜２６を形成する（図４（ｂ））。レジスト膜２６はコーターによって塗布される。レジスト膜２６は、ゲート絶縁膜１４に接する下層レジスト膜２６ａと、下層レジスト膜２６ａ上の上層レジスト膜２６ｂとの積層膜である。例えば、下層レジスト膜２６ａはアルカリ可溶性のＰＭＧＩ（ポリメチルグルタルイミド）、上層レジスト膜２６ｂは解像度の高いポジ型フォトレジストを使用する。
【００４１】
次に、レジスト膜２６に開口部３２を形成する（図４（ｃ））。開口部３２は、露光装置による露光と現像により形成される。開口部３２の底部に、ゲート絶縁膜１４が露出するように加工する。また、レジスト膜２６の底部の開口幅が上部の開口幅よりも広くなるように加工する。
【００４２】
次に、開口部３２内及びレジスト膜２６上に、蒸着法により金属膜３０を形成する（図４（ｄ））。金属膜３０は、例えば、チタン（Ｔｉ）及び金（Ａｕ）である。
【００４３】
次に、レジスト膜２６を剥離する（図４（ｅ））。この際、レジスト膜２６上の金属膜３０もリフトオフされ、ゲート電極１６が形成される。例えば、アセトン処理後イソプロピルアルコールにて洗浄するなどの有機溶剤処理、あるいはアッシングによりレジスト膜２６を除去する。
【００４４】
図５、図６は本実施形態の半導体装置の製造方法の作用の説明図である。図５が、比較形態の問題点の説明図、図６は本実施形態の改善作用の説明図である。
【００４５】
図５は、比較形態の金属膜３０形成後の断面図である。ゲート電極のゲート長は、ゲート絶縁膜１４と接する裾部の幅で規定される。裾部の形状は、蒸着法の特性に起因して、ばらつきが大きい。このため、ゲート長がばらつくことにより、デバイス特性が変動するという問題が生ずる。また、ゲート電極脇のゲート絶縁膜１４上に、蒸着の金属粒子３４が飛び散る。飛び散った金属粒子３４が、その後の熱工程でゲート絶縁膜１４中に拡散して、電流リークパスとなり問題となる。
【００４６】
図６は、本実施形態の金属膜３０形成後の断面図である。本実施形態では、ゲート電極のゲート長は、ベース膜２２の開口部幅Ｗ１で規定される。したがって、ゲート長のばらつきが抑制され、ＭＩＳ型ＨＥＭＴのデバイス特性が安定する。また、蒸着の金属粒子３４は、ベース膜２２上に飛び散ることになる。ベース膜２２を剥離する際に、金属粒子３４は除去される。したがって、金属粒子３４に起因する電流リークパスが生じない。更に、ゲート電極１６の下部の蒸着によるすそ引き形状が無くなり、ゲート電極下端が鋭角とならないため、ゲート端部の電界が緩和される。したがって、例えば、デバイスの耐圧が向上するという効果が得られる。また、ゲート電極寸法がベース層２２の開口幅で規定されることから、蒸着のすそ引き形状のゲート電極寸法ばらつき（ゲート長ばらつき）が抑制できる。
【００４７】
以上、本実施形態の半導体装置の製造方法によれば、デバイス特性が安定し、電流リークに起因する不良が低減し、ゲート端部の電界も緩和する。したがって、製品歩留りが向上する。
【００４８】
なお、本実施形態において、ベース膜２２の材料として、感光性ポリイミドを例に説明したが、ベース膜２２の材料は、感光性ポリイミドに限定されるものではない。第１の開口部２４の加工の際に、ゲート絶縁膜１４とのエッチング選択比が確保でき、且つ、剥離の際に、ゲート絶縁膜１４及び金属膜３０とのエッチング選択比を確保できる膜であれば、その他の膜を適用することが可能である。
【００４９】
ベース膜２２は、レジスト膜２６と同時に剥離することが容易となる観点からは、有機材料であることが望ましいが、無機材料を用いることも可能である。例えば、無機材料をベース膜２２に用いるような場合には、レジスト膜２６を剥離した後、別のエッチングプロセスを用いてベース膜２２を剥離する２段階の剥離プロセスとすることも可能である。
【００５０】
また、レジスト膜２６については、２層のレジスト膜を用いる場合を例に、説明したが、本実施形態の開口幅の関係が充足されるのであれば、１層のレジスト膜を用いることも可能である。
【００５１】
（第２の実施形態）
本実施形態の半導体装置の製造方法は、第１の開口部が順テーパ形状を備える点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
【００５２】
図７は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。特に、ゲート電極１６の製造方法について説明する。
【００５３】
最初に、ＧａＮ系半導体のチャネル層１０上に設けられるＧａＮ系半導体のバリア層（ＧａＮ系半導体層）１２上に、ゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、例えば、プラズマＣＶＤ法によって堆積されるシリコン窒化膜である。
【００５４】
次に、ゲート絶縁膜１４にベース膜２２を形成する（図７（ａ））。ベース膜２２は、例えば、コーターによって塗布される感光性ポリイミド膜である。
【００５５】
次に、ベース膜２２に第１の開口部２４を形成する（図７（ｂ））。第１の開口部２４の底部に、ゲート絶縁膜１４が露出するように加工する。また、第１の開口部２４が順テーパ形状となるよう加工する。第１の開口部２４が後に、ゲート電極１６が形成される領域となる。例えば、ベース膜２２が感光性ポリイミド膜の場合、露光装置で露光し現像することで、第１の開口部２４を形成する。
【００５６】
次に、ベース膜２２上にレジスト膜２６を形成する（図７（ｃ））。レジスト膜２６はコーターによって塗布される。レジスト膜２６は、ベース膜２２に接する下層レジスト膜２６ａと、下層レジスト膜２６ａ上の上層レジスト膜２６ｂとの積層膜である。例えば、下層レジスト膜２６ａはアルカリ可溶性のＰＭＧＩ（ポリメチルグルタルイミド）、上層レジスト膜２６ｂは解像度の高いポジ型フォトレジストを使用する。
【００５７】
次に、レジスト膜２６に第２の開口部２８を形成する（図７（ｄ））。第２の開口部２８は、露光装置による露光と現像により形成される。第２の開口部２８の底部に、第１の開口部２４及びゲート絶縁膜１４が露出するように加工する。
【００５８】
図８は、本実施形態の半導体装置の製造方法の説明図である。第１の開口部２４と、第２の開口部２８との寸法関係を示す。
【００５９】
ベース膜２２の第１の開口部２４の底部の開口幅をＷ１とする。この開口幅Ｗ１が、後にゲート電極１６のゲート長を規定する。また、第１の開口部２４の上部の開口幅をＷ４とする。
【００６０】
また、レジスト膜２６の第２の開口部２８の底部の開口幅をＷ２とする。本実施形態では、下層レジスト膜２６ａの最下部の開口幅がＷ２なる。
【００６１】
また、レジスト膜２６の第２の開口部２８の上部の開口幅をＷ３とする。本実施形態では、上層レジスト膜２６ｂの最上部の開口幅がＷ３となる。
【００６２】
本実施形態では、開口幅Ｗ１、開口幅Ｗ２、開口幅Ｗ３、開口幅Ｗ４が、Ｗ１≦Ｗ３＜Ｗ２≦Ｗ４の関係を充足する。例えば、下層レジスト膜２６ａ、上層レジスト膜２６ｂの材料の選択、レジスト膜２６の露光及び現像条件を適切に選択することで、上記関係を充足させる。
【００６３】
次に、第１の開口部２４内、第２の開口部２８内、及びレジスト膜２６上に、蒸着法により金属膜３０を形成する（図７（ｅ））。金属膜３０は、例えば、チタン（Ｔｉ）及び金（Ａｕ）である。
【００６４】
次に、レジスト膜２６及びベース膜２２を剥離する（図７（ｆ））。この際、レジスト膜２６上の金属膜３０もリフトオフされ、ゲート電極１６が形成される。例えば、ベース膜２２が感光性ポリイミド膜の場合は、例えば、アセトン処理後イソプロピルアルコールにて洗浄するなどの有機溶剤処理、あるいはアッシングにより、ベース膜２２とレジスト膜２６が同時に除去される。ゲート電極１６は中間部が広がった樽形状を呈する。
【００６５】
上述のように、本実施形態では、開口幅Ｗ１、開口幅Ｗ２、開口幅Ｗ３、開口幅Ｗ４が、Ｗ１≦Ｗ３＜Ｗ２≦Ｗ４の関係を充足する。Ｗ１≦Ｗ３の関係を充足することにより、金属膜３０が第１の開口部２４の底部を埋めることが担保される。また、Ｗ３＜Ｗ２の関係を充足することにより、第２の開口部２８がオーバーハング形状となり、安定したレジスト膜２６の剥離及び金属膜３０のリフトオフが担保される。更に、Ｗ２≦Ｗ４の関係を充足することにより、ゲート電極１６の端部が、ベース膜２２の上面ではなく、ベース膜２２の順テーパ部に乗ることが担保される。これにより、図７（ｆ）のように断面が六角形のゲート電極形状が実現される。
【００６６】
本実施形態の半導体装置の製造方法によれば、第１の開口部２４と、第２の開口部２８との寸法関係が上記関係を充足することで、第１の実施形態と比較して、ゲート電極１６の側面の中間部に形成される凸部の角度が大きくなり（より鈍角になり）、電界が緩和されるという効果が生じる。したがって、例えば、第１の実施形態の効果に加え、更に、デバイスの耐圧が向上するという効果が得られる。
【００６７】
（第３の実施形態）
本実施形態の半導体装置の製造方法は、ＧａＮ系半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にベース膜を形成し、ベース膜上にレジスト膜を形成し、レジスト膜に、底部の開口幅をＷ２、上部の開口幅をＷ３とする場合に、Ｗ３＜Ｗ２の関係を充足する第１の開口部を形成し、ベース膜に、レジスト膜をマスクとする異方性エッチングにより、底部にゲート絶縁膜が露出し、底部の開口幅をＷ１とした場合にＷ１≦Ｗ３の関係を充足する第２の開口部を形成し、第１の開口部内、第２の開口部内、及びレジスト膜上に蒸着法により金属膜を形成し、レジスト膜を剥離し、ベース膜を剥離してゲート電極を形成する。
【００６８】
本実施形態の半導体装置の製造方法は、レジスト膜の開口部を形成した後に、ベース膜の開口部を形成する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
【００６９】
図９は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。特に、ゲート電極１６の製造方法について説明する。
【００７０】
最初に、ＧａＮ系半導体のチャネル層１０上に設けられるＧａＮ系半導体のバリア層（ＧａＮ系半導体層）１２上に、ゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、例えば、プラズマＣＶＤ法によって堆積されるシリコン窒化膜である。
【００７１】
次に、ゲート絶縁膜１４にベース膜２２を形成する（図９（ａ））。ベース膜２２は、例えば、コーターによって塗布されるＳＯＧ（スピンオングラス）膜である。
【００７２】
次に、ベース膜２２上にレジスト膜２６を形成する（図９（ｂ））。レジスト膜２６はコーターによって塗布される。レジスト膜２６は、ベース膜２２に接する下層レジスト膜２６ａと、下層レジスト膜２６ａ上の上層レジスト膜２６ｂとの積層膜である。例えば、下層レジスト膜２６ａはアルカリ可溶性のＰＭＧＩ（ポリメチルグルタルイミド）、上層レジスト膜２６ｂは解像度の高いポジ型フォトレジストを使用する。
【００７３】
次に、レジスト膜２６に第１の開口部３６を形成する（図９（ｃ））。第１の開口部３６は、露光装置による露光と現像により形成される。第１の開口部３６の底部に、ベース膜２２が露出するように加工する。
【００７４】
次に、ベース膜２２に第２の開口部３８を形成する（図９（ｄ））。第２の開口部３８は、レジスト膜２６をマスクに、異方性エッチングによりベース膜２２をエッチングすることで形成される。第２の開口部３８の底部にゲート絶縁膜１４が露出するように、エッチングする。例えば、ベース膜２２がＳＯＧ膜である場合には、例えば、ＣＦ４／Ｏ２／Ａｒの混合ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）で第２の開口部３８を形成する。
【００７５】
図１０は、本実施形態の半導体装置の製造方法の説明図である。第１の開口部３６と、第２の開口部３８との寸法関係を示す。
【００７６】
レジスト膜２６の第１の開口部３６の底部の開口幅をＷ２とする。本実施形態では、下層レジスト膜２６ａの最下部の開口幅がＷ２なる。
【００７７】
また、レジスト膜２６の第１の開口部３６の上部の開口幅をＷ３とする。本実施形態では、上層レジスト膜２６ｂの最上部の開口幅がＷ３となる。
【００７８】
また、ベース膜２２の第２の開口部３８の底部の開口幅をＷ１とする。この開口幅Ｗ１が、後にゲート電極１６のゲート長を規定する。
【００７９】
本実施形態では、開口幅Ｗ１、開口幅Ｗ２、開口幅Ｗ３が、Ｗ１≦Ｗ３＜Ｗ２の関係を充足する。例えば、下層レジスト膜２６ａ、上層レジスト膜２６ｂの材料の選択、レジスト膜２６の露光及び現像条件を適切に選択することで、上記関係を充足させる。
【００８０】
次に、第１の開口部３６内、第２の開口部３８内、及びレジスト膜２６上に、蒸着法により金属膜３０を形成する（図９（ｅ））。金属膜３０は、例えば、チタン（Ｔｉ）及び金（Ａｕ）である。
【００８１】
次に、レジスト膜２６及びベース膜２２を剥離する（図９（ｆ））。この際、レジスト膜２６上の金属膜３０もリフトオフされ、ゲート電極１６が形成される。ベース膜２２は、例えば、ベース膜２２がＳＯＧ膜の場合は、例えば、アセトン、酢酸ブチル等の有機溶剤処理により、ベース膜２２とレジスト膜２６が同時に除去される。
【００８２】
本実施形態によれば、第１の実施形態と比較して、短いプロセスで半導体装置を製造することが可能である。また、第１の実施形態と比較して、ベース膜２２の開口部とレジスト膜２６の開口部を自己整合的に形成することが可能である。したがって、本実施形態によれば、第１の実施形態の効果に加え、さらに、製造コストが低減され、高集積化が可能となるという効果が得られる。
【００８３】
なお、本実施形態において、ベース膜２２の材料として、ＳＯＧを例に説明したが、ベース膜２２の材料は、ＳＯＧに限定されるものではない。第２の開口部３８の加工の際に、レジスト膜２６とゲート絶縁膜１４とのエッチング選択比が確保でき、且つ、剥離の際に、ゲート絶縁膜１４及び金属膜３０とのエッチング選択比を確保できる膜であれば、その他の膜を適用することが可能である。
【００８４】
ベース膜２２は、レジスト膜２６と同時に剥離することが容易となる観点からは、有機材料であることが望ましいが、無機材料を用いることも可能である。例えば、無機材料をベース膜２２に用いるような場合には、レジスト膜２６を剥離した後、別のエッチングプロセスを用いてベース膜２２を剥離する２段階の剥離プロセスとすることも可能である。
【００８５】
以上、実施形態では、ＭＩＳ型ＨＥＭＴを例に説明したが、ＭＩＳ構造を備えるデバイスであれば、その他のデバイスにも本発明を適用することが可能である。
【００８６】
また、実施形態では、半導体層の材料としてＧａＮやＡｌＧａＮを例に説明したが、例えば、インジウム（Ｉｎ）を含有するＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮを適用することも可能である。また、半導体層の材料としてＡｌＮを適用することも可能である。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１２      バリア層（ＧａＮ系半導体層）
１４      ゲート絶縁膜
１６      ゲート電極
１８      ソース電極
２０      ドレイン電極
２２      ベース膜
２４      第１の開口部
２６      レジスト膜
２６ａ    下層レジスト膜
２６ｂ    上層レジスト膜
２８      第２の開口部
３０      金属膜
３６      第１の開口部
３８      第２の開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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