(57)【要約】【課題】信頼性を向上させることが可能な半導体装置を提供する。【解決手段】実施形態によれば、第１半導体層と、第２半導体層と、第１絶縁膜と、第１電極と、第２絶縁膜と、を含む半導体装置が提供される。前記第１半導体層は、化合物半導体を含む。前記第２半導体層は、前記第１半導体層の上に設けられ、化合物半導体を含む。前記第１絶縁膜は、前記第２半導体層の上に設けられる。前記第２絶縁膜は、前記第１電極の少なくとも一部を覆う。前記第２絶縁膜は、前記第１電極の少なくとも一部を覆い、水素濃度が前記第１絶縁膜における水素濃度よりも高い濃度を有する。【選択図】図１
2016062910.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体を含む第１半導体層と、
前記第１半導体層の上に設けられ、化合物半導体を含む第２半導体層と、
前記第２半導体層の上に設けられた第１絶縁膜と、
前記第１絶縁膜の上に設けられた第１電極と、
前記第１電極の少なくとも一部を覆い、水素濃度が前記第１絶縁膜における水素濃度よりも高い濃度を有する第２絶縁膜と、
を備えた半導体装置。
【請求項２】
前記第１絶縁膜は、水素を含まない請求項１記載の半導体装置。
【請求項３】
前記第１絶縁膜中のＮ−Ｈ結合の密度は、前記第２絶縁膜中のＮ−Ｈ結合の密度よりも低い請求項１記載の半導体装置。
【請求項４】
前記第１絶縁膜は、第１層と、前記第１層の上に設けられた第２層と、をさらに含み、
前記第１層中の水素濃度は、前記第２層中の水素濃度よりも低い請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１層中のＮ−Ｈ結合の密度は、前記第２層中のＮ−Ｈ結合の密度よりも低い請求項４記載の半導体装置。
【請求項６】
前記第１層の厚さは、１原子層以上である請求項４または５に記載の半導体装置。
【請求項７】
前記第１絶縁膜は、少なくともシリコンと窒素とを含む請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第１絶縁膜中の水素濃度は、前記第１半導体層から前記第２半導体層へ向かう第１方向に沿って増加する請求項１〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１半導体層は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含み、
前記第２半導体層は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ１＜ｘ２＜１）を含む請求項１〜８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
窒化ガリウム系半導体などの化合物半導体は、シリコンに比べて広いバンドギャップを有する。このような化合物半導体は、トランジスタなどの半導体装置に用いられる。トランジスタに電圧が印加されると、オン抵抗などの特性の経時的変化が生じることがある。このため、所望の特性を得ることができる寿命が限られ、信頼性が低い場合がある。このような半導体装置において、信頼性を向上させることが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３０５６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、信頼性を向上させることが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１半導体層と、第２半導体層と、第１絶縁膜と、第１電極と、第２絶縁膜と、を含む半導体装置が提供される。前記第１半導体層は、化合物半導体を含む。前記第２半導体層は、前記第１半導体層の上に設けられ、化合物半導体を含む。前記第１絶縁膜は、前記第２半導体層の上に設けられる。前記第２絶縁膜は、前記第１電極の少なくとも一部を覆い、水素濃度が前記第１絶縁膜における水素濃度よりも高い濃度を有する。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置を例示する模式図である。
【図２】図２（ａ）〜図２（ｄ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式図である。
【図３】図３（ａ）及び図３（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。
【図４】図４（ａ）〜図４（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
本明細書においては、説明の便宜上、「上」及び「下」を使用する。「上に設けられる」とは、「上に設けられるもの」が「下に設けられるもの」に直接接する場合だけでなく、２つの間に他の要素が介在する場合も含むものとする。
【０００９】
（第１の実施形態）  
図１（ａ）及び図１（ｂ）は、第１の実施形態に係る半導体装置を例示する模式図である。
【００１０】
図１（ａ）は、半導体装置１０１の模式的断面図である。半導体装置１０１は、例えば、窒化物半導体を材料とする高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）である。
【００１１】
図１（ａ）に示すように、半導体装置１０１は、第１半導体層１１、第２半導体層１２、第１絶縁膜（以下、ゲート絶縁膜４０）、第１電極（以下、ゲート電極２１）、第２電極（以下、ソース電極２２）及び第３電極（以下、ドレイン電極２３）を有する。さらに、半導体装置１０１は、基板１４、バッファ層１５、配線５１、配線５２、第２絶縁膜（以下、層間絶縁膜４１）及び第３絶縁膜（以下、絶縁膜４２）を有する。
【００１２】
図１（ａ）において、第１半導体層１１から第２半導体層１２へ向かう方向をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
【００１３】
基板１４の材料として、シリコン、ゲルマニウム、ＳｉＣ（炭化ケイ素）、ダイアモンド、サファイア、ＢＮ（窒化ホウ素）またはＧａＮ（窒化ガリウム）などが用いられる。
【００１４】
バッファ層１５は、基板１４の上に設けられる。バッファ層１５は、複数の窒化アルミニウム層（ＡｌＮ層）と、複数のＡｌｘＧａ１−ｘＮを含む層（ＡｌＧａＮ層）と、複数のＧａＮ層と、を有する。これらの各層は、基板１４とバッファ層１５との積層方向において、ＡｌＮ層−ＡｌＧａＮ層−ＧａＮ層の順に繰り返し積層される。この場合、バッファ層１５は、ＡｌＮ−ＡｌＧａＮ−ＧａＮの結晶構造が周期に繰り返された構造（超格子構造）を有する。但し、これに限ることなく、バッファ層１５は、Ａｌの組成比が積層方向において段階的に変化した複数のＡｌＧａＮ層を含んでいてもよい。バッファ層１５は、ＡｌＮからＧａＮに向けてＡｌの組成比を連続的に変化させた１つの層（いわゆる傾斜層）でもよい。なお、バッファ層１５は、必要に応じて設けられ、省略してもよい。
【００１５】
第１半導体層１１は、バッファ層１５の上に設けられる。第１半導体層１１は、チャネル層であり、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む。
【００１６】
第２半導体層１２は、第１半導体層１１の上に設けられる。第２半導体層１２は、バリア層であり、Ａｌｘ２Ｇａ１−ｘ２Ｎ（ｘ１＜ｘ２＜１）を含む。第２半導体層１２は、第１半導体層１１とヘテロ接合を形成している。第２半導体層１２の厚さ（Ｚ軸方向に沿った長さ）は、２０ナノメートル（ｎｍ）以上４０ｎｍ以下である。
【００１７】
第１半導体層１１と第２半導体層１２との接合界面において、第１半導体層１１には、歪みが生じている。このため、ピエゾ効果により、第１半導体層１１の接合界面近傍に２次元電子ガスが形成されている。
【００１８】
ソース電極２２及びドレイン電極２３は、それぞれ第２半導体層１２の上に設けられ、第２半導体層１２と電気的に接続されている。ソース電極２２は、ドレイン電極２３とＸ軸方向において離れて位置する。ソース電極２２及びドレイン電極２３の幅は、それぞれ３マイクロメートル（μｍ）以上８μｍ以下である。  
ソース電極２２及びドレイン電極２３の材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）及びタンタル（Ｔａ）などを用いることができる。
【００１９】
ゲート電極２１は、ソース電極２２とドレイン電極２３との間に設けられている。ゲート電極２１の幅は、（例えばＸ軸方向に沿った長さ）は、１．０マイクロメートル（μｍ）以上３．０μｍ以下である。ゲート電極２１とソース電極２２との間の距離は、１μｍ以上３μｍ以下である。ゲート電極２１とドレイン電極２３との間の距離は、５μｍ以上２０μｍ以下である。ゲート電極２１の材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）及び金（Ａｕ）などを用いることができる。
【００２０】
ゲート絶縁膜４０は、第２半導体層１２の上に設けられ、その上にゲート電極２１が設けられている。つまり、ゲート絶縁膜４０は、第２半導体層１２とゲート電極２１との間に設けられる。ゲート絶縁膜４０の厚さは、５ｎｍ以上５０ｎｍ以下である。ゲート絶縁膜４０の材料として、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、または、酸化ジルコニウム（ＺｒＯ２）などが用いられる。ゲート絶縁膜４０は、１つの層（第１層４０ａ）からなる。
【００２１】
層間絶縁膜４１は、ゲート電極２１の少なくとも一部及びゲート絶縁膜４０の一部を覆う。層間絶縁膜４１は、ゲート電極２１の一部及びゲート絶縁膜４０の一部と接している。層間絶縁膜４１の一部は、ゲート電極２１とソース電極２２との間、及びゲート電極２１とドレイン電極２３との間、に位置する。
【００２２】
層間絶縁膜４１の材料として、ＳｉＮが用いられる。層間絶縁膜４１における水素濃度は、１×１０１８〜１×１０２３ａｔｏｍｓ／ｃｍ３である。
【００２３】
配線５１は、ソース電極２２の上に設けられ、ソース電極２２と電気的に接続される。配線５２は、ドレイン電極２３の上に設けられ、ドレイン電極２３と電気的に接続される。
【００２４】
絶縁膜４２は、配線５１、配線５２及び層間絶縁膜４１の上に設けられる。絶縁膜４２の材料として、ＳｉＮまたはＳｉＯ２が用いられる。
【００２５】
図１（ｂ）は、半導体装置１０１における水素濃度の分布を例示するグラフ図である。図１（ｂ）は、ゲート絶縁膜４０、層間絶縁膜４１及び絶縁膜４２における水素濃度を例示している。図１（ｂ）の縦軸は、Ｚ軸方向に沿った位置を表す。図１（ｂ）の横軸は、水素濃度ＣＨを表す。  
図１（ｂ）に示すように、ゲート絶縁膜４０中の水素濃度は、層間絶縁膜４１中の水素濃度よりも低い。
【００２６】
ゲート絶縁膜４０は、水素を含まない。ここで、「水素を含まない」とは、一般的なゲート絶縁膜の厚さを有する膜（層）に対する、ＳＩＭＳ（Secondary Ion Mass Spectrometry）の検出限界ＤＬ以下の濃度であることを意味する。一般的なゲート絶縁膜の厚さ（Ｚ軸方向に沿った長さ）は、５ナノメートル（ｎｍ）以上５０ｎｍ以下である。ＳＩＭＳによって分析される範囲の径は、１０μｍ以上１００μｍ以下である。ゲート絶縁膜４０中の水素濃度は、例えば１×１０1５ａｔｏｍｓ／ｃｍ３以下である。
【００２７】
さらに、ゲート絶縁膜４０中のＮ−Ｈ結合の密度は、層間絶縁膜４１中のＮ−Ｈ結合の密度よりも低い。なお、Ｎ−Ｈ結合の密度は、ＦＴＩＲ（Fourier Transform Infrared Spectroscopy）を用いて測定される。
【００２８】
次に、半導体装置１０１の製造方法を説明する。  
図２（ａ）〜図２（ｄ）は、第１の実施形態に係る半導体装置の製造方法を例示する模式図である。
【００２９】
図２（ａ）に示すように、まず、基板１４（Ｓｉ基板）の（１１１）面上に、バッファ層１５を形成する。次に、第１半導体層１１及び第２半導体層１２を順次形成する。これらの層は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、エピタキシャルに形成される。
【００３０】
ここで、窒化ガリウム系の第１半導体層１１及び第２半導体層１２は、結晶成長の直後には、水素を取り込んでいる。
【００３１】
その後、図２（ｂ）に示すように、第２半導体層１２の上にゲート絶縁膜４０を形成する。ゲート絶縁膜４０の形成は、以下の如くである。まず、第２半導体層１２の上に、スピンコート法を用いて液相化学物質を塗布する。液相化学物質としては、ケイ素含有化合物（例えば、窒化ケイ素（ＳｉＮｘ）、酸窒化ケイ素（ＳｉＯＮ）、水酸化ケイ素、またはポリシラザン等）を用いることができる。次に、窒素雰囲気または真空中において、熱処理を行う。これにより、ゲート絶縁膜４０が形成される。なお、第１半導体層１１及び第２半導体層１２に含まれていた水素は、このような熱処理によって、半導体層から脱離する。
【００３２】
その後、図２（ｃ）に示すように、ゲート絶縁膜４０の上に、ゲート電極２１となるＴｉＮ膜を形成し、リソグラフィ及びエッチングを用いてＴｉＮ膜を加工して、ゲート電極２１を形成する。ＴｉＮ膜の形成には、ＰＶＤ（Physical Vapor Deposition）法を用いることができる。エッチングには、ＲＩＥ（Reactive Ion Etching）法を用いることができる。
【００３３】
次に、ゲート絶縁膜４０及びゲート電極２１を覆うように、層間絶縁膜４１となるＳｉＮ膜を積層する。ＳｉＮ膜の形成には、プラズマＣＶＤ法を用いることができる。プラズマＣＶＤ法によるＳｉＮ膜の形成では、ＳｉＨ４ガス、ＮＨ３ガス及びＮ２ガスが用いられる。
【００３４】
このＳｉＮ膜の形成において、ウェーハは、水素を含むプラズマにさらされる。このため、プラズマＣＶＤ法を用いて形成されたＳｉＮ膜中には、ゲート絶縁膜４０に比べて、多量の水素が含まれる。なお、層間絶縁膜４１を介して、ゲート絶縁膜４０中に水素が混入することも考えられる。しかしながら、ゲート絶縁膜４０の厚さに対して、その上に設けられたゲート電極２１の幅は広い。このため、ゲート電極２１の下において、ゲート絶縁膜４０中には、水素が混入しにくい。
【００３５】
その後、図２（ｄ）に示すように、ソース電極２２及びドレイン電極２３を形成する。ソース電極２２及びドレイン電極２３を形成するには、まず、電極が設けられる位置に応じてＳｉＮ膜に開口を設け、金属膜（例えば、Ｔｉ膜及びＡｌ膜）をスパッタ法により形成する。そして、この金属膜をリソグラフィ及びエッチングによって加工して、ソース電極２２及びドレイン電極２３を形成する。
【００３６】
その後、スパッタ、リソグラフィ及びエッチングを用いて配線５１及び５２等を形成する。その上に、プラズマＣＶＤ法を用いて絶縁膜４２となるＳｉＯ２膜を形成し、半導体装置１０１を完成させる。
【００３７】
第２半導体層１２のＡｌの組成比は、第１半導体層１１のＡｌの組成比よりも高い。このため、第１半導体層１１の格子定数は、第２半導体層１２の格子定数と異なる。これにより、歪みが生じて、ピエゾ効果により、第１半導体層１１における第２半導体層１２との界面付近に２次元電子ガス１１ｇが形成される。
【００３８】
半導体装置１０１では、ゲート電極２１に印加する電圧を制御することで、ゲート電極２１の下の２次元電子ガス１１ｇの濃度が増減する。これにより、ソース電極２２とドレイン電極２３との間に流れる電流が制御される。半導体装置１０１は、ノーマリオンの素子である。実施形態において、半導体装置はノーマリオフであってもよい。
【００３９】
本願発明者の検討によると、高い電圧が印加される半導体装置において、ゲート絶縁膜中に含まれる水素（特に、Ｎ−Ｈ結合）が多いと、半導体装置の信頼性が劣化しやすいことが分かった。特に、ゲート絶縁膜中に水素が多く含まれる場合、この水素は、半導体層（第１半導体層１１及び第２半導体層１２）の界面、または、半導体層の内部、に取り込まれやすい。例えば、水素が半導体層に取り込まれると、半導体層の欠陥を誘発し、第１半導体層１１の界面のエネルギー準位が変化することが考えられる。その結果、第１半導体層１１中のキャリア（２次元電子ガス）の密度や移動度が変化する。例えば、２次元電子の移動度が変化することで、トランジスタの閾値が変動する。また、２次元電子ガスの密度が低くなり、オン抵抗が増大することがある。半導体装置の使用時において、多量の水素が半導体層に取り込まれると、オン抵抗や閾値の経時的な変化が生じ、所望の特性が得られなくなる。ゲート絶縁膜中に多量の水素を含む半導体装置においては、所望の特性が得られる期間（寿命）が短いと考えられる。なお、半導体装置の寿命は、例えば高温試験（High Temperature baking test：ＨＴＢ）によって、評価される。
【００４０】
これに対し、実施形態に係る半導体装置１０１のゲート絶縁膜４０においては、ゲート絶縁膜４０中の水素濃度は、層間絶縁膜４１中の水素濃度よりも低い。例えば、ゲート絶縁膜４０は、水素を含まない。このため、第１半導体層１１及び第２半導体層１２は、ゲート絶縁膜４０から水素を取り込みにくい。このため、第１半導体層１１及び第２半導体層１２においては、水素に起因した欠陥が生じにくい。２次元電子ガスが発生した界面において、欠陥に起因したエネルギー準位の変化が生じにくい。これにより、２次元電子ガスをチャネルとする半導体装置において、キャリアの密度や移動度の変化が生じにくい。このため、オン抵抗、オン電流、または閾値などの特性の変動を小さくすることができ、信頼性を向上させることができる。
【００４１】
（第２の実施形態）  
図３（ａ）及び図３（ｂ）は、第２の実施形態に係る半導体装置を例示する模式図である。  
図３（ａ）は、半導体装置１０２の模式的断面図である。
【００４２】
半導体装置１０２は、ゲート絶縁膜４０について、第１の実施形態に係る半導体装置１０１と異なる。その他の構成に関して、半導体装置１０１について説明した構成と同様の構成については同一の符号を付し、説明を省略する。
【００４３】
半導体装置１０２のゲート絶縁膜４０の厚さは、半導体装置１０１におけるゲート絶縁膜４０の厚さと同じとすることができる。
【００４４】
本実施形態において、ゲート絶縁膜４０は、積層構造を有する。ゲート絶縁膜４０は、第１層４０ａと、第２層４０ｂと、を有する。
【００４５】
第１層４０ａの材料として、ＳｉＮが用いられる。第１層４０ａの厚さは、１原子層以上であり、例えば１ｎｍ以上１０ｎｍ以下である。
【００４６】
第２層４０ｂは、第１層４０ａの上に設けられる。第２層４０ｂの材料として、ＳｉＮが用いられる。第２層４０ｂに用いられるＳｉＮ膜は、第１層４０ａに用いられるＳｉＮ膜よりも、緻密である。すなわち、第２層４０ｂの密度は、第１層４０ａの密度よりも高い。第２層４０ｂの厚さは、ゲート絶縁膜４０の厚さの設計値から、第１層４０ａの厚さを引いた値とされる。
【００４７】
図３（ｂ）は、半導体装置１０２における水素濃度の分布を例示するグラフ図である。図３（ｂ）は、第１層４０ａ、第２層４０ｂ、層間絶縁膜４１及び絶縁膜４２における水素濃度を例示している。図３（ｂ）の縦軸は、Ｚ軸方向に沿った位置を表す。図３（ｂ）の横軸は、水素濃度ＣＨを表す。
【００４８】
図３（ｂ）に示すように、第１層４０ａ中の水素濃度は、ＳＩＭＳの検出限界以下である。すなわち、ゲート絶縁膜４０のうち、第２半導体層１２と接する部分は、実質的に水素を含まない。
【００４９】
第２層４０ｂ中の水素濃度は、第１層４０ａ中の水素濃度よりも高い。つまり、ゲート絶縁膜４０中の水素濃度は、Ｚ軸方向（第１半導体層１１から第２半導体層１２へ向かう方向）に沿って増加している。
【００５０】
また、第２層４０ｂ中のＮ−Ｈ結合の密度は、第１層４０ａ中のＮ−Ｈ結合の密度よりも高い。
【００５１】
なお、第１層４０ａは、第２層４０ｂと明確に分離されていなくても良い。  
第１層４０ａ中の水素濃度またはＮ−Ｈ結合の密度は、Ｚ軸方向に沿って均一でなくても良く、Ｚ軸方向に沿って連続的に変化していてもよい。第２層４０ｂ中の水素濃度またはＮ−Ｈ結合の密度は、Ｚ軸方向に沿って均一でなくても良く、Ｚ軸方向に沿って連続的に変化していてもよい。
【００５２】
次に、半導体装置１０２の製造方法を説明する。  
図４（ａ）〜図４（ｄ）は、第２の実施形態に係る半導体装置の製造方法を例示する模式図である。
【００５３】
図４（ａ）に示すように、基板１４の上に、バッファ層１５、第１半導体層１１及び第２半導体層１２を順次形成する。これらの層の形成は、第１の実施形態と同様である。
【００５４】
その後、図４（ｂ）に示すように、第２半導体層１２の上にスピンコート法を用いてケイ素含有化合物を塗布し、窒素雰囲気または真空中において加熱して、第１層４０ａを形成する。本実施形態においては、塗布するケイ素含有化合物の滴下量を、最小限とする。これにより、第１層４０ａの厚さを極力薄くする。
【００５５】
その後、図４（ｃ）に示すように、第１層４０ａの上に第２層４０ｂを形成する。第２層４０ｂの形成には、プラズマＣＶＤ法を用いることができる。
【００５６】
その後、図４（ｄ）に表したように、ゲート電極２１、ソース電極２２、ドレイン電極２３、層間絶縁膜４１、絶縁膜４２、及び配線５１、５２を形成する。これらの形成は、第１の実施形態と同様である。
【００５７】
本実施形態において、第２半導体層１２と接する第１層４０ａ中の水素濃度は、第２層４０ｂ中の水素濃度よりも低い。第１層４０ａは、実質的に水素を含まない。このため、第１半導体層１１及び第２半導体層１２は、第１層４０ａから水素を取り込みにくい。このため、第１半導体層１１及び第２半導体層１２においては、水素に起因した欠陥が生じにくい。２次元電子ガスが発生した界面において、欠陥に起因したエネルギー準位の変化が生じにくい。これにより、２次元電子ガスをチャネルとする半導体装置において、キャリアの密度や移動度の変化が生じにくい。このため、オン抵抗、オン電流、または閾値などの特性の変動を小さくすることができ、信頼性を向上させることができる。
【００５８】
さらに、本実施形態においては、第２層４０ｂに用いられるＳｉＮ膜は、第１層４０ａに用いられるＳｉＮ膜よりも緻密である。このため、第１層４０ａに用いられるＳｉＮ膜に比べて、第２層４０ｂに用いられるＳｉＮ膜には、電流が流れにくい。電流が流れにくい第２層４０ｂを、第１層４０ａに積層することで、ゲート絶縁膜４０全体に流れるリーク電流（ゲートリーク）を抑制することができる。リーク電流を抑制することで、半導体装置１０２の消費電力を抑制することができる。また、ゲート絶縁膜４０に流れるリーク電流が大きいと、ゲート絶縁膜中に欠陥が生成され、この欠陥を介してさらに大きなリーク電流が流れ、やがて絶縁破壊が発生する場合がある。これに対して、本実施形態においては、リーク電流を抑制することで、ゲート絶縁膜４０中に欠陥が生成されることを抑制し、絶縁破壊の発生を抑制することができる。
【００５９】
また、本実施形態では第１層４０ａの厚さを、１ｎｍ以上１０ｎｍ以下（例えば１原子層）と薄くしている。この場合においても、第２半導体層１２は、水素を含まない第１層４０ａと接している。このため、第２半導体層１２には、水素が取り込まれにくい。そして、第１層４０ａを薄くすることで、相対的に第２層４０ｂの厚さを厚くすることができる。これにより、ゲート絶縁膜４０の全体において、電流が流れにくい部分を多くすることができ、リーク電流をさらに抑制することが可能である。
【００６０】
なお、本願明細書において、化合物半導体とは、例えば、III-Ｖ族（ＧａＡｓ、ＧａＮ、ＩｎＰ等）、II-VI族（ＣｄＴｅ、ＺｎＳｅ、ＣｄＳ等）、IV-IV族（ＳｉＣ、ＳｉＧｅ等）に含まれる２種類以上の元素を含む半導体の総称である。
【００６１】
なお、本願明細書において、「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、０≦ｘ＋ｙ＋ｚ≦１）のIII−Ｖ族化合物半導体を含み、さらに、Ｖ族元素としては、Ｎ（窒素）に加えてリン（Ｐ）や砒素（Ａｓ）などを含有する混晶も含むものとする。またさらに、導電型などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。なお、「窒化物半導体」は、化合物半導体の一例である。
【００６２】
なお、本願明細書において、「垂直」は、厳密な垂直だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。
【００６３】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、第１半導体層、第２半導体層、第１絶縁膜、第１〜第３電極などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００６４】
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００６５】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１１…第１半導体層、  １１ｇ…２次元電子ガス、  １２…第２半導体層、  １４…基板、  １５…バッファ層、  ２１…ゲート電極（第１電極）、  ２２…ソース電極（第２電極）、  ２３…ドレイン電極（第３電極）、  ４０…ゲート絶縁膜（第１絶縁膜）、  ４０ａ…第１層、  ４０ｂ…第２層、  ４１…層間絶縁膜（第２絶縁膜）、  ４２…絶縁膜（第３絶縁膜）、  ５１、５２…配線、  １０１、１０２…半導体装置、  ＣＨ…水素濃度、  ＤＬ…検出限界、
【図１】
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【図２】
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【図３】
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【図４】
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