(57)【要約】      （修正有）【課題】デジタルコード変化に起因するアナログ出力のグリッチの影響による誤差を小さくでき、良好な直線性が得られる高精度のアナログ信号発生装置を提供する。【解決手段】第１のＤ／Ａ変換器３ａの出力と第２のＤ／Ａ変換器３ｂの出力を加算する加算器８と、この加算器のアナログ出力をデジタル信号に変換して設定値と帰還値との誤差を演算する誤差演算回路１を有するアナログ信号発生装置において、誤差演算回路の演算結果に基づき所定のビット分解能に応じたビット数を有し交互に増加するＤＡＣコードＡおよびＡ’とグリッチの発生しやすいコードを避けるための固定値（デグリッチコード）ＢのＤＡＣコードを生成出力するＤＡＣコード生成部２を設け、Ａ、ＢのＤＡＣコードを加算する加算器６の出力を第１のＤ／Ａ変換器の設定とし、Ａ’、ＢのＤＡＣコードを減算する減算器７の出力を第２のＤ／Ａ変換器の設定とする。【選択図】図１
2016054446.tif 000002
【特許請求の範囲】
【請求項１】
設定値と帰還値との誤差を演算する誤差演算回路と、
この誤差演算回路の演算結果に基づき所定のビット分解能に応じたビット数を有する２系統Ａ、ＢのＤＡＣコードを生成出力するＤＡＣコード生成部と、
このＤＡＣコード生成部から生成出力される２系統Ａ、ＢのＤＡＣコードを加算する加算器と、
この加算器の出力をアナログ信号に変換する第１のＤ／Ａ変換器と、
前記ＤＡＣコード生成部から生成出力される２系統Ａ、ＢのＤＡＣコードを減算する減算器と、
この減算器の出力をアナログ信号に変換する第２のＤ／Ａ変換器と、
これら第１のＤ／Ａ変換器の出力と第２のＤ／Ａ変換器の出力を加算する加算器と、
この加算器のアナログ出力をデジタル信号に変換して前記誤差演算回路に前記帰還値として入力するＡ／Ｄ変換器、
とを設けたことを特徴とするアナログ信号発生装置。
【請求項２】
前記ＤＡＣコード生成部は、前記第１，第２のＤ／Ａ変換器の１ＬＳＢ以下のビットを用い、ＤＡＣコードの増加に従って、前記第１，第２のＤ／Ａ変換器に出力されるＤＡＣコードを交互に増加させることを特徴とする請求項１記載のアナログ信号発生装置。
【請求項３】
前記ＤＡＣコード生成部は、複数ビットが同時変化するコードを検出することにより前記第１，第２のＤ／Ａ変換器に同一値を加減算し、複数ビットの変化の繰り返しを回避することを特徴とする請求項１記載のアナログ信号発生装置。
【請求項４】
前記アナログ信号は直流信号であることを特徴とする請求項１記載のアナログ信号発生装置。
【請求項５】
前記Ａ／Ｄ変換器の前段にローパスフィルタを設けたことを特徴とする請求項１記載のアナログ信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号発生装置に関し、詳しくは、グリッチノイズの軽減に関するものである。
【背景技術】
【０００２】
アナログ信号発生装置である直流信号発生装置の一種に、Ｄ／Ａ変換器を介して所望の直流信号を出力するとともに、Ｄ／Ａ変換器の非直線性や経年変化による誤差補正やＤＡＣの分解能以上の高精度の直流電圧制御のために、その出力信号の一部をＡ／Ｄ変換器を介してフィードバックするように構成されたものがある。
【０００３】
図３は、従来の直流信号発生装置の一例を示すブロック図である。なお、図３において、Ｄ／Ａ変換器３は１３ビットの分解能を有し、出力値を２４ビットの分解能で設定できるものとする。
【０００４】
誤差演算回路１は設定値と帰還値との誤差を演算し、その演算結果をＤＡＣコード生成部２に出力する。ＤＡＣコード生成部２は、演算回路１の演算結果に基づき、後段のＤ／Ａ変換器（以下ＤＡＣともいう）３のビット分解能に応じたビット数１３ビットのＤＡＣコードを生成してＤ／Ａ変換器３に出力する。
【０００５】
Ｄ／Ａ変換器３は、入力されるＤＡＣコードに応じた所定のアナログ信号を変換出力する。Ｄ／Ａ変換器３の変換出力信号は、ローパスフィルタ（以下ＬＰＦともいう）４を介して外部に出力されるとともに、Ａ／Ｄ変換器（以下ＡＤＣともいう）５を介して誤差演算回路１に帰還される。
【０００６】
具体的には、誤差演算回路１は２４ビットの補正値ＤinをＤＡＣコード生成部２に出力する。ＤＡＣコード生成部２は、前段の誤差演算回路１から入力される２４ビットの補正値Ｄinに基づき、ＤＡＣ設定分解能に合わせた１３ビットのＤＡＣコードを生成する。
【０００７】
そして、２４ビットの補正値Ｄinを上位１３ビット（Ｄin[23:11]）と下位１１ビット（Ｄin[10:0]）に分け、上位１３ビット（Ｄin[23:11]）をＤＡＣコードとして次段に渡す。
【０００８】
このとき、Ｄin[10:0]/２11の頻度で、Ｄin[23:11]に1を加算する。これにより、ＤＡＣコードは、１デジットの振幅で増減する。
【０００９】
１ＬＳＢの振幅で増減するＤＡＣ出力値を、ＤＡＣ３の後段のＬＰＦ４により平均化することで、ＤＡＣ出力の１ＬＳＢ間に２11ステップで中間レベルを生成し、ＤＡＣ３の分解能以上の高精度の直流電圧を発生する。
【００１０】
図４は図３の回路におけるＤＡＣコード例図であり、左列には１０進数を示し、右列には２進数を示している。ＤＡＣコードは、中間値レベルを生成するため、１デジットの振幅で遷移を繰り返す。
【００１１】
図５はＤＡＣ３の出力波形例図であり、ＤＡＣ出力の１ＬＳＢ間を２ステップ（１ビット）で区切って中間値を発生する例であって、（Ａ）は正常状態の例を示し、（Ｂ）は異常状態の例を示している。図５（Ａ）では５．５ｍＶ設定時のＤＡＣ出力波形とＬＰＦ出力波形を示し、図５（Ｂ）では７．５ｍＶ設定時のＤＡＣ出力波形とＬＰＦ出力波形を示している。なお、簡単のため、ＤＡＣ出力は１ＬＳＢ＝１ｍＶとする。
【００１２】
図５（Ｂ）に示すように、ＤＡＣ出力は、“００１１１”/“０１０００”の遷移を繰り返す。このように同時に多数のビットが変化することにより、ＤＡＣ３の出力波形にはグリッチノイズが発生する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平７−７４６３９号公報
【００１４】
特許文献１には、Ａ／Ｄ変換器を介したフィードバック制御を含まない形でのＤＡＣコード生成部とＤ／Ａ変換器とローパス・フィルタの組み合わせによる補間手法を用いた、高速、高精度の補間式デジタル／アナログ変換器に関する発明が開示されている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
Ａ／Ｄ変換器を介したフィードバック制御を含むより高精度の直流電圧発生にあたっては、このようなグリッチノイズを含む波形が平均化されると設定値に対し誤差が生じてしまい、出力値の直線性劣化の原因となる。図５では７．５ｍＶの例を示したが、図４のＤＡＣコード例図に示す太枠内における遷移でも同様の問題が起こり得る。
【００１６】
本発明は、このような課題を解決するもので、その目的は、デジタルコード変化に起因するアナログ出力のグリッチの影響による誤差を小さくでき、良好な直線性が得られる高精度のアナログ信号発生装置を提供することにある。
【課題を解決するための手段】
【００１７】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
設定値と帰還値との誤差を演算する誤差演算回路と、
この誤差演算回路の演算結果に基づき所定のビット分解能に応じたビット数を有する２系統Ａ、ＢのＤＡＣコードを生成出力するＤＡＣコード生成部と、
このＤＡＣコード生成部から生成出力される２系統Ａ、ＢのＤＡＣコードを加算する加算器と、
この加算器の出力をアナログ信号に変換する第１のＤ／Ａ変換器と、
前記ＤＡＣコード生成部から生成出力される２系統Ａ、ＢのＤＡＣコードを減算する減算器と、
この減算器の出力をアナログ信号に変換する第２のＤ／Ａ変換器と、
これら第１のＤ／Ａ変換器の出力と第２のＤ／Ａ変換器の出力を加算する加算器と、
この加算器のアナログ出力をデジタル信号に変換して前記誤差演算回路に前記帰還値として入力するＡ／Ｄ変換器、
とを設けたことを特徴とするアナログ信号発生装置である。
【００１８】
請求項２記載の発明は、
請求項１記載のアナログ信号発生装置において、
前記ＤＡＣコード生成部は、前記第１，第２のＤ／Ａ変換器の１ＬＳＢ以下のビットを用い、ＤＡＣコードの増加に従って、前記第１，第２のＤ／Ａ変換器に出力されるＤＡＣコードを交互に増加させることを特徴とする。
【００１９】
請求項３記載の発明は、
請求項１記載のアナログ信号発生装置において、
前記ＤＡＣコード生成部は、複数ビットが同時変化するコードを検出することにより前記第１，第２のＤ／Ａ変換器に同一値を加減算し、複数ビットの変化の繰り返しを回避することを特徴とする。
【００２０】
請求項４記載の発明は、
請求項１記載のアナログ信号発生装置において、
前記アナログ信号は直流信号であることを特徴とする。
【００２１】
請求項５記載の発明は、
請求項１記載のアナログ信号発生装置において、
前記Ａ／Ｄ変換器の前段にローパスフィルタを設けたことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、比較的安価で容易な構成で、デジタルコード変化に起因するアナログ出力のグリッチの影響による誤差を小さくでき、良好な直線性が得られる高精度のアナログ信号発生装置を実現できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の回路におけるＤＡＣコード例図である。
【図３】従来の直流信号発生装置の一例を示すブロック図である。
【図４】図３の回路におけるＤＡＣコード例図である。
【図５】ＤＡＣ３の出力波形例図である。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。図１は本発明の一実施例を示すブロック図であり、図３と共通する部分には同一の符号を付けている。図１において、ＤＡＣコード生成部２には、１３ビット構成のＤＡＣコードを発生するＤＡＣコード発生部２１と、１３ビット構成のＤＡＣコードから上位の１２ビットを抽出する上位１２ビット抽出部２２と、抽出された上位１２ビットに下位１ビットを付加する下位１ビット付加部２３と、ＤＡＣコード発生部２１から生成出力されるコードを検出しそのコードに応じて０または４の所定の定数ａを出力するコード検出部２４が設けられている。
【００２５】
上位１２ビット抽出部２２の出力は減算器7のＡ端子に入力され、下位１ビット付加部２３の出力は減算器7のＡ端子に入力され、コード検出部２４の定数出力は加算器６のＢ端子に入力されるとともに加算器６のＢ端子にも入力されている。
【００２６】
加算器６で加算されたＡ＋Ｂの出力データは第１のＤＡＣ３ａに入力されてアナログ信号に変換された後、加算器８の一方の入力端子に入力される。
【００２７】
減算器７で減算されたＡ−Ｂの出力データは第２のＤＡＣ３ｂに入力されてアナログ信号に変換された後、加算器８の他方の入力端子に入力される。ＤＡＣ３ａ、３ｂとしては出力の分解能がたとえば１２ビットのものを用い、加算器８でこれらの出力を加算して１３ビットとして使用する。
【００２８】
これらＤＡＣ３ａ、３ｂの分解能およびフルスケール値が等しいとき、以下の数式が成り立つ。
【００２９】
ＤＡＣ1（ｍ）＋ＤＡＣ2（ｎ）＝ＤＡＣ1（ｍ＋ａ）＋ＤＡＣ2（ｎ−ａ）
＝ＤＡＣ1+2（ｍ，ａ）
ＤＡＣ1（ｍ）・・・・・ＤＡＣ３ａの出力値
ＤＡＣ2（ｎ）・・・・・ＤＡＣ３ｂの出力値
ＤＡＣ1+2（ｍ，ａ）・・ＤＡＣ３ａと３ｂの加算出力値
【００３０】
ＤＡＣ３ａと３ｂの加算出力値は、ＤＡＣ３ａの入力値に定数aを加算し、ＤＡＣ３ｂの入力値から定数aを減算しても変化がない。図１に示す実施例回路では、ＤＡＣ３ａの入力前段に定数aを加算する加算器６を設け、ＤＡＣ３ｂの入力前段に定数aを減算する減算器７を設けることにより、上式を実現している。
【００３１】
図２は、図１の回路におけるＤＡＣコード例図である。図２において、左側はａ＝０におけるＤＡＣ３ａと３ｂの出力を示し、右側はａ＝４におけるＤＡＣ３ａと３ｂの出力を示している。
【００３２】
ＤＡＣコード生成部２において、下位１ビット付加部２３でＤＡＣコード１３ビットの上位１２ビットに下位１ビットを加算した値を加算器６を介してＤＡＣ３ａへ出力し、上位１２ビット抽出部２２で抽出した上位１２ビットを減算器７を介してＤＡＣ３ｂへ出力する。これにより、ＤＡＣコードが増加するに従い、ＤＡＣ３ａと３ｂの出力が交互に増加する。
【００３３】
図２の太枠で囲った部分は１デジットのＤＡＣコード遷移であり、多数のビットが同時に変化することから、グリッチが発生しやすいコードである。オフセットが４（ａ＝４）に設定されている右欄において、ＤＡＣコード7以下の領域はＤＡＣ３ｂの設定値の下限以下になる不可の領域であり、同様にＤＡＣコード８１８４以上の場合はＤＡＣ３ａの設定値の上限以上のため不可の領域となる。
【００３４】
ＤＡＣコード生成部２が４ビット以上が同時に変化するようなグリッチの発生しやすいＤＡＣコードを検出した場合、コード検出部２１は定数ａ＝４を出力し、ＤＡＣ３ａと３ｂの出力は図２の右欄のようになる。
【００３５】
定数ａ＝４を出力している状態で使用していて、グリッチを発生しやすいコードや入力不可能なコードを検出した場合には、コード検出部２１は定数ａ＝０を出力し、ＤＡＣ３ａと３ｂの出力は図２の左欄のようになって元の状態に戻る。
【００３６】
具体的には、１３ビットのＤＡＣコードの値により、以下の動作を行う。
ａ）（下位３ビット＝７）＆（４ビット目＝１）→定数ａ＝４
ｂ）（下位３ビット＝７）＆（４ビット目＝０）
または（４ビット目以上が全部０）
または（４ビット目以上が全部１）→→→→→定数ａ＝０
ｃ）上記以外は定数を保持
【００３７】
このように構成することにより、「００１１１」⇔「０１０００」のように４ビット以上が同時に遷移を繰り返すことを避けて、「００１１１」→「０１１００」⇔「０１０１１」となるように、ＤＡＣコードが１デジット遷移する場合の任意の値におけるグリッチの発生を防止でき、良好な直線性を有する出力を得ることができる。
【００３８】
そして、高価な高分解能のＤ／Ａ変換器を使用することなく、汎用のＤ／Ａ変換器を用いて高精度出力を得ることができる。
【００３９】
さらに、アナログ部におけるグリッチノイズ対策が不要になることから、ローパスフィルタ４の構成も簡略化できる。
【００４０】
以上説明したように、本発明によれば、デジタルコード変化に起因するアナログ出力のグリッチの影響による誤差を小さくでき、良好な直線性が得られる高分解能のアナログ信号発生装置を実現でき、直流測定器や直流信号発生器などに好適である。
【符号の説明】
【００４１】
１  誤差演算回路
２  ＤＡＣコード生成部
２１  コード検出部
３ａ、３ｂ  Ｄ／Ａ変換器（ＤＡＣ）
４  ローパスフィルタ（ＬＰＦ）
５  Ａ／Ｄ変換器（ＡＤＣ）
６、８  加算器
７  減算器
【図１】
2016054446.tif 000003
【図２】
2016054446.tif 000004
【図３】
2016054446.tif 000005
【図４】
2016054446.tif 000006
【図５】
2016054446.tif 000007
【手続補正書】
【提出日】平成26年9月19日(2014.9.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
上位１２ビット抽出部２２の出力は減算器7のＡ端子に入力され、下位１ビット付加部２３の出力は加算器６のＡ端子に入力され、コード検出部２４の定数出力は減算器7のＢ端子に入力されるとともに減算器7のＢ端子にも入力されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
ＤＡＣ1（ｍ）＋ＤＡＣ2（ｎ）＝ＤＡＣ1（ｍ＋ａ）＋ＤＡＣ2（ｎ−ａ）
ＤＡＣ1（ｍ）・・・・・ＤＡＣ３ａの出力値
ＤＡＣ2（ｎ）・・・・・ＤＡＣ３ｂの出力値
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
図２の太枠で囲った部分は１デジットのＤＡＣコード遷移により多数のビットが同時に変化することから、グリッチが発生しやすいコードである。オフセットが４（ａ＝４）に設定されている右欄において、ＤＡＣコード7以下の領域はＤＡＣ３ｂの設定値の下限以下になる不可の領域であり、同様にＤＡＣコード８１８４以上の場合はＤＡＣ３ａの設定値の上限以上のため不可の領域となる。