(57)【要約】【課題】回路規模を低減でき、かつ消費電力を低減可能とする固体撮像装置を提供すること。【解決手段】実施形態によれば、固体撮像装置は、遅延回路であるラインメモリ２２、補正回路であるキズ補正回路２３、および変換回路である信号変換回路２４を備える。画素は、第１の色配列にしたがって配列されている。補正回路は、第１の画素データを基に、画像信号に対するキズ補正を実施する。補正回路は、第１の画素データのうち、第１画素からの信号に対するキズ補正と、第２画素からの信号に対するキズ補正とを並列して実施する。補正回路は、列方向へ配列された第１画素および第２画素について、キズ補正を経た画素データを出力する。変換回路は、第２の画素データを基に、第２の色配列に対応する画像信号を生成する。第２の画素データは、補正回路からの画素データを画素ごとに遅延させて得られる。【選択図】図５
2016054347.tif 000002
【特許請求の範囲】
【請求項１】
波長域ごとの光を分担して検出する画素が、第１の色配列にしたがって配列された画素アレイと、
前記画素アレイから読み出された画像信号を行ごとに遅延させる遅延回路と、
行列状に画素が配列された画素ブロックに対応する第１の画素データが前記遅延回路から入力され、前記第１の画素データを基に、画像信号に対するキズ補正を実施する補正回路と、
前記補正回路からの画像信号を、第２の色配列に対応する画像信号へ変換する変換回路と、を有し、
前記補正回路は、前記第１の画素データのうち、第１の波長域の光を検出する第１画素からの信号に対するキズ補正と、第２の波長域の光を検出する第２画素からの信号に対するキズ補正とを並列して実施し、列方向に配列された第１画素および第２画素について、キズ補正を経た画素データを出力し、
前記変換回路は、前記補正回路からの画素データを画素ごとに遅延させて得られた第２の画素データを基に、第２の色配列に対応する画像信号を生成することを特徴とする固体撮像装置。
【請求項２】
前記補正回路は、前記画素ブロックのうち、中央の列に位置する前記第１画素および前記第２画素について、キズ補正を経た画素データを出力することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記画素アレイは、可視光の全波長域について光を検出する画素を含むことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記補正回路は、Ｎ個の行（ただし、Ｎは整数とする）の画素ブロックに対応する第１の画素データを基に、キズ補正を実施し、列方向に配列された第１画素および第２画素である（Ｎ−１）個の画素について、キズ補正を経た画素データを出力し、
前記変換回路は、（Ｎ−１）個の行の画素ブロックに対応する第２の画素データを基に、前記第２の色配列に対応する画像信号を生成することを特徴とする請求項１から３のいずれか一項に記載の固体撮像装置。
【請求項５】
前記遅延回路は、５個の行の画素からの信号を保持し、
前記補正回路は、６個の行の画素ブロックに対応する第１の画素データを基に、キズ補正を実施し、列方向に配列された第１画素および第２画素である５個の画素について、キズ補正を経た画素データを出力し、
前記変換回路は、５個の行の画素ブロックに対応する第２の画素データを基に、前記第２の色配列に対応する画像信号を生成することを特徴とする請求項１から３のいずれか一項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
従来、色変換回路および遅延回路を備える固体撮像装置が知られている。色変換回路は、イメージセンサの色配列に対応する画像信号を、他の色配列に対応する画像信号へ変換する。色変換回路は、画素ごとに検出された信号を補間することにより、当該他の色配列に含まれる色成分の信号を生成する。遅延回路は、イメージセンサからの信号を遅延させる。遅延回路は、色変換回路へ与えられる信号を保持する。
【０００３】
また、固体撮像装置は、キズ補正回路が備えられることがある。キズ補正回路は、信号処理によるキズ補正を実施する。キズは、画像信号の欠陥部分である。キズ補正回路は、補正の対象とする画素にて検出された信号と、対象画素の周辺の画素にて検出された信号とを、信号処理にて利用する。固体撮像装置は、キズ補正回路へ与えられる信号を保持する遅延回路が、キズ補正回路とともに設けられる。
【０００４】
色変換回路およびキズ補正回路を備える固体撮像装置は、色変換回路およびキズ補正回路のそれぞれに対して遅延回路が設けられることになる。この場合、固体撮像装置は、回路規模が大きくなり、かつ消費電力が大きくなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５１０６８７０号公報
【特許文献２】特開２０１３−６６１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一つの実施形態は、回路規模を低減でき、かつ消費電力を低減可能とする固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一つの実施形態によれば、固体撮像装置は、画素アレイ、遅延回路、補正回路および変換回路を備える。画素アレイにおいて、画素は、第１の色配列にしたがって配列されている。画素は、波長域ごとの光を分担して検出する。遅延回路は、画素アレイから読み出された画像信号を行ごとに遅延させる。補正回路は、遅延回路から第１の画素データが入力される。第１の画素データは、画素ブロックに対応する。画素ブロックには、行列状に画素が配列されている。補正回路は、第１の画素データを基に、画像信号に対するキズ補正を実施する。変換回路は、補正回路からの画像信号を、第２の色配列に対応する画像信号へ変換する。補正回路は、第１の画素データのうち、第１画素からの信号に対するキズ補正と、第２画素からの信号に対するキズ補正とを並列して実施する。第１画素は、第１の波長域の光を検出する。第２画素は、第２の波長域の光を検出する。補正回路は、列方向へ配列された第１画素および第２画素について、キズ補正を経た画素データを出力する。変換回路は、第２の画素データを基に、第２の色配列に対応する画像信号を生成する。第２の画素データは、補正回路からの画素データを画素ごとに遅延させて得られる。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態の固体撮像装置の構成を示すブロック図である。
【図２】図２は、図１に示す固体撮像装置を備えるカメラシステムの構成を示すブロック図である。
【図３】図３は、図１に示す固体撮像装置に備えられたカラーフィルタの平面構成を示す図である。
【図４】図４は、第１実施形態における第２の色配列を説明する図である。
【図５】図５は、図１に示す信号処理回路の構成を示すブロック図である。
【図６】図６は、図５に示すキズ補正回路の構成を示すブロック図である。
【図７】図７は、図６に示すキズ補正回路へ入力される画素データについて説明する図である。
【図８】図８は、図７に示す第１の画素データのうち、第１補正部へ入力される信号について説明する図である。
【図９】図９は、図７に示す第１の画素データのうち、第２補正部へ入力される信号について説明する図である。
【図１０】図１０は、図６に示す第１補正部の構成を示すブロック図である。
【図１１】図１１は、図１０に示す第１補正部へ入力される信号と画素の位置との関係を説明する図である。
【図１２】図１２は、図６に示すキズ補正回路から出力される画素データについて説明する図である。
【図１３】図１３は、図５に示す信号変換回路へ入力される画素データについて説明する図である。
【図１４】図１４は、第２の実施形態の固体撮像装置に備えられるキズ補正回路の一部構成を示すブロック図である。
【図１５】図１５は、第３の実施形態の固体撮像装置に備えられるキズ補正回路の一部構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１の実施形態）
図１は、第１の実施形態の固体撮像装置の構成を示すブロック図である。図２は、図１に示す固体撮像装置を備えるカメラシステムの構成を示すブロック図である。
【００１１】
カメラシステム１は、カメラモジュール２を備える電子機器である。カメラシステム１は、例えばカメラ付き携帯端末である。カメラシステム１は、デジタルスチルカメラ、デジタルビデオカメラ等の電子機器であっても良い。
【００１２】
カメラシステム１は、カメラモジュール２および後段処理部３を有する。カメラモジュール２は、撮像光学系４および固体撮像装置５を有する。後段処理部３は、イメージシグナルプロセッサ（ＩＳＰ）６、記憶部７および表示部８を有する。
【００１３】
撮像光学系４は、被写体からの光を取り込む。撮像光学系４は、被写体像を結像させる。固体撮像装置５は、被写体像を撮像する。ＩＳＰ６は、固体撮像装置５での撮像により得られた画像信号の信号処理を実施する。記憶部７は、ＩＳＰ６での信号処理を経た画像を格納する。記憶部７は、ユーザの操作等に応じて、表示部８へ画像信号を出力する。
【００１４】
表示部８は、ＩＳＰ６あるいは記憶部７から入力される画像信号に応じて、画像を表示する。表示部８は、例えば、液晶ディスプレイである。カメラシステム１は、ＩＳＰ６での信号処理を経たデータに基づき、カメラモジュール２のフィードバック制御を実施する。
【００１５】
固体撮像装置５は、イメージセンサ１０および信号処理回路１１を備える。イメージセンサ１０は、被写体像を撮像する。イメージセンサ１０は、ＣＭＯＳイメージセンサである。イメージセンサ１０は、画素アレイ１２、垂直シフトレジスタ１３、タイミング制御部１４、相関二重サンプリング部（ＣＤＳ）１５、アナログデジタル変換部（ＡＤＣ）１６およびラインメモリ１７を備える。
【００１６】
画素アレイ１２は、イメージセンサ１０の撮像領域に設けられている。画素アレイ１２は、水平方向（行方向）および垂直方向（列方向）へ配列された画素を備える。各画素は、光電変換素子であるフォトダイオードを備える。光電変換素子は、入射光量に応じた信号電荷を生成する。各画素は、入射光量に応じた信号電荷を蓄積する。画素アレイ１２の入射側には、カラーフィルタが設けられている。カラーフィルタについては、後述する。
【００１７】
タイミング制御部１４は、各種のタイミングを制御するためのパルス信号を生成する。タイミング制御部１４は、垂直同期信号に応じたパルス信号を、垂直シフトレジスタ１３へ出力する。タイミング制御部１４は、水平同期信号に応じたパルス信号をラインメモリ１７へ出力する。タイミング制御部１４は、ＣＤＳ１５およびＡＤＣ１６に対し、駆動タイミングを指示するパルス信号をそれぞれ出力する。
【００１８】
垂直シフトレジスタ１３は、信号が読み出される画素の行を、タイミング制御部１４からのパルス信号に応じて選択する。垂直シフトレジスタ１３は、選択された行の各画素へ読み出し信号を出力する。垂直シフトレジスタ１３から読み出し信号が入力された画素は、蓄積された信号電荷を垂直信号線（図示省略）へ出力する。画素アレイ１２は、画素からの信号を、垂直信号線を介してＣＤＳ１５へ出力する。
【００１９】
ＣＤＳ１５は、画素アレイ１２からの信号に対する相関二重サンプリング処理を行う。ＡＤＣ１６は、アナログ方式の信号をデジタル方式の信号へ変換する。ラインメモリ１７は、ＡＤＣ１６からの信号を蓄積する。ラインメモリ１７に蓄積された信号は、タイミング制御部１４からのパルス信号に応じて、信号処理回路１１へ読み出される。
【００２０】
図３は、図１に示す固体撮像装置に備えられたカラーフィルタの平面構成を示す図である。カラーフィルタ１８は、各画素の入射側に設けられている。カラーフィルタ１８は、波長特性を互いに異ならせた領域を備える。図中「Ｒ」は、赤色（Ｒ）の波長域の光を選択的に透過させる領域である。「Ｇ」は、緑色（Ｇ）の波長域の光を選択的に透過させる領域である。「Ｂ」は、青色（Ｂ）の波長域の光を選択的に透過させる領域である。「Ｗ」は、可視光の全波長域につき光を透過させる領域である。
【００２１】
画素アレイ１２の各画素は、カラーフィルタ１８を透過した光を検出する。画素は、波長域ごとの光を分担して検出する。画素の配列は、カラーフィルタ１８の各領域に対応する。Ｒ画素は、カラーフィルタ１８の領域「Ｒ」を透過したＲ光を検出する画素とする。Ｇ画素は、カラーフィルタ１８の領域「Ｇ」を透過したＧ光を検出する画素とする。Ｂ画素は、カラーフィルタ１８の領域「Ｂ」を透過したＢ光を検出する画素とする。Ｗ画素は、カラーフィルタ１８の領域「Ｗ」を透過したＷ光を検出する画素とする。Ｗ画素は、可視光の全波長域について光を検出する画素である。
【００２２】
カラーフィルタ１８の「Ｒ」，「Ｇ」，「Ｂ」および「Ｗ」の各領域は、第１の色配列にしたがって配列されている。画素アレイ１２のＲ画素、Ｇ画素、Ｂ画素およびＷ画素は、カラーフィルタ１８に対応して、第１の色配列にしたがって配列されている。
【００２３】
第１の色配列は、２行２列（２×２）の画素ブロックを単位として構成されている。画素ブロックは、Ｒ，Ｇ，ＢおよびＷの各画素を備える。画素ブロックの対角には、Ｒ画素およびＢ画素が位置している。画素ブロックの残りの対角には、Ｗ画素およびＧ画素が位置している。
【００２４】
図４は、第１実施形態における第２の色配列を説明する図である。第２の色配列は、ベイヤー配列である。ベイヤー配列は、２×２の画素ブロックを単位として構成されている。図４には、かかる画素ブロックを示している。
【００２５】
画素ブロックは、ＲおよびＢの各画素と、２つのＧ画素とを備える。画素ブロックの対角には、Ｒ画素およびＢ画素が位置している。画素ブロックの残りの対角のそれぞれには、Ｇ画素が位置している。第１の色配列の画素ブロックは、ベイヤー配列の画素ブロックのうち１つのＧ画素が、Ｗ画素に置き換えられたものである。
【００２６】
Ｗ画素は、Ｒ，ＧおよびＢの各画素に比べて、広い波長域の光を検出する。Ｗ画素は、他の画素に比べて、高い感度で輝度情報を取得可能とする。固体撮像装置５は、Ｗ画素を備えることで、高い感度での撮像が可能となる。各画素ブロックにＷ画素が含まれることで、固体撮像装置５は、二次元方向において均等に輝度情報を得ることができる。
【００２７】
図５は、図１に示す信号処理回路の構成を示すブロック図である。信号処理回路１１は、イメージセンサ１０からの画像信号に対し、各種信号処理を実施する。信号処理回路１１は、黒レベル補正回路２１、ラインメモリ２２、キズ補正回路２３および信号変換回路２４を備える。
【００２８】
黒レベル補正回路２１は、黒レベルを補正する。黒レベルは、輝度のレベルを階調として表す際の基準とする信号レベルであって、最低階調を示す信号レベルである。遅延回路であるラインメモリ２２は、画素アレイ１２から読み出された画像信号を行ごとに遅延させる。ラインメモリ２２は、５つの行の画素からの信号（５Ｈ）を保持する。ラインメモリ２２は、例えばＳＲＡＭである。
【００２９】
キズ補正回路２３は、画像信号に対するキズ補正を実施する補正回路である。キズは、正常に機能していない画素による画像信号の欠損部分である。キズには、白キズと黒キズがある。白キズは、画素が正常に機能しているときに比べて高い信号レベルを示すキズである。黒キズは、画素が正常に機能しているときに比べて低い信号レベルを示すキズである。
【００３０】
信号変換回路２４は、キズ補正回路２３からの画像信号を、第２の色配列に対応する画像信号へ変換する変換回路である。なお、信号処理回路１１は、図５に示す構成以外に、信号処理のためのいずれの構成を備えていても良い。信号処理回路１１は、ガンマ補正、ノイズ低減処理、レンズシェーディング補正、ホワイトバランス調整、歪曲補正、解像度復元等のための構成を備えていても良い。
【００３１】
固体撮像装置５は、信号処理回路１１での信号処理を経た画像信号をチップ外部へ出力する。固体撮像装置５は、信号処理回路１１での信号処理を経たデータに基づき、イメージセンサ１０のフィードバック制御を実施する。
【００３２】
カメラシステム１は、本実施形態において信号処理回路１１が実施するものとした各種信号処理の少なくともいずれかを、後段処理部３のＩＳＰ６が実施することとしても良い。カメラシステム１は、各種信号処理の少なくともいずれかを、信号処理回路１１およびＩＳＰ６の双方が実施しても良い。信号処理回路１１およびＩＳＰ６は、本実施形態で説明する信号処理以外の信号処理を実施することとしても良い。
【００３３】
図６は、図５に示すキズ補正回路の構成を示すブロック図である。キズ補正回路２３には、ラインメモリ２２に保持された５つの行（Ｌ１〜Ｌ５）からの信号が入力される。また、キズ補正回路２３には、ラインメモリ２２に保持される直前の１つの行（Ｌ０）からの信号が入力される。キズ補正回路２３には、Ｌ０〜Ｌ５からの信号が入力される。
【００３４】
キズ補正回路２３は、第１補正部３１、第２補正部３２および水平遅延線３３を備える。水平遅延線３３は、Ｌ０からＬ５の各行につき、４つの画素の信号を保持する。水平遅延線３３は、各行からの信号に対し、画素ごとの遅延を施す。
【００３５】
図７は、図６に示すキズ補正回路へ入力される画素データについて説明する図である。水平遅延線３３は、６行５列（６×５）の画素ブロックの信号について、タイミングを一致させる。第１の画素データは、６×５の画素ブロックの信号である。第１の画素データは、６×５の行列状に画素が配列された画素ブロックに対応する。キズ補正回路２３は、ラインメモリ２２から第１の画素データが入力される。キズ補正回路２３は、第１の画素データを基に、画像信号に対するキズ補正を実施する。
【００３６】
第１補正部３１は、第１の画素データのうち、第１画素からの信号に対するキズ補正を実施する。第１画素は、第１の波長域の光を検出する画素である。第２補正部３２は、第１の画素データのうち、第２画素からの信号に対するキズ補正を実施する。第２画素は、第２の波長域の光を検出する画素である。
【００３７】
図８は、図７に示す第１の画素データのうち、第１補正部へ入力される信号について説明する図である。図７に示す第１の画素データがキズ補正回路２３へ入力された場合、第１補正部３１は、画素ブロックに含まれる９個のＷ画素からの信号が入力される。この場合、第１の波長域の光を検出する第１画素は、可視光の全波長域の光を検出するＷ画素である。９個のＷ画素は、画素ブロックの中で３×３の行列をなしている。
【００３８】
図９は、図７に示す第１の画素データのうち、第２補正部へ入力される信号について説明する図である。図７に示す第１の画素データがキズ補正回路２３へ入力されたとき、第２補正部３２は、画素ブロックに含まれる９個のＢ画素からの信号が入力される。この場合、第２の波長域の光を検出する第２画素は、Ｂ光を検出するＢ画素である。９個のＢ画素は、画素ブロックの中で３×３の行列をなしている。キズ補正回路２３は、第１補正部３１におけるキズ補正と、第２補正部３２におけるキズ補正とを、並列して実施する。
【００３９】
図１０は、図６に示す第１補正部の構成を示すブロック図である。図１１は、図１０に示す第１補正部へ入力される信号と画素の位置との関係を説明する図である。第１補正部３１には、９個の画素からの信号（Ｄ１〜Ｄ９）が入力される。Ｄ１〜Ｄ９は、図１１に示す３×３の行列をなすＷ画素からの信号である。
【００４０】
Ｄ１，Ｄ２およびＤ３は、図７に示すＬ０に位置するＷ画素からの信号である。Ｄ４，Ｄ５およびＤ６は、Ｌ２に位置するＷ画素からの信号である。Ｄ７，Ｄ８およびＤ９は、Ｌ４に位置するＷ画素からの信号である。第１補正部３１は、Ｄ２，Ｄ５およびＤ８を対象とするキズ補正を実施する。Ｄ２，Ｄ５およびＤ８は、画素ブロックのうち中央列に位置するＷ画素からの信号である。以下、この３つの信号（Ｄ２，Ｄ５およびＤ８）を、適宜「中央列データ」と称する。
【００４１】
第１補正部３１は、ソート回路４１、キズ判定回路４２、補正値算出回路４３およびセレクタ４４，４５，４６を備える。ソート回路４１は、Ｄ１〜Ｄ９を信号レベル順に並べ替える。ソート回路４１は、キズ判定回路４２および補正値算出回路４３へ、ＤＬ１，ＤＬ２，ＤＬ３，ＤＳ３，ＤＳ２およびＤＳ１を出力する。
【００４２】
ＤＬ１，ＤＬ２，ＤＬ３は、Ｄ１〜Ｄ９のうち、それぞれ信号レベルが上位１位、２位および３位の信号である。ＤＳ１，ＤＳ２，ＤＳ３は、それぞれ信号レベルが下位１位、２位および３位の信号である。キズ判定回路４２および補正値算出回路４３は、ＤＬ１，ＤＬ２，ＤＬ３，ＤＳ３，ＤＳ２およびＤＳ１が、それぞれＤ１〜Ｄ９のいずれであるかを識別可能とする。
【００４３】
キズ判定回路４２は、ＤＬ１，ＤＬ２，ＤＬ３がいずれも中央列データではない場合、白キズは無いものと判定する。キズ判定回路４２は、ＤＬ１，ＤＬ２，ＤＬ３のいずれかが中央列データである場合、各信号のレベルの関係を調べる。キズ判定回路４２は、各信号のレベルの関係に応じて、白キズの有無を判定する。
【００４４】
キズ判定の一例によると、キズ判定回路４２は、ＤＬ１，ＤＬ２，ＤＬ３のうちの中央列データの信号のレベルと、Ｄ１〜Ｄ９のレベルの平均値とを比較する。キズ判定回路４２は、中央列データの信号のレベルが、平均値に所定の閾値を加算したレベルより高い場合、当該中央列データの信号を白キズと判定する。
【００４５】
キズ判定回路４２は、ＤＳ１，ＤＳ２，ＤＳ３がいずれも中央列データではない場合、黒キズは無いものと判定する。キズ判定回路４２は、ＤＳ１，ＤＳ２，ＤＳ３のいずれかが中央列データである場合、各信号のレベルの関係を調べる。キズ判定回路４２は、各信号のレベルの関係に応じて、黒キズの有無を判定する。
【００４６】
キズ判定の一例によると、キズ判定回路４２は、ＤＳ１，ＤＳ２，ＤＳ３のうちの中央列データの信号のレベルと、Ｄ１〜Ｄ９のレベルの平均値とを比較する。キズ判定回路４２は、中央列データの信号のレベルが、平均値から所定の閾値を減算したレベルより低い場合、当該中央列データの信号を黒キズと判定する。
【００４７】
キズ判定回路４２は、キズ判定の結果を、補正値算出回路４３および各セレクタ４４，４５，４６へ出力する。なお、キズ判定回路４２によるキズ判定の手法は、実施形態で説明する手法に限られない。キズ判定回路４２は、いずれの手法によりキズ判定を行うものであっても良い。
【００４８】
補正値算出回路４３は、キズ判定回路４２にてキズと判定された信号に対する補正値を算出する。補正値算出回路４３は、白キズと判定された信号に対する補正値として、ＤＬ１，ＤＬ２，ＤＬ３のレベルの平均値を算出する。補正値算出回路４３は、黒キズと判定された信号に対する補正値として、ＤＳ１，ＤＳ２，ＤＳ３のレベルの平均値を算出する。
【００４９】
補正値算出回路４３は、算出された補正値を、各セレクタ４４，４５，４６へ出力する。なお、補正値算出回路４３において補正値を算出する手法は、実施形態で説明する手法に限られない。補正算出回路４３は、いずれの手法により補正値を算出するものであっても良い。
【００５０】
セレクタ４４には、キズ判定回路４２からの信号と、第１補正部３１へ入力されたＤ２と、補正値算出回路４３からの補正値とが入力される。セレクタ４４は、キズ判定回路４２によるキズ判定の結果に応じて、Ｄ２と補正値とのいずれかを選択する。セレクタ４４は、Ｄ２が白キズであるとの判定結果が入力された場合、白キズに対して算出された補正値を選択する。セレクタ４４は、Ｄ２が黒キズであるとの判定結果が入力された場合、黒キズに対して算出された補正値を選択する。セレクタ４４は、Ｄ２が白キズおよび黒キズのいずれでもないとの判定結果が入力された場合、Ｄ２を選択する。セレクタ４４は、選択された結果であるＤＤ２を出力する。
【００５１】
セレクタ４５には、キズ判定回路４２からの信号と、第１補正部３１へ入力されたＤ５と、補正値算出回路４３からの補正値とが入力される。セレクタ４５は、セレクタ４４と同様に、キズ判定回路４２によるキズ判定の結果に応じて、Ｄ５と補正値とのいずれかを選択する。セレクタ４５は、選択された結果であるＤＤ５を出力する。
【００５２】
セレクタ４６には、キズ判定回路４２からの信号と、第１補正部３１へ入力されたＤ８と、補正値算出回路４３からの補正値とが入力される。セレクタ４６は、セレクタ４４と同様に、キズ判定回路４２によるキズ判定の結果に応じて、Ｄ８と補正値とのいずれかを選択する。セレクタ４６は、選択された結果であるＤＤ８を出力する。第１補正部３１は、ソート回路４１からセレクタ４４，４５，４６までにおける各処理を経たＤＤ２，ＤＤ５およびＤＤ８を出力する。
【００５３】
図６に示す第２補正部３２は、図１０に示す第１補正部３１と同様の構成を備える。第２補正部３２には、９個の画素からの信号（Ｄ１〜Ｄ９）が入力される。Ｄ１〜Ｄ９は、図９に示す３×３の行列をなすＢ画素からの信号である。
【００５４】
Ｄ１，Ｄ２およびＤ３は、図７に示すＬ１に位置するＢ画素からの信号である。Ｄ４，Ｄ５およびＤ６は、Ｌ３に位置するＢ画素からの信号である。Ｄ７，Ｄ８およびＤ９は、Ｌ５に位置するＢ画素からの信号である。第２補正部３２は、Ｄ２，Ｄ５およびＤ８を対象とするキズ補正を実施する。
【００５５】
第２補正部３２は、第１補正部３１と同様に、ソート回路４１からセレクタ４４，４５，４６までにおける各処理を経たＤＤ２およびＤＤ５を出力する。第２補正部３２では、ＤＤ８を得るまでの処理と、ＤＤ８の出力とが省略されている。第２補正部３２では、セレクタ４６が省略されている。
【００５６】
図１２は、図６に示すキズ補正回路から出力される画素データについて説明する図である。キズ補正回路２３は、列方向に配列された第１画素および第２画素について、キズ補正を経た画素データを出力する。
【００５７】
この画素データは、図７に示す画素ブロックにおける中央列の画素のうち、Ｌ０からＬ４までの５個の画素についての信号である。第１補正部３１で得られたＤＤ２，ＤＤ５，ＤＤ８は、それぞれ、図１２に示すＬ０，Ｌ２，Ｌ４のＷ画素についての信号である。第２補正部３２で得られたＤＤ２，ＤＤ５は、それぞれ、図１２に示すＬ１，Ｌ３のＢ画素についての信号である。
【００５８】
キズ補正回路２３は、列方向へ配列された５個の画素について、キズ補正を経た画素データを、信号変換回路２４へ出力する。信号変換回路２４は、キズ補正回路２３から入力された信号を保持する。
【００５９】
キズ補正回路２３は、第１画素がＷ画素以外の画素であるときも、第１画素がＷ画素であるときと同様に、キズ補正を実施する。キズ補正回路２３は、第２画素がＢ画素以外の画素であるときも、第２画素がＢ画素であるときと同様に、キズ補正を実施する。キズ補正回路２３は、各画素につき、キズ補正を実施する。
【００６０】
図１３は、図５に示す信号変換回路へ入力される画素データについて説明する図である。信号変換回路２４は、第２の画素データを基に、第２の色配列に対応する画像信号を生成する。第２の色配列は、ベイヤー配列である。
【００６１】
信号変換回路２４は、不図示の水平遅延線を備える。水平遅延線は、Ｌ０からＬ４の各行につき、４つの画素の信号を保持する。水平遅延線は、各行の信号に対し、画素ごとの遅延を施す。
【００６２】
水平遅延線は、５行５列（５×５）の画素ブロックの信号について、タイミングを一致させる。第２の画素データは、５×５の画素ブロックの信号である。信号変換回路２４は、キズ補正回路２３からの画素データを行方向において遅延させることで、第２の画素データを得る。
【００６３】
信号変換回路２４は、Ｗ，Ｒ，ＢおよびＧの各成分の信号の補間を実施する。信号変換回路２４は、Ｗ，Ｒ，ＢおよびＧの各成分の信号から、Ｒ，ＧおよびＢの各成分の信号を新たに生成する。これにより、信号変換回路２４は、第２の画素データを基に、ベイヤー配列に対応する画像信号を生成する。固体撮像装置５は、ベイヤー配列に対応する画像信号を、後段処理部３へ出力する。なお、信号変換回路２４は、第２の画素データから、いずれの手法により、第２の色配列に対応する画像信号を生成するものであっても良い。
【００６４】
第１の実施形態によれば、キズ補正回路２３は、列方向に配列された第１画素および第２画素についての画素データを、信号変換回路２４へ出力する。信号変換回路２４は、かかる画素データを行方向において遅延させて得た第２の画素データを、画像信号の変換にて利用する。
【００６５】
キズ補正回路２３は、画素ブロックの中心の画素がキズである場合のみならず、その周辺の画素がキズである場合も、キズ補正の対象とする。信号変換回路２４は、キズ補正によってキズの影響が除かれた第２の画素データを利用して、画像信号を変換できる。
【００６６】
キズ補正回路２３におけるキズ補正を経た画像信号は、列方向における遅延が施されずに、信号変換回路２４へ供給される。固体撮像装置５は、信号変換回路２４へ与えられる画像信号に対して行ごとの遅延を施すための遅延回路を不要とする。固体撮像装置５は、キズ補正回路２３および信号変換回路２４のそれぞれに対して遅延回路が設けられる場合よりも、回路規模を低減できる。また、固体撮像装置５は、消費電力を低減できる。
【００６７】
以上により、固体撮像装置５は、回路規模を低減でき、かつ消費電力を低減できるという効果を奏する。
【００６８】
（第２の実施形態）
図１４は、第２の実施形態の固体撮像装置に備えられるキズ補正回路の一部構成を示すブロック図である。上記の第１の実施形態と同一の部分には同一の符号を付し、重複する説明を適宜省略する。
【００６９】
図１４に示す第１補正部５０は、第１の実施形態の第１補正部３１に代えて、キズ補正回路２３に設けられる。第１補正部５０は、第１の画素データのうち、第１画素からの信号に対するキズ補正を実施する。
【００７０】
第１補正部５０は、ソート回路５１，５２、前判定回路５３，５４、キズ判定回路５５、補正値算出回路５６およびセレクタ４４，４５，４６を備える。第１補正部５０には、９個の画素からの信号（Ｄ１〜Ｄ９）が入力される。
【００７１】
ソート回路５１は、Ｄ１〜Ｄ９のうち、中央列データ以外の６個の信号Ｄ１，Ｄ３，Ｄ４，Ｄ６，Ｄ７およびＤ９が入力される。ソート回路５１は、Ｄ１，Ｄ３，Ｄ４，Ｄ６，Ｄ７およびＤ９を、信号レベル順に並べ替える。ソート回路５１は、前判定回路５３および補正値算出回路５６へ、ＤＡ１，ＤＡ２およびＤＡ３を出力する。
【００７２】
白キズ補正では、ＤＡ１，ＤＡ２，ＤＡ３は、それぞれ信号レベルが上位１位、２位および３位の信号である。黒キズ補正では、ＤＡ１，ＤＡ２，ＤＡ３は、それぞれ信号レベルが下位１位、２位および３位の信号である。前判定回路５３および補正値算出回路５６は、ＤＡ１，ＤＡ２およびＤＡ３が、それぞれＤ１〜Ｄ９のいずれであるかを識別可能とする。
【００７３】
ソート回路５２は、Ｄ１〜Ｄ９のうち、中央列データである３個の信号Ｄ２，Ｄ５およびＤ８が入力される。ソート回路５２は、Ｄ２，Ｄ５およびＤ８を信号レベル順に並べ替える。ソート回路５２は、前判定回路５４および補正値算出回路５６へ、ＤＢ１，ＤＢ２およびＤＢ３を出力する。
【００７４】
ＤＢ１，ＤＢ２，ＤＢ３は、それぞれ信号レベルが高い順に並べ替えられた信号である。前判定回路５４および補正値算出回路５６は、ＤＢ１，ＤＢ２およびＤＢ３が、それぞれＤ１〜Ｄ９のいずれであるかを識別可能とする。
【００７５】
前判定回路５３は、ソート回路５１からの各信号のレベルの関係を調べる。前判定回路５３は、キズ判定回路５５でのキズ判定の前判定として、中央列データ以外のデータを対象とするキズ判定を実施する。前判定の一例によると、前判定回路５３は、ＤＡ１，ＤＡ２およびＤＡ３の各レベルと、Ｄ１，Ｄ３，Ｄ４，Ｄ６，Ｄ７およびＤ９のレベルの平均値とを比較する。前判定回路５３は、キズ判定回路５５へ、判定結果を出力する。
【００７６】
前判定回路５４は、ソート回路５２からの各信号のレベルの関係を調べる。前判定回路５４は、キズ判定回路５５でのキズ判定の前判定として、中央列データを対象とするキズ判定を実施する。前判定の一例によると、前判定回路５４は、ＤＢ１，ＤＢ２およびＤＢ３の各レベルと、Ｄ２，Ｄ５およびＤ８のレベルの平均値とを比較する。前判定回路５４は、キズ判定回路５５へ、判定結果を出力する。
【００７７】
キズ判定回路５５は、前判定回路５３および５４における判定結果に応じて、中央列データにおけるキズの有無を判定する。キズ判定回路５５は、キズ判定の結果を、補正値算出回路５６およびセレクタ４４，４５，４６へ出力する。なお、前判定回路５３，５４およびキズ判定回路５５は、いずれの手法によりキズ判定を行うこととしても良い。
【００７８】
補正値算出回路５６は、キズ判定回路５５にてキズと判定された信号に対する補正値を算出する。補正算出回路５６は、いずれの手法により補正値を算出するものであっても良い。
【００７９】
セレクタ４４には、キズ判定回路５５からの信号と、第１補正部５０へ入力されたＤ２と、補正値算出回路５６からの補正値とが入力される。セレクタ４４は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ２と補正値とのいずれかを選択する。
【００８０】
セレクタ４５には、キズ判定回路５５からの信号と、第１補正部５０へ入力されたＤ５と、補正値算出回路５６からの補正値とが入力される。セレクタ４５は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ５と補正値とのいずれかを選択する。
【００８１】
セレクタ４６には、キズ判定回路５５からの信号と、第１補正部５０へ入力されたＤ８と、補正値算出回路５６からの補正値とが入力される。セレクタ４６は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ８と補正値とのいずれかを選択する。
【００８２】
第１補正部５０は、ソート回路５１，５２からセレクタ４４，４５，４６までにおける各処理を経たＤＤ２，ＤＤ５およびＤＤ８を出力する。第２補正部は、第１補正部５０と同様の構成を備える。第２補正部についての説明は省略する。
【００８３】
キズ補正回路２３は、信号の並べ替えを、ソート回路５１および５２での並列処理とする。キズ補正回路２３は、それぞれのソート回路５１，５２でのソート数を減少可能とする。キズ補正回路２３は、信号の並べ替えに要する時間を短くすることができる。
【００８４】
キズ補正回路２３は、前判定回路５３，５４およびキズ判定回路５５にて、２段階の判定によるキズ判定を実施する。キズ補正回路２３は、前判定回路５３および５４での前判定を経て、キズ判定回路５５が中央列データのキズ判定を行う。キズ補正回路２３は、中央列データに対するキズ判定を容易に行うことができる。
【００８５】
第２実施形態においても、固体撮像装置５は、第１実施形態と同様に、回路規模を低減可能とし、かつ消費電力を低減できる。
【００８６】
（第３の実施形態）
図１５は、第３の実施形態の固体撮像装置に備えられるキズ補正回路の一部構成を示すブロック図である。上記の第１および第２の実施形態と同一の部分には同一の符号を付し、重複する説明を適宜省略する。
【００８７】
図１５に示す第１補正部６０は、第１の実施形態の第１補正部３１に代えて、キズ補正回路２３に設けられる。第１補正部６０は、第１の画素データのうち、第１画素からの信号に対するキズ補正を実施する。
【００８８】
第１補正部６０は、ソート回路５１，５２、前判定回路５３，５４、キズ判定回路５５、補正値算出回路６１およびセレクタ６２，６３，６４を備える。補正値算出回路６１は、ソート回路５１から入力されるＤＡ１，ＤＡ２，ＤＡ３、ソート回路５２から入力されるＤＢ１，ＤＢ２，ＤＢ３に応じて、第１から第３の補正値を算出する。
【００８９】
第１の補正値は、白キズ補正のための補正値である。第２の補正値は、黒キズ補正のための補正値である。第３の補正値は、ＤＡ１，ＤＡ２，ＤＡ３，ＤＢ１，ＤＢ２，ＤＢ３の平均値である。補正値算出回路６１は、キズ判定回路５５におけるキズ判定の結果に関わらず、第１から第３の補正値を算出する。
【００９０】
補正値算出回路６１は、算出された補正値を、各セレクタ６２，６３，６４へ出力する。なお、補正値算出回路６１は、いずれの手法により補正値を算出するものであっても良い。
【００９１】
セレクタ６２には、キズ判定回路５５からの信号と、第１補正部６０へ入力されたＤ２と、補正値算出回路６１からの各補正値とが入力される。セレクタ６２は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ２および各補正値のいずれかを選択する。セレクタ６２は、Ｄ２が白キズであるとの判定結果が入力された場合、第１の補正値を選択する。セレクタ６２は、Ｄ２が黒キズであるとの判定結果が入力された場合、第２の補正値を選択する。
【００９２】
セレクタ６２は、Ｄ２が白キズあるいは黒キズとの疑いがあるとの判定結果が入力された場合、第３の補正値を選択する。セレクタ６２は、Ｄ２が白キズおよび黒キズのいずれでもないとの判定結果が入力された場合、Ｄ２を選択する。セレクタ６２は、選択された結果であるＤＤ２を出力する。
【００９３】
セレクタ６３には、キズ判定回路５５からの信号と、第１補正部６０へ入力されたＤ５と、補正値算出回路６１からの各補正値とが入力される。セレクタ６３は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ５および各補正値のいずれかを選択する。セレクタ６３は、選択された結果であるＤＤ５を出力する。
【００９４】
セレクタ６４には、キズ判定回路５５からの信号と、第１補正部６０へ入力されたＤ８と、補正値算出回路６１からの各補正値とが入力される。セレクタ６４は、キズ判定回路５５によるキズ判定の結果に応じて、Ｄ８および各補正値のいずれかを選択する。セレクタ６４は、選択された結果であるＤＤ８を出力する。
【００９５】
第１補正部６０は、ソート回路５１，５２からセレクタ６２，６３，６４までにおける各処理を経たＤＤ２，ＤＤ５およびＤＤ８を出力する。第２補正部は、第１補正部６０と同様の構成を備える。第２補正部についての説明は省略する。
【００９６】
キズ補正回路２３は、前判定回路５３，５４およびキズ判定回路５５での判定処理と並列して、補正値算出回路６１での演算処理を実施する。キズ補正回路２３は、Ｄ１〜Ｄ９が入力されてから補正値が算出されるまでの時間を短くすることができる。
【００９７】
第３実施形態においても、固体撮像装置５は、第１実施形態と同様に、回路規模を低減可能とし、かつ消費電力を低減できる。
【００９８】
第１、第２および第３実施形態において、キズ補正回路２３は、６×５の画素ブロックの信号に基づいてキズ補正を実施するものに限られない。キズ補正回路２３は、Ｎ行Ｍ列（Ｎ×Ｍ）の画素ブロックに対応する第１の画素データを基に、キズ補正を実施する。ＮおよびＭは、任意の整数とする。キズ補正回路２３は、列方向に配列された第１画素および第２画素である（Ｎ−１）個の画素について、キズ補正を経た画素データを出力する。画素ブロックに含められる画素の数は、適宜変更しても良い。
【００９９】
信号変換回路２４は、第２の色配列に対応する画像信号を、５×５の画素ブロックの信号に基づいて生成するものに限られない。信号変換回路２４は、（Ｎ−１）個の行の画素ブロックに対応する第２の画素データを基に、第２の色配列に対応する画像信号を生成する。画素ブロックに含められる画素の数は、適宜変更しても良い。
【０１００】
遅延回路は、５Ｈを保持するラインメモリ２２である場合に限られない。遅延回路は、（Ｎ−１）個の行の画素からの信号を保持する。遅延回路が信号を保持可能とする行の数は、適宜変更しても良い。
【０１０１】
画素アレイ１２は、Ｗ画素を備えるものに限られない。画素アレイ１２は、Ｗ画素に代えて、いずれの波長域の光を検出する画素を備えるものであっても良い。第１の色配列にしたがって配列される画素には、いずれの波長域の光を検出する画素が含められていても良い。第１の色配列は、いずれの波長域の成分を含む色配列であっても良い。
【０１０２】
第２の色配列は、ベイヤー配列に限られない。第２の色配列は、後段処理部３において画像信号の処理が可能であれば、いずれの色配列であっても良い。
【０１０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０４】
５  固体撮像装置、１２  画素アレイ、２２  ラインメモリ、２３  キズ補正回路、２４  信号変換回路、３１，５０，６０  第１補正部、３２  第２補正部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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