(57)【要約】【課題】本発明は、誤動作及び破損を防止できるゲート駆動装置及びそれを用いた電力変換装置を提供することを目的とする。【解決手段】ゲート駆動装置２ｂは、複数の半導体モジュール２５１ｂ，２５２ｂのスイッチング動作を制御するゲート駆動回路２０ｂと、ゲート駆動回路２０ｂから出力される出力信号を分岐して複数の半導体モジュール２５１ｂ，２５２ｂに送信する信号分岐部２２ｂと、信号分岐部２２ｂで分岐された出力信号がそれぞれ送信される第２信号線２７ｂ，２８ｂと、第２信号線２７ｂ，２８ｂに重畳するノイズ信号の波長をλとすると、抑制したい次数成分の共振電流の電流ピーク点から±λ／８の範囲内に設けられた第１個別コア２３ｂ，２４ｂとを有している。【選択図】図２
2016197956.tif 000002
【特許請求の範囲】
【請求項１】
半導体モジュールのスイッチング動作を制御するゲート駆動回路と、
前記ゲート駆動回路から出力される出力信号を前記半導体モジュールに送信する信号線と、
前記信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ／８の範囲内に設けられた個別コアと
を有するゲート駆動装置。
【請求項２】
前記信号線の全体のうちの前記半導体モジュールからλ／８の範囲内に設けられた第１個別コアを有する
請求項１記載のゲート駆動装置。
【請求項３】
前記信号線の全体のうちの前記ゲート駆動回路からλ／８の範囲内に設けられた第２個別コアを有する
請求項１又は２記載のゲート駆動装置。
【請求項４】
複数の半導体モジュールのスイッチング動作を制御するゲート駆動回路と、
前記ゲート駆動回路から出力される出力信号を分岐して前記複数の半導体モジュールに送信する信号分岐部と、
前記信号分岐部で分岐された前記出力信号がそれぞれ送信される第２信号線と、
前記第２信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ／８の範囲内に設けられた個別コアと
を有するゲート駆動装置。
【請求項５】
前記第２信号線のそれぞれの全体のうちの前記半導体モジュールからλ／８の範囲内に設けられた第１個別コアを有する
請求項４記載のゲート駆動装置。
【請求項６】
前記第２信号線のそれぞれの全体のうちの前記信号分岐部からλ／８の範囲内に設けられた第２個別コアを有する
請求項４又は５記載のゲート駆動装置。
【請求項７】
前記ゲート駆動回路と前記信号分岐部との間に設けられ、前記ゲート駆動回路が出力する前記出力信号が送信される第１信号線と、
前記第１信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ／８の範囲内に設けられた統括コアと
を有する請求項４から６までのいずれか一項に記載のゲート駆動装置。
【請求項８】
前記第１信号線の全体のうちの前記信号分岐部からλ／８の範囲内に設けられた第１統括コアを有する
請求項７記載のゲート駆動装置。
【請求項９】
前記第１信号線の全体のうちの前記ゲート駆動回路からλ／８の範囲内に設けられた第２統括コアを有する
請求項７または８記載のゲート駆動装置。
【請求項１０】
複数の半導体モジュールのスイッチング動作を制御するゲート駆動回路と、
前記ゲート駆動回路が出力する出力信号が送信される第１信号線と、
前記第１信号線で送信された前記出力信号を分岐して前記複数の半導体モジュールに送信する信号分岐部と、
前記第１信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ／８の範囲内に設けられた統括コアと
を有するゲート駆動装置。
【請求項１１】
前記第１信号線の全体のうちの前記ゲート駆動回路からλ／８の範囲内に設けられた第１統括コアを有する
請求項１０記載のゲート駆動装置。
【請求項１２】
前記第１信号線の全体のうちの前記信号分岐部からλ／８の範囲内に設けられた第１統括コアを有する
請求項１０記載のゲート駆動装置。
【請求項１３】
前記半導体モジュールを構成する半導体は、炭化ケイ素、窒化ガリウム及びダイアモンドの少なくとも１つを主材料とするワイドバンドギャップ半導体である
請求項１から１２までのいずれか一項に記載のゲート駆動装置。
【請求項１４】
請求項１から１３までのいずれか一項に記載のゲート駆動装置の少なくとも一つを備えた電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧駆動型半導体素子を備えた半導体モジュールを駆動するゲート駆動装置及びそれを備えた電力変換装置に関する。
【背景技術】
【０００２】
特許文献１には、電力変換装置に用いられるゲート駆動回路が開示されている。また、特許文献２には、このようなゲート駆動回路を安定動作させるためにゲート駆動回路にコアを用いることが開示されている。
【０００３】
昨今、ワイドバンドギャップ半導体を用いた高性能なスイッチング素子が産業用途に実用化されてきている。例えば、ワイドバンドギャップ半導体を用いることでスイッチング動作を高速化したスイッチング素子（例えば、ＳｉＣ−ＭＯＳＦＥＴ等）が実用化されている。また、高耐圧化が図られたショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ：ＳＢＤ）がＳｉ−ＰＮ接合ダイオードの代替として実用化されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３６４３４５号公報
【特許文献２】特許第３６９５６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
直流電圧を所望の周波数の交流電圧に変換するインバータや交流電圧を直流電圧に変換するＰＷＭコンバータ等の電力変換装置に用いられゲート駆動回路が駆動する半導体モジュールは、寄生容量や寄生インダクタンスを持つ有限長の線路でゲート駆動回路と接続される。このような半導体モジュールを駆動するための回路配線網は、送受される信号の高周波域で多くの共振や反共振点を有している。半導体モジュールに設けられたスイッチング素子のスイッチング動作に伴ってこの回路配線網に生じる電圧振動や電流振動は、半導体モジュール、ゲート駆動回路及び回路配線網内に生じる寄生素子等を伝搬して様々な箇所で複雑な応答を示す。電力変換装置には、この複雑な応答に基づくノイズが発生し、半導体モジュールやゲート駆動回路が誤動作したり破損したりするという問題が生じる。ワイドバンドギャップ半導体などによる高速化が図られたスイッチング素子を備える半導体モジュールを用いることにより、上述のノイズに基づく半導体モジュールやゲート駆動回路の誤動作又は破損の問題が顕在化することが予想されている。
【０００６】
本発明の目的は、誤動作及び破損を防止できるゲート駆動装置及びそれを用いた電力変換装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様によるゲート駆動装置は、半導体モジュールのスイッチング動作を制御するゲート駆動回路と、前記ゲート駆動回路から出力される出力信号を前記半導体モジュールに送信する信号線と、前記信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ／８の範囲内に設けられた個別コアとを有することを特徴とする。
【０００８】
また、上記目的を達成するために、本発明の他の態様によるゲート駆動装置は、複数の半導体モジュールのスイッチング動作を制御するゲート駆動回路と、前記ゲート駆動回路から出力される出力信号を分岐して前記複数の半導体モジュールに送信する信号分岐部と、前記信号分岐部で分岐された前記出力信号がそれぞれ送信される第２信号線と、前記第２信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ／８の範囲内に設けられた個別コアとを有することを特徴とする。
【０００９】
また、上記目的を達成するために、本発明のさらに他の態様によるゲート駆動装置は、複数の半導体モジュールのスイッチング動作を制御するゲート駆動回路と、前記ゲート駆動回路が出力する出力信号が送信される第１信号線と、前記第１信号線で送信された前記出力信号を分岐して前記複数の半導体モジュールに送信する信号分岐部と、前記第１信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ／８の範囲内に設けられた統括コアとを有することを特徴とする。
【００１０】
また、上記目的を達成するために、本発明の一態様による電力変換装置は、上記いずれかの態様のゲート駆動装置の少なくとも一つを備えていることを特徴とする。
【発明の効果】
【００１１】
本発明の態様によれば、誤動作及び破損を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による電力変換装置の概略構成を示す回路ブロック図である。
【図２】本発明の一実施形態によるゲート駆動装置の概略構成を示す回路ブロック図である。
【図３】本発明の一実施形態によるゲート駆動装置に設けられた第１個別コアの配置位置を説明する図であって、電力変換装置に発生する直列共振に基づくコモンループを示す図である。
【図４】本発明の一実施形態によるゲート駆動装置に設けられた第１個別コアの配置位置を説明する図であって、共振電圧及び共振電流の各波形を示す図である。
【図５】本発明の一実施形態によるゲート駆動装置に設けられた第１及び第２個別コアの配置位置を説明する図である。
【図６】本発明の一実施形態の変形例によるゲート駆動装置に設けられた個別コアの配置位置を説明する図である。
【図７】本発明の一実施形態によるゲート駆動装置における横流電流の抑制について説明する図（その１）である。
【図８】本発明の一実施形態によるゲート駆動装置における横流電流の抑制について説明する図（その２）である。
【図９】本発明の一実施形態によるゲート駆動装置におけるコモンモードインピーダンスの増加について説明する図である。
【図１０】本発明の一実施形態によるゲート駆動装置に設けられた第１及び第２統括コアの配置位置を説明する図である。
【発明を実施するための形態】
【００１３】
本発明の一実施形態によるゲート駆動装置及び電力変換装置について図１から図１０を用いて説明する。
【００１４】
＜電力変換装置＞
まず、本実施形態による電力変換装置１について図１を用いて説明する。図１に示すように、電力変換装置１は、三相交流電源１４から入力する三相交流電圧を全波整流して直流電圧に変換するコンバータ部１５と、コンバータ部１５で変換された直流電圧を平滑化する平滑用コンデンサ１６と、平滑用コンデンサ１６で平滑化された直流電圧を三相交流電圧に変換してモータ負荷（ＭＴ）２９に出力するインバータ部１０とを有している。モータ負荷２９は、例えばファンやポンプなどのを駆動する三相誘導モータや三相同期モータである。
【００１５】
コンバータ部１５は、平滑用コンデンサ１６に逆並列接続されて三相交流電源１４から出力される三相交流電圧の各々が印加される６つのダイオード１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆを有している。ダイオード１５ａ及びダイオード１５ｂは直列に接続され、例えば三相交流電源１４のＵ相電圧が印加される。ダイオード１５ａの陰極は平滑用コンデンサ１６の正極側電極に接続され、ダイオード１５ａの負極は、ダイオード１５ｂの陰極及び三相交流電源１４のＵ相電圧の出力端子に接続されている。ダイオード１５ｂの陽極は平滑用コンデンサ１６の負極側電極に接続されている。
【００１６】
ダイオード１５ｃ及びダイオード１５ｄは直列に接続され、例えば三相交流電源１４のＶ相電圧が印加される。ダイオード１５ｃの陰極は平滑用コンデンサ１６の正極側電極に接続され、ダイオード１５ｃの負極は、ダイオード１５ｄの陰極及び三相交流電源１４のＶ相電圧の出力端子に接続されている。ダイオード１５ｄの陽極は平滑用コンデンサ１６の負極側電極に接続されている。
【００１７】
ダイオード１５ｅ及びダイオード１５ｆは直列に接続され、例えば三相交流電源１４のＷ相電圧が印加される。ダイオード１５ｅの陰極は平滑用コンデンサ１６の正極側電極に接続され、ダイオード１５ｅの負極は、ダイオード１５ｆの陰極及び三相交流電源１４のＷ相電圧の出力端子に接続されている。ダイオード１５ｆの陽極は平滑用コンデンサ１６の負極側電極に接続されている。ダイオード１５ａ、ダイオード１５ｃ及びダイオード１５ｅの陰極は互いに接続され、ダイオード１５ｂ、ダイオード１５ｄ及びダイオード１５ｆの陽極は互いに接続されている。
【００１８】
インバータ部１０は、コンバータ部１５及び平滑用コンデンサ１６で生成された直流電圧の正極側に接続された半導体モジュールユニット２５ａ，２５ｃ，２５ｅと、この直流電圧の負極側に接続された半導体モジュールユニット２５ｂ，２５ｄ，２５ｆとを有している。半導体モジュールユニット２５ａ及び半導体モジュールユニット２５ｂは、この直流電圧の正極側と負極側との間に直列に接続されている。半導体モジュールユニット２５ｃ及び半導体モジュールユニット２５ｄは、この直流電圧の正極側と負極側との間に直列に接続されている。半導体モジュールユニット２５ｅ及び半導体モジュールユニット２５ｆは、この直流電圧の正極側と負極側との間に直列に接続されている。半導体モジュールユニット２５ａ及び半導体モジュールユニット２５ｂの接続部と、半導体モジュールユニット２５ｃ及び半導体モジュールユニット２５ｄの接続部と、半導体モジュールユニット２５ｅ及び半導体モジュールユニット２５ｆの接続部は、モータ負荷２９にそれぞれ接続されている。詳細は後述するが、半導体モジュールユニット２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆはそれぞれ、複数の半導体モジュール（図１では不図示）を有している。
【００１９】
また、インバータ部１０は、半導体モジュールユニット２５ａのスイッチング動作を制御するゲート駆動装置２ａと、半導体モジュールユニット２５ｂのスイッチング動作を制御するゲート駆動装置２ｂと、半導体モジュールユニット２５ｃのスイッチング動作を制御するゲート駆動装置２ｃと、半導体モジュールユニット２５ｄのスイッチング動作を制御するゲート駆動装置２ｄと、半導体モジュールユニット２５ｅのスイッチング動作を制御するゲート駆動装置２ｅと、半導体モジュールユニット２５ｆのスイッチング動作を制御するゲート駆動装置２ｆとを有している。
【００２０】
半導体モジュールユニット２５ａ及び半導体モジュールユニット２５ｂは、例えばＵ相アームを構成し、半導体モジュールユニット２５ｃ及び半導体モジュールユニット２５ｄは、例えばＶ相アームを構成し、半導体モジュールユニット２５ｅ及び半導体モジュールユニット２５ｆは、例えばＷ相アームを構成している。したがって、インバータ部１０は、これらのＵ相アーム、Ｖ相アーム及びＷ相アームが並列接続された三相ブリッジ回路と、Ｕ相アームのスイッチング動作を制御するゲート駆動装置２ａ，２ｂと、Ｖ相アームのスイッチング動作を制御するゲート駆動装置２ｃ，２ｄと、Ｗ相アームのスイッチング動作を制御するゲート駆動装置２ｅ，２ｆとを有している。半導体モジュールユニット２５ａ，２５ｃ，２５ｅはハイサイドスイッチを構成し、半導体モジュールユニット２５ｂ，２５ｃ，２５ｆはローサイドスイッチを構成する。
【００２１】
ゲート駆動装置２ａは、ゲート駆動回路２０ａと、ゲート駆動回路２０ａが出力する出力信号が送信される第１信号線に設けられた第１統括コア２１ａと、第１信号線で送信された出力信号を分岐して半導体モジュールユニット２５ａに送信する信号分岐部２２ａとを有している。また、ゲート駆動装置２ａは、信号分岐部２２ａと半導体モジュールユニット２５ａとの間に設けられて分岐された出力信号が送信される第２信号線に設けられた第１個別コア２３ａ，２４ａを有している。
【００２２】
ゲート駆動装置２ｂは、ゲート駆動回路２０ｂと、ゲート駆動回路２０ｂが出力する出力信号が送信される第１信号線に設けられた第１統括コア２１ｂと、第１信号線で送信された出力信号を分岐して半導体モジュールユニット２５ｂに送信する信号分岐部２２ｂとを有している。また、ゲート駆動装置２ｂは、信号分岐部２２ｂと半導体モジュールユニット２５ｂとの間に設けられて分岐された出力信号が送信される第２信号線に設けられた第１個別コア２３ｂ，２４ｂを有している。
【００２３】
ゲート駆動装置２ｃは、ゲート駆動回路２０ｃと、ゲート駆動回路２０ｃが出力する出力信号が送信される第１信号線に設けられた第１統括コア２１ｃと、第１信号線で送信された出力信号を分岐して半導体モジュールユニット２５ｃに送信する信号分岐部２２ｃとを有している。また、ゲート駆動装置２ｃは、信号分岐部２２ｃと半導体モジュールユニット２５ｃとの間に設けられて分岐された出力信号が送信される第２信号線に設けられた第１個別コア２３ｃ，２４ｃを有している。
【００２４】
ゲート駆動装置２ｄは、ゲート駆動回路２０ｄと、ゲート駆動回路２０ｄが出力する出力信号が送信される第１信号線に設けられた第１統括コア２１ｄと、第１信号線で送信された出力信号を分岐して半導体モジュールユニット２５ｄに送信する信号分岐部２２ｄとを有している。また、ゲート駆動装置２ｄは、信号分岐部２２ｄと半導体モジュールユニット２５ｄとの間に設けられて分岐された出力信号が送信される第２信号線に設けられた第１個別コア２３ｄ，２４ｄを有している。
【００２５】
ゲート駆動装置２ｅは、ゲート駆動回路２０ｅと、ゲート駆動回路２０ｅが出力する出力信号が送信される第１信号線に設けられた第１統括コア２１ｅと、第１信号線で送信された出力信号を分岐して半導体モジュールユニット２５ｅに送信する信号分岐部２２ｅとを有している。また、ゲート駆動装置２ｅは、信号分岐部２２ｅと半導体モジュールユニット２５ｅとの間に設けられて分岐された出力信号が送信される第２信号線に設けられた第１個別コア２３ｅ，２４ｅを有している。
【００２６】
ゲート駆動装置２ｆは、ゲート駆動回路２０ｆと、ゲート駆動回路２０ｆが出力する出力信号が送信される第１信号線に設けられた第１統括コア２１ｆと、第１信号線で送信された出力信号を分岐して半導体モジュールユニット２５ｆに送信する信号分岐部２２ｆとを有している。また、ゲート駆動装置２ｆは、信号分岐部２２ｆと半導体モジュールユニット２５ｆとの間に設けられて分岐された出力信号が送信される第２信号線に設けられた第１個別コア２３ｆ，２４ｆを有している。ゲート駆動装置２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆの詳細な構成については後述する。
【００２７】
インバータ部１０は、制御部１１を有している。制御部１１は、ゲート駆動装置２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆのそれぞれに制御信号を出力するようになっている。ゲート駆動装置２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆは、制御部１１から入力される制御信号に基いて、半導体モジュールユニット２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆのスイッチング動作を制御するための信号を生成する。
【００２８】
＜ゲート駆動装置＞
次に、ゲート駆動装置２ｂを例にとって、本実施形態によるゲート駆動装置の概略構成について、図１を参照しつつ図２を用いて説明する。図２では、理解を容易にするため、ゲート駆動装置２ｂの駆動対象である半導体モジュールユニット２５ｂも併せて図示されている。なお、ゲート駆動装置２ａ，２ｃ，２ｄ，２ｅ，２ｆは、ゲート駆動装置２ｂと同様の構成を有し、同様の機能を発揮するようになっている。
【００２９】
図２に示すように、ゲート駆動装置２ｂは、半導体モジュールユニット２５ｂに設けられた複数（本例では２つ）の半導体モジュール２５１ｂ，２５２ｂのスイッチング動作を制御するゲート駆動回路２０ｂを有している。また、ゲート駆動装置２ｂは、ゲート駆動回路２０ｂが出力する出力信号が送信される第１信号線２６ｂと、第１信号線２６ｂで送信された出力信号を分岐して半導体モジュール２５１ｂ，２５２ｂに送信する信号分岐部２２ｂを有している。また、ゲート駆動装置２ｂは、信号分岐部２２ｂと半導体モジュール２５１ｂ及び半導体モジュール２５２ｂのそれぞれとの間に設けられて分岐された出力信号が送信される第２信号線２７ｂ及び第２信号線２８ｂを有している。さらに、ゲート駆動装置２ｂは、第１信号線２６ｂに設けられた第１統括コア２１ｂと、第２信号線２７ｂに設けられた第１個別コア２３ｂと、第２信号線２８ｂに設けられた第１個別コア２４ｂとを有している。第１統括コア２１ａ及び第１個別コア２３ｂ，２４ｂが配置される第１信号線２６ｂ及び第２信号線２７ｂ，２８ｂ上の位置については後述する。
【００３０】
ゲート駆動回路２０ｂは、制御部１１（図１参照）からの制御信号が入力される増幅器２００ｂと、増幅器２００ｂが出力する信号が入力される出力抵抗２０１ｂとを有している。増幅器２００ｂの入力端子（例えば非反転入力端子）は制御部１１の出力端子に接続されている。増幅器２００ｂの出力端子は出力抵抗２０１ｂの一端子に接続されている。出力抵抗２０１ｂを介して出力される信号がゲート駆動回路２０ｂの出力信号となる。増幅器２００ｂは、制御部１１から入力される信号を増幅し、半導体モジュール２５１ｂ，２５２ｂを駆動できる電圧レベルの信号を出力抵抗２０１ｂに出力するようになっている。
【００３１】
第１信号線２６ｂは、ケーブル２６１ｂとケーブル２６２ｂとを撚り合わせたツイストペア構造を有している。ケーブル２６１ｂの一端は出力抵抗２０１ｂの他端子に接続されている。ケーブル２６２ｂの一端は増幅器２００ｂの基準電位に接続されている。
【００３２】
第１統括コア２１ｂは環状を有している。第１統括コア２１ｂは例えばフェライトで形成されている。第１統括コア２１ｂの内部空間には第１信号線２６ｂが挿入されている。第１統括コア２１ｂは、ゲート駆動回路２０ｂの出力に対して半導体モジュール２５１ｂ，２５２ｂを並列接続したことに伴って電力変換装置１の配線全体のコモンモードインピーダンスの低下分を補償するために設けられている。第１統括コア２１ｂは、このコモンモードインピーダンスの低下分を補償するために、所定のインピーダンス値を有し、第１信号線２６ｂの所定位置に固定されている。
【００３３】
信号分岐部２２ｂには、第１信号線２６ｂを構成するケーブル２６１ｂ及びケーブル２６２ｂのそれぞれの他端が接続されている。信号分岐部２２ｂは、外付ゲート駆動抵抗２２０ｂ及び外付ゲート駆動抵抗２２１ｂを有している。外付ゲート駆動抵抗２２０ｂ及び外付ゲート駆動抵抗２２１ｂのそれぞれの一端子は、ケーブル２６１ｂの他端にそれぞれ接続されている。信号分岐部２２ｂは、ゲート駆動回路２０ｂから入力される信号を単に分岐するだけである。このため、信号分岐部２２ｂから出力される２つの出力信号は、ほぼ同じ信号波形を有している。
【００３４】
第２信号線２７ｂは、ケーブル２７１ｂとケーブル２７２ｂとを撚り合わせたツイストペア構造を有している。ケーブル２７１ｂの一端は、信号分岐部２２ｂに設けられた外付ゲート駆動抵抗２２０ｂの他端子に接続されている。ケーブル２７２ｂの一端は、信号分岐部２２ｂに接続されている。ケーブル２７２ｂの一端は、ケーブル２６２ｂの他端に電気的に接続されている。ケーブル２７１ｂ及びケーブル２７２ｂのそれぞれの他端は半導体モジュールユニット２５ｂに接続されている。
【００３５】
第２信号線２８ｂは、ケーブル２８１ｂとケーブル２８２ｂとを撚り合わせたツイストペア構造を有している。ケーブル２８１ｂの一端は、信号分岐部２２ｂに設けられた外付ゲート駆動抵抗２２１ｂの他端子に接続されている。ケーブル２８２ｂの一端は、信号分岐部２２ｂに接続されている。ケーブル２８２ｂの一端は、ケーブル２６２ｂの他端に電気的に接続されている。ケーブル２８１ｂ及びケーブル２８２ｂのそれぞれの他端は半導体モジュールユニット２５ｂに接続されている。
【００３６】
第１個別コア２３ｂは環状を有している。第１個別コア２３ｂは例えばフェライトで形成されている。第１個別コア２３ｂの内部空間には第２信号線２７ｂが挿入されている。第１個別コア２３ｂは、後述するコモンループの直列共振を抑制するために設けられている。第１個別コア２３ｂは、この直列共振を抑制するために、所定のインピーダンス値を有し、第２信号線２７ｂの所定位置に固定されている。
【００３７】
第１個別コア２４ｂは環状を有している。第１個別コア２４ｂは例えばフェライトで形成されている。第１個別コア２４ｂの内部空間には第２信号線２８ｂが挿入されている。第１個別コア２４ｂは、コモンループの直列共振を抑制するために設けられている。第１個別コア２４ｂは、この直列共振を抑制するために、所定のインピーダンス値を有し、第２信号線２８ｂの所定位置に固定されている。
【００３８】
半導体モジュールユニット２５ｂに設けられた半導体モジュール２５１ｂ及び半導体モジュール２５２ｂは、モータ負荷２９（図１参照）と平滑用コンデンサ１６（図１参照）で生成された直流電圧の負極側との間で並列に接続されている。半導体モジュールユニット２５ｂは、並列接続された半導体モジュール２５１ｂ及び半導体モジュール２５２ｂを有することにより、高出力化が図られている。半導体モジュール２５１ｂ及び半導体モジュール２５２ｂは、ゲート駆動回路２０ｂから出力されて信号分岐部２２ｂにおいて分岐された出力信号に基づいてスイッチング動作する。信号分岐部２２ｂから出力される２つの出力信号はほぼ同じ信号波形を有している。このため、半導体モジュール２５１ｂ及び半導体モジュール２５２ｂは、ほぼ同時にオフ状態からオン状態に切り替わるとともに、オン状態からオフ状態に切り替わるようになっている。
【００３９】
半導体モジュール２５１ｂは、Ｎ型のＭＯＳＦＥＴ５１０ｂと、ＭＯＳＦＥＴ５１０ｂに逆並列接続された還流用ダイオード５１１ｂと、内蔵ゲート駆動抵抗５１２ｂとを有している。ＭＯＳＦＥＴ５１０ｂのドレイン端子Ｄには、還流用ダイオード５１１ｂの陰極及びモータ負荷２９が接続されている。ＭＯＳＦＥＴ５１０ｂのソース端子Ｓには、還流用ダイオード５１１ｂの陽極と、コンバータ部１５及び平滑用コンデンサ１６で生成された直流電圧の正極側とが接続されている。ＭＯＳＦＥＴ５１０ｂのゲート端子Ｇには、内蔵ゲート駆動抵抗５１２ｂの一端子が接続されている。内蔵ゲート駆動抵抗５１２ｂの他端子には、第２信号線２７ｂのケーブル２７１ｂの他端が接続されている。
【００４０】
半導体モジュール２５２ｂは、Ｎ型のＭＯＳＦＥＴ５２０ｂと、ＭＯＳＦＥＴ５２０ｂに逆並列接続された還流用ダイオード５２１ｂと、内蔵ゲート駆動抵抗５２２ｂとを有している。ＭＯＳＦＥＴ５２０ｂのドレイン端子Ｄには、還流用ダイオード５２１ｂの陰極、ＭＯＳＦＥＴ５１０ｂのドレイン端子Ｄ、還流用ダイオード５１１ｂの陰極及びモータ負荷２９が接続されている。ＭＯＳＦＥＴ５２０ｂのソース端子Ｓには、還流用ダイオード５２１ｂの陽極、ＭＯＳＦＥＴ５１０ｂのソース端子Ｓ及び還流用ダイオード５１１ｂの陽極並びにコンバータ部１５及び平滑用コンデンサ１６で生成された直流電圧の負極側が接続されている。ＭＯＳＦＥＴ５２０ｂのゲート端子Ｇに内蔵ゲート駆動抵抗５２２ｂの一端子が接続されている。内蔵ゲート駆動抵抗５２２ｂの他端子には、第２信号線２８ｂのケーブル２８１ｂの他端が接続されている。
【００４１】
ＭＯＳＦＥＴ５１０ｂ及びＭＯＳＦＥＴ５２０ｂはそれぞれ、ワイドバンドギャップ半導体を有する高耐圧のトランジスタである。ワイドバンドギャップ半導体として例えばシリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）及びダイアモンドの少なくとも１つが用いられている。すなわち、ＭＯＳＦＥＴ５１０ｂ及びＭＯＳＦＥＴ５２０ｂはそれぞれ、ＳｉＣ−ＭＯＳＦＥＴである。また、還流用ダイオード５１１ｂ及び還流用ダイオード５２１ｂはそれぞれ、ワイドバンドギャップ半導体を用いた高耐圧のショットキーバリアダイオード（ＳＢＤ）である。ワイドバンドギャップ半導体として例えばＳｉＣ、窒化ガリウム（ＧａＮ）及びダイアモンドの少なくとも１つが用いられている。すなわち、還流用ダイオード５１１ｂ及び還流用ダイオード５２１ｂはそれぞれ、ＳｉＣショットキーバリアダイオード（ＳｉＣ  ＳＢＤ）である。
【００４２】
なお、半導体モジュール２５１ｂ，２５２ｂは、ＭＯＳＦＥＴ及び還流用ダイオードのいずれか一方をワイドバンドギャップ半導体とし、他方はシリコン（Ｓｉ）系の半導体とするハイブリッドとしてもよい。あるいは、ＭＯＳＦＥＴ及び還流用ダイオードのいずれもＳｉ系の半導体としてもよい。また、半導体モジュール２５１ｂ，２５２ｂを構成するスイッチング素子はＭＯＳＦＥＴに代えてＩＧＢＴとしてもよい。
【００４３】
＜第１統括コア及び第１個別コアの配置位置＞
次に、第１統括コア及び第１個別コアの配置位置について図１を参照しつつ図３から図１０を用いて説明する。まず、第１個別コアの配置位置について説明する。第１個別コアは、電力変換装置１に設けられた全ての第２信号線上の同じ位置にそれぞれ配置されている。このため、以下、第１個別コア２４ｂを例にとって第１個別コアの配置位置について説明する。
【００４４】
半導体モジュール２５１ｂ，２５２ｂのスイッチング動作に伴って生じる電圧振動及び電流振動は、主回路としての電力変換装置１やゲート駆動装置２ａ〜２ｆ及び寄生素子などを伝搬して複雑な応答を示す。この複雑な応答の１つにコモンループ直列共振電流がある。コモンループ直列共振電流は、電力変換装置１に形成されるコモンループの直列共振によるソース電位変動を契機として発生する。
【００４５】
図３に示すように、半導体モジュール２５２ｂのスイッチング動作に基づいて、モータ負荷２９（図１参照）から主電流ＩｍがＭＯＳＦＥＴ５２０ｂのドレインソース間に流れる。主電流ＩｍはＭＯＳＦＥＴ５２０ｂのソース端子Ｓからグランドに流れるため、ソース端子Ｓとグランドとの間に誘導インダクタンス５２３ｂが形成される。誘導インダクタンス５２３ｂは、ＭＯＳＦＥＴ５２０ｂのソース端子Ｓ側が正極となりグランド側が負極となる。ＭＯＳＦＥＴ５２０ｂのソース端子Ｓとグランドとの間には、浮遊容量１００が形成されており、平滑用コンデンサ１６の負極側電極とグランドとの間には、浮遊容量１５０が形成されている。また、ゲート駆動回路２０の増幅器２００ｂ（図２参照）の正側の電源入力端子は、コンバータ部１５及び平滑用コンデンサ１６で生成された直流電圧の正極側に接続されている。このため、第１個別コア２４ｂが設けられていない場合、電力変換装置１には、「グランド→浮遊容量１００→誘導インダクタンス５２３ｂ→ＭＯＳＦＥＴ５２０ｂ→ゲート駆動回路２０ｂ→平滑用コンデンサ１６→グランド」という順にループするコモンループＣＬが形成される。
【００４６】
誘導インダクタンス５２３ｂが形成されることにより半導体モジュール２５２ｂと浮遊容量１００との間には、誘導起電力が発生する。主電流Ｉｍの電流量は変動するため、誘導インダクタンス５２３ｂに基づく誘導起電力の向きと大きさも変動する。このため、コモンループＣＬには、この誘導起電力の向きと大きさに基づく交流電流が流れる。誘導インダクタンス５２３ｂのインダクタンス値の変動に伴ってコモンループＣＬにおいて直列共振が生じると、コモンループＣＬに流れる交流電流は急激に増加してピーク値（最大値）をとる。コモンループＣＬにおいて直列共振が発生し、交流電流の電流値が半導体モジュール２５２ｂやゲート駆動回路２０ｂの定格電流を瞬間的に超えると、半導体モジュール２５２ｂやゲート駆動回路２０ｂが誤動作や破損してしまう可能性がある。
【００４７】
そこで、本実施形態によるゲート駆動装置２ｂは、コモンループＣＬ上にコモンモードコアとして第１個別コア２４ｂを有している。第１個別コア２４ｂは、問題となる共振周波数や発振周波数において適切なインピーダンス特性を有している。第１個別コア２４ｂをコモンループＣＬに挿入することにより、電力変換装置１のコモンモードインピーダンスが増加するので、誘導インダクタンス５２３ｂに基づく交流電流の共振や発振を制動することができる。例えば、１次直列共振による特性インピーダンス低下分を第１個別コア２４ｂで補うことを考える。浮遊容量１００の容量値をＣｓとし、誘導インダクタンス５２３ｂのインダクタンス値をＬｓとすると，第１個別コア２４ｂの抵抗値Ｒｓは、Ｒｓ≧√（Ｌｓ／Ｃｓ）を満たす値であることを必要とする。例えば、Ｃｓ＝１００ｐＦ、Ｌｓ＝０．７μＨとすると、第１個別コア２４ｂの抵抗値Ｒｓは、約８３．７［Ω］以上であることを必要とする。
【００４８】
ここで、図４中の１段目から７段目には、コモンループＣＬに生じるコモン直列共振信号の共振電圧及び共振電流の１次から７次の電圧波形Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ７及び１次から７次の電流波形Ｉ１，Ｉ２，Ｉ３，Ｉ４，Ｉ５，Ｉ６，Ｉ７が示されている。横軸は時間（μ秒（ｓｅｃ））を示し、縦軸は電圧値及び電流値をそれぞれ最大値によって規格化して示している。図４中に示す双方向矢印は、共振電流の正負のピーク点（絶対値）から±λ／８の範囲を示している。λは、コモン直列共振信号の各次数での共振電流の波長を表している。コモンループＣＬに生じるコモン直列共振信号は、第１信号線２６ｂ及び第２信号線２７ｂ，２８ｂの少なくとも一方に重畳するノイズ信号に相当する。
【００４９】
本実施形態では、コモンループＣＬにおける直列共振を抑えるために、コモンループＣＬのインピーダンス低下点の近傍に第１個別コア２４ｂが追加されている。コモンループＣＬのインピーダンス低下点は、共振電圧が最小となる点、換言すれば共振電流が最大となる点である。図４中の１段目から４段目に示すように、第１個別コア２４ｂの配置位置Ｐ１は、１次から４次の電流波形Ｉ１，Ｉ２，Ｉ３，Ｉ４に対してコモンループＣＬのインピーダンス低下点の近傍である共振電流のピーク点から±λ／８の範囲内となる。
【００５０】
したがって、第１個別コア２４ｂは、第２信号線２８ｂに生じる共振電流に対し、抑制したい次数成分の共振電流の電流ピーク点から±λ／８の範囲内に設けられる。より具体的には、図５に示すように、第１個別コア２４ｂは、第２信号線２８ｂの全体（全長）Ｌ２のうちの半導体モジュール２５２ｂからλ／８の範囲内に相当する範囲ΔＰ１内に設けられる。また、範囲ΔＰ１は、第２信号線２８ｂの全長Ｌ２の１／５の長さ（以下、単に「１／５長」と称する）に相当する。このため、換言すれば、第１個別コア２４ｂは、第２信号線２８ｂの全体（全長）Ｌ２のうちの半導体モジュール２５２ｂから１／５長に相当する範囲内に設けられる。
【００５１】
５次以上の高次共振を抑制する場合にも、第１個別コアは、範囲ΔＰ１内に設けられる。しかしながら、５次以上の高次共振ほど高周波となって波長λの値が短くなるので、第１個別コアを挿入することによって直列共振の抑制効果を得やすい位置が狭くなる。このため、半導体モジュール２５２ｂの構造によっては、ＭＯＳＦＥＴ５２０ｂの直近に第１個別コアが挿入し難い場合がある。この高次共振が特に問題となってコモンループＣＬのインピーダンス値が不足する場合には、異なるインピーダンス低下点に第１個別コアを挿入してもよい。例えば、５次から７次共振を抑制したいがＭＯＳＦＥＴ５２０ｂの直近（例えばＭＯＳＦＥＴ５２０ｂから第２信号線２８ｂの全体の長さの１／１０の長さの範囲）に第１個別コアが挿入し難い場合は、第２信号線２８ｂの全体の長さの１／３に相当する位置に第１個別コアが設けられてもよい。第２信号線２８ｂの全体の長さの１／３に相当する位置は、図４中の５段目から７段目に示す配置位置Ｐ２に相当する。図４に示すように、配置位置Ｐ２では、５次及び７次の電流波形Ｉ５，Ｉ７の信号レベルは、最大レベルの約１／２となり、６次の電流波形Ｉ６の信号レベルは０となっている。このため、配置位置Ｐ２では、５次から７次の共振電流の電流値が相対的に小さくなるため、第１個別コアを配置位置Ｐ２に配置するとコモンループＣＬにおける直列共振を効果的に抑制できる。
【００５２】
したがって、図５に示すように、第１個別コア３４ｂは、第２信号線２８ｂの全体（全長）Ｌ２のうちの半導体モジュール２５２ｂから１／３の長さに相当する配置位置Ｐ２に設けられる。また、配置位置Ｐ２は、第２信号線２８ｂの全長Ｌ２の１／３の長さ（以下、単に「１／３長」と称する）に相当する。このため、換言すれば、第１個別コア３４ｂは、第２信号線２８ｂの全体（全長）Ｌ２のうちの半導体モジュール２５２ｂから１／３長に相当する位置に設けられる。
【００５３】
高次共振ほど周波数帯域が増加するため、第１個別コアの形成材料に周波数特性のよい材料を選ばなければならない。第１個別コアに巻き回す第２信号線のターン数を増やすと、インピーダンス値はターン数の二乗に比例して増加する。しかしながら、第２信号線を第１個別コアに巻き回すとターン巻線間に生じる浮遊容量の影響によって高周波域でコモンモード特性が劣化する。このため、高次共振を抑制するために追加する第２個別コアは、ターン数を増やしてインピーダンス値を増加させることは難しい。これに対し、ゲート駆動装置２ｂは、ターン数を増やすのではなく、半導体モジュール２５２ｂから第２信号線２８ｂの全長Ｌ２の１／３長に相当する第２信号線２８ｂの位置に第１個別コア３４ｂを設けることにより、５次以上の高次共振を抑制できる。これにより、ゲート駆動装置２ｂは、ターン巻線間に生じる浮遊容量の影響を生じさせずに高次共振を抑制し、誤動作及び破損を防止できる。
【００５４】
第１個別コア２４ｂ及び第１個別コア３４ｂの両方が第２信号線２８ｂに設けられてもよい。例えば、第１個別コア２４ｂが範囲ΔＰ１内に設けられ、第１個別コア３４ｂが配置位置Ｐ２に設けられてもよい。これにより、第２信号線２８ｂに生じる共振信号、すなわちコモンループＣＬに生じるコモン直列共振信号をさらに抑制できる。
【００５５】
図５に示すように、ゲート駆動装置２ｂは、第２信号線２８ｂの全体（全長）Ｌ２のうちの信号分岐部２２ｂからλ／８の範囲内である範囲ΔＰ１内に設けられた第２個別コア２４０ｂ及び１／３の配置位置Ｐ２に設けられた第２個別コア３４０ｂの少なくともいずれか一方を有していてもよい。第１個別コア２４ｂ又は第１個別コア２４ｂ，３４ｂに加えて第２個別コア２４０ｂ及び第２個別コア３４０ｂの少なくとも一方を有することにより、第２信号線２８に生じる共振信号、すなわちコモンループＣＬに生じるコモン直列共振信号をさらに抑制できる。
【００５６】
＜変形例＞
ここで、本実施形態の変形例による電力変換装置及びゲート駆動装置について図６を用いて説明する。本実施形態による電力変換装置１は、半導体モジュール２５１ｂ，２５２ｂが並列接続され、ゲート駆動装置２ｂと半導体モジュールユニット２５ｂとの間に信号分岐部２２ｂを有している。これに対し、本変形例による電力変換装置は、図１に示す電力変換装置１とほぼ同様の全体構成を有するものの、半導体モジュールユニットが単一の半導体モジュールを有するとともに、信号分岐部２２ｂを有していない。すなわち、本変形例によるゲート駆動装置２ｂは、単一の半導体モジュール２５２ｂを駆動するようになっており、図６に示すように、ゲート駆動装置２ｂに設けられたゲート駆動回路２０ｂから出力される出力信号を信号線４１を介して半導体モジュールユニットに設けられた半導体モジュール２５３に送信するようになっている。
【００５７】
半導体モジュール２５３は、半導体モジュール２５１ｂや半導体モジュール２５２ｂと同様の構成を有している。また、信号線４１は、第１信号線２６ｂや第２信号線２７ｂ，２８ｂと同様に、ケーブル４１１とケーブル４１２とを撚り合わせたツイストペア構造を有している。ケーブル４１１は、ゲート駆動回路２０ｂに備えられた出力抵抗２０１ｂ（図６では不図示）と半導体モジュール２５３に設けられた内蔵ゲート駆動抵抗（不図示）とを接続している。また、ケーブル４１２は、ゲート駆動回路２０ｂに備えられた増幅器２００ｂの基準電位と半導体モジュール２５３に設けられたＭＯＳＦＥＴのソース端子及び還流用ダイオードの陽極（いずれも不図示）とを接続している。
【００５８】
本変形例では、個別コアは、信号線４１に発生し抑制したい次数成分の共振電流の電流ピーク点から±λ／８の範囲内に設けられる。例えば、１次から４次の共振電流に対しては、個別コアとして、信号線４１の全体（全長）Ｌ３のうちの半導体モジュール２５３からλ／８の範囲内である範囲ΔＰ１内に第１個別コア６１が設けられる。
【００５９】
５次以上の高次共振を抑制する場合にも、第１個別コア６１は範囲ΔＰ１内に設けられる。しかしながら、半導体モジュール２５３の構造によってＭＯＳＦＥＴの直近に個別コア６１が挿入し難い場合には、信号線４１の全体の長さのうちの半導体モジュール２５３から１／３に相当する位置に第１個別コア（不図示）を追加して設けてもよい。また、この第１個別コアは、範囲ΔＰ１内に第１個別コア６１を配置できる場合にも配置されてもよい。
【００６０】
また、１次から４次の共振電流に対しては、個別コアとして、信号線４１の全体の長さのうちのゲート駆動回路２０ｂからλ／８の範囲内である範囲ΔＰ１内に第２個別コア６１０が設けられてもよい。さらに、５次以上の高次共振電流に対しては、信号線４１の全体の長さのうちのゲート駆動回路２０ｂから１／３に相当する位置に第２個別コア（不図示）を追加して設けてもよい。この第２個別コアは、範囲ΔＰ１内に第２個別コア６１０を配置できる場合にも配置されてもよい。また、第１個別コア６１及び第２個別コア６１０のいずれも信号線４１に設けてもよい。さらに、第１個別コア６１及び第２個別コア６１０に加えて、信号線４１の全長の１／３に相当する位置に配置する第１及び第２個別コアを適宜組み合わせて信号線４１に設けてもよい。これにより、本変形例による電力変換装置及びゲート駆動装置は、上記と同様に誤動作及び破損を防止できる。
【００６１】
＜半導体モジュールを並列接続することによる問題及びその解決＞
次に、半導体モジュール２５１ｂ及び半導体モジュール２５２ｂを並列接続、すなわちＭＯＳＦＥＴ５１０ｂ及びＭＯＳＦＥＴ５２０ｂを並列接続したことによる第１の問題点と、第１個別コア２３ｂ，２４ｂによってその第１の問題点が解決されることについて図７を用いて説明する。
【００６２】
複数のスイッチング素子を同時にスイッチ動作させる際、その複数のスイッチング素子の電気的特性（例えば、電子移動度や閾値電圧など）のばらつきにより、複数のスイッチング素子のスイッチングのタイミングがずれることが知られている。ＭＯＳＦＥＴ５１０ｂ，５２０ｂも同様に、ＭＯＳＦＥＴ５１０ｂ及びＭＯＳＦＥＴ５２０ｂの電気的特性のばらつきにより、それぞれのゲート端子Ｇに同じ信号波形の電圧が入力されても、スイッチング動作にタイミングずれが生じる場合がある。図７及び図８に示すように、ＭＯＳＦＥＴ５１０ｂ及びＭＯＳＦＥＴ５２０ｂのスイッチングのタイミングが互いにずれることにより、ＭＯＳＦＥＴ５１０ｂ，５２０ｂの電流変化率に応じた電圧降下がソース端子Ｓ側に誘導インダクタンス５１４ｂ及び誘導インダクタンス５２４ｂとして生じる。これにより、並列接続されたＭＯＳＦＥＴ５１０ｂ及びＭＯＳＦＥＴ５２０ｂ間で過渡的な電位差が生じる。この過渡的な電位差によって、ＭＯＳＦＥＴ５１０ｂ及びＭＯＳＦＥＴ５２０ｂのソース端子Ｓ間でコモンモード横流が生じる。
【００６３】
誘導インダクタンス５１４ｂ，５２４ｂのインダクタンス値をＬｅとし、ＭＯＳＦＥＴ５１０ｂ及びＭＯＳＦＥＴ５２０ｂの主電流スイッチング変化率をｄｉ（ｓ）／ｄｔとすると、ソース端子Ｓに生じる電圧降下Ｖｅは、「Ｖｅ＝Ｌｅ×ｄｉ（ｓ）／ｄｔ」で表される。この電圧降下Ｖｅが過渡的に生じることで、ゲート駆動装置２ｂには、横流電流ｉｒが流れる。
【００６４】
ＭＯＳＦＥＴ５１０ｂ及びＭＯＳＦＥＴ５２０ｂの素子ばらつきによるスイッチングタイミングずれ時間をＴとし、並列に接続されたゲート配線（すなわち第２信号線２７ｂ，２８ｂ）インダクタンスのループインダクタンスをＬｃ１とし、誘導インダクタンスのインダクタンス値をＬｅとすると、横流電流ｉｒは、Ｌｃ１に時間Ｔの間だけ電圧降下Ｖｅを与えたときの電流値で考えることができる。このため、横流電流ｉｒは、ｉｒ＝Ｖｅ×Ｔ／Ｌｅで表される。
【００６５】
ここで、誘導インダクタンス５２４ｂに基づく電圧降下Ｖｅが誘導インダクタンス５１４ｂに基づく電圧降下Ｖｅよりも高いとすると、図７に示すように、横流電流ｉｒは一時的に、「誘導インダクタンス５２４ｂ→ＭＯＳＦＥＴ５２０ｂ→ケーブル２８１ｂ→外付ゲート駆動抵抗２２１ｂ→外付けゲート駆動抵抗２２０ｂ→ケーブル２７１ｂ→ＭＯＳＦＥＴ５１０ｂ→誘導インダクタンス５１４ｂ→誘導インダクタンス５２４ｂ」のように流れる。
【００６６】
しかしながら、ゲート駆動装置２ｂは、この横流電流ｉｒの電流経路上に第１個別コア２３ｂ，２４ｂを有している。このため、第１個別コア２３ｂ，２４ｂは、横流電流ｉｒが流れるループにおけるインピーダンスとしての機能を発揮する。第１個別コア２３ｂは、第１個別コア２３ｂが設けられていない側の半導体モジュール２５２ｂに接続された第２信号線２８ｂからはインピーダンスに見える。一方、第１個別コア２４ｂは、第１個別コア２４ｂが設けられていない側の半導体モジュール２５１ｂに接続された第２信号線２７ｂからはインピーダンスに見える。このため、第１個別コア２３ｂ，２４ｂは、ゲート駆動装置２ｂ内に流れる横流電流ｉｒを抑制できる。
【００６７】
また、図８に示すように、横流電流ｉｒが「第１個別コア２４ｂ→誘導インダクタンス５２４ｂの負極側→誘導インダクタンス５１４ｂの負極側→第１個別コア２３ｂ→ゲーブル２７２ｂ→ケーブル２８２ｂ→第１個別コア２４ｂ」のように流れたとする。この場合も、第１個別コア２３ｂ，２４ｂは、横流電流ｉｒが流れるループにおけるインピーダンスとしての機能を発揮し、ゲート駆動装置２ｂ内に流れるこの横流電流ｉｒを抑制できる。
【００６８】
第１個別コア２３ｂは、第２信号線２７ｂのケーブル２７１ｂ，２７２ｂに本来電流（互いに逆向きかつ同量の電流）が流れているときにはインピーダンスとして機能しない。同様に、第１個別コア２４ｂは、第２信号線２８ｂのケーブル２８１ｂ，２８２ｂに本来電流（互いに逆向きかつ同量の電流）が流れているときにはインピーダンスとして機能しない。しかしながら、ゲート駆動装置２ｂに横流電流ｉｒが発生し、ケーブル２７１ｂ，２７２ｂ及びケーブル２８１ｂ，２８２ｂの少なくともいずれかにおける電流の平衡状態が崩れると、第１個別コア２３ｂ及び第１個別コア２４ｂは、横流電流ｉｒが流れるループにおけるインピーダンスとしての機能を発揮する。これにより、ゲート駆動装置２ｂは、横流電流ｉｒに起因する誤動作や破損を防止できる。
【００６９】
次に、半導体モジュール２５１ｂ及び半導体モジュール２５２ｂを並列接続、すなわちＭＯＳＦＥＴ５１０ｂ及びＭＯＳＦＥＴ５２０ｂを並列接続したことによる第２の問題点と、第１統括コア２１ｂによってその第２の問題点が解決されることについて図４を参照しつつ図９及び図１０を用いて説明する。第１統括コアは、電力変換装置１に設けられた全ての第１信号線上の同じ位置にそれぞれ配置されている。このため、以下、第１統括コア２１ｂを例にとって第１統括コアの配置位置について説明する。
【００７０】
上述のとおり、ゲート駆動装置２ｂでは、ゲート駆動回路２０ｂの出力に対して半導体モジュール２５１ｂ及び半導体モジュール２５２ｂが並列接続されている。このため、ゲート駆動装置２ｂは、ゲート駆動回路の出力に１つの半導体モジュールが接続されているときと比較して、コモンモードインピーダンスが低下している。このため、単体の半導体モジュールを駆動する場合と比べて、ゲート駆動装置２ｂの配線全体の共振モードに対するコモンモードインピーダンスを増強する必要がある。コモンモードインピーダンスは、第１個別コア及び第２個別コアの増強によって増加させるのは非効率的である。そこで、図９に示すように、本実施形態では、ゲート駆動回路２０ｂから出力される出力信号が分岐される前の配線未分岐の点である第１信号線２６ｂ上に第１統括コア２１ｂが設けられている。これにより、コモンループＣＬ（図３参照）のインピーダンス値の向上が図られている。
【００７１】
第１統括コア２１ｂは、コモンループＣＬにおける直列共振を抑えるために、第１個別コア２４ｂと同様にコモンループＣＬのインピーダンス低下点の近傍に配置される。コモンループＣＬのインピーダンス低下点は、共振電圧が最小となる点、換言すれば共振電流が最大となる点である。つまり、統括コアは、第１信号線に生じる波長λの共振電流に対し、抑制したい次数成分の共振電流の電流ピーク点から±λ／８の範囲内に設けられる。より具体的には、図４中の１段目から４段目に示すように、第１個別コア２４ｂの配置位置Ｐ１は、１次から４次の電流波形Ｉ１，Ｉ２，Ｉ３，Ｉ４に対してコモンループＣＬのインピーダンス低下点の近傍である共振電流の最大点（最大値）から±λ／８の範囲内となる。したがって、図１０に示すように、第１統括コア２１ｂは、第１信号線２６ｂの全体（全長）Ｌ１のうちの信号分岐部２２ｂからλ／８の範囲内に相当する範囲ΔＰ１内に設けられる。また、範囲ΔＰ１は、第１信号線２６ｂの全長Ｌ１の１／５の長さ（以下、単に「１／５長」と称する）に相当する。このため、換言すれば、第１統括コア２１ｂは、第１信号線２６ｂの全体（全長）Ｌ１のうちの信号分岐部２２ｂから１／５長に相当する範囲ΔＰ１内に設けられる。
【００７２】
５次以上の高次共振を抑制する場合にも、第１統括コアは、範囲ΔＰ１内に設けられる。しかしながら、５次以上の共振を抑制したいが信号分岐部２２ｂの構造によっては、信号分岐部２２ｂの直近（例えば信号分岐部２２ｂから第１信号線２６ｂの全体の長さの１／１０の長さの範囲）に第１統括コア２１ｂが挿入し難い場合がある。この場合、第１信号線２６ｂの全体の長さの１／３に相当する位置に第１統括コアが設けられてもよい。第１信号線２６ｂの全体の長さの１／３に相当する位置は、図４中の５段目から７段目に示す配置位置Ｐ２に相当する。配置位置Ｐ２では、５次から７次の共振電流の電流値が相対的に小さくなるため、第１統括コアを配置位置Ｐ２に配置するとコモンループＣＬにおける直列共振を効果的に抑制できる。
【００７３】
したがって、図１０に示すように、第１統括コア３１ｂは、第１信号線２６ｂの全体（全長）Ｌ１のうちの信号分岐部２２ｂから１／３の長さに相当する配置位置Ｐ２に設けられる。
第１統括コア２１ｂ及び第１統括コア３１ｂの両方が第１信号線２６ｂに設けられてもよい。例えば、第１統括コア２１ｂが範囲ΔＰ１内に設けられ、第１統括コア３１ｂが配置位置Ｐ２に設けられてもよい。これにより、第１信号線２６ｂに生じる共振信号、すなわちコモンループＣＬに生じるコモン直列共振信号をさらに抑制できる。
【００７４】
また、ゲート駆動装置２ｂは、第１信号線２６ｂの全体（全長）Ｌ１のうちのゲート駆動回路２０ｂ（例えば出力抵抗２０１ｂの他端子）からλ／８の範囲内である範囲ΔＰ１内に設けられた第２統括コア２１０ｂ及び１／３の配置位置Ｐ２に設けられた第２統括コア３１０ｂの少なくともいずれか一方を有していてもよい。第１統括コア２１ｂ又は第１統括コア２１ｂ，３１ｂに加えて第２統括コア２１０ｂ及び第２統括コア３１０ｂの少なくとも一方を有することにより、第１信号線２６ｂに生じる共振信号、すなわちコモンループＣＬに生じるコモン直列共振信号をさらに抑制できる。
【００７５】
＜ワイドバンドギャップ半導体を用いることの問題及びその解決＞
ワイドバンドギャップ半導体に比べて低速なスイッチング素子として例えばＳｉ−ＩＧＢＴ（シリコンを用いた絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ））が知られている。このような低速なスイッチング素子は、ワイドバンドギャップ半導体によるスイッチング素子と比べて、オフ状態からオン状態に移行途中の過渡オン中のスイッチング素子の増幅率が低く周波数特性も劣っているので高周波振動を生じ難い。このため、例えばＭＯＳＦＥＴの代わりにＳｉ−ＩＧＢＴを半導体モジュールに用いたゲート駆動装置は、ゲート駆動装置２ａ〜２ｆと比べて、ゲート駆動装置自体や電力変換装置などの駆動回路配線網へ伝搬する電圧振動や電流振動の振幅や周波数帯域が低くなる。このため、このゲート駆動装置やそれを用いた電力変換装置は、ゲート駆動装置２ａ〜２ｆや電力変換装置１と比較して、電圧振動や電流振動に基づくノイズ対策を施し易い。これに対し、ワイドバンドギャップ半導体を用いると電圧振動や電流振動の基本振幅と周波数が高いため、ワイドバンドギャップ半導体をスイッチング素子として用いると、回路全体が不安定な状態となり易い。
【００７６】
また、従来の還流用ダイオードとして用いられるＰＮ接合ダイオードは、順バイアス状態から逆バイアス状態へ切り替わる際に逆回復動作を行う。この逆回復動作は基本的に抵抗性であり、ＰＮ接合ダイオードのスイッチング動作に伴う共振や発振を抑制する方向に働く。一方、ショットキーバリアダイオードは、逆バイアス状態に遷移すると直ちに可変容量として動作するので共振を抑制する減衰要素を有していない。特に、ワイドバンドギャップ半導体（例えばＳｉＣ）を用いたショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）は、可変容量が大きいので、逆バイアス状態遷移時の共振抑制力が極めて低く、スイッチング動作に伴う共振、発振及びケーブル反射の契機となり易い。
【００７７】
このように、半導体群を駆動するための回路配線網は、高周波帯域で多くの共振や反共振点を有している。さらに、スイッチング素子にワイドバンドギャップ半導体を用いることにより、駆動回路配線網に対し、様々な経路で共振や発振を誘起し易くなる。このため、スイッチング素子にワイドバンドギャップ半導体を用いると、回路動作が不安定になり、駆動回路の誤動作や破損に繋がる場合がある。
【００７８】
また、本実施形態の関連技術として、高周波の振動抑制のために、振動経路にコモンフェライトコアが挿入されることが知られている（例えば、特許文献２）。しかしながら、このような関連技術では、コモンフェライトコアの挿入について言及されてはいるものの、具体的な安定条件や好適な挿入条件（コアの挿入位置など）については十分な検討がされていない。
【００７９】
これに対し、本実施形態では、第１及び第２統括コア並びに第１及び第２個別コアの配置位置が最適化されている。このため、本実施形態によるゲート駆動装置及びそれを備えた電力変換装置は、半導体モジュールにＳｉＣ−ＭＯＳＦＥＴ及びＳｉＣ  ＳＢＤを用いて高速かつ高耐圧化を図りつつ、駆動回路内に発生する共振や発振を効率よく抑制することができる。これにより、本実施形態によるゲート駆動装置及びそれを備えた電力変換装置は、駆動回路の誤動作や破損を防止できる。
【００８０】
また、半導体モジュールにＳｉ−ＩＧＢＴやＰＮ接合ダイオードを用いていたとしても、ゲート駆動装置及びそれを備えた電力変換装置に共振や発振が生じ、ゲート駆動装置や電力変換装置が誤動作したり破損したりする可能性がある。そこで、図２に示すゲート駆動装置２ｂにおいてＭＯＳＦＥＴ５１０ｂ，５２０ｂをＳｉ−ＩＧＢＴに置き換え、還流用ダイオード５１１ｂ，５２１ｂをＰＮ接合ダイオードに置き換えたゲート駆動装置は、第１及び第２統括コア２１ｂ，２１０ｂ並びに第１及び第２個別コア２３ｂ，２４ｂ，２４０ｂと同様の位置に各コアを備えていてもよい。これにより、このゲート駆動装置及びそれを備えた電力変換装置は、電圧振動や電流振動に基づくノイズの発生を防止できるので誤動作や破損を防止できる。
【００８１】
以上説明したように、本実施形態によるゲート駆動装置及びそれを備えた電力変換装置は、調整対象の周波数帯域で適切なインピーダンスを持つコモンモードコアを適切な位置に挿入しているので、配線の直列共振モードによる共振・発振現象を抑制できる。
また、本実施形態よれば、スイッチング素子を並列に接続しても配線の直列共振モードによる共振・発振現象を抑制でき、かつ並列接続したスイッチング素子間の横流電流を抑制することができる。
さらに、スイッチング素子を並列接続することにより、配線全体でのコモンモードインピーダンスが不足する場合は、配線の並列分岐前に第１統括コアを挿入することにより、効率的にコモンモードインピーダンスを増加させることができる。これにより、本実施形態によるゲート駆動装置及びそれを備えた電力変換装置は、配線全体での直列共振モードによる共振・発振現象を抑制できる。
【００８２】
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、本発明は、三相の電力変換装置に限られず、単相の電力変換装置にも適用できる。
また、半導体モジュールユニットは、並列接続された３以上の半導体モジュールを有していてもよい。すなわち、本発明は、１つのゲート駆動装置が、並列接続された３以上の半導体モジュールを駆動するようになっていてもよい。
【００８３】
本発明の技術的範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の技術的範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【００８４】
１  電力変換装置
２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ  ゲート駆動装置
１０  インバータ部
１１  制御部
１４  三相交流電源
１５  コンバータ部
１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ  ダイオード
１６  平滑用コンデンサ
２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ，２０ｆ  ゲート駆動回路
２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，３１ｂ  第１統括コア
２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ  信号分岐部
２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ，２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ，２４ｆ，３４ｂ，６１  第１個別コア
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ  半導体モジュールユニット
２６ｂ  第１信号線
２７ｂ，２８ｂ  第２信号線
２９  モータ負荷
４１  信号線
１００，１５０  浮遊容量
２００ｂ  増幅器
２０１ｂ  出力抵抗
２１０ｂ，３１０ｂ  第１統括コア
２２０ｂ、２２１ｂ  外付ゲート駆動抵抗
２４０ｂ，３４０ｂ，６１０  第２個別コア
２５１ｂ，２５２ｂ，２５３  半導体モジュール
２６１ｂ，２６２ｂ，２７１ｂ，２７２ｂ，２８１ｂ，２８２ｂ，４１１，４１２  ケーブル
５１１ｂ，５２１ｂ  還流用ダイオード
５１２ｂ、５２２ｂ  内蔵ゲート駆動抵抗
５１４ｂ，５２３ｂ，５２４ｂ  誘導インダクタンス
５２１ｂ  還流用ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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