(57)【要約】【課題】信頼性が高い半導体記憶装置及びその駆動方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、半導体部材と、電極部材と、電荷を蓄積可能な電荷蓄積部材と、記憶部と、制御部とを備える。前記電荷蓄積部材を介した前記半導体部材と前記電極部材との交差部分毎に、メモリセルが形成される。前記記憶部は、前記メモリセルが第１及び第２のグループのうちいずれに属するかを示す情報を保持する。前記制御部は、前記電荷蓄積部材に蓄積された電荷を低減するときに、前記第１のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間、及び、前記第２のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間の双方に電圧を印加する第１のステップと、前記第２のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間に電圧を印加する第２のステップを実行する。【選択図】図１
2016062622.tif 000002
【特許請求の範囲】
【請求項１】
第１方向及び前記第１方向に対して交差した第２方向に沿って配列され、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に延びる複数本の半導体部材と、
前記第３方向に対して交差した方向に延びる複数本の電極部材と、
前記半導体部材と前記電極部材との間に配置され、電荷を蓄積可能な電荷蓄積部材と、
前記電荷蓄積部材を介した前記半導体部材と前記電極部材との交差部分毎に形成されるメモリセルが、第１及び第２のグループのうちいずれに属するかを示す情報を保持する記憶部と、
前記電荷蓄積部材に蓄積された電荷を低減するときに、
前記第１のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間、及び、前記第２のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間の双方に、前記半導体部材の電位よりも前記電極部材の電位の方が低くなるような第１の電圧を印加する第１ステップと、
前記第２のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間に、前記半導体部材の電位よりも前記電極部材の電位の方が低くなるような第２の電圧を印加する第２ステップと、
を実行する制御部と、
を備えた半導体記憶装置。
【請求項２】
前記制御部は、前記第１ステップの後に前記第２ステップを実行する請求項１記載の半導体記憶装置。
【請求項３】
前記制御部は、前記第２ステップの後に前記第１ステップを実行する請求項１記載の半導体記憶装置。
【請求項４】
前記第２のグループに属するメモリセルは、前記第１のグループに属するメモリセルよりも、前記電荷蓄積部材に蓄積された電荷が低減されにくい請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記制御部は、前記第２ステップにおいて、前記第１のグループに属するメモリセルを構成する前記電極部材をフローティング状態に設定する請求項１〜４のいずれか１つに記載の半導体記憶装置。
【請求項６】
基板をさらに備え、
前記基板の上面は、前記第１方向及び前記第２方向に対して平行であり、
前記半導体部材、前記電極部材及び前記電荷蓄積部材は、前記基板上に配置されている請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
基板をさらに備え、
前記基板の上面は、前記第１方向及び前記第３方向に対して平行であり、
前記半導体部材、前記電極部材及び前記電荷蓄積部材は、前記基板上に配置されている請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項８】
第１方向及び前記第１方向に対して交差した第２方向に沿って配列され、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に延びる複数本の半導体部材、前記第３方向に対して交差した方向に延びる複数本の電極部材、並びに、前記半導体部材と前記電極部材との間に配置され、電荷を蓄積可能な電荷蓄積部材を含み、前記電荷蓄積部材を介した前記半導体部材と前記電極部材との交差部分毎にメモリセルが形成される半導体記憶装置の駆動方法であって、
前記電荷蓄積部材に蓄積された電荷を低減する工程を備え、
前記電荷を低減する工程は、
前記第１のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間、及び、前記第２のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間の双方に、前記半導体部材の電位よりも前記電極部材の電位の方が低くなるような第１の電圧を印加する第１工程と、
前記第１のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間に、前記半導体部材の電位よりも前記電極部材の電位の方が低くなるような第２の電圧を印加する第２工程と、
を有する半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
従来のＮＡＮＤ型の不揮発性半導体記憶装置においては、シリコン基板上に多数のメモリセルが２次元的に集積されている。しかしながら、メモリセルの微細化が進むにつれて、加工が困難となっている。今後、メモリセルの微細化を更に進めるためには、ＥＵＶ（extreme ultraviolet：極端紫外線）露光等の新しい技術の導入が必要になるが、コストの点で問題がある。
【０００３】
このような問題を解決する手段として、３次元積層型記憶装置を一括加工により製造する方法が提案されている。この方法によれば、積層数によらず一括してメモリセルを形成することができるため、コストの増加を抑えることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態の目的は、信頼性が高い半導体記憶装置及びその駆動方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、複数本の半導体部材と、複数本の電極部材と、電荷を蓄積可能な電荷蓄積部材と、記憶部と、制御部と、を備える。前記複数本の半導体部材は、第１方向及び前記第１方向に対して交差した第２方向に沿って配列され、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に延びる。前記複数本の電極部材は、前記第３方向に対して交差した方向に延びる。前記電荷蓄積部材は、前記半導体部材と前記電極部材との間に配置されている。前記電荷蓄積部材を介した前記半導体部材と前記電極部材との交差部分毎に、メモリセルが形成される。前記記憶部は、前記メモリセルが第１及び第２のグループのうちいずれに属するかを示す情報を保持する。前記制御部は、前記電荷蓄積部材に蓄積された電荷を低減するときに、第１のステップ及び第２のステップを実行する。前記第１のステップにおいては、前記第１のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間、及び、前記第２のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間の双方に第１の電圧を印加する。前記第２のステップにおいては、前記第２のグループに属するメモリセルを構成する前記半導体部材と前記電極部材との間に第２の電圧を印加する。前記第１の電圧及び前記第２の電圧は、前記半導体部材の電位よりも前記電極部材の電位の方が低くなるような電圧である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置を示す斜視図である。
【図２】第１の実施形態に係る半導体記憶装置を示す断面図である。
【図３】第１の実施形態に係る半導体記憶装置を模式的に示す回路図である。
【図４】第１の実施形態に係る半導体記憶装置の駆動方法を示すフローチャート図である。
【図５】（ａ）〜（ｄ）は、横軸に閾値をとり、縦軸にメモリセル数をとって、メモリセルの閾値分布を示すグラフ図である。
【図６】第２の実施形態に係る半導体記憶装置の駆動方法を示すフローチャート図である。
【図７】（ａ）〜（ｄ）は、横軸に閾値をとり、縦軸にメモリセル数をとって、メモリセルの閾値分布を示すグラフ図である。
【図８】第３の実施形態に係る半導体記憶装置を示すブロック図である。
【図９】第３の実施形態に係る半導体記憶装置を示す斜視図である。
【図１０】第３の実施形態に係る半導体記憶装置を示す断面図である。
【図１１】第３の実施形態に係る半導体記憶装置を示す断面図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
先ず、第１の実施形態について説明する。
本実施形態に係る半導体記憶装置は、積層型の不揮発性半導体記憶装置である。
図１は、本実施形態に係る半導体記憶装置を示す斜視図である。
図２は、本実施形態に係る半導体記憶装置を示す断面図である。
図３は、本実施形態に係る半導体記憶装置を模式的に示す回路図である。
なお、図１においては、図示の便宜上、主として導電性部材を示し、いくつかの絶縁性部材は省略している。また、図２は、シリコンピラー及びワード線の周辺を拡大して示している。
【０００９】
図１に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１０が設けられている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面に対して垂直な方向、すなわち上下方向を「Ｚ方向」とする。
【００１０】
シリコン基板１０上には、絶縁膜１１及びバックゲート電極ＢＧが設けられている。バックゲート電極ＢＧの形状は平板状であり、後述するブロック３１（図３参照）毎に区画されている。バックゲート電極ＢＧ内には、Ｘ方向を長手方向とする略直方体のパイプコネクタＰＣが設けられている。バックゲート電極ＢＧ上には、複数枚の電極膜１２が層間絶縁膜１３（図２参照）を介して積層されており、積層体１４を構成している。電極膜１２は、Ｙ方向に延びる帯状の部分に分断されており、各帯状の部分がワード電極ＷＬとなっている。すなわち、積層体１４において、複数枚のワード電極ＷＬはそれぞれＹ方向に延び、Ｘ方向及びＺ方向に沿って相互に離隔して配列されている。
【００１１】
積層体１４上には、電極膜１５が設けられている。電極膜１５は、Ｙ方向に延びる帯状の部分に分断されており、各帯状の部分が選択ゲート電極ＳＧとなっている。１本のワード電極ＷＬの直上域に、２本の選択ゲート電極ＳＧが設けられている。バックゲート電極ＢＧ、パイプコネクタＰＣ、ワード電極ＷＬ及び選択ゲート電極ＳＧは、いずれも不純物、例えばボロン（Ｂ）を含むシリコン（Ｓｉ）によって形成された導電膜である。選択ゲート電極ＳＧ上には、例えば金属からなり、Ｙ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬ上には、例えば金属からなり、Ｘ方向に延びるビット線ＢＬが設けられている。
【００１２】
また、積層体１４及び選択ゲート電極ＳＧを貫くように、複数本のシリコンピラーＳＰが設けられている。シリコンピラーＳＰはＸ方向及びＹ方向に沿ってマトリクス状に配列されており、各シリコンピラーＳＰはＺ方向に延びている。Ｘ方向において隣り合う２本のシリコンピラーＳＰは、パイプコネクタＰＣを介して相互に接続されている。そして、パイプコネクタＰＣを介して相互に接続された２本のシリコンピラーＳＰのうち、１本のシリコンピラーＳＰはプラグ１８を介してソース線ＳＬに接続されており、他の１本のシリコンピラーＳＰはプラグ１８及びプラグ１９を介してビット線ＢＬに接続されている。
【００１３】
各ワード電極ＷＬは、Ｘ方向において隣り合う２本のシリコンピラーＳＰであって、相互に異なるパイプコネクタＰＣに接続されたシリコンピラーＳＰによって貫かれている。また、パイプコネクタＰＣによって相互に接続された２本のシリコンピラーＳＰは、相互に異なるワード電極ＷＬを貫いている。Ｘ方向において隣り合うワード電極ＷＬの間、及び、層間絶縁膜１３の間には、ＹＺ平面に拡がる絶縁部材１６が設けられている。
【００１４】
図２に示すように、シリコンピラーＳＰ及びパイプコネクタＰＣからなる構造体の外面上には、メモリ膜２０が設けられている。メモリ膜２０においては、シリコンピラーＳＰ側から順に、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３が積層されている。トンネル絶縁膜２１は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとＦＮトンネル電流を流す膜である。電荷蓄積膜２２は電荷を蓄積する能力がある膜であり、例えば電子のトラップサイトを持つ材料によって形成されている。ブロック絶縁膜２３は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。
【００１５】
これにより、メモリ膜２０を介したシリコンピラーＳＰとワード電極ＷＬとの交差部分に、メモリセルＭＣが形成される。また、メモリ膜２０を介した選択ゲート電極ＳＧとシリコンピラーＳＰとの交差部分には、選択トランジスタＳＴが形成される。なお、選択ゲート電極ＳＧとシリコンピラーＳＰとの間には、メモリ膜２０の代わりに、ゲート酸化膜が設けられていてもよい。
【００１６】
以上の構成により、図３に示すように、ビット線ＢＬとソース線ＳＬとの間には、選択トランジスタＳＴ、複数個のメモリセルＭＣ、パイプコネクタＰＣ、複数個のメモリセルＭＣ、及び選択トランジスタＳＴが直列に接続されて、ＮＡＮＤストリング２５が構成されている。そして、ブロック３１においては、複数本のＮＡＮＤストリング２５が、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。ブロック３１内において、Ｘ方向に沿って配列されたＮＡＮＤストリング２５は、ビット線ＢＬを共有している。半導体記憶装置１には、複数のブロック３１が設けられている。なお、ＮＡＮＤストリング２５は、千鳥状に配列されていてもよい。例えば、シリコンピラーＳＰ自体が千鳥状に配置されていてもよい。具体的には、複数本のシリコンピラーＳＰがＹ方向に沿って一列に配列されたシリコンピラー列が複数列設けられており、全てのシリコンピラー列において、シリコンピラーＳＰの配列周期は等しく、Ｘ方向において隣り合うシリコンピラー列間で、シリコンピラーＳＰのＹ方向における位置が異なっていてもよい。この場合、パイプコネクタＰＣは、斜め位置、すなわち、Ｘ方向及びＹ方向に対して傾斜した方向に位置するシリコンピラーＳＰ同士を接続する。
【００１７】
また、半導体記憶装置１には、記憶部３２及び制御部３３が設けられている。記憶部３２は、所定の情報を固定的に記憶できる回路であり、例えば、ＲＯＭヒューズを含んでいる。制御部３３は、ブロック３１及び記憶部３２を駆動する駆動回路であり、ブロック３１のワード電極ＷＬ、選択ゲート電極ＳＧ、ソース線ＳＬ、ビット線ＢＬ、バックゲート電極ＢＧに対して、複数水準の電圧を出力する。
【００１８】
次に、本実施形態に係る半導体記憶装置の駆動方法について説明する。
図４は、本実施形態に係る半導体記憶装置の駆動方法を示すフローチャート図である。
図５（ａ）〜（ｄ）は、横軸に閾値をとり、縦軸にメモリセル数をとって、メモリセルの閾値分布を示すグラフ図であり、（ａ）は全メモリセルの消去動作における通常メモリセルの閾値分布変化を示し、（ｂ）は全メモリセルの消去動作における消去困難メモリセルの閾値分布変化を示し、（ｃ）は消去困難メモリセルの消去動作における通常メモリセルの閾値分布変化を示し、（ｄ）は消去困難メモリセルの消去動作における消去困難メモリセルの閾値分布変化を示す。
【００１９】
半導体記憶装置１においては、メモリセルＭＣにデータを書き込むときには、シリコンピラーＳＰとワード電極ＷＬとの間に、シリコンピラーＳＰの電位よりもワード電極ＷＬの電位の方が高くなるような書込電圧を印加する。これにより、トンネル絶縁膜２１を介してトンネル電流が流れ、シリコンピラーＳＰから電荷蓄積膜２２に電子が注入され、電荷蓄積膜２２に蓄積される。この結果、メモリセルＭＣの閾値が上昇し、データが書き込まれる。
【００２０】
また、メモリセルＭＣのデータを読み出すときには、シリコンピラーＳＰとワード電極ＷＬとの間に、所定の読出電圧を印加して、シリコンピラーＳＰに電流が流れるか否かを検出する。これにより、電荷蓄積膜２２に電子が蓄積されているか否かを判定し、メモリセルＭＣに書き込まれた値を読み出す。
【００２１】
更に、メモリセルＭＣからデータを消去するときには、シリコンピラーＳＰとワード電極ＷＬとの間に、シリコンピラーＳＰの電位よりもワード電極ＷＬの電位の方が低くなるような消去電圧を印加する。具体的には、図３に示すように、ビット線ＢＬ及びソース線ＳＬに正の消去電位Ｖｅｒａを印加する。また、選択ゲート電極ＳＧに消去電位Ｖｅｒａよりも低い正のゲート電位ＶｅｒａＧを印加し、選択トランジスタＳＴを導通状態にする。これにより、シリコンピラーＳＰに消去電位Ｖｅｒａが印加される。一方、ワード電極ＷＬには、接地電位（０Ｖ）を印加する。これにより、例えば、シリコンピラーＳＰから電荷蓄積膜２２にトンネル絶縁膜２１を介して正孔が注入されて、電荷蓄積膜２２に蓄積された電荷が低減する。この結果、メモリセルＭＣからデータが消去される。以下、この操作を、「メモリセルＭＣに消去電圧Ｖｅｒａを印加する」ともいう。そして、データの消去はブロック単位で行う。すなわち、一連の消去動作により、ブロック３１に属する全てのメモリセルＭＣのデータを消去する。
【００２２】
しかしながら、実際の装置では、シリコンピラーＳＰの直径の不均一性、ワード電極ＷＬの配列、トンネル絶縁膜２１の膜厚及び膜質の不均一性等の構造的な要因により、メモリセルＭＣ間で消去特性がばらつく。すなわち、同じ消去電圧を印加しても、メモリセルＭＣ間でデータが消去されやすい程度が異なる。例えば、リソグラフィ技術の制約により、シリコンピラーＳＰは、上部ほど太くなることが多い。この場合、積層体１４の最上段に配置されたメモリセルＭＣは、シリコンピラーＳＰの直径が大きく、従って、ワード電極ＷＬにおけるシリコンピラーＳＰに対向した面の曲率が小さい。このため、所定の消去電圧を印加しても、トンネル絶縁膜２１に印加される電界が弱く、蓄積された電荷が低減されにくい。すなわち、消去特性が低い。また、積層体１４の最上段及び最下段に配置されたメモリセルＭＣは、Ｚ方向の片側にしか隣のワード電極ＷＬが配置されていないため、近傍のワード線ＷＬからのアシスト効果が不十分となり、やはり消去特性が低い。
【００２３】
そこで、本実施形態に係る半導体記憶装置１においては、例えば、工場出荷時に、各メモリセルＭＣの消去特性を評価し、消去特性に応じて、２つのグループに分類しておく。すなわち、データが相対的に消去されやすい通常グループＧ１と、データが相対的に消去されにくい消去困難グループＧ２に分類する。例えば、全てのメモリセルＭＣに対して同一の条件で消去動作を行い、その後、各メモリセルＭＣの閾値を評価し、閾値が基準値未満まで低下していたメモリセルＭＣを通常グループＧ１に分類し、閾値が基準値以上であったメモリセルＭＣを消去困難グループＧ２に分類する。そして、各メモリセルＭＣがいずれのグループに属するかを示すグループ情報を、記憶部３２に記憶させる。上述の例では、積層体１４の最上段及び最下段に配置されたメモリセルＭＣは、消去困難グループＧ２に分類される可能性が高い。また、制御部３３は、消去動作を行う際に、記憶部３２に記憶されたグループ情報を参照して、消去困難グループＧ２に属するメモリセルＭＣについては、追加の消去処理を行う。
【００２４】
以下、本実施形態の消去動作について、詳細に説明する。
先ず、図４のステップＳ１に示すように、制御部３３があるブロック３１に属するメモリセルＭＣのデータを消去する旨の命令を受けると、記憶部３２にアクセスし、ブロック３１に属する各メモリセルＭＣが、通常グループＧ１及び消去困難グループＧ２のうち、いずれのグループに属するかを示すグループ情報を取得する。
【００２５】
次に、ステップＳ２に示すように、通常グループＧ１に属するメモリセルＭＣ及び消去困難グループＧ２に属するメモリセルＭＣの双方、すなわち、ブロック３１に属する全てのメモリセルＭＣに対して、消去電圧Ｖｅｒａを印加する。例えば、ビット線ＢＬ及びソース線ＳＬに正の消去電位Ｖｅｒａを印加し、ワード電極ＷＬには、接地電位（０Ｖ）を印加し、選択ゲート電極ＳＧに消去電位Ｖｅｒａよりも低い正のゲート電位ＶｅｒａＧを印加する。これにより、電荷蓄積膜２２に蓄積された電荷が低減する。このとき、図５（ａ）に示すように、通常グループＧ１に属するメモリセルＭＣにおいては、閾値が相対的に大きく低下する。一方、図５（ｂ）に示すように、消去困難グループＧ２に属するメモリセルＭＣにおいては、閾値の低下量が相対的に小さい。
【００２６】
次に、ステップＳ３に示すように、ブロック３１のうち、通常グループＧ１に属する全てのメモリセルＭＣの消去が完了しているかどうかを検証（ベリファイ）し、未消去のメモリセルＭＣ、すなわち、閾値が基準値未満まで低下していないメモリセルＭＣがある場合は、ステップＳ４に進む。なお、ステップＳ３においては、消去困難グループＧ２に属するメモリセルＭＣの閾値は、ステップＳ４に進むか否かの判断の基準にしない。
【００２７】
ステップＳ４においては、制御部３３が、ブロック３１に属する全てのメモリセルＭＣのうち、消去が完了したメモリセルＭＣについては、ワード電極ＷＬをフローティング状態とし、消去が完了していないメモリセルＭＣについては、ワード電極ＷＬに例えば０Ｖを印加するように、状態を設定する。また、消去電位Ｖｒｅａ及びゲート電位ＶｅｒａＧをステップアップする。なお、ゲート電位ＶｅｒａＧはステップアップしなくてもよい。そして、ステップＳ２に戻り、再び、消去電圧Ｖｅｒａを印加する。これにより、ブロック３１に属するメモリセルＭＣのうち、消去が未完了のメモリセルＭＣには消去電圧Ｖｅｒａが印加され、電荷蓄積膜２２に蓄積された電荷が低減される。一方、消去が完了したメモリセルＭＣには消去電圧Ｖｅｒａは印加されない。
【００２８】
このようにして、通常グループＧ１に属する全てのメモリセルＭＣについて消去が完了するまで、ステップＳ２〜Ｓ４からなる処理のループを繰り返す。そして、ステップＳ３において、通常グループＧ１に属する全てのメモリセルＭＣについて消去が完了したら、ステップＳ５に進む。
【００２９】
ステップＳ５においては、消去困難グループＧ２に属するメモリセルＭＣについて、消去電圧Ｖｅｒａを印加する。このとき、通常グループＧ１に属するメモリセルＭＣについては、例えば、ワード電極ＷＬをフローティング状態とすることで、消去電圧Ｖｅｒａが印加されないようにする。これにより、図５（ｃ）に示すように、通常グループＧ１に属するメモリセルＭＣにおいては、閾値が実質的に変化しない。一方、図５（ｄ）に示すように、消去困難グループＧ２に属するメモリセルＭＣにおいては、閾値が低下する。
【００３０】
次に、ステップＳ６に示すように、消去困難グループＧ２に属する全てのメモリセルＭＣの消去が完了したかどうかを検証（ベリファイ）し、未消去のメモリセルＭＣがある場合は、ステップＳ７に進む。
【００３１】
ステップＳ７においては、制御部３３が、消去困難グループＧ２に属する全てのメモリセルＭＣのうち、消去が完了したメモリセルＭＣについては、ワード電極ＷＬをフローティング状態とし、消去が完了していないメモリセルＭＣについては、ワード電極ＷＬに例えば０Ｖを印加するように、状態を設定する。また、消去電位Ｖｒｅａ及びゲート電位ＶｅｒａＧをステップアップする。なお、ゲート電位ＶｅｒａＧはステップアップしなくてもよい。その後、ステップＳ５に戻る。これにより、消去困難グループＧ２に属するメモリセルＭＣのうち、消去が完了していないメモリセルＭＣに、再び消去電圧Ｖｅｒａが印加される。
【００３２】
このようにして、消去困難グループＧ２に属する全てのメモリセルＭＣにて消去が完了するまで、ステップＳ５〜Ｓ７からなる処理のループを繰り返す。そして、ステップＳ６において、消去困難グループＧ２に属する全てのメモリセルＭＣについて消去が完了したら、消去動作を終了する。
【００３３】
次に、本実施形態の効果について説明する。
本実施形態によれば、通常のメモリセルと消去が困難なメモリセルを予めグループ分けしておき、記憶部３２に記憶させておく。そして、制御部３３が消去動作を行う際に、ブロック全体について、通常のメモリセルを基準とした消去動作を行った後、消去困難なメモリセルについてのみ、追加で消去動作を行う。これにより、消去困難なメモリセルについては確実に消去動作を完了させることができると共に、通常のメモリセルについては、消去電圧が過剰に印加されることを回避し、各部材が劣化することを抑制できる。この結果、動作の確実性及び構造の耐久性が優れ、信頼性が高い半導体記憶装置及びその駆動方法を実現することができる。
【００３４】
（第２の実施形態）
次に、第２の実施形態について説明する。
本実施形態に係る半導体記憶装置の構成は、制御部３３の動作を除いて、前述の第１の実施形態と同様である。
【００３５】
以下、本実施形態に係る半導体記憶装置の駆動方法について説明する。
図６は、本実施形態に係る半導体記憶装置の駆動方法を示すフローチャート図である。
図７（ａ）〜（ｄ）は、横軸に閾値をとり、縦軸にメモリセル数をとって、メモリセルの閾値分布を示すグラフ図であり、（ａ）は消去困難メモリセルの消去動作における通常メモリセルの閾値分布変化を示し、（ｂ）は消去困難メモリセルの消去動作における消去困難メモリセルの閾値分布変化を示し、（ｃ）は全メモリセルの消去動作における通常メモリセルの閾値分布変化を示し、（ｄ）は全メモリセルの消去動作における消去困難メモリセルの閾値分布変化を示す。
なお、図６において、図４に示すステップと同様なステップには、同じ番号を付している。
【００３６】
本実施形態は、前述の第１の実施形態と比較して、消去動作の順番が逆になっている。すなわち、先ず、消去困難グループＧ２に属するメモリセルＭＣに対してのみ消去電圧を印加し、その後、ブロック３１に属する全てのメモリセルＭＣに対して消去電圧を印加する。
【００３７】
以下、具体的に説明する。
先ず、図６のステップＳ１に示すように、制御部３３が記憶部３２にアクセスし、各メモリセルＭＣのグループ情報を取得する。
【００３８】
次に、ステップＳ５に示すように、消去困難グループＧ２に属する全てのメモリセルＭＣについて、消去電圧を印加する。これにより、図７（ｂ）に示すように、消去困難グループＧ２に属するメモリセルＭＣの閾値を、ある程度低下させておく。このとき、必ずしも各メモリセルＭＣの閾値を検証する必要はない。また、各メモリセルＭＣの閾値は必ずしも閾値未満まで低下していなくてもよい。一方、図７（ａ）に示すように、通常グループＧ１に属するメモリセルＭＣについては、消去電圧が印加されないため、閾値は実質的に変化しない。
【００３９】
次に、ステップＳ２に示すように、ブロック３１に属する全てのメモリセルＭＣ、すなわち、通常グループＧ１に属するメモリセルＭＣ及び消去困難グループＧ２に属するメモリセルＭＣの双方に対して、消去電圧を印加する。これにより、図７（ｃ）に示すように、通常グループＧ１に属するメモリセルＭＣの閾値は大きく低下する。一方、図７（ｄ）に示すように、消去困難グループＧ２に属するメモリセルＭＣの閾値の低下量は、通常グループＧ１の閾値の低下量よりも少ない。しかしながら、消去困難グループＧ２に属するメモリセルＭＣの閾値は、ステップＳ５に示す消去動作により、既にある程度低下しているため、結果的には通常グループＧ１に属するメモリセルＭＣと同等なレベルまで低下する。
【００４０】
次に、ステップＳ８に示すように、ブロック３１に属する全てのメモリセルＭＣについて、消去が完了しているかどうかを検証（ベリファイ）し、未消去のメモリセルＭＣ、すなわち、閾値が基準値未満まで低下していないメモリセルＭＣがある場合は、ステップＳ４に進む。
【００４１】
ステップＳ４においては、制御部３３が、消去が完了したメモリセルＭＣについては、ワード電極ＷＬをフローティング状態とし、消去が完了していないメモリセルＭＣについては、ワード電極ＷＬに例えば０Ｖを印加するように、状態を設定する。また、消去電位Ｖｒｅａ及びゲート電位ＶｅｒａＧをステップアップする。なお、ゲート電位ＶｅｒａＧはステップアップしなくてもよい。そして、ステップＳ２に戻り、再び、消去動作を実施する。これにより、消去が未完了のメモリセルＭＣには、再び消去電圧Ｖｅｒａが印加される。
【００４２】
このようにして、ブロック３１に属する全てのメモリセルＭＣにて消去が完了するまで、ステップＳ２、Ｓ８及びＳ４からなる処理のループを繰り返す。そして、ステップＳ８において、全てのメモリセルＭＣについて消去が完了したら、消去動作を終了する。
【００４３】
次に、本実施形態の効果について説明する。
本実施形態においても、前述の第１の実施形態と同様に、消去困難なメモリセルについては確実に消去動作を完了させると共に、通常のメモリセルに消去電圧が過剰に印加されることを回避し、メモリセルが劣化することを抑制できる。
【００４４】
また、本実施形態においては、ステップＳ５に示す消去困難グループＧ２に対する消去動作の後に、ステップＳ２に示す全メモリセルに対する消去動作を行い、その後、ステップＳ８において検証しているため、ステップＳ５に示す消去動作の直後に、検証を行う必要がない。これにより、消去動作を高速化することができる。本実施形態における上記以外の構成、駆動方法及び効果は、前述の第１の実施形態と同様である。
【００４５】
なお、ステップＳ５に示す消去動作の直後に、検証を行い、且つ、消去電圧Ｖｅｒａ及びゲート電圧ｅｒａＧをステップアップしてもよい。これにより、例えば、消去困難グループＧ２の中でも、消去特性が大きくばらついている場合に、ステップＳ２に示す一斉消去動作の前に、消去困難グループＧ２に属するメモリセルＭＣの閾値を揃えておくことができる。
【００４６】
また、前述の第１及び第２の実施形態においては、半導体記憶装置がＵ型、すなわち、図１に示すソース線ＳＬ及びビット線ＢＬが共にシリコンピラーＳＰの上方に配置されており、２本のシリコンピラーＳＰの下端同士がパイプコネクタＰＣによって接続された構成である例を示したが、これには限定されず、半導体記憶装置はＩ型、すなわち、ソース線ＳＬがシリコンピラーＳＰの下方に配置されており、各シリコンピラーＳＰの上端がビット線ＢＬに接続され、下端がソース線ＳＬに接続された構成であってもよい。
【００４７】
（第３の実施形態）
次に、第３の実施形態について説明する。
図８は、本実施形態に係る半導体記憶装置を示すブロック図である。
図９は、本実施形態に係る半導体記憶装置を示す斜視図である。
図１０は、本実施形態に係る半導体記憶装置を示す断面図である。
図１１は、本実施形態に係る半導体記憶装置を示す断面図である。
【００４８】
図８に示すように、本実施形態に係る半導体記憶装置３においては、複数のブロック３１、各１つの記憶部３２及び制御部３３が設けられている。半導体記憶装置３においては、シリコン基板１０（図９参照）が設けられており、ブロック３１、記憶部３２及び制御部３３は、シリコン基板１０の上層部分内及びその上方に形成されている。
【００４９】
図９、図１０及び図１１に示すように、ブロック３１においては、シリコン基板１０上に絶縁膜１１が設けられている。絶縁膜１１上には、一対の積層体４０及び５０が設けられている。積層体４０及び５０の形状は、Ｚ方向から見て櫛状であり、相互に離隔しつつ、入れ子状に組み合うように配置されている。すなわち、積層体４０においては、Ｙ方向に延びる１本の基部４１が設けられており、基部４１から複数本の歯部４２が、Ｘ方向に延出している。同様に、積層体５０においては、Ｙ方向に延びる１本の基部５１が設けられており、この基部５１から複数本の歯部５２がＸ方向に延出している。基部４１と基部５１とは、Ｘ方向において相互に離隔している。また、歯部４２は基部５１に向けて延出し、歯部５２は基部４１に向けて延出している。そして、基部４１と基部５１との間の領域において、歯部４２と歯部５２はＹ方向に沿って交互に配列されている。
【００５０】
積層体４０及び５０においては、層間絶縁膜６０が設けられており、その上に、例えば不純物を含むポリシリコンからなるシリコンビームＳＢと、例えばシリコン酸化物からなる絶縁膜６１とが、交互に積層されている。これにより、半導体記憶装置３全体では、複数本のシリコンビームＳＧが、Ｘ方向に延び、Ｙ方向及びＺ方向に沿ってマトリクス状に配列されている。
【００５１】
また、積層体４０及び５０の側面及び上面を覆うように、メモリ膜２０が設けられている。メモリ膜２０においては、積層体４０及び５０側から順に、トンネル絶縁膜２１、電荷蓄積膜２２及びブロック絶縁膜２３がこの順に積層されている。なお、図９においては、図示の便宜上、メモリ膜２０は省略している。
【００５２】
メモリ膜２０上には、積層体４０及び５０を跨ぐように、複数本のワード電極ＷＬが設けられている。複数本のワード電極ＷＬは相互に離隔しており、Ｘ方向に沿って配列されている。Ｘ方向から見て、ワード電極ＷＬの形状は櫛状である。すなわち、ワード電極ＷＬの基部ＷＬｂは積層体４０及び５０の上方においてＹ方向に延びており、複数本の歯部ＷＬｔは基部ＷＬｂから下方に向けて延出し、歯部４２と歯部５２との間に進入している。これにより、半導体記憶装置３全体では、複数本の歯部ＷＬｔが、Ｚ方向に延び、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。複数本のワード電極ＷＬからなる群のＸ方向両側には、歯部４２及び５２を跨ぐように、ワード線ＷＬとほぼ同じ形状の選択ゲート電極ＳＧが設けられている。
【００５３】
メモリ膜２０における歯部４２及び５２とワード電極ＷＬとの間に配置された部分の形状は、Ｘ方向から見て波状であり、上方に凸となる湾曲部分の内側に歯部４２及び５２が配置されており、下方に凸となる湾曲部分の内側にワード電極ＷＬの歯部ＷＬｔが配置されている。これにより、メモリ膜２０の一部は、シリコンビームＳＢとワード電極ＷＬとの間に配置されている。
【００５４】
歯部４２及び５２の先端部内には、Ｚ方向に延びるソース線コンタクトＳＣが進入しており、各段のシリコンビームＳＢに共通接続されている。ソース線コンタクトＳＣの上端は、Ｙ方向に延びるソース線ＳＬに接続されている。積層体４０のシリコンビームＳＢは、歯部４２毎に設けられたソース線コンタクトＳＣを介して、共通のソース線ＳＬに接続されており、積層体５０のシリコンビームＳＢは、歯部５２毎に設けられたソース線コンタクトＳＣを介して、他の共通のソース線ＳＬに接続されている。
【００５５】
歯部４２及び５２の根元部の側面上及び上面上には、これらの根元部を跨ぐように、アシストゲート電極ＡＧが設けられている。アシストゲート電極ＡＧの直上域には、アシストコンタクトＡＣが設けられており、アシストゲート電極ＡＧに接続されている。アシストゲート電極ＡＧは、歯部４２毎及び歯部５２毎に電気的に独立して設けられており、それぞれ、アシストコンタクトＡＣを介して、異なるアシストゲート線ＡＬに接続されている。
【００５６】
基部４１及び５１のＹ方向の一端部は階段状に加工されており、シリコンビームＳＢ毎にステップ６２が形成されている。各ステップ６２の直上域には、ビット線コンタクトＢＣが設けられており、各段のシリコンビームＳＢにそれぞれ接続されている。
【００５７】
本実施形態に係る半導体記憶装置３においては、メモリ膜２０を介したシリコンビームＳＢとワード電極ＷＬとの交差部分毎にメモリセルＭＣが形成される。そして、前述の第１の実施形態と同様に、記憶部３２は、各メモリセルＭＣが、通常グループＧ１及び消去困難グループＧ２のうち、いずれのグループに属するかを示すグループ情報を記憶する。また、制御部３３は、記憶部３２に記憶されたグループ情報に基づいて、図４に示す消去動作を実行する。
【００５８】
本実施形態における上記以外の構成、駆動方法及び効果は、前述の第１の実施形態と同様である。なお、本実施形態に係る半導体記憶装置３において、前述の第２の実施形態において説明した消去動作（図６参照）を実行してもよい。
【００５９】
以上説明した実施形態によれば、信頼性が高い半導体記憶装置及びその駆動方法を実現することができる。
【００６０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６１】
１、３：半導体記憶装置、１０：シリコン基板、１１：絶縁膜、１２：電極膜、１３：層間絶縁膜、１４：積層体、１５：電極膜、１６：絶縁部材、１８、１９：プラグ、２０：メモリ膜、２１：トンネル絶縁膜、２２：電荷蓄積膜、２３：ブロック絶縁膜、２５：ＮＡＮＤストリング、３１：ブロック、３２：記憶部、３３：制御部、４０：積層体、４１：基部、４２：歯部、５０：積層体、５１：基部、５２：歯部、６０：層間絶縁膜、６１：絶縁膜、６２：ステップ、ＡＣ：アシストコンタクト、ＡＧ：アシストゲート電極、ＡＬ：アシストゲート線、ＢＣ：ビット線コンタクト、ＢＧ：バックゲート電極、ＢＬ：ビット線、ＧＣ：ゲートコンタクト、ＧＬ：選択ゲート線、ＭＣ：メモリセル、ＰＣ：パイプコネクタ、ＳＢ：シリコンビーム、ＳＣ：ソース線コンタクト、ＳＧ：選択ゲート電極、ＳＬ：ソース線、ＳＰ：シリコンピラー、ＳＴ：選択トランジスタ、ＷＬ：ワード電極、ＷＬｂ：基部、ＷＬｔ：歯部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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