(57)【要約】【課題】半導体回路を３次元的に積層することで集積度を向上させる積層型半導体素子において、回路の高集積化に有利な層間配線の構造と製造方法を提供する。【解決手段】積層型半導体素子を構成する少なくとも一つの単層半導体回路において、トランジスタのソース／ドレイン領域の形成と同時に形成した不純物拡散半導体層と、この不純物拡散半導体層に接続し、前記単層半導体回路の第１の主面に露出する金属配線と、前記単層半導体回路の第２の主面に露出する金属配線とにより、前記単層半導体回路の第１及び第２の主面の間を貫通する層間配線を形成する。【選択図】図１
2016062903.tif 000002
【特許請求の範囲】
【請求項１】
単層半導体回路を複数層積層してなる積層型半導体素子であって、
少なくとも一つの前記単層半導体回路は、前記単層半導体回路の第１及び第２の主面の間を貫通する層間配線を備え、前記層間配線は、不純物が導入された半導体層と、前記第１及び第２の主面に露出する前記半導体層よりも高導電性の材料とを備えることを特徴とする積層型半導体素子。
【請求項２】
請求項１に記載の積層型半導体素子において、前記半導体層は、能動素子を形成しない、独立した半導体島領域であることを特徴とする積層型半導体素子。
【請求項３】
請求項１又は２に記載の積層型半導体素子において、前記半導体層は、単結晶半導体からなることを特徴とする積層型半導体素子。
【請求項４】
請求項１から３のいずれか一項に記載の積層型半導体素子において、前記半導体層よりも高導電性の材料は、金属であることを特徴とする積層型半導体素子。
【請求項５】
単層半導体回路を複数層積層してなる積層型半導体素子の製造方法であって、
少なくとも一つの前記単層半導体回路の半導体層に不純物を導入して不純物拡散半導体層を形成する工程と、
前記単層半導体回路の第1の主面側から、前記不純物拡散半導体層に接続する前記不純物拡散半導体層よりも高導電性の材料からなる配線を形成する工程と、
前記単層半導体回路の第２の主面側から、前記不純物拡散半導体層に接続する前記不純物拡散半導体層よりも高導電性の材料からなる配線を形成する工程と、を備え、
前記単層半導体回路の第１及び第２の主面の間を貫通する層間配線を形成することを特徴とする積層型半導体素子の製造方法。
【請求項６】
請求項５に記載の積層型半導体素子の製造方法において、前記不純物拡散半導体層を形成する工程は、能動素子を形成しない独立した半導体島領域に不純物を導入することを特徴とする積層型半導体素子の製造方法。
【請求項７】
請求項５又は６に記載の積層型半導体素子の製造方法において、前記不純物拡散半導体層を形成する工程は、トランジスタのソース／ドレイン領域の形成と同時に前記不純物拡散半導体層を形成することを特徴とする積層型半導体素子の製造方法。
【請求項８】
請求項５から７のいずれか一項に記載の積層型半導体素子の製造方法において、前記不純物拡散半導体層は、単結晶半導体からなることを特徴とする積層型半導体素子の製造方法。
【請求項９】
請求項５から８のいずれか一項に記載の積層型半導体素子の製造方法において、前記半導体層よりも高導電性の材料は、金属であることを特徴とする積層型半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路が積層された３次元構造を有する積層型半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路の大規模化、高密度化を実現するため、半導体回路を３次元的に積層した、積層型半導体素子が注目されている。例えば特許文献１には、ＳＯＩ（Silicon on insulator）基板に形成したＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを積層する製造方法が記述されている。
【０００３】
図７に従来の積層型半導体素子の断面構造の一例を示す。図７は４層の半導体回路を積層した例であるが、特定の機能を持つ回路を示したものではなく、配線も一部省略している。
【０００４】
同図において、支持基板１００の上に、第１層半導体回路１０、第２層半導体回路２０、第３層半導体回路３０、及び第４層半導体回路４０が順次積層されている。各々の単層半導体回路は、支持基板１００又は下層の半導体回路と接合又は接着されており、各層の絶縁層内の単結晶シリコンからなる能動素子（代表的には、ＭＯＳトランジスタ）により集積回路が構成されている。
【０００５】
ここで、第１層半導体回路１０とは、ＢＯＸ層（Buried Oxide層、埋め込み絶縁層）１１０の下面から、内部に単結晶シリコン層１２０からなる能動素子（ＭＯＳトランジスタ１０１）及び配線層１５１，１５２を含む絶縁層１３０の上面までの領域であり、このＢＯＸ層１１０の下面と、絶縁層１３０の上面が、第１層半導体回路１０の２つの主面となる。同様に、単層半導体回路（２０，３０，４０）とは、各ＢＯＸ層（２１０，３１０，４１０）の下面から各層の能動素子を覆う絶縁層（２３０，３３０，４３０）の上面までを意味する。絶縁層は、複数の絶縁膜から構成されて良く、層間絶縁膜ということもある。
【０００６】
積層型半導体素子では、多くの場合、上下の層間を接続する層間配線が使われる。図７の積層型半導体素子では、２種類の層間配線５１０，５２０が示されており、層間配線５１０は第１層と第３層の半導体回路を接続する配線、層間配線５２０は第１層と第２層の回路を接続する配線である。層間配線５２０は特許文献１に記載された構造を有しており、直上／直下の回路（第２層半導体回路２０のＭＯＳトランジスタ２０１のソース／ドレイン領域２０５と、第１層半導体回路１０の第２の配線１５２）を接続しているため、配線の断面積はトランジスタのソース／ドレイン領域と同程度である。他方、層間配線５１０は複数層の半導体回路を貫通するため、層間配線５２０に比べて配線の断面積が大きい。
【０００７】
図７の積層型半導体素子の製造方法を、図面を参照して説明する。本製造方法は、特許文献１の方法をベースとしている。
【０００８】
図８〜図１２は、図７に示す従来の積層型半導体素子の製造方法の一例を、工程順に示したものである。なお、（ａ）〜（ｊ）の記号は、製造工程順序を意味し、複数の図面をまたいで付与されている。
【０００９】
図８（ａ）は第１層半導体回路１０の構造を示したものである。まず、一般的な半導体製造技術を用いてＳＯＩ基板を作製する。ＳＯＩ基板は、絶縁層上の単結晶シリコン層を活性層として利用するものであり、例えば、特許文献１に記載されるように、シリコン基板に酸素イオン等を所定の深さまでイオン注入して、ＢＯＸ層（埋め込み絶縁層）１１０を形成することにより、シリコン基板のＢＯＸ層１１０より下部が支持基板１００となり、また、ＢＯＸ層１１０の上の単結晶シリコン層（シリコン基板の一部）１２０を活性層とすることで実現される。このようなＳＯＩ基板は一般に市販されており、適宜の基板を使用することができる。このＳＯＩ基板の活性層にＭＯＳトランジスタ１０１を形成する。
【００１０】
ＭＯＳトランジスタ１０１は、一般的なアイソレーション（素子分離）の技術により、単結晶シリコン層１２０をエッチング等により島状の領域に形成して活性層１０２とし、次いで、ゲート絶縁膜１０３、ゲート電極１０４、ソース／ドレイン領域１０５を形成して作製される。その後、表面に酸化膜等の第１の絶縁層１３０と、ＭＯＳトランジスタ１０１に接続する第１の配線１５１及び第２の配線１５２を形成する。なお、説明を簡単にするため、配線層は第１の配線１５１と第２の配線１５２の２層の配線としたが、より多層の配線層を形成してもよい。また、第１の絶縁層１３０は、実際には多層の絶縁膜から構成されることが多い。その後、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）により素子表面（絶縁層表面）を平坦化する。これにより、第１層の半導体回路１０が完成する。
【００１１】
図８（ａ）では、第１の配線１５１、第２の配線１５２は、それぞれ、半導体基板に対して垂直方向に伸びる縦方向の配線（層間配線）として用いるものとして記載されているが、同時に、半導体基板主面に対して並行に伸びる横方向の配線（層内配線）として利用することも可能である。ここで、図８（ａ）の左側の第２の配線１５２は、右側の第２の配線１５２よりも面積が広く形成されているが、これは、後に比較的断面積の大きい層間配線５１０と接続するためである。
【００１２】
次に、図８（ｂ）に示されるように、第２層半導体回路２０を作製する。図８（ａ）と同様に一般的な半導体製造技術を用いてＳＯＩ構造のＭＯＳトランジスタ２０１を作製する。第１層半導体回路１０と同様に、ＢＯＸ層（埋め込み絶縁層）２１０上の単結晶シリコン層２２０をパターニングして活性層２０２を形成し、この活性層２０２に、ゲート絶縁膜２０３、ゲート電極２０４、ソース／ドレイン領域２０５を形成して、ＭＯＳトランジスタ２０１を作製する。その後、第２の絶縁層２３０を形成し、ＭＯＳトランジスタ２０１に接続する第１の配線２５１及び第２の配線２５２を形成することで、図８（ｂ）のＳＯＩ構造ＭＯＳトランジスタ２０１が完成する。
【００１３】
次に、ＭＯＳトランジスタ２０１を覆う絶縁層２３０の上部に、仮基板２００を樹脂等を用いて貼り付け、図８（ｃ）のごとく、第２層半導体回路２０の表面に仮基板２００を仮接着する。その後、支持基板１００を、例えばＣＭＰ（化学機械研磨）やエッチングにより除去する。そして、支持基板１００を除去した側（裏面側）から、絶縁層（ＢＯＸ層）２１０に開口を形成し、ＭＯＳトランジスタのソース／ドレイン領域２０５に接続する接合電極（又は配線）２５３を形成する。この接合電極２５３は、後に層間配線５２０として機能する。これで、積層半導体素子のための第２層半導体回路２０が完成する。
【００１４】
図９（ｄ）に、２層の半導体回路の積層構造を示す。図８（ａ）で作製した第１層半導体回路１０の上に、図８（ｃ）の第２層半導体回路２０を、第１層半導体回路１０の第２の配線１５２と第２層の接合電極２５３とが接続するよう、電極・配線等の位置合わせを行って積層し、直接接合技術等により接合した後、仮基板２００を剥離又は除去する。
このようにして、図９（ｄ）の第１層半導体回路１０と第２層半導体回路２０とが積層され、ＭＯＳトランジスタ１０１とＭＯＳトランジスタ２０１が接続された３次元構造集積回路が作製される。
【００１５】
以下、同様の工程を繰り返して、第３層以降の半導体回路を積層する。
【００１６】
まず、ＭＯＳトランジスタ３０１が形成された第３層半導体回路３０を、第２層半導体回路２０と同様に、図８（ｂ）、（ｃ）に示した工程で作製する。ただし、第３半導体回路３０では、接合電極は形成しない。そして、図９（ｅ）のように、第２層半導体回路２０の上に第３層半導体回路３０を積層する。
【００１７】
次に、第１層半導体回路１０と第３層半導体回路３０とを接続する層間配線５１０の製造工程を説明する。
【００１８】
図１０（ｆ）において、第３層半導体回路３０の絶縁層３３１の表面から、第１層半導体回路１０の左側の第２の配線１５２に達する貫通ビアホール５０１を形成する。
【００１９】
次いで、図１０（ｇ）のように、スパッタやメッキにより、後に層間配線となる金属層５０２で貫通ビアホール５０１を埋める。このとき、金属層５０２は第３層半導体回路３０の表面を覆って形成する。
【００２０】
そして、図１１（ｈ）のとおり、通常のフォトリソグラフィ及びエッチング技術により、表面の金属層５０２をパターニングして不要部分を除去し、第３層半導体回路３０の第２の配線３５２と接触する第３の配線３５３を形成する。第３の配線３５３の一部は、層間配線５１０と一体化しており、第３層の第２の配線３５２を、層間配線５１０を介して第１層の第２の配線１５２と接続する。これにより、第１層のＭＯＳトランジスタ１０１と第３層のＭＯＳトランジスタ３０１が電気的に接続される。
【００２１】
次いで、図１１（ｉ）のとおり、絶縁層３３２をＣＶＤ等で形成して第３の配線３５３を覆う。
【００２２】
その後、図１２（ｊ）に示すように、表面をＣＭＰ等で平坦化し、絶縁層３３２及び第３の配線３５３を所定の厚さとし、第３の絶縁層３３０内に配線層３５１，３５２，３５３を備えた第３層半導体回路３０を形成する。
【００２３】
以上の工程で、第３層の半導体回路３０まで完成する。
【００２４】
さらに、その後、第２層半導体回路２０及び第３層半導体回路３０と同様の手順で第４層半導体回路４０を形成し、第３層半導体回路３０の上に位置合わせして積層する。
【００２５】
このようにして、図７の第１層から第４層の半導体回路を有する積層型半導体素子が完成する。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開昭６４−１８２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
従来の積層型半導体素子においては、積層の途中で層間配線５１０を形成する特別な工程（図１０〜図１２）が必要である。また、貫通ビアホール５０１は複数の層を貫通して形成されるため、層間配線５１０は接合電極２５３（層間配線５２０）に比べ、断面積が大きくなる。また、貫通ビアホール５０１は、下層のＭＯＳトランジスタ等が存在しない領域に形成することが必要であり、レイアウトの自由度が低く、且つ迂回配線となりやすい。そのため、素子面積に対して層間配線が占める割合が大きくなり、積層化によって集積度を上げようとする素子本来の目的を達成するために障害となるという問題がある。
【００２８】
例えば、図７において、単層の半導体回路層の厚さが１０μｍ程度であるとすると、第２層半導体回路２０と第３層半導体回路３０とを貫通する貫通ビアホール５０１の深さは２０μｍ程度となる。異方性ドライエッチングを用いてビアホールを形成するとしても、安定した断面形状に開口を形成するためには、ビアホールのアスペクト比を４：１以下にすることが望ましいから、貫通ビアホール５０１の開口径を５μｍ以上とすることが必要となる。
【００２９】
図７の例では、層間配線５１０は第１層と第３層を接続するため２層を貫通しているが、多層積層の素子においては、数層以上を貫通する配線が必要になることがある。その場合、層間配線の距離がさらに長くなるため（ビアホールの深さが深くなるため）、貫通ビアホール５０１はより大きな径で開口しなければならず、結果として層間配線はさらに断面積が大きくなる。
【００３０】
従って、上記のような問題点に鑑みてなされた本発明の目的は、半導体回路を３次元的に積層する積層型半導体素子において、回路の高集積化に有利な層間配線の構造を提供することにある。また、特別な工程を用いることなく、積層型半導体素子の層間配線を製造する方法を提供することにある。
【課題を解決するための手段】
【００３１】
上記課題を解決するために本発明に係る積層型半導体素子は、単層半導体回路を複数層積層してなる積層型半導体素子であって、少なくとも一つの前記単層半導体回路は、前記単層半導体回路の第１及び第２の主面の間を貫通する層間配線を備え、前記層間配線は、不純物が導入された半導体層と、前記第１及び第２の主面に露出する前記半導体層よりも高導電性の材料とを備えることを特徴とする。
【００３２】
また、前記半導体層は、能動素子を形成しない、独立した半導体島領域であることが望ましい。
【００３３】
また、前記半導体層は、単結晶半導体からなることが望ましい。
【００３４】
また、前記半導体層よりも高導電性の材料は、金属であることが望ましい。
【００３５】
上記課題を解決するために本発明に係る積層型半導体素子の製造方法は、単層半導体回路を複数層積層してなる積層型半導体素子の製造方法であって、少なくとも一つの前記単層半導体回路の半導体層に不純物を導入して不純物拡散半導体層を形成する工程と、前記単層半導体回路の第1の主面側から、前記不純物拡散半導体層に接続する前記不純物拡散半導体層よりも高導電性の材料からなる配線を形成する工程と、前記単層半導体回路の第２の主面側から、前記不純物拡散半導体層に接続する前記不純物拡散半導体層よりも高導電性の材料からなる配線を形成する工程と、を備え、前記単層半導体回路の第１及び第２の主面の間を貫通する層間配線を形成することを特徴とする。
【００３６】
また、前記不純物拡散半導体層を形成する工程は、能動素子を形成しない独立した半導体島領域に不純物を導入することが望ましい。
【００３７】
また、前記不純物拡散半導体層を形成する工程は、トランジスタのソース／ドレイン領域の形成と同時に前記不純物拡散半導体層を形成することが望ましい。
【００３８】
また、前記不純物拡散半導体層は、単結晶半導体からなることが望ましい。
【００３９】
また、前記半導体層よりも高導電性の材料は、金属であることが望ましい。
【発明の効果】
【００４０】
本発明の構造によれば、積層型半導体素子の層間配線の断面積を従来の構造に比べ小さくすることができるため、積層型半導体素子（３次元集積回路）全体の集積度を向上させることができる。また、本発明の製造方法は、従来の積層型半導体素子の素子形成と同時に垂直方向の配線構造を形成でき、層間配線の形成に特別な工程を付加する必要がないため、製造コストの上昇を抑えることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施例の積層型半導体素子の構造を示す図である。
【図２】本発明の第１の実施例の積層型半導体素子の製造工程を示す図である。
【図３】本発明の第１の実施例の積層型半導体素子の製造工程を示す図である。
【図４】本発明の第１の実施例の積層型半導体素子の製造工程を示す図である。
【図５】本発明の第２の実施例の積層型半導体素子の構造を示す図である。
【図６】本発明の第３の実施例の積層型半導体素子の構造を示す図である。
【図７】従来の積層型半導体素子の構造を示す図である。
【図８】従来の積層型半導体素子の製造工程を示す図である。
【図９】従来の積層型半導体素子の製造工程を示す図である。
【図１０】従来の積層型半導体素子の製造工程を示す図である。
【図１１】従来の積層型半導体素子の製造工程を示す図である。
【図１２】従来の積層型半導体素子の製造工程を示す図である。
【発明を実施するための形態】
【００４２】
以下、本発明の実施の形態について説明する。
【００４３】
（第１の実施例）
本発明による積層型半導体素子の構造の第１の実施例を図１に示す。図１の積層型半導体素子は、図７に示した従来構造と同じ配線接続を有する３次元集積回路を構成している。
【００４４】
本発明では、第２層半導体回路２０の第１の主面（上面）と第２の主面（下面）の間に、第２の配線２５２、第１の配線２５１、高濃度拡散層（不純物拡散半導体層）２０５Ｂ、及び接合電極２５３を配置して接続することで、第１の主面（上面）と第２の主面（下面）の間を貫通する層間配線５１０を構成し、第１層と第３層を接続する配線を形成している。ここで、高濃度拡散層２０５Ｂは、不純物が高濃度に導入された半導体層であり、不純物拡散半導体層とも呼ぶ（ただし、不純物の導入方法は拡散法に限らず、イオン注入等任意の方法を用いてよい）。この半導体層は、能動素子を形成するための半導体層と同時に形成されたものであり、単結晶半導体層であることが望ましい。また、第１の配線２５１、第２の配線２５２、及び接合電極（又は配線）２５３は、高濃度拡散層２０５Ｂよりも高導電性の材料、具体的には、金、銅、アルミニウム等の金属や、ＣｏＳｉ，ＷＳｉ等のシリサイド、さらに、ＴｉＮ等の金属窒化物等を用いることができる。
【００４５】
図１の例では、第３層半導体回路３０も、接合電極３５４と、高濃度拡散層３０５Ｂと、高濃度拡散層３０５ＢとＭＯＳトランジスタのソース／ドレイン領域３０５とを接続する第１の配線３５１を備えており、第３層半導体回路３０内での配線構造の微細化を図っている。この構造では、貫通ビアホールを形成する必要がなく、層間配線の配線断面積を小さくできる。第１、第２の配線、高濃度拡散層、接合電極を順次接続することで層間を接続するため、それぞれの接続部の配線断面積が最小化され、従来構造にくらべて、回路の集積度を向上させることができる。さらに、層間を接続する際に、層が増えても層間配線の配線断面積は大きくならないため多層積層構造の素子においては、従来技術からの改善効果が顕著である。
【００４６】
また、この構造では、高濃度拡散層２０５Ｂは、ソース／ドレイン領域２０５と同時に形成でき、特別な貫通ビアホールの形成や貫通ビアホールへの導電体埋設工程も不要であるため、従来技術で各層の回路を形成した後、順次積層していくだけで、積層型半導体素子が製造できる。すなわち、従来構造の素子を製造するために不可欠であった図１０（ｆ）〜図１２（ｊ）の工程は不要となり、製造工程を簡略化することができる。
【００４７】
なお、本発明の構造では、層間配線の途中に高濃度拡散層（不純物拡散半導体層）２０５Ｂが挿入される。高濃度拡散層は金属に比べ抵抗率が高いため、その影響で、層間配線の抵抗が上がることが懸念されるが、例えば、高濃度に不純物を導入した半導体層において信号電流の通る断面積Ｓを１０-8 cm2、信号電流の通る距離Ｌ（ソース／ドレイン層２０５の厚さに等しい）を１０-5cmとし、高濃度拡散層の抵抗率ρを１０-4（Ω・cm）とすると、高濃度拡散層の抵抗Ｒは、Ｒ＝ρＬ／Ｓより、０．１Ωとなる。この程度の抵抗であれば、一般の論理回路の動作には支障はなく、本発明の構造は十分実用的であるといえる。
【００４８】
（本発明の層間配線の製造方法）
図１〜図４を用いて、本発明の積層型半導体素子の製造方法を説明する。なお、（ａ）〜（ｊ）の記号は、製造工程順序を意味し、複数の図面をまたいで付与されている。
【００４９】
本発明の層間配線は、層間配線を形成するために特別な工程を付加することなく、一般的な半導体集積回路の製造工程と、積層工程を組み合わせることで作製可能である。以下の製造工程では、層間配線について構造的な特徴を備えた第２層半導体回路２０の製造を中心に説明する。
【００５０】
本発明の積層型半導体素子の第１層半導体回路１０は、図１の最下層１０の構造を有する。
【００５１】
第１層半導体回路１０の製造工程は、従来の図８（ａ）の半導体回路の製造工程と同様であり、一般的な半導体製造技術を用いることができる。まず、支持基板１００、ＢＯＸ層１１０、単結晶半導体層１２０からなるＳＯＩ基板を準備する。
【００５２】
例えば、支持基板１００は厚さ４００〜７００μｍ程度のシリコン基板であり、ＢＯＸ層１１０は、厚さ０．１〜０．２μｍ程度のシリコン酸化膜であり、単結晶半導体層１２０は、厚さ０．１μｍ以下の単結晶シリコン層である。なお、各層の材料や厚さは限定されるものではなく、例えば、支持基板１００はガラス基板や放熱性のよいセラミック基板等を適宜選択できる。ＢＯＸ層１１０はシリコン酸化膜の他、窒化膜等の各種絶縁材料を用いることができ、また、活性層１０３も化合物半導体等の他の半導体材料を用いることができる。
【００５３】
このようなＳＯＩ基板の製造は、既存の様々なＳＯＩ製造技術のいずれを採用しても良い。例えば、シリコン基板に酸素イオン等を所定のエネルギーでイオン注入することにより、一定の深さに埋め込み酸化膜を形成する方法がある。例えば、シリコン基板に酸素イオン等を所定の深さまでイオン注入して、ＢＯＸ層（埋め込み絶縁層）１１０を形成することにより、シリコン基板のＢＯＸ層１１０より下部が支持基板１００となり、また、ＢＯＸ層１１０の上に単結晶シリコン層（シリコン基板の一部）１２０が残り、これを活性層１０２とすることで実現される。また、２つのシリコンウエハを、絶縁層を介して張り合わせ、一方のシリコンウエハを研磨して所定の厚さの活性層とすることにより、ＳＯＩ基板を作製することもできる。また更に、シリコン基板（又はそのエピタキシャル層）の表面に薄い絶縁層を形成後、表面から所定の深さに水素イオン注入を施し、その後、支持基板と表面を向かい合わせて貼り合わせた後、熱アニールを施して水素イオンが注入された領域を脆弱化してそこからシリコン基板を分離・剥離することで、ＳＯＩ基板を作製する方法もある。
【００５４】
このＳＯＩ基板の単結晶半導体層にＭＯＳトランジスタ１０１を形成する。例えば、一般的なアイソレーション（素子分離）の技術により、単結晶シリコン層１２０をエッチング等により島状のトランジスタ領域（活性層）１０２に形成し、次いで、ゲート絶縁膜１０３、ゲート電極１０４、ソース／ドレイン領域１０５を形成して作製される。その後、表面に酸化膜等の第１の絶縁層１３０と、ＭＯＳトランジスタ１０１に接続する第１の配線１５１及び第２の配線１５２を形成することで、図１のＳＯＩ構造ＭＯＳトランジスタを備えた第１層半導体回路１０が完成する。現実には、ＭＯＳトランジスタ１０１を覆う絶縁膜を形成後にその表面を平坦化し、ＭＯＳトランジスタ１０１に接続する第１の配線１５１を形成し、さらに第１の配線１５１を覆う絶縁膜を形成後にその表面を平坦化し、第１の配線１５１に接続する第２の配線１５２を形成するといった手順で第１の絶縁層１３０及び配線層１５１，１５２を形成する。配線層は第１配線１５１と第２配線１５２としたが、より多層の配線層を形成してもよい。また、第１の絶縁層１３０は、実際には多層の絶縁膜から構成されることが多い。第２の配線１５２は、従来と同様に、適宜の配線材料を用いることができるが、後の接合工程等を考慮して、接触抵抗の低い金（Ａｕ）等を用いることが望ましい。
【００５５】
第１の配線１５１、第２の配線１５２は、それぞれ、半導体基板に対して垂直方向に伸びる縦方向の配線（層間配線）として利用することも、半導体基板主面に対して並行に伸びる横方向の配線（層内配線）として利用することも可能である。
【００５６】
図１の本発明の第１層半導体回路１０が、従来（図７）と異なるのは、左側の第２の配線１５２も、右側の第２の配線１５２と同様に面積を小さくしていることである。これは、本発明においては、後に接続される層間配線５１０の配線断面積を小さくすることが可能なためである。
【００５７】
次に、本発明の層間配線を有する第２層の回路基板２０の製造工程を説明する。
【００５８】
図２（ａ）に示す、支持基板１００、ＢＯＸ層２１０、単結晶半導体（シリコン）層２２０からなるＳＯＩ基板からスタートする。このＳＯＩ基板は任意の製造方法で作製されたものであって良い。
【００５９】
図２（ｂ）では、活性層及び層間配線の一部となる半導体島領域を形成する。フォトリソグラフィとエッチングにより、単結晶半導体層２２０を、トランジスタ領域（活性層）２０２Ａと、後に高濃度拡散層となる部分２０２Ｂに分離する。
【００６０】
図２（ｃ）において、熱酸化により、活性層２０２Ａの表面にゲート絶縁膜（酸化膜）２０３を形成する。このとき、半導体領域２０２Ｂの表面も酸化膜で覆われる。なお、酸化膜は支持基板１００の裏面にも形成されるが、裏面の状態は本質的ではないので、省略する（以下の工程でも同様）。次いで、ＣＶＤ（Chemical vapor deposition）により、ポリシリコンを堆積した後、フォトリソグラフィ、エッチングによりパターニングを行い、ゲート電極２０４を形成する。
【００６１】
図２（ｄ）は、不純物導入工程を示す。エッチングにより、不要部分のゲート絶縁膜（酸化膜）２０３を除去し、イオン注入により、活性層２０２Ａに不純物をドープする。なお、工程順を反対にして、イオン注入を行った後に、不要な酸化膜を除去しても良い。この工程で、ゲート電極をマスクとしてソース／ドレイン領域２０５が自己整合的に形成され、同時に高濃度拡散層２０５Ｂが形成される。なお、ソース、ドレイン、高濃度拡散層をそれぞれ個別に形成することもできる。その場合、それぞれの領域に最適な不純物濃度を実現できる利点があるが、一方で、フォトリソグラフィ、エッチング、イオン注入を繰り返す必要がある。
【００６２】
図３（ｅ）では、ＣＶＤ等により、シリコン酸化膜や窒化膜等の絶縁層２３１を形成し、フォトリソグラフィとエッチングにより、コンタクトホール５０３を形成する。このコンタクトホール５０３は、薄い絶縁層２３１を貫通するだけのものであるから、開口径をソース／ドレイン領域２０５、及び高濃度拡散層２０５Ｂの面積以下の微小なものとすることができる。
【００６３】
図３（ｆ）は第１の配線２５１が形成された状態を示す。例えば、ダマシン法により、第１の配線２５１を形成する。すなわち、スパッタ法等を用いてコンタクトホール５０３や配線溝（図示せず）を配線材料で十分に埋めた後、ＣＭＰ等の表面平坦化処理により、絶縁膜上の配線材料を除去し、コンタクトホール５０３内に配線材料を埋設することができる。なお、エッチング等を利用した他の埋め込み配線形成手段を用いることもできる。配線材料はアルミニウム、銅等、一般的な集積回路の配線に用いられる金属や、シリサイド等の導電性の高い材料を用いることができる。なお、配線の形成にあたっては、高融点金属等のバリアメタルを半導体層と接触する部分に用いるなど、複数の材料を用いて形成することが一般的であり、本発明にも適用可能であるが、図示及び説明は省略する（以下も同様）。
【００６４】
図３（ｇ）は第２の配線２５２が形成された状態を示す。第１の配線２５１と同様の工程により、第２の配線２５２を形成する。すなわち、図３（ｆ）の基板上にさらに絶縁膜を形成し、第１の配線２５１に達するビアホール又は配線溝を形成した後、配線材料を埋め込み、ＣＭＰ処理によりビアホール又は配線溝内に配線材料を埋設する。なお、配線の形成にあたっては、ダマシン法に限らず、配線材料のフォトリソグラフィ及びエッチングを利用した通常の製法を採用することもできる。ただし、形成された半導体回路の表面は平坦であることが必要であり、層間配線を構成する第２の配線２５２は、第２層半導体回路２０の第１の主面（上面）に露出することが必要である。
【００６５】
第２の配線２５２は、第１の配線２５１と同様に、一般的な集積回路の配線に用いられる金属やシリサイド等の高導電性材料（少なくとも、不純物拡散半導体層よりも導電性が高い材料）を用いることができるが、後の工程で基板同士の直接接合を考慮して、金（Ａｕ）を用いて形成することが好適である。金を用いることにより、配線同士の接触状態が良好となり、電気抵抗が低減される。
【００６６】
図３（ｈ）に、第２層半導体回路２０の第２の主面（下面）の電極形成を示す。図８（ｃ）と同様に、絶縁層２３０の上部に、仮基板２００を樹脂等を用いて貼り付け、第２層回路基板２０と仮基板２００とを仮接着する。仮基板２００は、シリコン基板やガラス基板等、半導体回路層と熱膨張率が近似しており、平坦で化学的に安定な基板を適宜選択することができる。その後、支持基板１００を、例えばＣＭＰ（化学機械研磨）やエッチングにより除去する。
【００６７】
次いで、第２層半導体回路２０の支持基板１００を除去した側（裏面側、第２の主面側）から、フォトリソグラフィやエッチング等を利用して絶縁層（ＢＯＸ層）２１０に開口を形成し、高濃度拡散層２０５Ｂ、及びＭＯＳトランジスタのソース／ドレイン領域２０５に接続する接合電極（又は配線）２５３を埋め込み形成する。この接合電極２５３は、層間配線５１０，５２０の一部として機能する。接合電極２５３は、第２の配線２５２と同様に、一般的な集積回路の配線に用いられるアルミニウム等の金属やシリサイド等の導電性の高い材料（少なくとも、不純物拡散半導体層よりも導電性が高い材料）を用いることができるが、酸化し難く且つ抵抗が低いとの利点や、後の工程で基板同士の直接接合を考慮して、金（Ａｕ）を用いて形成することが好適である。
【００６８】
以上の工程で、積層半導体素子のための第２層半導体回路２０が完成する。一連の工程は一般的な半導体集積回路の製造工程であり、本発明の構造を製造するために特殊な工程は使用していない。
【００６９】
次に、第２層半導体回路２０を、第１層半導体回路１０上に積層する。
【００７０】
図４（ｉ）のとおり、左右の接合電極２５３が、それぞれ、対応する第１層半導体回路１０の第２の配線１５２に接続するように、位置合わせを行い、第１層半導体回路１０の上面と第２層半導体回路２０の下面とを、接合する。接合方法としては、例えば、直接接合技術を利用することができる。具体的には、第１層半導体回路１０の上面、第２層半導体回路２０の下面をそれぞれ、アルゴンプラズマ及び酸素プラズマにさらして表面を清浄化した後、２００℃程度の温度で真空中で加圧して密着させる。この方法により、高い密着強度で２つの基板（半導体回路）を接合することができる。
【００７１】
その後、不要になった仮基板２００を剥離又は除去する。
【００７２】
次に、第３層半導体回路３０を形成する。第３層半導体回路３０の半導体領域の製造工程は、第２層半導体回路２０と同様であり、図２（ａ）〜図３（ｈ）のごとく、ＭＯＳトランジスタ３０１の活性層と同時に、島状の単結晶半導体層を形成し、不純物を導入して、高濃度拡散層３０５Ｂを形成する。
【００７３】
その後、ＭＯＳトランジスタ３０１及び高濃度拡散層３０５Ｂの上に、ＣＶＤ等により、シリコン酸化膜や窒化膜等の絶縁層を形成し、その絶縁層にコンタクトホール及び配線溝を形成して、導電材料を埋め込むことにより、ＭＯＳトランジスタ３０１のソース／ドレイン領域３０５と高濃度拡散層３０５Ｂを接続する第１の配線３５１を形成する。
その後、さらに絶縁層を形成し、第２の配線３５２を形成する。
【００７４】
次いで、図３（ｈ）と同様に、絶縁層３３０の上部に、仮基板２００を樹脂等を用いて貼り付け、第３層回路基板３０と仮基板２００とを仮接着し、その後、支持基板１００を、例えばＣＭＰ（化学機械研磨）やエッチングにより除去する。
【００７５】
そして、第３層半導体回路３０の支持基板１００を除去した側（裏面側、第２の主面側）から、絶縁層（ＢＯＸ層）３１０に開口を形成し、高濃度拡散層３０５Ｂに接続する接合電極（又は配線）３５４を形成する。この接合電極３５４は、接合電極２５３と同様に、一般的な集積回路の配線に用いられる金属やシリサイド等の導電性の高い材料（少なくとも、半導体層よりも導電性が高い材料）を用いることができるが、後の工程で基板同士の直接接合を考慮して、金（Ａｕ）を用いて形成することが好適である。
【００７６】
その後、第３層半導体回路３０を、第２層半導体回路２０上に積層する。図４（ｊ）のとおり、接合電極３５４が、対応する第２層半導体回路２０の第２の配線２５２に接続するように、位置合わせを行い、第２層半導体回路２０の上面と第３層半導体回路３０の下面とを、接合する。この接合には、直接接合技術を用いるのが好ましい。
【００７７】
第３層半導体回路３０が積層されることで、第３層のＭＯＳトランジスタ３０１のソース／ドレイン領域３０５が、第１の配線３５１、高濃度拡散層３０５Ｂ、接合電極３５４、第２層半導体回路２０の第２の配線２５２、第１の配線２５１、高濃度拡散層２０５Ｂ、接合電極２５３、第１層半導体回路１０の第２の配線１５２、第１の配線１５１の経路で、第１層半導体回路１０のＭＯＳトランジスタ１０１のソース／ドレイン領域１０５と接続される。ここで、第２層半導体回路２０の第２の配線２５２、第１の配線２５１、高濃度拡散層２０５Ｂ、及び接合電極２５３が、本発明の層間配線を構成する。このような、第１の主面と第２の主面との間を貫通する層間配線を備えた単層半導体回路を複数層重ねれば、多層の半導体回路を貫通する配線構造を構成することができる。
【００７８】
その後、第４層半導体回路４０を、第３層半導体回路３０上に積層する。この工程は、第４層半導体回路４０の製造工程を含めて、他の層の半導体回路の手順と全く同じであり、第４層半導体回路４０の接合電極が、対応する第３層半導体回路３０の第２の配線３５２に接続するように、位置合わせを行い、第３層半導体回路３０の上面と第４層半導体回路４０の下面とを、接合する。
【００７９】
以上で、本発明の積層型半導体素子（図１）が完成する。すなわち、開口径がサブミクロンの断面を有する層間配線が実現できる。本発明の層間配線を実現するためには、従来の一般的な集積回路基板の製造工程と積層工程を用いればよく、貫通ビアホールの形成をはじめとする特段の追加工程は不要である。
【００８０】
（第２の実施例）
本発明による積層型半導体素子の構造の第２の実施例を図５に示す。第２の実施例は、第１の実施例と比較して、第３層半導体回路３０のＭＯＳトランジスタ３０１の位置が異なっている。
【００８１】
第１の実施例では、第３層半導体回路３０のＭＯＳトランジスタ３０１の位置と、層間配線の位置が離れていたため、第３層半導体回路内において、高濃度拡散層３０５Ｂと第１配線３５１とを用いて、層間配線とＭＯＳトランジスタ３０１のソース／ドレイン領域３０５とを接続していた。これは、層内配線（水平方向の配線）においては、金属配線が低抵抗であり、容易に形成可能だからである。
【００８２】
図５で示す第２の実施例は、第３層半導体回路３０のＭＯＳトランジスタ３０１の位置を変更した場合であり、層間配線５１０の位置がＭＯＳトランジスタ３０１のソース／ドレイン領域３０５の直下に設計されている。このときは、層内配線（水平方向の配線）としての第１の配線３５１を用いる必要はなく、ＭＯＳトランジスタ３０１のソース／ドレイン領域３０５に接続する接合電極３５４を形成し、層間配線を構成する接合電極３５４を介してＭＯＳトランジスタ３０１のソース／ドレイン領域３０５に接続することができる。
【００８３】
すなわち、第３層のＭＯＳトランジスタ３０１のソース／ドレイン領域３０５が、接合電極３５４、第２層半導体回路２０の第２の配線２５２、第１の配線２５１、高濃度拡散層２０５Ｂ、接合電極２５３、第１層半導体回路１０の第２の配線１５２、第１の配線１５１の経路で、第１層半導体回路１０のＭＯＳトランジスタ１０１のソース／ドレイン領域１０５と接続される。これにより、第１の実施例よりも接続抵抗を低減できる。
【００８４】
（第３の実施例）
本発明による積層型半導体素子の構造の第３の実施例を図６に示す。第３の実施例は、層間配線に若干の変更を加えて、他の層における回路構成を容易にしたものである。
【００８５】
第１の実施例、第２の実施例においては、層間配線５１０は、第２層半導体回路２０の第２の配線２５２、第１の配線２５１、高濃度拡散層２０５Ｂ、及び接合電極２５３のように、各導電部材が直線上に配置されており、これにより、層間配線５１０の断面積をコンタクトホール形成限界の小さいものにすることができた。しかしながら、他方で、第３層半導体回路３０で、水平方向の層内配線を必要としたり、また、ＭＯＳトランジスタ３０１のレイアウトの工夫を必要とする場合があった。
【００８６】
図６に示す第３の実施例は、層間配線を構成する第２の配線２５２を水平方向に拡張し、第３層半導体回路３０のＭＯＳトランジスタ３０１の直下まで伸ばしたものである。この場合、層間配線を平面視したときの断面積は大きくなるが、第２の配線２５２は第２層半導体回路２０のＭＯＳトランジスタ２０１の上部に張り出すものであって、実質的には、ＭＯＳトランジスタ２０１に多層化した配線と同様であり、平面的スペースを無駄にするものではない。
【００８７】
また、この構造の製造にあたっては、第２層半導体回路２０の形成時に、第２の配線２５２のレイアウトを僅かに変更するのみであり、工程的な追加は一切発生しない。このように、第２の配線２５２、さらに必要あれば第１の配線２５１のレイアウトに変更を加えて、柔軟性のある層間配線を形成することができる。
【００８８】
本発明を諸図面や実施例に基づき説明してきたが、当業者であれば本開示に基づき種々の変形や修正を行うことが容易であることに注意されたい。従って、これらの変形や修正は本発明の範囲に含まれることに留意されたい。例えば、各手段、各ステップ等に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の手段やステップ等を１つに組み合わせたり、或いは分割したりすることが可能である。
【符号の説明】
【００８９】
１０    第１層半導体回路
２０    第２層半導体回路
３０    第３層半導体回路
４０    第４層半導体回路
１００    支持基板
１０１    ＭＯＳトランジスタ
１０２    活性層
１０３    ゲート絶縁膜
１０４    ゲート電極
１０５    ソース／ドレイン領域
１１０    埋め込み絶縁層
１２０    単結晶シリコン層
１３０    第１の絶縁層
１５１    第１の配線
１５２    第２の配線
２００    仮基板
２０１    ＭＯＳトランジスタ
２０２    活性層
２０３    ゲート絶縁膜
２０４    ゲート電極
２０５    ソース／ドレイン領域
２０５Ｂ  高濃度拡散層（不純物拡散半導体層）
２１０    埋め込み絶縁層
２２０    単結晶シリコン層
２３０    第２の絶縁層
２５１    第１の配線
２５２    第２の配線
２５３    接合電極
３０１    ＭＯＳトランジスタ
３０５    ソース／ドレイン領域
３０５Ｂ  高濃度拡散層（不純物拡散半導体層）
３１０    埋め込み絶縁層
３３０    第３の絶縁層
３５１    第１の配線
３５２    第２の配線
３５３    第３の配線
３５４    接合電極
４１０    埋め込み絶縁層
４３０    第４の絶縁層
５０１    貫通ビアホール
５０２    金属層
５１０    層間配線
５２０    層間配線
【図１】
2016062903.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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