(57)【要約】【課題】半導体層に印加される応力が緩和される半導体装置を提供することである。【解決手段】実施形態の半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第１導電形の第２半導体層と、前記第２半導体層の上に選択的に設けられた第２導電形の第３半導体層と、前記第３半導体層の上に設けられた第１導電形の第４半導体層と、前記第２半導体層、前記第３半導体層、および前記第４半導体層に絶縁膜を介して設けられた第１電極と、前記第４半導体層の上に設けられ、前記第４半導体層に接続された第２電極と、前記第２電極とは離間し、一端が前記第１半導体層に接し、他端が前記第２半導体層の表面の側に位置し、前記第２電極との並ぶ方向に対して平行な方向の切断面において、前記一端側の幅より前記他端側の幅が広い第３電極と、を備える。【選択図】図１
2016062967.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた第１導電形の第２半導体層と、
前記第２半導体層の上に選択的に設けられた第２導電形の第３半導体層と、
前記第３半導体層の上に設けられた第１導電形の第４半導体層と、
前記第２半導体層、前記第３半導体層、および前記第４半導体層に絶縁膜を介して設けられた第１電極と、
前記第４半導体層の上に設けられ、前記第４半導体層に接続された第２電極と、
前記第２電極とは離間し、一端が前記第１半導体層に接し、他端が前記第２半導体層の表面の側に位置し、前記第２電極との並ぶ方向に対して平行な方向の切断面において、前記一端側の幅より前記他端側の幅が広い第３電極と、
を備えた半導体装置。
【請求項２】
前記第２半導体層の上に選択的に設けられたｎ形の第５半導体層をさらに備え、
前記第３電極は、前記第２半導体層および前記第５半導体層に接続されている請求項１に記載の半導体装置。
【請求項３】
前記第５半導体層は、
前記第３電極に接する第１面と、
前記第３電極に接し、前記第１面に連なる第２面と、
を有し、
前記第１面と前記第２面とのなす角は、直角または鈍角である請求項１または２に記載の半導体装置。
【請求項４】
前記第５半導体層の深さは、前記第４半導体層の深さと同じである請求項２または３に記載の半導体装置。
【請求項５】
前記第５半導体層の不純物濃度は、前記第４半導体層の不純物濃度と同じである請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第５半導体層と前記第２半導体層とを含む領域における第１導電形の不純物濃度は、前記第２電極と前記第３電極とが並ぶ方向に対して垂直な方向において、連続的に減少している請求項２〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第３電極は、前記第３半導体層と、前記第４半導体層と、前記第１電極と、を囲んでいる請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第５半導体層は、前記第３半導体層と、前記第４半導体層と、前記第１電極と、を囲んでいる請求項２〜７のいずれか１つに記載の半導体装置。
【請求項９】
第１導電形の第２半導体層に第１トレンチを形成する工程と、
前記第１トレンチの中に絶縁膜を介して第１電極を形成する工程と、
前記第２半導体層の表層に、前記絶縁膜に接する第２導電形の第３半導体層を選択的に形成する工程と、
前記第３半導体層の表層に、前記絶縁膜に接する第１導電形の第４半導体層を形成するとともに、前記第３半導体層が設けられていない前記第２半導体層の表層に、第１導電形の第５半導体層を選択的に形成する工程と、
前記第５半導体層と、前記第５半導体層の下の前記第２半導体層と、が等方性エッチングによりエッチングされた第２トレンチを形成する工程と、
前記第４半導体層の上に前記第４半導体層に接続された第２電極を形成するとともに、前記第２トレンチの中に第３電極を形成する工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体装置において、ソース電極とドレイン電極とをともに半導体基板の上側に設けるものがある。このような半導体装置では、ソース電極はソース領域の上に設けられ、ドレイン電極はソース電極に並んで形成され且つ半導体基板内に、その一部が設けられる。
【０００３】
ここで、ソース電極とドレイン電極との間のオン抵抗を低減させる手法として、ドレイン電極を形成する領域の高抵抗なドリフト層を除去する方法がある。例えば、等方性エッチングによりドリフト領域に、ドレイン領域にまで達するトレンチを形成した後、このトレンチ内にドレイン電極を形成する方法である。
【０００４】
しかし、等方性エッチングにより形成したトレンチは、一般的に、その内壁が曲面になる。従って、トレンチの開口部付近の半導体層は、庇状に尖った形状になる場合がある。そして、このようなトレンチ内にドレイン電極を形成すると、ドレイン電極の熱膨張率と半導体材の熱膨張率との差、あるいはドレイン電極の内部応力から、この尖った部分に局部的な応力が印加される場合がある。これにより、この尖った部分が欠けたり、この尖った部分とドレイン電極との間で剥がれが生じたりする場合がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２７８３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、半導体層に印加される応力が緩和される半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第１導電形の第２半導体層と、前記第２半導体層の上に選択的に設けられた第２導電形の第３半導体層と、前記第３半導体層の上に設けられた第１導電形の第４半導体層と、前記第２半導体層、前記第３半導体層、および前記第４半導体層に絶縁膜を介して設けられた第１電極と、前記第４半導体層の上に設けられ、前記第４半導体層に接続された第２電極と、前記第２電極とは離間し、一端が前記第１半導体層に接し、他端が前記第２半導体層の表面の側に位置し、前記第２電極との並ぶ方向に対して平行な方向の切断面において、前記一端側の幅より前記他端側の幅が広い第３電極と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る半導体装置の一部を表す模式的断面図である。
【図２】図２（ａ）〜図２（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図３】図３（ａ）〜図３（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図４】図４（ａ）〜図４（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図５】図５（ａ）〜図５（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図６】図６（ａ）〜図６（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図７】図７（ａ）〜図７（ｃ）は、第１実施形態に係る等方性エッチングをさらに詳細に表す模式的断面図である。
【図８】図８（ａ）〜図８（ｃ）は、参考例に係る等方性エッチングを表す模式的断面図である。
【図９】図９（ａ）は、参考例に係る半導体装置を表す模式的断面図であり、図９（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。
【図１０】図１０（ａ）は、第２実施形態の第１例に係る半導体装置の一部を表す模式的断面図であり、図１０（ｂ）は、第２実施形態の第２例に係る半導体装置の一部を表す模式的断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る半導体装置の一部を表す模式的断面図である。
【００１１】
ここで、図１（ｂ）には、図１（ａ）のＡ−Ａ’線に沿った位置での断面が表されている。
【００１２】
第１実施形態に係る半導体装置１は、ドレイン電極１０が半導体装置１の上面側に設けられたアップドレイン型のＭＯＳＦＥＴである。
【００１３】
半導体装置１は、第１半導体層（以下、例えば、ドレイン領域２２）と、第２半導体層（以下、例えば、ドリフト領域２１）と、第３半導体層（以下、例えば、ベース領域３０）と、第４半導体層（以下、例えば、ソース領域４０）と、ゲート絶縁膜５１と、第１電極（以下、例えば、ゲート電極５０）と、第２電極（以下、例えば、ソース電極１１）と、第３電極（以下、例えば、ドレイン電極１０）と、第５半導体層（以下、例えば、ｎ＋半導体領域４１）と、を備える。
【００１４】
実施形態において、半導体領域２０は、ドレイン領域２２と、ドレイン領域２２の上側に設けられたドリフト領域２１とで定義される。ドリフト領域２１の導電形は、ｎ形である。ドレイン領域２２の導電形は、ｎ＋形である。ドレイン領域２２の不純物濃度は、ドリフト領域２１の不純物濃度に比べて高い。
【００１５】
ベース領域３０は、ドリフト領域２１の上に選択的に設けられている。ベース領域３０の導電形は、ｐ形である。ソース領域４０は、ベース領域３０の上に設けられている。ソース領域４０の導電形は、ｎ＋形である。ゲート電極５０は、ドリフト領域２１、ベース領域３０、およびソース領域４０にゲート絶縁膜５１を介して設けられている。このトレンチゲート構造のゲート電極５０は、例えば、図１（ａ）、（ｂ）のＸ方向に延在している。
【００１６】
ソース電極１１は、ソース領域４０の上に設けられている。ソース電極１１は、ソース領域４０に接続されている。ドレイン電極１０は、ソース電極１１とは離間して並んでいる。ドレイン電極１０の下端１０ｄは、半導体領域２０の中に位置している。ドレイン電極１０の一端（例えば、下端１０ｄ）は、ドレイン領域２２に接している。一方、ドレイン電極の他端（例えば、上端１０ｕ）は、ドリフト領域２１の表面２１ｕの側に位置している。
【００１７】
ドレイン電極１０においては、上記の一端側の幅よりも、上記の他端側の幅が広くなっている。例えば、ドレイン電極１０とソース電極１１とが並ぶ方向（例えば、図１（ａ）に表すＹ方向）に対して平行にドレイン電極１０を切断した切断面１０ｃｓでは、切断面１０ｃｓの少なくとも一部の幅Ｗが下端１０ｄに向かうほど狭くなっている。ここで、「幅」とは、ドレイン電極１０が延在する方向に対して垂直にドレイン電極１０を切断した場合のドレイン電極１０の幅である。例えば、半導体領域２０内に設けられたドレイン電極１０の切断面１０ｃｓの形状は、下側に向かうほど狭くなる順テーパ型になっている。
【００１８】
ｎ＋半導体領域４１は、ドリフト領域２１の上に選択的に設けられている。ｎ＋半導体領域４１は、ベース領域３０が設けられていないドリフト領域２１の上に選択的に設けられている。ドレイン電極１０は、半導体領域２０およびｎ＋半導体領域４１に接続されている。
【００１９】
ｎ＋半導体領域４１は、ドレイン電極１０に接する第１面４１ｓａと、ドレイン電極１０に接し、第１面４１ｓａに連なる第２面４１ｓｂと、を有している。第１面４１ｓａと第２面４１ｓｂとのなす角は、直角または鈍角である。図１（ｂ）には、一例として、第１面４１ｓａと第２面４１ｓｂとのなす角が鈍角の例が示されている。ｎ＋半導体領域４１は、ドレイン電極１０に、例えば、オーミック接触をしている。
【００２０】
ｎ＋半導体領域４１の深さは、例えば、ソース領域４０の深さと同じである。ｎ＋半導体領域４１の不純物濃度は、例えば、ソース領域４０の不純物濃度と同じである。
【００２１】
ｎ＋半導体領域４１とドリフト領域２１とからなる半導体領域の不純物濃度は、ソース電極１１とドレイン電極１０とが並ぶ方向（例えば、Ｘ方向またはＹ方向）に対して垂直な方向（例えば、Ｚ方向）において、連続的に減少している。
【００２２】
実施形態では、一例として、不純物濃度プロファイルにおいて、１×１０１７（atoms/cm3）以上の不純物濃度の領域をドレイン領域２２、１×１０１７（atoms/cm3）未満の不純物濃度の領域をドリフト領域２１としている。ｎ＋半導体領域４１の不純物濃度は、ドリフト領域２１の不純物濃度よりも高い。但し、ドレイン領域２２とドリフト領域２１との境界を決定する不純物濃度はこの濃度に限定されるものではない。
【００２３】
図１（ａ）のソース電極１１の下側には、ベース領域３０と、ソース領域４０と、ゲート電極５０と、が位置している。半導体領域２０の上には、層間絶縁膜７０が設けられている。層間絶縁膜７０は、ソース電極１１と半導体領域２０との間、またはドレイン電極１０と半導体領域２０との間に設けられている。
【００２４】
また、ドレイン電極１０は、ベース領域３０と、ソース領域４０と、ゲート電極５０と、を囲んでいる。ｎ＋半導体領域４１は、ベース領域３０と、ソース領域４０と、ゲート電極５０と、を囲んでいる。また、ゲートパッド５０ｐは、ゲート電極５０に電気的に接続されている。
【００２５】
実施形態に係る半導体領域２０、３０、４０は、例えば、シリコン（Ｓｉ）、シリコン炭化物（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）等を含む。ドレイン電極１０、ソース電極１１、およびゲートパッド５０ｐは、例えば、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、チタン（Ｔｉ）、等の少なくともいずれかの金属、またはポリシリコン等の導電体を含む。ゲート電極５０の材料は、不純物元素が導入された半導体（例えば、ポリシリコン）、もしくは金属（例えば、タングステン）を含む。また、実施形態に係る「絶縁膜」は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）等を含む。
【００２６】
また、実施形態では、ｎ＋形、ｎ形を「第１導電形」とし、ｐ形を「第２導電形」としてもよい。ｎ＋形、ｎ形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等があげられる。ｐ形の不純物元素としては、例えば、ホウ素（Ｂ）等があげられる。
【００２７】
第１実施形態に係る半導体装置１の製造過程について説明する。
【００２８】
図２（ａ）〜図６（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【００２９】
図２（ａ）〜図６（ｂ）には、図１（ａ）のＡ−Ａ’線の位置に対応した模式的断面が表されている。
【００３０】
図２（ａ）に表すように、半導体領域２０（ドリフト領域２１）の上に、マスク層９０をパターニングする。続いて、マスク層９０から露出されたドリフト領域２１にＲＩＥ（Reactive Ion Etching）を行い、ドリフト領域２１に第１トレンチ（以下、例えば、トレンチ２０ｔａ）を形成する。この後、マスク層９０を除去する。
【００３１】
次に、図２（ｂ）に表すように、トレンチ２０ｔａの内壁と、ドリフト領域２１の上に、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）等によってゲート絶縁膜５１を形成する。
【００３２】
次に、図３（ａ）に表すように、トレンチ２０ｔａの中にゲート絶縁膜５１を介してゲート電極５０を形成する。
【００３３】
次に、図３（ｂ）に表すように、ゲート電極５０が設けられていないドリフト領域２１の上にマスク層９１をパターニングする。続いて、マスク層９１から露出されたドリフト領域２１の表層に、ｐ形不純物元素をイオン注入する。この後、アニール処理を行う。これにより、ドリフト領域２１の表層にベース領域３０が選択的に形成される。ベース領域３０は、ゲート絶縁膜５１に接している。この後、マスク層９１を除去する。
【００３４】
次に、図４（ａ）に表すように、隣り合うゲート電極５０間のベース領域３０と、ベース領域３０が設けられていないドリフト領域２１と、のそれぞれが覆われないマスク層９２をパターニングする。続いて、マスク層９２によって覆われないベース領域３０の表層と、マスク層９２によって覆われないドリフト領域２１の表層に、ｎ形不純物元素をイオン注入する。この後、アニール処理を行う。
【００３５】
これにより、ベース領域３０の表層に、ソース領域４０が形成される。ベース領域３０は、ゲート絶縁膜５１に接している。ソース領域４０の形成と同時に、ドリフト領域２１の表層には、ｎ＋半導体領域４１が選択的に形成される。ｎ＋半導体領域４１は、ベース領域３０が設けられていないドリフト領域２１の表層に選択的に形成される。この後、マスク層９２を除去する。
【００３６】
次に、図４（ｂ）に表すように、ｎ＋半導体領域４１の上、ドリフト領域２１の上、ソース領域４０の上に設けられたゲート絶縁膜５１の上に絶縁膜を積層し、この絶縁膜とゲート絶縁膜５１とをあわせた層間絶縁膜７０を形成する。
【００３７】
次に、図５（ａ）に表すように、ソース領域４０と、ソース領域４０に隣り合うベース領域３０の一部と、ｎ＋半導体領域４１の一部と、のそれぞれが覆われないマスク層９３をパターニングする。続いて、マスク層９３から開口された層間絶縁膜７０をＲＩＥにより除去する。
【００３８】
次に、図５（ｂ）に表すように、ｎ＋半導体領域４１の一部を開口するマスク層９４をパターニングする。
【００３９】
次に、図６（ａ）に表すように、マスク層９４から開口されたｎ＋半導体領域４１と、マスク層９４から開口されたｎ＋半導体領域４１の下のドリフト領域２１と、を等方性エッチングによりエッチングする。これにより、ドリフト領域２１に、第２トレンチ（以下、トレンチ２０ｔｂ）が形成される。
【００４０】
ここで、ｎ＋半導体領域４１とドリフト領域２１とからなる領域の不純物濃度は、ソース電極１１とドレイン電極１０とが並ぶ方向（例えば、Ｘ方向またはＹ方向）に対して垂直な方向（例えば、Ｚ方向）において、連続的に減少している。
【００４１】
従って、マスク層９４から開口されたｎ＋半導体領域４１と、マスク層９４から開口されたｎ＋半導体領域４１の下のドリフト領域２１と、を等方性エッチングによりエッチングすると、順テーパ形状のトレンチ２０ｔｂが形成される。トレンチ２０ｔｂの形成については後に詳述する。
【００４２】
次に、図６（ｂ）に表すように、トレンチ２０ｔｂの中、ｎ＋半導体領域４１の上、層間絶縁膜７０の上、ベース領域３０の上、ソース領域４０の上、およびトレンチゲートの上に、電極層１２を形成する。電極層１２の材料は、ソース電極１１の材料またはドレイン電極１０の材料と同じである。
【００４３】
この後、電極層１２をＲＩＥによりに分割して、図１（ｂ）に表すように、ソース電極１１と、ドレイン電極１０と、が形成される。ソース電極１１は、ソース領域４０の上において、ソース領域４０に接続されている。ドレイン電極１０は、トレンチ２０ｔｂの中およびｎ＋半導体領域４１の上に形成される。
【００４４】
図７（ａ）〜図７（ｃ）は、第１実施形態に係る等方性エッチングをさらに詳細に表す模式的断面図である。
【００４５】
シリコン（Ｓｉ）を含む半導体層の等方性エッチングで用いられるガスは、例えば、ＳＦ６、ＮＦ６、ＣＦ４等のフッ素含有ガス、Ｃｌ２、ＨＣｌ等の塩素含有ガス、ＨＢｒ、Ｂｒ２等の臭素含有ガス等である。
【００４６】
これらのガスに含まれるハロゲンと、シリコンと、の結合エネルギーは、シリコンとシリコンとの結合エネルギーよりも高い。つまり、シリコンは、シリコン自体よりもハロゲンと反応し易い。それ故、ハロゲン含有ガスがシリコンを含む半導体層のエッチングガスとして用いられる。
【００４７】
また、ハロゲンは、電気陰性度が高い。従って、ハロゲンは、電子過剰な物質と反応し易い。例えば、ホウ素（Ｂ）が注入されたｐ形半導体層よりも、リン（Ｐ）が注入されたｎ形半導体層の方がハロゲン含有ガスと反応し易い。すなわち、ｐ形半導体層よりもｎ形半導体層の方がハロゲン含有ガスによって速くエッチングされる。これは、ｎ形半導体層の方がｐ形半導体層よりも電子が多く含まれているからである。また、同じｎ形半導体層であっても、ｎ形半導体層よりもｎ形不純物元素を多く含むｎ＋形半導体層の方がハロゲン含有ガスによって速くエッチングされる。
【００４８】
図７（ａ）に表す第１実施形態に係るｎ＋半導体領域４１およびドリフト領域２１において、ｎ＋半導体領域４１とドリフト領域２１とからなる領域（点Ｐと点Ｑとの間の領域）の不純物濃度は、一例として、Ｚ方向において連続的に減少している。
【００４９】
このような領域に、図７（ｂ）のように等方性エッチングを施すと、トレンチ２０ｔｂの底部２０ｂｔのエッチング速度は、点Ｑの位置に近づくほど徐々に遅くなる。一方、トレンチ２０ｔｂの側壁２０ｓｗのエッチング速度は、点Ｑの高さの位置よりも点Ｐの高さの位置の方が速い。
【００５０】
図７（ｃ）に、トレンチ２０ｔｂの底部２０ｂｔがドレイン領域２２に到達した様子を示す。第１実施形態では、点Ｐから点Ｑに向かうほど、トレンチの幅が狭くなる順テーパ形状のトレンチ２０ｔｂが形成される。ここで、「幅」とは、トレンチ２０ｔｂが延在する方向に対して垂直にトレンチ２０ｔｂを切断した場合のトレンチ２０ｔｂの幅である。
【００５１】
一方。図８（ａ）〜図８（ｃ）は、参考例に係る等方性エッチングを表す模式的断面図である。
【００５２】
図８（ａ）に表す参考例では、ｎ＋半導体領域４１が設けられていない。また、ドリフト領域２１（点Ｐと点Ｑとの間の領域）の不純物濃度は、Ｚ方向において同じ濃度になっている。
【００５３】
このようなドリフト領域２１に、図８（ｂ）のように等方性エッチングを施すと、トレンチ２０ｔｂ’の底部２０ｂｔおよび側壁２０ｓｗのエッチング速度が略同じになる。
【００５４】
従って、トレンチ２０ｔｂ’の底部２０ｂｔがドレイン領域２２に到達すると、図８（ｃ）に示すように、トレンチ２０ｔｂ’の側壁２０ｓｗが曲面状になる。
【００５５】
第１実施形態に係る半導体装置１の効果について説明する。
【００５６】
図９（ａ）は、参考例に係る半導体装置を表す模式的断面図であり、図９（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。
【００５７】
ここで、図９（ａ）および図９（ｂ）には、ドレイン電極付近の拡大図が表されている。
【００５８】
図９（ａ）に表す参考例では、ドレイン電極１０’に接するドリフト領域２１の側壁２０ｓｗの上端付近の面２１ｓａと、この面２１ｓａに連なる面２１ｓｂとのなす角が鋭角になっている。このような尖った部分（矢印Ａ’で示す部分）には、ドレイン電極１０’の熱膨張率と半導体材の熱膨張率との差から、熱履歴による応力あるいはドレイン電極１０’の内部応力（例えば、引張応力）が局所的に印加される。これにより、この尖った部分において、欠けが生じたり、この尖った部分とドレイン電極１０’との間で剥がれが生じたりする場合がある。
【００５９】
これに対し、ｎ＋半導体領域４１の第１面４１ｓａと第２面４１ｓｂとのなす角は、鈍角である。従って、矢印Ａで示す部分に印加される応力（例えば、引張応力）は、参考例に比べて緩和される。これにより、矢印Ａで示す部分においては、欠けが生じ難くなり、さらに、矢印Ａで示す部分とドレイン電極１０との間で剥がれが生じ難くなる。なお、ｎ＋半導体領域４１の第１面４１ｓａと第２面４１ｓｂとのなす角が直角でも、矢印Ａで示す部分に印加される応力（例えば、引張応力）は、参考例に比べて緩和される。
【００６０】
また、ｎ＋半導体領域４１がドレイン電極１０にオーミック接触をしている場合には、半導体装置１がオン時において、電子電流がｎ＋半導体領域４１をも経由してドレイン電極１０に排出される。これにより、半導体装置１のオン抵抗が低減する。
【００６１】
また、半導体装置１がオフ時には、ベース領域３０とソース領域４０との接合部からドレイン電極１０およびソース電極１１の双方に向かって空乏層が延びる。半導体装置１では、ドリフト領域２１に比べて不純物濃度が高いｎ＋半導体領域４１をドレイン電極１０とベース領域３０との間に設けている。これにより、ドリフト領域２１における空乏層の延びがｎ＋半導体領域４１によって抑制され、所謂パンチスルーが確実に抑えられる。
【００６２】
また、ドレイン電極１０は、ソース電極１１を囲んでいる。従って、半導体装置１のオン時には、ソース電極１１とドレイン電極１０との間に流れる電子電流が局所的に集中し難くなる。つまり、半導体装置１を長時間使用し続けても、半導体装置１内で局所的な発熱が起き難くなり、局所的な熱ダメージが回避される。
【００６３】
また、トレンチ２０ｔｂにおいては、その幅がドレイン電極１０に向かうほど狭くなる順テーパ形状をしている。これにより、ドレイン電極１０をトレンチ２０ｔｂ内に形成する際には、ドレイン電極１０の段差被覆性が良好になる。
【００６４】
（第２実施形態）  
図１０（ａ）は、第２実施形態の第１例に係る半導体装置の一部を表す模式的断面図であり、図１０（ｂ）は、第２実施形態の第２例に係る半導体装置の一部を表す模式的断面図である。
【００６５】
ここで、図１０（ａ）、（ｂ）は、ドレイン電極付近の拡大図である。
【００６６】
図１０（ａ）に表す半導体装置２Ａにおいては、ドレイン電極１５が第１領域１５ａと、第２領域１５ｂと、を有する。第２領域１５ｂは、第１領域１５ａの下側に設けられている。第１領域１５ａとドリフト領域２１との境界は、順テーパ形状であるのに対して、第２領域１５ｂとドリフト領域２１との境界は、曲面になっている。また、ｎ＋半導体領域４１の第１面４１ｓａと第２面４１ｓｂとのなす角は、直角または鈍角である。
【００６７】
半導体装置２Ａにおいては、点Ｐと点Ｒとの間の不純物濃度は、Ｚ方向において連続的に減少し、点Ｒと点Ｑとの間の不純物濃度は、Ｚ方向において略同じ濃度になっている。ここで、点Ｒの位置は、第１領域１５ａと第２領域１５ｂとの間に対応している。
【００６８】
従って、ドレイン電極１５を形成するためのトレンチを等方性エッチングによって形成すると、そのトレンチの側壁は、点Ｐの高さから点Ｒの高さまでは順テーパ形状になるのに対し、点Ｒの高さから点Ｑの高さまでは曲面になる。
【００６９】
半導体装置２Ａにおいても、ｎ＋半導体領域４１の第１面４１ｓａと第２面４１ｓｂとのなす角は、鈍角または直角であるので、矢印Ａで示す部分に印加される応力が緩和される。従って、半導体装置２Ａは、半導体装置１と同じ効果を奏する。
【００７０】
図１０（ｂ）に表す半導体装置２Ｂにおいては、ドレイン電極１６が第１領域１６ａと、第２領域１６ｂと、を有する。第２領域１６ｂは、第１領域１６ａの下側に位置している。
【００７１】
ここで、第１領域１６ａとドリフト領域２１との境界と、第２領域１６ｂとドリフト領域２１との境界と、は順テーパ形状になっている。但し、第２領域１６ｂとドリフト領域２１との境界の傾斜は、第１領域１６ａとドリフト領域２１との境界の傾斜よりも強くなっている。また、ｎ＋半導体領域４１の第１面４１ｓａと第２面４１ｓｂとのなす角は、直角または鈍角である。
【００７２】
半導体装置２Ｂにおいては、点Ｐと点Ｒとの間の不純物濃度と、点Ｒと点Ｑとの間の不純物濃度と、はＺ方向において連続的に減少している。但し、点Ｒと点Ｑとの間の勾配は、点Ｐと点Ｒとの間の勾配に比べて強くなっている。
【００７３】
従って、ドレイン電極１６を形成するためのトレンチを等方性エッチングによって形成すると、第２領域１６ｂとドリフト領域２１との境界の傾斜が第１領域１６ａとドリフト領域２１との境界の傾斜よりも強くなる。
【００７４】
半導体装置２Ｂにおいても、ｎ＋半導体領域４１の第１面４１ｓａと第２面４１ｓｂとのなす角は、鈍角または直角であるので、矢印Ａで示す部分に印加される応力が緩和される。従って、半導体装置２Ｂは、半導体装置１と同じ効果を奏する。
【００７５】
また、半導体装置２Ｂにおいては、第２領域１６ｂとドリフト領域２１との境界の傾斜が第１領域１６ａとドリフト領域２１との境界の傾斜よりも強くなっている。これにより、ドレイン電極１６とドレイン領域２２との接触面積１６ｓが半導体装置１に比べて増加している。これにより、ドレイン電極１６とソース電極１１との間のオン抵抗が半導体装置１に比べてさらに減少する。
【００７６】
上記の実施形態では、「部位Ａは部位Ｂの上に設けられている」と表現された場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合の他に、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられる場合がある。また、「部位Ａは部位Ｂの上に設けられている」は、部位Ａと部位Ｂとを反転させて部位Ａが部位Ｂの下に位置した場合や、部位Ａと部位Ｂとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
【００７７】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７８】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００７９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８０】
１、２Ａ、２Ｂ  半導体装置、  １０、１５、１６  ドレイン電極（第３電極）、  １０ｃｓ  切断面、  １０ｄ  下端、  １１  ソース電極（第２電極）、  １２  電極層、  １５ａ、１６ａ  第１領域、  １５ｂ、１６ｂ  第２領域、  ２０  半導体領域（第１半導体領域）、  ２０ｂｔ  底部、  ２０ｓｗ  側壁、  ２０ｔａ  トレンチ（第１トレンチ）、  ２０ｔｂ  トレンチ（第２トレンチ）、  ２１  ドリフト領域（第２半導体層）、  ２１ｓａ、２１ｓｂ  面、  ２２  ドレイン領域（第１半導体層）、  ３０  ベース領域（第３半導体層）、  ４０  ソース領域（第４半導体層）、  ４１  ｎ＋半導体領域（第５半導体層）、  ４１ｓａ  第１面、  ４１ｓｂ  第２面、  ５０  ゲート電極（第１電極）、  ５０ｐ  ゲートパッド、  ５１  ゲート絶縁膜、  ７０  層間絶縁膜、  ９０、９１、９２、９３、９４  マスク層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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