(57)【要約】【課題】駆動トランジスタのしきい値電圧の補償を十分に行うことを目的の一つとする。【解決手段】ソース初期化期間及びゲート初期化期間に続くオフセットキャンセル期間において第１のスイッチ及び第２のスイッチをオンにして、駆動トランジスタのゲートに初期化信号を与え、かつ第１の電源線から駆動トランジスタに電流を流してソース電位を高電位側にシフトさせ、オフセットキャンセル期間に続く映像信号書込期間において第１のスイッチをオン及び第２のスイッチをオフにして、駆動トランジスタのゲートに映像信号電位を与え、かつ駆動トランジスタのドレインに第１のリセット電位より高く第１の電源線の電位より低い第２のリセット電位を与え、映像信号書込期間に続く表示期間において第１のスイッチをオフ及び第２のスイッチをオンにして、第１の電源線から発光素子に駆動トランジスタのゲート電位に応じた電流を流す表示装置の駆動方法が提供される。【選択図】図４
2016197143.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位が与えられる第１の電源線と、前記第１の電位より低電位である第２の電位が与えられる第２の電源線との間に設けられた発光素子と、前記第１の電源線に電気的に接続され前記発光素子に流れる電流を制御する駆動トランジスタと、を含む画素が設けられた表示装置の駆動方法であって、
前記駆動トランジスタに対し、ゲートに前記第１の電位より低電位の初期化電位を与えた状態で、ドレインに前記第１の電源線から前記第１の電位を印加し、
前記駆動トランジスタに対し、ドレインに前記第１の電位より低電位であって前記初期化電位よりも高い電位を印加し、ゲートに映像信号に基づく電位を印加し、
前記駆動トランジスタに対し、ゲートに前記映像信号に基づいた電位を保持した状態で、ドレインに前記第１の電源線から前記第１の電位を印加して、前記発光素子に電流を流すこと、を特徴とする表示装置の駆動方法。
【請求項２】
前記駆動トランジスタに対し、ゲートに前記第１の電位より低電位の初期化電位を与えた状態で、ドレインに前記第１の電源線から前記第１の電位を印加することを、複数回行う、請求項１に記載の表示装置の駆動方法。
【請求項３】
前記駆動トランジスタに対し、ゲートに前記第１の電位より低電位の初期化電位を与えた状態で、ドレインに前記第１の電源線から前記第１の電位を印加することで、ゲート−ソース間に前記初期化電位から前記駆動トランジスタのしきい値電圧分変化した電圧を保持させる、請求項１又は２に記載の表示装置の駆動方法。
【請求項４】
前記駆動トランジスタに対し、ゲートに前記第１の電位より低電位の初期化電位を与えた状態で、ドレインに前記第１の電源線から前記第１の電位を印加した後、
前記駆動トランジスタに対し、ゲートに前記第１の電位より低電位の初期化電位を与えた状態で、ドレインに前記第１の電位より低電位であって前記初期化電位よりも高い電位を印加する、請求項１に記載の表示装置の駆動方法。
【請求項５】
前記駆動トランジスタに対し、ゲートに前記第１の電位より低電位の初期化電位を与えた状態で、ドレインに前記第１の電位より低電位であって前記初期化電位よりも高い電位を印加することを、複数回行う、請求項４に記載の表示装置の駆動方法。
【請求項６】
第１の電位が与えられる第１の電源線と、前記第１の電位より低電位である第２の電位が与えられる第２の電源線との間に設けられた発光素子と、前記発光素子と前記第１の電源線との間に設けられ、前記発光素子とソースが電気的に接続される駆動トランジスタと、映像信号及び初期化信号が与えられる信号線と前記駆動トランジスタのゲートとの電気的接続を制御する第１のスイッチと、前記第１の電源線と前記駆動トランジスタのドレインとの電気的接続を制御する第２のスイッチと、を含む画素を有する表示装置の駆動方法であって、
ソース初期化期間において、前記第１のスイッチ及び前記第２のスイッチをオフにして、前記駆動トランジスタのドレインに第１のリセット電位を与え、
前記ソース初期化期間に続くゲート初期化期間において、前記第１のスイッチをオン及び前記第２のスイッチをオフにして、前記信号線から前記駆動トランジスタのゲートに前記第１のリセット電位より高い電位の初期化信号を与え、
前記ゲート初期化期間に続くオフセットキャンセル期間において、前記第１のスイッチ及び前記第２のスイッチをオンにして、前記駆動トランジスタのゲートに初期化信号を与え、かつ前記第１の電源線から前記駆動トランジスタに電流を流してソース電位を高電位側にシフトさせ、
前記オフセットキャンセル期間に続く映像信号書込期間において、前記第１のスイッチをオン及び前記第２のスイッチをオフにして、前記駆動トランジスタのゲートに映像信号電位を与え、かつ前記駆動トランジスタのドレインに前記第１のリセット電位より高く前記第１の電源線の電位より低い第２のリセット電位を与え、
前記映像信号書込期間に続く表示期間において、前記第１のスイッチをオフ及び前記第２のスイッチをオンにして、前記第１の電源線から前記発光素子に前記駆動トランジスタのゲート電位に応じた電流を流すことを特徴とする表示装置の駆動方法。
【請求項７】
前記ゲート初期化期間に続く前記オフセットキャンセル期間において、前記第１のスイッチ及び前記第２のスイッチをオンにして、前記駆動トランジスタのゲートに初期化信号を与え、かつ前記第１の電源線から前記駆動トランジスタに電流を流す動作を複数回行う、請求項６に記載の表示装置の駆動方法。
【請求項８】
前記画素が行方向及び列方向に配列されており、
前記ソース初期化期間、前記ゲート初期化期間、前記オフセットキャンセル期間が、隣接する２行で同時に行われる、請求項６に記載の表示装置の駆動方法。
【請求項９】
第１の電位が与えられる第１の電源線と、前記第１の電位より低電位である第２の電位が与えられる第２の電源線との間に設けられた発光素子と、前記発光素子と前記第１の電源線との間に設けられ、前記発光素子とソースが電気的に接続される駆動トランジスタと、映像信号及び初期化信号が与えられる信号線と前記駆動トランジスタのゲートとの電気的接続を制御する第１のスイッチと、前記第１の電源線と前記駆動トランジスタのドレインとの電気的接続を制御する第２のスイッチと、を含む画素を有する表示装置の駆動方法であって、
ソース初期化期間において、前記第１のスイッチ及び前記第２のスイッチをオフにして、前記駆動トランジスタのドレインに第１のリセット電位を与え、
前記ソース初期化期間に続くゲート初期化期間において、前記第１のスイッチをオン及び前記第２のスイッチをオフにして、前記信号線から前記駆動トランジスタのゲートに前記第１のリセット電位より高い電位の初期化信号を与え、
前記ゲート初期化期間に続く第１のオフセットキャンセル期間において、前記第１のスイッチ及び前記第２のスイッチをオンにして、前記駆動トランジスタのゲートに初期化信号を与え、かつ前記第１の電源線から前記駆動トランジスタに電流を流してソース電位を高電位側にシフトさせ、
前記第１のオフセットキャンセル期間に続く第２のオフセットキャンセル期間において、前記第１のスイッチをオン及び前記第２のスイッチをオフにして、前記前記駆動トランジスタのゲートに初期化信号を与え、かつ前記駆動トランジスタのドレインに前記第１のリセット電位より高く前記第１の電源線の電位より低い第２のリセット電位を与え、
前記第２のオフセットキャンセル期間に続く映像信号書込期間において、前記第１のスイッチをオン及び前記第２のスイッチをオフにして、前記駆動トランジスタのゲートに映像信号電位を与え、かつ前記駆動トランジスタのドレインに前記第１のリセット電位より高く前記第１の電源線の電位より低い第２のリセット電位を与え、
前記映像信号書込期間に続く表示期間において、前記第１のスイッチをオフ及び前記第２のスイッチをオンにして、前記第１の電源線から前記発光素子に前記駆動トランジスタのゲート電位に応じた電流を流すことを特徴とする表示装置の駆動方法。
【請求項１０】
前記ゲート初期化期間に続く前記第１のオフセットキャンセル期間において、前記第１のスイッチ及び前記第２のスイッチをオンにして、前記駆動トランジスタのゲートに初期化信号を与え、かつ前記第１の電源線から前記駆動トランジスタに電流を流す動作を複数回行う、請求項９に記載の表示装置の駆動方法。
【請求項１１】
前記第１のオフセットキャンセル期間に続く前記第２のオフセットキャンセル期間において、前記第１のスイッチをオン及び前記第２のスイッチをオフにして、前記前記駆動トランジスタのゲートに初期化信号を与え、かつ前記駆動トランジスタのドレインに前記第１のリセット電位より高く前記第１の電源線の電位より低い第２のリセット電位を与える動作を複数回行う、請求項９に記載の表示装置の駆動方法。
【請求項１２】
前記画素が行方向及び列方向に配列されており、
前記ソース初期化期間、前記ゲート初期化期間、前記オフセットキャンセル期間が、隣接する２行で同時に行われる、請求項９に記載の表示装置の駆動方法。
【請求項１３】
第１の電位が与えられる第１の電源線と、前記第１の電位より低電位である第２の電位が与えられる第２の電源線との間に設けられた発光素子と、前記発光素子と前記第１の電源線との間に設けられ、前記発光素子とソースが電気的に接続される駆動トランジスタと、映像信号及び初期化信号が与えられる信号線と前記駆動トランジスタのゲートとの電気的接続を制御する第１のスイッチと、前記第１の電源線と前記駆動トランジスタのドレインとの電気的接続を制御する第２のスイッチと、を含む画素と、
前記第１のスイッチ及び前記第２のスイッチのオンオフ動作を制御し、前記信号線に前記映像信号及び初期化信号を与え、前記駆動トランジスタに第１のリセット電位及び第２のリセット電位を与える駆動回路と、を有し、
前記第１のスイッチ及び前記第２のスイッチをオフにして、前記駆動トランジスタのドレインに前記第１のリセット電位を与えるソース初期化期間と、
前記ソース初期化期間に続き、前記第１のスイッチをオン及び前記第２のスイッチをオフにして、前記信号線から前記駆動トランジスタのゲートに前記第１のリセット電位より高い電位の初期化信号を与えるゲート初期化期間と、
前記ゲート初期化期間に続き、前記第１のスイッチ及び前記第２のスイッチをオンにして、前記駆動トランジスタのゲートに初期化信号を与え、かつ前記第１の電源線から前記駆動トランジスタに電流を流してソース電位を高電位側にシフトさせる第１のオフセットキャンセル期間と、
前記第１のオフセットキャンセル期間に続き、前記第１のスイッチをオン及び前記第２のスイッチをオフにして、前記駆動トランジスタのゲートに映像信号電位を与え、かつ前記駆動トランジスタのドレインに前記第１のリセット電位より高く前記第１の電源線の電位より低い前記第２のリセット電位を与える映像信号書込期間と、
前記映像信号書込期間に続き、前記第１のスイッチをオフ及び前記第２のスイッチをオンにして、前記第１の電源線から前記発光素子に前記駆動トランジスタのゲート電位に応じた電流を流す表示期間と、が設けられていることを特徴とする表示装置。
【請求項１４】
前記オフセットキャンセル期間は、前記第１のスイッチ及び前記第２のスイッチをオンにして、前記駆動トランジスタのゲートに初期化信号を与え、かつ前記第１の電源線から前記駆動トランジスタに電流を流す動作を複数回行う、請求項１３に記載の表示装置。
【請求項１５】
前記第１のオフセットキャンセル期間に加え、前記第１のスイッチをオン及び前記第２のスイッチをオフにして、前記前記駆動トランジスタのゲートに初期化信号を与え、かつ前記駆動トランジスタのドレインに前記第１のリセット電位より高く前記第１の電源線の電位より低い第２のリセット電位を与える第２のオフセットキャンセル期間を有する、請求項１３に記載の表示装置。
【請求項１６】
前記画素が行方向及び列方向に配列されており、
前記ソース初期化期間、前記ゲート初期化期間、前記第１のオフセットキャンセル期間、前記第２のオフセットキャンセル期間が、隣接する２行で同時に行われる、請求項１３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、本明細書で開示される発明の一実施形態は、画素に発光素子が設けられた表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
エレクトロルミネセンス材料をアノード（陽極）及びカソード（陰極）として区別される一対の電極で挟んだ構造の発光素子が知られている。発光素子は、アノードとカソード間に所定の電位差を与えると発光し、発光強度は発光素子に流れる電流量によって制御可能とされている。
【０００３】
このような発光素子によって画素を形成した表示装置が開発されている。各画素には、発光素子に流れる電流を制御する駆動トランジスタと、当該駆動トランジスタの動作を制御する回路がさらに設けられている。発光素子の発光輝度は電流値によって制御される。そのため、駆動トランジスタは電流値を正確に制御する必要がある。駆動トランジスタに特性ばらつきがあると、その影響を受けて発光素子の輝度が画素間で変動するため、これを補正するための技術が必要とされている。
【０００４】
これに対し、駆動トランジスタの特性ばらつきを補償するための回路を各画素に設けた表示装置が開示されている（特許文献１参照）。この表示装置の画素は、発光素子に電気的に接続する駆動トランジスタの他に、当該駆動トランジスタのゲートとソース間に電気的に接続される容量素子と、当該ゲートと信号線との電気的に接続を制御するスイッチング素子、駆動トランジスタのドレインと高電位電源線との電気的に接続を制御するスイッチング素子、ソースとリセット信号線との電気的に接続を制御するスイッチング素子を含んで構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−０８５３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
表示装置は、発光素子が発光して画像を表示する期間（発光期間）の他に、各画素に映像信号を書き込むための映像信号書き込み期間が必要とされている。これに加え、各画素の駆動トランジスタの特性ばらつきを補償するために、ゲート電位を初期化するリセット期間、しきい値電圧を補償するためのオフセットキャンセル期間が必要となっている。
【０００７】
例えば、特許文献１で開示される表示装置では、駆動トランジスタのしきい値電圧を補償するオフセットキャンセル期間において、駆動トランジスタのドレインに発光素子の発光動作点付近の電圧を印加している。しかし、表示部における画素の高精細化により画素数が増加すると、１画素当たりに費やすことのできるオフセットキャンセル期間はおのずと短縮されることとなる。また、画素の高精細化に伴う駆動トランジスタの微細化によりキンク現象が発生するなど、トランジスタ特性の悪化も無視できない問題となっている。
【０００８】
これらの要因によりオフセットキャンセルが十分になされず、駆動トランジスタのしきい値電圧が十分に補償されないと、表示装置の画質が劣化してしまうことが問題となっている。
【０００９】
本発明は、このような問題に鑑み、駆動トランジスタのしきい値電圧の補償を十分に行うことを目的の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、第１の電位が与えられる第１の電源線と、第１の電位より低電位である第２の電位が与えられる第２の電源線との間に設けられた発光素子と、第１の電源線に電気的に接続され発光素子に流れる電流を制御する駆動トランジスタとを含む画素が設けられた表示装置の駆動方法であって、駆動トランジスタに対し、ゲートに第１の電位より低電位の初期化電位を与えた状態で、ドレインに第１の電源線から第１の電位を印加し、駆動トランジスタに対し、ドレインに第１の電位より低電位であって初期化電位よりも高い電位を印加し、ゲートに映像信号に基づく電位を印加し、駆動トランジスタに対し、ゲートに映像信号に基づいた電位を保持した状態で、ドレインに第１の電源線から第１の電位を印加して、発光素子に電流を流す表示装置の駆動方法が提供される。
【００１１】
本発明の一実施形態によれば、第１の電位が与えられる第１の電源線と、第１の電位より低電位である第２の電位が与えられる第２の電源線との間に設けられた発光素子と、発光素子と第１の電源線との間に設けられ、発光素子とソースが電気的に接続される駆動トランジスタと、映像信号及び初期化信号が与えられる信号線と駆動トランジスタのゲートとの電気的接続を制御する第１のスイッチと、第１の電源線と駆動トランジスタのドレインとの電気的接続を制御する第２のスイッチとを含む画素を有する表示装置の駆動方法であって、ソース初期化期間において、第１のスイッチ及び第２のスイッチをオフにして、駆動トランジスタのドレインに第１のリセット電位を与え、ソース初期化期間に続くゲート初期化期間において、第１のスイッチをオン及び第２のスイッチをオフにして、信号線から駆動トランジスタのゲートに第１のリセット電位より高い電位の初期化信号を与え、ゲート初期化期間に続くオフセットキャンセル期間において、第１のスイッチ及び第２のスイッチをオンにして、駆動トランジスタのゲートに初期化信号を与え、かつ第１の電源線から駆動トランジスタに電流を流してソース電位を高電位側にシフトさせ、オフセットキャンセル期間に続く映像信号書込期間において、第１のスイッチをオン及び第２のスイッチをオフにして、駆動トランジスタのゲートに映像信号電位を与え、かつ駆動トランジスタのドレインに第１のリセット電位より高く第１の電源線の電位より低い第２のリセット電位を与え、映像信号書込期間に続く表示期間において、第１のスイッチをオフ及び第２のスイッチをオンにして、第１の電源線から発光素子に駆動トランジスタのゲート電位に応じた電流を流す表示装置の駆動方法が提供される。
【００１２】
本発明の一実施形態によれば、第１の電位が与えられる第１の電源線と、第１の電位より低電位である第２の電位が与えられる第２の電源線との間に設けられた発光素子と、発光素子と第１の電源線との間に設けられ、発光素子とソースが電気的に接続される駆動トランジスタと、映像信号及び初期化信号が与えられる信号線と駆動トランジスタのゲートとの電気的接続を制御する第１のスイッチと、第１の電源線と駆動トランジスタのドレインとの電気的接続を制御する第２のスイッチとを含む画素を有する表示装置の駆動方法であって、ソース初期化期間において、第１のスイッチ及び第２のスイッチをオフにして、駆動トランジスタのドレインに第１のリセット電位を与え、ソース初期化期間に続くゲート初期化期間において、第１のスイッチをオン及び第２のスイッチをオフにして、信号線から駆動トランジスタのゲートに第１のリセット電位より高い電位の初期化信号を与え、ゲート初期化期間に続く第１のオフセットキャンセル期間において、第１のスイッチ及び第２のスイッチをオンにして、駆動トランジスタのゲートに初期化信号を与え、かつ第１の電源線から駆動トランジスタに電流を流してソース電位を高電位側にシフトさせ、第１のオフセットキャンセル期間に続く第２のオフセットキャンセル期間において、第１のスイッチをオン及び第２のスイッチをオフにして、駆動トランジスタのゲートに初期化信号を与え、かつ駆動トランジスタのドレインに第１のリセット電位より高く第１の電源線の電位より低い第２のリセット電位を与え、第２のオフセットキャンセル期間に続く映像信号書込期間において、第１のスイッチをオン及び第２のスイッチをオフにして、駆動トランジスタのゲートに映像信号電位を与え、かつ駆動トランジスタのドレインに第１のリセット電位より高く第１の電源線の電位より低い第２のリセット電位を与え、映像信号書込期間に続く表示期間において、第１のスイッチをオフ及び第２のスイッチをオンにして、第１の電源線から発光素子に駆動トランジスタのゲート電位に応じた電流を流す表示装置の駆動方法が提供される。
【００１３】
本発明の一実施形態によれば、第１の電位が与えられる第１の電源線と、第１の電位より低電位である第２の電位が与えられる第２の電源線との間に設けられた発光素子と、発光素子と第１の電源線との間に設けられ、発光素子とソースが電気的に接続される駆動トランジスタと、映像信号及び初期化信号が与えられる信号線と駆動トランジスタのゲートとの電気的接続を制御する第１のスイッチと、第１の電源線と駆動トランジスタのドレインとの電気的接続を制御する第２のスイッチとを含む画素と、第１のスイッチ及び第２のスイッチのオンオフ動作を制御し、信号線に映像信号及び初期化信号を与え、駆動トランジスタに第１のリセット電位及び第２のリセット電位を与える駆動回路を有し、駆動回路により、第１のスイッチ及び第２のスイッチをオフにして、駆動トランジスタのドレインに第１のリセット電位を与えるソース初期化期間と、ソース初期化期間に続き、第１のスイッチをオン及び第２のスイッチをオフにして、信号線から駆動トランジスタのゲートに第１のリセット電位より高い電位の初期化信号を与えるゲート初期化期間と、ゲート初期化期間に続き、第１のスイッチ及び第２のスイッチをオンにして、駆動トランジスタのゲートに初期化信号を与え、かつ第１の電源線から駆動トランジスタに電流を流してソース電位を高電位側にシフトさせる第１のオフセットキャンセル期間と、第１のオフセットキャンセル期間に続き、第１のスイッチをオン及び第２のスイッチをオフにして、駆動トランジスタのゲートに映像信号電位を与え、かつ駆動トランジスタのドレインに第１のリセット電位より高く第１の電源線の電位より低い第２のリセット電位を与える映像信号書込期間と、映像信号書込期間に続き、第１のスイッチをオフ及び第２のスイッチをオンにして、第１の電源線から発光素子に駆動トランジスタのゲート電位に応じた電流を流す表示期間が設けられる表示装置が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る表示装置の概略図を示す図である。
【図２】本発明の一実施形態に係る表示装置における画素の等価回路を示す図である。
【図３】本発明の一実施形態係る表示装置を構成する駆動トランジスタ及び発光素子の構成を示す断面図である。
【図４】本発明の一実施形態に係る表示装置の動作を説明するタイミングチャートである。
【図５】本発明の一実施形態に係る表示装置の動作を説明する等価回路図である。
【図６】本発明の一実施形態に係る表示装置の動作を説明する等価回路図である。
【図７】本発明の一実施形態に係る表示装置の動作を説明する等価回路図である。
【図８】本発明の一実施形態に係る表示装置の動作を説明するタイミングチャートである。
【図９】本発明の一実施形態に係る表示装置の動作を説明するタイミングチャートである。
【図１０】本発明の一実施形態に係る表示装置の動作を説明する等価回路図である。
【図１１】本発明の一実施形態に係る表示装置の概略図を示す図である。
【図１２】本発明の一実施形態に係る表示装置の動作を説明するタイミングチャートである。
【図１３】トランジスタのドレイン電流Ｉｄｓ対ドレイン電圧Ｖｄｓ特性を説明する模式図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１６】
本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。
【００１７】
［第１の実施形態］
本発明の一実施形態に係る表示装置及びその駆動方法を、図面を参照して説明する。
【００１８】
＜表示装置の構成＞
図１は、本発明の一実施形態に係る表示装置１００の概略図を示す。表示装置１００は表示パネル１０２と、この表示パネル１０２の動作を制御するコントローラ１１２とを含んでいる。
【００１９】
表示装置１００は、画素ＰＸが複数個設けられた表示部１１０を含んでいる。図１では、画素ＰＸが４×４の配列を示しているが、実際には行方向及び列方向に任意の数で配列されている。例えば、行方向にｍ個、列方向にｎ個の画素ＰＸが配列されているとすると、表示部１１０における画素数はｍ×ｎ個となる。なお、図１では、画素ＰＸが正方配列する例を示すが、これに限定されずデルタ配列等による他の配列形式も適用可能である。
【００２０】
表示パネル１０２は、コントローラ１１２から信号が与えられる駆動回路が設けられている。図１は、駆動回路の構成として、表示パネル１０２に第１の信号線ＶＳＬを駆動する第１の駆動回路１０４、第１の走査線ＳＬＡを駆動する第２の駆動回路１０６、第２の走査線ＳＬＢ及び第２の信号線ＶＲＳを駆動する第３の駆動回路１０８が設けられる態様を示している。また、表示パネル１０２には、各画素ＰＸの表示素子に電力を供給する第１の電源線ＰＶＨが設けられている。なお、駆動回路の構成は、以下で説明する、本発明に係る駆動方式を実現できるものであれば、図１で示すものに限定されず、他の構成を有していてもよい。
【００２１】
本実施形態において、画素ＰＸには表示素子として発光素子が用いられている。発光素子は、エレクトロルミネセンスにより発光する素子であることが好ましく、例えば、有機エレクトロルミネセンス材料を発光層に用いた有機エレクトロルミネセンス素子であってもよい。
【００２２】
＜画素の等価回路＞
図２は、本実施形態に係る表示装置１００における画素ＰＸの等価回路を示す。発光素子ＥＭＤは第１の電源線ＰＶＨと第２の電源線ＰＶＬとの間に設けられている。第１の電源線ＰＶＨの電位と第２の電源線ＰＶＬとには異なる電位が与えられている。例えば、第１の電源線ＰＶＨには高電位ＰＶＤＤが与えられ、第２の電源線ＰＶＬには高電位ＰＶＤＤより低い低電位ＰＶＳＳが与えられている。
【００２３】
発光素子ＥＭＤはダイオード型の２端子素子となっている。発光素子ＥＭＤは、両端子間に発光しきい値電圧以上の電圧が与えられ、順方向電流が流れると発光する。発光素子ＥＭＤは、実動作の範囲内においては、電流量の増減に比例して発光強度の強弱が変化する。
【００２４】
駆動トランジスタＤＲＴは、制御端子としてのゲートと、入出力端子としてのソース及びドレインを有する絶縁ゲート型電界効果トランジスタが適用され得る。駆動トランジスタＤＲＴは、第１の電源線ＰＶＨと発光素子ＥＭＤとの間に設けられている。具体的には、駆動トランジスタＤＲＴのソース及びドレインに相当する入出力端子の一方が、第２のスイッチＢＣＴを介して第１の電源線ＰＶＨと電気的に接続されている。また、駆動トランジスタＤＲＴのソース及びドレインに相当する入出力端子の他方が、発光素子ＥＭＤの一方の端子と電気的に接続されている。
【００２５】
駆動トランジスタＤＲＴのゲートは、第１のスイッチＳＳＴを介して第１の信号線ＶＳＬと電気的に接続されている。すなわち、第１の信号線ＶＳＬと駆動トランジスタＤＲＴのゲートとの間には、第１のスイッチＳＳＴが設けられている。第１のスイッチＳＳＴは、第１の走査線ＳＬＡに与えられる制御信号ＳＧ（振幅ＶＧＨ／ＶＧＬを有する）によってオンオフ（ＯＮ／ＯＦＦ）の動作が制御される。ここで、制御信号ＶＧＨは第１のスイッチＳＳＴをオンにする高電位の信号であり、制御信号ＶＧＬは第１のスイッチＳＳＴをオフにする低電位の信号であるものとする。第１のスイッチＳＳＴがオンのとき、第１の信号線ＶＳＬの電位が駆動トランジスタＤＲＴのゲートに与えられる。
【００２６】
駆動トランジスタＤＲＴは、第１の電源線ＰＶＨと第２の電源線ＰＶＬとの間で、第２のスイッチＢＣＴを介して発光素子ＥＭＤと直列に接続されている。駆動トランジスタＤＲＴは、ゲート電位によってドレイン電流が制御され、当該ドレイン電流に相当する電流が発光素子ＥＭＤに流れる。すなわち、発光素子ＥＭＤの発光強度は駆動トランジスタＤＲＴによって制御される。
【００２７】
本実施形態では、駆動トランジスタＤＲＴはｎチャネル型であるものとする。以下の説明では、便宜上、駆動トランジスタＤＲＴにおいて、第１の電源線ＰＶＨと電気的に接続される側の入出力端子をドレイン、発光素子ＥＭＤに電気的に接続される側の入出力端子がソースであるものとする。
【００２８】
駆動トランジスタＤＲＴのソースとゲートとの間には、容量素子ＣＳが設けられている。容量素子ＣＳは、駆動トランジスタＤＲＴのゲート−ソース間の電圧を保持する。
【００２９】
第１の信号線ＶＳＬには、初期化信号Ｖｉｎｉと映像信号Ｖｓｉｇが交互に与えられる。初期化信号Ｖｉｎｉは一定レベルの初期化電位を与える信号である。第１のスイッチＳＳＴは、第１の信号線ＶＳＬに同期して、所定のタイミングでオンオフの状態が制御され、駆動トランジスタＤＲＴのゲートに初期化信号Ｖｉｎｉ又は映像信号Ｖｓｉｇに基づく電位が与えられる。
【００３０】
駆動トランジスタＤＲＴのドレインには、第２の信号線ＶＲＳが電気的に接続される。第２の信号線ＶＲＳには、電位が異なる第１のリセット電位Ｖｒｓｔ１と第２のリセット電位Ｖｒｓｔ２が与えられる。第２の信号線ＶＲＳは、第３の駆動回路１０８において、少なくとも２つの電位が与えられるように並列に配置された第３のスイッチＲＳＴ１及び第４のスイッチＲＳＴ２が設けられている。第３のスイッチＲＳＴ１は、第２の信号線ＶＲＳと第１のリセット信号線ＶＲＳ１との接続を選択する。第４のスイッチＲＳＴ２は、第２の信号線ＶＲＳと第２のリセット信号線ＶＲＳ２との接続を制御する。第３のスイッチＲＳＴ１と第４のスイッチＲＳＴ２は、双方が同時にオンとなることは禁止則とされ、一方がオンのとき他方はオフとされる。
【００３１】
第３のスイッチＲＳＴ１のオンオフ制御は、第１の制御線ＳＬＣの制御信号ＲＧ１（振幅ＶＧＨ／ＶＧＬを有する）によって制御される。第４のスイッチＲＳＴ２のオンオフ制御は、第２の制御線ＳＬＤの制御信号ＲＧ２（振幅ＶＧＨ／ＶＧＬを有する）により制御される。
【００３２】
第１のスイッチＳＳＴ及び第２のスイッチＢＣＴには、スイッチング素子が用いられる。スイッチング素子の一例として、トランジスタが適用され得る。スイッチング素子としてのトランジスタは、駆動トランジスタＤＲＴと同様の絶縁ゲート型電界効果トランジスタを適用され得る。第１のスイッチＳＳＴと第２のスイッチＢＣＴは、ｎチャネル型トランジスタによって実現され得る。
【００３３】
このように、画素ＰＸに設けられるトランジスタを同極性とすることにより、少なくとも表示部１１０においてはｐチャネル型トランジスタが不要となる。それにより、回路のレイアウト的にはｐ型不純物領域が不要となり、製造プロセス的にはカウンタードーピングが不要となるため、簡略化を図ることができる。
【００３４】
なお、第３のスイッチＲＳＴ１及び第４のスイッチも同様にトランジスタで実現され、例えば、ｎチャネル型トランジスタが用いられる。
【００３５】
上記のように、図２で示す画素の等価回路において、駆動トランジスタＤＲＴは、ゲートが第１のスイッチＳＳＴの一方の端子と電気的に接続され、ドレインが第２のスイッチＢＣＴの一方の端子と電気的に接続され、ソースが発光素子ＥＭＤの一方の端子と電気的に接続されている。第１のスイッチＳＳＴは、一方の端子が駆動トランジスタＤＲＴのゲートと電気的に接続され、他方の端子が第１の信号線ＶＳＬと電気的に接続されている。第２のスイッチＢＣＴは、一方の端子が駆動トランジスタＤＲＴのドレインと電気的に接続され、他方の端子が第１の電源線ＰＶＨと電気的に接続されている。また、駆動トランジスタＤＲＴのゲートとソースとの間には容量素子が電気的に接続されている。また、駆動トランジスタＤＲＴのドレインには、第２の信号線ＶＲＳが接続されている。第２の信号線ＶＲＳは、第３のスイッチＲＳＴ１により第１のリセット信号線ＶＲＳ１との接続が制御され、第４のスイッチＲＳＴ２により第２のリセット信号線ＶＲＳ２と接続が制御されている。
【００３６】
すなわち、本実施形態に係る表示装置１００における画素ＰＸは、第１の電源電位ＰＶＤＤが与えられる第１の電源線ＰＶＨと、第１の電位より低電位である第２の電源電位ＰＶＳＳが与えられる第２の電源線ＰＶＬとの間に設けられた発光素子ＥＭＤと、発光素子ＥＭＤと第１の電源線ＰＶＨとの間に設けられ、発光素子ＥＭＤの一端とソースが電気的に接続される駆動トランジスタＤＲＴと、初期化信号Ｖｉｎｉ及び映像信号Ｖｓｉｇが与えられる第１の信号線ＶＳＬと駆動トランジスタＤＲＴのゲートとの電気的接続を制御する第１のスイッチＳＳＴと、第１の電源線ＰＶＨと駆動トランジスタＤＲＴのドレインとの電気的接続を制御する第２のスイッチＢＣＴとを含んでいる。
【００３７】
第１の信号線ＶＳＬには初期化信号Ｖｉｎｉと映像信号Ｖｓｉｇが与えられる。第２の信号線ＶＲＳには、第１のリセット電位Ｖｒｓｔ１と第２のリセット電位Ｖｒｓｔ２が与えられる。第２のリセット電位Ｖｒｓｔ２は、第１のリセット電位Ｖｒｓｔ１より高電位であり、第１の電源線の電位ＰＶＤＤより低電位である。また、初期化電位Ｖｉｎｉは、第１のリセット電位Ｖｒｓｔ１よりは高電位であり、第２のリセット電位Ｖｒｓｔ２よりは低電位となっていることが好ましい。
【００３８】
なお、図２で示される画素の等価回路には、補助容量Ｃａｄ、容量部Ｃｅｌが示されている。補助容量Ｃａｄは発光電流量を調整する為に設けられる素子であり、不要となる場合もある。容量部Ｃｅｌは、発光素子ＥＭＤ自体の容量（寄生容量）である。補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース及び第１の電源線ＰＶＨとの間に接続されていればよい。
【００３９】
次に、図３を参照して、本発明の一実施形態に適用され得る、駆動トランジスタＤＲＴ及び発光素子ＥＭＤの構成を詳細に説明する。
【００４０】
駆動トランジスタＤＲＴは、第１の基板１１４上に設けられている。駆動トランジスタＤＲＴは、半導体層１１６、ゲート絶縁層１１８、ゲート電極１２０を含んで構成されている。駆動トランジスタＤＲＴの半導体層１１６は、非晶質又は多結晶のシリコン半導体、金属酸化物の半導体特性を利用した酸化物半導体で形成される。駆動トランジスタＤＲＴは、半導体層１１６がゲート電極１２０と重なる領域にチャネルが形成され、チャネルを挟むようにソース領域及びドレイン領域が設けられている。
【００４１】
ソース電極１２４及びドレイン電極１２６は第１の層間絶縁層１２２を挟んで設けられている。ソース電極１２４及びドレイン電極１２６は、第１の層間絶縁膜１２２及びゲート絶縁膜１１８に形成されたコンタクトホールを通って半導体層１１６のソース領域及びドレイン領域にそれぞれ接続されている。ソース電極１２４及びドレイン電極１２６上には第２の層間絶縁層１２８が設けられている。
【００４２】
発光素子ＥＭＤは画素電極１３０、発光層１３２、対向電極１３４を含んでいる。本実施形態において、画素電極１３０はアノードであり、対向電極１３４はカソードである。画素電極１３０を囲むようにバンク層１３６が設けられている。発光層１３２は画素電極１３０からバンク層１３６にかけて設けられている。発光層１３２は、低分子系又は高分子系の有機エレクトロルミネセンス材料等の発光材料が含まれている。発光材料として低分子系の有機材料を用いる場合、発光層１３２は発光性の有機材料を含む発光層に加え、当該発光層を挟むように正孔注入層や電子注入層、さらに正孔輸送層や電子輸送層等含んで構成されていてもよい。例えば、発光層１３２は、発光材料を含む層をホール注入層と電子注入層とで挟んだ構造を有する。また、発光層１３２には、ホール注入層と電子注入層に加え、ホール輸送層、電子輸送層、ホールブロック層、電子ブロック層などを適宜付加されていていてもよい。
【００４３】
なお、本実施形態において、発光素子ＥＭＤは、発光層１３２で発光した光を対向電極１３４側に放射する、いわゆるトップエミッション型の構造を有していてもよい。この場合、画素電極１３０は、発光層１３２で発光した光を対向電極側に反射させるため、反射率の高い金属膜、またはそのような金属膜を含む積層膜で形成されていることが好ましい。トップエミッション型の画素は、発光素子ＥＭＤの画素回路のトランジスタ等が設けられる側の面に対し反対側の面から光が出射される。そのため、画素に設けられるトランジスタ等の配置に影響を受けずに、高開口率の画素を構成することができる。
【００４４】
発光層１３２がホール注入層、発光層、電子注入層の順に積層される場合、画素電極１３０は正孔注入性に優れるＩＴＯ（Indium Tin Oxide：酸化インジウムスズ）を用いることが好ましい。ＩＴＯは透光性導電材料の一種であり、可視光帯域の透過率が高い反面、反射率は極めて低い特性を有している。そのため画素電極１３０に光を反射する機能を付加するためにＩＴＯやＩＺＯ（Indium Zinc Oxide：酸化インジウム亜鉛）に代表される透光性導電膜と光反射膜との積層構造を適用してもよい。光反射膜は、アルミニウム（Ａｌ）若しくは銀（Ａｇ）、またはアルミニウム（Ａｌ）若しくは銀（Ａｇ）の合金材料ないし化合物材料を用いて形成することが好ましい。例えば、光反射膜としてアルミニウム（Ａｌ）に数原子パーセントのチタン（Ｔｉ）を添加した合金材料ないし化合物材料を用いてもよい。これらの金属材料は、可視光帯域の光に対して高い反射率を有しているので、発光層１３２から画素電極１３０に入射する光の反射光量を高めることができる。なお、光反射膜はこれらの金属に限定されず、前述の金属材料の他に、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）などを用いてもよい。
【００４５】
発光素子ＥＭＤの上層には封止層１３８が設けられる。封止層１３８に限定はないが、無機絶縁材料で形成される絶縁層と、有機樹脂材料で形成される絶縁層とが積層されていてもよい。封止層１３８は発光素子ＥＭＤを覆い、水分等の浸入を防ぐために設けられる。図３に示すようなトップエミッション型の構造の場合、封止層１３８としては、窒化シリコンや酸化アルミニウムなどの被膜により透光性を有するものとすることが好ましい。また、封止層１３８の上部には第２基板が設けられ、その間に充填材が設けられていてもよい。
【００４６】
＜表示装置の動作１＞
次に、図２で示す画素回路の動作について説明する。本実施形態に係る画素回路の動作は、信号書込期間（信号書込動作）と発光期間（発光動作）を含んでいる。信号書込期間は、さらにソース初期化期間、ゲート初期化期間、オフセットキャンセル期間、映像信号書込期間（含む、移動度キャンセル期間）を含んでいる。
【００４７】
図４は、本実施形態に係る画素回路の動作を説明するタイミングチャートを示す。図４において、１Ｈと表記されている期間が１ライン期間（１水平期間）に該当する。図４では、表示部１１０の第ｋ行目及び次行となる第ｋ＋１行目の動作について示している。
【００４８】
信号書込期間の最初の期間として、ソース初期化期間Ｐｉｓが設けられている。このときの第ｋ行目に属する画素の状態を図５（Ａ）に示す。ソース初期化期間における画素回路の動作は、第ｋ行目において、第１の走査線ＳＬＡの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴをオフ状態とするレベル（ローレベルの電位ＶＧＬ）、第２の走査線ＳＬＢの制御信号ＢＧ＿ｋが第２のスイッチＢＣＴをオフ状態とするレベル（ローレベルの電位ＶＧＬ）、第１の制御線ＳＬＣの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１をオン状態とするレベル（ハイレベルの電位ＶＧＨ）、および第２の制御線ＳＬＤの制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２をオフ状態とするレベル（ローレベルの電位ＶＧＬ）に設定される。
【００４９】
第１のスイッチＳＳＴ、第２のスイッチＢＣＴがそれぞれオフ状態（非導通状態）、第１のスイッチＳＳＴがオン状態（導通状態）、第２のスイッチＢＣＴがオフ状態（非導通状態）となり、ソース初期化動作が開始される。第３のスイッチＲＳＴ１がオンすることで、駆動トランジスタＤＲＴのドレインが第１のリセット信号線ＶＲＳ１と接続される。それにより、駆動トランジスタＤＲＴのソース及びドレインが第１のリセット電位（リセット電位Ｖｒｓｔ１）と同電位にリセットされ、ソース初期化動作が行われる。ここで、第１のリセット電位Ｖｒｓｔ１は、例えば−２Ｖに設定されている。
【００５０】
ソース初期化期間に続いてゲート初期化期間Ｐｉｇ（ゲート初期化動作）が始まる。このときの第ｋ行目に属する画素の状態を図５（Ｂ）に示す。ゲート初期化期間Ｐｉｇでは、第ｋ行目において、第１の走査線ＳＬＡの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴをオン状態とするレベル（ハイレベルの電位ＶＧＨ）、第２の走査線ＳＬＢの制御信号ＢＧ＿ｋが第２のスイッチＢＣＴをオフ状態とするレベル（ローレベルの電位ＶＧＬ）、第１の制御線ＳＬＣの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１をオン状態とするレベル（ハイレベルの電位ＶＧＨ）、第２の制御線ＳＬＤの制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２をオフ状態とするレベル（ローレベルの電位ＶＧＬ）に設定される。第１のスイッチＳＳＴ及び第３のスイッチＲＳＴ１がオン、第２のスイッチＢＣＴ及び第４のスイッチＲＳＴ２がオフとなり、ゲート初期化動作が開始される。
【００５１】
ゲート初期化期間Ｐｉｇにおいて、第１の信号線ＶＳＬから出力された初期化信号Ｖｉｎｉ（初期化電圧）は、第１のスイッチＳＳＴを通して駆動トランジスタＤＲＴのゲートに印加される。これにより、駆動トランジスタＤＲＴのゲートの電位は、初期化信号Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。初期化信号Ｖｉｎｉの電圧レベルは、例えば、２Ｖに設定されている。
【００５２】
続いて、オフセットキャンセル期間Ｐｏに移行する。このとき第ｋ行目に属する画素の状態を図６（Ａ）に示す。オフセットキャンセル動作では、第ｋ行目において、第１の走査線ＳＬＡの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴをオン状態とするレベル（ハイレベルの電位ＶＧＨ）、第２の走査線ＳＬＢの制御信号ＢＧ＿ｋが第２のスイッチＢＣＴをオン状態とする電位（ハイレベルの電位ＶＧＨ）、第１の制御線ＳＬＣの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１をオフ状態とする電位（ローレベルの電位ＶＧＬ）、第２の制御線の制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２をオフ状態とする電位（ローレベルの電位ＶＧＬ）となる。これにより第３のスイッチＲＳＴ１及び第４のスイッチＲＳＴ２がオフ、第１のスイッチＳＳＴ及び第２のスイッチＢＣＴがオンとなり、オフセットキャンセル動作が開始される。
【００５３】
オフセットキャンセル期間Ｐｏにおいて、駆動トランジスタＤＲＴのゲートには第１の信号線ＶＳＬ及び第１のスイッチＳＳＴを介して初期化信号Ｖｉｎｉが与えられ、駆動トランジスタＤＲＴのゲートの電位は固定される。
【００５４】
また、第２のスイッチＢＣＴはオン状態にあり、第１の電源線ＰＶＨから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソースの電位は、ソース初期化期間Ｐｉｓに書き込まれた電位（第１のリセット電位Ｖｒｓｔ１）を初期値とし、駆動トランジスタＤＲＴのドレイン−ソース間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのトランジスタ特性ばらつきを補償するように、高電位側にシフトしていく。このとき、第１の電源線ＰＶＨは高電位ＰＶＤＤであるので、駆動トランジスタＤＲＴに流れる電流量は十分に大きな値となる。したがって、比較的短時間で駆動トランジスタＤＲＴのドレイン−ソース間を通って流れ込む電流分は減少して行くこととなる。本実施形態では、オフセットキャンセル期間Ｐｏは例えば１μｓｅｃ程度の時間に設定されている。
【００５５】
オフセットキャンセル期間Ｐｏ終了時点で、駆動トランジスタＤＲＴのソースの電位は、Ｖｉｎｉ−Ｖｔｈとなる。なお、Ｖｔｈは駆動トランジスタＤＲＴのしきい値電圧である。これにより、駆動トランジスタＤＲＴのゲート−ソース間の電圧は、駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈに到達し、このしきい値電圧Ｖｔｈに相当する電位差が容量素子ＣＳに蓄えられる（保持される）。
【００５６】
続いて、映像信号書込期間Ｐｗが開始される。このとき第ｋ行目に属する画素の状態を図６（Ｂ）に示す。映像信号書き込み期間Ｐｗでは、第ｋ行目において、第１の走査線ＳＬＡの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴをオン状態とする電位（ハイレベルの電位ＶＧＨ）、第２の走査線ＳＬＢの制御信号ＢＧ＿ｋが第２のスイッチＢＣＴをオン状態とする電位（ハイレベルの電位ＶＧＨ）、第１の制御線ＳＬＣの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１をオフ状態とする電位（ローレベルの電位ＶＧＬ）、第２の制御線の制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２をオン状態とする電位（ハイレベルの電位ＶＧＨ）となる。すなわち、第１のスイッチＳＳＴ及び第４のスイッチＲＳＴ２がオン、第２のスイッチ及び第３のスイッチＲＳＴ１がオフとなり、映像信号書き込み動作が開始される。
【００５７】
映像信号書き込み期間Ｐｗにおいて、第１の信号線ＶＳＬから第１のスイッチＳＳＴを通って駆動トランジスタＤＲＴのゲート電極に映像信号Ｖｓｉｇが書き込まれる。また、第２のリセット信号線ＶＲＳ２及び第４のスイッチＲＳＴ２を介して第２のリセット電位Ｖｒｓｔ２が駆動トランジスタＤＲＴのドレインに与えられる。それにより、駆動トランジスタＤＲＴドレイン−ソース間及び発光素子ＥＭＤの容量部（寄生容量）Ｃｅｌを経由して第２の電源線ＰＶＬに電流が流れる。これまでの動作により、駆動トランジスタＤＲＴのゲートには、映像信号Ｖｓｉｇ、およびオフセットキャンセル時に取得されたしきい値電圧に基づく電位が書き込まれ、駆動トランジスタＤＲＴの移動度のばらつきが補正される。なお、第２のリセット電位Ｖｒｓｔ２は、第１のリセット電位Ｖｒａｔ１よりも高く、第１の電源線ＰＶＨの電位ＰＶＤＤよりも低い電位を有している。第２のリセット電位Ｖｒｓｔ２としては、例えば、５Ｖが与えられる。
【００５８】
最後に発光期間Ｐｄが開始される。このとき第ｋ行目に属する画素の状態を図７に示す。発光期間Ｐｄでは、第１の走査線ＳＬＡの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴをオフ状態とする電位（ローレベル電位ＶＧＬ）、第２の走査線ＳＬＢの制御信号ＢＧ＿ｋが第２のスイッチＢＣＴをオン状態とする電位（ハイレベルの電位ＶＧＨ）、第１の制御線ＳＬＣの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１をオフ状態とする電位（ローレベルの電位ＶＧＬ）、第２の制御線ＳＬＤの制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２をオフ状態とする電位（ローレベルの電位ＶＧＬ）に設定される。第２のスイッチＢＣＴがオン、第１のスイッチＳＳＴ、第３のスイッチＲＳＴ１及び第４のスイッチＲＳＴ２がオフとなり、発光動作が開始される。
【００５９】
駆動トランジスタＤＲＴは、容量素子ＣＳに書込まれたゲート制御電圧に対応した電流量のドレイン電流Ｉｅｌを出力する。このドレイン電流Ｉｅｌが発光素子ＥＭＤに供給される。これにより、発光素子ＥＭＤがドレイン電流Ｉｅｌに応じた輝度で発光し、表示動作を行う。発光素子ＥＭＤは、１フレーム期間後に、第２のスイッチＢＣＴがオフ電位となるまで発光状態を維持する。
【００６０】
上述したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、及び表示動作を順次、第ｋ行目以降の各画素ＰＸで繰り返し行うことにより、所望の画像を表示する。
【００６１】
図４で示す駆動方法によれば、オフセットキャンセル期間Ｐｏにおいて、駆動トランジスタＤＲＴのゲートに初期化電位Ｖｉｎｉを印加しつつ、ドレインに第１の電源線ＰＶＨより高電位ＰＶＤＤをすることにより、ドレイン−ソース間に十分な電流を流すことができる。それにより、駆動トランジスタＤＲＴのドレイン−ソース間に流れる過渡的な電流は比較的短時間で飽和し、ソース電位をＶｉｎｉ−Ｖｔｈで飽和させることができる。すなわち、本実施形態によれば、駆動トランジスタＤＲＴのオフセットキャンセル（しきい値電圧の補償）に必要な時間を短縮することが可能となる。
【００６２】
［第２の実施形態］
第１の実施形態で示す表示装置１００において、オフセットキャンセル期間を複数回設けてもよい。すなわち、表示装置１００の駆動方法において、オフセットキャンセル動作を複数回繰り返すことにより、より確実に駆動トランジスタＤＲＴのしきい値電圧に起因する特性ばらつきを補償することができる。以下、本実施形態に係る駆動方法を、タイミングチャートを参照して説明する。
【００６３】
＜表示装置の動作２＞
図８は、本実施形態に係る画素回路の動作を説明するタイミングチャートを示す。図８では、表示部１１０の第ｋ行目及び次行となる第ｋ＋１行目の動作について示している。
【００６４】
図８において、ソース初期化期間Ｐｉｓ及びゲート初期化期間Ｐｉｇにおける画素回路の動作は、第１の実施形態と同様である。
【００６５】
ゲート初期化期間Ｐｉｇに続く、第１のオフセットキャンセル期間Ｐｏ１では、第ｋ行目において、第１の走査線ＳＬＡの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴをオン状態とするレベル（ハイレベルの電位ＶＧＨ）、第２の走査線ＳＬＢの制御信号ＢＧ＿ｋが第２のスイッチＢＣＴをオン状態とする電位（ハイレベルの電位ＶＧＨ）、第１の制御線ＳＬＣの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１をオフ状態とする電位（ローレベルの電位ＶＧＬ）、第２の制御線の制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２をオフ状態とする電位（ローレベルの電位ＶＧＬ）となる。これにより第３のスイッチＲＳＴ１及び第４のスイッチＲＳＴ２がオフ、第１のスイッチＳＳＴ及び第２のスイッチＢＣＴがオンとなり、オフセットキャンセル動作が開始される。
【００６６】
オフセットキャンセル期間Ｐｏ１において、駆動トランジスタＤＲＴのゲートには第１の信号線ＶＳＬ及び第１のスイッチＳＳＴを介して初期化信号Ｖｉｎｉが与えられ、駆動トランジスタＤＲＴのゲートの電位は固定される。また、第２のスイッチＢＣＴはオン状態にあり、第１の電源線ＰＶＨから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソースの電位は、第１のリセット電位Ｖｒｓｔ１を初期値とし、駆動トランジスタＤＲＴのドレイン−ソース間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのトランジスタ特性ばらつきを補償するように高電位側にシフトする。
【００６７】
第１のオフセットキャンセル期間Ｐｏ１は、第１の信号線ＶＳＬに初期化電位Ｖｉｎｉが与えられている期間内に終了する。すなわち、第１の走査線ＳＬＡの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴをオフ状態とする電位（ローレベルの電位ＶＧＬ）に変化する。第２のスイッチＢＣＴはオン状態が維持されるので、駆動トランジスタＤＲＴのドレインには第１の電源線ＰＶＨから高電位ＰＶＤＤが印加されている。駆動トランジスタＤＲＴのゲート電位が初期化電位Ｖｉｎｉを維持していれば、この期間もオフセットキャンセル動作が実質的に行われていることとなる。
【００６８】
第１のオフセットキャンセル期間Ｐｏ１の後に出現する第２のオフセットキャンセル期間Ｐｏ２では、第１の信号線ＶＳＬに初期化電位Ｖｉｎｉが与えられる期間において、再び第１の走査線ＳＬＡの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴをオン状態とするレベルの電位（ハイレベルの電位ＶＧＨ）が印加される。それにより、駆動トランジスタＤＲＴのゲートには、第１の信号線ＶＳＬから第１のスイッチＳＳＴを介して初期化電位Ｖｉｎｉが印加される。
【００６９】
駆動トランジスタＤＲＴのゲートには第１の信号線ＶＳＬ及び第１のスイッチＳＳＴを介して初期化信号Ｖｉｎｉが与えられ、駆動トランジスタＤＲＴのゲートの電位は固定される。また、第２のスイッチＢＣＴはオン状態にあり、第１の電源線ＰＶＨから駆動トランジスタＤＲＴに高電位ＰＶＤＤが印加される。すなわち、第１のオフセットキャンセル期間Ｐｏ１と同じ動作が繰り替えされる。仮に、第１のオフセットキャンセル期間において、駆動トランジスタＤＲＴのソース電位が十分に飽和していない場合には、駆動トランジスタＤＲＴのドレイン−ソース間に電流が流れる。これにより、駆動トランジスタＤＲＴのソース電位は、駆動トランジスタＤＲＴのトランジスタ特性ばらつきを補償するように高電位側にシフトする。
【００７０】
第２のオフセットキャンセル期間に続く、映像信号書き込み期間Ｐｗ及び発光期間Ｐｄの動作は第１の実施形態と同様である。
【００７１】
図８では、第１のオフセットキャンセル期間Ｐｏ１に続き、第２のオフセットキャンセル期間Ｐｏ２が設けられている態様を示すが、オフセットキャンセル期間は２回に限定されない。すなわち、オフセットキャンセル動作は、複数回行われてもよい。いずれにしても、信号書込期間内に複数回のオフセットキャンセル期間が設けられることで、より確実に駆動トランジスタのソース電位をＶｉｎｉ−Ｖｔｈで飽和させることができる。すなわち、本実施形態によれば、オフセットキャンセル動作に要する時間を短縮しつつ、より確実に駆動トランジスタのしきい値電圧に起因する特性ばらつきを補償することができる。
【００７２】
［第３の実施形態］
オフセットキャンセル期間を複数設ける場合において、少なくとも一つのオフセットキャンセル期間と、他のオフセットキャンセル期間とで、駆動トランジスタＤＲＴのドレイン側に印加する電位を異ならせてもよい。
【００７３】
＜表示装置の動作３＞
図９は、第１のオフセットキャンセル期間と、第２のオフセットキャンセル期間を有し、それぞれのオフセットキャンセル期間において、駆動トランジスタＤＲＴのドレインに印加する電位を異ならせる場合のタイミングチャートを示す。
【００７４】
図９において、画素回路は、ソース初期化期間Ｐｉｓ、ゲート初期化期間Ｐｉｇ、第１のオフセットキャンセル期間Ｐｏ１においては、図８で示すものと同様に動作する。すなわち、第１のオフセットキャンセル期間Ｐｏ１は、図１０（Ａ）で示すように、第１のスイッチＳＳＴがオン状態となり、第１の電源線ＰＶＨから駆動トランジスタＤＲＴのゲートに初期化電位Ｖｉｎｉが与えられ、第２のスイッチＢＣＴがオンとなり第１の電源線ＰＶＨから駆動トランジスタＤＲＴに電流が流れ込むことができる状態を有している。このとき、第３のスイッチＲＳＴ１及び第４のスイッチＲＳＴ２はオフ状態となっている。
【００７５】
第１のオフセットキャンセル期間Ｐｏ１は、第１の走査線ＳＬＡの制御信号ＳＧ＿ｋが、第１のスイッチＳＳＴをオフ状態にするレベルの電位（ローレベルの電位ＶＧＬ）となることで終了する。
【００７６】
第１のオフセットキャンセル期間Ｐｏ１に続く第２のオフセットキャンセル期間Ｐｏ２は、第１の信号線ＶＳＬに初期化電位Ｖｉｎｉが与えられている状態において、第１の走査線ＳＬＡの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴをオン状態にするレベルの電位（ハイレベルの電位ＶＧＨ）となり、第２の走査線ＳＬＢの制御信号ＢＧ＿ｋが第２のスイッチＢＣＴをオフ状態にするレベルの電位（ローレベルの電位ＶＧＬ）となり、第２の制御線ＳＬＤの制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２をオン状態にするレベルの電位（ハイレベルの電位ＶＧＨ）に変化する。
【００７７】
これにより、図１０（Ｂ）で示すように、第１のスイッチＳＳＴがオンとなり第１の信号線ＶＳＬから初期化電位Ｖｉｎｉが駆動トランジスタＤＲＴのゲートに与えられ、第２のスイッチＢＣＴ及び第３のスイッチＲＳＴ１がオフとなり、第４のスイッチＲＳＴ２がオンとなり第２のリセット信号線ＶＲＳ２から第２のリセット電位Ｖｒｓｔ２が駆動トランジスタＤＲＴのドレインに印加される。
【００７８】
駆動トランジスタＤＲＴは、ゲートに初期化電位Ｖｉｎｉが与えられ、ドレインに第２のリセット電位Ｖｒｓｔ２が与えられているとき、ソース電位がＶｉｎｉ−Ｖｔｈに達するまでは電流が流れ続ける。すなわち、駆動トランジスタＤＲＴのソース電位は、第１のオフセットキャンセル期間Ｐｏ１が経過した後の駆動トランジスタＤＲＴのソースの電位からさらに、第２のリセット電位Ｖｒｓｔ２によってドレイン−ソース間を流れる電流分を徐々に減少させながら、駆動トランジスタＤＲＴのトランジスタ特性ばらつきを補償するように高電位側にシフトする。
【００７９】
第２のリセット電位Ｖｒｓｔ２は第１の電源線ＰＶＨに与えられる高電位ＰＶＤＤよりも低電位である。従って、同じ状態で比較すれば、駆動トランジスタＤＲＴのドレインに高電位ＰＶＤＤを印加したときに比べ、第２のリセット電位Ｖｒｓｔ２を印加したときは、印加電圧が低下することでドレイン−ソース間を流れる過渡電流が飽和するまでの時間は長くなる。しかしながら、図９で示す駆動方法によれば、第１のオフセットキャンセツ期間Ｐｏ１で駆動トランジスタＤＲＴのドレインに高電位ＰＶＤＤが印加され、ソース電位が上昇しているので、それに続く第２のオフセットキャンセル期間Ｐｏ２では、第２のリセット電位Ｖｒｓｔ２を印加することによりソース電位を精密に制御して、トランジスタ特性ばらつきを補償することが可能となる。
【００８０】
図１３は、トランジスタのドレイン電流Ｉｄｓ対ドレイン電圧Ｖｄｓの特性の一例を示す。例えば、第１の電源線の電圧ＰＶＤＤのように高電位がドレイン電圧Ｖｄｓとして印加される場合、ドレイン電流Ｉｄｓはキンク効果の影響により、本来Ｖｄｓの変化に対して一定であるはずの飽和領域においても、ある傾きを持って増加してしまう。一方、発光素子の動作点付近の電圧として第２のリセット電離Ｖｒｓｔ２が印加される場合には、高電位ＰＶＤＤが印加される場合に比べてドレイン電流Ｉｄｓはキンク効果の影響が小さいため、飽和領域の理想的な特性に近い。本実施形態によれば、オフセットキャンセル動作の初期と後期とで、駆動トランジスタＤＲＴのドレインに印加する電圧を異ならせることができる。
【００８１】
本実施形態によれば、第１のオフセットキャンセル期間Ｐｏ１と第２のオフセットキャンセル期間Ｐｏ２とにおいて、駆動トランジスタのドレインに印加する電位を異ならせることにより、オフセットキャンセル動作に要する時間の短縮を図りつつ、駆動トランジスタのしきい値電圧の補償を精密に行うことができる。
【００８２】
なお、図９は、第１のオフセットキャンセル期間と第２のオフセットキャンセル期間がそれぞれ１回の場合を示しているが、本実施形態はこれに限定されない。例えば、第１のオフセットキャンセル期間Ｐｏ１を複数回行うようにしてもよい。それにより、駆動トランジスタのオフセットキャンセルをより確実に行うことができる。また、第２のオフセットキャンセル期間Ｐｏ２を複数回行うようにしてもよい。それにより、より精密に駆動トランジスタのオフセットキャンセルを行うことができる。
【００８３】
［第４の実施形態］
本実施形態は、表示部の構成が、図２で示すものと異なる態様の表示装置の一例を示す。本実施形態に係る表示装置１００ｂは、表示部１１０ｂにおいて第２のスイッチが複数の画素で共用されている。このような表示装置１００の態様を図１１に示す。
【００８４】
図１１において、各画素ＰＸは、隣接する行間で第２のスイッチＢＣＴを共有している。図１１において、行方向及び列方向に隣り合う４つの画素は、１つの第２のスイッチＢＣＴを共用している。なお、各画素ＰＸは、第２のスイッチＢＣＴが共用されているものの、機能は第１の実施形態と同様であるので、画素の等価回路は図２に示すものと同様である。
【００８５】
＜表示装置の動作４＞
図１２は、本実施形態に係る画素回路の動作を説明するタイミングチャートを示す。図１２では、表示部１１０の第ｋ行目及び次行となる第ｋ＋１行目の動作について示している。そして、第ｋ行目と次行となる第ｋ＋１行目において、隣接する画素ＰＸが第２のスイッチＢＣＴを共用しているものとする。図１２において、第２の走査線ＳＬＢの制御信号ＢＧは、第２のスイッチＢＣＴをオンオフする信号を示す。
【００８６】
図１２において、ソース初期化期間Ｐｉｓが設けられている。ソース初期化期間Ｐｉｓでは、ｋ行目の画素ＰＸ＿ｋと、第ｋ＋１行目の画素ＰＸ＿ｋ＋１において、同じ動作をする。第ｋ行目の画素ＰＸ＿ｋについては、第１の走査線ＳＬＡ＿ｋの制御信号ＳＧ＿ｋは、第１のスイッチＳＳＴをオフ状態とするレベルの電位（ローレベルの電位ＶＧＬ）、第１の制御線ＳＬＣの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１をオン状態とするレベル（イレベルの電位ＶＧＨ）、および第２の制御線ＳＬＤの制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２をオフ状態とするレベル（ローレベルの電位ＶＧＬ）に設定される。第ｋ＋１行目の画素ＰＸ＿ｋ＋１についても同様である。第２の走査線ＳＬＢの制御信号ＢＧは、第２のスイッチＢＣＴをオフ状態とするレベルの電位（ローレベルの電位ＶＧＬ）に設定される。
【００８７】
これにより、第ｋ行目の画素ＰＸ＿ｋでは、第１のスイッチＳＳＴ＿ｋがオフ状態（非導通状態）、第２のスイッチＢＣＴがオフ状態（非導通状態）、第３のスイッチＲＳＴ１＿ｋがオン状態（導通状態）、第４のスイッチＲＳＴ２がオフ状態（非導通状態）となり、ソース初期化動作が開始される。第ｋ＋１行目の画素ＰＸ＿ｋ＋１も同様であり、ソース初期化が開始される。画素ＰＸ＿ｋの駆動トランジスタＤＲＴ＿ｋ及び画素ＰＸ＿ｋ＋１の駆動トランジスタＤＲＴ＿ｋ＋１は、それぞれソース及びドレインが第１のリセット電位（リセット電位Ｖｒｓｔ１）と同電位にリセットされる。
【００８８】
ソース初期化期間に続いてゲート初期化期間Ｐｉｇ（ゲート初期化動作）が始まる。ゲート初期化期間Ｐｉｇでは、ｋ行目の画素ＰＸ＿ｋと、第ｋ＋１行目の画素ＰＸ＿ｋ＋１において、同じ動作をする。第ｋ行目の画素ＰＸ＿ｋでは、第１の走査線ＳＬＡ＿ｋの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴ＿ｋをオン状態とするレベル（ハイレベルの電位ＶＧＨ）、第１の制御線ＳＬＣ＿ｋの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１をオン状態とするレベル（ハイレベルの電位ＶＧＨ）、第２の制御線ＳＬＤの制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２をオフ状態とするレベル（ローレベルの電位ＶＧＬ）に設定される。第ｋ＋１行目の画素ＰＸ＿ｋ＋１についても同様である。第２の走査線ＳＬＢの制御信号ＢＧは、第２のスイッチＢＣＴをオフ状態とするレベル（ローレベルの電位ＶＧＬ）に設定される。
【００８９】
ゲート初期化期間Ｐｉｇにおいて、第ｋ行目の画素ＰＸ＿ｋでは、第１の信号線ＶＳＬ＿ｋから出力された初期化信号Ｖｉｎｉ（初期化電圧）は、第１のスイッチＳＳＴ＿ｋを通して駆動トランジスタＤＲＴ＿ｋのゲートに印加される。これにより、駆動トランジスタＤＲＴ＿ｋのゲートの電位は、初期化信号Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。第ｋ＋１行目の画素ＰＸ＿ｋ＋１も同様であり、駆動トランジスタＤＲＴ＿ｋ＋１のゲートの電位は、初期化信号Ｖｉｎｉに対応する電位にリセットされる。
【００９０】
続いて、オフセットキャンセル期間Ｐｏに移行する。ゲート初期化期間Ｐｉｇでは、ｋ行目の画素ＰＸ＿ｋと、ｋ＋１行目の画素ＰＸ＿ｋ＋１において、同じ動作をする。第ｋ行目の画素ＰＸ＿ｋでは、第１の走査線ＳＬＡ＿ｋの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴ＿ｋをオン状態とするレベル（ハイレベルの電位ＶＧＨ）、第１の制御線ＳＬＣ＿ｋの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１＿ｋをオフ状態とする電位（ローレベルの電位ＶＧＬ）、第２の制御線ＳＬＤの制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２＿ｋをオフ状態とする電位（ローレベルの電位ＶＧＬ）となる。第ｋ＋１行目の画素ＰＸ＿ｋ＋１についても同様である。第２の走査線ＳＬＢの制御信号ＢＧ＿ｋは、第２のスイッチＢＣＴをオン状態とする電位（ハイレベルの電位ＶＧＨ）となる。
【００９１】
オフセットキャンセル期間Ｐｏにおいて、第ｋ行目の画素ＰＸ＿ｋにおける駆動トランジスタＤＲＴ＿ｋのゲートには第１の信号線ＶＳＬ＿ｋ及び第１のスイッチＳＳＴ＿ｋを介して初期化信号Ｖｉｎｉが与えられ、駆動トランジスタＤＲＴ＿ｋのゲートの電位は固定される。第ｋ＋１行目の画素ＰＸ＿ｋ＋１における駆動トランジスタＤＲＴ＿ｋ＋１においても同様である。
【００９２】
また、第２のスイッチＢＣＴはオン状態にあり、第１の電源線ＰＶＨから駆動トランジスタＤＲＴ＿ｋ及び駆動トランジスタＤＲＴ＿ｋ＋１に電流が流れ込み、駆動トランジスタＤＲＴ＿ｋ及び駆動トランジスタＤＲＴ＿ｋ＋１のソースの電位は、ソース初期化期間Ｐｉｓに書き込まれた電位（第１のリセット電位Ｖｒｓｔ１）を初期値とし、駆動トランジスタＤＲＴ＿ｋ及び駆動トランジスタＤＲＴ＿ｋ＋１のドレイン−ソース間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのトランジスタ特性ばらつきを補償するように、高電位側にシフトしていく。
【００９３】
駆動トランジスタＤＲＴ＿ｋ及び駆動トランジスタＤＲＴ＿ｋ＋１のドレインには第１の電源線ＰＶＨから高電位ＰＶＤＤが印加され、電流量が十分に大きな値となる。したがって、比較的短時間で駆動トランジスタＤＲＴ＿ｋ及び駆動トランジスタＤＲＴ＿ｋ＋１のドレイン−ソース間を通って流れ込む電流分は減少して行くこととなる。
【００９４】
オフセットキャンセル期間Ｐｏ終了時点で、駆動トランジスタＤＲＴ＿ｋのソース電位は、Ｖｉｎｉ−Ｖｔｈｋとなり、駆動トランジスタＤＲＴ＿ｋ＋１のソース電位は、Ｖｉｎｉ−Ｖｔｈｋ＋１となる。これにより、駆動トランジスタＤＲＴ＿ｋのゲート−ソース間の電圧は、Ｖｔｈｋに到達し、このＶｔｈｋに相当する電位差が容量素子ＣＳに蓄えられる（保持される）。駆動トランジスタＤＲＴ＿ｋ＋１についても同様である。
【００９５】
続いて、映像信号書込期間Ｐｗが開始される。映像信号書き込み期間Ｐｗでは、第ｋ行目の画素ＰＸ＿ｋに対する映像信号Ｖｓｉｇ＿ｋの書き込みと、第ｋ＋１行目の画素ＰＸ＿ｋ＋１に対する映像信号Ｖｓｉｇ＿ｋ＋１の書き込みが、それぞれの行毎に順次行われる。
【００９６】
まず、第ｋ行目の画素ＰＸ＿ｋにおいて、第１の走査線ＳＬＡ＿ｋの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴ＿ｋをオン状態とする電位（ハイレベルの電位ＶＧＨ）、第１の制御線ＳＬＣ＿ｋの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１＿ｋをオフ状態とする電位（ローレベルの電位ＶＧＬ）、第２の制御線の制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２＿ｋをオン状態とする電位（ハイレベルの電位ＶＧＨ）となる。第２の走査線ＳＬＢの制御信号ＢＧ＿ｋは、第２のスイッチＢＣＴをオフ状態とする電位（ローレベルの電位ＶＧＬ）となる。このとき、第ｋ＋１行目の画素ＰＸ＿ｋ＋１では、第１の走査線ＳＬＡ＿ｋ＋１の制御信号ＳＧ＿ｋ＋１が第１のスイッチＳＳＴ＿ｋ＋１をオフ状態とする電位（ローレベルの電位ＶＧＬ）、第１の制御線ＳＬＣ＿ｋ＋１の制御信号ＲＧ１＿ｋ＋１が第３のスイッチＲＳＴ１＿ｋ＋１をオフ状態とする電位（ローレベルの電位ＶＧＬ）、第２の制御線の制御信号ＲＧ２＿ｋ＋１が第４のスイッチＲＳＴ２＿ｋ＋１をオフ状態とする電位（ローレベルの電位ＶＧＬ）となっている。
【００９７】
映像信号書き込み期間Ｐｗにおいて、第１の信号線ＶＳＬ＿ｋから第１のスイッチＳＳＴ＿ｋを通って駆動トランジスタＤＲＴ＿ｋのゲート電極に映像信号Ｖｓｉｇ＿ｋが書き込まれる。また、第２のリセット信号線ＶＲＳ２＿ｋ及び第４のスイッチＲＳＴ２＿ｋを介して第２のリセット電位Ｖｒｓｔ２ｋが駆動トランジスタＤＲＴ＿ｋのドレインに与えられる。それより、駆動トランジスタＤＲＴ＿ｋドレインーソース間及び発光素子ＥＭＤ＿ｋの容量部（寄生容量）Ｃｅｌｋを経由して第２の電源線ＰＶＬに電流が流れる。これまでの動作により、駆動トランジスタＤＲＴ＿ｋのゲートには、映像信号Ｖｓｉｇ＿ｋ、およびオフセットキャンセル時に取得されたしきい値電圧に基づく電位が書き込まれ、駆動トランジスタＤＲＴ＿ｋの移動度のばらつきが補正される。
【００９８】
次に、第ｋ＋１行目の画素ＰＸ＿ｋ＋１に対する映像信号の書込動作が行われる。
第ｋ＋１行目の画素ＰＸ＿ｋ＋１において、第１の走査線ＳＬＡ＿ｋ＋１の制御信号ＳＧ＿ｋ＋１が第１のスイッチＳＳＴ＿ｋ＋１をオン状態とする電位（ハイレベルの電位ＶＧＨ）、第１の制御線ＳＬＣ＿ｋ＋１の制御信号ＲＧ１＿ｋ＋１が第３のスイッチＲＳＴ１＿ｋ＋１をオフ状態とする電位（ローレベルの電位ＶＧＬ）、第２の制御線の制御信号ＲＧ２＿ｋ＋１が第４のスイッチＲＳＴ２＿ｋ＋１をオン状態とする電位（ハイレベルの電位ＶＧＨ）となる。第２の走査線ＳＬＢの制御信号ＢＧは、第２のスイッチＢＣＴをオフ状態とする電位（ローレベルの電位ＶＧＬ）となる。このとき、第ｋ行目の画素ＰＸ＿ｋでは、第１の走査線ＳＬＡ＿ｋの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴ＿ｋをオフ状態とする電位（ローレベルの電位ＶＧＬ）、第１の制御線ＳＬＣ＿ｋの制御信号ＲＧ＿１ｋが第３のスイッチＲＳＴ１＿ｋをオフ状態とする電位（ローレベルの電位ＶＧＬ）、第２の制御線の制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２＿ｋをオフ状態とする電位（ローレベルの電位ＶＧＬ）となっている。
【００９９】
発光期間Ｐｄは、第ｋ行目の画素ＰＸ＿ｋと第ｋ＋１行目の画素ＰＸ＿ｋ＋１とで同時に開始される。発光期間Ｐｄでは、第ｋ行目の画素ＰＸ＿ｋにおいて、第１の走査線ＳＬＡ＿ｋの制御信号ＳＧ＿ｋが第１のスイッチＳＳＴ＿ｋをオフ状態とする電位（ローレベル電位ＶＧＬ）、第１の制御線ＳＬＣ＿ｋの制御信号ＲＧ１＿ｋが第３のスイッチＲＳＴ１＿ｋをオフ状態とする電位（ローレベルの電位ＶＧＬ）、第２の制御線ＳＬＤ＿ｋの制御信号ＲＧ２＿ｋが第４のスイッチＲＳＴ２＿ｋをオフ状態とする電位（ローレベルの電位ＶＧＬ）に設定される。第ｋ＋１行目の画素ＰＸ＿ｋ＋１も同様である。
【０１００】
第２の走査線ＳＬＢの制御信号ＢＧが第２のスイッチＢＣＴをオン状態とする電位（ハイレベルの電位ＶＧＨ）となり、駆動トランジスタＤＲＴ＿ｋは、容量素子ＣＳ＿ｋに書込まれたゲート制御電圧に対応した電流量のドレイン電流Ｉｅｌｋを出力する。このドレイン電流Ｉｅｌｋが発光素子ＥＭＤ＿ｋに供給される。これにより、発光素子ＥＭＤ＿ｋがドレイン電流Ｉｅｌｋに応じた輝度で発光し、表示動作を行う。第ｋ＋１行目の画素ＰＸ＿ｋ＋１も同様である。
【０１０１】
本実施形態によれば、隣接する行間で第２のスイッチを共用しつつ、各画素において第１の実施形態と同様の動作を行うことができる。すなわち、本実施形態に係る表示装置及びその駆動方法によれば、第１の実施形態で示すものと同じ作用効果を奏することができる。それにより、表示部におけるトランジスタ数及び配線数を削減しながらも、駆動トランジスタのオフセットキャンセル（しきい値電圧の補償）に必要な時間を短縮することが可能となる。
【０１０２】
なお、本実施形態においても、第２の実施形態で説明したように、オフセットキャンセル期間を複数設けるようにしてもよい。また、第３の実施形態で説明したように、オフセットキャンセル期間を複数有する場合において、駆動トランジスタのドレインに印加する電位を異ならせてもよい。
【符号の説明】
【０１０３】
１００・・・表示装置、１０２・・・表示パネル、１０４・・・第１の駆動回路、１０６・・・第２の駆動回路、１０８・・・第３の駆動回路、１１０・・・表示部、１１２・・・コントローラ、１１４・・・第１の基板、１１６・・・半導体層、１１８・・・ゲート絶縁層、１２０・・・ゲート電極、１２２・・・第１の層間絶縁層、１２４・・・ソース電極、１２６・・・ドレイン電極、１２８・・・第２の層間絶縁層、１３０・・・画素電極、１３２・・・発光層、１３４・・・対向電極、１３６・・・バンク層、１３８・・・封止層、ＰＸ・・・・画素、ＶＳＬ・・・第１の信号線、ＶＲＳ・・・第２の信号線、ＳＬＡ・・・第１の走査線、ＳＬＢ・・・第２の走査線、ＰＶＨ・・・第１の電源線、ＰＶＬ・・・第２の電源線、ＶＲＳ１・・・第１のリセット信号線、ＶＲＳ２・・・第２のリセット信号線、ＳＬＣ・・・第１の制御線、ＳＬＤ・・・第２の制御線、ＤＲＴ・・・駆動トランジスタ、ＥＭＤ・・・発光素子、ＣＳ・・・容量素子、ＳＳＴ・・・第１のスイッチ、ＢＣＴ・・・第２のスイッチ、ＲＳＴ１・・・第３のスイッチ、ＲＳＴ２・・・第４のスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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