(57)【要約】【課題】記憶容量に制約のある制御メモリを効果的に使用できる遊技機を提供する。【解決手段】ＲＯＭのデータセットテーブルＤ＿ＴＢＬに記憶された設定データを、ＲＡＭに確保された作業領域の任意の転送先に転送する転送処理ＴＲＮＳが設けられ、データセットテーブルＤ＿ＴＢＬは、バイト単位の制御情報を記憶していると共に、制御情報の最後に管理値を記憶して構成される。転送処理ＴＲＮＳは、作業領域の所定領域に設定データを転送した後、管理値についての演算動作を経ることなく、その処理を終える。【選択図】図９
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【特許請求の範囲】
【請求項１】
制御動作を実行するＣＰＵによってアクセスされるＲＯＭのメモリ容量に規制のある遊技機において、
ＲＯＭのデータセットテーブルに記憶された設定データを、ＲＡＭに確保された作業領域の任意の転送先に転送する転送処理が設けられ、
前記データセットテーブルは、バイト単位の制御情報を記憶していると共に、制御情報の最後に管理値を記憶して構成され、
前記転送処理は、前記作業領域の所定領域に設定データを転送した後、管理値についての演算動作を経ることなく、その処理を終えるよう構成されていることを特徴とする遊技機。
【請求項２】
前記ＣＰＵは、内蔵レジスタへの取得値が特定データである場合、及び／又は、メモリの参照データが特定データである場合に、内部演算動作を経ることなく、所定の内蔵フラグをセットするよう構成されている請求項１に記載の遊技機。
【請求項３】
前記管理値は、前記特定データと同一値である請求項２に記載の遊技機。
【請求項４】
前記制御情報は、転送先アドレスのアドレス値の一部と、設定データとで構成された一組又は複数組のデータ対である請求項１〜３の何れかに記載の遊技機。
【請求項５】
前記任意の転送先は、そのアドレスの上位１バイト値が共通している請求項１〜４の何れかに記載の遊技機。
【請求項６】
前記任意の転送先のアドレスは、２バイト長であって、
前記データセットテーブルには、前記制御情報として、転送先アドレスの下位１バイト値が記憶されている請求項４又は５に記載の遊技機。
【請求項７】
前記作業領域の先頭アドレスは、その下位１バイト値がゼロであって、前記作業領域の先頭アドレスは、前記転送処理にとって使用しないよう構成されている請求項１〜６の何れかに記載の遊技機。
【請求項８】
所定の図柄を変動表示する図柄変動ゲームを実行し、図柄が所定の表示態様となると当り遊技が開始される遊技機であって、
当り遊技の開始時、及び／又は、図柄変動表示ゲームの開始時には、前記転送処理が実行される請求項１〜７の何れかに記載の遊技機。
【請求項９】
所定の図柄を変動表示する図柄変動ゲームを実行し、図柄が所定の表示態様となると当り遊技が開始される遊技機であって、
当り遊技の終了時、及び／又は、図柄変動表示ゲームの終了時には、前記転送処理が実行される請求項１〜８の何れかに記載の遊技機。
【請求項１０】
所定条件下、遊技者に遊技媒体が払い出される遊技機であって、
遊技媒体の払出動作を実行する払出モータを制御する制御情報の転送時に、前記転送処理が実行される請求項１〜９の何れかに記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パチンコ機、アレンジボール機、雀球遊技機、回胴遊技機などの遊技機に関し、特に、記憶容量に制約のある制御メモリを効果的に使用する遊技機に関する。
【背景技術】
【０００２】
パチンコ機などの遊技機は、一般に、機能別に分離された複数の回路基板で構成され、遊技制御を中心的に担当する主制御基板と、主制御基板から受ける制御コマンドに基づいて動作するサブ制御基板とに区分される。
【０００３】
そして、パチンコ機の場合、サブ制御基板は、遊技球の払出動作を制御する払出制御基板と、音声演出、ランプ演出、図柄演出など各種の演出動作を制御する一又は複数の演出制御基板とに区分されるのが一般的である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−４１２６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、この種の遊技機では、主制御基板や払出制御基板で使用可能なメモリ容量に法的な規制があり、この制約のもとで、円滑な払出動作を実現すると共に、遊技者の嗜好に合うよう、制御動作を高度化する必要がある。
【０００６】
かかる観点から、出願人は、遊技球の払出動作を円滑に実行するための動作ステイタスや制御フラグや、カウンタやタイマの初期値などのデータを、ＲＯＭのデータ記憶領域からＲＡＭの作業領域に転送する統一的な転送処理を提案している（特許文献１）。
【０００７】
この特許文献１に記載の発明によれば、転送元ＲＯＭアドレスや、転送先ＲＡＭアドレスや、転送データ量などの相違に拘わらず、単一の転送処理を使用でき、メモリの無駄使いがないという利点がある。
【０００８】
しかし、メモリ容量の法的制限のもとで制御動作を更に高度化するには、例え、１バイトでも、制御プログラムや制御データが占有するメモリ空間を減らす必要がある。
【０００９】
本発明は、上記の問題に鑑みてなされたものであって、記憶容量に制約のある制御メモリを効果的に使用できる遊技機を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明は、制御動作を実行するＣＰＵによってアクセスされるＲＯＭのメモリ容量に規制のある遊技機において、ＲＯＭのデータセットテーブルに記憶された設定データを、ＲＡＭに確保された作業領域の任意の転送先に転送する転送処理が設けられ、前記データセットテーブルは、バイト単位の制御情報を記憶していると共に、制御情報の最後に管理値を記憶して構成され、前記転送処理は、前記作業領域の所定領域に設定データを転送した後、管理値についての演算動作を経ることなく、その処理を終えるよう構成されている。
【００１１】
本発明では、論理演算や算術演算などの演算動作を経ることなく転送処理を終えることができるので、演算動作の分だけプログラムの占有空間を抑制することができる。
【００１２】
このような動作を好適に実現するには、ＣＰＵは、内蔵レジスタへの取得値が特定データである場合、又は、メモリの参照データが特定データである場合に、内部演算動作を経ることなく、所定の内蔵フラグをセットするよう構成され（請求項２）、また、管理値は、特定データと同一値であるのが好ましい（請求項３）。このような構成を採ると、転送処理の実行回数のカウント動作や、管理値の比較演算動作を省略することができる。
【００１３】
図１１（ａ）〜（ｂ）は、参考例１のデータ転送処理ＴＲＡＮＳ１のフローチャートと、そのソースプログラムであり、転送処理回数のカウントダウン動作（ＳＳ５５）が必須であることを示している。
【００１４】
具体的に確認すると、参考例１では、転送処理の実行回数を、ＣＰＵのＢレジスタで管理している（ＳＳ５１）。なお、転送処理の実行回数は、データセットテーブルＤ＿ＴＢＬの先頭に格納されており、Ｂレジスタをデクリメントした後（ＳＳ５５）、Ｚ（ゼロ）フラグを判定して、Ｚフラグがセット状態なら一連の処理を終えている（ＳＳ５６）。
【００１５】
図１１（ｃ）に示す通り、データセットテーブルＤ＿ＴＢＬには、転送先の下位アドレス（１バイト）と、その転送先アドレスに転送するべき格納データ（１バイト）とで一対となる制御情報がＮペア格納されており、このペア数Ｎが、転送回数を意味している。なお、ＲＡＭ作業領域の先頭アドレス値は、その下位アドレス（１バイト値）が００Ｈであり、上位アドレス＠＠（１バイト値）は、データ転送処理ＴＲＡＮＳ１において、ＬＤ Ｄ ，＠＠の命令で設定される（ＳＳ５１）。また、データセットテーブルＤ＿ＴＢＬのアドレス（２バイト値）は、ＣＡＬＬ ＴＲＡＮＳ１ によるサブルーチンコール時に、ＨＬレジスタに設定される（ＬＤ ＨＬ， Ｄ＿ＴＢＬ）。
【００１６】
また、図１１（ｄ）〜（ｅ）は、参考例２のデータ転送処理ＴＲＡＮＳ２について、そのソースプログラムと、データセットテーブルＤ＿ＴＢＬのデータ構造を図示したものである。参考例２では、転送回数をカウントしない代わりに、ＬＤ Ａ， （ＨＬ）による取得データ（転送先の下位アドレス）が、終了データ００Ｈか否かを判定しており、それが００Ｈである場合には、転送処理が完了したと判定している。なお、参考例２では、転送先の下位アドレスが００Ｈになることはないことを前提としている。
【００１７】
参考例１と参考例２では、各々、ＣＰＵに内蔵されたＺフラグをセットするための演算動作が必須であり、その分だけＲＯＭの使用領域が増加する。ここで、演算命令とは、参考例１のＤＪＮＺ ＬＯＯＰ１ に含まれるＤＥＣ Ｂ 演算や、参考例２のＡＮＤ Ａ 演算がこれに該当する。
【００１８】
そして、参考例１のサブルーチンＴＲＡＮＳ１を機能させるために必要なマシンコードの全バイト数は、２０バイトであり、参考例２のサブルーチンＴＲＡＮＳ２を機能させるためのマシンコードの全バイト数は、２２バイトである。なお、ソースプログラムＴＲＡＮＳ１，ＴＲＡＮＳ２の右欄には、各命令（マシンコード）のバイト長を記載している。
【００１９】
図９（ａ）〜（ｂ）は、上記した参考例１や参考例２と対比される本発明の実施例について、そのデータ転送処理ＴＲＡＮＳのフローチャートと、ソースプログラムを示している。図９（ａ）の構成は、参考例２（図１１（ｄ））と類似しており、データセットテーブルＤ＿ＴＢＬには、転送先アドレスの下位１バイト値と、転送すべき設定データの順番に、各組の制御情報が記憶され、最後に、管理値たる終了データ００Ｈが格納される。
【００２０】
また、図９（ａ）の実施例で使用するＣＰＵは、ＤＥＣ Ｂ 演算や、ＡＮＤ Ａ 演算などの内部演算動作の演算結果がゼロである場合だけでなく、内部レジスタへの取得データがゼロである場合にも、ＣＰＵの内蔵Ｚフラグがセットされるよう構成されている。なお、内蔵Ｚフラグがセットされるか否かの動作において、内部レジスタへの取得データが、１バイトであるか、２バイトであるかは問題にならない。
【００２１】
そこで、図示の実施例では、このＣＰＵの機能を有効活用するべく、ＬＤ Ｅ， （ＨＬ＋）命令の実行後、直ちにＺフラグを判定している。以下、この点も含め、実施例の構成を説明するが、データ転送処理ＴＲＡＮＳのサブルーチンコール（ＣＡＬＬ ＴＲＡＮＳ ）に先行して、ＬＤ ＨＬ， Ｄ＿ＴＢＬ命令によって、データセットテーブルＤ＿ＴＢＬの先頭アドレスが、ＣＰＵのＨＬレジスタに取得されている。
【００２２】
データ転送処理ＴＲＡＮＳでは、最初に、ＲＡＭ作業領域のアドレス値の上位１バイトが、ＣＰＵのＤレジスタに取得される（ＳＴ５１）。なお、図９では、作業領域のアドレス値の上位１バイトを＠＠と表現しているが、現状の法的規制では、ＲＡＭ作業領域の記憶容量は、２５６バイトを超えることはなく、転送先アドレスの上位１バイトは、常に同一値＠＠となる。
【００２３】
したがって、本発明において、任意の転送先は、そのアドレスの上位１バイト値が共通しているのが典型的である。また、作業領域の先頭アドレスの下位１バイト値がゼロであるのが典型的である。
【００２４】
次に、ＨＬレジスタの間接ロード命令で、データ転送先のＲＡＭアドレスの下位１バイトをＣＰＵのＥレジスタに取得し、ＨＬレジスタをインクリメントする（ＳＴ５２）。なお、ソースプログラムＴＲＡＮＳの右欄に示す通り、このＬＤ Ｅ， （ＨＬ＋）命令は、マシンコードのバイト長が２バイトである。
【００２５】
先に説明した通り、このＣＰＵでは、内部レジスタへの取得データがゼロである場合にも、Ｚフラグがセットされるので、続いて、ＲＥＴ Ｚ 命令を実行して、Ｚフラグがセットされている場合にはサブルーチン処理を終える（ＳＴ５３）。一方、Ｅレジスタ≠０であって、Ｚフラグがセットされていない場合には、ＨＬレジスタの間接ロード命令で、転送先アドレスへの転送データ（設定データ）をＡレジスタに取得し、ＨＬレジスタをインクリメントする（ＳＴ５４）。
【００２６】
次に、このＡレジスタに取得した転送データを、ＤＥレジスタの間接ロード命令で、転送先アドレスに転送した後（ＳＴ５５）、ＴＲＮＳ番地に無条件ジャンプする。
【００２７】
このようにステップＳＴ５１〜ＳＴ５５の処理を繰り返すと、やがて、ＬＤ Ｅ， （ＨＬ＋）命令によって最終データ（管理値００Ｈ）を取得することになるので、ＤＥＣ演算や、ＡＮＤ演算や、比較演算ＣＰなどの内部演算を経ることなくサブルーチン処理を終える（ＳＴ５３）。
【００２８】
図９において、ソースプログラムの右欄に示す数値は、マシンコードのバイト長である。そして、データ転送処理ＴＲＡＮＳを実現するマシンコードの全バイト数は１８バイトであって、参考例１や参考例２より２〜４バイトＲＯＭ消費量が抑制される。ここで、単に２〜４バイトとはいえ、メモリ容量の法規制上、その抑制分は有効であり、これを他の制御データや制御プログラムに振り分けることができる。
【００２９】
ところで、図９（ｄ）〜（ｅ）は、他のＣＰＵを使用した場合のデータ転送処理ＴＲＡＮＳのフローチャートと、ソースプログラムを示している。このＣＰＵでは、メモリのデータ値を参照可能な、条件付きサブルーチン復帰命令（ＲＴ Ｚ ）が設けられており、このＣＰＵでは、この命令を有効利用している。
【００３０】
なお、データ転送処理ＴＲＡＮＳのサブルーチンコール（ＲＳＴ ＴＲＮＳ ）に先行して、ＬＤ ＨＬ， Ｄ＿ＴＢＬ命令によって、データセットテーブルＤ＿ＴＢＬの先頭アドレスがＨＬレジスタに取得される。この実施例も、データセットテーブルＤ＿ＴＢＬのデータ構造は、図９（ｃ）に示す通りである。
【００３１】
そして、データ転送処理ＴＲＡＮＳでは、最初に、ＨＬレジスタの間接判定命令によってＺフラグを機能させる（ＳＴ６１）。そして、Ｚフラグがセット状態であれば、データ転送処理ＴＲＡＮＳを終え、Ｚフラグがセット状態でない場合には、ＨＬレジスタの間接ロード命令で、データ転送先のＲＡＭアドレスの下位１バイトを、ＣＰＵのＥレジスタに取得する（ＳＴ６２）。
【００３２】
次に、Ｄレジスタに、作業領域アドレス値の上位１バイト（＠＠）を設定すると共に、ＨＬレジスタをインクリメントした後（ＳＴ６３）、ＨＬレジスタの間接ロード命令で、転送データをＣＰＵのＡレジスタに取得する（ＳＴ６４）。そして、ＤＥレジスタの間接ロード命令で、Ａレジスタのデータを転送先に格納した後（ＳＴ６５）、ＨＬレジスタをインクリメントして、ＴＲＮＳ番地にジャンプする（ＳＴ６６）。
【００３３】
この実施例でも、ステップＳＴ６１〜ＳＴ６６の処理を繰り返すと、やがてＲＴ Ｚ， （ＨＬ）命令によってＺフラグがセットされるので、その場合には、ＤＥＣ演算や、ＡＮＤ演算や、比較演算ＣＰなどの内部演算を経ることなくサブルーチン処理を終える（ＳＴ６１）。このような構成でも、参考例１や参考例２よりＲＯＭの消費量を抑制することができる。
【００３４】
また、制御情報は、図９の実施例のように、好ましくは、転送先アドレスのアドレス値の一部（典型的には下位１バイト）と、設定データ（典型的には１バイト）とで構成されるが、設定データは複数バイトであっても良い。なお、制御情報は、複数組とは限らず、一組でも良いのは言うまでもない。何れにしても、このような構成を採る場合には、作業領域の先頭アドレスは、転送処理にとって使用しないよう構成されているのが好適である。
【００３５】
また、図９の実施例のように、転送先のアドレスは２バイト長であって、データセットテーブルに、転送先アドレスの下位１バイト値が記憶されているのが典型的であるが、必ずしも限定されない。また、転送先アドレスと設定データのデータ対において、その順番は、設定データを先行させても良く、管理値も必ずしも１バイト長である必要はない。なお、制御情報として、アドレス情報を含まない一連の設定データ群であっても良いが、ブロック転送命令（ＬＤＩＲ）を具備するＣＰＵであれば、これを利用してもよい。
【００３６】
本発明は、所定の図柄を変動表示する図柄変動ゲームを実行し、図柄が所定の表示態様となると当り遊技が開始される遊技機であって、当り遊技の開始時、及び／又は、図柄変動表示ゲームの開始時には、前記転送処理が実行されか、当り遊技の終了時、及び／又は、図柄変動表示ゲームの終了時には、前記転送処理が実行されるのが好ましい。また、本発明は、所定条件下、遊技者に遊技媒体が払い出される遊技機であって、遊技媒体の払出動作を実行する払出モータを制御する制御情報の転送時に、前記転送処理が実行されるのも好ましい。
【発明の効果】
【００３７】
上記した本発明によれば、記憶容量に制約のある制御メモリを効果的に使用することができる。
【図面の簡単な説明】
【００３８】
【図１】実施例に示すパチンコ機の斜視図である。
【図２】図１のパチンコ機の遊技盤を図示した正面図である。
【図３】図１のパチンコ機の全体構成を示すブロック図である。
【図４】ワンチップマイコンの内部回路を示す回路図である。
【図５】主制御部のメイン処理を説明するフローチャートである。
【図６】主制御部のタイマ割込み処理を説明するフローチャートである。
【図７】払出制御部の動作の一部を説明する図面である。
【図８】動作フラグの推移を説明する図面である。
【図９】本発明によるデータ転送処理を例示するプログラムである。
【図１０】別のデータ転送処理を説明する図面である。
【図１１】参考例のデータ転送処理を説明する図面である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施例について詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。
【００４０】
ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。
【００４１】
上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。
【００４２】
上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
【００４３】
図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。
【００４４】
液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。
【００４５】
普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。
【００４６】
図柄始動口１５は、左右１対の開閉爪１５ａを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。
【００４７】
図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃに表示される特別図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。
【００４８】
大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。なお、特別遊技のラウンド数として、８ラウンド、１６ラウンドなど各種の遊技態様が設けられている。ここで、規定ラウンド数が多いほど遊技者に有利である。
【００４９】
大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で上記した規定ラウンド数の特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（以下、確変状態という）となるという特典が付与される。
【００５０】
図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。
【００５１】
図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。
【００５２】
なお、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７を経由して、液晶制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。
【００５３】
これら主制御基板２１、演出制御基板２２、液晶制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、液晶制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、液晶制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。
【００５４】
ここで、主制御部２１と払出制御部２４を構成するワンチップマイコンのＣＰＵは、防犯上の観点から、その性能が法的に制限されている。また、ＣＰＵがアクセスするＲＯＭやＲＡＭのメモリ空間も限定されている。そこで、本実施例では、定型処理に消費するメモリ空間を可能な限り抑制して、他の制御性能を高めるべく、ＣＰＵの内部構成と、制御プログラムの構成に工夫を凝らしている。
【００５５】
具体的に説明すると、法的規制に基づき、ＣＰＵ演算の基本単位を１バイトとするが、本実施例のＣＰＵは、加減算（ＡＤＤ／ＳＵＢ／ＩＮＣ／ＤＥＣなど）や、論理演算（ＯＲ／ＡＮＤなど）の演算動作の演算結果がゼロの場合だけでなく、ロード命令によってＺフラグがセットされるか、または、Ｚフラグに基づく条件付きサブルーチン復帰命令が機能するよう構成している。
【００５６】
これらの点は、図９に関して先に説明した通りであり、Ｚフラグがセットされるロード命令は、例えば、ニーモニック［ＬＤ Ｅ， （ＨＬ＋）］のＨＬ間接ロード命令であり、ＨＬレジスタが指示するアドレスの１バイトデータがＥレジスタに取得される。そして、この取得データの値がゼロであればＺフラグがセットされる。なお、ＨＬ＋は、この命令の実行によって、ＨＬレジスタが＋１インクリメントされることを意味している。
【００５７】
また、このＣＰＵでは、２バイトデータを取得した場合にも、取得データに基づいてＺフラグがセットされる。例えば、ニーモニック［ＬＤ ＷＡ， （ＨＬ＋）］のＨＬ間接ロード命令の場合、ＨＬレジスタが指示するアドレスの１バイトデータがＡレジスタに取得されると共に、次アドレスの１バイトデータがＷレジスタに取得される。そして、この命令の実行によって、ＨＬレジスタが＋２インクリメントされる。
【００５８】
また、所定の判定復帰命令は、例えば、ニーモニック［ＲＴ Ｚ， （ＨＬ）］のサブルーチン復帰命令であり、ＨＬレジスタが指示するアドレスの１バイトデータがゼロであればサブルーチン処理を終えるようになっている。
【００５９】
図９に関して説明した通り、本実施例では、［ＬＤ Ｅ， （ＨＬ＋）命令］や［ＬＤ ＷＡ， （ＨＬ＋）命令］を活用するか、或いは［ＲＴ Ｚ， （ＨＬ）命令］を活用することで、定型処理に消費するメモリ空間を効果的に抑制している。
【００６０】
図３に基づいて説明を続けると、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新た盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材１を除く全てが、盤側部材ＧＭ２である。
【００６１】
図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、液晶制御基板２３が、液晶ディスプレイＤＩＳＰやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。
【００６２】
電源基板２０は、接続コネクタＣ２を通して、主基板中継基板２８に接続され、接続コネクタＣ３を通して、電源中継基板３０に接続されている。そして、主基板中継基板２８は、電源基板２０から受けたシステムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号、バックアップ電源ＢＡＫ、ＤＣ１２Ｖ、ＤＣ３２Ｖを、そのまま主制御部２１に出力している。同様に、電源中継基板３０も、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。なお、演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２と液晶制御部２３に出力している。
【００６３】
一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の、システムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。
【００６４】
ここで、電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって各制御部２１〜２４のワンチップマイコンその他のＩＣ素子が電源リセットされるようになっている。
【００６５】
主制御部２１及び払出制御部２４が、電源基板２０から受けるＲＡＭクリア信号ＤＥＬは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷＴのＯＮ／ＯＦＦ状態に対応した値を有している。
【００６６】
主制御部２１及び払出制御部２４が、電源基板２０から受ける電圧降下信号は、交流電源２４Ｖが降下し始めたことを示す信号であり、この電圧降下信号を受けることによって、各制御部２１、２４では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２５は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。
【００６７】
一方、演出制御部２２と液晶制御部２３には、上記した電源バックアップ機能が設けられていない。しかし、先に説明した通り、演出制御部２２と液晶制御部２３には、電源中継基板３０と演出インタフェイス基板２７を経由して、システムリセット信号ＳＹＳが共通して供給されており、他の制御部２１，２４と、ほぼ同期したタイミングで電源リセット動作が実現される。
【００６８】
図示の通り、主制御部２１は、主基板中継基板２８を経由して、払出制御部２５に制御コマンドＣＭＤ”を送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。
【００６９】
また、主制御部２１は、直接的に、或いは、遊技盤中継基板２９を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。図示の通り、入賞スイッチ信号ＳＧは、直接、主制御部２１に伝送され、その他のスイッチ信号は、遊技盤中継基板２９を経由して、主制御部２１に伝送されている。
【００７０】
図４は、主制御部２１のワンチップマイコン２１Ａの内部構成の一部を図示したものである。ここでは、図柄始動口１５の検出スイッチＳＷから入賞スイッチ信号ＳＧを受ける部分も含めて図示している。図示の通り、ワンチップマイコン２１Ａは、演算単位が１バイトのＣＰＵコア（以下ＣＰＵという）と、Ｚ８０ＣＴＣ（counter timer circuit ）相当のカウンタ・タイマ回路ＣＴＣと、ＲＯＭ及びＲＡＭのメモリ回路と、ウォッチドッグタイマＷＤＴと、乱数生成回路ＧＮＲと、入力ポートＩＮＰとを内蔵して構成されている。
【００７１】
図示の通り、検出スイッチＳＷからの入賞スイッチ信号ＳＧは、バッファ回路ＢＵＦを経由して、ワンチップマイコン２１Ａの乱数生成回路ＧＮＲに供給されている。また、入力ポートＩＮＰには、大入賞口１６や普通入賞口１７やゲート１８などの検出スイッチからのスイッチ信号が供給されている。
【００７２】
また、乱数生成回路ＧＮＲは、入賞スイッチ信号ＳＧなどのスイッチ信号を受けてラッチパルスＬＴを出力するラッチ制御回路３０と、システムクロックＣＬＫ及び外部クロックＸＣＬＫを２分周する分周回路３１と、２分周された２種類のクロック信号の何れか一方を更新クロックΦとして選択する選択回路３２と、更新クロックΦに基づいて動作するＮ個の数列生成部３３からなる数列生成群３３Ｇと、ラッチ制御回路３０から受けるラッチパルスＬＴに基づいて数列生成部３３の生成値を取得する複数のラッチ回路３４からなるラッチ群３４Ｇと、各部の動作を規定する制御パラメータや各部の動作状態を示す動作ステイタスを保持する制御レジスタ群３５Ｇと、数列生成部３３の動作異常を検出する異常検出回路３６と、を含んで構成されている。
【００７３】
続いて、上記したＣＰＵによって実行される主制御部２１の遊技動作を説明する。図５及び図６は、主制御部２１の制御プログラムを示すフローチャートであり、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理（図５）と、所定時間毎（４ｍＳ）に起動されるマスク可能なタイマ割込み処理（図６）とで構成されている。
【００７４】
以下、図５（ａ）を参照しつつ、システムリセット処理プログラム（メイン処理）について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチＳＷＴがＯＦＦ状態で電源がＯＮ状態になる場合と、遊技ホールの開店時のように、初期化スイッチＳＷＴがＯＮ操作されて電源がＯＮ状態になる場合とがある。なお、ウォッチドッグタイマＷＤＴが起動してＣＰＵが強制的にリセットされる場合もある。
【００７５】
何れの場合でも、ＣＰＵは、最初に、ＣＰＵ内部のスタックポインタＳＰの値を、スタック領域の最終アドレスに対応して初期設定する（ＳＴ１）。次に、ワンチップマイコンの乱数生成回路ＧＮＲの制御レジスタ群３５Ｇを含んだ各種レジスタの値を初期設定する（ＳＴ２）。
【００７６】
具体的なプログラムは、例えば、図５（ｂ）に示す通りであり、ワンチップマイコンの内蔵ＲＯＭに確保されたデータセットテーブルＤ＿ＴＢＬ０から、必要な設定データ（制御パラメータ）を読み出し、これを対応する制御レジスタに転送する。特に限定されるものではないが、本実施例は、ポートマップドＩ／Ｏ方式（Port-mapped I/O）を採っているので、一連の制御パラメータをＯＵＴ命令で転送している。
【００７７】
ポートマップドＩ／Ｏ方式とは、メモリマップドＩ／Ｏ方式（Memory-mapped I/O）に対比される概念であり、メモリのリード／ライトのためのＬＤ命令とは別に、ＩＯ機器のリード／ライトに専用のＯＵＴ命令やＩＮ命令を使用している。但し、ポートマップドＩ／Ｏ方式に限定されるものではなく、アドレス空間にメモリとＩＯ機器とを共存させるメモリマップドＩ／Ｏ方式を採用することもでき、その場合には、以下に説明するＯＵＴ命令に代えてＬＤ命令が使用される。
【００７８】
何れにしても、初期設定処理（ＳＴ２）で使用するデータセットテーブルＤ＿ＴＢＬ０は、図５（ｂ）の右側に示す構造を有しており、設定データ１バイトとポート番号１バイトとで一組となる制御情報が、連続的に格納されている。なお、設定データとポート番号が、共にゼロとなることはないよう構成されているので、データセットテーブルＤ＿ＴＢＬ０の最後には、終了データとして２バイト長のゼロが格納されている。
【００７９】
転送処理の具体的内容は、図５（ｂ）の左側に示す通りである。先ず、ＬＤ ＨＬ， Ｄ＿ＴＢＬ０によって、ＣＰＵのＨＬレジスタに、データセットテーブルＤ＿ＴＢＬ０の先頭アドレスをセットし、ＬＤ ＷＡ， （ＨＬ＋）によって、ＣＰＵのＷレジスタにポート番号を取得すると共に、ＣＰＵのＡレジスタに設定データ（制御パラメータ）を取得する。そして、取得した設定データは、ＯＵＴ （Ｗ）， Ａによってワンチップマイコンに内蔵された各種制御レジスタに初期設定される。
【００８０】
そして、このような転送処理を繰り返した後、ＬＤ ＷＡ， （ＨＬ＋）によってＷＡレジスタの取得データが００００Ｈとなれば、ＲＥＴ Ｚ によって一連の処理を終える。ここで、ＲＥＴ Ｚ は、ＣＰＵに内蔵されたＺフラグに基づいて動作するが、本実施例のＣＰＵは、ＬＤ ＷＡ， （ＨＬ＋）の実行時、取得データに基づいてＺフラグがセットされるので、ＩＮＣ命令などの算術演算や、ＡＮＤ命令や比較命令などの論理演算によってＺフラグをセットする必要はない。
【００８１】
このようにして、ステップＳＴ２の初期設定処理が終われば、入力ポートＩＮＰからＲＡＭクリア信号ＤＥＬを取得する（ＳＴ３）。ＲＡＭクリア信号ＤＥＬとは、ワンチップマイコン２１Ａの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷＴのＯＮ／ＯＦＦ状態に対応した値を有している。
【００８２】
次にＲＡＭクリア信号ＤＥＬのレベルが判定されるが（ＳＴ４）、ＲＡＭクリア信号ＤＥＬがＯＮ状態であったと仮定すると、内蔵ＲＡＭの全領域がゼロクリアされる（ＳＴ８）。次に、ＲＡＭ領域がゼロクリアされたことを報知するための制御コマンドを出力する（ＳＴ９）。
【００８３】
次に、タイマ割込み動作（図６）を起動する割込み信号ＩＮＴを出力するＣＴＣを初期設定する（ＳＴ１０）。そして、ＣＰＵを割込み禁止状態にセットした状態で（ＳＴ１１）、必要なカウンタがあれば、これについて更新処理を実行し（ＳＴ１２）、その後、ＣＰＵを割込み許可状態に戻して（ＳＴ１３）、ステップＳＴ１１に戻る。
【００８４】
但し、本実施例では、乱数生成回路ＧＮＲから多数の乱数値を取得できるので、ステップＳＴ１１〜ＳＴ１３の処理を全て排除することができる。そのため、ＳＴ１１〜ＳＴ１３の分だけ、ＲＯＭの記憶容量を節約することができ、他の制御処理を豊富化することができる。
【００８５】
次に、ステップＳＴ４の判定処理に戻って説明すると、ＣＰＵがウォッチドッグタイマＷＤＴなどによって強制的にリセットされた場合や、停電状態からの復旧時には、ＲＡＭクリア信号ＤＥＬはＯＦＦ状態である。そして、このような場合には、ステップＳＴ４の判定に続いて、バックアップフラグＢＦＬの内容が判定される（ＳＴ５）。バックアップフラグＢＦＬとは、電源監視処理（ＳＴ２０）においてバックアップ処理が実行されたことを示すデータであり、この実施例では、電源遮断時にバックアップフラグＢＦＬが５ＡＨとされ、電源復帰後のステップＳＴ２０の処理でゼロクリアされる。
【００８６】
そのため、電源投入時や、停電状態からの復旧時である場合には、バックアップフラグＢＦＬの内容が５ＡＨの筈である。但し、何らかの理由でプログラムが暴走状態となり、ウォッチドッグタイマによるＣＰＵリセット動作が生じたような場合には、バックアップフラグＢＦＬ＝００Ｈである。したがって、ＢＦＬ≠５ＡＨ（通常はＢＦＬ＝００Ｈ）となる場合には、ステップＳＴ５からステップＳＴ８の処理に移行させて遊技機の動作を初期状態に戻す。
【００８７】
一方、バックアップフラグＢＦＬ＝５ＡＨであれば、チェックサム値を算出するためのチェックサム演算を実行する（ＳＴ６）。ここで、チェックサム演算とは、内蔵ＲＡＭのワーク領域を対象とする８ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、ＲＡＭのＳＵＭ番地の記憶値と比較をする（ＳＴ７）。
【００８８】
ＳＵＭ番地には、電圧降下時に実行される電源監視処理（ＳＴ２０）において、同じチェックサム演算によるチェックサム値が記憶されている。なお、記憶された演算結果は、内蔵ＲＡＭの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップＳＴ７の判定によって両者が一致する筈である。
【００８９】
しかし、電源降下時にチェックサム演算の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算（ＳＴ６）の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップＳＴ７の判定結果は不一致となる。
【００９０】
そこで、判定結果の不一致によりデータ破損が検出された場合には、ステップＳＴ８の処理に移行させてＲＡＭクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップＳＴ７の判定において、チェックサム演算（ＳＴ８）によるチェックサム値と、ＳＵＭ番地の記憶値とが一致する場合には、上記したステップＳＴ１０の処理に移行することになる。
【００９１】
続いて、上記したメイン処理を中断させて、４ｍＳ毎に開始されるタイマ割込み処理プログラム（図６）を説明する。タイマ割込みが生じると、ＣＰＵのレジスタを保存することなく、直ちに電源監視処理を実行する（ＳＴ２０）。これは、タイマ割込み処理が起動されるタイミングが、ステップＳＴ１３の直後に固定されているためである。
【００９２】
電源監視処理（ＳＴ２０）では、電源基板２０から供給されている電圧降下信号のレベルを判定し、異常レベルであれば、バックアップフラグＢＡＫＦＬＧを５ＡＨに設定し、チェックサム値を算出して、ＳＵＭ番地に記憶した上で、電源が遮断されるのを待つ。
【００９３】
次に、普通図柄処理ＳＴ２８における抽選処理で使用される当り用カウンタＲＧを更新する乱数作成処理を実行する（ＳＴ２１）。当り用カウンタＲＧは、所定数値範囲内でインクリメント（＋１）され、更新後のカウンタの値は、当り判定用乱数値として当否抽選処理で活用される。具体的には、当り用カウンタＲＧの値は、遊技球がゲート１８を通過した場合に、普通図柄処理（ＳＴ１８）における当り抽選処理で当り用カウンタＲＧが使用される。
【００９４】
なお、特別図柄処理（ＳＴ３２）における大当り抽選処理に使用される抽選用乱数値ＲＮＤについては、乱数生成回路ＧＮＲから取得するので、ソフトウェア処理で更新されることはない。
【００９５】
次に、遊技動作の時間を管理しているタイマについてタイマ減算処理を行う（ＳＴ２２）。減算されるタイマは、大入賞口１６の開放時間や、その他の遊技演出時間を管理するものである。このようなタイマ減算処理が終わると、図柄始動口１５やゲート１８の検出スイッチを含む各種スイッチ類のスイッチ信号を取得して記憶する（ＳＴ２３）。なお、図柄始動口１５に関する入賞スイッチ信号ＳＧは、乱数生成回路ＧＮＲの信号入力レジスタ３５ｆをアクセスして取得する。一方、その他の検出スイッチによるスイッチ信号は、ワンチップマイコンの入力ポートＩＮＰから取得する。
【００９６】
スイッチ入力処理（ＳＴ２３）が終わると、エラー管理処理を実行する（ＳＴ２４）。エラー管理処理とは、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を意味する。そして、エラー管理処理（ＳＴ２４）が終われば、次に、払出制御部３３向けの制御コマンドを作成した後（ＳＴ２５）、この段階で生成されている制御コマンドを該当するサブ制御部に伝送する（ＳＴ２６）。
【００９７】
続いて、現在が当り中の動作モードでないことを条件に、普通図柄処理を実行する（ＳＴ２８）。普通図柄処理とは、普通電動役物を作動させるか否かの判定を意味し、ステップＳＴ２３のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、乱数生成処理（ＳＴ２１）で更新された当り用カウンタＲＧを、当り当選値と対比する。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、普通電動役物の作動に向けた処理を行う（ＳＴ３０）。
【００９８】
次に、必要な制御コマンドを該当するサブ制御部に伝送し（ＳＴ３１）、特別図柄処理を行う（ＳＴ３２）。特別図柄処理とは、大入賞口１６など特別電動役物を作動させるか否かの判定であり、大当り抽選処理を含んだ処理である。
【００９９】
具体的な処理としては、ステップＳＴ２３のスイッチ入力結果によって入賞スイッチ信号ＳＧがＯＮ遷移したと判定された場合には、乱数生成回路ＧＮＲの乱数レジスタの数値を取得して、大当り抽選用の乱数値ＲＮＤとして記憶する。また、別の乱数レジスタの数値を取得して、図柄抽選用の乱数値ＲＮＤ’として記憶する。
【０１００】
そして、このタイミングで、図柄演出処理（図柄表示部Ｄａ〜Ｄｃの図柄変動処理）が終了しており、且つ、抽選保留状態の先行する入賞スイッチ信号ＳＧが存在しない場合には、乱数値ＲＮＤに基づいて大当り抽選処理を実行し、乱数値ＲＮＤ’に基づいて図柄抽選を実行する（ＳＴ３２）。大当り抽選処理の当選状態では、図柄抽選処理によって確変当りか否か、及び、特別遊技のラウンド数が決定され、大当り抽選処理の外れ状態では、図柄抽選処理によって外れ図柄が決定される。
【０１０１】
また、ステップＳＴ３２の処理では、変動動作後の停止図柄の特定を含んで、変動パターンコマンドが抽選決定される。変動パターンコマンドとは、演出制御部２２に伝送される演出動作用の制御コマンドであり、画像制御部２３における図柄変動動作を規定したものである。この変動パターンコマンドは、大当り抽選の当否結果だけでなく、リーチ演出などの演出動作の総時間を特定してコマンドバッファに格納される。なお、コマンドバッファに格納された変動パターンコマンドは、その後のステップＳＴ３５のタイミングで演出制御部２２に伝送される。
【０１０２】
一方、このタイミングが、図柄演出処理中であれば、大当り抽選処理が待機状態（抽選保留状態）となり、実行中の図柄演出が終了し、これに続く大当り抽選に伴う図柄演出が終了すれば、そのタイミングにおけるステップＳＴ３２の処理として、保存状態の大当り抽選用の乱数値ＲＮＤや、乱数値ＲＮＤ’を使用した抽選処理が実行される。
【０１０３】
何れにしても、特別図柄処理（ＳＴ３２）の大当り抽選処理によって当選状態となれば、大当り中の動作モードに変わり、大入賞口など特別電動役物の作動に向けた処理を行う（ＳＴ３４）。
【０１０４】
次に、ステップＳＴ３２の処理で生成された変動パターンコマンドが演出制御部２２に伝送され（ＳＴ３５）、タイマ割込みが終わる。その結果、メインルーチン（不図示）の処理に戻ることになるが、所定時間（４ｍＳ）経過すると、再度ステップＳＴ１１の処理が開始されるので、ステップＳＴ２０〜３５の処理は、４ｍＳ毎に繰り返されることになる。
【０１０５】
上記の動作において、本実施例では、特別図柄の変動動作、普通図柄の変動動作、特別電動役物（大入賞口１６）の開閉動作、普通電動役物（電動式チューリップ）の開閉動作、大当りゲーム中の遊技進行などは、全て、各種の動作ステイタスや制御フラグや制御タイマで管理している。
【０１０６】
例えば、特別図柄や普通図柄の変動動作においては、動作開始時、変動動作中、変動動作終了時において動作ステイタスや制御フラグを切換え、また、動作推移を円滑化するため制御タイマに適宜な初期値を設定している。
【０１０７】
そして、動作ステイタスや制御フラグや制御タイマの設定は、設定値が異なるものの、ＲＯＭの設定値データを、ＲＡＭの作業領域の該当番地に転送するという意味で共通している。そこで、この実施例では、動作ステイタスや制御フラグや制御タイマの設定処理は、図９に示すデータ転送処理ＴＲＮＳのサブルーチンコール（ＣＡＬＬ ＴＲＮＳ ）によって実行している。
【０１０８】
先に説明した通り、サブルーチンコール（ＣＡＬＬ ＴＲＮＳ ）に先行して、対応するデータセットテーブルＤ＿ＴＢＬｉの先頭アドレスをＨＬレジスタにロードし（ＬＤ ＨＬ， Ｄ＿ＴＢＬｉ）、転送処理の終了は、対応するデータセットテーブルＤ＿ＴＢＬｉの最終アドレスに格納されている終了データ（００Ｈ）によって判定される。したがって、本実施例の構成によれば、ＲＯＭやＲＡＭにおける制御プログラムや制御データの消費量を抑制することができ、その抑制分を、他で活用することができる。
【０１０９】
以上、主制御部について説明したが、図９に示すデータ転送処理ＴＲＮＳは、払出制御部でも活用されている。図７は、払出モータを回転させるモータ処理を例示したものであり、０〜３の何れかの数値に設定される動作ステイタスに選択されて、モータ駆動開始（ＳＴ６７ａ）、モータ駆動中処理（ＳＴ６７ｂ）、モータ停止中処理（ＳＴ６７ｃ）、モータリトライ中処理（ＳＴ６７ｄ）が実行されることを示している。
【０１１０】
また、払出停止フラグ、復帰後払出停止フラグ、払出モータフラグ、モータ停止タイマなどによって払出モータの動作が管理されていることが示されている。また、図８に示すように、払出動作は、賞球フラグや払出モータフラグの値を適宜に推移させることで円滑に実行される。
【０１１１】
そこで、この実施例では、払出制御部においても、これら各種の動作ステイタスや制御フラグや制御タイマの設定処理において、図９に示すデータ転送処理ＴＲＮＳを使用することで、制御プログラムや制御データの消費量を抑制している。
【０１１２】
以上、実施例について詳細に説明したが、具体的な記載内容は、特に本発明を限定するものではなく、適宜に変更可能である。
【０１１３】
例えば、図９（ｂ）のプログラムでは、ＬＤ Ｄ， ＠＠の処理をデータ転送のたびに実行しているが、図１０（ａ）のように、ＬＤ Ｄ， ＠＠の処理回数を一回に限定しても良い。この構成は、図９（ｂ）の構成と実質的に同一であるが、サブルーチンコールに先行して、ＬＤ Ｄ， ＠＠を実行することで、マシンサイクルの実行サイクル数を抑制している。ちなみに、トータルのマシンサイクル数は、データ転送回数Ｎに対して２１＊Ｎ＋２４となり、微視的には実行速度が速くなる。
【０１１４】
但し、このような構成を採ると、サブルーチン本体が３バイト圧縮される代わりに、サブルーチンコールのための処理に、ＲＯＭ容量を３バイト余分に消費するので、サブルーチンコールの回数が多い場合には不利であり、総合的には、図９（ｂ）の構成の方が優れている。すなわち、現状のＣＰＵの動作速度（システムクロックの周波数）に鑑みると、マシンサイクル数の抑制は、それ程の価値はない。
【０１１５】
なお、図９（ｂ）のデータ転送処理ＴＲＮＳは、転送先アドレスの下位１バイトが００Ｈでないことが条件となるが、仮に、転送データにゼロを含まない場合には、データセットテーブルＤ＿ＴＢＬのデータ構造を逆転させて、設定データ（１バイトの転送データ）→転送先アドレス下位１バイトの順番にしても良い。なお、この変形実施例の場合も含め、設定データは必ずしも１バイトである必要はない。
【０１１６】
また、終了データは必ずしも１バイトである必要はなく、図１０（ｃ）に示すように２バイトであっても良い。但し、このような構成は、データセットテーブルＤ＿ＴＢＬにおけるメモリ消費量が増える点では不適である。
【０１１７】
なお、本発明の適用は、弾球遊技機に限定されるものではなく、回胴遊技機を含む各種の遊技機に適用可能である。
【符号の説明】
【０１１８】
ＧＭ    遊技機
２１    主制御手段
２１Ａ  ワンチップマイコン
【図１】
2016214339.tif 000003
【図２】
2016214339.tif 000004
【図３】
2016214339.tif 000005
【図４】
2016214339.tif 000006
【図５】
2016214339.tif 000007
【図６】
2016214339.tif 000008
【図７】
2016214339.tif 000009
【図８】
2016214339.tif 000010
【図９】
2016214339.tif 000011
【図１０】
2016214339.tif 000012
【図１１】
2016214339.tif 000013
【手続補正書】
【提出日】平成28年9月23日(2016.9.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
内蔵レジスタへのデータ取得処理で取得した取得値が特定データである場合、及び／又は、メモリのデータを参照するデータ参照処理の参照値が特定データである場合に、所定の内蔵フラグがセットされる構成を有するＣＰＵが制御動作を実行し、前記ＣＰＵによってアクセスされるＲＯＭのメモリに関して使用できる容量に規制のある遊技機であって、
ＲＯＭのデータセットテーブルに記憶された設定データを、ＲＡＭに確保された作業領域の任意の転送先に転送する転送処理が設けられ、
前記データセットテーブルは、バイト単位の制御情報を記憶していると共に、制御情報の最後に前記特定データを記憶して構成され、
前記転送処理は、前記作業領域の所定領域に設定データを転送し終えたか否かを、前記データ取得処理又は前記データ参照処理の結果、所定の内蔵フラグがセットされたか否かで判定するよう構成されていることを特徴とする遊技機。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
この特許文献１に記載の発明によれば、転送元ＲＯＭアドレスや、転送先ＲＡＭアドレスや、転送データ量などの相違に拘わらず、単一の転送処理を使用できる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
しかし、メモリ容量の法的制限のもとで制御動作を更に高度化する必要がある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明は、上記の問題に鑑みてなされたものであって、一群のデータを転送する転送処理において、転送回数のカウント動作などを排除して、記憶容量に制約のある制御メモリを効果的に使用できる遊技機を提供することを目的とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記の目的を達成するため、本発明は、内蔵レジスタへのデータ取得処理で取得した取得値が特定データである場合、及び／又は、メモリのデータを参照するデータ参照処理の参照値が特定データである場合に、所定の内蔵フラグがセットされる構成を有するＣＰＵが制御動作を実行し、前記ＣＰＵによってアクセスされるＲＯＭのメモリに関して使用できる容量に規制のある遊技機であって、ＲＯＭのデータセットテーブルに記憶された設定データを、ＲＡＭに確保された作業領域の任意の転送先に転送する転送処理が設けられ、前記データセットテーブルは、バイト単位の制御情報を記憶していると共に、制御情報の最後に前記特定データを記憶して構成され、前記転送処理は、前記作業領域の所定領域に設定データを転送し終えたか否かを、前記データ取得処理又は前記データ参照処理の結果、所定の内蔵フラグがセットされたか否かで判定するよう構成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明では、論理演算や算術演算などの演算動作を経ることなく転送処理を終えることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、転送処理の実行回数のカウント動作や、実施例に示す管理値の比較演算動作を省略することができる。