(57)【要約】【課題】高周波特性が均一で、量産性に富む電界効果トランジスタを提供する。【解決手段】電界効果トランジスタは、積層体と、フィンガーソース電極と、フィンガードレイン電極と、フィンガーゲート電極と、絶縁層と、ソースフィールドプレートと、ソース端子電極と、を有する。フィンガーゲート電極の底部は第１側面と、フィンガードレイン電極に平行に対向する第２側面と、を有する。ソースフィールドプレートは、フィンガー部とフィンガーソース電極に接続された配線部とを有する。フィンガー部は絶縁層を介して第２側面を覆い、かつフィンガードレイン電極に対向する側面はフィンガーゲート電極の第２側面とフィンガードレイン電極との間に設けられる。ソース端子電極は、フィンガーソース電極と、配線部の先端部と、を覆う。フィンガーゲート電極の第１側面に対向するフィンガーソース電極の側面は、第１側面に対して後退する開口部を有する。【選択図】図１
2016062913.tif 000002
【特許請求の範囲】
【請求項１】
２次元電子ガス層を生じるヘテロ接合を有し半導体からなる積層体と、
前記積層体の表面に設けられたフィンガーソース電極と、
前記積層体の前記表面に前記フィンガーソース電極に平行に設けられたフィンガードレイン電極と、
前記積層体の前記表面に設けられた底部を有するフィンガーゲート電極であって、前記底部は前記フィンガーソース電極に平行に対向する第１側面と、前記フィンガードレイン電極に平行に対向する第２側面と、を有する、フィンガーゲート電極と、
前記フィンガーゲート電極と前記フィンガーソース電極との間の前記積層体の前記表面と、前記フィンガーゲート電極と前記フィンガードレイン電極との間の前記積層体の前記表面と、前記フィンガーゲート電極と、を覆う絶縁層と、
前記フィンガーゲート電極に平行なフィンガー部と前記フィンガーソース電極に接続された配線部とを有し、前記絶縁層の上面に設けられたソースフィールドプレートであって、前記フィンガー部は前記絶縁層を介して前記第２側面を覆い、かつ前記フィンガー部の側面のうち前記フィンガードレイン電極に対向する側面は前記フィンガーゲート電極の前記第２側面と前記フィンガードレイン電極との間に設けられた、ソースフィールドプレートと、
前記フィンガーソース電極と、前記配線部の先端部と、を覆うソース端子電極と、
を備え、
前記フィンガーゲート電極の前記第１側面に対向する前記フィンガーソース電極の側面は、前記第１側面に対して後退する開口部を有し、
前記先端部は、前記開口部内に露出した前記絶縁層まで延設された、電界効果トランジスタ。
【請求項２】
前記積層体の裏面の側に設けられ、絶縁性を有する基板をさらに備え、
前記ソース端子電極は、前記積層体の前記表面から前記基板の裏面まで到達する貫通孔内に充填された貫通領域を含み、
前記貫通領域は、前記フィンガーソース電極の平面領域のうち前記開口部が設けられて幅が狭くなった領域とは平面視で重ならない領域に接続された請求項１記載の電界効果トランジスタ。
【請求項３】
前記フィンガー部と前記配線部とは、直交する請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記フィンガーソース電極は、２つのフィンガーゲート電極に挟まれ、
それぞれのフィンガーゲート電極に対して後退する少なくとも２つの開口部を有する請求項１〜３のいずれか１つに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電界効果トランジスタに関する。
【背景技術】
【０００２】
ヘテロ接合を有する電界効果トランジスタは、マイクロ波帯以上で、高電圧かつ高温動作が容易であり、マイクロ波通信機器やレーダー装置などに応用可能である。
【０００３】
電界効果トランジスタにおいて、フィンガーゲート電極とフィンガードレイン電極との間にソースフィールドプレートを設けると、電磁シールド効果によりゲート・ドレイン間容量が低減され最大安定利得を高めることができる。
【０００４】
ソースフィールドプレートのうち、フィンガーソース電極に接続する配線部の幅が広いと、ゲート・ソース間容量が増加し高周波特性が低下する。他方、配線部の幅を狭くしすぎると、段切れを生じやすくなる。このため、高周波特性が不均一となり、かつ歩留まりが低下する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００７−５３７５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高周波特性が均一で、量産性に富む電界効果トランジスタを提供する。
【課題を解決するための手段】
【０００７】
実施形態の電界効果トランジスタは、積層体と、フィンガーソース電極と、フィンガードレイン電極と、フィンガーゲート電極と、絶縁層と、ソースフィールドプレートと、ソース端子電極と、を有する。前記積層体は、２次元電子ガス層を生じるヘテロ接合を有し半導体からなる。前記フィンガーソース電極は、前記積層体の表面に設けられる。前記フィンガードレイン電極は、前記積層体の前記表面に前記フィンガーソース電極に平行に設けられる。前記フィンガーゲート電極は、前記積層体の前記表面に設けられた底部を有する。前記底部は前記フィンガーソース電極に平行に対向する第１側面と、前記フィンガードレイン電極に平行に対向する第２側面と、を有する。前記絶縁層は、前記フィンガーゲート電極と前記フィンガーソース電極との間の前記積層体の前記表面と、前記フィンガーゲート電極と前記フィンガードレイン電極との間の前記積層体の前記表面と、前記フィンガーゲート電極と、を覆う。前記ソースフィールドプレートは、前記フィンガーゲート電極に平行なフィンガー部と前記フィンガーソース電極に接続された配線部とを有し、前記絶縁層の上面に設けられる。前記フィンガー部は前記絶縁層を介して前記第２側面を覆い、かつ前記フィンガー部の側面のうち前記フィンガードレイン電極に対向する側面は前記フィンガーゲート電極の前記第２側面と前記フィンガードレイン電極との間に設けられる。前記ソース端子電極は、前記フィンガーソース電極と、前記配線部の先端部と、を覆う。前記フィンガーゲート電極の前記第１側面に対向する前記フィンガーソース電極の側面は、前記第１側面に対して後退する開口部を有する。前記先端部は、前記開口部内に露出した前記絶縁層まで延設される。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は第１の実施形態にかかる電界効果トランジスタの部分模式平面図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、である。
【図２】第１の実施形態の変形例にかかる電界効果トランジスタの部分模式平面図である。
【図３】図３（ａ）は比較例にかかる電界効果トランジスタの部分模式平面図、図３（ｂ）はＢ−Ｂ線に沿った模式断面図、である。
【図４】図４（ａ）は第２の実施形態にかかる電界効果トランジスタの部分模式平面図、図４（ｂ）はＣ−Ｃ線に沿った模式断面図、である。
【図５】図５（ａ）はソースフィールドプレート長に対するゲート・ソース間容量依存性、図５（ｂ）はソースフィールドプレート長に対するゲート・ドレイン間容量依存性、図５（ｃ）はソース・フィールドプレート長に対するドレイン・ソース間容量依存性、を表すグラフ図、である。
【図６】出力電力に対する電力付加効率依存性を表すグラフ図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施の形態について説明する。
図１（ａ）は第１の実施形態にかかる電界効果トランジスタの部分模式平面図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、である。
第１の実施形態において、電界効果トランジスタはＨＥＭＴ（High  Electron  Mobility Transisitor）とする。ただし、本発明はこれに限定されず、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect transistor)などであってもよい。
【００１０】
電界効果トランジスタは、半導体からなる積層体１１と、フィンガーソース電極１８と、フィンガードレイン電極２０と、フィンガーゲート電極２２と、絶縁層２４と、ソースフィールドプレート２８と、ソース端子電極４８と、を有する。
【００１１】
積層体１１は、電子供給層１６と、チャネル層１２と、からなるヘテロ接合を有する。電子供給層１６からチャネル層１２へ移動した電子は、２次元電子ガス（２ＤＥＧ：two-dimensional  electron  gas）層１５を形成して、高移動度かつ高密度の電子ガスとなる。積層体１１をＩｎｘＧａｙＡｌ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される窒化物系材料とする場合、たとえば、電子供給層１６をＡｌ０．２Ｇａ０．８Ｎとし、チャネル層１２をＧａＮなどとすることができる。なお、積層体１１は、基板１０の上にバッファ層を設け、その上にチャネル層１２および電子供給層１６をこの順序に積層することができる。
【００１２】
たとえば、電子供給層１６の厚さは５〜１００ｎｍ、チャネル層１２の厚さは３〜２０ｎｍなどとすることができる。電子供給層１６とチャネル層１４とは、ノンドープであってもよい。また、積層体１１をＡｌＧａＡｓ系材料とすることができる。
【００１３】
フィンガーソース電極１８は、積層体１１の表面１１ａに設けられる。フィンガードレイン電極２０は、積層体１１の表面１１ａに、フィンガーソース電極１８に平行に設けられる。フィンガーゲート電極２２は、フィンガーソース電極１８に平行に対向する第１側面２２ａと、フィンガードレイン電極２０に平行に対向する第２側面２２ｂと、を有する。積層体１１と、その表面１１ａに設けられたフィンガーソース電極１８と、フィンガードレイン電極２０と、フィンガーゲート電極２２と、は、電界効果トランジスタのセル領域を構成する。複数のセル領域を配列すると、高出力の電界効果トランジスタとなる。
【００１４】
フィンガーゲート電極２２は、積層体１１の表面１１ａに設けられた底部２２ｃを有する。フィンガーゲート電極２２の底部２２ｃは、フィンガーソース電極１８に平行に対向する第１側面２２ａと、フィンガードレイン電極２０に平行に対向する第２側面２２ｂと、を有する。また、フィンガーゲート電極２２は、電子供給層１６の表面に設けられたＮｉを含むショットキー障壁を構成する。Ｎｉの上には、さらにＡｕなどを含む。フィンガーゲート電極２２の厚さは、たとえば、５００ｎｍなどとする。フィンガーゲート電極２２のゲート長Ｌｇは、たとえば、０．２〜１μｍなどとすることができる。
【００１５】
フィンガーソース電極１８およびフィンガードレイン電極２０は、積層体１１の表面１１ａの側からＴｉＡｌ／Ｔｉ／Ｐｔなどを積層する。その厚さを、たとえば、４００ｎｍとすると、コンタクト抵抗は０．２５Ω・ｍｍなどとなりオーミックコンタクトを得ることができる。
【００１６】
絶縁層２４は、フィンガーゲート電極２２とフィンガーソース電極１８との間の積層体１１の表面１１ａと、フィンガーゲート電極２２とフィンガードレイン電極２０との間の積層体１１の表面１１ａと、フィンガーゲート電極２２と、を覆う。積層体１１が窒化物系材料の場合、大信号動作では電流コラプスにより動作電流範囲が狭くなり高出力化が困難になることがある。積層体１１の表面１１ａをＳｉＮで覆うと、電流コラプスを抑制できるので好ましい。ＳｉＮの厚さは、たとえば、５０ｎｍとする。
【００１７】
ソースフィールドプレート２８は、フィンガーゲート電極２２に平行なフィンガー部２８ａとフィンガーソース電極１８に接続された配線部２８ｂとを有し、絶縁層２４の上面２４ａに設けられる。ソースフィールドプレート２８のフィンガー部２８ａの側面のうちフィンガードレイン電極２０の側面２０ａに対向する側面２８ｃは、フィンガーゲート電極２２の第２側面２２ｂとフィンガードレイン電極２０との間に設けられる。側面２８ｃとフィンガードレイン電極２０の側面２０ａとの間隔ＬＦＤは、たとえば、１〜１０μｍなどとすることができる。また、配線部２８ｂの幅Ｗ２８は、１〜３μｍなどとすることができる。
【００１８】
ソースフィールドプレート２８は、Ｔｉ／Ｐｔ／Ａｕなどの積層とし、その厚さを５００ｎｍなどとする。図１（ｂ）に表すように、フィンガーゲート電極２２の上部の側面をテーパ形状にすると、ソースフィールドプレート２８のフィンガー部２８ａと配線部２８ｂとの間の段切れが抑制できる。
【００１９】
第２側面２２ｂの上方をソースフィールドプレート２８のフィンガー部２８ａで覆うと、第２側面２２ｂと積層体１１の表面１１ａとの交差領域近傍に生じる電界集中を緩和できる。このため、降伏電圧を高め、大信号高周波電圧を印加し高出力化が容易となる。
【００２０】
ソース端子電極４８は、フィンガーソース電極１８と、ソースフィールドプレート２８の配線部２８ｂと、に接続される。フィンガーゲート電極２２の第１側面２２ａに対向するフィンガーソース電極１８は、第１側面２２ａに対して後退する開口部１８ａを有する。配線部２８ｂの先端部２８ｄは、開口部１８ａの内部に延設され、内部に露出した絶縁層２４の一部を覆う。配線部２８ｂの先端部２８ｄと、後退した開口部１８ａと、の間に間隔ＬＧＡは０．５μｍなどとする。また、第１側面２２ａと、フィンガーソース電極１８と、の間隔ＬＧＳは、たとえば、１〜３μｍなどとする。
【００２１】
配線部２８ｂの先端部２８ｄと、フィンガーソース電極１８とは、ソース端子電極４８に覆われ、電気的に接続される。フィンガーソース電極１８の上のソース端子電極４８、およびフィンガードレイン電極２０の上のドレイン端子電極５０は、ＮｉやＡｕを含み、その厚さは数μｍなどとし、メッキや蒸着により形成することができる。
【００２２】
図２は、第１の実施形態の変形例にかかる電界効果トランジスタの部分模式平面図である。
フィンガーソース電極１８は、２つのフィンガーゲート電極２２に挟まれ、それぞれのフィンガーゲート電極２２に対して後退する少なくとも２つの開口部１８ａを有する。複数のフィンガーゲート電極１８は、束ねられてゲート端子電極５２に接続される。複数のフィンガードレイン電極２０は、束ねられてドレイン端子電極５０に接続される。
【００２３】
なお、第１の実施形態およびそれに付随する変形例において、開口部１８ａは、フィンガーソース電極の中央部近傍に設けられている。しかし、開口部１８ａの位置は、これに限定されない。
【００２４】
図３（ａ）は比較例にかかる電界効果トランジスタの部分模式平面図、図３（ｂ）はＢ−Ｂ線に沿った模式断面図、である。
比較例では、ソースフィールドプレート１２８の配線部１２８ｂの先端部は、コンタクト層であるフィンガーソース電極１１８の上に設けられる。もし、フィンガーソース電極１１８が厚く、配線部１２８ｂが薄いと段切れＤを生じやすい。段切れＤによりフロート状態になったソースフィールドプレート１２８は、ゲート・ソース間耐圧、およびゲート・ドレイン間耐圧を低下させるので好ましくない。
【００２５】
もし、フィンガーソース電極１１８を薄くすると、ソースコンタクト抵抗が増加する。他方、配線部１２８ｂを厚くすると、ソースフィールプレート１２８の幅加工精度が低下し、高周波特性のばらつきが増加し、かつ歩留まり低下によるコスト上昇を招くので好ましくない。
【００２６】
これに対して、第１の実施形態では、フィンガーソース電極１８の上にコンタクト金属層を設けない。このため、フィンガーソース電極１８と、配線部１２８ｂと、の間の段差が低減され、段切れが抑制される。また、フィンガーソース電極１８に、フィンガーゲート電極２２に対して後退する開口部１８ａを設ける。
【００２７】
配線部２８ｂに沿った方向の開口部１８ａの長さＬＲＳを長くすると、電子が走行する領域のソース・ゲート間距離ＬＧＳを短く保ちつつ、ソース端子電極４８がフィンガーソース電極１８と配線部２８ｂとに確実に接触できる。このため、高周波特性を均一に保ちつつ高い歩留まりとすることができるので、量産性が高まる。
【００２８】
たとえば、配線部２８に沿った方向のフィンガーソース電極１８の幅が１５μｍなどすると、開口部１８ａの長さＬＲＳを５μｍなどとできる。なお、配線部２８の幅Ｗ２８ｂを２μｍなどとすると、ゲート・ソース間容量の増加を抑制しつつ、ゲート・ドレイン間容量Ｃｇｄを低減できる。また、開口部１８ａの幅ＷＳＯを３〜５μｍなどとする。
【００２９】
図４（ａ）は第２の実施形態にかかる電界効果トランジスタの部分模式平面図、図４（ｂ）はＣ−Ｃ線に沿った模式断面図、である。
電界効果トランジスタは、半導体からなる積層体１１と、フィンガーソース電極１８と、フィンガードレイン電極２０と、フィンガーゲート電極２２と、絶縁層２４と、ソースフィールドプレート２８と、ドレイン端子電極５０と、ソース端子電極４８と、積層体１１の裏面１１ｂの側に設けられ、絶縁性を有する基板１０と、を有する。
【００３０】
ソース端子電極４８は、積層体１１の表面１１ａから基板１０の裏面１０ｂまで到達する貫通孔内に充填された貫通領域４８ｖと、裏面領域４８ｂと、を含む。貫通領域４８ｖは、フィンガーソース電極１８の平面領域のうち開口部１８ａが設けられて幅が狭くなった領域とは平面視で重ならない領域に接続される。貫通孔は、たとえば、長径が５０μｍ、短径が３０μｍとされる。また、基板１０の厚さは、たとえば、３０〜１００μｍなどとする。
【００３１】
第２の実施形態では、積層体１１の表面１１ａにワイヤボンディング用のソース端子電極を設けないので、組み立てが容易でチップサイズ縮小が可能である。このため、量産性がさらに高まる。
【００３２】
図５（ａ）はソースフィールドプレート長に対するゲート・ソース間容量依存性、図５（ｂ）はソースフィールドプレート長に対するゲート・ドレイン間容量依存性、図５（ｃ）はソースフィールドプレート長に対するドレイン・ソース間容量依存性、を表すグラフ図、である。
縦軸は容量の相対値、横軸はソースフィールドプレート長ＬＦＰ（μｍ）、である。ソースフィールドプレート長ＬＦＰは、なし（ソースフィールドプレートなし）、０．５μｍ、１．０μｍ、１．５μｍと変化させる。
【００３３】
図５（ａ）に表すように、ゲート・ソース間容量Ｃｇｓは、ソースフィールドプレート２８を設けると、ゲート・ソース間容量Ｃｇｓは、略３４％増加した。ただし、ソースフィールドプレート長ＬＦＰが０．５〜１．５μｍにおいて、ゲート・ソース間容量Ｃｇｓの変動率は、２％以下と小さかった。なお、ゲート・ソース間容量Ｃｇｓが大きすぎると,高周波特性が低下するので好ましくない。本実施形態では、配線部２８ｂの幅Ｗ２８ｂを２μｍなどと狭くすることによりゲート・ソース間容量Ｃｇｓの増加を抑制している。
【００３４】
図５（ｂ）に表すように、ソースフィールドプレート２８を設けると、ゲート・ドレイン間容量Ｃｇｄは、略２９％低下した。また、ソースフィールドプレート長ＬＦＰが０．５〜１．５μｍでその変動率は１％以下と小さかった。すなわち、ソースフィールドプレート２８にシールド効果によりゲート・ドレイン間容量Ｃｇｄを略７１％に低減できた。このため、ゲート端子電極５２とドレイン端子電極５０との間の帰還量が低減され、最大安定利得ＭＳＧ（Maximum  Stable Gain）などの利得を高くすることができる。
【００３５】
図５（ｃ）に表すように、ソースフィールドプレート長ＬＦＰが０．５μｍのときドレイン・ソース間容量Ｃｄｓの相対値は０．１３、ソースフィールドプレート長ＬＦＰが１．０μｍのときドレイン・ソース間容量Ｃｄｓの相対値は０．２１となった。また、ソースフィールドプレート長ＬＦＰが１．５μｍのときドレイン・ソース間容量Ｃｄｓの相対値は０．２９となり、ソースフィールドプレートがないときの相対値０．０６の略５倍であった。すなわち、ドレイン・ソース間容量Ｃｄｓは、ソースフィールドプレート長ＬＦＰに略比例して増加した。すなわち、フィールドプレート長ＬＦＰは、１．５μｍ以下が好ましい。
【００３６】
図６は、出力電力に対する電力付加効率依存性を表すグラフ図である。
測定周波数は１０ＧＨｚ、ドレイン・ソース間電圧Ｖｄｓは２４Ｖであった。縦軸は電力付加効率（％）、横軸は出力電力（ｄＢｍ）、である。出力電力が３２．５ｄＢｍにおいて、ソースフィールドプレート長ＬＦＰが０．５μｍのとき、電力付加効率ＰＡＥは６０％であった。これに対して、ソースフィールドプレート長ＬＦＰが１μｍのとき、電力付加効率は５１％となり、ソースフィールドプレート長ＬＦＰが０．５μｍにおけるよりも９％低下した。
【００３７】
第２の実施形態において、ソースフィールドプレート長ＬＦＰを小さくすることにより、ゲート・ドレイン間容量Ｃｇｄを低く保ちつつドレイン・ソース間容量Ｃｄｓを低減することができ、かつドレイン・ソース間容量Ｃｄｓに流れる高周波電流を低減できる。この結果、ドレイン抵抗で無駄に消費される電力がより低減され、電力付加効率をより高めることができる。すなわち、ソースフィールドプレート長ＬＦＰは、１μｍ以下がより好ましい。
【００３８】
第１および第２の実施形態によれば、高周波特性が均一で、量産性に富む電界効果トランジスタが提供される。このような電界効果トランジスタは、マイクロ波通信機器やレーダー装置に広く用いることができる。
【００３９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４０】
１０  基板、１１  積層体、１１ａ  表面、１５  ２次元電子ガス層、１８  フィンガーソース電極、１８ａ  開口部、２０  フィンガードレイン電極、２２  フィンガーゲート電極、２２ａ  第１側面、２２ｂ  第２側面、２２ｃ  底部、２４  絶縁層、２４ａ  上面、２８  ソースフィールドプレート、２８ａ  フィンガー部、２８ｂ  配線部、２８ｃ  側面、２８ｄ  先端部、４８  ソース端子電極、４８ｖ  貫通領域、ＬＦＰ  ソースフィールドプレート長、ＬＲＳ  開口部の長さ
【図１】
2016062913.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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