(57)【要約】【課題】クロック信号の供給を停止させて消費電力を低減しつつ、処理を行うことができる半導体集積回路を提供する。【解決手段】半導体集積回路１では、クロック信号の供給を制御するイネーブル信号及びリセット制御信号に基づいてクロック信号を出力し、出力されたクロック信号に基づいてカウンタ回路９のカウンタ値を設定し、イネーブル信号がクロック信号の供給の継続を示す場合、クロック信号生成モジュール３が生成するクロック信号をカウンタ回路９，１０に出力し、イネーブル信号がクロック信号の供給の停止を示すと共にリセット制御信号がリセットの実行を示す場合、クロック信号生成モジュール３が生成するクロック信号と異なるＬレベルの信号及びクロック信号を組み合わせた初期化クロック信号をカウンタ回路９，１０に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
クロック信号を生成するクロック信号生成モジュールと、設定された設定値に基づいて処理を行う処理モジュールとを備える半導体集積回路であって、
前記処理モジュールは、
前記クロック信号の供給を制御するクロック制御信号に基づいて前記クロック信号を出力するクロック信号出力手段と、
前記出力されたクロック信号に基づいて前記設定値を設定する設定手段とを有し、
前記クロック信号出力手段は、前記クロック制御信号が前記クロック信号の供給の継続を示す場合、前記クロック信号生成モジュールが生成するクロック信号を第１のクロック信号として前記設定手段に出力し、前記クロック制御信号が前記クロック信号の供給の停止を示す場合、前記第１のクロック信号と異なるクロック信号を第２のクロック信号として前記設定手段に出力することを特徴とする半導体集積回路。
【請求項２】
前記処理モジュールは、前記クロック信号生成モジュールによって生成されたクロック信号を前記クロック信号出力手段へ供給するクロック信号供給手段をさらに備え、
前記半導体集積回路は、前記クロック信号生成モジュールから前記クロック信号供給手段への前記クロック信号の供給を制御する制御モジュールをさらに備えることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記クロック制御信号は、前記設定値を初期値に設定するリセット制御信号に基づいて生成されることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記処理モジュールは複数の前記クロック信号出力手段を有し、
前記クロック制御信号は各前記クロック信号出力手段を夫々制御することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記処理モジュールは、前記設定手段によって設定された設定値に基づいて画像書込処理を行う画像書込みモジュールであり、
前記クロック制御信号は、前記画像書込処理が施される記録媒体の切り替わりに応じて前記クロック信号の供給の停止を示すことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記処理モジュールは、前記設定手段によって設定された設定値に基づいて画像読込処理を行う画像読込みモジュールであり、
前記クロック制御信号は、前記画像読込処理が施される記録媒体の切り替わりに応じて前記クロック信号の供給の停止を示すことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項７】
前記画像書込処理では、主走査方向における各走査ラインに沿って処理を行い、
前記クロック制御信号は、前記主走査方向における走査ラインの切り替わりに応じて前記クロック信号の供給の停止を示すことを特徴とする請求項５記載の半導体集積回路。
【請求項８】
前記画像読込処理では、主走査方向における各走査ラインに沿って処理を行い、
前記クロック制御信号は、前記主走査方向における走査ラインの切り替わりに応じて前記クロック信号の供給の停止を示すことを特徴とする請求項６記載の半導体集積回路。
【請求項９】
前記設定手段は前記クロック信号に同期することを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路。
【請求項１０】
前記クロック制御信号は、前記クロック信号の１サイクルの期間を有する信号であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体集積回路。
【請求項１１】
クロック信号を生成するクロック信号生成モジュールと、設定された設定値に基づいて処理を行う処理モジュールとを備える半導体集積回路におけるクロック信号制御方法であって、
前記クロック信号の供給を制御するクロック制御信号に基づいて前記クロック信号を出力するクロック信号出力ステップと、
前記出力されたクロック信号に基づいて前記設定値を設定する設定ステップとを有し、
前記クロック信号出力ステップは、前記クロック制御信号が前記クロック信号の供給の継続を示す場合、前記クロック信号生成モジュールが生成するクロック信号を第１のクロック信号として出力し、前記クロック制御信号が前記クロック信号の供給の停止を示す場合、前記第１のクロック信号と異なるクロック信号を第２のクロック信号として出力することを特徴とするクロック信号制御方法。
【請求項１２】
クロック信号を生成するクロック信号生成モジュールと、設定された設定値に基づいて処理を行う処理モジュールとを備える半導体集積回路におけるクロック信号制御方法をコンピュータに実行させるプログラムであって、
前記クロック信号制御方法は、
前記クロック信号の供給を制御するクロック制御信号に基づいて前記クロック信号を出力するクロック信号出力ステップと、
前記出力されたクロック信号に基づいて前記設定値を設定する設定ステップとを有し、
前記クロック信号出力ステップは、前記クロック制御信号が前記クロック信号の供給の継続を示す場合、前記クロック信号生成モジュールが生成するクロック信号を第１のクロック信号として出力し、前記クロック制御信号が前記クロック信号の供給の停止を示す場合、前記第１のクロック信号と異なるクロック信号を第２のクロック信号として出力することを特徴とするプログラム。
【請求項１３】
前記クロック制御信号のＨＤＬ記述では、ＩＦ文の条件式のみが記述されることを特徴とする請求項１２記載のプログラム。
【請求項１４】
前記クロック制御信号のＨＤＬ記述では、前記ＩＦ文の第１の条件式に前記処理が可能なタイミングを示す信号が記述されることを特徴とする請求項１２又は１３記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、クロック信号制御方法、及びプログラムに関し、特に、クロック信号の供給を制御する半導体集積回路、クロック信号制御方法、及びプログラムに関する。
【背景技術】
【０００２】
複写機やプリンタ等の画像形成装置に設けられる半導体集積回路では、各モジュールのうちクロック信号に同期して処理を行うモジュールへのクロック信号の供給を一時的に停止させるクロックゲーティング技術が用いられる。クロックゲーティング技術では、一時的に処理を行っていないモジュールに対して当該モジュールが処理を行っていない間だけクロック信号の供給が停止され、クロック信号の供給が停止されたモジュールの消費電力が低減される。クロックゲーティング技術では、例えば、モジュールの外部から送信されたクロック制御信号に基づいてクロック信号の供給が制御される（例えば、特許文献１参照）。クロック制御信号は、予め設定されたクロック信号の供給を制御するタイミングに関する情報及びクロック信号の供給を制御する期間に関する情報に基づいて生成される。
【０００３】
ところで、画像形成装置における画像処理モジュールでは、例えば、画像書込みを行う際、画像書込みが可能なタイミングを示す書込み制御信号及びクロック信号に基づいて積算されたカウンタ値に応じて用紙毎に各走査ラインの画像書込みタイミングが制御される。具体的には、書込み制御信号によって用紙毎の画像書込みを行うタイミングや主走査方向における各走査ラインの画像書込みを行うタイミングが制御され、カウンタ値によって主走査方向における各走査ラインの画像書込み期間が制御される。カウンタ値は、例えば、１行目の走査ラインの画像書込処理の開始では初期値に設定され、１行目の走査ラインの画像書込処理が進むにつれて所定の単位で積算され、１行目の走査ラインの画像書込処理が終了する際に値が最大値となる。さらに、カウンタ値は、２行目の走査ラインの画像書込処理が開始される際に再び初期値に設定され、２行目の走査ラインの画像書込処理が進むにつれて同様の積算処理が繰り返し施される。ここで、画像書込処理において、例えば、１枚目の用紙における画像書込処理が終了して２枚目の用紙における画像書込処理を開始するまでの間、又は、１行目の走査ラインの画像書込処理が終了して２行目の画像書込処理を開始するまでの間に一時的に画像書込処理が行われない期間が生じる。画像処理モジュールでは、例えば、当該処理が行われない期間にクロック信号の供給を停止する制御が行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１６８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、画像処理モジュールでは、繰り返し行われるカウンタ値の積算処理において、クロック信号に同期してカウンタ値の変更が行われるので、画像処理モジュールはクロック信号が供給されないとカウンタ値を積算又は初期値に設定することができない。換言すれば、カウンタ値を再び初期値に設定するためには、画像処理モジュールで一時的に画像書込処理が行われない期間があっても、クロック信号の供給を停止することができず、その結果、画像処理モジュールの消費電力を低減することができない。
【０００６】
本発明の目的は、クロック信号の供給を停止させて消費電力を低減しつつ、処理を行うことができる半導体集積回路、クロック信号制御方法、及びプログラムを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の半導体集積回路は、クロック信号を生成するクロック信号生成モジュールと、設定された設定値に基づいて処理を行う処理モジュールとを備える半導体集積回路であって、前記処理モジュールは、前記クロック信号の供給を制御するクロック制御信号に基づいて前記クロック信号を出力するクロック信号出力手段と、前記出力されたクロック信号に基づいて前記設定値を設定する設定手段とを有し、前記クロック信号出力手段は、前記クロック制御信号が前記クロック信号の供給の継続を示す場合、前記クロック信号生成モジュールが生成するクロック信号を第１のクロック信号として前記設定手段に出力し、前記クロック制御信号が前記クロック信号の供給の停止を示す場合、前記第１のクロック信号と異なるクロック信号を第２のクロック信号として前記設定手段に出力することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、設定された設定値に基づいて処理が行われる処理モジュールにおいて、クロック信号の供給を制御するクロック制御信号に基づいてクロック信号が出力され、出力されたクロック信号に基づいて設定値が設定され、クロック制御信号がクロック信号の供給の継続を示す場合、クロック信号生成モジュールが生成するクロック信号が第１のクロック信号として設定手段に出力され、クロック制御信号がクロック信号の供給の停止を示す場合、第１のクロック信号と異なるクロック信号が第２のクロック信号として設定手段に出力される。これにより、第１のクロック信号が供給されなくても、処理モジュールの処理で用いられる設定値が設定手段において第２のクロック信号に基づいて設定されるので、第１のクロック信号の供給が停止しても処理モジュールは処理を行うことができる。その結果、第１のクロック信号の供給を停止させて消費電力を低減しつつ、処理を行うことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態に係る半導体集積回路の構成を概略的に示すブロック図である。
【図２】図１における制御信号生成モジュールで生成される各種制御信号を説明するためのタイミングチャートである。
【図３】図１におけるクロック信号制御回路の構成を概略的に示すブロック図である。
【図４】図１の半導体集積回路で実行されるクロック信号の供給を制御する制御処理を説明するためのタイミングチャートである。
【図５】図１の半導体集積回路の第１の変形例の構成を概略的に示すブロック図である。
【図６】図１の半導体集積回路の第２の変形例の構成を概略的に示すブロック図である。
【図７】図６の半導体集積回路で実行されるクロック信号の供給を制御する制御処理を説明するためのタイミングチャートである。
【図８】図６におけるリセット制御モジュールの変形例の構成を概略的に示すブロック図である。
【図９】図８におけるリセット信号制御回路で実行されるクロック信号の供給を制御する制御処理を説明するためのタイミングチャートである。
【図１０】図６における制御モジュールをＨＤＬ記述で表したスクリプトファイルの一例を示す図である。
【図１１】図１０のスクリプトファイルにおけるカウンタ値の設定処理を説明するためのフローチャートである。
【図１２】図１０のスクリプトファイルに用いられるリセット信号制御回路の変形例の構成を概略的に示すブロック図である。
【図１３】図１の半導体集積回路の第３の変形例の構成を概略的に示すブロック図である。
【図１４】図１４におけるセレクタ回路の構成を概略的に示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図面を参照しながら詳述する。
【００１１】
本実施の形態では、クロック信号に同期する画像書込処理及び画像読込処理に用いられる制御モジュールについて以下に詳述する。なお、本実施の形態では、クロック信号に同期する処理の一例である画像書込処理及び画像読込処理に本発明を適用した場合について説明するが、本発明の適用先は画像書込処理及び画像読込処理に限られず、クロック信号に同期して制御する各種処理であってもよい。
【００１２】
図１は、本発明の実施の形態に係る半導体集積回路１の構成を概略的に示すブロック図である。
【００１３】
図１において、半導体集積回路１は、４つの出力端子を有する制御信号生成モジュール２、クロック信号生成モジュール３、２つの入力端子を有するリセット制御モジュール４、及び４つの入力端子を有する制御モジュール５（処理モジュール）を備える。制御モジュール５は、２つの入力端子を有するイネーブル制御回路６、クロック信号制御回路７，８、カウンタ回路９，１０（設定手段）、インバータ１１、及びドライバ１２を備える。
【００１４】
リセット制御モジュール４における一方の入力端子には制御信号生成モジュール２におけるＶＳＹＮＣＸ信号を出力する出力端子が接続され、リセット制御モジュール４における他方の入力端子には制御信号生成モジュール２におけるＲＣＴＸ信号を出力する出力端子が接続される。制御モジュール５の４つの入力端子には、制御信号生成モジュール２におけるＨＥＮＡＢＬＥＸ信号を出力する出力端子及びＶＥＮＡＢＬＥＸ信号を出力する出力端子、クロック信号生成モジュール３の出力端子、並びにリセット制御モジュール４の出力端子が夫々接続されている。
【００１５】
制御モジュール５のイネーブル制御回路６には、制御信号生成モジュール２におけるＨＥＮＡＢＬＥＸ信号を出力する出力端子及びＶＥＮＡＢＬＥＸ信号を出力する出力端子が夫々接続され、イネーブル制御回路６の出力端子はクロック信号制御回路７，８の入力端子に夫々接続される。クロック信号制御回路７，８の出力端子はカウンタ回路９，１０に夫々接続される。インバータ１１の入力端子にはリセット制御モジュール４の出力端子が接続され、インバータ１１の出力端子はクロック信号制御回路７，８の入力端子に夫々接続される。ドライバ１２の入力端子にはクロック信号生成モジュール３の出力端子が接続され、ドライバ１２の出力端子はクロック信号制御回路７，８の入力端子に夫々接続される。
【００１６】
制御信号生成モジュール２は、図２に示すＴＯＰ信号、ＨＳＹＮＣＸ信号、及びＶＳＹＮＣＸ信号の他に、ＨＥＮＡＢＬＥＸ信号、ＶＥＮＡＢＬＥＸ信号、及びＲＳＴＸ信号を含む各種制御信号を生成する。ここで、図２において、制御信号生成モジュール２は、画像書込処理を開始する際、用紙（記録媒体）の先頭を示すＴＯＰ信号を生成し、用紙の種類を検知し、画像書込処理における副走査方向の各走査ラインの先頭を示す基準信号となるＨＳＹＮＣＸ信号を生成する。各走査ラインの画像処理における各種制御信号はＨＳＹＮＣＸ信号を基準に生成される。ＶＳＹＮＣＸ信号はＨＳＹＮＣＸ信号に応じてＴＯＰ信号をサンプリングして生成された信号である。ＨＥＮＡＢＬＥＸ信号及びＶＥＮＡＢＬＥＸ信号は、ＨＳＹＮＣＸ信号、ＶＳＹＮＣＸ信号、検知された用紙の種情を示す情報、及び各種設定情報に基づいて生成される。ここで、ＬレベルのＶＥＮＡＢＬＥＸ信号は、各用紙の画像書き込みの実行を示し、ＨレベルのＶＥＮＡＢＬＥＸ信号は、各用紙の画像書き込みの停止を示す。また、ＬレベルのＨＥＮＡＢＬＥＸ信号は、各走査ラインの画像書き込みの実行を示し、ＨレベルのＨＥＮＡＢＬＥＸ信号は、各走査ラインの画像書き込みの停止を示す。
【００１７】
クロック信号生成モジュール３は各種モジュールで用いられるクロック信号（第１のクロック信号）を生成する。リセット制御モジュール４は図１に示すようにＡＮＤ回路１３を備える。リセット制御モジュール４は、制御信号生成モジュール２によって生成されたＶＳＹＮＣＸ信号及びＲＳＴＸ信号に基づいてリセット制御信号を生成し、生成したリセット制御信号をクロック信号制御回路７，８に出力する。本実施の形態では、クロック信号生成モジュール３からのクロック信号の供給が停止した際、リセット制御信号に応じて後述するカウンタ回路９，１０のカウンタ値が初期値に設定される。例えば、リセット制御信号がＬレベルの時、カウンタ値は初期値に設定される。リセット制御モジュール４は生成したリセット制御信号を制御モジュール５に出力する。
【００１８】
制御モジュール５は、画像形成装置における画像書込処理及び画像読込処理で用いられる走査ラインの位置をカウントする。イネーブル制御回路６は、制御信号生成モジュール２から出力されたＨＥＮＡＢＬＥＸ信号、ＶＥＮＡＢＬＥＸ信号、及び制御モジュール５に設けられる図示しない論理回路から出力されたクロック制御信号を示すＣＫＧ１信号に応じてイネーブル信号を生成し、生成したイネーブル信号をクロック信号制御回路７，８に夫々出力する。本実施の形態では、イネーブル信号に応じてクロック信号の供給の継続及び停止が制御され、Ｈレベルのイネーブル信号は、クロック信号の供給の継続を示し、Ｌレベルのイネーブル信号は、クロック信号の供給の停止を示す。
【００１９】
クロック信号制御回路７，８は、クロック信号の供給を制御するクロック信号供給回路１４，１５（クロック信号出力手段）及びＮＯＲ回路２２〜２７を含む各種組み合わせ回路を備える。クロック信号供給回路１４，１５は、図３に示すように、ＤＦＦ（Ｄｅｌａｙ  Ｆｌｉｐ  Ｆｌｏｐ）３１及びＡＮＤ回路３２を備える。ＮＯＲ回路２２〜２７は、後述するカウンタ回路９，１０におけるＤＦＦ１６〜２１に対応して夫々設けられる。クロック信号制御回路７，８は、イネーブル制御回路６から出力されたイネーブル信号及びリセット制御モジュール４から出力されたリセット制御信号に応じてカウンタ回路９，１０へのクロック信号の供給を制御するイネーブル制御信号を生成する。クロック信号制御回路７，８におけるクロック信号供給回路１４，１５は、生成されたイネーブル制御信号に応じてカウンタ回路９，１０へクロック信号を供給する。クロック信号供給回路１４，１５は、ＥＮ端子においてＨレベルのイネーブル制御信号を受信すると、ＣＬＫ＿ＩＮ端子で受信したクロック信号をＣＬＫ＿ＯＵＴ端子から出力する。一方で、クロック信号供給回路１４，１５は、ＥＮ端子においてＬレベルのイネーブル制御信号を受信すると、ＣＬＫ＿ＩＮ端子で受信したクロック信号のＣＬＫ＿ＯＵＴ端子からの出力を停止してＬレベルの信号をＣＬＫ＿ＯＵＴ端子から出力する。一方で、クロック信号制御回路７，８は、リセット制御モジュール４から出力されたリセット制御信号に応じて制御モジュール５に設けられた図示しない論理回路からカウンタ回路９，１０へ出力するデータ信号ＤＩＮＸ１，２を制御する。クロック信号制御回路７，８は、クロック信号及びデータ信号ＤＩＮＸ１，２をカウンタ回路９，１０におけるＤＦＦ１６〜２１に夫々出力する。
【００２０】
カウンタ回路９，１０は、画像書込処理及び画像読込処理を実行する際、クロック信号に同期してカウンタ値を設定する。ここで、図１ではカウンタ回路９，１０の回路の構成が同一となっているが、カウンタ回路９，１０はクロック信号に同期して処理を行う回路であれば異なる回路の構成を有していてもよい。なお、図１において、カウンタ回路９，１０は夫々３個のＤＦＦを備えているが、ＤＦＦは３個に限らず、カウンタ回路９，１０は画像書込処理及び画像読込処理で用いられるカウンタ値に対応した数のＤＦＦを備えることが好ましい。
【００２１】
次に、図１の半導体集積回路１で実行されるクロック信号の供給を制御する制御処理について図４のタイミングチャートを用いて説明する。
【００２２】
本実施の形態では、図１の半導体集積回路１で実行される制御処理として、１枚目の用紙の画像書き込みを終了してから２枚目の用紙の画像書き込みを開始するまでの間に、カウンタ回路９，１０における各ＤＦＦ１６〜２１のカウンタ値が初期値に設定される画像書込処理について詳述する。
【００２３】
制御モジュール５では、各用紙の画像書き込みの実行に応じて繰り返し行われるカウンタ値の積算処理において、クロック信号に同期してカウンタ値の変更が行われるので、制御モジュール５にクロック信号が供給されないと制御モジュール５はカウンタ値を積算又は初期値に設定することができない。
【００２４】
これに対応して、図１の半導体集積回路１で実行される制御処理は、クロック信号の供給を停止する期間において、クロック信号及びＬレベルの信号を組み合わせて生成された初期化クロック信号（第２のクロック信号）を供給し、供給された初期化クロック信号に応じてカウンタ回路９，１０のカウンタ値を初期値に設定する。
【００２５】
まず、制御モジュール５は、リセットの実行を示すＬレベルのＲＳＴＸ信号に応じてリセット制御モジュール４から出力されたリセット制御信号を受信すると、クロック信号制御回路７，８の各ＮＯＲ回路２２〜２７からカウンタ回路９，１０にＬレベルのデータ信号を出力し、カウンタ回路９，１０における各ＤＦＦ１６〜２１のカウンタ値を夫々初期値に設定する。次いで、制御モジュール５は、リセットの解除を示すＨレベルのＲＳＴＸ信号に応じてリセット制御モジュール４から出力されたリセット制御信号を受信し、制御信号生成モジュール２から１枚目の用紙における画像書き込みの実行を示すＬレベルのＶＥＮＡＢＬＥＸ信号を受信すると、１枚目の用紙の画像書き込みを開始する。次いで、制御モジュール５は、制御信号生成モジュール２から１行目の走査ラインの画像書き込みの実行を示すＬレベルのＨＥＮＡＢＬＥＸ信号を受信すると、イネーブル制御回路６がクロック信号の供給の継続を示すイネーブル信号をクロック信号制御回路７，８へ夫々出力する。これにより、クロック信号制御回路７，８におけるクロック信号供給回路１４，１５は、カウンタ回路９，１０へクロック信号を供給し、クロック信号制御回路７，８における各ＮＯＲ回路２２〜２７はカウンタ回路９，１０における各ＤＦＦへデータ信号を出力する（図４に示す期間Ａ）。ここで、例えば、ＣＫＧ１信号としてクロック信号の供給の停止を示す信号が出力されると、イネーブル制御回路６はクロック信号の供給の停止を示すイネーブル信号をクロック信号制御回路７，８へ夫々出力する。これにより、クロック信号制御回路７，８におけるクロック信号供給回路１４，１５は、カウンタ回路９，１０へのクロック信号の供給を停止してＬレベルの信号を出力する。
【００２６】
次いで、制御モジュール５が１行目の走査ラインの画像書き込みの終了を示すＨレベルのＨＥＮＡＢＬＥＸ信号を受信すると、イネーブル制御回路６はクロック信号の供給の停止を示すイネーブル信号をクロック信号制御回路７，８へ夫々出力する。これにより、クロック信号制御回路７，８におけるクロック信号供給回路１４，１５は、カウンタ回路９，１０へのクロック信号の供給を停止してＬレベルの信号を出力する（図４に示す期間Ｂ）。次いで、制御モジュール５は、２行目の走査ラインの画像書き込みの開始を示すＬレベルのＨＥＮＡＢＬＥＸ信号を受信すると、２行目の走査ラインの画像書き込みを開始する。その後、制御モジュール５は、同様に各走査ラインの画像書き込みを繰り返して実行し、ｎ行目の走査ラインの画像書き込みの終了を示すＨレベルのＨＥＮＡＢＬＥ信号を受信すると、クロック信号供給回路１４，１５は、カウンタ回路９，１０へのクロック信号の供給を停止してＬレベルの信号を出力する（図４に示す期間Ｃ）。
【００２７】
ここで、カウンタ回路９，１０は、１枚目の用紙における画像書き込みを終了してから２枚目の用紙における画像書き込みを開始するまでにカウンタ値を初期値に設定する必要がある。これに対応して、本実施の形態では、クロック信号供給回路１４，１５は、１枚目の用紙における画像書き込みを終了してから２枚目の用紙における画像書き込みを開始するまでの間に、上述したように、Ｌレベルの信号及び一時的に供給されるクロック信号を組み合わせた初期化クロック信号を供給する。初期化クロック信号が供給されたカウンタ回路９は、当該初期化クロック信号に応じてカウンタ値を初期値に設定する。具体的に、制御モジュール５は、１枚目の用紙における画像書き込みの終了を示すＨレベルのＶＥＮＡＢＬＥＸ信号を受信すると、クロック信号供給回路１４，１５は、継続してカウンタ回路９，１０へのクロック信号の供給を停止してＬレベルの信号を出力する（図４に示す期間Ｄ）。次いで、リセット制御モジュール４は、１枚目の用紙における画像書き込みを終了してから２枚目の用紙における画像書き込みを開始するまでの間にＬレベルのＶＳＹＮＣＸ信号を受信すると、クロック信号の供給の継続を示すと共にカウンタ回路９，１０のカウンタ値を初期値に設定することを示すリセット制御信号をインバータ１１を介してクロック信号制御回路７，８に夫々出力する。クロック信号制御回路７，８におけるクロック信号供給回路１４，１５は、カウンタ回路９，１０へクロック信号を出力する。さらに、クロック信号制御回路７，８におけるＮＯＲ回路２２〜２７はカウンタ値を初期値に設定するデータ信号をカウンタ回路９，１０における各ＤＦＦ１６〜２１に夫々出力する（図４に示す期間Ｅ）。これにより、カウンタ回路９，１０における各ＤＦＦ１６〜２１のカウンタ値は夫々初期値に設定される。
【００２８】
次いで、制御モジュール５は、ＨレベルのＶＳＹＮＣＸ信号に応じてリセット制御モジュール４から出力されたクロック信号の供給の停止を示すリセット制御信号を受信すると、クロック信号供給回路１４，１５がカウンタ回路９，１０へのクロック信号の供給を停止してＬレベルの信号を出力する（図４に示す期間Ｆ）。その後、制御モジュール５は、２枚目の用紙における画像書き込みの開始を示すＬレベルのＶＥＮＡＢＬＥＸ信号を受信すると、２枚目の用紙における画像書き込みを開始する（図４に示す期間Ｇ）。
【００２９】
本実施の形態によれば、設定されたカウンタ値に基づいて画像書込処理が行われる制御モジュール５において、クロック信号の供給を制御するイネーブル信号及びリセット制御信号に基づいてクロック信号が出力され、出力されたクロック信号に基づいてカウンタ回路９，１０における各ＤＦＦ１６〜２１のカウンタ値が夫々設定され、イネーブル信号がクロック信号の供給の継続を示す場合、クロック信号生成モジュール３が生成するクロック信号がカウンタ回路９，１０に夫々出力され、イネーブル信号がクロック信号の供給の停止を示すと共にリセット制御信号がリセットの実行を示す場合、クロック信号生成モジュール３が生成するクロック信号と異なる、Ｌレベルの信号及びクロック信号を組み合わせた初期化クロック信号がカウンタ回路９，１０に出力される。これにより、クロック信号生成モジュール３が生成したクロック信号の供給が停止されても、制御モジュール５の画像書込処理で用いられるカウンタ値が初期化クロック信号に基づいて初期値に設定されるので、各走査ラインの画像書き込みを繰り返すことができ、もって、画像書込処理を行うことができる。その結果、クロック信号生成モジュール３が生成するクロック信号の供給を停止させて消費電力を低減しつつ、画像書込処理を行うことができる。
【００３０】
本実施の形態によれば、クロック信号供給回路１４，１５によるクロック信号の供給を制御するイネーブル制御信号はカウンタ値を初期値に設定するＲＳＴＸ信号に基づいて生成される。すなわち、イネーブル制御信号はＲＳＴＸ信号を伴うので、イネーブル制御信号によってクロック信号供給回路１４，１５によるクロック信号の供給を停止させた際、容易にカウンタ値を初期値に設定することができる。
【００３１】
また、本実施の形態によれば、制御モジュール５は、複数のクロック信号供給回路１４，１５を有し、イネーブル信号は各クロック信号供給回路１４，１５を夫々制御する。これにより、クロック信号供給回路１４，１５の各々に関してクロック信号の供給を制御することができ、もって、消費電力を細かく制御することができる。
【００３２】
さらに、本実施の形態によれば、画像書き込みにおける用紙の切り替わりに応じてクロック信号の供給が停止されるので、消費電力を小まめに低減することができる。
【００３３】
図５は、図１の半導体集積回路１の第１の変形例の構成を概略的に示すブロック図である。
【００３４】
なお、第１の変形例において、上述した本実施の形態の各構成要素と機能及び作用が同じ構成要素については説明を省略し、上述した本実施の形態と機能及び作用が異なる構成要素についてのみ以下に詳述する。
【００３５】
図１における制御モジュール５において、クロック信号制御回路７，８は制御モジュール５におけるカウンタ回路９，１０へのクロック信号の供給を制御することができるが、クロック信号制御回路７，８へクロック信号を供給するドライバ１２へのクロック信号の供給を制御することができない。
【００３６】
これに対応して、本変形例では、クロック信号生成モジュール３から後述する制御モジュール５２へのクロック信号の供給を制御するクロック信号制御モジュール５１を設ける。
【００３７】
具体的には、図５において、半導体集積回路５０は、図１の半導体集積回路１に設けられた制御信号生成モジュール２、クロック信号生成モジュール３、及びリセット制御モジュール４の他に、４つの入力端子を有するクロック信号制御モジュール５１及び３つの入力端子を有する制御モジュール５２を備える。制御モジュール５２は、図１の制御モジュール５に設けられるクロック信号制御回路７，８、カウンタ回路９，１０、インバータ１１、及びドライバ１２の他にイネーブル制御回路５３を備える。
【００３８】
クロック信号制御モジュール５１の４つの入力端子には、制御信号生成モジュール２におけるＲＳＴＸ信号を出力する出力端子、ＶＳＹＮＣＸ信号を出力する出力端子、及びＶＥＮＡＢＬＥＸ信号を出力する出力端子、並びにクロック信号生成モジュール３の出力端子が夫々接続される。制御モジュール５２の３つの入力端子には、制御信号生成モジュール２におけるＨＥＮＡＢＬＥＸ信号を出力する出力端子、リセット制御モジュール４の出力端子、及びクロック信号制御モジュール５１の出力端子が夫々接続されている。イネーブル制御回路５３には、制御信号生成モジュール２におけるＨＥＮＡＢＬＥＸ信号を出力する出力端子が接続され、イネーブル制御回路５３の出力端子はクロック信号制御回路７，８に夫々接続される。
【００３９】
イネーブル制御回路５３は、制御信号生成モジュール２から出力されたＨＥＮＡＢＬＥＸ信号及び制御モジュール５２に構成される図示しない論理回路から出力されたＣＫＧ１信号に応じてクロック信号制御回路７，８のイネーブル信号を生成する。イネーブル制御回路５３は生成したイネーブル信号をクロック信号制御回路７，８に夫々出力する。クロック信号制御モジュール５１は、３入力ＮＡＮＤ回路５４、ＤＦＦ５５、及びＡＮＤ回路５６を備える。クロック信号制御モジュール５１は、クロック信号生成モジュール３からクロック信号を受信し、制御信号生成モジュール２から出力されたＲＳＴＸ信号、ＶＳＹＮＣＸ信号、ＶＥＮＡＢＬＥＸ信号に基づいてクロック信号生成モジュール３から制御モジュール５２へのクロック信号の供給を制御する。クロック信号制御モジュール５１は画像書込処理が行われない時、クロック信号の供給を停止してＬレベルの信号を出力する。一方で、クロック信号制御モジュール５１は、画像書込処理が行われる時、及び画像書込処理が行われない時であって且つカウンタ回路９，１０のカウンタ値を初期値に設定する時にクロック信号を供給する。
【００４０】
次に、本変形例におけるクロック信号の供給を制御する制御処理について図４のタイミングチャートを用いて説明する。
【００４１】
図５の半導体集積回路５０で実行される制御処理では、１枚目の用紙における画像書き込みを終了してから２枚目の用紙における画像書き込みを開始するまでの間に、カウンタ回路９，１０における各ＤＦＦ１６〜２１のカウンタ値が初期値に設定される。以下、特に、図１の半導体集積回路１で実行される制御処理と処理内容が異なる図４における期間Ｄ〜Ｆにおける処理について説明する。
【００４２】
制御モジュール５２におけるドライバ１２へクロック信号を供給していたクロック信号制御モジュール５１は、１枚目の用紙における画像書き込みの終了を示すＨレベルのＶＥＮＡＢＬＥＸ信号を受信すると、制御モジュール５２におけるドライバ１２へのクロック信号の供給を停止して制御モジュール５２におけるドライバ１２へＬレベルの信号を出力する（図４に示す期間Ｄ）。次いで、クロック信号制御モジュール５１は、ＬレベルのＶＳＹＮＣＸ信号を受信すると、制御モジュール５２におけるドライバ１２へクロック信号を供給する。さらに、リセット制御モジュール４は、ＬレベルのＶＳＹＮＣＸ信号を受信すると、クロック信号の供給の継続を示すリセット制御信号を制御モジュール５２におけるインバータ１１を介してクロック信号制御回路７，８へ夫々出力する。これにより、クロック信号生成モジュール３から供給されたクロック信号が一時的にカウンタ回路９，１０へ供給される。一方で、リセット制御モジュール４はカウンタ値を初期値に設定することを示すＬレベルのリセット制御信号を制御モジュール５２におけるインバータ１１を介してクロック信号制御回路７，８に出力する。クロック信号制御回路７，８におけるＮＯＲ回路２２〜２７は、インバータ１１から出力されたリセット制御信号に基づいてカウンタ値を初期値に設定するデータ信号をカウンタ回路９，１０における各ＤＦＦ１６〜２１に夫々出力する（図４に示す期間Ｅ）。これにより、カウンタ回路９，１０における各ＤＦＦ１６〜２１のカウンタ値は夫々初期値に設定される。次いで、クロック信号制御モジュール５１は、ＨレベルのＶＳＹＮＣＸ信号を受信すると、制御モジュール５２におけるドライバ１２へのクロック信号の供給を停止して制御モジュール５２におけるドライバ１２へＬレベルの信号を出力する（図４に示す期間Ｆ）。クロック信号制御モジュール５１は、２枚目の用紙における画像書込みの開始を示すＬレベルのＶＥＮＡＢＬＥＸ信号を受信すると、制御モジュール５２におけるドライバ１２へクロック信号を供給し、制御モジュール５２では２枚目の用紙における画像書き込みが開始される（図４に示す期間Ｇ）。
【００４３】
本変形例によれば、クロック信号生成モジュール３から制御モジュール５２におけるドライバ１２へのクロック信号の供給が制御される。これにより、例えば、リセット制御信号がクロック信号の供給の停止を示す場合、クロック信号供給回路１４，１５からカウンタ回路９，１０へのクロック信号の供給を停止するだけでなく、クロック信号生成モジュール３から制御モジュール５２の各構成要素、例えば、ドライバ１２へのクロック信号の供給も停止することができるので、消費電力をより低減することができる。
【００４４】
図６は、図１の半導体集積回路１の第２の変形例の構成を概略的に示すブロック図である。
【００４５】
なお、第２の変形例において、上述した第１の変形例の各構成要素と機能及び作用が同じ構成要素については説明を省略し、機能及び作用が異なる構成要素についてのみ以下に詳述する。
【００４６】
図６の半導体集積回路６０は、図５の半導体集積回路５０に設けられた制御信号生成モジュール２、クロック信号生成モジュール３、及び制御モジュール５２の他に、３つの入力端子を有するリセット制御モジュール６１及び３つの入力端子を有するクロック信号制御モジュール６２を備える。
【００４７】
リセット制御モジュール６１の３つの入力端子には、制御信号生成モジュール２におけるＲＳＴＸ信号を出力する出力端子、ＶＳＹＮＣＸ信号を出力する出力端子、及びＨＳＹＮＣＸ信号を出力する出力端子が夫々接続されている。クロック信号制御モジュール６２の３つの入力端子には、リセット制御モジュール６１の出力端子、制御信号生成モジュール２におけるＶＥＮＡＢＬＥＸ信号を出力する出力端子、及びクロック信号生成モジュール３の出力端子が夫々接続されている。制御モジュール５２の３つの入力端子には、制御信号生成モジュール２におけるＨＥＮＡＢＬＥＸ信号を出力する出力端子、リセット制御モジュール６１の出力端子、及びクロック信号制御モジュール６２の出力端子が夫々接続されている。
【００４８】
リセット制御モジュール６１は３入力ＡＮＤ回路６３を備える。リセット制御モジュール６１では、図５におけるリセット制御モジュール４で用いられたＶＳＹＮＣＸ信号及びＲＳＴＸ信号の他にＨＳＹＮＣＸ信号が用いられる。リセット制御モジュール６１はＶＳＹＮＣＸ信号、ＲＳＴＸ信号、及びＨＳＹＮＣＸ信号に基づいてリセット制御信号を生成し、生成したリセット制御信号をクロック信号制御モジュール６２に出力する。本変形例では、制御モジュール５２におけるイネーブル制御回路５３によって出力されたイネーブル信号に応じてクロック信号供給回路１４，１５からカウンタ回路９，１０へクロック信号の供給が停止されていても、リセット制御信号に応じてクロック信号供給回路１４，１５からカウンタ回路９，１０へクロック信号が一時的に供給され、供給されたクロック信号に基づいてカウンタ回路９，１０における各ＤＦＦ１６〜２１のカウンタ値が夫々初期値に設定される。
【００４９】
クロック信号制御モジュール６２は、ＮＡＮＤ回路６４、ＤＦＦ６５、及びＡＮＤ回路６６を備える。クロック信号制御モジュール６２は、クロック信号生成モジュール３からクロック信号を受信し、制御信号生成モジュール２から出力されたＶＥＮＡＢＬＥＸ信号及びリセット制御モジュール６１から出力されたリセット制御信号に基づいてクロック信号生成モジュール３から制御モジュール５２へのクロック信号の供給を制御する。
【００５０】
次に、本変形例におけるクロック信号の供給の制御処理について図７のタイミングチャートを用いて説明する。
【００５１】
図６の半導体集積回路６０で実行される制御処理では、１行目の走査ラインの画像書き込みが終了して２行目の走査ラインの画像書き込みが開始するまでの間に、カウンタ回路９，１０のカウンタ値が初期値に設定される。以下、特に、図５の半導体集積回路５０で実行される制御処理と処理内容が異なる図７における期間Ｈ〜Ｊにおける処理について説明する。
【００５２】
イネーブル制御回路５３は、１行目の走査ラインの画像書き込みの終了を示すＨレベルのＨＥＮＡＢＬＥＸ信号を受信すると、クロック信号供給回路１４，１５からカウンタ回路９，１０へのクロック信号の供給の停止を示すイネーブル信号をクロック信号制御回路７，８へ出力する。その後、カウンタ回路９，１０へクロック信号を供給していたクロック信号制御回路７，８におけるクロック信号供給回路１４，１５は、カウンタ回路９，１０へのクロック信号の供給を停止してカウンタ回路９，１０へＬレベルの信号を出力する（図７に示す期間Ｈ）。ここで、図７に示す期間Ｈにおいて、クロック信号制御モジュール６２は、制御モジュール５２におけるドライバ１２へクロック信号を供給している。
【００５３】
次いで、リセット制御モジュール６１は、ＬレベルのＨＳＹＮＣＸ信号に応じて、クロック信号供給回路１４，１５からカウンタ回路９，１０へのクロック信号の供給の継続を示すリセット制御信号を制御モジュール５２におけるインバータ１１を介してクロック信号制御回路７，８へ夫々出力する。これにより、１行目の走査ラインの画像書き込みを終了してから２行目の走査ラインの画像書き込みを開始するまでの間に、クロック信号生成モジュール３から供給されたクロック信号が一時的にカウンタ回路９，１０へ供給される。一方で、リセット制御モジュール６１はカウンタ値を初期値に設定することを示すＬレベルのリセット制御信号を制御モジュール５２におけるインバータ１１を介してクロック信号制御回路７，８に出力する。クロック信号制御回路７，８におけるＮＯＲ回路２２〜２７は、インバータ１１から出力されたリセット制御信号に応じてカウンタ値を初期値に設定するデータ信号をカウンタ回路９，１０における各ＤＦＦ１６〜２１に夫々出力する。これにより、カウンタ回路９，１０における各ＤＦＦ１６〜２１のカウンタ値は夫々初期値に設定される（図７に示す期間Ｉ）。次いで、イネーブル制御回路５３は、２行目の走査ラインの画像書き込みの開始を示すＬレベルのＨＥＮＡＢＬＥＸ信号に応じて、クロック信号供給回路１４，１５からカウンタ回路９，１０へのクロック信号の供給を継続し、制御モジュール５２は２行目の走査ラインの画像書き込みを開始する（図７に示す期間Ｊ）。
【００５４】
本変形例によれば、イネーブル制御回路５３によって出力されたイネーブル信号は走査ラインの切り替わりに応じてクロック信号の供給の停止を示す。これにより、走査ラインの切り替わりに応じてクロック信号の供給が停止されるので、消費電力を小まめに低減することができる。
【００５５】
また、図６の半導体集積回路６０において、リセット制御モジュール６１を図８に示す変形例としてのリセット制御モジュール８０で構成してもよい。
【００５６】
図８は、図６におけるリセット制御モジュール６１の変形例の構成を概略的に示すブロック図である。
【００５７】
図８におけるリセット制御モジュール８０は５つの入力端子を有する。当該５つの入力端子には、図６におけるリセット制御モジュール６１に接続される制御信号生成モジュール２におけるＲＳＴＸ信号を出力する出力端子、ＨＳＹＮＣＸ信号を出力する出力端子、及びＶＳＹＮＣＸ信号を出力する出力端子の他に、制御信号生成モジュール２におけるＣＴＲＬ信号を出力する出力端子及びクロック信号生成モジュール３の出力端子が夫々接続されている。リセット制御モジュール８０の出力端子は、図６におけるリセット制御モジュール６１の出力端子と同様に、クロック信号制御モジュール６２の入力端子及び制御モジュール５２の入力端子に夫々接続される。
【００５８】
図６の半導体集積回路６０において、クロック信号の供給が停止している期間のうち、カウンタ回路９，１０のカウンタ値を初期値に設定するために一時的にクロック信号を供給する期間が長いと十分に消費電力を低減することができない場合がある、特に、１枚目の用紙の画像書き込みを終了してから２枚目の用紙の画像書き込みを開始するまでの期間は、図９における期間Ｋで示すように、クロック信号の複数サイクル分の期間に相当する。
【００５９】
これに対応して、リセット制御モジュール８０では、カウンタ回路９，１０のカウンタ値を初期値に設定するためにクロック信号における１サイクル分の期間を有するリセット制御信号を生成する。
【００６０】
具体的に、リセット制御モジュール８０は、クロック信号に応じてクロック信号の１サイクル分の期間を有するパルス信号を生成するＤＦＦ８１，８２、及び各種組み合わせ回路を備える。
【００６１】
リセット制御モジュール８０は、ＣＴＲＬ信号に応じて出力する信号を切り替える。リセット制御モジュール８０は、クロック信号の供給が停止している期間において、カウンタ回路９，１０のカウンタ値を初期値に設定するためにクロック信号の１サイクル分の期間を有するリセット制御信号を出力する。具体的に、リセット制御モジュール８０は、ＬレベルのＣＴＲＬ信号を受信すると、ＬレベルのＶＳＹＮＣＸ信号且つＬレベルのＨＳＹＮＣＸ信号に応じてクロック信号の１サイクル分の期間（例えば、図９における期間Ｌ）を有するリセット制御信号を出力する。一方で、リセット制御モジュール８０は、ＨレベルのＣＴＲＬ信号を受信すると、ＬレベルのＶＳＹＮＣＸ信号且つＬレベルのＨＳＹＮＣＸ信号及びＨレベルのＶＳＹＮＣＸ信号且つＬレベルのＨＳＹＮＣＸ信号に応じてクロック信号の１サイクル分の期間を有するリセット制御信号を出力する。
【００６２】
本変形例によれば、リセット制御信号はクロック信号の１サイクル分の期間を有する。これにより、クロック信号の供給が停止している期間のうちカウンタ回路９，１０のカウンタ値を初期値に設定するために一時的にクロック信号を供給する期間を図９に示す期間Ｋから図９に示す期間Ｌに短縮することができ、もって、消費電力をより低減することができる。
【００６３】
さらに、本変形例によれば、論理合成で用いられるＨＤＬ記述において、後述する制御モジュール５２のスクリプトファイル及びクロック信号制御モジュール６２のスクリプトファイルを容易に表現することができる。ここで、半導体集積回路の設計において、回路の機能検証等の各種検証を効率化するために、論理合成によって簡易的な記述で回路を表現したＨＤＬ記述のスクリプトファイル（例えば、図１０を参照）を用いて検証が行われる。ＨＤＬ記述では簡易的な記述となる様々な基準が設けられる。そのため、複数の機能を有する回路では、例えば、一部の機能のみを抜き出した記述でスクリプトファイルを生成する必要があるが、この場合、実際の回路と異なる回路に対して各種検証が行われてしまうため、検証漏れが生じる可能性がある。
【００６４】
これに対応して、図１０に示すＨＤＬ記述では、制御モジュール５２のスクリプトファイル及びクロック信号制御モジュール６２のスクリプトファイルのそれぞれによって機能を分割して表現する。
【００６５】
図１０のスクリプトファイルは、ＨＤＬ記述によって表された制御モジュール５２を示し、図１１は、図１０のスクリプトファイルにおけるカウンタ値の設定処理を説明するためのフローチャートである。
【００６６】
まず、制御モジュール５２は、図６におけるＤＯＵＴ１〜３，１１〜３３に相当するＰ＿ＯＵＴに中間データを示すＣ１２３の値を設定する（ステップＳ１０１）。次いで、制御モジュール５２は、クロック信号の立ち上がりを検知し（ステップＳ１０２）、検知したクロック信号の立ち上がりに応じて“０”のＲＥＳＥＴ信号（図６におけるＲＳＴＸ信号）を受信したか否かを判別する（ステップＳ１０３）。
【００６７】
ステップＳ１０３の判別の結果、“０”のＲＥＳＥＴ信号を受信したとき、制御モジュール５２は、Ｃ１２３に初期値となる“００００００００００”を設定し（ステップＳ１０８）、ステップＳ１０１に戻る。ステップＳ１０３の判別の結果、“１”のＲＥＳＥＴ信号を受信したとき、制御モジュール５２は、“０”のＨＥＮＡＢＬＥＸ信号を受信したか否かを判別する（ステップＳ１０４）。
【００６８】
ステップＳ１０４の判別の結果、“０”のＨＥＮＡＢＬＥＸ信号を受信したとき、制御モジュール５２は、クロック信号の供給を停止し（ステップＳ１０９）、ステップＳ１０１に戻る。ステップＳ１０４の判別の結果、“０”のＨＥＮＡＢＬＥＸ信号を受信したとき、制御モジュール５２は、“１”のＣ＿ＦＬＧ（図６におけるＣＫＧ１信号）を受信したか否かを判別する（ステップＳ１０５）。本実施の形態では、図１０の記述Ａに示すように、ＨＥＮＡＢＬＥＸ信号の判別の後にＣＫＧ１信号の判別を行う。これにより、図１０の記述Ａに示すＩＦ文で記述された条件式において、各走査ラインの画像書き込みの終了を示す“０”のＨＥＮＡＢＬＥＸ信号に基づいてクロック制御信号の論理表現を行うことができ、もって、確実にクロック信号の制御を行うことができる。
【００６９】
ステップＳ１０５の判別の結果、“１”のＣ＿ＦＬＧを受信したとき、制御モジュール５２は、クロック信号の供給を停止し（ステップＳ１１０）、ステップＳ１０１に戻る。ここで、ステップＳ１０９及びステップＳ１１０において、ＨＤＬ記述で複数の機能有する回路を１つのスクリプトファイルで表すことが困難な場合がある。これに対応して、本実施の形態では、クロック信号の制御を示す記述において、制御モジュール５２のスクリプトファイルは、図１０における記述Ａのように、クロック信号の供給を継続する機能のみを表現する。一方で、クロック信号制御モジュール６２のスクリプトファイルは、クロック信号の供給を継続及び停止する機能を表現する。その結果、制御モジュール５２のスクリプトファイルではクロック信号の供給を制御する機能以外の機能、例えば、カウンタ値を設定する機能を表現することができ、クロック信号制御モジュール６２のスクリプトファイルではクロック信号の供給を制御する機能を表現することができる。これにより、制御モジュール５２のスクリプトファイル及びクロック信号制御モジュール６２のスクリプトファイルで機能を分割して半導体集積回路６０の機能を表現することができ、もって、制御モジュール５２のスクリプトファイル及びクロック信号制御モジュール６２のスクリプトファイルを容易に表現することができる。
【００７０】
ステップＳ１０５の判別の結果、ＬレベルのＣ＿ＦＬＧを受信したとき、制御モジュール５２は、所定の条件で変化する値ＰＳＴＥＰを用いたＣ１２３＞Ｃ１２３＋ＰＳＴＥＰであるか否かを判別する（ステップＳ１０６）。
【００７１】
ステップＳ１０６の判別の結果、Ｃ１２３＞Ｃ１２３＋ＰＳＴＥＰであるとき、制御モジュール５２は、Ｃ１２３に”００００００００００”を設定し（ステップＳ１１１）、ステップＳ１０１に戻る。
【００７２】
ステップＳ１０６の判別の結果、Ｃ１２３＞Ｃ１２３＋ＰＳＴＥＰでないとき、制御モジュール５２は、Ｃ１２３にＣ１２３＋ＰＳＴＥＰの値を設定し（ステップＳ１０６）、ステップＳ１０１に戻る。
【００７３】
なお、図１０におけるスクリプトファイルでは、図８のリセット制御モジュール８０に代用して、ＣＴＲＬ信号及びＶＳＹＮＣＸ信号がＨレベルに固定された図１２のリセット制御モジュール１２００を用いることもできる。
【００７４】
上述した本実施の形態において、ＶＳＹＮＣＸ信号及びＲＳＴＸ信号に応じてカウンタ回路９，１０のカウンタ値を初期値に設定してモジュールの初期化を行っているが、図１３に示すように、ＶＳＹＮＣＸ信号に応じてモジュールの初期化を行ってもよい。
【００７５】
図１３は、図１の半導体集積回路１の第３の変形例の構成を概略的に示すブロック図である。
【００７６】
なお、第３の変形例において、上述した本実施の形態の各構成要素と機能及び作用が同じ構成要素については説明を省略し、上述した本実施の形態と機能及び作用が異なる構成要素についてのみ以下に詳述する。
【００７７】
図１３において、半導体集積回路１３００は、図１の半導体集積回路１に設けられる４つの出力端子を有する制御信号生成モジュール２及びクロック信号生成モジュール３の他に、４つの入力端子を有する制御モジュール１３０１を備える。制御モジュール１３０１は、図１における制御モジュール５に設けられるイネーブル制御回路６、クロック信号制御回路７，８、カウンタ回路９，１０、及びドライバ１２の他に、インバータ１３０２，１３０３並びに３つの入力端子を有するセレクタ回路１３０４，１３０５を備える。
【００７８】
インバータ１３０２には制御信号生成モジュール２におけるＶＳＹＮＣＸ信号を出力する出力端子が接続され、インバータ１３０２の出力端子はクロック信号制御回路７，８に夫々接続される。インバータ１３０３には制御信号生成モジュール２におけるＲＳＴＸ信号を出力する出力端子が接続され、インバータ１３０３の出力端子はクロック信号制御回路７，８に夫々接続される。セレクタ回路１３０４，１３０５における３つの入力端子には、制御モジュール１３０１に設けられる図示しないデータ信号ＤＩＮＸ１，２を出力する論理回路の出力端子、制御モジュール１３０１に設けられる図示しないレジスタ回路の出力端子、及び制御信号生成モジュール２におけるＶＳＹＮＣＸ信号を出力する出力端子が夫々接続される。
【００７９】
セレクタ回路１３０４，１３０５は図１４に示す組み合わせ回路を夫々有する。図１４におけるセレクタ回路１３０４，１３０５は、ＡＮＤ回路１４０１，１４０２、ＮＯＲ回路１４０３を備える。
【００８０】
セレクタ回路１３０４，１３０５は、ＶＳＹＮＣＸ信号に応じて出力するデータ信号の切り替え制御を行う。例えば、セレクタ回路１３０４，１３０５は、ＨレベルのＶＳＹＮＣＸ信号に応じてデータ信号ＤＩＮＸ１，２を出力し、ＬレベルのＶＳＹＮＣＸ信号に応じてレジスタ回路に設定された設定値を出力する。換言すると、セレクタ回路１３０４，１３０５は、各走査ラインにおける画像書き込みを行う期間にデータ信号ＤＩＮＸ１，２を出力し、１枚目の用紙における画像書き込みを終了して２枚目の用紙における画像書き込みを開始するまでの当該画像書き込みを行っていない期間にレジスタ回路に設定された設定値を出力する。これにより、画像書き込みを行っていない期間においてカウンタ回路９，１０における各ＤＦＦ１６〜２１のカウンタ値をレジスタ回路に設定された設定値に設定することができ、もって、画像書き込みを行っていない期間にカウンタ値が設定されない事態が生じるのを防止することができる。
【００８１】
本発明は、上述の実施の形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【００８２】
１，５０，６０，１３００  半導体集積回路
４，６１，８０，１２００  リセット制御モジュール
６，５３  イネーブル制御回路
７，８  クロック信号制御回路
９，１０  カウンタ回路
１２  ドライバ
１４，１５  クロック信号供給回路
５１，６２  クロック信号制御モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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