(57)【要約】【課題】本発明は、追加の電流消費回路やテスト端子を設けることなく、実速度試験対象となるデジタル回路に対する前記実速度試験時の電源電圧の変動を抑制する半導体装置及びそれを用いた電子制御ユニットを提供する。【解決手段】半導体装置は、デジタル回路と、実速度試験の対象でない回路と、電源電圧を第１の内部電源電圧に降圧するための第１の降圧レギュレータと、前記電源電圧を第２の内部電源電圧に降圧するための第２の降圧レギュレータと、前記第１の内部電源電圧を前記デジタル回路へ供給するための第１の内部電源線及び前記第２の内部電源電圧を前記実速度試験の対象でない前記回路へ供給するための第２の内部電源線と、前記第１の内部電源線と前記第２の内部電源線との間に配置されたスイッチとを備え、実速度試験を行う前に前記スイッチをオンにする。【選択図】図１
2016211939.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号によって同期的に動作する複数のラッチを有するデジタル回路であって、前記クロック信号によって各ラッチに初期設定されたデータをそれぞれの後段のラッチにシフトする実速度試験を実行するための機構を備えるデジタル回路と、
前記実速度試験の対象でない回路と、
電源電圧を第１の内部電源電圧に降圧するための第１の降圧レギュレータと、
前記電源電圧を第２の内部電源電圧に降圧するための第２の降圧レギュレータと、
前記第１の内部電源電圧を前記デジタル回路へ供給するための第１の内部電源線及び前記第２の内部電源電圧を前記実速度試験の対象でない前記回路へ供給するための第２の内部電源線と、
前記第１の内部電源線と前記第２の内部電源線との間に配置されたスイッチとを備え、
前記実速度試験を行う前に前記スイッチをオンにすることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記スイッチは、
前記第１の内部電源線と前記第２の内部電源線との間で直列に接続された第１のスイッチ及び第２のスイッチと、
前記第１のスイッチと前記第２のスイッチとの間のノードと、グランドとの間に配置された第３のスイッチとを備え、
前記実速度試験を行う前に、前記第１のスイッチ及び前記第２のスイッチをオンにし、前記第３のスイッチをオフにすることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２の降圧レギュレータは、選択信号により前記第２の内部電源電圧の電圧レベルを変えることができるように構成され、
前記選択信号によって前記第２の内部電源電圧を前記第１の内部電源電圧の電圧レベルに変えた後、前記スイッチをオンにすることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記スイッチは、
前記第１の内部電源線と前記第２の内部電源線との間で直列に接続された第１のスイッチ及び第２のスイッチと、
前記第１のスイッチと前記第２のスイッチとの間のノードと、グランドとの間に配置された第３のスイッチとを備え、
前記選択信号によって前記第２の内部電源電圧を前記第１の内部電源電圧の電圧レベルに変えた後、前記第１のスイッチ及び前記第２のスイッチをオンにし、前記第３のスイッチをオフにすることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第２の内部電源線とそのグランドとの間に配置された第１のバイパスコンデンサをさらに備えることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１の内部電源線とそのグランドとの間に配置された第２のバイパスコンデンサをさらに備えることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記デジタル回路、前記実速度試験の対象でない前記回路、及び前記スイッチの少なくとも１つがトレンチに配置されていることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記実速度試験の対象でない前記回路は、前記実速度試験を実行する前に、制御信号によって動作を停止するように制御されることを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記実速度試験を実行する際に前記クロック信号を生成するための回路を前記半導体装置の内部に備えることを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記半導体装置の外部と通信するためのインターフェース回路をさらに備え、
前記実速度試験を実施する際に、前記半導体装置の外部から前記インターフェース回路を介して受け取った信号によって制御されることを特徴とする半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記スイッチは、ＮＭＯＳトランジスタのソースとドレインの間、ＰＭＯＳトランジスタのソースとドレインの間、又は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方のソースとドレインの間から構成されていることを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置を備える電子制御ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそれを用いた電子制御ユニットに関する。
【背景技術】
【０００２】
半導体装置（以下ＩＣという）のひとつであるアナログＩＣにおいてもデジタルＩＣと同様に、チップの高性能化、低消費電力化、チップ面積縮小による低コスト化のため、適用半導体製造技術の微細化が進展している。
【０００３】
半導体製造技術の微細化とそれに伴う電源の低電圧化によって、アナログ回路を構成する素子（トランジスタやキャパシタなど）の特性ばらつきが増大している。素子を小さくし、かつ、素子の特性ばらつきを抑えるために、アナログ及びデジタル混載ＩＣの構成を採用する場合があり、デジタル回路を用いて上記のばらつきを補正することができる。
【０００４】
アナログ及びデジタル混載ＩＣに搭載されるデジタル回路の論理規模（ゲート数）は増大しており、このデジタル回路に対する試験が必須である。
【０００５】
一方で、デジタルＩＣの出荷試験において、実速度動作での保証のため、実機と同じ周波数での試験（Ａｔ−Ｓｐｅｅｄ  Ｔｅｓｔ、以下では実速度試験という）が行われている（例えば、特許文献１参照）。
【０００６】
試験手法としては、ＢＩＳＴ（Ｂｕｉｌｄ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）が主流である。その動作は、試験対象のデジタル回路のラッチ（フリップフロップとも呼ぶ）へのテストデータの読み込みなどの試験内容の設定を行うスキャンインフェーズと、実際の試験であるラウンチキャプチャフェーズと、試験対象のデジタル回路のラッチからのテスト結果データの読出しであるスキャンアウトフェーズから構成されている。
【０００７】
読み出されたデータは、試験対象のデジタル回路の外で用意された期待値データと比較される。全てのラッチについてそれぞれ比較されたデータ同士が一致していれば、テストは合格とされ、１つでも一致していなければテストは不合格とされる。
【０００８】
ここで、スキャンインフェーズとスキャンアウトフェーズとは低速で行い、ラウンチキャプチャフェーズは実機相当の高い周波数で行うのが、一般的である。実機相当の周波数が数十ＭＨｚ程度以下と高速でない場合は、スキャンインフェーズとスキャンアウトフェーズもラウンチキャプチャフェーズと同様に実機相当の周波数で実施する場合もある。
【０００９】
このように、デジタル回路に対する実速度試験では、ラウンチキャプチャフェーズを開始した後、実動作速度のクロックパルスが、一般に数周期分だけ、試験対象のデジタル回路ブロックの全てのラッチに与えられる。したがって、試験対象のデジタル回路ブロック内の多くのラッチの保持する値が一度にトグル（反転）することになる。
【００１０】
一斉にクロックパルスが各ラッチに与えられると、試験対象のデジタル回路に大量の電流が流れ込み、そして流れ出すことになる。その結果、試験対象のデジタル回路の電源電圧およびグラウンド電圧を供給するＩＣのあらゆる経路で、単位時間当たりの電流変化量が大きくなる。これにより、ＩＣ内部での急激な電源電圧の変動（例えば、図６参照）、特に電圧降下を引き起こす。この電圧降下によって試験対象のデジタル回路内の信号の伝播速度が著しく遅くなり、内部のデジタル回路が誤動作して、実速度試験に合格しなくなるおそれがある。
【００１１】
上記のような、デジタルＩＣおよびデジタル回路ブロックに対する実速度試験における電源電圧降下に起因する誤動作を避けるために、例えば、特許文献１の技術が用いられる。特許文献１には、スキャンインフェーズに一定電流を消費する電流消費回路を設けて、ラウンチキャプチャフェーズへの切替時の電圧変動を抑制することが開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−２０９１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図１３は、車両に適用される電子制御ユニット（コントロールユニット）に用いられる半導体装置の従来例を示す。
【００１４】
電源電圧ＶＢは、例えば１２Ｖ、２４Ｖ、４２Ｖといった電圧であり、アナログ及びデジタル混載ＩＣに適用されるＣＭＯＳの電源電圧ＶＤＤ＿Ｄ、ＶＤＤ＿Ａは、例えば５Ｖ、３．３Ｖ、１．８Ｖといった電圧である。そのため、リニアレギュレータやスイッチングレギュレータ等の降圧レギュレータが必要となる。ここで、半導体装置１は、実速度試験対象となるデジタル回路である回路３ａと、対象外となる他回路として、例えば、アナログ回路である回路３ｂと、電源電圧ＶＢを降圧するための降圧レギュレータ６ａ、６ｂとを備える。この例では、降圧レギュレータ６ａ、６ｂを用いて、電源電圧ＶＢを、それぞれ、回路３ａの内部電源電圧ＶＤＤ＿Ｄと、回路３ｂの内部電源電圧ＶＤＤ＿Ａに降圧する。
【００１５】
内部電源電圧であるＶＤＤ＿ＤとＶＤＤ＿Ａが等しい場合でも、回路３ｂがアナログ回路であると、デジタル回路３ａの動作による電源電圧変動のアナログ回路３ｂへの影響を低減するために、図１３のように、電源線であるＶＤＤ＿Ｄ＿ＬとＶＤＤ＿Ａ＿Ｌを分離するのが一般的である。
【００１６】
従来では、図１３のデジタル回路３ａに対して、実速度試験を実施する際のスキャンインフェーズにおいて一定電流を消費する電流消費回路を設ける必要があった。あるいは、従来では、ラウンチキャプチャフェーズにおいて降圧レギュレータ６ａの電流供給能力を通常使用時よりも過剰に設ける必要がある。したがって、降圧レギュレータ６ａのサイズが増大し、それによって、チップ面積が増大することになる。
【００１７】
一方、内部電源電圧ＶＤＤ＿Ｄに関して、テスト端子を設けることにより、実速度試験の実施時にＩＣテスタ等の外部から電流供給を増加させる構成もあるが、テスト端子を設けた分だけチップ面積が増大することになる。
【００１８】
特に、車両に適用される電子制御ユニットに用いられる半導体装置は高品質が要求されるため、デジタル回路に対する実速度試験はパッケージへの組立後の出荷試験においても実施する必要がある。このため、チップ上のテスト端子をパッケージの端子として出すため、車載特有の厳しいノイズやＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）の対策回路も必要となる。したがって、上記のテスト端子を設けることによって、チップ面積の増加量は大きくなる。
【００１９】
本発明は、追加の電流消費回路やテスト端子を設けることなく、実速度試験対象となるデジタル回路に対する前記実速度試験時の電源電圧の変動を抑制する半導体装置及びそれを用いた電子制御ユニットを提供する。
【課題を解決するための手段】
【００２０】
例えば、上記課題を解決するために、特許請求の範囲に記載の構成を採用する。本願は上記課題を解決する手段を複数含んでいるが、その一例をあげるならば、クロック信号によって同期的に動作する複数のラッチを有するデジタル回路であって、前記クロック信号によって各ラッチに初期設定されたデータをそれぞれの後段のラッチにシフトする実速度試験を実行するための機構を備えるデジタル回路と、前記実速度試験の対象でない回路と、電源電圧を第１の内部電源電圧に降圧するための第１の降圧レギュレータと、前記電源電圧を第２の内部電源電圧に降圧するための第２の降圧レギュレータと、前記第１の内部電源電圧を前記デジタル回路へ供給するための第１の内部電源線及び前記第２の内部電源電圧を前記実速度試験の対象でない前記回路へ供給するための第２の内部電源線と、前記第１の内部電源線と前記第２の内部電源線との間に配置されたスイッチとを備え、前記実速度試験を行う前に前記スイッチをオンにする、半導体装置が提供される。
【発明の効果】
【００２１】
本発明によれば、追加の電流消費回路やテスト端子を設けることなく、実速度試験時のデジタル回路における電源変動を抑制できる。本発明に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、上記した以外の、課題、構成及び効果は、以下の実施例の説明により明らかにされる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施例である半導体装置の構成を示すブロック図である。
【図２】図１に示す実施例のデジタル回路の例である。
【図３Ａ】図１に示す実施例のスイッチ回路の例である。
【図３Ｂ】図１に示す実施例のスイッチ回路の例である。
【図４】図１に示す実施例の降圧レギュレータ回路の例である。
【図５】図１に示す実施例のレイアウトの例である。
【図６】試験中の電源電圧の変動を説明するための図である。
【図７】図１に示す実施例の電圧変動の例を示す図である。
【図８】図１に示す実施例の別の例である。
【図９】図１に示す実施例の別の例である。
【図１０】図１に示す実施例の別の例である。
【図１１】本発明の第２実施例である半導体装置の構成を示すブロック図である。
【図１２】図１１に示す実施例の降圧レギュレータの回路例である。
【図１３】従来の半導体装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的
なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は適宜省略する。
【００２４】
以下で説明する実施例は、実速度試験対象となるデジタル回路と対象外となる他回路とを備える半導体装置及びそれを用いる電子制御ユニットに関する。
【００２５】
［第１実施例］
本発明の第１実施例は、デジタル回路に対する試験時の電源変動を抑制する半導体装置及びそれを用いる制御装置に関する。本実施例によれば、追加の電流消費回路やテスト端子を設けることなく、実速度試験時のデジタル回路における電源変動を抑制できる。また、本実施例によれば、デジタル回路において適切な電源電圧で試験を行うことが可能となり、試験精度を向上させることができる。
【００２６】
図１は本実施例である半導体装置の全体構成である。半導体装置１は、実速度試験対象となるデジタル回路３ａと、実速度試験の対象でない回路３ｂとを備える。回路３ｂは、例えばアナログ回路である。一例として、半導体装置１は、デジタル回路とアナログ回路とが混載された半導体装置である。なお、回路３ｂは、アナログ回路に限定されず、他の回路であってもよい。
【００２７】
デジタル回路３ａは、クロック信号ＣＬＫを受け取り、クロップ信号を分配するクロックバッファ（図示せず）と、当該クロックバッファを介して分配されたクロック信号によって同期的に動作する複数のラッチ（フリップフロップとも呼ぶ）を備える。図２は、図１に示すデジタル回路３ａを簡略的に示した図である。デジタル回路３ａは、上記のクロックバッファを介して分配されたクロック信号によって同期的に動作する複数のフリップフロップ（ＦＦ）３０２と、複数の組合せ回路３０３とを備える。
【００２８】
デジタル回路３ａでは、通常、データ入力３０１が入力され、データ出力３０４が出力される。実速度試験では、通常の動作とは関係なく、例えば、スキャンチェーンにより複数のフリップフロップ３０２が接続される。デジタル回路３ａは、クロック信号ＣＬＫ（図示せず）によって、各フリップフロップに初期設定されたデータをそれぞれの後段のフリップフロップにシフトする実速度試験を実行するための機構を備える。スキャンインフェーズにおいて、デジタル回路３ａには、スキャン入力３０５からテストデータがシフト入力される。その後、通常の動作でクロック信号ＣＬＫを入力し、フリップフロップ３０２に挟まれた組合せ回路３０３をテストする。その後、スキャンアウトフェーズにおいて、スキャン出力３０６からテストデータの読み出しが行われる。
【００２９】
図１の説明に戻る。半導体装置１は、電源電圧ＶＢを第１の内部電源電圧ＶＤＤ＿Ｄに降圧するための第１の降圧レギュレータ６ａと、電源電圧ＶＢを第２の内部電源電圧ＶＤＤ＿Ａに降圧するための第２の降圧レギュレータ６ｂと、第１の内部電源電圧ＶＤＤ＿Ｄをデジタル回路３ａに供給するための第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと、第２の内部電源電圧ＶＤＤ＿Ａを実速度試験の対象でない回路３ｂに供給するための第２の内部電源線ＶＤＤ＿Ａ＿Ｌと、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとの間に接続されたスイッチ２とをさらに備える。本実施例の特徴は、実速度試験を行う前に、スイッチ２をスイッチイネーブル信号ＥＮ＿ＳＷにより、オンにすることである。
【００３０】
以下では、第１の内部電源電圧ＶＤＤ＿Ｄと第２の内部電源電圧ＶＤＤ＿Ａとが同じ電圧レベルである場合について説明する。ここで、同じ電圧レベルとは、スイッチ２をオンにし、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとがスイッチ２を介して接続したとき、デジタル回路３ａ又は回路３ｂ又は降圧レギュレータ６ａ又は降圧レギュレータ６ｂ等の内部電源線（ＶＤＤ＿Ｄ＿Ｌ、ＶＤＤ＿Ａ＿Ｌ）に接続している回路が、過電圧や過電流により故障や劣化しないこととする。
【００３１】
図３Ａは、図１に示したスイッチ２の例を示す。スイッチ２は、アナログスイッチの標準的な構成である。スイッチ２は、ＮＭＯＳトランジスタ２０１と、ＰＭＯＳトランジスタ２０２と、インバータゲート２０３とを備える。この例では、ＮＭＯＳトランジスタ２０１とＰＭＯＳトランジスタ２０２とが並列に接続されている。スイッチイネーブル信号ＥＮ＿ＳＷ＝Ｈのとき、インバータゲート２０３を用いることにより、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとが接続される。ＥＮ＿ＳＷ＝Ｌのとき、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとが切断される。
【００３２】
第１の内部電源電圧ＶＤＤ＿Ｄと第２の内部電源電圧ＶＤＤ＿Ａとが同じ電圧レベルである場合の一例として、第１の内部電源電圧ＶＤＤ＿Ｄ＝第２の内部電源電圧ＶＤＤ＿Ａ＝５．０Ｖとする。第１の内部電源電圧ＶＤＤ＿Ｄを用いる回路と第２の内部電源電圧ＶＤＤ＿Ａを用いる回路は、例えば５Ｖ  ＣＭＯＳで構成されているとする。
【００３３】
このとき、スイッチ２として、図３Ａに示すＮＭＯＳトランジスタ２０１、ＰＭＯＳトランジスタ２０２、及びインバータゲート２０３はいずれも５Ｖ  ＣＭＯＳで構成し、インバータゲート２０３の電源は５．０Ｖとする。
【００３４】
図３Ａではスイッチ２の一例を示したが、スイッチ２は、ＮＭＯＳトランジスタのソースとドレインの間、ＰＭＯＳトランジスタのソースとドレインの間、又はＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方のソースとドレインの間のいずれかによって構成されてよい。
【００３５】
図４は、図１に示す実施例の降圧レギュレータ６ａ、６ｂの回路例として、リニアレギュレータ６を示す。リニアレギュレータ６は、電源線ＶＢＡＴと電源線ＶＤＤ＿Ｌとの間のＰＭＯＳトランジスタ６０１と、アンプ６０２と、基準電圧生成回路６０３と、抵抗Ｒ１及び抵抗Ｒ２とを備える。
【００３６】
基準電圧生成回路６０３により生成された基準電圧ＶＲＥＦと、抵抗Ｒ１及びＲ２との関係から、リニアレギュレータ６の出力電圧ＶＤＤは以下となる。
ＶＤＤ＝（１＋Ｒ１／Ｒ２）×ＶＲＥＦ    （１）
【００３７】
ここで、図１に示す電源電圧ＶＢは、例えば１２Ｖ，２４Ｖ，４２Ｖといった電圧であり、図４に示す電源線ＶＢＡＴと電源線ＶＤＤ＿Ｌとの間のＰＭＯＳトランジスタ６０１のソース−ドレイン間耐圧は（ＶＢＡＴ−ＶＤＤ）以上である必要がある。したがって、ＰＭＯＳトランジスタ６０１は、ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）等のパワーＭＯＳから構成される。
【００３８】
ＭＯＳトランジスタの耐圧を大きくすると、同じオン抵抗を実現するためのＭＯＳトランジスタのサイズが大きくなる。スイッチ２を第１及び第２の降圧レギュレータ６ａ、６ｂの出力側である内部電源線ＶＤＤ＿Ｄ＿Ｌ及びＶＤＤ＿Ａ＿Ｌの間に配置することにより、ＰＭＯＳトランジスタ６０１等のパワーＭＯＳよりも耐圧が低く、面積効率の良いＭＯＳトランジスタ（この場合は５Ｖ  ＣＭＯＳ）を用いてスイッチ２を構成することができる。
【００３９】
図３Ｂは、図１に示したスイッチ２の別の例を示す。スイッチ２は、３つのスイッチ２ａ、２ｂ、２ｃと、インバータゲート２０３とを備える。スイッチ２ａ、２ｂ、２ｃは、例えば図３Ａで示した標準的なアナログスイッチで構成されている。
【００４０】
スイッチ２ａ、２ｂは、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとの間で直列に接続されている。スイッチ２ｃは、スイッチ２ａとスイッチ２ｂとの間のノードと、グランドＧＮＤとの間に配置されている。この構成では、実速度試験を行う前に、スイッチ２ａ、２ｂをオンにし、スイッチ２ｃをオフにする。
【００４１】
スイッチイネーブル信号ＥＮ＿ＳＷ＝Ｈのとき、インバータゲート２０３を用いることにより、スイッチ２ａとスイッチ２ｂをオンにし、かつ、スイッチ２ｃをオフにする。これにより、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとが接続される。一方、ＥＮ＿ＳＷ＝Ｌのとき、スイッチ２ａとスイッチ２ｂがオフになり、かつスイッチ２ｃがオンとなる。これにより、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとが切断される。
【００４２】
回路３ｂが例えばアナログ回路である場合、デジタル回路３ａに対して、実速度試験を実施していない半導体装置１の通常動作時は、クロック信号ＣＬＫによって動作しているデジタル回路３ａの第１の内部電源電圧ＶＤＤ＿Ｄの変動が、アナログ回路の電源である第２の内部電源電圧ＶＤＤ＿Ａに影響するのを回避することが望ましい。そのため、第１の内部電源電圧ＶＤＤ＿Ｄと第２の内部電源電圧ＶＤＤ＿Ａとの分離を十分に取る必要があるのが一般的である。
【００４３】
図３Ａで示したスイッチ２がＥＮ＿ＳＷ＝Ｌの場合、ＭＯＳトランジスタである２０１、２０２のドレイン−ソース間寄生容量を介してカップリングするため、第１の内部電源電圧ＶＤＤ＿Ｄと第２の内部電源電圧ＶＤＤ＿Ａとの分離が十分でない場合がある。
【００４４】
一方、図３Ｂで示したスイッチ２では、ＥＮ＿ＳＷ＝Ｌの場合は、スイッチ２ａとスイッチ２ｂとの間のノードが、スイッチ２ｃを介してグランドＧＮＤに接続される。すなわち、スイッチ２ａとスイッチ２ｂのドレイン−ソース間寄生容量はグランドＧＮＤに接続されるため、第１の内部電源電圧ＶＤＤ＿Ｄと第２の内部電源電圧ＶＤＤ＿Ａとの分離を十分取ることが可能である。また、スイッチ２ａとスイッチ２ｂのドレイン−ソース間寄生容量は、それぞれ、第１の内部電源線ＶＤＤ＿Ｄ＿ＬとグランドＧＮＤとの間、第２の内部電源線ＶＤＤ＿Ａ＿ＬとグランドＧＮＤとの間に形成される。そのため、スイッチ２ａ及びスイッチ２ｂは、それぞれ、デジタル回路３ａ及び回路３ｂに対するバイパスコンデンサ（以下パスコンという）として働き、第１の内部電源電圧ＶＤＤ＿Ｄ及び第２の内部電源電圧ＶＤＤ＿Ａの安定化に寄与する。
【００４５】
図３Ｂで示したスイッチ２は、図３Ａで示したスイッチ２よりも構成要素が多いが、上記のように、スイッチイネーブル信号ＥＮ＿ＳＷ＝Ｌのとき、スイッチ２ａ、スイッチ２ｂをそれぞれ、回路３ａ、回路３ｂに対するパスコンとして用いることができる。したがって、面積効率が良い。
【００４６】
スイッチイネーブル信号ＥＮ＿ＳＷ＝Ｌで、スイッチ２がオフであるときの第１の内部電源電圧ＶＤＤ＿Ｄと第２の内部電源電圧ＶＤＤ＿Ａとの分離を向上させるために、埋め込み層を有する半導体装置の素子分離方法であるディープトレンチ素子分離（Ｄｅｅｐ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ、以下ＤＴＩという）等のトレンチを用いても良い。半導体基板に掘られたトレンチは、互いに回路の異なる要素を絶縁し、構造間に存在する寄生コンポーネントを低減することができる。これにより、寄生容量を介したカップリングによるノイズを低減することができる。
【００４７】
図５は、図１に示す実施例のレイアウトの例である。例えば、図５に示すように、半導体装置１のレイアウトにおいて、半導体基板は、複数の素子分離領域（トレンチ）５を備える。スイッチ２、第１の内部電源電圧ＶＤＤ＿Ｄを用いるデジタル回路３ａ、及び、第２の内部電源電圧ＶＤＤ＿Ａを用いる回路３ｂは、それぞれ、トレンチ５に配置される。
【００４８】
なお、図５では、スイッチ２、デジタル回路３ａ、及び、回路３ｂの全てがトレンチ５内に配置されているが、スイッチ２、デジタル回路３ａ、及び、回路３ｂの少なくとも１つがトレンチ５に配置されるようにしてもよい。
【００４９】
更に、半導体装置１として、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウエハを用いて、ＤＴＩによるチップ横方向の分離だけでなく、縦方向の分離を行ってもよい。この構成によれば、第１の内部電源電圧ＶＤＤ＿Ｄと第２の内部電源電圧ＶＤＤ＿Ａとの分離を向上させることが可能である。
【００５０】
次に、図１に示す半導体装置１の動作について、デジタル回路３ａの第１の内部電源電圧ＶＤＤ＿Ｄの変動の例を、図７を用いて説明する。
【００５１】
デジタル回路３ａに対して、実速度試験を実施する前に、スイッチイネーブル信号ＥＮ＿ＳＷをＬからＨとし、スイッチ２をオンにする。ここで、好ましくは、実速度試験の対象でない回路３ｂが、イネーブル信号（制御信号）ＥＮ＿ｂで制御されるように構成してもよい。イネーブル信号（制御信号）ＥＮ＿ｂは、実速度試験を実行する前に、実速度試験の対象でない回路３ｂの動作を停止し、第２の降圧レギュレータ６ｂからの消費電流を低減することを可能にする。例えば、実速度試験を実施する前に、イネーブル信号ＥＮ＿ｂをＨからＬとするか、又はＬのままとすることにより、降圧レギュレータ６ｂの出力である第２の内部電源電圧ＶＤＤ＿Ａの消費電流を低減してもよい。
【００５２】
好ましくは、図１に示すように、回路３ｂの第２の内部電源電圧ＶＤＤ＿Ａの変動を低減するために、第２の内部電源線ＶＤＤ＿Ａ＿ＬとグランドＧＮＤとの間にパスコン４ｂを設けてもよい。
【００５３】
以上の構成において、実速度試験の対象であるデジタル回路３ａの第１の内部電源電圧ＶＤＤ＿Ｄは降圧レギュレータ６ａからの供給でなく、スイッチ２を介して、降圧レギュレータ６ｂからの供給も可能となる。また、パスコン４ｂの電源変動低減効果は第１の内部電源電圧ＶＤＤ＿Ｄにも作用する。
【００５４】
図１３は、従来の半導体装置の構成を示すブロック図である。図１３において、図１と同じ構成要素については同じ符号を付している。図６は、図１３の従来の半導体装置１における第１の内部電源電圧ＶＤＤ＿Ｄの変動の例である。図６に示すように、従来では、ラウンチキャプチャフェーズ及びスキャンアウトフェーズにおいて、第１の内部電源電圧ＶＤＤ＿Ｄが変動する。
【００５５】
図７は、図１に示す実施例の電圧変動の例を示す図である。波形Ａは、図１に示す実施例の第１の内部電源電圧ＶＤＤ＿Ｄの変動を示し、波形Ｂは、図６の従来の半導体装置１における第１の内部電源電圧ＶＤＤ＿Ｄの変動を示す。図７に示すように、実速度試験を実施する前に、スイッチイネーブル信号ＥＮ＿ＳＷをＬからＨとし、スイッチ２をオンにする。さらに、回路３ｂのイネーブル信号ＥＮ＿ｂをＨからＬとする。
【００５６】
図７に示すように、本実施例によれば、実速度試験時のデジタル回路３ａにおける第１の内部電源電圧ＶＤＤ＿Ｄの変動（ラウンチキャプチャフェーズ及びスキャンアウトフェーズでの電圧の変動）を抑制できる。従来では、実速度試験時の電圧降下によって試験対象のデジタル回路内の信号の伝播速度が著しく遅くなり、内部のデジタル回路が誤動作するなどの課題があったが、本実施例では、内部電源電圧の降下を抑制し、デジタル回路３ａにおいて適切な電源電圧で試験を行うことが可能となる。したがって、試験精度を向上させることができる。
【００５７】
以上では、デジタル回路３ａ及び回路３ｂのグランドを明示しなかったが、ともに共通のグランドＧＮＤを使用してもよい。
【００５８】
図８は、本実施例の別の例である。図８に示すように、デジタル回路３ａ及び回路３ｂに関して、グランドをＧＮＤ＿Ｄ及びＧＮＤ＿Ａに分離してもよい。また、図８に示すように、第１の内部電源電圧ＶＤＤ＿Ｄの電源変動を低減するために、パスコン４ａを第１の内部電源線ＶＤＤ＿Ｄ＿ＬとグランドＧＮＤ＿Ｄとの間に設けてもよい。
【００５９】
図９は、本実施例の別の例である。半導体装置１は、デジタル回路３ａに対する実速度試験に用いるクロック信号ＣＬＫを半導体装置１の内部で生成してもよい。半導体装置１は、オシレータ７と、位相同期回路（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）８とを備える。
【００６０】
例えば回路３ｂをアナログ回路であると想定すると、オシレータ７はアナログ回路であるため、第２の内部電源線ＶＤＤ＿Ａ＿Ｌ側に配置される。ＰＬＬ８は、周波数を上げて使用し、ノイズが発生する可能性が高いため、デジタル回路３ａ側である第１の内部電源線ＶＤＤ＿Ｄ＿Ｌ側に配置される。
【００６１】
オシレータ７は、回路３ｂに対するイネーブル信号ＥＮ＿ｂ＝Ｌとなっても動作する構成である。オシレータ７は、第２の内部電源線ＶＤＤ＿Ａ＿Ｌに接続されており、オシレータ７の電源は第２の内部電源電圧ＶＤＤ＿Ａとする。ＰＬＬ８は、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌに接続される。本例では、ＰＬＬ８を用いて、オシレータ７の出力信号であるＣＬＫ０から、デジタル回路３ａに対する実速度試験に用いるクロック信号ＣＬＫを生成する。
【００６２】
本実施例によれば、クロック信号を半導体装置１の内部で生成できるため、クロック信号を外部から供給するための端子を減らすことができる。また、外部から信号を入れる場合には、そのためにテスト用の素子などを用意する必要があるが、本例では、それらを用意する必要がなく、テストが容易となる。
【００６３】
図１０は、図１に示す実施例の別の例である。図１０は、半導体装置１を用いる制御装置として、例えば、車両に適用される電子制御ユニットであるコントロールユニット１００の構成を示す。
【００６４】
図１０に示す半導体装置１は、例えばＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）やＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）やＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）等のプロトコルで半導体装置１の外部と通信するためのインターフェース回路９を備える。例えば、インターフェース回路９は、マイクロコンピュータ２００と通信を行う構成を備える。半導体装置１は、デジタル回路３ａの実速度試験を実施する際に、半導体装置１の外部からの信号（すなわち、マイクロコンピュータ２００からの信号）で制御されてもよい。
【００６５】
図１０の構成によれば、デジタル回路３ａの実速度試験は、半導体装置１の出荷試験時のみでなく、半導体装置１をコントロールユニット１００に搭載した後に実施することができる。当該構成は、デジタル回路３ａの診断機能として用いることができる。出荷試験時の診断を実施することにより、デジタル回路３ａの故障や劣化を検出することができ、コントロールユニット１００の品質を向上することができる。
【００６６】
［第２実施例］
図１で示した例では、第１の内部電源電圧ＶＤＤ＿Ｄと第２の内部電源電圧ＶＤＤ＿Ａとが同じ電圧レベルであるのに対し、第２実施例は、第１の内部電源電圧ＶＤＤ＿Ｄと第２の内部電源電圧ＶＤＤ＿Ａとが同じ電圧レベルでなく、第１の内部電源電圧ＶＤＤ＿Ｄが第２の内部電源電圧ＶＤＤ＿Ａよりも低い電圧レベルの場合の構成である。第２実施例の構成によれば、追加のテスト端子を設けることなく、実速度試験時のデジタル回路における電圧変動を抑制でき、デジタル回路において適切な電源電圧で試験を行うことが可能となる。したがって、試験精度を向上させることができる半導体装置及びそれを用いる制御装置の構成を提供できる。
【００６７】
図１１は、第２実施例の半導体装置１の全体構成である。図１１に示す半導体装置１は、実速度試験対象となるデジタル回路３ａと、実速度試験の対象でない回路３ｂとを備える。デジタル回路３ａは、クロック信号ＣＬＫを受け取る複数のクロックバッファと、当該クロックバッファを介して分配されたクロック信号によって同期的に動作する複数のラッチ（フリップフロップ）とを有する。
【００６８】
本実施例のデジタル回路３ａは、図２と同様の構成を備える。デジタル回路３ａは、クロックバッファを介して分配されたクロック信号によって同期的に動作する複数のフリップフロップ（ＦＦ）３０２と、複数の組合せ回路３０３を備える。そして、デジタル回路３ａは、クロック信号ＣＬＫ（図示せず）によって、各フリップフロップに初期設定されたデータをそれぞれの後段のフリップフロップにシフトする実速度試験を実行するための機構を備える。
【００６９】
半導体装置１は、デジタル回路３ａの第１の内部電源電圧ＶＤＤ＿Ｄを供給するための第１の降圧レギュレータ６ａと、実速度試験の対象でない回路３ｂの第２の内部電源電圧ＶＤＤ＿Ａを供給するための第２の降圧レギュレータ６ｃとを備える。本実施例では、第２の降圧レギュレータ６ｃは、選択信号ＳＥＬにより、第２の内部電源電圧ＶＤＤ＿Ａの電圧レベルを変えることができるように構成される。また、半導体装置１は、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとの間に接続されたスイッチ２とを備える。
【００７０】
本実施例は、実速度試験を行う前に、選択信号ＳＥＬにより、第２の内部電源電圧ＶＤＤ＿ＡをＶＤＤ＿Ｄと同じ電圧レベルにした後、スイッチ２をスイッチイネーブル信号ＥＮ＿ＳＷによりオンにすることを特徴とする。
【００７１】
第１の内部電源電圧ＶＤＤ＿Ｄと第２の内部電源電圧ＶＤＤ＿Ａとが同じ電圧レベルでない一例として、第１の内部電源電圧ＶＤＤ＿Ｄ＝１．８Ｖ、第２の内部電源電圧ＶＤＤ＿Ａ＝５．０Ｖとする。第１の内部電源電圧ＶＤＤ＿Ｄを用いる回路は例えば１．８Ｖ  ＣＭＯＳで構成され、第２の内部電源電圧ＶＤＤ＿Ａを用いる回路は例えば５Ｖ  ＣＭＯＳで構成されているとする。
【００７２】
このとき、スイッチ２として図３Ａに示すＮＭＯＳトランジスタ２０１、ＰＭＯＳトランジスタ２０２、及びインバータゲート２０３は、いずれも５Ｖ  ＣＭＯＳで構成し、インバータゲート２０３の電源はＶＤＤ＿Ａとする。
【００７３】
スイッチイネーブル信号ＥＮ＿ＳＷ＝Ｌのとき、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとの間はスイッチ２によって切断され、トランジスタにかかる電圧も耐圧以下となる。
【００７４】
図１２は、図１１の降圧レギュレータ６ｃの回路例であるリニアレギュレータを示す。リニアレギュレータは、電源線ＶＢＡＴと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとの間のＰＭＯＳトランジスタ６０１と、アンプ６０２と、基準電圧生成回路６０３と、抵抗Ｒ１及び抵抗Ｒ２とを備える。
【００７５】
基準電圧生成回路６０３により生成された基準電圧ＶＲＥＦと、抵抗Ｒ１及びＲ２との関係から、第２の内部電源電圧ＶＤＤ＿Ａは以下となる。
ＶＤＤ＿Ａ＝（１＋Ｒ１／Ｒ２）×ＶＲＥＦ    （１）
【００７６】
図１２のリニアレギュレータでは、抵抗Ｒ２は、選択信号ＳＥＬにより抵抗値が切り替わるように構成される。具体的には、ＳＥＬ＝Ｈのとき、抵抗Ｒ２の抵抗値が大きくなり、式（１）より、第２の内部電源電圧ＶＤＤ＿Ａが第１の内部電源電圧ＶＤＤ＿Ｄの電圧レベルに切り替わるとする。
【００７７】
実速度試験を行う前に、降圧レギュレータ６ｃの抵抗Ｒ２に選択信号ＳＥＬが入力される。具体的には、選択信号ＳＥＬ＝Ｈとすることにより、降圧レギュレータ６ｃの出力である第２の内部電源電圧ＶＤＤ＿Ａの電圧レベルを、第１の内部電源電圧ＶＤＤ＿Ｄと同じ電圧レベルに切り替える。
【００７８】
次に、スイッチイネーブル信号ＥＮ＿ＳＷをＬからＨとし、スイッチ２をオンにする。好ましくは、実速度試験の対象でない回路３ｂが、イネーブル信号ＥＮ＿ｂで制御されるように構成してもよい。例えば、実速度試験を実施する前に、イネーブル信号ＥＮ＿ｂをＨからＬとするか、又はＬのままとすることにより、降圧レギュレータ６ｃの出力である第２の内部電源電圧ＶＤＤ＿Ａの消費電流を低減してもよい。
【００７９】
好ましくは、図１１に示すように、回路３ｂの第２の内部電源電圧ＶＤＤ＿Ａの変動を低減するために、第２の内部電源線ＶＤＤ＿Ａ＿ＬとグランドＧＮＤとの間にパスコン４ｂを設けてもよい。
【００８０】
以上の構成において、実速度試験の対象であるデジタル回路３ａの第１の内部電源電圧ＶＤＤ＿Ｄは降圧レギュレータ６ａからの供給でなく、スイッチ２を介して、降圧レギュレータ６ｃからの供給も可能となる。また、パスコン４ｂの電源変動低減効果は第１の内部電源電圧ＶＤＤ＿Ｄにも作用する。
【００８１】
本実施例でも、第１実施例と同様の効果を得ることができる。すなわち、図１１に示す実施例でも、図７の作用効果を得ることができる。図７の波形Ａは、図１１に示す実施例の第１の内部電源電圧ＶＤＤ＿Ｄの変動をも示し、波形Ｂは、図６の従来の半導体装置１における第１の内部電源電圧ＶＤＤ＿Ｄの変動を示す。図７に示すように、実速度試験時のデジタル回路３ａにおける第１の内部電源電圧ＶＤＤ＿Ｄの変動を抑制でき、デジタル回路３ａにおいて適切な電源電圧で試験を行うことが可能となる。したがって、試験精度を向上させることができる。
【００８２】
なお、図１１の構成に対して図３Ｂのスイッチ２の構成を適用してもよい。この場合、第２の内部電源電圧ＶＤＤ＿Ａの電圧レベルを、第１の内部電源電圧ＶＤＤ＿Ｄと同じ電圧レベルに切り替えた後、スイッチ２ａ、２ｂをオンにし、スイッチ２ｃをオフにする。具体的には、スイッチイネーブル信号ＥＮ＿ＳＷ＝Ｈのとき、インバータゲート２０３を用いることにより、スイッチ２ａとスイッチ２ｂをオンにし、かつ、スイッチ２ｃをオフにする。これにより、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとが接続される。一方、ＥＮ＿ＳＷ＝Ｌのとき、スイッチ２ａとスイッチ２ｂがオフになり、かつスイッチ２ｃがオンとなる。これにより、第１の内部電源線ＶＤＤ＿Ｄ＿Ｌと第２の内部電源線ＶＤＤ＿Ａ＿Ｌとが切断される。
【００８３】
以上の第１及び第２実施例によれば、追加の電流消費回路やテスト端子を設けることなく、実速度試験時のデジタル回路における電源変動を抑制できる。そのため、デジタル回路において適切な電源電圧で試験を行うことが可能となり、試験精度を向上させることができる。
【００８４】
本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。上記実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることもできる。また、ある実施例の構成に他の実施例の構成を加えることもできる。また、各実施例の構成の一部について、他の構成を追加・削除・置換することもできる。
【００８５】
また、制御線や信号線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や信号線を示しているとは限らない。
【符号の説明】
【００８６】
１                      半導体装置
２，２ａ，２ｂ，２ｃ    スイッチ
２０１                  ＮＭＯＳトランジスタ
２０２                  ＰＭＯＳトランジスタ
２０３                  インバータゲート
３ａ，３ｂ              回路
４ａ，４ｂ              バイパスコンデンサ
５                      トレンチ
６ａ，６ｂ，６ｃ        降圧レギュレータ
６０１                  ＰＭＯＳトランジスタ
６０２                  アンプ
６０３                  基準電圧生成回路
７                      オシレータ
８                      位相同期回路（ＰＬＬ）
９                      インターフェース回路
１００                  コントロールユニット
２００                  マイクロコンピュータ
ＥＮ＿ＳＷ              スイッチイネーブル信号
ＥＮ＿ｂ                イネーブル信号
ＶＢ                    電源
ＧＮＤ                  グランド
ＶＤＤ，ＶＤＤ＿Ｄ，ＶＤＤ＿Ａ  内部電源電圧
ＶＤＤ＿Ｄ＿Ｌ，ＶＤＤ＿Ａ＿Ｌ  内部電源線
ＣＬＫ０，ＣＬＫ        クロック
ＳＥＬ                  選択信号
ＶＲＥＦ                基準電圧
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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