(57)【要約】【課題】高いゲート耐量をもつ半導体装置及びその製造方法を提供する。【解決手段】引出部３２が、ゲート電極２５の第１方向の端よりも外側の領域で、第１方向に対して交差する第２方向に延び、複数の電極３１に共通に接続されている。第２層間絶縁膜は、ゲート電極２５の端と引出部３２との間に設けられている。複数のゲートコンタクト２６のそれぞれは、複数のゲート電極２５のそれぞれの上に設けられゲート電極２５と接続されている。コンタクト３３は、引出部３２の上に設けられ引出部３２に接続されている。【選択図】図３
2016062981.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、を有する半導体層と、
前記第１半導体層中に設けられ、第１方向に延びる複数の電極と、
前記電極と前記第１半導体層との間に設けられた絶縁膜と、
それぞれが前記電極の上に設けられ、前記第２半導体層および前記第３半導体層に対向し、前記第１方向に延びる複数のゲート電極と、
前記ゲート電極と前記第２半導体層との間、および前記ゲート電極と前記第３半導体層との間に設けられたゲート絶縁膜と、
前記電極と前記ゲート電極との間に設けられた第１層間絶縁膜と、
前記ゲート電極の前記第１方向の端よりも外側の領域で、前記第１方向に対して交差する第２方向に延び、複数の前記電極に共通に接続された引出部と、
前記ゲート電極の前記端と、前記引出部との間に設けられた第２層間絶縁膜と、
複数の前記ゲート電極のそれぞれの上に設けられ、前記ゲート電極と接続された複数のゲートコンタクトと、
前記引出部の上に設けられ、前記引出部に接続されたコンタクトと、
を備えた半導体装置。
【請求項２】
前記絶縁膜の膜厚は、前記ゲート絶縁膜の膜厚よりも厚い請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は、前記第１の方向に延び、前記第２の方向に延びていない請求項１または２に記載の半導体装置。
【請求項４】
前記引出部の高さは、前記電極の高さよりも高い請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
半導体層に、第１方向に延びる複数の第１トレンチと、前記複数の第１トレンチのそれぞれの前記第１方向の端とつながり、前記第１方向に対して交差する第２方向に延びる第２トレンチとを形成する工程と、
前記第１トレンチの内壁および前記第２トレンチの内壁に、絶縁膜を形成する工程と、
前記第１トレンチ内および前記第２トレンチ内における前記絶縁膜の内側に、第１膜を形成する工程と、
前記第１トレンチ内の前記第１膜の上層側を除去する工程と、
前記第１トレンチ内に残された前記第１膜の上に、前記第２トレンチ内の前記第１膜に隣接させて、層間絶縁膜を形成する工程と、
前記第２トレンチ内の前記第１膜に隣接する部分よりも前記第２トレンチから遠いセル領域の前記層間絶縁膜の上層側を除去し、前記第２トレンチ内の前記第１膜に隣接する部分よりも薄い前記層間絶縁膜を前記セル領域に残す工程と、
前記セル領域に残された前記層間絶縁膜の上に、ゲート電極を形成する工程と、
前記ゲート電極の上に、ゲートコンタクトを形成する工程と、
前記第２トレンチ内の前記第１膜の上に、コンタクトを形成する工程と、
を備えた半導体装置の製造方法。
【請求項６】
前記層間絶縁膜として、ボロンおよびリンの少なくとも一方を含むシリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）法で形成する請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造のデバイスにおいて、ゲート電極の下に層間絶縁膜を介してフィールドプレート電極を設けた構造が提案されている。
【０００３】
この構造では、トレンチ内にフィールドプレート電極とゲート電極が設けられるため、それらフィールドプレート電極とゲート電極を外部回路と接続させるためにトレンチ上方へと引き出す構造が必要となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−５９９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、高いゲート耐量をもつ半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、半導体層と、電極と、絶縁膜と、複数のゲート電極と、ゲート絶縁膜と、第１層間絶縁膜と、引出部と、第２層間絶縁膜と、複数のゲートコンタクトと、コンタクトと、を備えている。前記半導体層は、第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、を有する。前記複数の電極は、前記第１半導体層中に設けられ、第１方向に延びている。前記絶縁膜は、前記電極と前記第１半導体層との間に設けられている。前記複数のゲート電極のそれぞれは、前記電極の上に設けられ、前記第２半導体層および前記第３半導体層に対向し、前記第１方向に延びている。前記ゲート絶縁膜は、前記ゲート電極と前記第２半導体層との間、および前記ゲート電極と前記第３半導体層との間に設けられている。前記第１層間絶縁膜は、前記電極と前記ゲート電極との間に設けられている。前記引出部は、前記ゲート電極の前記第１方向の端よりも外側の領域で、前記第１方向に対して交差する第２方向に延び、複数の前記電極に共通に接続されている。前記第２層間絶縁膜は、前記ゲート電極の前記端と、前記引出部との間に設けられている。前記複数のゲートコンタクトのそれぞれは、複数の前記ゲート電極のそれぞれの上に設けられ、前記ゲート電極と接続されている。前記コンタクトは、前記引出部の上に設けられ、前記引出部に接続されている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式平面図。
【図２】実施形態の半導体装置の模式平面図。
【図３】（ａ）は実施形態の半導体装置の模式平面図であり、（ｂ）は図３（ａ）におけるＡ−Ａ断面図。
【図４】（ａ）は実施形態の半導体装置の模式平面図であり、（ｂ）は図４（ａ）におけるＦ−Ｆ断面図。
【図５】図４（ｂ）におけるＢ−Ｂ断面図。
【図６】図４（ｂ）におけるＣ−Ｃ断面図。
【図７】図４（ｂ）におけるＤ−Ｄ断面図。
【図８】図４（ｂ）におけるＥ−Ｅ断面図。
【図９】実施形態の半導体装置の製造方法を示す模式図。
【図１０】実施形態の半導体装置の製造方法を示す模式図。
【図１１】実施形態の半導体装置の製造方法を示す模式図。
【図１２】実施形態の半導体装置の製造方法を示す模式図。
【図１３】実施形態の半導体装置の製造方法を示す模式図。
【図１４】実施形態の半導体装置の製造方法を示す模式図。
【図１５】実施形態の半導体装置の製造方法を示す模式図。
【図１６】参照例の半導体装置の製造方法を示す模式図。
【図１７】参照例の半導体装置の製造方法を示す模式図。
【図１８】参照例の半導体装置の製造方法を示す模式図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
以下の実施形態では第１導電形をｎ形、第２導電形をｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としてもよい。また、半導体としてはシリコンが用いられる。あるいは、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。
【００１０】
実施形態の半導体装置は、半導体層（または基板）における一方の面側に設けられた第１電極と、他方の面側に設けられた第２電極との間を結ぶ縦方向に電流経路が形成される縦型デバイスである。
【００１１】
以下の実施形態では、半導体装置として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を例に挙げるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）構造であってもよい。ＩＧＢＴの場合、Ｎ＋形のドレイン層を、Ｐ＋形のコレクタ層に置き換えればよい。
【００１２】
図１は、実施形態の半導体装置の模式平面図である。  
図２は、図１の平面図においてソース電極８２を取り除いた模式平面図である。
【００１３】
半導体層（または基板）の表面に対して平行な面内で交差する２方向を第１方向（Ｘ方向）および第２方向（Ｙ方向）とする。実施形態によれば、第１方向（Ｘ方向）と第２方向（Ｙ方向）は直交している。
【００１４】
実施形態の半導体装置は、第１方向（Ｘ方向）に延びる複数のゲート電極２５を有する。複数のゲート電極２５は、第１方向（Ｘ方向）に対して直交する第２方向（Ｙ方向）に配列されている。
【００１５】
Ｙ方向で隣り合うゲート電極２５の間には、ソース層２４（図５に示す）のトレンチコンタクト部８５が設けられている。トレンチコンタクト部８５はＸ方向に延びている。ゲート電極２５とトレンチコンタクト部８５とがＹ方向に交互に配列されている。
【００１６】
また、後述するように、ゲート電極２５の下には層間絶縁膜を介してフィールドプレート電極３１が設けられている。フィールドプレート電極３１は、ゲート電極２５の下でゲート電極２５と同じＸ方向に延びている。フィールドプレート電極３１のＸ方向の長さは、ゲート電極２５のＸ方向の長さよりも長い。
【００１７】
図１、２に示す平面視において、フィールドプレート電極３１のＸ方向の両端部３１ａが、ゲート電極２５のＸ方向の両端部よりもＸ方向に突出している。
【００１８】
ソース層のトレンチコンタクト部８５は、セル領域１１に形成されている。そのセル領域１１よりもＸ方向の外側の終端領域１２には、Ｙ方向に延びるフィールドプレート引出部３２が設けられている。フィールドプレート引出部３２は、ゲート電極２５の端よりもＸ方向の外側に設けられている。
【００１９】
フィールドプレート電極３１のＸ方向の一端にフィールドプレート引出部３２が配置されている。図９を参照して後述するように、半導体層には複数の第１トレンチＴ１が形成される。複数の第１トレンチＴ１は、Ｘ方向に延び、Ｙ方向に配列されている。
【００２０】
また、第１トレンチＴ１のＸ方向の一端には、Ｙ方向に延びる第２トレンチＴ２が形成される。第１トレンチＴ１と第２トレンチＴ２は、例えば、ＲＩＥ（Reactive Ion Etching）法により同時に形成される。第１トレンチＴ１と第２トレンチＴ２はつながっている。
【００２１】
それら第１トレンチＴ１内および第２トレンチＴ２内に、フィールドプレート電極３１とフィールドプレート引出部３２が、同じ材料で一体に設けられている。フィールドプレート引出部３２は、フィールドプレート電極３１のＸ方向の一端で、複数のフィールドプレート電極３１に共通に接続されている。
【００２２】
ゲート電極２５のＸ方向の端は第１トレンチＴ１内に位置し、第２トレンチＴ２までは延びていない。すなわち、ゲート電極２５のＸ方向の長さは、第１トレンチＴ１のＸ方向の長さよりも短い。
【００２３】
フィールドプレート電極３１のＸ方向の一方の端（図１、２において右端）に接続されたフィールドプレート引出部３２の上には、フィールドプレートコンタクト３３が設けられている。フィールドプレートコンタクト３３は、Ｙ方向に延び、フィールドプレート引出部３２と接続されている。
【００２４】
それぞれのゲート電極２５におけるＸ方向の一端部（図１、２において左端部）にはゲートコンタクト２６が設けられている。ゲートコンタクト２６は、ゲート電極２５の直上に設けられ、ゲート電極２５と接続されている。
【００２５】
複数のゲートコンタクト２６上には、Ｙ方向に延びるゲート配線２７が設けられている。ゲートコンタクト２６の上端はゲート配線２７に接続されている。ゲート配線２７は、ゲートコンタクト２６を介して、複数のゲート電極２５に共通に接続されている。
【００２６】
セル領域１１におけるソース層のトレンチコンタクト部８５を含む領域、およびフィールドプレートコンタクト３３の上には、図１に示すように、ソース電極８２が設けられている。図５に示すソース層２４はトレンチコンタクト部８５を介してソース電極８２に接続され、フィールドプレート電極３１はフィールドプレート引出部３２およびフィールドプレートコンタクト３３を介してソース電極８２に接続されている。
【００２７】
フィールドプレート電極３１において、ゲート配線２７が配置された端部（図１、２において左端部）とは反対側の端部（図１、２において右端部）にフィールドプレートコンタクト３３を配置することで、広い面積のソース電極８２をトレンチコンタクト部８５上およびフィールドプレートコンタクト３３上に容易にレイアウトすることができる。
【００２８】
図３（ａ）は、実施形態の半導体装置の一方（図１、２における左方）の終端領域１２側の模式平面図である。  
図３（ｂ）は、図３（ａ）におけるＡ−Ａ断面図である。図３（ｂ）においては、トレンチよりも下側の要素の図示は省略している。また、図３（ａ）においては、図３（ｂ）に示す層間絶縁膜４４の図示を省略している。
【００２９】
図４（ａ）は、実施形態の半導体装置の他方（図１、２における右方）の終端領域１２側の模式平面図である。  
図４（ｂ）は、図４（ａ）におけるＦ−Ｆ断面図である。図４（ｂ）においては、トレンチよりも下側の要素の図示は省略している。また、図４（ａ）においては、図４（ｂ）に示す層間絶縁膜４４の図示を省略している。
【００３０】
図５は、図４（ｂ）におけるＢ−Ｂ断面図である。図５は、セル領域１１の模式断面図である。
【００３１】
セル領域１１において、図５に示すように、半導体層２０の一方の面側には第１電極としてドレイン電極８１が設けられ、他方の面側には第２電極としてソース電極８２が設けられている。
【００３２】
半導体層２０は、Ｎ＋形のドレイン層２１と、Ｎ形のドリフト層（第１半導体層）２２と、Ｐ形のベース層（第２半導体層）２３と、Ｎ＋形のソース層（第３半導体層）２４と、を有する。ドレイン層２１、ドリフト層２２、ベース層２３、およびソース層２４は、いずれも例えばシリコン層である。
【００３３】
ドレイン層２１はドレイン電極８１上に設けられている。ドレイン電極８１はドレイン層２１にオーミックコンタクトしている。ドリフト層２２はドレイン層２１上に設けられている。ベース層２３はドリフト層２２上に設けられている。ソース層２４はベース層２３上に設けられている。ドレイン層２１のＮ形不純物濃度およびソース層２４のＮ形不純物濃度は、ドリフト層２２のＮ形不純物濃度よりも高い。
【００３４】
ドリフト層２２中には、フィールドプレート電極３１が設けられている。フィールドプレート電極３１は、例えば、導電性を付与する不純物を含む多結晶シリコン膜である。
【００３５】
フィールドプレート電極３１とドリフト層２２との間には、フィールド絶縁膜４１が設けられている。すなわち、フィールドプレート電極３１の側壁とドリフト層２２との間、およびフィールドプレート電極３１の底部とドリフト層２２との間に、フィールド絶縁膜４１が設けられている。フィールド絶縁膜４１は、例えば、シリコン酸化膜である。
【００３６】
フィールドプレート電極３１の上には、層間絶縁膜（第１層間絶縁膜）４３を介して、ゲート電極２５が設けられている。ゲート電極２５は、例えば、導電性を付与する不純物を含む多結晶シリコン膜である。層間絶縁膜４３は、例えば、ボロン及びリンを含むシリコン酸化膜（ＢＰＳＧ：boro-phospho silicate glass膜）である。
【００３７】
ゲート電極２５の側壁とソース層２４との間、およびゲート電極２５の側壁とベース層２３との間には、ゲート絶縁膜４２が設けられている。ゲート電極２５の側壁は、ゲート絶縁膜４２を介して、ソース層２４及びベース層２３に対向している。ゲート絶縁膜４２は、例えばシリコン酸化膜である。
【００３８】
ゲート絶縁膜４２の膜厚は、フィールド絶縁膜４１の膜厚および層間絶縁膜４３の膜厚よりも薄い。
【００３９】
ドレイン電極８１とソース電極８２とを結ぶ縦方向におけるゲート電極２５の一端部（図５における上端部）は、ソース層２４とベース層２３との境界よりもソース層２４側に位置する。前記縦方向におけるゲート電極２５の他端部（図５における下端部）は、ベース層２３とドリフト層２２との境界よりもドリフト層２２側に位置する。
【００４０】
セル領域１１の半導体層２０上には第２電極としてソース電極８２が設けられ、ソース電極８２はトレンチコンタクト部８５を介してソース層２４にオーミックコンタクトしている。すなわち、ソース電極８２は、ソース層２４の上面に設けられるとともに、ソース層２４に形成されたトレンチ内にも設けられている。トレンチコンタクト部８５において、ソース電極８２はトレンチの底部および側面でソース層２４と接している。
【００４１】
このトレンチコンタクト構造は、ソース電極８２がソース層２４の上面とのみ接触する構造に比べて、ソース電極８２とソース層２４との接触面積を増やすことができる。したがって、ソース電極８２とソース層２４との接触抵抗を低減できる。
【００４２】
ゲート電極２５とソース電極８２との間には層間絶縁膜４４が設けられ、ソース電極８２とゲート電極２５は電気的に短絡していない。
【００４３】
図６は、図４（ｂ）におけるＣ−Ｃ断面図である。  
図６は、ゲート電極２５の一端部のゲートコンタクト２６が設けられた付近の模式断面図である。
【００４４】
ゲート電極２５の端部の間の半導体領域には、ソース層２４は設けられていない。ゲート電極２５の端部の間の半導体領域は、Ｐ形ベース層２３と同程度のＰ形不純物濃度のＰ形半導体層２３ａである。ゲート電極２５の端部は、ゲート絶縁膜４２を介してＰ形半導体層２３ａに対向している。
【００４５】
なお、図４（ａ）及び（ｂ）に示すゲート電極２５の他端部の間の半導体領域にもソース層は設けられず、図６に示すように、ゲート電極２５の他端部はゲート絶縁膜４２を介してＰ形半導体層２３ａに対向している。
【００４６】
図４（ｂ）に示すように、ゲート電極２５のＸ方向の端と、フィールドプレート引出部３２との間には、層間絶縁膜（第２層間絶縁膜）４５が設けられている。
【００４７】
図７は、図４（ｂ）におけるＤ−Ｄ断面図である。
【００４８】
層間絶縁膜４５は、フィールドプレート電極３１とゲート電極２５との間の層間絶縁膜（第１層間絶縁膜）４３と同時に形成され、その層間絶縁膜４３と同じ例えばシリコン酸化膜（ＢＰＳＧ膜）である。層間絶縁膜４５は、層間絶縁膜４３よりも厚い。
【００４９】
図４（ｂ）に示すように、フィールドプレート電極３１のＸ方向の端は、フィールドプレート引出部３２に一体につながっている。
【００５０】
図８は、図４（ｂ）におけるＥ−Ｅ断面図である。
【００５１】
フィールドプレート引出部３２の高さは、フィールドプレート電極３１の高さよりも高い。ここでの高さは、Ｘ方向及びＹ方向に対して直交する積層方向の厚さに対応する。
【００５２】
フィールドプレート電極３１は、Ｘ方向に延びる第１トレンチＴ１の下部（底部）側に設けられ、フィールドプレート電極３１の上面は第１トレンチＴ１の深さ方向の途中に位置する。
【００５３】
Ｙ方向に延びる第２トレンチＴ２内に設けられたフィールドプレート引出部３２の上面は、フィールドプレート電極３１の上面よりも上方に（ゲート電極２５側に）位置する。
【００５４】
図４（ｂ）に示すように、ゲート電極２５上、層間絶縁膜４５上、およびフィールドプレート引出部３２上には、層間絶縁膜４４が設けられている。層間絶縁膜４４は、例えばシリコン酸化膜である。
【００５５】
また、図６及び図７に示すように、ゲート電極２５の間の半導体層の上層部（Ｐ形半導体層２３ａ）の上、および終端領域の半導体層の上層部（Ｐ形半導体層２３ａ）の上にも、層間絶縁膜４４が設けられている。
【００５６】
図３（ａ）及び（ｂ）に示すように、ゲート電極２５のＸ方向の一端部の上には、層間絶縁膜４４を貫通してゲートコンタクト２６が設けられている。図１、２、３（ａ）に示すように、それぞれのゲート電極２５の上にゲートコンタクト２６が設けられている。
【００５７】
複数のゲート電極２５は、それぞれゲートコンタクト２６を介して、図１、２に示す共通のゲート配線２７に電気的に接続されている。
【００５８】
図４（ａ）及び（ｂ）に示すように、ゲート電極２５のＸ方向の他端部側に配置されたフィールドプレート引出部３２の上には、層間絶縁膜４４を貫通してフィールドプレートコンタクト３３が設けられている。フィールドプレートコンタクト３３は、図１、２、４（ａ）に示すように、Ｙ方向に延びている。
【００５９】
フィールドプレート電極３１は、フィールドプレート引出部３２およびフィールドプレートコンタクト３３を介して、ソース電極８２と電気的に接続されている。
【００６０】
ソース層は、図１、５に示すように、トレンチコンタクト部８５を介して、ソース電極８２と電気的に接続されている。
【００６１】
図５に示すセル領域において、ドレイン電極８１とソース電極８２との間に電位差が与えられた状態で、ゲート電極２５に所望のゲート電圧が印加されると、Ｐ形ベース層２３におけるゲート電極２５に対向する領域にＮ形チャネル（反転層）が誘起され、半導体装置はオン状態となる。したがって、Ｎ＋形ソース層２４、Ｎ形チャネル、Ｎ形ドリフト層２２、およびＮ＋形ドレイン層２１を介して、ドレイン電極８１とソース電極８２との間に電流が流れる。
【００６２】
実施形態の半導体装置は、例えばＮ形ＭＯＳＦＥＴであり、相対的にドレイン電極８１に高電位がソース電極８２に低電位が与えられる。ゲート電極２５には、ドレイン電位よりも低い正電位が与えられる。
【００６３】
ゲート電極２５の下に設けられたフィールドプレート電極３１は、ドリフト層２２の不純物による空間電荷を打ち消し、ドリフト層２２に生じる電界を一定に近づけることを可能にする。
【００６４】
Ｐ形ベース層２３にチャネルを誘起しないスイッチングオフ時に、ドリフト層２２に含まれる不純物による空間電荷（正電荷）が生じても、その空間電荷と、フィールドプレート電極３１の表面に誘起される負電荷とが打ち消し合う。このため、ドリフト層２２が広範囲において空乏化され、半導体装置は高耐圧を維持する。
【００６５】
また、ドリフト層２２で空乏層が伸びやすくなるので、フィールドプレート電極３１を設けない場合に比べ、ドリフト層２２の不純物濃度を高くすることができ、オン抵抗を下げることができる。
【００６６】
また、実施形態によれば、Ｘ方向に延びるフィールドプレート電極３１と、Ｙ方向に延びるフィールドプレート引出部３２との接続部は、平面視でＴ字状に形成されている。
【００６７】
一方、ゲート電極２５は、Ｘ方向に延びる第１トレンチＴ１内にのみ設けられ、Ｙ方向に延びる第２トレンチＴ２内には設けられず、Ｔ字部は有していない。したがって、ゲート電極２５のＴ字部の角部におけるゲート耐量低下の懸念がない。
【００６８】
また、半導体層２０において、Ｙ方向で隣り合うゲート電極２５の間に設けられた上層部はＸ方向に延びている。図３（ａ）および図４（ａ）に示すように、終端領域１２の半導体層の上層部（Ｐ形半導体層２３ａ）のＸ方向の端の角部には、ゲート絶縁膜４２よりも厚い膜厚の層間絶縁膜４１が設けられている。
【００６９】
次に、図９〜図１５（ｂ）を参照して、実施形態の半導体装置の製造方法について説明する。
【００７０】
図９の平面図に示すように、半導体層２０に第１トレンチＴ１および第２トレンチＴ２が形成される。第１トレンチＴ１および第２トレンチＴ２は、図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法で同時に形成される。
【００７１】
複数の第１トレンチＴ１は、Ｘ方向に延び、Ｙ方向に配列される。第２トレンチＴ２は、複数の第１トレンチＴ１のＸ方向の一端で、複数の第１トレンチＴ１に共通につながっている。
【００７２】
図１０（ａ）は、図９におけるＡ部の拡大平面図である。  
図１０（ｂ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、および図１５（ａ）は、図１０（ａ）に続く工程を示す模式平面図である。
【００７３】
図１１（ｂ）は、図１１（ａ）におけるＧ−Ｇ断面図である。  
図１２（ｂ）は、図１２（ａ）におけるＨ−Ｈ断面図である。  
図１３（ｂ）は、図１３（ａ）におけるＩ−Ｉ断面図である。  
図１４（ｂ）は、図１４（ａ）におけるＪ−Ｊ断面図である。  
図１５（ｂ）は、図１５（ａ）におけるＫ−Ｋ断面図である。
【００７４】
第１トレンチＴ１および第２トレンチＴ２を形成した後、第１トレンチＴ１の内壁（底部および側壁）、および第２トレンチＴ２の内壁（底部および側壁）に、図１０（ｂ）に示すように、フィールド絶縁膜４１を形成する。フィールド絶縁膜４１は、例えば熱酸化法で形成されるシリコン酸化膜であり、実質不純物を含まないノンドープ膜である。
【００７５】
次に、第１トレンチＴ１内および第２トレンチＴ２内におけるフィールド絶縁膜４１の内側に、図１１（ａ）及び（ｂ）に示すように、フィールドプレート膜３０を埋め込む。フィールドプレート膜３０は、例えば多結晶シリコン膜である。
【００７６】
第１トレンチＴ１と第２トレンチＴ２の境界付近で、フィールドプレート膜３０は平面視でＴ字状に形成されている。
【００７７】
第１トレンチＴ１内および第２トレンチＴ２内にフィールドプレート膜３０を形成した後、図１２（ａ）及び（ｂ）に示すように、第１トレンチＴ１内のフィールドプレート膜３０の上層側をエッチングにより除去する。
【００７８】
第１トレンチＴ１内に残されたフィールドプレート膜３０は、前述したフィールドプレート電極３１となる。第２トレンチＴ２内に残されたフィールドプレート膜３０は、前述したフィールドプレート引出部３２となる。
【００７９】
第２トレンチＴ２内に残されたフィールドプレート引出部３２の上面高さは、第１トレンチＴ１内に残されたフィールドプレート電極３１の上面高さよりも高い位置（トレンチ開口端側）に位置する。
【００８０】
次に、図１３（ａ）及び（ｂ）に示すように、第１トレンチＴ１内に残されたフィールドプレート電極３１の上に、層間絶縁膜４０を形成する。層間絶縁膜４０は、例えば、埋め込み性に優れたＣＶＤ（Chemical Vapor Deposition）法により形成されるボロン及びリンを含むシリコン酸化膜（ＢＰＳＧ膜）である。
【００８１】
図１３（ｂ）に示すように、第２トレンチＴ２内のフィールドプレート引出部３２は、第１トレンチＴ１内のフィールドプレート電極３１よりも上方（トレンチ開口端側）に突出している。その第２トレンチＴ２内の突出したフィールドプレート引出部３２に、層間絶縁膜４０は接して隣接している。
【００８２】
次に、図１４（ａ）及び（ｂ）に示すように、第２トレンチＴ２内のフィールドプレート引出部３２に隣接する部分よりも第２トレンチＴ２から遠いセル領域１１の層間絶縁膜４０の上層側を除去する。セル領域１１のフィールドプレート電極３１上には、第２トレンチＴ２内のフィールドプレート引出部３２に隣接する層間絶縁膜４５よりも薄い層間絶縁膜４３が残される。
【００８３】
また、このときのセル領域１１の層間絶縁膜４０のエッチングにより、層間絶縁膜４０と同じ酸化シリコン系の膜であり、第１トレンチＴ１の上部の側壁に形成されていたフィールド絶縁膜４１もエッチングされる。したがって、図１４（ａ）に示すように、セル領域１１の第１トレンチＴ１の上部の側壁には、フィールド絶縁膜４１よりも薄いシリコン酸化膜がゲート絶縁膜４２として残される。
【００８４】
終端領域１２の層間絶縁膜４５はセル領域１１の層間絶縁膜４３よりも厚く残される。したがって、終端領域１２の第１トレンチＴ１の側壁には、セル領域１１のゲート絶縁膜４２よりも厚いフィールド絶縁膜４１が残される。
【００８５】
そして、セル領域１１に残された層間絶縁膜４３の上およびゲート絶縁膜４２の間の領域に、図１５（ａ）及び（ｂ）に示すように、ゲート電極２５を埋め込む。ゲート電極２５は、例えば多結晶シリコン膜である。
【００８６】
その後、図３（ｂ）および図４（ｂ）に示すように、ゲート電極２５上、層間絶縁膜４５上、およびフィールドプレート引出部３２上に、層間絶縁膜４４を形成する。層間絶縁膜４４は、例えばシリコン酸化膜である。
【００８７】
そして、それぞれのゲート電極２５のＸ方向の一方の端部の上に、図３（ａ）及び（ｂ）に示すように、層間絶縁膜４４を貫通してゲート電極２５に達するゲートコンタクト２６を形成する。
【００８８】
ゲート電極２５の他方の端部側の第２トレンチＴ２内のフィールドプレート引出部３２の上には、図４（ａ）及び（ｂ）に示すように、層間絶縁膜４４を貫通してフィールドプレート引出部３２に達するフィールドプレートコンタクト３３が形成される。
【００８９】
ここで、図１６（ａ）〜図１８（ｂ）は、参照例によるフィールドプレート電極３１およびゲート電極２５の形成方法を示す模式図である。
【００９０】
図１６（ａ）、図１７（ａ）、および図１８（ａ）は、図９におけるＡ部に対応する模式平面図である。  
図１６（ｂ）は、図１６（ａ）におけるＬ−Ｌ断面図である。  
図１７（ｂ）は、図１７（ａ）におけるＭ−Ｍ断面図である。  
図１８（ｂ）は、図１８（ａ）におけるＮ−Ｎ断面図である。
【００９１】
参照例においては、第１トレンチＴ１内および第２トレンチＴ２内に、フィールド絶縁膜４１を介してフィールドプレート膜３０を埋め込んだ後、図１６（ｂ）に示すように、第１トレンチＴ１内のフィールドプレート膜３０だけでなく、第２トレンチＴ２内のフィールドプレート膜３０もトレンチ深さ方向の途中までエッチングで後退させる。そのエッチング後のフィールドプレート膜３０の上に、層間絶縁膜４０が埋め込まれる。層間絶縁膜４０は、第１トレンチＴ１の上部および第２トレンチＴ２の上部に埋め込まれる。
【００９２】
フィールドプレート膜３０上の層間絶縁膜４０は、図１７（ｂ）に示すように、エッチングにより、トレンチの深さ方向の途中まで後退させられる。
【００９３】
この層間絶縁膜４０のエッチングのとき、第１トレンチＴ１の上部の側壁に形成され、層間絶縁膜４０と同じシリコン酸化膜系の絶縁膜４１もエッチングされ、エッチング前（図１６（ａ））に比べて、図１７（ａ）に示すように膜厚が薄くなる。
【００９４】
さらに、参照例においては、第２トレンチＴ２の上部にも層間絶縁膜４０が形成され、その第２トレンチＴ２の上部の層間絶縁膜４０もエッチングにより後退させられる。したがって、このときのエッチングにより、第２トレンチＴ２の上部の側壁に形成されていた絶縁膜４１も膜厚が薄くなる。
【００９５】
その後、層間絶縁膜４０の上層側が除去されて生じた第１トレンチＴ１の上部および第２トレンチＴ２の上部に、図１８（ａ）及び（ｂ）に示すように、ゲート電極２５を埋め込む。
【００９６】
フィールドプレート膜３０上に層間絶縁膜４０を介してゲート電極２５が設けられる。フィールドプレート膜３０、層間絶縁膜４０、およびゲート電極２５の積層膜は、Ｘ方向に延びる第１トレンチＴ１内およびＹ方向に延びる第２トレンチＴ２内に設けられる。
【００９７】
したがって、ゲート電極２５は、Ｘ方向に延びる部分とＹ方向に延びる部分との境界付近に、Ｔ字状に形成された部分を有する。
【００９８】
参照例によれば、そのＴ字状部分のコーナー部（図１８（ａ）におけるＢ部）の絶縁膜４１は、前述したように層間絶縁膜４０のエッチング時にエッチングされて薄くなってしまう。ゲート電極２５のＴ字部のコーナー部Ｂは電界が集中しやすい箇所であり、そのコーナー部Ｂに形成された絶縁膜４１が薄いとゲート耐量の低下が懸念される。
【００９９】
なお、ゲート電極２５を形成する前に、例えば熱酸化プロセスを行ってコーナー部Ｂの絶縁膜を厚くするとゲート耐量は高まるが、工程負荷の増大をまねく。
【０１００】
これに対して、実施形態によれば、図１５（ａ）及び（ｂ）に示すように、ゲート電極２５は第１トレンチＴ１内にのみ設けられ、第２トレンチＴ２内には設けられていない。したがって、ゲート電極２５は、平面視でＴ字状部分を有さないため、ゲート電極２５のＴ字状部分のゲート耐量低下の問題が生じない。
【０１０１】
図１４（ｂ）に示すように、第２トレンチＴ２内のフィールドプレート引出部３２に隣接する層間絶縁膜４５はエッチングされず、後退させられない。したがって、フィールドプレート電極３１とフィールドプレート引出部３２とがつながるＴ字状部分のコーナー部には、図１４（ａ）に示すように、ゲート絶縁膜４２よりも厚いフィールド絶縁膜４１が残される。したがって、フィールドプレート膜３１、３２はＴ字状部分を有するが、そのＴ字状部分の耐量の低下はまねかない。また、層間絶縁膜４０のエッチングの後、フィールドプレート膜３１、３２のＴ字状部分の絶縁膜を厚くする工程も不要となる。
【０１０２】
以上説明したように、実施形態によれば、高いゲート耐量と工程負荷低減（コスト低減）を両立させることが可能となる。
【０１０３】
また、図３（ａ）、図４（ａ）、図６、および図７に示すように、ソース層２４のトレンチコンタクト部８５よりも終端領域１２側の半導体層の上層部にはＮ＋形ソース層２４は設けられず、Ｐ形半導体層２３ａが設けられている。Ｐ形半導体層２３ａのＰ形不純物濃度は、Ｐ形ベース層２３のＰ形不純物濃度と同程度であり、終端領域１２のＰ形半導体層２３ａは、セル領域１１のＰ形ベース層２３と同程度の耐圧をもつ。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１１…セル領域、１２…終端領域、２０…半導体層、２１…ドレイン層、２２…ドリフト層、２３…ベース層、２４…ソース層、２５…ゲート電極、２６…ゲートコンタクト、２７…ゲート配線、３１…フィールドプレート電極、３２…フィールドプレート引出部、３３…フィールドプレートコンタクト、４１…フィールド絶縁膜、４２…ゲート絶縁膜、４３，４５…層間絶縁膜、８１…ドレイン電極、８２…ソース電極、Ｔ１…第１トレンチ、Ｔ２…第２トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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