(57)【要約】【課題】組み立て後の動作テストによりメモリとコントローラとの間の信号の状態を容易に検査可能にする。【解決手段】配線基板と、メモリと、配線基板とメモリとを電気的に接続するボンディングワイヤと、メモリコントローラと、絶縁樹脂層と、を具備する。配線基板は、第１の面に設けられ、ボンディングワイヤが接合された接合部と、ビアランド部とを有するボンディングパッドと、ビアランド部に重畳するように配線基板を貫通するビアと、ビアに重畳するように第２の面に設けられ、ビアを介してボンディングパッドに電気的に接続され、ビアの一部を含むように第２の面に露出する接続パッドと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに対向する第１の面および第２の面を有する配線基板と、
前記第１の面に搭載されたメモリと、
前記配線基板と前記メモリとを電気的に接続するボンディングワイヤと、
前記第１の面に搭載され、前記配線基板を介して前記メモリに電気的に接続されるメモリコントローラと、
前記メモリ、前記メモリコントローラ、および前記ボンディングワイヤを封止する絶縁樹脂層と、を具備し、
前記配線基板は、
前記第１の面に設けられ、前記ボンディングワイヤが接合された接合部と、ビアランド部とを有するボンディングパッドと、
前記ビアランド部に重畳するように前記配線基板を貫通するビアと、
前記ビアに重畳するように前記第２の面に設けられ、前記ビアを介して前記ボンディングパッドに電気的に接続され、前記ビアの一部を含むように前記第２の面に露出する接続パッドと、を備える、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記接続パッドは、コマンド、アドレス、プログラムデータおよびリードデータの少なくとも一つを入出力するための端子またはデータストローブ信号端子のテストパッドとして機能する、半導体記憶装置。
【請求項３】
請求項１または請求項２に記載の半導体記憶装置において、
前記ボンディングパッドとして、長軸方向に沿って前記ビアランド部に並置され、前記ビアランド部の幅よりも狭い幅を有する前記接合部を備える複数のボンディングパッドを有し、
前記複数のボンディングパッドは、前記長軸方向の向きが互い違いになるように離間しつつ並置される、半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記ビアの直径は、８０μｍ以下であり、
隣り合う２以上の前記ボンディングパッドの前記ビアの間隔は、前記ビアランド部の幅以下である、半導体記憶装置。
【請求項５】
請求項１ないし請求項４のいずれか一項において、
前記接続パッドの平面形状は、矩形状である、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態の発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一つである、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ  ＭｕｌｔｉＭｅｄｉａＣａｒｄ：ｅＭＭＣ）等のコントローラ組込型のＮＡＮＤフラッシュメモリは、高速動作が可能なだけでなく、低消費電力または小面積といった利点を有する。
【０００３】
半導体記憶装置の製造では、組み立て後に動作が正常に行われるかを検査する動作テストが行われる。ＮＡＮＤフラッシュメモリの動作テストでは、例えばパッケージ表面に露出する外部接続端子にプローブピンを接触させ、メモリテスタ等を用いて、メモリセルを正しく選択できることや、選択したメモリセルに正しくデータを書き込めること、さらには書き込まれたデータを規定のアクセスタイムで読み出せるかどうか等を検査する。
【０００４】
しかしながら、コントローラ組込型のＮＡＮＤフラッシュメモリの動作テストでは、メモリ部分の不良とメモリコントローラ部分の不良とを判別することが困難である。コントローラ組込型のＮＡＮＤフラッシュメモリでは、メモリとメモリコントローラとを一つのパッケージとして封止しているため、メモリとメモリコントローラとの接続部はパッケージ表面に露出されない。このため、動作テストによりメモリとメモリコントローラとの間の信号の状態を調べることは、組み立て後にモールド樹脂等の加工が必要になる等、容易ではない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−０６９０１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態の発明が解決しようとする課題は、メモリとコントローラを具備するコントローラ組込型の半導体記憶装置において、組み立て後の動作テストによりメモリとコントローラとの間の信号の状態を容易に検査可能にすることである。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置は、互いに対向する第１の面および第２の面を有する配線基板と、第１の面に搭載されたメモリと、配線基板とメモリとを電気的に接続するボンディングワイヤと、第１の面に搭載され、配線基板を介してメモリに電気的に接続されるメモリコントローラと、メモリ、メモリコントローラ、およびボンディングワイヤを封止する絶縁樹脂層と、を具備する。配線基板は、第１の面に設けられ、ボンディングワイヤが接合された接合部と、ビアランド部とを有するボンディングパッドと、ビアランド部に重畳するように配線基板を貫通するビアと、ビアに重畳するように第２の面に設けられ、ビアを介してボンディングパッドに電気的に接続され、ビアの一部を含むように第２の面に露出する接続パッドと、を備える。
【図面の簡単な説明】
【０００８】
【図１】半導体記憶装置の構造例を示す図である。
【図２】半導体記憶装置の拡大図である
【図３】半導体記憶装置の平面レイアウト例を示す上面図である。
【図４】パッド部の一部の拡大図である。
【図５】パッド部の一部の拡大図である。
【図６】パッド部における接続パッドのレイアウト例を示す図である。
【図７】接続パッドの平面形状を示す図である。
【図８】接続パッドの平面形状を示す図である。
【発明を実施するための形態】
【０００９】
以下、実施形態について、図面を参照して説明する。なお、図面は模式的なものであり、例えば厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し説明を省略する。
【００１０】
図１は、半導体記憶装置の構造例を示す図である。図１に示す半導体記憶装置１０は、配線基板１と、メモリ２と、メモリコントローラ３と、ボンディングワイヤ４と、絶縁樹脂層５と、導電層６と、を具備する。
【００１１】
配線基板１は、第１の面および第２の面を有する。配線基板１の第１の面は、図１における配線基板１の上面に相当し、第２の面は、図１における配線基板１の下面に相当する。
【００１２】
メモリ２は、配線基板１の第１の面に搭載される。メモリ２は、例えば複数の半導体チップの積層を有し、複数の半導体チップは、接着層を挟んで一部が重畳するように互いに接着される。複数の半導体チップは、ワイヤボンディングによりそれぞれの半導体チップに設けられた電極パッドを接続することにより電気的に接続される。半導体チップとしては、例えばＮＡＮＤフラッシュメモリ等の記憶素子を有するメモリチップ等を用いることができる。このとき、半導体チップは、メモリセルに加え、デコーダ等を備えていてもよい。
【００１３】
メモリコントローラ３は、配線基板１の第１の面に搭載され、配線基板１を介してメモリ２に電気的に接続される。メモリコントローラ３は、メモリ２に対するデータの書き込みおよびデータの読み出し等の動作を制御する。メモリコントローラ３は、半導体チップにより構成され、例えばワイヤボンディングにより半導体チップに設けられた電極パッドパッドと、配線基板１に設けられたボンディングパッド等の接続パッドとを接続することにより配線基板１に電気的に接続される。
【００１４】
メモリ２およびメモリコントローラ３と配線基板１との接続方法としては、ワイヤボンディングに限定されず、フリップチップボンディングやテープオートメーテッドボンディング等のワイヤレスボンディングを用いてもよい。また、配線基板１にメモリ２のチップとメモリコントローラ３のチップとを積層させたＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ：ＴＳＶ）方式等の３次元実装構造を用いてもよい。
【００１５】
ボンディングワイヤ４は、配線基板１とメモリ２とを電気的に接続する。これにより、ボンディングワイヤ４は、メモリ２とメモリコントローラ３との接続部に電気的に接続される。ボンディングワイヤ４としては、例えば金、銀、銅、アルミニウム等を用いることができる。また、ボンディングワイヤ４として複数のボンディングワイヤを設けてもよい。
【００１６】
絶縁樹脂層５は、無機充填材（例えばＳｉＯ２）を含有し、例えば該無機充填材を有機樹脂等と混合した封止樹脂を用いてトランスファモールド法、コンプレッションモールド法、インジェクションモールド法等のモールド法により形成される。
【００１７】
導電層６は、配線基板１の第２の面に設けられる。導電層６は、外部接続端子としての機能を有する。例えば外部接続端子を介して信号および電源電圧等がメモリコントローラ３に供給される。このとき、外部接続端子を介して電源電圧をメモリ２に供給してもよい。導電層６は、例えば金、銅、はんだ等により形成される。例えば、錫−銀系、錫−銀−銅系の鉛フリーはんだを用いてもよい。また、複数の金属材料の積層により導電層６を設けてもよい。なお、図２では、導電性ボールからなる導電層６を形成しているがバンプからなる導電層６を形成してもよい。
【００１８】
さらに、図１に示す半導体記憶装置１０の一部の拡大図を図２に示す。図２に示すように、配線基板１は、絶縁層１１と、配線層１２と、配線層１３と、ソルダーレジスト１４と、ソルダーレジスト１５と、ビア１６ａと、ビア１６ｂと、を備える。
【００１９】
絶縁層１１は、配線基板１の第１の面と第２の面との間に設けられる。絶縁層１１としては、例えば半導体基板、ガラス基板、セラミック基板、またはガラスエポキシ等の樹脂基板等を用いることができる。
【００２０】
配線層１２は、配線基板１の第１の面に設けられる。配線層１２は、ボンディングパッド１２１と配線１２２とを含む複数の導電層を有する。
【００２１】
ボンディングパッド１２１は、ボンディングワイヤ４が接合された接合部１２１ａと、接合部１２１ａに並置されたビアランド部１２１ｂと、を有する。また、ボンディングパッド１２１として複数のボンディングパッドを設けてもよい。さらに、図２では、ウェッジボンディングによりボンディングワイヤ４を接合する例を示しているが、これに限定されず、ボールボンディングによりボンディングワイヤ４を接合してもよい。
【００２２】
配線層１３は、配線基板１の第２の面に設けられる。配線層１３は、表面に導電層６が設けられていない接続パッド１３１ａと、表面に導電層６が設けられた接続パッド１３１ｂと、を含む複数の導電層を有する。接続パッド１３１ａの表面は、第２の面に露出し、接続パッド１３１ｂの表面は、導電層６に覆われている。
【００２３】
接続パッド１３１ａは、動作テストにおいてメモリ２とメモリコントローラ３との間の信号の状態を検査するためのテストパッドとしての機能を有する。例えば、接続パッド１３１ａにプローブピンを接触させることにより、メモリテスタ等を用いて動作テストを行うことが可能となる。接続パッド１３１ａは、メモリ２とメモリコントローラ３との接続ノードに電気的に接続されていてもよい。接続パッド１３１ａは、少なくともビア１６ａの一部を含んでいればよく、例えば第２の面におけるビア１６ａの露出面のみを接続パッド１３１ａとみなしてもよい。
【００２４】
接続パッド１３１ｂは、導電層６を形成するためのランドとしての機能を有する。接続パッド１３１ｂの直径は、接続パッド１３１ａの直径よりも大きくてもよい。また、接続パッド１３１ｂは、他の接続配線に電気的に接続されていてもよい。
【００２５】
配線層１２および配線層１３は、例えば銅、銀、金、またはニッケル等を含む。例えば、電解めっき法または無電解めっき法等により上記材料を含むめっき膜を形成することにより配線層１２および配線層１３を形成してもよい。また、導電性ペーストを用いて配線層１２および配線層１３を形成してもよい。
【００２６】
ソルダーレジスト１４は、配線層１２上に設けられ、開口部を有する。ソルダーレジスト１４の開口部は、例えばボンディングパッド１２１の少なくとも一部の上に設けられる。なお、図２において、配線１２２上にソルダーレジスト１４が形成されているが、配線１２２の別の部分の上に開口部が形成される。
【００２７】
ソルダーレジスト１５は、配線層１３上に設けられ、開口部を有する。ソルダーレジスト１５の開口部は、例えば接続パッド１３１ａおよび接続パッド１３１ｂの少なくとも一部の上に設けられる。
【００２８】
ソルダーレジスト１４およびソルダーレジスト１５としては、例えば絶縁性樹脂材料を用いることができ、例えば紫外線硬化型樹脂や熱硬化型樹脂等を用いることができる。また、例えばエッチング等によりソルダーレジスト１４およびソルダーレジスト１５の一部に開口部を形成することができる。
【００２９】
ビア１６ａは、ボンディングパッド１２１のビアランド部１２１ｂに重畳し、配線基板１を貫通する。ビアランド部１２１ｂにビア１６ａを重畳させることにより、面積の増大を抑制することができる。このとき、ボンディングパッド１２１の接合部１２１ａにビア１６ａを重畳させないことが好ましい。また、ビア１６ａはビアランド部１２１ｂを貫通しなくてもよい。
【００３０】
ビア１６ａの少なくとも一部は、接続パッド１３１ａの一部に含まれる。ビア１６ａは、ボンディングパッド１２１と接続パッド１３１ａとを電気的に接続する。ビア１６ａは、接続パッド１３１ａを貫通しなくてもよい。ビア１６ａの直径は、例えば８０μｍ以下であることが好ましい。
【００３１】
ビア１６ｂは、配線基板１を貫通することにより、配線１２２と接続パッド１３１ｂとを電気的に接続する。ビア１６ｂは、配線１２２および第２の面に設けられた接続パッドを貫通しなくてよい。ビア１６ｂの直径は、ビア１６ａの直径と同等、またはビア１６ａの直径よりも大きくてもよい。
【００３２】
ビア１６ａおよびビア１６ｂは、例えば絶縁層１１を貫通する開口の内壁に沿って設けられた導体層と、導体層の内側に充填された穴埋め材と、を有する。開口は、例えばレーザを用いて形成される。導体層は、銅、銀、金、またはニッケル等を含む。例えば、電解めっき法または無電解めっき法等により上記材料を含むめっき膜を形成することにより導体層を形成してもよい。また、導電性ペーストを用いて導体層を形成してもよい。導体層と同一工程によりボンディングパッド１２１、配線１２２、接続パッド１３１ａ、および接続パッド１３１ｂの少なくとも一つを形成してもよい。穴埋め材は、例えば絶縁性材料または導電性材料を用いて形成される。なお、これに限定されず、例えば開口内に銅めっき等により導電性材料を充填することによりビア１６ａおよびビア１６ｂを形成してもよい。
【００３３】
以上のように、本実施形態では、動作テストにおいてメモリとメモリコントローラとの間の信号を検査するための接続パッド（テストパッド）を配線基板の第２の面に形成する。これにより、半導体記憶装置において、組み立て後の動作テストにより容易にメモリとメモリコントローラとの間の信号の状態を検査することができる。
【００３４】
接続パッドを設ける場合、接続パッドのピッチを広くする必要がある。このとき、接続パッドの形成領域を確保するためには、例えばボンディングパッドから離れた位置に接続パッドを配置することが考えられる。しかしながら、接続パッドの位置がボンディングパッドの位置から離れてしまうと、配線長が長くなるため寄生容量、寄生抵抗、寄生インダクタンス等が大きくなり、伝送線路の特性インピーダンスが低下する原因となる。
【００３５】
これに対し、本実施形態では、配線基板の第１の面にボンディングパッドのビアランド部に重畳するようにビアを形成し、配線基板の第２の面にビアの一部を含む接続パッドを形成する。これにより、寄生容量、寄生抵抗、寄生インダクタンス等が小さくなり、動作速度の低下を抑制することができる。
【００３６】
さらに、図１に示す半導体記憶装置１０の上面レイアウト例について図３を参照して説明する。図３は、半導体記憶装置の上面レイアウト例を示す上面図である。なお、図３では、便宜のため、絶縁樹脂層５を省略する。
【００３７】
図３に示す半導体記憶装置１０では、メモリ２およびメモリコントローラ３が配線基板１上に搭載され、ボンディングワイヤ４を介してメモリ２に電気的に接続されたボンディングパッド１２１等の複数の接続パッドを有するパッド部１２０が設けられている。なお、図３において、パッド部１２０は、２箇所設けられているが、これに限定されない。
【００３８】
パッド部１２０の一部の拡大図を図４に示す。図４では、平面形状が長方形状のボンディングパッド１２１が図示されている。このように、ボンディングパッド１２１の平面形状は、長軸と短軸を有する形状であり、接合部１２１ａおよびビアランド部１２１ｂは、長軸方向に並置されている。
【００３９】
さらに、複数のボンディングパッド１２１は、長軸方向の向きが互い違いになるように、短軸方向に離間して並置されている。これに限定されず、長軸方向の向きが同じになるように、ボンディングパッド１２１を並置してもよい。
【００４０】
このとき、ボンディングパッド１２１の長軸方向の長さ（Ｌ１）は、例えば３６０μｍ以下、例えば３５６μｍ以下であることが好ましい。ボンディングパッド１２１の短軸方向の長さ（Ｌ２）は、ビア１６ａの位置合わせ精度等を考慮すると、例えば６０μｍよりも大きく、１９０μｍ以下、さらには１８０μｍ以下、さらには１５０μｍ以下であることが好ましい。
【００４１】
接合部１２１ａからビア１６ａまでの長さ（Ｌ３）は、例えば６５μｍ以下であることが好ましい。ここでは、接合部１２１ａの中心からビア１６ａの中心までの長さをＬ３とする。短軸方向に隣り合うボンディングパッド１２１の間隔（Ｌ４）は、４０μｍ以下、さらには３０μｍ以下であることが好ましい。
【００４２】
短軸方向に隣り合うボンディングパッド１２１のビア１６ａの短軸方向の間隔（Ｌ５）は、ボンディングパッド１２１のエッチング性等を考慮すると、９０μｍよりも大きく、２２０μｍ以下、さらには１９０μｍ以下であることが好ましい。ここでは、基準となるビア１６ａの中心から隣り合うボンディングパッド１２１のビア１６ａの中心までの長さをビア１６ａの間隔とする。短軸方向に隣り合うボンディングパッド１２１のビア１６ａの最短距離（Ｌ６、クリアランスともいう）は、基板製造性や信頼性を考慮すると、２００μｍ以下であることが好ましい。ここでは、基準となるビア１６の周縁から隣り合うビア１６ａの周縁までの最短距離をＬ６とする。なお、動作テストに使用しない接続パッドの寸法はこれに限定されず、例えばボンディングパッド１２１よりも小さくてもよい。
【００４３】
ボンディングパッド１２１の平面形状は、長方形状に限定されない。図５は、平面形状が多角形状のボンディングパッド１２１を含むパッド部１２０の一部の拡大図である。
【００４４】
図５に示すボンディングパッド１２１は、図４に示すボンディングパッド１２１の接合部１２１ａの幅をビアランド部１２１ｂの幅よりも狭くしたＴ字型の平面形状を有するボンディングパッドである。このとき、短軸方向の接合部１２１ａの幅（Ｌ２ｂ）は、例えば６０μｍ以上であり、１９０μｍ未満、さらには１８０μｍ未満、さらには１５０μｍ未満であることが好ましい。
【００４５】
さらに、図５に示す複数のボンディングパッド１２１は、長軸方向の向きが互い違いになるように、短軸方向に沿って離間して並置される。このとき、複数のボンディングパッド１２１は、隣り合う２以上のボンディングパッド１２１において短軸方向におけるビア１６ａの間隔がビアランド部１２１ｂの幅以下になるように離間しつつ並置される。すなわち、隣り合う２以上のボンディングパッド１２１のビアランド部１２１ｂの間隔が平面視において図４に示すビアランド部１２１ｂの間隔よりも狭まっている。
【００４６】
ボンディングパッド１２１のビアランド部１２１ｂに重畳するように、ビア１６ａを配置した場合、ボンディングパッド１２１の幅を広くする必要があり、配線設計の自由度が低下し、これに付随する電気特性の悪化や配線長が長くなることによるコストアップ等が問題となる。これに対し、図５に示すように、ボンディングパッド１２１における接合部の幅をビアランド部１２１ｂよりも狭くすることにより、配線設計の自由度を高めることができる。
【００４７】
次に、上記パッド部における接続パッドのレイアウト例について図６を参照して説明する。図６の上段に示すように、パッド部１２０に、電源端子（ＶＣＣ、ＶＣＣＱ、ＶＳＳ）、入出力端子（ＩＯ０〜ＩＯ７）、データストローブ信号端子（ＤＱＳ）、リードイネーブル信号端子（ＲＥ）となる合計２０個の接続パッドが離間して並置されるとする。なお、パッドの並び順はこれに限定されず、メモリチップまたはメモリコントローラの端子の位置に応じて設計される。また、これ以外の接続パッドを設けてもよい。
【００４８】
電源端子は、電源電圧ＶＣＣ、入出力回路用電源電圧ＶＣＣＱ、電源電圧ＶＳＳを供給するための端子である。入出力端子は、コマンド、アドレス、プログラムデータおよびリードデータの少なくとも一つを入出力するための端子である。データストローブ信号端子は、メモリとメモリコントローラとの間でデータ送受信のタイミングを制御するデータストローブ信号ＤＱＳが出力される端子である。データストローブ信号として、差動信号（ＤＱＳ０、ＤＱＳＺ０）を用いてもよい。リードイネーブル信号端子は、読み出し動作等を指示するためのステータスピンである。リードイネーブル信号として、差動信号（ＲＥ０、ＲＥＺ０）を用いてもよい。
【００４９】
上記２０個の接続パッドのうち、動作テスト用テストパッドとして必要な接続パッドは、ＲＥ０、ＲＥＺ０、ＩＯ０〜ＩＯ７、ＤＱＳ０、ＤＱＳＺ０の計１２個である。このとき、ＲＥ０、ＲＥＺ０の２個の端子は、比較的パッド密度が低い場所に配置されることが多いため、狭ピッチ化の必要性は低い。ここでは、ＩＯ０〜ＩＯ７、ＤＱＳ０、ＤＱＳＺ０の計１０個の接続パッド（端子）を狭ピッチ用テストパッドにしたレイアウト例について説明する。それ以外のテストパッドを通常接続パッドともいう。
【００５０】
例えば、動作テスト用テストパッドとして機能させるため、上記１０個の接続パッドとして図４に示す平面形状のボンディングパッド１２１を用いる場合、図６の中段に示すように、ＩＯ０〜ＩＯ７、ＤＱＳ０、ＤＱＳＺ０の端子および電源端子を含む１８個の端子において、接続パッドのピッチ（接続パッドの中心部間の間隔）の合計長さＬがＬ２＝１８０μｍのとき、（２１０μｍ（狭ピッチ用テストパッド−狭ピッチ用テストパッド間のピッチ）×７）＋（１５０μｍ（狭ピッチ用テストパッド−通常接続パッド間のピッチ）×６）＋（９０μｍ（通常接続パッド−通常接続パッド間のピッチ）×４）＝２７３０μｍ、さらにはＬ２＝１５０μｍのとき、（１８０μｍ（狭ピッチ用テストパッド−狭ピッチ用テストパッド間のピッチ）×７）＋（１３５μｍ（狭ピッチ用テストパッド−通常接続パッド間のピッチ）×６）＋（９０μｍ（通常接続パッド−通常接続パッド間のピッチ）×４）＝２４３０μｍとなる。
【００５１】
これに対し、動作テスト用テストパッドとして機能させるため、記１０個の接続パッドとして図５に示す平面形状のボンディングパッド１２１を用いる場合、上記合計長さＬがＬ２＝１８０μｍのとき、（１５０μｍ（狭ピッチ用テストパッド−狭ピッチ用テストパッド間のピッチ）×７）＋（１５０μｍ（狭ピッチ用テストパッド−通常接続パッド間のピッチ）×６）＋（９０μｍ（通常接続パッド−通常接続パッド間のピッチ）×４）＝２４３０μｍ、さらにはＬ２＝１５０μｍのとき、（１３５μｍ（狭ピッチ用テストパッド−狭ピッチ用テストパッド間のピッチ）×７）＋（１３５μｍ（狭ピッチ用テストパッド−通常接続パッド間のピッチ）×６）＋（９０μｍ（通常接続パッド−通常接続パッド間のピッチ）×４）＝２２１５μｍとなる。このように、図５に示す平面形状のボンディングパッドを用いてテストパッドを構成することにより、より狭ピッチ化することが可能となる。
【００５２】
次に、接続パッド１３１ａの平面形状について図７および図８を参照して説明する。図７および図８は、接続パッドの平面形状を示す図である。
【００５３】
図７に示す接続パッド１３１ａの平面形状は、円形である。このとき、ビア１６ａの露出面のみを接続パッド１３１ａとみなしてもよい。また、図８に示す接続パッド１３１ａの平面形状は、矩形である。このとき、例えば短軸方向において、接続パッド１３１ａを延在させてもよい。このように、ビア１６ａの直径よりも大きく接続パッド１３１ａを形成することにより、例えばメモリテスタのプローブピン等が接触しやすくなり、動作テストを容易に行うことができる。
【００５４】
なお、本実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
１…配線基板、２…メモリ、３…メモリコントローラ、４…ボンディングワイヤ、５…絶縁樹脂層、６…導電層、１０…半導体記憶装置、１１…絶縁層、１２…配線層、１３…配線層、１４…ソルダーレジスト、１５…ソルダーレジスト、１６…ビア、１６ａ…ビア、１６ｂ…ビア、１２０…パッド部、１２１…ボンディングパッド、１２１ａ…接合部、１２１ｂ…ビアランド部、１２２…配線、１３１ａ…接続パッド、１３１ｂ…接続パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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