(57)【要約】【課題】半導体集積回路における最下層のメタルの配線自由度を向上させること。【解決手段】電源ラインを拡散層で形成する。【選択図】図５
2016054172.tif 000002
【特許請求の範囲】
【請求項１】
電源ラインを拡散層で形成したことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、前記半導体集積回路に用いられるトランジスタの電極を、前記拡散層を延長して形成したことを特徴とする半導体集積回路。
【請求項３】
請求項１または２記載の半導体集積回路において、前記半導体集積回路に用いられるトランジスタがＣＭＯＳトランジスタであって、前記ＣＭＯＳトランジスタのバックゲートに接続されたバックゲートコンタクトを有することを特徴とする半導体集積回路。
【請求項４】
請求項１から３のいずれか一項記載の半導体集積回路において、前記半導体集積回路を複数配置して前記拡散層同士を接続して配線を形成したことを特徴とする半導体集積回路。
【請求項５】
請求項１から４のいずれか一項記載の半導体集積回路において、前記半導体集積回路を複数配置した場合の前記半導体集積回路間を埋めるフィラーセルの電源ラインを、前記拡散層で形成したことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセルやゲートアレイ等の半導体集積回路に関する。
【背景技術】
【０００２】
スタンダードセルやゲートアレイ等の半導体集積回路が種々開発されている（例えば、特許文献１参照。）。
図１は、従来のスタンダードセルの平面図である。
特許文献１に記載の発明は、図１に示す２本のポリシリコンゲート６、７と、PMOS/NMOSのドレイン、ソースを有する２個の拡散層４、５と、VCC/GNDに接続するターミナル２、３と、を有するセル１を使用するものである。尚、PMOSはP-channel Metal Oxide Semiconductorの略であり、NMOSはN-channel Metal Oxide Semiconductorの略である。また、右上がり斜線は最下層のメタル配線層を示し、左上がり斜線は上層のメタル配線層を示す。
【０００３】
図２（ａ）は、図１に示したスタンダードセル20の配置状態を示す図であり、図２（ｂ）は、図２（ａ）の回路図であり、図２（ｃ）は図２（ｂ）の論理回路図である。
図２（ａ）に示したスタンダードセル20は、図１に示したスタンダードセル１と同様の構成のスタンダードセル1A,1B,1C,1Dを４個縦横に配列した後コンタクト2A,2B,2C,2D,3A,3B,3C,3Dを配置し、配線して２個のNORゲートと、１個のNANDゲートとして使用したものである。スタンダードセル20はVCC/GNDを供給する電源ラインとしての最下層のメタル１配線を持っておらず予め配置されているコンタクト2A,2B,2C,2Dにより上層のメタルを接続してVCC/GNDを供給するものである。これによりメタル１配線の妨げになっていたメタル1VCC/GND配線を取り払いメタル１の配線自由度を高めたものである。図２に示したスタンダードセル20はスタンダードセル1A,1B,1C,1Dの両端にメタル1VCC/GND配線が配置されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図３は、他の従来のスタンダードセル30の平面図である。
図３に示すスタンダードセル30における配線は、スタンダードセル30内のPMOSトランジスタ及びNMOSトランジスタのソースにメタル１VCC配線35及びGND配線38で接続されている。メタル１VCC配線35、メタル１GND配線38上にはPMOSバックゲートコンタクト31及びNMOSバックゲートコンタクト34が配置されている。スタンダードセル30にメタル１VCC配線35及びメタル１GND配線38(VCC/GND配線35,38と表記)を予め配置しておけばスタンダードセル30を配置したとき、このVCC/GND配線35,38が自動的に形成されるメリットがある。ここで、バックゲートはPMOSトランジスタ及びNMOSトランジスタのゲート電極の下側の領域をいい、入力した信号の電位差を増大させるためのものである。
【０００５】
図４は、図３に示したスタンダードセル30を縦横に配置した状態を示す図である。
しかし、この従来のスタンダードセル30のメタル１信号全般の配線リソースは非効率的である。
このためメタル１VCC/GND配線35,38が他ノードのメタル１配線を妨げるので上層メタルによって配線される。そのためメタル１VCC/GND配線35,38の配線リソースはメタル２信号配線42以上の複数の上層メタルで確保するが配線リソースが不足すれば配線層を追加する必要があり、コストアップにつながる。また上層配線のライン及びスペースは下層配線に対してラフなため単位面積当たりの配線数は少なく配線面積拡大を招くことになり、コストアップにつながる。
【０００６】
特許文献１に記載された発明は、メタル１配線の配線効果の向上を目指した技術であり、図２に示されている。図２に示した複数のセルはVCC/GNDを供給するメタル１VCC/GND配線35,38を持っておらず予め配置されているターミナルにメタル２より上層のメタルを接続してVCC/GNDを供給する。これによりメタル１信号配線の妨げになっていたVCC/GND配線35,38を取り払いメタル１信号配線の配線自由度を高めたものである。
しかし、この手法はこれまで不要であったVCC/GND配線35,38をそれぞれ各セルのターミナル毎に接続することになり返って配線の混雑度が増加し、結果、配線面積の拡大及び配線効率の低下を招くことになった。
【０００７】
すなわち、従来のスタンダードセル30,40はセルの両端にあるメタル１VCC/GND配線35,38が妨げとなり、メタル１配線はほとんど使用できなかった。そのためメタル２より上層のメタルで配線リソースを確保していたが、それでも不足する場合はさらに上層メタルを追加してリソースを確保していた。
【０００８】
そこで、本発明の目的は、半導体集積回路における最下層のメタルの配線自由度を向上させることにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、請求項１に記載の発明は、電源ラインを拡散層で形成したことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体集積回路における最下層のメタルの配線自由度を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】従来のスタンダードセルの平面図である。
【図２】（ａ）は図１に示したスタンダードセル20の配置状態を示す図であり、（ｂ）は（ａ）の回路図であり、（ｃ）は（ｂ）の論理回路図である。
【図３】他の従来のスタンダードセル30の平面図である。
【図４】図３に示したスタンダードセル30を縦横に配置した状態を示す図である。
【図５】（ａ）は、一実施の形態に係る半導体集積回路としてのスタンダードセルの平面図であり、（ｂ）は、（ａ）の回路図であり、（ｃ）は、（ｂ）の論理回路図である。
【図６】図５に示したスタンダードセルの変形例の平面図である。
【図７】他の実施形態に係るスタンダードセルの平面図である。
【図８】（ａ）は、図６に示したスタンダードセル60と図７に示したスタンダードセル70とを縦横に複数配置し、配線する前の状態を示す図であり、（ｂ）は、（ａ）の論理記号である。
【図９】（ａ）は、図６に示したスタンダードセル60と、図７に示したフィラーセル74を含むスタンダードセル70とを縦横に配置し、メタル１信号配線95で配線した状態を示す図であり、（ｂ）は、（ａ）の論理回路図である。
【発明を実施するための形態】
【００１２】
図５（ａ）は、一実施の形態に係る半導体集積回路としてのスタンダードセルの平面図であり、図５（ｂ）は、図５（ａ）の回路図であり、図５（ｃ）は、図５（ｂ）の論理回路図である。以下、同様の部材には共通の符号を用いた。
一例としてCMOSインバータのスタンダードセルが示されているが、本発明はこれに限定されず、NANDゲート、NORゲート、コンデンサ、コイル、抵抗、バッファ、フリップフロップ、レベルシフタ、シフトレジスタ、カウンタ等いずれであってもよい。
【００１３】
半導体集積回路を構成するスタンダードセル50は、メタル１配線で形成したVCC/GND配線を、Nwell(54N)側のVCC配線はP+拡散に変更してP+拡散VCC配線53とし、Pwell(54P)側のGND配線はN+拡散に変更してN+拡散GND配線59とした。これらの変更によりこれまでメタル１配線の妨げであったVCC/GND配線を除去し、メタル１配線を、CMOSインバータを構成するN+拡散GND配線55のゲート幅方向へ延長することができることにより、配線の自由度が向上したものである。
図５において、51はPMOSソースコンタクト、52はNMOSソースコンタクト、56S,57SはCMOSトランジスタの一の電極であるソース、56D,57Dは他の電極であるドレイン、56G,57Gはゲート、58はコンタクト層を示す。ソース56S、ドレイン56D、及びゲート56GでCMOSトランジスタのうちのPMOSトランジスタ56が形成されている。ソース57S、ドレイン57D、及びゲート57GでCMOSトランジスタのうちのNMOSトランジスタ57が形成されている。
【００１４】
図６は、図５に示したスタンダードセルの変形例の平面図である。
図６に示すスタンダードセル60の論理回路図は図５に示したスタンダードセル50と実質的に同一である。
【００１５】
スタンダードセル50(図５)内に存在していたPMOSソースコンタクト51、NMOSソースコンタクト52のメタル１配線を除去し、P+拡散VCC配線63及びN+拡散GND配線69に変更した。PMOSソース66をP+拡散VCC配線63に接続し、NMOSソース67をN+拡散GND配線69に接続した。これらの変更によりPMOSソースコンタクト51、NMOSのソースコンタクト52を除去することができ、メタル１配線の自由度が向上した。尚64NはNWellであり、64PはPWellである。
【００１６】
図７は、他の実施形態に係るスタンダードセルの平面図である。
図７に示すスタンダードセル70の図６に示したスタンダードセル60との相違点は、図６に示したスタンダードセル60にフィラーセル74を設けた点である。図７に示すスタンダードセル70の論理回路図は図５に示したスタンダードセル50と実質的に同一である。
【００１７】
フィラーセル74は、トランジスタのような能動素子を有さず、スタンダードセル60と同様の層にP+拡散VCC配線71と、N+拡散GND配線72と、を有する。フィラーセル74は、半導体集積回路を複数配置した場合の前記半導体集積回路間を埋める機能を有する。フィラーセル74は、スタンダードセル60間に生じる設計時のデザインルール違反を防止したり、基板電位を獲得したりする等の目的のためのものである。フィラーセル74は、PMOSバックゲートコンタクト73と、NMOSバックゲートコンタクト75と、を有しても良い。
【００１８】
図７に示すように、スタンダードセル70は、スタンダードセル30内のPMOSバックゲートコンタクト31及びNMOSバックゲートコンタクト34を除去し、代わりにフィラーセル74等の外部セルに持たせたものである。つまり、ソース67S、ゲート67G、及びドレイン67Dを有するPMOSトランジスタのドレイン67Dと、ソース68S、ゲート68G、及びドレイン68Dを有するNMOSトランジスタのドレインDからの配線をゲート幅方向に延長させることができるのである。これによりメタル１配線の自由度が向上した。尚、74NはNWellであり、74PはPWellである。
【００１９】
図８（ａ）は、図６に示したスタンダードセル60と図７に示したスタンダードセル70とを縦横に複数配置し、配線する前の状態を示す図であり、図８（ｂ）は、図８（ａ）の論理記号である。
【００２０】
図８（ａ）に示すようにスタンダードセル60及びフィラーセル74を複数配置することにより拡散層同士を接続して配線が形成される。スタンダードセル60同士の間を埋めるフィラーセル74の電源ラインを、拡散層を延長して形成されていることが分かる。このような処理後、スタンダードセル60,70の配置状況を確認するとフィラーセル74は適度な割合で散在して配置されておりバックゲートコンタクト不足は起きていないことが分かる。尚、図８において１５個のスタンダードセル60と３個のフィラーセル74とが配線の無い状態で示されているが、限定されるものではない。
【００２１】
図９（ａ）は、図６に示したスタンダードセル60と、図７に示したフィラーセル74を含むスタンダードセル70とを縦横に配置し、メタル１信号配線95で配線した状態を示す図であり、図９（ｂ）は、図９（ａ）の論理回路図である。
【００２２】
図９（ａ）に示すようにスタンダードセル内のメタル１信号配線95はPMOS/NMOSドレイン間配線とPMOS/NMOSゲート配線のみになる。この場合、フィラーセル74は図９のスタンダードセル60間の縦方向の配線を行うためのスペースを確保することになる。このためメタル１配線リソースが確保でき、これまでメタル２より上層のメタルで確保していた配線リソースが不要になる。この結果、従来のスタンダードセルなら配線リソースに上層側のメタル２、３、４を使用していたが、本発明では下層側のメタル１、２、３で達成でき、コストダウンにつながる。また、スタンダードセル60,70を配列した状況において自動的にVCC/GND拡散層配線が形成可能である。
図９（ｂ）において、９個のインバータが単純に直列接続されているが、配線の一例を示したものであり、本発明はこれに限定されるものではない。
以上より、これまでメタル２より上層メタルで補っていた配線リソースをメタル１に還元して配線層の削減、すなわちコストダウンが可能になる。
【００２３】
ここで、サリサイドプロセスは、アルミ配線のシート抵抗が０．０５Ω／□、拡散層が５Ω／□であり１００倍の抵抗となり電圧降下が発生するが、本発明を低速動作製品に適応した場合には電圧降下の影響は少ない。また、拡散層で形成した電源ラインに対し、配線に影響が無いように独立したアルミパターンをコンタクトで接続することにより抵抗値を低下させることができ、電圧降下の影響を低減することが可能である。
【００２４】
＜作用効果＞
以上より本実施形態によれば、VCC/GND配線を拡散層で形成することにより、メタル１配線の自由度が向上する。
また、VCC/GND配線とPMOS/NMOSソースとが拡散層で接続されるためメタル１配線の自由度が向上する。
バックゲートコンタクトを他セルに集約したのでメタル１配線の自由度が向上する。
拡散層配線とバックゲートコンタクトの削除とによりメタル１配線の自由度が向上する。
VCC/GND配線を拡散層で形成することにより、スタンダードセルを配列すると自動的にVCC/GND拡散層配線を形成することができる。
【００２５】
尚、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。例えば、本実施の形態では電源ラインがVCC/GND配線の場合で説明したが、本発明はこれに限定されるものではなく、VDD/GND配線、VSS/GND配線、もしくはVDD/VSS配線のいずれであってもよい。また、バックゲートコンタクトについては、配線上必要なら形成してもよい。さらに、本発明は、スタンダードセル以外にASIC(Application Specific Integrated Circuit：特定用途向け集積回路)やゲートアレイ等の集積回路にも適用可能である。
【符号の説明】
【００２６】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、２０、３０、４０、５０、６０、７０    スタンダードセル
２、２Ａ、２Ｂ、２Ｃ、２Ｄ    コンタクト
４、５    拡散層
６、７    ポリシリコンゲート
３１、７３    ＰＭＯＳバックゲートコンタクト
３４、７５    ＮＭＯＳバックゲートコンタクト
３５    メタル１ＶＣＣ配線
３８    メタル１ＧＮＤ配線
４１    メタル１信号配線
４２    メタル２信号配線
５１    ＰＭＯＳソースコンタクト
５２    ＮＭＯＳソースコンタクト
５３、６３、７１    Ｐ+拡散ＶＣＣ配線
５４Ｎ、６４Ｎ、７４Ｎ    Ｎｗｅｌｌ
５４Ｐ、６４Ｐ、６４Ｐ    Ｐｗｅｌｌ
５５、６６、７２    Ｎ+拡散ＧＮＤ配線
５６    ＰＭＯＳトランジスタ
５６Ｄ、５７Ｄ、６６Ｄ、６７Ｄ    ドレイン
５６Ｇ、５７Ｇ、６６Ｇ、６７Ｇ    ゲート
５６Ｓ、５７Ｓ、６６Ｇ、６７Ｓ    ソース
５６    ＰＭＯＳトランジスタ
５７    ＮＭＯＳトランジスタ
５８    コンタクト層
７４    フィラーセル
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特許第５０２８７１４号公報
【図１】
2016054172.tif 000003
【図２】
2016054172.tif 000004
【図３】
2016054172.tif 000005
【図４】
2016054172.tif 000006
【図５】
2016054172.tif 000007
【図６】
2016054172.tif 000008
【図７】
2016054172.tif 000009
【図８】
2016054172.tif 000010
【図９】
2016054172.tif 000011