(57)【要約】【課題】動作速度が高い集積回路装置及びその製造方法を提供する。【解決手段】実施形態に係る集積回路装置は、相互に離隔して積層された複数枚の第１電極膜と、前記複数枚の第１電極膜上に相互に離隔して積層され、一方向に延びる複数枚の第２電極膜と、前記第１電極膜及び前記第２電極膜を貫く半導体ピラーと、前記第１電極膜と前記半導体ピラーとの間に設けられ、電荷を蓄積可能なメモリ膜と、前記第２電極膜と前記半導体ピラーとの間に設けられたゲート絶縁膜と、一方向に延び、相互に離隔して積層された複数枚の電極膜と、前記複数枚の第２電極膜の幅方向の端部を相互に電気的に接続するスペーサ膜と、を備える。【選択図】図３
2016062952.tif 000002
【特許請求の範囲】
【請求項１】
相互に離隔して積層された複数枚の第１電極膜と、
前記複数枚の第１電極膜上に相互に離隔して積層され、一方向に延びる複数枚の第２電極膜と、
前記第１電極膜及び前記第２電極膜を貫く半導体ピラーと、
前記第１電極膜と前記半導体ピラーとの間に設けられ、電荷を蓄積可能なメモリ膜と、
前記第２電極膜と前記半導体ピラーとの間に設けられたゲート絶縁膜と、
前記複数枚の第２電極膜の幅方向の端部を相互に電気的に接続するスペーサ膜と、
を備えた集積回路装置。
【請求項２】
前記スペーサ膜は、前記一方向及び前記複数枚の第２電極膜の積層方向を含む平面に沿って拡がっている請求項１記載の集積回路装置。
【請求項３】
前記スペーサ膜は、前記複数枚の第２電極膜の幅方向の両端部のそれぞれを相互に接続する請求項１または２に記載の集積回路装置。
【請求項４】
前記複数枚の第２電極膜を貫き、前記複数枚の第２電極膜を相互に接続するビアをさらに備えた請求項１〜３のいずれか１つに記載の集積回路装置。
【請求項５】
前記スペーサ膜は金属シリサイドを含む請求項１〜４のいずれか１つに記載の集積回路装置。
【請求項６】
組成が前記スペーサ膜の組成とは異なる他のスペーサ膜をさらに備えた請求項１〜５のいずれか１つに記載の集積回路装置。
【請求項７】
第１電極膜と第１絶縁膜とを交互に積層させることにより、第１積層体を形成する工程と、
前記第１積層体に、前記第１電極膜及び前記第１絶縁膜の積層方向に延びる第１メモリホールを形成する工程と、
前記第１メモリホールの内面上に、電荷を蓄積可能なメモリ膜を形成する工程と、
前記第１メモリホール内に第１半導体ピラーを埋め込む工程と、
前記第１積層体に、一方向に延びる第１スリットを形成する工程と、
前記第１スリット内に第１材料を埋め込む工程と、
第２電極膜と第２絶縁膜とを交互に積層させることにより、第１積層体上に第２積層体を形成する工程と、
前記第２積層体に、前記積層方向に延び前記第１メモリホールに連通される第２メモリホールを形成する工程と、
前記第２メモリホールの内面上に、第３絶縁膜を形成する工程と、
前記第２メモリホール内に第２半導体ピラーを埋め込む工程と、
前記第２積層体に、前記一方向に延び、前記第１スリットに連通される第２スリットを形成する工程と、
前記第２スリットの内面上に導電性材料を堆積させる工程と、
前記導電性材料における前記第２スリットの底面上に堆積された部分を除去する工程と、
前記第２スリットを介してエッチングを施すことにより、前記第１材料を除去する工程と、
前記第１スリット内及び前記第２スリット内に、絶縁部材を埋め込む工程と、
を備えた集積回路装置の製造方法。
【請求項８】
前記エッチングはウェットエッチングである請求項７記載の集積回路装置の製造方法。
【請求項９】
前記第１材料はシリコン窒化物であり、前記ウェットエッチングのエッチング液はリン酸である請求項８記載の集積回路装置の製造方法。
【請求項１０】
前記第２電極膜はシリコンを含み、
前記スリット内に金属材料を配置する工程と、
前記金属材料と前記シリコンとを反応させる工程と、
をさらに備えた請求項７〜９のいずれか１つに記載の集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、特にフラッシュメモリは、様々なアプリケーションに利用されており、更なる大容量化が要求されている。このため、微細化が加速的に進み、加工の限界に近づきつつある。現在のようにメモリセル及び回路素子等を平面上に配置した構造では、大容量化は微細化のみに頼らざるを得ないが、微細化にも限界がある。これを解決する手段として、近年、平面上に配置されていたメモリセル及びセレクトゲート等を含むメモリ構造を、垂直方向に配列させた三次元構造のフラッシュメモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−４４７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、動作速度が高い集積回路装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る集積回路装置は、相互に離隔して積層された複数枚の第１電極膜と、前記複数枚の第１電極膜上に相互に離隔して積層され、一方向に延びる複数枚の第２電極膜と、前記第１電極膜及び前記第２電極膜を貫く半導体ピラーと、前記第１電極膜と前記半導体ピラーとの間に設けられ、電荷を蓄積可能なメモリ膜と、前記第２電極膜と前記半導体ピラーとの間に設けられたゲート絶縁膜と、一方向に延び、相互に離隔して積層された複数枚の電極膜と、前記複数枚の第２電極膜の幅方向の端部を相互に電気的に接続するスペーサ膜と、を備える。
【０００６】
実施形態に係る集積回路装置の製造方法は、第１電極膜と第１絶縁膜とを交互に積層させることにより、第１積層体を形成する工程と、前記第１積層体に、前記第１電極膜及び前記第１絶縁膜の積層方向に延びる第１メモリホールを形成する工程と、前記第１メモリホールの内面上に、電荷を蓄積可能なメモリ膜を形成する工程と、前記第１メモリホール内に第１半導体ピラーを埋め込む工程と、前記第１積層体に、一方向に延びる第１スリットを形成する工程と、前記第１スリット内に第１材料を埋め込む工程と、第２電極膜と第２絶縁膜とを交互に積層させることにより、第１積層体上に第２積層体を形成する工程と、前記第２積層体に、前記積層方向に延び前記第１メモリホールに連通される第２メモリホールを形成する工程と、前記第２メモリホールの内面上に、第３絶縁膜を形成する工程と、前記第２メモリホール内に第２半導体ピラーを埋め込む工程と、前記第２積層体に、前記一方向に延び、前記第１スリットに連通される第２スリットを形成する工程と、前記第２スリットの内面上に導電性材料を堆積させる工程と、前記導電性材料における前記第２スリットの底面上に堆積された部分を除去する工程と、前記第２スリットを介してエッチングを施すことにより、前記第１材料を除去する工程と、前記第１スリット内及び前記第２スリット内に、絶縁部材を埋め込む工程と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る集積回路装置を例示する斜視図である。
【図２】図１のＡ−Ａ’線による断面図である。
【図３】（ａ）は第１の実施形態に係る集積回路装置を例示する断面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【図６】第１の実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【図７】第１の実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【図８】第１の実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【図９】第１の実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【図１０】第１の実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【図１１】第１の実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【図１２】（ａ）は第２の実施形態に係る集積回路装置を例示する断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
【図１３】（ａ）〜（ｃ）は、第２の実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【図１４】第３の実施形態に係る集積回路装置を例示する断面図である。
【図１５】第４の実施形態に係る集積回路装置を例示する断面図である。
【図１６】第４の実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【図１７】第５の実施形態に係る集積回路装置を例示する斜視図である。
【図１８】図１７のＤ−Ｄ’線による断面図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る集積回路装置を例示する斜視図である。
図２は、図１のＡ−Ａ’線による断面図である。
図３（ａ）は本実施形態に係る集積回路装置を例示する断面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。
なお、図１においては、図示の便宜上、主として導電性部材を示し、いくつかの絶縁性部材は省略している。また、後述の如く、スペーサ膜は図示を省略している。図３（ａ）及び（ｂ）は、選択ゲート電極膜及びその周辺を示している。
本実施形態に係る集積回路装置は、積層型の不揮発性半導体記憶装置である。
【０００９】
図１及び図２に示すように、本実施形態に係る集積回路装置１においては、シリコン基板１０が設けられている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面に対して垂直な方向、すなわち上下方向を「Ｚ方向」とする。
【００１０】
シリコン基板１０上には、絶縁膜１１及びバックゲート電極ＢＧが設けられている。バックゲート電極ＢＧの形状はＸＹ平面に拡がる平板状である。バックゲート電極ＢＧ内には、Ｘ方向を長手方向とする略直方体のパイプコネクタＰＣが設けられている。バックゲート電極ＢＧ上には、ストッパ絶縁膜１２が設けられており、その上には、複数層の層間絶縁膜１３及び複数層の制御ゲート電極膜ＷＬが交互に積層されている。その上には、ストッパ絶縁膜１４が設けられている。
【００１１】
ストッパ絶縁膜１２、交互に積層された層間絶縁膜１３及び制御ゲート電極膜ＷＬ、並びにストッパ絶縁膜１４により、制御ゲート積層体ＷＭＬが構成されている。各制御ゲート電極膜ＷＬは、ＹＺ平面に拡がる板状の絶縁部材２１により、Ｙ方向に延びる帯状の部材に分断されている。すなわち、制御ゲート積層体ＷＭＬにおいて、複数枚の制御ゲート電極膜ＷＬはそれぞれＹ方向に延び、Ｘ方向及びＺ方向に沿って相互に離隔して配列されている。
【００１２】
制御ゲート積層体ＷＭＬ上には、ストッパ絶縁膜１５が設けられており、その上には、それぞれ複数層の層間絶縁膜１６及び選択ゲート電極膜ＳＧが交互に積層されている。ストッパ絶縁膜１５、並びに、交互に積層された層間絶縁膜１６及び選択ゲート電極膜ＳＧにより、選択ゲート積層体ＳＭＬが構成されている。各選択ゲート電極膜ＳＧは、ＹＺ平面に拡がる板状の絶縁部材２２により、Ｙ方向に延びる帯状の部材に分断されている。
【００１３】
Ｘ方向における絶縁部材２２の配列周期は絶縁部材２１の配列周期の半分であり、絶縁部材２２は１つおきに、絶縁部材２１の直上域に位置している。このため、選択ゲート電極膜ＳＧの幅は制御ゲート電極膜ＷＬの幅よりも細く、２枚の選択ゲート電極膜ＳＧ及びそれらの間の１枚の絶縁部材２２の幅の合計が、１枚の制御ゲート電極膜ＷＬの幅と等しい。また、選択ゲート電極膜ＳＧの膜厚及び組成は、制御ゲート電極膜ＷＬの膜厚及び組成と略等しく、層間絶縁膜１６の膜厚及び組成は、層間絶縁膜１３の膜厚及び組成と略等しい。
【００１４】
そして、図２、並びに、図３（ａ）及び（ｂ）に示すように、Ｚ方向に沿って配列された複数枚の選択ゲート電極膜ＳＧの幅方向（Ｘ方向）の端部同士は、ＹＺ平面に沿って拡がる導電性のスペーサ膜１９により、相互に接続されている。これにより、Ｚ方向に沿って相互に離隔して積層された複数層の選択ゲート電極膜ＳＧは、幅方向両端部に設けられた２枚のスペーサ膜１９を介して、相互に接続されている。なお、図１においては、図示の便宜上、スペーサ膜１９を省略している。
【００１５】
選択ゲート電極膜ＳＧ上には、Ｙ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬの幅は、制御ゲート電極膜ＷＬの幅と略等しい。ソース線ＳＬ上には、Ｘ方向に延びるビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬを覆うように、層間絶縁膜１７が設けられている。
【００１６】
また、バックゲート電極ＢＧとソース線ＳＬとの間、及び、バックゲート電極ＢＧとビット線ＢＬとの間には、制御ゲート積層体ＷＭＬ及び選択ゲート積層体ＳＭＬを貫くように、Ｚ方向に延びるシリコンピラーＳＰが設けられている。シリコンピラーＳＰは、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｘ方向において隣り合う２本のシリコンピラーＳＰの下端同士は、パイプコネクタＰＣを介して接続されている。パイプコネクタＰＣを介して相互に接続された２本のシリコンピラーＳＰ（以下、「ピラー対」ともいう）のうち、１本のシリコンピラーＳＰはビアＶ１を介してソース線ＳＬに接続されており、他の１本のシリコンピラーＳＰはビアＶ２を介してビット線ＢＬに接続されている。
【００１７】
絶縁部材２１は、パイプコネクタＰＣにおけるＸ方向中央部の直上域を通過するように配置されている。従って、Ｘ方向において、パイプコネクタＰＣ及び制御ゲート電極膜ＷＬは、配列周期が同一であり、位相が半周期ずれている。このため、各制御ゲート電極膜ＷＬは、Ｙ方向に延びる２列のシリコンピラーＳＰによって貫かれており、同じピラー対に属する２本のシリコンピラーＳＰは、相互に異なる制御ゲート電極膜ＷＬを貫いている。
【００１８】
また、上述の如く、Ｘ方向における選択ゲート電極膜ＳＧの配列周期は、制御ゲート電極膜ＷＬの配列周期の半分である。このため、Ｙ方向に延びる１列のシリコンピラーＳＰは、同じ選択ゲート電極膜ＳＧを貫いており、異なる列に属するシリコンピラーＳＰは、異なる選択ゲート電極膜ＳＧを貫いている。
【００１９】
更に、ある制御ゲート電極膜ＷＬを貫く２列のシリコンピラーＳＰは、同じソース線ＳＬに接続されており、この制御ゲート電極膜ＷＬの隣の制御ゲート電極膜ＷＬを貫く２列のシリコンピラーＳＰは、ビット線ＢＬに接続されている。ビット線ＢＬに接続されたシリコンピラーＳＰのうち、Ｘ方向に沿って１列に配列されたシリコンピラーＳＰは同じビット線ＢＬに接続されており、Ｙ方向に沿って配列されたシリコンピラーＳＰは相互に異なるビット線ＢＬに接続されている。
【００２０】
シリコンピラーＳＰにおける制御ゲート積層体ＷＭＬ内に配置された部分及びパイプコネクタＰＣからなる構造体の外面上には、電荷を蓄積可能なメモリ膜２６が設けられている。メモリ膜２６においては、シリコンピラーＳＰ側から順に、トンネル絶縁層（図示せず）、電荷蓄積層（図示せず）及びブロック絶縁層（図示せず）が積層されている。トンネル絶縁層は、通常は絶縁性であるが、集積回路装置１の駆動電圧の範囲内にある所定の電圧が印加されるとＦＮトンネル電流を流す層であり、例えばシリコン酸化層又はＯＮＯ（oxide-nitride-oxide：酸化物−窒化物−酸化物）層である。電荷蓄積層は電荷を蓄積する能力がある層であり、例えば電子のトラップサイトを持つ材料によって形成されており、例えばシリコン窒化物により形成されている。ブロック絶縁層は、集積回路装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化層、又は、シリコン酸化層と高誘電率層を含む多層膜である。高誘電率層は、例えば、アルミニウム酸化層又はハフニウム酸化層である。これにより、シリコンピラーＳＰと制御ゲート電極膜ＷＬとの交差部分毎に、メモリセルトランジスタが形成される。
【００２１】
また、シリコンピラーＳＰにおける選択ゲート積層体ＳＭＬ内に配置された部分の外面上には、ゲート絶縁膜２７が設けられている。ゲート絶縁膜２７の膜構造はメモリ膜２６の膜構造と同じであってもよく、異なっていてもよい。ゲート絶縁膜２７は、例えば、ＯＮＯ膜であってもよく、単層のシリコン酸化膜であってもよい。これにより、シリコンピラーＳＰと選択ゲート電極膜ＳＧとの交差部分毎に、選択トランジスタが形成される。
【００２２】
バックゲート電極ＢＧ、制御ゲート電極膜ＷＬ、選択ゲート電極膜ＳＧ及びスペーサ膜１９は、導電性材料、例えば、不純物が導入されたポリシリコンにより形成されている。絶縁膜１１、層間絶縁膜１３、１６及び１７、絶縁部材２１及び２２は、絶縁性材料、例えば、シリコン酸化物により形成されている。ストッパ絶縁膜１２、１４及び１５は、層間絶縁膜とは異なる絶縁性材料、例えば、シリコン窒化物により形成されている。シリコンピラーＳＰ及びパイプコネクタＰＣは、半導体材料により形成されており、例えば、ポリシリコンにより形成されている。ビアＶ１及びＶ２、ソース線ＳＬ並びにビット線ＢＬは、導電性材料、例えば、金属により形成されている。
【００２３】
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、図６〜図１１は、本実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【００２４】
先ず、図４（ａ）に示すように、シリコン基板１０上に絶縁膜１１を形成し、その上にバックゲート電極ＢＧを形成する。次に、バックゲート電極ＢＧの上面にＸ方向を長手方向とした略直方体の凹部３１をマトリクス状に形成し、その内部に犠牲部材３２を埋め込む。例えば、バックゲート電極ＢＧをポリシリコンにより形成した場合は、犠牲部材３２をシリコン窒化物により形成することができる。次に、ストッパ絶縁膜１２を形成し、その上に、層間絶縁膜１３及び制御ゲート電極膜ＷＬを交互に積層させる。次に、ストッパ絶縁膜１４を形成する。ストッパ絶縁膜１２、層間絶縁膜１３、制御ゲート電極膜ＷＬ及びストッパ絶縁膜１４により、制御ゲート積層体ＷＭＬが作製される。
【００２５】
次に、図４（ｂ）に示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法により、制御ゲート積層体ＷＭＬにＺ方向に延びるメモリホールＭＨ１を形成する。メモリホールＭＨ１は、凹部３１のＸ方向両端部に到達させる。次に、例えばリン酸（Ｈ３ＰＯ４）を用いたウェットエッチングを施し、メモリホールＭＨ１を介して凹部３１内の犠牲部材３２を除去する。
【００２６】
次に、図５（ａ）に示すように、メモリホールＭＨ１及び凹部３１の内面上に、ブロック絶縁層（図示せず）、電荷蓄積層（図示せず）及びトンネル絶縁層（図示せず）をこの順に形成し、メモリ膜２６を形成する。次に、メモリホールＭＨ１内及び凹部３１内にシリコンを埋め込む。これにより、凹部３１内にパイプコネクタＰＣが形成されると共に、メモリホールＭＨ１内にシリコンピラーＳＰの下部ＳＰ１が形成される。
【００２７】
次に、図５（ｂ）に示すように、リソグラフィ法によりレジストマスク（図示せず）を形成し、ストッパ絶縁膜１２をストッパとしてＲＩＥを施すことにより、制御ゲート積層体ＷＭＬに、ＹＺ平面に拡がるスリットＳＴ１を形成する。スリットＳＴ１はパイプコネクタＰＣのＸ方向中央部の直上域を通過するように形成する。次に、例えばシリコン窒化物を堆積させることにより、スリットＳＴ１内に犠牲部材３３を埋め込む。
【００２８】
次に、図６に示すように、制御ゲート積層体ＷＭＬ上にストッパ絶縁膜１５を形成し、その上に、層間絶縁膜１６及び選択ゲート電極膜ＳＧを交互に積層させる。これにより、制御ゲート積層体ＷＭＬ上に、ストッパ絶縁膜１５、層間絶縁膜１６及び選択ゲート電極膜ＳＧからなる選択ゲート積層体ＳＭＬが作製される。
【００２９】
次に、図７に示すように、選択ゲート積層体ＳＭＬにおけるメモリホールＭＨ１の直上域に、メモリホールＭＨ２を形成する。次に、メモリホールＭＨ２の内面上にゲート絶縁膜２７を形成する。次に、メモリホールＭＨ２内にシリコンを埋め込んで、シリコンピラーＳＰの上部ＳＰ２を形成する。下部ＳＰ１及び上部ＳＰ２により、制御ゲート積層体ＷＭＬ及び選択ゲート積層体ＳＭＬをＺ方向に貫くシリコンピラーＳＰが形成される。
【００３０】
次に、図８に示すように、リソグラフィ法によりレジストマスク（図示せず）を形成し、ストッパ絶縁膜１５をストッパとしてＲＩＥを施すことにより、選択ゲート積層体ＳＭＬにＹＺ平面に拡がるスリットＳＴ２を形成する。Ｘ方向におけるスリットＳＴ２の配列周期はスリットＳＴ１の配列周期の半分とし、スリットＳＴ２は１本おきにスリットＳＴ１の直上域に位置させる。これにより、Ｘ方向において、メモリホールＭＨ２の間にスリットＳＴ２が配置され、１本おきにスリットＳＴ１に連通する。スリットＳＴ２の側面には、選択ゲート電極膜ＳＧが露出する。
【００３１】
次に、図９に示すように、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長法）によりアモルファスシリコンを堆積させて、スリットＳＴ２の内面上に導電性のスペーサ膜１９を形成する。スペーサ膜１９は選択ゲート電極膜ＳＧの露出面に接触する。これにより、Ｚ方向に配列された選択ゲート電極膜ＳＧが、スペーサ膜１９におけるスリットＳＴ２の側面上に形成された部分を介して相互に接続されると共に、Ｘ方向に配列された選択ゲート電極膜ＳＧも、スペーサ膜１９におけるスリットＳＴ２の底面上に形成された部分を介して相互に接続される。
【００３２】
次に、図１０に示すように、ＲＩＥを施すことにより、スペーサ膜１９におけるスリットＳＴ２の底面上に形成された部分及び選択ゲート積層体ＳＭＬの上面上に形成された部分を除去する。これにより、Ｘ方向に配列された選択ゲート電極膜ＳＧが相互に絶縁されると共に、スリットＳＴ２の底面において、スリットＳＴ１内に埋め込まれた犠牲部材３３（図９参照）が露出する。次に、ウェットエッチングを施すことにより、スリットＳＴ２を介して犠牲部材３３を除去する。例えば、犠牲部材３３がシリコン窒化物からなる場合は、エッチング液としてリン酸（Ｈ３ＰＯ４）を用いることができる。
【００３３】
次に、図１１に示すように、スリットＳＴ１及びスリットＳＴ２内に例えばシリコン酸化物を堆積させる。これにより、スリットＳＴ１内に絶縁部材２１が埋め込まれ、スリットＳＴ２内に絶縁部材２２が埋め込まれる。
【００３４】
次に、図１及び図２に示すように、層間絶縁膜１７を段階的に形成しつつ、ビアＶ１、ソース線ＳＬ、ビアＶ２及びビット線ＢＬを形成する。このようにして、集積回路装置１が製造される。
【００３５】
次に、本実施形態の効果について説明する。
本実施形態においては、選択ゲート電極膜ＳＧの膜厚及び組成が、制御ゲート電極膜ＷＬの膜厚及び組成と略等しく、層間絶縁膜１６の膜厚及び組成が、層間絶縁膜１３の膜厚及び組成と略等しい。このため、スリットＳＴ２の加工条件をスリットＳＴ１の加工条件と等しくすることができ、メモリホールＭＨ２の加工条件をメモリホールＭＨ１の加工条件と等しくすることができる。これにより、集積回路装置１の製造が容易になる。
【００３６】
また、本実施形態においては、Ｚ方向に配列された複数枚の選択ゲート電極膜ＳＧ、すなわち、同一のシリコンピラーＳＰが貫く複数枚の選択ゲート電極膜ＳＧが、スペーサ膜１９を介して相互に接続されている。これにより、スペーサ膜１９がシャント配線として機能し、複数枚の選択ゲート電極膜ＳＧがその長手方向（Ｙ方向）の全長にわたって相互に接続される。この結果、最上層の選択ゲート電極膜ＳＧに印加された信号を、速やかに最下層の選択ゲート電極膜ＳＧに伝達することができ、選択ゲート電極膜ＳＧ間における信号の伝達時間の差を縮小することができる。この結果、本実施形態に係る集積回路装置１は、動作速度が高い。
【００３７】
更に、図９に示す工程において、スリットＳＴ２の内面上にシリコンを堆積させて、図１０に示す工程において、ＲＩＥによりスリットＳＴ２の底面上からシリコンを除去することにより、リソグラフィ工程を用いずに自己整合的にスペーサ膜１９を形成することができる。
【００３８】
更にまた、本実施形態によれば、図１０に示すウェットエッチングにより犠牲部材３３（図９参照）を除去する工程において、スリットＳＴ２の側面がスペーサ膜１９によって覆われるため、エッチング液から層間絶縁膜１６及びゲート絶縁膜２７を保護することができる。これにより、層間絶縁膜１６及びゲート絶縁膜２７が、ウェットエッチングによって損傷を受けることを防止できる。
【００３９】
なお、Ｚ方向に配列された複数枚の選択ゲート電極膜ＳＧ同士を接続するために、専用のビアを設けることも考えられる。しかしながら、この場合は、選択ゲート電極膜ＳＧの長手方向に一部分のみにおいて、選択ゲート電極膜ＳＧ同士が接続されることになるため、最上層の選択ゲート電極膜ＳＧに印加された信号が、最下層の選択ゲート電極膜ＳＧに伝達されるまでに、時間がかかる。特に、選択ゲート電極膜ＳＧ間で抵抗値がばらつく場合には、信号の伝播時間に差が生じてしまい、選択ゲート電極膜ＳＧを一括して制御することが困難である。また、専用のビアを形成するためには、専用のリソグラフィ工程及びエッチング工程が必要となるため、集積回路装置の製造コストが上昇してしまう。更に、この場合は、図１０に示すウェットエッチング工程において、層間絶縁膜１６及びメモリ膜２６を保護することができない。
【００４０】
（第２の実施形態）
次に、第２の実施形態について説明する。
図１２（ａ）は本実施形態に係る集積回路装置を例示する断面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
図１２（ａ）及び（ｂ）は、集積回路装置の選択ゲート電極膜及びその周辺を示している。
【００４１】
図１２（ａ）及び（ｂ）に示すように、本実施形態に係る集積回路装置２においては、スペーサ膜１９に加えて、選択ゲート電極膜ＳＧ同士を接続するビアＶＳＧが設けられている。すなわち、選択ゲート電極膜ＳＧにおける長手方向（Ｙ方向）の一部分において、Ｚ方向に配列された複数層の選択ゲート電極膜ＳＧを貫くように、ビアＶＳＧが設けられている。ビアＶＳＧは、導電性材料、例えば、ポリシリコンにより形成されている。
【００４２】
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図１３（ａ）〜（ｃ）は、本実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
【００４３】
先ず、図４（ａ）〜図７に示す工程を実施する。なお、本実施形態においては、層間絶縁膜１６及び選択ゲート電極膜ＳＧからなる積層体の最下層は選択ゲート電極膜ＳＧとする。後述する第３の実施形態においても、同様である。
【００４４】
次に、図１３（ａ）に示すように、リソグラフィ法によりレジストマスク（図示せず）を形成し、ストッパ絶縁膜１５をストッパとしてＲＩＥを施すことにより、選択ゲート積層体ＳＭＬにＺ方向に延びるビアホールＶＨを形成する。
【００４５】
次に、図１３（ｂ）に示すように、アモルファスシリコンを堆積させる。次に、エッチバックすることにより、選択ゲート積層体ＳＭＬの上面上に堆積されたアモルファスシリコンを除去し、ビアホールＶＨ内に堆積されたアモルファスシリコンを残留させる。これにより、ビアホールＶＨ内にビアＶＳＧを形成する。ビアＶＳＧは、Ｘ方向においては、スリットＳＴ２（図１３（ｃ）参照）を形成する予定の領域の間であって、Ｙ方向においては、メモリホールＭＨ２（図１２（ａ）参照）が形成されていない領域に形成する。
【００４６】
次に、図１３（ｃ）に示すように、ＲＩＥを施すことにより、選択ゲート積層体ＳＭＬにＹＺ平面に拡がるスリットＳＴ２を形成する。スリットＳＴ２は、Ｘ方向におけるビアＶＳＧの間に形成する。
次に、図９〜図１１及び図１に示す工程を実施する。
このようにして、本実施形態に係る集積回路装置２を製造することができる。
【００４７】
本実施形態によれば、スペーサ膜１９及びビアＶＳＧを併設することにより、選択ゲート電極膜ＳＧ同士をより低い抵抗で接続することができる。また、ビアＶＳＧのみで選択ゲート電極膜ＳＧ同士を接続していた装置に対して、スペーサ膜を追加するだけで、本実施形態に係る集積回路装置を製造することができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４８】
（第３の実施形態）
次に、第３の実施形態について説明する。
図１４は、本実施形態に係る集積回路装置を例示する断面図である。
図１４は、集積回路装置の選択ゲート電極膜及びその周辺を示している。
【００４９】
図１４に示すように、本実施形態に係る集積回路装置３は、前述の第１の実施形態に係る集積回路装置１（図３（ａ）及び（ｂ）参照）と比較して、スペーサ膜１９の側面上に、スペーサ膜３９が設けられている点が異なっている。スペーサ膜３９は、スペーサ膜１９と絶縁部材２２との間に配置されている。スペーサ膜３９の組成はスペーサ膜１９の組成とは異なっている。スペーサ膜３９は、例えば絶縁性であり、例えば、アルミニウム酸化物（Ａｌ２Ｏ３）により形成されている。なお、前述の如く、スペーサ膜１９は例えばシリコンにより形成されている。
【００５０】
次に、本実施形態に係る集積回路装置の製造方法について説明する。
先ず、図４（ａ）〜図９に示す工程を実施する。
次に、例えばＣＶＤにより、アルミニウム酸化物を堆積させることにより、全面にスペーサ膜３９を形成する。次に、ＲＩＥ等の異方性エッチングを施すことにより、スペーサ膜３９のうち、スリットＳＴ２の底面上に堆積された部分及び選択ゲート積層体ＳＭＬの上面上に堆積された部分を除去する。これにより、スペーサ膜３９がスリットＳＴ２内におけるスペーサ膜１９の側面上に残留すると共に、スリットＳＴ２の底面において、犠牲部材３３（図９参照）が露出する。次に、例えばリン酸を用いてウェットエッチングを施すことにより、スリットＳＴ２を介して犠牲部材３３を除去する。
次に、図１１及び図１に示す工程を実施する。これにより、本実施形態に係る集積回路装置３を製造することができる。
【００５１】
本実施形態によれば、スペーサ膜１９の側面上に、例えばアルミニウム酸化物からなり、エッチング耐性が高いスペーサ膜３９を設けることにより、図１０に示す工程において、犠牲部材３３（図９参照）を除去するためのエッチングを施したときに、層間絶縁膜１６及びゲート絶縁膜２７をより確実に保護することができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００５２】
（第４の実施形態）
次に、第４の実施形態について説明する。
図１５は、本実施形態に係る集積回路装置を例示する断面図である。
図１５は、集積回路装置の選択ゲート電極膜及びその周辺を示している。
【００５３】
図１５に示すように、本実施形態に係る集積回路装置４は、前述の第１の実施形態に係る集積回路装置１（図２参照）と比較して、ポリシリコンからなる制御ゲート電極膜ＷＬ、選択ゲート電極膜ＳＧ及びスペーサ膜１９の代わりに、金属シリサイドからなる制御ゲート電極膜ＷＬｓ、選択ゲート電極膜ＳＧｓ及びスペーサ膜１９ｓが設けられている点が異なっている。金属シリサイドは、例えば、ニッケルシリサイド又はコバルトシリサイドである。
【００５４】
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図１６は、本実施形態に係る集積回路装置の製造方法を例示する工程断面図である。
先ず、図４（ａ）〜図９に示す工程を実施する。この段階では、制御ゲート電極膜ＷＬ、選択ゲート電極膜ＳＧ及びスペーサ膜１９は、シリコンにより形成されている。
【００５５】
次に、図１０に示すように、ＲＩＥを施すことにより、スリットＳＴ２の底面上からスペーサ膜１９を除去する。次に、ウェットエッチングを施すことにより、制御ゲート積層体ＷＭＬに形成されたスリットＳＴ１内から、犠牲部材３３を除去する。例えば、犠牲部材３３がシリコン窒化物により形成されている場合は、エッチング液としてリン酸を用いることができる。
【００５６】
次に、図１６に示すように、金属、例えば、ニッケル（Ｎｉ）又はコバルト（Ｃｏ）を堆積させて、全面に金属膜４１を形成する。金属膜４１は、スリットＳＴ２及びＳＴ１の内部にも埋め込まれる。
【００５７】
次に、図１５に示すように、熱処理を施し、金属膜４１に含まれる金属を、制御ゲート電極膜ＷＬ、スペーサ膜１９及び選択ゲート電極膜ＳＧに含まれるシリコンと反応させて、シリサイド化させる。これにより、シリコンからなる制御ゲート電極膜ＷＬ、スペーサ膜１９及び選択ゲート電極膜ＳＧが、それぞれ、金属シリサイドからなる制御ゲート電極膜ＷＬｓ、スペーサ膜１９ｓ及び選択ゲート電極膜ＳＧｓに変化する。その後、未反応の金属膜４１（図１６参照）を除去する。
次に、図１１及び図１に示す工程を実施する。これにより、本実施形態に係る集積回路装置４が製造される。
【００５８】
次に、本実施形態の効果について説明する。
本実施形態においては、制御ゲート電極膜ＷＬｓ、選択ゲート電極膜ＳＧｓ及びスペーサ膜１９ｓが金属シリサイドにより形成されているため、これらの電極膜の配線抵抗が低い。このため、制御ゲート電極膜ＷＬｓ及び選択ゲート電極膜ＳＧｓにおける信号の伝達速度が高く、集積回路装置４の動作速度が高い。
【００５９】
また、図１０に示す工程において、スリットＳＴ２の内面上にスペーサ膜１９が形成されている。このため、犠牲部材３３を除去するためのウェットエッチングの際に、層間絶縁膜１６及びゲート絶縁膜２７がスペーサ膜１９によって保護され、層間絶縁膜１６及びゲート絶縁膜２７に欠陥が発生することを防止できる。この結果、図１６に示すシリサイド工程において、金属膜４１に含まれる金属が層間絶縁膜１６及びゲート絶縁膜２７の欠陥を介してシリコンピラーＳＰに到達し、シリコンピラーＳＰの一部がシリサイド化されることを防止できる。なお、仮に、シリコンピラーＳＰがシリサイド化されると、シリコンピラーＳＰと選択ゲート電極膜ＳＧとの交差部分に形成される選択トランジスタがうまく動作しなくなり、電流のカットオフが困難になる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６０】
（第４の実施形態の変形例）
次に、第４の実施形態の変形例について説明する。
本変形例に係る集積回路装置においては、Ｚ方向における選択ゲート電極膜ＳＧ間の距離が、制御ゲート電極膜ＷＬ間の距離よりも短い。また、スペーサ膜１９ｓが選択ゲート電極膜ＳＧと一体的に形成されている。
【００６１】
本変形例に係る集積回路装置の製造方法においては、先ず、図４（ａ）〜図６に示す工程を実施し、制御ゲート積層体ＷＭＬ上に選択ゲート積層体ＳＭＬを形成する。このとき、選択ゲート積層体ＳＭＬにおける層間絶縁膜１６を、制御ゲート積層体ＷＭＬにおける層間絶縁膜１３よりも厚く形成する。これにより、Ｚ方向における選択ゲート電極膜ＳＧ間の距離が、制御ゲート電極膜ＷＬ間の距離よりも短くなる。
【００６２】
次に、図７及び図８に示す工程を実施し、選択ゲート積層体ＳＭＬにスリットＳＴ２を形成する。次に、スペーサ膜１９を形成せずに、金属膜４１を（図１６参照）を堆積させる。そして、熱処理を施し、制御ゲート電極膜ＷＬ及び選択ゲート電極膜ＳＧをシリサイド化させる。このとき、シリサイド化に伴い、選択ゲート電極膜ＳＧが体積膨張し、膨張した部分がスリットＳＴ２内に進出する。これにより、Ｚ方向において隣り合う選択ゲート電極膜ＳＧの端部同士がスリットＳＴ２内において接続されて、スペーサ膜１９ｓを形成する。この結果、Ｚ方向に沿って配列された複数枚の選択ゲート電極膜ＳＧが、スペーサ膜１９ｓを介して相互に短絡される。なお、シリサイド化に伴い、制御ゲート電極膜ＷＬも体積膨張するが、Ｚ方向における制御ゲート電極膜ＷＬ間の距離は選択ゲート電極膜ＳＧ間の距離よりも長いため、制御ゲート電極膜ＷＬ同士が短絡することはない。
【００６３】
本変形例によれば、第４の実施形態と比較して、スペーサ膜１９を形成する工程を省略できる。このため、集積回路装置の生産性を向上させることができる。本変形例における上記以外の構成、製造方法及び効果は、第４の実施形態と同様である。
【００６４】
（第５の実施形態）
次に、第５の実施形態について説明する。
図１７は、本実施形態に係る集積回路装置を例示する斜視図である。
図１８は、図１７のＤ−Ｄ’線による断面図である。
【００６５】
図１及び図２に示すように、前述の第１の実施形態においては、所謂「Ｕ字型」の装置について説明した。すなわち、第１の実施形態に係る集積回路装置１においては、ソース線ＳＬ及びビット線ＢＬが共に制御ゲート積層体ＷＭＬの上方に配置され、２本のシリコンピラーＳＰの下端部同士がパイプコネクタＰＣによって接続されている。
【００６６】
これに対して、図１７及び図１８に示すように、本実施形態においては、所謂「Ｉ字型」の装置について説明する。すなわち、本実施形態に係る集積回路装置５においては、ソース線ＳＬが制御ゲート積層体ＷＭＬの下方に設けられており、ソース線ＳＬと制御ゲート積層体ＷＭＬとの間には、１層の下部選択ゲート電極膜ＬＳＧが設けられている。また、ビット線ＢＬと制御ゲート積層体ＷＭＬとの間には、複数層の上部選択ゲート電極膜ＵＳＧが設けられている。例えば、ソース線ＳＬ及びビット線ＢＬはＸ方向に延び、下部選択ゲート電極膜ＬＳＧ及び上部選択ゲート電極膜ＵＳＧはＹ方向に延びている。更に、制御ゲート電極膜ＷＬは分断されておらず、ＸＹ平面に拡がる平板状である。
【００６７】
そして、スペーサ膜１９は、上部選択ゲート電極膜ＵＳＧの側面上に設けられている。すなわち、Ｚ方向に沿って配列された複数枚の選択ゲート電極膜ＳＧの幅方向（Ｘ方向）の端部同士は、ＹＺ平面に拡がる導電性のスペーサ膜１９により、相互に接続されている。なお、図１７においては、図示の便宜上、スペーサ膜１９を省略している。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６８】
以上説明した実施形態によれば、動作速度が高い集積回路装置及びその製造方法を実現することができる。
【００６９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７０】
１、２、３、４、５：集積回路装置、１０：シリコン基板、１１：絶縁膜、１２：ストッパ絶縁膜、１３：層間絶縁膜、１４：ストッパ絶縁膜、１５：ストッパ絶縁膜、１６：層間絶縁膜、１７：層間絶縁膜、１９：スペーサ膜、２１：絶縁部材、２２：絶縁部材、２６：メモリ膜、２７：ゲート絶縁膜、３１：凹部、３２：犠牲部材、３３：犠牲部材、３９：スペーサ膜、４１：金属膜、ＢＧ：バックゲート電極、ＢＬ：ビット線、ＬＳＧ：下部選択ゲート電極膜、ＭＨ１、ＭＨ２：メモリホール、ＰＣ：パイプコネクタ、ＳＧ：選択ゲート電極膜、ＳＬ：ソース線、ＳＭＬ：選択ゲート積層体、ＳＰ：シリコンピラー、ＳＰ１：下部、ＳＰ２：上部、ＳＴ１、ＳＴ２：スリット、ＵＳＧ：上部選択ゲート電極膜、Ｖ１、Ｖ２：ビア、ＶＨ：ビアホール、ＶＳＧ：ビア、ＷＬ：制御ゲート電極膜、ＷＭＬ：制御ゲート積層体
【図１】
2016062952.tif 000003
【図２】
2016062952.tif 000004
【図３】
2016062952.tif 000005
【図４】
2016062952.tif 000006
【図５】
2016062952.tif 000007
【図６】
2016062952.tif 000008
【図７】
2016062952.tif 000009
【図８】
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【図９】
2016062952.tif 000011
【図１０】
2016062952.tif 000012
【図１１】
2016062952.tif 000013
【図１２】
2016062952.tif 000014
【図１３】
2016062952.tif 000015
【図１４】
2016062952.tif 000016
【図１５】
2016062952.tif 000017
【図１６】
2016062952.tif 000018
【図１７】
2016062952.tif 000019
【図１８】
2016062952.tif 000020