(57)【要約】【課題】良好な形状のチャネルボディ層を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、下地層の上に設けられ、複数の第１電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層された第１積層体と、前記下地層と前記第１積層体との間に設けられ、複数の第２電極層と前記複数の第２電極層のそれぞれの間に設けられた第２絶縁層とを有する第２積層体と、前記第１積層体内において前記第１積層体の積層方向に延在し、前記第２積層体にまで達する複数の第１チャネルボディ層と、前記複数の第１電極層のそれぞれと前記複数の第１チャネルボディ層のそれぞれとの間に設けられたメモリ膜と、前記第２積層体内に設けられ、前記複数の第１チャネルボディ層のそれぞれの下端に共通して接続された第２チャネルボディ層と、前記第２チャネルボディ層と前記第２積層体との間に設けられた絶縁膜と、を備える。【選択図】図１
2016062898.tif 000002
【特許請求の範囲】
【請求項１】
下地層の上に設けられ、複数の第１電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層された第１積層体と、
前記下地層と前記第１積層体との間に設けられ、複数の第２電極層と前記複数の第２電極層のそれぞれの間に設けられた第２絶縁層とを有する第２積層体と、
前記第１積層体内において前記第１積層体の積層方向に延在し、前記第２積層体にまで達する複数の第１チャネルボディ層と、
前記複数の第１電極層のそれぞれと前記複数の第１チャネルボディ層のそれぞれとの間に設けられたメモリ膜と、
前記第２積層体内に設けられ、前記複数の第１チャネルボディ層のそれぞれの下端に共通して接続された第２チャネルボディ層と、
前記第２チャネルボディ層と前記第２積層体との間に設けられた絶縁膜と、
を備えた不揮発性半導体記憶装置。
【請求項２】
一対の前記第１チャネルボディ層間の前記第１積層体内において、前記積層方向に延在し前記第２積層体に達する第３絶縁層をさらに備え、
前記複数の第２電極層中の最上層の第２電極層が前記第３絶縁層と前記第２チャネルボディ層との間に設けられている請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２チャネルボディ層は、
前記積層方向に延在する一対の第１部分と、
前記一対の第１部分同士を繋ぐ第２部分と、
を有し、
前記絶縁膜は、前記第１部分と前記複数の第２電極層のいずれかとの間に設けられている請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２部分の上部に配置された前記絶縁膜は、前記第２電極層のいずれかと接している請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記積層方向に延在し、前記第２積層体にまで達するコンタクト電極をさらに備え、
前記複数の第２電極層のそれぞれに前記コンタクト電極が接続されている請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
下地層の上に、複数の第２電極層と前記複数の第２電極層のそれぞれの間に設けられた第２絶縁層とを有し、内部に犠牲層を設けた第２積層体を形成する工程と、
前記第２積層体の上に、複数の第１電極層と複数の第１絶縁層とが交互に積層された第１積層体を形成する工程と、
前記第１積層体を前記第１積層体の積層方向に貫通し、前記犠牲層にまで達する一対のホールを形成する工程と、
前記一対のホールを介して前記犠牲層を除去し、前記一対のホールが繋がったホールを形成する工程と、
前記ホールの内壁に、メモリ膜と、前記メモリ膜を介してチャネルボディ層と、を形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
制御ゲート電極と絶縁層とを交互に積層した積層体にホールを形成し、このホールの側壁にメモリ膜を形成し、さらにホール内にチャネルボディ層を形成した不揮発性半導体記憶装置がある。チャネルボディ層は、一対の柱状部分と、この一対の柱状部分を繋ぐ連結部分と、を有している。
【０００３】
しかし、柱状部分を成膜するためのホールを形成するときに、積層体の下層が単層であったり、上記積層体の材料と異なっていたりすると、エッチング時にホール壁に下層の成分が再付着する場合がある。これにより、ホール下部がテーパ形状になり、その径が目的とする径にならない場合がある。このような状態でホール内にチャネルボディ層を設けると、ホール内におけるチャネルボディ層の形状が良好にならない場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、良好な形状のチャネルボディ層を備えた不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、下地層の上に設けられ、複数の第１電極層のそれぞれと複数の第１絶縁層のそれぞれとが交互に積層された第１積層体と、前記下地層と前記第１積層体との間に設けられ、複数の第２電極層と前記複数の第２電極層のそれぞれの間に設けられた第２絶縁層とを有する第２積層体と、前記第１積層体内において前記第１積層体の積層方向に延在し、前記第２積層体にまで達する複数の第１チャネルボディ層と、前記複数の第１電極層のそれぞれと前記複数の第１チャネルボディ層のそれぞれとの間に設けられたメモリ膜と、前記第２積層体内に設けられ、前記複数の第１チャネルボディ層のそれぞれの下端に共通して接続された第２チャネルボディ層と、前記第２チャネルボディ層と前記第２積層体との間に設けられた絶縁膜と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）および図１（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。
【図２】図２は、第１実施形態に係る不揮発性半導体記憶装置に含まれるメモリストリングを表す回路図である。
【図３】図３（ａ）および図３（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。
【図４】図４（ａ）〜図４（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図５】図５（ａ）〜図５（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図６】図６（ａ）および図６（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図７】図７は、第１参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図８】図８（ａ）は、第２参考例に係る不揮発性半導体記憶装置を表す模式的断面図であり、図８（ｂ）は、第２参考例に係る不揮発性半導体記憶装置を表す模式的平面図である。
【図９】図９（ａ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的断面図であり、図９（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的平面図である。
【図１０】図１０は、第２実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
図１（ａ）および図１（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。  
図１（ａ）は、図１（ｂ）のＡ−Ａ’線での断面が表されている。
【００１０】
本実施形態において、説明の便宜上、図面にＸＹＺ直交座標系を導入している。この座標系においては、下地層１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
図２は、第１実施形態に係る不揮発性半導体記憶装置に含まれるメモリストリングを表す回路図である。
【００１２】
不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができるＮＡＮＤ型の不揮発性メモリである。図１に例示される不揮発性半導体記憶装置１は、通称、ＢｉＣＳ（Bit Cost Scalable）フラッシュメモリと称される。
【００１３】
不揮発性半導体記憶装置１においては、下地層１０の上に積層体２１（第２積層体）が設けられ、積層体２１の上に積層体４１（第１積層体）が設けられている。
【００１４】
下地層１０は、例えば、絶縁層、シリコン基板等の半導体層である。下地層１０には、トランジスタ等の能動素子、抵抗、容量などの受動素子を設けてもよい。
【００１５】
下地層１０と積層体４１との間に設けられた積層体２１は、バックゲート２２を有する。バックゲート２２は、例えば、不純物元素が添加されたポリシリコン（Ｓｉ）含有層である。バックゲート２２は、複数の電極層を有し、図１（ａ）、（ｂ）に示す例では、電極層２２Ａ、２２Ｂ、２２Ｃ、２２Ｄを有している。電極層２２Ａ、２２Ｂ、２２Ｃ、２２Ｄのそれぞれを第２電極層と称してもよい。
【００１６】
電極層２２Ａ〜２２Ｄのそれぞれの間には、絶縁層２５が設けられている。絶縁層２５は、例えば、シリコン酸化物を含む。電極層２２Ａ／絶縁層２５／電極層２２Ｂ／絶縁層２５／電極層２２Ｃ／絶縁層２５／電極層２２Ｄによって、積層体２１が構成されている。積層体２１に含まれる層の数については、図１（ａ）、（ｂ）に示す例に限らない。
【００１７】
例えば、積層体２１は、上述した電極層／絶縁層／電極層の３層構造を最小ユニットとし、上述した７層以下であってもよく、７層以上の積層構造としてもよい。
【００１８】
積層体４１においては、複数の電極層４０（第１電極層）と複数の絶縁層４２とがＺ方向に交互に積層している。複数の電極層４０は、ドレイン（Ｄ）側の電極層４０Ｄと、ソース（Ｓ）側の電極層４０Ｓと、を有している。電極層４０は、例えば、ホウ素（Ｂ）等の不純物元素が添加された導電性のシリコン含有層である。電極層４０は、ワード線と称してもよい。上下の電極層４０の間には、絶縁層４２が設けられている。絶縁層４２は、例えば、シリコン酸化物を含む。電極層４０および絶縁層４２のそれぞれの数は、図示された数に限らない。
【００１９】
下地層１０から同じ高さに位置する電極層４０Ｄと電極層４０Ｓとは、Ｙ方向において絶縁層５０（第３絶縁層）によって分断されている。絶縁層５０は、一対のチャネルボディ層２０Ａ間の積層体４１内に設けられている。絶縁層５０は、積層体４１の積層方向（Ｚ方向）に延在している。絶縁層５０は、積層体４１の下側の積層体２１に達している。絶縁層５０の下端は、積層体２１内に設けられた絶縁層２６に接続されている。
【００２０】
積層体４１の上部には、複数の選択ゲート電極４５が設けられている。選択ゲート電極４５は、例えば、不純物が添加され導電性を有するシリコン含有層である。選択ゲート電極４５は、ドレイン側の選択ゲート電極４５Ｄと、ソース側の選択ゲート電極４５Ｓと、を有している。Ｙ方向において、隣り合う選択ゲート電極４５の間には、絶縁層５０または絶縁層５１が設けられている。
【００２１】
電極層４０と絶縁層４２とがＺ方向において交互に配列された周期は、バックゲート２２を構成する電極層と絶縁層２５とがＺ方向において交互に配列された周期と同じでもよく、異なってもよい。
【００２２】
複数の電極層４０および複数の選択ゲート電極４５のそれぞれには、コンタクト電極（図示しない）が接続され、周辺回路からそれぞれのコンタクト電極に所定の電位が供給される。
【００２３】
積層体４１内には、一対のチャネルボディ層２０Ａが設けられている。一対のチャネルボディ層２０Ａは、積層体４１の積層方向（Ｚ方向）に延在し、積層体４１の下側の積層体２１にまで達している。複数の電極層４０のそれぞれと一対のチャネルボディ層２０Ａのそれぞれとの間には、メモリ膜３０Ａが設けられている。
【００２４】
メモリ膜３０Ａは、例えば、窒化シリコン膜が酸化シリコン膜で挟まれたＯＮＯ（Oxide-Nitride-Oxide）構造を有する。例えば、電極層４０に接する酸化シリコン膜とチャネルボディ層２０Ａに接する酸化シリコン膜との間に電荷蓄積膜が設けられている。電荷蓄積膜は、例えば、シリコン窒化物を含む。
【００２５】
一対のチャネルボディ層２０Ａの一方は、コンタクト電極２９を介してビット線（図示しない）に電気的に接続され、一対のチャネルボディ層２０Ａの他方は、コンタクト電極２９を介してソース線（図示しない）に電気的に接続されている。
【００２６】
積層体２１内には、チャネルボディ層２０Ｂ（第２チャネルボディ層）が設けられている。チャネルボディ層２０Ｂは、一対のチャネルボディ層２０Ａのそれぞれの下端に接続されている。チャネルボディ層２０Ｂによって、一対のチャネルボディ層２０Ａのそれぞれの下端同士が電気的に接続される。なお、チャネルボディ層２０Ｂは、一対のチャネルボディ層２０Ａに接続されているとは限らない（後述）。
【００２７】
すなわち、不揮発性半導体記憶装置１は、チャネルボディ層２０Ａとチャネルボディ層２０Ｂとが一体になったＵ字状のチャネルボディ層２０を備える。チャネルボディ層２０は、例えば、シリコン含有層である。チャネルボディ層２０は、図示したような棒状のほか、筒状であってもよい。
【００２８】
チャネルボディ層２０Ｂと積層体２１との間には、絶縁膜３０Ｂが設けられている。絶縁膜３０Ｂは、メモリ膜３０Ａと同時に形成することができる。例えば、絶縁膜３０Ｂは、ＯＮＯ構造を有している。チャネルボディ層２０Ｂと絶縁層５０との間には、複数の電極層２２Ａ〜２２Ｄの中の最上層の電極層２２Ｄが設けられている。つまり、絶縁層５０によって積層体２１が分断されていない。
【００２９】
チャネルボディ層２０Ｂは、Ｚ方向に延在する一対の部分２０ＢＡと、部分２０ＢＡ同士を繋ぐ部分２０ＢＢと、を有している。絶縁膜３０Ｂは、部分２０ＢＡと複数の電極層２２Ａ〜２２Ｄのいずれかとの間に設けられている。つまり、複数の電極層２２Ａ〜２２Ｄのいずれか、絶縁膜３０Ｂ、およびチャネルボディ層２０Ｂの部分２０ＢＡによってトランジスタが構成されている。絶縁膜３０Ｂは、部分２０ＢＢと複数の電極層２２Ａ〜２２Ｄのいずれかとの間に設けられている。また、部分２０ＢＢの上に配置された絶縁膜３０Ｂは、第２電極層のいずれかと接している。なお、部分２０ＢＡについては柱状部分と称され、部分２０ＢＢについては連結部分と称される場合がある。
【００３０】
チャネルボディ層２０と選択ゲート電極４５Ｄとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ層２０と選択ゲート電極４５Ｓとの間には、ゲート絶縁膜３６が設けられている。
【００３１】
選択ゲート電極４５Ｄ、チャネルボディ層２０Ａ、およびゲート絶縁膜３５は、選択トランジスタＳＴＤを構成する。選択ゲート電極４５Ｓ、チャネルボディ層２０Ａ、およびゲート絶縁膜３６は、選択トランジスタＳＴＳを構成する。バックゲート２２、チャネルボディ層２０Ｂおよび絶縁膜３０Ｂは、バックゲートトランジスタＢＧＴを構成する。
【００３２】
これらの複数のメモリ膜３０Ａ、選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴ、および選択トランジスタＳＴＳは、チャネルボディ層２０を通じて直列接続され、Ｕ字状のメモリストリングＭＳを構成する（図２）。
【００３３】
図３（ａ）および図３（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。  
図３（ａ）および図３（ｂ）には、バックゲート２２の付近を拡大させた状態が表されている。
【００３４】
図３（ａ）に表すように、不揮発性半導体記憶装置１は、積層体２１にまで達するコンタクト電極７０を備える。コンタクト電極７０は、Ｚ方向に延在している。コンタクト電極は、ポリシリコン、タングステン、モリブデン、チタン、窒化チタン等を含む。
【００３５】
コンタクト電極７０は、複数の電極層２２Ａ〜２２Ｄのいずれか１つに接続されている。例えば、図３（ａ）の例では、コンタクト電極７０が電極層２２Ｂに接続されている。これにより、周辺回路から電極層２２Ｂにコンタクト電極７０を経由して所定の電位を供給することができる。
【００３６】
また、図３（ｂ）に表すように、複数の電極層２２Ａ〜２２Ｄのそれぞれにコンタクト電極７０を接続してもよい。このような構造であれば、バックゲート２２を構成する各々の電極層に対して、独立して電位が供給できる。つまり、バックゲート２２の電位の制御性が向上する。
【００３７】
第１実施形態に係る不揮発性半導体記憶装置１の製造過程を説明する。  
図４（ａ）〜図６（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【００３８】
まず、図４（ａ）に表すように、下地層１０の上に、電極層２２Ａ／絶縁層２５／電極層２２Ｂ／絶縁層２５／電極層２２Ｅを有する積層体２１を形成する。次に、積層体２１の上に、マスク層９０、９１をパターニングする。
【００３９】
次に、図４（ｂ）に表すように、マスク層９０、９１から露出された積層体２１を、ＲＩＥ（Reactive Ion Etching）によりエッチングする。これにより、積層体２１に凹部２１ｃが形成される。この段階では、下地層１０を露出させることなく、積層体２１の途中でエッチングを停止する。
【００４０】
次に、マスク層９１を除去した後、図４（ｃ）に表すように、凹部２１ｃ内およびマスク層９０の上に、犠牲層２７を形成する。犠牲層２７は、ノンドープの非晶質シリコンを含む。
【００４１】
次に、図５（ａ）に表すように、ＲＩＥ、ＣＭＰ（Chemical Mechanical Polishing）等の手段によって、マスク層９０を除去し、さらに電極層２２Ｅの高さと犠牲層２７の高さとを揃える。
【００４２】
次に、図５（ｂ）に表すように、電極層２２Ｅの上に所定の膜厚の電極層を足して、電極層２２Ｃを形成するとともに、電極層２２Ｃの上に絶縁層２５、電極層２２Ｄを形成する。これにより、下地層１０の上に積層体２１が形成される。
【００４３】
なお、必要に応じて犠牲層２７の上方に絶縁層２６を形成する。上述した絶縁層５０を形成するには、事前に絶縁層５０を埋め込むトレンチをＲＩＥにより形成するが、絶縁層２６は、このＲＩＥ時のエッチングストップ層として機能する。
【００４４】
この段階において、下地層１０の上に、犠牲層２７を備えた積層体２１が形成される。積層体２１は、複数の電極層２２Ａ〜２２Ｄと、複数の電極層２２Ａ〜２２Ｄのそれぞれの間に設けられた絶縁層２５と、を有する。次に、図５（ｃ）に表すように、積層体２１の上に積層体４１を形成する。
【００４５】
次に、図６（ａ）に表すように、積層体４１の上に、マスク層９２をパターニングする。続いて、マスク層９２から露出された積層体４１と、積層体４１の下側の積層体２１の一部をＲＩＥによりエッチングする。これにより、積層体４１と積層体２１の一部をＺ方向に貫通し、犠牲層２７にまで達する一対のホール４１ｈが形成される。
【００４６】
積層体４１と積層体２１の一部をＲＩＥ加工する際には、エッチング用のガスとして、ＣＦＸ系のガス、ＮＦ３、Ｏ２、Ｈ２、Ｎ２、ＨＢｒ、Ａｒ等のすくなくともいずれかのガスが使用される。ＣＦＸ系のガスとしては、ＣＦ４、ＣＨ２Ｆ２、Ｃ４Ｆ６、Ｃ４Ｆ８、ＣＨ３Ｆ等があげられる。
【００４７】
このＲＩＥを遂行するには、ＣＦＸ系のガスのほか、所望の濃度の酸素が必要になる。ここで、積層体４１は絶縁層４２を、積層体２１は絶縁層２５を有している。従って、絶縁層２５、４２をエッチング中には、絶縁層２５、４２から酸素が放出され、この酸素がＲＩＥ時のエッチャントとして機能する。
【００４８】
従って、ホール４１ｈの下部は、テーパ形状になり難く、ストレート形状またはストレート形状に近い形状になる。また、積層体２１、４１のそれぞれの積層数が増したとしても、エッチング中には絶縁層２５、４２から酸素が放出される。つまり、ホール４１ｈのアスペクト比が高くなったとしても、ホール４１ｈの下部は、テーパ形状になり難く、ストレート形状またはストレート形状に近い形状になる（矢印Ｐ）。
【００４９】
また、図６（ａ）に表す積層体２１、４１をＲＩＥ加工する際には、ＣＦＸ系のガスに代えて、炭素（Ｃ）を含まないガスを使用してもよい。
【００５０】
次に、図６（ｂ）に表すように、犠牲層２７を選択的に除去するウェットエッチングを行う。犠牲層２７は、一対のホール４１ｈを介して積層体２１から除去される。エッチング溶液としては、例えば、アルカリ系溶液（ＫＯＨ溶液等）が用いられる。
【００５１】
ここで、ホール４１ｈの下部は、ストレート形状またはストレート形状に近い形状になっているため、十分な量のエッチング溶液が犠牲層２７にまで供給される。さらに、溶解した犠牲層２７がホール４１ｈを経由して効率よく排出される。これにより、一対のホール４１ｈと、犠牲層２７を除去して形成された空間と、が繋がったホール４１ｈが形成される。
【００５２】
この後は、図１に表すように、ホール４１ｈの内壁に、メモリ膜３０Ａおよび絶縁膜３０Ｂを形成し、続いて、メモリ膜３０Ａを介してチャネルボディ層２０Ａを形成し、絶縁膜３０Ｂを介してチャネルボディ層２０Ｂを形成する。
【００５３】
第１実施形態の効果を説明する前に、参考例に係る不揮発性半導体記憶装置の製造過程を、図７に示す。
【００５４】
図７は、第１参考例に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【００５５】
第１参考例に係る不揮発性半導体記憶装置は、バックゲート２２を備える。バックゲート２２は、単層であり、その材料は、不純物元素が添加されたポリシリコン含有層である。従って、バックゲート２２をＲＩＥ加工すると、バックゲート２２から酸素が放出されないことになる。
【００５６】
これにより、ＲＩＥ加工中には、ホール４１ｈの下部においてバックゲート２２から放出される成分の再付着が起きる場合がある。つまり、ホール４１ｈの下部に被膜２２ｆが形成される場合がある。従って、ホール４１ｈは、下地層１０に向かうほど、その径が狭くなってしまう。つまり、テーパが形成される。
【００５７】
このような状態で、チャネルボディ層、メモリ膜３０Ａ、および絶縁膜３０Ｂの成膜を試みても、ホール４１ｈの下部、さらに犠牲層２７を取り除いた空間には十分な膜厚のチャネルボディ層、メモリ膜３０Ａ、および絶縁膜３０Ｂが形成されない。つまり、良好な形状のチャネルボディ層が形成されないことになる。その結果、不揮発性半導体記憶装置の特性劣化に陥る場合がある。
【００５８】
これに対し、第１実施形態では、図６（ａ）に表すように、ホール４１ｈの下部がストレート形状またはストレート形状に近い形状になる。従って、ホール４１ｈの下部、および犠牲層２７を取り除いた空間に、目的とする量（膜厚）のチャネルボディ層、メモリ膜３０Ａ、および絶縁膜３０Ｂを形成することができる。つまり、チャネルボディ層の形状は良好になり、不揮発性半導体記憶装置の特性劣化が起き難くなる。
【００５９】
さらに、別の参考例を以下に説明する。  
ＲＩＥ加工中の再付着を抑制する手段として、バックゲート２２そのものを薄くする構造がある。その例を、図８（ａ）、（ｂ）に示す。
【００６０】
図８（ａ）は、第２参考例に係る不揮発性半導体記憶装置を表す模式的断面図であり、図８（ｂ）は、第２参考例に係る不揮発性半導体記憶装置を表す模式的平面図である。
【００６１】
ここで、図８（ａ）には、図８（ｂ）のＢ−Ｂ’線に沿った位置での断面が表され、図８（ｂ）には、図８（ａ）のＡ−Ａ’線に沿った位置での断面を上面視した面が表されている。
【００６２】
第２参考例では、最下層の電極層４０が単層のバックゲート２２０から電界の影響を受け易くなっている。このため、最下層の電極層４０は、コントロールゲートとしては用いられず、ダミー電極４００として使用されている。
【００６３】
しかし、ダミー電極４００は絶縁層５０によって分断されている。このため、ダミー電極４００は、Ｙ方向において電極層４００Ａと電極層４００Ｂとに分かれている。従って、ダミー電極４００に繋ぐコンタクト電極は、電極層４００Ａに繋ぐコンタクト電極７１Ａと、電極層４００Ｂに繋ぐコンタクト電極７１Ｂのそれぞれが必要になる。
【００６４】
これに対して、不揮発性半導体記憶装置１のダミー電極に繋ぐコンタクト電極を、以下に説明する。
【００６５】
図９（ａ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的断面図であり、図９（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的平面図である。
【００６６】
ここで、図９（ａ）には、図９（ｂ）のＢ−Ｂ’線に沿った位置での断面が表され、図９（ｂ）には、図９（ａ）のＡ−Ａ’線に沿った位置での断面を上面視した面が表されている。
【００６７】
第１実施形態では、バックゲート２２中、その最上層の電極層２２Ｄをダミー電極とすることができる。つまり、電極層２２Ｄ、絶縁膜３０Ｂ、およびチャネルボディ層２０Ｂの部分２０ＢＡによってダミーのトランジスタが構成されている。また、Ｙ方向において、バックゲート２２は絶縁層５０によって分断されていない。このため、ダミー電極に繋ぐコンタクト電極は、コンタクト電極７０で足りる。
【００６８】
（第２実施形態）  
上述したホール４１ｈを形成する工程（図６（ａ））では、オーバーエッチングを施し、ホール４１ｈが犠牲層２７の下側に突き抜けてもよい。
【００６９】
図１０は、第２実施形態に係る不揮発性半導体記憶装置を表す模式的断面図である。
【００７０】
不揮発性半導体記憶装置２においては、下側の絶縁膜３０Ｂから下地層１０に延びる突起部３０ｔが設けられている。このような突起部３０ｔが存在するのは、上述したオーバーエッチングによって犠牲層２７の下側に、ホール４１ｈが突き抜け、この突き抜けた部分に絶縁膜３０Ｂを形成したためである。
【００７１】
不揮発性半導体記憶装置２では、ホール４１ｈを形成する工程において、上述したオーバーエッチングを行っている。このため、矢印Ｐで示す部分のホール４１ｈの形状が不揮発性半導体記憶装置１に比べてよりストレートになる。
【００７２】
なお、上記の実施形態では、一対のチャネルボディ層２０Ａとチャネルボディ層２０Ｂとが一体になったＵ字状の形態が例示されたが、この形態に限らない。例えば、チャネルボディ層２０Ｂが２本以上の複数のチャネルボディ層の下端を束ね、複数のチャネルボディ層に共通して電気的に接続された形態であってもよい。
【００７３】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７４】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１、２  不揮発性半導体記憶装置、  １０  下地層、  ２０、２０Ａ、２０Ｂ  チャネルボディ層、  ２０ＢＡ、２０ＢＢ  部分、  ２１、４１  積層体、  ２１ｃ  凹部、  ２２、２２０  バックゲート、  ２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ、４０、４０Ｄ、４０Ｓ  ４００Ａ、４００Ｂ  電極層、  ２２ｆ  被膜、  ２５、２６、４２、５０、５１  絶縁層、  ２７  犠牲層、  ２９、７０、７１Ａ、７１Ｂ  コンタクト電極、  ３０Ａ  メモリ膜、  ３０Ｂ  絶縁膜、  ３０ｔ  突起部、  ３５、３６  ゲート絶縁膜、  ４１ｈ  ホール、  ４５、４５Ｄ、４５Ｓ 選択ゲート電極、  ９０、９１、９２  マスク層、  ４００  ダミー電極、  ＢＧＴ  バックゲートトランジスタ、  ＭＳ  メモリストリング、  ＳＴＤ  選択トランジスタ、  ＳＴＳ  選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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