(57)【要約】【課題】  閾値電圧の検出精度を向上し得る画素回路等を実現する。【解決手段】  画素回路１０は、発光素子１１と、印加された電圧に応じた電流を発光素子１１へ供給する駆動トランジスタ（Ｍ３）と、駆動トランジスタ（Ｍ３）の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を保持し、この電圧を駆動トランジスタ（Ｍ３）に印加するコンデンサ部１２と、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部１２に保持させるスイッチ部１３と、を備えている。スイッチ部１３は、基準電圧電源線（Ｐ３）から基準電圧（Ｖｒｅｆ）を入力する基準電圧用トランジスタ（Ｍ５）と、データ線Ｄからデータ電圧Ｖｄａｔａを入力するデータ電圧用トランジスタ（Ｍ１）とを有する。【選択図】  図１Ａ
2016062076.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と、
印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタに印加するコンデンサ部と、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させるスイッチ部と、
を備えた画素回路において、
前記スイッチ部は、基準電圧電源線から基準電圧を入力する基準電圧用トランジスタと、データ線から前記データ電圧を入力するデータ電圧用トランジスタとを有する、
ことを特徴とする画素回路。
【請求項２】
請求項１記載の画素回路において、
前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子に接続された前記発光素子へ供給し、
前記コンデンサ部は、前記閾値電圧及び前記データ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタの前記ゲート端子と前記ソース端子との間に印加し、
前記スイッチ部は、
前記基準電圧用トランジスタ及び前記データ電圧用トランジスタを含む複数のトランジスタを有し、これらのトランジスタのスイッチング動作によって、前記コンデンサ部に、前記閾値電圧を含む電圧を保持させ、その後に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、かつ、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記基準電圧を前記コンデンサ部へ供給し、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧用トランジスタをオフかつ前記データ電圧用トランジスタをオンにすることにより、前記データ電圧を前記コンデンサ部へ供給する、
ことを特徴とする画素回路。
【請求項３】
請求項２記載の画素回路において、
前記スイッチ部は、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、１水平走査期間以上の時間にわたって前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記基準電圧を前記コンデンサ部へ供給する、
ことを特徴とする画素回路。
【請求項４】
請求項２又は３記載の画素回路において、
前記スイッチ部は、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧を前記コンデンサ部へ供給することにより、前記駆動トランジスタを一時的にオンにする、
ことを特徴とする画素回路。
【請求項５】
請求項２乃至４のいずれか一つに記載の画素回路において、
前記データ線、第１乃至第４制御線及び第１乃至第３電源線に電気的に接続され、第１乃至第５トランジスタ、第１乃至第２コンデンサ及び前記発光素子を備え、
前記第３電源線が前記基準電圧電源線に相当し、前記第１、第２、第４及び第５トランジスタが前記スイッチ部を構成し、前記第１トランジスタが前記データ電圧用トランジスタに相当し、前記第５トランジスタが前記基準電圧用トランジスタに相当し、前記第３トランジスタが前記駆動トランジスタに相当し、前記第１及び第２コンデンサが前記コンデンサ部を構成し、
前記第１トランジスタは、前記データ線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第２トランジスタは、前記第１電源線に電気的に接続された第１端子と、第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第２トランジスタの前記第２端子に電気的に接続されるとともに前記ソース端子に相当する第１端子と、前記ドレイン端子に相当する第２端子と、前記第１トランジスタの前記第２端子に電気的に接続されるとともに前記ゲート端子に相当する制御端子とを有し、
前記第４トランジスタは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、第２端子と、前記第３制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第３電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第２端子に電気的に接続された第２端子と、前記第４制御線に電気的に接続された制御端子とを有し、
前記第１コンデンサは、前記第１トランジスタの前記第２端子に電気的に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記第２コンデンサは、前記第３電源線に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記発光素子は、前記第４トランジスタの前記第２端子に電気的に接続された第１端子と、前記第２電源線に電気的に接続された第２端子とを有する、
ことを特徴とする画素回路。
【請求項６】
請求項５記載の画素回路において、
前記第１トランジスタは、前記データ線から供給される前記データ電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成され、
前記第２トランジスタは、前記第１電源線から供給される第１電源電圧を、前記第３トランジスタの前記第１端子、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子へ選択的に供給するように構成され、
前記第３トランジスタは、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子を前記第４トランジスタの前記第１端子に選択的に接続するように構成され、
前記第４トランジスタは、前記第３トランジスタの前記第２端子を前記発光素子の前記第１端子に選択的に接続するように構成され、
前記第５トランジスタは、前記第３電源線から供給されるとともに前記基準電圧に相当する第３電源電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成されている、
ことを特徴とする画素回路。
【請求項７】
データ線、第１乃至第４制御線及び第１乃至第３電源線に電気的に接続され、第１乃至第５トランジスタ、第１乃至第２コンデンサ及び発光素子を備えた画素回路であって、
前記第１トランジスタは、前記データ線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第２トランジスタは、前記第１電源線に電気的に接続された第１端子と、第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第２トランジスタの前記第２端子に電気的に接続された第１端子と、第２端子と、前記第１トランジスタの前記第２端子に電気的に接続された制御端子とを有し、
前記第４トランジスタは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、第２端子と、前記第３制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第３電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第２端子に電気的に接続された第２端子と、前記第４制御線に電気的に接続された制御端子とを有し、
前記第１コンデンサは、前記第１トランジスタの前記第２端子に電気的に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記第２コンデンサは、前記第３電源線に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記発光素子は、前記第４トランジスタの前記第２端子に電気的に接続された第１端子と、前記第２電源線に電気的に接続された第２端子とを有する、
ことを特徴とする画素回路。
【請求項８】
請求項７記載の画素回路において、
前記第１トランジスタは、前記データ線から供給されるデータ電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成され、
前記第２トランジスタは、前記第１電源線から供給される第１電源電圧を、前記第３トランジスタの前記第１端子、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子へ選択的に供給するように構成され、
前記第３トランジスタは、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子を前記第４トランジスタの前記第１端子に選択的に接続するように構成され、
前記第４トランジスタは、前記第３トランジスタの第２端子を前記発光素子の前記第１端子に選択的に接続するように構成され、
前記第５トランジスタは、前記第３電源線から供給される第３電源電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成されている、
ことを特徴とする画素回路。
【請求項９】
請求項５乃至８のいずか一つに記載の画素回路において、
前記第１乃至第５トランジスタはｐチャネル型トランジスタである、
ことを特徴とする画素回路。
【請求項１０】
請求項１乃至９のいずれか一つに記載の画素回路において、
前記発光素子は有機発光ダイオードである、
ことを特徴とする画素回路。
【請求項１１】
マトリクス状に配置された複数の請求項１乃至９のいずれか一つに記載の画素回路を、
備えたことを特徴とする表示装置。
【請求項１２】
請求項１１記載の表示装置において、
前記画素回路をサブ画素とした場合、２以上の一定数の前記サブ画素から１画素が構成されるとき、一定数の前記画素回路にそれぞれ接続する一定数の前記データ線の中から一本のデータ線を順次選択し、選択された一本の前記データ線を前記データ電圧の供給源に接続された他の一本のデータ線に接続するデマルチプレクサを、
更に備えたことを特徴とする表示装置。
【請求項１３】
第１乃至第４期間を含み、請求項１記載の画素回路を駆動する方法であって、
前記スイッチ部は、
前記第１期間に、前記コンデンサ部に保持された電圧を初期化し、
前記第１期間の後の前記第２期間に、前記基準電圧用トランジスタをオンにして前記駆動トランジスタの前記閾値電圧を含む電圧を前記コンデンサ部に保持させ、
前記第２期間の後の前記第３期間に、前記データ電圧用トランジスタをオンにして、前記データ電圧を前記コンデンサ部に供給して、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、
前記第３期間の後の前記第４期間に、前記駆動トランジスタに前記コンデンサ部で保持された電圧を印加することにより、前記データ電圧に応じた電流を前記発光素子へ供給する、
ことを特徴とする画素回路の駆動方法。
【請求項１４】
第１乃至第４期間を含み、請求項２乃至４のいずれか一つに記載の画素回路を駆動する方法であって、
前記スイッチ部は、
前記第１期間に、前記コンデンサ部に保持された電圧を初期化し、
前記第１期間の後の前記第２期間に、前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記駆動トランジスタの前記閾値電圧を含む電圧を前記コンデンサ部に保持させ、
前記第２期間の後の前記第３期間に、前記基準電圧用トランジスタをオフかつ前記データ電圧用トランジスタをオンにすることにより、前記データ電圧を前記コンデンサ部に供給して、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、
前記第３期間の後の前記第４期間に、前記駆動トランジスタのゲート端子とソース端子との間に前記コンデンサ部で保持された電圧を印加することにより、前記データ電圧に応じた電流を前記発光素子へ供給する、
ことを特徴とする画素回路の駆動方法。
【請求項１５】
第１乃至第４期間を含み、請求項５乃至１０のいずれか一つに記載の画素回路を駆動する方法であって、
前記第１期間では、前記第１トランジスタ及び前記第４トランジスタをオフにし、前記第２トランジスタ、前記第３トランジスタ及び前記第５トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定し、
前記第１期間の後の前記第２期間では、前記第１トランジスタ及び前記第２トランジスタをオフにし、前記第３トランジスタ、前記第４トランジスタ及び前記第５トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定し、
前記第２期間の後の前記第３期間では、前記第２トランジスタ、前記第４トランジスタ及び前記第５トランジスタをオフにし、前記第１トランジスタ及び前記第３トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定し、かつ、前記データ線からデータ電圧を供給し、
前記第３期間の後の前記第４期間では、前記第１トランジスタ及び前記第５トランジスタをオフにし、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定する、
ことを特徴とする画素回路の駆動方法。
【請求項１６】
請求項１３乃至１５のいずれか一つに記載の画素回路の駆動方法において、
前記第２期間は１水平走査期間以上の時間である、
ことを特徴とする画素回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型有機ＥＬディスプレイ（以下「ＡＭＯＬＥＤ：Active Matrix Organic Light Emitting Display」という。）などに用いられる画素回路、その駆動方法、及びその画素回路を備えた表示装置に関する。有機発光ダイオードは、有機ＥＬ素子とも呼ばれるが、以下「ＯＬＥＤ（Organic Light Emitting Diode）」という。
【背景技術】
【０００２】
ＡＭＯＬＥＤの標準的な画素回路は無いため、ＡＭＯＬＥＤを製造する各社はそれぞれ独自の画素回路を用いている。以下、基本的な画素回路について説明する。図１１Ａは基本的な画素回路を示す回路図であり、図１１Ｂはその駆動方法を示す波形図、図１１Ｃは画素回路に含まれる駆動ＴＦＴ（Thin Film Transistor）の出力特性を示すグラフである。
【０００３】
画素回路９００は、スイッチＴＦＴ９０１と、駆動ＴＦＴ９０２と、コンデンサ９０３と、ＯＬＥＤ９０４とを備え、２トランジスタ方式により駆動制御される。スイッチＴＦＴ９０１及び駆動ＴＦＴ９０２は、ともにｐチャネル型ＦＥＴ（Field Effect Transistor）である。スイッチＴＦＴ９０１のゲート端子は走査線９０５に接続され、スイッチＴＦＴ９０１のドレイン端子はデータ線９０６に接続されている。駆動ＴＦＴ９０２のゲート端子はスイッチＴＦＴ９０１のソース端子に接続され、駆動ＴＦＴ９０２のソース端子は電力供給線９０７（電源電圧ＶＤＤ）に接続され、駆動ＴＦＴ９０２のドレイン端子はＯＬＥＤ９０４のアノード端子に接続されている。また、駆動ＴＦＴ９０２のゲート端子とソース端子との間にはコンデンサ９０３が接続されている。ＯＬＥＤ９０４のカソード端子には電力供給線９０８（電源電圧ＶＳＳ）が接続されている。
【０００４】
この構成において、走査線９０５に選択パルス（走査信号Ｓｃａｎ）を出力し、スイッチＴＦＴ９０１をオンにすると、データ線９０６を介して供給されたデータ信号Ｖｄａｔａが電圧値としてコンデンサ９０３に書き込まれる。コンデンサ９０３に書き込まれた保持電圧は１フレーム期間を通じて保持され、この保持電圧によって駆動ＴＦＴ９０２のコンダクタンスがアナログ的に変化し、発光諧調に対応した順バイアス電流がＯＬＥＤ９０４に供給される。
【０００５】
このようにＯＬＥＤ９０４を定電流で駆動することにより、ＯＬＥＤ９０４の劣化によってその抵抗値が変化しても、ＯＬＥＤ９０４の発光輝度を一定に保つことができる。
【０００６】
この種の画素回路において、ＯＬＥＤを駆動するトランジスタの閾値電圧のバラツキや変動を補償するため、その閾値電圧を検出する技術が知られている（例えば特許文献１、２参照）。その閾値電圧検出技術は、次の二通りが主流となっている。(1)ゲート端子とドレイン端子とを接続し、ドレイン端子とソース端子との間に電流を流すことにより、ゲート・ソース間電圧Ｖｇｓを閾値電圧Ｖｔｈまで自動的に近づける技術（ダイオード接続型）。(2)ゲート端子の電位を固定し、ドレイン端子とソース端子間に電流を流すことにより、ゲート・ソース間電圧Ｖｇｓを閾値電圧Ｖｔｈまで自動的に近づける技術（ソースフォロア型）。このソースフォロア型によれば、Ｖｇｓ＝０Ｖでも電流が流れるディプレッション型のトランジスタに対しても、閾値電圧Ｖｔｈを検出できるという利点がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２０１３／０１６９６１１号明細書
【特許文献２】特開２０１２−１２８３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、閾値電圧検出機能を有する既存の画素回路には、次のような問題があった。
【０００９】
（１）閾値電圧検出期間が１水平走査期間に限られてしまうため、高精細化が進むと閾値電圧の補償精度が悪くなる。
【００１０】
閾値電圧の検出は、１水平走査期間内にデータ線から基準電圧が供給される時間、又は１水平走査期間内にデータ線からデータ電圧が供給される時間に行われる（例えば特許文献１のＦＩＧ．４、特許文献２の図４参照）。そのため、１水平走査期間以上にわたって閾値電圧を検出しようとすると、隣接する画素回路へ供給するデータ電圧の影響を受けてクロストークが発生してしまう。
【００１１】
一方、高精細化が進むと、走査線数が増えることにより、１水平走査期間が短くなる。１水平走査期間が短くなると、閾値電圧検出期間も短くなるため、ゲート・ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに達する前に、閾値電圧の検出を終了しなければならなくなる。これにより、閾値電圧の検出精度が低下するので、閾値電圧の補償精度も悪くなるのである。
【００１２】
（２）駆動トランジスタのヒステリシス特性により、しばらく黒表示をした後に白表示をしてもすぐに白くならず、数フレームかけてようやく全白になる。これは一般にイメージリテンションと呼ばれる。換言すると、駆動トランジスタに長時間電流を流さないと駆動トランジスタのヒステリシス特性が初期化されてしまい、この初期化されたヒステリシス特性を基にして決められた白表示用のＶｇｓバイアスを印加しても、点灯させる場合にはヒステリシス特性によって瞬時に電流が減ってしまうので、本来の白表示の明るさにならないのである。
【００１３】
そこで、本発明の目的は、閾値電圧の検出精度を向上し得る画素回路等を実現すること、及び、これに加えてイメージリテンションを低減し得る画素回路等を実現することにある。
【課題を解決するための手段】
【００１４】
本発明に係る画素回路は、
発光素子と、
印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタに印加するコンデンサ部と、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させるスイッチ部と、
を備えた画素回路において、
前記スイッチ部は、基準電圧電源線から基準電圧を入力する基準電圧用トランジスタと、データ線から前記データ電圧を入力するデータ電圧用トランジスタとを有する、
ことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、データ線からデータ電圧を入力するデータ電圧用トランジスタとは別に、基準電圧電源線から基準電圧を入力する基準電圧用トランジスタを設けたことにより、データ線から供給される基準電圧を用いずに閾値電圧を検出できる。したがって、閾値電圧の検出時に原理的にクロストークが発生しないことにより、高精細化が進んでも閾値電圧検出期間を十分に設定できるので、閾値電圧の検出精度を向上できる。
【図面の簡単な説明】
【００１６】
【図１Ａ】実施形態１の画素回路の構成を示す回路図である。
【図１Ｂ】実施形態１の画素回路の動作を示すタイミング図である。
【図２】実施形態１の画素回路を備えた表示装置を示す平面図である。
【図３】図２の一部を拡大して示す断面図である。
【図４Ａ】実施形態１の画素回路の動作（駆動方法）を示し、第１期間における回路図である。
【図４Ｂ】実施形態１の画素回路の動作（駆動方法）を示し、第１期間におけるタイミング図である。
【図５Ａ】実施形態１の画素回路の動作（駆動方法）を示し、第２期間における回路図である。
【図５Ｂ】実施形態１の画素回路の動作（駆動方法）を示し、第２期間におけるタイミング図である。
【図６Ａ】実施形態１の画素回路の動作（駆動方法）を示し、第３期間における回路図である。
【図６Ｂ】実施形態１の画素回路の動作（駆動方法）を示し、第３期間におけるタイミング図である。
【図７Ａ】実施形態１の画素回路の動作（駆動方法）を示し、第４期間における回路図である。
【図７Ｂ】実施形態１の画素回路の動作（駆動方法）を示し、第４期間におけるタイミング図である。
【図８】実施形態２の画素回路の構成を示す回路図である。
【図９】実施形態２の画素回路の動作を示すタイミング図である。
【図１０Ａ】実施形態３の表示装置の一部を示す回路図である。
【図１０Ｂ】実施形態３の表示装置の動作を示すタイミング図である。
【図１１Ａ】基本的な画素回路を示す回路図である。
【図１１Ｂ】基本的な画素回路の駆動方法を示す波形図である。
【図１１Ｃ】基本的な画素回路に含まれる駆動ＴＦＴ（Thin Film Transistor）の出力特性を示すグラフである。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明を実施するための形態（以下「実施形態」という。）について説明する。なお、本明細書及び図面において、実質的に同一の構成要素については同一の符号を用いる。図面に描かれた形状は、当業者が理解しやすいように描かれているため、実際の寸法及び比率とは必ずしも一致していない。本明細書及び特許請求の範囲における「備える」とは、明示した要素以外の要素を備える場合も含まれる。「有する」や「含む」なども同様である。本明細書及び特許請求の範囲における「接続する」とは、二つの要素を直接接続する場合以外にも、他の要素を介在させて二つの要素を接続する場合も含まれる。トランジスタの「オン」及び「オフ」とは、それぞれ「導通」及び「非導通」と言い換えることができる。
【００１８】
＜実施形態１＞
図１Ａは実施形態１の画素回路の構成を示す回路図であり、図１Ｂは実施形態１の画素回路の動作を示すタイミング図である。以下、この図面に基づき説明する。
【００１９】
本実施形態１の画素回路１０は、発光素子１１と、印加された電圧に応じた電流を発光素子１１へ供給する駆動トランジスタ（Ｍ３）と、駆動トランジスタ（Ｍ３）の閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を保持し、この電圧を駆動トランジスタ（Ｍ３）に印加するコンデンサ部１２と、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部１２に保持させるスイッチ部１３と、を備えている。そして、スイッチ部１３は、基準電圧電源線（Ｐ３）から基準電圧（Ｖｒｅｆ）を入力する基準電圧用トランジスタ（Ｍ５）と、データ線Ｄからデータ電圧Ｖｄａｔａを入力するデータ電圧用トランジスタ（Ｍ１）とを有する。
【００２０】
より詳しく説明すると、駆動トランジスタ（Ｍ３）は、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、ドレイン端子に接続された発光素子１１へ供給する。コンデンサ部１２は、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を保持し、この電圧を駆動トランジスタ（Ｍ３）のゲート端子とソース端子との間に印加する。スイッチ部１３は、基準電圧用トランジスタ（Ｍ５）及びデータ電圧用トランジスタ（Ｍ１）を含む複数のトランジスタを有し、これらのトランジスタのスイッチング動作によって、コンデンサ部１２に、閾値電圧Ｖｔｈを含む電圧を保持させ、その後に閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を保持させる。かつ、スイッチ部１３は、閾値電圧Ｖｔｈを含む電圧をコンデンサ部１２に保持させる際に、基準電圧用トランジスタ（Ｍ５）をオンかつデータ電圧用トランジスタ（Ｍ１）をオフにすることにより、基準電圧Ｖｒｅｆをコンデンサ部１２へ供給し、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部１２に保持させる際に、基準電圧用トランジスタ（Ｍ５）をオフかつデータ電圧用トランジスタ（Ｍ１）をオンにすることにより、データ電圧Ｖｄａｔａをコンデンサ部１２へ供給する。
【００２１】
本実施形態１の画素回路１０によれば、データ線Ｄからデータ電圧Ｖｄａｔａを入力するデータ電圧用トランジスタ（Ｍ１）とは別に、基準電圧電源線（Ｐ３）から基準電圧（Ｖｒｅｆ）を入力する基準電圧用トランジスタ（Ｍ５）を設けたことにより、データ線Ｄから供給される基準電圧（Ｖｒｅｆ）を用いずに閾値電圧Ｖｔｈを検出できる。したがって、閾値電圧Ｖｔｈの検出時に原理的にクロストークが発生しないことにより、高精細化が進んでも閾値電圧検出期間を十分に設定できるので、閾値電圧Ｖｔｈの検出精度を向上できる。
【００２２】
また、スイッチ部１３は、閾値電圧Ｖｔｈを含む電圧をコンデンサ部１２に保持させる際に、１水平走査期間以上の時間にわたって基準電圧用トランジスタ（Ｍ５）をオンかつデータ電圧用トランジスタ（Ｍ１）をオフにすることにより、基準電圧（Ｖｒｅｆ）をコンデンサ部１２へ供給するようにしてもよい。この場合は、閾値電圧検出期間をより十分に設定できるので、閾値電圧Ｖｔｈの検出精度をより向上できる。なお、１水平走査期間内でできるだけ長く、基準電圧用トランジスタ（Ｍ５）をオンかつデータ電圧用トランジスタ（Ｍ１）をオフにするようにしてもよい。
【００２３】
更に、スイッチ部１３は、閾値電圧Ｖｔｈを含む電圧をコンデンサ部１２に保持させる際に、基準電圧（Ｖｒｅｆ）をコンデンサ部１２へ供給することにより、駆動トランジスタ（Ｍ３）を一時的にオンにするようにしてもよい。この場合は、発光素子１１を駆動する前に、毎回、駆動トランジスタ（Ｍ３）に微小な電流を流すことにより、イメージリテンションを抑制できる。
【００２４】
次に、画素回路１０について更に詳しく説明する。
【００２５】
画素回路１０は、データ線Ｄ、第１乃至第４制御線Ｓ１〜Ｓ４及び第１乃至第３電源線Ｐ１〜Ｐ３に電気的に接続され、第１乃至第５トランジスタＭ１〜Ｍ５、第１乃至第２コンデンサ２１，２２及び発光素子１１を備えている。第３電源線Ｐ３が前述の基準電圧電源線（Ｐ３）に相当し、第１、第２、第４及び第５トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５が前述のスイッチ部１３を構成し、第１トランジスタＭ１が前述のデータ電圧用トランジスタ（Ｍ１）に相当し、第５トランジスタＭ５が前述の基準電圧用トランジスタ（Ｍ５）に相当し、第３トランジスタＭ３が前述の駆動トランジスタ（Ｍ３）に相当し、第１及び第２コンデンサ２１，２２が前述のコンデンサ部１２を構成している。
【００２６】
第１トランジスタＭ１は、データ線Ｄに電気的に接続された第１端子と、第２端子と、第１制御線Ｓ１に電気的に接続された制御端子とを有する。第２トランジスタＭ２は、第１電源線Ｐ１に電気的に接続された第１端子と、第２端子と、第２制御線Ｓ２に電気的に接続された制御端子とを有する。
【００２７】
第３トランジスタＭ３は、第２トランジスタＭ２の第２端子に電気的に接続されるとともに前述の駆動トランジスタ（Ｍ３）のソース端子に相当する第１端子と、前述の駆動トランジスタ（Ｍ３）のドレイン端子に相当する第２端子と、第１トランジスタＭ１の第２端子に電気的に接続されるとともに前述の駆動トランジスタ（Ｍ３）のゲート端子に相当する制御端子とを有する。
【００２８】
第４トランジスタＭ４は、第３トランジスタＭ３の第２端子に電気的に接続された第１端子と、第２端子と、第３制御線Ｓ３に電気的に接続された制御端子とを有する。
【００２９】
第５トランジスタＭ５は、第３電源線Ｐ３に電気的に接続された第１端子と、第１トランジスタＭ１の第２端子に電気的に接続された第２端子と、第４制御線Ｓ４に電気的に接続された制御端子とを有する。
【００３０】
第１コンデンサ２１は、第１トランジスタＭ１の第２端子に電気的に接続された第１端子と、第３トランジスタＭ３の第１端子に電気的に接続された第２端子とを有する。
【００３１】
第２コンデンサ２２は、第３電源線Ｐ３に接続された第１端子と、第３トランジスタＭ３の第１端子に電気的に接続された第２端子とを有する。
【００３２】
発光素子１１は、第４トランジスタＭ４の第２端子に電気的に接続された第１端子と、第２電源線Ｐ２に電気的に接続された第２端子とを有する。
【００３３】
ここで、第１制御線Ｓ１は第１制御信号Ｓｃａｎを出力し、第２制御線Ｓ２は第２制御信号ＥＭを出力し、第３制御線Ｓ３は第３制御信号ＢＰを出力し、第４制御線Ｓ４は第４制御信号Ｒｅｓｅｔを出力する。各トランジスタにおいて、第１端子は例えばソース端子及びドレイン端子の一方であり、第２端子は例えばソース端子及びドレイン端子の他方であり、制御端子は例えばゲート端子である。発光素子１１の第１端子はアノード端子及びカソード端子の一方（例えば本実施形態１ではアノード端子）であり、発光素子１１の第２端子はアノード端子及びカソード端子の他方（例えば本実施形態１ではカソード端子）である。
【００３４】
また、第１トランジスタＭ１は、データ線Ｄから供給されるデータ電圧Ｖｄａｔａを、第１コンデンサ２１の第１端子へ選択的に供給するように構成されている。第２トランジスタＭ２は、第１電源線Ｐ１から供給される第１電源電圧ＶＤＤを、第３トランジスタＭ３の第１端子、第１コンデンサ２１の第２端子及び第２コンデンサ２２の第２端子へ選択的に供給するように構成されている。第３トランジスタＭ３は、第１コンデンサ２１の第２端子及び第２コンデンサ２２の第２端子を第４トランジスタＭ４の第１端子に選択的に接続するように構成されている。第４トランジスタＭ４は、第３トランジスタＭ３の第２端子を発光素子１１の第１端子に選択的に接続するように構成されている。第５トランジスタＭ５は、第３電源線Ｐ３から供給されるとともに前述の基準電圧（Ｖｒｅｆ）に相当する第３電源電圧Ｖｒｅｆを、第１コンデンサ２１の第１端子へ選択的に供給するように構成されている。なお、第２電源線Ｐ２は、例えば接地電位である第２電源電圧ＶＳＳを、発光素子１１の第２端子へ供給する。
【００３５】
第１乃至第５トランジスタＭ１〜Ｍ５は、ｐチャネル型トランジスタであり、詳しくはｐチャネル型ＴＦＴである。発光素子１１はＯＬＥＤである。ＯＬＥＤは一般に基板側（ＶＳＳ側）がカソードになるので、そのアノードを駆動トランジスタのドレインに接続するには、駆動トランジスタをｐチャネル型にする必要がある。そうすれば、ＯＬＥＤの抵抗値が時間経過によって変化しても、ＯＬＥＤに常に一定電流を供給できる。
【００３６】
スイッチ部１３を構成する第１、第２、第４及び第５トランジスタＭ１，Ｍ２，Ｍ４，Ｍ５は、線形領域で動作するスイッチ用トランジスタである。第３トランジスタＭ３は、飽和領域で動作する増幅用トランジスタである。
【００３７】
図２は、実施形態１の画素回路を備えた表示装置を示す平面図である。以下、この図面に基づき説明する。
【００３８】
本実施形態１における表示装置３０はＡＭＯＬＥＤである。表示装置３０は、大別して、発光素子を含む複数の画素回路（図１Ａ参照）がマトリクス状に配置されたＴＦＴ基板１００と、発光素子を封止する封止ガラス基板２００と、ＴＦＴ基板１００と封止ガラス基板２００とを接合するガラスフリットシール部３００などで構成される。また、ＴＦＴ基板１００のアクティブマトリクス部１１６の外側のカソード電極形成領域１１４ａの周囲には、ＴＦＴ基板１００の走査線（各制御線）を駆動する走査ドライバ１３１、各画素の発光期間を制御するエミッション制御ドライバ１３２、静電気放電による破損を防ぐデータ線ＥＳＤ（Electro-Static-Discharge）保護回路１３３、高転送レートのストリームを本来の低転送レートの複数のストリームに戻すデマルチプレクサ１３４、データ線を駆動するデータドライバＩＣ１３５などが配置されている。データドライバＩＣ１３５は、異方性導電フィルムを用いてＴＦＴ基板１００に実装される。ＴＦＴ基板１００は、ＦＰＣ（Flexible Printed Circuit）１３６を介して外部の機器と接続される。なお、図２は、本実施形態１における表示装置の一例であり、その形状や構成は適宜変更可能である。
【００３９】
図１Ａと図２との対応関係は次のとおりである。図１Ａにおける第１制御線Ｓ１及び第４制御線Ｓ４は、図２における走査ドライバ１３１に接続されている。図１Ａにおける第２制御線Ｓ２及び第３制御線Ｓ３は、図２におけるエミッション制御ドライバ１３２に接続されている。図１Ａにおけるデータ線Ｄは、図２におけるデマルチプレクサ１３４及びデータドライバＩＣ１３５に接続されている。図１Ａにおける第１乃至第３電源線Ｐ１〜Ｐ３は、図２におけるＦＰＣ１３６を介して外部の電源と接続されている。
【００４０】
図３は、図２の一部を拡大して示す断面図である。以下、この図面に基づき説明する。
【００４１】
ＴＦＴ基板１００は、ガラス基板１０１上に下地絶縁膜１０２を介して形成された低温ポリシリコン（ＬＴＰＳ：Low Temperature Polycrystalline Silicon）等からなるポリシリコン層１０３と、ゲート絶縁膜１０４を介して形成された第１金属層１０５（ゲート電極及びコンデンサ電極）と、層間絶縁膜１０６に形成された開口を介してポリシリコン層１０３に接続される第２金属層１０７（データ線、電源線、ソース及びドレイン電極、コンタクト部）と、平坦化膜１１０を介して素子分離膜１１２の凹部に形成される発光素子１１（アノード電極１１１、有機ＥＬ層１１３、カソード電極１１４及びキャップ層１１５）とから構成される。
【００４２】
ＴＦＴ領域１０８におけるポリシリコン層１０３は、ＬＤＤ（Lightly Doped Drain）構造になっており、左からｐ＋層、ｐ−層、ｉ層、ｐ−層、ｐ＋層である。コンデンサ領域１０９におけるポリシリコン層１０３はｐ＋層である。
【００４３】
発光素子１１と封止ガラス基板２００との間には乾燥空気３０１が封入され、これらがガラスフリットシール部３００（図２）によって封止されることにより、表示装置３０が形成される。この発光素子１１はトップエミッション構造であり、発光素子１１と封止ガラス基板２００とは所定の間隔に設定されるとともに、封止ガラス基板２００の光出射面側にλ／４位相差板２０１と偏光板２０２とが形成され、外部から入射した光の反射が抑制されるようになっている。
【００４４】
なお、図３では、発光素子１１の各放射光が、封止ガラス基板２００を介して外部に放射されるトップエミッション構造を示したが、ガラス基板１０１を介して外部に放射されるボトムエミッション構造とすることもできる。
【００４５】
図４Ａ乃至図７Ｂは本実施形態１の画素回路の動作（駆動方法）を示し、図４Ａ、図５Ａ、図６Ａ及び図７Ａは第１乃至第４期間における回路図であり、図４Ｂ、図５Ｂ、図６Ｂ及び図７Ｂは第１乃至第４期間におけるタイミング図である。以下、図１Ａ及びに図１Ｂに図４Ａ乃至図７Ｂを加えて、本実施形態１の画素回路の動作（駆動方法）について説明する。
【００４６】
なお、図４Ａ、図５Ａ、図６Ａ及び図７Ａでは、見やすくするために、図１Ａで付した符号の一部を省略している。図４Ａ、図５Ａ、図６Ａ及び図７Ａ中の「×」印は、オフ状態のトランジスタを示す。画素回路の駆動方法によって画素回路が動作するので、画素回路の動作（駆動方法）と表記している。
【００４７】
まず、図１Ａ及び図１Ｂに基づき、画素回路１０の駆動方法の概要を説明する。画素回路１０の駆動方法は、次の第１乃至第４期間Ｔ１〜Ｔ４を含む。このとき、スイッチ部１３は、次のように動作する。
【００４８】
第１期間Ｔ１に、コンデンサ部１２に保持された電圧を初期化する。
第１期間Ｔ１の後の第２期間Ｔ２に、基準電圧用トランジスタ（Ｍ５）をオンにして駆動トランジスタ（Ｍ１）の閾値電圧Ｖｔｈを含む電圧をコンデンサ部１２に保持させる。
第２期間Ｔ２の後の第３期間Ｔ３に、データ電圧用トランジスタ（Ｍ１）をオンにして、データ電圧Ｖｄａｔａをコンデンサ部１２に供給して、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部１２に保持させる。
第３期間Ｔ３の後の第４期間Ｔ４に、駆動トランジスタ（Ｍ３）にコンデンサ部１２で保持された電圧を印加することにより、データ電圧Ｖｄａｔａに応じた電流を発光素子１１へ供給する。
【００４９】
より詳しく言えば、第１期間Ｔ１に、コンデンサ部１２に保持された電圧を初期化する。
第２期間Ｔ２に、基準電圧用トランジスタ（Ｍ５）をオンかつデータ電圧用トランジスタ（Ｍ１）をオフにすることにより、駆動トランジスタ（Ｍ３）の閾値電圧Ｖｔｈを含む電圧をコンデンサ部１２に保持させる。
第３期間Ｔ３に、基準電圧用トランジスタ（Ｍ５）をオフかつデータ電圧用トランジスタ（Ｍ１）をオンにすることにより、データ電圧Ｖｄａｔａをコンデンサ部１２に供給して、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧をコンデンサ部１２に保持させる。
第４期間Ｔ４に、駆動トランジスタ（Ｍ３）のゲート端子とソース端子との間にコンデンサ部１２で保持された電圧を印加することにより、データ電圧Ｖｄａｔａに応じた電流を発光素子１１へ供給する。
【００５０】
次に、各期間ごとに詳しく説明する。
【００５１】
図４Ａ及び図４Ｂに示す第１期間Ｔ１では、第１トランジスタＭ１及び第４トランジスタＭ４をオフにし、第２トランジスタＭ２、第３トランジスタＭ３及び第５トランジスタＭ５をオンにするように第１乃至第４制御線Ｓ１〜Ｓ４の電圧を設定する。
【００５２】
このとき、このとき、ノードＡの電圧ＶＡは第５トランジスタＭ５を介して第３電源電圧Ｖｒｅｆとなり、ノードＢの電圧ＶＢは第２トランジスタＭ２を介して第１電源電圧ＶＤＤとなる。つまり、ノードＡの電圧ＶＡ及びノードＢの電圧ＶＢは次式のようになり、第１及び第２コンデンサ２１，２２に保持された電圧が初期化される。
ＶＡ＝Ｖｒｅｆ
ＶＢ＝ＶＤＤ
【００５３】
図５Ａ及び図５Ｂに示す第２期間Ｔ２では、第１トランジスタＭ１及び第２トランジスタＭ２をオフにし、第３トランジスタＭ３、第４トランジスタＭ４及び第５トランジスタＭ５をオンにするように第１乃至第４制御線Ｓ１〜Ｓ４の電圧を設定する。
【００５４】
このとき、ノードＡの電圧ＶＡは第５トランジスタＭ５を介して第３電源電圧Ｖｒｅｆとなる。そのため、第１及び第２コンデンサ２１，２２に保持された電荷が第３トランジスタＭ３及び第４トランジスタＭ４を介して放電されることにより、第３トランジスタＭ３から電流ｉが流れるので、ノードＢの電圧ＶＢは第１電源電圧ＶＤＤから低下する。ノードＢの電圧ＶＢが低下してＶｒｅｆ＋Ｖｔｈになると、第３トランジスタＭ３がオフとなる。つまり、ノードＡの電圧ＶＡ及びノードＢの電圧ＶＢは次式のようになり、第３トランジスタＭ３の閾値電圧Ｖｔｈを含む電圧が第１及び第２コンデンサ２１，２２に保持される。このように、本実施形態１では、ソースフォロア型の閾値電圧検出を用いている。
ＶＡ＝Ｖｒｅｆ
ＶＢ＝Ｖｒｅｆ＋Ｖｔｈ
【００５５】
閾値電圧検出に必要な基準電圧である第３電源電圧Ｖｒｅｆは、第５トランジスタＭ５を介してデータ線Ｄとは別の第３電源線Ｐ３から供給される。したがって、閾値電圧検出中は、データ線Ｄの影響を受けないので、原理的にクロストークを生じない。そのため、Ｎ（自然数）×Ｈ（水平走査期間）分の時間で閾値電圧Ｖｔｈを検出できる。よって、十分な時間で閾値電圧Ｖｔｈを検出できることにより、正確な閾値電圧Ｖｔｈが得られるので、閾値電圧Ｖｔｈの補償性能が高い。なお、本実施形態１はＮ＝２の場合である。
【００５６】
また、閾値電圧検出時に駆動トランジスタである第３トランジスタＭ３が一時的にオンになる。そのため、発光素子１１を駆動する前に、毎回、第３トランジスタＭ３に微小な電流ｉを流すことができる。この微小な電流ｉが、第３トランジスタＭ３のヒステリシス特性が初期化されることを防ぐのに十分な量であれば、データ信号のレベルに関係なく常に同じ特性で駆動することができる。したがって、イメージリテンションが発生しない。
【００５７】
図６Ａ及び図６Ｂに示す第３期間Ｔ３では、第２トランジスタＭ２、第４トランジスタＭ４及び第５トランジスタＭ５をオフにし、第１トランジスタＭ１及び第３トランジスタＭ３をオンにするように第１乃至第４制御線Ｓ１〜Ｓ４の電圧を設定し、かつ、データ線Ｄからデータ電圧Ｖｄａｔａを供給する。
【００５８】
このとき、ノードＡの電圧ＶＡは第１トランジスタＭ１を介してデータ電圧Ｖｄａｔａとなる。一方、第１及び第２コンデンサ２１，２２の容量値をそれぞれＣ１，Ｃ２とすると、ノードＢの電圧ＶＢは、直列接続された第１及び第２コンデンサ２１，２２の分圧であるＫ（Ｖｄａｔａ−Ｖｒｅｆ）だけ上昇して次式のようになる。つまり、データ電圧Ｖｄａｔａを第１及び第２コンデンサ２１，２２に供給することにより、閾値電圧Ｖｔｈ及びデータ電圧Ｖｄａｔａを含む電圧を第１及び第２コンデンサ２１，２２に保持させる。
ＶＡ＝Ｖｄａｔａ
ＶＢ＝Ｖｒｅｆ＋Ｖｔｈ＋Ｋ（Ｖｄａｔａ−Ｖｒｅｆ）
Ｋ＝Ｃ１／（Ｃ１＋Ｃ２）
ここで、Ｃ１＜Ｃ２すなわちＫ＜１／２とする。その理由は、後述する式からわかるように、第３トランジスタＭ３に印加されるＶｄａｔａの項を大きくするためである。
【００５９】
図７Ａ及び図７Ｂに示す第４期間Ｔ４では、第１トランジスタＭ１及び第５トランジスタＭ５をオフにし、第２トランジスタＭ２、第３トランジスタＭ３及び第４トランジスタＭ４をオンにするように第１乃至第４制御線Ｓ１〜Ｓ４の電圧を設定する。
【００６０】
このとき、ノードＢの電圧ＶＢは第２トランジスタＭ２を介して第１電源電圧ＶＤＤとなる。一方、ノードＡの電圧ＶＡは、第１電源電圧ＶＤＤから第３期間Ｔ３での電圧ＶＢを引いた分が、第３期間Ｔ３での電圧ＶＡに加わって次式のようになる。
ＶＡ＝Ｖｄａｔａ＋（ＶＤＤ−Ｖｒｅｆ−Ｖｔｈ−Ｋ（Ｖｄａｔａ−Ｖｒｅｆ））
＝（１−Ｋ）Ｖｄａｔａ＋（Ｋ−１）Ｖｒｅｆ−Ｖｔｈ＋ＶＤＤ
ＶＢ＝ＶＤＤ
【００６１】
これにより、第３トランジスタＭ３のゲート端子とソース端子との間に印加される電圧はＶＢ−ＶＡであるから、そのドレイン端子に流れる電流Ｉは次式で与えられる。
Ｉ＝１／２β（（ＶＢ−ＶＡ）−Ｖｔｈ）２
＝１／２β（ＶＤＤ−（（１−Ｋ）Ｖｄａｔａ＋（Ｋ−１）Ｖｒｅｆ−Ｖｔｈ＋ＶＤＤ）−Ｖｔｈ）２
＝１／２β（（１−Ｋ）Ｖｒｅｆ−（１−Ｋ）Ｖｄａｔａ）２
【００６２】
上式からわかるように、電流Ｉは、閾値電圧Ｖｔｈの項を含まないので、閾値電圧Ｖｔｈのバラツキ及び変動の影響を受けない。これが、画素回路１０の閾値電圧Ｖｔｈバラツキ補償機能である。なお、上式中のβは、第３トランジスタＭ３の構造及び材質によって決まる定数である。
【００６３】
以上のように、第４期間Ｔ４では、第３トランジスタＭ３のゲート端子とソース端子との間に第１及び第２コンデンサ２１，２２で保持された電圧を印加することにより、データ電圧Ｖｄａｔａに応じた電流Ｉを発光素子１１へ供給する。
【００６４】
なお、ＶＤＤ＞Ｖｒｅｆ＞ＶＳＳが成り立ち、例えばＶＤＤ＝１０Ｖ、ＶＳＳ＝０Ｖ、Ｖｒｅｆ＝７〜８Ｖ、Ｖｄａｔａ＝１〜６Ｖである。
【００６５】
換言すると、本実施形態１の効果は次のとおりである。１）閾値電圧検出期間を独立に制御できる回路になっているため、閾値電圧を十分に長い時間をとって精度良く検出できる。したがって、表示ムラの補償能力が高く、より均一な表示特性が得られる。２）閾値電圧検出期間中にデータ信号の変化の影響を受けないため、原理的にクロストークを生じない。３）ＯＬＥＤ駆動用のトランジスタに、ＯＬＥＤを駆動する度に毎回微小な電流を流すことにより、イメージリテンションの問題を生じない。４）以上のように、閾値電圧のバラツキや変動に対する補償能力が高く、しかもクロストークも生じないので、高画質化を実現できる。また、後述するようにデマルチプレクサの適用も容易であるため、データドライバＩＣの出力ピン数も減らすことができて実用的である。
【００６６】
＜実施形態２＞
図８は、実施形態２の画素回路の構成を示す回路図である。図９は、実施形態２の画素回路の動作を示すタイミング図である。以下、これらの図面に基づき説明する。
【００６７】
本実施形態２は、閾値電圧検出期間である第２期間Ｔ２の長さのみが実施形態１と異なる。そのため、データ線の延伸方向に隣接した二つの画素回路１０＿ｎ，１０＿ｎ＋１の構成は、実施形態１の画素回路の構成と同じである。なお、図８では、見やすくするために、図１Ａで付した符号の一部を省略している。
【００６８】
画素回路１０＿ｎには、第１制御信号Ｓｃａｎ＿ｎ、第２制御信号ＥＭ＿ｎ、第３制御信号ＢＰ＿ｎ、第４制御信号Ｒｅｓｅｔ＿ｎが出力される。画素回路１０＿ｎ＋１には、第１制御信号Ｓｃａｎ＿ｎ＋１、第２制御信号ＥＭ＿ｎ＋１、第３制御信号ＢＰ＿ｎ＋１、第４制御信号Ｒｅｓｅｔ＿ｎ＋１が出力される。第１制御信号Ｓｃａｎ＿ｎ＋１等は、第１制御信号Ｓｃａｎ＿ｎ等から１水平走査期間１Ｈ分遅れて出力される。
【００６９】
閾値電圧検出期間である第２期間Ｔ２は、実施形態１では２水平走査期間２Ｈであるのに対して、本実施形態２ではその二倍の４水平走査期間４Ｈになっている。したがって、閾値電圧検出期間をより十分に確保できるので、閾値電圧補償性能をより向上できる。なお、閾値電圧検出期間は、２水平走査期間２Ｈや４水平走査期間４Ｈに限らず、例えば８水平走査期間８Ｈや１６水平走査期間１６Ｈにしてもよい。
【００７０】
本実施形態２のその他の構成、作用及び効果は、実施形態１のそれらと同様である。
【００７１】
＜実施形態３＞
図１０Ａは実施形態３の表示装置の一部を示す回路図であり、図１０Ｂは実施形態３の表示装置の動作を示すタイミング図である。以下、これらの図面に基づき説明する。
【００７２】
本実施形態３の表示装置は、デマルチプレクサ１３４に特徴を有する。図１０Ａに示すデマルチプレクサ１３４は１画素分である。実施形態１の画素回路をサブ画素とした場合、ＲＧＢの三つのサブ画素から１画素が構成される。各画素回路は、例えばＲＧＢ縦ストライプ方式の配列構造になっている。
【００７３】
デマルチプレクサ１３４は、三つの画素回路にそれぞれ接続する三本のデータ線Ｄｎｒ，Ｄｎｇ，Ｄｎｂの中から一本のデータ線を順次選択し、選択された一本のデータ線をデータ電圧Ｖｄａｔａの供給源（図２に示すデータドライバＩＣ１３５）に接続された他の一本のデータ線Ｄｎに接続する。データ線Ｄｎｒ，Ｄｎｇ，Ｄｎｂは、それぞれ図１Ａにおけるデータ線Ｄに相当する。
【００７４】
デマルチプレクサ１３４は、１画素につき三つのスイッチ用のトランジスタＭｎｒ、Ｍｎｇ，Ｍｎｂを有する。トランジスタＭｎｒ、Ｍｎｇ，Ｍｎｂはそれぞれ、第５制御信号Ｒ＿ｓｅｔ，Ｇ＿ｓｅｔ，Ｇ＿ｓｅｔによって、三本のデータ線Ｄｎｒ，Ｄｎｇ，Ｄｎｂを選択的に一本のデータ線Ｄｎに接続する。データ線Ｄｎからは、トランジスタＭｎｒを介してデータ線Ｄｎｒへデータ電圧Ｒｎが出力され、トランジスタＭｎｇを介してデータ線Ｄｎｇへデータ電圧Ｒｇが出力され、トランジスタＭｎｂを介してデータ線Ｄｎｂへデータ電圧Ｒｂが出力される。
【００７５】
第５制御信号Ｒ＿ｓｅｔ，Ｇ＿ｓｅｔ，Ｇ＿ｓｅｔは、互いに重ならないように時間をずらして１水平走査期間１Ｈ内に出力される。全てのデータ線Ｄｎｒ，Ｄｎｇ，Ｄｎｂのデータ電圧Ｒｒ，Ｒｇ，Ｒｂが確定してから、トランジスタＭ１（図１Ａ）をオンにする。デマルチプレクサ１３４を用いることにより、データドライバＩＣ１３５（図２）のデータ線Ｄの総数を削減できる。
【００７６】
一本のデータ線から出力されたデータ電圧を三本のデータ線へ分けるデマルチプレクサを用いた既存の画素回路では、閾値電圧検出及びデータ書き込みの両方を１水平走査期間内にする必要があった。ところが、高精細化に伴う走査線数の増加により、１水平走査期間が短くなると、データ線一本当たりの書き込み時間が短くなってデータ書き込みが不十分となる。
【００７７】
これに対し、本実施形態３の表示装置では、実施形態１の画素回路を用いたことにより、１水平走査期間１Ｈのほぼ全体（第３期間Ｔ３）をデマルチプレクサ１３４によるデータ書き込みに利用できるので、第５制御信号Ｒ＿ｓｅｔ，Ｇ＿ｓｅｔ，Ｇ＿ｓｅｔのパルス幅を十分にとることができ、これにより表示性能を向上できる。
【００７８】
本実施形態３のその他の構成、作用及び効果は、実施形態１、２のそれらと同様である。
【００７９】
＜総括＞
以上、本発明を上記各実施形態に即して説明したが、本発明は、上記各実施形態の構成や動作にのみ限定されるものではなく、本発明の範囲内で当業者であればなし得ることが可能な各種変形及び修正を含むことはもちろんである。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
【００８０】
例えば、各実施形態では全てのトランジスタをｐチャネル型としたが、これに限らず、一部又は全部のトランジスタをｎチャネル型としもよい。このとき、ＯＬＥＤの駆動トランジスタをｎチャネル型とした場合は、そのドレイン端子にＯＬＥＤのカソード端子が接続されるようにＯＬＥＤの導通方向を逆向きにする。トランジスタを構成する半導体材料は、ＬＴＰＳなどのシリコンに限らず、ＩＧＺＯ（Indium Gallium Zinc Oxide）などの酸化物半導体を用いてもよい。また、スイッチ部は、ソースフォロワ型の閾値電圧検出構造としたが、ダイオード接続型の閾値電圧検出構造としてもよい。
【００８１】
上記の実施形態の一部又は全部は以下の付記のようにも記載され得るが、本発明は以下の構成に限定されるものではない。
【００８２】
［付記１］発光素子と、
印加された電圧に応じた電流を前記発光素子へ供給する駆動トランジスタと、
前記駆動トランジスタの閾値電圧及びデータ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタに印加するコンデンサ部と、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させるスイッチ部と、
を備えた画素回路において、
前記スイッチ部は、基準電圧電源線から基準電圧を入力する基準電圧用トランジスタと、データ線から前記データ電圧を入力するデータ電圧用トランジスタとを有する、
ことを特徴とする画素回路。
【００８３】
［付記２］付記１記載の画素回路において、
前記駆動トランジスタは、ゲート端子、ソース端子及びドレイン端子を有し、これらのゲート端子とソース端子との間に印加された電圧に応じた電流を、前記ドレイン端子に接続された前記発光素子へ供給し、
前記コンデンサ部は、前記閾値電圧及び前記データ電圧を含む電圧を保持し、この電圧を前記駆動トランジスタの前記ゲート端子と前記ソース端子との間に印加し、
前記スイッチ部は、
前記基準電圧用トランジスタ及び前記データ電圧用トランジスタを含む複数のトランジスタを有し、これらのトランジスタのスイッチング動作によって、前記コンデンサ部に、前記閾値電圧を含む電圧を保持させ、その後に前記閾値電圧及び前記データ電圧を含む電圧を保持させ、かつ、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記基準電圧を前記コンデンサ部へ供給し、
前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧用トランジスタをオフかつ前記データ電圧用トランジスタをオンにすることにより、前記データ電圧を前記コンデンサ部へ供給する、
ことを特徴とする画素回路。
【００８４】
［付記３］付記２記載の画素回路において、
前記スイッチ部は、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、１水平走査期間以上の時間にわたって前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記基準電圧を前記コンデンサ部へ供給する、
ことを特徴とする画素回路。
【００８５】
［付記４］付記２又は３記載の画素回路において、
前記スイッチ部は、
前記閾値電圧を含む電圧を前記コンデンサ部に保持させる際に、前記基準電圧を前記コンデンサ部へ供給することにより、前記駆動トランジスタを一時的にオンにする、
ことを特徴とする画素回路。
【００８６】
［付記５］付記２乃至４のいずれか一つに記載の画素回路において、
前記データ線、第１乃至第４制御線及び第１乃至第３電源線に電気的に接続され、第１乃至第５トランジスタ、第１乃至第２コンデンサ及び前記発光素子を備え、
前記第３電源線が前記基準電圧電源線に相当し、前記第１、第２、第４及び第５トランジスタが前記スイッチ部を構成し、前記第１トランジスタが前記データ電圧用トランジスタに相当し、前記第５トランジスタが前記基準電圧用トランジスタに相当し、前記第３トランジスタが前記駆動トランジスタに相当し、前記第１及び第２コンデンサが前記コンデンサ部を構成し、
前記第１トランジスタは、前記データ線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第２トランジスタは、前記第１電源線に電気的に接続された第１端子と、第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第２トランジスタの前記第２端子に電気的に接続されるとともに前記ソース端子に相当する第１端子と、前記ドレイン端子に相当する第２端子と、前記第１トランジスタの前記第２端子に電気的に接続されるとともに前記ゲート端子に相当する制御端子とを有し、
前記第４トランジスタは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、第２端子と、前記第３制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第３電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第２端子に電気的に接続された第２端子と、前記第４制御線に電気的に接続された制御端子とを有し、
前記第１コンデンサは、前記第１トランジスタの前記第２端子に電気的に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記第２コンデンサは、前記第３電源線に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記発光素子は、前記第４トランジスタの前記第２端子に電気的に接続された第１端子と、前記第２電源線に電気的に接続された第２端子とを有する、
ことを特徴とする画素回路。
【００８７】
［付記６］付記５記載の画素回路において、
前記第１トランジスタは、前記データ線から供給される前記データ電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成され、
前記第２トランジスタは、前記第１電源線から供給される第１電源電圧を、前記第３トランジスタの前記第１端子、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子へ選択的に供給するように構成され、
前記第３トランジスタは、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子を前記第４トランジスタの前記第１端子に選択的に接続するように構成され、
前記第４トランジスタは、前記第３トランジスタの前記第２端子を前記発光素子の前記第１端子に選択的に接続するように構成され、
前記第５トランジスタは、前記第３電源線から供給されるとともに前記基準電圧に相当する第３電源電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成されている、
ことを特徴とする画素回路。
【００８８】
［付記７］データ線、第１乃至第４制御線及び第１乃至第３電源線に電気的に接続され、第１乃至第５トランジスタ、第１乃至第２コンデンサ及び発光素子を備えた画素回路であって、
前記第１トランジスタは、前記データ線に電気的に接続された第１端子と、第２端子と、前記第１制御線に電気的に接続された制御端子とを有し、
前記第２トランジスタは、前記第１電源線に電気的に接続された第１端子と、第２端子と、前記第２制御線に電気的に接続された制御端子とを有し、
前記第３トランジスタは、前記第２トランジスタの前記第２端子に電気的に接続された第１端子と、第２端子と、前記第１トランジスタの前記第２端子に電気的に接続された制御端子とを有し、
前記第４トランジスタは、前記第３トランジスタの前記第２端子に電気的に接続された第１端子と、第２端子と、前記第３制御線に電気的に接続された制御端子とを有し、
前記第５トランジスタは、前記第３電源線に電気的に接続された第１端子と、前記第１トランジスタの前記第２端子に電気的に接続された第２端子と、前記第４制御線に電気的に接続された制御端子とを有し、
前記第１コンデンサは、前記第１トランジスタの前記第２端子に電気的に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記第２コンデンサは、前記第３電源線に接続された第１端子と、前記第３トランジスタの前記第１端子に電気的に接続された第２端子とを有し、
前記発光素子は、前記第４トランジスタの前記第２端子に電気的に接続された第１端子と、前記第２電源線に電気的に接続された第２端子とを有する、
ことを特徴とする画素回路。
【００８９】
［付記８］付記７記載の画素回路において、
前記第１トランジスタは、前記データ線から供給されるデータ電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成され、
前記第２トランジスタは、前記第１電源線から供給される第１電源電圧を、前記第３トランジスタの前記第１端子、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子へ選択的に供給するように構成され、
前記第３トランジスタは、前記第１コンデンサの前記第２端子及び前記第２コンデンサの前記第２端子を前記第４トランジスタの前記第１端子に選択的に接続するように構成され、
前記第４トランジスタは、前記第３トランジスタの第２端子を前記発光素子の前記第１端子に選択的に接続するように構成され、
前記第５トランジスタは、前記第３電源線から供給される第３電源電圧を、前記第１コンデンサの前記第１端子へ選択的に供給するように構成されている、
ことを特徴とする画素回路。
【００９０】
［付記９］付記５乃至８のいずか一つに記載の画素回路において、
前記第１乃至第５トランジスタはｐチャネル型トランジスタである、
ことを特徴とする画素回路。
【００９１】
［付記１０］付記１乃至９のいずれか一つに記載の画素回路において、
前記発光素子は有機発光ダイオードである、
ことを特徴とする画素回路。
【００９２】
［付記１１］マトリクス状に配置された複数の付記１乃至９のいずれか一つに記載の画素回路を、
備えたことを特徴とする表示装置。
【００９３】
［付記１２］付記１１記載の表示装置において、
前記画素回路をサブ画素とした場合、２以上の一定数の前記サブ画素から１画素が構成されるとき、一定数の前記画素回路にそれぞれ接続する一定数の前記データ線の中から一本のデータ線を順次選択し、選択された一本の前記データ線を前記データ電圧の供給源に接続された他の一本のデータ線に接続するデマルチプレクサを、
更に備えたことを特徴とする表示装置。
【００９４】
［付記１３］第１乃至第４期間を含み、付記１記載の画素回路を駆動する方法であって、
前記スイッチ部は、
前記第１期間に、前記コンデンサ部に保持された電圧を初期化し、
前記第１期間の後の前記第２期間に、前記基準電圧用トランジスタをオンにして前記駆動トランジスタの前記閾値電圧を含む電圧を前記コンデンサ部に保持させ、
前記第２期間の後の前記第３期間に、前記データ電圧用トランジスタをオンにして、前記データ電圧を前記コンデンサ部に供給して、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、
前記第３期間の後の前記第４期間に、前記駆動トランジスタに前記コンデンサ部で保持された電圧を印加することにより、前記データ電圧に応じた電流を前記発光素子へ供給する、
ことを特徴とする画素回路の駆動方法。
【００９５】
［付記１４］第１乃至第４期間を含み、付記２乃至４のいずれか一つに記載の画素回路を駆動する方法であって、
前記スイッチ部は、
前記第１期間に、前記コンデンサ部に保持された電圧を初期化し、
前記第１期間の後の前記第２期間に、前記基準電圧用トランジスタをオンかつ前記データ電圧用トランジスタをオフにすることにより、前記駆動トランジスタの前記閾値電圧を含む電圧を前記コンデンサ部に保持させ、
前記第２期間の後の前記第３期間に、前記基準電圧用トランジスタをオフかつ前記データ電圧用トランジスタをオンにすることにより、前記データ電圧を前記コンデンサ部に供給して、前記閾値電圧及び前記データ電圧を含む電圧を前記コンデンサ部に保持させ、
前記第３期間の後の前記第４期間に、前記駆動トランジスタのゲート端子とソース端子との間に前記コンデンサ部で保持された電圧を印加することにより、前記データ電圧に応じた電流を前記発光素子へ供給する、
ことを特徴とする画素回路の駆動方法。
【００９６】
［付記１５］第１乃至第４期間を含み、付記５乃至１０のいずれか一つに記載の画素回路を駆動する方法であって、
前記第１期間では、前記第１トランジスタ及び前記第４トランジスタをオフにし、前記第２トランジスタ、前記第３トランジスタ及び前記第５トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定し、
前記第１期間の後の前記第２期間では、前記第１トランジスタ及び前記第２トランジスタをオフにし、前記第３トランジスタ、前記第４トランジスタ及び前記第５トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定し、
前記第２期間の後の前記第３期間では、前記第２トランジスタ、前記第４トランジスタ及び前記第５トランジスタをオフにし、前記第１トランジスタ及び前記第３トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定し、かつ、前記データ線からデータ電圧を供給し、
前記第３期間の後の前記第４期間では、前記第１トランジスタ及び前記第５トランジスタをオフにし、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタをオンにするように前記第１乃至第４制御線の電圧を設定する、
ことを特徴とする画素回路の駆動方法。
【００９７】
［付記１６］付記１３乃至１５のいずれか一つに記載の画素回路の駆動方法において、
前記第２期間は１水平走査期間以上の時間である、
ことを特徴とする画素回路の駆動方法。
【符号の説明】
【００９８】
＜実施形態１＞
１０  画素回路
１１  発光素子
１２  コンデンサ部
１３  スイッチ部
２１  第１コンデンサ
２２  第２コンデンサ
Ｍ１  第１トランジスタ（データ電圧用トランジスタ）
Ｍ２  第２トランジスタ
Ｍ３  第３トランジスタ
Ｍ４  第４トランジスタ
Ｍ５  第５トランジスタ（基準電圧用トランジスタ）
Ｄ  データ線
Ｐ１  第１電源線
Ｐ２  第２電源線
Ｐ３  第３電源線
Ｓ１  第１制御線
Ｓ２  第２制御線
Ｓ３  第３制御線
Ｓ４  第４制御線
Ａ，Ｂ  ノード
Ｖｄａｔａ  データ電圧
ＶＤＤ  第１電源電圧
ＶＳＳ  第２電源電圧
Ｖｒｅｆ  第３電源電圧（基準電圧）
Ｓｃａｎ  第１制御信号
ＥＭ  第２制御信号
ＢＰ  第３制御信号
Ｒｅｓｅｔ  第４制御信号
３０  表示装置
１００  ＴＦＴ基板
１０１  ガラス基板
１０２  下地絶縁膜
１０３  ポリシリコン層
１０４  ゲート絶縁膜
１０５  第１金属層
１０６  層間絶縁膜
１０７  第２金属層
１０８  ＴＦＴ領域
１０９  コンデンサ領域
１１０  平坦化膜
１１１  アノード電極
１１２  素子分離膜
１１３  有機ＥＬ層
１１４  カソード電極
１１４ａ  カソード電極形成領域
１１５  キャップ層
１１６  アクティブマトリクス部
１３１  走査ドライバ
１３２  エミッション制御ドライバ
１３３  データ線ＥＳＤ保護回路
１３４  デマルチプレクサ
１３５  データドライバＩＣ
１３６  ＦＰＣ
２００  封止ガラス基板
２０１  λ／４位相差板
２０２  偏光板
３００  ガラスフリットシール部
３０１  乾燥空気
＜実施形態２＞
１０＿ｎ，１０＿ｎ＋１  画素回路
Ｓｃａｎ＿ｎ，Ｓｃａｎ＿ｎ＋１  第１制御信号
ＥＭ＿ｎ，ＥＭ＿ｎ＋１  第２制御信号
ＢＰ＿ｎ，ＢＰ＿ｎ＋１  第３制御信号
Ｒｅｓｅｔ＿ｎ，Ｒｅｓｅｔ＿ｎ＋１  第４制御信号
＜実施形態３＞
Ｄｎ，Ｄｎｒ，Ｄｎｇ，Ｄｎｂ  データ線
Ｍｎｒ、Ｍｎｇ，Ｍｎｂ  トランジスタ
Ｒｒ，Ｒｇ，Ｒｂ  データ電圧
Ｒ＿ｓｅｔ，Ｇ＿ｓｅｔ，Ｇ＿ｓｅｔ  第５制御信号
＜関連技術＞
９００  画素回路
９０１  スイッチＴＦＴ
９０２  駆動ＴＦＴ
９０３  コンデンサ
９０４  ＯＬＥＤ
９０５  走査線
９０６  データ線
９０７，９０８  電力供給線
【図１Ｂ】
2016062076.tif 000003
【図１Ａ】
2016062076.tif 000004
【図２】
2016062076.tif 000005
【図３】
2016062076.tif 000006
【図４Ｂ】
2016062076.tif 000007
【図４Ａ】
2016062076.tif 000008
【図５Ｂ】
2016062076.tif 000009
【図５Ａ】
2016062076.tif 000010
【図６Ｂ】
2016062076.tif 000011
【図６Ａ】
2016062076.tif 000012
【図７Ｂ】
2016062076.tif 000013
【図７Ａ】
2016062076.tif 000014
【図８】
2016062076.tif 000015
【図９】
2016062076.tif 000016
【図１０Ｂ】
2016062076.tif 000017
【図１０Ａ】
2016062076.tif 000018
【図１１Ａ】
2016062076.tif 000019
【図１１Ｂ】
2016062076.tif 000020
【図１１Ｃ】
2016062076.tif 000021