(57)【要約】【課題】読み出し動作を高速化することができる半導体記憶装置を提供する。【解決手段】一実施形態の半導体記憶装置は、第１入力部と第１出力部を有するインバータＩＶ１と、第２入力部と第２出力部を有し、第２入力部が第１出力部に接続され、第２出力部が第１入力部に接続されたインバータＩＶ２とを有するＳＲＡＭセル１０と、インバータＩＶ１の第１出力部に転送トランジスタＮ３を介して接続されたビット線ＢＬｔと、インバータＩＶ２の第２出力部に転送トランジスタＮ４を介して接続されたビット線ＢＬｂと、ビット線ＢＬｔにドレインが接続され、ビット線ＢＬｂにゲートが接続されたｐチャネルＭＯＳトランジスタＰ６と、ビット線ＢＬｂにドレインが接続され、ビット線ＢＬｔにゲートが接続されたｐチャネルＭＯＳトランジスタＰ７とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１入力部と第１出力部を有する第１のインバータと、第２入力部と第２出力部を有し、前記第２入力部が前記第１出力部に接続され、前記第２出力部が前記第１入力部に接続された第２のインバータとを有するメモリセルと、
前記第１のインバータの前記第１出力部に第１の転送トランジスタを介して接続された第１のビット線と、
前記第２のインバータの前記第２出力部に第２の転送トランジスタを介して接続された第２のビット線と、
前記第１のビット線にドレインが接続され、前記第２のビット線にゲートが接続された第１のｐチャネルＭＯＳトランジスタと、
前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のｐチャネルＭＯＳトランジスタと、
を具備する半導体記憶装置。
【請求項２】
前記メモリセルの読み出し動作時に、前記第１のビット線が第１電圧であり、前記第２のビット線が第２電圧であるとき、前記第１のビット線の前記第１電圧が前記第２のｐチャネルＭＯＳトランジスタのゲートに供給され、前記第２のｐチャネルＭＯＳトランジスタがオン状態またはオフ状態のいずれかの状態になる請求項１に記載の半導体記憶装置。
【請求項３】
前記第２電圧が前記第１電圧より高い電圧であるとき、前記第２のｐチャネルＭＯＳトランジスタはオン状態になり、前記第２のビット線に前記第２電圧を供給する請求項２に記載の半導体記憶装置。
【請求項４】
前記第２電圧が前記第１電圧より低い電圧であるとき、前記第２のｐチャネルＭＯＳトランジスタはオフ状態になり、前記第２のビット線への前記第２電圧の供給を停止する請求項２に記載の半導体記憶装置。
【請求項５】
第１入力部と第１出力部を有する第１のインバータと、第２入力部と第２出力部を有し、前記第２入力部が前記第１出力部に接続され、前記第２出力部が前記第１入力部に接続された第２のインバータとを有する第１のメモリセルと、  
前記第１のインバータの前記第１出力部に第１の転送トランジスタを介して接続された第１のビット線と、
前記第２のインバータの前記第２出力部に第２の転送トランジスタを介して接続された第２のビット線と、
第３入力部と第３出力部を有する第３のインバータと、第４入力部と第４出力部を有し、前記第４入力部が前記第３出力部に接続され、前記第４出力部が前記第３入力部に接続された第４のインバータとを有する第２のメモリセルと、
前記第２のメモリセルからの信号電圧を遅延する遅延回路と、
前記第１のメモリセルの読み出し動作時に、前記第１のビット線が第１電圧であり、前記第２のビット線が前記第１電圧より高い第２電圧であるとき、前記遅延回路からの前記信号電圧に応じて前記第２のビット線に前記第２電圧を供給する保持回路と、
を具備する半導体記憶装置。
【請求項６】
前記保持回路は、前記第１のメモリセルの読み出し動作時に、前記第１のビット線が前記第２電圧であり、前記第２のビット線が前記第１電圧であるとき、前記第２のビット線への前記第２電圧の供給を停止する請求項５に記載の半導体記憶装置。
【請求項７】
前記保持回路は、
前記第２のビット線に入力部が接続された第５のインバータと、
前記遅延回路から出力された前記信号電圧がゲートに入力され、ソースに前記第２電圧が供給された第１のｐチャネルＭＯＳトランジスタと、
前記第１のｐチャネルＭＯＳトランジスタのドレインにソースが接続され、ドレインが前記第５のインバータの前記入力部に接続され、ゲートが前記第５のインバータの出力部に接続された第２のｐチャネルＭＯＳトランジスタと、
を備える請求項５または６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置、例えばＳＲＡＭ（static random access memory）においては、読み出し方法の１つとして、ビット線対のうち１つのビット線を用いた読み出しが行われる。この読み出しでは、ＳＲＡＭのメモリセル（以下、ＳＲＡＭセル）に記憶された“High(Ｈ)”データを読み出す場合、ビット線の電位を読み出し期間中、“Ｈ”に保持する必要がある。このため、“Ｈ”データの読み出し期間中、ビット線電位を“Ｈ”に保持するための回路（以下、キーパー回路）を備えている。
【０００３】
一方、ＳＲＡＭセルに記憶された“Ｌ”データを読み出す場合には、プリチャージによって“Ｈ”となっているビット線電位を“Low(Ｌ)”にディスチャージする必要がある。しかし、キーパー回路を備えているため、キーパー回路から流れ込む電流により、ビット線電位が“Ｌ”に低下するまでに時間が掛かる。このため、“Ｌ”データの読み出し速度が低下する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３３５７６３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
読み出し動作を高速化することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一実施態様の半導体記憶装置は、第１入力部と第１出力部を有する第１のインバータと、第２入力部と第２出力部を有し、前記第２入力部が前記第１出力部に接続され、前記第２出力部が前記第１入力部に接続された第２のインバータとを有するメモリセルと、前記第１のインバータの前記第１出力部に第１の転送トランジスタを介して接続された第１のビット線と、前記第２のインバータの前記第２出力部に第２の転送トランジスタを介して接続された第２のビット線と、前記第１のビット線にドレインが接続され、前記第２のビット線にゲートが接続された第１のｐチャネルＭＯＳトランジスタと、前記第２のビット線にドレインが接続され、前記第１のビット線にゲートが接続された第２のｐチャネルＭＯＳトランジスタとを具備する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態の半導体記憶装置の構成を示す回路図である。
【図２】図２は、第１実施形態の“Ｌ”データの読み出し動作を示すタイミングチャートである。
【図３】図３は、第１実施形態の“Ｈ”データの読み出し動作を示すタイミングチャートである。
【図４】図４は、第２実施形態の半導体記憶装置の構成を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態について説明する。ここでは、半導体記憶装置として、ＳＲＡＭ（static random access memory）を例に挙げて説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
１．第１実施形態
第１実施形態の半導体記憶装置について説明する。図１は、第１実施形態の半導体記憶装置の構成を示す回路図である。図１に示すように、半導体記憶装置は、ＳＲＡＭセル１０、プリチャージ回路１１、及び読み出し回路１２を備えている。
【００１０】
ＳＲＡＭセル１０は、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタ）Ｐ１とｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタ）Ｎ１を含む第１のインバータＩＶ１と、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２を含む第２のインバータＩＶ２と、ｎＭＯＳトランジスタＮ３，Ｎ４とを備えている。ＳＲＡＭセル１０は、インバータＩＶ１，ＩＶ２により“Ｈ”または“Ｌ”のデータを記憶する。
【００１１】
インバータＩＶ１とインバータＩＶ２は、出力部と入力部とが互いにクロスカップル（交差接続）されている。すなわち、インバータＩＶ１の出力部がインバータＩＶ２の入力部に接続され、インバータＩＶ１の入力部がインバータＩＶ２の出力部に接続されている。ｐＭＯＳトランジスタＰ１，Ｐ２のソースには電源電圧ＶDDが接続され、ｎＭＯＳトランジスタＮ１，Ｎ２のソースには基準電圧（例えば、接地電位）ＶSSが接続されている。
【００１２】
インバータＩＶ１の出力部は、ｎＭＯＳトランジスタＮ３の電流通路を介して第１のビット線ＢＬｔに接続されている。インバータＩＶ２の出力部は、ｎＭＯＳトランジスタＮ４の電流通路を介して第２のビット線ＢＬｂに接続されている。ビット線ＢＬｔとビット線ＢＬｂはビット線対を構成しており、ビット線ＢＬｂにはビット線ＢＬｔの信号に対して相補な信号が供給される。
【００１３】
ｎＭＯＳトランジスタＮ３，Ｎ４のゲートには、ワード線ＷＬが接続されている。ｎＭＯＳトランジスタＮ３，Ｎ４は、ワード線ＷＬの電位によってオン状態あるいはオフ状態となり、転送トランジスタとして働く。
【００１４】
プリチャージ回路１１は、ｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５を備えている。ｐＭＯＳトランジスタＰ３のドレインはビット線ＢＬｔに接続され、ｐＭＯＳトランジスタＰ４のドレインはビット線ＢＬｂに接続されている。ｐＭＯＳトランジスタＰ３，Ｐ４のソースは電源電圧ＶDDに接続されている。ビット線ＢＬｔとビット線ＢＬｂ間にはｐＭＯＳトランジスタＰ５の電流通路が接続されている。ｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５のゲートにはプリチャージ信号ＰＣが入力されている。プリチャージ信号ＰＣとして“Ｌ”が入力されると、ｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５がオン状態となり、ビット線ＢＬｔとビット線ＢＬｂが“Ｈ”にプリチャージされる。
【００１５】
読み出し回路１２は、ゲートとドレインとがクロスカップルされたｐＭＯＳトランジスタＰ６，Ｐ７と、インバータＩＶ３，ＩＶ４とを備えている。ｐＭＯＳトランジスタＰ６のドレインは、ビット線ＢＬｔとｐＭＯＳトランジスタＰ７のゲートに接続されている。ｐＭＯＳトランジスタＰ７のドレインは、ビット線ＢＬｂとｐＭＯＳトランジスタＰ６のゲートに接続されている。ｐＭＯＳトランジスタＰ６，Ｐ７のソースは電源電圧ＶDDに接続されている。さらに、ビット線ＢＬｔの一端にはインバータＩＶ３が接続され、ビット線ＢＬｂの一端にはインバータＩＶ４が接続されている。そして、インバータＩＶ４の出力部から出力データＤＯが出力される。なお、出力データＤＯは、ＳＲＡＭセル１０に記憶されたデータがインバータＩＶ４により反転された反転データとなる。
【００１６】
ＳＲＡＭセル１０に“Ｈ”が記憶されている場合、ビット線ＢＬｂが“Ｈ”となり、ビット線ＢＬｔが“Ｌ”となる。この場合、ｐＭＯＳトランジスタＰ７は、ビット線ＢＬｔの“Ｌ”によりオン状態となり、ビット線ＢＬｂに電源電圧ＶDD（“Ｈ”）を供給する。一方、ｐＭＯＳトランジスタＰ６は、ビット線ＢＬｂの“Ｈ”によりオフ状態となり、ビット線ＢＬｔに電源電圧ＶDDを供給することはない。
【００１７】
また、ＳＲＡＭセル１０に“Ｌ”が記憶されている場合、ビット線ＢＬｂが“Ｌ”となり、ビット線ＢＬｔが“Ｈ”となる。この場合、ｐＭＯＳトランジスタＰ７は、ビット線ＢＬｔの“Ｈ”によりオフ状態となり、ビット線ＢＬｂに電源電圧ＶDDを供給することはない。一方、ｐＭＯＳトランジスタＰ６は、ビット線ＢＬｂの“Ｌ”によりオン状態となり、ビット線ＢＬｔに電源電圧ＶDDを供給する。
【００１８】
次に、第１実施形態の半導体記憶装置における読み出し動作について説明する。図２、図３は第１実施形態の読み出し動作を示すタイミングチャートである。図２は“Ｌ”データを読み出す場合を示し、図３は“Ｈ”データを読み出す場合を示す。
【００１９】
図２を用いて、“Ｌ”データを読み出す場合を説明する。まず、プリチャージ信号ＰＣが“Ｈ”となり、ｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５がオフ状態となる。これにより、プリチャージ回路１１が非活性化されて、ビット線ＢＬｔ，ＢＬｂのプリチャージが停止する。
【００２０】
次に、ワード線ＷＬの電位が“Ｈ”となり、ｎＭＯＳトランジスタＮ３，Ｎ４がオン状態となる。これにより、ＳＲＡＭセル１０に記憶されていた“Ｌ”データがビット線ＢＬｂに読み出される。すなわち、図２中のＡに示すように、ビット線ＢＬｂの電位が“Ｈ”から“Ｌ”に遷移する。このとき、ビット線ＢＬｔの電位は“Ｈ”であるため、読み出し回路１２内のｐＭＯＳトランジスタＰ７はオフ状態になっている。これにより、ｐＭＯＳトランジスタＰ７を介したビット線ＢＬｂへの電源電圧ＶDDの供給は停止され、ビット線ＢＬｂは速やかに“Ｈ”から“Ｌ”へ遷移する。
【００２１】
その後、ビット線ＢＬｂの電位“Ｌ”は、インバータＩＶ４を介して“Ｈ”となり（図２中のＢ）、出力データＤＯとして出力される。
【００２２】
次に、図３を用いて、“Ｈ”データを読み出す場合を説明する。まず、プリチャージ信号ＰＣが“Ｈ”となり、ビット線ＢＬｔ，ＢＬｂのプリチャージが停止する。
【００２３】
次に、ワード線ＷＬが“Ｈ”となり、ｎＭＯＳトランジスタＮ３，Ｎ４がオン状態となる。これにより、ＳＲＡＭセル１０に記憶されていた“Ｈ”データがビット線ＢＬｂに読み出される。すなわち、図３に示すように、ビット線ＢＬｂの電位が“Ｈ”のまま維持される。ここで、読み出し期間中、ビット線ＢＬｂの電位は“Ｈ”のまま保持する必要がある。ＳＲＡＭセル１０に“Ｈ”データが記憶されているとき、ビット線ＢＬｔは“Ｌ”となる。このため、読み出し回路１２内のｐＭＯＳトランジスタＰ７はオン状態になる。これにより、ｐＭＯＳトランジスタＰ７を介して電源電圧ＶDDがビット線ＢＬｂに供給され、ビット線ＢＬｂの電位は“Ｈ”のまま保持される。
【００２４】
その後、ビット線ＢＬｂの電位“Ｈ”は、インバータＩＶ４を介して“Ｌ”となり、出力データＤＯとして出力される。
【００２５】
第１実施形態では、ゲートと、ドレイン及びビット線とがクロスカップルされたｐＭＯＳトランジスタＰ６，Ｐ７回路を備えている。ＳＲＡＭセル１０に記憶された“Ｌ”データを読み出す場合、ビット線ＢＬｔの電位“Ｈ”がｐＭＯＳトランジスタＰ７のゲートに入力されるため、電源電圧ＶDDはビット線ＢＬｂに供給されない。これにより、ビット線ＢＬｂの“Ｈ”からＬへの遷移が速やかに行われる。一方、ＳＲＡＭセル１０に記憶された“Ｈ”データを読み出す場合、ビット線ＢＬｔの電位“Ｌ” がｐＭＯＳトランジスタＰ７のゲートに入力されるため、電源電圧ＶDDがビット線ＢＬｂに供給される。これにより、リーク電流によってビット線ＢＬｂの電位が低下するような場合でも、ビット線ＢＬｂは“Ｈ”に保持される。このような動作により、ＳＲＡＭセルに対して高速かつ正確な読み出し動作を行うことができる。
【００２６】
図２中に、比較例として、ビット線ＢＬｂの“Ｈ”データを保持するためのキーパー回路を用いた場合のビット線ＢＬｂ（破線Ｃ）と出力データＤＯ（破線Ｄ）の電圧波形を示す。比較例では、キーパー回路は出力データＤＯが“Ｈ”になるまで、電源電圧ＶDDをビット線ＢＬｂに供給し続け、時刻ｔ１からｔ２までキーパー回路はビット線ＢＬｂの“Ｈ”から“Ｌ”への遷移を妨げる。このため、図２中のＣに示すように、ビット線ＢＬｂの電位は“Ｈ”から“Ｌ”へゆっくりと遷移する。よって、“Ｌ”データを読み出すときの動作は低速となる。
【００２７】
第１実施形態によれば、“Ｌ”データの読み出し時には、ビット線ＢＬｂへの電源電圧ＶDDの供給を停止することにより、ビット線ＢＬｂの“Ｈ”から“Ｌ”への速やかな遷移が可能となる。さらに、“Ｈ”データの読み出し時には、電源電圧ＶDDをビット線ＢＬｂに供給することにより、リーク電流がある場合でもビット線ＢＬｂを“Ｈ”に保持することができる。これにより、ＳＲＡＭセルに対して高速かつ正確な読み出し動作を行うことができる。
【００２８】
２．第２実施形態
次に、第２実施形態の半導体記憶装置について説明する。図４は、第２実施形態の半導体記憶装置の構成を示す回路図である。図４に示すように、半導体記憶装置は、ＳＲＡＭセル１０、プリチャージ回路１１、読み出し回路１３、遅延回路１４、及びＳＲＡＭレプリカセル１５を備えている。
【００２９】
ＳＲＡＭセル１０及びプリチャージ回路１１は前記第１実施形態と同様である。
【００３０】
読み出し回路１３は、ｐＭＯＳトランジスタＰ８，Ｐ９とインバータＩＶ４を備えている。ｐＭＯＳトランジスタＰ９のドレインはｐＭＯＳトランジスタＰ８のソースに接続されている。ｐＭＯＳトランジスタＰ８のドレインは、ビット線ＢＬｂとインバータＩＶ４の入力部に接続されている。ｐＭＯＳトランジスタＰ８のゲートはインバータＩＶ４の出力部に接続されている。ｐＭＯＳトランジスタＰ９のゲートは遅延回路１４に接続されている。さらに、ｐＭＯＳトランジスタＰ９のソースは電源電圧ＶDDに接続されている。
【００３１】
ＳＲＡＭレプリカセル１５は、出力部と入力部とが互いにクロスカップルされたインバータＩＶ１１，ＩＶ１２を有する。インバータＩＶ１１の出力部は、ｎＭＯＳトランジスタＮ１３の電流通路を介してレプリカビット線ＢＬｒに接続されている。インバータＩＶ１２の出力部は、ｎＭＯＳトランジスタＮ１４の電流通路に接続されている。ＳＲＡＭレプリカセル１５には、例えばＳＲＡＭセル１０と同様なＳＲＡＭセルが用いられる。すなわち、ＳＲＡＭレプリカセル１５は、例えばＳＲＡＭセル１０と同様な構造を有し、同様な製造工程で形成されたものである。
【００３２】
インバータＩＶ１２の出力部及びｐＭＯＳトランジスタＰ１１，Ｐ１２のソースは電源電圧ＶDDに接続されている。ｎＭＯＳトランジスタＮ１１，Ｎ１２のソースは基準電圧ＶSSに接続されている。ｎＭＯＳトランジスタＮ１３，Ｎ１４のゲートは、ワード線ＷＬに接続されている。ｎＭＯＳトランジスタＮ１３，Ｎ１４は、ワード線ＷＬの電位によってオン状態あるいはオフ状態となり、転送トランジスタとして働く。さらに、レプリカビット線ＢＬｒは、遅延回路１４を介してｐＭＯＳトランジスタＰ９のゲートに接続されている。
【００３３】
次に、第２実施形態の半導体記憶装置における読み出し動作について説明する。
【００３４】
図２を用いて、“Ｌ”データを読み出す場合を説明する。まず、プリチャージ信号ＰＣが“Ｈ”となり、ｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５，Ｐ１０がオフ状態となる。これにより、ビット線ＢＬｔ，ＢＬｂ，ＢＬｒのプリチャージが停止する。
【００３５】
次に、ワード線ＷＬの電位が“Ｈ”となり、ｎＭＯＳトランジスタＮ３，Ｎ４がオン状態となる。これにより、ＳＲＡＭセル１０に記憶されていた“Ｌ”データがビット線ＢＬｂに読み出される。すなわち、図２中のＡに示すように、ビット線ＢＬｂの電位が“Ｈ”から“Ｌ”に遷移する。
【００３６】
ＳＲＡＭレプリカセル１５内のインバータＩＶ１２の出力部とインバータＩＶ１１の入力部には、電源電圧ＶDD（“Ｈ”）が供給されている。このため、 インバータＩＶ１１の出力部の電位は“Ｌ”に保持されている。ここで、ワード線ＷＬの電位が“Ｈ”になると、ｎＭＯＳトランジスタＮ１３，Ｎ１４もオン状態となる。これにより、ＳＲＡＭレプリカセル１５内のインバータＩＶ１１の出力部の電位“Ｌ”がビット線ＢＬｒに読み出される。すなわち、ビット線ＢＬｒの電位が“Ｈ”から“Ｌ”に遷移する。このとき、ＳＲＡＭレプリカセル１５はＳＲＡＭセル１０と同じ電気特性を有しているため、ビット線ＢＬｒが“Ｈ”から“Ｌ”に遷移するのに要する時間は、ビット線ＢＬｂが“Ｈ”から“Ｌ”に遷移するのに要する時間と同様である。さらに、ビット線ＢＬｒの信号電圧は、遅延回路１４により遅延されてｐＭＯＳトランジスタＰ９のゲートに入力される。このため、ビット線ＢＬｂが“Ｈ”から“Ｌ”に遷移するまで、ｐＭＯＳトランジスタＰ９はオフ状態を維持する。これにより、ｐＭＯＳトランジスタＰ８，Ｐ９を介したビット線ＢＬｂへの電源電圧ＶDDの供給は停止され、前述したように、ビット線ＢＬｂは速やかに“Ｈ”から“Ｌ”へ遷移する。
【００３７】
その後、ビット線ＢＬｂの電位“Ｌ”は、インバータＩＶ４を介して“Ｈ”となり、出力データＤＯとして出力される。
【００３８】
ビット線ＢＬｒが“Ｈ”から“Ｌ”に遷移した後、ビット線ＢＬｒの電位“Ｌ”は、遅延回路１４により遅延されてｐＭＯＳトランジスタＰ９のゲートに入力される。これにより、ｐＭＯＳトランジスタＰ９はオン状態となる。このとき、ビット線ＢＬｂは既に“Ｌ”となっているため、ビット線ＢＬｂの電位“Ｌ”はインバータＩＶ４を介して出力データＤＯ（“Ｈ”）となる。この出力データＤＯ（“Ｈ”）はｐＭＯＳトランジスタＰ８のゲートに入力され、ｐＭＯＳトランジスタＰ８はオフ状態となる。したがって、“Ｌ”データの読み出し期間中に、電源電圧ＶDDがｐＭＯＳトランジスタＰ８，Ｐ９を介してビット線ＢＬｂに供給されることはない。
【００３９】
以下に、読み出し回路１３に着目して説明する。“Ｌ”データを読み出す場合、読み出し動作の開始時には、ｐＭＯＳトランジスタＰ９がオフ状態となり、ｐＭＯＳトランジスタＰ８がオン状態となっている。このため、電源電圧ＶDDはｐＭＯＳトランジスタＰ８，Ｐ９を介してビット線ＢＬｂに供給されない。その後、ビット線ＢＬｂが“Ｈ”から“Ｌ”に遷移する途中では、出力データＤＯが“Ｌ”から“Ｈ”に遷移するため、ｐＭＯＳトランジスタＰ８はオン状態からオフ状態に変化する。
【００４０】
ビット線ＢＬｒも、ビット線ＢＬｂと同様に“Ｈ”から“Ｌ”に遷移するが、ビット線ＢＬｒの信号電圧は遅延回路１４により遅延されるため、出力データＤＯが“Ｈ”になる前に、ビット線ＢＬｒの電位“Ｌ”がｐＭＯＳトランジスタＰ９のゲートに入力されることはない。したがって、“Ｌ”データの読み出し期間中に、ビット線ＢＬｂが“Ｈ”から“Ｌ”に遷移するのを妨げる電流がビット線ＢＬｂに供給されることはなく、ビット線ＢＬｂは速やかに“Ｈ”から“Ｌ”へ遷移する。
【００４１】
次に、図３を用いて、“Ｈ”データを読み出す場合を説明する。まず、プリチャージ信号ＰＣが“Ｈ”となり、ｐＭＯＳトランジスタＰ３，Ｐ４，Ｐ５，Ｐ１０がオフ状態となる。これにより、ビット線ＢＬｔ，ＢＬｂ，ＢＬｒのプリチャージが停止する。
【００４２】
次に、ワード線ＷＬの電位が“Ｈ”となり、ｎＭＯＳトランジスタＮ３，Ｎ４がオン状態となる。これにより、ＳＲＡＭセル１０に記憶されていた“Ｈ”データがビット線ＢＬｂに読み出される。すなわち、図３に示すように、ビット線ＢＬｂの電位が“Ｈ”のまま維持される。
【００４３】
ＳＲＡＭレプリカセル１５内のインバータＩＶ１２の出力部とインバータＩＶ１１の入力部には、“Ｈ”が供給されている。このため、 インバータＩＶ１１の出力部の電位は“Ｌ”に保持されている。ここで、ワード線ＷＬの電位が“Ｈ”になると、ｎＭＯＳトランジスタＮ１３，Ｎ１４もオン状態となる。これにより、ＳＲＡＭレプリカセル１５内のインバータＩＶ１１の出力部の電位“Ｌ”がビット線ＢＬｒに読み出される。すなわち、ビット線ＢＬｒの電位が“Ｈ”から“Ｌ”に遷移する。
【００４４】
ビット線ＢＬｒが“Ｈ”から“Ｌ”に遷移した後、ビット線ＢＬｒの電位“Ｌ”は、遅延回路１４により遅延されてｐＭＯＳトランジスタＰ９のゲートに入力される。これにより、ｐＭＯＳトランジスタＰ９はオン状態となる。このとき、ビット線ＢＬｂの電位は“Ｈ”であるため、ｐＭＯＳトランジスタＰ８，Ｐ９を介したビット線ＢＬｂへの電源電圧ＶDDの供給が開始され、ビット線ＢＬｂの電位は“Ｈ”のまま保持される。
【００４５】
ビット線ＢＬｂの電位“Ｈ”は、インバータＩＶ４を介して“Ｌ”となり、出力データＤＯとして出力される。
【００４６】
以下に、読み出し回路１３に着目して説明する。“Ｈ”データを読み出す場合、読み出し動作の開始時には、ｐＭＯＳトランジスタＰ９がオフ状態となり、ｐＭＯＳトランジスタＰ８がオン状態となっている。このため、電源電圧ＶDDはｐＭＯＳトランジスタＰ８，Ｐ９を介してビット線ＢＬｂに供給されない。その後、ビット線ＢＬｂが“Ｈ”のまま保持され、出力データＤＯも“Ｌ”のまま保持されるため、ｐＭＯＳトランジスタＰ８はオン状態のまま維持される。
【００４７】
ビット線ＢＬｒの電位は、“Ｈ”から“Ｌ”に遷移し、遅延回路１４により遅延されてｐＭＯＳトランジスタＰ９のゲートに入力される。これにより、ｐＭＯＳトランジスタＰ９がオン状態となる。この結果、“Ｈ”データの読み出し動作時に、電源電圧ＶDDがｐＭＯＳトランジスタＰ８，Ｐ９を介してビット線ＢＬｂに供給され、ビット線ＢＬｂの電位は“Ｈ”に保持される。
【００４８】
本実施形態では、ビット線電位の変移をレプリカしたＳＲＡＭレプリカセルと、ビット線の信号電圧を遅延する遅延回路を備える。“Ｌ”データの読み出し時には、ビット線ＢＬｂへの電源電圧ＶDDの供給を停止することにより、ビット線ＢＬｂの“Ｈ”から“Ｌ”への速やかな遷移が可能となる。さらに、“Ｈ”データの読み出し時には、電源電圧ＶDDをビット線ＢＬｂに供給することにより、リーク電流がある場合でもビット線ＢＬｂを“Ｈ”に保持することができる。これにより、ＳＲＡＭセルに対して高速かつ正確な読み出し動作を行うことができる。
【００４９】
以上説明したように第１，第２実施形態によれば、読み出し動作を高速化することができる半導体記憶装置を提供できる。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１０…ＳＲＡＭセル、１１…プリチャージ回路、１２，１３…読み出し回路、１４…遅延回路、１５…ＳＲＡＭレプリカセル。
【図１】
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【図２】
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【図３】
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【図４】
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