(57)【要約】      （修正有）【課題】不純物注入のための露光・現像処理工程の回数を低減させた半導体装置の製造方法を提供する。【解決手段】半導体基板の第１領域５１１に、第１方向Ｚに延在する注入用マスク４１０，４２０を形成する工程と、注入用マスクの両側に、第１方向Ｚに延在すると共に、第１方向と交差する第２方向Ｘに隣接する第１トレンチ１５０及び第２トレンチ１６０を形成する工程と、注入用マスクをマスクとして、第１トレンチ１５０の内壁のうち、少なくとも第２トレンチ側の内壁１５１に不純物を注入する工程と、注入用マスクをマスクとして、第２トレンチ１６０の内壁のうち、少なくとも第１トレンチ側の内壁１６１に不純物を注入する工程と、を含む。不純物を注入する工程において、注入用マスクは、第１トレンチ１５０及び第２トレンチ１６０のうち、一方のトレンチに不純物を注入する際に他方のトレンチへの不純物注入を防止する高さＨ１１を有する。【選択図】図１５
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【特許請求の範囲】
【請求項１】
半導体基板の第１面上に、第１方向に延在する注入用マスクを形成する工程と、
前記注入用マスクの両側に、前記第１方向に延在すると共に、前記第１方向と交差する第２方向に隣接する第１溝部及び第２溝部を形成する工程と、
前記注入用マスクをマスクとして、前記第１溝部の内壁のうち、少なくとも前記第２溝部側の側壁に不純物を注入する工程と、
前記注入用マスクをマスクとして、前記第２溝部の内壁のうち、少なくとも前記第１溝部側の側壁に不純物を注入する工程と、
を含み、
前記不純物を注入する工程において、前記注入用マスクは、前記第１溝部及び前記第２溝部のうち、一方の溝部に不純物を注入する際に他方の溝部への不純物注入を防止する高さを有する、半導体装置の製造方法。
【請求項２】
前記注入用マスクは、前記第１溝部及び前記第２溝部の深さ以上の高さを有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物を注入する工程において、前記半導体基板の前記第１面に対して斜め方向から前記半導体基板に不純物を注入する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記不純物を注入する工程において、前記半導体基板の前記第１面に対する垂直線に対する前記不純物の注入角度θは以下の式を満たす、請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
ｔａｎ（θ）＝（前記第２方向の前記第１溝部の幅）／（前記半導体基板の前記第１面から前記注入用マスクの上面までの高さ）
【請求項５】
前記第１溝部及び前記第２溝部を形成する工程において、前記注入用マスクをマスクとして用いて前記半導体基板をエッチングする、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記注入用マスクを形成する工程は、
前記半導体基板上に第１マスク材料を形成する工程と、
前記第１マスク上に第２マスク材料を形成する工程と、
前記第２マスク上に第３マスク材料を形成する工程と、
前記第３マスク上に第４マスク材料を形成する工程と、
前記第４マスク上に第５マスク材料を形成する工程と、
前記第４マスクが露出するように前記第５マスク材料に第１開口を形成して第５マスクを形成する工程と、
前記第１開口を前記第４マスクに転写して、前記第３マスクが露出するように前記第４マスクに第２開口を形成して第４マスクを形成する工程と、
前記第５マスクを除去する工程と、
前記第４マスク上を被覆し、前記第２開口の内壁を被覆すると共に、前記第２開口内に、前記第１方向に延在する第１凹部を形成するように、第６マスク材料を形成する工程と、
前記第１凹部を埋めるように第７マスクを形成する工程と、
前記第７マスク下に存在する前記第６マスク材料の一部を残存させるように、前記第６マスク材料の残部を除去して第１パターンを形成する工程と、
を含む、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１開口の前記第２方向の幅は、前記第２方向における前記第１溝部から前記第２溝部までの長さに相当する、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１溝部及び前記第２溝部を形成する工程において、前記第１パターンを前記半導体基板に転写して前記第１溝部及び前記第２溝部を形成する、請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記第６マスク材料の厚さは、前記第２方向における前記第１溝部及び前記第２溝部のそれぞれの幅に相当する、請求項６〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記注入用マスクを形成する工程は、
前記第１パターンを形成する工程後、前記第２マスク材料が露出するまで前記第３マスク材料の一部を除去して、前記第３マスク材料に前記第１パターンを転写して第３マスクを形成する工程と、
前記第１マスク材料が露出するまで前記第２マスク材料の一部を除去して、前記第２マスク材料に前記第１パターンを転写して第２マスクを形成する工程と、
前記第４マスク及び前記第７マスクを除去する工程と、
前記半導体基板が露出するまで前記第１マスク材料の一部を除去して、前記第１マスク材料に前記第１パターンを転写して第１マスクを形成する工程と、
をさらに含む、請求項６〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記第１マスクを形成する工程において、前記第１溝部と前記第２溝部との間の第１領域にある前記第２マスク上に前記第３マスクの一部が残存するように前記第１マスク材料の一部を除去する、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記注入用マスクを形成する工程は、
前記第１マスクを形成する工程後、前記第１パターンを前記半導体基板に転写する工程前に、前記第１領域以外の第２領域にある前記第２マスクを除去する工程と、
をさらに含む、請求項６〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記第４マスク材料は反射防止膜を含み、
前記第５マスク材料はレジストを含む、
請求項６〜１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第３マスク材料及び前記第６マスク材料は同じ材料を含む、
請求項６〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１マスク材料及び前記第３マスク材料は同じ材料を含む、
請求項６〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記第６マスク材料は酸化シリコン膜を含み、
前記第７マスク材料は反射防止膜を含む、
請求項６〜１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記第１マスク材料は酸化シリコン膜を含み、
前記第２マスク材料は窒化シリコン膜を含み、
前記第３マスク材料は酸化シリコン膜を含む、
請求項６〜１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板上、前記第１マスク材料下に第１層間絶縁膜を形成する工程をさらに含む、
請求項６〜１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第１溝部及び前記第２溝部に、ゲート絶縁膜を形成する工程と、
前記第１溝部及び前記第２溝部に、ゲート電極を形成する工程と、
をさらに含む、請求項１〜１８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。特に、埋め込みゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の微細化が進められている。微細化に伴って生ずる問題を回避するために、半導体基板に形成した溝にゲート電極を埋め込んだ埋め込みゲート電極を有するトランジスタ（トレンチゲート型トランジスタ）を有する半導体装置が知られている。
【０００３】
しかしながら、トレンチゲート型トランジスタを有するＤＲＡＭにおいて、さらに微細化が進行すると、隣接する一方のトランジスタに誘起された電子によって、他方のトランジスタの情報が書き換えられてしまう現象（ディスターブ不良）が生ずる。そこで、ディスターブ不良を抑制するための技術が特許文献１に開示されている。
【０００４】
特許文献１に記載の半導体装置の製造方法は、半導体基板に複数の活性領域を区画形成する工程と、第１方向に延在するとともに、第１側面及び第２側面と底面とを有する２つの溝を、互いに第２側面を対向させて半導体基板の活性領域に形成する工程と、２つの溝のうち、一方の溝を残して他方の溝及び半導体基板の上面を覆う第１レジスト層を形成する工程と、２つの溝のうち、一方の溝の第２側面に向けて斜め上方向から第１不純物ドーパントを注入することにより、２つの溝に挟まれている半導体基板の一方の溝側に、第１不純物ドーパントを含む第１不純物拡散領域を形成する工程と、第１レジスト層を除去する工程と、他方の溝を残して一方の溝及び半導体基板の上面を覆う第２レジスト層を形成する工程と、他方の溝の第２側面に向けて斜め上方向から第１不純物ドーパントを注入して２つの溝に挟まれている半導体基板の他方の溝側に、第１不純物ドーパントを含む第２不純物拡散領域を形成することにより、第１不純物拡散領域と第２不純物拡散領域を一体化させた第３不純物拡散領域を形成する工程と、第２レジスト層を除去する工程と、２つの溝の底面下方の半導体基板に、ゲート絶縁膜に当接するとともに、第３不純物拡散領域に接合するように、第２不純物ドーパントを含む第４不純物拡散領域を形成する工程と、を有する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１７２０３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明の観点から与えられる。
【０００７】
特許文献１に記載の方法においては、並列に隣接して延在する埋め込み電極を形成するための溝部（トレンチ）に不純物を注入する場合、少なくとも２回の露光・現像処理工程が必要となる。すなわち、一方の第１の溝部に不純物を注入するための第１のマスクを形成する工程、及び他方の第２の溝部に不純物を注入するための第２のマスクを形成する工程が必要となる。露光・現像処理工程の回数は製造コストに影響するため、２回の露光・現像処理工程を１回に減少させることが望まれる。
【０００８】
また、特許文献１に記載の方法に基づくと、隣接するトランジスタ同士が誤作動を起こす恐れがある。図１９に、背景技術に係る半導体装置の一例として、ＤＲＡＭの概略断面図を示す。図１９は、ビット線（ＢＬ）を共有する２つのトランジスタを示す。図１９に示すような半導体装置においては、リフレッシュ特性の低下を抑制するため、容量コンタクトプラグ下の拡散層においては、不純物は比較的低濃度に注入される。一方、隣接するワード線（ＷＬ）間にあるビット線下の拡散層（ＢＣ拡散層）における不純物は、容量コンタクトプラグ下の拡散層よりも深く濃く注入される。しかしながら、半導体装置の縮小化により、ワード線間が狭くなると、一方のトランジスタの表面ポテンシャルが、隣接する他方のトランジスタのワード線の電位によって変動するようになってしまう。図２０に、ＴＣＡＤ（Technology Computer Aided Design）によるワード線ピッチに対する閾値電圧のシミュレーション結果を示す。図２０に示すように、ＢＬ共通隣接ＷＬがオン（２．６Ｖ）である場合、ワード線ピッチの縮小に伴って、ＢＬ共通隣接ＷＬがオフ（０Ｖ）である場合よりも閾値電圧が大きく上昇してしまう。この現象を抑制するためには、特許文献１に記載の方法によれば、隣接するワード線上を開口した後に、基板面に対して垂直方向から不純物を注入して、図１９に示すＢＣ拡散層を深く形成することになる。しかしながら、この方法によると、ワード線ピッチの縮小のため、ＢＣ拡散層に注入したイオンが容量コンタクトプラグ下の拡散層（ＳＮ拡散層）にも分布してしまい、リフレッシュ特性が悪化してしまう。また、ＢＣ拡散層を深くするためにドーズ量を増加させると、接合容量が増加し、セルの書き込み特性が悪化してしまう。
【課題を解決するための手段】
【０００９】
本発明の第１視点によれば、半導体装置の製造方法は、半導体基板の第１面上に、第１方向に延在する注入用マスクを形成する工程と、注入用マスクの両側に、第１方向に延在すると共に、第１方向と交差する第２方向に隣接する第１溝部及び第２溝部を形成する工程と、注入用マスクをマスクとして、第１溝部の内壁のうち、少なくとも第２溝部側の側壁に不純物を注入する工程と、注入用マスクをマスクとして、第２溝部の内壁のうち、少なくとも第１溝部側の側壁に不純物を注入する工程と、を含む。不純物を注入する工程において、注入用マスクは、第１溝部及び第２溝部のうち、一方の溝部に不純物を注入する際に他方の溝部への不純物注入を防止する高さを有する。
【発明の効果】
【００１０】
並列に隣接して延在する埋め込み電極を形成するための２つの溝部（トレンチ）に不純物を注入する場合であっても、同一のマスクを用いて不純物を注入することにより、露光・現像処理工程を１回にすることができる。これにより、製造コストを低減することができる。また、リソグラフィ工程の回数を減らすことにより、合わせずれが生じるおそれを低減することができる。
【００１１】
また、ビット線を共有する２つのトランジスタにおける隣接するゲート電極間に、深さ方向に均一な濃度分布を有する拡散層を形成して、トランジスタの誤作動を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本開示の第１実施形態に係る半導体装置の概略平面投影図。
【図２】図１のII−II線に沿った概略断面図。
【図３】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図４】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図５】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図７】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図８】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図９】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１０】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１１】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１２】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１３】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１４】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１５】本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１６】本開示の第１実施形態に係る半導体装置の製造方法の一部を示すフローチャート。
【図１７】本開示の第２実施形態に係る半導体装置の概略断面図。
【図１８】第１実施形態に係る半導体装置及び背景技術に係る半導体装置におけるビットコンタクト拡散層の不純物濃度分布のシミュレーション結果。
【図１９】背景技術に係る半導体装置の一例の概略断面図。
【図２０】背景技術に係る半導体装置についてのシミュレーション結果。
【発明を実施するための形態】
【００１３】
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。各実施形態において、同じ要素には同じ符号を付してある。各断面図はＷ方向の断面を示すものであるが、図中に記載したＬ及びＷの寸法は説明の便宜上各々対応するＸ方向の寸法を図示している。
【００１４】
上記各視点の好ましい形態を以下に記載する。
【００１５】
上記第１視点の好ましい形態によれば、注入用マスクは、第１溝部及び第２溝部の深さ以上の高さを有する。
【００１６】
上記第１視点の好ましい形態によれば、不純物を注入する工程において、半導体基板の第１面に対して斜め方向から半導体基板に不純物を注入する。
【００１７】
上記第１視点の好ましい形態によれば、不純物を注入する工程において、半導体基板の第１面に対する垂直線に対する不純物の注入角度θは以下の式を満たす。
ｔａｎ（θ）＝（第２方向の第１溝部の幅）／（半導体基板の第１面から注入用マスクの上面までの高さ）
【００１８】
上記第１視点の好ましい形態によれば、第１溝部及び第２溝部を形成する工程において、注入用マスクをマスクとして用いて半導体基板をエッチングする。
【００１９】
上記第１視点の好ましい形態によれば、注入用マスクを形成する工程は、半導体基板上に第１マスク材料を形成する工程と、第１マスク上に第２マスク材料を形成する工程と、第２マスク上に第３マスク材料を形成する工程と、第３マスク上に第４マスク材料を形成する工程と、第４マスク上に第５マスク材料を形成する工程と、第４マスクが露出するように第５マスク材料に第１開口を形成して第５マスクを形成する工程と、第１開口を第４マスクに転写して、第３マスクが露出するように第４マスクに第２開口を形成して第４マスクを形成する工程と、第５マスクを除去する工程と、第４マスク上を被覆し、第２開口の内壁を被覆すると共に、第２開口内に、第１方向に延在する第１凹部を形成するように、第６マスク材料を形成する工程と、第１凹部を埋めるように第７マスクを形成する工程と、第７マスク下に存在する第６マスク材料の一部を残存させるように、第６マスク材料の残部を除去して第１パターンを形成する工程と、を含む。
【００２０】
上記第１視点の好ましい形態によれば、第１開口の第２方向の幅は、第２方向における第１溝部から第２溝部までの長さに相当する。
【００２１】
上記第１視点の好ましい形態によれば、第１溝部及び第２溝部を形成する工程において、第１パターンを半導体基板に転写して第１溝部及び第２溝部を形成する。
【００２２】
上記第１視点の好ましい形態によれば、第６マスク材料の厚さは、第２方向における第１溝部及び第２溝部のそれぞれの幅に相当する。
【００２３】
上記第１視点の好ましい形態によれば、注入用マスクを形成する工程は、第１パターンを形成する工程後、第２マスク材料が露出するまで第３マスク材料の一部を除去して、第３マスク材料に第１パターンを転写して第３マスクを形成する工程と、第１マスク材料が露出するまで第２マスク材料の一部を除去して、第２マスク材料に第１パターンを転写して第２マスクを形成する工程と、第４マスク及び第７マスクを除去する工程と、半導体基板が露出するまで第１マスク材料の一部を除去して、第１マスク材料に第１パターンを転写して第１マスクを形成する工程と、をさらに含む。
【００２４】
上記第１視点の好ましい形態によれば、第１マスクを形成する工程において、第１溝部と第２溝部との間の第１領域にある第２マスク上に第３マスクの一部が残存するように第１マスク材料の一部を除去する。
【００２５】
上記第１視点の好ましい形態によれば、注入用マスクを形成する工程は、第１マスクを形成する工程後、第１パターンを半導体基板に転写する工程前に、第１領域以外の第２領域にある第２マスクを除去する工程と、をさらに含む。
【００２６】
上記第１視点の好ましい形態によれば、第４マスク材料は反射防止膜を含む。第５マスク材料はレジストを含む。
【００２７】
上記第１視点の好ましい形態によれば、第３マスク材料及び第６マスク材料は同じ材料を含む。
【００２８】
上記第１視点の好ましい形態によれば、第１マスク材料及び第３マスク材料は同じ材料を含む。
【００２９】
上記第１視点の好ましい形態によれば、第６マスク材料は酸化シリコン膜を含む。第７マスク材料は反射防止膜を含む。
【００３０】
上記第１視点の好ましい形態によれば、第１マスク材料は酸化シリコン膜を含む。第２マスク材料は窒化シリコン膜を含む。第３マスク材料は酸化シリコン膜を含む。
【００３１】
上記第１視点の好ましい形態によれば、半導体基板上、第１マスク材料下に第１層間絶縁膜を形成する工程をさらに含む。
【００３２】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１溝部及び第２溝部に、ゲート絶縁膜を形成する工程と、第１溝部及び第２溝部に、ゲート電極を形成する工程と、をさらに含む。
【００３３】
本開示の第１実施形態に係る半導体装置について説明する。ここでは、ＤＲＡＭメモリセルを例にして半導体装置について説明する。図１に、本開示の第１実施形態に係る半導体装置の概略平面投影図を示す。図１は、ＤＲＡＭメモリセルのレイアウトの一例を模式的に投影した平面図である。図１においては、図面を見やすくするために、ビット線より上方に形成されるキャパシタ等は省略している。図２に、図１の活性領域１４０の中心を通り第３の方向Ｗに沿ったII−II線に沿った概略断面図を示す。図２は、図１内の第１の方向Ｘの長さと図２内の第１の方向Ｘの長さを合わせるために第１の方向Ｘに沿った垂直面に投影した断面図である。図２において、本発明に関わらない部分については、適宜、省略または模式化している。
【００３４】
半導体装置１００は、半導体基板１１０と、半導体基板１１０に形成された活性領域１４０と、活性領域１４０を区画する素子分離領域１２０，１３０と、半導体基板１１０上に配された第１層間絶縁膜２７０と、を備える。
【００３５】
第１素子分離領域１２０は、第１の方向Ｘ（図１において左右方向）に対して斜めの第３の方向Ｗに延在する。第１素子分離領域１２０は、好ましくは、第２の方向Ｙ（図１において上下方向）に最少露光寸法Ｆ（以降、幅Ｌ１）を有する。第１素子分離領域１２０は、半導体基板１１０に第２の方向Ｙに沿って最少露光寸法Ｆの２倍のピッチ（以降、ピッチＬ２）で繰り返し配することができる。
【００３６】
第２素子分離領域１３０は、第２の方向Ｙに延在する。第２素子分離領域１３０は、好ましくは、第１の方向に最少露光寸法Ｆ（以降、幅Ｌ３）を有する。第２素子分離領域１３０は、半導体基板１１０に第１の方向Ｘに沿って最少露光寸法Ｆの６倍のピッチ（以降、ピッチＬ４）で繰り返し配置することができる。
【００３７】
第１素子分離領域１２０及び第２素子分離領域１３０は、例えば、半導体基板１１０の上面１１１からの深さＨ１が２００ｎｍの範囲に配置することができる。第１層間絶縁膜２７０は、例えば、２０ｎｍの厚さＨ２を有する。第１トレンチ１５０及び第２トレンチ１６０が、第１層間絶縁膜２７０を貫通して、例えば、半導体基板１１０の上面１１１から深さＨ３が１５０ｎｍの範囲に配される。本明細書において、第１素子分離領域１２０及び第２素子分離領域１３０で区画され、半導体基板１１０の上面１１１からの深さＨ１までの部分を活性領域１４０と称する。
【００３８】
半導体装置１００は、半導体基板１１０に形成され、第２の方向Ｙに延在する第１トレンチ１５０及び第２トレンチ１６０をさらに備える。第１トレンチ１５０及び第２トレンチ１６０は、それぞれ、好ましくは、第１の方向に最少露光寸法Ｆ（幅Ｌ５）を有する。
【００３９】
本明細書において、第１素子分離領域１２０、と第２素子分離領域１３０及び第１トレンチ１５０に囲まれた活性領域１４０を第１半導体ピラー１７０と称する。第１素子分離領域１２０、第１トレンチ１５０及び第２トレンチ１６０に囲まれた活性領域１４０を第２半導体ピラー１８０と称する。第１素子分離領域１２０、第２トレンチ１６０及び第２素子分離領域１３０に囲まれた活性領域１４０を第３半導体ピラー１９０と称する。
【００４０】
半導体装置１００は、半導体基板１１０に配された第１ゲート電極２４０及び第２ゲート電極２５０と、第１トレンチ１５０及び第２トレンチ１６０の内壁に沿って配されたゲート絶縁膜２３０と、半導体基板１１０に配された第１容量拡散層２１０及び第２容量拡散層２２０と、半導体基板１１０に配された第１ビットコンタクト拡散層２０１及び第２ビットコンタクト拡散層２０２と、半導体基板１１０上方に配されたビット線２８０と、をさらに備える。第１ゲート電極２４０は、第１トレンチ１５０内に、ゲート絶縁膜２３０を介して第１半導体ピラー１７０、第２半導体ピラー１８０及び活性領域１４０に接するように配される。第１ゲート電極２４０は、半導体基板１１０の上面１１１から深さＨ４以下の位置に配される。第２ゲート電極２５０は、第２トレンチ１６０内に、ゲート絶縁膜２３０を介して第２半導体ピラー１８０、第３半導体ピラー１９０及び活性領域１４０に接するように配される。第２ゲート電極２５０は、半導体基板１１０の上面１１１から深さＨ４以下の位置に配される。ビット線２８０は、第１の方向Ｘに延在し、第１の方向Ｘに整列する第２半導体ピラー１８０に接続するように配される。
【００４１】
第１容量拡散層２１０は、例えば、第１半導体ピラー１７０の半導体基板１１０の上面１１１からの深さＨ４が７０ｎｍの範囲に配置することができる。第２容量拡散層２２０も同様に、第３半導体ピラー１９０の上面１１１から深さＨ４の範囲に配置することができる。本明細書において、第１トレンチ１５０の内壁のうち、第２トレンチ１６０側の壁面を第１内壁１５１と称する。第１内壁１５１と相対する壁面を第２内壁１５２と称する。第１トレンチ１５０の底面を第１底面１５３と称する。第２トレンチ１６０の内壁のうち、第１トレンチ１５０側の壁面を第３内壁１６１と称する。第３内壁１６１と相対する壁面を第４内壁１６２と称する。第２トレンチ１６０の底面を第２底面１６３と称する。
【００４２】
ゲート絶縁膜２３０は、各々のトレンチの内面を覆うように配される。第１ビットコンタクト拡散層２０１は、第１内壁１５１から第１半導体ピラー１７０のＸ方向の中央までの範囲において上面１１１から深さＨ３までの部分に配される。第２ビットコンタクト拡散層２０２は、第３内壁１６１から第１半導体ピラー１７０のＸ方向の中央までの範囲において上面１１１から深さＨ３までの部分に配される。第１ビットコンタクト拡散層２０１及び第２ビットコンタクト拡散層２０２がビットコンタクト拡散層２０５を構成する。ビットコンタクト拡散層２０５は、深さ方向に均一な不純物濃度分布で形成されている。
【００４３】
半導体装置１００は、第１ゲート電極２４０及び第２ゲート電極２５０上に配されたキャップ絶縁膜２６０と、ビット線２８０の上を覆うように配されたカバー絶縁膜２９０と、第１層間絶縁膜２７０上に配された第２層間絶縁膜３１０と、第２層間絶縁膜３１０及び第１層間絶縁膜２７０を貫通し、第１容量拡散層２１０及び第２容量拡散層２２０の各々に電気的に接続するように配された容量コンタクトプラグ３２０と、容量コンタクトプラグ３２０と電気的に接続するように配された容量素子３３０と、をさらに備える。キャップ絶縁膜２６０は、上面２６１が第１層間絶縁膜２７０の上面２７１と面一になるように配される。ビット線２８０は、第１層間絶縁膜２７０を貫通して、ビットコンタクト拡散層２０５と電気的に接続される。ライナー膜３００は、ビット線２８０及びカバー絶縁膜２９０の側面を覆うように配される。第２層間絶縁膜３１０が、ビット線２８０とカバー絶縁膜２９０とライナー膜３００を埋設するように配される。
【００４４】
本開示の第１実施形態に係る半導体装置の製造方法について説明する。図７〜図１５に、本開示の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図１６に、開示の第１実施形態に係る半導体装置の製造方法の一部のフローチャートを示す。なお、以下の説明に記載したエッチングとは、特に説明しない限り、プラズマ励起のエッチャントを用いる異方性ドライエッチングを意味する。
【００４５】
図３〜図１５は、図１のII−II断面に相当する断面を第１の方向Ｘに沿った垂直面に投影した断面図である。まず、図３に示すように、半導体基板１１０の上面１１１から深さＨ１の範囲に、第１素子分離領域１２０及びと第２素子分離領域１３０を形成する。次に、第１素子分離領域１２０及び第２素子分離領域１３０で区画された活性領域１４０に、上面１１１から深さＨ４の範囲に例えばＮ型の不純物拡散領域１４５を形成する。次に、半導体基板１１０の上面１１１に厚さＨ２の第１層間絶縁膜２７０を形成する。これらの工程は、公知の方法で行うことができる。
【００４６】
次に、第１層間絶縁膜２７０の上に、第１マスク材料４１０ａを形成する（Ｓ１０１）。次に、第１マスク材料４１０ａの上に、第２マスク材料４２０ａを形成する（Ｓ１０２）。次に、第２マスク材料４２０ａの上に、第３マスク材料４３０ａを形成する（Ｓ１０３）。次に、第３マスク材料４３０ａの上に、第４マスク材料４４０ａを形成する（Ｓ１０４）。第１マスク材料４１０ａ、第２マスク材料４２０ａ、第３マスク材料４３０ａ及び第４マスク材料４４０ａは、マスク材料スタック４００を構成する。第１マスク材料４１０ａは、例えば、厚さＨ５が１７０ｎｍの酸化シリコン膜とすることができる。第２マスク材料４２０ａは、例えば、厚さＨ６が５０ｎｍの窒化シリコン膜とすることができる。第３マスク材料４３０ａは、第１マスク材料４１０ａと同じ材料で形成すると好ましい。第３マスク材料４３０ａは、例えば、厚さＨ７が１９０ｎｍの酸化シリコン膜とすることができる。第４マスク材料４４０ａは、例えば、厚さＨ８が５０ｎｍの反射防止膜（ＢＡＲＣ）とすることができる。次に、第４マスク材料４４０ａ上に、第５マスク材料５００ａを形成する（Ｓ１０５）。第５マスク材料５００ａは、例えばホトレジストで形成することができる。
【００４７】
次に、図４に示すように、第５マスク材料５００ａに、リソグラフィを用いて、例えば最少露光寸法の３倍となる幅Ｌ８の寸法を有し、第２の方向Ｙに延在する第１開口５５０を含む第５マスク５００を形成する（Ｓ１０６）。第１開口５５０のＸ方向の幅は、隣接する２つの埋め込みゲート電極を形成する一方のトレンチから他方のトレンチへの幅に相当する。すなわち、第１開口５５０の幅Ｌ８は、第２方向Ｘにおける第１トレンチ１５０から第２トレンチ１６０までの幅に相当する。次に、ドライエッチング法により、第５マスク５００のパターンを第４マスク材料４４０ａに転写し、第２開口４５０を有する第４マスク４４０を形成する（Ｓ１０７）。次に、第５マスク５００を除去する（Ｓ１０８）。
【００４８】
次に、図５を参照する。図５は、図１のII−II断面に相当する断面の第３マスク材料４３０ａ以上の部分を第１の方向Ｘに沿った垂直面に投影した断面図に相当する図である。第２開口４５０の底面４５３、第１内壁４５１及び第２内壁４５２、並びに第４マスク４４０の上面４４１の各々に接するように、厚さが例えば最小露光寸法Ｆ（Ｌ５）の第６マスク材料４６０ａを形成する（Ｓ１０９）。第６マスク材料４６０ａの厚さＬ５は、第１トレンチ１５０及び第２トレンチ１６０の幅に相当する。第６マスク材料４６０ａは、第３マスク材料４３０ａと同じ材料で形成することが好ましい。第６マスク材料４６０ａは、例えば、酸化シリコン膜とすることができる。これにより、第２開口４５０内に、例えば、最小露光寸法Ｆの幅（Ｌ６）の第１凹部４７０が形成される。次に、第１凹部４７０を埋設するように第７マスク材料４８０ａを形成する（Ｓ１１０）。第７マスク材料４８０ａは、塗布法で形成可能な有機膜で形成することができる。第７マスク材料４８０ａは、第４マスク材料４４０ａと同じ材料で形成すると好ましい。第７マスク材料４８０ａは、例えば、反射防止膜で形成することができる。
【００４９】
次に、図６を参照する。ドライエッチング法を用いて、第６マスク材料４６０ａの上面４６５が露出するまで第７マスク材料４８０ａをエッチバックする。これにより、第１凹部４７０を埋設するように第７マスク４８０が形成される。第７マスク４８０はビットコンタクト拡散層２０５に相当するマスクとなる。
【００５０】
次に、図７を参照する。反射防止膜である第７マスク４８０に対して選択比の高い（例えば３〜５）エッチング条件を用いて、上面４６５が露出している部分の第６マスク材料４６０ａをエッチバックする。これにより、第７マスク４８０の直下に位置する第６マスク材料４６０ａが残存し第６マスク４６０が形成される（Ｓ１１１）。ここでは、例えば、選択比が３とは、第７マスク４８０のエッチング速度に対して第６マスク材料４６０ａのエッチング速度が３倍速いエッチング条件であることを意味している。以下に説明する選択比も同様である。第６マスク４６０と第７マスク４８０の積層マスクと、第４マスク４４０と、により第２方向Ｙに並列して延在する第１パターンマスク４６１ａが形成される。第１パターンマスク４６１ａは、第１トレンチ１５０及び第２トレンチ１６０のパターンに対応する第１パターン４６１を有する。
【００５１】
次に、図８を参照する。第１パターンマスク４６１をマスクとして、第２マスク材料４２０ａの上面の一部が露出するまで第３マスク材料４３０ａの一部をエッチング除去して、第３マスク４３０を形成する。第３マスク４３０には第１パターン４６１が転写される。これにより、第３マスク４３０と、第４マスク４４０と、第６マスク４６０と、第７マスク４８０と、からなる第８マスク５１０が形成される（Ｓ１１２）。図７に示す形態において、第８マスク５１０には、２つのトレンチが形成されている。本明細書において、第８マスク５１０のうち、第６マスク４６０と第７マスク４８０が積層した部分を第１領域５１１と称する。また、第１領域５１１の両側のマスク部分を各々第２領域５１２及び第３領域５１３と称する。第８マスク５１０は第１パターン４６１を有している。
【００５２】
次に、図９を参照する。第８マスク５１０をマスクとするドライエッチング法により、第２マスク材料４２０ａをエッチングして第２マスク４２０を形成する（Ｓ１１３）。第２マスク４２０には第１パターン４６１が転写される。
【００５３】
次に、図１０を参照する。次に、例えばＯ２アッシングを用いて、第４マスク４４０及び第７マスク４８０を除去する（Ｓ１１４）。これにより、第６マスク４６０と、第３マスク４３０と、第２マスク４２０と、からなる第９マスク６００が形成される。第９マスク６００は第１パターン４６１を有する。第９マスク６００の底面には第１マスク材料４１０ａの上面が露出している。
【００５４】
次に、図１１を参照する。第９マスク６００をマスクとするドライエッチング法により、第１マスク材料４１０ａ及び第１層間絶縁膜２７０をエッチングし、第１マスク４１０を形成する（Ｓ１１５）。このドライエッチングでは、第２マスク４２０に対する選択比が高い（例えば５〜１０）エッチング条件を用いる。このとき、第１マスク材料４１０ａ、第３マスク４３０及び第６マスク４６０はいずれも酸化シリコン膜で形成されておりエッチング速度が等しい。したがって、第１マスク４１０を形成している間に第３マスク４３０及び第６マスク４６０もエッチングされると好ましい。厚さＨ２と厚さＨ４を足したものと厚さＨ６が等しいため第２領域５１２及び第３領域５１３の第３マスク４３０がエッチングされ、第２マスク４２０が露出すると好ましい。第１領域５１１においては、第６マスク４６０の厚さＬ５分だけ厚い酸化シリコン膜が形成されているため、第３マスク４３０が残存する。第３マスク４３０は、厚さＨ９が例えば２０ｎｍ残ると好ましい。
【００５５】
次に、図１２を参照する。酸化シリコン膜からなる第３マスク４３０および第１マスク４１０に対する選択比の高い（例えば３〜５）エッチング条件を用い、第２領域５１２及び第３領域５１３に露出している第２マスク４２０（窒化シリコン膜）を選択的に除去する（Ｓ１１６）。このエッチングでは、第１領域５１１に位置する第３マスク４３０がマスクとなるため、この下に位置する第２マスク４２０はエッチングされずに残存する。これにより、第１領域５１１に位置する第３マスク４３０、第２マスク４２０および第１マスク４１０と、第２領域５１２および第３領域５１３の各々に位置する第１マスク４１０と、からなる第１０マスク６１０が形成される。第１０マスク６１０は第１パターン４６１を有している。第１０マスク６１０の底面には半導体基板１１０の上面１１１が露出している。
【００５６】
図３〜図１２に示すようなダブルパターン技術を用いて形成した第１０マスク６１０を、並列して延在する溝部を形成するための最終マスクとして用いると共に、溝部形成後にビットコンタクト拡散層２０５を形成するための斜めイオン注入用のマスクとして利用することができる。
【００５７】
次に、図１３を参照する。第１０マスク６１０をマスクとするドライエッチング法により、シリコンからなる半導体基板１１０をエッチングし、第１トレンチ１５０および第２トレンチ１６０を形成する。具体的には、第２マスク４２０に対して選択比が高い（例えば、５〜１０）エッチング条件を用いる。第１領域においては、第３マスク膜４３０はエッチングの途中に消滅してしまう。したがって、第２マスク膜４２０がトレンチエッチングの実質的なマスク膜となる。第１０マスク６１０をマスクにして、図１に示した第１素子分離領域１２０及び活性領域１４０を半導体基板１１０の上面１１１から深さＨ３まで幅Ｌ５でエッチングして、第１トレンチ１５０及び第２トレンチ１６０を形成する（Ｓ１１７）。第１トレンチ１５０及び第２トレンチ１６０は、第１の方向Ｘに幅Ｌ５を持ち第２の方向Ｙに延在し、Ｌ６の間隔を置いて配されることとなる。また、このエッチングにおいて、第１領域５１１においては、第３マスク４３０がエッチングにより除去されると好ましい。第２領域５１２及び第３領域５１３においては、第１マスク４１０がエッチングされ、例えば厚さ２０ｎｍ（以降、厚さＨ１０）残ると好ましい。第１領域５１１に残存したマスクは、不純物注入用のマスクとなる。ここで、第１領域５１１と、第２領域５１２及び第３領域５１３との高低差をＨ１１とする。
【００５８】
次に、図１４を参照する。第３の方向Ｚに対し第１の方向Ｘにθだけ傾いた斜めイオン注入を用いて、活性領域１４０と逆特性の不純物を第１トレンチ１５０の第１内壁１５１に露出している第２半導体ピラー１８０の半分の範囲に第１の方向Ｘに向けて注入し、第１ビットコンタクト拡散層２０１を形成する（図１０；Ｓ１１８）。このとき、第１トレンチ１５０と第２トレンチ１６０との間に存在する不純物注入用マスクは、一方のトレンチの側壁に不純物を注入する際に他方のトレンチの側壁に不純物が注入されることを防止し得る高さを有する。図１０に示す形態においては、第１領域５１１に第１マスク４１０及び第２マスク４２０が残っているため、露出している第３半導体ピラー１９０の第４内壁１６２に不純物が導入されない。第１内壁１５１の全面に注入され、第４内壁１６２の全面に注入されない条件は、ｔａｎ（θ）＝Ｌ５／（Ｈ３＋Ｈ２＋Ｈ１０）＝Ｌ５／（Ｈ１１＋Ｈ２＋Ｈ１０）となる。すなわち、第１マスク４１０と第２マスク４２０の膜厚を、上記条件を満たすように調整することで第１内壁１５１の全面に注入され、第４内壁１６２の全面に注入されないようにすることができる。また、深さ方向に均一な不純物濃度分布を有するように第１ビットコンタクト拡散層２０１を形成することができる。
【００５９】
次に、図１５を参照する。第３の方向Ｚに対し第１の方向Ｘに−θだけ傾いた斜めイオン注入を用いて、活性領域１４０と逆特性の不純物を第２トレンチ１６０の第３内壁１６１に露出している第２半導体ピラー１８０の半分の範囲に第１の方向Ｘに向けて注入し、第２ビットコンタクト拡散層２０２を形成する（図１１；Ｓ１１９）。これにより、第１ビットコンタクト拡散層２０１及び第２ビットコンタクト拡散層２０２を有するビットコンタクト拡散層２０５が形成される。このとき、第１トレンチ１５０への不純物注入の際に用いたマスクをそのままマスクとして使用する。図１１に示す形態においては、第１領域５１１に第１マスク４１０及び第２マスク４２０が残っているため、露出している第１半導体ピラー１７０の第２内壁１５２には不純物が導入されない。第３内壁１６１の全面に注入され、第２内壁１５２の全面に注入されない条件は、ｔａｎ（−θ）＝−Ｌ５／（Ｈ２＋Ｈ３＋Ｈ１０）かつ、Ｈ３＝Ｈ１１となる。すなわち、第１マスク４１０及び第２マスク４２０の膜厚を、上記条件を満たすように調整することで第３内壁１６１の全面に注入され、第２内壁１５２の全面に注入されないようにすることができる。また、深さ方向に均一な不純物濃度分布を有するように第２ビットコンタクト拡散層２０２を形成することができる。これにより、深さ方向に均一な不純物濃度分布を有するようにビットコンタクト拡散層２０５を形成することができる。
【００６０】
図１８は、本実施形態の製造方法、すなわち斜めイオン注入法を用いて形成したビットコンタクト拡散層２０５の半導体基板表面からの不純物濃度分布（本発明）と、図１９に示した従来構造におけるビットコンタクト拡散層の半導体基板表面からの不純物濃度分布（従来）をＴＣＡＤによりシミュレーションした結果である。本発明の結果は、図１４及び図１５の各々の工程において、リン（Ｐ）イオンを、注入角度θが１５°、加速エネルギーが５ｋｅｖ、ドーズ量が１Ｅ１３個／ｃｍ２で注入した場合のシリコン表面（半導体基板１１０の上面１１１）からのリン濃度の分布を示している。一方、従来の結果は、半導体基板の上面に垂直（θ＝０）な方向からリン（Ｐ）イオンを、加速エネルギーが５０ｋｅｖ、ドーズ量が５Ｅ１３個／ｃｍ２で注入した場合のシリコン表面（半導体基板の上面）からのリン濃度の分布を示している。
【００６１】
従来法による結果では、シリコン表面側に高濃度層が形成され、シリコン表面から深い側にチャネリングに起因して単調にリン濃度が低下する低濃度層が形成される。シリコン表面からビットコンタクト底部までに大きなリン濃度分布を生じてしまい深さ方向に均一なリン濃度を有するビットコンタクト拡散層を形成することが困難である。この場合、シリコン表面側の高濃度層では寄生容量の増大を招き、深い側の低濃度層ではディスターブ不良回避への効果が不十分となってしまう問題がある。
【００６２】
一方、本発明においては、従来法に比べてシリコン表面からビットコンタクト拡散層２０５の底部に至るまでリン濃度の均一化が達成されており、寄生容量の増大を回避すると共にディスターブ不良を回避できるリン濃度分布となっている。
【００６３】
本開示の製造方法によれば、ビットコンタクト拡散層２０５を形成するときに、リソグラフィ工程を行う必要がなく、工程数を削減することができる。また、第１ビットコンタクト拡散層２０１を形成する注入と第２ビットコンタクト拡散層２０２を形成する注入を同一工程内のプロセスステップで行うとさらに工程数を削減することができる。また、リソグラフィ工程の回数を減らすことにより、合わせずれが生じるおそれを低減することができる。すなわち、第１トレンチ１５０および第２トレンチ１６０を形成するために用いた第２マスク４２０および第１マスク４１０を除去することなく残存させ、それらのマスク膜をそのまま斜めイオン注入用のマスクとして用いている。したがって、斜めイオン注入される第１トレンチ１５０の第１内壁１５１および第２トレンチ１６０の第３内壁１６１は第２マスク４２０および第１マスク４１０に自己整合して形成されることとなり、注入領域に対する注入マスクの合わせズレの問題が発生しない。
【００６４】
また、ビットコンタクト拡散層２０５を形成するとき深くまで不純物注入する必要がないので、すなわち高エネルギーの注入をする必要がないので、図１８に示すように、従来の方法に比べて、ビットコンタクト拡散層２０５のシリコン表面から均一な濃度分布を得ることができる。
【００６５】
さらに、垂直イオン注入法を用いる従来法ではビットコンタクト拡散層を形成するイオン注入を実施すると、ビットコンタクト拡散層形成領域のみならず容量拡散層側へも意図しない散乱不純物注入がなされてしまい、容量拡散層の不純物濃度を制御できない問題が発生する。しかし、本実施形態では斜めイオン注入時のマスクを高くして容量拡散側へのイオン注入を阻止する遮蔽壁として用いているので容量拡散層側への意図しない不純物注入を回避して不純物濃度を制御することができる。
【００６６】
以降、ゲート絶縁膜形成工程、第１ゲート電極及び第２ゲート電極形成工程、キャップ絶縁膜形成工程、ビット線及びカバー絶縁膜形成工程、ライナー膜形成工程、第２層間絶縁膜形成工程、容量コンタクトプラグ形成工程、容量素子形成工程を経て、図１及び図２に示す半導体装置１００を製造することができる（Ｓ１２０）。
【００６７】
本開示の第２実施形態に係る半導体装置について説明する。図１７に、本開示の第２実施形態に係る半導体装置の概略断面図を示す。
【００６８】
半導体装置２００は、第１実施形態に係る半導体装置の構成に加えて、第１トレンチ１５０の第１底面１５３の下に配された第１下部拡散層２０３と、第２トレンチ１６０の第２底面１６３の下に配された第２下部拡散層２０４を、をさらに備える。ビットコンタクト拡散層２０５は、第１下部拡散層２０３及び第２下部拡散層２０４と電気的に接続される。
【００６９】
本開示の第２実施形態に係る半導体装置の製造方法について説明する。第２実施形態に係る半導体装置の製造方法は、第１実施形態に係る製造方法に加えて、第１トレンチ１５０及び第２トレンチ１６０を形成した後、第１トレンチ１５０及び第２トレンチ１６０の底部に不純物を注入して、第１下部拡散層２０３及び第２下部拡散層２０４を形成する工程をさらに含む。
【００７０】
第２実施形態における上記以外の形態は第１実施形態と同様である。
【００７１】
第２実施形態によれば、第１実施形態と同様の効果を有することができる。
【００７２】
上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【００７３】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【００７４】
本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００７５】
１００，２００          半導体装置
１１０          半導体基板
１１１          上面
１２０          第１素子分離領域
１３０          第２素子分離領域
１４０          活性領域
１４５          拡散領域
１５０          第１トレンチ
１５１          第１内壁
１５２          第２内壁
１５３          第１底面
１６０          第２トレンチ
１６１          第３内壁
１６２          第４内壁
１６３          第２底面
１７０          第１半導体ピラー
１８０          第２半導体ピラー
１９０          第３半導体ピラー
２０１          第１ビットコンタクト拡散層
２０２          第２ビットコンタクト拡散層
２０３          第１下部拡散層
２０４          第２下部拡散層
２０５          ビットコンタクト（ＢＣ）拡散層
２１０          第１容量拡散層
２２０          第２容量拡散層
２３０          ゲート絶縁膜
２４０          第１ゲート電極
２５０          第２ゲート電極
２６０          キャップ絶縁膜
２６１          上面
２７０          第１層間絶縁膜
２７１          上面
２８０          ビット線
２９０          カバー絶縁膜
３００          ライナー膜
３１０          第２層間絶縁膜
３２０          容量コンタクトプラグ
３３０          容量素子
４００          マスク材料スタック
４１０          第１マスク
４１０ａ        第１マスク材料
４２０          第２マスク
４２０ａ        第２マスク材料
４３０          第３マスク
４３０ａ        第３マスク材料
４４０          第４マスク
４４０ａ        第４マスク材料
４４１          上面
４５０          第２開口
４５１          第１内壁
４５２          第２内壁
４５３          底面
４６０          第６マスク
４６０ａ        第６マスク材料
４６１          第１パターン
４６１ａ        第１パターンマスク
４６５          上面
４７０          第１凹部
４８０          第７マスク
４８０ａ        第７マスク材料
５００          第５マスク
５００ａ        第５マスク材料
５１０          第８マスク
５１１          第１領域
５１２          第２領域
５１３          第３領域
５５０          第１開口
６００          第９マスク
６１０          第１０マスク
【図１】
2016054258.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016054258.tif 000009
【図８】
2016054258.tif 000010
【図９】
2016054258.tif 000011
【図１０】
2016054258.tif 000012
【図１１】
2016054258.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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