(57)【要約】【課題】クラウン形状のキャパシタをなす下部電極の飛散を防止する半導体装置を提供する。【解決手段】半導体装置は、半導体基板の一主面に配置された第１層間絶縁膜に設けられた第１コンタクトプラグと、第１コンタクトプラグを覆うように配置された第１ストッパー膜と、第１ストッパー膜を覆うように配置された第２層間絶縁膜と、第２層間絶縁膜を覆うように配置された第２ストッパー膜と、第１ストッパー膜、第２層間絶縁膜及び第２ストッパー膜を貫通する下部電極孔と、下部電極孔の側面を覆う第１サイドウォール膜と、第１サイドウォール膜及び第１コンタクトプラグと接続された下部電極と、を備える。第２層間絶縁膜の側面と接している第１サイドウォール膜は、第１ストッパー膜及び第２ストッパー膜の側面と接している第１サイドウォール膜に対して、凹形状である。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の一主面に配置された第１層間絶縁膜に設けられた第１コンタクトプラグと、
前記第１コンタクトプラグを覆うように配置された第１ストッパー膜と、
前記第１ストッパー膜を覆うように配置された第２層間絶縁膜と、
前記第２層間絶縁膜を覆うように配置された第２ストッパー膜と、
前記第１ストッパー膜、前記第２層間絶縁膜及び前記第２ストッパー膜を貫通する下部電極孔と、
前記下部電極孔の側面を覆う第１サイドウォール膜と、
前記第１サイドウォール膜及び前記第１コンタクトプラグと接続された下部電極と、
を備え、
前記第２層間絶縁膜の側面と接している第１サイドウォール膜は、前記第１ストッパー膜及び第２ストッパー膜の側面と接している第１サイドウォール膜に対して、凹形状である、半導体装置。
【請求項２】
前記下部電極は、前記下部電極孔において、前記第１サイドウォール膜の凹形状に対応する凸部を有する、請求項１の半導体装置。
【請求項３】
前記第２ストッパー膜の上方に配置され、前記下部電極の第１側部と接続される第２サイドウォール膜と、
前記第２サイドウォール膜の上方に配置され、前記下部電極の第２側部と接続される第３サイドウォール膜と、
をさらに備える、請求項１又は２の半導体装置。
【請求項４】
前記第２サイドウォール膜と前記下部電極の第１側部の間に配置された第１サポート膜と、
前記第３サイドウォール膜と前記下部電極の第２側部の間に配置された第２サポート膜と、
をさらに備える、請求項３の半導体装置。
【請求項５】
前記下部電極の側部及び上部を覆うように配置された容量絶縁膜と、
前記容量絶縁膜を覆うように配置された上部電極と、
をさらに備える、請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記下部電極は、前記第１サイドウォール膜の凹形状に対応する凸部において、凹部を有し、
前記容量絶縁膜は、前記下部電極の凹部に対応する凸部を有する、請求項５の半導体装置。
【請求項７】
半導体基板の一主面に配置され、第１コンタクトプラグが設けられた第１層間絶縁膜を覆うように第１ストッパー膜を成膜する工程と、
前記第１ストッパー膜を覆うように第２層間絶縁膜を成膜する工程と、
前記第２層間絶縁膜を覆うように第２ストッパー膜を成膜する工程と、
リソグラフィ法とエッチング法により、少なくとも前記第１ストッパー膜、前記第２層間絶縁膜及び前記第２ストッパー膜を貫通し、底面に前記第１コンタクトプラグの一部が露出する第１コンタクトホールを形成する工程と、
前記第１コンタクトホールを形成する前記第２層間絶縁膜の側面を選択的にエッチングし、凹部を有する第２コンタクトホールを形成する工程と、
前記第２コンタクトホールの側面及び底面を覆うように第１サイドウォール膜を成膜する工程と、
前記第２コンタクトホールの底面を覆う第１サイドウォール膜をエッチングし、少なくとも前記第１コンタクトプラグの一部が露出する第３コンタクトホールを形成する工程と、
前記第３コンタクトホールの側面及び底面を覆うように、下部電極を形成する工程と、
を含む、半導体装置の製造方法。
【請求項８】
前記第２ストッパー膜を覆うように第１犠牲膜を成膜する工程と、
前記第１犠牲膜を覆うように第１サポート膜を成膜する工程と、
前記第１サポート膜を覆うように第２犠牲膜を成膜する工程と、
前記第２犠牲膜を覆うように第２サポート膜を成膜する工程と、
をさらに含み、
前記第１コンタクトホールを形成する工程は、前記第１犠牲膜、前記第１サポート膜、前記第２犠牲膜及び前記第２サポート膜をそれぞれ貫通し、前記第１コンタクトホールを形成する、請求項７の半導体装置の製造方法。
【請求項９】
前記下部電極の少なくとも一部が露出するまで、前記第１及び第２犠牲膜をエッチングする工程と、
前記少なくとも一部が露出した下部電極を覆うように容量絶縁膜と上部電極を形成する工程と、
をさらに含む、請求項８の半導体装置の製造方法。
【請求項１０】
前記第２層間絶縁膜は、少なくともボロンとリンが所定の濃度で含有された窒化膜からなり、
前記第２コンタクトホールを形成する工程は、フッ化アンモニウムとフッ酸の混合溶液を用いたウェットエッチング法により、前記第２層間絶縁膜を選択的にエッチングする、請求項７乃至９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等に代表される半導体装置の高密度化に伴い、半導体装置をなす様々な構成要素の占有面積が縮小されてきている。構成要素の占有面積が縮小すると、例えば、ＤＲＡＭにおいては、キャパシタの容量が低下する問題がある。そこで、下部電極の内壁だけでなく外壁もキャパシタとすることで容量が確保できるようにする半導体装置が考案されている。具体的には、キャパシタを構成する下部電極をクラウン形状とする半導体装置が存在する。
【０００３】
特許文献１には、下部電極をクラウン形状とするために、下部電極の形成後に下部電極の外壁を支える層間絶縁膜をウェットエッチングによって除去する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２９４９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００６】
特許文献１には、クラウン形状の下部電極を有する半導体装置の製造方法が開示されている。特許文献１が開示する製造方法により製造された下部電極は、ウェットエッチングにより下部電極の下部だけで支持されることになる。そのため、下部電極を支持する強度が不足し、下部電極が飛散する可能性がある（図１１参照）。
【課題を解決するための手段】
【０００７】
本発明の第１の視点によれば、半導体基板の一主面に配置された第１層間絶縁膜に設けられた第１コンタクトプラグと、前記第１コンタクトプラグを覆うように配置された第１ストッパー膜と、前記第１ストッパー膜を覆うように配置された第２層間絶縁膜と、前記第２層間絶縁膜を覆うように配置された第２ストッパー膜と、前記第１ストッパー膜、前記第２層間絶縁膜及び前記第２ストッパー膜を貫通する下部電極孔と、前記下部電極孔の側面を覆う第１サイドウォール膜と、前記第１サイドウォール膜及び前記第１コンタクトプラグと接続された下部電極と、を備え、前記第２層間絶縁膜の側面と接している第１サイドウォール膜は、前記第１ストッパー膜及び第２ストッパー膜の側面と接している第１サイドウォール膜に対して、凹形状である、半導体装置が提供される。
【０００８】
本発明の第２の視点によれば、半導体基板の一主面に配置され、第１コンタクトプラグが設けられた第１層間絶縁膜を覆うように第１ストッパー膜を成膜する工程と、前記第１ストッパー膜を覆うように第２層間絶縁膜を成膜する工程と、前記第２層間絶縁膜を覆うように第２ストッパー膜を成膜する工程と、リソグラフィ法とエッチング法により、少なくとも前記第１ストッパー膜、前記第２層間絶縁膜及び前記第２ストッパー膜を貫通し、底面に前記第１コンタクトプラグの一部が露出する第１コンタクトホールを形成する工程と、前記第１コンタクトホールを形成する前記第２層間絶縁膜の側面を選択的にエッチングし、凹部を有する第２コンタクトホールを形成する工程と、前記第２コンタクトホールの側面及び底面を覆うように第１サイドウォール膜を成膜する工程と、前記第２コンタクトホールの底面を覆う第１サイドウォール膜をエッチングし、少なくとも前記第１コンタクトプラグの一部が露出する第３コンタクトホールを形成する工程と、前記第３コンタクトホールの側面及び底面を覆うように、下部電極を形成する工程と、を含む、半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の各視点によれば、クラウン形状のキャパシタをなす下部電極の飛散を防止することに寄与する半導体装置及び半導体装置の製造方法が、提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の主要部分の配置の一例を示す平面図である。
【図２】図１のＡ１−Ａ１間の断面模式図の一例である。
【図３】図２の第１破線部Ｐを拡大した断面模式図の一例である。
【図４】図２に示す第２破線部Ｑの製造工程を説明するための断面模式図の一例である。
【図５】図２に示す第２破線部Ｑの製造工程を説明するための断面模式図の一例である。
【図６】図２に示す第２破線部Ｑの製造工程を説明するための断面模式図の一例である。
【図７】図２に示す第２破線部Ｑの製造工程を説明するための断面模式図の一例である。
【図８】図２に示す第２破線部Ｑの製造工程を説明するための断面模式図の一例である。
【図９】図２に示す第２破線部Ｑの製造工程を説明するための断面模式図の一例である。
【図１０】第２の実施形態に係る半導体装置の図３に相当する断面模式図の一例である。
【図１１】半導体装置の断面模式図の一例を示す図である。
【発明を実施するための形態】
【００１１】
初めに、一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。
【００１２】
一実施形態に係る半導体装置は、半導体基板（例えば、図２のシリコン基板１）の一主面に配置された第１層間絶縁膜（例えば、図２の第１層間絶縁膜３）に設けられた第１コンタクトプラグ（例えば、図２の第１コンタクトプラグ４）と、第１コンタクトプラグを覆うように配置された第１ストッパー膜（例えば、図２の第１ストッパー膜５ａ）と、第１ストッパー膜を覆うように配置された第２層間絶縁膜（例えば、図２の第２層間絶縁膜２２）と、第２層間絶縁膜を覆うように配置された第２ストッパー膜（例えば、図２の第２ストッパー膜５ｂ）と、第１ストッパー膜、第２層間絶縁膜及び第２ストッパー膜を貫通する下部電極孔（例えば、図２のホール１１）と、下部電極孔の側面を覆う第１サイドウォール膜（例えば、図２の第１サイドウォール膜３０ａ）と、第１サイドウォール膜及び第１コンタクトプラグと接続された下部電極（例えば、図２の下部電極７）と、を備える。第２層間絶縁膜の側面と接している第１サイドウォール膜は、第１ストッパー膜及び第２ストッパー膜の側面と接している第１サイドウォール膜に対して、凹形状である。
【００１３】
上記の半導体装置によれば、下部電極は、第１サイドウォール膜の凹部を覆う凸部（第１サイドウォール膜に形成される凹部に対応する凸部）を有するので、当該凸部が第１サイドウォール膜に対する楔として機能する。その結果、下部電極の自立が安定し、下部電極の飛散を防止できる。
【００１４】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００１５】
［第１の実施形態］
第１の実施形態について、図面を用いて説明する。
【００１６】
以下の説明で用いる図面は、理解を容易にするために便宜上、特定の部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本願開示はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１７】
＜半導体装置の構成＞
初めに、図１〜図３を参照しつつ、第１の実施形態に係る半導体装置１００の構成について説明する。
【００１８】
図１は、第１の実施形態に係る半導体装置１００の主要部分の配置の一例を示す平面図である。なお、図１は、図２に示すＢ１−Ｂ１間の断面を半導体装置１００の上方から視認した場合の平面図の一例である。図１を参照すると、シリコン基板（半導体基板；図１には図示せず）１には、複数のメモリセルを有するメモリセル領域とメモリセルを駆動するための回路を有する周辺回路領域が配置される。
【００１９】
メモリセル領域は、中心位置がＸ方向に延在する仮想直線とＹ方向に延在する仮想直線の交点上にあるキャパシタ１０を有する。メモリセル領域には、複数のキャパシタ１０が配置されており、各キャパシタ１０は、隣接するキャパシタ１０同士の中心間の距離が等距離となるように、Ｘ方向及びＹ方向に配置されている。メモリセル領域には、複数のキャパシタ１０が格子状に配置されている。
【００２０】
キャパシタ１０は、下部電極７と、容量絶縁膜８と、上部電極９と、から構成される。下部電極７の外側面の一部には、サイドウォール膜３０を介して、Ｙ方向に延在するサポート膜１８が接続されている。
【００２１】
周辺回路領域には、シリコン基板１の上方に成膜された層間絶縁膜１２を貫通する第４コンタクトプラグ１５が、配置されている。
【００２２】
次に、図２を参照し、半導体装置１００の断面構造について説明する。
【００２３】
メモリセル領域のシリコン基板１の上部には、素子分離領域（図示せず）で区分された活性領域に一対の不純物拡散領域（図示せず）が配置されている。また、シリコン基板１の上面には、ゲート絶縁膜とゲート電極が積層され、これらを構成要素とするＭＯＳ（Metal Oxide Semiconductor）トランジスタ（図示せず）が配置される。
【００２４】
シリコン基板１上に形成されたＭＯＳトランジスタは、シリコン基板１の上面に設けられた層間絶縁膜２により覆われている。層間絶縁膜２の上面には、ビット線１９とマスク膜２０が配置されている。
【００２５】
ビット線１９は、層間絶縁膜２を貫通するコンタクトプラグ（図示せず）を介して不純物拡散領域に接続される。コンタクトプラグの一方はビット線１９に接続され、他方は不純物拡散領域に接続される。ビット線１９とマスク膜２０の側面には、サイドウォール絶縁膜２１が配置される。なお、以降の説明において、特段の釈明がない限りは、ビット線１９にはサイドウォール絶縁膜２１が含まれるものとする。
【００２６】
層間絶縁膜２の上面は、ビット線１９と第１層間絶縁膜３により覆われている。
【００２７】
隣接しているビット線１９と接するように配置された第１コンタクトプラグ４が、層間絶縁膜２を貫通する他のコンタクトプラグ（図示せず）を介して、ビット線１９が接続される不純物拡散領域とは異なる他の不純物拡散領域に接続される。
【００２８】
第１層間絶縁膜３の上方には、マスク膜２０を覆うように、第１ストッパー膜５ａ、第２層間絶縁膜２２、第２ストッパー膜５ｂ、がそれぞれ順に積層されている。なお、以降の説明において、第１ストッパー膜５ａと第２ストッパー膜５ｂを総称して、ストッパー膜５と適宜表記する。
【００２９】
第１コンタクトプラグ４の上面に、下部電極７が配置される。
【００３０】
メモリセル領域の第１ストッパー膜５ａ、第２層間絶縁膜２２、第２ストッパー膜５ｂのそれぞれには、これらを貫通するホール（下部電極孔）１１が形成される。ホール１１の内壁には、第１サイドウォール膜３０ａと、クラウン（王冠）形状を有する下部電極７が配置される。なお、ホール１１において、第２層間絶縁膜２２により構成されたホール１１の側面１１ａは、第１ストッパー膜５ａ及び第２ストッパー膜５ｂからなるホール１１の側面１１ｂよりもＸ方向へ後退している。側面１１ａと接する第１サイドウォール膜３０ａは、凹部３１を有する。
【００３１】
下部電極７の下部における側面部の一部は、凹部３１の内面を覆っている。下部電極７は、ホール１１において、第１サイドウォール膜３０ａの凹形状に対応する凸部を有する。また、凹部３１を覆っている下部電極７の上面は、第１サイドウォール膜３０ａにより覆われている。ホール１１の内壁は、第１サイドウォール膜３０ａの側面に位置している。
【００３２】
下部電極７の中間部における側面部（第１側部）には、第２サイドウォール膜３０ｂを介して、第１サポート膜１８ａが接続されている。下部電極７の上部における側面部（第２側部）には、第３サイドウォール膜３０ｃを介して、第２サポート膜１８ｂが接続されている。なお、第１サイドウォール膜３０ａ、第２サイドウォール膜３０ｂ及び第３サイドウォール膜３０ｃを総称して、サイドウォール膜３０と適宜表記する。同様に、第１サポート膜１８ａと第２サポート膜１８ｂを総称して、サポート膜１８と適宜表記する。サポート膜１８は、隣接する下部電極７同士が接触しないように相互に支持している。
【００３３】
下部電極７の側面及び上面は、容量絶縁膜８と上部電極９により覆われている。
【００３４】
以上のように配置された下部電極７、容量絶縁膜８及び上部電極９により、キャパシタ１０が構成される。キャパシタ１０を構成する下部電極７の内側は、容量絶縁膜８と上部電極９により覆われている。
【００３５】
なお、キャパシタ１０の構造は図２に示す構造に限定されるものではなく、例えば、容量絶縁膜８の絶縁性能を考慮しつつ、容量絶縁膜８を薄い上部電極９により覆った後、充填膜を埋め込んで、さらに充填膜上にプレート電極を設ける構成であってもよい。
【００３６】
上部電極９を覆うように、層間絶縁膜１２が配置される。第２コンタクトプラグ１３の一端は、層間絶縁膜１２を貫通し、上部電極９に接続される。第２コンタクトプラグ１３の他の一端は、層間絶縁膜１２の上面に配線される配線１６に接続される。
【００３７】
周辺回路領域におけるシリコン基板１の上方では、層間絶縁膜１２を貫通するホール１４に第４コンタクトプラグ１５が配置されている。第４コンタクトプラグ１５は、第３コンタクトプラグ２６と接続される。層間絶縁膜１２の上面には、配線１６が配線される。配線１６は、第４コンタクトプラグ１５に接続される。
【００３８】
メモリセル領域及び周辺回路領域それぞれにおける配線１６は、層間絶縁膜１７により覆われている。
【００３９】
図３は、図２の第１破線部Ｐを拡大した断面模式図の一例である。図３を参照すると、側面部を第２ストッパー膜５ｂにより囲まれた下部電極７の外径Ｄ２は、側面部を第１ストッパー膜５ａにより囲まれた下部電極７の外径Ｄ１よりも大きい。また、下部電極７の外径Ｄ２は、側面部を第２層間絶縁膜２２により囲まれた下部電極７の外径Ｄ３よりも小さい。
【００４０】
側面部を第２ストッパー膜５ｂにより囲まれた下部電極７の内径Ｄ５は、側面部を第１ストッパー膜５ａにより囲まれた下部電極７の内径Ｄ４、及び、側面部を第２層間絶縁膜２２により囲まれた下部電極７の内径Ｄ６よりも大きい。
【００４１】
下部電極７の内側面は、一様な角度を有する傾斜面となっている。下部電極７の底面は、第１コンタクトプラグ４の上面に接続される。
【００４２】
以上のように、第１の実施形態に係る半導体装置１００では、第２層間絶縁膜２２により形成されたホール１１の側面１１ａを、第１ストッパー膜５ａ及び第２ストッパー膜５ｂで構成されたホール１１の側面１１ｂよりも後退させ、第１サイドウォール膜３０ａに凹部３１を設ける構造を有している。また、凹部３１を覆っている下部電極７の上面は、第１サイドウォール膜３０ａにより覆われている。半導体装置１００をこのような構造とすることで、下部電極７は第１サイドウォール膜３０ａの凹部３１を覆う凸部（凹部３１に対応する凸部）を有することになり、この凸部の上面が第１サイドウォール膜３０ａにより覆われるので、凸部が下部電極７の楔となり、下部電極７が飛散することを防止できる。
【００４３】
＜製造方法＞
次に、半導体装置１００の製造方法について、図面を参照しつつ説明する。その際、下部電極７の製造工程を中心に説明する。
【００４４】
初めに、周知の製造方法を用いて、シリコン基板１にゲート絶縁膜、ゲート電極及びソース・ドレインとなる一対の不純物拡散層を有するＭＯＳトランジスタを形成する。
【００４５】
次に、図４を参照すると、ＭＯＳトランジスタを覆う層間絶縁膜２を形成する。
【００４６】
次に、層間絶縁膜２を貫通し不純物拡散領域に接続されたコンタクトプラグ（図示せず）を形成する。
【００４７】
次に、一部のコンタクトプラグの上面に配置されたタングステン（Ｗ）を材料とするビット線１９を形成する。
【００４８】
次に、ビット線１９の上面を覆うシリコン窒化膜（ＳｉＮ）からなるマスク膜２０と、ビット線１９とマスク膜２０のＸ方向の側面部を覆うシリコン窒化膜からなるサイドウォール絶縁膜２１と、を形成する。
【００４９】
次に、ビット線１９を埋め込んだシリコン酸化膜からなる第１層間絶縁膜３（図示せず）を形成する。
【００５０】
次に、Ｘ方向の側面をサイドウォール絶縁膜２１に接触させるタングステンからなる第１コンタクトプラグ４を形成する。層間絶縁膜２から第１コンタクトプラグ４までの製造には、それぞれ周知の方法を用いることができる。
【００５１】
次に、第１コンタクトプラグ４とマスク膜２０を覆うように、ＡＬＤ（Atomic Layer Deposition）法により、例えば、厚さ５ｎｍのシリコン窒化膜からなる第１ストッパー膜５ａを成膜する。
【００５２】
次に、第１ストッパー膜５ａを覆うように、ＣＶＤ（Chemical Vapor Deposition）法により、例えば、厚さ２０ｎｍのシリコン窒化膜からなる際２層間絶縁膜２２を成膜する。ここで、第２層間絶縁膜２２には、ボロン（Ｂ）とリン（Ｐ）を含有させている。例えば、ボロンを７ｍｏｌ％、リンを３．５ｍｏｌ％に設定する。
【００５３】
次に、ＡＬＤ法により、例えば、厚さ２５ｎｍのシリコン窒化膜からなる第２ストッパー膜５ｂを成膜する。
【００５４】
次に、ＣＶＤ法により、第２ストッパー膜５ｂの上面を覆うように、例えば、厚さ５００ｎｍのシリコン酸化膜からなる第１犠牲膜６ａを形成する。なお、第１犠牲膜６ａには、ボロンとリンを含有させていない。
【００５５】
次に、第１犠牲膜６ａの上面を覆うように、ＡＬＤ法により、例えば、厚さ１３０ｎｍのシリコン窒化膜からなる第１サポート膜１８ａを成膜する。
【００５６】
次に、ＣＶＤ法により、第１サポート膜１８ａの上面を覆うように、例えば、厚さ５００ｎｍのシリコン酸化膜からなる第２犠牲膜６ｂを形成する。なお、第２犠牲膜６ｂにも、第１犠牲膜６ａと同様に、ボロンとリンを含有させていない。
【００５７】
第２犠牲膜６ｂの上面を覆うように、ＡＬＤ法により、例えば、厚さ１３０ｎｍのシリコン窒化膜からなる第２サポート膜１８ｂを成膜する。
【００５８】
次に、図５を参照すると、フォトリソグラフィ法とドライエッチング法により、第２サポート膜１８ｂ、第２犠牲膜６ｂ、第１サポート膜１８ａ、第１犠牲膜６ａ、第２ストッパー膜５ｂ、第２層間絶縁膜２２、第１ストッパー膜５ａをそれぞれ貫通する第１コンタクトホール２４を形成する。例えば、第１コンタクトホール２４の上部における内径Ｄ１０は４０ｎｍ、下部における内径Ｄ１は３０ｎｍとする。なお、第１コンタクトホール２４の底面には、少なくとも第１コンタクトプラグ４の一部が露出するようにする。
【００５９】
次に、図６を参照すると、ウェットエッチング法により、第１コンタクトホール２４の内壁を構成し、ボロンとリンを含有するシリコン酸化膜からなる第２層間絶縁膜２２の一部を除去する。その結果、新たな第２コンタクトホール２４ａが形成される。
【００６０】
その際に行うウェットエッチング法では、フッ化アンモニウム（ＮＨ４Ｆ）とフッ酸（ＨＦ）の混合溶液である緩衝フッ酸を用いる。そのため、フッ酸の解離が抑制されるので、緩衝フッ酸溶液中にはほぼ中性フッ酸だけが存在することになり、ボロンとリンを含んだシリコン酸化膜からなる第２層間絶縁膜２２が選択的に除去される。換言すれば、ボロンとリンを含まないシリコン酸化膜からなる第１犠牲膜６ａ及び第２犠牲膜６ｂ、シリコン窒化膜からなるストッパー膜５（第１ストッパー膜５ａ、第２ストッパー膜５ｂ）、サポート膜１８（第１サポート膜１８ａ、第２サポート膜１８ｂ）は除去されずに残留する。
【００６１】
第２層間絶縁膜２２の一部を除去することで、第１コンタクトホール２４における第２層間絶縁膜２２の側面が、第１ストッパー膜５ａ及び第２ストッパー膜５ｂの側面よりも後退する。なお、第２層間絶縁膜２２により構成される第２コンタクトホール２４ａの内径Ｄ３は、内径Ｄ２よりも大きい。
【００６２】
このように、ウェットエッチングした際に、第２層間絶縁膜２２が後退するのは、シリコン酸化膜にボロンとリンを含有させたことに起因する。そのため、ボロンとリンの濃度を上げることで、後退速度を上昇させることが可能である。
【００６３】
次に、図７を参照すると、第２コンタクトホール２４ａの内壁を覆うように、ＣＶＤ法により、例えば、厚さ５ｎｍのシリコン窒化膜からなるサイドウォール膜３０を成膜する。その際、第２コンタクトホール２４ａの内壁には、サイドウォール膜３０が一様の厚さで形成されるので、第２層間絶縁膜２２の側面部と接しているサイドウォール膜３０には、凹部３１が形成される。
【００６４】
次に、ドライエッチング法により、第２コンタクトホール２４ａの底面及び第２サポート膜１８ｂの上面におけるサイドウォール膜３０を除去し、少なくとも第１コンタクトプラグ４の一部を露出させる。その結果、第２コンタクトホール２４ａは、新たな第３コンタクトホール２４ｂとなる。
【００６５】
次に、図８を参照すると、第３コンタクトホール２４ｂの内壁を覆うように、ＳＦＤ（Sequential Flow Deposition）法により、下部電極となる窒化チタン（ＴｉＮ）を成膜する。その際、第３コンタクトホール２４ｂは、窒化チタンにより全て埋め込まれずに残留する。
【００６６】
次に、フォトリソグラフィ法とドライエッチング法により、第２サポート膜１８ｂの上面における窒化チタンを除去し、下部電極７を形成する。その際、凹部３１により囲まれた下部電極７の外面は凸形状となる。
【００６７】
次に、図９を参照すると、フォトリソグラフィ法とドライエッチング法により、第１サポート膜１８ａと第２サポート膜１８ｂが、Ｘ方向で隣接している下部電極７の間に残留するように、不要となる第１サポート膜１８ａと第２サポート膜１８ｂを除去する。なお、図９には図示していないが、第１犠牲膜６ａと第２犠牲膜６ｂの一部が露出する。
【００６８】
次に、フッ酸（ＨＦ）を用いたウェットエッチング法により、第１犠牲膜６ａと第２犠牲膜６ｂを完全に除去する。即ち、下部電極７が露出するまで、第１犠牲膜６ａと第２犠牲膜６ｂをエッチングする。なお、エッチングの際、フッ酸（ＨＦ）は緩衝液としておらず、解離してＨＦ２−イオンとして存在するので、ボロンとリンを含まないシリコン酸化膜からなる第１犠牲膜６ａと第２犠牲膜６ｂに限り選択的に除去できる。また、第１犠牲膜６ａと第２犠牲膜６ｂに接していたシリコン窒化膜からなる第２ストッパー膜５ｂ、第１サポート膜１８ａ、第２サポート膜１８ｂ及びサイドウォール膜３０は、残留して露出する。
【００６９】
次に、熱リン酸（Ｈ３Ｐ０４）を用いたウェットエッチング法により、露出しているサイドウォール膜３０を除去する。その際、第２ストッパー膜５ｂ、第１サポート膜１８ａ、第２サポート膜１８ｂは、サイドウォール膜３０よりも十分厚く形成しているので、ウェットエッチングの時間を管理することで、これらを残留させることが可能である。
【００７０】
第１ストッパー膜５ａ、第２層間絶縁膜２２及び第２ストッパー膜５ｂの側面における第１サイドウォール膜３０ａ、第１サポート膜１８ａの側面における第２サイドウォール膜３０ｂ、第２サポート膜１８ｂの側面における第３サイドウォール膜３０ｃのそれぞれは、露出していないので、残留する。第１ストッパー膜５ａ及び第２ストッパー膜５ｂの側面と第２層間絶縁膜２２の側面と、に接する第１サイドウォール膜３０ａに形成した凹部３１は残留する。
【００７１】
次に、公知の製法により、下部電極７を覆うように容量絶縁膜８と上部電極９を形成することで、キャパシタ１０が完成する。
【００７２】
その後、キャパシタ１０を層間絶縁膜１２により埋め込んだ後、第２コンタクトプラグ１３、第４コンタクトプラグ１５、配線１６をそれぞれ形成すると、図１に示す半導体装置１００が完成する。
【００７３】
第１の実施形態に係る半導体装置１００においては、下部電極７の一部が、凹部３１を覆う凸形状の楔となるので、下部電極７はウェットエッチングにより飛散することなく残留する。一方、図１１に示すように、特許文献１に開示された製造方法により製造された半導体装置では、下部電極７に凸形状を設けていないので、ウェットエッチングにより少なくとも一部の下部電極７が飛散する可能性がある。
【００７４】
以上のように、第１の実施形態に係る半導体装置の製造方法によれば、ボロンとリンを含むシリコン酸化膜からなる第２層間絶縁膜２２と、ボロンとリンを含まないシリコン酸化膜からなる第１犠牲膜６ａ及び第２犠牲膜６ｂと、を順次積層させて形成する。その後、ウェットエッチング法により、第２層間絶縁膜２２を選択的に後退させることで、第１サイドウォール膜３０ａに凹部３１を形成している。即ち、このようなウェットエッチング法では、緩衝フッ酸を用いてボロンとリンを含むシリコン酸化膜だけを選択的に除去しているので、第２層間絶縁膜に限り後退させることは容易であり、第１サイドウォール膜３０ａに凹部３１を安定して形成できる。
【００７５】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００７６】
図１０は、第２の実施形態に係る半導体装置１００ａの図３に相当する断面模式図の一例である。図１０において図３と同一構成要素には、同一の符号を付し、その説明を省略する。
【００７７】
図１０を参照すると、第１の実施形態と同様に、下部電極７の外径Ｄ３、外径Ｄ２及び外径Ｄ１の間には、Ｄ３＞Ｄ２＞Ｄ１の関係がある。また、側面部を第２ストッパー膜５ｂで囲まれた下部電極７の内径Ｄ８は、側面部を第１ストッパー膜５ａで囲まれた下部電極７の内径Ｄ７よりも大きく、側面部を第２層間絶縁膜２２で囲まれた下部電極７の内径Ｄ９よりも小さい。下部電極７の内側面には、第１サイドウォール膜３０ａで囲まれた下部電極７に凹部３１ａが配置されている。また、容量絶縁膜８は、下部電極７の凹部３１ａに対応する凸部を有する。
【００７８】
第１の実施形態に係る半導体装置１００と同様に、半導体装置１００ａは、第２層間絶縁膜２２で構成されたホール１１の側面１１ａを、第１ストッパー膜５ａ及び第２ストッパー膜５ｂで構成されたホール１１の側面１１ｂよりも後退させ、第１サイドウォール膜３０ａに凹部３１を設けている。さらに、凹部３１を覆っている下部電極７の上面は、第１サイドウォール膜３０ａで覆われている。さらに、第２の実施形態に係る半導体装置１００ａは、下部電極７に凹部３１ａを設け、凹部３１ａを覆う容量絶縁膜８の上面は、下部電極７により覆われている。
【００７９】
半導体装置１００ａは、第１の実施形態にて説明した製造方法とほぼ同じ方法により製造できる。下部電極７の凹部３１ａは、下部電極となる窒化チタンを成膜する際の条件を調整することで形成する。
【００８０】
第２の実施形態に係る半導体装置１００ａの構成によれば、下部電極７は、第１サイドウォール膜３０ａの凹部を覆う凸部を有し、凸部の上面は第１サイドウォール膜３０ａで覆われているので、凸部が下部電極７の楔となって下部電極７が飛散することを防止できる。さらに、容量絶縁膜８の凸部も下部電極７に対する楔として機能するので、下部電極７及び容量絶縁膜８からなるキャパシタ１０の自立が安定する。
【００８１】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００８２】
１  シリコン基板
２  層間絶縁膜
３  第１層間絶縁膜
４  第１コンタクトプラグ
５  ストッパー膜
５ａ  第１ストッパー膜
５ｂ  第２ストッパー膜
６ａ  第１犠牲膜
６ｂ  第２犠牲膜
７  下部電極
８  容量絶縁膜
９  上部電極
１０  キャパシタ
１１  ホール（下部電極孔）
１１ａ、１１ｂ  側面
１２  層間絶縁膜
１３  第２コンタクトプラグ
１４  ホール
１５  第４コンタクトプラグ
１６  配線
１７  層間絶縁膜
１８  サポート膜
１８ａ  第１サポート膜
１８ｂ  第２サポート膜
１９  ビット線
２０  マスク膜
２１  サイドウォール絶縁膜
２２  第２層間絶縁膜
２４  第１コンタクトホール
２４ａ  第２コンタクトホール
２４ｂ  第３コンタクトホール
２６  第３コンタクトプラグ
３０  サイドウォール膜
３０ａ  第１サイドウォール膜
３０ｂ  第２サイドウォール膜
３０ｃ  第３サイドウォール膜
３１、３１ａ  凹部
１００、１００ａ  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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