(57)【要約】【課題】構成を簡素化することが可能な技術を提供することを目的とする。【解決手段】ゲート駆動回路の各単位駆動回路Ｇ１では、第１ソース端子及び第１ドレイン端子の一方と、第２ソース端子及び第２ドレイン端子の一方との接続点は、キャパシタＣ１の一端と、ゲート配線Ｐ１１１と、後段の単位駆動回路Ｇ１とに接続されている。第３ソース端子及び第３ドレイン端子の一方と、第３ゲート端子との接続点は、前段の単位駆動回路Ｇ１に接続されている。第３ソース端子及び第３ドレイン端子の他方と、第４ソース端子及び第４ドレイン端子の一方との接続点は、第１ゲート端子と、キャパシタＣ１の他端とに接続されている。【選択図】図５
2016200650.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルの複数のゲート配線とそれぞれ接続された複数段の単位駆動回路を備え、
各前記単位駆動回路は、
第１ソース端子、第１ドレイン端子及び第１ゲート端子を有する酸化物半導体からなる第１トランジスタと、
第２ソース端子、第２ドレイン端子及び第２ゲート端子を有する酸化物半導体からなる第２トランジスタと、
第３ソース端子、第３ドレイン端子及び第３ゲート端子を有する酸化物半導体からなる第３トランジスタと、
第４ソース端子、第４ドレイン端子及び第４ゲート端子を有する酸化物半導体からなる第４トランジスタと、
キャパシタと、
を備え、
前記第１ソース端子及び前記第１ドレイン端子の一方と、前記第２ソース端子及び前記第２ドレイン端子の一方との接続点は、前記キャパシタの一端と、前記ゲート配線と、後段の前記単位駆動回路とに接続され、
前記第３ソース端子及び前記第３ドレイン端子の一方と、前記第３ゲート端子との接続点は、前段の前記単位駆動回路に接続され、
前記第３ソース端子及び前記第３ドレイン端子の他方と、前記第４ソース端子及び前記第４ドレイン端子の一方との接続点は、前記第１ゲート端子と、前記キャパシタの他端とに接続され、
前記第１ソース端子及び前記第１ドレイン端子の他方は、第１外部配線に接続され、
前記第２ゲート端子と、前記第４ゲート端子との接続点は、第２外部配線に接続され、
前記第２ソース端子及び前記第２ドレイン端子の他方と、前記第４ソース端子及び前記第４ドレイン端子の他方との接続点は、第３外部配線に接続されている、ゲート駆動回路。
【請求項２】
請求項１に記載のゲート駆動回路であって、
前記第１外部配線と、前記第２外部配線とには、活性期間が異なる複数のクロック信号のいずれか二つがそれぞれ入力される、ゲート駆動回路。
【請求項３】
請求項２に記載のゲート駆動回路であって、
前記複数のクロック信号は、一つずつ順に活性期間が推移する第１、第２及び第３クロック信号を含み、
第１の前記単位駆動回路に関して、
前記第１外部配線には前記第１クロック信号が入力され、前記第２外部配線には前記第２クロック信号が入力され、
前記第１の単位駆動回路の後段の前記単位駆動回路である第２の単位駆動回路に関して、
前記第１外部配線には前記第２クロック信号が入力され、前記第２外部配線には前記第３クロック信号が入力され、
前記第２の単位駆動回路の後段の前記単位駆動回路である第３の単位駆動回路に関して、
前記第１外部配線には前記第３クロック信号が入力され、前記第２外部配線には前記第１クロック信号が入力される、ゲート駆動回路。
【請求項４】
請求項１から請求項３のうちのいずれか１項に記載のゲート駆動回路の駆動方法であって、
各前記単位駆動回路において、
（ａ）前記第１外部配線の電圧を第１オフ電圧にし、前記第２外部配線の電圧を第２オフ電圧にし、前記前段の単位駆動回路から第３オン電圧を入力することにより、前記第１トランジスタの前記第１ゲート端子の電圧を、前記第１ソース端子及び第１ドレイン端子の間が導通状態となるオン電圧にする工程と、
（ｂ）前記工程（ａ）の後に、前記第１外部配線の電圧を第１オン電圧にし、前記第２外部配線の電圧を前記第２オフ電圧にし、前記前段の単位駆動回路から第３オフ電圧を入力することにより、前記第１トランジスタの前記第１ゲート端子の電圧を、前記オン電圧よりも大きいブースト電圧にする工程と、
（ｃ）前記工程（ｂ）の後に、前記第１外部配線の電圧を前記第１オフ電圧にし、前記第２外部配線の電圧を第２オン電圧にし、前記前段の単位駆動回路から前記第３オフ電圧を入力することにより、前記第１トランジスタの前記第１ゲート端子の電圧を、前記第１ソース端子及び第１ドレイン端子の間が不導通状態となるオフ電圧にする工程と
を備える、駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体などを用いたゲート駆動回路及びその駆動方法に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータや携帯電話、業務用機器、産業用機器に用いられるディスプレイモニターとして、酸化物半導体（例えば、インジウム、ガリウム、亜鉛及び酸素からなるＩｎＧａＺｎＯなど）を用いた液晶パネルが実用化されている。これらのディスプレイモニターで用いられている液晶パネルは、いわゆるアクティブマトリクス方式と呼ばれる液晶制御回路が用いられており、各画素に配設されたキャパシタによって、液晶層に印加される電圧が保持される。このキャパシタに保持される電圧の制御に、リーク電流が少ない酸化物半導体からなるトランジスタを用いることで、比較的小さいキャパシタで電圧が保持でき、画素の開口率を上げることができるという利点がある。
【０００３】
また、画素を駆動させるためのデータ駆動回路及び画素ゲート駆動回路を、液晶パネルのガラス基板上に形成する技術も提案されている。中でも、これら回路に酸化物半導体トランジスタを用いた場合には、電圧ストレスによる閾値シフトが起きるため、当該閾値シフトを低減する技術が提案されている。例えば、特許文献１においては、閾値シフトを低減するためにダブルゲート構造のトランジスタを備えた画素ゲート駆動回路が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１４／１４１８００号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の構成は、比較的複雑であり、トランジスタの幅及び距離の比率の最適化が困難である。また、ゲート配線層の追加を伴うダブルゲート構造のトランジスタを形成するために、例えばゲート配線層を追加するなど構成要素を追加する必要があり、製造工程が多くコストアップにつながる。
【０００６】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、構成を簡素化することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るゲート駆動回路は、表示パネルの複数のゲート配線とそれぞれ接続された複数段の単位駆動回路を備える。各前記単位駆動回路は、第１ソース端子、第１ドレイン端子及び第１ゲート端子を有する酸化物半導体からなる第１トランジスタと、第２ソース端子、第２ドレイン端子及び第２ゲート端子を有する酸化物半導体からなる第２トランジスタと、第３ソース端子、第３ドレイン端子及び第３ゲート端子を有する酸化物半導体からなる第３トランジスタと、第４ソース端子、第４ドレイン端子及び第４ゲート端子を有する酸化物半導体からなる第４トランジスタと、キャパシタとを備える。前記第１ソース端子及び前記第１ドレイン端子の一方と、前記第２ソース端子及び前記第２ドレイン端子の一方との接続点は、前記キャパシタの一端と、前記ゲート配線と、後段の前記単位駆動回路とに接続されている。前記第３ソース端子及び前記第３ドレイン端子の一方と、前記第３ゲート端子との接続点は、前段の前記単位駆動回路に接続されている。前記第３ソース端子及び前記第３ドレイン端子の他方と、前記第４ソース端子及び前記第４ドレイン端子の一方との接続点は、前記第１ゲート端子と、前記キャパシタの他端とに接続されている。前記第１ソース端子及び前記第１ドレイン端子の他方は、第１外部配線に接続されている。前記第２ゲート端子と、前記第４ゲート端子との接続点は、第２外部配線に接続されている。前記第２ソース端子及び前記第２ドレイン端子の他方と、前記第４ソース端子及び前記第４ドレイン端子の他方との接続点は、第３外部配線に接続されている。
【発明の効果】
【０００８】
本発明によれば、構成を簡素化することができるので、トランジスタの幅及び距離の比率の最適化を比較的容易に行うことができる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態１に係る液晶パネルの構成を模式的に示す図である。
【図２】本実施の形態１に係る画素ゲート駆動回路の構成を示すブロック図である。
【図３】本実施の形態１に係る画素ゲート駆動回路の動作を示すタイミングチャートである。
【図４】本実施の形態１に係る単位画素ゲート駆動回路の構成を示す回路図である。
【図５】本実施の形態１に係る単位画素ゲート駆動回路の構成を示す回路図である。
【図６】本実施の形態１に係る画素ゲート駆動回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る液晶パネルの構成を模式的に示す図である。液晶パネルＰ１は、画素ゲート駆動回路（ゲート駆動回路）Ｐ１０１と、画素ソース回路Ｐ１０２と、ゲート配線Ｐ１１１と、ソース配線Ｐ１１２と、画素キャパシタＰ１２１と、画素トランジスタＰ１２２とを備える。液晶パネルＰ１は、例えば、バックライト、偏光フィルムなどと組み合わせてディスプレイモニターを構成する。
【００１１】
液晶パネルＰ１は、透明電極を備える２枚のガラス基板（図示せず）と、それらに挟まれた液晶（図示せず）とを備える。そして、液晶パネルＰ１は、透明電極の間の電位差を制御して、バックライトから液晶に入射された光の偏光角度を制御することにより、画素の階調を制御している。各画素の液晶にかかる電圧は画素ソース回路Ｐ１０２によって生成され、画素キャパシタＰ１２１に蓄えられることで、画素の階調は保持される。
【００１２】
各画素の階調は、通常毎秒６０〜２４０回程度で更新される。各画素の階調の更新タイミングは、画素ゲート駆動回路Ｐ１０１によって生成され、当該更新タイミングに応じた信号が、ゲート配線Ｐ１１１を介して、画素トランジスタＰ１２２に伝達される。画素トランジスタＰ１２２は、３端子（ゲート端子、ソース端子及びドレイン端子）のトランジスタである。ゲート端子はゲート配線Ｐ１１１に、ソース端子はソース配線Ｐ１１２に、ドレイン端子は画素キャパシタＰ１２１にそれぞれ接続されている。
【００１３】
この構造において、更新タイミングで画素ゲート駆動回路Ｐ１０１により画素トランジスタＰ１２２のゲート端子に電圧が選択的に印加される。電圧がゲート端子に印加された画素トランジスタＰ１２２では、ソース端子とドレイン端子との間が導通状態となるので、画素ソース回路Ｐ１０２からの階調電圧を、ソース配線Ｐ１１２を通じて、画素キャパシタＰ１２１に蓄積することが可能である。
【００１４】
ゲート端子には、ソース端子とドレイン端子との間を導通状態とするための電圧と不導通状態とするための電圧とが選択的に印加される。以下の説明では、ゲート端子に印加される電圧のうち、ソース端子とドレイン端子との間を導通状態とするための電圧を「オン電圧」と記し、ソース端子とドレイン端子との間を不導通状態とするための電圧を「オフ電圧」と記す。オン電圧及びオフ電圧は、画素トランジスタＰ１２２に使用された酸化物半導体の特性、及び、パネルの設計に応じて適切に決定される。
【００１５】
ソース配線Ｐ１１２の数は液晶パネルＰ１の水平解像度に対応し、ゲート配線Ｐ１１１の数は垂直解像度に対応する。ゲート配線Ｐ１１１は上から順番に１線ずつ電圧が加わることで、水平１ラインの画素を同時に階調更新状態にする。ソース配線Ｐ１１２は、階調更新状態にある水平１ラインの全画素に階調電圧を同時に書き込む。こうすることで、液晶パネルＰ１の全画素の階調は水平１ラインごとに順次更新される。
【００１６】
なお、本実施の形態１では、液晶パネルＰ１上に配設された画素トランジスタＰ１２２、及び、画素ゲート駆動回路Ｐ１０１を構成するトランジスタは、酸化物半導体（例えば、インジウム、ガリウム、亜鉛及び酸素からなるＩｎＧａＺｎＯなど）から構成されているものとする。これにより、移動度を高めることができるとともに、リーク電流を抑制することが可能となっている。
【００１７】
図２は、図１で示した本実施の形態１に係る画素ゲート駆動回路Ｐ１０１の構成を詳細に示すブロック図である。画素ゲート駆動回路Ｐ１０１は、図２に示すように、複数段の単位画素ゲート駆動回路Ｇ１と、画素ゲート出力配線Ｇ１０１と、ゲート出力伝搬配線Ｇ１０２と、クロック配線Ｇ１０３と、オフ電圧配線Ｇ１０４とを備えている。なお、クロック配線Ｇ１０３は、複数の配線（第１、第２及び第３クロック配線ＣＬ１，ＣＬ２，ＣＬ３）を含んでいる。
【００１８】
画素ゲート出力配線Ｇ１０１は、単位画素ゲート駆動回路Ｇ１と、図１に示したゲート配線Ｐ１１１とを接続している。ここでは単位画素ゲート駆動回路Ｇ１は、液晶パネルＰ１の垂直画素数と同じ数だけ配列されているものとする。複数段の単位画素ゲート駆動回路（単位駆動回路）Ｇ１は、液晶パネルＰ１の複数の画素ゲート出力配線Ｇ１０１（複数のゲート配線Ｐ１１１）とそれぞれ接続されており、各ラインの画素階調の更新タイミングで画素ゲート出力配線Ｇ１０１（ゲート配線Ｐ１１１）に電圧を出力する。
【００１９】
なお、ここでは単位画素ゲート駆動回路Ｇ１は、液晶パネルＰ１の垂直画素数と同じ数だけ配列されているものとしたが、これに限ったものではない。例えば、画素ゲート駆動回路Ｐ１０１を構成する複数段の単位画素ゲート駆動回路Ｇ１のうち、最前段及び最後段の単位画素ゲート駆動回路Ｇ１においては、電圧波形が安定しない。そこで、垂直画素数（ゲート配線Ｐ１１１の数）よりも多く単位画素ゲート駆動回路Ｇ１を備え、最前段及び最後段から１つ以上をゲート配線Ｐ１１１に接続しないように構成してもよい。
【００２０】
オフ電圧配線Ｇ１０４は、各単位画素ゲート駆動回路Ｇ１の動作において基準となる電圧を供給する。
【００２１】
ゲート出力伝搬配線Ｇ１０２は、隣り合う二つの単位画素ゲート駆動回路Ｇ１を接続する。各単位画素ゲート駆動回路Ｇ１は、その前段の単位画素ゲート駆動回路Ｇ１から与えられる電圧と、クロック配線Ｇ１０３から与えられる周期的な波形の電圧とに基づいて、適切なタイミング（画素の更新タイミング）で電圧を、画素ゲート出力配線Ｇ１０１に出力する。また、各単位画素ゲート駆動回路Ｇ１は、適切なタイミング（画素の更新タイミング）で電圧を、ゲート出力伝搬配線Ｇ１０２を介して、その後段の単位画素ゲート駆動回路Ｇ１に出力する。
【００２２】
つまり、各単位画素ゲート駆動回路Ｇ１は、その前段の単位画素ゲート駆動回路Ｇ１から伝搬された画素の更新タイミングと、クロック配線Ｇ１０３の周期的なタイミングとに基づいて、自身の画素の更新タイミングを生成する。そして、各単位画素ゲート駆動回路Ｇ１は、生成した更新タイミングを、画素ゲート出力配線Ｇ１０１に出力するとともに、ゲート出力伝搬配線Ｇ１０２を介して、その後段の単位画素ゲート駆動回路Ｇ１に伝搬する。
【００２３】
各画素の階調更新は、例えば、液晶パネルＰ１の上部から順に行われる。このような場合には、図２のように隣り合う任意の二つの単位画素ゲート駆動回路Ｇ１のうち、上側の回路から画素ゲート出力配線Ｇ１０１及びゲート出力伝搬配線Ｇ１０２を通じて下側の回路に、画素の更新タイミングが伝搬される。なお、最上段の単位画素ゲート駆動回路Ｇ１に対する画素の更新タイミングは、外部のコントロール回路などからスタート信号電圧が入力されることによって設定されることになる。
【００２４】
図３は、画素ゲート駆動回路Ｐ１０１の動作を説明するためのタイミングチャートである。図３には、スタート信号電圧波形Ｗ１０１と、第１段目の画素ゲート出力配線Ｇ１０１の電圧波形Ｗ１１１と、第１段目の下側である第２段目の画素ゲート出力配線Ｇ１０１の電圧波形Ｗ１１２と、第２段目の下側である第３段目の画素ゲート出力配線Ｇ１０１の電圧波形Ｗ１１３とが示されており、横軸は時間、縦軸は電圧を表している。
【００２５】
画素ゲート駆動回路Ｐ１０１の外部から与えられるスタート信号電圧波形Ｗ１０１は、図３に示すように、不活性期間中ではオフ電圧であり、活性期間（一定時間）中ではオン電圧となる矩形波である。そして、スタート信号電圧波形Ｗ１０１の活性期間が終了してオン電圧からオフ電圧になると、第１段目の画素ゲート出力配線Ｇ１０１の電圧波形Ｗ１１１の活性期間が開始してオフ電圧からオン電圧になる。
【００２６】
同様に第１段目の画素ゲート出力配線Ｇ１０１の電圧波形Ｗ１１１の活性期間が終了すると、第２段目の画素ゲート出力配線Ｇ１０１の電圧波形Ｗ１１２の活性期間が開始する。そして同様に第２段目の画素ゲート出力配線Ｇ１０１の電圧波形Ｗ１１２の活性期間が終了すると、第３段目の画素ゲート出力配線Ｇ１０１の電圧波形Ｗ１１３の活性期間が開始する。第４段目以降の画素ゲート出力配線Ｇ１０１に関してもこのように活性期間が推移していく。なお、活性期間の長さは、スタート信号電圧波形Ｗ１０１及び各画素ゲート出力配線Ｇ１０１の電圧波形のいずれでも同じある。
【００２７】
各段の画素ゲート配線出力が活性期間開始から活性期間終了までの間に、ソース配線Ｐ１１２からの階調電圧を、液晶パネルＰ１の画素キャパシタＰ１２１に充電する動作を順に行うことで、各段の画素の階調の更新が順に行われる。
【００２８】
以上、画素ゲート駆動回路Ｐ１０１について詳細に説明した。次に、図４及び図５を用いて、画素ゲート駆動回路Ｐ１０１が備える各単位画素ゲート駆動回路Ｇ１の詳細な構成及び動作と、オフ電圧配線Ｇ１０４の詳細な役割とについて説明する。
【００２９】
図４は、本実施の形態１に係る単位画素ゲート駆動回路Ｇ１の構成を示す回路図である。本実施の形態１では、各単位画素ゲート駆動回路Ｇ１は、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、第３トランジスタＴｒ３と、第４トランジスタＴｒ４と、キャパシタＣ１と、第１配線ＧＮ１と、第２配線ＧＮ２と、第３配線ＧＮ３と、第４配線ＧＮ４と、第５配線ＧＮ５と、第６配線ＧＮ６と、第７配線ＧＮ７とを備えている。
【００３０】
上述の第Ｎ（Ｎ＝１，２，３，４）トランジスタは、酸化物半導体からなるＦＥＴ（電界効果トランジスタ）であり、第Ｎソース端子、第Ｎドレイン端子及び第Ｎゲート端子を有する。第Ｎトランジスタのそれぞれは、第Ｎゲート端子にオン電圧が印加された場合に導通状態となり、第Ｎドレイン端子と第Ｎソース端子との間に電流が流れることが可能となる。なお、この電流は双方向に流れることができる。
【００３１】
次に、単位画素ゲート駆動回路Ｇ１の各構成要素の接続関係について説明する。
【００３２】
第１トランジスタＴｒ１の第１ソース端子及び第１ドレイン端子の一方と、第２トランジスタＴｒ２の第２ソース端子及び第２ドレイン端子の一方との接続点は、キャパシタＣ１の一端と、ゲート配線Ｐ１１１と、後段の単位画素ゲート駆動回路Ｇ１とに接続されている。本実施の形態１では、第１配線ＧＮ１が、上述の接続点と、キャパシタＣ１の一端とを接続している。また、第１配線ＧＮ１は、図２の画素ゲート出力配線Ｇ１０１に相当しており、上述の接続点と、ゲート配線Ｐ１１１とを接続している。さらに、第１配線ＧＮ１と接続された第２配線ＧＮ２は、図２のゲート出力伝搬配線Ｇ１０２に相当しており、上述の接続点と、後段の単位画素ゲート駆動回路Ｇ１とを接続している。
【００３３】
第３トランジスタＴｒ３の第３ソース端子及び第３ドレイン端子の一方と、第３ゲート端子との接続点は、前段の単位画素ゲート駆動回路Ｇ１に接続されている。本実施の形態１では、第３配線ＧＮ３が、第３トランジスタＴｒ３の第３ソース端子及び第３ドレイン端子の一方と、第３ゲート端子と、前段の単位画素ゲート駆動回路Ｇ１とを接続している。図２で説明したように、パネル上段側の単位画素ゲート駆動回路Ｇ１の第２配線ＧＮ２と、パネル下段側の単位画素ゲート駆動回路Ｇ１の第３配線ＧＮ３とが接続されている。
【００３４】
第３トランジスタＴｒ３の第３ソース端子及び第３ドレイン端子の他方と、第４トランジスタＴｒ４の第４ソース端子及び第４ドレイン端子の一方との接続点は、第１ゲート端子とキャパシタＣ１の他端とに接続されている。本実施の形態１では、第４配線ＧＮ４が、第１トランジスタＴｒ１の第１ゲート端子と、第３トランジスタＴｒ３の第３ソース端子及び第３ドレイン端子の他方と、第４トランジスタＴｒ４の第４ソース端子及び第４ドレイン端子の一方と、キャパシタＣ１の他端とを接続している。
【００３５】
第１トランジスタＴｒ１の第１ソース端子及び第１ドレイン端子の他方は、第１外部配線ＥＷ１に接続されている。本実施の形態１では、第５配線ＧＮ５が、第１トランジスタＴｒ１の第１ソース端子及び第１ドレイン端子の他方と、図２のクロック配線Ｇ１０３の１つである第１外部配線ＥＷ１とを接続している。
【００３６】
第２トランジスタＴｒ２の第２ゲート端子と、第４トランジスタＴｒ４の第４ゲート端子との接続点は、第２外部配線ＥＷ２に接続されている。本実施の形態１では、第６配線ＧＮ６が、第２トランジスタＴｒ２の第２ゲート端子と、第４トランジスタＴｒ４の第４ゲート端子と、図２のクロック配線Ｇ１０３の別の１つである第２外部配線ＥＷ２とを接続している。
【００３７】
第２トランジスタＴｒ２の第２ソース端子及び第２ドレイン端子の他方と、第４トランジスタＴｒ４の第４ソース端子及び第４ドレイン端子の他方との接続点は、第３外部配線ＥＷ３に接続されている。本実施の形態１では、第７配線ＧＮ７が、第２トランジスタＴｒ２の第２ソース端子及び第２ドレイン端子の他方と、第４トランジスタＴｒ４の第４ソース端子及び第４ドレイン端子の他方と、図２のオフ電圧配線Ｇ１０４である第３外部配線ＥＷ３とを接続している。
【００３８】
図５は、図４の単位画素ゲート駆動回路Ｇ１を、図２の画素ゲート駆動回路Ｐ１０１に当てはめた図である。図５には、単位画素ゲート駆動回路Ｇ１内部の配線、ゲート出力伝搬配線Ｇ１０２、クロック配線Ｇ１０３、及び、オフ電圧配線Ｇ１０４の接続関係が詳細に示されている。
【００３９】
ここで図５には、連続する三つの単位画素ゲート駆動回路Ｇ１（単位画素ゲート駆動回路Ｇ１ａ，Ｇ１ｂ，Ｇ１ｃ）が示されている。第２の単位駆動回路である単位画素ゲート駆動回路Ｇ１ｂは、第１の単位駆動回路である単位画素ゲート駆動回路Ｇ１ａの後段の単位画素ゲート駆動回路である。第３の単位駆動回路である単位画素ゲート駆動回路Ｇ１ｃは、第２の単位駆動回路である単位画素ゲート駆動回路Ｇ１ｂの後段の単位画素ゲート駆動回路である。
【００４０】
図４を用いてすでに説明したように、隣り合う二つの単位画素ゲート駆動回路Ｇ１のうち、前側の単位画素ゲート駆動回路Ｇ１の第２配線ＧＮ２と、後側の単位画素ゲート駆動回路Ｇ１の第３配線ＧＮ３とが接続されている。図５においては単位画素ゲート駆動回路Ｇ１ａの第２配線ＧＮ２と、単位画素ゲート駆動回路Ｇ１ｂの第３配線ＧＮ３とが接続されている。同様に、単位画素ゲート駆動回路Ｇ１ｂの第２配線ＧＮ２と、単位画素ゲート駆動回路Ｇ１ｃの第３配線ＧＮ３とが接続されている。
【００４１】
単位画素ゲート駆動回路Ｇ１ａ，Ｇ１ｂ，Ｇ１ｃのそれぞれの第７配線ＧＮ７は、第３外部配線ＥＷ３であるオフ電圧配線Ｇ１０４に接続されている。
【００４２】
単位画素ゲート駆動回路Ｇ１ａ，Ｇ１ｂ，Ｇ１ｃのそれぞれの第５配線ＧＮ５及び第６配線ＧＮ６は、活性期間が異なる複数のクロック信号のいずれか二つがそれぞれ入力される第１及び第２外部配線ＥＷ１，ＥＷ２にそれぞれ接続されている。本実施の形態１では、当該複数のクロック信号は、一つずつ順に活性期間が推移する第１、第２及び第３クロック信号を含んでいる。これら第１、第２及び第３クロック信号は、第１及び第２外部配線ＥＷ１，ＥＷ２に割り当てられる第１、第２及び第３クロック配線ＣＬ１，ＣＬ２，ＣＬ３にそれぞれ入力される。
【００４３】
単位画素ゲート駆動回路Ｇ１ａに関して、第５配線ＧＮ５は、第１外部配線ＥＷ１である第１クロック配線ＣＬ１に接続されることによって第１クロック信号が入力され、第６配線ＧＮ６は、第２外部配線ＥＷ２である第２クロック配線ＣＬ２に接続されることによって第２クロック信号が入力される。
【００４４】
単位画素ゲート駆動回路Ｇ１ｂに関して、第５配線ＧＮ５は、第１外部配線ＥＷ１である第２クロック配線ＣＬ２に接続されることによって第２クロック信号が入力され、第６配線ＧＮ６は、第２外部配線ＥＷ２である第３クロック配線ＣＬ３に接続されることによって第３クロック信号が入力される。
【００４５】
単位画素ゲート駆動回路Ｇ１ｃに関して、第５配線ＧＮ５は、第１外部配線ＥＷ１である第３クロック配線ＣＬ３に接続されることによって第３クロック信号が入力され、第６配線ＧＮ６は、第２外部配線ＥＷ２である第１クロック配線ＣＬ１に接続されることによって第１クロック信号が入力される。
【００４６】
図５では、三つの単位画素ゲート駆動回路Ｇ１を代表的に示したが、実際の製品とする場合には数百から数千の単位画素ゲート駆動回路Ｇ１が連なった構造となる。つまり、図５に示した三つの単位画素ゲート駆動回路Ｇ１が一単位として繰り返されて配設されることとなる。これにより、単位画素ゲート駆動回路Ｇ１ｃの後段の単位画素ゲート駆動回路Ｇ１として、単位画素ゲート駆動回路Ｇ１ａと同様の配線接続関係をもった単位画素ゲート駆動回路Ｇ１が適用されることとなる。また、単位画素ゲート駆動回路Ｇ１ａの前段の単位画素ゲート駆動回路Ｇ１として、単位画素ゲート駆動回路Ｇ１ｃ同様の配線接続関係をもった単位画素ゲート駆動回路Ｇ１が適用されることとなる。
【００４７】
さらに、単位画素ゲート駆動回路Ｇ１が上から何段目であるかにかかわらず、第１配線ＧＮ１〜第７配線ＧＮ７の接続関係はすべて同じである。そして、３ｎ＋１段目（ｎは任意の０以上の整数）の単位画素ゲート駆動回路Ｇ１では、第５配線ＧＮ５は、第１外部配線ＥＷ１である第１クロック配線ＣＬ１に接続され、第６配線ＧＮ６は、第２外部配線ＥＷ２である第２クロック配線ＣＬ２に接続されている。３ｎ＋２段目の単位画素ゲート駆動回路Ｇ１では、第５配線ＧＮ５は、第１外部配線ＥＷ１である第２クロック配線ＣＬ２に接続され、第６配線ＧＮ６は、第２外部配線ＥＷ２である第３クロック配線ＣＬ３に接続されている。３ｎ＋３段目の単位画素ゲート駆動回路Ｇ１では、第５配線ＧＮ５は、第１外部配線ＥＷ１である第３クロック配線ＣＬ３に接続され、第６配線ＧＮ６は、第２外部配線ＥＷ２である第１クロック配線ＣＬ１に接続されている。
【００４８】
また、図２を用いて説明したとおり、第１段目の単位画素ゲート駆動回路Ｇ１の第３配線ＧＮ３にはスタート信号電圧を入力するために、当該第３配線ＧＮ３は、外部のコントロール回路などに接続されることになる。
【００４９】
＜動作＞
次に、以上のように構成された画素ゲート駆動回路Ｐ１０１の動作について説明する。
【００５０】
図６は、本実施の形態１による画素ゲート駆動回路Ｐ１０１を駆動するための入力電圧波形及び出力電圧波形を説明するためのタイミングチャートである。横軸は時間であり、縦軸は電圧である。なお、図６には、３ｎ＋１段目の単位画素ゲート駆動回路Ｇ１の動作が示されているが、３ｎ＋２段目、３ｎ段目の単位画素ゲート駆動回路Ｇ１の動作も、タイミングが異なるだけで動作は同じである。
【００５１】
図６における第１クロック波形Ｗ２０１は第１クロック配線ＣＬ１の電圧波形、第２クロック波形Ｗ２０２は第２クロック配線ＣＬ２の電圧波形、第３クロック波形Ｗ２０３は第３クロック配線ＣＬ３の電圧波形である。
【００５２】
各クロック配線は、外部のコントロール回路などに接続され、各クロック配線には、図６に示す第１クロック波形Ｗ２０１、第２クロック波形Ｗ２０２、第３クロック波形Ｗ２０３のような電圧波形を有する第１、第２及び第３クロック信号のいずれか１つが入力される。各クロック波形は、図６の一定の時間間隔である周期Ｔでオン電圧とオフ電圧を繰り返している。
【００５３】
なお、周期Ｔは、液晶パネルＰ１のフレームレートや垂直画素数によって決定される時間である。そして、各クロック波形のオン電圧期間（図６の時間ｔ）は周期Ｔの３分の１である。
【００５４】
第１クロック波形Ｗ２０１のオン電圧期間ｔが終了してオフ電圧に変化するのと同時に、第２クロック波形Ｗ２０２のオン電圧期間ｔが開始される。また、第２クロック波形Ｗ２０２のオン電圧期間ｔが終了してオフ電圧に変化するのと同時に、第３クロック波形Ｗ２０３のオン電圧期間ｔが開始される。そして、第３クロック波形Ｗ２０３のオン電圧期間ｔが終了してオフ電圧に変化するのと同時に、第１クロック波形Ｗ２０１のオン電圧期間ｔが開始される。即ち、各クロック波形は順にオン電圧となり、任意のタイミングでいずれかのクロック波形のみがオン電圧となり、残りのクロック波形はオフ電圧となる。
【００５５】
各クロック波形はデジタル的な制御であるが、実際には回路特性により波形の立ち上がり及び立下りには僅かな過渡期間が存在し、完全な矩形にはならない。また、画素ゲート駆動回路Ｐ１０１の回路動作には、電圧上昇にさらなる遅延が起きることが考えられる。そこで、このような遅延に対して動作を安定することができるように、オン電圧期間ｔを周期Ｔの３分の１未満にしてもよい。
【００５６】
３ｎ＋１段目の単位画素ゲート駆動回路Ｇ１においては、第５配線ＧＮ５が第１クロック配線ＣＬ１に接続されており、第６配線ＧＮ６が第２クロック配線ＣＬ２に接続されているので、第５配線ＧＮ５の電圧波形は第１クロック波形Ｗ２０１となり、第６配線ＧＮ６の電圧波形は第２クロック波形Ｗ２０２となる。なお、３ｎ＋１段目の単位画素ゲート駆動回路Ｇ１は、第３クロック配線ＣＬ３に接続されないので、図６の第３クロック波形Ｗ２０３は、３ｎ＋１段目の単位画素ゲート駆動回路Ｇ１の動作には直接関係しない。
【００５７】
図６における前段駆動出力波形Ｗ２０４は、３ｎ＋１段目の単位画素ゲート駆動回路Ｇ１の第３配線ＧＮ３に入力される波形である。３ｎ＋１段目の単位画素ゲート駆動回路Ｇ１が１段目である場合（ｎ＝０の場合）、その第３配線ＧＮ３には、図６に示す前段駆動出力波形Ｗ２０４と同様に、第３クロック波形Ｗ２０３がオン電圧になるタイミングでオン電圧になることがあるスタート信号電圧が外部のコントロール回路から入力される。３ｎ＋１段目の単位画素ゲート駆動回路Ｇ１が１段目以外の場合（ｎ＝１，２、…の場合）、その第３配線ＧＮ３には、その前段の第２配線ＧＮ２（即ちゲート出力伝搬配線Ｇ１０２）の電圧として、図６に示す前段駆動出力波形Ｗ２０４のような電圧が入力される。
【００５８】
なお、図示していないが、オフ電圧配線Ｇ１０４は、外部のコントロール回路などに接続され常にオフ電圧（動作において基準となる電圧）に保たれている。そのため、オフ電圧配線Ｇ１０４に接続している第７配線ＧＮ７も常にオフ電圧に保たれている。
【００５９】
単位画素ゲート駆動回路Ｇ１に対する入力配線は、以上で述べた第３配線ＧＮ３、第５配線ＧＮ５、第６配線ＧＮ６、第７配線ＧＮ７となる。
【００６０】
以下では、内部配線である第４配線ＧＮ４の電圧波形と、出力配線である第１及び第２配線ＧＮ１，ＧＮ２の電圧波形とについて、第１トランジスタＴｒ１〜第４トランジスタＴｒ４の動作を交えて説明する。
【００６１】
図６の第４配線電圧波形Ｗ２０５は、第４配線ＧＮ４の電圧波形を表している。また、図６の駆動出力波形Ｗ２０６は、３ｎ＋１段目の単位画素ゲート駆動回路Ｇ１の第１及び第２配線ＧＮ１，ＧＮ２の電圧波形を表している。
【００６２】
図６の第１区間Ｒ１０１では、初期状態として駆動出力波形Ｗ２０６がオフ電圧となっている。
【００６３】
この第１区間Ｒ１０１の後半部分では、第６配線ＧＮ６の電圧（第２クロック波形Ｗ２０２）がオン電圧になるので、第４トランジスタＴｒ４の第４ゲート端子の電圧はオン電圧となり、第４ソース端子及び第４ドレイン端子の間が導通状態となる。これにより、第４ソース端子及び第４ドレイン端子の一方に接続された第４配線ＧＮ４の電圧（第４配線電圧波形Ｗ２０５）は、他方に接続された第７配線ＧＮ７のオフ電圧に一致する。
【００６４】
同様に、第２トランジスタＴｒ２の第２ソース端子及び第２ドレイン端子の間が導通状態となり、第２ソース端子及び第２ドレイン端子の一方に接続された第１配線ＧＮ１の電圧（駆動出力波形Ｗ２０６）は、他方に接続された第７配線ＧＮ７のオフ電圧に一致する。
【００６５】
次の第２区間Ｒ１０２では、前段駆動出力波形Ｗ２０４がオン電圧となるので、第３配線ＧＮ３に接続している第３トランジスタＴｒ３の第３ゲート端子、第３ソース端子及び第３ドレイン端子の電圧がオン電圧になる。このため、第３ソース端子及び第３ドレイン端子の他方と接続された第４配線ＧＮ４の電圧（第４配線電圧波形Ｗ２０５）はオン電圧に変化するとともに、キャパシタＣ１に、第４配線ＧＮ４のオン電圧が蓄積される。
【００６６】
第４配線ＧＮ４の電圧がオン電圧となることにより、第１トランジスタＴｒ１の第１ゲート端子の電圧がオン電圧となり、第１ソース端子及び第１ドレイン端子の間が導通状態となる。第２区間Ｒ１０２においては、第１ソース端子及び第１ドレイン端子の他方と接続された第５配線ＧＮ５の電圧（第１クロック波形Ｗ２０１）はオフ電圧であるため、第１ソース端子及び第１ドレイン端子の一方と接続された第１配線ＧＮ１の電圧（駆動出力波形Ｗ２０６）はオフ電圧となる。
【００６７】
第２区間Ｒ１０２から第３区間Ｒ１０３へ移行すると、第５配線ＧＮ５の電圧（第１クロック波形Ｗ２０１）はオン電圧になるため、第１配線ＧＮ１の電圧（駆動出力波形Ｗ２０６）もオン電圧に上昇する。この時、第１配線ＧＮ１と第４配線ＧＮ４との間にキャパシタＣ１が接続されているため、第１配線ＧＮ１がオン電圧に上昇するにつれ、第４配線ＧＮ４の電圧（第４配線電圧波形Ｗ２０５）がオン電圧以上に持ち上げられ、最終的にそれら電圧を加算した電圧（例えばオン電圧の２倍程度の電圧）であるブースト電圧となる。
【００６８】
第４配線ＧＮ４の電圧が、第２区間Ｒ１０２のオン電圧以上に持ち上げられることにより、第１トランジスタＴｒ１の第１ソース端子及び第１ドレイン端子の間に流れることが可能な電流量が増加し、第１配線ＧＮ１への電流量が増加する。ゲート配線Ｐ１１１は配線長が長いため比較的大きな寄生容量と抵抗値を持つが、第１配線ＧＮ１の電流量が増加することで、それと接続されたゲート配線Ｐ１１１の電流量も増加することから、画素の電圧を素早くオン電圧まで上昇することができる。
【００６９】
第３区間Ｒ１０３から第４区間Ｒ１０４へ移行すると、第５配線ＧＮ５の電圧（第１クロック波形Ｗ２０１）はオフ電圧となるため、駆動出力波形Ｗ２０６はオフ電圧へと降下する。
【００７０】
ここで、第５配線ＧＮ５の電圧（第１クロック波形Ｗ２０１）がオフ電圧となった時点から、第４配線ＧＮ４の電圧（第４配線電圧波形Ｗ２０５）がオフ電圧へと降下する時点までの時間間隔によって、駆動出力波形Ｗ２０６がオフ電圧へ降下する降下速度が決まる。
【００７１】
本実施の形態１では、第３区間Ｒ１０３から第４区間Ｒ１０４へ移行する際に、第６配線ＧＮ６の電圧（第２クロック波形Ｗ２０２）がオン電圧となり、第４トランジスタＴｒ４が導通状態となる。このため、第４配線ＧＮ４の電圧（第４配線電圧波形Ｗ２０５）が、第７配線ＧＮ７のオフ電圧まで降下する。これにより、第４配線ＧＮ４の電圧（第４配線電圧波形Ｗ２０５）を素早くオフ電圧に降下することができるので、上述の降下速度を高めることができる。
【００７２】
さらに本実施の形態１では、第６配線ＧＮ６の電圧（第２クロック波形Ｗ２０２）がオン電圧となることによって、第２トランジスタＴｒ２も導通状態となる。このため、第１配線ＧＮ１の電圧（駆動出力波形Ｗ２０６）が、第７配線ＧＮ７のオフ電圧まで降下する。これにより、例えば第４配線ＧＮ４の電圧（第４配線電圧波形Ｗ２０５）のオフ電圧の降下だけでは、第１配線ＧＮ１の電圧（駆動出力波形Ｗ２０６）を素早くオフ電圧に降下することができない場合に、補助的に駆動出力波形Ｗ２０６をオフ電圧へと降下させることができる。したがって、この観点からも上述の降下速度を高めることができる。
【００７３】
＜まとめ＞
以上のような本実施の形態１によれば、構成を簡素化することができるので、トランジスタの幅及び距離の比率の最適化を比較的容易に行うことができる。また、トランジスタの使用数の低減化も期待できる。
【００７４】
また、本実施の形態１によれば、一つずつ順に活性期間が推移する第１、第２及び第３クロック信号が入力されるので、第１〜第４ゲート端子のいずれにも長い時間、オン電圧が印加されない。例えば、印加の積算時間が比較的長い第３トランジスタＴｒ３及び第４トランジスタＴｒ４に関しても、それらの積算時間を、液晶パネルＰ１の動作時間の約３分の１以下の時間とすることができる。これにより、オン電圧がかかる積算時間を短くすることができるので、電圧ストレスによるトランジスタの閾値シフトを抑制したり、液晶パネルＰ１の製品寿命を延ばしたりすることが可能となる。
【００７５】
また、本実施の形態１では、第２区間Ｒ１０２にて、第１クロック配線ＣＬ１の電圧を第１オフ電圧にし、第２クロック配線ＣＬ２の電圧を第２オフ電圧にし、前段の単位画素ゲート駆動回路Ｇ１から第３オン電圧を入力することにより、第１トランジスタＴｒ１の第１ゲート端子の電圧を、第１ソース端子及び第１ドレイン端子の間が導通状態となるオン電圧にする。その後に、第３区間Ｒ１０３にて、第１クロック配線ＣＬ１の電圧を第１オン電圧にし、第２クロック配線ＣＬ２の電圧を第２オフ電圧にし、前段の単位画素ゲート駆動回路Ｇ１から第３オフ電圧を入力することにより、第１トランジスタＴｒ１の第１ゲート端子の電圧を、第２区間Ｒ１０２のオン電圧よりも大きいブースト電圧にする。その後に、第４区間Ｒ１０４の最初の部分にて、第１クロック配線ＣＬ１の電圧を第１オフ電圧にし、第２クロック配線ＣＬ２の電圧を第２オン電圧にし、前段の単位画素ゲート駆動回路Ｇ１から第３オフ電圧を入力することにより、第１トランジスタＴｒ１の第１ゲート端子の電圧を、第１ソース端子及び第１ドレイン端子の間が不導通状態となるオフ電圧にする。このような構成によれば、画素の電圧を素早くオン電圧まで上昇することができるとともに、素早くオフ電圧まで降下することができる。
【００７６】
なお、以上の説明ではなお、クロック配線Ｇ１０３の数、ひいてはクロック信号の数は３つであるとした。しかしこれに限ったものではなく、これらの数は４つ以上であってもよい。そのような構成によれば、第３ゲート端子及び第４ゲート端子にオン電圧が印加される積算時間をさらに低減することができる。
【００７７】
また、以上の説明では、表示パネルは液晶パネルＰ１である構成について説明した。しかしこれに限ったものではなく、表示パネルは、例えば有機ＥＬ（Electro-Luminescence）パネルや、ＰＤＰ（Plasma Display Panel）などであってもよい。
【００７８】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００７９】
Ｐ１  液晶パネル、Ｐ１０１  画素ゲート駆動回路、Ｐ１１１  ゲート配線、Ｇ１，Ｇ１ａ，Ｇ１ｂ，Ｇ１ｃ  単位画素ゲート駆動回路、Ｇ１０３  クロック配線、ＣＬ１  第１クロック配線、ＣＬ２  第２クロック配線、ＣＬ３  第３クロック配線、Ｔｒ１  第１トランジスタ、Ｔｒ２  第２トランジスタ、Ｔｒ３  第３トランジスタ、Ｔｒ４  第４トランジスタ、Ｃ１  キャパシタ、ＥＷ１  第１外部配線、ＥＷ２  第２外部配線、ＥＷ３  第３外部配線。
【図１】
2016200650.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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