(57)【要約】【課題】的確にチャネル領域が形成できるようにしつつ、絶縁耐圧を確保でき、さらに広いプロセスウィンドウが得られる構造の半導体装置を提供する。【解決手段】第１ゲート絶縁膜８ａを底部絶縁膜８ｂよりも誘電率の高い絶縁材料で構成する。これにより、第１ゲート絶縁膜８ａ内での電界集中を緩和でき、第１ゲート絶縁膜８ａの絶縁破壊を抑制することが可能となる。そして、このように第１ゲート絶縁膜８ａの絶縁破壊を抑制できることから、底部絶縁膜８ｂが多少薄くなっても良い。このため、トレンチゲート構造の製造工程中において、トレンチ７内に埋め込まれた底部絶縁膜８ｂを構成する絶縁材料をエッチバックする際に、エッチバック過多となる設計とすることができる。底部絶縁膜８ｂが多少薄くなる可能性があるが、底部絶縁膜８ｂが多少薄くなっても第１ゲート絶縁膜８ａの絶縁破壊を抑制できる。【選択図】図１
2016181617.tif 000002
【特許請求の範囲】
【請求項１】
第１または第２導電型半導体にて構成されたドレイン領域（１）と、
前記ドレイン領域の上に形成され、前記ドレイン領域よりも低不純物濃度の第１導電型半導体で構成されたドリフト層（２）と、
前記ドリフト層の上に形成され、第２導電型半導体で構成されたベース領域（４）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型半導体で構成されたソース領域（５）と、
前記ベース領域の上層部に形成され、前記ベース層よりも高濃度とされた第２導電型半導体で構成されたコンタクト領域（６）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（７）内における入口側に形成され、前記トレンチの入口から前記ベース領域よりも深くまで形成された第１ゲート絶縁膜（８ａ）と該第１ゲート絶縁膜上に形成された第１ゲート電極（９ａ）とを有すると共に、前記トレンチ内における前記第１ゲート絶縁膜の下となる底部に形成された底部絶縁膜（８ｂ）を含むトレンチゲート構造と、
前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１０）と、
前記ドレイン領域の裏面側に形成されたドレイン電極（１２）と、を備え、
前記第１ゲート絶縁膜は、前記底部絶縁膜よりも高い誘電率の絶縁材料で構成されていることを特徴とする半導体装置。
【請求項２】
前記第１ゲート絶縁膜および前記第１ゲート電極は、前記トレンチ内おける上段側に形成された上段側ゲート構造を構成しており、
前記トレンチ内における前記上段側ゲート構造の下となる下段側に、前記底部絶縁膜によって構成される第２ゲート絶縁膜と、該第２ゲート絶縁膜上に形成された第２ゲート電極（９ｂ）とを有する下段側ゲート構造が構成され、
前記上段側ゲート構造と前記下段側ゲート構造によってダブルゲート構造によるトレンチゲート構造が構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート電極は、前記ソース電極と接続されてソース電位とされていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記底部絶縁膜はシリコン酸化膜によって構成されており、
前記第１ゲート絶縁膜はシリコン酸化膜よりも誘電率の高い絶縁材料によって構成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか１つによって構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか２つ以上の混合材料によって構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか２つ以上の積層によって構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記ベース領域よりも下方に位置する前記ドリフト層内において、前記第１ゲート絶縁膜の底部よりも深くまで形成され、前記ベース領域よりも第２導電型の不純物濃度が高濃度とされた第２導電型のディープ層（３）を有していることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。
【請求項９】
前記トレンチの底部における前記ドリフト層内において、前記ベース領域よりも第２導電型の不純物濃度が高濃度とされた第２導電型のボトム層（２０）を有していることを特徴とする請求項１ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
請求項１ないし９のいずれか１つに記載の半導体装置を構成する半導体が炭化珪素によって構成されていることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置に関し、特に、炭化珪素（以下、ＳｉＣという）にて構成される半導体装置に適用されて好適である。
【背景技術】
【０００２】
従来より、大電流が流せるようにチャネル密度を高くした構造としてトレンチゲート構造の縦型ＭＯＳＦＥＴを有する半導体装置が知られている。このトレンチゲート構造において、ゲート電極が配置されるトレンチ内におけるゲート絶縁膜の下方、つまりトレンチの底部に厚くされた絶縁膜（以下、底部絶縁膜という）を配置した構造がある（例えば、特許文献１参照）。このような構造とすることで、底部絶縁膜によるシールド効果によって寄生容量Ｃｇｄの低減を図ることが可能となり、底部絶縁膜を形成していないＭＯＳＦＥＴと比較して、高速スイッチングを実現することが可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５２６３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような底部絶縁膜を備える縦型ＭＯＳＦＥＴにおけるトレンチゲート構造は、例えば次のようにして形成される。まず、ｎ型ドリフト層の上にｐ型ベース領域を成膜したのち、さらにｐ型ベース領域の表層部にイオン注入などによってｎ+型ソース領域を形成する。続いて、ｎ+型ソース領域からｐ型ベース領域を貫通してｎ型ドリフト層に達するトレンチを形成したのち、トレンチ内を埋め込むように底部絶縁膜を構成するために、ゲート絶縁膜と同じ絶縁材料を堆積する。そして、トレンチ内を埋め込んだ絶縁材料をエッチバックして底部絶縁膜を構成する。その後、トレンチおよび底部絶縁膜の表面にゲート絶縁膜を成膜したのち、ゲート絶縁膜上にゲート電極を配置する。このようにして、底部絶縁膜を備えた縦型ＭＯＳＦＥＴのトレンチゲート構造が形成される。
【０００５】
このような工程によって底部絶縁膜を形成する場合、絶縁材料のエッチバック制御性がＭＯＳＦＥＴの性能に大きく影響してくる。
【０００６】
具体的には、図５（ａ）、（ｂ）に示すように、ｎ型ドリフト層Ｊ１、ｐ型ベース領域Ｊ２およびｎ+型ソース領域Ｊ３が配置された構造において、ｎ+型ソース領域Ｊ３からｐ型ベース領域Ｊ２を貫通してｎ型ドリフト層Ｊ１に達するようにトレンチＪ４を形成する。そして、トレンチＪ４の底部に残るように底部絶縁膜Ｊ５を形成する。
【０００７】
このとき、エッチバック量が少ないと、例えば、図５（ａ）に示すように底部絶縁膜Ｊ５の上面がｐ型ベース領域Ｊ２の底部よりもトレンチＪ４の浅い位置に位置してしまう。このため、底部絶縁膜Ｊ５の上にゲート絶縁膜Ｊ６およびゲート電極Ｊ７を形成したときに、ゲート電極Ｊ７がｐ型ベース領域Ｊ２の厚み方向全域に対向した状態にならない。したがって、チャネル領域をトレンチＪ４の側面に位置するｐ型ベース領域Ｊ２の全域に形成することができず、良い特性の縦型ＭＯＳＦＥＴが得られなくなる。
【０００８】
逆に、エッチバック量が多いと、例えば、図５（ｂ）に示すように底部絶縁膜Ｊ５が薄くなってしまい、底部絶縁膜Ｊ５の上に形成されるゲート絶縁膜Ｊ６内での電界集中が発生し、ゲート絶縁膜Ｊ６の絶縁破壊が懸念される。このため、縦型ＭＯＳＦＥＴの長期信頼性を低下させる可能性がある。
【０００９】
このように、底部絶縁膜を備えるトレンチゲート構造の縦型ＭＯＳＦＥＴでは、底部絶縁膜を形成する際のエッチバックの制御性が求められ、プロセスウィンドウが狭いという問題がある。
【００１０】
本発明は上記点に鑑みて、的確にチャネル領域が形成できるようにしつつ、絶縁耐圧を確保でき、さらに広いプロセスウィンドウが得られる構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、第１または第２導電型半導体にて構成されたドレイン領域（１）と、ドレイン領域の上に形成され、ドレイン領域よりも低不純物濃度の第１導電型半導体で構成されたドリフト層（２）と、ドリフト層の上に形成され、第２導電型半導体で構成されたベース領域（４）と、ベース領域の上層部に形成され、ドリフト層よりも高濃度の第１導電型半導体で構成されたソース領域（５）と、ベース領域の上層部に形成され、ベース層よりも高濃度とされた第２導電型半導体で構成されたコンタクト領域（６）と、ソース領域の表面からベース領域よりも深くまで形成されたトレンチ（７）内における入口側に形成され、トレンチの入口からベース領域よりも深くまで形成された第１ゲート絶縁膜（８ａ）と該第１ゲート絶縁膜上に形成された第１ゲート電極（９ａ）とを有すると共に、トレンチ内における第１ゲート絶縁膜の下となる底部に形成された底部絶縁膜（８ｂ）を含むトレンチゲート構造と、ソース領域およびコンタクト領域に電気的に接続されたソース電極（１０）と、ドレイン領域の裏面側に形成されたドレイン電極（１２）と、を備え、第１ゲート絶縁膜は、底部絶縁膜よりも高い誘電率の絶縁材料で構成されていることを特徴としている。
【００１２】
このように、第１ゲート絶縁膜を底部絶縁膜よりも誘電率の高い絶縁材料で構成している。これにより、第１ゲート絶縁膜内での電界集中を緩和でき、第１ゲート絶縁膜の絶縁破壊を抑制することが可能となる。そして、このように第１ゲート絶縁膜の絶縁破壊を抑制できることから、底部絶縁膜が多少薄くなっても良い。このため、トレンチゲート構造の製造工程中において、トレンチ内に埋め込まれた底部絶縁膜を構成する絶縁材料をエッチバックする際に、エッチバック過多となる設計とすることができる。
【００１３】
この場合、底部絶縁膜が多少薄くなる可能性があるが、上記のように、底部絶縁膜が多少薄くなっても第１ゲート絶縁膜の絶縁破壊を抑制できる。これにより、第１ゲート電極の底部がベース領域の底部よりも深い位置まで形成されるようにでき、トレンチの側面においてベース領域の全域にチャネル領域が形成されるようにできる。
【００１４】
したがって、的確にチャネル領域が形成できるようにしつつ、絶縁耐圧を確保でき、さらに広いプロセスウィンドウが得られる構造の半導体装置とすることが可能となる。
【００１５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。
【図２】本発明の第２実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。
【図３】本発明の第３実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。
【図４】本発明の第４実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。
【図５（ａ）】トレンチ内に底部絶縁膜を形成する場合のエッチバックのバラツキに伴うトレンチゲート構造の変化を示した断面図である。
【図５（ｂ）】トレンチ内に底部絶縁膜を形成する場合のエッチバックのバラツキに伴うトレンチゲート構造の変化を示した断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。ここでは、半導体装置をＳｉＣによって形成したＳｉＣ半導体装置を例に挙げて説明するが、Ｓｉなどの他の半導体材料によって半導体装置を構成しても良い。
【００１９】
まず、本実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置について、図１を参照して説明する。なお、図１では、縦型ＭＯＳＦＥＴの１セル分しか記載していないが、図１に示す縦型ＭＯＳＦＥＴと同様の構造のものが複数セル隣り合うように配置されている。ここでいう１セルとは、後述するｐ+型コンタクト領域６の中心からトレンチゲート構造を挟んで隣に位置するｐ+型コンタクト領域６の中心までのことを意味している。
【００２０】
図１に示すように、ｎ型不純物（リンもしくは窒素など）が高濃度、例えば１×１０19〜１×１０20ｃｍ-3の不純物濃度でドープされた厚さ３００μｍ程度のＳｉＣ単結晶からなるｎ+型半導体基板１を用いてＳｉＣ半導体装置を形成している。このｎ+型半導体基板１の上に、ｎ型不純物が例えば１×１０15〜１×１０16ｃｍ-3の不純物濃度でドープされた厚さが５〜１５μｍ程度のＳｉＣからなるｎ型ドリフト層２が形成されている。
【００２１】
また、ｎ型ドリフト層２の表面上に、ＳｉＣからなるｐ型ベース領域４が形成されている。ｐ型ベース領域４は、縦型ＭＯＳＦＥＴのチャネル領域を構成する層であり、後述するトレンチゲート構造を構成するトレンチ７の両側において、トレンチ７の側面に接するように形成されている。ｐ型ベース領域４は、ｐ型不純物が例えば１×１０15〜１×１０18ｃｍ-3の不純物濃度でドープされ、厚さが０．７〜１．８μｍ程度で構成されている。
【００２２】
ｐ型ベース領域４の表層部のうちのトレンチ７側には、トレンチゲート構造に接するようにｎ型不純物が高濃度にドープされたｎ+型ソース領域５が形成されている。本実施形態の場合、例えばｎ+型ソース領域５をｐ型ベース領域４へのイオン注入などによって形成しており、不純物濃度が１×１０21ｃｍ-3程度、厚さが０．３μｍ程度で形成している。また、ｐ型ベース領域４の表層部のうちｎ+型ソース領域５を挟んでトレンチ７と反対側には、ｐ型不純物が高濃度にドープされたｐ+型コンタクト領域６が形成されている。本実施形態の場合、例えばｐ+型コンタクト領域６をｐ型ベース領域４へのイオン注入などによって形成しており、不純物濃度が１×１０21ｃｍ-3程度、厚さが０．３μｍ程度で形成している。
【００２３】
さらに、ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型ドリフト層２に達し、かつ、底部がｎ+型半導体基板１の表面から所定距離離れる深さとされたトレンチ７が形成されている。このため、トレンチ７の側面と接するようにｐ型ベース領域４およびｎ+型ソース領域５が配置された状態になっている。
【００２４】
そして、このトレンチ７内にトレンチゲート構造が構成されている。具体的には、トレンチ７内におけるトレンチ７の入口側には第１ゲート絶縁膜８ａを介して第１ゲート電極９ａが形成され、この下、つまりトレンチ７の底部に底部絶縁膜８ｂが形成されている。換言すれば、トレンチ７の底部に底部絶縁膜８ｂが形成され、トレンチ７の側面および底部絶縁膜８ｂの上面を覆うように第１ゲート絶縁膜８ａが形成されている。そして、第１ゲート絶縁膜８ａの表面に第１ゲート電極９ａが配置されることで、トレンチ７内が埋め尽くされている。このように、トレンチ７内に第１ゲート絶縁膜８ａや第１ゲート電極９ａおよび底部絶縁膜８ｂを備えた構造により、トレンチゲート構造が構成されている。
【００２５】
第１ゲート絶縁膜８ａは、底部絶縁膜８ｂよりも高い誘電率の絶縁材料によって構成されている。例えば、第１ゲート絶縁膜８ａは、酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物（例えば、酸化ランタン、酸化セリウム、酸化イットリウム）のいずれか１つ、もしくはいずれか２つ以上の混合、もしくはいずれか２つ以上の積層によって形成され、例えば５０〜２００ｎｍ程度の膜厚とされている。第１ゲート電極９ａは、トレンチ７の表面からｐ型ベース領域４の底部よりも深い位置まで形成されている。第１ゲート電極９ａは、不純物がドープされたＰｏｌｙ−Ｓｉにて構成されており、図示しないゲート配線に接続されることでゲート電圧が印加可能とされている。これにより、ゲート電圧印加時には、ｐ型ベース領域４のうちトレンチ７の側面、つまり第１ゲート電極９ａと対向する部分の全域にチャネル領域が形成可能とされている。第１ゲート絶縁膜８ａおよび第１ゲート電極９ａの全体を含めた部分の深さについては、第１ゲート電極９ａの底部がｐ型ベース領域４の底部よりも深い位置となっていれば良いが、例えば０．８〜２μｍの深さに設定してある。
【００２６】
トレンチ７の底部に備えられる底部絶縁膜８ｂは、第１ゲート絶縁膜８ａよりも低い誘電率の材料、例えばシリコン酸化膜（ＳｉＯ2）などによって構成されている。底部絶縁膜８ｂの厚みについては、底部絶縁膜８ｂがｎ型ドリフト層２の厚み内に形成されていれば任意であるが、本実施形態では例えば底部絶縁膜８ｂは０．８〜２μｍ程度とされている。
【００２７】
なお、図１では示されていないが、トレンチゲート構造は、例えば紙面垂直方向を長手方向とした短冊状とされており、複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられた構造とされている。
【００２８】
また、ｎ+型ソース領域５およびｐ+型コンタクト領域６の表面には、ソース電極１０が形成されている。ソース電極１０は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。具体的には、ｎ+型ソース領域５に接続される部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、ｐ+型コンタクト領域６を介してｐ型ベース領域４に接続される部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１０は、層間絶縁膜１１を介して、第１ゲート電極９ａに電気的に接続される図示しないゲート配線と電気的に分離されている。そして、層間絶縁膜１１に形成されたコンタクトホールを通じて、ソース電極１０はｎ+型ソース領域５およびｐ+型コンタクト領域６と電気的に接触させられている。
【００２９】
さらに、ｎ+型半導体基板１の裏面側にはｎ+型半導体基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
【００３０】
このように構成された縦型ＭＯＳＦＥＴは、第１ゲート電極９ａに対してゲート電圧を印加すると、ｐ型ベース領域４のうちトレンチ７の側面に接する部分が反転型チャネルとなり、ソース電極１０とドレイン電極１２との間に電流を流す。
【００３１】
一方、ゲート電圧を印加しない場合はドレイン電圧として高電圧（例えば１２００Ｖ）が印加される。シリコンデバイスの１０倍近い電界破壊強度を有するＳｉＣでは、この電圧の影響によりトレンチゲート構造にもシリコンデバイスの１０倍近い電界がかかり、電界集中が発生し得る。
【００３２】
しかしながら、本実施形態では、第１ゲート絶縁膜８ａを誘電率の高い絶縁材料によって構成していることから、オフ時の電界集中を緩和できる。すなわち、誘電率の高い絶縁材料によって第１ゲート絶縁膜８ａを構成すると、誘電率の低い絶縁材料で構成する場合と比較して、第１ゲート絶縁膜８ａ内への高電圧の入り込みを抑制できる。これにより、上側の第１ゲート絶縁膜８ａへの電界の入り込みが抑制され、第１ゲート絶縁膜８ａ内における等電位線の間隔が広がって、第１ゲート絶縁膜８ａ内、特にトレンチ７のコーナー部の位置での電界集中が緩和される。したがって、第１ゲート電極９ａとドレインとの間の絶縁を図るべき第１ゲート絶縁膜８ａの絶縁破壊を抑制することが可能となる。
【００３３】
このように、第１ゲート絶縁膜８ａを底部絶縁膜８ｂよりも誘電率の高い絶縁材料で構成している。これにより、第１ゲート絶縁膜８ａ内での電界集中を緩和でき、第１ゲート絶縁膜８ａの絶縁破壊を抑制することが可能となる。そして、このように第１ゲート絶縁膜８ａの絶縁破壊を抑制できることから、底部絶縁膜８ｂが多少薄くなっても良い。このため、トレンチゲート構造の製造工程中において、トレンチ７内に埋め込まれた底部絶縁膜８ｂを構成する絶縁材料をエッチバックする際に、エッチバック過多となる設計とすることができる。
【００３４】
具体的には、トレンチゲート構造の製造工程は次のようにして行われる。まず、ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型ドリフト層２に達するようにトレンチ７を形成したのち、底部絶縁膜８ｂを構成する絶縁材料でトレンチ７を埋め込む。例えば、ＣＶＤ（chemical vapor deposition）またはＡＬＤ（atomic layer deposition）等によって底部絶縁膜８ｂを構成する絶縁材料でトレンチ７内を埋め込んでいる。続いて、トレンチ７に埋め込まれた底部絶縁膜８ｂを構成する絶縁材料をエッチバックし、底部絶縁膜８ｂを形成する。その後、トレンチ７および底部絶縁膜８ｂの表面にＣＶＤやＡＬＤ等によって第１ゲート絶縁膜８ａを成膜したのち、第１ゲート絶縁膜８ａ上に第１ゲート電極９ａを配置する。このようにして、底部絶縁膜を備えた縦型ＭＯＳＦＥＴのトレンチゲート構造が形成される。
【００３５】
このような製造工程によってトレンチゲート構造を形成にあたり、トレンチ７に埋め込まれた底部絶縁膜８ｂを構成する絶縁材料をエッチバックする際に、底部絶縁膜８ｂの上面が確実にｐ型ベース領域４の底部よりも深くに位置するようにエッチバックを多めに行う。この場合、底部絶縁膜８ｂが多少薄くなる可能性があるが、底部絶縁膜８ｂが多少薄くなっても第１ゲート絶縁膜８ａを誘電率の高い絶縁材料で構成しているため、第１ゲート絶縁膜８ａの絶縁破壊を抑制できる。これにより、第１ゲート電極９ａの底部がｐ型ベース領域４の底部よりも深い位置まで形成されるようにでき、トレンチ７の側面においてｐ型ベース領域４の全域にチャネル領域が形成されるようにできる。
【００３６】
したがって、的確にチャネル領域が形成できるようにしつつ、絶縁耐圧を確保でき、さらに広いプロセスウィンドウが得られる構造の半導体装置とすることが可能となる。
【００３７】
また、底部絶縁膜８ｂを従来と同様に、第１ゲート絶縁膜８ａと同じ絶縁材料で構成すると、底部絶縁膜８ｂが薄く形成された場合に、寄生容量Ｃｇｄが大きくなってスイッチング速度の低下を招きかねない。しかしながら、本実施形態の場合、底部絶縁膜８ｂを第１ゲート絶縁膜よりも誘電率の低い絶縁材料で構成していることから、仮に底部絶縁膜８ｂが薄くなったとしても寄生容量Ｃｇｄを小さくできる。このため、スイッチング速度の低下を抑制することも可能となる。
【００３８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチゲート構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３９】
図２に示すように、本実施形態では、トレンチゲート構造を上段側ゲート構造と下段側ゲート構造とを備えたダブルゲート構造としている。具体的には、トレンチ７内において、トレンチ７の入口側となる上段側に、第１ゲート絶縁膜８ａと第１ゲート電極９ａを有する上段側ゲート構造が備えられている。また、その上段側ゲート構造の下となる下段側に、底部絶縁膜８ｂと第２ゲート電極９ｂを有する下段側ゲート構造が備えられている。つまり、底部絶縁膜８ｂによって第２ゲート絶縁膜を構成し、底部絶縁膜８ｂ内に第２ゲート電極９ｂを配置している。第２ゲート電極９ｂは、不純物がドープされたＰｏｌｙ−Ｓｉにて構成されており、図２とは別断面においてソース電極１０に接続されてソース電位とされる。
【００４０】
このような構造により、トレンチ７内において上段側ゲート構造および下段側ゲート構造のダブルゲート構造が形成されたトレンチゲート構造が構成されている。
【００４１】
このように、トレンチゲート構造がダブルゲート構造とされる場合においても、第１実施形態と同様に、第１ゲート絶縁膜８ａを誘電率の高い絶縁材料で構成し、第２ゲート絶縁膜を構成する底部絶縁膜８ｂをそれよりも誘電率の低い絶縁材料で構成できる。このような構成とすることで、第１実施形態と同様の効果を得ることが可能とになる。また、第２ゲート電極９ｂをソース電位にすることで、より寄生容量Ｃｇｄの低減やトレンチゲート底部での電界緩和を図ることが可能となり、さらにスイッチング速度および絶縁耐圧の向上を図ることが可能となる。
【００４２】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して更に高耐圧化できる構造としたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造に対して本実施形態の構造を適用する場合について説明するが、第２実施形態についても同様の構造を適用できる。
【００４３】
図３に示すように、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造の両側において、トレンチ７から所定距離離れるようにｐ型ディープ層３が形成されている。本実施形態の場合、ｐ型ディープ層３は、トレンチ７と平行に、つまり図３の紙面垂直方向を長手方向とした短冊状とされ、複数本のｐ型ディープ層３がストライプ状に並べられ、各ｐ型ディープ層３の間にトレンチ７が配置されたレイアウトとされている。具体的には、トレンチ７が形成される位置の両側において、ｎ型ドリフト層２には部分的に凹まされた凹部（第１凹部）２ａが形成されており、この凹部２ａ内にｐ型不純物がドープされたｐ型層が埋め込まれることによってｐ型ディープ層３が形成されている。ｐ型ディープ層３は、ｐ型ベース領域４よりもｐ型不純物濃度が高濃度とされており、例えば１×１０17〜１×１０19ｃｍ-3程度とされている。
【００４４】
このように、本実施形態にかかるＳｉＣ半導体装置では、ｐ型ディープ層３を備えた構造としている。このため、ｐ型ディープ層３とｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧が底部絶縁膜８ｂに入り込み難くなる。
【００４５】
したがって、第１ゲート絶縁膜８ａへは更に高電圧が入り込み難くなり、第１ゲート絶縁膜８ａ内での電界集中、特に第１ゲート絶縁膜８ａのうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、より第１ゲート絶縁膜８ａの絶縁破壊が抑制され、高耐圧のＳｉＣ半導体装置となる。
【００４６】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態も、第１、第２実施形態に対して更に高耐圧化できる構造としたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造に対して本実施形態の構造を適用する場合について説明するが、第２実施形態についても同様の構造を適用できる。
【００４７】
図４に示すように、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造の底部におけるｎ型ドリフト層２の表層部に、ｐ型ボトム層２０が形成されている。本実施形態の場合、ｐ型ボトム層２０は、トレンチ７の底部の全域、つまり図４の紙面垂直方向を長手方向とした短冊状に形成されている。例えば、ｐ型ボトム層２０は、トレンチ７を形成したのち、トレンチ７以外の部分をマスクで覆った状態でｐ型不純物をイオン注入することで形成される。ｐ型ボトム層２０は、ｐ型ベース領域４よりもｐ型不純物濃度が高濃度とされており、例えば１×１０17〜１×１０19ｃｍ-3程度とされている。
【００４８】
このように、本実施形態にかかるＳｉＣ半導体装置では、ｐ型ボトム層２０を備えた構造としている。このため、ｐ型ボトム層２０とｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧が底部絶縁膜８ｂに入り込み難くなる。
【００４９】
したがって、第１ゲート絶縁膜８ａへは更に高電圧が入り込み難くなり、第１ゲート絶縁膜８ａ内での電界集中、特に第１ゲート絶縁膜８ａのうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、より第１ゲート絶縁膜８ａの絶縁破壊が抑制され、高耐圧のＳｉＣ半導体装置となる。
【００５０】
なお、本実施形態のようなトレンチ７の底部に形成されるｐ型ボトム層２０をイオン注入によって形成する場合、トレンチ７の側面が基板に対して垂直もしくはトレンチ７の底部の方が入口側よりも幅広となることで側面が逆テーパ状とされるのが好ましい。これは、トレンチ７の側面が傾斜していると、その側面にもイオン注入が行われることになり、縦型ＭＯＳＦＥＴの素子特性を変動させる可能性があるためである。
【００５１】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５２】
例えば、第３実施形態で説明したｐ型ディープ層３のレイアウトは一例であり、トレンチ７に対して平行に形成されている場合に限らず、トレンチ７と交差するように形成されていたり、ドット状や網目状に形成されていても良い。また、トレンチ７についてもストライプ状に限らず、ドット状とされていたり、網目状とされていても良い。
【００５３】
また、第３実施形態で説明したｐ型ディープ層３と第４実施形態で説明したｐ型ボトム層２０の両方を備えた構造としても良い。
【００５４】
また、上記実施形態では、ＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉなどの他の半導体材料によって半導体装置を構成しても良い。上記各実施形態で説明したＳｉＣ半導体装置の場合、ドレイン領域を構成するｎ+型半導体基板１の上にｎ型ドリフト層２を成膜するようにしている。これに対して、ｎ型ドリフト層２をｎ型基板で構成し、ｎ型基板の裏面側にｎ型不純物イオン注入を行うことなどにより、ｎ+型層にて構成されるドレイン領域が形成されるようにしても良い。
【００５５】
また、上記第３実施形態では、ｐ型ディープ層３をトレンチ７よりも深くまで形成しているが、少なくとも第１ゲート絶縁膜８ａの底部よりも深くまで形成されていれば良い。すなわち、ｐ型ディープ層３にて絶縁破壊から保護するのは第１ゲート絶縁膜８ａであることから、第１ゲート絶縁膜８ａ内での電界緩和が図れれば良い。したがって、少なくともｐ型ディープ層３を第１ゲート絶縁膜８ａの底部よりも深くすることで、第１ゲート絶縁膜８ａ内での電界緩和の効果を得ることができる。
【００５６】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【符号の説明】
【００５７】
１          ｎ+型半導体基板
２          ｎ型ドリフト層
３          ｐ型ディープ層
４          ｐ型ベース領域
５          ｎ+型ソース領域
７          トレンチ
８ａ        第１ゲート絶縁膜
８ｂ        底部絶縁膜
９ａ、９ｂ  第１、第２ゲート電極
１０        ソース電極
１２        ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５（ａ）】
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【図５（ｂ）】
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