(57)【要約】【課題】ドライエッチングによる接触抵抗の増大を抑制可能な電極を形成する。【解決手段】半導体装置の製造方法は、半導体層の上に複数の電極層を積層した電極を形成する積層工程と；電極に対して熱処理を行う熱処理工程とを備え、積層工程は、アルミニウム（Ａｌ）から主に成る第１の電極層を、複数の電極層の１つとして形成する工程と；アルミニウム（Ａｌ）より高い融点を有するとともに４５０℃以上の温度でアルミニウム（Ａｌ）と反応する導電性材料、から主に成る第２の電極層を、複数の電極層の１つとして、第１の電極層の上に形成する工程と；パラジウム（Ｐｄ）から主に成る第３の電極層を、複数の電極層のうち半導体層から最も離れた電極層として、第２の電極層の上に形成する工程とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
半導体層の上に複数の電極層を積層した電極を形成する積層工程と、
前記電極に対して熱処理を行う熱処理工程と
を備え、
前記積層工程は、
アルミニウム（Ａｌ）から主に成る第１の電極層を、前記複数の電極層の１つとして形成する工程と、
アルミニウム（Ａｌ）より高い融点を有するとともに４５０℃以上の温度でアルミニウム（Ａｌ）と反応する導電性材料、から主に成る第２の電極層を、前記複数の電極層の１つとして、前記第１の電極層の上に形成する工程と、
パラジウム（Ｐｄ）から主に成る第３の電極層を、前記複数の電極層のうち前記半導体層から最も離れた電極層として、前記第２の電極層の上に形成する工程と
を含む、半導体装置の製造方法。
【請求項２】
前記第２の電極層を形成する工程は、１０ｎｍ以上の厚さで前記第２の電極層を形成する工程である、請求項１に記載の半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載の半導体装置の製造方法であって、
前記第２の電極層を形成する工程は、
モリブデン（Ｍｏ）から主に成る電極層と、
バナジウム（Ｖ）から主に成る電極層と、
チタン（Ｔｉ）から主に成る電極層と、
タンタル（Ｔａ）から主に成る電極層と、
タングステン（Ｗ）から主に成る電極層と、
ニオブ（Ｎｂ）から主に成る電極層と、
白金（Ｐｔ）から主に成る電極層と、
ジルコニウム（Ｚｒ）から主に成る電極層と、
ハフニウム（Ｈｆ）から主に成る電極層と、
のうち少なくとも１つの電極層を、前記第２の電極層として形成する工程である、半導体装置の製造方法。
【請求項４】
前記第３の電極層を形成する工程は、１０ｎｍ以上の厚さで前記第３の電極層を形成する工程である、請求項１から請求項３までのいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第２の電極層の厚さＡと前記第３の電極層の厚さＢとの比Ａ／Ｂは、０．２５以上４．０以下である、請求項１から請求項４までのいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第２の電極層の厚さＡと前記第３の電極層の厚さＢとの比Ａ／Ｂは、０．３３以上３．３以下である、請求項１から請求項５までのいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記積層工程は、前記半導体層の上から、前記半導体層の上に形成された他の電極の上にわたって、前記電極を形成する工程である、請求項１から請求項６までのいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記積層工程は、窒化ガリウム（ＧａＮ）から主に成る前記半導体層の上に、前記電極を形成する工程である、請求項１から請求項７までのいずれか一項に記載の半導体装置の製造方法。
【請求項９】
請求項１から請求項８までのいずれか一項に記載の半導体装置の製造方法であって、
前記積層工程は、チタン（Ｔｉ）およびバナジウム（Ｖ）の少なくとも一方から主に成る他の電極層を、前記複数の電極層の１つとして、前記半導体層の上に形成する工程を更に含み、
前記第１の電極層を形成する工程は、前記他の電極層の上に前記第１の電極層を形成する工程である、半導体装置の製造方法。
【請求項１０】
前記熱処理工程は、１分から１０分の間、前記電極に対して前記熱処理を行う工程である、請求項１から請求項９までのいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記熱処理工程は、４５０℃以上７００℃以下の処理温度で、前記電極に対して前記熱処理を行う工程である、請求項１から請求項１０までのいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
請求項１から請求項１１までのいずれか一項に記載の半導体装置の製造方法を用いて製造された半導体装置。
【請求項１３】
半導体装置であって、
半導体層と、
前記半導体層の上に形成された電極と
を備え、
前記電極は、
アルミニウム（Ａｌ）から主に成る第１の電極層と、
アルミニウム（Ａｌ）より高い融点を有するとともに４５０℃以上の温度でアルミニウム（Ａｌ）と反応する導電性材料、から主に成り、前記第１の電極層の上に積層された第２の電極層と、
パラジウム（Ｐｄ）から主に成り、前記電極において前記半導体層から最も離れた電極層として、前記第２の電極層の上に積層された第３の電極層と
を含む、半導体装置。
【請求項１４】
前記第２の電極層の厚さは１０ｎｍ以上である、請求項１３に記載の半導体装置。
【請求項１５】
請求項１３または請求項１４に記載の半導体装置であって、
前記第２の電極層は、
モリブデン（Ｍｏ）から主に成る電極層と、
バナジウム（Ｖ）から主に成る電極層と、
チタン（Ｔｉ）から主に成る電極層と、
タンタル（Ｔａ）から主に成る電極層と、
タングステン（Ｗ）から主に成る電極層と、
ニオブ（Ｎｂ）から主に成る電極層と、
白金（Ｐｔ）から主に成る電極層と、
ジルコニウム（Ｚｒ）から主に成る電極層と、
ハフニウム（Ｈｆ）から主に成る電極層と、
のうち少なくとも１つの電極層を含む、半導体装置。
【請求項１６】
前記第３の電極層の厚さは１０ｎｍ以上である、請求項１３から請求項１５までのいずれか一項に記載の半導体装置。
【請求項１７】
前記電極は、前記半導体層の上に形成された他の電極を覆う、請求項１３から請求項１６までのいずれか一項に記載の半導体装置。
【請求項１８】
前記半導体層は、窒化ガリウム（ＧａＮ）から主に成る、請求項１３から請求項１７までのいずれか一項に記載の半導体装置
【請求項１９】
請求項１３から請求項１８までのいずれか一項に記載の半導体装置であって、
前記電極は、チタン（Ｔｉ）およびバナジウム（Ｖ）の少なくとも一方から主に成り、前記半導体層の上に形成された他の電極層を、更に含み、
前記第１の電極層は、前記他の電極層の上に積層されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置（半導体デバイス、半導体素子）を製造する技術として、オーミック性を有する電極（オーミック電極）を半導体層に形成する技術が知られている（例えば、特許文献１，２を参照）。一般的に、半導体層に形成されるオーミック電極には、半導体層に対する密着性を確保しつつ接触抵抗（コンタクト抵抗）を抑制することが要求される。
【０００３】
特許文献１には、電極のオーミック性を確保するために、チタン（Ｔｉ）とアルミニウム（Ａｌ）とを積層した電極を形成することが記載されている。特許文献２には、酸およびアルカリによる腐食に対する電極の耐性を向上させるために、３層の金属層を積層した電極を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−４５８６７号公報
【特許文献２】特開２０１０−２１２４０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１，２の電極では、ドライエッチングに対する耐性が不十分であり、ドライエッチングによって接触抵抗が増大するという課題があった。そのため、ドライエッチングに対する耐性を十分に有するオーミック電極が望まれていた。そのほか、半導体装置においては、低コスト化、微細化、製造の容易化、省資源化、使い勝手の向上、耐久性の向上などが望まれていた。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。
【０００７】
（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この製造方法は、半導体層の上に複数の電極層を積層した電極を形成する積層工程と；前記電極に対して熱処理を行う熱処理工程とを備え、前記積層工程は、アルミニウム（Ａｌ）から主に成る第１の電極層を、前記複数の電極層の１つとして形成する工程と；アルミニウム（Ａｌ）より高い融点を有するとともに４５０℃以上の温度でアルミニウム（Ａｌ）と反応する導電性材料、から主に成る第２の電極層を、前記複数の電極層の１つとして、前記第１の電極層の上に形成する工程と；パラジウム（Ｐｄ）から主に成る第３の電極層を、前記複数の電極層のうち前記半導体層から最も離れた電極層として、前記第２の電極層の上に形成する工程とを含む。この形態によれば、ドライエッチングによる接触抵抗の増大を抑制可能な電極を形成できる。その結果、半導体装置を製造する工程の自由度を向上できる。
【０００８】
（２）上記形態の製造方法において、前記第２の電極層を形成する工程は、１０ｎｍ以上の厚さで前記第２の電極層を形成する工程であってもよい。この形態によれば、ドライエッチングによる接触抵抗の増大をいっそう抑制可能な電極を形成できる。
【０００９】
（３）上記形態の製造方法において、前記第２の電極層を形成する工程は、モリブデン（Ｍｏ）から主に成る電極層と、バナジウム（Ｖ）から主に成る電極層と、チタン（Ｔｉ）から主に成る電極層と、タンタル（Ｔａ）から主に成る電極層と、タングステン（Ｗ）から主に成る電極層と、ニオブ（Ｎｂ）から主に成る電極層と、白金（Ｐｔ）から主に成る電極層と、ジルコニウム（Ｚｒ）から主に成る電極層と、ハフニウム（Ｈｆ）から主に成る電極層と、のうち少なくとも１つの電極層を、前記第２の電極層として形成する工程であってもよい。この形態によれば、ドライエッチングによる接触抵抗の増大を抑制可能な電極を容易に実現できる。
【００１０】
（４）上記形態の製造方法において、前記第３の電極層を形成する工程は、１０ｎｍ以上の厚さで前記第３の電極層を形成する工程であってもよい。この形態によれば、ドライエッチングによる接触抵抗の増大をいっそう抑制可能な電極を形成できる。
【００１１】
（５）上記形態の製造方法において、前記第２の電極層の厚さＡと前記第３の電極層の厚さＢとの比Ａ／Ｂは、０．２５以上４．０以下であってもよい。この形態によれば、ドライエッチングによる接触抵抗の増大をいっそう抑制可能な電極を形成できる。
【００１２】
（６）上記形態の製造方法において、前記第２の電極層の厚さＡと前記第３の電極層の厚さＢとの比Ａ／Ｂは、０．３３以上３．３以下であってもよい。この形態によれば、ドライエッチングによる接触抵抗の増大をいっそう抑制可能な電極を形成できる。
【００１３】
（７）上記形態の製造方法において、前記積層工程は、前記半導体層の上から、前記半導体層の上に形成された他の電極の上にわたって、前記電極を形成する工程であってもよい。この形態によれば、ドライエッチングから他の電極を保護できる。
【００１４】
（８）上記形態の製造方法において、前記積層工程は、窒化ガリウム（ＧａＮ）から主に成る前記半導体層の上に、前記電極を形成する工程であってもよい。この形態によれば、ＧａＮ系の半導体装置において、ドライエッチングによる接触抵抗の増大を抑制可能な電極を形成できる。
【００１５】
（９）上記形態の製造方法において、前記積層工程は、チタン（Ｔｉ）およびバナジウム（Ｖ）の少なくとも一方から主に成る他の電極層を、前記複数の電極層の１つとして、前記半導体層の上に形成する工程を更に含み、前記第１の電極層を形成する工程は、前記他の電極層の上に前記第１の電極層を形成する工程であってもよい。この形態によれば、半導体層との接触抵抗を十分に抑制可能な電極を形成できる。
【００１６】
（１０）上記形態の製造方法において、前記熱処理工程は、１分から１０分の間、前記電極に対して前記熱処理を行う工程であってもよい。この形態によれば、オーミック性を十分に有する電極を形成できる。
【００１７】
（１１）上記形態の製造方法において、前記熱処理工程は、４５０℃以上７００℃以下の処理温度で、前記電極に対して前記熱処理を行う工程であってもよい。この形態によれば、オーミック性を十分に有する電極を形成できる。
【００１８】
本発明は、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、上記形態の製造方法を用いて製造された半導体装置、その半導体装置が組み込まれた電気機器、並びに、その半導体装置を製造する製造装置などの形態で実現することができる。
【発明の効果】
【００１９】
本願発明によれば、ドライエッチングによる接触抵抗の増大を抑制可能な電極を形成できる。その結果、半導体装置を製造する工程の自由度を向上できる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態における半導体装置の構成を模式的に示す断面図である。
【図２】ソース電極の詳細構造を示す説明図である。
【図３】第１実施形態における半導体装置の製造方法を示す工程図である。
【図４】製造途中にある半導体装置の構成を模式的に示す断面図である。
【図５】製造途中にある半導体装置の構成を模式的に示す断面図である。
【図６】製造途中にある半導体装置の構成を模式的に示す断面図である。
【図７】製造途中にある半導体装置の構成を模式的に示す断面図である。
【図８】製造途中にある半導体装置の構成を模式的に示す断面図である。
【図９】製造途中にある半導体装置の構成を模式的に示す断面図である。
【図１０】製造途中にある半導体装置の構成を模式的に示す断面図である。
【図１１】第１実施形態の変形例におけるソース電極の詳細構造を示す説明図である。
【図１２】第１評価試験におけるオン抵抗に関する評価結果を示すグラフである。
【図１３】第２評価試験における電極に関する評価結果を示す表である。
【図１４】第２評価試験に用いた試料である半導体装置の構成を模式的に示す断面図である。
【図１５】第２評価試験において電極に対してドライエッチングを実施する様子を示す説明図である。
【図１６】第２実施形態における半導体装置の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００２１】
Ａ．第１実施形態
Ａ−１．半導体装置の構成
図１は、第１実施形態における半導体装置１００の構成を模式的に示す断面図である。半導体装置１００は、窒化ガリウム（ＧａＮ）を用いて形成されたＧａＮ系の半導体装置である。本実施形態では、半導体装置１００は、縦型トレンチＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。本実施形態では、半導体装置１００は、電力制御に用いられ、パワーデバイスとも呼ばれる。
【００２２】
図１には、相互に直交するＸＹＺ軸が図示されている。図１のＸＹＺ軸のうち、Ｘ軸は、図１の紙面左から紙面右に向かう軸である。＋Ｘ軸方向は、紙面右に向かう方向であり、−Ｘ軸方向は、紙面左に向かう方向である。図１のＸＹＺ軸のうち、Ｙ軸は、図１の紙面手前から紙面奥に向かう軸である。＋Ｙ軸方向は、紙面奥に向かう方向であり、−Ｙ軸方向は、紙面手前に向かう方向である。図１のＸＹＺ軸のうち、Ｚ軸は、図１の紙面下から紙面上に向かう軸である。＋Ｚ軸方向は、紙面上に向かう方向であり、−Ｚ軸方向は、紙面下に向かう方向である。
【００２３】
半導体装置１００は、基板１１０と、半導体層１１２と、半導体層１１４と、半導体層１１６とを備える。半導体装置１００は、これらの半導体層１１２，１１４，１１６に形成された構造として、トレンチ１２２と、リセス１２４と、トレンチ１２８とを有する。半導体装置１００は、更に、絶縁膜１３０と、ソース電極１４０と、ゲート電極１５０と、ドレイン電極１６０と、ボディ電極１７０とを備える。
【００２４】
半導体装置１００の基板１１０は、Ｘ軸およびＹ軸に沿って広がる板状を成す半導体である。本実施形態では、基板１１０は、窒化ガリウム（ＧａＮ）から主に成る。本明細書の説明において、「窒化ガリウム（ＧａＮ）から主に成る」とは、モル分率において窒化ガリウム（ＧａＮ）を９０％以上含有することを意味する。本実施形態では、基板１１０は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、基板１１０に含まれるケイ素（Ｓｉ）濃度の平均値は、約１×１０１８ｃｍ−３である。
【００２５】
半導体装置１００の半導体層１１２は、基板１１０の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。本実施形態では、半導体層１１２は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１１２は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、半導体層１１２に含まれるケイ素（Ｓｉ）濃度の平均値は、約１×１０１６ｃｍ−３である。本実施形態では、半導体層１１２の厚さ（Ｚ軸方向の長さ）は、約１０μｍ（マイクロメートル）である。
【００２６】
半導体装置１００の半導体層１１４は、半導体層１１２の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。本実施形態では、半導体層１１４は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１１４は、マグネシウム（Ｍｇ）をアクセプタ元素として含有するｐ型半導体である。本実施形態では、半導体層１１４に含まれるマグネシウム（Ｍｇ）濃度の平均値は、約４×１０１８ｃｍ−３である。本実施形態では、半導体層１１４の厚さ（Ｚ軸方向の長さ）は、約１．０μｍである。
【００２７】
半導体装置１００の半導体層１１６は、半導体層１１４の＋Ｚ軸方向側に位置し、Ｘ軸およびＹ軸に沿って広がる半導体層である。本実施形態では、半導体層１１６は、窒化ガリウム（ＧａＮ）から主に成る。本実施形態では、半導体層１１６は、ケイ素（Ｓｉ）をドナー元素として含有するｎ型半導体である。本実施形態では、半導体層１１６に含まれるケイ素（Ｓｉ）濃度の平均値は、約３×１０１８ｃｍ−３である。本実施形態では、半導体層１１６の厚さ（Ｚ軸方向の長さ）は、約０．２μｍである。
【００２８】
半導体装置１００のトレンチ１２２は、半導体層１１２，１１４，１１６に形成され、半導体層１１２，１１４，１１６の厚さ方向（−Ｚ軸方向）に落ち込んだ溝部である。トレンチ１２２は、半導体層１１６の＋Ｚ軸方向側から半導体層１１４を貫通し半導体層１１２に至る。本実施形態では、トレンチ１２２は、半導体層１１２，１１４，１１６に対するドライエッチングによって形成された構造である。
【００２９】
半導体装置１００のリセス１２４は、半導体層１１６の＋Ｚ軸方向側から半導体層１１４にわたって窪んだ凹部である。本実施形態では、リセス１２４は、半導体層１１４，１１６に対するドライエッチングによって形成された構造である。
【００３０】
半導体装置１００のトレンチ１２８は、トレンチ１２２から離れた位置において半導体層１１２，１１４，１１６に形成され、半導体層１１２，１１４，１１６の厚さ方向（−Ｚ軸方向）に落ち込んだ溝部である。トレンチ１２８は、半導体層１１６の＋Ｚ軸方向側から半導体層１１４を貫通し半導体層１１２に至る。これによって、トレンチ１２８は、基板１１０上に形成された他の素子から半導体装置１００を分離する。本実施形態では、トレンチ１２８は、半導体層１１２，１１４，１１６に対するドライエッチングによって形成された構造である。
【００３１】
半導体装置１００の絶縁膜１３０は、電気絶縁性を有する膜である。絶縁膜１３０は、トレンチ１２２の内側から外側にわたって形成されている。本実施形態では、絶縁膜１３０は、トレンチ１２２の内側から外側に加え、半導体層１１４および半導体層１１６における＋Ｚ軸方向側の界面、並びに、トレンチ１２８の内側から外側にわたって形成されている。本実施形態では、絶縁膜１３０は、二酸化ケイ素（ＳｉＯ２）から主に成る。本実施形態では、絶縁膜１３０は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）によって形成された膜である。
【００３２】
絶縁膜１３０は、コンタクトホール１３６と、コンタクトホール１３８とを有する。コンタクトホール１３６は、絶縁膜１３０を貫通して半導体層１１６に至る開口である。コンタクトホール１３８は、絶縁膜１３０を貫通して半導体層１１４に至る開口である。本実施形態では、コンタクトホール１３６，１３８は、絶縁膜１３０に対するウェットエッチングによって形成された構造である。
【００３３】
半導体装置１００のソース電極１４０は、コンタクトホール１３６に形成された電極である。ソース電極１４０は、ｎ型半導体である半導体層１１６に対してオーミック接触する。
【００３４】
図２は、ソース電極１４０の詳細構造を示す説明図である。ソース電極１４０は、複数の電極層を積層した後にアニール処理（熱処理）した電極である。本実施形態では、ソース電極１４０は、複数の電極層として、４層の電極層１４１，１４２，１４３，１４４を備える。本実施形態では、ソース電極１４０の各電極層は、蒸着によって形成された金属層である。
【００３５】
ソース電極１４０の電極層１４１は、半導体層１１６の上に形成された他の電極層である。本実施形態では、電極層１４１は、チタン（Ｔｉ）から主に成る。電極層１４１の厚さ（Ｚ軸方向の長さ）は、５ｎｍ（ナノメートル）以上５０ｎｍ以下であればよい。ソース電極１４０の接触抵抗を抑制する観点から、電極層１４１の厚さは５ｎｍ以上であることが好ましく、製造コストを抑制する観点から、電極層１４１の厚さは５０ｎｍ以下であることが好ましい。本実施形態では、電極層１４１の厚さは、約３０ｎｍである。
【００３６】
ソース電極１４０の電極層１４２は、アルミニウム（Ａｌ）から主に成る第１の電極層である。本実施形態では、電極層１４２は、電極層１４１の上に形成されている。電極層１４２の厚さ（Ｚ軸方向の長さ）は、１００ｎｍ以上１０００ｎｍ以下であればよい。ソース電極１４０の接触抵抗を抑制する観点から、電極層１４２の厚さは１００ｎｍ以上であることが好ましく、製造コストを抑制する観点から、電極層１４２の厚さは１０００ｎｍ以下であることが好ましい。本実施形態では、電極層１４２の厚さは、約２００ｎｍである。
【００３７】
ソース電極１４０の電極層１４３は、電極層１４２と電極層１４４との間に挟まれた第２の電極層である。本実施形態では、電極層１４３は、モリブデン（Ｍｏ）から主に成る。モリブデン（Ｍｏ）は、アルミニウム（Ａｌ）より高い融点を有するとともに、４５０℃以上でアルミニウム（Ａｌ）と反応する導電性材料である。電極層１４３の材料としては、ソース電極１４０を熱処理する温度ではアルミニウム（Ａｌ）と反応せず、ソース電極１４０を熱処理する温度より高い温度でアルミニウム（Ａｌ）と反応する材料が好ましい。電極層１４３の厚さＡ（Ｚ軸方向の長さ）は、１０ｎｍ以上１０００ｎｍ以下であればよい。ドライエッチングによる接触抵抗の増大を抑制する観点から、電極層１４３の厚さＡは、１０ｎｍ以上であることが好ましく、２０ｎｍ以上であることがさらに好ましく、５０ｎｍ以上であることがいっそう好ましい。製造コストを抑制する観点から、電極層１４３の厚さＡは、電極層１４３の厚さＡは１０００ｎｍ以下であることが好ましい。本実施形態では、電極層１４３の厚さＡは、約５０ｎｍである。
【００３８】
ソース電極１４０の電極層１４４は、電極層１４３の上に形成され、パラジウム（Ｐｄ）から主に成る第３の電極層である。電極層１４４は、ソース電極１４０における複数の電極層のうち半導体層１１６から最も離れた最外層である。電極層１４４は、半導体装置１００の外部に露出している。電極層１４４の厚さ（Ｚ軸方向の長さ）は、１０ｎｍ以上１０００ｎｍ以下であればよい。ドライエッチングによる接触抵抗の増大を抑制する観点から、電極層１４４の厚さＢ（Ｚ軸方向の長さ）は１０ｎｍ以上であることが好ましく、製造コストを抑制する観点から、電極層１４４の厚さＢは１０００ｎｍ以下であることが好ましい。本実施形態では、電極層１４４の厚さＢは、約５０ｎｍである。ドライエッチングによる接触抵抗の増大を抑制する観点から、電極層１４３の厚さＡと電極層１４４の厚さＢとの比Ａ／Ｂは、０．２５以上４．０以下であることが好ましく、０．３３以上３．３以下であることがいっそう好ましい。本実施形態では、比Ａ／Ｂは１．０である。
【００３９】
図１の説明に戻り、半導体装置１００のゲート電極１５０は、絶縁膜１３０を介してトレンチ１２２に形成された電極である。本実施形態では、ゲート電極１５０は、アルミニウム（Ａｌ）から主に成る。ゲート電極１５０に電圧が印加された場合、半導体層１１４に反転層が形成され、この反転層がチャネルとして機能することによって、ソース電極１４０とドレイン電極１６０との間に導通経路が形成される。
【００４０】
半導体装置１００のドレイン電極１６０は、基板１１０の−Ｚ軸方向側の界面に形成された電極である。ドレイン電極１６０は、基板１１０に対してオーミック接触する。本実施形態では、ドレイン電極１６０は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）した電極である。
【００４１】
半導体装置１００のボディ電極１７０は、コンタクトホール１３８に形成された電極である。ボディ電極１７０は、半導体層１１４にオーミック接触する。本実施形態では、ボディ電極１７０は、半導体層１１４の上にパラジウム（Ｐｄ）から成る層を積層した後にアニール処理（熱処理）した電極である。
【００４２】
Ａ−２．半導体装置の製造方法
図３は、第１実施形態における半導体装置１００の製造方法を示す工程図である。まず、製造者は、基板１１０の上に半導体層１１２，１１４，１１６を結晶成長によって形成する（工程Ｐ１１２）。本実施形態では、製造者は、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）を用いて半導体層１１２，１１４，１１６を形成する。
【００４３】
図４は、製造途中にある半導体装置１００ａの構成を模式的に示す断面図である。本実施形態では、製造者は、ＭＯＣＶＤを用いて基板１１０の上に半導体層１１２，１１４，１１６を順に形成する。これによって、製造者は、基板１１０の上に半導体層１１２，１１４，１１６が順に形成された半導体装置１００ａを得る。
【００４４】
図３の説明に戻り、半導体層１１２，１１４，１１６を形成した後、製造者は、ドライエッチングによってトレンチ１２２，１２８およびリセス１２４を形成する（工程Ｐ１１５）。本実施形態では、製造者は、塩素系ガスを用いたドライエッチングによってトレンチ１２２，１２８およびリセス１２４を形成する。
【００４５】
図５は、製造途中にある半導体装置１００ｂの構成を模式的に示す断面図である。本実施形態では、製造者は、ドライエッチングによって半導体装置１００ａの半導体層１１２，１１４，１１６にトレンチ１２２，１２８およびリセス１２４を形成する。これによって、製造者は、トレンチ１２２，１２８およびリセス１２４が形成された半導体装置１００ｂを得る。
【００４６】
図３の説明に戻り、トレンチ１２２，１２８およびリセス１２４を形成した後（工程Ｐ１１５）、製造者は、絶縁膜１３０を形成する（工程Ｐ１２０）。本実施形態では、製造者は、原子層堆積法（ＡＬＤ）によって、二酸化ケイ素（ＳｉＯ２）から主に成る絶縁膜１３０を形成する。
【００４７】
図６は、製造途中にある半導体装置１００ｃの構成を模式的に示す断面図である。本実施形態では、製造者は、半導体装置１００ｂの半導体層１１２，１１４，１１６における＋Ｚ軸方向側に露出した表面の全域に絶縁膜１３０を形成する。これによって、製造者は、トレンチ１２２，１２８およびリセス１２４にわたって絶縁膜１３０が形成された半導体装置１００ｃを得る。
【００４８】
図３の説明に戻り、絶縁膜１３０を形成した後（工程Ｐ１２０）、製造者は、ウェットエッチングによって絶縁膜１３０にコンタクトホール１３６，１３８を形成する（工程Ｐ１２５）。
【００４９】
図７は、製造途中にある半導体装置１００ｄの構成を模式的に示す断面図である。本実施形態では、製造者は、ウェットエッチングによって半導体装置１００ｃの絶縁膜１３０にコンタクトホール１３６，１３８を形成する。これによって、製造者は、コンタクトホール１３６，１３８が形成された半導体装置１００ｄを得る。
【００５０】
図３の説明に戻り、コンタクトホール１３６，１３８を形成した後（工程Ｐ１２５）、製造者は、半導体層１１６の上に複数の電極層を積層する積層工程を実施することによって、ソース電極１４０を形成する（工程Ｐ１３２）。本実施形態では、製造者は、コンタクトホール１３６から露出している半導体層１１６の上に、複数の電極層１４１，１４２，１４３，１４４を積層する（図２を参照）。本実施形態では、製造者は、自己整合を適用し、コンタクトホール１３６の形成に用いたレジストマスクを、ソース電極１４０の形成に利用する。
【００５１】
積層工程において、製造者は、チタン（Ｔｉ）から主に成る電極層１４１を、蒸着によって半導体層１１６の上に形成する。電極層１４１の厚さは、５ｎｍ以上５０ｎｍ以下であればよい。本実施形態では、製造者は、約３０ｎｍの厚さで電極層１４１を形成する。
【００５２】
電極層１４１を形成した後、製造者は、アルミニウム（Ａｌ）から主に成る電極層１４２を、蒸着によって電極層１４１の上に形成する。電極層１４２の厚さは、１００ｎｍ以上１０００ｎｍ以下であればよい。本実施形態では、製造者は、約２００ｎｍの厚さで電極層１４２を形成する。
【００５３】
電極層１４２を形成した後、製造者は、モリブデン（Ｍｏ）から主に成る電極層１４３を、蒸着によって電極層１４２の上に形成する。電極層１４３の厚さは、１０ｎｍ以上１０００ｎｍ以下であればよい。本実施形態では、製造者は、約５０ｎｍの厚さで電極層１４３を形成する。
【００５４】
電極層１４３を形成した後、製造者は、パラジウム（Ｐｄ）から主に成る電極層１４４を、蒸着によって電極層１４３の上に形成する。電極層１４４の厚さは、１０ｎｍ以上１０００ｎｍ以下であればよい。本実施形態では、製造者は、約５０ｎｍの厚さで電極層１４４を形成する。ドライエッチングによる接触抵抗の増大を抑制する観点から、電極層１４３の厚さＡと電極層１４４の厚さＢとの比Ａ／Ｂは、０．２５以上４．０以下であることが好ましく、０．３３以上３．３以下であることがいっそう好ましい。本実施形態では、比Ａ／Ｂは１．０である。
【００５５】
図３の説明に戻り、ソース電極１４０を形成した後（工程Ｐ１３２）、製造者は、ボディ電極１７０を形成する（工程Ｐ１３４）。本実施形態では、製造者は、コンタクトホール１３８から露出している半導体層１１４の上に、パラジウム（Ｐｄ）から主に成る電極層をソース電極１４０として蒸着によって形成する。本実施形態では、製造者は、自己整合を適用し、コンタクトホール１３８の形成に用いたレジストマスクを、ボディ電極１７０の形成に利用する。他の実施形態では、製造者は、ソース電極１４０を形成する前に、ボディ電極１７０を形成してもよい。
【００５６】
ソース電極１４０およびボディ電極１７０を形成した後（工程Ｐ１３２，Ｐ１３４）、製造者は、ソース電極１４０およびボディ電極１７０に対して熱処理（アニール処理）を行う熱処理工程を実施することによって、ソース電極１４０およびボディ電極１７０の接触抵抗を低減する（工程Ｐ１３８）。熱処理を実施する時間は、１分から１０分の間であればよい。熱処理を実施する処理温度は、５００℃以上７００℃以下であればよい。熱処理を実施する雰囲気は、窒素（Ｎ２）でもよいし、アルゴン（Ａｒ）でもよく、酸素を含有してもよいし、真空中でもよい。本実施形態では、製造者は、窒素から主に成る気体の中において、５５０℃の処理温度で５分間の条件で、ソース電極１４０およびボディ電極１７０に対して熱処理を行う。他の実施形態では、製造者は、ソース電極１４０およびボディ電極１７０の各電極に対する熱処理を別々に実施してもよい。
【００５７】
図８は、製造途中にある半導体装置１００ｅの構成を模式的に示す断面図である。本実施形態では、製造者は、半導体装置１００ｄのコンタクトホール１３６にソース電極１４０を形成し、半導体装置１００ｄのコンタクトホール１３８にボディ電極１７０を形成する。その後、製造者は、ソース電極１４０およびボディ電極１７０に対して熱処理を行う。これによって、製造者は、ソース電極１４０およびボディ電極１７０が形成された半導体装置１００ｅを得る。
【００５８】
図９は、製造途中にある半導体装置１００ｆの構成を模式的に示す断面図である。熱処理工程を実施した後（工程Ｐ１３８）、製造者は、半導体装置１００ｅの＋Ｚ軸方向側に露出する表面に対して、ゲート電極１５０の元となる電極層１８０を形成する（工程Ｐ１４０）。本実施形態では、製造者は、アルミニウム（Ａｌ）から主に成る電極層１８０を蒸着によって形成する。本実施形態では、半導体装置１００ｅの＋Ｚ軸方向側に露出する表面の全域にわたって電極層１８０を形成する。これによって、製造者は、＋Ｚ軸方向側における表面の全域にわたって電極層１８０が形成された半導体装置１００ｆを得る。
【００５９】
図３の説明に戻り、電極層１８０を形成した後（工程Ｐ１４０）、製造者は、ドライエッチングによって電極層１８０からゲート電極１５０を形成する（工程Ｐ１４５）。本実施形態では、製造者は、電極層１８０のうちトレンチ１２２およびその周囲を除く部分をドライエッチングによって除去することによって、電極層１８０のうちドライエッチングで残された部分としてゲート電極１５０を形成する。ドライエッチングによってゲート電極１５０を形成する際、ソース電極１４０およびボディ電極１７０は、ドライエッチングに曝される。本実施形態では、製造者は、塩素（Ｃｌ２）、塩化ホウ素（ＢＣｌ２）および窒素（Ｎ２）を主成分とする混合ガスを用いて、誘導結合方式（ＩＣＰ：Inductively Coupled Plasma）ドライエッチングによってゲート電極１５０を形成する。
【００６０】
図１０は、製造途中にある半導体装置１００ｇの構成を模式的に示す断面図である。本実施形態では、製造者は、ドライエッチングによって半導体装置１００ｆにおける電極層１８０の一部を除去することによって、ゲート電極１５０を形成する。これによって、製造者は、ゲート電極１５０が形成された半導体装置１００ｇを得る。
【００６１】
図３の説明に戻り、ゲート電極１５０を形成した後（工程Ｐ１４５）、製造者は、基板１１０の−Ｚ軸方向側にドレイン電極１６０を形成する（工程Ｐ１５０）。本実施形態では、製造者は、チタン（Ｔｉ）から成る層にアルミニウム（Ａｌ）から成る層を積層した後にアニール処理（熱処理）を行うことによって、ドレイン電極１６０を形成する。これらの工程を経て、半導体装置１００が完成する。
【００６２】
Ａ−３．変形例
図１１は、第１実施形態の変形例におけるソース電極１４０Ｂの詳細構造を示す説明図である。変形例のソース電極１４０Ｂは、電極層１４２と電極層１４４との間に挟まれた電極層１４３として、２層の電極層１４３ａ，１４３ｂを備える点を除き、図２のソース電極１４０と同様である。他の変形例では、ソース電極１４０Ｂは、電極層１４３として３層以上の電極層を備えてもよい。
【００６３】
ソース電極１４０Ｂの電極層１４３ａは、電極層１４２の上に形成され、モリブデン（Ｍｏ）から主に成る。ソース電極１４０Ｂの電極層１４３ｂは、電極層１４３ａの上に形成され、バナジウム（Ｖ）から主に成る。バナジウム（Ｖ）は、モリブデン（Ｍｏ）と同様に、アルミニウム（Ａｌ）より高い融点を有するとともに、４５０℃以上の温度でアルミニウム（Ａｌ）と反応する導電性材料である。
【００６４】
電極層１４３ａ，１４３ｂを含む電極層１４３の厚さＡ（Ｚ軸方向の長さ）は、１０ｎｍ以上１０００ｎｍ以下であればよい。ドライエッチングによる接触抵抗の増大を抑制する観点から、電極層１４３の厚さＡは２０ｎｍ以上であることが好ましく、５０ｎｍ以上であることがさらに好ましく、製造コストを抑制する観点から、電極層１４３の厚さＡは１０００ｎｍ以下であることが好ましい。本変形例では、電極層１４３の厚さＡは約１００ｎｍであり、そのうち、電極層１４３ａの厚さは約５０ｎｍであり、電極層１４３ｂの厚さは約５０ｎｍである。変形例においても、ドライエッチングによる接触抵抗の増大を抑制する観点から、電極層１４３の厚さＡと電極層１４４の厚さＢとの比Ａ／Ｂは、０．２５以上４．０以下であることが好ましく、０．３３以上３．３以下であることがいっそう好ましい。本変形例では、比Ａ／Ｂは２．０である。
【００６５】
Ａ−４．第１評価試験
図１２は、第１評価試験におけるオン抵抗に関する評価結果を示すグラフである。第１評価試験では、試験者は、ソース電極の構成が異なる半導体装置として試料Ａ１，Ａ２，Ａ３を作製した。試料Ａ１は、ソース電極における多層構造が異なる点を除き、半導体装置１００と同様である。試料Ａ２は、半導体装置１００と同様であり、図２の多層構造を有するソース電極１４０を備える。試料Ａ３は、ソース電極における多層構造が異なる点を除き、半導体装置１００と同様であり、図１１の多層構造を有するソース電極１４０Ｂを備える。各試料におけるソース電極の多層構造は、次のとおりである。
【００６６】
＜試料Ａ１のソース電極＞
半導体層１１６側から順に
１層目：チタン（Ｔｉ）から主に成る電極層（厚さ３０ｎｍ）
２層目：アルミニウム（Ａｌ）から主に成る電極層（厚さ２００ｎｍ）
３層目：パラジウム（Ｐｄ）から主に成る電極層（厚さ５０ｎｍ）
【００６７】
＜試料Ａ２のソース電極＞
半導体層１１６側から順に
１層目：チタン（Ｔｉ）から主に成る電極層（厚さ３０ｎｍ）
２層目：アルミニウム（Ａｌ）から主に成る電極層（厚さ２００ｎｍ）
３層目：モリブデン（Ｍｏ）から主に成る電極層（厚さ５０ｎｍ）
４層目：パラジウム（Ｐｄ）から主に成る電極層（厚さ５０ｎｍ）
【００６８】
＜試料Ａ３のソース電極＞
半導体層１１６側から順に
１層目：チタン（Ｔｉ）から主に成る電極層（厚さ３０ｎｍ）
２層目：アルミニウム（Ａｌ）から主に成る電極層（厚さ２００ｎｍ）
３層目：モリブデン（Ｍｏ）から主に成る電極層（厚さ５０ｎｍ）
４層目：バナジウム（Ｖ）から主に成る電極層（厚さ５０ｎｍ）
５層目：パラジウム（Ｐｄ）から主に成る電極層（厚さ５０ｎｍ）
【００６９】
試験者は、試料Ａ１，Ａ２，Ａ３のオン抵抗を測定した。試験者は、試料Ａ１，Ａ２，Ａ３の各試料におけるオン抵抗の平均値について、試料Ａ１のオン抵抗の平均値を基準とする比（オン抵抗比）を算出し、図１２の評価結果を得た。試料Ａ２のオン抵抗比は、試料Ａ１のオン抵抗比より小さく、試料Ａ３のオン抵抗比は、試料Ａ２のオン抵抗比より小さい。この結果は、アルミニウム（Ａｌ）から主に成る電極層と、パラジウム（Ｐｄ）から主に成る電極層との間に、モリブデン（Ｍｏ）から主に成る電極層、およびバナジウム（Ｖ）から主に成る電極層を形成すること起因して、ソース電極においてドライエッチングによる接触抵抗の増大が抑制されたためと考えられる。試料Ａ２，Ａ３では、モリブデン（Ｍｏ）から主に成る電極層、およびバナジウム（Ｖ）から主に成る電極層によって、ソース電極に熱処理を行う際にソース電極の表面近傍へのアルミニウム（Ａｌ）の拡散が抑制されるため、ドライエッチングによってアルミニウム（Ａｌ）が浸食されることによるソース電極の損傷が抑制されると考えられる。
【００７０】
Ａ−５．第２評価試験
図１３は、第２評価試験における電極に関する評価結果を示す表である。第２評価試験では、試験者は、異なる多層構造を有する電極を有する試料Ｂ１〜Ｂ１０を作製した。
【００７１】
図１４は、第２評価試験に用いた試料である半導体装置２００の構成を模式的に示す断面図である。半導体装置２００は、半導体層２１６と、電極２４０とを備える。半導体装置２００の半導体層２１６は、サファイアから主に成る基板にバッファ層およびＧａＮ系真性半導体層を介して形成された点を除き、半導体装置１００の半導体層１１６と同様である。
【００７２】
半導体装置２００の電極２４０は、ｎ型半導体である半導体層２１６の上に形成されている。電極２４０は、複数の電極層Ｌ１，Ｌ２，Ｌ３，Ｌ４を備える。電極層Ｌ１は、半導体層２１６の上に形成されている。電極層Ｌ２は、電極層Ｌ１の上に形成されている。電極層Ｌ３は、電極層Ｌ２の上に形成されている。電極層Ｌ４は、電極層Ｌ３の上に形成されている。試料Ｂ１では、電極層Ｌ３は形成されておらず、電極層Ｌ４は、電極層Ｌ２の上に形成されている。試料Ｂ９，Ｂ１０では、電極層Ｌ３は２層から成る。試験者は、電極２４０の各電極層を蒸着によって形成した後、窒素から主に成る気体の中において、５５０℃の処理温度で５分間の条件で、各試料の電極２４０に対して熱処理を行った。
【００７３】
図１５は、第２評価試験において電極２４０に対してドライエッチングを実施する様子を示す説明図である。試験者は、各試料の電極２４０に対して熱処理を行った後、電極２４０の＋Ｚ軸方向側の表面を露出させるフォトレジスト２９０を形成した。その後、試験者は、フォトレジスト２９０から露出している電極２４０に対して、塩素（Ｃｌ２）、塩化ホウ素（ＢＣｌ２）および窒素（Ｎ２）を主成分とする混合ガスを用いて、１分間、ＩＣＰドライエッチングを行った。このドライエッチングの条件は、アルミニウム（Ａｌ）、並びに、モル分率において９０％以上のＡｌを含有するアルミニウム−シリコン合金（ＡｌＳｉ）を、８００ｎｍ／分の割合でドライエッチングする条件である。試験者は、電極２４０に対するドライエッチングを行った後、半導体装置２００からフォトレジスト２９０を除去した。
【００７４】
試験者は、各試料について、電極２４０に対してドライエッチングを実施する前に電極２４０の接触抵抗を測定するとともに、電極２４０に対してドライエッチングを実施した後に電極２４０の接触抵抗を測定した。その後、試験者は、各試料の電極２４０の接触抵抗について、ドライエッチング前と比較した増加率を算出した。
【００７５】
第２評価試験によれば、アルミニウム（Ａｌ）から主に成る電極層Ｌ２と、パラジウム（Ｐｄ）から主に成る電極層Ｌ４との間に、アルミニウム（Ａｌ）より高い融点を有するとともに４５０℃以上の温度でアルミニウム（Ａｌ）と反応する材料から主に成る電極層Ｌ３を形成することによって、ドライエッチングによる接触抵抗の増大を抑制できることが分かる。また、ドライエッチングによる接触抵抗の増大を抑制する観点から、電極層Ｌ３の厚さＡと電極層Ｌ４の厚さＢとの比Ａ／Ｂは、０．２５以上４．０以下であることが好ましく、０．３３以上３．３以下であることがいっそう好ましいと考えられる。接触抵抗の増加率が１より高くても、ドライエッチング後の接触抵抗が低ければ望ましい電極といえる。接触抵抗の増加率およびドライエッチング後の接触抵抗が比較的に低い試料Ｂ４，Ｂ７，Ｂ９，Ｂ１０の電極は、ソース電極として特に望ましい構造である。
【００７６】
Ａ−６．効果
以上説明した第１実施形態によれば、ドライエッチングによる接触抵抗の増大を抑制可能なソース電極１４０を形成できる。その結果、半導体装置１００を製造する工程の自由度を向上できる。
【００７７】
Ｂ．第２実施形態
図１６は、第２実施形態における半導体装置３００の構成を模式的に示す断面図である。半導体装置３００は、第１実施形態のソース電極１４０とは異なるソース電極３４０Ｃを備える点を除き、第１実施形態の半導体装置１００と同様である。半導体装置３００のソース電極３４０Ｃは、コンタクトホール１３６における半導体層１１６の上からボディ電極１７０の上にわたって形成されている点を除き、第１実施形態のソース電極１４０と同様である。
【００７８】
第２実施形態によれば、第１実施形態と同様に、ドライエッチングによる接触抵抗の増大を抑制可能なソース電極３４０Ｃを形成できる。その結果、半導体装置３００を製造する工程の自由度を向上できる。また、ソース電極３４０Ｃがボディ電極１７０を覆っているため、ソース電極３４０Ｃによってドライエッチングからボディ電極１７０を保護できる。
【００７９】
Ｃ．他の実施形態
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
【００８０】
本発明が適用される半導体装置は、上述の実施形態で説明した縦型トレンチＭＯＳＦＥＴに限られず、オーミック電極を備える半導体装置であればよく、例えば、横型ＭＯＳトランジスタ、接合型トランジスタ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）およびサイリスタなどであってもよい。第１実施形態において、ボディ電極１７０が形成されていなくてもよく、リセス１２４およびコンタクトホール１３８についても形成されていなくてもよい。
【００８１】
上述の実施形態において、基板の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、サファイア（Ａｌ２Ｏ３）および炭化ケイ素（ＳｉＣ）などのいずれであってもよい。上述の実施形態において、各半導体層の材質は、窒化ガリウム（ＧａＮ）に限らず、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）およびリン化インジウム（ＩｎＰ）などのいずれであってもよい。
【００８２】
上述の実施形態において、ｎ型半導体層に含まれるドナー元素は、ケイ素（Ｓｉ）に限らず、ゲルマニウム（Ｇｅ）、酸素（Ｏ）などであってもよい。
【００８３】
上述の実施形態において、ｐ型半導体層に含まれるアクセプタ元素は、マグネシウム（Ｍｇ）に限らず、亜鉛（Ｚｎ）、炭素（Ｃ）などであってもよい。
【００８４】
上述の実施形態において、絶縁膜の材質は、電気絶縁性を有する材質であればよく、二酸化ケイ素（ＳｉＯ２）の他、窒化ケイ素（ＳｉＮｘ）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸窒化ケイ素（ＳｉＯＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸窒化ジルコニウム（ＺｒＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）などの少なくとも１つであってもよい。絶縁膜は、単層であってもよいし、２層以上であってもよい。絶縁膜を形成する手法は、ＡＬＤに限らず、ＥＣＲスパッタであってもよいし、ＥＣＲ−ＣＶＤであってもよい。
【００８５】
ソース電極１４０の電極層１４１は、チタン（Ｔｉ）およびバナジウム（Ｖ）の少なくとも一方から主に成る電極層であればよい。
【００８６】
ソース電極１４０における電極層１４１の材質は、モル分率において９０％以上のアルミニウム（Ａｌ）を含有するアルミニウム合金（例えば、アルミニウム−シリコン合金（ＡｌＳｉ）、アルミニウム−銅合金（ＡｌＣｕ）およびアルミニウム−シリコン−銅合金（ＡｌＳｉＣｕ）など）であってもよい。
【００８７】
ソース電極１４０における電極層１４３の材質は、アルミニウム（Ａｌ）より高い融点を有するとともに４５０℃以上の温度でアルミニウム（Ａｌ）と反応する材料であればよい。例えば、電極層１４３の材質は、モリブデン（Ｍｏ）、バナジウム（Ｖ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、白金（Ｐｔ）、ジルコニウム（Ｚｒ）およびハフニウム（Ｈｆ）などの少なくとも１つであればよい。電極層１４３は、単層構造に限られず、多層構造であってもよい。例えば、電極層１４３は、モリブデン（Ｍｏ）から主に成る電極層と、バナジウム（Ｖ）から主に成る電極層と、チタン（Ｔｉ）から主に成る電極層と、タンタル（Ｔａ）から主に成る電極層と、タングステン（Ｗ）から主に成る電極層と、ニオブ（Ｎｂ）から主に成る電極層と、白金（Ｐｔ）から主に成る電極層と、ジルコニウム（Ｚｒ）から主に成る電極層と、ハフニウム（Ｈｆ）から主に成る電極層と、のうち少なくとも１つの電極層を含めばよい。
【００８８】
ゲート電極１５０の材質は、アルミニウム（Ａｌ）、アルミニウム合金（例えば、アルミニウム−シリコン合金（ＡｌＳｉ）、アルミニウム−銅合金（ＡｌＣｕ）およびアルミニウム−シリコン−銅合金（ＡｌＳｉＣｕ）など）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびモリブデン（Ｍｏ）などの少なくとも１つであればよい。ゲート電極１５０は、単層構造に限られず、多層構造であってもよい。例えば、ゲート電極１５０は、絶縁膜側から順にチタン（Ｔｉ）、アルミニウム（Ａｌ）を積層した２層構造、絶縁膜側から順に窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）を積層した２層構造、絶縁膜側から順にモリブデン（Ｍｏ）、アルミニウム（Ａｌ）を積層した２層構造、並びに、絶縁膜側から順に窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）を積層した３層構造であってもよい。
【００８９】
ドレイン電極１６０は、半導体層側から順にチタン（Ｔｉ）、アルミニウム（Ａｌ）を積層した２層構造に限られず、半導体層側から順にバナジウム（Ｖ）、アルミニウム（Ａｌ）を積層した２層構造、半導体層側から順にチタン（Ｔｉ）、アルミニウム合金（例えば、アルミニウム−シリコン合金（ＡｌＳｉ）、アルミニウム−銅合金（ＡｌＣｕ）およびアルミニウム−シリコン−銅合金（ＡｌＳｉＣｕ）など）を積層した２層構造、半導体層側から順にバナジウム（Ｖ）、アルミニウム合金（例えば、アルミニウム−シリコン合金（ＡｌＳｉ）、アルミニウム−銅合金（ＡｌＣｕ）およびアルミニウム−シリコン−銅合金（ＡｌＳｉＣｕ）など）を積層した２層構造であってもよい。ドレイン電極１６０は、ソース電極１４０と同じ構造であってもよい。
【００９０】
ボディ電極１７０の材質は、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、コバルト（Ｃｏ）などの少なくとも１つであればよい。ボディ電極１７０は、単層構造に限られず、多層構造であってもよい。例えば、ボディ電極１７０は、半導体層側から順にパラジウム（Ｐｄ）、ニッケル（Ｎｉ）を積層した２層構造、並びに、半導体層側から順にパラジウム（Ｐｄ）、白金（Ｐｔ）を積層した２層構造であってもよい。
【符号の説明】
【００９１】
１００，１００ａ〜１００ｇ…半導体装置
１１０…基板
１１２，１１４，１１６…半導体層
１２２…トレンチ
１２４…リセス
１２８…トレンチ
１３０…絶縁膜
１３６，１３８…コンタクトホール
１４０，１４０Ｂ…ソース電極
１４１…電極層（他の電極層）
１４２…電極層（第１の電極層）
１４３…電極層（第２の電極層）
１４３ａ…電極層（第２の電極層）
１４３ｂ…電極層（第２の電極層）
１４４…電極層（第３の電極層）
１５０…ゲート電極
１６０…ドレイン電極
１７０…ボディ電極
１８０…電極層
２００…半導体装置
２１６…半導体層
２４０…電極
２９０…フォトレジスト
３００…半導体装置
３４０Ｃ…ソース電極
Ｌ１，Ｌ２，Ｌ３，Ｌ４…電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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