(57)【要約】【課題】異なる導電型のソース領域およびドレイン領域を備えるトランジスタを使用する場合の回路面積を小型化する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上に形成された１本以上のゲート導電体とを備える。さらに、前記装置は、前記ゲート導電体の互いに隣接する１対の第１部分間に位置する第１領域に形成され、第１導電型の第１トランジスタ用の前記第１導電型のドレイン領域および第２導電型のソース領域の一方に相当する第１拡散領域を備える。さらに、前記装置は、前記ゲート導電体の互いに隣接する１対の第２部分間に位置する第２領域に形成され、前記第１トランジスタ用の前記ドレイン領域および前記ソース領域の他方に相当する第２拡散領域を備える。さらに、前記１対の第１部分間の第１距離は、前記１対の第２部分間の第２距離よりも短い。【選択図】図２
2016004976.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された１本以上のゲート導電体と、
前記ゲート導電体の互いに隣接する１対の第１部分間に位置する第１領域に形成され、第１導電型の第１トランジスタ用の前記第１導電型のドレイン領域および第２導電型のソース領域の一方に相当する第１拡散領域と、
前記ゲート導電体の互いに隣接する１対の第２部分間に位置する第２領域に形成され、前記第１トランジスタ用の前記ドレイン領域および前記ソース領域の他方に相当する第２拡散領域とを備え、
前記１対の第１部分間の第１距離は、前記１対の第２部分間の第２距離よりも短い、半導体装置。
【請求項２】
前記１対の第２部分は、前記第１トランジスタのゲート電極と、前記第１トランジスタに直列に接続された前記第１導電型の第２トランジスタのゲート電極である、請求項１に記載の半導体装置。
【請求項３】
基板と、
前記基板上に形成された１本以上のゲート導電体と、
前記ゲート導電体の互いに隣接する１対の第１部分間に位置する第１領域に形成され、第１導電型の第１トランジスタ用の前記第１導電型のドレイン領域および第２導電型のソース領域の一方に相当する第１拡散領域と、
前記１対の第１部分の一方に対して前記第１領域と反対側に位置する第２領域に形成され、前記第１トランジスタ用の前記ドレイン領域および前記ソース領域の他方に相当する第２拡散領域とを備え、
前記１対の第１部分間の第１距離は、前記第２拡散領域の前記第１距離と平行な方向の幅よりも短い、半導体装置。
【請求項４】
前記１対の第１部分は、同じゲート導電体に含まれている、請求項１または３に記載の半導体装置。
【請求項５】
基板上に１本以上のゲート導電体を形成し、
前記ゲート導電体の互いに隣接する１対の第１部分間の第１領域と、前記ゲート導電体の互いに隣接する１対の第２部分間の第２領域とに、第１または第２導電型の第１不純物を注入し、
前記第１不純物の注入後に、前記第１および第２領域上にマスク層を形成し、
前記マスク層が前記第２領域から除去されかつ前記第１領域を覆っている状態で、前記第２領域に、前記第１不純物と異なる導電型の第２不純物を注入する、
ことを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
トンネルＦＥＴ（ＴＦＥＴ）は、低消費電力化に適したトランジスタとして注目されている。ＴＦＥＴを作製する際には、ＴＦＥＴのソース領域とドレイン領域に異なる導電型の不純物を注入するため、ＴＦＥＴのゲート電極上にレジストマスクの境界が形成されるようにリソグラフィを行う必要がある。そのため、ＴＦＥＴのゲート電極のゲート長が短くなるほど高精度のリソグラフィが必要となり、リソグラフィがゲート長を短縮する上での制約となる。しかしながら、ＴＦＥＴのゲート長を長く設定すると、半導体装置の回路面積が増大し、半導体装置のコストが上昇してしまう。また、ＴＦＥＴのゲート長を長く設定すると、半導体装置内のゲート容量や接合容量が増加してしまい、ＴＦＥＴを使用するにもかかわらず半導体装置の消費電力を効果的に低減できなくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−８４７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
異なる導電型のソース領域およびドレイン領域を備えるトランジスタを使用する場合の回路面積を小型化することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、基板と、前記基板上に形成された１本以上のゲート導電体とを備える。さらに、前記装置は、前記ゲート導電体の互いに隣接する１対の第１部分間に位置する第１領域に形成され、第１導電型の第１トランジスタ用の前記第１導電型のドレイン領域および第２導電型のソース領域の一方に相当する第１拡散領域を備える。さらに、前記装置は、前記ゲート導電体の互いに隣接する１対の第２部分間に位置する第２領域に形成され、前記第１トランジスタ用の前記ドレイン領域および前記ソース領域の他方に相当する第２拡散領域を備える。さらに、前記１対の第１部分間の第１距離は、前記１対の第２部分間の第２距離よりも短い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す平面図である。
【図２】第１実施形態の半導体装置の構造を示す断面図である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(1/9)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(2/9)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(3/9)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(4/9)である。
【図７】第１実施形態の半導体装置の製造方法を示す断面図(5/9)である。
【図８】第１実施形態の半導体装置の製造方法を示す断面図(6/9)である。
【図９】第１実施形態の半導体装置の製造方法を示す断面図(7/9)である。
【図１０】第１実施形態の半導体装置の製造方法を示す断面図(8/9)である。
【図１１】第１実施形態の半導体装置の製造方法を示す断面図(9/9)である。
【図１２】第１実施形態の第１変形例の半導体装置の構造を示す回路図、平面図、および断面図である。
【図１３】第１実施形態の第２変形例の半導体装置の構造を示す回路図、平面図、および断面図である。
【図１４】第２実施形態の半導体装置の構造を示す平面図および断面図である。
【図１５】第２実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図１６】第２実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図１７】第２実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【図１８】第３実施形態の半導体装置の構造を示す平面図および断面図である。
【図１９】第３実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図２０】第３実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図２１】第３実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す平面図である。
【０００９】
図１の半導体装置は、ＳＲＡＭ（Static Random Access Memory）を備えている。図１は、ＳＲＡＭを構成するｎ型トランジスタＴｒｎ１〜Ｔｒｎ８とｐ型トランジスタＴｒｐ１〜Ｔｒｐ４とを示している。ｎ型およびｐ型の一方は、第１導電型の例である。ｎ型およびｐ型の他方は、第２導電型の例である。ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８とｐ型トランジスタＴｒｐ１〜Ｔｒｐ４は、いずれもＴＦＥＴである。
【００１０】
符号ＬＴ、ＤＴ、ＴＴはそれぞれ、ＳＲＡＭのロードトランジスタ、ドライバトランジスタ、トランスファトランジスタを示す。また、符号Ｃ１、Ｃ２は、ＳＲＡＭセルを示す。ｎ型トランジスタＴｒｎ１、Ｔｒｎ５は、ＳＲＡＭセルＣ１のドライバトランジスタＤＴである。ｎ型トランジスタＴｒｎ３、Ｔｒｎ７は、ＳＲＡＭセルＣ１のトランスファトランジスタＴＴである。ｐ型トランジスタＴｒｐ１、Ｔｒｐ３は、ＳＲＡＭセルＣ１のロードトランジスタＬＴである。ｎ型トランジスタＴｒｎ２、Ｔｒｎ６は、ＳＲＡＭセルＣ２のドライバトランジスタＤＴである。ｎ型トランジスタＴｒｎ４、Ｔｒｎ８は、ＳＲＡＭセルＣ２のトランスファトランジスタＴＴである。ｐ型トランジスタＴｒｐ２、Ｔｒｐ４は、ＳＲＡＭセルＣ２のロードトランジスタＬＴである。
【００１１】
図１の半導体装置は、基板１と、素子分離領域２と、ゲート絶縁膜３と、ゲート導電体４と、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８用の第１ソース領域１１と、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８用の第１ドレイン領域１２と、ｐ型トランジスタＴｒｐ１〜Ｔｒｐ４用の第２ソース領域１３と、ｐ型トランジスタＴｒｐ１〜Ｔｒｐ４用の第２ドレイン領域１４とを備えている。
【００１２】
ｎ型トランジスタＴｒｎ１、Ｔｒｎ２、Ｔｒｎ５、Ｔｒｎ６（ＤＴ）の第１ソース領域１１には、接地電圧Ｖｓｓが供給される。ｐ型トランジスタＴｒｐ１〜Ｔｒｐ４（ＬＴ）の第２ソース領域１３には、電源電圧Ｖｃｃが供給される。
【００１３】
また、ｎ型トランジスタＴｒｎ１、Ｔｒｎ３（ＤＴ、ＴＴ）の第１ドレイン領域１２と、ｐ型トランジスタＴｒｐ１（ＬＴ）の第２ドレイン領域１４は、ＳＲＡＭセルＣ１の第１の記憶ノードＳＮ１に接続されている。ＳＲＡＭセルＣ１の第１の記憶ノードＳＮ１は、ｎ型トランジスタＴｒｎ５およびｐ型トランジスタＴｒｐ３のゲート電極に接続されている。ｎ型トランジスタＴｒｎ５、Ｔｒｎ７（ＤＴ、ＴＴ）の第１ドレイン領域１２と、ｐ型トランジスタＴｒｐ３（ＬＴ）の第２ドレイン領域１４は、ＳＲＡＭセルＣ１の第２の記憶ノードＳＮ２に接続されている。ＳＲＡＭセルＣ１の第２の記憶ノードＳＮ２は、ｎ型トランジスタＴｒｎ１およびｐ型トランジスタＴｒｐ１のゲート電極に接続されている。
【００１４】
また、ｎ型トランジスタＴｒｎ２、Ｔｒｎ４（ＤＴ、ＴＴ）の第１ドレイン領域１２と、ｐ型トランジスタＴｒｐ２（ＬＴ）の第２ドレイン領域１４は、ＳＲＡＭセルＣ２の第１の記憶ノードＳＮ１に接続されている。ＳＲＡＭセルＣ２の第１の記憶ノードＳＮ１は、ｎ型トランジスタＴｒｎ６およびｐ型トランジスタＴｒｐ４のゲート電極に接続されている。ｎ型トランジスタＴｒｎ６、Ｔｒｎ８（ＤＴ、ＴＴ）の第１ドレイン領域１２と、ｐ型トランジスタＴｒｐ４（ＬＴ）の第２ドレイン領域１４は、ＳＲＡＭセルＣ２の第２の記憶ノードＳＮ２に接続されている。ＳＲＡＭセルＣ２の第２の記憶ノードＳＮ２は、ｎ型トランジスタＴｒｎ２およびｐ型トランジスタＴｒｐ２のゲート電極に接続されている。
【００１５】
また、ｎ型トランジスタＴｒｎ３、Ｔｒｎ４、Ｔｒｎ７、Ｔｒｎ８（ＴＴ）の第１ソース領域１１は、ビット線ＢＬ、／ＢＬに接続されている。
【００１６】
符号ＷＬは、ワード線として機能するゲート導電体４（パスゲート）を示す。ｎ型トランジスタＴｒｎ３、Ｔｒｎ４、Ｔｒｎ７、Ｔｒｎ８（ＴＴ）のゲート電極は、ワード線ＷＬに接続されている。
【００１７】
図２は、第１実施形態の半導体装置の構造を示す断面図である。図２(ａ)は、図１に示すＩ−Ｉ’線に沿った断面を示している。図２(ｂ)は、図１に示すＪ−Ｊ’線に沿った断面を示している。
【００１８】
以下、図２を参照し、本実施形態の半導体装置の構造を詳細に説明する。以下の説明においては、図１も適宜参照する。
【００１９】
本実施形態の半導体装置は、基板１と、素子分離領域２と、ゲート絶縁膜３と、ゲート導電体４と、側壁絶縁膜５と、層間絶縁膜６と、第１ソース領域１１と、第１ドレイン領域１２と、第２ソース領域１３と、第２ドレイン領域１４と、第１ウェル領域１５と、第１チャネル領域１６と、第２ウェル領域１７と、第２チャネル領域１８とを備えている。
【００２０】
基板１の例は、シリコン基板などの半導体基板である。基板１は、ｐ型基板でもｎ型基板でもよい。図２は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、基板１とゲート導電体４との位置関係は、基板１がゲート導電体４の下方に位置していると表現される。
【００２１】
素子分離領域２は、基板１の表面に形成されている（図１を参照）。素子分離領域２の例は、シリコン酸化膜などの絶縁膜である。
【００２２】
ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８とｐ型トランジスタＴｒｐ１〜Ｔｒｐ４の各々（以下、各トランジスタと呼ぶ）は、ゲート絶縁膜３と、ゲート導電体４と、側壁絶縁膜５とを備えている。
【００２３】
ゲート絶縁膜３は、基板１上に形成されている。ゲート絶縁膜３の例は、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）、ｈｉｇｈ−ｋ膜などである。ｈｉｇｈ−ｋ膜の例は、ＨｆＳｉＯＮ膜である。
【００２４】
ゲート導電体４は、基板１上にゲート絶縁膜３を介して形成されている。ゲート導電体４の例は、ポリシリコン層やメタル層である。本実施形態のゲート導電体４は、Ｙ方向に延びており、Ｘ方向に互いに隣接している（図１を参照）。各トランジスタ内のゲート導電体４は、ゲート電極として機能し、ゲート導電体４のその他の部分は、ゲート配線として機能する。
【００２５】
側壁絶縁膜５は、ゲート導電体４の側面に形成されている。側壁絶縁膜５の例は、シリコン窒化膜やＴＥＯＳ膜である。側壁絶縁膜５は、シリコン窒化膜とＴＥＯＳ膜とを含む積層膜でもよい。
【００２６】
層間絶縁膜６は、基板１上に、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８やｐ型トランジスタＴｒｐ１〜Ｔｒｐ４を覆うように形成されている。層間絶縁膜６の例は、シリコン酸化膜である。
【００２７】
第１ソース領域１１は、基板１内のｐ＋型領域であり、互いに隣接するゲート導電体４の間に形成されている。第１ソース領域１１は、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８用のソース領域に相当する。
【００２８】
図２(ａ)は、ｎ型トランジスタＴｒｎ１のゲート電極（ゲート導電体４）と、ｎ型トランジスタＴｒｎ２のゲート電極（ゲート導電体４）との間に形成された第１ソース領域１１を示している。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２のゲート電極は、ゲート導電体４の互いに隣接する１対の第１部分の例である。また、第１ソース領域１１が形成された基板１内の領域は、第１領域の例であり、第１ソース領域１１は、第１拡散領域の例である。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２は、第１トランジスタの例である。
【００２９】
第１ドレイン領域１２は、基板１内のｎ＋型領域であり、互いに隣接するゲート導電体４の間に形成されている。第１ドレイン領域１２は、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８用のドレイン領域に相当する。
【００３０】
図２(ａ)は、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２のゲート電極（ゲート導電体４）と、ｎ型トランジスタＴｒｎ３、Ｔｒｎ４のゲート電極（ゲート導電体４）との間に形成された第１ドレイン領域１２を示している。ｎ型トランジスタＴｒｎ１、Ｔｒｎ３のゲート電極は、ゲート導電体４の互いに隣接する１対の第２部分の例である。同様に、ｎ型トランジスタＴｒｎ２、Ｔｒｎ４のゲート電極は、１対の第２部分の例である。また、第１ドレイン領域１２が形成された基板１内の領域は、第２領域の例であり、第１ドレイン領域１２は、第２拡散領域の例である。ｎ型トランジスタＴｒｎ３、Ｔｒｎ４は、第２トランジスタの例である。
【００３１】
第２ソース領域１３は、基板１内のｎ＋型領域であり、互いに隣接するゲート導電体４の間に形成されている。第２ソース領域１３は、ｐ型トランジスタＴｒｐ１〜Ｔｒｐ４用のソース領域に相当する。
【００３２】
図２(ｂ)は、ｐ型トランジスタＴｒｐ１のゲート電極（ゲート導電体４）と、ｐ型トランジスタＴｒｐ２のゲート電極（ゲート導電体４）との間に形成された第２ソース領域１３を示している。ｐ型トランジスタＴｒｐ１、Ｔｒｐ２のゲート電極は、ゲート導電体４の互いに隣接する１対の第１部分の例である。また、第２ソース領域１３が形成された基板１内の領域は、第１領域の例であり、第２ソース領域１３は、第１拡散領域の例である。ｐ型トランジスタＴｒｐ１、Ｔｒｐ２は、第１トランジスタの例である。
【００３３】
第２ドレイン領域１４は、基板１内のｐ＋型領域であり、互いに隣接するゲート導電体４の間に形成されている。第２ドレイン領域１４は、ｐ型トランジスタＴｒｐ１〜Ｔｒｐ４用のドレイン領域に相当する。
【００３４】
図１は、ゲート導電体４の互いに隣接する１対の第２部分間に形成された第２ドレイン領域１４の例を示している。第２ドレイン領域１４が形成された基板１内の領域は、第２領域の例であり、第２ドレイン領域１４は、第２拡散領域の例である。
【００３５】
第１ウェル領域１５と第１チャネル領域１６は、それぞれ基板１内のｎ型領域とｐ型領域であり、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８の下方に形成されている。第１チャネル領域１６は、ゲート絶縁膜３の下面、第１ソース領域１１の下面および側面、第１ドレイン領域１２の下面および側面に接している。第１ウェル領域１５は、第１チャネル領域１６の下面に接している。
【００３６】
本実施形態においては、第１チャネル領域１６が第１ソース領域１１と同じ導電型を有しているため、第１ソース領域１１と第１チャネル領域１６との間にｐｎ接合が形成されていない。本実施形態の第１チャネル領域１６は、第１ソース領域１１の一部として機能する。
【００３７】
第２ウェル領域１７と第２チャネル領域１８は、それぞれ基板１内のｐ型領域とｎ型領域であり、ｐ型トランジスタＴｒｐ１〜Ｔｒｐ４の下方に形成されている。第２チャネル領域１８は、ゲート絶縁膜３の下面、第２ソース領域１３の下面および側面、第２ドレイン領域１４の下面および側面に接している。第２ウェル領域１７は、第２チャネル領域１８の下面に接している。
【００３８】
本実施形態においては、第２チャネル領域１８が第２ソース領域１３と同じ導電型を有しているため、第２ソース領域１３と第２チャネル領域１８との間にｐｎ接合が形成されていない。本実施形態の第２チャネル領域１８は、第２ソース領域１３の一部として機能する。
【００３９】
符号Ｄ１、Ｄ２はそれぞれ、互いに隣接するゲート導電体４の間の第１距離と第２距離とを示している。
【００４０】
第１距離Ｄ１は、ｎ型トランジスタＴｒｎ１とｐ型トランジスタＴｒｐ１とを含むゲート導電体４と、ｎ型トランジスタＴｒｎ２とｐ型トランジスタＴｒｐ２とを含むゲート導電体４との距離を示す。よって、第１距離Ｄ１は、第１ソース領域１１や第２ソース領域１３を挟むゲート導電体４同士の距離を示している。第１距離Ｄ１は、１対の第１部分間の第１距離の例である。
【００４１】
第２距離Ｄ２は、ｎ型トランジスタＴｒｎ１とｐ型トランジスタＴｒｐ１とを含むゲート導電体４と、ｎ型トランジスタＴｒｎ３またはｐ型トランジスタＴｒｐ３を含むゲート導電体４との距離を示す。さらに、第２距離Ｄ２は、ｎ型トランジスタＴｒｎ２とｐ型トランジスタＴｒｐ２とを含むゲート導電体４と、ｎ型トランジスタＴｒｎ４またはｐ型トランジスタＴｒｐ４を含むゲート導電体４との距離を示す。よって、第２距離Ｄ２は、第１ドレイン領域１２や第２ドレイン領域１４を挟むゲート導電体４同士の距離を示している。第２距離Ｄ２は、１対の第２部分間の第２距離の例である。
【００４２】
本実施形態においては、第１距離Ｄ１が第２距離Ｄ２よりも短く設定されている（Ｄ１＜Ｄ２）。より詳細には、第１距離Ｄ１と第２距離Ｄ２との差が、２０ｎｍ以上に設定されている（Ｄ２−Ｄ１≧２０ｎｍ）。このような設定を適用する理由については、後述する。
【００４３】
［第１実施形態の半導体装置の製造方法］
図３〜図１１は、第１実施形態の半導体装置の製造方法を示す断面図である。図３(ａ)は、図１に示すＩ−Ｉ’線に沿った断面を示している。図３(ｂ)は、図１に示すＪ−Ｊ’線に沿った断面を示している。これは、図４(ａ)〜図１１(ｂ)においても同様である。
【００４４】
まず、図３の基板１の表面に、不図示の素子分離領域２を形成する。素子分離領域２の厚さの例は、２００〜３００ｎｍである。素子分離領域２は例えば、リソグラフィおよびエッチングにより基板１の表面に素子分離溝を形成し、素子分離溝内にシリコン酸化膜を埋め込み、シリコン酸化膜の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化することで形成可能である。
【００４５】
次に、図３の基板１の素子領域の表面に、不図示のシリコン酸化膜を形成する。このシリコン酸化膜の厚さの例は、１０ｎｍ以下である。
【００４６】
次に、図３に示すように、基板１内に第１ウェル領域１５、第１チャネル領域１６、第２ウェル領域１７、および第２チャネル領域１８を形成するためのイオン注入と活性化ＲＴＡ（Rapid Thermal Anneal）を行う。
【００４７】
第１ウェル領域１５用のｎ型不純物の例は、リン（Ｐ）である。第１ウェル領域１５のイオン注入においては、イオン注入エネルギーが５００ｋｅＶに設定され、ｎ型不純物のドーズ量が３．０×１０１３ｃｍ−２に設定される。
【００４８】
第１チャネル領域１６用のｐ型不純物の例は、ボロン（Ｂ）である。第１チャネル領域１６のイオン注入においては、イオン注入エネルギーが１０ｋｅＶに設定され、ｐ型不純物のドーズ量が１．０×１０１４ｃｍ−２に設定される。
【００４９】
第２ウェル領域１７用のｐ型不純物の例は、ボロンである。第２ウェル領域１７のイオン注入においては、イオン注入エネルギーが２６０ｋｅＶに設定され、ｐ型不純物のドーズ量が２．０×１０１３ｃｍ−２に設定される。
【００５０】
第２チャネル領域１８用のｎ型不純物の例は、リンである。第２チャネル領域１８のイオン注入においては、イオン注入エネルギーが１０ｋｅＶに設定され、ｎ型不純物のドーズ量が１．０×１０１４ｃｍ−２に設定される。
【００５１】
次に、図４に示すように、第１および第２チャネル領域１６、１８上に、ゲート絶縁膜３を介してゲート導電体４と第１マスク層７とを形成する。次に、ゲート導電体４および第１マスク層７の側面に、側壁絶縁膜５を形成する。このようにして、基板１上にｎ型トランジスタＴｒｎ１〜Ｔｒｎ８およびｐ型トランジスタＴｒｐ１〜Ｔｒｐ４のゲート構造が形成される。
【００５２】
ゲート絶縁膜３、ゲート導電体４、第１マスク層７は例えば、次の手順により形成可能である。まず、熱酸化またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により、基板１の表面にゲート絶縁膜３用のシリコン酸化膜を形成する。このシリコン酸化膜の厚さの例は、０．５〜６．０ｎｍである。次に、シリコン酸化膜上に、ゲート導電体４用のポリシリコン層を形成する。このポリシリコン層の厚さの例は、５０〜２００ｎｍである。次に、ポリシリコン層上に、第１マスク層７用のシリコン窒化膜を形成する。次に、リソグラフィおよびエッチングにより、シリコン酸化膜、ポリシリコン層、シリコン窒化膜から、それぞれゲート絶縁膜３、ゲート導電体４、第１マスク層７を形成する。リソグラフィの例は、光リソグラフィ、Ｘ線リソグラフィ、電子ビームリソグラフィ等である。エッチングの例は、ＲＩＥ（Reactive Ion Etching）等である。
【００５３】
側壁絶縁膜５は例えば、次の手順により形成可能である。まず、ＬＰＣＶＤにより基板１の全面にシリコン窒化膜を形成する。このシリコン窒化膜の厚さの例は、２０〜８０ｎｍである。次に、ＲＩＥによりシリコン窒化膜を側壁絶縁膜５に加工する。
【００５４】
本実施形態においては、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８のゲート電極にｎ型不純物を注入し、ｐ型トランジスタＴｒｐ１〜Ｔｒｐ４のゲート電極にｐ型不純物を注入するプリドーピングを行ってもよい。プリドーピング用のｎ型、ｐ型不純物の例は、それぞれリンとボロンである。例えば、ｎ型不純物のプリドーピングにおいては、イオン注入エネルギーが５ｋｅＶに設定され、ｎ型不純物のドーズ量が５．０×１０１５ｃｍ−２に設定される。例えば、ｐ型不純物のプリドーピングにおいては、イオン注入エネルギーが２．５ｋｅＶに設定され、ｐ型不純物のドーズ量が５．０×１０１５ｃｍ−２に設定される。
【００５５】
次に、基板１上に、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８の領域のみに開口部を有する不図示のレジストマスクを形成する。次に、図５に示すように、このレジストマスクを利用したイオン注入により、基板１内にｐ＋型の不純物領域１１を形成する。その結果、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８のゲート電極間の領域等に不純物領域１１が形成される。これらの領域は、１対の第１部分間の第１領域と、１対の第２部分間の第２領域の例である。また、不純物領域１１内のｐ型不純物は、第１不純物の例である。不純物領域１１の一部は、後述するアニール後に第１ソース領域１１となる。
【００５６】
不純物領域１１用のｐ型不純物の例は、ボロンである。不純物領域１１のイオン注入においては、イオン注入エネルギーが２ｋｅＶに設定され、ｐ型不純物のドーズ量が２．０×１０１５〜４．０×１０１５ｃｍ−２に設定される。
【００５７】
次に、基板１上に、ｐ型トランジスタＴｒｐ１〜Ｔｒｐ４の領域のみに開口部を有する不図示のレジストマスクを形成する。次に、図５に示すように、このレジストマスクを利用したイオン注入により、基板１内にｎ＋型の不純物領域１３を形成する。その結果、ｐ型トランジスタＴｒｐ１、Ｔｒｐ２のゲート電極間の領域等に不純物領域１３が形成される。これらの領域は、１対の第１部分間の第１領域と、１対の第２部分間の第２領域の例である。また、不純物領域１３内のｎ型不純物は、第１不純物の例である。不純物領域１３の一部は、後述するアニール後に第２ソース領域１３となる。
【００５８】
不純物領域１３用のｎ型不純物の例は、ヒ素（Ａｓ）である。不純物領域１３のイオン注入においては、イオン注入エネルギーが１０ｋｅＶに設定され、ｎ型不純物のドーズ量が２．０×１０１５〜４．０×１０１５ｃｍ−２に設定される。
【００５９】
本実施形態においては、不純物領域１１、１３の形成直後にアニールは行わない。理由は、後述するように不純物領域１１、１３の一部をエッチングする際に、このエッチングをしやすくするためである。
【００６０】
次に、図６に示すように、基板１の全面に第２マスク層８を形成する。その結果、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８、ｐ型トランジスタＴｒｐ１〜Ｔｒｐ４、不純物領域１１、１３が第２マスク層８により覆われる。第２マスク層８の例は、ＴＥＯＳ膜などの絶縁膜である。
【００６１】
符号Ｔ１は、側壁絶縁膜５の厚さを示す。符号Ｔ２は、第２マスク層８の厚さを示す。本実施形態の第２マスク層８の厚さＴ２は、「Ｄ１−２Ｔ１＜２Ｔ２」「Ｄ２−２Ｔ１＞２Ｔ２」の条件を満たすように設定される。その結果、第１距離Ｄ１の領域が第２マスク層８により閉塞され、第１距離Ｄ１の領域の中心付近の第２マスク層８の上面の高さが、第２距離Ｄ２の領域の中心付近の第２マスク層８の上面の高さよりも高くなる。本実施形態においては、このような閉塞を実現するために、第１距離Ｄ１が第２距離Ｄ２よりも短く設定されている。第２マスク層８の厚さＴ２の例は、６０ｎｍである。
【００６２】
次に、図７に示すように、ＲＩＥにより第２マスク層８をエッチバックする。本実施形態においては、第１距離Ｄ１の領域が第２マスク層８により閉塞されているため、第１距離Ｄ１の領域に第２マスク層８を残存させつつ、第２距離Ｄ２の領域から第２マスク層８を除去することができる。別言すると、第１距離Ｄ１の領域のみを覆う第２マスク層８を、リソグラフィを行わずに形成することができる。第１距離Ｄ１の領域は、１対の第１部分間の第１領域の例である。第２距離Ｄ２の領域は、１対の第２部分間の第２領域の例である。
【００６３】
次に、図８に示すように、第２マスク層８をマスクとして、第２距離Ｄ２の領域の基板１をエッチングする。その結果、第２距離Ｄ２の領域の基板１に凹部９が形成され、第２距離Ｄ２の領域の不純物領域１１、１３が除去される。凹部９の深さの例は、４０ｎｍである。
【００６４】
次に、図９に示すように、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８の領域のみに開口部を有するレジストマスク２１を形成する。次に、第２マスク層８およびレジストマスク２１を利用したイオン注入により、基板１内にｎ＋型の不純物領域１２を形成する。その結果、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２のゲート電極とｎ型トランジスタＴｒｎ３、Ｔｒｎ４のゲート電極との間の領域等に不純物領域１２が形成される。これらの領域は、１対の第２部分間の第２領域の例である。また、不純物領域１２内のｎ型不純物は、第２不純物の例である。不純物領域１２は、後述するアニール後に第１ドレイン領域１２となる。
【００６５】
不純物領域１２用のｎ型不純物の例は、ヒ素である。不純物領域１２のイオン注入においては、イオン注入エネルギーが５ｋｅＶに設定され、ｎ型不純物のドーズ量が２．０×１０１５〜４．０×１０１５ｃｍ−２に設定される。不純物領域１２のイオン注入は、不純物イオンが第２マスク層８を貫通しないよう、ｎ型不純物を浅く注入することが望ましい。あるいは、不純物イオンが第２マスク層８を貫通しないよう、第２マスク層８上にもレジストマスク２１を形成してもよい。この場合、レジストマスク２１の境界をゲート導電体４上に形成する必要はないため、レジストマスク２１のパターニング用に高精度のリソグラフィは不要である。
【００６６】
次に、図１０に示すように、ｐ型トランジスタＴｒｐ１〜Ｔｒｐ４の領域のみに開口部を有するレジストマスク２２を形成する。次に、第２マスク層８およびレジストマスク２２を利用したイオン注入により、基板１内にｐ＋型の不純物領域１４を形成する。その結果、ｐ型トランジスタＴｒｐ１、Ｔｒｐ２のゲート電極に隣接する領域等に不純物領域１４が形成される。これらの領域は、１対の第２部分間の第２領域の例である。また、不純物領域１４内のｐ型不純物は、第２不純物の例である。不純物領域１４は、後述するアニール後に第２ドレイン領域１４となる。
【００６７】
不純物領域１４用のｐ型不純物の例は、ボロンである。不純物領域１４のイオン注入においては、イオン注入エネルギーが１．５ｋｅＶに設定され、ｐ型不純物のドーズ量が２．０×１０１５〜４．０×１０１５ｃｍ−２に設定される。不純物領域１４のイオン注入は、不純物イオンが第２マスク層８を貫通しないよう、ｐ型不純物を浅く注入することが望ましい。あるいは、不純物イオンが第２マスク層８を貫通しないよう、第２マスク層８上にもレジストマスク２２を形成してもよい。この場合、レジストマスク２２の境界をゲート導電体４上に形成する必要はないため、レジストマスク２２のパターニング用に高精度のリソグラフィは不要である。
【００６８】
なお、図８の工程と図９および図１０の工程との間に、凹部９内にシリコン層などの半導体層を形成してもよい。この場合、不純物領域１２、１４は、凹部９内の半導体層内に形成される。半導体層は例えば、選択エピタキシャル成長により形成可能である。
【００６９】
また、図８の工程は省略してもよい。この場合、図９の工程においては、不純物領域１１に重ねて不純物領域１２を形成するため、不純物領域１１のｐ型不純物の効果を相殺するように不純物領域１２のｎ型不純物のドーズ量を設定する。また、図１０の工程においては、不純物領域１３に重ねて不純物領域１４を形成するため、不純物領域１３のｎ型不純物の効果を相殺するように不純物領域１４のｐ型不純物のドーズ量を設定する。
【００７０】
次に、基板１の活性化アニールを行う。その結果、不純物領域１１〜１４から第１ソース領域１１、第１ドレイン領域１２、第２ソース領域１３、および第２ドレイン領域１４が形成される（図１１）。基板１の活性化アニールは例えば、スパイクアニールにより１０３０℃で行われる。次に、図１１に示すように、基板１上の第２マスク層８をすべて除去する。
【００７１】
その後、基板１上に側壁絶縁膜５を保護するための保護膜を形成し、保護膜から第１マスク層７を露出させる。次に、露出した第１マスク層７を熱燐酸により除去し、第１マスク層７からゲート導電体４を露出させる。次に、露出したゲート導電体４内にシリサイド層（例えばニッケルシリサイド層）を形成する。次に、基板１上に層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層、パッシベーション膜などが形成され、ｎ型トランジスタＴｒｎ１〜Ｔｒｎ８やｐ型トランジスタＴｒｐ１〜Ｔｒｐ４を結線する配線が形成される。このようにして、本実施形態の半導体装置が製造される。
【００７２】
以上のように、本実施形態においては、第１ソース領域１１や第２ソース領域１３を挟むゲート導電体４間の第１距離Ｄ１を、第１ドレイン領域１２や第２ドレイン領域１４を挟むゲート導電体４間の第２距離Ｄ２よりも短く設定する（Ｄ１＜Ｄ２）。そのため、本実施形態によれば、第１距離Ｄ１の領域を覆い、第２距離Ｄ２の領域から除去された第２マスク層８を、リソグラフィを行わずに形成することができる。
【００７３】
よって、本実施形態によれば、ゲート長の短いゲート電極（ゲート導電体４）と、異なる導電型のソース領域１１、１３とドレイン領域１２、１４とを備えるＴＦＥＴを作製する際に、ソース領域１１、１３とドレイン領域１２、１４を高精度のリソグラフィを用いずに形成することが可能となる。よって、本実施形態によれば、異なる導電型のソース領域１１、１３とドレイン領域１２、１４とを備えるＴＦＥＴを使用する場合の回路面積を小型化することが可能となる。別言すると、本実施形態によれば、このようなＴＦＥＴを使用する場合のゲート長の制約を緩和することが可能となる。
【００７４】
本実施形態においては、第１距離Ｄ１を、第２距離Ｄ２よりも十分に短く設定することが望ましい。すなわち、第１距離Ｄ１と第２距離Ｄ２との差を、十分に大きく設定することが望ましい。理由は、この差が小さいと第１距離Ｄ１の領域を覆う第２マスク層８が薄くなり、この第２マスク層８が図９および図１０の工程でマスクとして十分に機能できないおそれがあるからである。そのため、本実施形態においては、第１距離Ｄ１と第２距離Ｄ２との差が、２０ｎｍ以上に設定されている（Ｄ２−Ｄ１≧２０ｎｍ）。
【００７５】
なお、本実施形態においては、第１ドレイン領域１２や第２ドレイン領域１４を挟むゲート導電体４間の距離を第１距離Ｄ１に設定し、第１ソース領域１１や第２ソース領域１３を挟むゲート導電体４間の距離を第２距離Ｄ２に設定してもよい。この場合、図５の工程にて不純物領域１２、１４が形成され、図９および図１０の工程にて不純物領域１１、１３が形成される。これは、後述する第１実施形態の変形例や第２および第３実施形態でも同様である。
【００７６】
［第１実施形態の変形例］
第１実施形態は、ＮＯＲ回路やＮＡＮＤ回路にも適用可能である。以下、第１実施形態の変形例について説明する。
【００７７】
図１２は、第１実施形態の第１変形例の半導体装置の構造を示す回路図、平面図、および断面図である。本変形例の半導体装置は、ＮＯＲ回路を備えている。
【００７８】
図１２(ａ)に示すように、本変形例の半導体装置は、ＮＯＲ回路を構成するｎ型トランジスタＴｒｎ１、Ｔｒｎ２、ｐ型トランジスタＴｒｐ１、Ｔｒｐ２、第１入力部３１、第２入力部３２、および出力部３３を備えている。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２とｐ型トランジスタＴｒｐ１、Ｔｒｐ２は、いずれもＴＦＥＴである。
【００７９】
ｎ型トランジスタＴｒｎ１、Ｔｒｎ２は、互いに並列に接続されている。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２のゲートＧは、それぞれ第１および第２入力部３１、３２に電気的に接続されている。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２のソースＳは、接地電圧（ＧＮＤ）に電気的に接続されている。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２のドレインＤは、ｐ型トランジスタＴｒｐ２のドレインＤと、出力部３３とに電気的に接続されている。
【００８０】
ｐ型トランジスタＴｒｐ１、Ｔｒｐ２は、互いに直列に接続されている。ｐ型トランジスタＴｒｐ１、Ｔｒｐ２のゲートＧは、それぞれ第１および第２入力部３１、３２に電気的に接続されている。ｐ型トランジスタＴｒｐ１のソースＳは、電源電圧（Ｖｄｄ）に電気的に接続され、ｐ型トランジスタＴｒｐ１のドレインＤは、ｐ型トランジスタＴｒｐ２のソースＳに電気的に接続されている。ｐ型トランジスタＴｒｐ２のドレインＤは、出力部３３に電気的に接続されている。
【００８１】
図１２(ｂ)は、図１２(ａ)の領域Ｒ１を示す平面図であり、互いに並列に接続されたｎ型トランジスタＴｒｎ１、Ｔｒｎ２を示している。図１２(ｂ)に示すゲート導電体４は、これらのトランジスタのゲート電極である。
【００８２】
図１２(ｃ)は、図１２(ｂ)に示すＫ−Ｋ’線に沿った断面図である。このように、本変形例のｎ型トランジスタＴｒｎ１、Ｔｒｎ２は、第１実施形態のｎ型トランジスタＴｒｎ１、Ｔｒｎ２と同様の構造を有している（図２(ａ)を参照）。本変形例においては、第１ソース領域１１を挟むゲート導電体４間の第１距離Ｄ１を、第１ドレイン領域１２を挟むゲート導電体４間の第２距離Ｄ２（不図示）よりも短く設定することで、第１実施形態と同様の効果を得ることができる。
【００８３】
図１３は、第１実施形態の第２変形例の半導体装置の構造を示す回路図、平面図、および断面図である。本変形例の半導体装置は、ＮＡＮＤ回路を備えている。
【００８４】
図１３(ａ)に示すように、本変形例の半導体装置は、ＮＡＮＤ回路を構成するｎ型トランジスタＴｒｎ１、Ｔｒｎ２、ｐ型トランジスタＴｒｐ１、Ｔｒｐ２、第１入力部３１、第２入力部３２、および出力部３３を備えている。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２とｐ型トランジスタＴｒｐ１、Ｔｒｐ２は、いずれもＴＦＥＴである。
【００８５】
ｎ型トランジスタＴｒｎ１、Ｔｒｎ２は、互いに直列に接続されている。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２のゲートＧは、それぞれ第１および第２入力部３１、３２に電気的に接続されている。ｎ型トランジスタＴｒｎ１のソースＳは、接地電圧（ＧＮＤ）に電気的に接続され、ｎ型トランジスタＴｒｎ１のドレインＤは、ｎ型トランジスタＴｒｎ２のソースＳに電気的に接続されている。ｎ型トランジスタＴｒｎ２のドレインＤは、ｐ型トランジスタＴｒｐ１、Ｔｒｐ２のドレインＤと、出力部３３とに電気的に接続されている。
【００８６】
ｐ型トランジスタＴｒｐ１、Ｔｒｐ２は、互いに並列に接続されている。ｐ型トランジスタＴｒｐ１、Ｔｒｐ２のゲートＧは、それぞれ第１および第２入力部３１、３２に電気的に接続されている。ｐ型トランジスタＴｒｐ１、Ｔｒｐ２のソースＳは、電源電圧（Ｖｄｄ）に電気的に接続されている。ｐ型トランジスタＴｒｐ１、Ｔｒｐ２のドレインＤは、出力部３３に電気的に接続されている。
【００８７】
図１３(ｂ)は、図１３(ａ)の領域Ｒ１を示す平面図であり、互いに並列に接続されたｐ型トランジスタＴｒｐ１、Ｔｒｐ２を示している。図１３(ｂ)に示すゲート導電体４は、これらのトランジスタのゲート電極である。
【００８８】
図１３(ｃ)は、図１３(ｂ)に示すＫ−Ｋ’線に沿った断面図である。このように、本変形例のｐ型トランジスタＴｒｐ１、Ｔｒｐ２は、第１実施形態のｐ型トランジスタＴｒｐ１、Ｔｒｐ２と同様の構造を有している（図２(ｂ)を参照）。本変形例においては、第２ソース領域１３を挟むゲート導電体４間の第１距離Ｄ１を、第２ドレイン領域１４を挟むゲート導電体４間の第２距離Ｄ２（不図示）よりも短く設定することで、第１実施形態と同様の効果を得ることができる。
【００８９】
（第２実施形態）
図１４は、第２実施形態の半導体装置の構造を示す平面図および断面図である。
【００９０】
本実施形態の半導体装置は、第１実施形態の第２変形例の半導体装置（図１３）と同様に、ＮＡＮＤ回路を備えている。本実施形態のＮＡＮＤ回路は、図１３(ａ)に示す回路構成を有している。
【００９１】
図１４(ａ)は、図１３(ａ)の領域Ｒ２を示す平面図である。図１４(ａ)は、互いに直列に接続されたｎ型トランジスタＴｒｎ１、Ｔｒｎ２と、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２の間に挟まれたダミートランジスタＴｒｄとを示している。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２の各々は、第１ソース領域１１と第１ドレイン領域１２との間に形成されており、ＴＦＥＴとして機能する。一方、ダミートランジスタＴｒｄは、第１ソース領域１１同士の間に形成されており、ＴＦＥＴとしては機能しない。
【００９２】
図１４(ａ)は、ｎ型トランジスタＴｒｎ１のゲート電極（ゲート導電体４）と、ｎ型トランジスタＴｒｎ２のゲート電極（ゲート導電体４）と、ダミートランジスタＴｒｄのダミーゲート電極（ゲート導電体４）とを示している。ダミーゲート電極は、これらのゲート電極と隣接している。
【００９３】
これらのゲート電極は、１対の第１部分の一方の例であり、ダミーゲート電極は、１対の第１部分の他方の例である。第１ソース領域１１と第１ドレイン領域１２はそれぞれ、第１および第２拡散領域の例である。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２は、第１トランジスタの例である。
【００９４】
なお、ダミーゲート電極を含むゲート導電体４は、ダミーゲート電極と共にゲート電極を含んでいてもよいし、ゲート電極を含んでいなくてもよい。前者の場合、ダミーゲート電極は、例えば図１３(ａ)の領域Ｒ２外に設けられたトランジスタ（不図示）のゲート電極にゲート電圧を供給するためのゲート配線として機能する。後者の場合、ダミーゲート電極は、ゲート電極としてもゲート配線としても機能しないダミー配線である。
【００９５】
図１４(ｂ)は、図１４(ａ)に示すＫ−Ｋ’線に沿った断面図である。ｎ型トランジスタＴｒｎ１、Ｔｒｎ２は、第１チャネル領域１６上にゲート電極を備えており、ＴＦＥＴとして機能する。一方、ダミートランジスタＴｒｄは、素子分離領域２上にダミーゲート電極を備えており、ＴＦＥＴとしては機能しない。図１４(ｂ)において、ダミーゲート電極のＸ方向の幅は、余計なリーク電流の発生を抑えるために、素子分子領域２のＸ方向の幅よりも狭く設定することが望ましい。
【００９６】
ここで、本実施形態のダミートランジスタＴｒｄの機能について説明する。
【００９７】
本実施形態の第１距離Ｄ１は、第１実施形態と同様、第１ソース領域１１を挟むゲート導電体４間の距離を示す。また、本実施形態の第２距離Ｄ２（不図示）は、第１実施形態と同様、第１ドレイン領域１２を挟むゲート導電体４間の距離を示す。本実施形態の第１および第２距離Ｄ１、Ｄ２はいずれも、ゲート導電体４間のＸ方向の距離を示す。
【００９８】
符号Ｗ１は、第１ソース領域１１のＸ方向の幅を示す。符号Ｗ２は、第１ドレイン領域１２のＸ方向の幅を示す。以下、幅Ｗ１、Ｗ２をそれぞれ、第１幅と第２幅と呼ぶ。
【００９９】
本実施形態の第１ソース領域１１は、ダミートランジスタＴｒｄを含むゲート導電体４と、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２を含むゲート導電体４との間に形成されている。そのため、本実施形態の第１距離Ｄ１は、ダミートランジスタＴｒｄを含むゲート導電体４と、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２を含むゲート導電体４との距離である。本実施形態の第１距離Ｄ１は、第２距離Ｄ２よりも短く設定されている（Ｄ１＜Ｄ２）。
【０１００】
また、符号Ｄ３は、ｎ型トランジスタＴｒｎ１を含むゲート導電体４と、ｎ型トランジスタＴｒｎ２を含むゲート導電体４との間の第３距離を示す。本実施形態の第３距離Ｄ３は、第２距離Ｄ２よりも長く設定されている（Ｄ３＞Ｄ２）。
【０１０１】
ここで、本実施形態の半導体装置の製造時に、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２間にダミートランジスタＴｒｄを形成しない場合を想定する。この場合、第３距離Ｄ３が第２距離Ｄ２よりも長いため、第３距離Ｄ３の領域は第２マスク層８により閉塞されない。よって、第１実施形態のように、第２マスク層８により第１ソース領域１１用の不純物領域を保護しつつ、第１ドレイン領域１２用のイオン注入を行うことができない。
【０１０２】
そこで、本実施形態の半導体装置の製造時には、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２間にダミートランジスタＴｒｄを形成する。これにより、第３距離Ｄ３の領域が第１距離Ｄ１の領域に分割され、ゲート導電体４の１対の第１部分間の第１距離Ｄ１の領域が第２マスク層８により閉塞される。よって、第１実施形態のように、第２マスク層８により第１ソース領域１１用の不純物領域を保護しつつ、第１ドレイン領域１２用のイオン注入を行うことができる。
【０１０３】
このように、本実施形態によれば、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２間にダミートランジスタＴｒｄを形成することにより、第１実施形態と同様の閉塞を実現することが可能となる。
【０１０４】
なお、本実施形態の第１ドレイン領域１２は、ゲート導電体４間に挟まれていなくてもよい。この場合、第１距離Ｄ１を十分短く設定し、かつ第２幅Ｗ２を十分長く設定することで、第１距離Ｄ１の領域を第２マスク層８で覆い、かつ第２幅Ｗ２の領域（第１ドレイン領域１２の形成予定領域）を第２マスク層８から露出させるように、マスク層８を加工することができる。
【０１０５】
よって、本実施形態の第１ドレイン領域１２がゲート導電体４間に挟まれていない場合には、第１距離Ｄ１が第２幅Ｗ２よりも短く設定される（Ｄ１＜Ｗ２）。また、第１距離Ｄ１と第２幅Ｗ２との差は、２０ｎｍ以上に設定することが望ましい（Ｗ２−Ｄ１≧２０ｎｍ）。なお、この場合の第２幅Ｗ２は、第２拡散領域の幅の例である。
【０１０６】
［第２実施形態の半導体装置の製造方法］
図１５〜図１７は、第２実施形態の半導体装置の製造方法を示す断面図である。図１５(ａ)〜図１７(ｃ)は、図１４(ａ)に示すＫ−Ｋ’線に沿った断面を示している。
【０１０７】
まず、図１５(ａ)に示すように、基板１の表面に素子分離領域２を形成する。次に、基板１内に第１ウェル領域１５、第１チャネル領域１６、第２ウェル領域１７（不図示）、および第２チャネル領域１８（不図示）を形成するためのイオン注入および活性化ＲＴＡを行う。
【０１０８】
次に、図１５(ｂ)に示すように、基板１および素子分離領域２上に、ゲート絶縁膜３を介してゲート導電体４と第１マスク層７とを形成する。次に、ゲート導電体４および第１マスク層７の側面に、側壁絶縁膜５を形成する。このようにして、基板１および素子分離領域２上にｎ型トランジスタＴｒｎ１、Ｔｒｎ２、ｐ型トランジスタＴｒｐ１、Ｔｒｐ２（不図示）、およびダミートランジスタＴｒｄのゲート構造が形成される。
【０１０９】
次に、基板１上に、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２の領域のみに開口部を有する不図示のレジストマスクを形成する。次に、図１５(ｃ)に示すように、このレジストマスクを利用したイオン注入により、基板１内にｐ＋型の不純物領域１１を形成する。同様の方法により、基板１内にｎ＋型の不純物領域１３（不図示）も形成される。
【０１１０】
次に、図１６(ａ)に示すように、基板１の全面に第２マスク層８を形成する。その結果、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２、ｐ型トランジスタＴｒｐ１、Ｔｒｐ２、ダミートランジスタＴｒｄ、不純物領域１１、１３が第２マスク層８により覆われる。
【０１１１】
符号Ｔ１は、側壁絶縁膜５の厚さを示す。符号Ｔ２は、第２マスク層８の厚さを示す。本実施形態の第２マスク層８の厚さＴ２は、「Ｄ１−２Ｔ１＜２Ｔ２」「Ｄ２−２Ｔ１＞２Ｔ２」の条件を満たすように設定される。その結果、第１距離Ｄ１の領域が第２マスク層８により閉塞され、第１距離Ｄ１の領域の中心付近の第２マスク層８の上面の高さが、第２距離Ｄ２の領域の中心付近の第２マスク層８の上面の高さよりも高くなる。本実施形態においては、このような閉塞を実現するために、第１距離Ｄ１が第２距離Ｄ２よりも短く設定されている。
【０１１２】
次に、図１６(ｂ)に示すように、ＲＩＥにより第２マスク層８をエッチバックする。本実施形態においては、第１距離Ｄ１の領域が第２マスク層８により閉塞されているため、第１距離Ｄ１の領域に第２マスク層８を残存させつつ、第２距離Ｄ２の領域から第２マスク層８を除去することができる。別言すると、第１距離Ｄ１の領域のみを覆う第２マスク層８を、リソグラフィを行わずに形成することができる。
【０１１３】
次に、図１６(ｃ)に示すように、第２マスク層８をマスクとして、第２距離Ｄ２の領域の基板１をエッチングする。その結果、第２距離Ｄ２の領域の基板１に凹部９が形成され、第２距離Ｄ２の領域の不純物領域１１が除去される。同様の方法により、第２距離Ｄ２の領域の不純物領域１３（不図示）も除去される。
【０１１４】
次に、図１７(ａ)に示すように、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２の領域のみに開口部を有するレジストマスク２１（不図示）を形成し、第２マスク層８およびレジストマスク２１を利用したイオン注入により、基板１内にｎ＋型の不純物領域１２を形成する。
【０１１５】
次に、図１７(ｂ)に示すように、ｐ型トランジスタＴｒｐ１、Ｔｒｐ２の領域のみに開口部を有するレジストマスク２２を形成し、第２マスク層８およびレジストマスク２２を利用したイオン注入により、基板１内にｐ＋型の不純物領域１４（不図示）を形成する。
【０１１６】
次に、基板１の活性化アニールを行う。その結果、不純物領域１１、１２から第１ソース領域１１と第１ドレイン領域１２が形成される（図１７(ｃ)）。さらには、不図示の不純物領域１３、１４から不図示の第２ソース領域１３と第２ドレイン領域１４が形成される。次に、図１７(ｃ)に示すように、基板１上の第２マスク層８をすべて除去する。
【０１１７】
その後、基板１上に層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層、パッシベーション膜などが形成され、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２やｐ型トランジスタＴｒｐ１、Ｔｒｐ２を結線する配線が形成される。このようにして、本実施形態の半導体装置が製造される。
【０１１８】
以上のように、本実施形態においては、ダミーゲート電極を含むゲート導電体４を使用することで、第１ソース領域１１や第２ソース領域１３を挟むゲート導電体４間の第１距離Ｄ１を、第１ドレイン領域１２や第２ドレイン領域１４を挟むゲート導電体４間の第２距離Ｄ２よりも短く設定する（Ｄ１＜Ｄ２）。
【０１１９】
或いは、本実施形態においては、ダミーゲート電極を含むゲート導電体４を使用することで、第１ソース領域１１や第２ソース領域１３を挟むゲート導電体４間の第１距離Ｄ１を、第１ドレイン領域１２や第２ドレイン領域１４の幅である第２幅Ｗ２よりも短く設定する（Ｄ１＜Ｗ２）。
【０１２０】
よって、本実施形態によれば、第１実施形態と同様に、異なる導電型のソース領域１１、１３とドレイン領域１２、１４とを備えるＴＦＥＴを使用する場合の回路面積を小型化することが可能となる。別言すると、本実施形態によれば、このようなＴＦＥＴを使用する場合のゲート長の制約を緩和することが可能となる。
【０１２１】
なお、本実施形態は、図１３(ａ)のＮＡＮＤ回路の領域Ｒ２だけでなく、図１２(ａ)のＮＯＲ回路の領域Ｒ２にも適用可能である。また、本実施形態におけるＮＡＮＤ回路の領域Ｒ２の構造は、第１実施形態の第２変形例におけるＮＡＮＤ回路の領域Ｒ１の構造と組み合わせて使用してもよい。
【０１２２】
（第３実施形態）
図１８は、第３実施形態の半導体装置の構造を示す平面図および断面図である。
【０１２３】
本実施形態の半導体装置は、第１実施形態の第２変形例の半導体装置（図１３）と同様に、ＮＡＮＤ回路を備えている。本実施形態のＮＡＮＤ回路は、図１３(ａ)に示す回路構成を有している。
【０１２４】
図１８(ａ)は、図１３(ａ)の領域Ｒ２を示す平面図である。図１８(ａ)は、互いに直列に接続されたｎ型トランジスタＴｒｎ１、Ｔｒｎ２を示している。
【０１２５】
本実施形態のｎ型トランジスタＴｒｎ１は、フィンガー構造を有しており、同じゲート導電体４に含まれる２つのゲート電極部分をゲート電極として備えている。ｎ型トランジスタＴｒｎ１の第１ソース領域１１は、これらのゲート電極部分の間に挟まれている。また、これらのゲート電極部分の各々は、第１ソース領域１１と第１ドレイン領域１２との間に挟まれている。これらのゲート電極部分は、１対の第１部分の例である。
【０１２６】
同様に、本実施形態のｎ型トランジスタＴｒｎ２は、フィンガー構造を有しており、同じゲート導電体４に含まれる２つのゲート電極部分をゲート電極として備えている。ｎ型トランジスタＴｒｎ２の第１ソース領域１１は、これらのゲート電極部分の間に挟まれている。また、これらのゲート電極部分の各々は、第１ソース領域１１と第１ドレイン領域１２との間に挟まれている。これらのゲート電極部分も、１対の第１部分の例である。
【０１２７】
さらに、ｎ型トランジスタＴｒｎ１の一方の第１ドレイン領域１２と、ｎ型トランジスタＴｒｎ２の一方の第１ドレイン領域１２は、ｎ型トランジスタＴｒｎ１の片側のゲート電極部分と、ｎ型トランジスタＴｒｎ２の片側のゲート電極部分との間に挟まれている。これらのゲート電極部分は、１対の第２部分の例である。
【０１２８】
図１８(ｂ)は、図１８(ａ)に示すＫ−Ｋ’線に沿った断面図である。図１８(ｂ)は、ｎ型トランジスタＴｒｎ１の第１ドレイン領域１２や、ｎ型トランジスタＴｒｎ２の第１ドレイン領域１２に隣接して形成された素子分離領域２を示している。図１８(ｂ)の素子分離領域２は、第１ドレイン領域１２間に配置されている。
【０１２９】
本実施形態の第１距離Ｄ１は、第１および第２実施形態と同様、第１ソース領域１１を挟むゲート導電体４間の距離を示す。ただし、本実施形態の第１距離Ｄ１は、異なるゲート導電体４間の距離ではなく、同じゲート導電体４の異なる部分間の距離である。具体的には、本実施形態の第１距離Ｄ１は、ｎ型トランジスタＴｒｎ１のゲート電極同士の距離や、ｎ型トランジスタＴｒｎ２のゲート電極同士の距離を示す。
【０１３０】
また、本実施形態の第２距離Ｄ２は、第１および第２実施形態と同様、第１ドレイン領域１２を挟むゲート導電体４間の距離を示す。具体的には、本実施形態の第２距離Ｄ２は、ｎ型トランジスタＴｒｎ１の片側のゲート電極と、ｎ型トランジスタＴｒｎ２の片側のゲート電極との間の距離を示す。
【０１３１】
本実施形態の第１距離Ｄ１は、第２距離Ｄ２よりも短く設定されている（Ｄ１＜Ｄ２）。これにより、本実施形態の半導体装置の製造時には、第１距離Ｄ１の領域が第２マスク層８により閉塞される。よって、第１および第２実施形態のように、第２マスク層８により第１ソース領域１１用の不純物領域を保護しつつ、第１ドレイン領域１２用のイオン注入を行うことができる。
【０１３２】
このように、本実施形態によれば、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２にフィンガー構造を適用することにより、第１および第２実施形態と同様の閉塞を実現することが可能となる。
【０１３３】
なお、本実施形態においては、第１ソース領域１１の配置と、第１ドレイン領域１２の配置とを入れ替えてもよい。この場合には、第１ドレイン領域１２が、ｎ型トランジスタＴｒｎ１の２つのゲート電極部分間や、ｎ型トランジスタＴｒｎ２の２つのゲート電極部分間に配置される。
【０１３４】
また、本実施形態においては、第１ソース領域１１および第１ドレイン領域１２の一方を挟むフィンガー構造のゲート導電体４間の第１距離Ｄ１を、ゲート導電体４間に挟まれていない第１ソース領域１１および第１ドレイン領域１２の他方の幅である第２幅Ｗ２よりも短く設定してもよい（Ｄ１＜Ｗ２）。
【０１３５】
［第３実施形態の半導体装置の製造方法］
図１９〜図２１は、第３実施形態の半導体装置の製造方法を示す断面図である。図１９(ａ)〜図２１(ｃ)は、図１８(ａ)に示すＫ−Ｋ’線に沿った断面を示している。
【０１３６】
まず、図１９(ａ)に示すように、基板１の表面に素子分離領域２を形成する。次に、基板１内に第１ウェル領域１５、第１チャネル領域１６、第２ウェル領域１７（不図示）、および第２チャネル領域１８（不図示）を形成するためのイオン注入および活性化ＲＴＡを行う。
【０１３７】
次に、図１９(ｂ)に示すように、基板１上に、ゲート絶縁膜３を介してゲート導電体４と第１マスク層７とを形成する。次に、ゲート導電体４および第１マスク層７の側面に、側壁絶縁膜５を形成する。このようにして、基板１上にｎ型トランジスタＴｒｎ１、Ｔｒｎ２およびｐ型トランジスタＴｒｐ１、Ｔｒｐ２（不図示）のゲート構造が形成される。
【０１３８】
次に、基板１上に、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２の領域のみに開口部を有する不図示のレジストマスクを形成する。次に、図１９(ｃ)に示すように、このレジストマスクを利用したイオン注入により、基板１内にｐ＋型の不純物領域１１を形成する。同様の方法により、基板１内にｎ＋型の不純物領域１３（不図示）も形成される。
【０１３９】
次に、図２０(ａ)に示すように、基板１の全面に第２マスク層８を形成する。その結果、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２、ｐ型トランジスタＴｒｐ１、Ｔｒｐ２、不純物領域１１、１３が第２マスク層８により覆われる。
【０１４０】
符号Ｔ１は、側壁絶縁膜５の厚さを示す。符号Ｔ２は、第２マスク層８の厚さを示す。本実施形態の第２マスク層８の厚さＴ２は、「Ｄ１−２Ｔ１＜２Ｔ２」「Ｄ２−２Ｔ１＞２Ｔ２」の条件を満たすように設定される。その結果、第１距離Ｄ１の領域が第２マスク層８により閉塞され、第１距離Ｄ１の領域の中心付近の第２マスク層８の上面の高さが、第２距離Ｄ２の領域の中心付近の第２マスク層８の上面の高さよりも高くなる。本実施形態においては、このような閉塞を実現するために、第１距離Ｄ１が第２距離Ｄ２よりも短く設定されている。
【０１４１】
次に、図２０(ｂ)に示すように、ＲＩＥにより第２マスク層８をエッチバックする。本実施形態においては、第１距離Ｄ１の領域が第２マスク層８により閉塞されているため、第１距離Ｄ１の領域に第２マスク層８を残存させつつ、第２距離Ｄ２の領域から第２マスク層８を除去することができる。別言すると、第１距離Ｄ１の領域のみを覆う第２マスク層８を、リソグラフィを行わずに形成することができる。
【０１４２】
次に、図２０(ｃ)に示すように、第２マスク層８をマスクとして、第２距離Ｄ２の領域の基板１をエッチングする。その結果、第２距離Ｄ２の領域の基板１に凹部９が形成され、第２距離Ｄ２の領域の不純物領域１１が除去される。同様の方法により、第２距離Ｄ２の領域の不純物領域１３（不図示）も除去される。
【０１４３】
次に、図２１(ａ)に示すように、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２の領域のみに開口部を有するレジストマスク２１（不図示）を形成し、第２マスク層８およびレジストマスク２１を利用したイオン注入により、基板１内にｎ＋型の不純物領域１２を形成する。
【０１４４】
次に、図２１(ｂ)に示すように、ｐ型トランジスタＴｒｐ１、Ｔｒｐ２の領域のみに開口部を有するレジストマスク２２を形成し、第２マスク層８およびレジストマスク２２を利用したイオン注入により、基板１内にｐ＋型の不純物領域１４（不図示）を形成する。
【０１４５】
次に、基板１の活性化アニールを行う。その結果、不純物領域１１、１２から第１ソース領域１１と第１ドレイン領域１２が形成される（図２１(ｃ)）。さらには、不図示の不純物領域１３、１４から不図示の第２ソース領域１３と第２ドレイン領域１４が形成される。次に、図２１(ｃ)に示すように、基板１上の第２マスク層８をすべて除去する。
【０１４６】
その後、基板１上に層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層、パッシベーション膜などが形成され、ｎ型トランジスタＴｒｎ１、Ｔｒｎ２やｐ型トランジスタＴｒｐ１、Ｔｒｐ２を結線する配線が形成される。このようにして、本実施形態の半導体装置が製造される。
【０１４７】
以上のように、本実施形態においては、ＴＦＥＴにフィンガー構造を適用することで、第１ソース領域１１や第２ソース領域１３を挟むゲート導電体４間の第１距離Ｄ１を、第１ドレイン領域１２や第２ドレイン領域１４を挟むゲート導電体４間の第２距離Ｄ２よりも短く設定する（Ｄ１＜Ｄ２）。
【０１４８】
よって、本実施形態によれば、第１および第２実施形態と同様に、異なる導電型のソース領域１１、１３とドレイン領域１２、１４とを備えるＴＦＥＴを使用する場合の回路面積を小型化することが可能となる。別言すると、本実施形態によれば、このようなＴＦＥＴを使用する場合のゲート長の制約を緩和することが可能となる。
【０１４９】
なお、本実施形態は、図１３(ａ)のＮＡＮＤ回路の領域Ｒ２だけでなく、図１２(ａ)のＮＯＲ回路の領域Ｒ２にも適用可能である。また、本実施形態のＮＡＮＤ回路の領域Ｒ２の構造は、第１実施形態の第２変形例のＮＡＮＤ回路の領域Ｒ１の構造と組み合わせて使用してもよい。
【０１５０】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【０１５１】
１：基板、２：素子分離領域、３：ゲート絶縁膜、
４：ゲート導電体／ゲート電極、５：側壁絶縁膜、６：層間絶縁膜、
７：第１マスク層、８：第２マスク層、９：凹部、
１１：第１ソース領域／不純物領域、１２：第１ドレイン領域／不純物領域、
１３：第２ソース領域／不純物領域、１４：第２ドレイン領域／不純物領域、
１５：第１ウェル領域、１６：第１チャネル領域、
１７：第２ウェル領域、１８：第２チャネル領域、
２１：レジストマスク、２２：レジストマスク、
３１：第１入力部、３２：第２入力部、３３：出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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