(57)【要約】【課題】ＩＤＤＱ検査でコンデンサの影響を抑制可能とした半導体装置を提供する。【解決手段】半導体装置１は、実装基板２にＩＣチップ３などの半導体集積回路を搭載している。ＩＣチップ３は、デジタル回路４、デジタル電源回路５、スイッチ素子６、スイッチ切換回路７などを備える。スイッチ素子６は、電源端子ＰＶＩＮとＰＶＯＵＴとの間に接続され、ノーマリオン型である。スイッチ素子６は、スイッチ切換回路７からの制御信号でオフに切換られ、コンデンサ６が切り離された状態となる。ＩＤＤＱ検査時にスイッチ素子６をオフさせることで検査時間を短くすることができる。【選択図】図１
2016066862.tif 000002
【特許請求の範囲】
【請求項１】
内部にＣＭＯＳ（complementary metal oxide semiconductor）回路（６）および信号入力端子を備えた半導体集積回路（３、３ａ、３ｂ、３ｃ）と、前記半導体集積回路への給電のための電源入力端子と、前記電源入力端子間に接続されるコンデンサ（８）とを前記半導体集積回路の外部に備えた半導体装置（１）であって、
前記コンデンサを少なくとも一方の前記電源入力端子から電気的に切り離すオフ動作を行うように設けられたスイッチ素子（６、６ａ）と、
外部から与えられる信号により前記スイッチ素子に前記オフ動作を行わせるスイッチ素子切換回路（７）と
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記電源入力端子に静止電流検査電源（ＶＳ）が接続され、前記信号入力端子に検査信号が与えられると、
前記スイッチ素子切換回路（７）は、前記検査信号による検査が実行される間、前記スイッチ素子（６）をオフ動作させるように構成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記スイッチ素子（６）は、前記半導体集積回路内（３、３ａ、３ｃ）に設けられていることを特徴とする半導体装置。
【請求項４】
請求項１または２に記載の半導体装置において、
前記スイッチ素子（６ａ）は、前記半導体集積回路（３ｂ）の外部に設けられ、
前記スイッチ素子の動作電源を与えるための給電端子が前記半導体集積回路の外部に設けられていることを特徴とする半導体装置。
【請求項５】
請求項１から４のいずれか一項に記載の半導体装置において、
前記コンデンサ（８）は、前記スイッチ素子（６）と直列に接続した状態で前記電源入力端子間に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１から５のいずれか一項に記載の半導体装置において、
前記半導体集積回路（３、３ａ、３ｂ）は、前記信号入力端子に検査信号が与えられて検査が実行される間は給電を停止する電源回路（５）を内部に備えることを特徴とする半導体装置。
【請求項７】
請求項１から５のいずれか一項に記載の半導体装置において、
前記半導体集積回路（３ｃ）は、外部電源により駆動する構成であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路の検査を行うひとつの方法として、静止状態電流を検出するいわゆるＩＤＤＱ検査がある。これは、ＣＭＯＳ回路の構成上、静止状態では電流が流れないことを利用して回路に異常があるか否かを判定しようとするものである。また、このようなＣＭＯＳ回路を備えた半導体装置としては、コンデンサ付き電源端子を備えたものがある。
【０００３】
このような半導体装置においては、電源端子間にコンデンサが接続された状態であるから、上記したＩＤＤＱ検査を実施する場合には、外付けのコンデンサの充放電による影響で静止状態電流が安定するまでに時間がかかり、短時間で検査を実施できないという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−２４８３５３号公報
【特許文献２】特願２０００−１０５２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的は、ＣＭＯＳ回路を備え電源端子間にコンデンサを接続する構成の半導体装置においても、静止状態電流を検出する検査を実施する際にコンデンサの充放電による影響を抑制することができるようにした半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載の半導体装置は、内部にＣＭＯＳ（complementary metal oxide semiconductor）回路および信号入力端子を備えた半導体集積回路と、前記半導体集積回路への給電のための電源入力端子と、前記電源入力端子間に接続されるコンデンサとを前記半導体集積回路の外部に備えた半導体装置であって、前記コンデンサを少なくとも一方の前記電源入力端子から電気的に切り離すオフ動作を行うように設けられたスイッチ素子と、外部から与えられる信号により前記スイッチ素子に前記オフ動作を行わせるスイッチ素子切換回路とを備えたことを特徴とする。
【０００７】
上記構成を採用することにより、ＣＭＯＳ回路からなる半導体集積回路の静止状態電流検査を実施する際には、スイッチ素子によりコンデンサを電源入力端子から切り離した状態で実施することができるようになる。この結果、静止状態電流検査を実施する際に、コンデンサへの充放電で時間を要することがなくなり、ＣＭＯＳ回路の一状態に対応する検査時間を短時間で実施することができるようになる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態を示す半導体装置および測定装置の電気的構成図
【図２】ＩＤＤＱ検査時の入力信号の波形を比較した図
【図３】測定ポイントの数と検出率の関係を説明をする図
【図４】第２実施形態を示す半導体装置の電気的構成図
【図５】第３実施形態を示す半導体装置の電気的構成図
【図６】第４実施形態を示す半導体装置の電気的構成図
【発明を実施するための形態】
【０００９】
（第１実施形態）
以下、本発明の第１実施形態について、図１から図３参照して説明する。
半導体装置１は、実装基板２に半導体集積回路としてのＩＣチップ３が搭載されている。ＩＣチップ３には、ＣＭＯＳ回路からなる半導体集積回路としてのデジタル回路４が形成されると共に、デジタル回路４を動作させるためのデジタル電源回路５が形成されている。また、ＩＣチップ３には、ＭＯＳＦＥＴなどからなるスイッチ素子６が形成されると共に、このスイッチ素子６にオンオフの制御信号を与えるスイッチ切換回路７が形成されている。スイッチ切換回路７は、デジタル回路４から制御信号が与えられる。
【００１０】
ＩＣチップ３にはＩＣチップ３の外部と電気的に接続するための電極パッドＰ１〜Ｐｎ（ｎは２以上の整数）および電極パッドＰＶＩＮ、ＰＶＯＵＴ、ＰＧのそれぞれが配置形成されている。また、実装基板２には、ＩＣチップ３の各電極パッドＰ１〜Ｐｎ、ＰＶＩＮ、ＰＶＯＵＴ、ＰＧのそれぞれと電気的に接続すると共に、外部と電気的に接続するための端子Ｔ１〜Ｔｎ、ＴＶ１、ＴＶ２、ＴＧが配置形成されている。
【００１１】
ＩＣチップ３において、電極パッドＰ１〜Ｐｎは、デジタル回路４と信号線により接続されるロジック端子である。デジタル回路４は、電極パッドＰ１〜Ｐｎを介して外部から入力される信号をデジタル処理して外部に出力する。デジタル回路４は、電源入力端子が電極パッドＰＶＩＮに接続され、グランド端子が電極パッドＰＧに接続されている。デジタル電源回路５は、電源出力端子が電極パッドＰＶＯＵＴに接続され、グランド端子が電極パッドＰＧに接続されている。
【００１２】
ＩＣチップ３にはスイッチ素子６が形成されており、電極パッドＰＶＩＮと電極パッドＰＶＯＵＴとの間に接続されている。このスイッチ素子６は、例えばノーマリオン型のＭＯＳＦＥＴなどを用いることができる。スイッチ素子６は、スイッチ切換回路７によりオフ制御されるもので、常時はオン状態にあり、デジタル電源回路５からデジタル回路４に直流電源を供給するように設定されている。スイッチ切換回路７により制御信号が出力されると、スイッチ素子６がオフされ、デジタル回路４はデジタル電源回路５からの給電経路がオフされる。
【００１３】
次に、実装基板２において、端子Ｔ１〜Ｔｎは、それぞれＩＣチップ３の電極パッドＰ１〜ＰｎにボンディングワイヤＢ１〜Ｂｎにより接続されている。端子ＴＶ１、ＴＶ２は、ＩＣチップ３の電極パッドＰＶＩＮ、ＰＶＯＵＴのそれぞれにボンディングワイヤＢａ、Ｂｂにより接続されている。実装基板２の端子ＴＶ２とＴＧとの間には、コンデンサ８が接続されている。コンデンサ８は、外部から与えられる電源あるいはデジタル電源回路５の出力を安定させるためのバイパスコンデンサとして機能するものである。また、端子ＴＧは、外部のグランド端子ＧＮＤに接続されるもので、実装基板２ではＩＣチップ３の電極パッドＰＧにボンディングワイヤＢｃにより接続されている。
【００１４】
なお、上記構成により、ＩＤＤＱ検査を実施しない場合には、ＩＣチップ３のスイッチ素子６はオン状態に保持されていることから、コンデンサ８がデジタル電源回路５の出力端子とグランド端子間に接続された状態となっている。これにより、通常の動作時においては、コンデンサ８がバイパスコンデンサとして機能する。
【００１５】
次に、上記した構成の半導体装置１のＩＤＤＱ検査を実施する場合の構成について、説明する。ＩＤＤＱ検査は、ＣＭＯＳ回路により構成されるデジタル回路４の動作状態を検査するためのもので、与えられたロジック信号によってＣＭＯＳ回路の素子がそのロジックに対応した状態に動作して一定時間が経過すると電流が流れなくなることを利用して、回路を構成する素子の良否を判定するようにした検査である。
【００１６】
ＩＤＤＱ検査装置１０は、複数の信号出力端子Ｓ１〜Ｓｎ（ｎは２以上の整数）を備え、接続信号線Ｌ１〜Ｌｎ（ｎは２以上の整数）を介してが接続されている。これら接続信号線Ｌ１〜Ｌｎは、検査時に図示のように半導体装置１の実装基板２の端子Ｔ１〜Ｔｎにそれぞれ接続される。また、ＩＤＤＱ検査装置１０の内部電源ＶＳは、ＩＤＤＱモジュール１１を介して実装基板２の端子ＴＶ１に接続される。内部電源ＶＳは、所定時間間隔で周期的にパルス状の直流電圧ＶＳを印加する。
【００１７】
ＩＤＤＱモジュール１１は、オペアンプ１１ａ、抵抗１１ｂ、１１ｃなどから構成される。ＩＤＤＱ検査装置１０の内部電源ＶＳは、抵抗１１ｂを介して実装基板２の端子ＴＶ１に接続される。オペアンプ１１ａの２つの入力端子には抵抗１１ｂの両端子が接続される。抵抗１１ｃは、オペアンプ１１ａの出力端子と反転入力端子との間に接続される。これにより、ＩＤＤＱモジュール１１は、抵抗１１ｂに流れる電流を電圧信号に変換した検出電流の信号としてＩＤＤＱ検査装置１０に出力する。図中、ＩＤＤＱ検査装置１０に示しているのは、ＩＤＤＱモジュール１１の出力信号が入力されたときの検出電流の信号波形を模式的に示したものである。ＩＤＤＱ検査装置１０は、検出電流の信号から内部に設けられた判定手段によってＩＤＤＱつまり静止電流のレベルを判定する。
【００１８】
次に、上記した半導体装置１のＩＣチップ３に設けられるデジタル回路４のＩＤＤＱ検査について説明する。この検査は、ＣＭＯＳ回路のロジックの静止状態におけるリーク電流を測定するもので、ＩＤＤＱ検査装置１０側の信号出力端子Ｓ１〜Ｓｎから、デジタル回路４の内部回路の各種状態を信号パターンを組み合わせて設定し、ＣＭＯＳ回路を静止状態に保持させる。この状態で、直流電源ＶＳから一定の電圧を印加し、その電流を電圧値として検出する。
【００１９】
このとき、デジタル回路４においては、電源印加の瞬間はＣＭＯＳ回路の電源端子間に貫通電流が流れるが、この後、いずれか一方のＦＥＴが必ずオフしている状態であるから、回路が正常に形成されている場合には、電流は継続的に流れることなくすぐに低下していく。この電流の減少は、回路が有する時定数に従うため、時定数を大きくする要素が存在する場合には低下する時間が長くなる。この要素として最大のものがコンデンサ８の存在である。
【００２０】
この実施形態においては、デジタル回路４は、ＩＤＤＱ検査用のロジック信号が入力されると、これに応じて、スイッチ切換回路７にスイッチオフの指令信号を出力する。これにより、ＩＤＤＱ検査が開始されるのに先立って、まず、スイッチ素子６をオフさせるようになる。スイッチ素子６がオフされると、ＩＣチップ３の電極パッドＰＶＩＮ−ＰＵＯＵＴ間が遮断されるため、デジタル電源回路５およびコンデンサ８はデジタル回路４から遮断される。これによって、デジタル回路４におけるＩＤＤＱ検査時点では、ＩＤＤＱ検査の時間を長くするコンデンサ８が切り離されることで、電位が安定するまでの時定数も小さくすることができる。
【００２１】
この状態で、上記したＩＤＤＱ検査を実施するので、直流電圧ＶＳを印加した後の電流値を急激に減衰させることができ、所定レベル以下になるまでの時間も短縮される。この結果、ＩＤＤＱ検査装置１０においては、直流電圧ＶＳを印加してから判定をするまでの時間ｔａを短くすることができる。図２はこの関係を示す図で、例えばコンデンサ８がスイッチ素子６により遮断されない場合には、コンデンサ容量を充電するのに要する電流が増大するため、電流の減少がゆるやかになり、判定をするまでの時間ｔｂのように長くなってしまう。
【００２２】
上記の判定に要する時間ｔａとｔｂの違いは、さまざまなロジック状態において判定を実施するＩＤＤＱ検査では、デジタル回路４内部の状態を繰り返し変化させながら直流電圧ＶＳを印加する際の時間が短い時間ｔａで良い場合には、図３（ａ）に示すように、繰り返し時間もＴＡと短く設定できる。これに対して、コンデンサ８が接続された状態では、判定時間ｔｂが長いので、図３（ｂ）に示すように、繰り返し時間もＴＢのように長くなり、一定の検査時間内で実施できる測定ポイントの数が少なくなる。
【００２３】
図３（ｃ）は、検査時間に対応する測定ポイント数と検出率（％）の対応関係を示している。この図からわかるように、測定ポイント数をある程度まで増やすことは検出率の向上に貢献している。したがって、本実施形態のようにコンデンサ８をスイッチ素子６によって切り離した状態でＩＤＤＱ検査を実施することが検出率を向上させることに貢献していることがわかる。
【００２４】
このような第１実施形態によれば、ＩＣチップ３内にスイッチ素子６およびスイッチ切換回路７を設ける構成としているので、実装基板２にコンデンサ８を接続したままの状態でも、ＩＤＤＱ検査時にＩＤＤＱ検査装置１０側からの信号によってコンデンサ８を切り離した状態で実施することができる。これによって、ＩＤＤＱ検査の繰り返し時間ＴＡを短くすることができ、単位時間当たりの測定ポイント数を増大させることができ、検出率の向上を図ることができる。
【００２５】
また、換言すれば、検出率を同じとした場合つまり測定ポイント数が同じ場合であれば、全体としてＩＤＤＱ検査に要する時間を短縮することができる。
さらに、コンデンサ８の容量が製品毎にバラツキがある場合でも、本実施形態ではＩＤＤＱ検査時にコンデンサ８を切り離すことで、コンデンサ８の容量に起因した充放電の時間のバラツキの影響を受けることがなくなり、ＩＣチップ３内のデジタル回路４のＩＤＤＱ検査における検出電流を安定した状態で測定することができる。
【００２６】
そして、スイッチ素子６としてノーマリオン型のＭＯＳＦＥＴなどを用いているので、スイッチ素子６に対する制御を行わない状態で、電源端子間にコンデンサ８を接続した状態に保持できる。
【００２７】
（第２実施形態）
図４は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態においては、実装基板２に設けるコンデンサ８は、端子ＴＶ１とＴＶ２との間に接続している。ＩＣチップ３に代えてＩＣチップ３ａを設けている。ＩＣチップ３ａは、内部の回路構成は同様であるが、スイッチ素子６の接続位置が異なる。
【００２８】
すなわち、スイッチ素子６は、電極パッドＰＧと新たに設けた電極パッドＰＧＣとの間に接続されている。スイッチ素子６は、同じくノーマリオン型のＭＯＳＦＥＴなどを用いることができる。スイッチ素子６は、スイッチ切換回路７によりオフ制御され、常時はオン状態にあり、電極パッドＰＧＣとＰＧとの間を短絡状態に保持している。スイッチ素子６は、スイッチ切換回路７により制御信号が出力されるとオフ状態に移行し、電極パッドＰＧＣとＰＧとの間の接続を電気的に切り離した状態にする。
【００２９】
次に、実装基板２において、端子Ｔ１〜Ｔｎは、それぞれＩＣチップ３ａの電極パッドＰ１〜ＰｎにボンディングワイヤＢ１〜Ｂｎにより接続されている。端子ＴＶ１は、ＩＣチップ３ａの電極パッドＰＶＩＮ、ＰＶＯＵＴのそれぞれにボンディングワイヤＢａ、Ｂｂにより接続されている。端子ＴＶ１とＴＶ２との間には、バイパスコンデンサとしてのコンデンサ８が接続されている。端子ＴＶ２は、ＩＣチップ３ａの電極パッドＰＧＣにボンディングワイヤＢｄにより接続されている。端子ＴＧは、ＩＣチップ３ａの電極パッドＰＧにボンディングワイヤＢｃにより接続されている。
【００３０】
このような構成の第２実施形態においても、第１実施形態とほぼ同様の作用効果を得ることができる。
なお、上記実施形態では、ＩＣチップ３ａの電極パッドＰＶＩＮとＰＶＯＵＴを別途に設ける構成としているが、内部配線にて同一の電極パッドに共通に接続する構成としても良い。これにより、ＩＣチップ３ａは、第１実施形態と同じ電極パッド数で構成することができ、実装基板２へのボンディングワイヤも同じ本数とすることができる。
【００３１】
（第３実施形態）
図５は第３実施形態を示すもので、以下、第２実施形態と異なる部分について説明する。この実施形態においては、ＩＣチップ３ｂとして、スイッチ素子６をチップ内に設けない代わりに、実装基板２にスイッチ素子６ａとして設ける構成としている。スイッチ素子６ａは、例えばリレースイッチのようなものを用いることができるし、あるいは半導体素子を用いることができる。
【００３２】
実装基板２においては、端子ＴＶ３が新たに設けられると共に、スイッチ素子６ａが設けられている。スイッチ素子６ａは、常開接点ａ、常閉接点ｂおよび可動接点ｃを有するスイッチで、外部信号により電気的に切換可能なものである。スイッチ素子６ａの常閉接点ｂはコンデンサ８を介して端子ＴＶ１に接続され、可動接点ｃは配線Ｗ１を介して端子ＴＧに接続されている。
【００３３】
スイッチ素子６ａのオンオフ切換の信号を与えるための制御端子は、ＩＣチップ３ｂの電極パッドＰＳを介してスイッチ切換回路７に接続されている。スイッチ素子６ａは、外部から与えられる電源で動作するもので、２個の電源端子がそれぞれ配線Ｗ２、Ｗ３により端子ＴＶ３、ＴＧに接続されている。なお、スイッチ素子６ａの各接点ａ〜ｃおよびその制御端子については、リレースイッチに対応付けた構成とすることもできるし、半導体スイッチング素子の各端子に対応付けた構成とすることもできる。
【００３４】
ＩＣチップ３ｂにおいては、スイッチ素子６は設けられておらず、電極パッドＰＧＣに代えて電極パッドＰＳが設けられ、スイッチ切換回路７の信号出力端子は電極パッドＰＳに接続されている。
【００３５】
上記構成において、実装基板２に設けられたスイッチ素子６ａは、ＩＤＤＱ検査を実施しない場合には、電源端子間に電源が供給されず、常閉接点ｂと可動接点ｃとが導通した状態が保持され、端子ＴＶ１と端子ＴＧとの間にコンデンサ８が接続された状態である。これにより、コンデンサ８がバイパスコンデンサとしての機能を果たす。
【００３６】
また、ＩＤＤＱ検査時には、スイッチ素子６ａは、ＩＤＤＱ検査装置１０側から端子ＴＶ３を通じて電源が与えられ、また、ＩＣチップ３ｂのスイッチ切換回路７から制御信号が出力され、スイッチ素子６ａの制御端子に与えられる。これにより、スイッチ素子６ａは、可動接点ｃが常閉接点ｂから離れ、常開接点ａ側に接続されるようになり、コンデンサ８は切り離された状態となる。
【００３７】
したがって、このような構成の第３実施形態においても、第２実施形態とほぼ同様の作用効果を得ることができる。
なお、上記構成においては、３端子を有するスイッチ素子６ａを設ける構成としているが、これに限らず、第１実施形態と同様のオンオフ機能のスイッチ素子６を設けることもできる。
また、ＩＣチップ３ｂの電極パッドＰＶＩＮとＰＶＯＵＴを別途に設ける構成としているが、内部配線にて同一の電極パッドに共通に接続する構成としても良い。
【００３８】
（第４実施形態）
図６は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態においては、ＩＣチップ３ｃとして、デジタル電源回路５を設けない構成のものを採用している。ＩＣチップ３ｃは、外部から与えられる電源によって直接駆動されるものである。ＩＣチップ３ｃにおいては、電極パッドＰＧＣに代えて電極パッドＰＳが設けられ、スイッチ素子６の一端子は電極パッドＰＳに接続されている。
【００３９】
上記構成において、ＩＣチップ３ｃのスイッチ素子６は、ＩＤＤＱ検査を実施しない場合には、オン状態に保持されているので、実装基板２の端子ＴＶ２と端子ＴＧとの間にコンデンサ８が接続された状態である。これにより、コンデンサ８がバイパスコンデンサとしての機能を果たす状態となっている。
【００４０】
また、ＩＤＤＱ検査時には、スイッチ素子６は、ＩＤＤＱ検査装置１０側から与えられる信号でＩＣチップ３ｂのスイッチ切換回路７から制御信号が出力され、スイッチ素子６がオフに移行するように切り替えられる。これにより、コンデンサ８は切り離された状態となる。
したがって、このような構成の第４実施形態においても、第１実施形態とほぼ同様の作用効果を得ることができる。
【００４１】
（他の実施形態）
なお、本発明は、上述した一実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
【００４２】
上記各実施形態においては、スイッチ素子として、ノーマリオン型のＦＥＴを用いる場合を説明したが、スイッチ素子は、バイポーラ型のトランジスタあるいは他のスイッチング素子を用いることもできるし、ノーマリオン型のものを用いることもできる。
【００４３】
スイッチ切換回路７は、ＩＤＤＱ検査装置１０からの信号に基づいてデジタル回路４により制御信号を与える構成としているが、これに限らず、ＩＤＤＱ検査装置１０により直接オンオフ信号を受ける構成としても良い。
【符号の説明】
【００４４】
図面中、１は半導体装置、２は実装基板、３、３ａ、３ｂ、３ｃはＩＣチップ、４はデジタル回路（半導体集積回路）、５はデジタル電源回路、６、６ａはスイッチ素子、７はスイッチ切換回路、８はコンデンサ、１０はＩＤＤＱ検査装置、１１はＩＤＤＱモジュールである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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