(57)【要約】      （修正有）【課題】圧接パッケージ起因の電流集中により発生するエミッタ電極のエレクトロマイグレーションを抑制する。【解決手段】アクティブ領域内に非圧接領域と圧接領域とを備え，非圧接領域はｎ-基板１と，ｐ形ベース層２と，ｎ形ソース層３と，ゲート酸化膜６を介し形成されたゲート電極７と，且つｎ形ソース層３の表面に形成された１層目エミッタ層４とを備え，圧接領域は，非圧接領域の構造に加えて1層目エミッタ電極４の表面に2層目エミッタ電極５を備えたＩＧＢＴにおいて，非圧接領域におけるｎ形ソース層３の奥行き方向の長さが占める割合（Ｌ２／Ｌ１）は，圧接領域におけるｎ形ソース層３の奥行き方向の長さが占める割合（Ｌ４／Ｌ３）と比較して小さくする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極と，第２の電極と，第１の電極と第２の電極の一方の電極と接続される第１導電形半導体基板と，ゲート電極と，前記ゲート電極の電圧印加に伴って荷電粒子を前記第１導電形半導体基板に注入する第1導電形ソース層と，前記荷電粒子の注入に際して正孔が流れる第２導電形ベース層を有し，前記第１の電極と前記第２の電極とを相対的に押圧することで電気的導通をとるように構成されており，前記第１の電極と前記第２のいずれかの電極の中央部側は所定の押圧力で押圧される圧縮域が形成されると共に，端部側は前記押圧力よりも小さいか或いは押圧されない非圧縮領域が形成されるものであって，記非圧縮領域に相当する前記ゲート電極が前記圧縮領域に相当する前記ゲート電極よりも前記荷電粒子の注入量を小さくするように構成されるか，あるいは，前記非圧縮領域に相当する箇所での注入される正孔が抑制されるような構成を有することを特徴とする半導体装置。
【請求項２】
請求項１において，前記非圧接領域における前記第1導電形ソース層が前記第2導電形ベース層の表面にしめる割合は，前記圧接領域における前記第1導電形ソース層が前記第2導電形ベース層の表面にしめる割合と比較して小さいことを特徴とする半導体装置。
【請求項３】
請求項２に，前記第1導電形ソース層が前記第2導電形ベース層の表面にしめる割合が小さい領域は，前記第1導電形半導体基板の層に垂直な方向の長さ分，前記非圧接領域から前記圧接領域に向かって張り出したことを特徴とする半導体装置。
【請求項４】
前記非圧接領域の電流がオフするまでの時間は，前記圧接領域と比較して短いことを特徴とする半導体装置。
【請求項５】
請求項４において，コレクタ電流がオフするまでの時間が短い領域は，前記第1導電形半導体基板の層に垂直な方向の長さ分，前記非圧接領域から前記圧接領域に向かって張り出したことを特徴とする半導体装置。
【請求項６】
請求項１において，前記非圧接領域のしきい値電圧は，前記圧接領域のしきい値電圧と比較して高いことを特徴とする半導体装置。  
【請求項７】
請求項１において，前記非圧接領域における前記第1導電形半導体基板と向かい合う前記ゲート電極の一部を絶縁膜とした半導体装置。
【請求項８】
請求項１において，前記非圧接領域における前記第1導電形半導体基板と前記ゲート電極との間に形成された前記ゲート酸化膜を厚くした半導体装置。
【請求項９】
請求項１において，前記非圧接領域に結晶欠陥が形成されたことを特徴とする半導体装置。
【請求項１０】
請求項１において，前記圧接領域の前記第1導電形半導体基板と前記第3電極層との間に第2導電形エミッタ層を形成し，前記非圧接領域の前記第1導電形半導体基板と前記第3電極層との間に前記第2導電形エミッタ層より不純物濃度が低い第2導電形低濃度エミッタ層を形成した半導体装置。
【請求項１１】
請求項１において，前記非圧接領域に結晶欠陥が形成されることを特徴とする半導体装置。
【請求項１２】
請求項１において，前記第1電極層の厚さは1μｍ以上であることを特徴とする半導体装置。
【請求項１３】
入力端子と，前記入力端子に接続され，半導体スイッチング素子と半導体整流素子から構成される単位セルを複数直列接続したアームと，前記アームに接続される出力端子を備え，前記半導体スイッチング素子がオン・オフすることにより電力の変換をする電力変換装置において，
前記半導体スイッチング素子または前記半導体整流素子の少なくともいずれかは，第１の電極と，第２の電極と，第１の電極と第２の電極の一方の電極と接続される第１導電形半導体基板と，ゲート電極と，前記ゲート電極の電圧印加に伴って荷電粒子を前記第１導電形半導体基板に注入する第1導電形ソース層と，前記荷電粒子の注入に際して正孔が流れる第２導電形ベース層を有し，前記第１の電極と前記第２の電極とを相対的に押圧することで電気的導通をとるように構成されており，前記第１の電極と前記第２のいずれかの電極の中央部側は所定の押圧力で押圧される圧縮域が形成されると共に，端部側は前記押圧力よりも小さいか或いは押圧されない非圧縮領域が形成されるものであって，記非圧縮領域に相当する前記ゲート電極が前記圧縮領域に相当する前記ゲート電極よりも前記荷電粒子の注入量を小さくするように構成されるか，あるいは，前記非圧縮領域に相当する箇所での注入される正孔が抑制されるような構成を有すること前記注入される正孔が抑制されるような構成を有することを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体装置およびそれを用いた電力変換装置に係り，特にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に用いるのに好適な半導体装置およびそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
大容量の電力用周波数変換装置には主にサイリスタが用いられてきたが，近年，パワー素子として電流遮断能力を有したＩＧＢＴへの置き換えが検討されている。特に直流変換器ではマルチレベル変換器の一つであるＭＭＣ（モジュラー・マルチレベル・コンバータ）が盛んに研究され，短絡故障や防爆といった特徴を備える圧接ＩＧＢＴの需要が高まっている。
【０００３】
ＩＧＢＴは，例えば，ゲート電極に5〜20Vの電圧を印加することで，ｎ形ソース層からｎ-基板に向かって電子が注入されオン状態となり，注入された電子量に応じてｐ形エミッタ層からはｎ-基板へ向かって正孔が注入され，注入された正孔はｐ形ベース層を通ってエミッタ電極へ流れるように動作する。
【０００４】
このようなＩＧＢＴでは圧接型が用いられるようになってきており，圧接ＩＧＢＴに搭載されるチップは，ターミネーション構造の機械的破壊を防止できる。また，ターミネーション構造に接触することを回避できる等の利点のため，中央のアクティブ領域と外周のターミネーション領域から構成され，アクティブ領域に形成されるエミッタ電極を2層構造としている場合がある。2層構造とは，アルミニウムなどの電極材料を半導体チップ表面に2回成膜した構造のことで，選択的に膜厚を厚くすることで出来る。圧接パッケージに搭載されるチップの場合，厚膜化したエミッタ電極面のみがパッケージ内部に設けたポスト電極と圧接することで，外部と電気的に接続される。
【０００５】
ここで，エミッタ電極が厚くなる境界部分ではポスト電極へ抜けようとする電流が集中するため，エレクトロマイグレーションによる断線が懸念される。例えば  特開２００７-１１０００２号公報（特許文献１）に記載されているように，薄いエミッタ電極領域を含む外周部のＩＧＢＴセルの間隔を中央部のセル間隔と比較して長くして，外周部のｎ形ソース層３から注入される電子電流密度を低減する技術が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７-１１０００２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＩＧＢＴはＭＯＳＦＥＴなどのユニポーラトランジスタと異なり，2種類のキャリアを用いたバイポーラトランジスタであり，オン状態におけるキャリアはｎ形ソース層から注入される電子と，ｐ形エミッタ層から注入される正孔から構成される。このため，ＩＧＢＴチップの外周部の電流密度は，電子のみならず，正孔の影響を受ける。
【０００８】
一方，ターンオフ速度が異なる２つのＩＧＢＴセルのコレクタ電流波形では，ターンオフが速いＩＧＢＴセル２の電流がＩＧＢＴセル１に集中するためで，電流が集中したＩＧＢＴセル１ではダイナミックアバランシェが発生し，ＩＧＢＴセルのコレクタ電流は所定付近で増大する。エレクトロマイグレーションの発生は，外周部のＩＧＢＴセルのターンオフと中央部のＩＧＢＴセルのターンオフ速度に関係し，また，ターンオフ速度はドリフト(ｎ-)層に蓄積されたホール密度に関係する。
【０００９】
ここで，従来の技術では，外周部のＩＧＢＴセル間隔を中央部のＩＧＢＴセル間隔より広げているため，正孔が抜けるｐ形ベース層の領域が少なくなり，外周部のｎ-基板に正孔が蓄積し易くなる。ｎ-基板に蓄積された正孔が多いほど電流が０Ａへ収束するまでのターンオフ時間が長くなるため，電流が外周部のＩＧＢＴセルで集中し，エレクトロマイグレーションが発生し易くなる。
【００１０】
このように，従来の技術の構造では，言い方を変えると，ｐ形ベース層がｎ形ソース層と共に間引かれるため，ターンオフ時におけるエミッタ電極の電流密度が高くなり易くなり，エレクトロマイグレーションが発生し易くなるという問題があった。
【００１１】
本発明は上述の点に鑑みなされたもので，その目的とするところは，圧接パッケージに封入されるＩＧＢＴチップにおいて，電流集中によるエミッタ電極のエレクトロマイグレーション発生を抑制できる半導体装置を提供することである。また，それを用いた電力変換装置を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために，本発明では，第１の電極と，第２の電極と，第１の電極と第２の電極の一方の電極と接続される第１導電形半導体基板と，ゲート電極と，前記ゲート電極の電圧印加に伴って荷電粒子を前記第１導電形半導体基板に注入する第1導電形ソース層と，前記荷電粒子の注入に際して正孔が流れる第２導電形ベース層を有し，前記第１の電極と前記第２の電極とを相対的に押圧することで電気的導通をとるように構成されており，前記第１の電極と前記第２のいずれかの電極の中央部側は所定の押圧力で押圧される圧縮域が形成されると共に，端部側は前記押圧力よりも小さいか或いは押圧されない非圧縮領域が形成されるものであって，前記非圧縮領域に相当する前記ゲート電極が前記圧縮領域に相当する前記ゲート電極よりも前記荷電粒子の注入量を小さくするように構成されるか，あるいは，前記非圧縮領域に相当する箇所での前記注入される正孔が抑制されるような構成を有するように構成した。
【００１３】
あるいは，より具体的には，アクティブ領域内に非圧接領域と圧接領域とを備えた半導体装置にあって，前記非圧接領域は，第1導電形半導体基板の主表面に等間隔に形成された第2導電形ベース層と，前記第2導電形ベース層の表面に断続的に形成された第1導電形ソース層と，前記第1導電形半導体基板と前記第1導電形ソース層に挟まれた前記第2導電形ベース層の表面にゲート酸化膜を介して形成されたゲート電極と，前記第2導電形ベース層および前記第1導電形ソース層の両方に電気的に接続され，且つ前記第1導電形ソース層の表面に形成された第1電極層とを備え，前記圧接領域は，前記非圧接領域の構造に加えて前記第1電極層の表面に第2電極層を備え，前記第1導電形半導体基板のもう一方の主表面には第2導電形エミッタ層と，前記第2導電形エミッタ層と電気的に接続し，且つ前記第2導電形エミッタ層の表面に形成された第3電極層を備え，前記第2電極層と前記第3電極層を層に垂直な方向から圧接することで外部と電気的導通を取るように構成された半導体装置において，前記非圧接領域における前記第1導電形ソース層が前記第2導電形ベース層の表面にしめる割合は，前記圧接領域の前記第1導電形ソース層が前記第2導電形ベース層の表面にしめる割合と比較して小さいことを特徴とする半導体装置として構成した。
【００１４】
また，本発明の電力変換装置は，入力端子と，前記入力端子に接続され，半導体スイッチング素子と半導体整流素子から構成される単位セルを複数直列接続したアームと，前記アームに接続される出力端子を備え，前記半導体スイッチング素子がオン・オフすることにより電力の変換をする電力変換装置において，前記半導体スイッチング素子または前記半導体整流素子の各々が，上記の構造であることを特徴とする。
【発明の効果】
【００１５】
本発明によれば，圧接パッケージに封入されるＩＧＢＴチップにおいて，電流集中によるエミッタ電極のエレクトロマイグレーション発生を抑制できる。また，アクティブ外周部での電流が低減されるため，サージ電流耐量やＲＢＳＯＡ耐量の向上できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１のＩＧＢＴ構造の一例を示す。
【図２】圧接向けＩＧＢＴの断面と，その動作を説明するための断面図である。
【図３】ターンオフの時間が異なるＩＧＢＴセルのコレクタ電流波形の比較を示した図で，シミュレーションで検討した結果である。
【図４】本発明の実施の形態２のＩＧＢＴ構造の一例を示す。
【図５】本発明の実施の形態３のＩＧＢＴ構造の一例を示す。
【図６】本発明の実施の形態４のＩＧＢＴ構造の一例を示す。
【図７】本発明の実施の形態５のＩＧＢＴ構造の一例を示す。
【図８】本発明の実施の形態６のＩＧＢＴ構造の一例を示す。
【図９】本発明の実施の形態７のＩＧＢＴ構造の一例を示す。
【図１０】本発明の実施の形態８のダイオード構造の一例を示す。
【図１１（ａ）】本実施の形態１から８で説明したＩＧＢＴまたはダイオードを適用したＭＭＣ回路の一例を示す。
【図１１（ｂ）】本実施の形態１から８で説明したＩＧＢＴまたはダイオードを適用した単位セル回路の一例を示す。
【図１２】参考例としてのＩＧＢＴを示す断面図である。
【図１３】本実施の形態１から８で説明したＩＧＢＴまたはダイオードを適用した電力変換用回路の一例を示す。
【発明を実施するための形態】
【００１７】
以下，図示した実施例に基づき本発明の半導体装置を詳細に説明する。なお，実施の形態を説明するための全図において，同一の部材には原則として同一の符号を付し，その繰り返しの説明は省略する。
（実施の形態１）
図1に，本発明の実施の形態１であるＩＧＢＴの断面構造を示す。図２をも参照しながら説明する。エミッタ電極を2層構造としたチップ断面で，厚膜化したエミッタ電極と薄いエミッタ電極との境界部分を示している。薄いエミッタ電極の下には，厚膜化したエミッタ電極と同様，ＩＧＢＴセルが幾つか設けられている。薄いエミッタ電極下のＩＧＢＴセルはｎ-基板１と，ｎ-基板１の一方の主表面に形成されたｐ形ベース層２と，ｐ形ベース層２の一部に形成されたｎ形ソース層３と，ｎ-基板１とｎ形ソース層３との間にあるｐ形ベース層２の表面にゲート酸化膜６を介して形成されたゲート電極７と，ｎ形ソース層３とｐ形ベース層２に接続された１層目エミッタ電極４と，ｎ-基板１のもう一方の主表面に形成されたｐ形エミッタ層９と，ｐ形エミッタ層９に接続されるコレクタ電極１０から構成される。ＩＧＢＴセルはゲート電極に5〜20Vの電圧を印加することで，ｎ形ソース層３からｎ-基板１に向かって電子が注入されオン状態となる。注入された電子量に応じてｐ形エミッタ層９からはｎ-基板１へ向かって正孔が注入され，注入された正孔はｐ形ベース層２を通って１層目エミッタ電極４へ流れる。
【００１８】
圧接ＩＧＢＴに搭載されるチップは，中央のアクティブ領域と外周のターミネーション領域から構成され，アクティブ領域に形成されるエミッタ電極を2層構造としている場合がある。2層構造とは，アルミニウムなどの電極材料を半導体チップ表面に2回成膜した構造のことで，選択的に膜厚を厚くすることで出来る。圧接パッケージに搭載されるチップの場合，厚膜化したエミッタ電極面のみがパッケージ内部に設けたポスト電極と圧接することで，外部と電気的に接続される。電極を2層構造とするメリットは2つある。1つはターミネーション領域のフィールドプレート電極を任意に薄くできるため，ターミネーション領域の高さをエミッタ電極の圧接面より低くできる点である。これにより，ポスト電極が位置ずれしてもターミネーション構造に接触することを回避できるため，ターミネーション構造の機械的破壊を防止できる。2つ目は，エミッタ電極の圧接面の面積をポスト電極より小さくできる点である。ポスト電極の端部では過大な圧力の偏りが発生するが，エミッタ電極の圧接面をポスト電極面より小さくすることで，エミッタ電極と接触することを回避できる。
【００１９】
ここで，本実施の形態１を説明するに際して，まず，本実施の形態１が明確となるように対照となる参考例を説明する。図１２に示したＩＧＢＴ構造では，ｐ形ベース層２がｎ形ソース層３と共に間引かれる。
【００２０】
ここで，ＩＧＢＴセルのコレクタ電流について説明すると，図３はターンオフ速度が異なる２つのＩＧＢＴセルのコレクタ電流の計算波形で，ターンオフが遅いセルをＩＧＢＴセル１，ターンオフが速いセルをＩＧＢＴセル２としている。ＩＧＢＴセル１のコレクタ電流は１．３μｓ付近で２ａ．ｕ．から５ａ．ｕ．へ増大している。原因はターンオフが速いＩＧＢＴセル２の電流がＩＧＢＴセル１に集中したためで，電流が集中したＩＧＢＴセル１ではダイナミックアバランシェが発生し，電流が５ａ．ｕ．まで増大している。エレクトロマイグレーションの発生を抑制するためには，外周部のＩＧＢＴセルのターンオフを中央部のＩＧＢＴセルより速くし，薄いエミッタ電極の電流密度を低くすることが必要である。
【００２１】
図12に示した例では，チップ外周部のｐ形ベース層2が間引かれているため，ｎ-基板1に蓄積されたホール密度が高く，ターンオフ時における薄いエミッタ電極の電流密度が高くなり易いという問題がある。
【００２２】
本実施の形態１のＩＧＢＴは，詳細は追って説明するが，圧接パッケージに封入されるＩＧＢＴチップにおいて，電流集中によるエミッタ電極のエレクトロマイグレーション発生を抑制でき，アクティブ外周部での電流が低減されるため，サージ電流耐量やＲＢＳＯＡ耐量の向上に対しても効果がある。アクティブ領域内に非圧接領域と圧接領域とを備えており，非圧接領域はｎ-基板１と，このｎ-基板１の主表面に等間隔に形成されたｐ形ベース層２と，ｐ形ベース層２の表面に断続的に形成されたｎ形ソース層３と，ｎ-基板１とｎ形ソース層３に挟まれたｐ形ベース層２の表面にゲート酸化膜６を介して形成されたゲート電極７と，ｐ形ベース層２およびｎ形ソース層３の両方に電気的に接続され，且つｎ形ソース層３の表面に形成された１層目エミッタ層４とを備え，圧接領域は，非圧接領域の構造に加えて1層目エミッタ電極４の表面に2層目エミッタ電極５を備え，ｎ-基板１のもう一方の主表面にはｐ形エミッタ層９と，ｐ形エミッタ層９と電気的に接続し，且つｐ形エミッタ層９の表面に形成されたコレクタ電極１０を備え，2層目エミッタ電極５とコレクタ電極１０を層に垂直な方向から圧接することで外部と電気的導通を取るように構成された半導体装置において，非圧接領域におけるｎ形ソース層３がｐ形ベース層２の表面にしめる割合は，圧接領域におけるｎ形ソース層３がｐ形ベース層２の表面にしめる割合と比較して小さいことを特徴としている。つまり，ｎ形ソース層３の幅が同じである場合，非圧接領域におけるｎ形ソース層３の奥行き方向の長さが占める割合（Ｌ２／Ｌ１）は，圧接領域におけるｎ形ソース層３の奥行き方向の長さが占める割合（Ｌ４／Ｌ３）と比較して小さいことを特徴としている。
【００２３】
図１に示した通り，本発明の第１の実施例では，非圧接領域のｎ形ソース層３の奥行き方向の長さの割合（Ｌ２／Ｌ１）を圧接領域での割合（Ｌ４／Ｌ３）と比較して小さくすることで，ｎ形ソース層３からｎ-基板１へ注入される電子を低減している。ｎ-基板１へ注入される電子が低減すると，ｐ形エミッタ層９から注入される正孔を低減できるため，非圧接領域のｎ-基板１に蓄積される正孔が低減できる。本発明の第１の実施例では，非圧接領域のＩＧＢＴセル(ｐ形ベース層２)の間隔を圧接領域と同じとしたため，非圧接領域における正孔の蓄積効果を参考例の構造（図１２）と比較して低減できる。これにより，非圧接領域に蓄積される正孔を更に低減できるため，非圧接領域のＩＧＢＴセルに流れる電流のターンオフ時間を圧接領域のＩＧＢＴセルと比較して短くでき，エミッタ電極のエレクトロマイグレーションの発生を抑制できる。
【００２４】
また，本発明の第１の実施例では，ｎ形ソース層３のホトマスク１枚を修正するだけで容易に非圧接領域の電子注入量を調節できる。参考例の構造（図１２）ではＩＧＢＴセルの間隔を変更するために，少なくともｎ形ソース層３・ｐ形ベース層２・ゲート電極７のホトマスク修正が必要となるため，従来と比較してマスク設計の時間とコストを短縮することができる。
【００２５】
以上のように，本発明の実施例１のＩＧＢＴでは，非圧接領域のｎ形ソース層３の奥行き方向の長さの割合（Ｌ２／Ｌ１）を圧接領域での割合（Ｌ４／Ｌ３）と比較して小さくし，更に非圧接領域のＩＧＢＴセルの間隔を圧接領域のＩＧＢＴセル間隔と同じとすることで，エミッタ電極のエレクトロマイグレーション発生を抑制できる。また，非圧接領域のコレクタ電流をｎ形ソース層３のホトマスク１枚のみで調節できるため，マスク設計の時間とコストを圧縮することができる。
【００２６】
尚，前記では非圧接領域のＩＧＢＴセルの間隔を圧接領域のＩＧＢＴセルの間隔と同じとしたが，非圧接領域のＩＧＢＴセルの間隔は圧接領域のＩＧＢＴセル間隔より狭くしても良い。ただし，単位面積当たりのｎ形ソース層３の密度は非圧接領域の方が疎となるように設計する必要がある。
【００２７】
このように，圧接パッケージに封入されるＩＧＢＴチップにおいて，電流集中によるエミッタ電極のエレクトロマイグレーション発生を抑制する効果がある。また，アクティブ外周部での電流が低減されるため，サージ電流耐量やＲＢＳＯＡ耐量の向上に対しても効果がある
（実施の形態２）
図４に，本発明の実施の形態２であるＩＧＢＴ構造を示す。
【００２８】
本発明の実施の形態２のＩＧＢＴは，電子注入が少ない領域１４(言い換えると，正孔の蓄積が少ない領域１４)は，ｎ-基板１の層に垂直な方向の長さ分，非圧接領域から圧接領域に向かって張り出していることを特徴としている。つまり，図４で示したＬ７を，ｎ-基板１の層に垂直な方向の厚さであるｔＷＦ，非圧接領域から圧接領域へ張り出させた構造である。こうすることで，圧接領域から回り込む電子電流を低減し，非圧接領域の正孔の蓄積を低減できる効果が大きい。
【００２９】
実施の形態２で示したＩＧＢＴ構造は実施の形態１に限定するものではなく，下記に示す実施の形態３〜７で示すＩＧＢＴ構造においても同様の効果がある。
（実施の形態３）
図５に，本発明の実施の形態３のＩＧＢＴ断面構造を示す。
【００３０】
実施の形態３に示すＩＧＢＴの特徴は，非圧接領域(薄いエミッタ電極下)のＩＧＢＴセルのしきい値電圧を圧接領域のＩＧＢＴセルより高くした点である。
【００３１】
このような構造にすることで，非圧接領域のＩＧＢＴセルは圧接領域のＩＧＢＴセルより速くｎ-基板１へ注入される電子電流をオフにすることが出来る。非圧接領域の電子電流が０Ａとなった後，コレクタ電流の一部は圧接領域へ流れ込むためターンオフ時にエミッタ電極に流れる電流を低減することができる。図５では，しきい値電圧をｐ形ベース層２の濃度で調節することを想定しているため，しきい値電圧が異なるＩＧＢＴセル２９のｐ形ベース層２にはｎ形ソース層３を設けていない。ＩＧＢＴセル２９にｎ形ソース層３を形成すると，注入される電子電流にアンバランスが生じ，スイッチング時に破壊し易くなる。
【００３２】
尚，非圧接領域のｎ形ソース層３はｐ形ベース層２の表面にしめる割合は圧接領域と比較して同等，もしくは小さければより効果がある。
（実施の形態４）
図６に，本発明の実施の形態４のＩＧＢＴ断面構造を示す。
【００３３】
実施の形態４に示すＩＧＢＴの特徴は，非圧接領域のＩＧＢＴセルにおいてｎ-基板１とゲート電極７との間に形成されたゲート絶縁膜６の膜厚のみを厚くした点である。
【００３４】
このような構造にすることで，非圧接領域のゲートの入力容量を低減できるため，圧接領域より速くｎ-基板１へ注入される電子電流をオフにすることが出来る。非圧接領域のＩＧＢＴセルが圧接領域より速くオフ状態となるため，非圧接領域の電流の一部が圧接領域へ流れ込み，ターンオフ時にエミッタ電極に流れる電流を低減することができる。
【００３５】
尚，非圧接領域のｎ形ソース層３はｐ形ベース層２の表面にしめる割合は圧接領域と比較して同等，もしくは小さければより効果がある。
（実施の形態５）
図７に，本発明の実施の形態５のＩＧＢＴ断面構造を示す。
【００３６】
実施の形態５に示すＩＧＢＴの特徴は，非圧接領域のＩＧＢＴセルにおいてｎ-基板１と向かい合うゲート電極７の一部を絶縁膜とした点である。
【００３７】
このような構造にすることで，実施の形態４と比較して非圧接領域のゲートの入力容量を更に低減できるため，圧接領域より速くｎ-基板１へ注入される電子電流をオフにすることが出来る。非圧接領域のＩＧＢＴセルが圧接領域より速くオフ状態となるため，非圧接領域の電流の一部が圧接領域へ流れ込み，ターンオフ時にエミッタ電極に流れる電流を低減することができる。
【００３８】
尚，非圧接領域のｎ形ソース層３はｐ形ベース層２の表面にしめる割合は圧接領域と比較して同等，もしくは小さければより効果がある。
（実施の形態６）
図８に，本発明の実施の形態６のＩＧＢＴ断面構造を示す。
【００３９】
実施の形態６に示すＩＧＢＴの特徴は，非圧接領域のｎ-基板１に局所的にライフタイムを短くした低ライフタイム領域１７を設けている点である。
【００４０】
このような構造とすることで，非圧接領域に蓄積されるキャリアが再結合して消滅する割合が高くなるため，非圧接領域のｎ-基板１に蓄積される正孔を低減することができる。低ライフタイム領域の形成には電子線，プロトン，ヘリウムやAuやPtなどの重金属を使用する。また，図８では１層目エミッタ電極４側のｎ−基板１に低ライフタイム領域１７を形成しているが，コレクタ電極１０側のｎ−基板１に形成しても非圧接領域のキャリアは低減するためより効果がある。
【００４１】
尚，非圧接領域のｎ形ソース層３はｐ形ベース層２の表面にしめる割合は圧接領域と比較して同等，もしくは小さければより効果がある。
（実施の形態７）
図９に，本発明の実施の形態７のＩＧＢＴ断面構造を示す。
【００４２】
実施の形態７に示すＩＧＢＴの特徴は，圧接領域のｎ-基板１とコレクタ電極１０との間にｐ形エミッタ層９を形成し，非圧接領域のｎ-基板１とコレクタ電極１０との間にｐ形エミッタ層９より不純物濃度が低い低濃度ｐ形エミッタ層２８を形成した点である。
【００４３】
このような構造とすることで，非圧接領域のｎ-基板１へ注入される正孔低減することができ，非圧接領域のＩＧＢＴセルのターンオフを圧接領域のＩＧＢＴセルと比較して速くすることができる。
【００４４】
尚，非圧接領域のｎ形ソース層３はｐ形ベース層２の表面にしめる割合は圧接領域と比較して同等，もしくは小さければより効果がある。
（実施の形態８）
図１０に，本発明の実施の形態８のダイオード構造を示す。
【００４５】
実施の形態８に示すダイオードは，アクティブ領域内に非圧接領域と圧接領域とを備えており，非圧接領域はｎ-基板１の主表面に選択的に形成されたｐ形拡散層２３と，ｐ形拡散層２３と電気的に接続され，且つｐ形拡散層２３の表面に形成された１層目アノード電極１９とを備え，圧接領域は，非圧接領域の構造に加えて１層目アノード電極１９の表面に２層目アノード電極２０を備え，ｎ-基板１のもう一方の主表面にはｎ形高濃度不純物層２２と，ｎ形高濃度不純物層２２と電気的に接続し，且つｎ形高濃度不純物層２２の表面に形成されたカソード電極２１を備え，２層目アノード電極２０とカソード電極２１を層に垂直な方向から圧接することで外部と電気的導通を取るように構成された半導体装置において，非圧接領域のｎ-基板１に局所的にライフタイムを短くした低ライフタイム領域１７を設けていることを特徴としている。
【００４６】
このような構造とすることで，ダイオードにおいても非圧接領域で集中する電流を低減することができるため，リカバリ時におけるエレクトロマイグレーションの発生を抑制できる。
【００４７】
ダイオードは，アノード電極１９とカソード電極２１との間に外部から電圧を印加することでオン状態となる。オン状態ではｐ形拡散層２３から正孔が，ｎ形高濃度不純物層２２から電子が注入されるため，ｎ−基板１には電子と正孔が蓄積される。逆電圧を印加して電流を遮断状態にするためには，ｎ−基板１に蓄積された正孔をｐ形拡散層２３へ，電子をｎ形高濃度不純物層２２へ逆流させ排出しなければならない(リバースリカバリ)。特に非圧接領域のｐ形拡散層２３は，絶縁膜１３下に蓄積された正孔が集中して排出されるため，ｎ-基板１に蓄積された正孔低減が重要となる。
【００４８】
実施の形態８で示した構造により，非圧接領域に蓄積されるキャリアが再結合して消滅する割合が高くなるため，非圧接領域のｎ-基板１に蓄積される正孔を低減することができる。低ライフタイム領域の形成には電子線，プロトン，ヘリウムやAuやPtなどの重金属を使用する。
（実施の形態９）
図１１は，上述した各実施の形態のＩＧＢＴまたはダイオードを採用した電力変換装置を示す回路図である。
【００４９】
図１１（ａ）はＭＭＣの回路図を示しており，１０１から１０３に各相アーム，１０４に入力端子，１０５に出力端子，１０６にＩＧＢＴなどのスイッチング素子から構成される単位セルを示している。図１１（ｂ）に示す実施の形態１０は単位セルの回路構成例で，１０７にゲート駆動回路，１０８にＩＧＢＴ，１０９にダイオードであり，ＭＭＣ回路内の単位セル１０６に本実施の形態１から８で説明したＩＧＢＴまたはダイオードを適用して電力変換装置を構成している。
【００５０】
上述した各実施の形態のＩＧＢＴまたはダイオードを電力変換装置に適用することで，電力変換装置の高信頼化が実現出来る。
【００５１】
尚，本実施の形態ではＭＭＣ回路について説明したが，コンバータやチョッパ，図１３に示したようなインバータ等のその他の電力変換装置についても同様の効果が得られる。
【００５２】
以上，本発明者によってなされた発明を，発明の実施の形態に基づき具体的に説明したが，本発明は前記実施の形態に限定されるものではなく，その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５３】
例えば，実施の形態１のゲート電極はプレーナ型ではなくトレンチ型としてもよく，そのゲートはストライプ状やメッシュ状に配置してもよい。また，実施の形態４と５ではゲート入力容量を低減できる構造を示したが，非圧接領域のゲート電極の表面に金属層を形成したメタルゲートとし，ゲート抵抗低減により非圧接領域のターンオフ時間を制御してもよい。
【００５４】
また，例えば，前記実施の形態の半導体材料は，シリコンでもシリコンカーバイドでも良く，他の半導体装置にも広く適用することができる。
【００５５】
本発明は，半導体装置およびそれを用いた電力変換装置に関するもので，特にＩＧＢＴとそれを用いた電力変換装置に関するものである。
【符号の説明】
【００５６】
1：ｎ-基板 
2：ｐ形ベース層 
3：ｎ形ソース層 
4：1層目エミッタ電極 
5：2層目エミッタ電極 
6：ゲート酸化膜 
7：ゲート電極 
8：ｎバッファ層 
9：ｐ形エミッタ層 
10：コレクタ電極
11：ＩＧＢＴチップ 
12：ゲートパット 
13：絶縁膜 
14：電子注入が少ない領域 
15：電子注入が多い領域 
16：しきい値電圧が高いＩＧＢＴセル 
17：低ライフタイム領域 
18：ダイオードチップ 
19：1層目アノード電極 
20：2層目アノード電極 
21：カソード電極 
22：ｎ形高濃度不純物層 
23：ｐ形拡散層 
24：電子 
25：正孔 
26：ポスト電極 
27：ＩＧＢＴセル 
28：低濃度ｐ形エミッタ層 
29：しきい値電圧が異なるＩＧＢＴセル 
101：ｕ相アーム 
102：ｖ相アーム 
103：ｗ相アーム 
104：入力端子 
105：出力端子 
106：単位セル 
107：ゲート駆動回路 
108：圧接ＩＧＢＴ 
109：圧接ダイオード 
110：コンデンサ 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１（ａ）】
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【図１１（ｂ）】
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【図１２】
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【図１３】
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