(57)【要約】【課題】半導体基板と一体的にキャパシタが構成される半導体装置及びその製造方法に関し、半導体基板の厚さ方向と交差する方向に沿って電極部を対向配置し、且つ、それら電極部間の幅をより狭くすることが可能な技術を提供する。【解決手段】  半導体基板１２において、上方に突出するバーズヘッド１５ｃが構成されたＬＯＣＯＳ酸化膜１５を形成し、バーズヘッド１５ｃ及びバーズヘッド１５ｃの周囲部分を覆うようにポリシリコン層１６を形成する。そして、ＬＯＣＯＳ酸化膜１５及びポリシリコン層１６に対する熱処理を行い、ＬＯＣＯＳ酸化膜１５とポリシリコン層１６との間に収縮状態又は膨張状態の差を生じさせることで、ポリシリコン層１６におけるバーズヘッド１５ｃの近傍位置に亀裂を生じさせ、ポリシリコン層１６を複数の電極部１６ｄ，１６ｅに分断する。それら電極部１６ｄ，１６ｅの間に電極間絶縁部１８を埋め込むことでキャパシタ１１を構成する。【選択図】図４
2016004897.tif 000002
【特許請求の範囲】
【請求項１】
板厚方向の一方側に上面が構成され、他方側に下面が構成されてなる半導体基板（１２）の上面側に絶縁体層（１３，１５）を形成する工程と、
前記絶縁体層の上側に前記絶縁体層とは熱膨張係数が異なる導電性材料を層状に配置すると共に、当該導電性材料に凹状部又は凸状部からなる応力集中部（２０）を設けた構成で電極層（１６）を形成する工程と、
前記電極層（１６）を形成する工程によって形成された前記絶縁体層及び前記電極層に対して熱処理を行い、前記絶縁体層と前記電極層との間に収縮状態又は膨張状態の差を生じさせることで、前記電極層における前記応力集中部寄りの位置に亀裂を生じさせ、前記電極層を複数の電極部（１６ｄ，１６ｅ）に分断する工程と、
前記電極層を分断する工程によって分断された複数の前記電極部の間に絶縁性材料を配置することで複数の前記電極部を電気的に絶縁する電極間絶縁部（１８）を形成する工程と、
を含むことを特徴とする半導体装置（１）の製造方法。
【請求項２】
前記絶縁体層を形成する工程では、当該絶縁体層の上面部に突起部（２６）を部分的に形成し、
前記電極層を形成する工程では、前記絶縁体層の上側において前記突起部を覆うように前記導電性材料を層状に配置し、前記突起部の頂部又は前記突起部の基端部の少なくともいずれかに沿うように前記絶縁体層に対して凹状又は凸状となる前記応力集中部を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁体層を形成する工程では、前記突起部を含んだ段差部が端部に配置されてなるＬＯＣＯＳ酸化膜（１５）を前記絶縁体層として形成し、
前記電極層を形成する工程では、前記ＬＯＣＯＳ酸化膜に形成された前記段差部を覆うように前記導電性材料を層状に配置することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記電極層を複数の前記電極部に分断する工程では、前記電極層を形成する工程によって積層された前記電極層と前記絶縁体層とに対して熱酸化を行い、少なくとも前記電極層の界面部に酸化膜（１７）を形成することで、前記絶縁体層と前記電極層との間に収縮状態又は膨張状態の差を生じさせることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記電極層を形成する工程では、層状に配置される前記導電性材料の側面部に前記応力集中部としての切欠部（１６ｊ，１６ｋ）を形成することを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記電極間絶縁部を形成する工程では、前記電極層を分断する工程によって分断された複数の前記電極部（１６ｄ，１６ｅ）の間に、熱酸化法又はＣＶＤ法によって絶縁性材料を配置し、複数の前記電極部（１６ｄ，１６ｅ）を電気的に絶縁する電極間絶縁部（１８）を形成することを特徴とする請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
板厚方向の一方側に上面が構成され、他方側に下面が構成されてなる半導体基板（１２）と、
前記半導体基板の上面側に形成される絶縁体層（１３，１５）と、
前記絶縁体層とは熱膨張係数が異なる導電性材料が前記絶縁体層の上側を層状に覆うように配置され且つ一部が凹状又は凸状の応力集中部（２０）として構成された電極層（１６）が、前記応力集中部寄りの位置に生じた亀裂によって分断されてなる複数の電極部（１６ｄ，１６ｅ）と、
複数の前記電極部の間に配置される絶縁性材料により、これら複数の前記電極部を電気的に絶縁状態とする電極間絶縁部（１８）と、
を有することを特徴とする半導体装置（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関するものである。
【背景技術】
【０００２】
半導体基板上にキャパシタを作り込む技術として、例えば特許文献１のようなものが提供されている。この特許文献１で開示されるキャパシタは、半導体基板３の表面上に形成した第１のｐｏｌｙ−Ｓｉ層２２をフォトリソグラフィ技術及びエッチング技術を用いてパターニングすることで下部電極４を形成している。そして、誘電体層５上に形成された第２のｐｏｌｙ−Ｓｉ層２５をパターニングすることで、上部電極６を形成しており、下部電極４、誘電体層５、上部電極６の順に上下に積層された構造となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１４０２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１で開示される半導体装置は、作り込まれるキャパシタが上下に積層した構造であるため、当該キャパシタの積層方向、即ち半導体基板の板厚方向において装置サイズが大きくなるという問題がある。従って、上下方向の厚さを抑えたい場合には、このような積層構造のキャパシタを採用することは不利になる。
【０００５】
この問題を解決する方法としては、上下方向と交差する所定の横方向に沿って電極を対向させる構造でキャパシタを作り込む方法が考えられる。例えば、半導体基板上に形成された導体層の一部（中間部）をエッチングによって除去することで導体層を分断し、除去された部分に誘電体層を埋め込むことで、横方向に対向する電極間に誘電体層を配置してなる横型のキャパシタを形成することができる。しかしながら、このような方法でキャパシタを形成する場合、電極層のパターニングを行う際に既存のフォトリソグラフィ技術及びエッチング技術を用いることになり、除去される部分の幅（即ち、電極間の幅）は、フォトリソグラフィの解像度や、エッチング装置の性能に依存することになる。そして、現在の技術では、極めて狭い間隔で導体層を除去することは技術的難易度が高く、その結果、電極間の幅（即ち、誘電体層の幅）が大きくなりやすいという問題がある。
【０００６】
本発明は、上述した課題を解決するためのものであり、半導体基板と一体的にキャパシタが構成される半導体装置及びその製造方法に関し、半導体基板の厚さ方向と交差する方向に沿って電極部を対向配置し、且つ、それら電極部間の幅をより狭くすることが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１の発明は、
板厚方向の一方側に上面が構成され、他方側に下面が構成されてなる半導体基板（１２）の上面側に絶縁体層（１３，１５）を形成する工程と、
前記絶縁体層の上側に前記絶縁体層とは熱膨張係数が異なる導電性材料を層状に配置すると共に、当該導電性材料に凹状部又は凸状部からなる応力集中部（２０）を設けた構成で電極層（１６）を形成する工程と、
前記電極層（１６）を形成する工程によって形成された前記絶縁体層及び前記電極層に対して熱処理を行い、前記絶縁体層と前記電極層との間に収縮状態又は膨張状態の差を生じさせることで、前記電極層における前記応力集中部寄りの位置に亀裂を生じさせ、前記電極層を複数の電極部（１６ｄ，１６ｅ）に分断する工程と、
前記電極層を分断する工程によって分断された複数の前記電極部の間に絶縁性材料を配置することで複数の前記電極部を電気的に絶縁する電極間絶縁部（１８）を形成する工程と、
を含むことを特徴とする。
【発明の効果】
【０００８】
請求項１の方法では、熱膨張係数が異なる材料によって構成された絶縁体層及び電極層に対して熱処理し、絶縁体層と電極層との間に収縮状態又は膨張状態の差を生じさせることで、電極層における応力集中部寄りの位置に亀裂を生じさせ、電極層を複数の電極部に分断する。そして、分断された電極部の間に絶縁性材料を配置することで電極間絶縁部を形成している。
この方法によれば、半導体基板の上方にキャパシタを配置した半導体装置を製造する上で、キャパシタの上下方向のサイズを抑えやすくなる。しかも、複数の電極部を形成する際に、電極層に亀裂を生じさせて分断する方法を用いているため、エッチング等の除去処理によって電極層を分断する方法と比べ、分断後の電極部間幅を狭くしやすくなる。
【図面の簡単な説明】
【０００９】
【図１】図１（Ａ）は、第１実施形態に係る半導体装置の一部を概略的に例示する断面概略図であり、図１（Ｂ）は、その一部を平面視した様子を概略的に示す平面図である。
【図２】図２は、第１実施形態に係る半導体装置を製造する際に順次行われる各工程を説明する説明図である。
【図３】図３は、第１実施形態に係る半導体装置を製造する際に順次行われる各工程を説明する説明図であり、図２の工程に続く工程を説明する図である。
【図４】図４は、第１実施形態に係る半導体装置を製造する際に順次行われる各工程を説明する説明図であり、図３の工程に続く工程を説明する図である。
【図５】図５は、図４（Ａ）の構成を平面視した様子を概略的に示す平面図である。
【図６】図６（Ａ）は、図４（Ａ）の構成に関し、図４（Ａ）の切断面と直交する方向の切断面を概略的に示す断面概略図であり、図６（Ｂ）は、図４（Ｂ）の構成に関し、図４（Ｂ）の切断面と直交する方向の切断面を概略的に示す断面概略図であり、図６（Ｃ）は、図４（Ｃ）の構成に関し、図４（Ｃ）の切断面と直交する方向の切断面を概略的に示す断面概略図である。
【図７】図７は、図４（Ａ）に示す構成をより広い範囲で概略的に示す断面概略図である。
【図８】図８は、第１実施形態の第１変更例に係る半導体装置を製造する際に順次行われる各工程を説明する説明図である。
【図９】図９は、第１実施形態の第１変更例に係る半導体装置を製造する際に順次行われる各工程を説明する説明図であり、図８の工程に続く工程を説明する図である。
【図１０】図１０は、図８（Ｄ）に示す構成をより広い範囲で概略的に示す断面概略図である。
【図１１】図１１は、第２実施形態に係る半導体装置の一部を概略的に例示する断面概略図である。
【図１２】図１２（Ａ）は、図１１の半導体装置を製造する工程の一部を説明する説明図であり、図１２（Ｂ）は、図１２（Ａ）の構成を平面視した様子を概略的に示す平面図である。
【図１３】図１３は、第２実施形態に係る半導体装置を製造する際に順次行われる各工程を説明する説明図であり、図１２の工程に続く工程を説明する図である。
【図１４】図１４は、第３実施形態に係る半導体装置の具体的構成を概略的に示す断面概略図である。
【図１５】図１５は、第３実施形態に係る半導体装置を製造する際に順次行われる各工程を説明する説明図である。
【図１６】図１６（Ａ）は、第４実施形態に係る半導体装置の一部を概略的に例示する断面概略図であり、図１６（Ｂ）は、その一部を平面視した様子を概略的に示す平面図であり、図１６（Ｃ）は、その一部のＦ−Ｆ位置での切断面を概略的に示す断面概略図である。
【図１７】図１７（Ａ）は、第４実施形態に係る半導体装置を製造する際の一部工程を説明する説明図であり、図１７（Ｂ）は、図１７（Ａ）の構成を平面視した様子を概略的に示す平面図である。
【図１８】図１８は、第４実施形態に係る半導体装置の動作を説明する説明図であり、図１８（Ａ）は、浮遊ゲート電極に電子が注入する前の状態でのデータの読み取りの様子を説明する図であり、図１８（Ｂ）は、浮遊ゲート電極に電子が注入された状態でのデータの読み取りの様子を説明する図である。
【発明を実施するための形態】
【００１０】
[第１実施形態]
以下、第１実施形態について、図面を参照して説明する。
（半導体装置の構成）
まず、図１等を参照し、第１実施形態の代表例に係る半導体装置１の構成について説明する。本実施形態に係る半導体装置１は、図１（Ａ）に示すように、２つの電極部１６ｄ，１６ｅが電極間絶縁部１８によって電気的に絶縁されてなるキャパシタ１０が半導体基板１２の上方に設けられた構成となっている。このキャパシタ１０は、様々な用途に適用でき、例えば、ＡＤ変換回路や、容量電圧変換回路などに適用することができる。なお、図１（Ａ）では、半導体装置１における半導体基板１２の表層部近傍の断面を概略的に示しており、図１（Ｂ）は、その部分の平面構造を概略的に示している。これら図１（Ａ）（Ｂ）では、開示される領域以外（ＬＯＣＯＳ酸化膜１５及び酸化膜１７の上方側の領域や、半導体基板１２の下方側領域、左右側方の領域など）は省略して示している。本構成に係る半導体装置１は、図１のようなキャパシタ１０を備えていればよく、キャパシタ１０以外の構成は、公知の様々な構成とすることができる。例えば、半導体装置１は、キャパシタ１０の近傍に、後述する図１４のようなＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）が形成されていてもよく、後述する図１６のようなメモリデバイスが構成されていてもよい。
【００１１】
半導体装置１は、図１（Ａ）に示すように、少なくとも、シリコン基板などからなる半導体基板１２と、当該半導体基板１２上に形成されるＳｉＯ２などからなる酸化膜１３及びＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化膜１５と、電気的に絶縁された複数の導電性材料からなる電極部１６ｄ，１６ｅと、複数の電極部１６ｄ，１６ｅを絶縁するために埋め込まれる絶縁体（例えば、ＳｉＯ２など）からなる電極間絶縁部１８とを備えている。
【００１２】
本構成では、図１（Ａ）に示すように、半導体基板１２の厚さ方向（板厚方向）を上下方向とし、その厚さ方向においてキャパシタ１０が形成される側の面を上面１２ｆ、その上面１２ｆとは反対側の面を下面（裏面）とする。即ち、半導体基板１２の厚さ方向において、キャパシタ１０が形成される側を上方とし、それとは反対側を下方とする。更に、上記上下方向と直交する所定方向を左右方向（横方向）とし、上下方向及び左右方向（横方向）と直交する方向を前後方向とする。なお、以下の例では、長手状に構成されるポリシリコン層１６の長手方向を左右方向とし、分断された電極部１６ｄと電極部１６ｅとが並ぶ方向が左右方向となっている。そして、左右方向に並ぶ電極部１６ｄ、電極部１６ｅにおいて電極部１６ｄ側を左側、電極部１６ｅ側を右側としている。また、上下方向及び左右方向と直交する前後方向において、図１（Ｂ）で示す紙面下方側を後方とし、図１（Ｂ）で示す紙面上方側を上側とする。
【００１３】
半導体基板１２は、公知のシリコン基板として構成され、板厚方向の一方側に上面１２ｆが構成され、他方側に下面１２ｇ（裏面）が構成されている。なお、本構成では、半導体基板１２における上方側の界面（半導体基板１２と当該半導体基板１２以外の他の領域との境界面）を上面１２ｆとする。また、半導体基板１２における下方側の界面（半導体基板１２と当該半導体基板１２以外の他の領域との境界面）を下面１２ｇとする。
【００１４】
酸化膜１３及びＬＯＣＯＳ酸化膜１５は、半導体基板１２の上面側に形成される「絶縁体層」の一例に相当する。このうち、酸化膜１３は、例えば、ＳｉＯ２によって構成され、半導体基板１２の上側の一部の領域に形成されている。具体的には、キャパシタ１０の下方におけるＬＯＣＯＳ酸化膜１５の外側領域において、ＬＯＣＯＳ酸化膜１５のバーズビーク１５ｄの先端部に連結された形で酸化膜１３が形成されている。
【００１５】
ＬＯＣＯＳ酸化膜１５は、例えばＳｉＯ２によって構成され、図１（Ａ）に示すように、半導体基板１２の上面１２ｆ側において半導体基板１２を部分的に覆うように形成されている。なお、図１（Ａ）の例では、半導体基板１２におけるＬＯＣＯＳ酸化膜１５及び酸化膜１３との境界面が上面１２ｆとなっている。ＬＯＣＯＳ酸化膜１５は、このＬＯＣＯＳ酸化膜１５の中央側において所定の膜厚で厚く構成された酸化部分１５ａと、ＬＯＣＯＳ酸化膜１５の端部側に形成されたバーズビーク１５ｄと、バーズビーク１５ｄにおいて、上方に突出するように形成されたバーズヘッド１５ｃとを備えている。
【００１６】
酸化部分１５ａは、電極部１６ｄ，１６ｅの直下領域から外れた領域において酸化膜１３の膜厚よりも厚い膜厚（例えば、５００ｎｍ〜７００ｎｍの厚さ）で形成されている。また、バーズビーク１５ｄは、酸化部分１５ａの右側に連続する酸化部分として、酸化部分１５ａ及び酸化膜１３に繋がように形成されている。このバーズビーク１５ｄは、図１（Ａ）に示すように、上下方向と平行な所定平面方向（図１の例では、左右方向と平行な平面方向）に沿った切断面における断面形状が略三角形状となっており、具体的には、酸化部分１５ａから酸化膜１３に近づくにつれて厚さ（上下方向の長さ）が小さくなるような先細り構造で形成されている。バーズヘッド１５ｃは、バーズビーク１５ｄと連続する酸化部分として上方に突出する構成となっており、このバーズヘッド１５ｃが突起部２６となっている。突起部２６に相当するバーズヘッド１５ｃは、少なくとも酸化膜１３の上面部１３ａよりも上方に突出し、且つ、酸化部分１５ａの上面部１５ｂよりも上方に突出した構成となっている。具体的には、例えば上記酸化部分１５ａの上面部１５ｂからの高さが１００ｎｍ〜２００ｎｍの高さとなっている。また、図１（Ａ）に示すように、突起部２６に相当するバーズヘッド１５ｃは、上下方向と平行な所定平面方向（図１の例では、左右方向に沿った平面方向）に沿った切断面における断面形状が略三角形状となっており、上方に向かうにつれて左右方向の幅が小さくなるように形成されている。
【００１７】
このように、本構成では、絶縁体層（酸化膜１３及びＬＯＣＯＳ酸化膜１５）の上面部に突起部２６が部分的に形成され、突起部２６を含んでなる段差部２８（酸化部分１５ａの上面部１５ｂ、突起部２６（バーズヘッド１５ｃ）、酸化膜１３の上面部１３ａによって構成される段差状の部分）がＬＯＣＯＳ酸化膜１５の端部に配置された構成となっている。
【００１８】
複数の電極部１６ｄ，１６ｅは、絶縁体層（酸化膜１３及びＬＯＣＯＳ酸化膜１５）とは熱膨張係数が異なる導電性材料（例えばポリシリコン）が亀裂によって分断されてなるものである。具体的には、後述する製造工程（図４等）において、酸化膜１３及びＬＯＣＯＳ酸化膜１５の上側において突起部２６の頂部（バーズヘッド１５ｃの頂部）及び突起部２６の基端部（バーズヘッド１５ｃと酸化膜１３の境界部分１５ｅ）を層状に覆うように（即ち、絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）においてバーズヘッド１５ｃ及びその周囲部分に形成された段差部２８を覆うように）導電性材料（例えばポリシリコン）を配置している。そして、このような配置状態のときに、導電性材料の外面（界面）の一部が凹状又は凸状となるような応力集中部（図４等で示す例では、応力集中部２０）を形成している（図４（Ａ））。そして、このように積層された電極層（分断前の導電性材料層に相当するポリシリコン層１６）及び絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）に対して熱酸化を行い、絶縁体層と電極層との間に収縮状態又は膨張状態の差を生じさせ、応力集中部２０寄りの位置に亀裂を生じさせることで、複数の電極部１６ｄ，１６ｅが形成されるようになっている。
【００１９】
これら電極部１６ｄ，１６ｅは、キャパシタ１０の各電極として機能する部分であり、一方の電極部１６ｄは、バーズヘッド１５ｃの左右方向一方側（具体的には酸化部分１５ａ側）の傾斜部分の中腹からバーズビーク１５ｄの右側端部に亘って上方側から覆う構成となっている。即ち、電極部１６ｄは、バーズヘッド１５ｃの頂上部を挟んでその頂上部の左右に跨る構成で配置されている。また、他方の電極部１６ｅは、酸化膜１３を上方側から覆う構成であり、バーズビーク１５ｄの右側端部（酸化膜１３との接続部分）の上方に位置する底縁部１６ｂから、当該底縁部１６ｂよりも右上方に位置する上縁部１６ｃに向かって高位置となる傾斜部分を有する。即ち、電極部１６ｅにおける電極部１６ｄ側の面Ｆ１は、上下方向に対して傾斜し、且つ左右方向に対しても傾斜した面となっている。また、電極部１６ｄにおける電極部１６ｅ側の面Ｆ２は、例えば面Ｆ１と略平行になるように面Ｆ１に沿って配置されており、これら面Ｆ１と面Ｆ２の間に、電極間絶縁部１８が配置されている。
【００２０】
電極間絶縁部１８は、ＳｉＯ２などの公知の絶縁性材料によって構成されると共に、複数の電極部１６ｄと電極部１６ｅの間に配置され、これら複数の電極部１６ｄと電極部１６ｅとを電気的に絶縁状態とするように機能する。図１（Ａ）の例では、電極間絶縁部１８は、傾斜状態（具体的には、層の向きが上下方向に対して傾斜し、且つ左右方向に対しても傾斜した向きとなる傾斜状態）となるように面Ｆ１と面Ｆ２の間に層状に配置されている。また、電極部１６ｄ，１６ｅの外面部を覆うように酸化膜１７（例えば、ＮＳＧ（Non-doped Silicate Glass）膜など）も形成されている。
【００２１】
（半導体装置の製造方法）
次に、半導体装置１の製造方法について、図２〜図７を参照して説明する。
まず、半導体基板１２を準備する。この半導体基板１２は、例えば、薄板円盤形状（すなわちウェハ形状）に構成された基板面を有する公知のシリコン基板を用いる。そして、例えば、この半導体基板１２に対して熱酸化を行うことにより当該半導体基板１２の表層側の一部を酸化膜（ＳｉＯ２）１３として形成し、半導体基板１２の上面１２ａ側が酸化膜（ＳｉＯ２）１３によって覆われた構成とする（図２（Ａ）参照）。なお、半導体基板１２上の酸化膜１３は、例えば、２０〜５０ｎｍの厚さで形成する。
【００２２】
図２（Ａ）のように半導体基板１２の上面１２ａ側に酸化膜１３を形成した後には、その酸化膜１３の上方側の表面に対して、ＣＶＤ（Chemical Vapor Deposition）法などを用いて窒化膜（ＳｉＮ）１４を形成する（図２（Ｂ）参照）。この窒化膜１４は、例えば、１００〜２００ｎｍの厚さで形成する。そして、図２（Ｂ）のように、半導体基板１２上の酸化膜１３を覆うように窒化膜１４を形成した後には、フォトリソグラフィ技術により所定形状でパターンニングされたレジスト膜２２を窒化膜１４上に形成する（図２（Ｃ）参照）。このレジスト膜２２は、例えば、感光性樹脂をスピンコートなどによって塗布し、所定形状のマスクを介して露光し、現像処理などを行うことでパターニングすることができる。さらに、図２（Ｃ）のように形成したレジスト膜２２をマスクとして、窒化膜１４におけるレジスト膜２２によって覆われていない非マスク領域をエッチングにより除去し、窒化膜１４において酸化膜１３を露出させる開口部を形成する（図２（Ｄ）参照）。その後、レジスト膜２２を除去する。
【００２３】
図２（Ｄ）のような構成からレジスト膜２２を除去した後には、その除去後の構成に対し、窒化膜１４をマスクとするエッチングを行うことで酸化膜１３の一部を除去する（図３（Ａ）参照）。そして、図３（Ａ）のような構成に対し、半導体基板１２の露出領域の上面１２ａ側をエッチングにより除去し、半導体基板１２を、例えば１００〜２００ｎｍの深さまで掘り下げる（図３（Ｂ）参照）。このようなエッチングがなされると、図３（Ｂ）のように、半導体基板１２における露出部分の上面１２ｃ（掘り下げられた後の上面）の高さが窒化膜１４によって被覆される領域の上面１２ｄの高さよりも低い位置となるような段差構造で、下方に凹むリセス部分（窪み部）１２ｅが形成される。このリセス部分（窪み部）１２ｅは、リセスＬＯＣＯＳ法によってＬＯＣＯＳ酸化膜を形成するための窪みとして利用される。なお、ここでの酸化膜１３や半導体基板１２のエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）法などの公知の異方性エッチング法を用いる。
【００２４】
図３（Ｂ）のように構成した後には、半導体基板１２のリセス部分１２ｅにおける上面１２ｃ側の表層部（図３（Ｂ）参照）を選択的に熱酸化することにより、半導体基板１２の上側にＬＯＣＯＳ酸化膜１５を形成する（図３（Ｃ）参照）。具体的には、図３（Ｂ）のような構成において、窒化膜１４をマスクとし、半導体基板１２における窒化膜１４に覆われていない部分の表層部を局所的に熱酸化することで、その局所的部分にシリコン酸化膜（ＳｉＯ２）からなるＬＯＣＯＳ酸化膜１５を形成する。このＬＯＣＯＳ酸化膜１５を形成する工程は、「半導体基板の上面側に絶縁体層を形成する工程」の一例に相当し、具体的には、突起部２６を含んだ段差部２８が端部に配置されてなるＬＯＣＯＳ酸化膜１５を絶縁体層として形成している。
【００２５】
本製造方法で用いられるリセスＬＯＣＯＳ法では、半導体基板１２における窒化膜１４に覆われていない部分の表層部を局所的に熱酸化したときに、リセス部分１２ｅの中央部付近においてある程度の厚さとなるようにＬＯＣＯＳ酸化膜１５（フィールド酸化膜）が成長する。更に、ＬＯＣＯＳ酸化膜１５（フィールド酸化膜）は、窒化膜１４の下方に入り込むようにも成長する。このような成長により、窒化膜１４の下方から離れた露出部分（半導体基板１２のリセス部分１２ｅの中央側）には所定の厚さ（例えば、５００〜７００ｎｍの厚さ）の酸化部分１５ａ（ＬＯＣＯＳ酸化膜１５の一部）が形成され、窒化膜１４寄りの位置（具体的には、窒化膜１４におけるＬＯＣＯＳ酸化膜１５側の端部の下方位置）には、この酸化部分１５ａに連続するようにバーズビーク１５ｄ及びバーズヘッド１５ｃが形成される（図３（Ｃ）参照）。
【００２６】
バーズビーク１５ｄは、図３（Ｃ）に示すように、上下方向及び左右方向（上下方向と直交する所定方向）に沿った切断面での断面形状が略三角形状となっており、酸化膜１３に近づくにつれて（即ち、リセス部分１２ｅから離れるにつれて）、厚さ（上下方向の長さ）が小さくなるような先細り構造で形成される。また、バーズヘッド１５ｃは、バーズビーク１５ｄと連続する酸化部分として上方に突出するように形成される。このバーズヘッド１５ｃは、例えば、ＬＯＣＯＳ酸化膜１５における酸化部分１５ａ（窒化膜１４の直下領域から外れた外側領域での酸化部分）の上面部１５ｂに対して１００ｎｍ〜２００ｎｍの高さとなるように形成される。具体的には、バーズヘッド１５ｃは、図３（Ｃ）に示すように、上下方向及び左右方向（上下方向と直交する所定方向）に沿った切断面での断面形状が略三角形状をなし且つ上方に向かうにつれて左右方向の長さが小さくなるように形成される。そして、このようにＬＯＣＯＳ酸化膜１５を形成した後には、図３（Ｄ）に示すように、窒化膜１４をエッチング処理によって除去する。このように、本製造方法では、絶縁体層を形成する工程において、突起部２６を含んだ段差部２８が上面部の端部に配置されてなるＬＯＣＯＳ酸化膜１５を形成している。具体的には、窒化膜１４から外れた酸化部分１５ａの上面部１５ｂと、突起部２６（バーズヘッド１５ｃ）と、酸化膜１３の上面部１３ａとによって構成される段差状の部分が段差部２８に相当している。そして、この段差部２８には、突起部２６（バーズヘッド１５ｃ）の頂部付近からなる凸部と、突起部２６の基端部付近（具体的には、突起部２６の突起の根元となる酸化膜１３と突起部２６との境界部分１５ｅの付近）の凹部とが含まれている。
【００２７】
図３（Ｄ）のように構成した後には、ＬＯＣＯＳ酸化膜１５及び酸化膜１３の上方側において、バーズヘッド１５ｃ及び当該バーズヘッド１５ｃの周囲部分を覆うように、ポリシリコン層１６を形成する（図４（Ａ）、図５）。なお、図５の構成は、図３（Ｄ）のように構成した後、ＬＯＣＯＳ酸化膜１５及び酸化膜１３の上方側にポリシリコン層１６を層状に配置した一例を示す説明図である。また、図４（Ａ）の断面図は、図５のＢ−Ｂ断面を示すものである。
【００２８】
ポリシリコン層１６を形成する工程は、「電極層を形成する工程」の一例に相当し、絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）の上側に絶縁体層とは熱膨張係数が異なる導電性材料（例えばポリシリコン）を層状に配置すると共に、当該導電性材料に凹状部又は凸状部からなる応力集中部（例えば応力集中部２０）を設けた構成で電極層（例えばポリシリコン層１６）を形成する工程である。この工程では、ＬＯＣＯＳ酸化膜１５に形成された段差部２８を覆うように導電性材料を層状に配置し、突起部２６の頂部及び突起部２６の基端部の少なくともいずれかに沿うように絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）に向かって凹状又は凸状となる応力集中部を形成する。なお、図４（Ａ）等で示す代表例では、ＬＯＣＯＳ酸化膜１５に形成された段差部２８を覆うようにポリシリコンを層状に配置し、突起部２６の頂部及び突起部２６の基端部（境界部分１５ｅ）に沿うように絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）に向かって凸状となる応力集中部２０を形成している。
【００２９】
この工程では、図４（Ａ）、図５、図６（Ａ）で示すように、ＬＯＣＯＳ酸化膜１５の端部付近に形成されたバーズヘッド１５ｃの左側（酸化部分１５ａ側）の傾斜部分の中腹からバーズビーク１５ｄの右側端部に亘る表面と、酸化膜１３の表面とを覆うようにポリシリコン層１６を形成する。なお、図６（Ａ）に示す断面図は、図５のＣ−Ｃ断面を概略的に示しており、図６（Ｂ）（Ｃ）もこの位置も断面をそれぞれ示している。ポリシリコン層１６は、例えばＣＶＤ法やＰＶＤ（Physical Vapor Deposition）法を用い、例えば６００〜６５０℃で、例えば２００〜４００ｎｍの厚さで形成する。なお、ポリシリコン層１６の幅（前後方向の幅）は、２００〜４００ｎｍ程度であってもよく、これよりも大きい幅であってもよい。なお、図４〜図６で示すポリシリコン層１６の配置構造、層の厚さ、層の幅はあくまで一例であり、ポリシリコン層１６は、例えば図７に示すように、２つのバーズヘッド１５ｃを共に覆うような１つの層として形成する構成であってもよい。
【００３０】
次に、図４（Ｂ）（Ｃ）のように、ポリシリコン層１６（電極層）を分断する工程を行う。この工程は、「電極層を複数の電極部に分断する工程」に相当し、電極層を形成する工程によって形成された電極層及び絶縁体層に対して熱処理（例えば、熱酸化）を行い、絶縁体層と電極層との間に収縮状態又は膨張状態の差を生じさせることで、電極層における応力集中部寄りの位置に亀裂を生じさせる。具体的には、ポリシリコン層１６（電極層）を形成する工程によって形成されたポリシリコン層１６（電極層）及び絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）の温度状態を、ポリシリコン層１６（電極層）を形成する際の温度状態とは異なる温度状態に変化させるように熱処理し、ポリシリコン層１６（電極層）と絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）との間に収縮状態又は膨張状態の差を生じさせることで、ポリシリコン層１６（電極層）における応力集中部２０寄りの位置に亀裂を生じさせる。
【００３１】
具体的には、図４（Ａ）のような構成に対し、例えば８００℃〜９００℃の温度で熱酸化を行い、ポリシリコン層１６（電極層）及び絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）のそれぞれにおいて、熱酸化前とは異なる膨張状態又は収縮状態を生じさせる。そして、この熱酸化時には、ポリシリコン層１６の界面部１６ｚ（ポリシリコン層１６における外部領域との境界部分）には、例えば、ＮＳＧ（Non-doped Silicate Glass）膜などの酸化膜１７が形成されることとなる。
【００３２】
このような熱酸化処理により、ポリシリコン層１６には絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）と比較して膨張状態又は収縮状態の差が生じる。即ち、熱酸化の前後では、ＬＯＣＯＳ酸化膜１５とポリシリコン層１６との間、及び酸化膜１７とポリシリコン層１６との間に収縮状態又は膨張状態の差が生じる。更に、熱酸化後には、、ポリシリコン層１６の外面部において酸化膜１７の体積も増加するため、これらの現象に起因してポリシリコン層１６を変形させるような応力が生じることになる。特に、このような応力はポリシリコン層１６の界面部やポリシリコン層１６に形成された凸部や凹部などに集中しやすくなる。
【００３３】
より詳しく述べると、ポリシリコン層１６におけるＬＯＣＯＳ酸化膜１５側の端部において、バーズヘッド１５ｃに近接する部位等（図６（Ｂ）で示す角部１６ｆ，１６ｇ付近）に酸化膜１７が生じ、且つ上述の収縮状態又は膨張状態の差が生じるため、バーズヘッド１５ｃとポリシリコン層１６との境界部分に沿ってポリシリコン層１６がずれやすくなる。そして、ポリシリコン層１６は、バーズヘッド１５ｃを被覆する部位と、酸化膜１３を被覆する部位とで、層の向きが異なるため、ポリシリコン層１６内での応力は、境界部分１５ｅに隣接する応力集中部２０に集中し、応力集中部２０付近において、境界部分１５ｅから上方に延びるような亀裂が生じやすくなる。具体的には、ポリシリコン層１６の一部がバーズヘッド１５ｃに対して相対移動し、その負荷が応力集中部２０に集中することで、例えば、二点鎖線の矢印Ｓ１のような亀裂が生じることになる。また、図６（Ｃ）のような断面で見た場合、角部１６ｆ，１６ｇ付近での酸化膜１７の発生と、上述の収縮状態又は膨張状態の差により、二点鎖線の矢印Ｓ２，Ｓ３のような亀裂が生じることになる。このようにして、ポリシリコン層１６における応力集中部２０寄りの位置（具体的には、バーズヘッド１５ｃの根元である境界部分２０ｅ付近の位置）に亀裂を生じさせることで、ポリシリコン層１６を複数の電極部１６ｄ，１６ｅに分断する。ポリシリコン層１６の分断面の間の間隔（即ち、電極部１６ｄと電極部１６ｅとの間隔）は、例えば、ポリシリコン層１６の膜厚の値（２００〜４００ｎｍ）よりも狭い間隔（例えば、１ｎｍ〜１０ｎｍ程度、又は１０ｎｍ〜１００ｎｍ程度）であってもよく、ポリシリコン層１６の膜厚に近い間隔であってもよく、ポリシリコン層１６の膜厚よりも大きい間隔であってもよい。
【００３４】
このようにポリシリコン層１６を分断して電極部１６ｄ，１６ｅを形成した後には、電極間絶縁部１８を形成する工程を行う（図４（Ｄ）参照）。この工程では、ポリシリコン層１６を分断する工程によって分断された複数の電極部１６ｄ，１６ｅの間に絶縁性材料を配置することで複数の電極部１６ｄ，１６ｅを電気的に絶縁するための電極間絶縁部１８を形成する。具体的には、ポリシリコン層１６を分断する工程によって分断された複数の電極部１６ｄ，１６ｅの間に、熱酸化法又はＣＶＤ法によって絶縁性材料を配置し、複数の電極部１６ｄ，１６ｅを電気的に絶縁する電極間絶縁部１８を形成する。
【００３５】
具体的には、バーズヘッド１５ｃと酸化膜１３の境界部分１５ｅを起点として、上方となるにつれてバーズヘッド１５ｃから左右方向に遠ざかるように傾斜状に電極間絶縁部１８を形成する。具体的には、例えば、上述したポリシリコン層１６を分断するための熱酸化処理を分断後も継続して行い、両電極部１６ｄ，１６ｅの間にシリコン酸化膜（ＳｉＯ２）を形成するように行う。なお、電極間絶縁部１８の形成方法は酸化炉による熱酸化に限定されず、例えば、ＣＶＤ法（ＣＶＤ装置による酸化膜デポジション）を用いて形成してもよい。このように、電極間絶縁部１８を熱酸化法やＣＶＤ法を用いて形成することで、原料気体を電極部１６ｄ，１６ｅの間に浸透させるように、より満遍なく供給することができ、電極部１６ｄ，１６ｅの間には、より均質な絶縁体を形成することができる。
【００３６】
このようにして、電気的に絶縁された電極部１６ｄ，１６ｅが横方向に並ぶキャパシタ１０が半導体基板１２上に形成された半導体装置１を製造することができる。
【００３７】
（主な効果）
上述した製造方法では、熱膨張係数が異なる材料によって構成された絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）及び電極層（ポリシリコン層１６）対して熱処理し、絶縁体層と電極層との間に収縮状態又は膨張状態の差を生じさせることで、電極層における応力集中部２０寄りの位置に亀裂を生じさせ、電極層を複数の電極部１６ｄ，１６ｅに分断する。そして、分断された電極部１６ｄ，１６ｅの間に絶縁性材料を配置することで電極間絶縁部１８を形成している。
この方法によれば、半導体基板の上方にキャパシタを配置した半導体装置を製造する上で、キャパシタの上下方向のサイズを抑えやすくなる。しかも、複数の電極部を形成する際に、電極層に亀裂を生じさせて分断する方法を用いているため、エッチング等の除去処理によって電極層を分断する方法と比べ、分断後の電極部間幅を狭くしやすくなる。
【００３８】
また、電極層（ポリシリコン層１６）の分断においてエッチングなどの専用の加工工程を省略することができ、工程数の削減を図りやすくなる。また、ポリシリコン層１６の分断において、パターニングに用いるマスクなどの製造ツールも不要となるため、製造コストの低減を図りやすくなる。
【００３９】
また、絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）を形成する工程では、当該絶縁体層の上面部に突起部２６を部分的に形成し、電極層（ポリシリコン層１６）を形成する工程では、絶縁体層の上側において突起部２６を覆うように導電性材料を層状に配置し、突起部２６の基端部に沿うように絶縁体層に対して凸状となる応力集中部２０を形成している。このように、突起部２６を層状に覆うようにして応力集中部２０を形成することで、所望の位置付近（例えば、突起部の基端部付近）に応力を集中させることができ、この位置付近において、より正確に亀裂を生じさせやすくなる。
【００４０】
特に、ＬＯＣＯＳ酸化膜１５がリセスＬＯＣＯＳとして形成されるため、ＬＯＣＯＳ酸化膜１５の上面部１５ｂや酸化膜１３に対して大きく突出し且つ酸化膜１３の上面部に対して大きく傾いた傾斜面を有するバーズヘッド１５ｃが突起部２６として形成されることになる。このような構成では、電極層（ポリシリコン層１６）を分断する際に、この電極層における境界部分１５ｅの付近により大きな応力が集中しやすくなり、所望の位置により確実に亀裂を発生させやすくなる。
【００４１】
また、絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）を形成する工程では、突起部２６を含んだ段差部２８が端部に配置されてなるＬＯＣＯＳ酸化膜１５を絶縁体層の一部として形成し、電極層（ポリシリコン層１６）を形成する工程では、ＬＯＣＯＳ酸化膜１５に形成された段差部２８を覆うように導電性材料を層状に配置している。このようにすれば、ＬＯＣＯＳ酸化膜１５の端部付近にキャパシタ１０を選択的に配置することが望ましい構成において、より有利になる。或いは、ＬＯＣＯＳ酸化膜１５を他の構成にも利用すべき場合（例えば、リセスＬＯＣＯＳをキャパシタ１０以外にも用いる構成）には、突起部を専用に形成せずに、他の構成に用いるＬＯＣＯＳ酸化膜１５を兼用することができ、製造工程の簡略化、構成の簡略化、配置スペースの削減などの面で有利になる。
【００４２】
また、電極層（ポリシリコン層１６）を複数の電極部１６ｄ，１６ｅに分断する工程では、電極層を形成する工程によって積層された電極層（ポリシリコン層１６）と絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）とに対して熱酸化を行い、少なくとも電極層の界面部に酸化膜１７を形成することで、絶縁体層と電極層との間に収縮状態又は膨張状態の差を生じさせている。このように、電極層（ポリシリコン層１６）の界面部において酸化膜１７の体積を増大させることで、絶縁体層に対する電極層の変化がより大きくなりやすく、局所的な高応力がより生じやすくなる。
【００４３】
電極間絶縁部１８を形成する工程では、電極層（ポリシリコン層１６）を分断する工程によって分断された複数の電極部１６ｄ，１６ｅの間に、熱酸化法又はＣＶＤ法によって絶縁性材料を配置し、複数の電極部１６ｄ，１６ｅを電気的に絶縁する電極間絶縁部１８を形成している。この方法によれば、複数の電極部１６ｄ，１６ｅの間に原料気体をより満遍なく浸透させ、複数の電極部１６ｄ，１６ｅをより確実に絶縁し得る構造の電極間絶縁部１８を形成しやすくなる。
【００４４】
［第１実施形態の変更例］
次に、第１実施形態の変更例に係る半導体装置の製造方法について図８〜図１０を用いて説明する。上記第１実施形態の代表例に係る半導体装置の製造方法では、半導体基板１２にリセス部分１２ｅを形成し（図３（Ｂ）参照）、当該リセス部分１２ｅの基板表面を局所的に熱酸化してＬＯＣＯＳ酸化膜１５を形成する工程を示した（図３（Ｃ）参照）。しかしながら、このようなリセスＬＯＣＯＳ法を用いた製造方法に限らず、一般的なＬＯＣＯＳ法によって半導体基板１２にＬＯＣＯＳ酸化膜１５を形成する製造方法であってもよい。即ち、上述のリセス部分１２ｅを形成せずにＬＯＣＯＳ酸化膜１５を形成する製造方法であってもよい。以下、上記第１実施形態と異なる製造工程を主に説明する。
【００４５】
まず、この方法では、第１実施形態の代表例と同様の方法で、図２（Ａ）〜図２（Ｄ）の工程を行う。そして、図２（Ｄ）の構成からレジスト膜２２を除去し、図８（Ａ）に示すように、窒化膜１４において酸化膜１３が露出するような開口部を形成する。
【００４６】
そして、図８（Ｂ）に示すように、半導体基板１２の上面１２ａ側（酸化膜１３側）の表層部を選択的に熱酸化することによって、半導体基板１２の上面１２ａ側にＬＯＣＯＳ酸化膜１５を形成する。具体的には、窒化膜１４をマスクとして、半導体基板１２上の窒化膜１４に覆われていない部分（即ち、上下方向で窒化膜１４と重ならない部分）の基板表面を局所的に熱酸化し、シリコン酸化膜（ＳｉＯ２）からなるＬＯＣＯＳ酸化膜１５を形成する。このＬＯＣＯＳ酸化膜１５は、例えば、窒化膜１４の下方領域から外れた酸化部分１５ａ（即ち、窒化膜１４に覆われていない部分）の厚さが５００〜７００ｎｍとなるように形成される。また、図８（Ｂ）に示すように、ＬＯＣＯＳ酸化膜１５の端部には、バーズビーク１５ｄ及びバーズヘッド１５ｃが形成される。そして、ＬＯＣＯＳ酸化膜１５の形成後に、図８（Ｃ）に示すように、窒化膜１４をエッチング処理によって除去する。
【００４７】
次に、図８（Ｄ）に示すように、上述した第１実施形態の代表例と同様の方法で、ＬＯＣＯＳ酸化膜１５の上方において、バーズヘッド１５ｃ及び当該バーズヘッド１５ｃの周囲部分を覆うように、ポリシリコン層１６を形成する。なお、本変更例では、バーズヘッド１５ｃ、バーズビーク１５ｄ、及び酸化膜１３の表面部分を上方側から覆うようにポリシリコン層１６を形成する。また、ポリシリコン層１６は、例えば図１０に示すように酸化膜１３を介して一体形成される２つのバーズヘッド１５ｃを共に覆うような１つの層として形成する構成であってもよい。
【００４８】
次に、上述した第１実施形態の代表例と同様の方法で、半導体基板１２上に形成された絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）及び電極層（ポリシリコン層１６）に対して熱酸化を行い、図９（Ａ）に示すように、ポリシリコン層１６の外面部に代表例と同様の酸化膜１７を形成する。この製造方法でも、代表例と同様、酸化膜１７の形成時には、ポリシリコン層１６の周囲において酸化膜の体積が増加することになる。そして、絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）と電極層（ポリシリコン層１６）との間、即ち、ＬＯＣＯＳ酸化膜１５とポリシリコン層１６との間、及び酸化膜１３とポリシリコン層１６との間に収縮状態又は膨張状態の差が生じることになる。このため、第１実施形態の代表例と同様の理由により、電極層（ポリシリコン層１６）における応力集中部２０付近に応力が集中し、図９（Ｂ）の矢印Ｓ４のような亀裂が生じることになる。このようにして、ポリシリコン層１６を複数の電極部１６ｄ，１６ｅに分断する。
【００４９】
なお、ポリシリコン層１６を複数の電極部１６ｄ，１６ｅに分断した後の流れは代表例と同様であり、図４（Ｄ）と同様、電極部１６ｄ，１６ｅの間に絶縁体を埋め込み、電極部１６ｄ，１６ｅを電気的に絶縁する電極間絶縁部１８を形成する。このような製造方法であっても、第１実施形態と同様の効果を奏する半導体装置を製造することができる。
【００５０】
［第２実施形態］
次に、第２実施形態について、図１１〜図１３を用いて説明する。まず、図１１等を参照し、第２実施形態に係る半導体装置１の構成について説明する。本第２実施形態の半導体装置１は、主に、ポリシリコン層１６が上下方向に沿うように分断されている点が第１実施形態と異なり、それ以外は第１実施形態と同一である。そのため、第１実施形態と同様の構成については第１実施形態と同一の符号を付し、詳細な説明は省略する。
【００５１】
本実施形態に係る半導体装置１でも、板厚方向の一方側に上面１２ｆが構成され、他方側に下面１２ｇが構成されてなる半導体基板１２が用いられ、半導体基板１２の上面１２ｆ側には、絶縁体層としてのＬＯＣＯＳ酸化膜１５及び酸化膜１３が形成されている。なお、半導体基板１２及び絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）の構成は、第１実施形態と同様である。
【００５２】
また、本構成でも、複数の電極部１６ｄ，１６ｅが互いに絶縁された形で設けられている。これら複数の電極部１６ｄ，１６ｅは、絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）とは熱膨張係数が異なる導電性材料が絶縁体層（ＬＯＣＯＳ酸化膜１５及び酸化膜１３）の上側を層状に覆うように配置され且つ一部が凹状の応力集中部２０として構成された電極層（ポリシリコン層１６）が、応力集中部２０寄りの位置に生じた亀裂によって分断された構造となっている。具体的には、図１１に示すように、ポリシリコン層１６が上下方向（半導体基板１２の厚さ方向）に沿って分断された構成となっており、各電極部１６ｄ，１６ｅの各分断面Ｆ３，Ｆ４も上下方向に沿った構成となっている。なお、分断された各電極部１６ｄ，１６ｅには、それぞれを外部と電気的に接続するための引出電極２１ａ，２１ｂが接続されている。また、各電極部１６ｄ，１６ｅの間には、これら電極部１６ｄ，１６ｅを電気的に絶縁する構成で電極間絶縁部１８が配置されている。
【００５３】
一方の電極部１６ｄは、図１１に示すように、バーズヘッド１５ｃにおける最上部より僅かに左寄りの位置から左側の裾に亘る表面と、ＬＯＣＯＳ酸化膜１５の上面部１５ｂと、を覆う構成である。また、電極部１６ｅは、バーズヘッド１５ｃにおける最上部より僅かに右寄りの位置から右側の裾に亘る表面と、酸化膜１３と、を上方側から覆う構成である。また、電極部１６ｄ側の分断面Ｆ３及び電極部１６ｅ側の分断面Ｆ４は、それぞれ上下方向及び前後方向と略平行となるように形成され、左右方向において互いに対向するように構成されている。
【００５４】
また、図１１に示すように、引出電極２１ａは、電極部１６ｄの上方側の表面上に形成され、電極部１６ｄと電気的に接続されている。同様に、引出電極２１ｂは、電極部１６ｅの上方側の表面上に形成され、電極部１６ｅと電気的に接続されている。
【００５５】
次に、本実施形態に係る半導体装置１の製造方法について、図１２、図１３等を参照して説明する。本実施形態では、第１実施形態と同様の製造工程により、半導体基板１２に対して第１実施形態と同様の酸化膜１３及びＬＯＣＯＳ酸化膜１５を形成する（図２（Ａ）〜（Ｄ）、図３（Ａ）〜（Ｄ）参照）。その後、図１２（Ａ）（Ｂ）に示すように、ＬＯＣＯＳ酸化膜１５の上方において、バーズヘッド１５ｃ及び当該バーズヘッド１５ｃの周囲部分を覆うように、ポリシリコン層１６を形成する。具体的には、ＬＯＣＯＳ酸化膜１５における酸化部分１５ａ（バーズビーク１５ｄから外れた中央部分）の上面部１５ｂ、バーズヘッド１５ｃの表面部、バーズビーク１５ｄの表面部、及び酸化膜１３の表面部の上方を覆うようにポリシリコン層１６を形成する。なお、図１２（Ａ）に示す断面図は、図１２（Ｂ）のＤ−Ｄ断面を概略的に示している。
【００５６】
ポリシリコン層１６を形成する工程では、図１２（Ｂ）で示すように、導電性材料（ポリシリコン）を絶縁体層上に層状に配置し、かつ、その層状の導電性材料の側面部に切欠部１６ｊ，１６ｋを設けるようにポリシリコン層１６を形成する。具体的には、ポリシリコン層１６の側面部１６ｈ，１６ｉにおけるバーズヘッド１５ｃの付近の位置に、当該ポリシリコン層１６の幅方向中央側（前後方向中央側）に凹む切欠部１６ｊ，１６ｋを形成する。なお、図１２（Ｂ）の例では、前方に面する側面部１６ｈにおいて、バーズヘッド１５ｃの最上部と上下方向で重なる位置の下端から上端まで延びるように切欠部１６ｊを形成する。この切欠部１６ｊは、後方側に凹む溝形状であり、上下方向から見て楔形状となっている。同様に、前方に面する側面部１６ｉにおいて、バーズヘッド１５ｃの最上部と上下方向で重なる位置の下端から上端まで延びるように切欠部１６ｋを形成する。この切欠部１６ｋは、後方に凹む溝形状であり、上下方向から見て楔形状となっている。なお、切欠部１６ｊ，１６ｋは、長手状（例えば長方形状）のポリシリコン層１６を形成した後、例えばエッチングなどによって、数十ｎｍの深さ（前後方向における深さ）で形成してもよい。或いは、ポリシリコン層１６を設ける際に、切欠部１６ｊ，１６ｋを設けた形でポリシリコン層１６を配置してもよい。
【００５７】
このようにポリシリコン層１６を配置した後、第１実施形態と同様の方法により、半導体基板１２上に形成されたＬＯＣＯＳ酸化膜１５及びポリシリコン層１６に対して熱酸化を行い、ポリシリコン層１６の外面部に酸化膜１７を形成する（図１３（Ａ）参照）。そして、この熱酸化によって、ＬＯＣＯＳ酸化膜１５とポリシリコン層１６との間に収縮状態又は膨張状態の差を生じさせる。このとき、ポリシリコン層１６におけるバーズヘッド１５ｃの付近の位置（具体的には、バーズヘッド１５ｃに隣接する凹部として構成される応力集中部２０付近の位置）に応力が集中し、図１３（Ａ）に示すように、応力集中部２０を起点として切欠部１６ｊ，１６ｋに沿って上方に向かって亀裂が生じる（矢印Ｄ５参照）。このようにポリシリコン層１６におけるバーズヘッド１５ｃの付近の位置に亀裂を生じさせることで、ポリシリコン層１６を複数の電極部１６ｄ，１６ｅに分断する。この分断によって構成された各分断面（電極部１６ｄ側の分断面Ｆ３及び電極部１６ｅ側の分断面Ｆ４）は、それぞれ上下方向及び前後方向と略平行となるように形成され、左右方向において互いに対向するように構成される（図１３（Ｂ）参照）。なお、分断面Ｆ３，Ｆ４の間隔は、例えば第１実施形態の半導体装置１における電極部１６ｄ，１６ｅの間隔と同様である。
【００５８】
このようにポリシリコン層１６を分断する工程を行った後、分断された電極部１６ｄ，１６ｅの間に絶縁体を埋め込み、電極部１６ｄ，１６ｅを電気的に絶縁する電極間絶縁部１８を形成する（図１３（Ｂ）参照）。なお、ポリシリコン層１６を分断した後の電極間絶縁部１８の形成方法は、第１実施形態と同様である。また、図１３（Ｃ）に示すように、電極部１６ｄ，１６ｅをそれぞれ外部と電気的に接続するための引出電極２１ａ，２１ｂを形成する。例えば、電極部１６ｄ上の酸化膜１７の一部とその下方に位置する電極部１６ｄの一部、電極部１６ｅ上の酸化膜１７の一部とその下方に位置する電極部１６ｅの一部、を除去することによってコンタクト孔を形成し、当該コンタクト孔をＣＶＤ法などにより金属材料等を埋め込むことによってそれぞれ引出電極２１ａ，２１ｂを形成する。以上のような工程によって、図１１で示すような半導体装置１が製造される。
【００５９】
本実施形態に係る製造方法では、ポリシリコン層１６に切欠部１６ｊ，１６ｋを形成した上で、これら切欠部１６ｊ，１６ｋ付近に亀裂を生じさせるようにしているため、より正確な位置に、より確実に亀裂を生じさせることができる。従って、各電極部１６ｄ，１６ｅは、所望の位置に所望の形状で正確に構成され易くなる。特に、応力集中部２０には、上下方向の凹みと、前後方向両側の切欠きとが構成されるため、より応力が集中しやすくなり、電極部をより確実に分断しやすくなる。
【００６０】
［第３実施形態］
次に、本発明を具現化した第３実施形態について、図１４、図１５を用いて説明する。
まず、図１４等を参照し、第３実施形態に係る半導体装置１の構成について説明する。本第３実施形態の半導体装置１は、第１実施形態のキャパシタ１０の代わりにＬＤＭＯＳを備える構成が主に第１実施形態と異なり、それ以外は第１実施形態と同一である。そのため、第１実施形態と同様の構成については第１実施形態と同一の符号を付し、詳細な説明は省略する。
【００６１】
本実施形態に係る半導体装置１は、図１４（Ａ）に示すように、ＬＤＭＯＳを備えており、当該ＬＤＭＯＳのゲート電極に電極部１６ｅが用いられた構成となっている。以下、このＬＤＭＯＳの構成について説明する。
【００６２】
半導体基板１２は、シリコンからなるＮ型の半導体基板として構成されている。この半導体基板１２は、例えば、ドーパントとしてアンチモンを用い、キャリア濃度が２．０×１０１５ｃｍ−３程度で形成されている。なお、半導体基板１２として、ＳＯＩ（Silicon On Insulator）基板を用いる構成でもよい。例えば、半導体基板１２は、シリコンからなる支持基板上にシリコン酸化膜からなる埋込酸化膜を介してＮ型半導体層（例えば、ドーパントとしてアンチモンを用い、キャリア濃度が２．０×１０１５ｃｍ−３程度で形成される層）が積層される構成であってもよい。
【００６３】
また、半導体基板１２の表層（Ｎ型半導体層上）には、図１４（Ａ）に示すように、半導体基板１２のＮ型半導体層よりもキャリア濃度が高いＮ型ドレイン層１９ａと、Ｎ型ドレイン層１９ａと離間する位置に設けられるＰ型チャネル層１９ｂと、Ｐ型チャネル層１９ｂ内に設けられるＮ型ソース層１９ｃと、が形成されている。Ｎ型ドレイン層１９ａは、例えば、ドーパントとしてヒ素を用い、キャリア濃度が１．８×１０２０ｃｍ−３程度、厚さが０．１９μｍ程度で形成されている。Ｐ型チャネル層１９ｂは、例えば、ドーパントとしてボロンを用い、キャリア濃度が２．５×１０１７ｃｍ−３程度、厚さが１．４０μｍ程度で形成されている。Ｎ型ソース層１９ｃは、例えば、Ｎ型ドレイン層１９ａと同程度の濃度であり、ドーパントとしてヒ素を用い、キャリア濃度が１．８×１０２０ｃｍ−３程度、厚さが０．１９μｍ程度で形成されている。
【００６４】
また、半導体基板１２上には、図１４（Ａ）に示すように、Ｎ型ドレイン層１９ａとＮ型ソース層１９ｃとの間の領域に隣接してＬＯＣＯＳ酸化膜１５及び酸化膜１３が形成されており、酸化膜１３の一部がゲート絶縁膜として機能するようになっている。また、酸化膜１３上には、ポリシリコンによって構成される電極部１６ｅが設けられており、ゲート電極として機能するようになっている。
【００６５】
また、Ｐ型チャネル層１９ｂ上の位置から酸化膜１３の一部と上下方向で重なる位置に亘って、アルミニウムなどの導電性材料によって構成される導電層が形成されており（図示略）、ソース電極として機能するようになっている。同様に、Ｎ型ドレイン層１９ａ上の位置からＬＯＣＯＳ酸化膜１５の一部と上下方向で重なる位置に亘って、アルミニウムなどの導電性材料によって構成される導電層が形成されており（図示略）、ドレイン電極として機能するようになっている。
【００６６】
次に、半導体装置１の製造方法について、図１５等を参照して説明する。
本実施形態では、まず、第１実施形態の変形例と同様の製造工程によって、図１５（Ａ）に示すように、半導体基板１２の上面１２ａ（図８（Ａ）参照）に第１実施形態の変形例と同様の構成の酸化膜１３及びＬＯＣＯＳ酸化膜１５を形成する（図８（Ａ）〜（Ｃ）参照）。また、ＬＯＣＯＳ酸化膜１５の上方において、バーズヘッド１５ｃ及び当該バーズヘッド１５ｃの周囲部分を覆うように、ポリシリコン層１６を形成する。具体的には、ＬＯＣＯＳ酸化膜１５における酸化部分１５ａの上面部１５ｂの一部、バーズヘッド１５ｃの表面部、バーズビーク１５ｄの表面部、及び酸化膜１３の表面部を上方側から覆うようにポリシリコン層１６を形成する。
【００６７】
次に、半導体基板１２の表層（Ｎ型半導体層上）に、図１５（Ｂ）に示すように、Ｎ型ドレイン層１９ａと、Ｐ型チャネル層１９ｂと、Ｎ型ソース層１９ｃと、を形成する。具体的には、まず、フォトリソグラフィによって半導体基板１２上などにパターンニングされたレジスト膜を形成する（図示略）。そして、このレジスト膜をマスクとしてボロンをイオン注入し、熱処理を行って活性化させ、Ｐ型チャネル層１９ｂを形成する。続いて、Ｐ型チャネル層１９ｂに、ヒ素をイオン注入し、熱処理を行って活性化させ、Ｎ型ドレイン層１９ａと、Ｎ型ソース層１９ｃを形成する。その後、マスクとして用いたレジスト膜を除去する。
【００６８】
次に、図１５（Ｃ）に示すように、半導体基板１２上に形成されたＬＯＣＯＳ酸化膜１５及びポリシリコン層１６に対して熱処理を行い、ＬＯＣＯＳ酸化膜１５とポリシリコン層１６との間に収縮状態又は膨張状態の差を生じさせ、ポリシリコン層１６を電極部１６ｄ，１６ｅに分断する。熱処理は、ＬＯＣＯＳ酸化膜１５及びポリシリコン層１６の温度状態を、ポリシリコン層１６を形成する際のＬＯＣＯＳ酸化膜１５及びポリシリコン層１６の温度状態とは異なる温度状態（例えば、８００〜９００℃）に変化させるようにする。そして、第１実施形態の変形例と同様、応力集中部２０付近において亀裂や部材の剥離が生じ、ポリシリコン層１６を複数の電極部１６ｄ，１６ｅに分断する。
【００６９】
次に、Ｐ型チャネル層１９ｂ上にアルミニウムなどの導電性材料によって構成される導電層（図示略）を形成し、ソース電極とする。同様に、Ｎ型ドレイン層１９ａ上にアルミニウムなどの導電性材料によって構成される導電層（図示略）を形成し、ドレイン電極とする。また、電極部１６ｅをゲート電極として、当該電極部１６ｅと電気的に接続される配線（図示略）を形成する。このようにして、図１５（Ｃ）に示すように、ＬＤＭＯＳを備える半導体装置１が製造される。
【００７０】
以上説明したように、本実施形態では、半導体装置１は、分断された電極部１６ｄ，１６ｅの一方の電極部１６ｅによって構成されるゲート電極を有するＬＤＭＯＳを備える構成となっている。このように、ポリシリコン層１６を分断することによって、ポリシリコン層１６を分断せずにゲート電極として機能させる構成のＬＤＭＯＳと比べて、ゲート電極の表面積（上下方向に面する表面の面積）を小さくさせることができる。そのため、ＬＤＭＯＳのゲート−ソース間の寄生容量（図１４に示すＣｇｄ）を低減させることができ、ターンオン遅れ時間及びターンオフ遅れ時間を短くさせて、高速スイッチング動作に適した構成とすることができる。特に、ポリシリコン層１６の分断の際に、分断箇所を取り除くことなく、分断箇所に亀裂を生じさせてそれぞれ電極部１６ｄ，１６ｅに切り離す構成であるため、ゲート電極（電極部１６ｅ）の表面積をより細かく調整しやすくなる。
【００７１】
［第４実施形態］
次に、本発明を具現化した第４実施形態について、図１６〜図１８を用いて説明する。
まず、図１６等を参照し、第４実施形態に係る半導体装置１の構成について説明する。本第４実施形態の半導体装置１は、キャパシタの代わりにメモリトランジスタを備えるメモリデバイスである点が主に第１実施形態と異なり、それ以外は第１実施形態と同一である。そのため、第１実施形態と同様の構成については第１実施形態と同一の符号を付し、詳細な説明は省略する。
【００７２】
本実施形態では、半導体装置１は、図１６（Ａ）〜（Ｃ）に示すように、メモリトランジスタを備えており、例えば、フラッシュメモリなどのメモリデバイスとして構成されている。以下、このメモリデバイスの構成について説明する。
【００７３】
本実施形態の半導体装置１は、第１実施形態と同様の構成で、図１６（Ａ）〜（Ｃ）に示すように、半導体基板１２と、酸化膜１３と、ＬＯＣＯＳ酸化膜１５と、電極部１６ｄ，１６ｅと、酸化膜１７と、電極間絶縁部１８と、を備えている。なお、本実施形態において、半導体基板１２は、シリコンからなるＰ型の半導体基板として構成されている。また、図１６（Ａ）（Ｂ）に示すように、半導体基板１２上に形成される電極部１６ｄは、制御ゲート電極として機能し、電極部１６ｅは、浮遊ゲート電極として機能する。また、電極部１６ｄにおける配線に接続する部分を除く部分と、電極部１６ｅは、酸化膜１３、酸化膜１７、及び電極間絶縁部１８によって囲まれてそれぞれ絶縁されている。また、酸化膜１３は、ゲート絶縁膜として機能する。また、図１６（Ｃ）に示すように、半導体基板１２の表層には、Ｎ型ドレイン領域２２ａ及びＮ型ソース領域２２ｂが、それぞれ電極部１６ｅと上下方向で一部が重なるように形成されている。また、電極部１６ｄ、Ｎ型ドレイン領域２２ａ、Ｎ型ソース領域２２ｂは、それぞれ、制御ゲート電極、ドレイン電圧、ソース電圧が印加されるように配線に接続されている。なお、図１６（Ａ）に示す断面図は、図１６（Ｂ）のＥ−Ｅ断面を示しており、図１６（Ｃ）に示す断面図は、図１６（Ｂ）のＦ−Ｆ断面を示している。
【００７４】
次に、半導体装置１の製造方法について、図１６、図１７等を参照して説明する。
本実施形態では、まず、第１実施形態と同様の製造工程によって、図１７（Ａ）（Ｂ）に示すように、第１実施形態の半導体装置と同様の構成であり、半導体基板１２上に電気的に絶縁された電極部１６ｄ，１６ｅを備える構成を形成する（図３（Ａ）〜（Ｄ）、図４（Ａ）〜（Ｄ）参照）。なお、図１７（Ａ）に示す断面図は、図１７（Ｂ）のＧ−Ｇ断面を示している。
【００７５】
次に、半導体基板１２の表層に、図１６（Ｂ）（Ｃ）に示すように、Ｎ型ドレイン領域２２ａ、Ｎ型ソース領域２２ｂを形成する。具体的には、まず、フォトリソグラフィによって半導体基板１２上などにパターンニングされたレジスト膜を形成する（図示略）。そして、このレジスト膜をマスクとして例えばヒ素をイオン注入し、熱処理を行って活性化させ、Ｎ型ドレイン領域２２ａ、Ｎ型ソース領域２２ｂを形成する。その後、マスクとして用いたレジスト膜を除去する。このようにして、図１６（Ａ）〜（Ｃ）に示すようなメモリトランジスタを備える半導体装置１が製造される。
【００７６】
次に、半導体装置１が備えるメモリトランジスタの動作について図１８を用いて説明する。
図１８（Ａ）に示すように、メモリトランジスタからデータを読み出す時、ソース電極および半導体基板１２をそれぞれ接地し、基板電圧に対して正の電圧（例えば３Ｖ）をドレイン電圧としてドレイン電極に印加した状態で、基板電圧に対して正の電圧（例えば３Ｖ）の制御ゲート電圧を制御ゲート電極（電極部１６ｄ）に印加する。図１８（Ａ）に示す矢印方向にソースからドレインに向かって電子が移動し、メモリトランジスタがオン動作する電気的状態になる。メモリトランジスタのこのような電気的状態を、例えばデータが書き込まれていない状態（非書込状態）とすることができる。
【００７７】
データの書込みにおいては、ソース電圧及び基板電圧を同電位、例えば０Ｖにするため、ソース電極および半導体基板１２をそれぞれ接地し、基板電圧に対して読み出し時よりも高い正の電圧（例えば５Ｖ）をドレイン電圧としてドレイン電極に印加した状態で、基板電圧に対して読み出し時よりも高い正の電圧（例えば８Ｖ）の制御ゲート電圧を制御ゲート電極（電極部１６ｄ）に印加する。メモリトランジスタを駆動する電圧関係をこのように設定することで、図１８（Ａ）に示す状態と同様にソースからドレインに向かって電子が移動し、そのうちの一部の電子が高エネルギー状態にあるホットエレクトロンとして、浮遊ゲート電極（電極部１６ｅ）に注入される（図１８（Ｂ）参照）。これにより、メモリトランジスタの閾値電圧が上昇し、通常の読み出し時の電圧関係（上記非書込状態における読み出し時と同様の電圧関係）では、Ｐ型領域の表面が反転しないようにすることで、例えばこれをデータが書き込まれた状態（書込状態）とすることができる。即ち、データを読み出す時、通常の読み出し時の電圧関係においては、図１８（Ｂ）に示すように、ソースからドレインに向かって電子が移動することなく、メモリトランジスタがオフ状態となるため、非書込状態時と区別することができる。したがって、メモリトランジスタは、データの記憶及び読み出しが可能な構成となっている。
【００７８】
以上説明したように、本実施形態では、半導体装置１は、分断された電極部１６ｄ，１６ｅをそれぞれ制御ゲート電極、浮遊ゲート電極とするメモリトランジスタを備える構成となっている。このような構成によって、制御ゲート電極及び浮遊ゲート電極を、エッチングなどの専用の加工工程を用いることなく、１つのポリシリコン層から分断して簡易に形成し得るメモリトランジスタを実現できる。
【００７９】
［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００８０】
上記各実施形態では、電極層によって覆われる突起部として、ＬＯＣＯＳ酸化膜の端部に形成される突起部を例示したが、この例に限られるものではなく、上方に突出する突起部が部分的に形成されるその他の絶縁体層であってもよい。例えば、半導体基板１２の上面側に酸化膜を形成したのち、当該酸化膜をパターニングすることによって当該酸化膜の上面部から上方に突出する突起部を形成する構成であってもよい。
【００８１】
上記各実施形態では、電極層としてポリシリコン層１６を例示したが、ＬＯＣＯＳ酸化膜１５とは異なる熱膨張係数の材料で構成されたその他の電極層（導電体の層）であってもよい。
【００８２】
第１実施形態に係る製造方法では、ポリシリコン層１６の配置例として、図４（Ａ）に示すように、ＬＯＣＯＳ酸化膜１５におけるバーズヘッド１５ｃの左側（酸化部分１５ａ側）の傾斜部分の中腹からバーズビーク１５ｄの右側端部に亘る表面と、酸化膜１３の表面を覆うように形成する構成を例示した。しかしながら、このような構成に限らず、ＬＯＣＯＳ酸化膜１５上で少なくともバーズヘッド１５ｃの最上部を覆うその他の構成であってもよい。例えば、ポリシリコン層１６を、バーズヘッド１５ｃの全体、バーズビーク１５ｄ、及び酸化膜１３の表面部分を上方側から覆うようにポリシリコン層１６を形成する構成であってもよい（第１実施形態の変形例（図８（Ｄ））を参照）。
【００８３】
第３実施形態に係る製造方法では、半導体基板１２にリセス部分１２ｅ（第１実施形態の図３（Ｂ）参照）を形成せずにＬＯＣＯＳ酸化膜１５を形成する例を示したが、半導体基板１２にリセス部分１２ｅを形成し、当該リセス部分１２ｅの基板表面を局所的に熱酸化してＬＯＣＯＳ酸化膜を形成してもよい。即ち、リセスＬＯＣＯＳ法によってＬＯＣＯＳ酸化膜を形成してもよい。
【００８４】
第３実施形態に係る製造方法では、図１５（Ｂ）に示すように、Ｎ型ドレイン層１９ａと、Ｐ型チャネル層１９ｂと、Ｎ型ソース層１９ｃと、を形成した後、図１５（Ｃ）に示すように、ポリシリコン層１６を複数の電極部１６ｄ，１６ｅに分断する例を示した。しかしながら、ポリシリコン層１６を複数の電極部１６ｄ，１６ｅに分断した後、Ｎ型ドレイン層１９ａと、Ｐ型チャネル層１９ｂと、Ｎ型ソース層１９ｃと、を形成する構成であってもよい。
【００８５】
また、上記各実施形態において、半導体装置１の製造方法で、酸化膜１７を熱酸化によって形成する構成に限らず、酸化膜１７をウェット酸化によって形成する構成であってもよい。
【符号の説明】
【００８６】
１…半導体装置
１０…キャパシタ
１２…半導体基板
１５…絶縁体層
１６…電極層
１６ｄ，１６ｅ…電極部
１８…電極間絶縁部
２０…応力集中部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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