(57)【要約】【課題】高い逆耐圧と高いアバランシェ耐量および逆回復耐量が得られる逆阻止ＩＧＢＴおよびその製造方法。【解決手段】ドリフト層１となるｎ型半導体基板の一面側に、ｐ型ベース領域３と該ｐ型ベース領域３の表層のｎ型エミッタ領域４と、該エミッタ領域４と前記ドリフト層１の表面に挟まれる前記ｐ型ベース領域３表面上にゲート酸化膜９を介して接触するゲート電極８ｂを主領域とする活性領域２１、該活性領域２１の外周にＦＬＲ２５を含む終端領域２２、他面側にｐ型コレクタ層１３を有し、前記ＦＬＲ２５の外周にあって前記一面側から前記ドリフト層１を貫き前記コレクタ層１３に接する分離領域７を有し、前記一面側の前記活性領域２１と前記終端領域２２の間にｐウェル１８を備え、該ｐウェル１８の前記一面側からの深さおよび不純物量を、前記ｐ型ベース領域３の深さおよび不純物量以上で前記ＦＬＲ２５の深さおよび不純物量未満とする。【選択図】図１
2016004930.tif 000002
【特許請求の範囲】
【請求項１】
ドリフト層となる第一導電型半導体基板の一面側に、第二導電型ベース領域、該第二導電型ベース領域の表層に選択的に設けられる第一導電型エミッタ領域、該エミッタ領域と前記ドリフト層の表面に挟まれる前記第二導電型ベース領域表面上にゲート酸化膜を介して接触するゲート電極、からなるＭＯＳゲート構造を主領域とする活性領域と、
該活性領域の外周を取り囲むフィールドリミッティングリングを含む電界緩和構造を有する終端領域と、
他面側に第二導電型コレクタ層と、
前記終端領域の外周にあって前記一面側から前記ドリフト層を貫き第二導電型コレクタ層に接する第二導電型分離領域と、
前記一面側の前記活性領域と前記終端領域の間に第二導電型ウェルと、を備え、
該第二導電型ウェルの前記一面側表面からの深さおよび不純物量が、第二導電型ベース領域の深さおよび不純物量以上であり、かつ前記フィールドリミッティングリングの深さおよび不純物量未満であることを特徴とする逆阻止型ＩＧＢＴ。
【請求項２】
ドリフト層となる第一導電型半導体基板の一面側に、第二導電型ベース領域、該第二導電型ベース領域を貫きドリフト領域に達するトレンチ、該トレンチ内部にゲート酸化膜を介して接触するゲート電極、前記ベース領域の表面に選択的に形成され、前記トレンチゲート酸化膜と接する第１導電型エミッタ領域からなるＭＯＳゲート構造を主領域とする活性領域と、
該活性領域の外周を取り囲むフィールドリミッティングリングを含む電界緩和構造を有する終端領域と、
他面側に第二導電型コレクタ層と、
前記終端領域の外周にあって前記一面側から前記ドリフト層を貫き第二導電型コレクタ層に接する第二導電型分離領域と、
前記一面側の前記活性領域と前記終端領域の間に第二導電型ウェルと、を備え、
該第二導電型ウェルの前記一面側表面からの深さおよび不純物量が、第二導電型ベース領域の深さおよび不純物量以上であり、かつ前記フィールドリミッティングリングの深さおよび不純物量未満であることを特徴とする逆阻止型ＩＧＢＴ。
【請求項３】
前記第二導電型ウェルが前記フィールドリミッティングリングの不純物量の１／１０以下であることを特徴とする請求項1または２に記載の逆阻止型ＩＧＢＴ。
【請求項４】
前記第二導電型ウェルの表面上に酸化膜を介してゲートランナを有することを特徴とする請求項１または２に記載の逆阻止型ＩＧＢＴ。
【請求項５】
前記ゲートランナがポリシリコン層であることを特徴とする請求項４記載の逆阻止型ＩＧＢＴ。
【請求項６】
前記ポリシリコン層がドープドポリシリコン層であることを特徴とする請求項５記載の逆阻止型ＩＧＢＴ。
【請求項７】
前記第二導電型ウェル内に複数のイオン注入領域を均等配置し、イオン注入後の熱拡散により該複数のイオン注入領域が相互に重なって前記第二導電型ウェルを形成することを特徴とする請求項１または２に記載の逆阻止ＩＧＢＴの製造方法。
【請求項８】
前記イオン注入が前記フィールドリミッティングリングを形成するためのイオン注入と同時に行われることを特徴とする請求項７記載の逆阻止ＩＧＢＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、順逆高耐圧および高アバランシェ耐量を有する逆阻止ＩＧＢＴとその製造方法に関する。
【背景技術】
【０００２】
パワーデバイスは、その主要な機能を担うデバイスとして電力変換装置に搭載される。そのようなパワーデバイスには、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）や金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などが知られている。そのなかでもバイポーラ形デバイスであるＩＧＢＴは、導電度変調によって、高耐圧デバイスでも低オン電圧が得られ易く通電損失が小さいので、高電圧の電力変換回路で多用される。
【０００３】
この電力変換回路の中で、最近ＡＣ−ＡＣ直接変換器が着目されている。代表的なＡＣ−ＡＣ直接変換器であるマトリクスコンバータでは、順逆方向に電流制御可能な複数の双方向スイッチングデバイスを必要とする。この双方向スイッチングデバイスとして通常のＩＧＢＴを用いる場合、ＩＧＢＴにシリーズ接続された逆方向電圧阻止用のダイオードを必要とする。しかし、図２５の逆阻止ＩＧＢＴを２つ用いた双方向スイッチングデバイスの等価回路図に示すように、逆阻止ＩＧＢＴ（Ｒｅｖｅｒｓｅ  Ｂｌｏｃｋｉｎｇ  ＩＧＢＴ）を用いることによりシリーズ接続ダイオードを省くことができる、というメリットがある。さらに、搭載した回路の小型化、軽量化、高効率化および低コスト化等に繋がるメリットも得られる。
【０００４】
そのような従来の逆阻止ＩＧＢＴの構造について、図１３、図１４を参照しながら以下説明する。図１４は図１３の破線枠内の拡大断面図である。
【０００５】
逆阻止ＩＧＢＴである半導体チップ２００はｎ型シリコン半導体基板をドリフト層１として用いる。その一方の主面を表面３００、他方の主面を裏面４００とする。ドリフト層１の表面３００側には主電流の流れる活性領域２１とこの領域を取り囲む終端領域２２とｐ型分離領域７を備える。このｐ型分離領域７は、半導体チップ２００の切断面に沿って表面３００側からドリフト層１を貫き、裏面４００側のコレクタ層１３に達する領域である。活性領域２１の表面にはエミッタ電極１０とゲートランナ８ａと図示しないゲートパッド電極などを有し、終端領域２２には高電界を緩和するフィールドリミッティングリング（ＦＬＲ）２５、フィールドプレート１１などが設けられる。裏面４００側の全面にはｐ型のコレクタ層１３を備え、その主面にコレクタ電極１４がコレクタ層１３と接するように被着される。前記活性領域２１の表面３００側には、選択的にｐ型ベース領域３と、このｐ型ベース領域３表層に設けられるｎ+型エミッタ領域４と、このエミッタ領域４と前記ドリフト層１表面とに挟まれるｐ型ベース領域３の表面上にゲート絶縁膜９を介して堆積されるポリシリコンゲート電極８ｂとを有する、ＭＯＳ構造が設けられる。前記ｐ型ベース領域３表層には、前記ｎ+型エミッタ領域４に沿面方向で隣接するｐ+型コンタクト領域５を有することが好ましい。エミッタ電極１０はｎ+型エミッタ領域４とｐ+型コンタクト領域５の表面を短絡するように接触する。
【０００６】
ポリシリコンゲート電極８ｂとポリシリコンゲートランナ８ａとは図外で繋がり、ゲート信号を外部と入出力するための図示しないゲートパッド電極に接続される。ポリシリコンゲートランナ８ａは活性領域２１と終端領域２２の間に配置され、ポリシリコンゲート電極８ｂとゲートパッド電極間でゲート電気信号を伝達するための領域である。ポリシリコンゲートランナ８ａおよびゲートパッド電極の下の基板表層には、それぞれ、ｐ型領域６（図示せず）が設けられる。
【０００７】
図１８に、特許文献１における、ゲートランナ直下とゲートパッド電極直下のｐ型領域６の平面パターンを示す。ここで、特許文献１は逆導通ＩＧＢＴの例であるが、前述の逆阻止ＩＧＢＴでもゲートランナ直下とゲートパッド電極直下のｐ型領域６は同様な平面配置となっている。これらのｐ型領域６は、ＭＯＳＦＥＴの高いアバランシェ降伏耐量や従来のＩＧＢＴの広い逆バイアス安全動作領域（Ｒｅｖｅｒｓｅ−ｂｉａｓｅｄ  Ｓａｆｅ  Ｏｐｅｒａｔｉｎｇ  Ａｒｅａ  ＲＢＳＯＡ）のために必要となる。
【０００８】
逆導通ＩＧＢＴは、ＩＧＢＴとＦＷＤ（フリーホイーリングダイオード）とを同一半導体基板内に一体化させたデバイスであり、この場合、ｐ型領域６はダイオードのアノード領域となる。この逆導通ＩＧＢＴでは、活性領域２１の外周を囲むように配置されるｐ型の低抵抗（高不純物濃度）ｐ型領域６は、同一半導体基板に形成されるダイオードの逆回復損失を増大させてしまう欠点がある。さらにゲートパッド電極直下のｐ型領域６部分については、図１９の平面図に示すようにスリット状またはストライプ状の選択的領域にイオン注入し熱拡散させることによりゲートランナ直下のｐ型領域６部分と繋げる構造としている。図２０に、前記図１９のＡ１−Ａ２線断面図を示す。図２０には、ｐ型領域６部分の基板表面上に形成されることになる、前記図１９では省略されているゲートパッド電極５０およびアノード電極６０なども追加して示されている。図１９に示すストライプ状のｐ型領域６部分の不純物濃度は、選択的に設けられたイオン注入領域からの熱拡散により領域を広げて形成されるので、図１８に示す領域全面にイオン注入されて形成されるｐ型領域６よりもドーズ量が少なく不純物濃度も低い。その理由は、図１９のストライプ状のｐ型領域６のドーズ量および不純物濃度が図１８の従来の全面ｐ型領域６部分のドーズ量および不純物濃度より低減すると、ダイオード動作時にｐ型ベース領域５２の外周のストライプ状のｐ型領域６からなるアノードからのキャリアー注入が減少するので、ダイオードの逆回復電流が低減し、好ましいからである。符号５１はドリフト層、符号５３はｎ型バッファ層、符号５４はｐ+コレクタ層、符号５５はｎ+カソード領域、符号５６は絶縁膜をそれぞれ示す。
【０００９】
ＭＯＳＦＥＴやＩＧＢＴに関する特許文献２には、ＭＯＳＦＥＴのゲートパッド電極８０直下にある高不純物濃度のｐ型領域５ａの活性領域２１へのはみ出しを抑制する構造が開示されている。図２１とそのＢ１−Ｂ２線断面図である図２２に示すように、特許文献２では、ｐ型領域５３および高不純物濃度のｐ型領域５ａを、活性領域２１内のｐ型ベース領域４３の表面に設けられるｐ型コンタクト領域５ｂと同時に形成する構造を示している。その場合、前記ゲートパッド電極８０直下にあるｐ型領域５３および高不純物濃度のｐ型領域５ａをセルフアラインで形成するために、活性領域内のポリシリコンゲート電極８ｂと同様にポリシリコン電極８ａはゲートパッド電極直下の領域全体を覆うことなく分断されるように形成される必要がある。図２２の符号４１はｎ型ドリフト層、符号４２はｎ+ソース領域、符号４３はｐ型ベース領域、符号８ｂはポリシリコンゲート電極、符号９はゲート絶縁膜、符号１４はドレイン電極、符号１６はドレイン領域、符号１７は層間絶縁膜、符号２５はフィールドリミッティングリングである。
【００１０】
特許文献３に記載の低耐圧ＭＯＳＦＥＴ（図示せず）では、その製造工程の簡略化のため、前記低抵抗（高不純物濃度）ｐ型領域５ａは形成されない。この低耐圧ＭＯＳＦＥＴについて、図２２を用いて説明する。ｐ型ベース領域４３と、この領域４３上にゲート絶縁膜９を介して堆積されるポリシリコンゲート電極８ｂとを櫛歯状に形成する構造とすることにより、ゲート信号の引出部（ゲートパッド電極）とすることができるから、前記高不純物濃度のｐ型領域５ａは形成されないのである。ここで、特許文献３では前述のように分離されたｐ型ベース領域４３がＦＬＲ２５とゲートランナ８ａ直下のｐ型領域６を兼ねることができるように、同時に形成（同じ深さに）される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１０−１８６８０５号公報
【特許文献２】特開２００８−８５１８８号公報
【特許文献３】特許第３３９１７１５号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
前記図１３に示す逆阻止ＩＧＢＴ２００では、その活性領域２１内のＩＧＢＴユニットセルはプレナーゲート構造で形成されている。破線枠内のゲートランナ８ａ近傍の拡大図を図１４に示す。ゲートランナ８ａの下方のｐウェル６は、終端領域２２にあるフィールドリミッティングリング２５（以降、ＦＬＲ２５と略記）と同じ不純物プロファイルを有する。つまり、同時に形成される。図１３には示されないが、ゲートパッド電極直下のｐウェル６についても前述と同様の不純物プロファイルを有する。
【００１３】
しかしながら、逆阻止ＩＧＢＴの逆方向の耐圧（逆耐圧）は、単純に逆バイアスされるコレクタ接合１３ａの耐圧だけでは決まらない。図２３に示すように、表面側のｐ型ベース領域３またはｐ型領域６をエミッタ、ｎ-型ドリフト層１をベース、ｐ型コレクタ層１３をコレクタとするｐｎｐトランジスタのオープンベース（ｏｐｅｎ  ｂａｓｅ）の耐圧の影響を受ける。すなわち、逆阻止ＩＧＢＴの逆耐圧は、前記ｐｎｐトランジスタの増幅作用の影響を受けて、コレクタ接合１３ａの降伏耐圧より小さくなる。例えば、図１３に示す逆阻止ＩＧＢＴでは、その終端構造２２内の電界緩和構造が適切に設計される場合であっても、前記ゲートランナ８ａとゲートパッドとの各直下のｐ型領域６を有する部分が活性領域２１内のｐ型ベースを有する部分よりも逆降伏しやすく、逆耐圧を決める。その理由はゲートランナ８ａ直下のｐウェル６のドーズ量が、活性領域２１のｐ型ベース領域３のドーズ量より、１０倍以上大きく、さらにその接合が深いため、その分、ｎ-型ドリフト層１の厚さが薄くなり、前述のように寄生ｐｎｐトランジスタの増幅率が高くなるからである。
【００１４】
一般的な逆阻止ＩＧＢＴでは、ゲートランナ８ａとゲートパッド直下のｐウェル６の合計面積は活性領域２１の面積より狭いため、逆方向電圧印加時のエネルギーがその狭い領域に集中する場合、アバランシェ耐量と逆回複耐量が小さくなるという問題がある。
【００１５】
本発明は以上のことを鑑みてなされたものであり、従来の逆阻止ＩＧＢＴより高い逆耐圧と高いアバランシェ耐量および逆回復耐量が得られる逆阻止ＩＧＢＴおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は前記目的を達成するために、ドリフト層となる第一導電型半導体基板の一面側に、第二導電型ベース領域、該第二導電型ベース領域の表層に選択的に設けられる第一導電型エミッタ領域、該エミッタ領域と前記ドリフト層の表面に挟まれる前記第二導電型ベース領域表面上にゲート酸化膜を介して接触するゲート電極からなるＭＯＳゲート構造を主領域とする活性領域と、該活性領域の外周を取り囲むフィールドリミッティングリングを含む電界緩和構造を有する終端領域と、他面側に第二導電型コレクタ層と、前記終端領域の外周にあって前記一面側から前記ドリフト層を貫き第二導電型コレクタ層に接する第二導電型分離領域と、前記一面側の前記活性領域と前記終端領域の間に第二導電型ウェルと、を備え、該第二導電型ウェルの前記一面側表面からの深さおよび不純物量が、第二導電型ベース領域の深さおよび不純物量以上であり、かつ前記フィールドリミッティングリングの深さおよび不純物量未満である逆阻止型ＩＧＢＴとする。
【００１７】
また、本発明は、ドリフト層となる第一導電型半導体基板の一面側に、第二導電型ベース領域、該第二導電型ベース領域を貫きドリフト領域に達するトレンチ、該トレンチ内部にゲート酸化膜を介して接触するゲート電極、前記ベース領域の表面に選択的に形成され、前記トレンチゲート酸化膜と接する第１導電型エミッタ領域からなるＭＯＳゲート構造を主領域とする活性領域と、該活性領域の外周を取り囲むフィールドリミッティングリングを含む電界緩和構造を有する終端領域と、他面側に第二導電型コレクタ層と、前記終端領域の外周にあって前記一面側から前記ドリフト層を貫き第二導電型コレクタ層に接する第二導電型分離領域と、前記一面側の前記活性領域と前記終端領域の間に第二導電型ウェルと、を備え、該第二導電型ウェルの前記一面側表面からの深さおよび不純物量が、第二導電型ベース領域の深さおよび不純物量以上であり、かつ前記フィールドリミッティングリングの深さおよび不純物量未満である逆阻止型ＩＧＢＴとする。
【００１８】
前記第二導電型ウェルが前記フィールドリミッティングリングの不純物量の１／１０以下であることが好ましい。
【００１９】
前記第二導電型ウェルの表面上に酸化膜を介してゲートランナを有することも好ましい。
【００２０】
前記ゲートランナがポリシリコン層であることが望ましい。
【００２１】
前記ポリシリコン層がドープドポリシリコン層であることもより望ましい。
【００２２】
前記第二導電型ウェル内に複数のイオン注入領域を均等配置し、イオン注入後の熱拡散により該複数のイオン注入領域が相互に重なって前記第二導電型ウェルを形成する逆阻止ＩＧＢＴの製造方法とすることが望ましい。
【００２３】
前記イオン注入が前記フィールドリミッティングリングを形成するためのイオン注入と同時に行われる逆阻止ＩＧＢＴの製造方法とすることがより好適である。
【００２４】
本発明の要点は、活性領域と終端領域を連結する、ゲートランナ直下およびゲートパッド直下のｐウェルのドーズ量を終端領域のＦＲＬのドーズ量の１／１０以下、活性領域内のＩＧＢＴのユニットセルのｐ型ベース領域のドーズ量と同等以上にし、またその深さをＦＬＲ以下、ｐ型ベース領域以上の逆阻止ＩＧＢＴとすることである。
【発明の効果】
【００２５】
本発明によれば、従来の逆阻止ＩＧＢＴより高い逆耐圧と高いアバランシェ耐量および逆回復耐量が得られる逆阻止ＩＧＢＴおよびその製造方法を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例１にかかる逆阻止ＩＧＢＴの周辺部の断面図である。
【図２】図１の破線枠で示すゲートランナ部近傍の拡大断面図である。
【図３】図１の逆阻止ＩＧＢＴのゲートランナ部直下のｐウェルのドーズ量をパラメータとした、逆方向耐圧とドリフト層厚さの関係図である。
【図４】図１に示す実施例１にかかる逆阻止ＩＧＢＴのｐウェル領域を形成する場合のマスクレイアウトを示す平面図である。
【図５】図１に示す実施例１にかかる逆阻止ＩＧＢＴの熱拡散後における図４のＣ１−Ｃ２線断面図である。
【図６】本発明の実施例２にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その１）。
【図７】本発明の実施例２にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その２）。
【図８】本発明の実施例２にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その３）。
【図９】本発明の実施例３にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その１）。
【図１０】本発明の実施例３にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その２）。
【図１１】本発明の実施例３にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その３）。
【図１２】本発明の実施例３にかかる逆阻止ＩＧＢＴのｐウェル領域１８の製造プロセスを示す断面図である（その４）。
【図１３】従来の逆阻止ＩＧＢＴの周辺部の断面図である。
【図１４】図１３の破線枠で示すゲートランナ部近傍の拡大断面図である。
【図１５】従来の逆阻止ＩＧＢＴの製造方法を説明するために製造工程順に示す半導体基板の断面図である（その１）。
【図１６】従来の逆阻止ＩＧＢＴの製造方法を説明するために製造工程順に示す半導体基板の断面図である（その２）。
【図１７】従来の逆阻止ＩＧＢＴの製造方法を説明するために製造工程順に示す半導体基板の断面図である（その３）。
【図１８】特許文献１に記載の逆導通ＩＧＢＴのゲートランナ直下のｐ型領域およびゲートパッド直下のｐ型領域のパターンを示す平面図である。
【図１９】特許文献１に記載の逆導通ＩＧＢＴのゲートランナ直下のｐ型領域およびゲートパッド直下のｐ型領域の改良パターンを示す平面図である。
【図２０】図１９のＡ１−Ａ２線断面図である。
【図２１】特許文献２に記載の逆阻止ＩＧＢＴのエミッタ電極とゲートパッド電極の平面パターンを示す平面図である。
【図２２】図２１のＢ１−Ｂ２線断面図である。
【図２３】逆阻止ＩＧＢＴの逆耐圧の説明図である。
【図２４】トレンチゲート構造の逆阻止ＩＧＢＴのゲートランナ部近傍の拡大断面図である。
【図２５】逆阻止ＩＧＢＴを２つ用いた双方向スイッチングデバイスの等価回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明の逆阻止ＩＧＢＴとその製造方法にかかる実施形態について、図面を参照して詳細に説明する。なお、以下の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明をできるだけ省略する。また、以下の説明に用いられる添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。また、本発明はその要旨を超えない限り、以下に説明する実施形態の記載に限定されるものではない。
【実施例１】
【００２８】
本発明の逆阻止ＩＧＢＴからなる半導体チップ１００は、図１の要部断面図に示すように、ｎ型シリコン半導体基板からなるドリフト層１を中心に、エミッタ側の表面３０とコレクタ側の裏面４０を有する。表面３０側は主電流の流れる活性領域２１とこの領域を取り囲む終端領域２２とｐ型分離領域７とを備える。活性領域２１の表面にはエミッタ電極１０とゲートパッド電極（図示せず）が被覆され、終端領域２２には高電界を緩和するＦＬＲ２５、フィールドプレート１１などが設けられる。ｐ型分離領域７は表面３０側から半導体チップ１００の切断面に沿って、ドリフト層１を貫き、裏面４０側のコレクタ層１３に達する領域である。裏面４０側には全面にｐ型のコレクタ層１３を備えコレクタ電極１４が接する。
【００２９】
前記ＦＬＲ２５と活性領域２１の間に本発明で特徴とするｐウェル１８（ｐ型領域）が設けられる。本発明の逆阻止ＩＧＢＴはこのｐウェル１８の拡散プロファイルに後述する特徴を有するように形成されている。また、前記活性領域２１の表面３０側には、選択的にｐ型ベース領域３と、この領域３表層内に設けられるｎ+型エミッタ領域４と、このエミッタ領域４と前記ドリフト層１の表面とに挟まれるｐ型ベース領域３の表面上にゲート絶縁膜９を介して堆積されるポリシリコンゲート電極８ｂと、からなるＭＯＳ構造が設けられる。前記ｐ型ベース領域３表面には、前記ｎ+型エミッタ領域４に沿面方向で隣接するｐ+型コンタクト領域５を有することが好ましい。エミッタ電極１０がｎ+型エミッタ領域４とｐ+型コンタクト領域５の表面を短絡するように共通に接触し、さらに前記ポリシリコンゲート電極８ｂ上を層間絶縁膜１７を介して覆っている。活性領域２１の最外周のｐ型ベース領域３はｐウェル１８と一部で重なっている。ｐウェル１８の上に酸化膜を介してゲート電極配線となるゲートランナ８ａとこのゲートランナ８ａに図外で繋がるゲート電極８ｂとが同時にポリシリコンにより形成される。前記ｐウェル１８はｐ型ベース領域３と同等またはそれ以上の深さを有し、前記ＦＬＲ２５より浅く、不純物量が従来のｐウェル（ｐ型領域６）より低減されていることが本発明の逆阻止ＩＧＢＴの特徴である。
【００３０】
ｐウェル１８のドーズ量はｐ型ベース領域３と同等またはそれ以上であって、前記ＦＬＲ２５のドーズ量の１／１０以下である。このように前記ＦＬＲ２５のドーズ量の１／１０以下とするために、前記Ｐウェル１８を形成するためのイオン注入領域を従来のｐウェル（ｐ型領域６）のイオン注入領域の１／１０以下の面積となるように選択された領域とする。ただし、選択的イオン注入領域を熱処理して熱拡散により連続的となったｐウェル領域１８が従来のｐウェル（ｐ型領域６）と同等の平面面積となるように、前述の１／１０以下の面積のイオン注入領域を均等に分散配置することが本発明の逆阻止ＩＧＢＴの製造方法の特徴である。ちなみに、イオン注入領域を均等に分散配置することは、前述の特許文献１にも記載されているが、ゲートパッド電極下のＰ型領域のみである。本発明の逆阻止ＩＧＢＴでは、逆耐圧を低下させないために、前記特許文献１とは異なり、ゲートパッド電極下およびゲートランナ下のＰ型領域の両方で、イオン注入領域を均等に分散配置して、この領域のドーズ量を従来のようにＰ型領域より少なくし不純物濃度を低減し、深さを浅くしたプロファイルとする。
【００３１】
図２に、本発明にかかる逆阻止ＩＧＢＴ（図１）の破線枠内にあるゲートランナ近傍の拡大断面図を示す。図２の活性領域２1内のユニットセルはプレナーゲート構造で示されているが、図２４に示すようなトレンチゲート構造とすることもできる。
【００３２】
本願発明の逆阻止ＩＧＢＴ（図１）とそのゲートランナ近傍の拡大断面図である図２について、ｐウェル１８（ｐ型領域６）のドーズ量をパラメータとして、室温逆耐圧とドリフト層の厚さの関係を調べた結果を図３に示す。ドリフト層１の不純物濃度ｎはｎ＝１．２２×１０14ｃｍ-3である。キャリアーライフタイム（τ）は電子線照射などで空間的に均一に調整し、電子のライフタイムは０．３５μｓとし、ホールのライフタイムはその１／３とする。ｐウェル１８の幅を４８μｍとし、ｐウェル１８と連結するハーフセルの幅は１２．５μｍとする。ｐ型ベース領域３のドーズ量を２．５×１０13ｃｍ-2、ＦＬＲ２５（図１４のｐ型領域６）のドーズ量を２．５×１０15ｃｍ-2とする。
【００３３】
図３には、ｐウェル１８のドーズ量が、ｐ型ベース領域３と同等（すなわち２．５×１０13ｃｍ-2）である場合と、ＦＬＲ２５（図１４のｐ型領域６）のドーズ量（２．５×１０15ｃｍ-2）の１％と、１０％と、１００％の場合の４つをパラメータとする場合の室温逆耐圧とドリフト層１厚さの関係図を示す。図３からｐウェル１８のドーズ量がＦＬＲ２５のドーズ量と同じ１００％の場合（図１４のｐ型領域６の場合）、絶対値で前記ゲートランナ部やゲートパッド部の逆耐圧は活性領域の逆耐圧（ｐウェル１８のドーズ量がｐ型ベース領域３と同等の場合の逆耐圧）より約５０Ｖ低くなっていることがわかる。その場合、逆耐圧は耐圧の低い前記ゲートパッド部やゲートランナ部で決まることになる。一般的に、これらの高電界強度部（ゲートパッド部やゲートランナ部）の面積は活性領域の面積より格段に小さい。このため、高電界による電界集中が狭い面積に局部的に生じ易くなる結果、素子の逆耐圧が低くなるほか、逆方向のアバランシェエネルギーや逆阻止ＩＧＢＴのダイオードモードでの逆回復エネルギーが局在する（集中する）ことで全体の耐量が弱くなる。
【００３４】
本発明の逆阻止ＩＧＢＴのｐウェル１８では、ｐウェル１８の形成のためのイオン注入領域面積を小さくすることにより、そのドーズ量（総不純物量）を、従来のｐウェル（ｐ型領域６）のドーズ量より低減させたので、前記図２３で説明したように逆耐圧を決めるバイポーラ―トランジスタの増幅係数が小さくなり、その結果、逆耐圧が向上する。たとえば、ｐウェル１８のドーズ量（総不純物量）をＦＬＲ２５の１／１０以下にすれば、図３から前記ゲートランナ・ゲートパッド直下のｐウェル接合と活性領域のｐ型ベース領域接合とにおける逆耐圧の差を４０Ｖ程度以下に抑制することができる。その結果、逆方向降伏がゲートランナやゲートパッド直下で先に発生しても、温度上昇などでそれら部分の耐圧が向上し、やがて活性領域全体で降伏するようになる。従って、逆方向のアバランシェ耐量やダイオードモードでの逆回復耐量も向上できる。
【００３５】
前記図２に示すｐウェル１８は前記図１４に示す従来のｐウェル（ｐ型領域６）と同様の製造工程において、イオン注入パターンの面積を小さくするように変えてドーズ量（総不純物量）を低減することにより形成することができる。
【００３６】
まずＦＬＲ２５の形成までの製造工程は、従来の逆阻止ＩＧＢＴ（図１３）のＦＬＲ２５の形成と同様の製造工程であるので、図１３を参照して以下説明する。
【００３７】
抵抗率が２８〜３５Ωｃｍのｎ型ＦＺ−Ｓｉウェハの表面に熱酸化で酸化膜を形成する。フォトリソグラフィ工程を経て、酸化膜をパターンエッチングにより分離領域用開口部を形成する。その後、フォトレジストを除去し、ウェハを洗浄する。前記分離領域用開口部に薄いスクリーン酸化膜を熱酸化により形成する。酸化膜をマスクとして、前記分離領域用開口部に５×１０15ｃｍ-2のボロンイオンを４５ＫｅＶのイオン注入エネルギーで注入する。酸化膜の厚さは開口部以外へのボロンイオンのＳｉウェハへの注入がマスクされる厚さとする必要がある。イオン注入されたボロンイオンに対して、従来と同様の熱拡散工程を加え、ｐ型分離領域７を形成する。熱拡散の雰囲気は酸素を含むＡｒまたＮ2とする。拡散の温度は１２５０〜１３５０℃とする。拡散時間は設計耐圧に必要なウェハ厚さ、すなわち、ｐ型分離領域７の最終深さに依存する。耐圧７００Ｖクラス素子の場合は１４０時間程度が必要となる。その時、ｐ型分離領域７の深さは１２０μｍ以上となる。その後、マスクとして用いたウェハ面の酸化膜およびスクリーン酸化膜を除去する。
【００３８】
図１５に示すように、従来の逆阻止ＩＧＢＴの製造工程では、熱酸化により再度厚さ約０．８μｍの初期熱酸化膜１９をウェハの表面に形成し、フォトリソグラフィ工程で初期酸化膜１９をパターニングし、ＦＬＲ２５用開口部２０ａ、ｐウェル（ｐ型領域６）形成用開口部２０ｂを形成する。フォトレジストマスク２０を除去した後、スクリーン酸化膜を約３０〜８０ｎｍの厚さで熱酸化により形成する。図１６に示すように、ウェハ全面にボロンイオンを注入する。注入エネルギーが３０〜６０ＫｅＶ、ドーズ量が１〜２．５×１０15ｃｍ-2とする。
【００３９】
図１７に示すように、温度を１０５０〜１１５０℃で、熱拡散時間を２００〜２５０分とし、不活性雰囲気においてドライブインして、接合深さ８〜９μｍのＦＬＲ２５およびｐウェル（ｐ型領域６）を形成した。
【００４０】
これに対し、本発明の逆阻止ＩＧＢＴでは、図１５の右端に示す従来のｐウェル用開口部２０ｂ内のパターンを、前記図４の平面図示すように、複数の均等に配置されたスリット状開口部２０ｃとする。従来のように全部開口する場合は、前記イオン注入ドーズ量のすべてがその開口部に注入される。その場合、工程完了時は従来のようにＦＬＲ２５（開口部は２０ａとする）と同プロファイルのｐウェル（ｐ型領域６）（開口部２０ｂ）が形成される。しかし、本発明にかかる実施例１のように、従来のｐウェル用開口部２０ｂ内のパターンを図４のような複数の均等に配置されたスリット状開口部２０ｃとする場合、具体的には、図４示すように、Ａ＝２μｍのスリット開口部を直交方向でＢ＝８μｍ間隔に配置すれば、このスリット状開口部には等価的に従来のｐウェル（ｐ型領域６）の開口部２０ａの約８％の面積になる。つまり、従来例と同様にＦＬＲ２５と同じドーズ量であれば、本発明のｐウェル１８のドーズ量は従来のｐウェル（ｐ型領域６）の８％のドーズ量が注入される。
【００４１】
従来の逆阻止ＩＧＢＴのゲートランナ直下のｐウェル（ｐ型領域６）の幅は数十μｍ以上ある。例えば、図１４ではｐウェル（ｐ型領域６）の幅は４８μｍであるので、前述のような４８μｍ幅のｐウェル６内に、２μｍ×２μｍ角のスリット開口部２０ｃを前記図４のような配置で複数形成するフォトレジストパターンにすると、本発明の逆阻止ＩＧＢＴのｐウェル１８にすることができる。このように本発明にかかるスリット状開口部２０ｃはゲートランナおよびゲートパッドの直下のｐウェル領域に形成されイオン注入されｐウェル領域１８が形成される。
【００４２】
また逆阻止ＩＧＢＴとしての大電流ターンオフ能力を持たせるためには、複数のスリット状開口部から注入したボロンイオンが熱拡散により相互に繋がって連続した領域となるように、前記開口部面積および開口部間隔を設定する必要がある。図５に図４のＣ１−Ｃ２線における熱拡散後の断面図を示す。このようにすれば、選択的に分離して配置されたイオン注入領域は連結した領域、すなわち、連続的なｐウェル１８の領域となり、かつ、その接合深さも従来のｐウェル（ｐ型領域６）より浅くなる。
【００４３】
ｐウェル１８の深さが浅くなることで、大電流、高電圧でターンオフする際、ゲートランナ部へのキャリアー集中で素子のＲＢＳＯＡが損なわれる場合は、図２に示すように、図１４よりもｐ型ベース領域３及びｐ+コンタクト領域５の沿面寸法を長くすればよい。これにより終端部下のターンオフ電流が流れ込む面積が増大するので電流の集中が緩和され、ダイナミックアバランシュと局部過熱を抑制することができ、ＲＢＳＯＡを回復することができる。
【実施例２】
【００４４】
実施例２では、実施例１で説明したｐウェル１８の不純物プロファイルを形成するための異なる製造方法について説明する。
【００４５】
前記図１５、図１６と同様に、０．８μｍの初期熱酸化膜１９をウェハの表面に形成し、フォトリソグラフィ工程で初期酸化膜１９をパターニングし、ＦＬＲ２５用開口部２０ａ、ｐウェル（ｐ型領域６）形成用開口部２０ｂを形成する。フォトレジストマスク２０を除去した後、スクリーン酸化膜を厚さ約３０〜８０ｎｍの厚さで熱酸化により形成する。ウェハ全面にボロンイオンを注入する。注入エネルギーが４５〜７５ＫｅＶ、ドーズ量は従来のｐウェル（ｐ型領域６）のドーズ量の１／１０の１〜２．５×１０14ｃｍ-2とする（図６）。
【００４６】
図７に示すように、フォトリソグラフィ工程を行い、これから形成するｐウェル１８上をレジストマスク２０ｃで覆ってマスクする。その後、ボロンイオンを注入する。注入条件は、エネルギーが４５〜７５ＫｅＶ、ドーズ量が１〜２．５×１０15ｃｍ-2とする。
【００４７】
図８に示すように、前記図１７と同様の工程でＦＬＲ２５とｐウェル１８を同時に形成する。すなわち、温度１０５０〜１１５０℃で、熱拡散時間２００〜２５０分とし、不活性雰囲気においてドライブインし、ＦＬＲ２５およびｐウェル１８を形成する。
【００４８】
このようにｐウェル１８の領域にレジストマスク２０ｃを設けることでも、ｐウェル１８のドーズ量だけを選択的に低減することができる。この場合も、従来のｐウェル（ｐ型領域６）より浅い、連続的なｐウェル１８を作製できるので、実施例1と同様に逆耐圧を改善するとともに、逆方向のアバランシェ耐量やダイオードモードでの逆回復耐量を改善できる。
【実施例３】
【００４９】
本発明にかかる実施例３では、実施例１で説明したｐウェル１８のプロファイルを形成するための、さらに異なる製造方法について説明する。
【００５０】
図９に示すように、実施例１で説明した図１５と同様の工程を行う。ただし、フォトリソグラフィ工程のレジストマスク２０は後程形成されるｐウェル１８を覆うように形成する。
【００５１】
図１６、図１７の工程を経てｐウェル１８を形成する。
【００５２】
図１０に示すように、活性領域２１の酸化膜１９を除去するため、活性領域２１を覆うレジストマスク２０を用いてフォトリソグラフィ工程を行う。後程、形成されるｐウェル１８形成用開口部２０ｂを形成する。ウェトエッチングで酸化膜１９を除去する。その後、レジストマスク２０を灰化処理により除去する。ウェハを洗浄する。
【００５３】
図１１に示すように、スクリーン酸化膜を約３０〜８０ｎｍ熱酸化する。レジストマスク２０でフォトリソグラフィを行い。後程、形成されるｐウェル１８形成用開口部２０ｂを形成する。ウェハ全面にボロンイオンを注入する。注入条件は、エネルギーが４５〜７５ＫｅＶ、ドーズ量をＦＬＲ２５のドーズ量の１／１０の１〜２．５×１０14ｃｍ-2以下とする。
【００５４】
図１２に示すように、従来の逆阻止ＩＧＢＴの後続製造工程と同じ熱履歴でドライブインし、ｐウェル１８を形成する。
【００５５】
本発明の実施例３の逆阻止ＩＧＢＴによれば、活性領域２１に対して面積の小さいゲートランナとゲートパッド直下のｐ型領域（ｐウェル１８）のドーズ量が低減され、逆耐圧に関係するｐｎｐトランジスタの電流増幅率が小さくなるので、逆耐圧が向上する。前記ゲートランナおよびゲートパッド直下のｐウェルの接合と活性領域内のｐ型ベース領域接合による逆耐圧差が小さくなり、逆方向降伏がゲートランナの下方で先に発生しても、温度上昇などで活性領域全体の降伏になり易くなる。さらに、逆方向のアバランシェ耐量やダイオードモードでの逆回復耐量が向上する。
【符号の説明】
【００５６】
１：  ドリフト層
３：  ｐ型ベース領域
４：  ｎ+エミッタ領域
５：  ｐ+ベースコンタクト層
６：  ゲートランナ・ゲートパッド下ｐ型領域
７：  ｐ型分離領域
８ａ：  ゲートランナポリシリコン電極
８ｂ：  ポリシリコンゲート電極
９：  ゲート酸化膜
１０：  エミッタ電極
１１：  ポリシリコンフィールドプレート
１２：  メタルフィールドプレート
１３：  コレクタ層
１３ａ：  コレクタ接合
１３ｂ：  コレクタ接合端部
１４：  コレクタ電極
１７：  層間絶縁膜
１８：  ゲートランナ・ゲートパッド下ｐウェル
１９：  初期酸化膜
２０：  フォトレジスト
２０ａ：  ＦＬＲ用開口部
２０ｂ：  ｐウェル用開口部
２０ｃ：  ｐウェル用開口部上のフォトレジスト
２１：  活性領域
２２：  終端領域
２３：  ゲートランナおよびゲートパッド下酸化膜
２５：  フィールドリミッティングリング
３０：  表面
４０：  裏面
１００：逆阻止ＩＧＢＴ
【図１】
2016004930.tif 000003
【図２】
2016004930.tif 000004
【図３】
2016004930.tif 000005
【図４】
2016004930.tif 000006
【図５】
2016004930.tif 000007
【図６】
2016004930.tif 000008
【図７】
2016004930.tif 000009
【図８】
2016004930.tif 000010
【図９】
2016004930.tif 000011
【図１０】
2016004930.tif 000012
【図１１】
2016004930.tif 000013
【図１２】
2016004930.tif 000014
【図１３】
2016004930.tif 000015
【図１４】
2016004930.tif 000016
【図１５】
2016004930.tif 000017
【図１６】
2016004930.tif 000018
【図１７】
2016004930.tif 000019
【図１８】
2016004930.tif 000020
【図１９】
2016004930.tif 000021
【図２０】
2016004930.tif 000022
【図２１】
2016004930.tif 000023
【図２２】
2016004930.tif 000024
【図２３】
2016004930.tif 000025
【図２４】
2016004930.tif 000026
【図２５】
2016004930.tif 000027