(57)【要約】【課題】プレート電極及びシリコン層間膜に一方の電極が接続されたキャパシタを含む半導体装置の製造を容易にする構造を提供する。【解決手段】半導体装置は、半導体基体に形成された第一コンタクトプラグと、第一コンタクトプラグの上方に形成されたシリコン層間膜と、シリコン層間膜に形成された貫通孔に配置され、下部電極、容量絶縁膜及び上部電極で構成されるキャパシタと、シリコン層間膜上に形成されたプレート電極と、を備える。プレート電極はシリコン層間膜よりも電気抵抗率が低く、かつ、キャパシタはプレート電極を貫通している。【選択図】図１
2016004858.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体に形成された第一コンタクトプラグと、
前記第一コンタクトプラグの上方に形成されたシリコン層間膜と、
前記シリコン層間膜に形成された貫通孔に配置され、下部電極、容量絶縁膜及び上部電極で構成されるキャパシタと、
前記シリコン層間膜上に形成されたプレート電極と、を備え、
前記プレート電極は前記シリコン層間膜よりも電気抵抗率が低く、かつ、
前記キャパシタは前記プレート電極を貫通していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第一コンタクトプラグと前記下部電極は電気的に接続していることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記上部電極と前記プレート電極は電気的に接続していることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一つに記載の半導体装置であって、
前記プレート電極には、上層配線と接続する第二コンタクトプラグが接続していることを特徴とする半導体装置。
【請求項５】
前記半導体基体は、半導体基板と当該半導体基板の表面を覆う第一層間絶縁膜とを含み、
前記第一コンタクトプラグは、前記第一層間絶縁膜を貫通して形成され、
前記第一コンタクトプラグと前記シリコン層間膜との間には第一絶縁膜が設けられている、
ことを特徴とする請求項１乃至４のうちのいずれか一つに記載の半導体装置。
【請求項６】
前記下部電極は、前記第一絶縁膜を貫通して前記第一コンタクトプラグに接し、
前記上部電極は、その外周面が前記シリコン層間膜及び前記プレート電極に接している、
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
第一絶縁膜上に形成されたシリコン層間膜と、
前記シリコン層間膜上に形成されたプレート電極と、
前記シリコン層間膜及び前記プレート電極を貫通するキャパシタと、を含み、
前記キャパシタは、前記シリコン層間膜及び前記プレート電極に接する外周面を有する筒状の第一電極と、
前記第一電極の内周面を覆う容量絶縁膜と、
前記容量絶縁膜の内周側に配置されるとともに前記第一絶縁膜を貫通する第二電極と、を有している
ことを特徴とする半導体装置。
【請求項８】
半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する第一コンタクトプラグと、をさらに有し、
前記第一絶縁膜は、前記第一コンタクトプラグを覆うように前記絶縁層間膜上に形成され、
前記第二電極は、前記第一絶縁膜を貫通して前記第一コンタクトプラグに接している、
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記プレート電極は、前記シリコン層間膜よりも低い電気抵抗率を有していることを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記プレート電極と前記キャパシタとを覆うカバー絶縁膜と、
前記カバー絶縁膜を貫通して前記プレート電極に接続される第二コンタクトプラグと、
前記カバー絶縁膜上に形成され、前記第二コンタクトプラグに接続される配線と、
をさらに含むことを特徴とする請求項７，８または９に記載の半導体装置。
【請求項１１】
半導体基体に第一コンタクトプラグを形成する工程と、
前記第一コンタクトプラグ上に第一絶縁膜と、第一導電膜と、前記第一導電膜より低い電気抵抗率を持つ第二導電膜と、をこの順に積層する工程と、
前記第二導電膜及び前記第一導電膜をエッチングし、前記第一絶縁膜に達する第一貫通孔を形成する工程と、
前記第一貫通孔の内側面に上部電極を形成する工程と、
前記第一貫通孔の底部に位置する前記第一絶縁膜を貫通し、前記第一コンタクトプラグの一部を露出させる第二貫通孔を形成する工程と、
前記第二貫通孔内に露出する前記第一コンタクトプラグ及び前記上部電極の表面上に、容量絶縁膜と下部電極とを積層する工程と、
前記第二貫通孔の底部に位置する前記下部電極及び前記容量絶縁膜をエッチング除去して前記第一コンタクトプラグの一部を再び露出させる工程と、
前記第二貫通孔の底部に露出させた前記第一コンタクトプラグと前記下部電極とを電気的に接続する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記容量絶縁膜と前記下部電極とを積層する工程は、前記第二貫通孔内に空所を残すように行われ、
前記第一コンタクトプラグと前記下部電極とを電気的に接続する工程は、前記空所を導電材で埋設するように行われる、
ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記導電材は、前記下部電極と同一の材料からなることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第一貫通孔を形成する前に、前記第一貫通孔に対応するパターンを有するマスク膜を前記第二導電膜上に形成する工程をさらに含み、
前記上部電極を形成する工程、前記第二貫通孔を形成する工程、前記第一コンタクトプラグと前記下部電極とを電気的に接続する工程、のそれぞれの後において、前記マスク膜の上面が露出する、
ことを特徴とする請求項１１，１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記第一コンタクトプラグと前記下部電極とを電気的に接続する工程の後、前記マスク膜を覆うカバー絶縁膜を形成する工程をさらに含み、
前記第二コンタクトプラグは、前記カバー絶縁膜及び前記マスク膜を貫通して形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記内側面は、前記第二貫通孔内に露出する前記第一及び第二導電膜の露出面であることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第二貫通孔の底部に位置する前記下部電極及び前記容量絶縁膜をエッチング除去して前記第一コンタクトプラグの一部を再び露出させる工程は、前記下部電極の一部を除去し、前記容量絶縁膜の一部を露出させる工程を含むことを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記第一コンタクトプラグと前記下部電極とを電気的に接続する工程は、前記容量絶縁膜の一部をエッチング除去した後、当該エッチングにより形成された空間に導電膜を埋設することにより行われることを特徴とする請求項１５，１６または請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、キャパシタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
キャパシタを含む半導体装置の一例として、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。
【０００３】
関連するＤＲＡＭは、キャパシタの専有面積の縮小と静電容量の増大という互いに相容れない要求を実現するため、ＳｉＯ２膜に比べて微細かつ深い孔を容易に形成することができるＳｉ膜を層間膜に採用している。
【０００４】
Ｓｉ層を層間膜として採用するＤＲＡＭでは、Ｓｉ層間膜を貫通する貫通孔内にキャパシタが形成される。Ｓｉ層間膜は、キャパシタの上部電極の一部又は上部電極に接続されるプレート電極の一部として利用される。このようなＤＲＡＭは、例えば、特許文献１又は２に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２４５３６４号公報
【特許文献２】米国特許第６６７０６６３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び２に記載されたキャパシタは、いずれもクラウンタイプと呼ばれるタイプのキャパシタである。このタイプのキャパシタは、クラウン（王冠）状の下部電極の内周側及び外周側にそれぞれ容量絶縁膜及び上部電極が配置される。つまり、狭い貫通孔（専有面積）の中に上部電極を２枚、容量絶縁膜を２枚、及び下部電極を１枚納めなければならない。このため、クラウンタイプのキャパシタを含む半導体装置は、作製が困難であるという問題点がある。
【０００７】
このような問題を解決するため、Ｓｉ層間膜を採用するＤＲＡＭにおいても、コンケーブタイプと呼ばれるキャパシタの採用が検討されている。コンケーブタイプのキャパシタは、上部電極、容量絶縁膜及び下部電極がそれぞれ１枚であるため、狭い専有面積への配置が容易である。
【０００８】
しかしながら、コンケーブタイプのキャパシタには、プレート電極となる金属膜の形成が困難であるという別の問題点がある。これは、クラウンタイプのキャパシタ場合には、２枚の容量絶縁膜の一方が下部電極の上端を覆うよう構成されるのに対し、コンケーブタイプの場合には、このような容量絶縁膜が存在しないからである。つまり、このタイプのキャパシタでは、下部電極の上端が上部電極の上端とともに表面側に露出し、上部電極に接続される金属膜（プレート電極）を形成しようとすると、上部電極と下部電極がショートしてしまうからである。
【０００９】
また、上部電極と下部電極のショートを回避するためにリソグラフィー及びエッチング等の工程を追加する等の対策を行うと、製造工程の複雑化とコスト上昇を招く。しかも、目合わせの精度によっては、そのような工程を実施してもショートを回避できない場合があるため歩留まりが低下する。
【００１０】
（プレート電極となる）金属膜の形成を省略し、（不純物をドープした）シリコン層間膜をプレート電極として利用することも考えられるが、その場合は、シリコン層間膜が金属膜に比べて高い電気抵抗率を有するため、半導体装置の動作が不安定となる。
【課題を解決するための手段】
【００１１】
本発明の一形態に係る半導体装置は、半導体基体に形成された第一コンタクトプラグと、前記第一コンタクトプラグの上方に形成されたシリコン層間膜と、前記シリコン層間膜に形成された貫通孔に配置され、下部電極、容量絶縁膜及び上部電極で構成されるキャパシタと、前記シリコン層間膜上に形成されたプレート電極と、を備え、前記プレート電極は前記シリコン層間膜よりも電気抵抗率が低く、かつ、前記キャパシタは前記プレート電極を貫通していることを特徴とする。
【００１２】
また、本発明の他の形態に係る半導体装置は、第一絶縁膜上に形成されたシリコン層間膜と、前記シリコン層間膜上に形成されたプレート電極と、前記シリコン層間膜及び前記プレート電極を貫通するキャパシタと、を含み、前記キャパシタは、前記シリコン層間膜及び前記プレート電極に接する外周面を有する筒状の第一電極と、前記第一電極の内周面を覆う容量絶縁膜と、前記容量絶縁膜の内周側に配置されるとともに前記第一絶縁膜を貫通する第二電極と、を有していることを特徴とする。
【００１３】
また、本発明のさらに別の形態に係る半導体装置の製造方法は、半導体基体に第一コンタクトプラグを形成する工程と、前記第一コンタクトプラグ上に第一絶縁膜と、第一導電膜と、前記第一導電膜より低い電気抵抗率を持つ第二導電膜と、をこの順に積層する工程と、前記第二導電膜及び前記第一導電膜をエッチングし、前記第一絶縁膜に達する第一貫通孔を形成する工程と、前記第一貫通孔の内側面に上部電極を形成する工程と、前記第一貫通孔の底部に位置する前記第一絶縁膜を貫通し、前記第一コンタクトプラグの一部を露出させる第二貫通孔を形成する工程と、前記第二貫通孔内に露出する前記第一コンタクトプラグ及び前記上部電極の表面上に、容量絶縁膜と下部電極とを積層する工程と、前記第二貫通孔の底部に位置する前記下部電極及び前記容量絶縁膜をエッチング除去して前記第一コンタクトプラグの一部を再び露出させる工程と、前記第二貫通孔の底部に露出させた前記第一コンタクトプラグと前記下部電極とを電気的に接続する工程と、を備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、シリコン層間膜を貫通するキャパシタと、キャパシタの上部電極に接するプレート電極とを含む構造を持ち、製造が容易な半導体装置を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施の形態に係る半導体装置の主要部の概略構成を示す断面図である。
【図２】図１の半導体装置の製造方法の一工程を説明するための断面図である。
【図３】図２の工程に続く工程を説明するための断面図である。
【図４】図３の工程に続く工程を説明するための断面図である。
【図５】図４の工程に続く工程を説明するための断面図である。
【図６】図５の工程に続く工程を説明するための断面図である。
【図７】図６の工程に続く工程を説明するための断面図である。
【図８】図７の工程に続く工程を説明するための断面図である。
【図９】図８の工程に続く工程を説明するための断面図である。
【図１０】図９の工程に続く工程を説明するための断面図である。
【図１１】図１０の工程に続く工程を説明するための断面図である。
【図１２】図１１の工程に続く工程を説明するための断面図である。
【図１３】図１２の工程に続く工程を説明するための断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１７】
図１は、本発明の第一の実施の形態に係る半導体装置１０の主要部の概略構成を示す断面図である。具体的には、図１は、ＤＲＡＭのセル領域２０の一部であって、周辺回路領域３０との境界近傍を示している。セル領域２０には多数のメモリセルが二次元に配列形成され、周辺回路領域３０にはメモリセルを制御する回路が形成される。
【００１８】
図示の半導体装置１０は、半導体基板１０１、第一層間絶縁膜１０２、容量コンタクトプラグ（第一コンタクトプラグ）１０４、ストッパ膜（第一絶縁膜）１０８、シリコン層間膜（第一導電膜）１０９、プレート電極（第二導電膜）１１０−１、マスク絶縁膜１１１、キャパシタ１１９、カバー膜１２１、スルーホールコンタクトプラグ（第二コンタクトプラグ）１２２及び上層配線１２３を含む。
【００１９】
半導体基板１０１は、例えばシリコン基板である。図１には示されていないが、半導体基板１０１のセル領域２０及び周辺回路領域３０には、それぞれ、トランジスタ等の素子や素子間を電気的に分離する素子分離膜、任意の素子間を電気的に接続する埋め込み配線等が形成されている。
【００２０】
第一層間絶縁膜１０２は、例えば酸化シリコン膜である。
【００２１】
容量コンタクトプラグ１０４は、例えばタングステンからなる。容量コンタクトプラグ１０４は、半導体基板１０１に形成されたセルトランジスタ（図示せず）のソース部又はドレイン部に接続される。図では、一方向に並ぶ４個の容量コンタクトプラグ１０４が示されているが、容量コンタクトプラグ１０４は、２次元配置された多数のメモリセルに対応して形成される。
【００２２】
ストッパ膜１０８は、例えば、第一窒化シリコン膜１０５、酸化シリコン膜１０６及び第二窒化シリコン膜１０７の積層膜として構成される。
【００２３】
シリコン層間膜１０９は、ノンドープまたは不純部がドープされたシリコン膜である。シリコン膜は、酸化シリコン膜と比較して、アスペクトの大きい貫通孔を容易に形成することできる。そのため、所定以上の静電容量を有するキャパシタ１１９の専有面積を縮小する（集積度を高める）ことが可能になる。
【００２４】
プレート電極１１０−１は、例えばタングステンからなる。シリコン層間膜１０９よりも低い電気抵抗率を持つプレート電極１１０−１は、キャパシタ１１９の充放電を安定して行うことを可能にする。
【００２５】
マスク絶縁膜１１１は、例えば酸化シリコン膜である。マスク絶縁膜１１１は、シリコン層間膜１０９に貫通孔を形成する際のエッチングマスクとして利用される。
【００２６】
キャパシタ１１９は、柱状に形成され、外周側から上部電極１１３−１、容量絶縁膜１１５−１及び下部電極１１８−１を有している。上部電極１１３−１及び下部電極１１８−１として、例えば窒化チタンを、容量絶縁膜１１５−１として例えば酸化ジルコニウムを用いることができる。
【００２７】
上部電極１１３−１は筒状（円筒形、角筒形等）で、その外周面は、シリコン層間膜１０９及びプレート電極１１０−１に接しており、これにより上部電極１１３−１は、シリコン層間膜１０９及びプレート電極１１０−１に電気的に接続されている。
【００２８】
容量絶縁膜１１５−１は、上部電極１１３−１の内周面を覆うように形成されている。容量絶縁膜１１５−１も筒状で、その内周側には下部電極１１８−１が埋設されている。容量絶縁膜１１５−１及び下部電極１１８−１は、シリコン層間膜１０９のみならずストッパ膜１０８をも貫通して形成されている。下部電極１１８−１の下端は、容量コンタクトプラグ１０４に接し、これにより下部電極１１８−１は、容量コンタクトプラグ１０４に電気的に接続されている。
【００２９】
カバー膜１２１は、例えば酸化シリコン膜である。カバー膜１２１は、キャパシタ１１９の上面を覆うとともに周辺回路領域３０を埋設し、平らな上面を有する。
【００３０】
スルーホールコンタクトプラグ１２２は例えばタングステンからなり、また上層配線１２３は、例えば銅からなる。スルーホールコンタクトプラグ１２２は、カバー膜１２１を貫通してプレート電極１１０−１に接続され、プレート電極１１０−１と上層配線１２３との間を電気的に接続する。
【００３１】
次に、図２乃至図１３を参照して、図１に示す半導体装置１０の製造方法について説明する。
【００３２】
まず、図２に示すように、半導体基板１０１を用意し、公知の方法を用いて、半導体基板１０１のセル領域２０及び周辺回路領域３０に、それぞれトランジスタ等の素子や素子間を電気的に分離する素子分離膜、任意の素子間を接続する埋め込み配線等（いずれも図示せず）を形成する。それから、素子等が形成された半導体基板１０１の表面に第一層間絶縁膜１０２を形成する。第一層間絶縁膜１０２としては酸化シリコン膜を用いることができる。表面に第一層間絶縁膜１０２が形成された状態の半導体基板１０１を、以下では半導体基体１０３と称することがある。
【００３３】
続いて、公知の方法を用いて、半導体基体１０３に容量コンタクトプラグ１０４を形成する。具体的には、第一層間絶縁膜１０２にコンタクトホールを形成し、形成したコンタクトホールに導電膜、例えばタングステン膜、を埋設し容量コンタクトプラグ１０４とする。容量コンタクトプラグ１０４は、第一層間絶縁膜１０２を貫通し、半導体基板１０１に形成されたトランジスタのソース部或いはドレイン部に接続される。
【００３４】
次に、図３に示すように、第一層間絶縁膜１０２上に、第一窒化シリコン膜１０５、酸化シリコン膜１０６及び第二窒化シリコン膜１０７を、この順に積層する。これらの膜１０５〜１０７は、容量コンタクトプラグ１０４の上面を覆うストッパ膜１０８を構成する。
【００３５】
第一窒化シリコン膜１０５及び第二窒化シリコン膜１０７は、例えば、熱ＣＶＤ法を用いて形成することでき、酸化シリコン膜１０６は、例えば、プラズマＣＶＤ法を用いて形成することができる。第一窒化シリコン膜１０５及び第二窒化シリコン膜１０７の膜厚は、例えば、各々５０ｎｍとすることができ、酸化シリコン膜１０６の膜厚は、例えば、１００ｎｍとすることができる。
【００３６】
次に、図４に示すように、ストッパ膜１０８上に、シリコン層間膜１０９、プレート電極膜１１０、及びマスク絶縁膜１１１をこの順に形成する。シリコン層間膜１０９は、例えばプラズマＣＶＤ法を用い、膜厚１５００ｎｍに形成することができる。また、プレート電極膜１１０は、例えばタングステンを材料とするスパッタ法を用い、膜厚８０ｎｍに形成することができる。さらにマスク絶縁膜１１１は、例えば、熱ＣＶＤ法を用い、膜厚５０ｎｍに形成することができる。
【００３７】
次に、図示しないハードマスク及びレジストマスクをマスク絶縁膜１１１上に形成し、公知のリソグラフィー法を用いて、ハードマスクに所定の開口パターンを形成する。ハードマスクとして、例えば非晶質カーボン膜を用いることができる。また、所定の開口パターンは、容量コンタクトプラグ１０４に対応する位置に開口が形成されるパターンである。
【００３８】
次に、パターン形成されたハードマスクをマスクとするエッチングを行い、マスク絶縁膜１１１に開口パターンを転写する。それから、ハードマスクとマスク絶縁膜１１１とをマスクとするエッチングを行い、プレート電極膜１１０に開口パターンを転写する。さらに、シリコン層間膜１０９をエッチングして、図５に示すように、シリコン層間膜１０９を貫通するホール（第一貫通孔）１１２を形成し、ホール１１２の底にストッパ膜１０８の上面を露出させる。
【００３９】
以上の工程中にハードマスクは消滅する。ハードマスクが残存している場合には、ハードマスクを除去する工程を追加実施する。
【００４０】
次に、図６に示すように、ホール１１２の内面を覆う上部電極膜１１３を形成する。上部電極膜１１３の形成は、例えば、窒化チタンを材料とするＡＬＤ（Atomic Layer Deposition）法を用い、ホール１１２の内面が上部電極膜１１３で覆われるように行う。上部電極膜１１３の膜厚は例えば、８ｎｍとする。
【００４１】
次に、図７に示すように、上部電極膜１１３のエッチバックを行い、マスク絶縁膜１１１上に形成された上部電極膜１１３とホール１１２の底部に形成された上部電極膜１１３を除去する。ホール１１２の内側面を覆う上部電極膜１１３は、後にキャパシタ１１９の一部である上部電極１１３−１として利用される。上部電極１１３−１は、プレート電極膜１１０を貫通し、その上端は、プレート電極膜１１０の上面よりも表面側（図の上方）に突き出している。上部電極１１３−１の外周面は、シリコン層間膜１０９とプレート電極膜１１０に接し、これらに電気的に接続される。
【００４２】
続いて、同図に示すように、ホール１１２内に露出したストッパ膜１０８をエッチングし、ストッパ膜１０８を貫通する新たなホール（第二貫通孔）１１４を形成する。新たなホール１１４の底部には、少なくとも容量コンタクトプラグ１０４の上面の一部が露出する。また、新たなホール１１４の内側面は、上部電極１１３−１の内周面とストッパ膜１０８の内側面により構成される。
【００４３】
次に、図８に示すように、ホール１１４の内面を覆うように容量絶縁膜１１５−１となる絶縁膜１１５を形成する。絶縁膜１１５は、例えば、酸化ジルコニウムを材料とするＡＬＤ法を用い、膜厚６ｎｍに形成することができる。
【００４４】
続いて、図９に示すように、絶縁膜１１５の表面全体を覆うように第一下部電極膜１１６を形成する。第一下部電極膜１１６は、例えば、窒化チタンを材料とするＡＬＤ法を用い、膜厚６ｎｍに形成する。この段階で、ホール１１４は完全に埋め込まれておらず、第一下部電極膜１１６の内周側には空所１１７が残されている。
【００４５】
次に、図１０に示すように、第一下部電極膜１１６をエッチバックし、さらに絶縁膜１１５をエッチバックする。この結果、ホール１１４内に残る空所１１７の底部には、容量コンタクトプラグ１０４の上面の一部が再び露出する。また、絶縁膜１１５の一部は、上部電極１１３−１の内周面を覆う容量絶縁膜１１５−１として、第一下部電極膜１１６の一部１１６−１は、下部電極１１８−１の一部として、それぞれホール１１４内に残存する。
【００４６】
次に、図１１に示すように、第二下部電極膜１１８を、例えばＡＤＬ法を用いて、膜厚１０ｎｍに形成する。これにより、第一下部電極膜１１６の内周側に残る空所１１７は完全に埋設される。空所１１７に形成された第二下部電極膜１１８の下端は、容量コンタクトプラグ１０４に接触し、電気的に接続される。第二下部電極膜１１８の材料として第一下部電極１１６と同一の窒化チタンを用いることで、第一下部電極膜１１６の一部１１６−１と第二下部電極膜１１８は一体化する。図１１では、第一下部電極膜１１６の一部１１６−１を含めて第二下部電極膜１１８として図示している。
【００４７】
次に、図１２に示すように、第二下部電極膜１１８をエッチバックし、マスク絶縁膜１１１上に形成された余分な第二下部電極膜１１８を除去する。このエッチバックは、第二下部電極膜１１８と上部電極１１３−１とが完全に電気的に分離されるように行う。こうして、容量絶縁膜１１５−１の内周側に埋設された下部電極１１８−１が形成され、その結果、上部電極１１３−１、容量絶縁膜１１５−１及び下部電極１１８−１からなるキャパシタ１１９が形成される。
【００４８】
次に、図１３に示すように、第二層間絶縁膜１２０を全面に形成し、リソグラフィーにより所定のパターンに加工する。第二層間絶縁膜１２０として、例えば、プラズマＣＶＤ法を用いて形成した酸化シリコン膜を用いることができ、その膜厚は２００ｎｍとすることができる。また、所定のパターンは、例えば、メモリマット単位に分離されたパターンとすることができる。
【００４９】
次に、パターニングされた第二層間絶縁膜１２０をマスクとして、マスク絶縁膜１１１、プレート電極膜１１０及びシリコン層間膜１０９を順次エッチングする。これによりセル領域２０では、各メモリマットが個々に分離され、周辺回路領域３０ではストッパ膜１０８が露出する。プレート電極膜１１０も各メモリマット毎に分離されプレート電極１１０−１となる。
【００５０】
この後、第三層間絶縁膜を全面に形成し、メモリマット間及び周辺回路領域３０を埋設する。第三層間絶縁膜として、第二層間絶縁膜１２０と同じプラズマＣＶＤ法を用いて形成した酸化シリコン膜を用いることができ、その膜厚は１８００ｎｍとすることができる。第三層間絶縁膜として、第二層間絶縁膜１２０と同一の膜を形成することで、これらは一体化する。その後、ＣＭＰ（Chemical Mechanical Polishing）等により、第三層間絶縁膜の表面を平坦化し、カバー膜１２１とする。
【００５１】
次に、図１に示すように、カバー膜１２１の所定位置にスルーホールを形成し、形成したスルーホールを導電材料で埋設してスルーホールコンタクトプラグ１２２を形成する。スルーホールの形成位置は、例えば、メモリマットの端部近傍とすることができる。また、導電材料としてタングステンを用いることができる。
【００５２】
最後に、スルーホールコンタクトプラグ１２２上を通過するように上層配線１２３を形成する。上層配線１２３は、例えば、カバー膜１２１上に銅からなる金属膜を形成し、形成した金属膜を配線パターンに加工することで形成することができる。
【００５３】
以上のようにして、半導体装置１０が完成する。
【００５４】
本実施の形態によれば、プレート電極１１０−１と下部電極１１８−１との間を電気的に分離する工程を要することなく、シリコン層間膜を貫通するコンケーブタイプのキャパシタを形成することができる。これにより、キャパシタの高集積化と安定した動作とを実現できる半導体装置を、安価に歩留まりよく製造することができる。
【００５５】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく種々の変形、変更が可能である。特に、上記実施の形態における各膜の材料、膜厚及び成膜方法は、単なる例示過ぎず何ら本発明を限定するものではない。
【符号の説明】
【００５６】
１０    半導体装置
２０    セル領域
３０    周辺回路領域
１０１    半導体基板
１０２    第一層間絶縁膜
１０３    半導体基体
１０４    容量コンタクトプラグ
１０５    第一窒化シリコン膜
１０６    酸化シリコン膜
１０７    第二窒化シリコン膜
１０８    ストッパ膜
１０９    シリコン層間膜
１１０    プレート電極膜
１１０−１    プレート電極
１１１    マスク絶縁膜
１１２    ホール
１１３    上部電極膜
１１３−１    上部電極
１１４    ホール
１１５    絶縁膜
１１５−１    容量絶縁膜
１１６    第一下部電極膜
１１６−１    第一下部電極膜の一部
１１７    空所
１１８    第二下部電極膜
１１８−１    下部電極
１１９    キャパシタ
１２０    第二層間絶縁膜
１２１    カバー膜
１２２    スルーホールコンタクトプラグ
１２３    上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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