(57)【要約】      （修正有）【課題】素子の特性を容易に最適化することが可能な半導体装置を提供する。【解決手段】半導体装置１は、半導体基板の主面の上に配置され、ソース電極２１Ａ〜２１Ｄ、ゲート電極２２Ａ〜２２Ｆ、及びドレイン電極２３Ａ〜２３Ｃを備え、これらが第１の方向に延在してなるＦＥＴ１１と、半導体基板の主面の上において、ＦＥＴ１１よりも上層に配置されてなるグランドパターン２５と、グランドパターン２５のうち、ＦＥＴ１１が配置される領域に対応する位置に設けられた開口部２５ａと、ＦＥＴ１１上において、第１の方向に延在し、ソース電極２１Ａ〜２１Ｄとグランドパターン２５の間を接続してなるソース引出配線２４と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面の上に配置され、ソース電極、ゲート電極、およびドレイン電極を備え、これらが第１の方向に延在してなる、電界効果トランジスタと、
前記半導体基板の主面上において、前記電界効果トランジスタよりも上層に配置されてなる上部電極と、
前記上部電極のうち、前記電界効果トランジスタが配置される領域に対応する位置に設けられた開口部と、
前記開口部に対応した前記電界効果トランジスタ上において、前記第1の方向に延在し、前記ソース電極と前記上部電極の間を接続してなる接続パターンと、
を備える半導体装置。
【請求項２】
前記上部電極は、基準電位と接続され、前記ソース電極または前記ゲート電極に接続される配線と伝送線路を形成している、請求項１に記載の半導体装置。
【請求項３】
前記接続パターンの各々は、等しい長さを有する、請求項１又は２に記載の半導体装置。
【請求項４】
前記接続パターンの各々は、前記ドレイン電極に接続される接続パターンと同じ方向に延びている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲート電極及び前記ドレイン電極の個数はそれぞれ少なくとも２個であり、
前記ゲート電極の各々を電気的に接続するゲートバスバーと、
前記ドレイン電極の各々を電気的に接続するドレインバスバーと、
をさらに備え、
前記ゲートバスバー及び前記ドレインバスバーは、前記開口部の内側に位置する、請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、熱抵抗を低減した集積回路に関する技術が記載されている。この集積回路は、基板の上面に形成されるトランジスタと、トランジスタ上に設けられた接地面と、基板の裏面に設けられたボンディングパッドと、ボンディングパッドに結合し基板を貫通する導電性ビアホールと、を備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０８−８２７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
無線通信の分野では、送信器の最終段に信号を大きな出力で送信することができるパワーアンプが配置される。送信器の出力は、パワーアンプの電力及び効率に依存する。マイクロ波帯やミリ波帯といった高周波数帯域では、パワーアンプの効率を向上させるために、性能指数の高いＧａＡｓ(砒化ガリウム)又はＧａＮ(窒化ガリウム)が回路素子の材料として用いられる。同時に、パワーアンプの出力を大きくするために、ＦＥＴ(Field  Effect  Transistor:電界効果トランジスタ)のゲート幅を大きくし動作電流を増加させること、及び素子の耐圧を向上して動作電圧を高くすることが行われている。
【０００５】
ＧａＡｓ ＦＥＴ 及びＧａＮ ＦＥＴ 等の、絶縁基板上に形成される素子を含むデバイスの構造として、基板裏面に基準電位を与えるパターンを設け、基板裏面とＦＥＴとの間の基板を貫通するビアホールにより、ＦＥＴのソース電極を基準電位に接続する素子構造が知られている。しかしながら、大きなゲート幅を有するＦＥＴをこのような構造により作製する場合、次の問題が生じる。
【０００６】
例えばソース接地の形態により増幅器を作製する場合、ＦＥＴのソース電極と裏面電極を接続し基板を貫通するビアホールは有意の長さを有してしまう。マイクロ波帯及びミリ波帯では、有意の長さを有する導体は、インダクタンスとして振る舞う。したがって、配線は、増幅器の反射特性及び増幅特性に大きな影響を与える。一方で、配線の長さ及び幅を調整することによりインダクタンスを最適化して、これにより回路の安定化を図り良好な特性を得ることも可能である。
【０００７】
しかしながら、大きなゲート幅を確保するためにゲート電極のフィンガー数を増やした場合、ソース電極も複数必要とされる。ソース電極と裏面電極との間の配線の長さは、すなわち、それぞれのソース電極に係るビアホール迄の長さは、ソース電極ごとに異なる。したがって、各ソース電極とビアホールとの間の配線が有するインダクタンスも、ソース電極ごとに異なる。この場合、ソース電極とビアホールとの間の距離を最適化することは難しいため、増幅器の高周波特性は劣化する。
【０００８】
高周波特性の劣化を抑制するために、１個又は２個のソース電極を有する単位ＦＥＴを複数個並列に配列し、隣り合うＦＥＴの間にビアホールを配置することにより、各ソース電極とビアホールとの間の配線の長さを一定とする方法がある。しかしながら、この場合には、ソース電極の個数に対して多数のビアホールを設ける必要がある。このため、素子のサイズが大きくなる。また、各ゲート電極及び各ドレイン電極に接続される引出配線の長さが単位ＦＥＴごとに異なるため、単位ＦＥＴごとの出力信号に位相差が生じる。位相差を有する複数の出力信号がベクトル合成された場合、出力信号の振幅は、１個のＦＥＴからの出力信号に単位ＦＥＴの個数を乗じた値よりも小さくなり、単位ＦＥＴの個数から期待される程度の大きな出力とはならない。
【０００９】
別の回路構造として、インバーテッドＭＳＬ(micro strip Line: マイクロストリップ線路)と呼ばれる回路構造が知られている。インバーテッドＭＳＬは、最上層の配線を基準電位層とする構造であり、表面実装タイプのデバイスに一般的に用いられる。インバーテッドＭＳＬ構造では、基準電位層が基板の裏面側ではなく表面側に配置されている。このため、基板の表面側に配置されるＦＥＴのソース電極と基準電位とを、大きなサイズの基板ビアホールを用いることなく接続することができる。また、ソース領域の直上にビアホールを設けることにより、ソース領域に等価的に接続されるインダクタンスをほぼゼロとすることも可能である。
【００１０】
しかしながら、ソース領域の直上にビア構造を設けた場合、ソース領域とビア構造との間の距離がほぼゼロであるため、ソース領域に接続されるインダクタンスを最適化して回路の安定化を行うことができない。インダクタンスを最適化するためには、ソース領域とビア構造との間の距離を調節する必要がある。この結果、基板裏面に基準電位パターンを設けたデバイスと同様に、フィンガー数を多くした場合に、ビア構造とソース領域との間の距離を最適化することができない。また、ＦＥＴのフィンガー数を増加させた場合、複数のＦＥＴの間でその出力信号に位相差が生じて、大きな出力を得ることができないという問題も、基板裏面に基準電位パターンを設けた回路構成の場合と同様に生じる。
【００１１】
本発明は、このような問題点に鑑みてなされたものであり、特性を容易に最適化することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一形態に係る半導体装置は、半導体基板の主面の上に配置され、ソース電極、ゲート電極、およびドレイン電極を備え、これらが第１の方向に延在してなる、電界効果トランジスタと、半導体基板の主面上において、電界効果トランジスタよりも上層に配置されてなる上部電極と、上部電極のうち、電界効果トランジスタが配置される領域に対応する位置に設けられた開口部と、開口部に対応した電界効果トランジスタ上において、第１の方向に延在し、ソース電極と上部電極の間を接続してなる接続パターンと、を備える。
【発明の効果】
【００１３】
本発明による半導体装置によれば、特性を容易に最適化することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、一実施形態に係る半導体装置の平面図である。
【図２】図２は、図１のII-II線に沿った断面図である。
【図３】図３は、図１のIII-III線に沿った断面図である。
【図４】図４は、図１のIV-IV線に沿った断面図である。
【図５】図５は、一実施形態に係る半導体装置の各部の寸法を示す平面図である。
【図６】図６は、グランドパターンの配置の一例を示す図である。
【図７】図７は、図６のVII-VII線に沿った断面図である。
【図８】図８は、一実施形態の変形例に係る半導体装置の平面図である。
【図９】図９は、一実施形態の別の変形例に係る半導体装置の平面図である。
【発明を実施するための形態】
【００１５】
［本願発明の実施形態の説明］
最初に、本願発明の実施形態の内容を列記して説明する。
【００１６】
本発明の一形態に係る半導体装置は、半導体基板の主面の上に配置され、ソース電極、ゲート電極、およびドレイン電極を備え、これらが第１の方向に延在してなる、電界効果トランジスタと、半導体基板の主面上において、電界効果トランジスタよりも上層に配置されてなる上部電極と、上部電極のうち、電界効果トランジスタが配置される領域に対応する位置に設けられた開口部と、開口部に対応した電界効果トランジスタ上において、第１の方向に延在し、ソース電極と上部電極の間を接続してなる接続パターンと、を備える。
【００１７】
この半導体装置では、上部電極において、電界効果トランジスタが配置される領域に対応する位置には、開口部が配置されている。そして、ソース電極が、ソース電極、ゲート電極、及びドレイン電極の延在方向である第１の方向に延在する接続パターンによってグランドパターンに接続されている。したがって、ソース電極の各々に対して、接続パターンの長さを最適化することができるため、ソース電極に接続されるインダクタンスの値を、ソース電極の各々に対して最適化することができる。このため、半導体装置の特性を容易に最適化することができる。
【００１８】
上部電極は、基準電位と接続され、ソース電極またはゲート電極に接続される配線と伝送線路を形成していてもよい。このような構成により、上部電極とソース電極（又はゲート電極）に接続される配線とで形成される伝送線路に基準電位を与えることができ、適切に信号を伝送することができる。
【００１９】
接続パターンの各々は、等しい長さを有していてもよい。この場合には、複数のソース電極に対して接続されるインダクタンスが等しくなるため、全ての接続パターンの長さを同じように調整することにより、半導体装置の特性を一層容易に最適化することができる。
【００２０】
接続パターンの各々は、ドレイン電極に接続される接続パターンと同じ方向に延びていてもよい。この場合には、全ての接続パターンが一方向のみに延びているため、接続パターンを配置するための領域を複数の方向に対して設ける必要がなく、半導体装置の面積を小さく抑えることができる。
【００２１】
ゲート電極及びドレイン電極の個数はそれぞれ少なくとも２個であり、ゲート電極の各々を電気的に接続するゲートバスバーと、ドレイン電極の各々を電気的に接続するドレインバスバーと、をさらに備え、ゲートバスバー及びドレインバスバーは、開口部の内側に位置していてもよい。この場合には、ゲートバスバー及びドレインバスバーとグランドパターンとが重なっていないため、ゲートバスバー及びドレインバスバーの伝送線路としての特性が向上する。したがって、半導体装置の特性が向上する。
【００２２】
［本願発明の実施形態の詳細］
本発明の実施形態に係る半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【００２３】
図１は、一実施形態に係る半導体装置の平面図である。図２は、図１のII-II線に沿った断面図である。図３は、図１のIII-III線に沿った断面図である。図４は、図１のIV-IV線に沿った断面図である。
【００２４】
半導体装置１は、電界効果トランジスタ(ＦＥＴ)１１を備える。半導体装置１は、例えば、無線送信器等に組み込まれて、他の回路素子に接続されて、パワーアンプを構成する。
【００２５】
ＦＥＴ１１は、半導体基板Ｓの主面Ｓａ上に配置される。ＦＥＴ１１は、４個のソース電極２１Ａ〜２１Ｄ、６個のゲート電極２２Ａ〜２２Ｆ、及び３個のドレイン電極２３Ａ〜２３Ｃを備える。ソース電極２１Ａ〜２１Ｄおよびドレイン電極２３Ａ〜２３Ｃは、半導体層とオーミック接触する。ゲート電極２２Ａ〜２２Ｆは、半導体層とショットキ接触する。ゲート電極２２Ａ〜２２Ｆについては、ショットキ接触させるタイプのほか、ゲート電極２２Ａ〜２２Ｆと半導体層の間にゲート絶縁膜を介在させた構造であってもよい。半導体層は、ＳｉのほかＧａＡｓやＧａＮ系半導体(一例ではＧａＮ)、ＳｉＣなどが採用できる。ＦＥＴの構造としては、バルク半導体層あるいはエピタキシャル成長された半導体層全体をチャネルとするタイプのほか、禁制帯幅が異なる２つの半導体を積層することで形成される二次元電子ガスをチャネルとする高電子移動度トランジスタ(HEMT: High ELectRon MobiLity TRansistoR)を採用することもできる。
【００２６】
ＦＥＴ１１において、ソース電極２１Ａ〜２１Ｄと、ドレイン電極２３Ａ〜２３Ｃは、交互に配列されている。隣接するソース電極２１Ａ〜２１Ｄとドレイン電極２３Ａ〜２３Ｃの間に、ゲート電極２２Ａ〜２２Ｆが１本ずつ配置されている。このように、ＦＥＴ１１は、フィンガー数が６のＦＥＴである。ソース電極２１Ａ〜２１Ｄ、ゲート電極２２Ａ〜２２Ｆ、及びドレイン電極２３Ａ〜２３Ｃは、いずれもその長手方向を平行に配置されている。なお、以下の説明において、ソース電極２１Ａ〜２１Ｄ及びドレイン電極２３Ａ〜２３Ｃの配列方向を電極の配置方向と記載する場合がある。また、ゲート電極２２Ａ〜２２Ｆが延びる方向を、電極の長手方向と記載する場合がある。
【００２７】
ソース電極２１Ａ〜２１Ｄ、及びドレイン電極２３Ａ〜２３Ｃは、半導体基板Ｓの主面Ｓａに形成されたソース領域２６およびドレイン領域２７の上にそれぞれ配置されている。ソース領域２６及びドレイン領域２７は、不純物が高濃度にドープされた領域である。ソース電極２１Ａ〜２１Ｄとソース領域２６、及びドレイン電極２３Ａ〜２３Ｃとドレイン領域２７はそれぞれ不図示のコンタクト層を介して電気的に接続されている。
【００２８】
図２〜４に示されるように、半導体装置１は、主面Ｓａ上のゲート電極を含む４層の配線構造を有している。以下では、各配線層を、半導体基板Ｓに近い順に第１配線層〜第４配線層と記載する。ＦＥＴ１１を覆って主面Ｓａの上に絶縁膜３１が形成されている。絶縁膜３１は、第１層絶縁膜３２と、第２層絶縁膜３３と、第３層絶縁膜３４と、を含む。第１層絶縁膜３２は、第１配線層と第２配線層とを電気的に絶縁する。第２層絶縁膜３３は、第２配線層と第３配線層とを電気的に絶縁する。第３層絶縁膜３４は、第３配線層と第４配線層とを電気的に絶縁する。絶縁膜３１は例えばポリイミドからなる。
【００２９】
半導体装置１は、さらにソース引出配線２４及びグランドパターン２５を第４配線層に備えている。グランドパターン２５は、絶縁膜３１上に配置されている。グランドパターン２５は、ＦＥＴ１１とはオーバラップしていない。具体的には、グランドパターン２５は、略矩形状の開口部２５ａを有し、ＦＥＴ１１は、この開口部２５ａの内部に配置されている。
【００３０】
グランドパターン２５は、半導体装置１の外部の基準電位に接続され、半導体装置１の基準電位を与える。ソース引出配線２４は、ソース電極２１Ａ〜２１Ｄとグランドパターン２５とを接続する。図２〜４に示されるように、ソース引出配線２４及びグランドパターン２５は、第４配線層で形成される。したがって、ソース引出配線２４及びグランドパターン２５は、ＦＥＴ１１よりも高い位置に配置されている。なお、ソース引出配線２４とグランドパターン２５とは、本実施形態のように同じ配線層に設けてもよいし、あるいは、両者を異なる配線層に設けてもよい。異なる配線層に設ける場合には、両者はビアホールによって接続することができる。
【００３１】
図２及び図３に示されるように、半導体装置１は、ソース電極２１Ａ〜２１Ｄとソース引出配線２４とを接続するビア構造４１を備えている。ビア構造４１は、第１パッド４２、第２パッド４３、第１ビア金属４４、第２ビア金属４５、及び第３ビア金属４６を備える。第１パッド４２は、第２配線層で形成され、第２パッド４３は、第３配線層で形成されている。第１ビア金属４４は、第１層絶縁膜３２を貫通しており、ソース電極２１Ａ〜２１Ｄと第１パッド４２とを電気的に接続する。第２ビア金属４５は、第２層絶縁膜３３を貫通しており、第１パッド４２と第２パッド４３とを電気的に接続する。第３ビア金属４６は、第３層絶縁膜３４を貫通しており、第２パッド４３とソース引出配線２４とを電気的に接続する。なお、第１パッド４２、第２パッド４３、第１ビア金属４４、第２ビア金属４５、及び第３ビア金属４６は、例えば金(Ａｕ)からなる。
【００３２】
ここで、図１に示されるように、ソース引出配線２４の各々は、同じ長手方向に延びている。また、ソース引出配線２４の各々は、等しい長さを有する。すなわち、図１に示されるように、ソース引出配線２４に接続されたビア構造４１から、ソース引出配線２４に接続されたグランドパターン２５までの距離は、全てのソース引出配線２４においてＬS1であり、等しい。
【００３３】
図１に示されるように、半導体装置１は、ＦＥＴ１１の電極の配置方向に延びるゲートバスバー５２を備えている。ゲート電極２２Ａ〜２２Ｆは、ＦＥＴ１１の幅方向に延びるゲート引出配線５１を介して、ゲートバスバー５２に電気的に接続されている。ゲートバスバー５２は、ゲート配線５３に接続されている。ゲート配線５３は、半導体装置１の外部の回路に接続されている。ゲート配線５３の幅は、所定の特性インピーダンス(例えば50Ω)を有するように定められる。また、グランドパターン２５は、ゲートバスバー５２とオーバラップしていない。すなわち、ゲートバスバー５２は、グランドパターン２５の開口部２５ａの内部に位置している。ゲートバスバー５２及びゲート配線５３は、第１配線層に配置されている。
【００３４】
図１に示されるように、半導体装置１は、ＦＥＴ１１の長さ方向に延びるドレインバスバー６２を備えている。ドレイン電極２３Ａ〜２３Ｃは、電極の長手方向に延びるドレイン引出配線６１を介して、ドレインバスバー６２に電気的に接続されている。ドレインバスバー６２は、ドレイン配線６３に接続されている。ドレイン配線６３の幅は、所定の特性インピーダンス(例えば50Ω)を有するように定められる。また、グランドパターン２５は、ドレインバスバー６２にオーバラップしない。すなわち、ドレインバスバー６２は、グランドパターン２５の開口部２５ａの内部に位置している。
【００３５】
図２及び図４に示されるように、ドレイン電極２３Ａ〜２３Ｃは、第１配線層で形成されている。また、ドレインバスバー６２は、半導体基板Ｓと第２配線層で形成されている。そのため、半導体装置１は、ドレイン電極２３Ａ〜２３Ｃとドレイン引出配線６１とを接続するためのビア金属４７を備える。ビア金属４７は、第１層絶縁膜３２を貫通して、ドレイン電極２３Ａ〜２３Ｃとドレイン引出配線６１とを電気的に接続する。
【００３６】
図５に、半導体装置１の各部の寸法の一例を示す。ビア構造４１の電極の長手方向に沿った長さは、例えば１０μｍである。ビア構造４１の外縁とソース領域２６の外縁との間の距離は、例えば２０μｍである。ソース領域２６及びドレイン領域２７の外縁とグランドパターン２５の内縁、すなわち開口部２５ａの縁との間の距離は、例えば１０μｍである。電極の配置方向に沿ったソース引出配線２４の幅は、例えば１０μｍである。なお、図示を省略しているが、ゲート電極２２Ａ〜２２Ｆのゲート長(電極の配置方向に沿った幅)は、例えば０．１５μｍである。
【００３７】
以上説明したように、半導体装置１では、ＦＥＴ１１が形成されている領域には、グランドパターン２５の開口部２５ａが配置されている。そして、少なくとも２個のソース電極２１Ａ〜２１Ｄの各々が、ソース電極２１Ａ〜２１Ｄ、ゲート電極２２Ａ〜２２Ｆ、及びドレイン電極２３Ａ〜２３Ｃの長手方向に延在するソース引出配線２４によってグランドパターン２５に接続されている。半導体装置１では、ソース引出配線２４の各々は、等しい長さを有している。これにより、複数のソース電極２１Ａ〜２１Ｄに対して接続されるインダクタンスが等しくなるため、全てのソース引出配線２４の長さを同じように調整することにより、素子の特性を一層容易に最適化することができる。しかし、ゲート電極２２Ａ〜２２Ｆとゲート配線５３を接続するゲートバスバー５２内での長さ、及びドレイン電極２３Ａ〜２３Ｃとドレイン配線６３を接続するドレインバスバー６２内での長さは、それぞれ異なるが、ソース電極２１Ａ〜２１Ｄの各々に対して、ソース引出配線２４の長さを最適化することで、ソース電極２１Ａ〜２１Ｄとグランドパターン２５との間に必然的に形成される寄生インダクタンスの値を、ソース電極２１Ａ〜２１Ｄの各々に対して調整することができる。このため、ＦＥＴ１１の特性を改善することができる。これにより、ドレイン電極２３Ａ〜２３Ｃから出力される信号の位相を揃えることにより、半導体装置１からの出力を最大化することができる。
【００３８】
また、半導体装置１では、ソース引出配線２４の各々は、ドレイン電極２３Ａ〜２３Ｃに接続されるドレイン引出配線６１と同じ方向に延びている。これにより、全ての接続パターンが一方向のみに延びているため、引出配線を配置するための領域を複数の方向に対して設ける必要がなく、半導体装置１の面積を小さく抑えることができる。なお、同じ方向に延びているソース引出配線２４は、ドレイン配線６３と同じ側に配置されている。これは、ゲート電極２２Ａ〜２２Ｆとソース電極２１Ａ〜２１Ｄとの間で発生する静電容量よりもドレイン電極２３Ａ〜２３Ｃとソース電極２１Ａ〜２１Ｄとの間で発生する静電容量の方が、ＦＥＴ１１の特性に与える影響が小さいためである。
【００３９】
また、半導体装置１では、ゲート電極２２Ａ〜２２Ｆの各々を電気的に接続するゲートバスバー５２と、ドレイン電極２３Ａ〜２３Ｃの各々を電気的に接続するドレインバスバー６２と、をさらに備え、グランドパターン２５は、ゲートバスバー５２及びドレインバスバー６２をその開口部２５ａ内に配置している。すなわち、ゲートバスバー５２、ドレインバスバー６２は、グランドパターンとオーバラップしていない。これにより、ゲートバスバー５２及びドレインバスバー６２の伝送線路としての特性が向上する。
【００４０】
なお、図１〜図５に示した半導体装置１では、ＦＥＴ１１の周囲に配置されたグランドパターン２５が基準電位に直接接続されているものとしたが、このパターンは、必ずしも基準電位に直接接続されていなくてもよい。図６に半導体装置１の別の例に係る平面図を示す。図６において破線で示す長方形Ｒの内部が、図１に示した範囲に対応する。
【００４１】
図６及び図７に示した半導体装置１は、ソースパターン７２上に複数の半田ボール７４を備えている。ソースパターン７２の外周の形状は、略長方形である。ソースパターン７２の両側には、入力端子Ａおよび出力端子Ｂを備えている。入力端子Ａは、ゲート配線５３と接続する。出力端子Ｂは、ドレイン配線６３と接続する。入力端子Ａおよび出力端子Ｂ上には、半田ボール７５，７６を備えている。ソースパターン７２は、半田ボール７４を介して基準電位に接続される。
【００４２】
また、図８及び図９を参照して、半導体装置１の変形例について説明する。図８に示す半導体装置２は、図１に示した半導体装置１におけるＦＥＴ１１に代えて、ＦＥＴ１２を備えている。ＦＥＴ１２は、フィンガー数が４のＦＥＴである。すなわち、ＦＥＴ１２は、３個のソース電極２１Ａ〜２１Ｃ、４個のゲート電極２２Ａ〜２２Ｄ、及び２個のドレイン電極２３Ａ〜２３Ｂを備える。
【００４３】
ソース電極２１Ａ及びソース電極２１Ｃに接続されるソース引出配線２４は、電極の配置方向と平行に延びている。一方、ソース電極２１Ｂに接続されるソース引出配線２４は、電極の長手方向と平行に延びている。このように、複数のソース引出配線２４が、それぞれ別の方向に延びていてもよい。なお、半導体装置２においても、各ソース引出配線２４は、それぞれのビア構造４１からグランドパターン２５までの長さはＬS1であり、等しい。
【００４４】
また、図９に示す半導体装置３は、図８に示したＦＥＴ１２に代えて、フィンガー数が６のＦＥＴ１３を備えている。すなわち、ＦＥＴ１３は、４個のソース電極２１Ａ〜２１Ｄ、６個のゲート電極２２Ａ〜２２Ｆ、及び３個のドレイン電極２３Ａ〜２３Ｃを備える。
【００４５】
ソース電極２１Ａ及びソース電極２１Ｄに接続されるソース引出配線２４は、電極の配置方向と平行に延びている。一方、ソース電極２１Ｂ及びソース電極２１Ｃに接続されるソース引出配線２４は、電極の長手方向と平行に延びている。このように、複数のソース引出配線２４が、それぞれ別の方向に延びている。なお、半導体装置３においても、ソース引出配線２４は、等しい長さを有する。すなわち、ソース引出配線２４に接続されたビア構造４１から、グランドパターン２５までの距離は、全てのソース引出配線２４においてＬS1であり、等しい。
【００４６】
なお、本発明は、上述した実施形態に限定されるものではない。上部電極の一例としてグランドパターン２５を挙げたが、必要に応じて接地電位以外の電位に接続してもよい。また、例えば、各ソース引出配線２４の長さを全て等しくなくてもよい。すなわち、個々のソース引出配線２４の長さを、半導体装置１に要求される電気特性等に応じて、適宜調節してもよい。また、ドレインバスバー６２を第２配線層以外の層に配置してもよい。ドレインバスバー６２を第２配線層以外の層に配置する場合には、ビア金属４７に代えて、ビア構造４１のようにパッドと貫通金属とを含むビア構造を配置する。さらに、同一の半導体チップ上に複数のＦＥＴが搭載され、各々が直接あるいは受動素子を介して半導体チップ上で接続される場合、すべてのＦＥＴに本発明を適用してもよいし、必要に応じて一部のＦＥＴにだけ、本発明を採用してもよい。
【００４７】
また、例えばゲート電極の個数が１個である場合等には、ゲートバスバー５２を省略してもよい。ドレイン電極の個数が１個である場合等には、ドレインバスバー６２を省略してもよい。
【符号の説明】
【００４８】
１，２，３…半導体装置、１１，１２，１３…ＦＥＴ（電界効果トランジスタ）、２１Ａ〜２１Ｄ…ソース電極、２２Ａ〜２２Ｆ…ゲート電極、２３Ａ〜２３Ｃ…ドレイン電極、２４…ソース引出配線（接続パターン）、２５…グランドパターン（上部電極）、２５ａ…開口部、６１…ドレイン引出配線（接続パターン）、Ｓ…半導体基板、Ｓａ…主面。
【図１】
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【図２】
2016006870.tif 000004
【図３】
2016006870.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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