(57)【要約】【課題】エンファシス回路を備える出力回路の正確な解析モデルを作成することができる解析モデル作成方法、プログラムおよび記録媒体を提供する。【解決手段】エンファシス回路がディスエーブル状態に設定された出力回路のネットリストを用いてシミュレーションを実行して取得された第１ＩＶ特性および第１ＶＴ特性を有する出力バッファの解析モデルを作成する。第１ＩＶ特性を有する電圧制御電流源が出力ピンに接続され、エンファシス回路がイネーブル状態に設定されたネットリストを用いてシミュレーションを実行して取得された第５ＩＶ特性および第５ＶＴ特性を有するエンファシス回路の解析モデルを作成する。出力バッファの解析モデルおよびエンファシス回路の解析モデルの動作を合成して出力回路の解析モデルを作成する。【選択図】図２０
2016173733.tif 000002
【特許請求の範囲】
【請求項１】
出力バッファから出力されるメイン信号と、エンファシス回路から出力される、前記メイン信号が反転され、かつ、一定の時間遅延されたエンファシス信号とが合成された出力信号を出力ピンから出力する出力回路の解析モデル作成方法であって、
前記出力回路の第１ネットリストを取得する第１ステップと、
前記第１ネットリストを含み、前記エンファシス回路がディスエーブル状態に設定された第１シミュレーション環境を作成する第２ステップと、
前記第１シミュレーション環境で前記出力回路のシミュレーションを実行し、前記出力回路の第１ＩＶ特性および第１ＶＴ特性を取得する第３ステップと、
前記第１ＩＶ特性および前記第１ＶＴ特性を有する前記出力バッファの解析モデルを作成する第４ステップと、
前記第１ＩＶ特性を有する電圧制御電流源のデータを作成する第５ステップと、
前記第１ネットリストを含み、前記データが表す第１ＩＶ特性を有する電圧制御電流源が前記出力ピンに接続され、かつ、前記エンファシス回路がイネーブル状態に設定された第５シミュレーション環境を作成する第６ステップと、
前記第５シミュレーション環境で前記出力回路のシミュレーションを実行し、前記出力回路の第５ＩＶ特性および第５ＶＴ特性を取得する第７ステップと、
前記第５ＩＶ特性および前記第５ＶＴ特性を有する前記エンファシス回路の第２解析モデルを作成する第８ステップと、
前記出力バッファの解析モデルおよび前記エンファシス回路の第２解析モデルの動作を合成して前記出力回路の第２解析モデルを作成する第９ステップとを含むことを特徴とする解析モデル作成方法。
【請求項２】
前記第６ステップは、前記第１ネットリストを含み、前記出力バッファおよび前記エンファシス回路に流れる電流量を減算するように、前記電圧制御電流源が前記出力ピンとグランドとの間に接続され、かつ、前記エンファシス回路がイネーブル状態に設定された第５シミュレーション環境を作成する請求項１に記載の解析モデル作成方法。
【請求項３】
前記第９ステップは、前記出力バッファの解析モデルの動作を制御する信号が反転され、かつ、一定の時間遅延された信号により前記エンファシス回路の第２解析モデルの動作を制御することにより、前記出力バッファの解析モデルおよび前記エンファシス回路の第２解析モデルの動作を合成して前記出力回路の第２解析モデルを作成する請求項１または２に記載の解析モデル作成方法。
【請求項４】
前記第５ステップから前記第９ステップを実行するよりも前に、
前記出力バッファのプルダウンデバイスまたはプルアップデバイスがディスエーブル状態となるように編集された第２ネットリストを取得する第１０ステップと、
前記第２ネットリストを含み、前記エンファシス回路がイネーブル状態に設定された第２シミュレーション環境を作成する第１１ステップと、
前記第２シミュレーション環境で前記出力回路のシミュレーションを実行し、前記出力回路の第２ＩＶ特性および第２ＶＴ特性を取得する第１２ステップと、
前記第２ＩＶ特性および前記第２ＶＴ特性を有する前記エンファシス回路の第１解析モデルを作成する第１３ステップと、
前記出力バッファの解析モデルおよび前記エンファシス回路の第１解析モデルの動作を合成して前記出力回路の第１解析モデルを作成する第１４ステップと、
前記第１ネットリストを含み、前記エンファシス回路がイネーブル状態に設定された第３シミュレーション環境を作成する第１５ステップと、
前記出力回路の第１解析モデルを含み、前記エンファシス回路がイネーブル状態に設定された第４シミュレーション環境を作成する第１６ステップと、
前記第３シミュレーション環境で前記出力回路のシミュレーションを実行し、前記出力回路の第３ＩＶ特性を取得する第１７ステップと、
前記第４シミュレーション環境で前記出力回路のシミュレーションを実行し、前記出力回路の第４ＩＶ特性を取得する第１８ステップと、
前記第３ＩＶ特性と前記第４ＩＶ特性との比較を行う第１９ステップと、
前記第３ＩＶ特性と前記第４ＩＶ特性との差異が、あらかじめ設定された判定基準以内である場合に、前記出力回路の第１解析モデルを使用するよう促すメッセージを出力する第２０ステップとを含み、
さらに、前記差異が、前記判定基準を超えている場合に、前記第５ステップから前記第９ステップを実行し、前記出力回路の第２解析モデルを使用するよう促すメッセージを出力する第２１ステップを含む請求項１〜３のいずれか１項に記載の解析モデル作成方法。
【請求項５】
前記第１０ステップは、前記出力バッファのプルダウンデバイスがディスエーブル状態となるように編集された第２ネットリストを取得する請求項４に記載の解析モデル作成方法。
【請求項６】
前記第１４ステップは、前記出力バッファの解析モデルの動作を制御する信号が反転され、かつ、一定の時間遅延された信号により前記エンファシス回路の第１解析モデルの動作を制御することにより、前記出力バッファの解析モデルおよび前記エンファシス回路の第１解析モデルの動作を合成して前記出力回路の第１解析モデルを作成する請求項４または５に記載の解析モデル作成方法。
【請求項７】
前記一定の時間は、１ユニットインターバルである請求項１〜６のいずれか１項に記載の解析モデル作成方法。
【請求項８】
請求項１〜７のいずれか１項に記載の解析モデル作成方法の各々のステップをコンピュータに実行させるためのプログラム。
【請求項９】
請求項１〜７のいずれか１項に記載の解析モデル作成方法の各々のステップをコンピュータに実行させるためのプログラムが記録されたコンピュータ読み取り可能な記録媒体。
【請求項１０】
入力信号に対応するメイン信号を出力する出力バッファと、前記メイン信号が反転され、かつ、一定の時間遅延されたエンファシス信号を出力するエンファシス回路とを備え、前記メイン信号と前記エンファシス信号とが合成された出力信号を出力ピンから出力する出力回路であって、
さらに、制御信号に応じて、前記エンファシス回路のイネーブル状態／ディスエーブル状態を制御する第１制御回路と、
前記入力信号が反転され、前記一定の時間遅延された信号に応じて、前記エンファシス回路のオン状態／オフ状態を制御する第２制御回路と、
前記エンファシス回路がディスエーブル状態に設定された場合の前記出力バッファのＩＶ特性を有し、前記出力ピンとグランドとの間に接続され、前記出力ピンから出力される出力信号の電圧に応じて、前記ＩＶ特性を有する電流を流す電圧制御電流源とを備えることを特徴とする出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、IBIS（I/O Buffer Information Specification）等の解析モデルの仕様により規定される半導体集積回路の出力回路とその解析モデル作成方法、プログラムおよび記録媒体に関するものである。
【背景技術】
【０００２】
IBISは、プリント基板上の配線ラインの信号波形を解析する伝送線路シミュレーションのために、半導体集積回路の動作をモデル化するものである。IBISモデルは、IBISの仕様により規定されるＩＯ（入出力回路）のＩＶ（電流／電圧）特性およびＶＴ（電圧／時間）特性をテーブル化したビヘイビアモデル（動作記述モデル）であり、現在、半導体集積回路の解析モデルとして、SPICE（Simulation Program with Integrated Circuit Emphasis）モデルとともに業界標準になっている。
【０００３】
図２１（Ａ）および（Ｂ）は、それぞれ、半導体集積回路の標準的な出力回路、および、そのIBISモデルを表す一例の概念図である。同図（Ａ）に示す出力回路８０は、出力最終段の出力バッファとなるＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）８２およびＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）８４と、ＥＳＤ（静電気放電）クランプ用の２つのダイオード８６、８８と、出力ピン容量９０とを備えている。
【０００４】
また、同図（Ｂ）は、出力回路８０のIBISモデルを概念図で表したものであるが、実際のIBISモデルは、出力バッファのＰＭＯＳ（プルアップデバイス）８２およびＮＭＯＳ（プルダウンデバイス）８４のＩＶ特性（Ｉ（Ｖ））およびＶＴ特性（Ｖ（ｔ））のモデルと、２つのダイオード８６、８８のＩＶ特性（Ｉ（Ｖ））のモデルと、出力ピン容量９０の容量特性（Ｃ＿ｃｏｍｐ）のモデルとが、テキストベースでテーブル化されたものとなっている。
【０００５】
続いて、図２２（Ａ）および（Ｂ）は、それぞれ、エンファシス回路を備える出力回路の構成を表す一例の回路図、および、その動作を表す一例の波形図である。同図（Ａ）は、エンファシス回路の一例として、プリエンファシス回路boostを備える出力回路を表したものである。出力回路は、最終段の出力バッファmainのプルダウンデバイスであるＮＭＯＳ９４と、プリエンファシス回路boostのブルダウンデバイスであるＮＭＯＳ９６と、出力バッファmainのプルアップデバイスの機能を模した抵抗素子９２と、を備えている。
【０００６】
出力バッファmainのＮＭＯＳ９４は、入力信号inがインバータ９８で反転された信号により制御される。プリエンファシス回路boostのＮＭＯＳ９６は、出力バッファmainのＮＭＯＳ９４を制御する信号がインバータ１００により反転され、さらに、遅延回路（1UI delay）１０２により１ＵＩ（ユニットインターバル）遅延された信号により制御される。
【０００７】
その結果、同図（Ｂ）に示すように、プリエンファシス回路boostから出力されるエンファシス信号は、出力バッファmainから出力されるメイン信号が反転され、かつ、１ＵＩ遅延された信号となり、出力ピンoutからは、出力バッファmainから出力されるメイン信号と、プリエンファシス回路boostから出力されるプリエンファシス信号とが合成された波形の出力信号が出力される。
【０００８】
同図中（１）は、出力が立ち上がる際にエンファシスが有効な期間であり、出力バッファmainとプリエンファシス回路boostの両方のプルダウンが働いていない。（２）は、その後、エンファシスが切れて無効になった期間であり、出力バッファmainのプルダウンは働いていないが、プリエンファシス回路boostのプルダウンは働いている。（３）は、出力が立ち下がる際にエンファシスが有効な期間であり、出力バッファmainとプリエンファシス回路boostの両方のプルダウンが働いている。（４）は、その後、エンファシスが切れて無効になった期間であり、出力バッファmainのプルダウンは働いているが、プリエンファシス回路boostのプルダウンは働いていない。
【０００９】
図２２（Ａ）に示す出力回路のIBISモデルを作成する場合、出力バッファmainのＮＭＯＳ９４およびプリエンファシス回路boostのＮＭＯＳ９６のIBISモデルをそれぞれ作成した後、IBISの仕様で定義されているドライバスケジュールの機能を使用して、出力バッファmainのＮＭＯＳ９４の入力信号が反転され、かつ、１ＵＩ遅延された信号により、プリエンファシス回路boostのＮＭＯＳ９６を制御して動作させることにより実現される。
【００１０】
以下、従来の解析モデル作成方法に従って、従来の解析モデル作成装置が、図２２（Ａ）に示すエンファシス回路boostを備える出力回路のIBISモデルを作成する場合の動作について説明する。
【００１１】
ここで、図２２（Ａ）に示す出力回路は、出力バッファmainのＮＭＯＳ９４のイネーブル状態／ディスエーブル状態を制御するための制御ピンを備えておらず、エンファシス回路boostのＮＭＯＳ９６のイネーブル状態／ディスエーブル状態を制御するための制御ピンを備えているものとする。
【００１２】
出力回路のIBISモデルを作成する場合、前述のように、まず、出力バッファmain単体のIBISモデルと、エンファシス回路boost単体のIBISモデルを作成する必要がある。これらのIBISモデルをどのように作成すべきかについて、非特許文献２には、一方の回路の特性を取得する際に、他方の回路をターンオフしてＩＶ／ＶＴ特性を得ると記載されている。また、ターンオフの方法について、非特許文献２には、制御ピンがある場合は、制御ピンでディスエーブル状態に設定し、制御ピンがない場合には、ネットリストを編集してターンオフ状態を作ると記載されている。
【００１３】
出力バッファmainのIBISモデルを作成する場合、図２３左側上下に示すように、制御ピンにより、エンファシス回路boostをディスエーブル状態に設定する。続いて、同図左側上に示すように、出力ピンoutに可変電圧源１０４を接続して出力バッファmain単体のシミュレーションを実施し、そのＩＶ特性を取得する。また、同図左側下に示すように、出力ピンoutに終端回路（終端抵抗）１０６を接続して出力バッファmain単体のシミュレーションを実施し、そのＶＴ特性を取得する。そして、取得されたＩＶ特性およびＶＴ特性を有する出力バッファmainのIBISモデルを作成する。
【００１４】
また、エンファシス回路boostのIBISモデルを作成する場合、同図右側上下に示すように、出力バッファmainのＮＭＯＳ９４のゲートを強制的に接地してローレベルとし、ＮＭＯＳ９４がディスエーブル状態（オフ状態）となるように編集された出力回路のネットリストを用いて、同様に、エンファシス回路boost単体のシミュレーションを実施し、そのＩＶ特性およびＶＴ特性を取得する。そして、取得されたＩＶ特性およびＶＴ特性を有するエンファシス回路boostのIBISモデルを作成する。
【００１５】
続いて、ドライバスケジュールにより、出力バッファmainのIBISモデルの動作に対して、エンファシス回路boostのIBISモデルが、反転され、かつ、１ＵＩ遅延されて動作するように制御する。これにより、図２２（Ｂ）に示すように、エンファシスが有効な期間では、出力バッファmainのIBISモデルのＩＶ特性およびＶＴ特性と、エンファシス回路boostのIBISモデルのＩＶ特性およびＶＴ特性とが合成された波形の信号が出力ピンoutから出力される。一方、エンファシスが無効な期間では、出力バッファmainのＩＶ特性およびＶＴ特性の波形の信号が出力ピンoutから出力される。
【００１６】
図２４に示すように、出力バッファmainにおいて、抵抗素子９２の影響を、出力バッファmainのIBIS作成時と、エンファシス回路boostのIBIS作成時の双方で、同じように考慮した場合、これらをドライバスケジュールにより単純に重ね合わせると、エンファシスが有効な期間では、抵抗素子９２の特性が、重複して含まれることになる。この結果、出力バッファmainのIBISモデルとエンファシス回路boostのIBISモデルとをドライブスケジュールにより合成して作成されたIBISモデルは正しく動作しない。
【００１７】
非特許文献２の中にも、このような重複が無いようにIBISモデルの作成を行う必要があることは記載されているが、その具体的な作成方法は示されていない。
これに対し、従来用いられている作成方法の一例として、図２５に示すように、出力回路のネットリストから内部終端回路９２の記述を削除し、内部終端回路９２を外付け回路９２’として扱うように変更するという方法がある。しかし、この方法ではネットリストを編集する必要があるため、間違いが混入したり、変更により特性自体が変わったりする恐れがある。
【００１８】
また、従来の解析モデル作成方法では、出力バッファmainのＩＶ特性およびＶＴ特性を求める際に、エンファシス回路boostがディスエーブル状態に設定されてシミュレーションが行われる。しかし、図２６に示すように、回路によっては、エンファシス回路boostがディスエーブル状態に設定されたとしても、エンファシス回路boostのＮＭＯＳ９６が完全にオフ状態にならずオフ電流Ib_offが流れるものがある。
【００１９】
従来の作成方法により、このような回路のＩＶ特性およびＶＴ特性がシミュレーションにより取得された場合、出力バッファmainのIBIS特性は、電流Im+Ib_offに応じた値となり、エンファシス回路boostのIBIS特性は、電流Ib_onに応じた値となる。
【００２０】
これらの特性をドライバスケジュールにより単純に重ね合わせたIBIS特性では、作成したIBISモデルをドライバスケジュールの制御で動作させた場合、例えば、ＩＶ特性について注目したとき、エンファシスが無効な期間では、Im+Ib_offに応じた波形の信号が出力されるため、問題はない。しかし、エンファシスが有効な期間では、Im+Ib_off+Ib_onに応じた出力となり、実際には存在しないはずのオフ電流Ib_offが含まれるため、正しい波形の出力が得られない。
【００２１】
また、図２７（Ａ）および（Ｂ）に示すように、回路によっては、エンファシスが無効な場合と有効な場合とで出力バッファmainに流れる電流が変わるものがある。ここでは、同図（Ａ）に示すように、エンファシスが無効な場合に、出力バッファmainに流れる電流をIm1、同図（Ｂ）に示すように、エンファシスが有効な場合に、出力バッファmainに流れる電流をIm2としている。エンファシス回路boostは、オフ電流を流さないものとし、その電流はIbとしている。
【００２２】
従来の解析モデル作成方法では、エンファシス回路boostがディスエーブル状態に設定されて出力バッファmainのＩＶ特性およびＶＴ特性が取得されるため、このようにして作成された出力バッファmainのIBISモデルは実際の特性と異なる。
そのまま作成した出力バッファmainのIBISモデルとエンファシス回路boostのIBISモデルをドライバスケジュールの制御により動作させた場合、エンファシスが有効な期間では、出力バッファmain単体の特性Im1と、エンファシス回路boost単体の特性Ibが単純に合計され、Im1+Ibに応じた出力となり、本来の特性であるIm2+Ibと異なってしまうため、正しい波形の出力が得られない。
【００２３】
ここで、本発明に関連性のある先行技術文献としては、ＰＡＤ容量を考慮したＩＢＩＳモデルを作成するＩＢＩＳモデル作成プログラム等に関する特許文献１、半導体素子が呈する出力波形をシミュレートする波形シミュレーション装置等に組み込まれるＩＢＩＳ補正ツール等に関する特許文献２、伝送線路シミュレーションに使用するＩＢＩＳモデルの電流Ｉ−電圧Ｖ特性曲線を補正するＩＢＩＳ補正装置等に関する特許文献３、回路モデルを生成する回路モデル生成装置等に関する特許文献４などがある。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開２００６−３２３４７０号公報
【特許文献２】特開２００７−２１３２４７号公報
【特許文献３】特開２０１３−２４２６４３号公報
【特許文献４】特開２０１４−１３５０３３号公報
【非特許文献】
【００２５】
【非特許文献１】"IBIS (I/O Buffer Information Specification) Version 6.0"、[online]、平成２５年９月２０日、The IBIS Open Forum、[平成２７年１月２７日検索]、インターネット＜URL: http://www.eda.org/ibis/ver6.0/ver6_0.pdf＞
【非特許文献２】"IBIS MODELING COOKBOOK For IBIS Version 4.0"、[online]、平成１７年９月１５日、The IBIS Open Forum、[平成２７年１月２７日検索]、インターネット＜URL: http://www.vhdl.org/ibis/cookbook/cookbook-v4.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【００２６】
本発明の目的は、上記従来技術の問題点を解消し、エンファシス回路を備える出力回路の正確な解析モデルを作成することができる出力回路とその解析モデル作成方法、プログラムおよび記録媒体を提供することにある。
【課題を解決するための手段】
【００２７】
上記目的を達成するために、本発明は、出力バッファから出力されるメイン信号と、エンファシス回路から出力される、前記メイン信号が反転され、かつ、一定の時間遅延されたエンファシス信号とが合成された出力信号を出力ピンから出力する出力回路の解析モデル作成方法であって、
前記出力回路の第１ネットリストを取得する第１ステップと、
前記第１ネットリストを含み、前記エンファシス回路がディスエーブル状態に設定された第１シミュレーション環境を作成する第２ステップと、
前記第１シミュレーション環境で前記出力回路のシミュレーションを実行し、前記出力回路の第１ＩＶ特性および第１ＶＴ特性を取得する第３ステップと、
前記第１ＩＶ特性および前記第１ＶＴ特性を有する前記出力バッファの解析モデルを作成する第４ステップと、
前記第１ＩＶ特性を有する電圧制御電流源のデータを作成する第５ステップと、
前記第１ネットリストを含み、前記データが表す第１ＩＶ特性を有する電圧制御電流源が前記出力ピンに接続され、かつ、前記エンファシス回路がイネーブル状態に設定された第５シミュレーション環境を作成する第６ステップと、
前記第５シミュレーション環境で前記出力回路のシミュレーションを実行し、前記出力回路の第５ＩＶ特性および第５ＶＴ特性を取得する第７ステップと、
前記第５ＩＶ特性および前記第５ＶＴ特性を有する前記エンファシス回路の第２解析モデルを作成する第８ステップと、
前記出力バッファの解析モデルおよび前記エンファシス回路の第２解析モデルの動作を合成して前記出力回路の第２解析モデルを作成する第９ステップとを含むことを特徴とする解析モデル作成方法を提供するものである。
【００２８】
ここで、前記第６ステップは、前記第１ネットリストを含み、前記出力バッファおよび前記エンファシス回路に流れる電流量を減算するように、前記電圧制御電流源が前記出力ピンとグランドとの間に接続され、かつ、前記エンファシス回路がイネーブル状態に設定された第５シミュレーション環境を作成することが好ましい。
【００２９】
また、前記第９ステップは、前記出力バッファの解析モデルの動作を制御する信号が反転され、かつ、一定の時間遅延された信号により前記エンファシス回路の第２解析モデルの動作を制御することにより、前記出力バッファの解析モデルおよび前記エンファシス回路の第２解析モデルの動作を合成して前記出力回路の第２解析モデルを作成することが好ましい。
【００３０】
また、前記第５ステップから前記第９ステップを実行するよりも前に、
前記出力バッファのプルダウンデバイスまたはプルアップデバイスがディスエーブル状態となるように編集された第２ネットリストを取得する第１０ステップと、
前記第２ネットリストを含み、前記エンファシス回路がイネーブル状態に設定された第２シミュレーション環境を作成する第１１ステップと、
前記第２シミュレーション環境で前記出力回路のシミュレーションを実行し、前記出力回路の第２ＩＶ特性および第２ＶＴ特性を取得する第１２ステップと、
前記第２ＩＶ特性および前記第２ＶＴ特性を有する前記エンファシス回路の第１解析モデルを作成する第１３ステップと、
前記出力バッファの解析モデルおよび前記エンファシス回路の第１解析モデルの動作を合成して前記出力回路の第１解析モデルを作成する第１４ステップと、
前記第１ネットリストを含み、前記エンファシス回路がイネーブル状態に設定された第３シミュレーション環境を作成する第１５ステップと、
前記出力回路の第１解析モデルを含み、前記エンファシス回路がイネーブル状態に設定された第４シミュレーション環境を作成する第１６ステップと、
前記第３シミュレーション環境で前記出力回路のシミュレーションを実行し、前記出力回路の第３ＩＶ特性を取得する第１７ステップと、
前記第４シミュレーション環境で前記出力回路のシミュレーションを実行し、前記出力回路の第４ＩＶ特性を取得する第１８ステップと、
前記第３ＩＶ特性と前記第４ＩＶ特性との比較を行う第１９ステップと、
前記第３ＩＶ特性と前記第４ＩＶ特性との差異が、あらかじめ設定された判定基準以内である場合に、前記出力回路の第１解析モデルを使用するよう促すメッセージを出力する第２０ステップとを含み、
さらに、前記差異が、前記判定基準を超えている場合に、前記第５ステップから前記第９ステップを実行し、前記出力回路の第２解析モデルを使用するよう促すメッセージを出力する第２１ステップを含むことが好ましい。
【００３１】
ここで、前記第１０ステップは、前記出力バッファのプルダウンデバイスがディスエーブル状態となるように編集された第２ネットリストを取得することが好ましい。
【００３２】
また、前記第１４ステップは、前記出力バッファの解析モデルの動作を制御する信号が反転され、かつ、一定の時間遅延された信号により前記エンファシス回路の第１解析モデルの動作を制御することにより、前記出力バッファの解析モデルおよび前記エンファシス回路の第１解析モデルの動作を合成して前記出力回路の第１解析モデルを作成することが好ましい。
【００３３】
また、前記一定の時間は、１ユニットインターバルであることが好ましい。
【００３４】
また、本発明は、上記に記載の解析モデル作成方法の各々のステップをコンピュータに実行させるためのプログラムを提供する。
【００３５】
また、本発明は、上記に記載の解析モデル作成方法の各々のステップをコンピュータに実行させるためのプログラムが記録されたコンピュータ読み取り可能な記録媒体を提供する。
【００３６】
また、本発明は、入力信号に対応するメイン信号を出力する出力バッファと、前記メイン信号が反転され、かつ、一定の時間遅延されたエンファシス信号を出力するエンファシス回路とを備え、前記メイン信号と前記エンファシス信号とが合成された出力信号を出力ピンから出力する出力回路であって、
さらに、制御信号に応じて、前記エンファシス回路のイネーブル状態／ディスエーブル状態を制御する第１制御回路と、
前記入力信号が反転され、前記一定の時間遅延された信号に応じて、前記エンファシス回路のオン状態／オフ状態を制御する第２制御回路と、
前記エンファシス回路がディスエーブル状態に設定された場合の前記出力バッファのＩＶ特性を有し、前記出力ピンとグランドとの間に接続され、前記出力ピンから出力される出力信号の電圧に応じて、前記ＩＶ特性を有する電流を流す電圧制御電流源とを備えることを特徴とする出力回路を提供する。
【発明の効果】
【００３７】
本発明によれば、エンファシスが有効な期間でも無効な期間でも、エンファシス回路を備える実際の出力回路が動作する場合と同じ特性を得ることができ、エンファシス回路を備える実際の出力回路の正確な解析モデルを作成することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る解析モデル作成装置の構成を表す一実施形態のブロック図である。
【図２】図１に示す演算処理部の構成を表す一実施形態のブロック図である。
【図３】（Ａ）は、ＶＣＣＳの構成を表す一例の概念図、（Ｂ）は、ＶＣＣＳのＩＶ特性を表す一例のテーブル、（Ｃ）は、同図（Ｂ）のテーブルに示すＩＶ特性を表すグラフである。
【図４】ドライバスケジュールの記述を表す一例のリストである。
【図５】（Ａ）および（Ｂ）は、それぞれ、半導体集積回路の出力回路の構成を表す一例の回路図、および、そのIBISモデルを表す一例の概念図である。
【図６】図５（Ｂ）に示すIBISモデルのトランジェント・シミュレーションの結果を表す一例の波形図である。
【図７】（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図６に示す波形図のタイミング（２）、（３）、（５）および（６）におけるIBISモデルの状態を表す一例の概念図である。
【図８】半導体集積回路の出力回路の構成を表す別の例の回路図である。
【図９】図８に示す出力回路のシミュレーション環境０の場合の構成を表す回路図である。
【図１０】図８に示す出力回路のシミュレーション環境１の場合の構成を表す回路図である。
【図１１】（Ａ）および（Ｂ）は、それぞれ、図８に示す出力回路のシミュレーション環境２、３の場合の構成を表す回路図、および、そのIBISモデルの構成を表す概念図である。
【図１２】（Ａ）および（Ｂ）は、それぞれ、図８に示す出力回路のシミュレーション環境２、３の場合の構成を表す回路図、および、そのIBISモデルの構成を表す概念図である。
【図１３】（Ａ）および（Ｂ）は、シミュレーションにより取得された出力回路のＩＶ特性を表す一例のグラフである。
【図１４】半導体集積回路の出力回路の構成を表す別の例の回路図である。
【図１５】図８に示す出力回路のシミュレーション環境０の場合の構成を表す回路図である。
【図１６】図１４に示す出力回路のシミュレーション環境４の場合の構成を表す回路図である。
【図１７】SPICEモデルおよびIBISモデルのトランジションシミュレーションの結果を表す一例の波形図である。
【図１８】本発明の解析モデル作成方法の各ステップを表す一例のフローチャートである。
【図１９】図１８のフローチャートに続く、本発明の解析モデル作成方法の各ステップを表す一例のフローチャートである。
【図２０】図１９のフローチャートに続く、本発明の解析モデル作成方法の各ステップを表す一例のフローチャートである。
【図２１】（Ａ）および（Ｂ）は、それぞれ、半導体集積回路の標準的な出力回路、および、そのIBISモデルを表す一例の概念図である。
【図２２】（Ａ）および（Ｂ）は、それぞれ、エンファシス回路を備える出力回路の構成を表す一例の回路図、および、その動作を表す一例の波形図である。
【図２３】図２２に示す出力回路の出力バッファ単体およびエンファシス回路単体のIBISモデルを作成する場合の構成を表す一例の回路図である。
【図２４】図２２に示す出力回路の出力バッファ単体およびエンファシス回路単体のIBISモデルを作成する場合の構成を表す別の例の回路図である。
【図２５】図２２に示す出力回路の出力バッファ単体およびエンファシス回路単体のIBISモデルを作成する場合の構成を表す別の例の回路図である。
【図２６】図２２に示す出力回路の出力バッファ単体およびエンファシス回路単体のIBISモデルを作成する場合の構成を表す別の例の回路図である。
【図２７】（Ａ）および（Ｂ）は、それぞれ、エンファシスが無効な場合および有効な場合の出力回路の構成を表す一例の回路図である。
【発明を実施するための形態】
【００３９】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の出力回路とその解析モデル作成方法、プログラムおよび記録媒体を詳細に説明する。
【００４０】
図１は、本発明に係る解析モデル作成装置の構成を表す一実施形態のブロック図である。同図に示す解析モデル作成装置１０は、出力バッファから出力されるメイン信号と、エンファシス回路から出力されるエンファシス信号とが合成された出力信号を出力ピンから出力する半導体集積回路の出力回路のIBISモデル（解析モデル）を作成するものであり、入出力インターフェイス部１２と、演算処理部１４と、データ記憶部１６とを備えている。
【００４１】
入出力インターフェイス部１２は、解析モデル作成装置１０を操作するユーザにより入力される各種の指示を受け取り、かつ、各種の情報を出力するものであり、例えば、キーボードやマウス等の入力装置、モニタやプリンタ等の出力装置を備えている。
【００４２】
続いて、演算処理部１４は、図２に示すように、出力回路の解析モデルを作成するための各種の演算処理を行うものであり、ネットリスト取得部１８と、シミュレーション環境作成部２０と、シミュレーション実行部２２と、解析モデル作成部２４と、比較判定部２６と、ＶＣＣＳデータ作成部２８とを備えている。
【００４３】
ネットリスト取得部１８は、入出力インターフェイス部１２を介して入力されるユーザの指示に応じて、データ記憶部１６から、ユーザの指示に対応する出力回路のネットリストを取得するものである。
【００４４】
シミュレーション環境作成部２０は、出力回路のＩＶ特性およびＶＴ特性を取得するシミュレーションを実行する場合のシミュレーション環境を作成するものである。
ここで、シミュレーション環境とは、シミュレーションを行う出力回路のネットリストの状態を表すものであり、シミュレーションを行うネットリストの指定、エンファシス回路のイネーブル状態／ディスエーブル状態の設定、ＶＣＣＳのデータを含めるか否かの設定等を含む。
【００４５】
シミュレーション実行部２２は、シミュレーション環境作成部２０により作成されたシミュレーション環境で出力回路のシミュレーションを行い、そのＩＶ特性およびＶＴ特性を取得するものである。
【００４６】
解析モデル作成部２４は、シミュレーション実行部２２により取得されたＩＶ特性およびＶＴ特性を有する出力回路の解析モデルを作成するものである。
【００４７】
比較判定部２６は、従来の解析モデル作成方法に従って作成された解析モデルのＩＶ特性と、SPICEモデルのＩＶ特性とを比較し、両者の差異が、あらかじめ設定された判定基準以内であるか否かを判定するものである。
【００４８】
ＶＣＣＳデータ作成部２８は、解析モデルの作成対象となる出力回路のネットリストを使用して、エンファシス回路がディスエーブル状態に設定されたシミュレーション環境でシミュレーションを実行して取得されたＩＶ特性からＶＣＣＳのデータ（ＩＶ特性）を作成するものである。
【００４９】
ここで、ＶＣＣＳ(Voltage Controlled Current Source)とは、制御ノード間の電圧に応じて、指定されたノード間に電流を流す電圧制御電流源である。
【００５０】
図３（Ａ）は、ＶＣＣＳの構成を表す一例の概念図、同図（Ｂ）は、ＶＣＣＳのＩＶ特性を表す一例のテーブル、同図（Ｃ）は、同図（Ｂ）のテーブルに示すＩＶ特性を表すグラフである。同図（Ａ）に示すＶＣＣＳ３０は、電圧源３２と、電流源３４とを備えている。制御ノードは、ノードＡ−グランドＧＮＤ間であり、その間に電圧源３２が設けられている。電流を流すノードは、ノードＢ−グランドＧＮＤ間であり、その間に電流源３４が設けられている。
【００５１】
同図（Ｂ）に示すgVCCS以降の記述は、HSPICEにおけるＶＣＣＳの記述であり、このgVCCS以降の記述により、ノードＡ−グランドＧＮＤ間の電圧ＶＡに対して、ノードＢ−グランドＧＮＤ間に流す電流ＩＢのＩＶ特性がテーブル形式で記述されている。
【００５２】
同図（Ｃ）のグラフの縦軸は、電流源３４が流す電流ＩＢ（Ａ）横軸は、電圧源３２の電圧ＶＡ（Ｖ）を表す。このグラフに示すように、ＶＣＣＳ３０では、電圧源３２により、制御ノードであるノードＡ−グランドＧＮＤ間の電圧ＶＡを変化させると、同図（Ｂ）のテーブルに示すＩＶ特性に従って、電流源３４により、電流を流すノードであるノードＢ−グランドＧＮＤ間に、電圧ＶＡに応じた電流ＩＢを流すことができる。
【００５３】
続いて、データ記憶部１６は、プログラム、テンプレート、データ等を含む、各種の情報を記憶するものである。
データ記憶部１６には、演算処理部１４の動作を制御するプログラム、ＩＶ／ＶＴ特性のシミュレーション環境を作成するためのテンプレート、ドライバスケジュールを記述するためのテンプレート、出力回路のネットリスト、ＩＶ／ＶＴ特性のシミュレーション結果のデータ、作成されたＶＣＣＳのデータやIBISモデルのデータ等が格納される。
【００５４】
ここで、ドライバスケジュールは、複数のIBISモデルの動作を時間的に制御しながら、その動作を合成するIBISの仕様で定義された機能である。
【００５５】
図４は、ドライバスケジュールの記述を表す一例のリストである。同図に示すように、ドライバスケジュール（Driver Schedule）の記述には、制御対象のIBISモデルの名称を表すキーワードであるModel_nameが記述され、その下側に、実際の制御対象のIBISモデルの名称main、boostが記述されている。mainが出力バッファを、boostがエンファシス回路を表す。
また、Model_nameの右側に、IBISモデルの動作の制御時間を表すキーワードであるRise_on_dly、Rise_off_dly、Fall_on_dly、Fall_off_dlyが記述され、その下側に、実際のIBISモデルの動作の制御時間が記述されている。ＮＡ（Not Applicable）は、該当なしであることを表す。
【００５６】
ここで、Rise_on_dlyは、制御対象のIBISモデルの入力信号の立ち上がりを検知した時間から、制御対象のIBISモデルのプルアップデバイスをオン状態、プルダウンデバイスをオフ状態に設定するまでの時間を表す。
Rise_off_dlyは、制御対象のIBISモデルの入力信号の立ち上がりを検知した時間から、制御対象のIBISモデルのプルアップデバイスをオフ状態、プルダウンデバイスをオン状態に設定するまでの時間を表す。
Fall_on_dlyは、制御対象のIBISモデルの入力信号の立ち下がりを検知した時間から、制御対象のIBISモデルのプルアップデバイスをオフ状態、プルダウンデバイスをオン状態に設定するまでの時間を表す。
Fall_off_dlyは、制御対象のIBISモデルの入力信号の立ち下がりを検知した時間から、制御対象のIBISモデルのプルアップデバイスをオン状態、プルダウンデバイスをオフ状態に設定するまでの時間を表す。
【００５７】
以下、半導体集積回路の出力回路の一例を挙げて、ドライバスケジュールにより制御されるIBISモデルの動作を説明する。
【００５８】
図５（Ａ）および（Ｂ）は、それぞれ、半導体集積回路の出力回路の構成を表す一例の回路図、および、そのIBISモデルを表す一例の概念図である。同図（Ａ）に示す出力回路３６は、出力バッファmainと、エンファシス回路boostと、ＥＳＤクランプ用の２つのダイオード４２と、出力ピン容量４４を備えている。出力バッファmainのメイン信号と、エンファシス回路boostのエンファシス信号とが接続され、出力ピンoutputに接続されている。また、ダイオード４２および容量４４も出力ピンoutputに接続されている。
【００５９】
同図（Ｂ）に示すIBISモデルは、出力バッファmainのＰＭＯＳ（プルアップデバイス）およびＮＭＯＳ（プルダウンデバイス）のＩＶ特性およびＶＴ特性（Ｉ（Ｖ）、Ｖ（ｔ））のモデル４６、４８と、エンファシス回路boostのＰＭＯＳおよびＮＭＯＳのＩＶ特性およびＶＴ特性（Ｉ（Ｖ）、Ｖ（ｔ））のモデル５０、５２と、２つのダイオード４２のＩＶ特性（Ｉ（Ｖ））のモデル５４、５６と、容量４４の容量特性（Ｃ＿ｃｏｍｐ）のモデル５８とを備えている。
【００６０】
図６は、図５（Ｂ）に示すIBISモデルのトランジェント・シミュレーションの結果を表す一例の波形図である。この波形図には、IBISモデルの入力信号inputおよび出力信号outputの波形の他、出力バッファmainのIBISモデル単体のメイン信号およびエンファシス回路boostのIBISモデル単体のエンファシス信号の波形が記載されている。また、図７（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は、それぞれ、図６に示す波形図のタイミング（２）、（３）、（５）および（６）におけるIBISモデルの状態を表す一例の概念図である。
【００６１】
制御対象のIBISモデルの入力信号inputが立ち上がった場合（図６の（１））、出力バッファmainのIBISモデルのRise_on_dlyは０．０ｎｓであるから、図７（Ａ）に示すように、入力信号inputの立ち上りと同時に、出力バッファmainのIBISモデルのプルアップデバイスのモデル４６がオン状態、プルダウンデバイスのモデル４８がオフ状態に設定される。
これにより、出力バッファmainのIBISモデルのメイン信号が立ち上がってハイレベルとなり（図６の（２））、出力バッファmainのIBISモデルのメイン信号のハイレベルと、エンファシス回路boostのIBISモデルのエンファシス信号のハイレベルとが合成された波形の信号outputが出力される。
【００６２】
また、エンファシス回路boostのIBISモデルのRise_off_dlyは５．０ｎｓであるから、図７（Ｂ）に示すように、入力信号inputの立ち上りから５．０ｎｓの後に、エンファシス回路boostのIBISモデルのプルアップデバイスのモデル５０がオフ状態、プルダウンデバイスのモデル５２がオン状態に設定される。
これにより、エンファシス回路boostのIBISモデルのエンファシス信号が立ち下がってローレベルとなり（図６の（３））、出力バッファmainのIBISモデルのメイン信号のハイレベルと、エンファシス回路boostのIBISモデルのエンファシス信号のローレベルとが合成された波形の信号outputが出力される。
【００６３】
一方、制御対象のIBISモデルの入力信号inputが立ち下がった場合（図６の（４））、出力バッファmainのIBISモデルのFall_on_dlyは０．０ｎｓであるから、図７（Ｃ）に示すように、入力信号inputの立ち下りと同時に、出力バッファmainのIBISモデルのプルアップデバイスのモデル４６がオフ状態、プルダウンデバイスのモデル４８がオン状態に設定される。
これにより、出力バッファmainのIBISモデルのメイン信号が立ち下がってローレベルとなり（図６の（５））、出力バッファmainのIBISモデルのメイン信号のローレベルと、エンファシス回路boostのIBISモデルのエンファシス信号のローレベルとが合成された波形の信号outputが出力される。
【００６４】
また、エンファシス回路boostのIBISモデルのFall_off_dlyは５．０ｎｓであるから、図７（Ｄ）に示すように、入力信号inputの立ち下りから５．０ｎｓの後に、エンファシス回路boostのIBISモデルのプルアップデバイスのモデル５０がオン状態、プルダウンデバイスのモデル５２がオフ状態に設定される。
これにより、エンファシス回路boostのIBISモデルのエンファシス信号が立ち上がってハイレベルとなり（図６の（６））、出力バッファmainのIBISモデルのメイン信号のローレベルと、エンファシス回路boostのIBISモデルのエンファシス信号のハイレベルとが合成された波形の信号outputが出力される。
【００６５】
次に、図１８〜図２０のフローチャートを参照しながら、本発明の解析モデル作成方法に従って、解析モデル作成装置１０が出力回路の解析モデルを作成する場合の動作を説明する。
【００６６】
図８は、半導体集積回路の出力回路の構成を表す別の例の回路図である。同図に示す出力回路６０は、出力最終段の出力バッファmainとなる抵抗素子６２およびＮＭＯＳ６４と、エンファシス回路boostとなるＮＭＯＳ６６と、エンファシス回路boostのイネーブル状態／ディスエーブル状態を制御する第１制御回路となるＮＭＯＳ６８およびインバータ７０と、エンファシス回路boostのオン状態／オフ状態を制御する第２制御回路となるインバータ７２および遅延回路（1UI delay）７４とを備えている。
【００６７】
出力バッファmainの抵抗素子６２およびＮＭＯＳ６４は、電源ＶＣＣとグランドとの間に直列に接続されている。入力信号inがＮＭＯＳ６４のゲートに入力され、抵抗素子６２とＮＭＯＳ６４との間のノードから入力信号inに対応する出力バッファmainのメイン信号が出力され、出力ピンoutに接続されている。
【００６８】
エンファシス回路boostのＮＭＯＳ６６は、出力ピンoutとグランドとの間に接続されている。入力信号inが第２制御回路のインバータ７２により反転され、さらに、遅延回路７４により１ＵＩ（ユニットインターバル）の時間遅延されてＮＭＯＳ６６のゲートに入力される。ＮＭＯＳ６６からは、メイン信号が反転され、かつ、１ＵＩの時間遅延されたエンファシス信号が出力される。また、メイン信号とエンファシス信号とが合成された出力信号が出力ピンoutから出力される。なお、遅延回路７４による遅延時間は１ＵＩの時間に限らず、一定の時間であればよい。
【００６９】
第１制御回路のＮＭＯＳ６８は、エンファシス回路boostのＮＭＯＳ６６のゲートとグランドとの間に接続されている。制御信号em_enが、インバータ７０により反転されてＮＭＯＳ６８のゲートに入力される。
【００７０】
出力回路６０の解析モデルを作成する場合、解析モデル作成装置１０では、まず、従来の解析モデル作成方法に従って、出力回路６０のIBISモデルが作成される。
【００７１】
この場合、まず、ネットリスト取得部１８により、入出力インターフェイス部１２を介して入力されるユーザの指示に応じて、データ記憶部１６から、IBISモデルの作成対象となる出力回路６０のネットリスト０が取得される（ステップＳ１）。
【００７２】
また、ネットリスト取得部１８により、同様に、データ記憶部１６から、ネットリスト０において、出力バッファのＮＭＯＳ６４のゲートが接地されてローレベルとなり、ＮＭＯＳ６４が強制的にディスエーブル状態（オフ状態）となるように編集されたネットリスト１が取得される（ステップＳ２）。
【００７３】
続いて、シミュレーション環境作成部２０により、ネットリスト０を含む、ＩＶ／ＶＴ特性取得用のSPICEシミュレーション環境０が作成される（ステップＳ３）。
【００７４】
このとき、シミュレーション環境０では、図９に示すように、制御信号em_enがローレベル（Ｌｏｗ）に設定される。この場合、制御信号em_enはインバータ７０により反転され、ハイレベル（Ｈｉｇｈ）が第１制御回路のＮＭＯＳ６８のゲートに入力されてＮＭＯＳ６８がオン状態（ｏｎ）になる。その結果、エンファシス回路boostのＮＭＯＳ６６のゲートが接地されてローレベルとなり、エンファシス回路boostが強制的にディスエーブル状態に設定されることから、出力バッファmainのＩＶ／ＶＴ特性をシミュレーションすることができる。
【００７５】
また、シミュレーション環境作成部２０により、ネットリスト１を含む、ＩＶ／ＶＴ特性取得用のSPICEシミュレーション環境１が作成される（ステップＳ４）。
【００７６】
このとき、シミュレーション環境１では、図１０に示すように、出力バッファmainのＮＭＯＳ６４のゲートが接地されてローレベルとなるようにネットリスト１が編集されていることから、ＮＭＯＳ６４はオフ状態である。また、制御信号em_enがハイレベルに設定される。この場合、制御信号em_enがインバータ７０により反転されて、第１制御回路のＮＭＯＳ６８のゲートにローレベルが入力され、ＮＭＯＳ６８がオフ状態となることから、エンファシス回路boostがイネーブル状態に設定され、エンファシス回路boostのＩＶ／ＶＴ特性をシミュレーションすることができる。
【００７７】
続いて、シミュレーション実行部２２により、ステップＳ３で作成されたシミュレーション環境０で出力回路６０のシミュレーションが実行され、そのＩＶ特性０およびＶＴ特性０が取得される（ステップＳ５）。
【００７８】
また、シミュレーション実行部２２により、ステップＳ４で作成されたシミュレーション環境１で出力回路６０のシミュレーションが実行され、そのＩＶ特性１およびＶＴ特性１が取得される（ステップＳ６）。
【００７９】
続いて、解析モデル作成部２４により、ステップＳ５で取得されたＩＶ特性０およびＶＴ特性０を有する出力回路６０のIBISモデル０が作成される（ステップＳ７）。
【００８０】
また、解析モデル作成部２４により、ステップＳ６で取得されたＩＶ特性１およびＶＴ特性１を有する出力回路６０のIBISモデル１が作成される（ステップＳ８）。
【００８１】
続いて、解析モデル作成部２４により、ステップＳ７で作成されたIBISモデル０を出力バッファmainのIBISモデル、ステップＳ８で得られたIBISモデル１をエンファシス回路boostのIBISモデルとして、ドライバスケジュールにより、出力バッファmainのIBISモデルの動作を制御する信号が反転され、かつ、１ユニットインターバル遅延された信号によりエンファシス回路boostのIBISモデルの動作を制御することにより、両者の動作を合成して出力回路６０全体のIBISモデルＡが作成される（ステップＳ９）。
【００８２】
次に、解析モデル作成装置１０では、従来の解析モデル作成方法に従って作成されたIBISモデルＡのＩＶ特性と、SPICEモデル（SPICEネットリスト）のＩＶ特性との比較が行われる。
【００８３】
この場合、まず、シミュレーション環境作成部２０により、ネットリスト０を含む、ＩＶ特性比較用のSPICEシミュレーション環境２が作成される（ステップＳ１０）。
【００８４】
また、シミュレーション環境作成部２０により、IBISモデルＡを含む、ＩＶ特性比較用のIBISシミュレーション環境３が作成される（ステップＳ１１）。
【００８５】
ここで、シミュレーション環境２では、図１１（Ａ）および図１２（Ａ）に示すように、制御信号em_enがハイレベルに設定されるため、出力バッファmainの特性との合成が、回路構成に従って正しく行われ、その値が出力される。つまり、第１制御回路のＮＭＯＳ６８がオフ状態となることから、エンファシス回路boostはイネーブル状態に設定される。また、シミュレーション環境３では、IBISモデルＡが使用されるため、出力バッファmainのIBISモデルに対し、エンファシス回路boostのIBISモデルが、ドライバスケジュールにより、回路構成に従って制御信号が反転かつ遅延されて制御されており、図１１（Ｂ）および図１２（Ｂ）に示すように、出力バッファmainとエンファシス回路boostの両者の出力が合成された値が出力される。
【００８６】
続いて、シミュレーション実行部２２により、ステップＳ１０で作成されたシミュレーション環境２で出力回路６０のシミュレーションが実行され、そのＩＶ特性２が取得される（ステップＳ１２）。
【００８７】
シミュレーション環境２のシミュレーションでは、図１１（Ａ）に示すように、出力ピンoutに可変電圧源３８が接続され、入力信号inがハイレベルに設定された場合のネットリスト０のＩＶ特性のシミュレーションが実行される。また、図１２（Ａ）に示すように、出力ピンoutに可変電圧源３８が接続され、入力信号inがローレベルに設定された場合のネットリスト０のＩＶ特性のシミュレーションが実行される。
【００８８】
また、シミュレーション実行部２２により、ステップＳ１１で作成されたシミュレーション環境３で出力回路６０のシミュレーションが実行され、そのＩＶ特性３が取得される（ステップＳ１３）。
【００８９】
シミュレーション環境３のシミュレーションでは、図１１（Ｂ）に示すように、出力ピンout1に可変電圧源３８が接続され、シミュレーション環境２の入力信号inがハイレベルの場合と同じ条件になるように、出力バッファmainのIBISモデルの入力信号in1がハイレベル、エンファシス回路boostのIBISモデルの入力信号in2がローレベルに設定された場合のIBISモデルのＩＶ特性のシミュレーションが実行される。
【００９０】
また、図１２（Ｂ）に示すように、出力ピンout1に可変電圧源３８が接続され、シミュレーション環境２の入力信号inがローレベルの場合と同じ条件になるように、出力バッファmainのIBISモデルの入力信号in1がローレベル、エンファシス回路boostのIBISモデルの入力信号in2がハイレベルに設定された場合のIBISモデルのＩＶ特性のシミュレーションが実行される。
【００９１】
続いて、比較判定部２６により、ステップＳ１２で取得されたネットリスト０のＩＶ特性２と、ステップＳ１３で取得されたIBISモデルのＩＶ特性３との比較が行われる（ステップＳ１４）。
【００９２】
ここで、両者の差異が、あらかじめ設定された判定基準以内であれば（ステップＳ１５でＹＥＳ）、ステップＳ９で作成されたIBISモデルＡを使用するよう促すメッセージが、入出力インターフェイス部１２のモニタ等に出力される（ステップＳ１６）。
一方、両者の差異が、判定基準を超えている場合（ステップＳ１５でＮＯ）、ステップＳ１７へ進み、本発明の解析モデル作成方法に従って出力回路６０のIBISモデルが作成される。
【００９３】
図１３（Ａ）および（Ｂ）は、シミュレーションにより取得された出力回路のＩＶ特性を表す一例のグラフである。これらのグラフの縦軸は電流（Ｉ）、横軸は電圧（Ｖ）を表す。同図（Ａ）のグラフは、入力信号inがハイレベルの場合のネットリスト０（実線）およびIBISモデル（破線）のＩＶ特性を表し、同図（Ｂ）のグラフは、入力信号inがローレベルの場合のネットリスト０（実線）およびIBISモデル（破線）のＩＶ特性を表す。実線がネットリスト０のＩＶ特性、破線がIBISモデルのＩＶ特性である。
【００９４】
これらのグラフに示す例の場合、ネットリスト０のＩＶ特性２と、IBISモデルのＩＶ特性３との間には、判断基準を超える明らかな差異がある。従って、この例の場合、本発明の解析モデル作成方法に従ってIBISモデルが作成される。
【００９５】
本発明の解析モデル作成方法に従ってIBISモデルを作成する場合、まず、ＶＣＣＳデータ作成部２８により、ステップＳ５で取得されたＩＶ特性０を有するＶＣＣＳのデータが作成される（ステップＳ１７）。
【００９６】
続いて、シミュレーション環境作成部２０により、ネットリスト０およびステップＳ１７で作成されたＶＣＣＳのデータを含む、ＩＶ／ＶＴ特性取得用のSPICEシミュレーション環境４が作成される（ステップＳ１８）。
【００９７】
シミュレーション環境４では、ステップＳ１７で作成されたＶＣＣＳのデータが表すＩＶ特性０を有するＶＣＣＳ４０が出力ピンoutとグランドとの間に接続される。このようにＶＣＣＳ４０を接続することにより、シミュレーションを実行してＩＶ特性を取得する場合に、出力バッファmainおよびエンファシス回路boostに流れる電流量が、ＶＣＣＳ４０から流れる電流量だけ減算される。また、エンファシス回路はイネーブル状態に設定される。
【００９８】
図１４は、半導体集積回路の出力回路の構成を表す別の例の回路図である。同図に示す出力回路６０’は、シミュレーション環境４でＩＶ特性のシミュレーションが実行される場合の出力回路６０の構成を表すものであり、図８に示す出力回路６０において、さらに、ステップＳ１７で作成されたＶＣＣＳのデータのＩＶ特性０を有するＶＣＣＳ４０が、出力ピンoutとグランドとの間に接続されている。このＶＣＣＳ４０は、出力ピンoutから出力される信号の電圧に応じて、ＩＶ特性０を有する電流を流す。なお、ＶＣＣＳ４０を出力ピンoutとグランドとの間に接続することは必須ではなく、出力バッファmainおよびエンファシス回路boostに流れる電流量から、ＶＣＣＳ４０に流れる電流量を減算することができればよい。また、図１４の可変電圧源３８を、電源に連なった終端抵抗１０６に替える事で、シミュレーション環境４でＶＴ特性のシミュレーションを行う場合の回路を得ることができる。
【００９９】
続いて、シミュレーション実行部２２により、ステップＳ１８で作成されたシミュレーション環境４で出力回路６０のシミュレーションが実行され、そのＩＶ特性４およびＶＴ特性４が取得される（ステップＳ１９）。
【０１００】
続いて、解析モデル作成部２４により、ステップＳ１９で取得されたＩＶ特性４およびＶＴ特性４を有する出力回路６０のIBISモデル２が作成される（ステップＳ２０）。
【０１０１】
続いて、解析モデル作成部２４により、ステップＳ７で作成されたIBISモデル０を出力バッファmainのIBISモデル、ステップＳ２０で作成されたIBISモデル２をエンファシス回路boostのIBISモデルとして、ドライバスケジュールにより、出力バッファmainのIBISモデルの動作を制御する信号が反転され、かつ、１ユニットインターバル遅延された信号によりエンファシス回路boostのIBISモデルの動作を制御することにより、両者の動作を合成して出力回路６０全体のIBISモデルＢが作成される（ステップＳ２１）。
【０１０２】
IBISモデルＢの作成が終了すると、IBISモデルＢを使用するよう促すメッセージが、入出力インターフェイス部１２のモニタ等に出力される（ステップＳ２２）。
【０１０３】
ここで、ステップＳ５において、シミュレーション環境０で出力回路６０のシミュレーションが実行された場合、プルダウン側では、図１５に示すように、出力ピンoutに接続された可変電圧源３８から、Im1が出力バッファmainのＮＭＯＳ６４を介してグランドに流れるとともに、Ib_offがエンファシス回路boostのＮＭＯＳ６６を介してグランドに流れ、抵抗素子６２を介してIt1が電源から流入する。従って、電流計３９により、両者の合計電流を測定して得られるＩＶ特性は、Im1+Ib_off-It1に対するものとなる。
【０１０４】
一方、ステップＳ１９において、シミュレーション環境４での出力回路６０のシミュレーションが実行された場合、プルダウン側では、図１６に示すように、ＶＣＣＳ４０により、「エンファシスが無効な場合に、出力バッファmainに流れる電流Im1」＋「エンファシス回路boostのオフ電流Ib_off」＋「抵抗素子から流入する電流It1」を差し引きながら、エンファシス回路boostがイネーブル状態に設定された場合のＩＶ特性が取得される。従って、得られるＩＶ特性は、(Im2-Im1)+(Ib_on-Ib_off)-（It2-It1）に対するものとなる。
【０１０５】
従って、本発明の解析モデル作成方法に従ってステップＳ２１で作成された出力回路６０全体のIBISモデルＢの動作特性は、エンファシスが無効な期間は、出力バッファmainのIBISモデルの特性となり、従って、Im1+Ib_off-It1となる。また、エンファシスが有効な期間は、出力バッファmainのIBISモデルと、エンファシス回路boostのIBISモデルの特性が合成されるため、Im2+Ib_on-It2となる。よって、エンファシスが有効な期間にエンファシス回路boostのオフ電流Ib_offが含まれてしまうことがなく、また、内部終端抵抗に流れる電流が重複することもなく、また、エンファシスの有効と無効とで出力バッファmainの電流値が変わる場合も考慮されるため、従来のモデル作成法における問題を解決し、常に正しい値が出力される。
【０１０６】
図１７は、SPICEモデルおよびIBISモデルのトランジションシミュレーションの結果を表す一例の波形図である。この波形図の縦軸は電圧（Ｖ）、横軸は時間（ｓ）を表す。同図の波形図において、実線はSPICEモデルの波形、破線は、本発明の解析モデル作成方法に従って作成されたIBISモデルの波形を表す。このグラフから明らかなように、SPICEモデルの波形とIBISモデルの波形はほぼ一致している。つまり、SPICEモデルとほぼ同じように動作するIBISモデルが作成されている。
【０１０７】
このように、本発明の解析モデル作成方法に従って出力回路６０のIBISモデルを作成することにより、エンファシスが有効な期間でも無効な期間でも、エンファシス回路boostを備える実際の出力回路６０が動作する場合と同じ特性を得ることができ、エンファシス回路boostを備える実際の出力回路６０の正確な解析モデルを作成することができる。
【０１０８】
なお、プルダウン側において、SPICEモデルとIBISモデルとの間に不一致が見られるが、これは本発明が提起する問題とは別の問題によるものであり、シミュレーション条件で周波数を遅くすると改善されることが分かっている。
【０１０９】
なお、本発明は、IBISモデルに限らず、半導体集積回路の出力回路の各種の解析モデルに適用可能である。また、出力回路、出力バッファおよびエンファシス回路の構成も図示例のものに限らず、本発明は各種構成のものに適用可能である。
また、ステップＳ９およびＳ２１において、出力バッファmainのIBISモデルの動作を制御する信号が反転され、かつ、１ユニットインターバル遅延された信号によりエンファシス回路boostのIBISモデルの動作を制御することは必須ではなく、両者の動作を合成して出力回路６０全体のIBISモデルを作成することができればよい。
【０１１０】
本発明の装置は、装置が備える各々の構成要素を専用のハードウェアで構成してもよいし、各々の構成要素をプログラムされたコンピュータで構成してもよい。
本発明の方法は、例えば、その各々のステップをコンピュータに実行させるためのプログラムにより実施することができる。また、このプログラムが記録されたコンピュータ読み取り可能な記録媒体を提供することもできる。
【０１１１】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【０１１２】
１０  解析モデル作成装置
１２  入出力インターフェイス部
１４  演算処理部
１６  データ記憶部
１８  ネットリスト取得部
２０  シミュレーション環境作成部
２２  シミュレーション実行部
２４  解析モデル作成部
２６  比較判定部
２８  ＶＣＣＳデータ作成部
３０、４０  ＶＣＣＳ
３２  電圧源
３４  電流源
３６、６０、６０’、８０  出力回路
３８、１０４  可変電圧源
４２、８６、８８  ダイオード
４４、９０  容量
４６、５０  プルアップデバイス
４８、５２  プルダウンデバイス
５４、５６  クランプデバイス
５８  容量デバイス
６２、９２、９２’  抵抗素子
６４、６６、６８、８４、９４、９６  ＮＭＯＳ
７０、７２、９８、１００  インバータ
７４、１０２  遅延回路（1UI delay）
８２  ＰＭＯＳ
１０６  終端回路
main  出力バッファ
boost  エンファシス回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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