(57)【要約】【課題】オーバーシュートやアンダーシュートをより抑制することができるとともに、チップに形成された複数の半導体の各ゲート電極への配線の経路の長さをより短くすることが可能であり、チップに対して所望する半導体として利用できる領域をより大きくすることが可能なパワー半導体素子を提供する。【解決手段】複数のセルＴｒ１〜Ｔｒ４が同一チップに形成され、当該チップの同一面にソース電極１１Ｓ〜１３Ｓとドレイン電極１１Ｄ、１２Ｄとゲート電極１１Ｇ〜１４Ｇを有する。各セルに対応するゲート電極のそれぞれは、対応するセルのソース電極とドレイン電極との間に形成され、次々と直列に接続された１本の連続ゲート電極の一部として形成されており、チャネル長方向に平行な方向におけるゲート電極の距離であるゲート電極長１０ＧＮにおいて、少なくとも１つのセルのゲート電極長は、他のセルのゲート電極長とは異なる長さに設定されている。【選択図】図１
2016136593.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に接続されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子であって、
前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、
各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に形成されているとともに、隣り合うセルのゲート電極が次々と直列に接続された１本の連続ゲート電極の一部として形成されており、
前記セルにおける前記ソース電極と前記ドレイン電極との間のチャネル長方向に平行な方向における前記ゲート電極の距離であるゲート電極長において、少なくとも１つのセルの前記ゲート電極長は、他のセルの前記ゲート電極長とは異なる長さに設定されている、
パワー半導体素子。
【請求項２】
ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に配置されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子であって、
前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、
前記ソース電極と前記ドレイン電極は長尺状の形状を有して交互に配置されているとともに、互いに平行に配置されており、
各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に配置されており、隣り合うセルのゲート電極の一方の端部は、ゲート接続部にて互いに接続されて、複数の前記ゲート電極及び複数の前記ゲート接続部にて櫛状に形成された櫛状ゲート電極における１本の櫛歯となるように形成されており、
当該チップにおける前記ソース電極と前記ドレイン電極と前記ゲート電極が形成されている面には、当該パワー半導体素子へのゲート信号の入力部であるゲート信号入力部が形成されており、
前記ゲート信号入力部は、当該ゲート信号入力部に近い位置に配置された前記ゲート接続部に接続されており、
各ゲート電極を接続する前記ゲート接続部のそれぞれは、前記ゲート信号入力部から近い位置に配置された前記ゲート電極から、前記ゲート信号入力部から遠い位置に配置された前記ゲート電極に向かって、前記ゲート信号入力部から各ゲート電極までの経路における充放電時定数が徐々に大きくなるように各ゲート電極の抵抗値よりも大きな抵抗値に設定されている、
パワー半導体素子。
【請求項３】
ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に配置されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子であって、
前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、
前記ソース電極と前記ドレイン電極は長尺状の形状を有して交互に配置されているとともに、互いに平行に配置されており、
各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に配置されているとともに、互いに電気的に接続されることなく分離されている、
パワー半導体素子。
【請求項４】
ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に接続されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子であって、
前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、
各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に形成されているとともに、隣り合うセルのゲート電極が次々とゲート接続部材を介して直列に接続された１本の連続ゲート電極の一部として形成されており、
当該チップにおける前記ソース電極と前記ドレイン電極と前記ゲート電極が形成されている面には、当該パワー半導体素子へのゲート信号の入力部であるゲート信号入力部が形成されており、
前記ゲート信号入力部は、前記連続ゲート電極の一方の端部に接続されており、
各ゲート電極を接続している前記ゲート接続部のそれぞれは、前記ゲート信号入力部から近い位置に配置された前記ゲート電極から、前記ゲート信号入力部から遠い位置に配置されたゲート電極に向かって、前記ゲート信号入力部から各ゲート電極までの経路における充放電時定数が徐々に大きくなるように各ゲート電極の抵抗値よりも大きな抵抗値に設定されている、
パワー半導体素子。
【請求項５】
ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に配置されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子であって、
前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、
前記ソース電極と前記ドレイン電極は長尺状の形状を有して交互に配置されているとともに、互いに平行に配置されており、
各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に配置されており、隣り合うセルのゲート電極の一方の端部は、ゲート接続部にて互いに接続されて、複数の前記ゲート電極及び複数の前記ゲート接続部にて櫛状に形成された櫛状ゲート電極における１本の櫛歯となるように形成されており、
前記セルにおける前記ソース電極と前記ドレイン電極との間のチャネル長方向に平行な方向における前記ゲート電極の距離であるゲート電極長において、少なくとも１つのセルの前記ゲート電極長は、他のセルの前記ゲート電極長とは異なる長さに設定されている、
パワー半導体素子。
【請求項６】
ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に配置されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子であって、
前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、
前記ソース電極と前記ドレイン電極は長尺状の形状を有して交互に配置されているとともに、互いに平行に配置されており、
各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に配置されているとともに、互いに電気的に接続されることなく分離されており、
前記セルにおける前記ソース電極と前記ドレイン電極との間のチャネル長方向に平行な方向における前記ゲート電極の距離であるゲート電極長において、少なくとも１つのセルの前記ゲート電極長は、他のセルの前記ゲート電極長とは異なる長さに設定されている、
パワー半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体素子に関する。
【背景技術】
【０００２】
近年、電動モータ等の比較的大電流を必要とする負荷を制御するための、パワーＭＯＳＦＥＴ（ＭＯＳ構造の電界効果トランジスタ）等のパワー半導体素子の需要が増加傾向にある。パワー半導体素子は、比較的小さな体積で、応答速度が速く、大電流を制御することが可能であり、ＣＰＵからの制御が容易であり、しかも低損失である。このため、パワー半導体素子は、負荷を制御する制御ユニットに組み込まれ、制御ユニットの小型化と制御性の向上等に寄与している。しかし、パワー半導体素子は、高速応答にて大電流を制御するので、ターンオン時あるいはターンオフ時（ＯＦＦ状態からＯＮ状態への遷移時、あるいはＯＮ状態からＯＦＦ状態への遷移時）に、比較的大きなオーバーシュート（またはアンダーシュート）が発生する場合があり、当該オーバーシュート（またはアンダーシュート）によるノイズを発生する場合がある。このノイズは、制御ユニットから発生される電磁波や、電源ライン等に重畳されるノイズとして現れるので、好ましくない。また、オーバーシュートが発生した場合は、温度上昇も発生する場合が有るので、冷却対策も必要となる。従って、オーバーシュートやアンダーシュートがより小さなパワー半導体素子が望まれている。
【０００３】
例えば特許文献１には、複数のゲート電極がチップ内に並列に配置されて、それぞれのゲート電極に対応する複数の半導体がチップ内に並列に形成された半導体装置（半導体素子）が開示されている。特許文献１に記載された半導体装置は、矩形のチップの表面の四辺のそれぞれの縁部に沿うようにロの字状に形成されたゲートランナーを介して、当該ゲートランナーの内側に配置された各ゲート電極にゲート電圧を供給し、各ゲート電極は、その端部がゲートランナーに接続されている。そして複数の半導体のそれぞれは、複数本のゲート電極が直列に接続された長いゲート経路を有して複数の単位セルで構成された第１セルと呼ばれる半導体と、１本のゲート電極による短いゲート経路を有して単位セルのみで構成された第２セルと呼ばれる半導体と、に分けられている。そして、第１セルのゲート電極において、ゲートランナーとのコンタクト部の抵抗やゲート電極の容量を大きくすることで、第１セルのゲート電極の充放電時定数を、第２セルのゲート電極の充放電時定数よりも大きく設定して、オーバーシュート部でのｄｖ／ｄｔを抑制することで、電磁ノイズとターンオフ損失のトレードオフを改善している。
【０００４】
また特許文献２には、線形性に優れた櫛状パターンのゲート電極を有する第１ＦＥＴと、高調波歪特性に優れた曲折パターンのゲート電極を有する第２ＦＥＴとを組み合わせて多段接続し、線形性と高調波歪特性がいずれも良好な、化合物半導体スイッチ回路装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１３４９８４号公報
【特許文献２】特開２００９−２３１５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の半導体装置（半導体素子）は、矩形のチップに複数のＭＯＳＦＥＴを形成しており、矩形のチップ表面の四辺の全ての縁部に沿うようにロの字状に形成されたゲートランナーを有している。なお当該ゲートランナーは、対応するＭＯＳＦＥＴを有している訳ではなく、それぞれのＭＯＳＦＥＴに設けられたゲート電極へゲート入力電圧を供給するための単なる配線である。従って、チップをＭＯＳＦＥＴとして有効利用するためには、ゲートランナーの経路の長さ（占有面積）は、より短いことが好ましい。
【０００７】
また、特許文献２に記載の化合物半導体スイッチ回路装置（半導体素子）は、櫛状パターンのゲート電極を有する第１ＦＥＴと、曲折パターンのゲート電極を有する第２ＦＥＴと、を組み合わせることで、線形性と高調波歪特性がいずれも良好な化合物半導体スイッチ回路装置を構成している。しかし、各ゲート電極の接続方法については、櫛状パターンや曲折パターンとしているが、各ゲート電極そのものについては、既存のゲート電極であり、ＦＥＴのターンオン時あるいはターンオフ時におけるオーバーシュートやアンダーシュートを抑制するものではない。
【０００８】
本発明は、このような点に鑑みて創案されたものであり、オーバーシュートやアンダーシュートをより抑制することができるとともに、チップに形成された複数の半導体の各ゲート電極への配線の経路の長さをより短くすることが可能であり、チップに対して所望する半導体として利用できる領域をより大きくすることが可能なパワー半導体素子を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係るパワー半導体素子は、次の手段をとる。まず、本発明の第１の発明は、ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に接続されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子である。そして、前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に形成されているとともに、隣り合うセルのゲート電極が次々と直列に接続された１本の連続ゲート電極の一部として形成されており、前記セルにおける前記ソース電極と前記ドレイン電極との間のチャネル長方向に平行な方向における前記ゲート電極の距離であるゲート電極長において、少なくとも１つのセルの前記ゲート電極長は、他のセルの前記ゲート電極長とは異なる長さに設定されている。
【００１０】
次に、本発明の第２の発明は、ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に配置されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子である。そして、前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、前記ソース電極と前記ドレイン電極は長尺状の形状を有して交互に配置されているとともに、互いに平行に配置されており、各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に配置されており、隣り合うセルのゲート電極の一方の端部は、ゲート接続部にて互いに接続されて、複数の前記ゲート電極及び複数の前記ゲート接続部にて櫛状に形成された櫛状ゲート電極における１本の櫛歯となるように形成されており、当該チップにおける前記ソース電極と前記ドレイン電極と前記ゲート電極が形成されている面には、当該パワー半導体素子へのゲート信号の入力部であるゲート信号入力部が形成されている。また、前記ゲート信号入力部は、当該ゲート信号入力部に近い位置に配置された前記ゲート接続部に接続されており、各ゲート電極を接続する前記ゲート接続部のそれぞれは、前記ゲート信号入力部から近い位置に配置された前記ゲート電極から、前記ゲート信号入力部から遠い位置に配置された前記ゲート電極に向かって、前記ゲート信号入力部から各ゲート電極までの経路における充放電時定数が徐々に大きくなるように各ゲート電極の抵抗値よりも大きな抵抗値に設定されている。
【００１１】
次に、本発明の第３の発明は、ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に配置されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子である。そして、前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、前記ソース電極と前記ドレイン電極は長尺状の形状を有して交互に配置されているとともに、互いに平行に配置されており、各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に配置されているとともに、互いに電気的に接続されることなく分離されている。
【００１２】
次に、本発明の第４の発明は、ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に接続されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子である。そして、前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に形成されているとともに、隣り合うセルのゲート電極が次々とゲート接続部材を介して直列に接続された１本の連続ゲート電極の一部として形成されており、当該チップにおける前記ソース電極と前記ドレイン電極と前記ゲート電極が形成されている面には、当該パワー半導体素子へのゲート信号の入力部であるゲート信号入力部が形成されており、前記ゲート信号入力部は、前記連続ゲート電極の一方の端部に接続されている。また、各ゲート電極を接続している前記ゲート接続部のそれぞれは、前記ゲート信号入力部から近い位置に配置された前記ゲート電極から、前記ゲート信号入力部から遠い位置に配置されたゲート電極に向かって、前記ゲート信号入力部から各ゲート電極までの経路における充放電時定数が徐々に大きくなるように各ゲート電極の抵抗値よりも大きな抵抗値に設定されている。
【００１３】
次に、本発明の第５の発明は、ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に配置されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子である。そして、前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、前記ソース電極と前記ドレイン電極は長尺状の形状を有して交互に配置されているとともに、互いに平行に配置されており、各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に配置されており、隣り合うセルのゲート電極の一方の端部は、ゲート接続部にて互いに接続されて、複数の前記ゲート電極及び複数の前記ゲート接続部にて櫛状に形成された櫛状ゲート電極における１本の櫛歯となるように形成されている。また、前記セルにおける前記ソース電極と前記ドレイン電極との間のチャネル長方向に平行な方向における前記ゲート電極の距離であるゲート電極長において、少なくとも１つのセルの前記ゲート電極長は、他のセルの前記ゲート電極長とは異なる長さに設定されている。
【００１４】
次に、本発明の第６の発明は、ソース電極とドレイン電極とゲート電極とを有する半導体素子を形成しているセルが、チップに複数形成されているとともに、複数の前記セルのそれぞれが並列に配置されており、当該複数のセルをＯＮまたはＯＦＦとすることで大電流を制御するパワー半導体素子である。そして、前記セルのそれぞれは、同一チップに形成されて、当該チップの同一面に前記ソース電極と前記ドレイン電極と前記ゲート電極を有しており、前記ソース電極と前記ドレイン電極は長尺状の形状を有して交互に配置されているとともに、互いに平行に配置されており、各セルに対応する前記ゲート電極のそれぞれは、対応するセルの前記ソース電極と前記ドレイン電極との間に配置されているとともに、互いに電気的に接続されることなく分離されている。また、前記セルにおける前記ソース電極と前記ドレイン電極との間のチャネル長方向に平行な方向における前記ゲート電極の距離であるゲート電極長において、少なくとも１つのセルの前記ゲート電極長は、他のセルの前記ゲート電極長とは異なる長さに設定されている。
【発明の効果】
【００１５】
第１の発明によれば、隣り合うセルのゲート電極が次々と直列に接続された１本の連続ゲート電極の一部を、各セルのゲート電極としている。また、ゲート電極長（ゲート電極におけるチャネル長方向に平行な方向の距離）については、少なくとも１つのセルのゲート電極長と、他のセルのゲート電極長とが、異なる長さに設定されている。これにより、ゲート電極長が長いセルとゲート電極長が短いセルとを構成している。なお、ゲート電極長が長いセルではゲート電極の直下の容量が増加するので応答速度が遅くなる（立上り時間、立下り時間が長くなる）。従って、各セルのゲート電極長を調整して各セルの応答速度を調整することで、オーバーシュートやアンダーシュートをより抑制することができる。また、ゲート電極を次々と直列に接続するので、チップ表面の縁部に沿って形成されたゲートランナーも不要である。従って、チップに対して所望する半導体として利用できる領域をより大きくすることができる。
【００１６】
第２の発明によれば、櫛状ゲート電極を形成し、前記ゲート信号入力部から近い位置に配置された前記ゲート電極から、前記ゲート信号入力部から遠い位置に配置されたゲート電極に向かって、前記ゲート信号入力部から各ゲート電極までの経路における充放電時定数が徐々に大きくなるように、ゲート接続部のそれぞれは、各ゲート電極の抵抗値よりも大きな抵抗値に設定されている。従って、各セルのゲート電極への入力信号の立上り（または立下り）の時間差を適切に増大させ、各セルの出力電圧の立上り（または立下り）の時間差を適切に増大させることができるので、オーバーシュートやアンダーシュートをより抑制することができる。また、櫛状ゲート電極において、チップ表面の縁部に沿って形成するゲートランナーに相当するゲート接続部は、例えばチップ表面が矩形の場合、矩形の四辺の全ての縁部に必要ではなく、一辺の縁部に沿ってのみあればよい。従って、チップに対して所望する半導体として利用できる領域をより大きくすることができる。
【００１７】
第３の発明によれば、それぞれのセルに対応するゲート電極のそれぞれは互いに電気的に接続されることなく分離されているので、パワー半導体素子には、チップ表面の縁部に沿って形成されたゲートランナーは不要である。従って、チップに対して所望する半導体として利用できる領域をより大きくすることができる。また、当該分離されたゲート電極に対して、例えばパワー半導体素子とは異なる外部装置からゲート信号を入力するとともに、少なくとも１つのゲート電極に、他のゲート電極へのゲート信号に対して遅延した遅延ゲート信号を入力することで、オーバーシュートやアンダーシュートをより抑制することができる。また、各ゲート電極が分離されてゲートランナーは不要であるので、チップに対して所望する半導体として利用できる領域をより大きくすることができる。
【００１８】
第４の発明によれば、１本の連続ゲート電極におけるゲート接続部のそれぞれは、前記ゲート信号入力部から近い位置に配置された前記ゲート電極から、前記ゲート信号入力部から遠い位置に配置されたゲート電極に向かって、前記ゲート信号入力部から各ゲート電極までの経路における充放電時定数が徐々に大きくなるように、各ゲート電極の抵抗値よりも大きな抵抗値に設定されている。従って、各セルのゲート電極への入力信号の立上り（または立下り）の時間差を適切に増大させ、各セルの出力電圧の立上り（または立下り）の時間差を適切に増大させることができるので、オーバーシュートやアンダーシュートをより抑制することができる。また、チップ表面の縁部に沿って形成されたゲートランナーは不要である。従って、チップに対して所望する半導体として利用できる領域をより大きくすることができる。
【００１９】
第５の発明によれば、櫛状ゲート電極における各ゲート電極のゲート電極長は、少なくとも１つのセルのゲート電極長と、他のセルのゲート電極長とが、異なる長さに設定されている。これにより、ゲート電極長が長いセルとゲート電極長が短いセルとを構成している。なお、ゲート電極長が長いセルではゲート電極の直下の容量が増加するので応答速度が遅くなる（立上り時間、立下り時間が長くなる）。従って、各セルのゲート電極長を調整して各セルの応答速度を調整することで、オーバーシュートやアンダーシュートをより抑制することができる。また、チップ表面の縁部に沿って形成するゲートランナーに相当するゲート接続部材は、例えばチップ表面が矩形の場合、矩形の四辺の全ての縁部に必要ではなく、一辺の縁部に沿ってのみあればよい。従って、チップに対して所望する半導体として利用できる領域をより大きくすることができる。
【００２０】
第６の発明によれば、互いに分離されたゲート電極のそれぞれにおいて、少なくとも１つのセルのゲート電極長と、他のセルのゲート電極長とが、異なる長さに設定されている。これにより、ゲート電極長が長いセルとゲート電極長が短いセルとを構成している。なお、ゲート電極長が長いセルではゲート電極の直下の容量が増加するので応答速度が遅くなる（立上り時間、立下り時間が長くなる）。従って、各セルのゲート電極長を調整して各セルの応答速度を調整することで、オーバーシュートやアンダーシュートをより抑制することができる。また、各ゲート電極が分離されてゲートランナーは不要であるので、チップに対して所望する半導体として利用できる領域をより大きくすることができる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態におけるパワー半導体素子の外観の例を説明する斜視図である。
【図２】第１の実施の形態におけるパワー半導体素子の等価回路の例を説明する図である。
【図３】第１の実施の形態におけるパワー半導体素子の各ゲート電極への入力電圧と出力電圧の波形の例を説明する図である。
【図４】従来のパワー半導体素子の各ゲート電極への入力電圧と出力電圧の波形の例を説明する図である。
【図５】第２の実施の形態におけるパワー半導体素子、及び実装基板の外観の例を説明する斜視図である。
【図６】図５に示すパワー半導体素子を、図５に示す実装基板に実装した状態を説明する図である。
【図７】第２の実施の形態におけるパワー半導体素子の等価回路の例を説明する図である。
【図８】第２の実施の形態におけるパワー半導体素子の各ゲート電極への入力電圧と出力電圧の波形の例を説明する図である。
【図９】第３の実施の形態におけるパワー半導体素子、及び実装基板の外観の例を説明する斜視図である。
【図１０】図９に示すパワー半導体素子を、図９に示す実装基板に実装した状態を説明する図である。
【図１１】第３の実施の形態におけるパワー半導体素子の等価回路の例を説明する図である。
【図１２】第４の実施の形態におけるパワー半導体素子、及び実装基板の外観の例を説明する斜視図である。
【図１３】第４の実施の形態におけるパワー半導体素子の等価回路の例を説明する図である。
【図１４】第５の実施の形態におけるパワー半導体素子の外観の例を説明する斜視図である。
【図１５】第６の実施の形態におけるパワー半導体素子の外観の例を説明する斜視図である。
【図１６】第７の実施の形態におけるパワー半導体素子の外観の例を説明する斜視図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を、図面を用いて順に説明する。
●［第１の実施の形態におけるパワー半導体素子１０（図１〜図４）］
第１の実施の形態におけるパワー半導体素子１０は、各ゲート電極１１Ｇ、１２Ｇ、１３Ｇ、１４Ｇが、次々と直列に接続された１本の連続ゲート電極として形成されており、少なくとも１つのゲート電極のゲート電極長（１０ＧＮ）が、他のゲート電極のゲート電極長とは異なる長さに設定されている。
【００２３】
図１の斜視図に示すように、パワー半導体素子１０には、半導体素子（この場合、Ｔｒ１〜Ｔｒ４にて示すＭＯＳＦＥＴ）を形成しているセルが、チップ１０Ｃに複数形成されている。そして各セル（この場合、Ｔｒ１〜Ｔｒ４）は、ソース電極とドレイン電極とゲート電極とを有しており、セルＴｒ１はソース電極１１Ｓとドレイン電極１１Ｄとゲート電極１１Ｇを有し、セルＴｒ２はソース電極１２Ｓとドレイン電極１１Ｄとゲート電極１２Ｇを有し、セルＴｒ３はソース電極１２Ｓとドレイン電極１２Ｄとゲート電極１３Ｇを有し、セルＴｒ４はソース電極１３Ｓとドレイン電極１２Ｄとゲート電極１４Ｇを有している。また、複数のセルのそれぞれは並列に接続されており、当該複数のセルをＯＮまたはＯＦＦとすることで、大電流が制御される。
【００２４】
複数のセルＴｒ１〜Ｔｒ４のそれぞれは、同一のチップ１０Ｃに形成されて、当該チップ１０Ｃの同一面に、ソース電極１１Ｓ〜１３Ｓと、ドレイン電極１１Ｄ、１２Ｄと、ゲート電極１１Ｇ〜１４Ｇと、が形成されている。また、ソース電極１１Ｓ〜１３Ｓとドレイン電極１１Ｄ、１２Ｄは、長尺状の形状（長尺の矩形状）を有しており、交互に配置されているとともに、所定間隔を空けて互いに平行に配置されている。また、ソース電極１１Ｓ〜１３Ｓの一方端（図１の例では手前の側）は、まとめて接続されており、ドレイン電極１１Ｄ、１２Ｄの他方端（図１の例では奥の側）は、まとめて接続されている。
【００２５】
また、各セルＴｒ１〜Ｔｒ４のそれぞれに対応するゲート電極１１Ｇ〜１４Ｇのそれぞれは、対応するセルのソース電極とドレイン電極との間に形成されている。そしてゲート電極１１Ｇ〜１４Ｇのそれぞれは、隣り合うセルのゲート電極が次々と直列に接続された１本の（屈曲した）連続ゲート電極の一部として形成されている。つまり、ゲート電極１１Ｇはゲート接続部１２Ｃにてゲート電極１２Ｇと直列に接続され、さらにゲート電極１２Ｇはゲート接続部１３Ｃにてゲート電極１３Ｇと直列に接続され、さらにゲート電極１３Ｇはゲート接続部１４Ｃにてゲート電極１４Ｇと直列に接続されて、（屈曲した）１本の連続ゲート電極が形成されている。従って、例えばゲート電極１１Ｇは、連続ゲート電極の一部として形成されている。なおゲート接続部は、例えばアルミニウム電極等の一般的な配線である。
【００２６】
そして、図１の例では、ゲート電極１２Ｇのゲート電極長１０ＧＮとゲート電極１３Ｇのゲート電極長は、ゲート電極１１Ｇのゲート電極長とゲート電極１４Ｇのゲート電極長よりも長く形成されている。なお「ゲート電極長」とは、セルにおけるソース電極とドレイン電極との間のチャネル方向に平行な方向におけるゲート電極の距離であり、例えばセルＴｒ２のゲート電極長は、ソース電極１２Ｓとドレイン電極１１Ｄの対向方向（チャネル方向）に平行な方向におけるゲート電極１２Ｇの距離であり、図１中において符号１０ＧＮで表される。なお図１中において符号１０ＧＷは「ゲート電極幅」と呼ぶ。つまり、連続ゲート電極は、各ゲート電極が、ゲート電極幅方向において、ゲート接続部（１２Ｃ、１３Ｃ、１４Ｃ）を介して直列に接続されている。また、チップ１０Ｃにおける各電極が形成されている面には、ゲート信号の入力部であるゲート信号入力部１０Ｇが形成されており、ゲート信号入力部１０Ｇには、連続ゲート電極の端部（図１の例ではゲート電極１１Ｇの端部）が接続されている。
【００２７】
図２は、図１に示すパワー半導体素子１０の等価回路の例を示している。当該等価回路において、セルＴｒ１のゲート電極１１Ｇへの入力段における符号１１Ｔ、セルＴｒ２のゲート電極１２Ｇへの入力段における符号１２Ｔ、セルＴｒ３のゲート電極１３Ｇへの入力段における符号１３Ｔ、セルＴｒ４のゲート電極１４Ｇへの入力段における符号１４Ｔは、各ゲート電極への入力信号（入力電圧）の立上り時間（または立下り時間）の長さを決定する応答速度調整手段であり、上記したゲート電極長の長さによって実現されている。なおゲート電極は絶縁膜の上に形成されているので、ゲート電極の直下には容量が存在する。そしてゲート電極長が長くなると容量が大きくなり、立上り時間（または立下り時間）が長くなる（ゲート電極長が短くなると立上り時間（または立下り時間）は短くなる）。従って、応答速度調整手段は、ゲート電極長の長さによる容量の大きさにて実現されている。
【００２８】
また図３は、図２におけるゲートへの入力電圧（Ｖｉｎ）による、各セルＴｒ１〜Ｔｒ４の各ゲート電極１１Ｇ〜１４Ｇへの入力電圧の波形の例と、図２における出力電圧（Ｖｏｕｔ）の波形の例を示している。例えばゲート信号入力部１０Ｇに、図３の入力電圧における実線にて示された立上り電圧Ｖｉｎが入力されると、Ｔｒ１のゲート電極１１Ｇには、図３の入力電圧において点線にて示した符号Ｔｒ１の立上り電圧が入力される。同様に、Ｔｒ２のゲート電極１２Ｇには図３の入力電圧における符号Ｔｒ２の立上り電圧が入力され、Ｔｒ３のゲート電極１３Ｇには図３の入力電圧における符号Ｔｒ３の立上り電圧が入力され、Ｔｒ４のゲート電極１４Ｇには図３の入力電圧における符号Ｔｒ４の立上り電圧が入力される。なお、ゲート電極１２Ｇとゲート電極１３Ｇは、図１に示すようにゲート電極長が長いので、図３の入力電圧の立上りの傾斜が、ゲート電極１１Ｇ及びゲート電極１４Ｇの立上りの傾斜よりも、緩やかな傾斜となって立上り時間が長くなっている。
【００２９】
ゲート電極１２Ｇとゲート電極１３Ｇに緩やかな傾斜の立上り電圧が入力されることで、図３の出力電圧に示すように、全てのセル（Ｔｒ１〜Ｔｒ４）のターンオンが完了したタイミングであるタイミングｔｅにおける電圧波形Ｖａｖの傾斜が、図４に示す従来のパワー半導体素子のタイミングｔｅにおける電圧波形Ｖａｖの傾斜よりも緩やかとなる。従って、第１の実施の形態のパワー半導体素子１０のオーバーシュート（図３）は、従来のパワー半導体素子のオーバーシュート（図４）よりも小さくなる。なお、従来のパワー半導体素子とは、図１に示す構造において、ゲート電極１１Ｇ〜ゲート電極１４Ｇのゲート電極長を全て同じとした構造のパワー半導体素子である。
【００３０】
以上、第１の実施の形態では、隣り合うセルのゲート電極が次々と直列に接続された１本の連続ゲート電極の一部を、各セルのゲート電極としている。そして、少なくとも１つのセルのゲート電極のゲート電極長と、他のセルのゲート電極のゲート電極長とが、異なる長さに設定されている。これにより、ゲート電極長が長いセルとゲート電極長が短いセルとを構成している。なお、ゲート電極長が長いセルではゲート電極の直下の容量が増加するので応答速度が遅く（立上り時間、立下り時間が長く）なり、ゲート電極長が短いセルではゲート電極の直下の容量が減少するので応答速度が速く（立上り時間、立下り時間が短く）なる。従って、各セルのゲート電極長を調整して各セルの応答速度を調整することで、オーバーシュートやアンダーシュートをより抑制することができる。また、ゲート電極を次々と直列に接続するので、チップ表面の縁部に沿って形成されたゲートランナーも不要である。従って、チップに対して所望する半導体として利用できる領域をより大きくすることができる。
【００３１】
●［第２の実施の形態におけるパワー半導体素子２０（図５〜図８）］
第２の実施の形態におけるパワー半導体素子２０は、各ゲート電極２１Ｇ、２２Ｇ、２３Ｇ、２４Ｇが、ゲート接続部２２Ｃ、２３Ｃ、２４Ｃにて接続された櫛状ゲート電極として形成されており、ゲート接続部２２Ｃ、２３Ｃ、２４Ｃのそれぞれは、ゲート電極の抵抗値よりも大きな抵抗値に設定されている。
【００３２】
図５の斜視図に示すように、パワー半導体素子２０には、半導体素子（この場合、Ｔｒ１〜Ｔｒ４にて示すＭＯＳＦＥＴ）を形成しているセルが、チップ２０Ｃに複数形成されている。そして各セル（この場合、Ｔｒ１〜Ｔｒ４）は、ソース電極とドレイン電極とゲート電極とを有しており、セルＴｒ１はソース電極２１Ｓとドレイン電極２１Ｄとゲート電極２１Ｇを有し、セルＴｒ２はソース電極２２Ｓとドレイン電極２１Ｄとゲート電極２２Ｇを有し、セルＴｒ３はソース電極２２Ｓとドレイン電極２２Ｄとゲート電極２３Ｇを有し、セルＴｒ４はソース電極２３Ｓとドレイン電極２２Ｄとゲート電極２４Ｇを有している。また、複数のセルのそれぞれは並列に配置されており、当該複数のセルをＯＮまたはＯＦＦとすることで、大電流が制御される。
【００３３】
複数のセルＴｒ１〜Ｔｒ４のそれぞれは、同一のチップ２０Ｃに形成されて、当該チップ２０Ｃの同一面に、ソース電極２１Ｓ〜２３Ｓと、ドレイン電極２１Ｄ、２２Ｄと、ゲート電極２１Ｇ〜２４Ｇと、が形成されている。また、ソース電極２１Ｓ〜２３Ｓとドレイン電極２１Ｄ、２２Ｄは、長尺状の形状（長尺の矩形状）を有しており、交互に配置されているとともに、所定間隔を空けて互いに平行に配置されている。
【００３４】
また、各セルＴｒ１〜Ｔｒ４のそれぞれに対応するゲート電極２１Ｇ〜２４Ｇのそれぞれは、対応するセルのソース電極とドレイン電極との間に形成されている。そしてゲート電極２１Ｇ〜２４Ｇのそれぞれは、隣り合うセルのゲート電極の一方の端部がゲート接続部にて接続されている。図５の例では、ゲート電極２１Ｇとゲート電極２２Ｇの一方の端部はゲート接続部２２Ｃにて接続され、ゲート電極２２Ｇとゲート電極２３Ｇの一方の端部はゲート接続部２３Ｃにて接続され、ゲート電極２３Ｇとゲート電極２４Ｇの一方の端部はゲート接続部２４Ｃにて接続されている。そして、ゲート電極２１Ｇ〜２４Ｇのそれぞれは、複数のゲート電極及び複数のゲート接続部にて櫛状に形成された櫛状ゲート電極における１本の櫛歯となるように形成されている。
【００３５】
また、チップ２０Ｃにおける各電極が形成されている面には、ゲート信号の入力部であるゲート信号入力部２０Ｇが形成されており、ゲート信号入力部２０Ｇには、櫛状ゲート電極の端部（図１の例ではゲート接続部２２Ｃの端部）が接続されている。そしてゲート接続部２２Ｃ〜２４Ｃのそれぞれは、ゲート信号入力部２０Ｇから近い位置に配置されたゲート電極２１Ｇから、ゲート信号入力部２０Ｇから遠い位置に配置されたゲート電極２４Ｇに向かって、ゲート信号入力部２０Ｇから各ゲート電極までの経路における充放電時定数が徐々に大きくなるように、ゲート電極２１Ｇ〜２４Ｇの抵抗値よりも大きな抵抗値に設定されている。
【００３６】
また、パワー半導体素子２０は、図５に示す実装基板３０に実装されて利用される。実装基板３０は、パワー半導体素子２０のドレイン電極２１Ｄ、２２Ｄに接続するためのドレイン用バンプ３１Ｄ、３２Ｄを有し、ドレイン用バンプ３１Ｄ、３２Ｄは、接続配線３０ＤＬを介してドレイン端子部３０Ｄに接続されている。また実装基板３０は、パワー半導体素子２０のソース電極２１Ｓ〜２３Ｓに接続するためのソース用バンプ３１Ｓ〜３３Ｓを有し、ソース用バンプ３１Ｓ〜３３Ｓは、接続配線３０ＳＬを介してソース端子部３０Ｓに接続されている。また実装基板３０は、パワー半導体素子２０のゲート信号入力部２０Ｇに接続するためのゲート用バンプ３０Ｈを有し、ゲート用バンプ３０Ｈは、接続配線３０ＧＬを介してゲート端子部３０Ｇに接続されている。そして図６に示すように、実装基板３０のソース用バンプ３１Ｓ〜３３Ｓ、ドレイン用バンプ３１Ｄ、３２Ｄ、ゲート用バンプ３０Ｈのそれぞれに、パワー半導体素子２０のソース電極２１Ｓ〜２３Ｓ、ドレイン電極２１Ｄ、２２Ｄ、ゲート信号入力部２０Ｇ、のそれぞれが接続される。
【００３７】
また図７は、図６に示したパワー半導体素子２０（実装基板３０に実装した状態）の等価回路の例を示している。当該等価回路において、セルＴｒ１のゲート電極２１ＧとセルＴｒ２のゲート電極２２Ｇとの間における符号２２Ｒ、セルＴｒ２のゲート電極２２ＧとセルＴｒ３のゲート電極２３Ｇとの間における符号２３Ｒ、セルＴｒ３のゲート電極２３ＧとセルＴｒ４のゲート電極２４Ｇとの間における符号２４Ｒは、各ゲート電極への入力信号（入力電圧）の立上り電圧（または立下り電圧）の遅れ時間を決定する（充放電時定数を決定する）遅延時間調整手段であり、上記したゲート接続部の抵抗とゲート電極が有している容量とによって形成される時定数回路によって実現されている。また、当該時定数回路における容量成分については、ゲート電極の容量を利用すればよいので、容量成分をゲート接続部に設けなくてもよいが、ゲート接続部に容量を追加してもよい。なお、ゲート接続部に抵抗成分を形成する方法については、不純物イオンを注入してゲート接続部を形成する等、種々の方法が有り、抵抗成分の形成方法については特に限定しない。
【００３８】
また図８は、図７におけるゲートへの入力電圧（Ｖｉｎ）による、各セルＴｒ１〜Ｔｒ４の各ゲート電極２１Ｇ〜２４Ｇへの入力電圧の波形の例と、図７における出力電圧（Ｖｏｕｔ）の波形の例を示している。例えばゲート信号入力部２０Ｇに、図８の入力電圧における実線にて示された立上り電圧Ｖｉｎが入力されると、Ｔｒ１のゲート電極２１Ｇには、図８の入力電圧において点線にて示した符号Ｔｒ１の立上り電圧が入力される。同様に、Ｔｒ２のゲート電極２２Ｇには図８の入力電圧における符号Ｔｒ２の立上り電圧が入力され、Ｔｒ３のゲート電極２３Ｇには図８の入力電圧における符号Ｔｒ３の立上り電圧が入力され、Ｔｒ４のゲート電極２４Ｇには図８の入力電圧における符号Ｔｒ４の立上り電圧が入力される。なお、ゲート電極２１Ｇ〜ゲート電極２４Ｇは、ゲート接続部２２Ｃ〜２４Ｃのそれぞれにて形成された遅延時間調整手段によって順番に立上り電圧が遅延されるので、図８における入力電圧のセルＴｒ１の立上り開始時からセルＴｒ２の立上り開始までの時間ΔＴは、従来のパワー半導体素子における図４の時間ΔＴＺよりも長くなっている。
【００３９】
各ゲート電極への立上り電圧の入力が（従来よりも）遅延されることで、図８の出力電圧に示すように、全てのセル（Ｔｒ１〜Ｔｒ４）のターンオンが完了したタイミングであるタイミングｔｅにおける電圧波形Ｖａｖの傾斜が、図４に示す従来のパワー半導体素子のタイミングｔｅにおける電圧波形Ｖａｖの傾斜よりも緩やかとなる。従って、第２の実施の形態のパワー半導体素子２０のオーバーシュートは、従来のパワー半導体素子のオーバーシュートよりも小さくなる。
【００４０】
以上、第２の実施の形態では、櫛状ゲート電極における１本の櫛歯を、各セルのゲート電極としている。そして、ゲート信号入力部２０Ｇから近い位置に配置されたゲート電極２１Ｇから、ゲート信号入力部２０Ｇから遠い位置に配置されたゲート電極２４Ｇに向かって、ゲート信号入力部から各ゲート電極までの経路における充放電時定数が徐々に大きくなるように、ゲート接続部２２Ｃ〜２４Ｃのそれぞれは、各ゲート電極の抵抗値よりも大きな抵抗値に設定されている。これにより、各ゲート電極へ入力する立上り電圧（または立下り電圧）の遅延時間を適切に増大させることができる。従って、出力電圧の傾斜を緩やかにして、オーバーシュートやアンダーシュートをより抑制することができる。また、チップ表面の縁部に沿って形成するゲートランナーに相当するゲート接続部は、例えばチップ表面が矩形の場合、矩形の四辺の全ての縁部に必要ではなく、一辺の縁部に沿ってのみあればよい。従って、チップに対して所望する半導体として利用できる領域をより大きくすることができる。
【００４１】
●［第３の実施の形態におけるパワー半導体素子２０Ａ（図９〜図１１）］
第３の実施の形態におけるパワー半導体素子２０Ａは、図５に示した第２の実施の形態のパワー半導体素子２０に対して、ゲート信号入力部２０Ｇとゲート接続部２２Ｃ〜２４Ｃが省略されて各ゲート電極２１Ｇ〜２４Ｇが分離されており、ゲート接続端子２１Ｌ〜２４Ｌが追加されている。また、パワー半導体素子２０Ａが実装される実装基板３０Ａも、図５に示した第２の実施の形態の実装基板３０とは異なり、実装基板３０Ａに抵抗手段３２Ｒ〜３４Ｒが設けられている。以下、第２の実施の形態との相違点について主に説明する。
【００４２】
図９の斜視図に示すように、パワー半導体素子２０Ａは、各ゲート電極２１Ｇ〜２４Ｇが互いに接続されることなく分離されており、各ゲート電極２１Ｇ〜２４Ｇの一方の端部には、実装基板３０Ａに接続するためのゲート接続端子２１Ｌ〜２４Ｌが設けられている。なお、図５に示す第２の実施の形態のパワー半導体素子２０から、ゲート信号入力部２０Ｇとゲート接続部２２Ｃ〜２４Ｃは省略されてゲート接続部の抵抗成分は、第３の実施の形態では実装基板３０Ａに抵抗手段３２Ｒ〜３４Ｒ（例えば、表面実装用のチップ抵抗）として設けられている。
【００４３】
また図９の斜視図に示すように、実装基板３０Ａは、パワー半導体素子２０Ａのゲート接続端子２１Ｌ〜２４Ｌのそれぞれと接続するためのゲート用バンプ３１Ｇ〜３４Ｇを有している。そしてゲート用バンプ３１Ｇは、接続配線３０ＧＬにてゲート端子部３０Ｇに接続されている。また、ゲート用バンプ３１Ｇとゲート用バンプ３２Ｇは、ゲート電極の抵抗値よりも大きな抵抗値に設定された抵抗手段３２Ｒを介して接続されている。同様に、ゲート用バンプ３２Ｇとゲート用バンプ３３Ｇは、ゲート電極の抵抗値よりも大きな抵抗値に設定された抵抗手段３３Ｒを介して接続され、ゲート用バンプ３３Ｇとゲート用バンプ３４Ｇは、ゲート電極の抵抗値よりも大きな抵抗値に設定された抵抗手段３４Ｒを介して接続されている。そして図１０に示すように、実装基板３０Ａのソース用バンプ３１Ｓ〜３３Ｓ、ドレイン用バンプ３１Ｄ、３２Ｄ、ゲート用バンプ３１Ｇ〜３４Ｇのそれぞれに、パワー半導体素子２０Ａのソース電極２１Ｓ〜２３Ｓ、ドレイン電極２１Ｄ、２２Ｄ、ゲート接続端子２１Ｌ〜２４Ｌ、のそれぞれが接続される。
【００４４】
また図１１は、図１０に示したパワー半導体素子２０Ａ（実装基板３０Ａに実装した状態）の等価回路の例を示している。図１１に示した等価回路は、図７に示した第２の実施の形態の等価回路と比較して、抵抗手段３２Ｒ〜３４Ｒが実装基板３０Ａの側である点が異なる。なお、入力電圧の波形、及び出力電圧の波形は、第２の実施の形態における波形（図８）と同等であるので、説明を省略する。
【００４５】
●［第４の実施の形態におけるパワー半導体素子２０Ａ（図１２、図１３）］
第４の実施の形態のパワー半導体素子２０Ｂは、図９に示した第３の実施の形態のパワー半導体素子２０Ａと同じである。ただし、第４の実施の形態の実装基板３０Ｂは、第３の実施の形態の実装基板３０Ａとは異なり、抵抗手段３２Ｒ〜３４Ｒが省略され、各ゲート用バンプ３１Ｇ〜３４Ｇが分離されている。以下、第３の実施の形態との相違点について主に説明する。
【００４６】
図９の斜視図に示すように、実装基板３０Ｂは、パワー半導体素子２０Ｂのゲート接続端子２１Ｌ〜２４Ｌのそれぞれと接続するためのゲート用バンプ３１Ｇ〜３４Ｇが、互いに接続されることなく分離されている。また抵抗手段３２Ｒ〜３４Ｒが省略されている。そしてゲート用バンプ３１Ｇ〜３４Ｇのそれぞれには、ゲート信号個別入力部３１Ｌ〜３４Ｌのそれぞれが接続されている。そして図１３の等価回路に示すように、ゲート信号個別入力部３１Ｌ〜３４Ｌのそれぞれには、外部装置から個々にゲート信号が入力される。外部装置から図３に示す入力電圧の波形に相当する信号が入力されれば、図３に示す出力電圧の波形が得られ、外部装置から図８に示す入力電圧の波形に相当する信号が入力されれば、図８に示す出力電圧の波形を得ることができる。従って、出力電圧の傾斜を緩やかにして、オーバーシュートやアンダーシュートをより抑制することができる。また、チップ表面の縁部に沿って形成されたゲートランナーも不要である。従って、チップに対して所望する半導体として利用できる領域をより大きくすることができる。
【００４７】
●［第５の実施の形態におけるパワー半導体素子１０´（図１４）］
第５の実施の形態におけるパワー半導体素子１０´は、図１に示した第１の実施の形態のパワー半導体素子１０に対して、各ゲート電極１１Ｇ´〜１４Ｇ´のゲート電極長１０ＧＮをすべて同一のゲート電極長に設定し、ゲート接続部１２Ｃ´〜１４Ｃ´に、ゲート電極の抵抗値よりも大きな抵抗値を設定している。このため、入力電圧の波形、及び出力電圧の波形は、図８に示した波形と同等となる。従って、出力電圧の傾斜を緩やかにして、オーバーシュートやアンダーシュートをより抑制することができる。また、図１に示した第１の実施の形態と同様に、チップに対して所望する半導体として利用できる領域をより大きくすることができる。なお、第１の実施の形態と第５の実施の形態を組み合わせ、少なくとも１つのゲート電極のゲート電極長が他のゲート電極のゲート電極長とは異なる長さに設定し、かつゲート接続部のそれぞれの抵抗値が、ゲート電極の抵抗値よりも大きな抵抗値に設定したパワー半導体素子を構成することもできる。
【００４８】
●［第６の実施の形態におけるパワー半導体素子２０´（図１５）］
第６の実施の形態におけるパワー半導体素子２０´は、図５に示した第２の実施の形態のパワー半導体素子２０に対して、ゲート電極２２Ｇ´、２３Ｇ´のゲート電極長（２０ＧＮ）が、ゲート電極２１Ｇ´、２４Ｇ´のゲート電極長よりも長く設定されている。また、ゲート接続部２２Ｃ´〜２４Ｃ´の抵抗値は、ゲート電極の抵抗値よりも大きな抵抗値に設定されておらず、例えばアルミニウム電極等の一般的な配線である。このため、入力電圧の波形、及び出力電圧の波形は、図３に示した波形と同等となる。従って、出力電圧の傾斜を緩やかにして、オーバーシュートやアンダーシュートをより抑制することができる。また、図５に示した第２の実施の形態と同様に、チップに対して所望する半導体として利用できる領域をより大きくすることができる。なお、第２の実施の形態と第６の実施の形態を組み合わせ、少なくとも１つのゲート電極のゲート電極長が他のゲート電極のゲート電極長とは異なる長さに設定され、かつゲート接続部のそれぞれの抵抗値が、ゲート電極の抵抗値よりも大きな抵抗値に設定されたパワー半導体素子を構成することもできる。
【００４９】
●［第７の実施の形態におけるパワー半導体素子２０Ａ´（図１６）］
第７の実施の形態におけるパワー半導体素子２０Ａ´は、図９に示した第３の実施の形態のパワー半導体素子２０Ａに対して、ゲート電極２２Ｇ´、２３Ｇ´のゲート電極長（２０ＡＧＮ）が、ゲート電極２１Ｇ´、２４Ｇ´のゲート電極長よりも長く設定されている。なお実装基板３０Ａ´は、第３の実施の形態の実装基板３０Ａ（図９参照）に対して、抵抗手段３２Ｒ〜３４Ｒが省略されてゲート端子部３０Ｇ及びゲート用バンプ３１Ｇ〜３４Ｇが接続配線３０ＧＬにて接続されている。このため、入力電圧の波形、及び出力電圧の波形は、図３に示した波形と同等となる。従って、出力電圧の傾斜を緩やかにして、オーバーシュートやアンダーシュートをより抑制することができる。また、図９に示した第３の実施の形態と同様に、チップに対して所望する半導体として利用できる領域をより大きくすることができる。なお、第３の実施の形態と第７の実施の形態を組み合わせ、少なくとも１つのゲート電極のゲート電極長が他のゲート電極のゲート電極長とは異なる長さに設定され、かつ実装基板の抵抗手段のそれぞれの抵抗値が、ゲート電極の抵抗値よりも大きな抵抗値に設定されたパワー半導体素子を構成することもできる。
【００５０】
本発明のパワー半導体素子の外観、構成、構造、形状等は、本発明の要旨を変更しない範囲で種々の変更、追加、削除が可能である。また、入力電圧の波形や出力電圧の波形は、本実施の形態にて説明した波形に限定されるものではない。
【００５１】
また本実施の形態では、ｎチャネルＭＯＳＦＥＴを例として説明したが、ｎチャネルＭＯＳＦＥＴに限定されず、ｐチャネルＭＯＳ等、ソース電極とドレイン電極とゲート電極を有する種々のＭＯＳＦＥＴに適用することができる。
【００５２】
また本実施の形態の説明では、４個のセル（Ｔｒ１〜Ｔｒ４）を並列に接続（または配置）したパワー半導体素子を例として説明したが、並列に接続（または配置）するセルの数は４個に限定されず、２個以上の複数であればよい。
【００５３】
また第１、第６、第７の実施の形態の例では、セルＴｒ１〜Ｔｒ４のうち、セルＴｒ２及びセルＴｒ３のゲート電極長を長くして応答速度を遅くした例を説明したが、最初に動作するセルＴｒ１と最後に動作するセルＴｒ４のゲート電極長を変えずに、セルＴｒ２、Ｔｒ３のゲート電極長を短くして、セルＴｒ２、Ｔｒ３の応答速度をセルＴｒ１、Ｔｒ４の応答速度よりも速くするようにしても、オーバーシュートやアンダーシュートを抑制することができる。つまり、少なくとも１つのゲート電極長を長くするだけでなく、少なくとも１つのゲート電極長を短くするようにしてもよい。
【符号の説明】
【００５４】
１０、１０´、２０、２０´、２０Ａ、２０Ａ´、２０Ｂ    パワー半導体素子
１０Ｇ、２０Ｇ    ゲート信号入力部
１０ＧＮ、２０ＧＮ、２０ＡＧＮ    ゲート電極長
１１Ｄ、１２Ｄ、２１Ｄ、２２Ｄ        ドレイン電極
１１Ｇ〜１４Ｇ、１１Ｇ´〜１４Ｇ´    ゲート電極
１１Ｓ〜１３Ｓ、２１Ｓ〜２３Ｓ        ソース電極
１２Ｃ〜１４Ｃ、２２Ｃ〜２４Ｃ        ゲート接続部
２１Ｇ〜２４Ｇ、２１Ｇ´〜２４Ｇ´    ゲート電極
３０、３０Ａ、３０Ａ´、３０Ｂ    実装基板
３１Ｄ、３２Ｄ    ドレイン用バンプ
３１Ｇ〜３４Ｇ    ゲート用バンプ
３１Ｓ〜３３Ｓ    ソース用バンプ
３２Ｒ〜３４Ｒ    抵抗手段
Ｔｒ１〜Ｔｒ４    セル（半導体素子）
【図１】
2016136593.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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