(57)【要約】【課題】異なる領域に形成されるシリサイド膜が繋がることを抑制する。【解決手段】第１導電型領域３１、５１のうちのブロック膜３６、５４から露出する部分および第２導電型領域３３、５３のうちのブロック膜３６、５４から露出する部分の少なくともいずれか一方に、結晶欠陥層４０、５７を形成した後、シリサイド膜３７、３９、５５、５６を形成する。これによれば、結晶欠陥層４０、５７が形成されている部分では、シリサイド膜３７、３９、５５、５６が基板１の面方向に沿って過剰に成長することを抑制でき、シリサイド膜３７、３９、５５、５６が繋がることを抑制できる。【選択図】図４
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【特許請求の範囲】
【請求項１】
一面（１ａ）を有し、シリコンを含有する基板（１）と、
前記基板の一面側の表層部に形成された第１導電型領域（３１、５１）と、
前記第１導電型領域の表層部に形成された第２導電型領域（３３、５２）と、
前記基板の一面上において、前記第２導電型領域の外縁部から前記第１導電型領域に渡って形成されたブロック膜（３６、５４）と、
前記第１導電型領域のうちの前記ブロック膜から露出する部分に形成されたシリサイド膜（３７、５５）と、
前記第２導電型領域のうちの前記ブロック膜から露出する部分に形成されたシリサイド膜（３９、５６）と、を備え、
前記第１導電型領域に形成される前記シリサイド膜の下方および前記第２導電型領域に形成される前記シリサイド膜の下方の少なくともいずれか一方には、結晶欠陥層（４０、５７）が形成されていることを特徴とする半導体装置。
【請求項２】
前記結晶欠陥層は、前記第１導電型領域と前記第２導電型領域との接合面と離間していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
一面（１ａ）を有し、シリコンを含有する基板（１）と、
前記基板の一面側の表層部に形成された第１導電型領域（３１、５１）と、
前記第１導電型領域の表層部に形成された第２導電型領域（３３、５２）と、
前記基板の一面上において、前記第２導電型領域の外縁部から前記第１導電型領域に渡って形成されたブロック膜（３６、５４）と、
前記第１導電型領域のうちの前記ブロック膜から露出する部分に形成されたシリサイド膜（３７、５５）と、
前記第２導電型領域のうちの前記ブロック膜から露出する部分に形成されたシリサイド膜（３９、５６）と、を備える半導体装置の製造方法において、
前記基板を用意する工程と、
前記基板の一面側の表層部に前記第１導電型領域を形成する工程と、
前記第１導電型領域の表層部に前記第２導電型領域を形成する工程と、
前記第１、第２導電型領域における前記シリサイド膜が形成されるシリサイド膜形成領域の少なくともいずれか一方の形成領域に結晶欠陥層（４０、５７）を形成する工程と、
前記基板の一面に酸化膜を形成し、当該酸化膜をエッチングによってパターニングすることにより、前記ブロック膜を形成する工程と、
前記基板の一面側に金属膜を成膜した後に熱処理を行うことにより、前記第１、第２導電型領域に前記シリサイド膜を形成する工程と、を行うことを特徴とする半導体装置の製造方法。
【請求項４】
前記結晶欠陥層を形成する工程では、前記第１導電型領域と前記第２導電型領域との接合面と離間するように前記結晶欠陥層を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記基板を用意する工程では、前記第１、第２導電型領域が形成される第１素子形成領域（３０、５０）と異なる領域に第２素子形成領域（１０）を有するものを用意し、
前記結晶欠陥層を形成する工程の前に、前記第２素子形成領域において、前記基板の一面上にゲート電極（１５ａ、１５ｂ）を形成する工程を行い、
前記結晶欠陥層を形成する工程では、イオン注入によって前記結晶欠陥層を形成し、前記第２素子形成領域では隣接する前記ゲート電極を含んでマスクを構成し、前記基板の一面のうちの隣接する前記マスクから露出する部分の長さをＡ、前記基板の一面からの前記マスクの高さをＢ、前記イオン注入する際の注入方向と前記基板の一面との成す角度をθとしたとき、ｔａｎθ＜Ｂ／Ａを満たすように、前記イオン注入を行うことを特徴とする請求項３および４に記載の半導体装置の製造方法。
【請求項６】
前記結晶欠陥層を形成する工程では、多分子構造を有するイオンを注入することを特徴とする請求項３ないし５のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド膜を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、シリコン基板の表層部にベース領域およびコレクタ領域が形成され、ベース領域の表層部にエミッタ領域が形成されたバイポーラトランジスタを備える半導体装置が提案されている（例えば、特許文献１参照）。そして、このような半導体装置では、ベース領域、コレクタ領域、エミッタ領域の表層部には、配線抵抗を低減するため、電極と接続される部分にシリサイド膜が形成されている。
【０００３】
このような半導体装置は、次のように製造される。すなわち、シリコン基板の一面にレジストを配置してフォトリソグラフィー等で当該レジストをパターニングする。そして、レジストをマスクとして不純物をイオン注入して熱拡散することにより、ベース領域、エミッタ領域、コレクタ領域を適宜形成する。次に、レジストを除去した後、シリコン基板の一面に酸化膜を形成し、当該酸化膜をエッチング等でパターニングする。具体的には、シリコン基板のうちの上記シリサイド膜を形成する領域が露出するように、酸化膜をパターニングしてブロック膜を形成する。詳述すると、シリコン基板において、少なくともベース領域のうちの電極と接続される部分とエミッタ領域のうちの電極と接続される部分の間上にブロック膜を形成する。次に、シリコン基板上にＴｉやＣｏ等の金属膜を堆積した後、熱処理を行うことにより、シリコン基板のうちのブロック膜から露出する部分と金属膜とを固相反応させる。これにより、シリサイド膜が形成され、上記半導体装置が製造される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１５１９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記製造方法では、酸化膜をエッチングでパターニングしてブロック膜を形成している。このため、ブロック膜が所望の形成位置に対して位置ずれする可能性があり、ブロック膜におけるシリコン基板の面方向に沿った方向の長さが短くなる可能性がある。つまり、ベース領域に形成されるシリサイド膜とエミッタ領域に形成されるシリサイド膜との間隔が所望の間隔に対して短くなることがある
また、ブロック膜は、酸化膜がエッチングでパターニングすることによって形成されており、端部（エッチングされる部分とエッチングされない部分の境界部分）の形状が不安定になり易い。具体的には、ブロック膜の端部は、シリコン基板の一面に対して垂直とならず、いわゆるサイドエッチングされる可能性がある。この場合、シリサイド膜がブロック膜の下方まで潜り込んで反応する過剰反応が発生することがある。
【０００６】
このため、上記製造方法では、ベース領域に形成されるシリサイド膜とエミッタ領域に形成されるシリサイド膜とが繋がってしまう可能性がある。
【０００７】
本発明は上記点に鑑みて、異なる領域に形成されるシリサイド膜が繋がることを抑制できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、一面（１ａ）を有し、シリコンを含有する基板（１）と、基板の一面側の表層部に形成された第１導電型領域（３１、５１）と、第１導電型領域の表層部に形成された第２導電型領域（３３、５２）と、基板の一面上において、第２導電型領域の外縁部から第１導電型領域に渡って形成されたブロック膜（３６、５４）と、第１導電型領域のうちのブロック膜から露出する部分に形成されたシリサイド膜（３７、５５）と、第２導電型領域のうちのブロック膜から露出する部分に形成されたシリサイド膜（３９、５６）と、を備え、以下の点を特徴としている。
【０００９】
すなわち、第１導電型領域に形成されるシリサイド膜の下方および第２導電型領域に形成されるシリサイド膜の下方の少なくともいずれか一方には、結晶欠陥層（４０、５７）が形成されていることを特徴としている。
【００１０】
これによれば、結晶欠陥層が形成されている部分では、シリサイド膜が基板の面方向に沿って過剰に成長することが抑制される。このため、第１導電型領域に形成されているシリサイド膜と第２導電型領域に形成されているシリサイド膜とが繋がることが抑制される。
【００１１】
また、請求項３に記載の発明では、基板を用意する工程と、基板の一面側の表層部に第１導電型領域を形成する工程と、第１導電型領域の表層部に第２導電型領域を形成する工程と、第１、第２導電型領域におけるシリサイド膜が形成されるシリサイド膜形成領域の少なくともいずれか一方の形成領域に結晶欠陥層（４０、５７）を形成する工程と、基板の一面に酸化膜を形成し、当該酸化膜をエッチングによってパターニングすることにより、ブロック膜を形成する工程と、基板の一面側に金属膜を成膜した後に熱処理を行うことにより、第１、第２導電型領域にシリサイド膜を形成する工程と、を行うことを特徴としている。
【００１２】
これによれば、第１、第２導電型領域のシリサイド膜形成領域の少なくともいずれか一方の形成領域に結晶欠陥層を形成した後、シリサイド膜を形成している。このため、結晶欠陥層が形成されている部分は、シリサイド膜が基板の面方向に過剰に成長することを抑制でき、第１導電型領域に形成されるシリサイド膜と第２導電型領域に形成されるシリサイド膜とが繋がることを抑制できる。
【００１３】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程を示す断面図である。
【図３】図２に続く半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】本発明の第２実施形態における半導体装置の断面図である。
【図６】本発明の他の実施形態におけるイオン注入を行うときの注入角度を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
本発明の第１実施形態ついて説明する。本実施形態では、ＣＭＯＳトランジスタおよびＮＰＮ型バイポーラトランジスタが混載されたいわゆるＢｉＣＭＯＳに本発明を適用した例を説明する。
【００１７】
図１に示されるように、半導体装置は、Ｎ−型のシリコン基板１を備え、シリコン基板１の表層部側にＮ型ウェル２が形成されている。このシリコン基板１には、一面１ａに形成された溝部３に絶縁膜４が埋め込まれることによって構成される第１〜第４ＳＴＩ（Shallow Trench Isolation）５ａ〜５ｄが形成されている。そして、第１ＳＴＩ５ａにより、ＣＭＯＳトランジスタが形成されるＣＭＯＳトランジスタ形成領域１０とバイポーラトランジスタが形成されるバイポーラトランジスタ形成領域３０とが区画されている。なお、本実施形態では、ＣＭＯＳトランジスタ形成領域１０が本発明の第２素子形成領域に相当し、バイポーラトランジスタ形成領域３０が本発明の第１素子形成領域に相当している。
【００１８】
ＣＭＯＳトランジスタ形成領域１０では、シリコン基板１（Ｎ型ウェル２）の表層部にＰ型のベース領域（Ｐ型ウェル）１１ａおよびＮ型のベース領域（Ｎ型ウェル）１１ｂが形成され、各ベース領域１１ａ、１１ｂが第２、第３ＳＴＩ５ｂ、５ｃにより区画されている。詳述すると、第２ＳＴＩ５ｂおよび第３ＳＴＩ５ｃで囲まれる領域にベース領域１１ａが形成され、第１ＳＴＩ５ａおよび第３ＳＴＩ５ｃで囲まれる領域にベース領域１１ｂが形成されている。
【００１９】
そして、ベース領域１１ａには、Ｎ型のソース領域１２ａが第２ＳＴＩ５ｂに接するように形成され、Ｎ型のドレイン領域１３ａが第３ＳＴＩ５ｃに接すると共に、ソース領域１２ａと離間するように形成されている。同様に、ベース領域１１ｂには、Ｐ型のソース領域１２ｂが第３ＳＴＩ５ｃに接するように形成され、Ｐ型のドレイン領域１３ｂが第１ＳＴＩ５ａに接すると共に、ソース領域１２ｂと離間するように形成されている。
【００２０】
また、各ベース領域１１ａ、１１ｂ上には、酸化膜で構成されるゲート絶縁膜１４ａ、１４ｂを介して多結晶シリコンで構成されるゲート電極１５ａ、１５ｂが形成されている。詳述すると、ゲート絶縁膜１４ａ、１４ｂは、それぞれベース領域１１ａ、１１ｂのうちのソース領域１２ａ、１２ｂおよびドレイン領域１３ａ、１３ｂで挟まれる部分上に形成されている。そして、各ゲート電極１５ａ、１５ｂの側壁には、それぞれ酸化膜で構成されるサイドウォールスペーサ１６ａ、１６ｂが形成されている。また、各ゲート電極１５ａ、１５ｂ上には、それぞれシリサイド膜１７ａ、１７ｂが形成されている。
【００２１】
さらに、シリコン基板１の一面１ａには、図示しないソース電極およびドレイン電極が形成されている。そして、各ソース領域１２ａ、１２ｂの表層部には、各ソース電極と接続されるシリサイド膜１８ａ、１８ｂが形成されている。同様に、各ドレイン領域１３ａ、１３ｂの表層部には、各ドレイン電極と接続されるシリサイド膜１９ａ、１９ｂが形成されている。
【００２２】
また、本実施形態では、ソース領域１２ｂおよびドレイン領域１３ｂ内から各領域１２ｂ、１３ｂの下方に渡って結晶欠陥層２０が形成されている。
【００２３】
一方、バイポーラトランジスタ形成領域３０では、シリコン基板１（Ｎ型ウェル２）の表層部にＰ型のベース領域３１およびＮ型のコレクタ領域３２が形成され、これらベース領域３１およびコレクタ領域３２は、第１、第４ＳＴＩ５ａ、５ｄによって区画されている。詳述すると、バイポーラトランジスタ形成領域３０では、第１、第４ＳＴＩ５ａ、５ｄは、環状に形成され、第４ＳＴＩ５ｄは第１ＳＴＩ５ａの内側に形成されている。そして、第４ＳＴＩ５ｄで囲まれる領域にベース領域３１が形成され、第１ＳＴＩ５ａと第４ＳＴＩ５ｄとの間の領域にコレクタ領域３２が形成されている。
【００２４】
ベース領域３１には、表層部の略中央部にＮ型のエミッタ領域３３が形成されている。また、ベース領域３１には、表層部に、エミッタ領域３３と離間すると共に、第４ＳＴＩ５ｄと接するように、ベース領域３１よりも高不純物濃度とされたコンタクト領域３４が形成されている。このコンタクト領域３４は、第４ＳＴＩ５ｄに沿って形成されており、エミッタ領域３３を囲む環状に形成されている。また、コレクタ領域３２には、コレクタ領域３２よりも高不純物濃度とされたコンタクト領域３５が形成されている。
【００２５】
さらに、シリコン基板１の一面１ａには、コンタクト領域３４とエミッタ領域３３との間の部分に酸化膜で構成されるブロック膜３６が形成されている。具体的には、ブロック膜３６は、コンタクト領域３４の内縁部からエミッタ領域３３の外縁部に渡って形成されている。このブロック膜３６は、具体的には後述するが、酸化膜がエッチングされることによって形成されるものであり、シリサイド膜３７、３９を形成する際のマスクとなるものである。
【００２６】
さらに、シリコン基板１の一面１ａには、図示しないベース電極、コレクタ電極、エミッタ電極が形成されている。そして、コンタクト領域３４（ベース領域３１）のうちのブロック膜３６から露出する部分の表層部、コンタクト領域３５（コレクタ領域３２）の表層部、エミッタ領域３３のうちのブロック膜３６から露出する部分の表層部には、それぞれ各電極と電気的に接続されるシリサイド膜３７〜３９が形成されている。
【００２７】
そして、本実施形態では、コンタクト領域３４からコンタクト領域３４の下方に渡って結晶欠陥層４０が形成されている。この結晶欠陥層４０は、シリコン基板１の面方向に沿ったシリサイド膜３７の成長を制御するためのものである。つまり、シリサイド膜３７がエミッタ領域３３側に過剰に成長することを抑制するためのものである。
【００２８】
また、結晶欠陥層４０は、ベース領域３１とＮ型ウェル２とのＰＮ接合面、およびベース領域３１とエミッタ領域３３とのＰＮ接合面と接すると、結晶欠陥層４０を介してＰＮ接合面を通り抜けるリーク電流を増加させる原因となる。このため、本実施形態では、結晶欠陥層４０は、Ｎ型ウェル２およびエミッタ領域３３と離間して形成されている。つまり、ベース領域３１とＮ型ウェル２とのＰＮ接合面、およびベース領域３１とエミッタ領域３３とのＰＮ接合面から離間して形成されている。
【００２９】
なお、本実施形態では、ベース領域３１が本発明の第１導電型領域に相当し、エミッタ領域３３が本発明の第２導電型領域に相当している。
【００３０】
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について図２〜図４を参照しつつ説明する。
【００３１】
まず、図２（ａ）に示されるように、一面１ａを有するシリコン基板１を用意する。
【００３２】
そして、図２（ｂ）に示されるように、シリコン基板１にＮ型不純物をイオン注入すると共に熱処理をすることにより、シリコン基板１の一面１ａ側にＮ型ウェル２を形成する。
【００３３】
次に、図２（ｃ）に示されるように、シリコン基板１の一面１ａに図示しないマスクを配置し、ドライエッチング等によって複数の溝部３を形成する。そして、ＣＶＤ（Chemical Vapor Deposition）法等により、溝部３が埋め込まれるように絶縁膜４を成膜した後にＣＭＰ（Chemical Mechanical Polishing）法等で平坦化することにより、上記第１〜第４ＳＴＩ５ａ〜５ｄを形成する。
【００３４】
次に、図２（ｄ）に示されるように、シリコン基板１の一面１ａに図示しないマスクを配置し、Ｐ型不純物をイオン注入して熱処理する。これにより、ＣＭＯＳトランジスタ形成領域１０において、第２、第３ＳＴＩ５ｂ、５ｃにて囲まれる領域にＰ型のベース領域１１ａを形成する。また、バイポーラトランジスタ形成領域３０において、第４ＳＴＩ５ｄにて囲まれる領域にＰ型のベース領域３１を形成する。
【００３５】
続いて、図３（ａ）に示されるように、シリコン基板１の一面１ａに図示しないマスクを配置し、Ｎ型不純物をイオン注入して熱処理する。これにより、ＣＭＯＳトランジスタ形成領域１０において、第１、第２ＳＴＩ５ａ、５ｂにて囲まれる領域にＮ型のベース領域１１ｂを形成する。また、バイポーラトランジスタ形成領域３０において、第１、第４ＳＴＩ５ａ、５ｄの間の領域にＮ型のコレクタ領域３２を形成すると共に、ベース領域３１の表層部の略中央部にＮ型のエミッタ領域３３を形成する。
【００３６】
そして、図３（ｂ）に示されるように、ＣＭＯＳトランジスタ形成領域１０において、シリコン基板１の一面１ａに酸化膜を形成して当該酸化膜をエッチング等によってパターニングすることにより、各ベース領域１１ａ、１１ｂ上にゲート絶縁膜１４ａ、１４ｂを形成する。続いて、多結晶シリコン等を形成して当該多結晶シリコンをエッチング等によってパターニングすることにより、各ゲート絶縁膜１４ａ、１４ｂ上にゲート電極１５ａ、１５ｂを形成する。
【００３７】
次に、図３（ｃ）に示されるように、ＣＭＯＳトランジスタ形成領域１０において、酸化膜を成膜した後、ゲート電極１５ａ、１５ｂの側壁のみに酸化膜が残るようにエッチバックすることにより、サイドウォールスペーサ１６ａ、１６ｂを形成する。
【００３８】
続いて、図３（ｄ）に示されるように、シリコン基板１の一面１ａに図示しないレジストを配置し、当該レジストをフォトリソグラフィーによってパターニングする。そして、このレジストをマスクとし、Ｎ型不純物をイオン注入して熱処理することにより、ＣＭＯＳトランジスタ形成領域１０において、ソース領域１２ａおよびドレイン領域１３ａを形成する。また、バイポーラトランジスタ形成領域３０において、コレクタ領域３２にコンタクト領域３５を形成する。なお、ＣＭＯＳトランジスタ形成領域１０では、ゲート電極１５ａおよびサイドウォールスペーサ１６ａがマスクとなる。つまり、ソース領域１２ａおよびドレイン領域１３ａは、ゲート電極１５ａおよびサイドウォールスペーサ１６ａに対して自己整合的に形成される。このため、ゲート電極１５ａ（ゲート絶縁膜１４ａ）の位置ずれが発生したとしても、ソース領域１２ａとドレイン領域１３ａとの間隔は変化しない。
【００３９】
次に、図４（ａ）に示されるように、シリコン基板１の一面１ａに図示しないレジストを配置し、当該レジストをフォトリソグラフィーによってパターニングする。そして、このレジストをマスクとし、Ｐ型不純物をイオン注入して熱処理することにより、ＣＭＯＳトランジスタ形成領域１０において、ソース領域１２ｂおよびドレイン領域１３ｂを形成する。また、バイポーラトランジスタ形成領域３０において、ベース領域３１にエミッタ領域３３およびコンタクト領域３４を形成する。なお、ＣＭＯＳトランジスタ形成領域１０では、上記図３（ｄ）の工程と同様に、ゲート電極１５ｂおよびサイドウォールスペーサ１６ｂがマスクとなるため、ソース領域１２ｂおよびドレイン領域１３ｂは、ゲート電極１５ｂおよびサイドウォールスペーサ１６ｂに対して自己整合的に形成される。
【００４０】
続いて、図４（ｂ）に示されるように、上記図４（ａ）の工程で形成したレジストをそのままマスクとして用い、シリコン基板１の一面１ａに対する法線方向からイオン注入を行う。これにより、ＣＭＯＳトランジスタ形成領域１０において、ソース領域１２ｂおよびドレイン領域１３ｂ内から各領域１２ｂ、１３ｂの下方に渡って結晶欠陥層２０が形成される。また、バイポーラトランジスタ形成領域３０において、コンタクト領域３４内からコンタクト領域３４の下方に渡って結晶欠陥層４０が形成される。
【００４１】
なお、この工程におけるイオン注入では、例えば、Ａｒ、Ｘｅ、Ｃ、Ｆ、Ｇｅ、Ｓｉ、Ｓｂ、Ｉｎ等をイオン注入することにより、結晶欠陥層２０、４０を形成する。また、結晶欠陥層４０は、上記のように、バイポーラトランジスタ形成領域３０において、ベース領域３１からＮ型ウェル２およびエミッタ領域３３に達しないように形成される。
【００４２】
次に、図４（ｃ）に示されるように、ＣＶＤ法等によって酸化膜を成膜した後、当該酸化膜をエッチングによってパターニングすることにより、シリサイド膜３７、３９を形成したくない部分にブロック膜３６を形成する。すなわち、コンタクト領域３４の内側の部分からエミッタ領域３３の外側の部分に渡るブロック膜３６を形成する。
【００４３】
なお、この工程では、酸化膜をエッチングによってパターニングすることでブロック膜３６を形成しているため、ブロック膜３６は、所望の形成位置に対して位置ずれが発生する可能性がある。つまり、ブロック膜３６のシリコン基板１の一面１ａに沿った方向の長さ（図４（ｃ）中紙面左右方向の長さであり、以下では単にブロック膜３６の長さという）が短くなることがある。言い換えると、シリサイド膜３７、３９が形成される領域の間隔が所望の間隔に対して短くなることがある。また、ブロック膜３６の端部がサイドエッチングされていることもある。
【００４４】
次に、図４（ｄ）に示されるように、シリコン基板１上にＴｉやＣｏ等の金属膜を堆積した後、熱処理を行うことにより、ブロック膜３６が形成されていない部分のシリコンと金属膜とを固相反応させる。これにより、ＣＭＯＳトランジスタ形成領域１０において、ソース領域１２ａおよびドレイン領域１３ａにシリサイド膜１８ａ、１９ａが形成される。同様に、ソース領域１２ｂおよびドレイン領域１３ｂにシリサイド膜１８ｂ、１９ｂが形成される。また、ゲート電極１５ａ、１５ｂ上にシリサイド膜１７ａ、１７ｂが形成される。
【００４５】
そして、バイポーラトランジスタ形成領域３０において、コンタクト領域３４、３５およびエミッタ領域３３にシリサイド膜３７〜３９が形成される。このとき、コンタクト領域３４内には、結晶欠陥層４０が形成されており、コンタクト領域３４内に形成されるシリサイド膜３７は、結晶欠陥を修復しつつ形成される。このため、シリサイド膜３７がエミッタ領域３３側に過剰に成長することを抑制できる。したがって、シリサイド膜３７とシリサイド膜３９とが繋がってしまうことを抑制できる。
【００４６】
なお、本実施形態では、コンタクト領域３４およびエミッタ領域３３のうちのブロック膜３６からから露出する部分が本発明のシリサイド膜形成領域に相当している。また、ＣＭＯＳトランジスタ形成領域１０では、上記のように、各ソース領域１２ａ、１２ｂおよびドレイン領域１３ａ、１３ｂは、ゲート電極１５ａ、１５ｂおよびサイドウォールスペーサ１６ａ、１６ｂに対して自己整合的に形成されている。そして、ゲート電極１５ａ、１５ｂおよびサイドウォールスペーサ１６ａ、１６ｂ上から金属膜が成膜されるため、シリサイド膜１８ａ〜１９ｂが形成される領域の間隔も変化しない。このため、シリサイド膜１８ａ、１９ａとシリサイド膜１８ｂ、１９ｂとが繋がらない条件で予め熱処理を行えばよい。つまり、本実施形態では、図４（ａ）の工程で用いたマスクをそのまま用いて図４（ｂ）の工程を行っているために、ＣＭＯＳトランジスタ形成領域１０に結晶欠陥層２０が形成されているが、結晶欠陥層２０は形成されていなくてもよい。
【００４７】
その後、アンモニアと過酸化水素水の混合液等を用いて金属層のうちの未反応の残存部分を選択的にエッチング等して除去し、特に図示しないが、ソース電極、ドレイン電極、ベース電極、コレクタ電極、エミッタ電極等を形成することにより、上記図１に示す半導体装置が製造される。
【００４８】
以上説明したように、本実施形態では、コンタクト領域３４（ベース領域３１のうちの電極と接続される部分）に結晶欠陥層４０が形成されている。このため、ブロック膜３６の位置ずれが発生したり、ブロック膜３６の端部がサイドエッチングされていたとしても、コンタクト領域３４に形成されるシリサイド膜３７がエミッタ領域３３側に過剰に成長することを抑制できる。したがって、シリサイド膜３７とシリサイド膜３９とが繋がることを抑制できる。
【００４９】
また、本実施形態では、結晶欠陥層４０は、ベース領域３１とＮ型ウェル２とのＰＮ接合面、およびベース領域３１とエミッタ領域３３とのＰＮ接合面から離間して形成されている。このため、結晶欠陥層４０を介してＰＮ接合面を通り抜けるリーク電流が増加することを抑制できる。
【００５０】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してバイポーラトランジスタを形成する代わりにダイオードを形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００５１】
本実施形態では、図５に示されるように、シリコン基板１は、第１ＳＴＩ５ａにより、ＣＭＯＳトランジスタ形成領域１０と、ダイオードが形成されるダイオード形成領域５０とに区画されている。なお、本実施形態では、ダイオード形成領域が本発明の第１素子形成領域に相当している。
【００５２】
そして、ダイオード形成領域５０では、シリコン基板１（Ｎ型ウェル２）の表層部にＮ型のカソード領域５１が形成されている。また、カソード領域５１には、表層部の略中央部にＰ型のアノード領域５２が形成されていると共に、アノード領域５２と離間すると共に、第１ＳＴＩ５ａと接するように、カソード領域５１よりも高不純物濃度とされたコンタクト領域５３が形成されている。
【００５３】
そして、シリコン基板１の一面ａには、コンタクト領域５３の内縁部からアノード領域５２の外縁部に渡ってブロック膜５４が形成されている。このブロック膜５４は、上記ブロック膜３６と同様に、酸化膜がエッチングされることによって形成されるものである。
【００５４】
さらに、シリコン基板１の一面１ａには、図示しないカソード電極およびアノード電極が形成されている。そして、コンタクト領域５３（カソード領域５１）のうちのブロック膜５４から露出する部分の表層部、アノード領域５２のうちのブロック膜３６から露出する部分の表層部には、それぞれ各電極と電気的に接続されるシリサイド膜５５、５６が形成されている。
【００５５】
そして、本実施形態では、コンタクト領域５３内からコンタクト領域５３の下方に渡って結晶欠陥層５７が形成されている。この結晶欠陥層５７は、上記結晶欠陥層４０と同様に、シリサイド膜５５がアノード領域５２側に過剰に成長することを抑制するためのものである。
【００５６】
なお、このような半導体装置は、特に説明しないが、上記第１実施形態と同様の製造工程にて製造される。また、本実施形態では、カソード領域５１が本発明の第１導電型領域に相当し、アノード領域５２が本発明の第２導電型領域に相当している。
【００５７】
このように、ダイオードが形成された半導体装置においても、コンタクト領域５３内からコンタクト領域５３の下方に渡って結晶欠陥層５７が形成されているため、シリサイド膜５５とシリサイド膜５６とが繋がることを抑制でき、上記第１実施形態と同様の効果を得ることができる。
【００５８】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５９】
例えば、上記各実施形態において、ＣＭＯＳトランジスタ形成領域１０を備えないシリコン基板１としもよい。
【００６０】
また、上記各実施形態において、Ｎ型ウェル２は形成されていなくてもよい。
【００６１】
そして、上記各実施形態において、第１〜第４ＳＴＩ５ａ〜５ｄで各領域を区画する代わりに、ＬＯＣＯＳ酸化膜を用いて各領域を区画するようにしてもよい。また、シリコン基板１として、ＳｉＣ基板、ＳｉＧｅ基板等の化合物基板を用いる場合には、Ａｓ、Ｘｅ、Ａｒ、Ｇｅ等の不純物をイオン注入して選択的に抵抗値を高くすることによって各領域を区画するようにしてもよい。さらに、シリコン基板１として、一面１ａ側にＰ型とされたエピタキシャル層を有するものを用いてもよい。この場合は、Ｐ型のベース領域３１等を形成する工程を行わなくてもよい。
【００６２】
さらに、上記第１実施形態において、図３（ａ）に示すＮ型不純物をイオン注入した後、Ｎ型不純物をイオン注入する際のマスクをそのまま用いて結晶欠陥層４０を構成してもよい。この場合は、コンタクト領域３４ではなく、エミッタ領域３３に結晶欠陥層４０が構成される。このように結晶欠陥層４０を形成した場合には、シリサイド膜３９がコンタクト領域３４側に過剰に成長することを抑制できるため、上記第１実施形態と同様の効果を得ることができる。なお、コンタクト領域３４およびエミッタ領域３３にそれぞれ結晶欠陥層４０を形成するようにしてもよい。このように結晶欠陥層４０を形成した場合には、さらにシリサイド膜３７とシリサイド膜３９とが繋がることを抑制できる。
【００６３】
同様に、上記第２実施形態において、アノード領域５２に結晶欠陥層５７を形成してもよいし、コンタクト領域５３およびアノード領域５２にそれぞれ結晶欠陥層５７を形成してもよい。
【００６４】
さらに、上記第１、第２実施形態において、ブロック膜３６、５４を形成した後、ブロック膜３６、５４をマスクとして結晶欠陥層４０を形成してもよい。
【００６５】
そして、上記各実施形態において、結晶欠陥層４０をイオン注入によって形成する場合には、多分子構造を有するＣＢＨ、Ｂ１８Ｈ２２、Ｂ１０Ｈ２２等をイオン注入してもよい。これによれば、注入するイオンの質量が大きいため、欠陥を導入し易くできる。さらに、プラズマドーピングによって結晶欠陥層４０を形成してもよい。
【００６６】
また、上記各実施形態において、隣接するゲート電極１５ａ、１５ｂの間に微細素子を形成する場合があり、当該微細素子に結晶欠陥層４０を導入する際のイオンを注入したくない場合がある。この場合、図６に示されるように、シリコン基板１のうちの隣接するマスクとなる部分から露出する部分（図６では、隣接するサイドウォールスペーサ１６ａ、１６から露出する部分）の長さをＡ、一面１ａからのマスクとなる部分の高さ（図６では、ゲート電極１５ａ、１５ｂの高さ）をＢ、イオン注入する際の注入方向と一面１ａとの成す角度をθとしたとき、ｔａｎθ＜Ｂ／Ａとなるようにすればよい。これによれば、結晶欠陥層４０を形成する際のイオンが微細素子に注入されることを抑制できる。
【００６７】
なお、例えば、図６において、サイドウォールスペーサ１６ａ、１６ｂが備えられていなくてもよい。この場合は、隣接するマスクとなる部分は、隣接するゲート電極１５ａ、１５ｂとなる。また、ゲート電極１５ａ、１５ｂ上にレジストが配置されていてもよい。この場合は、一面１ａからのマスクとなる部分の高さは、ゲート電極１５ａ、１５ｂの高さとレジストの高さの和となる。
【符号の説明】
【００６８】
１          シリコン基板
１ａ        一面
３１、５１  第１導電型領域（ベース領域、カソード領域）
３３、５２  第２導電型領域（エミッタ領域、アノード領域）
３６、５４  ブロック膜
４０、５７  結晶欠陥層
【図１】
2016004967.tif 000003
【図２】
2016004967.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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