(57)【要約】【課題】外付け部品との接続で発生する寄生インピ−ダンスを抑制可能な半導体集積回路およびこの半導体集積回路を搭載する電源装置を提供する。【解決手段】半導体集積回路１００は、ダイパッド領域１０と、ダイパッド領域１０の周辺部に配置される複数の外部リードピン１６と、ダイパッド領域１０上のコーナー部に配置されたＤＣ／ＤＣコンバータ１２1、１２2、１２3、１２4とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
ダイパッド領域と、
前記ダイパッド領域の周辺部に配置される複数の外部リードピンと、
前記ダイパッド領域上のコーナー部に配置されたＤＣ／ＤＣコンバータと
を備えることを特徴とする半導体集積回路。
【請求項２】
前記ダイパッド領域上に配置され、前記ＤＣ／ＤＣコンバータに制御信号を供給するロジック回路を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ＤＣ／ＤＣコンバータの出力は、インダクタンスに接続されることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記半導体集積回路および前記インダクタンスは、プリント回路基板上に配置されることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記複数の外部リードピンは、前記プリント回路基板上に他の配線若しくは部品実装のためのスペースを確保可能であることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記ＤＣ／ＤＣコンバータは、ｐチャネルＭＯＳＦＥＴと、ｎチャネルＭＯＳＦＥＴからなる相補型の出力回路を備えることを特徴とする請求項３〜５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記複数の外部リードピンは、
電源ピンと、
接地ピンと、
前記ＤＣ／ＤＣコンバータの出力に接続された出力ピンと
を備え、前記ｐチャネルＭＯＳＦＥＴのソースは前記電源ピンに接続され、前記ｎチャネルＭＯＳＦＥＴのソースは、前記接地ピンに接続され、前記ｐチャネルＭＯＳＦＥＴのドレインおよび前記ｎチャネルＭＯＳＦＥＴのドレインは、前記出力ピンに接続されることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記出力ピンは、複数であることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
パワー用配線と、
出力キャパシタと
を備え、前記出力ピンは、前記パワー用配線を介して、前記インダクタンスの一方の電極に接続され、前記インダクタンスの他方の電極は、前記出力キャパシタに接続されることを特徴とする請求項７または８に記載の半導体集積回路。
【請求項１０】
前記プリント基板上に配置された接地電極パターンを備えることを特徴とする請求項５〜９のいずれか１項に記載の半導体集積回路。
【請求項１１】
前記電源ピンと前記接地電極パターンとの間に配置されるスナバキャパシタを備えることを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
前記出力キャパシタは、前記インダクタンスの前記他方の電極と、前記接地電極パターンとの間に配置されることを特徴とする請求項１０に記載の半導体集積回路。
【請求項１３】
請求項１〜１２のいずれか1項に記載の半導体集積回路を搭載したことを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体集積回路および電源装置に関する。
【背景技術】
【０００２】
従来より、キーボードと表示画面が開閉自在な連結部を介して連結され、使用時にはキーボードに対し表示画面を立てた位置に開き、不使用時には表示画面がキーボード上に重なるように折り畳んでおく、いわゆるノート型パーソナルコンピュータ（ノート型ＰＣ）が広く知られている。
【０００３】
また、上面に表示画面を有し、全体が１つの板状に形成され、表示画面にペンを近接もしくは接触させてその近接もしくは接触位置を認識させることにより、指示を入力する形式のタブレット型パーソナルコンピュータ（タブレットＰ Ｃ）が登場してきている。
【０００４】
また、ＤＣ／ＤＣコンバータを構成する外付けコイルなどの外付け部品を、半導体集積回路を搭載する実装基板の裏面に実装する底カバー型の電子装置も提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−６５６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
外付け部品との接続で発生する寄生インピ−ダンスを抑制可能な半導体集積回路およびこの半導体集積回路を搭載した電源装置を提供する。
【課題を解決するための手段】
【０００７】
実施の形態の一態様によれば、ダイパッド領域と、前記ダイパッド領域の周辺部に配置される複数の外部リードピンと、前記ダイパッド領域上のコーナー部に配置されたＤＣ／ＤＣコンバータとを備える半導体集積回路が提供される。
【０００８】
実施の形態の他の態様によれば、上記の半導体集積回路を搭載した電源装置が提供される。
【発明の効果】
【０００９】
外付け部品との接続で発生する寄生インピ−ダンスを抑制可能な半導体集積回路およびこの半導体集積回路を搭載した電源装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】比較例に係る半導体集積回路と周辺に配置されるインダクタンスの模式的平面パターン構成図。
【図２】実施の形態に係る半導体集積回路の模式的平面パターン構成図。
【図３】実施の形態に係る半導体集積回路に搭載されるＤＣ／ＤＣコンバータの出力回路と外付け回路の接続構成図。
【図４】実施の形態に係る半導体集積回路とコーナー部に配置された４個のＤＣ／ＤＣコンバータに接続されるインダクタンスの模式的平面パターン構成図。
【図５】実施の形態に係る半導体集積回路とコーナー部に配置された４個のＤＣ／ＤＣコンバータに接続されるインダクタンス・出力キャパシタンス・スナバキャパシタンスの模式的平面パターン構成図。
【図６】実施の形態に係る半導体集積回路に搭載されるＤＣ／ＤＣコンバータの出力回路の模式的平面パターン構成図。
【図７】実施の形態に係る半導体集積回路とコーナー部に配置された４個のＤＣ／ＤＣコンバータに接続されるインダクタンス・出力キャパシタンス・スナバキャパシタンスの具体的な平面パターン構成図。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
[比較例]
比較例に係る半導体集積回路１００Ａと周辺に配置されるインダクタンスＬ１・Ｌ２・Ｌ３・Ｌ４の模式的平面パターン構成は、図１に示すように表わされる。
【００１４】
比較例に係る半導体集積回路１００Ａは、図１に示すように、ダイパッド領域１０と、ダイパッド領域１０上に配置されたＤＣ／ＤＣコンバータ（ＤＣＤＣ１）１２1・ＤＣ／ＤＣコンバータ（ＤＣＤＣ２）１２2・ＤＣ／ＤＣコンバータ（ＤＣＤＣ３）１２3・ＤＣ／ＤＣコンバータ（ＤＣＤＣ４）１２4と、ダイパッド領域１０の周辺部に配置される複数の外部リードピン１６とを備える。
【００１５】
例えば、ＤＣ／ＤＣコンバータ１２1の出力は外部リードピン１６1に接続され、外部リードピン１６1はパワー用配線１４1を介して、外付けインダクタンスＬ１に接続される。同様に、ＤＣ／ＤＣコンバータ１２2・１２3・１２4の出力は外部リードピン１６2・１６3・１６4に接続され、外部リードピン１６2・１６3・１６4はパワー用配線１４2・１４3・１４4を介して、外付けインダクタンスＬ２・Ｌ３・Ｌ４に接続される。また、他の外部リードピン１６は、図１に示すように、パワー用配線以外の信号用配線１３1・１３2・１３3・１３41・１３42に接続される。
【００１６】
図１に示すように、ＤＣ／ＤＣコンバータ１２1・１２2・１２3を半導体集積回路１００Ａの１辺に並べて配置する場合、外付けインダクタンスＬ２・Ｌ３・Ｌ４などの外付けの部品が大きいため、半導体集積回路１００Ａから離隔して外付け部品を実装することになる。
【００１７】
また、半導体集積回路１００Ａと接続される他の信号用配線１３1・１３2・１３3・１３41・１３42などと接触する可能性があるため、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4と外付け部品を接続するパワー用配線１４1・１４2・１４3・１４4を太く形成することが難しい。
【００１８】
このため、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4と外付け部品を接続する配線が細くなり、また長くなり易い。この結果、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4と外付け部品を接続するパワー用配線１４1・１４2・１４3・１４4のインピーダンスが大きくなり、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4の効率の低下など性能が劣化し易くなる。また、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4と外付け部品を接続する配線部で発生するスイッチングノイズに伴う輻射ノイズが大きくなり易い。
【００１９】
[実施の形態]
実施の形態に係る半導体集積回路の模式的平面パターン構成は、図２に示すように表わされる。
【００２０】
実施の形態に係る半導体集積回路１００は、図２に示すように、ダイパッド領域１０と、ダイパッド領域１０上のコーナー部に配置されたＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4と、ダイパッド領域１０の周辺部に配置される複数の外部リードピン１６とを備える。
【００２１】
実施の形態に係る半導体集積回路１００は、図２に示すように、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4をダイパッド領域１０上のコーナー部に配置することによって、インダクタンスＬ１・Ｌ２・Ｌ３・Ｌ４などの外付け部品を半導体集積回路１００の直近に配置することができる。
【００２２】
また、実施の形態に係る半導体集積回路１００は、図２に示すように、ダイパッド領域１０上に配置されるロジック回路１８を備える。ロジック回路１８は、コーナー部に配置されたＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4に対して、出力電圧Ｖ01・Ｖ02・Ｖ03・Ｖ04を有する制御信号Ｓ１・Ｓ２・Ｓ３・Ｓ４を供給可能である。
【００２３】
ここで、後述する図４に示すように、半導体集積回路１００およびインダクタンスＬ１・Ｌ２・Ｌ３・Ｌ４などの外付け部品は、プリント回路基板（ＰＣＢ：Printed Circuit Board）３００上に配置される。
【００２４】
また、複数の外部リードピン１６の内、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4の出力に接続された外部リードピン以外の外部リードピンは、プリント回路基板３００上に他の配線若しくは部品実装のためのスペースを確保可能である。すなわち、実施の形態に係る半導体集積回路１００は、図２に示すように、他の配線や部品実装のためのスペースＳＰ１２・ＳＰ２３・ＳＰ３４・ＳＰ１４を確保することができる。
【００２５】
ＤＣ／ＤＣコンバータ１２1の出力は、外部リードピンＰ１に接続可能であり、ＤＣ／ＤＣコンバータ１２2の出力は、外部リードピンＰ２１・Ｐ２２に接続可能であり、ＤＣ／ＤＣコンバータ１２3の出力は、外部リードピンＰ３１・Ｐ３２に接続可能であり、ＤＣ／ＤＣコンバータ１２4の出力は、外部リードピンＰ４に接続可能である。ここで、例えば、ＤＣ／ＤＣコンバータ１２1の出力は、約１Ａ導通可能のため、１本の外部リードピンＰ１に接続可能である。ＤＣ／ＤＣコンバータ１２2の出力は、約２Ａ導通可能のため、２本の外部リードピンＰ２１・Ｐ２２に接続可能である。同様に、ＤＣ／ＤＣコンバータ１２3の出力は、約２Ａ導通可能のため、２本の外部リードピンＰ３１・Ｐ３２に接続可能であり、ＤＣ／ＤＣコンバータ１２4の出力は、約１Ａ導通可能のため、１本の外部リードピンＰ４に接続可能である。すなわち、ＤＣ／ＤＣコンバータの出力には、電流容量に応じて１本の外部リードピンのみならず複数本の外部リードピンを接続可能である。
【００２６】
また、実施の形態に係る半導体集積回路１００に搭載されるＤＣ／ＤＣコンバータ１２1の出力回路と外付け回路の接続構成は、図３に示すように表わされる。
【００２７】
ＤＣ／ＤＣコンバータ（ＤＣＤＣ１）１２1の出力回路の一例は、図３に示すように、ｐチャネルＭＯＳＦＥＴＱp１・ｎチャネルＭＯＳＦＥＴＱn１からなる相補型回路構成を備える。ｐチャネルＭＯＳＦＥＴＱp１のソースは電源ピンＰに接続され、ｎチャネルＭＯＳＦＥＴＱn１のソースは、ＧＮＤピンＮに接続される。ｐチャネルＭＯＳＦＥＴＱp１のドレインおよびｎチャネルＭＯＳＦＥＴＱn１のドレインからは、ＤＣ／ＤＣコンバータ１２1の出力が取り出される。
【００２８】
ＤＣ／ＤＣコンバータ１２1の出力は、外部リードピンＰ１に接続され、さらに外部リードピンＰ１は、パワー用配線ＬＸ１を介して、外付けインダクタンスＬ１の一方の電極に接続される。さらに、外付けインダクタンスＬ１の他方の電極は、接地電位との間に出力キャパシタＣ１が接続されると共に、出力キャパシタＣ１の両端からは出力電圧Ｖout１が取り出される。
【００２９】
また、図３に示すように、ＤＣ／ＤＣコンバータ１２1の電源ピンＰとＧＮＤピンＮ間には、スナバキャパシタＣＢ１が接続される。また、図３に示すように、外部リードピンＰ１に接続されるパワー用配線ＬＸ１には、寄生的な配線インダクタンスＬp１・配線抵抗Ｒp１が存在する。したがって、ＤＣ／ＤＣコンバータ１２1の外部リードピンＰ１に接続される外付け回路は、図３に示すように、外付けインダクタンスＬ１・出力キャパシタＣ１によって構成される。
【００３０】
実施の形態に係る半導体集積回路１００においては、パワー用配線ＬＸ１をＤＣ／ＤＣコンバータ１２1の出力の直近に接続可能であるため、比較例に比べ寄生的な配線インダクタンスＬp１・配線抵抗Ｒp１を抑制可能である。
【００３１】
実施の形態に係る半導体集積回路１００と、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4に接続されるインダクタンスＬ１・Ｌ２・Ｌ３・Ｌ４の模式的平面パターン構成は、図４に示すように表わされる。ここで、半導体集積回路１００と、インダクタンスＬ１・Ｌ２・Ｌ３・Ｌ４は、ＰＣＢ３００上に配置されている。
【００３２】
また、複数の外部リードピン１６の内、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4の出力に接続された外部リードピン以外の外部リードピンは、プリント回路基板３００上に他の配線若しくは部品実装のためのスペースを確保可能である。すなわち、実施の形態に係る半導体集積回路１００は、他の配線や部品実装のためのスペースＳＰ１２・ＳＰ２３・ＳＰ３４・ＳＰ１４を確保することができるため、図４に示すように、ＰＣＢ３００上において、信号用配線１５12・１５23・１５34・１５14を配置可能である。
【００３３】
ＤＣ／ＤＣコンバータ１２1の出力は、図４に示すように、外部リードピンＰ１・パワー用配線ＬＸ１を介してインダクタンスＬ１に接続される。同様に、ＤＣ／ＤＣコンバータ１２2の出力は、図４に示すように、外部リードピンＰ２１・Ｐ２２・パワー用配線ＬＸ２を介してインダクタンスＬ２に接続され、ＤＣ／ＤＣコンバータ１２3の出力は、外部リードピンＰ３１・Ｐ３２・パワー用配線ＬＸ３を介してインダクタンスＬ３に接続され、ＤＣ／ＤＣコンバータ１２4の出力は、外部リードピンＰ４・パワー用配線ＬＸ４を介してインダクタンスＬ４に接続される。
【００３４】
実施の形態に係る半導体集積回路１００と、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4に接続されるインダクタンスＬ１・Ｌ２・Ｌ３・Ｌ４、出力キャパシタンスＣ１・Ｃ２・Ｃ３・Ｃ４、スナバキャパシタンスＣＢ１・ＣＢ２・ＣＢ３・ＣＢ４の模式的平面パターン構成は、図５に示すように表わされる。ここで、半導体集積回路１００と、インダクタンスＬ１・Ｌ２・Ｌ３・Ｌ４、出力キャパシタンスＣ１・Ｃ２・Ｃ３・Ｃ４、スナバキャパシタンスＣＢ１・ＣＢ２・ＣＢ３・ＣＢ４は、ＰＣＢ３００上に配置されている。尚、図５においてもＰＣＢ３００上において、信号用配線１５12・１５23・１５34・１５14を配置可能であるが、図示は省略している。
【００３５】
ＤＣ／ＤＣコンバータ１２1の出力は、図５に示すように、外部リードピンＰ１・パワー用配線ＬＸ１を介して、外付けインダクタンスＬ１の一方の電極に接続され、外付けインダクタンスＬ１の他方の電極と接地電位との間に出力キャパシタＣ１が接続され、出力キャパシタＣ１の両端からは出力電圧Ｖout１が取り出される。また、ＤＣ／ＤＣコンバータ１２1の電源ピンＰとＧＮＤピンＮ間には、スナバキャパシタＣＢ１が接続される。
【００３６】
同様に、ＤＣ／ＤＣコンバータ１２2の出力は、図５に示すように、外部リードピンＰ２１・Ｐ２２およびパワー用配線ＬＸ２を介して、外付けインダクタンスＬ２の一方の電極に接続され、外付けインダクタンスＬ２の他方の電極と接地電位との間に出力キャパシタＣ２が接続され、出力キャパシタＣ２の両端からは出力電圧Ｖout２が取り出される。また、ＤＣ／ＤＣコンバータ１２2の電源ピンＰとＧＮＤピンＮ間には、スナバキャパシタＣＢ２が接続される。
【００３７】
同様に、ＤＣ／ＤＣコンバータ１２3の出力は、図５に示すように、外部リードピンＰ３１・Ｐ３２およびパワー用配線ＬＸ３を介して、外付けインダクタンスＬ３の一方の電極に接続され、外付けインダクタンスＬ３の他方の電極と接地電位との間に出力キャパシタＣ３が接続され、出力キャパシタＣ３の両端からは出力電圧Ｖout３が取り出される。また、ＤＣ／ＤＣコンバータ１２3の電源ピンＰとＧＮＤピンＮ間には、スナバキャパシタＣＢ３が接続される。
【００３８】
同様に、ＤＣ／ＤＣコンバータ１２4の出力は、図５に示すように、外部リードピンＰ４・パワー用配線ＬＸ４を介して、外付けインダクタンスＬ４の一方の電極に接続され、外付けインダクタンスＬ４の他方の電極と接地電位との間に出力キャパシタＣ４が接続され、出力キャパシタＣ４の両端からは出力電圧Ｖout４が取り出される。また、ＤＣ／ＤＣコンバータ１２4の電源ピンＰとＧＮＤピンＮ間には、スナバキャパシタＣＢ４が接続される。
【００３９】
実施の形態に係る半導体集積回路１００に搭載されるＤＣ／ＤＣコンバータ１２2の出力回路の模式的平面パターン構成は、図６に示すように表わされる。
【００４０】
実施の形態に係る半導体集積回路１００に搭載されるＤＣ／ＤＣコンバータ１２2の出力回路の模式的平面パターン構成は、図６に示すように、ｐチャネルＭＯＳＦＥＴＱp１のアクティブ層ＬＡ（Ｑp１）と、ｎチャネルＭＯＳＦＥＴＱn１のアクティブ層ＬＡ（Ｑn１）と、ｐチャネルＭＯＳＦＥＴＱp１のソースに接続されたソース電極層ＬＡ（Ｐ）と、ｎチャネルＭＯＳＦＥＴＱn１のソースに接続されたソース電極層ＬＡ（Ｎ）と、ｐチャネルＭＯＳＦＥＴＱp１のドレインおよびｎチャネルＭＯＳＦＥＴＱn１のドレインに共通接続された出力電極層ＬＡ（Ｍ）とを備える。
【００４１】
ｐチャネルＭＯＳＦＥＴＱp１のソースは、３個の接続部２０およびソース電極層ＬＡ（Ｐ）を介して電源ピンＰに接続され、ｎチャネルＭＯＳＦＥＴＱn１のソースは、３個の接続部２０およびソース電極層ＬＡ（Ｎ）を介して、ＧＮＤピンＮに接続される。ｐチャネルＭＯＳＦＥＴＱp１のドレインおよびｎチャネルＭＯＳＦＥＴＱn１のドレインは、それぞれ３個の接続部２０および出力電極層ＬＡ（Ｍ）を介して、２本のパワー用配線ＬＸ１1・ＬＸ１2に接続可能である。例えば、ＤＣ／ＤＣコンバータ１２1の出力は、約１Ａ導通可能であるため、パワー用配線ＬＸ１1に対して出力回路（外付けインダクタンスＬ１・出力キャパシタＣ１）が接続される。ここで、接続部２０は、互いに重なり合う電極層間を半田層若しくはレーザ溶融層などで接続する領域を表わす。
【００４２】
また、ｐチャネルＭＯＳＦＥＴＱp１のソースに接続されたソース電極層ＬＡ（Ｐ）と、ｎチャネルＭＯＳＦＥＴＱn１のソースに接続されたソース電極層ＬＡ（Ｎ）との間には、スナバキャパシタＣＢ１が接続される。
【００４３】
実施の形態に係る半導体集積回路とコーナー部に配置された４個のＤＣ／ＤＣコンバータに接続されるインダクタンスＬ１・Ｌ２・Ｌ３・Ｌ４、出力キャパシタンスＣ１・Ｃ２・Ｃ３・Ｃ４およびスナバキャパシタンスＣＢ１・ＣＢ２・ＣＢ３・ＣＢ４の具体的な平面パターン構成は、図７に示すように表わされる。半導体集積回路１００のダイパッド領域１０上には、ＤＣ／ＤＣコンバータ１２1・１２2・１２3・１２4およびロジック回路１８が配置可能である。ここで、半導体集積回路１００と、インダクタンスＬ１・Ｌ２・Ｌ３・Ｌ４、出力キャパシタンスＣ１・Ｃ２・Ｃ３・Ｃ４、スナバキャパシタンスＣＢ１・ＣＢ２・ＣＢ３・ＣＢ４は、ＰＣＢ３００上に配置されている。また、ＰＣＢ３００上には、接地電極パターン２００が配置されている。尚、図５においてもＰＣＢ３００上において、信号用配線１５12・１５23・１５34・１５14を配置可能であるが、図示は省略している。その他の構成は、図５の構成と同様である。
【００４４】
実施の形態に係る半導体集積回路によれば、外付け部品実装を考慮した集積回路（ＩＣ）のフロアプランを提供可能である。すなわち、インダクタンスなど大きな外付け部品を使用する回路（ＤＣ／ＤＣコンバータなど）を備える半導体集積回路を提供可能である。
【００４５】
実施の形態に係る半導体集積回路は、さまざまな電源装置に搭載可能である。
【００４６】
実施の形態に係る半導体集積回路によれば、半導体集積回路の直近に外付け部品を実装することにより、配線インピーダンスの低減することができる。
【００４７】
また、実施の形態に係る半導体集積回路によれば、ＤＣ／ＤＣコンバータと外付け部品を接続する配線を短くすることができるため、ＤＣ／ＤＣコンバータと外付け部品を接続する配線部で発生するスイッチングノイズに伴う輻射ノイズが低減化可能である。したがって、低輻射ノイズの電源装置を提供することができる。
【００４８】
実施の形態に係る半導体集積回路を搭載した電源装置によれば、例えば、ＤＣ／ＤＣコンバータ装置の電力変換効率の低下を抑制することができる。
【００４９】
[その他の実施の形態]
上記のように、実施の形態に係る半導体集積回路および電源装置について記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００５０】
このように、ここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００５１】
本実施形態の半導体集積回路および電源装置は、スマートホン、ノート型ＰＣ、タブレットＰＣ、電子書籍などの電子機器全般に適用可能である。
【符号の説明】
【００５２】
１０…ダイパッド領域
１２、１２1、１２2、１２3、１２4…ＤＣ／ＤＣコンバータ
１３、１３1、１３2、１３3、１３41、１３42、１５12、１５23、１５34、１５14…信号用配線
１４、１４1、１４2、１４3、１４4…パワー用配線
１６、１６1、１６2、１６3、１６4、Ｐ１、Ｐ２、Ｐ３１、Ｐ３２、Ｐ４１、Ｐ４２…外部リードピン
１８…ロジック回路
２０…接続部
１００、１００Ａ…半導体集積回路
２００…接地電極パターン
３００…プリント回路基板（ＰＣＢ）
Ｌ１、Ｌ２、Ｌ３、Ｌ４…インダクタンス
Ｌp１、Ｌp２、Ｌp３、Ｌp４…配線インダクタンス
Ｒp１、Ｒp２、Ｒp３、Ｒp４…配線抵抗
ＳＰ１２、ＳＰ２３、ＳＰ３４、ＳＰ１４…スペース
Ｖ01、Ｖ02、Ｖ03、Ｖ04…出力電圧
Ｓ１、Ｓ２、Ｓ３、Ｓ４…制御信号
Ｑp１…ｐチャネルＭＯＳＦＥＴ
Ｑn１…ｎチャネルＭＯＳＦＥＴ
ＬＸ１、ＬＸ１1、ＬＸ１2、ＬＸ２、ＬＸ３、ＬＸ４…パワー用配線
ＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４…スナバキャパシタ
Ｃ１、Ｃ２、Ｃ３、Ｃ４…出力キャパシタ
Ｖout１、Ｖout２、Ｖout３、Ｖout４…出力電圧
Ｐ…電源ピン
Ｎ…接地（ＧＮＤ）ピン
ＬＡ（Ｐ）、ＬＡ（Ｎ）、ＬＡ（Ｍ）、ＬＡ（Ｑp１）、ＬＡ（Ｑn１）…電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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