(57)【要約】【課題】浮遊ゲート電極と選択ゲート電極が近づき、これらの間の耐圧が低下することを抑制する。【解決手段】浮遊ゲート絶縁膜ＧＩＮＳ１は基板ＳＵＢの第１素子領域に形成されている。第１絶縁膜ＳＩＮＳ１、及び制御ゲート電極ＣＧＥは、第１素子形成領域から第１素子分離膜ＳＴＩ１まで連続して形成されている。また、第１素子形成領域に位置する基板ＳＵＢには、選択ゲート絶縁膜ＧＩＮＳ２及び選択ゲート電極ＳＧＥが形成されている。選択ゲート電極ＳＧＥは、第１素子分離膜ＳＴＩ１上にも連続して形成されている。選択ゲート電極ＳＧＥの側面は、第２絶縁膜ＳＩＮＳ２を介して浮遊ゲート電極ＦＧＥの第１側面に接している。そして、第１素子分離膜ＳＴＩ１のうち選択ゲート電極ＳＧＥと重なる領域の上面は、基板ＳＵＢの上面よりも下に位置している。【選択図】図５
2016004822.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成され、前記基板の第１素子形成領域の隣に位置する第１素子分離膜と、
前記第１素子形成領域に位置する前記基板上に形成された浮遊ゲート絶縁膜と、
前記浮遊ゲート絶縁膜上に形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に第１絶縁膜を介して形成された制御ゲート電極と、
前記第１素子形成領域に位置する前記基板上に形成され、前記浮遊ゲート絶縁膜の隣に位置している選択ゲート絶縁膜と、
前記選択ゲート絶縁膜上及び前記第１素子分離膜上に連続して形成され、側面が第２絶縁膜を介して前記浮遊ゲート電極の第１側面に接する選択ゲート電極と、
前記浮遊ゲート電極の第２側面に、第３絶縁膜を介して接する消去ゲート電極と、
を備え、
前記第１素子分離膜のうち前記選択ゲート電極と重なる領域の上面である第１上面は、前記基板の上面よりも下に位置する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２絶縁膜の下端は、前記基板の上面よりも下に位置している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２絶縁膜の下端から前記浮遊ゲート電極の底面までの距離は、前記第２絶縁膜の厚さよりも大きい半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１上面は、前記第１素子分離膜のうち前記制御ゲート電極と重なる領域の上面である第２上面よりも下に位置する半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記基板に形成され、第２素子形成領域の隣に位置する第２素子分離膜と、
前記第２素子形成領域に形成されたトランジスタと、
を備え、
前記トランジスタのゲート電極の一部は前記第２素子分離膜上に位置し、
前記第２素子分離膜のうち前記ゲート電極と重なる領域の上面は、前記第１上面よりも高く、かつ前記第２上面よりも低い半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記基板に形成され、第２素子形成領域の隣に位置する第２素子分離膜と、
前記第２素子形成領域に形成されたトランジスタと、
を備え、
前記第２素子分離膜の上面は、前記第１上面よりも上に位置する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば不揮発メモリを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
メモリの一つに不揮発メモリがある。不揮発メモリの一つに、例えば特許文献１，２に記載されているように、浮遊ゲート絶縁膜、浮遊ゲート電極、制御ゲート絶縁膜、及び制御ゲート電極を積層し、かつこれらの積層物と選択ゲート電極とを絶縁膜を介して横に並べたものがある。特許文献１には、不揮発メモリの消去ゲート電極の一部を浮遊ゲート電極にオーバーハングさせることが記載されている。また特許文献２には、不揮発メモリの製造工程において、浮遊ゲート絶縁膜がサイドエッチングされることを抑制するために、上記した積層物と選択ゲート電極との間に位置する絶縁膜の下端を、浮遊ゲート絶縁膜の上面よりも下に位置させることが記載されている。特許文献２には、浮遊ゲート絶縁膜がサイドエッチングされると、浮遊ゲート電極と選択ゲート電極が近づく可能性が出てくる、と記載されている。
【０００３】
なお、特許文献３には、浮遊ゲート電極と制御ゲート電極の間に生じる寄生容量のばらつきを抑制するために、隣り合う浮遊ゲート電極の間に位置する素子分離膜の上面を、浮遊ゲート絶縁膜よりも下に位置させることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−４４１６４号公報
【特許文献２】特開２０１２−２２２２０１号公報
【特許文献３】特開２００８−８５１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献２に記載されているように、浮遊ゲート絶縁膜がサイドエッチングされると、浮遊ゲート電極と選択ゲート電極が近づく可能性が出てくる。特許文献２は、浮遊ゲート絶縁膜の端面のうち選択ゲート電極に面する領域がエッチングされないようにするものである。一方、本発明者が検討した結果、浮遊ゲート絶縁膜の端面のうち、素子分離膜の縁と選択ゲート電極とが重なる部分に面する部分が、エッチングされる可能性があることが判明した。この部分がエッチングされても、浮遊ゲート電極と選択ゲート電極が近づき、これらの間の耐圧が低下する可能性が出てくる。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、基板には、第１素子分離膜が形成されている。第１素子分離膜は、第１素子形成領域の隣に位置している。第１素子形成領域に位置する基板には、浮遊ゲート絶縁膜、浮遊ゲート電極、第１絶縁膜、及び制御ゲート電極がこの順に積層されている。第１絶縁膜、及び制御ゲート電極は、第１素子形成領域から第１素子分離膜まで連続して形成されている。また、第１素子形成領域に位置する基板には、選択ゲート絶縁膜及び選択ゲート電極が形成されている。選択ゲート電極は、第１素子分離膜上にも連続して形成されている。選択ゲート電極の側面は、第２絶縁膜を介して浮遊ゲート電極の第１側面に接している。そして、第１素子分離膜のうち選択ゲート電極と重なる領域の上面は、基板の上面よりも下に位置している。
【発明の効果】
【０００７】
前記一実施の形態によれば、浮遊ゲート絶縁膜の端面のうち、素子分離膜の縁と選択ゲート電極とが重なる部分に面する部分がエッチングされても、浮遊ゲート電極と選択ゲート電極の間の耐圧が低下することを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体装置の平面図である。
【図２】不揮発メモリ領域に設けられた不揮発メモリの平面図である。
【図３】周辺回路領域に設けられたトランジスタの平面図である。
【図４】図２のＡ−Ａ´断面、Ｂ−Ｂ´断面、Ｃ−Ｃ´断面、Ｄ−Ｄ断面、及びＥ−Ｅ断面、並びに図３のＦ−Ｆ´断面及びＧ−Ｇ´断面のそれぞれを示す図である。
【図５】図４のＤ−Ｄ´断面図において点線βで囲んだ領域を拡大した図である。
【図６】半導体装置の製造方法を説明するための断面図である。
【図７】半導体装置の製造方法を説明するための断面図である。
【図８】半導体装置の製造方法を説明するための断面図である。
【図９】半導体装置の製造方法を説明するための断面図である。
【図１０】半導体装置の製造方法を説明するための断面図である。
【図１１】半導体装置の製造方法を説明するための断面図である。
【図１２】半導体装置の製造方法を説明するための断面図である。
【図１３】半導体装置の製造方法を説明するための断面図である。
【図１４】半導体装置の製造方法を説明するための断面図である。
【図１５】半導体装置の製造方法を説明するための断面図である。
【図１６】半導体装置の製造方法を説明するための断面図である。
【図１７】半導体装置の製造方法を説明するための断面図である。
【図１８】半導体装置の製造方法を説明するための断面図である。
【図１９】半導体装置の製造方法を説明するための断面図である。
【図２０】半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１は、実施形態に係る半導体装置ＳＤの平面図である。半導体装置ＳＤは基板ＳＵＢを用いて形成されており、不揮発メモリ領域ＦＭＲ及び周辺回路領域ＣＩＲを有している。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。不揮発メモリ領域ＦＭＲには不揮発メモリが形成されており、周辺回路領域ＣＩＲには不揮発メモリの周辺回路が形成されている。この周辺回路は、不揮発メモリを制御する回路であり、トランジスタを用いて形成されている。
【００１１】
なお、半導体装置ＳＤは、周辺回路領域ＣＩＲ及び不揮発メモリ領域ＦＭＲ以外に、ロジック回路が形成されている領域を含んでいてもよい。半導体装置ＳＤは、さらに、ＳＲＡＭが形成されている領域、及びＤＲＡＭが形成されている領域を含んでいてもよい。
【００１２】
図２は、不揮発メモリ領域ＦＭＲに設けられた不揮発メモリの平面図である。図３は、周辺回路領域ＣＩＲに設けられたトランジスタの平面図である。図４は、図２のＡ−Ａ´断面、Ｂ−Ｂ´断面、Ｃ−Ｃ´断面、Ｄ−Ｄ断面、及びＥ−Ｅ断面、並びに図３のＦ−Ｆ´断面及びＧ−Ｇ´断面のそれぞれを示す図である。この不揮発メモリは、スプリットゲート型の不揮発メモリである。
【００１３】
まず、図２及び図４のＡ−Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図、Ｄ−Ｄ断面図、及びＥ−Ｅ断面図を用いて、不揮発メモリの構成について説明する。
【００１４】
不揮発メモリ領域ＦＭＲに位置する基板ＳＵＢには、第１素子分離膜ＳＴＩ１が形成されている。第１素子分離膜ＳＴＩ１は、基板ＳＵＢのうち不揮発メモリが形成される領域（以下、第１素子形成領域と記載）の隣に位置している。言い換えると、第１素子分離膜ＳＴＩ１は、基板ＳＵＢのうち第１素子形成領域となる領域を、他の領域から分離している。そして不揮発メモリは、浮遊ゲート絶縁膜ＧＩＮＳ１、浮遊ゲート電極ＦＧＥ、第１絶縁膜ＳＩＮＳ１、制御ゲート電極ＣＧＥ、選択ゲート電極ＳＧＥ、第２絶縁膜ＳＩＮＳ２、選択ゲート絶縁膜ＧＩＮＳ２、選択ゲート電極ＳＧＥ、第３絶縁膜ＳＩＮＳ３、及び消去ゲート電極ＥＧＥを備えている。
【００１５】
浮遊ゲート絶縁膜ＧＩＮＳ１は、第１素子形成領域に位置する基板ＳＵＢ上に形成されている。基板ＳＵＢがシリコン基板の場合、浮遊ゲート絶縁膜ＧＩＮＳ１は、例えば熱酸化膜である。
【００１６】
浮遊ゲート電極ＦＧＥは、浮遊ゲート絶縁膜ＧＩＮＳ１上及び第１素子分離膜ＳＴＩ１上に連続して形成されている。浮遊ゲート電極ＦＧＥは、例えばポリシリコンによって形成されている。
【００１７】
第１絶縁膜ＳＩＮＳ１は、浮遊ゲート電極ＦＧＥ上に形成されている。第１絶縁膜ＳＩＮＳ１は、例えば酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に積層させた膜、いわゆるＯＮＯ膜である。
【００１８】
制御ゲート電極ＣＧＥは、第１絶縁膜ＳＩＮＳ１上に形成されている。言い換えると、制御ゲート電極ＣＧＥは、第１絶縁膜ＳＩＮＳ１を介して浮遊ゲート電極ＦＧＥに対向している。制御ゲート電極ＣＧＥは、例えばポリシリコンによって形成されている。
【００１９】
選択ゲート絶縁膜ＧＩＮＳ２は、第１素子形成領域に位置する基板ＳＵＢ上に形成され、浮遊ゲート絶縁膜ＧＩＮＳ１の隣に位置している。基板ＳＵＢがシリコン基板の場合、選択ゲート絶縁膜ＧＩＮＳ２は、例えば熱酸化膜である。
【００２０】
選択ゲート電極ＳＧＥは、選択ゲート絶縁膜ＧＩＮＳ２上及び第１素子分離膜ＳＴＩ１上に連続して形成されている。選択ゲート電極ＳＧＥの一方の側面は、第２絶縁膜ＳＩＮＳ２を介して浮遊ゲート電極ＦＧＥの一方の側面（第１側面）に接している。選択ゲート電極ＳＧＥは、例えばポリシリコンによって形成されている。
【００２１】
第２絶縁膜ＳＩＮＳ２は、浮遊ゲート電極ＦＧＥの第１側面に、絶縁膜ＩＮＳ１及び絶縁膜ＩＮＳ２をこの順に積層させた構成を有している。絶縁膜ＩＮＳ１は例えば酸化シリコン膜であり、絶縁膜ＩＮＳ２は例えば窒化シリコン膜など、酸化シリコンに対してエッチング選択比が大きい材料によって形成されている。
【００２２】
消去ゲート電極ＥＧＥは、浮遊ゲート電極ＦＧＥの他方の側面（第２側面）に、第３絶縁膜を介して接している。浮遊ゲート電極ＦＧＥは、例えばポリシリコンによって形成されている。
【００２３】
第３絶縁膜ＳＩＮＳ３は、浮遊ゲート電極ＦＧＥの第２側面に、絶縁膜ＩＮＳ１及び絶縁膜ＩＮＳ２をこの順に積層させた構成を有している。第３絶縁膜ＳＩＮＳ３は第２絶縁膜ＳＩＮＳ２と同一工程で形成されている。
【００２４】
また、消去ゲート電極ＥＧＥと基板ＳＵＢの間には、絶縁膜ＴＩＮＳが形成されている。絶縁膜ＴＩＮＳは、例えば酸化シリコン膜であり、第３絶縁膜ＳＩＮＳ３の上にも形成されている。なお、基板ＳＵＢ上に位置する絶縁膜ＴＩＮＳは、第３絶縁膜ＳＩＮＳ３の上に位置する絶縁膜ＴＩＮＳよりも厚くなっている。
【００２５】
また、図４のＡ−Ａ´断面図に示すように、基板ＳＵＢのうち消去ゲート電極ＥＧＥの下に位置する部分にはソースＳＯＵ１が形成されており、基板ＳＵＢのうち選択ゲート電極ＳＧＥを介してソースＳＯＵ１とは逆側に位置する部分には、ドレインＤＲＮ１が形成されている。ソースＳＯＵ１及びドレインＤＲＮ１は、いずれも基板ＳＵＢに不純物を導入することにより形成されている。
【００２６】
なお、選択ゲート電極ＳＧＥのうち第２絶縁膜ＳＩＮＳ２とは逆側の側面には、サイドウォールＳＷが形成されている。サイドウォールＳＷは、例えば酸化シリコンによって形成されている。また、基板ＳＵＢのうちサイドウォールＳＷの下に位置する領域には、低濃度不純物領域ＬＤＲが形成されている。低濃度不純物領域ＬＤＲはドレインＤＲＮ１と同一導電型の不純物が導入された領域であり、ドレインＤＲＮ１につながっている。低濃度不純物領域ＬＤＲの不純物濃度は、ドレインＤＲＮ１の不純物濃度よりも低い。
【００２７】
なお、本図に示す例では、浮遊ゲート絶縁膜ＧＩＮＳ１、浮遊ゲート電極ＦＧＥ、第１絶縁膜ＳＩＮＳ１、及び制御ゲート電極ＣＧＥの積層体が、２つ並んで形成されている。そしてこれら２つの積層体の間に消去ゲート電極ＥＧＥが形成されている。そして各積層体のうち消去ゲート電極ＥＧＥとは逆側の側面に、第２絶縁膜ＳＩＮＳ２及び選択ゲート電極ＳＧＥが形成されている。言い換えると、２つの不揮発メモリが並んで形成されており、かつ、これら２つの不揮発メモリは消去ゲート電極ＥＧＥ及びソースＳＯＵ１を共有している。
【００２８】
そして、図４のＤ−Ｄ´断面図及びＥ−Ｅ´断面図に示すように、第１素子分離膜ＳＴＩ１のうち選択ゲート電極ＳＧＥと重なる部分の上面（第１上面ＳＦＣ１）は、基板ＳＵＢの上面よりも下に位置している。言い換えると、第１素子分離膜ＳＴＩ１のうち選択ゲート電極ＳＧＥと重なる部分は窪んでいる。これにより、第２絶縁膜ＳＩＮＳ２の下端は、基板ＳＵＢの上面よりも下に位置する。このため、図４のＤ−Ｄ´断面図においてαで示す部分、すなわち第２絶縁膜ＳＩＮＳ２と第１素子分離膜ＳＴＩ１の縁とが重なる部分において、基板ＳＵＢの上面は第２絶縁膜ＳＩＮＳ２によって覆われている。これにより、後述するように、第１素子分離膜ＳＴＩ１のうち第２素子分離膜ＳＴＩ２の下端の下に位置する部分がエッチングされても、選択ゲート電極ＳＧＥの一部が浮遊ゲート電極ＦＧＥの近くに位置することを抑制できる。
【００２９】
なお、第１素子分離膜ＳＴＩ１のうち選択ゲート電極ＳＧＥと重なる部分は、エッチングによって窪んでいる。このため、図４のＥ−Ｅ´断面に示すように、第１上面ＳＦＣ１は、第１素子分離膜ＳＴＩ１のうち制御ゲート電極ＣＧＥと重なる領域の上面（第２上面ＳＦＣ２）よりも下に位置している。
【００３０】
次に、図３及び図４のＦ−Ｆ´断面図及びＧ−Ｇ´断面図を用いて、周辺回路領域ＣＩＲに形成されたトランジスタの構成について説明する。このトランジスタは、基板ＳＵＢのうち第２素子形成領域に形成されている。第２素子形成領域は、第２素子分離膜ＳＴＩ２によって、基板ＳＵＢの他の領域から分離されている。言い換えると、第２素子分離膜ＳＴＩ２は、第２素子形成領域の隣に位置している。なお、第１素子分離膜ＳＴＩ１及び第２素子分離膜ＳＴＩ２は、同一の素子分離膜のうち互いに異なる部分であってもよい。そして上記したトランジスタは、ゲート絶縁膜ＧＩＮＳ３、ゲート電極ＧＥ、ソースＳＯＵ２、及びドレインＤＲＮ２を有している。
【００３１】
ゲート絶縁膜ＧＩＮＳ３は基板ＳＵＢに形成されている。ゲート絶縁膜ＧＩＮＳ３は、例えば基板ＳＵＢを熱酸化することにより形成されている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩＮＳ３上に位置しており、例えばポリシリコンによって形成されている。ゲート電極ＧＥの一部は第２素子分離膜ＳＴＩ２上に位置している。ソースＳＯＵ２及びドレインＤＲＮ２は、いずれも基板ＳＵＢに不純物を導入することによって形成されており、ゲート電極ＧＥを介して互いに対向している。
【００３２】
図４のＦ−Ｆ´断面図に示すように、ゲート電極ＧＥの側面はサイドウォールＳＷによって覆われている。また、基板ＳＵＢのうちサイドウォールＳＷの下に位置する領域には、低濃度不純物領域ＬＤＲが形成されている。サイドウォールＳＷ及び低濃度不純物領域ＬＤＲの構成は、不揮発メモリにおけるサイドウォールＳＷ及び低濃度不純物領域ＬＤＲの構成と同様である。
【００３３】
そして、第２素子分離膜ＳＴＩ２の上面は、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１よりも高い。また、第２素子分離膜ＳＴＩ２のうちゲート電極ＧＥと重なる領域の上面は、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１よりも高く、かつ第２上面ＳＦＣ２よりも低い。
【００３４】
なお、図４の各図に示すように、基板ＳＵＢ上には、さらに、絶縁膜ＥＳＩ、層間絶縁膜ＩＮＳＬ、及びコンタクトＣＯＮ１，ＣＯＮ２が形成されている。
【００３５】
コンタクトＣＯＮ１はドレインＤＲＮ１に接続しており、コンタクトＣＯＮ２は周辺回路領域ＣＩＲのソースＳＯＵ２（又はドレインＤＲＮ２）に接続している。なお、層間絶縁膜ＩＮＳＬには、さらに、選択ゲート電極ＳＧＥに接続するコンタクト、制御ゲート電極ＣＧＥに接続するコンタクト、消去ゲート電極ＥＧＥに接続するコンタクト、ソースＳＯＵ１に接続するコンタクト、及びゲート電極ＧＥに接続するコンタクトも埋め込まれている。
【００３６】
絶縁膜ＥＳＩは、層間絶縁膜ＩＮＳＬに各コンタクトを埋め込むための接続孔を形成するときに、エッチングストッパーとして機能する。層間絶縁膜ＩＮＳＬが酸化シリコン膜である場合、絶縁膜ＥＳＩは、例えば窒化シリコン膜または酸窒化シリコン膜である。
【００３７】
図５は、図４のＤ−Ｄ´断面図において点線βで囲んだ領域を拡大した図である。上記したように、第１素子分離膜ＳＴＩ１のうち選択ゲート電極ＳＧＥと重なる部分は窪んでいる。また、第２絶縁膜ＳＩＮＳ２の下端は、基板ＳＵＢの上面よりも下に位置している。そして、第２絶縁膜ＳＩＮＳ２の下端から浮遊ゲート電極ＦＧＥの底面までの距離ｂは、第２絶縁膜ＳＩＮＳ２の厚さａよりも大きくなっている。
【００３８】
図６〜図２０は、半導体装置ＳＤの製造方法を説明するための断面図であり、いずれも図４に対応している。
【００３９】
まず、図６に示すように、基板ＳＵＢを準備する。基板ＳＵＢは、例えばシリコン基板である。次いで、基板ＳＵＢ上に浮遊ゲート絶縁膜ＧＩＮＳ１を形成する。基板ＳＵＢがシリコン基板である場合、浮遊ゲート絶縁膜ＧＩＮＳ１は、例えば熱酸化法により形成される。
【００４０】
次いで、浮遊ゲート絶縁膜ＧＩＮＳ１上に、浮遊ゲート電極ＦＧＥとなる導電膜（例えばポリシリコン膜）を形成する。次に、浮遊ゲート絶縁膜ＧＩＮＳ１および導電膜をパターニングする。その後、パターニングされた導電膜（浮遊ゲート電極ＦＧＥ）をマスクとして基板ＳＵＢに溝を形成し、その溝内を含む基板ＳＵＢ上に絶縁膜を形成する。この絶縁膜を、既存のＣＭＰ法によって研磨し、溝内に埋め込むことによって第１素子分離膜ＳＴＩ１を形成する。この時、第１素子分離膜ＳＴＩ１の表面の位置は、浮遊ゲート電極ＦＧＥの上面と同じか、少し低くなっている。すなわち、第１素子分離膜ＳＴＩ１の表面の位置は、浮遊ゲート電極ＦＧＥ下の基板ＳＵＢよりも高くなっている。
【００４１】
その後、浮遊ゲート電極ＦＧＥ上および第１素子分離膜ＳＴＩ１上に、第１絶縁膜ＳＩＮＳ１となる絶縁膜、制御ゲート電極ＣＧＥとなる導電膜（例えばポリシリコン膜）、及びハードマスクＨＭＳＫをこの順に形成する。これらの膜は、例えば気相法により形成される。ここでの気相法には、例えばＣＶＤ法、スパッタリング法、ＡＬＤ法が含まれる。第１絶縁膜ＳＩＮＳ１となる絶縁膜は、例えば、酸化シリコン層、窒化シリコン層及び酸化シリコン層がこの順に形成されたＯＮＯ膜である。ハードマスクＨＭＳＫは、例えば、窒化シリコン層、酸化シリコン層、及び窒化シリコン層がこの順に形成されたＮＯＮ膜である。
【００４２】
次いで、ハードマスクＨＭＳＫ上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして、ハードマスクＨＭＳＫ、制御ゲート電極ＣＧＥとなる導電膜、及び第１絶縁膜ＳＩＮＳ１となる絶縁膜に対して、異方性エッチング、例えば異方性を有するドライエッチングを行う。このとき、浮遊ゲート電極ＦＧＥとなる導電膜はエッチングストッパーとして機能する。これにより、制御ゲート電極ＣＧＥ及び第１絶縁膜ＳＩＮＳ１が形成される。本図に示す例では、浮遊ゲート電極ＦＧＥとなる導電膜上に、第１絶縁膜ＳＩＮＳ１、制御ゲート電極ＣＧＥ、及びハードマスクＨＭＳＫの積層構造（以下、積層構造と記載）が２つ互いに対向している。その後、マスクパターンが残っている場合、このマスクパターンを除去する。
【００４３】
この状態において、一方、図６のＣ−Ｃ´断面図、Ｄ−Ｄ´断面図、及びＥ−Ｅ´断面図に示すように、第１素子分離膜ＳＴＩ１のうち選択ゲート電極ＳＧＥが形成される領域の上には、浮遊ゲート電極ＦＧＥとなる導電膜が形成されていない。このため、この領域に位置する第１素子分離膜ＳＴＩ１は、エッチングされ、少し窪む。一方、図６のＢ−Ｂ´断面図に示すように、第１素子分離膜ＳＴＩ１のうち制御ゲート電極ＣＧＥと重なっている領域は、エッチングされない。また、図６のＦ−Ｆ´断面図に示すように、第２素子分離膜ＳＴＩ２は、浮遊ゲート電極ＦＧＥとなる導電膜で覆われているため、エッチングされない。
【００４４】
次いで、図７に示すように、第１素子分離膜ＳＴＩ１を形成している物質がエッチングされる条件（例えば酸化シリコンがエッチングされる条件）で、異方性エッチング、例えばドライエッチングを行う。これにより、第１素子分離膜ＳＴＩ１のうち選択ゲート電極ＳＧＥが形成される領域はさらに窪む。この段階で、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１は、基板ＳＵＢの上面及び第１素子分離膜ＳＴＩ１の第２上面ＳＦＣ２よりも十分低くなる。また、第１上面ＳＦＣ１は、基板ＳＵＢの上面より低くなる。この段階で、第１上面ＳＦＣ１と第２上面ＳＦＣ２の高低差は、例えば３０ｎｍ以上１００ｎｍ以下である。
【００４５】
次いで、図８に示すように、レジストパターンＰＲ１を形成する。レジストパターンＰＲ１は、浮遊ゲート電極ＦＧＥとなる導電膜のうち２つの積層構造の間に位置する領域を覆っている。次いで、レジストパターンＰＲ１及びハードマスクＨＭＳＫをマスクとして、浮遊ゲート電極ＦＧＥとなる導電膜に対して異方性エッチング、例えば異方性を有するドライエッチングを行う。このとき、浮遊ゲート絶縁膜ＧＩＮＳ１はエッチングストッパーとして機能する。これにより、浮遊ゲート電極ＦＧＥとなる導電膜は、２つの積層構造の間に位置する部分、及びハードマスクＨＭＳＫの下方に位置する部分を除いて、除去される。
【００４６】
その後、図９に示すように、レジストパターンＰＲ１を除去する。次いで、２つの積層構造の側面及び上面上、浮遊ゲート電極ＦＧＥとなる導電膜の側面上、浮遊ゲート電極ＦＧＥとなる導電膜のうち消去ゲート電極ＥＧＥとなる領域に位置する部分の上、及び浮遊ゲート絶縁膜ＧＩＮＳ１のうち浮遊ゲート電極ＦＧＥとなる導電膜で覆われていない領域の上に、絶縁膜ＩＮＳ１を堆積法により形成する。次いで、絶縁膜ＩＮＳ１を異方性エッチングする。これにより、絶縁膜ＩＮＳ１は、２つの積層構造の側面に位置する部分、及び浮遊ゲート電極ＦＧＥとなる導電膜の側面上に位置する部分を除いて、除去される。また、図示していないが、この工程において、エッチング時間等を調整することにより、浮遊ゲート絶縁膜ＧＩＮＳ１のうち浮遊ゲート電極ＦＧＥとなる導電膜で覆われていない領域を、浮遊ゲート電極ＦＧＥとなる導電膜で覆われていと比較して薄くする。
【００４７】
次いで、絶縁膜ＩＮＳ２を堆積法により形成する。絶縁膜ＩＮＳ２は、後述する絶縁膜ＴＩＮＳのウェットエッチング工程において、絶縁膜ＴＩＮＳよりもエッチングされにくい材料、例えば絶縁膜ＴＩＮＳに対するエッチング選択比が１０以上の材料により形成される。絶縁膜ＴＩＮＳが酸化シリコン膜である場合、絶縁膜ＩＮＳ２は、例えば窒化シリコン膜である。次いで、絶縁膜ＩＮＳ２を異方性エッチングする。これにより、絶縁膜ＩＮＳ２は、絶縁膜ＩＮＳ１上に位置する部分を除いて除去される。この段階で、第２絶縁膜ＳＩＮＳ２及び第３絶縁膜ＳＩＮＳ３は形成される。
【００４８】
なお、図７に示す工程において、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１は、基板ＳＵＢの上面よりも低くなっている。このため、図９のＤ−Ｄ´断面図及びＥ−Ｅ´断面図に示すように、第２絶縁膜ＳＩＮＳ２の下端は基板ＳＵＢの上面よりも下に位置する。
【００４９】
次いで、図１０に示すように、基板ＳＵＢ上にレジストパターンＰＲ２を形成する。レジストパターンＰＲ２は、第２素子形成領域上に開口を有している。次いで、レジストパターンＰＲ２をマスクとして基板ＳＵＢに不純物を注入する。これにより、第２素子形成領域に位置する基板ＳＵＢには、ウェルが形成される。
【００５０】
その後、図１１に示すように、レジストパターンＰＲ２を除去する。次いで、基板ＳＵＢ上にレジストパターンＰＲ３を形成する。レジストパターンＰＲ３は、第１素子形成領域上に開口を有している。ただし、レジストパターンＰＲ３は、基板ＳＵＢのうちソースＳＯＵ１が形成される領域を覆っている。次いで、レジストパターンＰＲ３をマスクとして基板ＳＵＢに不純物を注入する。これにより、第１素子形成領域に位置する基板ＳＵＢには、ウェルが形成される。
【００５１】
その後、図１２に示すように、レジストパターンＰＲ３を除去する。次いで、絶縁膜ＩＮＳ２上、ハードマスクＨＭＳＫ上、浮遊ゲート絶縁膜ＧＩＮＳ１上、及び浮遊ゲート電極ＦＧＥとなる導電膜上に、絶縁膜ＳＩＮＳ４、例えば酸化シリコン膜を堆積法により形成する。
【００５２】
次いで、図１３に示すように、絶縁膜ＳＩＮＳ４を異方性エッチングする。これにより、絶縁膜ＳＩＮＳ４は、絶縁膜ＩＮＳ２上に位置する部分を除いて除去される。また、図示していないが、この工程において、浮遊ゲート電極ＦＧＥとなる導電膜で覆われていない浮遊ゲート絶縁膜ＧＩＮＳ１は、さらに薄くなる。
【００５３】
次いで図１４に示すように、レジストパターンＰＲ４を形成する。次いで、レジストパターンＰＲ４をマスクとして、浮遊ゲート電極ＦＧＥとなる導電膜を異方性エッチングする。これにより、浮遊ゲート電極ＦＧＥが形成される。次いで、レジストパターンＰＲ４をマスクとして、基板ＳＵＢに不純物を注入する。これにより、基板ＳＵＢのうち２つの浮遊ゲート電極ＦＧＥの間に位置する領域には、ソースＳＯＵ１が形成される。
【００５４】
次いで、図１５に示すように、レジストパターンＰＲ４を除去する。次いで、レジストパターンＰＲ５を形成し、レジストパターンＰＲ５をマスクとして、２つの積層構造の間に位置する浮遊ゲート絶縁膜ＧＩＮＳ１を等方性エッチングする。これにより、浮遊ゲート絶縁膜ＧＩＮＳ１も２つに分断される。
【００５５】
この工程において、２つの積層構造の間に位置する絶縁膜ＳＩＮＳ４も除去される。さらに、図１５のＥ−Ｅ´断面図に示すように、この工程において、第１素子分離膜ＳＴＩ１のうち２つの積層構造の間に位置する部分もエッチングされる。
【００５６】
次いで、図１６に示すように、２つの積層構造の側面上及び上面上、浮遊ゲート絶縁膜ＧＩＮＳ１上、並びに基板ＳＵＢのうちソースＳＯＵ１が形成されている領域上に、絶縁膜ＴＩＮＳを堆積法により形成する。絶縁膜ＴＩＮＳは、例えば酸化シリコン膜であり、その厚さは、例えば７ｎｍ以上１７ｎｍ以下である。
【００５７】
次いで、図１７に示すように、２つの積層構造の間を、レジストパターンＰＲ６で被覆する。このとき、ハードマスクＨＭＳＫの一部上もレジストパターンＰＲ６で被覆される。次いでレジストパターンＰＲ６をマスクとして絶縁膜ＴＩＮＳをウェットエッチングする。このときのエッチング液は、例えばＢＨＦ(バッファードフッ酸)である。これにより、絶縁膜ＴＩＮＳのうち、浮遊ゲート絶縁膜ＧＩＮＳ１上に位置する部分、及び上記した積層構造の側面のうち互いに対向しない面上に位置する部分は、いずれも除去される。
【００５８】
この工程において、浮遊ゲート絶縁膜ＧＩＮＳ１のうち浮遊ゲート電極ＦＧＥで覆われていない部分は除去される。また、絶縁膜ＳＩＮＳ４のうち第２絶縁膜ＳＩＮＳ２上に位置する部分も除去される。さらに、図１７のＣ−Ｃ´断面図、Ｄ−Ｄ´断面図、及びＥ−Ｅ´断面図に示すように、第１素子分離膜ＳＴＩ１のうち露出している部分（例えば第１上面ＳＦＣ１）はエッチングされ、窪む。また、第１素子分離膜ＳＴＩ１のうち第２絶縁膜ＳＩＮＳ２の下端に対向する部分もエッチングされ、凹部ＤＥＰが形成される。
【００５９】
次いで、図１８に示すように、レジストパターンＰＲ６を除去する。次いで、基板ＳＵＢを熱酸化することにより、選択ゲート絶縁膜ＧＩＮＳ２を形成する。選択ゲート絶縁膜ＧＩＮＳ２は、絶縁膜ＩＮＳ２の下方にも形成される。
【００６０】
次いで、２つの積層構造の間及び選択ゲート絶縁膜ＧＩＮＳ２上に、導電膜ＰＳＩ、例えばポリシリコン膜を形成する。このとき、導電膜ＰＳＩは凹部ＤＥＰ内にも形成される。
【００６１】
次いで、図１９に示すように、導電膜ＰＳＩを平坦化する。この平坦化は、例えばエッチバック法により行われる。
【００６２】
次いで、図２０に示すように、導電膜上にレジストパターンＰＲ７を形成し、レジストパターンＰＲ７をマスクとして導電膜に対して異方性エッチングを行う。これにより、選択ゲート絶縁膜ＧＩＮＳ２上には選択ゲート電極ＳＧＥが形成される。また２つの積層構造の間には、消去ゲート電極ＥＧＥが形成される。さらに、第２素子形成領域および第２素子分離膜ＳＴＩ２には、ゲート電極ＧＥが形成される。
【００６３】
ここで、図７で示した工程が行われなかった場合、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１は、基板ＳＵＢの上面と同じ高さか、これよりも上に位置する。このため、第２絶縁膜ＳＩＮＳ２の下端は、基板ＳＵＢの上面と同じ高さか、これよりも上に位置する。この場合、凹部ＤＥＰと浮遊ゲート電極ＦＧＥの距離は近くなる。この場合、凹部ＤＥＰ内に選択ゲート電極ＳＧＥの一部が入り込でいるため、選択ゲート電極ＳＧＥが浮遊ゲート電極ＦＧＥに近づいてしまい、これらの間の耐圧が低下してしまう。
【００６４】
これに対して本実施形態では、図７に示した工程において、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１は、基板ＳＵＢの上面よりも低くなっているため、第２絶縁膜ＳＩＮＳ２の下端は基板ＳＵＢの上面よりも下に位置する。このため、凹部ＤＥＰ内に選択ゲート電極ＳＧＥの一部が入り込んでも、選択ゲート電極ＳＧＥが浮遊ゲート電極ＦＧＥに近づくことを抑制できる。従って、選択ゲート電極ＳＧＥと浮遊ゲート電極ＦＧＥの間の耐圧が低下することを抑制できる。
【００６５】
その後、基板ＳＵＢに不純物イオンを注入する。これにより、低濃度不純物領域ＬＤＲが形成される。次いで、基板ＳＵＢ上にサイドウォールＳＷとなる絶縁膜（例えば酸化シリコン膜）を形成し、この絶縁膜をエッチバックする。これにより、サイドウォールＳＷが形成される。なおこの工程において、第１素子分離膜ＳＴＩ１のうちドレインＤＲＮ１の隣に位置する領域（すなわちサイドウォールＳＷ等で追われていない領域）の表層、及び第２素子分離膜ＳＴＩ２の表層も除去される。ただし、第２素子分離膜ＳＴＩ２の上面は、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１よりも上に位置したままである。一方、第１素子分離膜ＳＴＩ１の第２上面ＳＦＣ２は浮遊ゲート電極ＦＧＥ等で覆われているため、エッチングされない。
【００６６】
次いで、基板ＳＵＢに不純物イオンを注入する。これにより、ドレインＤＲＮ１、ソースＳＯＵ２、及びドレインＤＲＮ２が形成される。次いで、絶縁膜ＥＳＩ、層間絶縁膜ＩＮＳＬ、及び各コンタクトを形成する。
【００６７】
以上、本実施形態によれば、図７に示した工程において、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１は、基板ＳＵＢの上面よりも低くなっているため、第２絶縁膜ＳＩＮＳ２の下端は基板ＳＵＢの上面よりも下に位置する。このため、第１素子分離膜ＳＴＩ１のうち第２絶縁膜ＳＩＮＳ２の下端に対向する部分に凹部ＤＥＰが形成され、この凹部ＤＥＰ内に選択ゲート電極ＳＧＥが入り込んでも、選択ゲート電極ＳＧＥと浮遊ゲート電極ＦＧＥの間隔を確保して、これらの間の耐圧が低下することを抑制できる。
【００６８】
また、前述の図３で説明したように、周辺回路領域ＣＩＲの第２素子分離膜ＳＴＩ２の上面は、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１よりも高い。また、第２素子分離膜ＳＴＩ２のうちゲート電極ＧＥと重なる領域の上面は、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１よりも高く、かつ第２上面ＳＦＣ２よりも低い。本実施形態では、第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１を積極的に窪ませている。周辺回路領域ＣＩＲにおいては、第２素子分離膜ＳＴＩ２の上面を第１素子分離膜ＳＴＩ１の第１上面ＳＦＣ１のように低くしてしまうと、第２素子分離膜ＳＴＩ２の上面がソース・ドレイン領域となる拡散層の底部に近くなってしまう。特に、第２素子分離膜ＳＴＩ２の上面がソース・ドレイン領域となる拡散層の底部よりも低い位置になる場合もある。そうすると、シリサイドをソース・ドレイン領域に形成した時に、シリサイドが基板ＳＢＵと接してしまう恐れがある。本実施形態では、そのような不具合を回避するために、周辺回路領域ＣＩＲにおいては第２素子分離膜ＳＴＩ２の上面の高さを保っている。
【００６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７０】
ＣＧＥ 制御ゲート電極
ＣＩＲ 周辺回路領域
ＣＯＮ１ コンタクト
ＣＯＮ２ コンタクト
ＤＥＰ 凹部
ＤＲＮ１ ドレイン
ＤＲＮ２ ドレイン
ＥＧＥ 消去ゲート電極
ＥＳＩ 絶縁膜
ＦＧＥ 浮遊ゲート電極
ＦＭＲ 不揮発メモリ領域
ＧＩＮＳ１ 浮遊ゲート絶縁膜
ＧＩＮＳ２ 選択ゲート絶縁膜
ＧＥ ゲート電極
ＨＭＳＫ ハードマスク
ＩＮＳＬ 層間絶縁膜
ＬＤＲ 低濃度不純物領域
ＰＳＩ 導電膜
ＰＲ１ レジストパターン
ＰＲ２ レジストパターン
ＰＲ３ レジストパターン
ＰＲ４ レジストパターン
ＰＲ５ レジストパターン
ＰＲ６ レジストパターン
ＰＲ７ レジストパターン
ＳＤ 半導体装置
ＳＦＣ１ 第１上面
ＳＦＣ２ 第２上面
ＳＧＥ 選択ゲート電極
ＳＩＮＳ１ 第１絶縁膜
ＳＩＮＳ２ 第２絶縁膜
ＳＩＮＳ３ 第３絶縁膜
ＳＯＵ１ ソース
ＳＯＵ２ ソース
ＳＴＩ１ 第１素子分離膜
ＳＴＩ２ 第２素子分離膜
ＳＵＢ 基板
ＴＩＮＳ 絶縁膜
【図１】
2016004822.tif 000003
【図２】
2016004822.tif 000004
【図３】
2016004822.tif 000005
【図４】
2016004822.tif 000006
【図５】
2016004822.tif 000007
【図６】
2016004822.tif 000008
【図７】
2016004822.tif 000009
【図８】
2016004822.tif 000010
【図９】
2016004822.tif 000011
【図１０】
2016004822.tif 000012
【図１１】
2016004822.tif 000013
【図１２】
2016004822.tif 000014
【図１３】
2016004822.tif 000015
【図１４】
2016004822.tif 000016
【図１５】
2016004822.tif 000017
【図１６】
2016004822.tif 000018
【図１７】
2016004822.tif 000019
【図１８】
2016004822.tif 000020
【図１９】
2016004822.tif 000021
【図２０】
2016004822.tif 000022