(57)【要約】【課題】電源電圧より高い電圧が加わるトランジスタの耐圧を確保すること。【解決手段】電圧制御回路２０は、降圧回路２１と切替回路２２とを有している。降圧回路２１は、外部端子Ｐ１１（ノードＮ０１）に接続されている。降圧回路２１は、外部端子Ｐ１１からの入力に基づいて、その電圧（端子電圧）より低い内部電圧ＶＩ２を生成する。切替回路２２は、内部電圧ＶＩ２が高電位電圧ＶＤ２より低いとき、高電位電圧ＶＤ２に応じたレベルの制御電圧ＶＧＡを出力する。切替回路２２は、内部電圧ＶＩ２より高電位電圧ＶＤ２が低いとき、内部電圧ＶＩ２に応じたレベルの制御電圧ＶＧＡを出力する。【選択図】図３
2016021638.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧が印加される第１電源配線に接続される内部回路と、
入力電圧が印加されるノードに接続される第１端子と、前記内部回路に接続される第２端子と、制御電圧が印加される制御端子とを有するトランジスタと、
前記ノードに接続され、前記制御電圧を生成する電圧制御回路と、
を有し、
前記電圧制御回路は、
前記ノードに印加される前記入力電圧を降圧して内部電圧を生成する降圧回路と、
前記第１電源配線に接続され、前記第１電源電圧と前記内部電圧とに基づいて前記制御電圧を生成する切替回路と、
を有すること、
を特徴とする半導体装置。
【請求項２】
前記切替回路は、
前記内部電圧がアノードに供給される第１のダイオードと、
前記第１のダイオードのカソードに第１端子が接続され、第２電源電圧が印加される第２電源配線に第２端子が接続されたキャパシタと、
第１端子が前記キャパシタの第１端子に接続され、制御端子が前記第１電源配線に接続されたＰチャネルＭＯＳトランジスタと、
アノードが前記第１電源配線に接続され、カソードが前記ＰチャネルＭＯＳトランジスタの第２端子に接続された第２のダイオードと、
を有し、前記第２のダイオードのカソードから前記制御電圧を出力すること、
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記降圧回路は、
前記ノードと第２電源電圧が印加される第２電源配線との間に直列に接続された第１抵抗及び第２抵抗と、
前記第１抵抗と前記第２抵抗の間に接続され、制御端子に前記内部電圧が供給される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタと前記第２抵抗とが接続される接続ノードにアノードが接続され、カソードから前記内部電圧を出力するダイオードと、
を有すること、を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記降圧回路は、
前記ノードと第２電源電圧が印加される第２電源配線との間に直列接続された第１抵抗，第２抵抗，第３抵抗及び第４抵抗と、
前記内部電圧を生成する出力ノードと前記第２抵抗との間に接続された第１のＮチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタの制御端子と前記第１電源配線との間に接続され、制御端子が前記第１電源配線に接続された第２のＮチャネルＭＯＳトランジスタと、
前記出力ノードと前記第３抵抗との間に接続された第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタの制御端子と前記第１電源配線との間に接続され、制御端子が前記第１電源配線に接続された第３のＮチャネルＭＯＳトランジスタと、
前記第１抵抗と前記第２抵抗とが接続される第１ノードと、前記第１のＮチャネルＭＯＳトランジスタの制御端子との間に接続された第２のＰチャネルＭＯＳトランジスタと、
前記第１ノードに接続され、前記第１ノードの電圧と前記第１電源電圧のいずれか高い電圧を前記第２のＰチャネルＭＯＳトランジスタのバックゲート端子に供給する第１制御回路と、
前記第２抵抗と前記第１のＮチャネルＭＯＳトランジスタとが接続される第２ノードに接続され、前記第２ノードの電圧と前記第１電源電圧のいずれか高い電圧を前記第２のＰチャネルＭＯＳトランジスタの制御端子に供給する第２制御回路と、
前記第３抵抗と前記第４抵抗とが接続される第３ノードと、前記第１のＰチャネルＭＯＳトランジスタの制御端子との間に接続され、制御端子が前記第１電源配線に接続された第３のＰチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタの制御端子と前記第２電源配線との間に直列接続され、制御端子に前記第１電源配線に接続された第４のＰチャネルＭＯＳトランジスタ及び第４のＮチャネルＭＯＳトランジスタと、
を有すること、を特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記ノードに接続された保護回路を有し、
前記保護回路は、
第１端子が前記ノードに接続され、制御端子に前記制御電圧が供給される第１トランジスタと、
第１端子が前記第１トランジスタの第２端子に接続され、第２端子が前記第１電源配線に接続され、制御端子に前記入力電圧が印加される第２トランジスタと、
制御端子が前記第１トランジスタの第２端子及びバックゲート端子と、第２トランジスタの第１端子及びバックゲート端子に接続され、第１端子が前記ノードに接続され、第２端子が前記第１電源配線とに接続され、バックゲート端子に前記第１トランジスタの第２端子が接続される第３トランジスタと、
を含むこと、を特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記保護回路は、
第１端子が前記ノードに接続され、制御端子に前記制御電圧が供給される第４トランジスタと、
第２電源電圧が印加される第２電源配線と前記第４トランジスタの第２端子との間に接続され、制御端子が前記第２電源配線に接続された第５トランジスタと、
を含むこと、を特徴とする請求項５に記載の半導体装置。
【請求項７】
前記内部回路は出力回路を有し、
前記出力回路は、第１端子が前記ノードに接続され、第２端子が前記第１電源配線に接続され、制御端子に出力信号とイネーブル信号に応じた信号が供給され、バックゲート端子が前記保護回路の第３トランジスタのバックゲート端子に接続された出力トランジスタを有し、前記トランジスタの第２端子は前記出力トランジスタの制御端子に接続され、前記トランジスタのバックゲート端子は前記出力トランジスタのバックゲート端子に接続されること、
を特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記内部回路は入力回路を有し、前記トランジスタの第２端子に前記入力回路の入力端子が接続されること、
を特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項９】
前記内部回路は入力回路を有し、前記ノードに接続される第１端子と、前記入力回路の入力端子に接続される第２端子と、前記制御電圧が印加される制御端子とを有する第６トランジスタを有すること、
を特徴とする請求項７に記載の半導体装置。
【請求項１０】
それぞれ異なる入力電圧が印加される複数のノードと、
前記複数のノードのそれぞれにアノードが接続された複数のダイオードと、
前記複数のノードのそれぞれに第１端子が接続された複数の前記トランジスタと、
を含み、
前記電圧制御回路は、前記複数のダイオードのカソードに接続され、前記複数のノードに印加される前記入力電圧に基づいて前記制御電圧を生成し、
前記電圧制御回路により生成される前記制御電圧は、前記複数のノードのそれぞれに接続された前記トランジスタの制御端子に供給されること、
を特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置に関する。
【背景技術】
【０００２】
従来、電子機器は複数の半導体装置を有している。半導体装置においては、低消費電力化のために、その駆動電圧の低電圧化が進められている。その一方で、未だ駆動電圧が低電圧化されていない半導体装置あるいは低電圧化が困難な半導体装置も存在する。このため、半導体装置の入出力回路は、電源電圧より高い電圧の入力信号から回路を保護するトレラント機能を有している（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２１３１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、電子機器の低消費電力化の要求に基づいて、その時々の動作に対して不要な半導体装置の動作電源の供給が停止される。この半導体装置において、他の半導体装置が接続された端子に、電源電圧より高い電圧の信号が加わることがある。そして、このような信号が加わる端子の電圧が、インタフェース回路に含まれるトランジスタ等の素子の耐圧を越える虞がある。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、第１電源電圧が印加される第１電源配線に接続される内部回路と、入力電圧が印加されるノードに接続される第１端子と、前記内部回路に接続される第２端子と、制御電圧が印加される制御端子とを有するトランジスタと、前記ノードに接続され、前記制御電圧を生成する電圧制御回路とを有し、前記電圧制御回路は、前記ノードに印加される前記入力電圧を降圧して内部電圧を生成する降圧回路と、前記第１電源配線に接続され、前記第１電源電圧と前記内部電圧とに基づいて前記制御電圧を生成する切替回路とを有する。
【発明の効果】
【０００６】
本発明の一観点によれば、電源電圧より高い電圧が加わるトランジスタの耐圧を確保することができる。
【図面の簡単な説明】
【０００７】
【図１】複数の半導体装置の接続を示すブロック回路図である。
【図２】電圧制御回路の回路図である。
【図３】入出力回路の回路図である。
【図４】入力回路の回路図である。
【図５】第２実施形態を説明するための回路図である。
【図６】別の半導体装置の概略を示すブロック回路図である。
【図７】比較例の入力回路の回路図である。
【図８】比較例の電圧制御回路を示す回路図である。
【図９】比較例の保護回路の回路図である。
【図１０】比較例の保護回路の回路図である。
【図１１】比較例の入出力回路の回路図である。
【図１２】（ａ）（ｂ）は、図１１に示す回路の動作説明図である。
【発明を実施するための形態】
【０００８】
（第１実施形態）
以下、第１実施形態を説明する。
図１に示すように、複数の半導体装置１１，１２，１３，１４はそれぞれ外部端子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４（入力端子、出力端子、または入出力端子）を有している。複数の半導体装置１１〜１４は、たとえば電子機器の基板に実装されている。外部端子Ｐ１１〜Ｐ１４は、基板上の配線Ｌ１１を介して互いに接続されている。
【０００９】
半導体装置１３，１４は、供給される高電位電圧ＶＤ１に基づいて動作する。半導体装置１１，１２は、供給される高電位電圧ＶＤ２に基づいて動作する。高電位電圧ＶＤ２は、高電位電圧ＶＤ１より低い。高電位電圧ＶＤ２は、図示しない電源制御回路によりそれらの供給又は停止される。
【００１０】
半導体装置１１，１２は、外部端子Ｐ１１，Ｐ１２に接続されたインタフェース回路１１ａ，１２ａを有している。同様に、半導体装置１３，１４は、外部端子Ｐ１３，Ｐ１４に接続されたインタフェース回路１３ａ，１４ａを有している。各半導体装置１１〜１４は、それぞれのインタフェース回路１１ａ〜１４ａを介して信号を送受信する。
【００１１】
半導体装置１３，１４は、インタフェース回路１３ａ，１４ａにより、高電位電圧ＶＤ１を振幅範囲とする信号を出力する。半導体装置１１，１２は、インタフェース回路１１ａ，１２ａにより、高電位電圧ＶＤ２を振幅範囲とする信号を出力する。したがって、半導体装置１１，１２のインタフェース回路１１ａ，１２ａは、高電位電圧ＶＤ１レベルの信号に対する耐圧特性を有している。このインタフェース回路１１ａについて説明する。
【００１２】
図３に示すように、インタフェース回路１１ａは入出力回路であり、出力回路５０、入力回路３０、保護回路４０、電圧制御回路２０を有している。
電圧制御回路２０は、降圧回路２１と切替回路２２とを有している。
【００１３】
降圧回路２１は、外部端子Ｐ１１に接続されている。外部端子Ｐ１１に接続されたノードＮ０１には、外部端子Ｐ１１を介して外部から入力電圧ＶＩ１が加わる。降圧回路２１は、外部端子Ｐ１１を介して加わる入力電圧ＶＩ１、つまりノードＮ０１に加わる入力電圧ＶＩ１に基づいて、その入力電圧ＶＩ１より低い内部電圧ＶＩ２を生成する。なお、入力電圧ＶＩ１が加わる部分は、外部端子Ｐ１１とノードＮ０１であるため、外部端子Ｐ１１またはノードＮ０１を用いて接続等を説明する。
【００１４】
切替回路２２には、内部電圧ＶＩ２と高電位電圧ＶＤ２が供給される。切替回路２２は、内部電圧ＶＩ２または高電位電圧ＶＤ２に基づいて制御電圧ＶＧＡを出力する。切替回路２２は、内部電圧ＶＩ２と高電位電圧ＶＤ２の電圧に基づいて内部電圧ＶＩ２と高電位電圧ＶＤ２を切り替え、その切り替えた電圧に基づいて制御電圧ＶＧＡを生成する。たとえば、切替回路２２は、内部電圧ＶＩ２が高電位電圧ＶＤ２より低いとき、高電位電圧ＶＤ２に応じたレベルの制御電圧ＶＧＡを出力する。切替回路２２は、内部電圧ＶＩ２より高電位電圧ＶＤ２が低いとき、内部電圧ＶＩ２に応じたレベルの制御電圧ＶＧＡを出力する。
【００１５】
なお、高電位電圧ＶＤ２は、たとえば、図１に示す半導体装置１１の動作に応じて、供給または停止される。降圧回路２１は、高電位電圧ＶＤ２より低い内部電圧ＶＩ２を生成するように設定されている。したがって、切替回路２２は、高電位電圧ＶＤ２が供給されているとき、その高電位電圧ＶＤ２に基づいて制御電圧ＶＧＡを生成し、高電位電圧ＶＤ２が供給されていないとき、内部電圧ＶＩ２に基づいて制御電圧ＶＧＡを生成する。
【００１６】
図２に示すように、電圧制御回路２０の降圧回路２１は、トランジスタＴＰ２１、抵抗Ｒ２１，Ｒ２２、ダイオードＤ２１を有している。トランジスタＴＰ２１は、たとえばＰチャネルＭＯＳトランジスタである。抵抗Ｒ２１（第１抵抗）の第１端子は外部端子Ｐ１１に接続され、抵抗Ｒ２１の第２端子はトランジスタＴＰ２１のソース端子に接続されている。トランジスタＴＰ２１のドレイン端子は抵抗Ｒ２２（第２抵抗）の第１端子に接続され、抵抗Ｒ２２の第２端子は高電位電圧ＶＳＳが供給される配線（以下、電源配線ＶＳＳとする場合がある）に接続されている。トランジスタＴＰ２１のドレイン端子と抵抗Ｒ２２の間のノードＮ２１はダイオードＤ２１のアノードに接続され、ダイオードＤ２１のカソードはトランジスタＴＰ２１のゲート端子に接続されている。また、ダイオードＤ２１のカソードは切替回路２２に接続されている。
【００１７】
降圧回路２１は、抵抗Ｒ２１，トランジスタＴＰ２１、及び抵抗Ｒ２２の直列回路を有し、この直列回路は、外部端子Ｐ１１と電源配線ＶＳＳの間に接続されている。したがって、抵抗Ｒ２１，トランジスタＴＰ２１、及び抵抗Ｒ２２の直列回路は、トランジスタＴＰ２１と抵抗Ｒ２２の間のノードＮ２１に、外部端子Ｐ１１における入力電圧ＶＩ１を分圧した電圧を生成する。そして、降圧回路２１は、ノードＮ２１における電圧に基づいて、ダイオードＤ２１のカソードから内部電圧ＶＩ２を出力する。内部電圧ＶＩ２は、降圧回路２１に含まれるトランジスタＴＰ２１のゲート端子に帰還される。
【００１８】
切替回路２２は、トランジスタＴＰ２２、キャパシタＣ２１、ダイオードＤ２２，Ｄ２３を有している。トランジスタＴＰ２２は、たとえばＰチャネルＭＯＳトランジスタである。ダイオードＤ２２のアノードには、降圧回路２１により生成される内部電圧ＶＩ２が供給される。ダイオードＤ２２のカソードはキャパシタＣ２１の第１端子に接続され、キャパシタＣ２１の第２端子は電源配線ＶＳＳに接続されている。ダイオードＤ２２のカソードとキャパシタＣ２１の間のノードＮ２３は、トランジスタＴＰ２２のドレイン端子に接続されている。トランジスタＴＰ２２のソース端子はダイオードＤ２３のカソードに接続され、ダイオードＤ２３のアノードは高電位電圧ＶＤ２が供給される配線（以下、電源配線ＶＤ２とする場合がある）に接続されている。トランジスタＴＰ２２のゲート端子は電源配線ＶＤ２に接続されている。切替回路２２は、トランジスタＴＰ２２のソース端子とダイオードＤ２３の間のノードＮ２４のレベルの制御電圧ＶＧＡを生成する。
【００１９】
電圧制御回路２０の動作（作用）を説明する。
図２に示す電圧制御回路２０において、外部端子Ｐ１１における入力電圧ＶＩ１が低電位電圧ＶＳＳレベルのとき、降圧回路２１のノードＮ２１，Ｎ２２は、低電位電圧レベル（Ｌレベル）である。
【００２０】
外部端子Ｐ１１に高電位電圧ＶＤ１レベルの入力信号（入力電圧ＶＩ１）が印加される。このとき、トランジスタＴＰ２１のゲート電圧はＬレベル（低電位電圧ＶＳＳレベル）であるため、トランジスタＴＰ２１がオンする。したがって、外部端子Ｐ１１から抵抗Ｒ２１、トランジスタＴＰ２１、抵抗Ｒ２２を介して電源配線ＶＳＳに電流が流れる。この電流により、ノードＮ２１の電位が低電位電圧ＶＳＳレベルから上昇する。
【００２１】
また、外部端子Ｐ１１から流入する電流の一部は、ダイオードＤ２１，Ｄ２２を介してキャパシタＣ２１に供給され、キャパシタＣ２１を充電する。キャパシタＣ２１の充電量（蓄積電荷量）に応じてノードＮ２３の電位が上昇する。
【００２２】
ノードＮ２１における電位の変化に応じて、ダイオードＤ２１のアノードに接続されたノードＮ２２の電位、つまりトランジスタＴＰ２１のゲート電圧が低電位電圧ＶＳＳから上昇する。トランジスタＴＰ２１のオン抵抗値は、ゲート電圧の上昇に応じて大きくなる。このトランジスタＴＰ２１のオン抵抗値の増加に応じて、外部端子Ｐ１１から電源配線ＶＳＳに流れる電流の電流量が減少する。つまり、外部端子Ｐ１１から流入する電流量が減少する。
【００２３】
こうして、降圧回路２１は、直列に接続された抵抗Ｒ２１，Ｒ２２及びトランジスタＴＰ２１のオン抵抗によって、入力電圧ＶＩ１を分圧して内部電圧ＶＩ２を生成する。そして、切替回路２２のノードＮ２３は、内部電圧ＶＩ２に応じた電位（内部電圧ＶＩ２よりダイオードＤ２２の順方向電圧低い電位）となる。
【００２４】
切替回路２２は、ノードＮ２３の電位と、高電位電圧ＶＤ２とに基づいて、制御電圧ＶＧＡを生成する電圧を切り替える。内部電圧ＶＩ２は、高電位電圧ＶＤ２が供給された切替回路２２において、ノードＮ２３の電位が、高電位電圧ＶＤ２とトランジスタＴＰ２２のしきい値電圧Ｖｔｈｐの和（＝ＶＤ２＋Ｖｔｈｐ）よりも低くなるように設定される。内部電圧ＶＩ２は、抵抗Ｒ２１，Ｒ２２及びトランジスタＴＰ２１のオン抵抗により生成される。したがって、抵抗Ｒ２１，Ｒ２２の抵抗値と、トランジスタＴＰ２１のオン抵抗値は、高電位電圧ＶＤ２の供給時において、キャパシタＣ２１の充電電圧（ノードＮ２３の電圧）が、高電位電圧ＶＤ２とトランジスタＴＰ２２のしきい値電圧Ｖｔｈｐの和（＝ＶＤ２＋Ｖｔｈｐ）よりも低くなるように設定される。
【００２５】
このような設定により、高電位電圧ＶＤ２の供給時に、トランジスタＴＰ２２はオンしない。よって、切替回路２２は、高電位電圧ＶＤ２に基づいて定電圧の制御電圧ＶＧＡを生成する。
【００２６】
高電位電圧ＶＤ２の停止時に、トランジスタＴＰ２２のゲート電圧は低電位電圧ＶＳＳレベルとなる。したがって、切替回路２２において、トランジスタＴＰ２２がオンし、ノードＮ２３、つまり内部電圧ＶＩ２（高電位電圧ＶＤ１レベル）に応じた制御電圧ＶＧＡを生成する。そして、入力電圧ＶＩ１がＬレベル（低電位電圧ＶＳＳレベル）になると、ダイオードＤ２２は、キャパシタＣ２１から外部端子Ｐ１１への電流パスを遮断する。したがって、切替回路２２は、キャパシタＣ２１に保持した電荷により、制御電圧ＶＧＡを生成する。
【００２７】
図３に示すように、入力回路３０は、入力バッファ回路３１とトランジスタＴＮ３１を有している。入力回路３０は、内部回路の一例である。なお、以下の説明において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタについて単にトランジスタとして説明することがある。トランジスタＴＮ３１は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴＮ３１の第１端子（たとえばソース端子）は外部端子Ｐ１１（ノードＮ０１）に接続され、トランジスタＴＮ３１の第２端子（たとえばドレイン端子）は入力バッファ回路３１の入力端子に接続されている。トランジスタＴＮ３１のゲート端子には制御電圧ＶＧＡ供給されている。トランジスタＴＮ３１は、入力バッファ回路３１の保護用素子である。外部端子Ｐ１１は、トランジスタＴＮ３１を介して入力バッファ回路３１の入力端子に接続されている。入力バッファ回路３１は、外部端子Ｐ１１に供給される外部信号に応じた入力信号Ｄｉを出力する。
【００２８】
保護回路４０は、ＰチャネルＭＯＳトランジスタＴＰ４１〜ＴＰ４３、ＮチャネルＭＯＳトランジスタＴＮ４１，ＴＮ４２を有している。
トランジスタＴＰ４１のソース端子は電源配線ＶＤ２に接続され、トランジスタＴＰ４１のゲート端子は外部端子Ｐ１１（ノードＮ０１）に接続されている。トランジスタＴＰ４１のドレイン端子はトランジスタＴＰ４２のソース端子（第２端子）に接続され、トランジスタＴＰ４２のドレイン端子（第１端子）はノードＮ０１に接続されている。トランジスタＴＰ４２のゲート端子（制御端子）には制御電圧ＶＧＡが供給される。
【００２９】
トランジスタＴＰ４１のドレイン端子とトランジスタＴＰ４２のソース端子の間のノードＮ４１はトランジスタＴＰ４３のゲート端子に接続されている。トランジスタＴＰ４３のソース端子は電源配線ＶＤ２に接続され、トランジスタＴＰ４３のドレイン端子はノードＮ０１に接続されている。また、ノードＮ４１は、トランジスタＴＰ４１，ＴＰ４２，ＴＰ４３のバックゲート端子（Ｎ型のウェル領域：Ｎ−ｗｅｌｌ）に接続されている。したがって、ノードＮ４１の電圧は、バックゲート電圧ＶＢとして、トランジスタＴＰ４１，ＴＰ４２，ＴＰ４３のバックゲート端子に供給される。トランジスタＴＰ４２，ＴＰ４３は内部回路の一例である。
【００３０】
トランジスタＴＮ４１のドレイン端子はノードＮ０１に接続され、トランジスタＴＮ４１のゲート端子には制御電圧ＶＧＡが供給される。トランジスタＴＮ４１のソース端子はトランジスタＴＮ４２のドレイン端子に接続され、トランジスタＴＮ４２のソース端子及びゲート端子は電源配線ＶＳＳに接続されている。
【００３１】
出力回路５０は、ＡＮＤゲート５１、ＯＲゲート５２、転送ゲート５３，ＰチャネルＭＯＳトランジスタＴＰ５１〜ＴＰ５６、ＮチャネルＭＯＳトランジスタＴＮ５１〜ＴＮ５７を有している。出力回路５０は、内部回路の一例である。
【００３２】
ＡＮＤゲート５１には、出力データＤｏとイネーブル信号Ｅｎが供給される。ＡＮＤゲート５１は、Ｌレベルのイネーブル信号Ｅｎに応答して出力データＤｏと等しいレベルの信号Ｓ５１を出力する。そして、ＡＮＤゲート５１は、Ｈレベルのイネーブル信号Ｅｎに応答してＬレベルの信号Ｓ５１を出力する。
【００３３】
ＡＮＤゲート５１の出力端子はトランジスタＴＰ５１のゲート端子とトランジスタＴＮ５２のゲート端子に接続されている。
トランジスタＴＰ５１のソース端子は、電源配線ＶＤ２に接続され、トランジスタＴＰ５１のドレイン端子はトランジスタＴＰ５２のソース端子に接続されている。トランジスタＴＰ５２のドレイン端子はトランジスタＴＮ５１のドレイン端子に接続されている。トランジスタＴＮ５１のソース端子はトランジスタＴＮ５２のドレイン端子に接続され、トランジスタＴＮ５２のソース端子は電源配線ＶＳＳに接続されている。トランジスタＴＰ５２のゲート端子は、転送ゲート５３を介して外部端子Ｐ１１に接続されている。トランジスタＴＮ５１のゲート端子には制御電圧ＶＧＡが供給される。
【００３４】
転送ゲート５３は、トランジスタＴＰ５６、ＴＮ５６，ＴＮ５７を含む。トランジスタＴＰ５６の第１端子はトランジスタＴＰ５２のゲート端子に接続され、トランジスタＴＰ５６の第２端子はノードＮ０１に接続されている。トランジスタＴＰ５６のゲート端子には制御電圧ＶＧＡが供給される。トランジスタＴＰ５６の第１端子はトランジスタＴＮ５６の第１端子に接続され、トランジスタＴＮ５６の第２端子はトランジスタＴＮ５７の第１端子に接続され、トランジスタＴＮ５７の第２端子はトランジスタＴＰ５６の第２端子に接続されている。したがって、直列に接続された２つのトランジスタＴＮ５６，ＴＮ５７と、１つのトランジスタＴＰ５６は互いに並列に接続されている。トランジスタＴＮ５６のゲート端子にはイネーブル信号Ｅｎが供給され、トランジスタＴＮ５７のゲート端子には制御電圧ＶＧＡが供給される。
【００３５】
トランジスタＴＰ５２のドレイン端子とトランジスタＴＮ５１のドレイン端子との間のノードＮ５１は、トランジスタＴＰ５４のゲート端子に接続されている。トランジスタＴＰ５４のソース端子は電源配線ＶＤ２に接続され、トランジスタＴＰ５４のドレイン端子はノードＮ０１に接続されている。トランジスタＴＰ５４はノードＮ０１に対するプルアップトランジスタである。トランジスタＴＰ５４は、信号Ｓ５２（ノードＮ５１のレベル）に応じてオンオフする。オンしたトランジスタＴＰ５４はノードＮ０１をプルアップする。
【００３６】
また、ノードＮ５１は、トランジスタＴＰ５５のソース端子に接続され、トランジスタＴＰ５５のドレイン端子はノードＮ０１に接続されている。トランジスタＴＰ５５のゲート端子には制御電圧ＶＧＡが供給され、トランジスタＴＰ５５のバックゲート端子にバックゲート電圧ＶＢが供給される。このトランジスタＴＰ５５は、ノードＮ０１の電圧（入力電圧ＶＩ１）に応答してオンオフする。入力電圧ＶＩ１が制御電圧ＶＧＡよりトランジスタＴＰ５５のしきい値電圧以上高いとき、オンする。このオンしたトランジスタＴＰ５５を介してトランジスタＴＰ５４のゲート端子に入力電圧が供給され、トランジスタＴＰ５４がオフする。
【００３７】
ＯＲゲート５２には、出力データＤｏとイネーブル信号Ｅｎが供給される。ＯＲゲート５２は、Ｌレベルのイネーブル信号Ｅｎに応答して出力データＤｏと等しいレベルの信号Ｓ５３を出力する。そして、ＯＲゲート５２は、Ｈレベルのイネーブル信号Ｅｎに応答してＨレベルの信号Ｓ５３を出力する。
【００３８】
ＯＲゲート５２の出力端子はトランジスタＴＰ５３のゲート端子とトランジスタＴＮ５３のゲート端子に接続されている。トランジスタＴＰ５３のソース端子は電源配線ＶＤ２に接続されている。トランジスタＴＰ５３のドレイン端子はトランジスタＴＮ５３のドレイン端子に接続されている。トランジスタＴＮ５３のソース端子は電源配線ＶＳＳに接続されている。トランジスタＴＰ５３のドレイン端子とトランジスタＴＮ５３のドレイン端子との間のノードＮ５２は、トランジスタＴＮ５５のゲート端子に接続されている。トランジスタＴＰ５３とトランジスタＴＮ５３は信号Ｓ５３のレベルを論理反転したレベルの信号Ｓ５４を生成する。
【００３９】
トランジスタＴＮ５５のソース端子は電源配線ＶＳＳに接続され、トランジスタＴＮ５５のドレイン端子はトランジスタＴＮ５４のソース端子に接続され、トランジスタＴＮ５４のドレイン端子はノードＮ０１に接続されている。トランジスタＴＮ５４のゲート端子には制御電圧ＶＧＡが供給される。トランジスタＴＮ５４，ＴＮ５５は、ノードＮ０１に対するプルダウントランジスタである。トランジスタＴＮ５５は信号Ｓ５４に応答してオンオフする。オンしたトランジスタＴＮ５５は、トランジスタＴＮ５４を介して接続されたノードＮ０１をプルダウンする。
【００４０】
この出力回路５０は、Ｌレベルのイネーブル信号Ｅｎに基づいて、ＡＮＤゲート５１から出力データＤｏに応じたレベルの信号Ｓ５１が出力され、トランジスタＴＰ５１，ＴＮ５２をオンオフする。これにより、出力データＤｏに応じたレベルの信号Ｓ５２が生成され、トランジスタＴＰ５４をオンオフする。また、Ｌレベルのイネーブル信号Ｅｎに基づいて、ＯＲゲート５２から出力データＤｏに応じたレベルの信号Ｓ５３が出力される。トランジスタＴＰ５３，ＴＮ５３は、信号Ｓ５３を論理反転した信号Ｓ５４を生成する。これにより、出力データＤｏに応じて、トランジスタＴＮ５５が、上記のトランジスタＴＰ５４に対して相補的にオンオフする。したがって、出力回路５０は、出力データＤｏと論理レベルの等しい出力信号を出力する。
【００４１】
また、出力回路５０は、Ｈレベルのイネーブル信号Ｅｎに基づいて、ＡＮＤゲート５１からＬレベルの信号Ｓ５１が出力され、トランジスタＴＰ５１をオンし、トランジスタＴＮ５２をオフする。これにより、Ｈレベルの信号Ｓ５２が生成され、トランジスタＴＰ５４をオフする。また、Ｈレベルのイネーブル信号Ｅｎに基づいて、ＯＲゲート５２からＨレベルの信号Ｓ５３が出力され、トランジスタＴＰ５３をオフし、トランジスタＴＮ５３をオンする。これにより、Ｌレベルの信号Ｓ５４が生成され、トランジスタＴＮ５５をオフする。したがって、出力回路５０は外部端子Ｐ１１をハイインピーダンス状態とする。
【００４２】
図１に示すように、半導体装置１１の外部端子Ｐ１１は、半導体装置１３の外部端子Ｐ１３に接続されている。半導体装置１３は、外部端子Ｐ１３に接続されたインタフェース回路１３ａを有している。
【００４３】
図３に示すように、インタフェース回路１３ａは、ＰチャネルＭＯＳトランジスタＴＰ０１とＮチャネルＭＯＳトランジスタＴＮ０１を含む。トランジスタＴＰ０１のソース端子は高電位電圧ＶＤ１の配線（以下、電源配線ＶＤ１とする場合がある）に接続され、トランジスタＴＰ０１のドレイン端子はトランジスタＴＮ０１のドレイン端子に接続され、トランジスタＴＮ０１のソース端子は低電位電圧ＶＳＳの配線（電源配線ＶＳＳ）に接続されている。低電位電圧ＶＳＳはたとえば設置電位（グランドレベル＝０Ｖ）である。トランジスタＴＰ０１とトランジスタＴＮ０１の間のノードは外部端子Ｐ１３に接続されている。したがって、このインタフェース回路１３ａは、高電位電圧ＶＤ１レベルまたは低電位電圧ＶＳＳレベルの信号を出力する。したがって、インタフェース回路１１ａのノードＮ０１における入力電圧ＶＩ１は、高電位電圧ＶＤ１レベルまたは低電位電圧ＶＳＳレベルである。
【００４４】
図４は、上記の電圧制御回路２０を適用したインタフェース回路１１ｂを示す。このインタフェース回路１１ｂは、図３に示す電圧制御回路２０、入力回路３０、保護回路４０を有し、出力回路５０を含まない。なお、上記の電圧制御回路２０は、出力用のインタフェース回路、つまり図３に示す入力回路３０を含まないインタフェース回路とすることもできる。
【００４５】
次に、上記のインタフェース回路１１ａに対する比較例を説明する。
なお、各比較例の回路において、上記のインタフェース回路１１ａと同様の部材については同じ符号を用いて説明する。
【００４６】
図７に示す保護回路２０１は、外部端子Ｐ２０１に接続されたトランジスタＴＰ２０１，トランジスタＴＮ２０１を有している。トランジスタＴＰ２０１のソース端子は電源配線ＶＤ２に接続され、ドレイン端子は外部端子Ｐ２０１に接続されている。トランジスタＴＰ２０１のゲート端子及びバックゲート端子は電源配線ＶＤ２に接続されている。トランジスタＴＮ２０１のソース端子は電源配線ＶＳＳに接続され、ドレイン端子は外部端子Ｐ２０１に接続されている。トランジスタＴＮ２０１のゲート端子及びバックゲート端子は電源配線ＶＳＳに接続されている。
【００４７】
この保護回路２０１のトランジスタＴＰ２０１，トランジスタＴＮ２０１は、電源配線ＶＤ２と電源配線ＶＳＳの間直列に接続された２つのダイオードとして機能する。この保護回路２０１は、外部端子Ｐ２０１に接続された内部回路（図示略）に対する電圧を、トランジスタＴＰ２０１とトランジスタＴＮ２０１に応じた所定の電圧にクランプする。
【００４８】
保護回路２０１のトランジスタＴＰ２０１は、バックゲート端子とソース端子との接続により、ＰＮ接合ダイオードを有している。この外部端子Ｐ２０１を例えば高電位電圧ＶＤ１にて動作するインタフェース回路１３ａの外部端子Ｐ１３に接続する。この場合、保護回路２０１の高電位電圧ＶＤ２に対してインタフェース回路１３ａの高電位電圧ＶＤ１が高い。このため、一点鎖線にて示すように、ＰＮ接合ダイオードを介して、インタフェース回路１３ａを含む半導体装置の電源配線ＶＤ１から保護回路２０１を含む半導体装置の電源配線ＶＤ２に向かって電流が流れる。
【００４９】
図８に示す保護回路２１１は、図３に示す保護回路４０と同様に、トランジスタＴＰ４１〜ＴＰ４３、トランジスタＴＮ４１，ＴＮ４２を有している。この保護回路２１１において、トランジスタＴＰ４２のゲート端子は電源配線ＶＤ２に接続されている。トランジスタＴＰ４１，ＴＰ４２は、高電位電圧ＶＤ２とノードＮ０１における電圧のうちの高い方の電圧をバックゲート電圧ＶＢとしてトランジスタＴＰ４３のゲート端子及びバックゲート端子に供給する。この保護回路２１１のトランジスタＴＰ４３はＰＮ接合ダイオードを形成しない。したがって、外部端子Ｐ２１１に接続されたインタフェース回路１３ａから入力電圧ＶＩ１が供給されるとき、電源配線ＶＤ１から電源配線ＶＤ２への電流パスを生じない。つまり、インタフェース回路１３ａを含む半導体装置から、保護回路２１１を含む半導体装置への電流の流入は生じない。
【００５０】
なお、図８において、トランジスタＴＮ４２の耐圧を変更（高耐圧トランジスタ）した場合、トランジスタＴＮ４１の省略が可能である。しかし、耐圧を調整したトランジスタＴＮ４２は、内部回路（たとえば入力バッファ回路に含まれるＮチャネルＭＯＳトランジスタ）と異なる工程において形成される。このため、半導体装置の製造工程の数が多くなる。また、半導体装置の設計が複雑化する。
【００５１】
図９に示すインタフェース回路２２１は、図８に示す保護回路２１１と、入力回路２２２を含む。入力回路２２２は、図３に示す入力回路３０と同様にトランジスタＴＮ３１と入力バッファ回路３１を含み、トランジスタＴＮ３１のゲート端子に高電位電圧ＶＤ２が供給される。
【００５２】
このインタフェース回路２２１を含む半導体装置の動作電圧（高電位電圧ＶＤ２）をたとえば１．５Ｖとする。そして、このインタフェース回路２２１の外部端子Ｐ２２１が接続されたインタフェース回路１３ａの動作電圧（高電位電圧ＶＤ１）をたとえば５Ｖとする。この場合、インタフェース回路２２１に含まれるトランジスタの耐圧は、高電位電圧ＶＤ１（＝５Ｖ）の入力電圧ＶＩ１に応じて設定される。たとえば、３．３Ｖ耐圧のトランジスタが使用される。このトランジスタにおけるゲート−ソース間の耐圧Ｖｇｓは、たとえば４．６Ｖである。このインタフェース回路２２１において、入力電圧ＶＩ１は、入力電圧ＶＩ１と高電位電圧ＶＤ２の差（ＶＩ１−ＶＤ２）が、ゲート−ソース間の耐圧Ｖｇｓより低い電圧（ＶＩ１−ＶＤ２＜Ｖｇｓ）に制約される。したがって、入力電圧ＶＩ１は、
ＶＩ１＜ＶＤ２＋Ｖｇｓ
の範囲に制約される。
【００５３】
たとえば、高電位電圧ＶＤ２が供給されているとき、
ＶＤ２＋Ｖｇｓ＝６．１（Ｖ）
である。したがって、５（Ｖ）の入力電圧ＶＩ１は印加可能である。しかし、高電位電圧ＶＤ２の供給が停止されているとき、
ＶＤ２＋Ｖｇｓ＝４．６（Ｖ）
であるため、５（Ｖ）の入力電圧ＶＩ１を印加することはできない。つまり、入力電圧ＶＩ１に制約が生じる。
【００５４】
この制約に対し、入力電圧ＶＩ１を降圧して上記のインタフェース回路２２１に供給することが考えられる。
たとえば、図１０に示すインタフェース回路２３１では、直列に接続した抵抗Ｒ２３１，Ｒ２３２により入力電圧ＶＩ１を分圧して内部電圧ＶＩ２を生成し、この内部電圧ＶＩ２を入力回路２２２に供給する。これにより、上記の入力電圧ＶＩ１における制約を解消する。
【００５５】
しかし、抵抗Ｒ２３１，Ｒ２３２により内部電圧ＶＩ２を生成するため、インタフェース回路１３ａからＨレベル信号を出力している間、インタフェース回路１３ａの電源配線ＶＤ１から電源配線ＶＳＳに向かって電流が流れる。このような電流は消費電力を低減する妨げとなる。
【００５６】
図１１に示すインタフェース回路２４１は、入力回路２４２、保護回路２４３，出力回路２４４を含む。
入力回路２４２は、図３に示す入力回路３０と同様に、トランジスタＴＮ３１と入力バッファ回路３１を含み、トランジスタＴＮ３１のゲート端子に高電位電圧ＶＤ２が供給される。保護回路２４３は、図３に示す保護回路４０と同様に、トランジスタＴＰ４１〜ＴＰ４３，ＴＮ４１，ＴＮ４２を含む。外部端子Ｐ２４１に接続されたトランジスタＴＰ４２，ＴＮ４１のゲート端子には高電位電圧ＶＤ２が供給される。出力回路２４４は、図３に示す出力回路５０と同様に、ＡＮＤゲート５１，ＯＲゲート５２、トランジスタＴＰ５１〜ＴＰ５６，ＴＮ５１〜ＴＮ５７を含む。外部端子Ｐ２４１に接続されたトランジスタＴＰ５５，ＴＰ５６，ＴＮ５４，ＴＮ５７のゲート端子には高電位電圧ＶＤ２が供給される。
【００５７】
このインタフェース回路２４１は、たとえば高電位電圧ＶＤ１にて動作するインタフェース回路１３ａに接続され、そのインタフェース回路１３ａからＨレベル（高電位電圧ＶＤ１レベル）またはＬレベル（低電位電圧ＶＳＳレベル）の信号（入力電圧ＶＩ１）が入力される。インタフェース回路２４１の動作電圧である高電位電圧ＶＤ２の供給が停止されているとき、以下のように動作する場合がある。
【００５８】
先ず、図１２（ａ）に示すように、外部端子Ｐ２４１にＨレベルの入力電圧ＶＩ１が印加される。すると、入力電圧ＶＩ１に基づいてトランジスタＴＰ４２がオンする。オンしたトランジスタＴＰ４２を介して流れる電流ＥＩ１により、トランジスタＴＰ４２とトランジスタＴＰ４３の間の配線における寄生キャパシタが充電され、トランジスタＴＰ４３のゲート電圧が低電位電圧ＶＳＳレベルから上昇する。このゲート電圧によりトランジスタＴＰ４３がオフする。同様に、入力電圧ＶＩ１に基づいてトランジスタＴＰ５５がオンする。オンしたトランジスタＴＰ５５に流れる電流ＥＩ１によりトランジスタＴＰ５４のゲート電圧が上昇し、トランジスタＴＰ５４がオフする。これらのトランジスタＴＰ４３，ＴＰ５４がオフするまでの微少時間、トランジスタＴＰ４３，ＴＰ５４を介して電源配線ＶＤ２に向かって電流ＥＩ２（ハザード電流）が流れる。
【００５９】
次に、図１２（ｂ）に示すように、外部端子Ｐ２４１にＬレベルの入力電圧ＶＩ１が印加される。このとき、トランジスタＴＰ４２のソース端子における電圧（トランジスタＴＰ４３のゲート電圧）はＨレベルであり、トランジスタＴＰ４２のゲート電圧はＬレベル（低電位電圧ＶＳＳレベル）である。したがってＬレベルの入力電圧ＶＩ１に基づいてトランジスタＴＰ４２がオンし、オンしたトランジスタＴＰ４２を介して外部端子Ｐ２４１に向かって電流ＥＩ３が流れる。つまり寄生キャパシタの電荷が放電され、トランジスタＴＰ４３のゲート電圧がＬレベルとなる。同様に、Ｌレベルの入力電圧ＶＩ１に基づいてトランジスタＴＰ５５がオンする。オンしたトランジスタＴＰ５５を介して寄生キャパシタの電荷が放電され、トランジスタＴＰ５４のゲート電圧がＬレベルとなる。
【００６０】
したがって、入力電圧ＶＩ１に基づいて上記の動作が繰り返され、電源配線ＶＤ２に対するハザード電流が生じる。このハザード電流は、電源配線ＶＤ２のレベルを不安定にする。これにより、このインタフェース回路２４１を含む半導体装置とともに基板に実装された半導体装置の動作不良を招くおそれがある。
【００６１】
次に、本実施形態のインタフェース回路１１ａの作用を説明する。
図２に示す電圧制御回路２０において、降圧回路２１は、Ｈレベル（高電位電圧ＶＤ１レベル）の入力電圧ＶＩ１に基づいて、トランジスタＴＰ２１がオンする。そして、オンしたトランジスタＴＰ２１と抵抗Ｒ２１，Ｒ２２を介して流れる電流により、ノードＮ２１の電位が上昇する。ノードＮ２１における電位の変化に応じて、ダイオードＤ２１のアノードに接続されたノードＮ２２の電位、つまりトランジスタＴＰ２１のゲート電圧が低電位電圧ＶＳＳから上昇する。トランジスタＴＰ２１のオン抵抗値は、ゲート電圧の上昇に応じて大きくなる。このトランジスタＴＰ２１のオン抵抗値の増加に応じて、外部端子Ｐ１１から電源配線ＶＳＳに流れる電流の電流量が減少する。つまり、外部端子Ｐ１１から流入する電流量が減少する。
【００６２】
外部端子Ｐ１１は、図３に示すインタフェース回路１３ａ、つまり、図１に示す半導体装置１３の外部端子Ｐ１３に接続されている。したがって、半導体装置１３から流出する電流量が減少する。これにより、抵抗のみにより入力電圧ＶＩ１を降圧して内部電圧ＶＩ２を生成する場合とくらべ、消費電力が少なくなる。
【００６３】
［高電位電圧ＶＤ２が供給されているとき］
図３に示すインタフェース回路１１ａにおいて、電圧制御回路２０は、高電位電圧ＶＤ２に基づいて、その高電位電圧ＶＤ２とほぼ等しい制御電圧ＶＧＡを生成する。
【００６４】
保護回路４０において、トランジスタＴＰ４２，ＴＮ４１のゲート端子に制御電圧ＶＧＡが供給される。トランジスタＴＰ４１，ＴＰ４２は、高電位電圧ＶＤ２とノードＮ０１における電圧のうちの高い方の電圧をバックゲート電圧ＶＢとしてトランジスタＴＰ４３のゲート端子及びバックゲート端子に供給する。この保護回路４０のトランジスタＴＰ４３はＰＮ接合ダイオードを形成しない。したがって、外部端子Ｐ１１に接続されたインタフェース回路１３ａから入力電圧ＶＩ１が供給されるとき、電源配線ＶＤ１から電源配線ＶＤ２への電流パスを生じない。
【００６５】
出力回路５０において、トランジスタＴＰ５５，ＴＰ５６，ＴＮ５４，ＴＮ５７のゲート端子に制御電圧ＶＧＡが供給されている。トランジスタＴＰ５５，ＴＰ５６は、ノードＮ０１に入力電圧ＶＩ１が供給されるとオンする。オンしたトランジスタＴＰ５５，ＴＰ５６を介して入力電圧ＶＩ１がトランジスタＴＰ５４，ＴＰ５２のゲート端子に供給される。これらのトランジスタＴＰ５４，ＴＰ５２のバックゲート端子には、上記のバックゲート電圧ＶＢが供給される。したがって、これらのトランジスタＴＰ５４，ＴＰ５２においても、保護回路４０のトランジスタＴＰ４３と同様に、ＰＮ接合ダイオードを形成しない。なお、トランジスタＴＰ５２が接続されたトランジスタＴＰ５１は、イネーブル信号ＥｎがＨレベルのとき、ＡＮＤゲート５１から出力されるＬレベルの信号Ｓ５１に基づいてオンしている。このため、外部端子Ｐ１１に接続されたインタフェース回路１３ａから入力電圧ＶＩ１が供給されるとき、電源配線ＶＤ１から電源配線ＶＤ２への電流パスを生じない。
【００６６】
［高電位電圧ＶＤ２の供給が遮断されているとき］
図３に示すインタフェース回路１１ａにおいて、電圧制御回路２０は、Ｈレベル（高電位電圧ＶＤ１レベル）の入力電圧ＶＩ１を降圧した内部電圧ＶＩ２を生成し、その内部電圧ＶＩ２とほぼ等しい制御電圧ＶＧＡを生成する。
【００６７】
保護回路４０において、トランジスタＴＰ４２，ＴＮ４１のゲート端子に制御電圧ＶＧＡが供給される。制御電圧ＶＧＡは、たとえば、図２に示す切替回路２２において、内部電圧ＶＩ２と等しく設定される。したがって、高電位電圧ＶＤ２をゲート端子に供給する回路と比べ、トランジスタの耐圧を確保することができる。また、高電位電圧ＶＤ２をゲート端子に供給する場合と比べ、入力電圧ＶＩ１の範囲（上限）の制約を緩和することができる。
【００６８】
図２に示す電圧制御回路２０は、キャパシタＣ２１に蓄積した電荷により制御電圧ＶＧＡを生成する。したがって、入力電圧ＶＩ１がＬレベルに低下しても、電圧制御回路２０は、制御電圧ＶＧＡのレベルを維持する。この制御電圧ＶＧＡにより、図３に示す保護回路４０において、トランジスタＴＰ４２がオフするため、トランジスタＴＰ４３のゲート電圧はＬレベルまで低下しない。したがって、上記の図１２（ｂ）において説明したようにトランジスタＴＰ４３のゲート電圧がＬレベルとなる場合と比べ、Ｈレベルの入力電圧ＶＩ１が加わるとき、トランジスタＴＰ４３がオフするタイミングが早くなる。このため、トランジスタＴＰ４３を介して電源配線ＶＤ２に流れる電流（ハザード電流）が低減される。
【００６９】
同様に、図３に示す出力回路５０において、トランジスタＴＰ５５のゲート端子に制御電圧ＶＧＡが供給される。このため、入力電圧ＶＩ１がＬレベルに低下したとき、トランジスタＴＰ５５がオフするため、トランジスタＴＰ５４のゲート電圧はＬレベルまで低下しない。したがって、上記の図１２（ｂ）において説明したようにトランジスタＴＰ５４のゲート電圧がＬレベルとなる場合と比べ、Ｈレベルの入力電圧ＶＩ１が加わるとき、トランジスタＴＰ５４がオフするタイミングが早くなる。このため、トランジスタＴＰ５４を介して電源配線ＶＤ２に流れる電流（ハザード電流）が低減される。
【００７０】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）電圧制御回路２０は、降圧回路２１と切替回路２２とを有している。降圧回路２１は、外部端子Ｐ１１（ノードＮ０１）に接続されている。降圧回路２１は、外部端子Ｐ１１からの入力に基づいて、その電圧（端子電圧）より低い内部電圧ＶＩ２を生成する。切替回路２２は、内部電圧ＶＩ２が高電位電圧ＶＤ２より低いとき、高電位電圧ＶＤ２に応じたレベルの制御電圧ＶＧＡを出力する。切替回路２２は、内部電圧ＶＩ２より高電位電圧ＶＤ２が低いとき、内部電圧ＶＩ２に応じたレベルの制御電圧ＶＧＡを出力する。
【００７１】
したがって、高電位電圧ＶＤ２が供給されるとき、その高電位電圧ＶＤ２に基づいて生成された制御電圧ＶＧＡがトランジスタ（保護回路４０のトランジスタＴＰ４２等）のゲート端子に供給される。この制御電圧ＶＧＡによりトランジスタＴＰ４２等の耐圧を確保することができる。また、高電位電圧ＶＤ２の供給が停止されるとき、入力電圧ＶＩ１を降圧した内部電圧ＶＩ２に基づいて生成された制御電圧ＶＧＡがトランジスタ（保護回路４０のトランジスタＴＰ４２等）のゲート端子に供給される。この制御電圧ＶＧＡによりトランジスタＴＰ４２等の耐圧を確保することができる。
【００７２】
（１−２）切替回路２２は、キャパシタＣ２１を有し、このキャパシタＣ２１に内部電圧ＶＩ２に応じた電荷を蓄積する。そして、入力電圧ＶＩ１がＬレベルになると、キャパシタＣ２１に蓄積した電荷により、制御電圧ＶＧＡを維持する。このような制御電圧ＶＧＡは、たとえば、保護回路４０において、トランジスタＴＰ４３のゲート電圧がＬレベルにまで低下することを防止する。このため、Ｈレベル（高電位電圧ＶＤ１レベル）の入力電圧ＶＩ１が加わるときに、トランジスタＴＰ４３のオフタイミングが、ゲート電圧がＬレベルまで低下する場合と比べて早くなるため、そのトランジスタＴＰ４３を介して電源配線ＶＤ２に流れるハザード電流を低減することができる。
【００７３】
（１−３）降圧回路２１は、外部端子Ｐ１１と電源配線ＶＳＳの間に、抵抗Ｒ２１、トランジスタＴＰ２１、抵抗Ｒ２２の直列回路を有している。このトランジスタＴＰ２１のゲート端子には内部電圧ＶＩ２が供給される。トランジスタＴＰ２１のオン抵抗値は、内部電圧ＶＩ２の上昇にしたがって増加する。言い換えれば、内部電圧ＶＩ２がＬレベルから上昇を開始するとき、トランジスタＴＰ２１のオン抵抗値は小さい。したがって、トランジスタＴＰ２１を介して流れる電流量は、抵抗のみで内部電圧ＶＩ２を生成する場合と比べ多くなる。したがって、内部電圧ＶＩ２の上昇が抵抗のみの場合よりも早くなり、制御電圧ＶＧＡの生成時間を短縮することができる。
【００７４】
（１−４）降圧回路２１のトランジスタＴＰ２１は、オン抵抗値が内部電圧ＶＩ２の上昇に応じて増加する。このトランジスタＴＰ２１のオン抵抗値の増加に応じて、外部端子Ｐ１１から電源配線ＶＳＳに流れる電流の電流量が減少する。つまり、外部端子Ｐ１１から流入する電流量が、抵抗のみで内部電圧ＶＩ２を生成する場合とくらべて少なくなる。このため、外部端子Ｐ１１に接続されたインタフェース回路１３ａにおける消費電力の低減を図ることができる。
【００７５】
（第２実施形態）
以下、第２実施形態を説明する。
なお、本実施形態は、上記の第１実施形態に対し、電圧制御回路が相違する。このため、本実施形態の電圧制御回路について説明する。
【００７６】
図５に示すように、電圧制御回路６０は、降圧回路６１と切替回路２２を有している。
降圧回路６１は、ＰチャネルＭＯＳトランジスタＴＰ６１〜ＴＰ６８、ＮチャネルＭＯＳトランジスタＴＮ６１〜ＴＮ６４、抵抗Ｒ６１〜Ｒ６４を有している。
【００７７】
抵抗Ｒ６１（第１抵抗）の第１端子は外部端子Ｐ１１に接続され、抵抗Ｒ６１の第２端子は抵抗Ｒ６２（第２抵抗）の第１端子に接続されている。抵抗Ｒ６２の第２端子はトランジスタＴＮ６１のドレイン端子に接続され、トランジスタＴＮ６１のソース端子はトランジスタＴＰ６１のソース端子に接続されている。トランジスタＴＮ６１のバックゲート端子（ウェル領域：Ｐ−ｗｅｌｌ）は同トランジスタＴＮ６１のソース端子に接続されている。トランジスタＴＰ６１のバックゲート端子は同トランジスタＴＰ６１のソース端子に接続されている。トランジスタＴＰ６１のドレイン端子は抵抗Ｒ６３（第３抵抗）の第１端子に接続され、抵抗Ｒ６３の第２端子は抵抗Ｒ６４（第４抵抗）の第１端子に接続されている。抵抗Ｒ６４の第２端子は電源配線ＶＳＳに接続されている。つまり、この降圧回路６１は、外部端子Ｐ１１と電源配線ＶＳＳの間に、抵抗Ｒ６１，Ｒ６２，トランジスタＴＮ６１，トランジスタＴＰ６１，抵抗Ｒ６３，Ｒ６４が直列に接続されている。
【００７８】
トランジスタＴＮ６１のゲート端子はトランジスタＴＮ６２のソース端子に接続されている。トランジスタＴＮ６２のドレイン端子及びゲート端子は電源配線ＶＤ２に接続されている。
【００７９】
また、トランジスタＴＮ６１のゲート端子はトランジスタＴＰ６２のドレイン端子に接続され、トランジスタＴＰ６２のソース端子は抵抗Ｒ６１と抵抗Ｒ６２の間のノードＮ６１に接続されている。このノードＮ６１には第１制御回路６２が接続されている。
【００８０】
第１制御回路６２は、トランジスタＴＰ６４，ＴＰ６５を有している。トランジスタＴＰ６４のソース端子は電源配線ＶＤ２に接続され、トランジスタＴＰ６４のドレイン端子はトランジスタＴＰ６５のソース端子に接続され、トランジスタＴＰ６５のドレイン端子はノードＮ６１及びトランジスタＴＰ６２のソース端子に接続されている。トランジスタＴＰ６４のゲート端子はノードＮ６１及びトランジスタＴＰ６２のソース端子に接続されている。トランジスタＴＰ６５のゲート端子は電源配線ＶＤ２に接続されている。トランジスタＴＰ６４のドレイン端子とトランジスタＴＰ６５のソース端子の間のノードは、トランジスタＴＰ６２，ＴＰ６４，ＴＰ６５のバックゲート端子（ウェル領域：Ｎ−ｗｅｌｌ）に接続されている。この第１制御回路６２は、高電位電圧ＶＤ２とノードＮ６１の電位のうちのいずれか高い電圧をバックゲート電圧としてトランジスタＴＰ６２のバックゲート端子に供給する。
【００８１】
トランジスタＴＰ６２のゲート端子には、第２制御回路６３から制御電圧が供給される。第２制御回路６３は、抵抗Ｒ６２とトランジスタＴＮ６１の間のノードＮ６２に接続されている。第２制御回路６３は、トランジスタＴＰ６６，ＴＰ６７を有している。トランジスタＴＰ６６のソース端子は電源配線ＶＤ２に接続され、トランジスタＴＰ６６のドレイン端子はトランジスタＴＰ６７のソース端子に接続され、トランジスタＴＰ６７のドレイン端子はノードＮ６２に接続されている。また、このノードＮ６２はトランジスタＴＰ６６のゲート端子に接続されている。トランジスタＴＰ６６のドレイン端子とトランジスタＴＰ６７のソース端子の間のノードは、トランジスタＴＰ６６，ＴＰ６７のバックゲート端子とトランジスタＴＰ６２のゲート端子に接続されている。この第２制御回路６３は、高電位電圧ＶＤ２とノードＮ６２の電位のうちのいずれか高い電圧をバックゲート電圧としてトランジスタＴＰ６２のゲート端子に供給する。
【００８２】
また、トランジスタＴＮ６１のゲート端子は、トランジスタＴＰ６８のソース端子及びバックゲート端子に接続されている。トランジスタＴＰ６８のドレイン端子はトランジスタＴＮ６４のドレイン端子に接続され、トランジスタＴＮ６４のソース端子は電源配線ＶＳＳに接続されている。そして、トランジスタＴＰ６８及びトランジスタＴＮ６４のゲート端子は電源配線ＶＤ２に接続されている。
【００８３】
トランジスタＴＰ６１のゲート端子はトランジスタＴＮ６３のソース端子に接続されている。トランジスタＴＮ６３のドレイン端子及びゲート端子は電源配線ＶＤ２に接続されている。
【００８４】
また、トランジスタＴＰ６１のゲート端子はトランジスタＴＰ６３のソース端子に接続されている。トランジスタＴＰ６３のゲート端子は電源配線ＶＤ２に接続され、バックゲート端子はソース端子に接続されている。トランジスタＴＰ６３のドレイン端子は、抵抗Ｒ６３と抵抗Ｒ６４の間のノードＮ６５に接続されている。
【００８５】
トランジスタＴＮ６１のソース端子とトランジスタＴＰ６１のソース端子との間のノードＮ６０は切替回路２２に接続されている。降圧回路６１は、このノードＮ６０に内部電圧ＶＩ２を生成する。
【００８６】
次に、電圧制御回路６０の動作（作用）を説明する。
［高電位電圧ＶＤ２の供給が停止されているとき］
外部端子Ｐ１１に入力電圧ＶＩ１が印加されると、ノードＮ６３はＬレベル（≒０Ｖ）からノードＮ６１との間の寄生キャパシタによる容量結合によって徐々に電位が上がりトランジスタＴＮ６１がオンする。ゲート端子に高電位電圧ＶＤ２（＝０Ｖ）が供給されたトランジスタＴＰ６３はオンしている。このトランジスタＴＰ６３によりトランジスタＴＰ６１はダイオード接続され、ノードＮ６０から電源配線ＶＳＳに向かって順方向に接続されたダイオードとして動作する。
【００８７】
トランジスタＴＮ６１がオンし、外部端子Ｐ１１から電源配線ＶＳＳへ電流が流れ始めると、抵抗Ｒ６２の両端子間、つまりノードＮ６１とノードＮ６２の間に電位差が生じる。ノードＮ６１，Ｎ６２の電位をそれぞれＶ（Ｎ６１），Ｖ（Ｎ６２）とすると、Ｖ（Ｎ６１）＞Ｖ（Ｎ６２）となる。第１制御回路６２は、ノードＮ６１の電圧Ｖ（Ｎ６１）と等しい電圧をトランジスタＴＰ６２のバックゲート端子に供給する。第２制御回路６３は、ノードＮ６２の電圧Ｖ（Ｎ６２）と等しい電圧をトランジスタＴＰ６２のゲート端子に供給する。これらの電圧により、トランジスタＴＰ６２がオンする。
【００８８】
トランジスタＴＰ６２がオンすると、トランジスタＴＮ６１はダイオード接続され、外部端子Ｐ１１からノードＮ６０に向って順方向に接続されたダイオードとして動作する。これらにより、降圧回路６１は、外部端子Ｐ１１における入力電圧ＶＩ１を、抵抗Ｒ６１〜Ｒ６４により分圧した内部電圧ＶＩ２をノードＮ６０に発生する。たとえば、抵抗Ｒ６１の抵抗値を抵抗Ｒ６４の抵抗値と等しく設定し、抵抗Ｒ６２の抵抗値を抵抗Ｒ６３の抵抗値と等しく設定した場合、降圧回路６１は、ノードＮ６０に、入力電圧ＶＩ１の１／２の内部電圧ＶＩ２を生成する。
【００８９】
切替回路２２において、トランジスタＴＰ２２は、内部電圧ＶＩ２とゲート電圧（＝０Ｖ）に応じてオンする。これにより、切替回路２２は、内部電圧ＶＩ２に応じた制御電圧ＶＧＡを生成する。この制御電圧ＶＧＡは、上記第１実施形態の電圧制御回路２０にて生成した制御電圧ＶＧＡと同様に、図３に示すインタフェース回路１１ａのトランジスタＴＰ４２等のゲート端子に供給される。
【００９０】
したがって、この電圧制御回路６０を用いたインタフェース回路において、トランジスタの耐圧を確保することができる。
そして、入力電圧ＶＩ１がＬレベルになると、切替回路２２において、ダイオードＤ２２は、キャパシタＣ２１から降圧回路６１への電流を遮断する。したがって、切替回路２２は、キャパシタＣ２１より制御電圧ＶＧＡを生成する。
【００９１】
したがって、上記の電圧制御回路２０を用いたインタフェース回路１１ａ（図３参照）と同様に、ハザード電流を低減する（図１２（ａ），図１２（ｂ）参照）。
［高電位電圧ＶＤ２が供給されているとき］
高電位電圧ＶＤ２が供給されるとき、ノードＮ６３の電位は、そのノードＮ６３に接続されたトランジスタＴＮ６２により、高電位電圧ＶＤ２からトランジスタＴＮ６２のしきい値電圧Ｖｔｈｎ低い電位（＝ＶＤ２−Ｖｔｈｎ）となる。同様に、ノードＮ６６の電位は、そのノードＮ６６に接続されたトランジスタＴＮ６３により、高電位電圧ＶＤ２からトランジスタＴＮ６３のしきい値電圧Ｖｔｈｎ低い電位（＝ＶＤ２−Ｖｔｈｎ）となる。
【００９２】
外部端子Ｐ１１に高電位電圧ＶＤ２より高い入力電圧ＶＩ１が印加されると、ノードＮ６３とノードＮ６１の間の寄生キャパシタによる容量結合によって、ノードＮ６３の電位は、上記の電位（＝ＶＤ２−Ｖｔｈｎ）から上昇する。このノードＮ６３は、第３制御回路６４に接続されている。第３制御回路６４は、電源配線ＶＤ２にゲート端子が接続されたトランジスタＴＰ６８及びトランジスタＴＮ６４を含む。このトランジスタＴＰ６８のソース端子はノードＮ６３に接続され、トランジスタＴＮ６４はゲート端子に供給される高電位電圧ＶＤ２に応じてオンしている。したがって、ノードＮ６３の電位が高電位電圧ＶＤ２からトランジスタＴＰ６８のしきい値電圧Ｖｔｈｐ高い電位（＝ＶＤ２＋Ｖｔｈｐ）以上になるとトランジスタＴＰ６８がオンし、ノードＮ６３の電位上昇を抑制する。
【００９３】
高電位電圧ＶＤ２が停止されているとき、第３制御回路６４のトランジスタＴＮ６４はオフしている。したがって、ノードＮ６３の電位上昇は抑制されない。
トランジスタＴＮ６１は、ソース端子における電圧（ノードＮ６０の電位）とゲート端子における電圧（ノードＮ６３の電位）に応じてオフする。
【００９４】
同様に、トランジスタＴＰ６１は、ソース端子における電圧（ノードＮ６０の電位）とゲート端子における電圧（ノードＮ６６の電位）に応じてオフする。トランジスタＴＮ６１，ＴＰ６１がオフすることにより、外部端子Ｐ１１から電源配線ＶＳＳへ電流が流れなくなる。すると、抵抗Ｒ６２の両端子間の電位差（ノードＮ６１とノードＮ６２の間の電位差）が０となり、トランジスタＴＰ６２がオフする。トランジスタＴＰ６３は、ソース端子の電位（ノードＮ６６の電位）が高電位電圧ＶＤ２からトランジスタＴＮ６３のしきい値電圧Ｖｔｈｎ低い電位（＝ＶＤ２−Ｖｔｈｎ）であるため、オフする。
【００９５】
入力電圧ＶＩ１がＬレベルになると、第１制御回路６２は、高電位電圧ＶＤ２を、トランジスタＴＰ６２のバックゲート端子に供給する。同様に、第２制御回路６３は、高電位電圧ＶＤ２をトランジスタＴＰ６２のゲート端子に供給する。このトランジスタＴＰ６２が接続されたノードＮ６３の電位は、上記したように、高電位電圧ＶＤ２からトランジスタＴＮ６２のしきい値電圧Ｖｔｈｎ低い電位（＝ＶＤ２−Ｖｔｈｎ）である。したがって、トランジスタＴＰ６２がオフする。これにより、トランジスタＴＮ６２のドレイン端子が接続された電源配線ＶＤ２から、トランジスタＴＮ６２、ＴＰ６２、抵抗Ｒ６１を介して外部端子Ｐ１１への電流経路の生成を阻止する。
【００９６】
以上記述したように、本実施形態によれば、上記第１実施形態の効果に加え、以下の効果を奏する。
（２−１）切替回路２２は、高電位電圧ＶＤ２が供給されているときにその高電位電圧ＶＤ２に基づいて制御電圧ＶＧＡを生成する。そして、降圧回路６１は、高電位電圧ＶＤ２が供給されているとき、外部端子Ｐ１１と電源配線ＶＳＳの間のトランジスタＴＮ６１，ＴＰ６１をオフする。このように、外部端子Ｐ１１からの流入電流を遮断するため、消費電力を低減することができる。
【００９７】
（別の実施形態）
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態に対し、複数のインタフェース回路を有する半導体装置としてもよい。
【００９８】
たとえば、図６に示すこの半導体装置１００は、複数（図６では６個）の外部端子Ｐ１０１〜Ｐ１０６と、各外部端子Ｐ１０１〜Ｐ１０６に接続されたインタフェース回路１０１〜１０６を有している。
【００９９】
インタフェース回路１０１〜１０４は、入出力回路であり、出力回路５０と入力回路３０とを有している。インタフェース回路１０５，１０６は、入力回路３０を有している。出力回路５０は、外部端子Ｐ１０１〜Ｐ１０４に接続されたノードＮ１０１〜Ｎ１０４に接続されたトランジスタを有している。同様に入力回路３０は、各ノードＮ１０１〜Ｎ１０６に接続されたトランジスタを有している。
【０１００】
また、インタフェース回路１０１は、電圧制御回路２０を有している。電圧制御回路２０は、たとえば図２に示す電圧制御回路２０と同様である。なお、図５に示す電圧制御回路６０と同様の電圧制御回路を有することとしてもよい。
【０１０１】
インタフェース回路１０１は、ダイオードＤ１０１を有している。ダイオードＤ１０１のアノードは、ノードＮ１０１に接続され、ダイオードＤ１０１のカソードは電圧制御回路２０に接続されている。同様に、各インタフェース回路１０２〜１０６は、それぞれダイオードＤ１０２〜Ｄ１０６を有している。ダイオードＤ１０２〜Ｄ１０６のアノードはノードＮ１０２〜Ｎ１０６に接続され、ダイオードＤ１０２〜Ｄ１０６のカソードはインタフェース回路１０１に含まれる電圧制御回路２０に接続されている。
【０１０２】
したがって、電圧制御回路２０は、ノードＮ１０１〜Ｎ１０６における入力電圧のうち、最も高い電圧に基づいて制御電圧ＶＧＡを生成する。この制御電圧ＶＧＡは、インタフェース回路１０１の出力回路５０と入力回路３０に含まれるトランジスタの制御端子に供給される。同様に、制御電圧ＶＧＡは、他のインタフェース回路１０２〜１０４の出力回路５０と入力回路３０に含まれるトランジスタの制御端子に供給される。さらに、制御電圧ＶＧＡは、他のインタフェース回路１０５，１０６の入力回路３０に含まれるトランジスタの制御端子に供給される。
【０１０３】
このような半導体装置１００では、各インタフェース回路１０１〜１０６にそれぞれ電圧制御回路２０を設ける場合と比べ、半導体装置１００のチップ面積の増加を抑制することができる。そして、電圧制御回路は、各ノードＮ１０１〜Ｎ１０６における入力電圧のうち、最も高い電圧、つまり最も早くＨレベルに上昇する入力電圧に基づいて、制御電圧ＶＧＡを生成する。したがって、各インタフェース回路１０１〜１０６に含まれるトランジスタの制御端子に制御電圧ＶＧＡを供給するタイミングが、インタフェース回路１０１〜１０６のそれぞれに電圧制御回路を設ける場合と比べ早くなる場合がある。このため、回路の動作速度のばらつき等による制御電圧ＶＧＡの遅れに起因した、耐圧の確保までの遅れを軽減することが可能となる。
【０１０４】
・上記実施形態では、高電位電圧ＶＤ２に基づいて動作する半導体装置１１，１２（図１参照）とした。これに対し、高電位電圧ＶＤ２に基づいて動作する回路（たとえば上記のインタフェース回路）と、高電位電圧ＶＤ１または他の高電位電圧に基づいて動作する回路とを含む半導体装置としてもよい。そして、高電位電圧ＶＤ２の供給を遮断して半導体装置に含まれる一部の回路を停止させ、消費電力を低減するようにしてもよい。
【符号の説明】
【０１０５】
２０，６０  電圧制御回路
２１，６１  降圧回路
２２  切替回路
Ｎ０１  ノード
ＶＩ１  入力電圧
ＶＩ２  内部電圧
ＶＧＡ  制御電圧
ＶＤ２  高電位電圧（第１電源電圧、第１電源配線）
ＶＳＳ  低電位電圧（第２電源電圧、第２電源配線）
【図１】
2016021638.tif 000003
【図２】
2016021638.tif 000004
【図３】
2016021638.tif 000005
【図４】
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【図５】
2016021638.tif 000007
【図６】
2016021638.tif 000008
【図７】
2016021638.tif 000009
【図８】
2016021638.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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