(57)【要約】【課題】チップサイズを縮小する半導体装置を提供する。【解決手段】本実施形態の半導体装置によれば、コア回路１１と、前記コア回路の周辺に配置され、複数のＩＯセル１２ａと、前記複数のＩＯセルおよび前記コア回路の上部に設けられた配線層と、を具備する。前記ＩＯセルの各々は、第１電源端子と、接地端子と、抵抗２３，５３とコンデンサ２４，５４との第１直列接続体からなるＲＣ遅延回路２５，５５と、ＰＭＯＳトランジスタＰＭ２２，ＰＭ５２と、ＮＭＯＳトランジスタＮＭ２２，ＮＭ５２と、を備え、前記複数のＩＯセルの少なくとも１つにおいて、前記配線層を介して、前記抵抗と前記コンデンサとの接続端子は前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの少なくとも一方のトランジスタのゲートに接続される。【選択図】      図４
2016066673.tif 000002
【特許請求の範囲】
【請求項１】
コア回路と、
前記コア回路の周辺に配置された複数のＩＯセルと、
前記複数のＩＯセルおよび前記コア回路の上部に設けられた配線層と、
を具備し、
前記ＩＯセルの各々は、
電源電圧が供給される第１電源端子と、
接地に接続される接地端子と、
抵抗とコンデンサとの直列接続体からなり、一端が前記第１電源端子に接続され、他端が前記接地端子に接続されたＲＣ遅延回路と、
ＰＭＯＳトランジスタと、
ＮＭＯＳトランジスタと、
を備え、
前記複数のＩＯセルの少なくとも１つにおいて、前記配線層を介して、前記抵抗と前記コンデンサとの接続端子は前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの少なくとも一方のトランジスタのゲートに接続され、
前記少なくとも一方のトランジスタが前記ＰＭＯＳトランジスタである場合、前記ＰＭＯＳトランジスタのソースが前記第１電源端子に接続され、ドレインが前記接地端子に接続され、
前記少なくとも一方のトランジスタが前記ＮＭＯＳトランジスタである場合、前記ＮＭＯＳトランジスタのドレインが前記第１電源端子に接続され、ソースが前記接地端子に接続される
半導体装置。
【請求項２】
前記ＩＯセルの各々は、
前記ＰＭＯＳトランジスタのゲートに出力端が接続された第１バッファと、
前記ＮＭＯＳトランジスタのゲートに出力端が接続された第２バッファと、
をさらに備え、
前記少なくとも一方のトランジスタが前記ＰＭＯＳトランジスタである場合、前記ＰＭＯＳトランジスタのゲートは、前記第１バッファを介して前記接続端子に接続され、
前記少なくとも一方のトランジスタが前記ＮＭＯＳトランジスタである場合、前記ＮＭＯＳトランジスタのゲートは、前記第２バッファを介して前記接続端子に接続される
請求項１に記載の半導体装置。
【請求項３】
前記ＩＯセルの各々と前記コア回路との間に配置され、信号電位を変換するレベルシフタ回路をさらに備える半導体装置。
【請求項４】
コア回路と、
前記コア回路の周辺に配置された複数のＩＯセルと、
前記複数のＩＯセルおよび前記コア回路の上部に設けられた配線層と、
を具備し、
前記複数のＩＯセルの各々は、
電源電圧が供給される電源端子と、
接地に接続される接地端子と、
抵抗とコンデンサとの直列接続体からなり、一端が前記電源端子に接続され、他端が前記接地端子に接続されたＲＣ遅延回路と、
高耐圧型ＰＭＯＳトランジスタと、
高耐圧型ＮＭＯＳトランジスタと、
低耐圧型ＰＭＯＳトランジスタと、
低耐圧型ＮＭＯＳトランジスタと、
を備え、
前記複数のＩＯセルの少なくとも１つが高耐圧型として用いられる場合、前記複数のＩＯセルの少なくとも１つにおいて、前記配線層を介して、前記抵抗と前記コンデンサとの接続端子は前記高耐圧型ＰＭＯＳトランジスタおよび前記高耐圧型ＮＭＯＳトランジスタの少なくとも一方のトランジスタのゲートに接続され、
前記少なくとも一方のトランジスタが前記高耐圧型ＰＭＯＳトランジスタである場合、前記高耐圧型ＰＭＯＳトランジスタのソースが前記電源端子に接続され、ドレインが前記接地端子に接続され、
前記少なくとも一方のトランジスタが前記高耐圧型ＮＭＯＳトランジスタである場合、前記ＮＭＯＳトランジスタのドレインが前記電源端子に接続され、ソースが前記接地端子に接続され、
前記複数のＩＯセルの少なくとも１つが低耐圧型として用いられる場合、前記複数のＩＯセルの少なくとも１つにおいて、前記配線層を介して、前記抵抗と前記コンデンサとの接続端子は前記低耐圧型ＰＭＯＳトランジスタおよび前記低耐圧型ＮＭＯＳトランジスタの少なくとも一方のトランジスタのゲートに接続され、
前記少なくとも一方のトランジスタが前記低耐圧型ＰＭＯＳトランジスタである場合、前記低耐圧型ＰＭＯＳトランジスタのソースが前記電源端子に接続され、ドレインが前記接地端子に接続され、
前記少なくとも一方のトランジスタが前記低耐圧型ＮＭＯＳトランジスタである場合、前記ＮＭＯＳトランジスタのドレインが前記電源端子に接続され、ソースが前記接地端子に接続される
半導体装置。
【請求項５】
コア回路と、
前記コア回路の周辺に配置された複数のＩＯセルと、
前記複数のＩＯセルおよび前記コア回路の上部に設けられた配線層と、
を具備し、
前記複数のＩＯセルの各々は、
電源電圧が供給される第１電源端子と、
前記第１電源端子と異なる電源電圧が供給される第２電源端子と、
接地に接続される接地端子と、
抵抗とコンデンサとの直列接続体からなり、一端が前記第１電源端子または前記第２電源端子に接続され、他端が前記接地端子に接続されたＲＣ遅延回路と、
ＰＭＯＳトランジスタと、
ＮＭＯＳトランジスタと、
を備え、
前記ＲＣ遅延回路の一端が前記第１電源端子に接続される場合、前記複数のＩＯセルの少なくとも１つにおいて、前記配線層を介して、前記抵抗と前記コンデンサとの接続端子は前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの少なくとも一方のトランジスタのゲートに接続され、
前記少なくとも一方のトランジスタが前記ＰＭＯＳトランジスタである場合、前記ＰＭＯＳトランジスタのソースが前記第１電源端子に接続され、ドレインが前記接地端子に接続され、
前記少なくとも一方のトランジスタが前記ＮＭＯＳトランジスタである場合、前記ＮＭＯＳトランジスタのドレインが前記第１電源端子に接続され、ソースが前記接地端子に接続され、
前記ＲＣ遅延回路の一端が前記第２電源端子に接続される場合、前記複数のＩＯセルの少なくとも１つにおいて、前記配線層を介して、前記抵抗と前記コンデンサとの接続端子は前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの少なくとも一方のトランジスタのゲートに接続され、
前記少なくとも一方のトランジスタが前記ＰＭＯＳトランジスタである場合、前記ＰＭＯＳトランジスタのソースが前記第２電源端子に接続され、ドレインが前記接地端子に接続され、
前記少なくとも一方のトランジスタがＮＭＯＳトランジスタである場合、前記ＮＭＯＳトランジスタのドレインが前記第２電源端子に接続され、ソースが前記接地端子に接続される
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の微細化が進むにつれて、半導体装置の内部に搭載される回路のＥＳＤ（Electro Static Discharge）が問題となっている。このようなＥＳＤから半導体装置を保護するためのＥＳＤ保護素子が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４１３２２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＥＳＤ保護素子を有する半導体チップのチップサイズを縮小可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、コア回路と、前記コア回路の周辺に配置され、複数のＩＯセルと、前記複数のＩＯセルおよび前記コア回路の上部に設けられた配線層と、を具備する。前記ＩＯセルの各々は、電源電圧が供給される第１電源端子と、接地に接続される接地端子と、抵抗とコンデンサとの直列接続体からなり、一端が前記第１電源端子に接続され、他端が前記接地端子に接続されたＲＣ遅延回路と、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、を備え、前記複数のＩＯセルの少なくとも１つにおいて、前記配線層を介して、前記抵抗と前記コンデンサとの接続端子は前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの少なくとも一方のトランジスタのゲートに接続され、前記少なくとも一方のトランジスタが前記ＰＭＯＳトランジスタである場合、前記ＰＭＯＳトランジスタのソースが前記第１電源端子に接続され、ドレインが前記接地端子に接続され、ゲートが前記接続端子に接続され、前記少なくとも一方のトランジスタが前記ＮＭＯＳトランジスタである場合、前記ＮＭＯＳトランジスタのドレインが前記第１電源端子に接続され、ソースが前記接地端子に接続され、ゲートが前記接続端子に接続される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置のレイアウトを示す図。
【図２】第１の実施形態に係るＥＳＤ保護素子を配置する方法を模式的に示した図。
【図３】第１の実施形態に係る使用ＩＯセルを示すブロック図。
【図４】第１の実施形態に係るＥＳＤ保護素子を示すブロック図。
【図５】第１の実施形態に係るＥＳＤ保護素子の変形例１を示すブロック図。
【図６】第１の実施形態に係るＥＳＤ保護素子の変形例２を示すブロック図。
【図７】第１の実施形態に係るＥＳＤ保護素子の変形例３を示すブロック図。
【図８】第１の実施形態に係るＥＳＤ保護素子の変形例４を示すブロック図。
【図９】第１の実施形態に係るＥＳＤ保護素子の変形例５を示すブロック図。
【図１０】第２の実施形態に係るＥＳＤ保護素子を配置する方法を模式的に示した図。
【図１１】第２の実施形態に係る使用ＩＯセルを示すブロック図。
【図１２】第２の実施形態に係る低電圧用の場合の使用ＩＯセルを示すブロック図。
【図１３】第２の実施形態に係る高電圧用の場合の使用ＩＯセルを示すブロック図。
【図１４】第２の実施形態に係るＥＳＤ保護素子を示すブロック図。
【図１５】第２の実施形態に係るＥＳＤ保護素子を示すブロック図。
【図１６】第３の実施形態に係るＥＳＤ保護素子を配置する方法を模式的に示した図。
【図１７】第３の実施形態に係る使用ＩＯセルを示すブロック図。
【図１８】第３の実施形態に係るＥＳＤ保護素子を示すブロック図。
【図１９】第３の実施形態に係るＥＳＤ保護素子を示すブロック図。
【図２０】比較例におけるＥＳＤ保護素子を配置する方法を模式的に示した図。
【発明を実施するための形態】
【０００７】
各半導体素子における配線の接続および非接続関係を変えることで種々の半導体装置を形成するストラクチャードアレイデバイスにおいて、ＥＳＤが問題となる。特に、ストラクチャードアレイデバイスにおける半導体チップの周辺部に位置する入力／出力（Input/Output）セル（以下、ＩＯセルと称する）上に加えられたＥＳＤによってもたらされるサージ電圧およびサージ電流に対して耐性が求められる。このため、図２０（ａ）の比較例に示すように、半導体チップの周辺部には予め、ＩＯセルが形成される領域（ＩＯセル領域１２）だけではなく、ＥＳＤ保護素子１００ａが形成される領域（ＥＳＤ専用領域１００）も配置される。
【０００８】
その後、図２０（ｂ）の比較例に示すように、ストラクチャードアレイデバイスでは、ユーザによってＩＯセル領域１２内の使用ＩＯセル１２ａおよび未使用ＩＯセル１２ｂが決定される。そして、使用ＩＯセル１２ａのみがＩＯパッドに接続され、未使用ＩＯセル１２ｂは不要な領域となる。この未使用ＩＯセル１２ｂの不要な領域が存在することで、チップサイズが増大してしまう。
【０００９】
また、図２０（ｂ）に示すように、ユーザによって使用ＩＯセル１２ａおよび未使用ＩＯセル１２ｂが決定されるときに、ＩＯセル領域１２およびＥＳＤ専用領域１００が１個の電源領域からなる複数のバンクＢａｎｋ０〜Ｂａｎｋ６に分けられる。各バンクＢａｎｋには、所定個数のＥＳＤ保護素子１００ａ（例えば１個のＥＳＤ保護素子１００ａ）が必要である。しかし、ＥＳＤ保護素子１００ａ（ＥＳＤ専用領域１００）は、予め任意に配置されるため、各バンクＢａｎｋに過剰なＥＳＤ保護素子１００ａが存在してしまう場合がある。このような過剰なＥＳＤ保護素子１００ａの存在によって、チップサイズが増大してしまう。
【００１０】
上記問題に対し、本実施形態では、ＩＯセル領域１２における未使用ＩＯセル１２ｂの回路構成を配線の接続および非接続関係の変更によってＥＳＤ保護素子１２ｃに変更する。これにより、チップサイズの縮小を図ることができる。
【００１１】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複した説明は、必要に応じて行う。
【００１２】
＜第１の実施形態＞
図１乃至図６を用いて、第１の実施形態に係る半導体装置について説明する。第１の実施形態では、ＩＯセル領域１２における未使用ＩＯセル１２ｂの回路構成を変更して、ＥＳＤ保護素子１２ｃを形成する。これにより、チップサイズの縮小を図ることができる。以下に、第１の実施形態について詳説する。
【００１３】
［第１の実施形態における構成および動作］
図１は、第１の実施形態に係る半導体装置（半導体チップ）のレイアウトを示す図である。
【００１４】
図１に示すように、半導体チップ１０は、コア回路１１、ＩＯセル領域１２、およびこれらの上部に設けられた配線層を備える。
【００１５】
コア回路１１は、半導体チップ１０の中央部に配置される。コア回路１１は、外部と電気的なやり取りを行うＩＯセル領域１２以外の半導体チップにおける内部回路である。
【００１６】
ＩＯセル領域１２は、コア回路１１の周囲を取り囲み、半導体チップ１０の周辺部に配置される。ＩＯセル領域１２は、主にコア回路１１と外部との電気的なやり取りにおける入出力バッファとして機能する。
【００１７】
ＩＯセル領域１２は、使用ＩＯセル１２ａ、未使用ＩＯセル１２ｂ、およびＥＳＤ保護素子１２ｃを含む。使用ＩＯセル１２ａは、コア回路１１と外部との電気的なやり取りにおける入出力バッファとして使用されるセルである。使用ＩＯセル１２ａは、外部と電気的に接続されるパッド（ＩＯパッド）に電気的に接続される。未使用ＩＯセル１２ｂは、コア回路１１と外部との電気的なやり取りにおける入出力バッファとして使用されないセルであり、ＩＯパッドに電気的に接続されない。ＥＳＤ保護素子１２ｃは、ＩＯセル領域１２に生じるＥＳＤからＩＯセル領域１２を保護する。これらの回路構成の詳細については、後述する。
【００１８】
また、ＩＯセル領域１２は、例えばバンクＢａｎｋ１〜Ｂａｎｋ６に分けられる。各バンクＢａｎｋは、１個の電源領域からなる。各バンクＢａｎｋには、所定数のＥＳＤ保護素子１２ｃが必要である。ここでは、各バンクＢａｎｋに、１個のＥＳＤ保護素子１２ｃが配置される。なお、各バンクＢａｎｋに必要なＥＳＤ保護素子１２ｃの個数は、ＥＳＤ保護素子１２ｃが備えるＭＯＳトランジスタ（シャントトランジスタ）のゲート幅によって決まる。
【００１９】
図２は、第１の実施形態に係るＥＳＤ保護素子を配置する方法を模式的に示した図である。
【００２０】
まず、図２（ａ）に示すように、半導体チップ１０の周辺部にＩＯセル領域１２が配置される。ＩＯセル領域１２は複数のセル（スロット）を有し、各セルは配線の書き換えによって使用ＩＯセル１２ａ、未使用ＩＯセル１２ｂ、またはＥＳＤ保護素子１２ｃのいずれにも機能するように各種の半導体素子を有する。
【００２１】
次に、図２（ｂ）に示すように、ＩＯセル領域１２内の各セルが、使用ＩＯセル１２ａまたは未使用ＩＯセル１２ｂに決定される。また、このとき、ＩＯセル領域１２は、１個の電源領域毎に、例えばバンクＢａｎｋ１〜Ｂａｎｋ６に分けられる。
【００２２】
次に、図２（ｃ）に示すように、上層配線の書き換えによって未使用ＩＯセル１２ｂの一部をＥＳＤ保護素子１２ｃに変更する。このとき、各バンクＢａｎｋに所定個のＥＳＤ保護素子１２ｃ（ここでは、１個のＥＳＤ保護素子１２ｃ）が存在するように、配線の書き換えが行われる。
【００２３】
このようにして、ＩＯセル領域１２内に、未使用ＩＯセル１２ｂを削減し、過剰なＥＳＤ保護素子１２ｃを削減しつつ、各バンクＢａｎｋに所定個のＥＳＤ保護素子１２ｃを配置することができる。
【００２４】
図３は、第１の実施形態に係る使用ＩＯセルを示すブロック図である。
【００２５】
図３に示すように、使用ＩＯセル１２ａは、アウトプット回路２０、インプット回路３０、レベルシフタ回路１３、コア回路１１と同一の電源が供給される第１電源端子、アウトプット回路２０およびインプット回路３０へ電源を供給する第２電源端子、および接地端子を備える。
【００２６】
レベルシフタ回路１３は、第１電源端子、第２電源端子、および接地端子で電源供給され、異なる電源境界において、信号電位を変換する機能を有する。
【００２７】
アウトプット回路２０は、電源電圧が供給される電源端子（第２電源端子）、接地に接続される接地端子、バッファ回路２１、ＲＣ遅延回路２５、ＰＭＯＳトランジスタＰＭ２２、およびＮＭＯＳトランジスタＮＭ２２を備える。
【００２８】
バッファ回路２１は、インバータ２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆを含む。インバータ２１ａ，２１ｂ，２１ｃでインバータチェーンが構成され、インバータ２１ｄ，２１ｅ，２１ｆでインバータチェーンが構成される。
【００２９】
インバータ２１ａ，２１ｂ，２１ｃで構成されたインバータチェーンおよびインバータ２１ｄ，２１ｅ，２１ｆで構成されたインバータチェーンは、コア回路１１とＰＭＯＳトランジスタＰＭ２２のゲートおよびＮＭＯＳトランジスタＮＭ２２のゲートとの間にそれぞれ配置される。これらのインバータチェーンは、入力端子がレベルシフタ回路１３を介してコア回路１１に電気的に接続され、出力端子がＰＭＯＳトランジスタＰＭ２２のゲートおよびＮＭＯＳトランジスタＮＭ２２のゲートに電気的に接続される。
【００３０】
より具体的には、インバータ２１ａの入力端子はレベルシフタ回路１３を介してコア回路１１に電気的に接続され、出力端子はインバータ２１ｂの入力端子に電気的に接続される。また、インバータ２１ｂの出力端子は、インバータ２１ｃの入力端子に電気的に接続される。また、インバータ２１ｃの出力端子は、ＰＭＯＳトランジスタＰＭ２２のゲートに電気的に接続される。
【００３１】
一方、インバータ２１ｄの入力端子はレベルシフタ回路１３を介してコア回路１１に電気的に接続され、出力端子はインバータ２１ｅの入力端子に電気的に接続される。また、インバータ２１ｅの出力端子は、インバータ２１ｆの入力端子に電気的に接続される。また、インバータ２１ｆの出力端子は、ＮＭＯＳトランジスタＮＭ２２のゲートに電気的に接続される。
【００３２】
なお、本例において、ＰＭＯＳトランジスタＰＭ２２とＮＭＯＳトランジスタＮＭ２２の立ち上がりをそろえるために、バッファ回路２１は２個のインバータチェーンを含むが、これに限らない。ＰＭＯＳトランジスタＰＭ２２とＮＭＯＳトランジスタＮＭ２２の立ち上がりが問題にならなければ、バッファ回路２１は１個のインバータチェーンを含んでもよい。すなわち、１個のインバータチェーンの出力端子がＰＭＯＳトランジスタＰＮ２２のゲートおよびＮＭＯＳトランジスタＮＭ２２のゲートに電気的に接続される。また、本例において、レベルシフタ回路１３とＰＭＯＳトランジスタＰＭ２２との間、およびレベルシフタ回路１３とＮＭＯＳトランジスタＮＭ２２との間を３段のインバータチェーンで示したが、これに限らず、論理的に等価なさまざまな論理ゲートで構成されてもよい。
【００３３】
ＰＭＯＳトランジスタＰＭ２２のソースは電源端子に電気的に接続され、ドレインはＩＯパッド４０に電気的に接続される。ＮＭＯＳトランジスタＮＭ２２のソースは接地端子に電気的に接続され、ドレインはＩＯパッド４０に電気的に接続される。
【００３４】
ＲＣ遅延回路２５は、抵抗２３とコンデンサ２４との直列接続体からなり、一端が電源端子に電気的に接続され、他端が接地端子に電気的に接続される。より具体的には、抵抗２３の一端は電源端子に電気的に接続され、他端はコンデンサ２４の一端に電気的に接続される。また、コンデンサ２４の他端は接地端子に電気的に接続される。
【００３５】
ＲＣ遅延回路２５の出力端子（抵抗２３の他端とコンデンサ２４の一端との接続点）は、ＰＭＯＳトランジスタＰＭ２２およびＮＭＯＳトランジスタＮＭ２２とは電気的に接続されない。
【００３６】
インプット回路３０は、アウトプット回路２０と同一の電源電圧が供給される電源端子、アウトプット回路２０と同一の接地に接続される接地端子、バッファ回路３１、ＰＭＯＳトランジスタＰＭ３２、およびＮＭＯＳトランジスタＮＭ３２を備える。
【００３７】
バッファ回路３１は、インバータ３１ａ，３１ｂ，３１ｃを含む。インバータ３１ａ，３１ｂ，３１ｃでインバータチェーンが構成される。
【００３８】
インバータ３１ａ，３１ｂ，３１ｃで構成されたインバータチェーンは、コア回路１１とＰＭＯＳトランジスタＰＭ３２のドレインおよびＮＭＯＳトランジスタＮＭ３２のドレインとの間に配置される。このインバータチェーンは、入力端子がＰＭＯＳトランジスタＰＭ３２のドレインおよびＮＭＯＳトランジスタＮＭ３２のドレインに電気的に接続され、出力端子がレベルシフタ回路１３を介してコア回路１１に電気的に接続される。
【００３９】
より具体的には、インバータ３１ａの入力端子はＰＭＯＳトランジスタＰＭ３２のドレインおよびＮＭＯＳトランジスタＮＭ３１のドレインに電気的に接続され、出力端子はインバータ３１ｂの入力端子に電気的に接続される。また、インバータ３１ｂの出力端子は、インバータ３１ｃの入力端子に電気的に接続される。また、インバータ３１ｃの出力端子は、レベルシフタ回路１３を介してコア回路１１に電気的に接続される。  ＰＭＯＳトランジスタＰＭ３２のゲートはＩＯパッド４０に電気的に接続され、ソースは電源端子に電気的に接続され、ドレインはインバータ３１ａの入力端子に電気的に接続される。ＮＭＯＳトランジスタＮＭ２２のゲートはＩＯパッド４０に電気的に接続され、ソースは接地端子に電気的に接続され、ドレインはインバータ３１ａの入力端子に電気的に接続される。
【００４０】
なお、未使用ＩＯセル１２ｂは、特に機能することのないダミー回路である。他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【００４１】
使用ＩＯセル１２ａは、以下のように動作する。
【００４２】
まず、アウトプット動作について説明する。
【００４３】
アウトプット回路２０にレベルシフタ回路１３を介してコア回路１１から‘Ｈ’レベルの信号が入力されると、アウトプット回路２０は‘Ｈ’レベルの信号をＩＯパッド４０に出力する。
【００４４】
より具体的には、インバータ２１ａに‘Ｈ’レベルの信号が入力されると、インバータ２１ａは入力信号を反転して‘Ｌ’レベルの信号を出力し、インバータ２１ｂはインバータ２１ａからの入力信号を反転して‘Ｈ’レベルの信号を出力し、インバータ２１ｃはインバータ２１ｂからの入力信号を反転して‘Ｌ’レベルの信号を出力する。これにより、ＰＭＯＳトランジスタＰＭ２２のゲートに‘Ｌ’レベルの信号が入力され、ＰＭＯＳトランジスタＰＭ２２がオンする。
【００４５】
また、インバータ２１ｄに‘Ｈ’レベルの信号が入力されると、インバータ２１ｄは入力信号を反転して‘Ｌ’レベルの信号を出力し、インバータ２１ｅはインバータ２１ｄからの入力信号を反転して‘Ｈ’レベルの信号を出力し、インバータ２１ｆはインバータ２１ｅからの入力信号を反転して‘Ｌ’レベルの信号を出力する。これにより、ＮＭＯＳトランジスタＮＭ２２のゲートに‘Ｌ’レベルの信号が入力され、ＮＭＯＳトランジスタＮＭ２２がオフする。
【００４６】
その結果、ＰＭＯＳトランジスタＰＭ２２を介して電源端子がＩＯパッド４０に導通するため、アウトプット回路２０は外部（ＩＯパッド４０）に‘Ｈ’レベルの信号を出力する。
【００４７】
一方、アウトプット回路２０にレベルシフタ回路１３を介してコア回路１１から‘Ｌ’レベルの信号が入力されると、ＰＭＯＳトランジスタＰＭ２２がオフし、ＮＭＯＳトランジスタＮＭ２２がオンする。その結果、ＮＭＯＳトランジスタＮＭ２２を介して接地端子がＩＯパッド４０に導通するため、アウトプット回路２０は外部（ＩＯパッド４０）に‘Ｌ’レベルの信号を出力する。
【００４８】
次に、インプット動作について説明する。
【００４９】
インプット回路３０にＩＯパッド４０から‘Ｈ’レベルの信号が入力されると、インプット回路３０は‘Ｈ’レベルの信号をコア回路１１に出力する。
【００５０】
より具体的に、ＰＭＯＳトランジスタＰＭ３２のゲートおよびＮＭＯＳトランジスタＮＭ３２のゲートに‘Ｈ’レベルの信号が入力されると、ＰＭＯＳトランジスタＰＭ３２はオフし、ＮＭＯＳトランジスタＮＭ３２はオンする。これにより、ＮＭＯＳトランジスタＮＭ３２を介して接地端子からインバータ３１ａに‘Ｌ’レベルの信号が入力される。インバータ３１ａに‘Ｌ’レベルの信号が入力されると、インバータ３１ａは入力信号を反転して‘Ｈ’レベルの信号を出力し、インバータ３１ｂはインバータ３１ａからの入力信号を反転して‘Ｌ’レベルの信号を出力し、インバータ３１ｃはインバータ３１ｂからの入力信号を反転して‘Ｈ’レベルの信号を出力する。
【００５１】
その結果、インプット回路３０はレベルシフタ回路１３を介してコア回路１１に‘Ｈ’レベルの信号を出力する。
【００５２】
図４は、第１の実施形態に係るＥＳＤ保護素子を示すブロック図である。
【００５３】
図４に示すように、ＥＳＤ保護素子１２ｃは、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）のアウトプット回路２０の回路構成を配線書き換えしたアウトプット変更回路５０、インプット回路３０の回路構成を配線書き換えしたインプット変更回路６０、コア回路１１と同一の電源が供給される第１電源端子、同一Ｂａｎｋに属するＩＯセルの第２電源端子と配線で接続される電源端子、および同一Ｂａｎｋに属するＩＯセルの接地端子と配線で接続される接地端子を備える。このため、ＥＳＤ保護素子１２ｃは、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）と同様の半導体素子を有する。また、ＥＳＤ保護素子１２ｃにおける各半導体素子は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）における各半導体素子と同様の配置を有する。
【００５４】
アウトプット変更回路５０は、電源電圧が供給される電源端子（第２電源端子）、接地に接続される接続される接地端子、バッファ回路５１、ＲＣ遅延回路５５、ＰＭＯＳトランジスタＰＭ５２、およびＮＭＯＳトランジスタＮＭ５２を備える。
【００５５】
バッファ回路５１は、インバータ５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆを含む。インバータ５１ｄ，５１ｅ，５１ｆでインバータチェーンが構成される。
【００５６】
インバータ５１ｄ，５１ｅ，５１ｆで構成されたインバータチェーンは、ＲＣ遅延回路５５とＮＭＯＳトランジスタＮＭ５２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【００５７】
より具体的には、インバータ５１ｄの入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子はインバータ５１ｅの入力端子に電気的に接続される。また、インバータ５１ｅの出力端子は、インバータ５１ｆの入力端子に電気的に接続される。また、インバータ５１ｆの出力端子は、ＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【００５８】
ＮＭＯＳトランジスタＮＭ５２のソースは接地端子に電気的に接続され、ドレインは電源端子に電気的に接続される。本例では、ＮＭＯＳトランジスタＮＭ５２がシャントトランジスタとして機能する。
【００５９】
ＲＣ遅延回路５５は、抵抗５３とコンデンサ５４との直列接続体からなり、一端が電源端子に電気的に接続され、他端が接地端子に電気的に接続される。より具体的には、抵抗５３の一端は電源端子に電気的に接続され、他端はコンデンサ５４の一端に電気的に接続される。また、コンデンサ５４の他端は接地端子に電気的に接続される。
【００６０】
ＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）は、インバータ５１ｄ，５１ｅ，５１ｆで構成されたインバータチェーンを介してＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【００６１】
なお、インバータチェーンは、３個のインバータ５１ｄ，５１ｅ，５１ｆで構成されることに限らない。定常状態においてＮＭＯＳトランジスタＮＭ５２のゲートが‘Ｌ’レベルであるために、インバータチェーンは、奇数個のインバータ、もしくはそれと等価な論理ゲートによって構成されればよい。
【００６２】
インバータ５１ａ，５１ｂ，５１ｃ、およびＰＭＯＳトランジスタＰＭ５２は、特に機能することのないダミー素子である。このため、インバータ５１ａ，５１ｂ，５１ｃ、およびＰＭＯＳトランジスタＰＭ５２は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【００６３】
インプット変更回路６０は、アウトプット変更回路５０と同一の電源電圧が供給される電源端子、アウトプット変更回路５０と同一の接地に接続される接地端子、バッファ回路６１、ＰＭＯＳトランジスタＰＭ６２、およびＮＭＯＳトランジスタＮＭ６２を備える。
【００６４】
インプット変更回路６０は、特に機能することのないダミー素子である。このため、インプット変更回路６０におけるインバータ６１ａ，６１ｂ，６１ｃ、ＰＭＯＳトランジスタＰＭ６２、およびＮＭＯＳトランジスタＮＭ６２は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【００６５】
ＥＳＤ保護素子１２ｃは、以下のように動作する。
【００６６】
定常状態において、ＲＣ遅延回路から‘Ｈ’レベルの信号が出力される。これにより、インバータ５１ｄに‘Ｈ’レベルの信号が入力されると、インバータ５１ｄは入力信号を反転して‘Ｌ’レベルの信号を出力し、インバータ５１ｅはインバータ５１ｄからの入力信号を反転して‘Ｈ’レベルの信号を出力し、インバータ５１ｆはインバータ５１ｅからの入力信号を反転して‘Ｌ’レベルの信号を出力する。その結果、ＮＭＯＳトランジスタＮＭ５２（シャントトランジスタ）はオフし、ＥＳＤ保護素子１２ｃは動作しない。
【００６７】
一方、電源端子に高速な立ち上がり時間を持つＥＳＤサージ電圧が入った場合、ＲＣ遅延回路５５は、抵抗５３を介してコンデンサ５４が充電されるまで抵抗値と容量値の積で決まる時定数を要する。このため、ＲＣ遅延回路５５の出力がインバータ５１ｄの閾値電圧を超えるまでの期間、インバータ５１ｄは‘Ｈ’レベルの信号を出力する。したがって、インバータ５１ｅはインバータ５１ｄからの入力信号を反転して‘Ｌ’レベルの信号を出力し、インバータ５１ｆはインバータ５１ｅからの入力信号を反転して‘Ｈ’レベルの信号を出力する。その結果、ＮＭＯＳトランジスタＮＭ５２はオンし、電源端子から接地端子へサージ電流が放電される。このように、ＥＳＤ保護素子１２ｃは、電源端子に印加されたサージ電圧の立ち上がりエッジを検出し、抵抗値と容量値の積で決まる程度の期間、ＮＭＯＳトランジスタＮＭ５２をオンすることで放電動作を行う。
【００６８】
［第１の実施形態における効果］
第１の実施形態によれば、ＩＯセル領域１２における未使用ＩＯセル１２ｂの回路構成を配線書き換えによって変更して、ＥＳＤ保護素子１２ｃを形成する。これにより、未使用ＩＯセル１２ｂによる不要な領域を削減することができる。また、各バンクＢａｎｋに所定数のＥＳＤ保護素子１２ｃを形成し、過剰なＥＳＤ保護素子１２ｃを削減することができる。これらの結果、チップサイズの縮小を図ることができる。
【００６９】
［変形例］
図５乃至図９は、第１の実施形態に係るＥＳＤ保護素子の変形例１〜５を示すブロック図である。なお、図５乃至図９において、インプット変更回路６０は省略するが、実質的な構成に違いはない。また、変形例においては、主に上記第１の実施形態と異なる点について説明する。
【００７０】
図５に示すように、変形例１におけるＥＳＤ保護素子１２ｃでは、インバータ５１ｂ，５１ｃでインバータチェーンが構成され、ＰＭＯＳトランジスタＰＭ５２がシャントトランジスタとして機能する。
【００７１】
インバータ５１ｂ，５１ｃで構成されたインバータチェーンは、ＲＣ遅延回路５５とＰＭＯＳトランジスタＰＭ５２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＰＭＯＳトランジスタＰＭ５２のゲートに電気的に接続される。
【００７２】
より具体的には、インバータ５１ｂの入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子はインバータ５１ｃの入力端子に電気的に接続される。また、インバータ５１ｃの出力端子は、ＰＭＯＳトランジスタＰＭ５２のゲートに電気的に接続される。
【００７３】
なお、インバータチェーンは、２個のインバータ５１ｂ，５１ｃで構成されることに限らない。定常状態においてＰＭＯＳトランジスタＰＭ５２のゲートが‘Ｈ’レベルであるために、インバータチェーンは、偶数個のインバータ、もしくはそれと等価な論理ゲートによって構成されればよい。また、インバータは配置されず、ＲＣ遅延回路５５の出力端子とＰＭＯＳトランジスタＰＭ５２のゲートとが直接電気的に接続されてもよい。
【００７４】
インバータ５１ａ，５１ｄ，５１ｅ，５１ｆ、およびＮＭＯＳトランジスタＮＭ５２は、特に機能することのないダミー素子である。このため、インバータ５１ａ，５１ｄ，５１ｅ，５１ｆ、およびＮＭＯＳトランジスタＮＭ５２は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【００７５】
図６に示すように、変形例２におけるＥＳＤ保護素子１２ｃでは、インバータ５１ｂ，５１ｃでインバータチェーンが構成され、インバータ５１ｄ，５１ｅ，５１ｆでインバータチェーンが構成される。本例では、ＮＭＯＳトランジスタＮＭ５２およびＰＭＯＳトランジスタＰＭ５２がシャントトランジスタとして機能する。
【００７６】
インバータ５１ｂ，５１ｃで構成されたインバータチェーンはＲＣ遅延回路５５とＰＭＯＳトランジスタＰＭ５２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＰＭＯＳトランジスタＰＭ５２のゲートに電気的に接続される。
【００７７】
より具体的には、インバータ５１ｂの入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子はインバータ５１ｃの入力端子に電気的に接続される。また、インバータ５１ｃの出力端子は、ＰＭＯＳトランジスタＰＭ５２のゲートに電気的に接続される。
【００７８】
インバータ５１ｄ，５１ｅ，５１ｆで構成されたインバータチェーンは、ＲＣ遅延回路５５とＮＭＯＳトランジスタＮＭ５２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【００７９】
より具体的には、インバータ５１ｄの入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子はインバータ５１ｅの入力端子に電気的に接続される。また、インバータ５１ｅの出力端子は、インバータ５１ｆの入力端子に電気的に接続される。また、インバータ５１ｆの出力端子は、ＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【００８０】
インバータ５１ａは、特に機能することのないダミー素子である。このため、インバータ５１ａは、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【００８１】
図７に示すように、変形例３におけるＥＳＤ保護素子１２ｃでは、ＲＣ遅延回路５５を構成する抵抗５３とコンデンサ５４との接続関係が上記第１の実施形態に対して反対である。また、本例では、インバータ５１ｅ，５１ｆでインバータチェーンが構成される。また、本例では、ＮＭＯＳトランジスタＮＭ５２がシャントトランジスタとして機能する。
【００８２】
インバータ５１ｅ，５１ｆで構成されたインバータチェーンは、ＲＣ遅延回路５５とＮＭＯＳトランジスタＮＭ５２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【００８３】
より具体的には、インバータ５１ｅの入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子はインバータ５１ｆの入力端子に電気的に接続される。また、インバータ５１ｆの出力端子は、ＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【００８４】
ＲＣ遅延回路５５は、抵抗５３とコンデンサ５４との直列接続体からなり、一端が電源端子に電気的に接続され、他端が接地端子に電気的に接続される。より具体的には、抵抗５３の一端は接地端子に電気的に接続され、他端はコンデンサ５４の一端に電気的に接続される。また、コンデンサ５４の他端は接地端子に電気的に接続される。
【００８５】
なお、インバータチェーンは、２個のインバータ５１ｅ，５１ｆで構成されることに限らない。定常状態においてＮＭＯＳトランジスタＮＭ５２のゲートが‘Ｌ’レベルであるために、インバータチェーンは、偶数個のインバータ、もしくはそれと等価な論理ゲートによって構成されればよい。また、インバータは配置されず、ＲＣ遅延回路５５の出力端子とＮＭＯＳトランジスタＮＭ５２のゲートとが直接電気的に接続されてもよい。
【００８６】
インバータ５１ａ，５１ｂ，５１ｃ，５１ｄ、およびＰＭＯＳトランジスタＰＭ５２は、特に機能することのないダミー素子である。このため、インバータ５１ａ，５１ｂ，５１ｃ，５１ｄ、およびＰＭＯＳトランジスタＰＭ５２は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【００８７】
図８に示すように、変形例４におけるＥＳＤ保護素子１２ｃでは、ＲＣ遅延回路５５を構成する抵抗５３とコンデンサ５４との接続関係が上記第１の実施形態に対して反対である。本例では、インバータ５１ａ，５１ｂ，５１ｃでインバータチェーンが構成される。また、本例では、ＰＭＯＳトランジスタＰＭ５２がシャントトランジスタとして機能する。
【００８８】
インバータ５１ａ，５１ｂ，５１ｃで構成されたインバータチェーンは、ＲＣ遅延回路５５とＰＭＯＳトランジスタＰＭ５２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＰＭＯＳトランジスタＰＭ５２のゲートに電気的に接続される。
【００８９】
より具体的には、インバータ５１ａの入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子はインバータ５１ｂの入力端子に電気的に接続される。また、インバータ５１ｂの出力端子は、インバータ５１ｃの入力端子に電気的に接続される。インバータ５１ｃの出力端子は、ＰＭＯＳトランジスタＰＭ５２のゲートに電気的に接続される。
【００９０】
ＲＣ遅延回路５５は、抵抗５３とコンデンサ５４との直列接続体からなり、一端が電源端子に電気的に接続され、他端が接地端子に電気的に接続される。より具体的には、抵抗５３の一端は接地端子に電気的に接続され、他端はコンデンサ５４の一端に電気的に接続される。また、コンデンサ５４の他端は接地端子に電気的に接続される。
【００９１】
なお、インバータチェーンは、３個のインバータ５１ａ，５１ｂ，５１ｃで構成されることに限らない。定常状態においてＰＭＯＳトランジスタＰＭ５２のゲートが‘Ｈ’レベルであるために、インバータチェーンは、奇数個のインバータ、もしくはそれと等価な論理ゲートによって構成されればよい。
【００９２】
インバータ５１ｄ，５１ｅ，５１ｆ、およびＮＭＯＳトランジスタＮＭ５２は、特に機能することのないダミー素子である。このため、インバータ５１ｄ，５１ｅ，５１ｆ、およびＮＭＯＳトランジスタＮＭ５２は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【００９３】
図９に示すように、変形例５におけるＥＳＤ保護素子１２ｃでは、ＲＣ遅延回路５５を構成する抵抗５３とコンデンサ５４との接続関係が上記第１の実施形態に対して反対である。本例では、インバータ５１ａ，５１ｂ，５１ｃでインバータチェーンが構成され、インバータ５１ｅ，５１ｆでインバータチェーンが構成される。また、本例では、ＮＭＯＳトランジスタＮＭ５２およびＰＭＯＳトランジスタＰＭ５２がシャントトランジスタとして機能する。
【００９４】
インバータ５１ａ，５１ｂ，５１ｃで構成されたインバータチェーンはＲＣ遅延回路５５とＰＭＯＳトランジスタＰＭ５２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＰＭＯＳトランジスタＰＭ５２のゲートに電気的に接続される。
【００９５】
より具体的には、インバータ５１ａの入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子はインバータ５１ｂの入力端子に電気的に接続される。また、インバータ５１ｂの出力端子は、インバータ５１ｃの入力端子に電気的に接続される。インバータ５１ｃの出力端子は、ＰＭＯＳトランジスタＰＭ５２のゲートに電気的に接続される。
【００９６】
インバータ５１ｅ，５１ｆで構成されたインバータチェーンは、ＲＣ遅延回路５５とＮＭＯＳトランジスタＮＭ５２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【００９７】
より具体的には、インバータ５１ｅの入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子はインバータ５１ｆの入力端子に電気的に接続される。また、インバータ５１ｆの出力端子は、ＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【００９８】
ＲＣ遅延回路５５は、抵抗５３とコンデンサ５４との直列接続体からなり、一端が電源端子に電気的に接続され、他端が接地端子に電気的に接続される。より具体的には、抵抗５３の一端は接地端子に電気的に接続され、他端はコンデンサ５４の一端に電気的に接続される。また、コンデンサ５４の他端は接地端子に電気的に接続される。
【００９９】
なお、インバータチェーンは、２個のインバータ５１ｅ，５１ｆで構成されることに限らない。定常状態においてＮＭＯＳトランジスタＮＭ５２のゲートが‘Ｌ’レベルであるために、インバータチェーンは、偶数個のインバータ、もしくはそれと等価な論理ゲートによって構成されればよい。また、インバータは配置されず、ＲＣ遅延回路５５の出力端子とＮＭＯＳトランジスタＮＭ５２のゲートとが直接電気的に接続されてもよい。
【０１００】
また、インバータチェーンは、３個のインバータ５１ａ，５１ｂ，５１ｃで構成されることに限らない。定常状態においてＰＭＯＳトランジスタＰＭ５２のゲートが‘Ｈ’レベルであるために、インバータチェーンは、奇数個のインバータ、もしくはそれと等価な論理ゲートによって構成されればよい。
【０１０１】
インバータ５１ｄは、特に機能することのないダミー素子である。このため、インバータ５１ｄは、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【０１０２】
＜第２の実施形態＞
図１０乃至図１５を用いて、第２の実施形態に係る半導体装置について説明する。第２の実施形態では、使用ＩＯセル１２ａおよびＥＳＤ保護素子１２ｃが高電圧用および低電圧用の回路構成を有する。これにより、使用ＩＯセル１２ａおよびＥＳＤ保護素子１２ｃの耐圧を高電圧用または低電圧用で使い分けることができる。以下に、第２の実施形態について詳説する。
【０１０３】
なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１０４】
［第２の実施形態における構成］
図１０は、第２の実施形態に係るＥＳＤ保護素子を配置する方法を模式的に示した図である。
【０１０５】
まず、図１０（ａ）に示すように、半導体チップ１０の周辺部にＩＯセル領域１２が配置される。ＩＯセル領域１２は複数のセル（スロット）を有し、各セルは配線の書き換えによって使用ＩＯセル１２ａ、未使用ＩＯセル１２ｂ、またはＥＳＤ保護素子１２ｃのいずれにも機能するように各種の半導体素子を有する。
【０１０６】
次に、図１０（ｂ）に示すように、ＩＯセル領域１２内の各セルが、使用ＩＯセル１２ａまたは未使用ＩＯセル１２ｂに決定される。さらに、使用ＩＯセル１２ａは、高電圧用使用ＩＯセル１２ａ＿１および低電圧用使用ＩＯセル１２ａ＿２に使い分けられる。また、このとき、ＩＯセル領域１２は、１個の電源領域毎に、例えばバンクＢａｎｋ１〜Ｂａｎｋ６に分けられる。
【０１０７】
次に、図１０（ｃ）に示すように、上層配線の書き換えによって未使用ＩＯセル１２ｂの一部をＥＳＤ保護素子１２ｃに変更する。さらに、ＥＳＤ保護素子１２ｃは、高電圧用ＥＳＤ保護素子１２ｃ＿１および低電圧用ＥＳＤ保護素子１２ｃ＿２に使い分けられる。このとき、各バンクＢａｎｋに所定個のＥＳＤ保護素子１２ｃ（ここでは、１個のＥＳＤ保護素子１２ｃ）が存在するように、配線の書き換えが行われる。
【０１０８】
このようにして、ＩＯセル領域１２内に、未使用ＩＯセル１２ｂを削減し、過剰なＥＳＤ保護素子１２ｃを削減しつつ、各バンクＢａｎｋに所定個のＥＳＤ保護素子１２ｃを配置することができる。
【０１０９】
図１１は、第２の実施形態に係る使用ＩＯセルを示すブロック図である。図１２は第２の実施形態に係る低電圧用の場合の使用ＩＯセルを示すブロック図であり、図１３は第２の実施形態に係る高電圧用の場合の使用ＩＯセルを示すブロック図である。なお、ここでは、インプット回路は省略している。
【０１１０】
図１１に示すように、第２の実施形態における使用ＩＯセル１２ａは、アウトプット回路２０、レベルシフタ回路１３、コア回路１１と同一の電源が供給される第１電源端子、アウトプット回路２０へ電源を供給する第２電源端子、および接地端子を備える。
【０１１１】
アウトプット回路２０は、ＲＣ遅延回路２５、高耐圧型バッファ回路２１＿１、高耐圧型ＰＭＯＳトランジスタＰＭ２２＿１、高耐圧型ＮＭＯＳトランジスタＮＭ２２＿１、低耐圧型バッファ回路２１＿２、低耐圧型ＰＭＯＳトランジスタＰＭ２２＿２、および低耐圧型ＮＭＯＳトランジスタＮＭ２２＿２を備える。
【０１１２】
高耐圧型バッファ回路２１＿１は、高耐圧型インバータ２１ａ＿１，２１ｂ＿１，２１ｃ＿１，２１ｄ＿１，２１ｅ＿１，２１ｆ＿１を含む。高耐圧型インバータ２１ａ＿１，２１ｂ＿１，２１ｃ＿１でインバータチェーンが構成され、高耐圧型インバータ２１ｄ＿１，２１ｅ＿１，２１ｆ＿１でインバータチェーンが構成される。
【０１１３】
高耐圧型インバータ２１ａ＿１，２１ｂ＿１，２１ｃ＿１で構成されたインバータチェーンおよび高耐圧型インバータ２１ｄ＿１，２１ｅ＿１，２１ｆ＿１で構成されたインバータチェーンは、コア回路１１と高耐圧型ＰＭＯＳトランジスタＰＭ２２＿１のゲートおよび高耐圧型ＮＭＯＳトランジスタＮＭ２２＿１のゲートとの間にそれぞれ配置される。これらのインバータチェーンは、高電圧用使用ＩＯセル１２ａ＿１として用いられる場合において、入力端子がレベルシフタ回路１３を介してコア回路１１に電気的に接続され、出力端子が高耐圧型ＰＭＯＳトランジスタＰＭ２２＿１のゲートおよび高耐圧型ＮＭＯＳトランジスタＮＭ２２＿１のゲートにそれぞれ電気的に接続される。
【０１１４】
より具体的には、図１２に示すように、高電圧用使用ＩＯセル１２ａ＿１として用いられる場合、高耐圧型インバータ２１ａ＿１の入力端子はレベルシフタ回路１３を介してコア回路１１に電気的に接続され、出力端子は高耐圧型インバータ２１ｂ＿１の入力端子に電気的に接続される。また、高耐圧型インバータ２１ｂ＿１の出力端子は、高耐圧型インバータ２１ｃ＿１の入力端子に電気的に接続される。また、高耐圧型インバータ２１ｃ＿１の出力端子は、高耐圧型ＰＭＯＳトランジスタＰＭ２２＿１のゲートに電気的に接続される。
【０１１５】
一方、高電圧用使用ＩＯセル１２ａ＿１として用いられる場合、高耐圧型インバータ２１ｄ＿１の入力端子はレベルシフタ回路１３を介してコア回路１１に電気的に接続され、出力端子は高耐圧型インバータ２１ｅ＿１の入力端子に電気的に接続される。また、高耐圧型インバータ２１ｅ＿１の出力端子は、高耐圧型インバータ２１ｆ＿１の入力端子に電気的に接続される。また、高耐圧型インバータ２１ｆ＿１の出力端子は、高耐圧型ＮＭＯＳトランジスタＮＭ２２＿１のゲートに電気的に接続される。
【０１１６】
高耐圧型ＰＭＯＳトランジスタＰＭ２２＿１のソースは電源端子に電気的に接続され、ドレインはＩＯパッド４０に電気的に接続される。高耐圧型ＮＭＯＳトランジスタＮＭ２２＿１のソースは接地端子に電気的に接続され、ドレインはＩＯパッド４０に電気的に接続される。
【０１１７】
低耐圧型バッファ回路２１＿２は、低耐圧型インバータ２１ａ＿２，２１ｂ＿２，２１ｃ＿２，２１ｄ＿２，２１ｅ＿２，２１ｆ＿２を含む。低耐圧型インバータ２１ａ＿２，２１ｂ＿２，２１ｃ＿２でインバータチェーンが構成され、低耐圧型インバータ２１ｄ＿２，２１ｅ＿２，２１ｆ＿２でインバータチェーンが構成される。
【０１１８】
低耐圧型インバータ２１ａ＿２，２１ｂ＿２，２１ｃ＿２で構成されたインバータチェーンおよび低耐圧型インバータ２１ｄ＿２，２１ｅ＿２，２１ｆ＿２で構成されたインバータチェーンは、コア回路１１と低耐圧型ＰＭＯＳトランジスタＰＭ２２＿２のゲートおよび低耐圧型ＮＭＯＳトランジスタＮＭ２２＿２のゲートとの間に配置される。これらのインバータチェーンは、低電圧用使用ＩＯセル１２ａ＿２として用いられる場合において、入力端子がレベルシフタ回路１３を介してコア回路１１に電気的に接続され、出力端子が低耐圧型ＰＭＯＳトランジスタＰＭ２２＿２のゲートおよび低耐圧型ＮＭＯＳトランジスタＮＭ２２＿２のゲートにそれぞれ電気的に接続される。
【０１１９】
より具体的には、図１３に示すように、低電圧用使用ＩＯセル１２ａ＿２として用いられる場合、低耐圧型インバータ２１ａ＿２の入力端子はレベルシフタ回路１３を介してコア回路１１に電気的に接続され、出力端子は低耐圧型インバータ２１ｂ＿２の入力端子に電気的に接続される。また、低耐圧型インバータ２１ｂ＿２の出力端子は、低耐圧型インバータ２１ｃ＿２の入力端子に電気的に接続される。また、低耐圧型インバータ２１ｃ＿２の出力端子は、低耐圧型ＰＭＯＳトランジスタＰＭ２２＿２のゲートに電気的に接続される。
【０１２０】
一方、低電圧用使用ＩＯセル１２ａ＿２として用いられる場合、低耐圧型インバータ２１ｄ＿２の入力端子はレベルシフタ回路１３を介してコア回路１１に電気的に接続され、出力端子は低耐圧型インバータ２１ｅ＿２の入力端子に電気的に接続される。また、低耐圧型インバータ２１ｅ＿２の出力端子は、低耐圧型インバータ２１ｆ＿２の入力端子に電気的に接続される。また、低耐圧型インバータ２１ｆ＿２の出力端子は、低耐圧型ＮＭＯＳトランジスタＮＭ２２＿２のゲートに電気的に接続される。
【０１２１】
低耐圧型ＰＭＯＳトランジスタＰＭ２２＿２のソースは電源端子に電気的に接続され、ドレインはＩＯパッド４０に電気的に接続される。低耐圧型ＮＭＯＳトランジスタＮＭ２２＿２のソースは接地端子に電気的に接続され、ドレインはＩＯパッド４０に電気的に接続される。
【０１２２】
ＲＣ遅延回路２５は、抵抗２３とコンデンサ２４との直列接続体からなり、一端が電源端子に電気的に接続され、他端が接地端子に電気的に接続される。より具体的には、抵抗２３の一端は電源端子に電気的に接続され、他端はコンデンサ２４の一端に電気的に接続される。また、コンデンサの他端は接地端子に電気的に接続される。
【０１２３】
ＲＣ遅延回路２５の出力端子（抵抗２３の他端とコンデンサ２４の一端との接続点）は、高耐圧型ＰＭＯＳトランジスタＰＭ２２＿１および高耐圧型ＮＭＯＳトランジスタＮＭ２２＿１とは電気的に接続されない。また、ＲＣ遅延回路２５の出力端子は、低耐圧型ＰＭＯＳトランジスタＰＭ２２＿２および低耐圧型ＮＭＯＳトランジスタＮＭ２２＿２とは電気的に接続されない。
【０１２４】
なお、高電圧用使用ＩＯセル１２ａ＿１として用いられる場合、低耐圧型バッファ２１＿２、低耐圧型ＰＭＯＳトランジスタＰＭ２２＿２、および低耐圧型ＮＭＯＳトランジスタＮＭ２２＿２は、特に機能することのないダミー素子である。このため、低耐圧型バッファ２１＿２、低耐圧型ＰＭＯＳトランジスタＰＭ２２＿２、および低耐圧型ＮＭＯＳトランジスタＮＭ２２＿２は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【０１２５】
また、低電圧用使用ＩＯセル１２ａ＿２として用いられる場合、高耐圧型バッファ２１＿１、高耐圧型ＰＭＯＳトランジスタＰＭ２２＿１、および高耐圧型ＮＭＯＳトランジスタＮＭ２２＿１は、特に機能することのないダミー素子である。このため、高耐圧型バッファ２１＿１、高耐圧型ＰＭＯＳトランジスタＰＭ２２＿１、および高耐圧型ＮＭＯＳトランジスタＮＭ２２＿１は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【０１２６】
図１４は、第２の実施形態に係るＥＳＤ保護素子を示すブロック図である。なお、図１４では、インプット回路は省略している。また、図１４では、ＥＳＤ保護素子１２ｃが高電圧用ＥＳＤ保護素子１２ｃ＿１として用いられる場合の接続を示している。
【０１２７】
図１４に示すように、高電圧用ＥＳＤ保護素子１２ｃ＿１は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）のアウトプット回路２０の回路構成を配線書き換えしたアウトプット変更回路５０を備える。このため、高電圧用ＥＳＤ保護素子１２ｃ＿１は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）と同様の半導体素子を有する。また、高電圧用ＥＳＤ保護素子１２ｃ＿１における各半導体素子は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）における各半導体素子と同様の配置を有する。
【０１２８】
高電圧用ＥＳＤ保護素子１２ｃ＿１（アウトプット変更回路５０）は、レベルシフタ回路１３、同一Ｂａｎｋに属するＩＯセルの第２電源端子と配線で接続される電源端子、同一Ｂａｎｋに属するＩＯセルの接地端子と配線で接続される接地端子、ＲＣ遅延回路５５、高耐圧型バッファ回路５１＿１、高耐圧型ＰＭＯＳトランジスタＰＭ５２＿１、高耐圧型ＮＭＯＳトランジスタＮＭ５２＿１、低耐圧型バッファ回路５１＿２、低耐圧型ＰＭＯＳトランジスタＰＭ５２＿２、および低耐圧型ＮＭＯＳトランジスタＮＭ５２＿２を備える。
【０１２９】
高耐圧型バッファ回路５１＿１は、高耐圧型インバータ５１ａ＿１，５１ｂ＿１，５１ｃ＿１，５１ｄ＿１，５１ｅ＿１，５１ｆ＿１を含む。高耐圧型インバータ５１ｄ＿１，５１ｅ＿１，５１ｆ＿１でインバータチェーンが構成される。
【０１３０】
高耐圧型インバータ５１ｄ＿１，５１ｅ＿１，５１ｆ＿１で構成されたインバータチェーンは、ＲＣ遅延回路５５と高耐圧型ＮＭＯＳトランジスタＮＭ５２＿１のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【０１３１】
より具体的には、高耐圧型インバータ５１ｄ＿１の入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子は高耐圧型インバータ５１ｅ＿１の入力端子に電気的に接続される。また、高耐圧型インバータ５１ｅ＿１の出力端子は、高耐圧型インバータ５１ｆ＿１の入力端子に電気的に接続される。また、高耐圧型インバータ５１ｆの出力端子は、高耐圧型ＮＭＯＳトランジスタＮＭ５２＿１のゲートに電気的に接続される。
【０１３２】
高耐圧型ＮＭＯＳトランジスタＮＭ５２＿１のソースは接地端子に電気的に接続され、ドレインは電源端子に電気的に接続される。本例では、高耐圧型ＮＭＯＳトランジスタＮＭ５２＿１がシャントトランジスタとして機能する。
【０１３３】
ＲＣ遅延回路５５は、抵抗５３とコンデンサ５４との直列接続体からなり、一端が電源端子に電気的に接続され、他端が接地端子に電気的に接続される。より具体的には、抵抗５３の一端は電源端子に電気的に接続され、他端はコンデンサ５４の一端に電気的に接続される。また、コンデンサの他端は接地端子に電気的に接続される。
【０１３４】
ＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）は、高耐圧型インバータ５１ｄ＿１，５１ｅ＿１，５１ｆ＿１で構成されたインバータチェーンを介して高耐圧型ＮＭＯＳトランジスタＮＭ５２＿１のゲートに電気的に接続される。
【０１３５】
なお、インバータチェーンは、３個の高耐圧型インバータ５１ｄ＿１，５１ｅ＿１，５１ｆ＿１で構成されることに限らない。定常状態において高耐圧型ＮＭＯＳトランジスタＮＭ５２＿１のゲートが‘Ｌ’レベルであるために、インバータチェーンは、奇数個の高耐圧型インバータ、もしくはそれと等価な論理ゲートによって構成されればよい。
【０１３６】
高耐圧型インバータ５１ａ＿１，５１ｂ＿１，５１ｃ＿１、および高耐圧型ＰＭＯＳトランジスタＰＭ５２＿１は、特に機能することのないダミー素子である。このため、高耐圧型インバータ５１ａ＿１，５１ｂ＿１，５１ｃ＿１、および高耐圧型ＰＭＯＳトランジスタＰＭ５２＿１は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【０１３７】
また、ＥＳＤ保護素子１２ｃが高電圧用ＥＳＤ保護素子１２ｃ＿１として用いられる場合、低耐圧型バッファ回路５１＿２、低耐圧型ＰＭＯＳトランジスタＰＭ５２＿２、および低耐圧型ＰＭＯＳトランジスタＰＭ５２＿２は、特に機能することのないダミー素子である。このため、低耐圧型インバータ５１ａ＿２，５１ｂ＿２，５１ｃ＿２，５１ｄ＿２，５１ｅ＿２，５１ｆ＿２、低耐圧型ＰＭＯＳトランジスタＰＭ５２＿２、および低耐圧型ＰＭＯＳトランジスタＰＭ５２＿２は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【０１３８】
図１５は、第２の実施形態に係るＥＳＤ保護素子を示すブロック図である。なお、図１５では、インプット回路は省略している。また、図１５では、ＥＳＤ保護素子１２ｃが低電圧用ＥＳＤ保護素子１２ｃ＿２として用いられる場合の接続を示している。
【０１３９】
図１５に示すように、低電圧用ＥＳＤ保護素子１２ｃ＿２は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）のアウトプット回路２０の回路構成を配線書き換えしたアウトプット変更回路５０を備える。このため、低電圧用ＥＳＤ保護素子１２ｃ＿２は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）と同様の半導体素子を有する。また、低電圧用ＥＳＤ保護素子１２ｃ＿２における各半導体素子は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）における各半導体素子と同様の配置を有する。
【０１４０】
低耐圧型バッファ回路５１＿２は、低耐圧型インバータ５１ａ＿２，５１ｂ＿２，５１ｃ＿２，５１ｄ＿２，５１ｅ＿２，５１ｆ＿２を含む。低耐圧型インバータ５１ｄ＿２，５１ｅ＿２，５１ｆ＿２でインバータチェーンが構成される。
【０１４１】
低耐圧型インバータ５１ｄ＿２，５１ｅ＿２，５１ｆ＿２で構成されたインバータチェーンは、ＲＣ遅延回路５５と低耐圧型ＮＭＯＳトランジスタＮＭ５２＿２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＮＭＯＳトランジスタＮＭ５２−２のゲートに電気的に接続される。
【０１４２】
より具体的には、低耐圧型インバータ５１ｄ＿２の入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子は低耐圧型インバータ５１ｅ＿２の入力端子に電気的に接続される。また、低耐圧型インバータ５１ｅ＿２の出力端子は、低耐圧型インバータ５１ｆ＿２の入力端子に電気的に接続される。また、低耐圧型インバータ５１ｆの出力端子は、低耐圧型ＮＭＯＳトランジスタＮＭ５２＿２のゲートに電気的に接続される。
【０１４３】
低耐圧型ＮＭＯＳトランジスタＮＭ５２＿２のソースは接地端子に電気的に接続され、ドレインは電源端子に電気的に接続される。本例では、低耐圧型ＮＭＯＳトランジスタＮＭ５２＿２がシャントトランジスタとして機能する。
【０１４４】
ＲＣ遅延回路５５は、抵抗５３とコンデンサ５４との直列接続体からなり、一端が電源端子に電気的に接続され、他端が接地端子に電気的に接続される。より具体的には、抵抗５３の一端は電源端子に電気的に接続され、他端はコンデンサ５４の一端に電気的に接続される。また、コンデンサの他端は接地端子に電気的に接続される。
【０１４５】
ＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）は、低耐圧型インバータ５１ｄ＿２，５１ｅ＿２，５１ｆ＿２で構成されたインバータチェーンを介して低耐圧型ＮＭＯＳトランジスタＮＭ５２＿２のゲートに電気的に接続される。
【０１４６】
なお、インバータチェーンは、３個の低耐圧型インバータ５１ｄ＿２，５１ｅ＿２，５１ｆ＿２で構成されることに限らない。定常状態において低耐圧型ＮＭＯＳトランジスタＮＭ５２＿２のゲートが‘Ｌ’レベルであるために、インバータチェーンは、奇数個の低耐圧型インバータ、もしくはそれと等価な論理ゲートによって構成されればよい。
【０１４７】
低耐圧型インバータ５１ａ＿２，５１ｂ＿２，５１ｃ＿２、および低耐圧型ＰＭＯＳトランジスタＰＭ５２＿２は、特に機能することのないダミー素子である。このため、低耐圧型インバータ５１ａ＿２，５１ｂ＿２，５１ｃ＿２、および低耐圧型ＰＭＯＳトランジスタＰＭ５２＿２は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【０１４８】
また、ＥＳＤ保護素子１２ｃが低電圧用ＥＳＤ保護素子１２ｃ＿２として用いられる場合、高耐圧型バッファ回路５１＿１、高耐圧型ＰＭＯＳトランジスタＰＭ５２＿１、および高耐圧型ＮＭＯＳトランジスタＮＭ５２＿１は、特に機能することのないダミー素子である。このため、高耐圧型インバータ５１ａ＿１，５１ｂ＿１，５１ｃ＿１，５１ｄ＿１，５１ｅ＿１，５１ｆ＿１、高耐圧型ＰＭＯＳトランジスタＰＭ５２＿１、および高耐圧型ＮＭＯＳトランジスタＮＭ５２＿１は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【０１４９】
図１４および図１５に示す高電圧用ＥＳＤ保護素子１２ｃ＿１および低電圧用ＥＳＤ保護素子１２ｃ＿２においても、第１の実施形態における変形例１〜５を適用することが可能である。
【０１５０】
［第２の実施形態における効果］
第２の実施形態によれば、使用ＩＯセル１２ａおよびＥＳＤ保護素子１２ｃが高電圧用および低電圧用の回路構成を有する。そして、高電圧用または低電圧用に接続する（配線書き換えする）ことで、使用ＩＯセル１２ａおよびＥＳＤ保護素子１２ｃの耐圧を高電圧用または低電圧用で使い分けることができる。
【０１５１】
＜第３の実施形態＞
図１６乃至図１９を用いて、第３の実施形態に係る半導体装置について説明する。第３の実施形態では、ＩＯセル領域１２がアウトプット回路２０およびインプット回路３０へ電源を供給する第２電源端子以外の第３電源端子を有する。そのため、第２電源端子および第３電源端子に対してＥＳＤ保護が必要となる。これにより、ＥＳＤ保護素子１２ｃとして各電源端子を用いたものが必要となり、第２電源端子を保護する第２電源用ＥＳＤ保護素子１２ｃ＿３と第３電源端子を保護する第３電源用ＥＳＤ保護素子１２ｃ＿４とに使い分ける。以下に、第３の実施形態について詳説する。
【０１５２】
なお、第３の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
【０１５３】
［第３の実施形態における構成］
図１６は、第３の実施形態に係るＥＳＤ保護素子を配置する方法を模式的に示した図である。
【０１５４】
まず、図１６（ａ）に示すように、半導体チップ１０の周辺部にＩＯセル領域１２が配置される。ＩＯセル領域１２は複数のセル（スロット）を有し、各セルは配線の書き換えによって使用ＩＯセル１２ａ、未使用ＩＯセル１２ｂ、またはＥＳＤ保護素子１２ｃのいずれにも機能するように各種の半導体素子を有する。
【０１５５】
次に、図１６（ｂ）に示すように、ＩＯセル領域１２内の各セルが、使用ＩＯセル１２ａまたは未使用ＩＯセル１２ｂに決定される。また、このとき、ＩＯセル領域１２は、電源領域毎に、例えばバンクＢａｎｋ１〜Ｂａｎｋ４に分けられる。第３の実施形態では、各バンクＢａｎｋに、第２電源端子および第３電源端子が配置される。
【０１５６】
次に、図１６（ｃ）に示すように、上層配線の書き換えによって未使用ＩＯセル１２ｂの一部をＥＳＤ保護素子１２ｃに変更する。さらに、ＥＳＤ保護素子１２ｃは、第２電源端子を保護する第２電源用ＥＳＤ保護素子１２ｃ＿３と第３電源端子を保護する第３電源用ＥＳＤ保護素子１２ｃ＿４とに使い分けられる。このとき、各バンクＢａｎｋに所定個の第２電源用ＥＳＤ保護素子１２ｃ＿３および第３電源用ＥＳＤ保護素子１２ｃ＿４の両方（ここでは、１個の第２電源用ＥＳＤ保護素子１２ｃ＿３および１個の第３電源用ＥＳＤ保護素子１２ｃ＿４）が存在するように、配線の書き換えが行われる。
【０１５７】
このようにして、ＩＯセル領域１２内に、未使用ＩＯセル１２ｂを削減し、過剰なＥＳＤ保護素子１２ｃを削減しつつ、各バンクＢａｎｋに所定個の第２電源用ＥＳＤ保護素子１２ｃ＿３および第３電源用ＥＳＤ保護素子１２ｃ＿４を配置することができる。
【０１５８】
図１７は、第３の実施形態に係る使用ＩＯセルを示すブロック図である。なお、ここでは、インプット回路は省略している。
【０１５９】
図１７に示すように、使用ＩＯセル１２ａは、アウトプット回路２０、レベルシフタ回路１３、機能回路７０、コア回路１１と同一の電源が供給される第１電源端子（図示せず）、アウトプット回路２０へ電源を供給する第２電源端子ＶＣＣＩＯ、機能回路７０へ電源を供給する第３電源端子ＶＣＣＰＤ、および接地端子を備える。
【０１６０】
機能回路７０は、アウトプット回路２０（およびインプット回路３０）以外の回路であり、使用ＩＯセル１２ａ内においてアウトプットおよびインプット以外の各種機能を有する。機能回路７０は、第３電源端子ＶＣＣＰＤと接地端子との間に配置される。
【０１６１】
アウトプット回路２０は、電源電圧が供給される電源端子、接地に接続される接地端子、バッファ回路２１、ＲＣ遅延回路２５、ＰＭＯＳトランジスタＰＭ２２、およびＮＭＯＳトランジスタＮＭ２２を備える。
【０１６２】
バッファ回路２１は、インバータ２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆを含む。インバータ２１ａ，２１ｂ，２１ｃでインバータチェーンが構成され、インバータ２１ｄ，２１ｅ，２１ｆでインバータチェーンが構成される。インバータ２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆは、第２電源端子ＶＣＣＩＯに電気的に接続される。
【０１６３】
ＰＭＯＳトランジスタＰＭ２２のソースは第２電源端子ＶＣＣＩＯに電気的に接続され、ドレインはＩＯパッド４０に電気的に接続される。ＮＭＯＳトランジスタＮＭ２２のソースは接地端子に電気的に接続され、ドレインはＩＯパッド４０に電気的に接続される。
【０１６４】
図１８は、第３の実施形態に係るＥＳＤ保護素子を示すブロック図である。図１８では、ＥＳＤ保護素子１２ｃが第２電源用ＥＳＤ保護素子１２ｃ＿３として用いられる場合の接続を示している。
【０１６５】
図１８に示すように、第２電源用ＥＳＤ保護素子１２ｃ＿３は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）のアウトプット回路２０の回路構成を配線書き換えしたアウトプット変更回路５０を備える。このため、第２電源用ＥＳＤ保護素子１２ｃ＿３は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）と同様の半導体素子を有する。また、第２電源用ＥＳＤ保護素子１２ｃ＿３における各半導体素子は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）における各半導体素子と同様の配置を有する。
【０１６６】
第２電源用ＥＳＤ保護素子１２ｃ＿３は、レベルシフタ回路１３、アウトプット変更回路５０、機能回路７０、同一Ｂａｎｋに属するＩＯセルの第２電源端子ＶＣＣＩＯと配線で接続される電源端子（第２電源端子ＶＣＣＩＯ）、同一Ｂａｎｋに属するＩＯセルの第３電源端子ＶＣＣＰＤと配線で接続される電源端子（第３電源端子ＶＣＣＰＤ）、同一Ｂａｎｋに属するＩＯセルの接地端子と配線で接続される接地端子、ＲＣ遅延回路５５、バッファ回路５１、ＰＭＯＳトランジスタＰＭ５２、およびＮＭＯＳトランジスタＮＭ５２を備える。
【０１６７】
バッファ回路５１は、インバータ５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆを含む。インバータ５１ｄ，５１ｅ，５１ｆでインバータチェーンが構成される。インバータ５１ｄ，５１ｅ，５１ｆは、第２電源端子ＶＣＣＩＯに電気的に接続される。
【０１６８】
インバータ５１ｄ，５１ｅ，５１ｆで構成されたインバータチェーンは、ＲＣ遅延回路５５とＮＭＯＳトランジスタＮＭ５２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【０１６９】
より具体的には、インバータ５１ｄの入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子はインバータ５１ｅの入力端子に電気的に接続される。また、インバータ５１ｅの出力端子は、インバータ５１ｆの入力端子に電気的に接続される。また、インバータ５１ｆの出力端子は、ＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【０１７０】
ＮＭＯＳトランジスタＮＭ５２のソースは接地端子に電気的に接続され、ドレインは第２電源端子ＶＣＣＩＯに電気的に接続される。本例では、ＮＭＯＳトランジスタＮＭ５２がシャントトランジスタとして機能する。
【０１７１】
ＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）は、インバータ５１ｄ，５１ｅ，５１ｆで構成されたインバータチェーンを介してＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。ＲＣ遅延回路５５の電源端子は、第２電源端子ＶＣＣＩＯに電気的に接続される。
【０１７２】
インバータ５１ａ，５１ｂ，５１ｃ、ＰＭＯＳトランジスタＰＭ５２、および機能素子７０は、特に機能することのないダミー素子である。このため、インバータ５１ａ，５１ｂ，５１ｃ、ＰＭＯＳトランジスタＰＭ５２、および機能素子７０は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【０１７３】
図１９は、第３の実施形態に係るＥＳＤ保護素子を示すブロック図である。図１９では、ＥＳＤ保護素子１２ｃが第３電源用ＥＳＤ保護素子１２ｃ＿４として用いられる場合の接続を示している。
【０１７４】
図１９に示すように、第３電源用ＥＳＤ保護素子１２ｃ＿４は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）のアウトプット回路２０の回路構成を配線書き換えしたアウトプット変更回路５０を備える。このため、第３電源用ＥＳＤ保護素子１２ｃ＿４は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）と同様の半導体素子を有する。また、第３電源用ＥＳＤ保護素子１２ｃ＿４における各半導体素子は、使用ＩＯセル１２ａ（未使用ＩＯセル１２ｂ）における各半導体素子と同様の配置を有する。
【０１７５】
第３電源用ＥＳＤ保護素子１２ｃ＿４は、レベルシフタ回路１３、アウトプット変更回路５０、機能回路７０、同一Ｂａｎｋに属するＩＯセルの第２電源端子ＶＣＣＩＯと配線で接続される電源端子（第２電源端子ＶＣＣＩＯ）、同一Ｂａｎｋに属するＩＯセルの第３電源端子ＶＣＣＰＤと配線で接続される電源端子（第３電源端子ＶＣＣＰＤ）、同一Ｂａｎｋに属するＩＯセルの接地端子と配線で接続される接地端子、ＲＣ遅延回路５５、バッファ回路５１、ＰＭＯＳトランジスタＰＭ５２、およびＮＭＯＳトランジスタＮＭ５２を備える。
【０１７６】
バッファ回路５１は、インバータ５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆを含む。インバータ５１ｄ，５１ｅ，５１ｆでインバータチェーンが構成される。インバータ５１ｄ，５１ｅ，５１ｆは、第３電源端子ＶＣＣＰＤに電気的に接続される。
【０１７７】
インバータ５１ｄ，５１ｅ，５１ｆで構成されたインバータチェーンは、ＲＣ遅延回路５５とＮＭＯＳトランジスタＮＭ５２のゲートとの間に配置される。このインバータチェーンは、入力端子がＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）に電気的に接続され、出力端子がＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【０１７８】
より具体的には、インバータ５１ｄの入力端子はＲＣ遅延回路５５の出力端子に電気的に接続され、出力端子はインバータ５１ｅの入力端子に電気的に接続される。また、インバータ５１ｅの出力端子は、インバータ５１ｆの入力端子に電気的に接続される。また、インバータ５１ｆの出力端子は、ＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。
【０１７９】
ＮＭＯＳトランジスタＮＭ５２のソースは接地端子に電気的に接続され、ドレインは第３電源端子ＶＣＣＰＤに電気的に接続される。本例では、ＮＭＯＳトランジスタＮＭ５２がシャントトランジスタとして機能する。
【０１８０】
ＲＣ遅延回路５５の出力端子（抵抗５３の他端とコンデンサ５４の一端との接続点）は、インバータ５１ｄ，５１ｅ，５１ｆで構成されたインバータチェーンを介してＮＭＯＳトランジスタＮＭ５２のゲートに電気的に接続される。ＲＣ遅延回路５５の電源端子は、第３電源端子ＶＣＣＰＤに電気的に接続される。
【０１８１】
インバータ５１ａ，５１ｂ，５１ｃ、ＰＭＯＳトランジスタＰＭ５２、および機能回路７０は、特に機能することのないダミー素子である。このため、インバータ５１ａ，５１ｂ，５１ｃ、およびＰＭＯＳトランジスタＰＭ５２は、他の素子に影響を与えない程度に電気的に接続されても、接続されなくてもよい（浮遊状態であってもよい）。
【０１８２】
なお、第３の実施形態におけるＥＳＤ保護素子に、第１の実施形態における変形例１〜５を適用することも可能である。第３電源用ＥＳＤ保護素子１２ｃ＿４において、ＰＭＯＳトランジスタＰＭ５２がシャントトランジスタとして機能する場合、そのゲートはインバータ５１ｃの出力端子に電気的に接続され、ソースが第３電源端子ＶＣＣＰＤに電気的に接続され、ドレインが接地端子に電気的に接続される。
【０１８３】
［第３の実施形態における効果］
上記第３の実施形態によれば、ＩＯセル領域１２がアウトプット回路２０およびインプット回路３０へ電源を供給する第２電源端子ＶＣＣＩＯ以外に、機能回路７０へ電源を供給する第３電源端子ＶＣＣＰＤを有する。これにより、ＥＳＤ保護素子１２ｃとして第２電源端子ＶＣＣＩＯだけでなく、第３電源端子ＶＣＣＰＤを用いることができる。したがって、ＥＳＤ保護素子１２ｃとして、第２電源端子を用いた第２電源用ＥＳＤ保護素子１２ｃ＿３と第３電源端子を用いた第３電源用ＥＳＤ保護素子１２ｃ＿４とに使い分けることができる。
【０１８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１８５】
１１…コア回路，１２…ＩＯセル領域、１２ａ…ＩＯセル、１２ｃ…ＥＳＤ保護素子、２３，５３…抵抗、２４，５４…コンデンサ、２５，５５…ＲＣ回路、５１…バッファ回路、５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆ…インバータ、ＰＭ２２，ＰＭ５２…ＰＭＯＳトランジスタ、ＮＭ２２，ＮＭ５２…ＮＭＯＳトランジスタ。
【図１】
2016066673.tif 000003
【図２】
2016066673.tif 000004
【図３】
2016066673.tif 000005
【図４】
2016066673.tif 000006
【図５】
2016066673.tif 000007
【図６】
2016066673.tif 000008
【図７】
2016066673.tif 000009
【図８】
2016066673.tif 000010
【図９】
2016066673.tif 000011
【図１０】
2016066673.tif 000012
【図１１】
2016066673.tif 000013
【図１２】
2016066673.tif 000014
【図１３】
2016066673.tif 000015
【図１４】
2016066673.tif 000016
【図１５】
2016066673.tif 000017
【図１６】
2016066673.tif 000018
【図１７】
2016066673.tif 000019
【図１８】
2016066673.tif 000020
【図１９】
2016066673.tif 000021
【図２０】
2016066673.tif 000022