(57)【要約】【課題】ＦＣ−ＢＧＡタイプの半導体装置において、信号用の配線を配置する際に生じる制約を解消すること。【解決手段】半導体装置は、略矩形の配線基板と、配線基板の一面上に搭載された半導体チップと、配線基板と半導体チップとの間で、かつ、配線基板の一辺と平行な列で半導体チップの中央位置に配置された複数の第１バンプ電極と、配線基板と半導体チップの間で、かつ、配線基板の一辺と平行な列で半導体チップの周辺近傍に配置された複数の第２バンプ電極と、配線基板の一辺に平行な複数の列で配置された複数の外部電極とを備え、複数の第２バンプ電極は、平面視で、複数の外部電極が配置された複数の列のうちの配線基板の一辺に最も近い列と該列に隣接する列との間に位置する。【選択図】図２
2016021426.tif 000002
【特許請求の範囲】
【請求項１】
略矩形の配線基板と、
前記配線基板の一面上に搭載された半導体チップと、
前記配線基板と前記半導体チップとの間で、かつ、前記配線基板の一辺と平行な列で前記半導体チップの中央位置に配置された複数の第１バンプ電極と、
前記配線基板と前記半導体チップの間で、かつ、前記配線基板の一辺と平行な列で前記半導体チップの周辺近傍に配置された複数の第２バンプ電極と、
前記配線基板の一辺に平行な複数の列で配置された複数の外部電極と、を備え、
前記複数の第２バンプ電極は、平面視で、前記複数の外部電極が配置された複数の列のうちの前記配線基板の一辺に最も近い列と該列に隣接する列との間に位置する、
ことを特徴とする半導体装置。
【請求項２】
前記配線基板の前記一面上の周辺近傍に形成された、電源用の第１の面状導体パターンおよびＧＮＤ用の第２の面状導体パターンと、
前記配線基板の前記一面上の周辺近傍以外の領域に形成された信号用配線と、を備える、
請求項１に記載の半導体装置。
【請求項３】
前記複数の第１バンプ電極は、電源用のバンプ電極、ＧＮＤ用のバンプ電極、および、信号用のバンプ電極の少なくともいずれかを含む、
請求項２に記載の半導体装置。
【請求項４】
前記複数の第１バンプ電極のうちの電源用のバンプ電極は、前記第１の面状導体パターンを介して、前記複数の外部電極のうちの対応する外部電極に電気的に接続されている、
請求項３に記載の半導体装置。
【請求項５】
前記複数の第１バンプ電極のうちのＧＮＤ用のバンプ電極は、前記第２の面状導体パターンを介して、前記複数の外部電極のうちの対応する外部電極に電気的に接続されている、
請求項３または４に記載の半導体装置。
【請求項６】
前記複数の第１バンプ電極のうちの信号用のバンプ電極は、前記信号用配線を介して、前記複数の外部電極のうちの対応する外部電極に電気的に接続されている、
請求項３ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記複数の第２バンプ電極は、電源用のバンプ電極、および、ＧＮＤ用のバンプ電極の少なくともいずれかを含む、
請求項２ないし６のいずれか１項に記載の半導体装置。
【請求項８】
前記複数の第２バンプ電極のうちの電源用のバンプ電極は、前記第１の面状導体パターンを介して、前記複数の外部電極のうちの対応する外部電極に電気的に接続されている、
請求項７に記載の半導体装置。
【請求項９】
前記複数の第２バンプ電極のうちのＧＮＤ用のバンプ電極は、前記第２の面状導体パターンを介して、前記複数の外部電極のうちの対応する外部電極に電気的に接続されている、
請求項７または８に記載の半導体装置。
【請求項１０】
前記配線基板の一辺は、前記配線基板の長辺である、
請求項１ないし９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体チップは、ＤＲＡＭ（Dynamic Random Access Memory）チップである、
請求項１ないし１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ＤＲＡＭチップは、複数のメモリアレイを備え、
前記複数のメモリアレイのうちの前記一辺に垂直な方向のメモリアレイの各列に対して、前記複数の第２のバンプ電極のうちの電源用のバンプ電極とＧＮＤ用のバンプ電極から成る対が配置されている、
請求項１１に記載の半導体装置。
【請求項１３】
略矩形の配線基板と、
前記配線基板の一面上に搭載された半導体チップと、
前記配線基板と前記半導体チップとの間に配置された複数のバンプ電極と、
前記配線基板の一辺に平行な複数の列で配置された複数の外部電極と、を備え、
前記複数のバンプ電極は、平面視で、前記複数の外部電極が配置された複数の列のうちの前記配線基板の一辺に最も近い列と該列に隣接する列との間に位置する、
ことを特徴とする半導体装置
【請求項１４】
前記配線基板の前記一面上の周辺近傍に形成された、電源用の第１の面状導体パターンおよびＧＮＤ用の第２の面状導体パターンと、
前記配線基板の前記一面上の前記周辺近傍を除いた領域に形成された信号用配線と、を備える、
請求項１３に記載の半導体装置。
【請求項１５】
前記複数のバンプ電極は、電源用のバンプ電極、および、ＧＮＤ用のバンプ電極の少なくともいずれかを含む、
請求項１４に記載の半導体装置。
【請求項１６】
前記複数のバンプ電極のうちの電源用のバンプ電極は、前記第１の面状導体パターンを介して、前記複数の外部電極のうちの対応する外部電極に電気的に接続されている、
請求項１５に記載の半導体装置。
【請求項１７】
前記複数のバンプ電極のうちのＧＮＤ用のバンプ電極は、前記第２の面状導体パターンを介して、前記複数の外部電極のうちの対応する外部電極に電気的に接続されている、
請求項１５または１６に記載の半導体装置。
【請求項１８】
前記配線基板の一辺は、前記配線基板の長辺である、
請求項１３ないし１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記半導体チップは、ＤＲＡＭ（Dynamic Random Access Memory）チップである、
請求項１３ないし１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記ＤＲＡＭチップは、複数のメモリアレイを備え、
前記複数のメモリアレイのうちの前記一辺に垂直な方向のメモリアレイの各列に対して、前記複数のバンプ電極のうちの電源用のバンプ電極とＧＮＤ用のバンプ電極から成る対が配置されている、
請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＦＣ−ＢＧＡ（Flip Chip-Ball Grid Array）タイプの半導体装置に関する。
【背景技術】
【０００２】
ＦＣ−ＢＧＡ（Flip Chip-Ball Grid Array）タイプの半導体装置は、配線基板の一面に半導体チップ（例えば、ＤＲＡＭ（Dynamic Random Access Memory））がフリップチップ実装方式で搭載され、配線基板の他面にボール状の外部電極がアレイ状に配置され、半導体チップ上の電極と配線基板上の対応する外部電極とを電気的に接続した構成を有する。
【０００３】
関連技術として、特許文献１には、ＦＣ−ＢＧＡタイプの半導体装置において、電源およびＧＮＤを強化する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−０９８２１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。
【０００６】
特許文献１には、ＦＣ−ＢＧＡ（Flip Chip-Ball Grid Array）における電源・ＧＮＤの強化バンプの具体的な配置については開示されていない。
【０００７】
また、特許文献１に記載された技術では、配線基板の一面側でのＶＳＳ用導体面状パターンを広く配置しているため、配線基板の他面側において信号用配線を長く配線する必要がある。しかしながら、他面側には、外部電極を搭載する複数のランドが配置されているため、信号用配線の引き回しには制約が生じる。そのため、ＤＤＲ４（Double Data Rate 4）のような高速動作を必要する製品では、信号配線の配線長が長くなり、高速動作を阻害するおそれがある。また、信号配線の等長化も困難となる。
【課題を解決するための手段】
【０００８】
本発明の第１の態様に係る半導体装置は、略矩形の配線基板と、前記配線基板の一面上に搭載された半導体チップと、前記配線基板と前記半導体チップとの間で、かつ、前記配線基板の一辺と平行な列で前記半導体チップの中央位置に配置された複数の第１バンプ電極と、前記配線基板と前記半導体チップの間で、かつ、前記配線基板の一辺と平行な列で前記半導体チップの周辺近傍に配置された複数の第２バンプ電極と、前記配線基板の一辺に平行な複数の列で配置された複数の外部電極と、を備え、前記複数の第２バンプ電極は、平面視で、前記複数の外部電極が配置された複数の列のうちの前記配線基板の一辺に最も近い列と該列に隣接する列との間に位置する。
【０００９】
本発明の第２の態様に係る半導体装置は、略矩形の配線基板と、前記配線基板の一面上に搭載された半導体チップと、前記配線基板と前記半導体チップとの間に配置された複数のバンプ電極と、前記配線基板の一辺に平行な複数の列で配置された複数の外部電極と、を備え、前記複数のバンプ電極は、平面視で、前記複数の外部電極が配置された複数の列のうちの前記配線基板の一辺に最も近い列と該列に隣接する列との間に位置する。
【発明の効果】
【００１０】
本発明に係る半導体装置によると、ＦＣ−ＢＧＡタイプの半導体装置において信号用の配線を配置する際に生じる制約を解消することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を例示する平面図である。
【図２】第１の実施形態に係る半導体装置の構成（図１のＡ−Ａ’間の断面構成）を例示する断面図である。
【図３】第１の実施形態に係る半導体装置における配線基板の構成を例示する平面図である。
【図４】第１の実施形態に係る半導体装置の配線基板における電源、ＧＮＤ用の面状導体パターンの構成を例示する平面図である。
【図５】第１の実施形態に係る半導体装置における半導体チップの構成を例示する平面図（ａ）および断面図（ｂ）（図５（ａ）のＢ−Ｂ’間の断面構成）である。
【図６】第１の実施形態に係る半導体装置の製造方法を例示する断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を例示する断面図である。
【発明を実施するための形態】
【００１２】
はじめに、一実施形態に係る半導体装置の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１３】
図１および図２は、一実施形態の半導体装置の構成を例示する平面図および断面図である。図１および図２を参照すると、半導体装置１は、略矩形の配線基板２と、配線基板２の一面上に搭載された半導体チップ１３（例えば、ＤＲＡＭ（Dynamic Random Access Memory））と、配線基板２と半導体チップ１３との間で、かつ、配線基板１３の一辺と平行な列で半導体チップの中央位置に配置された複数の第１バンプ電極１８ａと、配線基板２と半導体チップ１３の間で、かつ、配線基板２の一辺と平行な列で半導体チップ１３の周辺近傍に配置された複数の第２バンプ電極１８ｂと、配線基板２の一辺に平行な複数の列で配置された複数の外部電極（例えば、はんだボール２２）と、を備えている。ここで、複数の第２バンプ電極１８ｂは、平面視で、複数の外部電極（２２）が配置された複数の列のうちの配線基板１３の一辺に最も近い列と当該列に隣接する列との間に位置する。
【００１４】
かかる構成を備えた半導体装置１によると、ＦＣ−ＢＧＡ（Flip Chip-Ball Grid Array）タイプの半導体装置において、信号用の配線を配置する際に生じる制約を解消することが可能となる。なぜなら、配線基板２の面のうちの外部電極（２２）を搭載するための複数のランド９が配置された面とは反対側の面において、ランドの配置による制約を受けることなく十分な本数の信号用の配線１２を布線することが可能となるからである（図４参照）。
【００１５】
＜実施形態１＞
次に、第１の実施形態に係る半導体装置について、図面を参照して説明する。本実施形態の半導体装置は、ＦＣ−ＢＧＡ（Flip Chip-Ball Grid Array）タイプの半導体装置である。
【００１６】
図１および図２は、本実施形態に係る半導体装置の構成を例示する平面図および断面図（図１のＡ−Ａ’間の断面）である。図１および図２を参照すると、半導体装置１は、例えば、略長方形の板状で２００μｍ厚程度の薄い配線基板２を有する。配線基板２は、ガラスエポキシ基板等の絶縁基材３の両面に、例えば、Ｃｕ等から成る所定の配線パターンが形成されている。絶縁基材３の両面には、それぞれ絶縁膜、例えば、ソルダーレジスト膜４、５が形成されている。絶縁基材３の両面に形成された所定の配線パターンは、一部を除き、ソルダーレジスト膜４、５で覆われている。絶縁基材３の一面側のソルダーレジスト膜４の開口部６から露出した配線パターンは、複数の第１接続パッド８ａと複数の第２の接続パッド８ｂとなる。複数の第１の接続パッド８ａは、信号用、電源、ＧＮＤの電極パッドに接続されるパッドであり、配線基板の長辺と平行な２列で、略中央位置に配置されている。複数の第２の接続パッド８ｂは、電源、ＧＮＤの強化用の電極パッドに接続されるパッドであり、配線基板の長辺と平行な列で、それぞれの長辺の近傍位置に配置されている。また、他面側のソルダーレジスト膜５の開口部７から露出した配線パターンは、複数のランド９となる。複数のランド９は、配線基板の長辺と平行な複数の列で配置されており、例えば、配線基板のそれぞれの長辺に沿って３列ずつ配置されている。そして、複数の第１接続パッド８ａおよび複数の第２接続パッド８ｂは、それぞれ、対応する複数のランド９に、所定の配線パターンを介して電気的に接続される。
【００１７】
図３は、半導体装置１における配線基板２の構成を例示する平面図である。図３を参照すると、第２の接続パッド８ｂの列は、平面視で、複数のランドの配線基板の長辺に最も近い列と、該長辺に最も近い列に隣接した列の間の領域Ａにそれぞれ配置される。なお、ソルダーレジスト膜４、５の開口部から露出した複数の第１および第２接続パッド８ａ、８ｂと複数のランド９の表面には、図示しないＮｉ／Ａｕメッキが形成されている。
【００１８】
図４は、半導体装置１の配線基板２における電源、ＧＮＤ用の面状導体パターン１０ａ、１０ｂの構成を例示する平面図である。図４は、配線基板２の一面のソルダーレジスト膜４を除去した状態を示す。図４を参照すると、一例として、電源、ＧＮＤ用の面状導体パターン１０ａ、１０ｂは、所定のパターンで形成されている。そして、複数の第１接続パッド８ａの電源、ＧＮＤ用のパッドおよび第２接続パッド８ｂは、それぞれ、対応する電源、ＧＮＤ用の面状導体パターン１０ａ、１０ｂに電気的に接続されており、面状導体パターン、ビア１１を介して、対応するランド９に電気的に接続される。複数の第１の接続パッド８ａの信号用のパッドは、所定の配線１２に接続されており、配線１２、ビア１１を介して、対応するランド９に電気的に接続される。
【００１９】
信号用の配線１２は、全配線長の１／２以上を一面側で配線するように構成したことで、ランド９等による配線の引き回しの制約を受けることなく、信号用配線を最優先で配線でき、高速化が可能となる。また、引き回しの制約が低減できるため、図４に示すように第１の接続パッド８ａに近い位置のランド９に接続される配線を遠回しに配線でき、信号用の配線の等長化が可能になる。
【００２０】
図１および図２に示すように、配線基板２の一面の略中央領域には、半導体チップ１３、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のメモリチップが搭載されている。図５（ａ）および図５（ｂ）は、それぞれ、半導体装置１における半導体チップ１３の構成を例示する平面図および断面図（図５（ａ）のＢ−Ｂ’間の断面構成）である。
【００２１】
図５（ａ）および図５（ｂ）を参照すると、半導体チップ１３は、例えば、略矩形のシリコン基板１４の一面に所定の回路が形成された回路形成層１５と、当該回路に内部接続された複数の第１および第２電極パッド１６ａ、１６ｂを有している。図５（ａ）を参照すると、第１電極パッド１６ａは、信号用、電源用、ＧＮＤ用などの端子であり、半導体チップの一辺に平行な２列で中央領域に配置されている。第２電極パッド１６ｂは、電源、ＧＮＤの強化用の端子であり、半導体チップの一辺と平行な列で周辺領域に配置されている。また、半導体チップ１３は、例えば、複数のメモリアレイ１７が配置されており、第２電極パッド１６ｂが、上記一辺に垂直な方向のメモリアレイ１７の列に対応してそれぞれ電源強化用とＧＮＤ強化用の第２の電極パッド１６ｂが配置されるように、対称性を持って形成されている。
【００２２】
図５（ｂ）を参照すると、複数の第１および第２電極パッド１６ａ、１６ｂ上には、それぞれ複数のバンプ電極１８ａ、１８ｂが半導体チップ１３の一面から突出するように形成されている。バンプ電極１８ａ、１８ｂは、例えば、Ｃｕから成るピラー部とピラー部の表面に形成されたはんだ層１９とから構成される。
【００２３】
図２を参照すると、半導体チップ１３のバンプ電極１８ａ、１８ｂは、それぞれ、配線基板２の一面側の絶縁膜（ソルダーレジスト膜４）の開口部６から露出された第１および第２接続パッド８ａ、８ｂに、はんだ層１９を介して接合される。半導体チップ１３と配線基板２との間の隙間には、樹脂充填部材２０、例えば、アンダーフィル（ＵＦ：Underfill）、ＮＣＦ（Non-Conductive Film）、ＮＣＰ（Non-Conductive Paste）が充填されている。そして、配線基板２の一面上には、封止樹脂層２１、例えば、熱硬化性のエポキシ樹脂等が形成されており、半導体チップ１３は封止樹脂層２１によって覆われる。また、配線基板２の他面に配置された複数のランド９上には、外部電極となるはんだボール２２が搭載されている。
【００２４】
半導体チップ１３の組立信頼性の観点では、強化用バンプである第２電極パッド１６ｂは中央の第１電極パッド１６ａの列に近づけるのが望ましい。一方、半導体装置の電気特性の観点では、高速信号の配線引き回しの妨げにならないように配線基板２の外周近くに配置するのが望ましい。本実施形態では、半導体チップ１３の複数のメモリアレイ１７の列に対応して、電源強化用とＧＮＤ強化用の第２電極パッド１６ｂを、対称性を持って配置するとともに、第２電極パッド１６ｂが平面視で、複数のランド９が配置された複数の列のうちの配線基板２の長辺に最も近い列と当該長辺に最も近い列に隣接した列の間の領域に配置するように構成した。これにより、半導体チップの組立信頼性と電気特性向上の両立を図ることができる。
【００２５】
また、第２電極パッド１６ｂを平面視で、複数のランド９が配置された複数の列のうちの配線基板２の長辺に最も近い列と当該長辺に最も近い列に隣接した列の間の領域Ａに配置するように構成したことで、配線基板２の一面側に信号用の配線の全配線長の１／２以上を布線することができる。これにより、ＤＤＲ４（Double Data Rate 4）のような高速動作を要する製品において、信号用の配線に対して、配線遅延時間と配線特性インピーダンスの調整を容易に行うことが可能となる。
【００２６】
次に、本実施形態に係る半導体装置１の製造方法について、図面を参照して説明する。図６および図７は、本実施形態の半導体装置１の製造方法を例示する断面図である。
【００２７】
まず、図６（ａ）に示すように、複数の製品領域２３を有する配線母基板２４を準備する。複数の製品領域２３は、図１および図２に示す配線基板２となる部位であり、それぞれの製品領域２３の構成は図１および図２の配線基板と同様である。そして、図６（ａ）に示すように、配線母基板２４の複数の製品領域２３はマトリクス状に配置されており、それぞれの製品領域２３は複数のダイシングライン２５により区画されている。準備された配線母基板は、フリップチップボンディング工程に移行される。
【００２８】
次に、フリップチップボンディング工程に移行された配線母基板２４は、図６（ｂ）に示すように、複数の製品領域２３の一面上に、それぞれ半導体チップ１３をフリップチップ実装により搭載する。フリップチップボンディング工程では、予め図５に示すような一面の複数の第１および第２電極パッド１６ａ、１６ｂ上にバンプ電極１８ａ、１８ｂが形成された半導体チップ１３が準備されている。
【００２９】
図６（ｂ）を参照すると、半導体チップ１３の一面には樹脂充填部材２０、例えば、ＮＣＦが形成されている。図示しないフリップチップボンディング装置のステージに、配線母基板２４の他面を保持する。そして、図示しないボンディングツールにより、半導体チップの裏面を保持し、２４０℃程度の高温で荷重を印加し、半導体チップ１３の第１および第２バンプ電極１８ａ、１８ｂをはんだ層１９を介して製品領域２３の第１および第２接続パッド８ａ、８ｂにそれぞれ接合する。これにより、配線母基板２４の製品領域２３上に、半導体チップ１３を搭載する。このとき、半導体チップ１３の一面に形成したＮＣＦは溶融され、配線母基板の製品領域２３と半導体チップ１３との間の隙間に充填される。そして、ＮＣＦの充填後、所定の温度、例えば、１５０℃程度でキュアすることで、ＮＣＦが硬化され、樹脂充填部材２０が形成される。なお、ＮＣＦの代わりに、半導体チップ１３のフリップチップ実装後に、配線母基板２４の製品領域２３と半導体チップ１３の間の隙間にアンダーフィル材を充填するようにしてもよい。あるいは、予め配線母基板の製品領域２３にＮＣＰを供給しておき、フリップチップ実装によりＮＣＰが配線基板２と半導体チップ１３の間の隙間に充填することで、樹脂充填部材２０を形成するように構成してもよい。すべての製品領域２３に半導体チップ１３を搭載した配線母基板２４は、モールド工程に移行される。
【００３０】
モールド工程では、図６（ｃ）に示すように、配線母基板２４の複数の製品領域２３の一面に、それぞれの製品領域に搭載された複数の半導体チップ１３を一括的に覆う封止樹脂層２１が形成される。
【００３１】
図示しないトランスファーモールド装置は、上型と下型から成るモールド金型を有している。上型には、キャビティが形成されている。一方、下型には、配線母基板を搭載するための凹部が形成されている。そして、下型の凹部に、半導体チップ１３の搭載された配線母基板２４がセットされる。そして、図示しない上型と下型で配線母基板２４を型閉めすることで、配線母基板２４の一面の上方に所定の大きさのキャビティ、および、カル、ゲート、エアベントが形成される。次に、下型の図示しないポットにレジンタブレットが供給され、モールド金型を図示しないヒータ等で加熱することでポット内のレジンタブレットが加熱溶融される。そして、溶融した封止樹脂を、図示しないプランジャーによりカルを通じてゲートからキャビティに注入される。キャビティに注入された封止樹脂は、エアベント側に向かって充填される。キャビティ内に封止樹脂が充填した後、所定の温度、例えば、１７５℃でモールド成形することで、封止樹脂が熱硬化され、半硬化状態の封止樹脂層２１が形成される。その後、成形金型での型閉めを解除し、モールド金型から配線母基板２４が取り出される。その後、ベーク炉に、配線母基板２４を入れて、所定の温度、例えば、１７５℃で所定時間、アフターキュアすることで封止樹脂層２１を完全に硬化させる。これにより、図６（ｃ）に示すように配線母基板２４の複数の製品領域２３の一面を一括的に覆う封止樹脂層２１が形成される。
【００３２】
次に、封止樹脂層２１の形成された配線母基板２４は、ボールマウント工程に移行される。図７（ａ）に示すように、ボールマウント工程では、配線母基板２４の複数のランド９上に、外部電極となるはんだボール２２が形成される。
【００３３】
ボールマウント工程では、配線母基板２４の複数のランド９の配置に合わせて複数の吸着孔が形成されたマウントツールを用いて、例えば、はんだ（半田）等から成るはんだボール（金属ボール）２２をマウントツールの吸着孔に保持し、保持されたボールにフラックスを転写形成し、配線母基板２４の複数のランド９に一括搭載する。すべてのランド９にはんだボール２２を搭載した後、配線母基板２４を所定温度でリフローすることで、図７（ａ）に示すように配線母基板２４のランド９上に外部電極が形成される。
【００３４】
次に、外部電極の形成された配線母基板２４は、基板分割工程に移行される。図７（ｂ）に示すように、基板分割工程では、外部電極（はんだボール２２）の形成された配線母基板２４のダイシングライン２５に沿って、図示しないダイシング装置のダイシングブレードでダイシングすることで、個々の製品領域２３毎に切断・分離される。基板分割工程は、例えば、配線母基板２４の封止樹脂層２１を、ダイシングテープに貼着固定した状態で、図示しないダイシング装置の高速回転のダイシングブレードにより回転研削することで、ダイシングライン２５に沿ってフルカット切断する。そして、フルカット切断後、ダイシングテープから個片化された配線基板をピックアップすることで、図１および図２に示すような半導体装置１が得られる。
【００３５】
以上、本発明者によってなされた発明を実施形態に基づいて説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、本実施形態では、ガラスエポキシ基板等のリジットな配線基板を用いた場合について説明したが、ポリイミド基板等を用いたフレキシブルな配線基板を用いるように構成してもよい。
【００３６】
また、本実施形態では、配線層２層の配線基板を用いた半導体装置に適用した場合について説明したが、配線層３層以上の配線基板を用いた半導体装置に適用してもよい。
【００３７】
なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００３８】
１    半導体装置
２    配線基板
３    絶縁基材
４、５    ソルダーレジスト膜
６、７    開口部
８ａ、８ｂ    接続パッド
９    ランド
１０ａ、１０ｂ    面状導体パターン
１１    ビア
１２    配線
１３    半導体チップ
１４    シリコン基板
１５    回路形成層
１６ａ、１６ｂ    電極パッド
１７    メモリアレイ
１８ａ、１８ｂ    バンプ電極
１９    はんだ層
２０    樹脂充填部材
２１    封止樹脂層
２２    はんだボール
２３    製品領域
２４    配線母基板
２５    ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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