(57)【要約】【課題】良好なＳＳ特性および大きなオン電流が得られるトンネル型半導体装置を提供する。【解決手段】本実施形態による半導体装置は、半導体層２０を備える。ゲート絶縁膜３０が半導体層上に設けられ、ゲート電極４０が、半導体層上にゲート絶縁膜を介して設けられている。第１導電型のドレイン層５０がゲート電極の一端側にある半導体層内に設けられている。第２導電型のソース層６０が、ゲート電極の他端側および該ゲート電極の下方にある半導体層内に設けられている。チャネル層７５が、ゲート絶縁膜とソース層との間に設けられている。ソース層のドレイン側端部Ｅ１２は、ゲート電極の底面の下方にある。ソース層の表面領域のうちドレイン側端部の領域６１は第１材料からなる。該ソース層の表面領域のうちドレイン側端部以外の領域６５は第２材料からなる。第１材料のエネルギーバンドギャップは、第２材料のエネルギーバンドギャップよりも大きい。【選択図】図１
2016004873.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一端側にある前記半導体層内に設けられた第１導電型のドレイン層と、
前記ゲート電極の他端側および該ゲート電極の下方にある前記半導体層内に設けられた第２導電型のソース層と、
前記ゲート絶縁膜と前記ソース層との間に設けられたチャネル層とを備え、
前記ソース層のドレイン側端部は、前記ゲート電極の底面の下方にあり、
前記ソース層の表面領域のうち前記ドレイン側端部の領域は第１材料からなり、該ソース層の表面領域のうち前記ドレイン側端部以外の領域は第２材料からなり、
前記第１材料のエネルギーバンドギャップは、前記第２材料のエネルギーバンドギャップよりも大きいことを特徴とする半導体装置。
【請求項２】
半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一端側にある前記半導体層内に設けられた第１導電型のドレイン層と、
前記ゲート電極の他端側および該ゲート電極の下方にある前記半導体層内に設けられた第２導電型のソース層と、
前記ゲート絶縁膜と前記ソース層との間に設けられたチャネル層とを備え、
前記ソース層のドレイン側端部は、前記ゲート電極の底面の下方にあり、
前記ソース層の前記ドレイン側端部上にある前記チャネル層の部分は第１材料からなり、該ソース層の前記ドレイン側端部以外の領域上にある前記チャネル層の部分は第２材料からなり、
前記第１材料のエネルギーバンドギャップは、前記第２材料のエネルギーバンドギャップよりも大きいことを特徴とする半導体装置。
【請求項３】
半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一端側にある前記半導体層内に設けられた第１導電型のドレイン層と、
前記ゲート電極の他端側および該ゲート電極の下方にある前記半導体層内に設けられた第２導電型のソース層と、
前記ゲート絶縁膜と前記ソース層との間に設けられたチャネル層とを備え、
前記ソース層のドレイン側端部は、前記ゲート電極の底面の下方にあり、
前記ソース層の表面領域のうち前記ドレイン側端部は第１材料からなり、該ソース層の表面領域のうち前記ドレイン側端部以外の領域は第２材料からなり、
前記ソース層の前記ドレイン側端部上にある前記チャネル層の部分は第３材料からなり、該ソース層の前記ドレイン側端部以外の領域上にある前記チャネル層の部分は第４材料からなり、
前記第１材料のエネルギーバンドギャップは、前記第２材料のエネルギーバンドギャップよりも大きく、
前記第３材料のエネルギーバンドギャップは、前記第４材料のエネルギーバンドギャップよりも大きいことを特徴とする半導体装置。
【請求項４】
前記第１材料は、Ｓｉからなることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２材料は、ＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓの少なくとも１種類からなることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、電子の量子力学的効果を用いたＴＦＥＴ（Ｔｕｎｎｅｌ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が開発されている。ＴＦＥＴは、オン状態になるときに、ゲート電極に電圧を印加することにより、ソースとチャネルとの間にバンド間トンネリング（ＢＴＢＴ（Ｂａｎｄ  Ｔｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ））を生じさせる。
【０００３】
ＴＦＥＴにおいて、ゲート電極の下方にソースおよびチャネル領域を設け、ゲート電界の印加方向にＢＴＢＴを発生させる縦型ＴＦＥＴが提案されている。縦型ＴＦＥＴでは、ソースのドレイン側端部がゲート電極のドレイン側端部よりもドレイン方向へ延びている場合（ゲート電極がソースのドレイン側端部の上方を覆っていない場合）、ソースのドレイン側端部がゲート電圧によって制御されないため、ソース端部において寄生トンネル電流が抑制される。しかし、空乏層がソースのドレイン側端部から延びるため、この空乏層がポテンシャル障壁となり、オン電流Ｉｏｎが劣化してしまう。
【０００４】
一方、ゲート電極のドレイン側端部がソースのドレイン側端部よりもドレイン方向へ延びている場合（ゲート電極がソースのドレイン側端部の上方を覆っている場合）、ソースのドレイン側端部がゲート電圧によって制御されるため、空乏層はソース端部からあまり延びない。このため、高いオン電流Ｉｏｎが得られる。しかし、ソースのドレイン側端部において寄生的なトンネル電流が発生するため、サブスレショルド特性（以下、ＳＳ特性ともいう）が劣化してしまう。
【０００５】
このように、縦型ＴＦＥＴは、ソース端部とゲート電極端部との相対的な位置関係によって、ＳＳ特性とオン電流Ｉｏｎとの間にトレードオフの関係を有する。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】A.M.Walke et. al. “Fabrication and Analysis of a Si/Si0.55Ge0.45 Heterojunction Line Tunnel FET”IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 61, NO. 3, March 2014 pp. 707-715
【発明の概要】
【発明が解決しようとする課題】
【０００７】
良好なサブスレッショルド特性および大きなオン電流を得ることができるトンネル型半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本実施形態による半導体装置は、半導体層を備える。ゲート絶縁膜が半導体層上に設けられ、ゲート電極が、半導体層上にゲート絶縁膜を介して設けられている。第１導電型のドレイン層がゲート電極の一端側にある半導体層内に設けられている。第２導電型のソース層が、ゲート電極の他端側および該ゲート電極の下方にある半導体層内に設けられている。チャネル層が、ゲート絶縁膜とソース層との間に設けられている。ソース層のドレイン側端部は、ゲート電極の底面の下方にある。ソース層の表面領域のうちドレイン側端部の領域は第１材料からなる。該ソース層の表面領域のうちドレイン側端部以外の領域は第２材料からなる。第１材料のエネルギーバンドギャップは、第２材料のエネルギーバンドギャップよりも大きい。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態によるトンネル型半導体装置１００の構成の一例を示す断面図。
【図２】Ｎ型ＴＦＥＴのエネルギーバンド図。
【図３】第１の実施形態によるＮ型ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図４】図３に続く、Ｎ型ＴＦＥＴ１００の製造方法を示す断面図。
【図５】図４に続く、Ｎ型ＴＦＥＴ１００の製造方法を示す断面図。
【図６】図５に続く、Ｎ型ＴＦＥＴ１００の製造方法を示す断面図。
【図７】図６に続く、Ｎ型ＴＦＥＴ１００の製造方法を示す断面図。
【図８】第２の実施形態によるＰ型ＴＦＥＴ２００の構成の一例を示す断面図。
【図９】Ｐ型ＴＦＥＴのエネルギーバンド図。
【図１０】第２の実施形態によるＰ型ＴＦＥＴ２００の製造方法の一例を示す断面図。
【図１１】図１０に続く、Ｐ型ＴＦＥＴ２００の製造方法を示す断面図。
【図１２】図１１に続く、Ｐ型ＴＦＥＴ２００の製造方法を示す断面図。
【図１３】図１２に続く、Ｐ型ＴＦＥＴ２００の製造方法を示す断面図。
【図１４】第３の実施形態による相補型ＴＦＥＴ３００の構成の一例を示す断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【００１１】
（第１の実施形態）
図１は第１の実施形態によるトンネル型半導体装置（以下、ＴＦＥＴともいう）１００の構成の一例を示す断面図である。ＴＦＥＴ１００は、ＢＯＸ（Buried Oxide）層１０と、半導体層２０と、ゲート絶縁膜３０と、ゲート電極４０と、ドレイン層５０と、ソース層６０と、チャネル層７５と、低濃度層７０と、層間絶縁膜９０とを備えている。
【００１２】
半導体層２０は、ＢＯＸ層１０上に設けられたＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層である。
【００１３】
ゲート絶縁膜３０は、半導体層２０上に設けられている。ゲート絶縁膜３０は、例えば、シリコン酸化膜またはシリコン酸化膜よりも比誘電率の高い高誘電体材料を用いて形成される。
【００１４】
ゲート電極４０は、半導体層２０上にゲート絶縁膜３０を介して設けられている。また、ゲート電極４０は、ソース層６０および低濃度層７０上に設けられている。ゲート電極４０は、例えば、Ｎ型ドープドポリシリコン等の導電材料を用いて形成されている。
【００１５】
Ｎ＋型ドレイン層５０は、ゲート電極４０の一端Ｅ１０側にある半導体層２０内に設けられている。ただし、ドレイン層５０は、ゲート電極４０の直下に設けられておらず、ゲート電極４０から離隔している。即ち、ドレイン層５０は、ゲート電極４０からオフセットした位置に設けられている。従って、ゲート電極４０の底面は、ドレイン層５０には面していない。
【００１６】
Ｐ＋型ソース層６０は、ゲート電極４０の他端Ｅ１１側およびゲート電極４０の下方にある半導体層２０内に設けられている。ソース層６０のドレイン側端部Ｅ１２（以下、ソース端部Ｅ１２ともいう）は、ゲート電極４０の底面の下方にある。即ち、ゲート電極４０は、ソース端部Ｅ１２の上方にあり、該ソース端部Ｅ１２よりもドレイン側へせり出している。さらに換言すると、ゲート電極４０は、ゲート絶縁膜３０を介してソース端部Ｅ１２の上方を覆っている。これにより、ゲート電極４０からの電界がソース端部Ｅ１２に作用し、空乏層がソース端部Ｅ１２から延伸することを抑制する。
【００１７】
ここで、ソース層６０の表面領域ＳＲは、第１領域６１と、第２領域６５とを含む。第１領域６１は、ソース層６０の表面領域ＳＲのうち端部Ｅ１２を含む領域である。第２領域６５は、ソース層６０の表面領域ＳＲのうち第１領域６１以外の領域である。
【００１８】
第１領域６１は、エネルギーバンドギャップの比較的広い第１材料（以下、広Ｅｇ材料ともいう）からなり、第２領域６５は、エネルギーバンドギャップの比較的狭い第２材料（以下、狭Ｅｇ材料ともいう）からなる。このように、第１領域６１は、第２領域６５よりもエネルギーバンドギャップの広い材料からなる。換言すると、第１領域６１は、第２領域６５よりもトンネル確率の小さい材料からなる。第１材料としての広Ｅｇ材料は、例えば、シリコンである。第２材料としての狭Ｅｇ材料は、例えば、ＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓのうち少なくとも１種類の材料からなる。本実施形態では、狭Ｅｇ材料としてＳｉＧｅを用いている。
【００１９】
チャネル層７５は、ソース層６０上に設けられており、かつ、ゲート絶縁膜３０を介してゲート電極４０の底面に面している。即ち、チャネル層７５は、ゲート絶縁膜３０とソース層６０との間に設けられている。チャネル層７５は、例えば、１０１６／ｃｍ３以下の不純物濃度を有する半導体層（いわゆる、真性半導体層）である。以下、チャネル層７５は、半導体層２０の一部として説明する。あるいは、チャネル層７５は、半導体層２０にＰ型不純物（例えば、ボロン）を導入することによって形成された層であってもよいが、ソース層６０またはドレイン層５０よりも不純物濃度において低い。
【００２０】
低濃度層７０は、ドレイン層５０とソース層６０との間の半導体層２０内に設けられている。低濃度層７０は、ドレイン層５０とソース層６０との間を離隔している。低濃度層７０は、ドレイン層５０、ソース層６０よりも不純物濃度において低い半導体層である。低濃度層７０は、例えば、１０１６／ｃｍ３以下の不純物濃度を有する半導体層（いわゆる、真性半導体層）であってもよい。
【００２１】
層間絶縁膜９０は、ゲート電極４０、ドレイン層５０、ソース層６０等を被覆する。層間絶縁膜９０は、例えば、ＴＥＯＳ膜またはシリコン酸化膜等の絶縁膜からなる。図示されていないが、さらに、コンタクト、金属配線、層間絶縁膜等からなる配線構造が層間絶縁膜９０内または層間絶縁膜９０上に設けられている。
【００２２】
本実施形態によるＮ型ＴＦＥＴ１００をオン状態にするときには、ゲート電極４０およびドレイン層５０には同一符号の電圧が印加される。例えば、ＴＦＥＴ１００がオフ状態のときには、ソース層６０に０Ｖ、ドレイン層５０に正電圧（例えば、１Ｖ）が印加されているものとする。即ち、低濃度層７０とドレイン層５０との間の接合部に逆バイアスが印加されているものとする。
【００２３】
ＴＦＥＴ１００をオン状態にするときには、ゲート電極４０に正電圧が印加される。しかし、ゲート電圧がソース電圧（例えば、０Ｖ）を基準としてＴＦＥＴ１００の閾値電圧未満であるときには、ＴＦＥＴ１００はオフ状態である。このとき、ソース層６０から電子のトンネルが禁制される。即ち、ソース層６０とドレイン層５０との間には、逆バイアスによる非常に小さい電流（オフリーク）しか流れてないため、ＴＦＥＴ１００はオフ状態とみなすことができる。
【００２４】
一方、ソース電圧に対してゲート電極４０に正電圧を印加すると、ゲート電極４０からの電界に支配されるチャネル領域７５が空乏化し始める。そして、ソース電圧に対してゲート電圧が閾値電圧以上になると、電子のバンド間遷移（ＢＴＢＴ）がソース層６０とチャネル層７５との間において生じる。ＢＴＢＴが生じるときのゲート電極４０の電圧をＴＦＥＴ１００の閾値電圧と呼ぶ。閾値電圧は、ＴＦＥＴ１００のオン状態を示すゲート電圧である。
【００２５】
ここで、ＴＦＥＴ１００の閾値電圧およびオン電流Ｉｏｎは、チャネル層７５とソース層６０との間のトンネル接合部分の材料に依存する。例えば、エネルギーバンドギャップが狭い（トンネル確率が高い）ほど、ＢＴＢＴは、低いゲート電圧で発生する。このため、トンネル接合部分にエネルギーバンドギャップの狭い材料を用いれば、ＴＦＥＴ１００の閾値電圧は低下し、オン電流Ｉｏｎは向上する。しかし、ＢＴＢＴの発生する方向（電子の流れる方向）を考慮すると、エネルギーバンドギャップの狭い材料を適用すべき位置は、Ｎ型ＴＦＥＴとＰ型ＴＦＥＴとで異なる。例えば、図２は、Ｎ型ＴＦＥＴのエネルギーバンド図を示す。図２のＮ型ＴＦＥＴは、ソース層６０に狭Ｅｇ材料ＳｉＧｅを用いて、チャネル層７５に広Ｅｇ材料Ｓｉを用いている。Ｅｇ＿ＳｉＧｅは、ＳｉＧｅのエネルギーバンドギャップを示し、Ｅｇ＿Ｓｉは、Ｓｉのエネルギーバンドギャップを示す。
【００２６】
Ｎ型ＴＦＥＴがオン状態になると、ＢＴＢＴは、図２に示す矢印Ａｎのように、ソース層６０からチャネル層７５へ向かって発生する。従って、シリコンよりもエネルギーバンドギャップの狭い（トンネル確率の高い）ＳｉＧｅをソース層６０に用いることによって、ソース層６０の価電子帯からチャネル層７５の導電帯へＢＴＢＴが発生し易くなる。即ち、Ｎ型ＴＦＥＴの閾値電圧が低下しかつオン電流Ｉｏｎが向上する。
【００２７】
そこで、本実施形態では、エネルギーバンドギャップの比較的狭い（トンネル確率の高い）狭Ｅｇ材料ＳｉＧｅが、ソース層６０の表面領域ＳＲの第２領域６５に用いられている。これにより、第２領域６５とチャネル層７５との間でＢＴＢＴが発生し易くなり、閾値電圧が低下し、オン電流Ｉｏｎが向上する。
【００２８】
一方、ソース端部Ｅ１２には、ゲート電極４０からの電界が集中し易い。従って、もし、第１領域６１にも狭Ｅｇ材料ＳｉＧｅを用いた場合、ソース端部Ｅ１２におけるＢＴＢＴは、第２領域６５におけるそれよりも低いゲート電圧で発生する。即ち、ゲート電圧を上昇させたときに、ソース端部Ｅ１２において局所的に寄生ＢＴＢＴ（寄生トンネル電流）が発生し、その後、第２領域６５においてＢＴＢＴが発生する。この場合、ゲート電圧の上昇とともに徐々にドレイン電流が増大するため、結果としてＳＳ特性を劣化させる。
【００２９】
そこで、本実施形態においては、ソース層６０の表面領域ＳＲのうち端部Ｅ１２を含む第１領域６１には、エネルギーバンドギャップの比較的広い（トンネル確率の低い）広Ｅｇ材料Ｓｉが用いられている。これにより、第１領域６１における閾値電圧が第２領域６５におけるそれよりも高くなり、ソース端部Ｅ１２において寄生ＢＴＢＴの発生が抑制される。その結果、ＳＳ特性の劣化が抑制される。
【００３０】
さらに、ゲート電極４０がソース端部Ｅ１２の上方を覆っている。これにより、ゲート電極４０からの電界がソース端部Ｅ１２に印加されるので、ソース端部Ｅ１２において空乏層が延び難くなり、ソース層６０とチャネル層７５との間に生じたオン電流Ｉｏｎは、ソース端部Ｅ１２において妨げられることなくドレイン層５０へ流れ得る。
【００３１】
このように、本実施形態によるＴＦＥＴ１００は、ソース層６０の表面領域ＳＲの第１領域６１に広Ｅｇ材料Ｓｉを用い、第２領域６５に狭Ｅｇ材料ＳｉＧｅを用いている。さらに、ゲート電極４０がソース端部Ｅ１２の上方を覆っている。これにより、Ｎ型ＴＦＥＴ１００は、急峻なＳＳ特性および大きなオン電流Ｉｏｎを得ることができ、ＳＳ特性とオン電流Ｉｏｎとのトレードオフの関係を解消することができる。
【００３２】
次に、本実施形態によるＮ型ＴＦＥＴ１００の製造方法を説明する。
【００３３】
図３（Ａ）〜図７（Ｂ）は、第１の実施形態によるＮ型ＴＦＥＴ１００の製造方法の一例を示す断面図である。
【００３４】
まず、図３（Ａ）に示すように、半導体層２０上にハードマスク２５の材料を形成する。ハードマスク２５の材料は、例えば、ＳｉＮ等の絶縁膜である。半導体層２０は、ＳＯＩ基板のＳＯＩ層（Ｓｉ）であってもよく、バルクシリコン基板を用いて形成されたシリコン層であってもよい。また、半導体層２０は、任意の基板上にエピタキシャル成長させたシリコン層であってもよい。尚、ＳＯＩ基板を用いる場合、１０はＢＯＸ層である。
【００３５】
次に、図３（Ｂ）に示すように、リソグラフィ技術を用いて、フォトレジスト２７をハードマスク２５上に形成する。フォトレジスト２７は、後にソース層６０の第２領域６５が形成される領域以外の領域を被覆する。次に、図４（Ａ）に示すように、フォトレジスト２７をマスクとして用いて、ハードマスク２５をＲＩＥ（Reactive Ion Etching）法でエッチングする。
【００３６】
フォトレジスト２７の除去後、図４（Ｂ）に示すように、ハードマスク２５をマスクとして用いて、半導体層２０の上部をＲＩＥ法でエッチングする。
【００３７】
次に、図５（Ａ）に示すように、エピタキシャルＣＶＤ法を用いて、エッチングされた半導体層２０の領域に狭Ｅｇ材料ＳｉＧｅを成長させる。狭Ｅｇ材料は、例えば、ＳｉＧｅの他、ＧｅまたはＩｎＧａＡｓでもよい。これにより、狭Ｅｇ材料ＳｉＧｅが第２領域６５に形成される。
【００３８】
熱燐酸等のウェットエッチングを用いてハードマスク２５を除去した後、リソグラフィ技術を用いて、フォトレジスト３７でソース層６０の形成領域以外の領域を被覆する。
【００３９】
次に、図５（Ｂ）に示すように、フォトレジスト３７をマスクとして用いて、ソース層６０の形成領域にＰ型不純物（例えば、ＢまたはＢＦ２）をイオン注入する。このとき、イオン注入される領域は、狭Ｅｇ材料ＳｉＧｅを形成した第２領域６５よりもドレイン側にせり出している。これにより、狭Ｅｇ材料ＳｉＧｅからなる第２領域６５と広Ｅｇ材料Ｓｉからなる第１領域６１とに、Ｐ型不純物が高濃度に導入される。
【００４０】
フォトレジスト３７の除去後、図６（Ａ）に示すように、リソグラフィ技術を用いて、ドレイン層５０の形成領域以外をフォトレジスト３９で被覆する。次に、フォトレジスト３９をマスクとして用いて、ドレイン層５０の形成領域にｎ型不純物（例えば、ＡｓまたはＰ）をイオン注入する。
【００４１】
フォトレジスト３９の除去後、ＲＴＡ（Rapid Thermal Anneal）法等を用いて不純物の活性化アニールを行う。これにより、ドレイン層５０およびソース層６０が形成される。
【００４２】
次に、図６（Ｂ）に示すように、エピタキシャルＣＶＤ(Chemical Vapor Deposition)法を用いて、チャネル層７５を半導体層２０上に成長させる。チャネル層７５は、例えば、Ｓｉ、ＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓを用いて形成され、半導体層２０の一部を構成する。
【００４３】
次に、図７（Ａ）に示すように、チャネル層７５（半導体層２０）を熱酸化することによって、ゲート絶縁膜３０をチャネル層７５上に形成する。ゲート絶縁膜３０は、ゲート絶縁膜３０の材料をチャネル層７５上に堆積することによって形成されてもよい。さらに、ゲート絶縁膜３０上にゲート電極４０の材料を堆積する。ゲート電極４０の材料は、例えば、ドープトポリシリコンである。
【００４４】
次に、図７（Ｂ）に示すように、リソグラフィ技術およびＲＩＥ法を用いて、ゲート電極４０、ゲート絶縁膜３０およびチャネル層７５を加工する。このとき、ゲート電極４０の底面がソース端部Ｅ１２の上方を覆うように、ゲート電極４０を加工する。これにより、図７（Ｂ）に示す構造が得られる。
【００４５】
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図１に示すＮ型ＴＦＥＴ１００が完成する。
【００４６】
本実施形態によれば、ソース層６０の第１領域６１には広Ｅｇ材料Ｓｉが用いられ、ソース層６０の第２領域６５には狭Ｅｇ材料ＳｉＧｅが用いられている。これにより、ソース端部Ｅ１２においては寄生ＢＴＢＴが抑制され、かつ、第２領域６５とチャネル層７５との間においてはＢＴＢＴが発生し易くなる。従って、ＳＳ特性の劣化が抑制されるとともに、閾値電圧が低下し、オン電流Ｉｏｎが向上する。さらに、ゲート電極４０がソース端部Ｅ１２の上方を覆っている。これにより、ゲート電極４０からの電界がソース端部Ｅ１２に印加されるので、オン電流Ｉｏｎは、ソース端部Ｅ１２において空乏層によって妨げられることなくドレイン層５０へ流れ得る。その結果、本実施形態によるＮ型ＴＦＥＴ１００は、ＳＳ特性とオン電流Ｉｏｎとのトレードオフの関係を解消することができる。
【００４７】
（第２の実施形態）
図８は、第２の実施形態によるＰ型ＴＦＥＴ２００の構成の一例を示す断面図である。Ｐ型ＴＦＥＴ２００では、チャネル層７５は、ソース端部Ｅ１２に接する第３領域７６と、ソース端部Ｅ１２以外の領域に接する第４領域７８とを有する。第３領域７６は、第１材料としての広Ｅｇ材料からなり、第４領域７８は、第２材料としての狭Ｅｇ材料からなる。上述の通り、広Ｅｇ材料は、例えば、Ｓｉである。狭Ｅｇ材料は、例えば、ＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓのうち少なくとも１種類の材料からなる。第２の実施形態でも、狭Ｅｇ材料としてＳｉＧｅを用いている。
【００４８】
チャネル層７５は、ソース層６０上に設けられており、かつ、ゲート絶縁膜３０を介してゲート電極４０の底面に面している。チャネル層７５は、例えば、１０１６／ｃｍ３以下の不純物濃度を有する半導体層（いわゆる、真性半導体層）である。あるいは、チャネル層７５は、半導体層２０にＮ型不純物（例えば、燐、砒素）を導入することによって形成された層であってもよいが、ソース層６０またはドレイン層５０よりも不純物濃度において低い。
【００４９】
一方、ソース層６０の表面領域は、１種類の材料（例えば、Ｓｉ）で形成されている。また、ＴＦＥＴ２００は、Ｐ型ＴＦＥＴであるので、ソース層６０の導電型はＮ＋型であり、ドレイン層５０の導電型はＰ＋型である。Ｐ型ＴＦＥＴ２００のその他の構成は、第１の実施形態によるＮ型ＴＦＥＴ１００の対応する構成と同様でよい。
【００５０】
Ｐ型ＴＦＥＴ２００をオン状態にする場合、ゲート電極４０およびドレイン層５０には、負電圧が印加される。即ち、Ｎ型ＴＦＥＴ１００のゲート電極４０およびドレイン層５０に印加される電圧（正電圧）に対して逆符号の電圧（負電圧）が、Ｐ型ＴＦＥＴ２００のゲート電極４０およびドレイン層５０に印加される。これにより、ソース電圧に対してゲート電圧の絶対値が閾値電圧の絶対値以上になると、電子のバンド間遷移（ＢＴＢＴ）がソース層６０とチャネル層７５との間において生じる。
【００５１】
ここで、上述の通り、ＴＦＥＴ２００の閾値電圧およびオン電流Ｉｏｎは、チャネル層７５とソース層６０との間のトンネル接合部分の材料に依存する。トンネル接合部分にエネルギーバンドギャップの狭い材料を用いれば、ＴＦＥＴ１００の閾値電圧は低下し、オン電流Ｉｏｎは向上する。しかし、ＢＴＢＴの発生する方向（電子の流れる方向）を考慮すると、エネルギーバンドギャップの狭い材料を適用すべき位置は、Ｎ型ＴＦＥＴとＰ型ＴＦＥＴとで異なる。例えば、図９は、Ｐ型ＴＦＥＴのエネルギーバンド図を示す。図９のＰ型ＴＦＥＴは、チャネル層７５に狭Ｅｇ材料ＳｉＧｅを用い、ソース層６０に広Ｅｇ材料を用いている。Ｅｇ＿ＳｉＧｅは、ＳｉＧｅのエネルギーバンドギャップを示し、Ｅｇ＿Ｓｉは、Ｓｉのエネルギーバンドギャップを示す。
【００５２】
Ｐ型ＴＦＥＴがオン状態になると、ＢＴＢＴは、図９に示す矢印Ａｐのように、チャネル層７５からソース層６０へ向かって発生する。従って、シリコンよりもエネルギーバンドギャップの狭い（トンネル確率の高い）ＳｉＧｅをチャネル層７５に用いることによって、チャネル層７５の価電子帯からソース層６０の導電帯へＢＴＢＴが発生し易くなる。即ち、Ｐ型ＴＦＥＴの閾値電圧が低下しかつオン電流Ｉｏｎが向上する。
【００５３】
そこで、第２の実施形態では、エネルギーバンドギャップの比較的狭い（トンネル確率の高い）狭Ｅｇ材料ＳｉＧｅが、ソース層６０と接するチャネル層７５の第４領域７８に用いられている。これにより、ソース層６０と第４領域７８との間でＢＴＢＴが発生し易くなり、閾値電圧が低下し、オン電流Ｉｏｎが向上する。
【００５４】
一方、ソース端部Ｅ１２には、ゲート電極４０からの電界が集中し易い。従って、もし、チャネル層７５の第３領域７６にも狭Ｅｇ材料ＳｉＧｅを用いた場合、ソース端部Ｅ１２上にある第３領域７６におけるＢＴＢＴは、第４領域７８におけるそれよりも小さなゲート電圧の印加で発生する。即ち、ゲート電圧の絶対値を上昇させたときに、チャネル層７５の第３領域７６において局所的に寄生ＢＴＢＴ（寄生トンネル電流）が発生し、その後、第４領域７８においてＢＴＢＴが発生する。この場合、ゲート電圧の絶対値の上昇とともに徐々にドレイン電流が増大するため、結果としてＳＳ特性を劣化させる。
【００５５】
そこで、第２の実施形態においては、チャネル層７５のうちドレイン側にある（ソース端部Ｅ１２に接する）第３領域７６には、エネルギーバンドギャップの比較的広い（トンネル確率の低い）広Ｅｇ材料Ｓｉが用いられている。これにより、第３領域７６における閾値電圧の絶対値が第４領域７８におけるそれよりも高くなり、ソース端部Ｅ１２上のチャネル層７５において寄生ＢＴＢＴの発生が抑制される。その結果、ＳＳ特性の劣化が抑制される。
【００５６】
さらに、ゲート電極４０がソース端部Ｅ１２の上方を覆っている。これにより、ゲート電極４０からの電界がソース端部Ｅ１２に印加されるので、ソース端部Ｅ１２において空乏層が延び難くなり、ソース層６０とチャネル層７５との間に生じたオン電流Ｉｏｎは、ソース端部Ｅ１２において妨げられることなくドレイン層５０へ流れ得る。その結果、ＴＦＥＴ２００のオン電流Ｉｏｎが維持され得る。
【００５７】
このように、第２の実施形態によるＴＦＥＴ２００は、チャネル層７５の第３領域７６に広Ｅｇ材料Ｓｉを用い、第４領域７８に狭Ｅｇ材料ＳｉＧｅを用いている。さらに、ゲート電極４０がソース端部Ｅ１２の上方を覆っている。これにより、Ｐ型ＴＦＥＴ２００は、急峻なＳＳ特性および大きなオン電流Ｉｏｎを得ることができ、ＳＳ特性とオン電流Ｉｏｎとのトレードオフの関係を解消することができる。
【００５８】
次に、第２の実施形態によるＰ型ＴＦＥＴ２００の製造方法を説明する。
【００５９】
図１０（Ａ）〜図１３は、第２の実施形態によるＰ型ＴＦＥＴ２００の製造方法の一例を示す断面図である。
【００６０】
まず、図５（Ｂ）および図６（Ａ）を参照して説明したように、リソグラフィ技術およびイオン注入法を用いて、ソース層６０の形成領域およびドレイン層５０の形成領域に不純物を注入する。ただし、第２の実施形態では、ソース層６０の形成領域には、Ｎ型不純物をイオン注入し、ドレイン層５０の形成領域には、Ｐ型不純物をイオン注入する。
【００６１】
次に、ＲＴＡ（Rapid Thermal Anneal）法等を用いて不純物の活性化アニールを行う。これにより、図１０（Ａ）に示すように、ドレイン層５０およびソース層６０が形成される。尚、第２の実施形態では、ソース層６０の形成領域に狭Ｅｇ材料ＳｉＧｅは形成されない。従って、ソース層６０の全体は、Ｎ型不純物を含む広Ｅｇ材料Ｓｉにより形成されている。
【００６２】
次に、図１０（Ｂ）に示すように、エピタキシャルＣＶＤ法を用いて、半導体層２０上に狭Ｅｇ材料（以下、第４領域７８の材料ともいう）を形成する。狭Ｅｇ材料は、例えば、ＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓのうち少なくとも１種類の材料である。
【００６３】
次に、第４領域７８の材料上にハードマスク４５の材料を堆積し、リソグラフィ技術およびＲＩＥ法を用いてハードマスク４５の材料を加工する。図１１（Ａ）において、４７はフォトレジストである。これにより、図１１（Ａ）に示すように、第４領域７８の形成領域上にハードマスク４５が形成される。ハードマスク４５は、例えば、ＳｉＮからなる。ここで、ハードマスク４５のドレイン側端部Ｅ４５はソース端部Ｅ１２よりもソース層６０側に位置する。即ち、ソース層６０は、ハードマスク４５よりもドレイン層５０側へせり出している。
【００６４】
フォトレジスト４７の除去後、図１１（Ｂ）に示すように、ハードマスク４５をマスクとして用いて、第４領域７８以外の狭Ｅｇ材料をウェットエッチングする。例えば、アンモニア水および過酸化水素水の混合液（ＳＣ１）等を用いて第４領域７８以外の狭Ｅｇ材料を除去する。
【００６５】
次に、図１２（Ａ）に示すように、ハードマスク４５をマスクとして用いて、第４領域７８以外の領域に広Ｅｇ材料をエピタキシャルＣＶＤ法により形成する。第４領域７８以外の領域は、第３領域７６を含む領域であるので、広Ｅｇ材料は第３領域７６にも形成される。広Ｅｇ材料は、例えば、Ｓｉである。
【００６６】
熱燐酸等のウェットエッチングを用いてハードマスク４５を除去した後、図１２（Ｂ）に示すように、図７（Ａ）を参照して説明した方法と同様にゲート絶縁膜３０およびゲート電極４０を形成する。次に、リソグラフィ技術およびＲＩＥ法を用いて、ゲート電極４０の底面がソース端部Ｅ１２の上方を覆うように、ゲート電極４０、ゲート絶縁膜３０およびチャネル層７５（半導体層２０）を加工する。これにより、図１３に示す構造が得られる。
【００６７】
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図８に示すＰ型ＴＦＥＴ２００が完成する。
【００６８】
第２の実施形態によれば、チャネル層７５の第３領域７６には広Ｅｇ材料Ｓｉが用いられ、チャネル層７５の第４領域７８には狭Ｅｇ材料ＳｉＧｅが用いられている。これにより、ソース端部Ｅ１２上にあるチャネル層７５の第３領域７６においては寄生ＢＴＢＴが抑制され、かつ、チャネル層７５の第４領域７８とソース層６０との間においてはＢＴＢＴが発生し易くなる。従って、ＳＳ特性の劣化が抑制されるとともに、閾値電圧が低下し、オン電流Ｉｏｎが向上する。さらに、ゲート電極４０がソース端部Ｅ１２の上方を覆っている。これにより、ゲート電極４０からの電界がソース端部Ｅ１２に印加されるので、オン電流Ｉｏｎは、ソース端部Ｅ１２において空乏層によって妨げられることなくドレイン層５０とソース層６０との間を流れ得る。その結果、第２の実施形態によるＰ型ＴＦＥＴ２００は、ＳＳ特性とオン電流Ｉｏｎとのトレードオフの関係を解消することができる。
【００６９】
（第３の実施形態）
図１４は、第３の実施形態による相補型（Complementary）ＴＦＥＴ（以下、Ｃ型ＴＦＥＴともいう）３００の構成の一例を示す断面図である。尚、図１４には、単一のＴＦＥＴ３００しか示していないが、Ｎ型ＴＦＥＴおよびＰ型ＴＦＥＴが基板上に混載されていてもよい。
【００７０】
Ｃ型ＴＦＥＴ３００では、ソース層６０が第１領域６１および第２領域６５を有し、チャネル層７５が第３領域７６および第４領域７８を有する。即ち、第３の実施形態は、第１および第２の実施形態の組み合わせである。
【００７１】
第１および第３領域６１、７６は、第１材料（第３材料）としての広Ｅｇ材料からなる。第２および第４領域６５、７８は、第２材料（第４材料）としての狭Ｅｇ材料からなる。上述の通り、広Ｅｇ材料は、例えば、Ｓｉである。狭Ｅｇ材料は、例えば、ＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓのうち少なくとも１種類の材料からなる。第３の実施形態では、狭Ｅｇ材料としてＳｉＧｅを用いている。
【００７２】
ＴＦＥＴ３００は、Ｎ型ＴＦＥＴまたはＰ型ＴＦＥＴのいずれにも適用可能である。例えば、ＴＦＥＴ３００をＮ型ＴＦＥＴにするためには、ソース層６０の導電型をＰ＋型とし、ドレイン層５０の導電型をＮ＋型とすればよい。ＴＦＥＴ３００をＰ型ＴＦＥＴにするためには、ソース層６０の導電型をＮ＋型とし、ドレイン層５０の導電型をＰ＋型とすればよい。ＴＦＥＴ３００のその他の構成は、第１または第２の実施形態によるＴＦＥＴ１００、２００の対応する構成と同様でよい。
【００７３】
ＴＦＥＴ３００がＮ型ＴＦＥＴである場合、ＴＦＥＴ３００の動作は、第１の実施形態によるＴＦＥＴ１００のそれぞれと同様である。一方、ＴＦＥＴ３００がＰ型ＴＦＥＴである場合、ＴＦＥＴ３００の動作は、第２の実施形態によるＴＦＥＴ２００のそれぞれと同様である。
【００７４】
尚、ＴＦＥＴ３００において、ソース層６０の第１領域６１およびチャネル層７５の第３領域７６にはともに広Ｅｇ材料Ｓｉが用いられる。従って、ＴＦＥＴ３００は、Ｎ型ＴＦＥＴまたはＰ型ＴＦＥＴのいずれであっても、ソース端部Ｅ１２における寄生ＢＴＢＴを依然として抑制することができる。
【００７５】
ＴＦＥＴ３００がＮ型ＴＦＥＴである場合、ソース層６０の第２領域６５には狭Ｅｇ材料ＳｉＧｅが用いられている。これにより、第２領域６５とチャネル層７５との間においてＢＴＢＴが発生し易くなる。このとき、チャネル層７５の第４領域７８には狭Ｅｇ材料ＳｉＧｅが用いられているが、図２の一点鎖線Ｃｎで示すように、チャネル層７５側の価電子帯のエネルギー準位が伝導帯に近づくだけであり、その伝導帯のエネルギー準位に変化はない。従って、第２領域６５とチャネル層７５との間におけるＢＴＢＴの発生し易さは、第１の実施形態のそれと同様である。
【００７６】
ＴＦＥＴ３００がＰ型ＴＦＥＴである場合、チャネル層７５の第４領域７８には狭Ｅｇ材料ＳｉＧｅが用いられている。これにより、ソース層６０と第４領域７８との間においてＢＴＢＴが発生し易くなる。このとき、ソース層６０の第２領域６５には狭Ｅｇ材料ＳｉＧｅが用いられているが、図９の一点鎖線Ｃｐで示すように、ソース層６０側の価電子帯のエネルギー準位が伝導帯に近づくだけであり、その伝導帯のエネルギー準位に変化はない。従って、ソース層６０と第４領域７８との間におけるＢＴＢＴの発生し易さは、第２の実施形態のそれと同様である。
【００７７】
さらに、ゲート電極４０がソース端部Ｅ１２の上方を覆っている。これにより、オン電流Ｉｏｎは、ソース端部Ｅ１２において空乏層によって妨げられることなくドレイン層５０へ流れ得る。
【００７８】
従って、Ｃ型ＴＦＥＴ３００は、Ｎ型ＴＦＥＴのときに、第１の実施形態と同様の効果を得ることができ、Ｐ型ＴＦＥＴであるときに、第２の実施形態と同様の効果を得ることができる。
【００７９】
このように、第３の実施形態は、ソース層６０およびドレイン層５０の不純物の導電型を入れ替えるだけで、Ｎ型ＴＦＥＴおよびＰ型ＴＦＥＴのいずれにも適用可能である。従って、第３の実施形態によるＴＦＥＴ３００を用いれば、同一基板にＮ型ＴＦＥＴおよびＰ型ＴＦＥＴを混載させることが容易となる。即ち、急峻なＳＳ特性および大きなオン電流Ｉｏｎを有するＣ型ＴＦＥＴを容易に製造可能となる。
【００８０】
次に、第３の実施形態によるＣ型ＴＦＥＴ３００の製造方法を説明する。
【００８１】
まず、第１の実施形態における図３〜図５（Ａ）に示す工程を実行する。
【００８２】
次に、図５（Ｂ）を参照して説明した工程において、リソグラフィ技術およびイオン注入法を用いて、ソース層６０の形成領域に不純物をイオン注入する。ここで、リソグラフィ技術およびイオン注入法を繰り返し実行することによって、Ｎ型ＴＦＥＴのソース層６０の形成領域にはＰ型不純物をイオン注入し、Ｐ型ＴＦＥＴのソース層６０の形成領域にはＮ型不純物をイオン注入する。
【００８３】
次に、図６（Ａ）を参照して説明した工程において、リソグラフィ技術およびイオン注入法を用いて、ドレイン層５０の形成領域に不純物をイオン注入する。ここで、リソグラフィ技術およびイオン注入法を繰り返し実行することによって、Ｎ型ＦＥＴのドレイン層５０の形成領域にはＮ型不純物をイオン注入し、Ｐ型ＦＥＴのドレイン層５０の形成領域にはＰ型不純物をイオン注入する。
【００８４】
次に、第２の実施形態における図１０（Ａ）〜図１３に示す工程を実行する。これにより、図１４に示すＴＦＥＴ３００が完成する。
【００８５】
このように、第３の実施形態は、ソース層６０およびドレイン層５０の不純物の導電型を入れ替えるだけで、Ｎ型ＴＦＥＴおよびＰ型ＴＦＥＴのいずれにも適用可能である。従って、第３の実施形態によれば、同一基板にＮ型ＴＦＥＴおよびＰ型ＴＦＥＴを混載させることが容易となる。
【００８６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８７】
１００、２００、３００・・・ＴＦＥＴ、１０・・・ＢＯＸ層、２０・・・半導体層、３０・・・ゲート絶縁膜、４０・・・ゲート電極、５０・・・ドレイン層、６０・・・ソース層、７５・・・チャネル層、７０・・・低濃度層、９０・・・層間絶縁膜、６１・・・第１領域、６５・・・第２領域、７６・・・第３領域、７８・・・第４領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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