(57)【要約】【課題】入力端子に正または負の電圧が入力されても、内部回路へＧＮＤ〜ＶＤＤまでの電圧を伝達または遮断を確実に制御することができるスイッチ回路において、ラッチアップのリクスを低減したスイッチ回路を提供する。【解決手段】スイッチ回路をＮＭＯＳトランジスタで構成して、ＮＭＯＳトランジスタのゲートを昇圧回路の出力電圧で制御することによって、ＧＮＤ〜ＶＤＤまでの電圧を伝達または遮断を確実に制御することができる。【選択図】図１
2016136681.tif 000002
【特許請求の範囲】
【請求項１】
正または負の電圧が入力される半導体装置の入力端子に設けられ、前記正または負の電圧を内部回路に伝達する、または遮断を制御するスイッチ回路において、
ドレインが前記半導体装置の入力端子に接続され、ソースが第一ノードに接続され、ゲートが第二ノードに接続された第一ＮＭＯＳトランジスタと、
ドレインが前記第一ノードに接続され、ソースが第三ノードに接続され、ゲートが前記第二ノードに接続された第二ＮＭＯＳトランジスタと、
ソースが接地電圧に接続され、ドレインが前記第一ノードに接続され、ゲートがインバータを介してスイッチ制御端子に接続された第三ＮＭＯＳトランジスタと、
昇圧回路制御端子が前記スイッチ制御端子に接続され、電圧入力端子が電源に接続され、電圧出力端子が前記第二ノードに接続された昇圧回路を備え、
前記第三ノードが前記内部回路に接続されることを特徴とするスイッチ回路。
【請求項２】
一端が前記第二ノードに接続され、他端が前記接地電圧に接続された電圧制限回路を備えることを特徴とする請求項１記載のスイッチ回路。
【請求項３】
前記昇圧回路は、
アノードが前記電圧入力端子に接続され、カソードが第四ノードに接続された整流素子と、
ドレインが前記電圧出力端子に接続され、ゲートが前記インバータを介して前記スイッチ制御端子に接続され、ソースが前記第四ノードに接続されたＰＭＯＳトランジスタと、
ドレインが前記電圧出力端子に接続され、ゲートが前記インバータを介して前記スイッチ制御端子に接続され、ソースが前記接地電圧に接続された第四ＮＭＯＳトランジスタと、
一端が前記第四ノードに接続され、他端が前記昇圧回路制御端子に接続されたコンデンサを備える事を特徴とする請求項１または２に記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の内部回路に正または負の電圧が入力される端子に設けられるスイッチ回路に関する。
【背景技術】
【０００２】
図４は、従来のスイッチ回路の回路である。スイッチ回路は、入力端子ＩＮに入力される正または負の電圧を、スイッチ制御端子ＥＮの信号に応じて内部回路１５に伝達するか遮断するかを制御する。
【０００３】
入力端子ＩＮから入力された正の電圧ＶＩＮ＋を、内部回路１５の入力端子であるノードＢへ伝達させる場合を考える。スイッチ制御端子ＥＮの信号をアクティブ状態のＶＤＤ電圧にし、ＮＭＯＳトランジスタ１１及び１２をＯＮする。ここで、ＶＤＤ電圧は内部回路１５の電源電圧である。また、レベルシフタ回路１８は、入力端子ＬＩの信号を電源端子ＬＶの電圧によって電圧変換して出力端子ＬＯから出力し、入力と出力の論理が反転するように構成されている。入力端子ＬＩの信号がＶＤＤ電圧の場合は、出力端子ＬＯからＧＮＤ電圧の信号を出力する。
【０００４】
入力端子ＬＩの信号がＧＮＤ電圧の場合は、出力端子ＬＯから電源端子ＬＶの電圧の信号を出力する。従って、レベルシフタ回路１８はＧＮＤ電圧を出力し、電圧ＶＩＮ＋が（｜ＶＧＳＰ１｜＋｜ＶＯＶＰ１｜）以下の電圧ならＰＭＯＳトランジスタ１６をＯＦＦし、電圧ＶＩＮ＋が（｜ＶＧＳＰ１｜＋｜ＶＯＶＰ１｜）以上の電圧ならＰＭＯＳトランジスタ１６をＯＮする。ここで、ＶＧＳＰ１はＰＭＯＳトランジスタ１６及び１７の閾値電圧（ＶＧＳＰ１＜０Ｖ）、ＶＯＶＰ１はＰＭＯＳトランジスタ１６及び１７を確実にＯＮさせるのに必要なオーバードライブ電圧（ＶＯＶＰ１＜０Ｖ）である。また、スイッチ制御端子ＥＮの信号はインバータ１４を介してＧＮＤ電圧となるので、ＰＭＯＳトランジスタ１７をＯＮする。従って、入力端子ＩＮから入力された正の電圧ＶＩＮ＋は内部回路１５の入力端子であるノードＢへ伝達される。このとき、ＮＭＯＳトランジスタ１３は、ＯＦＦしているため、ノードＢの電圧に影響を与えない。
【０００５】
また、入力端子ＩＮから入力された正の電圧ＶＩＮ＋は、電圧ＶＩＮ＋がＧＮＤ電圧以上で、かつ（｜ＶＧＳＰ１｜＋｜ＶＯＶＰ１｜）以下の電圧は、ＮＭＯＳトランジスタ１１及び１２を通してノードＢへ伝達でき、（｜ＶＧＳＰ１｜＋｜ＶＯＶＰ１｜）以上で、かつ（ＶＤＤ−ＶＧＳＮ１―ＶＯＶＮ１）以下の電圧はＮＭＯＳトランジスタ１１及び１２、またはＰＭＯＳトランジスタ１６及び１７の何れかを通してノードＢへ伝達でき、（ＶＤＤ−ＶＧＳＮ１−ＶＯＶＮ１）以上で、かつＶＤＤ以下の電圧はＰＭＯＳトランジスタ１６及び１７を通してノードＢへ伝達できるため、入力端子ＩＮから入力された正の電圧ＶＩＮ＋は、最小でＧＮＤ電圧から、最大でＶＤＤ電圧までノードＢへ伝達できる。
【０００６】
ここで、ＶＤＤは電源電圧、ＶＧＳＮ１はＮＭＯＳトランジスタ１１及び１２の閾値電圧（ＶＧＳＮ１＞０Ｖ）、ＶＯＶＮ１はＮＭＯＳトランジスタ１１及び１２を確実にＯＮさせるのに必要なオーバードライブ電圧（ＶＯＶＮ＞０Ｖ）である。
【０００７】
次に、入力端子ＩＮから入力された正の電圧ＶＩＮ＋を、内部回路１５の入力であるノードＢへ伝達させない場合を考える。スイッチ制御端子ＥＮの信号を、非アクティブ状態のＧＮＤ電圧にする。レベルシフタ回路１８は、入力端子ＬＩにＧＮＤ電圧が入力されているので、電源電圧端子Ｖに接続されているＶＩＮ＋と同じ電圧を出力端子ＬＯから出力する。ＮＭＯＳトランジスタ１３は、ゲートがＶＤＤ電圧でソースがＧＮＤ電圧なので、ＯＮしてノードＡをＧＮＤ電圧にしている。ＮＭＯＳトランジスタ１１は、ゲートとソース（ノードＡ）がＧＮＤ電圧なので、ＯＦＦする。ＮＭＯＳトランジスタ１２は、ゲートとドレイン（ノードＡ）がＧＮＤなので、ＯＦＦする。ＰＭＯＳトランジスタ１６は、ゲートとソース（入力端子ＩＮ）が電圧ＶＩＮ＋なので、ＯＦＦする。ＰＭＯＳトランジスタ１７は、ゲートがＶＤＤ電圧で、ドレイン（ノードＢ）がＶＤＤ電圧以下なので、ＯＦＦする。従って、入力端子ＩＮから入力された正の電圧ＶＩＮ＋は、内部回路１５の入力であるノードＢへ伝達されない。
【０００８】
次に、入力端子ＩＮから入力された負の電圧ＶＩＮ−を、内部回路１５の入力であるノードＢへ伝達させない場合を考える。スイッチ制御端子ＥＮの信号を、非アクティブ状態のＧＮＤ電圧にする。しかし、ＮＭＯＳトランジスタ１１は、入力端子ＩＮにＧＮＤ電圧よりも低い負の電圧ＶＩＮ−が印加されているため、弱反転領域のＯＮ状態となる。ここで、ＮＭＯＳトランジスタ１３は、ＯＮしているので、ノードＡは入力された負の電圧ＶＩＮ−ではなく、ＧＮＤ電圧になる。ＮＭＯＳトランジスタ１２は、ゲートとソースがＧＮＤ電圧なので、ＯＦＦする。ＰＭＯＳトランジスタ１６は、ゲートとソースとバックゲートにＶＩＮ−が印加されているので、ＯＦＦする。ＰＭＯＳトランジスタ１７は、ゲートがＶＤＤ電圧でノードＢはＶＤＤ電圧以下なのでＯＦＦする。従って、入力端子ＩＮから入力された負の電圧ＶＩＮ−は、内部回路１５の入力であるノードＢへ伝達されない。
【０００９】
このように、従来のスイッチ回路は、入力端子ＩＮから負電圧が入力されても内部回路１５の入力へ負電圧の伝達を防止でき、内部回路の誤動作を防ぐことができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１３−１８３２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来のスイッチ回路は、ソースとバックゲートが入力端子ＩＮに接続されたＰＭＯＳトランジスタ１６と、ソースとバックゲートがＧＮＤ端子に接続されたＮＭＯＳトランジスタ１３が、回路的に直近に存在するため、ラッチアップが発生するリスクが存在し、大電流が流れて回路を破壊する可能性がある。また、レイアウト設計でラッチアップ対策を行うと、回路規模が増え製品のコストアップとなってしまう。
【課題を解決するための手段】
【００１２】
本発明のスイッチ回路は、上記課題を解決するためになされたもので、ドレインが半導体装置の入力端子に接続され、ソースが第一ノードに接続され、ゲートが第二ノードに接続された第一ＮＭＯＳトランジスタと、ドレインが第一ノードに接続され、ソースが第三ノードに接続され、ゲートが第二ノードに接続された第二ＮＭＯＳトランジスタと、ソースが接地電圧に接続され、ドレインが第一ノードに接続され、ゲートがインバータを介してスイッチ制御端子に接続された第三ＮＭＯＳトランジスタと、昇圧回路制御端子がスイッチ制御端子に接続され、電圧入力端子が電源に接続され、電圧出力端子が第二ノードに接続された昇圧回路を備え、第三ノードが内部回路に接続される構成とした。
【発明の効果】
【００１３】
本発明のスイッチ回路によれば、入力端子ＩＮから負の電圧が入力されても内部回路１５の入力へ伝達を防止し、かつ正の電圧はＶＤＤ電圧までの電圧を内部回路１５の入力へ伝達でき、かつラッチアップによるリスクが少ない。
【図面の簡単な説明】
【００１４】
【図１】第一の実施形態のスイッチ回路を示す回路図である。
【図２】第一の実施形態の昇圧回路の一例を示す回路図である。
【図３】第二の実施形態のスイッチ回路を示す回路図である。
【図４】従来のスイッチ回路を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明のスイッチ回路の実施形態を、図面を参照して説明する。スイッチ回路は、入力端子ＩＮに入力される正または負の電圧を、スイッチ制御端子ＥＮの信号に応じて内部回路１５に伝達するか、遮断するか、を制御する。
【００１６】
＜第一の実施形態＞
図１は、第一の実施形態のスイッチ回路を示す回路図である。
第一の実施形態のスイッチ回路は、ＮＭＯＳトランジスタ１１、１２及び１３と、インバータ１４と、昇圧回路１９を備える。
【００１７】
ＮＭＯＳトランジスタ１１は、ドレインが入力端子ＩＮに接続され、ゲートは昇圧回路１９の電圧出力端子ＲＯ（ノードＤ）に接続され、ソースはＮＭＯＳトランジスタ１２のドレイン、ＮＭＯＳトランジスタ１３のドレインに接続される。ＮＭＯＳトランジスタ１２は、ゲートが昇圧回路１９の電圧出力端子ＲＯ（ノードＤ）に接続され、ソースは内部回路１５の入力端子（ノードＢ）に接続される。ＮＭＯＳトランジスタ１３は、ドレインはＮＭＯＳトランジスタ１１のソース、ＮＭＯＳトランジスタ１２のドレインに接続され、ゲートがインバータ１４の出力端子（ノードＣ）に接続され、ソースはＧＮＤに接地される。インバータ１４は、入力端子がスイッチ制御端子ＥＮに接続される。昇圧回路１９は、昇圧回路制御端子ＲＥがスイッチ制御端子ＥＮに接続され、電圧入力端子ＲＩが電源電圧２６に接続される。
【００１８】
昇圧回路１９は、スイッチ制御端子ＥＮの信号に応じて、ＯＮ／ＯＦＦが制御される。ＯＮ状態では、電圧入力端子ＲＩに入力された信号を昇圧した電圧を電圧出力端子ＲＯから出力し、ＯＦＦ状態では、ＧＮＤ電圧を電圧出力端子ＲＯから出力する。ＮＭＯＳトランジスタ１１及び１２は、昇圧回路１９の電圧出力端子ＲＯの信号によってＯＮ／ＯＦＦが制御される。インバータ回路１４は、入力されたＶＤＤ／ＧＮＤ電圧の信号を反転して出力する。ＮＭＯＳトランジスタ１３は、ＮＭＯＳトランジスタ１１及び１２がＯＦＦしたとき、ＯＮするよう制御される。
【００１９】
次に、第一の実施形態のスイッチ回路の動作について説明する。
（１）入力端子ＩＮから入力された正の電圧ＶＩＮ＋をノードＢへ伝達させない場合
スイッチ制御端子ＥＮは、非アクティブ状態のＧＮＤ電圧の信号が入力される。ＮＭＯＳトランジスタ１３はゲートがＶＤＤ電圧でソースがＧＮＤ電圧なのでＯＮしてノードＡをＧＮＤ電圧にしている。ＮＭＯＳトランジスタ１１は、ゲートとソース（ノードＡ）がＧＮＤ電圧なので、ＯＦＦする。ＮＭＯＳトランジスタ１２は、ゲートとドレイン（ノードＡ）がＧＮＤ電圧なので、ＯＦＦする。従って、入力端子ＩＮから入力された正の電圧ＶＩＮ＋は、ノードＢへ伝達されない。
【００２０】
（２）入力端子ＩＮから入力された負の電圧ＶＩＮ−をノードＢへ伝達させない場合
スイッチ制御端子ＥＮは、非アクティブ状態のＧＮＤ電圧の信号が入力される。昇圧回路１９はＯＦＦ状態となり、ＧＮＤ電圧を出力する。ＮＭＯＳトランジスタ１１は、ドレインが負の電圧ＶＩＮ−でゲートがＧＮＤ電圧なので、弱反転領域のＯＮ状態となる。しかし、ＮＭＯＳトランジスタ１３は、ゲートがＶＤＤ電圧なので、ＯＮしてノードＡをＧＮＤ電圧にする。ＮＭＯＳトランジスタ１２は、ドレインとゲートがＧＮＤ電圧なので、ＯＦＦする。従って、入力端子ＩＮから入力された負の電圧ＶＩＮ−は、ノードＢへ伝達されない。
【００２１】
（３）入力端子ＩＮから入力された正の電圧ＶＩＮ＋（ＶＤＤ電圧以下）をノードＢへ伝達させる場合
スイッチ制御端子ＥＮは、アクティブ状態のＶＤＤ電圧の信号が入力される。昇圧回路１９はＯＮ状態となり、（ＶＤＤ＋ＶＧＳＮ１＋ＶＯＶＮ１）以上の昇圧電圧を出力する。ＮＭＯＳトランジスタ１１は、ゲートが（ＶＤＤ＋ＶＧＳＮ１＋ＶＯＶＮ１）以上の電圧なので、ソース（ノードＡ）には、電圧ＶＩＮ＋が伝達される。ＮＭＯＳトランジスタ１２も同様に電圧ＶＩＮ＋をノードＢに伝播する。
【００２２】
以上説明したように、本実施形態のスイッチ回路は、ＧＮＤ電圧〜ＶＤＤ電圧の範囲の入力電圧を伝達することが可能となる。
また、本実施形態のスイッチ回路は、電源や入出力端子等の大電流を流せるノードにソースとバックゲートを接続されたＰＭＯＳトランジスタが存在しないため、ラッチアップのリスクがない。
【００２３】
図２は、第一の実施形態に用いる昇圧回路１９の構成の一例である。ダイオード２１は、アノードが電圧入力端子ＲＩ（電源２６）に接続され、カソードが容量２４の一端（ノードＥ）に接続される。ＰＭＯＳトランジスタ２２は、ドレインが昇圧回路１９の電圧出力端子ＲＯ（ノードＤ）に接続され、ゲートがインバータ１４の出力端子（ノードＣ）に接続され、ソースが容量２４の一端（ノードＥ）に接続される。ＮＭＯＳトランジスタ２３は、ドレインが昇圧回路１９の電圧出力端子ＲＯ（ノードＤ）に接続され、ゲートがインバータ１４の出力端子（ノードＣ）に接続され、ソースがＧＮＤに接続される。容量２４は、他端が昇圧回路制御端子ＲＥ（スイッチ制御端子ＥＮ）に接続される。
【００２４】
次は図２の昇圧回路構成例の動作について説明する。
（１）昇圧回路１９がＧＮＤ電圧を出力する場合
スイッチ制御端子ＥＮは、非アクティブ状態のＧＮＤ電圧の信号が入力される。また、電源２６には内部回路１５の電源電圧ＶＤＤが入力される。ＮＭＯＳトランジスタ２３は、ゲートがＶＤＤ電圧で、ソースがＧＮＤ電圧なので、ＯＮして昇圧回路１９の電圧出力端子ＲＯ（ノードＤ）をＧＮＤにしている。ノードＥが（ＶＤＤ＋｜ＶＧＳＰ２｜）以下の電圧の場合、ＰＭＯＳトランジスタ２２は、ゲートがＶＤＤ電圧で、ソースが（ＶＤＤ＋｜ＶＧＳＰ２｜）以下なので、ＯＦＦする。ここで、ＶＧＳＰ２は、ＰＭＯＳトランジスタ２２の閾値電圧である（ＶＧＳＰ２＜０）。ノードＥが（ＶＤＤ＋｜ＶＧＳＰ２｜）以上の電圧の場合、ＰＭＯＳトランジスタ２２は、ソース（ノードＥ）が（ＶＤＤ＋｜ＶＧＳＰ２｜）の電圧になるまでＯＮして、容量２４を放電する。ノードＥが（ＶＤＤ−ＶＢＥ）以下の電圧の場合、ダイオード２１は、アノードがＶＤＤ電圧なので、カソード（ノードＥ）が（ＶＤＤ−ＶＢＥ）の電圧になるまで容量２４を充電する。ここで、ＶＢＥはダイオード２１の閾値電圧である（ＶＢＥ＞０）。ノードＥが（ＶＤＤ−ＶＢＥ）以上の電圧の場合、ダイオード２１は、電流を流さない。容量２４は、上記のように一端（ノードＥ）の状態に応じて充放電し、一端の電圧が（ＶＤＤ−ＶＢＥ）以上、（ＶＤＤ＋ＶＧＳＰ２）以下の電圧になる。
【００２５】
（２）昇圧回路１９が昇圧電圧を出力する場合
スイッチ制御端子ＥＮは、アクティブ状態のＶＤＤ電圧の信号が入力される。ＮＭＯＳトランジスタ２３は、ゲートがＧＮＤ電圧なので、ＯＦＦする。容量２４はスイッチ制御端子ＥＮに非アクティブ状態の間、他端にＧＮＤ電圧の信号が入力していたので、端子間電圧が（ＶＤＤ−ＶＢＥ）以上、（ＶＤＤ＋｜ＶＧＳＰ２｜）以下の電圧となる電荷が、端子間に蓄えられている。スイッチ制御端子ＥＮがＶＤＤ電圧になると、他端の電圧がＶＤＤ電圧になるので、一端（ノードＥ）の電圧を（２ＶＤＤ−ＶＢＥ）以上、（２ＶＤＤ＋｜ＶＧＳＰ２｜）以下に昇圧する。ＰＭＯＳトランジスタ２２は、ゲートがＧＮＤ電圧なのでＯＮする。容量２４に蓄えられていた電荷は、ＰＭＯＳトランジスタ２２を通してＮＭＯＳトランジスタ１１及び１２のゲート容量に分配され、ノードＥの電圧、及び電圧出力端子ＲＯ（ノードＤ）に、（２ＶＤＤ−ＶＢＥ）＊Ｃ１／（Ｃ１＋ＣＧ）以上、（２ＶＤＤ＋｜ＶＧＳＰ２｜）＊Ｃ１／（Ｃ１＋ＣＧ）以下の電圧が出力される。ここで、Ｃ１は容量２４の容量値、ＣＧはＮＭＯＳトランジスタ１１及び１２のゲート容量値の和である。ここで、Ｃ１をＣＧ＊（ＶＤＤ＋ＶＧＳＮ１＋ＶＯＶＮ１）／（ＶＤＤ−ＶＧＳＮ１―ＶＯＶＮ１−ＶＢＥ）以上に設計すると、昇圧回路は、（ＶＤＤ＋ＶＧＳＮ１＋ＶＯＶＮ１）以上の電圧を出力可能である。また、Ｃ１をＣＧ＊ＶＢＤ１／（ＶＤＤ−ＶＧＳＮ１−ＶＯＶＮ１−ＶＢＥ）以下に設計するとＮＭＯＳトランジスタ１１及び１２を破壊することはない。ここで、ＶＢＤ１は、ＮＭＯＳトランジスタ１１及び１２のゲート耐圧電圧である。
【００２６】
以上で説明した昇圧回路であれば、電源や入出力端子等の大電流を流せるノードにソースとバックゲートを接続されたＰＭＯＳが存在しないため、ラッチアップのリスクは少ない。また、回路規模も小さくコストも低い。
【００２７】
＜第二の実施形態＞
図３は、第二の実施形態のスイッチ回路を示す回路図である。
第二の実施形態のスイッチ回路は、第一の実施形態のスイッチ回路に加え、電圧制限回路２０を備える。電圧制限回路２０は、一端が昇圧回路１９の電圧出力端子ＲＯ（ノードＤ）に接続され、他端がＧＮＤに接続される。
【００２８】
電圧制限回路２０は、昇圧回路１９の電圧出力電圧ＲＯが電圧ＶＢＤ２以上の場合にＧＮＤへ電流を流すことで電圧をＶＢＤ２以下に保つ。ここで、ＶＢＤ２は（ＶＤＤ＋ＶＧＳＮ１＋ＶＯＶＮ１）以上の電圧で、かつＮＭＯＳトランジスタ１１及び１２のゲート耐圧電圧よりも低い電圧である。
【００２９】
このように、第二の実施形態のスイッチ回路では、なんらかの原因で昇圧回路１９の出力電圧が、ＮＭＯＳトランジスタ１１及び１２のゲート耐圧以上の電圧となる場合でも、ＮＭＯＳトランジスタ１１及び１２の破壊を防止でき、その他の回路動作は、第一の実施形態で述べた回路動作と同様である。
【符号の説明】
【００３０】
１５  内部回路
１８  レベルシフタ回路
１９  昇圧回路
２０  電圧制限回路
【図１】
2016136681.tif 000003
【図２】
2016136681.tif 000004
【図３】
2016136681.tif 000005
【図４】
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