(57)【要約】【課題】周波数引き込みに特定パターンを用いる同期化回路における誤ったパターンによる周波数引き込みを防止する。【解決手段】ＣＤＲ回路は、サンプリング回路、サンプリング回路でサンプリングされた特定パターンの入力データの周波数に発振回路の発振クロック信号の周波数を同期させると共に、サンプリングされた入力データの位相に発振クロック信号の位相を同期させる同期化回路、及びサンプリング回路でサンプリングされた前記入力データが特定パターンを持つか否かを検出するデータパターン認識回路を有する。データパターン認識回路は、周波数引き込み開始指示に応答して前記入力データが特定パターンを持つか否かを検出する動作を開始する。同期化回路は、前記データパターン認識回路によって前記入力データが特定パターンを持つと判別されることを条件に前記周波数を同期させる動作を開始する。【選択図】図１
2016021629.tif 000002
【特許請求の範囲】
【請求項１】
入力データをサンプリングするサンプリング回路と、
前記サンプリング回路でサンプリングされた特定パターンの入力データの周波数に発振回路の発振クロック信号の周波数を同期させると共に、サンプリングされた入力データの位相に前記発振クロック信号の位相を同期させる同期化回路と、
前記サンプリング回路でサンプリングされた前記入力データが特定パターンを持つか否かを検出するデータパターン認識回路と、を有し、
前記データパターン認識回路は、周波数引き込み開始指示に応答して前記入力データが特定パターンを持つか否かを検出する動作を開始し、
前記同期化回路は、前記データパターン認識回路によって前記入力データが特定パターンを持つと判別されることを条件に前記周波数を同期させる動作を開始する、ＣＤＲ回路。
【請求項２】
請求項１において、前記サンプリング回路は前記発振クロック信号のｎ倍の周波数でｉビット単位の入力データをｉ×ｎビット単位のデータにオーバーサンプリングする、ＣＤＲ回路。
【請求項３】
請求項２において、データパターン認識回路は、入力データの単位ビットの所定論理値がオーバーサンプリングデータの２ｎビット以上に亘って拡大されている状態を検出することによって前記入力データは特定パターンを持たないと判別し、前記拡大されている状態が検出されないことによって前記入力データが特定パターンを持つと判別する、ＣＤＲ回路。
【請求項４】
請求項３において、前記サンプリング回路で入力データをオーバーサンプリングするとき前記発振クロック信号の初期周波数は前記特定パターンに埋め込まれたクロック信号の周波数に対して、前記拡大された状態の有無を検出可能とする範囲の周波数に設定される、ＣＤＲ回路。
【請求項５】
請求項３において、前記特定パターンは論理値１，０の繰り返しパターンであり、
前記サンプリング回路は、ｎ=２とする２倍のオーバーサンプリングを行う回路である、ＣＤＲ回路。
【請求項６】
請求項５において、前記データパターン認識回路は、オーバーサンプリングされた前記入力データのビット列に、０が２連続、１が２連続、０が３連続、１が３連続、１が１連続、又は１が１連続の配列以外の配列として１又は０の４連続が有った場合に前記入力データが特定パターンを持たないと判別し、前記１又は０の４連続がなかった場合に前記入力データが特定パターンを持つと判別する、ＣＤＲ回路。
【請求項７】
請求項６において、前記データパターン認識回路は、オーバーサンプリングされた前記入力データを２×ｉビット単位で入力し、入力した２×ｉビットのデータとその直前に入力された２×ｉビットの下位３ビットとの連続データに対して、相互に隣接する２ビット単位で一致検出を行なう複数個の第１論理回路と、
相互に隣接する３個の前記第１論理回路の一致検出結果が共に一致である第１状態かを判別する複数個の第２論理回路と、
前記第２論理回路の内の少なくとも一つが前記第１状態になる第２状態であるか否かを判別する第３論理回路と、を有し、
前記第３論理回路が、前記第２状態であることを判別することによって周波数同期動作を停止とし、前記第２状態でないことを判別することによって周波数同期動作の停止を解除する、ＣＤＲ回路。
【請求項８】
請求項６において、前記サンプリング回路で入力データをオーバーサンプリングするとき前記発振クロック信号の初期周波数は、前記特定パターンの周波数に対して、１．５倍よりも低く且つ０．８倍よりも高い範囲の周波数に設定される、ＣＤＲ回路。
【請求項９】
請求項１において、前記同期化回路は前記特定パターンを用いた周波数同期を確立した後にサンプリングデータと発振クロック信号との位相差に基づく位相補正によって位相同期を行う、ＣＤＲ回路。
【請求項１０】
請求項１において、前記同期化回路はＰＬＬ回路から成る、ＣＤＲ回路。
【請求項１１】
外部インタフェース回路と、前記外部インタフェース回路に供給されたデータを処理する処理回路とを含み、前記外部インタフェース回路は前記データを入力する回路として請求項１記載のＣＤＲ回路を供えた、半導体装置。
【請求項１２】
請求項１１において、前記処理回路は、前記ＣＤＲ回路に供給された画像データを入力し、入力した画像データに応ずる階調電圧を表示タイミングに同期して画素単位で出力する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ列にクロック信号が埋め込まれたデータからクロック信号を再生する機能を備えたクロック・データ・リカバリ(ＣＤＲ)回路に関し、例えば、周波数引き込みに特定のデータパターンを用いるＣＤＲ回路を用いたデータ入力インタフェース回路に適用して有効な技術に関する。
【背景技術】
【０００２】
液晶ディスプレイなどの表示駆動を行うディスプレイ駆動デバイスにおいて、ディスプレイの高精細化によって、データ入力インタフェース回路の高速化が進んでおり、ＣＤＲ回路を用いた所謂クロック埋め込み型のデータ入力インタフェース回路による高速伝送への対応が必要となっている。
【０００３】
ＣＤＲ回路について記載された文献の例として特許文献１がある。特許文献１では、シリアル伝送されたデータ信号からデータを抽出するためのクロック信号を生成して出力するクロック・データ・リカバリ回路は、所定の基準クロック信号を用いてクロック信号を所望の周波数にロックさせるための周波数同期ループと、クロック信号のロック状態においてクロック信号をデータ信号に位相同期させるための位相同期ループとを有する。周波数同期ループの動作中において、基準クロック信号とクロック信号との周波数比較を行ない、該比較結果に応じた周波数のクロック信号を生成し、生成したクロック信号とデータの位相は位相同期ループを動作させて同期化する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−４４４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者はＣＤＲ回路について以下の検討を行った。ＣＤＲ回路では、送信データからクロック信号を再生し、そのクロック信号でデータを受信することになるが、ＣＤＲ回路によってデータを受信するためにはＣＤＲ回路に備えられている発振器を、データに埋め込まれているクロック信号と同じ周波数で発振させる必要がある。発振器の周波数をそのクロック信号と等しくするために、特定のデータパターンを用いて周波数引き込みを行うようにしたものがある。例えば、液晶ディスプレイなどのデジタル・ディスプレイ装置の為に設計された映像出力インタフェースの規格であるディスプレイポートなどのように、周波数引き込み用データパターンが用意されている場合、部品点数削減や、ＰＣＢ基板上のＥＭＩ対策を目的に、ディスプレイ駆動デバイスに外部から参照クロック信号が与えられないことがある。この場合、周波数引き込み用のデータパターンを使って周波数の引き込みを行うことが必須となる。
【０００６】
データ送信周波数は、ディスプレイの解像度によって一意に決まるため、あるシステムで使用されるデータ送信周波数は固定である。そのため、発振器の所望の周波数は予めわかっているが、参照クロックレスの場合、プロセスばらつきや温度条件などにより、所望の周波数で発振することは不可能である。周波数引き込みでは、データ送信デバイスから周波数引き込み用データパターンが送信され、ＣＤＲ回路でその周波数を検出して発振器の周波数を調整することになる。
【０００７】
ＣＤＲ回路は周波数引き込みを行う周波数同期ループと、正しくデータを取り込むためにクロック位相を調節する位相同期ループから構成される。周波数引き込み実行時には周波数同期ループが動作し、周波数引き込み完了後は位相同期ループに切り替わる。周波数引き込みは、データ送信デバイスからコマンドインタフェースを使用したコマンド発行によって開始されるが、ディスプレイポートなどでは、周波数引き込み指示コマンドが発行されたとき、周波数引き込み用データパターンが送信されていることは保証されていない。
【０００８】
周波数引き込み実行時に、周波数引き込み用データパターンが送信されていない場合、それ以外のパターンの周波数引き込み動作が行われることになり、周波数の誤検出を起こし、発振器の周波数が所望の周波数にならない。この問題点について特許文献１は着眼していない。
【０００９】
本発明の目的は、周波数引き込みに特定パターンを用いる同期化回路における誤ったパターンによる周波数引き込みを防止することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、入力データの特定パターンの周波数に発振回路の発振クロック信号の周波数を同期させる同期化回路は、周波数引き込み開始指示に応答して前記特定パターンの入力をデータパターン認識回路が検出するのを待って、周波数引き込み動作を開始する。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１４】
すなわち、周波数引き込みに特定パターンを用いる同期化回路による誤ったパターンによる周波数引き込みを防止することができる。
【図面の簡単な説明】
【００１５】
【図１】図１はデータインタフェース回路に適用されたＣＤＲ回路の一例を示すブロック図である。
【図２】図２は周波数引き込み動作を例示するフローチャートである。
【図３】図３はＣＤＲの入力データの同期化動作を例示するタイミングチャートである。
【図４】図４は仮にデータ認識回路を採用しない場合の動作を比較例として例示するタイミングチャートである。
【図５】図５はデータパターン認識回路の具体例を示す論理回路図である。
【図６】図６は入力データＤｉｎのデータ周波数と発振回路からのクロック信号ＣＬＫｆｐの周波数が一致していた場合に得られるデータ列を例示する説明図である。
【図７】図７は入力データＤｉｎのデータ周波数よりも発振回路からのクロック信号ＣＬＫｆｐの周波数が高い場合に得られるデータ列を例示する説明図である。
【図８】図８は入力データＤｉｎのデータ周波数よりも発振回路からのクロック信号ＣＬＫｆｐの周波数が低い場合に得られるデータ列を例示する説明図である。
【図９】図９は周波数引き込み用データパターン以外を２倍オーバーサンプリングでサンプリングした場合に入力データＤｉｎのデータ周波数と発振回路からのクロック信号ＣＬＫｆｐの周波数が一致していた場合に得られるデータ列を例示する説明図である。
【図１０】図１０は周波数引き込み用データパターン以外を２倍オーバーサンプリングでサンプリングした場合に入力データＤｉｎのデータ周波数よりも発振回路からのクロック信号ＣＬＫｆｐの周波数が高い場合に得られるデータ列を例示する説明図である。
【図１１】図１１は周波数引き込み用データパターン以外を２倍オーバーサンプリングでサンプリングした場合に入力データＤｉｎのデータ周波数よりも発振回路２５からのクロック信号ＣＬＫｆｐの周波数が低い場合に得られるデータ列を例示する説明図である。
【図１２】図１２は発振回路の発振クロック信号ＣＬＫｆｐの初期周波数が入力データＤｉｎの周波数の１．５倍より高い場合に得られるデータ列を例示する説明図である。
【図１３】図１３は発振回路の発振クロック信号ＣＬＫｆｐの初期周波数が入力データＤｉｎの周波数の０．８倍より低い場合に得られるデータ列を例示する説明図である。
【図１４】図１４はＣＤＲ回路を外部インタフェース回路に備えた半導体装置の一例である液晶ドライバを示すブロック図である。
【発明を実施するための形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕＜特定パターンの入力を検出して周波数同期動作を開始する＞
ＣＤＲ回路（１）は、入力データ（Ｄｉｎ）をサンプリングするサンプリング回路（１０）と、前記サンプリング回路でサンプリングされた特定パターンの入力データの周波数に発振回路（２５）の発振クロック信号（ＣＬＫｆ）の周波数を同期させると共に、サンプリングされた入力データの位相に前記発振クロック信号（ＣＬＫｆｐ）の位相を同期させる同期化回路（１１）と、前記サンプリング回路でサンプリングされた前記入力データが特定パターンを持つか否かを検出するデータパターン認識回路（１２）と、を有する。前記データパターン認識回路は、周波数引き込み開始指示に応答して前記入力データが特定パターンを持つか否かを検出する動作を開始する。前記同期化回路は、前記データパターン認識回路によって前記入力データが特定パターンを持つと判別されることを条件に前記周波数を同期させる動作を開始する。
【００１８】
これによれば、周波数引き込みに特定パターンを用いる同期化回路による誤ったパターンによる周波数引き込みを防止することができる。
【００１９】
〔２〕＜オーバーサンプリング＞
項１において、前記サンプリング回路は前記発振クロック信号のｎ倍の周波数でｉビット単位の入力データをｉ×ｎビット単位のデータにオーバーサンプリングする。
【００２０】
これによれば、オーバーサンプリングを行わない場合に比べて、特定パターンの検出精度向上はもとより、周波数引き込み及び位相同期の精度を向上させることができる。
【００２１】
〔３〕＜データパターン認識回路の認識原理＞
項２において、データパターン認識回路は、入力データの単位ビットの所定論理値がオーバーサンプリングデータの２ｎビット以上に亘って拡大されている状態を検出することによって前記入力データは特定パターンを持たないと判別し、前記拡大されている状態が検出されないことによって前記入力データが特定パターンを持つと判別する。
【００２２】
これによれば、入力データの単位ビットの所定論理値がオーバーサンプリングデータにおいてオーバーサンプリングの倍数ｎの２倍のビット数の範囲を超えて拡大された状態は期待される状態から逸脱する状態を意味するから、特定パターンの容易な判別に資することができる。
【００２３】
〔４〕＜発振回路の初期周波数と特定パターンのデータ周波数との関係＞
項３において、前記サンプリング回路で入力データをオーバーサンプリングするとき前記発振クロック信号の初期周波数は前記特定パターンに埋め込まれたクロック信号の周波数に対して、前記拡大された状態の有無を検出可能とする範囲の周波数に設定される。
【００２４】
これにより、特定パターン判別に当たり発振クロック信号の初期周波数の点で項３の判別手法の実効性を保証することができる。
【００２５】
〔５〕＜１，０繰り返しの特定パターン＞
項３において、前記特定パターンは論理値１，０の繰り返しパターンである。前記サンプリング回路は、ｎ=２とする２倍のオーバーサンプリングを行う回路である。
【００２６】
これによれば、比較的簡単な回路構成によって特定パターンの検出精度向上はもとより、周波数引き込み及び位相同期の精度を向上させることを可能とする。
【００２７】
〔６〕＜判別方法＞
項５において、前記データパターン認識回路は、オーバーサンプリングされた前記入力データのビット列に、０が２連続、１が２連続、０が３連続、１が３連続、１が１連続、又は１が１連続の配列以外の配列として１又は０の４連続が有った場合に前記入力データが特定パターンを持たないと判別し、前記１又は０の４連続がなかった場合に前記入力データが特定パターンを持つと判別する。
【００２８】
これによれば、比較的簡単な回路構成によって特定パターンの検出が可能になる。
【００２９】
〔７〕＜データパターン認識回路の具体例＞
項６において、前記データパターン認識回路は、オーバーサンプリングされた前記入力データを２×ｉビット単位で入力し、入力した２×ｉビットのデータとその直前に入力された２×ｉビットの下位３ビットとの連続データに対して、相互に隣接する２ビット単位で一致検出を行なう複数個の第１論理回路（ＥＯＲ）と、相互に隣接する３個の前記第１論理回路の一致検出結果が共に一致である第１状態かを判別する複数個の第２論理回路（ＮＯＲ）と、前記第２論理回路の内の少なくとも一つが前記第１状態になる第２状態であるか否かを判別する第３論理回路（ＯＲ）とを有し、前記第３論理回路が、前記第２状態であることを判別することによって周波数同期動作を停止とし、前記第２状態でないことを判別することによって周波数同期動作の停止を解除する。
【００３０】
これによれば、データパターン認識回路をクロック非同期でスタティックに論理動作を行う論理ゲート回路を用いて比較的簡単に構成することができる。
【００３１】
〔８〕＜判別可能な周波数条件＞
項６において、前記サンプリング回路で入力データをオーバーサンプリングするとき前記発振クロック信号の初期周波数は、前記特定パターンの周波数に対して、１．５倍よりも低く且つ０．８倍よりも高い範囲の周波数に設定される。
【００３２】
これによれば、システム上既知の特定パターンの周波数に対して、発振クロック信号の周囲を上記の如く規定することにより、項６の判別結果に対して余裕を持ってその信頼性を保証することができる。
【００３３】
〔９〕＜周波数引き込み後に位相差に基づく位相同期化＞
項１において、前記同期化回路は前記特定パターンを用いた周波数同期を確立した後にサンプリングデータと発振クロック信号との位相差に基づく位相補正によって位相同期を行う。
【００３４】
これによれば、位相補間回路を利用した位相補正が可能になる。
【００３５】
〔１０〕＜ＰＬＬを用いた同期化回路＞
項１において、前記同期化回路はＰＬＬ回路から成る。
【００３６】
これによれば、発振周波数及び位相の同期化を位相比較によって実現することができる。
【００３７】
〔１１〕＜インタフェース回路・ＬＳＩ＞
半導体装置（６２）は外部インタフェース回路（５１，５２）と、前記外部インタフェース回路に供給されたデータを処理する処理回路（５３〜５９））とを含む。前記外部インタフェース回路は前記データを入力する回路として１記載のＣＤＲ回路（１）を供える。
【００３８】
これによれば、半導体装置における所謂クロック埋め込み型のデータインタフェースの信頼性向上に資することができる。
【００３９】
〔１２〕＜表示駆動デバイス＞
項１１において、前記処理回路は、前記ＣＤＲ回路に供給された画像データを入力し、入力した画像データに応ずる階調電圧を表示タイミングに同期して画素単位で出力する。
【００４０】
これによれば、映像出力インタフェースの規格であるディスプレイポートなどにおいて、周波数引き込み用データパターンが用意されている場合に、周波数引き込みコマンド発行と同時に周波数引き込み用の特定データパターンが発行されないことによって誤ったデータパターンで周波数引き込みが行われることを防止することができる。
【００４１】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４２】
＜データパターン認識回路を備えたＣＤＲ回路＞
図１にはＣＤＲ回路の一例が示される。図１においてＣＤＲ回路はデータインタフェース回路１に適用され、コマンドインタフェース回路２から起動／終了信号４が与えられて入力動作が指示される。データインタフェース回路１に対するデータの供給とコマンドインタフェース回路２に対するコマンド発行はホスト装置などの送信デバイス３が行う。
【００４３】
コマンドインタフェース回路２は送信デバイス３から与えられるコマンドＣＭＤに従って起動／終了信号４をデータインタフェース回路１に出力する。特に制限されないが、コマンドインタフェース回路２は周波数引き込み開始コマンドを受け取ってデータインタフェース回路１に起動／終了信号４でデータの入力動作を指示する。
【００４４】
データインタフェース回路１は、入力データＤｉｎをサンプリングするサンプリング回路１０と、サンプリング回路１０でサンプリングされる特定パターンの入力データＤｉｎの周波数に発振回路２５の発振クロック信号ＣＬＫｆの周波数を同期させると共に、サンプリングされる入力データＤｉｎの位相に前記発振クロック信号の位相を同期させたクロック信号ＣＬＫｆｐを生成する同期化回路１１と、前記サンプリング回路１０でサンプリングされた前記入力データＤｉｎが特定パターンを持つか否かを検出するデータパターン認識回路１２と、を有する。
【００４５】
サンプリング回路１０は入力データＤｉｎをクロック信号ＣＬＫｆｐの立ち上がりエッジと立下りエッジの双方でサンプリングする、所謂２倍のオーバーサンプリングを行う。Ｄｓｍｐはサンプリング回路１０でオーバーサンプリングされて出力されたサンプリングデータである。
【００４６】
同期化回路１１は周波数検出回路２３、フィルタ２４、及び発振回路２５で周波数ループを構成すると共に、位相検出回路２０、フィルタ２１、及び位相補間回路２２によって位相ループを構成する。
【００４７】
周波数検出回路２３は特定パターン、例えば１，０の繰り返しパターンを持つサンプリングデータＤｓｍｐとクロック信号ＣＬＫｆに基づいて入力データＤｉｎの周波数とクロック信号ＣＬＫｆの周波数との差を検出し、その周波数差に応ずる信号に対してフィルタ２４で高周波成分を除去して制御電圧を生成する。発振回路２５はその制御電圧に従って周波数が制御される。発振回路２５はクロック信号ＣＬＫｆの周波数が入力データＤｉｎの周波数に近着くようにその発振周波数がループ制御される。そのような周波数ループによるクロック信号ＣＬＫｆの周波数引き込み動作において発振回路２５の発振周波数の初期周波数は入力データＤｉｎの特定パターンの周波数に応ずる周波数とされるが、実際には環境温度やプロセスバラつきなどによって誤差があり、その誤差を周波数引き込みによって解消する。
【００４８】
位相検出回路２０は周波数引き込み後に、サンプリングデータＤｓｍｐとクロック信号ＣＬＫｆｐ（初期的はクロック信号ＣＬＫｆと同じ）とに基づいて入力データＤｉｎとクロック信号ＣＬＫｆｐとの位相差を検出し、その位相差に応ずる信号からフィルタ２１で高周波成分を除去して位相制御タイミング信号を生成する。位相補間回路２２はその位相制御タイミング信号に従ってクロック信号ＣＬＫｆの位相に対するクロック信号ＣＬＫｆｐの位相進み／位相遅れを制御する。位相補間回路２２が出力するクロック信号ＣＬＫｆｐの初期位相はクロック信号ＣＬＫｆと同じであり、位相補間回路２２はクロック信号ＣＬＫｆｐの位相が入力データＤｉｎの位相に近着くようにその位相同期ループを制御する。特に制限されないが、位相補完回路２２は、クロック信号ＣＬＫｆの位相を所定ずつずらした多層クロックを生成し、フィルタ２１から出力されるタイミング信号に応じて多層クロックの中から選択するクロック信号が可変可能にされる。
【００４９】
データパターン認識回路１２はサンプリング回路１０でサンプリングされたサンプリングデータＤｓｍｐに基づいて前記入力データＤｉｎが特定パターンを持つか否かを検出する。データパターン認識回路１２は、周波数引き込み開始指示信号３０、すなわち起動／終了信号４による入力動作の指示に応答して前記入力データＤｉｎが特定パターンを持つか否かを検出する動作を開始する。例えば、周波数検出回路２３は周波数引き込み完了により周波数引き込み完了信号３１をデータパターン認識回路１２にアサートし、これによってデータパターン認識回路１２は周波数検出回路２３に周波数引き込み停止信号３２をアサートし、周波数検出回路２３の動作開始は抑止される。データパターン認識回路１２は信号３０による周波数引き込み開始が指示されることによって入力パターンの判別動作を開始し、これによって入力データＤｉｎとして特定;パターンが入力されたことを検出すると、周波数引き込み停止信号３２をネゲートして、周波数検出回路２３に動作開始を指示する。
【００５０】
図２には周波数引き込み動作のフローチャートが例示される。送信デバイス３から周波数引き込み開始を指示するコマンドＣＭＤが発行されると（Ｓ１）、信号３０で動作開始が指示されるデータパターン認識回路１２は入力データＤｉｎのパターン判別動作を開始する（Ｓ２）。そのパターンが特定パターンを持つか否か、すなわち周波数引き込み用のデータパターンであるか否かが判別され（Ｓ３）、周波数引き込み用のデータパターンでなければ周波数引き込み動作の開始は抑制され（Ｓ４）、周波数引き込み用のデータパターンであれば周波数検出回路２３に周波数引き込み動作の開始が指示され（Ｓ５）、周波数引き込み動作の完了を待って（Ｓ６）、周波数引き込み動作を終了する。
【００５１】
図３にはＣＤＲの入力データの同期化動作のタイミングチャートが例示される。周波数引き込み開始を指示するコマンドが時刻ｔ０に入力されると、これに応答して時刻ｔ１に発振回路２５が起動し、時刻ｔ２に発振動作が安定化して発振周波数が初期周波数に安定化する。また、時刻ｔ０の周波数引き込み開始の指示に応答してデータパターン認識回路１２によるパターン認識動作が開始される。この段階路において周波数引き込み動作は開始されない。時刻ｔ３に入力データＤｉｎとして周波数引き込み用の特定パターンが入力開始されると、データパターン認識回路１２が時刻ｔ４に特定パターンの入力を判別することにより、周波数検出回路２３に周波数引き込み動作の開始を指示する。これにより発振回路１５が発信するクロック信号ＣＬＫｆに対して特定パターンを利用した周波数引き込み動作が開始され（ｔ５）、時刻ｔ６に周波数引き込み動作が完了される。これに同期して時刻ｔ７に、データパターン認識回路１２によるパターン認識動作を終了し、位相ループに対して位相同期化動作を開始させる。時刻ｔ８に入力データＤｉｎが特定パターンから通常データに変化されると、そのデータはこれに適宜位相同期化されたクロック信号ＣＬＫｆｐに同期してサンプリングされて、後段に伝達されていく。仮にデータ認識回路１２を採用しない場合には、図４の比較例に係るタイミングチャートに例示するように、周波数引き込み開始を指示するコマンドが時刻ｔ０に入力されると、これに応答して時刻ｔ１に発振回路２５が起動し、時刻ｔ２に発振動作が安定化して発振周波数が初期周波数に安定化すると、入力データＤｉｎのパターンが特定パターン以外のパターンであっても周波数引き込み動作が開始される。したがって、時刻ｔ３に入力データＤｉｎのパターンが特定パターンにされても、そのとき既に周波数引き込みが完了されていれば、最早誤った周波数引き込み結果に基づいて位相引き込みを行わざるを得ず、クロック再生の誤りによるデータ取り込みに誤りを生ずる結果となる。
【００５２】
上記によれば、周波数引き込みに特定パターンを用いる同期化回路による誤ったパターンによる周波数引き込みを防止することができる。
【００５３】
オーバーサンプリングを用いるから、これを行わない場合に比べて、特定パターンの検出精度向上はもとより、周波数引き込み及び位相同期の精度を向上させることができる。
【００５４】
＜データパターン認識回路の具体例＞
データパターン認識回路１２による特定パターンの認識方法は以下の原理による。周波数引き込み用の１，０が繰り返された特例データパターンを２倍オーバーサンプリングでサンプリングした場合、得られるデータ列には、０又は１が１〜３回連続することになる。即ち、入力データＤｉｎのデータ周波数と発振回路２５からのクロック信号ＣＬＫｆｐの周波数が一致していた場合、得られるデータ列は図６に示されるように、０が２連続、１が２連続の繰り返しである。
【００５５】
これに対し、入力データＤｉｎのデータ周波数よりも発振回路２５からのクロック信号ＣＬＫｆｐの周波数が高い場合、得られるデータ列は図７に例示されるように、０又は１が２連続又は３連続の繰り返しである。
【００５６】
一方、入力データＤｉｎのデータ周波数よりも発振回路２５からのクロック信号ＣＬＫｆｐの周波数が低い場合、得られるデータ列は図８に例示されるように、０又は１が１連続あるいは２連続の繰り返しである。
【００５７】
周波数引き込み用データパターン以外を２倍オーバーサンプリングでサンプリングした場合、入力データＤｉｎのデータ周波数と発振回路２５からのクロック信号ＣＬＫｆｐの周波数が一致していた場合（図９）、入力データＤｉｎのデータ周波数よりも発振回路２５からのクロック信号ＣＬＫｆｐの周波数が高い場合（図１０）、入力データＤｉｎのデータ周波数よりも発振回路２５からのクロック信号ＣＬＫｆｐの周波数が低い場合（図１１）の何れの場合であっても、得られるデータ列には、０又は１が４回以上連続する箇所がある。
【００５８】
したがって、データパターン認識回路１２は、オーバーサンプリングされたサンプリングデータのビット列に、０が２連続、１が２連続、０が３連続、１が３連続、１が１連続、又は１が１連続の配列以外の配列として１又は０の４連続が有った場合に前記入力データが特定パターンを持たないと判別し、前記１又は０の４連続がなかった場合に前記入力データが特定パターンを持つと判別する。
【００５９】
さらに、データパターンを正しく認識するため、入力データＤｉｎのデータ周波数と発振回路２５からのクロック信号ＣＬＫｆｐの周波数は、下記の関係式を満たしている必要がある。即ち、サンプリング回路で入力データをオーバーサンプリングするとき前記発振クロック信号ＣＬＫｆｐの初期周波数は、前記特定パターンの周波数に対して、１．５倍よりも低く且つ０．８倍よりも高い範囲の周波数に設定される。
【００６０】
発振回路２５の発振クロック信号ＣＬＫｆｐの初期周波数が入力データＤｉｎの周波数の１．５倍より高い場合、図１２に例示されるように周波数引き込み用データを周波数引き込み用データでないと誤判定する可能性がある。一方、発振回路２５の発振クロック信号ＣＬＫｆｐの初期周波数が入力データＤｉｎの周波数の０．８倍より低い場合、図１３に例示されるように周波数引き込み用データでないデータパターンを、周波数引き込み用データであると誤判定する可能性がある。上記１．５倍と、０．８倍の倍数はオーバーサンプリングの倍数とクロック認識方法との関係において一例を成すものであり、これに限定去れるものではない。
【００６１】
発振回路２５の発振クロック信号ＣＬＫｆｐの初期周波数は上記誤判定が発生しない範囲になるように予め調整されている。初期周波数はレジスタパラメータなどを用いて所定範囲でプログラマブルに設定可能に構成することも可能である。
【００６２】
特定パターンに１，０の繰り返しパターンを用いるから、比較的簡単な回路構成によって特定パターンの検出精度向上はもとより、周波数引き込み及び位相同期の精度を向上させることを可能とする。
【００６３】
１又は０の４連続が有った場合に前記入力データが特定パターンを持たないと判別し、前記１又は０の４連続がなかった場合に前記入力データが特定パターンを持つと判別するから、比較的簡単な回路構成によって特定パターンの検出が可能になる。
【００６４】
図５にはデータパターン認識回路１２の具体例が示される。特定パターンの入力データＤｉｎは１，０の繰り返しパターンである。例えば８ビットの入力データＤｉｎに対して２倍オーバーサンプリングされたサンプリングデータは、８ビットの入力データＤｉｎの夫々のビットに対してクロック信号ＣＬＫｊｐの立ち上がりで２ビット化して、１６ビットに拡張される。図５の構成は、特に制限されないが、入力データＤｉｎを８ビット単位で２倍オーバーサンプリングした１６ビット単位でパラレル入力するものとする。１６ビット単位で入力されるサンプリングデータをＤａｔａ［０］〜Ｄａｔａ［１５］とする。サンプリングデータＤｓｍｐの入力段には下位３ビットＤａｔａ［１３］〜Ｄａｔａ［１５］に対応する遅延ラッチ回路ＤＦＦ［−３］〜ＤＦＦ［−１］が設けられ、入力した１６ビットのデータＤａｔａ［０］〜Ｄａｔａ［１５］とその直前に入力された１６ビットの下位３ビットＤａｔａ［１３］〜Ｄａｔａ［１５］（Ｄａｔａ［−３］〜Ｄａｔａ［−１］）との１９ビットの連続データを検出論理回路４１が入力する。
【００６５】
検出論理回路４１は上記１９ビットの連続データを入力する入力ラッチ回路４２、ＥＯＲ回路アレイ４３、ＮＯＲ回路アレイ４４、ＯＲ回路４５、ＡＮＤ回路４６、及びＮＯＴ回路４７を有する。ＥＯＲ回路アレイ４３は入力ラッチ回路４２の相互に隣接する２ビット単位で一致検出を行なう複数個の第１論理回路としての複数個の排他的論理和ゲートＥＯＲを有する。ＮＯＲ回路アレイ４４は互に隣接する３個の前記排他的論理和ゲートＥＯＲの一致検出結果が共に一致である第１状態か否かを判別する複数個の第２論理回路として複数個の否定論理和ゲートＮＯＲを備える。ＯＲ回路４５は否定論理和ゲートＮＯＲの内の少なくとも一つが前記第１状態になる第２状態であるか否かを判別する第３論理回路としての論理和ゲートＯＲである。
４連続の１又は４連続の０を検出するため、まず連続した各２ビットの排他的論理和を採り、４連続の１と４連続の０は、どちらも排他的論理和ゲートＥＯＲの３連続の０出力に置き換わる。このように隣接する３個の排他的論理和ゲートＥＯＲの出力に対して否定論理和を採ることによって、３連続の０を検出することができる。全ての否定論理和ゲートＮＯＲの出力を纏めて論理和ゲートＯＲで論理和を採ることにより、ＣＤＲ回路１の入力データＤｉｎの８ビット中に、１回以上、連続したビット列（即ち、周波数引き込み用データでないもの）が含まれていた場合、これを検出することができる。したがって、論理積ゲート（ＡＮＤ）４６はＯＲ回路４５のハイレベル出力によって周波数停止信号３２をハイレベルのアサートとして周波数同期動作を停止とし、ＯＲ回路４５のローレベル出力によって周波数停止信号３２をローレベルにネゲートとして周波数同期動作の停止を解除する。
【００６６】
これによれば、データパターン認識回路１２をクロック非同期でスタティックに論理動作を行う論理ゲート回路４３〜４５を用いて比較的簡単に構成することができる。
【００６７】
図１４にはＣＤＲ回路を外部インタフェース回路に備えた半導体装置の一例として液晶ドライバが例示される。液晶ドライバ６２はホスト装置（ＨＳＴ）５０に接続される外部インタフェース回路として、コマンドインタフェース回路５２と画像データインタフェース回路５１とを有する。ホスト装置５０からコマンドインタフェース回路５２を介してコマンドが供給され、画像データインタフェース５１を介して表示データが供給される。画像データインタフェース５１にはＣＤＲ回路１が適用され、所謂クロック埋め込み型のデータインタフェースを構成する。コマンドインタフェース回路５２に供給されたコマンド及び画像データインタフェース回路５１に供給された画像データを処理する処理回路として、制御部５３、メモリ５４、データラッチ５５、階調電圧選択回路５６、ソースドライバ５７、階調回路５８、及びゲート制御ドライバ５９を有する。制御部５３は供給されたコマンドの解読結果及びコマンドパラメータを用いて内部を制御すると共に、供給された表示データをメモリ５４に格納する。階調回路５８は複数の階調電圧を生成して階調電圧選択回路５６に与える。制御回部５３は表示動作においてゲート制御ドライバ５９を用いて表示フレーム毎に水平走査期間に同期して液晶表示パネル（ＰＮＬ）６１のゲートラインを順次選択駆動する。また制御部５３は、水平走査期間に同期してメモリ５４から１ゲートライン分の表示データ（表示ラインデータ）をデータラッチ５５に転送し、転送された表示ラインデータを用いて当該データの画素単位で階調電圧選択回路５６が階調電圧を選択する。選択された階調電圧はソースドライバ５７を構成する複数の駆動アンプに供給される。複数の駆動アンプは表示ラインデータ単位で液晶表示パネル６１の複数のソース線ＳＬを並列的に駆動する。６０で示される回路ブロックは電源回路である。
【００６８】
画像データインタフェース５１に上記ＣＤＲ回路１が適用されるから、液晶ドライバ６２における所謂クロック埋め込み型のデータインタフェースの信頼性を向上させることができる。映像出力インタフェースの規格であるディスプレイポートなどにおいて、周波数引き込み用データパターンが用意されている場合に、周波数引き込みコマンド発行と同時に周波数引き込み用の特定データパターンが発行されないことによって誤ったデータパターンで周波数引き込みが行われることを防止することができる。
【００６９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７０】
例えば、オーバーサンプリングは２倍に限定されず４倍又は８倍などであってもよいが、倍数が増えるほど電力消費が増大する。オーバーサンプリングの倍数に従って周波数引き込み用の特定データパターンの認識方法を適宜変更すればよい。また、それにしたがって、周波数引き込み時における発振回路の初期周波数と特定パターンのデータ周波数との関係についても適宜変更すればよい。
【００７１】
周波数引き込み用の特定パターンについても１，０の繰り返しパターンに限定されず適宜変更可能である。
【００７２】
また、周波数及び位相の同期化には、上述のように周波数同期ループと位相同期ループを別々に持ち、特定パターンを用いた周波数同期を確立した後にサンプリングデータと発振クロック信号との位相差に基づく位相補正（位相補間）によって位相同期を行う構成に限定されない。周波数及び位相の同期化にＰＬＬ回路を用いた構成、即ち、位相比較結果に従って電圧制御発振回路によるクロックの位相を入力データの位相に同期させるように構成してもよい。
【００７３】
本発明は、クロック埋め込み型のインタフェースに広く適用する事ができ、周波数引き込み用データパターンを使用して受信デバイス側の周波数を引き込むシステムに広く応用可能である。
【符号の説明】
【００７４】
１  データインタフェース回路
２  コマンドインタフェース回路
３  送信デバイス
４  起動／終了信号
ＣＭＤ  コマンド
Ｄｉｎ  入力データ
１０  サンプリング回路
ＣＬＫｆ、ＣＬＫｆｐ  クロック信号
１１  同期化回路
１２  データパターン認識回路
Ｄｓｍｐ  サンプリングデータ
２０  位相検出回路
２１  フィルタ
２２  位相補間回路
２３  周波数検出回路
２４  フィルタ
２５  発振回路
３０  周波数引き込み開始指示信号
３１  周波数引き込み完了信号
３２  周波数引き込み停止信号
４１  検出論理回路
４２  入力ラッチ回路
４３  ＥＯＲ回路アレイ
４４  ＮＯＲ回路アレイ
４５  ＯＲ回路
４６  ＡＮＤ回路
４７  ＮＯＴ回路
ＥＯＲ  排他的論理和ゲート
ＮＯＲ  否定論理和ゲート
ＯＲ  論理和ゲート
５０  ホスト装置（ＨＳＴ）
５１  画像データインタフェース回路
５２  コマンドインタフェース回路
５３  制御部
５４  メモリ
５５  データラッチ
５６  階調電圧選択回路
５７  ソースドライバ
５８  階調回路
５９  ゲート制御ドライバ
６１  液晶表示パネル（ＰＮＬ）
６２  液晶ドライバ
【図１】
2016021629.tif 000003
【図２】
2016021629.tif 000004
【図３】
2016021629.tif 000005
【図４】
2016021629.tif 000006
【図５】
2016021629.tif 000007
【図６】
2016021629.tif 000008
【図７】
2016021629.tif 000009
【図８】
2016021629.tif 000010
【図９】
2016021629.tif 000011
【図１０】
2016021629.tif 000012
【図１１】
2016021629.tif 000013
【図１２】
2016021629.tif 000014
【図１３】
2016021629.tif 000015
【図１４】
2016021629.tif 000016