(57)【要約】      （修正有）【課題】プレート線の電位の変動による強誘電体キャパシタの残留分極量の減少を抑制し、データ保持特性に優れた強誘電体メモリを提供する。【解決手段】１Ｔ１Ｃ構成の複数のメモリセルがｊ本のビット線及びｋ本のワード線に接続され、ｊ行ｋ列に配列されてなるメモリセルブロックと、メモリセルブロックの各列のキャパシタに共通に接続されたｋ本のプレート線と、ワード線の選択に応じ、当該選択されたワード線に対応するプレート線を駆動対象とし、第１の論理レベルに対応する第１の電位、及び第２の論理レベルに対応する第２の電位のいずれかを選択的に印加するプレート線駆動回路と、ｊ本のビット線の各々にイコライズ処理を行うイコライズ回路と、を有し、プレート線駆動回路は、イコライズ回路によるイコライズ処理の開始前に、駆動対象のプレート線に対して第３の電位を印加するように構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
１Ｔ１Ｃ構成の複数のメモリセルがｊ本のビット線及びｋ本のワード線に接続され、ｊ行ｋ列（ｊは２以上の整数、ｋは１以上の整数）に配列されてなるメモリセルブロックと、
前記メモリセルブロックの各列のキャパシタに共通に接続されたｋ本のプレート線と、
前記ワード線の選択に応じ、当該選択されたワード線に対応するプレート線を駆動対象とし、第１の論理レベルに対応する第１の電位、及び第２の論理レベルに対応し、前記第２の電位よりも大きな電位レベルを有する第２の電位のいずれかを選択的に印加するプレート線駆動回路と、
前記ｊ本のビット線の各々に前記第１の電位を印加するイコライズ処理を行うイコライズ回路と、を有し、
前記プレート線駆動回路は、前記イコライズ回路による前記イコライズ処理の開始前に、前記駆動対象の前記プレート線に対して前記第１の電位と前記第２の電位との間の電位レベルを有する第３の電位を印加するように構成されていることを特徴とする強誘電体メモリ。
【請求項２】
前記プレート線駆動回路は、異なる電位レベルを有する複数の電位を前記第３の電位として生成する可変電位生成回路を有することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記プレート線駆動回路は、前記イコライズ処理の開始時に前記駆動対象の前記プレート線への前記第３の電位の印加を停止し、前記駆動対象の前記プレート線の電位レベルをフローティング状態とするように構成されていることを特徴とする請求項１又は２に記載の強誘電体メモリ。
【請求項４】
前記ワード線の選択に応じ、前記駆動対象の前記プレート線及び前記プレート線駆動回路間を導通させるスイッチ回路を有することを特徴とする請求項２又は３に記載の強誘電体メモリ。
【請求項５】
前記可変電位生成回路は、前記ｊ本のビット線の各々の電位レベルを検出する検出回路と、前記イコライズ処理の開始前における前記ｊ本のビット線の各々の電位レベルに基づいて抵抗値が変化する可変抵抗を有することを特徴とする請求項２乃至４のいずれか１つに記載の強誘電体メモリ。
【請求項６】
前記可変電位生成回路は、前記イコライズ処理の開始前における前記ｊ本のビット線の各々の電位レベルに基づいて容量値が変化するキャパシタ回路を有することを特徴とする請求項２乃至４のいずれか１つに記載の強誘電体メモリ。
【請求項７】
前記キャパシタ回路は、互いに並列に接続され、前記ｊ本のビット線の各々に前記第２の電位が印加された場合にそれぞれ充放電動作を行うように構成されたｊ個のキャパシタを有することを特徴とする請求項６に記載の強誘電体メモリ。
【請求項８】
前記第１の電位は接地電位であり、前記第２の電位は電源電位であることを特徴とする請求項１乃至７のいずれか１つに記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ、特に、強誘電体材料を用いた強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリ（Ferroelectric Random Access Memory：ＦｅＲＡＭ）は、強誘電体のヒステリシス特性を利用し、強誘電体の異なる２つの分極の大きさによって２値のデータを不揮発に記憶することを可能にした半導体メモリである。
【０００３】
強誘電体材料をキャパシタとして利用するキャパシタ型の強誘電体メモリは、１つのトランジスタ及び１つの強誘電体キャパシタを用いて１つのメモリセルを構成する１Ｔ１Ｃ型の強誘電体メモリと、２つのトランジスタ及び２つの強誘電体キャパシタを用いて１つのメモリセルを構成する２Ｔ２Ｃ型の強誘電体メモリと、に区別される。
【０００４】
１Ｔ１Ｃ型の強誘電体メモリと２Ｔ２Ｃ型の強誘電体メモリとの相違点の１つとして、１Ｔ１Ｃ型の強誘電体メモリの方がメモリセルのサイズが小さいという点が挙げられる。従って、メモリの大容量化及び微細化に伴って、強誘電体メモリを設計する際には、１Ｔ１Ｃ型のメモリセル構成が採用される傾向にある。
【０００５】
特許文献１には、第１及び第２のリファレンスセル、第１及び第２のメモリセル、第１のリファレンスセルリセット回路、並びに第１のリファレンスレベルイコライズ回路としてのＭＯＳトランジスタなどを１つのセル群として、多数のセル群のそれぞれにリファレンスセルリセットドライバを設けた強誘電体記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2004-227663号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
強誘電体などの半導体メモリは、複数ビットへの同時アクセス（同一タイミングでの読み書き）を考慮して、複数のメモリセルへのデータの読み書きが１つの信号によって行われるように構成される場合がある。このような複数のメモリセルへの同時アクセスに対応する強誘電体メモリを作製する場合、例えば強誘電体メモリにおける複数の強誘電体キャパシタが１つの信号線（プレート線）に接続される。
【０００８】
複数の強誘電体キャパシタに１つのプレート線が接続された構成を有する強誘電体メモリにおいては、そのデータの読み書きの際にプレート線の電位が一時的に意図しない電位に変動する場合があった。具体的には、当該複数の強誘電体キャパシタの各々に保存されている電荷がデータの読み書きの際にノイズとなり、プレート線の電位を変動させる場合があった。これによって、メモリセルのデータを示す強誘電体キャパシタの残留分極量が減少し、データの保持特性が悪化する場合があった。
【０００９】
この残留分極量の減少によるデータ保持特性の悪化は、プレート線に接続されるメモリセルの個数が増えるに従って無視できなくなる。また、プレート線の電位の一時的な変動自体を抑制することは困難である場合が多い。
【００１０】
また、メモリセルに書込まれたデータに応じてプレート線の電位変動の程度は異なる。従って、最もプレート線の電位が変動する可能性のある書込みデータの組み合わせ（ワーストケース）が多いほど、出荷前検査におけるメモリセルのスクリーニング回数及びスクリーニング時間が増大する。
【００１１】
本発明は上記した点に鑑みてなされたものであり、プレート線の電位の変動による強誘電体キャパシタの残留分極量の減少を抑制し、データ保持特性に優れた強誘電体メモリを提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明による強誘電体メモリは、１Ｔ１Ｃ構成の複数のメモリセルがｊ本のビット線及びｋ本のワード線に接続され、ｊ行ｋ列（ｊは２以上の整数、ｋは１以上の整数）に配列されてなるメモリセルブロックと、メモリセルブロックの各列のキャパシタに共通に接続されたｋ本のプレート線と、ワード線の選択に応じ、当該選択されたワード線に対応するプレート線を駆動対象とし、第１の論理レベルに対応する第１の電位、及び第２の論理レベルに対応し、第２の電位よりも大きな電位レベルを有する第２の電位のいずれかを選択的に印加するプレート線駆動回路と、ｊ本のビット線の各々に第１の電位を印加するイコライズ処理を行うイコライズ回路と、を有し、プレート線駆動回路は、イコライズ回路によるイコライズ処理の開始前に、駆動対象のプレート線に対して第１の電位と第２の電位との間の電位レベルを有する第３の電位を印加するように構成されていることを特徴としている。
【発明の効果】
【００１３】
本発明によれば、プレート線の電位変動が強誘電体キャパシタの残留分極量に影響を与えることを抑制することができ、データ保持特性に優れた省消費電力な強誘電体メモリを提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】実施例１の強誘電体メモリの構成を示す図である。
【図２】実施例１の強誘電体メモリにおけるデータの読み書き動作を示すタイムチャートである。
【図３】（ａ）は実施例１の強誘電体メモリにおけるイコライズ処理時のプレート線の電位レベルの詳細を示す図であり、（ｂ）は実施例１及び比較例の強誘電体メモリにおける「０」データのイコライズ処理前後の残留分極量を示す図である。
【図４】（ａ）は実施例２の強誘電体メモリにおけるプレート線駆動回路の構成を示す図であり、（ｂ）は、実施例２の強誘電体メモリにおけるプレート線駆動回路の可変電圧生成回路の構成を示す図である。
【図５】実施例２の強誘電体メモリにおけるデータの読み書き動作を示すタイムチャートである。
【図６】（ａ）〜（ｃ）は、実施例２の強誘電体メモリにおけるイコライズ処理時のプレート線の電位レベルの詳細を示す図である。
【図７】実施例３の強誘電体メモリにおけるプレート線駆動回路の構成を示す図である。
【発明を実施するための形態】
【００１５】
以下に本発明の実施例を詳細に説明する。
【実施例１】
【００１６】
図１は、本発明の実施例１に係る強誘電体メモリ１０の構成を示す回路図である。強誘電体メモリ１０は、１Ｔ１Ｃ構成の複数のメモリセルがｊ本のビット線及びｋ本のワード線に接続され、ｊ行ｋ列（ｊは２以上の整数、ｋは１以上の整数）に配列されてなるメモリセルブロック（以下、単にセルブロックと称する）ＭＣＢを有している。メモリセルブロックＭＣＢは、各々が１つのセル選択用のトランジスタ（以下、セルトランジスタと称する）及び１つの強誘電体キャパシタ（以下、単にキャパシタと称する）によって構成された複数のメモリセルからなる。
【００１７】
本実施例においては、ｊ＝８、ｋ＝２の場合、すなわち、１６個のメモリセルＭＣ１〜ＭＣ１６が８本のビット線ＢＬ１〜ＢＬ８並びに２本のワード線ＷＬ１及びＷＬ２に接続されている場合について説明する。すなわち、セルブロックＭＣＢは、８行２列で配列された合計１６個のメモリセルＭＣ１〜ＭＣ１６を有する。メモリセルＭＣ１は、セルトランジスタＴＲ１及びセルトランジスタＴＲ１のドレインに一端が接続されたキャパシタＣＰ１によって構成されている。同様に、メモリセルＭＣ２〜ＭＣ１６の各々は、それぞれ、セルトランジスタＴＲ２〜ＴＲ１６及びキャパシタＣＰ２〜ＣＰ１６によって構成されている。なお、図の明確さのため、メモリセルＭＣ３〜ＭＣ７及びＭＣ９〜ＭＣ１６については、その図示を省略している。
【００１８】
以下においては、行方向に配列された１群のメモリセルをメモリセル群と称する。具体的には、図１に示すように、１列目に設けられた８個のメモリセルＭＣ１〜ＭＣ８は全体としてメモリセル群ＧＭＣ１を構成する。同様に、２列目の８個のメモリセルＭＣ９〜ＭＣ１６は全体としてメモリセル群ＧＭＣ２を構成する。
【００１９】
ワード線ＷＬ１は、１列目のメモリセル、すなわちメモリセル群ＧＭＣ１のメモリセルＭＣ１〜ＭＣ８の各々のセルトランジスタＴＲ１〜ＴＲ８のゲートに接続されている。同様に、ワード線ＷＬ２は、２列目のメモリセル、すなわちメモリセル群ＧＭＣ２のメモリセルＭＣ９〜ＭＣ１６のセルトランジスタＴＲ９〜ＴＲ１６（図示せず）のゲートに接続されている。
【００２０】
ビット線ＢＬ１は、１行目のメモリセル、すなわちメモリセルＭＣ１及びＭＣ９のセルトランジスタＴＲ１及びＴＲ９のソースに接続されている。すなわち、ビット線ＢＬ１は、１列目のメモリセルＭＣ１及びＭＣ９において、そのセルトランジスタＴＲ１及びＴＲ９を介してキャパシタＣＰ１及びＣＰ９の各々の一端に接続されている。同様に、ビット線ＢＬ２〜ＢＬ８は、２〜８行目のメモリセルにそれぞれ接続されている。
【００２１】
換言すれば、強誘電体メモリ１０は、列方向に伸びる８本のビット線ＢＬ１〜ＢＬ８と、行方向に伸びる２本のワード線ＷＬ１及びＷＬ２と、ビット線ＢＬ１〜ＢＬ８の各々並びにワード線ＷＬ１及びＷＬ２の各々の交差部の各々に１６個のメモリセルＭＣ１〜ＭＣ１６とがそれぞれ設けられた構成を有している。
【００２２】
強誘電体メモリ１０は、セルブロックＭＣＢの各列のキャパシタに共通に接続された２本のプレート線ＰＬ１及びＰＬ２を有している。具体的には、図１に示すように、プレート線ＰＬ１は１列目のキャパシタ、すなわちメモリセル群ＧＭＣ１のメモリセルＭＣ１〜ＭＣ８のキャパシタＣＰ１〜ＣＰ８の他端に接続されている。また、プレート線ＰＬ２は、２列目のキャパシタ、すなわちメモリセル群ＧＭＣ２のメモリセルＭＣ９〜ＭＣ１６のキャパシタＣＰ９〜ＣＰ１６（図示せず）の他端に接続されている。プレート線ＰＬ１及びＰＬ２は、それぞれワード線ＷＬ１及びＷＬ２の対となるように設けられている。
【００２３】
強誘電体メモリ１０は、ワード線ＷＬ１及びその対となるプレート線ＰＬ１に接続されたメモリセルＭＣ１〜ＭＣ８からなるメモリセル群ＧＭＣ１と、ワード線ＷＬ２及びその対となるプレート線ＰＬ２に接続されたメモリセルＭＣ９〜ＭＣ１６からなるメモリセル群ＧＭＣ２と、を有している。
【００２４】
メモリセルＭＣ１〜ＭＣ１６の各々には、ビット線ＢＬ１〜ＢＬ８、ワード線ＷＬ１及びＷＬ２、並びにプレート線ＰＬ１及びＰＬ２を駆動することによって、１ビットのデータ、すなわち「０」データ又は「１」データが書き込まれる。より具体的には、キャパシタＣＰ１〜ＣＰ１６の各々には、「０」データに対応する分極（例えば負極性の分極）状態又は「１」データに対応する分極（例えば正極性の分極）状態が保存される。
【００２５】
また、強誘電体メモリ１０は、プレート線ＰＬ１及びＰＬ２を用いて、セル群ＧＭＣ１又はＧＭＣ２の各々のメモリセルのデータ（本実施例においてはそれぞれ８ビットのデータ）をそれぞれ同時に読出すこと及び同時に書込むことが可能なように構成されている。
【００２６】
ビット線ＢＬ１〜ＢＬ８の各々には、それぞれ、その対となる信号線であり、データ判定用の参照電位（基準電位）Ｖｒ１〜Ｖｒ８が印加されるリファレンス線ＲＬ１〜ＲＬ８が設けられている。また、リファレンス線ＲＬ１〜ＲＬ８の各々には、参照電位Ｖｒ〜Ｖｒ８を生成する参照電位生成回路ＲＥＦ１〜ＲＥＦ８の各々が接続されている。
【００２７】
ビット線ＢＬ１及びリファレンス線ＲＬ１には、キャパシタＣＰ１からビット線ＢＬ１に現れた読出し電位と、リファレンス線ＲＬ１に印加された参照電位Ｖｒ１と、を比較し、メモリセルＭＣ１に書込まれていたデータが「０」データであるか又は「１」データであるかを判定するセンスアンプＳＡ１が設けられている。また、センスアンプＳＡ１は、メモリセルＭＣ１のデータに応じて、ビット線ＢＬ１及びリファレンス線ＲＬ１の一方に電源電位Ｖｄｄを、他方に接地電位Ｇｎｄを印加するように構成されている。
【００２８】
センスアンプＳＡ１は、例えば、ビット線ＢＬ１に参照電位Ｖｒ１よりも小さい読出し電位が現れた場合、メモリセルＭＣ１に「０」データが書込まれていたと判定する。また、センスアンプＳＡ１は、ビット線ＢＬ１に参照電位Ｖｒよりも大きい読出し電位が現れた場合は、メモリセルＭＣ１に「１」データが書込まれていたと判定する。同様に、ビット線ＢＬ２〜ＢＬ８及びリファレンス線ＲＬ２〜ＲＬ８の各々にはセンスアンプＳＡ２〜ＳＡ８が設けられている。
【００２９】
また、ビット線ＢＬ１及びリファレンス線ＲＬ１には、イコライズ信号ＥＱに基づいて、ビット線ＢＬ１及びリファレンス線ＲＬ１に接地電位Ｇｎｄを印加するイコライズ処理を行うように構成されたイコライズ回路（イコライザ）ＥＱＣ１が設けられている。イコライズ回路ＥＱＣ１は、ビット線ＢＬ１及びリファレンス線ＲＬ１の電位を平準化（イコライズ）する。イコライズ回路ＥＱＣ１は、ビット線ＢＬ１及びリファレンス線ＲＬ１間に直列に接続された２つのｎチャネル型ＭＯＳトランジスタを有している。また、当該２つのＭＯＳトランジスタ間は接地されており、そのゲートの各々にはイコライズ信号ＥＱが入力される。同様に、ビット線ＢＬ２〜ＢＬ８及びリファレンス線ＲＬ２〜ＲＬ８の各々にはイコライズ回路（イコライザ）ＥＱＣ２〜ＥＱＣ８が設けられている。
【００３０】
なお、本実施例においてはビット線ＢＬ１〜ＢＬ８の各々毎にイコライズ回路ＥＱＣ１〜ＥＱＣ８が設けられる場合について説明するが、１つのイコライズ回路によってビット線ＢＬ１〜ＢＬ８に対してイコライズ処理を行ってもよい。すなわち、イコライズ信号ＥＱに基づいて、ビット線ＢＬ１〜ＢＬ８の各々に接地電位Ｇｎｄを印加するイコライズ処理を行うように構成されたイコライズ回路が設けられていればよい。
【００３１】
強誘電体メモリ１０は、プレート線ＰＬ１及びＰＬ２の各々を駆動するプレート線駆動回路１１と、ワード線ＷＬ１及びＷＬ２の各々を駆動するワード線駆動回路１２と、ビット線ＢＬ１〜ＢＬ８の各々を駆動するビット線駆動回路１３と、を有している。
【００３２】
プレート線駆動回路１１は、ワード線の選択に応じ、選択されたワード線に対応するプレート線を駆動対象として駆動する。具体的には、プレート線駆動回路１１は、ワード線ＷＬ１が選択された場合、ワード線ＷＬ１に対応するプレート線ＰＬ１を駆動する。一方、ワード線ＷＬ２が選択された場合、プレート線ＰＬ２を駆動する。ワード線ＷＬ１及びプレート線ＰＬ１は対となって駆動され、ワード線ＷＬ２及びプレート線ＰＬ２は対となって駆動される。
【００３３】
また、プレート線駆動回路１１は、入力される制御信号（第１の制御信号）ＳＩＧ１に基づいて、駆動対象のプレート線（プレート線ＰＬ１又はＰＬ２）に対して、「Ｌ」レベル（第１の論理レベル）に対応する接地電位（第１の電位）Ｇｎｄ、「Ｈ」レベル（第２の論理レベル）に対応し、接地電位Ｇｎｄよりも大きな電位レベルを有する電源電位（第２の電位）Ｖｄｄのいずれかを選択的に印加する。
【００３４】
また、プレート線駆動回路１１は、入力される制御信号（第２の制御信号）ＳＩＧ２に基づいて、プレート線ＰＬ１及びＰＬ２のうち、駆動対象のプレート線に対して、接地電位Ｇｎｄと電源電位Ｖｄｄとの間の電位レベルを有するノイズ吸収電位（第３の電位）Ｖｚを印加するように構成されている。
【００３５】
すなわち、プレート線駆動回路１１は、制御信号ＳＩＧ１及びＳＩＧ２に基づいて、プレート線ＰＬ１及びＰＬ２に対して、接地電位Ｇｎｄ、電源電位Ｖｄｄ及びノイズ吸収電位Ｖｚのいずれかを選択的に印加するように構成されている。
【００３６】
強誘電体メモリ１０は、２本のプレート線ＰＬ１及びＰＬ２のうち、駆動対象となるプレート線を切替えるスイッチ回路ＳＷＣを有している。例えば、スイッチ回路ＳＷＣは、ワード線の選択に応じ、駆動対象のプレート線及びプレート線駆動回路１１間を導通させる。
【００３７】
スイッチ回路ＳＷＣは、例えば、ワード線ＷＬ１が選択され、ワード線ＷＬ１に対応するプレート線ＰＬ１が駆動対象として選択された場合、その駆動対象のプレート線ＰＬ１及びプレート線駆動回路１１間を導通させるように構成されている。また、ワード線ＷＬ１が選択された場合、スイッチ回路ＳＷＣは、非駆動対象のプレート線ＰＬ２（選択されなかったワード線ＷＬ２に対応するプレート線）及びプレート線駆動回路１１間を非導通状態とする。
【００３８】
具体的には、プレート線駆動回路１１及びプレート線ＰＬ１間の導通及び非導通を切替えるスイッチＳＷ１と、プレート線駆動回路１１及びプレート線ＰＬ２間の導通及び非導通を切替えるスイッチＳＷ２と、を有している。プレート線駆動回路１１は、スイッチＳＷ１及びＳＷ２を介して、プレート線ＰＬ１及びＰＬ２に接続されている。スイッチＳＷ１及びＳＷ２は、例えばソースがプレート線ＰＬ１及びＰＬ２、ゲートがワード線ＷＬ１及びＷＬ２、ドレインがプレート線駆動回路１１にそれぞれ接続されたｎチャネル型ＭＯＳトランジスタからなる。
【００３９】
また、プレート線駆動回路１１は、例えば、図１に示すように、インバータ回路ＩＮＶ１及びＩＮＶ２と、否定論理和回路ＮＯＲと、ｐチャネルＭＯＳトランジスタＭＴ１及びＭＴ２と、ｎチャネルＭＯＳトランジスタＭＴ３とからなる。
【００４０】
インバータ回路ＩＮＶ１及びＩＮＶ２の入力端子には制御信号ＳＩＧ１及びＳＩＧ２がそれぞれ入力される。インバータ回路ＩＮＶ１の出力端子は、それぞれＭＯＳトランジスタＭＴ１及びＭＴ２の各々のゲートに接続されている。ＭＯＳトランジスタＭＴ１及びＭＴ２の各々のソースには、それぞれ電源電位Ｖｄｄ及びノイズ吸収電位Ｖｚが印加されている。
【００４１】
否定論理和回路ＮＯＲの入力端子には制御信号ＳＩＧ１及びＳＩＧ２がそれぞれ入力される。否定論理和回路ＮＯＲの出力端子は、ＭＯＳトランジスタＭＴ３のゲートに接続されている。ＭＯＳトランジスタＭＴ３のソースはＭＯＳトランジスタＭＴ１及びＭＴ２のドレインに接続されている。ＭＯＳトランジスタＭＴ３のドレインは接地されている。また、ＭＯＳトランジスタＭＴ２のドレインは、スイッチＳＷ１及びＳＷ２に接続されている。
【００４２】
以下においては、プレート線駆動回路１１及びプレート線ＰＬ１間の接続ノード、すなわちＭＯＳトランジスタＭＴ２のドレイン及びスイッチＳＷ１及びＳＷ２間の接続ノードをノードＧＰＬと称する。
【００４３】
プレート線駆動回路１１は、イコライズ回路ＥＱＣ１〜ＥＱＣ８によるイコライズ処理の開始前に、駆動対象のプレート線（プレート線ＰＬ１又はＰＬ２）に対してノイズ吸収電位Ｖｚ（接地電位Ｇｎｄ及び電源電位Ｖｄｄ間の電位レベルを有する電位）を印加するように構成されている。すなわち、プレート線駆動回路１１は、イコライズ回路ＥＱＣ１〜ＥＱＣ８の各々がビット線ＢＬ１〜ＢＬ８の各々に接地電位Ｇｎｄを印加する前にプレート線ＰＬ１及びＰＬ２の電位をノイズ吸収電位Ｖｚにプリチャージするように構成されている。
【００４４】
ワード線駆動回路１２は、ワード線ＷＬ１及びＷＬ２に入力するワード線選択信号ＷＳ１及びＷＳ２を生成するように構成されている。ビット線駆動回路１３は、ビット線ＢＬ１〜ＢＬ８にデータ書込み用の電位を印加するように構成されている。また、強誘電体メモリ１０は、イコライズ信号ＥＱを生成し、イコライズ回路ＥＱＣ１〜ＥＱＣ８の各々のイコライズ動作を制御するイコライズ制御回路１４を有している。
【００４５】
図２は、強誘電体メモリ１０におけるデータの読出し及び書込みの一連の動作を示すタイミングチャートである。なお、図２においては、読出し及び書込み時のワード線ＷＬ１、プレート線ＰＬ１、ビット線ＢＬ１、リファレンス線ＲＬ１、ビット線ＢＬ２及びリファレンス線ＲＬ２の電位レベルを示している。また、説明のため、図２には、イコライズ信号ＥＱ、制御信号ＳＩＧ１及びＳＩＧ２の波形（電位レベル）を示している。
【００４６】
ここでは、メモリセルＭＣ１にはすでに「０」データ書込まれており、メモリセルＭＣ２〜ＭＣ８には「１」データが書込まれている場合について説明する。また、メモリセルＭＣ１に「０」データを書込み、メモリセルＭＣ２〜ＭＣ８に「１」データを書込む場合について説明する。
【００４７】
以下においては、メモリセルＭＣ２〜ＭＣ８には同様の読み書き動作が行われるため、メモリセルＭＣ３〜ＭＣ８においてはメモリセルＭＣ２と同様の電位レベル波形の変化を示す。従って、メモリセルＭＣ２〜ＭＣ８についての説明としてメモリセルＭＣ２について説明する。同様に、ビット線ＢＬ２〜ＢＬ８についての説明としてビット線ＢＬ２について説明し、リファレンス線ＲＬ２〜ＲＬ８についての説明としてリファレンス線ＲＬ２について説明する。
【００４８】
なお、ビット線ＢＬ１及びＢＬ２並びにリファレンス線ＲＬ１及びＲＬ２については、実線がビット線ＢＬ１及びＢＬ２の電位レベルの遷移を、破線がリファレンス線ＲＬ１及びＲＬ２の電位レベルの遷移を示している。また、ビット線ＢＬ１及びリファレンス線ＲＬ１の電位レベルが同一の部分は実線で示している。ビット線ＢＬ２及びリファレンス線ＲＬ２についても同様である。
【００４９】
まず、データの読出し前には、ワード線ＷＬ１及びプレート線ＰＬ１には各駆動回路によって接地電位Ｇｎｄが印加されている。プレート線駆動回路１１に入力される制御信号ＳＩＧ１及びＳＩＧ２は「Ｌ」レベルとなっている。また、イコライズ信号ＥＱが「Ｈ」レベルとなっており、ビット線ＢＬ１及びＢＬ２並びにリファレンス線ＲＬ１及びＲＬ２の電位レベルは接地電位Ｇｎｄ（「０」の電位レベル）となっている。
【００５０】
まず、タイミングｔ１において、ワード線駆動回路１２によってワード線ＷＬ１に電源電位Ｖｄｄが印加される。すなわち、ワード線ＷＬ１が駆動対象として選択される。これによって、メモリセルＭＣ１及びＭＣ２のセルトランジスタＴＲ１及びＴＲ２のソース及びドレイン間が導通状態となる。従って、キャパシタＣＰ１を介してビット線ＢＬ１及びプレート線ＰＬ１間が導通状態となる。また、キャパシタＣＰ２を介してビット線ＢＬ２及びプレート線ＰＬ１間が導通状態となる。
【００５１】
すなわち、メモリセルＭＣ１及びＭＣ２がデータの読出し及び書込み対象として選択される。また、スイッチＳＷ１が導通状態となり、プレート線ＰＬ１がプレート線駆動回路１１による駆動対象として選択された状態となる。なお、以下においては、メモリセルＭＣ３〜ＭＣ８は、メモリセルＭＣ２と同様に読み書き動作が行われる。従って、メモリセルＭＣ３〜ＭＣ８については、メモリセルＭＣ２と同様に電位レベルが変化する。
【００５２】
次に、タイミングｔ２において、イコライズ信号ＥＱが「Ｌ」レベルとなる。これによって、イコライズ回路ＥＱＣ１及びＥＱＣ２によるイコライズ処理が停止する。従って、ビット線ＢＬ１及びＢＬ２並びにリファレンス線ＲＬ１及びＲＬ２がフローティング状態となる。
【００５３】
続いて、タイミングｔ３において、制御信号ＳＩＧ１が「Ｈ」レベルとなり、プレート線ＰＬ１に電源電位Ｖｄｄが印加される。これによって、ビット線ＢＬ１及びＢＬ２に、キャパシタＣＰ１及びＣＰ２からそれぞれ読出し電位が現れる。同時に、参照電位生成回路ＲＥＦ１及びＲＥＦ２によってリファレンス線ＲＬ１及びＲＬ２にそれぞれ参照電位Ｖｒ１及びＶｒ２が印加される。
【００５４】
次に、タイミングｔ４において、センスアンプＳＡ１及びＳＡ２によって、メモリセルＭＣ１及びＭＣ２に書込まれていたデータの判定が行われる。具体的には、ビット線ＢＬ１に現れた読出し電位はリファレンス線ＲＬ１に印加された参照電位Ｖｒ１よりも小さい。従って、センスアンプＳＡ１はメモリセルＭＣ１に「０」データが書込まれていたと判定する。また、センスアンプＳＡ１は、ビット線ＢＬ１に接地電位Ｇｎｄを印加し、リファレンス線ＲＬ１に電源電位Ｖｄｄを印加する。
【００５５】
同様に、ビット線ＢＬ２に現れた読出し電位はリファレンス線ＲＬ２に印加された参照電位Ｖｒ２よりも大きい。従って、センスアンプＳＡ２はメモリセルＭＣ２に「１」データが書込まれていたと判定する。また、センスアンプＳＡ２は、ビット線ＢＬ２に電源電位Ｖｄｄを印加し、リファレンス線ＲＬ２に接地電位を印加する。このようにして、メモリセルＭＣ１及びＭＣ２からそれぞれ「０」データ及び「１」データが読出される。
【００５６】
次に、タイミングｔ５において、メモリセルＭＣ１に「０」データを書込む。具体的には、ビット線駆動回路１３によってビット線ＢＬ１に接地電位Ｇｎｄを印加する。また、制御信号ＳＩＧ１を「Ｈ」レベルとし、プレート線駆動回路１１によってプレート線ＰＬ１に電源電位Ｖｄｄを印加する。本実施例においては、ビット線ＢＬ１及びプレート線ＰＬ１の電位に変化はない。
【００５７】
続いて、タイミングｔ６において、メモリセルＭＣ２に「１」データを書込む。具体的には、ビット線駆動回路１３によってビット線ＢＬ２に電源電位Ｖｄｄを印加する。また、制御信号ＳＩＧ１を「Ｌ」レベルとし、プレート線駆動回路１１によってプレート線ＰＬ１に接地電位Ｇｎｄを印加する。本実施例においては、プレート線ＰＬ１の電位を電源電位Ｖｄｄから接地電位Ｇｎｄに変化させる。このようにして、メモリセルＭＣ１及びＭＣ２にそれぞれ「０」データ及び「１」データを書込む。
【００５８】
次に、タイミングｔ７において、制御信号ＳＩＧ２を「Ｈ」レベルとし、プレート線駆動回路１１によってプレート線ＰＬ１にノイズ吸収電位Ｖｚを印加する。続いて、タイミングｔ８において、イコライズ信号ＥＱを「Ｈ」レベルとし、ビット線ＢＬ１及びＢＬ２並びにリファレンス線ＲＬ１及びＲＬ２に接地電位Ｇｎｄを印加するイコライズ処理を行う。次に、タイミングｔ９において、制御信号ＳＩＧ２を「Ｌ」レベルとし、プレート線駆動回路１１によってプレート線ＰＬ１に接地電位Ｇｎｄを印加する。このようにして、各ビット線及びリファレンス線のイコライズ処理を行い、データ書込みの終了処理を行う。
【００５９】
最後に、タイミングｔ１０において、ワード線駆動回路１２によってワード線ＷＬ１に接地電位Ｇｎｄを印加してセルトランジスタＴＲ１及びＴＲ２のソース及びドレイン間を非導通状態とする。すなわち、メモリセルＭＣ１及びＭＣ２に対するデータの読出し及び書込み対象としての選択が解除される。このようにして、メモリセルの選択から、データの読出し及び書込み、メモリセルの選択解除の一連の動作が行われる。
【００６０】
図３（ａ）は、強誘電体メモリ１０におけるデータ書込み後、すなわちタイミングｔ７〜ｔ９におけるプレート線ＰＬ１の電位の詳細な遷移を示す図である。図３（ａ）を用いて、プレート線ＰＬ１がイコライズ処理の開始時（タイミングｔ８）に受けるノイズ及びその際のプレート線ＰＬ１の電位レベルの変動について説明する。
【００６１】
まず、イコライズ処理によってプレート線ＰＬ１が受けるカップリングノイズについて説明する。タイミングｔ８においては、プレート線ＰＬ１に接続されたメモリセルＭＣ１〜ＭＣ８におけるビット線ＢＬ１〜ＢＬ８の全てが接地電位Ｇｎｄとなる。ここで、書込むデータによってイコライズ処理前のビット線ＢＬ１〜ＢＬ８の電位レベルは異なる。本実施例においては、メモリセルＭＣ１には「０」データを書込み、メモリセルＭＣ２〜ＭＣ８には「１」データを書込んでいる。
【００６２】
従って、イコライズ処理の開始前、すなわちタイミングｔ７においては、ビット線ＢＬ１には接地電位Ｇｎｄが印加されており、ビット線ＢＬ２〜ＢＬ８の各々には電源電位Ｖｄｄが印加されている。この状態でイコライズ処理を行うと、ビット線ＢＬ１は接地電位Ｖｄｄのままであるが、ビット線ＢＬ２〜ＢＬ８の各々はその電位が電源電位Ｖｄｄから接地電位Ｇｎｄまで下がることとなる。
【００６３】
すると、ここでキャパシタＣＰ１〜ＣＰ８による容量性カップリングが生じ、プレート線ＰＬ１の電位が減少する方向にノイズを受ける。すなわち、プレート線ＰＬ１の電位レベルが一時的に減少方向に変動する。これがイコライズ処理によってプレート線ＰＬ１が受けるノイズ及びこれによるプレート線ＰＬ１の電位変動である。なお、プレート線ＰＬ１の電位変動は、「０」データが書込まれたメモリセルと「１」データが書込まれたメモリセルとが混在する場合に生ずる。
【００６４】
図３（ｂ）は、メモリセルＭＣ１におけるキャパシタＣＰ１の材料である強誘電体のヒステリシス曲線と、タイミングｔ６〜ｔ９におけるビット線ＢＬ１の電位及び当該強誘電体の分極状態の遷移とを示す図である。図３（ｂ）の横軸はビット線ＢＬ１及びプレートＰＬ１間の電位差を示し、縦軸はキャパシタＣＰ１の分極量を示している。
【００６５】
線ＰＬ１図３（ｂ）を用いて、プレート線ＰＬ１の電位変動によるメモリセルＭＣ１における強誘電体材料の残留分極量について説明する。なお、比較例として、イコライズ処理前にプレート線ＰＬ１にノイズ吸収電位Ｖｚを印加しない場合、すなわちタイミングｔ７を省略した場合の強誘電体材料の残留分極量の遷移を合わせて示している。ここでは、比較例として、ノイズ吸収電位Ｖｚを印加する機能を有さない点を除いてはプレート線駆動回路１１と同様の構成を有するプレート線駆動回路を有する強誘電体メモリを構成し、当該プレート線駆動回路によってプレート線を駆動させた。
【００６６】
本実施例及び比較例においては、「０」データの書込み後、すなわちタイミングｔ６においては、キャパシタＣＰ１の強誘電体は、ポイントＡ１に示す分極状態（分極量）となる。本実施例においては「０」データの書込みはタイミングｔ５で行っているが、タイミングｔ６で他のメモリセルＭＣ２に「１」データを書込むため、タイミングｔ６においてはポイントＡ１に示す分極状態となる。なお、比較例においてもタイミングｔ６時点ではポイントＡ１に示す分極状態を示す。
【００６７】
次に、本実施例においては、タイミングｔ７においてプレート線ＰＬ１にノイズ吸収電位Ｖｚが印加される。この状態では、プレート線ＰＬの電位Ｖｚはビット線ＢＬ１の電位（接地電位Ｇｎｄ）よりも大きく、その電位差はＶｄｄからＶｚとなる。従って、タイミングｔ７においては、ポイントＢ１に示す分極状態となる。
【００６８】
次に、タイミングｔ８においてイコライズ処理が行われると、上記したようにプレート線ＰＬの電位が減少方向に変動する。ここで、プレート線ＰＬ１にはその前のタイミングでノイズ吸収電位Ｖｚが印加された状態であり、プレート線ＰＬ１の電位が接地電位Ｇｎｄを下回ることはない。すなわち、プレート線ＰＬ１の電位はビット線ＢＬ１の電位よりも大きい状態を保持する。従って、タイミングｔ８においては、ポイントＣ１に示す分極状態を示す。
【００６９】
なお、本実施例においては、プレート線駆動回路１１は、イコライズ処理後も一定時間ノイズ吸収電位Ｖｚの印加を継続する。従って、図３（ａ）に示すように、一時的にプレート線ＰＬ１の電位レベルが低下した後、プレート線ＰＬ１の電位レベルはノイズ吸収電位Ｖｚに復帰する。その後、タイミングｔ９においてプレート線ＰＬ１に接地電位Ｇｎｄが印加され、ポイントＤ１に示す分極状態となる。本実施例におけるキャパシタＣＰ１の残留分極量ＲＰ１を図３（ｂ）に示す。
【００７０】
本実施例においては、イコライズ処理の開始前にプレート線ＰＬ１の電位を接地電位Ｇｎｄではない別の電位（ノイズ吸収電位Ｖｚ）にプリチャージしている。従って、イコライズ処理時にプレート線ＰＬ１が受けるノイズをプレート線ＰＬ１で吸収（遮断）し、その影響がメモリセルＭＣ１に伝達されることを抑制することが可能となる。これによって、イコライズ後におけるキャパシタＣＰ１における強誘電体材料の残留分極量の減少を防止することが可能となる。従って、データ保持特性の優れた強誘電体メモリを提供することが可能となる。
【００７１】
一方、比較例においては、プレート線ＰＬ１の電位を接地電位Ｇｎｄとした状態でイコライズ処理を行う。すなわち、ポイントＡ１に示す分極状態からイコライズ処理を行う。従って、ノイズによって一時的にプレート線ＰＬ１の電位が接地電位Ｇｎｄを下回る。これによって、一時的にプレート線ＰＬ１の電位がビット線ＢＬ１の電位（接地電位Ｇｎｄ）よりも小さくなり、両電位の大小関係が逆転する。すなわち、一時的に「１」データの書込みを行うようにプレート線ＰＬ１及びビット線ＢＬ１を駆動する状態となる。これにより、イコライズ処理によって、ポイントＣ２に示す分極状態となり、分極量が減少する。この後にプレート線ＰＬ１の電位が接地電位Ｇｎｄに復帰した場合でも分極量は回復せず、ポイントＤ２に示す分極量の減少した状態（残留分極量ＲＰ２）でデータ書込みが完了する。すなわち、残留分極量ＲＰ２は残留分極量ＲＰ１よりも小さい分極量となる。
【００７２】
従って、比較例のメモリセルから「０」データを読出す場合、読出し電位が本実施例に比べて大きいものとなる。従って、読出し電位が参照電位に近づき、データの判定が安定して行えなくなる。また、読出し電位が参照電位よりも大きくなると、「０」データを書込んだにもかかわらず「１」データとして誤ったデータが読出されることとなる。さらに、読出し電位が大きくなることによって参照電位の増大を余儀なくされ、消費電力が増大する。本実施例においてはこのような点を改善又は解消することが可能となる。
【００７３】
なお、ノイズ吸収電位Ｖｚの電位レベルは、書込みデータのパターンや強誘電体材料の分極量、キャパシタの接続数、また電源電位Ｖｄｄの電位レベルを考慮して設定することが可能である。例えば、書込みデータパターンのワーストケース、すなわち１ビットに「０」データ、残り７ビットに「１」データを書込む場合を考慮して設定することができる。ノイズ吸収電位Ｖｚを適切な電位レベルに調節することで、残留分極量をイコライズ前後で完全に同一とすることが可能となる。すなわち、図３（ｂ）に示すように、タイミングｔ６（ポイントＡ１）とｔ９（ポイントＤ１）とで残留分極量を同一とすることが可能となる。
【００７４】
なお、プレート線ＰＬ１にノイズ吸収電位Ｖｚをプリチャージする場合、「１」データを書込んだメモリセルＭＣ２〜ＭＣ８にもノイズ吸収電位Ｖｚ分の分極量の減少が生ずる。しかし、メモリセルＭＣ２〜ＭＣ８に対しては、その残留分極量の減少量がほぼ一定となる。すなわち、プレート線ＰＬ１のノイズによる電位変動の影響を考慮する必要がないため、ノイズ吸収電位Ｖｚの電位レベルに基づいてある程度イコライズ後の残留分極量を算出することが可能となる。
【００７５】
従って、本実施例においては、イコライズ処理の開始前にプレート線ＰＬ１にノイズ吸収電位Ｖｚをプリチャージすることによって、「０」データを書込んだメモリセルについては残留分極量の減少を抑制することが可能となり、読出し電位の増加を抑制し、省消費電力な強誘電体メモリを提供することが可能となる。また、「１」データを書込んだメモリセルについては意図的に一定の算出可能な残留分極量に減少させることが可能となり、データ保持特性に優れた強誘電体メモリを提供することが可能となる。また、全体として機能テストのスクリーニング回数（時間）が低減される。従って、データの保持特性に優れた省消費電力な強誘電体メモリを提供することが可能となる。
【００７６】
なお、本実施例においては、２つのプレート線ＰＬ１及びＰＬ２をプレート線駆動回路１１によって駆動する場合について説明したが、プレート線駆動回路１１の構成はこれに限定されない。例えばプレート線の個数に合わせて、プレート線の各々を駆動する複数のプレート線駆動回路が設けられていてもよい。また、スイッチ回路ＳＷＣがプレート線駆動回路１１から独立して設けられる場合について説明したが、プレート線駆動回路１１がスイッチ回路ＳＷＣを含む構成としてもよい。なお、本実施例のように、プレート線駆動回路１１が全てのプレート線に対して共通の駆動回路として設けられ、各プレート線のいずれかにを選択的に駆動する構成によって、回路全体が単純なものになり、チップ面積の増大が抑制される。
【実施例２】
【００７７】
図４（ａ）は、実施例２に係る強誘電体メモリ３０におけるプレート線駆動回路３１の構成を示す回路図である。強誘電体メモリ３０は、プレート線駆動回路３１の構成を除いては、強誘電体メモリ１０と同様の構成を有している。
【００７８】
プレート線駆動回路３１は、接地電位Ｇｎｄと電源電位Ｖｄｄとの間の互いに異なる電位レベルを有する複数の電位をノイズ吸収電位Ｖｚとして生成する構成された可変電位生成回路３１Ａを有している。また、プレート線駆動回路３１は、イコライズ処理の開始時に駆動対象のプレート線（例えばプレート線ＰＬ１）へのノイズ吸収電位Ｖｚの印加を停止するように構成されている。また、プレート線駆動回路３１は、制御信号（第３の制御信号）ＳＩＧ３によって、イコライズ処理の開始時に駆動対象のプレート線ＰＬ１の電位をフローティング状態とするように構成されている。具体的には、否定論理和回路ＮＯＲの入力端子には制御信号ＳＩＧ１及びＳＩＧ２に加え制御信号ＳＩＧ３が入力される。その他については、プレート線駆動回路３１はプレート線駆動回路１１と同様の構成を有している。
【００７９】
図４（ｂ）は、可変電位生成回路３１Ａの構成の一例を示す回路図である。可変電位生成回路３１Ａは、一端にＭＯＳトランジスタＭＴ２のソースに接続され、イコライズ処理（ｔ８）の開始前のタイミングにおけるビット線ＢＬ１〜ＢＬ８の各々の電位レベルに基づいて抵抗値が変化する可変抵抗Ｒ１を有している。可変抵抗Ｒ１の他端には抵抗Ｒ２の一端が接続され、抵抗Ｒ２の他端は接地されている。また、可変電位生成回路３１Ａは、ビット線ＢＬ１〜ＢＬ８の各々の電位レベルを検出するビット線電位検出回路（以下、単に検出回路と称する）３１Ｂを有している。
【００８０】
また、可変電位生成回路３１Ａは、出力端子が可変抵抗Ｒ１の一端に接続されたオペアンプＡＰを有している。オペアンプＡＰの非反転入力端子には参照電位生成回路ＲＥＦ１によって生成された参照電位Ｖｒ１が、反転入力端子には可変抵抗Ｒ１と抵抗Ｒ２との接続点の電位が入力される。すなわち、可変電位生成回路３１Ａは、ノイズ吸収電位Ｖｚとして、Ｖｚ＝参照電位Ｖｒ１×（１＋（可変抵抗Ｒ１の抵抗値）／（抵抗Ｒ２の抵抗値））を生成する。
【００８１】
図５は、強誘電体メモリ３０におけるデータの読出し及び書込みの一連の動作を示すタイミングチャートである。なお、図５においては、読出し及び書込み時のワード線ＷＬ１、プレート線ＰＬ１、ビット線ＢＬ１、リファレンス線ＲＬ１、ビット線ＢＬ２及びリファレンス線ＲＬ２の電位レベルを示している。また、説明のため、図５には、イコライズ信号ＥＱ、制御信号ＳＩＧ１、ＳＩＧ２及びＳＩＧ３の波形（電位レベル）を示している。
【００８２】
図５においては、タイミングｔ６までは、強誘電体メモリ３０において、図２と同様の条件で動作させたため、その説明は省略する。すなわち、図５を用いて、強誘電体メモリ３０におけるメモリセルＭＣ１に「０」データを書込み、メモリセルＭＣ２〜ＭＣ８に「１」データを書込んだ後の動作について説明する。制御信号ＳＩＧ３はここまで「Ｌ」レベルを維持させている。タイミングｔ７において、制御信号ＳＩＧ２を「Ｈ」レベルとし、プレート線ＰＬ１にノイズ吸収電位Ｖｚを印加する。また、制御信号ＳＩＧ３を「Ｈ」レベルとする。
【００８３】
次に、タイミングｔ８においてイコライズ信号ＥＱを「Ｈ」レベルとし、ビット線ＢＬ１及びＢＬ２並びにリファレンス線ＲＬ１及びＲＬ２に接地電位Ｇｎｄを印加するイコライズ処理を行う。また、制御信号ＳＩＧ２を「Ｌ」レベルとし、プレート線ＰＬ１へのノイズ吸収電位Ｖｚの印加を停止する。これによって制御信号ＳＩＧ１及びＳＩＧ２が「Ｌ」レベル、制御信号ＳＩＧ３が「Ｈ」レベルの状態となり、プレート線ＰＬ１の電位レベルがフローティング状態となる。
【００８４】
続いて、タイミングｔ９において制御信号ＳＩＧ３を「Ｌ」レベルとし、プレート線駆動回路３１はプレート線ＰＬ１に接地電位Ｇｎｄを印加する。次にタイミングｔ１０においてワード線ＷＬ１の電位を接地電位Ｇｎｄとし、メモリセルの選択を解除する。
【００８５】
図６（ａ）〜（ｄ）は、異なるデータパターンに対するイコライズ処理前後のプレート線ＰＬ１の電位の遷移を示す図である。強誘電体メモリ３０においては、プレート線駆動回路３１が異なるノイズ吸収電位Ｖｚを生成する可変電位生成回路３１Ａを有している。可変電位生成回路３１Ａは、メモリセルＭＣ１〜ＭＣ８の書込みデータに応じて異なるノイズ吸収電位Ｖｚを生成する。すなわち、イコライズ処理によるプレート線ＰＬ１の電位の減少量と同程度の電位レベルを有するノイズ吸収電位Ｖｚを生成する。これによって、イコライズ処理によるプレート線ＰＬ１の電位の減少のピークが接地電位Ｇｎｄとなる。
【００８６】
また、本実施例においては、プレート線駆動回路３１は、イコライズ処理の開始時に駆動対象のプレート線ＰＬ１の電位レベルがフローティング状態となるようにプレート線ＰＬ１を駆動する。従って、イコライズ処理後においてもプレート線ＰＬ１の電位がノイズ吸収電位Ｖｚまで復帰せず、イコライズ処理時に減少したプレート線ＰＬ１の電位レベルを維持する。従って、イコライズ処理後にプレート線ＰＬ１の電位レベルが接地電位Ｇｎｄと同程度となり、さらにその電位レベルを維持する。従って、「０」データに対応する残留分極量が減少しないのみならず、「１」データを書込んだメモリセルについてもその残留電極量の減少を抑制することが可能となる。
【００８７】
具体的には、まず、本実施例においては、ワーストケースである全てのメモリセルＭＣ１〜ＭＣ８に「１」データを書込んだ場合には、可変電位生成回路３１Ａは最も高いノイズ吸収電位（第１のノイズ吸収電位）Ｖｚ１を生成する（図６（ａ））。次に、ワーストケースよりも次に悪い条件である１つのメモリセルＭＣ１に「０」データを書込み、残り７つのメモリセルＭＣ２〜ＭＣ８に「１」データを書込んだ場合には、可変電位生成回路３１Ａは、ノイズ吸収電位Ｖｚ１の次に小さい電位レベルを有するノイズ吸収電位（第２のノイズ吸収電位）Ｖｚ２を生成する（図６（ｂ））。
【００８８】
また、例えば、中間的な条件である４つ（半分）のメモリセルＭＣ１〜ＭＣ４に「０」データを書込み、残りの４つのメモリセルＭＣ５〜ＭＣ８に「１」データを書込んだ場合、可変電位生成回路３１Ａは、中間的なノイズ吸収電位（第３のノイズ吸収電位）Ｖｚ３を生成する（図６（ｃ））。なお、ノイズの影響をほぼ無視できる条件である全てのメモリセルＭＣ１〜ＭＣ８に「０」データを書込んだ場合、可変電位生成回路３１Ａは、ほぼ接地電位Ｇｎｄに近い最も小さい電位レベルを有するノイズ吸収電位（第４のノイズ吸収電位）Ｖｚ４を生成することも可能である（図６（ｄ））。
【００８９】
本実施例においては、図５及び図６（ａ）〜（ｄ）に示すように、プレート線駆動回路３１は、イコライズ処理前にプレート線ＰＬ１を可変のノイズ吸収電位Ｖｚにプリチャージする。また、プレート線駆動界３１は、イコライズ処理と同時にプレート線ＰＬ１の電位を接地電位Ｇｎｄに収束させるようにプレート線ＰＬ１を駆動する。従って、実施例１と同様に、「０」データを書込んだメモリセルについてはその強誘電体キャパシタの残留分極量の減少を抑制することが可能となる。
【００９０】
また、本実施例においては、「１」データを書込んだメモリセルについても、その強誘電体キャパシタの両端の電位差（すなわちビット線及びプレート線間の電位差）が、イコライズ前後で同程度となる。従って、「１」データを書込んだメモリセルについてもその強誘電体キャパシタの残留分極量の減少を抑制することが可能となる。つまり、書込むデータが「０」データであるか「１」データであるかに関わらずデータ保持特性の悪化を防止することが可能となる。
【００９１】
なお、本実施例は、実施例１と組み合わせることが可能である。例えば、可変抵抗生成回路３１Ａを有さないが、イコライズ処理の開始時にプレート線ＰＬ１の電位レベルをフローティング状態とするように構成されたプレート線駆動回路として構成しても、一定の効果を得ることが可能である。
【００９２】
図７は、実施例２の変形例に係る強誘電体メモリ５０におけるプレート線駆動回路５１の構成を示す回路図である。強誘電体メモリ５０は、プレート線駆動回路５１の構成を除いては、強誘電体メモリ３０と同様の構成を有している。プレート線駆動回路５１は、接地電位Ｇｎｄと電源電位Ｖｄｄとの間の異なる電位レベルを有するノイズ吸収電位Ｖｚを生成する可変電位生成回路５１Ａを有している。また、プレート線駆動回路５１は、イコライズ処理の開始時に駆動対象のプレート線ＰＬ１へのノイズ吸収電位Ｖｚの印加を停止するように構成されている。また、プレート線駆動回路５１は、制御信号（第３の制御信号）ＳＩＧ３によって、イコライズ処理の開始時に駆動対象のプレート線ＰＬ１の電位をフローティング状態とするように構成されている。
【００９３】
可変電位生成回路５１Ａは、イコライズ処理の開始前におけるビット線ＢＬ１〜ＢＬ８の各々の電位レベルに基づいて容量値が変化するキャパシタ回路ＣＣを有している。キャパシタ回路ＣＣは、例えば、図７に示すように、互いに並列に接続され、ビット線ＢＬ１〜ＢＬ８の各々に電源電位Ｖｄｄが印加された場合にそれぞれ充放電動作を行うように構成された８個の可変電位生成用キャパシタＣ１〜Ｃ８を有している。
【００９４】
本変形例においては、可変電位生成用キャパシタＣ１〜Ｃ９を用いたカップリングによって種々のノイズ吸収電位Ｖｚを生成するように構成されている。すなわち、可変電位生成用キャパシタＣ１〜Ｃ９によるカップリングを利用してプレート線ＰＬ１の電位を上昇させる。本変形例においても、実施例２と同様の効果を得ることが可能となる。
【００９５】
上記した実施例においては、強誘電体メモリがｊ行ｋ列に配列された複数のメモリセルからなるメモリセルブロックと、メモリセルブロックの各列のキャパシタに共通に接続されたｋ本のプレート線を有する。また、強誘電体メモリは、ワード線の選択に応じ、当該選択されたワード線に対応するプレート線を駆動対象とし、第１の論理レベルに対応する第１の電位、及び第２の論理レベルに対応し、第２の電位よりも大きな電位レベルを有する第２の電位のいずれかを選択的に印加するプレート線駆動回路を有する。
【００９６】
また、プレート線駆動回路は、イコライズ回路によるイコライズ処理の開始前に、駆動対象のプレート線に対して第１の電位と第２の電位との間の電位レベルを有する第３の電位を印加するように構成されている。
【００９７】
従って、共通のプレート線によって複数のメモリセルに対してデータの読み書きを行う構成を有する１Ｔ１Ｃ型の強誘電体メモリにおいて、強誘電体キャパシタによるカップリングノイズが強誘電体の残留分極量に影響を与えることを抑制することができる。従って、データの保持特性に優れた強誘電体メモリを提供することが可能となる。
【符号の説明】
【００９８】
１０、３０、５０  強誘電体メモリ
ＭＣ１〜ＭＣ１６  メモリセル
ＭＣＢ  メモリセルブロック
ＴＲ１〜ＴＲ８  セルトランジスタ
ＣＰ１〜ＣＰ８  強誘電体キャパシタ
ＰＬ１、ＰＬ２  プレート線
ＢＬ１〜ＢＬ８  ビット線
１１、３１、５１  プレート線駆動回路
ＥＱＣ１〜ＥＱＣ８  イコライズ回路
ＳＷＣ  スイッチ回路
３１Ａ  可変電位生成回路
３１Ｂ  ビット線電位検出回路（検出回路）
Ｒ１  可変抵抗
ＣＣ  キャパシタ回路
Ｃ１〜Ｃ８  可変電位生成用キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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