(57)【要約】【課題】回路面積の増大を抑制し、出力電圧の立ち上げ時における突入電流を緩和することができる電源回路を提供する。【解決手段】入力電圧の入力端子と出力電圧の出力端子との間に接続された出力トランジスタを有し、出力トランジスタのオン抵抗を制御することで出力電圧を制御する降圧回路と、出力トランジスタのバックゲートに印加する電圧を制御する電圧制御回路とを有し、降圧回路の出力電圧が基準電圧より低い場合には、出力トランジスタのバックゲートにソース電圧より高い電圧を印加し、降圧回路の出力電圧が基準電圧より高い場合には、出力トランジスタのバックゲートにソース電圧と同じ電圧を印加することで、出力電圧の立ち上げ時に出力トランジスタのオン抵抗を高くするように制御し、突入電流を抑える。【選択図】図２
2016200964.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が入力される入力端子と出力電圧が出力される出力端子との間に接続された出力トランジスタを有し、前記出力トランジスタのオン抵抗を制御することで前記出力電圧を制御する第１の降圧回路と、
前記第１の降圧回路の出力電圧が基準電圧より低いか否かを判定し、前記第１の降圧回路の出力電圧が前記基準電圧より低い場合には、前記第１の降圧回路の出力トランジスタのバックゲートに、前記出力トランジスタのソース電圧より高い第１の電圧を印加し、前記第１の降圧回路の出力電圧が前記基準電圧より高い場合には、前記第１の降圧回路の出力トランジスタのバックゲートに、前記出力トランジスタのソース電圧と同じ第２の電圧を印加する電圧制御回路とを有することを特徴とする電源回路。
【請求項２】
前記電圧制御回路は、
前記第１の降圧回路の出力電圧と前記基準電圧とを比較する比較器と、
前記第１の電圧が供給される信号線と前記第１の降圧回路の出力トランジスタのバックゲートとの間に設けられ、前記第１の降圧回路の出力電圧が前記基準電圧より低い場合にオンにされ、前記第１の降圧回路の出力電圧が前記基準電圧より高い場合にオフにされる第１のスイッチと、
前記第２の電圧が供給される信号線と前記第１の降圧回路の出力トランジスタのバックゲートとの間に設けられ、前記第１の降圧回路の出力電圧が前記基準電圧より低い場合にオフにされ、前記第１の降圧回路の出力電圧が前記基準電圧より高い場合にオンにされる第２のスイッチとを有することを特徴とする請求項１記載の電源回路。
【請求項３】
前記第１の電圧は、前記電源回路に供給される電源電圧であり、
前記第２の電圧は、前記第１の降圧回路の入力電圧であることを特徴とする請求項１又は２記載の電源回路。
【請求項４】
前記入力端子と前記出力トランジスタとの間に接続された抵抗と、
前記抵抗に並列に接続され、前記第１の降圧回路の出力電圧が前記基準電圧より低い場合にオフにされ、前記第１の降圧回路の出力電圧が前記基準電圧より高い場合にオンにされる第３のスイッチとを有することを特徴とする請求項１〜３の何れか１項に記載の電源回路。
【請求項５】
前記第１の降圧回路の入力電圧は前記第２の電圧であり、
前記第１の電圧を入力電圧として前記第２の電圧を出力する第２の降圧回路を有することを特徴とする請求項１〜４の何れか１項に記載の電源回路。
【請求項６】
入力電圧が入力される入力端子と出力電圧が出力される出力端子との間に接続された出力トランジスタを有し、前記出力トランジスタのオン抵抗を制御することで前記出力電圧を制御する降圧回路、及び前記降圧回路の出力電圧が基準電圧より低いか否かを判定し、前記降圧回路の出力電圧が前記基準電圧より低い場合には、前記降圧回路の出力トランジスタのバックゲートに、前記出力トランジスタのソース電圧より高い第１の電圧を印加し、前記降圧回路の出力電圧が前記基準電圧より高い場合には、前記降圧回路の出力トランジスタのバックゲートに、前記出力トランジスタのソース電圧と同じ第２の電圧を印加する電圧制御回路を有する電源回路と、
前記電源回路の出力電圧を受けて動作する処理回路とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置等のデバイスに電力を供給する電源回路が、デバイスに対して０Ｖから目標電圧まで急激に変化するような電圧供給を行った場合、デバイスに突入電流が流れる可能性がある。この突入電流によって回路を構成する各素子が破壊されるおそれがあるため、電源回路は、出力電圧の立ち上げ時には、供給する電圧が０Ｖから目標電圧まで徐々に変化するように制御する機能を有している。
【０００３】
図６は、従来の電源回路であるＬＤＯ（Low Drop Out）回路の構成例を示す図である。図６に示す電源回路は、誤差増幅器１０１、一定の基準電圧Ｖｒｅｆを発生する基準電圧発生回路１０２、Ｐチャネルトランジスタを用いた出力トランジスタＭ０、抵抗Ｒ１０１、Ｒ１０２、及び時定数回路（ＲＣ回路）１０３を有する。電源回路の出力端子に、ロジック回路等を含む負荷としての処理回路１０４及び容量Ｃ１０が接続されている。図６に示す電源回路は、入力電源電圧ＶＤＥを誤差増幅器１０１により制御される出力トランジスタＭ０で降圧して、基準電圧Ｖｒｅｆにより決まる出力電圧Ｖｏｕｔを処理回路１０４に供給する。
【０００４】
図６に示した電源回路において、出力電圧Ｖｏｕｔを直列接続された抵抗Ｒ１０１、Ｒ１０２で分圧して生成される電圧Ｖ１が基準電圧Ｖｒｅｆ及び電圧Ｖｓｔより低い場合、誤差増幅器１０１の出力電圧、すなわち出力トランジスタＭ０のゲート電圧が低下する。その結果、出力トランジスタＭ０のオン抵抗が減少し出力電圧Ｖｏｕｔが上昇する。逆に、出力電圧Ｖｏｕｔに応じた電圧Ｖ１が、基準電圧Ｖｒｅｆ及び電圧Ｖｓｔの少なくとも一方より高い場合、誤差増幅器１０１の出力電圧、すなわち出力トランジスタＭ０のゲート電圧が上昇する。その結果、出力トランジスタＭ０のオン抵抗が増大し出力電圧Ｖｏｕｔが低下する。
【０００５】
図６に示した電源回路においては、直列接続された抵抗Ｒ１０３及び容量Ｃ１０１を有する時定数回路（ＲＣ回路）１０３の時定数を使用して、出力電圧の立ち上げ時に出力電圧Ｖｏｕｔが０Ｖから目標電圧まで徐々に変化するような制御を実現している。出力電圧Ｖｏｕｔが０Ｖから目標電圧まで上昇する際、図６に破線で示すように電流Ｉｏが容量Ｃ１０に向かって流れる。この電流Ｉｏが大きいと、各回路を構成する素子が破壊されるおそれがある。
【０００６】
例えば、図７（Ａ）に示すように、出力電圧が０Ｖから目標電圧まで徐々に変化するような制御が行われない場合、入力電源電圧ＶＤＥの供給開始（Ｔ１０１）後の出力電圧Ｖｏｕｔの立ち上げ期間（Ｔ１０２〜Ｔ１０３）にピーク電流値Ｉｏｍａｘ１の電流Ｉｏが突入電流として流れる。一方、図７（Ｂ）に示すように出力電圧が０Ｖから目標電圧まで徐々に変化するような制御が行われた場合、出力電圧Ｖｏｕｔの立ち上げ時においては、時定数回路（ＲＣ回路）１０３における電圧Ｖｓｔに従って出力電圧Ｖｏｕｔがゆっくり（小さな傾きで）上昇する。そのため、出力電圧Ｖｏｕｔの立ち上げ期間が、期間（Ｔ１０２〜Ｔ１０４）と長くなり、そのときに流れる電流Ｉｏのピーク電流値はＩｏｍａｘ２となりＩｏｍａｘ１よりも小さくなる。このようにして、従来の電源回路は、出力電圧の立ち上げ時に流れる電流（突入電流）のピーク電流を小さくし、回路を構成する素子が破壊されることを防止している。
【０００７】
出力トランジスタのバックゲートに印加する電圧を制御してしきい値電圧を制御し、出力トランジスタのオン抵抗を制御する電源回路が提案されている（例えば、特許文献１〜３参照）。これらの電源回路では、リーク電流の抑制や出力電流の変動に対処するために、基準とする電圧よりも出力電圧が低い場合に出力トランジスタのバックゲートに印加する電圧を低くして出力トランジスタのオン抵抗を低くするようにし、基準とする電圧よりも出力電圧が高い場合に出力トランジスタのバックゲートに印加する電圧を高くして出力トランジスタのオン抵抗を高くするように制御している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２０６９４８号公報
【特許文献２】特開２００２−１１６８２９号公報
【特許文献３】特開２００７−１７２２２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
時定数回路（ＲＣ回路）１０３の時定数を使用して出力電圧の立ち上げ時に出力電圧の制御を行う従来の電源回路において、出力電圧Ｖｏｕｔの立ち上げ速度を遅くし突入電流を抑制するためには、時定数回路（ＲＣ回路）１０３の時定数を大きく、すなわち抵抗（Ｒ）や容量（Ｃ）の値を大きくしなければならない。例えば、容量（Ｃ）の値は電極面積に比例するため、出力電圧Ｖｏｕｔの立ち上げ速度を遅くするに従って、すなわち突入電流のピーク電流を抑えようとすればするほど、時定数回路（ＲＣ回路）１０３に要する回路面積が大きくなってしまう。また、電源回路をＬＳＩ等の半導体装置内に実装する場合、容量に関しては微細化に伴う面積縮小の効果は低い。
【００１０】
本発明の目的は、回路面積の増大を抑制し、出力電圧の立ち上げ時における突入電流を緩和することができる電源回路を提供することにある。
【課題を解決するための手段】
【００１１】
電源回路の一態様は、入力電圧の入力端子と出力電圧の出力端子との間に接続された出力トランジスタを有し、出力トランジスタのオン抵抗を制御することで出力電圧を制御する降圧回路と、出力トランジスタのバックゲートに印加する電圧を制御する電圧制御回路とを有する。電圧制御回路は、降圧回路の出力電圧が基準電圧より低い場合には、出力トランジスタのバックゲートにソース電圧より高い電圧を印加し、降圧回路の出力電圧が基準電圧より高い場合には、出力トランジスタのバックゲートにソース電圧と同じ電圧を印加する。
【発明の効果】
【００１２】
開示の電源回路は、ＲＣ回路を用いることなく、出力電圧の立ち上げ時に出力トランジスタのオン抵抗を高くするよう制御でき、出力電圧の立ち上げ時における突入電流を緩和することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態における半導体装置の構成例を示す図である。
【図２】本実施形態における第２の定電圧回路の構成例を示す図である。
【図３】本実施形態における半導体装置の動作例を示す図である。
【図４】本実施形態における第２の定電圧回路の他の構成例を示す図である。
【図５】図４に示す第２の定電圧回路を有する半導体装置の動作例を示す図である。
【図６】従来の電源回路を説明するための図である。
【図７】従来の電源回路の動作例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。
【００１５】
図１は、本発明の一実施形態における半導体装置の構成例を示すブロック図である。本実施形態における半導体装置１０は、例えば複数の機能を１つのチップ上に実装したＳｏＣ（System on a Chip）である。半導体装置１０は、電源回路１１と、電源回路１１が供給する出力電圧Ｖｏｕｔを受けて動作し、ロジック回路等を含む、負荷としての処理回路１２とを有する。
【００１６】
電源回路１１は、電源１７（例えば外部電源）からの電圧ＶＤＤを入力電源とし、入力電圧ＶＤＤを基に処理回路１２等に供給される出力電圧Ｖｏｕｔを出力する。処理回路１２は、例えばロジック回路などである。電源回路１１は、第１の定電圧回路（ＲＥＧＡ）１３、第１の基準電圧発生回路（ＢＧＲＡ）１４、第２の定電圧回路（ＲＥＧＢ）１５、及び第２の基準電圧発生回路（ＢＧＲＢ）１６を有する。
【００１７】
第１の定電圧回路１３は、電圧ＶＤＤを入力電源とし、第１の基準電圧発生回路１４が出力する第１の基準電圧ＶｒｅｆＡに基づいた電圧ＶＤＥを出力する。電圧ＶＤＥは電圧ＶＤＤよりも低い電圧である。第１の定電圧回路１３は、例えばスイッチング方式のＤＣ−ＤＣコンバータやシリーズ方式のＬＤＯ（Low Drop Out）回路などである。第１の基準電圧発生回路１４は、一定の第１の基準電圧ＶｒｅｆＡを生成し出力する。第１の基準電圧発生回路１４は、例えばバンドギャップリファレンス回路である。
【００１８】
第２の定電圧回路１５は、第１の定電圧回路１３の出力電圧ＶＤＥを入力電源とし、第２の基準電圧発生回路１６が出力する第２の基準電圧ＶｒｅｆＢに基づいた出力電圧Ｖｏｕｔを出力する。第２の定電圧回路１５は、例えば図２に示すようなＬＤＯ（Low Drop Out）回路である。第２の基準電圧発生回路１６は、一定の第２の基準電圧ＶｒｅｆＢを生成し出力する。第２の基準電圧発生回路１６は、例えばバンドギャップリファレンス回路である。
【００１９】
ここで、第２の定電圧回路１５は、出力電圧Ｖｏｕｔの立ち上げ時に、出力電圧Ｖｏｕｔが０Ｖから目標電圧まで徐々に変化するように制御する機能を有している。また、本実施形態では、出力電圧Ｖｏｕｔが徐々に変化するように制御するために、第２の定電圧回路１５に電圧ＶＤＥよりも早く電圧ＶＤＤを印加するので、全体の構成としては、第１の定電圧回路１３と第２の定電圧回路１５とを２段積みとした（ダブルコンバート方式の）構成としている。
【００２０】
図２は、第２の定電圧回路１５の構成例を示す図である。図２において、図１に示した構成要素と同一の機能を有するブロックには同一の符号を付している。図２に示す第２の定電圧回路１５は、降圧回路２０及びバックゲート電圧制御回路２２を有する。
【００２１】
降圧回路２０は、誤差増幅器（エラーアンプ）２１、Ｐチャネルトランジスタを用いた出力トランジスタＭ０、及び抵抗Ｒ１１、Ｒ１２を有する。降圧回路２０は、第１の定電圧回路１３の出力電圧ＶＤＥが入力電圧として入力される入力端子と出力電圧Ｖｏｕｔが出力される出力端子との間に接続された出力トランジスタＭ０のオン抵抗を制御することで出力電圧Ｖｏｕｔを制御する。
【００２２】
誤差増幅器２１は、正側入力端子に電圧Ｖ１が入力され、負側入力端子に第２の基準電圧ＶｒｅｆＢが入力される。電圧Ｖ１は、出力電圧Ｖｏｕｔを直列接続された抵抗Ｒ１１、Ｒ１２で分圧して生成された電圧である。第２の基準電圧ＶｒｅｆＢは、第２の基準電圧発生回路１６から供給される一定の電圧である。誤差増幅器２１は、出力電圧Ｖｏｕｔに応じた電圧Ｖ１と第２の基準電圧ＶｒｅｆＢとの差に基づいて、出力トランジスタＭ０のゲート電圧を制御する。
【００２３】
出力トランジスタＭ０は、入力電圧ＶＤＥが入力される入力端子と出力電圧Ｖｏｕｔを出力する出力端子との間に接続される。詳細には、出力トランジスタＭ０は、ソースが入力電圧ＶＤＥの入力端子に接続され、ドレインが出力電圧Ｖｏｕｔの出力端子に接続され、ゲートが誤差増幅器２１の出力端に接続される。また、出力トランジスタＭ０のバックゲートには、バックゲート電圧制御回路２２により制御されるバックゲート電圧ＢＧが印加される。
【００２４】
降圧回路２０は、出力電圧Ｖｏｕｔに応じた電圧Ｖ１が第２の基準電圧ＶｒｅｆＢより低い場合、誤差増幅器２１の出力電圧、すなわち出力トランジスタＭ０のゲート電圧が低下し、出力トランジスタＭ０のオン抵抗が減少して出力電圧Ｖｏｕｔが上昇する。逆に、出力電圧Ｖｏｕｔに応じた電圧Ｖ１が第２の基準電圧ＶｒｅｆＢより高い場合、誤差増幅器２１の出力電圧、すなわち出力トランジスタＭ０のゲート電圧が上昇し、出力トランジスタＭ０のオン抵抗が増大して出力電圧Ｖｏｕｔが低下する。
【００２５】
バックゲート電圧制御回路２２は、比較器２３、第３の基準電圧発生回路（ＢＧＲＣ）２４、インバータ２５、及びスイッチＳＷ１、ＳＷ２を有する。バックゲート電圧制御回路２２は、第２の定電圧回路１５（降圧回路２０）の出力電圧Ｖｏｕｔに応じて、出力トランジスタＭ０のバックゲートに印加する電圧ＢＧを制御する。
【００２６】
比較器２３は、出力電圧Ｖｏｕｔ及び第３の基準電圧ＶｒｅｆＣが入力され、出力電圧Ｖｏｕｔと第３の基準電圧ＶｒｅｆＣとの比較結果に応じた出力信号を出力する。すなわち、比較器２３は、出力電圧Ｖｏｕｔが第３の基準電圧ＶｒｅｆＣより大きいか否かを判定する。比較器２３は、出力電圧Ｖｏｕｔが第３の基準電圧ＶｒｅｆＣより高い場合には出力信号をハイレベル（電圧ＶＤＤ）にし、出力電圧Ｖｏｕｔが第３の基準電圧ＶｒｅｆＣより低い場合には出力信号をローレベル（ＧＮＤ、０Ｖ）にする。
【００２７】
第３の基準電圧ＶｒｅｆＣは、第３の基準電圧発生回路２４から供給される一定の電圧である。第３の基準電圧発生回路２４は、一定の第３の基準電圧ＶｒｅｆＣを生成し出力する。第３の基準電圧発生回路２４は、例えばバンドギャップリファレンス回路である。インバータ２５は、比較器２３から出力された信号を反転して出力する。インバータ２５の出力（比較器２３から出力された信号の反転信号）は第１の制御信号ＳＷＣ１としてスイッチＳＷ１に供給され、比較器２３の出力信号は第２の制御信号ＳＷＣ２としてスイッチＳＷ２に供給される。
【００２８】
スイッチＳＷ１、ＳＷ２は、出力トランジスタＭ０のバックゲートに印加する電圧ＢＧを切り替えるためのスイッチである。スイッチＳＷ１は、電圧ＶＤＥが供給される信号線と出力トランジスタＭ０のバックゲートとの間に設けられ、第１の制御信号ＳＷＣ１によってオン／オフ制御される。スイッチＳＷ２は、電圧ＶＤＤが供給される信号線と出力トランジスタＭ０のバックゲートとの間に設けられ、第２の制御信号ＳＷＣ２によってオン／オフ制御される。ここで、第１の制御信号ＳＷＣ１及び第２の制御信号ＳＷＣ２は、一方がハイレベルであるときに他方がローレベルであるので、スイッチＳＷ１及びＳＷ２は、一方がオン状態（導通状態）となり他方がオフ状態（非導通状態）となるように制御される。
【００２９】
本実施形態では、スイッチＳＷ１、ＳＷ２は、それぞれＰチャネルトランジスタで構成されている。比較器２３の出力信号がローレベル、すなわち第１の制御信号ＳＷＣ１がハイレベルであり第２の制御信号ＳＷＣ２がローレベルである場合には、スイッチＳＷ２がオン状態となり、出力トランジスタＭ０のバックゲートには電圧ＶＤＤが印加される。一方、比較器２３の出力信号がハイレベル、すなわち第１の制御信号ＳＷＣ１がローレベルであり第２の制御信号ＳＷＣ２がハイレベルである場合には、スイッチＳＷ１がオン状態となり、出力トランジスタＭ０のバックゲートには電圧ＶＤＥが印加される。
【００３０】
図３は、図２に示した定電圧回路１５の出力電圧Ｖｏｕｔの立ち上げ時における動作例を示す図である。図３に示すように、電源ＶＤＤを立ち上げると、電圧ＶＤＥが立ち上がるとともに第２の定電圧回路１５が動作して、出力電圧Ｖｏｕｔが０Ｖから目標電圧まで立ち上がる。
【００３１】
出力電圧Ｖｏｕｔの立ち上がり始め（時刻Ｔ１〜Ｔ２〜Ｔ３）では、出力電圧Ｖｏｕｔが第３の基準電圧ＶｒｅｆＣよりも低いので、比較器２３の出力信号はローレベルとなり、そのため、第１の制御信号ＳＷＣ１がハイレベル、第２の制御信号ＳＷＣ２がローレベルとなる。したがって、スイッチＳＷ１はオフ、スイッチＳＷ２はオンとなり、出力トランジスタＭ０のバックゲートに印加される電圧ＢＧは、ソースに印加される電圧ＶＤＥよりも高い電圧ＶＤＤとなる。
【００３２】
これにより、出力電圧Ｖｏｕｔの立ち上げ時において、出力電圧Ｖｏｕｔが第３の基準電圧ＶｒｅｆＣよりも低いときには、出力トランジスタＭ０のしきい値電圧が高くなりオン抵抗が高くなるため、出力トランジスタＭ０のバックゲートが自身のソース電源に接続されている状態よりも立ち上げ速度が遅くなる。
【００３３】
そして、出力電圧Ｖｏｕｔが第３の基準電圧ＶｒｅｆＣよりも高くなる（時刻Ｔ３）と、比較器２３の出力信号はハイレベルとなり、そのため、第１の制御信号ＳＷＣ１がローレベル、第２の制御信号ＳＷＣ２がハイレベルとなる。したがって、スイッチＳＷ１はオン、スイッチＳＷ２はオフとなり、出力トランジスタＭ０のバックゲートに印加される電圧ＢＧは、ソースに印加される電圧と同じ電圧ＶＤＥとなる。これにより、前述した状態（時刻Ｔ３以前の状態）より、出力トランジスタＭ０のしきい値電圧が低くなり、出力トランジスタＭ０のオン抵抗は低くなる。
【００３４】
このように、出力電圧Ｖｏｕｔの立ち上げ時において、出力電圧Ｖｏｕｔが第３の基準電圧ＶｒｅｆＣよりも低いときには、出力電圧Ｖｏｕｔを緩やかに変化させ、突入電流を緩和することができる。また、出力電圧Ｖｏｕｔが第３の基準電圧ＶｒｅｆＣより高くなると、出力トランジスタＭ０のバックゲートに印加する電圧ＢＧを、電圧ＶＤＤから電圧ＶＤＥに切り替えることで、第２の定電圧回路１５の通常動作に影響を与えないようにしている。なお、第３の基準電圧ＶｒｅｆＣは、出力電圧Ｖｏｕｔに近い電圧であることが好ましく、例えば出力電圧Ｖｏｕｔの９０％程度の電圧とすれば良い。
【００３５】
本実施形態によれば、出力電圧Ｖｏｕｔの立ち上げ時において、出力電圧Ｖｏｕｔに応じて出力トランジスタＭ０のバックゲートに印加する電圧を切り替える。出力電圧Ｖｏｕｔが第３の基準電圧ＶｒｅｆＣより低い場合には、出力トランジスタＭ０のバックゲート電圧として、ソース電圧（電圧ＶＤＥ）よりも高い電圧ＶＤＤを印加し、出力電圧Ｖｏｕｔが第３の基準電圧ＶｒｅｆＣより高い場合には、出力トランジスタＭ０のバックゲート電圧として、ソース電圧（電圧ＶＤＥ）と同じ電圧ＶＤＥを印加する。このように、出力トランジスタＭ０のバックゲートに印加する電圧を制御し、出力トランジスタＭ０のしきい値電圧を制御することで出力トランジスタＭ０のオン抵抗を制御する。
【００３６】
これにより、ＲＣ回路等の時定数回路を用いなくとも、出力電圧Ｖｏｕｔの立ち上げ時に、出力トランジスタＭ０のオン抵抗を高くして出力電圧Ｖｏｕｔを徐々に上昇させることができ、回路面積の増大を抑制し、突入電流を緩和することができる。また、トランジスタを用いた回路で実現することができるため、ＲＣ回路を用いた場合と比べて、微細化による面積縮小に有利な効果が得られる。なお、出力トランジスタが基板バイアス効果の強いトランジスタであれば、出力電圧Ｖｏｕｔの立ち上げ時の突入電流の抑制においてより高い効果が得られる。
【００３７】
また、例えば図４に示すような第２の定電圧回路１５を適用することで、出力電圧Ｖｏｕｔの立ち上げ時に、出力電圧Ｖｏｕｔの立ち上げ速度をさらに遅くすることが可能である。図４は、第２の定電圧回路１５の他の構成例を示す図である。図４において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
【００３８】
図４に示す第２の定電圧回路１５は、入力電圧ＶＤＥの入力端子と出力トランジスタＭ０（詳細には出力トランジスタＭ０のソース）との間に抵抗制御回路３１を有する。抵抗制御回路３１は、スイッチＳＷ３及び抵抗Ｒ１３を有し、入力電圧ＶＤＥの入力端子と出力トランジスタＭ０との間にスイッチＳＷ３と抵抗Ｒ１３とが並列に接続されている。そして、出力電圧Ｖｏｕｔの立ち上げ時には、抵抗Ｒ１３が電流経路となるようにスイッチＳＷ３をオフにし、電流経路におけるオン抵抗Ｒｏｕｔをより大きくみせて出力電圧Ｖｏｕｔの立ち上げ速度を遅くする。出力電圧Ｖｏｕｔの立ち上げ後は、スイッチＳＷ３をオンにして、電流経路において抵抗Ｒ１３の影響が見えないようにする。
【００３９】
図４に示した第２の定電圧回路１５を適用することで、図２に示した第２の定電圧回路１５では、図５（Ａ）に示すように時刻Ｔ１１〜時刻Ｔ１３となる立ち上げ期間が、図５（Ｂ）に示すように時刻Ｔ１１〜時刻Ｔ１４となって長くなる。したがって、出力電圧Ｖｏｕｔの変化もより緩やかとなり、立ち上げ時の突入電流もより緩和することができる。
【００４０】
なお、前述した実施形態では、電源回路１１に第１の定電圧回路１３を設けて、入力電圧ＶＤＤから電圧ＶＤＥを生成し出力するようにしているが、内部で生成せずに電圧ＶＤＥを電源回路１１の外部から入力するようにしても良い。また、比較器２３では、出力電圧Ｖｏｕｔと第３の基準電圧ＶｒｅｆＣとを比較するようにしているが、出力電圧Ｖｏｕｔを抵抗分圧等して得られた電圧とそれに応じて設定した第３の基準電圧ＶｒｅｆＣとを比較するようにしても良い。
【００４１】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００４２】
１０  半導体装置
１１  電源回路
１２  処理回路
１３  第１の定電圧回路
１４  第１の基準電圧発生回路
１５  第２の定電圧回路
１６  第２の基準電圧発生回路
２０  降圧回路
２１  誤差増幅器
２２  バックゲート電圧制御回路
２３  比較器
２４  第３の基準電圧発生回路
２５  インバータ
Ｍ０  出力トランジスタ
Ｒ１１、Ｒ１２、Ｒ１３  抵抗
ＳＷ１、ＳＷ２、ＳＷ３  スイッチ
【図１】
2016200964.tif 000003
【図２】
2016200964.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2016200964.tif 000008
【図７】
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