(57)【要約】【課題】低オン抵抗を図りつつ、絶縁耐圧を向上させることが可能な構造の半導体装置を提供する。【解決手段】下段側の第２ゲート絶縁膜８ｂを上段側の第１ゲート絶縁膜８ａよりも誘電率の高い絶縁材料によって構成することで電界集中を緩和する。すなわち、誘電率の高い絶縁材料によって第２ゲート絶縁膜８ｂを構成すると、誘電率の低い絶縁材料で構成する場合と比較して、第２ゲート絶縁膜８ｂ内への高電圧の入り込みを抑制できる。これにより、上段側の第１ゲート絶縁膜８ａへの電界の入り込みが抑制され、第１ゲート絶縁膜８ａ内における等電位線の間隔が広がって、第１ゲート絶縁膜８ａ内での電界集中が緩和される。したがって、第１ゲート電極９ａとドレインとの間の絶縁を図るべき第１ゲート絶縁膜８ａの絶縁破壊を抑制することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１または第２導電型半導体にて構成されたドレイン領域（１）と、
前記ドレイン領域の上に形成され、前記ドレイン領域よりも低不純物濃度の第１導電型半導体で構成されたドリフト層（２）と、
前記ドリフト層の上に形成され、第２導電型半導体で構成されたベース領域（４）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高濃度の第１導電型半導体で構成されたソース領域（５）と、
前記ベース領域の上層部に形成され、前記ベース層よりも高濃度とされた第２導電型半導体で構成されたコンタクト領域（６）と、
前記ソース領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（７）内における上段側に形成され、前記トレンチの入口から前記ベース領域よりも深くまで形成された第１ゲート絶縁膜（８ａ）と該第１ゲート絶縁膜上に形成された第１ゲート電極（９ａ）とを有する上段側ゲート構造、および、前記トレンチ内における下段側に形成され、前記第１ゲート絶縁膜よりも深い位置において前記トレンチの内壁面上に形成されると共に前記第１ゲート絶縁膜よりも高い誘電率の絶縁材料で構成された第２ゲート絶縁膜（８ｂ）と該第２ゲート絶縁膜上に形成された第２ゲート電極（９ｂ）とを有する下段側ゲート構造を含むトレンチゲート構造と、
前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１０）と、
前記ドレイン領域の裏面側に形成されたドレイン電極（１２）と、を備えていることを特徴とする半導体装置。
【請求項２】
前記第１ゲート絶縁膜はシリコン酸化膜によって構成されており、
前記第２ゲート絶縁膜はシリコン酸化膜よりも誘電率の高い絶縁材料によって構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか１つによって構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか２つ以上の混合材料によって構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第２ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか２つ以上の積層によって構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記ベース領域よりも下方に位置する前記ドリフト層内において、前記上段側ゲート構造よりも深くまで形成され、前記ベース領域よりも第２導電型の不純物濃度が高濃度とされた第２導電型のディープ層（３）を有していることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。
【請求項７】
前記トレンチの底部における前記ドリフト層内において、前記ベース領域よりも第２導電型の不純物濃度が高濃度とされた第２導電型のボトム層（２０）を有していることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
請求項１ないし７のいずれか１つに記載の半導体装置を構成する半導体が炭化珪素によって構成されていることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する半導体装置に関し、特に、炭化珪素（以下、ＳｉＣという）にて構成される半導体装置に適用されて好適である。
【背景技術】
【０００２】
従来より、大電流が流せるようにチャネル密度を高くした構造としてトレンチゲート構造を有する半導体装置が知られている。このトレンチゲート構造において、ゲート電極の直下にもう一つのゲート電極（以下、上段側を第１ゲート電極、下段側を第２ゲート電極という）を備え、第２ゲート電極をソース電位に接続する構造がある（例えば、特許文献１参照）。このような構造とすることで、寄生容量Ｃｇｄの低減やトレンチゲート底部での電界緩和を図っている。
【０００３】
第１ゲート電極と第２ゲート電極の２段を備えたダブルゲート構造とし、ソース電位とされた第２ゲート電極によってシールド効果を得ることができることから、第１ゲート電極とドレインとの間に生じる寄生容量Ｃｇｄ（帰還容量）を低減できる。したがって、第２ゲート電極を持たないシングルゲート構造のＭＯＳＦＥＴと比較して、高速スイッチングを実現することが可能となる。また、第２ゲート電極を備えることにより、上段のゲート絶縁膜中への高電圧の入り込みが抑制される。したがって、上段のトレンチゲート底部での電界集中が緩和され、耐圧向上を図ることが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１９９１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ダブルゲート構造のＭＯＳＦＥＴにおいて低オン抵抗を図るべくドリフト層を高濃度にすると、ダブルゲート構造の底部に大きな電界が掛かり、ゲート絶縁膜の絶縁破壊が生じることが懸念される。特に、ＳｉＣによってダブルゲート構造を有する半導体装置を構成する場合、Ｓｉによって構成する場合よりも大きな電界がダブルゲート構造の底部に掛かり、ゲート絶縁膜の絶縁破壊の問題がさらに発生し得る。オン抵抗の低減とゲート絶縁膜にかかる電界強度との関係はトレードオフの関係があるため、低オン抵抗を図りつつ、絶縁耐圧の向上を図ることが困難であるが、これらの両立が図れる構造が望まれている。
【０００６】
本発明は上記点に鑑みて、低オン抵抗を図りつつ、絶縁耐圧を向上させることが可能な構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、第１または第２導電型半導体にて構成されたドレイン領域（１）と、ドレイン領域の上に形成され、ドレイン領域よりも低不純物濃度の第１導電型半導体で構成されたドリフト層（２）と、ドリフト層の上に形成され、第２導電型半導体で構成されたベース領域（４）と、ベース領域の上層部に形成され、ドリフト層よりも高濃度の第１導電型半導体で構成されたソース領域（５）と、ベース領域の上層部に形成され、ベース層よりも高濃度とされた第２導電型半導体で構成されたコンタクト領域（６）と、ソース領域の表面からベース領域よりも深くまで形成されたトレンチ（７）内における上段側に形成され、トレンチの入口からベース領域よりも深くまで形成された第１ゲート絶縁膜（８ａ）と該第１ゲート絶縁膜上に形成された第１ゲート電極（９ａ）とを有する上段側ゲート構造、および、トレンチ内における下段側に形成され、第１ゲート絶縁膜よりも深い位置においてトレンチの内壁面上に形成されると共に第１ゲート絶縁膜よりも高い誘電率の絶縁材料で構成された第２ゲート絶縁膜（８ｂ）と該第２ゲート絶縁膜上に形成された第２ゲート電極（９ｂ）とを有する下段側ゲート構造を含むトレンチゲート構造と、ソース領域およびコンタクト領域に電気的に接続されたソース電極（１０）と、ドレイン領域の裏面側に形成されたドレイン電極（１２）と、を備えていることを特徴としている。
【０００８】
このように、下段側の第２ゲート絶縁膜を上段側の第１ゲート絶縁膜よりも誘電率の高い絶縁材料によって構成していることから、電界集中を緩和できる。すなわち、誘電率の高い絶縁材料によって第２ゲート絶縁膜を構成すると、誘電率の低い絶縁材料で構成する場合と比較して、第２ゲート絶縁膜内への高電圧の入り込みを抑制できる。これにより、上段側の第１ゲート絶縁膜への電界の入り込みが抑制され、第１ゲート絶縁膜内における等電位線の間隔が広がって、第１ゲート絶縁膜内での電界集中が緩和される。これにより、第１ゲート電極とドレインとの間の絶縁を図るべき第１ゲート絶縁膜の絶縁破壊を抑制することが可能となる。
【０００９】
そして、このように第１ゲート絶縁膜の絶縁破壊を抑制できることから、低オン抵抗を図るためにドリフト層の不純物濃度を高くして内部抵抗の低減を図ることが可能となる。よって、低オン抵抗を図りつつ、絶縁耐圧を向上させることが可能な構造の半導体装置にできる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。
【図２】本発明の第２実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。
【図３】本発明の第３実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
本発明の第１実施形態について説明する。ここでは、半導体装置をＳｉＣによって形成したＳｉＣ半導体装置を例に挙げて説明するが、Ｓｉなどの他の半導体材料によって半導体装置を構成しても良い。
【００１４】
まず、本実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置について、図１を参照して説明する。なお、図１では、縦型ＭＯＳＦＥＴの１セル分しか記載していないが、図１に示す縦型ＭＯＳＦＥＴと同様の構造のものが複数セル隣り合うように配置されている。ここでいう１セルとは、後述するｐ+型コンタクト領域６の中心からトレンチゲート構造を挟んで隣に位置するｐ+型コンタクト領域６の中心までのことを意味している。
【００１５】
図１に示すように、ｎ型不純物（リンもしくは窒素など）が高濃度、例えば１×１０19〜１×１０20ｃｍ-3の不純物濃度でドープされた厚さ３００μｍ程度のＳｉＣ単結晶からなるｎ+型半導体基板１を用いてＳｉＣ半導体装置を形成している。このｎ+型半導体基板１の上に、ｎ型不純物が例えば１×１０15〜１×１０16ｃｍ-3の不純物濃度でドープされた厚さが５〜１５μｍ程度のＳｉＣからなるｎ型ドリフト層２が形成されている。
【００１６】
また、ｎ型ドリフト層２の表面上に、ＳｉＣからなるｐ型ベース領域４が形成されている。ｐ型ベース領域４は、縦型ＭＯＳＦＥＴのチャネル領域を構成する層であり、後述するトレンチゲート構造を構成するトレンチ７の両側において、トレンチ７の側面に接するように形成されている。ｐ型ベース領域４は、ｐ型不純物が例えば１×１０15〜１×１０18ｃｍ-3の不純物濃度でドープされ、厚さが０．７〜１．８μｍ程度で構成されている。
【００１７】
ｐ型ベース領域４の表層部のうちのトレンチ７側には、トレンチゲート構造に接するようにｎ型不純物が高濃度にドープされたｎ+型ソース領域５が形成されている。本実施形態の場合、例えばｎ+型ソース領域５をｐ型ベース領域４へのイオン注入などによって形成しており、不純物濃度が１×１０21ｃｍ-3程度、厚さが０．３μｍ程度で形成している。また、ｐ型ベース領域４の表層部のうちｎ+型ソース領域５を挟んでトレンチ７と反対側には、ｐ型不純物が高濃度にドープされたｐ+型コンタクト領域６が形成されている。本実施形態の場合、例えばｐ+型コンタクト領域６をｐ型ベース領域４へのイオン注入などによって形成しており、不純物濃度が１×１０21ｃｍ-3程度、厚さが０．３μｍ程度で形成している。
【００１８】
さらに、ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型ドリフト層２に達し、かつ、底部がｎ+型半導体基板１の表面から所定距離離れる深さとされたトレンチ７が形成されている。このため、トレンチ７の側面と接するようにｐ型ベース領域４およびｎ+型ソース領域５が配置された状態になっている。
【００１９】
そして、このトレンチ７内にダブルゲート構造が構成されている。具体的には、トレンチ７内において、トレンチ７の入口側となる上段側に、第１ゲート絶縁膜８ａと第１ゲート電極９ａを有する上段側ゲート構造が備えられ、その下段側に、第２ゲート絶縁膜８ｂと第２ゲート電極９ｂを有する下段側ゲート構造が備えられている。
【００２０】
上段側ゲート構造に備えられる第１ゲート絶縁膜８ａは、例えばシリコン酸化膜（ＳｉＯ2）などの比較的誘電率の小さな絶縁膜によって構成されており、例えば５０〜１００ｎｍ程度の膜厚とされている。第１ゲート電極９ａは、トレンチ７の表面からｐ型ベース領域４の底部よりも深い位置まで形成されている。第１ゲート電極９ａは、不純物がドープされたＰｏｌｙ−Ｓｉにて構成されており、図示しないゲート配線に接続されることでゲート電圧が印加可能とされている。これにより、ゲート電圧印加時には、ｐ型ベース領域４のうちトレンチ７の側面、つまり第１ゲート電極９ａと対向する部分の全域にチャネルが形成可能とされている。第１ゲート絶縁膜８ａおよび第１ゲート電極９ａの全体を含めた上段側ゲート構造の深さについては、第１ゲート電極９ａの底部がｐ型ベース領域４の底部よりも深い位置となっていれば良く、例えば０．８〜２μｍの深さに設定してある。
【００２１】
下段側ゲート構造に備えられる第２ゲート絶縁膜８ｂは、第１ゲート絶縁膜８ａよりも高い誘電率の絶縁膜によって構成されている。例えば、第２ゲート絶縁膜８ｂは、酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物（例えば、酸化ランタン、酸化セリウム、酸化イットリウム）のいずれか１つ、もしくはいずれか２つ以上の混合、もしくはいずれか２つ以上の積層によって形成されている。第２ゲート絶縁膜８ｂの膜厚については任意であるが、好ましくは第１ゲート絶縁膜８ａ以上の膜厚とされていると良く、本実施形態では例えば５０〜１００ｎｍ程度の膜厚とされている。第２ゲート電極９ｂは、トレンチ７のうち上段側ゲート構造の底部からｎ+型半導体基板１よりも浅い位置、つまりｎ型ドリフト層２の厚み内に形成されている。第２ゲート電極９ｂは、図１とは別断面において後述するソース電極１０に接続されてソース電位とされる。第２ゲート電極９ｂは、不純物がドープされたＰｏｌｙ−Ｓｉにて構成されている。第２ゲート絶縁膜８ｂおよび第２ゲート電極９ｂの全体を含めた下段側ゲート構造の深さについては、下段ゲート構造がｎ型ドリフト層２の厚み内に形成されていれば任意であるが、例えば上段側ゲート構造の底部より０．８〜２μｍの深さに設定してある。
【００２２】
このような構造により、トレンチ７内において上段側ゲート構造および下段側ゲート構造のダブルゲート構造が形成されたトレンチゲート構造が構成されている。
【００２３】
なお、図１では示されていないが、トレンチゲート構造は、例えば紙面垂直方向を長手方向とした短冊状とされており、複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられた構造とされている。
【００２４】
また、ｎ+型ソース領域５およびｐ+型コンタクト領域６の表面には、ソース電極１０が形成されている。ソース電極１０は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。具体的には、ｎ+型ソース領域５に接続される部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、ｐ+型コンタクト領域６を介してｐ型ベース領域４に接続される部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１０は、層間絶縁膜１１を介して、第１ゲート電極９ａに電気的に接続される図示しないゲート配線と電気的に分離されている。そして、層間絶縁膜１１に形成されたコンタクトホールを通じて、ソース電極１０はｎ+型ソース領域５およびｐ+型コンタクト領域６と電気的に接触させられている。
【００２５】
さらに、ｎ+型半導体基板１の裏面側にはｎ+型半導体基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
【００２６】
このように構成された縦型ＭＯＳＦＥＴは、第１ゲート電極９ａに対してゲート電圧を印加すると、ｐ型ベース領域４のうちトレンチ７の側面に接する部分が反転型チャネルとなり、ソース電極１０とドレイン電極１２との間に電流を流す。
【００２７】
一方、ゲート電圧を印加しない場合はドレイン電圧として高電圧（例えば１２００Ｖ）が印加される。シリコンデバイスの１０倍近い電界破壊強度を有するＳｉＣでは、この電圧の影響によりトレンチゲート構造にもシリコンデバイスの１０倍近い電界がかかり、電界集中が発生し得る。
【００２８】
しかしながら、本実施形態では、下段側の第２ゲート絶縁膜８ｂを上段側の第１ゲート絶縁膜８ａよりも誘電率の高い絶縁材料によって構成していることから、電界集中を緩和できる。すなわち、誘電率の高い絶縁材料によって第２ゲート絶縁膜８ｂを構成すると、誘電率の低い絶縁材料で構成する場合と比較して、第２ゲート絶縁膜８ｂ内への高電圧の入り込みを抑制できる。これにより、上段側の第１ゲート絶縁膜８ａへの電界の入り込みが抑制され、第１ゲート絶縁膜８ａ内における等電位線の間隔が広がって、第１ゲート絶縁膜８ａ内での電界集中が緩和される。したがって、第１ゲート電極９ａとドレインとの間の絶縁を図るべき第１ゲート絶縁膜８ａの絶縁破壊を抑制することが可能となる。
【００２９】
ここで、誘電率の高い膜で構成する第２ゲート絶縁膜８ｂと同様、第１ゲート絶縁膜８ａについても誘電率の高い膜で構成することも考えられる。しかしながら、誘電率の高い膜で第１ゲート絶縁膜８ａを構成する場合、誘電率の低い膜で形成する場合と同じ酸化膜容量を得るためには、誘電率の低い膜で形成する場合と比較して膜厚が厚くなる。
【００３０】
例えば、第１ゲート絶縁膜８ａを構成する絶縁材料の一例としたシリコン酸化膜の比誘電率は４である。また、第２ゲート絶縁膜８ｂを構成する絶縁材料の一例とした酸化アルミニウムの比誘電率は約８、酸化ハフニウムの比誘電率は約１６、酸化ランタンの比誘電率は約２０、酸化セリウムの比誘電率は約２０である。第１ゲート絶縁膜８ａを第２ゲート絶縁膜８ｂと同じ材料で構成する場合、その誘電率の比に対応する厚み分、第１ゲート絶縁膜８ａの膜厚を厚くする必要がある。例えば、第１ゲート絶縁膜８ａをラタニアで構成する場合、シリコン酸化膜で構成する場合の５倍の膜厚が必要になる。このように第１ゲート絶縁膜８ａの膜厚が厚くなると、素子を微細化することができなくなることから、第１ゲート絶縁膜８ａの膜厚はできるだけ薄い方が好ましい。
【００３１】
これに対して、本実施形態では、第１ゲート絶縁膜８ａを構成する絶縁材料を第２ゲート絶縁膜８ｂを構成する絶縁材料よりも誘電率の低いものとしている。このため、第１ゲート絶縁膜８ａの膜厚を第２ゲート絶縁膜８ｂと同じ材料で構成する場合と比較して薄くすることが可能となる。したがって、素子の微細化を図ることが可能となる。
【００３２】
このように、第２ゲート絶縁膜８ｂを第１ゲート絶縁膜８ａよりも誘電率の高い絶縁材料で構成している。これにより、第１ゲート絶縁膜８ａ内での電界集中を緩和でき、第１ゲート絶縁膜８ａの絶縁破壊を抑制することが可能となる。そして、このように第１ゲート絶縁膜８ａの絶縁破壊を抑制できることから、低オン抵抗を図るためにｎ型ドリフト層２の不純物濃度を高くして内部抵抗の低減を図ることが可能となる。よって、低オン抵抗を図りつつ、絶縁耐圧を向上させることが可能な構造のＳｉＣ半導体装置にできる。
【００３３】
また、第２ゲート絶縁膜８ｂの膜厚については任意である。これは、トレンチゲート構造において、絶縁破壊から保護したいのは第１ゲート絶縁膜８ａの方で、第２ゲート絶縁膜８ｂについては保護対象ではないためである。ただし、第２ゲート絶縁膜８ｂの膜厚が薄すぎると、第２ゲート電極９ｂとドレインとの間に構成される容量が大きくなることで縦型ＭＯＳＦＥＴのスイッチング速度を遅くする可能性がある。このため、好ましくは第２ゲート絶縁膜８ｂの膜厚を第１ゲート絶縁膜８ａの膜厚以上に設定するのが良い。
【００３４】
なお、本実施形態のＳｉＣ半導体装置の製造方法については、基本的には従来と同様であるが、トレンチゲート構造の形成工程についてのみ、従来から変更する。例えば、エッチングによってトレンチ７を形成したのち、トレンチ７の内壁面を覆うようにＣＶＤ（chemical vapor deposition）またはＡＬＤ（atomic layer deposition）等によって第２ゲート絶縁膜８ｂを形成する。さらに、第２ゲート絶縁膜８ｂの表面に第２ゲート電極９ｂを形成する。その後、エッチバックによって、トレンチ７のうちのｐ型ベース領域４よりも深い位置まで第２ゲート電極９ｂおよび第２ゲート絶縁膜８ｂの不要部分を除去する。これにより、下段側ゲート構造が形成される。続いて、トレンチ７の側壁面および下段側ゲート構造の上面を覆うように、ＣＶＤまたはＡＬＤ等によって第１ゲート絶縁膜８ａを形成し、さらに第１ゲート絶縁膜８ａの表面に第１ゲート電極９ａを形成する。その後、エッチバックによって、トレンチ７の外部における第１ゲート電極９ａおよび第１ゲート絶縁膜８ａの不要部分を除去する。これにより、上段側ゲート構造が形成され、ダブルゲート構造のトレンチゲート構造が形成される。このような製造方法によってトレンチゲート構造を形成すれば、後の工程については従来と同様の方法によって本実施形態にかかるＳｉＣ半導体装置を製造することができる。
【００３５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して更に高耐圧化できる構造としたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３６】
図２に示すように、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造の両側において、トレンチ７から所定距離離れるようにｐ型ディープ層３が形成されている。本実施形態の場合、ｐ型ディープ層３は、トレンチ７と平行に、つまり図２の紙面垂直方向を長手方向とした短冊状とされ、複数本のｐ型ディープ層３がストライプ状に並べられ、各ｐ型ディープ層３の間にトレンチ７が配置されたレイアウトとされている。具体的には、トレンチ７が形成される位置の両側において、ｎ型ドリフト層２には部分的に凹まされた凹部（第１凹部）２ａが形成されており、この凹部２ａ内にｐ型不純物がドープされたｐ型層が埋め込まれることによってｐ型ディープ層３が形成されている。ｐ型ディープ層３は、ｐ型ベース領域４よりもｐ型不純物濃度が高濃度とされており、例えば１×１０17〜１×１０19ｃｍ-3程度とされている。
【００３７】
このように、本実施形態にかかるＳｉＣ半導体装置では、ｐ型ディープ層３を備えた構造としている。このため、ｐ型ディープ層３とｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧が第２ゲート絶縁膜８ｂに入り込み難くなる。
【００３８】
したがって、第１ゲート絶縁膜８ａへは更に高電圧が入り込み難くなり、第１ゲート絶縁膜８ａ内での電界集中、特に第１ゲート絶縁膜８ａのうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、より第１ゲート絶縁膜８ａの絶縁破壊が抑制され、高耐圧のＳｉＣ半導体装置となる。
【００３９】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対して更に高耐圧化できる構造としたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４０】
図３に示すように、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造の底部におけるｎ型ドリフト層２の表層部に、ｐ型ボトム層２０が形成されている。本実施形態の場合、ｐ型ボトム層２０は、トレンチ７の底部の全域、つまり図３の紙面垂直方向を長手方向とした短冊状に形成されている。例えば、ｐ型ボトム層２０は、トレンチ７を形成したのち、トレンチ７以外の部分をマスクで覆った状態でｐ型不純物をイオン注入することで形成される。ｐ型ボトム層２０は、ｐ型ベース領域４よりもｐ型不純物濃度が高濃度とされており、例えば１×１０17〜１×１０19ｃｍ-3程度とされている。
【００４１】
このように、本実施形態にかかるＳｉＣ半導体装置では、ｐ型ボトム層２０を備えた構造としている。このため、ｐ型ボトム層２０とｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧が第２ゲート絶縁膜８ｂに入り込み難くなる。
【００４２】
したがって、第１ゲート絶縁膜８ａへは更に高電圧が入り込み難くなり、第１ゲート絶縁膜８ａ内での電界集中、特に第１ゲート絶縁膜８ａのうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、より第１ゲート絶縁膜８ａの絶縁破壊が抑制され、高耐圧のＳｉＣ半導体装置となる。
【００４３】
なお、本実施形態のようなトレンチ７の底部に形成されるｐ型ボトム層２０をイオン注入によって形成する場合、トレンチ７の側面が基板に対して垂直もしくはトレンチ７の底部の方が入口側よりも幅広となることで側面が逆テーパ状とされるのが好ましい。これは、トレンチ７の側面が傾斜していると、その側面にもイオン注入が行われることになり、縦型ＭＯＳＦＥＴの素子特性を変動させる可能性があるためである。
【００４４】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００４５】
例えば、第２実施形態で説明したｐ型ディープ層３のレイアウトは一例であり、トレンチ７に対して平行に形成されている場合に限らず、トレンチ７と交差するように形成されていたり、ドット状や網目状に形成されていても良い。また、トレンチ７についてもストライプ状に限らず、ドット状とされていたり、網目状とされていても良い。
【００４６】
また、第２実施形態で説明したｐ型ディープ層３と第３実施形態で説明したｐ型ボトム層２０の両方を備えた構造としても良い。
【００４７】
また、上記実施形態では、ＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉなどの他の半導体材料によって半導体装置を構成しても良い。上記各実施形態で説明したＳｉＣ半導体装置の場合、ドレイン領域を構成するｎ+型半導体基板１の上にｎ型ドリフト層２を成膜するようにしている。これに対して、ｎ型ドリフト層２をｎ型基板で構成し、ｎ型基板の裏面側にｎ型不純物イオン注入を行うことなどにより、ｎ+型層にて構成されるドレイン領域が形成されるようにしても良い。
【００４８】
また、上記第２実施形態では、ｐ型ディープ層３をトレンチ７よりも深くまで形成しているが、少なくとも上段側ゲート構造よりも深くまで形成されていれば良い。すなわち、ｐ型ディープ層３にて絶縁破壊から保護するのは第１ゲート絶縁膜８ａであることから、第１ゲート絶縁膜８ａ内での電界緩和が図れれば良い。したがって、少なくともｐ型ディープ層３を上段側ゲート構造よりも深くすることで、第１ゲート絶縁膜８ａ内での電界緩和の効果を得ることができる。
【００４９】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【符号の説明】
【００５０】
１          ｎ+型半導体基板
２          ｎ型ドリフト層
３          ｐ型ディープ層
４          ｐ型ベース領域
５          ｎ+型ソース領域
７          トレンチ
８ａ、８ｂ  第１、第２ゲート絶縁膜
９ａ、９ｂ  第１、第２ゲート電極
１０        ソース電極
１２        ドレイン電極
【図１】
2016181618.tif 000003
【図２】
2016181618.tif 000004
【図３】
2016181618.tif 000005