(57)【要約】【課題】光電変換素子からフローティングディフュージョンへの信号電荷の転送特性を向上させることができる固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】固体撮像装置は、半導体層と、光電変換素子と、フローティングディフュージョンと、複数のトレンチゲートと、半導体領域とを備える。光電変換素子は、半導体層に設けられる。フローティングディフュージョンは、半導体層における一方の表面側の浅い位置に設けられる。複数のトレンチゲートは、フローティングディフュージョンにそれぞれ隣設され、光電変換素子へ向けて半導体層の深さ方向へ延伸する。半導体領域は、トレンチゲートの間にフローティングディフュージョンに面して設けられる。【選択図】図５
2016136584.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に設けられる光電変換素子と、
前記半導体層における一方の表面側の浅い位置に設けられるフローティングディフュージョンと、
前記フローティングディフュージョンにそれぞれ隣設され、前記光電変換素子へ向けて前記半導体層の深さ方向へ延伸する複数のトレンチゲートと、
前記トレンチゲートの間に前記フローティングディフュージョンに面して設けられる半導体領域と
を備えることを特徴とする固体撮像装置。
【請求項２】
前記半導体領域は、
前記フローティングディフュージョンとは逆導電型である
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記複数のトレンチゲートは、
略円柱状である
ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記複数のトレンチゲートは、
板状であり、主面同士が対向する
ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項５】
半導体層に光電変換素子を形成する工程と、
前記半導体層における一方の表面側の浅い位置にフローティングディフュージョンを形成する工程と、
前記フローティングディフュージョンの隣に、前記光電変換素子へ向けて前記半導体層の深さ方向へ延伸する複数のトレンチを形成する工程と、
前記複数のトレンチの間に半導体領域を形成する工程と、
前記トレンチへ導電性部材を埋め込んでトレンチゲートを形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置は、半導体層に設けられて入射光を信号電荷へ光電変換する光電変換素子と、光電変換素子から転送される信号電荷を一時的に保持するフローティングディフュージョンとを備える。
【０００３】
かかる固体撮像装置として、半導体層におけるフローティングディフュージョンよりも深い位置に設けられる光電変換素子と、フローティングディフュージョンに隣設され、光電変換素子へ向けて延伸する１本のトレンチゲートとを備えるものがある。
【０００４】
１本のトレンチゲートを備える固体撮像装置は、トレンチゲートに所定の転送電圧を印加することによって、トレンチゲートにおけるフローティングディフュージョン側の側面にチャネルを形成する。そして、固体撮像装置は、チャネルを通して光電変換素子からフローティングディフュージョンへ信号電荷を転送する。しかしながら、かかる固体撮像装置は、光電変換素子からフローティングディフュージョンへの信号電荷の転送特性が不十分であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−９８４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一つの実施形態は、光電変換素子からフローティングディフュージョンへの信号電荷の転送特性を向上させることができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一つの実施形態に係る固体撮像装置は、半導体層と、光電変換素子と、フローティングディフュージョンと、複数のトレンチゲートと、半導体領域とを備える。光電変換素子は、前記半導体層に設けられる。フローティングディフュージョンは、前記半導体層における一方の表面側の浅い位置に設けられる。複数のトレンチゲートは、前記フローティングディフュージョンにそれぞれ隣設され、前記光電変換素子へ向けて前記半導体層の深さ方向へ延伸する。半導体領域は、前記トレンチゲートの間に前記フローティングディフュージョンに面して設けられる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図である。
【図２】図２は、実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図３】図３は、実施形態に係る画素セルを受光面とは逆側から透視した説明図である。
【図４】図４は、実施形態に係る画素セルの断面および信号電荷の転送経路を示す説明図である。
【図５】図５は、実施形態に係る画素セルの断面および信号電荷の転送経路を示す説明図である。
【図６】図６は、実施形態に係る画素セルの断面および信号電荷の転送経路を示す説明図である。
【図７】図７は、実施形態に係る転送トランジスタのＯＮ／ＯＦＦ状態におけるエネルギー障壁を示す説明図である。
【図８】図８は、実施形態に係る画素セルの製造工程を示す断面説明図である。
【図９】図９は、実施形態に係る画素セルの製造工程を示す断面説明図である。
【図１０】図１０は、実施形態に係る画素セルの製造工程を示す断面説明図である。
【図１１】図１１は、実施形態に係る画素セルの製造工程を示す断面説明図である。
【図１２】図１２は、実施形態の変形例に係る画素セルを示す説明図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して、本願の開示する固体撮像装置および固体撮像装置の製造方法の実施形態を詳細に説明する。なお、以下に示す実施形態によりこの発明が限定されるものではない。
【００１０】
図１は、実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１１】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末等の電子機器に適用される。
【００１２】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理等の高画質化処理を行う。
【００１３】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１４】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作等に応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイである。
【００１５】
次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１６】
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子の入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。なお、本実施形態に係るイメージセンサ２０は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサであってもよい。
【００１７】
イメージセンサ２０は、アナログ回路中心に構成される周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング部）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備える。
【００１８】
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。
【００１９】
各光電変換素子は、例えば、第１導電型であるＰ型の半導体領域と第２導電型であるＮ型の半導体領域とのＰＮ接合によって形成されるフォトダイオードであり、入射光量に応じた信号電荷（例えば、電子）を発生させて蓄積する。
【００２０】
光電変換素子に蓄積された信号電荷は、光電変換素子毎に設けられる転送ゲートへ所定の電圧が印加された場合に、電荷転送領域を通ってフローティングディフュージョンへ転送されて保持される。
【００２１】
画素アレイ２３では、かかる転送ゲートおよび転送ゲート近傍の構成を改良することによって、フローティングディフュージョンへの暗電流の流入を抑制しつつ、光電変換素子からフローティングディフュージョンへの信号電荷の転送特性を向上させた。なお、転送ゲートおよび転送ゲート近傍の構成の詳細については、図３以降を参照して後述する。
【００２２】
タイミング制御部２５は、垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７、およびラインメモリ２８に接続されており、これら垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７、およびラインメモリ２８の動作のタイミング制御を行う。
【００２３】
垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００２４】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。
【００２５】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
【００２６】
信号処理回路２１は、デジタル回路中心に構成され、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行い、信号処理後の画素信号を画像信号として後段処理部１２へ出力する処理部である。かかる信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理等の信号処理を行う。
【００２７】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
【００２８】
次に、図３を参照し、実施形態に係る画素セルの構成について説明する。図３は、実施形態に係る画素セル３を受光面とは逆側から透視した説明図である。なお、図３には、撮像画像の１画素に対応する画素セル３を示している。
【００２９】
また、図３には、画素セル３の構成要素の配置を明確にするため、後述する多層配線層および支持基板を除去した状態を示している。以下では、画素セルにおける受光面の法線方向をｘ方向とし、ｚ方向に直交する面内で互いに垂直な２方向をｘ方向およびｙ方向として説明する。
【００３０】
図３に示すように、画素セル３は、中央に設けられる光電変換素子３０と、光電変換素子３０の側面を囲む素子分離領域４とを備える。光電変換素子３０は、半導体層の内部に設けられて−ｚ方向へ延伸する四角柱状のＰ型の半導体領域３１と、Ｐ型の半導体領域３１における隣り合う２つの側面に沿って平面視Ｌ字状に設けられるＮ型の半導体領域３２とを備える。
【００３１】
かかる光電変換素子３０は、Ｐ型の半導体領域３１と、Ｎ型の半導体領域３２とのＰＮ接合によって形成されるフォトダイオードであり、入射光量に応じた信号電荷（例えば、電子）を発生させてＮ型の半導体領域３２に蓄積する。このため、以下では、Ｎ型の半導体領域３２を電荷蓄積領域３２と記載する。
【００３２】
また、画素セル３は、フローティングディフュージョンＦＤ、転送トランジスタＴＲＳ、リセットトランジスタＲＳＴ、および増幅トランジスタＡＭＰを備える。フローティングディフュージョンＦＤは、Ｎ型の不純物がドープされた領域であり、半導体層における一方の表面側の浅い位置に設けられる。例えば、フローティングディフュージョンＦＤは、半導体層における電荷蓄積領域３２よりも浅い位置、つまり、電荷蓄積領域３２よりもｚ軸上で＋側の位置に設けられる。
【００３３】
また、画素セル３は、半導体層におけるフローティングディフュージョンＦＤと同等の深さ位置に、リセットトランジスタＲＳＴのドレインＲＳＴＤ、増幅トランジスタＡＭＰのソースＡＭＰＳ、および増幅トランジスタＡＭＰのドレインＡＭＰＤを備える。
【００３４】
リセットトランジスタＲＳＴのドレインＲＳＴＤ、増幅トランジスタＡＭＰのソースＡＭＰＳ、および増幅トランジスタＡＭＰのドレインＡＭＰＤは、いずれもＮ型の不純物がドープされた領域である。
【００３５】
転送トランジスタＴＲＳは、転送ゲートＴＲＧを備え、転送ゲートＴＲＧに所定の電圧が印加される場合に、電荷蓄積領域３２からフローティングディフュージョンＦＤへ信号電荷を転送する。
【００３６】
増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤに接続される増幅ゲートＡＭＰＧを備え、フローティングディフュージョンＦＤの電位に応じた画素信号をソースＡＭＰＳおよびドレインＡＭＰＤ間に流すことによって信号電荷を増幅する。この画素信号は、ＣＤＳ２６（図２参照）へ出力される。
【００３７】
リセットトランジスタＲＳＴは、リセットゲートＲＳＴＧを備え、リセットゲートＲＳＴＧに所定の電圧が印加される場合に、フローティングディフュージョンＦＤからドレインＲＳＴＤへ信号電荷を転送して、フローティングディフュージョンＦＤの電位をリセットする。
【００３８】
ここで、実施形態に係る転送ゲートＴＲＧは、フローティングディフュージョンＦＤにそれぞれ隣設されて、電荷蓄積領域３２へ向けて延伸する円柱状をした第１トレンチゲートＴＲＧ１と第２トレンチゲートＴＲＧ２とを備える。
【００３９】
そして、画素セル３は、第１トレンチゲートＴＲＧ１と第２トレンチゲートＴＲＧ２との間に、フローティングディフュージョンＦＤに面するＰ型のチャネル領域５を備える。Ｐ型のチャネル領域５は、Ｐ型の不純物がドープされた半導体領域である。Ｐ型のチャネル領域５は、第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２に所定の電圧が印加される場合に、信号電荷の通路となるチャネルが形成される。
【００４０】
このように、画素セル３は、転送トランジスタＴＲＳのチャネルが形成される領域に、フローティングディフュージョンＦＤとは逆導電型のＰ型のチャネル領域５を備える。これにより、画素セル３は、転送トランジスタＴＲＳの近傍で入射光とは無関係に生じる電荷が暗電流となってフローティングディフュージョンＦＤへ流入することを抑制することができる。
【００４１】
しかも、画素セル３は、Ｐ型のチャネル領域５を両側から挟む第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２を備える。これにより、画素セル３は、第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２へ所定の電圧を印加することによって、信号電荷を転送するのに十分なだけ、転送トランジスタＴＲＳのチャネルのエネルギー障壁を低下させることができる。したがって、画素セル３によれば、例えば、Ｐ型のチャネル領域５の片側にしかトレンチゲートがない他の画素セルに比べ、信号電荷の転送特性を向上させることができる。
【００４２】
次に、図４〜図６を参照し、実施形態に係る画素セル３の断面構造と合わせて、転送トランジスタＴＲＳによる信号電荷の転送経路について説明する。図４〜図６は、実施形態に係る画素セル３の断面および信号電荷の転送経路を示す説明図である。図４〜図６では、画素セル３の構成要素のうち、図３に示すものと同一の構成要素については、図３に示す符号と同一の符号を付している。
【００４３】
なお、図４には、図３におけるＡ−Ａ’線による画素セル３の断面を示しており、図５には、図３におけるＢ−Ｂ’線による画素セル３の断面を示しており、図６には、図３におけるＣ−Ｃ’線による画素セル３の断面を示している。また、図５および図６に示す太線矢印は、信号電荷の流れを示している。
【００４４】
図４に示すように、画素セル３は、素子分離領域４によって側面が囲まれたＰ型またはＮ型の半導体層３３の内部に光電変換素子３０を備え、半導体層３３の裏面側に反射防止膜６１、カラーフィルタ６２、およびマイクロレンズ６３を備える。
【００４５】
素子分離領域４は、ＤＴＩ（Deep  Trench  Isolation）であり、半導体層３３の表面から半導体層３３の深さ方向に形成されるトレンチに埋め込まれた絶縁部材４１と、絶縁部材４１の側面および底面に設けられるＰ型の不純物がドープされた領域４２とを備える。
【００４６】
また、図４に示すように、光電変換素子３０は、半導体層３３の深さ方向へ延伸する隣接したＰ型の半導体領域３１とＮ型の電荷蓄積領域３２とを備える。これにより、光電変換素子３０は、受光面の面積を増大させることなく、半導体層３３の深さ方向にＰＮ接合面積を稼ぐことによって、受光感度を向上させることができる。
【００４７】
さらに、光電変換素子３０は、電荷蓄積領域３２を半導体層３３の深さ方向へ延在させることによって、受光面積を増大させることなく、電荷蓄積領域３２の飽和電子数を増大させることができる。かかる光電変換素子３０は、半導体層３３の裏面側から入射する光を信号電荷へ光電変換して、電荷蓄積領域３２に蓄積する。
【００４８】
フローティングディフュージョンＦＤは、半導体層３３における光電変換素子３０よりも浅い位置に設けられる。増幅ゲートＡＭＰＧは、半導体層３３の表面にゲート絶縁膜３４を介して設けられる。
【００４９】
また、図５に示すように、増幅トランジスタＡＭＰのソースＡＭＰＳは、半導体層３３における光電変換素子３０よりも浅い位置に設けられる。なお、増幅トランジスタＡＭＰのドレインＡＭＰＤ（図３参照）も、ソースＡＭＰＳと同様に、半導体層３３における光電変換素子３０よりも浅い位置に設けられる。
【００５０】
転送ゲートＴＲＧは、半導体層３３の表面から光電変換素子３０の電荷蓄積領域３２の上面まで達する第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２を備える所謂ダブルトレンチ構造である。Ｐ型のチャネル領域５は、第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２の間に設けられる。
【００５１】
また、本実施形態では、製造の工程において、第２トレンチゲートＴＲＧ２における第１トレンチゲートＴＲＧ１に面する側の側面とは逆側の側面にもＰ型の不純物がドープされたＰ型のチャネル領域５１が形成される。つまり、第２トレンチゲートＴＲＧ２を挟んでＰ型のチャネル領域５と対向する位置にも、第２トレンチゲートＴＲＧ２に接してＰ型のチャネル領域５１が形成される。
【００５２】
なお、Ｐ型のチャネル領域５は、第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２によって挟まれる領域を含め、転送ゲートＴＲＧにおける半導体層３３に埋め込まれた部位全体を囲む構成であってもよい。
【００５３】
換言すれば、転送ゲートＴＲＧは、半導体層３３の表層に設けられるＰ型のチャネル領域の内部に、第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２が埋め込まれる構成であってもよい。
【００５４】
また、図６に示すように、リセットトランジスタＲＳＴのドレインＲＳＴＤは、半導体層３３におけるフローティングディフュージョンＦＤと同等の深さ位置に設けられる。リセットゲートＲＳＴＧは、半導体層３３の表面にゲート絶縁膜３５を介して設けられる。そして、同図に示すように、Ｐ型のチャネル領域５は、側面がフローティングディフュージョンＦＤに接する位置に設けられる。
【００５５】
このように、画素セル３は、Ｎ型のフローティングディフュージョンＦＤと、電荷蓄積領域３２との間に、逆導電型のＰ型のチャネル領域５を備える。これにより、画素セル３は、転送ゲートＴＲＧに電圧を印加していない場合に、つまり、転送トランジスタＴＲＳがＯＦＦの場合に、入射光とは無関係に生じる電荷が暗電流となってフローティングディフュージョンＦＤへ流入することを抑制することができる。
【００５６】
また、画素セル３は、電荷蓄積領域３２からフローティングディフュージョンＦＤへ信号電荷を転送する場合に、転送ゲートＴＲＧに所定の電圧を印加してＰ型のチャネル領域５にチャネルを形成し、転送トランジスタＴＲＳをＯＮにする。
【００５７】
これにより、図５に太線矢印で示すように、信号電荷は、電荷蓄積領域３２からＰ型のチャネル領域５へ引き上げられ、図６に太線矢印で示すように、フローティングディフュージョンＦＤへ転送される。
【００５８】
このとき、Ｐ型のチャネル領域５は、第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２によって、両側から電圧が印加されるので、片側から電圧が印加される場合に比べて、エネルギー障壁の高さがより大きく低下する。これにより、画素セル３は、例えば、Ｐ型のチャネル領域５の片側にしかトレンチゲートがない他の画素セルに比べ、信号電荷の転送特性を向上させることができる。
【００５９】
また、図５に示すように、画素セル３は、第２トレンチゲートＴＲＧ２のＰ型のチャネル領域５が設けられる側とは逆側の側面にも、Ｐ型の不純物がドープされたＰ型のチャネル領域５１を備える。このため、画素セル３は、転送ゲートＴＲＧに電荷を印加することによって、Ｐ型のチャネル領域５１にもチャネルを形成することができる。
【００６０】
これにより、画素セル３は、Ｐ型のチャネル領域５，５１という２箇所に形成するチャネルを通して、電荷蓄積領域３２からフローティングディフュージョンＦＤへ信号電荷を転送することによって、信号電荷の転送特性をさらに向上させることができる。
【００６１】
次に、図７を参照し、実施形態に係る転送トランジスタＴＲＳのエネルギー障壁について説明する。図７は、実施形態に係る転送トランジスタＴＲＳのＯＮ／ＯＦＦ状態におけるエネルギー障壁を示す説明図である。
【００６２】
図７に示すように、転送トランジスタＴＲＳは、転送ゲートＴＲＧに電圧を印加しないＯＦＦ状態の場合、同図に二点鎖線で示すように、Ｐ型のチャネル領域５のエネルギー障壁が最高となる。これにより、信号電荷は、電荷蓄積領域３２に蓄積される。
【００６３】
ここで、例えば、トレンチゲートが１本であった場合に、トレンチゲートへ電圧を印加（シングルトレンチをＯＮ）すると、同図に一点鎖線で示すように、Ｐ型のチャネル領域５のエネルギー障壁を十分に低下させることができない。かかる場合、電荷蓄積領域３２には、転送されずに信号電荷が残存することがある。そして、電荷蓄積領域３２に残存する信号電荷は、撮像画像に残像を生じさせる原因となる。
【００６４】
これに対して、実施形態に係る転送トランジスタＴＲＳは、第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２に電圧を印加（ダブルトレンチＯＮ）するので、同図に実線で示すように、Ｐ型のチャネル領域５のエネルギー障壁を十分に下げることができる。したがって、画素セル３は、電荷蓄積領域３２に信号電荷の残存が発生することを防止することによって、撮像画像に残像が生じることを防止することができる。
【００６５】
次に、図８〜図１１を参照し、実施形態に係る画素セル３の製造方法について説明する。図８〜図１１は、実施形態に係る画素セル３の製造工程を示す断面説明図である。なお、ここでは、画素セル３の図５に示す部分の製造工程について詳しく説明し、図４および図６に示す部分については、簡単に説明する。
【００６６】
画素セル３を製造する場合には、まず、図８の（ａ）に示すように、例えば、シリコンウェハなどの半導体基板１００上に、Ｐ型またはＮ型のシリコン層をエピタキシャル成長させることによって、半導体層３３を形成する。
【００６７】
続いて、半導体層３３へ、例えば、ボロンなどのＰ型の不純物をイオン注入し、さらに、半導体層３３へ、例えば、リンなどのＮ型の不純物をイオン注入する。その後、アニール処理を行うことによって、半導体層３３内部のＮ型の電荷蓄積領域３２と、Ｐ型の半導体領域３１（図４参照）とを活性化させて光電変換素子３０を形成する。
【００６８】
続いて、半導体層３３における一方の表面側の浅い位置、例えば、光電変換素子３０よりも浅い位置へ、リンなどのＮ型の不純物をイオン注入してアニール処理を行うことによって、増幅トランジスタＡＭＰのソースＡＭＰＳを形成する。
【００６９】
このとき、同様に、増幅トランジスタＡＭＰのドレインＡＭＰＤ、リセットトランジスタＲＳＴのドレインＲＳＴＤ、およびフローティングディフュージョンＦＤの形成位置にも、例えば、リンなどのＮ型の不純物をイオン注入してアニール処理を行う。
【００７０】
これにより、増幅トランジスタＡＭＰのソースＡＭＰＳと同時に、増幅トランジスタＡＭＰのドレインＡＭＰＤ、リセットトランジスタＲＳＴのドレインＲＳＴＤ、およびフローティングディフュージョンＦＤを形成する（図３参照）。
【００７１】
続いて、図８の（ｂ）に示すように、半導体層３３の表面にレジスト膜７１を形成し、レジスト膜７１に対してパターニングを行うことによって、半導体層３３における素子分離領域４（図３参照）の形成位置の表面を露出させる。
【００７２】
その後、レジスト膜７１をマスクとして使用して、例えば、ＲＩＥ（Reactive  Ion  Etching）を行うことにより、図８の（ｃ）に示すように、半導体層３３の表面側から裏面側へ向けて延伸するＤＴＩ用のトレンチ７２を形成する。
【００７３】
続いて、トレンチ７２の内周面へ向けて斜め方向から、例えば、ボロンなどのＰ型の不純物をイオン注入する。このとき、イオンの照射方向を変えながら複数回に分けてイオン注入する。これにより、トレンチ７２の内周面全体に、ボロンのイオン注入を行うことができる。
【００７４】
その後、アニール処理を行うことによって、図９の（ａ）に示すように、トレンチ７２の内側面および底面にＰ型の不純物がドープされた領域４２を形成する。続いて、図９の（ｂ）に示すように、レジスト膜７１を剥離した後、例えば、ＣＶＤ（Chemical  Vapor  Deposition）によって、酸化シリコンなどの絶縁部材４１を埋め込むことによって、素子分離領域４を形成する。
【００７５】
その後、図９の（ｃ）に示すように、半導体層３３の表面にレジスト膜７３を形成する。そして、レジスト膜７３をパターニングすることによって、半導体層３３における第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２（図３参照）の形成位置の表面を露出させる。このとき、露出部分の半導体層３３の表面が略円形状となるように、レジスト膜７３をパターニングする。
【００７６】
その後、レジスト膜７３をマスクとして使用して、例えば、ＲＩＥを行う。これにより、図１０の（ａ）に示すように、半導体層３３の表面側から光電変換素子３０側へ向けて延伸する第１トレンチゲートＴＲＧ１用のトレンチ７４と、第２トレンチゲートＴＲＧ２用のトレンチ７５とを形成する。
【００７７】
続いて、２本のトレンチ７４，７５によって挟まれる領域へ向けて斜め方向から、例えば、ボロンなどのＰ型の不純物をイオンの照射方向を変えながら複数回に分けてイオン注入する。このとき、２本のトレンチ７４，７５のうち、素子分離領域４と接していない方のトレンチ７５には、２本のトレンチ７４，７５によって挟まれる領域とは逆側の側面にもボロンがイオン注入される。
【００７８】
その後、アニール処理を行うことによって、図１０の（ｂ）に示すように、略円柱状をした２本のトレンチ７４，７５の間に、Ｐ型のチャネル領域５を形成する。このとき、素子分離領域４と接していない方のトレンチ７５におけるＰ型のチャネル領域５と接する側とは逆側の側面にも、Ｐ型の不純物がドープされたＰ型のチャネル領域５１が形成される。
【００７９】
その後、レジスト膜７３を剥離した後、半導体層３３の表面に、例えば、ＣＶＤによって、ポリシリコンなどの導電性部材を積層し、不要な部分の導電性部材を除去する。これにより、図１０の（ｃ）に示すように、第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２を備える転送ゲートＴＲＧを形成する。この時同時に、リセットゲートＲＳＴＧおよび増幅ゲートＡＭＰＧを形成する（図３参照）。
【００８０】
続いて、図１１の（ａ）に示すように、半導体層３３の表面に多層配線層８を形成し、多層配線層８の表面に、例えば、シリコンウェハなどの支持基板１０１を貼合する。多層配線層８は、例えば、半導体層３３の表面に酸化シリコンなどの層間絶縁膜８１を形成し、層間絶縁膜８１に配線用の溝をパターニングして溝内に、銅などの金属を埋め込んで多層配線８２を形成するという一連の工程を繰り返すことによって形成する。
【００８１】
その後、支持基板１０１を支持した状態で、半導体基板１００を裏面側から研削および研磨することによって、半導体層３３の裏面を露出させる。そして、図１１の（ｂ）に示すように、露出した半導体層３３の裏面に、例えば、窒化シリコンによって反射防止膜６１を形成した後、反射防止膜６１の裏面に、カラーフィルタ６２、およびマイクロレンズ６３を順次形成することによって、画素セル３が完成する。
【００８２】
上述したように、実施形態に係る固体撮像装置は、半導体層と、半導体層に設けられる光電変換素子と、半導体層における一方の表面側の浅い位置に設けられるフローティングディフュージョンとを備える。そして、固体撮像装置は、フローティングディフュージョンの横に、半導体層の表面から光電変換素子へ向けて半導体層の深さ方向へ延伸する複数のトレンチゲートを備え、トレンチゲート間に、フローティングディフュージョンとは逆導電型の半導体領域を備える。
【００８３】
かかる固体撮像装置では、トレンチゲートに電圧が印加されていない場合、トレンチゲート間に設けられる半導体領域がフローティングディフュージョンとは逆導電型であるため、フローティングディフュージョンへ流入しようとする暗電流の障壁となる。
【００８４】
したがって、実施形態に係る固体撮像装置によれば、トレンチゲートに電圧が印加されていない場合、入射光とは無関係に生じる電荷がフローティングディフュージョンへ流入することを抑制することができる。
【００８５】
また、固体撮像装置では、複数のトレンチゲートに電圧を印加することによって、トレンチゲート間の半導体領域に、両側から電圧を印加することができる。したがって、固体撮像装置は、光電変換素子からフローティングディフュージョンへ信号電荷を転送するのに十分なだけ、トレンチゲート間の半導体領域におけるエネルギー障壁を低下させることによって、信号電荷の転送特性を向上させることができる。
【００８６】
また、実施形態に係るトレンチゲート間に設けられる半導体領域は、フローティングディフュージョンに接する。これにより、固体撮像装置によれば、トレンチゲートへ電圧を印加することによって、フローティングディフュージョンの直近までチャネルを形成することができ、信号電荷の転送特性をさらに向上させることができる。
【００８７】
また、実施形態に係るトレンチゲートは、いずれも略円柱状である。このため、トレンチゲートを作成する場合に使用するマスクは、例えば、半導体層におけるトレンチゲートの形成位置に、単純な略円形状の穴をパターニングしたレジスト膜を使用することができ、レジスト膜に複雑なパターニングを施す必要がない。
【００８８】
なお、上述した実施形態では、第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２が略円柱状である場合について説明したが、第１トレンチゲートＴＲＧ１および第２トレンチゲートＴＲＧ２の形状は、これに限定されるものではない。
【００８９】
以下、図１２を参照し、実施形態の変形例について説明する。図１２は、実施形態の変形例に係る画素セルを示す説明図である。図１２の（ａ）には、変形例１に係る画素セルの転送ゲートＴＲＧ３近傍部分を選択的に示している。また、図１２の（ｂ）には、変形例２に係る画素セル３ａを示している。
【００９０】
なお、変形例１に係る画素セルは、第１トレンチゲートＴＲＧ４、第２トレンチゲートＴＲＧ５、およびＰ型の不純物がドープされたＰ型のチャネル領域５２の形状が図３に示す転送ゲートＴＲＧとは異なる点を除き、図３に示す画素セル３と同様の構成である。
【００９１】
図１２の（ａ）に示すように、変形例１に係る画素セルの転送ゲートＴＲＧ３は、フローティングディフュージョンＦＤに隣設される板状の第１トレンチゲートＴＲＧ４および第２トレンチゲートＴＲＧ５を備える。
【００９２】
また、変形例１に係る画素セルは、第１トレンチゲートＴＲＧ４および第２トレンチゲートＴＲＧ５の間に、フローティングディフュージョンＦＤに面するＰ型のチャネル領域５２を備える。
【００９３】
第１トレンチゲートＴＲＧ４および第２トレンチゲートＴＲＧ５は、いずれも半導体層３３の表面からフローティングディフュージョンＦＤへ向けて延伸し、主面同士が対向する。なお、ここでの主面とは、第１トレンチゲートＴＲＧ４および第２トレンチゲートＴＲＧ５の側面のうち、最も面積が広い側面である。ここでは、第１トレンチゲートＴＲＧ４および第２トレンチゲートＴＲＧ５の側面のうち、Ｐ型のチャネル領域５２に面する面が主面である。
【００９４】
変形例１に係る画素セルによれば、Ｐ型のチャネル領域５２を拡張することができるので、転送トランジスタがＯＦＦの場合に、フローティングディフュージョンＦＤへの暗電流の流入をさらに抑制することができる。
【００９５】
しかも、変形例１に係る画素セルによれば、第１トレンチゲートＴＲＧ４および第２トレンチゲートＴＲＧ５に電圧を印加した場合、拡張したＰ型のチャネル領域５２がチャネルとなるので、信号電荷の転送特性をさらに向上させることができる。
【００９６】
なお、これまでは、１つの光電変換素子３０に対して、１つのフローティングディフュージョンＦＤが設けられる場合を例に挙げたが、実施形態に係る画素セルは、複数の光電変換素子３０によって１つのフローティングディフュージョンＦＤを共有する構成であってもよい。
【００９７】
例えば、図１２の（ｂ）に示す変形例２の画素セル３ａのように、４つの光電変換素子３０によって、１つのフローティングディフュージョンＦＤを共有する構成であってもよい。なお、図１２の（ｂ）に示す各光電変換素子３０は、図３に示す光電変換素子３０と同一の構成である。
【００９８】
かかる構成とする場合、例えば、図１２の（ｂ）に示すように、画素セル３ａ内に４つの光電変換素子３０を２行２列に設ける。各光電変換素子３０は、平面視Ｌ字状の電荷蓄積領域３２におけるＬ字の角部を画素セル３ａの中央に向けて配置する。各光電変換素子３０の間は、素子分離領域４によって、電気的に素子分離を行う。
【００９９】
そして、画素セル３ａの中央で半導体層における一方の表面側の浅い位置、例えば、光電変換素子３０よりも浅い位置に、フローティングディフュージョンＦＤを設ける。さらに、半導体層の表面から各電荷蓄積領域３２におけるＬ字の角部へ向けて延伸する第１トレンチゲートＴＲＧ４および第２トレンチゲートＴＲＧ５を備える転送ゲートＴＲＧ６を設ける。
【０１００】
そして、各第１トレンチゲートＴＲＧ４および第２トレンチゲートＴＲＧ５の間に、Ｐ型のチャネル領域５２を設ける。第１トレンチゲートＴＲＧ４、第２トレンチゲートＴＲＧ５、Ｐ型のチャネル領域５２は、図１２の（ａ）に示すものと同一の形状である。
【０１０１】
これにより、所謂４画素１セルの画素セル３ａにおいても、フローティングディフュージョンＦＤへの暗電流の流入を抑制しつつ、４つの各光電変換素子３０からフローティングディフュージョンＦＤへの信号電荷の転送特性を向上させることができる。
【０１０２】
なお、図１２の（ｂ）に示す画素セル３ａでは、第１トレンチゲートＴＲＧ４および第２トレンチゲートＴＲＧ５が板状である場合について説明したが、第１トレンチゲートＴＲＧ４および第２トレンチゲートＴＲＧ５は、略円柱状（図３参照）であってもよい。
【０１０３】
なお、上述した実施形態および変形例では、転送ゲートが２本のトレンチゲートを備える場合を例に挙げて説明したが、実施形態に係る転送ゲートは、３本以上のトレンチゲートを備える構成であってもよい。
【０１０４】
かかる場合には、３本以上のトレンチゲートの各間に、Ｐ型の不純物がドープされたＰ型の半導体領域を設け、トレンチ間のＰ型の半導体領域が全てフローティングディフュージョンに面する若しくは接する位置に、トレンチゲートを平面視一列に配置する。
【０１０５】
また、上述した実施形態では、画素セルが複数本のトレンチゲートの間に、フローティングディフュージョンとは逆導電型のＰ型のチャネル領域を備える場合について説明したが、チャネル領域の導電型はフローティングディフュージョンと同じであってもよい。
【０１０６】
例えば、トレンチゲートおよび半導体層間の界面状態が良好であり、界面に結晶欠陥が殆どない場合や、トレンチゲートに印加する電圧の設計によっては、暗電流を考慮する必要がない場合がある。かかる場合には、画素セルは、複数本のトレンチゲートの間に、チャネル領域としてＮ型の半導体領域を備える構成であってもよい。なお、半導体層の導電型がＮ型である場合、チャネル領域のＮ型の不純物濃度は、半導体層のＮ型の不純物濃度よりも高くする。
【０１０７】
これにより、画素セルは、光電変換素子からフローティングディフュージョンへの信号電荷の転送特性（転送の容易性）が向上する。しかも、画素セルでは、転送トランジスタをＯＮする場合に、２本のトレンチゲートによってチャネル領域へ両側から電圧を印加するので、転送トランジスタによる信号電荷の転送能力が増大する。
【０１０８】
つまり、実施形態に係る固体撮像装置は、チャネル領域５，５１，５２がＮ型になったとしても、図７を参照して説明したdouble  gate化によるpotential  swingの能力改善効果は生起される。
【０１０９】
したがって、かかる画素セルによれば、転送トランジスタをＯＮにした場合に、光電変換素子に信号電荷が残留することを抑制することができるので、撮像画像に残像が発生することを抑制することができる。
【０１１０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１１】
１  デジタルカメラ、  １１  カメラモジュール、  １２  後段処理部、  １３  撮像光学系、  １４  固体撮像装置、  １５  ＩＳＰ、  １６  記憶部、  １７  表示部、  ２０  イメージセンサ、  ２１  信号処理回路、  ２２  周辺回路、  ２３  画素アレイ、  ２４  垂直シフトレジスタ、  ２５  タイミング制御部、  ２６  ＣＤＳ、  ２７  ＡＤＣ、  ２８  ラインメモリ、  ３０  光電変換素子、  ３１  Ｐ型の半導体領域、  ３２  電荷蓄積領域、  ３３  半導体層、  ３４，３５  ゲート絶縁膜、  ４１  絶縁部材、  ４２  Ｐ型の不純物がドープされた領域、  ５，５１，５２  Ｐ型のチャネル領域、  ６１  反射防止膜、  ６２  カラーフィルタ、  ６３  マイクロレンズ、  ７１，７３  レジスト膜、  ７２，７４，７５  トレンチ、  ８１  層間絶縁膜、  １００  半導体基板、  １０１  支持基板、  ＡＭＰ  増幅トランジスタ、  ＡＭＰＤ  増幅トランジスタのドレイン、  ＡＭＰＧ  増幅ゲート、  ＡＭＰＳ  増幅トランジスタのソース、  ＦＤ  フローティングディフュージョン、  ＲＳＴ  リセットトランジスタ、  ＲＳＴＤ  リセットトランジスタのドレイン、  ＲＳＴＧ  リセットゲート、  ＴＲＧ，ＴＲＧ３，ＴＲＧ６  転送ゲート、  ＴＲＧ１，ＴＲＧ４  第１トレンチゲート、  ＴＲＧ２，ＴＲＧ５  第２トレンチゲート、  ＴＲＳ  転送トランジスタ
【図１】
2016136584.tif 000003
【図２】
2016136584.tif 000004
【図３】
2016136584.tif 000005
【図４】
2016136584.tif 000006
【図５】
2016136584.tif 000007
【図６】
2016136584.tif 000008
【図７】
2016136584.tif 000009
【図８】
2016136584.tif 000010
【図９】
2016136584.tif 000011
【図１０】
2016136584.tif 000012
【図１１】
2016136584.tif 000013
【図１２】
2016136584.tif 000014