(57)【要約】【課題】電圧制御発振器からの出力信号の周波数変動を抑制し、位相同期ループの消費電力を低減する。【解決手段】ＤＬＬ１０は、基本クロック信号Ｃｌｋを遅延させる遅延回路１０Ａと、基本クロック信号Ｃｌｋと遅延回路１０Ａの出力信号の位相を比較し、位相差に応じた位相差信号ｄ２を出力する位相比較器１０Ｂと、位相差信号ｄ２を制御電圧Ｖ２に変換するループフィルタ１０Ｃとを備える。制御回路９は、動作開始後の動作時間が予め設定した設定時間より長いなら、電源制御信号Ｓｐにより可変分周器２、基準発振器３、基準分周器４、位相比較器５、チャージポンプ７の電源をオフさせ、スイッチ制御信号Ｓｓによりスイッチ８をオフさせる。電圧制御発振器１の制御は、制御電圧Ｖ１による制御から制御電圧Ｖ２による制御に切り替わる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の制御電圧または第２の制御電圧に応じた発振周波数の出力信号を出力する電圧制御発振器と、
前記電圧制御発振器の出力信号を分岐して入力し、予め設定される可変の分周比で当該出力信号を分周して出力する可変分周器と、
所定の基準周波数信号を出力する基準発振器と、
前記基準周波数信号を予め設定された分周比で分周して出力する基準分周器と、
前記基準分周器の出力信号と前記可変分周器の出力信号の位相を比較し、位相差に応じた第１の位相差信号を出力する第１の位相比較器と、
前記第１の位相差信号を平滑化して前記第１の制御電圧として前記電圧制御発振器に与える第１のループフィルタと、
前記電圧制御発振器を構成するゲイン・ステージ１段の複製である単位遅延ユニットを複数段縦列接続してなる回路を備え、当該回路により、外部からの基本クロック信号を前記第２の制御電圧に応じて遅延させる遅延回路と、
前記遅延回路の出力信号と前記基本クロック信号の位相を比較し、位相差に応じた第２の位相差信号を出力する第２の位相比較器と、
前記第２の位相差信号を平滑化して前記第２の制御電圧を生成する第２のループフィルタと、
前記電圧制御発振器の出力信号の発振周波数が前記第１の制御電圧に応じた発振周波数となった後、当該第１の制御電圧による制御から前記第２の制御電圧による制御に切り替え、前記可変分周器、前記基準発振器、前記基準分周器、前記第１の位相比較器の電源をオフする制御回路と
を備えることを特徴とする位相同期ループ。
【請求項２】
前記制御回路は、前記第１の制御電圧による制御の動作時間を計測し、当該動作時間が予め定めた設定時間より長いなら、前記第２の制御電圧による制御に切り替え、前記可変分周器、前記基準発振器、前記基準分周器、前記第１の位相比較器の電源をオフする
ことを特徴とする請求項１記載の位相同期ループ。
【請求項３】
前記第１の制御電圧の変動量を検出するロック検出器を備え、
前記制御回路は、当該変動量が予め定めたしきい値以下なら、前記第２の制御電圧による制御に切り替え、前記可変分周器、前記基準発振器、前記基準分周器、前記第１の位相比較器の電源をオフする
ことを特徴とする請求項１記載の位相同期ループ。
【請求項４】
前記基本クロック信号は、前記第１の制御電圧による制御の前に、前記電圧制御発振器に入力されるようになっており、
前記基本クロック信号が前記電圧制御発振器に入力された際の当該電圧制御発振器の出力信号と前記遅延回路の出力信号の位相を比較し、位相差に応じた第３の位相差信号を出力する第３の位相比較器と、
前記第３の位相差信号を第３の制御電圧に変換する回路と、
前記遅延回路の前段または後段で当該位相差を補償するための補償回路と、
前記第３の制御電圧により前記補償回路を制御する第２の制御回路と
を備えることを特徴とする請求項１ないし３のいずれかに記載の位相同期ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信用送受信機で用いられる位相同期ループを低消費電力化させる技術に関する。
【背景技術】
【０００２】
図１１は、従来のＣＭＯＳを用いた位相同期ループの構成を示す（非特許文献１参照）。
【０００３】
図１１に示す整数分周型のＰＬＬシンセサイザは、高精度の基準周波数信号を出力する基準発振器３、基準分周器４、位相比較器５、チャージポンプ７、ループフィルタ６、電圧制御発振器１、可変分周器２により構成される。
【０００４】
電圧制御発振器１の出力信号は、分岐して可変分周器２に入力され、分周され、位相比較器５の一方の入力としてフィードバックされる。基準発振器３から出力される基準周波数信号は基準分周器４で分周され、位相比較器５の他方の入力として与えられる。位相比較器５は、２つの入力信号の位相比較を行い、その出力信号をチャージポンプ７およびループフィルタ６を介して電圧制御発振器１に与え、電圧制御発振器１が基準周波数信号の周波数に対応する発振周波数ｆｏの出力信号ＳＩＧｏを出力するように制御する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４４５９９２８号公報
【非特許文献】
【０００６】
【非特許文献１】B. Razavi, ``Design of Analog CMOS Integrated Circuits,” pp. 574, 2001, McGraw-Hill, ISBN: 0-07-118815-0.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１１の位相同期ループは、出力信号ＳＩＧｏが出力されている間中、常時、動作している。その中でも可変分周器２や基準分周器４の消費電力は大きい。図１２のように、全体としても消費電力が大きいまま一定である。
【０００８】
ここで、消費電力が大きい可変分周器２や基準分周器４を休止させた状態で、電圧制御発振器１の周波数変動を抑制できれば、消費電力を大きく下げることができる。
【０００９】
しかしながら、可変分周器２や基準分周器４を休止させ、位相同期ループでの同期動作を行わなければ、発振周波数ｆｏは、基準周波数信号の周波数からずれてくる。これは、図１３のように、電圧制御発振器１では、ゲイン・ステージ（遅延部）をループ状に縦続接続し、信号をポジティブ・フィードバックする原理で発振するようになっており、ゲイン・ステージのＭＯＳトランジスタの寄生抵抗が温度により変動することに伴う現象である。
【００１０】
本発明は、この課題を解決するためになされたものであり、その目的は、電圧制御発振器の温度変動に伴う寄生抵抗の変動を抑制することにより、分周器を休止させた状態で、電圧制御発振器からの出力信号の周波数変動を抑制し、位相同期ループの消費電力を低減することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明は、第１の制御電圧または第２の制御電圧に応じた発振周波数の出力信号を出力する電圧制御発振器と、前記電圧制御発振器の出力信号を分岐して入力し、予め設定される可変の分周比で当該出力信号を分周して出力する可変分周器と、所定の基準周波数信号を出力する基準発振器と、前記基準周波数信号を予め設定された分周比で分周して出力する基準分周器と、前記基準分周器の出力信号と前記可変分周器の出力信号の位相を比較し、位相差に応じた第１の位相差信号を出力する第１の位相比較器と、前記第１の位相差信号を平滑化して前記第１の制御電圧として前記電圧制御発振器に与える第１のループフィルタと、前記電圧制御発振器を構成するゲイン・ステージ１段の複製である単位遅延ユニットを複数段縦列接続してなる回路を備え、当該回路により、外部からの基本クロック信号を前記第２の制御電圧に応じて遅延させる遅延回路と、前記遅延回路の出力信号と前記基本クロック信号の位相を比較し、位相差に応じた第２の位相差信号を出力する第２の位相比較器と、前記第２の位相差信号を平滑化して前記第２の制御電圧を生成する第２のループフィルタと、前記電圧制御発振器の出力信号の発振周波数が前記第１の制御電圧に応じた発振周波数となった後、当該第１の制御電圧による制御から前記第２の制御電圧による制御に切り替え、前記可変分周器、前記基準発振器、前記基準分周器、前記第１の位相比較器の電源をオフする制御回路とを備えることを特徴とする。
【００１２】
例えば、前記制御回路は、前記第１の制御電圧による制御の動作時間を計測し、当該動作時間が予め定めた設定時間より長いなら、前記第２の制御電圧による制御に切り替え、前記可変分周器、前記基準発振器、前記基準分周器、前記第１の位相比較器の電源をオフする。
【００１３】
例えば、位相同期ループは、前記第１の制御電圧の変動量を検出するロック検出器を備え、前記制御回路は、当該変動量が予め定めたしきい値以下なら、前記第２の制御電圧による制御に切り替え、前記可変分周器、前記基準発振器、前記基準分周器、前記第１の位相比較器の電源をオフする。
【００１４】
例えば、位相同期ループでは、前記基本クロック信号は、前記第１の制御電圧による制御の前に、前記電圧制御発振器に入力されるようになっており、位相同期ループは、前記基本クロック信号が前記電圧制御発振器に入力された際の当該電圧制御発振器の出力信号と前記遅延回路の出力信号の位相を比較し、位相差に応じた第３の位相差信号を出力する第３の位相比較器と、前記第３の位相差信号を第３の制御電圧に変換する回路と、前記遅延回路の前段または後段で当該位相差を補償するための補償回路と、前記第３の制御電圧により前記補償回路を制御する第２の制御回路とを備える。
【発明の効果】
【００１５】
本発明によれば、電圧制御発振器からの出力信号の周波数変動を抑制し、位相同期ループの消費電力を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施例の位相同期ループ（ＰＬＬ）の構成を示す。
【図２】遅延回路１０Ａの構成の一例を示す。
【図３】単位遅延ユニット１０ａの構成の一例を示す。
【図４】位相同期ループの制御フローチャートを示す。
【図５】実施例１の位相同期ループの消費電力を示す。
【図６】遅延回路１０Ａの構成の別な一例を示す。
【図７】第２実施例の位相同期ループ（ＰＬＬ）の構成を示す。
【図８】第２実施例の位相同期ループの制御フローチャートを示す。
【図９】第３実施例の位相同期ループ（ＰＬＬ）の構成を示す。
【図１０】補償回路１５の詳細な構成を示す。
【図１１】従来のＣＭＯＳを用いた位相同期ループの構成を示す。
【図１２】従来の位相同期ループの消費電力を示す。
【図１３】電圧制御発振器１の構成の一例を示す。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
［第１実施例］
図１は、第１実施例の位相同期ループ（ＰＬＬ）の構成を示す。
【００１９】
位相同期ループは、制御電圧Ｖ１や制御電圧Ｖ２に応じた発振周波数ｆｏの出力信号ＳＩＧｏを出力する電圧制御発振器(VCO)１と、出力信号ＳＩＧｏを分岐して入力し、予め設定される可変の分周比で出力信号ＳＩＧｏを分周して出力する可変分周器２と、所定の基準周波数信号を出力する基準発振器３と、基準周波数信号を予め設定された分周比で分周して出力する基準分周器４と、基準分周器４の出力信号と可変分周器２の出力信号の位相を比較し、位相差に応じた第１の位相差信号ｄ１を出力する位相比較器５と、第１の位相差信号を平滑化して制御電圧Ｖ１として電圧制御発振器１に与えるループフィルタ６とを備える。
【００２０】
また、位相同期ループは、チャージポンプ７、スイッチ８、制御回路９、ＤＬＬ(Delay Lock Loop)１０を備える。チャージポンプ７とスイッチ８は位相差信号ｄ１の経路に直列接続される。制御回路９は、可変分周器２と基準発振器３と基準分周器４と位相比較器５とチャージポンプ７に電源制御信号Ｓｐを送信し、スイッチ８にスイッチ制御信号Ｓｓを送信する。ＤＬＬ１０は、制御電圧Ｖ２を生成し、電圧制御発振器１に与える。
【００２１】
ＤＬＬ１０は、外部から入力される基本クロック信号Ｃｌｋを遅延させる遅延回路１０Ａと、基本クロック信号Ｃｌｋと遅延回路１０Ａの出力信号の位相を比較し、位相差に応じた第２の位相差信号ｄ２を出力する位相比較器１０Ｂと、位相差信号ｄ２を制御電圧Ｖ２に変換するループフィルタ１０Ｃとを備える。例えば、位相比較器１０Ｂとループフィルタ１０Ｃの間にはチャージポンプ１０Ｄが接続される。制御電圧Ｖ２は、遅延回路１０Ａに帰還され、遅延回路１０Ａは、基本クロック信号Ｃｌｋを制御電圧Ｖ２に応じて遅延させる。
【００２２】
図２は、遅延回路１０Ａの構成の一例を示す。
【００２３】
遅延回路１０Ａは、図１３に示す電圧制御発振器１のゲイン・ステージ１段の複製である単位遅延ユニット１０ａを複数段縦列接続したものである。
【００２４】
図３は、単位遅延ユニット１０ａの構成の一例を示す。
【００２５】
単位遅延ユニット１０ａは、例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを相補接続した回路である。前段の単位遅延ユニット１０ａの出力側がその後段の単位遅延ユニット１０ａの入力側に接続される。
【００２６】
遅延回路１０Ａは、可変分周器２や基準分周器４に比べて簡易に構成でき、構成トランジスタが少ない分、可変分周器２や基準分周器４に比べて消費電力を少なくできる。
【００２７】
また、単位遅延ユニット１０ａはゲイン・ステージの複製なので、ゲイン・ステージを構成するＭＯＳトランジスタの温度による寄生抵抗の変動に対して、単位遅延ユニット１０ａの寄生抵抗も同じだけ変動する。この変動が制御電圧Ｖ２を変化させ、制御電圧Ｖ２が電圧制御発振器１に与えられることで、変動が抑止される。すなわち、発振周波数ｆｏを安定化できる。
【００２８】
第１実施例では、制御電圧Ｖ１を電圧制御発振器１に与え、発振周波数ｆｏが安定したなら、制御電圧Ｖ２による制御に切り替える。上記のように制御電圧Ｖ２でも発振周波数ｆｏを安定化できるので、切替後は、制御電圧Ｖ１による制御を停止することができる。  図４は、位相同期ループの制御フローチャートを示す。
【００２９】
初期状態では動作時間ｔ＝０であり、電源制御信号Ｓｐにより、可変分周器２、基準発振器３、基準分周器４、位相比較器５、チャージポンプ７の電源はオフとなっており、スイッチ制御信号Ｓｓにより、スイッチ８はオフとなっている。
【００３０】
Ｓ１：まず、制御回路９は、電源制御信号Ｓｐにより、可変分周器２、基準発振器３、基準分周器４、位相比較器５、チャージポンプ７の電源をオンさせ、スイッチ制御信号Ｓｓにより、スイッチ８をオンさせる。ＤＬＬ１０の電源は常にオンなので、位相同期ループの同期動作とＤＬＬ１０の同期動作が実行されている状態となる。なお、発振周波数ｆｏは、制御電圧Ｖ１で制御される。
【００３１】
Ｓ３：次に、制御回路９は、動作時間ｔが予め定めた設定時間ＴＤＬＬ以上かを判定する。設定時間ＴＤＬＬは、位相同期ループが安定する時間、つまり、発振周波数ｆｏが、基準周波数信号の周波数になるまでの時間である。
【００３２】
制御回路９は、動作時間ｔが設定時間ＴＤＬＬ未満なら（Ｓ３：ＮＯ）、Ｓ１の状態を継続させる。
【００３３】
Ｓ５：制御回路９は、動作時間ｔが設定時間ＴＤＬＬより長いなら（Ｓ３：ＹＥＳ）、電源制御信号Ｓｐにより、可変分周器２、基準発振器３、基準分周器４、位相比較器５、チャージポンプ７の電源をオフさせ、スイッチ制御信号Ｓｓにより、スイッチ８をオフさせる。そして、電圧制御発振器１の制御を、制御電圧Ｖ１による制御から制御電圧Ｖ２による制御に切り替える。ＤＬＬ１０の電源は常にオンなので、位相同期ループの同期動作が停止し、ＤＬＬ１０の同期動作が実行されている状態となる。
【００３４】
つまり、発振周波数ｆｏが基準周波数信号の周波数と異なる状態では、位相同期ループによる同期捕捉動作を行い、動作時間ｔが設定時間ＴＤＬＬになったら（Ｓ３：ＹＥＳ）、位相同期ループを休止させ（Ｓ５）、同期動作はＤＬＬ１０のみ行う（Ｓ５）。
【００３５】
前述のように、遅延回路１０Ａの単位遅延ユニット１０ａは、電圧制御発振器１を構成するゲイン・ステージ１段の複製であるから、発振周波数ｆｏを安定化できる。
【００３６】
Ｓ７：次に、制御回路９は、動作時間ｔが予め定めた設定時間ＴＰＬＬ以上かを判定する。設定時間ＴＰＬＬは、例えば、ＤＬＬ１０が次第に不安定化し、出力信号ＳＩＧｏの周波数も不安定化する場合、出力信号ＳＩＧｏの周波数の安定化が保てる時間である。
【００３７】
制御回路９は、動作時間ｔが設定時間ＴＰＬＬ未満なら（Ｓ７：ＮＯ）、Ｓ５の状態を継続させる。
【００３８】
Ｓ９：制御回路９は、動作時間ｔが設定時間ＴＰＬＬより長いなら（Ｓ７：ＹＥＳ）、動作時間ｔを０にリセットし、Ｓ１の状態に戻る。
【００３９】
つまり、さらに動作時間ｔが設定時間ＴＰＬＬになれば、初期状態に戻し再び位相同期ループの電源をオンとし、位相同期ループによる同期捕捉動作状態に切り換える（Ｓ１）。
【００４０】
図５は、実施例１の位相同期ループの消費電力を示す。
【００４１】
動作時間ｔが設定時間ＴＤＬＬになるまでは、位相同期ループとＤＬＬ１０が動作しているので、消費電力は高いが、設定時間ＴＤＬＬ以降では、位相同期ループが停止するので、消費電力を低くすることができる。従来の位相同期ループでは、高い消費電力が維持されるので、実施例１の位相同期ループは、従来の位相同期ループに比べ消費電力を低くすることができる。
【００４２】
例えば、電圧制御発振器１が１ＧＨｚで動作し、ＤＬＬ１０には、実装ボードで取り扱いやすい１０ＭＨｚの基本クロック信号Ｃｌｋを入力すると、ＤＬＬ１０の消費電力は１ＧＨｚで動作する分周器や電圧制御発振器１の１／１００程度になる。
【００４３】
従来の位相同期ループにおいて分周器は、位相同期ループの消費電力の約１／２を占めているので、第１実施例では、分周器を停止（位相同期ループの動作を休止）させ、ＤＬＬ１０で電圧制御発振器１を制御することにより、全体の消費電力を従来の１／２程度に低減できる。
【００４４】
なお、図６のように、遅延回路１０Ａにおいて、単位遅延ユニット１０ａの出力とグラウンド間に負荷容量Ｃを接続することにより、充放電時間（＝遅延時間）は抵抗と容量の積に依存するので、図２の構成よりも、遅延回路１０Ａによる遅延時間が長くなり、より遅延時間の変動を検出しやすくなる。
【００４５】
［第２実施例］
図７は、第２実施例の位相同期ループ（ＰＬＬ）の構成を示す。
【００４６】
位相同期ループは、第１実施例に対し、さらに、制御電圧Ｖ１に基づいて制御回路９を制御するロック検出器１１を設けたものである。
【００４７】
図８は、第２実施例の位相同期ループの制御フローチャートを示す。
【００４８】
図８に示すように、第２実施例の位相同期ループでは、ステップＳ３で、ロック検出器１１が、制御電圧Ｖ１の変動量が予め定めたしきい値以下かを判定し、しきい値以下なら（Ｓ３：ＹＥＳ）、制御回路９を制御して、ステップＳ５の状態とする一方、しきい値より高いならステップＳ１に戻る。その他は、図４と同じである。
【００４９】
制御電圧Ｖ１の変動量は、発振周波数ｆｏの変動量に追従するので、制御電圧Ｖ１の変動量により発振周波数ｆｏが安定しているかがわかる。
【００５０】
つまり、発振周波数ｆｏが基準周波数信号の周波数と異なる状態では、位相同期ループによる同期捕捉動作を行い、制御電圧Ｖ１の変動量が予め定めたしきい値以下なら（Ｓ３：ＹＥＳ）、位相同期ループを休止させ（Ｓ５）、同期動作はＤＬＬ１０のみ行う（Ｓ５）。
【００５１】
ＤＬＬ１０による同期動作では、第１実施例と同様に、温度による寄生容量の変動を抑制し、発振周波数ｆｏの変動を抑制できる。
【００５２】
［第３実施例］
図９は、第３実施例の位相同期ループ（ＰＬＬ）の構成を示す。
【００５３】
位相同期ループは、第１実施例に対し、図４のステップＳ１の直前（起動時）に、つまり、制御電圧Ｖ１による制御の前に、基本クロック信号Ｃｌｋが電圧制御発振器１に入力されるようになっている。位相同期ループは、この際の出力信号ＳＩＧｏと遅延回路１０Ａの出力信号の位相を比較し、位相差に応じた第３の位相差信号ｄ３を出力する位相比較器１２と、位相差信号ｄ３を制御電圧Ｖ３に変換するチャージポンプ１３およびフィルタ１４と、遅延回路１０Ａの前段で位相差を補償するための補償回路１５と、制御電圧Ｖ３により補償回路１５を制御する第２の制御回路１６とを備える。補償回路１５は、遅延回路１０Ａの後段に設けてもよい。
【００５４】
図１０は、補償回路１５の詳細な構成を示す。
【００５５】
補償回路１５は、基本クロック信号Ｃｌｋの入力側と遅延回路１０Ａの間に直列接続された複数の抵抗と、各抵抗の遅延回路１０Ａ側とグラウンド間に接続されたスイッチおよび容量の直列回路とを含む。制御回路１６は、制御電圧Ｖ３に応じた数のスイッチをオンし、他のスイッチはオフする。
【００５６】
これにより、電圧制御発振器１のゲイン・ステージと遅延回路１０Ａの単位遅延ユニット１０ａのばらつきによる特性のズレを補償できる。
【００５７】
このように特性のズレが補償されたら、図４のステップＳ１から動作が開始される。ステップＳ１以降は、第１実施例と同様である。なお、第２実施例のようにロック検出器１１を設け、位相同期ループからＤＬＬ１０への切り替えを制御電圧Ｖ１の変動量に基づいて行ってもよい。
【符号の説明】
【００５８】
１…電圧制御発振器
２…可変分周器
３…基準発振器
４…基準分周器
５…位相比較器
６…ループフィルタ（第１のループフィルタ）
７…チャージポンプ
８…スイッチ
９…制御回路
１０…ＤＬＬ
１０Ａ…遅延回路
１０Ｂ…位相比較器
１０Ｃ…ループフィルタ（第１のループフィルタ）
１０Ｄ…チャージポンプ
１０ａ…単位遅延ユニット
１１…ロック検出器
１２…位相比較器
１３…チャージポンプ
１４…フィルタ
１５…補償回路
１６…制御回路（第２の制御回路）
Ｃ…負荷容量
Ｃｌｋ…基本クロック信号
ＳＩＧｏ…出力信号
Ｓｐ…電源制御信号
Ｓｓ…スイッチ制御信号
ＴＤＬＬ…設定時間
ＴＰＬＬ…設定時間
Ｖ１…制御電圧（第１の制御電圧）
Ｖ２…制御電圧（第２の制御電圧）
Ｖ３…制御電圧（第３の制御電圧）
ｄ１…位相差信号（第１の位相差信号））
ｄ２…位相差信号（第２の位相差信号）
ｄ３…位相差信号 （第３の位相差信号）
ｆｏ…発振周波数
ｔ…動作時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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