(57)【要約】【課題】画像信号をタイミングコントローラから画像信号線駆動回路に伝送するための伝送線路において、消費電力および電磁波として放射されるノイズの発生を抑制した液晶表示装置を提供する。【解決手段】水平方向に配列された複数の画素について、画像信号を少なくとも画素１つ置きで与えて駆動する画像信号線駆動回路と、それを制御するタイミングコントローラとを有した液晶表示装置であって、タイミングコントローラは、画像信号を少なくとも画素１つ置きで与える方式に合わせて、１水平ライン分の画像信号を、画像信号線駆動回路に与える順に分割する分割回路と、前後の関係にある画像信号を比較する比較回路と、比較回路での比較結果を受け、前後の関係にある画像信号が一致する場合は、後の画像信号を画像信号線駆動回路に与えることを停止する比較結果反映回路とを備えている。【選択図】図１
2016114877.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素と、
前記複数の画素を水平方向および垂直方向にそれぞれ駆動する画像信号線および走査線と、を有したマトリクス表示部と、
前記画像信号線に画像信号を与える画像信号線駆動回路と、
前記走査線に走査信号を与える走査線駆動回路と、
前記画像信号線駆動回路に前記画像信号を与えると共に、前記画像信号線駆動回路を制御するタイミングコントローラと、を有した液晶表示装置であって、
前記画像信号線駆動回路は、
水平方向に配列された前記複数の画素について、前記画像信号を少なくとも画素１つ置きで与えて駆動し、
前記タイミングコントローラは、
前記画像信号を少なくとも画素１つ置きで与える方式に合わせて、１水平ライン分の画像信号を、前記画像信号線駆動回路に与える順に分割する分割回路と、
前記分割回路で分割された前記１水平ライン分の画像信号を受け、前後の関係にある画像信号を比較する比較回路と、
前記後の画像信号を前記画像信号線駆動回路に与える際に、前記比較回路での比較結果を受け、前記前後の関係にある画像信号が一致する場合は、前記後の画像信号を前記画像信号線駆動回路に与えることを停止する比較結果反映回路と、を備え、
前記画像信号線駆動回路は、先の画像信号を前記マトリクス表示部に出力した後、前記後の画像信号が前記タイミングコントローラから与えられない場合は、先の画像信号を前記後の画像信号の代わりに前記マトリクス表示部に出力する、液晶表示装置。
【請求項２】
前記画像信号線駆動回路は、
前記タイミングコントローラから、前記先の画像信号の始まりのタイミングを示すスタートパルスおよび前記後の画像信号の始まりのタイミングを示すスタートパルスを受けることで、前記先の画像信号および前記後の画像信号の取り込みを始め、
前記タイミングコントローラは、
前記前後の関係にある画像信号が一致する場合は、後の画像信号を前記画像信号線駆動回路に与えることを停止すると共に、前記後の画像信号の始まりのタイミングを示す前記スタートパルスを出力せず、前記画像信号線駆動回路は、前記先の画像信号を保持し続ける、請求項１記載の液晶表示装置。
【請求項３】
マトリクス状に配置された複数の画素と、
前記複数の画素を水平方向および垂直方向にそれぞれ駆動する画像信号線および走査線と、を有したマトリクス表示部と、
前記画像信号線に画像信号を与える画像信号線駆動回路と、
前記走査線に走査信号を与える走査線駆動回路と、
前記画像信号線駆動回路に前記画像信号を与えると共に、前記画像信号線駆動回路を制御するタイミングコントローラと、を有した液晶表示装置であって、
前記画像信号線駆動回路は、
水平方向に配列された前記複数の画素について、前記画像信号を少なくとも画素１つで与えて駆動し、
前記タイミングコントローラは、
前記画像信号を少なくとも画素１つ置きで与える方式に合わせて、１水平ライン分の画像信号を、前記画像信号線駆動回路に与える順に分割する分割回路と、
前記分割回路で分割された前記１水平ライン分の画像信号を受け、前後の関係にある画像信号の差分を取った差分データを生成する差分回路と、
前記差分回路から前記差分データを受け、前記差分データの全ビットのうち時間的に隣り合うビット間でデータが変化している変化ビットの数をカウントする第１のカウンタと、
前記分割回路から後の画像信号を受け、後の画像信号の全ビットのうち時間的に隣り合うビット間でデータが変化している変化ビットの数をカウントする第２のカウンタと、
前記第１のカウンタでのカウント値と前記第２のカウンタでのカウント値を比較する比較回路と、
前記後の画像信号を前記画像信号線駆動回路に与える際に、
前記比較回路での比較結果を受け、前記差分データおよび前記後の画像信号のうち、カウント値の少ない方を選択して前記画像信号線駆動回路に与える比較結果反映回路と、を備える、液晶表示装置。
【請求項４】
前記タイミングコントローラは、
前記差分データおよび前記後の画像信号のうち選択した方を前記画像信号線駆動回路に与える共に、どちらを送ったかを伝える信号種類判別信号を与える、請求項３記載の液晶表示装置。
【請求項５】
請求項１記載のタイミングコントローラが実装された半導体装置。
【請求項６】
請求項３記載のタイミングコントローラが実装された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関し、特に、水平方向１ラインに対して、画像信号線駆動回路および走査線駆動回路を複数回駆動させる方式の液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置において、画素がマトリクス状に配置されたマトリクス表示部の水平方向に配列されたＲ、Ｇ、Ｂの画素について、画像信号を、画素１つ置き、もしくはそれ以上の間隔で画素に与えて駆動させるために、水平方向１ラインに対して、画像信号線駆動回路および走査線駆動回路を複数回駆動させる表示方式が提案されている。
【０００３】
この方式のうち、水平方向１ラインに対して、画像信号線駆動回路および走査線駆動回路を２回駆動させる表示方式は、デュアル（Dual）ゲート方式と呼称されており、例えば特許文献１にその一例が開示されている。
【０００４】
デュアルゲート方式では、画像信号線（ソース線）の本数が通常方式の半分で済むため画像信号線駆動回路の出力ノードの本数も半分で済み、液晶表示装置の製造コストを低減する効果が高い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−７３８４３号公報公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示されるようなデュアルゲート方式の液晶表示装置に限らず、従来の液晶表示装置では、Ｒ、Ｇ、Ｂの画像信号をタイミングコントローラから画像信号線駆動回路に伝送するための伝送線路においては、画像信号データの伝送量が多いため、消費電力および電磁波として放射されるノイズが多いという問題があった。
【０００７】
本発明は上記のような問題を解決するためになされたものであり、画像信号をタイミングコントローラから画像信号線駆動回路に伝送するための伝送線路において、消費電力および電磁波として放射されるノイズの発生を抑制した液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る液晶表示装置の態様は、マトリクス状に配置された複数の画素と、前記複数の画素を水平方向および垂直方向にそれぞれ駆動する画像信号線および走査線と、を有したマトリクス表示部と、前記画像信号線に画像信号を与える画像信号線駆動回路と、前記走査線に走査信号を与える走査線駆動回路と、前記画像信号線駆動回路に前記画像信号を与えると共に、前記画像信号線駆動回路を制御するタイミングコントローラと、を有した液晶表示装置であって、前記画像信号線駆動回路は、水平方向に配列された前記複数の画素について、前記画像信号を少なくとも画素１つ置きで与えて駆動し、前記タイミングコントローラは、前記画像信号を少なくとも画素１つ置きで与える方式に合わせて、１水平ライン分の画像信号を、前記画像信号線駆動回路に与える順に分割する分割回路と、前記分割回路で分割された前記１水平ライン分の画像信号を受け、前後の関係にある画像信号を比較する比較回路と、前記後の画像信号を前記画像信号線駆動回路に与える際に、前記比較回路での比較結果を受け、前記前後の関係にある画像信号が一致する場合は、前記後の画像信号を前記画像信号線駆動回路に与えることを停止する比較結果反映回路と、を備え、前記画像信号線駆動回路は、先の画像信号を前記マトリクス表示部に出力した後、前記後の画像信号が前記タイミングコントローラから与えられない場合は、先の画像信号を前記後の画像信号の代わりに前記マトリクス表示部に出力する。
【発明の効果】
【０００９】
本発明に係る液晶表示装置によれば、画像信号線駆動回路に伝送するデータのＨｉｇｈ／Ｌｏｗの繰り返しを抑制し、消費電力および電磁波として放射されるノイズの発生を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る実施の形態１の液晶表示装置が有するタイミングコントローラの構成を示すブロック図である。
【図２】本発明に係る実施の形態１の液晶表示装置が有するタイミングコントローラにおいて、画像信号がタイミングコントローラ内のラインメモリに入力するまでの信号の流れを示すタイミングチャートである。
【図３】比較結果反映回路の動作を示すタイミングチャートである。
【図４】画像信号線駆動回路の構成を示すブロック図である。
【図５】本発明に係る実施の形態１の液晶表示装置が有するタイミングコントローラにおいて、画像信号がタイミングコントローラ内のラインメモリに入力するまでの信号の流れを示すタイミングチャートである。
【図６】比較結果反映回路の動作を示すタイミングチャートである。
【図７】本発明に係る実施の形態２の液晶表示装置が有するタイミングコントローラの構成を示すブロック図である。
【図８】本発明に係る実施の形態２の液晶表示装置が有するタイミングコントローラにおいて、画像信号がタイミングコントローラ内のラインメモリに入力するまでの信号の流れを示すタイミングチャートである。
【図９】比較結果反映回路の動作を示すタイミングチャートである。
【図１０】本発明に係る実施の形態２の液晶表示装置が有するタイミングコントローラにおいて、画像信号がタイミングコントローラ内のラインメモリに入力するまでの信号の流れを示すタイミングチャートである。
【図１１】比較結果反映回路の動作を示すタイミングチャートである。
【図１２】画像信号線駆動回路が備える入力データレジスタを構成する一般的な単位入力データレジスタを示す論理回路図である。
【図１３】本発明に係る実施の形態２の液晶表示装置が有する画像信号線駆動回路の入力データレジスタを構成する単位入力データレジスタを示す論理回路図である。
【図１４】デュアルゲート方式の液晶表示装置におけるマトリクス表示部の概略構成を示す平面図である。
【図１５】タイミングコントローラの構成を示すブロック図である。
【図１６】画像信号がタイミングコントローラ内のラインメモリに入力されるまでの信号の流れを示すタイミングチャートである。
【図１７】タイミングコントローラから出力される画像信号と制御信号を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
＜はじめに＞
発明の実施の形態の説明に先立ってデュアルゲート方式の液晶表示装置の基本的な動作について図１４〜図１７を用いて説明する。
【００１２】
図１４は、デュアルゲート方式の液晶表示装置におけるマトリクス表示部の概略構成を示す平面図である。なお、図１４においては、画像信号線（ソース線）および走査線（ゲート線）と画素との接続関係のみを記載し、その他の図示は省略している。また、本願においては、Ｒ、Ｇ、Ｂの画素の１つ１つをサブピクセルと呼称し、Ｒ、Ｇ、Ｂの３つのサブピクセルの組み合わせをピクセルと呼称する。
【００１３】
図１４に示すように、デュアルゲート方式のマトリクス表示部は、マトリクス状に配置されたＲ、Ｇ、ＢのサブピクセルＳＰのうち、水平方向に配列されたサブピクセルＳＰにおいては、一本のゲート線にはサブピクセルが１つ置きに接続されている。
【００１４】
例えば、ゲート線Ｇ１には、水平方向にＲ、Ｇ、Ｂの順で繰り返して配列されたサブピクセルＳＰが、Ｒ、Ｂ、Ｇの繰り返しとなるように接続されており、ゲート線Ｇ２には、Ｇ、Ｒ、Ｂの繰り返しとなるように接続され、以下のゲート線で同じ繰り返しとなるように接続されている。
【００１５】
また、水平方向に配列されたサブピクセルＳＰのうち、隣り合うサブピクセルＳＰが一本のソース線に接続されている。
【００１６】
例えば、ソース線Ｓ１には、ＲとＧのサブピクセルＳＰが接続され、ソース線Ｓ２には、ＢとＲのサブピクセルＳＰが接続され、ソース線Ｓ３には、ＧとＢのサブピクセルＳＰが接続され、以下のソース線で同じ繰り返しとなるように接続されている。
【００１７】
上述したデュアルゲート方式のマトリクス表示部において、サブピクセルＳＰの配列を垂直方向に駆動する走査信号は走査線駆動回路（図示せず）から走査線に与えられ、サブピクセルＳＰの配列を水平方向に駆動する画像信号は、画像信号線駆動回路（図示せず）から画像信号線に与えられる。
【００１８】
ここで、図１５を用いて、画像信号線駆動回路に画像信号を与えると共に、画像信号線駆動回路を制御するタイミングコントローラの構成について説明する。図１５に示すように、画像信号を生成するグラフィック回路１０１から、タイミングコントローラ（ＴＣＯＮ）１０２に対してＲ、Ｇ、Ｂの画像信号が１ピクセルずつ順次に与えられる。
【００１９】
タイミングコントローラ１０２では、デュアルゲート方式のマトリクス表示部に対応するため、水平方向にＲ、Ｇ、Ｂの順に並んだサブピクセルに対して、１サブピクセル置きとなるように画像信号を並べ変えて画像信号線駆動回路１０３に出力する。
【００２０】
このように、タイミングコントローラ１０２では、グラフィック回路１０１から入力される画像信号と、画像信号線駆動回路１０３に出力する画像信号とで画像信号の順序が違うので、内部にラインメモリ１０４を備え、画像信号の並べ変えを行うことで、画像信号線駆動回路１０３の要求するサブピクセルの配列に従った画像信号の伝送を実現する。
【００２１】
図１６には、Ｒ、Ｇ、Ｂの画像信号をタイミングコントローラ１０２に入力し、タイミングコントローラ１０２内のラインメモリ１０４に入力するまでの信号の流れをタイミングチャートで示している。
【００２２】
図１６に示すように、タイミングコントローラ１０２に入力されるＲ、Ｇ、Ｂの画像信号は、例えば、Ｒ１、Ｇ１、Ｂ１のように１ピクセル分のサブピクセルの画像信号が同時に入力され、次のタイミングではＲ２、Ｇ２、Ｂ２のサブピクセルの画像信号が入力される。
【００２３】
タイミングコントローラ１０２では、入力された画像信号を１サブピクセルごとに分割し、次のピクセルの画像信号が入力されるタイミングでラインメモリ１０４に与える。
【００２４】
例えば、Ｒ１、Ｇ１、Ｂ１の画像信号は、Ｒ２、Ｇ２、Ｂ２の画像信号がタイミングコントローラ１０２に入力されるタイミングで１サブピクセルごとに分割され、Ｒ２、Ｇ２、Ｂ２の画像信号は、Ｒ３、Ｇ３、Ｂ３の画像信号がタイミングコントローラ１０２に入力されるタイミングで１サブピクセルごとに分割される。そして、１水平ライン分の画像信号のうち、先に駆動するゲート線（他追えばゲート線Ｇ１）に接続されるサブピクセルに与えられる画像信号（１水平ラインの前半分の画像信号と呼称）と、次に駆動するゲート線（ゲート線Ｇ２）に接続されるサブピクセルに与えられる画像信号（１水平ラインの後半分の画像信号と呼称）に分けられる。
【００２５】
ラインメモリ１０４は、１水平ラインの前半分の画像信号を格納する前半用メモリと、１水平ラインの後半分の画像信号を格納する後半用メモリとを有し、それぞれＲ、Ｇ、Ｂの３色分のデータを格納できる構成となっている。
【００２６】
図１６に示すように、前半用メモリには、例えば、Ｒ１、Ｂ１、Ｇ２の画像信号が格納され、後半用メモリには、例えば、Ｇ１、Ｒ１、Ｂ２の画像信号が格納される。この格納の仕方は、図１４を用いて説明したように、例えばゲート線Ｇ１には、Ｒ、Ｂ、Ｇの繰り返しとなるようにサブピクセルが接続され、例えばゲート線Ｇ２にはＧ、Ｒ、Ｂの繰り返しとなるようにサブピクセルが接続されている構成に対応したものである。
【００２７】
タイミングコントローラ１０２は、このような格納の仕方で画像信号が格納されたラインメモリ１０４から、画像信号を読み出して画像信号線駆動回路１０３に伝送する。
【００２８】
図１７は、タイミングコントローラ１０２から出力される画像信号と、画像信号の水平方向の始まりのタイミングを画像信号線駆動回路１０３に示すスタートパルス（ＳＴＨ）および画像信号を画像信号線駆動回路１０３からマトリクス表示部に出力させるタイミングを示すラッチパルス（ＬＰ）を示すタイミングチャートである。
【００２９】
図１７に示すように、画像信号線駆動回路１０３は、最初のスタートパルスの立ち下がりのタイミングでＲ１、Ｂ１、Ｇ２などの１水平ラインの前半分の画像信号を取り込み始め、前半分の画像信号を全て取り込むと、ラッチパルスの立ち上がりのタイミングで１水平ラインの前半分の画像信号の出力を始める。
【００３０】
同様に、画像信号線駆動回路１０３は、次のスタートパルスの立ち下がりのタイミングでＧ１、Ｒ２、Ｂ２などの１水平ラインの後半分の画像信号を取り込み始め、後半分の画像信号を全て取り込むと、ラッチパルスの立ち上がりのタイミングで１水平ラインの後半分の画像信号の出力を始める。
【００３１】
＜実施の形態１＞
以下、図１〜図６を用いて、本発明に係る実施の形態１の液晶表示装置について説明する。
【００３２】
＜装置構成＞
図１は、実施の形態１の液晶表示装置が有するタイミングコントローラの構成を示すブロック図である。
【００３３】
図１に示すように、グラフィック回路１は、タイミングコントローラ（ＴＣＯＮ）２に対してＲ、Ｇ、Ｂの画像信号を１ピクセルずつ順次に伝送すると共に、ドットクロック（ＤＣＬＫ）、水平同期信号（ＨＤ）、垂直同期信号（ＶＤ）およびデータイネーブル信号（ＤＥＮＡ）を与える。
【００３４】
タイミングコントローラ２は、デュアルゲート方式のマトリクス表示部に対応するため、水平方向にＲ、Ｇ、Ｂの順に並んだサブピクセルに対して、１サブピクセル置きとなるように画像信号を並べ変えて画像信号線駆動回路３に出力すると共に、基準クロック（ＣＬＫＨ）、液晶駆動の極性を反転するための極性反転信号（ＰＯＬ）、ラッチパルス（ＬＰ）およびスタートパルス（ＳＴＨ）を出力する。
【００３５】
タイミングコントローラ２は、グラフィック回路１から１ピクセルずつ入力された画像信号を１サブピクセルごとに分割する、サブピクセル分割回路２１を有し、サブピクセル分割回路２１で１サブピクセルごとに分割された画像信号は、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とに分けられる。
【００３６】
１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号は、両画像信号を比較する前後半比較回路２２（比較回路）に与えられる。
【００３７】
前後半比較回路２２は、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とを比較した後は、両画像信号を順次ラインメモリ２３に出力すると共に、比較結果を比較結果報告信号ＣＯＭＰ１として、ラインメモリ２３の出力を受ける比較結果反映回路２４に与える。
【００３８】
比較結果反映回路２４は、１水平ラインの後半分の画像信号を画像信号線駆動回路３に出力する際に、前後半比較回路２２での比較結果が、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号と同じであるとの結果を示す場合は、１水平ラインの後半分の画像信号をすべてＬｏｗデータに固定して出力する機能を有している。なお、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とが同じでない場合は、ラインメモリ２３から与えられた１水平ラインの後半分の画像信号を、加工せずに画像信号線駆動回路３に出力する。
【００３９】
また、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とが同じである場合は、画像信号線駆動回路３内に残っている１水平ラインの前半分の画像信号を再利用するので、比較結果反映回路２４は、１水平ラインの後半分の画像信号に同期するＳＴＨは出力しない。
【００４０】
また、タイミングコントローラ２内には、グラフィック回路１から与えられるドットクロック（ＤＣＬＫ）、水平同期信号（ＨＤ）、垂直同期信号（ＶＤ）およびデータイネーブル信号（ＤＥＮＡ）に基づいて、基準クロック（ＣＬＫＨ）、ラッチパルス（ＬＰ）、極性反転信号（ＰＯＬ）およびスタートパルス（ＳＴＨ）などの画像信号線駆動回路３を制御する制御信号を生成する制御信号生成回路２５を有している。
【００４１】
なお、制御信号生成回路２５で生成されたＣＬＫＨ、ＬＰおよびＰＯＬは、直接、画像信号線駆動回路３に与えられるが、ＳＴＨは、比較結果反映回路２４を介して与えられる構成となっている。なお、図１においては、制御信号は本発明の実施に必要な構成や信号のみを開示しており、本発明との関係が薄い構成や制御信号などは省略している。
【００４２】
＜動作＞
次に、上述したタイミングコントローラ２の動作について、図２〜図６を用いて説明する。
【００４３】
図２は、Ｒ、Ｇ、Ｂの画像信号をタイミングコントローラ２に入力し、タイミングコントローラ２内のラインメモリ２３に入力するまでの信号の流れを示すタイミングチャートであり、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とでデータが一致する場合を示している。
【００４４】
図２に示すように、タイミングコントローラ２に入力されるＲ、Ｇ、Ｂの画像信号は、例えば、Ｒ１、Ｇ１、Ｂ１のように１ピクセル分のサブピクセルの画像信号が同時に入力され、次のタイミングではＲ２、Ｇ２、Ｂ２のサブピクセルの画像信号が入力される。
【００４５】
タイミングコントローラ２では、入力された画像信号をサブピクセル分割回路２１で１サブピクセルごとに分割し、次のピクセルの画像信号が入力されるタイミングで前後半比較回路２２に与える。
【００４６】
図２に示されるように、Ｒ１、Ｇ１、Ｂ１の画像信号は、Ｒ２、Ｇ２、Ｂ２の画像信号がタイミングコントローラ２に入力されるタイミングでサブピクセル分割回路２１から出力され、Ｒ２、Ｇ２、Ｂ２の画像信号は、Ｒ３、Ｇ３、Ｂ３の画像信号がタイミングコントローラ２に入力されるタイミングでサブピクセル分割回路２１から出力されてそれぞれ前後半比較回路２２に与えられる。
【００４７】
ラインメモリ２３は、１水平ラインの前半分の画像信号を格納する前半用メモリと、１水平ラインの後半分の画像信号を格納する後半用メモリとを有し、それぞれＲ、Ｇ、Ｂの３色分のデータを格納できる構成となっている。
【００４８】
図２には、ラインメモリ２３の前半用メモリに、例えば、Ｒ１、Ｂ１、Ｇ２の画像信号が格納され、後半用メモリには、例えば、Ｇ１、Ｒ１、Ｂ２の画像信号が格納されることが示されている。この格納の仕方は、図１４を用いて説明したように、例えばゲート線Ｇ１には、Ｒ、Ｂ、Ｇの繰り返しとなるようにサブピクセルが接続され、例えばゲート線Ｇ２にはＧ、Ｒ、Ｂの繰り返しとなるようにサブピクセルが接続されている構成に対応したものである。
【００４９】
なお、Ｒ（赤色）用の前半用メモリには、Ｒ１、Ｒ３のように奇数番のＲのデータが格納され、図２においてはこれらをデータ群Ｍ０１としている。同様に、Ｂ（青色）用の前半用メモリには、Ｂ１、Ｂ３のように奇数番のＢのデータが格納され、これらをデータ群Ｍ０２とし、Ｇ（緑色）用の前半用メモリには、Ｇ２、Ｇ４のように偶数番のＧのデータが格納され、これらをデータ群Ｍ０３としている。
【００５０】
また、Ｇ用の後半用メモリには、Ｇ１、Ｇ３のように奇数番のＧのデータが格納され、図２においてはこれらをデータ群Ｍ１１としている。同様に、Ｒ用の後半用メモリには、Ｒ２、Ｒ４のように偶数番のＲのデータが格納され、これらをデータ群Ｍ１２とし、Ｂ用の後半用メモリには、Ｂ２、Ｂ４のように偶数番のＢのデータが格納され、これらをデータ群Ｍ１３としている。なお、上記におけるＲのデータ、ＧのデータおよびＢのデータのそれぞれは、例えば８ビットのデジタルデータであり、Ｒのデータは（Ｒ［７］〜Ｒ［０］）、Ｇのデータは（Ｇ［７］〜Ｇ［０］）、Ｂのデータは（Ｂ［７］〜Ｂ［０］）の８ビットのデータを含んでいる。
【００５１】
前後半比較回路２２では、上記のようにサブピクセル分割回路２１から出力された１サブピクセルごとに分割された画像信号を受け、それらを上述したラインメモリ２３での格納形式に合わせて、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とに並べ変えて両者の比較を行う。この場合、上述した８ビットのデジタルデータを１ビット単位で比較することになる。
【００５２】
ここで、前後半比較回路２２では、１水平ラインの前半分の画像信号と、１水平ラインの後半分の画像信号との比較結果を比較結果信号ＣＯＭＰで示すが、その定常値はＬｏｗ信号である。
【００５３】
そして、画像信号の比較中に１ビットでも異なるデータがあれば、その時点で比較結果信号ＣＯＭＰをＨｉｇｈ信号とし、比較が終了するまでＨｉｇｈ信号を維持し続ける。一方、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号が全く同じであればＬｏｗ信号を維持する。
【００５４】
図２においては、前後半比較回路２２での比較結果が、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とで同じであった場合を示しており、比較結果信号ＣＯＭＰはＬｏｗ信号を維持しており、前後半比較回路２２からは比較結果報告信号ＣＯＭＰ１として、比較結果信号ＣＯＭＰの値（Ｌｏｗ）が出力されることを示している。
【００５５】
図３は、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とでデータが一致する場合の、比較結果反映回路２４の動作を示すタイミングチャートであり、タイミングコントローラ２の出力として画像信号線駆動回路３に入力される画像信号および制御信号を示している。
【００５６】
図３に示されるように、比較結果反映回路２４では、１水平ラインの後半分の画像信号を出力する前に、比較結果報告信号ＣＯＭＰ１の信号状態を確認し、比較結果報告信号ＣＯＭＰ１がＬｏｗ信号である場合は、１水平ラインの後半分の画像信号を全てＬｏｗデータとし、タイミングコントローラ２から画像信号線駆動回路３に画像信号が伝送されることを停止すると共に、１水平ラインの後半分の画像信号の始まりのタイミングを示すＳＴＨも出力しない。
【００５７】
画像信号線駆動回路３では、１水平ラインの後半分の画像信号の取り込みタイミングになっても１水平ラインの後半分の画像信号を受けることができず、また、１水平ラインの後半分の画像信号の始まりのタイミングを示すＳＴＨも受けることができない。
【００５８】
ここで、画像信号線駆動回路３は、ＳＴＨでデータの取り込みを始め、ＬＰでマトリクス表示部に出力するので、次のＳＴＨが来ない限り、画像信号線駆動回路３内のレジスタのデータは更新されない。そのため、画像信号線駆動回路３内のレジスタには、１水平ラインの前半分の画像信号のデータが蓄積されたままにできる。
【００５９】
ただし、図３に示されるように、ＳＴＨ以外の制御信号は出力されるので、画像信号線駆動回路３内のレジスタに蓄積されている１水平ラインの前半分の画像信号のデータ各ピクセルに書き込まれることになる。
【００６０】
図４は、ＯＵＴ１〜ＯＵＴｍで示したｍ本の駆動出力を持つ画像信号線駆動回路３の構成を示すブロック図である。図４に示すように画像信号線駆動回路３は、ＳＴＨを受けて、Ｒ、Ｇ、Ｂのデータの取り込みタイミングを示すラッチパルスＳＴＨ１〜ＳＴＨｍを入力データレジスタ３２に出力するシフトレジスタ３１と、ラッチパルスＳＴＨ１〜ＳＴＨｍを入力して、Ｒ、Ｇ、Ｂのデータを受ける入力データレジスタ３２と、ＬＰを受けるＤ／Ａコンバータ参照用レジスタ３３と、Ｄ／Ａコンバータおよび出力回路を有し、ＬＰおよびＰＯＬと階調電圧を受けるＤ／Ａ変換部３４とを備えている。なお、シフトレジスタ３１、入力データレジスタ３２およびＤ／Ａコンバータ参照用レジスタ３３、制御回路電源ＶＤＤＤから電力が供給され、Ｄ／Ａ変換部３４は出力回路電源ＶＤＤＡから電力が供給される。
【００６１】
入力データレジスタ３２は、シフトレジスタ３１からのラッチパルスＳＴＨ１〜ＳＴＨｍを入力して、Ｒ、Ｇ、Ｂのデータの取り込みを行い、取り込んだデータはＤ／Ａコンバータ参照用レジスタ３３に与えられる。Ｄ／Ａコンバータ参照用レジスタ３３は、ＬＰが与えられることでＲ、Ｇ、ＢのデータをＤ／Ａ変換部３４に出力し、Ｄ／Ａ変換部３４ではＬＰが与えられることでＤ／Ａコンバータでデジタル−アナログ変換を行う。アナログ変換され、階調電圧によって階調を有することとなったアナログ信号は出力ＯＵＴ１〜ＯＵＴｍに対応した出力回路を介してマトリクス表示部に与えられる。
【００６２】
図５は、Ｒ、Ｇ、Ｂの画像信号をタイミングコントローラ２に入力し、タイミングコントローラ２内のラインメモリ２３に入力するまでの信号の流れを示すタイミングチャートであり、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とでデータが一致しない合を示している。
【００６３】
図５に示すように、タイミングコントローラ２に入力されるＲ、Ｇ、Ｂの画像信号は、例えば、Ｒ１、Ｇ１、Ｂ１のように１ピクセル分のサブピクセルの画像信号が同時に入力され、次のタイミングではＲ２、Ｇ２、Ｂ２のサブピクセルの画像信号が入力される。
【００６４】
タイミングコントローラ２では、入力された画像信号をサブピクセル分割回路２１で１サブピクセルごとに分割し、次のピクセルの画像信号が入力されるタイミングで前後半比較回路２２に与える。
【００６５】
図５に示されるように、Ｒ１、Ｇ１、Ｂ１の画像信号は、Ｒ２、Ｇ２、Ｂ２の画像信号がタイミングコントローラ２に入力されるタイミングでサブピクセル分割回路２１から出力され、Ｒ２、Ｇ２、Ｂ２の画像信号は、Ｒ３、Ｇ３、Ｂ３の画像信号がタイミングコントローラ２に入力されるタイミングでサブピクセル分割回路２１から出力されてそれぞれ前後半比較回路２２に与えられる。
【００６６】
図５には、ラインメモリ２３の前半用メモリに、例えば、Ｒ１、Ｂ１、Ｇ２の画像信号が格納され、後半用メモリには、例えば、Ｇ１、Ｒ１、Ｂ２の画像信号が格納されることが示されている。
【００６７】
前後半比較回路２２では、１水平ラインの前半分の画像信号と、１水平ラインの後半分の画像信号との比較結果を比較結果信号ＣＯＭＰで示すが、その定常値はＬｏｗ信号である。
【００６８】
図５においては、前後半比較回路２２での比較結果が、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とで異なった場合を示しており、比較結果信号ＣＯＭＰはＬｏｗ信号からＨｉｇｈ信号に変わっている。前後半比較回路２２からは比較終了後に比較結果報告信号ＣＯＭＰ１として、比較結果信号ＣＯＭＰの値（Ｈｉｇｈ）が出力されることを示している。
【００６９】
図６は、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とでデータが一致しない場合の、比較結果反映回路２４の動作を示すタイミングチャートであり、タイミングコントローラ２の出力として画像信号線駆動回路３に入力される画像信号および制御信号を示している。
【００７０】
図６に示されるように、比較結果反映回路２４では、１水平ラインの後半分の画像信号を出力する前に、比較結果報告信号ＣＯＭＰ１の信号状態を確認し、比較結果報告信号ＣＯＭＰ１がＨｉｇｈ信号である場合は、１水平ラインの後半分の画像信号がそのまま画像信号線駆動回路３に伝送されると共に、１水平ラインの後半分の画像信号の始まりのタイミングを示すＳＴＨも出力されることを示している。
【００７１】
以上説明したように、本発明に係る実施の形態１の液晶表示装置においては、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とが一致している場合は、タイミングコントローラ２から画像信号線駆動回路３に対して、１水平ラインの後半分の画像信号を伝送しないので、データのＨｉｇｈ／Ｌｏｗの繰り返しを抑制し、消費電力および電磁波として放射されるノイズの発生を抑制することができる。
【００７２】
＜変形例＞
なお、以上説明した実施の形態１では、本発明をデュアルゲート方式の液晶表示装置に適用した構成について説明したが、本発明は、１水平ラインを３分割して駆動させるトリプル（Triple）ゲート方式や、４分割以上に分割して駆動する方式にも適用可能である。この場合も、先に書き込まれる画像信号と後に書き込まれる画像信号とを比較して、画像信号が一致している場合は後に書き込まれる画像信号を画像信号線駆動回路に伝送しないようにすることで、消費電力および電磁波として放射されるノイズの発生を抑制することができる。
【００７３】
また、説明を簡素化するために、タイミングコントローラ２から画像信号線駆動回路３に伝送するＲＧＢ信号は、通常のデジタル信号として説明を行ったが、この間の伝送方式についてはｍｉｎｉＬＶＤＳ（Low Voltage Differential Signaling）やＲＳＤＳ（reduced swing differential signaling）などの伝送技術を用いても構わない。なお、ＲＳＤＳは登録商標である。
【００７４】
また、これらは、タイミングコントローラとして１つの半導体デバイスに実装することも可能であるし、タイミングコントローラ自身を画像信号線駆動回路と同じ半導体デバイスに実装することも可能である。
【００７５】
＜実施の形態２＞
次に、図７〜図１３を用いて、本発明に係る実施の形態２の液晶表示装置について説明する。
【００７６】
＜装置構成＞
図７は、実施の形態２の液晶表示装置が有するタイミングコントローラの構成を示すブロック図である。
【００７７】
図７に示すように、グラフィック回路１は、タイミングコントローラ２Ａに対してＲ、Ｇ、Ｂの画像信号を１ピクセルずつ順次に伝送すると共に、ＤＣＬＫ、ＨＤ、ＶＤおよびＤＥＮＡを与える。
【００７８】
タイミングコントローラ２Ａは、デュアルゲート方式のマトリクス表示部に対応するため、水平方向にＲ、Ｇ、Ｂの順に並んだサブピクセルに対して、１サブピクセル置きとなるように画像信号を並べ変えて画像信号線駆動回路３Ａに出力すると共に、ＣＬＫＨ、ＰＯＬ、ＬＰ、ＳＴＨおよび信号種類判別信号ＤＩＦＦ_ＣＯＭＰ_Ｏを出力する。
【００７９】
タイミングコントローラ２Ａは、グラフィック回路１から１ピクセルずつ入力された画像信号を１サブピクセルごとに分割する、サブピクセル分割回路２１を有し、サブピクセル分割回路２１で１サブピクセルごとに分割された画像信号は、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号とに分けられて、ラインメモリ２３に出力されると共に、両画像信号の差分を取る差分回路２６にも与えられる。
【００８０】
ラインメモリ２３は、１水平ラインの前半分の画像信号（前半データ）を格納する前半用メモリと、１水平ラインの後半分の画像信号（後半データ）を格納する後半用メモリと、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号の差分を取った差分データを格納する差分データ用メモリを有し、それぞれＲ、Ｇ、Ｂの３色分のデータを格納できる構成となっている。
【００８１】
また、サブピクセル分割回路２１は、１水平ラインの後半分の画像信号を後半データ用カウンタ２８（第２のカウンタ）にも与え、後半データ用カウンタ２８では、１水平ラインの後半分の画像信号の全ビットの変化ビットの数をカウントする。
【００８２】
差分回路２６は、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号の差分を取った差分データをラインメモリ２３に与えると共に、差分データ用カウンタ２７（第１のカウンタ）にも与える。差分データ用カウンタ２７では、差分データの全ビットの変化ビットの数をカウントする。
【００８３】
ここで、変化ビットとは、先に説明したように、Ｒ、Ｇ、Ｂの画像信号はそれぞれ８ビットのデータを含んでいる。このデータにおいて時間的に隣り合うビットどうしを比較し、ビット間で０から１に、あるいは１から０に変化しているビットのことを指す。ここで、時間的に隣り合うとは、Ｒ１とＲ２などのような数字の並びで隣り合っていることではなく、Ｒ１とＲ３などのようにデータが与えられる順で隣り合っていることを意味する。なお、比較に際してはビット列の最上位ビットから順に比較しても良いし、最下位ビットから順に比較しても良い。これは差分データの変化ビット数をカウントする場合も同じである。
【００８４】
例えば、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号の差分を取る場合、両者が全く同じであれば差分データは全て０となり、変化ビット数は０となる。
【００８５】
差分データ用カウンタ２７でのカウント値（ＤＩＦＦ_ＣＮＴ１）と後半データ用カウンタ２８（ＤＩＦＦ_ＣＮＴ）でのカウント値は、カウント比較回路２９（比較回路）に与えられる。カウント比較回路２９では、両カウント値を比較して比較結果を比較結果信号ＤＩＦＦ_ＣＯＭＰとして、ラインメモリ２３の出力を受ける比較結果反映回路２４に与えると共に、画像信号線駆動回路３Ａに対して、タイミングコントローラ２Ａからの出力信号が差動データであるか実画像信号であるかを報告する信号種類判別信号ＤＩＦＦ_ＣＯＭＰ_Ｏを出力する。
【００８６】
比較結果反映回路２４は、１水平ラインの後半分の画像信号を画像信号線駆動回路３に出力する際に、カウント比較回路２９での比較結果を受け、カウント値の少ない方のデータ郡を選択して画像信号線駆動回路３に出力する。すなわち、１水平ラインの後半分の画像信号の方がカウント値が少ない場合には、当該画像信号を実画像信号として出力し、１水平ラインの前半分の画像信号と１水平ラインの後半分の画像信号との差分データの方がカウント値が少ない場合には、当該差分データを出力する。なお、実画像信号または差分データの出力と同期して、信号種類判別信号ＤＩＦＦ_ＣＯＭＰ_Ｏも出力される。
【００８７】
また、タイミングコントローラ２Ａ内には、ＤＣＬＫ、ＨＤ、ＶＤおよびＤＥＮＡに基づいて、ＣＬＫＨ、ＬＰ、ＰＯＬおよびＳＴＨなどの画像信号線駆動回路３Ａを制御する制御信号を生成する制御信号生成回路２５を有している。制御信号生成回路２５で生成されたＣＬＫＨ、ＬＰ、ＰＯＬおよびＳＴＨは画像信号線駆動回路３Ａに与えられる。
【００８８】
なお、図７においては、制御信号は本発明の実施に必要な構成や信号のみを開示しており、本発明との関係が薄い構成や制御信号などは省略している。
【００８９】
＜動作＞
次に、上述したタイミングコントローラ２Ａの動作について、図８〜図１１を用いて説明する。
【００９０】
図８は、Ｒ、Ｇ、Ｂの画像信号をタイミングコントローラ２Ａに入力し、タイミングコントローラ２Ａ内のラインメモリ２３に入力するまでの信号の流れを示すタイミングチャートであり、１水平ラインの後半分の画像信号の変化ビット数と差分データの変化ビット数とを比較した結果、差分データの変化ビット数の方が少なかった場合を示している。
【００９１】
図８に示すように、タイミングコントローラ２に入力されるＲ、Ｇ、Ｂの画像信号は、例えば、Ｒ１、Ｇ１、Ｂ１のように１ピクセル分のサブピクセルの画像信号が同時に入力され、次のタイミングではＲ２、Ｇ２、Ｂ２のサブピクセルの画像信号が入力される。
【００９２】
タイミングコントローラ２Ａでは、入力された画像信号をサブピクセル分割回路２１で１サブピクセルごとに分割し、次のピクセルの画像信号が入力されるタイミングでラインメモリ２３、差分回路２６および後半データ用カウンタ２８に与える。
【００９３】
図８においては、ラインメモリ２３の前半用メモリに入力されるデータ群Ｍ０１、Ｍ０２およびＭ０３、前半用メモリに入力されるデータ群Ｍ１１、Ｍ１２およびＭ１３に加えて、データ群Ｍ０１〜Ｍ０３とデータ群Ｍ１１〜Ｍ１３とのそれぞれの差分データ群ｍ１１、ｍ１２およびｍ１３を前半と後半の差分データとして示している。
【００９４】
差分データ群ｍ１１は、ｇ１、ｇ３のように奇数番で表され、差分データ群ｍ１２は、ｒ２、ｒ４のように偶数番で表され、差分データ群ｍ１３は、ｂ２、ｂ４のように偶数番で表される。
【００９５】
また、図８においては、後半データ用カウンタ２８での、１水平ラインの後半分の画像信号の変化ビット数のカウントアップのタイミングをＣ０、Ｃ１、Ｃ２のように表し、差分データ用カウンタ２７での、差分データの変化ビット数のカウントアップのタイミングをＤ０、Ｄ１、Ｄ２のように表している。
【００９６】
ここで、カウント比較回路２９では、差分データ用カウンタ２７でのカウント値ＤＩＦＦ_ＣＮＴ１と後半データ用カウンタ２８でのカウント値ＤＩＦＦ_ＣＮＴとの比較結果を比較結果信号ＤＩＦＦ_ＣＯＭＰで示すが、ＤＩＦＦ_ＣＮＴ１がＤＩＦＦ_ＣＮＴより小さい場合は、比較結果信号ＤＩＦＦ_ＣＯＭＰはＨｉｇｈ信号として出力される。
【００９７】
図８においては、カウント比較回路２９での比較結果が、ＤＩＦＦ_ＣＮＴ１がＤＩＦＦ_ＣＮＴより小かった場合を示しており、カウント終了後に比較結果信号ＤＩＦＦ_ＣＯＭＰがＨｉｇｈ信号として出力されることを示している。
【００９８】
図９は、１水平ラインの後半分の画像信号の変化ビット数と差分データの変化ビット数とを比較した結果、差分データの変化ビット数の方が少なかった場合の、比較結果反映回路２４の動作を示すタイミングチャートであり、タイミングコントローラ２Ａの出力として画像信号線駆動回路３Ａに入力される差分データおよび制御信号を示している。
【００９９】
図９に示されるように、比較結果反映回路２４では、１水平ラインの後半分の画像信号を出力する前に、比較結果報告信号ＤＩＦＦ_ＣＯＭＰの信号状態を確認し、比較結果報告信号ＤＩＦＦ_ＣＯＭＰがＨｉｇｈ信号である場合は、１水平ラインの後半分の画像信号の代わりに差分データをタイミングコントローラ２Ａから画像信号線駆動回路３Ａに伝送すると共に、信号種類判別信号ＤＩＦＦ_ＣＯＭＰ_ＯをＨｉｇｈ信号として画像信号線駆動回路３Ａに与え、１水平ラインの後半分の画像信号の代わりに差分データを送ったことを伝える。
【０１００】
画像信号線駆動回路３Ａは、最初のＳＴＨの立ち下がりのタイミングでＲ１、Ｂ１、Ｇ２などの１水平ラインの前半分の画像信号を取り込み始め、前半分の画像信号を全て取り込むと、ＬＰの立ち上がりのタイミングで１水平ラインの前半分の画像信号の出力を始める。
【０１０１】
また、次のＳＴＨの立ち下がりのタイミングでｇ１、ｒ２、ｂ２などの差分データを取り込み始め、信号種類判別信号ＤＩＦＦ_ＣＯＭＰ_ＯがＨｉｇｈ信号となっている期間に差分データを全て取り込むことができる。そして、ＬＰの立ち上がりのタイミングで、差分データの出力を始める。
【０１０２】
図１０は、Ｒ、Ｇ、Ｂの画像信号をタイミングコントローラ２Ａに入力し、タイミングコントローラ２Ａのラインメモリ２３に入力するまでの信号の流れを示すタイミングチャートであり、１水平ラインの後半分の画像信号の変化ビット数と差分データの変化ビット数とを比較した結果、差分データの変化ビット数の方が多いか等価であった場合を示しており、カウント終了後に比較結果信号ＤＩＦＦ_ＣＯＭＰがＬｏｗ信号として出力されることを示している。
【０１０３】
図１１は、１水平ラインの後半分の画像信号の変化ビット数と差分データの変化ビット数とを比較した結果、差分データの変化ビット数の方が多いか等価であった場合の、比較結果反映回路２４の動作を示すタイミングチャートであり、タイミングコントローラ２Ａの出力として画像信号線駆動回路３Ａに入力される差分データおよび制御信号を示している。
【０１０４】
図１１に示されるように、比較結果反映回路２４では、１水平ラインの後半分の画像信号を出力する前に、比較結果報告信号ＤＩＦＦ_ＣＯＭＰの信号状態を確認し、比較結果報告信号ＤＩＦＦ_ＣＯＭＰがＬｏｗ信号である場合は、１水平ラインの後半分の画像信号をタイミングコントローラ２Ａから画像信号線駆動回路３Ａに伝送すると共に、信号種類判別信号ＤＩＦＦ_ＣＯＭＰ_ＯをＬｏｗ信号として画像信号線駆動回路３Ａに与え、１水平ラインの後半分の画像信号を送ったことを伝える。
【０１０５】
画像信号線駆動回路３Ａは、最初のＳＴＨの立ち下がりのタイミングでＲ１、Ｂ１、Ｇ２などの１水平ラインの前半分の画像信号を取り込み、前半分の画像信号を全て取り込むと、ＬＰの立ち上がりのタイミングで１水平ラインの前半分の画像信号の出力を始める。
【０１０６】
また、次のＳＴＨの立ち下がりのタイミングでＧ１、Ｒ２、Ｂ２などの１水平ラインの後半分の画像信号を取り込み、後半分の画像信号を全て取り込むと、ＬＰの立ち上がりのタイミングで、１水平ラインの後半分の画像信号の出力を始める。
【０１０７】
図１２は、画像信号線駆動回路３が備える入力データレジスタ３２（図４）を構成する一般的な単位入力データレジスタの構成を示す論理回路図である。
【０１０８】
図１２に示す、入力データレジスタ３２を構成するｍ個の入力データレジスタ中のｎ番目の単位入力データレジスタは、ＡＮＤ回路Ｃ１の反転入力部とＡＮＤ回路Ｃ２の入力部にシフトレジスタ３１（図４）からラッチパルスＳＴＨｎが入力され、ＡＮＤ回路Ｃ２のもう１つの入力部には新たなデータｄａｔａｉが入力される構成となっている。
【０１０９】
そして、ＡＮＤ回路Ｃ１およびＣ２の出力はＯＲ回路Ｃ３に入力され、ＯＲ回路Ｃ３の出力はクロック同期式のラッチ回路Ｃ４に入力され、ラッチ回路Ｃ４からラッチされたデータｄａｔａＯが出力される構成となっている。なお、データｄａｔａＯはＡＮＤ回路Ｃ１のもう１つの入力部に与えられる。図１２の単位データレジスタは、上記構成になっているので、ラッチパルスＳＴＨｎが入力するとラッチ回路Ｃ４にラッチされているデータｄａｔａＯに関わらずＡＮＤ回路Ｃ１の出力がＬｏｗとなり、同時にｄａｔａｉの入力がそのままＡＮＤ回路Ｃ２から出力されるので、その値がＯＲ回路Ｃ３の出力となり、ラッチ回路Ｃ４でラッチされる。ＳＴＨｎがＬｏｗの場合（非選択時）は、ＡＮＤ回路Ｃ２がＬｏｗとなり、ＡＮＤ回路Ｃ１の出力すなわちｄａｔａＯがＯＲ回路Ｃ３から出力され再ラッチされる。
【０１１０】
このような構成の単位入力データレジスタを必要数（出力数×データのビット数×色数）だけ配列することで、サブピクセルごとに必要とするデジタルデータを入力データレジスタ３２（図４）に蓄積しているが、画像信号線駆動回路３Ａでは、単位入力データレジスタを図１３に示すような構成とすることで、与えられたデータが、差分データである場合に、前半データに差分データを加えることで、後半データを作成することができる。
【０１１１】
すなわち、図１３に示す単位入力データレジスタは、ＡＮＤ回路Ｃ１１の反転入力部、３入力ＡＮＤ回路Ｃ１２およびＣ１３の入力部にスタートパルスＳＴＨｎが入力され、３ＡＮＤ回路Ｃ１２の１つの入力部と全加算器Ｃ１４の入力部には新たなデータｄａｔａｉが入力される構成となっている。また、３入力ＡＮＤ回路Ｃ１２の反転入力部と３入力ＡＮＤ回路Ｃ１３の入力部には信号種類判別信号ＤＩＦＦ_ＣＯＭＰ_Ｏが入力され、全加算器Ｃ１４の出力は３入力ＡＮＤ回路Ｃ１３の入力部に与えられる構成となっている。
【０１１２】
そして、ＡＮＤ回路Ｃ１１、３入力ＡＮＤ回路Ｃ１２およびＣ１３の出力はＯＲ回路Ｃ１５に入力され、ＯＲ回路Ｃ１５の出力はクロック同期式のラッチ回路Ｃ１６に入力され、ラッチ回路Ｃ１６からラッチされたデータｄａｔａＯが出力される構成となっている。なお、データｄａｔａＯはＡＮＤ回路Ｃ１１のもう１つの入力部および全加算器Ｃ１４の入力部に与えられる。また、全加算器Ｃ１４の残りの２つの入力部には前半データに基づいて下位ビットからの桁上げ分のデータＸおよび上位ビットへの桁上げ分のデータＣが与えられる構成となっており、信号種類判別信号ＤＩＦＦ_ＣＯＭＰ_ＯがＨｉｇｈ信号の場合は、データｄａｔａｉにデータＸおよびデータＣが可算されて、前半データに差分データを加えた後半データが全加算器Ｃ１４から出力されることとなる。
【０１１３】
以上説明したように、本発明に係る実施の形態２の液晶表示装置においては、差分データの変化ビット数の方が少なかった場合（ＤＩＦＦ_ＣＮＴ１＜ＤＩＦＦ_ＣＮＴである場合）は、タイミングコントローラ２Ａから画像信号線駆動回路３Ａに対して、差分データを伝送し、差分データの変化ビット数の方が多いか等価である場合（ＤＩＦＦ_ＣＮＴ１≧ＤＩＦＦ_ＣＮＴ）である場合は、タイミングコントローラ２Ａから画像信号線駆動回路３Ａに対して、１水平ラインの後半分の画像信号を伝送するので、変化量の少ない方の伝送形態を選択することとなりデータのＨｉｇｈ／Ｌｏｗの繰り返しを抑制し、消費電力および電磁波として放射されるノイズの発生を抑制することができる。
【０１１４】
＜変形例＞
なお、以上説明した実施の形態２では、本発明をデュアルゲート方式の液晶表示装置に適用した構成について説明したが、本発明は、１水平ラインを３分割して駆動させるトリプル（Triple）ゲート方式や、４分割以上に分割して駆動する表示方式にも適用可能である。この場合も、先に書き込まれる画像信号と後に書き込まれる画像信号との差分データの変化ビット数と、１水平ラインの後半分の画像信号の変ビット化数を比較して、変化量の少ない方の伝送形態を選択することにより、消費電力および電磁波として放射されるノイズの発生を抑制することができる。
【０１１５】
また、説明を簡素化するために、タイミングコントローラ２Ａから画像信号線駆動回路３Ａに伝送するＲＧＢ信号は、通常のデジタル信号として説明を行ったが、この間の伝送方式についてはｍｉｎｉＬＶＤＳやＲＳＤＳなどの伝送技術を用いても構わない。
【０１１６】
ｍｉｎｉＬＶＤＳやＲＳＤＳなどの特別なマッピングがされる伝送方式を用いる場合は、その伝送順序に応じて、後半データ用カウンタ２８での、１水平ラインの後半分の画像信号の変化ビット数のカウントアップおよび差分データ用カウンタ２７での、差分データの変化ビット数のカウントアップを行い、それらの比較データから差分データの利用の有無を確定すれば良い。
【０１１７】
＜半導体装置への実装＞
実施の形態１および実施の形態２の液晶表示装置においては、それぞれタイミングコントローラ２および２Ａを有するものとして説明したが、タイミングコントローラ２および２Ａは、どちらも半導体集積回路として半導体装置（半導体チップ）内に実装された構成とすることができる。
【０１１８】
液晶表示装置の大型化に伴い、画像信号線の本数も増え、それに伴いタイミングコントローラの個数も増えるが、タイミングコントローラを半導体装置内に実装することで、多数のタイミングコントローラを液晶表示装置に組み込む作業が容易となる。
【０１１９】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１２０】
２，２Ａ  タイミングコントローラ、３，３Ａ  画像信号線駆動回路、２１  サブピクセル分割回路、２２  前後半比較回路、２４  比較結果反映回路、２６  差分回路、２７  差分データ用カウンタ、２８  後半データ用カウンタ、２９  カウント比較回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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