(57)【要約】【課題】端子数を減少することである。【解決手段】低速光信号処理部１０は、制御用ＦＰＧＡ１２と光モジュール１３ａと信号増幅デバイス１４ａとを有する。制御用ＦＰＧＡ１２は、光モジュール１３ａ、信号増幅デバイス１４ａの各々に対し、光モジュール１３ａと信号増幅デバイス１４ａとに共通のデータ信号と、光モジュール１３ａと信号増幅デバイス１４ａとを個別に制御可能なクロック信号とを出力する。制御用ＦＰＧＡ１２は、光モジュール１３ａと信号増幅デバイス１４ａとを制御する。【選択図】図１
2016004327.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１デバイスと、
前記複数の第１デバイスの各々に対し、前記複数の第１デバイスに共通のデータ信号と、前記複数の第１デバイスを個別に制御可能なクロック信号とを出力し、前記複数の第１デバイスを制御する第２デバイスと
を有することを特徴とする伝送装置。
【請求項２】
前記第２デバイスは、前記複数の第１デバイスの内、アクセス対象外の第１デバイスに対し、所定のレベルのクロック信号を出力することを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記第２デバイスは、Ｉ２Ｃ（Inter  Integrated  Circuit）インタフェースにより、前記複数の第１デバイスと接続されることを特徴とする請求項１に記載の伝送装置。
【請求項４】
前記複数の第１デバイスは、前記第２デバイスとの通信の速度の異なる複数のデバイスであることを特徴とする請求項１に記載の伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置に関する。
【背景技術】
【０００２】
光ネットワークは、光ファイバを媒体として光信号を伝送するネットワークであり、ＮＥ（Network  Element）等の光伝送装置が、他の光伝送装置やユーザネットワークと接続されることにより構成される。光ネットワークにおいて、各光伝送装置は、光信号の行路選択や終端処理を行う。光伝送装置の構成は様々であるが、光伝送装置は、例えば、低速光信号処理部とスイッチ部と高速光信号処理部とを有する。低速光信号処理部は、受信された光信号を電気信号に変換する。スイッチ部は、各光信号処理部間における電気信号の入出力を行う。高速光信号処理部は、低速信号を多重化して高速光信号として送信する。
【０００３】
光伝送装置の低速光信号処理部は、１つのマスタデバイスと複数のスレーブデバイスとを有する。マスタデバイスは、例えば、制御用ＦＰＧＡ（Field  Programmable  Gate  Array）であり、ＣＰＵ（Central  Processing  Unit）と複数のスレーブデバイスとの間の通信を制御する。複数のスレーブデバイスは、例えば、光モジュール、信号増幅デバイス、発信器デバイス、温度デバイスであり、マスタデバイスとの通信は、Ｉ２Ｃ（Inter  Integrated  Circuit）インタフェースにより実現される。各スレーブデバイスの構成部分（例えば、制御部、状態検出部、メモリ）は、このＩ２Ｃインタフェースにより制御や監視が可能である。
【０００４】
一般的に、Ｉ２Ｃインタフェースは、１つのマスタデバイスと複数のスレーブデバイスとの間をバス接続し、バス信号をシリアル転送する。バス信号には、マスタデバイスのクロック（ＳＣＬ）端子から出力されるクロック信号と、データ（ＳＤＡ）端子から出力されるデータ信号とがある。マスタデバイスは、Ｉ２Ｃインタフェースを介して接続された複数のスレーブデバイスの中から、アクセス対象のスレーブデバイスを選択し、該スレーブデバイスに対して、上記クロック信号と上記データ信号とを出力する。
【０００５】
Ｉ２Ｃインタフェースによる接続には、例えば、マスタデバイスが、クロック端子を共通化し、データ端子をスレーブデバイス毎に個別に有する方法がある。しかしながら、かかる方法では、クロック信号のトグル中にデータ信号がＬｏｗに固定化されると、Ｉ２Ｃ規格に規定されているバスクリアが動作して、アクセス対象でないスレーブデバイスがリセットされる恐れがある。一方、クロック信号のトグル中にデータ信号がハイインピーダンス（Ｈｉ−Ｚ）に固定化されると、スレーブデバイスが動作しなくなることがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−６９９４６号公報
【特許文献２】特開２００３−１４１０６１号公報
【特許文献３】特開２００４−３１０４０１号公報
【特許文献４】特開２００５−３１０１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、Ｉ２Ｃインタフェースによる別の接続方法として、マスタデバイスが、クロック端子とデータ端子との双方を共通化する方法が考えられる。しかしながら、かかる方法では、マスタデバイスが、各スレーブデバイスに対し、アクセス対象選択用のアドレスを割り当てる際、スレーブデバイス側の制約によってはアドレスが固定化され、任意のアドレスを割り当てられない恐れがある。その結果、複数のスレーブデバイスを、共通のバス線（マスタデバイスのクロック端子と各スレーブデバイスとを接続するクロック線、及びデータ端子と各スレーブデバイスとを接続するデータ線）に接続できないことがある。
【０００８】
そこで、Ｉ２Ｃインタフェースによる更に別の接続方法として、マスタデバイスが、クロック端子とデータ端子との双方をスレーブデバイス毎に個別に有する方法が考えられる。しかしながら、かかる方法では、マスタデバイスの端子数が、スレーブデバイス数×２に増加してしまう。特に、光モジュール等を多数実装する光伝送装置では、スレーブデバイスの増加に伴い、マスタデバイスの使用する端子の数も増加してしまう。光伝送装置は、小型化に伴い高密度実装が求められることから、マスタデバイスの使用する端子数の増加は、ボード上の配線増加等と相俟って、実装設計を困難とする要因となる。
【０００９】
開示の技術は、上記に鑑みてなされたものであって、端子数を減少することのできる伝送装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本願の開示する伝送装置は、一つの態様において、複数の第１デバイスと第２デバイスとを有する。前記第２デバイスは、前記複数の第１デバイスの各々に対し、前記複数の第１デバイスに共通のデータ信号と、前記複数の第１デバイスを個別に制御可能なクロック信号とを出力し、前記複数の第１デバイスを制御する。
【発明の効果】
【００１１】
本願の開示する伝送装置の一つの態様によれば、端子数を減少することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本実施例に係る光伝送装置の低速光信号処理部の構成を示す図である。
【図２】図２は、本実施例に係るマスタデバイスとスレーブデバイス間の接続形態を示す図である。
【図３】図３は、本実施例に係る制御用ＦＰＧＡの構成を示す図である。
【図４】図４は、本実施例に係るデータ転送制御方法を説明するための波形図である。
【図５】図５は、変形例１に係るマスタデバイスとスレーブデバイス間の接続形態を示す図である。
【図６】図６は、変形例１に係る制御用ＦＰＧＡの構成を示す図である。
【図７】図７は、変形例１に係るデータ転送制御方法を説明するための波形図である。
【発明を実施するための形態】
【００１３】
以下に、本願の開示する伝送装置の実施例を、図面を参照しながら詳細に説明する。なお、以下の実施例により本願の開示する伝送装置が限定されるものではない。
【００１４】
まず、本願の開示する一実施例に係る光伝送装置の構成を説明する。図１は、本実施例に係る光伝送装置の低速光信号処理部１０の構成を示す図である。図１に示す様に、低速光信号処理部１０は、ＣＰＵ１１と制御用ＦＰＧＡ１２と光モジュール１３ａ〜１３ｄと信号増幅デバイス１４ａ〜１４ｄと信号処理ＡＳＩＣ（Application  Specific  Integrated  Circuit）１５と信号処理ＡＳＩＣ／ＦＰＧＡ１６と発信器デバイス１７と温度デバイス１８とＬＥＤ（Light  Emitting  Diode）１９とを有する。これら各構成部分は、一方向又は双方向に、信号やデータの入出力が可能な様に接続されている。
【００１５】
ＣＰＵ１１は、ソフトウェアＳＷからの指示に従い、ＰＣＩ（Peripheral  Component  Interconnect）ExpressインタフェースＩ１を介して、制御用ＦＰＧＡ１２にアクセスを行う。制御用ＦＰＧＡ１２は、ＣＰＵ１１とのインタフェースを担う内部バスマスタ１２ａと、ＬＥＤ１９とのインタフェースを担う共通レジスタ１２ｂと、各種デバイスとのインタフェースを担うインタフェースブリッジ１２ｃ〜１２ｊとを有する。
【００１６】
光モジュール１３ａ〜１３ｄは、光ファイバＦ１〜Ｆ４にそれぞれ接続され、光電気変換を行う。光信号から電気信号に変換された主信号データは、信号増幅デバイス１４ａ〜１４ｄにより増幅された後、信号処理ＡＳＩＣ１５と信号処理ＡＳＩＣ（Application  Specific  Integrated  Circuit）／ＦＰＧＡ１６とに入力される。信号処理ＡＳＩＣ／ＦＰＧＡ１６により処理された主信号データは、他のインタフェースユニットに電気信号として出力される。
【００１７】
発信器デバイス１７は、Ｉ２ＣインタフェースＩ７を介して、制御用ＦＰＧＡ１２からのバス信号（クロック信号とデータ信号）を入力する。同様に、温度デバイス１８は、Ｉ２ＣインタフェースＩ８を介して、制御用ＦＰＧＡ１２からのバス信号を入力する。ＬＥＤ１９は、ＤＣ（Direct  Current）インタフェースＩ２を介して、共通レジスタ１２ｂからのＤＣ信号を入力する。
【００１８】
光モジュール１３ａ〜１３ｄ、信号増幅デバイス１４ａ〜１４ｄ、発信器デバイス１７、温度デバイス１８等の各デバイスと制御用ＦＰＧＡ１２との間は、Ｉ２Ｃインタフェースにより接続されており、バス信号（クロック信号とデータ信号）による通信が可能である。例えば、ＣＰＵ１１が光モジュール１３ａ〜１３ｄにアクセスする際には、制御用ＦＰＧＡ１２に一旦アクセスがあり、制御用ＦＰＧＡ１２は、内部バスマスタ１２ａによりアドレスを処理した後、該アドレスに対応するインタフェースブリッジ１２ｃにアクセスする。光モジュール１３ａ〜１３ｄ用のインタフェースブリッジ１２ｃは、内部バスマスタ１２ａから入力されるアドレスとデータとを処理して、Ｉ２Ｃ通信フォーマットの信号を生成する。インタフェースブリッジ１２ｃは、Ｉ２Ｃ通信フォーマットの信号により、光モジュール１３ａ〜１３ｄと通信することで、光モジュール１３ａ〜１３ｄに対する制御または光モジュール１３ａ〜１３ｄからのデータ取得を行う。
【００１９】
制御用ＦＰＧＡ１２はマスタデバイスとして機能し、光モジュール１３ａ〜１３ｄ、信号増幅デバイス１４ａ〜１４ｄ、発信器デバイス１７、温度デバイス１８等の各デバイスはスレーブデバイスとして機能する。複数のスレーブデバイスを制御するマスタデバイスは、個々のスレーブデバイスと接続するために、スレーブデバイス数に対応した複数本のクロック端子と、スレーブデバイス数に拘らず共通化された１本のデータ端子とを有する。これに対し、各スレーブデバイスは、クロック端子とデータ端子とをそれぞれ１本ずつ有する。マスタデバイスの有する複数のクロック端子は、それぞれ対応するスレーブデバイスと１：１接続する。一方、マスタデバイスの有する１本のデータ端子は、各スレーブデバイスのデータ端子により共有化されて接続される。
【００２０】
図２は、本実施例に係るマスタデバイスとスレーブデバイス間の接続形態を示す図である。図２に示す様に、Ｉ２Ｃインタフェースの形成するバス線の内、クロック（ＳＣＬ）線Ｃ１〜Ｃｎ（ｎは２以上の整数）は、スレーブデバイス１３ａ、１４ａ、１７、１８の各々に個別に接続される。データ（ＳＤＡ）線Ｄ１は、スレーブデバイス１３ａ、１４ａ、１７、１８の各々に共通に接続される。例えば、制御用ＦＰＧＡ１２は、アクセス対象となる発信器デバイス１７に接続されているクロック線Ｃｎ−１に対してのみ、クロックを出力し、発信器デバイス１７以外に接続されているクロック線Ｃ１、Ｃ２、…、Ｃｎの信号をＬｏｗ固定（クロック出力＝０）とする。従って、Ｌｏｗに固定されたクロック線Ｃ１、Ｃ２、…、Ｃｎに接続されているスレーブデバイス１３ａ、１４ａ、１８は、何れもＩ２Ｃアクセスを認識することがない。その結果、制御用ＦＰＧＡ１２は、データ線Ｄ１を共通化しつつ、任意のスレーブデバイス（本実施例では発信器デバイス１７）のみを制御することが可能となる。
【００２１】
なお、図２において、クロック線Ｃ１〜Ｃｎとデータ線Ｄ１とは、それぞれプルアップ抵抗Ｐ１〜Ｐｎ＋１に接続されている。このため、制御用ＦＰＧＡ１２は、Ｉ２Ｃアクセスの実行前（例えば、初期状態）に、全てのバス線（クロック線Ｃ１〜Ｃｎ、データ線Ｄ１）の信号をＨＩＧＨ固定とすることができる。
【００２２】
続いて、制御用ＦＰＧＡ１２の構成を説明する。図３は、本実施例に係る制御用ＦＰＧＡ１２の構成を示す図である。ＣＰＵ１１にはソフトウェアが実装されており、ＣＰＵ１１は、制御用ＦＰＧＡ１２に対し、スレーブデバイスとの通信を指示する。すなわち、ＣＰＵ１１は、アクセス対象のスレーブデバイスに対応するアドレス、Ｒ／Ｗ（Read／Write）制御信号、データを生成し、制御用ＦＰＧＡ１２に出力する。制御用ＦＰＧＡ１２は、図３に示す様に、ＣＰＵ１１とのインタフェースを担うアドレス識別回路１２１を有する。アドレス識別回路１２１は、ＣＰＵ１１との間で、アドレス、Ｒ／Ｗ制御信号、データの入出力を行う。アドレス識別回路１２１は、デコードされたアドレスを用いて、アクセス対象とするスレーブデバイスを選択するための制御信号（以下、「デバイス選択信号」と記す。）と、アクセスを開始するトリガとを出力する。デバイス選択信号の出力タイミングとアクセスを開始するトリガの出力タイミングとは連動している。
【００２３】
デバイス選択回路１２２は、アクセス対象とするスレーブデバイスに接続しているクロック線Ｃ１〜Ｃｎを選択する。デバイス選択回路１２２は、アクセス開始のタイミングで、アクセス対象のスレーブデバイスのクロック信号をＬｏｗにする制御信号を、クロック選択回路１２３ａ〜１２３ｄに出力する。また、デバイス選択回路１２２は、アクセス対象のスレーブデバイスがアクセス開始タイミングから遅延してクロック送出を行うための制御信号を、クロック選択回路１２３ａ〜１２３ｄに出力する。また、デバイス選択回路１２２は、Ｉ２Ｃアクセスの完了を契機として、アクセス対象のスレーブデバイスのクロック信号をハイインピーダンスとするための制御信号を、クロック選択回路１２３ａ〜１２３ｄに出力する。更に、デバイス選択回路１２２は、アクセス対象外のスレーブデバイスのクロック信号に遅延を付けて、Ｌｏｗからハイインピーダンスに変更するための制御信号を、クロック選択回路１２３ａ〜１２３ｄに出力する。
【００２４】
デバイスアドレス生成部１２４は、アドレス識別回路１２１がデコードした情報を用いて、Ｉ２Ｃフォーマットの一部であるデバイスアドレスを生成する。Ｒ／Ｗ制御部１２５は、アドレス識別回路１２１がデコードした情報を用いて、Ｉ２Ｃフォーマットの一部であるＲ／Ｗビットを生成する。データ生成部１２６は、アドレス識別回路１２１がデコードした情報を用いて、Ｉ２Ｃフォーマットの一部であるデータを生成する。クロック生成部１２７は、Ｉ２Ｃ通信用のクロックを生成する。すなわち、クロック生成部１２７は、マスタデバイスとしての制御用ＦＰＧＡ１２の動作するクロックを基に、内部カウンタを用いて、Ｉ２Ｃで規定されているクロック信号を生成する。
【００２５】
Ｉ２Ｃフォーマット生成送信部１２８は、デバイスアドレス生成部１２４、Ｒ／Ｗ制御部１２５、データ生成部１２６の各ブロックから入力される情報を組み合わせて、クロック生成部１２７により生成されたクロックにて、Ｉ２Ｃフォーマットの生成を行う。また、Ｉ２Ｃフォーマット生成送信部１２８は、アクセスを開始するトリガのタイミングにて、データ線Ｄ１にデータ（Ｉ２Ｃデータ）を送出する。
【００２６】
クロック選択回路１２３ａ〜１２３ｄは、入力された上記デバイス選択信号に基づき、何れのクロック線にクロックを出力するかを決定する。クロック選択回路１２３ａ〜１２３ｄは、入力された上記デバイス選択信号に基づき、ハイインピーダンス（Ｈｉ−Ｚ）出力、Ｌｏｗ出力、クロック出力の選択を行う。
【００２７】
デバイス選択回路１２２は、アクセス開始のタイミングにて、アクセス対象以外のスレーブデバイスのクロック信号をＬｏｗとする。一方、デバイス選択回路１２２は、アクセス対象のスレーブデバイスのクロック信号を、アクセス開始タイミングから遅延させて、クロック生成部１２７により生成されたクロックを選択する。アクセスが完了すると、デバイス選択回路１２２は、アクセス対象のスレーブデバイスのクロック信号を、クロック出力からハイインピーダンス出力に変更する。一方、デバイス選択回路１２２は、アクセス対象以外のスレーブデバイスのクロック信号を、遅延を付けてＬｏｗ出力からハイインピーダンス出力に変更する。
【００２８】
Ｉ２Ｃフォーマット受信部１２９は、マスタデバイスとしての制御用ＦＰＧＡ１２がスレーブデバイスからデータを読み取る際、クロック生成部１２７により生成されたクロックにて、データ信号のＩ２Ｃフォーマットを認識する。また、Ｉ２Ｃフォーマット受信部１２９は、ＡＣＫ（ACKnowledgement）、ＮＡＣＫ（Negative  ACKnowledgement）、及びデータを認識する。データ取得部１２１０は、Ｉ２Ｃフォーマット受信部１２９から、スレーブデバイスの送信したデータを取得し、アドレス識別回路１２１に該データを出力する。
【００２９】
図４は、本実施例に係るデータ転送制御方法を説明するための波形図である。図４に示す様に、タイミングｔ１に示す初期状態では、制御用ＦＰＧＡ１２（マスタデバイス）は、何れのスレーブデバイスに対してもＩ２Ｃアクセスを行っておらず、データ端子ＤＴと全てのクロック端子ＣＴ１〜ＣＴｎとに対して、ハイインピーダンス出力を行う。このハイインピーダンス出力中は、データ信号及びクロック信号は、バス上の外部抵抗によりプルアップされているため、全てＨＩＧＨに固定される。
【００３０】
制御用ＦＰＧＡ１２が特定のスレーブデバイスに対してＩ２Ｃアクセスを実行する場合、アドレス識別回路１２１は、ＣＰＵ１１との通信を行うことで、デバイス選択回路１２２に対し、Ｉ２Ｃアクセスを指示する。デバイス選択回路１２２は、アクセス対象のスレーブデバイス以外のスレーブデバイスに接続されているクロック端子に対してＬｏｗ（０）を出力する様に、クロック選択回路１２３ａ〜１２３ｄに指示する。一方、デバイス選択回路１２２は、アクセス対象のスレーブデバイスに接続されているクロック端子に対しては、ハイインピーダンスを出力する様に指示する。
【００３１】
タイミングｔ２では、Ｉ２Ｃフォーマット生成送信部１２８は、データ端子ＤＴを、ハイインピーダンス出力からＬｏｗ出力に変更する。これにより、制御用ＦＰＧＡ１２（マスタデバイス）は、従前の初期状態から、Ｉ２Ｃアクセスの開始を意味する“StartCondition”に移行する。このとき、クロック端子ＣＴ１は、ハイインピーダンスの状態の時にデータ信号の立下り（Ｌｏｗ状態への移行）が有ったことを条件として、Ｉ２Ｃアクセスの発生を認識する。アクセス対象以外のスレーブデバイスのクロック信号は、タイミングｔ２では、既にＬｏｗ出力となっているため、上記条件を満たさず、クロック端子ＣＴ１以外のクロック端子ＣＴ２〜ＣＴｎは、“StartCondition”を認識しない。換言すれば、クロック端子ＣＴ１〜ＣＴｎの内、クロック端子ＣＴ１のみが、Ｉ２Ｃアクセスの発生を検知することとなる。
【００３２】
タイミングｔ３では、制御用ＦＰＧＡ１２は、アクセス対象のスレーブデバイスに対応するクロック端子ＣＴ１に対し、ハイインピーダンス出力とＬｏｗ出力とをトグルさせた出力を行う。これにより、アクセス対象のスレーブデバイスである光モジュール１３ａに対して、クロックが供給される。一方、マスタデバイスである制御用ＦＰＧＡ１２は、データ端子ＤＴに対して、光モジュール１３ａ宛のＩ２Ｃデータのフォーマットに則った信号を出力する。光モジュール１３ａは、データ信号とクロック信号とを制御用ＦＰＧＡ１２から受信すると、データ端子ＤＴに対する出力をＬｏｗ出力とすることで、ＡＣＫを返信する。あるいは、光モジュール１３ａは、データ信号とクロック信号とを制御用ＦＰＧＡ１２から受信すると、クロック端子ＣＴ１に対する出力をＬｏｗ出力とすることで、クロックストレッチ出力を実行する。
【００３３】
タイミングｔ４では、制御用ＦＰＧＡ１２は、上記ＡＣＫまたはクロックストレッチ出力により、アクセス対象のスレーブデバイス（光モジュール１３ａ）へのＩ２Ｃアクセスの完了を検知する。該検知を契機として、Ｉ２Ｃフォーマット生成送信部１２８は、クロック端子ＣＴ１を、ハイインピーダンス出力に固定すると共に、データ端子ＤＴを、Ｌｏｗ出力からハイインピーダンス出力に切り替える。これにより、制御用ＦＰＧＡ１２（マスタデバイス）は、従前の“StartCondition”から、Ｉ２Ｃアクセスの終了を意味する“StopCondition”に移行する。
【００３４】
タイミングｔ５では、制御用ＦＰＧＡ１２は、アクセス対象外のスレーブデバイスに対応するクロック端子ＣＴ２〜ＣＴｎに対しても、他の端子と同様に、ハイインピーダンスを出力する。これにより、全てのバス信号（クロック信号とデータ信号）が初期状態（タイミングｔ１の状態）に戻る。
【００３５】
その後、アクセス対象のスレーブデバイスが切り替わると、変更後のスレーブデバイスである温度デバイス１８に対し、光モジュール１３ａと同様の処理が実行される。各タイミングｔ６〜ｔ１０における制御用ＦＰＧＡ１２の処理は、上述したタイミングｔ１〜ｔ５における処理とそれぞれ同様であるので、その詳細な説明は省略する。
【００３６】
以上説明した様に、低速光信号処理部１０は、制御用ＦＰＧＡ１２と光モジュール１３ａと信号増幅デバイス１４ａとを有する。制御用ＦＰＧＡ１２は、光モジュール１３ａ、信号増幅デバイス１４ａの各々に対し、光モジュール１３ａと信号増幅デバイス１４ａとに共通のデータ信号と、光モジュール１３ａと信号増幅デバイス１４ａとを個別に制御可能なクロック信号とを出力する。これにより、制御用ＦＰＧＡ１２は、光モジュール１３ａと信号増幅デバイス１４ａとを制御する。低速光信号処理部１０において、制御用ＦＰＧＡ１２は、光モジュール１３ａ、信号増幅デバイス１４ａの内、アクセス対象外のデバイスに対し、所定の論理レベル（例えば、Ｌｏｗレベル）のクロック信号を出力するものとしてもよい。また、制御用ＦＰＧＡ１２は、Ｉ２Ｃインタフェースにより、光モジュール１３ａ、信号増幅デバイス１４ａと接続されるものとしてもよい。
【００３７】
換言すれば、低速光信号処理部１０は、Ｉ２Ｃインタフェースを構成するクロック線Ｃ１〜Ｃｎとデータ線Ｄ１との内、データ線Ｄ１を共通化した構成を採る。これにより、マスタデバイスとしての制御用ＦＰＧＡ１２は、各スレーブデバイスに対するクロック信号を個別に制御することで、アクセスしたいスレーブデバイスに対してのみ、個別にＩ２Ｃアクセスを認識させる。
【００３８】
上述した様に、低速光信号処理部１０は、アクセス対象のスレーブデバイスに対してのみクロック（ＳＣＬ）信号を供給する構成のため、異なる通信速度のスレーブデバイスを、共通のデータ（ＳＤＡ）線にバス接続することができる。従って、低速光信号処理部１０は、端子数を減少することができる。また、図２に示した様に、低速光信号処理部１０は、マスタデバイスとスレーブデバイス間の接続を、マスタデバイス数＋１本に抑えることができる。更に、低速光信号処理部１０は、アクセス対象外のスレーブデバイスへのクロック信号をＬｏｗ固定（クロック出力＝０）とする構成を採る。従って、Ｉ２Ｃ規格に規定されているバスクリアが動作しても、アクセス対象でないスレーブデバイスがリセットされる恐れが無い。加えて、クロック信号のトグル中にデータ信号がハイインピーダンス（Ｈｉ−Ｚ）に固定化されても、スレーブデバイスの動作不良は発生しない。
【００３９】
（変形例１）
次に、変形例１について説明する。変形例１に係る低速光信号処理部が上記実施例に係る低速光信号処理部と異なる点は、スレーブデバイスの通信速度である。すなわち、上記実施例では、制御用ＦＰＧＡ１２に接続されたスレーブデバイスの通信速度が全て同一である場合について説明した。変形例１では、通信速度の異なる複数のスレーブデバイスが１つの低速光信号処理部内に混在する場合について説明する。以下、上記実施例との相違点を中心として説明する。
【００４０】
変形例１に係る低速光信号処理部は、図１に示した実施例に係る低速光信号処理部１０と同様の構成を有する。従って、変形例１では、上記実施例と共通する構成要素には、同一の参照符号を用いると共に、その図示及び詳細な説明は省略する。図５は、変形例１に係るマスタデバイスとスレーブデバイス間の接続形態を示す図である。図５に示す様に、バス上のスレーブデバイスの通信速度は、光モジュール１３ａと発信器デバイス１７とのクロックが標準モードのクロック（例えば、１００クロック）であるのに対し、信号増幅デバイス１４ａと温度デバイス１８とのクロックは、高速モードのクロック（例えば、４００クロック）である。変形例１に係る低速光信号処理部１０の制御用ＦＰＧＡ１２は、Ｉ２Ｃアクセスの実行に際し、クロック端子ＣＴ１〜ＣＴｎの各々を個別に制御するので、接続するスレーブデバイスの速度が異なっていても、上記実施例と同様の制御が可能である。
【００４１】
図６は、変形例１に係る制御用ＦＰＧＡ１２の構成を示す図である。図６に示す様に、変形例１に係る制御用ＦＰＧＡは、図３に示した実施例に係る制御用ＦＰＧＡ１２と共通する構成要素を複数含む。従って、変形例１では、上記実施例と共通する構成要素には、同一の参照符号を用いると共に、その図示及び詳細な説明は省略する。アドレス識別回路１２１は、入力されたアドレスをデコードすることで、Ｉ２Ｃインタフェースによるアクセスを何れの速度で行うかを決定する。次に、アドレス識別回路１２１は、速度制御信号をセレクタ１２７ｃに出力して、高速クロック生成部１２７ａと標準クロック生成部１２７ｂとの生成するクロックの内、一方のクロックを選択する。アドレス識別回路１２１は、セレクタ１２７ｃの選択したクロックにより、クロック選択回路１２３ａ〜１２３ｄとＩ２Ｃフォーマット生成送信部１２８とＩ２Ｃフォーマット受信部１２９とを駆動させる。
【００４２】
図７は、変形例１に係るデータ転送制御方法を説明するための波形図である。図７のタイミングｔ１３に示す様に、制御用ＦＰＧＡ１２による１つ目のＩ２Ｃアクセス（光モジュール１３ａへのアクセス）は、標準モードにより実行される。これに対し、タイミングｔ１８に示す様に、制御用ＦＰＧＡ１２による２つ目のＩ２Ｃアクセス（温度デバイス１８へのアクセス）は、高速モードにより実行される。この様に、変形例１に係る低速光信号処理部１０によれば、スレーブデバイス側にクロック速度の混在が生じた場合にも、制御用ＦＰＧＡ１２によるデータ転送制御の適用が可能である。
【００４３】
なお、上記実施例及び変形例１では、制御用ＦＰＧＡ１２に接続されるスレーブデバイスの数は４つとしたが、例えば２０〜３０等、複数であればよい。また、変形例１では、制御用ＦＰＧＡ１２に接続された４つのスレーブデバイスの内、２つのスレーブデバイスが標準モードで動作するものとしたが、１つまたは３つのスレーブデバイスが標準モードで動作するものとしても勿論よい。スレーブデバイスの速度に関しても、必ずしも、標準モード（例えば１００クロック）と高速モード（例えば４００クロック）との２段階でなくてもよく、３段階以上であってもよい。
【００４４】
また、上記実施例及び変形例１においては、光伝送装置の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的態様は、図示のものに限らず、その全部または一部を、各種の負荷や使用状況等に応じて、任意の単位で機能的または物理的に分散・統合して構成することもできる。例えば、図１の信号処理ＡＳＩＣ１５と信号処理ＡＳＩＣ／ＦＰＧＡ１６、あるいは、図３のデバイスアドレス生成部１２４とＲ／Ｗ制御部１２５とデータ生成部１２６を、それぞれ１つの構成要素として統合してもよい。反対に、アドレス識別回路１２１に関し、デバイス選択回路１２２を制御する部分と、Ｉ２Ｃフォーマット生成送信部１２８にアクセス開始のトリガを与える部分とに分散してもよい。更に、生成されたアドレス、Ｒ／Ｗ制御信号、データを記憶するメモリを、光伝送装置の外部装置として、ネットワークやケーブル経由で接続する様にしてもよい。
【符号の説明】
【００４５】
１０  低速光信号処理部
１１  ＣＰＵ
１２  制御用ＦＰＧＡ（マスタデバイス）
１２ａ  内部バスマスタ
１２ｂ  共通レジスタ
１２ｃ〜１２ｊ  インタフェースブリッジ
１３ａ〜１３ｄ  光モジュール（スレーブデバイス）
１４ａ〜１４ｄ  信号増幅デバイス（スレーブデバイス）
１５  信号処理ＡＳＩＣ
１６  信号処理ＡＳＩＣ／ＦＰＧＡ
１７  発信器デバイス（スレーブデバイス）
１８  温度デバイス（スレーブデバイス）
１９  ＬＥＤ
１２１  アドレス識別回路
１２２  デバイス選択回路
１２３ａ、１２３ｂ、１２３ｃ、１２３ｄ  クロック選択回路
１２３ａ−１、１２３ｂ−１、１２３ｃ−１、１２３ｄ−１  セレクタ
１２４  デバイスアドレス生成部
１２５  Ｒ／Ｗ制御部
１２６  データ生成部
１２７  クロック生成部
１２７ａ  高速クロック生成部
１２７ｂ  標準クロック生成部
１２７ｃ  セレクタ
１２８  Ｉ２Ｃフォーマット生成送信部
１２９  Ｉ２Ｃフォーマット受信部
１２１０  データ取得部
Ｃ１、Ｃ２、・・・、Ｃｎ−１、Ｃｎ  クロック線
ＣＴ１、ＣＴ２、・・・、ＣＴｎ−１、ＣＴｎ  クロック端子
Ｄ１  データ線
ＤＴ  データ端子
Ｆ１、Ｆ２、Ｆ３、Ｆ４  光ファイバ
Ｉ１  ＰＣＩ  Expressインタフェース
Ｉ２  ＤＣインタフェース
Ｉ３、Ｉ４、Ｉ７、Ｉ８  Ｉ２Ｃインタフェース
Ｉ５、Ｉ６  専用バス
Ｐ１、Ｐ２、・・・、Ｐｎ、Ｐｎ＋１  プルアップ抵抗
ＳＷ  ソフトウェア
ｔ１〜ｔ１０、ｔ１１〜ｔ２０  タイミング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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