(57)【要約】【課題】比較的に広帯域にわたって入力信号の周波数に応じた利得の変化が低減され、出力電力が向上された電子回路を提供する。【解決手段】トランジスタ２ａ，２ｂと、抵抗素子４と、キャパシタ５と、抵抗素子６と、分布定数線路７ａ，７ｂとを備え、トランジスタ２ａはゲート端子２ａ１とソース端子２ａ２とドレイン端子２ａ３とを備え、トランジスタ２ｂはゲート端子２ｂ１とソース端子２ｂ２とドレイン端子２ｂ３とを備え、ソース端子２ａ２は基準電位に接続され、ドレイン端子２ａ３は分布定数線路７ａを介してゲート端子２ｂ１に接続され、ドレイン端子２ａ３は分布定数線路７ａと分布定数線路７ｂと抵抗素子６とを順に介してソース端子２ｂ２に接続され、ソース端子２ｂ２は抵抗素子４とキャパシタ５とを順に介して基準電位に接続され、ドレイン端子２ｂ３は直流電源ＶＤに接続される。【選択図】図１
2016181884.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタと第２のトランジスタと第１の分布定数線路と第２の分布定数線路と第１の抵抗素子と第１のキャパシタと回路素子とを備え、
前記第１のトランジスタは、第１の端子と第２の端子と第１の制御端子とを備え、
前記第２のトランジスタは、第３の端子と第４の端子と第２の制御端子とを備え、
前記第１の端子は、基準電位に接続され、
前記第２の端子は、前記第２の制御端子に接続され、
前記第２の端子は、前記第１の抵抗素子を介して、前記第３の端子に接続され、
前記第３の端子は、前記回路素子と前記第１のキャパシタとを順に介して、前記基準電位に接続され、
前記回路素子は、前記第３の端子と前記第１のキャパシタとの間の線路において電気的な抵抗値を有し、
前記第４の端子は、直流電源に接続される、
電子回路。
【請求項２】
前記回路素子の抵抗値は、前記第１の抵抗素子の抵抗値の２０倍以上である、
請求項１に記載の電子回路。
【請求項３】
第２の抵抗素子と第２のキャパシタとを更に備え、
前記第２の抵抗素子と前記第２のキャパシタとは、前記第１の制御端子と前記基準電位との間に並列接続されている、
請求項１または請求項２に記載の電子回路。
【請求項４】
前記回路素子は、抵抗素子およびトランジスタの何れかである、
請求項１〜請求項３の何れか一項に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カレントリユース型の増幅回路に用いる電子回路に関する。
【背景技術】
【０００２】
複数段の電子回路において、後段回路に供給される電源を後段回路を介して前段回路にも供給するカレントリユース電子回路が知られている。例えば、特許文献１には、カレントリユース電子回路を逓倍器に用いる技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３５０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、増幅器を流れる電流は各ＨＥＭＴ（HEMT：High  Electron  Mobility  Transistor）でリユースさせるので半分で済むが、ＶＤ電圧（ＶＤ：直流電源）に比較して出力電力が小さい。ＶＤ電圧は、各ＨＥＭＴで約１／２となるので、出力電力も約１／２となる。また、広帯域において入力信号の周波数に応じた利得の変化を低減するのが難しい。具体的には、容量やラインインピーダンスの回路構成でマッチング回路を形成しているので、利得の平坦性を保つのが、このような回路構成の周波数特性の影響によって難しい。これは、各ＨＥＭＴを流れる電流の直流経路の電圧が入力信号の周波数によって、変動するからである。そこで、本発明の目的は、上記の事項を鑑みてなされたものであり、比較的に広帯域にわたって入力信号の周波数に応じた利得の変化が低減され、出力電力が向上された電子回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明に係る電子回路は、第１のトランジスタと第２のトランジスタと第１の分布定数線路と第２の分布定数線路と第１の抵抗素子と第１のキャパシタと回路素子とを備え、前記第１のトランジスタは、第１の端子と第２の端子と第１の制御端子とを備え、前記第２のトランジスタは、第３の端子と第４の端子と第２の制御端子とを備え、前記第１の端子は、基準電位に接続され、前記第２の端子は、前記第２の制御端子に接続され、前記第２の端子は、前記第１の抵抗素子を介して、前記第３の端子に接続され、前記第３の端子は、前記回路素子と前記第１のキャパシタとを順に介して、前記基準電位に接続され、前記回路素子は、前記第３の端子と前記第１のキャパシタとの間の線路において電気的な抵抗値を有し、前記第４の端子は、直流電源に接続される。
【発明の効果】
【０００６】
本発明によれば、比較的に広帯域にわたって入力信号の周波数に応じた利得の変化が低減され、出力電力が向上された電子回路を提供できる。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態に係る電子回路の構成を示す図である。
【図２】図２は、実施形態に係る電子回路の効果を説明するための図である。
【図３】図３は、実施形態に係る電子回路の効果を説明するための図である。
【図４】図４は、実施形態に係る電子回路の適用例を示す図である。
【図５】図５は、実施形態に係る電子回路の他の構成の要部を示す図である。
【図６】図６は、従来の電子回路の構成を示す図である。
【図７】図７は、従来の電子回路の効果を説明するための図である。
【発明を実施するための形態】
【０００８】
［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。第一の実施態様に係る電子回路は、第１のトランジスタと第２のトランジスタと第１の分布定数線路と第２の分布定数線路と第１の抵抗素子と第１のキャパシタと回路素子とを備え、前記第１のトランジスタは、第１の端子と第２の端子と第１の制御端子とを備え、前記第２のトランジスタは、第３の端子と第４の端子と第２の制御端子とを備え、前記第１の端子は、基準電位に接続され、前記第２の端子は、前記第２の制御端子に接続され、前記第２の端子は、前記第１の抵抗素子を介して、前記第３の端子に接続され、前記第３の端子は、前記回路素子と前記第１のキャパシタとを順に介して、前記基準電位に接続され、前記回路素子は、前記第３の端子と前記第１のキャパシタとの間の線路において電気的な抵抗値を有し、前記第４の端子は、直流電源に接続される。第一の実施態様に係る電子回路によれば、第１、第２のトランジスタを用いたいわゆるカレントリユース型の増幅回路が実現されており、第１のトランジスタの第２の端子が、第１の分布定数線路と第２の分布定数線路と第１の抵抗素子とを順に介して第２のトランジスタの第３の端子に接続されており、さらに、第２のトランジスタの第３の端子が、回路素子と第１のキャパシタとを順に介して基準電位に接続されることによって、利得の周波数依存性の低減と出力の向上とが実現される。このように、回路素子（抵抗素子）を基準電位と直流経路の間に接続することにより、高周波信号の振幅による直流経路の電圧の変動を抑制することができる。
【０００９】
第二の実施態様に係る電子回路では、前記回路素子の抵抗値は、前記第１の抵抗素子の抵抗値の２０倍以上である。第二の実施態様に係る電子回路によれば、回路素子の抵抗値が第１の抵抗素子の抵抗値の２０倍以上であるので、利得の周波数依存性の低減と出力の向上とが実現される。このように、回路素子の抵抗値を第１の抵抗素子の抵抗値の２０倍以上にすることによって、高周波信号の振幅による直流経路の電圧の変動を広い周波数範囲で抑制することができる。
【００１０】
第三の実施態様に係る電子回路では、第２の抵抗素子と第２のキャパシタとを更に備え、前記第２の抵抗素子と前記第２のキャパシタとは、前記第１の制御端子と前記基準電位との間に並列接続されている。このように、前記第２の抵抗素子と前記第２のキャパシタとは、前記第１の制御端子と前記基準電位との間に並列接続されていることで、第１の制御端子に所定の電圧を印可することができる。
【００１１】
第四の実施態様に係る電子回路では、前記回路素子は、抵抗素子およびトランジスタの何れかである。第四の実施態様に係る電子回路によれば、回路素子として抵抗素子と共にトランジスタが利用できるので、製造が容易となる。
【００１２】
［本願発明の実施形態の詳細］
本願発明に係る一端子回路の具体例を、添付図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。また、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【００１３】
図１を参照して電子回路１の構成を説明する。電子回路１は、トランジスタ２ａ（第１のトランジスタ）、トランジスタ２ｂ（第２のトランジスタ）、電源回路３、抵抗素子４（回路素子）、キャパシタ５（第１のキャパシタ）、抵抗素子６（第１の抵抗素子）、分布定数線路７ａ（第１の分布定数線路）、分布定数線路７ｂ（第２の分布定数線路）、分布定数線路７ｃ、分布定数線路７ｄ、キャパシタ８、キャパシタ９、入力端子１０ａ、出力端子１０ｂを備える。
【００１４】
トランジスタ２ａ，２ｂは、何れもＨＥＭＴ（HEMT：High  Electron  Mobility  Transistor）である。トランジスタ２ａは、ゲート端子２ａ１（第１の制御端子）、ソース端子２ａ２（第１の端子）、ドレイン端子２ａ３（第２の端子）を備える。トランジスタ２ｂは、ゲート端子２ｂ１（第２の制御端子）、ソース端子２ｂ２（第３の端子）、ドレイン端子２ｂ３（第４の端子）を備える。トランジスタ２ａのソース端子２ａ２は、電源回路３を介して、基準電位に接続される。トランジスタ２ａのドレイン端子２ａ３は、分布定数線路７ａを介して、トランジスタ２ｂのゲート端子２ｂ１に接続される。トランジスタ２ａのドレイン端子２ａ３は、分布定数線路７ａと分布定数線路７ｂと抵抗素子６と分布定数線路７ｃとを順に介して、トランジスタ２ｂのソース端子２ｂ２に接続される。なお、分布定数線路７ｃは、設けなくてもよく、この場合、トランジスタ２ａのドレイン端子２ａ３は、分布定数線路７ａと分布定数線路７ｂと抵抗素子６とを順に介して、トランジスタ２ｂのソース端子２ｂ２に接続される。トランジスタ２ｂのソース端子２ｂ２は、抵抗素子４とキャパシタ５とを順に介して、基準電位に接続される。トランジスタ２ｂのドレイン端子２ｂ３は、直流電源（以下、ＶＤという）に接続される。
【００１５】
トランジスタ２ａのソース端子２ａ２は、分布定数線路７ｄを介して、電源回路３に接続される。トランジスタ２ａのソース端子２ａ２は、分布定数線路７ｄと電源回路３とを順に介して基準電位に接続される。電源回路３は、抵抗素子３ａ、キャパシタ３ｂを備える。抵抗素子３ａとキャパシタ３ｂとは、ソース端子２ａ２と基準電位との間に並列接続されている。抵抗素子３ａとキャパシタ３ｂとは、分布定数線路７ｄを介して、ソース端子２ａ２に並列に接続されている。入力端子１０ａから入力される入力信号は、電子回路１によって増幅され出力信号として出力端子１０ｂから出力される。直流電源ＶＤによって電子回路１に生じる電流は、直流経路Ｌ１を流れる。このように、抵抗素子４（回路素子）を基準電位と直流経路Ｌ１の間に接続することにより、高周波信号の振幅による直流経路Ｌ１の電圧の変動を抑制することができる。
【００１６】
直流電源ＶＤの電圧は、例えば５［Ｖ］である。トランジスタ２ａ，２ｂのそれぞれのゲート幅は、何れも、例えば３２０［μｍ］である。抵抗素子４の抵抗値は、例えば略００［Ω］であり、抵抗素子６の抵抗値の２０倍以上となる値である。分布定数線路７ａの電気長は、例えば４００［μｍ］である。分布定数線路７ｂの電気長は、例えば３２００［μｍ］である。抵抗素子４（回路素子）の抵抗値を抵抗素子６の抵抗値の２０倍以上にすることによって、高周波信号の振幅による直流経路Ｌ１の電圧の変動を広い周波数範囲で抑制することができる。
【００１７】
図２、図３、図６、図７を参照して、電子回路１の奏する効果を従来の電子回路２０と比較しつつ説明する。図２の（Ａ）部、図２の（Ｂ）部、図３に示す結果は、図１に示す電子回路１の構成に対するシミュレーション結果である。図６は、電子回路２０の構成を示す図である。電子回路２０は、電子回路１と比較する比較例である。電子回路２０の構成は、図６に示すように、電子回路１の構成において抵抗素子４が設けられておらずに分布定数線路７ｃがキャパシタ５に直接に接続されている点、電子回路２０の分布定数線路７ａの電気長が９５０［μｍ］である点、分布定数線路７ｂの電気長が１６００［μｍ］である点を除けば、電子回路１の構成と同様である。図７の（Ａ）部、図７の（Ｂ）部に示す結果は、電子回路２０の構成に対するシミュレーション結果である。
【００１８】
図２の（Ａ）部の横軸は、入力端子１０ａから電子回路１に入力される入力信号の周波数［ＧＨｚ］を表し、図２の（Ａ）部の縦軸は、電子回路１の利得［ｄＢ］を表す。図２の（Ｂ）部の横軸は、入力端子１０ａから電子回路１に入力されるの入力信号の電力（入力電力［ｄＢｍ］）を表し、図２の（Ｂ）部の縦軸は、出力端子１０ｂから出力される電子回路１の出力信号の電力（出力電力［ｄＢｍ］）を表す。図２の（Ｂ）部に示す結果は、入力端子１０ａから電子回路１に入力される入力信号の周波数が２５［ＧＨｚ］の場合に得られる。図７の（Ａ）部の横軸および縦軸のそれぞれの定義は、図２の（Ａ）部の横軸および縦軸のそれぞれの定義を電子回路２０の場合に読み替えたものと同様であり、図７の（Ｂ）部の横軸および縦軸のそれぞれの定義は、図２の（Ｂ）部の横軸および縦軸のそれぞれの定義を電子回路２０の場合に読み替えたものと同様である。すなわち、図７の（Ａ）部の横軸は、入力端子１０ａから電子回路２０に入力される入力信号の周波数［ＧＨｚ］を表し、図７の（Ａ）部の縦軸は、電子回路２０の利得［ｄＢ］を表す。図７の（Ｂ）部の横軸は、入力端子１０ａから電子回路２０に入力される入力信号の電力（入力電力［ｄＢｍ］）を表し、図７の（Ｂ）部の縦軸は、出力端子１０ｂから出力される電子回路２０の出力信号の電力（出力電力［ｄＢｍ］）を表す。図７の（Ｂ）部に示す結果は、入力端子１０ａから電子回路２０に入力される入力信号の周波数が２５［ＧＨｚ］の場合に得られる。
【００１９】
図２の（Ａ）部に示すように、入力端子１０ａから電子回路１に入力される入力信号の周波数が５〜２５［ＧＨｚ］の広帯域では、電子回路１の利得は、略９〜１１［ｄＢ］の範囲内にあり、変化の幅が略１［ｄＢ］となる。従って、電子回路１では、概ね平坦な利得特性を広帯域で得ることができる。例えば、入力端子１０ａから電子回路１に入力される入力信号の周波数が１０［ＧＨｚ］の場合に得られる電子回路１の利得は９．８［ｄＢ］となっており（ポイントＰ１１）、入力端子１０ａから電子回路１に入力される入力信号の周波数が２５［ＧＨｚ］の場合に得られる電子回路１の利得は１０．１［ｄＢ］となっている（ポイントＰ１２）。これに対し、図７の（Ａ）部に示すように、入力端子１０ａから電子回路２０に入力される入力信号の周波数が５〜２５［ＧＨｚ］の広帯域において、電子回路２０の利得は、変化の幅が４．５［ｄＢ］となっており、電子回路１の場合の１［ｄＢ］の値に比較して大きい。例えば、入力端子１０ａから電子回路２０に入力される入力信号の周波数が１０［ＧＨｚ］の場合に得られる電子回路２０の利得は略１７．１［ｄＢ］となっており（ポイントＰ２１）、入力端子１０ａから電子回路２０に入力される入力信号の周波数が２５［ＧＨｚ］の場合に得られる電子回路２０の利得は略１２．４［ｄＢ］となっている（ポイントＰ２２）。
【００２０】
図２の（Ｂ）部に示す曲線Ｇ１１は、入力端子１０ａから電子回路１に入力される入力信号の電力（入力電力［ｄＢｍ］）に応じた、電子回路１の出力信号（出力端子１０ｂから出力される電子回路１の出力信号）の電力（出力電力［ｄＢｍ］）を表す。図２の（Ｂ）部に示すように、出力端子１０ｂから出力される電子回路１の出力信号の電力は、入力端子１０ａから電子回路１に入力される入力信号の電力の増加に伴って増加する。例えば、入力端子１０ａから電子回路１に入力される入力信号の電力が１３［ｄＢｍ］の場合、出力端子１０ｂから出力される電子回路１の出力信号の電力は、１８．７［ｄＢｍ］となる（ポイントＰ１３）。図２の（Ｂ）部からは、入力端子１０ａから電子回路１に入力する入力信号の周波数が２５［ＧＨｚ］の場合に電子回路１の飽和出力が略１８．７［ｄＢｍ］となっていることがわかる。これに対し、図７の（Ｂ）部に示す曲線Ｇ２１は、入力端子１０ａから電子回路２０に入力される入力信号の電力（入力電力［ｄＢｍ］）に応じた、電子回路２０の出力信号（出力端子１０ｂから出力される電子回路２０の出力信号）の電力（出力電力［ｄＢｍ］）を表す。図７の（Ｂ）部に示すように、出力端子１０ｂから出力される電子回路２０の出力信号の電力は、入力端子１０ａから電子回路２０に入力される入力信号の電力の増加に伴って増加する。例えば、入力端子１０ａから電子回路２０に入力される入力信号の電力が１０［ｄＢｍ］の場合、出力端子１０ｂから出力される電子回路１の出力信号の電力は、１７．２［ｄＢｍ］となる（ポイントＰ２３）。図７の（Ｂ）部からは、入力端子１０ａから電子回路２０に入力する入力信号の周波数が２５［ＧＨｚ］の場合に電子回路２０の飽和出力が略１７．２［ｄＢｍ］となっていることがわかる。従って、図２の（Ｂ）部に示す電子回路１の飽和出力は、図７の（Ｂ）部に示す電子回路２０の飽和出力よりも１．５［ｄＢｍ］増加していることがわかる。
【００２１】
次に図３に示す結果を説明する。図３の横軸は、抵抗素子４の抵抗値［Ω］を表し、図３の縦軸は、電子回路１の利得平坦度［ｄＢ］を表す。図３に示す利得平坦度とは、入力端子１０ａから電子回路１に入力される入力信号の周波数（図２の（Ａ）部の横軸）が５〜２５［ＧＨｚ］の範囲における電子回路１の利得（図２の（Ｂ）部の縦軸）の最大値と最小値との差［ｄＢ］である。図２の（Ａ）部および（Ｂ）部に示す結果は、抵抗素子４の抵抗値を１００［Ω］に固定して得られる結果であるが、図３に示す結果は、抵抗素子４の抵抗値を、１００［Ω］を含む０〜２００［Ω］の範囲に変化させて得られる結果である。また、図３の示す結果によれば、抵抗素子４の抵抗値が９０［Ω］以上２００［Ω］以下の範囲にある場合には、電子回路１の利得平坦度が２［ｄＢ］以下となっており、電子回路１において利得平坦度の向上が認められる。
【００２２】
以上の構成を備える電子回路１によれば、トランジスタ２ａ，２ｂを用いたいわゆるカレントリユース型の増幅回路が実現されており、トランジスタ２ａのドレイン端子２ａ３が、分布定数線路７ａと分布定数線路７ｂと抵抗素子６とを順に介してトランジスタ２ｂのソース端子２ｂ２に接続されており、さらに、トランジスタ２ｂのソース端子２ｂ２が、抵抗素子４とキャパシタ５とを順に介して基準電位に接続されることによって、利得の周波数依存性の低減と出力の向上とが実現される。更に、電子回路１によれば、抵抗素子４の抵抗値が抵抗素子６の抵抗値の２０倍以上であるので、利得の周波数依存性の低減と出力の向上とが実現される。
【００２３】
（変形例１）図４に示す電子回路１ａは、電子回路１の変形例である。電子回路１ａは、電子回路１の構成に加えて、分布定数線路７ｅ、分布定数線路７ｆ、電源回路１１、分布定数線路７ｇ、分布定数線路７ｈ、分布定数線路７ｉ、抵抗素子１２、キャパシタ１３、電源端子１０ｃを更に備える。電源回路１１は、抵抗素子１１ａ（第２の抵抗素子）、キャパシタ１１ｂ（第２のキャパシタ）を備える。
【００２４】
分布定数線路７ｅは、トランジスタ２ｂのゲート端子２ｂ１と分布定数線路７ａとの間に設けられる。トランジスタ２ａのドレイン端子２ａ３は、分布定数線路７ａと分布定数線路７ｅとを順に介して、トランジスタ２ｂのゲート端子２ｂ１に接続される。
【００２５】
トランジスタ２ａのゲート端子２ａ１は、分布定数線路７ｆを介して、電源回路１１に接続される。トランジスタ２ａのゲート端子２ａ１は、分布定数線路７ｆと電源回路１１とを順に介して基準電位に接続される。抵抗素子１１ａとキャパシタ１１ｂとは、分布定数線路７ｆと基準電位との間に並列接続される。抵抗素子１１ａとキャパシタ１１ｂとは、分布定数線路７ｆを介して、ゲート端子２ａ１に並列に接続される。
【００２６】
分布定数線路７ｇ、分布定数線路７ｉは、トランジスタ２ｂのドレイン端子２ｂ３とキャパシタ９との間に設けられる。ドレイン端子２ｂ３は、分布定数線路７ｇと分布定数線路７ｉとキャパシタ９とを順に介して出力端子１０ｂに接続される。また、ドレイン端子２ｂ３は、分布定数線路７ｇと分布定数線路７ｈと抵抗素子１２とキャパシタ１３とを順に介して基準電位に接続される。ドレイン端子２ｂ３は、分布定数線路７ｇと分布定数線路７ｈと抵抗素子１２とを順に介して電源端子１０ｃに接続される。電源端子１０ｃとキャパシタ１３とは、抵抗素子１２に対して並列に接続される。電源端子１０ｃには、直流電源ＶＤによる直流電圧が印可される。入力端子１０ａから入力される入力信号は、電子回路１ａによって増幅され出力信号として出力端子１０ｂから出力される。直流電源ＶＤによって電子回路１ａに生じる電流は、直流経路Ｌ２を流れる。
【００２７】
変形例１に係る電子回路１ａは、電子回路１と同様の効果を奏する。更に、変形例１の構成の場合、分布定数線路７ｅを用いることによって、分布定数線路７ａと共に、トランジスタ２ａのドレイン端子２ａ３とトランジスタ２ｂのゲート端子２ｂ１との間のインピーダンスの整合をより十分に行える。
【００２８】
（変形例２）上記の電子回路１，１ａは、何れも、分布定数線路７ｃとキャパシタ５との間に設けられる回路素子として抵抗素子４を備えるが、電子回路１，１ａは、抵抗素子４に代えて図５に示すトランジスタ２ｃを当該回路素子として備えてもよい。トランジスタ２ｃは、ＨＥＭＴである。トランジスタ２ｃは、抵抗素子４と同様に、ソース端子２ｂ２とキャパシタ５との間の線路において電気的な抵抗値を有する。図５に示すように、トランジスタ２ｃは、ゲート端子２ｃ１、ソース端子２ｃ２、ドレイン端子２ｃ３を備える。ゲート端子２ｃ１は、直流電源ＶＣに接続され、トランジスタ２ｃは、この直流電源ＶＣによる直流電圧の印可によって駆動する。トランジスタ２ｃのソース端子２ｃ２は、キャパシタ５を介して基準電位に接続される。トランジスタ２ｃのドレイン端子２ｃ３は、分布定数線路７ｃを介してトランジスタ２ｂのソース端子２ｂ２に接続される。
【００２９】
変形例２の構成は、電子回路１，１ａの奏する効果をそれぞれ奏する。更に、変形例２の構成の場合、トランジスタ２ｃを用いることによって、分布定数線路７ｃとキャパシタ５との間に設けられる回路素子の抵抗値の調整が容易となる。
【００３０】
以上、好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【００３１】
本発明に係る電子回路は、例えば、広帯域にわたり入力信号の周波数に応じた利得の変化が低減され出力電力が向上される増幅器に用いられることができる。
【符号の説明】
【００３２】
１，１ａ，２０…電子回路、１０ａ…入力端子、１０ｂ…出力端子、１０ｃ…電源端子、１１，３…電源回路、１１ａ，１２，３ａ，４，６…抵抗素子、１１ｂ，１３，３ｂ，５，８，９…キャパシタ、２ａ，２ｂ，２ｃ…トランジスタ、２ａ１，２ｂ１，２ｃ１…ゲート端子、２ａ２，２ｂ２，２ｃ２…ソース端子、２ａ３，２ｂ３，２ｃ３…ドレイン端子、７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，７ｉ…分布定数線路、Ｇ１１，Ｇ２１…曲線、Ｌ１，Ｌ２…直流経路、Ｐ１１，Ｐ１２，Ｐ１３，Ｐ２１，Ｐ２２，Ｐ２３…ポイント。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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