(57)【要約】【課題】周囲をモートで囲まれたメモリセルアレイエリアに形成される下部電極の内周側面をキャパシタとして利用できる半導体装置を提供する。【解決手段】半導体装置において、メモリセルアレイエリア１０を囲むモート１１６に絶縁膜１１７が埋設され、前記絶縁膜に前記モートより浅いダミーシリンダー１２１が形成されている。【選択図】図９
2016004931.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイエリアを囲むモートに絶縁膜が埋設され、前記絶縁膜に前記モートより浅いダミーシリンダーが形成されていることを特徴とする半導体装置。
【請求項２】
前記モートは下部と上部を含み、前記下部の断面形状のテーパー角は前記上部の断面形状のテーパー角よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部の断面形状のテーパー角は０．８度以上、前記上部の断面形状のテーパー角は０．８度未満であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ダミーシリンダーは、前記上部に配置されていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記モートの底面は、ローカル配線上に位置し、前記底面の縁と前記ローカル配線の縁との間には第１の所定値以上のスペースが存在することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記ダミーシリンダーの上端縁と前記モートの上端縁であって前記メモリセルアレイエリアから遠い側の縁との間には、第２の所定値以上のスペースが存在することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記メモリセルアレイエリアに複数の下部電極を有し、前記絶縁膜は前記下部電極の外周面に接続されるサポート膜を兼ねていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記サポート膜は、前記上部と下部との境界に位置する第１サポート膜と、前記モートの上端に位置する第２サポート膜とを含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記モートを挟んで前記メモリセルアレイエリアの反対側に位置する層間絶縁膜を有していることを特徴とする特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、メモリセルアレイエリアの周囲にモートが設けられている半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、クラウン型下部電極が配列形成されたメモリセルアレイエリアの周囲を囲むようにモート（溝）が形成され、モートの内部に金属膜を介して絶縁膜が埋設されている半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６５７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された半導体装置では、クラウン型下部電極を形成する一連の工程を利用してモートを形成しその内部を絶縁膜で埋設する。この方法では、下部電極の内周側も絶縁膜で埋設される。そのため、特許文献１に記載の半導体装置には、下部電極の内周側面をキャパシタとして利用することができないという問題点がある。
【課題を解決するための手段】
【０００５】
本発明の一形態に係る半導体装置は、メモリセルアレイを囲むモートに絶縁膜が埋設され、前記絶縁膜に前記モートより浅いダミーシリンダーが形成されていることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、周囲をモートに囲まれたメモリセルエリアに形成されたクラウン型下部電極の内周側面及び外周側面をキャパシタに利用することができる半導体装置を提供することできる。
【図面の簡単な説明】
【０００７】
【図１】本発明に関連する半導体装置の要部概略構成を示す断面図である。
【図２】図１の半導体装置における問題点を説明するための断面図である。
【図３】発明者が検討したパラメータについて説明するための断面図である。
【図４】本発明の特徴を説明するための断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】図５の工程に続く工程を説明するための断面図である。
【図７】図６の工程に続く工程を説明するための断面図である。
【図８】図７の工程に続く工程を説明するための断面図である。
【図９】本発明の第１の実施の形態に係る半導体装置の要部概略構成を示す断面図である。
【発明を実施するための形態】
【０００８】
まず、本発明の理解を容易にするため、関連する半導体装置について説明する。
【０００９】
図１は、関連する半導体装置の概略構成を示す断面図である。具体的には、図１は、ＣＯＢ（Capacitor Over Bit line）構造のＤＲＡＭ（Dynamic Random Access Memory）メモリセルアレイエリアの一部及びその周辺を示している。
【００１０】
図示の半導体装置は、メモリセルアレイエリア１０とその周囲に位置する周辺回路領域２０とを含む。
【００１１】
半導体基板１０１にはメモリセル領域１０２を規定するＳＴＩ（Shallow Trench Isolation）１０３が形成されている。メモリセル領域１０２において、半導体基板１０１には、図示しないセルトランジスタが形成されている。また、半導体基板１０１には、セルトランジスタのゲート電極及びゲート絶縁膜を兼ねるワード線１０４が埋め込み形成されている。
【００１２】
半導体基板１０１上には、第１絶縁膜１０５が形成されている。第１絶縁膜１０５を貫いてセルトランジスタのドレイン及びソースの一方に接続されるように、ビットコンタクトプラグ１０６が形成されている。また、第１絶縁膜１０５上には、ビットコンタクトプラグ１０６に接続される所定のパターンを有するビット線１０７が形成されている。さらに、第１絶縁膜１０５上には、ビット線１０７を覆うように第２絶縁膜１０８が形成されている。
【００１３】
メモリセルアレイエリア１０では、第１及び第２絶縁膜１０５，１０８を貫くようにキャパシタコンタクト１０９が形成されている。キャパシタコンタクト１０９は、セルトランジスタのドレイン及びソースの他方に接続される。なお、ビット線１０７は、キャパシタコンタクト１０９を避けるように配置されている。
【００１４】
周辺回路領域２０では、第２絶縁膜１０８上にローカル配線１１０が形成されている。ローカル配線１１０及び第２絶縁膜１０８の表面を覆うようにストッパー膜１１１が全面に形成されている。
【００１５】
周辺回路領域２０において、ストッパー膜１１１上には、第１層間絶縁膜１１２、第１サポート膜１１３、第２層間絶縁膜１１４及び第２サポート膜１１５が形成されている。第２サポート膜１１５は、メモリセルアレイエリア１０を囲むように形成されたモート１１６を埋設するモート絶縁膜１１７を兼ねている。
【００１６】
メモリセルアレイエリア１０において、キャパシタコンタクト１０９上には、ストッパー膜１１１を貫いてＭＩＭ（Metal Insulator Metal）キャパシタ１１８が形成されている。キャパシタ１１８は、クラウン形状の下部電極１１９と、その内周面及び外周面を覆うように形成された容量絶縁膜１２０とを含む。
【００１７】
キャパシタ１１８高さ方向中央付近には、その外周面に第１サポート膜１１３が接続されている。また、キャパシタ１１８の上端付近には、その外周面に第２サポート膜１１５が接続されている。
【００１８】
モート絶縁膜１１７には、ダミーシリンダー１２１が形成されている。ダミーシリンダー１２１の内部にはキャパシタ１１８の下部電極１１９と同一の金属膜及び容量絶縁膜１２０が形成されている。ダミーシリンダー１２１及び金属膜の形成は、下部電極１１９を形成する工程により行われる。
【００１９】
容量絶縁膜１２０の上面覆う図示しない上部電極膜を覆い、キャパシタ１１８の周囲を埋設するように、上部電極１２２が全面に形成されている。
【００２０】
上記構成において下部電極１１９の内外周側面には、容量絶縁膜１２０が形成されており、下部電極１１９の内部には上部電極１２２が埋設されている。この構成は、特許文献１に記載された製造方法では製造することができない。以下、図１の半導体装置の製造方法について関連個所の概略を説明する。
【００２１】
図１に示す半導体装置の製造において、モート１１６の形成及び絶縁膜によるその埋設は、下部電極１１９の形成に先立って行われる。具体的には、第１層間絶縁膜１１２、第１サポート膜１１３及び第２層間絶縁膜１１４をストッパー膜１１１上の全面に形成した後、これらの膜にモート１１６を形成し、その後モート１１６の内部を埋設するように第２層間絶縁膜１１４上に第２サポート膜１１５を形成する。
【００２２】
次に、第２サポート膜１１５、第２層間絶縁膜１１４、第１サポート膜１１３及び第１層間絶縁膜１１２を貫通するように下部電極形成用シリンダーを形成する。このとき、マイクロローディング効果による形状ばらつきを抑制するため、最外周側にダミーシリンダー１２１が配置される。半導体装置の小型化、高集積化のため、ダミーシリンダー１２１は、専用の領域を設けず、モート１１６に重なる位置（モート絶縁膜１１７中）に配置される。
【００２３】
下部電極形成用シリンダー内に下部電極１１９を形成した後、第２サポート膜１１５に開口を設け、メモリセルアレイエリア１０の第１及び第２層間絶縁膜１１２，１１４をエッチング除去する。下部電極１１９の外周面を露出させるためである。このとき、第２サポート膜１１５（モート絶縁膜１１７）は、周辺回路領域２０に位置する第１及び第２層間絶縁膜１１２，１１４がエッチングされるのを阻止する役割を果たす。
【００２４】
その後、容量絶縁膜１２０及び上部電極膜（図示せず）及び埋め込み上部電極１２２を形成して図１の半導体装置が得られる。
【００２５】
ここで、上記製造工程中において、モート１１６を形成する際にミスアライメントが生じたと仮定する。たとえば、図２に示すように、ローカル配線１１０の中央にモート１１６を配置しようとしたにもかかわらず、右方向にずれたと仮定する。このような状況下においても、下部電極形成用シリンダーは、半導体基板１０１に対してアライメントされる。キャパシタとセルトランジスタとを電気的に接続するためである。その結果、ダミーシリンダー１２１の形成位置は、モート１１６に対してずれた位置となり得る。モート１１６とダミーシリンダー１２１の間のずれが大きいと、ダミーシリンダー１２１内に第１及び第２層間絶縁膜１１２，１１４の一方又は両方が露出する。第１及び第２層間絶縁膜１１２，１１４は、モート絶縁膜１１７（第２サポート膜１１５）に比べて高いエッチングレートを有するため、内部に第１及び第２層間絶縁膜１１２，１１４が露出したダミーシリンダー１２１の深さは、図１の場合に比べて深くなる。
【００２６】
下部電極１１９を形成後、メモリセルアレイエリア１０の第１及び第２層間絶縁膜１１２，１１４をエッチング除去しようとすると、図２の左側に白抜き矢印で示すように薬液がダミーシリンダー１２１から周辺回路領域２０側へと浸潤する。その結果、周辺回路領域２０に残存させるべき第１及び第２層間絶縁膜１１２，１１４の一部または全部がエッチングされる。つまり、モート絶縁膜１１７はその役割を果たすことができない。なお、図２の右側に位置するダミーシリンダー１２１に関しても同様であるが、このダミーシリンダー１２１は、メモリセルアレイエリア１０側に突き抜けるので問題とはならない。
【００２７】
本発明は、このような問題を解決し、モートにミスアライメントが生じてもダミーシリンダーをモートの内部に配置することができる半導体装置を提供する。
【００２８】
ここで、ダミーシリンダーをモート内部に留めるために必要なパラメータについて検討する。図３に示すように、モート１１６の底部とローカル配線１１０の縁との間には、第１の所定値以上のスペースａが必要である。また、ダミーシリンダー１２１とモート１１６の周辺回路領域２０側のエッジとの間には、第２の所定値以上のスペースｂが必要である。これらのスペースａ及びｂを確保するため、関連する半導体装置では、ローカル配線１１０の幅ｃ及びモート１１６のトップ幅（設計値）ｃ’を考慮して、モート１１６は、その断面形状がテーパー角θを有するように形成されている。
【００２９】
モート１１６がテーパー角θを有する場合、上述したように、ダミーシリンダー１２１の下端がモート絶縁膜１１７を突き抜ける恐れがある。これを防止するには、テーパー角θを小さくすればよい。しかしながら、テーパー角θを小さくするとモート１１６の底部側において、スペースａを確保することができなくなる。そこで、本実施の形態では、モート１１６のテーパー角をその下部側と上部側とで異ならせる。即ち、図４に示すように、下部（第１モート）１１６−１についてはスペースａを確保できるように比較的大きなテーパー角θ１とし、上部（第２モート）１１６−２についてはダミーシリンダー１２１の突き抜けが生じる可能性を低減するため比較的小さなテーパー角θ２（＜θ１）とする。一例としてテーパー角θ１は０．８度以上、テーパー角θ２は０．８度未満とすることができる。
【００３０】
このように、モート１１６を上下二段構成とすることにより、底部側においてモート１１６とローカル配線１１０のエッジとの間にスペースａを確保するとともに、上端側においてモート１１６とダミーシリンダー１２１との間にスペースｂを確保しつつ、ダミーシリンダー１２１がモート１１６を突き抜ける可能性を低減することができる。また、メモリセルアレイエリア１０と周辺回路領域２０との間に、ダミーシリンダー１２１を形成するための領域を確保する必要もない。
【００３１】
次に、本実施の形態に係る半導体装置の製造方法について説明する。以下では本発明に関係する部分について説明し、その他の部分については省略する。省略した部分については公知の方法を使用することができる。
【００３２】
まず、公知の方法を用いてキャパシタコンタクト１０９の形成までの工程を実施する。
【００３３】
次に、図５に示すように、第２絶縁膜１０８上に、所定のパターンを有するローカル配線１１０を形成する。ローカル配線１１０としてＷ等からなる単層または積層の金属膜を用いることができる。
【００３４】
次に、ローカル配線１１０を覆うように第２絶縁膜１０８上全面にストッパー膜１１１を形成する。ストッパー膜１１１としてＣＶＤ（Chemical Vapor Deposition）法を用いて形成したＳｉＮ膜を用いることができる。ストッパー膜１１１の膜厚は、例えば３０ｎｍとすることができる。
【００３５】
次に、ストッパー膜１１１上に、第１層間膜１１２を例えば５００ｎｍ厚で形成する。第１層間膜１１２としてＣＶＤ法を用いて形成したＳｉＯ２系膜を用いることができる。あるいは、より平坦な表面を得るために、ＰＳＧ（Phospho-Silicate Glass）やＢＰＳＧ（Boron-doped Phospho-Silicate Glass）をＣＶＤ法で形成した後、アニールして第１層間膜１１２としてもよい。
【００３６】
次に、リソグラフィーとエッチングにより、第１層間膜１１２を貫通する第１モート１１６−１を形成する。エッチングは、ローカル配線１１０が露出するまで行ってよい。また、エッチングは、第１モート１１６−１の断面形状がテーパー角θ１を持つように行う。これはエッチング条件を調整することが実現できる。
【００３７】
第１モート１１６−１のテーパー角θ１は、ローカル配線１１０の幅、必要とされるスペースａ（図４参照）、上端の開口径及び第１層間絶縁膜１１２の膜厚等を考慮して決定されるが、例えば、０．８度以上とすることができる。第１モート１１６−１の底部とローカル配線１１０との間に必要なスペースａを確保しつつ、上端の開口径をできるだけ大きくすることが望ましい。後に形成される第２モート１１６−２のミスアライメントに対するマージンを大きくすることができるからである。第１モート１１６−１の上端の開口径は、例えばローカル配線１１０の幅に一致させることができる。
【００３８】
次に、図６に示すように、第１層間絶縁膜１１２上に第１サポート膜１１３を形成する。第１サポート膜１１３として、例えばＳｉＮ膜を３０ｎｍ程度形成する。少なくとも第１モート１１６−１の内表面を覆うように第１サポート膜１１３を形成し、可能であれば第１モート１１６−１を埋設する。第１モート１１６−１内に形成された第１サポート膜は、後にモート絶縁膜１１７の一部となる。
【００３９】
次に、図７に示すように、第１サポート膜１１３の上面全面に第２層間膜１１４を形成し、形成した第２層間膜１１４に第２モート１１６−２を形成する。第２モート１１６−２の底部には第１サポート膜１１３が露出する。
【００４０】
第２層間膜１１４として、ＣＶＤ法等を用いて形成したＳｉＯ２膜を用いることができる。また、その膜厚は、例えば７００ｎｍとすることができる。
【００４１】
第２モート１１６−２を形成するリソグラフィーでは、第１モート１１６−１の形成に用いたレチクルと同一のレチクルを用いることができる。これにより、工程数の増加によるコストの上昇を抑えることができる。また、第２のモート１１６−２の形成では、第１のモート１１６−１の形成に比べてＣＤ値が大きくなるようにリソグラフィーを行ってよい。この場合、スペースｂが大きくなるようにエッチング条件を調整する。また、リソグラフィーは、第２モート１１６−２のテーパー角θ２ができるだけ小さくなくなるように、例えば、０．８度未満となるようにエッチング条件を調整する。
【００４２】
次に、図８に示すように、第２モート１１６−２を埋め込むように第２サポート膜１１５を形成する。第２サポート膜１１５は、第１サポート膜１１３と同一材料の膜とする。また、第２のサポート膜１１５の形成は、第１サポート膜１１３との間にシームが形成されないよう緻密に行う。第２サポート膜１１５の一部は、第１サポート膜の一部とともにモート絶縁膜１１７を構成する。
【００４３】
この後、公知の方法により、下部電極形成用シリンダー（及びダミーシリンダー１２１）の形成、下部電極１１９の形成、層間絶縁膜１１２及び１１４の除去、容量絶縁膜１２０の形成、上部電極膜及び埋め込み上部電極１２２の形成を行う。
【００４４】
層間絶縁膜１１２及び１１４がＳｉＯ２の場合、そのエッチング除去には、ＨＦを用いることができる。また、容量絶縁膜１２０としては、High-k材料膜を用いることができる。また、上部電極膜としてはＴｉＮやＷ、或いはそれらの積層膜を用いることができる。さらに上部電極１２２としては、多結晶シリコン膜を用いることができる。
【００４５】
以上の工程により、図９に示す半導体装置が得られる。
【００４６】
本実施の形態によれば、メモリセルアレイエリアの周囲を囲うモートを上下二段構成とし、下部の断面形状のテーパー角を比較的大きくするとともに、上部の断面形状のテーパー角を比較的小さくした。その結果、モートのローカル配線に対する重ね合わせマージン（スペースａ）を大きくすることができるとともに、ダミーシリンダーに対する重ね合わせマージン（スペースｂ）も大きくすることができる。これにより、ダミーシリンダーの突き抜けによる周辺回路領域の層間絶縁膜の溶解を防止又は抑制できる。
【００４７】
しかも、本実施の形態に係る半導体装置は、図１に示す半導体装置からの設計変更はない。図１の半導体装置の製造方法に比べてモート形成工程が２工程になるが、エッチング条件を調整するだけでよく、レチクルを含め同一の装置、材料及び工程で実施できる。
【００４８】
以上、本発明について実施の形態に即して詳細に説明したが、本発明は上記実施の形態に限定されることなく、種々の変形、変更が可能である。
【符号の説明】
【００４９】
１０    メモリセルアレイエリア
２０    周辺回路領域
１０１    半導体基板
１０２    メモリセル領域
１０３    ＳＴＩ
１０４    ワード線
１０５    第１絶縁膜
１０６    ビットコンタクトプラグ
１０７    ビット線
１０８    第２絶縁膜
１０９    キャパシタコンタクト
１１０    ローカル配線
１１１    ストッパー膜
１１２    第１層間絶縁膜
１１３    第１サポート膜
１１４    第２層間絶縁膜
１１５    第２サポート膜
１１６    モート
１１６−１    第１モート
１１６−２    第２モート
１１７    モート絶縁膜
１１８    キャパシタ
１１９    下部電極
１２０    容量絶縁膜
１２１    ダミーシリンダー
１２２    上部電極
【図１】
2016004931.tif 000003
【図２】
2016004931.tif 000004
【図３】
2016004931.tif 000005
【図４】
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【図５】
2016004931.tif 000007
【図６】
2016004931.tif 000008
【図７】
2016004931.tif 000009
【図８】
2016004931.tif 000010
【図９】
2016004931.tif 000011