(57)【要約】【課題】フォトダイオードの占有率を高くすることができる。【解決手段】Trは、Fin型Trにより作成される。Trのゲート電極の直下には、P型素子分離が形成されている。また、Trは、P型素子分離上にチャネルが加工されて、ゲート酸化膜６２が形成され、さらに、Poly-Siが成膜されて、作成されている。Trのチャネルの下には、チャネルの幅と同程度以上の幅で、Si基板内部に埋め込み絶縁膜が作成されている。本開示は、例えば、カメラなどの撮像装置に用いられるCMOS固体撮像装置に適用することができる。【選択図】図３
2016021479.tif 000002
【特許請求の範囲】
【請求項１】
Si基板に形成されるフォトダイオードと、
前記フォトダイオードの表面より上部に配置される画素トランジスタと
を備える固体撮像装置。
【請求項２】
前記フォトダイオードは、前記画素トランジスタのゲート側壁下まで形成されている
請求項１に記載の固体撮像装置。
【請求項３】
前記画素トランジスタのゲート側壁下に形成されるP型領域と、
前記画素トランジスタのチャネル直下に埋め込まれた絶縁膜と
をさらに備える請求項２に記載の固体撮像装置。
【請求項４】
前記絶縁膜は、前記Si基板の表面から所定長離れたところに埋め込まれている
請求項３に記載の固体撮像装置。
【請求項５】
前記所定長は、0乃至100nmである
請求項４に記載の固体撮像装置。
【請求項６】
前記P型領域は、ゲート側壁と同程度の幅であり、
前記絶縁膜は、前記画素トランジスタのチャネル幅と同程度の幅に形成されている
請求項３に記載の固体撮像装置。
【請求項７】
前記画素トランジスタのチャネル直下に埋め込まれた絶縁膜と、
前記画素トランジスタの表面に形成されたゲート酸化膜と
をさらに備える請求項２の記載の固体撮像装置。
【請求項８】
前記絶縁膜は、前記ゲート酸化膜と接するように埋め込まれている
請求項７に記載の固体撮像装置。
【請求項９】
前記絶縁膜の内部には、金属膜が埋め込まれている
請求項３に記載の固体撮像装置。
【請求項１０】
前記絶縁膜の内部には、高誘電率絶縁膜を埋め込まれている
請求項３に記載の固体撮像装置。
【請求項１１】
前記画素トランジスタは、Fin型トランジスタで作成されている
請求項２に記載の固体撮像装置。
【請求項１２】
前記固体撮像装置は、裏面照射型である
請求項２に記載の固体撮像装置。
【請求項１３】
Si基板においてフォトダイオードの表面より上部に画素トランジスタを形成し、
前記フォトダイオードを、前記Si基板に形成する
製造方法。
【請求項１４】
Si基板に形成されるフォトダイオードと、
前記フォトダイオードの表面より上部に配置される画素トランジスタと
を備える固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置、製造方法、および電子機器に関し、特に、フォトダイオードの占有率を高くすることができるようにした固体撮像装置、製造方法、および電子機器に関する。
【背景技術】
【０００２】
現在、主流のCMOS型イメージセンサー(CMOS Image Sensor; CIS)は、画素と同一平面に、読み出しトランジスタゲート(Transfer Gate; TG)、および他３つの画素トランジスタ(Amp-Tr, Reset-Tr, Select-Tr)を有しているため、単位画素に占めるフォトダイオード(PD)の面積を大きくすることが難しい。
【０００３】
一方、小型化やコスト削減のために近年急速に単位画素の面積が縮小しており、CISの感度特性を左右するPD面積も縮小している。そのため、単位画素に占めるPD面積率の向上は必須となる。
【０００４】
なお、PD面積を実効的に大きくする手法として、Amp-TrにSelect-Trの役割を持たせ、Tr数を削減してPD面積を増やす3Tr型CISや複数のPDに対してトランジスタ共有型CIS(複数PDに対して、1組のAmp,Reset,select-Trをもち、単位画素に対するTr数を減らす、2x2画素共有型など)が市販されている。
【０００５】
その他、特許文献１には、PDとAmp, Reset, Select-Trを積層する構造が提案されている。この提案においては、半導体基板上に絶縁膜をはさみ、Si結晶を積層した基板を用いることが特徴となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２０６１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前者のCISの場合、同一平面上に読み出しトランジスタ、Amp-Tr、Reset-Tr、Select-Trの４つのトランジスタを有しているので、PDの占有率が低かった。Amp-Tr、Reset-Tr、Select-TrとPDを分離する素子分離領域の微細化ペースが、単位画素縮小ペースほど早くなく、相対的に単位画素が占めるPD領域が狭くなっていた。
【０００８】
一方、PD領域を拡大するために、Amp-Trのサイズを縮小した場合、Trのノイズ特性が悪化し、仮にPDを拡大したとしても、結果的にCISの特性に影響するS/N比が悪化していた。
【０００９】
また、後者の積層型CISの場合、半導体基板上に絶縁膜をはさみ、Si結晶を積層した基板を用いていたが、このような基板の価格は高く、作成方法によっては、高品質なSi結晶を作成することが難しかったり、あるいは、飽和電荷容量が小さくなるなど機能が低下することがあった。
【００１０】
本開示は、このような状況に鑑みてなされたものであり、フォトダイオードの占有率を高くすることができるものである。
【課題を解決するための手段】
【００１１】
本技術の一側面の固体撮像装置は、Si基板に形成されるフォトダイオードと、前記フォトダイオードの表面より上部に配置される画素トランジスタとを備える。
【００１２】
前記フォトダイオードは、前記画素トランジスタのゲート側壁下まで形成されている。
【００１３】
前記画素トランジスタのゲート側壁下に形成されるP型領域と、前記画素トランジスタのチャネル直下に埋め込まれた絶縁膜とをさらに備えることができる。
【００１４】
前記絶縁膜は、前記Si基板の表面から所定長離れたところに埋め込まれている。
【００１５】
前記所定長は、0乃至100nmである。
【００１６】
前記P型領域は、ゲート側壁と同程度の幅であり、前記絶縁膜は、前記画素トランジスタのチャネル幅と同程度の幅に形成されている。
【００１７】
前記画素トランジスタのチャネル直下に埋め込まれた絶縁膜と、前記画素トランジスタの表面に形成されたゲート酸化膜とをさらに備える。
【００１８】
前記絶縁膜は、前記ゲート酸化膜と接するように埋め込まれている。
【００１９】
前記絶縁膜の内部には、金属膜が埋め込まれている。
【００２０】
前記絶縁膜の内部には、高誘電率絶縁膜を埋め込まれている。
【００２１】
前記画素トランジスタは、Fin型トランジスタで作成されている。
【００２２】
前記固体撮像装置は、裏面照射型である。
【００２３】
本発明の一側面の製造方法は、製造装置が、Si基板に形成されるフォトダイオードの表面より上部に画素トランジスタを形成し、前記フォトダイオードを、前記Si基板にで形成する。
【００２４】
本発明の一側面の電子機器は、Si基板に形成されるフォトダイオードと、前記フォトダイオードの表面より上部に配置される画素トランジスタとを備える固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを有する電子機器。
【００２５】
本技術の一側面においては、Si基板においてフォトダイオードの表面より上部に画素トランジスタが形成され、前記フォトダイオードが、前記Si基板に形成される。
【発明の効果】
【００２６】
本技術によれば、画素トランジスタとフォトダイオードが形成された固定撮像装置を製造することができる。また、本技術によれば、フォトダイオードの占有率を高くすることができる。
【００２７】
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
【図面の簡単な説明】
【００２８】
【図１】本技術を適用した固体撮像装置の概略構成例を示すブロック図である。
【図２】画素の構成例を示す平面図である。
【図３】図２の画素のＡ−Ａ’で切った断面図である。
【図４】図２の画素のＢ−Ｂ’で切った断面図である。
【図５】図３の画素の変形例を示す断面図である。
【図６】図３の画素の他の変形例を示す断面図である。
【図７】図３の画素のさらに他の変形例を示す断面図である。
【図８】本技術を適用した固体撮像装置の製造処理を説明するフローチャートである。
【図９】本技術を適用した固体撮像装置の製造処理を説明するフローチャートである。
【図１０】製造工程を示す図である。
【図１１】製造工程を示す図である。
【図１２】製造工程を示す図である。
【図１３】製造工程を示す図である。
【図１４】製造工程を示す図である。
【図１５】製造工程を示す図である。
【図１６】図２の画素の変形例を示す平面図である。
【図１７】図２の画素の他の変形例を示す平面図である。
【図１８】図２の画素のさらに他の変形例を示す平面図である。
【図１９】本技術を適用した電子機器の構成例を示すブロック図である。
【発明を実施するための形態】
【００２９】
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。
【００３０】
＜固体撮像装置の概略構成例＞
図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像装置の一例の概略構成例を示している。
【００３１】
図１に示されるように、固体撮像装置（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。
【００３２】
画素２は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。
【００３３】
また、画素２は、画素共有構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。フォトダイオードは、光電変換素子である。
【００３４】
周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。
【００３５】
制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。
【００３６】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。
【００３７】
カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００３８】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００３９】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
【００４０】
入出力端子１２は、外部と信号のやりとりをするために設けられる。
【００４１】
＜画素の構成例＞
図２は、画素の構成を示す平面図である。図３は、図２のＡとＡ’とを結ぶ面で切断した断面図である。図４は、図２のＢとＢ’とを結ぶ面で切断した断面図である。これらの図においては、４トランジスタ(以下、Tr.と称する)構成（以下、4Tr.型とも称する）の例が示されている。なお、図２の例において、埋め込み絶縁膜（４５）は、左隣の画素２の絶縁膜であり、符号が括弧で示されている。
【００４２】
図２の例において、画素２は、Si基板４１、PD(フォトダイオード)４２、FD（フローティングディフュージョン）４３、P型素子分離４４（図３）、埋め込み絶縁膜４５、リセットTr５１ａ、増幅Tr５１ｂ、セレクトTr５１ｃ、読み出しゲート５２、P型拡散層５３を含むように構成されている。なお、以下、リセットTr５１ａ、増幅Tr５１ｂ、セレクトTr５１ｃを特に区別がない場合、まとめてTr５１と総称する。
【００４３】
図３および図４に示されるように、読み出しゲート５２は、プレーナ型（平面型）であるが、Tr５１は、Fin型Trにより作成される。すなわち、Tr５１は、PD４２の表面より上部に配置されている。Tr５１のゲート電極の直下には、P型素子分離４４が形成されている。また、Tr５１の側壁の直下には、ゲート電圧の印加により、反転しないよう十分濃いP型拡散層５３が作成されており、その延長として、P型拡散層５３ａもPD４２の表面に作成されている。P型拡散層５３は、ゲート側壁と同程度の幅である。
【００４４】
また、Tr５１は、P型素子分離４４上にチャネル６１が加工されて、ゲート酸化膜６２が形成され、さらに、Poly-Si６３が成膜されて、作成されている。なお、P型素子分離４４において、Tr５１のチャネル６１の真下（埋め込み絶縁膜４５の真上）は、P型素子分離４４の影響で薄いP型であるが、濃いP型拡散層５３の影響により濃くなる傾向にある。
【００４５】
Tr５１のチャネル６１の下には、チャネル６１の幅と同程度、または同程度以上の幅で、Si基板４１内部に埋め込み絶縁膜４５が作成されている。この埋め込み絶縁膜４５は、Tr５１のチャネル６１がSi基板４１のPD４２側に延びる（電気的につながる）のを防ぎ、かつ、PD４２とPD４２間の素子分離を兼ねる。
【００４６】
以上により、３つのTr５１がPD４２の表面より上部に位置する、すなわち、立体的に配置される。また、PD４２をTr５１のゲート側壁下まで拡張できる。したがって、画素単位に対するPD４２の占有率を高くすることができる。
【００４７】
さらに、PD４２の表面より上部にTr５１を有するため、PD４２を拡張した場合でも、Tr５１（特に、増幅Tr５１ｂ）のサイズを小さくする必要がなく、S/N比を向上することができる。
【００４８】
かつ、一般的な半導体プロセスと相違がなく、安価な半導体基板を使うことができるので、低価格で実現できる。
【００４９】
なお、図２乃至図４の例においては、チャネル６１と埋め込み絶縁膜４５との間には、P型素子分離４４があり、チャネル６１と埋め込み絶縁膜４５とは接触していない。すなわち、埋め込み絶縁膜４５は、Si基板４１の表面から所定長離れたところに埋め込まれている。所定長は、例えば、0より大きく100nm程度以下の間であれば特に限定されない。
【００５０】
図５は、図３の画素の変形例を示す図である。
【００５１】
図５の画素２は、Si基板４１、PD４２、FD４３、P型素子分離４４、Tr５１、読み出しゲート５２、およびP型拡散層５３を備える点が、図３の画素２と共通している。図５の画素２は、埋め込み絶縁膜４５が、埋め込み絶縁膜７１と入れ替わった点が、図３の画素２と異なっている。
【００５２】
すなわち、図５の例においては、Tr５１のチャネル６１の下には、チャネル幅より太い幅で、Si基板４１内部に埋め込み絶縁膜７１が作成される。また、図５の例においては、この埋め込み絶縁膜７１は、Tr５１の表面のゲート酸化膜６２と接している構造となる。これにより、Tr５１とPD４２とを物理的に分離することができる。
【００５３】
なお、図５の例においても、Tr５１のゲート電極の側壁の直下には、図２の例と同様に、ゲート電圧の印加により、反転しないよう十分濃いP型拡散層５３が作成されており、その延長として、P型拡散層５３ａもPD４２の表面に作成されている。
【００５４】
図６は、図３の画素の他の変形例を示す図である。
【００５５】
図６の画素２は、Si基板４１、PD４２、FD４３、P型素子分離４４、Tr５１、読み出しゲート５２、およびP型拡散層５３を備える点が、図３の画素２と共通している。図６の画素２は、埋め込み絶縁膜４５が、埋め込み絶縁膜８１と入れ替わった点が、図３の画素２と異なっている。
【００５６】
すなわち、図６の例においては、増幅Tr５２のチャネル６１の下には、チャネル幅と同程度以上の幅で、Si基板４１内部に埋め込み絶縁膜８１が作成される。また、図６の例においては、この埋め込み絶縁膜８１は、Si基板４１との界面に薄く形成されており、その埋め込み絶縁膜８１の内部は、金属８２が埋め込まれている。金属８２は、例えば、タングステン、アルミ、または銅などからなる。
【００５７】
図７は、図３の画素のさらに他の変形例を示す図である。
【００５８】
図７の画素２は、Si基板４１、PD４２、FD４３、リセットTr５１、増幅Tr５２、およびセレクトTr５３を備える点が、図３の画素２と共通している。図７の画素２は、埋め込み絶縁膜４５が、埋め込み絶縁膜９１と入れ替わった点が、図３の画素２と異なっている。
【００５９】
すなわち、図７の例においては、Tr５１のチャネル６１の下には、チャネル幅と同程度以上の幅で、Si基板４１内部に埋め込み絶縁膜９１が作成される。また、図７の例においては、この埋め込み絶縁膜９１は、Si基板４１との界面に薄く形成されており、その埋め込み絶縁膜９１の内部は、高誘電率絶縁膜９２が埋め込まれている。高誘電率絶縁膜９２は、例えば、酸化ハフニウムや酸化ジルコニウムなどからなる。
【００６０】
以上のように、埋め込み絶縁膜内は、その内部も絶縁膜である必要がない。すなわち、埋め込み絶縁膜がSi基板との界面に薄く形成されていればよく、絶縁膜の内部は、図６のように金属であってもよいし、図７のように高誘電率絶縁膜であってもよい。
【００６１】
＜製造処理の例＞
次に、図８および図９のフローチャートを参照して、本技術の固体撮像装置の製造処理について説明する。なお、この処理は、図示せぬ固体撮像装置の製造装置により実行される処理であり、適宜、図１０乃至図１５の工程図も参照される。
【００６２】
ステップＳ１１において、製造装置は、図１０Ａに示されるように、Si基板４１に、PD分離のためのP型の不純物、すなわち、P型素子分離４４を注入する。ステップＳ１２において、製造装置は、図１０Ｂに示されるように、フォトレジスト１０１を用いて、P型素子分離４４上に、Tr５１のチャネル６１をリソグラフィとエッチング技術により加工する。
【００６３】
ステップＳ１３において、製造装置は、図１０Ｃに示されるように、PD４２とTr５１のゲート酸化膜６２を形成する。
【００６４】
ステップＳ１４において、製造装置は、図１１Ａに示されるように、フォトレジスト１０１を用いてパターニングして、Tr５１のゲート側壁直下（側壁の下の部分）に濃いP型イオンを注入し、P型拡散層５３を作成する。このとき、ステップＳ１２で加工されたチャネルSi上部にP型不純物が入らないようにマスクする。
【００６５】
ステップＳ１５において、製造装置は、図１１Ｂに示されるように、フォトレジスト１０１を用いてパターニングして、N型不純物を注入し、PD４２を作成する。
【００６６】
ステップＳ１６において、製造装置は、読み出しゲート５２の電極と、Tr５１のゲート電極を多結晶シリコンなどで作成する。すなわち、製造装置は、図１２Ａに示されるように、ゲート酸化膜６２が形成された上に、Poly-Si６３を成膜する。その後、製造装置は、図１２Ｂに示されるように、フォトレジスト１０１を用いてパターニングしてエッチングで加工する。これにより、読み出しゲート５２の電極と、Tr５１のゲート電極とが作成される。
【００６７】
ステップＳ１７において、製造装置は、N型SD注入を行い、FD４３とTr５１とを形成する。すなわち、製造装置は、図１３Ａに示されるように、フォトレジスト１０１を用いてパターニングして、N型SD注入し、FD４３を形成する。また、製造装置は、図１３Ｂに示されるように、フォトレジスト１０１を用いてパターニングして、N型SD注入を行い、Tr５１ａ、Tr５１ｂ、Tr５１ｃを形成する。
【００６８】
なお、FD４３は、同時に作成されるのが一般的な手法である。
【００６９】
ステップＳ１８において、製造装置は、図１４Ａに示されるように、PD４２の表面のP+の注入を行い、P型拡散層５３ａを作成する。
【００７０】
図９のステップＳ１９において、製造装置は、配線１１２を作成する。さらに、製造装置は、ステップＳ２０において、作成した配線１１２（Tr５１や配線層上部）を、図１４Ｂに示されるように、絶縁膜１１１で覆い、表面を平坦化する。
【００７１】
ステップＳ２１において、製造装置は、図１４Ｃに示されるように、配線１１２が作成されたSi基板４１を逆さまにして支持基板１５１と貼り合わせる。ステップＳ２２において、製造装置は、Si基板４１を研磨して薄くする。
【００７２】
ステップＳ２３において、製造装置は、図１５Ａに示されるように、裏面から、Tr５１の下のSi基板４１（P型素子分離４４の一部）を、フォトレジスト１０１を用いたエッチングで除去する。
【００７３】
ステップＳ２４において、製造装置は、図１５Ｂに示されるように、ステップＳ２３で除去した場所とSi基板４１の表面（図中、上方）に、高密度プラズマCVDなどの成膜技術により埋め込み絶縁膜４５を埋める。
【００７４】
ステップＳ２５において、製造装置は、図１５Ｃに示されるように、Si基板４１の表面の埋め込み絶縁膜４５の上に、カラーフィルタ１６１およびオンチップレンズ１６２を作成する。さらに、パッド開口なども行われる。
【００７５】
以上の製造処理により、裏面照射型の固体撮像装置（例えば、CMOSイメージセンサ）が生成される。すなわち、本技術の固体撮像装置は、上述したように、一般的な半導体プロセスと相違がなく、安価な半導体基板を使うことができるので、低価格で実現できる。
【００７６】
＜変形例＞
図１６は、本技術の画素の他の構成を示す平面図である。
【００７７】
図１６の例の画素２０１は、Si基板４１、PD４２、FD４３、Tr５１（リセットTr５１ａ、増幅Tr５１ｂ、セレクトTr５１ｃ）を含むように構成されている点は、図２の画素２と同様に構成されている。図１６の例の画素２０１は、埋め込み絶縁膜４５が、埋め込み絶縁膜２１１に変更された点が、図２の画素２と異なっている。
【００７８】
すなわち、図１６の例において、Tr１５とPD４２間やPDおよびPD間の素子分離となる埋め込み絶縁膜２１１は、Si基板４１における単位画素周囲に埋め込まれている。そして、その単位画素周囲の２辺に渡って、Tr５１が配置されている。
【００７９】
以上のように、埋め込み絶縁膜を単位画素周囲に埋め込むようにしたので、Trを、その単位画素周辺の２辺に渡って配置することが可能となる。これにより、PDの面積を減らすことなく、Tr（特に、増幅Tr）のゲート長を長くすることができる。
【００８０】
図１７は、本技術のPD共有型のCISの構成例を示す平面図である。図１７の例においては、４画素で１つのTr.セットを共有している構成が示されている。
【００８１】
図１７の画素２５１は、Si基板４１、埋め込み絶縁膜２１１、PD２６１−１乃至PD２６１−４、TG(転送ゲート)２６２−１乃至２６２−４、FD２６３、およびTr５１（リセットTr５１ａ、増幅Tr５１ｂ、セレクトTr５１ｃ）を含むように構成されている。
【００８２】
図１７の例の場合、埋め込み絶縁膜２１１は、Si基板４１における共有画素周囲に埋め込まれている。そして、その共有画素周囲の２辺に渡って、Tr５１が配置されている。
【００８３】
以上のように、PD共有型のCISの場合、埋め込み絶縁膜を共有画素周囲に埋め込むようにしたので、Trを、その共有画素周辺の２辺に渡って配置することが可能となる。これにより、PDの面積を減らすことなく、Tr（特に、増幅Tr）のゲート長を長くすることができる。
【００８４】
図１８は、本技術のPD共有型のCISの他の構成例を示す平面図である。図１８の例においては、４画素で１つのTr.セットを共有している構成が示されている。
【００８５】
図１８の画素３０１は、Si基板４１、PD２６１−１乃至PD２６１−４、TG(転送ゲート)２６２−１乃至２６２−４、FD２６３、およびTr５１（リセットTr５１ａ、増幅Tr５１ｂ、セレクトTr５１ｃ）を含むように構成されている点が、図１７の画素２１１と共通している。
【００８６】
図１８の画素３０１は、埋め込み絶縁膜２１１の代わりに、埋め込み絶縁膜３１１が備えられている点が、図１７の画素２１１と異なっている。すなわち、図１８の例において、埋め込み絶縁膜３１１は、Si基板４１における１つ１つのPD２６１−１乃至２６１−４の周囲に埋め込まれている。
【００８７】
以上のように、PD共有型のCISにおいて、埋め込み絶縁膜を各画素周囲に埋め込むようにしたので、Trを、その共有画素周辺の１辺に渡って配置することが可能となる。これにより、PDの面積を減らすことなく、Tr（特に、増幅Tr）をまっすぐに配置することができる。
【００８８】
以上より、本技術によれば、PD占有率を高くすることができるので、１つのPDに溜められる電荷である飽和電荷量を大きくすることができる。また、光照射側（裏面側）から見て、Si深い部分のPD領域が広がるので、長波長側（〜赤色）の感度が上がる。
【００８９】
また、本技術においては、増幅TrがPD上部にあるので、増幅Trのサイズを小さくする必要がない。特に、図１６や図１７の例の場合、さらに、ゲート長を長くすることができるので、増幅Trに起因するノイズを低減することができる。
【００９０】
さらに、本技術においては、埋め込み絶縁膜と増幅Trのゲート側壁化にP型不純物を導入することにより、高価な基板を用いることなく、一般的な半導体プロセスが使えるので、安価に、Fin型TrとSi基板とを電気的に分離することができる。
【００９１】
なお、以上においては、本技術を、CMOS固体撮像装置に適用した構成について説明してきたが、CCD（Charge Coupled Device）固体撮像装置といった固体撮像装置に適用するようにしてもよい。
【００９２】
なお、本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
【００９３】
＜電子機器の構成例＞
ここで、図１９を参照して、本技術の第２の実施の形態の電子機器の構成例について説明する。
【００９４】
図１９に示される電子機器５００は、固体撮像装置（素子チップ）５０１、光学レンズ５０２、シャッタ装置５０３、駆動回路５０４、および信号処理回路５０５を備えている。固体撮像装置５０１としては、上述した本技術の固体撮像装置が設けられる。これにより、感度やS/Nなどが改善された、性能のよい電子機器５００を提供することができる。
【００９５】
光学レンズ５０２は、被写体からの像光（入射光）を固体撮像装置５０１の撮像面上に結像させる。これにより、固体撮像装置５０１内に一定期間信号電荷が蓄積される。シャッタ装置５０３は、固体撮像装置５０１に対する光照射期間および遮光期間を制御する。
【００９６】
駆動回路５０４は、固体撮像装置５０１の信号転送動作およびシャッタ装置５０３のシャッタ動作を制御する駆動信号を供給する。駆動回路５０４から供給される駆動信号（タイミング信号）により、固体撮像装置５０１は信号転送を行う。信号処理回路５０５は、固体撮像装置５０１から出力された信号に対して各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶されたり、モニタに出力される。
【００９７】
なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【００９８】
また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【００９９】
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
【０１００】
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
【０１０１】
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１０２】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１０３】
なお、本技術は以下のような構成も取ることができる。
（１）  Si基板に形成されるフォトダイオードと、
前記フォトダイオードの表面より上部に配置される画素トランジスタと
を備える固体撮像装置。
（２）  前記フォトダイオードは、前記画素トランジスタのゲート側壁下まで形成されている
前記（１）に記載の固体撮像装置。
（３）  前記画素トランジスタのゲート側壁下に形成されるP型領域と、
前記画素トランジスタのチャネル直下に埋め込まれた絶縁膜と
をさらに備える前記（２）に記載の固体撮像装置。
（４）  前記絶縁膜は、前記Si基板の表面から所定長離れたところに埋め込まれている
前記（３）に記載の固体撮像装置。
（５）  前記所定長は、0乃至100nmである
前記（４）に記載の固体撮像装置。
（６）  前記P型領域は、ゲート側壁と同程度の幅であり、
前記絶縁膜は、前記画素トランジスタのチャネル幅と同程度の幅に形成されている
前記（３）に記載の固体撮像装置。
（７）  前記画素トランジスタのチャネル直下に埋め込まれた絶縁膜と、
前記画素トランジスタの表面に形成されたゲート酸化膜と
をさらに備える前記（２）に記載の固体撮像装置。
（８）  前記絶縁膜は、前記ゲート酸化膜と接するように埋め込まれている
前記（７）に記載の固体撮像装置。
（９）  前記絶縁膜の内部には、金属膜が埋め込まれている
前記（３）または（７）に記載の固体撮像装置。
（１０）  前記絶縁膜の内部には、高誘電率絶縁膜を埋め込まれている
前記（３）または（７）に記載の固体撮像装置。
（１１）  前記画素トランジスタは、Fin型トランジスタで作成されている
前記（１）乃至（９）のいずれかに記載の固体撮像装置。
（１２）前記固体撮像装置は、裏面照射型である
前記（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１３）  製造装置が、
Si基板においてフォトダイオードの表面より上部に画素トランジスタを形成し、
前記フォトダイオードを、前記画素トランジスタのゲート側壁下まで形成する
製造方法。
（１４）  Si基板に形成されるフォトダイオードと、
前記フォトダイオードの表面より上部に配置される画素トランジスタと
を備える固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
を有する電子機器。
【符号の説明】
【０１０４】
１  固体撮像装置，  ２  画素，  ４１  Si基板， ４２  フォトダイオード(PD)，４３  フローティングディフュージョン(FD)，  ４４  P型素子分離，  ５１  Tr，  ５１ａ  リセットTr，  ５１ｂ  増幅Tr，  ５１ｃ  セレクトTr，  ５２  読み出しゲート，  ５３  P型拡散層，  ６１  チャネル，  ６２  ゲート酸化膜，  ６３  Poly-Si，  ８１  埋め込み絶縁膜，  ８２  金属，  ９１  埋め込み絶縁膜，  ９２  高誘電率絶縁膜，  １０１  フォトレジスト，  １１１  絶縁膜，  １１２  配線，  １５１  支持基板，  １６１  カラーフィルタ，  １６２  オンチップレンズ，  ２０１  画素，  ２１１  絶縁膜，  ２５１  画素，  ２６１−１乃至２６１−４  フォトダイオード(PD)，２６２−１乃至２６２−４  TG(転送ゲート)，  ３０１  画素,  ３１１  絶縁膜，  ５００  電子機器，  ５０１  固体撮像装置，  ５０２  光学レンズ，  ５０３  シャッタ装置，  ５０４  駆動回路，  ５０５  信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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