(57)【要約】【課題】熱膨張率の高い膜に覆われその剥離が抑制された計測用マークを備える半導体装置を提供する。【解決手段】半導体基板ＳＵＢと、層間絶縁膜ＩＩ２と、計測用マークＭＫとを備えている。計測用マークＭＫは、層間絶縁膜ＩＩ２の上に形成された計測用マーク部ＢＬ２と、計測用マーク部ＢＬ２の上側の表面を覆う、計測用マーク部ＢＬ２よりも熱膨張率の大きい被覆絶縁膜ＣＬ２と、計測用マーク部ＢＬ２と一体となるように計測用マーク部ＢＬ２の下側の表面に接し、層間絶縁膜ＩＩ２に形成され主表面に交差する方向に延びるホールＨＬ内を充填する支持部ＢＬ３とを含む。【選択図】図６
2016004968.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の上に形成された層間絶縁膜と、
前記半導体基板の上に形成された計測用マークとを備え、
前記計測用マークは、
前記層間絶縁膜の上に形成された計測用マーク部と、
前記計測用マーク部の上側の表面を覆う、前記計測用マーク部よりも熱膨張率の大きい被覆絶縁膜と、
前記計測用マーク部と一体となるように前記計測用マーク部の下側の表面に接し、前記層間絶縁膜に形成され前記主表面に交差する方向に延びるホール内を充填する支持部とを含む、半導体装置。
【請求項２】
前記計測用マーク部は前記半導体基板の前記主表面上に形成される配線層と同一の層として形成される、請求項１に記載の半導体装置。
【請求項３】
前記配線層は前記主表面に沿う方向に互いに間隔をあけて複数配置され、
前記複数の配線層のそれぞれの上側の表面を覆うように、前記被覆絶縁膜と同一の層として形成される絶縁層をさらに有し、
前記複数の配線層のうち前記主表面に沿う方向に関して互いに隣り合う１対の前記複数の配線層の間には、前記絶縁層の上側から前記配線層の下側の領域に達するように前記主表面に交差する方向に延びるコンタクト層が形成され、
前記コンタクト層は、前記絶縁層の表面の一部に形成された凹部と接するように形成される、請求項２に記載の半導体装置。
【請求項４】
前記支持部は、前記ホール内の全体が前記計測用マーク部と同一の層により埋め込まれた構成を有している、請求項１に記載の半導体装置。
【請求項５】
単一の前記計測用マーク部の下側の表面に複数の前記支持部が接する、請求項１に記載の半導体装置。
【請求項６】
単一の前記計測用マーク部の下側の表面に接する前記複数の支持部のうち前記主表面に沿う方向に関して互いに隣り合う１対の前記複数の支持部の間隔は、前記支持部の平面視における幅の１．５倍以上である、請求項５に記載の半導体装置。
【請求項７】
前記複数の支持部は、平面視における前記計測用マークの中央からの距離が最大になる方向に配置される、請求項５に記載の半導体装置。
【請求項８】
前記複数の支持部は、平面視における前記計測用マーク部の両端部に配置される、請求項５に記載の半導体装置。
【請求項９】
前記複数の支持部は、平面視においてマトリックス状に配置される、請求項５に記載の半導体装置。
【請求項１０】
前記支持部は、平面視において１辺の長さが０．２４μｍ以下の正方形状である、請求項１に記載の半導体装置。
【請求項１１】
前記支持部は、平面視において１辺の長さが前記計測用マークを視認する際に前記半導体装置に照射される光の波長未満の正方形状である、請求項１に記載の半導体装置。
【請求項１２】
前記計測用マーク部は、窒化チタンの薄膜と、チタンの薄膜と、タングステンの薄膜とを含む、請求項１に記載の半導体装置。
【請求項１３】
前記被覆絶縁膜はシリコン窒化膜である、請求項１に記載の半導体装置。
【請求項１４】
主表面を有する半導体基板と、
前記半導体基板の上に形成された計測用マークとを備え、
前記計測用マークは、
前記半導体基板の上に形成された計測用マーク部と、
前記計測用マーク部の上側の表面を覆う、前記計測用マーク部よりも熱膨張率の大きい被覆絶縁膜とを備え、
前記計測用マーク部の平面視において連続する最長の長さは３０μｍ以下である、半導体装置。
【請求項１５】
前記計測用マーク部は前記半導体基板の前記主表面上に形成される配線層と同一の層として形成される、請求項１４に記載の半導体装置。
【請求項１６】
前記配線層は前記主表面に沿う方向に互いに間隔をあけて複数配置され、
前記複数の配線層のそれぞれの上側の表面を覆うように、前記被覆絶縁膜と同一の層として形成される絶縁層をさらに有し、
前記複数の配線層のうち前記主表面に沿う方向に関して互いに隣り合う１対の前記複数の配線層の間には、前記絶縁層の上側から前記配線層の下側の領域に達するように前記主表面に交差する方向に延びるコンタクト層が形成され、
前記コンタクト層は、前記絶縁層の表面の一部に形成された凹部と接するように形成される、請求項１５に記載の半導体装置。
【請求項１７】
前記計測用マーク部は、窒化チタンの薄膜と、チタンの薄膜と、タングステンの薄膜とを含む、請求項１４に記載の半導体装置。
【請求項１８】
前記被覆絶縁膜はシリコン窒化膜である、請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、計測用マークを含む半導体装置に関するものである。
【背景技術】
【０００２】
たとえば特開平４−１８０２２７号公報（以下、「特許文献１」という）には、メタル配線の、これが形成される下地絶縁膜に対する密着性を向上する観点から、下地絶縁膜に形成されたコンタクトホールの内壁面を覆うようにメタル配線を形成している。これによりメタル配線の下地絶縁膜との接触面積が増加するため、メタル配線の下地絶縁膜との密着性が向上している。
【０００３】
またたとえば特開平７−３８０５５号公報（以下、「特許文献２」という）には、層間絶縁膜の開口部を覆うように堆積されたシリコン窒化膜のクラックを抑制するために、シリコン窒化膜の周囲の層間絶縁膜を分断してその体積を小さくし、当該層間絶縁膜がシリコン窒化膜に及ぼす応力を小さくする技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平４−１８０２２７号公報
【特許文献２】特開平７−３８０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
多層構造を有する半導体装置の製造時には、半導体基板上に計測用マークを形成し、当該計測用マークを用いてパターンを形成しようとする位置合わせ、または形成後のパターンの位置精度の検査をしながら、当該半導体基板上に所望のパターンが積層される。特に近年の微細構造の形成においては、半導体素子を構成する配線層と同一の層からなる計測用マーク部と、当該配線層の上に形成される絶縁層と同一の層からなり計測用マーク部の上面を覆うように形成される被覆絶縁膜とからなる計測用マークが多く用いられる。
【０００６】
ところがこの計測用マークの下層にあたる計測用マーク部が、計測用マークの上層にあたる被覆絶縁膜による応力を受けることにより、計測用マーク部の形成される下地部材から剥離する問題が起こっている。計測用マーク部が剥離すればその位置合わせなどを行なうための機能が著しく低下するためこれを抑制する要請がある。ただしこのような計測用マークの剥離を抑制する技術について、上記の特許文献１，２を含め、従来の技術においては十分に検討されていなかった。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態に係る半導体装置は、半導体基板と、層間絶縁膜と、計測用マークとを備えている。計測用マークは、層間絶縁膜の上に形成された計測用マーク部と、計測用マーク部の上側の表面を覆う、計測用マーク部よりも熱膨張率の大きい被覆絶縁膜と、計測用マーク部と一体となるように計測用マーク部の下側の表面に接し、層間絶縁膜に形成され主表面に交差する方向に延びるホール内を充填する支持部とを含む。
【０００９】
他の実施の形態に係る半導体装置は、半導体基板と、計測用マークとを備えている。計測用マークは、半導体基板の上に形成された計測用マーク部と、計測用マーク部の上側の表面を覆う、計測用マーク部よりも熱膨張率の大きい被覆絶縁膜とを備えている。計測用マーク部の平面視において連続する最長の長さは３０μｍ以下である。
【発明の効果】
【００１０】
一実施の形態によれば、被覆絶縁膜がその大きな熱膨張率による変形力を計測用マーク部に及ぼしたとしても、計測用マーク部はこれと一体となった支持部により、層間絶縁膜との高い密着性を確保できる。このため計測用マーク部の剥離を抑制することができる。
【００１１】
他の実施の形態によれば、計測用マーク部の平面視において連続する最長の長さが３０μｍ以下と短くなっているため、被覆絶縁膜が大きな熱膨張率により計測用マークに及ぼす変形力が小さくなることにより、計測用マーク部の剥離を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施の形態に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１のチップ領域が分割された後の半導体チップの態様を示す概略平面図である。
【図３】本実施の形態に係る半導体装置を構成するメモリセルの等価回路図である。
【図４】図３の等価回路を具体的に説明するための概略断面図である。
【図５】実施の形態１の計測用マークの概略平面図である。
【図６】図５のＶＩ−ＶＩ線に沿う部分における計測用マークの概略断面図である。
【図７】図６中の点線で囲まれた領域ＶＩＩの概略拡大断面図である。
【図８】実施の形態１の計測用マークの第１変形例の概略断面図である。
【図９】実施の形態１の計測用マークの第２変形例の概略平面図である。
【図１０】実施の形態１の計測用マークの第３変形例の概略平面図である。
【図１１】実施の形態１の計測用マークの第４変形例の概略平面図である。
【図１２】実施の形態１の計測用マークを含む半導体装置の製造方法の第１工程を示す概略断面図である。
【図１３】実施の形態１の計測用マークを含む半導体装置の製造方法の第２工程を示す概略断面図である。
【図１４】実施の形態１の計測用マークを含む半導体装置の製造方法の第３工程を示す概略断面図である。
【図１５】実施の形態１の計測用マークを含む半導体装置の製造方法の第４工程を示す概略断面図である。
【図１６】実施の形態１の計測用マークを含む半導体装置の製造方法の第５工程を示す概略断面図である。
【図１７】実施の形態１の計測用マークを含む半導体装置の製造方法の第６工程を示す面図である。
【図１８】実施の形態１の計測用マークを含む半導体装置の製造方法の第７工程を示す概略断面図である。
【図１９】実施の形態１の計測用マークを含む半導体装置の製造方法の第８工程を示す概略断面図である。
【図２０】ホールを形成するための加工用マスクの態様を示す概略平面図である。
【図２１】計測用マーク部を形成するための加工用マスクの態様を示す概略平面図である。
【図２２】形成された計測用マークの態様を示す概略平面図である。
【図２３】実施の形態１の比較例の計測用マークの製造方法の第１工程を示す概略断面図である。
【図２４】実施の形態１の比較例の計測用マークの製造方法の第２工程を示す概略断面図である。
【図２５】実施の形態１の比較例の計測用マークの製造方法の第３工程を示す概略断面図である。
【図２６】実施の形態２の計測用マークの概略平面図である。
【図２７】図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う部分における計測用マークの概略断面図である。
【図２８】実施の形態２の計測用マークを含む半導体装置の製造方法の第１工程を示す概略断面図である。
【図２９】実施の形態２の比較例の計測用マークの概略平面図である。
【図３０】実施の形態３の計測用マークの概略平面図である。
【図３１】図３０のＸＸＸＩ−ＸＸＸＩ線に沿う部分における計測用マークの概略断面図である。
【図３２】実施の形態３の計測用マークを含む半導体装置の製造方法の第１工程を示す概略断面図である。
【図３３】実施の形態３の比較例の計測用マークの概略平面図である。
【発明を実施するための形態】
【００１３】
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１４】
図１を参照して、たとえばシリコン単結晶からなる半導体ウェハＷＦには、複数の小さいチップ領域ＣＨＰが形成されている。複数のチップ領域ＣＨＰの各々は矩形の平面形状を有し、行列状に配置されている。
【００１５】
複数のチップ領域ＣＨＰのそれぞれのうち互いに隣り合う任意の１対のチップ領域ＣＨＰの間には、ダイシングライン領域ＤＬＲが形成されている。ダイシングライン領域ＤＬＲはチップ領域ＣＨＰの縁部に沿うように半導体ウェハＷＦの行方向および列方向に延びている。このダイシングライン領域ＤＬＲに、複数の計測用マークＭＫが形成されている。複数の計測用マークＭＫはダイシングライン領域ＤＬＲ上に、ダイシングライン領域ＤＬＲの延びる方向に沿って互いに間隔をあけて配置されている。計測用マークＭＫは、様々なパターンを形成すべき位置を判断するための位置合わせに用いられるものであってもよいし、当該パターンの形成後の重ね合わせ検査用に用いられるものであってもよい。
【００１６】
ダイシングラインＤＬＲは、半導体ウェハＷＦを個々のチップ領域ＣＨＰに分断するために形成されている。すなわち半導体ウェハＷＦを個々のチップ領域ＣＨＰに分断する際には、ダイシングラインＤＬＲ内の複数の計測用マークＭＫ上を通るようにダイシングラインＤＬが形成され、このダイシングラインＤＬで半導体ウェハＷＦがダイシングされる。これにより、半導体ウェハＷＦは複数個の半導体チップに分割される。
【００１７】
図１においては説明の便宜上、複数の計測用マークＭＫはあたかも上側から視認可能であるように示されているが、実際には計測用マークＭＫは比較的下側の層に形成されるため、上側の層に覆われて隠れることにより上側から視認できない態様であってもよい。
【００１８】
図２を参照して、複数のチップ領域ＣＨＰの各々が分割された後における半導体チップＣＨＰは、一例としてメモリセルアレイ（メモリセル領域）と、周辺回路領域と、パッド領域ＰＤと、マーク領域とを有している。メモリセルアレイは半導体チップＣＨＰの主要なメモリセル領域である。パッド領域ＰＤはたとえばメモリセルアレイの外部に、互いに間隔をあけて複数形成されている。
【００１９】
半導体チップＣＨＰはダイシングラインＤＬで半導体ウェハＷＦがダイシングされることにより形成されるため、分割後の半導体チップＣＨＰのエッジＥＧＥはダイシングラインＤＬに一致する。ダイシングライン領域ＤＬＲに形成された計測用マークＭＫは、ダイシングにより切断されているものもあるが、切断されずエッジＥＧＥの近くのマーク領域に残っているものもある。
【００２０】
次に、本実施の形態としての半導体装置の構成について図３のメモリセルを挙げて説明する。
【００２１】
図３を参照して、本実施の形態における半導体装置は、ビット線対ＢＬおよびＺＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５，Ｔ６とを有するＳＲＡＭ（スタティック型メモリセル）をメモリ領域に有する。
【００２２】
フリップフロップ回路は、ドライバトランジスタＴ１，Ｔ２と、負荷トランジスタＴ３，Ｔ４とを有している。ドライバトランジスタＴ１および負荷トランジスタＴ３は一方のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを形成し、ドライバトランジスタＴ２および負荷トランジスタＴ４は他方のＣＭＯＳインバータを形成している。フリップフロップ回路は、これらの２つのＣＭＯＳインバータからなる。ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタＣ１，Ｃ２を有している。
【００２３】
フリップフロップ回路を構成するドライバトランジスタＴ１，Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３，Ｔ４は、たとえばｐチャネル型のＴＦＴ（Thin Film Transistor）である。またアクセストランジスタＴ５，Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭは、負荷トランジスタがＴＦＴであり、かつＤＲＡＭとしてのキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ  ＳＲＡＭである。
【００２４】
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３のゲート電極とキャパシタＣ１の一方電極とが互いに電気的に接続され、これらはアクセストランジスタＴ６のソース電極Ｓと電気的に接続される。アクセストランジスタＴ６のソース電極ＳはドライバトランジスタＴ２および負荷トランジスタＴ４のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第１の記憶ノード部として機能する。
【００２５】
ドライバトランジスタＴ２および負荷トランジスタＴ４のゲート電極とキャパシタＣ２の一方電極とが互いに電気的に接続され、これらはアクセストランジスタＴ５のソース電極Ｓと電気的に接続される。アクセストランジスタＴ５のソース電極ＳはドライバトランジスタＴ１および負荷トランジスタＴ３のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第２の記憶ノード部として機能する。
【００２６】
ドライバトランジスタＴ１，Ｔ２のソース電極ＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３，Ｔ４のソース電極Ｓは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。さらにキャパシタＣ１，Ｃ２の各々の他方電極は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線対ＢＬおよびＺＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレイン電極Ｄと接続される。
【００２７】
次に、図３に示す半導体装置のより具体的な構成について、図４の概略断面図を用いて説明する。ただし図４の断面図は、特定の領域における断面の態様を示す図ではなく、図３に示す各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。
【００２８】
図４を参照して、一実施の形態の半導体装置は、シリコンからなる半導体基板ＳＵＢの一方の主表面に形成されている。半導体基板ＳＵＢの主表面に形成されたメモリセル領域にはたとえばＳＲＡＭ（Static Random Access Memory）とＤＲＡＭ（Dynamic Random Access Memory）との構成および機能を併せ持つ、いわゆるＡｄｖａｎｃｅｄ  ＳＲＡＭが配置されている。周辺回路領域とは図２のＳＲＡＭが形成されるメモリセル領域の周辺の、たとえば信号入出力回路が形成される領域である。
【００２９】
メモリセル領域は分離領域と活性領域とを有している。メモリセル領域の半導体基板ＳＵＢの表面の一部には、分離領域としてのＳＴＩ（Shallow Trench Isolation）が形成されている。このＳＴＩは、半導体基板ＳＵＢの表面に形成された溝内に絶縁層ＳＩを埋め込むことにより形成されている。
【００３０】
メモリ領域における分離領域以外のＳＴＩが形成されていない領域はいわゆる活性領域である。活性領域は半導体基板ＳＵＢの表面において分離領域に取り囲まれるように形成されている。メモリ領域における１つの活性領域と、当該１つの活性領域と互いに隣り合う他の活性領域とは、当該１つの活性領域と他の活性領域との間に挟まれる分離領域により、互いに電気的に分離されている。
【００３１】
メモリ領域内において半導体基板ＳＵＢ内には、たとえばｐ型の導電性不純物が注入されたｐ型ウェル領域ＰＷＬが形成されている。
【００３２】
それぞれの活性領域における半導体基板ＳＵＢの表面には複数の（ｎ型）ＭＯＳトランジスタが形成されており、当該トランジスタは、１対のソース／ドレイン領域Ｓ／Ｄを有している。たとえば図３のメモリ領域の左側および右側の領域Ｓ／Ｄは、アクセストランジスタのソース領域Ｓ（図２のソース電極Ｓに対応）とドライバトランジスタのドレイン領域Ｄ（図２のドレイン電極Ｄに対応）とが平面的に重なりあった領域であり、アクセストランジスタとドライバトランジスタとが当該領域Ｓ／Ｄを共有している。そしてこれらの領域Ｓ／Ｄが図３における活性領域に形成されている。また図３の中央の活性領域に形成される領域Ｄは、アクセストランジスタＴ５（Ｔ６）のドレイン領域Ｄであり、ビット線ＢＬ（またはＺＢＬ）と接続されている。
【００３３】
上記のＭＯＳトランジスタなどが形成された半導体基板ＳＵＢの主表面を覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成されている。ソース領域Ｓおよび／またはドレイン領域Ｄとそれらの領域より上側の層とを電気的に接続するプラグ層ＢＳが複数、互いに間隔をあけて形成されている。プラグ層ＢＳは、層間絶縁膜ＩＩ１の一部の領域に形成された開口部内を埋める、たとえば導電性不純物が添加された多結晶シリコンにより形成されている。プラグ層ＢＳは、たとえば半導体基板ＳＵＢの主表面の１対のソース／ドレイン領域Ｓ／Ｄに達するように、層間絶縁膜ＩＩ１の比較的下側の領域を主表面に直交する方向（図３の上下方向）に延在するように形成されている。
【００３４】
層間絶縁膜ＩＩ１の上に、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ２が形成されている。この層間絶縁膜ＩＩ２の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ３が形成されている。さらにその上にはたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ４などが順次形成されているが、層間絶縁膜ＩＩ４の一部およびそれより上層については図示が省略されている。
【００３５】
層間絶縁膜ＩＩ２の上には（上面に接するように）、互いに間隔をあけて複数（たとえば５つ）の配線が形成されている。この配線は図３の紙面奥行き方向に延在している。この配線の上面および側面を覆うように被覆絶縁膜ＣＬが形成されており、配線と被覆絶縁膜ＣＬ（側壁絶縁膜を含む）とを含む配線構造ＬＥが形成されている。
【００３６】
複数の配線の中には、ビット線対ＢＬ，ＺＢＬ（図３参照）として機能するものと、グランド線として機能するものとが混在しているが、図４においてはわかりやすくするためこれらをまとめてビット線ＢＬとして、すなわち５本のビット線ＢＬがメモリセル領域に配置されるように、図示している。
【００３７】
ビット線ＢＬは、たとえば図４のメモリセル領域の中央にあるアクセストランジスタＴ５，Ｔ６の各ドレイン領域Ｄと電気的に接続されている。具体的には、ドレイン領域Ｄの表面上に形成されたプラグ層ＢＳと図中のメモリセル領域の中央のビット線ＢＬとが、ビット線コンタクトＢＬ３により接続されている。ビット線コンタクトＢＬ３はビット線ＢＬから、層間絶縁膜ＩＩ２，ＩＩ１を貫通して真下のプラグ層ＢＳに達するように、主表面に交差する図４の上下方向に延在するように形成されている。
【００３８】
またメモリセル領域において互いに隣り合う１対のビット線ＢＬの間には、コンタクト層ＣＴが形成されている。コンタクト層ＣＴは、たとえば層間絶縁膜ＩＩ３の最上面の上から、層間絶縁膜ＩＩ３，ＩＩ２の全体および層間絶縁膜ＩＩ１の一部を半導体基板ＳＵＢの主表面に交差する図４の上下方向に延び、ソース／ドレイン領域Ｓ／Ｄの表面に接続されたプラグ層ＢＳに達するように形成されている。
【００３９】
層間絶縁膜ＩＩ３の上側には、たとえば負荷トランジスタＴ３，Ｔ４（図３参照）としてのＴＦＴおよび、負荷トランジスタＴ３，Ｔ４に含まれるキャパシタＣ１，Ｃ２などが形成されているが、図４においては省略されている。
【００４０】
一方、周辺回路領域にはたとえばｎ型の導電性不純物が注入されたｎ型ウェル領域ＮＷＬが形成されているが、これはｐ型ウェル領域ＰＷＬであってもよい。周辺回路領域にもメモリ領域と同様に分離領域と活性領域とが形成されている。分離領域はメモリセル領域と同様ＳＴＩにより形成されている。また活性領域における半導体基板ＳＵＢの表面には複数の（ｐ型）ＭＯＳトランジスタＴＧが形成されている。トランジスタＴＧは、１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁層ＩＬとを有している。１対のソース／ドレイン領域Ｓ／Ｄの各々は半導体基板ＳＵＢの表面に互いに距離を隔てて形成されている。ゲート絶縁膜ＧＩは１対のソース／ドレイン領域Ｓ／Ｄに挟まれる半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥおよび絶縁層ＩＬはゲート絶縁膜ＧＩ上に形成されており、ゲート電極ＧＥと絶縁層ＩＬとがこの順に積層された積層構造を有している。
【００４１】
ゲート電極ＧＥはたとえば多結晶シリコン層ＰＳとタングステンシリサイド層ＷＳとがこの順に積層されたいわゆるポリサイド構造となっている。絶縁層ＩＬはたとえばシリコン酸化膜および／またはシリコン窒化膜からなり、当該絶縁層ＩＬをマスクとしてゲート電極ＧＥがエッチングされる。このゲート電極ＧＥ、絶縁層ＩＬの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷはたとえばシリコン窒化膜からなることが好ましいが、シリコン酸化膜とシリコン窒化膜との組合せでもよい。なお、絶縁層ＩＬおよび側壁絶縁膜ＳＷはメモリセル部の特にプラグ層ＢＳを形成するための開口が形成される領域では自己整合技術を行なう際のエッチングのストッパ膜となる。
【００４２】
周辺回路領域には、メモリセル領域のビット線ＢＬと同一の層として導電層ＢＬが形成されており、この導電層ＢＬを覆うように、メモリセル領域の被覆絶縁膜ＣＬと同一の層としての被覆絶縁膜ＣＬが形成されている。これらの導電層ＢＬと被覆絶縁膜ＣＬとにより、配線構造ＬＥが形成されている。
【００４３】
なお図４においてはゲート電極ＧＥ上に絶縁層ＩＬが形成されるが、図４の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極ＧＥは他の配線と電気的に接続されている。また詳細な説明を省略するが、周辺回路領域のそれぞれのトランジスタＴＧは、コンタクト導電層ＣＴＣ、導電層ＢＬなどを介して図示されないメタル配線などと電気的に接続されている。さらに絶縁層ＳＩの上面を覆うように、絶縁膜ＩＬ、および側壁絶縁膜ＳＷ上にはたとえばシリコン窒化膜のライナー膜ＬＦが形成されてもよい。
【００４４】
図２に示すように半導体チップＣＨＰのエッジＥＧＥの近くに形成されるマーク領域には、メモリセル領域の配線層であるビット線ＢＬと同一の層としての導電層ＢＬ２が形成されており、この導電層ＢＬ２を覆うように、メモリセル領域の被覆絶縁膜ＣＬと同一の層としての被覆絶縁膜ＣＬ２が形成されている。また、導電層ＢＬ２からたとえば層間絶縁膜ＩＩ２（図４においてマーク領域の層間絶縁膜ＩＩ２は半導体基板ＳＵＢの主表面に接するように、他の領域よりも厚く形成されている。）を貫通してその真下のソース／ドレイン領域Ｓ／Ｄに達するように支持部ＢＬ３が形成されている。マーク領域には、導電層ＢＬ２、被覆絶縁膜ＣＬ２および支持部ＢＬ３を含む計測用マークＭＫが配置されている。
【００４５】
次に図５〜図１１を用いて、本実施の形態のマーク領域に形成される計測用マークＭＫについて、より詳細に説明する。なお本実施の形態の計測用マークＭＫは、図１のようにダイシングされる前の半導体ウェハＷＦの状態における計測用マークＭＫと、図２のようにダイシングされた後の半導体チップＣＨＰの状態における計測用マークＭＫとの双方を含むものとする。
【００４６】
図５および図６を参照して、計測用マークＭＫにおいては、その本体としての計測用マーク部ＢＬ２が、半導体基板ＳＵＢの上に形成されたたとえば層間絶縁膜ＩＩ２の上に形成されている。より具体的には、ここでは計測用マーク部ＢＬ２は層間絶縁膜ＩＩ２の上側の表面の一部を覆うように形成されている。計測用マーク部ＢＬ２はたとえば図５に示すように平面視において正方形状となっていることが好ましいが、これに限らず、たとえば平面視において長方形状であってもよいし、円形状、楕円形状であってもよい。計測用マーク部ＢＬ２は図６の上下方向に関する厚みｈ１を有している。
【００４７】
計測用マーク部ＢＬ２の上側の表面を覆うように（つまり計測用マーク部ＢＬ２と重なるように）、被覆絶縁膜ＣＬ２が形成されている。被覆絶縁膜ＣＬ２はたとえば計測用マーク部ＢＬ２よりも熱膨張率が大きい絶縁性の材料であるたとえばシリコン窒化膜により形成される。
【００４８】
被覆絶縁膜ＣＬ２の図６の上下方向に関する厚みｈ２は、通常は計測用マーク部ＢＬ２の厚みｈ１よりも厚いことが好ましい。具体的には、たとえば計測用マーク部ＢＬ２の厚みｈ１は１２０ｎｍ〜１５０ｎｍ、被覆絶縁膜ＣＬ２の厚みｈ２は１７０ｎｍ〜２００ｎｍとすることが好ましい。厚みｈ１は１２０ｎｍ〜１２１ｎｍとすることが特に好ましい。
【００４９】
計測用マークＭＫを上方から視認する際には、特にそのエッジ部に相当するマークエッジＭＥＧが視認される。
【００５０】
支持部ＢＬ３は、計測用マーク部ＢＬ２と一体となるように、計測用マーク部ＢＬ２と同一の材料により形成されている。支持部ＢＬ３は、計測用マーク部ＢＬ２の下側の表面に接する層間絶縁膜ＩＩ２内に配置されている。
【００５１】
具体的には、層間絶縁膜ＩＩ２内には、その上側の主表面から下側の主表面に達するように層間絶縁膜ＩＩ２を貫通するように延びるホールＨＬが複数形成されている。このホールＨＬは、計測用マーク部ＢＬ２と平面的に重なる領域において、互いに間隔をあけて複数形成されている。ここで複数とは、たとえば図５に示すように、平面視においてマトリックス状に、行方向および列方向ともに５つずつのホールＨＬが並んでいてもよいが、これに限らず、単一の計測用マーク部ＢＬ２に対してこれと平面的に重なるように形成されるホールＨＬの数は任意の複数とすることができる。
【００５２】
ホールＨＬは図６においては層間絶縁膜ＩＩ２を上側の主表面から下側の主表面に達するまで、図６の上下方向に関して層間絶縁膜ＩＩ２を完全に貫通している。しかしホールＨＬは、層間絶縁膜ＩＩ２の上側の主表面を起点として図６の上下方向（半導体基板ＳＵＢの主表面に交差する方向）に延びていればよく、必ずしも層間絶縁膜ＩＩ２の下側の主表面に達していなくてもよい。すなわちたとえば層間絶縁膜ＩＩ２の厚み方向に関する中央部に終点を有するようにホールＨＬが形成されていてもよい。またホールＨＬの延びる方向についても、半導体基板ＳＵＢの主表面に交差する方向（すなわち直交に対してやや斜めを向いた方向を含む）に延びていればよく、ホールＨＬは必ずしも主表面に完全に垂直な方向に延在しなくてもよい。
【００５３】
このホールＨＬ内を、計測用マーク部ＢＬ２を構成する（ビット線ＢＬと同一の層としての）導電層が充填することにより、支持部ＢＬ３が形成される。後述するように支持部ＢＬ３は計測用マーク部ＢＬ２と同時に形成される。このため支持部ＢＬ３は計測用マーク部ＢＬ２と一体となっている。またホールＨＬが層間絶縁膜ＩＩ２の上側の表面から形成されることから支持部ＢＬ３の最上部は層間絶縁膜ＩＩ２の最上面、すなわち計測用マーク部ＢＬ２の下側の表面と等しくなる。したがって支持部ＢＬ３は計測用マーク部ＢＬ２の下側の表面に接するように形成されている。
【００５４】
支持部ＢＬ３は、層間絶縁膜ＩＩ２のホールＨＬ内の全体が計測用マーク部ＢＬ２と同一の層により埋め込まれた構成を有している。したがってホールＨＬ内の支持部ＢＬ３には、たとえば層間絶縁膜ＩＩ２の最上面の近くにおいてビット線ＢＬと同一の層が充填されないことによる導電層の窪みなどが形成されていない。
【００５５】
また図５などに示すようにホールＨＬが単一の計測用マーク部ＢＬ２の真下の層間絶縁膜ＩＩ２の領域に複数形成されるため、このホールＨＬを充填することにより形成される支持部ＢＬ３も同様に、単一の計測用マーク部ＢＬ２の下側の表面に複数、接するように形成されている。
【００５６】
特に図６を参照して、単一の計測用マーク部ＢＬ２の下側の表面に接する複数の支持部ＢＬ３のうち、半導体基板ＳＵＢの主表面に沿う方向に関して互いに隣り合う１対の支持部ＢＬ３の間隔Ｗ２は、支持部ＢＬ３自身の平面視における幅Ｗ１の１．５倍以上であることが好ましい。
【００５７】
具体的には、たとえば支持部ＢＬ３は平面視において正方形状であり、その正方形状の１辺の長さとしての幅Ｗ１は２４０ｎｍ（０．２４μｍ）で、間隔Ｗ２は７６０ｎｍ（０．７６ｎｍ）であることが好ましい。この場合、上記の１．５倍以上との条件を確実に満たしている。
【００５８】
図７を参照して、計測用マーク部ＢＬ２の厚みｈ１が１２０ｎｍである場合、この計測用マーク部ＢＬ２の厚み分の導電層がホールＨＬ内に横方向（幅Ｗ１の方向）に形成されるため、幅Ｗ１が３００ｎｍ以下、その中でも特に２４０ｎｍ（０．２４μｍ）以下であれば、ホールＨＬ内の全体を導電層としての支持部ＢＬ３で充填させることができる。
【００５９】
なお計測用マーク部ＢＬ２および支持部ＢＬ３は、窒化チタンの薄膜ＴＦ１と、チタンの薄膜ＴＦ２と、タングステンの薄膜ＴＦ３とにより形成されることが好ましい。これはビット線ＢＬのもっとも好ましい構成が当該薄膜ＴＦ１，ＴＦ２，ＴＦ３であることに基づく。窒化チタンの薄膜ＴＦ１とチタンの薄膜ＴＦ２とはいわゆるバリアメタルＢＲＬとして形成される。たとえばバリアメタルＢＲＬを２０ｎｍ、タングステンの薄膜ＴＦ３を１００ｎｍ形成されることにより、層間絶縁膜ＩＩ２の上側の表面上には計測用マーク部ＢＬ２が、ホールＨＬ内には支持部ＢＬ３が、それぞれ形成されている。
【００６０】
図８を参照して、計測用マークＭＫは、図５に示す構成のほかに、たとえばシリコン窒化膜からなる側壁絶縁膜ＳＷが形成されてもよい。通常ビット線ＢＬを形成する際にはその側部に側壁絶縁膜ＳＷが形成される。このためビット線ＢＬと同一の層として形成された計測用マーク部ＢＬ２にはその側部に側壁絶縁膜ＳＷが形成されてもよい。これは側壁絶縁膜ＳＷが形成された場合においても、通常は計測用マークＭＫの計測時に視認されるのは側壁絶縁膜ＳＷではなく、それよりも非透明である計測用マーク部ＢＬ２のマークエッジＭＥＧであるからである。
【００６１】
計測用マークＭＫを構成する複数の支持部ＢＬ３は、平面視における計測用マークＭＫの中央からの距離が最大になる方向に配置されることが好ましい。具体的には、図９を参照して、たとえば平面視において正方形状を有する計測用マークＭＫの計測用マーク部ＢＬ２および被覆絶縁膜ＣＬ２の中央部Ｃからの距離ＤＴが最大になる方向とは、中央部Ｃから正方形状の対角線に沿って各頂点に向かう方向である。したがってこの場合、たとえば２つのホールＨＬおよび支持部ＢＬ３が形成されるとすれば、当該正方形の対角線の一方および他方の端部付近に２つのホールＨＬおよび支持部ＢＬ３のそれぞれが形成されることが好ましい。なおホールＨＬおよび支持部ＢＬ３は、計測用マークＭＫの外縁と接する必要はなく、計測用マークＭＫの外縁と接しない程度に計測用マークＭＫの外縁になるべく近い領域に形成されることが好ましい。
【００６２】
図１０を参照して、たとえば計測用マーク部ＢＬ２および被覆絶縁膜ＣＬ２が一方向に長く延び、それに交差する他の方向に関する幅が短い長方形状（短冊状）を有する場合には、ホールＨＬおよび支持部ＢＬ３を当該他の方向に関して互いに間隔をあけて複数並べることが困難である場合がある。この場合、長く延びる一方向に関する一方および他方の端部付近に、すなわち平面視における計測用マーク部ＢＬ２の両端部に、複数の支持部ＢＬ３が形成されることが好ましい。
【００６３】
上記においてはホールＨＬは平面視において正方形状を有しており、その結果、支持部ＢＬ３も正方形状を有している。しかしこのような態様に限らず、たとえばホールＨＬおよび支持部ＢＬ３は長方形状、円形状、楕円形状などの平面形状を有していてもよい。あるいは図１１を参照して、ホールＨＬおよび支持部ＢＬ３は一方向に長く延び他の方向に関する幅が短い長方形状（短冊状）を有していてもよい。
【００６４】
図１１においては図の上下方向に延び左右方向の幅Ｗ１が短い短冊状の複数（たとえば５つ）の溝部ＨＬ２および支持部ＢＬ３が、互いに間隔Ｗ２をあけて並んでいる。ここで計測用マークＭＫを構成する複数の支持部ＢＬ３の間隔Ｗ２とは、それが複数並び得る方向（ここでは短い幅Ｗ１を有する支持部ＢＬ３の幅Ｗ１に沿う方向）に関する間隔Ｗ２を意味し、図１１における左右方向を意味する。また支持部ＢＬ３の幅Ｗ１とは、それが複数並び得る方向すなわち平面視において短辺側（図１１における左右方向）の幅Ｗ１を意味する。
【００６５】
この溝部ＨＬ２は上記の各例におけるホールＨＬと同等であり、その内部に導電層が充填されることにより計測用マーク部ＢＬ２の支持部ＢＬ３が形成される。
【００６６】
図１１の場合においても、間隔Ｗ２は溝部ＨＬ２の幅Ｗ１の１．５倍以上であることが好ましい。
【００６７】
次に図１２〜１９を用いて、本実施の形態の半導体装置について、メモリセル領域のビット線ＢＬとマーク領域の計測用マークＭＫとの製造方法を中心に説明する。
【００６８】
図１２を参照して、まずたとえばシリコンからなる半導体基板ＳＵＢが準備される。特にメモリセル領域における半導体基板ＳＵＢの上側の主表面上に、図示しないドライバトランジスタおよびアクセストランジスタなどが形成され、かつプラグ層ＢＳ（図４参照）などが形成される。その後、半導体基板ＳＵＢの主表面のうち、図に示す上側の主表面上に、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成され、さらにシリコン酸化膜からなる層間絶縁膜ＩＩ２が形成される。なおメモリセル領域においては層間絶縁膜ＩＩ１と層間絶縁膜ＩＩ２との双方が残存し、マーク領域においては層間絶縁膜ＩＩ２のみが残存するように、たとえば通常の写真製版技術およびドライエッチング技術により層間絶縁膜ＩＩ１のパターニングがなされてもよい。
【００６９】
図１３を参照して、一般公知の加工用マスクを用いて、層間絶縁膜ＩＩ２の上側の表面から、半導体基板ＳＵＢの主表面に交差する（たとえば垂直な）方向すなわち図の下方向に向けて延びるように、層間絶縁膜ＩＩ２がエッチング除去されることによりホールＨＬが形成される。ホールＨＬはメモリセル領域においてはたとえばビット線ＢＬが形成されるべき領域の真下の領域に、マーク領域においては計測用マークＭＫが形成されるべき領域の真下の領域に形成されることが好ましい。特にマーク領域においては単一の計測用マークＭＫが形成されるべき領域の真下に複数、互いに間隔をあけて形成されることが好ましい。ホールＨＬは半導体基板ＳＵＢの主表面に達するように形成されてもよいが、半導体基板ＳＵＢの内部でエッチングがストップするように形成されてもよい。
【００７０】
ホールＨＬはたとえば平面視において正方形状を有し、その１辺の長さとしての幅Ｗ１が０．３μｍ以下（特に０．２４μｍ以下）となるように形成されることが好ましい。マーク領域において単一の計測用マークＭＫが形成されるべき領域の真下に複数形成されるホールＨＬは、互いに隣り合うホールＨＬの、行方向または列方向（正方形状のホールＨＬの１辺の長さに沿う方向）に関する間隔Ｗ２がホールＨＬの１辺の長さの１．５倍以上であることが好ましい。ここでは一例として当該間隔Ｗ２が０．７６μｍとなるように形成されるものとする。
【００７１】
図２０を参照して、ホールＨＬを形成するための加工用マスクＭＳＫ１は、一例としてホールＨＬを形成すべき領域に開口を有するように、たとえばガラスからなる基板の主表面上に、たとえばクロムなどが塗布されたホールパターンＨＬＰが形成された構成を有している。この加工用マスクＭＳＫ１を層間絶縁膜ＩＩ２が形成された半導体基板ＳＵＢの一方の主表面上にセットした状態で、通常の写真製版技術およびエッチング技術がなされることにより、加工用マスクＭＳＫ１のホールパターンＨＬＰが層間絶縁膜ＩＩ２上に転写され、層間絶縁膜ＩＩ２にはホールパターンＨＬＰに従った態様を有する複数のホールＨＬが形成される。
【００７２】
図１４を参照して、メモリセル領域、マーク領域ともに、たとえば通常のＣＶＤ法により、層間絶縁膜ＩＩ２の上側の表面上に、窒化チタンの薄膜ＴＦ１と、チタンの薄膜ＴＦ２とからなるバリアメタルＢＲＬと、タングステンの薄膜ＴＦ３と（図７参照）がこの順に形成され、これらからなる導電層ＢＬ，ＢＬ２が形成される。メモリセル領域における導電層ＢＬとマーク領域における導電層ＢＬ２とは同一の層であり、これらは同時に形成される。
【００７３】
なお導電層ＢＬ，ＢＬ２を構成する上記３つの薄膜のトータルの厚みは、図１３に示すホールＨＬの幅Ｗ１の１／２を超すことが好ましい。このようにすれば、上記３つの薄膜は、ホールＨＬ内の全体を完全に充填することができる。ここでは一例として窒化チタンの薄膜ＴＦ１が厚み１２ｎｍ、チタンの薄膜ＴＦ２が厚み９ｎｍ、タングステンの薄膜ＴＦ３が厚み１００ｎｍであるとする。
【００７４】
ここで層間絶縁膜ＩＩ２の上側の表面の一部にはホールＨＬが形成されているため、当該導電層ＢＬ，ＢＬ２の一部はホールＨＬ内に堆積される。このためホールＨＬ内には導電層ＢＬ，ＢＬ２と同一の層としての、導電層ＢＬ，ＢＬ２と一体である導電層ＢＬ３が、導電層ＢＬ，ＢＬ２と同時に形成される。メモリセル領域における導電層ＢＬ３は後に形成されるビット線ＢＬの下側の表面に接するように形成されるビット線コンタクトＢＬ３であり、マーク領域における導電層ＢＬ３は後に形成される計測用マーク部ＢＬ２の下側の表面に接するように形成され計測用マークＭＫの一部を構成する支持部ＢＬ３である。
【００７５】
導電層ＢＬ，ＢＬ２の上側の表面を覆うように、たとえば通常のＣＶＤ法により、たとえばシリコン窒化膜などの、導電層ＢＬ，ＢＬ２よりも熱膨張率の大きい絶縁膜材料の薄膜が、被覆絶縁膜ＣＬ，ＣＬ２として形成される。メモリセル領域における被覆絶縁膜ＣＬとマーク領域における被覆絶縁膜ＣＬ２とは同一の層であり、これらは同時に形成される。被覆絶縁膜ＣＬは、これが後述の工程において自己整合技術を行う際のエッチングのストッパ膜として機能することが可能な程度に厚いことが好ましい。被覆絶縁膜ＣＬ２は被覆絶縁膜ＣＬと同一の層であるため、被覆絶縁膜ＣＬと同様にエッチングのストッパ膜として機能することが可能な程度に厚く形成される。ここでは一例として被覆絶縁膜ＣＬ，ＣＬ２の厚みを１７０ｎｍとする。
【００７６】
図１５を参照して、一般公知の加工用マスクを用いて、通常の写真製版技術およびエッチング技術により、図１４の工程で形成された導電層ＢＬ，ＢＬ２および絶縁層ＣＬ，ＣＣＬ２がパターニングされる。これによりメモリセル領域には所望の形状を有するビット線ＢＬおよびそれの上側の表面を覆う被覆絶縁膜ＣＬが、マーク領域には所望の形状を有する計測用マーク部ＢＬ２およびそれの上側の表面を覆う被覆絶縁膜ＣＬ２が、それぞれ形成される。これにより形成される計測用マーク部ＢＬ２などのエッジは、計測用マークを視認するためのマークエッジＭＥＧである。
【００７７】
図２１を参照して、上記の計測用マーク部ＢＬ２などのパターンを形成するための加工用マスクＭＳＫ２は、たとえばガラスからなる基板の主表面上に、計測用マーク部ＢＬ２を形成すべき領域を覆う、たとえばクロムなどが塗布されたマスクパターンＭＫＰが形成された構成を有している。この加工用マスクＭＳＫ２を導電層ＢＬ，ＢＬ２などが形成された半導体基板ＳＵＢの一方の主表面上にセットした状態で、通常の写真製版技術およびエッチング技術がなされることにより、加工用マスクＭＳＫ２のマスクパターンＭＫＰが被覆絶縁膜ＣＬ，ＣＬ２上に転写される。図１５および図２２を参照して、これにより被覆絶縁膜ＣＬ，ＣＬ２および導電層ＢＬ，ＢＬ２はマスクパターンＭＫＰに従った態様を有するパターンとして形成される。
【００７８】
図２２において、計測用マーク部ＢＬ２および被覆絶縁膜ＣＬ２と、その下側に配置されるホールＨＬとが重なるように記載されている。ここで計測用マーク部ＢＬ２がタングステンのような非透明の薄膜により形成される場合には、実際には上側から見た場合にホールＨＬは視認できないが、図２２においては説明の便宜上、計測用マーク部ＢＬ２の下側のホールＨＬの配置をあたかも上側から視認可能であるように計測用マーク部ＢＬ２に重ねて図示している。本明細書における他の図（たとえば図５、図９など）においても同様である。
【００７９】
図１６を参照して、メモリセル領域、マーク領域ともに、半導体基板ＳＵＢの表面全面に、たとえばシリコン窒化膜が堆積される。このときシリコン酸化膜とシリコン窒化膜とが順に積層して堆積されてもよい。その後、通常の写真製版技術およびエッチング技術により、図１５で形成されたビット線ＢＬおよび被覆絶縁膜ＣＬ、ならびに計測用マーク部ＢＬ２および被覆絶縁膜ＣＬ２の各積層構造の側壁には、残渣としてシリコン窒化膜の側壁絶縁膜ＳＷが形成される。これにより、マーク領域には図８に示すような側壁絶縁膜ＳＷを含む計測用マークＭＫが形成され、かつメモリセル領域のビット線ＢＬの側壁には側壁絶縁膜ＳＷが形成される。
【００８０】
図１７を参照して、メモリセル領域、マーク領域ともに、たとえばＣＶＤ法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ３が形成される。その後、当該層間絶縁膜ＩＩ３がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨される。
【００８１】
図１８を参照して、メモリセル領域において互いに隣り合う１対のビット線ＢＬの間の領域において、層間絶縁膜ＩＩ３が自己整合技術により部分的にエッチングされ、層間絶縁膜ＩＩ２、またはその下の層間絶縁膜ＩＩ１に達するように、開口部としてのコンタクトホールＳＣＴが形成される。
【００８２】
このとき、層間絶縁膜ＩＩ３がエッチングされるとともに、その真下に形成される、計測用マーク部ＢＬ２上の被覆絶縁膜ＣＬ２および計測用マーク部ＢＬ２の側壁を覆う側壁絶縁膜ＳＷも、層間絶縁膜ＩＩ３と絶縁膜ＣＬ２，ＳＷとのエッチング選択比に応じた量だけエッチングされる。これにより被覆絶縁膜ＣＬ２および側壁絶縁膜ＳＷは部分的に除去されその表面に凹部ＣＣが形成される。
【００８３】
図１９を参照して、層間絶縁膜ＩＩ３上に、コンタクトホールＳＣＴ内を充填するようにたとえば導電性不純物を含む多結晶シリコンの薄膜が充填される。この処理においてはたとえばＣＶＤ法が用いられる。この多結晶シリコンの薄膜が通常の写真製版技術およびエッチング技術によりパターニングされることにより、コンタクトホールＳＣＴを充填しその真上の層間絶縁膜ＩＩ３を覆うようにコンタクト層ＣＴが形成される。このコンタクト層ＣＴは図示されない層間絶縁膜ＩＩ３より上側に形成される配線などとの電気的接続を可能とする。
【００８４】
より具体的には、メモリセル領域における配線層としてのビット線ＢＬは、半導体基板ＳＵＢの主表面に沿う方向に互いに間隔をあけて複数配置されている。複数のビット線ＢＬのうち半導体基板ＳＵＢの主表面に沿う方向に互いに隣り合う１対のビット線ＢＬの間にはコンタクト層ＣＴが形成されている。コンタクト層ＣＴは、被覆絶縁膜ＣＬの上側からビット線ＢＬの下側の領域（たとえば層間絶縁膜ＩＩ１）に達するように、主表面に交差する方向（図１９の上下方向）に延びている。被覆絶縁膜ＣＬおよび側壁絶縁膜ＳＷの表面の一部には、自己整合技術によるエッチング工程の際に形成された凹部ＣＣが存在する。コンタクト層ＣＴは、この凹部ＣＣと接するように形成されている。
【００８５】
以上により、メモリセル領域のビット線ＢＬ（の近くのコンタクト層ＣＴ）および、マーク領域の計測用マークＭＫが形成される。これよりも上層を形成する工程については記載を省略する。
【００８６】
次に、比較例における計測用マークの製造方法を説明する図２３〜図２５を参照し、かつ本願発明の背景を説明しながら、本実施の形態の作用効果について説明する。
【００８７】
図２３を参照して、比較例においても図１２と同様にシリコンからなる半導体基板ＳＵＢの上側の主表面上に層間絶縁膜ＩＩ１，ＩＩ２が形成される。しかし比較例においては本実施の形態のようなホールＨＬが形成されることなく、層間絶縁膜ＩＩ２の上側の表面上に導電層ＢＬ，ＢＬ２および被覆絶縁膜ＣＬ，ＣＬ２が形成される。
【００８８】
図２４を参照して、図１５の工程と同様に、加工用マスクＭＳＫ２を用いたパターニングがなされ、マーク領域には計測用マーク部ＢＬ２および被覆絶縁膜ＣＬ２が形成される。図２５は図１７の工程と同様に計測用マーク部ＢＬ２などのマークエッジＭＥＧを覆う側壁絶縁膜ＳＷが形成された態様を示している。
【００８９】
本実施の形態の背景として、まず特に１１０ｎｍのＡｄｖａｎｃｅｄ  ＳＲＡＭの製造時にビット線と同一の層として計測用マーク部を形成する場合には、複数のビット線が並ぶ領域において互いに隣り合う１対のビット線の間の領域に微細なコンタクト層を高精度に形成する目的で、コンタクト層用のコンタクトホールが自己整合技術により形成される。自己整合技術を行なうためにはビット線の直上に厚い絶縁膜が形成される必要があるため、ビット線の上側の表面を覆うように厚いシリコン窒化膜が形成される。
【００９０】
ここでシリコン窒化膜は熱膨張率が大きいため、形成後に熱処理がなされれば、その後の冷却時における収縮量が大きくなる。この収縮の際に、その下側に接するように形成された計測用マーク部を上方に引っ張る大きな応力が加わる。上記のように自己整合技術を行なうためにシリコン窒化膜を厚く形成すれば、シリコン窒化膜全体の体積が大きくなるために、シリコン窒化膜が計測用マーク部を引っ張る応力がいっそう大きくなる。すると計測用マーク部の特にマークエッジＭＥＧの近くの部分（端部付近）が層間絶縁膜ＩＩ２の上側の表面から剥離する可能性がある。この現象は特に、形成される計測用マーク部ＢＬ２および被覆絶縁膜ＣＬ２の、半導体基板ＳＵＢの主表面に沿う方向に関する寸法が大きい場合に顕著になる。
【００９１】
図２４および図２５に示すようにマークエッジＭＥＧ付近の計測用マーク部ＢＬ２が剥離すれば、当該計測用マークＭＫのマークエッジＭＥＧの位置が本来の位置からずれるため、当該計測用マークＭＫを用いた位置合わせなどの作業を行なうことが困難になる。
【００９２】
特に半導体装置の比較的下層において形成される計測用マークＭＫは、その後の露光プロセスにおいて位置合わせ用のマークまたは位置精度確認用のマークとして用いる際に光学的な計測がなされる。当該計測の精度を高める観点から、計測用マークＭＫとして必要な形状以外の余分な情報を排除する必要がある。このため通常は、計測用マーク部ＢＬ２の上側および下側に隣接する層には、図２４および図２５に示すように、２次元レイアウトを有するパターンが配置されない。
【００９３】
ところが本実施の形態においては、その上側の表面に熱膨張率が大きい被覆絶縁膜が厚く形成された計測用マーク部ＢＬ２の下側の表面に接するように支持部ＢＬ３が形成される。この支持部ＢＬ３は通常は２次元レイアウトを有するパターンが配置されない領域に形成される。この支持部ＢＬ３は導電層ＢＬ２の下側の層間絶縁膜ＩＩ２に形成されたホールＨＬ内を充填するように、導電層ＢＬ２と一体となるように形成されている。
【００９４】
支持部ＢＬ３は層間絶縁膜ＩＩ２の主表面に交差する方向に延びるホールＨＬの側壁と接するように形成される。このため単に層間絶縁膜ＩＩ２の主表面上を覆うように支持部ＢＬ３の導電層が形成される場合に比べて、支持部ＢＬ３と層間絶縁膜ＩＩ２との接触面積が大きくなる。このことと支持部ＢＬ３は計測用マーク部ＢＬ２などと同一の層としてつまり支持部ＢＬ３は計測用マーク部ＢＬ２と一体となるように形成されることとから、支持部ＢＬ３は計測用マーク部ＢＬ２を、層間絶縁膜ＩＩ２に対して強固に固定することができる。
【００９５】
本発明を用いれば、たとえ自己整合技術によるコンタクト層を形成するために計測用マーク部ＢＬ２上に厚いシリコン窒化膜などの熱膨張率が大きい材料の薄膜が形成された場合においても、当該薄膜の収縮時の応力により計測用マーク部ＢＬ２がそのマークエッジＭＥＧ付近から剥離する可能性を低減することができる。被覆絶縁膜ＣＬをシリコン窒化膜とするため、自己整合技術によりコンタクトホールを形成する際に、その真下のビット線ＢＬなどをエッチングすることなく被覆絶縁膜ＣＬをエッチングストッパとして機能させる効果を高めることができる。
【００９６】
本実施の形態においては、計測用マーク部ＢＬ２はビット線ＢＬと同一の層として形成されるため、計測用マーク部ＢＬ２を高効率に形成することができる。
【００９７】
本実施の形態においては、ホールＨＬ内の全体が計測用マーク部ＢＬ２と同一の層により埋め込まれるため、ホールＨＬ内には支持部ＢＬ３が部分的に埋め込まれないことによる支持部ＢＬ３の薄膜の窪みが形成されなくなる。
【００９８】
たとえばホールＨＬ内の導電層が部分的に凹めば、当該部分においてその上に形成される計測用マーク部ＢＬ２の上側の表面も同様に凹部を形成する可能性がある。すると計測用マークＭＫの視認の際に当該凹部が上方から見えるためにこれをノイズとして検出する可能性がある。言い換えればたとえば図５に示すように上方からの視認の際に支持部ＢＬ３などがノイズとして視認される可能性があり、このことはたとえば当該支持部ＢＬ３をマークエッジとして認識するなど計測の精度を低下させる可能性がある。本実施の形態においてはホールＨＬ内の全体が完全に導電層で埋め込まれることにより、上記の不具合の発生を抑制し、所望のマークエッジＭＥＧを高精度に検出することを可能にする。
【００９９】
本実施の形態においては、単一の計測用マーク部ＢＬ２の下側の表面に複数の支持部ＢＬ３が接する態様を有している。支持部ＢＬ３の数が増えれば、その分だけ計測用マーク部ＢＬ２と同一の層である支持部ＢＬ３が層間絶縁膜ＩＩ２（ホールＨＬの側壁）と接する面積が大きくなる。このため計測用マーク部ＢＬ２の層間絶縁膜ＩＩ２の表面からの剥離を抑制する効果をいっそう高めることができる。
【０１００】
主表面に沿う方向に関して互いに隣り合う１対の複数の支持部ＢＬ３の間隔は、支持部ＢＬ３の平面視における幅の１．５倍以上となっている。このように支持部ＢＬ３の幅Ｗ１（図６、図１１参照）よりも少し大きい程度の間隔Ｗ２を有することにより、たとえば隣り合う支持部ＢＬ３（ホールＨＬ）同士が合体し、それに伴いその上に形成される計測用マーク部ＢＬ２の形状の安定性が劣化する可能性を低減することができる。
【０１０１】
たとえば隣り合うホールＨＬおよび支持部ＢＬ３の間の間隔が非常に短くなり複数のホールＨＬなどが合体すれば、そのホールＨＬを支持部ＢＬ３などの導電層で埋め込むことが困難となり、支持部ＢＬ３の上側の表面に窪みができやすくなる。窪みができた場合、計測用マークＭＫの視認の際に当該窪みをノイズとして検出する可能性があり、このことは計測の精度を低下させる可能性がある。そこで間隔Ｗ２をある程度広く確保することにより、上記の不具合の発生を抑制することができる。
【０１０２】
図９に示すように複数の支持部ＢＬ３が、たとえば計測用マークＭＫ（計測用マーク部ＢＬ２）の中央部Ｃからの距離ＤＴが最大になる方向（計測用マーク部ＢＬ２の対角線に沿う方向）に配置されれば、他の領域に支持部ＢＬ３が形成される場合に比べて、相対的に中央部Ｃからの距離が大きい位置に支持部ＢＬ３が形成されやすくなる。
【０１０３】
計測用マーク部ＢＬ２の層間絶縁膜ＩＩ２の表面からの剥離は、特に計測用マーク部ＢＬ２を平面視した時の中央部Ｃから離れた、マークエッジＭＥＧに近い領域を起点として起こりやすい。このため剥離が起こりやすい端部に近い領域に支持部ＢＬ３を形成することにより、剥離が起こりやすい領域における剥離の発生をより確実に抑制することができる。
【０１０４】
本実施の形態において計測用マークＭＫごとに複数形成される支持部ＢＬ３は、平面視における計測用マーク部ＢＬ２の両端部に配置される。たとえば図１０に示すような一方向に長くこれに交差する他の方向に短い平面形状を有する計測用マーク部ＢＬ２を有する場合、特にその平面視における両端部に支持部ＢＬ３を形成することにより、上記と同様に、剥離が起こりやすい領域における剥離の発生をより確実に抑制することができる。
【０１０５】
本実施の形態においては、平面視においてマトリックス状に複数の支持部ＢＬ３が形成されてもよい。この場合、計測用マーク部ＢＬ２の全体に一様に支持部ＢＬ３が形成されるため、特にその端部の全体において一様に、剥離の発生を抑制することができる。
【０１０６】
以上の本実施の形態において、支持部ＢＬ３は平面視においてたとえば１辺の長さが０．２４μｍ以下の正方形状であるとしている。このようにすれば露光装置を用いて計測用マークＭＫの計測を行なう際にホールＨＬおよび支持部ＢＬ３を視認する可能性をより低減することができる。
【０１０７】
なお応用例として、たとえば計測用マーク部ＢＬ２が非透明であるタングステンのような材質ではなく透明な材質により形成される場合もある。この場合には、支持部ＢＬ３を正方形の平面形状とする場合、その１辺の長さが、計測用マークＭＫの視認の際に照射される光の波長未満であることが好ましい。このようにすれば、支持部ＢＬ３の大きさが計測用マーク部ＢＬ２に入射する光の分解能以下となるため、当該光を用いて支持部ＢＬ３を視認することができなくなるため、支持部ＢＬ３を誤って視認する可能性を低減し、計測の感度を高めることができる。
【０１０８】
また計測用マーク部ＢＬ２が非透明な材質である場合においては、その下側に形成されるホールＨＬおよび支持部ＢＬ３を視認することはできないはずである。このため、支持部ＢＬ３（ホールＨＬ）の平面視における１辺の長さおよび隣り合う支持部ＢＬ３（ホールＨＬ）の間隔については不問であり、これらを任意の値とすることができる場合がある。
【０１０９】
（実施の形態２）
まず図２６および図２７を用いて、本実施の形態のマーク領域に形成される計測用マークＭＫについて説明する。
【０１１０】
図２６を参照して、本実施の形態のマークセットＭＫＳは、複数の計測用マークＭＫが単一のまとまりとして集合したものを意味する。単一のマークセットＭＫＳには、たとえば平面視において中央部に正方形状の計測用マークＭＫが配置されており、この正方形状の計測用マークＭＫの周囲に、中央の計測用マークＭＫとは互いに間隔をあけて合計８つの計測用マークＭＫが配置されている。
【０１１１】
具体的には、中央の計測用マークＭＫの正方形状をなす４つの辺のそれぞれと対向するように、４つの細長い計測用マークＭＫが配置されている。また当該４つの細長い計測用マークＭＫのそれぞれの端部と互いに間隔をあけて小さい４つの正方形状の計測用マークＭＫが配置されている。これらの８つの計測用マークＭＫは、マークセットＭＫＳの中央の正方形状の計測用マークＭＫの外側に配置された大きな正方形を構成するように配置されている。
【０１１２】
図２７を参照して、本実施の形態のマークセットＭＫＳ（個々の計測用マークＭＫ）は、シリコンからなる半導体基板ＳＵＢの一方の主表面の上に形成されている。本実施の形態においても半導体基板ＳＵＢの上に形成されたたとえば層間絶縁膜ＩＩ２の上に、計測用マークＭＫが形成されている。ただし計測用マークＭＫは、半導体基板ＳＵＢの主表面上に直接形成されてもよい。
【０１１３】
本実施の形態の計測用マークＭＫは、計測用マーク部ＢＬ２と、被覆絶縁膜ＣＬ２とを有している。具体的には、計測用マークＭＫの本体としての計測用マーク部ＢＬ２が、層間絶縁膜ＩＩ２の上側の表面の一部を覆うように形成されている。計測用マーク部ＢＬ２の上側の表面を覆うように（つまり計測用マーク部ＢＬ２と重なるように）、被覆絶縁膜ＣＬ２が形成されている。被覆絶縁膜ＣＬ２はたとえば計測用マーク部ＢＬ２よりも熱膨張率が大きい絶縁性の材料であるたとえばシリコン窒化膜により形成されている。なお本実施の形態においても、計測用マーク部ＢＬ２は、実施の形態１と同様に、窒化チタンの薄膜ＴＦ１と、チタンの薄膜ＴＦ２と、タングステンの薄膜ＴＦ３とにより形成されることが好ましい。
【０１１４】
マークセットＭＫＳを構成する複数の計測用マークＭＫのうち、最も寸法が長いのは、細長い４つの計測用マークＭＫの細長い辺であり、図２６および図２７に示す寸法Ｗ３を有している。計測用マークＭＫにおいて計測用マーク部ＢＬ２と被覆絶縁膜ＣＬ２とは平面的に重なるため、細長い４つの計測用マークＭＫを構成する計測用マーク部ＢＬ２は、マークセットＭＫＳを構成する計測用マーク部ＢＬ２のうち、単一の計測用マーク部ＢＬ２が平面視において連続する長さが最も長い寸法Ｗ３を有している。この寸法Ｗ３は３０μｍ以下となっている。
【０１１５】
以上より、本実施の形態の計測用マークＭＫは、実施の形態１の計測用マークＭＫと比較して、支持部ＢＬ３を有さない点と、最長の計測用マークＭＫの長さが３０μｍ以下と規定される点において異なっている。
【０１１６】
図２８を参照して、本実施の形態の半導体装置は、実施の形態１の半導体装置と同様に、メモリセル領域とマーク領域とを有している。メモリセル領域においては実施の形態１の図１９と同様に、計測用マーク部ＢＬ２と同一の層としてのビット線ＢＬが複数並んでおり、互いに隣り合う１対のビット線ＢＬの間には、自己整合技術により層間絶縁膜ＩＩ３に形成されたコンタクトホールＳＣＴを充填するコンタクト層ＣＴが形成されている。ビット線ＢＬを覆う被覆絶縁膜ＣＬおよび側壁絶縁膜ＳＷには、その一部が自己整合技術のエッチング時に削られることにより凹部ＣＣが形成されており、当該凹部ＣＣに接するようにコンタクト層ＣＴが形成されている。
【０１１７】
図２８のマーク領域には、図２７に示す計測用マークＭＫが示されるが、本実施の形態においてもメモリセル領域のビット線ＢＬと同様に計測用マークＭＫに側壁絶縁膜ＳＷが形成されていてもよい。この場合においても、通常は計測用マークＭＫの計測時に視認されるのは側壁絶縁膜ＳＷではなく、それよりも非透明である計測用マーク部ＢＬ２のマークエッジＭＥＧであるため、計測用マークＭＫの側部に側壁絶縁膜ＳＷが形成されても問題ない。また図２８に示すように一の側壁絶縁膜ＳＷとそれに隣り合う他の側壁絶縁膜ＳＷとが重なり合って一体となっても、通常は計測用マークＭＫの計測時に視認されるのは側壁絶縁膜ＳＷではなく計測用マーク部ＢＬ２のマークエッジＭＥＧであるため、なんら問題ない。
【０１１８】
なお、これ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１１９】
次に、本実施の形態の比較例のマークセットＭＫＳを参照しながら、本実施の形態の作用効果について説明する。
【０１２０】
図２９を参照して、比較例のマークセットＭＫＳは、基本的に図２６の本実施の形態のマークセットＭＫＳと同様の態様、寸法を有している。しかし図２９においては、中央の正方形状の計測用マークＭＫを囲む計測用マークＭＫは、図２６のように複数に分断されておらず、正方形状に中央の正方形状の計測用マークＭＫの周囲を正方形状に連続するように囲む形状を有している。したがって比較例のマークセットＭＫＳは、中央の正方形状の計測用マークＭＫと、その周囲の計測用マークＭＫとの２つのみを有している。
【０１２１】
外側の計測用マークＭＫの正方形状の１辺の長さＷＲは、図２６のマークセットＭＫＳの外側を構成する、互いに分断された正方形状の計測用マークＭＫの１辺の長さに等しく、その長さは図２６に示す長さＷ３よりも長い。
【０１２２】
このように計測用マークＭＫが半導体基板ＳＵＢの主表面に沿う方向に関して長い寸法を有すれば、これがその内側に配置される（中央の）正方形状の計測用マークＭＫに大きな応力、すなわち当該正方形状の計測用マークＭＫを変形剥離させる力が大きくなる。これは長い寸法を有する計測用マークＭＫはその分だけ大きな体積を有するため、計測用マーク部ＢＬ２上の被覆絶縁膜ＣＬ２が大きな体積を有し、これが収縮することにより及ぼす応力が大きくなるためである。
【０１２３】
そこで本実施の形態のように、中央の計測用マークＭＫを囲む外側の計測用マークＭＫをその延びる方向に関して複数の領域に分断させ、延びる方向に関する最長の長さを短くする。このようにすれば、個々の計測用マークＭＫに含まれる被覆絶縁膜ＣＬ２の体積が小さくなり、これの収縮により下部に対して及ぼす応力を小さくすることができる。このため、各被覆絶縁膜ＣＬ２の真下または周囲に存在する計測用マーク部ＢＬ２が層間絶縁膜ＩＩ３の表面から剥離する不具合の発生を低減することができる。
【０１２４】
図２６および図２７に示す計測用マーク部ＢＬ２の、主表面に沿う方向に関して許容される最大の長さＷ３を求める実験を行なったところ、以下の表１に示す結果となった。
【０１２５】
【表１】
2016004968.tif 000003
【０１２６】
表１におけるＷ３の値とは、図２６および図２７に示すＷ３の値であり、当該寸法Ｗ３を有する計測用マークＭＫを構成する（被覆絶縁膜ＣＬ２の真下の）計測用マーク部ＢＬ２の剥離の発生の有無を示している。なお被覆絶縁膜ＣＬ２は、厚みが１７０ｎｍのシリコン窒化膜としている。
【０１２７】
表１を参照して、被覆絶縁膜ＣＬ２として厚みが１７０ｎｍのシリコン窒化膜を用いた場合、計測用マークＭＫの最大の長さＷ３を３０μｍ以下とすれば、被覆絶縁膜ＣＬ２の真下の計測用マーク部ＢＬ２が剥離しないことが分かった。計測用マークＭＫの最大の長さＷ３を３０μｍ以下とするとの条件は、本願発明の発明者が鋭意研究により見出したものである。
【０１２８】
なお以上の本実施の形態の説明においては計測用マークＭＫに支持部ＢＬ３が含まれないものとしているが、本実施の形態においても実施の形態１と同様に、計測用マーク部ＢＬ２の下側の表面に接しホールＨＬ内を充填する支持部ＢＬ３を含んでいてもよい。このようにすれば、計測用マーク部ＢＬ２の剥離を抑制する効果をいっそう高めることができる。
【０１２９】
その他の本実施の形態の上記各特徴に基づく作用効果は、基本的に実施の形態１における同一特徴による作用効果と同様である。
【０１３０】
（実施の形態３）
図３０を参照して、本実施の形態のマークセットＭＫＳは、実施の形態２のマークセットＭＫＳと同様に、複数の計測用マークＭＫが単一のまとまりとして集合している。単一のマークセットＭＫＳには、たとえば平面視において中央部に正方形状の計測用マークＭＫが配置されており、そこから互いに間隔をあけて各辺に対向するように（４方向に）延びる細長い計測用マークＭＫが配置されている。この計測用マークＭＫの長手方向の長さはＷ４である。これら４つの計測用マークＭＫの、中央部の正方形状の計測用マークＭＫと対向する端部と反対側の端部には他の小さい計測用マークＭＫがそれぞれ配置されている。この小さい計測用マークＭＫのそれぞれを中心とする正方形状の各辺を形成するように、その小さい計測用マークＭＫのそれぞれの両側には細長い計測用マークＭＫが合計８つ形成されている。そしてその細長い８つの計測用マークＭＫを含む、マークセットＭＫＳのもっとも外側の正方形状の各辺の角部に小さい正方形状の４つの計測用マークＭＫが配置される。以上のように、本実施の形態の単一のマークセットＭＫＳは、合計２１個の計測用マークＭＫを有している。
【０１３１】
図３１を参照して、本実施の形態のマークセットＭＫＳ（個々の計測用マークＭＫ）は、実施の形態２と同様に、シリコンからなる半導体基板ＳＵＢの一方の主表面の上（その上の層間絶縁膜ＩＩ２の上）に形成されている。ここの計測用マークＭＫは、計測用マーク部ＢＬ２と、被覆絶縁膜ＣＬ２とを有している。
【０１３２】
図３２を参照して、本実施の形態の半導体装置も、実施の形態２の半導体装置と同様に、メモリセル領域とマーク領域とを有している。たとえばビット線ＢＬと計測用マーク部ＢＬ２とが同一の層である点、および計測用マークＭＫが側壁絶縁膜ＳＷを有していてもよい点なども、実施の形態２と同様である。
【０１３３】
なお、これ以外の本実施の形態の構成は、実施の形態１，２の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１３４】
次に、本実施の形態の比較例のマークセットＭＫＳを参照しながら、本実施の形態の作用効果について説明する。
【０１３５】
図３３を参照して、比較例のマークセットＭＫＳは、基本的に図３０の本実施の形態のマークセットＭＫＳと同様の態様、寸法を有しているが、図３０のように計測用マークＭＫが細かく分断されていない点において異なっている。このため図３３において主表面に沿う方向に関して連続する最長の長さＷＲは、図３０において主表面に沿う方向に関して連続する最長の長さＷ４に比べて非常に大きい。
【０１３６】
図３３の場合は実施の形態２で述べたように、被覆絶縁膜ＣＬ２の大きな応力により、計測用マーク部ＢＬ２が層間絶縁膜ＩＩ２から剥離する可能性が高くなる。そこで本実施の形態のように計測用マークＭＫを極力短くなるように分断することにより、個々の計測用マークＭＫに含まれる被覆絶縁膜ＣＬ２の体積が小さくなり、これの収縮により下部に対して及ぼす応力を小さくすることができる。このため、各被覆絶縁膜ＣＬ２の真下または周囲に存在する計測用マーク部ＢＬ２が層間絶縁膜ＩＩ３の表面から剥離する不具合の発生を低減することができる。
【０１３７】
本実施の形態においても、実施の形態２と同様に、被覆絶縁膜ＣＬ２として厚みが１７０ｎｍのシリコン窒化膜を用いた場合、計測用マークＭＫの最大の長さＷ３を３０μｍ以下とすれば、計測用マーク部ＢＬ２の剥離を抑制することができる。
【０１３８】
その他の本実施の形態の上記各特徴に基づく作用効果は、基本的に実施の形態１，２における同一特徴による作用効果と同様である。
【０１３９】
以上の説明は、基本的にＡｄｖａｎｃｅｄ  ＳＲＡＭのビット線と同一の層として形成されるマークを例示することによりなされているが、これに限らず、たとえばＡｄｃａｎｃｅｄ  ＳＲＡＭのワード線、ＤＲＡＭ（Dynamic Random Access Memory）またはその他の任意の配線層と同一の層として形成されるマークに上記の実施の形態と同様の構成が適用されてもよい。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４１】
ＢＬ，ＺＢＬ  ビット線、ＢＬ２  計測用マーク部、ＢＬ３  支持部、ＢＳ  プラグ層、Ｃ１，Ｃ２  キャパシタ、ＣＨＰ  チップ領域、ＣＬ，ＣＬ２  被覆絶縁膜、ＣＴ  コンタクト層、ＤＬ  ダイシングライン、ＤＬＲ  ダイシングライン領域、ＥＧＥ  エッジ、ＨＬ  ホール、ＨＬＰ  ホールパターン、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４  層間絶縁膜、ＭＥＧ  マークエッジ、ＭＫ  計測用マーク、ＭＫＰ  マスクパターン、ＭＫＳ  マークセット、ＭＳＫ１，ＭＳＫ２  加工用マスク、ＰＤ  パッド領域、ＳＣＴ  コンタクトホール、Ｔ１，Ｔ２  ドライバトランジスタ、Ｔ３，Ｔ４  負荷トランジスタ、Ｔ５，Ｔ６  アクセストランジスタ、ＴＦ１  窒化チタンの薄膜、ＴＦ２  チタンの薄膜、ＴＦ３  タングステンの薄膜、ＷＦ  半導体ウェハ。
【図１】
2016004968.tif 000004
【図２】
2016004968.tif 000005
【図３】
2016004968.tif 000006
【図４】
2016004968.tif 000007
【図５】
2016004968.tif 000008
【図６】
2016004968.tif 000009
【図７】
2016004968.tif 000010
【図８】
2016004968.tif 000011
【図９】
2016004968.tif 000012
【図１０】
2016004968.tif 000013
【図１１】
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【図１２】
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【図１３】
2016004968.tif 000016
【図１４】
2016004968.tif 000017
【図１５】
2016004968.tif 000018
【図１６】
2016004968.tif 000019
【図１７】
2016004968.tif 000020
【図１８】
2016004968.tif 000021
【図１９】
2016004968.tif 000022
【図２０】
2016004968.tif 000023
【図２１】
2016004968.tif 000024
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2016004968.tif 000035
【図３３】
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