(57)【要約】      （修正有）【課題】低消費電力でデータ書換えが可能であり、かつ、記録密度が大きい相変化メモリセルを提供する。【解決手段】基板上に形成された下部電極３と、第一の電極３の上に下地層４を介して形成された、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが交互に積層されてなる超格子層５と、超格子層５に接するように形成された上部電極６と、を備える。超格子層５は、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが一定の比率で積層された積層体からなり、振幅が互いに異なる３種類以上の電流パルス又は電圧パルスの印加により、３種以上の抵抗値に制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された第一の電極と、
前記第一の電極の上に直接、又は他の層を介して形成された、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが交互に積層されてなる超格子層と、
前記超格子層に接するように形成された第二の電極と、を備え、
前記超格子層は、前記ＧｅＴｅ層と前記Ｓｂ２Ｔｅ３層とが一定の比率で積層されてなる一種の積層体からなり、
前記超格子層は、振幅が互いに異なる３種類以上の電流パルス又は電圧パルスの印加により、３種以上の抵抗値に制御されることを特徴とする相変化メモリセル。
【請求項２】
前記超格子層は、前記第一の電極に接するように形成された下地層を介して、前記第一の電極の上に形成されていることを特徴とする請求項１に記載の相変化メモリセル。
【請求項３】
前記超格子層は、振幅が互いに異なる３種類以上の前記電流パルス又は前記電圧パルスが、いずれも同一の時間幅で印加されて、３種以上の抵抗値に制御されることを特徴とする請求項１に記載の相変化メモリセル。
【請求項４】
前記超格子層は、各振幅の前記電流パルス又は前記電圧パルスが、２回以上同一振幅で印加されて、３種以上の抵抗値に制御されることを特徴とする請求項１に記載の相変化メモリセル。
【請求項５】
前記超格子層は、前記電流パルス又は前記電圧パルスが、各振幅毎に同一振幅でかつ同一の時間幅で２回以上印加されて、３種以上の抵抗値に制御されることを特徴とする請求項４に記載の相変化メモリセル。
【請求項６】
前記超格子層は、初期電流パルス又は初期電圧パルスの印加後、振幅が前記初期電流パルス又は前記初期電圧パルスの振幅より小さく、かつ該振幅が互いに異なる３種類以上の前記電流パルス又は前記電圧パルスの印加により、３種以上の抵抗値に制御されることを特徴とする請求項１に記載の相変化メモリセル。
【請求項７】
前記超格子層は、前記初期電流パルス又は前記初期電圧パルス及び前記電流パルス又は前記電圧パルスが、全て同一の時間幅で印加されて、３種以上の抵抗値に制御されることを特徴とする請求項６に記載の相変化メモリセル。
【請求項８】
基板上に形成された第一の電極と、
前記第一の電極の上に直接、又は他の層を介して形成された、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが交互に積層されてなる超格子層と、
前記超格子層に接するように形成された第二の電極と、を備えた相変化メモリセルを少なくとも２個以上備えており、
前記超格子層は、前記ＧｅＴｅ層と前記Ｓｂ２Ｔｅ３層とが一定の比率で積層されてなる一種の積層体からなり、
振幅の異なる少なくとも３種類以上の電流パルス又は電圧パルスを発生させることが可能なパルス波形発生回路と、
前記パルス波形発生回路で発生させた電流パルス又は電圧パルスを印加するビットを指定するタイミング信号を発生するタイミング発生回路と、
前記タイミング信号に基づき、前記電流パルス又は電圧パルスを印加するビットを選択するワード線デコーダ及びビット線デコーダと、
前記ワード線デコーダ又は前記ビット線デコーダからの入力信号をレベルシフトするレベルシフタと、を具備することを特徴とするメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリセル及びメモリアレイに関する。
【背景技術】
【０００２】
公共機関、企業、データセンターなどに設置されるサーバーでは、莫大な量のデータの処理が必要になってきており、この先もその総量は増大し続けると予想されている。これに伴いサーバーの記憶装置であるストレージに対しても、記憶容量の増加、データ転送速度の高速化といった高性能化が要求されている。
【０００３】
次世代の固体ストレージとして、抵抗変化型メモリが盛んに研究されており、その中の一つに、Ｇｅ２Ｓｂ２Ｔｅ５などのカルコゲナイド材料を相変化材料として用いた相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ、以下、ＰＲＡＭと示す。）が知られている。
【０００４】
相変化メモリセル（ＰＲＡＭ）は、相変化材料で構成される記録材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶するものであり、微細化を進めると、状態変化に要する電流が小さくなることから、微細化に適している。またフラッシュメモリと比較して、データ転送速度の高速化が可能であるため、例えばＴｉｅｒ０と呼ばれる最も高いデータ転送速度を要するストレージ階層への適用も期待されており、次世代の固体ストレージの一候補として注目されている。
【０００５】
相変化メモリセルでは、電流印加により発生したジュール熱により、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書換えが行われるものであり、結晶状態にある相変化材料を溶解させた後、電流を急減させ急冷することにより、低抵抗状態から高抵抗のアモルファス状態へ変化させる動作（リセット動作）が行われる。一方、アモルファス状態にある相変化材料に、結晶化温度以上に保持するのに十分な電流を長時間流すことで、高抵抗状態から低抵抗の結晶状態へ変化させる動作（セット動作）が行われる。
【０００６】
相変化メモリセルにおいては、動作電流低減、電力低減が求められており、この要求性能に対応できるものとして、相変化材料として超格子材料からなる膜を用いたメモリセルが注目されている。
【０００７】
超格子材料は、ＧｅＴｅ、Ｓｂ２Ｔｅ３の結晶を交互に積層したメタマテリアルである。従来の相変化メモリセル（ＰＲＡＭ）では、相変化材料を溶解させ全構成原子の再配置により状態変化を起こしているのに対し、超格子膜を用いたメモリセルでは、材料を溶融することなく、電荷注入によってＧｅＴｅ／Ｓｂ２Ｔｅ３界面付近のＧｅ原子のみを短範囲移動させ、状態変化を起こしている。このため、超格子膜を用いた相変化メモリセルでは、従来の相変化メモリセル（ＰＲＡＭ）と比較して、書換えに要するエネルギーが１／２０以上まで低減されると期待されている。
【０００８】
一方、ストレージの記憶容量を向上させる手段として、一般に、メモリセルの多値化が検討されている。超格子膜を用いたメモリセルの多値化技術として、例えば特許文献１が開示されている。特許文献１では、超格子構造を構成する材料の平均組成や周期が異なる複数枚の超格子膜を直列に接続することでメモリセルが構成されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１４−１２７６４１号公報
【非特許文献】
【００１０】
【非特許文献１】Ｎ．  Ｔａｋａｕｒａ，  ｅｔ．  ａｌ．，  ＶＬＳＩ２０１３，  ｐｐＴ１３０−Ｔ１３１．（ＶＬＳＩシンポジウム（２０１３）プロシーディングス  １３０頁−１３１頁）
【非特許文献２】Ｔ．  Ｏｈｙａｎａｇｉ，  ｅｔ．  ａｌ．，  ＩＥＤＭ２０１３，  ３０．５．（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  ２０１３  ３０．５）
【非特許文献３】Ｍ．  Ｔａｉ，  ｅｔ  ａｌ．，  ＶＬＳＩ２０１４，  ｐｐＴ２４８−Ｔ２４９．  （ＶＬＳＩシンポジウム（２０１４）プロシーディングス  ２４８頁−２４９頁）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記した超格子膜において、多値化技術を適用することで、低消費電力でかつ高速であり、記憶容量の大きいメモリアレイが実現でき、次世代に向けた高性能のＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ）の実現が期待できる。
【００１２】
しかしながら、特許文献１では、書き換えの際に行われる抵抗状態の制御が複雑になり、実際の適用は困難であるという問題がある。
【００１３】
本発明は、低消費電力でデータ書換えが可能であり、かつ記録密度が大きい相変化メモリセルを提供することを課題とする。
【課題を解決するための手段】
【００１４】
本発明の好ましい実施形態としては、基板上に形成された第一の電極と、前記第一の電極の上に直接、又は他の層を介して形成された、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが交互に積層されてなる超格子層と、前記超格子層に接するように形成された第二の電極と、を備え、前記超格子層は、前記ＧｅＴｅ層と前記Ｓｂ２Ｔｅ３層とが一定の比率で積層されてなる一種の積層体からなり、前記超格子層は、振幅が互いに異なる３種類以上の電流パルス又は電圧パルスの印加により、３種以上の抵抗値に制御されることを特徴とする相変化メモリセルである。
【００１５】
また、本発明の好ましい実施形態としては、基板上に形成された第一の電極と、前記第一の電極の上に直接、又は他の層を介して形成された、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが交互に積層されてなる超格子層と、前記超格子層に接するように形成された第二の電極と、を備えた相変化メモリセルを少なくとも２個以上備えており、前記超格子層は、前記ＧｅＴｅ層と前記Ｓｂ２Ｔｅ３層とが一定の比率で積層されてなる一種の積層体からなり、振幅の異なる少なくとも３種類以上の電流パルス又は電圧パルスを発生させることが可能なパルス波形発生回路と、前記パルス波形発生回路で発生させた電流パルス又は電圧パルスを印加するビットを指定するタイミング信号を発生するタイミング発生回路と、前記タイミング信号に基づき、前記電流パルス又は電圧パルスを印加するビットを選択するワード線デコーダ及びビット線デコーダと、前記ワード線デコーダ又は前記ビット線デコーダからの入力信号をレベルシフトするレベルシフタと、を具備することを特徴とするメモリアレイである。
【発明の効果】
【００１６】
本発明によれば、低消費電力でデータ書換えが可能であり、かつ記録密度が大きい相変化メモリセルを実現することができる。
【図面の簡単な説明】
【００１７】
【図１】実施形態に係る相変化メモリセルの構造を示す断面図である。
【図２】実施形態に係る相変化メモリセルの構造を示す断面図である。
【図３Ａ】実施形態に係る相変化メモリセルに備えられる超格子層の構成例を示す図である。
【図３Ｂ】実施形態に係る相変化メモリセルに備えられる超格子層の構成例を示す図である。
【図４】超格子層の低抵抗状態及び高抵抗状態のそれぞれの原子配列を示す図である。
【図５】図１に示す構成の相変化メモリを備えたメモリデバイスに対して電流パルスを与えて書換えを行ったときの、書換え後の抵抗値を電流パルスの振幅に対してプロットした図である。
【図６】図５（ｂ）のプロット図に示す中間抵抗状態の抵抗値を示す超格子デバイスに対し、直流電流を流し続けたときの、通電時間に対する抵抗値をプロットしたプロット図である。
【図７】従来の相変化材料を用いたメモリデバイス（ＰＲＡＭ）を中間抵抗状態として直流電流を流し続けたときの抵抗値を、通電時間に対してプロットしたプロット図である。
【図８】実施形態に係る相変化メモリセルの書換え動作のシーケンスの一例を示す図である。
【図９】実施形態に係る相変化メモリセルの書換え動作のシーケンスの一例を示す図である。
【図１０】実施形態に係る相変化メモリセルの書換え動作のシーケンスの一例を示す図である。
【図１１】図１に示す相変化メモリセルに対して電流パルスを印加して書換えを行ったときのパルス印加後の抵抗値を、印加パルスの振幅に対してプロットした図である。
【図１２】実施形態に係る相変化メモリセルのメモリアレイ１ビット分の構成の一例を示す断面図である。
【図１３】実施形態に係る相変化メモリセルのメモリアレイ１ビット分の構成例を示す断面図である。
【図１４】実施形態に係るメモリアレイの回路構成の一例を示すブロック図である。
【図１５】実施形態に係るメモリアレイの回路構成の一例を示すブロック図である。
【図１６】図１２に示すビット構成からなるメモリアレイの作製プロセスを示す図である。
【図１７】図１２に示すビット構成からなるメモリアレイの作製プロセスを示す図である。
【図１８】図１２に示すビット構成からなるメモリアレイの作製プロセスを示す図である。
【図１９】図１２に示すビット構成からなるメモリアレイの作製プロセスを示す図である。
【図２０】図１２に示すビット構成からなるメモリアレイの作製プロセスを示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施例について図面を用いて説明する。  
図１及び図２は、実施形態に係る相変化メモリセルの構造を示す断面図である。図１及び図２において、（ａ）、（ｂ）で示す断面は、それぞれ互いに直交している。
【００１９】
図１に示す相変化メモリセルは、図示省略した基板上に形成された層間絶縁膜１に、下部配線２が埋設されている。下部配線２上には、下部電極（第一の電極）３と、下部電極（第一の電極）３に接するように形成された下地層４と、下地層４に接するように形成された超格子層５と、超格子層５に接するように形成された上部電極（第二の電極）６が、この順に形成されている。
【００２０】
図１に示す実施形態では、下地層４、超格子層５、上部電極（第二の電極）６からなる積層体の、図１（ａ）中左右方向の端部が、下部電極３の端部からはみ出すように（尤度を持つように）形成されている。
【００２１】
上部電極６上には、上部配線７及び層間絶縁膜８が、この順で積層されており、上部配線７と層間絶縁膜１との間には、この領域を充填するように層間絶縁膜９が形成されている。図１（ａ）、（ｂ）において、下部配線２から上部電極６への積層方向が、電流方向である。
【００２２】
なお、基板としては、例えば半導体基板、絶縁体基板、導体基板が用いられるが、必ずしもこれらには限定されない。
【００２３】
図２（ａ）、（ｂ）に示す相変化メモリセルは、下地層４、超格子層５及び上部電極（第二の電極）６の図２（ａ）中左右方向で示される幅が、下部電極（第一の電極）３の幅と同じ幅で形成されている点が、図１に示す相変化メモリセルと異なっており、その他の点は、図１に示す形態と同じである。
【００２４】
図１及び図２に示す構成では、下部電極３上に、下地層４を介して超格子層５を形成することで、下部電極３上面の表面状態に関わらず、超格子層５を均一かつ平坦に形成することができる。なお、下部電極３を、上面の平坦性が高い状態で形成できる場合には、超格子層５は、下地層４を形成することなく、下部電極３上に直接形成することも可能である。
【００２５】
図３は、実施形態に係る相変化メモリセルに備えられる超格子層の構成例を示す図であり、超格子層の原子配列を、相変化メモリセルの基板に対して垂直な面に投影した図である。
【００２６】
図３Ａに示すように、下地層の上には、ＧｅＴｅ層及びＳｂ２Ｔｅ３層が周期的に積層されている。図３Ａの例では、基板の延在方向に垂直な方向に、すなわち電流が流れる方向に、２層のＧｅＴｅと４層のＳｂ２Ｔｅ３とで構成された単位が、４回繰り返し積層された構造を示している。この場合の超格子層の組成を便宜的に、［（ＧｅＴｅ）２（Ｓｂ２Ｔｅ３）４］４と示す。
【００２７】
図３Ｂは、図３Ａに示す超格子層のＧｅＴｅ層近傍の原子配列を拡大して示す斜視図である。超格子構造は六方晶構造のＳｂ２Ｔｅ３（００１）面の上に、ＮａＣｌ構造のＧｅＴｅが（１１１）方向に配向するように積層された構造を有している。
【００２８】
図３Ａ、図３Ｂに示すように、超格子層を構成する２層のＧｅＴｅ層は、電流の進行方向の上下方向から、Ｓｂ２Ｔｅ３層に挟まれて構成されている。
【００２９】
図４（ａ）、（ｂ）は、超格子層の低抵抗状態及び高抵抗状態のそれぞれの原子配列を示す図である。図４（ａ）に示すように、低抵抗状態では、超格子層のＧｅ原子は、ＧｅＴｅ層のＴｅ原子層と、このＧｅＴｅ層を挟むＳｂ２Ｔｅ３層のＴｅ原子層との間に配置されている。一方、図４（ｂ）に示すように、高抵抗状態では、超格子層のＧｅ原子は、２層のＧｅＴｅ層のＴｅ原子層間に配置されている。
【００３０】
非特許文献１によれば、超格子材料に所望の電流パルスや電圧パルスを印加することで、Ｇｅ原子の位置を制御できることが確認されており、本発明においても、この原理を利用して、相変化メモリデバイスを構成する。
【００３１】
このように、超格子材料からなる相変化メモリセルでは、高抵抗状態と低抵抗状態の違いはＧｅ原子の位置のみであり、上記した短い距離間でのＧｅ原子の移動により、高抵抗状態と低抵抗状態との間の状態変化を実現することができる。
【００３２】
図４（ａ）、（ｂ）に示すように、相変化膜において、高抵抗状態と低抵抗状態の２種の抵抗状態を実現するためには、２層のＧｅＴｅ層が、電流の進行方向における上下方向からＳｂ２Ｔｅ３層で挟まれた構造を有していればよい。すなわち、上記した表記法により、［（ＧｅＴｅ）２（Ｓｂ２Ｔｅ３）１＋ｎ］ｍで示される格子構造を有していれば、超格子構造を有する膜として適用することが可能である。ここで、ｎ、ｍは１以上の整数である。
【００３３】
なお、［（ＧｅＴｅ）２（Ｓｂ２Ｔｅ３）１＋ｎ］ｍを構成するＧｅＴｅとしては、基本的には、ＧｅｘＴｅｙとして表記した場合、ｘ：ｙ＝１：１の組成比を有するものが適用されるが、ＧｅＴｅとしては、必ずしも上記組成比のものに限られず、ｙ＝１に対して、ｘ＜１であってもよい。
【００３４】
特許文献１では、ｈｉ、ｊｉ、ｋｉを整数として、［（ＧｅＴｅ）ｈｉ（Ｓｂ２Ｔｅ３）ｊｉ］ｋｉで規定される材料を、超格子材料として用いており、上記一般式の（ｈｉ、ｊｉ、ｋｉ）の組合わせが互いに異なる二種以上の超格子膜を、直列に接続するように成膜することで、全体として、多値化を実現している。
【００３５】
これに対し、実施形態の相変化メモリセルは、後述するように、ＧｅＴｅ層とＳｂ２Ｔｅ３層とを一定の比率で積層した一種の積層体からなる超格子層により、多値化を実現したものである。以下の説明は、図３に示す、超格子層（ｎ＝３、ｍ＝４）の場合を例に説明するが、本発明において、ｎ、ｍの組合せは、この組合せに限定されるものではない。
【００３６】
なお、本明細書においては、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが一定の比率を保って積層されてなる積層体を、一種の積層体として示す。すなわち、［（ＧｅＴｅ）２（Ｓｂ２Ｔｅ３）１＋ｎ］ｍにおいて、一のｎ、ｍの組合せで規定される格子構造を有する膜を「一種の積層体」と示し、ｎ、ｍのいずれか一方、又は双方が異なる式で規定される格子構造を有する膜を、互いに異なる種類の積層体として規定する。
【００３７】
図５は、図３で示した超格子層（ｎ＝３、ｍ＝４）を適用した、図１に示す構成の相変化メモリを備えたメモリデバイスに対し、電流パルスを与えて書換えを行ったときの、書換え後の抵抗値を電流パルスの振幅に対してプロットした図である。以下、超格子層を備えたメモリデバイスを、超格子デバイスと示す。
【００３８】
なお、図５（ｂ）は、初期状態が高抵抗状態である超格子デバイスに対し、図５（ａ）に示す所定の電圧パルス又は電流パルス（図５（ａ）参照。）を印加し、パルス印加後の終状態の抵抗値を、印加パルスの振幅に対してプロットしたものである（図５（ｂ）参照。）。
【００３９】
図５（ｂ）に示すように、１０−７Ａ以下の振幅のパルスを印加した場合には、パルス印加後の抵抗値はパルス印加前の抵抗値と同じであり、データ書換えが起こらず、高抵抗状態のままであることが確認できる。一方、１０−７Ａから１０−５Ａの範囲の振幅のパルスを印加した場合には、パルス印加後の抵抗値は、印加前の抵抗値に対して低下しており、先の高抵抗状態よりも低い抵抗値を示している（中間抵抗状態）。さらに、５×１０−５Ａ以上の振幅のパルスを印加した場合には、パルス印加後の抵抗値は、先の中間抵抗状態よりも低い抵抗値を示しており、所謂低抵抗状態となっている。
【００４０】
上記したように、超格子デバイスは、高抵抗状態及び低抵抗状態だけでなく、これらの中間の抵抗値を示す中間抵抗状態を示しており、この点が注目すべき点である。中間抵抗状態の抵抗値は、高抵抗状態及び低抵抗状態とは不連続な値をとっており、各抵抗値は、書換え時に印加される電流パルスの振幅に対して一対一に対応している。
【００４１】
不連続な中間値が存在する理由は明確ではないが、第一原理計算によれば、図４（ａ）、（ｂ）に示す高抵抗状態及び低抵抗状態の二状態以外にも、安定な状態が存在することが示唆されている。このため、非特許文献１に記載されているように、超格子材料に電荷を注入することで、上記した二状態と同様に、状態変化が誘起され、３値以上のデータ書換えが可能になると考えられる。
【００４２】
図６は、図５（ｂ）のプロット図に示す中間抵抗状態の抵抗値を示す超格子デバイスに対し、直流電流を流し続けたときの、通電時間に対する抵抗値をプロットしたプロット図である。図６に示す例において、中間状態の抵抗値は、高抵抗状態の素子に所望の振幅の電流パルスを印加することで実現したものである。
【００４３】
なお、図６には、高抵抗状態の抵抗値を示す超格子デバイス、及び低抵抗状態の抵抗値を示す超格子デバイスに対して直流電流を流し続けたときの、通電時間に対する抵抗値の変化も併せて示している。
【００４４】
各抵抗状態の超格子デバイスに印加した直流電流は１ｕＡである。図６で示されるように、中間抵抗状態の超格子デバイスでは、電流の印加時間が１０５秒を超えても、抵抗値の変化量（抵抗変化）は２０％以内であった。なお、中間抵抗状態に関しては、図６に示す例で採用した値以外の抵抗値についても、図６と同様にして直流電流印加試験を行ったところ、各状態は、図６に示す場合と同様、極めて安定であることが確認された。
【００４５】
図７は、従来の相変化材料を用いたメモリデバイス（ＰＲＡＭ）に対して、図６に示した例と同様、中間抵抗状態を実現し、直流電流を流し続けたときの、通電時間に対する抵抗値をプロットしたプロット図である。
【００４６】
なお、図７の測定に用いたメモリデバイスの相変化材料は、Ｇｅ２Ｓｂ２Ｔｅ５合金である。図７に示す例では、中間抵抗値は、低抵抗状態のメモリセルに所望の振幅の電流パルスを印加することで実現したものである。各抵抗状態のメモリデバイスに印加した直流電流は、超格子デバイスの場合と同様、１ｕＡである。
【００４７】
図７に示すように、従来の相変化材料を用いたメモリデバイス（ＰＲＡＭ）では、図６の超格子デバイスの場合とは対照的に、２０００秒を超えた時点で中間抵抗状態から低抵抗状態に変化している。
【００４８】
この理由としては、相変化メモリ（ＰＲＡＭ）では、（１）高抵抗状態及び中間抵抗状態が、比較的不安定な非晶質状態であること、及び（２）低抵抗状態が安定な（多）結晶状態であることに由来すると考えられる。このため、わずかなエネルギーの摂動が契機となり、より安定な低抵抗状態へ遷移する。低抵抗状態に遷移する原因は、特に規則性はなくランダムであり、抵抗変化が起こる時間も一定でなく、状況に応じて変化する。
【００４９】
相変化メモリ（ＰＲＡＭ）では、低抵抗状態の素子に所望の振幅の電流パルスを与えた方が、高抵抗状態の素子に電流パルスを与えた場合よりも、中間抵抗状態に遷移する頻度は高まるが、超格子材料を用いたメモリデバイスとは異なり、印加パルスの振幅と抵抗値との関係は、一対一に対応しない。この点も、相変化メモリの場合には、（１）高抵抗状態及び中間抵抗状態が比較的不安定な非晶質状態であること、及び（２）低抵抗状態が安定な（多）結晶状態であることに由来すると考えられる。
【００５０】
なお、超格子デバイスの場合と同様、高抵抗状態の相変化メモリセルに所望の振幅の電流パルスを印加することによっても、中間抵抗状態が得られるが、この場合にも、デバイスに印加したパルスの振幅に関係なく、直流電流印加時には高頻度で低抵抗状態に遷移する。
【００５１】
以上の図５及び図６に示した超格子材料についての知見は、本発明者により今回初めて得られたものである。この知見に基づき、メモリデバイスに超格子材料を適用することで、メモリセルの多値化が可能となり、メモリデバイスとしての記録密度が高められる。
【００５２】
特許文献１では、上記したように、ＧｅＴｅ層とＳｂ２Ｔｅ３層との積層比率の異なる二種以上の超格子膜を、直列に接続するように成膜しており、電圧パルス又は電流パルスの印加により、各超格子膜の抵抗状態を制御することで、各膜の低抵抗状態（セット状態）の違いにより、高抵抗状態（リセット状態）、低抵抗状態（セット状態）だけでなく、その中間の抵抗状態（セット状態）を得ることで、多値化を実現するものである。
【００５３】
しかしながら、本発明者らの検討により、超格子材料からなる膜は、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが一定の積層比率を保って積層されてなる膜を一種の膜（積層体）としたときに、各種の膜（積層体）毎に、高抵抗状態、低抵抗状態だけでなく、これらの中間の抵抗状態も存在することとなる。
【００５４】
このため、特許文献１に記載の抵抗変化膜で、上記したシーケンスを行うと、同時に２種の膜のセット動作が起こる可能性があり、所望の抵抗値に制御するためには、パルス印加に対する各種の膜の抵抗値の挙動を精査したうえで、これらを組み合わせたときの変化挙動に関しても考慮する必要がある。従って、特許文献１に記載の構成の抵抗変化膜を適用した場合には、実際の書換え動作において、想定よりも遥かに複雑なシーケンスが必要となり、実質的な抵抗値の制御は困難である。
【００５５】
これに対し、実施形態に係る相変化メモリセルでは、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが一定の積層比率で積層されてなる一種の積層体からなる超格子層を用いているため、３値以上の抵抗値を、シンプルな書換えシーケンスで得ることができる。
【００５６】
また、特許文献１に記載の抵抗変化膜は、複数種の積層比率を有する膜を積層して形成されることから、成膜時には、ＧｅＴｅ層とＳｂ２Ｔｅ３層との積層比率の変更作業が必要となり、また全体の成膜時間も多くなる。これに対し、実施形態の相変化メモリセルでは、超格子層は、一定の積層比率で積層されたＧｅＴｅ層とＳｂ２Ｔｅ３層とで構成されるため、成膜時における、ＧｅＴｅ層とＳｂ２Ｔｅ３層との積層比率の変更が必要なく、特許文献１の抵抗変化膜と比較して、簡易な成膜プロセスで形成することができる。
【００５７】
また、特許文献１に記載の抵抗変化膜では、上記したように、二種以上の膜が直列に積層されていることから、全体の膜厚が増大しやすく、データ書換えに必要な所定の電流値を得るためには、より大きい電力が必要となる。
【００５８】
一方、実施形態の相変化メモリセルでは、一定の積層比率で積層されたＧｅＴｅ層とＳｂ２Ｔｅ３層とで超格子層が構成されているため、膜厚の増大による、データ書換えに必要な電流値の増大が抑制され、より小さい電力でのデータ書換えが可能となる。
【００５９】
以下に、超格子デバイスの書換えシーケンスの例を説明する。図８は、実施形態に係る相変化メモリセルの書換え動作のシーケンスの一例を示す図であり、図８（ａ）は、相変化メモリセルに印加する電流パルス又は電圧パルスの電流値又は電圧値の振幅を示す図である。図８（ａ）に示すシーケンスにより、パルス印加された相変化メモリセルは、抵抗値が変化してデータ書換えが行われ、メモリセルの３値化が可能になる。
【００６０】
図８（ａ）に示すように、各メモリセルには、書換え後抵抗値の所望の値に応じて、互いに異なる振幅を有するパルスＡ、パルスＢ、パルスＣを印加する。図８（ｂ）には、図８（ａ）に示すパルスの印加後に得られる各時点でのメモリセルの抵抗値を示している。
【００６１】
メモリセルに印加するパルスＡ、パルスＢ、パルスＣの振幅は、例えば図５で示したように、電流パルス又は電圧パルスの振幅と、パルス印加後（書換え後）のメモリセルの抵抗値との対応関係を予め得たうえで、所望の３値の抵抗値に対応するパルスの振幅を、上記の対応関係に基づいて割り出すことで、決定される。
【００６２】
図８（ｂ）に示すように、パルス印加前の時点におけるメモリセルの初期抵抗は、不定状態であるが、パルスＡ、パルスＢ、パルスＣの印加により、パルス印加前のメモリセルの抵抗値がいかなる値であっても、各パルスの振幅に応じた３値の抵抗値が実現される。
【００６３】
図８（ａ）に示す例では、メモリセルに印加する電流パルスの時間幅は、パルスＡ、パルスＢ、パルスＣで同一としている。パルスの時間幅は必ずしも同一にする必要はないが、同一にした場合、パルス幅を規定する回路機能や回路シーケンスを省略でき、デバイス構成の複雑化を防止できる利点がある。
【００６４】
パルスの時間幅は、典型的には１００ｎｓであるが、非特許文献２によれば、超格子を適用したメモリセルに対し、例えば後述の図１０に示す形態でパルス印加を行う場合には、パルス印加の時間幅を１０ｎｓ程度まで短く設定することが可能となる。
【００６５】
なお、図８では３値化の場合を例に挙げて説明しているが、上記と同様の方法により、印加するパルスの振幅を設定することで、３値化以上の多値化を行うことも可能である。以下の実施例においても、３値化の場合を例に説明するが、図８の例と同様に、３値化以上の多値化を行うことも可能である。
【００６６】
図９は、実施形態に係る相変化メモリセルの書換え動作のシーケンスの別の一例を示す図である。図８に示す例との違いは、一回の書換え動作において、同一振幅のパルスを２回印加して所望の抵抗値を実現している点である。
【００６７】
図５で示したように、パルス印加後の抵抗値（書換え動作後の抵抗値）は、メモリセルに印加する電流パルスの振幅と一対一に対応する。このため、理論上は、１回のパルス印加により、メモリセルは所望の抵抗値に書換えられる。しかし実際には、１回のパルス印加では、振幅の揺らぎ等により、書換え後の抵抗値が所望の抵抗値に書換わらず、若干ずれた値となることがある。
【００６８】
このように、１回目の書換え動作による抵抗値が所望の値からずれて書換えが失敗した場合でも、同一振幅のパルスを再度印加することで、パルス印加後のメモリセルの抵抗値を、所望の抵抗値に近づけ、所望の抵抗値への収束性を向上させることができる。
【００６９】
図９では、パルス印加を２回繰り返して行う例を示しているが、パルス印加の繰り返し回数は２回に限定されず、繰り返し回数が多いほど、所望の抵抗値への収束性を向上させることができる。ただし、作業工程の簡素化の観点からは、パルス印加の繰り返し回数は１０回以下とすることが好ましい。
【００７０】
図９に示す例では、印加するパルスの時間幅は、１回目と２回目で同じ時間幅に設定している。パルスの時間幅は、１回目と２回目とで、必ずしも同一にしなくてもよいが、１回目と２回目とで印加するパルスの時間幅を同一にすることで、パルス幅を規定する回路機能や回路シーケンスを省略でき、デバイス構成の複雑化を防止できる利点がある。
【００７１】
従来の相変化メモリデバイスでは、パルス印加後の抵抗値は、パルス振幅に対して大きくばらついていた。このため、追加パルスを印加する度に抵抗値を読み出し、読み出された抵抗値に応じて、次に印加する追加パルスの振幅を決定する必要があった。
【００７２】
一方、超格子デバイスでは、図５に示すように、パルス印加後の抵抗値は、印加パルスの振幅に対して一対一に対応しているので、従来の相変化メモリの場合のように、パルス印加後の抵抗値に応じて、追加パルスの振幅を変更する必要はなく、所望の抵抗値に対応する振幅のパルスを印加し続けることで、抵抗値の収束性を向上させることができる。
【００７３】
図１０は、実施形態に係る相変化メモリセルの書換え動作のシーケンスの別の一例を示す図である。図１０に示す例では、図９と同様、一回の書換え動作に対し、同一振幅のパルスを２回印加して所望の抵抗値を実現している。図９の例と異なる点は、書換えのパルス印加を行う前に、抵抗値を初期化するためのパルス印加を行う段階を設けた点である。
【００７４】
図１１は、図５と同様、図１に示す相変化メモリセルに対して電流パルスを印加して書換えを行ったときのパルス印加後（書換え後）の抵抗値を、印加パルスの振幅に対してプロットした図である。なお、図１１は、図５と比較して、より広範囲の振幅に対する抵抗値のプロットを示している。
【００７５】
図１０に示すように、初期化用の電流パルスの振幅は、その後の書換え動作の際に印加する電流パルスの振幅よりも大きく設定して印加する。初期化用のパルス（以下、初期化パルスと示す。）印加後の相変化メモリセル（超格子デバイス）は、図１１で示される、初期化パルスの振幅に対応する抵抗値を示す。
【００７６】
次に、初期化パルスより小さい範囲の所望の振幅のパルス、即ちパルスＡ、パルスＢ、パルスＣを、それぞれメモリデバイスにパルス１として印加することで、各印加パルスの振幅に対応した３種の抵抗値が示される。
【００７７】
さらに、必要に応じて、パルス１と同じ振幅のパルス２を、追加パルスとして印加することで、所望の抵抗値への収束性を向上させることができる。すなわち、所望の抵抗値をより確実に実現できる。
【００７８】
なお、図１０に示す例では、パルス２の追加のみでシーケンスを完了しているが、追加パルスの回数を多くすることで、所望の抵抗値への収束性が向上する。すなわち、所望の抵抗値を得られる確実性がより向上し、データ書換えの信頼性を確保することができる。
【００７９】
図１０に示す例では、初期化パルスの印加により初期化状態とされた後に、所望の各抵抗値へのパルス印加がなされるため、中間抵抗値も、初期化後の抵抗値を示すメモリセルに対する低抵抗化のみで実現される。
【００８０】
非特許文献２によれば、超格子材料を適用したメモリセルでは、低抵抗化に要するパルス印加の時間幅は、高抵抗化に要するパルス印加の時間幅と比較して、１／１０近く縮小されることが確認されている。また、印加パルスの振幅に関しても同様に、超格子材料を適用したメモリセルでは、低抵抗化のための印加パルスの振幅は、高抵抗化のための印加パルスの振幅よりも縮小できることが確認されている。従って、図１０に示す形態の書換えシーケンスでは、追加パルスの印加により信頼性の確保が求められる仕様のデバイスにおいて、書換えシーケンス全体に要する時間や電力の大幅な削減効果が見込まれる。
【００８１】
図１０に示すように、パルスＡ、パルスＢ、パルスＣのいずれにおいても、初期化パルス、パルス１、パルス２のパルス印加の時間幅は、同一の時間幅とされており、また、パルスＡ、パルスＢ、パルスＣに関しても、パルス印加の時間幅は、互いに同一の時間幅とされている。すなわち、図１０に示す例では、初期化パルスも含め、パルス印加の時間幅は、全て同一の時間幅とされている。これにより、パルス幅を規定する回路機能や回路シーケンスを省略でき、デバイス構成の複雑化を防止できる。
【００８２】
図１２は、実施形態に係る相変化メモリセルのメモリアレイ１ビット分の構成の一例を示す断面図である。図１２に示す構成は、ビット選択を行うための選択トランジスタ１０と、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが一定の積層比率で積層されてなる一種の積層体からなる超格子層１１を用いた相変化メモリセルを備えている。
【００８３】
選択トランジスタ１０は、拡散層１２中に二つの拡散層１３が対峙するように形成されており、選択トランジスタ１０の片側チャネルは、下部配線１４に対して、ビア１５、下部配線１６、ビア１７を介して電気的に短絡されている。
【００８４】
なお、選択トランジスタ１０のゲート１８は、ビット線（図１２において不図示）に電気的に短絡されている。
【００８５】
選択トランジスタ１０のもう一方のチャネルは、ビア１５、下部配線１６、ビア１７、下部配線１４、ビア１９、下部配線２０、下部電極２１を介して下地層２２へ電気的に短絡されている。下地層２２の上面に積層された超格子層１１には、上部配線２３が、上部電極２４を介して短絡されている。上部配線２３の上面には、層間絶縁膜２５が形成されている。なお、上部配線２３と、ビア１５の拡散層１２への設置面との間には、この領域を充填するように、層間絶縁膜２６が形成されている。
【００８６】
図１３は、実施形態に係る相変化メモリセルのメモリアレイ１ビット分の別の構成例を示す断面図である。図１３に示すメモリアレイは、ビット選択を行うための選択ダイオード３０と、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが一定の積層比率で積層されてなる一種の積層体からなる超格子層３１を用いた相変化メモリセルを備えている。図１３に示す例では、選択ダイオード３０の整流方向は、図５に示す相変化メモリセルの電流方向に一致している。
【００８７】
図１３では、選択ダイオード３０は、ｐ型半導体層３２、真性半導体層３３、ｎ型半導体層３４からなるいわゆるｐｉｎ型ダイオードの例を示しているが、必ずしもこのような構成に限定されず、整流特性を有するデバイスであれば、選択素子として採用可能である。
【００８８】
選択ダイオード３０は、ｐ型半導体層３２が、層間絶縁膜４２上に形成された下部配線３５に電気的に短絡されており、ｎ型半導体層３４が、下部電極３６を介して、下地層３７へ電気的に短絡されている。下地層３７の上面に積層された超格子層３１には、上部配線３８が、上部電極３９を介して短絡されている。
【００８９】
なお、上部配線３８と下部配線３５との間には、この領域を充填するように、層間絶縁膜４０が形成されており、上部配線３８の上面には、層間絶縁膜４１が形成されている。
【００９０】
図１４は、実施形態に係るメモリアレイの回路構成の一例を示すブロック図である。図１４に示すように、メモリアレイ特定ビット５０は、超格子材料を用いた相変化メモリセルからなる抵抗変化素子５１と、選択トランジスタ５２とで構成されている。
【００９１】
抵抗変化素子５１は、選択トランジスタ５２からビット線５３に向かって、図１２に対応するように、第一の電極（下部電極）、下地層、超格子層、第二の電極（上部電極）の順に積層されて構成されている。超格子層としては、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが一定の積層比率で積層されてなる一種の積層体からなるものであればよい。
【００９２】
メモリアレイは、さらに、振幅の異なる少なくとも３種類以上の電流パルス又は電圧パルスを発生させることが可能なパルス波形発生回路５４と、パルス波形発生回路５４で発生する電流パルス又は電圧パルスを印加する特定ビットを指定するタイミング信号を発生するタイミング発生回路５５と、タイミング発生回路５５のタイミング信号に基づき、電流パルス又は電圧パルスを印加する特定ビットを選択するワード線デコーダ５６及びビット線デコーダ５７と、ワード線デコーダ５６からの信号（シグナル）を、選択トランジスタ５２の動作に必要なゲート電圧まで引き上げるワード線レベルシフタ５８と、ビット線デコーダ５７からの信号（シグナル）を書換え又は読出しの電圧まで引き上げ、パルス波形発生回路５４で生成した波形に成型するビット線レベルシフタ５９と、を具備している。
【００９３】
ワード線レベルシフタ５８及びビット線レベルシフタ５９は、それぞれ、ワード線６０、ビット線５３により、メモリアレイ特定ビット５０に接続されている。
【００９４】
選択トランジスタ５２にはソース線が接続されており、ビット線デコーダ５７のビット線シフトレジスタから印加される電圧より低い電圧Ｖに固定されている。
【００９５】
図１４では、接地した場合（ＶＳＳ）の例を示している。選択トランジスタ５２としては、電流駆動能力が高いため、ｎ型チャネルを採用する場合が多いが、必ずしもｎ型チャネルには限られず、ｐ型チャネルを採用してもよい。
【００９６】
なお、メモリアレイとしては、少なくとも、上記した超格子層を備えた抵抗変化素子５１、ワード線レベルシフタ５８、ビット線レベルシフタ５９、パルス波形発生回路５４、及びタイミング発生回路５５を備えていれば、必ずしも図１４に示す構成に限られず、付加機能によってブロック構成が増減してもよい。
【００９７】
図１４に示すメモリアレイでは、まず、タイミング発生回路５５により、電流パルス又は電圧パルスを印加する特定ビットを指定するタイミング信号がワード線デコーダ５６及びビット線デコーダ５７に送られる。このタイミング信号に基づき、ワード線デコーダ５６及びビット線デコーダ５７では、電流パルス又は電圧パルスを印加する特定ビットが選択される。ワード線デコーダ５６からの信号は、ワード線レベルシフタ５８により、選択トランジスタ５２の動作に必要なゲート電圧まで引き上げられる。また、ビット線デコーダ５７からの信号は、ビット線レベルシフタ５９により、書換え又は読出しの電圧まで引き上げられ、パルス波形発生回路５４で生成した波形に成型される。
【００９８】
すなわち、特定ビットの選択は、所定のタイミングと時間で、ビット線レベルシフタ５９から特定ビットのビット線にパルス電圧を印加し、かつワード線レベルシフタ５８から特定ビットの選択トランジスタ５２のゲートにパルス電圧を印加することで可能となる。各ビットに対しては、それぞれ異なるタイミングが割り当てられており、パルスが送られてくるタイミングに応じて、パルス印加されるビットが決定する。
【００９９】
各メモリセルのデータの読出しは、ビット線パルス電圧として、データの書換えが起こらない程度の振幅を選んで印加し、その際の電流をモニタすることで行われる。
【０１００】
特定ビットへのデータ書換えは、ビット線パルス電圧として、所望のタイミングと時間幅に、上記した仕様のパルス波形を割り当てることで行われる。なお、パルス波形の所望のタイミング及び時間は、タイミング発生回路５５で作成、制御され、所望のパルス波形は、パルス波形発生回路５４で作成される。
【０１０１】
例えば、データの書換えの際に行うパルス印加を、全て同一の時間幅で行う仕様とする場合には、パルス波形発生回路５４で発生させるパルスのパルス幅を規定する回路機能や回路シーケンスは省略される。このため、デバイス構成の複雑化を防止できる。
【０１０２】
図１５は、実施形態に係るメモリアレイの回路構成の別の一例を示すブロック図である。図１４に示す例では、ソース線が選択トランジスタ５２に接続されているのに対し、図１５に示す例では、アレイの上部を被覆するようにプレート状ソース線６１が設けられている点が、図１４と異なっており、その他の点は、図１４に示す例と同じである。
【０１０３】
図１５に示す例でも、メモリアレイ特定ビット５０には、超格子材料を用いた相変化メモリセルからなる抵抗変化素子５１、及び選択トランジスタ５２が設けられており、抵抗変化素子５１は、選択トランジスタ５２からプレート状ソース線６１に向かって、図１２に対応して、第一の電極（下部電極）、下地層、超格子層、第二の電極（上部電極）の順に積層されて構成されている。
【０１０４】
プレート状ソース線６１はビット線デコーダ５７のビット線シフトレジスタから印加される電圧よりも低い電圧に固定されている。なお、図１５でも、図１４と同様、接地した場合（ＶＳＳ）を示している。
【０１０５】
製作工程の便宜を考慮すると、基板に対するビット線５３とプレート状ソース線６１との位置関係は、基板、ビット線５３、プレート状ソース線６１の順が一般的であるが、例えばシリコン基板に回路、及びメモリアレイを構成した後、回路基板ごと剥離し、剥離後の積層体を、例えばサファイアなど絶縁基板へ転写する剥離転写工程を採用した場合には、基板、プレート状ソース６１、ビット線５３の順の構成とすることも可能である。
【０１０６】
この場合にも、抵抗変化素子５１は、選択トランジスタ５２からプレート状ソース線６１に向かって、図１２に対応して、第一の電極（下部電極）、下地層、超格子層、第二の電極（上部電極）の順に積層されて構成される。
【０１０７】
図１５に示す構成例では、パルス印加によりメモリセルに印加される電流の向きは、図１２に対応して、第一の電極（下部電極）、下地層、超格子層、第二の電極（上部電極）に向かう方向となる。非特許文献３によれば、このように電流を流すことで、その逆向きに電流が流れる場合に比べて、書換えに要する電力を削減することが可能である。
【０１０８】
プレート状ソース線６１は、一般的な配線材料である銅、アルミニウムなどの熱伝導度の大きい金属材料で作製される。プレート状ソース線６１を設けることで、データ書換え時やデータ読み出し時の電流によって超格子層で発生するジュール熱は、プレート状ソース線６１を介して効率よく周辺へ広く拡散する。このため、メモリセルの温度上昇が抑制され、発熱に対するリテンション耐性を備えたメモリアレイが実現される。すなわち、相変化材料に超格子材料を用いた相変化メモリセルに、プレート状ソース線６１を採用することで、消費電力が小さく、かつデータ保持耐性(リテンション)が良好な相変化メモリアレイを提供することが可能となる。
【０１０９】
以上説明した実施形態によれば、通電により抵抗値が変化する相変化材料として、超格子材料を利用することで、メモリセルの多値化が可能となり、情報を記憶しかつ電気的書換えが可能な不揮発性半導体記憶装置において、記録密度の増大が可能となる。
【０１１０】
次に、図１２に示すビット構成からなるメモリアレイの作製プロセスを、図１６（ａ）〜（ｃ）、図１７（ｄ）〜（ｅ）、図１８（ｆ）〜（ｇ）、図１９（ｈ）〜（ｉ）、図２０（ｊ）を用いて説明する。
【０１１１】
図１６（ａ）には、シリコン基板７０上に、選択トランジスタ１０と、配線層１４、１６が形成され、選択トランジスタ１０及び配線層１４、１６が層間絶縁膜６８で覆われた状態を示している。これらは公知のＬＳＩ  ＣＭＯＳであり、公知の配線形成プロセスで作製することができる。
【０１１２】
図１６（ａ）の工程では、選択トランジスタ１０とともに、周辺回路も適宜形成する。図１６（ａ）では、配線層として、配線層１４、配線層１６の２層のみ形成した状態を示しているが、各回路に要求される構成に応じて、その層数は、適宜選択することができる。
【０１１３】
次いで、図１６（ｂ）に示すように、ビア１９を、フォトリソグラフィ工程により開口した後、下部配線２０、下部電極２１（図１２参照。）となる金属層７１を成膜する。金属層７１を形成する金属材料は、下部配線２０の領域と、下部電極２１の領域で異なる材料を用いても良いし、同一材料を用いてもよい。金属層７１の成膜方法としては、ＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。ＭＯＳが形成されたＳｉ基板への熱負荷や、膜の均質性などを考慮して、これらの製膜方法から適宜最適なものを選択することができる。
【０１１４】
次いで、図１６（ｃ）に示すように、フォトリソグラフィ工程により、下部電極２１を所定の幅に加工する。下部配線２０と下部電極２１とで、金属材料が異なる場合には、両者の選択比が異なるエッチング工程を採用することで、精度の良い加工が可能となる。また下部配線２０と下部電極２１とが同じ金属材料からなる場合でも、例えば加工時間等、加工条件を最適化することで、精度のよい加工を行うことが可能である。
【０１１５】
次いで、ＣＶＤ法により層間絶縁膜７２を成膜し、図１６（ｃ）で所定の幅に加工された下部電極２１を一旦埋込んだ後、層間絶縁膜７２の表面を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法により、下部電極２１の上面を露出させないように平坦化する。その後、図１７（ｄ）に示すように、フォトリソグラフィ工程により、平坦化された層間絶縁膜７２とともに下部配線２０を加工する。
【０１１６】
なお、ＣＭＰの際には、下部電極２１の表面を露出させても構わないが、下部電極２１の、下地層２２との接触界面を保護する観点からは、下部電極２１上面の露出は、後の図１７（ｅ）に示す工程の１回のみとすることが好ましい。
【０１１７】
次いで、ＣＶＤ法により層間絶縁膜７３を成膜し、下部配線２０とともに、下部電極２１を再度埋込んだ後、図１７（ｅ）に示すように、層間絶縁膜７３の表面をＣＭＰ法で平坦化しつつ、下部電極２１の上面を露出させる。
【０１１８】
次いで、図１７（ｅ）で露出させた下部電極２１の上面を洗浄した後、図１８（ｆ）に示すように、ＰＶＤ法又はＣＶＤ法により、下地層２２、超格子層１１、上部電極層２４となる金属層を、それぞれ順次成膜する。
【０１１９】
下部電極２１上面の洗浄は、露出面の反応膜を除去する目的で行われる。洗浄は、ウェット洗浄等の通常の洗浄法により行っても良いが、下地層２２等をＰＶＤ法により成膜する場合には、ＰＶＤ装置により逆スパッタを行うことで、下部電極２１表面の反応膜を除去しても良い。
【０１２０】
超格子層１１は、上記したように、ＧｅＴｅの結晶層とＳｂ２Ｔｅ３の結晶層とが交互に積層された構造を有しており、ＰＶＤ法を用いる場合には、例えばＧｅＴｅのターゲットとＳｂ２Ｔｅ３のターゲットとを交互にスパッタするマルチスパッタ方式を採用する。
【０１２１】
下地層２２は、超格子層１１の安定形成のために重要な膜であり、例えばＳｂ−Ｔｅ系、Ｂｉ−Ｔｅ系の金属材料を５ｎｍ以上の厚さに製膜して形成する。
【０１２２】
次いで、図１８（ｇ）に示すように、下地層２２、超格子層１１、上部電極層２４の三層を、フォトリソグラフィ工程により所定の幅に加工する。図１８（ｇ）では、上記の三層の端部が、下部電極２１の端部に対してはみ出し部を有するように（尤度を有するように）加工する。このように加工することで、超格子層１１の加工端部が電流特性に影響を与えるのを防止することができる。
【０１２３】
なお、超格子層１１の加工端部が電流特性に与える影響を考慮しなくてよい場合には、上記の三層は、下部電極２１からのはみ出し部を設けなくてもよく、例えば図２（ａ）、（ｂ）に示すように、下部電極２１と同一の幅及び形状に加工することも可能である。この場合には、図１６（ｃ）で示した下部電極２１の加工工程も、本工程（図１８（ｇ））で一括して行えばよく、下部配線２０の加工は、本工程の後の後の工程で行われる。
【０１２４】
次いで、図１９（ｈ）に示すように、下地層２２、超格子層１１、上部電極層２４を、ＣＶＤ法により形成した層間絶縁膜７４で埋込んだ後、フォトリソグラフィ工程により、層間絶縁膜７４に、上部配線２３のトレンチを形成する。
【０１２５】
次いで、図１９（ｉ）に示すように、トレンチに銅材料をメッキした後、ＣＭＰ法により、トレンチにのみ銅材料を残すように表面を平坦化し、上部配線２３を形成する。
【０１２６】
トレンチの面積が広い場合には、ＣＭＰ法により余分な銅材料を除去したときに、中央付近の銅材料が除去される、所謂ディッシングと呼ばれる加工不良が起こる懸念がある。このため、ソース線のプレートを放熱効果が保持される程度までアレイブロックに分け、トレンチの面積を分割することで不良発生を抑える方策をとっても良い。
【０１２７】
次いで、図２０（ｊ）に示すように、ＣＶＤ法で形成した層間絶縁膜７５により上部配線２３を埋込んだ後、フォトリソグラフィ工程によりパッドビア７６を開口し、ＰＶＤ法又はＣＶＤ法により、パッド用の金属膜を成膜する。このようにして製膜された金属膜を、さらにフォトリソグラフィ工程により加工してパッド７７を形成することで、メモリアレイが完成する。
【符号の説明】
【０１２８】
１、８、９、２５、２６、４０、４１、４２、６８、７２、７３、７４、７５…層間絶縁膜、２、１４、１６、２０、３５…下部配線、３、２１、３６…下部電極（第一の電極）、４、２２、３７…下地層、５、１１、３１…超格子層、６、２４、３９…上部電極（第二の電極）、７、２３、３８…上部配線、１０…選択トランジスタ、１２、１３…拡散層、１５、１７、１９…ビア、１８…ゲート、３０…選択ダイオード、３２…ｐ型半導体層、３３…真性半導体層、３４…ｎ型半導体層、５０…メモリアレイ特定ビット、５１…抵抗変化素子、５２…選択トランジスタ、５３…ビット線、５４…パルス波形発生回路、５５…タイミング発生回路、５６…ワード線デコーダ、５７…ビット線デコーダ、５８…ワード線レベルシフタ、５９…ビット線レベルシフタ、６０…ワード線、６１…プレート状ソース線、７０…シリコン基板、７１…金属層、７６…パッドビア、７７…パッド
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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