(57)【要約】【課題】リーク電流を低減し、コラプス特性に優れ、さらには高電圧状態での素子破壊を抑制可能な電界効果トランジスタを提供する。【解決手段】第１の絶縁膜２１の膜厚は、２０ｎｍ以上７０ｎｍ以下である。これにより、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状況下での電界の集中を緩和して素子の破壊を抑制することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に配置されていると共にショットキー接合のための基部と、この基部から上記ドレイン電極と上記ソース電極に向かって延在しているフィールドプレート部とを有するゲート電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に、上記ゲート電極の上記フィールドプレート部の下で上記基部に隣接している端縁部を有する第１の絶縁膜と、
上記第１の絶縁膜上に形成されている第２の絶縁膜と
を備え、
上記第１の絶縁膜のソース電極側の端縁部は、上記ゲート電極の下部で、上記第２の絶縁膜のソース電極側の端縁部から上記窒化物半導体層に沿ってドレイン電極側に突き出ており、
上記第１の絶縁膜のドレイン電極側の端縁部は、上記ゲート電極の下部で、上記第２の絶縁膜のドレイン電極側の端縁部から上記窒化物半導体層に沿ってソース電極側に突き出ており、
上記第１の絶縁膜の膜厚は、２０ｎｍ以上７０ｎｍ以下であることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記第１の絶縁膜のソース電極側の端縁部と上記第２の絶縁膜のソース電極側の端縁部との間のソース電極側の突出長ａと上記第１の絶縁膜のドレイン電極側の端縁部と上記第２の絶縁膜のドレイン電極側の端縁部との間のドレイン電極側の突出長ｂとの和ｃと、上記ゲート電極の上記基部の長さｄとは、０＜ｃ／ｄ＜１を満たすことを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２に記載の電界効果トランジスタにおいて、
上記ゲート電極の直下に第３の絶縁膜を備えていることを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、窒化物半導体層上にソース電極、ドレイン電極およびゲート電極が形成された電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、電界効果トランジスタとしては、特開２００４−２００２４８号公報（特許文献１）に記載されたものがある。この電界効果トランジスタは、窒化物半導体層上にソース電極とドレイン電極が離間して形成され、このソース電極とドレイン電極との間にゲート電極が形成され、窒化物半導体層上に第１の絶縁膜と第２の絶縁膜が積層されている。
【０００３】
この電界効果トランジスタは、ゲート電極がフィールドプレート構造であり、第１の絶縁膜をシリコン窒化膜で形成することにより電流コラプスを抑えようとしている。この電流コラプスとは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【０００４】
しかしながら、上記従来の電界効果トランジスタでは、電流コラプス現象を抑えることができても、高電圧下ではリーク電流が生じて耐圧が低下し、素子破壊が発生するという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２００２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、この発明の課題は、リーク電流を低減し、コラプス特性に優れ、さらには高電圧状態での素子破壊を抑制可能な電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明の電界効果トランジスタは、
窒化物半導体層と、
上記窒化物半導体層上または上記窒化物半導体層内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に配置されていると共にショットキー接合のための基部と、この基部から上記ドレイン電極と上記ソース電極に向かって延在しているフィールドプレート部とを有するゲート電極と、
上記ソース電極と上記ドレイン電極との間で上記窒化物半導体層上に形成されていると共に、上記ゲート電極の上記フィールドプレート部の下で上記基部に隣接している端縁部を有する第１の絶縁膜と、
上記第１の絶縁膜上に形成されている第２の絶縁膜と
を備え、
上記第１の絶縁膜のソース電極側の端縁部は、上記ゲート電極の下部で、上記第２の絶縁膜のソース電極側の端縁部から上記窒化物半導体層に沿ってドレイン電極側に突き出ており、
上記第１の絶縁膜のドレイン電極側の端縁部は、上記ゲート電極の下部で、上記第２の絶縁膜のドレイン電極側の端縁部から上記窒化物半導体層に沿ってソース電極側に突き出ており、
上記第１の絶縁膜の膜厚は、２０ｎｍ以上７０ｎｍ以下であることを特徴としている。
【０００８】
また、一実施形態の電界効果トランジスタでは、上記第１の絶縁膜のソース電極側の端縁部と上記第２の絶縁膜のソース電極側の端縁部との間のソース電極側の突出長ａと上記第１の絶縁膜のドレイン電極側の端縁部と上記第２の絶縁膜のドレイン電極側の端縁部との間のドレイン電極側の突出長ｂとの和ｃと、上記ゲート電極の上記基部の長さｄとは、０＜ｃ／ｄ＜１を満たす。
【０００９】
また、一実施形態の電界効果トランジスタでは、上記ゲート電極の直下に第３の絶縁膜を備えている。
【発明の効果】
【００１０】
この発明の電界効果トランジスタによれば、上記第１の絶縁膜の膜厚は、２０ｎｍ以上７０ｎｍ以下であるので、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状態での素子破壊を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態の電界効果トランジスタを示す断面模式図である。
【図２Ａ】電界効果トランジスタの製造工程を説明する断面模式図である。
【図２Ｂ】図２Ａの工程に続く工程を説明する断面模式図である。
【図２Ｃ】図２Ｂの工程に続く工程を説明する断面模式図である。
【図２Ｄ】図２Ｃの工程に続く工程を説明する断面模式図である。
【図２Ｅ】図２Ｄの工程に続く工程を説明する断面模式図である。
【図２Ｆ】図２Ｅの工程に続く工程を説明する断面模式図である。
【図２Ｇ】図２Ｆの工程に続く工程を説明する断面模式図である。
【図２Ｈ】図２Ｇの工程に続く工程を説明する断面模式図である。
【図３】電界効果トランジスタのゲート電極下部の拡大図である。
【図４】電界効果トランジスタの第１の絶縁膜の膜厚を変化させたときの電界強度の変化を表すグラフである。
【図５】本発明の第３実施形態の電界効果トランジスタを示す断面模式図である。
【図６Ａ】電界効果トランジスタの製造工程を説明する断面模式図である。
【図６Ｂ】図６Ａの工程に続く工程を説明する断面模式図である。
【図６Ｃ】図６Ｂの工程に続く工程を説明する断面模式図である。
【図６Ｄ】図６Ｃの工程に続く工程を説明する断面模式図である。
【図６Ｅ】図６Ｄの工程に続く工程を説明する断面模式図である。
【発明を実施するための形態】
【００１２】
以下、この発明を図示の実施の形態により詳細に説明する。
【００１３】
（第１の実施形態）
図１は、この発明の第１実施形態の電界効果トランジスタを示す断面模式図である。この電界効果トランジスタは、ＧａＮ系ＨＦＥＴであり、図１に示すように、Ｓｉ基板１０上に、バッファ層１１を介して、アンドープＧａＮ層１２とアンドープＡｌＧａＮ層１３とを順に形成している。アンドープＧａＮ層１２とアンドープＡｌＧａＮ層１３との界面に、２ＤＥＧ（２次元電子ガス）が発生する。アンドープＧａＮ層１２とアンドープＡｌＧａＮ層１３は、窒化物半導体層の一例である。
【００１４】
なお、上記基板１０は、Ｓｉ基板に限らず、サファイア基板やＳｉＣ基板を用いてもよく、サファイア基板やＳｉＣ基板上に窒化物半導体層を成長させてもよい。または、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層１１を基板１０と各層間に形成してもよい。また、アンドープＧａＮ層１２とアンドープＡｌＧａＮ層１３との間に層厚１ｎｍ程度のＡｌＮ層をヘテロ改善層として形成してもよい。また、ＡｌＧａＮ層１３上にＧａＮキャップ層を形成してもよい。
【００１５】
上記アンドープＡｌＧａＮ層１３を貫通して上記アンドープＧａＮ層１２内に達するリセス４０が予め定められた間隔をあけて形成され、このリセス４０上に、ソース電極３１とドレイン電極３２を形成している。ソース電極３１とドレイン電極３２との間にゲート電極３３を形成している。
【００１６】
なお、上記リセス４０を形成せずに、上記アンドープＡｌＧａＮ層１３上にソース電極３１とドレイン電極３２を形成してもよい。この場合は、上記アンドープＡｌＧａＮ層１３の厚さを例えば２０ｎｍとしてソース電極３１とドレイン電極３２をアニールすることでオーミックコンタクト可能にできる。また、上記アンドープＡｌＧａＮ層１３の厚さを例えば３０ｎｍとしてアンドープＡｌＧａＮ層１３のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。
【００１７】
上記ソース電極３１と上記ドレイン電極３２との間で上記窒化物半導体層１２，１３上に、第１の絶縁膜２１が形成され、上記第１の絶縁膜２１上に第２の絶縁膜２２が形成されている。第１、第２の絶縁膜２１，２２は、ＳｉＮを用いて形成してもよく、ＳｉＯを用いてもよい。
【００１８】
上記ゲート電極３３は、一例として、ＷＮ層，Ｗ層が順に積層されたＷＮ／Ｗ、ＷＮ／Ｗ／ＴｉＮ、Ｐｔ、Ｎｉ、Ｐｄ、または、ＴｉＮで作製される。また、上記ソース電極３１およびドレイン電極３２は、Ｔｉ層，Ａｌ層が順に積層されたＴｉ／Ａｌ、または、Ｔｉ／Ａｌ／ＴｉＮ、または、Ｈｆ／Ａｌ上にＨｆ／Ａｕを積層したＨｆ／Ａｌ／Ｈｆ／Ａｕで作製される。
【００１９】
上記ゲート電極３３は、基部３３ａと、この基部３３ａから上記ドレイン電極３２と上記ソース電極３１に向かって延在しているフィールドプレート部３３ｂとを有する。基部３３ａは、ソース電極３１とドレイン電極３２との間で窒化物半導体層１２，１３上に配置され、窒化物半導体層１３とショットキー接合する。
【００２０】
上記第１の絶縁膜２１は、端縁部２１ａを有する。この端縁部２１ａは、上記ゲート電極３３の上記フィールドプレート部３３ｂの下で上記基部３３ａに隣接している。
【００２１】
上記第１の絶縁膜２１のソース電極３１側の端縁部２１ａは、上記ゲート電極３３の下部で、上記第２の絶縁膜２２のソース電極３１側の端縁部２２ａから上記窒化物半導体層１２，１３に沿ってドレイン電極３２側に突き出ている。上記第１の絶縁膜２１のドレイン電極３２側の端縁部２１ａは、上記ゲート電極３３の下部で、上記第２の絶縁膜２２のドレイン電極３２側の端縁部２２ａから上記窒化物半導体層１２，１３に沿ってソース電極３１側に突き出ている。第１の絶縁膜２１の膜厚は、２０ｎｍ以上７０ｎｍ以下である。
【００２２】
次に、上記構成の電界効果トランジスタの製造方法を説明する。
【００２３】
まず、図２Ａに示すように、Ｓｉ基板１０上に、ＭＯＣＶＤ（有機金属気相成長）法を用いて、ＧａＮ、ＡｌＧａＮからなるバッファ層１１、アンドープＧａＮ層１２、アンドープＡｌＧａＮ層１３、を順に形成する。なお、上記基板１０は、Ｓｉ基板に限らず、サファイア基板やＳｉＣ基板を用いてもよく、サファイア基板やＳｉＣ基板上に窒化物半導体層を成長させてもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層１１を基板１０と各層間に形成してもよい。
【００２４】
次に、上記アンドープＡｌＧａＮ層１３上に、プラズマＣＶＤ法を用いて、シリコン窒化膜からなる第１の絶縁膜２１を３０ｎｍ形成する。この第１の絶縁膜２１の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記第１の絶縁膜２１の膜厚は、一例として、３０ｎｍとしたが、リーク電流の低減、電流コラプスの抑制、高圧状態での素子破壊の抑制のため、最終製品状態での膜厚が２０ｎｍ〜７０ｎｍの範囲になるように設定する必要がある。
【００２５】
次に、図２Ｂに示すように、上記第１の絶縁膜２１上にフォトレジスト（図示せず）を形成し、露光、現像することにより、ゲート電極３３下の開口を形成すべき領域の上記フォトレジストを除去し、このフォトレジストをマスクとして、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチングを行なう。次に、上記フォトレジストを剥離する。これにより、上記第１の絶縁膜２１のうち、ゲート電極３３下の開口を形成すべき領域を除去して、開口部２１ｂを形成し、この開口部２１ｂからアンドープＡｌＧａＮ層１３を露出させる。
【００２６】
次に、図２Ｃに示すように、プラズマＣＶＤ（化学的気相成長）法により、第２の絶縁膜２２となるシリコン窒化膜を全面に形成する。次に、図２Ｄに示すように、フォトレジスト（図示せず）を用いたパターニングにより、上記第２の絶縁膜２２のうち、ゲート電極３３下の開口を形成すべき領域の上記フォトレジストを除去する。次に、バッファードふっ酸（ＢＨＦ）を用いたウェットエッチングを行い、上記第２の絶縁膜２２を開口し、上記第１の絶縁膜２１が突出した形状の開口部２２ｂを作成する。次に、上記フォトレジストを剥離する。
【００２７】
次に、図２Ｅに示すように、ＷＮ／Ｗ積層膜３０を全面スパッタし、フォトリソグラフィでゲート電極３３を形成すべき電極形成領域にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ドライエッチングを行なって、上記電極形成領域以外のＷＮ／Ｗ積層膜を除去して、図２Ｆに示すように、ＷＮ／Ｗ電極によるゲート電極３３を形成する。
【００２８】
次に、フォトリソグラフィにより、リセス４０を形成すべき領域が開口したフォトレジスト（図示せず）を形成し、このフォトレジストをマスクとして、ドライエッチングを行なう。これにより、図２Ｇに示すように、上記第２の絶縁膜２２、上記第１の絶縁膜２１およびアンドープＡｌＧａＮ層１３を貫通してアンドープＧａＮ層１２内まで達するリセス４０を形成する。
【００２９】
次に、フォトリソグラフィにより、ソース電極３１，ドレイン電極３２を形成すべき領域（上記リセス４０の領域）が開口したフォトレジスト（図示せず）を形成し、このフォトレジスト上にＴｉ，Ａｌを順に蒸着し、リフトオフにより、図２Ｈに示すように、上記リセス４０上にＴｉ／Ａｌ電極によるソース電極３１，ドレイン電極３２を形成する。上記Ｔｉ／Ａｌ電極は、Ｔｉ層，Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極３１，ドレイン電極３２を、熱処理してオーミック電極にする。この熱処理（オーミックアニール）の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
【００３０】
図３は、上記構成の電界効果トランジスタのゲート電極３３下部の拡大図である。図４は、図３のＡ点、Ｂ点、Ｃ点の各点における電界強度の、第１の絶縁膜２１の厚さによる違いを示したグラフである。
【００３１】
第１の絶縁膜２１の厚さが２０ｎｍより薄い場合、Ｂ点における電界強度は３．３ＭＶ／ｃｍ以上であり、ドレイン電極３２に６００Ｖ、ゲート電極３３に−１０Ｖを印加した高電圧状況下でトランジスタの破壊が生じた。解析の結果、Ｂ点を起点とする破壊痕が発見された。しかしながら、第１の絶縁膜２１の厚さを２０ｎｍ以上にすることによって、高電圧状況でもＢ点における電界が低減されたことにより、素子が破壊することはなかった。ただし、第１の絶縁膜２１の膜厚が７０ｎｍを超えると、高電圧状況下で素子破壊が発生した。解析の結果、Ｂ点での破壊ではなく、Ｃ点を起点とする破壊が発見された。第１の絶縁膜２１の膜厚が７０ｎｍを超えると、Ｂ点よりもＣ点の電界強度が高くなっており、それにより、破壊位置が変化したと考えられる。以上の結果から、第１の絶縁膜２１を２０ｎｍ以上７０ｎｍ以下に設定することにより、高電圧状況下での素子の破壊を防止できることが判明した。
【００３２】
要するに、本願発明者は、窒化物半導体デバイスのリーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状態での素子破壊を抑制するため鋭意検討を行ったところ、特許文献１において提案されている構造だけでは効果が不十分であり、窒化物半導体表面に形成する絶縁膜特性を詳細に規定しなければ、本願発明の課題は解決できないことを見出したのである。
【００３３】
上記構成の電界効果トランジスタによれば、第１の絶縁膜２１の膜厚を２０ｎｍ以上７０ｎｍ以下に設定することにより、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状況下での電界の集中を緩和して素子の破壊を抑制することが可能となる。
【００３４】
（第２の実施形態）
この発明の第２実施形態の電界効果トランジスタでは、図３に示すように、第１の絶縁膜２１のソース電極３１側の端縁部２１ａと第２の絶縁膜２２のソース電極３１側の端縁部２２ａとの間のソース電極３１側の突出長ａと第１の絶縁膜２１のドレイン電極３２側の端縁部２１ａと第２の絶縁膜２２のドレイン電極３２側の端縁部２２ａとの間のドレイン電極３２側の突出長ｂとの和ｃと、ゲート電極３３の基部３３ａの長さｄとは、０＜ｃ／ｄ＜１を満たしている。これにより、高電圧状況下での電界の集中を緩和し、素子の破壊を抑制することが可能となる。
【００３５】
具体的に述べると、最終製品の状態で、ソース電極３１側の突出長ａとドレイン電極３２側の突出長ｂとが、０．５μｍとなるように、フォトリソグラフィの条件を調整によるフォトレジストの開口幅調整とウェットエッチング時間調整を実施した。一例として、０．５μｍとしたが、高電圧状況下での素子破壊の抑制し、且つ、閾値電圧の単一化のためには、最終製品状態でのソース電極３１側の突出長ａとドレイン電極３２側の突出長ｂとの和ｃ（＝ａ＋ｂ）とゲート電極３３のショットキー接合の基部３３ａの長さｄが、０＜ｃ／ｄ＜１を満たすように設定する必要がある。ｃ／ｄ＝０の場合、Ｂ点における電界が高くなり、Ｂ点を起点とする破壊が確認された。一方、ｃ／ｄ≧１の場合、Ｂ点の電界強度の増加を抑制した上で、Ｃ点における電界強度をより低減することは可能となるが、ゲート電極３３のショットキー接合の部分に対する、突出部のゲート電極３３全体に対する影響が大きくなり、しきい値電圧が２段階になるなどの素子動作の安定性の低下を招くこととなる。本実施例では一例として、ソース電極３１側の突出長ａとドレイン電極３２側の突出長ｂとが、０．５μｍとしたが、０．２μｍ〜１．５μｍの範囲でも同様の結果が得られた。また、ソース電極３１側の突出長ａとドレイン電極３２側の突出長ｂは、ａ＜ｂ、ａ＞ｂ、ａ＝ｂ、のいずれでも同様の効果が得られた。
【００３６】
（第３の実施形態）
この発明の第３実施形態の電界効果トランジスタでは、図５に示すように、ゲート電極３３の直下に第３の絶縁膜２３を備えている。なお、この第３の実施形態において、上記第１の実施形態（図１）と同一の符号は、上記第１の実施形態と同じ構成であるため、その説明を省略する。
【００３７】
次に、上記構成の電界効果トランジスタの製造方法を説明する。
【００３８】
まず、図２Ａから図２Ｄに示すように、上記第１の実施形態と同様に製造する。次に、図６Ａに示すように、プラズマＣＶＤ（化学的気相成長）法により、第３の絶縁膜２３となるシリコン窒化膜を一例として２０ｎｍ全面に形成する。ここでは、一例としてシリコン窒化膜を使用したが、シリコン酸化膜を用いてもよい。
【００３９】
次に、図６Ｂに示すように、ＷＮ／Ｗ積層膜３０を全面スパッタし、フォトリソグラフィでゲート電極３３を形成すべき電極形成領域にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、ドライエッチングを行なって、上記電極形成領域以外のＷＮ／Ｗ積層膜を除去して、図６Ｃに示すように、ＷＮ／Ｗ電極によるゲート電極３３を形成する。
【００４０】
次に、フォトリソグラフィにより、リセス４０を形成すべき領域が開口したフォトレジスト（図示せず）を形成し、このフォトレジストをマスクとして、ドライエッチングを行なう。これにより、図６Ｄに示すように、上記第２の絶縁膜２２、上記第１の絶縁膜２１およびアンドープＡｌＧａＮ層１３を貫通してアンドープＧａＮ層１２内まで達するリセス４０を形成する。
【００４１】
次に、フォトリソグラフィにより、ソース電極３１，ドレイン電極３２を形成すべき領域（上記リセス４０の領域）が開口したフォトレジスト（図示せず）を形成し、このフォトレジスト上にＴｉ，Ａｌを順に蒸着し、リフトオフにより、図６Ｅに示すように、上記リセス４０上にＴｉ／Ａｌ電極によるソース電極３１，ドレイン電極３２を形成する。上記Ｔｉ／Ａｌ電極は、Ｔｉ層，Ａｌ層が順に積層された積層構造の電極である。次に、上記ソース電極３１，ドレイン電極３２を、熱処理してオーミック電極にする。この熱処理（オーミックアニール）の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
【００４２】
第３の絶縁膜２３をゲート電極３３の直下に延在させたことにより、第３の絶縁膜２３が存在しない場合と比較し、素子の破壊を抑制したまま、高電圧状況下、ここでは、室温、ゲート電圧−１０Ｖ、ドレイン電圧６００Ｖの条件下で、ゲートリーク電流を４．１×１０−７Ａから５．４×１０−９Ａへと約２桁減少させることに成功した。本実施例では一例として第３の絶縁膜の膜厚を２０ｎｍとしたが、１０ｎｍから４０ｎｍの範囲で同様の効果が得られた。
【００４３】
なお、この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。例えば、上記第１から上記第３の実施形態のそれぞれの特徴点を様々に組み合わせてもよい。
【００４４】
この発明の電界効果トランジスタは、
窒化物半導体層１２，１３と、
上記窒化物半導体層１２，１３上または上記窒化物半導体層１２，１３内に少なくとも一部が形成されると共に互いに間隔をおいて配置されたソース電極３１およびドレイン電極３２と、
上記ソース電極３１と上記ドレイン電極３２との間で上記窒化物半導体層１２，１３上に配置されていると共にショットキー接合のための基部３３ａと、この基部３３ａから上記ドレイン電極３２と上記ソース電極３１に向かって延在しているフィールドプレート部３３ｂとを有するゲート電極３３と、
上記ソース電極３１と上記ドレイン電極３２との間で上記窒化物半導体層１２，１３上に形成されていると共に、上記ゲート電極３３の上記フィールドプレート部３３ｂの下で上記基部３３ａに隣接している端縁部２１ａを有する第１の絶縁膜２１と、
上記第１の絶縁膜２１上に形成されている第２の絶縁膜２２と
を備え、
上記第１の絶縁膜２１のソース電極３１側の端縁部２１ａは、上記ゲート電極３３の下部で、上記第２の絶縁膜２２のソース電極３１側の端縁部２２ａから上記窒化物半導体層１２，１３に沿ってドレイン電極３２側に突き出ており、
上記第１の絶縁膜２１のドレイン電極３２側の端縁部２１ａは、上記ゲート電極３３の下部で、上記第２の絶縁膜２２のドレイン電極３２側の端縁部２２ａから上記窒化物半導体層１２，１３に沿ってソース電極３１側に突き出ており、
上記第１の絶縁膜２１の膜厚は、２０ｎｍ以上７０ｎｍ以下であることを特徴としている。
【００４５】
この発明の電界効果トランジスタによれば、第１の絶縁膜２１の膜厚を２０ｎｍ以上７０ｎｍ以下に設定することにより、リーク電流を低減し、電流コラプス特性を抑制した上で、高電圧状況下での電界の集中を緩和して素子の破壊を抑制することが可能となる。
【００４６】
また、一実施形態の電界効果トランジスタでは、上記第１の絶縁膜２１のソース電極３１側の端縁部２１ａと上記第２の絶縁膜２２のソース電極３１側の端縁部２２ａとの間のソース電極３１側の突出長ａと上記第１の絶縁膜２１のドレイン電極３２側の端縁部２１ａと上記第２の絶縁膜２２のドレイン電極３２側の端縁部２２ａとの間のドレイン電極３２側の突出長ｂとの和ｃと、上記ゲート電極３３の上記基部３３ａの長さｄとは、０＜ｃ／ｄ＜１を満たす。
【００４７】
この実施形態の電界効果トランジスタによれば、ソース電極３１側の突出長ａとドレイン電極３２側の突出長ｂとの和ｃと、ゲート電極３３の基部３３ａの長さｄとを、０＜ｃ／ｄ＜１に設定することにより、高電圧状況下での電界の集中を緩和し、素子の破壊を抑制することが可能となる。
【００４８】
また、一実施形態の電界効果トランジスタでは、上記ゲート電極３３の直下に第３の絶縁膜２３を備えている。
【００４９】
この実施形態の電界効果トランジスタによれば、ゲート電極３３の直下に第３の絶縁膜２３が存在することにより、さらなるリーク電流の低減が可能となる。
【符号の説明】
【００５０】
１０  基板
１１  バッファ層
１２  アンドープＧａＮ層（窒化物半導体層）
１３  アンドープＡｌＧａＮ層（窒化物半導体層）
２１  第１の絶縁膜
２１ａ  端縁部
２１ｂ  開口部
２２  第２の絶縁膜
２２ａ  端縁部
２２ｂ  開口部
２３  第３の絶縁膜
３１  ソース電極
３２  ドレイン電極
３３  ゲート電極
３３ａ  基部
３３ｂ  フィールドプレート部
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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