(57)【要約】【課題】  ＰＤに蓄積された電荷の消失を防ぎ、S/Nやダイナミックレンジの低下を抑止する。【解決手段】  本開示の一側面である固体撮像装置は、入射光に応じて電荷を発生する光電変換部と、前記光電変換部から転送された前記電荷を保持する第１の保持部と、前記光電変換部から前記第１の保持部への前記電荷の転送を制御する第１の転送ゲート部と、前記光電変換部で発生された前記電荷の排出先となる電荷排出部と、前記光電変換部から前記電荷排出部への前記電荷の転送を制御する第１の排出ゲート部と、前記電荷排出部と定電圧源を接続する第２の排出ゲート部とを備える。本開示は、CISとそれを搭載した電子装置に適用できる。【選択図】  図５
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【特許請求の範囲】
【請求項１】
入射光に応じて電荷を発生する光電変換部と、
前記光電変換部から転送された前記電荷を保持する第１の保持部と、
前記光電変換部から前記第１の保持部への前記電荷の転送を制御する第１の転送ゲート部と、
前記光電変換部で発生された前記電荷の排出先となる電荷排出部と、
前記光電変換部から前記電荷排出部への前記電荷の転送を制御する第１の排出ゲート部と、
前記電荷排出部と定電圧源を接続する第２の排出ゲート部と
を備える
固体撮像装置。
【請求項２】
前記光電変換部と前記第１の保持部の間に前記光電変換部から転送された前記電荷を保持する第２の保持部と、
前記光電変換部から前記第２の保持部への前記電荷の転送を制御する第２の転送ゲート部と
さらに備える請求項１に記載の固体撮像装置。
【請求項３】
前記第２の転送ゲート部は、１以上のゲートから構成される
請求項２に記載の固体撮像装置。
【請求項４】
前記第２の排出ゲート部は、画素部とは異なる領域に形成される
請求項２に記載の固体撮像装置。
【請求項５】
前記第２の排出ゲート部は、配線層内に形成される
請求項２に記載の固体撮像装置。
【請求項６】
前記第２の排出ゲート部は、酸化物半導体のトランジスタとして配線層内に形成される
請求項５に記載の固体撮像装置。
【請求項７】
前記光電変換部の露光期間における前記第２の排出ゲート部のゲート電圧は、非導通状態の負電圧と導通状態の電源電圧の間の値に設定される
請求項２に記載の固体撮像装置。
【請求項８】
前記光電変換部の露光期間における前記第２の排出ゲート部のドレイン電圧は、０Ｖと導通状態の電源電圧の間の値に設定される
請求項２に記載の固体撮像装置。
【請求項９】
前記固体撮像装置は、表面照射型である
請求項２に記載の固体撮像装置。
【請求項１０】
前記固体撮像装置は、裏面照射型である
請求項２に記載の固体撮像装置。
【請求項１１】
前記固体撮像装置は、積層型である
請求項２に記載の固体撮像装置。
【請求項１２】
固体撮像装置が搭載される電子装置において、
前記固体撮像装置は、
入射光に応じて電荷を発生する光電変換部と、
前記光電変換部から転送された前記電荷を保持する第１の保持部と、
前記光電変換部から前記第１の保持部への前記電荷の転送を制御する第１の転送ゲート部と、
前記光電変換部で発生された前記電荷の排出先となる電荷排出部と、
前記光電変換部から前記電荷排出部への前記電荷の転送を制御する第１の排出ゲート部と、
前記電荷排出部と定電圧源を接続する第２の排出ゲート部と
を備える
電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像装置、および電子装置に関し、特に、グローバルシャッタ機能を備えるCIS(CMOS Image Sensor)に用いて好適な固体撮像装置、および電子装置に関する。
【背景技術】
【０００２】
従来、デジタルカメラなどの撮像装置に搭載される固体撮像装置としてCISが広く利用されている。一般的なCISでは、画素の露光と読み出しが行単位で行われるので、高速移動する被写体を撮像した場合、いわゆる、フォーカルプレーン歪が生じてしまう。
【０００３】
そこで、フォーカルプレーン歪の発生を防止する対策として、画素の露光と読み出しを全画素で一致させることができるグローバルシャッタ機能を備えたCISが提案されている（例えば、特許文献１参照）。
【０００４】
図１は、グローバルシャッタ機能を備えた表面照射型CISの各単位画素における基本的な構成の一例を示す平面図である。図２は図１に対応する断面図である。
【０００５】
該CIS１０の単位画素は、例えば、HAD(Hole Accumulated Diode)構造からなり、光電変換を行うフォトダイオード（以下、ＰＤと略称する。他の構成要素についても同様とする）１１、ＰＤ１１に対して転送ゲート（ＴＧ）１２を介して接続された浮遊拡散領域（ＦＤ）１３を備える。
【０００６】
また、単位画素には、ＰＤ１１に対してオーバフローゲート(OFG)１４を介して、ＰＤ１１をリセットのために定電圧源VDDに接続された電荷排出領域（オーバフロードレイン(OFD)）１５が水平位置に配置されている。
【０００７】
さらに、該単位画素は、リセットトランジスタ（RST）、セレクトトランジスタ（SEL）、およびアンプトランジスタ（AMP）（いずれも不図示）を備える。
【０００８】
ＦＤ１３は、ＰＤ１１で発生された電荷を保持するためのものであり、これによりグローバルシャッタ機能が実現される。なお、ＦＤ１３の代わりに、ＰＤ１１で発生された電荷を保持する電荷保持領域を備える場合もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２６８０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところでCIS１０のＰＤ１１では、ＰＤ１１にて発生、蓄積されている電荷が、ＴＧ１２がオンとなって読み出されるまでの間に、過渡的なオーバフロー現象によってその多くが消失してしまうことが知られている。
【００１１】
図３は、電荷のオーバフロー現象の様子を示すものであり、横軸が経過時間、縦軸がＰＤ１１に蓄積されている電荷数を示している。同図に示されるように、経過時間が長いほど、電荷が消失して蓄積されている電荷数が減ってしまう。よって、ＰＤ１１における電荷のオーバフロー現象は、長時間露光を行う場面においてより深刻となる。
【００１２】
例えば夜間に光る物体を撮影するように、露光期間の初期にＰＤ１１が飽和してしまうほどの光が入射し、その後は暗くなるような撮像状況では、初期に蓄積した電荷がオーバフロー現象により消失してしまうので、S/Nやダイナミックレンジが悪化する要因となる。
【００１３】
特に、図１に示されたCIS１０にように、OFD１５を有する構造では、この問題が悪化してしまう。これについて、図４を参照して説明する。
【００１４】
通常、ＰＤ１１の電荷数が減少するとＰＤ１１のポテンシャルは深く(高く)なり、いわゆるDIBL効果(Drain-Induced Barrier Lowering)により、ＰＤ１１とOFD１５との間のオーバフローバリア(OFB)の高さも深くなる（高くなる）。そして、オーバフロー現象によってＰＤ１１の電荷が減った場合にも、それに伴ってオーバーフローバリアが下がるので、ＰＤ１１からOFD１５に電荷が流れて、蓄積している電荷がさらに減ってしまうというサイクルが続くことになる。これは、画素が微細化されると、ＰＤ１１とOFD１５の距離が短縮されることになるため、さらに顕著になる。
【００１５】
本開示はこのような状況に鑑みてなされたものであり、ＰＤに蓄積された電荷の消失を防ぎ、S/Nやダイナミックレンジの低下を抑止できるようにするものである。
【課題を解決するための手段】
【００１６】
本開示の第１の側面である固体撮像装置は、入射光に応じて電荷を発生する光電変換部と、前記光電変換部から転送された前記電荷を保持する第１の保持部と、前記光電変換部から前記第１の保持部への前記電荷の転送を制御する第１の転送ゲート部と、前記光電変換部で発生された前記電荷の排出先となる電荷排出部と、前記光電変換部から前記電荷排出部への前記電荷の転送を制御する第１の排出ゲート部と、前記電荷排出部と定電圧源を接続する第２の排出ゲート部とを備える。
【００１７】
本開示の第１の側面である固体撮像装置は、前記光電変換部と前記第１の保持部の間に前記光電変換部から転送された前記電荷を保持する第２の保持部と、前記光電変換部から前記第２の保持部への前記電荷の転送を制御する第２の転送ゲート部とさらに備えることができる。
【００１８】
前記第２の転送ゲート部は、１以上のゲートから構成することができる。
【００１９】
前記第２の排出ゲート部は、画素部とは異なる領域に形成することができる。
【００２０】
前記第２の排出ゲート部は、配線層内に形成することができる。
【００２１】
前記第２の排出ゲート部は、酸化物半導体のトランジスタとして配線層内に形成することができる。
【００２２】
前記光電変換部の露光期間における前記第２の排出ゲート部のゲート電圧は、非導通状態の負電圧と導通状態の電源電圧の間の値に設定することができる。
【００２３】
前記光電変換部の露光期間における前記第２の排出ゲート部のドレイン電圧は、０Ｖと導通状態の電源電圧の間の値に設定することができる。
【００２４】
前記固体撮像装置は、表面照射型とすることができる。
【００２５】
前記固体撮像装置は、裏面照射型とすることができる。
【００２６】
前記固体撮像装置は、積層型とすることができる。
【００２７】
本開示の第２の側面である電子装置は、固体撮像装置が搭載される電子装置において、前記固体撮像装置は、入射光に応じて電荷を発生する光電変換部と、前記光電変換部から転送された前記電荷を保持する第１の保持部と、前記光電変換部から前記第１の保持部への前記電荷の転送を制御する第１の転送ゲート部と、前記光電変換部で発生された前記電荷の排出先となる電荷排出部と、前記光電変換部から前記電荷排出部への前記電荷の転送を制御する第１の排出ゲート部と、前記電荷排出部と定電圧源を接続する第２の排出ゲート部とを備える。
【００２８】
本開示の第１および第２の側面においては、光電変換部で発生された電荷の排出先となる電荷排出部のポテンシャルが、第２の排出ゲート部が非導通状態である場合、フローティングとなる。
【発明の効果】
【００２９】
本開示の第１および第２の側面によれば、第１の保持部に蓄積された電荷の消失を抑止できる。
【図面の簡単な説明】
【００３０】
【図１】グローバルシャッタ機能を実現した表面照射型のCISの基本的な構成の一例を示す平面図である。
【図２】図１に対応する断面図である。
【図３】ＰＤにおける過渡的な電荷のオーバフロー現象を説明する図である。
【図４】オーバフロードレインを備える場合にオーバフロー現象が悪化することを説明する図である。
【図５】本開示を適用したCISの第１の構成例を示す断面図である。
【図６】CISの第１の構成例の平面図である。
【図７】CISの第１の構成例の等価回路図である。
【図８】CISの第１の構成例の駆動タイミングを表すタイミングチャートである。
【図９】本開示の効果を説明するための図である。
【図１０】本開示の効果を説明するための図である。
【図１１】本開示を適用したCISの第２の構成例を示す断面図である。
【図１２】CISの第２の構成例の平面図である。
【図１３】本開示を適用したCISの第３の構成例を示す断面図である。
【図１４】CISの第３の構成例の平面図である。
【図１５】本開示を適用したCISの第４の構成例を示す断面図である。
【図１６】本開示を適用したCISの第５の構成例を示す断面図である。
【図１７】制御ゲート３０のゲート電圧設定について説明する図である。
【図１８】図１７の場合に対応するタイミングチャートである。
【図１９】電荷排出領域３１に対する印可電圧設定について説明する図である。
【図２０】図１９の場合に対応するタイミングチャートである。
【図２１】本開示を適用したCISの第６の構成例を示す断面図である。
【図２２】本開示を適用したCISの第７の構成例を示す断面図である。
【発明を実施するための形態】
【００３１】
以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
【００３２】
＜本実施の形態であるCISの第１の構成例＞
図５は、本実施の形態である表面照射型のCISの単位画素の構成例を示す断面図である。図６は図５に対応する平面図である。図７は、図５に対応する等価回路図である。
【００３３】
このCIS２０は、フォトダイオード（ＰＤ）２１、転送ゲート（ＴＧ）２１、浮遊拡散領域（ＦＤ）２４、リセットトランジスタ（RST）２５、アンプトランジスタ（AMP）２６、およびセレクトトランジスタ（SEL）２７を備える。さらに、CIS２０は、OFG２８、電荷排出領域（OFD）２９、制御ゲート（OFG）３０、および電荷排出領域（OFD）３１を備える。
【００３４】
ＰＤ２１は、アノード端子が接地され、カソード端子がＴＧ２２を介してＦＤ２４に接続される。また、ＰＤ２１のカソード端子は、制御ゲート（制御トランジスタ）２８を介してOFD２９に接続される。OFD２９は、キャパシタ５２を介して接地されるとともに、制御ゲート（制御トランジスタ）３０を介して定電圧源VDDに接続される。
【００３５】
ＦＤ２４は、キャパシタ５１を介して接地されるとともに、RST２５を介して定電圧源VDDに接続され、さらに、AMP２６のゲート電極に接続される。AMP２６は、一方の端子が定電圧源VDDに接続されるとともに、他方の端子がSEL２７を介して、定電流源５３に接続された垂直信号線４３に接続されている。
【００３６】
ＴＧ２２のゲート電極には水平信号線４２Ｔが接続されている。SEL２７のゲート電極には水平信号線４２Ｓが接続されている。RST２５のゲート電極には水平信号線４２Ｒが接続されている。OFD２８のゲート電極には水平信号線４２OFG1が接続されている。OFG３０のゲート電極には水平信号線４２OFG2が接続されている。
【００３７】
＜CIS２０の駆動タイミング＞
CIS２０は、露光期間中においてはOFG２８およびOFG３０がオフとされ、OFD２９が電気的にフローティングとされる。ＰＤ２１のリセット時には、OFG２８およびOFG３０がオンとされてＰＤ２１が定電圧源VDDに接続される。
【００３８】
より具体的に説明する。図８は、CIS２０の駆動タイミングを表すタイミングチャートである。同図において、SEL等はSEL２７などの各トランジスタのゲート電極に入力される制御信号を示し、Highレベル（オンと同義）またはLowレベル（オフと同義）の二値をとり得るものとする。ただし、OFG1,OFG2は、それぞれOFG２８またはOFG３０のゲート電極に入力される制御信号を示す。また、OFD2は、OFD31に印可される電圧（定電圧VDD）のレベルを示す。
【００３９】
始めに、時刻T1において、全ての行の画素に対して同時に、ＰＤ２１、ＦＤ２４、およびOFD２９をリセットするために、リセット信号RST、並びに排出信号OFG1およびOFG2がHighレベルとされる。
【００４０】
Highレベルのリセット信号RSTに対応してRST２５がオンとされ、ＦＤ２４がリセットされる。また、Highレベルの排出信号OFG1に対応してOFG２８が、Highレベルの排出信号OFG2に対応してOFG３０がそれぞれオンとされて、ＰＤ２１に蓄積されている電荷が定電圧源VDDに排出される。
【００４１】
時刻T2において、全ての行の画素に対して同時に、リセット信号RST、並びに排出信号OFG1およびOFG2がLowレベルとされて、RST２５、OFG２８、OFG３０がオフとされる。これにより、ＰＤ２１、ＦＤ２４、およびOFD２９のリセットが完了し、全ての行の画素において同時に、ＰＤ２１の露光が開始される。
【００４２】
時刻T3において、全ての行の画素に対して同時に、リセット信号RSTがHighレベルにされ、時刻T4においてリセット信号RSTがLowレベルとされる。これにより、RST２５がオンになり、露光期間中に主にＦＤ２４で接合リークによって生成された電荷がＦＤ２４から排出される。
【００４３】
時刻T5において、全ての行の画素に対して同時に、転送信号TGがHighレベルとされ、これに対応してＴＧ２２がオンとされる。これにより、画素の露光が終了し、全ての行の画素において同時に、ＰＤ２１に蓄積されている電荷がＦＤ２４に転送される。この転送動作が全ての画素で同時に行われることにより、グローバルシャッタ動作が実行されたことになる。
【００４４】
時刻T6において、全ての画素に対して同時に、転送信号TGがLowレベルとされ、これに対応してＴＧ２２がオフとされて電荷の転送が完了する。
【００４５】
次に、時刻Ｔ7において、全ての画素に対して同時に、排出信号OFG1およびOFG2がHighレベルとされ、これ以降、排出信号OFG1およびOFG2はHighレベルが維持される。これにより、ＰＤ２１で発生する電荷は定電圧源VDDに排出され続けるので、ＰＤ２１に余分な電荷が蓄積することを抑止できる。
【００４６】
なお、時刻T1から時刻Ｔ7までの動作は、全ての画素が同じタイミングで実行される。ＰＤ２１にて発生した電荷はキャパシタ５１に蓄積されており、その後、行単位で順次、電荷の読み出しが行われる。
【００４７】
具体的には、例えば時刻T9から時刻12までが１行目の画素の電荷の読み出し期間とされ、時刻T13から時刻T17までが２行目の画素の電荷の読み出し期間とされる。そして、以下同様に、最終行まで順次、読み出し期間とされた行の画素の電荷の読み出しが行われる。
【００４８】
すなわち、時刻T9において、１行目の画素に対して選択信号SELがHighレベルとされ、これに対応してSEL２７がオンとされて、読み出される電荷が垂直信号線４３を介して出力できる状態とされる。そして、出力電圧が安定した後、キャパシタ５１に蓄積されている電荷に応じたレベルを示す信号が信号Ｄ１として出力される。
【００４９】
時刻T10において、１行目の画素に対してリセット信号RSTがHighレベルとされ、これに対応してRST２５がオンとされる。これにより、ＦＤ２４に蓄積された電荷が定電圧源VDDに排出されてＦＤ２４がリセットされる。
【００５０】
次に、時刻T11において、１行目の画素に対してリセット信号RSTがLowレベルとされ、これに対応してRST２５がオフとされ、ＦＤ２４のリセットが完了される。そして、出力電圧が安定した後、キャパシタ５１のリセットレベルを示す信号が信号Ｄ２として出力される。
【００５１】
そして、時刻T12において、１行目の画素に対して選択信号SELがLowレベルとされ、SEL２７がオフとされて１行目の画素に対する読み出し期間が終了される。
【００５２】
なお、時刻T9に出力された信号Ｄ１とから時刻t10に出力された信号Ｄ２の差分が、ＰＤ２１で発生された電荷に応じたレベルを示す出力信号SIGとされる。
【００５３】
同様に、時刻Ｔ13から時刻T16までの間が２行目の画素の読み出し期間とされ、出力信号SIGが出力される。これ以降、全ての行の画素について同様の動作が繰り返され、全ての画素から画素信号が出力される。
【００５４】
以上説明したように、CIS２０では、OFD２９を電気的にフローティングとするため、図９に示されるように、ＰＤ２１から電荷がオーバフローした際にOFD２９の電位は浅くなる。OFD２９の電位が浅くなることで、ＰＤ２１とOFD２９の間のOFBの障壁がＰＤ２１の電位によって下がることが抑制される。この結果、図１０に示されるように、時間経過に伴うＰＤ２１に蓄積された電荷の消失が抑制され、S/Nやダイナミックレンジ等の悪化が抑止される。
【００５５】
＜本実施の形態であるCISの第２の構成例＞
次に、図１１は、本実施の形態である表面照射型のCISの単位画素の他の構成例（第２の構成例）を示す断面図である。図１２は図１１に対応する平面図である。
【００５６】
第２の構成例であるCIS６０は、第１の構成例であるCIS２０のＰＤ２１とＦＤ２４の間に電荷保持領域（MEM）６１を追加したものである。なお、第２の構成例であるCIS６０の構成要素のうち、第１の構成例であるCIS２０の構成要素と共通するものについては共通の符号を付しているので、その説明は適宜省略する。
【００５７】
MEM６１は、ＰＤ２１と同様の不純物濃度で形成されおり、ゲート（ＴＸ）６２を介してＰＤ２１と接続されている。
【００５８】
CIS６０は、MEM６１を設けたことにより、CIS２０が得られる効果に加えて、全画素同時転送後に電荷が保持されている間の暗電流によるノイズを抑制できるという効果を得ることができる。
【００５９】
＜本実施の形態であるCISの第３の構成例＞
次に、図１３は、本実施の形態である表面照射型のCISの単位画素の他の構成例（第３の構成例）を示す断面図である。図１４は図１３に対応する平面図である。
【００６０】
第３の構成例であるCIS７０は、第２の構成例であるCIS６０のＴＸ６２を、ＴＸ６２−１およびＴＹ６２−２に割したものである。なお、第３の構成例であるCIS７０の構成要素のうち、第１および第２の構成例の構成要素と共通するものについては共通の符号を付しているのでその説明は適宜省略する。
【００６１】
ＴＸ６２−１は、ＰＤ２１からMEM６１への電荷の転送とMEM６１が電荷保持時のSi表面への正孔誘起を行う。ＴＹ６２−２は、ＰＤ２１からMEM６１に電荷が転送された後にＰＤ２１に電荷が戻ることを抑制する。
【００６２】
CIS７０は、ＴＸ６２−１およびＴＹ６２−２を設けたことにより、CIS２０およびCIS６０が得られる効果に加えて、ＰＤ２１からMEM６１への電荷の転送後に、電荷がＰＤ２１に逆流することを抑止し易くなり、飽和電荷量の向上に繋がるという効果を得ることができる。
【００６３】
＜本実施の形態であるCISの第４の構成例＞
次に、図１５は、本実施の形態である表面照射型のCISの単位画素の他の構成例（第４の構成例）を示す断面図である。
【００６４】
第４の構成例であるCIS８０は、OFD２９とOFD３１を繋ぐ制御トランジスタ（OFD２９、OFG３０、およびOFD３１から成るトランジスタ構造）を、単位画素が配置されている画素部に配置せず、その他の領域（画素の周辺部や画素間の素子分離領域）に形成したものである。
【００６５】
CIS８０は、画素部に制御トランジスタを形成しないのでＰＤ２１の面積に影響することなく、CIS６０と同様の効果を得ることができる。
【００６６】
＜本実施の形態であるCISの第５の構成例＞
次に、図１６は、本実施の形態である表面照射型のCISの単位画素の他の構成例（第４の構成例）を示す断面図である。
【００６７】
第５の構成例であるCIS９０は、第４の構成例であるCIS８０において画素部以外の領域に配置していた制御トランジスタを、画素部が形成されるＳｉ基板の上層側の配線層に形成したものである。この制御トランジスタ９０は、配線層において酸化物半導体材料等からなる薄膜トランジスタによって形成する。
【００６８】
制御トランジスタ９０としての薄膜トランジスタのゲート電極およびメタル配線には、例えばＡｌ，Ｃｕ，Ｔｉ，Ｍｏ，Ｗ，Ｃｒや、それらの窒化物、酸化物、ITO、ZnOなどの透明金属、またはこれらのうちの複数の金属の積層構造を採用できる。またゲート絶縁膜には、Ｓｉ酸化物、Ｓｉ窒化物、Ｈｆ酸化物、Ａｌ酸化物、Ｔａ酸化物やそれらの積層構造を採用できる。半導体層としては、ＺｎＯ、ＳｎＯ、ＩｎＯやそれらにＧａを添加したもの、またはこれらのうちの元素を複数含有した酸化物半導体を採用することができる。
【００６９】
CIS９０は、ＰＤ２１の面積に影響することなく、CIS６０と同様の効果を得ることができる。
【００７０】
＜制御ゲート（OFG）３０のゲート電圧設定について＞
次に、図１７は、CIS２０等の制御ゲート（OFG）３０のゲート電圧Ｖｇの設定変更について説明するための図である。図１８は、図１７の場合に対応する駆動タイミングチャートである。
【００７１】
図１７に示されるように、OFG２８の下のポテンシャル障壁の高さが、OFG３０の下のポテンシャル障壁の高さよりも高くなるようにOFG３０のゲート電圧Ｖｇを設定する。具体的には、図８を参照して上述した駆動タイミングの説明では、Highレベル（オンと同義）またはLowレベル（オフと同義）の二値をとり得るとしたOFG３０に対する排出信号OFG2を、図１８に示されるように、Highレベル（オンと同義）、またはHighレベルとLowレベルの中間電位レベルMidの二値をとり得るものに変更する。その他の制御信号については、図８の場合と同様である。
【００７２】
そして、図１８に示されるように、ＰＤ２１の露光期間中、OFG３０のゲート電圧Ｖｇを、OFG３０がオフである場合の負電圧とオンである場合の定電圧源の固定電圧VDDの中間電位Midに設定する。これにより、ＰＤ２１に大きな光量が入射した場合であっても余剰電荷を保持領域や隣接画素に溢れさすことなく、定電圧源VDDに接続されたOFD３１に排出させることが可能となる。
【００７３】
＜電荷排出領域(OFD)３１に対する印可電圧設定について＞
次に、図１９は、CIS２０等の電荷排出領域(OFD)３１に対する印可電圧の設定変更について説明するための図である。図２０は、図１９の場合に対応する駆動タイミングを表すタイミングチャートである。
【００７４】
図１９に示されるように、OFG２８の下のポテンシャル障壁の高さが、OFG３０の下のポテンシャル障壁の高さよりも高くなるようにOFD３１に接続した電源の電圧を設定する。具体的には、図８を参照して上述した駆動タイミングの説明では、定電圧VDDのままとしたOFD３１に対するドレイン電圧を、図２０に示されるように、最大電圧VDD、またはオフ時の電圧０Ｖと最大電圧VDDの中間電位Midの二値をとり得るものに変更する。その他の制御信号については、図８の場合と同様である。
【００７５】
そして、図２０に示されるように、ＰＤ２１の露光期間中、OFD３１に対する印可電圧（ドレイン電圧）を中間電位Midに設定する。これにより、ＰＤ２１に大きな光量が入射した場合であっても余剰電荷を保持領域や隣接画素に溢れさすことなく、OFD３１に排出させることが可能となる。
【００７６】
＜本開示の裏面照射型CISに対する適用＞
上述した第１乃至第６の構成例は表面照射型のCISであるが、本開示は裏面照射型のCISに対しても適用可能である。
【００７７】
図２１は、本実施の形態である裏面照射型のCISの単位画素の構成例（第７の構成例）を示す断面図である。この第７の構成例である裏面照射型のCIS１００は、図５に示された第２の構成例であるCIS２０に、金属層から成る遮光膜１０１が追加されている。遮光膜１０１は、少なくともＦＤ２４を覆うように形成される。CIS１００では、CIS２０が得られる効果に加えて、入射光が配線層を通過しないので、配線層におけるケラレによる集光の制限をなくすることができる。
【００７８】
図２２は、本実施の形態である裏面照射型のCISの単位画素の他の構成例（第８の構成例）を示す断面図である。この第８の構成例である裏面照射型のCIS１１０は、図１１に示された第２の構成例であるCIS６０に、金属層から成る遮光膜１１１が追加されている。遮光膜１１１は、少なくともＦＤ２４およびMEM６１を覆うように形成される。CIS１１０では、CIS６０が得られる効果に加えて、配線層におけるケラレによる集光の制限をなくすることができる。
【００７９】
＜変形例＞
Ｓｉ基板における導電型については図示したものに限定されるものではなく、Ｎ型層とＰ型層が反転して形成されていてもかまわない。例えば、信号電荷に正孔を用いる場合、N-well中にＰ型層からなるＰＤおよび電荷保持領域を形成するようにしてもよい。
【００８０】
本実施の形態である各CISは、カメラなどの撮像装置は勿論、撮像機能を有するあらゆる種類の電子装置に適用できる。
【００８１】
本開示は、３トランジスタ型または４トランジスタ型のどちらであってもよい。
【００８２】
さらに、本開示は、複数の画素で電極やFDなどを共有する複数画素共有型CISに対しても適用できる。
【００８３】
またさらに、本開示は、センサ回路が形成された基板と、論理回路が形成された基板とが積層されている積層型CISに対しても適用できる。
【００８４】
本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【００８５】
本開示は以下のような構成も取ることができる。
（１）
入射光に応じて電荷を発生する光電変換部と、
前記光電変換部から転送された前記電荷を保持する第１の保持部と、
前記光電変換部から前記第１の保持部への前記電荷の転送を制御する第１の転送ゲート部と、
前記光電変換部で発生された前記電荷の排出先となる電荷排出部と、
前記光電変換部から前記電荷排出部への前記電荷の転送を制御する第１の排出ゲート部と、
前記電荷排出部と定電圧源を接続する第２の排出ゲート部と
を備える
固体撮像装置。
（２）
前記光電変換部と前記第１の保持部の間に前記光電変換部から転送された前記電荷を保持する第２の保持部と、
前記光電変換部から前記第２の保持部への前記電荷の転送を制御する第２の転送ゲート部と
さらに備える前記（１）に記載の固体撮像装置。
（３）
前記第２の転送ゲート部は、１以上のゲートから構成される
前記（２）に記載の固体撮像装置。
（４）
前記第２の排出ゲート部は、画素部とは異なる領域に形成される
前記（１）から（３）のいずれかに記載の固体撮像装置。
（５）
前記第２の排出ゲート部は、配線層内に形成される
前記（１）から（３）のいずれかに記載の固体撮像装置。
（６）
前記第２の排出ゲート部は、酸化物半導体のトランジスタとして配線層内に形成される
前記（５）に記載の固体撮像装置。
（７）
前記光電変換部の露光期間における前記第２の排出ゲート部のゲート電圧は、非導通状態の負電圧と導通状態の電源電圧の間の値に設定される
前記（１）から（６）のいずれかに記載の固体撮像装置。
（８）
前記光電変換部の露光期間における前記第２の排出ゲート部のドレイン電圧は、０Ｖと導通状態の電源電圧の間の値に設定される
前記（１）から（６）のいずれかに記載の固体撮像装置。
（９）
前記固体撮像装置は、表面照射型である
前記（１）から（８）のいずれかに記載の固体撮像装置。
（１０）
前記固体撮像装置は、裏面照射型である
前記（１）から（８）のいずれかに記載の固体撮像装置。
（１１）
前記固体撮像装置は、積層型である
前記（１）から（１０）のいずれかに記載の固体撮像装置。
（１２）
固体撮像装置が搭載される電子装置において、
前記固体撮像装置は、
入射光に応じて電荷を発生する光電変換部と、
前記光電変換部から転送された前記電荷を保持する第１の保持部と、
前記光電変換部から前記第１の保持部への前記電荷の転送を制御する第１の転送ゲート部と、
前記光電変換部で発生された前記電荷の排出先となる電荷排出部と、
前記光電変換部から前記電荷排出部への前記電荷の転送を制御する第１の排出ゲート部と、
前記電荷排出部と定電圧源を接続する第２の排出ゲート部と
を備える
電子装置。
【符号の説明】
【００８６】
２０  CIS，  ２１  ＰＤ，  ２２  ＴＧ，  ２４  ＦＤ，  ２５  RST，  ２６  AMP，  ２７  SEL，  ２８  OFG，  ２９  OFD，  ３０  OFG，  ３１  OFD，  ６０  CIS，  ６１  MEM，  ６２  ＴＸ，  ７０  CIS，  ８０  CIS，  ９０  CIS，  ９１  制御Ｔｒ，  １００  CIS，  １０１  遮光膜，  １１０  CIS，  １１１  遮光膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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