(57)【要約】【課題】積層型の半導体装置において接合強度を向上させる。【解決手段】互いに平面サイズが異なるインターフェースチップＩＦ及びコアチップＣＣ０と、インターフェースチップＩＦの表面に設けられ、チップの中央部に沿って長辺方向に配列された複数の裏面バンプＢＢ及びチップのエッジに沿って短辺方向に配列された複数の裏面バンプＢＢと、コアチップＣＣ０の表面に設けられ、インターフェースチップＩＦの裏面バンプＢＢにそれぞれ接合された表面バンプＦＢとを備える。本発明によれば、上下に隣接する半導体チップ同士の接合強度が向上することから、半導体装置の信頼性を高めることが可能となる。【選択図】図７
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【特許請求の範囲】
【請求項１】
互いに対向する第１及び第２の表面を有する半導体チップと、
前記第１の表面に形成され、前記半導体チップの中央部に沿って長辺方向に第１のピッチで配列された複数の第１の電極と、
前記第２の表面に形成され、前記第１のピッチとは異なる第２のピッチで配列された複数の第２の電極と、
前記第１の表面に形成され、前記半導体チップのエッジに沿って短辺方向に配列された複数の第３の電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記第２のピッチは、前記第１のピッチよりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体チップは、半導体基板と、前記半導体基板の主面に形成された多層配線構造体とを含み、
前記第１の表面は前記半導体基板の裏面によって構成され、前記第２の表面は前記多層配線構造体の表面によって構成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数の第１及び第３の電極は、前記半導体基板を貫通する貫通電極を含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の第３の電極はフローティング状態であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の第３の電極には電源電位が供給されることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第２の表面に形成され、平面視で前記複数の第３の電極に沿って前記第２のピッチで配列された複数の第４の電極をさらに備え、前記複数の第３の電極には、前記複数の第４の電極を介して前記電源電位が供給されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第４の電極は、平面視で前記複数の第３の電極と重なりを有していないことを特徴とする請求項７に記載の半導体装置。
【請求項９】
第１の平面サイズを有する第１の半導体チップと、
前記第１の平面サイズとは異なる第２の平面サイズを有する第２の半導体チップと、
前記第１の半導体チップの表面に設けられ、前記半導体チップの中央部に沿って長辺方向に配列された複数の第１の電極と、
前記第１の半導体チップの前記表面に設けられ、前記半導体チップのエッジに沿って短辺方向に配列された複数の第２の電極と、
前記第２の半導体チップの表面に設けられ、前記複数の第１の電極とそれぞれ接合された複数の第３の電極と、
前記第２の半導体チップの前記表面に設けられ、前記複数の第２の電極とそれぞれ接合された複数の第４の電極と、を備えることを特徴とする半導体装置。
【請求項１０】
前記第１の平面サイズは、前記第２の平面サイズよりも小さいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１の半導体チップは、半導体基板と、前記半導体基板の主面に形成された多層配線構造体とを含み、
前記第１の半導体チップの前記表面は前記半導体基板の裏面によって構成されることを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記多層配線構造体の表面に設けられた複数の第５の電極をさらに備え、
前記複数の第１の電極の配列ピッチ及び前記複数の第２の電極の配列ピッチは、前記複数の第５の電極の配列ピッチよりも小さいことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記複数の第５の電極は、平面視で前記複数の第１及び第２の電極と重なりを有していないことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第２の半導体チップに積層され、前記第２の平面サイズを有する第３の半導体チップをさらに備えることを特徴とする請求項９乃至１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数の半導体チップが積層されてなる積層型の半導体装置に関する。
【背景技術】
【０００２】
近年、メモリチップとこれを制御するコントロールチップなど、複数の半導体チップを積層した積層型の半導体装置が広く利用されている。積層型の半導体装置においては、各半導体チップの表面に電極が設けられており、上下に隣接する半導体チップの電極同士が接合されることによって、電気的及び機械的な接続が行われる。
【０００３】
例えば、特許文献１，２に記載された積層型の半導体装置には、ＤＲＡＭ（Dynamic Random Access Memory）のメモリコアが集積された複数のコアチップと、メモリコアを制御するインターフェースチップが積層された半導体装置が記載されている。そして、コアチップは半導体基板を貫通して設けられた貫通電極を備えており、平面視で重なる位置に存在する貫通電極同士が接合されることにより、複数のコアチップからなる積層体が構成される。インターフェースチップにも貫通電極が設けられており、最下層に位置するコアチップの貫通電極と、インターフェースチップの貫通電極が接合される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１８３１２０号公報
【特許文献２】特開２０１３−１９７３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、コアチップとインターフェースチップはその平面形状やサイズが異なることから、コアチップ同士を接合する場合に比べ、コアチップとインターフェースチップの接合強度が不足することがあった。このような問題は、コアチップとインターフェースチップを積層する場合のみならず、複数の半導体チップを積層する場合において共通に発生する問題である。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、互いに対向する第１及び第２の表面を有する半導体チップと、前記第１の表面に形成され、前記半導体チップの中央部に沿って長辺方向に第１のピッチで配列された複数の第１の電極と、前記第２の表面に形成され、前記第１のピッチとは異なる第２のピッチで配列された複数の第２の電極と、前記第１の表面に形成され、前記半導体チップのエッジに沿って短辺方向に配列された複数の第３の電極と、を備えることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、第１の平面サイズを有する第１の半導体チップと、前記第１の平面サイズとは異なる第２の平面サイズを有する第２の半導体チップと、前記第１の半導体チップの表面に設けられ、前記半導体チップの中央部に沿って長辺方向に配列された複数の第１の電極と、前記第１の半導体チップの前記表面に設けられ、前記半導体チップのエッジに沿って短辺方向に配列された複数の第２の電極と、前記第２の半導体チップの表面に設けられ、前記複数の第１の電極とそれぞれ接合された複数の第３の電極と、前記第２の半導体チップの前記表面に設けられ、前記複数の第２の電極とそれぞれ接合された複数の第４の電極と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、上下に隣接する半導体チップ同士の接合強度が向上することから、半導体装置の信頼性を高めることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップＣＣ０〜ＣＣ６に設けられる貫通電極ＴＳＶと、これに対応する表面バンプＦＢ及び裏面バンプＢＢの構造を示す断面図である。
【図３】コアチップＣＣ７に設けられる表面バンプＦＢの構造を示す断面図である。
【図４】インターフェースチップＩＦに設けられる貫通電極ＴＳＶと、これに対応する裏面バンプＢＢの構造を示す断面図である。
【図５】インターフェースチップＩＦに設けられる表面バンプＦＢの構造を示す断面図である。
【図６】第１の実施形態によるコアチップＣＣ０のレイアウトを示す略平面図である。
【図７】第１の実施形態によるインターフェースチップＩＦのレイアウトを示す略平面図である。
【図８】第２の実施形態によるコアチップＣＣ０のレイアウトを示す略平面図である。
【図９】第２の実施形態によるインターフェースチップＩＦのレイアウトを示す略平面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の好ましい一実施形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１２】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能を有し、同一の製造マスクを用いて製作された８枚のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクを用いて製作された１枚のインターフェースチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、インターポーザＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がインターポーザＩＰ側を向くように半導体チップを搭載する方式を指す。
【００１３】
但し、本発明による半導体装置がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がインターポーザＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップが混在していても構わない。
【００１４】
これら半導体チップのうち、最上層に位置するコアチップＣＣ７を除く、コアチップＣＣ０〜ＣＣ６及びインターフェースチップＩＦには、いずれも半導体基板を貫通する多数の貫通電極ＴＳＶ（Through Substrate Via）が設けられている。コアチップＣＣ０〜ＣＣ６においては、積層方向から見た平面視で貫通電極ＴＳＶと重なる位置に表面バンプＦＢ及び裏面バンプＢＢが設けられている。表面バンプＦＢとは、主面側に設けられた電極であり、半導体基板の主面を覆う多層配線構造体の表面に配置される。一方、裏面バンプＢＢとは、半導体基板の裏面に配置された電極である。
【００１５】
これに対し、インターフェースチップＩＦにおいては、積層方向から見た平面視で貫通電極ＴＳＶと重なる位置に裏面バンプＢＢが設けられるが、平面視で貫通電極ＴＳＶと重なる位置に表面バンプＦＢが設けられない場合がある。これは、インターフェースチップＩＦが最下層に位置するチップであり、インターポーザＩＰとの接続を行う必要があるからである。つまり、インターポーザＩＰ上に設けられる基板電極１１は、インターポーザＩＰの配線ルールで許容されるピッチで配列されるため、貫通電極ＴＳＶの配列ピッチと比べると、基板電極の配列ピッチは大きくなる。このため、最下層に位置するインターフェースチップＩＦにおいてピッチ変換を行う必要があり、そのために、多くの表面バンプＦＢが貫通電極ＴＳＶとは異なる平面位置に設けられる。
【００１６】
そして、これら９枚の半導体チップのうち、下層に位置する半導体チップの裏面バンプＢＢと、上層に位置する半導体チップの表面バンプＦＢとが接合されることにより、上下に隣接する半導体チップ同士が接続される。
【００１７】
上述の通り、最上層のコアチップＣＣ７には貫通電極ＴＳＶが設けられていない。これは、最上層のコアチップＣＣ７がフェースダウン方式で積層されているため、コアチップＣＣ７の裏面側にバンプ電極を形成する必要がないからである。このように最上層のコアチップＣＣ７に貫通電極ＴＳＶを設けない場合、他のコアチップＣＣ０〜ＣＣ６よりも最上層のコアチップＣＣ７の厚みを厚くすることが可能となるため、コアチップＣＣ７の機械的強度を高めることが可能となる。但し、本発明において最上層のコアチップＣＣ７に貫通電極ＴＳＶを設けても構わない。この場合、全てのコアチップＣＣ０〜ＣＣ７を同一の工程で作製することが可能となる。
【００１８】
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous DRAM）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属するメモリコアのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。
【００１９】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００２０】
一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された基板電極１１をスルーホール電極１２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層１３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、基板電極１１が形成されていない部分はレジスト１６によって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト１７によって覆われている。図１には、５個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００２１】
積層されたコアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの隙間には、アンダーフィル１４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとインターフェースチップＩＦとの隙間には、ＮＣＰ（Non-Conductive Paste）１５が充填される。パッケージ全体はモールドレジン１８によって被覆されている。これにより、各チップが物理的に保護される。
【００２２】
図２は、コアチップＣＣ０〜ＣＣ６に設けられる貫通電極ＴＳＶと、これに対応する表面バンプＦＢ及び裏面バンプＢＢの構造を示す断面図である。
【００２３】
図２には、２個の貫通電極ＴＳＶと、これらに対応する表面バンプＦＢと裏面バンプＢＢが示されている。コアチップＣＣ０〜ＣＣ６における表面バンプＦＢのピッチ及び裏面バンプＢＢのピッチは、いずれもＰ０である。
【００２４】
図２に示すように、コアチップＣＣ０〜ＣＣ６は、半導体基板２０と、半導体基板２０の主面に設けられた多層配線構造体３０と、半導体基板２０の裏面を覆うパッシベーション膜２１を有する。そして、コアチップＣＣ０〜ＣＣ６に設けられる貫通電極ＴＳＶは、半導体基板２０を貫通して設けられ、さらに、多層配線構造体３０に含まれる層間絶縁膜３１と、パッシベーション膜２１を貫通している。特に限定されるものではないが、貫通電極ＴＳＶはＣｕ（銅）からなる。半導体基板２０の主面２０ａは、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶの周囲は絶縁層２２で覆われており、これによって、貫通電極ＴＳＶと半導体基板２０との絶縁が確保される。
【００２５】
半導体基板２０の裏面側における貫通電極ＴＳＶの端部は、裏面バンプＢＢで覆われている。特に限定されるものではないが、裏面バンプＢＢは、Ｃｕ（銅）からなる貫通電極ＴＳＶの表面を覆うＳｎＡｇ半田からなる。一方、半導体基板２０の表面側における貫通電極ＴＳＶの端部は、多層配線構造体３０に含まれるパッド配線ＭＰ１に接続される。
【００２６】
多層配線構造体３０は、層間絶縁膜３１〜３５、カバー膜３６及びポリイミド膜３７が積層された構造を有しており、層間絶縁膜３１，３３〜３５の表面に配線層Ｍ１〜Ｍ４が設けられている。配線層Ｍ１〜Ｍ４には、それぞれ通常配線ＭＬ１〜ＭＬ４及びパッド配線ＭＰ１〜ＭＰ４が設けられている。通常配線ＭＬ１〜ＭＬ４は、信号配線や電源配線である。一方、パッド配線ＭＰ１〜ＭＰ４は、貫通電極ＴＳＶに割り当てられた配線であり、対応する貫通電極ＴＳＶと平面視で重なる位置に設けられている。そして、上下に隣接するパッド配線ＭＰ１〜ＭＰ４は、スルーホール導体ＴＨを介して相互に接続されており、これにより、表面バンプＦＢと裏面バンプＢＢが貫通電極ＴＳＶを介して短絡されることになる。
【００２７】
尚、図２に示すパッド配線ＭＰ１〜ＭＰ４は電源用のパッド配線ＭＰ１〜ＭＰ４であり、電源抵抗を下げるため、図示しない信号用のパッド配線ＭＰ１〜ＭＰ４よりも大面積に設計される。電源用のパッド配線ＭＰ１〜ＭＰ４は、通常配線ＭＬ１〜ＭＬ４を介してチップ内の内部回路に接続され、これにより内部回路に対して電力供給が行われる。また、信号用のパッド配線ＭＰ１〜ＭＰ４の一部については、スルーホール導体ＴＨの一部が削除され、これにより平面視で重なる位置に存在する表面バンプＦＢと裏面バンプＢＢが短絡されないこともある。
【００２８】
図３は、コアチップＣＣ７に設けられる表面バンプＦＢの構造を示す断面図である。
【００２９】
図３に示すように、コアチップＣＣ７には貫通電極ＴＳＶが設けられないため、表面バンプＦＢに対応するパッド配線ＭＰ１，ＭＰ２などは省略される。その他の構成については、図２に示した通りであることから、同一の要素には同一の符号を付し、重複する説明は省略する。コアチップＣＣ７においても、表面バンプＦＢのピッチはＰ０である。
【００３０】
図４は、インターフェースチップＩＦに設けられる貫通電極ＴＳＶと、これに対応する裏面バンプＢＢの構造を示す断面図である。
【００３１】
図４には、２個の貫通電極ＴＳＶと、これらに対応する表面バンプＦＢと裏面バンプＢＢが示されている。インターフェースチップＩＦにおいても、裏面バンプＢＢのピッチはＰ０である。
【００３２】
図４に示すように、インターフェースチップＩＦにおいては、一部の貫通電極ＴＳＶを除き、大部分の貫通電極ＴＳＶと平面視で重なる位置には表面バンプＦＢが設けられていない。これは、上述の通り、インターフェースチップＩＦにてピッチ変換が行われるからである。その他の構成については、図２に示した通りであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００３３】
図５は、インターフェースチップＩＦに設けられる表面バンプＦＢの構造を示す断面図である。
【００３４】
図５に示すように、インターフェースチップＩＦの表面側には、ピッチがＰ１（＞Ｐ０）に拡大された表面バンプＦＢが設けられる。その構造は、図３に示した表面バンプＦＢと同様であり、対応するパッド配線ＭＰ１，ＭＰ２などは省略される。その他の構成については、図２３示した通りであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００３５】
図４及び図５に示す貫通電極ＴＳＶ、表面バンプＦＢ及び裏面バンプＢＢ等は、電源用に用いられる要素である。この場合、図４に示した貫通電極ＴＳＶ及び裏面バンプＢＢと、図５に示した表面バンプＦＢは、インターフェースチップＩＦの内部において短絡される。これにより、インターポーザＩＰから供給される電源電位がインターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７に供給される。また、インターポーザＩＰから供給される信号については、図５に示した表面バンプＦＢを介して図示しない内部回路に入力された後、所定の処理を経て、図４に示した貫通電極ＴＳＶ及び裏面バンプＢＢから出力される。
【００３６】
図６は、第１の実施形態によるコアチップＣＣ０のレイアウトを示す略平面図である。
【００３７】
図６に示すように、コアチップＣＣ０は１６個のメモリバンクＢＡＮＫ０〜ＢＡＮＫ１５を有している。このうち、メモリバンクＢＡＮＫ０〜ＢＡＮＫ３，ＢＡＮＫ８〜ＢＡＮＫ１１はコアチップＣＣ０のＹ方向における一方側の辺Ｌ１１に近いエリアに配置されており、メモリバンクＢＡＮＫ４〜ＢＡＮＫ７，ＢＡＮＫ１２〜ＢＡＮＫ１５はコアチップＣＣ０のＹ方向における他方側の辺Ｌ１２に近いエリアに配置されている。辺Ｌ１１，Ｌ１２は、コアチップＣＣ０の長辺である。各メモリバンクはＹ方向に２分割されており、これらの間にはロウアクセスを行うためのロウデコーダＸＤＥＣが配置されている。
【００３８】
また、Ｘ方向に隣接するメモリバンク間には、カラムデコーダＹＤＥＣ、メインアンプＭＡ及びヒューズ回路ＦＵＳＥが配置されている。カラムデコーダＹＤＥＣは、カラムアクセスを行うための回路である。メインアンプＭＡは、リードデータ又はライトデータの増幅を行うための回路である、ヒューズ回路ＦＵＳＥは、不良のあるアドレスを記憶するための回路である。
【００３９】
Ｙ方向におけるチップの中央部には、Ｘ方向に延在する周辺回路ＰＥＣが配置される。周辺回路ＰＥＣに含まれる回路としては、ロジック回路、電源回路、入出力回路などが挙げられる。周辺回路ＰＥＣとメモリバンクＢＡＮＫとの間の領域Ｓ１には、多数の表面バンプＦＢが設けられ、これら表面バンプＦＢと平面視で重なる位置にそれぞれ貫通電極ＴＳＶが設けられる。当該領域Ｓ１に配置される貫通電極ＴＳＶは、主に電源用の貫通電極と信号用の貫通電極である。
【００４０】
さらに、コアチップＣＣ０は、辺Ｌ１３，Ｌ１４に沿った領域Ｓ２に配置された多数の表面バンプＦＢ及びこれに対応する貫通電極ＴＳＶＤを備えている。辺Ｌ１３，Ｌ１４は、コアチップＣＣ０の短辺である。領域Ｓ２に配置された貫通電極ＴＳＶＤはダミーの貫通電極であり、図２に示した貫通電極ＴＳＶと同じ構造を有しているが、電源用及び信号用のいずれにも用いられず、もっぱら接合強度を高めるために設けられている。したがって、これらはフローティング状態であっても構わない。そして、ダミーの貫通電極ＴＳＶＤに対応する下層の裏面バンプＢＢと上層の表面バンプＦＢを接合することにより、チップの短辺が強固に接合されるため、チップの反りなどを防止することができる。
【００４１】
本実施形態においては、領域Ｓ２に配置されたダミーの貫通電極ＴＳＶＤが２つのグループにグループ化されている。第１のグループは、Ｙ方向における両端寄りに配置されたグループＧ１であり、第２のグループは、Ｙ方向における中央寄りに配置されたグループＧ２である。
【００４２】
また、領域Ｓ２には、複数のテストパッドＴＰも配置されている。テストパッドＴＰは、積層前に行われる動作テストにおいて、テスタのプローブを接触させるための電極であり、表面バンプＦＢよりも平面サイズが大きく、且つ、ピッチも大きく設計されている。
【００４３】
さらに、領域Ｓ２にはアライメントマークＦＣＭが設けられている。アライメントマークＦＣＭは、チップの主面側においては最上層の配線層Ｍ４に設けられた配線パターンによって構成され、チップの裏面側においては裏面バンプＢＢによって構成される。
【００４４】
他のコアチップＣＣ１〜ＣＣ６についても、図６に示したコアチップＣＣ０と同じ構造を有している。一方、最上層のコアチップＣＣ７についても基本的にコアチップＣＣ０と同じ構成を有しているが、既に説明したように、コアチップＣＣ７には貫通電極ＴＳＶ及び裏面バンプＢＢが設けられない。
【００４５】
このような構成を有するコアチップＣＣ０〜ＣＣ７は、下層に位置するチップの裏面バンプＢＢと上層に位置するチップの表面バンプＦＢが接合されるよう積層される。このため、上下に隣接するコアチップＣＣ０〜ＣＣ７間においては、領域Ｓ１及び領域Ｓ２に対応する部分で接合が行われ、これにより、チップ間のギャップが一定に保たれる。
【００４６】
図７は、第１の実施形態によるインターフェースチップＩＦのレイアウトを示す略平面図である。
【００４７】
図７に示すように、インターフェースチップＩＦのＹ方向における中央部には、Ｘ方向に延在する周辺回路ＰＥＩＦが配置される。周辺回路ＰＥＩＦに含まれる回路としては、ロジック回路、電源回路、ヒューズ回路などが挙げられる。周辺回路ＰＥＩＦのＹ方向における両側の領域Ｓ３には、周辺回路ＰＥＩＦを挟むように複数の貫通電極ＴＳＶが配置される。当該領域Ｓ３に配置された貫通電極ＴＳＶのレイアウトは、コアチップＣＣ０〜ＣＣ６の領域Ｓ１に配置された貫通電極ＴＳＶのレイアウトと一致している。当該領域Ｓ３に配置される貫通電極ＴＳＶは、主に電源用の貫通電極と信号用の貫通電極である。
【００４８】
さらに、インターフェースチップＩＦは、辺Ｌ２３，Ｌ２４に沿った領域Ｓ４に配置された多数の貫通電極ＴＳＶＤを備えている。辺Ｌ２３，Ｌ２４は、インターフェースチップＩＦの短辺である。領域Ｓ４に配置された貫通電極ＴＳＶＤはダミーの貫通電極であり、図４に示した貫通電極ＴＳＶと同じ構造を有しているが、電源用及び信号用のいずれにも用いられず、もっぱら接合強度を高めるために設けられている。したがって、これらはフローティング状態であっても構わない。そして、領域Ｓ４に配置された貫通電極ＴＳＶＤに対応する裏面バンプＢＢは、コアチップＣＣ０の領域Ｓ２に配置された表面バンプＦＢのうち、グループＧ２に対応する表面バンプＦＢに接合され、これによって接合強度が高められる。
【００４９】
但し、インターフェースチップＩＦは、少なくともＹ方向における幅がコアチップＣＣ０〜ＣＣ７よりも小さい。このため、コアチップＣＣ０の領域Ｓ２に配置された表面バンプＦＢのうち、グループＧ１に対応する表面バンプＦＢについては、インターフェースチップＩＦによって覆われることなく露出する。したがって、コアチップＣＣ０においては、グループＧ１に対応する表面バンプＦＢは使用されない。
【００５０】
また、インターフェースチップＩＦの長辺である辺Ｌ２１，Ｌ２２と領域Ｓ３との間には、入出力回路ＤＱ、ＤＬＬ回路、テスト回路ＤＦＴ，ＢＩＳＴなどが配置されるとともに、表面バンプＦＢ及びテストパッドＴＰが配置される。インターフェースチップＩＦに設けられた表面バンプＦＢは、図５に示した構造を有しており、インターポーザＩＰに設けられた基板電極１１に接合される。
【００５１】
このように、第１の実施形態においては、インターフェースチップＩＦとコアチップＣＣ０が領域Ｓ１，Ｓ３に対応する部分で相互に接合されるだけでなく、領域Ｓ２，Ｓ４に対応する部分においても相互に接合される。本実施形態では、インターフェースチップＩＦがＸ方向に細長い形状を有しているため、Ｘ方向における反りの発生が懸念されるが、短辺に沿った領域Ｓ４に対応する部分でコアチップＣＣ０と接合されるため、インターフェースチップＩＦの反りを大幅に抑制することが可能となる。
【００５２】
図８は、第２の実施形態によるコアチップＣＣ０のレイアウトを示す略平面図である。
【００５３】
図８に示すように、本実施形態によるコアチップＣＣ０は、領域Ｓ２に電源回路ＰＵＭＰが配置されている点において、図６に示した第１の実施形態と相違する。その他の構成については、図６に示した通りであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５４】
電源回路ＰＵＭＰは、平面視でグループＧ１の表面バンプＦＢとグループＧ２の表面バンプＦＢとの間に位置する空き領域に配置されている。そして、電源回路ＰＵＭＰは、グループＧ２の表面バンプＦＢを介して電源電位を受け、これを昇圧又は降圧することによって所望の内部電位を生成する。したがって、本実施形態においてはダミーの貫通電極ＴＳＶＤのうち、少なくともグループＧ２に属するダミーの貫通電極ＴＳＶＤは、電源用として用いられる。
【００５５】
図９は、第２の実施形態によるインターフェースチップＩＦのレイアウトを示す略平面図である。
【００５６】
図９に示すように、本実施形態によるインターフェースチップＩＦは、ダミーの貫通電極ＴＳＶＤに隣接して電源供給用の表面バンプＦＢＶが設けられている点において、図７に示した第１の実施形態と相違する。その他の構成については、図７に示した通りであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５７】
本実施形態においては、電源供給用の表面バンプＦＢＶを介してインターポーザＩＰからインターフェースチップＩＦに電源電位が供給され、これがダミーの貫通電極ＴＳＶＤを介してコアチップＣＣ０〜ＣＣ７に供給される。そして、ダミーの貫通電極ＴＳＶＤを介して供給された電源電位は、電源回路ＰＵＭＰに供給され、これによって内部電位が生成される。このように、本実施形態においては、ダミーの貫通電極ＴＳＶＤを電源用として用いていることから、第１の実施形態における効果に加え、電源をより強化することが可能となる。
【００５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５９】
１０      半導体装置
１１      基板電極
１２      スルーホール電極
１３      再配線層
１４      アンダーフィル
１６，１７    レジスト
１８      モールドレジン
２０      半導体基板
２０ａ    半導体基板の主面
２１      パッシベーション膜
２２      絶縁層
３０      多層配線構造体
３１      層間絶縁膜
３１〜３５    層間絶縁膜
３６      カバー膜
３７      ポリイミド膜
ＢＡＮＫ０〜ＢＡＮＫ１５    メモリバンク
ＢＢ      裏面バンプ
ＣＣ０〜ＣＣ７    コアチップ
ＦＢ，ＦＢＶ    表面バンプ
ＦＣＭ    アライメントマーク
Ｇ１，Ｇ２    グループ
ＩＦ      インターフェースチップ
ＩＰ      インターポーザ
ＩＰａ    上面
ＩＰｂ    裏面
Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４    辺
Ｍ１〜Ｍ４    配線層
ＭＬ１〜ＭＬ４    通常配線
ＭＰ１〜ＭＰ４    パッド配線
ＰＥＣ，ＰＥＩＦ    周辺回路
ＰＵＭＰ  電源回路
Ｓ１〜Ｓ４    領域
ＳＢ      外部端子
ＴＨ      スルーホール導体
ＴＰ      テストパッド
ＴＳＶ，ＴＳＶＤ    貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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