(57)【要約】      （修正有）【課題】同一基板上のショットキーバリアダイオード及びMOSFETの耐圧を向上させる半導体装置及びその製造方法を提供する。【解決手段】第１の領域２００と、第２の領域３００を有する第１導電形の第１の半導体層２と、第１の半導体層の上側に設けられた第２導電形の第２の半導体層３と、第２の半導体層の上側に設けられた第１導電形の第３の半導体層４と、第２の半導体層、及び第３の半導体層に絶縁膜を介して設けられた制御電極８と、絶縁膜を介して制御電極及び第１の半導体層に接するように第１の半導体層内に設けられた第１の導電体９と、第２の領域において、第３の半導体層から第１の半導体層に向かう方向に延在し、第１の半導体層内に絶縁膜を介して設けられた第２の導電体１０と、第１の半導体層、第２の半導体層及び第３の半導体層と電気的に接続される第１電極１２と、第１の半導体層に電気的に接続される第２電極１３とを備える。【選択図】図３
2016004847.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域と、前記第１の領域に隣接する第２の領域を有する第１導電形の第１の半導
体層と、
前記第１の領域において、前記第１の半導体層の上側に設けられた第２導電形の第２の半
導体層と、
前記第２の半導体層の上側に選択的に設けられた第１導電形の第３の半導体層と、
前記第２の半導体層、及び前記第３の半導体層に絶縁膜を介して設けられた制御電極と、
前記絶縁膜を介して前記制御電極及び前記第１の半導体層に接するように前記第１の半導
体層内に設けられ、前記制御電極よりも前記第１の半導体層側に位置する第１の導電体と
、
前記第２の領域において、前記第３の半導体層から前記第１の半導体層に向かう方向に
延在し、前記第１の半導体層内に絶縁膜を介して設けられた第２の導電体と、
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層と電気的に接続される
第１電極と、
前記第１の半導体層に電気的に接続される第２電極と、
を備えた半導体装置。
【請求項２】
前記第１の導電体及び前記第２の導電体は、前記第１の半導体層と前記第２の半導体層
の界面に平行な方向において一定の間隔で設けられた請求項１に記載の半導体装置。
【請求項３】
前記第３の半導体層から前記第１の半導体層に向かう方向において、前記第１の導電体
の底面及び前記第２の導電体の底面の位置が同じ位置である請求項１又は２に記載の半導
体装置。
【請求項４】
第１の領域及び第２の領域を有する第１導電形の第１の半導体層を形成する工程と、
前記第１の領域において、前記第１の半導体層の上側に第２導電形を有する第２の半導
体層を形成する工程と、
前記第２の半導体層上側に選択的に第１導電形の第３の半導体層を形成する工程と、
前記第１の領域において、前記第１の半導体層、前記第２の半導体層及び前記第３の半
導体層に接する第１のトレンチと、前記第２の領域に設けられる、第２のトレンチとを同
時に形成する工程と、
前記第２の半導体層、及び前記第３の半導体層に位置する前記第１のトレンチ内に絶縁
膜を介して制御電極を形成する工程と、
前記制御電極よりも前記第１の半導体層側に位置し、前記第１の半導体層内に形成され
た前記第１のトレンチ内に前記絶縁膜を介して第１の導電体を形成する工程と、
前記第２のトレンチ内に絶縁膜を介して第２の導電体を形成する工程と、
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層と電気的に接続する
ように第１電極を形成する工程と、
前記第１の半導体層に電気的に接続するように第２電極を形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般にMOSFET(Metal Oxide Semiconductor Field Effective Transistor)は、電源回路
、DC-ACコンバータ、DC-DCコンバータ等にスイッチング素子として用いられている。例え
ばDC-DCコンバータでは、電源端子がドレインと接続されたハイサイドのMOSFET及びソー
スが接地されたローサイドのMOSFETが直列に接続されている。ハイサイドMOSFETとローサ
イドMOSFETが交互にオン・オフを繰り返すことにより、短形状の電圧が出力される。ハイ
サイドMOSFETがオフ後、ローサイドMOSFETがオン動作する間に負荷や配線等に含まれるイ
ンダクタンス成分により逆起電力が働く。この逆起電力により生ずる電流がローサイドMO
SFETの寄生pnダイオードに順方向に流れるが、寄生pnダイオードでは抵抗値が高いため電
力損失が高い。そのため、ローサイドMOSFETに電力損失の低いショットキーバリアダイオ
ードを形成することが知られている。この種のショットキーバリアダイオードは、MOSFET
及びショットキーバリアダイオードとの配線接続を減らしインダクタンス成分を低減させ
るためMOSFETと同一基板上に並列に設けられる。しかし、ショットキー接合であるSBDは
、MOSFETに対して耐圧が低いため、低い逆電圧でブレークダウンを引き起こす。このため
同一面上にMOSFETとSBDが形成されている場合、逆電圧が印加されると十分に耐圧を有す
ることができない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２２５６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
同一基板に形成されたショットキーバリアダイオード及びMOSFETの耐圧を向上させるこ
とができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の領域と、第１の領域に隣接する第２の領域を有する第
１導電形の第１の半導体層と、第１の領域において、第１の半導体層の上側に設けられた
第２導電形の第２の半導体層と、第２の半導体層の上側に選択的に設けられた第１導電形
の第３の半導体層と、第２の半導体層、及び第３の半導体層に絶縁膜を介して設けられた
制御電極と、絶縁膜を介して制御電極及び第１の半導体層に接するように第１の半導体層
内に設けられ、制御電極よりも第１の半導体層側に位置する第１の導電体と、第２の領域
において、第３の半導体層から第１の半導体層に向かう方向に延在し、前記第１の半導体
層内に絶縁膜を介して設けられた第２の導電体と、第１の半導体層、第２の半導体層及び
第３の半導体層と電気的に接続される第１電極と、第１の半導体層に電気的に接続される
第２電極とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係るDC-DCコンバータの概略図。
【図２】第１の実施形態に係る半導体装置の模式的平面図。
【図３】図１で示す半導体装置のIa-Iaに沿った断面図。
【図４】第１の実施形態に係る半導体装置の製造工程における半導体装置の断面図。
【図５】第１の実施形態に係る半導体装置の製造工程における半導体装置の断面図。
【図６】第１の実施形態に係る半導体装置の製造工程における半導体装置の断面図。
【図７】第１の実施形態に係る半導体装置の製造工程における半導体装置の断面図。
【図８】第１の実施形態に係る半導体装置の製造工程における半導体装置の断面図。
【図９】第１の実施形態に係る半導体装置の製造工程における半導体装置の断面図。
【図１０】第１の実施形態に係る半導体装置の製造工程における半導体装置の断面図。
【図１１】第１の実施形態に係る半導体装置の製造工程における半導体装置の断面図。
【発明を実施するための形態】
【０００７】
以下、本実施形態について図面を参照して説明する。なお、各図面において、同様の構
成要素については同一の符号を付して詳細な説明は適宜省略する。また、以下の説明にお
いて、n形を第１導電形、p形を第２導電形として説明するが、p形を第１導電形、n形を第
２導電形としても実施可能である。
【０００８】
（第１の実施形態）
第１の実施形態に係る半導体装置を図１から図３を参照して説明する。図１は、第１の
実施形態に係るDC-DCコンバータの概略図であり、図２は、第１の実施形態に係る半導体
装置を示す模式的平面図であり、図３は、図２で示す半導体装置のIa-Iaに沿った断面図
である。
【０００９】
図１は、第１の実施形態に係るDC-DCコンバータの概略図である。
【００１０】
図１に示すようにDC-DCコンバータは、半導体装置１００、半導体装置４００、コント
ローラ５００、インダクタ６００、容量素子７００を備えている。半導体装置１００には
、ローサイドMOSFET及びショットキーバリアダイオード(SBD)を有し、半導体装置４００
はハイサイドMOSFETである。半導体装置１００及び半導体装置４００はDC-DCコンバータ
のスイッチング素子である。コントローラ５００は半導体装置１００及び半導体装置４０
０のオン・オフ動作を制御する。
【００１１】
本実施形態の半導体装置１００は、図１に示すDC-DCコンバータに示すローサイドMOSFE
T及びショットキーバリアダイオード(SBD)を同一基板上に備える。
【００１２】
本実施形態の半導体装置１００は、半導体基板１、n形ドリフト層２、p形ベース層３、
n+形ソース層４、p+コンタクト層５、ゲート絶縁膜７、ゲート電極８、第１フィールドプ
レート電極９、第２フィールドプレート電極１０、絶縁膜１１，第１電極１２、及び第２
電極１３等で構成される。
【００１３】
図２に示すように、半導体装置１００において、MOSFETを備える領域をMOSFET領域２０
０（第１の領域）とし、ショットキーバリアダイオード(SBD)を備える領域をSBD領域３０
０（第２の領域）とする。
【００１４】
シリコンから構成される半導体基板１は第１の面１aと、第１の面１aに対向する第２の
面１bを有する。半導体基板１は例えばリンや砒素等の不純物を有したn形半導体領域であ
るである。n形不純物濃度は、例えば1×1019〜1×1020cm-3である。
【００１５】
n形ドリフト層２（第１の半導体層）が第１の面１a上に設けられている。n形ドリフト
層２は、第３の面１cを有し、第３の面１cに対向している。n形ドリフト層２は、半導体
装置１００において耐圧を保持する層となる。n形ドリフト層２のn形不純物濃度は、例え
ば3×1016〜1×1017cm-3である。
【００１６】
ここで、第３の面１cに平行な方向の一方向をX方向とし、同じく第３の面１cに平行な
方向であってX方向に直交する方向をY方向とし、X及びY方向に直交し半導体基板１から第
３の面１cに向かう方向をZ方向とする。半導体装置１００の深さ方向（Z方向）において
、n形ドリフト層２の不純物濃度は一定でもよいが、半導体基板１とn形ドリフト層２との
界面付近で高濃度としてもよい。これにより、半導体基板１とn形ドリフト層２との界面
における接触抵抗を低減することができ、半導体装置１００のオン抵抗を低減することが
できる。Z方向におけるn形ドリフト層２の厚さは、例えば3〜5μm程度である。
【００１７】
p形ベース層３（第２の半導体層）は、n形ドリフト層２上に設けられている。p形ベー
ス層３には、ゲート電極８に閾値以上の電圧が印加されると、n形の反転層が形成される
。なお、ゲート電極８の詳細については後述する。p形ベース層３は、例えばボロン（B）
等の不純物を有したp形半導体領域である。p形ベース層３のp形不純物濃度は、例えば1×
1017〜2×1017 cm-3である。p形ベース層３のp形不純物濃度は、n形ドリフト層２との界
面付近では低いが、n形ドリフト層２から離れるにつれて高くなる傾向を有する。Z方向に
おけるp形ベース層３の厚さは、例えば約0.5〜1μmである。
【００１８】
MOSFET領域２００において、トレンチ６aは、Z方向に延び、一端は第３の面１cに位置
し、他端はn形ドリフト層２の内部に位置する。また、トレンチ６aは、X方向に一定の間
隔、かつY方向に延びるように設けられる。トレンチ６aは、リソグラフィ技術、及びエッ
チング技術を用いて形成される。
【００１９】
SBD領域３００において、トレンチ６bは、第３の面１cから半導体基板１に向かい延び
るように、n形ドリフト層２内に設けられる。トレンチ６bは、X方向に互いに一定の間隔
で設けられ、かつ、Y方向に延びるように設けられる。また、トレンチ６bに底面のZ方向
における位置（深さ）は、トレンチ６aの底面とほぼ同じ位置となる。すなわち、トレン
チ６bの底部は、p形ベース層３よりも半導体基板１側に位置する。トレンチ６bはリソグ
ラフィ技術、及びエッチング技術を用いて形成される。
【００２０】
トレンチ６aとトレンチ６bの隣り合う間隔はほぼ一定である。例えば、トレンチ６aと
トレンチ６bに隣り合う間隔は、１〜２μm程度である。また、トレンチ６a及びトレンチ
６bの幅（X方向の長さ）は、例えば0.1〜0.5μm程度である。
【００２１】
ゲート電極８（制御電極）は、ゲート絶縁膜７を介してp形ベース層３に接するように
、トレンチ６aの内部に設けられている。ゲート電極８は、Y方向に延び、半導体装置１０
０の終端等に設けられたゲート配線電極２３と電気的に接続する。
【００２２】
第１フィールドプレート電極９（第１の導電体）は、ゲート電極８よりも半導体基板１
側に位置するトレンチ６a内部に、ゲート絶縁膜７を介してn形ドリフト層２に接するよう
に設けられている。第１フィールドプレート電極９は、Y方向に延び、半導体装置１００
の終端で他の第１フィールドプレート電極９と同じ電位を有するように電気的に接続され
る。第１フィールドプレート電極９は、ゲート電極８に印加される電圧が閾値以下となっ
た時、n形ドリフト層２に空乏層を形成させる。
【００２３】
第２フィールドプレート電極１０（第２の導電体）は、トレンチ６b内部に、ゲート絶
縁膜７を介してn形ドリフト層２に接するように設けられている。第２フィールドプレー
ト電極１０は、第１フィールドプレート電極９と同様にY方向に延び、半導体装置１００
の終端で他の第２フィールドプレート電極１０と同じ電位を有するように電気的に接続さ
れる。第２フィールドプレート電極１０は、第１電極１２が第２電極１３より低い電位と
なる逆電圧が印加された状態で、SBD領域300におけるn形ドリフト層２に空乏層を形成さ
せる。
【００２４】
ゲート電極８、第１フィールドプレート電極９、及び第２フィールドプレート電極１０
は、酸化シリコン（ＳｉＯ２）やポリシリコン等で形成される。ＳｉＯ２やポリシリコン
は、例えばCVD(Chemical Vapor Deposition)法により形成される。
【００２５】
MOSFET領域２００において、n+形ソース層４が、p形ベース層３上に選択的に設けられ
ている。X方向におけるn+形ソース層４は、ゲート絶縁膜７（トレンチ６aの側面）に接し
ている。n+形ソース層４は、p形ベース層３に反転層が形成された際、電子を供給するソ
ース領域として機能する。n+形ソース層４のn形不純物濃度は、例えば1×1019〜1×1020 
cm-3である。Z方向におけるn+形ソース層４の厚さは、例えば0.2〜0.7μm程度である。
【００２６】
MOSFET領域２００において、p+形コンタクト層５（第３の半導体層）は、p形ベース層
３上に設けられている。p+形コンタクト層５は隣接するn+ソース層４間に位置し、かつn+
ソース層４に接して設けられている。p+形コンタクト層５のp形不純物濃度は、例えば1×
1019〜1×1020 cm-3である。
【００２７】
絶縁膜１１は、p形ベース層３、n+ソース層４、ゲート絶縁膜７を介した第１フィール
ドプレート電極９及びゲート絶縁膜７を介した第２フィールドプレート電極１０と接する
ように第３の面１c上に設けられている。絶縁膜１１はTEOS（Tetraethyl orthosilicate
）等の酸化膜であり、プラズマCVD法等により形成される。
【００２８】
第１電極１２は、第３の面１c及び絶縁膜１１上に設けられ、n型ドリフト層２、n+形ソ
ース層４及びp+形コンタクト層５と電気的に接続している。
【００２９】
MOSFET領域２００において、第１電極１２は、ソース電極の機能を有する。SBD領域３
００において、第１電極１２がn形ドリフト層２と接続している接続部分は、ショットキ
ー接合となる。SBD領域３００において、第１電極１２は、アノード電極の機能を有する
。
【００３０】
第２電極１３は、第２の面１bに設けられている。第２電極１３は、半導体基板１と電
気的に接続している。第２電極１３は、MOSFET領域２００においてドレイン電極の機能を
有し、ＳＢＤ領域３００においてカソード電極の機能を有する。
【００３１】
次に本実施形態に係る半導体装置１００の作用及び効果についてMOSFETがオン状態の時
と、オフ状態の時に分けて説明する。
【００３２】
MOSFETがオン状態とは、ドレイン電極としての第２電極１３に、ソース電極である第１
電極１２より高い電圧を印加し、且つゲート電極８に印加される電圧が閾値電圧より高く
なった状態である。この時、p形ベース層３はp+コンタクト層５を介してソース電位とな
り、n形ドリフト層２がドレイン電位となる。この状態の時、ゲート電極８近傍のp形ベー
ス層３において、p形ベース層３の少数キャリアである電子がゲート電極８に引き寄せら
れる。これによりゲート絶縁膜７を介し、p形ベース層３にn形の反転層（図示しない）が
形成される。この反転層がチャネルとして作用する。電子は、第１電極１２からn+形ソー
ス層４、p形ベース層３に形成されたn形の反転層、n形ドリフト層２及び半導体基板１を
介して第２電極１３へ流れる。すなわち、第２電極１３から第１電極１２に向かい電流が
流れる。
【００３３】
一方、MOSFETがオフ状態とは、ゲート電極８に印加される電圧が閾値電圧より低くなっ
た状態である。これにより、p形ベース層３に形成されたn形の反転層は、消失し、p形ベ
ース層３にはゲート絶縁膜７を介して空乏層が形成される。p形ベース層３にチャネルが
形成されないため、第１電極１２からの電子の供給が過剰となる。これにより、n形ドリ
フト層２及びp形ベース層３には逆方向の電圧が印加される。逆電圧が印加された状態で
は、n形ドリフト層２とp形ベース層３の接合面に空乏層が形成される。n形ドリフト層２
の不純物濃度はp形ベース層３の不純物濃度より低いため、空乏層はn形ドリフト層２に向
かって伸びる。
【００３４】
第１フィールドプレート電極９は、前述したようにソース電位である。このため、第１
フィールドプレート電極９が位置するn形ドリフト層２内には、絶縁膜７を介して電荷が
引き寄せられるため、空乏層が形成される。空乏層は、第１フィールドプレート電極９の
側面においては、X方向に延びる。また、第１フィールドプレート電極９の底面において
は、空乏層は第３の面１cから半導体基板１に向かい延びる。隣り合う第１フィールドプ
レート電極９の両側からX方向に延びる空乏層と、n形ドレイン層２とp形ベース層３の接
合面に形成される空乏層とは接合する。つまりMOSFET領域２００のn形ドリフト層２内に
おいて、空乏層は第１フィールドプレート電極９より第３の面１ｃから半導体基板１方向
下側広い範囲に位置する。このため、MOSFET領域２００において高耐圧を有することが可
能となる。
【００３５】
SBD領域３００には、第２フィールドプレート電極１０が位置するn形ドリフト層２にゲ
ート絶縁膜７を介して空乏層が形成される。SBDは、逆起電力により電位が逆転する場合
を除き、オン状態及びオフ状態のどちらの場合にも空乏層が形成される。空乏層は第２フ
ィールドプレート電極１０の側面からX方向に延び、且つ第２フィールドプレート電極１
０の底面から半導体基板１方向に向かい延びる。この時、隣り合う第２フィールドプレー
ト電極１０の側面からX方向に延びた空乏層が接合する。これにより、SBD領域３００のn
形ドリフト層２全体には空乏層が形成される。
【００３６】
MOSFETがオフ状態の時はさらに、第１フィールドプレート電極９によりn形ドリフト層
２内に形成された空乏層が、第２フィールドプレート電極１０によりn形ドリフト層２内
に形成された空乏層と接合する。これにより空乏層がn形ドリフト層２の広範囲に広がる
ため、MOSFET領域２００及びSBD領域３００において十分に耐圧を確保することが可能と
なる。以上のように、同一基板上MOSFET領域２００及びSBD領域３００が形成された半導
体装置１００の耐圧を向上させることができる。
【００３７】
ここで、スイッチング素子である半導体装置１００及び半導体装置４００のスイッチが
変換する際、すなわちオン状態からオフ状態になる場合の詳細について説明する。ハイサ
イドの半導体装置４００がオフ状態となりローサイドの半導体装置１００がオン状態にな
るときには、負荷や配線などのインダクタンス成分により逆起電力が発生する。この逆起
電力により瞬間的にアノード電極及びソース電極である第１電極１２と、カソード電極及
びドレイン電極である第２電極１３の電位が逆転することがある。すなわち、第１電極１
２に第２電極１３より高い電圧が印加されるため、第１電極１２から第２電極１３に向か
い電流が流れる。この時、電流は寄生pnダイオードに対して抵抗値の低いSBDに流れる。
【００３８】
したがって、瞬間的に順電圧が印加された状態では、低い電圧でSBDに順方向電流を流
すことができる。一方で、逆電圧が印加されている状態では、耐圧の低いSBDには空乏層
が形成されるためブレークダウンが起きず耐圧を有する。これにより、MOSFETと同じ逆電
圧が印加されてもSBDはブレークダウンしないため、同一基板に形成されたMOSFET及びSBD
の耐圧を向上させることができる。
【００３９】
また、n形ドリフト層２内に形成される空乏層が大きくなることにより第１電極１２及
び第２電極１３間の接合容量が下がるため、半導体装置１００全体としての容量が低減す
る。これにより半導体装置１００は高速スイッチング動作が可能となる。
【００４０】
次に本実施形態に係る半導体装置１００の製造方法について、図４から図１１を用いて
説明する。図４から図１１は第１の実施形態に係る半導体装置の製造工程における半導体
装置の断面図である。
【００４１】
図４に示すように、n形ドリフト層２上にフォトレジスト１５aを塗布し、露光及び現像
を行いパターンを形成する。
【００４２】
図５に示すように、n形ドリフト層２が露出した部分から例えばイオン注入法により、n
形ドレイン層２にp形ベース層３及びn+形ソース層４を順に形成する。p形ベース層３には
例えばホウ素（Ｂ）等を注入し、n+形ソース層４にはリン（Ｐ）や砒素（Ａｓ）を注入す
る。p形ベース層３、n+形ソース層４及びp+形コンタクト層５を形成する際に、加速電圧
を所定の高さに選択し、深い位置に不純物濃度のピークが形成されるようにイオン注入を
行う。
【００４３】
その後マスクとして使用したフォトレジスト１５aを、酸素プラズマなどにより剥離す
る。その後、注入したイオンを熱拡散させるため1000℃以上で熱処理を行う。
【００４４】
図６に示すように、第３の面１c上にフォトレジスト１５ｂを塗布し、フォトレジスト
１５ｂに露光及び現象を行い酸化膜にトレンチ６a及びトレンチ６ｂを形成するためのパ
ターンを形成する。このパターンは、隣り合う空乏層が接合する程度の幅であり、且つMO
SFETがオン状態の時電子の流れを阻害しない程度の幅に形成される。
【００４５】
図７に示すように、異方性エッチングによりトレンチ６a及びトレンチ６ｂを形成する
ため、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などによりn形ドリ
フト層２を削る。ＲＩＥは、真空中に例えばフレオン（ＣＦ４）などの反応性ガスを流し
高電圧を印加するエッチングする方法である。これにより反応性ガスはプラズマ化し活性
化イオンとなる。このイオンをn形ドリフト層２に向けて衝突させることによりトレンチ
６a及びトレンチ６bを形成する。その後フォトレジスト１５ｂを酸素プラズマなどにより
剥離する。
【００４６】
図８に示すようにトレンチ６a及びトレンチ６bの側壁及び底面に例えば、基板温度を10
00℃で水素雰囲気中や酸素雰囲気中などで熱酸化させ均一なゲート絶縁膜７を形成する、
その後、トレンチ６bには、マスクを形成する。
【００４７】
図９に示すように、トレンチ６aにゲート絶縁膜７を介して第１フィールドプレート電
極９を形成する。第１フィールドプレート電極９はポリシリコンにより構成される。ポリ
シリコンは、膜の均一性をはかるためＣＶＤ法などにより形成される。この時、第１フィ
ールドプレート電極９がn形ドリフト層２に位置するように形成する。その後、第１フィ
ールドトレンチ電極９を形成したトレンチ６aの側壁及び底面に例えば、基板温度を1000
℃で水素雰囲気中や酸素雰囲気中などで熱酸化させ均一なゲート絶縁膜７を形成する。
【００４８】
図１０に示すように、トレンチ６aに第１フィールドプレート電極９及びゲート絶縁膜
７を介してゲート電極８を形成する。ゲート電極８は、p形ベース層３及びn+形ソース層
４に位置するようにゲート絶縁膜７を介して形成する。ゲート電極８はポリシリコンによ
り構成される。ポリシリコンは、膜の均一性をはかるためＣＶＤ法などにより形成される
。
【００４９】
図１１に示すように、トレンチ６b内にゲート絶縁膜７を介してn形ドリフト層２上に例
えば例えばプラズマＣＶＤ法などで酸化シリコン（ＳｉＯ２）を形成する。その後、第３
の面１cにTEOS(Tetraethoxysilane)を原料として、ＣＶＤ法によりＳｉＯ２を形成する。
その後、電極を第２の面１b側及び第３の面１c側に絶縁膜１１を介して形成される。電極
は例えば銅（Ｃｕ）やアルミニウムなどの導電材料を用いて例えばスパッタ法などにより
形成する。
【００５０】
本実施形態の製造工程において、隣り合う空乏層の幅が接合する程度であり、且つMOSF
ETがオン状態の時に、電子の流れを阻害しない程度の間隔に形成されたマスクを用いてト
レンチ６a及びトレンチ６bを同時に形成する。同一マスクで同時にトレンチ６a及びトレ
ンチ６bを形成することで、隣り合うフィールドプレート電極から形成される空乏層が接
合する適切な幅であり且つ、オン抵抗を生じさせない幅のトレンチを形成することができ
る。以上よりこれらの効果が得られる半導体装置１００の製造工程における時間短縮が可
能である。
【００５１】
以上のことから本実施形態の製造方法では、製造工程を簡略しても耐圧を向上させるこ
とのできる半導体装置１００を製造することができる。
【００５２】
本発明の実施形態を説明したが、本実施形態は、例として提示したものであり、発明の
範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実
施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変
更を行うことができる。本実施形態やその変形は、発明の範囲や要旨に含まれるとともに
、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５３】
１・・・半導体基板
１a・・・第１の面
１b・・・第２の面
１c・・・第３の面
２・・・n形ドリフト層
３・・・p形ベース層
４・・・n+形ソース層
５・・・p+形コンタクト層
６a、６b・・・トレンチ
７・・・ゲート絶縁膜
８・・・ゲート電極
９・・・第１フィールドプレート電極
１０・・・第２フィールドプレート電極
１１・・・絶縁膜
１２・・・第１電極
１３・・・第２電極
１５a、１５b・・・フォトレジスト
２３・・・ゲート配線電極
１００、４００・・・半導体装置
２００・・・MOSFET領域
３００・・・SBD領域
５００・・・コントローラ
６００・・・インダクタンス
７００・・・容量素子
８００・・・DC-DCコンバータ
【図１】
2016004847.tif 000003
【図２】
2016004847.tif 000004
【図３】
2016004847.tif 000005
【図４】
2016004847.tif 000006
【図５】
2016004847.tif 000007
【図６】
2016004847.tif 000008
【図７】
2016004847.tif 000009
【図８】
2016004847.tif 000010
【図９】
2016004847.tif 000011
【図１０】
2016004847.tif 000012
【図１１】
2016004847.tif 000013