(57)【要約】【課題】パッケージ方法の提供。【解決手段】このパッケージ方法は、第１表面と該第１表面に背向する第２表面を具えた金属キャリアを提供するステップ、第１導線層を該第２表面上に形成するステップ、第１導電柱層を該第１導線層の上に形成するステップ、該第１導線層、該第１導電柱層、該金属キャリアの該第２表面を被覆するように誘電材料層を形成するステップ、該第１導電柱層の一端を露出させるステップ、第２導線層を露出した該第１導電柱層の一端上に形成するステップ、ソルダーレジスト層を該誘電材料層と該第２導線層の上に形成するステップ、該金属キャリアを除去するステップ、以上のステップを包含する。【選択図】図４Ｐ
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【特許請求の範囲】
【請求項１】
パッケージ方法において、
第１表面と該第１表面に背向する第２表面を具えた金属キャリアを提供するステップ、
第１導線層を該金属キャリアの該第２表面上に形成するステップ、
第１導電柱層を該第１導線層の上に形成するステップ、
該第１導線層、該第１導電柱層、該金属キャリアの該第２表面を被覆するように誘電材料層を形成するステップ、
該第１導電柱層の一端を露出させるステップ、
第２導線層を露出した該第１導電柱層の一端上に形成するステップ、
ソルダーレジスト層を該誘電材料層と該第２導線層の上に形成するステップ、
該金属キャリアを除去するステップ、
以上のステップを包含することを特徴とする、パッケージ方法。
【請求項２】
請求項１記載のパッケージ方法において、さらに、
第１外接素子を、該第１導線層の第１表面上に設置し並びに電気的に接続するステップ、
外部モールディング化合物層を、該第１外接素子と該第１導線層の該第１表面上を被覆するように形成するステップ、
複数の導電素子を該第２導線層上に形成するステップ、
第２外接素子を、これら複数の導電素子上に設置し並びに電気的に接続するステップ、
以上のステップを包含することを特徴とする、パッケージ方法。
【請求項３】
請求項１記載のパッケージ方法において、上記第１導電柱層を該第１導線層の上に形成するステップの前に、
第１ホトレジスト層を該金属キャリアの該第２表面上に形成し、第２ホトレジスト層を該金属キャリアの該第１表面上に形成するステップ、
該第１導線層を該金属キャリアの該第２表面上に形成するステップ、
第３ホトレジスト層を該第１ホトレジスト層と該第１導線層の上に形成するステップ、
該第３ホトレジスト層の一部領域を除去して該第１導線層を露出させるステップ、
該第１導電柱層を該第１導線層の上に形成するステップ、及び、
該第１ホトレジスト層、該第２ホトレジスト層及び該第３ホトレジスト層を除去するステップ、
以上のステップを包含することを特徴とする、パッケージ方法。
【請求項４】
請求項１記載のパッケージ方法において、上述の該第１導線層、該第１導電柱層、該金属キャリアの該第２表面を被覆するように誘電材料層を形成するステップでは、真空圧着工程を応用して該誘電材料層を該金属キャリアの該第２表面に圧着することを特徴とする、パッケージ方法。
【請求項５】
請求項１記載のパッケージ方法において、該誘電材料層は、樹脂、窒化シリコン、或いは酸化シリコンとされることを特徴とする、パッケージ方法。
【請求項６】
請求項１記載のパッケージ方法において、該第１導線層と該第２導線層は、少なくとも一つのケーブル或いは少なくとも一つのチップキャリアを包含することを特徴とする、パッケージ方法。
【請求項７】
請求項２記載のパッケージ方法において、該第１外接素子は、アクティブ素子、パッシブ素子、半導体チップ、フレキシブル基板或いはプリント基板のいずれかとされることを特徴とする、パッケージ方法。
【請求項８】
請求項２記載のパッケージ方法において、該第２外接素子は、アクティブ素子、パッシブ素子、半導体チップ、フレキシブル基板或いはプリント基板のいずれかとされることを特徴とする、パッケージ方法。
【請求項９】
請求項２記載のパッケージ方法において、該外部モールディング化合物層を形成するステップは、
樹脂と粉状の二酸化ケイ素を含有するモールディング化合物を提供するステップ、
該モールディング化合物を加熱して液体状態となすステップ、
液体の該モールディング化合物を該金属キャリアの該第２表面上に注入し、該モールディング化合物に高温高圧下で該第１外接素子と該第１導線層の該第１表面上を被覆させるステップ、
該モールディング化合物を固化させて、該モールディング化合物に該外部モールディング化合物層を形成させるステップ、
以上のステップを包含することを特徴とする、パッケージ方法。
【請求項１０】
請求項２記載のパッケージ方法において、該導電素子は、金属ソルダボールとされることを特徴とする、パッケージ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一種のパッケージ方法に係り、特に一種の、半導体パッケージ方法に関する。
【背景技術】
【０００２】
新時代のデジタル製品においては、不断に更なる軽量薄型コンパクト化が追求され、さらにまた製品に多機能と高性能を有していることが要求され、これにより、集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ，ＩＣ）は、有限なエリア中に、より多くの電子部品を有して高密度でマイクロ化の要求を達成しなければならない。このため、デジタル産業は新型パッケージ技術を開発し、電子部品を基板中に埋め込み、大幅にパッケージ体積を縮小し、さらに電子部品と基板の接続経路を短縮し、また、さらに、ビルドアップ（Ｂｕｉｌｄ−Ｕｐ）技術を利用して配線面積を増加することで、軽量薄型コンパクト化及び多機能の潮流、趨勢にマッチするようにしている。
【０００３】
集積回路のパッケージ技術はハイレベル技術の要求下で、絶大な部分のハイレベルチップは、いずれもフリップチップ（Ｆｌｉｐ  Ｃｈｉｐ，ＦＣ）で形成され、特に、一種のチップスケールパッケージ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ，ＣＳＰ）においては、現在、集積回路基板のパッケージ方式の主流製品となっており、それは主にスマートフォン、タブレットＰＣ、プラットフォーム、ノート型パソコン等の製品に応用され、高周波高速下での動作を必要とすると共に、軽量薄型コンパクト化の集積回路パッケージを必要とする。パッケージ用の基板に関しては、細い線路ピッチ、高密度、薄型化、低製造コスト化、及び高い電気特性の方向に発展している。
【０００４】
図１Ａから図１Ｄは、伝統的なモールド化合物基板構造のトランスファーモールディングフローのステップを示す。伝統的なトランスファーモールディング（Ｔｒａｎｓｆｅｒ  Ｍｏｌｄｉｎｇ）方法は、楕円形キャプレットタイプ（ｃａｐｌｅｔ  ｔｙｐｅ）の型を使用し、且つサイドゲート（ｓｉｄｅ  ｇａｔｅ）或いはトップゲート（ｔｏｐ  ｇａｔｅ）のモールディング方式を使用して、モールディング化合物（ＭｏｌｄｉｎｇＣｏｍｐｏｕｎｄ）をトランスファーモールディングして金属キャリア１００上のモールディング化合物基板構造１１０となす。そのうち、一回のトランスファーモールディングで金属キャリア１００上に６個の互いに不接触のモールディング化合物基板構造１１０を形成し、図１Ａから図１Ｄに示されるように、順に四回のトランスファーモールディングを行なうことで、金属キャリア１００上でのモールディング化合物基板構造１１０の製造工程を完成する。
【０００５】
図２は図１Ａのモールディング化合物基板構造のＡ−Ａ'断面図である。モールディング化合物基板構造１１０は、金属キャリア１００上に製作され、それは、第１導線層１２０、第１導電柱層１３０、モールディング化合物層（Ｍｏｌｄｉｎｇ  Ｃｏｍｐｏｕｎｄ  Ｌａｙｅｒ）１４０、誘電材料層（Ｄｉｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）１５０、第２導線層１６０及びソルダーレジスト層１７０を包含する。第１導線層１２０は、金属キャリア１００上に設置され、第１導電柱層１３０は第１導線層１２０の上に設置される。トランスファーモールディング（Ｔｒａｎｓｆｅｒ  Ｍｏｌｄｉｎｇ）方法により、複数組のモールディング化合物層１４０が第１導線層１２０と第１導電柱層１３０の一部エリア内に設置され、そのうち、各一つのモールディング化合物層１４０の間には空隙１４２があり、相互に不接触である。誘電材料層１５０はモールディング化合物層１４０の上に設置され、第２導線層１６０は第１導電柱層１３０、モールディング化合物層１４０と誘電材料層１５０の上に設置され、ソルダーレジスト層１７０は誘電材料層１５０と第２導線層１６０の上に設置される。
【０００６】
上述の伝統的なモールディング化合物基板構造は、モールディング化合物層１４０と誘電材料層１５０をコアレス基板（Ｃｏｒｅｌｅｓｓ  Ｓｕｂｓｔｒａｔｅ）の主体材料としなければならず、並びに基板製作中に、導電柱層を電気メッキし、ＭＩＳ（Ｍｏｌｄｅｄ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ  Ｓｕｂｓｔｒａｔｅ）パッケージを形成することで、単独でモールディング化合物層をコアレス基板として使用することで剛性が過強となり、砕けやすくなる欠点を改善するほか、モールディング化合物層の安定度を増加して、高密度、細い線幅、及び細いピッチのマルチレイヤーが積層されたパッケージ工程に適用可能とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、上述の伝統的なトランスファーモールディング方法は、以下の欠点を有している。
（１）誘電材料層１５０の製造工程を増加することで、第２導線層１６０の結合力不良の問題を解決しなければならず、それによって半加成工程（Ｓｅｍｉ−Ａｄｄｉｔｉｖｅ  Ｐｒｏｃｅｓｓ，ＳＡＰ）の細線路製品製作を実行することができるが、誘電材料層１５０の工程を増加することは、製造フローを長くし、コストアップの問題を形成する。
（２）順に四回のトランスファーモールディングを行なわねば、金属キャリア１００の板面全体にあってモールディング化合物基板構造１１０の製造工程を完成させられず、それが必要とする製作時間は長い。
（３）各一つのモールディング化合物層１４０の間の空隙１４２は誘電材料層１５０の加工のしにくさを形成する。
（４）各一つのモールディング化合物層１４０の間の空隙１４２は金属キャリア１００の露出面積を比較的大きくし、それは後続の化学工程において、溶解して後続の工程の薬液を汚染する。
【課題を解決するための手段】
【０００８】
本発明は一種のパッケージ方法を提供し、それは、第１表面と該第１表面に背向する第２表面を具えた金属キャリアを提供するステップ、第１導線層を該第２表面上に形成するステップ、第１導電柱層を該第１導線層の上に形成するステップ、該第１導線層、該第１導電柱層、該金属キャリアの該第２表面を被覆するように誘電材料層を形成するステップ、該第１導電柱層の一端を露出させるステップ、第２導線層を露出した該第１導電柱層の一端上に形成するステップ、ソルダーレジスト層を該誘電材料層と該第２導線層の上に形成するステップ、該金属キャリアを除去するステップ、以上のステップを包含する。
【発明の効果】
【０００９】
総合すると、本発明のパッケージ方法は、真空圧着工程を使用して、金属キャリアの全板面に誘電材料層を圧着することを以て、伝統的なモールディング化合物層と誘電材料層をコアレス基板（Ｃｏｒｅｌｅｓｓ  Ｓｕｂｓｔｒａｔｅ）の主体材料となすパッケージ方法の代わりとし、それは、以下の長所を有している。
（１）同時にモールディング化合物層と誘電材料層を共に使用するのに較べ材料を減らすことができ、製造コストを減らせ、並びに単層の誘電材料層を真空圧着させるだけでよいため、製作時間を短縮できる。
（２）積層技術フローを実行して細線路製品を製作する時、僅かに誘電材料層を使用する方法は、加工が容易である。
（３）伝統的なモールディング化合物層の間の空隙を回避でき、金属キャリアの露出面積を比較的小さくすることができるため、後続の化学工程の薬液汚染を減らすことができる。
（４）大面積のパッケージ工程を実行するのに適合し、製造コストと生産時間を減らすことができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】伝統的なモールディング化合物基板構造のトランスファーモールディングのステップ表示図である。
【図１Ｂ】伝統的なモールディング化合物基板構造のトランスファーモールディングのステップ表示図である。
【図１Ｃ】伝統的なモールディング化合物基板構造のトランスファーモールディングのステップ表示図である。
【図１Ｄ】伝統的なモールディング化合物基板構造のトランスファーモールディングのステップ表示図である。
【図２】図１Ａのモールディング化合物基板構造のＡ−Ａ'断面図である。
【図３】本発明の実施例のパッケージ方法のフローチャートである。
【図４Ａ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｂ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｃ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｄ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｅ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｆ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｇ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｈ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｉ−ａ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｉ−ｂ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｊ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｋ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｌ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｍ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｎ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｏ】本発明の実施例のパッケージ方法のステップ表示図である。
【図４Ｐ】本発明の実施例のパッケージ方法のステップ表示図である。
【図５】本発明の実施例の誘電材料層を金属キャリアに真空圧着させた平面図である。
【発明を実施するための形態】
【００１１】
図３は本発明の実施例のパッケージ方法のフローチャートである。図４Ａから図４Ｐは本発明の実施例のステップ表示図である。パッケージ方法２０は以下のステップを包含する。
【００１２】
ステップＳ２０２：図４Ａに示されるように、金属キャリア２００を提供する。それは互いに背向する第１表面２０２と第２表面２０４を具えている。
【００１３】
ステップＳ２０４：図４Ｂに示されるように、第１ホトレジスト層３１０を金属キャリア２００の第２表面２０４上に形成し、第２ホトレジスト層３２０を金属キャリア２００の第１表面２０２上に形成する。本実施例では、第１ホトレジスト層３１０は、乾膜ホトレジスト圧着或いは液体ホトレジストコーティングの工程を応用し、さらにホトリソグラフィー（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）技術を利用して形成する。別の実施例では、一時性の金属層、有機保護層を利用するか或いは直接もともとの金属キャリア２００を第１ホトレジスト層３１０の代わりとして援用してもよいが、これに限定されるわけではない。
【００１４】
ステップＳ２０６：図４Ｃに示されるように、第１導線層２１０を、金属キャリア２００の第２表面２０４の上に形成する。本実施例では、第１導線層２１０は、電気メッキ（Ｅｌｅｃｔｒｏｌｙｔｉｃ  Ｐｌａｔｉｎｇ）技術で形成されるが、これに限定されるわけではない。そのうち、第１導線層２１０は、パターン化された導線層であり、それは、少なくとも一つのケーブル、少なくとも一つのチップキャリアを包含し、第１導線層２１０の材質は、金属、たとえば、銅とされ得る。
【００１５】
ステップＳ２０８：図４Ｄに示されるように、第３ホトレジスト層３３０を第１ホトレジスト層３１０と第１導線層２１０の上に形成する。本実施例では、第３ホトレジスト層３３０は乾膜ホトレジスト圧着或いは液体ホトレジストコーティングの工程で形成されるが、これに限定されるわけではない。
【００１６】
ステップＳ２１０：図４Ｅに示されるように、第３ホトレジスト層３３０の一部領域を除去して第１導線層２１０を露出させる。本実施例では、第３ホトレジスト層３３０の一部領域の除去は、ホトリソグラフィー（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）技術を応用して達成されるが、これに限定されるわけではない。
【００１７】
ステップＳ２１２：図４Ｆに示されるように、第１導電柱層２２０を、第１導線層２１０の上に形成する。本実施例では、第１導電柱層２２０は、電気メッキ（Ｅｌｅｃｔｒｏｌｙｔｉｃ  Ｐｌａｔｉｎｇ）技術を応用して形成されるが、これに限定されるわけではない。そのうち、第１導電柱層２２０は、少なくとも一つの導電柱を包含し、それは第１導線層２１０の対応するケーブルとチップキャリア上に形成され、第１導電柱層２２０の材質は金属、たとえば、銅とされ得る。
【００１８】
ズテップＳ２１４：図４Ｇに示されるように、第１ホトレジスト層３１０、第２ホトレジスト層３２０と第３ホトレジスト層３３０を除去する。
【００１９】
ズテップＳ２１６：図４Ｈに示されるように、誘電材料層２３０を形成し、第１導線層２１０、第１導電柱層２２０及び金属キャリア２００の第２表面２０４を被覆する。本実施例では、図５の本発明の実施例の誘電材料層を金属キャリア上に圧着した平面図を参照されたいが、真空圧着工程を応用して、誘電材料層２３０を金属キャリア２００の全板面の上に圧着し、誘電材料層２３０の材質は、樹脂材質、窒化シリコン材質、酸化シリコン材質とされ得るが、これに限定されるわけではない。
【００２０】
ここで特に説明しておかねばならないことは、以下のとおりである。本発明は真空圧着工程を利用し、金属キャリアの全板面上に誘電材料層を圧着することを、伝統的なモールディング化合物層と誘電材料層をコアレス基板（Ｃｏｒｅｌｅｓｓ  Ｓｕｂｓｔｒａｔｅ）の主体材料となすパッケージ方法の代わりに採用し、本発明は以下の長所を有している。
（１）同時にモールディング化合物層と誘電材料層を共に使用するのに較べ材料を減らすことができ、製造コストを減らせ、並びに単層の誘電材料層を真空圧着させるだけでよいため、製作時間を短縮できる。
（２）積層技術フローを実行して細線路製品を製作する時、僅かに誘電材料層を使用する方法は、加工が容易である。
（３）伝統的なモールディング化合物層の間の空隙を回避でき、金属キャリアの露出面積を比較的小さくすることができるため、後続の化学工程の薬液汚染を減らすことができる。
（４）大面積のパッケージ工程を実行するのに適合し、製造コストと生産時間を減らすことができる。
【００２１】
ステップＳ２１８：図４Ｉ−ａに示されるように、第１導電柱層２２０の一端２２２を露出させる。本実施例では、第１導電柱層２２０の露出には、ホトリソグラフィー工程或いはエッチング工程或いは研磨工程を利用し、誘電材料層２３０の一部分を除去して、第１導電柱層２２０の一端２２２を露出させる。
【００２２】
このほか、図４Ｉ−ｂに示されるように、別の実施例では、研磨工程により誘電材料層２３０の一部分を除去して、第１導電柱層２２０の一端２２２を、誘電材料層２３０と同一平面となす。
【００２３】
ステップＳ２２０：図４Ｊに示されるように、第２導線層２４０を、露出した第１導電柱層２２０の一端２２２の上に形成する。本実施例では、第２導線層２４０は、誘電材料層２３０と露出した第１導電柱層２２０の一端２２２の上に同時に形成される。ある実施例においては、第２導線層２４０は、電気メッキ技術或いは無電気メッキ技術、スパッタ技術或いは蒸着（Ｔｈｅｒｍａｌ  Ｃｏａｔｉｎｇ）技術により形成され得るが、これに限定されるわけではない。そのうち、第２導線層２４０は、パターン化された導線層とされ得て、それは、少なくとも一つのケーブル或いは少なくとも一つのチップキャリアを包含し、並びに露出した第１導線層２２０の一端２２２の上に対応して形成され、第２導線層２４０の材質は、金属、たとえば銅とされ得る。
【００２４】
ステップＳ２２２：図４Ｋに示されるように、ソルダーレジスト層２５０を誘電材料層２３０と第２導線層２４０の上に形成し、並びに一部の第２導線層２４０を露出させる。そのうち、ソルダーレジスト層２５０は、第２導線層２４０の各ケーブルを電気的に絶縁する機能を有する。
【００２５】
ステップＳ２２４：図４Ｌに示されるように、金属キャリア２００を除去する。本実施例では、金属キャリア２００の除去は、エッチング工程（Ｅｔｃｈ  Ｐｒｏｃｅｓｓ）或いは剥離工程（Ｄｅｂｏｎｄｉｎｇ  Ｐｒｏｃｅｓｓ）を応用して達成されるが、金属キャリア２００除去の方法は、物理工程、これに限定されるわけではないが、たとえばキャリア研磨を使用してもよい。第１導線層２１０のケーブルとチップキャリアは直接露出し得る。
【００２６】
ステップＳ２２６：図４Ｍに示されるように、第１外接素子２６０を提供して、第１導線層２１０の第１表面２１２上に設置し並びに電気的に接続する。ある実施例において、第１外接素子２６０はアクティブ素子、パッシブ素子、半導体チップ、フレキシブル基板或いはプリント基板とされるが、これに限定されるわけではない。
【００２７】
ステップＳ２２８：図４Ｎに示されるように、外部モールディング化合物層２７０を形成して、第１外接素子２６０と第１導線層２１０の第１表面２１２上を被覆する。本実施例では、外部モールディング化合物層２７０は、トランスファーモールディング（Ｔｒａｎｓｆｅｒ  Ｍｏｌｄｉｎｇ）を利用して、トップモールディング（Ｔｏｐ  Ｍｏｌｄｉｎｇ）のモールディング技術により形成され、外部モールディング化合物層２７０の材質は、ノボラックベース樹脂（Ｎｏｖｏｌａｃ−Ｂａｓｅｄ  Ｒｅｓｉｎ）、エポキシ樹脂（Ｅｐｏｘｙ−Ｂａｓｅｄ  Ｒｅｓｉｎ）、シリコン樹脂（Ｓｉｌｉｃｏｎｅ−Ｂａｓｅｄ  Ｒｅｓｉｎ）或いはその他の適当なモールディング化合物とされ得て、高温と高圧の下で、液体状態で第１外接素子２６０と第１導線層２１０の第１表面２１２上を被覆し、その固化後に外部モールディング化合物層２７０を形成する。外部モールディング化合物層２７０はまた、適当な充填剤、たとえば、粉状の二酸化ケイ素を包含する。別の実施例では、射出成形（Ｉｎｊｅｃｃｔｉｏｎ  Ｍｏｌｄｉｎｇ）、圧縮成形（Ｃｏｍｐｒｅｓｓｉｏｎ  Ｍｏｌｄｉｎｇ）或いは真空圧着モールディングのモールディング技術を応用して、外部モールディング化合物層２７０を形成する。
【００２８】
ステップＳ２３０：図４Ｏに示されるように、複数の導電素子２８０を第２導線層２４０上に形成する。本実施例では、導電素子２８０は金属ソルダボールとされる。このほか、各一つの導電素子２８０の材料は、金属、たとえば銅とされ得る。
【００２９】
ステップＳ２３２：図４Ｐに示されるように、第２外接素子２９０を形成して、複数の導電素子２８０の上に設置し並びに電気的に接続する。ある実施例では、第２外接素子２９０は、アクティブ素子、パッシブ素子、半導体チップ、フレキシブル基板或いはプリント基板とされるが、これに限定されるわけではない。
【００３０】
以上は本発明の好ましい実施例の説明に過ぎず、並びに本発明を限定するものではなく、本発明に提示の精神より逸脱せずに完成されるその他の同等の効果の修飾或いは置換は、いずれも本発明の権利請求範囲内に属する。
【符号の説明】
【００３１】
１００  金属キャリア
１１０  モールディング化合物基板構造
１２０  第１導線層
１３０  第１導電柱層
１４０  モールディング化合物層
１４２  空隙
１５０  誘電材料層
１６０  第２導線層
１７０  ソルダーレジスト層
２０  パッケージ方法
Ｓ２０２−Ｓ２３２  ステップ
２００  金属キャリア
２０２  第１表面
２０４  第２表面
２１０  第１導線層
２１２  第１表面
２２０  第１導電柱層
２２２  第１導電柱層の一端
２３０  誘電材料層
２４０  第２導線層
２５０  ソルダーレジスト層
２６０  第１外接素子
２７０  外部モールディング化合物層
２８０  導電素子
２９０  第２外接素子
３１０  第１ホトレジスト層
３２０  第２ホトレジスト層
３３０  第３ホトレジスト層
【図１Ａ】
2016004992.tif 000003
【図１Ｂ】
2016004992.tif 000004
【図１Ｃ】
2016004992.tif 000005
【図１Ｄ】
2016004992.tif 000006
【図２】
2016004992.tif 000007
【図３】
2016004992.tif 000008
【図４Ａ】
2016004992.tif 000009
【図４Ｂ】
2016004992.tif 000010
【図４Ｃ】
2016004992.tif 000011
【図４Ｄ】
2016004992.tif 000012
【図４Ｅ】
2016004992.tif 000013
【図４Ｆ】
2016004992.tif 000014
【図４Ｇ】
2016004992.tif 000015
【図４Ｈ】
2016004992.tif 000016
【図４Ｉ−ａ】
2016004992.tif 000017
【図４Ｉ−ｂ】
2016004992.tif 000018
【図４Ｊ】
2016004992.tif 000019
【図４Ｋ】
2016004992.tif 000020
【図４Ｌ】
2016004992.tif 000021
【図４Ｍ】
2016004992.tif 000022
【図４Ｎ】
2016004992.tif 000023
【図４Ｏ】
2016004992.tif 000024
【図４Ｐ】
2016004992.tif 000025
【図５】
2016004992.tif 000026