(57)【要約】【課題】入出力トランジスタの電流増幅率を大きくしたとしても出力電流を所望のスルーレートで変化させることができるようにした電流ドライバ回路を提供する。【解決手段】電流変換部１３は、一定の基準電流が入力される入力側トランジスタ１５及び入力側トランジスタに流れる基準電流に応じた電流を出力する複数の出力側トランジスタ１６を備え、入力される制御信号をアナログ変換するＤ／Ａ変換機能と制御信号に対応した比率により基準電流を増幅する電流増幅機能とを一体化して構成されている。調整部は、複数の出力側トランジスタ１６へ入力させる制御信号を調整することにより電流変換部１３が基準電流の増幅率を変更して複数の出力側トランジスタ１６の出力電流を徐々に増加／減少させることで所定範囲のスルーレートの電流として変換して出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一定の基準電流が入力される入力側トランジスタ（１５）及び前記入力側トランジスタに流れる基準電流に応じた電流を出力する複数の出力側トランジスタ（１６）を備え、入力される制御信号をアナログ変換するＤ／Ａ変換機能と前記制御信号に対応した比率により前記基準電流を増幅する電流増幅機能とを一体化して構成される電流変換部（１３）と、
前記複数の出力側トランジスタに入力させる制御信号を調整する調整部（５０）と、を具備し、
前記調整部が、前記複数の出力側トランジスタへ入力させる制御信号を調整することにより前記電流変換部は前記基準電流の増幅率を変更して前記複数の出力側トランジスタの出力電流を徐々に増加／減少させることで所定範囲のスルーレートの電流として変換して出力することを特徴とする電流ドライバ回路。
【請求項２】
前記調整部は、前記複数の出力側トランジスタの出力電流の高周波成分を低減させるように制御信号を調整することを特徴とする請求項１記載の電流ドライバ回路。
【請求項３】
前記調整部は、前記複数の出力側トランジスタの合成オン抵抗を徐々に減少／増加させるように制御信号を調整することを特徴とする請求項１または２記載の電流ドライバ回路。
【請求項４】
前記出力側トランジスタに直列接続され当該出力側トランジスタの出力電流の通電／非通電を、前記調整部から入力される制御信号に応じてオンオフ切換可能にするスイッチ回路（１７）を備え、
前記調整部（５０）は、前記スイッチ回路により前記複数の出力側トランジスタの出力電流の通電／非通電を切換えるときに、前記制御信号についてグレイコードを用いて生成し前記スイッチ回路に順次入力させるコントローラ（９）を備えることを特徴とする請求項１〜３の何れか一項に記載の電流ドライバ回路。
【請求項５】
前記出力側トランジスタに直列接続され当該出力側トランジスタの出力電流の通電／非通電を、前記調整部から入力される制御信号に応じてオンオフ切換可能にするスイッチ回路（１７）を備え、
前記調整部（５０）は、前記スイッチ回路により前記出力側トランジスタの出力電流の通電／非通電を切換えるときに、前記制御信号となる矩形パルス信号を遅延させるアナログ遅延回路（１１４）を備えることを特徴とする請求項１〜４の何れか一項に記載の電流ドライバ回路。
【請求項６】
１つの前記出力側トランジスタはトランジスタセル（１１６ａ〜１１６ｅ）を複数並列接続して構成され、
前記複数のトランジスタセルの出力電流の通電／非通電を、前記調整部から入力される制御信号に応じてそれぞれ切換可能にするスイッチ回路（１１７ａ〜１１７ｅ）を備え、
前記調整部（５０）は、前記制御信号を前記スイッチ回路にビット遅延させて入力させるデジタル遅延回路（２１４）を備えることを特徴とする請求項１〜４の何れか一項に記載の電流ドライバ回路。
【請求項７】
前記出力側トランジスタはＭＯＳＦＥＴにより構成され、
前記スイッチ回路は前記ＭＯＳＦＥＴのソース側に接続されることを特徴とする請求項４〜６の何れか一項に記載の電流ドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流を出力する電流ドライバ回路に関する。
【背景技術】
【０００２】
一般に、デジタル信号の値に応じて変化する電流を出力する電流ドライバ回路が提供されている（例えば、特許文献１参照）。この特許文献１には、バイポーラトランジスタ又はＭＯＳトランジスタを用いて構成されたＤ／Ａ変換回路を備え、その後、Ｄ／Ａ変換回路のアナログ信号出力を電流増幅する電流増幅回路を備えた構成が開示されている。このような電流ドライバ回路は、ＬＥＤ駆動回路、有機ＥＬ駆動回路、通信回路などに用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３８６８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の技術を適用すると、Ｄ／Ａ変換回路の出力に電流増幅回路を接続しなければならないため回路規模が大きくなる。しかも、この特許文献１記載の構成を採用しつつ、ＭＯＳトランジスタを用いて電流増幅回路を実現すると入力電流に対する出力電流の応答性の悪さから、出力電流波形のスルーレートが遅くなってしまう。さらに特許文献１記載の構成を採用しつつバイポーラトランジスタを用いて電流増幅回路を構成すると回路面積が大きくなる。
【０００５】
本発明の目的は、ＭＯＳトランジスタを用いて面積を小さい構成としつつも、バイポーラトランジスタを用いた時と同様に高速なスルーレートの電流波形を出力可能な電流ドライバ回路を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の発明によれば、電流変換部は、一定の基準電流が入力される入力側トランジスタ及び入力側トランジスタに流れる基準電流に応じた電流を出力する複数の出力側トランジスタを備える。電流変換部は、制御信号をアナログ電流に変換するＤ／Ａ変換機能と制御信号に対応した比率により基準電流を増幅する電流増幅機能とを一体化して構成されている。調整部は複数の出力側トランジスタに入力させる制御信号を調整する。調整部が複数の出力側トランジスタへ入力させる制御信号を調整することにより電流変換部は基準電流の増幅率を変更して複数の出力側トランジスタの出力電流を徐々に増加／減少させることで所定範囲のスルーレートを持った電流波形として変換して出力する。この結果、たとえＭＯＳトランジスタを用いたとしても、入力側電流波形は一定であることから、スルーレートの速い電流波形を出力することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態において、電流ドライバ回路の構成例を概略的に示す回路図
【図２】（ａ）マスタスレーブシステムの構成例を概略的に示すブロック図、（ｂ）はトランスミッタの内部構成例を概略的に示すブロック図
【図３】通信規格上で定められる変換テーブル
【図４】通信規格上で定められる目標出力電流波形例
【図５】遅延部と１つの出力側トランジスタの回路構成例
【図６】遅延部の前後の制御信号波形例
【図７】目標出力電流波形と実際の出力電流波形の例
【図８】バイナリコードとグレイコードの比較図
【図９】グリッチ低減効果の説明図
【図１０】第２実施形態において、遅延部と１つの出力側トランジスタの回路構成例
【図１１】遅延の有無に応じた出力電流波形例
【図１２】目標出力電流波形と実際の出力電流波形の例
【発明を実施するための形態】
【０００８】
以下、電流ドライバ回路を、自動車用の通信規格（例えばＤＳＩ３（Distributed System Interface３））に基づいて多値通信を行うデジタル伝送装置内に構成適用した幾つかの実施形態について図面を参照しながら説明する。各実施形態間において同一又は類似の機能を備えた構成には同一又は類似の符号を付し、第２実施形態以降では必要に応じて説明を省略する。
【０００９】
（第１実施形態）
図２（ａ）に示すように、車両用のマスタスレーブシステム１は、マスタとなるＥＣＵ（電子制御装置）２と、スレーブとなるセンサ装置３と、を備えて構成され、これらのＥＣＵ２とセンサ装置３との間で通信処理が行われる。センサ装置３は、制御回路４、トランスミッタ（電流ドライバ回路）５、レシーバ６、および、メモリ７を備えている。ＥＣＵ２は、センサ装置３と同様の構成（制御回路、トランスミッタ、レシーバ、メモリ等）を備えるが、その説明は省略する。
【００１０】
ＥＣＵ２は、センサ装置３との間に伝送線路８を接続して構成される。ＥＣＵ２は、この伝送線路８の電圧レベルを変化させ、この電圧レベルに応じたコマンドをセンサ装置３に送信する。センサ装置３が、この送信されたコマンドについてＥＣＵ２に応答するときには、伝送線路８に流れる電流レベルを変化させることでＥＣＵ２に応答する。例えばＤＳＩ３規格を考慮すれば、ＥＣＵ２による送信コマンドを表す電圧レベルは２値レベル（Ｖhigh、Ｖlow）であり、センサ装置３の応答データを表す電流レベルは３値レベル（Ｉq（＝０［ｍＡ］）、Ｉresp（＝１２［ｍＡ］±１．５［ｍＡ］）、２×Ｉresp（＝２４［ｍＡ］±３［ｍＡ］））である。
【００１１】
以下、センサ装置３の構成を説明する。制御回路４は、例えば制御ロジックやＣＰＵからなるコントローラにより構成される。また、センサ装置３は、図３に示す変換テーブル１１をメモリ７に記憶している。制御回路４は、センサ装置３からＥＣＵ２に応答するための２値の指令応答データについて、２値バイナリデータを４ビット単位として変換テーブル１１に基づいて３チップの３値シンボルに変換してトランスミッタ５に出力する。例えば、２値バイナリデータの値が「１１００」の場合、センサ装置３の制御回路（通信制御回路）４は、３チップの３値シンボルの値「１２０」に指令値を変換してトランスミッタ５に出力する。
【００１２】
図２（ｂ）にトランスミッタ５の構成を示すように、トランスミッタ５は、コントローラ９及び電流駆動回路１０を備える。コントローラ９は、動作用クロック信号（図示せず）が入力されており、制御回路４から３チップの３値シンボルの指令値を入力すると、３チップの３値シンボルを１チップ毎に変換し、これらの１チップの３値シンボルにそれぞれ対応するデータを最終値とした制御信号を順次生成し、電流駆動回路１０にバス出力する。この意味でコントローラ９はトランスミッタ制御回路としての機能を備える。コントローラ９が出力する制御信号の階調数は、出力波形が理想の電流出力波形（図４参照）に近づくように予め定められており、ここでは９階調（８ビット）の例を示す。コントローラ９は、例えば指令値が３値シンボル「０」のとき８ビットデータ「００００００００」、指令値が３値シンボル「１」のとき８ビットデータ「００００１１１１」、指令値が３値シンボル「２」のとき８ビットデータ「１１１１１１１１」をそれぞれ最終値とした制御信号について、前回の最終値から今回の最終値に至るまでの制御信号を順次生成して電流駆動回路１０に出力する。具体例は後述する。
【００１３】
電流駆動回路１０は、この制御信号を電流信号に変換し伝送線路８に出力する。図４には、ＤＳＩ３規格による３チップの３値シンボル「１２０」の理想的な電流出力波形例を示す。センサ装置３がＥＣＵ２に電流信号を出力するときには、３値シンボル「０」としてＩｑ（＝０［ｍＡ］）、３値シンボル「１」としてＩresp（＝１２［ｍＡ］±１．５［ｍＡ］）、３値シンボル「２」として２×Ｉresp（＝２４［ｍＡ］±３［ｍＡ］）、を出力する。このとき、「０」→「１」、「１」→「２」の電流遷移時間は規定されていないが、「２」→「０」の９０％→１０％の電流遷移時間（セトリングタイム）は０．３３〜１．００［μｓ］の間に入るように規定されている。
【００１４】
図１に示すように、電流駆動回路１０は、基準電流源１２、Ｄ／Ａ変換機能及び電流増幅機能を兼ねて構成される電流変換部１３、及び、遅延部１４を備える。電流駆動回路１０は、例えばコントローラ９から入力される制御信号に応じて出力端子ＯＵＴ＋−ＯＵＴ−から信号電流を出力する回路である。コントローラ９及び遅延部１４が調整部５０として構成される。
【００１５】
電流変換部１３は、基準電流源１２に直列接続された入力側トランジスタ１５と、この入力側トランジスタ１５に流れる基準電流をリファレンスとした電流を出力する複数（例えば８）の出力側トランジスタ１６（１６ａ、１６ｂ、１６ｃ…）と、これらの出力側トランジスタ１６（１６ａ、１６ｂ、１６ｃ…）にそれぞれ直列接続された複数のスイッチ１７（１７ａ、１７ｂ、１７ｃ…）（スイッチ回路相当）と、を備える。なお、以下では、説明の便宜上、複数の出力側トランジスタ１６ａ、１６ｂ、１６ｃ…のうちの一部又は全部を必要に応じて出力側トランジスタ１６と称し、複数のスイッチ１７ａ、１７ｂ、１７ｃ…のうちの一部又は全部を必要に応じてスイッチ１７と称して説明を行う。
【００１６】
入力側トランジスタ１５は、例えばＮチャネル型のＭＯＳＦＥＴにより構成される。個々の出力側トランジスタ１６は、例えばＮチャネル型のＭＯＳＦＥＴを１又は複数並列接続して構成される。個々のスイッチ１７は、例えばＮチャネル型のＭＯＳＦＥＴにより構成され、出力側トランジスタ１６を構成するＭＯＳＦＥＴのソースとグランドとの間に接続され、コントローラ９の制御信号を、遅延部１４を介して制御端子に入力することによりオンオフ切換可能に構成されている。なお、スイッチ１７は、出力側トランジスタ１６を構成するＭＯＳＦＥＴのゲート、ドレイン、ソースの何れに接続しても良いが、ソースに接続することが望ましい。
【００１７】
例えば、スイッチ１７が、出力側トランジスタ１６を構成するＭＯＳＦＥＴのゲートに配置されていると当該ゲートノード電圧が変動しやすく、これに応じて出力電流が変動しやすくなり、この影響を抑制するための回路を別途設けることが望まれる。
【００１８】
また例えば、スイッチ１７が、出力側トランジスタ１６を構成するＭＯＳＦＥＴのドレインに配置されていると、スイッチ１７がオフしていても、出力側トランジスタ１６にチャネルが形成され続けている。このため、スイッチ１７がオン状態に変化したときには、出力側トランジスタ１６は当初線形領域で動作している状態から飽和領域に移行するが、この間、電流変動が大きくなりやすい。このため、この影響を抑制するための回路を別途構成することが望まれる。
【００１９】
これに対し、スイッチ１７が出力側トランジスタ１６のソースに接続されているときには、スイッチ１７がオフしている場合、出力側トランジスタ１６を構成するＭＯＳＦＥＴのゲートソース間電圧が０となり、スイッチ１７がオンに遷移することで出力側トランジスタ１６に流れる電流を徐々に増加できる。したがって、スイッチ１７が出力側トランジスタ１６を構成するＭＯＳＦＥＴのゲート又はドレインに配置されている場合の悪影響の懸念対策を施さなくても良くなり望ましい回路形態となる。このスイッチ１７には、コントローラ９から遅延部１４を介して制御信号が制御端子（ゲート）に入力される。
【００２０】
入力側トランジスタ１５及び出力側トランジスタ１６は、そのゲート幅及びゲート長が互いに同一となるように構成されている。ここで、基準電流源１２に接続された入力側トランジスタ１５の個数と１つのスイッチ１７に接続された出力側トランジスタ１７の個数は、電流増幅率に応じた整数比に設定されている。
【００２１】
コントローラ９は、このクロック信号に応じてスイッチ１７に制御信号（デジタル制御信号）を出力する。スイッチ１７は遅延部１４を通じて制御信号を入力するとオンオフする。スイッチ１７が制御信号に応じてオンオフする個数をＮ１、スイッチ１７に接続された出力側トランジスタ１６の個数をＮ２、基準電流源１２に接続された入力側トランジスタ１５の個数をＮ３、とすれば、これらのＮ１〜Ｎ３の比率に応じて出力電流が変化する。１個当たりのＭＯＳＦＥＴの電流量をｉとし、電流変化量をΔｉとすると、下記の（１）式の関係が成立する。
【００２２】
Δｉ  ＝  ｉ  ×  Ｎ１  ×  Ｎ２  ／  Ｎ３        …  （１）
ところで、電流変換部１３の電流増幅率を増加／減少するように変更するため、個々の出力側トランジスタ１６は、それぞれ同一ゲート幅のトランジスタセル１１６ａ〜１１６ｅを複数（例えば５個）並列接続して構成される（後述の図５など参照）。これにより、電流変換部１３は、デジタル制御信号をアナログ変換するＤ／Ａ変換機能と、基準電流源１２の基準電流を電流増幅する電流増幅機能と、を兼ねて構成されている。
【００２３】
Ｄ／Ａ変換機能と電流増幅機能とを兼ねて一体化して電流変換部１３を構成すると、高速電流変化に伴う高調波成分が出力電流波形に重畳されやすい。そこで、本実施形態では遅延部１４を設けている。高調波成分は、スイッチ１７がオンオフしたときの電流変化量に応じて生じるものであり、電流変化量ｄｉ／ｄｔの２乗に比例して生じる。このため電流変化量ｄｉ／ｄｔを減少させることで、ＥＭＩ(Electro-Magnetic Interference)の原因となる高調波成分を低減できる。電流変化量ｄｉ／ｄｔは、スイッチ１７をオンオフする制御信号の遷移時間に応じて変化する。したがって、遅延部１４を用い制御信号の遷移時間を極力長くすることで高調波成分を低減できる。
【００２４】
図５は遅延部１４としてアナログ遅延回路１１４の構成例を示し、図６は遅延出力波形例を概略的に示す。図５に示す１つの出力側トランジスタ１６ａは、複数のトランジスタセル１１６ａ〜１１６ｅが並列接続されることで構成される。複数のトランジスタセル１１６ａ〜１１６ｅのソースとグランドとの間にはスイッチ１７が１つ接続されている。スイッチ１７を構成するＮチャネル型のＭＯＳＦＥＴのゲートには遅延部１４となるアナログ遅延回路１１４が接続されている。この図５に示すアナログ遅延回路１１４は、抵抗１８及びコンデンサ１９を直列接続したＲＣ遅延回路を用いて構成され、図６に示すように、矩形パルス信号（矩形電圧）を例えば所定の時定数に応じて滑らかに変化させてスイッチ１７の制御端子（ＭＯＳＦＥＴのゲート）に出力するように構成される。図示しないが、これらのアナログ遅延回路１１４は個々のスイッチ１７にそれぞれ設けられる。このとき、それぞれの時定数（ＲＣの回路定数）は同一であっても異なっていても良い。
【００２５】
上記構成の作用について説明する。前述したように、センサ装置３は、ＥＣＵ２に応答データを出力するときに、制御回路４が４ビット単位の２値バイナリデータを３チップの３値シンボルの値に変換し、トランスミッタ５のコントローラ９に出力する。ここでは、３チップの３値シンボル「１２０」に対応した電流を出力する例について示す。
【００２６】
コントローラ９は、電流駆動回路１０に制御信号をバス出力するときに、３チップの３値シンボル「１２０」を、１チップ毎の「１」、「２」、「０」に変換し、これらの値にそれぞれ対応する８ビットデータ「００００１１１１」、「１１１１１１１１」、「００００００００」を最終値とした制御信号を順次生成し、遅延部１４を通じてスイッチ１７に出力する。
【００２７】
コントローラ９が、３値シンボル「１」に対応するデータ「００００１１１１」を最終値とした制御信号をスイッチ１７に出力するときには、グレイコードを用いて、「０００００００１」→「００００００１１」→「０００００１１１」→「００００１１１１（最終値）」を制御信号とし、この順にスイッチ１７の制御端子に出力する。スイッチ１７は、これらの制御信号「１」に対応したものがオンされる。したがって、対象となるスイッチ１７が順次オンされることになり、出力側トランジスタ１６の合成オン抵抗を徐々に低下させることができ出力側トランジスタ１６の出力電流を徐々に増加させることができる。これにより規格に適合した信号電流波形を生成できる。
【００２８】
またこのとき、遅延部１４は制御信号を遅延、調整してスイッチ１７の制御端子（ＭＯＳＦＥＴのゲート）に出力しているため、出力電流は図７（ｂ）に示すように波形整形されることになり、スイッチ１７をゆっくりとオン通電させることで、出力電流をさらに滑らかに漸増させることができる（図７（ｂ）のｔ０→ｔ１参照）。
【００２９】
コントローラ９が、「００００１１１１（最終値）」を制御信号としてスイッチ１７に出力した後、例えば遅延部１４のアナログ遅延回路１１４の時定数に応じた所定時間以上を経過すると、伝送線路８に流れる出力電流は概ね一定電流値となる。コントローラ９は、出力電流を一定に制御した状態で所定時間経過させる（図７（ｂ）のｔ１→ｔ２参照）。
【００３０】
その後、コントローラ９が、３値シンボル「２」に対応するデータ「１１１１１１１１」を最終値とした制御信号をスイッチ１７に出力するときには、同様にグレイコードを用い「００００１１１１」→「０００１１１１１」→「００１１１１１１」→「０１１１１１１１」→「１１１１１１１１（最終値）」を制御信号とし、スイッチ１７の制御端子に出力する。これらのスイッチ１７は順次オンされることになり、スイッチ１７の合成オン抵抗及び出力側トランジスタ１６の合成オン抵抗を徐々に低下させることができ、出力電流を徐々に増加させることができる。
【００３１】
またこのとき、遅延部１４は、制御信号を遅延、調整してスイッチ１７の制御端子（ＭＯＳＦＥＴのゲート）に出力しているため、出力電流をさらに滑らかに漸増させることができる（図７（ｂ）のｔ２→ｔ３参照）。
【００３２】
コントローラ９が、「１１１１１１１１（最終値）」を制御信号としてスイッチ１７に出力した後、例えば遅延部１４のアナログ遅延回路１１４の時定数に応じた所定時間以上を経過すると、伝送線路８に流れる出力電流は概ね一定電流値となり、コントローラ９は、出力電流を一定に制御した状態で所定時間経過させる（図７（ｂ）のｔ３→ｔ４参照）。
【００３３】
その後、コントローラ９が、３値シンボル「０」に対応するデータ「００００００００」を最終値とした制御信号をスイッチ１７に出力するときにも同様にグレイコードを用い、「１１１１１１１１」→「０１１１１１１１」→「００１１１１１１」→…→「００００００１１」→「０００００００１」→「００００００００（最終値）」を制御信号とし、スイッチ１７の制御端子に出力する。これらのスイッチ１７は順次オンされることになり、スイッチ１７の合成オン抵抗および出力側トランジスタ１６の合成オン抵抗を徐々に増加させることができ、出力電流を徐々に減少させることができる。
【００３４】
また、遅延部１４は、制御信号を遅延、調整してスイッチ１７の制御端子（ＭＯＳＦＥＴのゲート）に出力しているため、出力電流を徐々に減少させることができ高周波成分を抑制できる（図７（ｂ）のｔ４→ｔ５参照）。
【００３５】
アナログ遅延回路１１４による遅延状態は、コントローラ９が出力する制御信号の階調数に応じて予め決定される。
図８はコードの一例を示しており、バイナリコードとグレイコードの対比を示す。前述の最終値に至るまでの制御信号としてバイナリコードを採用する場合を考える。例えば十進値「７」→「８」に対応するバイナリコードは「０１１１」→「１０００」となるが、このバイナリコードをそのまま制御信号として採用すると、複数のスイッチ１７を同時にオンオフ切替えするように動作する。このため、ハードウェア構成上、スイッチ１７の遷移時間のバラつきや制御信号の遅延時間のバラつきを生じることにより複数のスイッチ１７の切換タイミングがわずかでもずれてしまうと、図９（ａ）に示すように、グリッチＧを生じることになる。また、仮にバイナリコードを採用する場合には、対応する出力電流を得るために、１：２：４：８：…のミラー電流比で入力側トランジスタ１５及び出力側トランジスタ１６を構成することになり、異なるゲート幅のトランジスタを構成しなければならない。
【００３６】
これに対し、本実施形態では、コントローラ９が用いる制御信号をグレイコードとしている。この場合、例えば十進値「７」→「８」に対応するグレイコードは「０１１１１１１１」→「１１１１１１１１」となるが、このグレイコードを採用した場合には、複数のスイッチ１７が同時にオンオフ切換えされることがなくなる。このため、図９（ｂ）に示すように、グリッチＧを生じることはない。この結果、出力電流を規格に適合した波形とすることができる。出力電流を減少させる場合も同様である。また、グレイコードを採用すれば、対応する出力電流を得るために、全ての入力側−出力側トランジスタのミラー比を１：１：１：…、とすればよくなり、回路を容易に設計できる。
【００３７】
＜まとめ＞
例えば特許文献１記載の電流ドライバ回路では、小信号をＤ／Ａ変換しその後の小信号について電流増幅回路を用いて大電流に増幅している。このため、小信号電流の変化に応じて電流増幅回路を構成する入出力ＭＯＳトランジスタのゲート容量に充放電するための時間を必要以上に要してしまい、特許文献１記載の回路を本実施形態に係るデジタル伝送回路に適用したとしても、高速スルーレートの伝送信号を生成することが困難である。
【００３８】
これに対し、本実施形態では電流増幅機能とＤ／Ａ変換機能を兼ねた電流変換部１３を設けると共に、コントローラ９と電流変換部１３との間に遅延部１４を介在させている。これにより、所望且つ所定範囲のスルーレートで出力電流を変化させることができる。さらに、Ｄ／Ａ変換機能と電流増幅機能を電流変換部１３に一体化することで回路面積を削減できる。Ｄ／Ａ変換機能と電流増幅機能を一体化したとしても、遅延部１４を設けることで出力電流の変化を緩やかにすることができ高周波ノイズ（ＥＭＩ）を低減できる。
【００３９】
また、本実施形態によれば、一定の基準電流をリファレンスとして電流増幅する電流変換部１３を用いると共に、コントローラ９が制御信号としてグレイコードを用いているため、３値シンボルの変化（例えば「２」→「０」など）に伴う出力電流のスルーレートを所定範囲内に収めることができ通信規格に適合させることができる。この結果、ＥＣＵ２およびセンサ装置３間で安定的に通信可能になる。本実施形態においては、電流変換部１３に抵抗を設けることなく構成できる。
【００４０】
遅延部１４は、複数の出力側トランジスタ１６の出力電流の高周波成分を低減させるように制御信号を遅延して調整しているため、高周波ノイズを低減できる。
遅延部１４は、複数の出力側トランジスタ１６の合成オン抵抗を徐々に減少／増加させるように制御信号を遅延して調整しているため、高周波ノイズを低減できる。
【００４１】
スイッチ１７は、出力側トランジスタ１６に直列接続されており出力側トランジスタ１６の出力電流の通電／非通電を、入力される制御信号に応じて切換可能にするものであり、遅延部１４はスイッチ１７により出力側トランジスタ１６の出力電流の通電／非通電を切換えるときに、スイッチ１７に入力される制御信号となる矩形パルス信号を遅延させるアナログ遅延回路１１４により構成されている。このため、出力電流の変化をさらに緩やかにすることができる。
【００４２】
スイッチ１７が、出力側トランジスタ１６を構成するＭＯＳＦＥＴのソース側に接続されているため、ゲート又はドレインに接続する場合に比較して悪影響を抑制するための回路を別途構成しなくても良くなる。
【００４３】
（第２実施形態）
図１０〜図１２は第２実施形態の追加説明図を示す。第２実施形態では、遅延部１４として、アナログ遅延回路１１４に代えてデジタル遅延回路２１４を用いた形態について示す。
【００４４】
本実施形態に係る遅延部１４は、図１０に示すデジタル遅延回路２１４を備える。図１０に示す１つの出力側トランジスタ１６（例えば１６ａ）は、複数のトランジスタセル１１６ａ〜１１６ｅが並列接続されることで構成される。トランジスタセル１１６ａ〜１１６ｅは、それぞれ例えばＮチャネル型のＭＯＳＦＥＴにより構成される。複数のトランジスタセル１１６ａ〜１１６ｅのソースには、スイッチ１７（スイッチ回路相当：図１０では１７ａ）としてスイッチセル１１７ａ〜１１７ｅがそれぞれ接続される。スイッチセル１１７ａ〜１１７ｅは、それぞれＮチャネル型のＭＯＳＦＥＴにより構成される。
【００４５】
これらのスイッチセル１１７ａ〜１１７ｅの制御端子（ゲート）には、遅延部１４としてのデジタル遅延回路２１４が接続されている。デジタル遅延回路２１４は、例えば正転バッファ（例えばバッファ）などの遅延素子２１４ａ〜２１４ｅを縦続接続して構成される。遅延素子２１４ａ〜２１４ｅとしては反転バッファを組み合わせて用いても良い。遅延素子２１４ａ〜２１４ｅは、複数のスイッチセル１１７ａ〜１１７ｅのゲートに対し順に制御信号を遅延入力させるように接続されている。これらの遅延素子２１４ａ〜２１４ｅは、同一構成であっても異なる構成であっても良く、また、それぞれの遅延時間は互いに同一であっても異なっていても良い。図１１（ａ）〜図１１（ｄ）はデジタル遅延回路２１４を用いたときの遅延出力波形例を概略的に示すが、例えば階段状に出力電流を漸増／漸減させることができる。
【００４６】
第１実施形態と同様に、コントローラ９が電流駆動回路１０に制御信号をバス出力するときに、３チップの３値シンボル「１２０」を「１」、「２」、「０」に分解し、これらの指令値にそれぞれ対応する８ビットデータ「００００１１１１」、「１１１１１１１１」、「００００００００」を最終値とした制御信号を順次生成し、デジタル遅延回路２１４を通じてスイッチ１７に当該制御信号を出力する。
【００４７】
コントローラ９が、３値シンボル「１」に対応するデータ「００００１１１１」を最終値とした制御信号をスイッチに出力するときには、グレイコードを採用し「０００００００１」→「００００００１１」→「０００００１１１」→「００００１１１１（最終値）」を制御信号とし、この順にスイッチ１７の制御端子に出力する。スイッチ１７ａ〜１７ｅは、これらの制御信号「１」に対応したものがオンされるため、図１２（ｂ）に示すように、対象となるスイッチ１７ａ〜１７ｅが順次オンされることになり出力電流を徐々に増加させることができる。
【００４８】
デジタル遅延回路２１４は、グレイコードの各１ビットをビット遅延させスイッチセル１１７ａ〜１１７ｅの制御端子（ＭＯＳＦＥＴのゲート）に順次入力させる。  デジタル遅延部２１４による遅延状態は、理想の電流出力波形（図４参照）を出力できるよう、コントローラ９が出力する制御信号の階調数を考慮して予め決定される。この結果、図１２（ｃ）に実線で示すように、出力電流はさらに滑らかに徐々に増加することになる。出力電流が徐々に減少する場合も同様であるため、説明を省略する。本実施形態によっても、第１実施形態と同一又は類似の作用効果を奏する。
【００４９】
（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。各実施形態の構成は適宜組み合わせて適用することができる。
「増幅」は１倍以上に限らず、１倍未満も含まれる。電流ドライバ回路が、ＤＳＩ３規格に基づくトランスミッタに搭載された形態を示したが、規格はこの規格に限られるものではない。また、通信に利用するものに限られるものではない。
アナログ遅延回路１１４は、抵抗１８及びコンデンサ１９によるＲＣ遅延回路を適用した例を示したが、スイッチ１７ａ〜１７ｅ毎に接続されるＲＣ遅延回路は、それぞれの時定数（ＲＣの回路定数）が同一であっても異なっても良い。また、この構成に限られるものではなく、例えば、定電流源及びコンデンサによる定電流源遅延回路を用いても良い。
【００５０】
「電流ドライバ回路」がコントローラ９及び電流駆動回路１０により構成された形態を示したが、制御信号が与えられる遅延部１４を備えコントローラ９を備えていない電流駆動回路１０を「電流ドライバ回路」として適用しても良い。
【符号の説明】
【００５１】
図面中、５はトランスミッタ（電流ドライバ回路）、９はコントローラ、１０は電流駆動回路、１２は基準電流源、１３は電流変換部、１４は遅延部、１５は入力側トランジスタ、１６（１６ａ、１６ｂ、１６ｃ…）は出力側トランジスタ、１７（１７ａ、１７ｂ、１７ｃ…）はスイッチ（スイッチ回路）、１１４はアナログ遅延回路、５０は調整部、１１６ａ〜１１６ｅはトランジスタセル、１１７ａ〜１１７ｅはスイッチセル（スイッチ回路）、２１４はデジタル遅延回路、を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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