(57)【要約】【課題】半導体基板を分割して個片化する工程を含む半導体デバイスの製造方法において、歩留まりを向上させる。【解決手段】半導体デバイスの製造方法は、半導体層と、該半導体層上に形成されたエピタキシャル層とを含む半導体基板を準備する工程（Ｓ１００）と、該半導体基板の中心点を含み、直径が１０ｍｍである中心領域を通るように、該半導体基板を分割して第１の個片を得る第１の分割工程（Ｓ２０１）と、該第１の個片を細断して第２の個片を得る第２の分割工程（Ｓ２０２）と、を備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層上に形成されたエピタキシャル層とを含む半導体基板を準備する工程と、
前記半導体基板の中心点を含み、直径が１０ｍｍである中心領域を通るように、前記半導体基板を分割して第１の個片を得る第１の分割工程と、
前記第１の個片を細断して第２の個片を得る第２の分割工程と、を備える、半導体デバイスの製造方法。
【請求項２】
前記半導体基板の直径は、１５０ｍｍ以上である、請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記半導体層の厚さは、３００μｍ以上７００μｍ以下である、請求項１または請求項２に記載の半導体デバイスの製造方法。
【請求項４】
前記第１の分割工程は、前記半導体基板を十字状に分割して、４つの前記第１の個片を得る工程を含む、請求項１〜請求項３のいずれか１項に記載の半導体デバイスの製造方法。
【請求項５】
前記半導体層のヌープ硬度は、１０００ｋｇｆ／ｍｍ2以上である、請求項１〜請求項４のいずれか１項に記載の半導体デバイスの製造方法。
【請求項６】
前記半導体層は、炭化珪素層、サファイア層、窒化ガリウム層およびダイヤモンド層のうち少なくともいずれか１層を含む、請求項１〜請求項５のいずれか１項に記載の半導体デバイスの製造方法。
【請求項７】
前記第１の分割工程と前記第２の分割工程とは、同一のステージ上で連続して実行される、請求項１〜請求項６のいずれか１項に記載の半導体デバイスの製造方法。
【請求項８】
前記半導体基板は、前記エピタキシャル層上に形成された絶縁膜をさらに含む、請求項１〜請求項７のいずれか１項に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの構成材料として、炭化珪素（ＳｉＣ）半導体をはじめとするワイドバンドギャップ半導体が注目されている。デバイスの構成材料としてワイドバンドギャップ半導体を使用することにより、従来の珪素（Ｓｉ）半導体デバイスよりも高耐圧、低消費電力であり、高速動作が可能な半導体デバイスの実現が期待できるからである。
【０００３】
一般にワイドバンドギャップ半導体は、そのバンドギャップの広さ故に原子間の結合力が強く、硬度が極めて高い。そのためウエハ（基板）をダイシングソーによって分割する際にクラックが発生しやすく、これが歩留まり低下の要因となっている。
【０００４】
従来、こうした問題に対応すべく、種々の基板分割方法が提案されている〔たとえば特開２０１１−１４６７４８号公報（特許文献１）、特開平８−２３６８６７号公報（特許文献２）および特開平１０−２４２５７０号公報（特許文献３）を参照〕。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１４６７４８号公報
【特許文献２】特開平８−２３６８６７号公報
【特許文献３】特開平１０−２４２５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、基板に電子ビームを照射してクラックを発生させ、それにより基板を分割する方法が提案されている。しかしこの方法は、一般的なダイシングソーによる分割に比べると加工速度が遅く、大面積基板（特に６インチ以上の基板）の分割には適しない。したがって、この方法では今後予想されるワイドバンドギャップ半導体基板の大面積化に対応できない。
【０００７】
特許文献２では、サファイア基板に溝を形成した後、窒化物系半導体層を選択的に成長させ、その後に溝に沿って基板を分割する方法が提案されている。しかしこの方法によれば、溝を形成する分だけ工数の増加を余儀なくされる。
【０００８】
特許文献３では、サファイアを下地基板として、その上に窒化ガリウム（ＧａＮ）系半導体層を積層した半導体積層基板において、結晶のへき開方向に沿って切れ目を入れ、これを起点に基板を分割する方法が提案されている。しかしながらこの方法では、チップ形状が結晶のへき開面によって規制されることから、たとえば半導体層がＳｉＣ（六方晶）層の場合には、基板から四角形のチップを切り出すことができない。
【０００９】
以上の現状に鑑みて、半導体基板を分割してチップ（個片）化する工程を含む半導体デバイスの製造方法において、歩留まりを向上させることを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体デバイスの製造方法は、半導体層と、該半導体層上に形成されたエピタキシャル層とを含む半導体基板を準備する工程と、該半導体基板の中心点を含み、直径が１０ｍｍである中心領域を通るように、該半導体基板を分割して第１の個片を得る第１の分割工程と、該第１の個片を細断して第２の個片を得る第２の分割工程と、を備える。
【発明の効果】
【００１１】
上記によれば、半導体デバイスの歩留まりを向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一態様に係る半導体基板の構成の一例を示す模式的な平面図である。
【図２】図１のＩＩ−ＩＩ線における模式的な部分断面図である。
【図３】本発明の一態様に係る第１の分割工程を図解する模式図である。
【図４】本発明の一態様に係る第２の分割工程を図解する模式図である。
【図５】本発明の一態様に係る半導体デバイスの製造方法の概略を示すフローチャートである。
【発明を実施するための形態】
【００１３】
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。
【００１４】
本発明の一態様に係る半導体デバイスの製造方法は、
〔１〕半導体層と、該半導体層上に形成されたエピタキシャル層とを含む半導体基板を準備する工程と、該半導体基板の中心点を含み、直径が１０ｍｍである中心領域を通るように、該半導体基板を分割して第１の個片を得る第１の分割工程と、該第１の個片を細断して第２の個片を得る第２の分割工程と、を備える。
【００１５】
硬度の高い半導体基板を分割する際にクラックが発生しやすい原因は、基板内部の残留歪みあるいは熱歪みにあるものと考えられる。すなわち半導体基板がエピタキシャル成長工程、イオン注入工程等を経ることにより、基板の内部には残留歪みあるいは熱歪みが蓄積しており、基板の中心領域以外の部分から分割を始めると、分割によって分けられる２つの領域に加わる加工応力が不均等になることから、一方の領域に含まれる歪みで応力集中が起こり、クラックに至るものと考えられる。
【００１６】
これに対して上記の製造方法では、最初に半導体基板の中心領域を通る線上において分割を行う。これにより分割によって分けられる２つの領域に加わる加工応力が均等になり、歪みを解放しながら半導体基板を分割することができる。さらに最初の分割によって得られた第１の個片では既に歪みが解消されていることから、容易に細断して第２の個片（チップ）とすることができる。
【００１７】
さらに上記の製造方法では、加工速度の速いダイシングソーを用いることができ、実質的に工数の増加を伴わず、歩留まりの向上を実現することができる。加えてチップ形状が結晶のへき開面に左右されないため、汎用性も高い。
【００１８】
〔２〕半導体基板の直径は、１５０ｍｍ以上であることが好ましい。
直径が１５０ｍｍ以上（たとえば６インチ以上）の大面積基板では、ダイシング時に加工応力が不均等に加わりやすく、基板の硬度が高くなると高頻度でクラックが発生する。しかし上記〔１〕の製造方法によれば、こうした大面積基板であってもクラックを生じさせずに分割することが可能である。
【００１９】
〔３〕半導体層の厚さは、３００μｍ以上７００μｍ以下であることが好ましい。
半導体層の厚さが３００μｍ以上であることにより、半導体基板の反りを抑制することができる。これにより、基板をステージ上に吸着して固定する工程（たとえばイオン注入工程等）において吸着不良を防止すると共に、熱歪みの発生を低減することができる。また半導体層の厚さが７００μｍ以下であることにより、不要なコストの発生を抑えることができる。
【００２０】
ところが、３００μｍ以上７００μｍ以下の厚さを有する半導体層は、硬度が高くなると非常に割れやすくなり、単純にダイシングソーで分割すると高頻度でクラックが発生している。こうした現象の機序の詳細は不明であるが、基板の残留歪みあるいはダイシング時の加工応力等が複合的に作用した結果であると推測される。
【００２１】
しかし上記〔１〕の製造方法によれば、こうした割れやすい厚さの半導体層を含む半導体基板であっても、クラックを生じさせずに分割することができる。
【００２２】
〔４〕第１の分割工程は、半導体基板を十字状に分割して、４つの第１の個片を得る工程を含むことが好ましい。クラックの発生頻度をいっそう低減できるからである。
【００２３】
〔５〕半導体層のヌープ硬度は、１０００ｋｇｆ／ｍｍ2以上であることが好ましい。
従来の分割方法では、半導体層のヌープ硬度が１０００ｋｇｆ／ｍｍ2以上の場合、半導体基板にクラックを生じさせずに分割することは非常に困難であった。しかし上記〔１〕の製造方法によれば容易に分割することができる。
【００２４】
〔６〕半導体層は、炭化珪素層、サファイア層、窒化ガリウム層およびダイヤモンド層のうち少なくともいずれか１層を含むことが好ましい。
【００２５】
上記〔１〕の製造方法によれば、これらの層を含む、硬度の高い半導体基板も分割することができる。
【００２６】
〔７〕第１の分割工程と第２の分割工程とは、同一のステージ上で連続して実行されることが好ましい。プロセスを簡略化できるからである。
【００２７】
〔８〕半導体基板は、エピタキシャル層上に形成された絶縁膜をさらに含むことが好ましい。
【００２８】
半導体基板において、エピタキシャル層上に絶縁膜（たとえばパッシベーション膜、層間絶縁膜等）が形成されると、引張応力によって残留歪みが増加し、分割の際にクラックが発生しやすくなる。しかしこの場合にも上記〔１〕の製造方法によれば、クラックを発生させることなく、半導体基板を分割することができる。
【００２９】
[本発明の実施形態の詳細]
以下、本発明の実施形態（以下「本実施形態」とも記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。また本明細書の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、数字の上に”−”（バー）を付すことによって表現されるが、本明細書では数字の前に負の符号を付すことによって結晶学上の負の指数を表現している。
【００３０】
〔半導体デバイスの製造方法〕
図５は本実施形態の製造方法の概略を示すフローチャートである。図５を参照して、当該製造方法は準備工程（Ｓ１００）と、ダイシング工程（Ｓ２００）とを備えるものであり、ダイシング工程は第１の分割工程（Ｓ２０１）と第２の分割工程（Ｓ２０２）とをこの順序で含む。以下、各工程について説明する。
【００３１】
〔準備工程（Ｓ１００）〕
この工程では、半導体基板１０が準備される。図１は半導体基板１０の模式的な平面図であり、図２は図１のＩＩ−ＩＩ線における模式的な部分断面図である。
【００３２】
〔半導体基板〕
図１および図２を参照して、半導体基板１０は、半導体層１と、半導体層１上に形成されたエピタキシャル層２と含むものであり、さらに半導体基板１０はエピタキシャル層２上に絶縁膜３を含んでいる。半導体基板１０の直径Ｒは、好ましくは１５０ｍｍ以上（たとえば６インチ以上）であり、より好ましくは１７５ｍｍ以上（たとえば７インチ以上）であり、特に好ましくは２００ｍｍ以上（たとえば８インチ以上）である。半導体基板１０の面積が大きいほど、半導体デバイスのコスト低減に寄与できるからである。
【００３３】
〔半導体層〕
半導体層１は、ＳｉＣ層、サファイア層、ＧａＮ層およびダイヤモンド層のうち少なくともいずれか１層を含むことができる。半導体層１は、単層であってもよいし、複数の層から構成されていてもよい。たとえば、半導体層１は単層のＳｉＣ層等であってもよいし、サファイア層等を下地としてその上にＧａＮ層等が積層されたものであってもよい。
【００３４】
本実施形態は、Ｓｉ層よりも硬度の高い半導体層（概ねヌープ硬度が１０００ｋｇｆ／ｍｍ2以上の半導体層）に対して特に有効である。半導体層１の硬度が高くなるほど半導体基板１０が割れやすくなるため、本実施形態による歩留まりと、従来のダイシングによる歩留まりとの差異は顕著になる。ここで主な半導体材料のヌープ硬度を列記すると次の通りである
Ｓｉ        ：５６０〜７１０ｋｇｆ／ｍｍ2
サファイア  ：１６００〜２０００ｋｇｆ／ｍｍ2
ＳｉＣ      ：２５００〜３２００ｋｇｆ／ｍｍ2
ダイヤモンド：７０００〜８０００ｋｇｆ／ｍｍ2
よって半導体層１の硬度は、好ましくは１０００ｋｇｆ／ｍｍ2以上であり、より好ましくは１５００ｋｇｆ／ｍｍ2以上であり、さらに好ましくは２０００ｋｇｆ／ｍｍ2以上であり、最も好ましくは２５００ｋｇｆ／ｍｍ2以上である。
【００３５】
半導体層１は、たとえば単結晶インゴットをスライスすることにより準備される。たとえばワイヤーソー等を用いて、単結晶インゴットを所定の厚さにスライスすればよい。スライス後、半導体層１の主面を研磨してもよい。半導体層１の厚さｔは、３００μｍ以上７００μｍ以下が好ましい。厚さｔが３００μｍ以上であると半導体基板１０の反りが小さくなり、たとえばイオン注入時等における熱歪みの発生が抑制できるからである。また厚さｔを７００μｍ以下に制限することにより不要なコストの発生も抑えられる。半導体層１の厚さｔは、より好ましくは４００μｍ以上６００μｍ以下であり、特に好ましくは４５０μｍ以上５５０μｍ以下である。
【００３６】
目的とする半導体デバイスがパワーデバイスである場合、半導体層１は４Ｈ型の結晶多形を有するＳｉＣ（以下「４Ｈ−ＳｉＣ」とも記す）層であることが好ましい。半導体層１が４Ｈ−ＳｉＣ層である場合、半導体層１の主面のうちエピタキシャル層２が形成されるべき主面（成長面）は、（０００１）面〔いわゆるＳｉ面〕側としてもよいし、（０００−１）面〔いわゆるＣ面〕側としてもよい。このとき成長面は、｛０００１｝面に対して２°以上８°以下傾斜した面であることが望ましい。すなわち、半導体層１の｛０００１｝面に対するオフ角度は２°以上８°以下が望ましい。エピタキシャル層２において基底面転位等の発生を抑え、歩留まりを向上させるためである。なお以下の説明では、成長面の反対に位置する主面を「裏面」と記すことがある。
【００３７】
〔エピタキシャル層〕
エピタキシャル層２は、半導体層１上にエピタキシャル成長させられた半導体層である。半導体層１上におけるエピタキシャル成長は、たとえば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、液相エピタキシー（ＬＰＥ：Ｌｉｑｕｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）法等によって行われ得る。４Ｈ−ＳｉＣを例にとれば、たとえばシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを原料ガスとするＣＶＤ法によって、４Ｈ−ＳｉＣ層（半導体層１）上に、４Ｈ−ＳｉＣのエピタキシャル層２を成長させることができる。このときエピタキシャル層２に、たとえば窒素（Ｎ）もしくはリン（Ｐ）等の不純物をドーピングしてもよい。
【００３８】
エピタキシャル層２は、ドナーまたはアクセプタがドーピングされた不純物領域（図示せず）を有する。不純物領域は、たとえばリソグラフィー等によってパターニングされたマスクの上から、イオン注入を行うことによって形成される。ここでエピタキシャル層２がＳｉＣ層である場合には、イオン注入で生じるダメージ（欠陥）を抑えるために、半導体基板１０の裏面をステージ上に固定した状態で、基板温度を３００℃〜８００℃程度まで加熱する必要がある。このときに生じる熱歪みが、ＳｉＣ基板を割れやすくさせる要因の一つであると考えられる。前述のように半導体層１の厚さｔが３００μｍ以上であれば、半導体基板１０の反りが小さくなり、イオン注入時の熱歪みが抑えられる。これによりダイシング時のクラックの発生頻度が低減される。
【００３９】
注入されたドナーまたはアクセプタは、半導体基板１０を所定の温度でアニールすることによって活性化される。その後、目的とするデバイスの構造に合わせて電極層等の形成が行われ得る。
【００４０】
〔絶縁膜〕
図２を参照して、半導体基板１０は、エピタキシャル層２上に形成された絶縁膜３をさらに含むことができる。絶縁膜３は、ＣＶＤ法あるいはスパッタリング法等によって形成され、たとえば層間絶縁膜およびパッシベーション膜（保護膜）等として機能する。絶縁膜３は、たとえば二酸化珪素（ＳｉＯ2）膜、窒化珪素（ＳｉＮ）膜、酸窒化珪素（ＳｉＯＮ）膜、あるいは樹脂膜（たとえばポリイミド膜）等であり得る。絶縁膜３は単層であってもよいし、複数の層から構成されていてもよい。絶縁膜３の厚さは、たとえば０．５μｍ〜２．０μｍ程度である。
【００４１】
絶縁膜３が形成されることにより、半導体層１およびエピタキシャル層２に引張応力が加わることから、ダイシング時のクラックの発生が助長されることとなる。そのため従来の分割方法によって、たとえば絶縁膜を含むＳｉＣ基板を分割（ダイシング）するとクラックが発生して、歩留まりが低下していた。しかし以下に説明する本実施形態の分割方法によれば、こうした場合にも、クラックを生じさせずに半導体基板を分割することが可能である。
【００４２】
〔ダイシング工程（Ｓ２００）〕
ダイシング工程（Ｓ２００）では、半導体基板１０をダイシングしてチップ化する。本実施形態では、一般的なダイシングソーを使用することができる。ダイシングブレードには、たとえば刃先にダイヤモンド砥粒を含むブレード（いわゆるダイヤモンドブレード）を使用することができる。ダイシング工程（Ｓ２００）では、第１の分割工程（Ｓ２０１）と第２の分割工程（Ｓ２０２）とがこの順序で実行される。
【００４３】
〔第１の分割工程（Ｓ２０１）〕
図３は第１の分割工程を図解する模式図である。この工程では、半導体基板１０を分割して第１の個片ｄ１を得る。図１および図３を参照して、半導体基板１０は、裏面に保護テープ３０が貼り付けられた状態で、成長面を上にしてダイシングステージ４０上に設置される。次いで、半導体基板１０の中心点Ｃｐを含み、直径が１０ｍｍである中心領域Ｃｒを通るダイシングラインＬ１０１およびＬ１０２に沿って、半導体基板１０をダイシングブレード２０で切断することにより、第１の個片ｄ１が得られる。
【００４４】
このように第１の個片ｄ１となるべき部分に加わる加工応力が均等となるように、初回の分割を行うことにより、半導体基板１０内に蓄積した残留歪みを解放しながら、クラックを生じさせずに第１の個片ｄ１を得ることができる。
【００４５】
ここで図１および図３では、ダイシングラインが２本の場合を図示しているが、第１の分割工程におけるダイシングラインは、中心領域Ｃｒを通っている限り、１本であってもよいし、あるいは３本以上であってもよい。
【００４６】
中心領域Ｃｒの直径は、より好ましくは８ｍｍであり、特に好ましくは５ｍｍである。中心領域Ｃｒの直径を小さく制限するほど、クラックの発生頻度を低減できると共に、チップの取り数を多くできるからである。
【００４７】
図１および図３を参照して、第１の分割工程では、半導体基板１０を十字状に分割して、４つの第１の個片ｄ１を得ることが好ましい。クラックの発生頻度をいっそう低減できるからである。ダイシングラインＬ１０１とダイシングラインＬ１０２とは直交していることが望ましいが、半導体基板１０を十字状に分割できる限り、２つのダイシングラインは必ずしも直交していなくてもよい。ダイシングラインＬ１０１とダイシングラインＬ１０２とが交差する角度は、好ましくは８５°以上９５°以下であり、より好ましくは８７°以上９３°以下であり、特に好ましくは８９°以上９１°以下である。
【００４８】
〔第２の分割工程（Ｓ２０２）〕
第１の分割工程の後、第２の分割工程が実行される。図４は第２の分割工程を図解する模式図である。この工程では、ダイシングライン群Ｌ２０１およびＬ２０２に沿って、第１の個片ｄ１を切断することにより、複数の第２の個片ｄ２（チップ）を得る。第１の分割工程を経た第１の個片ｄ１では既に残留歪みが解消されていることから、第２の分割工程では特別な設定をせずとも、クラックを発生させずにダイシングを行うことができる。
【００４９】
ここで第２の分割工程は、第１の分割工程から引き続いて、同一のダイシングステージ４０（図３参照）上において、連続して実行されることが望ましい。プロセスを簡略化するためである。
【００５０】
以上の工程を経ることにより、硬度の高い半導体基板であってもクラックを発生させずに分割することができ、半導体デバイスの歩留まりを向上させることができる。
【００５１】
今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施形態ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００５２】
１  半導体層
２  エピタキシャル層
３  絶縁膜
１０  半導体基板
２０  ダイシングブレード
３０  保護テープ
４０  ダイシングステージ
Ｃｐ  中心点
Ｃｒ  中心領域
Ｌ１０１，Ｌ１０２  ダイシングライン
Ｌ２０１，Ｌ２０２  ダイシングライン群
Ｒ  直径
ｄ１  第１の個片
ｄ２  第２の個片
ｔ  厚さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2016004960.tif 000007