(57)【要約】【課題】ダミーピラーの上面に半導体基板が露出することによって、ダミーピラー上面の導電膜が半導体基板と短絡してしまうことを防止する。【解決手段】半導体装置１は、活性領域ｋａ内に立設される半導体ピラーｓｐ１と、中間素子分離領域ｉｓ内に立設されるダミーピラーｉｐ１と、活性領域ｋａと中間素子分離領域ｉｓの境界に重なり、かつ、半導体ピラーｓｐ１とダミーピラーｉｐ１の間に位置するように立設される補助ピラーｂｐ１と、半導体ピラーｓｐ１の側面に形成されるゲート電極ｇ１と、補助ピラーｂｐ１の側面に形成され、ゲート電極ｇ１と接触するゲート電極ｉｇ１と、ダミーピラーｉｐ１の側面に形成され、ゲート電極ｉｇ１と接触するゲート電極ｓｇと、ダミーピラーｉｐ１の上面に形成され、ゲート電極ｓｇと電気的に接続されるピラー上部配線４０と、補助ピラーｂｐ１の上面を覆うマスク膜４とを備える。【選択図】図１
2016046272.tif 000002
【特許請求の範囲】
【請求項１】
主面に埋め込まれた素子分離用絶縁膜によって第１の活性領域及び素子分離領域が区画された半導体基板と、
前記第１の活性領域内に立設される第１の半導体ピラーと、
前記素子分離領域内に立設されるダミーピラーと、
前記第１の活性領域と前記素子分離領域の境界に重なり、かつ、前記第１の半導体ピラーと前記ダミーピラーの間に位置するように立設される第１の補助ピラーと、
前記第１の半導体ピラーの側面に形成される第１のゲート電極と、
前記第１の補助ピラーの側面に形成され、前記第１のゲート電極と接触する第１の中間ゲート電極と、
前記ダミーピラーの側面に形成され、前記第１の中間ゲート電極と接触する給電用ゲート電極と、
前記ダミーピラーの上面に形成され、前記給電用ゲート電極と電気的に接続される導電膜と、
前記第１の補助ピラーの上面を覆う第１の絶縁膜と
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の補助ピラーは、前記半導体基板によって構成される第１の部分半導体ピラーと、前記素子分離用絶縁膜によって構成される第１の部分絶縁体ピラーとが前記第１の活性領域と前記素子分離領域の境界で接合されてなる形状を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極と前記第１の中間ゲート電極とは、前記第１の半導体ピラーと前記第１の補助ピラーの間で一体化し、
前記第１の中間ゲート電極と前記給電用ゲート電極とは、前記第１の補助ピラーと前記ダミーピラーとの間で一体化する
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記給電用ゲート電極は、前記ダミーピラーの上面の縁部の全周で前記導電膜と接触する
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記給電用ゲート電極の側面を覆うサイドウォール絶縁膜と、
下面で前記導電膜及び前記給電用ゲート電極の両方と接触する位置に形成されたゲート給電プラグとをさらに備え、
前記給電用ゲート電極は、前記ゲート給電プラグを介して、前記導電膜と電気的に接続される
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の半導体ピラーの上部に形成される第１の上部拡散層と、
前記第１の半導体ピラーの下部の周囲に形成される第１の下部拡散層と、
をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の活性領域内に立設される第１の追加半導体ピラーと、
前記第１の追加半導体ピラーの側面に形成され、前記第１のゲート電極と接触する第１の追加ゲート電極と、
前記第１の追加半導体ピラーの上部に形成される第１の追加上部拡散層とをさらに備え、
前記第１の下部拡散層は、前記第１の半導体ピラー及び前記第１の追加半導体ピラーそれぞれの下部を取り囲むように一体として形成される
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の活性領域内に立設される第２の追加半導体ピラーと、
前記第２の追加半導体ピラーの側面に形成され、前記第１の追加ゲート電極と接触する第２の追加ゲート電極と、
前記第２の追加半導体ピラーの上部に形成される第２の追加上部拡散層とをさらに備え、
前記第１の下部拡散層は、前記第１の半導体ピラー並びに前記第１及び第２の追加半導体ピラーそれぞれの下部を取り囲むように一体として形成される
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の上部拡散層並びに前記第１及び第２の追加上部拡散層のそれぞれに接続される第１の配線をさらに備える
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
主面に埋め込まれた素子分離用絶縁膜によって第１及び第２の活性領域並びに素子分離領域が区画された半導体基板と、
前記第１の活性領域内に立設される第１の半導体ピラーと、
前記第２の活性領域内に立設される第２の半導体ピラーと、
前記素子分離領域内に立設されるダミーピラーと、
前記第１の活性領域と前記素子分離領域の境界に重なり、かつ、前記第１の半導体ピラーと前記ダミーピラーの間に位置するように立設される第１の補助ピラーと、
前記第２の活性領域と前記素子分離領域の境界に重なり、かつ、前記第２の半導体ピラーと前記ダミーピラーの間に位置するように立設される第２の補助ピラーと、
前記第１の半導体ピラーの側面に形成される第１のゲート電極と、
前記第２の半導体ピラーの側面に形成される第２のゲート電極と、
前記第１の補助ピラーの側面に形成され、前記第１のゲート電極と接触する第１の中間ゲート電極と、
前記第２の補助ピラーの側面に形成され、前記第２のゲート電極と接触する第２の中間ゲート電極と、
前記ダミーピラーの側面に形成され、前記第１及び第２の中間ゲート電極のそれぞれと接触する給電用ゲート電極と、
前記ダミーピラーの上面に形成され、前記給電用ゲート電極と電気的に接続される導電膜と、
前記第１の補助ピラーの上面を覆う第１の絶縁膜と、
前記第２の補助ピラーの上面を覆う第２の絶縁膜と
を備えることを特徴とする半導体装置。
【請求項１１】
前記第１の補助ピラーは、前記半導体基板によって構成される第１の部分半導体ピラーと、前記素子分離用絶縁膜によって構成される第１の部分絶縁体ピラーとが前記第１の活性領域と前記素子分離領域の境界で接合されてなる形状を有し、
前記第２の補助ピラーは、前記半導体基板によって構成される第２の部分半導体ピラーと、前記素子分離用絶縁膜によって構成される第２の部分絶縁体ピラーとが前記第２の活性領域と前記素子分離領域の境界で接合されてなる形状を有する
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１のゲート電極と前記第１の中間ゲート電極とは、前記第１の半導体ピラーと前記第１の補助ピラーの間で一体化し、
前記第１の中間ゲート電極と前記給電用ゲート電極とは、前記第１の補助ピラーと前記ダミーピラーとの間で一体化し、
前記第２のゲート電極と前記第２の中間ゲート電極とは、前記第２の半導体ピラーと前記第２の補助ピラーの間で一体化し、
前記第２の中間ゲート電極と前記給電用ゲート電極とは、前記第２の補助ピラーと前記ダミーピラーとの間で一体化する
ことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記給電用ゲート電極は、前記ダミーピラーの上面の縁部の全周で前記導電膜と接触する
ことを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記給電用ゲート電極の側面を覆うサイドウォール絶縁膜と、
それぞれの下面で前記導電膜及び前記給電用ゲート電極の両方と接触する位置に形成された第１及び第２のゲート給電プラグとをさらに備え、
前記給電用ゲート電極は、前記第１及び第２のゲート給電プラグのそれぞれを介して、前記導電膜と電気的に接続される
ことを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１５】
前記第１のゲートコンタクトプラグは、前記第２のゲート給電プラグに比べ、前記第１の活性領域に近い位置に設けられる
ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の半導体ピラーの上部に形成される第１の上部拡散層と、
前記第１の半導体ピラーの下部の周囲に形成される第１の下部拡散層と、
前記第２の半導体ピラーの上部に形成される第２の上部拡散層と、
前記第２の半導体ピラーの下部の周囲に形成される第２の下部拡散層と、
をさらに備えることを特徴とする請求項１０乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第１の活性領域内に立設される第１の追加半導体ピラーと、
前記第１の活性領域内に立設される第２の追加半導体ピラーと、
前記第１の追加半導体ピラーの側面に形成され、前記第１のゲート電極と接触する第１の追加ゲート電極と、
前記第２の追加半導体ピラーの側面に形成され、前記第１の追加ゲート電極と接触する第２の追加ゲート電極と、
前記第１の追加半導体ピラーの上部に形成される第１の追加上部拡散層と、
前記第２の追加半導体ピラーの上部に形成される第２の追加上部拡散層と、
前記第１の上部拡散層並びに前記第１及び第２の追加上部拡散層のそれぞれに接続される第１の配線とをさらに備え、
前記第１の下部拡散層は、前記第１の半導体ピラー並びに前記第１及び第２の追加半導体ピラーそれぞれの下部を取り囲むように一体として形成される
ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第２の活性領域内に立設される第３の追加半導体ピラーと、
前記第２の活性領域内に立設される第４の追加半導体ピラーと、
前記第３の追加半導体ピラーの側面に形成され、前記第２のゲート電極と接触する第３の追加ゲート電極と、
前記第４の追加半導体ピラーの側面に形成され、前記第３の追加ゲート電極と接触する第４の追加ゲート電極と、
前記第３の追加半導体ピラーの上部に形成される第３の追加上部拡散層と、
前記第４の追加半導体ピラーの上部に形成される第４の追加上部拡散層と、
前記第２の上部拡散層並びに前記第３及び第４の追加上部拡散層のそれぞれに接続される第２の配線とをさらに備え、
前記第２の下部拡散層は、前記第２の半導体ピラー並びに前記第３及び第４の追加半導体ピラーそれぞれの下部を取り囲むように一体として形成される
ことを特徴とする請求項１６又は１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に縦型トランジスタを用いる半導体装置に関する。
【背景技術】
【０００２】
近年、トランジスタを微細化する技術として、半導体基板の主面（トランジスタを形成する面）に立設された半導体ピラーをチャネルとして用いるトランジスタ（縦型トランジスタ）が提案されている。
【０００３】
縦型トランジスタは、半導体基板の主面に対して垂直方向（法線方向）に延びる半導体ピラー（シリコンピラー）と、この半導体ピラーの側面にゲート絶縁膜を介して設けられたゲート電極と、半導体ピラーの下部に設けられたドレイン領域及びドレイン電極と、半導体ピラーの上部に設けられたソース領域及びソース電極とを有して構成される。
【０００４】
縦型トランジスタには、チャネルを半導体基板の主面と平行に配置したプレーナ型トランジスタと比較すると、占有面積が小さく、チャネル長（ゲート長）を長くしても占有面積の増加がないという特徴がある。この特徴のため、縦型トランジスタを利用すれば、占有面積を大きくしなくても短チャネル効果が抑制できる、という効果が得られる。また、縦型トランジスタは、チャネルの完全空乏化が可能となり、良好なＳ値(Subthreshold swing value)および大きなドレイン電流が得られるという利点も有している。
【０００５】
特許文献１は、素子分離領域を挟んで隣接する位置に配置された２つの活性領域を有し、それぞれの中に１つずつ縦型トランジスタが形成された半導体装置を開示している。各活性領域の内側には、側面にゲート絶縁膜を介してゲート電極が形成された半導体ピラーが１つずつ設けられる。この半導体装置は、この他に、活性領域間の素子分離領域内に形成された絶縁体ピラーを備えており、この絶縁体ピラーの側面にも、各半導体ピラーの側面に形成されているものと同じゲート電極が形成される。各半導体ピラー側面のゲート電極と絶縁体ピラー側面のゲート電極とは一体化されており、したがって、各半導体ピラー側面のゲート電極は、絶縁体ピラー側面のゲート電極を介して互いに接続されている。
【０００６】
上記のようなゲート電極の構造は、縦型トランジスタのゲート電極を素子分離領域内まで延長し、そこでゲートコンタクトプラグと接続するために採用されているものである。したがって、絶縁体ピラー側面のゲート電極は、ゲート電極を延長するための配線であると言えるが、側面に形成したゲート電極は非常に薄い導電膜であるため、上記の構造だけでは配線抵抗が高くなってしまう。これに対して特許文献１の半導体装置では、絶縁体ピラーの上面にも導電膜を形成し、この導電膜が絶縁体ピラー上面の縁部でゲート電極と接触するようにすることで、配線抵抗の低減を実現している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−２１９３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の半導体装置の構造では、絶縁体ピラー上面の導電膜が半導体基板と短絡してしまうことがある。つまり、特許文献１の図５（ｂ）に示されるように、半導体ピラー及び絶縁体ピラーの形成は、半導体ピラー及び絶縁体ピラーとなる領域のみが残るように活性領域と素子分離領域を同時にエッチングするという工程によって行われるが、このときに使用するマスクパターンが位置ずれを起こすと、絶縁体ピラーの上面に半導体基板が露出することになる。この状態で絶縁体ピラーの上面に導電膜を形成すると、絶縁体ピラー上面の導電膜が半導体基板と短絡してしまう。このような短絡は、半導体装置が誤動作する原因となるので、短絡の発生を防止することが必要とされている。
【課題を解決するための手段】
【０００９】
本発明の一側面による半導体装置は、主面に埋め込まれた素子分離用絶縁膜によって第１の活性領域及び素子分離領域が区画された半導体基板と、前記第１の活性領域内に立設される第１の半導体ピラーと、前記素子分離領域内に立設されるダミーピラーと、前記第１の活性領域と前記素子分離領域の境界に重なり、かつ、前記第１の半導体ピラーと前記ダミーピラーの間に位置するように立設される第１の補助ピラーと、前記第１の半導体ピラーの側面に形成される第１のゲート電極と、前記第１の補助ピラーの側面に形成され、前記第１のゲート電極と接触する第１の中間ゲート電極と、前記ダミーピラーの側面に形成され、前記第１の中間ゲート電極と接触する給電用ゲート電極と、前記ダミーピラーの上面に形成され、前記給電用ゲート電極と電気的に接続される導電膜と、前記第１の補助ピラーの上面を覆う第１の絶縁膜とを備えることを特徴とする。
【００１０】
また、本発明の別の一側面による半導体装置は、主面に埋め込まれた素子分離用絶縁膜によって第１及び第２の活性領域並びに素子分離領域が区画された半導体基板と、前記第１の活性領域内に立設される第１の半導体ピラーと、前記第２の活性領域内に立設される第２の半導体ピラーと、前記素子分離領域内に立設されるダミーピラーと、前記第１の活性領域と前記素子分離領域の境界に重なり、かつ、前記第１の半導体ピラーと前記ダミーピラーの間に位置するように立設される第１の補助ピラーと、前記第２の活性領域と前記素子分離領域の境界に重なり、かつ、前記第２の半導体ピラーと前記ダミーピラーの間に位置するように立設される第２の補助ピラーと、前記第１の半導体ピラーの側面に形成される第１のゲート電極と、前記第２の半導体ピラーの側面に形成される第２のゲート電極と、前記第１の補助ピラーの側面に形成され、前記第１のゲート電極と接触する第１の中間ゲート電極と、前記第２の補助ピラーの側面に形成され、前記第２のゲート電極と接触する第２の中間ゲート電極と、前記ダミーピラーの側面に形成され、前記第１及び第２の中間ゲート電極のそれぞれと接触する給電用ゲート電極と、前記ダミーピラーの上面に形成され、前記給電用ゲート電極と電気的に接続される導電膜と、前記第１の補助ピラーの上面を覆う第１の絶縁膜と、前記第２の補助ピラーの上面を覆う第２の絶縁膜とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第１の半導体ピラーとダミーピラーの間に第１の補助ピラーを設け、かつ、導電膜はダミーピラーの上面のみに設け、第１の補助ピラーの上面は第１の絶縁膜で覆うこととしたので、各ピラーを形成する際に使用するマスクパターンの位置ずれに起因してダミーピラーの上面に半導体基板が露出することによって、ダミーピラー上面の導電膜が半導体基板と短絡してしまうことを防止できる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）（ｂ）は、本発明の好ましい第１の実施の形態による半導体装置１の水平断面図である。（ａ）は図２のＤ−Ｄ線に対応し、（ｂ）は図２のＥ−Ｅ線に対応している。
【図２】図１のＡ−Ａ線に対応する半導体装置１の垂直断面図である。
【図３】（ａ）は図１のＢ−Ｂ線に対応する半導体装置１の垂直断面図であり、（ｂ）は図１のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。
【図４】製造工程における本発明の好ましい第１の実施の形態による半導体装置１の上面図である。
【図５】図４のＡ−Ａ線に対応する半導体装置１の垂直断面図である。
【図６】（ａ）は図４のＢ−Ｂ線に対応する半導体装置１の垂直断面図であり、（ｂ）は図４のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。
【図７】製造工程（図４に示した工程に続く工程）における半導体装置１の上面図である。
【図８】図７のＡ−Ａ線に対応する半導体装置１の垂直断面図である。
【図９】（ａ）は図７のＢ−Ｂ線に対応する半導体装置１の垂直断面図であり、（ｂ）は図７のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。
【図１０】製造工程（図７に示した工程に続く工程）における半導体装置１の上面図である。
【図１１】図１０のＡ−Ａ線に対応する半導体装置１の垂直断面図である。
【図１２】（ａ）は図１０のＢ−Ｂ線に対応する半導体装置１の垂直断面図であり、（ｂ）は図１０のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。
【図１３】製造工程（図１０に示した工程に続く工程）における半導体装置１の垂直断面図である。
【図１４】製造工程（図１３に示した工程に続く工程）における半導体装置１の垂直断面図である。
【図１５】製造工程（図１４に示した工程に続く工程）における半導体装置１の垂直断面図である。
【図１６】製造工程（図１５に示した工程に続く工程）における半導体装置１の垂直断面図である。
【図１７】製造工程（図１６に示した工程に続く工程）における半導体装置１の垂直断面図である。
【図１８】製造工程（図１７に示した工程に続く工程）における半導体装置１の上面図である。
【図１９】図１８のＡ−Ａ線に対応する半導体装置１の垂直断面図である。
【図２０】（ａ）は図１８のＢ−Ｂ線に対応する半導体装置１の垂直断面図であり、（ｂ）は図１８のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。
【図２１】（ａ）（ｂ）は、本発明の好ましい第２の実施の形態による半導体装置１の水平断面図である。（ａ）は図２２のＤ−Ｄ線に対応し、（ｂ）は図２２のＥ−Ｅ線に対応している。
【図２２】図２１のＡ−Ａ線に対応する半導体装置１の垂直断面図である。
【図２３】（ａ）は図２１のＢ−Ｂ線に対応する半導体装置１の垂直断面図であり、（ｂ）は図２１のＣ−Ｃ線に対応する半導体装置１の垂直断面図である。
【図２４】製造工程における本発明の好ましい第２の実施の形態による半導体装置１の垂直断面図である。
【図２５】製造工程（図２４に示した工程に続く工程）における半導体装置１の垂直断面図である。
【図２６】本発明の好ましい第３の実施の形態による半導体装置１の水平断面図である。
【図２７】本発明の好ましい第３の実施の形態による半導体装置１の水平断面図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
本発明の第１の実施の形態による半導体装置１は、図２に示すように、シリコン単結晶からなる半導体基板２の主面に、ＳＴＩ(Shallow Trench Isolation)法による素子分離領域を構成するシリコン酸化膜３（素子分離用絶縁膜）が埋設された構成を有している。このシリコン酸化膜３により、半導体基板２の主面には、２つの活性領域ｋａ，ｋｂ（第１の活性領域、第２の活性領域）がｘ方向に互いに隣接して区画されている。
【００１５】
活性領域ｋａ，ｋｂの間には、中間素子分離領域ｉｓが設けられる。中間素子分離領域ｉｓは素子分離領域内に配置される長方形の領域であり、ｘ方向の一端で活性領域ｋａと接し、ｘ方向の他端で活性領域ｋｂと接している。
【００１６】
活性領域ｋａ，ｋｂ及び中間素子分離領域ｉｓは、各種のピラーを形成するためのピラー形成領域を構成する。具体的には、図１（ｂ）及び図２に示すように、活性領域ｋａ側から順に、半導体ピラーａｐ２（第２の追加半導体ピラー）、半導体ピラーａｐ１（第１の追加半導体ピラー）、半導体ピラーｓｐ１（第１の半導体ピラー）、補助ピラーｂｐ１（第１の補助ピラー）、ダミーピラーｉｐ１、補助ピラーｂｐ２（第２の補助ピラー）、半導体ピラーｓｐ２（第２の半導体ピラー）、半導体ピラーａｐ３（第３の追加半導体ピラー）、半導体ピラーａｐ４（第４の追加半導体ピラー）が形成される。
【００１７】
半導体ピラーａｐ２，ａｐ１，ｓｐ１は、活性領域ｋａ内に、ｘ方向に並べて立設される。また、半導体ピラーｓｐ２，ａｐ３，ａｐ４は、活性領域ｋｂ内に、ｘ方向に並べて立設される。一方、ダミーピラーｉｐ１は、中間素子分離領域ｉｓ内に立設される。
【００１８】
補助ピラーｂｐ１は、活性領域ｋａと中間素子分離領域ｉｓの境界に重なる位置に立設されるピラーであり、半導体基板２によって構成される半導体ピラーｓｐ３（第１の部分半導体ピラー）と、シリコン酸化膜３によって構成される絶縁体ピラーｉｐ２（第１の部分絶縁体ピラー）とが活性領域ｋａと中間素子分離領域ｉｓの境界で接合されてなる形状を有して構成される。補助ピラーｂｐ１は、活性領域ｋａ内で半導体ピラーｓｐ１と対向し、中間素子分離領域ｉｓ内でダミーピラーｉｐ１の活性領域ｋａ側の端部ｔａと対向するように配置される。
【００１９】
同様に、補助ピラーｂｐ２は、活性領域ｋｂと中間素子分離領域ｉｓの境界に重なる位置に立設されるピラーであり、半導体基板２によって構成される半導体ピラーｓｐ４（第２の部分半導体ピラー）と、シリコン酸化膜３によって構成される絶縁体ピラーｉｐ３（第２の部分絶縁体ピラー）とが活性領域ｋｂと中間素子分離領域ｉｓの境界で接合されてなる形状を有して構成される。補助ピラーｂｐ２は、活性領域ｋｂ内で半導体ピラーｓｐ２と対向し、中間素子分離領域ｉｓ内でダミーピラーｉｐ１の活性領域ｋｂ側の端部ｔｂと対向するように配置される。
【００２０】
以上の各ピラーは、次のようにして形成される。すなわち、半導体基板２の主面にシリコン酸化膜３を埋め込むことによって素子分離領域を形成した後、全面にシリコン窒化膜を成膜してパターニングすることにより、ピラー形成領域（活性領域ｋａ，ｋｂ及び中間素子分離領域ｉｓ）以外の領域と、ピラー形成領域のうち半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４、補助ピラーｂｐ１，ｂｐ２、及びダミーピラーｉｐ１それぞれの形成領域とを覆うマスク膜４を形成する。そして、このマスク膜４をマスクとして用いて半導体基板２及びシリコン酸化膜３を等速でエッチングすることにより、上述した各ピラーを形成する。こうして形成した各ピラーの高さは、互いに同一となる。また、エッチング後に各ピラーの周囲に生ずる凹部には、図２に示すように、ゲート電極１１と、シリコン酸化膜である層間絶縁膜２３とが埋め込まれる。
【００２１】
マスク膜４の一部は、最終的に生成される半導体装置１においても残存する。具体的には、図１（ａ）及び図２に示すように、ピラー形成領域（活性領域ｋａ，ｋｂ及び中間素子分離領域ｉｓ）を取り囲むように配置されるシリコン酸化膜３の上面と、補助ピラーｂｐ１，ｂｐ２それぞれの上面とに、マスク膜４が残存している。
【００２２】
ここで、半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４及び補助ピラーｂｐ１，ｂｐ２は、互いに同一の水平断面形状及び水平断面積を有するように形成することが好適である。水平断面形状については、図１（ｂ）に例示するように、ｘ方向に延在する一方の対辺とｙ方向に延在する他方の対辺とによって構成される正方形とすることが好適であるが、例えば円形としてもよい。水平断面のサイズは、チャネルの完全空乏化が可能となるように決定することが好ましい。具体的には、正方形の各辺の長さを、フォトリソグラフィの最小加工寸法（例えば３０ｎｍ）とすることが好ましい。水平断面形状を円形とする場合には、直径をフォトリソグラフィの最小加工寸法とすることが好ましい。
【００２３】
これに対し、ダミーピラーｉｐ１の水平断面形状は、図１（ｂ）に示すように、半導体ピラーｓｐ１と比べてｙ方向の幅が同一で、かつｘ方向の幅が長い長方形となる。ダミーピラーｉｐ１のｘ方向の幅は、要するに後述するゲート電極１１の延長分の長さであり、活性領域ｋａ，ｋｂ間の距離に依存して決定される。
【００２４】
また、隣接するピラー間の間隔（最短離隔距離）は、後述するゲート電極１１の水平方向の膜厚（例えば２０ｎｍ）の２倍以下とする必要がある。これは、詳しくは後述するが、隣接するピラー間でゲート電極１１を一体化するためである。なお、隣接するピラー間の間隔は、すべて同一とすることが好適である。
【００２５】
半導体ピラーｓｐ１は、図２に示すように、トランジスタｔｒ１（第１のトランジスタ）のチャネル領域を構成する。同様に、半導体ピラーｓｐ２はトランジスタｔｒ２（第２のトランジスタ）のチャネル領域を構成し、半導体ピラーａｐ１はトランジスタａｔｒ１（第１の追加トランジスタ）のチャネル領域を構成し、半導体ピラーａｐ２はトランジスタａｔｒ２（第２の追加トランジスタ）のチャネル領域を構成し、半導体ピラーａｐ３はトランジスタａｔｒ３（第３の追加トランジスタ）のチャネル領域を構成し、半導体ピラーａｐ４はトランジスタａｔｒ４（第４の追加トランジスタ）のチャネル領域を構成する。なお、トランジスタｔｒ１，ｔｒ２，ａｔｒ１〜ａｔｒ４はいずれも、上述した縦型トランジスタである。半導体ピラーｓｐ３，ｓｐ４も半導体であるが、半導体ピラーｓｐ１などとは異なり、トランジスタのチャネル領域としては利用されない。
【００２６】
活性領域ｋａに形成される半導体ピラーｓｐ１，ｓｐ３，ａｐ１，ａｐ２それぞれの下部の周囲に位置する半導体基板２の表面には、図２に示すように、トランジスタｔｒ１，ａｔｒ１，ａｔｒ２それぞれのソース又はドレインの一方を構成する下部拡散層ｌｄａが形成される。下部拡散層ｌｄａは、半導体ピラーｓｐ１，ｓｐ３，ａｐ１，ａｐ２それぞれの下部を取り囲むように一体として形成される。また、下部拡散層ｌｄａの上面は、シリコン酸化膜８によって覆われている。同様に、活性領域ｋｂに形成される半導体ピラーｓｐ２，ｓｐ４，ａｐ３，ａｐ４それぞれの下部の周囲に位置する半導体基板２の表面には、トランジスタｔｒ２，ａｔｒ３，ａｔｒ４それぞれのソース又はドレインの一方を構成する下部拡散層ｌｄｂが形成される。下部拡散層ｌｄｂは、半導体ピラーｓｐ２，ｓｐ４，ａｐ３，ａｐ４それぞれの下部を取り囲むように一体として形成される。下部拡散層ｌｄｂの上面も、下部拡散層ｌｄａと同様に、シリコン酸化膜８によって覆われている。なお、シリコン酸化膜８は、下部拡散層ｌｄａ，ｌｄｂと、後述するゲート電極１１との間の絶縁を確保する役割を果たす。
【００２７】
ここで、ピラー形成領域（活性領域ｋａ，ｋｂ及び中間素子分離領域ｉｓ）に形成される層間絶縁膜２３の上面は、補助ピラーｂｐ１，ｂｐ２それぞれの上面などに残存するマスク膜４の上面と同じ平面を構成するよう平坦化されており、この平面には、図２に示すように、半導体基板２に近い側から順に、シリコン窒化膜であるストッパー膜２４と、シリコン酸化膜である層間絶縁膜２５とが形成されている。そして、この層間絶縁膜２５の上面には、図１（ａ）に示すように、プラグ配線３１ａ，３１ｂ，３４ａ，３４ｂ及びゲート給電配線４２が形成されている。なお、図１（ａ）では、プラグ配線３１ａ，３１ｂ，３４ａ，３４ｂをｘ方向に延在する配線とし、ゲート給電配線４２をｙ方向に延在する配線としているが、プラグ配線３１ａ，３１ｂ，３４ａ，３４ｂ及びゲート給電配線４２の具体的な配線方法はこれに限られない。
【００２８】
下部拡散層ｌｄａは、図３（ａ）に示すように、シリコン酸化膜８、層間絶縁膜２３，２５、及びストッパー膜２４を貫通する下部拡散層コンタクトプラグ３２ａによって、プラグ配線３４ａと接続される。同様に、下部拡散層ｌｄｂは、シリコン酸化膜８、層間絶縁膜２３，２５、及びストッパー膜２４を貫通する下部拡散層コンタクトプラグ３２ｂ（図１参照）によって、プラグ配線３４ｂと接続される。
【００２９】
半導体ピラーｓｐ１〜ｓｐ４，ａｐ１〜ａｐ４それぞれの側面は熱酸化されており、これによりゲート絶縁膜１０が構成されている。このうち半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４の側面に形成されるゲート絶縁膜１０は、それぞれ対応するトランジスタのゲート絶縁膜を構成する。一方、半導体ピラーｓｐ３，ｓｐ４の側面に形成されるゲート絶縁膜１０は、トランジスタのゲート絶縁膜としての役割を担ってはいない。
【００３０】
半導体ピラーｓｐ１の側面には、ゲート絶縁膜１０の上から半導体ピラーｓｐ１の側面を覆うように、ゲート電極ｇ１（第１のゲート電極）が形成される。同様に、半導体ピラーｓｐ２の側面にはゲート電極ｇ２（第２のゲート電極）が形成され、半導体ピラーａｐ１の側面にはゲート電極ａｇ１（第１の追加ゲート電極）が形成され、半導体ピラーａｐ２の側面にはゲート電極ａｇ２（第２の追加ゲート電極）が形成され、半導体ピラーａｐ３の側面にはゲート電極ａｇ３（第３の追加ゲート電極）が形成され、半導体ピラーａｐ４の側面にはゲート電極ａｇ４（第４の追加ゲート電極）が形成され、補助ピラーｂｐ１の側面にはゲート電極ｉｇ１（第１の中間ゲート電極）が形成され、補助ピラーｂｐ２の側面にはゲート電極ｉｇ２（第２の中間ゲート電極）が形成され、ダミーピラーｉｐ１の側面にはゲート電極ｓｇ（給電用ゲート電極）が形成される。
【００３１】
ゲート電極ｇ１，ｇ２，ａｇ１〜ａｇ４，ｉｇ１，ｉｇ２，ｓｇはそれぞれ、サイドウォール状に形成されたゲート電極１１によって構成される。ゲート電極１１は、窒化チタンである下層金属膜１１ｍの上に導電性のシリコン膜１１ｓが積層された、２層構造の導電膜である。なお、図示していないが、ゲート電極１１は、各ピラーの側面だけでなく、ピラー形成領域（活性領域ｋａ，ｋｂ及び中間素子分離領域ｉｓ）を取り囲むように配置されるシリコン酸化膜３の側面にも形成される。ただし、このゲート電極１１は製造上の都合により生じたものに過ぎず、トランジスタのゲート電極としての役割は有さない。
【００３２】
隣接する２本のピラーそれぞれの側面に形成されるゲート電極１１は、図１（ａ）（ｂ）及び図２に示すようにピラー間の領域で互いに接触し、それによって一体化している。これは、上述したように、隣接するピラー間の間隔をゲート電極１１の水平方向の膜厚の２倍未満としていることによるものである。一体化の関係について具体的に説明すると、ゲート電極ｇ１とゲート電極ｉｇ１とは半導体ピラーｓｐ１と補助ピラーｂｐ１との間で一体化し、ゲート電極ｇ２とゲート電極ｉｇ２とは半導体ピラーｓｐ２と補助ピラーｂｐ２との間で一体化し、ゲート電極ｉｇ１とゲート電極ｓｇとは補助ピラーｂｐ１とダミーピラーｉｐ１との間で一体化し、ゲート電極ｉｇ２とゲート電極ｓｇとは補助ピラーｂｐ２とダミーピラーｉｐ１との間で一体化し、ゲート電極ｇ１とゲート電極ａｇ１とは半導体ピラーｓｐ１と半導体ピラーａｐ１との間で一体化し、ゲート電極ａｇ１とゲート電極ａｇ２とは半導体ピラーａｐ１と半導体ピラーａｐ２との間で一体化し、ゲート電極ｇ２とゲート電極ａｇ３とは半導体ピラーｓｐ２と半導体ピラーａｐ３との間で一体化し、ゲート電極ａｇ３とゲート電極ａｇ４とは半導体ピラーａｐ３と半導体ピラーａｐ４との間で一体化している。これにより、各ピラーの側面に形成されるゲート電極１１は、すべて一体化してひとつのゲート電極を構成している。
【００３３】
ダミーピラーｉｐ１の上面には、金属膜であるピラー上部配線４０が形成される。ピラー上部配線４０はダミーピラーｉｐ１の上面全体を覆っており、図１（ａ）及び図２に示すように、側面の全周（ダミーピラーｉｐ１の上面の縁部の全周）で、ダミーピラーｉｐ１の側面に形成されたゲート電極ｓｇと接触している。これにより、ゲート電極ｓｇとピラー上部配線４０とは、電気的に短絡されている。ピラー上部配線４０の上面は、図２及び図３（ｂ）に示すように、ストッパー膜２４及び層間絶縁膜２５を貫通するゲート給電プラグ４１によって、ゲート給電配線４２と接続される。なお、図１（ａ）及び図３（ｂ）に示すように、ゲート給電プラグ４１は、底面でピラー上部配線４０及びゲート電極１１の両方と接する位置に形成することが好適である。
【００３４】
半導体ピラーｓｐ１の上部には、上部拡散層ｕｄ１（第１の上部拡散層）が形成される。同様に、半導体ピラーｓｐ２の上部には上部拡散層ｕｄ２（第２の上部拡散層）が形成され、半導体ピラーａｐ１の上部には上部拡散層ａｕｄ１（第１の追加上部拡散層）が形成され、半導体ピラーａｐ２の上部には上部拡散層ａｕｄ２（第２の追加上部拡散層）が形成され、半導体ピラーａｐ３の上部には上部拡散層ａｕｄ３（第３の追加上部拡散層）が形成され、半導体ピラーａｐ４の上部には上部拡散層ａｕｄ４（第４の追加上部拡散層）が形成される。これら上部拡散層ｕｄ１，ｕｄ２，ａｕｄ１〜ａｕｄ４はそれぞれ、対応するピラーの上端部にｎ型不純物を注入することによって形成される拡散層１６と、対応するピラーの上面に形成されたシリコン膜にｎ型不純物を注入することによって形成される下層プラグ１９とからなる２層構造の上部拡散層２１によって構成され、対応するトランジスタのソース又はドレインの他方として機能する。
【００３５】
下層プラグ１９の上面には、金属膜である上層プラグ２０が形成される。下層プラグ１９と上層プラグ２０とにより、積層プラグ２２が構成される。積層プラグ２２の側面は、図２及び図３（ａ）に示すように、半導体基板２に近い側から順にシリコン酸化膜１７とシリコン窒化膜１８とによって覆われており、これにより積層プラグ２２とゲート電極１１とが絶縁されている。
【００３６】
活性領域ｋａ内に形成される各積層プラグ２２の上面は、図２及び図３（ａ）に示すように、ストッパー膜２４及び層間絶縁膜２５を貫通する上部拡散層コンタクトプラグ３０ａによって、プラグ配線３１ａ（第１の配線）と接続される。したがって、上部拡散層ｕｄ１，ａｕｄ１，ａｕｄ２はプラグ配線３１ａに共通に接続される。同様に、活性領域ｋｂ内に形成される各積層プラグ２２の上面は、ストッパー膜２４及び層間絶縁膜２５を貫通する上部拡散層コンタクトプラグ３０ｂによって、プラグ配線３１ｂ（第２の配線）と接続される。したがって、上部拡散層ｕｄ２，ａｕｄ３，ａｕｄ４はプラグ配線３１ｂに共通に接続される。
【００３７】
以上の構成を有する半導体装置１の動作について、説明する。上記説明から理解されるように、トランジスタｔｒ１，ａｔｒ１，ａｔｒ２は、プラグ配線３１ａと配線３４ａの間に並列に接続されており、かつ、それぞれゲート電極１１が一体化されていることから、１つのトランジスタとして動作する。同様に、トランジスタｔｒ２，ａｔｒ３，ａｔｒ４は、プラグ配線３１ｂと配線３４ｂの間に並列に接続されており、かつ、それぞれゲート電極１１が一体化されていることから、１つのトランジスタとして動作する。さらに、トランジスタｔｒ１，ａｔｒ１，ａｔｒ２のゲート電極ｇ１，ａｇ１，ａｇ２と、トランジスタｔｒ２，ａｔｒ３，ａｔｒ４のゲート電極ｇ２，ａｇ３，ａｇ４とがゲート電極ｓｇ，ｉｇ１，ｉｇ２によって相互に接続されていることから、半導体装置１ではトランジスタｔｒ１，ｔｒ２，ａｔｒ１〜ａｔｒ４を個別に制御することはできず、これらは同時に動作する。
【００３８】
具体的には、ゲート給電配線４２を通じてゲート電極１１の電位が活性化されると、トランジスタｔｒ１，ｔｒ２，ａｔｒ１〜ａｔｒ４それぞれの内部にチャネルが形成される。つまり、トランジスタｔｒ１，ｔｒ２，ａｔｒ１〜ａｔｒ４はすべてオン状態となり、これにより、プラグ配線３１ａと配線３４ａ、プラグ配線３１ｂと配線３４ｂがそれぞれ導通する。一方、ゲート給電配線４２を通じてゲート電極１１の電位が非活性化されている場合には、トランジスタｔｒ１，ｔｒ２，ａｔｒ１〜ａｔｒ４それぞれの内部にチャネルが形成されない。つまり、トランジスタｔｒ１，ｔｒ２，ａｔｒ１〜ａｔｒ４はすべてオフ状態となり、これにより、プラグ配線３１ａと配線３４ａ、プラグ配線３１ｂと配線３４ｂがそれぞれ電気的に切り離される。
【００３９】
以上説明したように、本実施の形態による半導体装置１によれば、半導体ピラーｓｐ１とダミーピラーｉｐ１の間に補助ピラーｂｐ１を設けるとともに、半導体ピラーｓｐ２とダミーピラーｉｐ１の間に補助ピラーｂｐ２を設け、さらに、導電膜であるピラー上部配線４０をダミーピラーｉｐ１の上面のみに設け、補助ピラーｂｐ１，ｂｐ２それぞれの上面にはマスク膜４（第１及び第２の絶縁膜）を残すこととしたので、各ピラーを形成する際に使用するマスクパターン（マスク膜４）の位置ずれに起因してダミーピラーｉｐ１の上面に半導体基板２が露出することによって、ダミーピラーｉｐ１上面のピラー上部配線４０が半導体基板２と短絡してしまうことを防止できる。その結果として、半導体装置１の誤動作を回避することが可能になる。
【００４０】
次に、本実施の形態による半導体装置１の製造方法について、図４〜図２０を参照しながら説明する。
【００４１】
まず初めに、図５に示すように、ｐ型単結晶シリコン基板である半導体基板２の主面に溝２ａを形成する。溝２ａの深さは、例えば２５０ｎｍとすることが好ましい。溝２ａを形成したら、溝２ａの内部を埋めるシリコン酸化膜３を形成する。これにより素子分離領域が完成し、図４〜図６に示すように、半導体基板２の主面に活性領域ｋａ，ｋｂが区画される。
【００４２】
次に、ＣＶＤ(Chemical Vapor Deposition)法によって厚さ１２０ｎｍのシリコン窒化膜を成膜し、フォトリソグラフィ法によってパターニングすることにより、図７〜図９に示すように、ピラー形成領域以外の領域と、ピラー形成領域のうち半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４、補助ピラーｂｐ１，ｂｐ２、及びダミーピラーｉｐ１それぞれの形成領域とを覆うマスク膜４を形成する。なお、このパターニングに用いるホトレジストマスクとしては、非晶質カーボン膜などのハードマスクを含むものを用いることとしてもよい。
【００４３】
ここで、マスク膜４に位置ずれが発生する場合があり得る。この位置ずれによって仮にダミーピラーｉｐ１の上面に半導体基板２が露出してしまうと、後の工程でダミーピラーｉｐ１の上面に形成されるピラー上部配線４０が半導体基板２と短絡してしまうことになるが、半導体装置１では補助ピラーｂｐ１，ｂｐ２分のマージンがあるので、マスク膜４を形成するためのパターニングに多少の位置ずれが発生したとしても、ダミーピラーｉｐ１の上面に半導体基板２が露出してしまう可能性はほぼないと言える。
【００４４】
マスク膜４のうち半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４、補助ピラーｂｐ１，ｂｐ２それぞれの形成領域を覆う島状部分の平面形状は、ｘ方向に延在する一方の対辺とｙ方向に延在する他方の対辺とによって構成され、かつ一辺が３０ｎｍである正方形とすることが好ましいが、例えば直径３０ｎｍの円形としてもよい。また、ダミーピラーｉｐ１の形成領域を覆う島状部分の平面形状は、ｘ方向に延在する長辺とｙ方向に延在する短辺とによって構成され、かつ短辺の長さが３０ｎｍである長方形とすることが好ましい。さらに、隣接する島状部分の間隔は、後の工程で形成するゲート電極１１の水平方向の膜厚の２倍以下とする必要がある。これは、上述したように、隣接するピラー間でゲート電極１１を一体化するためである。具体的には、３０ｎｍの間隔を空けて、各島状部分を配置することが好ましい。
【００４５】
次に、マスク膜４をマスクとする異方性ドライエッチングにより、露出した半導体基板２及びシリコン酸化膜３を１５０ｎｍの深さまで等速で掘り下げる。これにより、図７〜図９に示すように、ピラー形成領域（活性領域ｋａ，ｋｂ及び中間素子分離領域ｉｓ）が掘り下げられ、掘り下げられた領域の内側に半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４、補助ピラーｂｐ１，ｂｐ２、及びダミーピラーｉｐ１が形成される。
【００４６】
次に、熱酸化法によって、半導体ピラーｓｐ１〜ｓｐ４，ａｐ１〜ａｐ４それぞれの側面に、厚さ１ｎｍのシリコン酸化膜（図示せず）を形成する。そして、ＣＶＤ法によって厚さ１０ｎｍのシリコン窒化膜を成膜した後、シリコン窒化膜の全面エッチバックを行うことにより、半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４、補助ピラーｂｐ１，ｂｐ２、及びダミーピラーｉｐ１それぞれの側面と、ピラー形成領域（活性領域ｋａ，ｋｂ及び中間素子分離領域ｉｓ）を取り囲むシリコン酸化膜３の側面とをサイドウォール窒化膜（図示せず）で覆う。その状態で再度、熱酸化法による熱酸化を行うことにより、図１０〜図１２に示すように、半導体ピラーｓｐ１〜ｓｐ４，ａｐ１〜ａｐ４の周囲に露出している半導体基板２の表面を、シリコン酸化膜８で覆う。このとき、サイドウォール窒化膜で覆われている半導体ピラーｓｐ１〜ｓｐ４，ａｐ１〜ａｐ４それぞれの側面には、シリコン酸化膜８は形成されない。
【００４７】
次に、イオン注入法によって、シリコン酸化膜８の下方に下部拡散層ｌｄａ，ｌｄｂを形成する。このとき注入する不純物としては、例えばヒ素を用いることが好適である。こうして形成された下部拡散層ｌｄａ，ｌｄｂは、ｎ型の半導体層となる。
【００４８】
続いて、上述したサイドウォール窒化膜と、半導体ピラーｓｐ１〜ｓｐ４，ａｐ１〜ａｐ４それぞれの側面に形成したシリコン酸化膜とを除去した後、再度、熱酸化法による熱酸化を行うことにより、半導体ピラーｓｐ１〜ｓｐ４，ａｐ１〜ａｐ４それぞれの側面に、厚さ３ｎｍのシリコン酸化膜であるゲート絶縁膜１０を形成する。
【００４９】
次に、ＣＶＤ法によって、厚さ５ｎｍの窒化チタンである下層金属膜１１ｍと、厚さ１５ｎｍの不純物含有多結晶シリコン膜であるシリコン膜１１ｓとを全面に順次成膜した後、ドライエッチング法によりこれらの膜の全面エッチバックを行う。これにより、半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４、補助ピラーｂｐ１，ｂｐ２、及びダミーピラーｉｐ１それぞれの側面に、ゲート電極１１が形成される。こうして形成されるゲート電極１１の水平方向の膜厚は、例えば２０ｎｍとすることが好ましい。ゲート電極１１の水平方向の膜厚を２０ｎｍとし、隣接するマスク膜４の島状部分の間隔を上記のように３０ｎｍとした場合、各ピラーの側面に形成されたゲート電極１１は、隣接するピラー間の領域で一体化する。
【００５０】
次に、ＣＶＤ法を用いて全面にシリコン酸化膜を成膜し、マスク膜４が露出するようにＣＭＰ(Chemical Mechanical Polishing)法を用いて平坦化を行うことにより、図１３に示すように、ピラー形成領域（活性領域ｋａ，ｋｂ及び中間素子分離領域ｉｓ）の内部をシリコン酸化膜である層間絶縁膜２３によって埋める。その後さらに、厚さ５０ｎｍのシリコン酸化膜を成膜し、フォトリソグラフィ法とエッチング法を用いてその一部を除去することにより、開口部Ｈ１を有するマスク膜５０を形成する。開口部Ｈ１の位置は、半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４それぞれの上面に位置するマスク膜４を露出させる一方、その他のマスク膜４を露出させない位置に設定する。
【００５１】
続いて、露出したマスク膜４をウェットエッチングによって選択的に除去することで、半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４それぞれの上面を露出させる開口部Ｈ２を形成する。こうして形成される開口部Ｈ２の側面には、層間絶縁膜２３の他、ゲート電極１１を構成する下層金属膜１１ｍが露出する。
【００５２】
次に、熱酸化法によって、開口部Ｈ２の底面を覆うシリコン酸化膜１７を形成する。その後、開口部Ｈ２を通じて燐やヒ素などの不純物イオンを注入することによって、図１４に示すように、半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４それぞれの上端部にｎ型の拡散層１６を形成する。
【００５３】
続いて、ＣＶＤ法によって厚さ５ｎｍのシリコン窒化膜を成膜し、さらにシリコン酸化膜及びシリコン窒化膜のエッチバックを行うことにより、図１４に示すように、開口部Ｈ２の内側壁がサイドウォール状のシリコン酸化膜１７及びシリコン窒化膜１８で覆われ、かつ、開口部Ｈ２の底面に拡散層１６の上面が露出した状態を得る。サイドウォール状のシリコン酸化膜１７及びシリコン窒化膜１８は、ゲート電極１１と、この後に形成する積層プラグ２２（図２参照）との間の絶縁を確保する役割を果たす。
【００５４】
次に、選択エピタキシャル成長法を用いて、開口部Ｈ２内に、対応するピラーの上面を基点とした高さが２０ｎｍとなるシリコンプラグを成長させる。これにより開口部Ｈ２内に、底面にシリコンプラグが露出した開口部Ｈ３が形成される。開口部Ｈ３の側面には、シリコン窒化膜１８が露出する。その後、シリコンプラグ内にヒ素などの不純物をイオン注入することにより、ｎ型半導体である下層プラグ１９を拡散層１６の上面に形成する。これにより、半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４それぞれの上部に、拡散層１６と下層プラグ１９からなる上部拡散層２１（図２に示した上部拡散層ｕｄ１，ｕｄ２，ａｕｄ１〜ａｕｄ４）が形成される。
【００５５】
次に、ＣＶＤ法によって、図１５に示すように、厚さ５ｎｍのシリコン酸化膜からなるマスク膜５１を形成する。マスク膜５１の形成により、開口部Ｈ３内に、内表面の全体にマスク膜５１が露出した開口部Ｈ４が形成される。続いて、フォトリソグラフィ法とドライエッチング法を用いて、ダミーピラーｉｐ１の上方に位置するマスク膜５０，５１を除去し、それによって露出したマスク膜４をウェットエッチング法によって選択的に除去する。これにより、底面にダミーピラーｉｐ１の上面が露出した開口部Ｈ５が形成される。開口部Ｈ５の側面には、層間絶縁膜２３及び下層金属膜１１ｍが露出する。
【００５６】
次に、フォトリソグラフィ法とエッチング法によって、図１６に示すように、マスク膜５０，５１を除去する。続いて、ＣＶＤ法により、開口部Ｈ３，Ｈ５が埋設される膜厚で、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、及びチタン（Ｔｉ）の積層膜である金属膜を成膜する。そして、ＣＭＰ法によって、補助ピラーｂｐ１，ｂｐ２の上面に形成されたマスク膜４が露出する程度まで、この金属膜を除去する。これにより、図１７に示すように、開口部Ｈ３の内部に上層プラグ２０が埋設され、開口部Ｈ５の内部にピラー上部配線４０が埋設された状態が得られる。上層プラグ２０は、下層プラグ１９とともに積層プラグ２２を構成する。
【００５７】
次に、ＣＶＤ法によって、図１８〜図２０に示すように、シリコン窒化膜であるストッパー膜２４とシリコン酸化膜である層間絶縁膜２５とを全面に順次形成する。
【００５８】
続いて、フォトリソグラフィ法とドライエッチング法を用いてシリコン窒化膜及びシリコン酸化膜をエッチングすることにより、活性領域ｋａ内に位置する積層プラグ２２ごとに形成され、かつ対応する積層プラグ２２がそれぞれの底面に露出する位置に配置される複数のコンタクトホールＣＨ１ａと、活性領域ｋｂ内に位置する積層プラグ２２ごとに形成され、かつ対応する積層プラグ２２がそれぞれの底面に露出する位置に配置される複数のコンタクトホールＣＨ１ｂと、底面にピラー上部配線４０及びゲート電極１１が露出する位置に配置されるコンタクトホールＣＨ２と、それぞれの底面に下部拡散層ｌｄａが露出する位置に配置される複数のコンタクトホールＣＨ３ａと、それぞれの底面に下部拡散層ｌｄｂが露出する位置に配置される複数のコンタクトホールＣＨ３ｂとを形成する。なお、コンタクトホールＣＨ２は、図１８及び図２０（ｂ）に示すように、底面に露出するピラー上部配線４０、下層金属膜１１ｍ、及びシリコン膜１１ｓがｙ方向に並ぶ位置に形成することが好適である。また、コンタクトホールＣＨ１ａ，ＣＨ１ｂ，ＣＨ２，ＣＨ３ａ，ＣＨ３ｂの形成は、上記のように同時に行ってもよいし、例えばコンタクトホールＣＨ１ａ，ＣＨ１ｂ、コンタクトホールＣＨ２、コンタクトホールＣＨ３ａ，ＣＨ３ｂの順で、順次に行ってもよい。
【００５９】
次に、ＣＶＤ法によって、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、及びチタン（Ｔｉ）の積層膜である金属膜を成膜する。そして、ＣＭＰ法によって、層間絶縁膜２５が露出する程度まで、この金属膜を除去する。これにより、図１〜図３に示したように、各コンタクトホールＣＨ１ａの内部に上部拡散層コンタクトプラグ３０ａが形成され、各コンタクトホールＣＨ１ｂの内部に上部拡散層コンタクトプラグ３０ｂが形成され、コンタクトホールＣＨ２の内部にゲート給電プラグ４１が形成され、各コンタクトホールＣＨ３ａの内部に下部拡散層コンタクトプラグ３２ａが形成され、各コンタクトホールＣＨ３ｂの内部に下部拡散層コンタクトプラグ３２ｂが形成される。こうして形成された上部拡散層コンタクトプラグ３０ａ，３０ｂの底面は、それぞれ対応する積層プラグ２２の上面に接触する。同様に、ゲート給電プラグ４１の底面はピラー上部配線４０及びゲート電極１１に接触し、下部拡散層コンタクトプラグ３２ａの底面は下部拡散層ｌｄａに接触し、下部拡散層コンタクトプラグ３２ｂの底面は下部拡散層ｌｄｂに接触する。
【００６０】
最後に、スパッタ法により、タングステン（Ｗ）と窒化タングステン（ＷＮ）の積層膜である金属膜を全面に成膜し、フォトリソグラフィ法とドライエッチング法によってパターニングすることにより、底面で複数の上部拡散層コンタクトプラグ３０ａのそれぞれに接触するプラグ配線３１ａと、底面で複数の上部拡散層コンタクトプラグ３０ｂのそれぞれに接触するプラグ配線３１ｂと、底面で複数の下部拡散層コンタクトプラグ３２ａのそれぞれに接触するプラグ配線３４ａと、底面で複数の下部拡散層コンタクトプラグ３２ｂのそれぞれに接触するプラグ配線３４ｂと、底面でゲート給電プラグ４１に接触するゲート給電配線４２とを形成する。以上の工程により、半導体装置１が完成する。
【００６１】
以上説明したように、本実施の形態による半導体装置１の製造方法によれば、半導体ピラーｓｐ１とダミーピラーｉｐ１の間に補助ピラーｂｐ１を設けるとともに、半導体ピラーｓｐ２とダミーピラーｉｐ１の間に補助ピラーｂｐ２を設け、さらに、導電膜であるピラー上部配線４０をダミーピラーｉｐ１の上面のみに配置し、補助ピラーｂｐ１，ｂｐ２それぞれの上面にはマスク膜４を残存させることが可能になる。したがって、上述したように、マスク膜４の位置ずれに起因してダミーピラーｉｐ１の上面に半導体基板２が露出することによって、ダミーピラーｉｐ１上面のピラー上部配線４０が半導体基板２と短絡してしまうことの防止が可能になる。
【００６２】
次に、本発明の第２の実施の形態による半導体装置１について、図２１〜図２３を参照しながら説明する。
【００６３】
本実施の形態による半導体装置１は、例えば図２と図２２を比較すると理解されるように、サイドウォール状のシリコン窒化膜１８がダミーピラーｉｐ１の上面にも形成される点、及び、ゲート給電プラグ４１ａがさらに設けられる点で、第１の実施の形態による半導体装置１と相違する。その他の点では第１の実施の形態による半導体装置１と同様なので、同一の構成には同一の符号を付し、以下では相違点に着目して説明する。
【００６４】
ダミーピラーｉｐ１の上面には、第１の実施の形態と同様のピラー上部配線４０が配置される。本実施の形態では、ピラー上部配線４０の側面は全周にわたってシリコン窒化膜１８で覆われており、したがって、ピラー上部配線４０はゲート電極ｓｇと接していない。
【００６５】
本実施の形態によるゲート給電プラグ４１（第１のゲート給電プラグ）は、ｘ方向に細長いピラー上部配線４０のｘ方向一端の近傍に、シリコン窒化膜１８を跨ぐように配置される。同様に、ゲート給電プラグ４１ａ（第２のゲート給電プラグ）は、ピラー上部配線４０のｘ方向他端の近傍に、それぞれシリコン窒化膜１８を跨ぐように配置される。これにより、ゲート給電プラグ４１，４１ａはそれぞれピラー上部配線４０とゲート電極ｓｇの両方に接続しており、したがって、本実施の形態によるピラー上部配線４０は、ｘ方向の両端近傍でゲート電極ｓｇと接続されている。なお、図２１（ａ）では、ゲート電極ｓｇのｘ方向に延在している部分にゲート給電プラグ４１，４１ａを接触させているが、ゲート給電プラグ４１，４１ａのいずれか少なくとも一方について、例えばゲート電極ｓｇのｙ方向に延在している部分に接触させることとしてもよい。
【００６６】
ゲート給電配線４２は、ゲート給電プラグ４１の上面のみに接続され、ゲート給電プラグ４１ａの上面には接続されていない。すなわち、トランジスタｔｒ１，ｔｒ２，ａｔｒ１〜ａｔｒ４の制御電位は、ゲート給電プラグ４１のみに供給される。このような構成としても、ゲート給電配線４２を通じ、トランジスタｔｒ１，ｔｒ２，ａｔｒ１〜ａｔｒ４のオンオフ状態を制御することができる。もちろん、ゲート給電配線４２をゲート給電プラグ４１ａの上面にも接続することとしてもよい。また、ゲート給電配線４２をゲート給電プラグ４１ａの上面のみに接続し、ゲート給電プラグ４１ａの上面には接続しないこととしてもよい。
【００６７】
以上説明したように、本実施の形態による半導体装置１によれば、サイドウォール状のシリコン窒化膜１８がゲート電極ｓｇとピラー上部配線４０の間に配置されている一方で、ゲート給電プラグ４１，４１ａによってこれらの間の導通が確保されている。したがって、ピラー上部配線４０とゲート電極ｓｇとが直接接していないにもかかわらず、ゲート電極１１の配線抵抗を減らすという、ピラー上部配線４０を設けた所期の目的を達成することが可能になっている。そしてもちろん、本実施の形態による半導体装置１によれば、第１の実施の形態による半導体装置１と同様に、ダミーピラーｉｐ１上面のピラー上部配線４０が半導体基板２と短絡してしまうことを防止できる。
【００６８】
次に、本実施の形態による半導体装置１の製造方法について、図２４及び図２５を参照しながら説明する。
【００６９】
本実施の形態による半導体装置１の製造方法は、層間絶縁膜２３を形成する工程までは第１の実施の形態による半導体装置１の製造方法と同一である。層間絶縁膜２３を形成した後、第１の実施の形態と同様にしてマスク膜５０を形成するが、マスク膜５０には、第１の実施の形態で説明した開口部Ｈ１に加え、開口部Ｈ１ａを形成する。開口部Ｈ１ａの位置は、図２４に示すように、ダミーピラーｉｐ１の上面に位置するマスク膜４を露出させる一方、その他のマスク膜４を露出させない位置に設定する。
【００７０】
続いて、第１の実施の形態と同様、露出したマスク膜４をウェットエッチングによって選択的に除去する。これにより、第１の実施の形態と同様の開口部Ｈ２の他、ダミーピラーｉｐ１の上面を露出させる開口部Ｈ６が形成される。開口部Ｈ６の側面には、層間絶縁膜２３と、ゲート電極１１を構成する下層金属膜１１ｍとが露出する。
【００７１】
次に、第１の実施の形態と同様、熱酸化法によって、開口部Ｈ２の底面を覆うシリコン酸化膜１７を形成する。なお、シリコン酸化膜であるダミーピラーｉｐ１が露出している開口部Ｈ６の底面には、この工程においてシリコン酸化膜１７は形成されない。その後、開口部Ｈ２を通じて燐やヒ素などの不純物イオンを注入することによって、半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４それぞれの上端部にｎ型の拡散層１６を形成する。このとき、開口部Ｈ６を通じてダミーピラーｉｐ１内にも不純物イオンが注入されるが、シリコン酸化膜であるダミーピラーｉｐ１には拡散層１６は形成されない。
【００７２】
続いて、第１の実施の形態と同様、ＣＶＤ法によって厚さ５ｎｍのシリコン窒化膜を成膜し、さらにシリコン酸化膜及びシリコン窒化膜のエッチバックを行う。これにより、図２５に示すように、開口部Ｈ２の内側壁がサイドウォール状のシリコン酸化膜１７及びシリコン窒化膜１８で覆われる一方、開口部Ｈ６の内側壁がサイドウォール状のシリコン窒化膜１８で覆われ、さらに、開口部Ｈ２の底面に拡散層１６の上面が露出し、開口部Ｈ６の底面にダミーピラーｉｐ１の上面が露出する。
【００７３】
次に、第１の実施の形態と同様、選択エピタキシャル成長法を用いて、開口部Ｈ２内に、対応するピラーの上面を基点とした高さが２０ｎｍとなるシリコンプラグを成長させる。これにより、開口部Ｈ２内に、底面にシリコンプラグが露出した開口部Ｈ３が形成される。なお、このシリコンプラグは、シリコン酸化膜であるダミーピラーｉｐ１の上面（開口部Ｈ６の底面）には形成されない。その後、シリコンプラグ内にヒ素などの不純物をイオン注入することにより、ｎ型半導体である下層プラグ１９を拡散層１６の上面に形成する。これにより、半導体ピラーｓｐ１，ｓｐ２，ａｐ１〜ａｐ４それぞれの上部に、拡散層１６と下層プラグ１９からなる上部拡散層２１が形成される。このとき、開口部Ｈ６を通じてダミーピラーｉｐ１内にも不純物イオンが注入されるが、拡散層１６の形成時と同様、シリコン酸化膜であるダミーピラーｉｐ１には拡散層は形成されない。
【００７４】
続いて、ＣＶＤ法により、開口部Ｈ３，Ｈ６が埋設される膜厚で、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、及びチタン（Ｔｉ）の積層膜である金属膜を成膜する。そして、ＣＭＰ法によって、補助ピラーｂｐ１，ｂｐ２の上面に形成されたマスク膜４が露出する程度まで、この金属膜を除去する。これにより、図１７に示すように、開口部Ｈ３の内部に上層プラグ２０が埋設され、開口部Ｈ６の内部にピラー上部配線４０が埋設された状態が得られる。
【００７５】
これ以降の工程は、ゲート給電プラグ４１とともにゲート給電プラグ４１ａも作る点を除き、第１の実施の形態と同様の工程を実施することにより、本実施の形態による半導体装置１が完成する。
【００７６】
以上説明したように、本実施の形態による半導体装置１の製造方法によれば、第１の実施の形態と同様、ダミーピラーｉｐ１上面のピラー上部配線４０が半導体基板２と短絡してしまうことの防止が可能になる。加えて、本実施の形態による半導体装置１の製造方法によれば、積層プラグ２２を埋め込むための開口部Ｈ２と、ピラー上部配線４０を埋め込むための開口部Ｈ６とを同時に形成することができるので、第１の実施の形態に比べて製造方法を簡略化することが可能になる。
【００７７】
次に、本発明の第３の実施の形態による半導体装置１について、図２６及び図２７を参照しながら説明する。なお、図２６及び図２７はそれぞれ、図１（ａ）（ｂ）に対応する水平断面における、本実施の形態による半導体装置１の水平断面図である。
【００７８】
本実施の形態による半導体装置１は、例えば図１（ａ）と図２６を比較すると理解されるように、活性領域ｋｃを追加し、この活性領域ｋｃに向けてピラー上部配線４０を分岐させた点で、第１の実施の形態による半導体装置１と相違する。その他の点では第１の実施の形態による半導体装置１と同様なので、同一の構成には同一の符号を付し、以下では相違点に着目して説明する。
【００７９】
活性領域ｋｃ内の構成は、活性領域ｋｂをｙ方向に平行移動した構成となっている。具体的には、活性領域ｋｂ内の半導体ピラーｓｐ２，ａｐ３，ａｐ４に対応する位置に、それぞれトランジスタｔｒ３，ａｔｒ５，ａｔｒ６のチャネル領域を構成する半導体ピラーｓｐ５，ａｐ５，ａｐ６が設けられる。半導体ピラーｓｐ５，ａｐ５，ａｐ６の上部には、それぞれ上部拡散層ｕｄ３，ａｕｄ５，ａｕｄ６が形成される。これら上部拡散層ｕｄ３，ａｕｄ５，ａｕｄ６はそれぞれ、上層プラグ２０（図２参照）及び上部拡散層コンタクトプラグ３０ｃを介して、層間絶縁膜２５（図２参照）の上面に設けられるプラグ配線３１ｃに共通に接続される。
【００８０】
また、活性領域ｋｂ内の半導体ピラーｓｐ４に対応する位置に、半導体ピラーｓｐ６が設けられる。半導体ピラーｓｐ６は、中間素子分離領域ｉｓ内に設けられる絶縁体ピラーｉｐ４とともに、補助ピラーｂｐ３を構成する。補助ピラーｂｐ３の上面には、マスク膜４が残存している。
【００８１】
半導体ピラーｓｐ５の側面には、ゲート絶縁膜１０の上から半導体ピラーｓｐ５の側面を覆うように、ゲート電極ｇ３が形成される。同様に、半導体ピラーａｐ５の側面にはゲート電極ａｇ５が形成され、半導体ピラーａｐ６の側面にはゲート電極ａｇ６が形成され、補助ピラーｂｐ３の側面にはゲート電極ｉｇ３が形成される。ゲート電極ｇ３，ａｇ５，ａｇ６，ｉｇ３は、上述したゲート電極ｇ１などと同様に２層構造のゲート電極１１によって構成され、隣接するピラー間で一体化している。
【００８２】
図示していないが、活性領域ｋｃ内にも活性領域ｋｂ内の下部拡散層ｌｄｂ（図２参照）と同様の下部拡散層が設けられ、これは、活性領域ｋｂ内の下部拡散層コンタクトプラグ３２ａと対応する位置に設けられる複数の下部拡散層コンタクトプラグ３２ｃによって、層間絶縁膜２５（図２参照）の上面に設けられるプラグ配線３４ｃと接続される。
【００８３】
本実施の形態による中間素子分離領域ｉｓは、活性領域ｋａ，ｋｂの中ほどに位置する部分から分岐して、活性領域ｋｃと隣接する位置まで延長されている。中間素子分離領域ｉｓには、第１の実施の形態で説明した絶縁体ピラーｉｐ２，ｉｐ３に加え、上で触れた絶縁体ピラーｉｐ４が設けられる。絶縁体ピラーｉｐ４は、半導体ピラーｓｐ６と接する位置に設けられる。
【００８４】
中間素子分離領域ｉｓ内に形成されるダミーピラーｉｐ１は、第１の実施の形態におけるダミーピラーｉｐ１に相当するダミーピラーｉｐ１ａと、ダミーピラーｉｐ１ａの中ほどに位置する部分から分岐して絶縁体ピラーｉｐ４と隣接する位置まで、直角に曲がる部分を含んで延在するダミーピラーｉｐ１ｂとによって構成される。ダミーピラーｉｐ１ｂと絶縁体ピラーｉｐ４の間の距離は、例えばダミーピラーｉｐ１ａと絶縁体ピラーｉｐ２の間の距離と等しい値に設定される。
【００８５】
本実施の形態によるダミーピラーｉｐ１の側面にも、第１の実施の形態によるダミーピラーｉｐ１と同様に、ゲート電極ｓｇが形成される。ゲート電極ｓｇは、ダミーピラーｉｐ１と絶縁体ピラーｉｐ２，ｉｐ３，ｉｐ４それぞれとの間で、ゲート電極ｉｇ１，ｉｇ２，ｉｇ３と一体化している。
【００８６】
ダミーピラーｉｐ１の上面には、第１の実施の形態と同様、金属膜であるピラー上部配線４０が形成される。本実施の形態によるピラー上部配線４０は、第１の実施の形態と同様にダミーピラーｉｐ１の上面全体を覆っており、側面の全周（ダミーピラーｉｐ１の上面の縁部の全周）で、ダミーピラーｉｐ１の側面に形成されたゲート電極ｓｇと接触している。ピラー上部配線４０の上面は、図２６に示すように、第１の実施の形態と同様のゲート給電プラグ４１によって、層間絶縁膜２５（図２参照）の上面に設けられるゲート給電配線４２と接続される。
【００８７】
以上説明したように、本実施の形態による半導体装置１は、３つの活性領域ｋａ〜ｋｃを有し、それぞれに形成されるトランジスタのゲート電極１１を、１つのゲート電極ｓｇを介して一体化した構成を有している。この構成によれば、３つの活性領域ｋａ〜ｋｃに対して、１つのゲート給電プラグ４１を通じて共通に制御電位を供給することができるので、３つ目の活性領域ｋｃに対して独立に制御電位を供給する場合に比べ、半導体装置１の占有面積を低減することができる。
【００８８】
なお、本実施の形態においても、第２の実施の形態のように、ピラー上部配線４０の側面にシリコン窒化膜１８が配置される構成としてもよい。この場合、ピラー上部配線４０のうち絶縁体ピラーｉｐ２，ｉｐ３，ｉｐ４それぞれに近い３箇所に、ゲート給電プラグ４１を配置する必要がある。この場合においても、第２の実施の形態で説明したように、トランジスタｔｒ１〜ｔｒ３，ａｔｒ１〜ａｔｒ６の制御電位を供給するゲート給電プラグ４１は１本で足りる。
【００８９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９０】
例えば、上記各実施の形態では、ゲート電極ｓｇ及びピラー上部配線４０により、２つ以上の活性領域それぞれの内部に形成されるゲート電極を相互に接続する例を取り上げて説明したが、本発明は、１つの活性領域の内部に形成されるゲート電極を単に素子分離領域内にまで延長するためにゲート電極ｓｇ及びピラー上部配線４０を用いる場合についても、好適に適用可能である。
【００９１】
また、第１及び第２の実施の形態では、活性領域ｋａ，ｋｂがこれらの間の中心線を挟んで線対称の構成を有しているが、本発明は、線対称の関係にない２つの活性領域に対しても、好適に適用することができる。また、本発明は、２つの活性領域に配置される半導体ピラーの数などが異なっている場合にも、好適に適用可能である。さらに言えば、本発明は、２つの活性領域のうちいずれかに、他の構成要素が付加されているような場合にも適用できる。
【符号の説明】
【００９２】
１                  半導体装置
２                  半導体基板
２ａ                溝
３，８，１７        シリコン酸化膜
４，５０，５１      マスク膜
１０                ゲート絶縁膜
１１                ゲート電極
１１ｍ              下層金属膜
１１ｓ              シリコン膜
１６                拡散層
１８                シリコン窒化膜
１９                下層プラグ
２０                上層プラグ
２１                上部拡散層
２２                積層プラグ
２３，２５          層間絶縁膜
２４                ストッパー膜
３０ａ〜３０ｃ      上部拡散層コンタクトプラグ
３１ａ，３１ｂ，３１ｃ，３４ａ，３４ｂ，３４ｃ  プラグ配線
３２ａ〜３２ｃ      下部拡散層コンタクトプラグ
４０                ピラー上部配線
４１，４１ａ        ゲート給電プラグ
４２                ゲート給電配線
ａｇ１〜ａｇ６      追加ゲート電極
ａｕｄ１〜ａｕｄ６，ｕｄ１〜ｕｄ３  上部拡散層
ｂｐ１〜ｂｐ３      補助ピラー
ＣＨ１ａ，ＣＨ１ｂ，ＣＨ２，ＣＨ３ａ，ＣＨ３ｂ  コンタクトホール
ｇ１〜ｇ３，ａｇ１〜ａｇ６，ｉｇ１〜ｉｇ３，ｓｇ  ゲート電極
Ｈ１〜Ｈ６，Ｈ１ａ  開口部
ｉｐ１，ｉｐ１ａ，ｉｐ１ｂ  ダミーピラー
ｉｐ２〜ｉｐ４      絶縁体ピラー
ｉｓ                中間素子分離領域
ｋａ〜ｋｃ          活性領域
ｌｄａ，ｌｄｂ      下部拡散層
ｓｐ１〜ｓｐ６，ａｐ１〜ａｐ６  半導体ピラー
ｔａ                ダミーピラーｉｐ１の活性領域ｋａ側の端部
ｔｂ                ダミーピラーｉｐ１の活性領域ｋｂ側の端部
ｔｒ１〜ｔｒ３，ａｔｒ１〜ａｔｒ６  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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