(57)【要約】【課題】シリアル通信システムにおいて、送信装置のクロック周波数及び受信装置のクロック周波数の精度が低くかつ環境に応じて変化しても、正しくデータ通信を行う。【解決手段】コントローラ２１は、クロック信号ＣＬＫ１に基づき、第１の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含むトレーニング信号を発生する。波形測定回路４６は、クロック信号ＣＬＫ２に基づき、トレーニング信号の１周期に含まれるＨ区間及びＬ区間のクロック数を示す第２の区間長を測定する。エンコーダ２２は、データ信号を符号化して、第１の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含む符号化信号を発生する。デコーダ４５は、立ち上がり又は立ち下がりから第２の区間長未満における第１の時点と、立ち上がり又は立ち下がりから第２の区間長の１倍よりも遅くかつ第２の区間長の２倍未満における第２の時点とにおいて、符号化信号のレベルを検出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリアル伝送線路で互いに接続された第１の通信装置及び第２の通信装置を含むシリアル通信システムにおいて、
上記第１の通信装置は、第１のクロック周波数を有する第１のクロック信号に応じて動作し、
上記第２の通信装置は、第２のクロック周波数を有する第２のクロック信号に応じて動作し、
上記第１の通信装置は、
上記第１のクロック信号に基づき、予め決められたクロック数の第１の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含む第１のトレーニング信号を発生し、
上記第２の通信装置に上記第１のトレーニング信号を送信し、
第１のデータ信号を符号化して、上記第１の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含む第１の符号化信号を発生し、上記第１の符号化信号は、１周期中における上記ハイレベル区間及び上記ローレベル区間の間の遷移により上記第１のデータ信号の１ビットを表し、
上記第２の通信装置に上記第１の符号化信号を送信し、
上記第２の通信装置は、
上記第１の通信装置から上記第１のトレーニング信号を受信し、
上記第２のクロック信号に基づき、上記第１のトレーニング信号の１周期に含まれる上記ハイレベル区間及び上記ローレベル区間のクロック数を示す第２の区間長を測定し、
上記第１の通信装置から上記第１の符号化信号を受信し、
上記第１の符号化信号の立ち上がり又は立ち下がりから上記第２の区間長未満の期間における予め決められた第１の時点と、上記第１の符号化信号の立ち上がり又は立ち下がりから上記第２の区間長の１倍よりも遅くかつ上記第２の区間長の２倍未満の期間における予め決められた第２の時点とにおいて、上記第１の符号化信号のレベルをそれぞれ検出することにより、上記第１の符号化信号から上記第１のデータ信号を復号化することを特徴とするシリアル通信システム。
【請求項２】
上記第１の通信装置は、上記第１のデータ信号にパリティビットを付加して符号化し、上記パリティビットを含む第１の符号化信号を発生し、
上記第２の通信装置は、上記第１の符号化信号のパリティチェックがエラーになったとき、上記第２のクロック信号の予め決められたクロック数にわたって上記第１の時点及び上記第２の時点を時間的に前又は後に変化させることを特徴とする請求項１記載のシリアル通信システム。
【請求項３】
上記第１の符号化信号は、１周期中に、
上記ハイレベル区間及び上記ローレベル区間、又は、
上記ハイレベル区間、上記ローレベル区間、ならびに上記ハイレベル区間及び上記ローレベル区間の間のレベルを有するコモンモードレベル区間
を含むことを特徴とする請求項１又は２記載のシリアル通信システム。
【請求項４】
上記第１の通信装置は、上記第１の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含むトレーニング区間を含む第１の符号化信号を発生し、
上記第２の通信装置は、上記第２のクロック信号に基づき、上記トレーニング区間の１周期に含まれる上記ハイレベル区間及び上記ローレベル区間のクロック数を示す上記第２の区間長を測定することを特徴とする請求項１〜３のうちの１つに記載のシリアル通信システム。
【請求項５】
上記シリアル伝送線路は差動伝送線路であることを特徴とする請求項１〜４のうちの１つに記載のシリアル通信システム。
【請求項６】
上記シリアル伝送線路は上記第１の通信装置及び上記第２の通信装置の少なくとも一方にＡＣ結合されていることを特徴とする請求項１〜５のうちの１つに記載のシリアル通信システム。
【請求項７】
上記第１の通信装置は、上記第１のデータ信号に誤り訂正符号を付加して符号化し、上記誤り訂正符号を含む第１の符号化信号を発生し、
上記第２の通信装置は、上記誤り訂正符号に基づいて上記第１の符号化信号の誤り訂正を行うことを特徴とする請求項１〜６のうちの１つに記載のシリアル通信システム。
【請求項８】
上記第２の通信装置は、
上記第２のクロック信号に基づき、予め決められたクロック数の第３の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含む第２のトレーニング信号を発生し、
上記第１の通信装置に上記第２のトレーニング信号を送信し、
第２のデータ信号を符号化して、上記第３の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含む第２の符号化信号を発生し、上記第２の符号化信号は、１周期中における上記ハイレベル区間及び上記ローレベル区間の間の遷移により上記第２のデータ信号の１ビットを表し、
上記第１の通信装置に上記第２の符号化信号を送信し、
上記第１の通信装置は、
上記第２の通信装置から上記第２のトレーニング信号を受信し、
上記第１のクロック信号に基づき、上記第２のトレーニング信号の１周期に含まれる上記ハイレベル区間及び上記ローレベル区間のクロック数を示す第４の区間長を測定し、
上記第２の通信装置から上記第２の符号化信号を受信し、
上記第２の符号化信号の立ち上がり又は立ち下がりから上記第４の区間長未満の期間における予め決められた第３の時点と、上記第２の符号化信号の立ち上がり又は立ち下がりから上記第４の区間長の１倍よりも遅くかつ上記第４の区間長の２倍未満の期間における予め決められた第４の時点とにおいて、上記第２の符号化信号のレベルをそれぞれ検出することにより、上記第２の符号化信号から上記第２のデータ信号を復号化することを特徴とする請求項１〜７のうちの１つに記載のシリアル通信システム。
【請求項９】
上記第１の通信装置は、上記第１の区間長が上記第４の区間長よりも短いとき、上記第１の区間長を増大させ、
上記第２の通信装置は、上記第３の区間長が上記第２の区間長よりも短いとき、上記第３の区間長を増大させることを特徴とする請求項８記載のシリアル通信システム。
【請求項１０】
上記シリアル通信システムは、上記第１及び第２の通信装置の外部におけるコントローラをさらに含み、
上記コントローラは、上記第１の区間長が上記第４の区間長よりも短いとき、上記第１の区間長を増大させることを特徴とする請求項８記載のシリアル通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル通信システムに関する。
【背景技術】
【０００２】
近年、高速かつ大量のデータ伝送を行うために、多くのシリアルインタフェース規格が実用化されている（特許文献１〜３を参照）。
【０００３】
例えば、携帯電話機において、カメラ及びコントローラの間、ならびにディスプレイ及びコントローラの間などにおいて、シリアル伝送線路を介した双方向通信が行われる。このような双方向通信において、例えば、順方向では、画像データなどの大量のデータが伝送され、逆方向では、順方向にデータを送信する回路のための制御信号など、比較的少量のデータが伝送される。
【０００４】
一般に、双方向通信方式として、リアルタイムに同時通信を行う全二重方式と、時分割で相互に通信を行う半二重方式がある。全二重方式では、複数チャネルを利用したり、逆方向通信専用の信号線を設けたりするので、半二重方式と比較すると信号線の本数が多くなる。高速に双方向通信をする必要があるのでない限り、信号線の本数が少ない半二重方式の方がコストの観点で有利である。
【０００５】
低速な全二重方式シリアル通信として、調歩同期シリアル通信（universal asynchronous receiver transmitter：ＵＡＲＴ）が既に知られている。
【０００６】
例えば、特許文献１は、調歩同期式シリアルデータ送信装置及び受信装置を開示している。特許文献１によれば、送信装置は、１ビットのデータを相異なる論理値からなる２ビットのデータに変調し、受信装置は、論理値の変化点を検出することによりビットデータに同期した受信を行う。これにより、送信装置のクロック周波数及び受信装置のクロック周波数の間の差に起因するエラーを回避する。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の低速な調歩同期通信では、送信装置及び受信装置の双方において、十分に高い精度を持ったクロック信号が必要であるという問題があった。
【０００８】
本発明の目的は、送信装置のクロック周波数及び受信装置のクロック周波数の精度が低くかつ環境に応じて変化しても、正しくデータ通信を行うことができるシリアル通信システムを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の態様に係るシリアル通信システムは、
シリアル伝送線路で互いに接続された第１の通信装置及び第２の通信装置を含むシリアル通信システムにおいて、
上記第１の通信装置は、第１のクロック周波数を有する第１のクロック信号に応じて動作し、
上記第２の通信装置は、第２のクロック周波数を有する第２のクロック信号に応じて動作し、
上記第１の通信装置は、
上記第１のクロック信号に基づき、予め決められたクロック数の第１の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含む第１のトレーニング信号を発生し、
上記第２の通信装置に上記第１のトレーニング信号を送信し、
第１のデータ信号を符号化して、上記第１の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含む第１の符号化信号を発生し、上記第１の符号化信号は、１周期中における上記ハイレベル区間及び上記ローレベル区間の間の遷移により上記第１のデータ信号の１ビットを表し、
上記第２の通信装置に上記第１の符号化信号を送信し、
上記第２の通信装置は、
上記第１の通信装置から上記第１のトレーニング信号を受信し、
上記第２のクロック信号に基づき、上記第１のトレーニング信号の１周期に含まれる上記ハイレベル区間及び上記ローレベル区間のクロック数を示す第２の区間長を測定し、
上記第１の通信装置から上記第１の符号化信号を受信し、
上記第１の符号化信号の立ち上がり又は立ち下がりから上記第２の区間長未満の期間における予め決められた第１の時点と、上記第１の符号化信号の立ち上がり又は立ち下がりから上記第２の区間長の１倍よりも遅くかつ上記第２の区間長の２倍未満の期間における予め決められた第２の時点とにおいて、上記第１の符号化信号のレベルをそれぞれ検出することにより、上記第１の符号化信号から上記第１のデータ信号を復号化することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、送信装置のクロック周波数及び受信装置のクロック周波数の精度が低くかつ環境に応じて変化しても、正しくデータ通信を行うことができるシリアル通信システムを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るシリアル通信システムの構成を示すブロック図である。
【図２】図１のシリアル通信システムの動作を示すシーケンス図である。
【図３】図１のインターフェース回路２の動作を示す状態遷移図である。
【図４】図１のインターフェース回路４の動作を示す状態遷移図である。
【図５】図１のシリアル通信システムにおける信号伝送の方向を示すタイミングチャートである。
【図６】図１のシリアル通信システムにおける波形測定を説明するタイミングチャートである。
【図７】図１のシリアル通信システムにおいて伝送されるデータ信号のフォーマットを示す図である。
【図８】図１のシリアル通信システムにおいて伝送されるデータ信号がインターフェース回路２からインターフェース回路４への書き込みコマンド及び書き込みデータであるときのフォーマットを示す図である。
【図９】図１のシリアル通信システムにおいて伝送されるデータ信号がインターフェース回路４からインターフェース回路２へのＡＣＫであるときのフォーマットを示す図である。
【図１０】図１のシリアル通信システムにおいて伝送されるデータ信号がインターフェース回路２からインターフェース回路４への読み出しコマンドであるときのフォーマットを示す図である。
【図１１】図１のシリアル通信システムにおいて伝送されるデータ信号がインターフェース回路４からインターフェース回路２への読み出しデータであるときのフォーマットを示す図である。
【図１２】図１のシリアル通信システムにおいて伝送されるデータ信号の波形を示す図である。
【図１３】図１のシリアル通信システムにおけるデータ信号の受信を説明するタイミングチャートである。
【図１４】図１のシリアル通信システムにおけるデータ信号の受信動作を示す状態遷移図である。
【図１５】図１のシリアル通信システムにおけるデータ信号の受信エラーの回避を説明するタイミングチャートである。
【図１６】本発明の第１の実施形態の第１の変形例に係るシリアル通信システムにおいて伝送されるデータ信号の波形を示す図である。
【図１７】本発明の第１の実施形態の第１の変形例に係るシリアル通信システムにおいて伝送されるデータ信号のフォーマットを示す図である。
【図１８】本発明の第２の実施形態に係るシリアル通信システムの構成を示すブロック図である。
【図１９】本発明の第３の実施形態に係るシリアル通信システムの構成を示すブロック図である。
【図２０】本発明の第４の実施形態に係るシリアル通信システムの構成を示すブロック図である。
【図２１】本発明の第５の実施形態に係るシリアル通信システムの構成を示すブロック図である。
【図２２】図２１のデコーダ４５Ｃの構成を示すブロック図である。
【図２３】図２２の判定回路６４によって実行されるパリティチェック処理を示すフローチャートである。
【図２４】本発明の第６の実施形態に係るシリアル通信システムの構成を示すブロック図である。
【図２５】図２４シリアル通信システムにおいて伝送されるデータ信号の波形を示す図である。
【図２６】本発明の第７の実施形態に係るシリアル通信システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
第１の実施形態．
図１は、本発明の第１の実施形態に係るシリアル通信システムの構成を示すブロック図である。図１のシリアル通信システムは、信号処理回路１、インターフェース回路２、シリアル伝送線路３、インターフェース回路４、及び信号処理回路５を含む。インターフェース回路２及び４は、シリアル伝送線路３を介して互いに接続されている。信号処理回路１及び５は、データ信号（例えばＵＡＲＴ信号）を、インターフェース回路２及び４とシリアル伝送線路３とを介して互いに送受信する。
【００１３】
インターフェース回路２は、コントローラ２１、エンコーダ２２、ドライバ２３、レシーバ２４、デコーダ２５、波形測定回路２６、及び自己発振回路２７を備える。エンコーダ２２及びドライバ２３は送信回路として動作し、レシーバ２４及びデコーダ２５は受信回路として動作する。自己発振回路２７は、第１のクロック周波数ｆ１を有する第１のクロック信号ＣＬＫ１を発生し、コントローラ２１、エンコーダ２２、デコーダ２５、及び波形測定回路２６に送る。
【００１４】
インターフェース回路４は、コントローラ４１、エンコーダ４２、ドライバ４３、レシーバ４４、デコーダ４５、波形測定回路４６、及び自己発振回路４７を備える。エンコーダ４２及びドライバ４３は送信回路として動作し、レシーバ４４及びデコーダ４５は受信回路として動作する。自己発振回路４７は、第２のクロック周波数ｆ２を有する第２のクロック信号ＣＬＫ２を発生し、コントローラ４１、エンコーダ４２、デコーダ４５、及び波形測定回路４６に送る。
【００１５】
クロック周波数ｆ１及びｆ２は互いに異なっていてもよい。インターフェース回路２及び４はシリアル伝送線路３を介して互いに接続されているので、データ信号が伝送されるとき、受信側のインターフェース回路はデータ信号を非同期で受信する。
【００１６】
例えば、インターフェース回路２はマスターとして動作する第１の通信装置であり、インターフェース回路４はスレーブとして動作する第２の通信装置である。この場合、例えば、インターフェース回路２は、信号処理回路１からコマンドを受信して、シリアル伝送線路３を介してインターフェース回路４に送信する。次いで、インターフェース回路４は、信号処理回路１から受信したコマンドを信号処理回路５に送信し、これに対するコマンド応答又は他のデータを信号処理回路５から受信して、シリアル伝送線路３を介してインターフェース回路２に送信する。
【００１７】
信号処理回路１から信号処理回路５に第１のデータ信号を送信するとき、図１のシリアル通信システムは以下のように動作する。
【００１８】
インターフェース回路２において、コントローラ２１は、クロック信号ＣＬＫ１に基づき、予め決められたクロック数の第１の区間長をそれぞれ有するハイレベル区間（Ｈ区間）及びローレベル区間（Ｌ区間）を１周期中に含む第１のトレーニング信号を発生する。エンコーダ２２及びドライバ２３はインターフェース回路４に第１のトレーニング信号を送信する。インターフェース回路４において、レシーバ４４はインターフェース回路２から第１のトレーニング信号を受信する。波形測定回路４６は、クロック信号ＣＬＫ２に基づき、第１のトレーニング信号の１周期に含まれるＨ区間及びＬ区間のクロック数を示す第２の区間長を測定する。波形測定回路４６は、第２の区間長をコントローラ４１及びデコーダ４５に通知する。インターフェース回路２において、エンコーダ２２は、第１のデータ信号を符号化して、第１の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含む第１の符号化信号を発生する。第１の符号化信号は、１周期中におけるＨ区間及びＬ区間の間の遷移により第１のデータ信号の１ビットを表す。ドライバ２３はインターフェース回路４に第１の符号化信号を送信する。インターフェース回路４において、レシーバ４４はインターフェース回路２から第１の符号化信号を受信し、デコーダ４５は、以下のように第１の符号化信号から第１のデータ信号を復号化する。デコーダ４５は、第１の符号化信号の立ち上がり又は立ち下がりから第２の区間長未満における予め決められた第１の時点において、第１の符号化信号のレベルを検出する。デコーダ４５は、さらに、第１の符号化信号の立ち上がり又は立ち下がりから第２の区間長の１倍よりも遅くかつ第２の区間長の２倍未満における予め決められた第２の時点において、第１の符号化信号のレベルを検出する。
【００１９】
信号処理回路５から信号処理回路１に第２のデータ信号を送信するとき、図１のシリアル通信システムは以下のように動作する。
【００２０】
インターフェース回路４において、コントローラ４１は、クロック信号ＣＬＫ２に基づき、予め決められたクロック数の第３の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含む第２のトレーニング信号を発生する。エンコーダ４２及びドライバ４３はインターフェース回路２に第２のトレーニング信号を送信する。インターフェース回路２において、レシーバ２４はインターフェース回路４から第２のトレーニング信号を受信する。波形測定回路２６は、クロック信号ＣＬＫ１に基づき、第２のトレーニング信号の１周期に含まれるＨ区間及びＬ区間のクロック数を示す第４の区間長を測定する。波形測定回路２６は、第４の区間長をコントローラ２１及びデコーダ２５に通知する。インターフェース回路４において、エンコーダ４２は、第２のデータ信号を符号化して、第３の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含む第２の符号化信号を発生する。第２の符号化信号は、１周期中におけるＨ区間及びＬ区間の間の遷移により第２のデータ信号の１ビットを表す。ドライバ４３はインターフェース回路２に第２の符号化信号を送信する。インターフェース回路２において、レシーバ２４はインターフェース回路４から第２の符号化信号を受信し、デコーダ２５は、以下のように第２の符号化信号から第２のデータ信号を復号化する。デコーダ２５は、第２の符号化信号の立ち上がり又は立ち下がりから第４の区間長未満における予め決められた第３の時点において、第２の符号化信号のレベルを検出する。デコーダ２５は、さらに、第２の符号化信号の立ち上がり又は立ち下がりから第４の区間長の１倍よりも遅くかつ第４の区間長の２倍未満における予め決められた第４の時点において、第２の符号化信号のレベルを検出する。
【００２１】
図２は、図１のシリアル通信システムの動作を示すシーケンス図である。
【００２２】
図２の例によれば、インターフェース回路２（マスター）は以下のように動作する。
【００２３】
インターフェース回路２は、初期化後、リセット状態ＩＮＩＴ（ＴＸ）になる。コントローラ２１は、リセット解除後、１回目のトレーニング信号送信状態ＦＣＮＴ＿ＴＸに遷移する。
【００２４】
１回目の状態ＦＣＮＴ＿ＴＸにおいて、コントローラ２１は、クロック信号ＣＬＫ１に基づき、予め決められたクロック数の第１の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含む第１のトレーニング信号を発生する。第１のトレーニング信号はＨ区間及びＬ区間を交互に含む。第１のトレーニング信号の各周期は、例えば、ハイレベルからローレベルへの遷移（Ｈ→Ｌ）を含む。コントローラ２１は、予め決められた周期にわたって第１のトレーニング信号を発生し、エンコーダ２２及びドライバ２３は、第１のトレーニング信号をインターフェース回路４に送信する。第１の区間長は例えば１５クロックであり、第１のトレーニング信号を発生し続ける周期は例えば３２回である。コントローラ２１は、予め決められた周期にわたって第１のトレーニング信号を発生すると、終了コマンドをインターフェース回路４に送信し、１回目のトレーニング信号受信状態ＦＣＮＴ＿ＲＸに遷移する。終了コマンドは、第１のトレーニング信号の各周期におけるレベルの遷移とは逆方向の遷移（例えば、ローレベルからハイレベルへの遷移（Ｌ→Ｈ））を含む（図６）。
【００２５】
１回目の状態ＦＣＮＴ＿ＲＸにおいて、レシーバ２４は、インターフェース回路４から送信された第２のトレーニング信号を受信する。第２のトレーニング信号は、クロック信号ＣＬＫ１に代えてクロック信号ＣＬＫ２に基づいて発生されることを除いて、第１のトレーニング信号と同様である。波形測定回路２６は、クロック信号ＣＬＫ１に基づき、第２のトレーニング信号の１周期に含まれるＨ区間及びＬ区間のクロック数を示す第４の区間長を測定する。予め決められた周期にわたって第２のトレーニング信号を受信し、かつインターフェース回路４から１回目の終了コマンドを受信すると、コントローラ２１は、２回目のトレーニング信号送信状態ＦＣＮＴ＿ＴＸに遷移する。終了コマンドの受信前に第２のトレーニング信号を受信し続ける周期は例えば８回である。
【００２６】
２回目の状態ＦＣＮＴ＿ＴＸにおいて、コントローラ２１は、再び、第１のトレーニング信号を発生する。２回目の状態ＦＣＮＴ＿ＴＸにおいて発生される第１のトレーニング信号は、１回目の状態ＦＣＮＴ＿ＴＸにおいて発生される第１のトレーニング信号と同様である。コントローラ２１は、予め決められた周期にわたって第１のトレーニング信号を発生し、エンコーダ２２及びドライバ２３は、第１のトレーニング信号をインターフェース回路４に送信する。コントローラ２１は、予め決められた周期にわたって第１のトレーニング信号を発生すると、終了コマンドをインターフェース回路４に送信し、２回目のトレーニング信号受信状態ＦＣＮＴ＿ＲＸに遷移する。
【００２７】
２回目の状態ＦＣＮＴ＿ＲＸにおいて、レシーバ２４は、インターフェース回路４から送信された第２のトレーニング信号を受信する。２回目の状態ＦＣＮＴ＿ＲＸにおいて受信される第２のトレーニング信号は、１回目の状態ＦＣＮＴ＿ＲＸにおいて受信される第２のトレーニング信号と同様である。波形測定回路２６は、クロック信号ＣＬＫ１に基づき、第２のトレーニング信号の１周期に含まれるＨ区間及びＬ区間のクロック数を示す第４の区間長を測定する。予め決められた周期にわたって第２のトレーニング信号を受信し、かつインターフェース回路４から２回目の終了コマンドを受信すると、コントローラ２１は、データ通信待機状態ＣＭＤＳに遷移する。
【００２８】
状態ＣＭＤＳにおいて、コントローラ２１は、信号処理回路１から第１のデータ信号（コマンド又はデータ）が入力されるまで、アイドル信号をインターフェース回路４に送信しながら待機する。アイドル信号は、第１のトレーニング信号と同様に、Ｈ区間及びＬ区間を交互に含む。アイドル信号の各周期は、例えば、ハイレベルからローレベルへの遷移（Ｈ→Ｌ）を含む。信号処理回路１から第１のデータ信号が入力されると、コントローラ２１は、データ信号送信状態ＣＭＤＴＸに遷移する。
【００２９】
状態ＣＭＤＴＸにおいて、エンコーダ２２は、第１のデータ信号を符号化して、第１の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含む第１の符号化信号を発生する。第１の符号化信号は、１周期中におけるＨ区間及びＬ区間の間の遷移により第１のデータ信号の１ビットを表す（図１２）。これにより、ハイレベル又はローレベルが連続する長さの最大値が第１の区間長の２倍となり、従って、第１の符号化信号の１周期内に必ず変化点が生じることになる。また、第１の符号化信号は、例えば図７に示すフォーマットを有する。第１の符号化信号は、先頭に予め決められた開始ビットを含む。開始ビットは、第１及び第２のトレーニング信号の終了コマンドと同様に、アイドル信号の各周期におけるレベルの遷移とは逆方向の遷移（例えば、ローレベルからハイレベルへの遷移（Ｌ→Ｈ））を含む。これにより、インターフェース回路４がインターフェース回路２からアイドル信号に続いて第１の符号化信号を受信したとき、デコーダ４５は、第１の符号化信号の開始ビットを検出することにより第１の符号化信号を識別する。ドライバ２３は、インターフェース回路４に第１の符号化信号を送信する。第１の符号化信号の送信を完了すると、コントローラ２１は、データ信号受信状態ＣＭＤＲＸに遷移する。
【００３０】
状態ＣＭＤＲＸにおいて、コントローラ２１は、インターフェース回路４からの第２の符号化信号の受信を待機する。インターフェース回路４からアイドル信号に続いて受信された第２の符号化信号の開始ビットを検出することにより、デコーダ２５は第２の符号化信号を識別する。レシーバ２４がインターフェース回路４から第２の符号化信号を受信すると、デコーダ２５は、以下のように第２の符号化信号から第２のデータ信号を復号化する。デコーダ２５は、第２の符号化信号の立ち上がり又は立ち下がりから第４の区間長未満における予め決められた第３の時点において、第２の符号化信号のレベルを検出する。デコーダ２５は、さらに、第２の符号化信号の立ち上がり又は立ち下がりから第４の区間長の１倍よりも遅くかつ第４の区間長の２倍未満における予め決められた第４の時点において、第２の符号化信号のレベルを検出する。第２の符号化信号を受信すると、コントローラ２１は、データ通信待機状態ＣＭＤＳに遷移する。
【００３１】
コントローラ２１は、状態ＣＭＤＳに戻った後、信号処理回路１から第１のデータ信号が再び入力されるまで、アイドル信号をインターフェース回路４に送信しながら待機する。
【００３２】
以後、コントローラ２１は、状態ＣＭＤＳ、ＣＭＤＴＸ、及びＣＭＤＲＸを繰り返す。
【００３３】
図２の例によれば、インターフェース回路４（スレーブ）は以下のように動作する。
【００３４】
インターフェース回路４は、初期化後、リセット状態ＩＮＩＴ（ＴＸ）になる。コントローラ４１は、リセット解除後、１回目のトレーニング信号受信状態ＦＣＮＴ＿ＲＸに遷移する。
【００３５】
１回目の状態ＦＣＮＴ＿ＲＸにおいて、レシーバ４４は、インターフェース回路２から送信された第１のトレーニング信号を受信する。波形測定回路４６は、クロック信号ＣＬＫ２に基づき、第１のトレーニング信号の１周期に含まれるＨ区間及びＬ区間のクロック数を示す第２の区間長を測定する。予め決められた周期にわたって第２のトレーニング信号を受信し、かつインターフェース回路２から１回目の終了コマンドを受信すると、コントローラ４１は、１回目のトレーニング信号送信状態ＦＣＮＴ＿ＴＸに遷移する。
【００３６】
１回目の状態ＦＣＮＴ＿ＴＸにおいて、コントローラ４１は、クロック信号ＣＬＫ２に基づき、予め決められたクロック数の第３の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含む第２のトレーニング信号を発生する。第２のトレーニング信号はＨ区間及びＬ区間を交互に含む。第２のトレーニング信号の各周期は、例えば、ハイレベルからローレベルへの遷移（Ｈ→Ｌ）を含む。コントローラ４１は、予め決められた周期にわたって第２のトレーニング信号を発生し、エンコーダ４２及びドライバ４３は、第２のトレーニング信号をインターフェース回路２に送信する。第３の区間長は例えば１５クロックであり、第２のトレーニング信号を発生し続ける周期は例えば３２回である。コントローラ４１は、予め決められた周期にわたって第２のトレーニング信号を発生すると、終了コマンドをインターフェース回路２に送信し、２回目のトレーニング信号受信状態ＦＣＮＴ＿ＲＸに遷移する。終了コマンドは、第２のトレーニング信号の各周期におけるレベルの遷移とは逆方向の遷移（例えば、ローレベルからハイレベルへの遷移（Ｌ→Ｈ））を含む。
【００３７】
２回目の状態ＦＣＮＴ＿ＲＸにおいて、レシーバ４４は、インターフェース回路２から送信された第１のトレーニング信号を受信する。波形測定回路４６は、クロック信号ＣＬＫ２に基づき、第１のトレーニング信号の１周期に含まれるＨ区間及びＬ区間のクロック数を示す第２の区間長を測定する。予め決められた周期にわたって第２のトレーニング信号を受信し、かつインターフェース回路２から２回目の終了コマンドを受信すると、コントローラ４１は、２回目のトレーニング信号送信状態ＦＣＮＴ＿ＴＸに遷移する。
【００３８】
２回目の状態ＦＣＮＴ＿ＴＸにおいて、コントローラ４１は、再び、第２のトレーニング信号を発生する。２回目の状態ＦＣＮＴ＿ＴＸにおいて発生される第２のトレーニング信号は、１回目の状態ＦＣＮＴ＿ＴＸにおいて発生される第２のトレーニング信号と同様である。コントローラ４１は、予め決められた周期にわたって第２のトレーニング信号を発生し、エンコーダ４２及びドライバ４３は、第２のトレーニング信号をインターフェース回路２に送信する。コントローラ４１は、予め決められた周期にわたって第２のトレーニング信号を発生すると、終了コマンドをインターフェース回路２に送信し、データ信号受信状態ＣＭＤＲＸに遷移する。
【００３９】
状態ＣＭＤＲＸにおいて、コントローラ４１は、インターフェース回路２からの第１の符号化信号の受信を待機する。インターフェース回路２からアイドル信号に続いて受信された第１の符号化信号の開始ビットを検出することにより、デコーダ４５は第１の符号化信号を識別する。レシーバ４４がインターフェース回路２から第１の符号化信号を受信すると、デコーダ４５は、以下のように第１の符号化信号から第１のデータ信号を復号化する。デコーダ４５は、第１の符号化信号の立ち上がり又は立ち下がりから第２の区間長未満における予め決められた第１の時点において、第１の符号化信号のレベルを検出する。デコーダ４５は、さらに、第１の符号化信号の立ち上がり又は立ち下がりから第２の区間長の１倍よりも遅くかつ第２の区間長の２倍未満における予め決められた第２の時点において、第１の符号化信号のレベルを検出する。第１の符号化信号を受信すると、コントローラ４１は、データ通信待機状態ＣＭＤＳに遷移する。また、コントローラ４１は、第１のデータ信号をさらなる処理のために信号処理回路５に送る。
【００４０】
状態ＣＭＤＳにおいて、コントローラ４１は、信号処理回路５から第２のデータ信号（コマンド又はデータ）が入力されるまで、アイドル信号をインターフェース回路４に送信しながら待機する。アイドル信号は、第２のトレーニング信号と同様に、Ｈ区間及びＬ区間を交互に含む。アイドル信号の各周期は、例えば、ハイレベルからローレベルへの遷移（Ｈ→Ｌ）を含む。信号処理回路５から第２のデータ信号が入力されると、コントローラ４１は、データ信号送信状態ＣＭＤＴＸに遷移する。
【００４１】
状態ＣＭＤＴＸにおいて、エンコーダ４２は、第２のデータ信号を符号化して、第３の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含む第２の符号化信号を発生する。第２の符号化信号は、１周期中におけるＨ区間及びＬ区間の間の遷移により第２のデータ信号の１ビットを表す（図１２）。これにより、ハイレベル又はローレベルが連続する長さの最大値が第１の区間長の２倍となり、従って、第２の符号化信号の１周期内に必ず変化点が生じることになる。また、第２の符号化信号は、例えば図７に示すフォーマットを有する。第２の符号化信号は、先頭に予め決められた開始ビットを含む。開始ビットは、アイドル信号の各周期におけるレベルの遷移とは逆方向の遷移（例えば、ローレベルからハイレベルへの遷移（Ｌ→Ｈ））を含む。これにより、インターフェース回路２がインターフェース回路４からアイドル信号に続いて第２の符号化信号を受信したとき、デコーダ２５は、第２の符号化信号の開始ビットを検出することにより第２の符号化信号を識別する。ドライバ４３は、インターフェース回路２に第２の符号化信号を送信する。第２の符号化信号の送信を完了すると、コントローラ４１は、データ信号受信状態ＣＭＤＲＸに遷移する。
【００４２】
コントローラ４１は、状態ＣＭＤＲＸに戻った後、信号処理回路５から第２のデータ信号が再び入力されるまで、アイドル信号をインターフェース回路２に送信しながら待機する。
【００４３】
以後、コントローラ４１は、状態ＣＭＤＲＸ、ＣＭＤＳ、及びＣＭＤＴＸを繰り返す。
【００４４】
例えば、第１のデータ信号がインターフェース回路２からインターフェース回路４への書き込みコマンド及び書き込みデータである場合、インターフェース回路２及び４は以下のように動作する。インターフェース回路２は、データ信号送信状態ＣＭＤＴＸにおいて、書き込みコマンド（インターフェース回路４のアドレス、データを書き込むアドレス）及び書き込みデータを含む第１のデータ信号（図８）をインターフェース回路４に送信する。インターフェース回路４は、書き込みコマンド及び書き込みデータに対するＡＣＫ（コマンド応答）を含む第２のデータ信号（図９）をインターフェース回路２に送信する。
【００４５】
例えば、第１のデータ信号がインターフェース回路２からインターフェース回路４への読み出しコマンドである場合、インターフェース回路２及び４は以下のように動作する。インターフェース回路２は、データ信号送信状態ＣＭＤＴＸにおいて、読み出しコマンド（インターフェース回路４のアドレス、データを読み出すアドレス）を含む第１のデータ信号（図１０）をインターフェース回路４に送信する。インターフェース回路４は、読み出しデータを含む第２のデータ信号（図１１）をインターフェース回路２に送信する。
【００４６】
図３は、図１のインターフェース回路２の動作を示す状態遷移図である。図４は、図１のインターフェース回路４の動作を示す状態遷移図である。図３及び図４の状態遷移図は、図２のシーケンス図に対応する。マスターのインターフェース回路２及びスレーブのインターフェース回路２の両方とも、初期化後、リセット状態（ＩＮＩＴ（ＴＸ）、ＩＮＩＴ（ＲＸ））になる。インターフェース回路２及び４のリセット解除のタイミングによっては一方が遅くなることがあるので、インターフェース回路２及び４は、まず、トレーニング信号送信状態ＦＣＮＴ＿ＴＸ及びトレーニング信号受信状態ＦＣＮＴ＿ＲＸを２回ずつ繰り返す。その後、インターフェース回路２はデータ通信待機状態ＣＭＤＳに遷移し、インターフェース回路４はデータ信号受信状態ＣＭＤＲＸに遷移する。インターフェース回路２は、信号処理回路１から第１のデータ信号が入力されるまで、状態ＣＭＤＳで待機する。インターフェース回路４は、シリアル伝送線路３を介してインターフェース回路２から第１の符号化信号を受信するまで、状態ＣＭＤＲＸで待機する。インターフェース回路２に第１のデータ信号が入力されると、インターフェース回路２は「ＣＭＤＳ→ＣＭＤＴＸ→ＣＭＤＲＸ→ＣＭＤＳ→…」を繰り返し、インターフェース回路４は「ＣＭＤＲＸ→ＣＭＤＳ→ＣＭＤＴＸ→ＣＭＤＲＸ→…」を繰り返す。インターフェース回路２に第１のデータ信号が入力されていない状態では、インターフェース回路２は状態ＣＭＤＳで待機し、インターフェース回路４は状態ＣＭＤＲＸで待機している。
【００４７】
図５は、図１のシリアル通信システムにおける信号伝送の方向を示すタイミングチャートである。図５は、図２のシーケンス図について、トレーニング信号及びデータ信号の送受信の切りかえを示す。図５の上段及び中断では、インターフェース回路２からインターフェース回路４への信号伝送と、インターフェース回路４からインターフェース回路２への信号伝送とを、分離して別々に示す。実際には、図５の下段に示すように、シリアル伝送線路３上を時分割で使用して双方向通信を実現している。
【００４８】
図６は、図１のシリアル通信システムにおける波形測定を説明するタイミングチャートである。図６を参照し、インターフェース回路４の波形測定回路４６の動作について説明する。インターフェース回路２は、クロック信号ＣＬＫ１に基づき、予め決められたクロック数（例えば１５クロック）の第１の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含む第１のトレーニング信号を発生する。言い換えると、第１の区間長は、クロック信号ＣＬＫ１のクロック数で表されたＨ区間及びＬ区間の長さである。インターフェース回路４の波形測定回路４６は、第１のトレーニング信号の立ち上がりを検出したとき、立ち上がり検出パルスを発生し、第１のトレーニング信号の立ち下がりを検出したとき、立ち下がり検出パルスを発生する。波形測定回路４６は、立ち上がり検出パルスから立ち下がり検出パルスまでの区間を第１のトレーニング信号のＨ区間とみなし、立ち下がり検出パルスから立ち上がり検出パルスまでの区間を第１のトレーニング信号のＬ区間とみなす。波形測定回路４６は、クロック信号ＣＬＫ２に基づき、第１のトレーニング信号の１周期に含まれるＨ区間及びＬ区間のクロック数を示すＨ区間長及びＬ区間長を測定する。言い換えると、Ｈ区間長及びＬ区間長は、クロック信号ＣＬＫ２のクロック数で表されたＨ区間及びＬ区間の長さである。インターフェース回路２は、予め決められた周期（例えば３２回）にわたって第１のトレーニング信号を発生すると、終了コマンドをインターフェース回路４に送信する。波形測定回路４６は、終了コマンド直前の４個のＨ区間長の平均値Ｈａｖｅを計算し、終了コマンド直前の５〜２個目のＬ区間長の平均値Ｌａｖｅを計算する。前述のように、第１のトレーニング信号の各周期が「Ｈ→Ｌ」の遷移を含み、終了コマンドが「Ｌ→Ｈ」の遷移を含む場合、終了コマンドを受信したときに、Ｌ区間長がＬ区間長の平均値Ｌａｖｅの２倍になる。従って、波形測定回路４６は、Ｌ区間長がＬ区間長の平均値Ｌａｖｅの２倍になったとき、終了コマンドを検出したと判断する。波形測定回路４６は、Ｈ区間長の平均値Ｈａｖｅ及びＬ区間長の平均値Ｌａｖｅを、第２の区間長として取得する。
【００４９】
インターフェース回路２の波形測定回路２６もまた、インターフェース回路４の波形測定回路４６と同様に動作する。
【００５０】
図７は、図１のシリアル通信システムにおいて伝送されるデータ信号のフォーマットを示す図である。図７は、符号化前の第１及び第２のデータ信号（元信号）のフォーマットを示し、例えば、ＵＡＲＴ通信プロトコルに従って、１バイトのデータビット及びパリティビットを含む９ビット転送モードのフレームとしてシリアル化されている。図７のデータ信号のフレームは、最初に開始ビットを含み、その後、ＬＳＢからＭＳＢの順で８ビットのデータビットを含み、次いで、パリティビット及び終了ビットを含む。パリティビットは、データビットＤ０〜Ｄ７における「１」の個数が奇数の場合は１であり、偶数の場合は０であるが、逆であってもよく、インターフェース回路２及び４の間で予め決められている。
【００５１】
図８は、図１のシリアル通信システムにおいて伝送されるデータ信号がインターフェース回路２からインターフェース回路４への書き込みコマンド及び書き込みデータであるときのフォーマットを示す図である。書き込みコマンド及び書き込みデータは、例えば４バイトフレームとして構成される。最初のフレームは、スレーブアドレス（インターフェース回路４のアドレス）と、読み出し又は書き込みを指定するビットＲＷとを含む。第２及び第３のフレームは、データを書き込む２バイトのアドレス（例えば、記憶装置である信号処理回路５の内部アドレス）を含む。第４のフレームは、１バイトの書き込みデータを含む。
【００５２】
図９は、図１のシリアル通信システムにおいて伝送されるデータ信号がインターフェース回路４からインターフェース回路２へのＡＣＫであるときのフォーマットを示す図である。図９のデータ信号は、例えば、図８の書き込みコマンド及び書き込みデータに対するコマンド応答である。図９のフレームは、例えば１バイトのＡＣＫを含む。
【００５３】
図１０は、図１のシリアル通信システムにおいて伝送されるデータ信号がインターフェース回路２からインターフェース回路４への読み出しコマンドであるときのフォーマットを示す図である。読み出しコマンドは、例えば４バイトフレームとして構成される。最初のフレームは、スレーブアドレス（インターフェース回路４のアドレス）と、読み出し又は書き込みを指定するビットＲＷとを含む。第２及び第３のフレームは、データを読み出す２バイトのアドレス（例えば、記憶装置である信号処理回路５の内部アドレス）を含む。
【００５４】
図１１は、図１のシリアル通信システムにおいて伝送されるデータ信号がインターフェース回路４からインターフェース回路２への読み出しデータであるときのフォーマットを示す図である。図１１のデータ信号は、例えば、図１０の読み出しコマンドに対するコマンド応答である。図１１のフレームは、１バイトの読み出しデータを含む。
【００５５】
図１２は、図１のシリアル通信システムにおいて伝送されるデータ信号の波形を示す図である。元信号は、符号化前のアイドル信号又はデータ信号である。元信号のハイレベル（Ｈ）のビットは、符号化信号の１周期中における「Ｈ→Ｌ」の遷移により表される。元信号のローレベル（Ｌ）のビットは、符号化信号の１周期中における「Ｌ→Ｈ」の遷移により表される。
【００５６】
図７〜図１１のフレームにおける開始ビットは、符号化前のデータ信号のローレベル（Ｌ）のビットであり、従って、符号化信号の１周期中におけるＬ区間からＨ区間への遷移により表される。図７〜図１１のフレームにおける終了ビットは、符号化前のデータ信号のハイレベル（Ｈ）のビットであり、従って、符号化信号の１周期中におけるＨ区間からＬ区間への遷移により表される。
【００５７】
図１３は、図１のシリアル通信システムにおけるデータ信号の受信を説明するタイミングチャートである。図１４は、図１のシリアル通信システムにおけるデータ信号の受信動作を示す状態遷移図である。図１３における「Ａ」〜「Ｅ」は、図１４における状態Ａ〜Ｅをそれぞれ示す。以下、図１３及び図１４を参照して、インターフェース回路４の受信動作を説明する。前述のように、符号化前のデータ信号のハイレベル（Ｈ）のビットは、符号化信号の１周期中における「Ｈ→Ｌ」の遷移により表され、符号化前のデータ信号のローレベル（Ｌ）のビットは、符号化信号の１周期中における「Ｌ→Ｈ」の遷移により表される。従って、ハイレベル又はローレベルが連続する長さの最大値は、第１の区間長及び第２の区間長の２倍になる。
【００５８】
以下、波形測定回路４６が測定した第２の区間長（すなわち、クロック信号ＣＬＫ２のクロック数で表された、Ｈ区間長の平均値Ｈａｖｅ又はＬ区間長の平均値Ｌａｖｅ）を「Ｔ」と表す。デコーダ４５は、第１の符号化信号の立ち上がり又は立ち下がりから予め決められた時点において、第１の符号化信号のレベルを検出する。デコーダ４５は、第１の符号化信号の立ち上がり又は立ち下がりから第２の区間長Ｔ未満における予め決められた第１の時点において、第１の符号化信号のレベルを検出する。例えば、デコーダ４５は、第１の符号化信号の立ち上がり又は立ち下がりから０．５Ｔ（すなわち、Ｈａｖｅ／２又はＬａｖｅ／２）の時点において、第１の符号化信号のレベルを検出する。デコーダ４５は、さらに、第１の符号化信号の立ち上がり又は立ち下がりから第２の区間長Ｔの１倍よりも遅くかつ第２の区間長Ｔの２倍未満における予め決められた第２の時点において、第１の符号化信号のレベルを検出する。例えば、デコーダ４５は、第１の符号化信号の立ち上がり又は立ち下がりから１．５Ｔ（すなわち、３×Ｈａｖｅ／２又は３×Ｌａｖｅ／２）の時点において、第１の符号化信号のレベルを検出する。ただし、第１の符号化信号の立ち上がり又は立ち下がりから０．５Ｔ又は１．５Ｔが経過する前に新たに立ち上がり又は立ち下がりを検出すると、デコーダは、０．５Ｔ又は１．５Ｔの経過を判断するための計時をリセットする。次いで、デコーダは、新たな立ち上がり又は立ち下がりから０．５Ｔ又は１．５Ｔの時点において、第１の符号化信号のレベルを検出する。
【００５９】
インターフェース回路４のデコーダ４５は、図１４の状態遷移図に従って以下のように動作することにより、第１の符号化信号を第１のデータ信号に復号化する。デコーダ４５は、リセット後に状態Ａに遷移する。デコーダ４５は、状態Ａにおいて、立ち上がりを検出したとき状態Ｂに遷移し、立ち下がりを検出したとき状態Ｄに遷移する。デコーダ４５は、状態Ｂにおいて、立ち上がりから０．５Ｔ経過したとき、第１の符号化信号がハイレベルであることを検出し、状態Ｃに遷移する。デコーダ４５は、状態Ｃにおいて、立ち上がりから１．５Ｔ経過したとき、第１の符号化信号が引き続きハイレベルであることを検出し、状態Ａに遷移する。デコーダ４５は、状態Ｂ及びＣにおいて、立ち下がりを検出したとき状態Ｄに遷移する。デコーダ４５は、状態Ｄにおいて、立ち下がりから０．５Ｔ経過したとき、第１の符号化信号がローレベルであることを検出し、状態Ｅに遷移する。デコーダ４５は、状態Ｅにおいて、立ち下がりから１．５Ｔ経過したとき、第１の符号化信号が引き続きローレベルであることを検出し、状態Ａに遷移する。デコーダ４５は、状態Ｄ及びＥにおいて、立ち上がりを検出したとき状態Ｂに遷移する。
【００６０】
デコーダ４５は、第１の符号化信号の立ち上がり又は立ち下がりから予め決められた時点（０．５Ｔ、１．５Ｔ）において、第１の符号化信号のレベルを検出する。前述のように、アイドル信号の各周期が「Ｈ→Ｌ」の遷移を含み、終了ビットが「Ｈ→Ｌ」の遷移を含み、開始ビットが「Ｌ→Ｈ」の遷移を含む場合、連続するＬ区間（Ｌ→Ｌ）を検出することにより、データ信号の開始ビットを検出することができる。デコーダ４５は、図１４の状態Ｅから状態Ａに遷移するとき、開始ビットが到来したと判断する。同様に、データ信号のデータビットＤ０〜Ｄ７、パリティビット、及び終了ビットを検出することができる。デコーダ４５は、終了ビットを検出した後は、再び状態Ａにおいて、開始ビットの検出を待機する。
【００６１】
図１５は、図１のシリアル通信システムにおけるデータ信号の受信エラーの回避を説明するタイミングチャートである。例えば、クロック信号ＣＬＫ１のクロック周波数ｆ１及びＣＬＫ２のクロック周波数ｆ２の範囲が６ＭＨｚ〜１５ＭＨｚであり、第１の区間長が１５クロック（ＣＬＫ１）である場合について説明する。この場合、第２の区間長Ｔの最小値は６クロック（ＣＬＫ２）であり（ｆ１＝１５ＭＨｚ、ｆ２＝６ＭＨｚ）、第２の区間長Ｔの最大値は３８クロック（ＣＬＫ２）である（ｆ１＝６ＭＨｚ、ｆ２＝１５ＭＨｚ）。クロック周波数ｆ１及びｆ２は、電源電圧及び温度などの環境変化に応じて変化する場合がある。回路シミュレーションによれば、クロック周波数ｆ１及びｆ２は、温度変化に応じて−６％から＋３％の幅で変化した。
【００６２】
ここで、最悪の場合を想定し、波形測定回路４６が第２の区間長Ｔを測定したとき（トレーニング信号受信状態ＦＣＮＴ＿ＲＸ）から、周波数ｆ１又はｆ２が１０％ずれたと想定する。まず、測定された第２の区間長Ｔが６クロックである場合について説明する（図１５）。この場合、実際の第２の区間長は、周波数の変化前に測定された第２の区間長Ｔ＝６クロックから最大で１クロックずれ（６クロックの１０％を切り上げた値）、例えば７クロックとなる。デコーダ４５は、第１の符号化信号の立ち上がり又は立ち下がりから１．５Ｔ（６×１．５＝９クロック）の時点を特定する必要がある。この場合、立ち上がり又は立ち下がりから９クロック後の時点は、最も近接した立ち上がり又は立ち下がりまで、９−７＝２クロックのマージンがある。また、デコーダ４５は、第１の符号化信号の立ち上がり又は立ち下がりから０．５Ｔ（６×０．５＝３クロック）の時点を特定する必要がある。連続しない単独のＨ区間又はＬ区間（３４クロック）を検出する場合、立ち上がり又は立ち下がりから３クロック後の時点は、後続の立ち上がり又は立ち下がりまで、７−３＝４クロックのマージンがある。
【００６３】
同様に、測定された第２の区間長Ｔが３８クロックである場合について説明する。この場合、実際の第２の区間長は、周波数の変化前に測定された第２の区間長Ｔ＝３８クロックから最大で４クロックずれ（３８クロックの１０％を切り上げた値）、例えば３４クロックとなる。デコーダ４５は、連続する２つのＨ区間又はＬ区間（３４クロック×２＝６８クロック）を検出するために、第１の符号化信号の立ち上がり又は立ち下がりから１．５Ｔ（３８×１．５＝５７クロック）の時点を特定する必要がある。この場合、立ち上がり又は立ち下がりから５７クロック後の時点は、後続の立ち上がり又は立ち下がりまで１１クロックのマージンがある。また、デコーダ４５は、第１の符号化信号の立ち上がり又は立ち下がりから０．５Ｔ（３８×０．５＝１９クロック）の時点を特定する必要がある。連続しない単独のＨ区間又はＬ区間（３４クロック）を検出する場合、立ち上がり又は立ち下がりから１９クロック後の時点は、後続の立ち上がり又は立ち下がりまで１５クロックのマージンがある。
【００６４】
つまり、クロック周波数ｆ１及びｆ２の範囲が６ＭＨｚ〜１５ＭＨｚであり、第１の区間長が１５クロック（ＣＬＫ１）である場合、第２の区間長Ｔを測定したときから周波数ｆ１又はｆ２が１０％変化しても、符号化信号を誤りなく受信することができる。
【００６５】
以上説明したように、図１のシリアル通信システムによれば、クロック周波数ｆ１及びｆ２の精度が低くかつ環境に応じて変化しても、正しくデータ通信を行うことができる。
【００６６】
図１のシリアル通信システムでは、トレーニング信号及びデータ信号を双方向に伝送しているが、一方向のみに伝送してもよい。例えば、インターフェース回路２からインターフェース回路４への一方向通信を行う場合、インターフェース回路２のレシーバ２４、デコーダ２５、及び波形測定回路２６を除去し、インターフェース回路４のエンコーダ４２及びドライバ４３を除去してもよい。インターフェース回路２において、コントローラ２１は、第１のクロック信号ＣＬＫ１に基づき、予め決められたクロック数の第１の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含むトレーニング信号を発生する。エンコーダ２２及びドライバ２３はインターフェース回路４にトレーニング信号を送信する。インターフェース回路４において、レシーバ４４はインターフェース回路２からトレーニング信号を受信する。波形測定回路４６は、第２のクロック信号ＣＬＫ２に基づき、トレーニング信号の１周期に含まれるＨ区間及びＬ区間のクロック数を示す第２の区間長を測定する。インターフェース回路２において、エンコーダ２２は、データ信号を符号化して、第１の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含む符号化信号を発生する。符号化信号は、１周期中におけるＨ区間及びＬ区間の間の遷移によりデータ信号の１ビットを表す。ドライバ２３はインターフェース回路４に符号化信号を送信する。インターフェース回路４において、レシーバ４４はインターフェース回路２から符号化信号を受信する。デコーダ４５は、以下のように符号化信号からデータ信号を復号化する。デコーダ４５は、符号化信号の立ち上がり又は立ち下がりから第２の区間長未満における予め決められた第１の時点において、符号化信号のレベルを検出する。符号化信号の立ち上がり又は立ち下がりから第２の区間長の１倍よりも遅くかつ第２の区間長の２倍未満における予め決められた第２の時点において、符号化信号のレベルを検出する。
【００６７】
図１のシリアル通信システムでは、インターフェース回路２及び４が自己発振回路２７及び４７をそれぞれ備えているが、インターフェース回路２及び４は、外部のクロック信号源からクロック信号ＣＬＫ１及びＣＬＫ２をそれぞれ受信してもよい。
【００６８】
図１６は、本発明の第１の実施形態の第１の変形例に係るシリアル通信システムにおいて伝送されるデータ信号の波形を示す図である。データ信号の符号化方式は、図１２に示すような２値の符号化方式に限定されず、３値以上の符号化方式を用いてもよい。図１６は、３値の符号化方式に係る元信号（符号化前のアイドル信号又はデータ信号）及び符号化信号の波形を示す。符号化信号は、１周期中に、Ｈ区間（１）、Ｌ区間（０）、ならびにＨ区間及びＬ区間の間のレベルを有するコモンモードレベル区間（ＣＬ）を含む。コモンモードレベルを出力可能なドライバと、コモンモードレベルを検出するレシーバとを用いることで、３値の符号化方法の通信が可能となる。符号化信号の１周期中にコモンモードレベル区間を挿入することにより、ビット境界を認識できるので、ビット境界の誤検出の恐れが低下する。
【００６９】
インターフェース回路２及び４は、複数の符号化方式を選択的に用いてもよい。シリアル通信システムの転送レート能力に応じて、また、通信環境に応じて、符号化方式を変えることできる。データ信号の１ビットを符号化信号のより多数のビットで表すことで、立ち上がり及び立ち下がりを多くして、誤検知を低減することができる。また、後述するＡＣ結合（図１８）と組み合わせることで、伝播特性をさらに向上することができる。
【００７０】
図１７は、本発明の第１の実施形態の第１の変形例に係るシリアル通信システムにおいて伝送されるデータ信号のフォーマットを示す図である。データ信号の前後にアイドル信号が送信される。アイドル信号は、第１及び第２のトレーニング信号と同じフォーマットを有している。従って、第１及び第２のトレーニング信号（トレーニング信号受信状態ＦＣＮＴ＿ＲＸ）に基づいてだけでなく、アイドル信号に基づいて第２の区間長及び第４の区間長を測定してもよい。
【００７１】
インターフェース回路２において、エンコーダ２２は、第１の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含むトレーニング区間（アイドル信号）を含む符号化信号を発生する。インターフェース回路４において、波形測定回路４６は、第２のクロック信号ＣＬＫ２に基づき、トレーニング区間の１周期に含まれるＨ区間及びＬ区間のクロック数を示す第２の区間長を測定する。同様に、インターフェース回路４において、エンコーダ４２は、第３の区間長をそれぞれ有するＨ区間及びＬ区間を１周期中に含むトレーニング区間（アイドル信号）を含む符号化信号を発生する。インターフェース回路２において、波形測定回路２６は、第１のクロック信号ＣＬＫ１に基づき、トレーニング区間の１周期に含まれるＨ区間及びＬ区間のクロック数を示す第４の区間長を測定する。
【００７２】
アイドル信号の測定結果により、第２の区間長及び第４の区間長を更新する。更新方法は以下のうちから任意に選択できる。
（１）以前に測定された区間長と新たに測定された区間長との平均値を、新たな区間長とする。
（２）以前に測定された区間長と新たに測定された区間長との差が設定値以上であれば更新する。
（３）以前に測定された区間長と新たに測定された区間長との差が設定値以内であれば更新する。
（４）新たに測定された区間長で常に上書き更新する。
【００７３】
データ信号の前後にアイドル信号を付加して送信し、アイドル信号により第２の区間長又は第４の区間長を測定することで、環境変化に起因するクロック周波数ｆ１及びｆ２の変化に追従して、第１の区間長又は第３の区間長を変更できるという効果がある。アイドル信号は常にデータ信号に先行するので、データ信号の伝送前に第２の区間長又は第４の区間長を再測定することになり、電圧及び温度の変化にも追従して、第１の区間長又は第３の区間長を変更することができる。
【００７４】
第２の実施形態．
図１８は、本発明の第２の実施形態に係るシリアル通信システムの構成を示すブロック図である。シリアル伝送線路３は、インターフェース回路２及び４の少なくとも一方にＡＣ結合されてもよい。図１８では、シリアル伝送線路３の両端にキャパシタＣ１及びＣ２を備える。ＡＣ結合することで、インターフェース回路２及び４のコモンモードレベルをあわせる必要がなくなるという効果がある。
【００７５】
第３の実施形態．
図１９は、本発明の第３の実施形態に係るシリアル通信システムの構成を示すブロック図である。図１９のシリアル通信システムは、信号処理回路１、インターフェース回路２Ａ、差動シリアル伝送線路３ａ，３ｂ、インターフェース回路４Ａ、及び信号処理回路５を含む。インターフェース回路２Ａは、図１のドライバ２３及びレシーバ２４に代えて、差動ドライバ２３Ａ及び差動レシーバ２４Ａを備える。インターフェース回路４Ａは、図１のドライバ４３及びレシーバ４４に代えて、差動ドライバ４３Ａ及び差動レシーバ４４Ａを備える。差動信号で通信することにより、電源電圧及び接地電圧などにおけるノイズに強くなる。
【００７６】
第４の実施形態．
図２０は、本発明の第４の実施形態に係るシリアル通信システムの構成を示すブロック図である。図２０のシリアル通信システムは、信号処理回路１、インターフェース回路２Ｂ、シリアル伝送線路３、インターフェース回路４Ｂ、及び信号処理回路５を含む。インターフェース回路２Ｂは、図１のコントローラ２１及びエンコーダ２２に代えて、コントローラ２１Ｂ及びエンコーダ２２Ｂを備え、さらに、設定レジスタ２８を備える。インターフェース回路４Ｂは、図１のコントローラ４１及びエンコーダ４２に代えて、コントローラ４１Ｂ及びエンコーダ４４Ｂを備え、さらに、設定レジスタ４８を備える。設定レジスタ２８には第１の区間長（エンコーダ２２Ｂが第１のトレーニング信号及び第１のデータ信号を符号化するときの区間長）が設定される。第１の区間長はコントローラ２１Ｂ（又は他のコントローラ）によって変更可能である。設定レジスタ４８には第３の区間長（エンコーダ４２Ｂが第２のトレーニング信号及び第２のデータ信号を符号化するときの区間長）が設定される。第３の区間長はコントローラ４１Ｂ（又は他のコントローラ）によって変更可能である。
【００７７】
クロック周波数ｆ１及びｆ２は互いに異なる可能性がある。また、トレーニング信号及び符号化信号のＨ区間及びＬ区間の時間長は、（１／ｆ１）×第１の区間長、及び、（１／ｆ２）×第３の区間長で決まる。第１の区間長又は第３の区間長が一定であるとき、クロック周波数が高いほど、トレーニング信号及び符号化信号のＨ区間及びＬ区間の時間長は短くなる。高いほうのクロック周波数を有するインターフェース回路から送信されたトレーニング信号及び符号化信号を、低いほうのクロック周波数を有するインターフェース回路において受信するとき、測定されるＨ区間長及びＬ区間長もまた短くなる。従って、トレーニング信号及び符号化信号を受信するときの分解能が不十分になる。第１の符号化信号の立ち上がり又は立ち下がりから予め決められた時点（０．５Ｔ、１．５Ｔ）において第１の符号化信号のレベルを検出するときの精度が低下し、誤検出を起こす可能性が増大する。
【００７８】
クロック周波数ｆ１及びｆ２の差に起因する問題を解消するために、図２０のシリアル通信システムは以下のように動作する。インターフェース回路２Ｂにおいて、コントローラ２１Ｂは、第１の区間長が第４の区間長よりも短いとき、第１の区間長を増大させる。コントローラ２１Ｂは、変更した第１の区間長の設定値を設定レジスタ２８に格納する。インターフェース回路４Ｂにおいて、コントローラ４１Ｂは、第３の区間長が第２の区間長よりも短いとき、第３の区間長を増大させる。コントローラ４１Ｂは、変更した第３の区間長の設定値を設定レジスタ４８に格納する。
【００７９】
クロック周波数ｆ１及びｆ２の差に起因する問題を解消するために、図２０のシリアル通信システムは、インターフェース回路２Ｂ及び４Ｂの外部における第３のコントローラをさらに含んでもよい。シリアル通信システムは、インターフェース回路２Ｂ及び４Ｂの外部における第３のコントローラとして、例えば信号処理回路１を用いる。信号処理回路１は、設定レジスタ２８に格納された第１の区間長と、波形測定回路２６によって測定された第４の区間長とを、インターフェース回路２Ｂから取得する。信号処理回路１は、第１の区間長が第４の区間長よりも短いとき、第１の区間長を増大させる。信号処理回路１の制御下で、コントローラ２１Ｂは、変更した第１の区間長の設定値を設定レジスタ２８に格納する。
【００８０】
信号処理回路１は、さらに、設定レジスタ４８に格納された第３の区間長と、波形測定回路４６によって測定された第２の区間長とを、シリアル伝送線路３及びインターフェース回路２Ｂを介してインターフェース回路４Ｂから取得してもよい。信号処理回路１は、第３の区間長が第２の区間長よりも短いとき、第３の区間長を増大させる。信号処理回路１の制御下で、コントローラ４１Ｂは、変更した第３の区間長の設定値を設定レジスタ４８に格納する。
【００８１】
クロック周波数ｆ１及びｆ２が変動する周波数範囲が既知である場合、コントローラ２１Ｂ及び４１Ｂは、当該周波数範囲内で、データ信号の伝送のために適切な第１の区間長及び第３の区間長を設定できる。
【００８２】
第５の実施形態．
図２１は、本発明の第５の実施形態に係るシリアル通信システムの構成を示すブロック図である。図２１のシリアル通信システムは、信号処理回路１、インターフェース回路２Ｃ、シリアル伝送線路３、インターフェース回路４Ｃ、及び信号処理回路５を含む。インターフェース回路２Ｃは、図１のコントローラ２１及びデコーダ２５に代えて、コントローラ２１Ｃ及びデコーダ２５Ｃを備える。インターフェース回路４Ｃは、図１のコントローラ４１及びデコーダ４５に代えて、コントローラ４１Ｃ及びデコーダ４５Ｃを備える。
【００８３】
図２２は、図２１のデコーダ４５Ｃの構成を示すブロック図である。デコーダ４５Ｃは、データバッファ６１〜６３、判定回路６４、セレクタ６５、及びデコーダ６６を備える。データバッファ６１〜６３、判定回路６４、セレクタ６５は、パリティチェック回路として動作する。データバッファ６２は、第１の符号化信号の立ち上がり又は立ち下がりから第２の区間長未満における予め決められた時点における、第１の符号化信号を格納する。予め決められた時点は、例えば０．５Ｔ又は１．５Ｔであり、これを基準位置とする。データバッファ６１及び６３は、クロック信号ＣＬＫ２に基づき、基準位置の１クロック前及び後の時点における、第１の符号化信号を格納する。判定回路６４は、図２３のパリティチェック処理を実行し、データバッファ６１〜６３に格納された第１の符号化信号のうちの正しいものを、デコーダ６６に送る。デコーダ６６は、図１のデコーダ４５と同様に動作する。
【００８４】
インターフェース回路２Ｃにおいて、エンコーダ２２は、データ信号にパリティビットを付加して符号化し、パリティビットを含む符号化信号を発生する。インターフェース回路４Ｃにおいて、デコーダ４５Ｃは、符号化信号のパリティチェックがエラーになったとき、クロック信号ＣＬＫ２の予め決められたクロック数にわたって第１の時点及び第２の時点を時間的に前又は後に変化させる。
【００８５】
図２３は、図２２の判定回路６４によって実行されるパリティチェック処理を示すフローチャートである。判定回路６４は、データ信号のフレーム（図７）に対応する符号化信号において、データビットＤ０〜Ｄ７であると推定される部分における「１」の個数の偶奇が、パリティビットであると推定される部分の値と一致しているか否かを判断する。ステップＳ１において、判定回路６４は、データバッファ６１〜６３から符号化信号を読み込む。ステップＳ２において、判定回路６４は、基準位置のデータのパリティは正しいか否かを判断し、ＹＥＳのときはステップＳ３に進み、ＮＯのときはステップＳ４に進む。ステップＳ３において、判定回路６４は、基準位置のデータをデコーダ４５に送り、ステップＳ１２に進む。ステップＳ４において、判定回路６４は、基準位置＋１のデータのパリティは正しいか否かを判断し、ＹＥＳのときはステップＳ５に進み、ＮＯのときはステップＳ８に進む。ステップＳ５において、判定回路６４は、基準位置＋１のデータをデコーダ４５に送る。ステップＳ６において、判定回路６４は、予め決められた回数にわたって連続して基準位置＋１のデータが選択されたか否かを判断し、ＹＥＳのときはステップＳ７に進み、ＮＯのときはステップＳ１２に進む。ステップＳ７において、判定回路６４は、基準位置を１クロック遅延させ、ステップＳ１２に進む。ステップＳ８において、判定回路６４は、基準位置−１のデータのパリティは正しいか否かを判断し、ＹＥＳのときはステップＳ９に進み、ＮＯのときはステップＳ１３に進む。ステップＳ９において、判定回路６４は、基準位置−１のデータをデコーダ４５に送る。ステップＳ１０において、判定回路６４は、予め決められた回数にわたって連続して基準位置−１のデータが選択されたか否かを判断し、ＹＥＳのときはステップＳ１１に進み、ＮＯのときはステップＳ１２に進む。ステップＳ１１において、判定回路６４は、基準位置を１クロック早めて、ステップＳ１２に進む。ステップＳ１２において、判定回路６４は、データバッファ６１〜６３から次の符号化信号を読み込む。ステップＳ１３において、判定回路６４は、受信エラーをコントローラ４１Ｃに通知する。
【００８６】
図２３のパリティチェック処理によれば、基準位置における第１の符号化信号のパリティチェックがＮＧであったとき、基準位置の１クロック前及び後の時点における第１の符号化信号のパリティチェックを行う。エラーがない場合は、基準位置の１クロック前又は後の時点における第１の符号化信号をデコーダ６６に送り、第１の符号化信号を受信する。基準位置でのパリティチェックがＮＧであり、かつ、基準位置の１クロック前又は後の時点におけるパリティチェックがＯＫであり、かつ、当該前又は後の時点で予め決められた回数にわたって連続してＯＫになると、その時点を新たな基準位置として更新する。図２３のパリティチェック処理によれば、基準位置を継続的に補正することができる。
【００８７】
図２１のデコーダ２５Ｃもまた、図２２のデコーダ４５Ｃと同様に構成され、図２３のパリティチェック処理を実行する。
【００８８】
図２１のシリアル通信システムによれば、第２の区間長及び第４の区間長に時間的に変化が生じても、また、突発的なノイズが生じても、誤検出を防ぐという効果がある。
【００８９】
第６の実施形態．
図２４は、本発明の第６の実施形態に係るシリアル通信システムの構成を示すブロック図である。図２４のシリアル通信システムは、信号処理回路１、インターフェース回路２Ｄ、シリアル伝送線路３、インターフェース回路４Ｄ、及び信号処理回路５を含む。インターフェース回路２Ｄは、図１のエンコーダ２２及びデコーダ２５に代えて、誤り訂正エンコーダ２２Ｄ及び誤り訂正デコーダ２５Ｄを備える。インターフェース回路４Ｄは、図１のエンコーダ４２及びデコーダ４５に代えて、誤り訂正エンコーダ４２Ｄ及び誤り訂正デコーダ４５Ｄを備える。
【００９０】
インターフェース回路２Ｄにおいて、誤り訂正エンコーダ２２Ｄは、データ信号に誤り訂正符号を付加して符号化し、誤り訂正符号を含む符号化信号を発生する。インターフェース回路４Ｄにおいて、誤り訂正デコーダ４５Ｄは、誤り訂正符号に基づいて符号化信号の誤り訂正を行う。同様に、インターフェース回路４Ｄにおいて、誤り訂正エンコーダ４２Ｄは、データ信号に誤り訂正符号を付加して符号化し、誤り訂正符号を含む符号化信号を発生する。インターフェース回路２Ｄにおいて、誤り訂正デコーダ２５Ｄは、誤り訂正符号に基づいて符号化信号の誤り訂正を行う。
【００９１】
図２５は、図２４シリアル通信システムにおいて伝送されるデータ信号の波形を示す図である。図２５のフレームは、図７のパリティビットに代えて、誤り訂正ビットＥＣＣ０〜ＥＣＣ３を含む。誤り訂正ビットＥＣＣ０〜ＥＣＣ３により、２ビットの誤りまで訂正可能である。
【００９２】
図２４のシリアル通信システムによれば、ビット誤りを訂正できるので誤検出の頻度をさらに下げるという効果がある。
【００９３】
第７の実施形態．
図２６は、本発明の第７の実施形態に係るシリアル通信システムの構成を示すブロック図である。図２６のシリアル通信システムは、信号処理回路１Ｅ、インターフェース回路２Ｅ、差動シリアル伝送線路３ａ，３ｂ、インターフェース回路４Ｅ、及び信号処理回路５Ｅを含む。インターフェース回路２Ｅは、図１９のインターフェース回路２Ａのコントローラ２１に代えてコントローラ２１Ｅを備え、さらに、コントローラ７１、エンコーダ７２、及びセレクタ７３を備える。インターフェース回路４Ｅは、図１９のインターフェース回路４Ａのコントローラ４１に代えてコントローラ４１Ｅを備え、さらに、セレクタ８１、デコーダ８２、及びコントローラ８３を備える。差動シリアル伝送線路３ａ，３ｂの両端にキャパシタＣ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ２ｂを備える。
【００９４】
インターフェース回路２Ｅにおいて、コントローラ２１Ｅ、エンコーダ２２、及びデコーダ２５は低速通信用の回路であり、コントローラ７１及びエンコーダ７２は高速通信用の回路である。セレクタ７３は、コントローラ２１Ｅ及び７１の制御下で、エンコーダ２２又は７２で符号化された符号化信号をドライバ２３Ａに送る。インターフェース回路４Ｅにおいて、コントローラ４１Ｅ、エンコーダ４２、及びデコーダ４５は低速通信用の回路であり、デコーダ８２及びコントローラ８３は高速通信用の回路である。セレクタ８１は、コントローラ４１Ｅ及び８３の制御下で、レシーバ４４Ａで受信された符号化信号をデコーダ４５又は８２に送る。
【００９５】
図２６のシリアル通信システムは、単独のシリアル通信を行うのではなく、画像データなどの高速シリアル通信と、他の低速シリアル通信とで伝送線路を共用している具体的な実装例である。高速シリアル信号を伝送するために、伝送線路を差動化し、ＡＣ結合している。図２６のシリアル通信システムは、画像データを伝送するために高速シリアル通信を行い、画像データを送っていない区間（多機能プリンタ（ＭＦＰ）であれば紙間）において、画像データの伝送方向とは逆方向に他のデータ信号（例えば、スキャナ設定のコマンド）を伝送する。図２６のシリアル通信システムは、車載カメラ、多機能プリンタ（書き込み及び読み出しの画像データの伝送）などの用途に使用可能であり、特に、伝送線路が長く、信号線の本数を減らすとコストダウン効果がある場合に有利である。
【００９６】
以上説明した、第１〜第７の実施形態に係るシリアル通信システムの構成を組み合わせてもよい。
【００９７】
本発明の態様に係るシリアル通信システムは、以下の構成を備えたことを特徴とする。
【００９８】
本発明の第１の態様に係るシリアル通信システムは、
シリアル伝送線路で互いに接続された第１の通信装置及び第２の通信装置を含むシリアル通信システムにおいて、
上記第１の通信装置は、第１のクロック周波数を有する第１のクロック信号に応じて動作し、
上記第２の通信装置は、第２のクロック周波数を有する第２のクロック信号に応じて動作し、
上記第１の通信装置は、
上記第１のクロック信号に基づき、予め決められたクロック数の第１の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含む第１のトレーニング信号を発生し、
上記第２の通信装置に上記第１のトレーニング信号を送信し、
第１のデータ信号を符号化して、上記第１の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含む第１の符号化信号を発生し、上記第１の符号化信号は、１周期中における上記ハイレベル区間及び上記ローレベル区間の間の遷移により上記第１のデータ信号の１ビットを表し、
上記第２の通信装置に上記第１の符号化信号を送信し、
上記第２の通信装置は、
上記第１の通信装置から上記第１のトレーニング信号を受信し、
上記第２のクロック信号に基づき、上記第１のトレーニング信号の１周期に含まれる上記ハイレベル区間及び上記ローレベル区間のクロック数を示す第２の区間長を測定し、
上記第１の通信装置から上記第１の符号化信号を受信し、
上記第１の符号化信号の立ち上がり又は立ち下がりから上記第２の区間長未満の期間における予め決められた第１の時点と、上記第１の符号化信号の立ち上がり又は立ち下がりから上記第２の区間長の１倍よりも遅くかつ上記第２の区間長の２倍未満の期間における予め決められた第２の時点とにおいて、上記第１の符号化信号のレベルをそれぞれ検出することにより、上記第１の符号化信号から上記第１のデータ信号を復号化することを特徴とするシリアル通信システム。
【００９９】
本発明の第２の態様に係るシリアル通信システムは、第１の態様に係るシリアル通信システムにおいて、
上記第１の通信装置は、上記第１のデータ信号にパリティビットを付加して符号化し、上記パリティビットを含む第１の符号化信号を発生し、
上記第２の通信装置は、上記第１の符号化信号のパリティチェックがエラーになったとき、上記第２のクロック信号の予め決められたクロック数にわたって上記第１の時点及び上記第２の時点を時間的に前又は後に変化させることを特徴とする。
【０１００】
本発明の第３の態様に係るシリアル通信システムは、第１又は第２の態様に係るシリアル通信システムにおいて、
上記第１の符号化信号は、１周期中に、
上記ハイレベル区間及び上記ローレベル区間、又は、
上記ハイレベル区間、上記ローレベル区間、ならびに上記ハイレベル区間及び上記ローレベル区間の間のレベルを有するコモンモードレベル区間
を含むことを特徴とする。
【０１０１】
本発明の第４の態様に係るシリアル通信システムは、第１〜第３のうちの１つの態様に係るシリアル通信システムにおいて、
上記第１の通信装置は、上記第１の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含むトレーニング区間を含む第１の符号化信号を発生し、
上記第２の通信装置は、上記第２のクロック信号に基づき、上記トレーニング区間の１周期に含まれる上記ハイレベル区間及び上記ローレベル区間のクロック数を示す上記第２の区間長を測定することを特徴とする。
【０１０２】
本発明の第５の態様に係るシリアル通信システムは、第１〜第４のうちの１つの態様に係るシリアル通信システムにおいて、
上記シリアル伝送線路は差動伝送線路であることを特徴とする。
【０１０３】
本発明の第６の態様に係るシリアル通信システムは、第１〜第５のうちの１つの態様に係るシリアル通信システムにおいて、
上記シリアル伝送線路は上記第１の通信装置及び上記第２の通信装置の少なくとも一方にＡＣ結合されていることを特徴とする。
【０１０４】
本発明の第７の態様に係るシリアル通信システムは、第１〜第６のうちの１つの態様に係るシリアル通信システムにおいて、
上記第１の通信装置は、上記第１のデータ信号に誤り訂正符号を付加して符号化し、上記誤り訂正符号を含む第１の符号化信号を発生し、
上記第２の通信装置は、上記誤り訂正符号に基づいて上記第１の符号化信号の誤り訂正を行うことを特徴とする。
【０１０５】
本発明の第８の態様に係るシリアル通信システムは、第１〜第７のうちの１つの態様に係るシリアル通信システムにおいて、
上記第２の通信装置は、
上記第２のクロック信号に基づき、予め決められたクロック数の第３の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含む第２のトレーニング信号を発生し、
上記第１の通信装置に上記第２のトレーニング信号を送信し、
第２のデータ信号を符号化して、上記第３の区間長をそれぞれ有するハイレベル区間及びローレベル区間を１周期中に含む第２の符号化信号を発生し、上記第２の符号化信号は、１周期中における上記ハイレベル区間及び上記ローレベル区間の間の遷移により上記第２のデータ信号の１ビットを表し、
上記第１の通信装置に上記第２の符号化信号を送信し、
上記第１の通信装置は、
上記第２の通信装置から上記第２のトレーニング信号を受信し、
上記第１のクロック信号に基づき、上記第２のトレーニング信号の１周期に含まれる上記ハイレベル区間及び上記ローレベル区間のクロック数を示す第４の区間長を測定し、
上記第２の通信装置から上記第２の符号化信号を受信し、
上記第２の符号化信号の立ち上がり又は立ち下がりから上記第４の区間長未満の期間における予め決められた第３の時点と、上記第２の符号化信号の立ち上がり又は立ち下がりから上記第４の区間長の１倍よりも遅くかつ上記第４の区間長の２倍未満の期間における予め決められた第４の時点とにおいて、上記第２の符号化信号のレベルをそれぞれ検出することにより、上記第２の符号化信号から上記第２のデータ信号を復号化することを特徴とする。
【０１０６】
本発明の第９の態様に係るシリアル通信システムは、第８の態様に係るシリアル通信システムにおいて、
上記第１の通信装置は、上記第１の区間長が上記第４の区間長よりも短いとき、上記第１の区間長を増大させ、
上記第２の通信装置は、上記第３の区間長が上記第２の区間長よりも短いとき、上記第３の区間長を増大させることを特徴とする。
【０１０７】
本発明の第１０の態様に係るシリアル通信システムは、第８の態様に係るシリアル通信システムにおいて、
上記シリアル通信システムは、上記第１及び第２の通信装置の外部におけるコントローラをさらに含み、
上記コントローラは、上記第１の区間長が上記第４の区間長よりも短いとき、上記第１の区間長を増大させることを特徴とする。
【０１０８】
本発明の態様に係るシリアル通信システムによれば、送信装置のクロック周波数及び受信装置のクロック周波数の精度が低くかつ環境に応じて変化しても、正しくデータ通信を行うことができるシリアル通信システムを提供することができる。
【符号の説明】
【０１０９】
１，１Ｅ…信号処理回路、
２，２Ａ〜２Ｅ…インターフェース回路、
３…シリアル伝送線路、
３ａ，３ｂ…差動シリアル伝送線路、
４，４Ａ〜４Ｅ…インターフェース回路、
５…信号処理回路、
２１，２１Ｂ，２１Ｃ…コントローラ、
２２，２２Ｂ…エンコーダ、
２２Ｄ…誤り訂正エンコーダ、
２３…ドライバ、
２３Ａ…差動ドライバ、
２４…レシーバ、
２４Ａ…差動レシーバ、
２５，２５Ｃ…デコーダ、
２５Ｄ…誤り訂正デコーダ、
２６…波形測定回路、
２７…自己発振回路、
２８…設定レジスタ、
４１，４１Ｂ，４１Ｃ…コントローラ、
４２，４２Ｂ…エンコーダ、
４２Ｄ…誤り訂正エンコーダ、
４３…ドライバ、
４３Ａ…差動ドライバ、
４４…レシーバ、
４４Ａ…差動レシーバ、
４５，４５Ｃ…デコーダ、
４５Ｄ…誤り訂正デコーダ、
４６…波形測定回路、
４７…自己発振回路、
４８…設定レジスタ、
６１〜６３…データバッファ、
６４…判定回路、
６５…セレクタ、
６６…デコーダ、
７１…コントローラ、
７２…エンコーダ、
７３…セレクタ、
８１…セレクタ、
８２…デコーダ、
８３…コントローラ、
Ｃ１，Ｃ２，Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ２ｂ…キャパシタ。
【先行技術文献】
【特許文献】
【０１１０】
【特許文献１】特開平１１−０９８２００号公報
【特許文献２】特開平０８−０９８２８４号公報
【特許文献３】特許第４９００６９７号公報
【図１】
2016092445.tif 000003
【図２】
2016092445.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2016092445.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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