(57)【要約】【課題】発振信号が低位相雑音であるとともに、同期外れが発生した場合に発振信号を高速で再同期させる。【解決手段】ＰＬＬ回路１は、基準信号を出力する基準発振器１１と、周波数制御信号に基づいて発振信号を出力する電圧制御発振器１２と、発振信号の周波数を分周して分周信号を出力する分周器１３と、基準信号の位相と分周信号の位相との位相差に応じた位相差信号を出力する位相比較回路１４と、位相差信号に含まれる所定の周波数成分を通過させることにより周波数制御信号を出力するフィルタ回路１５と、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出すると、フィルタ回路１５の特性を変化させる制御回路２１とを備える。【選択図】図１
2016052099.tif 000002
【特許請求の範囲】
【請求項１】
基準信号を出力する基準発振器と、
周波数制御信号に基づいて発振信号を出力する電圧制御発振器と、
前記発振信号の周波数を分周して分周信号を出力する分周器と、
基準信号の位相と前記分周信号の位相との位相差に応じた位相差信号を出力する位相比較回路と、
前記位相差信号に含まれる所定の周波数成分を通過させることにより前記周波数制御信号を出力するフィルタ回路とを備えるＰＬＬ回路であって、
前記ＰＬＬ回路がロック状態からアンロック状態に変化したことを検出すると、前記フィルタ回路の特性を変化させる制御回路をさらに備える、
ＰＬＬ回路。
【請求項２】
前記制御回路は、予め設定されている設定周波数に対する前記発振信号の周波数の周波数偏差に基づいて、前記ＰＬＬ回路がロック状態からアンロック状態に変化したことを検出する、
請求項１に記載のＰＬＬ回路。
【請求項３】
前記発振信号をデジタル信号に変換するＡ／Ｄコンバータをさらに備え、
前記制御回路は、前記デジタル信号に基づいて前記発振信号の周波数を特定し、特定した周波数に基づいて前記周波数偏差を検出する、
請求項２に記載のＰＬＬ回路。
【請求項４】
前記フィルタ回路は、ループ帯域幅が異なる複数のループフィルタを備え、
前記制御回路は、前記ＰＬＬ回路がロック状態からアンロック状態に変化したことを検出すると、前記位相差信号の出力先及び前記電圧制御発振器への前記周波数制御信号の入力元を、ループ帯域幅が相対的に広いループフィルタに切り替える、
請求項１から３のいずれか１項に記載のＰＬＬ回路。
【請求項５】
前記制御回路は、前記フィルタ回路の特性を変化させてから、所定時間が経過した後に、前記フィルタ回路の特性を再び変化させる、
請求項１から４のいずれか１項に記載のＰＬＬ回路。
【請求項６】
前記制御回路は、予め設定されている設定周波数に対する前記発振信号の周波数の周波数偏差に基づいて、前記所定時間を変化させる、
請求項５に記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路に関する。
【背景技術】
【０００２】
従来、無線通信の基地局や移動局において周波数シンセサイザが用いられている。例えば、図１１に示すように、移動局に用いられる周波数シンセサイザにおいて、ループ帯域幅が狭く、低速ループ用の第１ループフィルタと、ループ帯域幅が広く、高速ループ用の第２ループフィルタを備えておき、出力する周波数を切り替える際に、第２ループフィルタを用いて早期にロックさせ、その後、第１ループフィルタに出力を切り替えることで、低位相雑音の発振信号の周波数を高速に切り替える技術が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１５６６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、周波数シンセサイザを基地局等における基準信号源として使用する場合、基準信号の周波数の近傍の低位相雑音、及び同期外れが起きた場合における再ロックの高速化が重視される。例えば、周波数シンセサイザに対して振動や衝撃が加わることにより周波数が変化すると、無線通信の通信品質に悪影響を与えてしまうため、高速に再ロックする必要がある。
【０００５】
しかしながら、従来の周波数シンセサイザは、周波数切替時に、論理値が変化する切替信号に基づいてループフィルタを切り替えている。この切替信号は、２つの状態を示す論理値に対応するデジタル信号であり、周波数シンセサイザに対して振動や衝撃が加わった際に、論理値が変化するものではない。したがって、従来の周波数シンセサイザは、振動や衝撃が加わることにより同期外れが発生した場合に、ループフィルタを切り替えることができず、高速に再ロックさせることができないという問題があった。
【０００６】
そこで、本発明はこれらの点に鑑みてなされたものであり、発振信号が低位相雑音であるとともに、同期外れが発生した場合に発振信号を高速で再同期させることができるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様に係るＰＬＬ回路は、基準信号を出力する基準発振器と、周波数制御信号に基づいて発振信号を出力する電圧制御発振器と、前記発振信号の周波数を分周して分周信号を出力する分周器と、基準信号の位相と前記分周信号の位相との位相差に応じた位相差信号を出力する位相比較回路と、前記位相差信号に含まれる所定の周波数成分を通過させることにより前記周波数制御信号を出力するフィルタ回路とを備えるＰＬＬ回路であって、前記ＰＬＬ回路がロック状態からアンロック状態に変化したことを検出すると、前記フィルタ回路の特性を変化させる制御回路をさらに備える。
【０００８】
前記制御回路は、予め設定されている設定周波数に対する前記発振信号の周波数の周波数偏差に基づいて、前記ＰＬＬ回路がロック状態からアンロック状態に変化したことを検出してもよい。
前記ＰＬＬ回路は、前記発振信号をデジタル信号に変換するＡ／Ｄコンバータをさらに備え、前記制御回路は、前記デジタル信号に基づいて前記発振信号の周波数を特定し、特定した周波数に基づいて前記周波数偏差を検出してもよい。
【０００９】
前記フィルタ回路は、ループ帯域幅が異なる複数のループフィルタを備え、前記制御回路は、前記ＰＬＬ回路がロック状態からアンロック状態に変化したことを検出すると、前記位相差信号の出力先及び前記電圧制御発振器への前記周波数制御信号の入力元を、ループ帯域幅が相対的に広いループフィルタに切り替えてもよい。
【００１０】
前記制御回路は、前記フィルタ回路の特性を変化させてから、所定時間が経過した後に、前記フィルタ回路の特性を再び変化させてもよい。
前記制御回路は、予め設定されている設定周波数に対する前記発振信号の周波数の周波数偏差に基づいて、前記所定時間を変化させてもよい。
【発明の効果】
【００１１】
本発明のＰＬＬ回路によれば、発振信号が低位相雑音であるとともに、同期外れが発生した場合に発振信号を高速で再同期させることができるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態のＰＬＬ回路の回路構成図である。
【図２】第１の実施形態のフィルタ回路の詳細な構成を示す図である。
【図３】第１の実施形態のＰＬＬ回路の処理の流れを示すフローチャートである。
【図４】第１の実施形態のＰＬＬ回路の周波数応答特性を示す図である。
【図５】従来のＰＬＬ回路の周波数応答特性を示す図である。
【図６】第２の実施形態のＰＬＬ回路の回路構成図である。
【図７】第２の実施形態のＰＬＬ回路の処理の流れを示すフローチャートである。
【図８】第２の実施形態のＰＬＬ回路の周波数応答特性を示す図である。
【図９】第３の実施形態のＰＬＬ回路の回路構成図である。
【図１０】第４の実施形態のフィルタ回路の詳細な構成を示す図である。
【図１１】従来のＰＬＬ回路の回路構成図である。
【発明を実施するための形態】
【００１３】
＜第１の実施形態＞
図１は、第１の実施形態に係るＰＬＬ回路１の回路構成図である。
ＰＬＬ回路１は、基準発振器１１と、電圧制御発振器１２と、分周器１３と、位相比較回路１４と、フィルタ回路１５と、Ａ／Ｄコンバータ２０と、制御回路２１とを備える。
【００１４】
基準発振器１１は、例えば、恒温槽内蔵水晶発振器（OCXO: Oven-Controlled Crystal Oscillator）等の水晶発振器であり、所定周波数の基準信号を生成して出力する。
電圧制御発振器１２は、例えば水晶振動子及び可変容量ダイオードを備えており、フィルタ回路１５から出力された周波数制御信号に基づいて当該可変容量ダイオードの容量値を変化させることにより、周波数可変の発振信号ｆ０を生成する。電圧制御発振器１２は、発振信号を外部に出力するとともに分周器１３に出力する。
【００１５】
分周器１３は、発振信号の周波数を分周して分周信号を位相比較回路１４に出力する。
位相比較回路１４は、例えば、位相比較器と、チャージポンプとによって構成されている。位相比較回路１４は、基準発振器１１から出力された基準信号の位相と、分周器１３から出力された分周信号の位相との位相差に応じた位相差信号として、電圧パルス信号を出力する。なお、位相比較回路１４は、位相差信号として電流パルス信号を出力してもよい。
【００１６】
フィルタ回路１５は、ループ帯域幅が異なる複数のループフィルタを備えている。フィルタ回路１５は、位相差信号に含まれる所定の周波数成分を通過させることにより周波数制御信号を出力する。図２は、第１の実施形態に係るフィルタ回路１５の詳細を示す図である。フィルタ回路１５は、第１スイッチ１６と、第１ループフィルタ１７と、第２ループフィルタ１８と、第２スイッチ１９とを備える。
【００１７】
第１スイッチ１６は、位相比較回路１４と、第１ループフィルタ１７及び第２ループフィルタ１８との間に設けられている。第１スイッチ１６は、制御回路２１の制御によって切替信号が入力されると、位相比較回路１４の出力先を第１ループフィルタ１７及び第２ループフィルタ１８のいずれかに切り替える。
【００１８】
第１ループフィルタ１７は、コンデンサ１７１と、抵抗１７２と、コンデンサ１７３とを備える。コンデンサ１７１は、一端が第１スイッチ１６と第２スイッチ１９との間の接続点に接続され、他端がグランドに接続されている。抵抗１７２と、コンデンサ１７３とは直列に接続されている。抵抗１７２は、一端が第１スイッチ１６と第２スイッチ１９との間の接続点に接続され、他端がコンデンサ１７３に接続されている。コンデンサ１７３は、一端が抵抗１７２に接続され、他端がグランドに接続されている。
【００１９】
第１ループフィルタ１７は、位相比較回路１４が出力する位相差信号に含まれる第１周波数以下の成分を通過させることにより第１周波数制御信号を出力する。ここで、第１ループフィルタ１７は、ループ帯域幅が相対的に狭いループフィルタであり、第１周波数が、例えば１０Ｈｚ以下に設定されている。このため、第１周波数制御信号に基づいて電圧制御発振器１２が出力する発振信号は、相対的に低位相雑音であるとともに、一定の周波数となるまでの収束時間が長い。よって、第１ループフィルタ１７は、ＰＬＬ回路１がロック状態である場合に用いられる。なお、第１ループフィルタ１７は、上述した構成に限らず、第１周波数以下の成分のみを通過させるフィルタであれば、他の構成であってもよい。
【００２０】
第２ループフィルタ１８は、コンデンサ１８１と、抵抗１８２と、コンデンサ１８３とを備える。コンデンサ１８１は、一端が第１スイッチ１６と第２スイッチ１９との間の接続点に接続され、他端がグランドに接続されている。抵抗１８２と、コンデンサ１８３とは直列に接続されている。抵抗１８２は、一端が第１スイッチ１６と第２スイッチ１９との間の接続点に接続され、他端がコンデンサ１８３に接続されている。コンデンサ１８３は、一端が抵抗１８２に接続され、他端がグランドに接続されている。
【００２１】
ここで、第２ループフィルタ１８におけるコンデンサの合成容量は、第１ループフィルタ１７におけるコンデンサの合成容量に比べて小さく設定されており、第２ループフィルタ１８における抵抗１８２の抵抗値は、第１ループフィルタ１７における抵抗１７２の抵抗値に比べて小さく設定されている。このため、第２ループフィルタ１８は、ループ帯域幅が第１ループフィルタ１７に比べて相対的に広いループフィルタとなる。
【００２２】
第２ループフィルタ１８は、位相比較回路１４が出力する位相差信号に含まれる、第１周波数よりも高い第２周波数以下の成分を通過させることにより第２周波数制御信号を出力する。ここで、第２周波数は、例えば、１０ｋＨｚから２０ｋＨｚ以上の周波数である。第２周波数制御信号に基づいて電圧制御発振器１２が出力する発振信号は、第１周波数制御信号に基づいて電圧制御発振器１２が出力する発振信号に比べて、相対的に高いレベルの位相雑音が含まれるとともに、一定の周波数となるまでの収束時間が短い。このため、第２ループフィルタ１８は、ＰＬＬ回路１がアンロック状態である場合に用いられる。なお、第２ループフィルタ１８は、上述した構成に限らず、第２周波数以下の成分のみを通過させるフィルタであれば、他の構成であってもよい。
【００２３】
第２スイッチ１９は、第１ループフィルタ１７及び第２ループフィルタ１８と、電圧制御発振器１２との間に設けられている。第２スイッチ１９は、制御回路２１の制御によって切替信号が入力されると、電圧制御発振器１２への周波数制御信号の入力元を第１ループフィルタ１７及び第２ループフィルタ１８のいずれかに切り替える。
【００２４】
Ａ／Ｄコンバータ２０は、電圧制御発振器１２から出力された発振信号をＡ／Ｄ変換し、当該発振信号に対応するデジタル信号を制御回路２１に出力する。Ａ／Ｄコンバータ２０のサンプリング周波数は、電圧制御発振器１２から出力される発振信号の設定周波数の２倍以上に設定される。このようにすることで、制御回路２１において、電圧制御発振器１２から出力される発振信号の周波数を特定することができる。
【００２５】
制御回路２１は、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出すると、フィルタ回路１５の特性を変化させる。具体的には、制御回路２１は、メモリ２１１と、周波数差検出回路２１２と、切替回路２１３とを備える。
【００２６】
メモリ２１１は、予め設定されている、電圧制御発振器１２から出力される発振信号の設定周波数を記憶する。
周波数差検出回路２１２は、Ａ／Ｄコンバータ２０から出力されるデジタル信号に基づいて発振信号の周波数を特定し、特定した周波数に基づいて設定周波数に対する周波数偏差を検出する。
【００２７】
切替回路２１３は、予め設定されている設定周波数に対する、電圧制御発振器１２から出力された発振信号の周波数の周波数偏差に基づいて、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出する。例えば、切替回路２１３は、ＰＬＬ回路１がロック状態である場合において、検出された周波数偏差が所定量（例えば、±１ｐｐｍ）より大きい状態に変化すると、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出する。
【００２８】
切替回路２１３は、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出すると、位相比較回路１４が出力する位相差信号の出力先、及び電圧制御発振器１２への周波数制御信号の入力元を、ループ帯域幅が相対的に広いループフィルタに切り替える。具体的には、切替回路２１３は、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出すると、第１スイッチ１６及び第２スイッチ１９に、デジタル信号として、第１の値の切替信号を送信することにより、第１スイッチ１６及び第２スイッチ１９の接続先を第１ループフィルタ１７から第２ループフィルタ１８に切り替える。
【００２９】
また、切替回路２１３は、周波数偏差に基づいて、ＰＬＬ回路１がアンロック状態からロック状態に変化したことを検出する。例えば、切替回路２１３は、ＰＬＬ回路１がアンロック状態である場合において、検出された周波数偏差が所定量以下に変化すると、ＰＬＬ回路１がアンロック状態からロック状態に変化したことを検出する。
【００３０】
切替回路２１３は、ＰＬＬ回路１がアンロック状態からロック状態に変化したことを検出すると、位相比較回路１４が出力する位相差信号の出力先、及び電圧制御発振器１２への周波数制御信号の入力元を、ループ帯域幅が相対的に狭いループフィルタに切り替える。具体的には、切替回路２１３は、ＰＬＬ回路１がアンロック状態からロック状態に変化したことを検出すると、第１スイッチ１６及び第２スイッチ１９に第１の値とは異なる第２の値の切替信号を送信することにより、第１スイッチ１６及び第２スイッチ１９の接続先を第２ループフィルタ１８から第１ループフィルタ１７に切り替える。
【００３１】
続いて、ＰＬＬ回路１における処理の流れについて説明する。図３は、第１の実施形態に係るＰＬＬ回路１の処理の流れを示すフローチャートである。なお、本フローチャートの開始時点において、第１スイッチ１６及び第２スイッチ１９の接続先は、第１ループフィルタ１７であるものとする。
【００３２】
まず、周波数差検出回路２１２は、設定周波数に対する、電圧制御発振器１２から出力される発振信号の周波数偏差を検出する（Ｓ１０）。
続いて、切替回路２１３は、検出された周波数偏差が所定量より大きいか否かを判定する（Ｓ２０）。切替回路２１３は、所定量より大きいと判定した場合（判定がＹＥＳの場合）、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出して、Ｓ３０に処理を移し、所定量以下であると判定した場合（判定がＮＯの場合）、Ｓ１０に処理を移す。
【００３３】
切替回路２１３は、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出すると、第１スイッチ１６及び第２スイッチ１９を制御して、第１スイッチ１６及び第２スイッチ１９の接続先を第１ループフィルタ１７から第２ループフィルタ１８に切り替える（Ｓ３０）。
【００３４】
続いて、周波数差検出回路２１２は、設定周波数に対する、電圧制御発振器１２から出力される発振信号の周波数偏差を検出する（Ｓ４０）。
続いて、切替回路２１３は、検出された周波数偏差が所定量以下であるか否かを判定する（Ｓ５０）。切替回路２１３は、所定量以下であると判定した場合（判定がＹＥＳの場合）、ＰＬＬ回路１がアンロック状態からロック状態に変化したことを検出し、Ｓ６０に処理を移し、所定量より大きいと判定した場合（判定がＮＯの場合）、Ｓ４０に処理を移す。
【００３５】
切替回路２１３は、ＰＬＬ回路１がアンロック状態からロック状態に変化したことを検出すると、第１スイッチ１６及び第２スイッチ１９を制御して、第１スイッチ１６及び第２スイッチ１９の接続先を第２ループフィルタ１８から第１ループフィルタ１７に切り替える（Ｓ６０）。この処理が終了すると、制御回路２１は、Ｓ１０に処理を移す。
【００３６】
［実測結果］
続いて、第１の実施形態に係るＰＬＬ回路１において周波数応答特性の実測結果を示す。図４は、第１の実施形態に係るＰＬＬ回路１の周波数応答特性を示す図である。ここでは、時刻ｔ１においてＰＬＬ回路１に対して振動又は衝撃を発生させた場合の周波数応答特性を測定した。測定の結果、時刻ｔ２において、周波数偏差を０ｐｐｍとすることができた。
【００３７】
［比較例］
続いて、従来のＰＬＬ回路において周波数応答特性の実測結果を示す。図５は、従来のＰＬＬ回路の周波数応答特性を示す図である。ここでは、従来のＰＬＬ回路として、第１の実施形態に係る第１ループフィルタのみを備えたＰＬＬ回路に対して、時刻ｔ１において振動又は衝撃を発生させた場合の周波数応答特性を測定した。測定の結果、時刻ｔ２よりも遅い時刻ｔ３において、周波数偏差が０ｐｐｍとなった。
【００３８】
［第１の実施形態の効果］
以上のとおり、第１の実施形態のＰＬＬ回路１は、ロック状態からアンロック状態に変化したことを検出すると、フィルタ回路１５の特性を変化させる。具体的には、ＰＬＬ回路１は、アンロック状態に変化したことを検出すると、電圧制御発振器１２に周波数制御信号を入力するループフィルタを、ループ帯域幅が相対的に狭い第１ループフィルタから、ループ帯域幅が相対的に広い第２ループフィルタに切り替える。このようにすることで、ＰＬＬ回路１は、発振信号の周波数が変動していない場合に、発振信号を低位相雑音にするとともに、ＰＬＬ回路１に対して衝撃や振動等が加えられることにより発振信号の周波数が変動して同期外れを起こした場合に、発振信号が再同期までの時間を短くすることができる。
【００３９】
＜第２の実施形態＞
［ループフィルタを切り替えてから所定時間経過後に再度ループフィルタを切り替える］
続いて、第２の実施形態について説明する。第２の実施形態は、制御回路２１がタイマー回路２１４を備え、タイマー回路２１４における計時時間に基づいて、ループフィルタを切り替える点で第１の実施形態と異なり、その他の点では同じである。なお、第１実施形態と同一の構成については同一の符号を付し、詳細な説明を適宜省略する。
【００４０】
図６は、第２の実施形態に係るＰＬＬ回路１の回路構成図である。第２の実施形態のＰＬＬ回路１は、時間を計時するタイマー回路２１４をさらに備える。第２の実施形態のＰＬＬ回路１の処理について、フローチャートを参照しながら説明する。図７は、第２の実施形態に係るＰＬＬ回路１の処理の流れを示すフローチャートである。
【００４１】
制御回路２１の切替回路２１３は、Ｓ２０において、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出すると、第１スイッチ１６及び第２スイッチ１９を制御して、第１スイッチ１６及び第２スイッチ１９の接続先を第１ループフィルタ１７から第２ループフィルタ１８に切り替えるとともに、タイマー回路２１４に計時を開始させる（Ｓ３０）。
【００４２】
続いて、制御回路２１は、フィルタ回路１５の特性を変化させてから、所定時間が経過した後に、フィルタ回路１５の特性を再び変化させる。具体的には、切替回路２１３は、タイマー回路２１４が計時を開始してから所定時間経過したか否かを判定する（Ｓ５１）。切替回路２１３は、所定時間経過したと判定した場合（判定がＹＥＳの場合）、Ｓ６０に処理を移し、所定時間経過していないと判定した場合（判定がＮＯの場合）、Ｓ５１を再実行する。
【００４３】
なお、切替回路２１３は、検出した周波数偏差に基づいて、所定時間を変化させてもよい。例えば、切替回路２１３は、検出した周波数偏差が相対的に大きい場合、検出した周波数偏差が相対的に小さい場合に比べて所定時間を長くしてもよい。一般的に、周波数偏差が大きい場合、周波数偏差が小さい場合に比べて再ロックするまでの時間がかかる。これに対して、第２ループフィルタ１８による制御時間を長く設定することで、ＰＬＬ回路１は、確実に再ロックさせることができる。
【００４４】
切替回路２１３は、タイマー回路２１４が計時を開始してから所定時間を計時したことに応じて、第１スイッチ１６及び第２スイッチ１９を制御して、第１スイッチ１６及び第２スイッチ１９の接続先を第２ループフィルタ１８から第１ループフィルタ１７に切り替える（Ｓ６０）。
【００４５】
続いて、第２の実施形態に係るＰＬＬ回路１において周波数応答特性の実測結果を示す。図８は、第２の実施形態に係るＰＬＬ回路１の周波数応答特性を示す図である。ここでは、時刻ｔ１においてＰＬＬ回路１に対して振動又は衝撃を発生させた場合の周波数応答特性を測定した。図８に示す時刻ｔ４は、時刻ｔ１においてループフィルタを切り替えてから、所定時間が経過した時刻であり、時刻ｔ４において、ループフィルタが再び切り替えられ、周波数偏差が変化していることが確認できる。測定の結果、周波数偏差を０ｐｐｍになる時刻は、第１の実施形態に係るＰＬＬ回路１において周波数偏差が０ｐｐｍとなる時刻ｔ２よりも遅く、従来のＰＬＬ回路において周波数偏差が０ｐｐｍとなる時刻ｔ３よりも早い時刻ｔ５であることが確認できた。
【００４６】
［第２の実施形態の効果］
以上のとおり、第２の実施形態のＰＬＬ回路１は、第１の実施形態に係るＰＬＬ回路１に比べて、発振信号が再同期までの時間が長いものの、発振信号を低位相雑音にするとともに、発振信号の周波数が変動する場合に、発振信号が再同期までの時間を短くすることができる。
【００４７】
＜第３の実施形態＞
［位相比較回路が出力するアンロック検出信号に基づいてループフィルタを切り替える］
続いて、第３の実施形態について説明する。第３の実施形態は、位相比較回路１４が、アンロックを検出したことを示すアンロック検出信号を制御回路２１に出力し、制御回路２１の切替回路２１３が、当該アンロック検出信号に基づいて、ループフィルタを切り替える点で第１の実施形態と異なる。
【００４８】
図９は、第３の実施形態に係るＰＬＬ回路１の回路構成図である。第３の実施形態において、位相比較回路１４は、内部にロック状態を検出する検出回路を備え、位相差に基づいてＰＬＬ回路１がロック状態であるかアンロック状態であるかを判定する。そして、位相比較回路１４は、ＰＬＬ回路１がロック状態からアンロック状態に変化すると、アンロックを検出したことを示すアンロック検出信号を制御回路２１に出力し、ＰＬＬ回路１がアンロック状態からロック状態に変化すると、ロックを検出したことを示すロック検出信号を制御回路２１に出力する。なお、位相比較回路１４は、ロック検出信号及びアンロック検出信号をデジタル値で制御回路２１に出力する。
【００４９】
第３の実施形態において、切替回路２１３は、周波数偏差、又は、アンロック検出信号の入力に基づいて、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出する。そして、切替回路２１３は、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出すると、第１スイッチ１６及び第２スイッチ１９を制御して、第１スイッチ１６及び第２スイッチ１９の接続先を第１ループフィルタ１７から第２ループフィルタ１８に切り替える。
【００５０】
また、切替回路２１３は、周波数偏差、又は、ロック検出信号が入力されたことに基づいて、ＰＬＬ回路１がアンロック状態からロック状態に変化したことを検出する。そして、切替回路２１３は、ＰＬＬ回路１がアンロック状態からロック状態に変化したことを検出すると、第１スイッチ１６及び第２スイッチ１９を制御して、第１スイッチ１６及び第２スイッチ１９の接続先を第２ループフィルタ１８から第１ループフィルタ１７に切り替える。
【００５１】
このようにすることで、第３の実施形態のＰＬＬ回路１は、位相比較回路１４から出力されるロック検出信号及びアンロック検出信号に基づいても、ループフィルタを切り替えることができるので、高精度でループフィルタを切り替えることができる。
【００５２】
＜第４の実施形態＞
［一のスイッチによってループフィルタを切り替える］
続いて、第４の実施形態について説明する。第４の実施形態は、フィルタ回路１５が、一のスイッチによってループフィルタを切り替える点で第１の実施形態と異なり、その他の点では第１の実施形態と同じである。
【００５３】
図１０は、第４の実施形態に係るフィルタ回路１５の詳細な構成を示す図である。第４の実施形態に係るフィルタ回路１５は、コンデンサ１５１と、抵抗１５２と、コンデンサ１５３と、抵抗１５４と、コンデンサ１５５と、スイッチ１５６とを備える。
【００５４】
コンデンサ１５１は、一端が位相比較回路１４と電圧制御発振器１２との間の接続点に接続され、他端がグランドに接続されている。
抵抗１５２と、コンデンサ１５３とは直列に接続されている。抵抗１５２は、一端がスイッチ１５６に接続され、他端がコンデンサ１５３に接続されている。コンデンサ１５３は、一端が抵抗１５２に接続され、他端がグランドに接続されている。
【００５５】
抵抗１５４と、コンデンサ１５５とは直列に接続されている。抵抗１５４は、一端がスイッチ１５６に接続され、他端がコンデンサ１５５に接続されている。コンデンサ１５５は、一端が抵抗１５４に接続され、他端がグランドに接続されている。
【００５６】
スイッチ１５６は、一端が位相比較回路１４と電圧制御発振器１２との間の接続点に接続され、他端が抵抗１５２又は抵抗１５４に接続されている。スイッチ１５６が、抵抗１５２に接続されている場合、フィルタ回路１５は、コンデンサ１５１、抵抗１５２及びコンデンサ１５３から構成される第１ループフィルタとして動作する。また、スイッチ１５６が、抵抗１５４に接続されている場合、フィルタ回路１５は、コンデンサ１５１、抵抗１５４及びコンデンサ１５５から構成される第２ループフィルタとして動作する。
【００５７】
ここで、第２ループフィルタにおけるコンデンサの合成容量は、第１ループフィルタにおけるコンデンサの合成容量に比べて小さく設定されており、第２ループフィルタにおける抵抗１５４の抵抗値は、第１ループフィルタにおける抵抗１５２の抵抗値に比べて小さく設定されている。これにより、コンデンサ１５１、抵抗１５４及びコンデンサ１５５から構成される第２ループフィルタは、第１ループフィルタに比べてループ帯域幅が相対的に広いループフィルタとなる。
【００５８】
切替回路２１３は、ＰＬＬ回路１がロック状態からアンロック状態に変化したことを検出すると、スイッチ１５６に切替信号を入力し、抵抗１５４に接続させることにより、フィルタ回路１５を第２ループフィルタとして動作させる。
また、切替回路２１３は、ＰＬＬ回路１がアンロック状態からロック状態に変化したことを検出すると、スイッチ１５６に切替信号を入力し、抵抗１５２に接続させることにより、フィルタ回路１５を第１ループフィルタとして動作させる。
【００５９】
このように、第４の実施形態のＰＬＬ回路１は、一のスイッチ１５６によって、第１ループフィルタ及び第２ループフィルタを切り替えることができるので、第１の実施形態に比べて少ない構成でフィルタ回路１５の特性を変化させることができる。
【００６０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００６１】
１・・・ＰＬＬ回路
１１・・・基準発振器
１２・・・電圧制御発振器
１３・・・分周器
１４・・・位相比較回路
１５・・・フィルタ回路
１６・・・第１スイッチ
１７・・・第１ループフィルタ
１８・・・第２ループフィルタ
１９・・・第２スイッチ
２０・・・Ａ／Ｄコンバータ
２１・・・制御回路
２１１・・・メモリ
２１２・・・周波数差検出回路
２１３・・・切替回路
２１４・・・タイマー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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