(57)【要約】      （修正有）【課題】ＡＤ変換器におけるメタステーブル状態を適切に解消する。【解決手段】比較用のデジタルコードをデジタル／アナログ変換するＤＡ変換部１０と、アナログ信号とデジタル／アナログ変換されたデジタルコードとを比較する比較部２０と、比較部の比較結果に応じたデジタルデータを出力する出力部４２３と、規定時間を計時するタイマー回路４４と、を備える。デジタルデータを生成するにあたり、規定時間内に比較部が比較を完了した場合にはその比較結果に応じたデジタル値をデジタルデータに設定し、規定時間内に比較部が比較を完了しなかった場合にはその比較を終了して所定のデジタル値をデジタルデータに設定する。【選択図】図２
2016046758.tif 000002
【特許請求の範囲】
【請求項１】
比較用のデジタルコードをデジタル／アナログ変換するＤＡ変換部と、
アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較する比較部と、
前記比較部の比較結果に応じたデジタルデータを出力する出力部と、
規定時間を計時するタイマ回路と、
を備え、
前記アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較して前記アナログ信号に相当するデジタルデータを生成するにあたり、前記規定時間内に前記比較部が比較を完了した場合にはその比較結果に応じたデジタル値を前記デジタルデータに設定し、前記規定時間内に前記比較部が比較を完了しなかった場合にはその比較を終了して所定のデジタル値を前記デジタルデータに設定する、アナログ／デジタル変換回路。
【請求項２】
前記アナログ信号に相当するデジタルデータは、前記アナログ信号と比較用の複数のデジタルコードをデジタル／アナログ変換した値とを順次に比較して生成され、
前記規定時間内に前記比較部が比較を完了した場合にはその比較結果に応じたデジタル値を前記デジタルデータの対象ビットに設定して次ビットの変換動作に進み、
前記規定時間内に前記比較部が比較判定を完了しなかった場合には所定のデジタル値を前記デジタルデータの対象ビットに設定して次ビットの変換動作に進む、請求項１に記載のアナログ／デジタル変換回路。
【請求項３】
前記比較部は、トランジスタ素子の組み合わせで構成されたコンパレータであり、
前記タイマ回路は、トランジスタ素子の組み合わせにより構成された容量回路を有し、定電圧源から当該容量回路への充電時間により前記規定時間を計時しており、
前記比較部を構成するトランジスタ素子と前記タイマ回路を構成する前記トランジスタ素子は、同一プロセスで同一サイズに形成されている、請求項１又は請求項２に記載のアナログ／デジタル変換回路。
【請求項４】
前記比較部は、コンパレータであり、
前記タイマ回路は、前記コンパレータと同一構成のレプリカコンパレータを有し、当該レプリカコンパレータに定電圧を入力してから出力反転するまでの時間により前記規定時間を計時する、請求項１又は請求項２に記載のアナログ／デジタル変換回路。
【請求項５】
比較用のデジタルコードをデジタル／アナログ変換するＤＡ変換部と、
アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較する比較部と、
前記比較部の比較結果に応じたデジタルデータを出力する出力部と、
規定時間を計時するタイマ回路と、
を備え、
前記アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較して前記アナログ信号に相当するデジタルデータを生成するにあたり、前記規定時間内に前記比較部が比較を完了した場合にはその比較結果に応じたデジタル値を前記デジタルデータに設定し、前記規定時間内に前記比較部が比較を完了しなかった場合にはその比較を終了して所定のデジタル値を前記デジタルデータに設定する、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、アナログ／デジタル変換回路及び電子機器に関する。
【背景技術】
【０００２】
ＡＤ変換器においては、コンパレータのメタステーブル状態に起因するエラーが存在することが知られている。
【０００３】
メタステーブル状態においては、コンパレータに入力される２つの入力信号（例えば、アナログ信号と基準信号）が比較的近い場合に（例えば、１ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）以下など）、コンパレータが出力を確定できず、比較結果が得られるまでの時間が長くかかったり、または比較結果が得られなかったりする。なお、メタステーブル（ｍｅｔａｓｔａｂｌｅ）とは、電子回路おいて、セットアップ時間やホールド時間が一定時間を超えた場合に、出力信号が不安定になる状態を意味する。コンパレータの場合、コンパレータの出力が「ローレベル（Ｌ）」と「ハイレベル（Ｈ）」のいずれにも判断されうるため、出力値に誤差を生じる可能性がある。
【０００４】
このような問題を解決する技術の１つとして特許文献１が開示されている。特許文献１の技術では、複数の異なる電圧の基準電圧を発生させ、これら基準電圧のそれぞれとアナログ入力値との大小関係を複数の比較器でそれぞれ比較している。そして、これら比較器の出力の中で出力が切り替わる論理境界点を検出し、連続する基準電圧に対応した複数の比較器の出力を多数決回路に入力し、多数決回路が行う多数決判定により出力を決定している。これにより、コンパレータのメタステーブル状態に起因するエラーを防止することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４７６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、ＡＤ変換器には、外部から供給される比較クロックに同期して比較動作を行う同期式ＡＤ変換器と、外部から供給される比較クロックに同期せず、内部で生成した内部クロックに同期して逐次に比較動作を行う非同期式ＡＤ変換器とがある。いずれのタイプのＡＤ変換器であっても、クロックがハイレベルとローレベルの一方のときに比較動作を行い、他方のときに初期値にリセットを掛ける動作を行う。以下、クロックがハイレベルのときに比較動作を行い、ローレベルのときに初期値にリセットを掛ける場合を例にとり説明する。
【０００７】
同期式ＡＤ変換器においては、次のような問題が発生する可能性がある。
【０００８】
２つの入力信号の差の絶対値が比較的大きい場合、正相出力及び逆相出力は、クロックの立ち上がり時点では、直前のリセット動作により共に定電圧源に接続されているため同じ値を示すが、次第に差が増幅され、クロックの立ち下がり時においては、比較結果を出力するのに十分大きな差が発生している。このように正相出力と逆相出力の差が十分大きい場合には、信頼できる比較結果が出力される。
【０００９】
一方、２つの入力信号の差の絶対値が小さい場合には、正相出力及び逆相出力の電圧差が十分な値まで増幅されるのに必要な時間が、絶対値が比較的大きい場合に比べて相対的に長くなる。したがって、クロックの立ち下がり時点においても、正相出力及び逆相出力の差が小さく、後段のラッチ回路に比較結果を反映できず、前回の判定結果がそのまま用いられる。すなわち、比較器が誤った判定結果を出力することが比較的高い確率で発生してしまう。
【００１０】
このような誤動作を回避するためには、クロックを遅くするか、クロックのデューティー比を長くすることによって、比較時間を長く設定する対策が考えられる。この場合、クロックの立ち下がり時において、正相出力と逆相出力との電圧差が十分大きくなっているため、後段のラッチ回路の書き換えが正常に行われ誤動作の発生を防止できる。
【００１１】
しかしながら、このような対策では、２つの入力信号の差の絶対値が小さい場合には、比較器における比較結果が得られるまでの時間が長くかかる（メタステーブル状態が長く続く）ことになる。
【００１２】
ここで、入力信号の判定が終了し比較結果が得られたという信号を利用した内部クロックを利用してＡＤ変換を行う非同期式ＡＤ変換器に係る技術がある。非同期式ＡＤ変換器では、入力信号の差の絶対値の大きさによって比較器における比較動作時間が異なるため、判定が終了したという信号を用いて入力信号に応じた適切な比較時間をそれぞれの比較動作に割り振ることにより、１回のＡＤ変換に掛かる比較時間の合計を削減しつつ比較結果の信頼性を向上させている。
【００１３】
しかしながら、比較器に微小信号が入力された場合、比較器の出力が十分に開かず、比較完了を示す信号がいつまでたっても出力されない可能性がある。この場合、次ビット以降の比較動作が行われないため、ＡＤ変換動作を所望のサンプリング周期期間で終了できないという問題があった。なお、上述した特許文献１の技術によればコンパレータのメタステーブル状態に起因するエラーを防止できるものの、コンパレータを複数設ける必要があり回路規模が増大するという問題があった。
【００１４】
本技術は、前記課題に鑑みてなされたもので、ＡＤ変換に係る動作速度と精度を確保しつつＡＤ変換器におけるメタステーブル状態を適切に解消することを目的とする。
【課題を解決するための手段】
【００１５】
本技術の態様の１つは、比較用のデジタルコードをデジタル／アナログ変換するＤＡ変換部と、アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較する比較部と、前記比較部の比較結果に応じたデジタルデータを出力する出力部と、規定時間を計時するタイマ回路と、を備え、前記アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較して前記アナログ信号に相当するデジタルデータを生成するにあたり、前記規定時間内に前記比較部が比較を完了した場合にはその比較結果に応じたデジタル値を前記デジタルデータに設定し、前記規定時間内に前記比較部が比較を完了しなかった場合にはその比較を終了して所定のデジタル値を前記デジタルデータに設定する、アナログ／デジタル変換回路である。
【００１６】
また、本技術の選択的な態様の１つは、前記アナログ信号に相当するデジタルデータは、前記アナログ信号と比較用の複数のデジタルコードをデジタル／アナログ変換した値とを順次に比較して生成され、前記規定時間内に前記比較部が比較を完了した場合にはその比較結果に応じたデジタル値を前記デジタルデータの対象ビットに設定して次ビットの変換動作に進み、前記規定時間内に前記比較部が比較判定を完了しなかった場合には所定のデジタル値を前記デジタルデータの対象ビットに設定して次ビットの変換動作に進むアナログ／デジタル変換回路である。
【００１７】
また、本技術の選択的な態様の１つは、前記比較部は、トランジスタ素子の組み合わせで構成されたコンパレータであり、前記タイマ回路は、トランジスタ素子の組み合わせにより構成された容量回路を有し、定電圧源から当該容量回路への充電時間により前記規定時間を計時しており、前記比較部を構成するトランジスタ素子と前記タイマ回路を構成する前記トランジスタ素子は、同一プロセスで同一サイズに形成されている、請求項１又は請求項２に記載のアナログ／デジタル変換回路である。
【００１８】
また、本技術の選択的な態様の１つは、前記比較部は、コンパレータであり、前記タイマ回路は、前記コンパレータと同一構成のレプリカコンパレータを有し、当該レプリカコンパレータに定電圧を入力してから出力反転するまでの時間により前記規定時間を計時するアナログ／デジタル変換回路である。
【００１９】
また、本技術の他の態様は、比較用のデジタルコードをデジタル／アナログ変換するＤＡ変換部と、アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較する比較部と、前記比較部の比較結果に応じたデジタルデータを出力する出力部と、規定時間を計時するタイマ回路と、を備え、前記アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較して前記アナログ信号に相当するデジタルデータを生成するにあたり、前記規定時間内に前記比較部が比較を完了した場合にはその比較結果に応じたデジタル値を前記デジタルデータに設定し、前記規定時間内に前記比較部が比較を完了しなかった場合にはその比較を終了して所定のデジタル値を前記デジタルデータに設定する、電子機器である。
【００２０】
なお、以上説明したアナログ／デジタル変換回路は、他の回路や機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。
【発明の効果】
【００２１】
本技術によれば、ＡＤ変換に係る動作速度と精度を確保しつつＡＤ変換器におけるメタステーブル状態を適切に解消することができる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
【図面の簡単な説明】
【００２２】
【図１】第１の実施形態に係るＡＤ変換器の構成を説明する図である。
【図２】第１の実施形態に係るＡＤ変換器の構成を説明する図である。
【図３】第１の実施形態に係るＡＤ変換器の各動作のタイミング関係を説明するタイムチャートである。
【図４】第１の実施形態に係るＡＤ変換器によるＡＤ変換動作を説明するための図である。
【図５】第１の実施形態に係るＡＤ変換器によるＡＤ変換動作を説明するための図である。
【図６】第１の実施形態に係るＡＤ変換器によるＡＤ変換動作を説明するための図である。
【図７】第１の実施形態に係るＡＤ変換器によるＡＤ変換動作を説明するための図である。
【図８】第２の実施形態に係るＡＤ変換器の構成の要部を示す図である。
【図９】第３の実施形態に係るＡＤ変換器の構成の要部を示す図である。
【発明を実施するための形態】
【００２３】
以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
【００２４】
（Ａ）第１の実施形態：
図１，図２は、本実施形態に係るＡＤ変換器１の構成を説明する図である。本実施形態に係るＡＤ変換器１は、外部から入力されるクロック信号に同期せずに逐次比較を行う非同期逐次比較型のＡＤ変換器であり、アナログのセンサ信号をアナログ／デジタル変換する各種センサや、ＲＦ信号から復調されたベースバンド信号をアナログ／デジタル変換するＧＰＳ（Ｇｌｏｂａｌ  Ｐｏｓｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）等の受信装置等、アナログ／デジタル変換を行う各種電子機器に搭載することができる。
【００２５】
ＡＤ変換器１は、ＤＡ変換部としてのＤＡＣ１０（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）、比較部としてのコンパレータ２０、及び、ＤＡＣ制御回路４０を備えている。
【００２６】
［ＤＡＣ］ 
ＤＡＣ１０は、ＤＡＣ制御回路４０が出力する比較用のデジタルコードＤＣをＤＡ変換する。また、ＤＡＣ１０は、サンプリングクロックＣＬＫｓに応じてアナログ入力信号Ｖｉｎ（正相入力信号Ｖｉｎｐ，逆相入力信号Ｖｉｎｎ）をサンプルして保持するサンプリングホールド機能も有する。本実施形態では、ＤＡＣ１０は、サンプリングクロックＣＬＫｓがハイレベル（以下、「Ｈレベル」とする）のときにアナログ入力信号Ｖｉｎをトラッキングし、ローレベル（以下、「Ｌレベル」とする）へ遷移する瞬間にサンプリングする。
【００２７】
ＤＡＣ１０は、サンプリングされたアナログ入力信号ＶｉｎとＤＡ変換したデジタルコードＤＣとの電圧差を表す差動信号Ｖｄａｃ（正相ＤＡＣ信号Ｖｄａｃｐ，逆相ＤＡＣ信号Ｖｄａｃｎ）とを生成してコンパレータ２０へ出力する。なお、ＤＡＣ１０は、容量ＤＡＣ、抵抗ＤＡＣ、容量主ＤＡＣと抵抗副ＤＡＣの組み合わせ、のいずれであってもよい。
【００２８】
［コンパレータ］ 
コンパレータ２０は、ＤＡＣ１０が出力する差動信号Ｖｄａｃ（正相ＤＡＣ信号Ｖｄａｃｐ，逆相ＤＡＣ信号Ｖｄａｃｎ）を入力される。コンパレータ２０は、差動信号Ｖｄａｃの値に応じて、正相出力信号ＣＯＭＰｏｕｔｐと逆相出力信号ＣＯＭＰｏｕｔｎの一方がＨレベルとなり、他方がＬレベルとなる出力信号ＣＯＭＰｏｕｔを生成して出力する。
【００２９】
なお、本実施形態では、コンパレータ２０は差動信号を入出力とする構成を想定しているが、サンプリングされたアナログ入力信号ＶｉｎとＤＡ変換されたデジタルコードＤＣとをそれぞれシングルエンド信号として入力し、これらシングルエンド信号の電圧差に応じた出力信号ＣＯＭＰｏｕｔを出力する構成としても構わない。
【００３０】
コンパレータ２０のリセット端子２１には、ＤＡＣ制御回路４０からクロック信号ＣＯＭＰ＿ＣＬＫが入力される。このクロック信号ＣＯＭＰ＿ＣＬＫは、ＡＤ変換器１の各部の逐次比較動作を同期させるクロック信号として機能する。ただし、クロック信号ＣＯＭＰ＿ＣＬＫは、ＡＤ変換器１の外部から入力されるサンプリングクロック信号ＣＬＫｓとは同期していない。
【００３１】
コンパレータ２０は、クロック信号ＣＯＭＰ＿ＣＬＫの例えばＬレベル期間に比較動作を実行し、クロック信号ＣＯＭＰ＿ＣＬＫの例えばＨレベル期間にリセットされて比較動作を停止する。むろん、Ｈレベル期間に比較動作を実行し、Ｌレベル期間にリセットされる構成としても構わない。
【００３２】
リセットされている期間において、コンパレータ２０の出力する正相出力信号ＣＯＭＰｏｕｔｐと逆相出力信号ＣＯＭＰｏｕｔｎは同一の電位（共にＨレベル）となる。
【００３３】
一方、比較動作を実行している期間において、コンパレータ２０の出力する正相出力信号ＣＯＭＰｏｕｔｐと逆相出力信号ＣＯＭＰｏｕｔｎは、比較結果に応じた異なる電位（一方がＨレベル、他方がＬレベル）となる。比較動作が完了してコンパレータ２０が比較結果に応じた異なる電位を出力すると、後述するように、タイマ回路４４が生成するクロック信号ＣＯＭＰ＿ＣＬＫがＨレベルに立ち上がる。これにより、コンパレータ２０がリセット状態に遷移し、正相出力信号ＣＯＭＰｏｕｔｐと逆相出力信号ＣＯＭＰｏｕｔｎは同一の電位（共にＨレベル）へと変化する。
【００３４】
［ＤＡＣ制御回路］ 
ＤＡＣ制御回路４０は、コンパレータ２０の比較結果を示す出力に基づいてデジタルコードＤＣを逐次変化させていくことにより、ＤＡＣ１０がサンプルしたアナログ入力電圧Ｖｉｎに対応するデジタルコードを生成する。以下、図２を参照しつつ、ＤＡＣ制御回路４０について詳細に説明する。
【００３５】
［ＤＡＣ制御回路の概略構成］ 
ＤＡＣ制御回路４０は、内部クロックを生成する内部クロック生成回路４１、及び、逐次比較制御回路４２、を備える。内部クロック生成回路４１は、コンパレータ２０の出力が確定したか否かを判定するための判定部４３、内部クロックに基づく計時を行うタイマ回路４４、論理ゲート４５（２入力ＯＲ回路）、及び、論理ゲート４６（３入力ＯＲ回路）、を備える。論理ゲート４６の出力側には遅延回路４７（図２に示す例では容量）が設けてある。
【００３６】
［ＮＡＮＤ回路］ 
判定部４３は、例えば論理ゲートで構成され、本実施形態においては、コンパレータ２０の正相出力信号ＣＯＭＰｏｕｔｐと逆相出力信号ＣＯＭＰｏｕｔｎのＮＡＮＤ演算を行う２入力ＮＡＮＤ回路としてある。判定部４３は、クロック信号ＣＯＭＰ＿ＣＬＫがＨレベルのとき、コンパレータ２０の正相出力信号ＣＯＭＰｏｕｔｐと逆相出力信号ＣＯＭＰｏｕｔｎが共にＨレベルであるため（コンパレータ２０がリセット状態であるため）、出力信号Ｓ１としてＬレベルを出力する。一方、判定部４３は、クロック信号ＣＯＭＰ＿ＣＬＫがＬレベルのとき、コンパレータ２０の正相出力信号ＣＯＭＰｏｕｔｐと逆相出力信号ＣＯＭＰｏｕｔｎの間の電圧差がコンパレータ２０の閾値以上になると（コンパレータ２０の出力が確定すると）、判定部４３の出力信号Ｓ１はＨレベルに変化する。
【００３７】
なお、本実施形態では出力信号Ｓ１を利用して外部から入力されるサンプリングクロック信号ＣＬＫｓと非同期のクロック信号ＣＯＭＰ＿ＣＬＫを生成しているが、サンプリングクロック信号ＣＬＫｓと非同期の内部クロック信号を生成する方法はこれに限るものではなく、例えばサンプリングクロック信号ＣＬＫｓを遅延させて内部クロック信号を生成してもよい。
【００３８】
［２入力ＯＲ回路］ 
論理ゲート４５は、判定部４３の出力信号Ｓ１とタイマ回路４４の出力信号Ｓ２とを入力されており、これらの少なくとも一方がＨレベルになると、出力信号ＣＯＭＰ＿ｒｄｙとしてＨレベルを出力し、判定部４３の出力信号Ｓ１とタイマ回路４４の出力信号Ｓ２のいずれもがＬレベルになると、出力信号ＣＯＭＰ＿ｒｄｙとしてＬレベルを出力する。
【００３９】
［３入力ＯＲ回路］ 
論理ゲート４６は、サンプリングクロック信号ＣＬＫｓと論理ゲート４５の出力信号ＣＯＭＰ＿ｒｄｙとシフトレジスタ４２１の末端のシフトアウト出力ＳＲｏｕｔとを入力されており、これらの少なくとも１つがＨレベルになるとクロック信号ＣＯＭＰ＿ＣＬＫとしてＨレベルを出力し、これらのいずれもがＬレベルのときはクロック信号ＣＯＭＰ＿ＣＬＫとしてＬレベルを出力する。なお、本実施形態においては、論理ゲート４６の出力端子には、遅延回路４７が設けてあるため、論理ゲート４６の出力の変化がクロック信号ＣＯＭＰ＿ＣＬＫに反映されるまでに遅延時間が発生するようになっている。
【００４０】
［タイマ回路］ 
タイマ回路４４は、コンパレータ２０が比較を開始してから（クロック信号ＣＯＭＰ＿ＣＬＫがＨレベルからＬレベルへ立ち下がってから）規定時間ＴＲが経過したか否かを判定する。規定時間ＴＲとしては、次のサンプリング期間が開始するまでの間にＡＤ変換のビット精度に応じた必要な回数の比較動作をコンパレータ２０が完了するように決定される。より具体的には、例えばコンパレータ２０へ入力される差動信号Ｖｄａｃの差分の絶対値がＡＤ変換器１の量子化誤差（１ＬＳＢ）と同程度の場合に比較完了までに要する時間を規定時間ＴＲとすることができる。
【００４１】
タイマ回路４４は、判定部４３の出力信号Ｓ１と論理ゲート４６のクロック信号ＣＯＭＰ＿ＣＬＫとを入力されており、規定時間ＴＲが経過したと判定された後の一定時間を除いて出力信号Ｓ２としてＬレベルを出力する。
【００４２】
タイマ回路４４は、コンパレータ２０が比較を開始してから規定時間ＴＲが経過する前にコンパレータ２０の比較が完了した場合は（クロック信号ＣＯＭＰ＿ＣＬＫがＬレベルからＨレベルへ立ち上がった場合は）、規定時間ＴＲが経過したか否かの判定をその時点で終了する。この場合、タイマ回路４４の出力信号Ｓ２はＬレベルのまま変化しない。
【００４３】
一方、タイマ回路４４は、コンパレータ２０が比較を開始してから規定時間ＴＲが経過する前にコンパレータ２０の比較が完了なかった場合は（クロック信号ＣＯＭＰ＿ＣＬＫがＬレベルからＨレベルへ立ち上がらなかった場合は）、規定時間ＴＲが経過してから一定時間において出力信号Ｓ２をＨレベルに変化させる。
【００４４】
この一定時間は、コンパレータ２０がクロック信号ＣＯＭＰ＿ＣＬＫによってリセットされ、判定部４３の出力信号Ｓ１がＨレベルに変化するまでの時間である。すなわち、論理ゲート４５へＨレベルが入力され、論理ゲート４５の出力信号ＣＯＭＰ＿ｒｄｙ及び論理ゲート４６の出力するクロック信号ＣＯＭＰ＿ＣＬＫがＨレベルに変化する。そして、クロック信号ＣＯＭＰ＿ＣＬＫがＨレベルに変化したことを検知したタイマ回路４４は、出力信号Ｓ２をＬレベルに戻す。
【００４５】
また、タイマ回路４４は、コンパレータ２０が比較を開始してから、規定時間ＴＲが経過する前にコンパレータ２０の比較が完了しなかった場合は（クロック信号ＣＯＭＰ＿ＣＬＫがＬレベルからＨレベルへ立ち上がらない場合は）、規定時間ＴＲが経過した後にコンパレータ２０の出力信号ＣＯＭＰｏｕｔの代わりにビットレジスタ４２２へデジタル値１に相当する信号を入力する。図２に示す例では、スイッチ回路ＳＷを制御して正相出力信号ＣＯＭＰｏｕｔｐの出力ラインをＨレベルの電圧源に接続することによりビットレジスタ４２２へデジタル値１に相当する信号Ｆｌａｇを入力している。
【００４６】
［逐次比較制御回路］ 
逐次比較制御回路４２は、出力信号ＣＯＭＰ＿ｒｄｙがＨレベルに変化したことを検知するとコンパレータ２０の出力信号ＣＯＭＰｏｕｔに基づいてデジタルコードＤＣを更新する。
【００４７】
すなわち、逐次比較制御回路４２は、規定時間ＴＲが経過する前にコンパレータ２０の出力が確定した場合には、コンパレータ２０の出力信号ＣＯＭＰｏｕｔに基づいて次のサイクルで用いられるデジタルコードＤＣを生成する。一方、逐次比較制御回路４２は、コンパレータ２０の出力が確定せずに規定時間ＴＲが経過した場合にはタイマ回路４４の出力信号Ｆｌａｇに基づいて次のサイクルで用いられるデジタルコードＤＣを生成する。
【００４８】
図２に示すように、逐次比較制御回路４２は、より詳細には、シフトレジスタ４２１、ビットレジスタ４２２、及び、ラッチ回路４２３を有する。
【００４９】
シフトレジスタ４２１の値は、出力信号ＣＯＭＰ＿ｒｄｙに応答して更新される。シフトレジスタ４２１の各ビットはＳｔａｔｅ信号に対応する。Ｓｔａｔｅ信号はＡＤ変換器１において何サイクル目の比較動作が行なわれているかの情報を表す。
【００５０】
ビットレジスタ４２２の値は、各サイクルごとにコンパレータ２０の出力信号ＣＯＭＰｏｕｔに基づいて更新される。ビットレジスタ４２２の内容は、デジタルコードＤＣとしてＤＡＣ１０へ出力されるとともにラッチ回路４２３に保持される。
【００５１】
ラッチ回路４２３は、サンプリングクロック信号ＣＬＫｓが立ち下がることによってサンプリング期間が終了してから所定時間が経過したとき、すなわちＡＤ変換のビット精度に応じた必要な回数の比較動作が完了したとき、ラッチ回路４２３が保持しているデジタル値をＡＤ変換出力ＤＯＵＴとして出力する。
【００５２】
［ＡＤ変換器の動作］ 
次に、図３に示すタイムチャートに基づいて、ＡＤ変換器１の各動作のタイミング関係を説明する。同図は、ＡＤ変換器１の各部の信号波形の一例を模式的に示す図である。
【００５３】
［各信号の説明］
同図には、上から順に、サンプリングクロック信号ＣＬＫｓ、クロック信号ＣＯＭＰ＿ＣＬＫ、コンパレータ２０の出力信号ＣＯＭＰｏｕｔ、判定部４３の出力信号Ｓ１、タイマ回路４４の出力信号Ｓ２、論理ゲート４５の出力信号ＣＯＭＰ＿ｒｄｙ、および、タイマ回路４４が発生させる信号Ｆｌａｇを示してある。なお、コンパレータ２０の出力信号ＣＯＭＰｏｕｔは、正相出力信号ＣＯＭＰｏｕｔｐと逆相出力信号ＣＯＭＰｏｕｔｎを重ねて示してある。
【００５４】
［サンプリング期間］
時刻ｔ１〜ｔ２の期間において、サンプリングクロック信号ＣＬＫｓがＨレベルになる。この期間でアナログ入力信号Ｖｉｎｐ，ＶｉｎｎをＤＡＣ１０がサンプリングして保持する。
【００５５】
［１回目のコンパレータへの信号入力］
時刻ｔ２において、サンプリングクロック信号ＣＬＫｓがＨレベルからＬレベルへ立ち下がると、ＤＡＣ１０から出力信号Ｖｄａｃｐ，Ｖｄａｃｎがコンパレータ２０へ入力される。
【００５６】
［１回目の比較動作開始］ 
時刻ｔ３において、時刻ｔ２のサンプリングクロック信号ＣＬＫｓの立下がりに遅延応答して、クロック信号ＣＯＭＰ＿ＣＬＫがＨレベルからＬレベルへ切り替わる。なお、時刻ｔ２と時刻ｔ３の時間差は遅延回路４７による遅延時間に相当する。クロック信号ＣＯＭＰ＿ＣＬＫがＬレベルへ切り替わるとコンパレータ２０は第１サイクルの比較動作を開始する。
【００５７】
［コンパレータの出力確定］
時刻ｔ４において、コンパレータ２０から出力される正相出力信号ＣＯＭＰｏｕｔｐおよび逆相出力信号ＣＯＭＰｏｕｔｎの電圧差が十分に開いてコンパレータ２０の判定閾値を超える。これによりコンパレータ２０の出力が確定する。
【００５８】
この時刻ｔ４におけるコンパレータ２０の出力の確定に応答して、判定部４３の出力信号Ｓ１がＨレベルに切替わり、これに応答して出力信号ＣＯＭＰ＿ｒｄｙがＨレベルに切り替わる。なお、図３に示す例では、第１サイクルの比較動作において、コンパレータ２０の出力が確定するタイミング（時刻ｔ４）はクロック信号ＣＯＭＰ＿ＣＬＫが立ち下がってから規定時間ＴＲが経過する時刻よりも前であるため、タイマ回路４４の出力信号Ｓ２はＬレベルのまま変化しない。
【００５９】
［シフトレジスタに記憶］
また、時刻ｔ４において、出力信号ＣＯＭＰ＿ｒｄｙがＨレベルへ切り替わったことに応答してシフトレジスタ４２１の第１番目のレジスタのＳｔａｔｅ信号がＨレベルへ切り替わる。さらに、時刻ｔ４における出力信号ＣＯＭＰ＿ｒｄｙのＨレベルへの切り替わりに応答して、ビットレジスタ４２２のデジタルコードＤＣがコンパレータ２０の出力信号ＣＯＭＰｏｕｔに応じて更新される。これにより、ＤＡＣ１０が保持しているサンプリングデータが更新されたデジタルコードＤＣに応じた値に変更される。
【００６０】
［コンパレータのリセット］
時刻ｔ５において、時刻ｔ４における出力信号ＣＯＭＰ＿ｒｄｙのＨレベルへの切り替わりに遅延応答して、クロック信号ＣＯＭＰ＿ＣＬＫがＨレベルへ切り替わる。なお、時刻ｔ４と時刻ｔ５の時間差は遅延回路４７による遅延時間に相当する。これにより、コンパレータ２０のリセット端子にＨレベルが入力されてコンパレータ２０のリセットが開始される。すなわち、コンパレータ２０の正相出力信号ＣＯＭＰｏｕｔｐ及び逆相出力信号ＣＯＭＰｏｕｔｎのうち、Ｈレベルでなかった一方がＨレベルへ変化して双方ともＨレベルになる。
【００６１】
［コンパレータのリセット完了］
時刻ｔ６において、コンパレータ２０のリセットが完了する。すなわち、コンパレータ２０の正相出力信号ＣＯＭＰｏｕｔｐ及び逆相出力信号ＣＯＭＰｏｕｔｎの電圧差が十分に小さくなって所定の閾値以下になる。これにより、判定部４３の出力信号Ｓ１がＨレベルからＬレベルに切り替わり、これに応答して出力信号ＣＯＭＰ＿ｒｄｙもＬレベルに切り替わる。
【００６２】
［２回目の比較動作の開始］ 
時刻ｔ７において、時刻ｔ６における出力信号ＣＯＭＰ＿ｒｄｙのＬレベルへの切り替わりに遅延応答して、クロック信号ＣＯＭＰ＿ＣＬＫがＬレベルに切り替わる。なお、時刻ｔ６と時刻ｔ７の時間差は遅延回路４７による遅延時間に相当する。これにより、コンパレータ２０のリセット端子への入力がＬレベルへ切り替わり、コンパレータ２０は次の第２サイクルの比較動作を開始する。
【００６３】
［規定時間経過でタイマ出力］
時刻ｔ８において、時刻ｔ７におけるクロック信号ＣＯＭＰ＿ＣＬＫのＬレベルへの切り替わりから規定時間ＴＲが経過している。図３に示す例では、この時点でコンパレータ２０が出力する正相出力信号ＣＯＭＰｏｕｔｐおよび逆相出力信号ＣＯＭＰｏｕｔｎの電圧差がコンパレータ２０の判定閾値を超えていない。このため、判定部４３がタイマ回路４４へ出力している出力信号Ｓ１がＨレベルに切り替わらない。従って、タイマ回路４４の出力する出力信号Ｓ２がＨレベルに切り替わり、これに応答して出力信号ＣＯＭＰ＿ｒｄｙがＨレベルに切り替わる。
【００６４】
［Ｆｌａｇでコンパレータ出力代替確定］
また、時刻ｔ８において、タイマ回路４４は、出力信号Ｓ２をＨレベルに切り替えるとともに、図２に示すスイッチ回路ＳＷを制御して、ビットレジスタ４２２へ入力する信号ＦｌａｇをＨレベルに切り替える。これにより、コンパレータ２０が出力する正相出力信号ＣＯＭＰｏｕｔｐおよび逆相出力信号ＣＯＭＰｏｕｔｎの電圧差に関わらず、ビットレジスタ４２２へデジタル値１に相当する入力がなされる。
【００６５】
なお、本実施形態では、コンパレータ２０がメタスタビリティ状態に陥った場合には、ビットレジスタ４２２へデジタル値１に相当する入力を行う構成としてあるが、ビットレジスタ４２２へデジタル値０に相当する入力を行う構成としても構わない。
【００６６】
［シフトレジスタに記憶］
さらに、時刻ｔ８において、出力信号ＣＯＭＰ＿ｒｄｙのＨレベルへの立ち上がりに応答してシフトレジスタ４２１の第２番目のレジスタにおけるＳｔａｔｅ信号がＨレベルへ立ち上がる。また、時刻ｔ８における出力信号ＣＯＭＰ＿ｒｄｙの立ち上がりに応答して、ビットレジスタ４２２のデジタルコードＤＣが、信号Ｆｌａｇに応じて更新される。これにより、ＤＡＣ１０が保持しているサンプリングデータが、更新されたデジタルコードＤＣに応じた値に変更される。
【００６７】
［コンパレータのリセット］
時刻ｔ９において、時刻ｔ８における出力信号ＣＯＭＰ＿ｒｄｙのＨレベルへの切り替わりに遅延応答して、クロック信号ＣＯＭＰ＿ＣＬＫがＨレベルに切り替わる。なお、時刻ｔ８と時刻ｔ９に時間差は遅延回路４７による遅延時間に相当する。これにより、コンパレータ２０のリセット端子にＨレベルが入力されてコンパレータ２０のリセットが開始される（コンパレータ２０の正相出力信号ＣＯＭＰｏｕｔｐ及び逆相出力信号ＣＯＭＰｏｕｔｎが双方ともＨレベルになる）。
【００６８】
［コンパレータのリセット完了］
時刻ｔ１０において、コンパレータ２０のリセットが完了し、コンパレータ２０の正相出力信号ＣＯＭＰｏｕｔｐ及び逆相出力信号ＣＯＭＰｏｕｔｎの差分が所定の閾値以下になる。これにより、判定部４３の出力信号Ｓ１がＨレベルからＬレベルに切り替わり、さらにこれに応答して出力信号ＣＯＭＰ＿ｒｄｙもＨレベルからＬレベルに切り替わる。
【００６９】
以下同様に、内部クロック生成回路４１は、出力信号ＣＯＭＰ＿ｒｄｙがＬレベルに立ち下がった時刻ｔ１０から遅延回路４７による遅延時間が経過した時刻ｔ１１において、クロック信号ＣＯＭＰ＿ＣＬＫをＬレベルに切替える。これにより、コンパレータ２０のリセット端子への入力がＬレベルへ立ち下がり、コンパレータ２０は次の第３サイクルの比較動作を開始する。
【００７０】
［ＡＤ変換の具体例１］ 
図４〜図７は、本実施形態に係るＡＤ変換器１によるＡＤ変換動作を説明するための図である。図４〜図７には、２分探索方式による５ビットのＡＤ変換の例を示してあり、図４、図５には、アナログ入力信号Ｖｉｎの値が１０進数で８．１の場合、図６、図７には、アナログ入力信号Ｖｉｎの値が１０進数で７．９の場合をそれぞれ示してある。
【００７１】
まず、図４を参照しつつ、アナログ入力信号Ｖｉｎの値が１０進数で８．１の場合において、規定時間ＴＲ内に変換動作が完了した場合、すなわち、コンパレータ２０の比較動作がメタスタビリティ状態に陥らなかった場合について説明する。
【００７２】
第１番目のサイクルでは、逐次比較制御回路４２は、デジタルコードＤＣを“１００００”に設定する。このとき、コンパレータ２０による比較の結果、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で１６）のほうが大きいので、逐次比較制御回路４２は、最上位ビット（ＭＳＢ：Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）の値を“０”に確定し、次の第２番目のサイクルにおけるデジタルコードＤＣを“０１０００”に設定する。
【００７３】
第２番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で８）のほうが小さいので、逐次比較制御回路４２は、第２番目のビットの値を“１”に確定し、次の第３番目のサイクルにおけるデジタルコードＤＣを“０１１００”に設定する。
【００７４】
第３番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で１２）のほうが大きいので、逐次比較制御回路４２は、第３番目のビットの値を“０”に確定し、次の第４番目のサイクルにおけるデジタルコードＤＣを“０１０１０”に設定する。
【００７５】
第４番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で１０）のほうが大きいので、逐次比較制御回路４２は、第４番目のビットの値を“０”に確定し、次の第５番目のサイクルにおけるデジタルコードＤＣを“０１００１”に設定する。
【００７６】
第５番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で９）のほうが大きいので、逐次比較制御回路４２は、最下位ビット（ＬＳＢ）の値を“０”に確定し、最終的なＡＤ変換値を“０１０００”に確定する。
【００７７】
［ＡＤ変換の具体例２］ 
次に、図５を参照しつつ、アナログ入力信号Ｖｉｎの値が１０進数で８．１の場合において、規定時間ＴＲ内に変換動作が完了しなかった場合、すなわち、コンパレータ２０の比較動作がメタスタビリティ状態に陥った場合について説明する。具体的には、上記の第２番目のサイクルにおいて、コンパレータ２０の出力が規定時間ＴＲ内に確定しなかった場合である。
【００７８】
この場合、逐次比較制御回路４２には、タイマ回路４４からＨレベルの出力信号Ｆｌａｇが入力されるため、逐次比較制御回路４２は、第２番目のビットの値を“１”に確定し、次の第３番目のサイクルのデジタルコードＤＣを“０１１００”に設定する。
【００７９】
第３番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で１２）のほうが大きいので、逐次比較制御回路４２は、第３番目のビットの値を“０”に確定し、次の第４番目のサイクルにおけるデジタルコードＤＣを“０１０１０”に設定する。
【００８０】
第４番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で１０）のほうが大きいいので、逐次比較制御回路４２は、第４番目のビットの値を“０”に確定し、次の第５番目のサイクルにおけるデジタルコードＤＣを“０１００１”に設定する。
【００８１】
第５番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で９）のほうが大きいので、逐次比較制御回路４２は、最下位ビット（ＬＳＢ）の値を“０”に確定し、最終的なＡＤ変換値を“０１０００”に確定する。
【００８２】
以上説明したように、アナログ入力信号Ｖｉｎの値が１０進数で８．１の場合、コンパレータ２０がメタスタビリティ状態に陥らなかった場合とメタスタビリティ状態に陥った場合とで同一のＡＤ変換値が出力される。また、メタスタビリティ状態に陥った後に行われる比較動作において、コンパレータ２０にはＡＤ変換器１の１ＬＳＢ以上の大入力が保証される。
【００８３】
［ＡＤ変換の具体例３］ 
次に、図６を参照しつつ、アナログ入力信号Ｖｉｎの値が１０進数で７．９の場合において、規定時間ＴＲ内に変換動作が完了した場合、すなわち、コンパレータ２０の比較動作がメタスタビリティ状態に陥らなかった場合について説明する。
【００８４】
第１番目のサイクルでは、逐次比較制御回路４２は、デジタルコードＤＣを“１００００”に設定する。このとき、コンパレータ２０による比較の結果、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で１６）のほうが大きいので、逐次比較制御回路４２は、最上位ビットの値を“０”に確定し、次の第２番目のサイクルにおけるデジタルコードＤＣを“０１０００”に設定する。
【００８５】
第２番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で８）のほうが大きいので、逐次比較制御回路４２は、第２番目のビットの値を“０”に確定し、次の第３番目のサイクルにおけるデジタルコードＤＣを“００１００”に設定する。
【００８６】
第３番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で４）のほうが小さいので、逐次比較制御回路４２は、第３番目のビットの値を“１”に確定し、次の第４番目のサイクルにおけるデジタルコードＤＣを“００１１０”に設定する。
【００８７】
第４番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で６）のほうが小さいので、逐次比較制御回路４２は、第４番目のビットの値を“１”に確定し、次の第５番目のサイクルにおけるデジタルコードＤＣを“００１１１”に設定する。
【００８８】
第５番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で７）のほうが小さいので、逐次比較制御回路４２は、最下位ビットの値を“１”に確定し、最終的なＡＤ変換値を“００１１１”に確定する。
【００８９】
［ＡＤ変換の具体例４］ 
次に、図７を参照しつつ、規定時間ＴＲ内に変換動作が完了しなかった場合、すなわち、コンパレータ２０の比較動作がメタスタビリティ状態に陥った場合について説明する。具体的には、上記の第２番目のサイクルにおいて、コンパレータ２０の出力が規定時間ＴＲ内に確定しなかった場合である。
【００９０】
この場合、逐次比較制御回路４２には、タイマ回路４４からＨレベルの出力信号Ｆｌａｇが入力されるため、逐次比較制御回路４２は、第２番目のビットの値を“１”に確定し、次の第３番目のサイクルのデジタルコードＤＣを“０１１００”に設定する。
【００９１】
第３番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で１２）のほうが大きいので、逐次比較制御回路４２は、第３番目のビットの値を“０”に確定し、次の第４番目のサイクルにおけるデジタルコードＤＣを“０１０１０”に設定する。
【００９２】
第４番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で１０）のほうが大きいので、逐次比較制御回路４２は、第４番目のビットの値を“０”に確定し、次の第５番目のサイクルにおけるデジタルコードＤＣを“０１００１”に設定する。
【００９３】
第５番目のサイクルでは、入力信号（８．１）よりもデジタルコードＤＣのＤＡ変換値（１０進数で９）のほうが大きいので、逐次比較制御回路４２は、最下位ビットの値を“０”に確定し、最終的なＡＤ変換値を“０１０００”に確定する。
【００９４】
以上説明したように、アナログ入力信号Ｖｉｎの値が１０進数で７．９の場合、コンパレータ２０がメタスタビリティ状態に陥るとＡＤ変換器１の出力に誤差が生じるが、その誤差は１ＬＳＢで済む。しかも、メタスタビリティ状態に陥るようなデジタルコードとの比較動作を終了した後の比較動作においては、ＡＤ変換器１への入力として１ＬＳＢ以上が保証されるため、その後の比較動作においてコンパレータ２０がメタスタビリティ状態に陥ることを防止できる。また、コンパレータ２０へ１ＬＳＢ以下の電圧差が入力された場合でもコンパレータ２０の比較が規定時間ＴＲ内に完了するように設計してあるため、ＡＤ変換動作を所望のサンプリング周期期間で終了することができる。
【００９５】
なお、上述した例では、メタスタビリティ状態に陥った第２番目のサイクルに続けて第３番目〜第５番目のサイクルを行って下位ビットの変換を全て実行しているが、メタスタビリティ状態に陥った第２番目のサイクル以降の第３番目〜第５番目のサイクルにおけるビットの変換を行わずに下位ビットの値を確定する方法も考えられる。すなわち、規定時間ＴＲ内にコンパレータ２０の判定が完了しなかった場合には、例えば比較判定中のビットに１又は０を強制的に設定し、１を設定した場合は下位の全ビットに０を設定し、０を設定した場合は下位の全ビットに１を設定する方法も考えられる。
【００９６】
ただし、この方法では、コンパレータ２０の比較判定が完了せずに規定時間ＴＲが経過してメタスタビリティ状態と判定したと同時にコンパレータ２０の比較判定が完了した場合に誤ったデータがデジタルデータに出力される可能性がある。すなわち、強制的に１を設定すべきビットに０が設定されたり、強制的に０を設定すべきビットに１が設定されたりする可能性がある。
【００９７】
これに対し、本技術では、メタスタビリティ状態に陥った変換サイクルに続けて下位ビットの変換サイクルも実行しているため、メタスタビリティ状態と判定したと同時にコンパレータ２０の比較判定が完了した場合にも、下位ビットの変換サイクルで補正が効くため、このような誤ったデジタルデータを出力せずに済む。
【００９８】
（Ｂ）第２の実施形態：
図８は、本実施形態に係るＡＤ変換器の構成の要部を示す図である。本実施形態に係るＡＤ変換器２は、図２に示す第１の実施形態に係るＡＤ変換器１のタイマ回路４４をより具体的な構成に変更したものである。
【００９９】
図８に示すタイマ回路２４４は、コンパレータ２０の動作に近い特性で充放電動作を行うように構成された回路であり、スイッチング素子ＳＷ１、複数の容量回路Ｃ１〜Ｃ３、定電流源回路ＣＣ、ＮＡＮＤ回路ＧＮ、インバーターＩｖ１，Ｉｖ２、を備えている。タイマ回路２４４を構成する複数のトランジスタ素子は、コンパレータ２０を構成するトランジスタ素子と同一プロセスで作成されている。
【０１００】
［容量回路の構成と接続］
容量回路Ｃ１〜Ｃ３は、高電位側のノードＡと低電位側のノードＢとの間を並列接続している。高電位側のノードＡはスイッチング素子Ｔｒ０を介して定電圧源ＡＶＤに接続されており、低電位側のノードＢは定電圧源ＡＶＳに接続されている。定電圧源ＡＶＤはコンパレータ２０に供給される高電位側の電源であり、定電圧源ＡＶＳはコンパレータ２０に供給される低電位側の電源である。
【０１０１】
各容量回路Ｃ１〜Ｃ３は、それぞれ２つのＮＭＯＳトランジスタＴｒ１，Ｔｒ２を備えており、コンパレータ２０の差動対トランジスタを模した構成を有する。ＮＭＯＳトランジスタＴｒ１のゲートはノードＡに接続されており、このノードＡの電位によってオン／オフが制御される。一方、ＮＭＯＳトランジスタＴｒ１のソースとドレインは、ＮＭＯＳトランジスタＴｒ２を介して定電圧源ＡＶＳに接続されている。従って、ＮＭＯＳトランジスタＴｒ２のゲートに印加される制御電圧ＡＤＪＵＳＴによって、ＮＭＯＳトランジスタＴｒ１のソースとドレインと低電位側の定電圧源ＡＶＳとの間の導通が制御される。
【０１０２】
［容量としての機能］
すなわち、ＮＭＯＳトランジスタＴｒ１は、定電圧源ＡＶＤと定電圧源ＡＶＤとの間に設けた容量として機能し、この容量としてのＮＭＯＳトランジスタＴｒ１には、制御電圧ＡＤＪＵＳＴに応じた速度で充電されることになる。
【０１０３】
［制御電圧ＡＤＪＵＳＴ］
制御電圧ＡＤＪＵＳＴは、コンパレータ２０が判定しなければならない最小の電圧差に設定する。たとえば、制御電圧ＡＤＪＵＳＴはＡＤ変換器３の１ＬＳＢ程度に設定する。これにより、次のサイクルに進むか否かの基準となる規定時間ＴＲは、制御電圧ＡＤＪＵＳＴに応じて決定されることになる。
【０１０４】
例えば、コンパレータ２０の差動入力信号Ｖｄａｃの絶対値が制御電圧ＡＤＪＵＳＴより大きい場合には、タイマ回路２４４の出力信号Ｓ２がＨレベルに立ち上がる前に（規定時間ＴＲが経過する前に）、コンパレータ２０の出力が確定する。逆に、コンパレータ２０の差動入力信号Ｖｄａｃの絶対値が制御電圧ＡＤＪＵＳＴより小さい場合には、コンパレータ２０の出力が確定する前に、タイマ回路２４４の出力信号ｓ２がＨレベルに立ち上がる（規定時間ＴＲが経過する）。
【０１０５】
［ＮＡＮＤ回路以降の構成と接続］
ＮＡＮＤ回路ＧＮの一方の入力端子はノードＡの電位が入力され、他方の入力端子はサンプリングクロック信号ＣＬＫｓを反転させた反転サンプリングクロック信号ＸＣＬＫＳが入力されている。ＮＡＮＤ回路ＧＮの出力端子と、タイマ回路２４４の出力端子ＯＵＴの間は、シリーズに接続されたインバーターＩｖ１，Ｉｖ２で接続されている。従って、インバーターＩｖ１，Ｉｖ２の間の接続点ＪにはＮＡＮＤ回路ＧＮの出力と逆相の信号（出力信号ｘＳ２）が出力され、タイマ回路２４４の出力端子ＯＵＴにはＮＡＮＤ回路ＧＮと同相の信号（出力信号Ｓ２）が出力される。
【０１０６】
［定電流源回路の構成と接続］
定電流源回路ＣＣは、ノードＡとノードＢの間を接続している。定電流源回路ＣＣは、縦続接続された２つのＮＭＯＳトランジスタＴｒ３，Ｔｒ４で構成されている。高電位側のＮＭＯＳトランジスタＴｒ３は、そのゲートをインバーターＩｖ１，Ｉｖ２の接続点Ｊに接続されている。低電位側のＮＭＯＳトランジスタＴｒ４は、そのゲートに制御電圧ＡＤＪＵＳＴを印加されている。
【０１０７】
このため、ＮＭＯＳトランジスタＴｒ３は、接続点Ｊの電位に応じてオン／オフが制御される。ここで、コンパレータ２０が比較動作を行っている間は、サンプリングクロック信号ＣＬＫｓは常にＬレベルであるため、反転サンプリングクロック信号ＸＣＬＫｓは常にＨレベルである。このため、ＮＡＮＤ回路ＧＮは、ノードＡの電位がＨレベルのときＬレベルを出力し、ノードＡの電位がＬレベルのときＨレベルを出力する。従って、ノードＡの電位がＨレベルのとき、接続点ＪはＨレベルとなり、出力端子ＯＵＴにはＬレベルが現れる一方、ノードＡの電位がＬレベルのとき、接続点ＪはＬレベルとなり、出力端子にはＨレベルが現れる。
【０１０８】
［スイッチング素子］
スイッチング素子ＳＷ１は、クロック信号ＣＯＭＰ＿ＣＬＫによって、コンパレータ２０が比較動作を行っている間はオンに制御され、コンパレータ２０がリセット状態の間はオフに制御される。
【０１０９】
以上のように構成されたタイマ回路２４４は、クロック信号ＣＯＭＰ＿ＣＬＫがＬレベルになるとスイッチング素子ＳＷ１がターンオンして容量回路Ｃ１〜Ｃ３への充電が開始され、一定の充電時間が経過すると容量回路Ｃ１〜Ｃ３への充電によりノードＡの電位がＬレベルからＨレベルに切り替わり、ＮＡＮＤ回路ＧＮの出力がＨレベルからＬレベルに切り替わり、接続点Ｊの電位がＬレベルからＨレベルに切り替わり、出力端子ＯＵＴからの出力信号Ｓ２がＬレベルからＨレベルに切り替わる。
【０１１０】
これにより、接続点Ｊの電位をゲートに入力されているＮＭＯＳトランジスタＴｒ３がターンオンし、ＮＭＯＳトランジスタＴｒ４のゲートに入力されている制御電圧ＡＤＪＵＳＴに応じた速度で、容量回路Ｃ１〜Ｃ３の電荷が定電流源回路ＣＣを介して放電されることになる。
【０１１１】
そして、定電流源回路ＣＣからの放電によって、一定時間の経過後にノードＡの電位がＨレベルからＬレベルに切り替わると、ＮＡＮＤ回路ＧＮの出力がＨレベルからＬレベルに切り替わり、接続点Ｊの電位がＬレベルからＨレベルに切り替わり、出力端子ＯＵＴの出力信号Ｓ２がＬレベルからＨレベルに切り替わる。
【０１１２】
すなわち、容量回路Ｃ１〜Ｃ３への充電によってノードＡがＨレベルに切り替わるまでの時間が規定時間ＴＲに相当し、規定時間ＴＲの経過後、定電流源回路ＣＣからの放電によってノードＡがＬレベルに切り替わるまでの時間が、出力信号Ｓ２としてＨレベルが持続出力される時間となる。
【０１１３】
なお、各容量回路Ｃ１〜Ｃ３は、ＡＤ変換器２の外部から入力される制御信号ＡＶＳＢ，ＡＶＳＰＳＵＢによってノードＡに対して容量として接続されるか否かが選択される。これにより、ノードＡに対して接続される容量のサイズを外部から制御可能となり、タイマ回路２４４によって規定される規定時間ＴＲ、及び、出力信号Ｓ２としてＨレベルが持続出力される時間を調整することができる。
【０１１４】
（Ｃ）第３の実施形態：
図９は、本実施形態に係るＡＤ変換器の構成の要部を示す図である。本実施形態に係るＡＤ変換器３は、図２に示す第１の実施形態に係るＡＤ変換器１のタイマ回路４４をより具体的な構成に変更したものである。なお、タイマ回路以外の構成は、第１の実施形態と同様であるため、同じ符号を付して詳細な説明を省略する。
【０１１５】
図９に示すタイマ回路３４４は、コンパレータ２０と同一構成のレプリカコンパレータとしてのコンパレータ３４４ａ、及び、論理ゲート３４４ｂ（ＮＡＮＤ回路）を有している。コンパレータ２０とコンパレータ３４４ａは、同一プロセス、同一サイズのトランジスタで構成されている。
【０１１６】
コンパレータ３４４ａは、リセット端子にクロック信号ＣＯＭＰ＿ＣＬＫが入力されている。このため、コンパレータ３４４ａは、クロック信号ＣＯＭＰ＿ＣＬＫがＨレベルのときはリセット状態となり、クロック信号ＣＯＭＰ＿ＣＬＫがＬレベルに切り替わると比較動作を開始する。コンパレータ３４４ａの出力信号ＣＯＭＰｏｕｔ’（正相出力信号ＣＯＭＰｏｕｔｐ’、逆相出力信号ＣＯＭＰｏｕｔｎ’）は、論理ゲート３４４ｂに入力され、論理ゲート３４４ｂの出力信号はタイマ回路３４４の出力信号Ｓ２として、論理ゲート４５に入力される。
【０１１７】
コンパレータ３４４ａの入力電圧差Ｖｔｈは、コンパレータ２０が判定しなければならない最小の電圧差に設定する。例えば入力電圧差ＶｔｈはＡＤ変換器３の１ＬＳＢ程度に設定される。これにより、次のサイクルに進むか否かの基準となる規定時間ＴＲがコンパレータ３４４ａの入力電圧差Ｖｔｈに応じて決まる。
【０１１８】
すなわち、コンパレータ２０の差動入力信号Ｖｄａｃの絶対値がコンパレータ３４４ａの入力電圧差Ｖｔｈより大きい場合には、タイマ回路３４４の出力信号Ｓ２がＨレベルに立ち上がる前に（規定時間ＴＲが経過する前に）コンパレータ２０が出力反転して出力が確定する。逆に、コンパレータ２０の差動入力信号Ｖｄａｃの絶対値がコンパレータ３４４ａの入力電圧差Ｖｔｈより小さい場合には、コンパレータ２０の出力が確定する前に、タイマ回路３４４の出力信号Ｓ２がＨレベルに立ち上がり（規定時間ＴＲが経過する）、上述したようにタイマ回路３４４の出力信号Ｓ２がＨレベルに立ち上がる。
【０１１９】
以上説明した本実施形態に係るＡＤ変換器３によれば、タイマ回路３４４を構成するコンパレータ３４４ａをコンパレータ２０と同一構成で実現しているため、コンパレータ２０における比較時間とタイマ回路３４４が計時する規定時間ＴＲとの間に相関性を非常に高くすることができる。従って、タイマ回路３４４は、コンパレータ２０の比較時間を判定する上で最適な規定時間ＴＲを生成することができる。
【０１２０】
なお、本技術は上述した実施形態に限られず、上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【０１２１】
そして、本技術は、以下のような構成を取ることができる。
【０１２２】
（１）
比較用のデジタルコードをデジタル／アナログ変換するＤＡ変換部と、
アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較する比較部と、
前記比較部の比較結果に応じたデジタルデータを出力する出力部と、
規定時間を計時するタイマ回路と、
を備え、
前記アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較して前記アナログ信号に相当するデジタルデータを生成するにあたり、前記規定時間内に前記比較部が比較を完了した場合にはその比較結果に応じたデジタル値を前記デジタルデータに設定し、前記規定時間内に前記比較部が比較を完了しなかった場合にはその比較を終了して所定のデジタル値を前記デジタルデータに設定する、アナログ／デジタル変換回路。
【０１２３】
（２）
前記アナログ信号に相当するデジタルデータは、前記アナログ信号と比較用の複数のデジタルコードをデジタル／アナログ変換した値とを順次に比較して生成され、
前記規定時間内に前記比較部が比較を完了した場合にはその比較結果に応じたデジタル値を前記デジタルデータの対象ビットに設定して次ビットの変換動作に進み、
前記規定時間内に前記比較部が比較判定を完了しなかった場合には所定のデジタル値を前記デジタルデータの対象ビットに設定して次ビットの変換動作に進む、前記（１）に記載のアナログ／デジタル変換回路。
【０１２４】
（３）
前記比較部は、トランジスタ素子の組み合わせで構成されたコンパレータであり、
前記タイマ回路は、トランジスタ素子の組み合わせにより構成された容量回路を有し、定電圧源から当該容量回路への充電時間により前記規定時間を計時しており、
前記比較部を構成するトランジスタ素子と前記タイマ回路を構成する前記トランジスタ素子は、同一プロセスで同一サイズに形成されている、前記（１）又は前記（２）に記載のアナログ／デジタル変換回路。
【０１２５】
（４）
前記比較部は、コンパレータであり、
前記タイマ回路は、前記コンパレータと同一構成のレプリカコンパレータを有し、当該レプリカコンパレータに定電圧を入力してから出力反転するまでの時間により前記規定時間を計時する、前記（１）又は前記（２）に記載のアナログ／デジタル変換回路。
【０１２６】
（５）
比較用のデジタルコードをデジタル／アナログ変換するＤＡ変換部と、
アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較する比較部と、
前記比較部の比較結果に応じたデジタルデータを出力する出力部と、
規定時間を計時するタイマ回路と、
を備え、
前記アナログ信号とデジタル／アナログ変換された前記デジタルコードとを比較して前記アナログ信号に相当するデジタルデータを生成するにあたり、前記規定時間内に前記比較部が比較を完了した場合にはその比較結果に応じたデジタル値を前記デジタルデータに設定し、前記規定時間内に前記比較部が比較を完了しなかった場合にはその比較を終了して所定のデジタル値を前記デジタルデータに設定する、電子機器。
【符号の説明】
【０１２７】
１…ＡＤ変換器、２…ＡＤ変換器、３…ＡＤ変換器、２０…コンパレータ、２１…リセット端子、４０…ＤＡＣ制御回路、４１…内部クロック生成回路、４２…逐次比較制御回路、４２１…シフトレジスタ、４２２…ビットレジスタ、４２３…ラッチ回路、４３…判定部、４４…タイマ回路、４５…論理ゲート、４６…論理ゲート、４７…遅延回路、２４４…タイマ回路、３４４…タイマ回路、３４４ａ…コンパレータ、３４４ｂ…論理ゲート、Ａ…ノード、ＡＶＤ…定電圧源、ＡＶＳ…定電圧源、ＡＤＪＵＳＴ…制御電圧、Ｂ…ノード、Ｃ１〜Ｃ３…容量回路、ＣＣ…定電流源回路、ＣＬＫｓ…サンプリングクロック、ＤＣ…デジタルコード、ＤＯＵＴ…ＡＤ変換出力、ＧＮ…ＮＡＮＤ回路、Ｉｖ１…インバーター、Ｉｖ２…インバーター、Ｊ…接続点、ＯＵＴ…出力端子、ＳＷ…スイッチ回路、ＳＷ１…スイッチング素子、ＳＲｏｕｔ…シフトアウト出力、Ｔｒ０…スイッチング素子、Ｔｒ１…ＮＭＯＳトランジスタ、Ｔｒ２…ＮＭＯＳトランジスタ、Ｔｒ３…ＮＭＯＳトランジスタ、Ｔｒ４…ＮＭＯＳトランジスタ、Ｖｉｎ…アナログ入力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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