(57)【要約】【課題】高耐圧化が図られ、電気特性の初期値からの変動を抑制することが可能な半導体装置を提供する。【解決手段】半導体装置１はＰ型の半導体基板１１上に形成されたＮ型の第１半導体領域１２と、第１半導体領域１２内に形成されたＰ型のボディ領域１３及びフィールド絶縁膜１６及びＮ型のドレイン領域１７及びＰ型の第２半導体領域１８と、ボディ領域１３内に形成されたＮ型のソース領域１４及びＰ型のボディコンタクト領域１５と、Ｐ型の第３半導体領域２３と、ボディ領域１３上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に配置されたゲート電極２０と、ソース電極２１と、ドレイン電極２２と、を備える。第３半導体領域２３はボディ領域１３と第２半導体領域１８との間の領域の局部的な箇所に配置され、それらを電気的に接続する。【選択図】図２
2016092327.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１導電型の第１半導体領域と、
第１半導体領域内の表層に形成された第１導電型に対して逆導電型をなす第２導電型のボディ領域と、
前記ボディ領域内の表層に形成された第１半導体領域よりも高濃度の第１導電型のソース領域及び前記ボディ領域よりも高濃度の第２導電型のボディコンタクト領域と、
第１半導体領域内の表層に形成されて前記ボディ領域に対して離隔した位置に配置されたフィールド絶縁膜と、
第１半導体領域内の表層に形成されて前記フィールド絶縁膜を挟んで前記ボディ領域が配置された位置とは反対側の位置に配置された第１半導体領域よりも高濃度の第１導電型のドレイン領域と、
第１半導体領域内の表層に形成されて前記フィールド絶縁膜の下方に配置された第２導電型の第２半導体領域と、
第２半導体領域と前記ボディ領域とに挟まれた領域に形成された第２導電型の第３半導体領域と、
前記ボディ領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されて前記ソース領域と前記ドレイン領域との間の領域に配置されたゲート電極と、
前記ソース領域上及び前記ボディコンタクト領域上に形成されたソース電極と、
前記ドレイン領域上に形成されたドレイン電極と、を備え、
第３半導体領域は、前記ボディ領域と第２半導体領域との間の領域の局部的な箇所に配置され、且つ前記ボディ領域と第２半導体領域とを電気的に接続することを特徴とする半導体装置。
【請求項２】
第３半導体領域が第２半導体領域からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第３半導体領域が前記ボディ領域からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第３半導体領域が複数箇所に形成されるとともに、それらが平面的に均一な間隔を設けて配置されることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
一般的に、ＬＤＭＯＳトランジスタ（Lateral Double-diffused Metal Oxide Semiconductor Field Effect Transistor）の性能はそのオフ時の耐圧とオン抵抗とで示される。しかしながら、通常これらはトレードオフの関係にあり、高いオフ耐圧と低いオン抵抗とを両立させることが困難であった。このため、高いオフ耐圧と低いオン抵抗との両立をいかにして実現するかという研究開発が長年にわたって行われている。
【０００３】
５００Ｖ以上の耐圧を有する高耐圧ＬＤＭＯＳトランジスタは高いドレイン−ソース間耐圧が必要である。このため、ドレイン領域とソース領域との間に一定間隔（例えば数十μｍ）のドリフト領域が設けられるとともに、それら領域において電界が比較的高くなることを抑制するための電界緩和方法が検討されている。電界緩和方法のひとつであるソース側の電界緩和方法に関して、その一例としての従来の半導体装置が特許文献１に開示されている。
【０００４】
特許文献１に記載された半導体装置はドレイン領域のＮ-型不純物濃度層とソース領域のＮ+型高不純物濃度層との間のシリコン活性層の表面の所定領域にＰ-型高不純物濃度層を備える（特許文献１の第６−７頁、第１図参照）。このＰ-型高不純物濃度層は電気的にフローティング状態で形成されている。したがって、ドレインとソースとの間に高い電圧が印加されてもシリコン活性層の表面の電界が緩和され、半導体装置の高耐圧化が図られている。ここで、フローティング状態とは、電位が固定されていない半導体領域及び電極等に接触していない状態を意味する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５５６０１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の半導体装置は電気特性の変動という観点から不十分な点があることが明らかになった。ここで、電気特性の変動とは、半導体装置のオン、オフを繰り返すことにより、半導体装置の閾値電圧やオン抵抗等といった電気特性が初期値から変動することを意味する。
【０００７】
この電気特性の変動について、図１２及び図１３を用いて説明する。図１２及び図１３は従来の半導体装置の閾値電圧の特性変動及びオン抵抗の特性変動を示すグラフである。
【０００８】
図１２及び図１３に示すように、半導体装置のオン、オフを繰り返し行った場合、閾値電圧及びオン抵抗が各々初期値から変動していることが分かる。従来の半導体装置はオン状態の間、電気的にフローティング状態で形成されているＰ-型高不純物濃度層中に電荷が一時的に保持されてしまう。その電荷が存在する間に再度ドレイン−ソース間に電圧を印加した場合に、ドレイン−ソース間の電界分布が初期測定時から変化してしまうことが、電気特性が初期値から変動する原因であった。
【０００９】
本発明は上記の点に鑑みなされたものであり、高耐圧化が図られ、電気特性の初期値からの変動を抑制することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型の第１半導体領域と、第１半導体領域内の表層に形成された第１導電型に対して逆導電型をなす第２導電型のボディ領域と、前記ボディ領域内の表層に形成された第１半導体領域よりも高濃度の第１導電型のソース領域及び前記ボディ領域よりも高濃度の第２導電型のボディコンタクト領域と、第１半導体領域内の表層に形成されて前記ボディ領域に対して離隔した位置に配置されたフィールド絶縁膜と、第１半導体領域内の表層に形成されて前記フィールド絶縁膜を挟んで前記ボディ領域が配置された位置とは反対側の位置に配置された第１半導体領域よりも高濃度の第１導電型のドレイン領域と、第１半導体領域内の表層に形成されて前記フィールド絶縁膜の下方に配置された第２導電型の第２半導体領域と、第２半導体領域と前記ボディ領域とに挟まれた領域に形成された第２導電型の第３半導体領域と、前記ボディ領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されて前記ソース領域と前記ドレイン領域との間の領域に配置されたゲート電極と、前記ソース領域上及び前記ボディコンタクト領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、を備え、第３半導体領域は、前記ボディ領域と第２半導体領域との間の領域の局部的な箇所に配置され、且つ前記ボディ領域と第２半導体領域とを電気的に接続することを特徴とする。
【００１１】
また、上記構成の半導体装置において、第３半導体領域が第２半導体領域からなることを特徴とする。
【００１２】
また、上記構成の半導体装置において、第３半導体領域が前記ボディ領域からなることを特徴とする。
【００１３】
また、上記構成の半導体装置において、第３半導体領域が複数箇所に形成されるとともに、それらが平面的に均一な間隔を設けて配置されることを特徴とする。
【発明の効果】
【００１４】
本発明の構成によれば、高耐圧化が図られ、電気特性の初期値からの変動を抑制することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態の半導体装置の断面図である。
【図２】本発明の第１実施形態の半導体装置の図１とは異なる箇所の断面図である。
【図３】本発明の第１実施形態の半導体装置の平面図である。
【図４】本発明の第２実施形態の半導体装置の断面図である。
【図５】本発明の第２実施形態の半導体装置の平面図である。
【図６】本発明の第３実施形態の半導体装置の断面図である。
【図７】本発明の第３実施形態の半導体装置の平面図である。
【図８】本発明の第４実施形態の半導体装置の平面図である。
【図９】本発明の第５実施形態の半導体装置の平面図である。
【図１０】本発明の第６実施形態の半導体装置の平面図である。
【図１１】本発明の第７実施形態の半導体装置の平面図である。
【図１２】従来の半導体装置の閾値電圧の特性変動を示すグラフである。
【図１３】従来の半導体装置のオン抵抗の特性変動を示すグラフである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態を図１〜図１１に基づき説明する。なお、以下の説明で用いる図面は適宜上要部を強調して描画しており、各構成要素の図面の寸法の縮尺と実物の寸法の縮尺とが必ずしも一致するわけではない。また、各実施形態において共通する或いは類似する構成要素には同じ符号を付して重複する説明を省略するものとする。
【００１７】
＜第１実施形態＞
最初に、本発明の第１実施形態の半導体装置について、図１〜図３を用いてその構造を説明する。図１及び図２は半導体装置の各々異なる箇所の断面図であり、図３は半導体装置の平面図である。図１及び図２に示すＣ−Ｃ線における紙面奥行き方向の断面が図３に相当する。図３に示すＡ−Ａ線における紙面奥行き方向の断面が図１に相当し、図３に示すＢ−Ｂ線における紙面奥行き方向の断面が図２に相当する。
【００１８】
半導体装置１は、図１及び図２に示す断面構成を有する高耐圧ＮチャネルＬＤＭＯＳトランジスタであり、図３に示すように平面視において円形をなす。これにより以下の説明において「径方向」とは、図３に示した半導体装置１の中心から外側に隔たる方向であって、図１及び図２における左右横方向を意味する。
【００１９】
半導体装置１はＰ型（第２導電型）の半導体基板１１の上にＮ型（第１導電型）のドリフト領域である第１半導体領域１２が形成される。
【００２０】
第１半導体領域１２内の表層且つ周縁部には、図１及び図３に示すようにＰ型のボディ領域１３が平面視環状に形成される。ボディ領域１３内の表層には第１半導体領域１２よりも高濃度のＮ型のソース領域１４と、ボディ領域１３よりも高濃度のＰ型のボディコンタクト領域１５と、が各々平面視環状に形成される。図３に示す平面視断面において、最外周部にボディコンタクト領域１５が位置し、その径方向内側に向かって順にソース領域１４、ボディ領域１３が続いて位置する。
【００２１】
また、第１半導体領域１２内の表層において、ボディ領域１３に対して径方向内側に離隔した位置にはフィールド絶縁膜１６が平面視環状に形成される。フィールド絶縁膜１６を挟んでボディ領域１３が配置された位置とは反対側の位置であって、フィールド絶縁膜１６の径方向内側には第１半導体領域１２よりも高濃度のＮ型のドレイン領域１７が形成される。ドレイン領域１７は、図３に示すように平面視円形をなす半導体装置１の径方向中心部に形成される。フィールド絶縁膜の１６の下方には電界緩和のためのＰ型の半導体領域である第２半導体領域１８が形成される。
【００２２】
また、第１半導体領域１２内の表層において、ボディ領域１３上にはゲート絶縁膜１９が形成される。ゲート絶縁膜１９は第２半導体領域１８の径方向外縁部と、その径方向外側に存在する第１半導体領域１２とを跨いでフィールド絶縁膜１６の径方向外縁部からボディ領域１３の径方向内縁部へとかけ渡すように形成される。フィールド絶縁膜１６の径方向外縁部からゲート絶縁膜１９の径方向外縁部にかけての上面にはゲート電極２０が形成される。ゲート電極２０はソース領域１４とドレイン領域１７との間の領域に配置される。ソース領域１４、ゲート電極２０及びフィールド絶縁膜１６の上には酸化膜２４が形成される。
【００２３】
ドレイン領域１７の上にはドレイン電極２２が形成される。ソース領域１４及びボディコンタクト領域１５の上にはソース電極２１が形成される。これにより、ボディ領域１３とソース領域１４とは同電位に接続される。
【００２４】
図２に示すように図１とは異なる断面において、半導体装置１はＰ型の半導体領域である第３半導体領域２３を備える。第３半導体領域２３はゲート絶縁膜１９の下方において、径方向に関してボディ領域１３と第２半導体領域１８とに挟まれた領域に形成される。これにより、ボディ領域１３と第２半導体領域１８と第３半導体領域２３とが電気的に接続される。
【００２５】
図３に示すように、半導体装置１は径方向におけるボディ領域１３と第２半導体領域１８の間に、第３半導体領域２３が存在しない領域（Ａ−Ａ断面、図１参照）と第３半導体領域２３が挟まれるように存在する領域（Ｂ−Ｂ断面、図２参照）との双方を周方向に関して備える。すなわち、第３半導体領域２３は平面視環状に形成されるわけではなく、半導体装置１の周方向に関して局部的な箇所に配置される。例えば、半導体装置１は、第３半導体領域２３を図３に示す４箇所に備える。４箇所の第３半導体領域２３は互いに平面的に均一な間隔である９０°の角度間隔を設けて配置される。
【００２６】
なお、第２半導体領域１８とボディ領域１３とに挟まれる領域における、第３半導体領域２３と第１半導体領域１２との量的な比率については第３半導体領域２３よりも第１半導体領域１２のほうが多く存在することが好ましい。
【００２７】
ここで、ドレイン領域１７に電圧が印加されることでドレイン−ソース間に電流が流れるが、半導体装置１のチャネル領域はボディ領域１３の表層部分にできる。これにより、第２半導体領域１８とボディ領域１３とに挟まれた第１半導体領域１２の表層付近がキャリアの通り道になる。
【００２８】
第２半導体領域１８とボディ領域１３とに挟まれる領域において、第１半導体領域１２に対する第３半導体領域２３の比率が大きくなるに従って、キャリアの通り道が狭くなっていく。このため、オン抵抗が増大してしまうことが懸念される。したがって、電気特性の初期値からの変動を抑制することと、オン抵抗の増大をできる限り抑制することとの両立を考慮すると、第２半導体領域１８とボディ領域１３とに挟まれる領域において第３半導体領域２３よりも第１半導体領域１２のほうが多く存在することが好ましい。
【００２９】
＜第２実施形態＞
次に、本発明の第２実施形態の半導体装置について、図４及び図５を用いて説明する。図４及び図５は半導体装置の断面図及び平面図である。図４に示すＥ−Ｅ線における紙面奥行き方向の断面が図５に相当する。図５に示すＤ−Ｄ線における紙面奥行き方向の断面が図４に相当する。
【００３０】
第２実施形態の半導体装置１は、図４及び図５に示す第２半導体領域３８及び第３半導体領域４３を備える。第３半導体領域４３は第２半導体領域３８からなる。すなわち、第２半導体領域３８は、図５に示すように半導体装置１の周方向における４箇所がボディ領域１３に隣接するまで径方向外側に向かって延びて第３半導体領域４３として機能する。
【００３１】
これにより、ボディ領域１３と第２半導体領域３８とが電気的に接続される。
【００３２】
＜第３実施形態＞
次に、本発明の第３実施形態の半導体装置について、図６及び図７を用いて説明する。図６及び図７は半導体装置の断面図及び平面図である。図６に示すＧ−Ｇ線における紙面奥行き方向の断面が図７に相当する。図７に示すＦ−Ｆ線における紙面奥行き方向の断面が図６に相当する。
【００３３】
第３実施形態の半導体装置１は、図６及び図７に示すボディ領域５３及び第３半導体領域６３を備える。第３半導体領域６３はボディ領域５３からなる。すなわち、ボディ領域５３は、図７に示すように半導体装置１の周方向における４箇所が第２半導体領域１８に隣接するまで径方向内側に向かって延びて第３半導体領域６３として機能する。
【００３４】
これにより、ボディ領域５３と第２半導体領域１８とが電気的に接続される。
【００３５】
＜第４実施形態＞
次に、本発明の第４実施形態の半導体装置について、図８を用いて説明する。図８は半導体装置の平面図である。図８に示すＡ−Ａ線における紙面奥行き方向の断面が図１に相当し、図８に示すＢ−Ｂ線における紙面奥行き方向の断面が図２に相当する。
【００３６】
第４実施形態の半導体装置１は、図８に示すように半導体装置１の周方向における２箇所に第３半導体領域２３を備える。２箇所の第３半導体領域２３は互いに平面的に均一な間隔である１８０°の角度間隔を設けて配置される。
【００３７】
第４実施形態の半導体装置１も第１実施形態の半導体装置１と同様に、ドレイン領域１７とソース領域１４との間で高電位差が生じた際に、電荷を第３半導体領域２３、ボディ領域１３及びボディコンタクト領域１５を介してソース電極２１へ逃がすことができる。したがって、電荷が第２半導体領域１８に保持されず、半導体装置１の電気特性の初期値からの変動を抑制することが可能になる。
【００３８】
ここで、第１〜第３実施形態と同様に、第３半導体領域２３の配置箇所は多いほうが好ましい。しかしながら、前述のように、第２半導体領域１８とボディ領域１３とに挟まれる領域における、第３半導体領域２３と第１半導体領域１２との量的な比率については第３半導体領域２３よりも第１半導体領域１２のほうが多く存在することが好ましく、第３半導体領域２３の個々の大きさを設計するにあたって注意が必要である。一般的なフォトリソグラフィ等の技術により開口した領域へ不純物注入を行うことで第３半導体領域２３を形成する場合、フォトリソグラフィの加工精度を考慮して、安定して開口できる程度の大きさにすることが求められる。
【００３９】
また、第３半導体領域２３を複数箇所に形成する場合、それらを平面的に均一に配置する、すなわち平面的に同じ間隔を設けて離れた位置に配置することが好ましい。
【００４０】
なお、第４実施形態は第２及び第３実施形態と組み合わせることができる。
【００４１】
＜第５実施形態＞
次に、本発明の第５実施形態の半導体装置について、図９を用いて説明する。図９は半導体装置の平面図である。図９に示すＡ−Ａ線における紙面奥行き方向の断面が図１に相当し、図９に示すＢ−Ｂ線における紙面奥行き方向の断面が図２に相当する。
【００４２】
第５実施形態の半導体装置１は、図９に示すように半導体装置１の周方向における８箇所に第３半導体領域２３を備える。８箇所の第３半導体領域２３は互いに平面的に均一な間隔である４５°の角度間隔を設けて配置される。
【００４３】
第５実施形態の半導体装置１も第１実施形態の半導体装置１と同様に、ドレイン領域１７とソース領域１４との間で高電位差が生じた際に、電荷を第３半導体領域２３、ボディ領域１３及びボディコンタクト領域１５を介してソース電極２１へ逃がすことができる。したがって、電荷が第２半導体領域１８に保持されず、半導体装置１の電気特性の初期値からの変動を抑制することが可能になる。
【００４４】
なお、第５実施形態は第２及び第３実施形態と組み合わせることができる。
【００４５】
＜第６実施形態＞
次に、本発明の第６実施形態の半導体装置について、図１０を用いて説明する。図１０は半導体装置の平面図である。図１０に示すＡ−Ａ線における紙面奥行き方向の断面が図１に相当し、図１０に示すＢ−Ｂ線における紙面奥行き方向の断面が図２に相当する。
【００４６】
第６実施形態の半導体装置１は、図１０に示すように平面視断面において全体が略矩形状をなす。矩形の角部に対応する領域Ｘは平面視においてボディコンタクト領域１５、ソース領域１４、ボディ領域１３、第１半導体領域１２及び第２半導体領域１８が円弧状に延びる。矩形の角部と角部との間に対応する領域Ｙは平面視においてボディコンタクト領域１５、ソース領域１４、ボディ領域１３、第１半導体領域１２及び第２半導体領域１８が直線状に延びる。ドレイン領域１７は、図１０に示す平面視において略矩形状をなす。第３半導体領域２３は領域Ｙに形成したが、領域Ｘに形成しても良い。
【００４７】
このような構成の第６実施形態においても、第１〜第５実施形態と同様に、半導体装置１の高耐圧化を図ることができ、半導体装置１の電気特性の初期値からの変動を抑制することが可能である。
【００４８】
なお、第６実施形態は第２及び第３実施形態と組み合わせることができる。
【００４９】
＜第７実施形態＞
次に、本発明の第７実施形態の半導体装置について、図１１を用いて説明する。図１１は半導体装置の平面図である。図１１に示すＡ−Ａ線における紙面奥行き方向の断面が図１に相当し、図１１に示すＢ−Ｂ線における紙面奥行き方向の断面が図２に相当する。
【００５０】
第７実施形態の半導体装置１は、図１１に示すように平面視断面において全体、すなわち最外周部に位置するボディコンタクト領域１５が矩形状をなす。そして、ソース領域１４、ボディ領域１３、第１半導体領域１２、第２半導体領域１８及びドレイン領域１７の図１及び図２に示す断面構成になる部分が平面視において略Ｃ字形状をなす。半導体装置１は平面視においてソース領域１４、ボディ領域１３、第１半導体領域１２、第２半導体領域１８及びドレイン領域１７が円弧状に延びる領域Ｘと、平面視においてそれらが直線状に延びる領域Ｙとを有する。第３半導体領域２３は領域Ｘ及び領域Ｙ各々の複数箇所に形成される。
【００５１】
このような構成の第７実施形態においても、第１〜第５実施形態と同様に、半導体装置１の高耐圧化を図ることができ、半導体装置１の電気特性の初期値からの変動を抑制することが可能である。
【００５２】
第７実施形態の半導体装置１は特に大きなチャネル幅を持つ高耐圧ＬＤＭＯＳトランジスタが必要な場合に有効的な構成である。例えば、図１１における領域Ｙの横幅を比較的長くしたり、図１１に示す平面視におけるＣ字形状をＳ字形状にしたりすることで、チャネル幅を大きくすることが可能である。
【００５３】
第１〜第６実施形態の半導体装置１においてチャネル幅を大きくするためには、半導体装置１の中心に存在するドレイン領域１７を大きくすることが有効的である。しかしながら、この方法ではドレイン領域１７がある一定以上の大きさになると、ドレイン領域１７が不必要に大きくなり、半導体装置１全体の面積も大きくなってしまう。
【００５４】
これに対して、第７実施形態の半導体装置１はドレイン領域１７の幅（図１１に示す平面視においてドレイン領域１７が延びる方向に対して交差する方向の長さ）を変えることなく、チャネル幅を大きくすることができる。したがって、第１〜第６実施形態と比較して、第７実施形態は同じ面積の半導体装置１においてのチャネル幅を大きく設定することが可能である。
【００５５】
なお、第７実施形態の半導体装置１は図１１に示す平面視において領域Ｘ及び領域Ｙからなる形態を有し、且つ図１（Ａ−Ａ断面）及び図２（Ｂ−Ｂ断面）に示す断面を有する構成であれば、上記形状に代わる他の形状をなしていても良く、同様の効果が期待できる。また、第７実施形態は第２及び第３実施形態と組み合わせることができる。
【００５６】
上記実施形態のように、半導体装置１は半導体基板１１と、半導体基板１１上に形成されたＮ型（第１導電型）の第１半導体領域１２と、第１半導体領域１２内の表層に形成されたＮ型（第１導電型）に対して逆導電型をなすＰ型（第２導電型）のボディ領域１３と、ボディ領域１３内の表層に形成された第１半導体領域１２よりも高濃度のＮ型のソース領域１４及びボディ領域１３よりも高濃度のＰ型のボディコンタクト領域１５と、第１半導体領域１２内の表層に形成されてボディ領域１３に対して離隔した位置に配置されたフィールド絶縁膜１６と、第１半導体領域１２内の表層に形成されてフィールド絶縁膜１６を挟んでボディ領域１３が配置された位置とは反対側の位置に配置された第１半導体領域１２よりも高濃度のＮ型のドレイン領域１７と、第１半導体領域１２内の表層に形成されてフィールド絶縁膜１６の下方に配置されたＰ型の第２半導体領域１８と、第２半導体領域１８とボディ領域１３とに挟まれた領域に形成されたＰ型の第３半導体領域２３と、ボディ領域１３上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されてソース領域１４とドレイン領域１７との間の領域に配置されたゲート電極２０と、ソース領域１４上及びボディコンタクト領域１５上に形成されたソース電極２１と、ドレイン領域１７上に形成されたドレイン電極２２と、を備える。第３半導体領域２３はボディ領域１３と第２半導体領域１８との間の領域の局部的な箇所に配置され、且つボディ領域１３と第２半導体領域１８とを電気的に接続している。
【００５７】
この構成によれば、ドレイン領域１７とソース領域１４の間で高電位差が生じた場合に、第２半導体領域１８によって第１半導体領域１２の表層の電界を緩和することができる。したがって、半導体装置１の高耐圧化を図ることができる。
【００５８】
さらに、第３半導体領域２３によって第２半導体領域１８とボディ領域１３とを電気的に接続することで、ドレイン領域１７とソース領域１４との間で高電位差が生じた際に、電荷を第３半導体領域２３、ボディ領域１３及びボディコンタクト領域１５を介してソース電極２１へ逃がすことができる。したがって、電荷が第２半導体領域１８に保持されず、半導体装置１の電気特性の初期値からの変動を抑制することが可能になる。
【００５９】
また、第２実施形態の半導体装置１は第３半導体領域４３が第２半導体領域３８からなる。
【００６０】
この構成によれば、ドレイン領域１７とソース領域１４との間で高電位差が生じた際に、電荷を第２半導体領域３８、ボディ領域１３及びボディコンタクト領域１５を介してソース電極２１へ逃がすことができる。したがって、電荷が第２半導体領域１８に保持されず、半導体装置１の電気特性の初期値からの変動を抑制することが可能になる。そして、ボディ領域１３及び第２半導体領域３８に対して別個の第３半導体領域を設ける必要がないので、半導体装置１の製造工数の増加を抑制することが可能である。
【００６１】
また、第３実施形態の半導体装置１は第３半導体領域６３がボディ領域５３からなる。
【００６２】
この構成によれば、ドレイン領域１７とソース領域１４との間で高電位差が生じた際に、電荷を第２半導体領域１８、ボディ領域５３及びボディコンタクト領域１５を介してソース電極２１へ逃がすことができる。したがって、電荷が第２半導体領域１８に保持されず、半導体装置１の電気特性の初期値からの変動を抑制することが可能になる。そして、ボディ領域５３及び第２半導体領域１８に対して別個の第３半導体領域を設ける必要がないので、半導体装置１の製造工数の増加を抑制することが可能である。
【００６３】
また、半導体装置１において、第３半導体領域２３が複数箇所に形成されるとともに、それらが平面的に均一な間隔を設けて配置される。
【００６４】
この構成によれば、ドレイン領域１７とソース領域１４との間で高電位差が生じた際の電荷を第２半導体領域１８からソース電極２１へと逃がすことができる領域が増加する。さらに、その電荷を第２半導体領域１８からソース電極２１へと逃がすことができる領域が平面的に均一に存在することになる。したがって、電荷を逃がすことができる領域の偏在を防止することができ、半導体装置１の電気特性の初期値からの変動を効果的に抑制することが可能になる。
【００６５】
このようにして、本発明の上記実施形態の構成によれば、高耐圧化が図られ、電気特性の初期値からの変動を抑制することが可能な半導体装置１を提供することができる。
【００６６】
以上、本発明の実施形態につき説明したが、本発明の範囲はこれに限定されるものではなく、発明の主旨を逸脱しない範囲で種々の変更を加えて実施することができる。
【００６７】
例えば、上記実施形態では第１導電型をＮ型とし、第２導電型をＰ型としたが、この構成に限定されるわけではない。Ｐ型のドリフト領域である第１半導体領域内に、Ｎ型のボディ領域、第１半導体領域よりも高濃度のＰ型のソース領域及びドレイン領域、ボディ領域よりも高濃度のＮ型のボディコンタクト領域を各々形成して、ＰチャネルＬＤＭＯＳトランジスタを構成することができる。
【００６８】
また、上記実施形態ではＰ型の半導体基板１１にＮ型のドリフト領域である第１半導体領域１２を形成しているが、任意の半導体基板上に形成されたＰ型の深いウェル内にＮ型のドリフト領域を形成しても良い。
【００６９】
また、上記実施形態において平面視円弧状に形成した部分は真円形状或いは楕円形状のいずれであっても構わない。
【産業上の利用可能性】
【００７０】
本発明は半導体装置、例えばＬＤＭＯＳトランジスタにおいて利用可能である。
【符号の説明】
【００７１】
１    半導体装置
１１    半導体基板
１２    第１半導体領域
１３、５３    ボディ領域
１４    ソース領域
１５    ボディコンタクト領域
１６    フィールド絶縁膜
１７    ドレイン領域
１８、３８    第２半導体領域
１９    ゲート絶縁膜
２０    ゲート電極
２１    ソース電極
２２    ドレイン電極
２３、４３、６３    第３半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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