(57)【要約】【課題】放熱性を向上すると共にコストダウンを可能とする。【解決手段】基板の一方の面及び他方の面のうち他方の面が実装基板側を向くように設けられるパワー電界効果トランジスタであって、ゲート電極及びドレイン電極が基板の一方の面に設けられ、ソース電極が基板の他方の面に設けられ、ゲート電極と前記ソース電極の間は、絶縁された貫通穴に導電性シリコンが充填されたシリコン貫通穴が設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の一方の面及び他方の面のうち前記他方の面が実装基板側を向くように設けられるパワー電界効果トランジスタであって、
ゲート電極及びドレイン電極が前記基板の一方の面に設けられ、ソース電極が前記基板の他方の面に設けられ、前記ゲート電極と前記ソース電極の間は、絶縁された貫通穴に導電性シリコンが充填されたシリコン貫通穴が設けられることを特徴とするパワー電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、一般的に、パワー電界効果トランジスタでは、基板における一方の面（表面）、つまり実装基板と反対側の面にゲート電極及びソース電極が設けられ、他方の面（裏面）、つまり実装基板側の面にドレイン電極が設けられている。例えば、下記特許文献１には、上述した電界効果トランジスタ、つまり、基板における一方の面にゲート電極及びソース電極が設けられ、他方の面にドレイン電極が設けられるパワー電界効果トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１６８３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来技術では、基板に実装する側がドレイン電極のため、グランド電位の放熱器に接触させる際、必ず絶縁板が必要となり、放熱性に問題があった。また、絶縁板は高価なセラミック絶縁材のため、コストがかかってしまうといった問題もあった。
【０００５】
本発明は、上述した事情に鑑みてなされたものであり、放熱性を向上すると共にコストダウンを可能とする、ことを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明では、解決手段として、基板の一方の面及び他方の面のうち前記他方の面が実装基板側を向くように設けられるパワー電界効果トランジスタであって、ゲート電極及びドレイン電極が前記基板の一方の面に設けられ、ソース電極が前記基板の他方の面に設けられ、前記ゲート電極と前記ソース電極の間は、絶縁された貫通穴に導電性シリコンが充填されたシリコン貫通穴が設けられる、という手段を採用する。
【発明の効果】
【０００７】
本発明によれば、基板の一方の面及び他方の面のうち前記他方の面が実装基板側を向くように設けられるパワー電界効果トランジスタであって、ゲート電極及びドレイン電極が前記基板の一方の面に設けられ、ソース電極が前記基板の他方の面に設けられることによって、放熱性が良いグランドの銅バスバー等にソース電極を直接マウント可能であるため、放熱性を向上することができる。また、本発明によれば、高価なセラミック絶縁板が不要となるため、コストダウンが可能である。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に係るパワー電界効果トランジスタの断面図である。
【図２】本発明の一実施形態に係るパワー電界効果トランジスタの製造工程を示す図である。
【図３】本発明の一実施形態に係るパワー電界効果トランジスタの製造工程を示す図である。
【図４】本発明の一実施形態に係るパワー電界効果トランジスタの製造工程を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施形態について説明する。以下のトランジスタ構造及び工程は、本発明の説明のために考案されたものであり、簡略化されている。
本実施形態に係るパワー電界効果トランジスタＡは、大電力を扱うように設計され、従来のパワーデバイスよりもスイッチング速度が速く、低電圧領域でのオン抵抗が低いため、低電圧領域（例えば２００Ｖ以下の領域）でＡＣ/ＤＣコンバータ及びＤＣ/ＤＣコンバータ等に用いられる。また、パワー電界効果トランジスタＡは、縦型の電界効果トランジスタ、つまり縦方向に電流経路を有する電界効果トランジスタである。
【００１０】
このパワー電界効果トランジスタＡは、図１に示すように、ゲート電極Ｇｄ、ドレイン電極Ｄｄ、ソース電極Ｓｄ、ポリシリコンゲートＰｇ、ゲート絶縁膜Ｇｍ、層間絶縁膜Ｓｍ、ｎ+オーミックＤａ、ｎ+ 型ソース領域Ｓａ、絶縁層Ｚ、ｐウェルＰｗ及びシリコン基板Ｂｓを備える。
【００１１】
ゲート電極Ｇｄは、二酸化ケイ素等によって形成される層間絶縁膜Ｓｍを介してシリコン基板Ｂｓの一方の面ｂ１（以下、表面ｂ１）側に形成される金属電極である。また、ゲート電極Ｇｄは、シリコン基板Ｂｓに向かっての一部が突出し、シリコン基板Ｂｓ内部に形成されると共にポリシリコンからなるポリシリコンゲートＰｇに接続される。
【００１２】
ドレイン電極Ｄｄは、ゲート電極Ｇｄと同様、シリコン基板Ｂｓの表面ｂ１側に形成されるｎ+ 型ドレイン領域Ｄａ上に積層される金属電極である。
【００１３】
ソース電極Ｓｄは、ゲート電極Ｇｄ及びドレイン電極Ｄｄと異なり、シリコン基板Ｂｓの他方の面ｂ２（以下、裏面ｂ２）側に形成される金属電極である。また、ソース電極Ｓｄは、この図においてシリコン基板Ｂｓに向かって３箇所が突出し、シリコン基板Ｂｓの裏面ｂ２側に形成されるｎ+ 型ソース領域Ｓａに接続され、また同領域とｐウェルＰｗを短絡する。なお、裏面ｂ２とは、図示しない実装基板側を向く面である。
【００１４】
ポリシリコンゲートＰｇは、不純物を添加して導電性のあるポリシリコンからなり、ゲート電極Ｇｄとの接続箇所を除きゲート絶縁膜Ｇｍ及び層間絶縁膜Ｓｍによって覆われている。
【００１５】
ゲート絶縁膜Ｇｍは、二酸化ケイ素等からなり、層間絶縁膜Ｓｍと共にポリシリコンゲートＰｇを覆うことによってポリシリコンゲートＰｇと、ｎ+オーミックＤａ、ｎ+ 型ソース領域Ｓａ及びｐウェルＰｗとを隔てている。
【００１６】
ｎ+ 型ドレイン領域Ｄａは、シリコン基板Ｂｓの表面ｂ１上に形成されている。このｎ+ 型ドレイン領域Ｄａの上には、ドレイン電極Ｄｄが積層される。
ｎ+ 型ソース領域Ｓａは、シリコン基板Ｂｓの裏面ｂ２側に形成され、ソース電極Ｓｄとの接続箇所を除きｐウェルＰｗによって覆われている。
【００１７】
シリコン基板Ｂｓの厚さ方向に形成される貫通穴内に形成される導体は、ポリシリコンまたはタングステンが使用できる。ここではポリシリコンを例に説明する。貫通穴（図２（ａ３）に示す第１凹部Ｈ１に基づく穴）内部のポリシリコンは貫通穴内周を覆う厚い絶縁層Ｚにより、ドレイン電極Ｄｄ及びｎ+ 型ドレイン領域Ｄａと電気的な接続を回避できる。
【００１８】
ｐウェルＰｗは、ソース電極Ｓｄとのｎ+ 型ソース領域Ｓａの接続箇所を除きｎ+ 型ソース領域Ｓａを覆うように形成されている。
シリコン基板Ｂｓは、シリコン等からなり、平板状に形成されている。
【００１９】
次に、このように構成されたパワー電界効果トランジスタＡの製造工程について図２、図３、図４を参照して説明する。
〔第１の工程〕
まず、第１の工程において、平板状であるシリコン基板Ｂｓを作成する（図２（ａ１）参照）。
【００２０】
〔第２の工程〕
次に、第２の工程において、シリコン基板Ｂｓの裏面ｂ２側にレジストＲｇのパターニングを行い、レジストＲｇによってマスクされていないシリコン基板Ｂｓの裏面ｂ２側の１箇所にＰ型不純物をドープすることによってｐウェルＰｗを形成する（図２（ａ２）参照）。
【００２１】
〔第３の工程〕
次に、第３の工程において、シリコン基板Ｂｓの裏面ｂ２側の３箇所のｐウェルＰｗもレジストＲｇでマスクし、シリコン基板Ｂｓの厚さ方向に沿って深堀エッチングを行い、シリコン貫通穴となる第１凹部Ｈ１を形成する（図２（ａ３）参照）。この深さができ上がりのチップ厚さになるので例えばチップ厚さ１００μｍを想定すると、マスク開口部の直径は１０μｍ以上必要。また、同じ形状の耐熱マスクを使用して、第１凹部Ｈ１内部を１μｍ程度の厚さに熱酸化し、絶縁層Ｚを生成する。なお、上記第１凹部Ｈ１を形成することによって、表面ｂ１側に、ゲート電極Ｇｄを形成することが可能となる。
【００２２】
〔第４の工程〕
次に、第４の工程において、レジストＲｇを取り除き、ｐウェルＰｗを含むシリコン基板Ｂｓ全体を熱酸化しゲート絶縁膜Ｇｍを生成する（図２（ａ４）参照）。
【００２３】
〔第５の工程〕
次に、第５の工程において、裏面ｂ２側のゲート絶縁膜Ｇｍ上に、ポリシリコンゲートＰｇを積層する。なお、この際、第１凹部Ｈ１内は、ポリシリコンで充填される（図２（ａ５）参照）。
【００２４】
〔第６の工程〕
次に、第６の工程において、ポリシリコンゲートＰｇ上にレジストＲｇを積層する（図２（ａ６）参照）。
【００２５】
〔第７の工程〕
次に、第７の工程において、レジストＲｇのパターニングを行う（図３（ｂ１）参照）。
【００２６】
〔第８の工程〕
次に、第８の工程において、レジストＲｇによってマスクされていない箇所、つまり、３箇所のｐウェルＰｗ各々の上に積層されるゲート絶縁膜Ｇｍ及びポリシリコンゲートＰｇの一部をエッチングする（図３（ｂ２）参照）。
【００２７】
〔第９の工程〕
次に、第９の工程において、第８の工程でエッチングされた場所を使用して３箇所のｐウェルＰｗ内にｎ+ 型ソース領域Ｓａを形成する（図３（ｂ３）参照）。
【００２８】
〔第１０の工程〕
次に、第１０の工程において、ゲート絶縁膜Ｇｍに覆われていないｎ+ 型ソース領域Ｓａ、ｐウェルＰｗ及びポリシリコンゲートＰｇの上を層間絶縁膜Ｓｍによって被覆する（図３（ｂ４）参照）。
【００２９】
〔第１１の工程〕
次に、第１１の工程において、各ｎ+ 型ソース領域Ｓａ上を覆う層間絶縁膜Ｓｍを取り除き、３箇所の第２凹部Ｈ２を形成する（図３（ｂ５）参照）。
【００３０】
〔第１２の工程〕
次に、第１２の工程において、裏面ｂ２側の層間絶縁膜Ｓｍ上に、スパッタリングによって金属（例えば、アルミ）のソース電極Ｓｄを積層する。なお、この際、第２凹部Ｈ２内は、ソース電極Ｓｄで充填される。つまり、ソース電極Ｓｄと、各ｎ+ 型ソース領域Ｓａ及びｐウェルＰｗとは、接続状態となる（図３（ｂ６）参照）。
【００３１】
〔第１３の工程〕
次に、第１３の工程において、シリコン基板Ｂｓの表面ｂ１側をシリコン基板Ｂｓの平面方向に研磨し、表面ｂ１側のシリコン基板Ｂｓ、ゲート絶縁膜Ｇｍ及びポリシリコンゲートＰｇの一部を取り除き、第１凹部Ｈ１内に形成されたポリシリコンゲートＰｇの先端を、シリコン基板Ｂｓの表面ｂ１側に露出させる（図４（ｃ１）参照）。
【００３２】
〔第１４の工程〕
次に、第１４の工程において、シリコン基板Ｂｓの表面ｂ１側を、層間絶縁膜Ｓｍによって被覆する（図４（ｃ２）参照）。
【００３３】
〔第１５の工程〕
次に、第１５の工程において、シリコン基板Ｂｓの表面ｂ１側にレジストＲｇのパターニングを行い、レジストＲｇによってマスクされていない表面ｂ１側の層間絶縁膜Ｓｍの２箇所をエッチングすることによって、第３凹部Ｈ３及び第４凹部Ｈ４を形成する。なお、第３凹部Ｈ３が形成されることによって、シリコン基板Ｂｓの表面ｂ１側が露出する。また、第４凹部Ｈ４が形成されることによって、第１凹部Ｈ１内に形成されたポリシリコンゲートＰｇの先端が露出する（図４（ｃ３）参照）。
【００３４】
〔第１６の工程〕
次に、第１６の工程において、第３凹部Ｈ３内のシリコン基板Ｂｓの表面ｂ１上にｎ+不純物をドープすることによってｎ+オーミックＤａを形成する（図４（ｃ４）参照）。
【００３５】
〔第１７の工程〕
次に、第１７の工程において、表面ｂ１側の層間絶縁膜Ｓｍ、ｎ+オーミックＤａ及びポリシリコンゲートＰｇ上に、スパッタリングによって金属層Ｍｓ（例えば、アルミ）を積層する（図４（ｃ５）参照）。
【００３６】
〔第１８の工程〕
次に、第１８の工程において、金属層Ｍｓを２つに分割、すなわち、ポリシリコンゲートＰｇに接続されるゲート電極Ｇｄとｎ+オーミックＤａに接続されるドレイン電極Ｄｄとに分割する（図４（ｃ６）参照）。上述した行程を経て生成されたパワー電界効果トランジスタＡの厚さは、例えば、１００μｍである。
【００３７】
このような本実施形態によれば、ゲート電極Ｇｄ及びドレイン電極Ｄｄがシリコン基板Ｂｓの表面ｂ１に設けられ、ソース電極Ｓｄがシリコン基板Ｂｓの裏面ｂ２に設けられることによって、放熱性が良いグランドの銅バスバー等にソース電極を直接マウント可能であるため、放熱性を向上することができる。また、このような本実施形態によれば、高価なセラミック絶縁板が不要となるため、コストダウンが可能である。また、上記実施形態は、Ｎチャネル型であるが、ＮとＰとを入れ替えて、Ｐチャネル型とするようにしてもよい。
【符号の説明】
【００３８】
Ａ…パワー電界効果トランジスタ、Ｇｄ…ゲート電極、Ｄｄ…ドレイン電極、Ｓｄ…ソース電極、Ｐｇ…ポリシリコンゲートＰｇ、Ｇｍ…ゲート絶縁膜、Ｓｍ…層間絶縁膜、Ｄａ…ｎ+ 型ドレイン領域Ｄａ、Ｓａ…ｎ+ 型ソース領域、Ｚ…絶縁層、Ｐｗ…ｐウェル、Ｂｓ…シリコン基板、Ｒｇ…レジスト、Ｈ１…第１凹部、Ｈ２…第２凹部、Ｈ３…第３凹部、Ｈ４…第４凹部、Ｍｓ…金属層
【図１】
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【図２】
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【図３】
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【図４】
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