(57)【要約】【課題】ＰＷＭ変調器の分解能を向上するＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置を提供する。【解決手段】ＰＷＭ変調装置１８０は、ノイズシェイパ１６からの（Ｎ＋１）ビット出力の内、上位Ｎビットを入力するＰＷＭ変調器１８と、ＰＷＭ変調器のＰＷＭ出力信号を入力し、立上り・立下りエッジを検出する立上り・立下りエッジ検出器２６と、ＰＷＭ出力信号を入力し、所定の遅延時間だけ遅延させてＰＷＭ出力遅延信号を出力する遅延回路３０と、ノイズシェイパからの下位１ビット出力と立上り・立下りエッジ検出器の出力制御信号ＣＳとを入力するＡＮＤゲート２８と、ＡＮＤゲートにより、出力制御信号と下位１ビットとをＡＮＤ処理した信号を入力し、ＰＷＭ出力信号とＰＷＭ出力遅延信号とを選択するセレクタ３２とを備える。【選択図】図３
2016092675.tif 000002
【特許請求の範囲】
【請求項１】
ノイズシェイパからの（Ｎ＋１）ビット出力の内、上位Ｎビットを入力するＰＷＭ変調器と、
前記ＰＷＭ変調器のＰＷＭ出力信号を入力し、立上り・立下りエッジを検出する立上り・立下りエッジ検出器と、
前記ＰＷＭ出力信号を入力し、所定の遅延時間だけ遅延させてＰＷＭ出力遅延信号を出力する遅延回路と、
ノイズシェイパからの下位１ビット出力と前記立上り・立下りエッジ検出器の出力制御信号とを入力するＡＮＤゲートと、
前記ＡＮＤゲートにより、前記出力制御信号と前記下位１ビットとをＡＮＤ処理した信号を入力し、前記ＰＷＭ出力信号と前記ＰＷＭ出力遅延信号とを選択するセレクタと
を備えることを特徴とするＰＷＭ変調装置。
【請求項２】
前記セレクタの出力は、前記下位１ビットがデータ０の時は、前記ＰＷＭ出力信号が得られ、前記下位１ビットがデータ１の時は、前記ＰＷＭ出力信号のハイレベル区間を前記遅延時間だけ延ばした信号が得られることを特徴とする請求項１に記載のＰＷＭ変調装置。
【請求項３】
前記ＰＷＭ変調器にマスタークロックを供給するマスタークロック発生器を備えることを特徴とする請求項１または２に記載のＰＷＭ変調装置。
【請求項４】
前記ＰＷＭ変調器のサンプリング周波数をｆPWMとし、前記マスタークロック周波数をｆMとすると、前記マスタークロック周波数ｆMは、前記サンプリング周波数ｆPWMの２N倍に等しく、前記遅延時間は、前記マスタークロックの周期１／（ｆPWM×２N）を２で割った値１／（ｆPWM×２N+1）に等しいことを特徴とする請求項３に記載のＰＷＭ変調装置。
【請求項５】
前記ＰＷＭ変調器は、入力信号のパルス幅を変化させることによって出力信号を生成するパルス幅変調器であって、
マスタークロックに同期しながらカウント値をカウントするシーケンスカウンタと、
前記入力信号が第１の入力信号パターン種であるか第２の入力信号パターン種であるかを判定し、当該入力信号が前記第１の入力信号パターン種である場合は前記シーケンスカウンタからの前記カウンタ値を基準に当該入力信号のスイッチング周期の切り換え時間点を中心として前記切り換え時間点の前後が対称となるようにパルス幅を変化させ、当該入力信号が前記第２の入力信号パターン種である場合は前記シーケンスカウンタからの前記カウンタ値を基準に当該入力信号の前記スイッチング周期の前記切り換え時間点を中心として前記切り換え時間点の前または後を１マスタークロック分多くパルス幅を変化させて、中間レジスタ値として出力する中間レジスタ処理部と、
前記シーケンスカウンタからの前記カウンタ値を基準に、前記中間レジスタ処理部からの前記中間レジスタ値にしたがって出力信号を生成するデコーダと
を備えることを特徴とする請求項１〜４のいずれか１項に記載のＰＷＭ変調装置。
【請求項６】
前記シーケンスカウンタは、前記マスタークロックに同期しながら前記カウント値をカウントアップし、前記スイッチング周期の前記切り換え時間点を境に前記マスタークロックに同期しながら前記カウント値をカウントダウンすることを特徴とする請求項５に記載のＰＷＭ変調装置。
【請求項７】
前記シーケンスカウンタは、前記入力信号のオーバーサンプリングの倍率に応じて前記カウント値をカウントアップおよびカウントダウンすることを特徴とする請求項６に記載のＰＷＭ変調装置。
【請求項８】
前記マスタークロック発生器は、前記ＰＷＭ変調器に内蔵されることを特徴とする請求項３または４に記載のＰＷＭ変調装置。
【請求項９】
前記遅延回路は、複数のインバータの直列回路を備えることを特徴とする請求項１〜８のいずれか１項に記載のＰＷＭ変調装置。
【請求項１０】
前記遅延回路は、
マスタークロックを入力するインバータと、
前記インバータによって反転されたマスタークロックと前記ＰＷＭ変調器の出力とを入力するゲート遅延回路と
を備えることを特徴とする請求項１〜９のいずれか１項に記載のＰＷＭ変調装置。
【請求項１１】
同期サンプリングレートコンバータと、
前記同期サンプリングレートコンバータに接続されたディジタルシグナルプロセッサと、
前記ディジタルシグナルプロセッサに接続されたオーバーサンプリングフィルタと、
前記オーバーサンプリングフィルタに接続されたノイズシェイパと、
前記ノイズシェイパに接続された第１および第２ＰＷＭ変調装置と、
前記第１および第２のＰＷＭ変調装置の出力に接続された第１および第２ドライバ出力段と、
前記第１および第２ドライバ出力段の出力に接続された第１および第２ローパスフィルタと、
前記第１および第２ローパスフィルタに接続されたスピーカと
を備えることを特徴とする音声信号出力装置。
【請求項１２】
前記ノイズシェイパに接続された第２ＰＷＭ変調装置と、
前記第２のＰＷＭ変調装置の出力に接続された第２ドライバ出力段と、
前記第２ドライバ出力段の出力に接続され、前記スピーカと接続される第２ローパスフィルタと、
を備えることを特徴とする請求項１１に記載の音声信号出力装置。
【請求項１３】
前記第１および第２ＰＷＭ変調装置は、
前記ノイズシェイパからの（Ｎ＋１）ビット出力の内、上位Ｎビットを入力するＰＷＭ変調器と、
前記ＰＷＭ変調器のＰＷＭ出力信号を入力し、立上り・立下りエッジを検出する立上り・立下りエッジ検出器と、
前記ＰＷＭ出力信号を入力し、所定の遅延時間だけ遅延させてＰＷＭ出力遅延信号を出力する遅延回路と、
前記ノイズシェイパからの下位１ビット出力と前記立上り・立下りエッジ検出器の出力制御信号とを入力するＡＮＤゲートと、
前記ＡＮＤゲートにより、前記出力制御信号と前記下位１ビットとをＡＮＤ処理した信号を入力し、前記ＰＷＭ出力信号と前記ＰＷＭ出力遅延信号とを選択するセレクタと
を備えることを特徴とする請求項１２に記載の音声信号出力装置。
【請求項１４】
前記セレクタの出力は、前記下位１ビットがデータ０の時は、前記ＰＷＭ出力信号が得られ、前記下位１ビットがデータ１の時は、前記ＰＷＭ出力信号のハイレベル区間を前記遅延時間だけ延ばした信号が得られることを特徴とする請求項１３に記載の音声信号出力装置。
【請求項１５】
前記ＰＷＭ変調器にマスタークロックを供給するマスタークロック発生器を備えることを特徴とする請求項１３または１４に記載の音声信号出力装置。
【請求項１６】
前記ＰＷＭ変調器のサンプリング周波数をｆPWMとし、前記マスタークロック周波数をｆMとすると、前記マスタークロック周波数ｆMは、前記サンプリング周波数ｆPWMの２N倍に等しく、前記遅延時間は、前記マスタークロックの周期１／（ｆPWM×２N）を２で割った値１／（ｆPWM×２N+1）に等しいことを特徴とする請求項１５に記載の音声信号出力装置。
【請求項１７】
前記音声信号出力装置は、ＢＴＬ方式Ｄ級増幅器を備えることを特徴とする請求項１１〜１６のいずれか１項に記載の音声信号出力装置。
【請求項１８】
前記遅延回路は、複数のインバータの直列回路を備えることを特徴とする請求項１３〜１６のいずれか１項に記載の音声信号出力装置。
【請求項１９】
前記遅延回路は、
マスタークロックを入力するインバータと、
前記インバータによって反転されたマスタークロックと前記ＰＷＭ変調器の出力とを入力するゲート遅延回路と
を備えることを特徴とする請求項１３〜１６のいずれか１項に記載の音声信号出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、パルス幅変調装置および音声信号出力装置に関する。
【背景技術】
【０００２】
パルス変調は、パルスの変化によって信号の生成を行う変調方式であり、例えば、パルス密度変調（ＰＤＭ：Pulse Density Modulation）は、一定幅のパルスの密度および正負による波形を生成する。一方、パルス幅変調（ＰＷＭ：Pulse Width Modulation）は、可変のパルスの幅および正負による波形を生成する。
【０００３】
このような技術に関連して、ＰＷＭ変調方式Ｄ級アンプに関する技術が開示されている。また、多ビットＰＤＭ信号利得調整回路に関する技術が開示されている。また、分解能を向上させることができ、ダイナミックレンジを向上させるＰＷＭ変調器も開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−４８３３３号公報
【特許文献２】特開２００１−３４５７０５号公報
【特許文献３】特開２０１３−１７０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態の目的は、ＰＷＭ変調器の分解能を向上するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施の形態の一態様によれば、ノイズシェイパからの（Ｎ＋１）ビット出力の内、上位Ｎビットを入力するＰＷＭ変調器と、前記ＰＷＭ変調器のＰＷＭ出力信号を入力し、立上り・立下りエッジを検出する立上り・立下りエッジ検出器と、前記ＰＷＭ出力信号を入力し、所定の遅延時間だけ遅延させてＰＷＭ出力遅延信号を出力する遅延回路と、ノイズシェイパからの下位１ビット出力と前記立上り・立下りエッジ検出器の出力制御信号とを入力するＡＮＤゲートと、前記ＡＮＤゲートにより、前記出力制御信号と前記下位１ビットとをＡＮＤ処理した信号を入力し、前記ＰＷＭ出力信号と前記ＰＷＭ出力遅延信号とを選択するセレクタとを備えるＰＷＭ変調装置が提供される。
【０００７】
本実施の形態の他の態様によれば、同期サンプリングレートコンバータと、前記同期サンプリングレートコンバータに接続されたディジタルシグナルプロセッサと、前記ディジタルシグナルプロセッサに接続されたオーバーサンプリングフィルタと、前記オーバーサンプリングフィルタに接続されたノイズシェイパと、前記ノイズシェイパに接続された第１および第２ＰＷＭ変調装置と、前記第１および第２のＰＷＭ変調装置の出力に接続された第１および第２ドライバ出力段と、前記第１および第２ドライバ出力段の出力に接続された第１および第２ローパスフィルタと、前記第１および第２ローパスフィルタに接続されたスピーカとを備える音声信号出力装置が提供される。
【発明の効果】
【０００８】
本実施の形態によれば、ＰＷＭ変調器の分解能を向上するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】比較例に係るＰＷＭ変調器において、ＰＷＭ変調周波数と分解能の模式的説明図。
【図２】実施の形態に係るＰＷＭ変調装置において、ＰＷＭ変調周波数と分解能の模式説明図。
【図３】実施の形態に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図。
【図４】実施の形態に係るＰＷＭ変調装置の動作波形のタイミングチャートであって、（ａ）ＰＷＭ変調器のＰＷＭ出力信号ＰＷＭ波形例、（ｂ）遅延回路の出力遅延信号ＰＷＭＤ波形例、（ｃ）立上り・立下りエッジ検出器の出力制御信号ＣＳ波形例、（ｄ）下位１ビット＝０の場合のセレクタのＰＷＭ_０出力波形例、（ｅ））下位１ビット＝１の場合のセレクタのＰＷＭ_０出力波形例。
【図５】実施の形態に係るＰＷＭ変調装置を適用可能な音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の出力回路構成図。
【図６】実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図。
【図７】実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の動作波形例であって、（ａ）ノイズシェイパのＰ・Ｎ出力波形例、（ｂ）ドライバ出力段のＳＰＯＳ波形例、（ｃ）ドライバ出力段のＳＮＥＧ波形例。
【図８】実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の詳細回路ブロック構成図。
【図９】実施の形態に係るＰＷＭ変調装置に適用可能なパルス幅変調器を例示する模式的ブロック図。
【図１０】実施の形態に係るＰＷＭ変調装置に適用可能なパルス幅変調器によるパルス波形の生成において（ａ）入力信号パターン、（ｂ）中間レジスタ値、（ｃ）ＰＷＭ出力パターン、（ｄ）シーケンスカウンタのデータ例、（ｅ）マスタークロックを示す図。
【図１１】実施の形態に係るＰＷＭ変調装置に適用可能なパルス幅変調器を例示する別の模式的ブロック図。
【図１２】実施の形態に係るＰＷＭ変調装置に適用可能な遅延回路の構成例、（ｂ）実施の形態に係るＰＷＭ変調装置に適用可能な別の遅延回路の構成例。
【図１３】実施の形態に係るＰＷＭ変調装置に適用可能な更に別の遅延回路の構成例。
【図１４】図１３に示される遅延回路の動作波形のタイミングチャートであって、（ａ）マスタークロックの波形例、（ｂ）インバータによって反転されたマスタークロックの波形例、（ｃ）ＰＷＭ変調器のＰＷＭ出力信号ＰＷＭの波形例、（ｄ）遅延回路の出力遅延信号ＰＷＭＤの波形例。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[比較例]
比較例に係るＰＷＭ変調器において、ＰＷＭ変調周波数と分解能の模式的説明図は、図１に示すように表される。
【００１３】
比較例に係るＰＷＭ変調器においては、マスタークロックＭを使用して変調している場合、分解能がマスタークロックＭにより制限されている。例を上げると、ＰＷＭ変調器のサンプリング周波数ｆPWM＝７６８ｋＨｚに対して、７６８ｋＨｚ×２５６＝１９６．６０８ＭＨｚのマスタークロックＭでＰＷＭ変調を行った場合、その分解能は、２５６となる。
【００１４】
[実施の形態]
実施の形態に係るＰＷＭ変調装置において、ＰＷＭ変調周波数と分解能の模式説明図は、図２に示すように表される。
【００１５】
ＰＷＭ変調のサンプリング周波数をｆPWMとすると、マスタークロックＭの周波数ｆMは、fM＝ｆPWM×２Nで表される。ＰＷＭ変調装置（１８０：図３参照）への入力をＮ＋１ビットとし、そのＮ＋１ビットの内、上位ＮビットをＮビットＰＷＭ変調器（１８：図３参照）に入力し、残りの下位１ビットをＡＮＤゲート（２８：図３参照）に入力する。ＮビットＰＷＭ変調器１８の出力ＰＷＭに対して、立上りエッジと立下りエッジとを使用し、出力制御信号ＣＳを作成する。
【００１６】
ＰＷＭ出力波形を遅延回路３０を介して遅延時間ＴDだけ遅延させて、ＰＷＭＤ出力波形を生成する。ここで、遅延時間ＴDは、１／（ｆPWM×２N）を２で割った値１／（ｆPWM×２N+1）に等しいものとする。
【００１７】
ＡＮＤゲート２８により、出力制御信号ＣＳと下位１ビットとをＡＮＤ処理した信号をセレクタ（３２：図３参照）に入力し、出力信号ＰＷＭと出力遅延信号ＰＷＭＤを選択する。下位１ビット＝０の時は、ＰＷＭのままの出力が得られ、下位１ビット＝１の時は、ＰＷＭのＨ区間を遅延時間ＴDだけ延ばした出力が得られる。
【００１８】
比較例に係るＰＷＭ変調方式では、ＰＷＭの分解能が、マスタークロック（メインクロック）Ｍにより制限されていた。マスタークロックＭの周波数ｆMが、fM＝ｆPWM×２Nであれば、Ｎビットの分解能に制限されていた。
【００１９】
実施の形態に係るＰＷＭ変調方式においては、マスタークロック（メインクロック）Ｍを変更せずに、Ｎ＋１ビットの分解能を実現することができる。
【００２０】
以上により、比較例に比べ、１ビット分の分解能を向上可能であるため、６ｄＢ分特性を向上することができる。
【００２１】
（ＰＷＭ変調装置および音声信号出力装置）
実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００の模式的ブロック構成は、図３に示すように表される。
【００２２】
実施の形態に係るＰＷＭ変調装置１８０は、図３に示すように、ノイズシェイパ１６からの（Ｎ＋１）ビット出力の内、上位Ｎビットを入力するＰＷＭ変調器１８と、ＰＷＭ変調器１８のＰＷＭ出力信号ＰＷＭを入力し、立上り・立下りエッジを検出する立上り・立下りエッジ検出器２６と、ＰＷＭ出力信号ＰＷＭを入力し、所定の遅延時間ＴDだけ遅延させて出力遅延信号ＰＷＭＤを出力する遅延回路３０と、ノイズシェイパ１６からの下位１ビット出力と立上り・立下りエッジ検出器２６の出力制御信号ＣＳとを入力するＡＮＤゲート２８と、ＡＮＤゲート２８により、出力制御信号ＣＳと下位１ビットとをＡＮＤ処理した信号を入力し、出力信号ＰＷＭと出力遅延信号ＰＷＭＤとを選択するセレクタ３２とを備える。
【００２３】
実施の形態に係るＰＷＭ変調装置１８０の動作波形のタイミングチャートであって、ＰＷＭ変調器１８のＰＷＭ出力信号ＰＷＭは図４（ａ）に示すように表され、出力遅延信号ＰＷＭＤは図４（ｂ）に示すように表され、立上り・立下りエッジ検出器２６の出力制御信号ＣＳは図４（ｃ）に示すように表され、下位１ビット＝０の場合のセレクタ３２のＰＷＭ_０出力は図４（ｄ）に示すように表され下位１ビット＝１の場合のセレクタ３２のＰＷＭ_０出力は図４（ｅ）に示すように表される。
【００２４】
実施の形態に係るＰＷＭ変調装置１８０において、セレクタ３２のＰＷＭ_０出力は、下位１ビットがデータ０の時は、図４（ｄ）に示すように、ＰＷＭ出力信号ＰＷＭが得られ、下位１ビットがデータ１の時は、図４（ｅ）に示すように、ＰＷＭ出力信号ＰＷＭのハイレベルＨ区間を遅延時間ＴDだけ延ばした信号が得られる。
【００２５】
また、実施の形態に係るＰＷＭ変調装置１８０は、ＰＷＭ変調器１８にマスタークロックＭを供給するマスタークロック発生器２４を備えていても良い。
【００２６】
ここで、実施の形態に係るＰＷＭ変調装置１８０において、ＰＷＭ変調器１８のサンプリング周波数をｆPWMとし、マスタークロック周波数をｆMとすると、マスタークロック周波数ｆMは、サンプリング周波数ｆPWMの２N倍に等しく、遅延時間ＴDは、マスタークロックＭの周期１／（ｆPWM×２N）を２で割った値１／（ｆPWM×２N+1）に等しい。
【００２７】
実施の形態に係るＰＷＭ変調装置１８０を適用した音声信号出力装置２００は、図３に示すように、ノイズシェイパ１６と、ノイズシェイパ１６に接続されたＰＷＭ変調装置１８０と、セレクタ３２の出力に接続されたドライバ出力段４０と、ドライバ出力段４０の出力に接続されたローパスフィルタ（Ｌ１・Ｃ１）とを備える。更にローパスフィルタ（Ｌ１・Ｃ１）はスピーカ（３８）に接続可能である。ドライバ出力段４０は、電源電圧ＶCCと接地電位との間に配置され、ｐチャネルＭＯＳＦＥＴＱ１とｎチャネルＭＯＳＦＥＴＱ２から構成されたＣＭＯＳインバータ回路を備えていても良い。
【００２８】
実施の形態に係るＰＷＭ変調装置１８０を適用可能な音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の出力回路構成は、図５に示すように表される。
【００２９】
実施の形態に係るＰＷＭ変調装置１８０は、図５に示すようなＢＴＬ方式Ｄ級増幅器に適用可能である。
【００３０】
ＢＴＬ（Bridged Transformer Less、あるいはBalanced Transformer Lessの略とされることもある）方式とは、Ｄ級等の２つの増幅器（ドライバ出力段）の出力をブリッジ接続して１つの増幅器として使用する方法である。２つのドライバ出力段の内、一方にはＰＷＭ信号を正相で入力し、もう一方にはＰＷＭ信号を逆相で入力し、それぞれのドライバ出力段から出力された信号をローパスフィルタによって積分し、スピーカを直接駆動する。スピーカの両端子に互いに極性が反転された信号を印加することでダイナミックレンジの向上が可能となる。
【００３１】
ドライバ出力段４０Ｐのゲート入力には、ポジティブ側のゲート入力信号ＧＰが供給され、ドライバ出力段４０Ｎのゲート入力には、ネガティブ側のゲート入力信号ＧＮが供給される。ここで、ゲート入力信号ＧＰ・ＧＮは、ポジティブ側のＰＷＭ変調装置１８０Ｐのセレクタ出力ＰＷＭ_０およびネガティブ側のＰＷＭ変調装置１８０Ｎのセレクタ出力ＰＷＭ_０に対応している。
【００３２】
また、ドライバ出力段４０Ｐ・４０Ｎの出力波形は、図７（ｂ）・図７（ｃ）に示すように、ポジティブ側ＰＷＭ信号波形ＳＰＯＳ・ネガティブ側ＰＷＭ信号波形ＳＮＥＧに対応している。
【００３３】
ポジティブ側のＰＷＭ変調装置１８０Ｐのセレクタ出力ＰＷＭ_０は、ゲート入力信号ＧＰとしてドライバ出力段４０Ｐに供給され、ネガティブ側のＰＷＭ変調装置１８０Ｎのセレクタ出力ＰＷＭ_０は、ゲート入力信号ＧＮとしてドライバ出力段４０Ｎに供給される。ドライバ出力段４０Ｐ，４０Ｎには、電源電圧ＶCCが供給される。ゲート入力信号ＧＰとゲート入力信号ＧＮとは、互いに極性が反転された信号であるとともに、互いに相補的な関係を有する。
【００３４】
ポジティブ側のインダクタンスＬ１とキャパシタンスＣ１とは、ローパスフィルタを構成する。ドライバ出力段４０Ｐの出力は、インダクタンスＬ１の一端に接続され、インダクタンスＬ１の他端は、キャパシタンスＣ１およびスピーカ３８に接続される。ポジティブ側のＰＷＭ信号ＳＰＯＳは、ローパスフィルタ（Ｌ１・Ｃ１）によって、アナログ出力信号として復調され、スピーカ３８に供給される。
【００３５】
同様に、ネガティブ側のインダクタンスＬ２とキャパシタンスＣ２とは、ローパスフィルタを構成する。ドライバ出力段４０Ｎの出力は、インダクタンスＬ２の一端が接続され、インダクタンスＬ２の他端は、キャパシタンスＣ２およびスピーカ３８に接続される。ネガティブ側のＰＷＭ信号ＳＮＥＧは、ローパスフィルタ（Ｌ２・Ｃ２）によって、アナログ出力信号として復調され、スピーカ３８に供給される。
【００３６】
（ＰＷＭ変調装置を適用した音声信号出力装置）
実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成は、図６に示すように表される。
【００３７】
実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）は、図６に例示するように、同期サンプリングレートコンバータ（同期ＳＲＣ）１０と、ディジタルシグナルプロセッサ（ＤＳＰ）１２と、８倍オーバーサンプリングフィルタ１４と、ノイズシェイパ１６と、ＰＷＭ変調装置１８０Ｐ・１８０Ｎと、ドライバ出力段４０Ｐ・４０Ｎと、ローパスフィルタ（Ｌ１・Ｃ１）・（Ｌ２・Ｃ２）と、スピーカ３８とを備える。
【００３８】
同期ＳＲＣ１０は、マスタークロックＭに同期して、特定のサンプリングレートのディジタル信号（例えば、ディジタルオーディオ信号）を入力して、オリジナルのサンプリングレートとは異なるサンプリング周波数に変換してＤＳＰ１２に出力する。
【００３９】
ＤＳＰ１２は、ＳＲＣ１０から出力されたディジタル信号を入力して、例えばゲインコントロールやトーンコントロールなどのオーディオ信号処理を行い、パルス符号変調（ＰＣＭ：Pulse Code Modulation）方式のディジタルオーディオ信号を生成して８倍オーバーサンプリングフィルタ１４に出力する。
【００４０】
８倍オーバーサンプリングフィルタ１４は、ディジタル信号をオーバーサンプリングしてノイズシェイパ１６に出力する。より具体的には、８倍オーバーサンプリングフィルタ１４は、オリジナルのサンプリング周波数の所定倍（ここでは８倍）の周波数でデータをサンプリングして、例えば、４８ｋＨｚまたは４４．１ｋＨｚのサンプリング周波数を３８４ｋＨｚまたは３５２．８ｋＨｚのＰＷＭ周波数に変換する。
【００４１】
ノイズシェイパ１６は、８倍オーバーサンプリングフィルタ１４から出力されたディジタルオーディオ信号の量子化誤差ノイズのレベルを低下させるためにノイズシェーピング処理を実行してＰＷＭ変調装置１８０Ｐ・１８０Ｎに出力する。
【００４２】
ＰＷＭ変調装置１８０Ｐ・１８０Ｎは、ノイズシェイパ１６から出力されたポジティブ側の出力Ｐ・ネガティブ側の出力Ｎのパスル幅をマスタークロックの１周期分ずつ拡げたり狭めたりして、入力データに対応したパルス幅を持つパルス信号を生成して出力する。
【００４３】
ポジティブ側のＰＷＭ変調装置１８０Ｐからの出力ＰＷＭ_０は、ゲート入力信号ＧＰとしてドライバ出力段４０Ｐに供給され、ネガティブ側のＰＷＭ変調装置１８０Ｎからの出力ＰＷＭ_０は、ゲート入力信号ＧＮとしてドライバ出力段４０Ｎに供給される。ドライバ出力段４０Ｐ，４０Ｎ以降の構成や動作は、図５の音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００と同様である。
【００４４】
実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の動作波形例であって、ノイズシェイパ１６のＰ・Ｎ出力波形例は、図７（ａ）に示すように表され、ドライバ出力段４０ＰのＳＰＯＳ波形例は、図７（ｂ）に示すように表され、ドライバ出力段４０ＮのＳＮＥＧ波形例は、図７（ｃ）に示すように表される。
【００４５】
実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の詳細回路ブロック構成は、図８に示すように表される。
【００４６】
実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎは、図３に示したＰＷＭ変調装置１８０と同様に、ノイズシェイパ１６からの（Ｎ＋１）ビット出力の内、上位Ｎビットをそれぞれ入力するＰＷＭ変調器１８Ｐ・１８Ｎと、ＰＷＭ変調器１８Ｐ・１８ＮからのＰＷＭ出力信号ＰＷＭを入力し、立上り・立下りエッジを検出する立上り・立下りエッジ検出器２６Ｐ・２６Ｎと、ＰＷＭ変調器１８Ｐ・１８ＮからのＰＷＭ出力信号ＰＷＭを入力し、所定の遅延時間ＴDだけ遅延させて出力遅延信号ＰＷＭＤを出力する遅延回路３０Ｐ・３０Ｎと、ノイズシェイパ１６からの下位１ビット出力と立上り・立下りエッジ検出器２６Ｐ・２６Ｎの出力制御信号ＣＳとを入力するＡＮＤゲート２８Ｐ・２８Ｎと、ＡＮＤゲート２８Ｐ・２８Ｎにより、出力制御信号ＣＳと下位１ビットとをＡＮＤ処理した信号を入力し、出力信号ＰＷＭと出力遅延信号ＰＷＭＤとを選択するセレクタ３２Ｐ・３２Ｎとをそれぞれ備える。
【００４７】
図８に示したＰＷＭ変調装置１８０Ｐ・１８０Ｎのそれ以外の構成や動作は、図６の音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００と同様である。
【００４８】
（ＰＷＭ変調装置に適用可能なパルス幅変調器）
実施の形態に係るＰＷＭ変調装置に適用可能なパルス幅変調器を例示する模式的ブロック構成は、図９に示すように表される。
【００４９】
また、図９に示した実施の形態に係るＰＷＭ変調装置に適用可能なＰＷＭ変調器１８によるパルス波形の生成において、入力信号パターンは図１０（ａ）に示すように表され、中間レジスタ値は、図１０（ｂ）に示すように表され、ＰＷＭ出力パターンは図１０（ｃ）に示すように表され、シーケンスカウンタ３６のデータ例は図１０（ｄ）に示すように表され、マスタークロックＭは図１０（ｅ）に示すように表される。
【００５０】
実施の形態に係るＰＷＭ変調装置に適用可能なパルス幅変調器は、図９に例示するように、入力信号のパルス幅を変化させることによって出力信号を生成するパルス幅変調器であって、（ａ）マスタークロック発生器２４に接続され、マスタークロックＭに同期しながらカウント値をカウントするシーケンスカウンタ３６と、（ｂ）入力信号が第１の入力信号パターンであるか第２の入力信号パターン種であるかを判定し、当該入力信号が第１の入力信号パターン種である場合はシーケンスカウンタ３６からのカウンタ値を基準に当該入力信号のスイッチング周期の切り換え時間点を中心として切り換え時間点の前後が対称となるようにパルス幅を変化させ、当該入力信号が第２の入力信号パターン種である場合はシーケンスカウンタ３６からのカウンタ値を基準に当該入力信号のスイッチング周期の切り換え時間点を中心として切り換え時間点の前または後を１マスタークロックＭ分多くパルス幅を変化させて中間レジスタ値として出力する中間レジスタ処理部２０と、（ｃ）シーケンスカウンタ３６からのカウンタ値を基準に、中間レジスタ処理部２０からの中間レジスタ値にしたがって出力信号を生成するデコーダ２２とを備える。
【００５１】
シーケンスカウンタ３６は、クロックに同期したタイミングでカウントし、カウント値を中間レジスタ処理部２０とデコーダ２２との双方に出力する。シーケンスカウンタ３６は、例えば８倍オーバーサンプリングが行われている場合には、図１０（ｄ）に例示するように「０」「１」「２」「３」とカウントアップし、スイッチング周期の切り換え時間点（図１０（ｃ）における縦実線）を境に「３」「２」「１」「０」とカウントダウンし、再び「０」「１」「２」「３」とカウントアップし、以下同様にカウント値を中間レジスタ処理部２０とデコーダ２２との双方に順次出力する。図１０では、８倍のオーバーサンプリングに対応したカウントアップ／カウントダウンの方式を例示しているが、例えば、オーバーサンプリングの倍率が４倍の場合には「０」「１」「１」「０」というようにカウントアップ／カウントダウンするし、１６倍の場合には「０」「１」「２」「３」「４」「５」「６」「７」「７」「６」「５」「４」「３」「２」「１」「０」というようにカウントアップ／カウントダウンする。
【００５２】
なお、シーケンスカウンタ３６は、オーバーサンプリングの倍率に応じてカウントアップ／カウントダウンの方式を柔軟に切り替えることができるように、例えば、図６に示した８倍オーバーサンプリングフィルタ１４からオーバーサンプリングの倍率値を受け取って、その倍率値に基づいてカウントアップ／カウントダウンを行うようにしてもよい。
【００５３】
中間レジスタ処理部２０は、シーケンスカウンタ３６からのカウンタ値を基準に、図１０（ａ）に示すような入力信号から図１０（ｂ）に示すような中間レジスタ値を生成してデコーダ２２に出力する。中間レジスタ処理部２０は、入力した信号が第１の入力信号パターン種であるか第２の入力信号パターン種であるかを判定する。このケースでは、中間レジスタ処理部２０は、入力した信号パターンの小数点第１位置の値が「０」の場合は入力した信号が第１の入力信号パターン種であると判定し、入力した信号パターンの小数点第１位置の値が「５」の場合は入力した信号が第２の入力信号パターン種であると判定する。
【００５４】
入力した信号が第１の入力信号パターン種である場合、中間レジスタ処理部２０は、シーケンスカウンタ３６からのカウンタ値に基づいて、当該信号のスイッチング周期の切り換え時間点を中心としてその切り換え時間点の前後が対称となるようにパルス幅を変化させる。図１０に示した例では、入力信号パターン「２．０」という信号を入力した場合、中間レジスタ処理部２０は、当該信号が第１の入力信号パターン種であると判定して、当該信号のスイッチング周期の切り換え時間点を中心としてその前後が対称になるように、１マスタークロックＭずつ「Ｈｉｇｈ」レベルの期間を広げてパルス幅を変化させるように中間レジスタ値を設定する。従って、この場合、スイッチング周期の切り換え時間点を中心として、その切り換え時間点の前後が２マスタークロックＭ分ずつのパルス幅となるように中間レジスタ値を設定する。
【００５５】
入力した信号が第２の入力信号パターン種である場合、中間レジスタ処理部２０は、シーケンスカウンタ３６からのカウンタ値に基づいて、当該信号のスイッチング周期の切り換え時間点を中心としてその切り換え時間点の前または後を１マスタークロックＭ分多くパルス幅を変化させる。図１０に示した例では、入力信号パターン「２．５」という信号を入力した場合、中間レジスタ処理部２０は、当該信号が第２の入力信号パターン種であると判定して、当該信号のスイッチング周期の切り換え時間点を中心としてその切り換え時間点の後が前よりも１マスタークロックＭ分多くなるように、「Ｈｉｇｈ」レベルの期間を広げてパルス幅を変化させるように中間レジスタ値を設定する。従って、この場合、スイッチング周期の切り換え時間点を中心として、切り換え時間点の前が２マスタークロックＭ分のパルス幅となり、切り換え時間点の後が３マスタークロックＭ分のパルス幅となるように中間レジスタ値を設定する。なお、１マスタークロックＭ分多く設定するのは、スイッチング周期の切り換え時間点を中心とした切り換え時間点の後（図１０に向かって右側）に限らず、スイッチング周期の切り換え時間点を中心とした切り換え時間点の前（図１０に向かって左側）であってもよい。
【００５６】
デコーダ２２は、シーケンスカウンタ３６からのカウンタ値を基準に、中間レジスタ処理部２０からの中間レジスタ値にしたがって、ＰＷＭ出力信号パターン（ＰＷＭ波形）を生成して出力する。
【００５７】
なお、図９に例示した実施の形態に係るＰＷＭ変調装置に適用可能なパルス幅変調器を、例えば音声信号出力装置に組み込むことにより、分解能を向上させることができ、その結果、ダイナミックレンジを向上させる音声信号出力装置を実現することもできる。
【００５８】
このように、実施の形態に係るパルス幅変調器によると、入力した信号が第１の入力信号パターン種である場合はＰＷＭ信号のスイッチング周期の切り換え時間点を中心としてその前後が対称となるようにパルス幅を変化させ、入力した信号が第２の入力信号パターン種である場合はＰＷＭ信号のスイッチング周期の切り換え時間点を中心としてその前または後を１マスタークロックＭ分多くなるようにパルス幅を変化させている。そのため、パルス幅は１マスタークロック単位で変化するので、その分解能は比較例の場合の２倍となる。
【００５９】
実施の形態に係るＰＷＭ変調装置に適用可能なＰＷＭ変調器１８Ｍを例示する別の模式的ブロック構成は、図１１に示すように表される。図１１の構成例においては、マスタークロック発生器２４をＰＷＭ変調器１８と同一ブロック内に配置することによって、１個のＰＷＭ変調器１８Ｍを構成している。その他の構成は、図９に示す例と同様である。
【００６０】
（遅延回路の構成）
実施の形態に係るＰＷＭ変調装置に適用可能な遅延回路３０の構成例は、図１２（ａ）に示すように表され、実施の形態に係るＰＷＭ変調装置に適用可能な別の遅延回路３０の構成例は、図１２（ｂ）に示すように表される。
【００６１】
図１２（ａ）に示す構成例おいては、例えば、１段当たり約５００ｐｓの遅延時間を有するインバータ３４1・３４2・…・３４5を５段直列接続することによって、５００ｐｓ×５個＝２．５ｎｓの遅延回路３０を構成することができる。
【００６２】
同様に、図１２（ｂ）に示す構成例おいては、例えば、１段当たり約１００ｐｓの遅延時間を有するインバータ３５1・３５2・…・３５50を５０段直列接続することによって、１００ｐｓ×５０個＝５ｎｓの遅延回路３０を構成することができる。
【００６３】
また、実施の形態に係るＰＷＭ変調装置に適用可能な更に別の遅延回路３０の構成例は、図１３に示すように、マスタークロックＭを入力するインバータ４２と、インバータによって反転されたマスタークロックＭｉとＰＷＭ変調器１８のＰＷＭ出力信号ＰＷＭとを入力するゲート遅延回路３３とを備える。
【００６４】
また、図１３に示される遅延回路３０の動作波形のタイミングチャートであって、マスタークロックＭの波形例は図１４（ａ）に示すように表され、インバータ４２によって反転されたマスタークロックＭｉの波形例は図１４（ｂ）に示すように表され、ＰＷＭ変調器１８のＰＷＭ出力信号ＰＷＭは図１４（ｃ）に示すように表され、ゲート遅延回路３３の出力遅延信号ＰＷＭＤは図１４（ｄ）に示すように表される。ここで、遅延時間ＴDは、マスタークロックＭの周期１／（ｆPWM×２N）を２で割った値１／（ｆPWM×２N+1）に等しい。
【００６５】
本実施の形態によれば、オーディオ信号処理装置において、オーバーサンプリング出力をノイズシェーピングした結果をＰＷＭ変調するＰＷＭ変調器の分解能を向上するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することができる。
【００６６】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００６７】
このように、本実施の形態は、ここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００６８】
本実施の形態のＰＷＭ変調装置および音声信号出力装置は、テレビ、ラジオ、ラジカセ、カーオーディオ、ホームシアターシステム、オーディオコンポーネント、携帯電話、スマートホン、電子楽器等など音声を出力する機器全般に幅広く適用可能である。
【符号の説明】
【００６９】
１０…同期サンプリングレートコンバータ（同期ＳＲＣ）
１２…ディジタルシグナルプロセッサ（ＤＳＰ）
１４…８倍オーバーサンプリングフィルタ
１６…ノイズシェイパ
１８、１８Ｐ、１８Ｎ、１８Ｍ…ＰＷＭ変調器
２０…中間レジスタ処理部
２２…デコーダ
２４、２４Ｐ、２４Ｎ…マスタークロック発生器
２６、２６Ｐ、２６Ｎ…立上り・立下りエッジ検出器
２８、２８Ｐ、２８Ｎ…ＡＮＤゲート
３０…遅延回路
３２、３２Ｐ、３２Ｎ…セレクタ
３３…ゲート遅延回路
３４1、３４2、…、３４5、３５1、３５2、…、３５50、４２…インバータ
３６…シーケンスカウンタ
３８…スピーカ
４０、４０Ｐ、４０Ｎ…ドライバ出力段
１８０、１８０Ｐ、１８０Ｎ…ＰＷＭ装置
２００…音声信号出力装置
Ｍ…マスタークロック
Ｌ１、Ｌ２…インダクタンス
Ｃ１、Ｃ２…キャパシタンス
Ｑ１、Ｑ２…ＭＯＳＦＥＴ
ｆPWM…サンプリング周波数
ＴD…遅延時間
ＴM…マスタークロック周期
ＴPWM…サンプリング周期
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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