(57)【要約】【課題】対向する配線基板が変更された場合でも、その全体の配線長を配線基板の作成後に変更することができる配線基板を提供する。【解決手段】インターフェース回路と、他の配線基板と接続するための接続手段と、インターフェース回路と接続手段とを接続してシリアルデータ信号を伝送するための配線を有する配線基板である。配線は、配線長の調整のために互いに異なる配線長を有する複数の配線を備え、接続手段よりもインターフェース回路に近い位置の複数の配線において設けられた複数のパッドを備え、複数のパッドのうちの１対のパッドに所定の素子を接続することにより複数の配線のうちのいずれか１つの配線を選択する。【選択図】図１
2016046516.tif 000002
【特許請求の範囲】
【請求項１】
パラレル／シリアル変換およびシリアル／パラレル変換の機能を有するインターフェース回路と、他の配線基板と接続するための接続手段と、上記インターフェース回路と上記接続手段とを接続してシリアルデータ信号を伝送するための配線を有する配線基板であって、
上記配線基板は、配線長の調整のために互いに異なる配線長を有する複数の配線を備え、
上記接続手段よりも上記インターフェース回路に近い位置の複数の配線において設けられた複数の第１のパッドを備え、
上記複数の第１のパッドのうちの１対の第１のパッドに所定の第１の素子を接続することにより上記複数の配線のうちのいずれか１つの配線を選択することを特徴とする配線基板。
【請求項２】
上記第１の素子は、キャパシタであることを特徴とする請求項１記載の配線基板。
【請求項３】
上記インターフェース回路よりも上記接続手段に近い位置の複数の配線において設けられた複数の第２のパッドをさらに備え、
上記複数の第２のパッドのうちの１対の第２のパッドに所定の第２の素子を接続することにより上記複数の配線のうちのいずれか１つの配線を選択することを特徴とする請求項１又は２記載の配線基板。
【請求項４】
上記第２の素子は、０Ω抵抗であることを特徴とする請求項３記載の配線基板。
【請求項５】
パラレル／シリアル変換およびシリアル／パラレル変換の機能を有するインターフェース回路と、他の配線基板と接続するための接続手段と、上記インターフェース回路と上記接続手段とを接続してシリアルデータ信号を伝送するための配線を有する配線基板であって、
上記配線基板は、配線長の調整のために互いに異なる配線長を有しかつ互い異なる配線層に形成された複数の配線を備え、
上記複数の配線の両端の分岐点においてそれぞれ１組のビア導体を形成し、上記両端の分岐点における各１組のビア導体の一部を除去することにより、上記複数の配線のうちの１つの配線を選択することを特徴とする配線基板。
【請求項６】
上記複数の配線の配線長差は、上記シリアルデータ信号の信号波長の１／４の倍数以外の長さに設定されることを特徴とする請求項５記載の配線基板。
【請求項７】
上記各１組のビア導体における複数のビア導体の間隔は、バックドリルにより各ビア導体の一部を除去可能な最小距離に設定されることを特徴とする請求項５又は６記載の配線基板。
【請求項８】
上記配線基板は多層基板であり、
上記互いに異なる配線長を有する複数の配線は上記配線基板の少なくとも異なる層に形成されたことを特徴とする請求項１〜７のうちのいずれか１つに記載の配線基板。
【請求項９】
上記配線基板は、上記シリアルデータ信号を伝送するための複数の配線を備えたことを特徴とする請求項１〜８のうちのいずれか１つに記載の配線基板。
【請求項１０】
請求項１〜９のうちのいずれか１つに記載の少なくとも１つの配線基板を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＳｅｒＤｅｓ（シリアライザ／デシリアライザ）機能を有するインターフェースを備える配線基板と、それを備えた電子機器に関する。
【背景技術】
【０００２】
ＳｅｒＤｅｓ機能（パラレル／シリアル変換およびシリアル／パラレル変換の機能）を有するインターフェースは、コンピュータのバス等においてシリアルデータ信号とパラレルデータ信号とを相互に変換するインターフェース回路であって、特に高速インターフェースにおいて、パラレルインターフェースをシリアルインターフェースに接続するために利用される。
【０００３】
近年の高速インターフェース規格としては、イーサネット（登録商標）、ＩＥＥＥ１３９４ｂ、ＰＣＩ  Ｅｘｐｒｅｓｓ、シリアルＡＴＡなどがある。パラレル転送方式では、データ線とは別にクロッ線を用意する必要がある。ＳｅｒＤｅｓ機能を有するインターフェースでは、マンチェスター符号、又は８ｂ／１０ｂ符号などを用いてデータ信号とクロック信号とを１本のラインに重畳して送信する。一方、受信側のクロック再生回路においてクロック信号とデータ信号とを分離する。
【０００４】
従来、配線長を制御する必要がある高速ＳｅｒＤｅｓ機能を有するインターフェースから出力される高速シリアルデータ信号のための配線は、配線基板の作成前にシミュレーションにより動作確認を実施し、配線基板の作成を行っていた。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ケーブルやコネクタを介して対向する配線基板が変わった場合、その全体の配線長が対向する配線基板などにより変わってしまい、所望の性能を出すことができず、配線基板の改変などが必要な状況となっている。
【０００６】
また、特許文献１では、配線基板の作成後に変更できる構成も検討されているが、高速ＳｅｒＤｅｓなど配線長がシビアな制御には不向きであり、スタブ生成などの不都合が生じる。
【０００７】
本発明の目的は以上の問題点を解決し、対向する配線基板が変更された場合でも、その全体の配線長を配線基板の作成後に変更することができる配線基板を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る配線基板は、パラレル／シリアル変換およびシリアル／パラレル変換の機能を有するインターフェース回路と、他の配線基板と接続するための接続手段と、上記インターフェース回路と上記接続手段とを接続してシリアルデータ信号を伝送するための配線を有する配線基板であって、
上記配線は、配線長の調整のために互いに異なる配線長を有する複数の配線を備え、
上記接続手段よりも上記インターフェース回路に近い位置の複数の配線において設けられた複数の第１のパッドを備え、
上記複数の第１のパッドのうちの１対の第１のパッドに所定の第１の素子を接続することにより上記複数の配線のうちのいずれか１つの配線を選択することを特徴とする。
【発明の効果】
【０００９】
本発明に係る配線基板によれば、対向する配線基板が変更された場合でも、その全体の配線長を配線基板の作成後に変更することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る配線基板１０Ａの構成を示す平面図である。
【図２】本発明の第２の実施形態に係る配線基板１０Ｂの構成を示す平面図である。
【図３】本発明の第３の実施形態に係る配線基板１０Ｃの構成を示す平面図である。
【図４】本発明の第４の実施形態に係る配線基板１０Ｄの構成を示す平面図である。
【図５】図４の配線基板１０ＤのＡ−Ａ’線についての断面図であって、（ａ）は初期状態の断面図であり、（ｂ）は配線Ｌ１ａ，Ｌ１ｂの使用時の断面図であり、（ｃ）は配線Ｌ４ａ，Ｌ４ｂの使用時の断面図である。
【図６】本発明の第４の実施形態の変形例に係る配線基板１０Ｄａの構成を示す平面図である。
【図７】本発明の第５の実施形態に係る配線基板１０Ｅの構成を示す平面図である。
【図８】本発明の第６の実施形態に係る配線基板１０Ｆの構成を示す平面図である。
【図９】本発明の第７の実施形態に係る配線基板１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｄａ，１０Ｅ，１０Ｆを備えた電子機器の構成を示すブロック図である。
【図１０】比較例に係る配線基板１０Ｇの構成を示す平面図である。
【発明を実施するための形態】
【００１１】
比較例．
図１０は比較例に係る配線基板１０Ｇの構成を示す平面図である。図１０において、配線基板１０Ｇは、ＳｅｒＤｅｓ（シリアライザ／デシリアライザ）機能を有するインターフェース回路１３を備えた集積回路（ＩＣ）１１と、別の配線基板のコネクタと接続するためのコネクタ１２を備える。配線基板１０Ｇはさらに、配線Ｌ１ａ，Ｌ１ｂ，Ｌ１１ａ，Ｌ１１ｂと、互いに隣接する１対のパッド２１，２２と、互いに隣接する１対のパッド３１，３２とを備える。インターフェース回路１３の第１の端子１３ａは配線Ｌ１１ａを介してパッド２１に接続され、パッド２２は配線Ｌ１ａを介してコネクタ１２の第１の端子１２ａに接続される。また、インターフェース回路１３の第２の端子１３ｂは配線Ｌ１１ｂを介してパッド３１に接続され、パッド３２は配線Ｌ１ｂを介してコネクタ１２の第２の端子１２ｂに接続される。そして、パッド２１，２２間に高速シリアルデータ信号を適切に伝送するための調整用ＡＣ容量であるキャパシタＣａが接続され、パッド３１，３２間に高速シリアルデータ信号を適切に伝送するためのＡＣ容量であるキャパシタＣｂが接続される。
【００１２】
配線基板１０Ｇの作成時には、対向に接続される別の配線基板までの配線長を考慮し、配線基板１０Ｇの配線長などシミュレーションなどのテストを行ってキャパシタＣａ，Ｃｂの容量値を最適な値で設定される。また、そのとき高速シリアルデータ信号波形の波長による反射を考慮して配線の配線長が決定される。しかし、対向する配線基板などが変更された場合、全体の配線の配線長が変わってしまうことにより、信号波長による反射により信号品質が極端に劣化してしまうことがあり、その場合、既に作成しているボードの再作成などが必要となる。本発明に係る実施形態では、対向する配線基板が変更された場合でも、その全体の配線長を配線基板の作成後に変更を可能とすることにより、配線基板の再作成を回避することを目的としている。
【００１３】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１４】
第１の実施形態．
図１は本発明の第１の実施形態に係る配線基板１０Ａの構成を示す平面図である。図１において、配線基板１０Ａは図１０の配線基板１０Ｇに比較して、以下の点が異なる。
（１）配線Ｌ１ａのコネクタ１２側の途中分岐点Ｐａから分岐して、配線Ｌ１ａの配線長（コネクタ１２からの配線長）とは異なり例えば配線長が長い別の配線Ｌ２ａを配線基板１０Ａ上に形成し、配線Ｌ２ａの先端でありパッド２１の近傍にパッド２３を形成した。
（２）配線Ｌ１ｂのコネクタ１２側の途中分岐点Ｐｂから分岐して、配線Ｌ１ｂの配線長（コネクタ１２からの配線長）とは異なり例えば配線長が長い別の配線Ｌ２ｂを配線基板１０Ａ上に形成し、配線Ｌ２ｂの先端でありパッド２１の近傍にパッド３３を形成した。
【００１５】
そして、シミュレーションなどのテスト時において、調整用ＡＣ容量であるキャパシタＣａをパッド２１，２２間に接続するか、パッド２１，２３間に接続するかを選択的に切り替える。もしくは、両方に接続していずれか１つを切断（断線）する。また、調整用ＡＣ容量であるキャパシタＣｂをパッド３１，３２間に接続するか、パッド３１，３３間に接続するかを選択的に切り替える。もしくは、両方に接続していずれか１つを切断（断線）する。なお、電子回路設計用ＣＡＤ装置では、キャパシタＣａ，Ｃｂ及び別の配線Ｌ２ａ，Ｌ２ｂ、別のパッド２３，３３のフットプリントを準備すればよい。すなわち、インターフェース回路１３の第１の端子１３ａからコネクタ１２の第１の端子１２ａまでの配線として、配線Ｌ１１ａ及びＬ１ａを選択するか、配線Ｌ１１ａ及びＬ２ａを選択するかを選択に切り替えることができる。また、インターフェース回路１３の第２の端子１３ｂからコネクタ１２の第２の端子１２ｂまでの配線として、配線Ｌ１１ｂ及びＬ１ｂを選択するか、配線Ｌ１１ｂ及びＬ２ｂを選択するかを選択に切り替えることができる。
【００１６】
以上説明したように、第１の実施形態によれば、所望の配線長の配線を選択的に選択することができ、対向する配線基板などが変更された場合による全体の配線長を変更可能となり、配線基板の再作成などが不要となる。
【００１７】
第２の実施形態．
図２は本発明の第２の実施形態に係る配線基板１０Ｂの構成を示す平面図である。図２において、第２の実施形態に係る配線基板１０Ｂは、図１の配線基板１０Ａに比較して以下の点が異なる。
（１）配線基板１０Ｂ上のコネクタ１２の近傍において、配線Ｌ２１ａ及びパッド４１，４２，４３を形成した。ここで、パッド４１の近傍にパッド４２，４３が形成される。
（２）配線基板１０Ｂ上のコネクタ１２の近傍において、配線Ｌ２１ｂ及びパッド５１，５２，５３を形成した。ここで、パッド５１の近傍にパッド５２，５３が形成される。
【００１８】
以下、第１の実施形態との相違点について詳述する。
【００１９】
図２において、コネクタ１２の第１の端子１２ａは配線Ｌ２１ａを介してパッド４１に接続される。パッド４２は配線Ｌ１ａを介してパッド２２に接続され、パッド４３は配線Ｌ２ａを介してパッド２３に接続される。また、パッド５２は配線Ｌ１ｂを介してパッド３２に接続され、パッド５３は配線Ｌ２ｂを介してパッド３３に接続される。
【００２０】
そして、第１の実施形態のキャパシタＣａ，Ｃｂの選択に加えて、０Ω抵抗（抵抗素子であるが、回路短絡のための素子をいう）Ｒａ，Ｒｂを選択的に切り替える。すなわち、シミュレーションなどのテスト時において、０Ω抵抗Ｒａをパッド４１，４２間に接続するか、パッド４１，４３間に接続するかを選択的に切り替える。もしくは、両方に接続していずれか１つを切断（断線）する。また、０Ω抵抗Ｒａをパッド５１，５２間に接続するか、パッド５１，５３間に接続するかを選択的に切り替える。もしくは、両方に接続していずれか１つを切断（断線）する。なお、電子回路設計用ＣＡＤ装置では、図１の第１の実施形態に比較して０Ω抵抗Ｒａ，Ｒｂ及び別の配線Ｌ２１ａ，Ｌ２１ｂ、パッド４１〜４３、５１〜５３のフットプリントを準備すればよい。すなわち、第２の実施形態では、配線Ｌ１ａを選択するか、配線Ｌ２ａを選択するかを選択的に切り替えることができる。また、配線Ｌ１ｂを選択するか、配線Ｌ２ｂを選択するかを選択的に切り替えることができる。
【００２１】
以上説明したように、第２の実施形態によれば、キャパシタＣａ，Ｃｂの選択的な切り替えに加えて、０Ω抵抗Ｒａ，Ｒｂの選択的な切り替えを行うことができる。これにより、所望の配線長の配線を選択的に選択することができ、対向する配線基板などが変更された場合による全体の配線長を変更可能となり、配線基板の再作成などが不要となる。
【００２２】
以上の第１及び第２の実施形態では、２種類の配線長の２配線のうちの１つを選択的に切り替える例について説明しているが、本発明はこれに限らず、複数の予備配線を備えて、３つ以上の配線のうちの１つを選択的に切り替えるように構成してもよい。
【００２３】
第３の実施形態．
図３は本発明の第３の実施形態に係る配線基板１０Ｃの構成を示す平面図である。図３において、第３の実施形態に係る配線基板１０Ｃは、図２の配線基板１０Ｂに比較して以下の点が異なる。
（１）配線基板１０Ｃは多層基板である。
（２）配線Ｌ２ａを配線Ｌ１ａとは異なる層（例えば下の層）の配線として形成し、これら２つの層の配線を接続するビア導体２４，４４をそれぞれ、パッド２３，４３の直下に形成した。ここで、パッド２３はビア導体２４、配線Ｌ３ａ、及びビア導体４４を介してパッド４３に接続される。
（３）配線Ｌ２ｂを配線Ｌ１ｂとは異なる層（例えば下の層）の配線として形成し、これら２つの層の配線を接続するビア導体３４，５４をそれぞれ、パッド３３，５３の直下に形成した。ここで、パッド３３はビア導体３４、配線Ｌ３ｂ、及びビア導体５４を介してパッド５３に接続される。
【００２４】
以上のように構成された第３の実施形態によれば、第２の実施形態と同様の作用効果を有する。第３の実施形態に示すように、インターフェース回路１３とコネクタ１２とを接続する配線は複数の層に形成することができる。
【００２５】
第４の実施形態．
図４は本発明の第４の実施形態に係る配線基板１０Ｄの構成を示す平面図である。図４において、第４の実施形態に係る配線基板１０Ｄは、図１０の比較例に係る配線基板１０Ｇに比較して以下の点が異なる。
（１）配線Ｌ１ａ上において、容量素子Ｃａの近傍の位置において、配線基板１０Ｄを厚さ方向に貫通するビアに金属導体を充填することにより、１対のビア導体８１，８２を形成した。
（２）配線Ｌ１ａ上において、コネクタ１２の近傍の位置において、配線基板１０Ｄを厚さ方向に貫通するビアに金属導体を充填することにより、１対のビア導体８３，８４を形成した。
（３）配線基板１０Ｄのおもて面において配線Ｌ１ａによりパッド２２からビア導体８１，８２及びビア導体８３，８４を介してコネクタ１２の第１の端子１２ａまで接続される。
（４）ビア導体８１から分岐して、配線基板１０Ｄのおもて面とは異なる配線層に形成された配線Ｌ４ａを介してビア導体８４に接続されるように形成される。ここで、配線Ｌ１ａと配線Ｌ４ａとの間において所定の配線長差が存在する。
（５）配線Ｌ１ｂ上において、容量素子Ｃａの近傍の位置において、配線基板１０Ｄを厚さ方向に貫通するビアに金属導体を充填することにより、１対のビア導体９１，９２を形成した。
（６）配線Ｌ１ｂ上において、コネクタ１２の近傍の位置において、配線基板１０Ｄを厚さ方向に貫通するビアに金属導体を充填することにより、１対のビア導体９３，９４を形成した。
（７）配線基板１０Ｄのおもて面において配線Ｌ１ｂによりパッド３２からビア導体９１，９２及びビア導体９３，９４を介してコネクタ１２の第２の端子１２ｂまで接続される。
（８）ビア導体９１から分岐して、配線基板１０Ｄのおもて面とは異なる配線層に形成された配線Ｌ４ｂを介してビア導体９４に接続されるように形成される。ここで、配線Ｌ１ｂと配線Ｌ４ｂとの間において所定の配線長差が存在する。
【００２６】
以上により配線基板１０Ｄの初期状態を形成できる。なお、図４において、配線Ｌ１ａ，Ｌ４ａを異なる位置に配線し、配線Ｌ１ｂ，Ｌ４ｂを異なる位置に配線しているかのように図示されている。しかし、以下の図５に示すように、各対の配線（Ｌ１ａ，Ｌ４ａ）（Ｌ１ｂ，Ｌ４ｂ）についてそれぞれ同一の縦断面において位置するように形成されており、図６以降の実施形態及び変形例においても同様である。しかし、ビア導体８１，８４，９１，９４での分岐点では合流する必要があるが、それ以外はそれぞれ同一の縦断面において位置しなくてもよい。
【００２７】
図５は図４の配線基板１０ＤのＡ−Ａ’線についての断面図であって、図５（ａ）は初期状態の断面図であり、図５（ｂ）は配線Ｌ１ａ，Ｌ１ｂの使用時の断面図であり、図５（ｃ）は配線Ｌ４ａ，Ｌ４ｂの使用時の断面図である。すなわち、図５では、図示の簡単化のために、配線Ｌ１ａ，Ｌ１ｂのうちの配線Ｌ１ａのみを図示している。図５（ａ）の初期状態において、配線基板１０Ｄは、両面に接地導体７１，７２が形成された誘電体基板７０のおもて面上に誘電体層７３を介して配線Ｌ１ａが形成され、誘電体基板７０の裏面上に誘電体層７４を介して配線Ｌ４ａが形成される。初期状態では、配線Ｌ１ａは４個のビア導体８１〜８４を介して接続され、配線Ｌ１ｂ（図５において図示せず）は４個のビア導体９１〜９４を介して接続される。
【００２８】
図５（ｂ）において配線Ｌ１ａを最終的に選択する場合、ビア導体８１〜８４のそれぞれの裏面側（配線Ｌ４ａ側）からバックドリルにて矢印１０１〜１０４で示すように、ビア導体８１〜８４の一部を、配線Ｌ１ａにおいて接続するビア導体８１〜８４が残存するように削る。これにより、配線Ｌ４ａを配線Ｌ１ａから配線経路を分離する。なお、配線Ｌ１ｂを最終的に採用する場合同様に、各ビア導体９１〜９４の裏面側（配線Ｌ４ｂ側）からバックドリルにて矢印２０１，２０２で示すように、ビア導体９１〜９４の一部を、配線Ｌ１ｂにおいて接続するビア導体９１〜９４が残存するように削る。これにより、配線Ｌ４ｂ配線Ｌ１ｂから配線経路を分離する。
【００２９】
また、図５（ｃ）に示すように配線Ｌ４ａを最終的に選択する場合、ビア導体８２，８３のそれぞれのおもて面側（配線Ｌ１ａ側）からバックドリルにてビア導体８２、８３の一部を、配線Ｌ４ａにおいて接続するビア導体８１〜８４が残存するように削る。これにより、配線Ｌ１ａを配線Ｌ４ａから配線経路を分離する。なお、配線Ｌ４ｂを最終的に採用する場合同様に、ビア導体９２，９３のそれぞれのおもて面側（配線Ｌ１ｂ側）からバックドリルにてビア導体９２，９３の一部を、配線Ｌ４ｂにおいて接続するビア導体９１〜９４が残存するように削る。これにより、配線Ｌ１ｂを配線Ｌ４ｂから配線経路を分離する。
【００３０】
これにより、対向する配線基板のボードなどが変更された場合による全体の配線長を変更可能となり、配線基板のボードの再作成などが不要となる。
【００３１】
以上説明したように本実施形態によれば、例えばＳｅｒＤｅｓ（シリアライザ／デシリアライザ）機能を有する高速インターフェースにおいて、配線長を制御する必要がある配線基板で対向する配線基板のボードが変わった場合に、全体の配線長を変更する。これにより、信号品質が悪化した場合でも、配線基板のボードを再作成することなく配線長を変更することが可能となる。また、配線の変更をビア導体の一部をバックドリルで削ることにより、簡単に配線長の制御が行うことができる。
【００３２】
配線幅とほぼ同じ大きさのビア導体８１〜９４を用いることにより、配線の自由度が大きくなり、信号特性の劣化を予防できる。また、異なる配線層での配線のため、使用しなくなった配線による隣接配線の影響を考慮する必要が無くなった。さらに、容量素子や抵抗素子を利用する場合、素子の大きさや実装するパッドが配線より大きいため配線の迂回などが発生し、信号劣化が起こる可能性があるが、ビア導体は配線幅とほぼ同等の大きさのため、迂回する場合でもそのルートが小さくなる。また、異なる配線層での配線のため、迂回する必要は無くなる。
【００３３】
第４の実施形態の変形例
図６は本発明の第４の実施形態の変形例に係る配線基板１０Ｄａの構成を示す平面図である。図６の配線基板１０Ｄａは、図４の配線基板１０Ｄに比較して以下の点が異なる。
（１）配線Ｌ１ａ上においてビア導体８１，８２の間に位置するビア導体８５から分岐して、ビア導体８３，８４の間に位置するビア導体８６に至る配線であって、配線Ｌ１ａ，Ｌ４ａとは異なる配線層に形成された配線Ｌ８ａを形成した。
（２）配線Ｌ１ｂ上においてパッド３２とビア導体９１との間に位置するビア導体９５から分岐して、ビア導体９４と第２の端子１２ｂとの間に位置するビア導体９６に至る配線であって、配線Ｌ１ｂ，Ｌ４ｂとは異なる配線層に形成された配線Ｌ８ｂを形成した。
【００３４】
すなわち、当該変形例では、異なる配線層を３層にした場合の例を示す。ビア導体の数は１本の配線につき６個のビア導体となるが、バックドリルの組み合わせで異なる３つの配線層から１つの配線層の配線のみを選択することが可能であり、配線長のバリエーションを増大させることができる。また同様に、配線層数をさらに増やすことは可能である。
【００３５】
第５の実施形態．
図７は本発明の第５の実施形態に係る配線基板１０Ｅの構成を示す平面図である。図７の配線基板１０Ｅは、図４の配線基板１０Ｄとは以下の点が異なる。
配線構成は互いに同一だが、異なる配線層の配線長を以下のように調整する。すなわち、各１対の配線（Ｌ１ａ，Ｌ４ａ）（Ｌ１ｂ，Ｌ４ｂ）の配線長差を、伝送するシリアルデータ信号の信号波長の１／４の倍数以外に設定する。高速シリアルデータ信号では、配線長により、信号劣化が起こる。配線長が長くなる場合、減衰効果により振幅は小さくなるが、別の要因としてシリアルデータ信号の反射により信号が乱れてしまう。この場合、信号波長の１／４の倍数で信号が増幅されることにより信号品質が劣化する。形成する配線長差を信号波長の１／４の倍数からずらすことにより、対向する配線基板のボードが変わることによる全体の配線長が変化した場合でも、反射による信号の劣化を回避することが可能となる。
【００３６】
第６の実施形態．
図８は本発明の第６の実施形態に係る配線基板１０Ｆの構成を示す平面図である。図８の配線基板１０Ｆは、図４の配線基板１０Ｄとは以下の点が異なる。
互いに近接して形成される各１対のビア導体（８１，８２）（８３，８４）（９１，９２）（９３，９４）の間隔をバックドリルで各ビア導体を同時に除去できる最小間隔で配置している。例えば、図５において配線Ｌ１ａを使用する場合は、バックドリルで１対のビア導体（８１，８２）（８３，８４）を削るため配線Ｌ１ａに無駄な配線は存在しない。しかし、配線Ｌ４ａを使用する場合、ビア導体８１，８２の間およびビア導体８３，８４の間の配線Ｌ１ａの配線部分が配線Ｌ１ａからビア導体８１を介して配線Ｌ４ａに、配線Ｌ４ａからビア導体８４を介して配線Ｌ１ａに接続する場合以下のようになる。このとき、無駄なスタブ配線となり信号品質の劣化の元となるため、ビア導体８１，８２間およびビア導体８３，８４間は可能な限り間隔は小さくすることが高速シリアルデータ信号では重要となる。
【００３７】
以上説明したように、本実施形態によれば、各１組のビア導体における複数のビア導体の間隔は、バックドリルにより各ビア導体の一部を除去可能な最小距離に設定されることを特徴としている。従って、１対のビア導体間隔が比較的広い場合、その間の配線がスタブ配線となり信号劣化の要因となるが、本実施形態の構成では、その要因を可能な限り排除できる。
【００３８】
第７の実施形態．
図９は本発明の第７の実施形態に係る配線基板１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｄａ，１０Ｅ，１０Ｆを備えた電子機器の構成を示すブロック図である。
【００３９】
図９において、例えばパーソナルコンピュータ、複合機などの電子機器６０において、２つの配線基板１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｄａ，１０Ｅ，１０Ｆを備え、それらコネクタ１２，１２間を接続コード１４で接続している。これにより、２つの配線基板１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｄａ，１０Ｅ，１０Ｆ同士で高速シリアル通信を行うことができる。なお、配線長の調整については、第１〜第６の実施形態で説明したとおりである。
【００４０】
変形例．
以上の実施形態においては、キャパシタＣａ，Ｃｂおよび／又は０Ω抵抗Ｒａ，Ｒｂを用いて配線長を変更しているが、本発明はこれに限らず、インダクタ、抵抗などその他の部品を用いて配線長の切り替えを行ってもよい。
【００４１】
以上の実施形態においては、別の配線基板との接続のためにコネクタ１２を用いているが、本発明はこれに限らず、接続用カードなどの接続手段を用いてもよい。
【００４２】
実施形態のまとめ．
第１の態様に係る配線基板は、パラレル／シリアル変換およびシリアル／パラレル変換の機能を有するインターフェース回路と、他の配線基板と接続するための接続手段と、上記インターフェース回路と上記接続手段とを接続する配線基板である。また、当該配線基板は、シリアルデータ信号を伝送するための配線を有する配線基板であって、
上記配線基板は、配線長の調整のために互いに異なる配線長を有する複数の配線を備え、
上記接続手段よりも上記インターフェース回路に近い位置の複数の配線において設けられた複数の第１のパッドを備え、
上記複数の第１のパッドのうちの１対の第１のパッドに所定の第１の素子を接続することにより上記複数の配線のうちのいずれか１つの配線を選択することを特徴とする。
【００４３】
第２の態様に係る配線基板は、第１の態様に係る配線基板において、上記第１の素子は、キャパシタであることを特徴とする。
【００４４】
第３の態様に係る配線基板は、第１又は第２の態様に係る配線基板において。上記インターフェース回路よりも上記接続手段に近い位置の複数の配線において設けられた複数の第２のパッドをさらに備え、
上記複数の第２のパッドのうちの１対の第２のパッドに所定の第２の素子を接続することにより上記複数の配線のうちのいずれか１つの配線を選択することを特徴とする。
【００４５】
第４の態様に係る配線基板は、第３の態様に係る配線基板において、上記第２の素子は、０Ω抵抗であることを特徴とする。
【００４６】
第５の態様に係る配線基板は、パラレル／シリアル変換及びシリアル／パラレル変換の機能を有するインターフェース回路と、他の配線基板と接続する接続手段と、インターフェース回路と接続手段とを接続してシリアルデータ信号を伝送する配線を有する配線基板であって、
上記配線基板は、配線長の調整のために互いに異なる配線長を有しかつ互い異なる配線層に形成された複数の配線を備え、
上記複数の配線の両端の分岐点においてそれぞれ１組のビア導体を形成し、上記両端の分岐点における各１組のビア導体の一部を除去することにより、上記複数の配線のうちの１つの配線を選択することを特徴とする。
【００４７】
第６の態様に係る配線基板は、第５の態様に係る配線基板において、上記複数の配線の配線長差は、上記シリアルデータ信号の信号波長の１／４の倍数以外の長さに設定されることを特徴とする。
【００４８】
第７の態様に係る配線基板は、第５又は第６の態様に係る配線基板において、上記各１組のビア導体における複数のビア導体の間隔は、バックドリルにより各ビア導体の一部を除去可能な最小距離に設定されることを特徴とする。
【００４９】
第８の態様に係る配線基板は、第１〜第７の態様のうちのいずれか１つに係る配線基板において、上記配線基板は多層基板であり、
上記互いに異なる配線長を有する複数の配線は上記配線基板の少なくとも異なる層に形成されたことを特徴とする。
【００５０】
第９の態様に係る配線基板は、第１〜第８の態様のうちのいずれか１つに係る配線基板において、上記配線基板は、上記シリアルデータ信号を伝送するための複数の配線を備えたことを特徴とする。
【００５１】
第１０の態様に係る電子機器は、上記の少なくとも１つの配線基板を備えたことを特徴とする。
【００５２】
実施形態によればＳｅｒＤｅｓなどの高速インターフェース回路を備えた配線基板において、配線長を調整する必要があるときに対向する配線基板が変わり全体の配線長が変わったとき信号品質が悪化した場合でも配線基板を再作成することなく配線長を変更できる。また、２つの配線の変更をキャパシタＣａ，Ｃｂおよび／又は０Ω抵抗Ｒａ，Ｒｂなどの部品の付け替えにより行うことにより、簡単に配線長の調整を行うことができる。
【符号の説明】
【００５３】
１０Ａ〜１０Ｇ…配線基板、
１１…集積回路（ＩＣ）、
１２…コネクタ、
１３…インターフェース回路、
１４…接続コード、
２１〜２３，３１〜３３，４１〜４３，５１〜５３…パッド、
２４，３４，４４，５４…ビア導体、
６０…電子機器、
７０…誘電体基板、
７１，７２…接地導体、
７３，７４…誘電体層、
８１〜８６，９１〜９６…ビア導体、
Ｃａ，Ｃｂ…キャパシタ、
Ｌ１ａ〜Ｌ３１ａ，Ｌ１ｂ〜Ｌ３１ｂ…配線、
Ｐａ，Ｐｂ…途中分岐点、
Ｒａ，Ｒｂ…０Ω抵抗。
【先行技術文献】
【特許文献】
【００５４】
【特許文献１】特開昭６３−１０２３９９号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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