(57)【要約】【課題】第一配線の側壁に形成される窒化シリコン膜の厚みを小さくする一方で、第二配線の側壁に形成される窒化シリコン膜の厚みを大きくする。【解決手段】半導体装置は、第一配線３３と第二配線３４とを備えている。第一配線３３は、半導体基板９０上に設けられている。第一配線３３の側面は第一側壁膜３６で覆われている。第二配線３４は、第一配線３３よりも幅が広い。第二配線３４の側面は、第二側壁膜３６ａと第二側壁膜３６ａ上の第三側壁膜３９とで覆われている。第一乃至第三側壁膜３６，３６ａ，３９は全て窒化シリコンからなる。第一及び第二側壁膜３６，３６ａは窒化シリコン中の塩素濃度が同等である。第三側壁膜３９は第一及び第二側壁膜３６，３６ａに比べて窒化シリコン中の塩素濃度が大きい。【選択図】図１２
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【特許請求の範囲】
【請求項１】
半導体基板上に、側面を第一側壁膜で覆われた第一配線と、
前記第一配線よりも幅が広く、第二側壁膜と前記第二側壁膜上の第三側壁膜とで側面を覆われた第二配線と、を備えた半導体装置であって、
前記第一乃至第三側壁膜は全て窒化シリコンからなり、前記第一及び第二側壁膜は窒化シリコン中の塩素濃度が同等であり、前記第三側壁膜は前記第一及び第二側壁膜に比べて窒化シリコン中の塩素濃度が大きい、半導体装置。
【請求項２】
前記第一配線は、所定の間隔をあけて互いに平行に複数配列されており、
前記第二配線は、前記第一配線同士の間の間隔よりも広い間隔をあけて互いに平行に複数配列されている、請求項１に記載の半導体装置。
【請求項３】
互いに隣接する前記第一配線間に設けられた構造体をさらに有する、請求項２に記載の半導体装置。
【請求項４】
前記第二配線はトランジスタのゲート電極である、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第三側壁膜がトランジスタのＬＤＤ領域を覆っている、請求項４に記載の半導体装置。
【請求項６】
前記第三側壁膜の側壁を覆う第四側壁膜を有し、前記第四側壁膜がトランジスタのＬＤＤ領域を覆っている、請求項４に記載の半導体装置。
【請求項７】
第一配線と、前記第一配線よりも幅が広い第二配線と、を半導体基板上に形成する工程と、
前記第一配線の側面を覆い、窒化シリコンから成る第一側壁膜を形成する工程と、
前記第二配線の側面を覆い、前記第一側壁膜を構成する窒化シリコンと膜中の塩素濃度が同等の窒化シリコンから成る第二側壁膜を形成する工程と、
前記第一側壁膜及び前記第二側壁膜上に、前記第一側壁膜及び前記第二側壁膜を構成する窒化シリコンに比べて膜中の塩素濃度が大きい窒化シリコンから成る第三側壁膜を形成する工程と、
前記第三側壁膜のうちの前記第一側壁膜上に形成された部分を除去する工程と、を含む半導体装置の製造方法。
【請求項８】
前記第一側壁膜及び前記第二側壁膜は同一のプロセスで形成される、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第三側壁膜のうちの前記第一側壁膜上に形成された部分は、フッ酸を含む水溶液によるエッチングで除去される、請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記第一配線は、所定の間隔をあけて互いに平行に複数形成され、
前記第二配線は、前記第一配線同士の間の間隔よりも広い間隔をあけて互いに平行に複数形成される、請求項７から９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第三側壁膜のうちの、前記第一側壁膜上に形成された部分を除去した後に、互いに隣接する前記第一配線同士の間に構造体を形成する、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第二配線をトランジスタのゲート電極として形成する、請求項７から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第一側壁膜を形成する工程及び前記第二側壁膜を形成する工程の後に、トランジスタのＬＤＤ領域を形成する工程を行い、
前記ＬＤＤ領域を形成する工程を行った後に、前記第三側壁膜を形成する工程を行う、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第一側壁膜を形成する工程、前記第二側壁膜を形成する工程及び前記第三側壁膜を形成する工程の後に、トランジスタのＬＤＤ領域を形成する工程を行う、請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記ＬＤＤ領域を形成する工程を行った後に、前記第三側壁膜の側壁を覆う第四側壁膜を形成する工程を行う、請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
特許文献１（特開２０００−２１６３７３号公報）は、半導体基板上へトランジスタを形成する方法を開示している。この方法では、まず、基板上にゲート絶縁膜を介してゲート電極が形成される。この後、ゲート電極の側壁上にオフセットスペーサを形成する。それから、ゲート電極及びオフセットスペーサをマスクとして基板にイオン注入を施すことにより、基板にＬｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ領域（ＬＤＤ領域）が形成される。さらに、オフセットスペーサの側壁上にサイドウォールスペーサ（第２スペーサ）を形成する。ゲート電極及びサイドウォールスペーサをマスクとして基板にイオン注入を施すことで、ソース及びドレインが形成される。オフセットスペーサを用いて基板にＬＤＤ領域を形成しておくことで、ショートチャネル問題（チャネル長が短くなると閾値電圧が下がり、ソース・ドレイン間に電流が流れやすくなる現象）を解決することが出来る。特許文献１に示されるように、オフセットスペーサやサイドウォールスペーサを構成する材料としては、酸化シリコンや窒化シリコンからなる絶縁膜が挙げられる。
【０００３】
一方で製造コスト削減のために、従来複数の工程として処理していたものを一つの工程にまとめて処理することが一般的になってきた。例えば、近年ではＤＲＡＭ製造工程の周辺回路用ゲート（周辺ゲート）形成工程は、メモリセルに使用されるビット線と同時に形成されるようになっている。
【０００４】
このとき問題になるのは、周辺ゲート用オフセットスペーサやサイドウォールスペーサの厚さである。周辺ゲートでは、高性能トランジスタ形成のために必要な不純物プロファイルを得るために決まった厚さのオフセットスペーサとサイドウォールスペーサが必要である。しかし、一方でビット線は隣接ビット線間スペースが狭いために極力スペーサは薄くする必要がある。ビット線に厚いスペーサを適用した場合、ビット線間に形成される容量コンタクトが十分な面積で形成できなくなり、コンタクト抵抗が高くなるという問題を生じる。
【０００５】
特許文献１では、この点に対して考慮されておらず、特許文献１の方法では近年のように微細化が進んだデバイスを低い製造コストで形成するときの問題を解決することが出来ない。
【０００６】
特許文献２（特開２０１３−２６４９４号公報）は、特許文献１と同様の工程を含む半導体装置の製造方法を開示している。ただし、特許文献２では、トランジスタ領域におけるゲート電極の側壁を形成するオフセットスペーサが窒化シリコンを主体とする第１の絶縁膜から形成され、オフセットスペーサの側壁に形成されるサイドウォールスペーサが酸化アルミニウムを主体とする第２の絶縁膜から形成される。
【０００７】
特許文献２のように、オフセットスペーサとサイドウォールスペーサをそれぞれ選択的にエッチング可能な別の材料に設定しておけば、スペースに余裕のないビット線部においてはオフセットスペーサは残してサイドウォールスペーサのみを除去することが可能である。
【０００８】
特許文献２では、さらに酸化に弱いHigh-k膜をゲート絶縁膜に使用したケースを想定し、酸化剤を発生し易い酸化シリコン膜は使用せず、酸化アルミニウム膜を使用することを特徴としている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−２１６３７３号公報
【特許文献２】特開２０１３−２６４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献２では、トランジスタを構成するゲート電極の側壁としてのオフセットスペーサに窒化シリコンを、サイドウォールスペーサに酸化アルミニウムを使用している。先に述べた理由で、ゲート電極側壁のサイドウォールスペーサとして使用している酸化アルミニウムは、メモリセルのビット線側壁部からは除去する必要がある。この時、ウェットエッチ等で除去するが、アルミイオンが遊離して基板内に侵入しアルミ汚染を引き起こす可能性が高いことが分かってきた。アルミが基板に侵入すると、ＬＳＩの漏れ電流が多くなったり、電子や正孔の移動を妨げたりするので好ましくない。
【課題を解決するための手段】
【００１１】
一実施形態に係る半導体装置は、半導体基板上に、側面を第一側壁膜で覆われた第一配線と、前記第一配線よりも幅が広く、第二側壁膜と前記第二側壁膜上の第三側壁膜とで側面を覆われた第二配線と、を備え、前記第一乃至第三側壁膜は全て窒化シリコンからなり、前記第一及び第二側壁膜は窒化シリコン中の塩素濃度が同等であり、前記第三側壁膜は前記第一及び第二側壁膜に比べて窒化シリコン中の塩素濃度が大きい。
【００１２】
一実施形態に係る半導体装置の製造方法は、第一配線と、前記第一配線よりも幅が広い第二配線と、を半導体基板上に形成する工程と、前記第一配線の側面を覆い、窒化シリコンから成る第一側壁膜を形成する工程と、前記第二配線の側面を覆い、前記第一側壁膜を構成する窒化シリコンと膜中の塩素濃度が同等の窒化シリコンから成る第二側壁膜を形成する工程と、前記第一側壁膜及び前記第二側壁膜上に、前記第一側壁膜及び前記第二側壁膜を構成する窒化シリコンに比べて膜中の塩素濃度が大きい窒化シリコンから成る第三側壁膜を形成する工程と、前記第三側壁膜のうちの前記第一側壁膜上に形成された部分を除去する工程と、を含む。
【発明の効果】
【００１３】
第二配線の側壁を構成する第二側壁膜及び第三側壁膜が両方とも窒化シリコンから成るため、第二配線及びその付近の半導体基板への酸化剤の影響による素子特性の劣化を抑制することができる。さらに、第一配線の側壁は、第三側壁膜に相当する絶縁膜では覆われていないので、素子の微細化を実現できる。さらに、第三側壁膜はアルミニウム(アルミ)等のＳｉ基板に影響を与える金属元素が含まれていないので、基板汚染によるデバイス特性の劣化を防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第１実施例の半導体装置を表す図である。
【図１４】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１５】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１６】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１７】第２実施例の半導体装置の製造方法の一工程を表す図である。
【図１８】いくつかの温度下で成膜された窒化シリコン膜中の塩素濃度を示す図である。
【図１９】いくつかの温度下で成膜された窒化シリコン膜のエッチング量を表す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。
（第１実施例）
第１実施例は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものである。なお、本明細書では、メモリセル領域を形成する予定の領域を「メモリセル形成領域」、周辺回路領域を形成する予定の領域を「周辺回路形成領域」と呼ぶことがある。
【００１６】
本実施例では、メモリセル形成領域のビット線（第一配線）と、周辺回路形成領域の電界効果トランジスタのゲート電極（第二配線）とが、同一の工程でパターニングして形成される。
【００１７】
図１はメモリセル形成領域を示す平面図を表す。また、図２（Ａ）は図１のＡ１−Ａ１方向の断面図であり、図２（Ｂ）は図１のＢ１−Ｂ１方向の断面図である。図２（Ｃ）は周辺回路形成領域の断面図を表す。同様に、図３（Ａ），図４（Ａ），図６（Ａ）〜図１３（Ａ）は、各工程時における図１のＡ１−Ａ１方向に沿った断面図である。図３（Ｂ），図４（Ｂ），図６（Ｂ）〜図１３（Ｂ）は、各工程時における図１のＢ１−Ｂ１方向に沿った断面図である。また、図３（Ｃ），図４（Ｃ），図６（Ｃ）〜図１２（Ｃ）は、各工程時における周辺回路形成領域の断面図を表す。なお、構成要件を分かり易く図示するため、各図において絶縁膜などが適宜省略して示されることがある。
【００１８】
まず、図１及び図２に示すように、例えばＳＴＩ(Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ)法により、半導体基板９０のメモリセル形成領域及び周辺回路形成領域内に、素子分離領域１０を形成する。半導体基板９０内において、素子分離領域１０で区画された領域が活性領域１１となる。次に、任意の方法により、周辺回路領域のｎチャネル型のトランジスタを形成すべき領域１１ｂに、Ｐウェル１４を形成する。また、ｐチャネル型のトランジスタを形成すべき領域１１ａに、Ｎウェル１５を形成する（図２（Ｃ）参照）。
【００１９】
続いて、任意の方法により、メモリセル形成領域内に、素子分離領域１０と交差する方向に延在する溝状のトレンチ１６を形成する。そして、トレンチ１６の内壁をＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）法により酸化して、酸化シリコン膜からなるゲート絶縁膜１７を形成する。次に、トレンチ１６内を導体膜で埋め込むことで、溝型のゲート電極１９を形成する。そして、半導体基板９０上の主面に、窒化シリコン膜からなるビットコンタクト層間絶縁膜２２を形成する（図２（Ａ）及び（Ｂ）参照）。このとき、周辺回路形成領域の半導体基板９０上にもビットコンタクト層間絶縁膜２２が形成されるが、周辺回路形成領域の窒化シリコン膜２２は例えばウェットエッチングにより除去する（図２（Ｃ）参照）。
【００２０】
次に、半導体基板９０上にビット線（第一配線）及びゲート電極（第二配線）を形成する。具体的な一例として、ビット線及びゲート電極は以下の方法により形成できる。まず、図３に示すように、周辺回路形成領域の半導体基板９０上に酸化シリコン膜２３を形成する。Ｐウェル１４上に、半導体基板９０側から順に、ＨｆＯ2（酸化ハフニウム）膜２４、窒化チタン膜（金属膜）２５及び多結晶シリコン膜（導電膜）２６を形成する。酸化シリコン膜２３及びＨｆＯ2膜２４はゲート絶縁膜を構成する。
【００２１】
また、Ｎウェル１５上に半導体基板９０側から順に、ＨｆＯ2膜２４、Ａｌ2Ｏ3（酸化アルミニウム）膜２７、窒化チタン膜（金属膜）２５及び多結晶シリコン膜（導電膜）２６を形成する。酸化シリコン膜２３、ＨｆＯ2膜２４及びＡｌ2Ｏ3膜２７は、ゲート絶縁膜を構成する。酸化ハフニウムや酸化アルミニウムを含む絶縁膜は、二酸化シリコンを主体とする絶縁膜よりも誘電率が高く、高誘電率絶縁膜やＨｉｇｈ−Ｋ絶縁膜と呼ばれこともある。なお、好ましい一例を詳細に説明したが、上記のゲート絶縁膜は、ゲート絶縁膜として機能する限り、他の任意の材料から構成されていてよい。
【００２２】
次に、図４に示すように、フォトリソグラフィ法及びドライエッチング法などによって、ビットコンタクト層間絶縁膜２２の一部を除去することで、ビットコンタクト開口部から活性領域１１の一部を露出させる（図４（Ａ）参照）。その後、半導体基板９０上の全面に多結晶シリコン膜（導電膜）２９、窒化タングステン膜（導電膜）及びタングステン膜（導電膜）３０（図４では窒化タングステン膜とタングステン膜との境界は示されていない）、並びに窒化シリコン膜３１を形成する。この工程により、周辺回路形成領域では、導電膜２９、３０が、ゲート電極２５，２６を覆った状態になる（図４（Ｃ）参照）。メモリセル形成領域では、導電膜２９、３０の一部が半導体基板９０の活性領域１１を覆った状態になる（図４（Ａ）参照）。
【００２３】
次に、図５及び図６に示すように、フォトリソグラフィ法及びエッチング法などにより、窒化シリコン膜３１、導電膜２９，３０、多結晶シリコン膜２６、及びゲート絶縁膜２４，２７を所要の形状に加工する。なお、図５は、当該加工後のメモリセル形成領域を示す平面図である。当該加工により、メモリセル形成領域上では、多結晶シリコン膜２６及び導電膜２９，３０からなるビット線３３（第一配線）が形成される。また、当該加工により、周辺回路形成領域のＰウェル１４上では、窒化チタン膜２５、多結晶シリコン膜２６、及び導電膜２９、３０からなるゲート電極（第二配線）３４が形成される（図６（Ｃ）参照）。なお、半導体基板９０の表面に平行な方向において、ゲート電極３４の幅は、ビット線３３の幅よりも広い。Ｐウェル１４上では、酸化シリコン膜２３及びパターニングされたＨｆＯ2膜２４がゲート絶縁膜を構成する。
【００２４】
上記加工により、周辺回路形成領域のＮウェル１５上では、窒化チタン膜２５、多結晶シリコン膜２６及び導電膜２９，３０からなるゲート電極（第二配線）３４が形成される。Ｎウェル１５上では、酸化シリコン膜２３並びにパターニングされたＨｆＯ2膜２４及びＡｌ2Ｏ3膜２７が、ゲート絶縁膜を構成する。なお、上記実施例の代わりに、上述のビット線３３、ゲート電極３４及びゲート絶縁膜等は、それぞれの機能を発揮することができる限り、任意の材料から構成されていてよい。
【００２５】
上記のようにして、メモリセル形成領域のビット線３３と周辺回路形成領域のゲート電極３４を同一のプロセスで形成することができる。なお、図５及び図６に示すように、ビット線３３は、所定の間隔をあけて互いに平行に複数配列されていてよい。また、ゲート電極３４は、ビット線３３同士の間の間隔よりも広い間隔をあけて互いに平行に複数配列されていることが好ましい。
【００２６】
次に、図７に示すように、半導体基板９０上の全面に、窒化シリコン膜３６を形成する。窒化シリコン膜３６は、例えば原子層堆積法（ＡＬＤ）によって形成することができる。具体的には、５５０℃の高温下において、ジクロロシラン(ＤＣＳ)ガスとアンモニア（ＮＨ3）ガスとを交互に供給しながら原子層レベル、又は分子層レベルでシリコン成長と窒化を交互に繰り返すことにより、窒化シリコン膜３６が成膜される。
【００２７】
窒化シリコン膜３６上にフォトレジスト２８を形成した後、周辺回路形成領域上のフォトレジスト２８を除去することによって、フォトレジストパターンを形成する。周辺回路形成領域上に形成された窒化シリコン膜３６をエッチバックし、ゲート絶縁膜及びゲート電極３４の側壁を覆うように窒化シリコン膜３６ａを残留させる。この窒化シリコン膜３６ａは、オフセットスペーサ（第二側壁膜）３６ａと呼ばれ、ゲート電極３４の側壁を構成している。フォトレジスト２８で覆われたメモリセル形成領域は当該エッチングには曝されない。それゆえ、複数のビット線３３を覆う窒化シリコン膜３６は、除去されずに残留する。なお、メモリセル形成領域の窒化シリコン膜３６のうちのビット線３３の側壁の部分は、オフセットスペーサ（第一側壁膜）３６と呼ばれる。
【００２８】
第一側壁膜を構成する窒化シリコン膜３６と第二側壁膜を構成する窒化シリコン膜３６ａとは、別々のプロセスで形成されてもよいが、上記のように同一のプロセスで形成されることが好ましい。これにより、第一側壁膜を構成する窒化シリコン膜３６と第二側壁膜を構成する窒化シリコン膜３６ａとは、当然膜中の塩素濃度も同じになる。
【００２９】
次に、メモリセル形成領域のフォトレジストパターン２８を除去した後、周辺回路形成領域のＮウェル１５上及びメモリセル形成領域に、第１のマスクを設ける（図示していない）。オフセットスペーサ３６ａ及び第１のマスクを用いて、周辺回路形成領域のＰウェル１４内にｎ型導電型の不純物をイオン注入（第１のイオン注入）することによって、ゲート電極３４の側方下部にＬＤＤ領域３７ａを形成する（図８（Ｃ）も参照）。第１のマスクを除去した後、周辺回路形成領域のＰウェル１４上及びメモリセル形成領域に、第２のマスクを設ける（図示していない）。オフセットスペーサ３６ａ及び第２のマスクを用いて、周辺回路形成領域のＮウェル１５内にｐ型導電型の不純物をイオン注入（第１のイオン注入）することによって、ゲート電極３４の側方下部にＬＤＤ領域３７ｂを形成する（図８（Ｃ）も参照）。この後、第２のマスクを除去する。
【００３０】
次に、図８に示すように、半導体基板９０上の全面に、窒化シリコン膜３８を形成する。窒化シリコン膜３８は、第一及び第二側壁膜を構成する窒化シリコン３６，３６ａを覆うように形成される。窒化シリコン膜３８は、例えば原子層堆積法（ＡＬＤ）によって形成することができる。具体的には、４５０℃の高温下において、ジクロロシラン(ＤＣＳ)ガスとアンモニア（ＮＨ3）ガスとを交互に供給しながら原子層レベル、又は分子層レベルでシリコン成長と窒化を交互に繰り返すことにより、窒化シリコン膜３８が成膜される。ここで、窒化シリコン膜３６を成膜する際の温度よりも低温で、窒化シリコン膜３８を成膜することにより、窒化シリコン膜３８の膜中塩素濃度を、窒化シリコン３６，３６ａの膜中塩素濃度に比べて大きくすることができる。窒化シリコン膜３８のうちの、ゲート電極３４の側壁を構成する部分３９は、サイドウォールスペーサと呼ばれ、オフセットスペーサ３６ａよりも厚いことが好ましい。この場合、窒化シリコン膜３８がビット線３３間の隙間を極端に狭めたり、図８（Ｂ）に示すように完全に埋設してしまうことがある。
【００３１】
次に、半導体基板９０上の全面に再びフォトレジスト２８ａを形成した後、周辺回路形成領域上のフォトレジスト２８ａを除去して、フォトレジストパターンを形成する。周辺回路形成領域上の窒化シリコン膜３８をエッチバックすることによって、窒化シリコン膜３８の、ゲート電極３４の側壁を構成する部分（サイドウォールスペーサ）３９を残留させる。サイドウォールスペーサ３９は、オフセットスペーサ３６ａの側壁に形成される。すなわち、ゲート電極３４の側面は、オフセットスペーサ３６ａと、オフセットスペーサ３６ａ上のサイドウォールスペーサ３９と、により覆われる。ここで、サイドウォールスペーサ３９を構成する窒化シリコン膜の膜中塩素濃度は、オフセットスペーサ３６ａを構成する窒化シリコンの膜中塩素濃度に比べて大きい。
【００３２】
図１８は、ＡＬＤ法で形成した窒化シリコン膜を二次イオン質量分析（ＳＩＭＳ分析）し、膜の深さ方向に膜中塩素濃度を調査した結果である。４５０℃で成膜した場合は、表面側からの深さ約１〜９ｎｍの範囲で膜中塩素濃度は約１Ｅ＋２１（ａｔｏｍｓ／ｃｍ3）となった。ここで、「１Ｅ＋２１」なる表記は、１０21を意味する。４５０℃で成膜した窒化シリコンは、５５０℃で成膜した窒化シリコンに比べて１０倍程度膜中塩素濃度が高いことが分かる。
【００３３】
なお、フォトレジスト２８で覆われたメモリセル形成領域の窒化シリコン膜３８は当該エッチングには曝されない。そのため、窒化シリコン膜３８は複数のビット線３３の間を埋設するように形成された状態に維持される。
【００３４】
次に、フォトレジストパターン２８ａを除去した後、周辺回路形成領域のＮウェル１５上及びメモリセル形成領域に、第３のマスクを設ける（図示していない）。オフセットスペーサ３６ａ、サイドウォールスペーサ３９及び第３のマスクを用いて、周辺回路形成領域のＰウェル１４内に、第１のイオン注入よりも高濃度のｎ型導電型の不純物のイオン注入を行う（第２のイオン注入）。これにより、ゲート電極３４の側方下部にソース及びドレイン４０ａが形成される。低不純物濃度領域としてのＬＤＤ領域３７ａの一部が、オフセットスペーサ３６ａ及びサイドウォールスペーサ３９の直下に残留する。
【００３５】
次に、第３のマスクを除去した後、周辺回路形成領域のＰウェル１４上及びメモリセル形成領域に、第４のマスクを設ける（図示していない）。オフセットスペーサ３６ａ、サイドウォールスペーサ３９及び第４のマスクを用いて、周辺回路形成領域のＮウェル１５内に、第１のイオン注入よりも高濃度のｐ型導電型の不純物のイオン注入を行う（第２のイオン注入）。これにより、ゲート電極３４の側方下部にソース及びドレイン４０ｂが形成される。低不純物濃度領域としてのＬＤＤ領域３７ｂの一部が、オフセットスペーサ３６ａ及びサイドウォールスペーサ３９の直下に残留する。この後、第４のマスクを除去する。
【００３６】
続いて、図９に示すように、半導体基板９０上の全面に再度フォトレジスト２８ｂを形成した後、メモリセル形成領域上のフォトレジスト２８ｂを除去し、フォトレジストパターンを形成する。このフォトレジストパターンをマスクとして用いて、ウェットエッチングを実施することにより、メモリセル形成領域上の窒化シリコン膜３８を除去する。ここで、窒化シリコン膜３８の膜中塩素濃度は、オフセットスペーサ（第一側壁膜）３６を形成する窒化シリコン膜３６の膜中塩素濃度より大きい。そのため、一般に、上層の窒化シリコン膜３８のエッチングレートの方が、オフセットスペーサを形成する窒化シリコン膜３６のエッチングレートよりも大きくなる。
【００３７】
図１９は、窒化シリコン膜を０．３％の希フッ酸（ＤＨＦ）に浸漬した時の浸漬時間に対するエッチング量を示している。成膜時の温度で比較したところ、ＡＬＤ法で４５０℃で成膜した窒化シリコン膜は、５５０℃で成膜した窒化シリコン膜に比べて５倍以上のエッチング量になる（３００秒浸漬時）。したがって、オフセットスペーサとしての窒化シリコン膜３６を残しつつ、上層の窒化シリコン膜３８を選択的に除去することができる。このようにして、ビット線３３同士の間の隙間を埋めていた窒化シリコン膜３８が除去される。その後、フォトレジストパターン２８ｂを除去する。なお、図１９を参照すると、窒化シリコン膜３８と窒化シリコン膜３６のエッチング量に十分な違いを生じさせるため、窒化シリコン膜３８の成膜温度は窒化シリコン膜３６の成膜温度よりも少なくとも５０℃以上低いことが好ましい。一例として、窒化シリコン膜３６は５５０℃以上の温度で成膜され、窒化シリコン膜３８は４５０〜５００℃の温度で成膜されればよい。
【００３８】
なお、窒化シリコン膜３６，３８のエッチング量の違いは、成膜条件の違いによって生じた膜中塩素濃度の違い（又はそれに伴う膜中窒化濃度の違い）に起因するものと考えられる。したがって、温度以外の成膜条件を適宜設定することにより、窒化シリコン膜３６，３８の膜中塩素濃度に違いを生じさせてもよい。さらに、窒化シリコン膜３６，３８の膜中塩素濃度に違いを生じさせることができれば、ＡＬＤ法ではなくＣＶＤ法によって窒化シリコン膜３６，３８を成膜してもよい。
【００３９】
仮に、オフセットスペーサ及びサイドウォールスペーサの少なくとも一方が酸化アルミニウムから構成されている場合、これらのスペーサの一部又は全部が除去されるときに、半導体基板がアルミニウムによって汚染されることがある。アルミニウムが半導体基板に侵入すると、ＬＳＩの漏れ電流が増大したり、電気的キャリアの移動が遅くなったりするため好ましくない。本実施例では、オフセットスペーサ及びサイドウォールスペーサの両方が窒化シリコン膜から形成されているため、半導体基板の汚染を発生させることが無い。
【００４０】
次に、図１０に示すように、半導体基板９０上の全面に、例えばＣＶＤ法により、ライナー膜として窒化シリコン膜４１を形成することが好ましい。この際、メモリセル形成領域上の窒化シリコン膜３８は除去されているため、ビット線３３間の隙間を完全に埋設させることなく、窒化シリコン膜４１を形成することができる（特に図１０（Ｂ）参照）。この結果、後述する図１１に示す工程で、窒化シリコン膜４１を、容量コンタクトホールを開口する時のエッチングストッパとして用いることができる。次に、半導体基板９０上の全面に、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ；層間絶縁膜）膜４２を形成した後、熱処理を行う。例えば化学的機械研磨法（ＣＭＰ法）を用いて、ライナー膜４１をストッパとしてＳＯＤ膜４２を平坦化する。
【００４１】
次に、図１１に示すように、フォトリソグラフィ法及びエッチング法などにより、ＳＯＤ膜４２からなる層間絶縁膜に、容量コンタクトホール４３（接続孔）及びコンタクトホール４５を形成する。具体的には、メモリセル形成領域では、ＳＯＤ膜４２からなる層間絶縁膜に容量コンタクトホール４３を形成する。容量コンタクトホール４３は、ＳＯＤ膜４２の表面から、ビット線３３間に位置する活性領域１１（ソース又はドレイン領域である半導体基板９０の一面）まで貫通するように形成される。また、周辺回路形成領域のコンタクトホール４５は、ＳＯＤ膜４２の表面からソース及びドレイン４０ａ，４０ｂまで貫通するように形成される。なお、ライナー膜４１及び窒化シリコン膜３６がドライエッチング保護膜として機能し得る。上記のようにして、ビット線３３の間に自己整合的に容量コンタクトホール４３を形成することができる。
【００４２】
続いて、図１２に示すように、容量コンタクトホール４３及びコンタクトホール４５の中に導電性の膜を埋め込むことで、コンタクトプラグ（接続プラグ）４４を形成する。この際、図１２に示すように、容量コンタクトホール４３の側壁には窒化シリコンからなるサイドウォール膜６０が形成されても良い。
【００４３】
続いて、図１３に示すように、メモリセル形成領域では、容量コンタクトプラグ４４に電気的に接続された容量コンタクトパッド４９を形成する。さらに、周辺回路形成領域では、ソース及びドレイン４０ａ及び４０ｂに電気的に接続された配線を形成する（図示しない）。続いて、メモリセル形成領域には、下部電極５０、容量絶縁膜５２及び上部電極５１からなるクラウン型のキャパシタを形成する。キャパシタは、容量コンタクトパッド４９に電気的に接続されている。
【００４４】
周辺回路領域には、プレナー型のｎチャネル型とｐチャネル型の電界効果トランジスタが形成されている。各チャネル型のトランジスタは、半導体基板９０上に順に設けられた、ゲート絶縁膜及びゲート電極３４（第二配線）を有する。各チャネル型のトランジスタのゲート電極３４は、多結晶シリコン膜２６及び導電膜２９，３０から構成されていてよい。ゲート電極３４上にはハードマスクが設けられていてもよい。各チャネル型のトランジスタのゲート絶縁膜及びゲート電極３４の側壁には、ＬＤＤ領域を形成するためのオフセットスペーサ３６ａとして窒化シリコン膜が形成され、ソース及びドレイン領域用のサイドウォールスペーサ３９として窒化シリコン膜が形成されている。上記のようにして、キャパシタ、電界効果トランジスタ及びビット線３３を有するＤＲＡＭを備えた半導体装置が完成する。
【００４５】
本実施例の半導体装置では、メモリセル形成領域のビット線３３の側壁がオフセットスペーサ３６で覆われている。また、周辺回路形成領域のゲート電極３４の側壁がオフセットスペーサ３６ａとサイドウォールスペーサ３９とで覆われている。オフセットスペーサ３６，３６ａ及びサイドウォールスペーサ３９は、全て窒化シリコンからなる。オフセットスペーサ３６，３６ａは、窒化シリコン膜中の塩素濃度が同じである。ただし、サイドウォールスペーサ３９の窒化シリコン膜中の塩素濃度は、オフセットスペーサ３６，３６ａの窒化シリコン膜中塩素濃度よりも大きい。
【００４６】
オフセットスペーサ３６ａ及びサイドウォールスペーサ３９が両方とも窒化シリコンから成るため、ゲート電極３４及びその付近の半導体基板９０は、比較的厚い窒化シリコン膜で覆われる。そのため、酸化剤の進入による半導体基板９０の汚染を防止することができる。また、ビット線３３の側壁は、サイドウォールスペーサ３９では覆われていないので、ビット線３３の隣接配線間スペースを大きくすることが出来る。要するに、本実施例によれば、ゲート電極３４及びゲート絶縁膜への酸化剤の影響による素子特性の劣化を抑制しつつ、ビット線３３間に埋設された絶縁膜を選択的に除去することによって素子の微細化を実現できる。
【００４７】
（第２実施例）
以下では、第２実施例に係る半導体装置及びその製造方法を説明する。ただし、第１実施例と同じ工程についてはその説明を省略することがある。
【００４８】
以下、図面を参照して、第２実施例の半導体装置の製造方法を説明する。図１４（Ａ）〜図１７（Ａ）は、各工程時における図１のＡ１−Ａ１方向に沿った断面図である。図１４（Ｂ）〜図１７（Ｂ）は、各工程時における図１のＢ１−Ｂ１方向に沿った断面図である。また、図１４（Ｃ）〜図１７（Ｃ）は、各工程時における周辺回路形成領域の断面図を表す。なお、構成要件を分かり易く図示するため、図では絶縁膜などが適宜省略して示されることがある。
【００４９】
まず、図１〜図６に示すように、第１実施例と同様の方法で、半導体基板９０のメモリセル形成領域上にビット線（第一配線）３３を形成し、周辺回路形成領域にゲート電極（第二配線）３４を形成する。
【００５０】
次に、図１４に示すように、半導体基板９０上の全面に、第一窒化シリコン膜６６及び第二窒化シリコン膜６７を形成する。ここで、第二窒化シリコン膜６７の膜中塩素濃度が第一窒化シリコン膜６６の膜中塩素濃度よりも大きくなるようにする。
【００５１】
窒化シリコン膜６６，６７は、例えば原子層堆積法（ＡＬＤ）によって形成することができる。具体的には、高温下において、ジクロロシラン(ＤＣＳ)ガスとアンモニア（ＮＨ3）ガスとを交互に供給しながら原子層レベル、又は分子層レベルでシリコン成長と窒化を交互に繰り返すことにより、窒化シリコン膜６６，６７が成膜される。ここで、窒化シリコン膜６６を成膜する際の温度よりも低温で、窒化シリコン膜６７を成膜することにより、窒化シリコン膜６７の膜中塩素濃度を、窒化シリコン６６の膜中塩素濃度に比べて大きくすることができる。
【００５２】
さらに、第一窒化シリコン膜６６及び第二窒化シリコン膜６７上に、酸化シリコン膜（不図示）を形成してもよい。その後、半導体基板９０上の全面にフォトレジスト２８を形成した後、周辺回路形成領域上のフォトレジスト２８を除去して、フォトレジストパターンを形成する。周辺回路形成領域上の第一窒化シリコン膜６６及び第二窒化シリコン膜６７をエッチバックして、ゲート絶縁膜及びゲート電極３４の側壁を覆うように、第一窒化シリコン膜６６及び第二窒化シリコン膜６７を残留させる。この残留した第一窒化シリコン膜（第二側壁膜）６６ａ及び第二窒化シリコン膜（第三側壁膜）６７ａが、オフセットスペーサを構成する。フォトレジスト２８で覆われたメモリセル形成領域は当該エッチングには曝されない。それゆえ、複数のビット線３３を覆う第一窒化シリコン膜６６及び第二窒化シリコン膜６７は、除去されずに残留する（図１５参照）。
【００５３】
フォトレジストパターン２８を除去した後、メモリセル形成領域及び周辺回路形成領域のＮウェル１５上に、第１のマスク（図示していない）を設ける。オフセットスペーサとしての第一窒化シリコン膜６６ａ及び第二窒化シリコン膜６７ａと第１のマスクとを用いて、周辺回路形成領域のＰウェル１４内にｎ型導電型の不純物をイオン注入する（第１のイオン注入）。これによって、ゲート電極３４の側方下部にＬＤＤ領域３７ａが形成される。第１のマスクを除去した後、メモリセル形成領域及び周辺回路形成領域のＰウェル１４上に、第２のマスク（図示していない）を設ける。オフセットスペーサとしての第一窒化シリコン膜６６ａ及び第二窒化シリコン膜６７ａと第２のマスクとを用いて、周辺回路形成領域のＮウェル１５内にｐ型導電型の不純物をイオン注入する（第１のイオン注入）。これによって、ゲート電極３４の側方下部にＬＤＤ領域３７ｂが形成される。この後、第２のマスクを除去する。
【００５４】
次に、図１６に示すように、半導体基板９０上の全面に、サイドウォールスペーサとしての絶縁膜６８を形成する。ここで、絶縁膜６８は、酸化シリコンであってよい。この代わりに、絶縁膜６８は、窒化シリコン膜６７の膜中塩素濃度と同程度以上の膜中塩素濃度を有する窒化シリコンから形成されていてもよい。
【００５５】
次に、半導体基板９０上の全面に再びフォトレジスト２８ａを形成した後、周辺回路形成領域上のフォトレジスト２８ａを除去して、フォトレジストパターンを形成する。周辺回路形成領域上の絶縁膜６８をエッチバックすることによって、絶縁膜６８の、ゲート電極３４の側壁を構成する部分（サイドウォールスペーサ）６９を残留させる。サイドウォールスペーサ（第四側壁膜）６９は、オフセットスペーサとしての窒化シリコン膜６６ａ，６７ａの側壁に形成される。すなわち、ゲート電極３４の側面は、窒化シリコン膜６６ａ，６７ａと、サイドウォールスペーサ６９と、により覆われる。なお、フォトレジスト２８で覆われたメモリセル形成領域の絶縁膜６８は当該エッチングには曝されない。そのため、絶縁膜６８は複数のビット線３３の間を埋設するように形成された状態に維持される。
【００５６】
フォトレジストパターン２８ａを除去した後、メモリセル形成領域及び周辺回路形成領域のＮウェル１５上に、第３のマスク（図示していない）を設ける。オフセットスペーサ６６ａ，６７ａ、サイドウォールスペーサ６９及び第３のマスクを用いて、周辺回路形成領域のＰウェル１４内に、第１のイオン注入よりも高濃度のｎ型導電型の不純物のイオン注入を行う（第２のイオン注入）。これにより、ゲート電極３４の側方下部にソース及びドレイン４０ａが形成される。これにより、サイドウォールスペーサ（第四側壁膜）６９から露出した領域が、ソース及びドレイン４０ａとなり、サイドウォールスペーサ（第四側壁膜）６９がトランジスタのＬＤＤ領域３７ａを覆った状態になる。
【００５７】
第３のマスクを除去した後、メモリセル形成領域及び周辺回路形成領域のＰウェル１４上に、第４のマスク（図示していない）を設ける。オフセットスペーサ６６ａ，６７ａ、サイドウォールスペーサ６９及び第４のマスクを用いて、周辺回路形成領域のＮウェル１５内に、第１のイオン注入よりも高濃度のｐ型導電型の不純物のイオン注入を行う（第２のイオン注入）。これにより、ゲート電極３４の側方下部にソース及びドレイン４０ｂが形成される。これにより、サイドウォールスペーサ（第四側壁膜）６９から露出した領域が、ソース及びドレイン４０ｂとなり、サイドウォールスペーサ（第四側壁膜）６９がトランジスタのＬＤＤ領域３７ｂを覆った状態になる。この後、第４のマスクを除去する。
【００５８】
続いて、図１７に示すように、半導体基板９０上の全面に再度フォトレジスト２８ｂを形成した後、メモリセル形成領域上のフォトレジスト２８ｂを除去して、フォトレジストパターンを形成する。このフォトレジストパターンをマスクとして用いて、ウェットエッチングを実施することにより、メモリセル形成領域上のサイドウォールスペーサ６８及び窒化シリコン膜６７を除去する。ここで、窒化シリコン膜６７の膜中塩素濃度は、その直下の窒化シリコン膜６６の膜中塩素濃度よりも大きい。そのため、上層の窒化シリコン膜６７のエッチングレートの方が、下層の窒化シリコン膜６６のエッチングレートよりも大きくなる。これにより、下層の窒化シリコン膜６６を残しつつ、上層の窒化シリコン膜６７を選択的に除去することができる。このようにして、ビット線３３間の隙間を埋めていた窒化シリコン膜６８とともに、その直下の窒化シリコン膜６７が除去される。その後、フォトレジストパターンを除去する。
【００５９】
サイドウォールスペーサ６８が、その直下の窒化シリコン膜６７と同程度以上の膜中塩素濃度を有する窒化シリコン膜から形成されている場合、サイドウォールスペーサ６８及び窒化シリコン膜６７は、同一のエッチング液を用いてプロセスで除去できる。また、サイドウォールスペーサ６８が酸化シリコン膜から形成されている場合、まずサイドウォールスペーサ６８を除去した後に、別のプロセスとして窒化シリコン膜６７を除去してもよい。このように、サイドウォールスペーサ６８と窒化シリコン膜６７は、同一のプロセスで除去してもよいし、別個のプロセスを経て除去しても良い。
【００６０】
上記工程により、メモリセル形成領域では、半導体基板の構造は、図９に示す構造と同一の構造となっている。一方、周辺回路形成領域では、オフセットスペーサが第一窒化シリコン膜６６ａ及び第二窒化シリコン膜６７ａを含む点を除き、図９に示す構造と同一の構造となっている。これ以降の工程は、第１実施例の図１０〜図１３に示す方法と同様の方法を実行すればよい。これにより、キャパシタ、電界効果トランジスタ及びビット線を有するＤＲＡＭを備えた半導体装置が完成する。
【００６１】
上記第１実施例及び第２実施例では、ＤＲＡＭを有する半導体装置及びその製造方法について説明した。しかしながら、本発明は、半導体基板上に第一配線及び第二配線が形成された半導体装置全般に適用できる。
【００６２】
すなわち、一態様における半導体装置は、半導体基板上に設けられ、側面を第一側壁膜で覆われた第一配線と、第一配線よりも幅が広く、第二側壁膜と第二側壁膜上の第三側壁膜とで側面を覆われた第二配線と、を備えている。第一乃至第三側壁膜は全て窒化シリコンからなる。第一及び第二側壁膜は窒化シリコンの膜中塩素濃度が同等である。第三側壁膜は第一及び第二側壁膜に比べて窒化シリコンの膜中塩素濃度が大きい。特に、第一配線が所定の間隔をあけて互いに平行に複数配列されており、第二配線が、第一配線同士の間の間隔よりも広い間隔をあけて互いに平行に複数配列されていることが好ましい。
【００６３】
このような半導体装置は、以下のような本発明に係る方法により容易に製造できる。すなわち、一態様における半導体装置の製造方法は、第一配線と、第一配線よりも幅が広い第二配線と、を半導体基板上に形成する工程と、半導体基板上に、第一配線を覆い、窒化シリコンから成る第一側壁膜を形成する工程と、半導体基板上に、第二配線を覆い、第一側壁膜を構成する窒化シリコンと膜中塩素濃度が同等の窒化シリコンから成る第二側壁膜を形成する工程と、第一側壁膜及び第二側壁膜上に、第一側壁膜及び第二側壁膜を構成する窒化シリコンに比べて膜中塩素濃度が大きい窒化シリコンから成る第三側壁膜を形成する工程と、第三側壁膜のうちの第一側壁膜上に形成された部分を除去する工程と、を含む。ここで、第三側壁膜は、第一側壁膜及び第二側壁膜を構成する窒化シリコンに比べて膜中塩素濃度が大きいため、第三側壁膜のうちの第一側壁膜上に形成された部分を除去する工程において、例えば希フッ酸（ＤＨＦ）でエッチングすることにより、第一側壁膜を残しつつ第三側壁膜だけを選択的に除去することができる。
【００６４】
特に、第一側壁膜及び第二側壁膜は同一のプロセスで形成されることが好ましい。これにより、第一配線及び第二配線を同時に容易に形成することができる。上記の製造方法により、上記半導体装置を容易に製造することができる。
【００６５】
本発明の望ましい実施形態について提示し、詳細に説明したが、添付の特許請求の範囲の趣旨または範囲から逸脱しない限り、さまざまな変更及び修正が可能であることを理解されたい。
【符号の説明】
【００６６】
３３  ビット線（第一配線）
３４  ゲート電極（第二配線）
３６  窒化シリコン膜（第一側壁膜）
３６ａ  窒化シリコン膜（第二側壁膜）
３７ａ，３７ｂ  ＬＤＤ領域
３９  窒化シリコン膜（第三側壁膜）
４０ａ，４０ｂ  ソース及びドレイン
４１  ライナー膜
４４  容量コンタクトプラグ
６６  第一窒化シリコン膜（第一側壁膜）
６６ａ  第一窒化シリコン膜（第二側壁膜）
６７  第二窒化シリコン膜
６７ａ  第二窒化シリコン膜（第三側壁膜）
６９  サイドウォールスペーサ（第四側壁膜）
９０  半導体基板
【図２】
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【図３】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１８】
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【図１９】
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【図１】
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【図４】
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【図５】
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【図１４】
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【図１７】
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