(57)【要約】【課題】リカバリ損失の低減を図ることができ、かつ、ゲート電極に印加するゲート電圧を生成するためのドライバ回路の構成が複雑になることを抑制する。【解決手段】一部のゲート電極１５ａと残部のゲート電極１５ｂとに互いに独立した電圧が印加されるようにする。そして、一部のゲート電極１５ａを有する絶縁ゲート構造と残部のゲート電極１５ｂを有する絶縁ゲート構造との閾値電圧が異なるようにし、ＦＷＤ素子の順方向に電流が流れている状態から当該電流を遮断する際、一部のゲート電極１５ａに反転層が形成されない第２電圧が印加されると共に残部のゲート電極１５ｂに当該残部のゲート電極１５ｂが配置されるゲート絶縁膜１４と接する部分にドリフト層１１側から第１不純物領域１６に向かう途中位置まで反転層が形成される第１電圧が印加されるようにする。【選択図】図１
2016092163.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（１１）と、
前記ドリフト層上に形成された第２導電型のベース層（１２）と、
前記ベース層（４）の表層部であって、前記ベース層を挟んで前記ドリフト層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１６、４１）と、
前記第１不純物領域と前記ドリフト層の間に挟まれた前記ベース層の表面に配置されたゲート絶縁膜（１４）と、
前記ゲート絶縁膜上に配置されたゲート電極（１５ａ、１５ｂ）と、
前記ドリフト層と接触すると共に前記ベース層から離間して形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の第２不純物領域（２１、４３）と、
前記ベース層および前記第１不純物領域と電気的に接続される第１電極（１９）と、
前記第２不純物領域と電気的に接続される第２電極（２２）と、を有し、
前記ベース層のうち、前記ゲート絶縁膜を挟んで前記ゲート電極と反対側に位置する部分に前記第１不純物領域と前記ドリフト層との間を繋ぐ反転層を形成し、当該反転層を介して前記第１電極と前記第２電極との間に電流を流す半導体スイッチング素子を備えていると共に、
前記ベース層と前記ドリフト層とによるＰＮ接合を有し、前記第１電極と前記第２電極との間に電流を流すフリーホイールダイオード素子を備えている半導体装置において、
前記複数のゲート電極は、一部のゲート電極（１５ａ）と残部のゲート電極（１５ｂ）とが互いに独立した電圧が印加されるようになっており、
前記第１不純物領域と前記ドリフト層とを繋ぐ反転層を形成するための絶縁ゲート構造の閾値電圧は、前記複数のゲート電極のうちの一部のゲート電極を有する絶縁ゲート構造の閾値電圧と前記複数のゲート電極のうちの残部のゲート電極を有する絶縁ゲート構造の閾値電圧とで異なっており、
前記一部のゲート電極および前記残部のゲート電極にゲート電圧が印加された際、前記ベース層のうちの前記一部のゲート電極が配置される前記ゲート絶縁膜と接する部分に前記第１不純物領域と前記ドリフト層とを繋ぐ反転層が形成されると共に、前記ベース層のうちの前記残部のゲート電極が配置される前記ゲート絶縁膜と接する部分に前記ドリフト層側から前記第１不純物領域に向かう途中位置まで反転層が形成される前記ゲート電圧を第１電圧、前記ベース層のうちの前記一部のゲート電極および前記残部のゲート電極が配置される前記ゲート絶縁膜と接する部分に前記反転層が形成されないゲート電圧を第２電圧としたとき、
前記半導体スイッチング素子に電流を流す際には、前記一部のゲート電極に前記第１電圧が印加されると共に前記残部のゲート電極に前記第１、第２電圧のいずれか一方が印加され、
前記フリーホイールダイオード素子の順方向に電流が流れている状態から当該電流を遮断する際、前記一部のゲート電極に前記第２電圧が印加されると共に前記残部のゲート電極に前記第１電圧が印加されることを特徴とする半導体装置。
【請求項２】
前記ベース層のうちの電流の流れ方向に沿った前記第１不純物領域と前記ドリフト層との間の長さは、前記ゲート絶縁膜を挟んで前記一部のゲート電極と反対側に位置する部分の長さが前記ゲート絶縁膜を挟んで前記残部のゲート電極と反対側に位置する部分より短くされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一部のゲート電極下に配置されるゲート絶縁膜は、前記残部のゲート電極下に配置されるゲート絶縁膜より薄くされていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート構造を有する半導体スイッチング素子とフリーホイールダイオード素子（以下、ＦＷＤ素子という）とが共通の半導体基板に形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、インバータやコンバータ等の電力変換装置に用いるスイッチング素子として、絶縁ゲート構造の半導体スイッチング素子とＦＷＤ素子とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この半導体装置では、ｎ−型のドリフト層を構成する半導体基板の表面側にｐ型のベース層が形成され、半導体基板の裏面側にｎ＋型のドレイン層が形成されている。そして、ベース層を貫通してドリフト層に達する複数のトレンチが形成され、トレンチ内には、ゲート絶縁膜を介してゲート電極が埋め込まれている。また、ベース層の表層部には、トレンチと接するようにｎ＋型のソース領域が形成されている。さらに、半導体基板の表面側にはベース層およびソース領域と電気的に接続される第１電極が形成され、半導体基板の裏面側にはドレイン層と電気的に接続される第２電極が形成されている。以上のようにして、半導体基板に半導体スイッチング素子（ＭＯＳＦＥＴ素子）が形成されている。
【０００４】
また、上記構成とされていることにより、半導体基板には、ｎ型のドリフト層およびドレイン層とｐ型のベース層とによってＰＮ接合を有するＦＷＤ素子が形成されている。
【０００５】
上記半導体装置では、半導体スイッチング素子として動作させる場合には、ゲート電極にゲート絶縁構造の閾値電圧以上のハイレベルの電圧を印加する。これにより、ソース領域とドリフト層とを繋ぐ反転層が形成され、当該反転層を介して第１、第２電極間に電流が流れる。
【０００６】
また、ＦＷＤ素子がダイオード動作している際（ＦＷＤ素子の順方向に電流が流れている際）には、ゲート電極に０Ｖ等のローレベルの電圧が印加される。なお、ＦＷＤ素子が通常のダイオード動作をする際には、第１電極には正の電圧が印加されると共に第２電極に負の電圧が印加される。そして、ＦＷＤ素子のダイオード動作を停止してオフ状態にする直前には、ゲート電極にゲート絶縁構造の閾値電圧未満の電圧であり、ゲート電極の近傍にソース領域とドリフト層とを繋がない反転層が形成されるミドルレベルの電圧を印加し、ＦＷＤ素子内の過剰キャリアを減少させる。この状態で、第１電極に負の電圧を印加すると共に第２電極に正の電圧を印加する逆電圧印加を行うことにより、リカバリ動作が行われるが、ドリフト層内の過剰キャリアを予め少なくしているため、リカバリ損失を低減することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１４６５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記半導体装置では、ゲート電極には、ハイレベル、ローレベル、ミドルレベルの３種類のゲート電圧が印加されるため、３種類のゲート電圧を生成するためのドライバ回路が必要になり、当該ドライバ回路が複雑になるという問題がある。
【０００９】
なお、上記では半導体基板の厚さ方向に電流を流す縦型の半導体装置について説明したが、このような問題は半導体基板の平面方向に電流を流す横型の半導体装置にも同様に発生する。また、半導体基板にコレクタ層およびカソード層が形成された逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）においても同様に発生する。
【００１０】
本発明は上記点に鑑みて、リカバリ損失の低減を図ることができ、かつ、ゲート電極に印加するゲート電圧を生成するためのドライバ回路の構成が複雑になることを抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層（４）の表層部であって、ベース層を挟んでドリフト層から離間して形成され、ドリフト層よりも高不純物濃度とされた第１導電型の第１不純物領域（１６、４１）と、第１不純物領域とドリフト層の間に挟まれたベース層の表面に配置されたゲート絶縁膜（１４）と、ゲート絶縁膜上に配置されたゲート電極（１５ａ、１５ｂ）と、ドリフト層と接触すると共にベース層から離間して形成され、ドリフト層よりも高不純物濃度とされた第１導電型の第２不純物領域（２１、４３）と、ベース層および第１不純物領域と電気的に接続される第１電極（１９）と、第２不純物領域と電気的に接続される第２電極（２２）と、を有し、ベース層のうち、ゲート絶縁膜を挟んでゲート電極と反対側に位置する部分に第１不純物領域とドリフト層との間を繋ぐ反転層を形成し、当該反転層を介して第１電極と第２電極との間に電流を流す半導体スイッチング素子を備えていると共に、ベース層とドリフト層とによるＰＮ接合を有し、第１電極と第２電極との間に電流を流すＦＷＤ素子を備えている半導体装置において、以下の点を特徴としている。
【００１２】
すなわち、複数のゲート電極は、一部のゲート電極（１５ａ）と残部のゲート電極（１５ｂ）とが互いに独立した電圧が印加されるようになっており、第１不純物領域とドリフト層とを繋ぐ反転層を形成するための絶縁ゲート構造の閾値電圧は、複数のゲート電極のうちの一部のゲート電極を有する絶縁ゲート構造の閾値電圧と複数のゲート電極のうちの残部のゲート電極を有する絶縁ゲート構造の閾値電圧とで異なっており、一部のゲート電極および残部のゲート電極にゲート電圧が印加された際、ベース層のうちの一部のゲート電極が配置されるゲート絶縁膜と接する部分に第１不純物領域とドリフト層とを繋ぐ反転層が形成されると共に、ベース層のうちの残部のゲート電極が配置されるゲート絶縁膜と接する部分にドリフト層側から第１不純物領域に向かう途中位置まで反転層が形成されるゲート電圧を第１電圧、ベース層のうちの一部のゲート電極および残部のゲート電極が配置されるトレンチと接する部分に反転層が形成されないゲート電圧を第２電圧としたとき、半導体スイッチング素子に電流を流す際には、一部のゲート電極に第１電圧が印加されると共に残部のゲート電極に第１、第２電圧のいずれか一方が印加され、ＦＷＤ素子の順方向に電流が流れている状態から当該電流を遮断する際、一部のゲート電極に第２電圧が印加されると共に残部のゲート電極に第１電圧が印加されることを特徴としている。
【００１３】
これによれば、一部のゲート電極を有する絶縁ゲート構造の閾値電圧と残部のゲート電極を有する絶縁ゲート構造の閾値電圧とが異なるようにし、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際、残部のゲート電極に、半導体スイッチング素子に電流を流す際に一部のゲート電極に印加する第１ゲート電圧と同じ第１電圧を印加している。このため、ＦＷＤ素子がダイオード動作している状態から電流を遮断する際、ベース層のうちの残部のゲート電極が配置されるゲート絶縁膜と接する部分に第１不純物領域とドリフト層とを繋がない反転層が形成されるため、リカバリ損失の低減を図ることができる。つまり、リカバリ損失の低減を図るために、第１、第２電圧と異なる電圧を必要としない。すなわち、２種類のゲート電圧のみで半導体スイッチング素子およびＦＷＤ素子の作動を制御しつつ、リカバリ損失の低減も図ることができる。したがって、ゲート電圧を生成するドライバ回路の構成が複雑になることを抑制できる。
【００１４】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態における半導体装置の断面図である。
【図２】図１に示す第１、第２ゲート電極近傍の拡大図である。
【図３】図２中のＡ−Ａ´線に沿った不純物濃度と、Ｂ−Ｂ´線に沿った不純物濃度との関係を示す図である。
【図４】ＦＷＤ素子がダイオード動作している状態からオフ状態に切り換える際のタイミングチャートである。
【図５Ａ】導通状態におけるＦＷＤ素子の動作状態を示す図である。
【図５Ｂ】注入抑制状態におけるＦＷＤ素子の動作状態を示す図である。
【図５Ｃ】リカバリ状態におけるＦＷＤ素子の動作状態を示す図である。
【図５Ｄ】電流遮断状態におけるＦＷＤ素子の動作状態を示す図である。
【図６】図１に示す半導体装置における閾値電圧の１例を示す図である。
【図７】注入抑制状態における第２ゲート電極に印加するゲート電圧の１例を示す図である。
【図８】本発明の第２実施形態における半導体装置の断面図である。
【図９】図８に示す半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１Ａ】本発明の第３実施形態における半導体装置の断面図である。
【図１１Ｂ】図１１Ａとは別断面の断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態では、ＩＧＢＴ素子とＦＷＤ素子とが共通の半導体基板に形成された逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）を備える半導体装置について説明する。なお、本実施形態の半導体装置は、例えば、インバータやコンバータ等の電力変換装置に利用されると好適である。
【００１８】
図１に示されるように、半導体装置は、ドリフト層１１を構成する半導体基板１０を有し、当該ドリフト層１１上（半導体基板１０の一面１０ａ側）にｐ型のベース層１２が形成されている。そして、ベース層１２を貫通してドリフト層１１に達するように複数のトレンチ１３ａ、１３ｂが形成され、このトレンチ１３ａ、１３ｂによってベース層１２が複数個に分離されている。
【００１９】
なお、各トレンチ１３ａ、１３ｂは、半導体基板１０の一面１０ａの面方向のうちの一方向（図２中紙面奥行き方向）に沿って等間隔に形成されている。また、半導体基板１０の一面１０ａは、ベース層１２のうちのドリフト層１１と反対側の一面にて構成されている。
【００２０】
そして、各トレンチ１３ａ、１３ｂ内は、各トレンチ１３ａ、１３ｂの壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４上に形成されたポリシリコン等により構成されるゲート電極１５ａ、１５ｂとにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
【００２１】
ここで、本実施形態では、各トレンチ１３ａ、１３ｂ内に形成されたゲート電極１５ａ、１５ｂは、一部のゲート電極１５ａと残部のゲート電極１５ｂとが異なる第１、第２ゲート端子Ｇ１、Ｇ２に接続されている。つまり、一部のゲート電極１５ａと残部のゲート電極１５ｂとは、互いに独立したゲート電圧が印加されるようになっている。以下では、一部のゲート電極を第１ゲート電極１５ａとすると共に、残部のゲート電極を第２ゲート電極１５ｂとし、第１ゲート電極１５ａが配置されるトレンチ１３ａを第１トレンチ１３ａとすると共に第２ゲート電極１５ｂが配置されるトレンチ１３ｂを第２トレンチ１３ｂとして説明する。なお、本実施形態では、第１ゲート電極１５ａおよび第２ゲート電極１５ｂ（第１トレンチ１３ａおよび第２トレンチ１３ｂ）は、第１、第２トレンチ１３ａ、１３ｂの延設方向と垂直方向（図１中紙面左右方向）において、交互に配置されている。
【００２２】
ベース層１２の表層部には、ｎ＋型のエミッタ領域１６と、エミッタ領域１６に挟まれるｐ＋型のコンタクト領域１７とが形成されている。
【００２３】
エミッタ領域１６は、ドリフト層１１よりも高不純物濃度で構成され、ベース層１２内において終端し、かつ、第１、第２トレンチ１３ａ、１３ｂの側面に接するように形成されている。一方、コンタクト領域１７は、ベース層１２よりも高不純物濃度で構成され、エミッタ領域１６と同様に、ベース層１２内において終端するように形成されている。
【００２４】
より詳しくは、エミッタ領域１６は、第１、第２トレンチ１３ａ、１３ｂ間の領域において、第１、第２トレンチ１３ａ、１３ｂの長手方向に沿って第１、第２トレンチ１３ａ、１３ｂの側面に接するように棒状に延設され、第１、第２トレンチ１３ａ、１３ｂの先端よりも内側で終端する構造とされている。また、コンタクト領域１７は、２つのエミッタ領域１６に挟まれて第１、第２トレンチ１３ａ、１３ｂの長手方向（つまりエミッタ領域１６）に沿って棒状に延設されている。なお、本実施形態のコンタクト領域１７は、半導体基板１０の一面１０ａを基準としてエミッタ領域１６よりも深く形成されている。
【００２５】
ここで、本実施形態では、図１および図２に示されるように、第１トレンチ１３ａと接するエミッタ領域１６の深さは、第２トレンチ１３ｂと接するエミッタ領域１６の深さより深くされている。言い換えると、具体的には後述するが、本実施形態の半導体装置では、半導体基板１０の厚さ方向に電流が流れるため、ベース層１２のうちの電流の流れ方向に沿ったエミッタ領域１６とドリフト層１１との間の長さは、ゲート絶縁膜１４を挟んで第１ゲート電極１５ａと反対側に位置する部分の方がゲート絶縁膜１４を挟んで第２ゲート電極１５ｂと反対側に位置する部分より短くされている。つまり、図３に示されるように、第１トレンチ１３ａと接するエミッタ領域１６と、第２トレンチ１３ｂと接するエミッタ領域１６とのピーク濃度の位置が異なるように、各エミッタ領域１６が形成されている。
【００２６】
このため、第１ゲート電極１５ａを有するゲート絶縁構造の閾値電圧Ｖｔｈと第２ゲート電極１５ｂを有するゲート絶縁構造の閾値電圧Ｖｔｈとが異なっている。具体的には、第２トレンチ１３ｂと接するエミッタ領域１６は、第１トレンチ１３ａと接するエミッタ領域１６より浅く形成されているため、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈは、第１ゲート電極１５ａを有する絶縁ゲート構造の閾値電圧Ｖｔｈより高くなっている。なお、本実施形態における絶縁ゲート構造の閾値電圧Ｖｔｈとは、第１、第２ゲート電極１５ａ、１５ｂにゲート電圧が印加された際、エミッタ領域１６とドリフト層１１とを繋ぐ反転層を形成するために必要な最小電圧のことである。
【００２７】
また、図１に示されるように、ベース層１２（半導体基板１０の一面１０ａ）上にはＢＰＳＧ等で構成される層間絶縁膜１８が形成されている。そして、層間絶縁膜１８には、エミッタ領域１６の一部およびコンタクト領域１７を露出させるコンタクトホール１８ａが形成されている。
【００２８】
層間絶縁膜１８上には第１電極１９が形成されている。この第１電極１９は、コンタクトホール１８ａを介してエミッタ領域１６およびコンタクト領域１７と電気的に接続されている。つまり、第１電極１９は、ＩＧＢＴ素子におけるエミッタ電極として機能すると共にＦＷＤ素子におけるアノード素子として機能する。
【００２９】
ドリフト層１１のうちのベース層１２側と反対側（半導体基板１０の他面１０ｂ側）には、ｐ型のコレクタ層２０およびｎ型のカソード層２１が形成されている。つまり、ＩＧＢＴ素子とＦＷＤ素子とは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２０であるかカソード層２１であるかによって基本的に区画されている。
【００３０】
コレクタ層２０およびカソード層２１上（半導体基板１０の他面１０ｂ）には第２電極２２が形成されている。この第２電極２２は、ＩＧＢＴ素子においてはコレクタ電極として機能し、ＦＷＤ素子においてはカソード電極として機能する。
【００３１】
そして、上記のように構成されていることにより、ベース層１２およびコンタクト領域１７をアノードとし、ドリフト層１１、カソード層２１をカソードとしてＰＮ接合を有するＦＷＤ素子が構成されている。
【００３２】
以上が本実施形成における半導体装置の基本的な構成である。なお、本実施形態では、エミッタ領域１６が本発明の第１不純物領域に相当し、カソード層２１が本発明の第２不純物領域に相当している。また、ｎ型、ｎ＋型、ｎ−型が本発明の第１導電型に相当し、ｐ型、ｐ＋型が本発明の第２導電型に相当している。
【００３３】
次に、上記半導体装置における第１、第２ゲート電極１５ａ、１５ｂに印加されるゲート電圧および作動について説明する。なお、本実施形態の半導体装置は、上記のように、第１、第２ゲート電極１５ａ、１５ｂに対して互いに独立したゲート電圧が印加されるようになっている。
【００３４】
まず、第１電極１９を接地すると共に第２電極２２に正の電圧を印加すると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合は逆導通状態となる。このため、第１、第２ゲート電極１５ａ、１５ｂに、ローレベル（例えば、０Ｖ）の電圧が印加されているときには、ＰＮ接合に空乏層が形成され、第１、第２電極１９、２２間の電流は遮断される。
【００３５】
そして、ＩＧＢＴ素子をオン状態にするには、第１電極１９を接地すると共に第２電極２２に正の電圧を印加した状態で、第１ゲート電極１５ａにハイレベルの電圧を印加すると共に、第２ゲート電極１５ｂにローレベルの電圧を印加する。これにより、ベース層１２のうちの第１ゲート電極１５ａが配置される第１トレンチ１３ａと接している部分に反転層が形成され、当該反転層を介して第１、第２電極１９、２２間に電流が流れる。
【００３６】
なお、上記のように、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈは、第１ゲート電極１５ａを有する絶縁ゲート構造の閾値電圧Ｖｔｈより高くされている。そして、本実施形態において、ハイレベルの電圧とは、第１ゲート電極１５ａを有する絶縁ゲート構造の閾値電圧Ｖｔｈ以上であって、かつ、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈ未満の電圧である。つまり、第１、第２ゲート電極１５ａ、１５ｂに同時にハイレベルのゲート電圧が印加された場合、エミッタ領域１６とドリフト層１１とを繋ぐ反転層は、ベース層１２のうちの第１トレンチ１３ａに沿った部分にのみ形成される。本実施形態では、ハイレベルの電圧が本発明の第１電圧に相当し、ローレベルの電圧が本発明の第２電圧に相当している。
【００３７】
また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をダイオード動作させる（オン状態にする）際には、第１電極１９と第２電極２２に印加する電圧をスイッチングし、第１電極１９に正の電圧を印加する共に第２電極２２を接地する。そして、第１、第２ゲート電極１５ａ、１５ｂにローレベルの電圧を印加する。これにより、ベース層１２のうちの第１トレンチ１３ａと接する部分にも反転層が形成されなくなり、ＦＷＤ素子がダイオード動作を行う。
【００３８】
次に、ＦＷＤ素子をダイオード動作させているときから電流を遮断してオフ状態にする際の半導体装置の状態と、第１、第２ゲート電極１５ａ、１５ｂに印加されるゲート電圧との関係について、図４、図５Ａ、図５Ｂ、図６Ａ、図６Ｂを参照しつつ説明する。
【００３９】
ＦＷＤ素子をダイオード動作させているときから電流を遮断してオフ状態にする際には、図４に示されるように、ＦＷＤ素子は、導通状態（オン状態）、注入抑制状態、リカバリ状態、電流遮断状態（オフ状態）の順に状態が変化する。
【００４０】
まず、時点Ｔ１以前の導通状態では、第１電極１９に正の電圧、第２電極２２に負の電圧が印加され、第１、第２ゲート電極１５ａ、１５ｂにローレベルのゲート電圧が印加されている。このため、図５Ａに示されるように、過剰キャリアがＰＮ接合部に注入され、ＦＷＤ素子がダイオード動作をする。
【００４１】
そして、時点Ｔ１から時点Ｔ２の注入抑制状態では、第１ゲート電極１５ａにローレベルのゲート電圧が印加されつつ、第２ゲート電極１５ｂにハイレベルのゲート電圧（ＩＧＢＴ素子をオンする際に第１ゲート電極１５ａに印加されるゲート電圧と等しい電圧）が印加される。このため、図５Ｂに示されるように、第２ゲート電極１５ｂの周辺には、ベース層１２内の少数キャリアである電子が引き寄せられ、第２トレンチ１３ｂの側面のうちの第２ゲート電極１５ｂと対応する部分に反転層２３が形成される。
【００４２】
具体的には、上記のように、ハイレベルの電圧は、第１ゲート電極１５ａを有する絶縁ゲート構造の閾値電圧Ｖｔｈ以上であって、かつ、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈ未満の電圧である。つまり、ベース層１２のうちの第２トレンチ１３ｂと接する部分に、エミッタ領域１６とドリフト層１１とを繋がない反転層が形成される。詳述すると、反転層２３は、ベース層１２における第２トレンチ１３ｂと接する部分のうちのドリフト層１１側の部分からエミッタ領域１６に向かう途中位置まで形成される。
【００４３】
そして、ベース層１２内の少数キャリアが減少したことで電荷中性条件からベース層１２内の多数キャリアである正孔も少なくなると共に、ドリフト層１１内に蓄積されている電子が反転層２３を介して第１電極１９から引き抜かれる。
【００４４】
このため、ベース層１２の抵抗成分が高くなることで注入効率も低下し、その結果、ＦＷＤ素子の順方向電圧Ｖｆも増加する。そして、過剰キャリア注入が抑制され、反転層２３内の多数キャリアがベース層１２内の多数キャリアと再結合する。また、過剰キャリア注入が抑制されたことにより、元々ドリフト層１１に多量に注入されることで蓄積されている過剰キャリアがライフタイムのため、存在し切れなくなって消滅していく。
【００４５】
そして、ドリフト層１１内の過剰キャリアが少なくなったところで、図５Ｃに示されるように、第１電極１９に負の電圧を印加すると共に、第２電極２２に正の電圧を印加する逆電圧印加を行う。これにより、図４中の時点Ｔ２から時点Ｔ３の期間のリカバリ状態となった後、時点Ｔ３以降の電流遮断状態となる（図５Ｄ参照）。
【００４６】
この場合、時点Ｔ２から時点Ｔ３のリカバリ状態では、逆回復電荷が発生するが、時点Ｔ１から時点Ｔ２の注入抑制状態において、予めドリフト層１１内の過剰キャリアを少なくしているため、逆回復電荷を十分に小さな値にすることが可能となる。したがって、リカバリ損失の低減を図ることができる。なお、電流遮断状態では、第２ゲート電極１５ｂにもローレベルのゲート電圧が印加される（図４、図５Ｄ参照）。
【００４７】
例えば、図６に示されるように、第１ゲート電極１５ａを有する絶縁ゲート構造の閾値電圧Ｖｔｈが８Ｖ、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈが２５Ｖとなるように半導体装置を構成したとする。この場合、注入抑制状態では、図７に示されるように、第２ゲート電極１５ｂに１５Ｖ以上の電圧を印加することにより、第１、第２電極１９、２２間の電圧が大きくなる。つまり、ＦＷＤ素子の順方向電圧Ｖｆの絶対値が大きくなる。また、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈが２５Ｖであるため、第２ゲート電極１５ｂに２５Ｖ以上のゲート電圧を印加すると短絡してしまう。したがって、このような半導体装置では、図４中の時点Ｔ１から時点Ｔ２の注入抑制状態において、第２ゲート電極１５ｂに１５〜２５Ｖのゲート電圧を印加することにより、リカバリ損失の低減を図ることができる。なお、図７は、ＦＷＤ素子がダイオード動作している際の順方向電流が４００Ａ／ｃｍ２であるときのシミュレーション結果である。
【００４８】
以上が本実施形態における半導体装置の作動である。なお、このような半導体装置は、例えば、通常の半導体製造プロセス工程において、第１トレンチ１３ａと接するエミッタ領域１６を形成するためのイオン注入工程と第２トレンチ１３ｂと接するエミッタ領域１６を形成するためのイオン注入工程とを別々の工程として行い、各イオン注入工程における加速電圧等を適宜変更することによって製造される。
【００４９】
以上説明したように、本実施形態では、第１、第２ゲート電極１５ａ、１５ｂに互いに独立したゲート電圧が印加されるようにし、第１ゲート電極１５ａを有する絶縁ゲート構造の閾値電圧Ｖｔｈと第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈとが異なるようにしている。そして、ＦＷＤ素子がダイオード動作している状態から電流を遮断してオフ状態にする際、第２ゲート電極１５ｂに、ＩＧＢＴ素子をオン状態にする際に第１ゲート電極１５ａに印加するハイレベルのゲート電圧と同じハイレベルの電圧を印加してエミッタ領域１６とドリフト層１１とを繋がない反転層２３を形成することにより、リカバリ損失の低減を図るようにしている。つまり、リカバリ損失の低減を図るために別の電圧を必要としない。すなわち、２種類のゲート電圧のみでＩＧＢＴ素子およびＦＷＤ素子の作動を制御しつつ、リカバリ損失の低減を図ることができる。したがって、ゲート電圧を生成するドライバ回路の構成が複雑になることを抑制できる。
【００５０】
さらに、本実施形態では、第１、第２ゲート電極１５ａ、１５ｂが交互に形成されている。このため、半導体装置をＩＧＢＴ素子として動作させる場合およびＦＷＤ素子として動作させる際に電流集中が発生することを抑制できる。
【００５１】
なお、本実施形態では、ＩＧＢＴ素子とＦＷＤ素子とが半導体基板１０に形成された半導体装置について説明したが、半導体基板１０の裏面側にコレクタ層２０を備えず、ＭＯＳＦＥＴ素子とＦＷＤ素子とが半導体基板１０に形成された半導体装置としてもよい。このような半導体装置としても、同様の効果を得ることができる。
【００５２】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して第１、第２トレンチ１３ａ、１３ｂに配置されるゲート絶縁膜１４の厚さを変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００５３】
本実施形態では、図８に示されるように、第２トレンチ１３ｂに配置されるゲート絶縁膜１４が第１トレンチ１３ａに配置されるゲート絶縁膜１４より厚くされている。このように、第２トレンチ１３ｂに配置されるゲート絶縁膜１４を第１トレンチ１３ａに配置されるゲート絶縁膜１４より厚くすることにより、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈが第１ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈより高くなるようにしてもよい。
【００５４】
このような半導体装置としても、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈが第１ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈより高くなるようにしているため、ＦＷＤ素子がダイオード動作している状態から電流を遮断してオフ状態にする際、第２ゲート電極１５ｂにハイレベルのゲート電圧を印加して注入抑制状態を構成することにより、上記第１実施形態と同様の効果を得ることができる。
【００５５】
なお、このような半導体装置は次のように製造される。
【００５６】
すなわち、まず、図９（ａ）に示されるように、半導体基板１０を用意し、半導体基板１０の一面１０ａに熱酸化法等によって酸化膜３１を形成する。
【００５７】
次に、図９（ｂ）に示されるように、酸化膜３１をマスクとして反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを行うことにより、第１トレンチ１３ａを形成する。その後、必要に応じて、ケミカルドライエッチング（ＣＤＥ）等を行うことにより、形成した第１トレンチ１３ａの壁面のダメージを除去する工程を行う。
【００５８】
続いて、図９（ｃ）に示されるように、熱酸化法等により、第１トレンチ１３ａに配置されるゲート絶縁膜１４を形成する。
【００５９】
そして、図９（ｄ）に示されるように、第１トレンチ１３ａに配置されたゲート絶縁膜１４上にドープトＰｏｌｙ−Ｓｉを成膜して第１ゲート電極１５ａを形成すると共に、再び半導体基板１０の一面１０ａ上に酸化膜３２を形成する。
【００６０】
次に、図１０（ａ）に示されるように、酸化膜３２をマスクとして反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを行うことにより、第２トレンチ１３ｂを形成する。その後、必要に応じて、ケミカルドライエッチング（ＣＤＥ）等を行うことにより、形成した第２トレンチ１３ｂの壁面のダメージを除去する工程を行う。
【００６１】
そして、図１０（ｂ）に示されるように、熱酸化法等により、第２トレンチ１３ｂに配置されるゲート絶縁膜１４を形成する。このとき、例えば、熱酸化法によってゲート絶縁膜１４を形成する場合には、図９（ｃ）の工程の熱酸化法より加熱温度を高くしたり加熱時間を長くしたりすることにより、第１トレンチ１３ａに配置されるゲート絶縁膜１４より厚いゲート絶縁膜１４を第２トレンチ１３ｂに形成することができる。
【００６２】
その後、図１０（ｃ）に示されるように、第２トレンチ１３ｂに配置されたゲート絶縁膜１４上にドープトＰｏｌｙ−Ｓｉを成膜して第２ゲート電極１５ｂを構成すると共に、再び半導体基板１０の一面１０ａ上に酸化膜３３を形成する。その後は、特に図示しないが、周知の半導体製造プロセスを行い、ベース層１２、エミッタ領域１６、コレクタ層２０、カソード層２１、第１電極１９、第２電極２２を形成することにより、図８に示す半導体装置が製造される。
【００６３】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して半導体基板１０の面方向に電流を流す横型の半導体装置とすると共に、半導体基板１０にＭＯＳＦＥＴ素子およびＦＷＤ素子を形成した半導体装置としたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００６４】
本実施形態では、図１１Ａおよび図１１Ｂに示されるように、ドリフト層１１の表層部の所定領域にベース層１２が形成されていると共に、ベース層１２内における所定領域にソース領域４１およびコンタクト領域４２が形成されている。また、ドリフト層１１の表層部には、ベース層１２から離間したｎ＋型のドレイン層４３が形成されている。なお、本実施形態では、ソース領域４１が本発明の第１不純物領域に相当し、ドレイン層４３が本発明の第２不純物領域に相当している。
【００６５】
そして、半導体基板１０の一面１０ａ上には、チャネル幅方向（ベース層１２等の長手方向）にゲート絶縁膜１４を介して第１、第２ゲート電極１５ａ、１５ｂが延設されている。これら第１、第２ゲート電極１５ａ、１５ｂは、上記第１実施形態と同様に、異なる第１、第２ゲート端子Ｇ１、Ｇ２に接続され、互いに独立したゲート電圧が印加されるようになっている。
【００６６】
また、半導体基板１０の一面１０ａ上には、ソース領域４１およびコンタクト領域４２に電気的に接続される第１電極１９が配置されていると共に、ドレイン層４３と電気的に接続される第２電極２２が配置されている。なお、図１１Ａおよび図１１Ｂでは、半導体基板１０の一面１０ａに形成される層間絶縁膜１８を省略して示してある。
【００６７】
本実施形態では、このような構造により、プレーナ型の横型ＭＯＳＦＥＴ素子とＦＷＤ素子とが共通の半導体基板１０に形成されている。このような半導体装置では、ＭＯＳＦＥＴ素子をオン状態にするには、第１ゲート電極１５ａにハイレベルの電圧を印加してベース層１２のうちの第１ゲート電極１５ａの下方に位置する部分に反転層を形成することにより、第１電極１９と第２電極２２との間に電流が流れる。具体的には、半導体基板１０の面方向（図１１Ａおよび図１１Ｂ中紙面左右方向）に沿って電流が流れる。
【００６８】
ここで、本実施形態では、ベース層１２のうちの電流の流れ方向に沿ったソース領域４１とドリフト層１１との間の長さは、ゲート絶縁膜１４を挟んで第１ゲート電極１５ａと反対側に位置する部分の方がゲート絶縁膜１４を挟んで第２ゲート電極１５ｂと反対側に位置する部分より短くされている。このため、第２ゲート電極１５ｂを有する絶縁ゲート構造の閾値電圧Ｖｔｈは、第１ゲート電極１５ａを有する絶縁ゲート構造の閾値電圧Ｖｔｈより高くなる。
【００６９】
このように、半導体基板１０の面方向に電流を流す横型のＭＯＳＦＥＴ素子とＦＷＤ素子とが共通の半導体基板に形成された半導体装置に本発明を適用しても、ＦＷＤ素子がダイオード動作している状態から電流を遮断してオフ状態にする際、第２ゲート電極１５ｂにハイレベルのゲート電圧を印加して注入抑制状態を構成することにより、上記第１実施形態と同様の効果を得ることができる。
【００７０】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００７１】
例えば、上記各実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明したが、第１導電型をｐ型とし、第２導電型をｎ型とすることもできる。
【００７２】
また、上記各実施形態において、第１ゲート電極１５ａを有するゲート絶縁構造の閾値電圧Ｖｔｈと第２ゲート電極１５ｂを有するゲート絶縁構造の閾値電圧Ｖｔｈとを異ならせるための構造は、適宜変更可能である。特に図示しないが、例えば、ベース層１２内において不純物濃度の勾配ができるようにし、ベース層１２のうちの第２トレンチ１３ｂに接する部分の不純物濃度が第１トレンチ１３ａに接する部分の不純物濃度より高くなるようにしてもよい。
【００７３】
また、上記第１、第２実施形態において、第１、第２ゲート電極１５ａ、１５ｂの配置方法は適宜変更可能であり、第１、第２トレンチ１３ａ、１３ｂの延設方向と垂直方向において交互に配置されていなくてもよい。例えば、隣接する第１ゲート電極１５ａの間に２つの第２ゲート電極１５ｂが配置されるようにしてもよいし、第１ゲート電極１５ａおよび第２ゲート電極１５ｂがそれぞれ纏められて配置されるようにしてもよい。この場合は、カソード層２１上に第２ゲート電極１５ｂが配置されるようにすることが好ましい。同様に、上記第３実施形態においても第１、第２ゲート電極１５ａ、１５ｂの配置方法は適宜変更可能である。
【００７４】
さらに、上記第１、第２実施形態において、ＩＧＢＴ素子をオン状態にする際、第２ゲート電極１５ｂにハイレベルのゲート電圧を印加するようにしてもよい。これによれば、ベース層１２のうちの第２トレンチ１３ｂと接する部分にエミッタ領域１６とドリフト層１１とを繋がない反転層２３が形成されるため、当該反転層２３を介して電流（電子）は流れないが、当該反転層２３によってドリフト層１１に正孔を蓄積させ易くできる。このため、ＩＧＢＴ素子をオン状態にしている際のオン電圧の低減を図ることができる。
【００７５】
そして、上記第３実施形態において、ＩＧＢＴ素子およびＦＷＤ素子が形成された半導体装置としてもよい。さらに、上記第３実施形態において、半導体基板１０に第１、第２トレンチ１３ａ、１３ｂを形成し、当該第１、第２トレンチ１３ａ、１３ｂに第１、第２ゲート電極１５ａ、１５ｂを配置するようにしてもよい。つまり、トレンチゲート構造を有する横型の半導体装置としてもよい。
【００７６】
また、上記各実施形態を適宜組み合わせることもできる。例えば、上記第２実施形態を上記第１、第３実施形態に組み合わせ、ゲート絶縁膜１４の厚さを適宜変更するようにしてもよい。
【符号の説明】
【００７７】
１１    ドリフト層
１２    ベース層
１４    ゲート絶縁膜
１５ａ  第１ゲート電極（一部のゲート電極）
１５ｂ  第２ゲート電極（残部のゲート電極）
１６    エミッタ領域（第１不純物領域）
１９    第１電極
２１    カソード層（第２不純物領域）
２２    第２電極
【図１】
2016092163.tif 000003
【図２】
2016092163.tif 000004
【図３】
2016092163.tif 000005
【図４】
2016092163.tif 000006
【図５Ａ】
2016092163.tif 000007
【図５Ｂ】
2016092163.tif 000008
【図５Ｃ】
2016092163.tif 000009
【図５Ｄ】
2016092163.tif 000010
【図６】
2016092163.tif 000011
【図７】
2016092163.tif 000012
【図８】
2016092163.tif 000013
【図９】
2016092163.tif 000014
【図１０】
2016092163.tif 000015
【図１１Ａ】
2016092163.tif 000016
【図１１Ｂ】
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