(57)【要約】【課題】低消費電力で低速から高速まで広範囲のデータレートに対応可能にする。【解決手段】本開示のＰＷＭ復調回路は、ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、前記第１の期間に続く第２の期間でカウントダウンして第２のカウンタ値を算出するカウンタ部を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、前記第１の期間に続く第２の期間でカウントダウンすることにより、前記ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するカウンタ部
を備えたＰＷＭ復調回路。
【請求項２】
前記第２のカウンタ値を前記ＰＷＭ信号の信号値として取得する取得部をさらに備えた
請求項１に記載のＰＷＭ復調回路。
【請求項３】
前記カウンタ部は、前記第２のカウンタ値を算出した後、前記第１のカウンタ値および前記第２のカウンタ値のリセットを行う
請求項１に記載のＰＷＭ復調回路。
【請求項４】
前記ＰＷＭ信号の前記所定のパルス期間の開始時刻および終了時刻となる所定の波形部分を検出する波形検出部をさらに備え、
前記カウンタ部は、前記所定の波形部分が検出されたタイミングに基づいて前記第１のカウンタ値および前記第２のカウンタ値のリセットを行い、
前記取得部は、前記所定の波形部分が検出されたタイミングに基づいて前記第２のカウンタ値を取得する
請求項２に記載のＰＷＭ復調回路。
【請求項５】
前記カウンタ部は、直列接続された複数のレジスタを有する往復シフトレジスタを含む
請求項１に記載のＰＷＭ復調回路。
【請求項６】
前記往復シフトレジスタは、前記第１の期間では前記複数のレジスタ間で第１のシフト方向にデータシフトさせることでカウントアップを行い、前記第２の期間では前記複数のレジスタ間で前記第１のシフト方向とは逆方向の第２のシフト方向にデータシフトさせることでカウントダウンを行う
請求項５に記載のＰＷＭ復調回路。
【請求項７】
前記カウンタ部は、
直列接続された複数の第１のレジスタを有し、前記第１の期間でカウントアップする第１のカウンタと、
直列接続された複数の第２のレジスタを有し、前記第２の期間でカウントダウンする第２のカウンタと
を含む
請求項１に記載のＰＷＭ復調回路。
【請求項８】
前記第１のカウンタと前記第２のカウンタとが、全体として往復シフトレジスタを構成するように、前記第１のレジスタと前記第２のレジスタとが互いに接続されている
請求項７に記載のＰＷＭ復調回路。
【請求項９】
前記第１の期間は前記ＰＷＭ信号のＬｏｗ期間であり、前記第２の期間は前記ＰＷＭ信号のＨｉｇｈ期間である
請求項１に記載のＰＷＭ復調回路。
【請求項１０】
前記カウンタ部は、前記ＰＷＭ信号がＨｉｇｈからＬｏｗになる信号の立下がりエッジ部分が検出されたタイミングに基づいて前記第１のカウンタ値および前記第２のカウンタ値のリセットを行う
請求項９に記載のＰＷＭ復調回路。
【請求項１１】
ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、前記第１の期間に続く第２の期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するカウンタ部
を備えた受信装置。
【請求項１２】
ＰＷＭ復調回路を含む複数のデータ復調回路と、
伝送モードに応じて前記複数のデータ復調回路のいずれかを選択する選択部とをさらに備え
前記ＰＷＭ復調回路が前記カウンタ部を有する
請求項１１に記載の受信装置。
【請求項１３】
ＰＷＭ信号を送信する送信装置と、
前記ＰＷＭ信号を受信する受信装置とを含み、
前記受信装置は、
前記ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、前記第１の期間に続く第２の期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するカウンタ部
を備えた伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＰＷＭ（パルス幅変調：Pulse Width Modulation）信号の復調を行うＰＷＭ復調回路、ならびにＰＷＭ復調回路を備えた受信装置および伝送システムに関する。
【背景技術】
【０００２】
データ伝送フォーマットの一つにＰＷＭ方式がある。ＰＷＭ信号はデータ信号自体にクロック信号が埋め込まれているため信号線１本で伝送可能であり、クロックリカバリ回路が不要で受信回路が簡易であるため古くから用いられてきたが、ｋｂｐｓオーダー以下の低速データ伝送が主流であった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２０１０−５２２４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが昨今のＧｂｐｓ超の高速インターフェースにおいて、高速メインバンドをサポートするサブバンドとしてマンチェスター符号やＰＷＭ等の古典的な信号フォーマットを採用する規格がある。前者には例えばＶＥＳＡ（登録商標）  ＤｉｓｐｌａｙＰｏｒｔ規格があり、後者には例えばＭＩＰＩ（登録商標）  Ｍ−ＰＨＹ規格がある。
【０００５】
特許文献１には、ＭＩＰＩ規格に対応したＰＷＭ復調方式として、Ａｎａｌｏｇ（Ｃａｐ積分）方式（特許文献１の図１３）と、Ｄｉｇｉｔａｌ（オーバサンプリング）方式（特許文献１の図１５）とが提案されている。Ｃａｐ積分方式は簡易ではあるが、キャパシタによるチップの大面積化や充放電時間による動作速度低下、ならびにコンパレータ基準電圧バラツキ等によるデータ信頼性の低下を招く。オーバサンプリング方式は、多相クロックによる規模拡大化や実装工数増大化、ならびにデータ判定のためのデコーダや比較回路の増大化による消費電力増加を招く。ＭＩＰＩ  Ｍ−ＰＨＹはモバイル向けの規格で低消費電力が要求されるためシンプルな回路が要求される一方、低速から高速まで広範囲な可変データレートに対応する必要がある。
【０００６】
本開示の目的は、低消費電力で低速から高速まで広範囲のデータレートに対応可能なＰＷＭ復調回路、ならびに受信装置および伝送システムを提供することにある。
【課題を解決するための手段】
【０００７】
本開示による信号復調回路は、ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、第１の期間に続く第２の期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するカウンタ部を備えたものである。
【０００８】
本開示による受信装置は、ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、第１の期間に続く第２の期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するカウンタ部を備えたものである。
【０００９】
本開示による伝送システムは、ＰＷＭ信号を送信する送信装置と、ＰＷＭ信号を受信する受信装置とを含み、受信装置は、ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、第１の期間に続く第２の期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するカウンタ部を備えたものである。
【００１０】
本開示による信号復調回路、または受信装置もしくは伝送システムでは、ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、第１の期間に続く第２の期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値が算出される。
【発明の効果】
【００１１】
本開示の信号復調回路、または受信装置もしくは伝送システムによれば、所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、第１の期間に続く第２の期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するようにしたので、低消費電力で低速から高速まで広範囲のデータレートに対応可能となる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１２】
【図１】本開示の第１の実施の形態に係るＰＷＭ復調回路の一構成例を示す回路図である。
【図２】ＰＷＭ信号の波形例を示す説明図である。
【図３】ＰＷＭ信号の信号値の一例を示す説明図である。
【図４】図１に示したＰＷＭ復調回路の動作の概要を示すタイミングチャートである。
【図５】図１に示したＰＷＭ復調回路において、ＰＷＭ信号の信号値が１（Ｂｉｔ１）である場合のシフトレジスタ動作の一例を示す説明図である。
【図６】図１に示したＰＷＭ復調回路において、ＰＷＭ信号の信号値が０（Ｂｉｔ０）である場合のシフトレジスタ動作の一例を示す説明図である。
【図７】図１に示したＰＷＭ復調回路におけるｆａｎｏｕｔの説明図である。
【図８】第２の実施の形態に係るＰＷＭ復調回路の一構成例を示す回路図である。
【図９】図８に示したＰＷＭ復調回路において、ＰＷＭ信号の信号値が０（Ｂｉｔ０）である場合のシフトレジスタ動作の一例を示す説明図である。
【図１０】図８に示したＰＷＭ復調回路において、ＰＷＭ信号の信号値が１（Ｂｉｔ１）である場合のシフトレジスタ動作の一例を示す説明図である。
【図１１】第３の実施の形態に係る伝送システムの一構成例を示すブロック図である。
【図１２】図１１に示した伝送システムにおける受信装置の一構成例を示すブロック図である。
【図１３】図１１に示した伝送システムにおけるＰＷＭ信号の伝送速度の一例を示す説明図である。
【発明を実施するための形態】
【００１３】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
＜１．第１の実施の形態＞（往復シフトレジスタ方式のＰＷＭ復調回路）（図１〜図６）
［１．１  構成］
［１．２  動作］
［１．３  効果］
＜２．第２の実施の形態＞（Turn Aroundシフトレジスタ方式のＰＷＭ復調回路）（図７〜図１０）
［２．１  構成］
［２．２  動作］
［２．３  効果］
＜３．第３の実施の形態＞（受信装置、および伝送システム）（図１１〜図１３）
＜４．その他の実施の形態＞
【００１４】
低消費電力かつ広範囲な可変データレートに対応可能な回路として、以下に単相クロックオーバサンプリング方式のＰＷＭ復調回路の２つの実施の形態を示す。
【００１５】
＜１．第１の実施の形態＞
［１．１  構成］
図１は、本開示の第１の実施の形態に係るＰＷＭ復調回路の一構成例を示している。図２および図３には、ＰＷＭ信号として、ＭＩＰＩ  Ｍ−ＰＨＹ規格に対応した信号波形例を示す。
【００１６】
まず、図２および図３を参照して、データ復調の対象となるＰＷＭ信号について説明する。ＰＷＭ信号は、例えば図２および図３に示したように、所定のパルス期間の１つのパルスに、Ｈｉｇｈ（ＤＩＦ−Ｐ）となる期間（ＴDIF-P）とＬｏｗ（ＤＩＦ−Ｎ）となる期間（ＴDIF-N）とが含まれている。そして、所定のパルス期間内において、Ｈｉｇｈ期間とＬｏｗ期間とのいずれか一方がメジャー期間（ＴPWM#MAJOR）で、他方がマイナー期間（ＴPWM#MINOR）となる。図３の上段に示したように、Ｈｉｇｈ期間がメジャー期間となる場合（Ｌｏｗ期間＜Ｈｉｇｈ期間）を、信号値が１（Ｂｉｔ１）のＰＷＭ信号（ＰＷＭ＿ｂ１）と定義する。一方、図３の下段に示したように、Ｌｏｗ期間がメジャー期間となる場合（Ｌｏｗ期間＞Ｈｉｇｈ期間）を、信号値が０（Ｂｉｔ０）のＰＷＭ信号（ＰＷＭ＿ｂ０）と定義する。
【００１７】
次に、本実施の形態に係るＰＷＭ復調回路の構成を説明する。このＰＷＭ復調回路は、往復カウンタ１と、同期回路（Ｓｙｎｃｈｒｏｎｉｚｅｒ）２と、ダウンエッジ検出部（Ｄｏｗｎ  Ｅｄｇｅ  Ｄｅｔｅｃｔｏｒ）３と、データラッチ部（Ｄａｔａ  Ｌａｔｃｈ部）４とを備えている。
【００１８】
往復カウンタ１は、直列接続された複数のレジスタ１１を有する往復シフトレジスタ方式のカウンタ部となっている。往復カウンタ１はまた、複数のレジスタ１１間に接続された複数のセレクタ１２を有している。往復カウンタ１は、セレクタ１２に入力される制御信号（ｃｎｔ＿ｄｉｒ）によりシフト方向を一括で切り換え可能となっている。往復カウンタ１におけるレジスタ１１の段数はオーバサンプリング分解能やデータレート等により最適値に設定される。
【００１９】
往復カウンタ１は、後述する図４に示すように、ＰＷＭ信号の所定のパルス期間において、第１の期間（Ｌｏｗ期間）でカウントアップすることにより得られた第１のカウンタ値を、第１の期間に続く第２の期間（Ｈｉｇｈ期間）でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するようになっている。また、往復カウンタ１は、第２のカウンタ値を算出した後、第１のカウンタ値および第２のカウンタ値のリセットを行うようになっている。往復カウンタ１は、第１の期間では複数のレジスタ１１間で第１のシフト方向にデータシフト（図１の例では右シフト）させることでカウントアップを行い、第２の期間では複数のレジスタ１１間で第１のシフト方向とは逆方向の第２のシフト方向にデータシフト（図１の例では左シフト）させることでカウントダウンを行うようになっている。
【００２０】
同期回路２は、フリップフロップ回路からなる２段のレジスタ２１，２２を有している。同期回路２は、入力信号としてのＰＷＭ信号（ＰＷＭＩＮ）をローカルクロック（ＣＬＫ）に同期させるための同期信号（ｐｗｍ＿ｓｙｎｃ）を生成するようになっている。レジスタ２１，２２のリセットはリセット信号（ＲＥＳＥＴ＿Ｘ）によって行われる。
【００２１】
ダウンエッジ検出部３は、フリップフロップ回路からなる複数のレジスタ３１，３２，３３と、ＡＮＤゲート３４と、ＮＯＴゲート３５とを有している。レジスタ３１，３２，３３のリセットはリセット信号（ＲＥＳＥＴ＿Ｘ）によって行われる。ＮＯＴゲート３５の出力は、往復カウンタ１における複数のレジスタ１１のリセット信号（Ｒｅｓｅｔ）として与えられる。
【００２２】
ダウンエッジ検出部３は、ＰＷＭ信号（ＰＷＭＩＮ）の所定のパルス期間の開始時刻および終了時刻となる所定の波形部分を検出する波形検出部としての機能を有している。具体的には、ダウンエッジ検出部３は、信号がＨｉｇｈからＬｏｗになるＰＷＭ信号（ＰＷＭＩＮ）の立下りエッジを検出して立下りエッジ検出信号（ｐｗｍ＿ｄｏｗｎ）を生成するようになっている。ダウンエッジ検出部３はまた、検出した立下りエッジに基づいて、受信データクロック（ＰＷＭＣＬＫ）を生成するようになっている。
【００２３】
データラッチ部４は、フリップフロップ回路からなるレジスタ４１と、往復カウンタ１からの出力値が入力されるセレクタ４２とを有している。レジスタ４１のリセットはリセット信号（ＲＥＳＥＴ＿Ｘ）によって行われる。
【００２４】
データラッチ部４は、往復カウンタ１においてカウントダウンすることにより得られた第２のカウンタ値をＰＷＭ信号の信号値として取得する取得部としての機能を有している。データラッチ部４は、ダウンエッジ検出部３で生成された受信データクロック（ＰＷＭＣＬＫ）に同期してＰＷＭ信号の信号値としてのＰＷＭ復調データ（ＰＷＭＤＡＴＡ）を取得し、記憶するようになっている。
【００２５】
［１．２  動作］
図４は、図１に示したＰＷＭ復調回路の動作タイミングの概要を示している。図４には上側から順に、入力信号としてのＰＷＭ信号（ＰＷＭＩＮ）、往復カウンタ１によるカウンタ値（Ｃｏｕｎｔｅｒ  Ｖａｌｕｅ）、立下りエッジ検出信号（ｐｗｍ＿ｄｏｗｎ）、ＰＷＭ復調データ（ＰＷＭＤＡＴＡ）、および受信データクロック（ＰＷＭＣＬＫ）の一例を示す。なお、図４においてｂ０はＰＷＭ信号（ＰＷＭＩＮ）の信号値が０（Ｂｉｔ０）であることを示し、ｂ１はＰＷＭ信号（ＰＷＭＩＮ）の信号値が１（Ｂｉｔ１）であることを示す。
【００２６】
図４に示した例では、ＰＷＭ信号（ＰＷＭＩＮ）のＬｏｗ期間にカウントアップした後、Ｈｉｇｈ期間にカウントダウンし、ＰＷＭ信号（ＰＷＭＩＮ）の立下りエッジを示す立下りエッジ検出信号（ｐｗｍ＿ｄｏｗｎ）でカウンタデータを取り込みそのデータが０か否かで信号値を判定できる。
【００２７】
図１のＰＷＭ復調回路に対応付けて説明すると、往復カウンタ１において、カウントアップとしてレジスタ１１を右シフト、カウントダウンとして左シフト動作させる。ＰＷＭ信号（ＰＷＭＩＮ）の立下りエッジを示す立下りエッジ検出信号（ｐｗｍ＿ｄｏｗｎ）で、レジスタ１１の初段（左端）の値をデータラッチ部４で取り込めば、その値がそのまま信号値（ＰＷＭ復調データ（ＰＷＭＤＡＴＡ））となる。すなわち複雑なデータ判定回路が不要である。
【００２８】
なお、往復カウンタ１は、ダウンエッジ検出部３において所定の波形部分（立下りエッジ）が検出されたタイミングに基づいて第１のカウンタ値（カウントアップした値）および第２のカウンタ値（カウントダウンした値）のリセットを行う。データラッチ部４は、ダウンエッジ検出部３において所定の波形部分が検出されたタイミングに基づいて第２のカウンタ値を信号値として取得する。
【００２９】
図５は、図１に示したＰＷＭ復調回路において、ＰＷＭ信号の信号値が１（Ｂｉｔ１）である場合の往復カウンタ１におけるシフトレジスタ動作の一例を示している。図６は、ＰＷＭ信号の信号値が０（Ｂｉｔ０）である場合の往復カウンタ１におけるシフトレジスタ動作の一例を示している。
【００３０】
図５および図６において（１ａ），（１ｂ）に示したように、往復カウンタ１のシフトレジスタは全レジスタが０に初期化されている。次に、（２ａ），（２ｂ）に示したように、ＰＷＭ信号（ＰＷＭＩＮ）がＬｏｗ期間中は初段レジスタのデータ入力が１に固定されているためデータ１が右にシフトして伝搬されてゆく。次に、（３ａ），（３ｂ）に示したように、ＰＷＭ信号（ＰＷＭＩＮ）がＨｉｇｈ期間となるとセレクタ１２が切り替わり、シフト方向が逆転してデータ０が左にシフト伝搬される。
【００３１】
従って、ＰＷＭ信号（ＰＷＭＩＮ）の信号値がＢｉｔ１（Ｌｏｗ期間＜Ｈｉｇｈ期間）の場合（ＰＷＭ＿ｂ１）は、図５の（４ａ）に示したように、０が初段レジスタまで伝搬してレジスタ値は全て０となる。一方、ＰＷＭ信号（ＰＷＭＩＮ）の信号値がＢｉｔ０（Ｌｏｗ期間＞Ｈｉｇｈ期間）の場合（ＰＷＭ＿ｂ０）は、図６の（４ｂ）に示したように、０が初段レジスタまで伝搬せず初段レジスタ値は１となる。すなわち、データラッチ部４において、初段レジスタ値を論理反転してＰＷＭ信号（ＰＷＭＩＮ）の立下りエッジを示す立下りエッジ検出信号（ｐｗｍ＿ｄｏｗｎ）でラッチすれば、そのままＰＷＭ復調データ（ＰＷＭＤＡＴＡ）とできる。
【００３２】
この特徴は、オーバサンプリング分解能やデータレート等によりシフトレジスタ段数が変更されても判定回路はそのまま使用できるためシンプルな回路構造に変更を加えることなく高速で広範囲な可変データレートに対応可能であることに貢献する。
【００３３】
［１．３  効果］
以上のように、本実施の形態によれば、所定のパルス期間において、Ｌｏｗ期間でカウントアップすることにより得られた第１のカウンタ値を、続くＨｉｇｈ期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するようにしたので、低消費電力で低速から高速まで広範囲のデータレートに対応可能となる。
【００３４】
特に、本実施の形態によれば、単相クロックでシンプルな回路構造により低消費電力で高速で広範囲な可変データレートに対応可能であるＰＷＭ信号復調回路が実現可能となる。さらに、単相クロックかつ完全同期回路のため、ＲＴＬ（Register Transfer Level）自動設計（論理合成、Ｐ＆Ｒ（Place and Route）、ＳＴＡ（Static Timing Analysis））が可能で開発工数の大きな削減に寄与できる。例えばオーバサンプリング分解能をＰＷＭデータレートの１０倍とすると、ＭＩＰＩ  Ｍ−ＰＨＹ規格ではＰＷＭ−Ｇ５（１４４Ｍｂｐｓ）程度まで対応可能となる。もちろん自動設計でなく人手によるカスタム設計で、より高速な素子で構成すればさらに高速動作を達成することが可能である。
【００３５】
本実施の形態のＰＷＭ復調回路ではパルス幅測定にシフトレジスタベースのカウンタを用いることで高速動作が可能となり、データ判定回路を不要としたことで広範囲のデータレートに対応可能となる。また、ゲート規模を削減でき低消費電力での動作が可能となる。
【００３６】
なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。以降の他の実施の形態についても同様である。
【００３７】
＜２．第２の実施の形態＞
次に、本開示の第２の実施の形態について説明する。以下では、上記第１の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
【００３８】
上記第１の実施の形態ではシフトレジスタのシフト方向を制御信号（ｃｎｔ＿ｄｉｒ）によりセレクタ１２で一括切り換えしている。またレジスタ１１の非同期のリセット信号（Ｒｅｓｅｔ）もカウンタ開始前に一括リセットする必要がある。前述のようにサンプリング分解能を上げたり対応データレートを拡大させる場合、シフトレジスタの段数を増加させる必要があるが、シフトレジスタの段数が大きくなるとリセット信号（Ｒｅｓｅｔ）や制御信号（ｃｎｔ＿ｄｉｒ）を多数のセレクタ１２に分配する必要があるため、図７に示したように、これら信号のｆａｎｏｕｔが大きくなる。一方、最近のプロセス微細化に伴い配線容量が増大すると多ｆａｎｏｕｔ信号の負荷容量が大きくなり動作速度は抑制され、これがクリティカルパスとなって全体の動作速度も遅くなってしまう。そこで、上記第１の実施の形態の方式よりもさらに高速な動作を可能にした回路を第２の実施の形態として図８に示す。
【００３９】
［２．１  構成］
図８は、本開示の第２の実施の形態に係るＰＷＭ復調回路の一構成例を示している。
本実施の形態に係るＰＷＭ復調回路は、Ｎカウンタ１ＡおよびＰカウンタ１Ｂと、同期回路２と、ダウンエッジ検出部３と、データラッチ部４とを備えている。このＰＷＭ復調回路はさらに、クロックイネーブラ５０Ａ，５０Ｂと、ＮＯＴゲート３８とを備えている。
【００４０】
同期回路２の構成は、上記第１の実施の形態と略同様である。データラッチ部４、上記第１の実施の形態と略同様であるが、上記第１の実施の形態ではカウンタ部の初段レジスタ値を論理反転してＰＷＭ復調データ（ＰＷＭＤＡＴＡ）としていたのに対し、本実施の形態では信号の論理反転は行われない。
【００４１】
ダウンエッジ検出部３は、上記第１の実施の形態の構成に対して、ＮＯＴゲート３５が省略され、レジスタ３６と、ＮＯＴゲート３７とが追加されている。
【００４２】
本実施の形態では、メインカウンタが往復シフトレジスタ方式からＴｕｒｎ  Ａｒｏｕｎｄシフトレジスタ方式に変更されている。すなわち、Ｎカウンタ１ＡおよびＰカウンタ１Ｂは全体としてＴｕｒｎ  Ａｒｏｕｎｄシフトレジスタ方式のカウンタ部を構成している。Ｎカウンタ１Ａは、直列接続された複数の第１のレジスタ１１Ａを有し、ＰＷＭ信号の所定のパルス期間における第１の期間（Ｌｏｗ期間）でカウントアップする第１のカウンタとなっている。Ｐカウンタ１Ｂは、直列接続された複数の第２のレジスタ１１Ｂを有し、ＰＷＭ信号の所定のパルス期間における第２の期間（Ｈｉｇｈ期間）でカウントダウンする第２のカウンタとなっている。Ｐカウンタ１Ｂはまた、ＯＲゲート１３を有している。Ｎカウンタ１ＡとＰカウンタ１Ｂとが全体として往復シフトレジスタを構成するように、第１のレジスタ１１と第２のレジスタ１２とがＯＲゲート１３を介して互いに接続されている。
【００４３】
［２．２  動作］
本実施の形態では、カウンタ部はＬｏｗ期間を測定するＮカウンタ１ＡとＨｉｇｈ期間を測定するＰカウンタ１Ｂとに分離され、それぞれのクロック信号（ＣＬＫＮ，ＣＬＫＰ）は個別に装備されたクロックイネーブラ５０Ａ，５０Ｂによりカウンタ切り換えして高速化が図られている。
【００４４】
形式上、Ｎカウンタ１ＡとＰカウンタ１Ｂは分離されているが、Ｌｏｗ期間を測定したＮカウンタ値情報をＰカウンタ１Ｂへ直接伝達するために、Ｎカウンタ１Ａのシフトレジスタ出力がそれぞれ対応するＰカウンタ１Ｂの第２のレジスタ１１ＢへＯＲゲート１３を介して接続されている。これにより、Ｎカウンタ１ＡとＰカウンタ１Ｂは密に結合されている。すなわちＮカウンタ１ＡとＰカウンタ１Ｂは全体として、実質的に上記第１の実施の形態と同様に、１つの往復カウンタとして動作する。
【００４５】
ここで注目すべきは、上記第１の実施の形態での多ｆａｎｏｕｔ信号が必要なセレクタ１２およびＮカウンタ１Ａのリセットが排除され、さらに高速動作が可能になっている点である。一方、Ｐカウンタ１Ｂのリセット信号の多ｆａｎｏｕｔは残るがＰカウンタ１Ｂのリセットは排他的に動作するＮカウンタ１Ａが動作中（復数Ｃｌｏｃｋ期間）に行えばよいため、タイミング制約は大幅に緩和されこれがクリティカルパスにはならない。
【００４６】
図９は、図８に示したＰＷＭ復調回路において、ＰＷＭ信号の信号値が０（Ｂｉｔ０）である場合のＮカウンタ１ＡおよびＰカウンタ１Ｂにおけるシフトレジスタ動作の一例を示している。図１０は、ＰＷＭ信号の信号値が１（Ｂｉｔ１）である場合のＮカウンタ１ＡおよびＰカウンタ１Ｂにおけるシフトレジスタ動作の一例を示している。
【００４７】
図９および図１０において（１ａ），（１ｂ）に示したように、まずＰカウンタ１Ｂの全レジスタの初期値は０にリセットされるがＮカウンタ１Ａの初期値は不問である。次に、（２ａ），（２ｂ）に示したように、ＰＷＭ信号（ＰＷＭＩＮ）がＬｏｗに遷移するとダウンエッジ検出部３のＰＷＭ遷移検出信号（立下りエッジ検出信号（ｐｗｍ＿ｄｏｗｎ））が１Ｃｌｏｃｋ期間、Ｈｉｇｈになり、Ｎカウンタ１Ａの初段に入力される。
【００４８】
次に、（３ａ），（３ｂ）に示したように、ＰＷＭ信号（ＰＷＭＩＮ）がＬｏｗ期間中はＮカウンタ１Ａ用のクロックイネーブラ５０Ａによりクロック信号（ＣＬＫＮ）がＯＮになり、初段レジスタにＰＷＭ遷移検出信号（立下りエッジ検出信号（ｐｗｍ＿ｄｏｗｎ））が１Ｃｌｏｃｋ期間Ｈｉｇｈ入力された後は、Ｌｏｗ信号が継続して入力される。このためＮカウンタ１Ａはデータ１の後、データ０が追従して右にシフトして伝搬されてゆく。次に、（４ａ），（４ｂ）に示したように、ある時点でＰＷＭ信号（ＰＷＭＩＮ）がＨｉｇｈ期間となると、Ｎカウンタ用のクロックイネーブラ５０Ａによりクロック信号（ＣＬＫＮ）はＯＦＦになりＮカウンタ１Ａはデータを保持したまま停止状態となる。
【００４９】
今度は、（５ａ），（５ｂ）に示したように、Ｐカウンタ１Ｂ用のクロックイネーブラ５０Ｂによりクロック信号（ＣＬＫＰ）がＯＮになり、Ｐカウンタ１Ｂが動作開始する。ここで、Ｐカウンタ１Ｂの複数の第２のレジスタ１１Ｂ間に挿入されたＯＲゲート１３によりＮカウンタ１Ａのレジスタ値が０に対応する位置にある第２のレジスタ１１ＢはＯＲゲート１３でバッファとして機能するため、シフト動作する。Ｎカウンタレジスタ値が１に対応する位置にある第２のレジスタ１１Ｂは、ＯＲゲート１３によりデータがＨｉｇｈに固定される。従ってＮカウンタ１Ａのレジスタ値の右端の１の位置（すなわちＰＷＭ信号のＬｏｗ期間のカウンタ値）を始点として、Ｐカウンタ１Ｂは１の値が左にシフトして伝搬される。
【００５０】
上記の動作により、ＰＷＭ信号（ＰＷＭＩＮ）の信号値がＢｉｔ０（Ｌｏｗ期間＞Ｈｉｇｈ期間）の場合（ＰＷＭ＿ｂ０）は、図９の（６ａ）に示したように、Ｐカウンタ１Ｂで１が初段レジスタまで伝搬せず初段のレジスタ値は初期値０のままとなる。一方、ＰＷＭ信号（ＰＷＭＩＮ）の信号値がＢｉｔ１（Ｌｏｗ期間＜Ｈｉｇｈ期間）の場合（ＰＷＭ＿ｂ１）は、図１０の（６ｂ）に示したように、１がＰカウンタ１Ｂの初段レジスタまで伝搬する。すなわち、Ｐカウンタ１Ｂの初段のレジスタ値をＰＷＭ信号（ＰＷＭＩＮ）の立下りエッジを示す立下りエッジ検出信号（ｐｗｍ＿ｄｏｗｎ）でラッチすれば、そのままＰＷＭ復調データ（ＰＷＭＤＡＴＡ）とできる。これは論理の反転はあるが上記第１の実施の形態と同様である。さらにオーバサンプリング分解能やデータレート等によりシフトレジスタ段数が変更されてもシンプルな回路構造に変更を加えることなく広範囲な可変データレートに対応可能である特徴も上記第１の実施の形態と同様である。
【００５１】
［２．３  効果］
本実施の形態によれば、カウンタ部をＴｕｒｎ  Ａｒｏｕｎｄシフトレジスタ方式にしたので、多Ｆａｎｏｕｔ信号を排除して高速動作が可能となる。
【００５２】
＜３．第３の実施の形態＞
次に、本開示の第３の実施の形態について説明する。以下では、上記第１または第２の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
【００５３】
上記第１および第２の実施の形態におけるＰＷＭ復調回路は、ＰＷＭ信号を送信する送信装置と、ＰＷＭ信号を受信する受信装置とを含む伝送システムにおける、受信装置に適用可能である。
【００５４】
そのような伝送システムの一例として、図１１に、Ｍ−ＰＨＹ規格の伝送システムの構成例を示す。この伝送システムは、リンク１００を備えている。リンク１００は、２つのサブリンク（ＳＵＢ−ＬＩＮＫ）１００Ａ，１００Ｂと、２つのレーン管理部（ＬＡＮＥ ＭＡＮＡＧＥＭＥＮＴ）１０１Ａ，１００Ｂとを有している。サブリンク１００Ａ，１００Ｂはそれぞれ、１つ以上のレーン（ＬＡＮＥ）を含んでいる。図１１の例では、サブリンク１００Ａが２つのレーン１０２Ａを含み、サブリンク１００Ｂが１つのレーン１０２Ｂを含んでいる。レーン１０２Ａ，１０２Ｂの実体はピン（ＰＩＮ）１０３，１０４間を繋ぐポイント・ツー・ポイントの１方向の差動シリアル接続で、これはライン（ＬＩＮＥ）１０５と呼ばれる。ライン１０５は、受信装置としてのＭ−ＰＨＹ受信器（Ｍ−ＲＸ）１１０Ｒと、送信装置としてのＭ−ＰＨＹ送信器（Ｍ−ＴＸ）１１０Ｔとの間を接続している。レーン１０２Ａ，１０２Ｂは所定のプロトコルで管理される。
【００５５】
Ｍ−ＰＨＹには，異なる２つのタイプの仕様が存在し、それぞれ信号伝送の方式が異なる。低速動作の場合、ＰＷＭ信号を利用する。ＰＷＭ信号を利用する仕様では、さまざまなデータ転送速度に対応できるように、図１３に示すように、複数のギア（ＧＥＡＲ）が存在する。このギアは，自動車の変速ギアのようにデータ転送速度に応じて切り替わる。初期状態のギアはＰＷＭ−Ｇ１で、速度の範囲は３Ｍｂｐｓ〜９Ｍｂｐｓとなっている。このほかに６つのギアがあり、これらを使うと速度は倍々で速くなって行く（ＰＷＭ−Ｇ２〜ＰＷＭ−Ｇ７）。
【００５６】
また、Ｍ−ＰＨＹには高速なハイスピード・モード（ＨＳ−ＭＯＤＥ）がサポートされている。
【００５７】
図１２は、Ｍ−ＰＨＹ受信器１１０Ｒの一構成例を示している。Ｍ−ＰＨＹ受信器１１０Ｒは、アンプ１１１と、クロックデータリカバリ回路（ＣＤＲ）１１２と、ＰＷＭ復調器１１３と、セレクタ１１４と、デシリアライザ（Ｄｅｓｉｒｉａｌｉｚｅｒ）１１５と、デジタル処理回路（Ｐｈｙ  Ｄｉｇｉｔａｌ  Ｂｌｏｃｋ）１１６とを備えている。
【００５８】
Ｍ−ＰＨＹ受信器１１０Ｒでは、セレクタ１１４により、伝送モードに応じてクロックデータリカバリ回路１１２とＰＷＭ復調器１１３とのいずれか一方をデータ復調回路として選択してデータ出力する。このようなＰＷＭ復調器１１３として、上記第１および第２の実施の形態におけるＰＷＭ復調回路を適用可能である。
【００５９】
＜４．その他の実施の形態＞
本開示による技術は、上記各実施の形態の説明に限定されず種々の変形実施が可能である。
【００６０】
例えば、ＰＷＭ信号の所定のパルス期間において、Ｌｏｗ期間でカウントアップした後、Ｈｉｇｈ期間でカウントダウンする例を示したが、所定のパルス期間において最初にＨｉｇｈ期間、次にＬｏｗ期間となるような信号規格の場合には、Ｈｉｇｈ期間でカウントアップした後、Ｌｏｗ期間でカウントダウンする構成であっても良い。
【００６１】
また例えば、本技術は以下のような構成を取ることができる。
（１）
ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、前記第１の期間に続く第２の期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するカウンタ部
を備えたＰＷＭ復調回路。
（２）
前記第２のカウンタ値を前記ＰＷＭ信号の信号値として取得する取得部をさらに備えた
上記（１）に記載のＰＷＭ復調回路。
（３）
前記カウンタ部は、前記第２のカウンタ値を算出した後、前記第１のカウンタ値および前記第２のカウンタ値のリセットを行う
上記（１）または（２）に記載のＰＷＭ復調回路。
（４）
前記ＰＷＭ信号の前記所定のパルス期間の開始時刻および終了時刻となる所定の波形部分を検出する波形検出部をさらに備え、
前記カウンタ部は、前記所定の波形部分が検出されたタイミングに基づいて前記第１のカウンタ値および前記第２のカウンタ値のリセットを行い、
前記取得部は、前記所定の波形部分が検出されたタイミングに基づいて前記第２のカウンタ値を取得する
上記（２）に記載のＰＷＭ復調回路。
（５）
前記カウンタ部は、直列接続された複数のレジスタを有する往復シフトレジスタを含む
上記（１）ないし（４）のいずれか１つに記載のＰＷＭ復調回路。
（６）
前記往復シフトレジスタは、前記第１の期間では前記複数のレジスタ間で第１のシフト方向にデータシフトさせることでカウントアップを行い、前記第２の期間では前記複数のレジスタ間で前記第１のシフト方向とは逆方向の第２のシフト方向にデータシフトさせることでカウントダウンを行う
上記（５）に記載のＰＷＭ復調回路。
（７）
前記カウンタ部は、
直列接続された複数の第１のレジスタを有し、前記第１の期間でカウントアップする第１のカウンタと、
直列接続された複数の第２のレジスタを有し、前記第２の期間でカウントダウンする第２のカウンタと
を含む
上記（１）ないし（４）のいずれか１つに記載のＰＷＭ復調回路。
（８）
前記第１のカウンタと前記第２のカウンタとが、全体として往復シフトレジスタを構成するように、前記第１のレジスタと前記第２のレジスタとが互いに接続されている
上記（７）に記載のＰＷＭ復調回路。
（９）
前記第１の期間は前記ＰＷＭ信号のＬｏｗ期間であり、前記第２の期間は前記ＰＷＭ信号のＨｉｇｈ期間である
上記（１）ないし（８）のいずれか１つに記載のＰＷＭ復調回路。
（１０）
前記カウンタ部は、前記ＰＷＭ信号がＨｉｇｈからＬｏｗになる信号の立下がりエッジ部分が検出されたタイミングに基づいて前記第１のカウンタ値および前記第２のカウンタ値のリセットを行う
上記（９）に記載のＰＷＭ復調回路。
（１１）
ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、前記第１の期間に続く第２の期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するカウンタ部
を備えた受信装置。
（１２）
ＰＷＭ復調回路を含む複数のデータ復調回路と、
伝送モードに応じて前記複数のデータ復調回路のいずれかを選択する選択部とをさらに備え
前記ＰＷＭ復調回路が前記カウンタ部を有する
上記（１１）に記載の受信装置。
（１３）
ＰＷＭ信号を送信する送信装置と、
前記ＰＷＭ信号を受信する受信装置とを含み、
前記受信装置は、
前記ＰＷＭ信号の所定のパルス期間において、第１の期間でカウントアップすることにより得られた第１のカウンタ値を、前記第１の期間に続く第２の期間でカウントダウンすることにより、ＰＷＭ信号の信号値に相当する第２のカウンタ値を算出するカウンタ部
を備えた伝送システム。
【符号の説明】
【００６２】
１…往復カウンタ（カウンタ部）、１Ａ…Ｎカウンタ、１Ｂ…Ｐカウンタ、２…同期回路、３…ダウンエッジ検出部（波形検出部）、４…データラッチ部（取得部）、１１…レジスタ、１１Ａ…第１のレジスタ、１１Ｂ…第２のレジスタ、１２…セレクタ、１３…ＯＲゲート、２１…レジスタ、２２…レジスタ、３１…レジスタ、３２…レジスタ、３３…レジスタ、３４…ＡＮＤゲート、３５…ＮＯＴゲート、３６…レジスタ、３７…ＮＯＴゲート、３８…ＮＯＴゲート、４１…レジスタ、４２…セレクタ、５０Ａ，５０Ｂ…クロックイネーブラ、５１Ａ，５１Ｂ…レジスタ、５２Ａ，５２Ｂ…ＡＮＤゲート、１００…リンク（ＬＩＮＫ）、１００Ａ，１００Ｂ…サブリンク（ＳＵＢ−ＬＩＮＫ）、１０１Ａ，１００Ｂ…レーン管理部（ＬＡＮＥ ＭＡＮＡＧＥＭＥＮＴ）、１０２Ａ，１０２Ｂ…レーン（ＬＡＮＥ）、１０３，１０４…ピン（ＰＩＮ）、１０５…ライン（ＬＩＮＥ）、１１０Ｒ…Ｍ−ＰＨＹ受信器（Ｍ−ＲＸ）（受信装置）、１１０Ｔ…Ｍ−ＰＨＹ送信器（Ｍ−ＴＸ）（送信装置）、１１１…アンプ、１１２…クロックデータリカバリ回路（ＣＤＲ）、１１３…ＰＷＭ復調器、１１４…セレクタ、１１５…デシリアライザ（Ｄｅｓｉｒｉａｌｉｚｅｒ）、１１６…デジタル処理回路（Ｐｈｙ  Ｄｉｇｉｔａｌ  Ｂｌｏｃｋ）、ＰＷＭＩＮ…ＰＷＭ信号、ＰＷＭＣＬＫ…受信データクロック、ＰＷＭＤＡＴＡ…復調データ、ｐｗｍ＿ｄｏｗｎ…立下りエッジ検出信号、Ｒｅｓｅｔ…リセット信号、ｃｎｔ＿ｄｉｒ…制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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