(57)【要約】      （修正有）【課題】ボディダイオードに順方向に通電してもON抵抗が増大しないトレンチ型金属酸化膜半導体電界効果トランジスタを提供する。【解決手段】（０００１）面から＜１１−２０＞方向に０．５°〜８°傾斜した結晶面を基板表面とした単結晶炭化ケイ素からなる導電性半導体基板１の表面上に、基板よりも低い不純物濃度としたドリフト層２を積層し、ドリフト層（ｎ型エピ層）を貫通して基板の表面近傍にまで達する深さで、かつ長手方向が＜１１−２０＞方向と平行な方向の溝５を有する。【選択図】図１
2016082197.tif 000002
【特許請求の範囲】
【請求項１】
導電性半導体基板の表面上に、前記基板よりも低い不純物濃度を有するドリフト層と、前記ドリフト層の表面に前記ドリフト層と極性の異なる異極層とが設けられて、これら異極層とドリフト層とを貫通して導電性半導体基板側に深さ方向を有すると共に、内部に絶縁体が充填された溝が形成されており、前記溝内の絶縁体の一部に埋め込まれた金属導体からなるゲート電極と、前記異極層と電気的に接続された金属導体からなるソース電極と、前記導電性半導体基板の裏面側に電気的に接続された金属導体からなるドレイン電極とを備えたトレンチ型金属酸化膜半導体電界効果トランジスタであって、前記導電性半導体基板が、（０００１）面から＜１１−２０＞方向に０．５°〜８°傾斜した結晶面を基板表面とする単結晶炭化ケイ素よりなり、前記溝の深さが導電性半導体基板の表面近傍に達すると共に、前記溝の長手方向が、導電性半導体基板の＜１１−２０＞方向と平行に形成されていることを特徴とするトレンチ型金属酸化膜半導体電界効果トランジスタ。
【請求項２】
前記導電性半導体基板が４Ｈ型結晶構造を有する単結晶炭化ケイ素よりなり、かつ、窒素をドープしたｎ型極性を有することを特徴とする請求項１に記載のトレンチ型金属酸化膜半導体電界効果トランジスタ。
【請求項３】
前記ドリフト層が、炭化ケイ素のエピタキシャル膜により形成されることを特徴とする請求項１又は２に記載のトレンチ型金属酸化膜半導体電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単結晶炭化ケイ素よりなる導電性半導体基板を用いたトレンチ型金属酸化膜半導体電界効果トランジスタに関わるものである。
【背景技術】
【０００２】
単結晶炭化ケイ素（以下ＳｉＣ）はシリコンと比較し、バンドギャップは約３倍、絶縁破壊電界は１０倍以上という優れた特徴を有する。そのため、ＳｉＣを用いることで、電気抵抗値が低い高効率で高耐圧のパワーデバイスを製造することができる。
【０００３】
ＳｉＣの製造方法としては、アチソン法、レーリー法、昇華再結晶法（改良レーリー法）、溶液成長法等が知られているが、このうち半導体材料用の単結晶材料を得る方法として広く用いられているのは昇華再結晶法である。昇華再結晶法は、一般に黒鉛坩堝の下部にＳｉＣの粉末原料を充填し、加熱昇華させて、坩堝内の上部に配置したＳｉＣの種結晶基板上に再凝固させて単結晶を成長する製法である。ポリタイプについては、プロセス制御条件等で、４Ｈや６Ｈ等の造り分けが可能で、一般にパワーデバイス用のＳｉＣ材料は電気的特性で優れる４Ｈポリタイプの単結晶が用いられている。
【０００４】
得られた結晶は加工工程を経て、所定サイズ、形状の基板とする。さらに基板上にエピタキシャル膜（以下、エピ層）を形成したエピタキシャル基板（以下、エピ基板）がデバイス製造用基板として用いられるのが一般的である。
【０００５】
ＳｉＣを用いたパワーデバイスとしては、シリコン半導体デバイスと同様にショットキーバリアダイオード（Schottky-Barrier Diode、以下SBD）やMOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor）などのユニポーラ系デバイスと、pnダイオードやIGBT（Insulated Gate Bipolar Transistor）などのバイポーラ系デバイスとが知られている。
【０００６】
一般的なMOSFET（金属酸化膜半導体電界効果トランジスタ）についてｎチャネル型を例に説明する。ＳｉＣからなる導電性のｎ型ＳｉＣ基板上にＳｉＣのエピタキシャル成長により低濃度の不純物濃度であるｎ型のドリフト層（エピ層）を設けたエピ基板をベースとして製造する。具体的な構造はドリフト層の表面上にゲート絶縁膜となる酸化膜を介してゲート電極を設け、ドリフト層にはエピ成長やイオン注入などにより形成されたｐ型の異極層（ベース層）上にソース電極を配置する。また、ＳｉＣ基板の裏面（ドリフト層と反対の面）には、ドレイン電極を有した構造となっている。
【０００７】
MOSFETの順方向通電は、ドレイン電極からソース電極に電流を流すことを意味し、パワーデバイスにおいては基板、ドリフト層を貫通して縦に電流を流す縦型構造が一般的である。素子の動作は、ドレイン−ソース間に電圧を印加して、ゲート−ソース間（ゲート電圧）に正の電圧を印加するとゲート酸化膜（ゲート絶縁膜）の下にある異極層（ベース層）の表面近傍で極性反転が生じてドリフト層と同じｎ極層（反転層）を形成し、ソース電極とドレイン電極との間に電流が流れる。ゲート電圧をOFFにすると、ベース層の反転層が消失し、ドレイン−ソース間の電圧がOFFとなる。以上の原理にて、ゲート電圧の制御で大電力のON/OFFを行うスイッチ素子として動作する。
【０００８】
ベース層内にはドリフト層と同じｎ極でかつ高濃度な不純物が注入された領域が設けてあり、MOSFETの逆電圧印加時にドリフト層内で空乏層をドレイン電極へ向かって延ばす役割を果たす。このような構造を有したMOSFETは電力用に多くみられる構造で、DMOSFET（Double Diffused MOSFET）とも呼ばれている。
【０００９】
通常は上記の構造を基本構造としたセルを、素子内に多数並列配列して、全体として数ｍｍ角の素子（１チップ）を構成している。
【００１０】
プレーナー型MOSFETは、ドリフト層の表面に反転層を形成するような構造であるが、ゲート電極と反転層をドリフト層内の溝（トレンチ）に埋め込むことにより、セルの配列ピッチを縮小して、電流の実効通電面積を増やし、素子の電気抵抗を低減したトレンチ型MOSFETと呼ばれる構造もある。トレンチ型では、プレーナー型にて表面に形成される反転層を縦方向に形成することが目的であるため、トレンチの溝の深さはプレーナー型において平面に形成している反転層の幅程度があれば機能的に十分であり、具体的には数μｍ程度の深さである。
【００１１】
このようなMOSFETは、ゲート電圧によって電流の流れを容易に制御できるため、高周波動作に適しており、スイッチング電源などのスイッチ素子などに利用される。
【００１２】
ところで、MOSFETはユニポーラデバイスであるが、ベース層がｐ極、ドリフト層がｎ極であるため、素子内部にソース電極からドレイン電極方向をダイオードの順方向となる寄生ｐｎダイオード（以下ボディダイオード）の構造を有している。MOSFETとしての順方向通電（ドレイン−ソース間）は、ボディダイオードにとってはｎ型からｐ型の逆方向の印加電圧となるため、導通しないが、MOSFETの逆方向（ソース−ドレイン間）に一定電圧が印加された場合には、ボディダイオードは導通して、その動作特性はｐｎダイオードと同様になる。
【００１３】
本ボディダイオードは、MOSFETにおける逆方向の印加電圧に対する保護の役目も果たす。インダクタンス成分を持つ負荷によって発生する無効電力の回生の際などには、回生回路として積極的にボディダイオードを通電させるような電気回路を構成する場合もある。
【００１４】
しかしながらＳｉＣで形成したMOSFETのボディダイオードに通電すると、ＳｉＣ内の積層欠陥が増加して、ボディダイオードの通電特性を悪化させ、さらにはMOSFETの順方向特性をも劣化させる現象があることが知られている（非特許文献１参照）。本現象はMOSFETに限らずＳｉＣで形成されたｐｎ接合を有するデバイスに共通する重要な技術課題である。
【００１５】
ＳｉＣのｐｎ接合に順方向（ｐ極からｎ極への電流通電）へ電流を長時間流し続けると積層欠陥が増大することも報告されている（非特許文献２参照）。これら劣化問題の本質的な原因は、少数キャリアの再結合エネルギーによってＳｉＣ基板に存在する基底面転位を起点として、徐々に積層欠陥が材料内部で拡張して電気的な障害物となり、デバイスの順方向特性の抵抗（ON抵抗）を増大させていることにある。
【００１６】
基底面転位から積層欠陥が拡張する様子を、図６の模式図を用いて説明する。
図６ではＳｉＣの基板２１の上にドリフト層にあたるエピ層２２が形成されている。通常、図６のような構造はＳｉＣ基板の（０００１）面から、＜１１−２０＞方向に０．５°〜８°傾けた（オフ角度を有した）結晶面の基板表面を有したＳｉＣ基板を準備して、ステップ制御エピタキシーと呼ばれるＣＶＤ法により、基板表面にエピ層を形成して作成する。昇華再結晶法で製造した市販のＳｉＣ基板２３には通常、数十〜数千個/cm2の密度で基底面転位が基板内にランダムに存在するが、エピ層を形成するとエピ層と基板の界面にて約９０％以上が貫通刃状転位に変換するが、一部の基底面転位が変換されることなくエピ層内に伝搬することが知られている。また、エピタキシャル膜の製造条件によってはエピ成長の初期の段階で基底面転位がエピ層内に新たに発生して、エピ表面まで伝搬する場合もある。従って、エピ層内には概ね数個〜数百個/cm2レベルの密度で線状の基底面転位が存在している。
【００１７】
ステップ制御エピタキシー法では、基板表面のテラスに沿って、ＣＶＤガスを原料に合成されたＳｉＣが積み重なり、成長していく。エピ層内の基底面転位２３は基底面に沿って＜１１−２０＞方向と平行に伸展し、エピ層表面に達する。
【００１８】
エピ層内に存在する線状の基底面転位は、エピ層内でキャリアの再結合が生じるとその再結合エネルギーによって２つの部分転位に分解し、互いの斥力で分離していく。部分転位が分離していく過程で、基底面に沿った積層欠陥２４（ショックレー型積層欠陥）を生じさせ矢印２５の方向に広がっていく。この積層欠陥は最終的には直角三角形状の極めて薄い膜状の結晶欠陥となる。この三角形の存在位置と結晶方位には相関があり、三角形の短辺を＜１１−２０＞方向に平行として、＜１１−２０＞方向と垂直な方向に、基底面に沿って広がる。これらの積層欠陥（直角三角形）の面積は伸展する際の幾何学的な条件から、オフ角度が小さくなるほど、また、エピの膜の厚さが厚いほど増大する。この積層欠陥で覆われた部位がエピ層から基板へ縦方向に通電するデバイスの電流を妨げる領域となるため、通電時に電気抵抗が上がる。なお、オフ角度を有したＳｉＣ基板の（０００−１）面側においてエピ成長を行っても同様な現象が生じる。
【００１９】
ＳｉＣ中の積層欠陥の拡張は先述の通り、MOSFETの順方向特性を劣化させるため、技術課題の一つとなっている。積層欠陥の拡張を防止するため、特許文献１ではｐｎダイオードを島状に絶縁層で分離し、積層欠陥の拡張を抑制する技術を開示している。また、特許文献２には結晶欠陥が無いＳｉＣ半導体ウェハを選別すべく、積層欠陥の検出によってＳｉＣ半導体ウェハの良品及び不良品の選別を精度よく行うことができる炭化珪素半導体装置の検査方法を開示している。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特許第４１００６８０号公報
【特許文献２】特開２０１４−２２５０３号公報
【非特許文献】
【００２１】
【非特許文献１】Anant Agarwal, Husna Fatima, Sarah Haney, Sei-Hyung Ryu,「A New Degradation Mechanism in High-Voltage SiC Power MOSFETs」IEEE ELECTRON DEVICE LETTERS, VOL. 28, NO. 7, JULY 2007
【非特許文献２】Kazuya Konishi, Shigehisa Yamamoto, Shuhei Nakata、Yoshihiko Toyoda and Satoshi Yamakawa,「Driving Force of Stacking Fault Expansion in 4H-SiC PN Diode studied by insitu Electroluminescence Imaging」Materials Science Forum Vols. 778-780 (2014) pp 342-345
【発明の概要】
【発明が解決しようとする課題】
【００２２】
特許文献１にはＳｉＣのｐｎダイオードを島状に絶縁層で分離し、積層欠陥の拡張を抑制する技術を開示しているが、ユニポーラ系デバイスであるMOSFETへの具体的な適用方法は開示されていない。また本手法をMOSFETへ適用しようとすると島状に分離するための絶縁層によりMOSFETの実効的な導通面積が減少し、順方向の電気抵抗が増大する。
【００２３】
一方、特許文献２に開示されている積層欠陥や基底面転位等が皆無の炭化珪素半導体ウェハを入手するのは一般に難しく、また、選別するために新たな検査方法を必要とする等の課題がある。
【００２４】
そこで本発明は、上記の課題を解決して、ボディダイオードに順方向に通電してもON抵抗が増大しないMOSFETを提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明者らは、上記課題を解決するために鋭意検討した結果、トレンチ型のMOSFETにおいて、溝（トレンチ）の深さが導電性半導体基板の表面近傍に達すると共に、溝の長手方向を導電性半導体基板の＜１１−２０＞方向と平行な方向となるようにして形成することで、トレンチ内壁の両サイドに結晶面方位の差異をなくすことができ、両壁に均等な電流が流れてMOSFETのON抵抗の増大を防ぐことができることを見出し、本発明を完成させた。
すなわち、本発明の要旨は次のとおりである。
【００２６】
（１）導電性半導体基板の表面上に、前記基板よりも低い不純物濃度を有するドリフト層と、前記ドリフト層の表面に前記ドリフト層と極性の異なる異極層とが設けられて、これら異極層とドリフト層とを貫通して導電性半導体基板側に深さ方向を有すると共に、内部に絶縁体が充填された溝が形成されており、前記溝内の絶縁体の一部に埋め込まれた金属導体からなるゲート電極と、前記異極層と電気的に接続された金属導体からなるソース電極と、前記導電性半導体基板の裏面側に電気的に接続された金属導体からなるドレイン電極とを備えたトレンチ型金属酸化膜半導体電界効果トランジスタであって、前記導電性半導体基板が、（０００１）面から＜１１−２０＞方向に０．５°〜８°傾斜した結晶面を基板表面とする単結晶炭化ケイ素よりなり、前記溝の深さが導電性半導体基板の表面近傍に達すると共に、前記溝の長手方向が、導電性半導体基板の＜１１−２０＞方向と平行に形成されていることを特徴とするトレンチ型金属酸化膜半導体電界効果トランジスタ。
（２）前記導電性半導体基板が４Ｈ型結晶構造を有する単結晶炭化ケイ素よりなり、かつ、窒素をドープしたｎ型極性を有することを特徴とする（１）に記載のトレンチ型金属酸化膜半導体電界効果トランジスタ。
（３）前記ドリフト層が、炭化ケイ素のエピタキシャル膜により形成されることを特徴とする（１）又は（２）に記載のトレンチ型金属酸化膜半導体電界効果トランジスタ。
【発明の効果】
【００２７】
本発明のトレンチ型MOSFETは、少なくともドリフト層表面から導電性半導体基板の表面近傍にまで達すると共に、その長手方向を導電性半導体基板の＜１１−２０＞方向と平行になるような溝（トレンチ）を形成することにより、MOSFETのボディダイオードに順方向に電流が流れてもドリフト層内に存在する基底面転位から生じる積層欠陥の拡張を阻むことができるため、MOSFETのON抵抗増加を抑制できる。
【図面の簡単な説明】
【００２８】
【図１】図１は、本発明の第１の実施例を説明するための模式図であって、トレンチ型MOSFETのセル断面図、セル平面図、及び素子全体図を示す。
【図２】図２は、従来のMOSFETを説明するための模式図であって、セル断面図、平面図、及び素子全体図を示す。
【図３−１】図３−１は、本発明（第１の実施例）のMOSFETの順方向電流−電圧特性図である。
【図３−２】図３−２は、従来のMOSFETの順方向電流−電圧特性図である。
【図４−１】図４−１は、本発明（第１の実施例）のMOSFETの欠陥分布観察結果を示す模式図である。
【図４−２】図４−２は、従来のMOSFETの欠陥分布観察結果を示す模式図である。
【図５】図５は、本発明のMOSFETの製造方法を説明した模式図である。
【図６】図６は、導電性半導体基板（SiC基板）とエピ層（ドリフト層）とにおいて基底面転位から積層欠陥が拡張する様子を説明するための模式図である。
【図７】図７は、本発明の第２の実施例を説明するための模式図であって、トレンチ型MOSFETのセル断面図、セル平面図、及び素子全体図を示す。
【図８】図８は、本発明（第２の実施例）のMOSFETの順方向電流−電圧特性図である。
【図９】図９は、本発明（第２の実施例）のMOSFETの欠陥分布観察結果を示す模式図である。
【発明を実施するための形態】
【００２９】
以下、本発明について詳しく説明する。
先ず、本発明のトレンチ型MOSFETは、（０００１）面から＜１１−２０＞方向に０．５°〜８°、好ましくは３．５°〜４．５°傾斜した結晶面を基板表面とする単結晶炭化ケイ素よりなる導電性半導体基板の表面上に、前記基板よりも低い不純物濃度を有するドリフト層と、該ドリフト層の表面にドリフト層と極性の異なる異極層とが設けられており、これら異極層とドリフト層とを貫通し、導電性半導体基板の表面近傍に達して内部に絶縁体が充填されると共に、MOSFETを平面で見て前記基板の＜１１−２０＞方向と長手方向が平行になるように形成された溝を有している。そして、該溝内の絶縁体の一部に埋め込まれた金属導体からなるゲート電極と、前記異極層と電気的に接続された金属導体からなるソース電極と、前記導電性半導体基板の裏面側に電気的に接続された金属導体からなるドレイン電極とを備えている。
【００３０】
このように、本発明によれば、溝の長手方向が導電性半導体基板（SiC基板）の＜１１−２０＞と平行に形成されることから、MOSFETのON抵抗増加を抑制できる。すなわち、溝の深さ方向において、溝の両側内壁は（１−１００）面に相当することから、通常のプレーナー型MOSFETにおける（０００１）面あるいは（０００−１）面にドリフト層や異極層を形成するのに比べて電子移動度が高くなり、かつ導電性半導体基板の傾斜方向である＜１１−２０＞に平行であるため、トレンチ内壁の両サイドに結晶面方位の差異を生じさせることなく両壁に均等な電流を流すことができ、MOSFETのON抵抗を低減する効果がある。
【００３１】
また、本発明によれば、溝の深さ方向が、少なくともドリフト層表面から導電性半導体基板の表面近傍にまで達することにより、エピ層であるドリフト層内に存在する基底面転位から生じる積層欠陥の拡張を阻むことができる。本発明において、導電性半導体基板の表面近傍に達する溝とは、好ましくはドリフト層表面からドリフト層厚さの７０％以上まで占める溝であるのがよく、さらに好ましくはＳｉＣ基板表面まで達する溝であるのがよい。
【００３２】
そして、溝内に配置したゲート電極に電圧を印加することによりドリフト層内にある極性の異なる異極層（ベース層）の極性を反転させて、トレンチ型MOSFETとして動作することで、セルピッチを短くして実効通電領域を増すことができ、積層欠陥を防ぐために設けた溝によって生じる通電領域の減少をカバーした低抵抗MOSFETを構成することができる。なお、本発明でゲート電極、ソース電極、及びドレイン電極を形成する金属導体については特に制限はなく公知のものを用いることができ、例えば、金、アルミニウム、ニッケル、チタン、あるいはそれらの金属を主成分とする合金等のほか、ポリシリコン等についても使用することができる。
【００３３】
トレンチ型MOSFETのトレンチ底部（溝の深さ方向の底部）は一般的に電界集中が起こりやすいが、本発明におけるトレンチはSiO2等の絶縁物質を充填しているため、トレンチ底部の絶縁破壊が生じにくいという特徴も有している。
【００３４】
以上の効果でMOSFETのボディダイオードが通電した場合の積層欠陥の伝搬を抑制し、かつ高効率なMOSFETの実現が可能となる。
【００３５】
また、本発明のトレンチ型MOSFETにおいて、溝の数は概ねの目安として、導電性半導体基板からエピ層に伝搬された基底面転位を軸として欠陥の拡張により生じる積層欠陥の直角三角形の底辺（長辺）を複数に分割できるようにし、好ましくは、少なくとも１０分割以上できるようにして、かつ等間隔のピッチの溝で通電領域をカバーできるような本数を設けることが望ましい。なお、積層欠陥の底辺（長辺）の長さＬは、基板のオフ角度をθ、ドリフト層（エピ層）の厚さをｔとすると、次式（１）で求められる。
【数１】
2016082197.tif 000003
【００３６】
本式を用いて積層欠陥の増殖を防ぐために必要な溝の本数を予め算出することもできる。具体的には、積層欠陥の底辺（長辺）の長さＬの1/5、望ましくは1/10以下のピッチでドリフト層表面から基板の表面近傍にまで達する溝を形成することが望ましい。
【実施例】
【００３７】
次に、実施例に基づき本発明をより具体的に説明するが、本発明はこれらの内容に制限されるものではない。
【００３８】
（第１の実施例）
図１は、本発明の第１の実施例を説明するための模式図であって、トレンチ型MOSFETのセルの断面図及び平面図、並びに素子全体図を示す。符号の１は（０００１）面から＜１１−２０＞方向に４°傾けた（オフ角度を有した）ＳｉＣ基板であり、４Ｈポリタイプを有して１×１０１９ｃｍ−３以上の窒素が不純物として含まれたｎ型の極性を有し、基板の厚さは約３５０μｍである。２は（０００１面）表面から傾斜したＳｉＣ基板１の表面に形成されたｎ型のエピ層（ドリフト層）であって、１×１０１６ｃｍ−３の窒素が不純物としてドーピングされたＳｉＣにより形成され、厚さは３０μｍである。３は異極層であるｐ型のＳｉＣエピ層（ベース層）であって、不純物濃度１×１０１７ｃｍ−３でアルミニウムがドーピングされており、厚さは２μｍである。
【００３９】
４は高濃度のｎ型のＳｉＣ層の領域であって、１×１０１８ｃｍ−３の窒素が不純物としてドーピングされている。５はベース層３とドリフト層２を貫通して、ドリフト層２の表面からＳｉＣ基板１の表面までの深さが３０μｍの溝（トレンチ）であって、平面的には素子の幅全域に亘り連続したものであり、ＳｉＣ基板１の結晶方位＜１１−２０＞と平行としてある。すなわち、図１の＜セル断面図＞には溝５の深さ方向が示され、その深さはＳｉＣ基板１の表面まで達しており、また、図１の＜セル平面図＞には溝５の長手方向が示されており、ＳｉＣ基板１の＜１１−２０＞方向と平行である。
【００４０】
６は熱酸化により形成されたゲート酸化膜であって、厚さは１００ｎｍ程度である。７はポリシリコンのゲート電極であって、ゲート電極７の上下にSiO2を堆積して溝５の内部を隙間なく充填している。すなわち、溝５の内部には絶縁体であるSiO2が充填されて、その絶縁体の一部に埋め込まれるようにゲート電極７が設けられ、ゲート電極７とドリフト層２及びベース層３との間にはゲート酸化膜６が位置するようになっている。更に、８はソース電極、９はドレイン電極であって、これらはいずれもアルミニウムからなる電極である。
【００４１】
本実施例では、先の式（１）で想定される拡張した積層欠陥が出現した場合の底辺長さは、約７５０μｍであるため、素子を構成する際のセルピッチ（１つのセルの幅）はその長さよりも十分に短い１０μｍとし、また、溝５の幅は２μｍとした。更に、溝５はＳｉＣ基板１の＜１１−２０＞方向に素子全体に亘って連続的となるように構成され、図１の＜素子全体図＞としてその平面図を示したように、本セルを複数並列化し、素子の通電領域１１は約１．４ｍｍ角（正方形）の大きさとした。また、素子の通電領域１１の外周には終端処理を施し、幅０．２ｍｍのSiO2の絶縁層１２を設けた。
【００４２】
ここで、図１で示した本実施例のMOSFETの製造方法について、図５を用いて説明する。
先ず、４Ｈポリタイプで１×１０１９ｃｍ−３以上の窒素がドーピングされたｎ型−ＳｉＣ基板１の上に、ＣＶＤ装置にて、１６００℃以上の温度で、１×１０１６ｃｍ−３の窒素がドーピングされた厚さが３０μｍのホモエピタキシャル成長を行い、ＳｉＣのエピ層２を形成し、さらにＣＶＤ装置でアルミニウムを不純物濃度としてドーピングした厚さ２μｍのｐ型ＳｉＣエピ層３を形成した（＜5-1＞）。さらに領域４には不純物を窒素として、加速エネルギーを１００ｋｅＶ〜２００ｋｅＶとしたイオンインプランテーション（イオン注入）にて５００℃以上の温度で注入した。その後、アルゴンガス雰囲気で、１６００℃、２０分間の活性化アニールを実施した。
【００４３】
次に、フォトリソグラフでパターンを形成し、ＲＩＥ（Reactive Ion Etching）でエッチングを行うことでエピ層（ドリフト層）表面から基板１の表面に至る溝５を設けた。溝５の長手方向は基板１の＜１１−２０＞方向と平行になるように設計した（＜5-2＞）。
【００４４】
次に蒸着法により溝５を１０−１で示した部分にSiO2を埋め込みんだ後（＜5-3＞）、フォトリソグラフにより再び溝を設け、１２００℃で約２時間の熱酸化を行い、ゲート酸化膜６となる酸化層を溝の両壁に形成した（＜5-4＞）。
【００４５】
その後、蒸着法によりポリシリコンを溝内に埋め込みゲート電極７を形成し、さらに１０−２の部分にSiO2を堆積して、ゲート電極を埋め込むような絶縁処理を施した（＜5-5＞）。
【００４６】
次に、アルミニウムの蒸着によりソース電極８とドレイン電極９をともに厚さ１μｍで形成した後、５００℃で５分間以上のアニールを行い、各電極をオーミックコンタクトとした（＜5-6＞）。
【００４７】
以上の工程は、通常のMOSFETにおける製造で用いられている装置を用いたものであり、特別に高価なプロセス装置を必要としない。ただし、溝５の形成については溝の深さと溝の幅とのアスペクト比が３０以上で溝加工が可能な、高精度のＲＩＥ装置を用いることが望ましい。
【００４８】
一方、比較例として、ドリフト層２からＳｉＣ基板１の表面近傍に至る深い溝を持たないトレンチMOSFETを作製した。具体的には図２に示す構造のもので、図１の素子との違いは、溝５−１の深さは３μｍと浅い溝とし、かつ溝の底面にSiO2を埋め込むことなく、溝全体を熱酸化して壁面、底面に厚さ５０ｎｍのゲート酸化膜６−１を設けた。その他の構造については、図１のMOSFETと同様な寸法、部材構成とした。
【００４９】
以上の２つの素子を用いて、本発明の効果を知るために電流−電圧測定（IV測定）を実施した。ゲート−ソース間電極に＋２０Ｖの電圧を印可し、ドレイン−ソース間電極に正の電圧を印加してMOSFETの順方向におけるＩＶ測定を実施した。その後、ゲート電圧をOFFとしてドレイン−ソース間に負の電圧を加えて、MOSFETのボディダイオードを通電させた。通電電流は１０Ａ程度とし、通電時間は１０分程度であった。
【００５０】
ボディダイオードへの通電後、再びゲートーソース間電極に＋２０Ｖの電圧を印可し、ドレイン−ソース間電極に正の電圧を印加してMOSFETの順方向ＩＶ測定を実施した。図３−１が本発明のMOSFETの結果であり、ボディダイオードへの通電前のＩＶ特性１３-１と、ボディダイオードへの通電後のＩＶ特性１４-１との間にほとんど差が見られなかった。
【００５１】
一方、比較例のMOSFETでは図３−２に示したようにボディダイオードへの通電前のＩＶ特性１３-２と、通電後のＩＶ特性１４−２には著しい変化が見られ、通電後には比較例のMOSFETのＩＶ特性は大幅に劣化した。なお、通電前のＩＶ特性は２素子とも良好であり、ON抵抗で約７０ｍΩｃｍ２と低抵抗な素子であった。
【００５２】
次に、実施例の素子と比較例の素子のボディダイオード通電後の積層欠陥の状況を観測するため、ソース電極８等を含めて素子表面を３μｍ程度機械的に研磨をした後、フォトルミネセンス（Photoluminescence）により欠陥の分布を観察した。図４−１は実施例の素子の結果の模式図であり、図４−２は比較例の素子の結果の模式図である。実施例の素子では、幅が１０μｍ程度の積層欠陥が複数本見られたが、素子の有効通電面積の中に占める面積的な割合は極わずかであった。これは、本発明の溝構造により積層欠陥の拡張が抑え込まれたため、と考えられる。一方、比較例の素子では底辺長さで７００μｍを超えるような直角三角形状の積層欠陥１６がMOSFETの有効通電領域の大部分を塞ぐような位置関係で複数個存在しており、素子のＩＶ特性を劣化させた原因になったと考えられる。なお、フォトルミネセンスによる欠陥分布の観察はマッピング装置で行った。具体的には波長が３１０〜３３０ｎｍの励起光を素子に照射し、積層欠陥の波長とされる４２０ｎｍ近傍の発光をフィルターにより検出してマッピングした。
【００５３】
また、ボディダイオードの通電試験を行う前に、実施例の素子と比較例の素子の耐電圧特性を測定したところ、図１に示した実施例の素子は約２．５ｋＶであったのに対し、図２に示した比較例の素子は約２ｋＶであった。双方の差異は溝底面の構造上の違いに由来すると推定され、底部に電界集中が生じる領域を持たない本発明の効果が表れたものと思われる。
【００５４】
（第２の実施例）
図７は、本発明の第２の実施例を説明するための模式図であって、トレンチ型MOSFETのセルの断面図及び平面図、並びに素子全体を示す。
このうち、符号の３１は（０００１）面から＜１１−２０＞方向に４°傾けた（オフ角度を有した）ＳｉＣ基板であり、４Ｈポリタイプを有して１×１０１９ｃｍ−３以上の窒素が不純物として含有されたｎ型の極性を有し、基板の厚さは約３５０μｍである。３２は（０００１面）表面から傾斜したＳｉＣ基板３１の表面に形成されたｎ型のエピ層（ドリフト層）であって、５×１０15ｃｍ-3の窒素が不純物としてドーピングされたＳｉＣにより形成され、厚さは６０μｍである。３３は異極層であるｐ型のエピ層（ベース層）であって、１×１０１７ｃｍ−３の不純物濃度でアルミニウムがドーピングされたＳｉＣよりなり、厚さは２μｍである。
【００５５】
３４は高濃度のｎ型ＳｉＣ層であって、イオンインプランテーションにより形成され、１×１０１８ｃｍ−３の窒素が不純物としてドーピングされている。３５はベース層３３とドリフト層３２を貫通して、ドリフト層３２の表面からＳｉＣ基板３１の表面までの深さが６０μｍの溝（トレンチ）であり、平面的には素子の幅に亘り連続して設けられて、ＳｉＣ基板３１の結晶方位＜１１−２０＞と平行としてある。すなわち、図７の＜セル断面図＞には溝３５の深さ方向が示され、その深さはＳｉＣ基板３１の表面まで達しており、また、図７の＜セル平面図＞には溝３５の長手方向が示されており、ＳｉＣ基板３１の＜１１−２０＞方向と平行である。なお、この実施例に係るMOSFETでは、１つのセルに３つの溝が存在するが、溝３５の両隣に位置する３５−１の溝は、いずれもベース層３３とドリフト層３２を貫通するが、ＳｉＣ基板３１の表面までは達しておらず、ドリフト層３２の表面からの深さは３μｍとした。
【００５６】
３６は熱酸化により形成されたゲート酸化膜であって、厚さは１５０ｎｍ程度である。３５−１の溝にも熱酸化によりゲート酸化膜を設けてあり、厚さは同じく１５０ｎｍ程度とした。３７はポリシリコンのゲート電極であって、ゲート電極の上下にSiO2を堆積して（40-1及び40-2）、溝３５の内部を隙間なく充填している。すなわち、溝３５の内部には絶縁体であるSiO2が充填されて、その絶縁体の一部に埋め込まれるようにゲート電極３７が設けられ、ゲート電極３７とドリフト層３２及びベース層３３との間にはゲート酸化膜３６が位置するようになっている。更に、３８はソース電極、３９はドレイン電極であって、これらはいずれもアルミニウムからなる電極である。なお、溝３５−１においても、ゲート酸化膜３６−１に囲われるようにポリシリコンのゲート電極３７を設けている。
【００５７】
本実施例では、先の式（１）で想定される拡張した積層欠陥が出現した場合の底辺長さは、約１４９０μｍであるため、素子を構成する際のセルピッチ（１つのセルの幅）はその長さよりも十分に短い３０μｍとした。更に、溝３５、３５−１の幅はいずれも２μｍとし、ＳｉＣ基板３１の＜１１−２０＞方向に素子全体に亘って連続的となるように構成され、図７の＜素子全体図＞としてその平面図を示したように、本セルを複数並列化し、素子の通電領域４１は３ｍｍ角の大きさとした。また、素子の通電領域４１の外周には終端処理を施し、幅０．４ｍｍのSiO2による絶縁層４２を設けた。
【００５８】
以上の素子を用いて、本発明の効果を知るために電流−電圧測定（IV測定）を実施した。ゲート−ソース間電極に＋２０Ｖの電圧を印可し、ドレイン−ソース間電極に正の電圧を印加してMOSFETの順方向におけるＩＶ測定を実施した。その後、ゲート電圧をOFFとしてドレイン−ソース間に負の電圧を加えて、MOSFETのボディダイオードに通電した。通電電流は１０Ａ程度とし、通電時間は１０分程度であった。
【００５９】
ボディダイオードへの通電後、再びゲート−ソース間電極に＋２０Ｖの電圧を印可し、ドレイン−ソース間電極に正の電圧を印加してMOSFETの順方向ＩＶ測定を実施した。図８が本発明のMOSFETの結果であり、ボディダイオードへの通電前のＩＶ特性４３と、ボディダイオードへの通電後のＩＶ特性４４との間には、ほとんど差が見られなかった。また、ＩＶ特性は良好であり、ON抵抗で約１４０ｍΩｃｍ２と低抵抗な素子であった。更には、ボディダイオードの通電試験を行う前に、素子の耐電圧特性を測定したところ、本発明の素子は約４．０ｋＶであった。
【００６０】
次に、素子のボディダイオード通電後の積層欠陥の状況を観測するため、第１の実施例と同様、ソース電極８等を含めて素子表面を３μｍ程度機械的に研磨をした後、フォトルミネセンス（Photoluminescence）により欠陥の分布を観察した。図９は、本発明の構造をした素子の結果を模式的に示す図である。本発明の素子では、幅が１０〜２０μｍ程度の積層欠陥４５が複数本見られたが、素子の有効通電面積の中に占める面積的な割合は極わずかであった。これは、本発明による溝構造により積層欠陥の拡張が抑え込まれたため、と考えられる。本実施例のように必ずしも全てのチャネルで基板表面にまで達する深さの溝を設ける必要はなく、（式１）で示した想定される三角形状の積層欠陥の底辺を１／１０程度以下のピッチで基板表面にまで達する溝を設ければ、本発明の効果を得ることが可能である。
【００６１】
以上の実施例では、現状良質なｐ型ＳｉＣ基板の入手が困難であったため、ｎチャネルMOSFETの実施例にて説明したが、ｐ型ＳｉＣ基板をベースとしたｐチャネルMOSFETであっても原理的には適用可能である。また、異極層（ベース層）であるｐ型層はＣＶＤによるエピタキシャル成長にて形成したが、ドリフト層へのアルミニウム、或いはボロンの不純物のイオンインプランテーション等によっても形成可能である。ちなみに、現状ではイオンインプランテーションと活性化アニールにより新たな欠陥が生じる場合があるため、エピタキシャル成長にてベース層を形成することが望ましい。更に、ゲート酸化膜の形成にあたってはドライ酸化のみならず、チャネル抵抗低減のため、Ｗｅｔ（ウェット）酸化、ＮＯアニール、或いはそれらを組み合わせて行うことが望ましい。なお、本発明においては（０００１）面側にドリフト層を形成した実施例を示したが、（０００−１）面側のドリフト層にデバイスを形成した場合でも本発明の効果を同様に得ることができる。
【符号の説明】
【００６２】
１  ＳｉＣ基板
２  ｎ型エピ層
３  ｐ型エピ層
４  ｎ型層
５  溝
６  酸化膜
７  ゲート電極
８  ソース電極
９  ドレイン電極
１０−１  SiO2
１０−２  SiO2
１１  素子通電領域
１２  終端処理
１３−１  ＩＶ特性
１３−２  ＩＶ特性
１４−１  ＩＶ特性
１４−２  ＩＶ特性
１５  欠陥
１６  欠陥
２１  ＳｉＣ基板
２２  エピ層
２３  欠陥
２４  欠陥
２５  拡張方向
３１  ＳｉＣ基板
３２  ｎ型エピ層
３３  ｐ型エピ層
３４  ｎ型層
３５  溝
３５−１トレンチ
３６  酸化膜
３６−１  酸化膜
３７  ゲート電極
３８  ソース電極
３９  ドレイン電極
４０−１  SiO2
４０−２  SiO2
４１  素子通電領域
４２  終端処理
４３  ＩＶ特性
４４  ＩＶ特性
４５  欠陥
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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