(57)【要約】【課題】ドレイン領域の付近で電界が集中するのを抑制した半導体装置を提供する。【解決手段】Ｎ型ウェル１３に形成されたＮ＋型ドレイン領域１９と、Ｎ型ウェルに形成されたＰ型ボディー領域１５と、ボディー領域１５に形成されたＮ＋型ソース領域１８と、ドレイン領域１９とボディー領域１５との間に位置するフィールド絶縁膜１４と、ドレイン領域１９とソース領域１８との間に位置するゲート絶縁膜１６と、フィールド絶縁膜１４及びゲート絶縁膜１６上に形成されたゲート電極１７と、Ｎ型ウェル１３に形成されたＮ型埋め込み拡散層２１と、を具備し、ａ＜ｂ及びａ＜ｃの関係を満たす半導体装置である。【選択図】図１
2016082012.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層に形成された第１導電型のドレイン領域と、
前記第１の半導体層に形成された第２導電型のボディー領域と、
前記ボディー領域に形成された第１導電型のソース領域と、
前記第１の半導体層上に形成され、前記ドレイン領域と前記ボディー領域との間に位置するフィールド絶縁膜と、
前記第１の半導体層及び前記ボディー領域上に形成され、前記ドレイン領域と前記ソース領域との間に位置するゲート絶縁膜と、
前記フィールド絶縁膜及び前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１の半導体層に形成された第１導電型の第１の不純物領域と、
を具備し、
前記第１の不純物領域は、少なくとも一部が前記ドレイン領域と平面視で重なり、
前記フィールド絶縁膜の前記ソース領域側の端部と前記ドレイン領域との第１の距離よりも、前記フィールド絶縁膜の前記ソース領域側の端部と前記第１の不純物領域との第２の距離が大きく、
前記フィールド絶縁膜の前記ソース領域側の端部と前記ドレイン領域との第１の距離よりも、前記ボディー領域と前記第１の不純物領域との第３の距離が大きいことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の不純物領域に接する第１導電型の第２の不純物領域を有し、
前記第２の不純物領域は、平面視で前記ドレイン領域、前記ソース領域、前記ボディー領域及び前記ゲート電極と重なることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第２の不純物領域は、前記第１の半導体層下に位置する第２の半導体層に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第１の不純物領域は、前記ドレイン領域と接することを特徴とする半導体装置。
【請求項５】
半導体基板に第１導電型の第２の不純物領域を形成し、
前記第２の不純物領域に第１導電型の第１の不純物領域を形成し、
前記第１の不純物領域及び前記第２の不純物領域を含む前記半導体基板上にエピタキシャル層を形成し、
前記エピタキシャル層に第１導電型のウェルを形成し、前記ウェルに前記第１の不純物領域の不純物を熱拡散させ、
前記ウェル上にフィールド絶縁膜を形成し、
前記ウェル上にゲート絶縁膜を形成し、
前記ウェルに第２導電型のボディー領域を形成し、
前記フィールド絶縁膜及び前記ゲート絶縁膜上にゲート電極を形成し、
前記ウェルに第１導電型のドレイン領域を前記フィールド絶縁膜に対して自己整合的に形成し、且つ前記ボディー領域に第１導電型のソース領域をゲート電極に対して自己整合的に形成し、
前記フィールド絶縁膜は、前記ドレイン領域と前記ボディー領域との間に位置し、
前記第１の不純物領域は、少なくとも一部が前記ドレイン領域と平面視で重なり、
前記フィールド絶縁膜の前記ソース領域側の端部と前記ドレイン領域との第１の距離よりも、前記フィールド絶縁膜の前記ソース領域側の端部と前記第１の不純物領域との第２の距離が大きく、
前記フィールド絶縁膜の前記ソース領域側の端部と前記ドレイン領域との第１の距離よりも、前記ボディー領域と前記第１の不純物領域との第３の距離が大きいことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５において、
前記第２の不純物領域は、平面視で前記ドレイン領域、前記ソース領域、前記ボディー領域及び前記ゲート電極と重なることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図５は、従来のＮチャネルＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）を説明するための断面図である。
ＮチャネルＬＤＭＯＳはＰ型シリコン基板１０１を有し、このＰ型シリコン基板１０１にはＮ型埋め込み拡散層１０２が形成されている。
【０００３】
Ｎ型埋め込み拡散層１０２上にはエピタキシャル層が形成され、そのエピタキシャル層にはＮ型ウェル１０３が形成されている。Ｎ型ウェル１０３上にはオフセット絶縁膜としてのフィールド絶縁膜１０４が形成されている。Ｎ型ウェル１０３にはＰ型ボディー領域拡散層１０５が形成されており、Ｐ型ボディー領域拡散層１０５にはＰ＋型ボディーコンタクト領域拡散層１０５ａが形成されている。Ｎ型ウェル１０３及びＰ型ボディー領域拡散層１０５上にはゲート絶縁膜１０６が形成されており、フィールド絶縁膜１０４及びゲート絶縁膜１０６上にはゲート電極１０７が形成されている。
【０００４】
Ｎ型ウェル１０３にはＮ＋型ドレイン領域拡散層１０９がフィールド絶縁膜１０４に対して自己整合的に形成されている。Ｐ型ボディー領域拡散層１０５にはＮ＋型ソース領域拡散層１０８がゲート電極１０７に対して自己整合的に形成されている。なお、上記のＬＤＭＯＳと類似するＬＤＭＯＳは特許文献１に開示されている。
【０００５】
高耐圧かつ能力が高いＬＤＭＯＳでは、ドレイン領域拡散層１０９の付近に電界が集中しやすくなる。以下に詳細に説明する。
【０００６】
Ｎ型埋め込み拡散層１０２の電位は、ドレイン領域拡散層１０９の電位とソース領域拡散層１０８の電位の間の電位となる。また、Ｎ型埋め込み拡散層１０２の電位は、ソース領域拡散層１０８とＮ型埋め込み拡散層１０２との間と、ドレイン領域拡散層１０９とＮ型埋め込み拡散層１０２との間の寄生抵抗で分圧された電位となる。そのため、Ｎ型埋め込み拡散層１０２の電位は、レイアウトに依存することが大きく、不安定となることがある。従って、Ｎ型埋め込み拡散層１０２の電位がソース領域拡散層１０８の電位に近くなるとドレイン領域拡散層１０９の付近で電界集中しやすくなる。なお、一般的にドレイン領域拡散層１０９に比べボディー領域拡散層１０５の方が大きく、ゲート電極１０７がフィールドプレートとなるため、ソース領域拡散層１０８の方が電界集中しにくいといえる。
【０００７】
また、Ｎ型埋め込み拡散層１０２があるＬＤＭＯＳでは、埋め込み拡散層１０２の電位をドレイン領域拡散層１０９の電位に固定して使う場合が多い。この場合、埋め込み拡散層１０２にドレイン電流が流れることで、埋め込み拡散層１０２の電位が不安定となり、ドレイン領域拡散層１０９での電界集中が顕著となる。
【０００８】
上記のドレイン領域拡散層１０９での電界集中を抑制するために以下の方法が考えられる。
エピタキシャル層に低抵抗のＮ型拡散層（plug）を設け、そのＮ型拡散層をガードリングのようにＮ型埋め込み拡散層１０２の外周に位置させる。そして、そのＮ型拡散層を介して埋め込み拡散層１０２にドレイン電位を印加して埋め込み拡散層１０２の電位をドレイン電位に固定化する。これにより、ドレイン領域拡散層１０９での電界集中を抑制することができる。
【０００９】
しかし、上記の方法では、ガードリングのように設けるＮ型拡散層を低抵抗にするために大面積のＮ型拡散層を形成する必要がある。詳細には、Ｎ型拡散層を低抵抗に埋め込み拡散層１０２に接触させるためには、不純物イオンをエピタキシャル層の厚さ相当まで拡散させる必要がある。その結果、その不純物イオンは横方向にも高濃度に広がるため、大面積のＮ型拡散層が形成され、チップ面積を占有することになる。従って、素子を配置できない面積が増加するという欠点がある。
【００１０】
また、大面積のＬＤＭＯＳでは、埋め込み拡散層１０２の電位をドレイン電位に固定化する上記の方法を用いても次の問題が発生することがある。大面積のＬＤＭＯＳでは、埋め込み拡散層１０２も大面積になるため、埋め込み拡散層１０２の寄生抵抗によりドレイン電位が安定化しない。つまり、大面積のＬＤＭＯＳでは、並列のトランジスターの数が多く、トランジスターのゲート幅が大きいため、ドレイン電流が大きくなる。埋め込み拡散層の中央はガードリングのように設けたＮ型拡散層までの距離が大きくなるために寄生抵抗が大きくなる。埋め込み拡散層にドレイン電流の一部が流れる。そのため、埋め込み拡散層の寄生抵抗によってドレイン電流が電圧降下し、埋め込み拡散層の中央の電位はソース領域拡散層の電位に近くなる。その結果、ドレイン領域拡散層の付近で電界集中しやすくなる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１０−１６１５５
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の幾つかの態様は、ドレイン領域の付近で電界が集中するのを抑制した半導体装置及びその製造方法に関連している。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１導電型の第１の半導体層と、前記第１の半導体層に形成された第１導電型のドレイン領域と、前記第１の半導体層に形成された第２導電型のボディー領域と、前記ボディー領域に形成された第１導電型のソース領域と、前記第１の半導体層上に形成され、前記ドレイン領域と前記ボディー領域との間に位置するフィールド絶縁膜と、前記第１の半導体層及び前記ボディー領域上に形成され、前記ドレイン領域と前記ソース領域との間に位置するゲート絶縁膜と、前記フィールド絶縁膜及び前記ゲート絶縁膜上に形成されたゲート電極と、前記第１の半導体層に形成された第１導電型の第１の不純物領域と、を具備し、前記第１の不純物領域は、少なくとも一部が前記ドレイン領域と平面視で重なり、前記フィールド絶縁膜の前記ソース領域側の端部と前記ドレイン領域との第１の距離よりも、前記フィールド絶縁膜の前記ソース領域側の端部と前記第１の不純物領域との第２の距離が大きく、前記フィールド絶縁膜の前記ソース領域側の端部と前記ドレイン領域との第１の距離よりも、前記ボディー領域と前記第１の不純物領域との第３の距離が大きいことを特徴とする半導体装置である。
【００１４】
上記本発明の一態様によれば、第１の不純物領域、ドレイン領域、フィールド絶縁膜及びボディー領域の相互の位置関係を上記のようにすることで、第１の不純物領域からドレイン領域までの電圧降下が小さくなる。それにより、第１の不純物領域の電圧が安定化し、ドレイン領域の付近で電界が集中するのを抑制できる。
【００１５】
なお、第１の半導体層とは、種々の半導体基板及びエピタキシャル層を含み、半導体基板またはエピタキシャル層に形成されたウェルまたは不純物拡散層も含む意味である。
【００１６】
また、上記本発明の一態様において、前記第１の不純物領域に接する第１導電型の第２の不純物領域を有し、前記第２の不純物領域は、平面視で前記ドレイン領域、前記ソース領域、前記ボディー領域及び前記ゲート電極と重なる。これにより、第１の不純物領域及び第２の不純物領域によってソース領域から第１及び第２の不純物領域を経由したドレイン電流を増加させることができる。
【００１７】
また、上記本発明の一態様において、前記第２の不純物領域は、前記第１の半導体層下に位置する第２の半導体層に形成されている。なお、第２の半導体層とは、種々の半導体基板及びエピタキシャル層を含み、半導体基板またはエピタキシャル層に形成されたウェルまたは不純物拡散層も含む意味である。
【００１８】
また、上記本発明の一態様において、前記第１の不純物領域は、前記ドレイン領域と接する。これにより、ドレイン領域での電界集中をより効果的に抑制することができる。
【００１９】
本発明の一態様は、半導体基板に第１導電型の第２の不純物領域を形成し、前記第２の不純物領域に第１導電型の第１の不純物領域を形成し、前記第１の不純物領域及び前記第２の不純物領域を含む前記半導体基板上にエピタキシャル層を形成し、前記エピタキシャル層に第１導電型のウェルを形成し、前記ウェルに前記第１の不純物領域の不純物を熱拡散させ、前記ウェル上にフィールド絶縁膜を形成し、前記ウェルに第２導電型のボディー領域を形成し、前記ウェル及び前記ボディー領域上にゲート絶縁膜を形成し、前記フィールド絶縁膜及び前記ゲート絶縁膜上にゲート電極を形成し、前記ウェルに第１導電型のドレイン領域を前記フィールド絶縁膜に対して自己整合的に形成し、且つ前記ボディー領域に第１導電型のソース領域をゲート電極に対して自己整合的に形成し、前記フィールド絶縁膜は、前記ドレイン領域と前記ボディー領域との間に位置し、前記第１の不純物領域は、少なくとも一部が前記ドレイン領域と平面視で重なり、前記フィールド絶縁膜の前記ソース領域側の端部と前記ドレイン領域との第１の距離よりも、前記フィールド絶縁膜の前記ソース領域側の端部と前記第１の不純物領域との第２の距離が大きく、前記フィールド絶縁膜の前記ソース領域側の端部と前記ドレイン領域との第１の距離よりも、前記ボディー領域と前記第１の不純物領域との第３の距離が大きいことを特徴とする半導体装置の製造方法である。
【００２０】
上記本発明の一態様によれば、第１の不純物領域、ドレイン領域、フィールド絶縁膜及びボディー領域の相互の位置関係を上記のようにすることで、第１の不純物領域からドレイン領域までの電圧降下が小さくなる。それにより、第１の不純物領域の電圧が安定化し、ドレイン領域の付近で電界が集中するのを抑制できる。
【００２１】
また、上記本発明の一態様において、前記第２の不純物領域は、平面視で前記ドレイン領域、前記ソース領域、前記ボディー領域及び前記ゲート電極と重なる。これにより、第１の不純物領域及び第２の不純物領域によってソース領域から第１及び第２の不純物領域を経由したドレイン電流を増加させることができる。
【図面の簡単な説明】
【００２２】
【図１】（Ａ）は本発明の一態様に係る半導体装置を示す断面図、（Ｂ）は（Ａ）の断面をＡ平面の矢印で切断した領域の平面図、（Ｃ）は（Ａ）の断面をＢ平面の矢印で切断した領域の平面図。
【図２】（Ａ）〜（Ｄ）は図１に示す半導体装置を製造する方法を説明する断面図。
【図３】（Ａ），（Ｂ）は図１に示す半導体装置を製造する方法を説明する断面図。
【図４】図３（Ｂ）及び図５に示すＮチャネルＬＤＭＯＳのオンブレーク時の電位分布のシミュレーション結果を示す図。
【図５】従来のＮチャネルＬＤＭＯＳを説明するための断面図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
［実施の形態１］
図１（Ａ）は、本発明の一態様に係る半導体装置を示す断面図である。図１（Ｂ）は、図１（Ａ）の断面をＡ平面の矢印で切断した領域の平面図であり、図１（Ｃ）は、図１（Ａ）の断面をＢ平面の矢印で切断した領域の平面図である。この半導体装置はＮチャネルＬＤＭＯＳである。
【００２５】
図１（Ａ）に示すように、Ｐ型シリコン基板（第２の半導体層ともいう）１１の表面には第１のＮ型埋め込み拡散層（第２の不純物領域ともいう）１２が形成されている。第１のＮ型埋め込み拡散層１２上にはエピタキシャル層（第１の半導体層ともいう）が形成され、そのエピタキシャル層にはＮ型ウェル１３が形成されている。Ｎ型ウェル１３上にはオフセット絶縁膜としてのフィールド絶縁膜１４が形成されている。フィールド絶縁膜１４はＬＯＣＯＳ法によって形成されている。
【００２６】
Ｎ型ウェル１３にはＰ型ボディー領域拡散層１５が形成されており、Ｐ型ボディー領域拡散層１５にはＮ＋型ソース領域拡散層１８が形成されている。Ｎ型ウェル１３にはＮ＋型ドレイン領域拡散層１９が形成されている。Ｎ＋型ソース領域拡散層１８内には部分的にＰ型ボディー領域拡散層１５に接続するためのＰ＋型ボディーコンタクト領域１５ａが形成されている。
【００２７】
Ｎ型ウェル１３及びＰ型ボディー領域拡散層１５上にはゲート絶縁膜１６が形成されており、フィールド絶縁膜１４及びゲート絶縁膜１６上にはゲート電極１７が形成されている。
【００２８】
Ｎ型ウェル１３にはＮ＋型ドレイン領域拡散層１９がフィールド絶縁膜１４に対して自己整合的に形成されている。Ｐ型ボディー領域拡散層１５にはＮ＋型ソース領域拡散層１８がゲート電極１７に対して自己整合的に形成されている。ゲート絶縁膜１６はドレイン領域拡散層１９とソース領域拡散層１８との間に位置している。
【００２９】
Ｎ型ウェル１３には第２のＮ型埋め込み拡散層（第１の不純物領域ともいう）２１が形成されており、第２のＮ型埋め込み拡散層２１は第１のＮ型埋め込み拡散層１２と接している。第２のＮ型埋め込み拡散層２１の不純物濃度はＮ型ウェル１３の不純物濃度より高い。
【００３０】
第２のＮ型埋め込み拡散層２１、ドレイン領域拡散層１９、フィールド絶縁膜１４及びＰ型ボディー領域拡散層１５の相互の位置関係は次のとおりである。第２のＮ型埋め込み拡散層２１は、ドレイン領域拡散層１９の下方に位置し、少なくとも一部がドレイン領域拡散層１９と平面視で重なるように配置されている。フィールド絶縁膜１４のソース領域側の端部とドレイン領域拡散層１９との第１の距離ａよりも、フィールド絶縁膜１４のソース領域側の端部と第２のＮ型埋め込み拡散層２１との第２の距離ｂは大きい（ａ＜ｂ）。フィールド絶縁膜１４のソース領域側の端部とドレイン領域拡散層１９との第１の距離ａよりも、Ｐ型ボディー領域拡散層１５と第２のＮ型埋め込み拡散層２１との第３の距離ｃは大きい（ａ＜ｃ）（図１（Ａ），（Ｂ），（Ｃ）参照）。
【００３１】
なお、図１（Ｂ），（Ｃ）に示す第１の距離ａ、第２の距離ｂ及び第３の距離ｃの大小関係が上記の関係と相違するのは、図１（Ｂ），（Ｃ）が平面視で描かれているためである。従って、実際の距離の大小関係は図１に示すものとなる。
【００３２】
第１のＮ型埋め込み拡散層１２は、平面視でドレイン領域拡散層１９、ソース領域拡散層１８、Ｐ型ボディー領域拡散層１５及びゲート電極１７と重なるように配置されている。
【００３３】
本実施の形態によれば、第２のＮ型埋め込み拡散層２１、ドレイン領域拡散層１９、フィールド絶縁膜１４及びＰ型ボディー領域拡散層１５の相互の位置関係を上記のようにａ＜ｂ及びａ＜ｃとする。これにより、第２のＮ型埋め込み拡散層２１からドレイン領域拡散層１９までの電圧降下が小さくなり、第２のＮ型埋め込み拡散層２１の電圧を安定化させることができる。ＬＤＭＯＳがオンの時にドレイン領域拡散層１５の付近に電界が偏るという電界集中を抑制することができ、オン耐圧が向上する。
【００３４】
また、本実施の形態では、第１のＮ型埋め込み拡散層１２を、平面視でドレイン領域拡散層１９、ソース領域拡散層１８、Ｐ型ボディー領域拡散層１５及びゲート電極１７と重なるように配置する。これにより、第１のＮ型埋め込み拡散層１２によって他の素子から素子分離することができ、Ｐ型シリコン基板１１のノイズの影響を低減することができる。また、第１のＮ型埋め込み拡散層１２及び第２のＮ型埋め込み拡散層２１によってソース領域拡散層１８から第１及び第２のＮ型埋め込み拡散層１２，２１を経由したドレイン電流を増加させることができる。従って、ＬＤＭＯＳのオン抵抗を低減することができる。なお、本明細書において、「重なる」とは、上層のパターンと下層のパターンが平面視において重なることをいう。
また、第１のＮ型埋め込み拡散層１２によってＰ型ボディー領域拡散層１５とＰ型基板１１との間のリークを抑制することができる。
【００３５】
また、第２のＮ型埋め込み拡散層２１によって第１のＮ型埋め込み拡散層１２の電位がソース領域拡散層１８の電位に近づくのを抑制でき、ドレイン領域拡散層１９の付近での電界集中を抑制できる。特に、第１のＮ型埋め込み拡散層１２の電位をドレイン領域拡散層１９の電位に固定してＬＤＭＯＳを使用する場合に、第１のＮ型埋め込み拡散層１２にドレイン電流が流れても、第１のＮ型埋め込み拡散層１２の電位が不安定となるのを抑制でき、ドレイン領域拡散層１９での電界集中を抑制できる。
【００３６】
なお、本実施の形態では、ＮチャネルＬＤＭＯＳについて説明したが、Ｎチャネルに限定されるものではなく、導電型の配置を逆にすることで、ＰチャネルＬＤＭＯＳについても実施することも可能である。
【００３７】
また、本実施の形態では、第２のＮ型埋め込み拡散層２１をＮ＋型ドレイン領域拡散層１９と接しないように配置しているが、次のように変更して実施してもよい。第２のＮ型埋め込み拡散層２１をＮ＋型ドレイン領域拡散層１９と接するように配置する。ただし、第２のＮ型埋め込み拡散層２１は図１（Ａ）に示す点線を越えないように配置するのが好ましい。このようにすることで、ドレイン領域拡散層１９での電界集中をより効果的に抑制することができる。
【００３８】
［実施の形態２］
以下に、本発明の一態様に係る半導体装置の製造方法について図２及び図３を参照しつつ説明する。図２及び図３は、図１に示す半導体装置を製造する方法を説明する断面図である。
【００３９】
図２（Ａ）に示すように、Ｐ型シリコン基板１１にＮ型不純物イオンを導入することで、Ｐ型シリコン基板１１の表面に第１のＮ型埋め込み拡散層１２を形成する。
【００４０】
次に、図２（Ｂ）に示すように、第１のＮ型埋め込み拡散層１２にＮ型不純物イオンを導入することで、第１のＮ型埋め込み拡散層１２に第２のＮ型埋め込み拡散層２１を形成する。第２のＮ型埋め込み拡散層２１の不純物は、第１のＮ型埋め込み拡散層１２の不純物より濃度が高く、拡散しやすい不純物であるとよく、例えばＡｓ、Ｐであるとよい。
【００４１】
この後、図２（Ｃ）に示すように、第１及び第２のＮ型埋め込み拡散層１２，２１上にＰ型エピタキシャル層１３ａを形成する。なお、本実施の形態では、Ｐ型エピタキシャル層１３ａを形成するが、Ｎ型エピタキシャル層を形成してもよい。
【００４２】
次に、図２（Ｄ）に示すように、Ｐ型エピタキシャル層１３ａにＮ型不純物イオンを導入し、熱処理を施すことで、Ｐ型エピタキシャル層１３ａにＮ型ウェル１３を形成する。この際の熱処理によって第１及び第２のＮ型埋め込み拡散層１２，２１の不純物イオンがＮ型ウェル１３内に拡散される。第２のＮ型埋め込み拡散層２１の不純物は第１のＮ型埋め込み拡散層１２の不純物より濃度が高く、拡散しやすいため、第２のＮ型埋め込み拡散層２１は第１のＮ型埋め込み拡散層１２よりＮ型ウェル１３の表面側に広がって拡散される。
【００４３】
この後、図３（Ａ）に示すように、Ｎ型ウェル１３にＬＯＣＯＳ法によりオフセット絶縁膜としてのフィールド絶縁膜１４を形成する。
【００４４】
次に、図３（Ｂ）に示すように、フィールド絶縁膜１４が形成されていないＮ型ウェル１３の表面に熱酸化法によりゲート絶縁膜１６を形成する。次いで、Ｎ型ウェル１３にＰ型不純物を導入することにより、Ｎ型ウェル１３にＰ型ボディー領域拡散層１５を形成する。次いで、フィールド絶縁膜１４及びゲート絶縁膜１６を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を加工することで、フィールド絶縁膜１４及びゲート絶縁膜１６上にゲート電極１７を形成する。
【００４５】
次いで、Ｎ型ウェル１３にＮ＋型ドレイン領域拡散層１９をフィールド絶縁膜１４に対して自己整合的に形成し、且つＰ型ボディー領域拡散層１５にＮ＋型ソース領域拡散層１８をゲート電極１７に対して自己整合的に形成する。次いで、Ｎ＋型ソース領域拡散層１８内に、部分的にＰ型ボディー拡散層１５に接続するためのＰ＋型ボディーコンタクト領域１５ａを形成する。
【００４６】
図４の左側は、図３（Ｂ）に示すＮチャネルＬＤＭＯＳのオンブレーク時の電位分布のシミュレーション結果を示す図である。オンブレーク時の電位分布とはＬＤＭＯＳが壊れる寸前の電位分布である。このシミュレーションでは、０Ｖから電圧を上げていき、壊れる寸前の電位分布を示しており、ドレイン電圧Ｖｄが５５．２Ｖでドレイン電流Ｉｄが２ｍＡ／μｍの時の電位分布である。
【００４７】
これに対し、図４の右側は、比較例として図５に示すＮチャネルＬＤＭＯＳのオンブレーク時の電位分布のシミュレーション結果を示す図である。このシミュレーションでは、ドレイン電圧Ｖｄが１７．１Ｖでドレイン電流Ｉｄが０．５ｍＡ／μｍの時の電位分布である。
【００４８】
図４の左側は、右側に比べてドレイン領域での等電位線の本数が減っており、ドレイン領域での電界集中が緩和され、本実施の形態のＬＤＭＯＳの方が比較例に比べて壊れにくくなっていることが分かる。
【００４９】
なお、本発明において、特定のＡ（以下「Ａ」という）の上（または下）に特定のＢ（以下「Ｂ」という）を形成する（Ｂが形成される）というとき、Ａの上（または下）に直接Ｂを形成する（Ｂが形成される）場合に限定されない。Ａの上（または下）に本発明の作用効果を阻害しない範囲で、他のものを介してＢを形成する（Ｂが形成される）場合も含む。
【符号の説明】
【００５０】
１１…Ｐ型シリコン基板、１２…第１のＮ型埋め込み拡散層、１３…Ｎ型ウェル、１３ａ…Ｐ型エピタキシャル層、１４…フィールド絶縁膜、１５…Ｐ型ボディー領域拡散層、１５ａ…Ｐ＋型ボディーコンタクト領域、１６…ゲート絶縁膜、１７…ゲート電極、１８…Ｎ＋型ソース領域拡散層、１９…Ｎ＋型ドレイン領域拡散層、２１…第２のＮ型埋め込み拡散層。
【図１】
2016082012.tif 000003
【図２】
2016082012.tif 000004
【図３】
2016082012.tif 000005
【図５】
2016082012.tif 000006
【図４】
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