(57)【要約】【課題】  半導体装置の性能を向上する。【解決手段】  基板の第１領域の上にゲート絶縁膜を介して設けられた第１部分と、前記基板の第２領域の上にゲート絶縁膜を介して設けられた第２部分とを有する導電膜を形成する工程と、第１部分をパターニングすることにより、第１部分から第１ＭＯＳトランジスタのゲート電極を形成する工程と、前記第２部分を薄くする工程と、第２部分を薄くする工程の後に第２部分をパターニングすることにより、第２部分から第２ＭＯＳトランジスタのゲート電極を形成する工程と、を有する。【選択図】  図５
2016103614.tif 000002
【特許請求の範囲】
【請求項１】
第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタを備え、前記第２ＭＯＳトランジスタのゲート電極の厚さが前記第１ＭＯＳトランジスタのゲート電極の厚さよりも小さい半導体装置の製造方法であって、
基板の第１領域の上にゲート絶縁膜を介して設けられた第１部分と、前記基板の第２領域の上にゲート絶縁膜を介して設けられた第２部分とを有する導電膜を形成する工程と、
前記第１部分をパターニングすることにより、前記第１部分から前記第１ＭＯＳトランジスタのゲート電極を形成する工程と、
前記第２部分を薄くする工程と、
前記薄くする工程の後に前記第２部分をパターニングすることにより、前記第２部分から前記第２ＭＯＳトランジスタのゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１ＭＯＳトランジスタの前記ゲート電極を形成する前記工程の前または後に、前記第２ＭＯＳトランジスタの前記ゲート電極を形成する前記工程を有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２部分を薄くする前記工程では前記第１部分を保護した状態で前記第２部分を薄くし、前記第２部分を薄くする前記工程の後に、前記第１ＭＯＳトランジスタのゲート電極を形成する前記工程を有する、請求項１または２に記載の製造方法。
【請求項４】
前記第２ＭＯＳトランジスタの前記ゲート電極を形成する前記工程の後に、前記第１ＭＯＳトランジスタの前記ゲート電極を形成する前記工程を有し、
前記第２ＭＯＳトランジスタの前記ゲート電極を形成する前記工程では、前記第１部分と共に保護された部分の縁を保護した状態で前記第２部分をパターニングすることにより、前記第２ＭＯＳトランジスタの前記ゲート電極を形成する、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記導電膜は第１導電層と、前記第１導電層と前記半導体基板との間に配された第２導電層とを含む複層膜であり、
前記第１導電層を除去して前記第２導電層を露出させることにより前記第２部分を薄くする、請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１導電層に対するエッチングレートが前記第２導電層に対するエッチングレートよりも高いエッチング条件で前記第１導電層をエッチングすることにより前記第１導電層を除去する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１部分と前記第１領域の間の前記ゲート絶縁膜の厚さは、前記第２部分と前記第２領域の間の前記ゲート絶縁膜の厚さよりも大きい、請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１ＭＯＳトランジスタの前記ゲート電極をマスクとして、前記第１ＭＯＳトランジスタの前記ゲート電極に整合するように前記基板へ不純物を導入する工程を有する、請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２領域は前記第１領域を囲み、
前記第１ＭＯＳトランジスタの前記ゲート電極の厚さと前記第２ＭＯＳトランジスタの前記ゲート電極の厚さとの中間値を基準値として、
前記第１領域に設けられたＭＯＳトランジスタの内、前記基準値以上の厚さを有するゲート電極の前記第１領域における面積占有率は、前記第２領域に設けられたＭＯＳトランジスタの内、前記基準値未満の厚さを有するゲート電極の前記第２領域における面積占有率よりも低い、請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタを覆う絶縁膜に、前記第１ＭＯＳトランジスタの前記ゲート電極の上の位置する第１孔と前記第２ＭＯＳトランジスタの前記ゲート電極の上に位置する第２孔とを形成する工程、を有し、前記第１孔と前記第２孔と異なるタイミングで形成する、請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置におけるＭＯＳトランジスタのゲート電極に関する。
【背景技術】
【０００２】
複数のＭＯＳトランジスタを備える半導体装置において、半導体装置の性能を向上する目的で、構造の異なるＭＯＳトランジスタを混載した半導体装置が知られている。
【０００３】
特許文献１には厚いゲート絶縁膜を有するＭＯＳトランジスタと薄いゲート絶縁膜を有するＭＯＳトランジスタを備える光電変換装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１４９７４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の性能を向上するため、厚いゲート電極を有するＭＯＳトランジスタと薄いゲート電極を有するＭＯＳトランジスタを備える半導体装置を検討した。ゲート電極の形成方法によっては、微細化や集積化が困難であったり、ゲート電極の形状が良好に制御できずにトランジスタの特性が良くなかったりするという課題があった。
【０００６】
本発明は、厚いゲート電極と薄いゲート電極の形成において、微細化、集積化および形状制御性を両立し、半導体装置の性能を向上することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するための手段は、第１ＭＯＳトランジスタおよび第２ＭＯＳトランジスタを備え、前記第２ＭＯＳトランジスタのゲート電極の厚さが前記第１ＭＯＳトランジスタのゲート電極の厚さよりも小さい半導体装置の製造方法であって、基板の第１領域の上にゲート絶縁膜を介して設けられた第１部分と、前記基板の第２領域の上にゲート絶縁膜を介して設けられた第２部分とを有する導電膜を形成する工程と、前記第１部分をパターニングすることにより、前記第１部分から前記第１ＭＯＳトランジスタのゲート電極を形成する工程と、前記第２部分を薄くする工程と、前記薄くする工程の後に前記第２部分をパターニングすることにより、前記第２部分から前記第２ＭＯＳトランジスタのゲート電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、半導体装置の性能を向上する上で有利な技術を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】撮像装置および撮像システムの一例を説明する模式図。
【図２】撮像装置の一例を説明する模式図。
【図３】撮像装置の一例を説明する模式図。
【図４】撮像装置の製造方法の一例を説明する模式図。
【図５】撮像装置の製造方法の一例を説明する模式図。
【図６】撮像装置の製造方法の一例を説明する模式図。
【図７】撮像装置の製造方法の一例を説明する模式図。
【図８】撮像装置の製造方法の一例を説明する模式図。
【図９】撮像装置の製造方法の一例を説明する模式図。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、共通の構成については複数の図面に渡って共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明する場合がある。また、共通の符号を付した構成については適宜説明を省略する。
【００１１】
＜撮像装置＞
図１（ａ）に撮像装置の全部または一部を成す撮像デバイスＩＣの概要を示す。撮像デバイスＩＣは集積回路を有する半導体デバイスであり、撮像装置は半導体装置である。半導体デバイスは半導体ウエハをダイシングすることで得られる半導体チップで有り得る。
【００１２】
撮像デバイスＩＣは同一の基板１上に画素領域１０と周辺領域２０とを有する。画素領域１０には画素回路１１が行列状に配されている。周辺領域２０には周辺回路が配されている。図１（ａ）において、画素領域１０は１点鎖線で囲まれた領域であり、受光部として機能する。周辺領域２０は１点鎖線と２点鎖線の間の領域であり、画素領域１０を囲んでいる。周辺領域２０に配された周辺回路は、例えば、信号処理部４０と出力部５０と駆動部６０とを含む。信号処理部４０は、画素回路１１の列に対応して画素回路１１からの信号を処理する。本例の信号処理部４０は、複数の列アンプを有する増幅回路４１と、複数の列ＡＤコンバータを有する変換回路４２と、変換回路４２からの出力を選択して出力部５０へ出力するための水平走査回路４３を含む。本例の駆動部６０は、画素回路１１の行に対応して画素回路１１を駆動する垂直走査回路６１、水平走査回路４３や垂直走査回路６１の動作タイミングを制御するためのタイミング生成回路６２を含む。
【００１３】
図１（ｂ）に画素回路１１の回路構成の一例を示す。画素回路１１は、複数のＭＯＳトランジスタで構成されている。ここでは、転送トランジスタＴＸ、増幅トランジスタＳＦおよびリセットトランジスタＲＳがＭＯＳトランジスタである。画素領域１０に配されたトランジスタを画素トランジスタと総称する。本例では画素トランジスタは全てＮ型であるが、画素回路１１を、Ｎ型のトランジスタとＰ型のトランジスタの両方で構成することもできるし、Ｐ型のトランジスタのみで構成することもできる。また、画素回路１１を構成するトランジスタの少なくとも１つは、ＭＯＳトランジスタ以外のトランジスタ、例えば接合型電界効果トランジスタ（ＪＦＥＴ）やバイポーラトランジスタであってもよい。ＭＯＳトランジスタのゲート電極は、ゲート絶縁膜に接する下面から上面までの全てが単数または複数の導電層で構成されている。換言すると、ゲート電極は、その上面と下面との間に絶縁層を含まない。また、ゲート電極はＭＯＳトランジスタのソースとドレイン間を結ぶ方向（ゲート長方向）において、ＭＯＳトランジスタのゲート長に対応した寸法を有する部材である。ゲート電極と電気的に連続していても、ゲート長に対応していない寸法を有するコンタクトプラグや配線はゲート電極とは別の部材である。また、ゲート電極と同じ輪郭を有する導電部材がゲート電極の上に絶縁層を介してゲート電極から絶縁された状態で配置されている場合、ゲート電極とは電気的に不連続である当該導電部材はゲート電極とは別の部材である。
【００１４】
転送トランジスタＴＸは、光電変換部ＰＤで生成された信号電荷を検出部ＦＤに転送する。光電変換部ＰＤはフォトダイオードで構成され、転送トランジスタＴＸのソースとして機能する。検出部ＦＤはフローティングディフュージョン（浮遊拡散領域）で構成され、転送トランジスタＴＸのドレインとして機能する。増幅トランジスタＳＦのゲートに検出部ＦＤが接続され、増幅トランジスタＳＦのドレインに電源線ＶＤＤが接続され、増幅トランジスタＳＦのソースに出力線ＯＵＴが接続されている。増幅トランジスタＳＦはソースフォロワ回路を構成しており、検出部ＦＤの電位に応じた信号を出力線ＯＵＴに出力する。リセットトランジスタＲＳは検出部ＦＤの電位をリセット電位にリセットする。本例では、電源線ＶＤＤから供給される電位をリセット電位に用いている。転送トランジスタＴＸ、増幅トランジスタＳＦ、リセットトランジスタＲＳに加えて、画素回路１１からの出力のＯＮ／ＯＦＦを切替えるスイッチトランジスタや、検出部ＦＤの容量を切替えるスイッチトランジスタを含むことができる。また、画素回路１１の列毎に配された信号処理回路の一部を、画素回路１１に組み込んでもよい。
【００１５】
図１（ｃ）に撮像装置ＩＳを用いて構築された撮像システムＳＹＳの構成の一例を示す。撮像システムＳＹＳは、カメラや撮影機能を有する情報端末である。撮像装置ＩＳは撮像デバイスＩＣを収容するパッケージＰＫＧをさらに備えることもできる。パッケージＰＫＧは、撮像デバイスＩＣが固定された基体と、半導体基板に対向するガラス等の蓋体と、基体に設けられた端子と撮像デバイスＩＣに設けられた端子とを接続するボンディングワイヤ等の接続部材と、を含みうる。
【００１６】
撮像システムＳＹＳは、撮像装置ＩＳに結像する光学系ＯＵを備え得る。また、撮像装置ＩＳから出力された信号を処理する信号処理装置ＰＵ、撮像装置ＩＳで得られた画像を表示する表示装置ＤＵ、撮像装置ＩＳで得られた画像を記憶する記憶装置ＭＵの少なくともいずれかを備え得る。
【００１７】
図２（ａ）に画素領域１０における基板１の近傍の構造の平面レイアウトの一例を示す。基板１には画素領域１０にＳＴＩ等の素子分離部１００が設けられている。画素領域１０には、光電変換部ＰＤを構成するフォトダイオード１０１と、転送トランジスタＴＸのゲート電極１０２と、検出部ＦＤを構成するフローティングディフュージョン１０３とが配されている。さらに、増幅トランジスタＳＦのゲート電極１０４、増幅トランジスタＳＦやリセットトランジスタＲＳのソース・ドレイン領域１０５、リセットトランジスタＲＳのゲート電極１０６が設けられている。ここで、「ソース・ドレイン領域」とはトランジスタのソースとドレインの少なくとも何れかに該当する領域を意味する。駆動状態によっては同じ半導体領域がソースとなったりドレインとなったりする場合があるし、同じ半導体領域が或るトランジスタのソースと別のトランジスタのドレインとを兼ねる場合もある。コンタクトプラグ１１１、１１２、１１３は、ゲート電極１０２、１０４、１０６に接触する導電部材である。コンタクトプラグ１１１、１１２、１１３を素子分離部１００の上に設けることもできるが、微細化の点ではコンタクトプラグ１１１、１１２、１１３をＭＯＳトランジスタのチャネル領域の上に配置することが好ましい。フローティングディフュージョン１０３やソース・ドレイン領域１０５に接触するコンタクトプラグ（不図示）も設けられる。
【００１８】
図２（ｂ）に周辺領域２０における基板１の近傍の構造の平面レイアウトを示す。基板１には周辺領域２０にＳＴＩ等の素子分離部２００が設けられている。周辺領域２０には、Ｐ型のＭＯＳトランジスタ（以下ＰＭＯＳ）とＮ型のＭＯＳトランジスタ（以下ＮＭＯＳ）とが配される。周辺領域２０に配されたトランジスタを周辺トランジスタと総称する。ＰＭＯＳとＮＭＯＳはＣＭＯＳ回路を構成することができる。図２（ｂ）には、ＰＭＯＳのｐ型のソース・ドレイン領域２０１と、ＰＭＯＳおよびＮＭＯＳで共通のゲート電極２０２と、ＮＭＯＳのｎ型のソース・ドレイン領域２０３とが配されている。
【００１９】
本実施形態では、画素領域１０に配された画素回路１１を構成するＭＯＳトランジスタのゲート電極１０２、１０４、１０６の厚さが、周辺領域２０に配された、周辺回路を構成するＭＯＳトランジスタのゲート電極２０２の厚さと異なる。ゲート電極の厚さに関する詳細は後述する。
【００２０】
ＣＭＯＳイメージセンサーである撮像装置ＩＳでは、画素領域１０ではフォトダイオード１０１を配置するために、隣り合うゲート電極間の距離が大きい部分が周辺領域２０よりも多く形成される。そのため、画素領域１０と周辺領域２０を１デバイス（チップ）内に備える撮像装置ＩＳでは、ゲート電極の面積占有率が、画素領域１０と周辺領域２０とで異なり得る。例えば、画素領域１０に設けられたＭＯＳトランジスタのゲート電極の画素領域１０における面積占有率（密度）は、周辺領域２０に設けられたＭＯＳトランジスタのゲート電極の周辺領域２０における面積占有率（密度）よりも低い。ここで、画素領域１０における面積占有率とは、画素領域１０の総面積に対する、ゲート電極を基板１に投影した際の投影面積の総和の百分率である。画素領域１０は仮想的に長方形の外縁を有する範囲として定義することができる。なお、正方形とは長方形の一種で、４つの辺が同じ長さであるものを意味する。画素領域１０の外縁を定義する長方形の各辺は、画素回路１１の行に沿った２つの辺（例えば長辺）と列に沿った２つの辺（例えば長辺）として規定される。画素領域１０の外縁を定義する長方形の各辺は、画素領域１０における画素回路１１のゲート電極の周期的な配列を有する領域と有しない領域との境界上に位置する。なお、画素領域１０には遮光画素（オプティカルブラック画素）や無効画素などの参照信号出力用の画素が含まれうる。同様に、周辺領域２０における面積占有率とは、周辺領域２０の総面積に対する、ゲート電極を基板１に投影した際の投影面積の総和の百分率である。周辺領域２０は画素領域１０の外側の領域であり、周辺領域２０の面積は基板１の総面積から画素領域１０の総面積を差し引いた面積であり得る。周辺領域２０よりも画素領域１０でＭＯＳトランジスタのゲート電極の密度が低い理由としては、例えば、画素領域１０では効率良く光電変換し、信号電荷を蓄積するために、１画素あたりにできるだけ大きなフォトダイオード１０１を配置するためである。ゲート電極は、フォトダイオード１０１にできるだけ重ならないように配置されるため、ゲート電極の密度は画素領域１０で低くなる。例えば、画素領域１０におけるゲート電極の面積占有率は５〜３０％程度である。対して周辺領域２０では、画素領域１０に比べて、図２（ｂ）に示されるようにＭＯＳトランジスタの集積度を高める必要がある。それはチップサイズの縮小が目的の一つである。ＭＯＳトランジスタの集積度が高まると、結果的に周辺回路を構成するＭＯＳトランジスタのゲート電極２０２の密度も高くなる。例えば、周辺領域２０におけるゲート電極の面積占有率は１０〜５０％程度である。これらの理由により、撮像装置ＩＳでは、周辺領域２０に比べて画素領域１０のゲート電極の密度が低くなるのである。画素領域１０のゲート電極の面積占有率と周辺領域２０のゲート電極の面積占有率との差が５％以上であると、画素領域１０と周辺領域２０との面積占有率の差に起因する様々な影響が顕著に現れてくる。
【００２１】
図３（ａ）に図２（ａ）のＡ−Ｂ線における画素領域１０の断面構造の一例を示す。図３（ｂ）に画素領域１０の１つの画素回路１１の断面構造の詳細例を示す。画素回路１１を構成するＭＯＳトランジスタとして、転送トランジスタＴＸと増幅トランジスタＳＦを代表して説明する。リセットトランジスタＲＳは増幅トランジスタＳＦと同様の構造を有することができる。
【００２２】
フォトダイオード１０１は、蓄積領域として機能するｎ型の不純物領域１０１１と、ｐ型の不純物領域１０１２と、基板１の表面とｎ型の不純物領域１０１１との間に配されたｐ型の不純物領域１０１３とで構成されている。ゲート電極１０２と基板１との間には、ゲート絶縁膜１０７が設けられている。ゲート電極１０２の下面とゲート絶縁膜１０７が接する。ゲート絶縁膜１０７は酸化シリコン層や酸化ハフニウム層などの単層膜でよいし、例えば酸化シリコン層と酸窒化シリコン層とを含む複層膜であってもよい。ゲート電極１０２の上面は絶縁部材１０８に接する。ゲート電極１０２の下面とゲート電極１０２の上面との距離がゲート電極１０２の厚さＴ１である。ゲート電極２０２は複層構造を有していてもよい。例えば不純物濃度が高いポリシリコン層と不純物濃度が低いポリシリコン層との複層構造であってもよい。絶縁部材１０８は、ゲート電極１０２の幅および長さに応じた幅および長さを有する。転送トランジスタＴＸは、保護膜としての絶縁膜１０９で覆われている。詳細には、絶縁膜１０９は、ゲート電極１０２、フォトダイオード１０１、フローティングディフュージョン１０３、絶縁部材１０８および素子分離部１００をこれらの表面に沿って覆う。絶縁膜１０９は単層膜でも多層膜でもよい。絶縁部材１０８が存在しない場合、ゲート電極１０２の上面は絶縁膜１０９に接し得る。
【００２３】
増幅トランジスタＳＦのゲート電極１０４もまた、ゲート絶縁膜１０７に接する下面と、絶縁部材１０８と同様の部材である絶縁部材１１８に接する上面とを有する。ゲート電極１０４の下面とゲート電極１０４の上面との距離がゲート電極１０２の厚さＴ３である。本例では厚さＴ１と厚さＴ３が等しい（Ｔ１＝Ｔ３）が、厚さＴ１と厚さＴ３は異なっていてもよく、例えば厚さＴ３が厚さＴ１よりも小さくてもよい（Ｔ１＞Ｔ３）。絶縁膜１０９は増幅トランジスタＳＦを覆う様に転送トランジスタＴＸの上から連続的に配されている。
【００２４】
基板１の上には、絶縁層１３０が転送トランジスタＴＸおよび増幅トランジスタを覆う様に設けられている。絶縁層１３０はゲート電極１０２の上にコンタクトホール１１０を有しており、コンタクトホール１１０の中にはタングステンを主体とし、バリアメタルを含むコンタクトプラグ１１１が配されている。従って、コンタクトプラグ１１１は絶縁層１３０に囲まれている。コンタクトプラグ１１１は絶縁膜１０９および絶縁部材１０８を貫通してゲート電極１０２に接触している。ゲート電極１０２は絶縁層１３０、絶縁膜１０９および絶縁部材１０８の下に位置する低濃度部１０２１と、コンタクトプラグ１１１の下に位置する高濃度部１０２２とを有している。低濃度部１０２１と高濃度部１０２２は共にポリシリコンからなり、高濃度部１０２２は低濃度部１０２１よりも不純物濃度が高い。さらにゲート電極１０２はコンタクトプラグ１１１の下に金属化合物部１０２３を有している。金属化合物部１０２３は、タングステンシリサイドやチタンシリサイドなどのシリサイドで構成された部分である。金属化合物部１０２３は高濃度部１０２２とコンタクトプラグ１１１の間に位置する。コンタクトプラグ１１１の下の部分以外の、絶縁層１３０、絶縁膜１０９および絶縁部材１０８の下に位置する部分の少なくとも一部には、金属化合物部１０２３が設けられてない。高濃度部１０２２および金属化合物部１０２３の少なくとも一方を設けることによりコンタクトプラグ１１１とゲート電極１０２との接続抵抗を低くしている。ゲート電極１０４はゲート電極１０２と同様に、コンタクトプラグ１１２の下に高濃度部および金属化合物部を有している。
【００２５】
図３（ｃ）に図２（ｂ）のＣ−Ｄ線における周辺領域２０の断面構造の一例を示す。図３（ｄ）に周辺領域２０の断面構造の詳細例を示す。周辺回路を構成するＭＯＳトランジスタとして、ＮＭＯＳである周辺トランジスタＣＴを例に挙げて説明する。ソース・ドレイン領域２０１は、高濃度部２０１１と低濃度部２０１２を有しており、周辺トランジスタＣＴはＬＤＤ構造を有している。低濃度部２０１２の不純物濃度は高濃度部２０１１の不純物濃度よりも低い。高濃度部２０１１の存在により、周辺トランジスタＣＴのソース・ドレイン領域の不純物濃度は、画素トランジスタのソース・ドレイン領域１０５の不純物濃度よりも高くなっている。
【００２６】
また、ソース・ドレイン領域２０１は、金属化合物層２０１３を有している。金属化合物層２０１３は、例えばコバルトシリサイド層またはニッケルシリサイド層などのシリサイド層である。ゲート電極２０２と基板１との間には、ゲート絶縁膜２０７が設けられている。ゲート電極２０２の下面とゲート絶縁膜２０７が接する。ゲート絶縁膜２０７は酸化シリコン層や酸化ハフニウム層などの単層膜でよいし、例えば酸化シリコン層と酸窒化シリコン層とを含む複層膜であってもよい。ゲート絶縁膜２０７の厚さはゲート絶縁膜１０７の厚さよりも小さくてもよい。このように画素回路１１において厚いゲート絶縁膜１０７を用いることで転送トランジスタＴＸの耐圧や増幅トランジスタＳＦの駆動力を大きくすることができる。一方、周辺回路において薄いゲート絶縁膜２０７を用いることで周辺トランジスタの高速化を図ることができる。ゲート電極２０２の側面はサイドスペーサ２０８で覆われている。周辺トランジスタＣＴは、絶縁膜２０９で覆われている。詳細には、絶縁膜２０９は、ゲート電極２０２、ソース・ドレイン領域２０１、サイドスペーサ２０８および素子分離部２００をこれらの表面に沿って覆う。ゲート電極２０２の上面は絶縁膜２０９に接する。ゲート電極２０２の下面とゲート電極２０２の上面との距離がゲート電極２０２の厚さＴ２である。厚さＴ２は厚さＴ１よりも小さい（Ｔ１＞Ｔ２）。
【００２７】
基板１の上の絶縁層１３０は、画素領域１０から周辺領域２０に渡って、画素トランジスタ（転送トランジスタＴＸ、増幅トランジスタＳＦ）および周辺トランジスタＣＴを連続的に覆う様に設けられている。絶縁層１３０はゲート電極２０２の上にコンタクトホール２１０を有しており、コンタクトホール２１０の中にはタングステンを主体とし、バリアメタルを含むコンタクトプラグ２１１が配されている。従って、コンタクトプラグ２１１は絶縁層１３０に囲まれている。コンタクトプラグ２１１は絶縁膜２０９を貫通してゲート電極２０２に接触している。コンタクトプラグ１１１、２１１の底面はそれぞれゲート電極１０２、２０２の上面の近傍に位置する。そのため、コンタクトプラグ１１１と基板１との距離は、コンタクトプラグ２１１と基板１との距離よりも大きくなる。
【００２８】
ゲート電極２０２は複層構造を有していてもよい。本例では、ゲート電極２０２はポリシリコン層２０２１と金属化合物層２０２２とを含み、金属化合物層２０２２がゲート電極２０２の上面を構成している。金属化合物層２０２２は絶縁膜２０９と絶縁層１３０の下にも、コンタクトプラグ２１１の下にも位置する。金属化合物層２０２２は、コバルトシリサイド層またはニッケルシリサイド層などのシリサイド層であり、ゲート電極２０２はポリサイド構造を有する。金属化合物層２０２２を設けることによりコンタクトプラグ１１１とゲート電極１０２との接続抵抗を低くしている。金属化合物層２０２２の代替に金属層を採用してもよく、また、金属化合物層２０２２と金属層とを併用してもよい。ゲート電極２０２はいわゆるメタルゲート構造を有していてもよく、金属炭化物層や金属窒化物層などからなる金属化合物層がゲート電極の下面を構成する構造を採用してもよい。
【００２９】
絶縁層１３０の上にはコンタクトプラグ１１１、２１１に接続する第１配線層１２１、絶縁層１３１、ビアプラグ１２３、第２配線層１２２、パッシベーション層１３２が配されている。第１配線層１２１、ビアプラグ１２３、第２配線層１２２は画素トランジスタあるいは周辺トランジスタに電気的に接続された導電部材である。なお、コンタクトプラグやビアプラグを設けずに、配線層をゲート電極１０２、２０２、基板１あるいは他の配線層に接触させてもよい。また、デュアルダマシン法等を用いてプラグと配線を一体化して形成された導電部材を、ゲート電極１０２、２０２、基板１あるいは他の配線層に接触させてもよい。パッシベーション層の上には第１平坦化層１４０、カラーフィルター１４１、カラーフィルター１４２、第２平坦化層１４４が配されている。周辺領域２０に配されたカラーフィルター１４３は遮光部材として機能し、カラーフィルター１４３と同色（例えば青色）のカラーフィルタ（不図示）が画素領域１０にも配されている。画素領域１０では、第２平坦化層１４４の上には光電変換部毎にマイクロレンズ１５０が配されており、周辺領域２０にもダミーのマイクロレンズ１５０が配されている。
【００３０】
ここでは、トランジスタのゲート電極や配線層と、カラーフィルター１４１、１４２やマイクロレンズ１５０とが基板１の同一面側に設けられた表面照射型の撮像装置を例示した。本実施形態は、トランジスタのゲート電極や配線層と、カラーフィルター１４１、１４２やマイクロレンズ１５０との間に基板１が位置する裏面照射型の撮像装置にも適用可能である。
【００３１】
画素回路１１を構成するＭＯＳトランジスタ（画素トランジスタ）のゲート電極１０２の厚さＴ１は、周辺回路を構成するＭＯＳトランジスタ（周辺トランジスタ）のゲート電極２０２の厚さＴ２よりも大きい。画素回路１１を構成する複数の内の少なくとも１つのＭＯＳトランジスタのゲート電極１０２の厚さが、周辺回路を構成するＭＯＳトランジスタ（周辺トランジスタ）のゲート電極２０２の厚さＴ２よりも大きければよい。
【００３２】
ゲート電極１０２の厚さＴ１とゲート電極２０２の厚さＴ２が有意に異なるためには、ゲート電極１０２の厚さＴ１はゲート電極２０２の厚さＴ２の１．２倍以上であることが望ましい。ゲート電極２０２の厚さＴ２の０．９倍以上１．１倍以下である場合には、ゲート電極１０２の厚さＴ１とゲート電極２０２の厚さＴ２とが実質的に等しいと考えるべきである。
【００３３】
ゲート電極１０２の厚さＴ１がゲート電極２０２の厚さＴ２の１．５倍以上であることが好ましい。ゲート電極１０２の厚さＴ１がゲート電極２０２の厚さＴ２の３．０倍以下であってもよい。厚さＴ１、Ｔ２は例えば１０ｎｍ以上５００ｎｍ以下である。厚さＴ１は例えば３０ｎｍ以上３００ｎｍ以下である。厚さＴ２は例えば１０ｎｍ以上２００ｎｍ以下である。厚さＴ１と厚さＴ２との差は５０ｎｍ以上であることが好ましい。
【００３４】
撮像デバイスＩＣにおけるＭＯＳトランジスタのゲート電極を「厚いゲート電極」と薄い「ゲート電極」に分類することができる。ゲート電極１０２の厚さＴ１とゲート電極２０２の厚さＴ２の中間値、すなわち、（Ｔ１＋Ｔ２）／２を基準値Ｔ０とする。基準値Ｔ０以上の厚さを有するゲート電極は厚いゲート電極であり、基準値Ｔ０未満の厚さを有するゲート電極は薄いゲート電極である。画素領域１０に設けられたＭＯＳトランジスタの内、厚いゲート電極の画素領域１０における面積占有率は、周辺領域２０に設けられたＭＯＳトランジスタの内、薄いゲート電極の周辺領域２０における面積占有率よりも低く設定されることが好ましい。これにより、ゲート電極の厚さが画素領域１０と周辺領域２０とで実質的に等しい場合よりも、画素領域１０に占めるゲート電極の単位面積当たりの総体積と周辺領域２０に占めるゲート電極の単位面積当たりの総体積との差を縮小できる。
【００３５】
＜撮像装置の製造方法＞
以下、図４（ａ）〜（ｆ）を用いて、画素トランジスタおよび周辺トランジスタを備え、周辺トランジスタのゲート電極の厚さが画素トランジスタのゲート電極の厚さよりも小さい撮像装置の製造方法を説明する。以下の説明では、厚いゲート電極を代表して転送トランジスタＴＸのゲート電極１０２を用いて説明し、薄いゲート電極を代表して周辺トランジスタＣＴのゲート電極２０２を用いて説明する。しかし、複数のＭＯＳトランジスタに対して、ゲート電極の厚さを異ならせる対象は、これらのトランジスタの組み合わせに限定されるものではない。
【００３６】
図４（ａ）に示す工程Ａでは、基板１の画素領域１０において、基板１の上にゲート絶縁膜１０７を形成し、周辺領域２０において、基板１の上にゲート絶縁膜２０７を形成する。基板１には、画素領域１０に素子分離部１００が設けられ、周辺領域２０に素子分離部２００が設けられている。ゲート絶縁膜１０７の厚さとゲート絶縁膜２０７の厚さは同じであってもよいが、ゲート絶縁膜２０７の厚さをゲート絶縁膜１０７の厚さよりも薄くすることもできる。素子分離部１００の深さと素子分離部２００の深さは同じであってもよいが、素子分離部２００が素子分離部１００より浅くてもよい。
【００３７】
図４（ｂ）に示す工程Ｂでは、画素領域１０のゲート電極１０２の厚さが周辺領域２０のゲート電極２０２の厚さより大きくなるようにゲート電極１０２、２０２の形成を行う。周辺領域２０のゲート電極２０２の厚さを小さくすることで、ゲート電極２０２のアスペクト比を小さくしつつ、ゲート電極２０２の幅および長さを小さくできる。その結果、ゲート電極２０２の微細化および周辺トランジスタの集積度の向上を果たすことができる。
【００３８】
なお、図２（ｂ）に示した絶縁部材１０８は、ゲート電極１０２のパターニング時にハードマスクとして用いることができる。同様に、ゲート電極２０２のパターニング時にもハードマスクを用いることができる。
【００３９】
図４（ｃ）に示す工程Ｂでは、画素トランジスタのゲート電極１０２をマスクとして、画素トランジスタのゲート電極１０２に整合するように基板１へ不純物を導入する。具体的には、ゲート電極１０２に対してセルフアラインで注入できる不純物領域であるフォトダイオード１０１、フローティングディフュージョン１０３を形成する。また、画素領域１０のソース・ドレイン領域（不図示）も形成する。また、ゲート電極２０２に対してセルフアラインで注入できる不純物領域である周辺領域２０のソース・ドレイン領域の低濃度部２０１２を形成する。
【００４０】
ここで、画素領域１０のゲート電極１０２は周辺領域２０のゲート電極２０２より厚く形成されている。そのため、セルフアラインでのイオン注入時にイオンがゲート電極を突抜ける現象が、周辺領域２０に比べて画素領域１０では抑制される。このような現象によって不純物がチャネル領域へも注入されてしまうと、しきい値等が変動してトランジスタの特性を低下させる懸念や、トランジスタが動作しなくなる可能性を生む。これに対して、厚いゲート電極を形成することにより、フォトダイオードなどを基板１内の深い位置に形成するために高い注入エネルギーでイオン注入を行うことができる。これに対して、周辺トランジスタにおいてはゲート電極２０２の微細化に伴って、ソース・ドレイン領域２０１の深さおよび不純物濃度を小さくすることが可能となる。したがって、周辺トランジスタの形成におけるイオン注入ではドーズ量および注入エネルギーを小さくできるため、注入イオンがゲート電極を突き抜ける現象は生じにくくなる。
【００４１】
その後、絶縁膜を画素領域１０から周辺領域２０に渡って形成する。この絶縁膜を画素領域１０に残すことで図３（ｂ）に示した絶縁膜１０９が形成され、この絶縁膜を周辺領域２０でエッチバックすることで、図３（ｄ）に示したサイドスペーサ２０８が形成される。その後、このサイドスペーサをマスクにして、図３（ｄ）に示した、周辺領域２０におけるソース・ドレイン領域の高濃度部２０１１を形成する。さらに、図３（ｄ）に示した絶縁膜１０９をマスクとして用いたサリサイドプロセスによって、周辺領域２０のソース・ドレイン領域に図３（ｄ）に示した金属化合物層２０１３を形成する。
【００４２】
図４（ｄ）に示す工程Ｄでは、画素トランジスタおよび周辺トランジスタを覆う絶縁膜３３０を形成する。絶縁膜３３０の厚さはゲート電極１０２の厚さおよびゲート電極２０２の厚さよりも大きい。絶縁膜３３０はＣＶＤ法、ＰＶＤ法、塗布法等により形成され、酸化シリコンやケイ酸塩ガラスからなる。ケイ酸塩ガラスはホウ素および／リン等の不純物を含有していてもよい。
【００４３】
図４（ｅ）に示す工程Ｅでは、絶縁膜３３０に平坦化処理を施して、平坦化された絶縁膜３３１を得る。平坦化処理としては、リフロー法、エッチバック法、ＣＭＰ法、およびこれらの組み合わせを採用することができる。
【００４４】
図４（ｆ）に示す工程Ｆでは、絶縁膜３３１にコンタクトホール１１０、２１０を形成する。コンタクトホール１１０は、画素トランジスタのゲート電極１０２の上の位置する孔であり、コンタクトホール２１０は、画素トランジスタのゲート電極２０２の上の位置する孔である。コンタクトホール１１０を形成する位置は、素子分離部１００の上であってもよいが、画素トランジスタのチャネル領域の上であることが微細化の観点から好ましい。
【００４５】
次に、コンタクトホール１１０を介してゲート電極１０２に不純物を導入する。これによって、図２（ｂ）に示した高濃度部１０２２を形成する。ゲート電極１０２を厚く形成することで、高濃度部１０２２の形成のために注入されるイオンがゲート電極１０２を突き抜ける現象を抑制できる。そのため、チャネル領域の上に設けられたコンタクトホール１１０を介してゲート電極１０２に不純物を導入することができる。これにより、微細化が可能となる。
【００４６】
コンタクトホール１１０とコンタクトホール２１０は異なるタイミングで形成することが好ましい。なぜなら、コンタクトホール１１０とコンタクトホール２１０を同時に形成しようとすると、上面の高さが高いゲート電極１０２に極端なオーバーエッチングが加わるためである。コンタクトホール１１０とコンタクトホール２１０を別々に形成することで、ゲート電極１０２、２０２の上面の高さに応じた位置で、コンタクトホール１１０とコンタクトホール２１０の形成を止めることができる。
【００４７】
図４（ｇ）に示す工程Ｇでは、画素トランジスタのゲート電極１０２に接触する導電部材であるコンタクトプラグ１１１を形成する。また、周辺トランジスタのゲート電極２０２に接触する導電部材であるコンタクトプラグ２１１を形成する。これによって、絶縁膜３３１からコンタクトプラグ１１１、２１１が形成されたコンタクトホール１１０、２１０を有する絶縁層１３０が形成される。コンタクトプラグ１１１、２１１は、コンタクトホール１１０、２１０の内壁にチタンおよび／または窒化チタンなどからなるバリアメタルを形成したのち、タングステンなどの導電材料を埋め込んで形成される。コンタクトホール１１０、２１０の外の余剰な導電材料はＣＭＰ法により除去される。コンタクトプラグ１１１、２１１の底面はそれぞれゲート電極１０２、２０２の上面の近傍に位置する。そのため、コンタクトプラグ１１１と基板１との距離は、コンタクトプラグ２１１と基板１との距離よりも大きくなる。この工程の後に行われる適当な熱処理に伴って、コンタクトプラグ１１１に含まれるタングステンおよび／またはチタンは、ゲート電極１０２のポリシリコンと反応する。その結果、コンタクトプラグ１１１の下に選択的に、図３（ｂ）に示した、タングステンシリサイドやチタンシリサイドからなる金属化合物部１０２３が形成される。
【００４８】
その後は、図３（ａ）、（ｂ）に示すように、第１配線層１２１、絶縁層１３１、ビアプラグ１２３、第２配線層１２２、パッシベーション層１３２を形成する。さらに、第１平坦化層１４０を形成した後、カラーフィルター１４１、１４２、１４３を形成し、第２平坦化層１４４を形成する。そして、マイクロレンズ１５０を形成する。このような撮像デバイスが複数形成されたウエハを複数のチップにダイシングする。各チップをパッケージに実装して撮像装置ＩＳを製造する。
【００４９】
図９（ａ）〜（ｃ）を用いて、画素トランジスタのゲート電極７０２の厚さと周辺トランジスタのゲート電極８０２の厚さが等しい場合を説明する。
【００５０】
厚さが等しいゲート電極７０２、８０２を有する画素トランジスタおよび周辺トランジスタを形成した後に形成される絶縁膜３３０の上面は、図９（ａ）に示すように、画素領域１０において周辺領域２０より低くなる。この理由の１つ目は、ゲート電極が存在しないフォトダイオード１０１を有する画素領域１０では、周辺領域２０に比べてゲート電極間の距離が大きいことである。この理由の２つ目は、画素領域１０におけるゲート電極の面積占有率が周辺領域２０より低いことである。絶縁膜３３０の高低差が大きいと、絶縁膜３３０に平坦化処理を行ってもこの高低差を無くすることは困難である。図９（ｂ）に示すように、平坦化処理後の絶縁膜３３１には、画素領域１０でエロージョンが生じる。そのため、絶縁膜３３１が周辺領域２０から画素領域１０に向かって徐々に薄くなっていくような断面形状となる。図９（ｂ）には、画素領域１０における平坦化後の絶縁膜３３１の上面と周辺領域２０における絶縁膜３３１の上面との高低差をＨＤ１、ＨＤ２、ＨＤ３で表しており、ＨＤ１＜ＨＤ２＜ＨＤ３となっている。
【００５１】
このように上面が湾曲した絶縁膜３３１は、コンタクトプラグ１１１、２１１を形成する時の歩留まりを低下させる場合がある。例えば、図９（ｃ）に示すように、絶縁膜３３１にコンタクトホールを設けて絶縁層１３０を形成する際に、ゲート電極へのダメージや、コンタクトホールの開口不良１１４が生じるためである。これは、画素領域１０内でゲート電極の上に形成すべきコンタクトホールの深さが異なることに起因する。また、例えば、図９（ｃ）に示すように、コンタクトプラグ１１１、２１１の形成において、コンタクトホール外の余剰な導電材料をＣＭＰ法により除去する際に残渣１１５が生じるためである。この残渣１１５は画素領域１０に配されたコンタクトプラグ間の短絡の原因となる。
【００５２】
また、上述した絶縁膜３３１に生じる高低差は、コンタクトプラグを形成した後の絶縁層１３０ではさらに顕著になる。なぜなら、画素領域１０は周辺領域２０に比べてトランジスタの密度が小さい分、コンタクトプラグの密度も低いため、画素領域１０では周辺領域２０よりもＣＭＰ法による絶縁膜３３１の研磨量が大きくなるためである。画素領域１０において上面が湾曲した絶縁層１３０は電気特性に影響を与える場合がある。例えば配線層と基板との距離が画素領域１０内で異なるため、画素回路１１毎に配線容量が異なり得る。また、例えばコンタクトプラグの長さが画素領域１０内で異なるため、画素回路１１毎に配線抵抗が異なり得る。さらに、画素領域１０において上面が湾曲した絶縁層１３０は光学特性に影響を与える場合がある。例えば、光路長が画素毎に変化することによる色むらの発生である。また、画素領域１０において上面が湾曲した絶縁層１３０はこの後に形成される配線層や層間絶縁層を形成する際の歩留まりを向上することができる。
【００５３】
本実施形態によれば、図４（ｅ）に示すように、画素領域１０と周辺領域２０とで成膜後の絶縁膜３３０の上面に生じる高低差を小さくすることができる。これにより、平坦化後の絶縁膜３３１の上面に生じる高低差ＨＤ０、および、コンタクトプラグや配線を形成後の絶縁層１３０の上面に生じる高低差ＨＤ１〜３を小さくできる。その結果、電気特性および／または光学特性を向上して、撮像装置ＩＳの性能を向上することができる。また、製造時の歩留まりを向上することができる。これは、第１には、フォトダイオード１０１の近傍に配された画素トランジスタの少なくともいずれかのゲート電極を厚くすることで、絶縁層１３０の上面のフォトダイオード１０１に重なる部分の凹みを補償できるためである。第２には、画素領域１０と周辺領域２０とで、ゲート電極の単位面積当たりの総体積の差を小さくできるためである。
【００５４】
以下、工程Ｂに関し、厚さの異なるゲート電極を形成する方法を説明する。以下で説明する方法は、厚いゲート電極の厚さＴ１を、薄いゲート電極の厚さＴ２の１．２５倍以上とするのに適切である。
【００５５】
＜ゲート電極の第１の形成方法＞
図５（ａ）〜（ｆ）を参照して、厚さの異なるゲート電極を形成する第１の方法について、上述した撮像装置の製造方法の工程Ｂにおける詳細な工程を説明する。
【００５６】
図５（ａ）に示す工程ＢＡ１では、基板１の画素領域１０の上と周辺領域２０の上とに渡って導電膜３００を形成する。導電膜３００は、ゲート絶縁膜１０７を介して設けられた画素部分３１０と、基板１の周辺領域２０の上にゲート絶縁膜２０７を介して設けられた周辺部分３２０とを有する。ここで、画素部分３１０の厚さは、最終的に目標とするゲート電極１０２の厚さＴ１に対応するように、この後の工程におけるゲート電極１０２の厚さの変動分を考慮して設定される。
【００５７】
図５（ｂ）に示す工程ＢＢ１では、画素部分３１０をマスク４００で保護した状態で、周辺部分３２０を薄くする。ここで、周辺部分３２０の残存部である周辺部分３２３の厚さは、最終的に目標とするゲート電極２０２の厚さＴ２に対応するように、この後の工程におけるゲート電極２０２の厚さの変動分を考慮して設定される。周辺部分３２０を均一に薄くするためにはドライエッチングを用いることが好ましいが、ウェットエッチングを用いてもよい。
【００５８】
図５（ｃ）に示す工程ＢＣ１では、薄くした周辺部分３２３の上にゲート電極２０２のパターンに対応したパターンを有するマスク４０１を形成する。マスク４０１は画素部分３１０を覆う。マスク４０１は工程ＢＢ１においてマスク４００により画素部分３１０と共に覆われた全ての部分を、その縁３１０１まで覆うことが好ましい。
【００５９】
図５（ｄ）に示す工程ＢＤ１では、画素部分３１０をマスク４０１で保護した状態で周辺部分３２３をパターニングする。これにより、薄くされた周辺部分３２３から周辺トランジスタのゲート電極２０２を形成する。マスク４０１が縁３１０１まで保護していることにより、縁３１０１の近傍での残渣の発生を抑制できる。
【００６０】
図５（ｅ）に示す工程ＢＥ１では、画素部分３１０の上にゲート電極１０２のパターンに対応したパターンを有するマスク４０２を形成する。マスク４０２は周辺部分３２３を覆う。上述したように薄くされた周辺部分３２３は周辺トランジスタのゲート電極２０２としてパターニングされているため、マスク４０２はゲート電極２０２を覆うことになる。
【００６１】
図５（ｆ）に示す工程ＢＦ１では、周辺部分３２３（ゲート電極２０２）をマスク４０２で保護した状態で画素部分３１０をパターニングする。これにより、画素部分３１０から画素トランジスタのゲート電極１０２を形成する。
【００６２】
以上のようにして、厚さの異なるゲート電極１０２、２０２を形成することができる。つまり、ゲート電極１０２は導電膜３００の画素部分３１０をパターニングすることにより画素部分３１０から形成される。ゲート電極２０２は導電膜３００の周辺部分３２０を薄くした部分である周辺部分３２３をパターニングすることにより周辺部分３２３から形成される。
【００６３】
本例では、工程ＢＢ１および工程ＢＣ１を、工程ＢＤ１および工程ＢＥ１の前に行っているが、工程ＢＢ１および工程ＢＣ１を、工程ＢＤ１および工程ＢＥ１の後に行うこともできる。また、工程ＢＢ１および工程ＢＣ１と工程ＢＤ１および工程ＢＥ１とを一括して行うこともできる。この場合、画素部分３１０と薄くされた周辺部分３２３とを覆うマスクは、画素部分３１０の上にゲート電極１０２のパターンに対応したパターンを有し、周辺部分３２３の上にゲート電極２０２のパターンに対応したパターンを有する。このようなマスクを用いて厚い画素部分３１０と薄い周辺部分３２３とを一括してパターニングすることで、画素部分３１０から厚いゲート電極１０２を、周辺部分３２３から薄いゲート電極２０２をそれぞれ形成することができる。しかし、厚いゲート電極１０２を薄いゲート電極２０２と同時にパターニングするためには、周辺領域２０に対してオーバーエッチを行う必要があり、周辺トランジスタの信頼性を低下させうる。そのため、上述したように、厚いゲート電極１０２と薄いゲート電極２０２とを異なるタイミングでパターニングすることが好ましい。
【００６４】
＜ゲート電極の第２の形成方法＞
図６（ａ）〜（ｆ）を参照して、厚さの異なるゲート電極を形成する第２の方法について、上述した撮像装置の製造方法の工程Ｂにおける詳細な工程を説明する。第１の方法は第２の方法と類似しているが、導電膜３００の構成が異なる。以下に説明しない事項は第１の方法と同様である。
【００６５】
図６（ａ）に示す工程ＢＡ２では、導電膜３００を、第１導電層３０１と、第１導電層３０１と基板１との間に配された第２導電層３０２とを含む複層膜として形成する。ここでは２層の例を示したが、３層以上であってもよい。複層膜からなる導電膜３００を構成する全ての層は導電層である必要がある。２つの導電層と２つ導電層との間に１つの絶縁層が挟まれた構造は、２つの導電層を含む１つの導電膜および２つの導電層を含む１つの導電膜を含む２つの導電膜と、これら２つの導電膜の間の１つの絶縁層と、を含む構造である。
【００６６】
基板１の上に、第２導電層３０２を形成した後に、第２導電層３０２の上に第１導電層３０１を形成すればよい。複層膜としての導電膜３００において、画素部分３１０は、第１導電層３０１の内で画素領域１０上に位置する第１画素部分３１１と、第２導電層３０２の内で画素領域１０上に位置する第２画素部分３１２とで構成される。周辺部分３２０は、第１導電層３０１の内で周辺領域２０上に位置する第１周辺部分３２１と、第２導電層３０２の内で周辺領域２０上に位置する第２周辺部分３２２とで構成される。
【００６７】
第２導電層３０２の厚さは、最終的に目標とするゲート電極２０２の厚さＴ２に対応するように、この後の工程におけるゲート電極２０２の厚さの変動分を考慮して設定される。第１導電層３０１の厚さは、第１導電層３０１の厚さと第２導電層３０２の厚さの和が、最終的に目標とするゲート電極１０２の厚さＴ１に対応するように、この後の工程におけるゲート電極１０２の厚さの変動分を考慮して設定される。
【００６８】
図６（ｂ）に示す工程ＢＢ２では、画素部分３１０をマスク４００で保護した状態で、周辺部分３２０を薄くする。この際、周辺部分３２０において、第１導電層３０１（第１周辺部分３２１）を除去して第２導電層３０２（第２周辺部分３２２）を露出させる。第１導電層３０１をエッチングで除去する際に、第２導電層３０２をエッチングストッパとして用いるとよい。すなわち、第１導電層３０１に対するエッチングレートが第２導電層３０２に対するエッチングレートよりも高いエッチング条件で第１導電層３０２をエッチングすることにより第１導電層３０１を除去する。このためには、例えば第１導電層３０１と第２導電層３０２の双方をポリシリコン層とする場合、第１導電層３０１と第２導電層３０２とで導電型および／または不純物濃度を異ならせることで、上述したようにエッチングレートを異ならせることができる。例えば、ポリシリコンの典型的なドライエッチング条件では、ｎ型のポリシリコン層はｐ型あるいはｉ型のポリシリコン層よりもエッチングレートが高い。また、例えば、同じ不純物を含有しても、高不純物濃度のポリシリコン層は低不純物濃度よりもエッチングレートが高い。第１導電層３０１と第２導電層３０２の一方を金属層あるいは金属化合物層として、他方をポリシリコン層としてもよい。図６（ｃ）に示す工程ＢＣ２では、第２周辺部分３２２の上にゲート電極２０２のパターンに対応したパターンを有するマスク４０１を形成する。マスク４０１は画素部分３１０を保護する。
【００６９】
図６（ｄ）に示す工程ＢＤ２では、画素部分３１０をマスク４０１で保護した状態で第２周辺部分３２２をパターニングする。これにより、第２周辺部分３２２から周辺トランジスタのゲート電極２０２を形成する。
【００７０】
図６（ｅ）に示す工程ＢＥ２では、画素部分３１０の上にゲート電極１０２のパターンに対応したパターンを有するマスク４０２を形成する。マスク４０２は第２周辺部分３２２（ゲート電極２０２）を保護する。
【００７１】
図６（ｆ）に示す工程ＢＦ２では、第２周辺部分３２２（ゲート電極２０２）をマスク４０２で保護した状態で画素部分３１０をパターニングする。これにより、画素部分３１０から画素トランジスタのゲート電極１０２を形成する。ゲート電極１０２は、第１導電層３０１と第２導電層３０２の複層構造に対応した、複層構造を有する。
【００７２】
以上のようにして、厚さの異なるゲート電極１０２、２０２を形成することができる。本例では、薄くした周辺部分の厚さを第２導電層３０２の厚さで制御することができるため、薄くした周辺部分の厚さの均一性を向上できる。そのため、薄くした周辺部分から形成されるゲート電極２０２の厚さのばらつきを抑えることが可能となる。
【００７３】
＜ゲート電極の第３の形成方法＞
図７（ａ）〜（ｆ）を参照して、厚さの異なるゲート電極を形成する第３の方法について、上述した撮像装置の製造方法の工程Ｂにおける詳細な工程を説明する。
【００７４】
図７（ａ）に示す工程ＢＡ３では、画素部分３１０と周辺部分３２０を有する導電膜３００の上に、ゲート電極１０２のパターンに対応したパターンを有するマスク５００を形成する。マスク５００は周辺部分３２０を覆う。
【００７５】
図７（ｂ）に示す工程ＢＢ３では、周辺部分３２０をマスク５００で保護した状態で画素部分３１０をパターニングする。
【００７６】
図７（ｃ）に示す工程ＢＣ３では、ゲート電極１０２を覆うマスク５０１を形成する。
【００７７】
図７（ｄ）に示す工程ＢＤ３では、ゲート電極１０２をマスク５０１で保護した状態で、周辺部分３２０を薄くする。これにより、周辺部分３２０の残存部である周辺部分３２３が形成される。
【００７８】
図７（ｅ）に示す工程ＢＥ３では、薄くした周辺部分３２３の上にゲート電極２０２のパターンに対応したパターンを有するマスク５０２を形成する。マスク５０２はゲート電極１０２を保護する。
【００７９】
図７（ｆ）に示す工程ＢＦ３では、画素部分３１０をマスク５０１で保護した状態で周辺部分３２３をパターニングする。
【００８０】
第３の形成方法でも、周辺部分３２０を薄くした後に、薄くなった周辺部分３２３から薄いゲート電極２０２を形成するため、ゲート電極２０２の良好な微細化が可能となる。
【００８１】
＜ゲート電極の第４の形成方法＞
図８（ａ）〜（ｆ）を参照して、厚さの異なるゲート電極を形成する第４の方法について、上述した撮像装置の製造方法の工程Ｂにおける詳細な工程を説明する。
【００８２】
図８（ａ）に示す工程ＢＡ４では、基板１の上に第１導電膜６１０を形成する。第１導電膜６１０の厚さは、最終的に目標とするゲート電極２０２の厚さＴ２に対応するように、この後の工程におけるゲート電極２０２の厚さの変動分を考慮して設定される。次いで、周辺領域２０において、第１導電膜６１０の上に、ゲート電極２０２のパターンに対応したパターンを有するマスク６０２を形成する。
【００８３】
図８（ｂ）に示す工程ＢＢ４では、マスク６０２を用いて第１導電膜６１０をパターニングする。これにより、第１導電膜６１０から薄いゲート電極２０２を形成することができる。
【００８４】
図８（ｃ）に示す工程ＢＣ４では、基板１の上に第２導電膜６２０を形成する。第２導電膜６２０はゲート電極２０２を覆う。第２導電膜６２０の厚さは第１導電膜６１０の厚さよりも大きい。第２導電膜６２０の厚さは、最終的に目標とするゲート電極１０２の厚さＴ１に対応するように、この後の工程におけるゲート電極１０２の厚さの変動分を考慮して設定される。次いで、画素領域１０において、第２導電膜６２０の上に、ゲート電極１０２のパターンに対応したパターンを有するマスク６０１を形成する。
【００８５】
図８（ｄ）に示す工程ＢＤ４では、マスク６０１を用いて第２導電膜６２０をパターニングする。これにより、第２導電膜６２０から厚いゲート電極１０２を形成することができる。この時のパターニングは異方性ドライエッチングを用いることが好ましい。
【００８６】
このようにして、厚さの異なるゲート電極１０２、２０２を形成することができる。本例では、工程ＢＡ４および工程ＢＢ４の後に工程ＢＣ４および工程ＢＤ４を行って、薄いゲート電極２０２を厚いゲート電極１０２よりも先に形成した。しかし、厚い第２導電膜６２０から厚いゲート電極１０２を形成した後に、薄い第１導電膜６１０から薄いゲート電極２０２を形成してもよい。
【００８７】
工程ＢＤ４では、第２導電膜６２０のエッチング時に、先に形成されたゲート電極２０２の厚さが変動する可能性がある。そこで、第１導電膜６１０をパターニングする際のマスク６０２としてハードマスクを用い、このハードマスクでゲート電極２０２を保護した状態で第２導電膜６２０の成膜およびパターニングをするとよい。このようにすることで、ゲート電極２０２の厚さの変動を抑制することができる。
【００８８】
この方法では、第１、第２、第３の方法に比べてマスクを減らすことによる工程削減が可能となる。しかし、この方法では、後に形成されたゲート電極２０２を形成するための第２導電膜６２０の残渣６２２が、先に形成されたゲート電極２０２の側面上に発生する。そのため、残渣６２２によってゲート電極２０２が短絡しないよう、隣接するゲート電極２０２の距離を大きくする必要が生じる。このことは微細化の妨げになり得る。図８（ｆ）には形成されるゲート電極２０２の数が図５（ｄ）よりも少ない様子を示している。また、トランジスタの特性に大きな影響を及ぼすゲート電極の幅や長さの制御が難しくなってしまう。また、この残渣を除去しようとすれば、工程が大幅に複雑になってしまう可能性がある。
【００８９】
これに対して、上述した第１、第２、第３の方法では、第４の方法のように後に形成されたゲート電極２０２を形成するための導電膜の残渣が、先に形成されたゲート電極２０２の側面上に発生する現象を回避できる。従って、第１、第２、第３の方法では、残渣の分だけゲート電極を離して配置する必要が無いため、微細化および集積化が可能となる。
【００９０】
＜ゲート電極の第５の形成方法＞
厚さの異なるゲート電極を形成する第５の方法について、上述した撮像装置の製造方法の工程Ｂにおける詳細な工程を説明する。
【００９１】
まず、画素領域１０と周辺領域２０に、それぞれ厚さの等しいゲート電極を、導電膜のパターニングにより形成する。その後に、画素領域１０のゲート電極を保護した状態で、周辺領域２０のゲート電極を薄くする。このようにしても、厚さの異なるゲート電極を形成することができる。
【００９２】
しかし、このような方法では、ゲート電極の側面のエッチングが進行するため、ゲート電極の厚さだけでなく、ＭＯＳトランジスタの特性に大きな影響を与えるゲート電極の幅および長さが大きく変動してしまう。その結果、微細化は可能になったとしても、トランジスタの特性の制御が困難なる。
【００９３】
これに対して、上述した第１、第２、第３の方法では、導電膜を薄くした後に薄いゲート電極のパターニングを行うことで、パターニング後のゲート電極の幅および長さの変動を抑制することが可能となる。
【００９４】
＜ゲート電極の第６の形成方法＞
厚さの異なるゲート電極を形成する第５の方法について、上述した撮像装置の製造方法の工程Ｂにおける詳細な工程を説明する。
【００９５】
まず、画素領域１０と周辺領域２０に下層の導電層を形成する。次いで画素領域１０を覆い周辺領域２０を開口するレジストを形成する。そして画素領域１０において下層の導電層を保護した状態で、周辺領域２０のゲート絶縁膜が露出するまで下層の導電層を除去する。次に画素領域１０と周辺領域２０に上層の導電層を形成する。画素領域１０では上層の導電層と下層の導電層とをパターニングすることにより、２層の導電層からなるゲート電極を形成することができる。周辺領域２０では上層の導電層をパターニングすることにより、１層の導電層からなるゲート電極を形成することができる。上述した第２の形成方法では周辺領域２０では下層の導電層（第２導電層３０２）からゲート電極が形成されるのに対し、この第６の形成方法では、周辺領域２０では上層の導電層からゲート電極が形成されることになる。この方法では、周辺領域２０においてゲート絶縁膜が露出するまで下層の導電層が除去されるため、ゲート電極にダメージが生じてトランジスタの信頼性や特性が低下する場合がある。上述した第１〜第３の形成方法によれば、導電膜を薄くすることで周辺領域２０においてゲート絶縁膜が保護されるため、周辺トランジスタの信頼性や特性が良好である。
【００９６】
上述した厚さの異なるゲート電極の形成方法は、撮像装置だけでなく、記憶装置や演算装置、電源装置など様々な半導体装置に適用が可能である。
【００９７】
以上、説明した実施形態は、本発明の思想を逸脱しない範囲において適宜変更が可能である。
【符号の説明】
【００９８】
１  基板
１０  画素領域
２０  周辺領域
１０２  ゲート電極
１０７  ゲート絶縁膜
２０２  ゲート電極
２０７  ゲート絶縁膜
３００  導電膜
３１０  画素部分
３２０  周辺部分
３２３  周辺部分
ＴＸ  転送トランジスタ
ＳＦ  増幅トランジスタ
ＣＴ  Ｎ型の周辺トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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