(57)【要約】【課題】ＳＯＩ基板上に集積回路として構成される差動入力回路部がある場合に、寄生容量を介して伝搬するノイズの影響をキャンセルする。【解決手段】ＳＯＩ基板１上に、一対の差動入力に応じた信号を出力するオペアンプ９と、動作することで支持基板の電位を変動させるノイズ源６とがある構成において、一対の差動入力のうち、ノイズ源６による電位変動の影響を受け難い非反転入力端子側に、支持基板２に対する寄生容量ＣS1aを有するコンデンサＣ１の一端を接続する。【選択図】図１
2016025371.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ（Silicon On Insulator）構造の基板（１）上に集積回路として構成される半導体装置において、
一対の差動入力に応じた信号を出力する差動入力回路部（９、６２）と、
動作することで支持基板の電位を変動させるノイズ源回路部（６）と、
前記一対の差動入力のうち、前記ノイズ源回路部による電位変動の影響を受け難い側に一端が接続され、前記支持基板に対する寄生容量を有する容量性素子（Ｃ１、３２）とを備えることを特徴とする半導体装置。
【請求項２】
前記容量性素子は、前記一対の差動入力間の入力インピーダンス差に応じた容量を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記容量性素子は、コンデンサ（Ｃ１）であることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記容量性素子は、トランジスタ（３２）であることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記容量性素子を複数（Ｃ１，Ｃ２，Ｃ３）備え、
前記差動入力の一方と前記複数の容量性素子の一端との間を、複数のヒューズ抵抗（Ｈ１，Ｈ２，Ｈ３）を介して夫々接続したことを特徴とする請求項１から４の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）構造の基板上に集積回路として構成される半導体装置に関する。
【背景技術】
【０００２】
図７に示すように、ＳＯＩ基板１は、例えばＮ型のシリコンからなる支持基板２の上層に絶縁膜３（例えばＳｉＯ２等）があり、更にその上層に同じくシリコンからなる基板４を有する構造である。基板４側は、その表面から絶縁膜３に達するトレンチが形成され、そのトレンチ内にも絶縁材料が充填されて分離帯５が形成されている。そして、分離帯５によって分離された領域に半導体素子が形成される。
【０００３】
このようなＳＯＩ基板上１に、例えばトランジスタのような素子を形成すると、素子と支持基板２との間に絶縁膜３が介在することで寄生容量（所謂ＢＯＸ容量）が存在する。そのため、分離帯５で分離されている他の素子形成領域に、例えば大きな電流量で動作してノイズを発生するような回路部；ノイズ源６があると、そのノイズが前記寄生容量を介して伝搬し、他の素子や回路部に影響を及ぼすことがある。
【０００４】
支持基板２の裏面は通常接地されるが、接地に至るまでの経路には、ダイボンド材やリードフレームが有している抵抗分も存在するため、上記のようなノイズを十分に吸収させることができない。また、例えばパッケージがＢＧＡ（Ball Grid Array）等のため、導電性のダイボンド材を使用できず支持基板２の裏面を接地できない場合もある。加えて、支持基板２の裏面が当初は接地されていても、経時劣化によりダイボンド材が剥離した場合は非接地状態となるため、より多くのノイズ成分が伝搬することになる。
【０００５】
ここで、図８に示すようなバンドギャップリファレンス回路（以下、ＢＧＲ回路と称す）７が、ＳＯＩ基板１に形成されている場合を想定する。電源とグランドとの間には、電流源８、抵抗素子Ｒ１、ＮＰＮトランジスタＴ１の直列回路が接続されている。また、前記直列回路には、抵抗素子Ｒ２、ＮＰＮトランジスタＴ２及び抵抗素子Ｒ３の直列回路が並列に接続されている。ＮＰＮトランジスタＴ１及びＴ２はミラー対を構成しており、両者のベースは、ＮＰＮトランジスタＴ１のコレクタに接続されていると共に、オペアンプ９の非反転入力端子に接続されている。また、ＮＰＮトランジスタＴ２のコレクタは、オペアンプ９の反転入力端子に接続されている。オペアンプ９の出力端子ＯＵＴは、電流源８と抵抗素子Ｒ１との共通接続点に接続されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−８０５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＢＧＲ回路７がＳＯＩ基板１上に形成されていると、ＮＰＮトランジスタＴ１、Ｔ２のコレクタと支持基板との間に、前述した寄生容量が存在する。ＮＰＮトランジスタＴ１、Ｔ２が同一の素子であれば寄生容量もほぼ同一になるが、抵抗素子Ｒ１、Ｒ２の抵抗値が異なれば、寄生容量を介して伝搬したノイズに基づく電圧変動量もそれぞれ異なる。例えば両者の抵抗値が（Ｒ１＜Ｒ２）の関係にあれば、ＮＰＮトランジスタＴ２側のコレクタ電圧変動が、Ｔ１側よりも大きくなる。その結果、オペアンプ９の出力端子ＯＵＴには、双方の電圧変動差に応じた出力電圧変動が発生し、ノイズの影響が現れる。
【０００８】
尚、特許文献１には、電源ノイズによる回路の誤動作を防止する技術が開示されているが、本願の上述した技術課題とは直接的な関連性はない。
本発明は上記事情に鑑みてなされたものであり、その目的は、ＳＯＩ基板上に集積回路として構成される差動入力回路部がある場合に、寄生容量を介して伝搬するノイズの影響をキャンセルできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１記載の半導体装置によれば、ＳＯＩ構造の基板上に、一対の差動入力に応じた信号を出力する差動入力回路部と、動作することで支持基板の電位を変動させるノイズ源回路部とがあると、一対の差動入力のうち、ノイズ源回路部による電位変動の影響を受け難い側に、支持基板に対する寄生容量を有する容量性素子の一端を接続する。これにより、差動入力回路部の電位変動の影響を受け難い入力側の寄生容量が増加するので、前記入力側にノイズがより伝搬し易くなる。すると、前記入力側の電位変動が、影響を受け易い入力側に近付くため、その結果、差動入力回路部の出力信号ついて電位変動の影響をキャンセルできる。
【００１０】
請求項２記載の半導体装置によれば、容量性素子を、一対の差動入力間の入力インピーダンス差に応じた容量を有するものとする。これにより、一対の差動入力の双方における電位変動の影響が同等になり、影響をより確実にキャンセルできる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態であり、半導体装置の構成を示す図
【図２】第２実施形態であり、半導体装置の構成を示す図
【図３】シミュレーション結果を示す図
【図４】第３実施形態であり、半導体装置の構成を示す図
【図５】第４実施形態であり、半導体装置の構成を示す図
【図６】第５実施形態であり、半導体装置の構成を示す図
【図７】従来技術を示す、ＳＯＩ基板の構造をモデル的に示す断面図
【図８】半導体装置の構成を示す図
【発明を実施するための形態】
【００１２】
（第１実施形態）
以下、図７及び図８と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１に示すように、本実施形態の半導体装置１１では、ＮＰＮトランジスタＴ１のコレクタにコンデンサＣ１（容量性素子）の一端を接続しており、コンデンサＣ１の他端は、何れにも接続せずオープン状態にしている。コンデンサＣ１は、図７に示しているように、基板４側にＮ＋領域として形成される電極１２（基板側電極）と、その電極１２と間に絶縁膜１３を挟んで対向するようにポリシリコンで形成された電極１４とで構成されている。図１において、コンデンサＣ１のシンボルで太い線で示しているのが基板側の電極１２であり、細い線で示す電極１４側がオープンとなっている。
【００１３】
次に、本実施形態の作用について説明する。図１に破線で示すように、支持基板２とＮＰＮトランジスタＴ１、Ｔ２のコレクタとの間には、それぞれ寄生容量ＣS1、ＣS2が存在する。そして、ＮＰＮトランジスタＴ１のコレクタにコンデンサＣ１の一端を接続したことで、支持基板２とＮＰＮトランジスタＴ１のコレクタとの間には、寄生容量ＣS1aが追加されている。
【００１４】
前述のように（Ｒ１＜Ｒ２）の関係にあれば、ノイズ源６（ノイズ源回路部）が発生したノイズが寄生容量ＣS2を介してＮＰＮトランジスタＴ２のコレクタに伝搬することで現れる電圧変動は相対的に大きく、同ノイズが寄生容量ＣS1を介してＮＰＮトランジスタＴ１のコレクタに伝搬することで現れる電圧変動は相対的に小さい。しかし、寄生容量ＣS1aが加わったことで、ＮＰＮトランジスタＴ１のコレクタには、ノイズが寄生容量ＣS1を介しても伝搬するようになる。その結果、トータルでＮＰＮトランジスタＴ１のコレクタに現れる電圧変動は、ＮＰＮトランジスタＴ２側と同等になる。したがって、一対の差動入力に対するノイズ成分はキャンセルされて、オペアンプ９（差動入力回路部）の出力信号にその影響が及ぶことがなくなる。
【００１５】
ここで、ＮＰＮトランジスタＴ１のコレクタにコンデンサＣ１の一端を接続するのは、上述のように支持基板２に対する寄生容量ＣS1aを得ることが目的である。そして、コンデンサＣ１の他端側をオープンにしているのは、例えば他端をグランドに接続すると、コンデンサＣ１自体がグランドに対する容量となるため、オペアンプ９の回路応答に影響を与えてしまうからである。尚、寄生容量ＣS1aの容量値については、例えばシミュレーション等により適切な値を付与する。
【００１６】
以上のように本実施形態によれば、ＳＯＩ基板１上に、一対の差動入力に応じた信号を出力するオペアンプ９と、動作することで支持基板の電位を変動させるノイズ源６とがある構成において、一対の差動入力のうち、ノイズ源６による電位変動の影響を受け難い非反転入力端子側に、支持基板２に対する寄生容量ＣS1aを有するコンデンサＣ１の一端を接続した。これにより、オペアンプ２の出力信号に対する電位変動の影響をキャンセルできる。
【００１７】
（第２実施形態）
図２に示すように、第２実施形態の半導体装置２１は、ＢＧＲ回路２２を、第１実施形態のＢＧＲ回路７における抵抗素子Ｒ１グランドの間にダイオードＤ１を挿入すると共に、抵抗素子Ｒ２、Ｒ３の間にダイオードＤ２を挿入して構成したものである。このＢＧＲ回路２２についてシミュレーションを行った結果を示す。
【００１８】
図３に示すように、オペアンプ９の非反転入力端子にコンデンサＣ１を接続する前の状態では、（ａ）ノイズ源６が発生したノイズの影響による電位変動は、（ｂ）非反転入力端子側で小さく、（ｃ）反転入力端子側で大きく現れている。したがって、（ｄ）オペアンプ９の出力信号には、双方の電位変動の差に応じた電圧変化が発生している。
【００１９】
これに対して、非反転入力端子にコンデンサＣ１（容量０．３５ｐＦ）を接続した場合は、（ｂ）非反転入力端子側での電位変動がより大きくなっており、結果として（ｃ）反転入力端子側の電位変動とほぼ等しくなっている。これにより、ノイズがキャンセルされて（ｄ）オペアンプ９の出力信号にその影響は殆ど現れていない。
尚、寄生容量ＣS1aの容量値については、例えば第１実施形態と同様にシミュレーション等により適切な値、つまり差動入力間のインピーダンス差をなくすような容量値を付与すれば良い。
【００２０】
また、参考として、以下の（１）式によって容量値を決定することもできる。ＮＰＮトランジスタＴ１、Ｔ２のコレクタ容量をそれぞれＣt1、Ｃt2とすると、
（ＣS1a＋Ｃt1）×Ｒ１＝Ｒ２×Ｃt2
ＣS1a＝（Ｒ２／Ｒ１）×Ｃt2−Ｃt1      …（１）
このように寄生容量ＣS1aの容量値を決定すれば、シミュレーションによらずとも、ＮＰＮトランジスタＴ１、Ｔ２の各コレクタにおける時定数をある程度等しく設定でき、差動入力間のインピーダンス差をなくすように寄生容量ＣS1aの容量値を決定できる。したがって、各コレクタに生じる電圧変動が同等になる。
【００２１】
（第３実施形態）
第３実施形態の半導体装置３１は、図４に示すように、ＢＧＲ回路７におけるオペアンプ９の非反転入力端子に、コンデンサＣ１に替えてＮＰＮトランジスタ３２（容量性素子）のコレクタを接続した構成である。ＮＰＮトランジスタ３２のベースはエミッタに接続されており、エミッタはオープン状態となっている。以上のように構成される第３実施形態による場合も、オペアンプ９の非反転入力端子にＮＰＮトランジスタ３２のコレクタを接続することで寄生容量ＣS1aを付加することができ、第１実施形態と同様の効果が得られる。
【００２２】
（第４実施形態）
第４実施形態の半導体装置４１は、図５に示すように、オペアンプ９の非反転入力端子に、３つのコンデンサＣ１，Ｃ２，Ｃ３の一端を、それぞれヒューズ抵抗Ｈ１，Ｈ２，Ｈ３を介して接続したものである。このように構成すれば、半導体装置４１の完成後にヒューズ抵抗Ｈ１，Ｈ２，Ｈ３を、例えばレーザなどを用いて溶断させてトリミングすることで、支持基板２に対する寄生容量を減らすように調整が可能になる。したがって、寄生容量を最適化してノイズの影響を低減するように調整できる。
【００２３】
（第５実施形態）
第５実施形態の半導体装置６１は、図６に示すように、ＳＯＩ基板１上に、ＢＧＲ回路に替えてコンパレータ６２（差動入力回路部）を形成した場合である。電流源６３の一端は電源に接続され、他単は差動対を構成するＰＮＰトランジスタＴ３及びＴ４のエミッタに接続されている。ＰＮＰトランジスタＴ３、Ｔ４のコレクタは、ミラー対を構成するＮＰＮトランジスタＴ５、Ｔ６のコレクタにそれぞれ接続されており、ＮＰＮトランジスタＴ５、Ｔ６のエミッタはグランドに接続されている。ＮＰＮトランジスタＴ５、Ｔ６のベースは、ＮＰＮトランジスタＴ５のコレクタに接続されている。
【００２４】
ＰＮＰトランジスタＴ３のベースは、抵抗素子Ｒ５及びＲ６の共通接続点に接続されており、抵抗素子Ｒ５及びＲ６の直列回路の上端には入力信号ＶINが与えられ、下端はグランドに接続されている。ＰＮＰトランジスタＴ４のベースには、基準電圧Ｖrefが与えられている。電源とグランドとの間には、抵抗素子Ｒ７及びＮＰＮトランジスタＴ７の直列回路が接続されており、ＮＰＮトランジスタＴ７のベースはＮＰＮトランジスタＴ６のコレクタに接続されている。そして、ＮＰＮトランジスタＴ７のコレクタが、コンパレータ６２の出力端子ＯＵＴとなっている。
【００２５】
コンパレータ６２では、非反転入力端子側となるＰＮＰトランジスタＴ３のベースのインピーダンスが高く、反転入力端子側となるＰＮＰトランジスタＴ４のベースのインピーダンスが低い。そのため、ノイズの影響を受け難いＰＮＰトランジスタＴ４のベースにコンデンサＣ１の一端を接続することで、第１実施形態と同様にノイズに基づく電圧変動を同等にして、コンパレータ６２の出力信号に影響が及ぶことをキャンセルする。
【００２６】
本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
差動入力回路部は、オペアンプ９やコンパレータ６２に限ることはなく、一対の差動入力に応じた信号を出力する回路部であれば良い。
容量性素子は、コンデンサやトランジスタに限ることはない。
第４実施形態で用いるコンデンサの数は３つに限ることなく、適宜変更して良い。また、コンデンサに替えて、第３実施形態のＮＰＮトランジスタ３２を複数用いても良い。
【符号の説明】
【００２７】
図面中、１はＳＯＩ基板、２は支持基板、３は絶縁膜、６はノイズ源（ノイズ源回路部）、９はオペアンプ（差動入力回路部）、１１は半導体装置、Ｃ１はコンデンサ（容量性素子）を示す。
【図１】
2016025371.tif 000003
【図２】
2016025371.tif 000004
【図３】
2016025371.tif 000005
【図４】
2016025371.tif 000006
【図５】
2016025371.tif 000007
【図６】
2016025371.tif 000008
【図７】
2016025371.tif 000009
【図８】
2016025371.tif 000010