(57)【要約】【課題】高い信頼性を備える圧接型の半導体装置を提供する。【解決手段】実施形態の半導体装置は、セラミックを含み、環状で、内径をＤ（ｍｍ）、径方向の厚さをｔ（ｍｍ）、セラミックのヤング率をＥ（ＧＰａ）とした場合に、下記式（１）を充足する枠体と、枠体の内側に設けられ、第１の面に第１の電極、第１の面と反対側の第２の面に第２の電極を有する複数の半導体素子と、第１の面側に設けられ、第１の電極と電気的に接続される第１の電極ブロックと、第２の面側に設けられ、第２の電極と電気的に接続される第２の電極ブロックと、を備える。      （２／５Ｅ）・（Ｄ／ｔ）３≦１７．４  ・・・（１）【選択図】図１
2016082105.tif 000002
【特許請求の範囲】
【請求項１】
セラミックを含み、環状で、内径をＤ（ｍｍ）、径方向の厚さをｔ（ｍｍ）、前記セラミックのヤング率をＥ（ＧＰａ）とした場合に、下記式（１）を充足する枠体と、
前記枠体の内側に設けられ、第１の面に第１の電極、前記第１の面と反対側の第２の面に第２の電極を有する複数の半導体素子と、
前記第１の面側に設けられ、前記第１の電極と電気的に接続される第１の電極ブロックと、
前記第２の面側に設けられ、前記第２の電極と電気的に接続される第２の電極ブロックと、
を備える半導体装置。
（２／５Ｅ）・（Ｄ／ｔ）３≦１７．４  ・・・（１）
【請求項２】
前記厚さが１０ｍｍ以上である請求項１記載の半導体装置。
【請求項３】
前記セラミックがアルミナである請求項１又は請求項２記載の半導体装置。
【請求項４】
下記式（２）を充足する請求項１乃至請求項３いずれか一項記載の半導体装置。
（２／５Ｅ）・（Ｄ／ｔ）３≦４．８  ・・・（２）
【請求項５】
前記半導体素子が、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を含む請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
前記半導体素子が、ＦＲＤ（Ｆａｓｔ  Ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅ）を含む請求項１乃至請求項４いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
圧接型半導体装置は、両面放熱によるパワー密度向上と、高電圧・大電流下での高信頼性を実現する。圧接型半導体装置は、絶縁性の枠体内部の半導体素子が、上下の電極ブロックによって挟まれ、気密封止された構造を備える。上下の電極ブロックに外部から押圧力が加えられることにより、内部の電気的接触が保たれる。
【０００３】
圧接型半導体装置は、内部の半導体素子の一部が破壊しても、半導体装置自体が破損することなく短絡する。このため、圧接型半導体装置を直列に接続して使用することで、半導体素子の破壊後も、即時にシステムを停止させることなく稼働が可能になるなど、冗長設計しやいという利点がある。
【０００４】
しかし、破壊した半導体素子は過剰な負荷状態が続くと、著しい温度上昇により半導体素子の溶融が生じ、内部圧力が上昇して爆発に至るおそれがある。爆発が生じると半導体装置の個片が飛散し、半導体装置周辺の回路や冷却装置を損傷し、システムが稼働不能となるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−９１４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、破壊の抑制を可能にする圧接型の半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、セラミックを含み、環状で、内径をＤ（ｍｍ）、径方向の厚さをｔ（ｍｍ）、前記セラミックのヤング率をＥ（ＧＰａ）とした場合に、下記式（１）を充足する枠体と、前記枠体の内側に設けられ、第１の面に第１の電極、前記第１の面と反対側の第２の面に第２の電極を有する複数の半導体素子と、前記第１の面側に設けられ、前記第１の電極と電気的に接続される第１の電極ブロックと、前記第２の面側に設けられ、前記第２の電極と電気的に接続される第２の電極ブロックと、を備える。
（２／５Ｅ）・（Ｄ／ｔ）３≦１７．４  ・・・（１）
【図面の簡単な説明】
【０００８】
【図１】実施形態の半導体装置の模式図。
【図２】実施形態のハウジングの模式図。
【図３】実施例及び比較例の結果を示す図。
【発明を実施するための形態】
【０００９】
本明細書中、「セラミック」とは、無機物を焼き固めた焼結体を意味するものとする。
【００１０】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【００１１】
実施形態の半導体装置は、セラミックを含み、環状で、内径をＤ（ｍｍ）、径方向の厚さをｔ（ｍｍ）、セラミックのヤング率をＥ（ＧＰａ）とした場合に、下記式（１）を充足する枠体と、枠体の内側に設けられ、第１の面に第１の電極、第１の面と反対側の第２の面に第２の電極を有する複数の半導体素子と、第１の面側に設けられ、第１の電極と電気的に接続される第１の電極ブロックと、第２の面側に設けられ、第２の電極と電気的に接続される第２の電極ブロックと、を備える半導体装置。
（２／５Ｅ）・（Ｄ／ｔ）３≦１７．４  ・・・（１）
【００１２】
図１は、実施形態の半導体装置の模式図である。図１（ａ）が模式断面図、図１（ｂ）が半導体素子の模式断面図である。本実施形態の半導体装置は、圧接型半導体装置である。本実施形態の半導体装置は、例えば、ＰＰＩ（プレスパックＩＥＧＴ）である。
【００１３】
実施形態の半導体装置は、複数の半導体素子１０を内部に配置する。図１（ｂ）に示すように、半導体素子１０は、第１の面に第１の電極１０ａ、第１の面と反対側の第２の面に第２の電極１０ｂを備える。第１の電極１０ａと第２の電極１０ｂの間が、半導体素子領域１０ｃである。
【００１４】
半導体素子１０は、例えば、シリコン（Ｓｉ）を用いたＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）である。ＩＥＧＴは、電子注入促進効果を備えるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）である。第１の電極１０ａは、例えば、エミッタ電極である。第２の電極１０ｂは、例えば、コレクタ電極である。半導体素子１０は、図示しないゲート電極を備える。
【００１５】
なお、半導体素子１０は、上下に電極を備えるデバイスであれば、特に限定されるものではなく、例えば、ＦＲＤ（Ｆａｓｔ  Ｒｅｃｏｖｅｒｙ  Ｄｉｏｄｅ）等のダイオードであってもかまわない。また、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であってもかまわない。また、例えば、ＩＥＧＴとＦＲＤが混載されてもかまわない。さらに、シリコンに限らず、炭化珪素（ＳｉＣ）を用いたデバイスであってもかまわない。
【００１６】
半導体素子１０は、絶縁性の枠体（以下、ハウジングとも称する）１２の内側に配置される。ハウジング１２は環状であり、セラミックで形成される。ハウジング１２は、例えば、円筒形状である。ハウジング１２は、例えば、第１電極１０ａと第２電極１０ｂの絶縁性（沿面距離）を保つための突起部１２ａを備える。
【００１７】
図２は、実施形態のハウジングの模式図である。図２（ａ）が断面図、図２（ｂ）が上面図である。
【００１８】
ハウジング１２は、内径をＤ（ｍｍ）、径方向の厚さをｔ（ｍｍ）、セラミックのヤング率をＥ（ＧＰａ）とした場合に、下記式（１）を充足する。
（２／５Ｅ）・（Ｄ／ｔ）３≦１７．４  ・・・（１）
【００１９】
また、下記式（２）を充足することが望ましい。
（２／５Ｅ）・（Ｄ／ｔ）３≦４．８  ・・・（２）
【００２０】
なお、ハウジング１２の径方向の厚さは、図２に示すように、突起部１２ａを除く部分の厚さである。
【００２１】
なお、ハウジング１２の径方向の厚さは、１０ｍｍ以上であることが望ましい。
【００２２】
ハウジング１２は、例えば、アルミナである。アルミナ以外にも、例えば、窒化珪素、ジルコニア、窒化アルミニウム等を用いることも可能である。
【００２３】
複数の半導体素子１０は、樹脂フレーム１４で支持される。樹脂フレーム１４は、半導体終端領域の絶縁距離を確保し、複数の半導体素子１０をアライメントする機能を備える。
【００２４】
また、半導体素子１０の第１の面側には熱補償板１６ａが、第２の面側には熱補償板１６ｂが設けられる。熱補償板１６ａ、熱補償板１６ｂには、半導体素子１０と熱膨張係数の近い材料が適用される。例えば、半導体素子１０がシリコンの場合には、シリコンと熱膨張係数の近いモリブデンが材料として適用される。
【００２５】
半導体素子１０の第１の面側には、第１の電極ブロック１８が設けられる。また、半導体素子１０の第２の面側には、第２の電極ブロック２０が設けられる。第１の電極ブロック１８及び第２の電極ブロック２０は、例えば、円形である。
【００２６】
第１の電極ブロック１８は、熱補償板１６ａに接して設けられ、第２の電極ブロック２０は熱補償板１６ｂに接して設けられる。第１の電極ブロック１８及び第２の電極ブロック２０は、金属、例えば、銅で形成される。
【００２７】
第１の電極ブロック１８とハウジング１２は、第１のフリンジ２２によって接続される。第１のフリンジ２２は、金属、例えば、鉄ニッケル合金で形成される。
【００２８】
第１の電極ブロック１８と第１のフリンジ２２は、例えば、溶接によって接続される。また、第１のフリンジ２２とハウジング１２は、例えば、ろう付けによって接続される。
【００２９】
第２の電極ブロック２０とハウジング１２は、第２のフリンジ２４によって接続される。第２のフリンジ２４は、金属、例えば、鉄ニッケル合金で形成される。
【００３０】
第２の電極ブロック２０と第２のフリンジ２４は、例えば、溶接によって接続される。また、第２のフリンジ２４とハウジング１２は、例えば、ろう付けによって接続される。
【００３１】
半導体素子１０が収容される半導体装置の内部は、ハウジング１２、第１の電極ブロック１８、第２の電極ブロック２０、第１のフリンジ２２、第２のフリンジ２４によって気密封止される。半導体装置の内部には、不活性ガス、例えば、窒素ガスが充填される。不活性ガスを充填することによって、内部の半導体素子１０、熱補償板１６ａ、熱補償板１６ｂ等が酸化されることを防止している。
【００３２】
第１のフリンジ２２、第２のフリンジ２４は、例えば、板状の金属で、適度な強さのばね特性を備える。このため、半導体装置の外部から、第１の電極ブロック１８と第２の電極ブロック２０に押圧力が加えられると、半導体素子１０、熱補償板１６ａ、熱補償板１６ｂ、第１の電極ブロック１８、第２の電極ブロック２０が互いに密着し、良好な電気的接触が保持される。よって、第１の電極ブロック１８が第１の電極１０ａと、第２の電極ブロック２０が第２の電極１０ｂと電気的に導通する。
【００３３】
次に、本実施形態の半導体装置の作用・効果について説明する。
【００３４】
例えば、半導体素子１０に過電流が印加され破壊してショートした後、過負荷状態が続くと、著しい温度上昇により半導体素子１０の溶融が生じ、半導体装置が爆発に至るおそれがある。爆発が生じるとハウジング１２等が破損することで半導体装置の個片が飛散する。飛散した個片により、半導体装置周辺の回路や冷却装置等を損傷し、半導体装置を組み込んだシステムが稼働不能となるおそれがある。
【００３５】
発明者らは、ハウジング１２の変形量が所定の範囲に収まるように、ハウジングの内径Ｄ、厚さｔ、ヤング率Ｅを設定すると、半導体装置の爆発が抑制されることを見出した。すなわち、ハウジング１２の内径をＤ（ｍｍ）、径方向の厚さをｔ（ｍｍ）、セラミックのヤング率をＥ（ＧＰａ）とした場合に、下記式（１）を充足する場合に、半導体装置の爆発が抑制されることを見出した。
（２／５Ｅ）・（Ｄ／ｔ）３≦１７．４  ・・・（１）
【００３６】
半導体素子１０の溶融等により、環状のハウジング１２の１点に力Ｆが働いた場合のハウジング１２の変形量をｖとする。ここで、ハウジング１２の変形量ｖが、片持ち梁のモデルで近似できると仮定する。
【００３７】
片持ち梁の一端にかかる力をＦ、力がかかる点の変形量（変位）をｖ、片持ち梁の長さをＬ、片持ち梁のヤング率をＥ、断面二次モーメントをＩとした場合、変形量ｖは、下記式（３）で表される。
ｖ＝ＦＬ３／３ＥＩ  ・・・（３）
【００３８】
ここで、環状のハウジング１２について、式（３）のＬをハウジング１２の内径Ｄと考える。また、Ｆは固定値１と考える。すると、式（３）は下記式（４）に変形できる。
ｖ＝Ｄ３／３ＥＩ  ・・・（４）
【００３９】
また、断面二次モーメントＩは、片持ち梁の幅をｂ（ｍｍ）、力がかかる方向の高さをｈ（ｍｍ）とすると、下記式（５）で表される。
Ｉ＝ｂｈ３／１２  ・・・（５）
【００４０】
ここで、環状のハウジング１２について、式（５）のｂをハウジング１２の一領域を切り出したと仮定し固定値の１０とし、ｈを厚さｔと考える。すると、式（５）は下記式（６）に変形できる。
Ｉ＝５ｔ３／６  ・・・（６）
【００４１】
式（４）と式（６）から、下記式（７）が導きだせる。
ｖ＝（２／５Ｅ）・（Ｄ／ｔ）３  ・・・（７）
【００４２】
発明者は、実験的に式（７）のｖの値を１７．４以下にすることで、半導体装置の爆発が抑制されることを見出した。したがって、下記式（１）を充足する場合に、半導体装置の爆発が抑制される。
（２／５Ｅ）・（Ｄ／ｔ）３≦１７．４  ・・・（１）
【００４３】
なお、ハウジング１２の加工ばらつき等を考慮し、半導体装置の爆発をさらに抑制する観点から、下記式（２）を充足することが望ましい。
（２／５Ｅ）・（Ｄ／ｔ）３≦４．８  ・・・（２）
【実施例】
【００４４】
以下、実施例について記載する。
【００４５】
（実施例１）
複数のＩＥＧＴが内部に配置されたＰＰＩに、内部のＩＥＧＴが溶融する条件で電流を流した。ＰＰＩのハウジングにはヤング率２８０ＧＰａのアルミナを用いた。ハウジングは、円筒形状で、内径Ｄは１０８．１ｍｍ、径方向の厚さｔは４．７ｍｍとした。電流を流した後、ＰＰＩのハウジングが破損するか否かを確認した。
【００４６】
（実施例２）
内径Ｄを９８．６ｍｍ、径方向の厚さｔを１０ｍｍとする以外は、実施例１と同様の試験を行った。
【００４７】
（実施例３）
内径Ｄを１０８．１ｍｍ、径方向の厚さｔを１０ｍｍとする以外は、実施例１と同様の試験を行った。
【００４８】
（実施例４）
内径Ｄを９８．６ｍｍ、径方向の厚さｔを１５ｍｍとする以外は、実施例１と同様の試験を行った。
【００４９】
（実施例５）
内径Ｄを１３８．６ｍｍ、径方向の厚さｔを１０ｍｍとする以外は、実施例１と同様の試験を行った。
【００５０】
（実施例６）
内径Ｄを１４９．４ｍｍ、径方向の厚さｔを１０ｍｍとする以外は、実施例１と同様の試験を行った。
【００５１】
（実施例７）
内径Ｄを１３８．６ｍｍ、径方向の厚さｔを１５ｍｍとする以外は、実施例１と同様の試験を行った。
【００５２】
（比較例）
内径Ｄを１３８．６ｍｍ、径方向の厚さｔを４．７ｍｍとする以外は、実施例１と同様の試験を行った。
【００５３】
実施例１〜７、比較例の条件及び結果を表１に示す。
【００５４】
【表１】
2016082105.tif 000003
【００５５】
図３は、実施例及び比較例の結果を示す図である。横軸がハウジング１２の内径Ｄ、縦軸が変形量ｖである。変形量ｖは、（２／５Ｅ）・（Ｄ／ｔ）３の計算値を示している。図中丸印はハウジング１２の破損が無かった場合、図中バツ印はハウジングの破損が有った場合を示す。
【００５６】
表１及び図３から明らかなように、（２／５Ｅ）・（Ｄ／ｔ）３が１７．４以下、すなわち、下記式（１）を充足する場合に、半導体装置の爆発が抑制されことが明らかである。
（２／５Ｅ）・（Ｄ／ｔ）３≦１７．４  ・・・（１）
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１０      半導体素子
１０ａ    第１の電極
１０ｂ    第２の電極
１２      枠体（ハウジング）
１８      第１の電極ブロック
２０      第２の電極ブロック
【図１】
2016082105.tif 000004
【図２】
2016082105.tif 000005
【図３】
2016082105.tif 000006