(57)【要約】      （修正有）【課題】良好な耐圧を保持しつつ、オン抵抗の上昇を抑制するＳｉＣ電界効果トランジスタを提供する。【解決手段】ＳｉＣ電界効果トランジスタ１は、Ｎ＋型ソース領域１５とＮ−型ドリフト領域１４とがエピタキシャル層１１の表面１２（主面）に垂直な縦方向にＰ型ボディ領域１３を介して離間して配置された、縦型ＭＩＳトランジスタ構造を有する。この縦型ＭＩＳトランジスタ構造は、エピタキシャル層１１の表面１２からソース領域１５およびボディ領域１３を貫通してドリフト領域１４に達するソーストレンチ５が形成されている。ソース電極２６は、ソーストレンチ５内において、ソース領域１５、ボディコンタクト領域１６およびドリフト領域１４に接し、ドリフト領域１４との間に、ボディダイオード３２の拡散電位よりも低い接合障壁のヘテロ接合を形成している。【選択図】図２
2016103649.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣ半導体層と、
前記ＳｉＣ半導体層に形成され、第１導電型のソース領域と、前記ソース領域に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のドリフト領域と、ゲート絶縁膜を介して前記ボディ領域に対向し、前記ドリフト領域と前記ソース領域との間に電流を流すために前記ボディ領域にチャネルを形成するためのゲート電極とを有し、前記ソース領域と前記ドリフト領域とが前記ＳｉＣ半導体層の主面に垂直な縦方向に前記ボディ領域を介して離間して配置された、縦型ＭＩＳトランジスタ構造とを含み、
前記縦型ＭＩＳトランジスタ構造は、
前記ＳｉＣ半導体層の主面から前記ソース領域および前記ボディ領域に接触して前記ドリフト領域に達するソーストレンチと、
前記ソーストレンチ内において前記ソース領域、前記ボディ領域および前記ドリフト領域に接し、前記ボディ領域と前記ドリフト領域との接合により形成されるボディダイオードの拡散電位よりも低い接合障壁を前記ドリフト領域との接合により形成する障壁形成層を前記ドリフト領域との接触部分に有するソース電極とを含み、
前記ボディ領域は、前記ゲート絶縁膜に接する第１ボディ領域と、前記第１ボディ領域よりも第２導電型の不純物濃度が高い第２ボディ領域とを含み、
前記第１ボディ領域および前記第２ボディ領域のうち、前記第１ボディ領域のみが前記ゲート絶縁膜に接し、前記第２ボディ領域のみが前記ソース電極に接しており、
前記ソース電極は、前記ソース領域、前記ボディ領域および前記ドリフト領域の全てに接するポリシリコン層を含み、
前記ポリシリコン層は、前記ソース領域との間にオーミック接合を形成する第１部分と、前記ドリフト領域との間にヘテロ接合を形成する前記障壁形成層としての第２部分とを含み、
前記ソース領域の不純物濃度が、１×１０１８ｃｍ−３以上であり、
前記ドリフト領域の不純物濃度が、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３である、ＳｉＣ電界効果トランジスタ。
【請求項２】
前記ボディ領域の不純物濃度が、１×１０１６ｃｍ−３以上である、請求項１に記載のＳｉＣ電界効果トランジスタ。
【請求項３】
前記ソース電極は、前記ポリシリコン層上にメタル層を有しており、
前記メタル層は、前記ポリシリコン層との接触部分にＴｉを含有する層を有している、請求項１または２に記載のＳｉＣ電界効果トランジスタ。
【請求項４】
前記ポリシリコン層には、Ｎ、Ｐ、Ａｓ、ＡｌおよびＢからなる群から選択される少なくとも１種の不純物が含有されている、請求項１〜３のいずれか一項に記載のＳｉＣ電界効果トランジスタ。
【請求項５】
前記ポリシリコン層の不純物濃度が、１×１０１５ｃｍ−３以上である、請求項４に記載のＳｉＣ電界効果トランジスタ。
【請求項６】
前記縦型ＭＩＳトランジスタ構造は、前記ＳｉＣ半導体層の主面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達するゲートトレンチをさらに含み、
前記ゲート電極が、前記ゲートトレンチの側面に形成された前記ゲート絶縁膜を介して前記ボディ領域に対向しているトレンチゲート型構造を含む、請求項１〜５のいずれか一項に記載のＳｉＣ電界効果トランジスタ。
【請求項７】
前記ソーストレンチが、前記ゲートトレンチよりも深い、請求項６に記載のＳｉＣ電界効果トランジスタ。
【請求項８】
前記ソーストレンチの側面と前記ゲートトレンチの側面との距離が、０．５μｍ〜３μｍである、請求項６または７に記載のＳｉＣ電界効果トランジスタ。
【請求項９】
前記縦型ＭＩＳトランジスタ構造は、前記ゲート電極が、前記ＳｉＣ半導体層の主面に形成された前記ゲート絶縁膜を介して前記ボディ領域に対向しているプレーナゲート型構造を含む、請求項１〜５のいずれか一項に記載のＳｉＣ電界効果トランジスタ。
【請求項１０】
前記第２ボディ領域が前記ソーストレンチを取り囲むように形成され、さらに前記第１ボディ領域が前記第２ボディ領域を取り囲むように形成されており、
前記第２ボディ領域は、前記ソーストレンチの側面において、その下端が前記ドリフト領域に接している、請求項１〜９のいずれか一項に記載のＳｉＣ電界効果トランジスタ。
【請求項１１】
前記第２ボディ領域の不純物濃度が、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３であり、
前記ポリシリコン層は、前記第２ボディ領域との間にオーミック接合を形成している、請求項１〜１０のいずれか一項に記載のＳｉＣ電界効果トランジスタ。
【請求項１２】
前記ボディダイオードの拡散電位が、２．８ｅＶ〜３．２ｅＶであり、
前記ヘテロ接合の接合障壁の高さが、１ｅＶ〜１．５ｅＶである、請求項１〜１１のいずれか一項に記載のＳｉＣ電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣ電界効果トランジスタに関する。
【背景技術】
【０００２】
近年、Ｓｉ半導体に代わるパワーデバイス材料として、Ｓｉ半導体に比べて高耐圧化、大電流化、低オン抵抗化などを実現できるＳｉＣ（シリコンカーバイト：炭化ケイ素）半導体が注目されている（たとえば、特許文献１参照）。
ＳｉＣパワーデバイスは、たとえば、モータ制御システム、電力変換システムなどに組み込まれる各種インバータ回路のスイッチング素子として利用される。
【０００３】
ところで、モータ制御回路などでは、ＳｉＣパワーデバイス（スイッチング素子）をオフにしてモータコイルに流れる電流を遮断したとき、モータコイルの電磁誘導により、モータコイルに発生する逆起電力をダイオードにより消費させる。
具体的には、デバイスに内在するＰ型ボディ領域とＮ型ドリフト領域とのＰＮ接合による寄生ダイオード（ボディダイオード）の整流作用により、逆起電力に起因する電流を還流電流としてモータコイルに流すことで、高い逆起電力がスイッチング素子に印加されることを防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５８４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＰＮボディダイオードのＰ型ボディ領域からＮ型ドリフト領域に正孔（ホール）が移動して電流が流れる際、Ｎ型ドリフト領域内では、多数キャリヤの電子と、Ｐ型ボディ領域から移動した正孔とが再結合する場合がある。
そのため、その結合により生じるエネルギーによって、ＳｉＣの結晶欠陥が拡張し、ＳｉＣパワーデバイスがスイッチング動作する際のオン抵抗が上昇するおそれがある。
【０００６】
本発明の目的は、良好な耐圧を保持しつつ、オン抵抗の上昇を抑制することができるＳｉＣ電界効果トランジスタを提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明のＳｉＣ電界効果トランジスタは、ＳｉＣ半導体層と、前記ＳｉＣ半導体層に形成され、第１導電型のソース領域と、前記ソース領域に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のドリフト領域と、ゲート絶縁膜を介して前記ボディ領域に対向し、前記ドリフト領域と前記ソース領域との間に電流を流すために前記ボディ領域にチャネルを形成するためのゲート電極とを有するＭＩＳトランジスタ構造とを含み、前記ＭＩＳトランジスタ構造は、前記ドリフト領域に接合され、前記ボディ領域と前記ドリフト領域との接合（ＰＮ接合）により形成されるボディダイオードの拡散電位よりも低い接合障壁を前記ドリフト領域との接合により形成する障壁形成層を含む。
【０００８】
このＳｉＣ電界効果トランジスタは、たとえば、スイッチング素子として利用される。この場合、ソース領域−ドリフト領域間にドリフト領域側が正となる電圧が印加された状態で、ゲート電圧がオン／オフされることによって、負荷に流す電流がオン／オフされる。
負荷が誘導性であるときには、負荷に流れる電流を遮断すると（つまり、ゲート電圧がオフにされると）、負荷に逆起電力が発生する。この逆起電力に起因して、ソース領域側が正となる電圧が、ソース領域−ドリフト領域間にかかる場合がある。
【０００９】
このような場合に、障壁形成層とドリフト領域との接合部に優先的に電流が流れ、ボディダイオードに流れる電流を少なくするか、またはなくすことができる。こうしてＳｉＣ電界効果トランジスタを流れた電流は、たとえば、還流電流として負荷に流すことができる。
このように、オフ時の電流は、障壁形成層を通るから、ボディ領域とドリフト領域との間でのキャリヤの移動はほとんど生じない。そのため、ドリフト領域内での正孔と電子との再結合を抑制または防止することができる。その結果、ＳｉＣの結晶欠陥の拡張を抑制することができるので、トランジスタのオン抵抗の上昇を抑制することができる。
【００１０】
前記障壁形成層は、ＳｉＣからなる前記ドリフト領域に対してヘテロ接合またはショットキー接合を形成することにより、ドリフト領域との間にボディダイオードの拡散電位よりも低い接合障壁を形成する層であってもよい。たとえば、ヘテロ接合を形成する場合、前記障壁形成層は、ポリシリコンからなることが好ましく、一方、ショットキー接合を形成する場合、前記障壁形成層は、Ｎｉ、Ｔｉ、Ｍｏ、ＷおよびＰｔからなる群から選択される１種からなることが好ましい。
【００１１】
また、前記ＭＩＳトランジスタ構造は、前記ソース領域と前記ドリフト領域とが前記ＳｉＣ半導体層の主面に垂直な縦方向に前記ボディ領域を介して離間して配置された、縦型ＭＩＳトランジスタ構造を含み、前記縦型ＭＩＳトランジスタ構造は、前記ＳｉＣ半導体層の主面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達するソーストレンチと、前記ソーストレンチ内において前記ソース領域、前記ボディ領域および前記ドリフト領域に接し、前記ドリフト領域との接触部分に前記障壁形成層を有するソース電極とをさらに含んでいてもよい。
【００１２】
このＳｉＣ電界効果トランジスタでは、ＭＩＳトランジスタ構造が縦型であるため、大電流を容易に流すことができ、さらに、高耐圧および低オン抵抗を確保し易くできる。
また、ソース領域およびドリフト領域の両方を一括して露出させるソーストレンチが形成されているため、このソーストレンチ内にソース電極を形成することにより、ソース電極をソース領域およびドリフト領域のいずれにも接触させることができる。これにより、ソース電極は、ソース領域との間にオーミック接合を形成し、ドリフト領域との間にボディダイオードの拡散電位よりも低い接合障壁の接合を形成する。そのため、ＳｉＣ電界効果トランジスタの製造工程において、上記２つの接合をソース電極の形成工程で形成することができる。
【００１３】
そして、ＭＩＳトランジスタ構造が縦型ＭＩＳトランジスタ構造を含む場合、前記ソース電極は、前記ソース領域、前記ボディ領域および前記ドリフト領域の全てに接するポリシリコン層を含み、前記ポリシリコン層は、前記ソース領域との間にオーミック接合を形成する第１部分と、前記ドリフト領域との間にヘテロ接合を形成する前記障壁形成層としての第２部分とを含んでいることが好ましい。
【００１４】
ソース領域およびドリフト領域に接する層がポリシリコンであるため、製造工程においてアニール温度を精密に制御しなくても、第１部分では、相対的に高濃度なソース領域との間にオーミック接合を形成でき、一方、第２部分では、相対的に低濃度なドリフト領域との間にヘテロ接合を形成できる。アニール温度の精密な制御が必要ないので、上記２つの接合を、ポリシリコン層の堆積およびアニールにより同時に形成することができる。
【００１５】
また、ポリシリコンはステップカバレッジに優れるため、ソーストレンチの側面に露出するソース領域に対して良好に接触させることができる。その結果、ソース電極の接続信頼性を向上させることができる。
また、前記ボディ領域の不純物濃度は、１×１０１６ｃｍ−３以上であることが好ましい。ボディ領域の不純物濃度を１×１０１６ｃｍ−３以上とすることにより、ボディ領域とポリシリコン層との接触抵抗を低減できるので、ポリシリコン層とボディ領域との接合での電圧降下を抑制することができる。また、ボディ領域のシート抵抗を低減できるので、寄生バイポーラトランジスタ（ソース領域、ボディ領域およびドリフト領域により構成されるバイポーラトランジスタ）の動作を防止することができる。その結果、良好なトランジスタ動作を行うことができる。
【００１６】
また、前記ソース領域の不純物濃度は、１×１０１８ｃｍ−３以上であることが好ましい。ソース領域の不純物濃度を１×１０１８ｃｍ−３以上とすることにより、ソース領域とポリシリコン層（第１部分）との接触抵抗およびソース領域のシート抵抗を低減できるので、トランジスタのオン抵抗を低減することができる。その結果、良好なトランジスタ動作を行うことができる。
【００１７】
また、前記ソース電極は、前記ポリシリコン層上にメタル層を有していてもよく、前記メタル層は、前記ポリシリコン層との接触部分にＴｉを含有する層を有していてもよい。
Ｔｉを含有する材料は、ポリシリコンおよびメタル（金属材料）のいずれに対しても優れた密着性を有する。そのため、ポリシリコン層とメタル層との間にＴｉを含有する層が介在されている構成では、ポリシリコン層とメタル層との密着性を向上させることができる。その結果、ソース電極の接続信頼性を向上させることができる。
【００１８】
また、前記ソース電極は、前記ソース領域、前記ボディ領域および前記ドリフト領域に接する部分が全てポリシリコンである必要はなく、前記ドリフト領域に接するポリシリコン層と、このポリシリコン層上に形成され、前記ソース領域に接するメタル層とを含み、前記メタル層が、前記ソース領域との間にオーミック接合を形成しており、前記ポリシリコン層が、前記ドリフト領域との間にヘテロ接合を形成する前記障壁形成層であってもよい。
【００１９】
また、前記ソース電極は、前記ソース領域、前記ボディ領域および前記ドリフト領域の全てに接するメタル層を含み、そのメタル層が、前記ソース領域との間にオーミック接合を形成する第１部分と、前記ドリフト領域との間にショットキー接合を形成する前記障壁形成層としての第２部分とを含んでいてもよい。この場合、そのメタル層の材料としては、たとえば、上記したＮｉ、Ｔｉ、Ｍｏ、ＷおよびＰｔからなる群から選択される１種からなることが好ましい。
【００２０】
また、前記ポリシリコン層には、Ｎ、Ｐ、Ａｓ、ＡｌおよびＢからなる群から選択される少なくとも１種の不純物が含有されていることが好ましい。
すなわち、ポリシリコン層には、Ｎ型不純物としてのＮ、ＰおよびＡｓ、ならびにＰ型不純物としてのＡｌおよびＢの少なくとも１種が含有されていることが好ましい。また、前記ポリシリコン層の不純物濃度が、１×１０１５ｃｍ−３以上であることが好ましい。これにより、ポリシリコン層の導電性を向上させることができる。
【００２１】
さらに、ポリシリコン層には、Ｐ型不純物が含有されていることが、さらに好ましい。含有される不純物がＰ型であり、さらにポリシリコン層の不純物濃度が１×１０１５ｃｍ−３以上であれば、ポリシリコン層がボディ領域と接する場合に、ポリシリコン層とボディ領域との接合障壁を十分高くできる。その結果、ポリシリコン層−ドリフト領域間におけるリーク電流の発生を抑制することができる。
【００２２】
また、前記メタル層が、前記ポリシリコン層の側からＴｉ層、ＴｉＮ層およびＡｌ層が順に積層された構造を有することが好ましい。
上記のように、Ａｌは、ポリシリコン層に導電性を付与するためのＰ型不純物として利用することができるが、適当な量でポリシリコン層に混入させないと、ポリシリコン層の抵抗値が不安定になる場合がある。
【００２３】
そこで、ポリシリコン層の側からＴｉ層、ＴｉＮ層およびＡｌ層が順に積層された構造とすることにより、ＴｉＮ層が、Ａｌ層からポリシリコン層へのＡｌの拡散を防止するためのバリア層として機能する。これにより、余分なＡｌがポリシリコン層に拡散しないので、ポリシリコン層の不純物濃度を安定させることができる。その結果、ポリシリコン層の抵抗値を安定させることができる。
【００２４】
また、前記メタル層は、Ｍｏ層を有することが好ましい。Ｍｏは融点が高いので、メタル層にＭｏ層が含まれていれば、ソース電極に大電流が流れたときに生じる熱によるメタル層の溶損を抑制することができる。
また、前記縦型ＭＩＳトランジスタ構造は、前記ＳｉＣ半導体層の主面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達するゲートトレンチをさらに含み、前記ゲート電極が、前記ゲートトレンチの側面に形成された前記ゲート絶縁膜を介して前記ボディ領域に対向しているトレンチゲート型構造を含んでいてもよい。
【００２５】
縦型ＭＩＳトランジスタ構造がトレンチゲート型構造である場合、上記した作用・効果を発現できるとともに、ソーストレンチにより、ゲートトレンチの底部の角部付近における等電位線の密集を抑制することができる。その結果、ゲートトレンチの底部における角部にかかる電界を緩和できるので、ゲート絶縁膜におけるゲートトレンチの底部上の部分の絶縁破壊を抑制することができる。
【００２６】
また、前記ソーストレンチが、前記ゲートトレンチよりも深いことが好ましい。これにより、ゲートトレンチの底部における角部にかかる電界を一層緩和することができる。
また、前記ソーストレンチの側面と前記ゲートトレンチの側面との距離が、０．５μｍ〜３μｍであることが好ましい。
ソーストレンチの側面とゲートトレンチの側面との距離がこの範囲であれば、トランジスタ動作するときのオン抵抗の上昇を抑制でき、ゲートトレンチの底部にかかる電界を緩和することができる。
【００２７】
また、前記縦型ＭＩＳトランジスタ構造は、前記ゲート電極が、前記ＳｉＣ半導体層の主面に形成された前記ゲート絶縁膜を介して前記ボディ領域に対向しているプレーナゲート型構造を含んでいてもよい。
【図面の簡単な説明】
【００２８】
【図１】図１（ａ）（ｂ）は、本発明の第１の実施形態に係る電界効果トランジスタの模式平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。
【図２】図２は、本発明の第１の実施形態に係る電界効果トランジスタの模式断面図であって、図１（ｂ）の切断線II−IIでの切断面を示す。
【図３Ａ】図３Ａは、図２に示す電界効果トランジスタの製造方法を説明するための模式断面図である。
【図３Ｂ】図３Ｂは、図３Ａの次の工程を示す図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の工程を示す図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の工程を示す図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の工程を示す図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の工程を示す図である。
【図３Ｇ】図３Ｇは、図３Ｆの次の工程を示す図である。
【図３Ｈ】図３Ｈは、図３Ｇの次の工程を示す図である。
【図３Ｉ】図３Ｉは、図３Ｈの次の工程を示す図である。
【図３Ｊ】図３Ｊは、図３Ｉの次の工程を示す図である。
【図３Ｋ】図３Ｋは、図３Ｊの次の工程を示す図である。
【図３Ｌ】図３Ｌは、図３Ｋの次の工程を示す図である。
【図３Ｍ】図３Ｍは、図３Ｌの次の工程を示す図である。
【図４】図４は、図２に示す電界効果トランジスタの第１の変形例を説明するための模式断面図である。
【図５】図５は、図２に示す電界効果トランジスタの第２の変形例を説明するための模式断面図である。
【図６】図６は、図２に示す電界効果トランジスタの第３の変形例を説明するための模式断面図である。
【図７Ａ】図７Ａは、図６に示す電界効果トランジスタの製造方法を説明するための模式断面図である。
【図７Ｂ】図７Ｂは、図７Ａの次の工程を示す図である。
【図７Ｃ】図７Ｃは、図７Ｂの次の工程を示す図である。
【図７Ｄ】図７Ｄは、図７Ｃの次の工程を示す図である。
【図７Ｅ】図７Ｅは、図７Ｄの次の工程を示す図である。
【図７Ｆ】図７Ｆは、図７Ｅの次の工程を示す図である。
【図７Ｇ】図７Ｇは、図７Ｆの次の工程を示す図である。
【図７Ｈ】図７Ｈは、図７Ｇの次の工程を示す図である。
【図７Ｉ】図７Ｉは、図７Ｈの次の工程を示す図である。
【図７Ｊ】図７Ｊは、図７Ｉの次の工程を示す図である。
【図７Ｋ】図７Ｋは、図７Ｊの次の工程を示す図である。
【図７Ｌ】図７Ｌは、図７Ｋの次の工程を示す図である。
【図７Ｍ】図７Ｍは、図７Ｌの次の工程を示す図である。
【図８】図８は、図２に示す電界効果トランジスタの第４の変形例を説明するための模式断面図である。
【図９】図９（ａ）（ｂ）は、本発明の第２の実施形態に係る電界効果トランジスタの模式平面図であって、図９（ａ）は全体図、図９（ｂ）は内部拡大図をそれぞれ示す。
【図１０】図１０は、本発明の第２の実施形態に係る電界効果トランジスタの模式断面図であって、図９（ｂ）の切断線Ｘ−Ｘでの切断面を示す。
【図１１Ａ】図１１Ａは、図１０に示す電界効果トランジスタの製造方法を説明するための模式断面図である。
【図１１Ｂ】図１１Ｂは、図１１Ａの次の工程を示す図である。
【図１１Ｃ】図１１Ｃは、図１１Ｂの次の工程を示す図である。
【図１１Ｄ】図１１Ｄは、図１１Ｃの次の工程を示す図である。
【図１１Ｅ】図１１Ｅは、図１１Ｄの次の工程を示す図である。
【図１１Ｆ】図１１Ｆは、図１１Ｅの次の工程を示す図である。
【図１１Ｇ】図１１Ｇは、図１１Ｆの次の工程を示す図である。
【図１１Ｈ】図１１Ｈは、図１１Ｇの次の工程を示す図である。
【図１１Ｉ】図１１Ｉは、図１１Ｈの次の工程を示す図である。
【図１１Ｊ】図１１Ｊは、図１１Ｉの次の工程を示す図である。
【図１１Ｋ】図１１Ｋは、図１１Ｊの次の工程を示す図である。
【図１１Ｌ】図１１Ｌは、図１１Ｋの次の工程を示す図である。
【図１２】図１２は、図１０に示す電界効果トランジスタの第１の変形例を説明するための模式断面図である。
【図１３】図１３は、図１０に示す電界効果トランジスタの第２の変形例を説明するための模式断面図である。
【図１４】図１４は、図１０に示す電界効果トランジスタの第３の変形例を説明するための模式断面図である。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１（ａ）（ｂ）は、本発明の第１の実施形態に係る電界効果トランジスタの模式平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。
この電界効果トランジスタ１は、ＳｉＣを用いたトレンチゲート型パワーＶＤＭＯＳＦＥＴ（個別素子）であり、たとえば、平面視正方形のチップ状である。チップ状の電界効果トランジスタ１は、図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
【００３０】
電界効果トランジスタ１は、ＳｉＣ基板２と、このＳｉＣ基板２上に形成され、平面視格子状のゲートトレンチ３により区画された多数の単位セル４とを有している。すなわち、ＳｉＣ基板２上には、格子状ゲートトレンチ３の各窓部分に配置された直方体状の単位セル４がマトリクス状に配列されている。各単位セル４は、たとえば、図１（ｂ）の紙面における上下左右方向の長さがそれぞれ１０μｍ以下であり、その中央には表面側からＳｉＣ基板２側へ掘り下がった平面視正方形状のソーストレンチ５が形成されている。
【００３１】
電界効果トランジスタ１の表面には、ソースパッド６が形成されている。ソースパッド６は、四隅が外方へ湾曲した平面視略正方形状であり、電界効果トランジスタ１の表面のほぼ全域を覆うように形成されている。このソースパッド６には、その一辺の中央付近に、平面視略正方形状の除去領域７が形成されている。除去領域７は、ソースパッド６が形成されていない領域である。
【００３２】
この除去領域７には、ゲートパッド８が配置されている。ゲートパッド８とソースパッド６との間には間隔が設けられており、これらは互いに絶縁されている。
図２は、本発明の第１の実施形態に係る電界効果トランジスタの模式断面図であって、図１（ｂ）の切断線II−IIでの切断面を示す。
図２を参照して電界効果トランジスタ１の断面構造を説明する。電界効果トランジスタ１は、Ｎ＋型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）のＳｉＣ基板２を備えている。このＳｉＣ基板２は、この実施形態では、トランジスタ１のドレインとして機能し、その表面９（上面）がＳｉ面であり、その裏面１０（下面）がＣ面である。
【００３３】
ＳｉＣ基板２上には、ＳｉＣ基板２よりも低濃度のＮ−型（たとえば、濃度が１×１０１５〜１×１０１７ｃｍ−３）のＳｉＣからなるエピタキシャル層１１が積層されている。ＳｉＣ半導体層としてのエピタキシャル層１１は、ＳｉＣ基板２上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面９上に形成されるエピタキシャル層１１は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層１１の表面１２は、ＳｉＣ基板２の表面９と同様、Ｓｉ面である。
【００３４】
エピタキシャル層１１の表面１２側（Ｓｉ面側）には、Ｐ型のボディ領域１３が広範囲にわたってウェル状に形成されていて、その濃度は、たとえば、１×１０１６〜１×１０１９ｃｍ−３である。また、エピタキシャル層１１において、ボディ領域１３よりもＳｉＣ基板２側（Ｃ面側）の領域は、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドリフト領域１４となっている。
【００３５】
ボディ領域１３内には、その表面１２側のほぼ全域にＮ＋型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）のソース領域１５と、このソース領域１５よりもＳｉＣ基板２側（下方）にＰ＋型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）のボディコンタクト領域１６とが形成されている。ボディコンタクト領域１６は、ＳｉＣ基板２の平面視において、マトリクス状に配列されて多数形成されている。
【００３６】
そして、個々のボディコンタクト領域１６を貫通するようにソーストレンチ５がボディコンタクト領域１６と同数形成されており、ソーストレンチ５が形成された各ボディコンタクト領域１６を取り囲むように、格子状のゲートトレンチ３が形成されている。これにより、エピタキシャル層１１に、それぞれが電界効果トランジスタとして機能する単位セル４が多数形成されている。すなわち、単位セル４では、ボディコンタクト領域１６がソーストレンチ５を取り囲むように形成されており、さらにそのボディコンタクト領域１６を取り囲むようにボディ領域１３が形成されている。そして、ボディ領域１３におけるボディコンタクト領域１６の反対側は、ゲートトレンチ３の側面１７に露出している。また、単位セル４では、ゲートトレンチ３の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル４の周方向がゲート幅方向である。
【００３７】
ソーストレンチ５およびゲートトレンチ３は、その両方がエピタキシャル層１１の表面１２からボディ領域１３を貫通してドリフト領域１４に達しており、この実施形態では、それらの深さは同じである。ドリフト領域１４は、ソーストレンチ５およびゲートトレンチ３の底部に露出することとなる。また、ソーストレンチ５の側面１９とゲートトレンチ３の側面１７との距離Ｄ１は、たとえば、０．５μｍ〜３μｍである。距離Ｄ１がこの範囲であれば、各単位セル４をオンしたときの抵抗値（オン抵抗）の上昇を抑制でき、ゲートトレンチ３の底部にかかる電界を緩和することができる。
【００３８】
ゲートトレンチ３は、その底部におけるゲート幅に直交する方向（隣接する単位セル４との対向方向）の両端角部２１がドリフト領域１４側へ向かって湾曲していて、互いに対向する側面１７と底面１８とが湾曲面を介して連続する断面Ｕ字状である。さらに、ソーストレンチ５も、ゲートトレンチ３同様、互いに対向する側面１９と底面２０とが湾曲面を介して連続する断面Ｕ字状である。これにより、単位セル４のターンオフ時に、ゲートトレンチ３の底部における両端角部２１に加わる電界を、両端角部２１以外の部分へ分散させることができるため、ゲート絶縁膜２２における底面１８上の部分の絶縁破壊を抑制することができる。
【００３９】
ゲートトレンチ３の内面には、その全域を覆うように、ゲート絶縁膜２２が形成されている。ゲート絶縁膜２２は、窒素を含有する酸化膜、たとえば、窒素および酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなる。ゲート絶縁膜２２における窒素含有量（窒素濃度）は、たとえば、０．１〜１０％である。
そして、ゲート絶縁膜２２の内側をＮ型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ３内にゲート電極２３が埋設されている。こうして、ソース領域１５とドリフト領域１４とが、エピタキシャル層１１の表面１２（主面）に垂直な縦方向にボディ領域１３を介して離間して配置された、縦型ＭＩＳトランジスタ構造が構成されている。
【００４０】
エピタキシャル層１１上には、ＳｉＯ２からなる層間絶縁膜２４が積層されている。層間絶縁膜２４およびゲート絶縁膜２２には、ソーストレンチ５よりも大径のコンタクトホール２５が形成されている。これにより、コンタクトホール２５内には、各単位セル４のソーストレンチ５の全体（つまり、ソーストレンチ５の側面１９および底面２０）およびエピタキシャル層１１の表面１２におけるソーストレンチ５の周縁部が露出していて、表面１２と底面２０との高低差に応じた段差が形成されている。
【００４１】
層間絶縁膜２４上には、ソース電極２６が形成されている。ソース電極２６は、各コンタクトホール２５を介して、すべての単位セル４のソーストレンチ５に一括して入り込んでいて、各単位セル４において、ソーストレンチ５の底側から順にドリフト領域１４、ボディコンタクト領域１６およびソース領域１５に接触している。つまり、ソース電極２６は、すべての単位セル４に対して共通の配線となっている。そして、このソース電極２６上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極２６がソースパッド６（図１（ａ）参照）に電気的に接続されている。一方、ゲートパッド８（図１（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極２３に電気的に接続されている。
【００４２】
また、ソース電極２６は、エピタキシャル層１１との接触側から順にポリシリコン層２７、中間層２８およびメタル層２９を有している。
ポリシリコン層２７は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、１×１０１５ｃｍ−３以上、好ましくは、１×１０１９〜１×１０２１ｃｍ−３の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層２７をドープ層（高濃度ドープ層を含む）として形成するときの不純物としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などのＮ型不純物、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのＰ型不純物を用いることができる。また、ポリシリコン層２７の厚さは、たとえば、５０００Å〜１００００Åである。
【００４３】
また、ポリシリコン層２７は、この実施形態では、コンタクトホール２５内に露出する単位セル４の表面全域を覆うように形成されていて、ソーストレンチ５内でドリフト領域１４、ボディコンタクト領域１６およびソース領域１５の全てに接触している。
すなわち、ポリシリコン層２７は、ソーストレンチ５の側面１９において高濃度な不純物領域であるボディコンタクト領域１６に接し、側面１９およびエピタキシャル層１１の表面１２におけるソーストレンチ５の周縁部においてソース領域１５に接する第１部分３０と、側面１９および底面２０において低濃度なドリフト領域１４に接する障壁形成層としての第２部分３１とを有している。そして、ポリシリコン層２７は、第１部分３０が、高濃度なボディコンタクト領域１６およびソース領域１５の両方との間にオーミック接合を形成している。一方で、第２部分３１が、低濃度なドリフト領域１４との間に、電界効果トランジスタ１に内在するボディダイオード３２（ボディ領域１３とドリフト領域１４との接合により形成されるＰＮダイオード）の拡散電位（たとえば、２．８ｅＶ〜３．２ｅＶ）よりも接合障壁の小さいヘテロ接合（たとえば、接合障壁の高さが１ｅＶ〜１．５ｅＶ）を形成している。
【００４４】
中間層２８は、ポリシリコン層２７上に積層されたメタル層であり、Ｔｉ（チタン）を含有する層の単層またはＴｉを含有する層を含む複数の層からなる。Ｔｉを含有する層は、Ｔｉ、ＴｉＮ（窒化チタン）などを用いて形成することができる。また、中間層２８の厚さは、たとえば、２００ｎｍ〜５００ｎｍである。
メタル層２９は、中間層２８上に積層されており、たとえば、Ａｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ｍｏ（モリブデン）、それらの合金およびそれらを含有するメタル材料を用いて形成することができる。メタル層２９は、ソース電極２６の最表層をなしている。また、メタル層２９の厚さは、たとえば、１μｍ〜５μｍである。
【００４５】
上記のようなポリシリコン層２７、中間層２８およびメタル層２９の組み合わせとしては、この実施形態では、Ｐｏｌｙ−Ｓｉ（ポリシリコン層２７）、Ｔｉ（中間層２８）、ＴｉＮ（中間層２８）およびＡｌ（メタル層２９）が順に積層される積層構造（Ｐｏｌｙ−Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）である。また、これらに加えて、メタル層２９がＭｏ層を有していることが好ましい。Ｍｏは融点が高いので、メタル層２９にＭｏ層が含まれていれば、ソース電極２６に大電流が流れたときに生じる熱によるメタル層２９の溶損を抑制することができる。
【００４６】
ＳｉＣ基板２の裏面１０には、その全域を覆うようにドレイン電極３３が形成されている。このドレイン電極３３は、すべての単位セル４に対して共通の電極となっている。ドレイン電極３３としては、たとえば、ＳｉＣ基板２側から順にＮｉシリサイドおよびＡｌが積層された積層構造（Ｎｉシリサイド／Ａｌ）が例示できる。
図３Ａ〜図３Ｍは、図２に示す電界効果トランジスタの製造方法を説明するための模式断面図である。
【００４７】
まず、図３Ａに示すように、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板２の表面９（Ｓｉ面）上に、不純物をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板２上に、Ｎ−型のエピタキシャル層１１が形成される。
【００４８】
続いて、図３Ｂに示すように、Ｐ型不純物が、エピタキシャル層１１の表面１２からエピタキシャル層１１の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが２００ｋｅＶ〜３０００ｋｅＶである。
次いで、図３Ｃに示すように、ＣＶＤ法により、エピタキシャル層１１上にＳｉＯ２からなるマスク３４が形成される。続いて、マスク３４がフォトレジスト（図示せず）を介してエッチングされることにより、ボディコンタクト領域１６を形成すべき領域に開口３５を有するパターンにパターニングされる。開口３５の形成後、Ｐ型不純物が、エピタキシャル層１１の表面１２からエピタキシャル層１１の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３０ｋｅＶ〜４００ｋｅＶである。Ｐ型不純物の注入後、マスク３４が除去される。
【００４９】
次いで、図３Ｄに示すように、Ｎ型不純物が、エピタキシャル層１１の表面１２からエピタキシャル層１１の内部にインプランテーション（注入）される。このときの注入条件は、Ｎ型不純物の種類により異なるが、たとえば、加速エネルギーが３０ｋｅＶ〜４００ｋｅＶである。
次いで、図３Ｅに示すように、たとえば、１４００℃〜２０００℃でエピタキシャル層１１が熱処理される。これにより、エピタキシャル層１１の表層部に注入された個々のＮ型不純物およびＰ型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域１３、ソース領域１５、ボディコンタクト領域１６がそれぞれ形成される。また、エピタキシャル層１１の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域１４が形成される。なお、エピタキシャル層１１の熱処理は、たとえば、抵抗加熱炉、高周波誘導加熱炉を適当な温度で制御することによって行うことができる。
【００５０】
次いで、図３Ｆに示すように、エピタキシャル層１１が、ゲートトレンチ３およびソーストレンチ５を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、エピタキシャル層１１が表面１２（Ｓｉ面）からドライエッチングされて、ゲートトレンチ３およびソーストレンチ５が同時に形成される。それとともに、エピタキシャル層１１に多数の単位セル４が形成される。なお、エッチングガスとしては、たとえば、ＳＦ６（六フッ化硫黄）およびＯ２（酸素）を含む混合ガス（ＳＦ６／Ｏ２ガス）、ＳＦ６、Ｏ２およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ６／Ｏ２／ＨＢｒガス）を用いることができる。
【００５１】
次いで、図３Ｇに示すように、エピタキシャル層１１の表面１２が酸化されて、表面１２全域を覆う窒化酸化シリコン膜（ゲート絶縁膜２２）が形成される。
次いで、図３Ｈに示すように、ＣＶＤ法により、ドーピングされたポリシリコン材料３６がエピタキシャル層１１の上方から堆積される。ポリシリコン材料３６の堆積は、少なくともゲートトレンチ３およびソーストレンチ５が埋め尽くされるまで続けられる。
【００５２】
その後、図３Ｉに示すように、堆積したポリシリコン材料３６が、エッチバック面がエピタキシャル層１１の表面１２に対して面一になるまでエッチバックされる。
続いて、図３Ｊに示すように、ソーストレンチ５内に残存するポリシリコン材料３６のみがドライエッチングにより除去される。これにより、ゲートトレンチ３内に残存するポリシリコン材料３６からなるゲート電極２３が形成される。
【００５３】
次いで、図３Ｋに示すように、ＣＶＤ法により、エピタキシャル層１１上にＳｉＯ２からなる層間絶縁膜２４が積層される。
そして、図３Ｌに示すように、層間絶縁膜２４およびゲート絶縁膜２２が連続してパターニングされることにより、層間絶縁膜２４およびゲート絶縁膜２２にコンタクトホール２５が形成される。
【００５４】
次いで、図３Ｍに示すように、ＣＶＤ法により、ポリシリコン材料がコンタクトホール２５を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してＮ型またはＰ型不純物がインプランテーション（注入）される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが１０ｋｅＶ〜１００ｋｅＶである。その後、ＳｉＣ基板２の裏面１０にＮｉからなる層が形成される。次いで、たとえば、１０００℃で２分間、ＲＴＡ（Rapid Thermal Annealing）処理される。これにより、ポリシリコン材料中の不純物が拡散してポリシリコン層２７が形成されるとともに、裏面１０のＮｉ層がシリサイド化する。次いで、スパッタ法、蒸着法などの方法により、ポリシリコン層２７の表面にＴｉおよびＴｉＮがこの順に堆積されて、中間層２８が形成される。続いて、スパッタ法、蒸着法などの方法により、中間層２８の表面にＡｌなどの金属が堆積されて、メタル層２９が形成される。これにより、ソース電極２６が形成される。次いで、ＳｉＣ基板２の裏面１０に、Ａｌが積層されてドレイン電極３３が形成される。
【００５５】
この後、層間絶縁膜（図示せず）、ソースパッド６、ゲートパッド８などが形成されることにより、図２に示す電界効果トランジスタ１が得られる。
このＳｉＣ電界効果トランジスタ１は、たとえば、電動モータ（誘導性負荷の一例）の駆動回路（インバータ回路）のスイッチング素子として利用される。この場合、ソースパッド６（ソース電極２６）とドレイン電極３３との間（ソース−ドレイン間）にドレイン側が正となるドレイン電圧が印加された状態で、ゲートパッド８に所定の電圧（ゲート閾値電圧以上の電圧）がオン／オフされることによって、電動モータに流す電流をオン／オフするスイッチングを行なう。
【００５６】
電動モータに流れる電流を遮断すると（つまり、ゲート電圧がオフにされると）、電動モータのモータコイルに逆起電力が発生する。この逆起電力に起因して、ソース側が正となる電圧が、ソース−ドレイン間にかかる場合がある。
このような場合に、ボディダイオード３２の整流作用により、電流が、たとえば還流電流としてモータコイルに流れると、以下の不具合がある。
【００５７】
つまり、ボディダイオード３２を構成するＰ型ボディ領域１３からＮ型ドリフト領域１４に正孔（ホール）が移動して電流が流れると、Ｎ型ドリフト領域１４においてゲートトレンチ３付近（たとえば、ゲートトレンチ３の側方）では、多数キャリヤの電子と、Ｐ型ボディ領域１３から移動した正孔とが再結合する場合がある。そのため、その結合により生じるエネルギーによって、エピタキシャル層１１のＳｉＣの結晶欠陥が、エピタキシャル層１１の積層方向に平行な方向に拡張し、オン時のドレイン電流の経路（たとえば、チャネル）に達するおそれがある。そうすると、この電界効果トランジスタ１が、ボディ領域１３におけるゲートトレンチ３の側面１７付近にチャネルを形成してスイッチング動作する際、オン抵抗が上昇するおそれがある。
【００５８】
このような場合に、ポリシリコン層２７の第２部分３１とドリフト領域１４とのヘテロ接合部に優先的に電流が流れ、ボディダイオード３２に流れる電流を少なくするか、またはなくすことができる。こうして電界効果トランジスタ１を流れた電流は、たとえば還流電流として電動モータに流すことができる。
このように、オフ時の電流は、ゲートトレンチ３で取り囲まれた単位セル４の中央のソーストレンチ５内に形成されたポリシリコン層２７の第２部分３１からドリフト領域１４へ流れるから、ゲートトレンチ３付近（すなわち、Ｐ型ボディ領域１３とＮ型ドリフト領域１４との間）でのキャリヤの移動はほとんど生じない。そのため、ドリフト領域１４内での正孔と電子との再結合を防止することができる。その結果、エピタキシャル層１１におけるＳｉＣの結晶欠陥の拡張を抑制することができるので、トランジスタ１のオン抵抗の上昇を抑制することができる。
【００５９】
また、ソース領域１５およびドリフト領域１４の両方を一括して露出させるソーストレンチ５が形成されているため、このソーストレンチ５内にポリシリコン層２７（ソース電極２６）を形成することにより、ポリシリコン層２７をソース領域１５およびドリフト領域１４のいずれにも接触させることができる。これにより、ソース電極２６のポリシリコン層２７は、ソース領域１５との間にオーミック接合を形成し、ドリフト領域１４との間にボディダイオード３２の拡散電位よりも低い接合障壁のヘテロ接合を形成する。そのため、電界効果トランジスタ１の製造工程において、上記２つの接合をポリシリコン層２７の形成工程（図３Ｍ参照）で形成することができる。
【００６０】
しかも、ソース領域１５およびドリフト領域１４に接する層がポリシリコンであるため、製造工程においてアニール温度を精密に制御しなくても、第１部分３０では、相対的に高濃度なソース領域１５との間にオーミック接合を形成でき、一方、第２部分３１では、相対的に低濃度なドリフト領域１４との間にヘテロ接合を形成できる。アニール温度の精密な制御が必要ないので、上記２つの接合を、ポリシリコン層２７の堆積およびアニールにより同時に形成することができる（図３Ｍ参照）。
【００６１】
また、ポリシリコンはステップカバレッジに優れるため、コンタクトホール２５内に、エピタキシャル層１１の表面１２とソーストレンチ５の底面２０との高低差に応じた段差が形成されていても、コンタクトホール２５内に露出する各面に対してポリシリコン層２７を良好に密着させることができる。すなわち、側面１９および表面１２におけるソーストレンチ５の周縁部に露出するソース領域１５、および側面１９および底面２０に露出するドリフト領域１４に対して、ポリシリコン層２７を良好に密着させることができる。その結果、ソース電極２６の接続信頼性を向上させることができる。
【００６２】
また、ポリシリコン層２７に接するボディコンタクト領域１６の不純物濃度が１×１０１８〜１×１０２１ｃｍ−３であるため、ボディ領域１３とポリシリコン層２７（第１部分３０）との接触抵抗を低減できるので、ポリシリコン層２７とボディ領域１３との接合での電圧降下を抑制することができる。また、ボディ領域１３のシート抵抗を低減できるので、寄生バイポーラトランジスタ（ソース領域１５、ボディ領域１３およびドリフト領域１４により構成されるバイポーラトランジスタ）の動作を防止することができる。また、ポリシリコン層２７に接するソース領域１５の不純物濃度が１×１０１８〜１×１０２１ｃｍ−３であるため、ソース領域１５とポリシリコン層２７（第１部分３０）との接触抵抗およびソース領域１５のシート抵抗を低減できるので、トランジスタのオン抵抗を低減することができる。これら結果、良好なトランジスタ動作を行うことができる。
【００６３】
また、ポリシリコン層２７の不純物濃度が１×１０１９〜１×１０２１ｃｍ−３の高濃度であるため、ポリシリコン層２７とボディ領域１３（ボディコンタクト領域１６）との接合障壁を十分高くできる。その結果、ポリシリコン層２７−ドリフト領域１４間におけるリーク電流の発生を抑制することができる。
また、ソース電極２６におけるポリシリコン層２７、中間層２８およびメタル層２９の組み合わせが、Ｐｏｌｙ−Ｓｉ（ポリシリコン層２７）、Ｔｉ（中間層２８）、ＴｉＮ（中間層２８）およびＡｌ（メタル層２９）が順に積層される積層構造（Ｐｏｌｙ−Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）である。Ｔｉを含有する中間層２８は、ポリシリコンおよび金属材料のいずれに対しても優れた密着性を有するので、上記積層構造とすることにより、ポリシリコン層２７とメタル層２９との密着性を向上させることができる。その結果、ソース電極２６の接続信頼性を向上させることができる。
【００６４】
さらに、ＴｉＮ層がポリシリコン層２７とメタル層２９（Ａｌ層）との間に介在されているので、ＴｉＮ層が、メタル層２９からポリシリコン層２７へのＡｌの拡散を防止するためのバリア層として機能する。これにより、余分なＡｌがポリシリコン層２７に拡散しないので、ポリシリコン層２７の不純物濃度を安定させることができる。その結果、ポリシリコン層２７の抵抗値を安定させることができる。
【００６５】
また、この電界効果トランジスタ１によれば、ゲートトレンチ３で取り囲まれる個々の単位セル４の中央にソーストレンチ５が形成されているので、ゲートトレンチ３の両端角部２１付近における等電位線の密集を抑制することができる。その結果、ゲートトレンチ３の底部における両端角部２１に加わる電界を緩和できるので、ゲート絶縁膜２２における底面１８上の部分の絶縁破壊を抑制することができる。
【００６６】
なお、ソース電極２６は、ポリシリコン層２７、中間層２８およびメタル層２９の積層構造である必要はなく、たとえば、図４に示す電界効果トランジスタ３７のソース電極３８のように、メタル層のみで構成されていてもよい。この場合、そのメタル層の材料としては、たとえば、上記したＮｉ、Ｔｉ、Ｍｏ、ＷおよびＰｔからなる群から選択される１種からなることが好ましい。さらに、メタル層２９とソース領域１５およびボディコンタクト領域１６との間にＮｉシリサイドの層を介在させることが好ましい。これにより、そのソース電極３８は、ソース領域１５との間にオーミック接合を形成しつつ、ドリフト領域１４との間には、ボディダイオード３２の拡散電位よりも接合障壁の小さいショットキー接合（たとえば、接合障壁の高さが０．５ｅＶ〜１．５ｅＶ）を形成することができる。
【００６７】
また、ソーストレンチ５は、たとえば、図５に示す電界効果トランジスタ３９のように、ゲートトレンチ３よりも深くてもよい。これにより、ゲートトレンチ３の底部における両端角部２１に加わる電界を一層緩和することができる。また、ソーストレンチ５の底面２０からその深さ方向中央までドリフト領域１４を露出させることができるので、ポリシリコン層２７とドリフト領域１４との接触面積を大きくできる。
【００６８】
さらに、ソース電極のポリシリコン層は、コンタクトホール２５内に露出する単位セル４の表面全域を覆うように形成されていなくてもよい。たとえば、図６に示す電界効果トランジスタ４０のソース電極４１のポリシリコン層４２のように、ドリフト領域１４が露出するソーストレンチ５の底部のみに障壁形成層として埋設されていて、ドリフト領域１４のみを覆うように形成されていてもよい。この場合、メタル層４４は、中間層４３を介してポリシリコン層４２に積層することにより、ソーストレンチ５内でボディコンタクト領域１６およびソース領域１５の両方に電気的に接続すればよい。これにより、メタル層４４と、ボディコンタクト領域１６およびソース領域１５の両方との間にオーミック接合を形成しつつ、ポリシリコン層４２とドリフト領域１４との間にヘテロ接合を形成することができる。なお、メタル層４４の材料としては、たとえば、上記したＮｉ、Ｔｉ、Ｍｏ、ＷおよびＰｔからなる群から選択される１種から選択すればよく、さらに、メタル層４４とソース領域１５およびボディコンタクト領域１６との間にＮｉシリサイドの層を介在させてもよい。
【００６９】
そして、図６に示す電界効果トランジスタ４０は、たとえば、図３Ａ〜図３Ｍに示した電界効果トランジスタ１の製造方法と類似の方法により製造できる。
たとえば、図７Ａ〜図７Ｌに示すように、図３Ａ〜図３Ｌと同様の工程が実行されることにより、エピタキシャル層１１の形成からコンタクトホール２５の形成までが行なわれる。
【００７０】
次いで、図７Ｍに示すように、ＣＶＤ法により、ポリシリコン材料がコンタクトホール２５を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してＮ型またはＰ型不純物がインプランテーション（注入）される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが１０ｋｅＶ〜１００ｋｅＶである。その後、ポリシリコン材料がエッチングされることにより、ポリシリコン層４２が形成される。次いで、たとえば、１０００℃で２分間、ＲＴＡ（Rapid Thermal Annealing）処理されることにより、ポリシリコン層４２中の不純物が拡散する。次いで、ＳｉＣ基板２の裏面１０にＮｉからなる層が形成される。次いで、たとえば、１０００℃で２分間、ＲＴＡ（Rapid Thermal Annealing）処理される。これにより、裏面１０のＮｉ層がシリサイド化する。次いで、スパッタ法、蒸着法などの方法により、ポリシリコン層４２の表面にＴｉおよびＴｉＮがこの順に堆積されて、中間層４３が形成される。続いて、スパッタ法、蒸着法などの方法により、中間層４３の表面にＡｌなどの金属が堆積されて、メタル層４４が形成される。これにより、ソース電極４１が形成される。次いで、ＳｉＣ基板２の裏面１０に、Ａｌが積層されてドレイン電極３３が形成される。
【００７１】
この後、層間絶縁膜（図示せず）、ソースパッド６、ゲートパッド８などが形成されることにより、図６に示す電界効果トランジスタ４０が得られる。
そして、このようなソース電極４１を有する構成においても、ソーストレンチ５は、たとえば、図８に示す電界効果トランジスタ４５のように、ゲートトレンチ３よりも深くてもよい。
【００７２】
図９（ａ）（ｂ）は、本発明の第２の実施形態に係る電界効果トランジスタの模式平面図であって、図９（ａ）は全体図、図９（ｂ）は内部拡大図をそれぞれ示す。
この電界効果トランジスタ５１は、ＳｉＣを用いたプレーナゲート型パワーＶＤＭＯＳＦＥＴ（個別素子）であり、たとえば、平面視正方形のチップ状である。チップ状の電界効果トランジスタ５１は、図９（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
【００７３】
電界効果トランジスタ５１は、ＳｉＣ基板５２と、このＳｉＣ基板５２上に形成され、平面視格子状のゲート電極５３により区画された多数の単位セル５４とを有している。すなわち、ＳｉＣ基板５２上には、格子状ゲート電極５３の各窓部分に配置された平面視正方形状の単位セル５４がマトリクス状に配列されている。各単位セル５４は、たとえば、図９（ｂ）の紙面における上下左右方向の長さがそれぞれ１０μｍ以下であり、その中央には表面側からＳｉＣ基板５２側へ掘り下がった平面視正方形状のソーストレンチ５５が形成されている。
【００７４】
電界効果トランジスタ５１の表面には、ソースパッド５６が形成されている。ソースパッド５６は、四隅が外方へ湾曲した平面視略正方形状であり、電界効果トランジスタ５１の表面のほぼ全域を覆うように形成されている。このソースパッド５６には、その一辺の中央付近に、平面視略正方形状の除去領域５７が形成されている。除去領域５７は、ソースパッド５６が形成されていない領域である。
【００７５】
この除去領域５７には、ゲートパッド５８が配置されている。ゲートパッド５８とソースパッド５６との間には間隔が設けられており、これらは互いに絶縁されている。
図１０は、本発明の第２の実施形態に係る電界効果トランジスタの模式断面図であって、図９（ｂ）の切断線Ｘ−Ｘでの切断面を示す。
図１０を参照して電界効果トランジスタ５１の断面構造を説明する。電界効果トランジスタ５１は、Ｎ＋型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）のＳｉＣ基板５２を備えている。このＳｉＣ基板５２は、この実施形態では、トランジスタ５１のドレインとして機能し、その表面５９（上面）がＳｉ面であり、その裏面６０（下面）がＣ面である。
【００７６】
ＳｉＣ基板５２上には、ＳｉＣ基板５２よりも低濃度のＮ−型（たとえば、濃度が１×１０１５〜１×１０１７ｃｍ−３）のＳｉＣからなるエピタキシャル層６１が積層されている。ＳｉＣ半導体層としてのエピタキシャル層６１は、ＳｉＣ基板５２上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面５９上に形成されるエピタキシャル層６１は、Ｓｉ面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層６１の表面６２は、ＳｉＣ基板５２の表面５９と同様、Ｓｉ面である。
【００７７】
エピタキシャル層６１の表面６２側（Ｓｉ面側）には、ＳｉＣ基板５２の平面視において、ウェル状のＰ型のボディ領域６３がマトリクス状に配列されて多数形成されていて、その濃度は、たとえば、１×１０１６〜１×１０１９ｃｍ−３である。また、エピタキシャル層６１において、ボディ領域６３よりもＳｉＣ基板５２側（Ｃ面側）の領域は、エピタキシャル成長後のままの状態が維持された、Ｎ−型のドリフト領域６４となっている。
【００７８】
個々のボディ領域６３内には、Ｎ＋型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）のソース領域６５と、このソース領域６５に取り囲まれたＰ＋型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）のボディコンタクト領域６６とが形成されている。
そして、個々のボディコンタクト領域６６を貫通するようにソーストレンチ５５がボディ領域６３と同数形成されており、隣り合うボディ領域６３に跨るように、格子状のゲート電極５３が形成されている。これにより、エピタキシャル層６１に、それぞれが電界効果トランジスタとして機能する単位セル５４が多数形成されている。すなわち、単位セル５４では、ボディコンタクト領域６６がソーストレンチ５５を取り囲むように形成されており、さらにそのボディコンタクト領域６６を取り囲むようにボディ領域６３が形成されている。また、単位セル５４では、ソーストレンチ５５の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル５４の周方向がゲート幅方向である。
【００７９】
ソーストレンチ５５は、エピタキシャル層６１の表面６２からボディ領域６３を貫通してドリフト領域６４に達している。ドリフト領域６４は、ソーストレンチ５５の底部に露出することとなる。また、ソーストレンチ５５は、その底部におけるゲート幅に直交する方向（隣接する単位セル５４との対向方向）の両端角部がドリフト領域６４側へ向かって湾曲していて、互いに対向する側面６７と底面６８とが湾曲面を介して連続する断面Ｕ字状である。
【００８０】
また、ゲート電極５３とエピタキシャル層６１との間には、ゲート絶縁膜６９が介在されている。ゲート電極５３は、ソース領域６５とドリフト領域６４との間に跨っていて、ボディ領域６３の表面における反転層（チャネル）の形成を制御する。また、ゲート絶縁膜６９は、窒素を含有する酸化膜、たとえば、窒素および酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなる。ゲート絶縁膜６９における窒素含有量（窒素濃度）は、たとえば、０．１〜１０％である。こうして、ソース領域６５とドリフト領域６４とが、エピタキシャル層６１の表面６２（主面）に垂直な縦方向にボディ領域６３を介して離間して配置された、縦型ＭＩＳトランジスタ構造が構成されている。
【００８１】
エピタキシャル層６１上には、ゲート電極５３を覆うように、ＳｉＯ２からなる層間絶縁膜７０が積層されている。層間絶縁膜７０およびゲート絶縁膜６９には、ボディ領域６３の中央領域に、ソーストレンチ５５とほぼ同径のコンタクトホール７１が形成されている。これにより、コンタクトホール７１内には、ソーストレンチ５５の全体（つまり、ソーストレンチ５５の側面６７および底面６８）が露出している。
【００８２】
層間絶縁膜７０上には、ソース電極７２が形成されている。ソース電極７２は、すべてのコンタクトホール７１を介して、すべての単位セル５４のソーストレンチ５５に一括して入り込んでいて、各単位セル５４において、ソーストレンチ５５の底側から順にドリフト領域６４、ボディコンタクト領域６６およびソース領域６５に接触している。つまり、ソース電極７２は、すべての単位セル５４に対して共通の配線となっている。そして、このソース電極７２上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極７２がソースパッド５６（図９（ａ）参照）に電気的に接続されている。一方、ゲートパッド５８（図９（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極５３に電気的に接続されている。
【００８３】
また、ソース電極７２は、エピタキシャル層６１との接触側から順にポリシリコン層７３、中間層７４およびメタル層７５を有している。
ポリシリコン層７３は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、１×１０１５ｃｍ−３以上、好ましくは、１×１０１９〜１×１０２１ｃｍ−３の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層７３をドープ層（高濃度ドープ層を含む）として形成するときの不純物としては、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などのＮ型不純物、Ａｌ（アルミニウム）、Ｂ（ホウ素）などのＰ型不純物を用いることができる。また、ポリシリコン層７３の厚さは、たとえば、５０００Å〜１００００Åである。
【００８４】
また、ポリシリコン層７３は、この実施形態では、コンタクトホール７１内に露出する単位セル５４の表面全域を覆うように形成されていて、ソーストレンチ５５内でドリフト領域６４、ボディコンタクト領域６６およびソース領域６５の全てに接触している。
すなわち、ポリシリコン層７３は、ソーストレンチ５５の側面６７において高濃度な不純物領域であるボディコンタクト領域６６およびソース領域６５の両方に接する第１部分７６と、側面６７および底面６８において低濃度なドリフト領域６４に接する障壁形成層としての第２部分７７とを有している。そして、ポリシリコン層７３は、第１部分７６では、ボディコンタクト領域６６およびソース領域６５の両方との間にオーミック接合を形成している。一方で、第２部分７７では、低濃度なドリフト領域６４との間に、電界効果トランジスタ１に内在するボディダイオード７８（ボディ領域６３とドリフト領域６４との接合により形成されるＰＮダイオード）の拡散電位（たとえば、２．８ｅＶ〜３．２ｅＶ）よりも接合障壁の小さいヘテロ接合（たとえば、接合障壁の高さが１ｅＶ〜１．５ｅＶ）を形成している。
【００８５】
中間層７４は、ポリシリコン層７３上に積層されたメタル層であり、Ｔｉ（チタン）を含有する層の単層またはＴｉを含有する層を含む複数の層からなる。Ｔｉを含有する層は、Ｔｉ、ＴｉＮ（窒化チタン）などを用いて形成することができる。また、中間層７４の厚さは、たとえば、２００ｎｍ〜５００ｎｍである。
メタル層７５は、中間層７４上に積層されており、たとえば、Ａｌ（アルミニウム）、Ａｕ（金）、Ａｇ（銀）、Ｃｕ（銅）、Ｍｏ（モリブデン）、それらの合金およびそれらを含有するメタル材料を用いて形成され、好ましくは、Ｍｏ層を有している。メタル層７５は、ソース電極７２の最表層をなしている。また、メタル層７５の厚さは、たとえば、１μｍ〜５μｍである。
【００８６】
上記のようなポリシリコン層７３、中間層７４およびメタル層７５の組み合わせとしては、この実施形態では、Ｐｏｌｙ−Ｓｉ（ポリシリコン層７３）、Ｔｉ（中間層７４）、ＴｉＮ（中間層７４）およびＡｌ（メタル層７５）が順に積層される積層構造（Ｐｏｌｙ−Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）である。また、これらに加えて、メタル層７５がＭｏ層を有していることが好ましい。Ｍｏは融点が高いので、メタル層７５にＭｏ層が含まれていれば、ソース電極７２に大電流が流れたときに生じる熱によるメタル層７５の溶損を抑制することができる。
【００８７】
ＳｉＣ基板５２の裏面５０には、その全域を覆うようにドレイン電極７９が形成されている。このドレイン電極７９は、すべての単位セル５４に対して共通の電極となっている。ドレイン電極７９としては、たとえば、ＳｉＣ基板５２側から順にＮｉシリサイドおよびＡｌが積層された積層構造（Ｎｉシリサイド／Ａｌ）が例示できる。
図１１Ａ〜図１１Ｌは、図１０に示す半導体装置の製造方法を説明するための模式断面図である。
【００８８】
まず、図１１Ａに示すように、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板５２の表面５９（Ｓｉ面）上に、不純物をドーピングしながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板５２上に、Ｎ−型のエピタキシャル層６１が形成される。
【００８９】
続いて、図１１Ｂに示すように、ＣＶＤ法により、エピタキシャル層６１上にＳｉＯ２からなるマスク８０が形成される。続いて、マスク８０がフォトレジスト（図示せず）を介してエッチングされることにより、ボディ領域６３を形成すべき領域に開口８１を有するパターンにパターニングされる。開口８１の形成後、Ｐ型不純物が、エピタキシャル層６１の表面６２からエピタキシャル層６１の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが２００ｋｅＶ〜３０００ｋｅＶである。Ｐ型不純物の注入後、マスク８０が除去される。
【００９０】
次いで、図１１Ｃに示すように、ＣＶＤ法により、エピタキシャル層６１上にＳｉＯ２からなるマスク８２が形成される。続いて、マスク８２がフォトレジスト（図示せず）を介してエッチングされることにより、ソース領域６５を形成すべき領域に開口８３を有するパターンにパターニングされる。開口８３の形成後、Ｐ型不純物が、エピタキシャル層６１の表面６２からエピタキシャル層６１の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、加速エネルギーが３０ｋｅＶ〜４００ｋｅＶである。Ｐ型不純物の注入後、マスク８２が除去される。
【００９１】
次いで、図１１Ｄに示すように、ＣＶＤ法により、エピタキシャル層６１上にＳｉＯ２からなるマスク８４が形成される。続いて、マスク８４がフォトレジスト（図示せず）を介してエッチングされることにより、ボディコンタクト領域６６を形成すべき領域に開口８５を有するパターンにパターニングされる。開口８５の形成後、Ｎ型不純物が、エピタキシャル層６１の表面６２からエピタキシャル層６１の内部にインプランテーション（注入）される。このときの注入条件は、Ｎ型不純物の種類により異なるが、たとえば、加速エネルギーが３０ｋｅＶ〜４００ｋｅＶである。Ｎ型不純物の注入後、マスク８４が除去される。
【００９２】
次いで、図１１Ｅに示すように、たとえば、１４００℃〜２０００℃でエピタキシャル層６１が熱処理される。これにより、エピタキシャル層６１の表層部に注入された個々のＮ型不純物およびＰ型不純物のイオンが活性化され、注入された箇所に応じて、ボディ領域６３、ソース領域６５、ボディコンタクト領域６６がそれぞれ形成される。また、エピタキシャル層６１の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域６４が形成される。なお、エピタキシャル層６１の熱処理は、たとえば、抵抗加熱炉、高周波誘導加熱炉を適当な温度で制御することによって行うことができる。
【００９３】
次いで、図１１Ｆに示すように、エピタキシャル層６１が、ソーストレンチ５５を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、エピタキシャル層６１が表面６２（Ｓｉ面）からドライエッチングされて、ソーストレンチ５５が同時に形成される。それとともに、エピタキシャル層６１に多数の単位セル５４が形成される。なお、エッチングガスとしては、たとえば、ＳＦ６（六フッ化硫黄）およびＯ２（酸素）を含む混合ガス（ＳＦ６／Ｏ２ガス）、ＳＦ６、Ｏ２およびＨＢｒ（臭化水素）を含む混合ガス（ＳＦ６／Ｏ２／ＨＢｒガス）を用いることができる。
【００９４】
次いで、図１１Ｇに示すように、エピタキシャル層６１の表面６２が酸化されて、表面６２全域を覆う窒化酸化シリコン膜（ゲート絶縁膜６９）が形成される。
次いで、図１１Ｈに示すように、ＣＶＤ法により、ドーピングされたポリシリコン材料８６がエピタキシャル層６１の上方から堆積される。ポリシリコン材料８６の堆積は、少なくともソーストレンチ５５が埋め尽くされるまで続けられる。
【００９５】
その後、図１１Ｉに示すように、堆積したポリシリコン材料８６がドライエッチングにより除去される。これにより、ゲート電極５３が形成される。
次いで、図１１Ｊに示すように、ＣＶＤ法により、エピタキシャル層６１上にＳｉＯ２からなる層間絶縁膜７０が積層される。
そして、図１１Ｋに示すように、層間絶縁膜７０およびゲート絶縁膜６９が連続してパターニングされることにより、層間絶縁膜７０およびゲート絶縁膜６９にコンタクトホール７１が形成される。
【００９６】
次いで、図１１Ｌに示すように、ＣＶＤ法により、ポリシリコン材料がコンタクトホール７１を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してＮ型またはＰ型不純物がインプランテーション（注入）される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが１０ｋｅＶ〜１００ｋｅＶである。その後、ＳｉＣ基板５２の裏面６０にＮｉからなる層が形成される。次いで、たとえば、１０００℃で２分間、ＲＴＡ（Rapid Thermal Annealing）処理される。これにより、ポリシリコン材料中の不純物が拡散してポリシリコン層７３が形成されるとともに、裏面６０のＮｉ層がシリサイド化する。次いで、スパッタ法、蒸着法などの方法により、ポリシリコン層７３の表面にＴｉおよびＴｉＮがこの順に堆積されて、中間層７４が形成される。続いて、スパッタ法、蒸着法などの方法により、中間層７４の表面にＡｌなどの金属が堆積されて、メタル層７５が形成される。これにより、ソース電極７２が形成される。次いで、ＳｉＣ基板５２の裏面６０に、Ａｌが積層されてドレイン電極７９が形成される。
【００９７】
この後、層間絶縁膜（図示せず）、ソースパッド５６、ゲートパッド５８などが形成されることにより、図１０に示す電界効果トランジスタ５１が得られる。
この電界効果トランジスタ５１も、オフ時に、ポリシリコン層７３の第２部分７７とドリフト領域６４とのヘテロ接合部に優先的に電流が流れ、ボディダイオード７８に流れる電流を少なくするか、またはなくすことができる。こうして電界効果トランジスタ５１を流れた電流は、たとえば還流電流として電動モータに流すことができる。
【００９８】
このように、オフ時の電流は、単位セル５４の中央のソーストレンチ５５内に形成されたポリシリコン層７３の第２部分７７からドリフト領域６４へ流れるから、Ｐ型ボディ領域６３とＮ型ドリフト領域６４との間でのキャリヤの移動はほとんど生じない。そのため、ドリフト領域６４内での正孔と電子との再結合を防止することができる。その結果、エピタキシャル層６１におけるＳｉＣの結晶欠陥の拡張を抑制することができるので、トランジスタ５１のオン抵抗の上昇を抑制することができる。
【００９９】
また、ソース領域６５およびドリフト領域６４の両方を一括して露出させるソーストレンチ５５が形成されているため、このソーストレンチ５５内にポリシリコン層７３（ソース電極７２）を形成することにより、ポリシリコン層７３をソース領域６５およびドリフト領域６４のいずれにも接触させることができる。これにより、ソース電極７２のポリシリコン層７３は、ソース領域６５との間にオーミック接合を形成し、ドリフト領域６４との間にボディダイオード７８の拡散電位よりも接合障壁の低いヘテロ接合を形成する。そのため、電界効果トランジスタ５１の製造工程において、上記２つの接合をポリシリコン層７３の形成工程（図１１Ｌ参照）で形成することができる。
【０１００】
しかも、ソース領域６５およびドリフト領域６４に接する層がポリシリコンであるため、製造工程においてアニール温度を精密に制御しなくても、第１部分７６では、相対的に高濃度なソース領域６５との間にオーミック接合を形成でき、一方、第２部分７７では、相対的に低濃度なドリフト領域６４との間にヘテロ接合を形成できる。アニール温度の精密な制御が必要ないので、上記２つの接合を、ポリシリコン層７３の堆積およびアニールにより同時に形成することができる（図１１Ｌ参照）。
【０１０１】
また、ポリシリコンはステップカバレッジに優れるため、コンタクトホール７１内に露出する各面に対してポリシリコン層７３を良好に密着させることができる。すなわち、ソーストレンチ５５の側面６７に露出するソース領域６５、および側面６７および底面６８に露出するドリフト領域６４に対して、ポリシリコン層７３を良好に密着させることができる。その結果、ソース電極７２の接続信頼性を向上させることができる。
【０１０２】
また、ポリシリコン層７３に接するボディコンタクト領域６６の不純物濃度が１×１０１８〜１×１０２１ｃｍ−３であるため、ボディ領域６３とポリシリコン層７３（第１部分７６）との接触抵抗を低減できるので、ポリシリコン層７３とボディ領域６３との接合での電圧降下を抑制することができる。また、ボディ領域６３のシート抵抗を低減できるので、寄生バイポーラトランジスタ（ソース領域６５、ボディ領域６３およびドリフト領域６４により構成されるバイポーラトランジスタ）の動作を防止することができる。また、ポリシリコン層７３に接するソース領域６５の不純物濃度が１×１０１８〜１×１０２１ｃｍ−３であるため、ソース領域６５とポリシリコン層７３（第１部分７６）との接触抵抗およびソース領域６５のシート抵抗を低減できるので、トランジスタのオン抵抗を低減することができる。これら結果、良好なトランジスタ動作を行うことができる。
【０１０３】
また、ポリシリコン層７３の不純物濃度が１×１０１９〜１×１０２１ｃｍ−３の高濃度であるため、ポリシリコン層７３とボディ領域６３（ボディコンタクト領域６６）との接合障壁を十分高くできる。その結果、ポリシリコン層７３−ドリフト領域６４間におけるリーク電流の発生を抑制することができる。
また、ソース電極７２におけるポリシリコン層７３、中間層７４およびメタル層７５の組み合わせが、Ｐｏｌｙ−Ｓｉ（ポリシリコン層７３）、Ｔｉ（中間層７４）、ＴｉＮ（中間層７４）およびＡｌ（メタル層７５）が順に積層される積層構造（Ｐｏｌｙ−Ｓｉ／Ｔｉ／ＴｉＮ／Ａｌ）である。Ｔｉを含有する中間層７４は、ポリシリコンおよび金属材料のいずれに対しても優れた密着性を有するので、上記積層構造とすることにより、ポリシリコン層７３とメタル層７５との密着性を向上させることができる。その結果、ソース電極７２の接続信頼性を向上させることができる。
【０１０４】
さらに、ＴｉＮ層がポリシリコン層７３とメタル層７５（Ａｌ層）との間に介在されているので、ＴｉＮ層が、メタル層７５からポリシリコン層７３へのＡｌの拡散を防止するためのバリア層として機能する。これにより、余分なＡｌがポリシリコン層７３に拡散しないので、ポリシリコン層７３の不純物濃度を安定させることができる。その結果、ポリシリコン層７３の抵抗値を安定させることができる。
【０１０５】
なお、ソース電極７２は、ポリシリコン層７３、中間層７４およびメタル層７５の積層構造である必要はなく、たとえば、図１２に示す電界効果トランジスタ８７のソース電極８８のように、メタル層のみで構成されていてもよい。この場合、そのメタル層の材料としては、たとえば、上記したＮｉ、Ｔｉ、Ｍｏ、ＷおよびＰｔからなる群から選択される１種からなることが好ましい。さらに、メタル層とソース領域６５およびボディコンタクト領域６６との間にＮｉシリサイドの層を介在させることが好ましい。これにより、そのソース電極８８は、ソース領域６５との間にオーミック接合を形成しつつ、ドリフト領域６４との間には、ボディダイオード７８の拡散電位よりも接合障壁の小さいショットキー接合（たとえば、接合障壁の高さが０．５ｅＶ〜１．５ｅＶ）を形成することができる。
【０１０６】
また、ソーストレンチ５５は、たとえば、図１３に示す電界効果トランジスタ８９のように、ソーストレンチ５５の底面６８からその深さ方向中央までドリフト領域６４を露出させる深さであってもよい。これにより、ポリシリコン層７３とドリフト領域６４との接触面積を大きくできる。
さらに、ソース電極のポリシリコン層は、コンタクトホール７１内に露出する単位セル５４の表面全域を覆うように形成されていなくてもよい。たとえば、図１４に示す電界効果トランジスタ９０のソース電極９１のポリシリコン層９２のように、ドリフト領域６４が露出するソーストレンチ５５の底部のみに障壁形成層として埋設されていて、ドリフト領域６４のみを覆うように形成されていてもよい。この場合、メタル層９４は、中間層９３を介してポリシリコン層９２に積層することにより、ソーストレンチ５５内でボディコンタクト領域６６およびソース領域６５の両方に電気的に接続すればよい。これにより、メタル層９４と、ボディコンタクト領域６６およびソース領域６５の両方との間にオーミック接合を形成しつつ、ポリシリコン層９２とドリフト領域６４との間にヘテロ接合を形成することができる。なお、メタル層９４の材料としては、たとえば、上記したＮｉ、Ｔｉ、Ｍｏ、ＷおよびＰｔからなる群から選択される１種から選択すればよく、さらに、メタル層９４とエピタキシャル層６１との間にＮｉシリサイドの層を介在させてもよい。
【０１０７】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の各電界効果トランジスタの各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、電界効果トランジスタ１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
また、前述の実施形態では、縦型構造のＶＤＭＯＳＦＥＴ（トレンチゲート型、プレーナゲート型）のみを本発明の一例として取り上げたが、本発明は、たとえば、ＳｉＣ基板の主面に平行な横方向にドレイン電流が流れるＬＤＭＯＳＦＥＴ（Lateral Double-diffused MOSFET）にも適用することができる。
【０１０８】
本発明のＳｉＣ電界効果トランジスタは、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【０１０９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【０１１０】
１    電界効果トランジスタ
３    ゲートトレンチ
５    ソーストレンチ
１１  エピタキシャル層
１２  （エピタキシャル層の）表面
１３  ボディ領域
１４  ドリフト領域
１５  ソース領域
１７  （ゲートトレンチの）側面
１９  （ソーストレンチの）側面
２２  ゲート絶縁膜
２３  ゲート電極
２６  ソース電極
２７  ポリシリコン層
２８  中間層
２９  メタル層
３０  第１部分
３１  第２部分
３２  ボディダイオード
３７  電界効果トランジスタ
３８  ソース電極
３９  電界効果トランジスタ
４０  電界効果トランジスタ
４１  ソース電極
４２  ポリシリコン層
４３  中間層
４４  メタル層
４５  電界効果トランジスタ
５１  電界効果トランジスタ
５３  ゲート電極
５５  ソーストレンチ
６１  エピタキシャル層
６２  （エピタキシャル層の）表面
６３  ボディ領域
６４  ドリフト領域
６５  ソース領域
６９  ゲート絶縁膜
７２  ソース電極
７３  ポリシリコン層
７４  中間層
７５  メタル層
７６  第１部分
７７  第２部分
７８  第３部分
８７  電界効果トランジスタ
８８  ソース電極
８９  電界効果トランジスタ
９０  電界効果トランジスタ
９１  ソース電極
９２  ポリシリコン層
９３  中間層
９４  メタル層
【図１】
2016103649.tif 000003
【図２】
2016103649.tif 000004
【図３Ａ】
2016103649.tif 000005
【図３Ｂ】
2016103649.tif 000006
【図３Ｃ】
2016103649.tif 000007
【図３Ｄ】
2016103649.tif 000008
【図３Ｅ】
2016103649.tif 000009
【図３Ｆ】
2016103649.tif 000010
【図３Ｇ】
2016103649.tif 000011
【図３Ｈ】
2016103649.tif 000012
【図３Ｉ】
2016103649.tif 000013
【図３Ｊ】
2016103649.tif 000014
【図３Ｋ】
2016103649.tif 000015
【図３Ｌ】
2016103649.tif 000016
【図３Ｍ】
2016103649.tif 000017
【図４】
2016103649.tif 000018
【図５】
2016103649.tif 000019
【図６】
2016103649.tif 000020
【図７Ａ】
2016103649.tif 000021
【図７Ｂ】
2016103649.tif 000022
【図７Ｃ】
2016103649.tif 000023
【図７Ｄ】
2016103649.tif 000024
【図７Ｅ】
2016103649.tif 000025
【図７Ｆ】
2016103649.tif 000026
【図７Ｇ】
2016103649.tif 000027
【図７Ｈ】
2016103649.tif 000028
【図７Ｉ】
2016103649.tif 000029
【図７Ｊ】
2016103649.tif 000030
【図７Ｋ】
2016103649.tif 000031
【図７Ｌ】
2016103649.tif 000032
【図７Ｍ】
2016103649.tif 000033
【図８】
2016103649.tif 000034
【図９】
2016103649.tif 000035
【図１０】
2016103649.tif 000036
【図１１Ａ】
2016103649.tif 000037
【図１１Ｂ】
2016103649.tif 000038
【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１１Ｉ】
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【図１１Ｊ】
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【図１１Ｋ】
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【図１１Ｌ】
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【図１２】
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【図１３】
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【図１４】
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