(57)【要約】【課題】公知の微小容量測定可能なCBCM（Charge Based Capacitance Measurement）を応用した構造および測定手法を適用することで、既存のMISFETとほぼ同じ面積のDUT（Device Under Test）に対するVthシフトによるPID（Plasma （Process） Induced Damage）の評価を可能にする。【解決手段】疑似インバータと、ゲート容量DUTを含むCBCM回路を含むPIDの評価をするにあたり、PID源となるアンテナ（antenna）に対して対向電極を設け、DUTゲートと同位相のクロック信号を供給することにより、アンテナの浮遊容量をキャンセルする。本技術は、CMOSに適用することができる。【選択図】図６
2016092076.tif 000002
【特許請求の範囲】
【請求項１】
疑似インバータを有するCBCM（Charge Based Capacitance Measurement）回路と、DUT（Device Under Test）となるMISFET（Metal Insulator Semiconductor Field-Effect Transistor）とが接続され、前記MISFETのPID（Plasma （Process） Induced Damage）を評価する評価装置において、
前記DUTのゲートとアンテナとが並列接続される
評価装置。
【請求項２】
前記アンテナと前記疑似インバータの出力とは、前記アンテナよりも上層の配線で接続される
請求項１に記載の評価装置。
【請求項３】
前記DUTおよび前記疑似インバータのゲートが形成された後に、前記DUTに接続する前記アンテナが形成され、その後に前記アンテナよりも上層で接続される
請求項２に記載の評価装置。
【請求項４】
前記アンテナの対向電極をさらに含む
請求項１に記載の評価装置。
【請求項５】
前記DUTの容量は数fF乃至数十fF程度である
請求項１に記載の評価装置。
【請求項６】
前記疑似インバータは、PMISFETとNMISFETで構成される
請求項１に記載の評価装置。
【請求項７】
前記疑似インバータは、Transfer Gate（CMISFET Switch）で構成される
請求項１に記載の評価装置。
【請求項８】
前記アンテナは、積層チップからなる積層チップ構造における貫通孔である
請求項１に記載の評価装置。
【請求項９】
前記アンテナは、積層チップからなる積層チップ構造であり、
前記疑似インバータと前記DUTとは、前記積層チップの各チップに配置される
請求項１に記載の評価装置。
【請求項１０】
前記アンテナに対して対向して配置されるアンテナ対向電極をさらに含み、
前記アンテナ対向電極には、前記DUTのゲートと同相のクロック信号が入力される
請求項１に記載の評価装置。
【請求項１１】
前記アンテナ対向電極に入力されるクロック信号、および前記CBCM回路に入力される２系統のクロック信号を、１のクロック信号より分岐生成する回路をさらに含む
請求項１に記載の評価装置。
【請求項１２】
前記DUTのSource/Drain端子とWell端子とが分離されている
請求項１に記載の評価装置。
【請求項１３】
前記Well端子の電圧が、前記DUTのゲートの電圧よりも高く、前記MISFETに実効的に負電圧が印加される
請求項１に記載の評価装置。
【請求項１４】
前記チャージポンピング電流を測定する電流測定部をさらに含む
請求項１に記載の評価装置。
【請求項１５】
疑似インバータを有するCBCM（Charge Based Capacitance Measurement）回路と、DUT（Device Under Test）となるMISFET（Metal Insulator Semiconductor Field-Effect Transistor）とが接続され、前記MISFETのPID（Plasma （Process） Induced Damage）を評価する評価装置を含む半導体装置であって、
前記DUTのゲートとアンテナとが並列接続され、
前記PIDとしてVthシフトを検知した後、前記Vthシフトが大きいチップのみヒューズによるトリミングにより内部電源電圧を昇圧させる補正部を含む
半導体装置。
【請求項１６】
前記補正部は、前記Vthシフトが所定値よりも大きいチップのみ内部電源電圧を昇圧する
請求項１５に記載の半導体装置。
【請求項１７】
前記補正部は、前記PID耐性が強い回路を予め実装しておき、前記Vthシフトが所定値よりも大きいチップに対してはPID耐性が弱い回路をヒューズで切断し、耐性強い回路へ切り替える
請求項１５に記載の半導体装置。
【請求項１８】
前記Vthシフトが前記所定値よりも大きいチップに対して、前記PID耐性弱い回路から耐性強い回路へ切り替える
請求項１５に記載の半導体装置。
【請求項１９】
疑似インバータを有するCBCM（Charge Based Capacitance Measurement）回路と、DUT（Device Under Test）となるMISFET（Metal Insulator Semiconductor Field-Effect Transistor）とが接続され、前記MISFETのPID（Plasma （Process） Induced Damage）を評価する半導体装置において、
前記DUTのゲートとアンテナとが並列接続され、
評価装置の評価結果に基づいて、決定されたプラズマプロセス条件により製造される
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置の評価装置、および半導体装置に関し、特に、公知の微小容量測定可能なCBCM（Charge Based Capacitance Measurement）回路を応用することで、既存のMISFETとほぼ同じ面積のDUT（Device Under Test）に対するVthシフトによるPID（Plasma （Process） Induced Damage）の評価を可能にする半導体装置の評価装置、および半導体装置に関する。
【背景技術】
【０００２】
MISFET（Metal Insulator Semiconductor Field-Effect Transistor）などの半導体集積回路の薄膜デバイス製造には、エッチング、アッシング、イオン注入、プラズマCVD（Chemical Vapor Deposition）など多くのプラズマプロセスが用いられている。
【０００３】
従来、こうしたプラズマプロセスにおいて、電荷がMISFETのゲート電極に流入し、その際にゲート絶縁膜に強電界が印加されるために大電流が流れ、ゲート絶縁膜中やSi（シリコン）層など半導体界面に欠陥やキャリアトラップ準位を生成することが分かっている。また、微細化とともにゲート絶縁膜が薄膜化してきていることに伴い、近年この現象が及ぼす影響が深刻になってきている。
【０００４】
この半導体界面に欠陥やキャリアトラップ準位が生成されることにより生じるダメージはPID（Plasma （Process） Induced Damage）と呼ばれている。このPIDは、MISFET特性劣化に影響を及ぼすものであり、特に、PIDの程度を示す指標としてゲートリークとVthシフトとがある。
【０００５】
このPIDの評価は、アンテナ（Antenna）と呼ばれる、配線工程のPID源であるMetalやViaにおけるMetal面積やVia数が小さい場合をリファレンスとして、より大きなアンテナ（Antenna）の場合、および、より大きなアンテナ（Antenna）であって保護ダイオードを有するもの（保護ダイオードはプラズマプロセス中の電荷を逃がしゲート酸化膜にダメージを与え難くする効果がある）の場合のそれぞれの、ゲートリーク増加やVthシフトに基づいてなされる。
【０００６】
ゲートリークは、ゲート電極とウェル電極およびソース-ドレイン電極間に電圧を印加したとき、ゲート電極またはウェル電極でモニタされる電流に基づいて得られるものである。
【０００７】
Vthシフトは、一般に、MISFETのVg（ゲート電極印加電圧）-Id（ドレイン電流）特性から算出されるものであるが、Cg（ゲート絶縁膜容量）-Vg測定（以下、CV測定とも称する）から算出することも可能である。
【０００８】
従来、一般的にLCRメータやインピーダンスアナライザによりCV測定（インピーダンス測定）がなされている。
【０００９】
また、近年、微小容量測定手法としてCharge Based Capacitance Measurement回路（以下、CBCM回路とも称する）も主に配線間微小容量測定に用いられており（非特許文献１参照）、ゲート絶縁膜容量の測定に適用した例も報告されている（非特許文献２参照）。
【００１０】
PIDのMISFETへの影響を評価する上で、ゲート絶縁膜とSiなど半導体界面におけるPIDに由来すると思われるキャリアトラップ界面準位もまた重要な指標の一つである。
【００１１】
界面準位を評価する手法はいくつかあるが、そのうちの一つにチャージポンピング法がある（非特許文献３参照）。
【００１２】
PIDのMISFETへの影響を評価する上で、MetalやViaなどの様々なアンテナ（Antenna）に対して、ある特定のアンテナ（Antenna）のみの影響を適切に評価できる試料の製造も重要である。例えば、特定の工程以降からは、プラズマダメージがＴＥＧ（Test Element Group）のゲート絶縁膜に加わることを抑制できる半導体装置の製造方法に関する例が報告されている（特許文献１参照）。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】J. C. Chen, B. W. McGaughy, D. Sylvester, and C. Hu, “An on-chip attofarad interconnect charge-based capacitance measurement （CBCM） technique,” in IEDM Tech. Dig., 1996, pp. 3.4.1-3.4.4./ Yao-Wen Chang, Hsing-Wen Chang, Chung-Hsuan Hsieh, Han-Chao Lai, Tao-Cheng Lu, Wenchi Ting, Joseph Ku, and Chih-Yuan Lu, "A Novel Simple CBCM Method Free From Charge Injection-Induced Errors" in IEEE ELECTRON DEVICE LETTERS, VOL. 25, NO. 5, MAY 2004 pp.262-264
【非特許文献２】Bernhard Sell, Alejandro Avellan, and Wolfgang H. Krautschneider,"Charge-Based Capacitance Measurements (CBCM) on MOS Devices" in IEEE TRANSACTIONS ON DEVICE AND MATERIALS RELIABILITY, VOL. 2, NO. 1, MARCH 2002 pp.9-12
【非特許文献３】G.Groeseneken, H.E.Meas, N.Beltran, and R.T.DeKeersmaecher,”A Reliable Approach to Charge-Pumping Measurements in MOS Transistors,” IEEE Trans. Electron. Dev., Vol.ED-31, pp.42-53, 1984.
【特許文献】
【００１４】
【特許文献１】特開２００７−１２３６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところで、PIDのMISFET特性への影響として、ゲートリーク変化、またはVthシフト、またはその両方が観測される。このうち、Vthシフトのみが観測される場合において、CV測定によるVthシフト観測とダメージによる界面準位密度変化観測が可能であるが、従来PIDの影響を受けた微小なMISFETに対してCV測定と界面準位密度評価を同時に実現することは以下の理由により困難であった。
【００１６】
すなわち、一般的なCV測定では数pF以上の容量が必要でゲート容量およびアンテナ（Antenna）がいずれも大面積になり実装が困難であった。また、微小容量測定可能な従来のCBCM（Charge Based Capacitance Measurement）回路を用いた手法だけでは疑似インバータの出力部のジャンクションが保護ダイオードの役割を果たし、PIDの影響を適切に評価することができなかった。
【００１７】
さらに、チャージポンピング法はゲート絶縁膜の界面準位評価手法としてよく用いられる手法であるが、PIDによるゲート絶縁膜界面評価を考えたとき、チャージポンピング法を実施するDUT（Device Under Test）でCV測定を実施するためには少なくとも数pF以上の容量が必要であり、大面積のゲート容量DUTが必要となる上、数pF以上の大面積ゲート容量DUTにPIDを誘起するためにはMetal Antennaの面積も大面積となり大規模なDUTでなくては評価できなかった。
【００１８】
本技術は、このような状況に鑑みてなされたものであり、特に、公知の微小容量測定可能なCBCM回路を応用することで、既存のMISFETとほぼ同じ面積のDUTに対するVthシフトによるPIDの評価を可能にするものである。
【課題を解決するための手段】
【００１９】
本技術の一側面の評価装置は、疑似インバータを有するCBCM（Charge Based Capacitance Measurement）回路と、DUT（Device Under Test）となるMISFET（Metal Insulator Semiconductor Field-Effect Transistor）とが接続され、前記MISFETのPID（Plasma （Process） Induced Damage）を評価する評価装置であって、前記DUTのゲートとアンテナとが並列接続される。
【００２０】
前記アンテナと前記疑似インバータの出力とは、前記アンテナよりも上層の配線で接続されるようにすることができる。
【００２１】
前記DUTおよび前記疑似インバータのゲートが形成された後に、前記DUTに接続する前記アンテナが形成され、その後に前記アンテナよりも上層で接続されるようにすることができる。
【００２２】
前記アンテナの対向電極をさらに含ませるようにすることができる。
【００２３】
前記DUTの容量は数fF乃至数十fF程度とすることができる。
【００２４】
前記疑似インバータは、PMISFET(P-type Metal Insulator Semiconductor Field Effect Transistor：以下、PMISとも称する)とNMISFET(N-type Metal Insulator Semiconductor Field Effect Transistor：以下、NMISとも称する)で構成されるようにすることができる。
【００２５】
前記疑似インバータは、Transfer Gate（CMISFET(Complementary Metal Insulator Semiconductor Field Effect Transistor) Switch）で構成されるようにすることができる。
【００２６】
前記アンテナは、積層チップからなる積層チップ構造における貫通孔とすることができる。
【００２７】
前記アンテナは、積層チップからなる積層チップ構造とすることができ、前記疑似インバータと前記DUTとは、前記積層チップの各チップに配置されるようにすることができる。
【００２８】
前記アンテナに対して対向して配置されるアンテナ対向電極をさらに含ませるようにすることができ、前記アンテナ対向電極には、前記DUTのゲートと同相のクロック信号が入力されるようにすることができる。
【００２９】
前記アンテナ対向電極に入力されるクロック信号、および前記CBCM回路に入力される２系統のクロック信号を、１のクロック信号より分岐生成する回路をさらに含ませるようにすることができる。
【００３０】
前記DUTのSource/Drain端子とWell端子とが分離されているようにすることができる。
【００３１】
前記Well端子の電圧が、前記DUTのゲートの電圧よりも高く、前記MISFETに実効的に負電圧が印加されるようにすることができる。
【００３２】
前記チャージポンピング電流を測定する電流測定部をさらに含ませるようにすることができる。
【００３３】
本技術の一側面の半導体装置は、疑似インバータを有するCBCM（Charge Based Capacitance Measurement）回路と、DUT（Device Under Test）となるMISFET（Metal Insulator Semiconductor Field-Effect Transistor）とが接続され、前記MISFETのPID（Plasma （Process） Induced Damage）を評価する評価装置を含む半導体装置であって、前記DUTのゲートとアンテナとが並列接続され、前記PIDとしてVthシフトを検知した後、前記Vthシフトが大きいチップのみヒューズによるトリミングにより内部電源電圧を昇圧させる補正部を含む。
【００３４】
前記補正部には、前記Vthシフトが所定値よりも大きいチップのみ内部電源電圧を昇圧させるようにすることができる。
【００３５】
前記補正部には、前記PID耐性が強い回路を予め実装しておき、前記Vthシフトが所定値よりも大きいチップに対してはPID耐性が弱い回路をヒューズで切断し、耐性強い回路へ切り替えさせるようにすることができる。
【００３６】
前記補正部には、前記Vthシフトが前記所定値よりも大きいチップに対して、前記PID耐性弱い回路から耐性強い回路へ切り替えるようにさせることができる。
【００３７】
本技術の一側面の半導体装置は、疑似インバータを有するCBCM（Charge Based Capacitance Measurement）回路と、DUT（Device Under Test）となるMISFET（Metal Insulator Semiconductor Field-Effect Transistor）とが接続され、前記MISFETのPID（Plasma （Process） Induced Damage）を評価する評価装置であって、前記DUTのゲートとアンテナとが並列接続され、評価結果に基づいて、決定されたプラズマプロセス条件により製造される。
【００３８】
本技術の一側面においては、疑似インバータを有するCBCM（Charge Based Capacitance Measurement）回路と、DUT（Device Under Test）となるMISFET（Metal Insulator Semiconductor Field-Effect Transistor）とが接続され、前記MISFETのPID（Plasma （Process） Induced Damage）が評価され、前記DUTのゲートとアンテナとが並列接続される。
【００３９】
本技術の一側面の評価装置は、独立した装置であっても良いし、評価装置として機能するブロックであっても良い。
【発明の効果】
【００４０】
本技術の一側面によれば、既存のMISFETとほぼ同じ面積のDUT（Device Under Test）に対するVthシフトによるPID（Plasma （Process） Induced Damage）を評価することが可能となる。
【図面の簡単な説明】
【００４１】
【図１】PIDの発生原理を説明する図である。
【図２】PIDの評価方法の原理を説明する図である。
【図３】PIDを評価するためのCV測定方法を説明する図である。
【図４】CBCM回路の構成例を説明する図である。
【図５】チャージポンプ法によるPIDの評価方法を説明する図である。
【図６】本技術のPIDの評価装置の第１の実施の形態の構成例を説明する図である。
【図７】図６のCBCM回路の動作方法を説明する図である。
【図８】本技術のPIDの評価装置の第２の実施の形態の構成例を説明する図である。
【図９】図６の評価装置による評価方法における効果を説明する図である。
【図１０】図８の評価装置による評価方法における効果を説明する図である。
【図１１】本技術のPIDの評価装置の第３の実施の形態の構成例を説明する図である。
【図１２】本技術のPIDの評価装置の第４の実施の形態の構成例を説明する図である。
【図１３】本技術のPIDの評価装置の第５の実施の形態の構成例を説明する図である。
【図１４】本技術のPIDの評価装置の第６の実施の形態の構成例を説明する図である。
【図１５】本技術のPIDの評価装置の第７の実施の形態の構成例を説明する図である。
【図１６】本技術のPIDの評価装置の第８の実施の形態の構成例を説明する図である。
【図１７】本技術のPIDの評価装置の第９の実施の形態の構成例を説明する図である。
【図１８】本技術のPIDの評価装置の第１０の実施の形態の構成例を説明する図である。
【図１９】本技術のPIDの評価装置の第１１の実施の形態の構成例を説明する図である。
【図２０】本技術のPIDの評価装置の第１２の実施の形態の構成例を説明する図である。
【図２１】本技術のPIDの評価装置の第１３の実施の形態の構成例を説明する図である。
【図２２】図２１の評価装置を内蔵した半導体装置と測定部とによる、半導体装置の歩留まりを改善するための第１の補正処理を説明するフローチャートである。
【図２３】図２２の第１の補正処理による効果を説明する図である。
【図２４】本技術のPIDの評価装置の第１４の実施の形態の構成例を説明する図である。
【図２５】図２４の評価装置を内蔵した半導体装置と測定部とによる、半導体装置の歩留まりを改善するための第２の補正処理を説明するフローチャートである。
【図２６】本技術のPIDの評価装置の第１５の実施の形態の構成例を説明する図であって、１のクロックを３系統のクロックに変換する構成例を説明する図である。
【発明を実施するための最良の形態】
【００４２】
＜評価装置の概要＞
半導体集積回路の薄膜デバイス製造には、エッチング、アッシング、イオン注入、プラズマCVD（Chemical Vapor Deposition）など多くのプラズマプロセスが用いられている。
【００４３】
このプラズマプロセス中の電荷がMISFET（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極に流入し、その際にゲート絶縁膜に強電界が印加されるために大電流が流れ、ゲート絶縁膜中やSi（シリコン）など半導体界面に欠陥やキャリアトラップ準位を生成することが分かっている。
【００４４】
より詳細には、電荷流入となる要因の１つがプラズマの空間的な不均一性が挙げられる。被プロセスウェハ面内でプラズマ（プラズマ電位・電子密度・電子温度など）に不均一があると、図１の状態Ａで示される様に、プラズマからウェハに流入する電子電流とイオン電流の平衡状態が局所的に崩れる。これにより、上部電極（トランジスタのゲート電極にあたる）に電荷が蓄積される。
【００４５】
また、もう一つの要因は、「電子シェーディング効果」である。図１の状態Ｂで示される様に、プロセス途中のウェハ上には、絶縁膜（例えば、フォトレジスト・酸化膜など）を被った高アスペクト比の微細パターンが存在する。このとき、電子とイオンの空間的な運動量の違いにより、微細パターン上部に電子が付着し電子電流が遮へいされる。結果として、電子電流とイオン電流の平衡状態が崩れ、電荷蓄積が誘起される。電子シェーディング効果による電荷蓄積は、プラズマが空間的に均一な場合にも起こりうる現象である。
【００４６】
このような電荷蓄積が起こると、トランジスタのゲート酸化膜に高電界がかかりトンネル電流が流れるため、ゲート酸化膜の破壊や劣化が生じる。このゲート酸化膜の破壊や劣化に基づいたダメージがPID（Plasma （Process） Induced Damage）である。このPIDは、トランジスタの不良や製造歩留まりの低下に直結する。
【００４７】
そこで、このPID（Plasma （Process） Induced Damage）によるMISFET特性劣化を測定することで、製品を評価することが考えられている。
【００４８】
より具体的には、PIDを評価するにあたって、その指標としてゲートリークとVthシフトとがある。
【００４９】
＜従来のPID評価構造＞
図２は、従来のPID評価構造の模式図を示したものである。配線工程のPID源であるMetalやViaをアンテナ（Antenna）と呼ぶ。PIDの評価は、このアンテナ１２のMetal面積やVia数が、例えば、図２の左部で示されるように、小さい場合をリファレンスとする。そして、図２の中部で示されるようなアンテナ１２が大の場合、または、図２の右部で示される様なアンテナ１２が大で、かつ、保護ダイオード１３を有するもの（保護ダイオードはプラズマプロセス中の電荷を逃がしゲート酸化膜にダメージを与えにくくする効果がある）に関して、ゲートリークやVthシフトの観測結果に基づいたものとされる。
【００５０】
ゲートリークは、ゲート電極とウェル電極およびソース-ドレイン電極間に電圧を印加して電流をゲート電極またはウェル電極でモニタすることで得られる。
【００５１】
図２においては、ソースおよびドレインを接地し、アンテナ１２を介して、ゲートに電源より電圧Ｖを印加し、電流計Ａによりゲート容量DUT（Device Under Test）１１のゲートリークがモニタされる。ここで、図２の左部においては、アンテナ１２の面積が小さな状態であるが、図２の中部には、アンテナ１２’が接続されて、より大きな面積となる様に構成されている。さらに、図２の右部においては、保護ダイオード１３が設けられている。
【００５２】
Vthシフトは、MISFETのVg（ゲート電極印加電圧）-Id（ドレイン電流）特性から算出する方法が一般的であるが、Cg（ゲート絶縁膜容量）-Vg測定（以下、CV測定と称する）から算出することも可能である。
【００５３】
＜CV測定の概略＞
ここで、図３を参照して、従来一般的に使用されていたLCRメータやインピーダンスアナライザによるCV測定（インピーダンス測定）の概略について説明する。
【００５４】
図３で示される様に、CV測定においては、発振器OC、電源Ｖ、DUT、および電流計Aが直列に接続されており、これをモニタし、算出することにより、Vthが算出される。
【００５５】
また、近年微小容量測定手法としてCharge Based Capacitance Measurement（以下CBCM法と称する）も主に配線間微小容量測定に用いられており（非特許文献１参照）、ゲート絶縁膜容量へ適用した例も報告されている（非特許文献２参照）。
【００５６】
ここで、図４を参照して、従来のCBCM回路の構成について説明する。CBCM回路３０は、疑似インバータ３１、およびゲート容量DUT３２より構成されている。
【００５７】
疑似インバータ３１は、PMISFET(P-type Metal Insulator Semiconductor Field Effect Transistor：以下、PMISとも称する)からなるトランジスタＴｒ１１、およびNMISFET(N-type Metal Insulator Semiconductor Field Effect Transistor：以下、NMISとも称する)からなるトランジスタＴｒ１２より構成される。トランジスタＴｒ１１乃至Ｔｒ１２のそれぞれの出力がゲート容量DUT３２に接続されている。
【００５８】
このPMISとNMISとからなるトランジスタＴｒ１１，Ｔｒ１２のゲート電極（PMISゲート電極：CLK1/NMISゲート電極：CLK2）にオーバーラップしない（PMISがOnのとき、NMISはOff、NMISがOnのとき、PMISはOffになっていてPMISおよびNMISが同時Onしない）パルス状の電圧（以下、CLKと称する）を加えることで、DUTが充電/放電を繰り返すことを利用し、Vds電極またはVgnd電極で電流をモニタし、得られた電流を積分することで充放電電荷を算出する。ここで、PMISからなるＴｒ１１およびNMISからなるＴｒ１２をそれぞれTranfer Gate(CMIS(Complementary Metal Insulator Semiconductor Field Effect Transistor) Switch)で置き換えてもよい。
【００５９】
＜チャージポンピング法＞
PIDのMISFETの影響を評価する上で、ゲート絶縁膜とSiなど半導体界面におけるPIDに由来すると思われるキャリアトラップ界面準位もまた重要な指標の一つである。界面準位を評価する手法はいくつかあるが、そのうちの一つに図５に示すチャージポンピング法がある（非特許文献３参照）。
【００６０】
基本的にMISFETのゲート電極Gにはトランジスタを蓄積状態から反転状態に繰り返し切り替えるためのパルスジェネレータが接続されている。そのゲート電極Gにパルスが印加されている間パルスの立上り、立下りのタイミングで多数キャリアと少数キャリアの再結合が起こり、その結果通常のドレインD-ソースS間の電流と反対方向の電流が発生する。この電流はチャージポンピング電流ICPと呼ばれ、MISFETのバルクもしくは基板電極に高感度の電流計を接続することにより測定できる。このチャージポンピング電流ICPを電流計Ａにおいて計測することにより、以下の式（１）で示されるようにキャリアトラップ電荷密度Nitが求められるので、これを利用して、キャリアトラップ界面準位を評価することができる。
【００６１】
【数１】
2016092076.tif 000003
・・・（１）
【００６２】
＜Vthシフトの影響＞
ところで、近年、MISFETの生産現場において、配線工程中のPIDによるMISFETの特性変動としてVthシフトによる影響が大きなものになっており、例えば、PIDによるVthシフトは回路の動作マージンを狭め最悪誤動作を引き起す恐れがある。
【００６３】
このPIDによるVthシフトによる影響を低減することが急務であるが、それ以前にPIDによるVthシフトを定量的にモニタリングする必要がある。逆に言えば、Vthシフトを精度よくモニタリングする手法があれば、プロセス、デバイス、構造および回路等による有効な対策を打てる可能性があると考えられる。
【００６４】
ゲートリークが観測されずVthシフトのみが観測される場合（以下、VthシフトモードPIDと称する）、MISFETのVg-Id静特性からVthシフトを算出する手法に加えて、図３に代表されるようなCV測定によりVthシフトを算出する手法も一般的である。
【００６５】
しかしながら、このLCRメータまたはインピーダンスアナライザを利用したCV測定においては、測定するDUT（Device Under Test）の容量が主に測定系の外来ノイズの影響を受けないように最低でも数pF以上の容量が必要である。
【００６６】
図３を参照して説明した測定方法でVthシフトモードPIDを測定するにはDUTとなるMISFETのゲート面積もかなりの大面積になり、加えてPIDの影響を効果的に評価するためにはPIDを誘起するためのアンテナ（Antenna）もそれに応じて大面積になる。
【００６７】
すなわち、スクライブラインや製品チップ（Chip）に実装するには非現実的な面積となるだけでなく、製品チップを構成するMISFETと乖離した大面積構造での評価にならざるをえないということになる。
【００６８】
数pF以上の容量を確保するためにDUTの面積を大きくしすぎない手段として、図４を参照して説明したCBCM回路を利用する手法がある。
【００６９】
この測定方法では、上述した様に、疑似インバータ３１と呼ばれるPMISとNMISの出力にDUTが接続されており、PMISとNMISのゲート電極（PMISゲート電極：CLK1/NMISゲート電極：CLK2）にオーバーラップしない（PMISがOnのとき、NMISはOff、NMISがOnのとき、PMISはOffになっており、PMISおよびNMISが同時Onしない）パルス状の電圧（以下CLK信号と称する）を加えることで、DUTが充電/放電を繰り返すことを利用し、Vds電極またはVgnd電極で電流をモニタし、得られた電流を積分することで充放電電荷を算出することができる。
【００７０】
より詳細には、Vds電極またはVgnd電極を流れるモニタ電流をI[A]、疑似インバータのゲート電極に入力するCLK周期をf[Hz]、DUTのゲート絶縁膜に印加される電圧をV[V](Vds-Vsdb)、求めたい容量をC[F]とすると、以下の式（２）により容量Cを算出できる。
【００７１】
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・・・（２）
【００７２】
式（２）から分かるように、CBCM回路では疑似インバータに入力するCLK信号の周期を速くすることで測定電流を大きくすることができ、数fF乃至数十fF程度の微小な容量でも測定可能であることが大きな特徴である。
【００７３】
しかしながら、疑似インバータの出力ジャンクション（図４におけるトランジスタＴｒ１１，Ｔｒ１２における点線で囲まれた部位）がDUTゲートに接続されており、このジャンクションが保護ダイオードとして働きDUTゲートにプラズマプロセス中のチャージが十分誘起できないため、このままのCBCM回路の構造ではPID評価には使えない。
【００７４】
加えて、アンテナ（Antenna）となるMetalまたはViaはゲート容量DUTを測定する際には寄生容量として観測されてしまう。現在、実測評価した構造では数十fFのDUTゲート容量に対して1pF程度の寄生容量が観測されている。
【００７５】
PIDを評価する指標として、前述のゲートリークやVthシフトに加えてゲート絶縁膜-半導体（Siなど）界面の界面準位密度がある。
【００７６】
この界面準位密度を抽出する評価手法としてチャージポンピング法がある。前述のCBCM回路を用いてVthシフトを抽出し、同じDUT（Device Under Test）でチャージポンピング法による界面準位密度を抽出できればPIDに対する解析性が向上し考察も深まると考えられる。
【００７７】
しかしながら、CBCM回路を利用したMISFETに対してチャージポンピング法をそのまま適用できない。
【００７８】
すなわち、図５を参照して説明したように、チャージポンピング法は、チャネルが蓄積状態から反転状態へ遷移する過程（またはその逆）でゲート絶縁膜-半導体界面付近のキャリア捕獲準位（これを界面準位と呼んでいる）にキャリアが捕獲、放出され、その際の捕獲放出電流が半導体基板への注入電流として観測されることを利用したものである。
【００７９】
したがって、チャージポンピング法ではMISFETのチャネル部が蓄積状態から反転状態へと変化するようにゲート電極に入力するパルス状の電圧を制御する必要がある。つまり、このパルス状電圧を負から正、または正から負へと変化させて印加する必要がある。
【００８０】
しかしながら、この電圧をそのままCBCM回路に適用しようとすると、VdsまたはVgndに負電圧を印加する必要があるが、その場合、疑似インバータ３１のn+拡散層とPwellとが順バイアスになってしまいDUTのゲートに所望の電圧印加ができない。正電圧を印加する場合においても電圧条件（Vds or Vgnd＞電源電圧）によってはp+拡散層とNwellとが順バイアスになってしまう可能性もある。
【００８１】
以上、整理すると、以下のようになる。
【００８２】
＜１＞PIDによるVthシフトを定常的にかつ定量的にモニタリングする手法が確立しておらず有効な対策を打つことができていない。
【００８３】
＜２＞図３の従来CV測定（LCRメータ）ではpF以上の容量が必要でDUTもアンテナ（Antenna）も大面積になってしまい製品チップのMISFETの構造を反映しているとは言えない。
【００８４】
＜３＞従来のCBCM構造ではDUTゲートが疑似インバータジャンクションへ接続され保護ダイオードの役割を果たしてしまいDUTゲートに対して所望のPIDを誘起できない
【００８５】
＜４＞アンテナ（Antenna）となるMetalまたはViaの容量が寄生容量として余計に観測されてしまう。
【００８６】
＜５＞従来のCBCM回路にチャージポンピング測定法を適用することを考えた場合において、DUTゲートに負電圧を印加しようとすると疑似インバータのジャンクションが順バイアスになってしまいDUTゲートに負電圧を印加することができない。
【００８７】
＜本技術を適用したCBCM回路を含む評価装置の第１の構成例＞
本技術はVthシフトモードPIDを評価する上で有効なCBCM回路とモニタリング手法を提案するものである。
【００８８】
まず、図６を参照して、本技術を適用したVthシフトモードPIDを評価する上で有効な評価装置の等価回路および断面構造について説明する。この図６の評価装置は、本技術の第１の特徴および第２の特徴を備えている。尚、図６の左部は、本技術の評価装置の等価回路を示しており、図６の右部は、評価装置の断面構造を示している。尚、図６以降において、図１乃至図５のいずれかを参照して説明した構成と同一の機能を備えた構成については、同一の符号、および同一の名称を付しており、その説明は省略するものとする。
【００８９】
図６の右部の断面構造に示されるように、本技術の第１の特徴は、CBCM回路においてアンテナ（Antenna）５０となるMetalまたはViaよりも上層のMetal工程が疑似インバータ３１と接続されていることである。
【００９０】
すなわち、図６の右部においては、アンテナ５０が、上層部の配線５２を介して、端子Vds、CLK1，CLK2，Vgnd、反転回路Ｉｎ１１，Ｉｎ１２、およびトランジスタＴｒ１１乃至Ｔｒ１４、配線５２乃至５４により構成される疑似インバータ３１に並列に接続されている。
【００９１】
尚、図６の右部においては、さらに、アンテナ５０が、対向電極５１−１，５１−２により挟み込まれており（対向電極５１−１, ５１−２には図６左部のCLKmが入力される）、上面において配線５２に接続され、下面において配線５４に接続されている。配線５４は、DUTのゲートであり、DUTのソース-ドレイン端子は、それぞれ接地されている。また、図６の左部においては、アンテナ（Antenna）５０の容量がCmで示されており、回路の寄生容量がCpとして示されている。
【００９２】
このことによりアンテナ（Antenna）からのPIDチャージはDUTゲートである端子５４に流れ込み、アンテナ（Antenna）５０が形成された以降のPIDチャージは疑似インバータ３１のジャンクションが保護ダイオードの役割を果たし逃がしてくれるため、この構造でCV測定を実施することでアンテナ（Antenna）５０のみに対するVthシフトモードPIDが評価可能となる。
【００９３】
図７は、対向電極入力CLKmと疑似インバータ入力CLK1，CLK2との関係を模式的に示したものである。
【００９４】
これはCharge Injection-induced-Error-Free CBCM (CIEF-CBCM) (Yao-Wen Chang, Hsing-Wen Chang, Chung-Hsuan Hsieh, Han-Chao Lai, Tao-Cheng Lu, Wenchi Ting, Joseph Ku, and Chih-Yuan Lu, "A Novel Simple CBCM Method Free From Charge Injection-Induced Errors" in IEEE ELECTRON DEVICE LETTERS, VOL. 25, NO. 5, MAY 2004 pp.262-264)に記載の技術を応用したものである。
【００９５】
第２の特徴は、図６および図７で示されるように、この構造においてアンテナ（Antenna）５０のMetalまたはViaに対して対向電極５１−１，５１−２を設置し、このアンテナ（Antenna）対向電極５１−１，５１−２に常にDUTゲートと同相の対向電極入力CLKmを入力することでアンテナ（Antenna）５０の寄生容量が観測されないようにしたモニタリング手法である。
【００９６】
つまり、疑似インバータ入力CLK1がONする前に対向電極入力CLKmを電圧Vgndから電圧Vdsへと変化させ、疑似インバータ入力CLK2がONする前に対向電極入力CLKmを電圧Vdsから電圧Vgndへと変化するように対向電極５１−１，５１−２に入力するように制御する。これにより、対向電極入力CLKmの電位は常にDUTゲート５４の電位と同電位（同位相）になり、アンテナ（Antenna）５０に電位差が発生せず寄生容量Cmが観測されない。
【００９７】
尚、以上においては、疑似インバータ３１においては、Transfer Gate(CMIS Switch)により構成される例が示されているが、同様に機能するものであれば、その他の構成であってもよく、例えば、図４で示すPMISからなるトランジスタＴｒ１１およびNMISからなるトランジスタＴｒ１２で構成されるようにしてもよい。
【００９８】
＜本技術を適用したCBCM回路を含む評価装置の第２の構成例＞
次に、図８を参照して、CBCM回路を用いたチャージポンピング法によるモニタリング手法を用いた評価装置について説明する。図８の評価装置は、本技術における第３の特徴を備えている。
【００９９】
すなわち、本技術の第３の特徴は、図８で示されるように、DUTのウェル端子（Vwell）とソース-ドレイン端子（VSD）とを分離し、DUTゲート絶縁膜に負電圧を印加したい場合には、ウェル端子電位Vwell＞ゲート電位Vdsとなるようにウェル端子電位Vwellを調整することで実効的にゲート絶縁膜に負電圧を印加するというものである。このDUTゲートのウェル端子とソース-ドレイン端子を別端子とする構成と本モニタリング手法によりCBCM回路でもチャージポンピング電流を測定することが可能である。
【０１００】
＜効果について＞
次に、図９，図１０を参照して、図６および図８の構成例によるCV測定結果およびチャージポンピング測定結果について説明する。
【０１０１】
図９の左部は、アンテナ（Antenna）５０の寄生容量をキャンセリングする前のCV測定結果であり、図９の右部は本技術の手法を適用してアンテナ（Antenna）５０の寄生容量をキャンセリングしたCV測定結果である。いずれも、縦軸が左部はゲート容量ＤＵＴ３２の容量Cgにアンテナ５０の容量Cmおよび回路の寄生容量Cpを加えたトータルの容量C_all、および右部は図６，図７を参照して説明したモニタリング手法によりCmをキャンセルしさらに別手法（例えば非特許文献１に記載のゲート容量ＤＵＴを接続しない構造においてCpのみを抽出する手法があり、例えばCharge Injection-induced-Error-Free CBCM (CIEF-CBCM) (Yao-Wen Chang, Hsing-Wen Chang, Chung-Hsuan Hsieh, Han-Chao Lai, Tao-Cheng Lu, Wenchi Ting, Joseph Ku, and Chih-Yuan Lu, "A Novel Simple CBCM Method Free From Charge Injection-Induced Errors" in IEEE ELECTRON DEVICE LETTERS, VOL. 25, NO. 5, MAY 2004 pp.262-264)に記載の手法でCpのみを抽出する手法がある)によりCpをキャンセルした後に算出されるゲート容量ＤＵＴ３２のゲート容量Cgであり、横軸が疑似インバータの出力を介して印加されるゲート容量ＤＵＴ３２のゲート電位Vdsである。
【０１０２】
すなわち、図９の左部では1pF程度の寄生容量が支配的でゲート容量を観測し難くしているのに対して、本技術手法適用の図９の右部では数fF乃至数十fF程度のゲート容量を十分抽出することができることが示されている。
【０１０３】
図１０は、図８の構成例を参照して説明したモニタリング手法によってアンテナ比（AR:Antenna Ratio）別に測定した結果である。CLK振幅一定の下、横軸がベース電圧、縦軸がチャージポンピング電流Icpである。図１０では、アンテナ比が大きくなるにつれてIcpが増加している、すなわち界面準位密度が増加していることが分かる。つまり、本技術手法適用によりアンテナ比に応じて界面準位密度を抽出できていることが示されている。
【０１０４】
＜本技術を適用したCBCM回路を含む評価装置の第３の構成例＞
アンテナ５０は、例えば、図１１で示されるように、Metalからなるアンテナ５０Ａであってもよい。
【０１０５】
＜本技術を適用したCBCM回路を含む評価装置の第４の構成例＞
アンテナ５０は、例えば、図１２で示されるように、Viaからなるアンテナ５０Ｂであってもよい。
【０１０６】
＜本技術を適用したCBCM回路を含む評価装置の第５の構成例＞
アンテナ５０は、例えば、図１３で示されるように、TSV（Through Silicon Via）などの貫通孔からなるアンテナ５０Ｃであってもよく、また、チップ積層構造であって、DUTと疑似インバータが、それぞれ異なる層Ｌ１，Ｌ２に設けられるようにしてもよい。
【０１０７】
＜本技術を適用したCBCM回路を含む評価装置の第６の構成例＞
アンテナ５０は、例えば、図１４で示されるように、TSV（Through Silicon Via）などの貫通孔からなるアンテナ５０Ｄであってもよく、また、チップ積層構造であって、アンテナ５０Ｄが層Ｌ１に設けられ、DUTと疑似インバータとが、同一の層Ｌ２に設けられるようにしてもよい。
【０１０８】
＜本技術を適用したCBCM回路を含む評価装置の第７の構成例＞
アンテナ５０は、例えば、図１５で示されるように、層Ｌ１の貼り合わせ面Ｆを貫通しているTSV（Through Silicon Via）2などの貫通孔からなるアンテナ５０Ｅであってもよく、また、チップ積層構造であって、アンテナ５０Ｅが層Ｌ１に設けられ、DUTと疑似インバータとが、異なる同一の層に設けられるようにしてもよい。尚、この例におけるTSV1およびTSV2の構成については、特開２０１４−０８２５１４号公報を参照されたい。
【０１０９】
＜本技術を適用したCBCM回路を含む評価装置の第８の構成例＞
アンテナ５０は、例えば、図１６で示されるように、層Ｌ１の貼り合わせ面Ｆを貫通していないTSV（Through Silicon Via）1などの貫通孔からなるアンテナ５０Ｆであってもよく、また、チップ積層構造であって、アンテナ５０ＦとDUTとが層Ｌ１に設けられ、疑似インバータとが、異なる層に設けられるようにしてもよい。尚、この例におけるTSV1およびTSV2の構成については、特開２０１４−０８２５１４号公報を参照されたい。
【０１１０】
＜本技術を適用したCBCM回路を含む評価装置の第９の構成例＞
アンテナ５０は、例えば、図１７で示されるように、層Ｌ１乃至Ｌ３の多層構造であってMetalからなるアンテナ５０Ｇであってもよく、また、チップ積層構造であって、アンテナ５０ＧとDUTとが層Ｌ１に設けられ、疑似インバータとが、異なる層Ｌ３に設けられるようにしてもよい。
【０１１１】
＜本技術を適用したCBCM回路を含む評価装置の第１０の構成例＞
通常CBCM法により容量測定のみ実施する場合、図１８で示されるようにMISFETのSource/Drain/Well端子を共通化してもよい。尚、この構成は、図６で示される構成と同一である。
【０１１２】
＜本技術を適用したCBCM回路を含む評価装置の第１１の構成例＞
また、通常CBCM法により容量測定、およびチャージポンピング測定の両方を実施する場合、図１９で示されるようにMISFETのSource/DrainとWell端子を分離する構成とされる。
【０１１３】
＜本技術を適用したCBCM回路を含む評価装置の第１２の構成例＞
さらに、電流-電圧特性を測定する場合、図２０で示されるようにMISFETのSource、Drain、Well端子全てを分離する構成とされる。
【０１１４】
＜本技術を適用したCBCM回路を含む評価装置の第１３の構成例＞
本技術を適用したCBCM回路を含む評価装置を半導体装置であるチップに内蔵するようにしてもよい。
【０１１５】
図２１は、本技術を適用したCBCM回路を含む評価装置を半導体装置であるチップと、評価結果に応じて補正処理を実行させる外部測定部の構成例を示している。
【０１１６】
チップ（Chip）１０１は、ウェハ１４１（図２３）に複数に構成されて、最終的にダイシングされることで製造されるものであり、CBCM回路３０、本体回路１１１、内部基準電圧制御部１１２、および内部基準電圧生成部１１３を備えている。
【０１１７】
外部測定部１０２は、ウェハ１４１（図２３）に設けられた個々のチップ１０１に対して、内部基準電圧を調整するものであり、Vthモニタ部１３１、Vth判定部１３２、および内部基準電圧上昇命令部１３３を備えている。
【０１１８】
本体回路１１１は、各種の機能を実現する回路である。CBCM回路３０は、上述した一連の回路構成のいずれかである。内部基準電圧制御部１１２は、外部測定部１０２からの命令に基づいて、内部基準電圧生成部１１３とを結ぶヒューズＦ１乃至Ｆｎ（複数のヒューズからなるヒューズ群）を切断することによりトリミングして、内部基準電圧を調整し、適切な基準電圧を本体回路１１１に供給させる。
【０１１９】
外部測定部１０２のVthモニタ１３１は、CBCM回路３０に出力信号に基づいてCV測定を行い、Vthシフトを求め、Vth判定部１３２に供給する。
【０１２０】
Vth判定部１３２は、Vthシフトが所定値よりも大きいか否かを判定して、判定結果を内部基準電圧上昇命令部１３３に供給する。
【０１２１】
内部基準電圧上昇命令部１３３は、Vth判定部１３２より供給されてくる判定結果に基づいて、Vthシフトが所定値よりも大きい場合、対象となるチップ１０１の内部基準電圧制御部１２２に対して内部基準電圧を上昇させる命令となる信号を出力する。この命令に基づいて、内部基準電圧制御部１２２は、複数のヒューズＦ１乃至Ｆｎを適正な電圧になるように切断することでトリミングする。
【０１２２】
＜第１の補正処理＞
次に、図２２のフローチャートを参照して、図２１のチップ１０１と外部測定部１０２とによる本技術の測定手法をチップの歩留りを向上させる第１の補正処理について説明する。
【０１２３】
ステップＳ１１において、上述した評価装置であるCBCM回路３０によりVthシフトをモニタするのに必要とされる信号がCV測定により測定されてVthモニタ部１３１に出力される。
【０１２４】
ステップＳ１２において、Vthモニタ部１３１は、検出結果に基づいて、上述した手法によりVthシフトを検出してVth判定部１３２に出力する。
【０１２５】
ステップＳ１３において、Vth判定部１３２は、Vthシフトが所定値よりも大きいか否かを判定し、判定結果を内部基準電圧上昇命令部１３２に対して出力する。内部基準電圧上昇命令部１３２は、Vthシフトが所定値よりも大きいチップ１０１であると判定された場合、チップ１０１の内部基準電圧制御部１１２に対して、内部基準電圧を上昇するように命令を送る。内部基準電圧制御部１１２は、この命令に基づいて、例えば、内部基準電圧を上昇するようにヒューズＦｎを溶断するなどしてトリミングする。これにより、内部基準電圧生成部１１３は、内部基準電圧を上昇して本体回路１１１に供給する。
【０１２６】
すなわち、図２３で示されるように、ウェハ１４１平面上にアレイ状に配置されたチップ１０１−１乃至１０１−ｘ（ｘは、ウェハ１４１に配置されているチップの個数）のうち、Vthシフトが所定値よりも大きい、例えば、点線で囲まれるような範囲のチップ１０１−１乃至１０１−４について、内部基準電圧を上昇するように命令を送る。これに基づいて、チップ１０１−１乃至１０１−４の各内部基準電圧制御部１１２は、この命令に基づいて、例えば、内部基準電圧を上昇するようにヒューズＦｎを溶断するなどしてトリミングする。結果として、内部基準電圧生成部１１３は、内部基準電圧を上昇して本体回路１１１に供給する。
【０１２７】
これにより、PIDによるVthシフトに起因した動作不良品とされる製品チップを良品として救済することが可能となる。
【０１２８】
＜本技術を適用したCBCM回路を含む評価装置の第１４の構成例＞
以上においては、Vthシフトが所定値よりも大きいチップに対して、内部基準電圧を上昇させるようにしたが、PID耐性の高い（強い）機能ブロックに置換するようにしてもよい。
【０１２９】
図２４は、CBCM回路を含む評価装置を半導体装置であるチップと、評価結果に応じて補正処理を実行させ、PID耐性の高い機能ブロックに置換するようにした外部測定部の構成例を示している。尚、図２４において、図２１の構成と同一の機能を備えた構成については、同一の名称、および同一の符号を付しており、その説明は省略するものとする。
【０１３０】
すなわち、図２４において、図２１と異なるのは、チップ１０１において、内部電圧制御部１１２、および内部基準電圧生成部１１３に代えて、PID耐性機能切替制御部１５１、並びに（PID耐性が弱い＝一般的なPID耐性である）機能ブロック１５２および（PID耐性が強い＝一般的なPID耐性よりも高い）機能ブロック１５３を設けた点である。また、外部測定部１０２においては、内部基準電圧上昇命令部１３３に代えて、PID耐性機能ブロック切替命令部１６１を設けた点である。
【０１３１】
すなわち、PID耐性機能ブロック切替命令部１６１は、Vth判定部１３２の判定結果に基づいて、Vthシフトが所定値よりも大きい場合については、より高い耐性のPID耐性機能ブロックに切り替える命令をチップ１０１のPID耐性機能ブロック切替制御部１５１に供給する。
【０１３２】
PID耐性機能ブロック切替制御部１５１は、PID耐性機能ブロック切替命令部１６１からの命令に基づいて、（PID耐性が弱い）機能ブロック１５２、および（PID耐性が強い）機能ブロック１５３のそれぞれが本体回路１１１と接続されているヒューズＦ１０１，Ｆ１０２のうち、いずれかを切断（例えば、溶断）することで切り替える。
【０１３３】
より詳細には、PID耐性機能ブロック切替制御部１５１は、PID耐性機能ブロック切替命令部１６１からの命令がない場合、PID耐性が高い必要がないと判断し、PID耐性の高い機能ブロック１５３が接続されているヒューズＦ１０２を切断して、PID耐性の低い機能ブロック１５２と本体回路１１１とをヒューズＦ１０１を介して接続した状態とする。すなわち、この場合、一般的なPID耐性の機能ブロック１５２が、本体回路１１１に接続された状態となる。
【０１３４】
一方、PID耐性機能ブロック切替制御部１５１は、PID耐性機能ブロック切替命令部１６１からの命令がある場合、PID耐性が高くする必要があると判断し、PID耐性の低い機能ブロック１５２が接続されているヒューズＦ１０１を切断して、PID耐性の高い機能ブロック１５３と本体回路１１１とをヒューズＦ１０２を介して接続した状態とする。すなわち、この場合、一般的なPID耐性よりも高い耐性の機能ブロック１５３が、本体回路１１１に接続された状態となる。結果として、適切なPID耐性の機能ブロックを選択的に接続することが可能となり、PIDによるVthシフトに起因した動作不良品とされる製品チップを良品として救済することが可能となる。
【０１３５】
＜第２の補正処理＞
次に、図２５のフローチャートを参照して、図２４のチップ１０１と外部測定部１０２とによる、Vthシフトまたは界面準位密度が所定値よりも大きいチップに対して、PID耐性の高い（強い）機能ブロックに置換するようにした第２の補正処理について説明する。
【０１３６】
すなわち、ステップＳ３１，Ｓ３２の処理により、上述した図２２におけるステップＳ１１，Ｓ１２の処理と同様に、Vthシフトまたは界面準位密度が測定されると、ステップＳ３３において、Vthシフトまたは界面準位密度が所定値よりも大きいチップ１０１の場合、PID耐性機能ブロック切替命令部１６１は、PID耐性機能ブロック切替制御部１５１にPID耐性の高い機能ブロックに切り替える様に命令を送る。これにより、PID耐性機能ブロック切替命令部１６１は、PID耐性機能ブロック切替命令部１６１からの命令に基づいて、ヒューズＦ１０１を切断して、PID耐性の高い機能ブロック１５３と本体回路１１１とをヒューズＦ１０２を介して接続することにより、PID耐性の高い機能ブロック１５３に置換する。
【０１３７】
一方、ステップＳ３３において、Vthシフトまたは界面準位密度が所定値よりも大きくないチップ１０１の場合、PID耐性機能ブロック切替命令部１６１は、PID耐性機能ブロック切替制御部１５１にPID耐性の弱い機能ブロックに切り替える命令を送らない。これにより、PID耐性機能ブロック切替命令部１６１は、ヒューズＦ１０２を切断して、PID耐性の弱い機能ブロック１５２を、ヒューズＦ１０１を介して本体回路１１１に接続したままの状態とする。
【０１３８】
結果として、以上の処理においても、PIDによるVthシフトに起因した動作不良品とされる製品チップを良品として救済することが可能となる。
【０１３９】
以上においては、図２２または図２５の各ステップを外部測定部１０２と半導体装置であるチップ１０１とで協働して実行する例について説明してきたが、同様の機能を製品チップ１０１内に実装して、チップ１０１内で単独で実行するようにしてもよい。また、内部基準電圧のトリミングまたはPID耐性強い機能ブロックへの切り替えはヒューズを切断することにより実行することにしたが、切り替え機能を有する別の機能ブロックに置き換えるようにしてもよい。さらに、以上においては、Vthシフトが所定値よりも高い場合と低い場合との２つの場合について説明してきたが、複数の閾値を設定し、それらの閾値単位で、複数の種別の内部基準電圧のトリミングまたはPID耐性強い機能ブロックへの切り替えを実現する様にすることで、より適切に不良品となる製品チップを良品として救済する様にしても良い。
【０１４０】
＜本技術を適用したCBCM回路を含む評価装置の第１５の構成例＞
以上においては、クロック信号の入力が３系統である例について説明してきたが、１系統のクロックのみの入力を３系統に分離して動作させるようにしてもよい。
【０１４１】
図２６は、１系統のクロックのみの入力を３系統に分離するようにした評価装置の構成例が示されている。尚、図６の構成と同一の機能を備えた構成については、同一の名称および同一の符号を付しており、その説明は適宜省略するものとする。
【０１４２】
すなわち、図２６の評価装置の回路構成において、図６の構成と異なるのは、１系統のみの疑似インバータ入力のCLK端子であり、CLK_ENABLE端子、およびAntenna_Cap_Cancelling_ENABLE端子が設けられている。また、端子Vds，Vgndに代えて、端子Vds1，Vgnd1，Vds2，Vgnd2が設けられ、さらに、NAND回路１７１、インバータ１７２乃至１７６、NAND回路１７７，１７８、NOR回路１７９、NAND回路１８０、インバータ１８１乃至１８３、並びに、トランジスタＴｒ３１乃至Ｔｒ３４より構成されている。
【０１４３】
これにより、１系統のクロック信号で、３系統のクロック信号の処理を実現することが可能となり、上述したCBCM回路を駆動させることが可能となる。
【０１４４】
以上によれば、公知の微小容量測定可能なCBCM回路に本技術の構造および測定手法を適用することで、製品チップで使用されているMISFETとほぼ同じ面積のDUTに対するVthシフトモードPIDモニタが可能となる。
【０１４５】
また、同一DUTで界面準位密度モニタも可能であるため、同一DUTでのVthシフトと界面準位密度の相関取得が可能となる。これによりPIDメカニズム究明やプロセス改善への指針提示および製品特性との相関取得の効果が期待できる。
【０１４６】
さらに、実装面積が小さく製品チップへの搭載が可能なため、VthシフトモードPIDの時系列傾向管理ができるだけでなく、Vthシフトが大きいチップのみ内部電圧を昇圧するなど製品の歩留り向上の指標としても活用が期待できる。
【０１４７】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１４８】
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
【０１４９】
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
【０１５０】
尚、本技術は、以下のような構成も取ることができる。
（１）  疑似インバータを有するCBCM（Charge Based Capacitance Measurement）回路と、DUT（Device Under Test）となるMISFET（Metal Insulator Semiconductor Field-Effect Transistor）とが接続され、前記MISFETのPID（Plasma （Process） Induced Damage）を評価する評価装置において、
前記DUTのゲートとアンテナとが並列接続される
評価装置。
（２）  前記アンテナと前記疑似インバータの出力とは、前記アンテナよりも上層の配線で接続される
（１）に記載の評価装置。
（３）  前記DUTおよび前記疑似インバータのゲートが形成された後に、前記DUTに接続する前記アンテナが形成され、その後に前記アンテナよりも上層で接続される
（２）に記載の評価装置。
（４）  前記アンテナの対向電極をさらに含む
（１）乃至（３）のいずれかに記載の評価装置。
（５）  前記DUTの容量は数fF乃至数十fF程度である
（１）乃至（４）のいずれかに記載の評価装置。
（６）  前記疑似インバータは、PMISFETとNMISFETで構成される
（１）乃至（５）のいずれかに記載の評価装置。
（７）  前記疑似インバータは、Transfer Gate（CMISFET Switch）で構成される
（１）乃至（６）のいずれかに記載の評価装置。
（８）  前記アンテナは、積層チップからなる積層チップ構造における貫通孔である
（１）乃至（７）のいずれかに記載の評価装置。
（９）  前記アンテナは、積層チップからなる積層チップ構造であり、
前記疑似インバータと前記DUTとは、前記積層チップの各チップに配置される
（１）乃至（８）のいずれかに記載の評価装置。
（１０）  前記アンテナに対して対向して配置されるアンテナ対向電極をさらに含み、
前記アンテナ対向電極には、前記DUTのゲートと同相のクロック信号が入力される
（１）乃至（９）のいずれかに記載の評価装置。
（１１）  前記アンテナ対向電極に入力されるクロック信号、および前記CBCM回路に入力される２系統のクロック信号を、１のクロック信号より分岐生成する回路をさらに含む
（１）乃至（１０）のいずれかに記載の評価装置。
（１２）  前記DUTのSource/Drain端子とWell端子とが分離されている
（１）乃至（１１）のいずれかに記載の評価装置。
（１３）  前記Well端子の電圧が、前記DUTのゲートの電圧よりも高く、前記MISFETに実効的に負電圧が印加される
（１）乃至（１２）に記載の評価装置。
（１４）  前記チャージポンピング電流を測定する電流測定部をさらに含む
（１）乃至（１３）に記載の評価装置。
（１５）  疑似インバータを有するCBCM（Charge Based Capacitance Measurement）回路と、DUT（Device Under Test）となるMISFET（Metal Insulator Semiconductor Field-Effect Transistor）とが接続され、前記MISFETのPID（Plasma （Process） Induced Damage）を評価する評価装置を含む半導体装置であって、
前記DUTのゲートとアンテナとが並列接続され、
前記PIDとしてVthシフトを検知した後、前記Vthシフトが大きいチップのみヒューズによるトリミングにより内部電源電圧を昇圧させる補正部を含む
半導体装置。
（１６）  前記補正部は、前記Vthシフトが所定値よりも大きいチップのみ内部電源電圧を昇圧する
（１５）に記載の半導体装置。
（１７）  前記補正部は、前記PID耐性が強い回路を予め実装しておき、前記Vthシフトが所定値よりも大きいチップに対してはPID耐性が弱い回路をヒューズで切断し、耐性強い回路へ切り替える
（１５）に記載の半導体装置。
（１８）  前記Vthシフトが前記所定値よりも大きいチップに対して、前記PID耐性弱い回路から耐性強い回路へ切り替える
（１５）に記載の半導体装置。
（１９）  疑似インバータを有するCBCM（Charge Based Capacitance Measurement）回路と、DUT（Device Under Test）となるMISFET（Metal Insulator Semiconductor Field-Effect Transistor）とが接続され、前記MISFETのPID（Plasma （Process） Induced Damage）を評価する半導体装置において、
前記DUTのゲートとアンテナとが並列接続される
評価装置の評価結果に基づいて、決定されたプラズマプロセス条件により製造される
半導体装置。
【符号の説明】
【０１５１】
１１  ゲート容量DUT（Device Under Test），  １２，１２’  アンテナ（antenna），  １３  保護ダイオード，  ３０  CBCM（Charge Based Capacitance Measurement）回路，  ３１  疑似インバータ，  ３２  ゲート容量DUT（Device Under Test），  ５０，５０Ａ乃至５０Ｇ  アンテナ（antenna），  ５１，５１−１，５１−２  対向電極，  ５２乃至５４  電極，  １０１  チップ（Chip），  １０２  外部測定部，  １１１  本体回路，  １１２  内部基準電圧制御部，  １１３  内部基準電圧生成部，  １３１  Vthモニタ部，  １３２  Vth判定部，  １３３  内部基準電圧上昇命令部，  １４１  ウェハ，  １５１  PID耐性機能ブロック切替制御部，  １５２  （PID耐性が弱い）機能ブロック，  １５３  （PID耐性が強い）機能ブロック，  １６１  PID耐性機能ブロック切替命令部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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