(57)【要約】【課題】第１サポート膜のドライエッチング時にストッパ膜がエッチングされることを回避すること。【解決手段】半導体装置の製造方法は、半導体基板上に、ストッパ膜、ウエットエッチング速度が異なる少なくとも２種類のシリコン酸化膜の積層膜から形成される第１シリンダ層間膜、第１サポート膜、第２シリンダ層間膜、第２サポート膜を順次形成し、第２サポート膜、第２シリンダ層間膜、第１サポート膜、第１シリンダ層間膜、ストッパ膜を貫通するシリンダホールを形成し、シリンダホールの内面に下部電極を形成し、第２サポート膜に第１開口を形成し、第１開口を介するウエットエッチングにより第２シリンダ層間膜を除去し、第２サポート膜をマスクとして第１サポート膜をエッチングし第１サポート膜に第２開口を形成し、第２開口を介するウエットエッチングにより第１シリンダ層間膜を除去する。【選択図】図８
2016025314.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ストッパ膜、ウエットエッチング速度が異なる少なくとも２種類のシリコン酸化膜の積層膜から形成される第１シリンダ層間膜、第１サポート膜、第２シリンダ層間膜、第２サポート膜を順次形成する工程と、
前記第２サポート膜、前記第２シリンダ層間膜、前記第１サポート膜、前記第１シリンダ層間膜、前記ストッパ膜を貫通するシリンダホールを形成する工程と、
前記シリンダホールの内面に下部電極を形成する工程と、
前記第２サポート膜に第１開口を形成する工程と、
前記第１開口を介するウエットエッチングにより前記第２シリンダ層間膜を除去する工程と、
前記第２サポート膜をマスクとして前記第１サポート膜をドライエッチングし前記第１サポート膜に第２開口を形成する工程と、
前記第２開口を介するウエットエッチングにより前記第１シリンダ層間膜を除去する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１シリンダ層間膜は、第１のウエットエッチング速度を有する第１シリコン酸化膜と、第１のウエットエッチング速度より小さい第２のウエットエッチング速度を有する第２シリコン酸化膜と、の積層膜から成る、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１シリコン酸化膜は不純物含有シリコン酸化膜から成り、
前記第２シリコン酸化膜はシリコン酸化膜から成る、
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ストッパ膜上に前記第１シリコン酸化膜が積層され、前記第１シリコン酸化膜上に前記第２シリコン酸化膜が積層されている、請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記ストッパ膜上に前記第２シリコン酸化膜が積層され、前記第２シリコン酸化膜上に前記１シリコン酸化膜が積層されている、請求項２又は３に記載の半導体装置の製造方法。
【請求項６】
前記ストッパ膜は窒化シリコン膜から成り、
前記第１サポート膜は窒化シリコン膜から成り、
前記第２シリンダ層間膜はシリコン酸化膜から成り、
前記第２サポート膜は窒化シリコン膜から成る、
請求項２乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
半導体基板と、
該半導体基板上に形成されたストッパ膜と、
該ストッパ膜上に形成され、ウエットエッチング速度が異なる少なくとも２種類のシリコン酸化膜の積層膜からなる第１シリンダ層間膜と、
該第１シリンダ層間膜上に形成された第１サポート膜と、
該第１サポート膜上に形成された第２シリンダ層間膜と、
該第２シリンダ層間膜上に形成された第２サポート膜と、
前記第２サポート膜、前記第２シリンダ層間膜、前記第１サポート膜、前記第１シリンダ層間膜、および前記ストッパ膜を貫通して形成されたシリンダホールの内面に形成された下部電極と、
を備える半導体装置。
【請求項８】
前記第１シリンダ層間膜は、第１のウエットエッチング速度を有する第１シリコン酸化膜と、第１のウエットエッチング速度より小さい第２のウエットエッチング速度を有する第２シリコン酸化膜と、の積層膜から成る、請求項７に記載の半導体装置。
【請求項９】
前記第１シリコン酸化膜は不純物含有シリコン酸化膜から成り、
前記第２シリコン酸化膜はシリコン酸化膜から成る、
請求項８に記載の半導体装置。
【請求項１０】
前記第１シリコン酸化膜は前記ストッパ膜上に積層され、前記第２シリコン酸化膜は前記第１シリコン酸化膜上に積層されている、請求項８又は９に記載の半導体装置。
【請求項１１】
前記第２シリコン酸化膜は前記ストッパ膜上に積層され、前記第１シリコン酸化膜は前記第２シリコン酸化膜上に積層されている、請求項８又は１０に記載の半導体装置。
【請求項１２】
前記ストッパ膜は窒化シリコン膜から成り、
前記第１サポート膜は窒化シリコン膜から成り、
前記第２シリンダ層間膜はシリコン酸化膜から成り、
前記第２サポート膜は窒化シリコン膜から成る、
請求項８乃至１１のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、ＤＲＡＭ（dynamic random access memory）のクラウン型キャパシタの下部電極を形成する方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（dynamic random access memory）などに代表される半導体デバイスの高密度化に伴って、半導体デバイスを構成している様々な構成要素の占有面積が縮小されてきている。占有面積の縮小に伴って、ＤＲＡＭではキャパシタの容量が低減してしまうので、下部電極の内壁だけでなく外壁もキャパシタとして容量を確保するために、キャパシタを構成する下部電極をクラウン形状とする方法が提案されている。
【０００３】
例えば、特許文献１は、下部電極をクラウン形状とするために、下部電極の形成後に下部電極の外壁を支えていた層間絶縁膜を除去する方法を開示している。
【０００４】
より具体的には、特許文献１は、その第２の実施の形態として、ストッパ窒化シリコン膜と、不純物含有シリコン酸化膜からなる第１シリンダ層間膜と、窒化シリコン膜からなる第１サポート膜と、シリコン酸化膜からなる第２シリンダ層間膜と、窒化シリコン膜からなる第２サポート膜と、を順次積層する工程と；ストッパ窒化シリコン膜乃至第２サポート膜を貫通するシリンダホールを形成する工程と；シリンダホールの内表面を覆うようにキャパシタの下部電極を形成する工程と；第２サポート膜に開口を形成してフッ酸含有溶液により第２シリンダ層間膜を全て除去する工程と；第２サポート膜の開口パターンをマスクとする異方性ドライエッチング法により上面が露出している第１サポート膜をエッチングし開口パターンを転写する工程と；フッ酸含有溶液により第１サポート膜の開口を介して第１シリンダ層間膜を除去する工程と；を含むクラウン型の下部電極の形成方法を開示している。
【０００５】
フッ酸含有溶液では、第１サポート膜および第２サポート膜を構成する窒化シリコン膜が実質的にエッチングされない。したがって、シリコン酸化膜からなる第１シリンダ層間膜および第２シリンダ層間膜を選択的に除去して、第１サポート膜および第２サポート膜を残存させることができる。第１サポート膜および第２サポート膜は、下部電極の捩れや折損を防止する機能を有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−３０５５７号公報（図１４〜図１６）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、第１サポート膜には、第１シリンダ層間膜の上面に存在する異物に起因したピンホールが存在している場合がある。この場合、第２シリンダ層間膜をウエットエッチング法で除去すると、ピンホールを介して、第１シリンダ層間膜も除去されてしまう。第１シリンダ層間膜が除去されてしまうと、ストッパ窒化シリコン膜の上面が露出した状態となり、第１サポート膜に開口を形成するための異方性ドライエッチングによりストッパ窒化シリコン膜の一部が除去されてしまう。この結果、第１シリンダ層間膜のウエットエッチング時にストッパ窒化シリコン膜の下層に位置する層間絶縁膜が除去される。層間絶縁膜が除去されると、種々の導体が露出してしまい、相互にショートする問題が発生する。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上に、ストッパ膜、ウエットエッチング速度が異なる少なくとも２種類のシリコン酸化膜の積層膜から形成される第１シリンダ層間膜、第１サポート膜、第２シリンダ層間膜、第２サポート膜を順次形成する工程と；前記第２サポート膜、前記第２シリンダ層間膜、前記第１サポート膜、前記第１シリンダ層間膜、前記ストッパ膜を貫通するシリンダホールを形成する工程と；前記シリンダホールの内面に下部電極を形成する工程と；前記第２サポート膜に第１開口を形成する工程と；前記第１開口を介するウエットエッチングにより前記第２シリンダ層間膜を除去する工程と；前記第２サポート膜をマスクとして前記第１サポート膜をドライエッチングし前記第１サポート膜に第２開口を形成する工程と；前記第２開口を介するウエットエッチングにより前記第１シリンダ層間膜を除去する工程と；を含む。
【発明の効果】
【０００９】
本発明によれば、第１シリンダ層間膜を、ウエットエッチング速度が異なる少なくとも２種類のシリコン酸化膜の積層膜で形成しているので、第１サポート膜に存在するピンホールを介して第１シリンダ層間膜がウエットエッチングされた場合であっても、第１シリンダ層間膜全体のエッチングを遅延させることができる。これにより、ストッパ膜の露出を回避することができるので、第１サポート膜のドライエッチング時にストッパ膜がエッチングされることを回避することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例に係る半導体装置の製造方法の第１工程を説明するための断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造方法の第２工程を説明するための断面図である。
【図３】本発明の第１の実施例に係る半導体装置の製造方法の第３工程を説明するための断面図である。
【図４】本発明の第１の実施例に係る半導体装置の製造方法の第４工程を説明するための断面図である。
【図５】本発明の第１の実施例に係る半導体装置の製造方法の第５工程を説明するための断面図である。
【図６】本発明の第１の実施例に係る半導体装置の製造方法の第６工程を説明するための断面図である。
【図７】本発明の第１の実施例に係る半導体装置の製造方法の第７工程を説明するための断面図である。
【図８】本発明の第１の実施例に係る半導体装置の製造方法の第８工程を説明するための断面図である。
【図９】本発明の第１の実施例に係る半導体装置の製造方法の第９工程を説明するための断面図である。
【図１０】本発明の第１の実施例に係る半導体装置の製造方法の第１０工程を説明するための断面図である。
【図１１】本発明の第１の実施例に係る半導体装置の製造方法の第１１工程を説明するための断面図である。
【図１２】本発明の第１の実施例に係る半導体装置の製造方法における、第１シリンダ層間膜の構成を変えた第１の変形例を示す断面図である。
【図１３】本発明の第１の実施例に係る半導体装置の製造方法における、第１シリンダ層間膜の構成を変えた第２の変形例を示す断面図である。
【図１４】関連技術の半導体装置の製造方法における、比較例を示す断面図である。
【発明を実施するための形態】
【００１１】
図１乃至図１１を参照して、本発明の第１の実施例に係る半導体装置の製造方法について詳細に説明する。
【実施例１】
【００１２】
以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等が異なっている。
【００１３】
ここでは、半導体装置の一例としてDRAM（Dynamic Random Access Memory）を例示するが、本発明は、高アスペクト比の構造物を複数のサポート膜で支持するDRAM以外の半導体装置にも適用可能である。また、本第１の実施例に用いられるドライエッチングは、異方性エッチングを行うために用いられる。
【００１４】
図１に示されるように、DRAMは、複数のメモリセルが配置されるメモリセル領域ＭＡと、メモリセルを駆動するための周辺回路領域ＰＡとを有している。図１乃至図１１の各々は、製造途中のDRAMにおけるメモリセル領域ＭＡと周辺回路領域ＰＡとを部分的に表している。
【００１５】
まず、図１を参照して、半導体基板１０に素子分離領域（図示せず）、埋め込みゲート電極１１及び拡散層１１ａ等を形成する。また、半導体基板１０上に層間絶縁膜１２を形成し、それを貫く容量コンタクトプラグ１３や周辺配線１４等を形成する。さらに、ストッパ窒化シリコン膜（ストッパ膜）１５、第１シリンダ層間膜１６、第１窒化シリコン膜（第１サポート膜）１８を順次積層する。
【００１６】
半導体基板１０は、例えばｐ型の単結晶シリコン基板である。半導体基板１０は、素子分離領域（図示せず）によってメモリセル領域ＭＡと周辺回路領域ＰＡとに分離されている。
【００１７】
メモリセル領域ＭＡに形成された埋め込みゲート電極１１及び拡散層１１ａは、トランジスタを構成する。また、埋め込みゲート電極１１は、ワード線としても機能する。容量コンタクトプラグ１３は、拡散層１１ａに接続される。
【００１８】
ストッパ窒化シリコン膜１５は、例えば、CVD（Chemical Vapor Deposition）法を用いて半導体基板１０の全面に厚さ２５ｎｍに形成される。
【００１９】
本第１の実施例では、第１シリンダ層間膜１６は、第１シリコン酸化膜１６ａと第２シリコン酸化膜１６ｂと、の積層膜で形成されている。
【００２０】
詳述すると、第１シリコン酸化膜１６ａは、例えば、不純物含有酸化シリコン膜であって、CVD法を用いて厚さ５００ｎｍに形成される。不純物含有酸化シリコン膜として、リン（Ｐ）やボロン（Ｂ）を含有するBPSG（Boron Phosphorus Silicon Glass）などを用いることができる。不純物含有酸化シリコン膜はエッチング液によるエッチング速度が速いので、後の工程による除去が容易となる。
【００２１】
一方、第２シリコン酸化膜１６ｂは、基本的に不純物を含有しておらず、CVD法を用いて厚さ３００ｎｍに形成される。なお、第２シリコン酸化膜１６ｂは、不純物を含有していてもよいが、そのエッチング速度が、第１シリコン酸化膜１６ａのエッチング速度より遅ければ問題ない。具体的には、第２シリコン酸化膜１６ｂは、モノシラン（ＳｉＨ４）を用いたプラズマCVD法で成長させた、Ｐ−ＳｉＯ２膜から成ってよい。
【００２２】
換言すれば、第１シリコン酸化膜１６ａは、第１のウエットエッチング速度を有するのに対して、第２シリコン酸化膜１６ｂは、第１のウエットエッチング速度より小さい第２のウエットエッチング速度を有する。
【００２３】
図示の例では、第１のウエットエッチング速度は、例えば、２６６．０２（ｎｍ／秒）であり、第２のウエットエッチング速度は、例えば、８７．３（ｎｍ／秒）である。
【００２４】
第１窒化シリコン膜１８は、例えば、CVD法を用いて厚さ３０ｎｍに形成される。第１窒化シリコン膜１８は、スパッタ法やHDP(High Density Plasma)法を用いて形成してもよい。スパッタ法やHDP法で形成された膜は、緻密性が高く、CVD法により形成された膜よりも、溶液によるエッチング速度を低くすることができる。
【００２５】
メモリセル領域ＭＡの第１窒化シリコン膜１８には、ピンホール１９が発生している。
【００２６】
図２に移って、第１窒化シリコン膜１８上に第２シリンダ層間膜２０を積層する。第２シリンダ層間膜２０は、上記第２シリコン酸化膜１６ｂと同様の方法で、厚さ６００ｎｍに形成された、シリコン酸化膜（Ｐ−ＳｉＯ２膜）から成る。したがって、上記第２シリコン酸化膜１６ｂのエッチング速度は第２シリンダ層間膜２０のエッチング速度と同じである。
【００２７】
また、周辺回路領域ＰＡに、第２シリンダ層間膜２０、第１窒化シリコン膜１８、および第１シリンダ層間膜１６を貫通して、ストッパ窒化シリコン膜１５および周辺配線１４に到達する、環状のホール２１ａを形成する。
【００２８】
図３に移って、環状のホール２１ａをガードリング２１で埋める。その後、第２シリンダ層間膜２０上に第２窒化シリコン膜（第２サポート膜）２２を積層する。第２窒化シリコン膜２２は、第１窒化シリコン膜１８と同様の方法で、厚さ２００ｎｍに形成される。
【００２９】
引き続いて、第２窒化シリコン膜２２上にシリコン膜２３を成長し、その後、シリコン膜２３上にマスクプラズマ酸化膜２４を成長する。
【００３０】
その後、図示はしないが、マスクプラズマ酸化膜２４上に非晶質カーボン膜を成長し、その非晶質カーボン膜上に、反射防止膜（ＡＲＬ）およびＰ−ＳｉＯ２膜を成長する。そして、Ｐ−ＳｉＯ２膜上にホトレジストを塗布し、露光、現像する。これにより、ホトレジストにシリンダホールパターンが形成される。シリンダホールパターンを構成する各開口は、キャパシタ形成位置に対応しており、メモリセル領域ＭＡ内および周辺回路領域ＰＡ内に形成される。
【００３１】
次に、ホトレジストをマスクとして、フッ素含有プラズマを用いたドライエッチング法により、マスクプラズマ酸化膜２４をエッチングし、ホトレジストのシリンダホールパターンをマスクプラズマ酸化膜２４に転写して、ホトレジストを剥離する。これにより、シリコン膜２３の上面が露出する。
【００３２】
次いで、酸素プラズマを用いたドライエッチング法により、露出したシリコン膜２３をエッチングし、シリンダホールパターンをシリコン膜２３に転写する。
【００３３】
これにより、図３に示されるように、メモリセル領域ＭＡおよび周辺回路領域ＰＡのシリコン膜２３に、それぞれ、シリンダホールパターン２５ａ、２６ａが形成される。
【００３４】
図４に移って、シリコン膜２３をマスクとして、フッ素含有プラズマを用いたドライエッチング法により、第２窒化シリコン膜２２、第２シリンダ層間膜２０、第１窒化シリコン膜１８、第１シリンダ層間膜１６、およびストッパ窒化シリコン膜１５を順次エッチングする。これにより、メモリセル領域ＭＡでは、容量コンタクトプラグ１３に達するシリンダホール２５が形成され、容量コンタクトプラグ１３の上面が露出する。と同時に、周辺回路領域ＰＡでは、周辺配線１４に達するシリンダホール２６が形成される。なお、このエッチングの間にマスクとして用いたマスクプラズマ酸化膜２４は消滅するが、シリコン膜２３は残存しマスクとして機能する。
【００３５】
ストッパ窒化シリコン膜１５をエッチングした後、マスクとして残存しているシリコン膜２３の表面を酸素プラズマドライエッチング法によりエッチバックし、第２窒化シリコン膜２２の上面を露出させる。これにより、図４に示す状態が得られる。
【００３６】
なお、本第１の実施例では、シリンダホール２５、２６を形成する際のマスクとしてシリコン膜２３を用いたが、これに限るものではない。
【００３７】
図５に移って、シリンダホール２５、２６の内面を含む半導体基板１０の全面に、下部電極材料膜２５Ａ、２６Ａを形成する。下部電極材料膜２５Ａ、２６Ａの形成には、CVD法もしくはALD（Atomic Layer Deposition）法を用いることができる。下部電極材料膜２５Ａ、２６Ａの厚膜は、後の工程で形成される容量絶縁膜の厚さとの合計がシリンダホールの直径の１／２よりも小さくなる範囲で選択される。下部電極材料膜２５Ａ、２６Ａの厚膜は、例えば、１０ｎｍとする。
【００３８】
次に、下部電極材料膜２５Ａ、２６Ａを、全面エッチバックし、第２窒化シリコン膜２２の上面に形成されている下部電極材料膜２５Ａ、２６Ａを除去する。このエッチバックには、窒素含有プラズマを用いるドライエッチング法が利用できる。これにより、メモリセル領域ＭＡでは、各々のシリンダホール２５の内面を覆い、容量コンタクトプラグ１３の上面に接続する下部電極２５Ａが形成される。と同時に、周辺回路領域ＰＡでは、シリンダホール２６の内面を覆い、周辺配線１４の上面に接続する下部電極２６Ａが形成される。なお、下部電極２５Ａ、２６Ａの外周面には、第１窒化シリコン膜１８及び第２窒化シリコン膜２２が接続された状態となっている。
【００３９】
図６に移って、第２窒化シリコン膜２２の上面全面に、プラズマ酸化シリコン膜２７、反射防止膜（ＡＲＬ）（図示せず）、およびホトレジスト（図示せず）を順次形成する。
【００４０】
プラズマ酸化シリコン膜２７は、プラズマCVD法により、例えば厚さ１５０ｎｍに形成される。この方法は、ステップカバレージが悪いため、プラズマ酸化シリコン膜２７は、下部電極２５Ａ、２６Ａの内部には形成されず、下部電極２５Ａ、２６Ａの開口部を防ぐように形成される。
【００４１】
反射防止膜（ＡＲＬ）は、例えば、回転塗布法によりプラズマ酸化シリコン膜２７の上面全面に形成される。
【００４２】
ホトレジストは、例えば、回転塗布法により、反射防止膜（ＡＲＬ）の上面全面に形成される。ホトレジストには、ホトリソグラフィ法により、エッチング用開口パターン（図示せず）が形成される。
【００４３】
エッチング用開口パターンは、後の工程で、シリンダ層間膜２０、１６をエッチング除去するための開口部を規定する。つまり、エッチング用開口パターンは、第１及び第２窒化シリコン膜１８、２２に形成される開口を規定する。第１及び第２窒化シリコン膜１８、２２は、下部電極２５Ａ、２６Ａを支持するサポート膜であるため、それらに形成される開口部は、できるだけ小さい方がよい。したがって、エッチング用開口パターンは、第１及び第２窒化シリコン膜１８、２２に形成される開口部の面積が必要最小限となるように設定される。
【００４４】
次に、ホトレジストをマスクとして、反射防止膜（ＡＲＬ）およびプラズマ酸化シリコン膜２７を順次ドライエッチングし、エッチング用開口パターンを反射防止膜（ＡＲＬ）およびプラズマ酸化シリコン膜２７に転写する。このエッチングには、フッ素含有プラズマを用いることができる。その後、マスクとして用いたホトレジストおよび反射防止膜（ＡＲＬ）を、酸素プラズマを用いるドライエッチングにより除去する。こうして、図６に示す状態が得られる。
【００４５】
図６に示されるように、プラズマ酸化シリコン膜２７に形成された開口内には、第２窒化シリコン膜２２の上面の一部が露出する。
【００４６】
図７に移って、プラズマ酸化シリコン膜２７をマスクとして、第２窒化シリコン膜２２をドライエッチングする。このエッチングには、フッ素含有プラズマを用いることができる。これにより、第２窒化シリコン膜２２にエッチング用開口パターンに従う第１開口が形成され、第２シリンダ層間膜２０の上面が部分的に露出する。
【００４７】
次に、第１開口を介して、フッ酸含有溶液を用いて第２シリンダ層間膜２０をエッチング除去し、図８に示す状態を得る。この溶液エッチングにより、マスクとして用いたプラズマ酸化シリコン膜２７が除去されると共に、第１窒化シリコン膜１８の上面が露出する。また、このとき、第１窒化シリコン膜１８に形成されているピンホール１９を介して、第１シリンダ層間膜１６の第２シリコン酸化膜１６ｂに開口部１９Ａが形成される。
【００４８】
なお、メモリセル領域ＭＡでは、第２シリンダ層間膜２０が全てエッチング除去されているが、周辺回路領域ＰＡでは、ガードリング２１で四方を囲む領域に、第２シリンダ層間膜２０が残存している。
【００４９】
次に、第２窒化シリコン膜２２をマスクとして第１窒化シリコン膜１８をフッ素含有プラズマによりドライエッチバックする。これにより、図９に示す状態を得る。
【００５０】
このドライエッチングにより、第１窒化シリコン膜１８にエッチング用開口パターンに従う第２開口が形成され、第１シリンダ層間膜１６の上面の一部が露出する。
【００５１】
図１０に移って、第１シリンダ層間膜１６を、第２開口を介して、フッ酸含有溶液を用いるウエットエッチングにより除去する。このとき、周辺回路領域ＰＡでは、ガードリング２１で四方を囲む領域に、第１シリンダ層間膜１６および第２シリンダ層間膜２０が残存している。これは、周辺回路領域ＰＡに形成されるアンチフューズ部は、クラウン構造ではなく、単純シリンダ構造のキャパシタで構成されるため、周囲の絶縁膜を残存させる必要があるからである。
【００５２】
図１１に移って、第１および第２シリンダ層間膜１６、２０を除去した後、下部電極２５Ａの内面および外面と下部電極２６Ａの内面とを含む全面に容量絶縁膜２８を形成する。メモリセル領域ＭＡでは、容量絶縁膜２８は、第１サポート部材１８、第２サポート部材２２の表面およびストッパ窒化シリコン膜１５の上面にも形成される。
【００５３】
容量絶縁膜２８は、酸化ジルコニウム膜、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハウニウム膜から選択された単層膜もしくは複数の膜からなる積層膜で構成することができる。いずれの膜もALD（Atomic Layer Deposition）法を用いて形成することができる。容量絶縁膜２８の厚膜は、例えば、６ｎｍとする。
【００５４】
また、容量絶縁膜２８を形成した後、容量絶縁膜２８の表面を覆い、且つ下部電極２５Ａ、２６Ａ間の空間を埋めるように、上部電極２９を形成する。上部電極２９は、例えば、窒化チタン膜、ボロンドープシリコン膜、ボロンドープシリコンゲルマニウム膜をCVD法により順次形成して形成する。
【００５５】
これにより、メモリセル領域ＭＡでは、下部電極２５Ａ、容量絶縁膜２８、および上部電極２９から成る、クラウン構造のキャパシタ３０が構成される。一方、周辺回路領域ＰＡでは、下部電極２６Ａ、容量絶縁膜２８、および上部電極２９から成る、単純シリンダ構造のキャパシタ３１が構成される。
【００５６】
その後、全面に層間絶縁膜３２を形成する。そして、メモリセル領域ＭＡでは、コンタクトプラグを介して上部電極２９に接続される配線３３ａを形成し、周辺回路領域ＰＡでは、コンタクトプラグを介して上部電極２９に接続される配線３３ｂを形成する。
【００５７】
この後、図示しない層間絶縁膜や配線等を必要に応じて形成し、DRAMが完成する。
【００５８】
このように、本実施例による半導体装置の製造方法は、半導体基板（１０）上に、ストッパ膜（１５）、ウエットエッチング速度が異なる少なくとも２種類のシリコン酸化膜（１６ａ、１６ｂ）の積層膜から形成される第１シリンダ層間膜（１６）、第１サポート膜（１８）、第２シリンダ層間膜（２０）、第２サポート膜（２２）を順次形成する工程と；前記第２サポート膜（２２）、前記第２シリンダ層間膜（２０）、前記第１サポート膜（１８）、前記第１シリンダ層間膜（１６）、前記ストッパ膜（１５）を貫通するシリンダホール（２５）を形成する工程と；前記シリンダホール（２５）の内面に下部電極（２５Ａ）を形成する工程と；前記第２サポート膜（２２）に第１開口を形成する工程と；前記第１開口を介するウエットエッチングにより前記第２シリンダ層間膜（２０）を除去する工程と；前記第２サポート膜（２２）をマスクとして前記第１サポート膜（１８）をドライエッチングし前記第１サポート膜（１８）に第２開口を形成する工程と；前記第２開口を介するウエットエッチングにより前記第１シリンダ層間膜（１６）を除去する工程と；を含む。
【００５９】
また、本実施例による半導体装置は、半導体基板（１０）と、該半導体基板（１０）上に形成されたストッパ膜（１５）と、該ストッパ膜（１５）上に形成され、ウエットエッチング速度が異なる少なくとも２種類のシリコン酸化膜（１６ａ，１６ｂ）の積層膜からなる第１シリンダ層間膜（１６）と、該第１シリンダ層間膜（１６）上に形成された第１サポート膜（１８）と、該第１サポート膜（１８）上に形成された第２シリンダ層間膜（２０）と、該第２シリンダ層間膜（２０）上に形成された第２サポート膜（２２）と、前記第２サポート膜（２２）、前記第２シリンダ層間膜（２０）、前記第１サポート膜（１８）、前記第１シリンダ層間膜（１６）、および前記ストッパ膜（１５）を貫通して形成されたシリンダホール（２６）の内面に形成された下部電極（２６Ａ）と、を備える。
【００６０】
次に、本発明の第１の実施例の効果について説明する。
【００６１】
本発明の第１の実施例によれば、第１シリンダ層間膜１６を、第１シリコン酸化膜１６ａと、この第１シリコン酸化膜１６ａよりウエットエッチング速度の小さい第２シリコン酸化膜１６ｂとの積層膜で形成しているので、第１サポート膜１８に存在するピンホール１９を介して第１シリンダ層間膜１６がウエットエッチングされた場合であっても、第１シリンダ層間膜１６全体のエッチングを遅延させることができる。これにより、ストッパ膜１５の露出を回避することができるので、第１サポート膜１８のドライエッチング時にストッパ膜１５がエッチングされることを回避することができる。
【００６２】
［変形例１］
図１２は、第１シリンダ層間膜１６の構成を変えた、本発明の第１の変形例を示す断面図である。
【００６３】
本第１の変形例では、第１シリンダ層間膜１６を構成する積層膜の積層順序を変えている。
【００６４】
すなわち、上述した第１の実施例では、図１から明らかなように、第１シリンダ層間膜１６は、第１シリコン酸化膜１６ａおよび第２シリコン酸化膜１６ｂの順に積層された、積層膜から成る。
【００６５】
これに対して、本第１の変形例では、図１２から明らかなように、第１シリンダ層間膜１６は、第２シリコン酸化膜１６ｂおよび第１シリコン酸化膜１６ａの順に積層された、積層膜から成る。
【００６６】
このような構成の第１の変形例においても、第１のシリンダ層間膜１６が、第２シリコン酸化膜１６ｂと第１シリコン酸化膜１６ａとの積層膜から形成されているので、上述した本発明の第１の実施例と同様の効果を奏する。
【００６７】
［変形例２］
図１３は、第１シリンダ層間膜１６の構成を変えた、本発明の第２の変形例を示す断面図である。
【００６８】
本第２の変形例では、第１シリンダ層間膜１６を構成する積層膜の層数を変えている。
【００６９】
すなわち、上述した第１の実施例では、図１から明らかなように、第１シリンダ層間膜１６は、第１シリコン酸化膜１６ａおよび第２シリコン酸化膜１６ｂの順に積層された、２層の積層膜から成る。
【００７０】
これに対して、本第２の変形例では、図１３から明らかなように、第１シリンダ層間膜１６は、第１シリコン酸化膜１６ａ、第２シリコン酸化膜１６ｂ、第１シリコン酸化膜１６ａ、第２シリコン酸化膜１６ｂ、第１シリコン酸化膜１６ａ、および第２シリコン酸化膜１６ｂの順に積層された、６層の積層膜から成る。
【００７１】
このような構成の第１の変形例においても、第１のシリンダ層間膜１６が、第１シリコン酸化膜１６ａ、第２シリコン酸化膜１６ｂ、第１シリコン酸化膜１６ａ、第２シリコン酸化膜１６ｂ、第１シリコン酸化膜１６ａ、および第２シリコン酸化膜１６ｂの積層膜から形成されているので、上述した本発明の第１の実施例と同様の効果を奏する。
【００７２】
［比較例］
図１４は、フッ酸含有溶液を用いて第２シリンダ層間膜２０をエッチング除去した状態の、比較例を示す断面図である。
【００７３】
この比較例では、第１シリンダ層間膜が、第１シリコン酸化膜１６ａのみで構成されている。
【００７４】
第１サポート膜１８には、第１シリンダ層間膜１６ａの上面に存在する異物に起因したピンホール１９が存在している場合がある。この場合、第２シリンダ層間膜２０をウエットエッチング法で除去すると、ピンホール１９を介して第１シリンダ層間膜１６ａも除去されてしまう。第１シリンダ層間膜１６ａが除去されてしまうと、ストッパ窒化シリコン膜１５の上面１５ａが露出した状態となる。この状態を、図１４に示している。
【００７５】
この後、第１サポート膜１８に開口を形成するための異方性ドライエッチングを行うと、ストッパ窒化シリコン膜１５の一部が除去されてしまう。この結果、第１シリンダ層間膜１６ａのウエットエッチング時に、ストッパ窒化シリコン膜１５の下層に位置する層間絶縁膜１２が除去される。層間絶縁膜１２が除去されると、種々の導体が露出してしまい、相互にショートする問題が発生する。
【００７６】
以上、実施例および変形例を参照して本発明を説明したが、本発明は上記実施例および変形例に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しえる様々な変更をすることができる。
【００７７】
例えば、第１シリンダ層間膜の構成は、上述した実施例および変形例に限定されないのは勿論である。具体的には、第１シリンダ層間膜は、ウエットエッチング速度の異なる３種類以上のシリコン酸化膜の積層膜で形成されても良いし、その積層膜の層数も２層や６層以外の複数層から構成されて良いのは勿論である。
【符号の説明】
【００７８】
１０    半導体基板
１１    埋め込みゲート電極
１１ａ    拡散層
１２    層間絶縁膜
１３    容量コンタクトプラグ
１４    周辺配線
１５    ストッパ窒化シリコン膜（ストッパ膜）
１６    第１シリンダ層間膜
１６ａ  第１シリコン酸化膜
１６ｂ  第２シリコン酸化膜
１８    第１窒化シリコン膜（第１サポート膜）
１９    ピンホール
１９Ａ    開口部
２０    第２シリンダ層間膜
２１    ガードリング
２１ａ    ホール
２２    第２窒化シリコン膜（第２サポート膜）
２３    シリコン膜
２４    マスクプラズマ酸化膜
２５    シリンダホール
２５ａ    シリンダホールパターン
２５Ａ    下部電極材料膜（下部電極）
２６    シリンダホール
２６ａ    シリンダホールパターン
２６Ａ    下部電極材料膜（下部電極）
２７    プラズマ酸化シリコン膜
２８    容量絶縁膜
２９    上部電極
３０    クラウン構造のキャパシタ
３１    単純シリンダ構造のキャパシタ
３３ａ    配線
３３ｂ    配線
ＭＡ    メモリセル領域
ＰＡ    周辺回路領域
【図１】
2016025314.tif 000003
【図２】
2016025314.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016025314.tif 000009
【図８】
2016025314.tif 000010
【図９】
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【図１０】
2016025314.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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