(57)【要約】【課題】Ｓ／Ｎ比を向上させることが可能な巡回型のＡ／Ｄ変換器を提供する。【解決手段】残余電圧生成回路１２は、入力される電圧をサンプルホールド処理した電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する。入力切替回路１２は、外部信号電圧Ｖin及び残余電圧生成回路１２から出力される電圧Ｖoutのうち何れか一方を、Ａ／Ｄ変換回路２及び残余電圧生成回路１２に入力する。制御回路１０は、残余電圧生成回路１２におけるアナログ電圧を、Ａ／Ｄ変換回路２から出力されるデジタル変換値のＤ／Ａ変換値に対応する電圧とした上で、外部信号電圧Ｖinを入力切替回路１３、Ａ／Ｄ変換回路２及び残余電圧生成回路１２を通して巡回させてＡ／Ｄ変換動作を実行する。その際に、サンプルホールド処理を複数回実行させてサンプル電圧を累積させ、その累積結果である電圧について残余電圧生成回路１２に残余電圧を生成させる。【選択図】図１
2016092771.tif 000002
【特許請求の範囲】
【請求項１】
Ａ／Ｄ変換回路（２、２１、３２）と、
入力される電圧をサンプルホールド処理した電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する残余電圧生成回路（１２、３３）と、
外部信号電圧及び前記残余電圧生成回路から出力される電圧のうち何れか一方を前記Ａ／Ｄ変換回路及び前記残余電圧生成回路に入力する入力切替回路（１３、３５）と、
前記残余電圧生成回路を制御すると共に、前記残余電圧生成回路におけるアナログ電圧を前記Ａ／Ｄ変換回路から出力されるデジタル変換値のＤ／Ａ変換値に対応する電圧とした上で、前記外部信号電圧を前記入力切替回路、前記Ａ／Ｄ変換回路及び前記残余電圧生成回路を通して巡回させることによりＡ／Ｄ変換動作を実行する制御回路（１０，６２，７２）とを備え、
前記制御回路は、前記サンプルホールド処理を複数回実行させてサンプル電圧を累積させ、その累積結果である電圧について、前記残余電圧生成回路に残余電圧を生成させて前記Ａ／Ｄ変換動作を実行することを特徴とするＡ／Ｄ変換器。
【請求項２】
前記残余電圧生成回路は、
第１及び第２のコンデンサ（ＣＳ１，ＣＳ２）を備え、当該第１及び第２のコンデンサの一端が共通側電極としてコモンラインに接続され、他端が非共通側電極として複数の基準電圧線及び前記入力切替回路のうちの何れかに接続されるコンデンサアレイ回路（１１）と、
前記コモンラインの電圧を入力とし前記残余電圧を出力する演算増幅器（４，３４）と、
前記演算増幅器の入出力端子間に接続される第３のコンデンサ（ＣＦ１，ＣＦ２）とを備えて構成され、
前記制御回路は、前記入力切替回路を介して前記第１及び第２のコンデンサに対し前記外部信号電圧に応じた電荷を設定することで初回のサンプル処理を行い、
続いて、前記第１及び第２のコンデンサの非共通側電極をそれぞれ前記複数の基準電圧線の何れかに接続し、前記第１及び第２のコンデンサと前記第３のコンデンサとの間で電荷再分配を行うことでホールド処理を行い、
２回目以降のサンプル処理では、前記第１及び第２のコンデンサの他端を前記演算増幅器の出力端子に接続することを特徴とする請求項１記載のＡ／Ｄ変換器。
【請求項３】
前記複数の基準電圧線により与えられる基準電圧がハイ及びローの二値レベルであり、
前記制御回路は、前記ホールド処理において、前記第１及び第２のコンデンサの何れか一方の非共通側電極を前記ハイレベルの基準電圧線に接続し、他方の非共通側電極を、前記ローレベルの基準電圧線に接続することを特徴とする請求項２記載のＡ／Ｄ変換器。
【請求項４】
前記第３のコンデンサに対し、並列に接続可能な第４のコンデンサ（ＣＦ３）を備え、
前記制御回路は、前記サンプルホールド処理を実行する際に、前記第４のコンデンサを前記第３のコンデンサに並列に接続することを特徴とする請求項２又は３記載のＡ／Ｄ変換器。
【請求項５】
前記残余電圧生成回路の入力側に、入力バッファ（２２）を配置したことを特徴とする請求項１から４の何れか一項に記載のＡ／Ｄ変換器。
【請求項６】
前記Ａ／Ｄ変換回路（３２）、前記残余電圧生成回路（３３）、及び前記入力切替回路（３５）は、それぞれ差動動作可能に構成されていることを特徴とする請求項１から５の何れか一項に記載のＡ／Ｄ変換器。
【請求項７】
Ａ／Ｄ変換値を、前記サンプルホールド処理の実行回数で除算して出力するデータ処理部（２６）を備えたことを特徴とする請求項１から６の何れか一項に記載のＡ／Ｄ変換器。
【請求項８】
Ａ／Ｄ変換回路（１０７）と、
このＡ／Ｄ変換回路の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する残余電圧生成回路（１０６）と、
前記残余電圧生成回路から出力される電圧を前記Ａ／Ｄ変換回路及び前記残余電圧生成回路に入力する入力回路（１０５）と、
外部信号電荷を、前記残余電圧生成回路の入力端子に入力するか否かを切替える入力切替回路（Ｓ１）と、
前記外部信号電荷を前記入力切替回路を介して前記残余電圧生成回路に入力し、その残余電圧生成回路から前記外部信号電荷に応じた電圧を出力させる電圧変換動作を複数回繰り返して実行し、
その後、前記残余電圧生成回路におけるアナログ電圧を前記Ａ／Ｄ変換回路から出力されるデジタル変換値のＤ／Ａ変換値とした上で、前記外部信号電荷の変換電圧を前記入力回路、前記Ａ／Ｄ変換回路及び前記残余電圧生成回路を通して巡回させることによりＡ／Ｄ変換動作を実行する制御回路（１０８，１３５）とを備えたことを特徴とするＡ／Ｄ変換器。
【請求項９】
前記残余電圧生成回路は、
１または複数のアレイコンデンサ（ＣＳ１０，ＣＳ１１）を備え、当該各アレイコンデンサの一端が共通側電極としてコモンライン（１１１）に接続され、他端が非共通側電極として複数の基準電圧線に接続されるコンデンサアレイ回路（１１０）と、
前記コモンラインの電圧を入力とする演算増幅器（１０９，１３４）と、
前記コモンラインから前記演算増幅器に至る信号経路に介在するスイッチ回路（Ｓ１２）と、
前記演算増幅器の入出力端子間に接続可能な積分コンデンサ（ＣＦ，ＣＧ）とを備えて構成されることを特徴とする請求項８記載のＡ／Ｄ変換器
【請求項１０】
前記外部信号電荷を、グランドに放電してリセットするためのリセットスイッチ回路（Ｓ１７）を備え、
前記制御回路（１０８）は、
前記リセットスイッチ回路をオフにして、前記積分コンデンサを初期化し、
続いて前記積分コンデンサを前記演算増幅器の入出力端子間に接続すると共に、前記リセットスイッチ回路をオフした状態で、前記入力切替回路を介して前記外部信号電荷に応じた電荷を前記積分コンデンサに設定し、前記演算増幅器から前記積分コンデンサの端子電圧に応じた変換電圧を出力することで初回の電圧変換動作を実行し、
以降の電圧変換動作は、前記入力切替回路による前記外部信号電荷の入力を行わずに前記リセットスイッチ回路をオンにするリセットフェーズと、
前記リセットスイッチ回路をオフにすると共に、前記入力切替回路による前記外部信号電荷の入力を行う変換フェーズとを繰り返し実行することを特徴とする請求項９記載のＡ／Ｄ変換器。
【請求項１１】
前記Ａ／Ｄ変換回路（１３２）、前記残余電圧生成回路（１３３）、前記入力回路（１０５ｐ，１０５ｍ）、前記入力切替回路（Ｓ１ｐ，Ｓ１ｍ）及び前記リセットスイッチ回路（Ｓ１７ｐ，Ｓ１７ｍ）は、それぞれ差動動作可能に構成されていることを特徴とする請求項１０記載のＡ／Ｄ変換器。
【請求項１２】
前記外部信号電荷を発生する信号源（１０１）の等価回路が２つのコンデンサ（ＣＥ１，ＣＥ２）の直列回路で表され、前記２つのコンデンサの共通接続点（ＦＥ）に二値レベルの駆動電圧を交互に与えた場合の前記直列回路の両端に、正側，負側の外部信号電荷を発生させるもので、
前記Ａ／Ｄ変換回路（１３２）、前記残余電圧生成回路（１３３）、前記入力回路及び前記入力切替回路（１０５ｐ，１０５ｍ）は、それぞれ差動動作可能に構成され、
正側，負側の入力切替回路における外部信号電荷の入力側端子と、負側，正側の入力切替回路における外部信号電荷の出力側端子との間をそれぞれ断続するための正側及び負側スイッチ回路（Ｓ１７ｐ，Ｓ１７ｍ）を備え、
前記制御回路（１３５）は、前記信号源に前記駆動電圧を印加すると共に、
前記正側及び負側スイッチ回路をオフにして、前記積分コンデンサを初期化し、
続いて前記積分コンデンサを前記演算増幅器の入出力端子間に接続すると共に、前記信号経路に介在するスイッチ回路をオフした状態で、前記入力切替回路を介して当該外部信号電荷に応じた電荷を前記積分コンデンサに設定し、前記演算増幅器から前記積分コンデンサの端子電圧に応じた変換電圧を出力することで初回の電圧変換動作を実行し、
以降の電圧変換動作は、前記正側及び負側スイッチ回路をオンにすると共に前記入力切替回路による前記外部信号電荷の入力を行わずに、前記信号源の共通接続点に前記初回の電圧変換動作とは異なるレベルの駆動電圧を設定して電荷転送を行う第１電圧変換動作と、
前記正側及び負側スイッチ回路をオフにすると共に前記入力切替回路により前記外部信号電荷を入力させた後に、前記第１電圧変換動作とは異なるレベルの駆動電圧を設定して電荷転送を行う第２電圧変換動作とを繰り返し実行することを特徴とする請求項９記載のＡ／Ｄ変換器。
【請求項１３】
Ａ／Ｄ変換値を、前記電圧変換処理の実行回数で除算して出力するデータ処理部を備えたことを特徴とする請求項８から１２の何れか一項に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、巡回型のＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
半導体を用いて構成される圧力センサや加速度センサなどは検出信号のレベルが微小であることから、一般に増幅処理が行われたものがセンサ信号として外部に出力される。また、このようなセンサ信号は、Ａ／Ｄ変換した後に例えば直線性を補正するため等の信号処理が行われるため、Ａ／Ｄ変換処理についても高いＳ／Ｎ比（Signal to Noise ratio）が要求される。センサ信号をＡ／Ｄ変換するために使用される巡回型のＡ／Ｄ変換器として、例えば分解能を柔軟に設定可能な構成や、信号の様々出力形式に対応可能な構成が特許文献１，２に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２２８７７８号公報
【特許文献２】特開２０１１−２０５１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、これらのＡ／Ｄ変換器では、Ｓ／Ｎ比を向上させることについては特段の対策がなされておらず、基本的には入力信号をサンプルホールドしてＡ／Ｄ変換するだけである。その結果、入力信号は、各スイッチのオン抵抗やアンプが発生する熱雑音等がそのまま重畳された状態となっており、Ｓ／Ｎ比が良好であるとは言い難い。
本発明は上記事情に鑑みてなされたものであり、その目的は、Ｓ／Ｎ比を向上させることが可能な巡回型のＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載のＡ／Ｄ変換器によれば、残余電圧生成回路は、入力される電圧をサンプルホールド処理した電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する。入力切替回路は、外部信号電圧及び残余電圧生成回路から出力される電圧のうち何れか一方を、Ａ／Ｄ変換回路及び残余電圧生成回路に入力する。
【０００６】
制御回路は、残余電圧生成回路におけるアナログ電圧を、Ａ／Ｄ変換回路から出力されるデジタル変換値のＤ／Ａ変換値に対応する電圧とした上で、外部信号電圧を入力切替回路、Ａ／Ｄ変換回路及び残余電圧生成回路を通して巡回させることによりＡ／Ｄ変換動作を実行する。但し、その際に、サンプルホールド処理を複数回実行させてサンプル電圧を累積させ、その累積結果である電圧について残余電圧生成回路に残余電圧を生成させて、Ａ／Ｄ変換動作を実行する。
【０００７】
すなわち、サンプルホールド処理を複数回実行してサンプル電圧を累積させると、各回路素子等に起因してサンプル電圧に含まれている雑音（ノイズ）の成分が平均化されて抑圧されるので、Ｓ／Ｎ比が向上する。したがって、累積させたサンプル電圧をＡ／Ｄ変換することで、得られる変換値の精度を向上させることができる。
【０００８】
請求項８記載のＡ／Ｄ変換器によれば、残余電圧生成回路は、Ａ／Ｄ変換回路の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する。入力回路は、残余電圧生成回路から出力される電圧をＡ／Ｄ変換回路及び残余電圧生成回路に入力する。入力切替回路は、外部信号電荷を、演算増幅器の入力端子に入力するか否かを切替える。
【０００９】
制御回路は、外部信号電荷を入力切替回路を介して残余電圧生成回路に入力し、その残余電圧生成回路から外部信号電荷に応じた電圧を出力させる電圧変換動作を実行する。その電圧変換動作を複数回繰り返した後に、残余電圧生成回路におけるアナログ電圧をＡ／Ｄ変換回路から出力されるデジタル変換値のＤ／Ａ変換値とした上で、外部信号電荷の変換電圧を入力回路、Ａ／Ｄ変換回路及び残余電圧生成回路通して巡回させることでＡ／Ｄ変換動作を実行する。
【００１０】
すなわち、請求項８の構成においても、外部信号電荷の電圧変換動作を複数回繰り返すことで、各回路素子等に起因して外部信号電荷に含まれている雑音の成分が平均化されて抑圧されるので、Ｓ／Ｎ比が向上する。したがって、累積させたサンプル電圧をＡ／Ｄ変換することで、得られる変換値の精度を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図２】サンプルホールド処理及びＡ／Ｄ変換動作を示すタイミングチャート
【図３】（ａ）はサンプルホールド処理の一例、（ｂ）は（ａ）のサンプルホールド処理に対応するフィルタの周波数特性、（ｃ）は（ｂ）のフィルタによるノイズ成分の低減率を示す図
【図４】第２実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図５】サンプルホールド処理及びＡ／Ｄ変換動作を示すタイミングチャート
【図６】第３実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図７】サンプルホールド処理及びＡ／Ｄ変換動作を示すタイミングチャート
【図８】第４実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図９】第５実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図１０】第６実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図１１】Ｃ／Ｖ変換動作及びＡ／Ｄ変換動作を示すタイミングチャート
【図１２】第７実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図１３】第８実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図１４】Ｃ／Ｖ変換動作及びＡ／Ｄ変換動作を示すタイミングチャート
【図１５】第９実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図１６】第１０実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【図１７】第１１実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図
【発明を実施するための形態】
【００１２】
（第１実施形態）
図１に示す第１実施形態の巡回型Ａ／Ｄ変換器１は、特許文献１の図１に開示されている構成をベースとしており、各構成要素の符号も上記図１と同じものを使用している。すなわち、Ａ／Ｄ変換器１は、Ａ／Ｄ変換回路２、オペアンプ４（演算増幅器）、制御回路１０、コンデンサアレイ回路１１、残余電圧生成回路１２及び入力切替回路１３等を備えて構成されている。
【００１３】
但し、スイッチＳ８〜Ｓ１０については、本実施形態で使用しないため削除されており、コンデンサＣＦ１及びＣＦ２の一端はオペアンプ４の出力端子に直結され、他端はコモンライン１４に直結されている。また、スイッチＳ６，Ｓ７が切替え接続されるローレベルの基準電圧線Ｖrefmは、グランド（ＧＮＤ）とは異なる電位に設定されている。加えて本実施形態では、制御回路１０によりＡＤＣ／ＤＡＣ機能を切替えて、Ｄ／Ａ変換したデジタル値を外部に出力する構成部分は不要である。そして、本実施形態では、制御回路１０による制御内容が特許文献１とは異なっている。
【００１４】
次に、本実施形態の作用について説明する。特許文献１において、制御回路１０は、信号入力端子３に与えられる入力信号電圧Ｖin（外部信号電圧）について、最初にサンプルホールド処理を行うと共に直ちに初回のＡ／Ｄ変換動作を行っている（図４の第１ステップ参照）。
【００１５】
これに対して本実施形態では、制御回路１０は、図２に示すように、サンプルホールド処理を複数回繰り返し実行することで、コンデンサＣＳ１，ＣＳ２（第１，第２のコンデンサ），ＣＦ１，ＣＦ２（第３のコンデンサ）を充電する電荷によってサンプル電圧を累積させる。そして、その累積させたサンプル電圧について特許文献１と同様にＡ／Ｄ変換を行う。以下、上記の処理手順について詳述する。
【００１６】
＜リセット及びサンプルフェーズＳａ１＞
このフェーズでは、スイッチＳ１をオフ、スイッチＳ２，Ｓ３をオン、スイッチＳ４，Ｓ５をオフ、スイッチＳ６，Ｓ７を入力信号電圧Ｖin側、スイッチＳ１１をオンにする。この時、コンデンサＣＳ１，ＣＳ２に充電される電荷ＱＣＳは、
ＱＣＳ＝（ＣＳ１＋ＣＳ２）×Ｖin      …（１）
となり、コンデンサＣＦ１，ＣＦ２に充電される電荷ＱＣＦは、
ＱＣＦ＝（ＣＦ１＋ＣＦ２）×０＝０      …（２）
となる。
【００１７】
＜ホールドフェーズＨ１＞
続くホールドフェーズでは、例えばスイッチＳ６を基準電圧Ｖrefp（ハイレベル）側、スイッチＳ７を基準電圧Ｖrefm（ローレベル）側に切り替えて、スイッチＳ１１をオフにする。この時、コンデンサＣＳ１，ＣＳ２に充電される電荷ＱＣＳは、
ＱＣＳ＝ＣＳ１×Ｖrefp＋ＣＳ２×Ｖrefm      …（３）
となり、コンデンサＣＦ１，ＣＦ２に充電される電荷ＱＣＦは、
ＱＣＦ＝（ＣＦ１＋ＣＦ２）×Ｖout            …（４）
となる。
【００１８】
ここで、電荷保存則より、フェーズＳａ１の総電荷である（１）式と（２）式の和と、フェーズＨ１の総電荷である（３）式と（４）式との和が等しいので、
（ＣＳ１＋ＣＳ２）×Ｖin＝ＣＳ１×Ｖrefp＋ＣＳ２×Ｖrefm
＋（ＣＦ１＋ＣＦ２）×Ｖout      …（５）
となる。（５）式よりオペアンプ４の出力電圧Ｖoutを求めると、
【数１】
2016092771.tif 000003
となる。そして、（６）式において、ＣＦ１＝ＣＦ２＝ＣＳ１＝ＣＳ２，
Ｖrefp＝Ｖref／２，Ｖrefm＝−Ｖref／２に設定すれば、Ｖout＝Ｖinとなる。尚、例えばＶref＝５Ｖであれば、Ｖrefp＝２．５Ｖ，Ｖrefm＝−２．５Ｖになる。
【００１９】
＜サンプルフェーズＳａ２＞
このフェーズでは、スイッチＳ２，Ｓ３をオフ、スイッチＳ４，Ｓ５をオン、スイッチＳ６，Ｓ７を出力電圧Ｖout側にする。この時、コンデンサＣＳ１，ＣＳ２に充電される電荷ＱＣＳは（１）式と同じであり、コンデンサＣＦ１，ＣＦ２に充電される電荷ＱＣＦは、
ＱＣＦ＝（ＣＦ１＋ＣＦ２）×Ｖin      …（７）
となる。
【００２０】
＜ホールドフェーズＨ２＞
続くホールドフェーズＨ２では、各スイッチをフェーズＨ１と同様の状態に切り替える。この時、コンデンサＣＳ１，ＣＳ２に充電される電荷ＱＣＳと、コンデンサＣＦ１，ＣＦ２に充電される電荷ＱＣＦは、それぞれ（３）式、（４）式と同じである。すると、同じく電荷保存則より、
（ＣＳ１＋ＣＳ２）×Ｖin＋（ＣＦ１＋ＣＦ２）×Ｖin
＝ＣＳ１×Ｖrefp＋ＣＳ２×Ｖrefm      …（８）
となる。（８）式よりオペアンプ４の出力電圧Ｖoutを求めると、
【数２】
2016092771.tif 000004
となるが、各コンデンサの容量及び基準電圧Ｖrefp，Ｖrefmについて上述した設定条件より、Ｖout＝２・Ｖinとなる。
【００２１】
以降、サンプルフェーズ及びホールドフェーズを同様に繰り返し実行すると、Ａ回目のサンプルフェーズＳａＡにおける出力電圧Ｖoutは（Ａ−１）Ｖinになり、Ａ回目のホールドフェーズＨＡにおける出力電圧ＶoutはＡ・Ｖinになる。そして、ホールドフェーズＨＡにおいて一連のサンプルホールド処理を終了すると共に、スイッチＳ１をオペアンプ４の出力端子側に切替えて、１．５ビットのＡ／Ｄ変換回路２により電圧Ａ・Ｖinについて初回のＡ／Ｄ変換動作を行う。以降のＡ／Ｄ変換動作については、特許文献１と同様である。
【００２２】
次に、上記の動作に伴うノイズの抑圧作用について説明する。前述のように、Ａ／Ｄ変換器１を構成している各スイッチのオン抵抗やオペアンプ４等がノイズ（熱雑音等）を発生させるため、Ａ／Ｄ変換動作において扱うアナログ電圧信号には、そのノイズが重畳されている。例えば図３（ａ）に示すように、サンプルホールド処理を６回繰り返した後、Ａ／Ｄ変換動作に移行することを想定する。この時、サンプルホールド処理を６回繰り返す制御を伝達関数Ｈ（ｚ）で表すと、
Ｈ（ｚ）＝（１＋ｚ−１＋ｚ−２＋ｚ−３＋ｚ−４＋ｚ−５）／６    …（１０）
となる。すなわち、上記の伝達関数Ｈ（ｚ）は、ＦＩＲ（Finite Impulse Response）フィルタに対応する。尚、１／６は、ゲインを合せるための係数である。
【００２３】
この伝達関数Ｈ（ｚ）の周波数特性は、図３（ｂ）に示すようにサンプリング周波数をｆｓとすると、周波数ｆｓ／２と、そこから周波数±ｆｓ／５，±２ｆｓ／５離れたポイントにノッチが生じる特性となる。また、通過域のゲインは、周波数０及びｆｓをピークとして、周波数ｆｓ／２にかけて次第に減衰している。このフィルタ特性によりノイズ成分が抑圧される。
【００２４】
図３（ｃ）は、表計算用ソフトウェアであるＥｘｃｅｌ（登録商標）上で発生させた乱数について、サンプルホールド処理の繰り返し回数（加算回数）を変化させた場合に出力されるノイズの低減率を示している。サンプルホールド処理を６回繰り返した場合の低減率は４０％強であり、これは凡そ１／√（６）倍となっている。尚、加算回数をＡ回とした場合の伝達関数Ｈ（ｚ）の一般式は、（１１）式で表される。
【数３】
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ここで、以上のようにして最終的に得られるＡ／Ｄ変換値は、電圧Ａ・ＶinをＡ／Ｄ変換したものである。したがって、外部信号電圧ＶinのＡ／Ｄ変換値は、得られたデータに１／Ａを乗じて求める。
【００２５】
以上のように本実施形態によれば、残余電圧生成回路１２は、入力される電圧をサンプルホールド処理した電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する。入力切替回路１２は、外部信号電圧Ｖin及び残余電圧生成回路１２から出力される電圧Ｖoutのうち何れか一方を、Ａ／Ｄ変換回路２及び残余電圧生成回路１２に入力する。制御回路１０は、残余電圧生成回路１２におけるアナログ電圧を、Ａ／Ｄ変換回路２から出力されるデジタル変換値のＤ／Ａ変換値に対応する電圧とした上で、外部信号電圧Ｖinを入力切替回路１３、Ａ／Ｄ変換回路２及び残余電圧生成回路１２を通して巡回させることによりＡ／Ｄ変換動作を実行する。
【００２６】
そして、本実施形態の制御回路１０は、サンプルホールド処理を複数回実行させてサンプル電圧を累積させ、その累積結果である電圧について残余電圧生成回路１２に残余電圧を生成させてＡ／Ｄ変換動作を実行する。これにより、各回路素子等に起因してサンプル電圧に含まれている雑音の成分が平均化されて抑圧されるので、Ｓ／Ｎ比が向上する。したがって、累積させたサンプル電圧をＡ／Ｄ変換することで、得られた変換値の精度を向上させることができる。
【００２７】
また、残余電圧生成回路１２を、コンデンサＣＳ１，ＣＳ２の一端を共通側電極として、スイッチＳ２，Ｓ３を介してコモンライン１４に接続されると共にスイッチＳ４，Ｓ５を介してグランドに接続され、他端を非共通側電極として、スイッチＳ６，Ｓ７を介して基準電圧端子５，グランド及び入力切替回路１３のうちの何れかに接続されるコンデンサアレイ回路１１と、コモンライン１４の電圧を入力とし残余電圧Ｖoutを出力するオペアンプ４と、オペアンプ４の入出力端子間に接続されるコンデンサＣＦ１，ＣＦ２とを備えて構成する。
【００２８】
そして、制御回路１０は、入力切替回路１３を介してコンデンサＣＳ１，ＣＳ２に対し外部信号電圧Ｖinに応じた電荷を設定することで初回のサンプル処理を行い、続いて、コンデンサＣＳ１，ＣＳ２の非共通側電極をそれぞれ基準電圧端子５，グランドの何れかに接続し、コンデンサＣＳ１，ＣＳ２とコンデンサＣＦ１，ＣＦ２との間で電荷再分配を行うことでホールド処理を行う。２回目以降のサンプル処理では、コンデンサＣＳ１，ＣＳ２の他端をオペアンプ４の出力端子に接続する。したがって、制御回路１０がスイッチＳ１〜Ｓ７及びＳ１１を切替え制御するだけで、サンプルホールド処理を繰り返し実行することができる。
【００２９】
また、制御回路１０は、ホールド処理において、コンデンサＣＳ１の非共通側電極をハイレベルの基準電圧端子５（Ｖrefp）に接続し、コンデンサＣＳ２の非共通側電極を、ローレベルの基準電圧Ｖrefmに接続するようにした。これにより、サンプル処理とホールド処理の前後で、例えば（３）式で表される電荷ＱＣＳにより決まるコモンライン１４の電位が、オペアンプ４の基準電圧；グランドに等しくなる。したがって、Ａ／Ｄ変換器１の内部が、充電電荷の増大によって飽和状態になることを抑制できる。
【００３０】
（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図４に示すように、第２実施形態のＡ／Ｄ変換器２１は、外部信号電圧Ｖinを、入力バッファ（ドライバ）２２を介して信号入力端子３に与える構成である。すなわち、サンプルホールド処理を繰り返し実行すると、それに伴いサンプリング周波数が低下することになる。
【００３１】
そこで、入力バッファ２２を介すことで外部信号電圧Ｖinをより速くセトリングさせて、サンプルフェーズ及びホールドフェーズをより速く実行させる。加えて、例えば図５に示すように、サンプルホールド処理の繰り返し回数を最小の２回に設定することで、サンプリング周波数の低下を抑制する。
【００３２】
（第３実施形態）
図６に示すように、第３実施形態のＡ／Ｄ変換器２３は、第２実施形態のＡ／Ｄ変換器２１について、コンデンサＣＦ１，ＣＦ２に並列に、スイッチＳ１２，コンデンサＣＦ３（第４のコンデンサ）及びスイッチＳ１２の直列回路を接続したものである。また、コンデンサＣＦ３の両端とグランドとの間には、スイッチＳ１２（バー）が接続されている。そして、制御回路２４は、スイッチＳ１２及びＳ１２（バー）のオンオフも制御する。尚、２つのスイッチＳ１２は同時にオンオフされ、スイッチＳ１２（バー）のオンオフは、スイッチＳ１２と逆になるように制御される。
【００３３】
次に、第３実施形態の作用について説明する。図７に示すように、スイッチＳ１２はサンプルホールド処理を繰り返し実行する期間中にオンされる。すなわち、コンデンサＣＦ３は、コンデンサＣＦ１，ＣＦ２に並列接続された状態になる。そして、Ａ回目のホールドフェーズＨＡが終了した以降のＡ／Ｄ変換動作中は、スイッチＳ１２はオフされて、スイッチＳ１２（バー）がオンされるように制御される。すなわち、コンデンサＣＦ３は、コンデンサＣＦ１，ＣＦ２より切り離される。以下、第１実施形態と同様に説明する。
【００３４】
＜リセット及びサンプルフェーズＳａ１＞
このフェーズにおいて、コンデンサＣＳ１，ＣＳ２に充電される電荷ＱＣＳは、
ＱＣＳ＝（ＣＳ１＋ＣＳ２）×Ｖin            …（１２）
となり、コンデンサＣＦ１〜ＣＦ３に充電される電荷ＱＣＦは、
ＱＣＦ＝（ＣＦ１＋ＣＦ２＋ＣＦ３）×０＝０      …（１３）
となる。
【００３５】
＜ホールドフェーズＨ１＞
このフェーズにおいて、コンデンサＣＳ１，ＣＳ２に充電される電荷ＱＣＳは、
ＱＣＳ＝ＣＳ１×Ｖrefp＋ＣＳ２×Ｖrefm      …（１４）
となり、コンデンサＣＦ１〜ＣＦ３に充電される電荷ＱＣＦは、
ＱＣＦ＝（ＣＦ１＋ＣＦ２＋ＣＦ３）×Ｖout    …（１５）
となる。
【００３６】
電荷保存則より、
（ＣＳ１＋ＣＳ２）×Ｖin＝ＣＳ１×Ｖrefp＋ＣＳ２×Ｖrefm
＋（ＣＦ１＋ＣＦ２＋ＣＦ３）×Ｖout  …（１６）
となる。（１６）式よりオペアンプ４の出力電圧Ｖoutを求めると、
【数４】
2016092771.tif 000006
となる。そして、（１７）式において、ＣＦ１＝ＣＦ２＝ＣＦ３＝ＣＳ１＝ＣＳ２，
Ｖrefp＝Ｖref／２，Ｖrefm＝−Ｖref／２に設定すれば、Ｖout＝２・Ｖin／３となる。
【００３７】
＜サンプルフェーズＳａ２＞
このフェーズにおいて、コンデンサＣＳ１，ＣＳ２に充電される電荷ＱＣＳは（１２）式と同じであり、コンデンサＣＦ１〜ＣＦ３に充電される電荷ＱＣＦは、
ＱＣＦ＝（ＣＦ１＋ＣＦ２＋ＣＦ３）×２・Ｖin／３  …（１８）
となる。
【００３８】
＜ホールドフェーズＨ２＞
続くホールドフェーズＨ２では、各スイッチをフェーズＨ１と同様の状態に切り替える。この時、コンデンサＣＳ１，ＣＳ２に充電される電荷ＱＣＳと、コンデンサＣＦ１，ＣＦ２に充電される電荷ＱＣＦは、それぞれ（１４）式、（１５）式と同じである。すると、同じく電荷保存則より、
（ＣＳ１＋ＣＳ２）×Ｖin＋（ＣＦ１＋ＣＦ２＋ＣＦ３）×２・Ｖin／３
＝ＣＳ１×Ｖrefp＋ＣＳ２×Ｖrefm＋（ＣＦ１＋ＣＦ２＋ＣＦ３）×Ｖout
…（１９）
となる。（１９）式よりオペアンプ４の出力電圧Ｖoutを求めると、
【数５】
2016092771.tif 000007
となるが、各コンデンサの容量及び基準電圧Ｖrefp，Ｖrefmについて上述した設定条件より、Ｖout＝２・（２・Ｖin／３）となる。
【００３９】
以降、サンプルフェーズ及びホールドフェーズを同様に繰り返し実行すると、Ａ回目のサンプルフェーズＳａＡにおける出力電圧Ｖoutは（Ａ−１）・（２・Ｖin／３）になり、Ａ回目のホールドフェーズＨＡにおける出力電圧ＶoutはＡ・（２・Ｖin／３）になる。すなわち、第１実施形態に比較して出力電圧Ｖoutが２／３になる。
【００４０】
以上のように第３実施形態によれば、コンデンサＣＦ１，ＣＦ２に対し、スイッチＳ１２を介して並列に接続可能なコンデンサＣＦ３を備え、制御回路２４は、サンプルホールド処理を実行する際に、コンデンサＣＦ３をコンデンサＣＦ１，ＣＦ２に並列に接続するようにした。したがって、Ａ／Ｄ変換器２３の内部で電圧が飽和することを抑制できる。
【００４１】
（第４実施形態）
図８に示すように、第４実施形態のＡ／Ｄ変換器２５は、加算器８の出力側にデジタル処理部２６（データ処理部）を配置したものである。第１実施形態で述べたように、Ａ／Ｄ変換器１において最終的に得られたＡ／Ｄ変換値は、電圧Ａ・ＶinをＡ／Ｄ変換したものであるから、デジタル処理部２６により１／Ａを乗じることで電圧Ｖinに応じたＡ／Ｄ変換値を外部に出力する。例えば、メモリ２７にサンプルホールド処理の繰り返し回数（電圧Ｖinの加算回数）Ａを書き込み設定することで、制御回路１０Ａがその回数Ａに応じてサンプルホールド処理を実行する。そして、デジタル処理部２６も、メモリ２７に設定された回数Ａに基づいてＡ／Ｄ変換値に係数１／Ａを乗じる。
【００４２】
尚、電圧Ｖinのサンプルホールド処理をＡ回繰り返した後、ＭビットでＡ／Ｄ変換し、１／Ａを乗じた場合のＡ／Ｄ変換値とノイズレベルは、以下で表される。
Ａ／Ｄ変換値：Ｖout［ＬＳＢ＠Ｍbit］
ノイズレベル：Ｖｎ／√（Ａ）×［ＬＳＢ＠Ｍbit］
サンプルホールド処理を１回しか行わなければ、ノイズレベルはＶｎ［ＬＳＢ＠Ｍbit］になる。
以上のように第４実施形態によれば、Ａ／Ｄ変換器２５に、Ａ／Ｄ変換値をサンプルホールド処理の実行回数で除算して出力するデジタル処理部２６を備えたので、別途Ａ／Ｄ変換器２４の外部においてＡ／Ｄ変換値の除算処理を行う必要がなくなる。
【００４３】
（第５実施形態）
図９に示すように、第５実施形態のＡ／Ｄ変換器３１は、外部信号電圧Ｖinが差動信号Ｖinp，Ｖinmとして入力される場合に対応した構成であり、特許文献１の図１６に相当している。Ａ／Ｄ変換回路３２は正側，負側入力端子を備えており、正側入力端子にはスイッチＳ１ｐが、負側入力端子にはスイッチＳ１ｍがそれぞれ接続されている。残余電圧生成回路３３を構成するオペアンプ３４（演算増幅器）も、差動入出力に対応した構成であり、反転入力端子と正側出力端子との間にはスイッチＳ１１ｐが接続され、非反転入力端子と負側出力端子との間にはスイッチＳ１１ｍが接続されている。
【００４４】
そして、Ａ／Ｄ変換回路３２の正側入力端子には、スイッチＳ１ｐを介して正側外部信号電圧Ｖinpと、オペアンプ３４の正側出力電圧Ｖoutpとが切替えて入力される。また、負側入力端子には、スイッチＳ１ｍを介して負側外部信号電圧Ｖinmと、オペアンプ３４の負側出力電圧Ｖoutmとが切替えて入力される。
【００４５】
コンデンサＣＦ１ｐ，ＣＦ２ｐの一端はオペアンプ３４の正側出力端子に接続され、他端はオペアンプ３４の反転入力端子に接続されている。コンデンサＣＳ１ｐ，ＣＳ２ｐの一端は、それぞれスイッチＳ６ｐ，Ｓ７ｐに接続されており、他端はそれぞれスイッチＳ２ｐ，Ｓ３ｐを介してオペアンプ３４の反転入力端子に接続されている。また、コンデンサＣＳ１ｐ，ＣＳ２ｐの他端は、それぞれスイッチＳ４ｐ，Ｓ５ｐを介してグランドに接続されている。
【００４６】
オペアンプ３４の非反転入力端子側については、コンデンサＣＦ１ｍ，ＣＦ２ｍ，ＣＳ１ｍ，ＣＳ２ｍ及びスイッチＳ２ｍ〜Ｓ７ｍによって、反転入力端子側と対称に構成されている。そして、コンデンサアレイ回路３５は、コンデンサＣＳ１ｐ，ＣＳ２ｐ，ＣＳ１ｍ，ＣＳ２ｍにより構成されている。また、入力切替回路３６は、スイッチＳ１ｐ〜Ｓ７ｐ，Ｓ１ｍ〜Ｓ７ｍによって構成されている。制御回路３７は、スイッチＳ１ｐ〜Ｓ７ｐ，Ｓ１ｍ〜Ｓ７ｍ，スイッチＳ１１ｐ，Ｓ１１ｍのオンオフを制御する。
【００４７】
尚、第２実施形態のように、サンプルホールド処理をより速く実行する必要がある場合には、正側（Ｖsp），負側（Ｖsm）の外部信号電圧を差動ドライバ（入力バッファ）３８により受けて、正側外部信号電圧Ｖinp，負側外部信号電圧Ｖinmを出力すれば良い。そして、Ａ／Ｄ変換器３１は第１実施形態等と同様に、正側外部信号電圧Ｖinp，負側外部信号電圧Ｖinmの差電圧についてサンプルホールド処理を複数回実行した後、Ａ／Ｄ変換を行う。
【００４８】
以上のように第５実施形態によれば、Ａ／Ｄ変換器３１は、入力信号電圧ＶinpとＶinmとの差電圧についてサンプルホールド処理を複数回繰り返してＡ／Ｄ変換するので、第１実施形態と同様にノイズ成分を抑圧できると共に、外部からのコモンモードノイズも有効に除去することができる。したがって、ノイズによる誤変換を一層防止することができる。
【００４９】
（第６実施形態）
図１０及び図１１は第６実施形態であり、本発明を特許文献２の構成に適用した場合を示す。図１０に示す巡回型Ａ／Ｄ変換器４１は、特許文献２の図１に開示されている構成をベースとしており、各構成要素の符号は、上記図１と同じものを１００番台で示している。すなわち、Ａ／Ｄ変換器４１は、切替回路１０５（入力回路）、マルチプライングＤ／Ａ変換器（残余電圧生成回路）１０６、Ａ／Ｄ変換回路１０７、制御回路１０８、オペアンプ１０９（演算増幅器）、コンデンサアレイ回路１１０等からなる特許文献２の構成にスイッチＳ１７（リセットスイッチ回路）を追加したもので、スイッチＳ１７は、信号入力端子１０３とグランドとの間に接続されている。
【００５０】
また、制御回路１０８については、容量式加速度センサのセンサエレメント１０１（信号源）に駆動電圧ＶＤＤ（ハイレベル）、ＶＧＮＤ（ローレベル）を印加する駆動回路としての機能も備えていることを明示している。制御回路１０８の出力端子には、２つのＮＯＴゲート４２及び４３が直列に接続されており、ＮＯＴゲート４２の出力端子がセンサエレメント１０１の端子ＦＥ２に接続され、ＮＯＴゲート４３の出力端子が同端子ＦＥ１に接続される。センサエレメント１０１は、等価回路的に２つのコンデンサＣＥ１及びＣＥ２の直列回路で表され、上記の端子ＦＥ１，ＦＥ２は直列回路の両端である。
【００５１】
Ａ／Ｄ変換器４１は、信号入力端子１０３に入力される信号電荷Ｓin（コンデンサＣＥ１、ＣＥ２の静電容量の変化，外部信号電荷に相当）をＣ／Ｖ変換した上で増幅し、その増幅した電圧をＡ／Ｄ変換してＮビットのＡ／Ｄ変換コードを出力する。また、Ａ／Ｄ変換器４１は、信号入力端子１０４に入力された信号電圧Ｖinを増幅し、その増幅した電圧をＡ／Ｄ変換してＮビットのＡ／Ｄ変換コードを出力することも可能である。
【００５２】
次に、第６実施形態の作用について説明する。
（１）Ｃ／Ｖ変換動作
図１１に示すフェーズＡにおいて、制御回路１０８は、増幅動作及びＡ／Ｄ変換動作に先立ってＣ／Ｖ変換動作（電圧変換動作に相当）を実行する。すなわち、センサエレメント１０１の端子ＦＥ１に駆動電圧ＶＤＤ、端子ＦＥ２に駆動電圧ＶＧＮＤを印加して、切替回路１０５をマルチプライングＤ／Ａ変換器１０６側、スイッチＳ１０、Ｓ１１を切替回路１０５側に切り替える。
【００５３】
また、スイッチＳ１（入力切替回路）、Ｓ２、Ｓ１３、Ｓ１４、Ｓ１６をオン、スイッチＳ３、Ｓ１２（スイッチ回路）、Ｓ１５、Ｓ１７をオフにし、コンデンサＣＧ（第１の積分コンデンサ）、ＣＳ１０及びＣＳ１１（アレイコンデンサ）、ＣＦ（第２の積分コンデンサ）の電荷を初期化する（sampling）。この電荷初期化動作は、Ｃ／Ｖ変換動作の「リセット」に相当する。
【００５４】
続くフェーズでは、端子ＦＥ１，ＦＥ２に印加する駆動電圧のレベルを反転させて、スイッチＳ１４をオフにし、コンデンサＣＦに信号電荷Ｓinで電荷設定する（Sampling）。この電荷設定動作は、Ｃ／Ｖ変換動作の「変換」に相当する。ここで、電荷保存則より、フェーズＡにおける総電荷とフェーズＢにおける総電荷とが等しいので、
ＣＥ１×ＶＤＤ＋ＣＥ２×ＶＧＮＤ
＝ＣＧ×Ｖｏ１＋ＣＥ１×ＶＧＮＤ＋ＣＥ１×ＶＤＤ      …（２０ａ）
尚、Ｖｏ１はフェーズＢにおけるオペアンプ１０９の出力電圧である。
【００５５】
また、この時のセンサエレメント１０１の容量変化をΔＣ１とすると、
ＣＥ１＝ＣＥ＋ΔＣ１／２，ＣＥ２＝ＣＥ−ΔＣ１／２であるから、（２０ａ）式より出力電圧Ｖｏ１を求めると、
Ｖｏ１＝ΔＣ１／ＣＧ（ＶＤＤ−ＶＧＮＤ）                  …（２１）
となる。
【００５６】
次のフェーズＣ（リセットフェーズ）では、端子ＦＥ１、ＦＥ２に印加する駆動電圧のレベルを再び反転させて、スイッチＳ１７をオン、スイッチＳ１をオフにする（リセット）。続くフェーズＤ（変換フェーズ）では、端子ＦＥ１、ＦＥ２に印加する駆動電圧のレベルをまた反転させて、スイッチＳ１７をオフ、スイッチＳ１をオンにする（変換）。以降、フェーズＣ，Ｄを同様に繰り返し実行した後、（２）増幅動作及び（３）Ａ／Ｄ変換動作を実行する。これらの動作は特許文献２と同様に実行される。
【００５７】
電荷保存則より、フェーズＣにおける総電荷とフェーズＤにおける総電荷とが等しいので、
ＣＥ１×ＶＤＤ＋ＣＥ２×ＶＧＮＤ＋Ｖｏ１
＝ＣＧ×Ｖｏ２＋ＣＥ１×ＶＧＮＤ＋ＣＥ１×ＶＤＤ    …（２２）
尚、Ｖｏ２はフェーズＤにおけるオペアンプ１０９の出力電圧である。
【００５８】
また、この時のセンサエレメント１０１の容量変化をΔＣ２とすると、
ＣＥ１＝ＣＥ＋ΔＣ２／２，ＣＥ１＝ＣＥ−ΔＣ２／２であるから、（２２）式より出力電圧Ｖｏ２を求めると、
Ｖｏ２＝Ｖｏ１＋ΔＣ２／ＣＧ（ＶＤＤ−ＶＧＮＤ）    …（２３）
となる。
【００５９】
したがって、Ｃ／Ｖ変換動作をＮ回繰り返し実行した後のオペアンプ１０９の出力電圧ＶｏＮは、
【数６】
2016092771.tif 000008
となる。すなわち、出力電圧ＶｏＮは、電位差（ＶＤＤ−ＶＧＮＤ）にゲインΔＣｘ／ＣＧを乗じてＮ回加算した電圧である。
【００６０】
以上のように第６実施形態によれば、マルチプライングＤ／Ａ変換器１０６は、Ａ／Ｄ変換回路１０７の入力電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成し、スイッチＳ５は、Ｄ／Ａ変換器１０６から出力される電圧ＶｏをＡ／Ｄ変換回路１０７及びＤ／Ａ変換器１０６に入力する。スイッチＳ１は、信号電荷Ｓinを、Ｄ／Ａ変換器１０６の入力端子に入力するか否かを切替える。
【００６１】
制御回路１０８は、信号電荷ＳinをスイッチＳ１を介してＤ／Ａ変換器１０６に入力し、Ｄ／Ａ変換器１０６から信号電荷Ｓinに応じた電圧を出力させるＣ／Ｖ変換動作を複数回繰り返して実行する。そして、出力電圧Ｖｏを、Ａ／Ｄ変換回路１０７から出力されるデジタル変換値のＤ／Ａ変換値とした上で、信号電荷Ｓinの変換電圧を切替回路１０５、Ａ／Ｄ変換回路１０７及びＤ／Ａ変換器１０６を通して巡回させてＡ／Ｄ変換動作を実行する。
【００６２】
具体的には、Ｄ／Ａ変換器１０６を、コンデンサＣＳ１０，ＣＳ１１の一端が共通側電極としてコモンライン１１１に接続され、他端が非共通側電極として複数の基準電圧線（Ｖrefp，Ｖrefm）に接続されるコンデンサアレイ回路１１０と、コモンライン１１１の電圧を入力とするオペアンプ１０９と、コモンライン１１１からオペアンプ１０９に至る信号経路に介在するスイッチＳ１２と、オペアンプ１０９の入出力端子間に接続可能な積分コンデンサＣＦ，ＣＧとを備えて構成した。
【００６３】
そして、信号電荷Ｓinをグランドに放電してリセットするためのスイッチＳ１７を備え、制御回路１０８は、スイッチＳ１７をオフにしてコンデンサＣＦ，ＣＧを初期化し、続いてコンデンサＣＧをオペアンプ１０９の入出力端子間に接続すると共に、スイッチＳ１７をオフした状態で、スイッチＳ１を介して信号電荷Ｓinに応じた電荷をコンデンサＣＦ，ＣＧに設定する。また、オペアンプ１０９からコンデンサＣＦ，ＣＧの端子電圧に応じた変換電圧Ｖｏを出力することで初回のＣ／Ｖ変換動作を実行する。
【００６４】
以降のＣ／Ｖ変換動作は、スイッチＳ１をオフにして信号電荷Ｓinの入力を行わずにスイッチＳ１７をオンにするフェーズＣと、スイッチＳ１７をオフにすると共に、スイッチＳ１をオンにして信号電荷Ｓinの入力を行うフェーズＤとを繰り返し実行する。これにより、変換電圧Ｖｏを累積して第１実施形態と同様にノイズレベルを抑圧できる。したがって、Ａ／Ｄ変換値の精度を向上させることができる。
【００６５】
（第７実施形態）
図１２に示す第７実施形態の巡回型Ａ／Ｄ変換器５１は、第６実施形態の構成を、信号電荷が、差動信号電荷Ｓinp，Ｓinmとして入力される場合に対応した構成であり、特許文献２の図８に開示されている構成に相当する。すなわち、Ａ／Ｄ変換器５１は、スイッチＳ１ｐ，Ｓ１ｍ（入力切替回路）、切替回路１０５ｐ，１０５ｍ（入力回路）、Ａ／Ｄ変換回路１３２、マルチプライングＤ／Ａ変換器（残余電圧生成回路）１３３、オペアンプ１３４（演算増幅器）、制御回路１３５、コンデンサアレイ回路１１０ｐ，１１０ｍ等からなる特許文献２の構成にスイッチＳ１７ｐ，Ｓ１７ｍ（リセットスイッチ回路）を追加したものである。制御回路１３５は、ＮＯＴゲート４２及び４３を介してセンサエレメント１０１の端子ＦＥ（コンデンサＣＥ１及びＣＥ２の共通接続点）に駆動電圧を出力する。
【００６６】
Ａ／Ｄ変換器５１の動作タイミングチャートは、第６実施形態の図１１に示したものと同様であり、正側、負側の対応する各スイッチのオンオフは同じく制御される。電荷保存則より、フェーズＡにおける総電荷とフェーズＢにおける総電荷とが等しいので、
ＣＥ１×ＶＤＤ＝ＣＧ×Ｖop1＋ＣＥ１×ＶＧＮＤ      …（２５）
ＣＥ２×ＶＤＤ＝ＣＧ×Ｖom1＋ＣＥ２×ＶＧＮＤ      …（２６）
尚、Ｖop1,Ｖom1はフェーズＢにおけるオペアンプ１３４の正側、負側出力電圧である。
【００６７】
（２５）式より（２６）式を減算して（Ｖop1−Ｖom1）を求めると、
Ｖop1−Ｖom1＝（ＣＥ１−ＣＥ２）／ＣＧ×（ＶＤＤ−ＶＧＮＤ）…（２７）
また、ＣＥ１＝ＣＥ＋ΔＣ１／２，ＣＥ２＝ＣＥ−ΔＣ１／２であるから、
Ｖop1−Ｖom1＝ΔＣ１／ＣＧ×（ＶＤＤ−ＶＧＮＤ）      …（２８）
となる。
【００６８】
また、電荷保存則より、フェーズＣにおける総電荷とフェーズＤにおける総電荷とが等しいので、
ＣＥ１×ＶＤＤ＋ＣＧ×Ｖop1＝ＣＧ×Ｖop2＋ＣＥ１×ＶＧＮＤ    …（２９）
ＣＥ２×ＶＤＤ＋ＣＧ×Ｖom1＝ＣＧ×Ｖom2＋ＣＥ２×ＶＧＮＤ    …（３０）
尚、Ｖop2,Ｖom2はフェーズＢにおけるオペアンプ１３４の正側、負側出力電圧である。
【００６９】
（２９）式より（３０）式を減算して（Ｖop2−Ｖom2）を求めると、
Ｖop2−Ｖom2＝（Ｖop1−Ｖom1）
＋（ＣＥ１−ＣＥ２）／ＣＧ×（ＶＤＤ−ＶＧＮＤ）    …（３１）
また、ＣＥ１＝ＣＥ＋ΔＣ２／２，ＣＥ１＝ＣＥ−ΔＣ２／２であるから、
Ｖop2−Ｖom2＝（Ｖop1−Ｖom1）
＋ΔＣ２／ＣＧ×（ＶＤＤ−ＶＧＮＤ）    …（３２）
となる。
【００７０】
したがって、Ｃ／Ｖ変換動作をＮ回繰り返し実行した後の差電圧（ＶopN−ＶomN）は、
【数７】
2016092771.tif 000009
となる。すなわち、差電圧（ＶopN−ＶomN）は、電位差（ＶＤＤ−ＶＧＮＤ）にゲインΔＣｘ／ＣＧを乗じてＮ回加算した電圧である。
【００７１】
以上のように第７実施形態によれば、Ａ／Ｄ変換器５１は、スイッチＳ１ｐ，Ｓ１ｍ、スイッチＳ１７ｐ，Ｓ１７ｍ、切替回路１０５ｐ，１０５ｍ、Ａ／Ｄ変換回路１３２、マルチプライングＤ／Ａ変換器１３３を用いて差動動作可能に構成した。これにより、第６実施形態と同様にノイズ成分を抑圧できると共に、外部からのコモンモードノイズも有効に除去できる。したがって、ノイズによる誤変換を一層防止することができる。
【００７２】
（第８実施形態）
図１３に示すように、第８実施形態のＡ／Ｄ変換器５１Ａは、第７実施形態のＡ／Ｄ変換器５１の接続を若干変更したもので、スイッチＳ１７ｐの一端は、グランドに替えてオペアンプ１３４の非反転入力端子（スイッチＳ１ｍにおける信号電荷Ｓinmの出力側端子）に接続されており、スイッチＳ１７ｍの一端も、グランドに替えてオペアンプ１３４の反転入力端子（スイッチＳ１ｐにおける信号電荷Ｓinｐの出力側端子）に接続されている。
【００７３】
次に、第８実施形態の作用について説明する。図１４に示すように、フェーズＡ及び駆動電圧をＶＧＮＤに切替えた直後のフェーズＢ１（第１Ｃ／Ｖ変換動作）については、第７実施形態と同様である。したがって、電荷保存則に基づきフェーズＡとフェーズＢ１とについて成り立つ式より得られる差電圧（Ｖop1−Ｖom1）は、（２８）式と同じである。
【００７４】
そして、制御回路１３５Ａは、駆動電圧をＶＤＤに切替えるタイミングよりも若干速く、各スイッチをフェーズＣの状態に切り替える。この状態を、フェーズＢ１から切り替わったフェーズＢ２（第２Ｃ／Ｖ変換動作）とする。その後、駆動電圧をＶＤＤに切替えた状態を第８実施形態のフェーズＣとする。この場合、フェーズＢ２における総電荷とフェーズＣにおける総電荷とについての電荷保存則より、
ＣＥ１×ＶＧＮＤ＋ＣＧ×Ｖop1＝ＣＧ×Ｖop2＋ＣＥ１×ＶＤＤ    …（３４）
ＣＥ２×ＶＧＮＤ＋ＣＧ×Ｖom1＝ＣＧ×Ｖom2＋ＣＥ２×ＶＤＤ    …（３５）
（３４）式より（３５）式を減算して（Ｖop2−Ｖom2）を求めると（３２）式が得られる。したがって、Ｃ／Ｖ変換動作をＮ回繰り返し実行した後の差電圧（ＶopN−ＶomN）は、（３３）式と同じになる。
【００７５】
以上のように第８実施形態によれば、センサエレメント１０１は、コンデンサＣＥ１，ＣＥ２の直列回路の共通接続点である端子ＦＥに駆動電圧ＶＤＤ，ＶＧＮＤを交互に与えた場合、前記直列回路の両端の端子ＦＥ１，ＦＥ２に、正側，負側の信号電荷Ｓinp，Ｓinmを発生させる。そして、Ａ／Ｄ変換器５１Ａは、スイッチＳ１ｐ，Ｓ１ｍにおける信号電荷Ｓinp，Ｓinmの入力側端子と、オペアンプ１３４の非反転入力端子、反転入力端子との間をそれぞれ断続するためのスイッチＳ１７ｐ，Ｓ１７ｍを備える。
【００７６】
制御回路１３５Ａは、センサエレメント１０１の端子ＦＥに駆動電圧を印加すると共に、スイッチＳ１ｐ，Ｓ１ｍオフにしてコンデンサＣＦｐ，ＣＧｐ，ＣＦｍ，ＣＧｍを初期化する。続いて、コンデンサＣＧｐ，ＣＧｍをオペアンプ１３４の入出力端子間に接続すると共に、スイッチＳ１７ｐ，Ｓ１７ｍをオフした状態で、スイッチＳ１ｐ，Ｓ１ｍを介して信号電荷Ｓinp，Ｓinmに応じた電荷をコンデンサＣＦｐ〜ＣＧｍに設定し、オペアンプ１３４からコンデンサＣＦｐ〜ＣＧｍの端子電圧に応じた変換電圧Ｖop1，Ｖom1を出力することで初回のＣ／Ｖ変換動作を実行する。
【００７７】
以降のＣ／Ｖ変換動作は、スイッチＳ１７ｐ，Ｓ１７ｍをオンにすると共にスイッチＳ１ｐ，Ｓ１ｍをオフにして信号電荷Ｓinpをオペアンプ１３４の非反転入力端子に入力すると共に信号電荷Ｓinmをオペアンプ１３４の反転入力端子に入力し、端子ＦＥに初回のＣ／Ｖ変換動作とは異なるレベルの駆動電圧を設定して電荷転送を行う第１Ｃ／Ｖ変換動作と、スイッチＳ１７ｐ，Ｓ１７ｍをオフにすると共にスイッチＳ１ｐ，Ｓ１ｍをオンにして信号電荷Ｓinpをオペアンプ１３４の反転入力端子に入力すると共に信号電荷Ｓinmをオペアンプ１３４の非反転入力端子に入力した後に、第１Ｃ／Ｖ変換動作とは異なるレベルの駆動電圧を設定して電荷転送を行う第２Ｃ／Ｖ変換動作とを繰り返し実行する。
【００７８】
これにより、センサエレメント１０１の端子ＦＥに印加する駆動電圧のエッジが変化する毎にＣ／Ｖ変換動作が行われるので、第７実施形態におけるリセットフェーズが不要となる。したがって、同じレベルの変換電圧Ｖｏを得るために必要なＣ／Ｖ変換動作の実行時間が第７実施形態の１／２になり、Ａ／Ｄ変換結果をより速く得ることが可能になる。
【００７９】
（第９実施形態）
図１５に示すように、第９実施形態のＡ／Ｄ変換器６１は、第１実施形態の構成を用いて、センサエレメント１０１が発生させる信号電荷ＳinをＣ／Ｖ変換する。この場合、センサエレメント１０１を構成するコンデンサＣＥ及びＣＥ２の共通接続点である端子ＦＥを、スイッチＳ１２を介してオペアンプ４の反転入力端子に接続する共に、スイッチＳ１３を介してグランドに接続する。また、制御回路６２は、第６実施形態と同様にＮＯＴゲート４２及び４３を介して、センサエレメント１０１の両端に駆動電圧を印加する。このように構成すれば、コンデンサＣＦ１，ＣＦ２の容量に、センサエレメント１０１の容量変化ΔＣを加算してＡ／Ｄ変換することができる。
【００８０】
（第１０実施形態）
図１６に示すように、第１０実施形態のＡ／Ｄ変換器７１は、第５実施形態の構成を用いてセンサエレメント１０１が発生させる信号電荷ＳinをＣ／Ｖ変換する。この場合、センサエレメント１０１の一端ＦＥ１を、スイッチＳ１３ｐを介してオペアンプ３４の反転入力端子に接続する共に、スイッチＳ１４ｐを介してグランドに接続する。また、センサエレメント１０１の他端ＦＥ２を、スイッチＳ１３ｍを介してオペアンプ３４の非反転入力端子に接続する共に、スイッチＳ１４ｍを介してグランドに接続する。
【００８１】
そして、制御回路７２は第９実施形態と同様に、ＮＯＴゲート４２及び４３を介して、センサエレメント１０１の端子ＦＥに駆動電圧を印加する。このように構成すれば、コンデンサＣＦ１ｐ，ＣＦ２ｐ，ＣＦ１ｍ，ＣＦ２ｍの容量に、センサエレメント１０１の容量変化ΔＣを加算してＡ／Ｄ変換することができる。
【００８２】
（第１１実施形態）
図１７に示すように、第１１実施形態のＡ／Ｄ変換器８１は、第１０実施形態の構成において、第８実施形態と同様にスイッチＳ１４ｐ，Ｓ１４ｍの一端を、グランドに替えてそれぞれオペアンプ３４の非反転入力端子，反転入力端子に接続した構成である。このように構成すれば、第１０実施形態の構成においても、第８実施形態と同様にＣ／Ｖ変換に要する時間を短縮できる。
【００８３】
（その他の実施形態）
尚、本発明は上記した、又は図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
ローレベルの基準電圧Ｖrefmは必ずしも負電圧にする必要はなく、例えばグランドレベルでも良く、要は基準電圧Ｖrefpよりも低い電位であれば良い。
Ａ／Ｄ変換回路２の分解能は１．５ビットに限らず適宜変更可能である。
【００８４】
第２，第３，第７〜第１１実施形態の構成に、第４実施形態のデジタル処理部２６を適用しても良い。
第４実施形態において、メモリ２７は必要に応じて設ければ良く、加算回数Ａを固定値にしても良い。
例えば第１実施形態のホールド処理において、コンデンサＣＳ１，ＣＳ２の非共通側電極に与える基準電圧を何れもハイレベルにしたり、何れもローレベルにしても良い。
【符号の説明】
【００８５】
図面中、１はＡ／Ｄ変換器、２はＡ／Ｄ変換回路、４はオペアンプ（演算増幅器）、５は基準電圧端子（基準電圧線）、１０は制御回路、１１、１１ｐ、１１ｍはコンデンサアレイ回路、１２は残余電圧生成回路、１３は入力切替回路、１４はコモンライン、２５はデジタル信号処理部（信号処理部）、ＣＳ１、ＣＳ１ｐ、ＣＳ１ｍは第１のコンデンサ、ＣＳ２、ＣＳ２ｐ、ＣＳ２ｍは第２のコンデンサ、ＣＦ１、ＣＦ２、ＣＦ、ＣＦｐ、ＣＦｍは第３のコンデンサ、ＧＮＤはグランド端子（基準電圧線）、Ｓ３１、Ｓ３１ｐ、Ｓ３１ｍはスイッチ（入力切替回路）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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