(57)【要約】【課題】デューティー比指令値が、スイッチング素子においてスイッチングが動作不良となる可能性のあるデューティー比であっても、スイッチング素子が動作不良を来すことなく上記デューティー比指令値に合ったデューティー比を出力できるようにする。【解決手段】制御部３は、デューティー比指令値Ｄｓが、スイッチングが動作不良となる可能性のあるデューティー比である動作不良デューティー比領域Ｄｆにあるときには、動作保証デューティー比Ｄｈでスイッチング素子２１〜２３の少なくとも２つをオンオフさせ、且つ、デューティー比指令値Ｄｓと動作保証デューティー比Ｄｈとのオン時間の差に応じて、当該２つのスイッチング素子のオン時間帯をずらすことによりスイッチング構成部２の出力をデューティー比指令値Ｄｓに応じたデューティー比に調整制御する。【選択図】図１
2016052206.tif 000002
【特許請求の範囲】
【請求項１】
電気負荷への電力供給をＰＷＭ制御する負荷駆動装置であって、
前記電気負荷への電力供給路に介在される複数のスイッチング素子を備えたスイッチング構成部と、
ＰＷＭ制御のデューティー比指令値が与えられ当該デューティー比指令値に基づいて前記スイッチング構成部の各スイッチング素子をオンオフ制御する制御部とを備え、
前記制御部は、前記各スイッチング素子が正常にスイッチングする正常動作デューティー比領域のうち所定の値を動作保証デューティー比として設定し、
前記デューティー比指令値が前記正常動作デューティー比領域にあるときには前記複数のスイッチング素子のいずれかを前記デューティー比指令値でオンオフさせることにより前記スイッチング構成部の出力を前記デューティー比指令値に応じたデューティー比に制御し、
前記デューティー比指令値が、前記スイッチングが動作不良となる可能性のあるデューティー比である動作不良デューティー比領域にあるときには、前記動作保証デューティー比で前記複数のスイッチング素子の少なくとも２つをオンオフさせ、且つ、前記デューティー比指令値と前記動作保証デューティー比とのオン時間の差に応じて、当該２つのスイッチング素子のオン時間帯をずらすことにより前記スイッチング構成部の出力を前記デューティー比指令値に応じたデューティー比に調整制御する負荷駆動装置。
【請求項２】
前記各スイッチング素子の前記動作不良デューティー比領域としては、上限側動作不良デューティー比領域と下限側動作不良デューティー比領域とがあり、
前記制御部は、前記動作保証デューティー比として、前記上限側動作不良デューティー比領域に近い値に設定された上限側動作保証デューティー比と、前記下限側動作不良デューティー比領域に近い値に設定された下限側動作保証デューティー比とを有し、
前記デューティー比指令値が前記上限側動作不良デューティー比領域となったときに、前記上限側動作保証デューティー比で前記複数のスイッチング素子の少なくとも２つをオンオフさせ、且つ、前記デューティー比指令値と前記上限側動作保証デューティー比とのオン時間の差に応じて、当該２つのスイッチング素子のオン時間帯をずらし、
前記デューティー比指令値が前記下限側動作不良デューティー比領域となったときに、前記下限側動作保証デューティー比で前記複数のスイッチング素子の少なくとも２つをオンオフさせ、且つ、前記デューティー比指令値と前記下限側動作保証デューティー比とのオン時間の差に応じて、当該２つのスイッチング素子のオン時間帯をずらす請求項１記載の負荷駆動装置。
【請求項３】
前記スイッチング構成部は、複数のスイッチング素子が直列接続された構成を含んでいる請求項１又は２記載の負荷駆動装置。
【請求項４】
前記スイッチング構成部は、複数のスイッチング素子が並列接続された構成を含んでいる請求項１から３のいずれか一項記載の負荷駆動装置。
【請求項５】
前記スイッチング構成部は、
第１のスイッチング素子と第２のスイッチング素子とを直列に接続し、第３のスイッチング素子を前記第１のスイッチング素子及び第２のスイッチング素子に対して並列に接続して構成され、
前記各スイッチング素子の動作不良デューティー比領域としては、上限側動作不良デューティー比領域と下限側動作不良デューティー比領域とがあり、
前記制御部は、前記動作保証デューティー比として、前記上限側動作不良デューティー比領域に近い値に設定された上限側動作保証デューティー比と、前記下限側動作不良デューティー比領域に近い値に設定された下限側動作保証デューティー比とを有し、
前記デューティー比指令値が前記上限側動作不良デューティー比領域となったときに、前記第１のスイッチング素子を連続的にオンし、第３のスイッチング素子及び第２のスイッチング素子を夫々前記上限側動作保証デューティー比でオンオフし、且つ、前記デューティー比指令値と前記上限側動作保証デューティー比とのオン時間の差だけ、当該第３のスイッチング素子と第２のスイッチング素子とのオン時間帯をずらし、
前記デューティー比指令値が前記下限側動作不良デューティー比領域となったときに、前記第３のスイッチング素子をオフし、前記第１のスイッチング素子及び第２のスイッチング素子を夫々前記下限側動作保証デューティー比でオンオフし、且つ、前記デューティー比指令と前記下限側動作保証デューティー比とのオン時間の差だけ、当該第１のスイッチング素子と第２のスイッチング素子とのオン時間帯をずらす請求項１から４のいずれか一項記載の負荷駆動装置。
【請求項６】
前記制御部は、前記デューティー比指令値が、前記正常動作デューティー比領域にあるときには、前記第１及び第２のスイッチング素子のみを同時に前記デューティー比指令値でオンオフするか、第３のスイッチング素子のみを前記デューティー比指令値でオンオフするか、前記第１から第３のスイッチング素子全部を前記デューティー比指令値でオンオフする請求項５記載の負荷駆動装置。
【請求項７】
前記動作不良デューティー比領域及び前記正常動作デューティー比領域は予め設定されている請求項１から６のいずれか一項記載の負荷駆動装置。
【請求項８】
前記スイッチング素子がデューティー比指令値通りにスイッチング動作するか否かを検出するスイッチング状態検出手段を備え、
前記制御部は、このスイッチング状態検出手段により前記スイッチング素子がデューティー比指令値通りにスイッチング動作していないことが検出されたときには、前記デューティー比指令値相当のデューティー比に基づき前記動作不良デューティー比領域を変更し、前記デューティー比指令値通りにスイッチング動作することが検出されたときには、前記デューティー比指令値相当のデューティー比に基づき前記正常動作デューティー比領域を変更する請求項７記載の負荷駆動装置。
【請求項９】
前記デューティー比指令値が前記正常動作デューティー比領域にあるときには全ての前記スイッチング素子を前記デューティー比指令値で同時にオンオフさせることにより前記スイッチング構成部の出力を前記デューティー比指令値に応じたデューティー比に制御する請求項１から５のいずれか一項記載の負荷駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気負荷への電力供給をＰＷＭ制御する負荷駆動装置に関する。
【背景技術】
【０００２】
電気負荷への電力供給をＰＷＭ制御する負荷駆動装置としては、電気負荷への電力供給路に介在されるスイッチング素子と、ＰＷＭ制御のデューティー比指令値が与えられ当該デューティー比指令値に基づいてスイッチング素子をオンオフ制御する制御部とを備えた構成のものがある。ところで、ＭＯＳＦＥＴなどのスイッチング素子では、高速のゲート制御に対して応答速度に限界があるため、極端に高い又は極端に低いデューティー比では、スイッチングが動作不良となる可能性がある。
【０００３】
つまり、デューティー比指令値が高速であって例えば５％未満（スイッチングが動作不良となる可能性のあるデューティー比）であると、スイッチング素子の実際のスイッチングのデューティー比が最悪０％となることがある。又、デューティー比指令値が９５％超（スイッチングが動作不良となる可能性のあるデューティー比）となると、実際のデューティー比が最悪１００％となることがある。
【０００４】
特許文献１には、ＰＷＭ制御の各周期でデューティー比を相対的に大小絶えず変化させ、トータル的に平均化して極端に高い又は極端に低い出力デューティー比を形成できるようにしている。しかしこれでは、目標とするデューティー比そのものは出力されず、目標とするデューティー比を境に上下するため、負荷側において異音や振動などの発生が懸念される。なお、特許文献２には複数のスイッチング素子の構成体を複数備えたモータ制御回路が記載されているが、この文献には、極端に高いデューティー比や極端に低いデューティー比の制御については開示がない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２９５６４９号公報
【特許文献２】特開平５−２９１９１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、デューティー比指令値が、スイッチング素子においてスイッチングが動作不良となる可能性のあるデューティー比であっても、スイッチング素子が動作不良を来すことなく上記デューティー比指令値に合ったデューティー比を出力できる負荷駆動装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１の発明においては、電気負荷への電力供給路に介在される複数のスイッチング素子を備えたスイッチング構成部と、ＰＷＭ制御のデューティー比指令値が与えられ当該デューティー比指令値に基づいてスイッチング構成部の各スイッチング素子をオンオフ制御する制御部とを備えている。そして、制御部は、各スイッチング素子が正常にスイッチングする正常動作デューティー比領域のうち所定の値を動作保証デューティー比として設定し、デューティー比指令値が正常動作デューティー比領域にあるときには複数のスイッチング素子のいずれかをデューティー比指令値でオンオフさせる。これにより、スイッチング素子は正常動作デューティー比領域では確実に正常動作するので、デューティー比指令値通りのデューティー比を出力できる。
【０００８】
一方、制御部は、デューティー比指令値が、スイッチングが動作不良となる可能性のあるデューティー比である動作不良デューティー比領域にあるときには、動作保証デューティー比で複数のスイッチング素子の少なくとも２つをオンオフさせ、且つ、前記デューティー比指令値と動作保証デューティー比とのオン時間の差に応じて、当該２つのスイッチング素子のオン時間帯をずらすことによりスイッチング構成部の出力をデューティー比指令値に応じたデューティー比に調整制御する構成である。
【０００９】
この構成によれば、デューティー比指令値が、スイッチング素子においてスイッチングが動作不良となる可能性のあるデューティー比であっても、スイッチング素子が動作不良を来すことなく上記デューティー比指令値に合ったデューティー比を出力できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態による負荷駆動装置の電気的構成図
【図２】制御部の制御内容を示すフローチャート
【図３】上限側対応制御の制御内容を示すフローチャート
【図４】下限側対応制御の制御内容を示すフローチャート
【図５】（ａ）は正常動作デューティー比領域におけるデューティー比指令値を示し、（ｂ）は出力デューティー比を示す図
【図６】デューティー比指令値が９８％の場合の各スイッチング素子の動作状態と出力デューティー比の状態とを示す図
【図７】デューティー比指令値が３％の場合の各スイッチング素子の動作状態と出力デューティー比の状態とを示す図
【図８】デューティー比指令値と単一素子の場合の出力デューティー比と各設定値との関係を示す図
【図９】第２実施形態による負荷駆動装置の電気的構成図
【図１０】制御部の制御内容を示すフローチャート
【図１１】動作不良デューティー比領域変更の制御内容を示すフローチャート
【図１２】正常動作デューティー比領域変更の制御内容を示すフローチャート
【図１３】参考例に関するもので、スイッチング素子が動作不良を起こす場合のデューティー比指令値（ａ）と出力デューティー比（ｂ）とを示す図
【発明を実施するための形態】
【００１１】
以下、本発明の第１実施形態について図１から図８を参照して説明する。第１実施形態における負荷駆動装置１は、スイッチング構成部２と、制御部３とを備えている。スイッチング構成部２は、電源４から電気負荷５への電力供給路６に複数例えば３個のスイッチング素子である第１のスイッチング素子２１、第２のスイッチング素子２２、第３のスイッチング素子２３を備えている。これらスイッチング素子２１〜２３はいずれも例えばＰチャネルＭＯＳＦＥＴから構成されている。又、前記電気負荷５としては速度変更可能なモータや照明度変更可能な照明具、あるいはＤＣ−ＤＣコンバータなど種々の電気負荷が考えられる。
【００１２】
前記スイッチング構成部２は、電源４に接続される電源端子２４と、電気負荷５に接続される出力端子２５との間に、第１のスイッチング素子２１と第２のスイッチング素子２２とを直列に接続し、第３のスイッチング素子２３を第１のスイッチング素子２１及び第２のスイッチング素子２２に対して並列に接続して構成されている。
【００１３】
制御部３は、例えばマイクロコンピュータ３１や不揮発性メモリ３２を備えて構成されている。マイクロコンピュータ３１には、ＰＷＭ制御のデューティー比指令値Ｄｓが与えられる。又、このマイクロコンピュータ３１は、後述するが、上記デューティー比指令値Ｄｓに応じて各種演算や各スイッチング素子２１〜２３に対するオンオフ制御を実行する。なお、制御部３は各スイッチング素子２１〜２３のゲートに対してロウレベル信号を与えてオンする。
【００１４】
ここで、ＭＯＳＦＥＴを高速でスイッチング動作させた場合について説明する。図１３（ａ）に示すように、デューティー比指令値Ｄｓが極端に高い場合（図１３（ａ）では例えば９７％）、ＭＯＳＦＥＴの高速動作には限界があるため、同図（ｂ）に示すように、ＭＯＳＦＥＴによる出力デューティー比が１００％となるおそれがある。又、図示は省略するが、デューティー比指令値Ｄｓが例えば３％と極端に低い場合には出力デューティー比が０％となるおそれがある。
【００１５】
そこで、本実施形態では、各スイッチング素子２１〜２３を構成するＭＯＳＦＥＴにおいてスイッチングが確実に実行可能なデューティー比の領域（以下、正常動作デューティー比領域Ｄａ）を、実験データなどを基に、例えばデューティー比５％以上〜９５％以下に設定している（図８参照）。この場合、実際には、デューティー比３％〜９７％程度でも正常にスイッチングすることもあり、従って、前記正常動作デューティー比領域Ｄａの５％以上〜９５％以下といった値は、安全を見越した値としている。又、正常動作デューティー比領域Ｄａから外れたデューティー比をスイッチング素子が異常動作する可能性がある動作不良デューティー比領域Ｄｆと称する。この動作不良デューティー比領域Ｄｆとしては、下限側動作不良デューティー比領域Ｄｆｓ（これはデューティー比０％を除くデューティー比５％未満）と上限側動作不良デューティー比領域Ｄｆｕ（これはデューティー比１００％を除くデューティー比９５％超）とを設定している（初期設定）。なお、この図８では、単一スイッチング素子の場合の出力デューティー比を示している。
【００１６】
又、本実施形態では、動作保証デューティー比Ｄｈを設定しており、この動作保証デューティー比Ｄｈには、正常動作デューティー比領域Ｄａのうちの所定値（下限側動作不良デューティー比領域Ｄｆｓに近い所定値）である例えば５％を下限側動作保証デューティー比Ｄｈｓとし、又、別の所定値（上限側動作不良デューティー比領域Ｄｆｕに近い所定値）である９５％を上限側動作保証デューティー比Ｄｈｕとしている。
【００１７】
前記正常動作デューティー比領域Ｄａ（デューティー比５％以上〜９５％以下）、下限側動作不良デューティー比領域Ｄｆｓ（デューティー比０％を除くデューティー比５％未満）、上限側動作不良デューティー比領域Ｄｆｕ（デューティー比１００％を除くデューティー比９５％超）、下限側動作保証デューティー比Ｄｈｓ（デューティー比５％）、上限側動作保証デューティー比Ｄｈｕ（デューティー比９５％）は、初期値としてメモリ３２に記憶している。
【００１８】
さて、前記制御部３におけるマイクロコンピュータ３１には、各スイッチング素子２１〜２３を制御するためのプログラムがＲＯＭに格納されており、このプログラムによる制御動作について図２を参照して説明する。
【００１９】
ステップＡ１０では、デューティー比指令値Ｄｓを取得する。次のステップＡ２０では、上記デューティー比指令値Ｄｓが正常動作デューティー比領域Ｄａにあるか否かを判断し、「ＹＥＳ」であれば、ステップＡ３０に移行する。このステップＡ３０では、全スイッチング素子２１〜２３を上記デューティー比指令値Ｄｓでオンオフ制御する。なお、図５にはデューティー比指令値Ｄｓが９０％（正常動作デューティー比領域Ｄａに含まれる）の場合を示している。この場合、同図５（ａ）のデューティー比指令値Ｄｓ（９０％）に対して同図５（ｂ）のように出力デューティー比も９０％となる。
【００２０】
前記ステップＡ２０で「ＮＯ」の場合、つまりデューティー比指令値Ｄｓが動作不良デューティー比領域Ｄｆであれば、ステップＡ４０に移行する。このステップＡ４０では、デューティー比指令値Ｄｓが上限側動作不良デューティー比領域Ｄｆｕ内であるか否かを判断する。「ＹＥＳ」であれば、ステップＡ５０に移行して上限側対応制御を実行する。この上限側対応制御は図３にサブルーチンとして示している。
【００２１】
この図３において、ステップＢ１０では、デューティー比指令値Ｄｓと上限側動作保証デューティー比Ｄｈｕとのオン時間の差（遅延時間）を算出する。次のステップＢ２０では、第１のスイッチング素子２１を１００％オンし且つ第３のスイッチング素子２３を上限側動作保証デューティー比Ｄｈｕでオンオフ制御する（図６（ａ）、（ｂ）参照）。この図６ではデューティー比指令値Ｄｓが９８％の場合を示している。
【００２２】
そして、ステップＢ３０では第２のスイッチング素子２２を前記遅延時間をおいて上限側動作保証デューティー比Ｄｈｕでオンオン制御する（図６（ｃ）参照）。
上述の各スイッチング素子２１〜２３の制御により、出力端子２５の出力デューティー比のオン時間帯は、第１のスイッチング素子２１と第２のスイッチング素子２２との直列回路２Ａにおいて形成されるオン時間帯（各スイッチング素子２１、２２のオンのアンド部分）と、この直列回路２Ａと並列の第３のスイッチング素子２３のオン時間帯とのオアにより形成される。すなわち、上記直列回路２Ａのオン時間帯が制御周期の開始から９５％周期であって、前記第３のスイッチング素子２３のオン時間帯が制御周期の開始から３％周期をおいて９５％であるから、出力端子２５のオン時間は１制御周期で９８％周期に調整され、出力デューティー比が９８％となる（図６（ｄ）参照）。なお、前記ステップＢ２０において、第１のスイッチング素子２１は第２のスイッチング素子２２と同期して上限側動作保証デューティー比Ｄｈｕでオンオフしても良い。
【００２３】
図２のステップＡ４０で「ＮＯ」と判断されると、つまり、デューティー比指令値Ｄｓが下限側動作不良デューティー比領域Ｄｆｓにあると判断されると、ステップＡ６０に移行して下限側対応制御を実行する。この下限側対応制御は図４にサブルーチンとして示している。ステップＣ１０では、デューティー比指令値Ｄｓと下限側動作保証デューティー比Ｄｈｓとのオン時間の差（遅延時間）を算出する。次のステップＣ２０では、第１のスイッチング素子２１を下限側動作保証デューティー比Ｄｈｓでオンオフ制御し且つ第３のスイッチング素子２３をオフする（図７（ａ）、（ｂ）参照）。この図７ではデューティー比指令値Ｄｓが３％の場合を示している。
【００２４】
そして、ステップＣ３０では第２のスイッチング素子２２を前記遅延時間をおいて下限側動作保証デューティー比Ｄｈｓでオンオン制御する（図７（ｃ）参照）。
前記第３のスイッチング素子２３がオフであるので、出力端子２５の出力デューティー比のオン時間帯は、第１のスイッチング素子２１と第２のスイッチング素子２２との直列回路２Ａにおいて形成されるオン時間帯（各スイッチング素子２１、２２のオンのアンド部分）となる。すなわち、第１のスイッチング素子２１のデューティー比５％相当のオン時間と、デューティー比２％相当の時間（遅延時間）をおいた第２のスイッチング素子２２のデューティー比５％相当のオン時間との時間的重なり部分であるデューティー比３％部分が出力デューティー比となる（図７（ｄ）参照）。
【００２５】
上述した本実施形態においては、デューティー比指令値Ｄｓが正常動作デューティー比領域Ｄａにあるときにはスイッチング素子２１〜２３をデューティー比指令値Ｄｓでオンオフさせることによりスイッチング構成部２の出力をデューティー比指令値Ｄｓに応じたデューティー比に調整制御するようにしている。この場合、スイッチング素子２１〜２３は正常動作デューティー比領域Ｄａでは確実に正常動作するので、デューティー比指令値Ｄｓ通りのデューティー比を出力できる。
【００２６】
又、デューティー比指令値Ｄｓが正常動作デューティー比領域Ｄａにあるときには全てのスイッチング素子２１〜２３を同時にデューティー比指令値Ｄｓでオンオフさせるので、第３のスイッチング素子２３のみをオンオフさせる場合や、第１及び第２のスイッチング素子２１及び２２のみを同時にオンオフさせる場合に比して、オン抵抗を低減できる。
【００２７】
ただし、デューティー比指令値Ｄｓが正常動作デューティー比領域Ｄａにあるときには上述の第３のスイッチング素子２３のみをオンオフさせる場合や、第１及び第２のスイッチング素子２１及び２２のみを同時にオンオフさせる形態としても良い。つまり、デューティー比指令値Ｄｓが、正常動作デューティー比領域Ｄａにあるときには、スイッチング素子のオンオフ形態として、第１及び第２のスイッチング素子２１及び２２のみを同時にデューティー比指令値Ｄｓでオンオフする形態、第３のスイッチング素子２３のみをオンオフする形態、第１から第３のスイッチング素子２１〜２３全部をオンオフする形態のいずれかを適宜採用できる。
【００２８】
又、本実施形態においては、デューティー比指令値Ｄｓが、スイッチングが動作不良となる可能性のあるデューティー比である上限側動作不良デューティー比領域Ｄｆｕにあるときには、上限側動作保証デューティー比Ｄｈｕで第２のスイッチング素子２２と第３のスイッチング素子２３とをオンオフさせ、且つ、デューティー比指令値Ｄｓと上限側動作保証デューティー比Ｄｈｕとのオン時間の差に応じて、当該２つのスイッチング素子２２、２３（並列接続されたスイッチング素子）のオン時間帯をずらすことによりスイッチング構成部２の出力をデューティー比指令値Ｄｓに応じたデューティー比に調整制御する。
【００２９】
これによれば、スイッチング素子２２、２３を、デューティー比指令値Ｄｓと上限側動作保証デューティー比Ｄｈｕとのオン時間の差だけ時間的にずらして、上限側動作保証デューティー比Ｄｈｕで確実にオンオフさせるので、スイッチング素子２２、２３が動作不良を来すことなくデューティー比指令値Ｄｓに合ったデューティー比を出力できる。
この場合、スイッチング構成部２においてスイッチング素子２２、２３が並列接続された構成を含んでいるので、このスイッチング素子２２、２３を利用して、デューティー比指令値Ｄｓが上限側動作不良デューティー比領域Ｄｆｕの場合に対処することができる。
【００３０】
又、本実施形態においては、デューティー比指令値Ｄｓが、スイッチングが動作不良となる可能性のあるデューティー比である下限側動作不良デューティー比領域Ｄｆｓにあるときには、下限側動作保証デューティー比Ｄｈｓで第１のスイッチング素子２１と第２のスイッチング素子２２とをオンオフさせ、且つ、デューティー比指令値Ｄｓと下限側動作保証デューティー比Ｄｈｓとのオン時間の差に応じて、当該２つのスイッチング素子２１、２２（直列接続されたスイッチング素子）のオン時間帯をずらすことによりスイッチング構成部２の出力をデューティー比指令値Ｄｓに応じたデューティー比に調整制御する。
【００３１】
これによれば、スイッチング素子２１、２２が動作不良を来すことなくデューティー比指令値Ｄｓに合ったデューティー比を出力できる。
この場合、スイッチング構成部２においてスイッチング素子２２、２３が直列接続された構成を含んでいるので、このスイッチング素子２１、２２を利用して、デューティー比指令値Ｄｓが下限側動作不良デューティー比領域Ｄｆｓの場合に対処することができる。
【００３２】
上述したようにデューティー比指令値Ｄｓが上限側動作不良デューティー比領域Ｄｆｕや下限側動作不良デューティー比領域Ｄｆｓといった動作不良デューティー比領域Ｄｆの場合には、上限側動作保証デューティー比Ｄｈｕや下限側動作保証デューティー比Ｄｈｓといった動作保証デューティー比Ｄｈで複数のスイッチング素子２１〜２３の少なくとも２つをオンオフさせ、且つ、デューティー比指令値Ｄｓと動作保証デューティー比Ｄｈとのオン時間の差に応じて、当該２つのスイッチング素子のオン時間帯をずらすことによりスイッチング構成部２の出力をデューティー比指令値に応じたデューティー比に調整制御するから、デューティー比指令値Ｄｓが、スイッチング素子においてスイッチングが動作不良となる可能性のあるデューティー比であっても、スイッチング素子が動作不良を来すことなくデューティー比指令値Ｄｓに合ったデューティー比を出力できる。
【００３３】
図９から図１２は第２実施形態を示しており、次の点が第１実施形態と異なる。この第２実施形態ではスイッチング状態検出手段に相当する検出部７を設けている。この検出部７は、スイッチング構成部２の出力端子２５の出力波形を検出し、当該出力波形のデューティー比を割り出してデューティー比指令値と合致しているか否かを検出する。つまり、スイッチング素子２１〜２３がデューティー比指令値通りにスイッチング動作しているか否かを検出する。そして、スイッチング素子２１〜２３がデューティー比指令値通りにスイッチング動作していないことを検出したときには、不良検出信号Ｓａを制御部３に与える。なお、検出部７における検出方式は上述に限るものではない。
【００３４】
そして制御部３は、後述するがこの検出部７によりスイッチング素子２１〜２２がデューティー比指令値Ｄｓ通りにスイッチング動作していないことが検出されたときには、デューティー比指令値Ｄｓ相当のデューティー比に基づき動作不良デューティー比領域Ｄｆを変更し、デューティー比指令値Ｄｓ通りにスイッチング動作することが検出されたときには、デューティー比指令値Ｄｓ相当のデューティー比に基づき正常動作デューティー比領域Ｄａを変更する。
【００３５】
この制御の趣旨は、図８に示す初期設定の正常動作デューティー比領域Ｄａは、各スイッチング素子２１〜２３が確実に正常動作する領域に余裕をもって設定されていることから、初期設定された上限側動作不良デューティー比領域Ｄｆｕや下限側動作不良デューティー比領域Ｄｆｓには、正常動作デューティー比領域Ｄａに近い部分（不明領域）にスイッチング素子が正常に動作する領域も実際には存在すると推察される。この第２実施形態では、この不明領域が初期設定とは異なる正常動作デューティー比領域であるか初期設定とは異なる動作不良デューティー比領域であるかを判定できるようにしている。
【００３６】
この制御部３の制御動作について図１０から図１２を参照して説明する。ステップＤ１０では、デューティー比指令値Ｄｓを取得する。次のステップＤ２０では、上記デューティー比指令値Ｄｓが初期設定された正常動作デューティー比領域Ｄａにあるか、又は変更後の正常動作デューティー比領域Ｄａにあるか否かを判断する。最初は、変更後の正常動作デューティー比領域Ｄａがないから、デューティー比指令値Ｄｓが初期設定の正常動作デューティー比領域Ｄａにあるか否かが判断される。「ＹＥＳ」であれば、ステップＤ３０に移行する。このステップＤ３０では、全スイッチング素子２１〜２３を上記デューティー比指令値Ｄｓでオンオフ制御する。
【００３７】
ステップＤ２０で「ＮＯ」であれば、ステップＤ４０に移行する。このステップＤ４０では、デューティー比指令値Ｄｓが変更後の動作不良デューティー比領域Ｄｆ内（変更後の上限側動作不良デューティー比領域Ｄｆｕ内又は変更後の下限側動作不良デューティー比領域Ｄｆｓ内）であるか否かを判断する。デューティー比指令値Ｄｓが、変更後の動作不良デューティー比領域Ｄｆではない場合、つまり正常動作デューティー比領域Ｄａではなく変更後の動作不良デューティー比領域Ｄｆでもないと場合（前述した不明領域と見なすことができる場合）には、「ＮＯ」と判断され、ステップＤ５０に移行する。
【００３８】
このステップＤ５０では、試験的に全スイッチング素子２１〜２３をデューティー比指令値Ｄｓでオンオフする。そして、ステップＤ６０では不良検出信号Ｓｋが入力された否かを判断し、入力されれば、ステップＤ７０に移行する。このステップＤ７０では動作不良デューティー比領域Ｄｆの変更を実行する。
【００３９】
この動作不良デューティー比領域Ｄｆの変更の制御内容は図１１にサブルーチンとして示している。この図１１において、ステップＥ１０ではデューティー比指令値Ｄｓが上限側（デューティー比１００％に近い）か否（０％に近い）かを判断する。上限側に近ければ、ステップＥ２０に移行して上限側動作不良デューティー比領域Ｄｆｕの下限値をデューティー比指令値Ｄｓのデューティー比に変更する。ステップＥ１０で「ＮＯ」であれば、ステップＥ３０に移行して、下限側動作不良デューティー比領域Ｄｆｓの上限値をデューティー比指令値Ｄｓのデューティー比に変更する。これにより動作不良デューティー比領域Ｄｆ（Ｄｆｕ又はＤｆｓ）が変更される。
【００４０】
図１０のステップＤ６０で「ＮＯ」と判断されれば、つまり出力デューティー比がデューティー比指令値Ｄｓのデューティー比に合致していると判断されれば、ステップＤ８０に移行して、正常動作デューティー比領域Ｄａの変更を実行する。この正常動作デューティー比領域Ｄａの変更の制御内容はサブルーチンとして図１２に示している。この図１２において、ステップＦ１０では、デューティー比指令値Ｄｓが上限側（デューティー比１００％に近い）か否（０％に近い）かを判断する。上限側に近ければ、ステップＦ２０に移行して、正常動作デューティー比領域Ｄａの上限値をデューティー比指令値Ｄｓのデューティー比に変更する。
【００４１】
ステップＦ１０で「ＮＯ」であれば、ステップＦ３０に移行して、正常動作デューティー比領域Ｄａの下限値をデューティー比指令値Ｄｓのデューティー比に変更する。
これにより正常動作デューティー比領域Ｄａが実際のスイッチング素子２１〜２３の正常な動作に応じて変更される。
【００４２】
上述のように正常動作デューティー比領域Ｄａ及び動作不良デューティー比領域Ｄｆ（Ｄｆｕ、Ｄｆｓ）が変更された後、次のデューティー比指令値Ｄｓが変更後の正常動作デューティー比領域Ｄａであると図１０のステップＤ２０で「ＹＥＳ」となって前述のステップＤ３０が実行される。又、上記次のデューティー比指令値Ｄｓが変更後の動作不良デューティー比領域Ｄｆ内であるとステップＤ４０で「ＹＥＳ」となってステップＤ９０〜ステップＤ１１０が実行される。このステップＤ９０〜ステップＤ１１０は第１実施形態の図２におけるステップＡ４０〜ステップＡ６０と同じである。
【００４３】
上述した第２実施形態においては、スイッチング素子２１〜２３がデューティー比指令値Ｄｓ通りにスイッチング動作するか否かを検出する検出部７を備え、制御部３が、この検出部７によりスイッチング素子２１〜２３がデューティー比指令値Ｄｓ通りにスイッチング動作していないことが検出されたときには、デューティー比指令値Ｄｓ相当のデューティー比に基づき動作不良デューティー比領域Ｄｆ（Ｄｆｕ、Ｄｆｓ）を変更し、デューティー比指令値Ｄｓ通りにスイッチング動作することが検出されたときには、デューティー比指令値Ｄｓ相当のデューティー比に基づき正常動作デューティー比領域Ｄａを変更する。
【００４４】
これによれば、スイッチング素子２１〜２３の実際のスイッチング動作が、どのデューティー比指令値Ｄｓで正常動作するか動作不良となるかを検出でき、この検出結果で正常動作デューティー比領域Ｄａ及び動作不良デューティー比領域Ｄｆを変更するから、実際にスイッチング素子２１〜２３が動作不良を起こす状況に合わせて動作不良対応制御（ステップＤ１００、ステップＤ１１０の制御）を行うことができる。
【００４５】
上述した各実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変更は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
図面中、１は負荷駆動装置、２はスイッチング構成部、２１〜２３はスイッチング素子、３は制御部、７は検出部（スイッチング状態検出手段）を示す。
【図１】
2016052206.tif 000003
【図２】
2016052206.tif 000004
【図３】
2016052206.tif 000005
【図４】
2016052206.tif 000006
【図５】
2016052206.tif 000007
【図６】
2016052206.tif 000008
【図７】
2016052206.tif 000009
【図８】
2016052206.tif 000010
【図９】
2016052206.tif 000011
【図１０】
2016052206.tif 000012
【図１１】
2016052206.tif 000013
【図１２】
2016052206.tif 000014
【図１３】
2016052206.tif 000015