(57)【要約】      （修正有）【課題】レイアウトを変更することなく異なる出力が可能な半導体装置を提供する。【解決手段】半導体層１に能動層２を形成し、その上に、複数のドレイン電極４と、複数のゲート電極６と、複数のソース電極７とがそれぞれ接続されており、複数のＦＥＴを構成している。複数のドレイン電極４は３つのドレインバスライン８（８Ａ、８Ｂ、８Ｃ）を構成し、複数のゲート電極６は３つのゲートバスライン９（９Ａ、９Ｂ、９Ｃ）を構成している。すべてのソース電極７は接地され、それぞれのソース電極７は略平行に設けられる。【選択図】図１
2016103610.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
第１のドレインバスラインと電気的に接続され、前記半導体層に設けられている第１のドレイン電極と、
前記第１のドレインバスラインと電気的に接続され、前記半導体層に前記第１のドレイン電極とは略平行に設けられている第２のドレイン電極と、
第２のドレインバスラインと電気的に接続され、前記半導体層の前記第１のドレイン電極と前記第２のドレイン電極との間に、少なくとも１つ設けられている第３のドレイン電極と、
第１のゲートバスラインと電気的に接続され、前記半導体層の前記第１のドレイン電極と前記第２のドレイン電極との間に、少なくとも１つ設けられている第１のゲート電極と、
第２のゲートバスラインと電気的に接続され、前記半導体層の前記第１のドレイン電極と前記第２のドレイン電極との間に、少なくとも１つ設けられている第２のゲート電極と、
前記半導体層の前記第１のドレイン電極と前記第２のドレイン電極との間に、少なくとも１つ設けられている、ソース電極と、
を具備する半導体装置。
【請求項２】
前記半導体層の前記第１のドレイン電極と前記第２のドレイン電極との間に、少なくとも１つ設けられている、第４のドレイン電極と、
前記半導体層の前記第１のドレイン電極と前記第２のドレイン電極との間に、少なくとも１つ設けられている、第３のゲート電極と、
を具備する請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極は、前記ソース電極と、前記第１のドレイン電極との間に設けられており、
前記第２のゲート電極は、前記ソース電極と、前記第３のドレイン電極との間に設けられている、請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１のドレインバスライン又は前記第２のドレインバスラインの少なくともいずれかの電気的に接続されたドレイン電極は等間隔に半導体層の上に設けられている、請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記ソース電極は前記半導体層から基板方向に向かって形成され、裏面電極と接続している貫通電極を具備する、
請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記半導体層は２以上の化合物半導体の層から構成されている、請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記半導体層は窒化物半導体である、請求項１乃至請求項６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電気回路の増幅器等は対象となる回路や素子などの特性ごとに出力を変えて用意する必要がある。増幅器等に用いられる半導体装置は、出力が異なる電界効果トランジスタ（Field Effect Transistor 以下、ＦＥＴと称す）を用意する場合、ＦＥＴのゲート幅を変更して、レイアウトを変更し、ＦＥＴのチップを作成することが一般的である。しかし、ＦＥＴのゲート幅を変更して、ＦＥＴのチップのバリエーションを増やすことは製造コストがかかるという課題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２７３９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、レイアウトを変更することなく、異なる出力を出すことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、実施形態の半導体装置は半導体層と第１のドレインバスラインと電気的に接続され、半導体層に設けられている第１のドレイン電極と、前記第１のドレインバスラインと電気的に接続され、前記半導体層に前記第１のドレイン電極とは略平行に設けられている第２のドレイン電極と、第２のドレインバスラインと電気的に接続され、前記半導体層の前記第１のドレイン電極と前記第２のドレイン電極との間に、少なくとも１つ設けられている第３のドレイン電極と、第１のゲートバスラインと電気的に接続され、前記半導体層の前記第１のドレイン電極と前記第２のドレイン電極との間に、少なくとも１つ設けられている第１のゲート電極と、第２のゲートバスラインと電気的に接続され、前記半導体層の前記第１のドレイン電極と前記第２のドレイン電極との間に、少なくとも１つ設けられている第２のゲート電極と、前記半導体層の前記第１のドレイン電極と前記第２のドレイン電極との間に、少なくとも１つ設けられている、ソース電極とを具備している。
【図面の簡単な説明】
【０００６】
【図１】本発明の第１の実施形態である半導体装置の平面図。
【図２】図１のＡ−Ａにおける断面図。
【図３】本発明の第２の実施形態の断面図。
【図４】本発明の第３の実施形態である半導体装置。
【図５】本発明の第３の実施形態の断面図。
【図６】本発明の第４の実施形態の断面図。
【発明を実施するための形態】
【０００７】
以下、半導体装置の実施形態を図面に基づき説明する。
【０００８】
（第１の実施形態）
図１は第１の実施形態の図である。半導体からなる半導体層１に能動層２を形成し、その上に、複数のドレイン電極４と、複数のゲート電極６と、複数のソース電極７とがそれぞれ接続されており、複数のＦＥＴを構成している。
【０００９】
複数のドレイン電極４は３つのドレインバスライン８（図１では８Ａ、８Ｂ、８Ｃ）を構成している。図１ではドレインバスライン８Ａにはドレイン電極４Ａが４本接続されており、ドレインバスライン８Ｂにはドレイン電極４Ｂが４本接続されており、ドレインバスライン８Ｃにはドレイン電極４Ｃが４本接続されている。ドレイン電極４とはドレイン電極４Ａ、４Ｂ、４Ｃの総称である。また、これらドレイン電極４Ａ、４Ｂ、４Ｃはいずれもドレインフィンガー電極と呼ばれる。それぞれのドレイン電極４Ａ、４Ｂ、４Ｃは略平行に半導体層１に設けられている。
【００１０】
複数のゲート電極６は３つのゲートバスライン９（図１では９Ａ、９Ｂ、９Ｃ）を構成している。図１ではゲートバスライン９Ａにはゲート電極６Ａが８本接続されており、ゲートバスライン９Ｂにはゲート電極６Ｂが８本接続されており、ゲートバスライン９Ｃにはゲート電極６Ｃが８本接続されている。ゲート電極６とはゲート電極６Ａ、６Ｂ、６Ｃの総称である。また、これらゲート電極６Ａ、６Ｂ、６Ｃはいずれもゲートフィンガー電極と呼ばれる。それぞれのゲート電極６Ａ、６Ｂ、６Ｃは略平行に半導体層１に設けられている。
【００１１】
すべてのソース電極７は接地されている。また、これらソース電極７はソースフィンガー電極と呼ばれる。それぞれのソース電極７は略平行に設けられている。
【００１２】
本実施形態はドレインバスライン８、およびゲートバスライン９はそれぞれ電圧を印加するための、ドレイン電極パッド３、ゲート電極パッド５を有している。ドレイン電極パッド３はドレインバスライン８と同数設けられている。本実施形態では図１のようにドレイン電極パッド３Ａ、ドレイン電極パッド３Ｂ、ドレイン電極パッド３Ｃが併設されている。そして、ドレイン電極パッド３Ａにはドレインバスライン８Ａが、ドレイン電極パッド３Ｂにはドレインバスライン８Ｂが、ドレイン電極パッド３Ｃにはドレインバスライン８Ｃが接続されている。
【００１３】
ゲート電極パッド５はゲートバスライン９と同数設けられている。本実施形態では図１のようにゲート電極パッド５Ａ、ゲート電極パッド５Ｂ、ゲート電極パッド５Ｃが併設されている。そして、ゲート電極パッド５Ａにはゲートバスライン９Ａが、ゲート電極パッド５Ｂにはゲートバスライン９Ｂが、ゲート電極パッド５Ｃにはゲートバスライン９Ｃが接続されている。
【００１４】
本実施形態の半導体装置では、ドレイン電極４の配置はドレイン電極４Ａ、４Ｂ、４Ｃの順番に繰り返し配置されている。即ち、ある１つのドレイン電極４Ａと他の１つのドレイン電極４Ａとの間には、ドレイン電極４Ｂとドレイン電極４Ｃとが１本ずつ設けられている。同様に、ある１つのドレイン電極４Ｂと他の１つのドレイン電極４Ｂとの間には、ドレイン電極４Ａとドレイン電極４Ｃとが１本ずつ設けられている。また、ある１つのドレイン電極４Ｃと他の１つのドレイン電極４Ｃとの間には、ドレイン電極４Ａとドレイン電極４Ｂとが１本ずつ設けられている。
【００１５】
本実施形態の半導体装置では、ゲート電極６の配置はゲート電極６Ａ、６Ｂ、６Ｃの順番に２本で１対として繰り返し配置されている。即ち、ある１対のゲート電極６Ａと他の１対のゲート電極６Ａとの間には、１対のゲート電極６Ｂと１対のゲート電極６Ｃとが１つずつ設けられている。同様に、ある１対のゲート電極６Ｂと他の１対のゲート電極６Ｂとの間には、１対のゲート電極６Ａと１対のゲート電極６Ｃとが１つずつ設けられている。また、ある１対のゲート電極６Ｃと他の１対のゲート電極６Ｃとの間には、１対のゲート電極６Ａと１対のゲート電極６Ｂとが１つずつ設けられている。
【００１６】
ドレイン電極４Ａの両隣に隣接して１対のゲート電極６Ａが配置されている。同様に、ドレイン電極４Ｂの両隣に隣接して１対のゲート電極６Ｂが配置されている。さらに、ドレイン電極４Ｃの両隣に隣接して１対のゲート電極６Ｃが配置されている。ソース電極７はゲート電極６Ａとゲート電極６Ｂとの間、ゲート電極６Ｂとゲート電極６Ｃとの間、ゲート電極６Ｃとゲート電極６Ａとの間に配置されている。
【００１７】
図２は図１の半導体装置の実施形態について、Ａ−Ａについての断面図である。基板１１に半導体層１を積層している。その後、半導体層１に不純物を添加（以下ドープと称す）した能動層２を半導体層１に形成している。半導体層１にドレイン電極４、ゲート電極６、ソース電極７を接続しＦＥＴを構成している。更に本実施形態はソース電極７と基板１１の裏面に設けた裏面電極１０とを接続する貫通電極１２を設けている。
【００１８】
半導体層１は例えば、窒化ガリウム（以下ＧａＮと称す）などの化合物半導体などが用いられる。化合物半導体は複数の元素を組み合わせた半導体である。化合物半導体にはアルミニウム（Ａｌ）やガリウム（Ｇａ）などのIII族の元素と窒素（Ｎ）、ヒ素（Ａｓ）などのＶ族の元素とを組み合わせたIII‐Ｖ族半導体などがある。ＧａＮなど窒素（Ｎ）を含有する化合物半導体は窒化物半導体とよばれる。この窒化物半導体はIII‐Ｖ族半導体である。
【００１９】
ＧａＮは珪素（以下Ｓｉと称す）と比べてバンドギャップが大きく、電圧に対する耐圧性に優れているため、高電圧の印加が可能なパワーデバイスとして用いられている。さらに、ＧａＮの飽和電子速度はＳｉよりも大きく、電子移動度はＳｉと同等であることから、マイクロ波用の高周波半導体デバイスとしても用いられている。
【００２０】
ＧａＮによるＦＥＴの作成には基板１１にＧａＮをＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などにより結晶成長させ、半導体層１を積層させる。ＭＯＣＶＤ法とは基板１１にガス化した金属等を蒸着させることで薄膜を作成する方法である。ただし、本実施形態において、半導体層１の積層方法は、ＭＯＣＶＤ法に限定されない。
【００２１】
基板１１にはＳｉや炭化珪素（以下ＳｉＣと称す）やサファイアなどがある。Ｓｉは安価であり、基板１１の材料として広く用いられている。ＧａＮの結晶構造は六方晶構造を有している。ＳｉＣやサファイアの結晶格子もＧａＮと同様に六方晶構造を有している。このことから、ＳｉＣやサファイアの基板１１はＳｉと比べてＧａＮの原子との結合に親和性を有している。このため、ＧａＮを用いた半導体において、基板１１にはＳｉＣやサファイアなどが用いられている。ＳｉＣは熱伝導性がＳｉよりも高いため、ＦＥＴの放熱性に優れている。
【００２２】
能動層２は、積層した半導体層１に不純物を添加し、キャリアとなる電子を高濃度に含有した層であり、電子が走行する層である。電子密度を高くしたｎ型を作成するには半導体層１を構成する元素よりも荷電子が多いものをドープする。ＧａＮの場合、不純物のドープには例えば、Ｓｉ原子などがある。
【００２３】
複数のドレイン電極４とゲート電極６とソース電極７とは、能動層２が形成された半導体層１に電極をオーミック接触により取り付ける。
【００２４】
ソース電極７は図２において、隣接するＦＥＴのソース電極７とは半導体層１から基板１１へ向かう貫通電極１２を介して基板１１の裏面に位置する、裏面電極１０に連結している。
【００２５】
図２において、ドレイン電極４Ａの両隣にゲート電極６Ａが配置されている。さらにその外側にソース電極７が隣接して配置されている。ゲート電極６Ｂはこのソース電極７の１つと隣接し、ゲート電極６Ａと対向して配置されている。ドレイン電極４Ｂはこのゲート電極６Ｂと隣接し、ソース電極７と対向して配置されている。ドレイン電極４Ａはドレインバスライン８Ａを介してドレイン電極パッド３Ａに接続されている。ゲート電極６Ａはゲートバスライン９Ａを介してゲート電極パッド５Ａに接続されている。ドレイン電極４Ｂはドレインバスライン８Ｂを介してドレイン電極パッド３Ｂに接続されている。ゲート電極６Ｂはゲートバスライン９Ｂを介してゲート電極パッド５Ｂに接続されている。これによりドレイン電極パッド３Ａとゲート電極パッド５Ａとに電圧を印加して駆動するＦＥＴと、ドレイン電極パッド３Ｂとゲート電極パッド５Ｂとに電圧を印加して駆動するＦＥＴが構成されている。
【００２６】
図１および図２において、本実施形態は、ソース電極７とソース電極７との間にドレイン電極パッド３Ａとゲート電極パッド５Ａとに電圧を印加して駆動するＦＥＴが２個設けられた領域（以下、第１のＦＥＴ領域と称す）を有する。また、同様にソース電極７とソース電極７との間にドレイン電極パッド３Ｂとゲート電極パッド５Ｂとに電圧を印加して駆動するＦＥＴが２個設けられた領域（以下、第２のＦＥＴ領域と称す）を有する。さらに、ソース電極７とソース電極７との間にドレイン電極パッド３Ｃとゲート電極パッド５Ｃとに電圧を印加して駆動するＦＥＴが２個設けられた領域（以下、第３のＦＥＴ領域と称す）を有する。本実施形態の半導体装置は、これらの第１乃至第３のＦＥＴ領域をそれぞれ４か所ずつ有しており、計２４個のＦＥＴを構成している。
【００２７】
これにより、ドレイン電極パッド３Ａ、ドレイン電極パッド３Ｂ、ドレイン電極パッド３Ｃおよびゲート電極パッド５Ａ、ゲート電極パッド５Ｂ、ゲート電極パッド５Ｃへ電圧の印加を選択することで、動作するＦＥＴの選択をすることが可能となる。
【００２８】
これにより、本実施形態の半導体装置を増幅器として使用する際、接続先の回路等の特性により、ＦＥＴの出力を調整することができる。例えば、本実施形態の２４個のＦＥＴの内８個のみを駆動させる必要がある場合、ドレイン電極パッド３Ａとゲート電極パッド５Ａとにのみ電圧を印加して、駆動するＦＥＴを選択することができる。ドレイン電極パッド３Ｂとゲート電極パッド５Ｂとにのみ電圧を印加して、駆動するＦＥＴを選択しても良い。ドレイン電極パッド３Ｃとゲート電極パッド５Ｃとにのみ電圧を印加して、駆動するＦＥＴを選択しても良い。
【００２９】
例えば、本実施形態の２４個のＦＥＴの内１６個のみを駆動させる必要がある場合、ドレイン電極パッド３Ａと、ドレイン電極パッド３Ｂと、ゲート電極パッド５Ａと、ゲート電極パッド５Ｂとにのみ電圧を印加して、駆動するＦＥＴを選択することができる。ドレイン電極パッド３Ｂと、ドレイン電極パッド３Ｃと、ゲート電極パッド５Ｂと、ゲート電極パッド５Ｃとにのみ電圧を印加して、駆動するＦＥＴを選択しても良い。ドレイン電極パッド３Ａと、ドレイン電極パッド３Ｃと、ゲート電極パッド５Ａと、ゲート電極パッド５Ｃとにのみ電圧を印加して、駆動するＦＥＴを選択しても良い。
【００３０】
これにより、上記の例において、ＦＥＴ８個分および１６個分のレイアウトをしてチップを作成することなく、１つのレイアウトによるチップが複数の出力を出すことができる。
【００３１】
また、本実施形態は、２４個のＦＥＴで８個分又は１６個分のＦＥＴの駆動が選択可能であるため、ＦＥＴ８個のみ又は１６個のみのパターンのチップサイズと比べて、面積が大きい。このためＦＥＴ内部で発生する熱量が分散されやすく、放熱性に優れている。ＦＥＴ内部において発熱による内部温度の増加は、格子振動や電子の散乱の増加による電子移動度の低下、電子速度の低下や熱による抵抗の増大を招来する。このため、ＦＥＴ内の発熱はＦＥＴの特性の低下を招く。ＦＥＴ内の発熱は主にゲート電極６下において、発生している。
【００３２】
本実施形態は前記第１のＦＥＴ領域と、前記第２のＦＥＴ領域と、前記第３のＦＥＴ領域とが隣接して配置されている。即ち、ある１つの第１のＦＥＴ領域と他の１つの第１のＦＥＴ領域との間に１つの第２のＦＥＴ領域と１つの第３のＦＥＴ領域とが設けられており、第１のＦＥＴ領域同士が離れて配置されている。同様に、ある１つの第２のＦＥＴ領域と他の１つの第２のＦＥＴ領域との間に１つの第３のＦＥＴ領域と１つの第１のＦＥＴ領域とが設けられており、第２のＦＥＴ領域同士が離れて配置されている。さらに、ある１つの第３のＦＥＴ領域と他の１つの第３のＦＥＴ領域との間に１つの第１のＦＥＴ領域と１つの第２のＦＥＴ領域とが設けられており、第３のＦＥＴ領域同士が離れて配置されている。
【００３３】
このため、例えば、８個分のＦＥＴを駆動させるために第１のＦＥＴ領域のＦＥＴのみの駆動を選択した場合、１つの第１のＦＥＴ領域のゲート電極６Ａと他の１つの第１のＦＥＴ領域のゲート電極６Ａとは離れて配置されることとなり、ゲート電極６Ａ下で発生する熱源が半導体装置の中で分散される。このことからも本実施形態は放熱性に優れる。
【００３４】
これにより、本実施形態の効果は半導体装置内のＦＥＴの駆動を選択可能とすることで、１つのレイアウトパターンから複数の出力を出すことが可能となる。また、半導体装置のチップサイズを固定し、駆動するＦＥＴのゲート電極６の間隔を空けて配置することにより、発熱の熱源を分散させ、放熱性に効果がある点である。
【００３５】
本実施形態はドレイン電極パッド３とゲート電極パッド５とをそれぞれ３つずつ有しているが、ドレイン電極パッド３とゲート電極パッド５の個数はこれに限定されない。また、本実施形態はＦＥＴの総数を２４個としたが、ＦＥＴの個数はこれに限定されない。
【００３６】
図２において、貫通電極１２は金属の棒状の形態であるが、中が空洞の筒状の形態でも良い。また、本実施形態のソース電極７は、貫通電極１２を介して裏面電極１０に接続されるとしたが、半導体層１の上にソース電極パッドを構成しても良い。
【００３７】
（第２の実施形態）
第２の実施形態の平面図は第１の実施形態と同様であり、電極の配置は図１と同様の形態をしている。図３は第２の実施形態の半導体装置の断面図であり、図１のＡ−Ａの部分にあたる断面図である。本実施形態は、半導体層１が第１の化合物半導体層１ａと第２の化合物半導体層１ｂとの異なる２層からなる半導体装置である。第１の化合物半導体層１ａと第２の化合物半導体層１ｂとは格子定数の近いものを組合せて積層させる。この第１の化合物半導体層１ａと第２の化合物半導体層１ｂとの接合面をヘテロ界面と呼ぶ。
【００３８】
第１の化合物半導体層１ａと第２の化合物半導体層１ｂとはそれぞれのバンドギャップが異なる。第１の化合物半導体層１ａと第２の化合物半導体層１ｂとが接合した際、ヘテロ界面付近にてエネルギー準位の量子井戸が形成され、量子井戸に電子が高密度で蓄積される。蓄積された電子は基板方向（図３のＺ方向）への移動が抑制され、２次元方向にのみ移動する。これを２次元電子ガス（2 Dimensional Electron Gas、以下、２ＤＥＧと称す）という。これにより高密度の電子が２次元方向にのみ移動することで高電子移動度のトランジスタを作成することができる。このトランジスタを高電子移動度トランジスタ（High Electron Mobility Transistor、以下ＨＥＭＴと称す）という。本実施形態は第１の実施形態のＦＥＴ構造をＨＥＭＴにしたものである。
【００３９】
第１の化合物半導体層１ａには例えば、III族の元素のＡｌとＧａと、Ｖ族の元素のＮとを含有したＡｌＧａＮなどがある。また、第２の化合粒半導体層１ｂには例えば、ＧａＮなどがある。第１の化合物半導体層１ａは上記２ＤＥＧに電子を供給する、電子供給層と呼ばれる。第２の化合物半導体層１ｂは２ＤＥＧを有し、電子が走行するため、電子走行層とよばれる。能動層２はこれら、第１の化合物半導体層１ａおよび第２の化合物半導体層１ｂとなる。また、不純物のドープはＨＥＭＴ構造の場合、ドレイン電極４およびソース電極７の下の第１の半導体層１ａおよび第２の半導体層１ｂに行う。これにより２ＤＥＧに電子を供給することができる。
【００４０】
本実施形態は、第１の実施形態と同様の各電極の配置、各電極パッドの配置をしている。このため、本実施形態は図３より、ソース電極７とソース電極７との間にドレイン電極パッド３Ａとゲート電極パッド５Ａとに電圧を印加して駆動するＨＥＭＴが２個設けられた領域（以下、第１のＨＥＭＴ領域と称す）を有する。また、同様にソース電極７とソース電極７との間にドレイン電極パッド３Ｂとゲート電極パッド５Ｂとに電圧を印加して駆動するＨＥＭＴが２個設けられた領域（以下、第２のＨＥＭＴ領域と称す）を有する。さらに、ソース電極７とソース電極７との間にドレイン電極パッド３Ｃとゲート電極パッド５Ｃとに電圧を印加して駆動するＨＥＭＴが２個設けられた領域（以下、第３のＨＥＭＴ領域と称す）を有する。
【００４１】
本実施形態の半導体装置は、これらの第１乃至第３のＨＥＭＴ領域をそれぞれ４か所ずつ有しており、計２４個のＨＥＭＴを構成している。ＨＥＭＴ８個または１６個を駆動する場合は、第１の実施形態と同様にドレイン電極パッド３Ａとゲート電極パッド５Ａと、ドレイン電極パッド３Ｂとゲート電極パッド５Ｂと、ドレイン電極パッド３Ｃとゲート電極パッド５Ｃとの組み合わせの内、１又は２の組み合わせを選択すればよい。
【００４２】
これにより、ドレイン電極パッド３Ａ、ドレイン電極パッド３Ｂ、ドレイン電極パッド３Ｃおよびゲート電極パッド５Ａ、ゲート電極パッド５Ｂ、ゲート電極パッド５Ｃへ電圧の印加を選択することで、動作するＨＥＭＴの選択をすることが可能となる。本実施形態の半導体装置を増幅器として使用する際、接続先の回路等の特性により、ＨＥＭＴの出力を調整することができる。
【００４３】
また、放熱性においても、第１の実施形態と同様の効果を有する。即ち、２４個のＨＥＭＴで８個分又は１６個分のＨＥＭＴの駆動が選択可能であるため、ＨＥＭＴ８個のみ又は１６個のみのパターンのチップサイズと比べて、面積が大きい。このためＦＥＴ内部で発生する熱量が分散されやすく、放熱性に優れている。
【００４４】
本実施形態は前記第１のＨＥＭＴ領域と、前記第２のＨＥＭＴ領域と、前記第３のＨＥＭＴ領域とが隣接して配置されている。即ち、ある１つの第１のＨＥＭＴ領域と他の１つの第１のＨＥＭＴ領域との間に１つの第２のＨＥＭＴ領域と１つの第３のＨＥＭＴ領域とが設けられており、第１のＨＥＭＴ領域同士が離れて配置されている。同様に、ある１つの第２のＨＥＭＴ領域と他の１つの第２のＨＥＭＴ領域との間に１つの第３のＨＥＭＴ領域と１つの第１のＨＥＭＴ領域とが設けられており、第２のＨＥＭＴ領域同士が離れて配置されている。さらに、ある１つの第３のＨＥＭＴ領域と他の１つの第３のＨＥＭＴ領域との間に１つの第１のＨＥＭＴ領域と１つの第２のＨＥＭＴ領域とが設けられており、第３のＨＥＭＴ領域同士が離れて配置されている。このため、１つの第１のＨＥＭＴ領域のゲート電極６Ａと他の１つ第２のＨＥＭＴ領域のゲート電極６Ａとは離れて配置されることとなり、ゲート電極６Ａ下で発生する熱源が半導体装置の中で分散される。このことからも本実施形態は放熱性に優れる。
【００４５】
これにより、本実施形態の効果は半導体装置内のＨＥＭＴの駆動を選択可能とすることで、１つのレイアウトパターンから複数の出力を出すことが可能となる。また、半導体装置のチップサイズを固定し、駆動するＨＥＭＴのゲート電極６の間隔を空けて配置することにより、発熱の熱源を分散させ、放熱性に効果がある点である。さらに、本実施形態はＨＥＭＴ構造を用いているため、実施形態１のＦＥＴ構造と比較して高速、高移動度の特性を有する効果がある。
【００４６】
本実施形態はドレイン電極パッド３とゲート電極パッド５とをそれぞれ３つずつ有しているが、ドレイン電極パッド３とゲート電極パッド５の個数はこれに限定されない。また、本実施形態はＨＥＭＴの総数を２４個としたが、ＨＥＭＴの個数はこれに限定されない。
【００４７】
図２において、貫通電極１２は金属の棒状の形態であるが、中が空洞の筒状の形態でも良い。また、本実施形態のソース電極７は、貫通電極１２を介して裏面電極１０に接続されるとしたが、半導体層１ａの上にソース電極パッドを構成しても良い。
【００４８】
（第３の実施形態）
図４は第３の実施形態の図である。半導体からなる半導体層１に能動層２を形成し、その上に、複数のドレイン電極４と、複数のゲート電極６と、複数のソース電極７とがそれぞれ接続されており、複数のＦＥＴを構成している。
【００４９】
複数のドレイン電極４は２つのドレインバスライン８（図４では８Ｄ、８Ｅ）を構成している。図４ではドレインバスライン８Ｄにはドレイン電極４Ｄが４本接続されており、ドレインバスライン８Ｅにはドレイン電極４Ｅが１６本接続されている。ドレイン電極４とはドレイン電極４Ｄ、４Ｅの総称である。また、これらドレイン電極４Ｄ、４Ｅはドレインフィンガー電極と呼ばれる。それぞれのドレイン電極４Ｄ、４Ｅは略平行に半導体層１に設けられている。
【００５０】
複数のゲート電極６は２つのゲートバスライン９（図４では９Ｄ、９Ｅ）を構成している。ゲートバスライン９Ｄにはゲート電極６Ｄが８本接続されており、ゲートバスライン９Ｅにはゲート電極６Ｅが３２本接続されている。ゲート電極６とはゲート電極６Ｄ、６Ｅの総称である。また、これらゲート電極６Ｄ、６Ｅはゲートフィンガー電極と呼ばれる。ゲート電極６Ｄ、６Ｅは略平行に半導体層１に設けられている。
【００５１】
すべてのソース電極７は接地されている。また、これらソース電極７はソースフィンガー電極と呼ばれる。それぞれのソース電極７は略平行に半導体層１に設けられている。
【００５２】
本実施形態はドレインバスライン８、およびゲートバスライン９はそれぞれ電圧を印加するための、ドレイン電極パッド３、ゲート電極パッド５を有している。本実施形態では図４のようにドレイン電極パッド３Ｄ、ドレイン電極パッド３Ｅが併設されている。そして、ドレイン電極パッド３Ｄにはドレインバスライン８Ｄが、ドレイン電極パッド３Ｅにはドレインバスライン８Ｅが接続されている。
【００５３】
本実施形態では図４のようにゲート電極パッド５Ｄ、ゲート電極パッド５Ｅが併設されている。そして、ゲート電極パッド５Ｄにはゲートバスライン９Ｄが、ゲート電極パッド５Ｅにはゲートバスライン９Ｅが接続されている。
【００５４】
本実施形態の半導体装置は、ある１つのドレイン電極４Ｄと他の１つのドレイン電極４Ｄとの間には、ドレイン電極４Ｅが４本設けられている。
【００５５】
本実施形態の半導体装置では、ゲート電極６の配置はゲート電極６Ｄが対をなして配置され、ゲート電極６Ｅが対をなして配置されている。ある１対のゲート電極６Ｄと他の１対のゲート電極６Ｄとの間には、４対のゲート電極６Ｅが設けられている。
【００５６】
図５は図４の半導体装置の実施形態について、Ｂ−Ｂについての断面図である。本実施形態の半導体装置の作成は実施形態１と同様である。即ち、基盤１１への半導体層１の積層し、半導体層１に能動層２の作成し、ドレイン電極４とゲート電極６とソース電極７とを能動層２に配置する。また、貫通電極１２と裏面電極１０の構成も実施形態１と同じである。半導体層１は例えば、ＧａＮなどの化合物半導体などが用いられる。基板１１にはＳｉやＳｉＣやサファイアなどがある。
【００５７】
図５において、ドレイン電極４Ｄの両隣にゲート電極６Ｄが配置されている。さらにその外側にソース電極７が隣接して配置されている。ドレイン電極４Ｄはドレインバスライン８Ｄを介してドレイン電極パッド３Ｄに接続されている（図４参照）。ゲート電極６Ｄはゲートバスライン９Ｄを介してゲート電極パッド５Ｄに接続されている（図４参照）。本実施形態は、ソース電極７とソース電極７との間にドレイン電極パッド３Ｄとゲート電極パッド５Ｄとに電圧を印加して駆動するＦＥＴが２個設けられた領域（以下、第４のＦＥＴ領域と称す）を有する。
【００５８】
また、図５において、ドレイン電極４Ｅの両隣にゲート電極６Ｅが配置されている。さらにその外側にソース電極７が隣接して配置されている。ドレイン電極４Ｅはドレインバスライン８Ｅを介してドレイン電極パッド３Ｅに接続されている（図４参照）。ゲート電極６Ｅはゲートバスライン９Ｅを介してゲート電極パッド５Ｅに接続されている（図４参照）。本実施形態は、ソース電極７とソース電極７との間にドレイン電極パッド３Ｅとゲート電極パッド５Ｅとに電圧を印加して駆動するＦＥＴが２個設けられた領域（以下、第５のＦＥＴ領域と称す）を有する。ある１つの第４のＦＥＴ領域と他の１つの第４のＥＦＴ領域の間には第５のＦＥＴ領域が４つ隣接して配置されている。
【００５９】
本実施形態の半導体装置は、これらの第４のＦＥＴ領域を４か所、第５のＦＥＴ領域を１６か所有しており、計４０個のＦＥＴを構成している。これにより、ドレイン電極パッド３Ｄ、ドレイン電極パッド３Ｅおよびゲート電極パッド５Ｄ、ゲート電極パッド５Ｅへ電圧の印加を選択することで、動作するＦＥＴの選択をすることが可能となる。即ち、本実施形態の半導体装置を増幅器として使用する場合、接続先の回路等の特性により、ＦＥＴの出力を調整することができる。例えば、本実施形態の４０個のＦＥＴの内８個のみを駆動させる必要がある場合、ドレイン電極パッド３Ｄとゲート電極パッド５Ｄとにのみ電圧を印加して、駆動するＦＥＴを選択することができる。また、３２個分のＦＥＴの出力が必要な場合は、ドレイン電極パッド３Ｅとゲート電極パッド５Ｅとにのみ電圧を印加して、駆動するＦＥＴを選択することができる。
【００６０】
また、本実施形態の半導体装置は、第１の実施形態の半導体装置と同様にＦＥＴ８個分のみのパターンのチップサイズと比べて面積が大きい。このためＦＥＴ内部で発生する熱量が分散されやすく、放熱性に優れている。さらに第１の実施形態の半導体装置と比較してチップサイズが大きい。ＦＥＴ８個分の出力を出す場合、本実施形態の半導体装置は第１の実施形態の半導体装置と比較して、駆動するある１対のゲート電極６から他の１対のゲート電極６までの距離が大きい。
【００６１】
これにより、本実施形態の効果は半導体装置内のＦＥＴの駆動を選択可能とすることで、１つのレイアウトパターンから２つの出力を出すことが可能となる。また、第１の実施形態の半導体装置のチップサイズが大きくなることから、発熱の熱源を、第１の実施形態よりも分散させ、放熱性に効果がある。
【００６２】
本実施形態はドレイン電極パッド３Ｄに接続されているドレイン電極４Ｄの本数を４本とし、ドレイン電極パッド３Ｅに接続されているドレイン電極４Ｅの本数を１６本としているが、各々の接続本数はこれに限定されない。また、ゲート電極パッド５Ｄに接続されているゲート電極６Ｄの本数を８本とし、ゲート電極パッド５Ｅに接続されているゲート電極６Ｅの本数を３２本としているが、各々の接続本数はこれに限定されない。また、本実施形態はＦＥＴの総数を４０個としたが、ＦＥＴの個数はこれに限定されない。
【００６３】
図５において、貫通電極１２は金属の棒状の形態であるが、中が空洞の筒状の形態でも良い。また、本実施形態のソース電極７は、貫通電極１２を介して裏面電極１０に接続されるとしたが、半導体層１の上にソース電極パッドを構成しても良い。
【００６４】
（第４の実施形態）
第４の実施形態の平面図は第３の実施形態と同様であり、電極の配置は図４と同様の形態をしている。図６は第４の実施形態の半導体装置の断面図であり、図４のＢ−Ｂの部分にあたる断面図である。本実施形態は、半導体層１が第１の化合物半導体層１ａと第２の化合物半導体層１ｂとの異なる２層からなる半導体装置である。本実施形態は第３の実施形態のＦＥＴ構造をＨＥＭＴにしたものである。本実施形態は第１の化合物半導体層１ａには例えば、III族の元素のＡｌとＧａと、Ｖ族の元素のＮとを含有したＡｌＧａＮなどがある。また、第２の化合粒半導体層１ｂには例えば、ＧａＮなどがある。本実施形態の半導体装置は第２の実施形態と同様に２ＤＥＧ層を有する。
【００６５】
本実施形態は、第３の実施形態の半導体装置と同様の各電極の配置、各電極パッドの配置をしている。このため、本実施形態は図６より、ソース電極７とソース電極７との間にドレイン電極パッド３Ｄとゲート電極パッド５Ｄとに電圧を印加して駆動するＨＥＭＴが２個設けられた領域（以下、第４のＨＥＭＴ領域と称す）を有する。また、同様にソース電極７とソース電極７との間にドレイン電極パッド３Ｅとゲート電極パッド５Ｅとに電圧を印加して駆動するＨＥＭＴが２個設けられた領域（以下、第５のＨＥＭＴ領域と称す）を有する。
【００６６】
本実施形態の半導体装置は、これらの第４のＨＥＭＴ領域を４か所、第５のＨＥＭＴ領域を１６か所有しており、計４０個のＨＥＭＴを構成している。これにより、ドレイン電極パッド３Ｄ、ドレイン電極パッド３Ｅおよびゲート電極パッド５Ｄ、ゲート電極パッド５Ｅへ電圧の印加を選択することで、動作するＨＥＭＴの選択をすることが可能となる。即ち、本実施形態の半導体装置を増幅器として使用する場合、接続先の回路等の特性により、ＨＥＭＴの出力を調整することができる。例えば、本実施形態の４０個のＨＥＭＴの内８個のみを駆動させる必要がある場合、ドレイン電極パッド３Ｄとゲート電極パッド５Ｄとにのみ電圧を印加して、駆動するＨＥＭＴを選択することができる。また、３２個分のＨＥＭＴの出力が必要な場合は、ドレイン電極パッド３Ｅとゲート電極パッド５Ｅとにのみ電圧を印加して、駆動するＨＥＭＴを選択することができる。
【００６７】
また、本実施形態の半導体装置は、第２実施形態の半導体装置と同様に８個分のＨＥＭＴのみのパターンのチップサイズと比べて面積が大きい。このためＨＥＭＴ内部で発生する熱量が分散されやすく、放熱性に優れている。さらに第１の実施形態の半導体装置と比較してチップサイズが大きい。ＨＥＭＴ８個分の出力を出す場合、本実施形態の半導体装置は第２の実施形態の半導体装置と比較して、駆動するある１対のゲート電極６から他の１対のゲート電極６までの距離が大きい。
【００６８】
これにより、本実施形態の効果は半導体装置内のＨＥＭＴの駆動を選択可能とすることで、１つのレイアウトパターンから２つの出力を出すことが可能となる。また、第２の実施形態の半導体装置のチップサイズが大きくなることから、発熱の熱源を、第２の実施形態よりも分散させ、放熱性に効果がある。
【００６９】
これにより、本実施形態の効果は半導体装置内のＨＥＭＴの駆動を選択可能とすることで、１つのレイアウトパターンから２つの出力を出すことが可能となる。また、第２の実施形態の半導体装置のチップサイズが大きくなることから、発熱の熱源を、第２の実施形態よりも分散させ、放熱性に効果がある。さらにＨＥＭＴ構造を用いていることにより第３の実施形態の半導体装置と比較して、高速、高移動度の特性を有する効果がある。
【００７０】
本実施形態はドレイン電極パッド３Ｄに接続されているドレイン電極４Ｄの本数を４本とし、ドレイン電極パッド３Ｅに接続されているドレイン電極４Ｅの本数を１６本としているが、各々の接続本数はこれに限定されない。また、ゲート電極パッド５Ｄに接続されているゲート電極６Ｄの本数を８本とし、ゲート電極パッド５Ｅに接続されているゲート電極６Ｅの本数を３２本としているが、各々の接続本数はこれに限定されない。また、本実施形態はＨＥＭＴの総数を４０個としたが、ＨＥＭＴの個数はこれに限定されない。
【００７１】
図６において、貫通電極１２は金属の棒状の形態であるが、中が空洞の筒状の形態でも良い。また、本実施形態のソース電極７は、貫通電極１２を介して裏面電極１０に接続されるとしたが、半導体層１ａの上にソース電極パッドを構成しても良い。
【００７２】
第１乃至第４の実施形態において、ドレイン電極パッド４およびゲート電極パッド６は開口し、それ以外の部分について、ＦＥＴ又は、ＨＥＭＴを絶縁物からなる保護膜にて被覆しても良い。保護膜はＧａＮ層に電極を配置した後に、ＣＶＤ（Chemical Vapor Deposition）法などにより積層される。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７４】
１‥‥半導体層、
１ａ‥‥第１の化合物半導体層、
１ｂ‥‥第２の化合物半導体層、
２‥‥能動層、
３、３Ａ、３Ｂ、３Ｃ、３Ｄ、３Ｅ‥‥ドレイン電極パッド、
４、４Ａ、４Ｂ、４Ｃ、４Ｄ、４Ｅ‥‥ドレイン電極、
５、５Ａ、５Ｂ、５Ｃ、５Ｄ、５Ｅ‥‥ゲート電極パッド、
６、６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅ‥‥ゲート電極、
７‥‥ソース電極、
８、８Ａ、８Ｂ、８Ｃ、８Ｄ、８Ｅ‥‥ドレインバスライン、
９、９Ａ、９Ｂ、９Ｃ、９Ｄ、９Ｅ‥‥ゲートバスライン、
１０‥‥裏面電極、
１１‥‥基板、
１２‥‥貫通電極。
【図１】
2016103610.tif 000003
【図２】
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【図３】
2016103610.tif 000005
【図４】
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【図５】
2016103610.tif 000007
【図６】
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