(57)【要約】【課題】異常放電の発生を抑制する。【解決手段】所定の面積以上の大面積基板が配置された真空下の空間に、大面積基板の上方に形成されたレジストパターンをアッシングするアッシングガスと、希ガスとが導入された状態で、放電を開始する工程（Ｓ２０）と、空間にアッシングガスが導入された状態で、放電によって生成されたプラズマによりレジストパターンをアッシングする工程（Ｓ５０）とを含む。【選択図】図８
2016082135.tif 000002
【特許請求の範囲】
【請求項１】
所定の面積以上の大面積基板が配置された真空下の空間に、前記大面積基板の上方に形成されたレジストパターンをアッシングするアッシングガスと、希ガスとが導入された状態で、放電を開始する工程と、
前記空間に前記アッシングガスが導入された状態で、前記放電によって生成されたプラズマにより前記レジストパターンをアッシングする工程とを含む
薄膜トランジスタ基板の製造方法。
【請求項２】
前記製造方法は、さらに、前記放電を開始してから前記レジストパターンをアッシングする前に、前記希ガスの前記空間への導入を停止する工程を含む
請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記製造方法は、さらに、前記放電を開始する前に、前記空間に前記アッシングガスと前記希ガスとを導入する工程を含む
請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記所定の面積は、３ｍ２であり、
前記アッシングガスは、酸素ガス、窒素ガス又は水素ガスであり、
前記希ガスは、ヘリウムガス、ネオンガス又はアルゴンガスであり、
前記真空は、１Ｔｏｒｒ以下の気圧であり、
前記導入する工程では、前記空間に導入するガスの総流量に対して２０％以上の流量比で前記希ガスを導入し、
前記放電を開始する工程では、３６０Ｗ／ｍ２以上のパワー密度で放電を開始し、
前記停止する工程では、前記放電を開始してから１．５秒以上の期間が経過した時点で、前記希ガスの導入を停止する
請求項３に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記薄膜トランジスタ基板は、
ゲート電極、ソース電極又はドレイン電極である電極層を有する薄膜トランジスタと、
前記電極層と電気的に接続された配線層と、
前記配線層と前記電極層との間に設けられた層間絶縁層とを備え、
前記製造方法は、さらに、
前記放電を開始する前に、前記レジストパターンをマスクとして用いて前記層間絶縁層の一部を除去することで、前記配線層と前記電極層とを電気的に接続するためのコンタクトホールを形成する工程を含む
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
従来、液晶を利用した液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ表示装置などのアクティブマトリクス方式の表示装置の開発が進められている。これらの表示装置のバックプレーンには、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を備える薄膜トランジスタ基板が用いられている。
【０００３】
薄膜トランジスタ基板の製造方法では、例えば、レジストを用いてフォトリソグラフィ及びエッチングを行うことで、薄膜をパターニングする。このとき、酸素ガスの放電プラズマを利用してレジストをアッシングすることで、レジストを除去する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１３８４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術では、放電プラズマを生成する際、特に、放電の開始時には、電界分布が安定しないという問題がある。例えば、近年は、基板の大面積化に伴って長い配線で、かつ、低抵抗の配線が利用されている。このとき、基板に設けられた配線の一部（面積が大きい部分）に電荷が溜まり、かつ、配線が低抵抗であるために、複数の配線の交差部に急激に電荷が集中しやすくなり、異常放電により交差部近傍の配線が静電破壊される。
【０００６】
そこで、本開示は、異常放電の発生を抑制することができる薄膜トランジスタ基板の製造方法を提供する。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本開示に係る薄膜トランジスタ基板の製造方法は、所定の面積以上の大面積基板が配置された真空下の空間に、前記大面積基板の上方に形成されたレジストパターンをアッシングするアッシングガスと、希ガスとが導入された状態で、放電を開始する工程と、前記空間に前記アッシングガスが導入された状態で、前記放電によって生成されたプラズマにより前記レジストパターンをアッシングする工程とを含む。
【発明の効果】
【０００８】
本開示に係る薄膜トランジスタ基板の製造方法によれば、異常放電の発生を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。
【図３】実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図４】実施の形態に係る薄膜トランジスタ基板の概略断面図である。
【図５Ａ】実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図５Ｂ】実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図６】実施の形態に係る薄膜トランジスタ基板における薄膜のエッチング工程及びレジストパターンの除去工程を示す概略断面図である。
【図７】実施の形態に係るプラズマアッシング装置の構成を示す図である。
【図８】実施の形態に係るレジストパターンの除去工程を示すフローチャートである。
【図９】実施の形態に係るレジストパターンの除去工程における各パラメータを示す図である。
【図１０】実施の形態の変形例に係る薄膜トランジスタ基板における薄膜のエッチング工程及びレジストパターンの除去工程を示す概略断面図である。
【図１１】実施の形態の変形例に係るレジストパターンの除去工程における各パラメータを示す図である。
【発明を実施するための形態】
【００１０】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明、及び、実質的に同一の構成に対する重複説明などを省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【００１１】
なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。
【００１２】
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。
【００１３】
（実施の形態）
［１．有機ＥＬ表示装置］
まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１及び図２を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置１０の一部切り欠き斜視図である。図２は、本実施の形態に係る有機ＥＬ表示装置１０のピクセルバンクの一例を示す斜視図である。
【００１４】
［１−１．構成］
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
【００１５】
ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
【００１６】
有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。
【００１７】
また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
【００１８】
各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図示せず）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
【００１９】
ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
【００２０】
図２に示すように、有機ＥＬ表示装置１０の各画素３０は、３色（赤色、緑色、青色）のサブ画素３０Ｒ、３０Ｇ、３０Ｂによって構成されており、これらのサブ画素３０Ｒ、３０Ｇ、３０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素３０Ｒ、３０Ｇ、３０Ｂは、バンク２１によって互いに分離されている。
【００２１】
バンク２１は、ゲート配線５０に平行に延びる突条と、ソース配線６０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク２１の開口部）の各々とサブ画素３０Ｒ、３０Ｇ、３０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク２１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００２２】
陽極４１は、ＴＦＴ基板２０上の層間絶縁膜（平坦化層）上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。同様に、ＥＬ層４２は、陽極４１上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。透明な陰極４３は、複数のバンク２１上で、かつ、全てのＥＬ層４２（全てのサブ画素３０Ｒ、３０Ｇ、３０Ｂ）を覆うように、連続的に形成されている。
【００２３】
さらに、画素回路３１は、各サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に設けられており、各サブ画素３０Ｒ、３０Ｇ、３０Ｂと、対応する画素回路３１とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素３０Ｒ、３０Ｇ、３０Ｂは、ＥＬ層４２の発光色が異なることを除いて同一の構成である。
【００２４】
［１−２．画素回路］
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置１０における画素回路３１の構成を示す電気回路図である。
【００２５】
図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
【００２６】
薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
【００２７】
薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
【００２８】
なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素３０Ｒ、３０Ｇ、３０Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
【００２９】
［２．ＴＦＴ］
以下では、本実施の形態に係るＴＦＴ基板２０について、図４を用いて説明する。なお、本実施の形態に係るＴＦＴ基板２０に形成される薄膜トランジスタ１００は、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。
【００３０】
図４は、本実施の形態に係るＴＦＴ基板２０の概略断面図である。
【００３１】
図４に示すように、本実施の形態に係るＴＦＴ基板２０は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、半導体層１４０と、絶縁層１５０と、ドレイン電極１６０ｄと、ソース電極１６０ｓと、層間絶縁層１７０と、配線層１８０とを備える。
【００３２】
薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３２である。すなわち、薄膜トランジスタ１００は、駆動トランジスタとして利用することができる。具体的には、薄膜トランジスタ１００が薄膜トランジスタ３２（駆動トランジスタ）である場合、ゲート電極１２０がゲート電極３２ｇに、ソース電極１６０ｓがソース電極３２ｓに、ドレイン電極１６０ｄがドレイン電極３２ｄに、それぞれ相当する。
【００３３】
なお、薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３３でもよい。すなわち、薄膜トランジスタ１００は、スイッチングトランジスタとして利用してもよい。
【００３４】
［２−１．基板］
基板１１０は、電気絶縁性を有する材料から構成される基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）などの半導体材料、又は、絶縁層をコーティングしたステンレスなどの金属材料（金属ホイル）からなる基板である。
【００３５】
なお、基板１１０は、リジッド基板ではなく、フレキシブルガラス基板又はフレキシブル樹脂基板などのシート状又はフィルム状の可撓性を有するフレキシブル基板でもよい。フレキシブル樹脂基板としては、例えば、ポリイミド、ポリエチレンテレフタレート、ポリエチレンナフタレートなどのフィルム材料の単層又は積層で構成された基板を用いることができる。なお、基板１１０の表面にバッファ層（アンダーコート層）を形成してもよい。
【００３６】
［２−２．ゲート電極］
ゲート電極１２０は、基板１１０上に所定形状で形成される電極層の一例である。ゲート電極１２０の膜厚は、例えば、３０ｎｍ〜３００ｎｍである。ゲート電極１２０は、基板１１０の上方に、例えば、バッファ層（アンダーコート層）などを介して形成されてもよい。なお、本明細書において、数値の範囲について「Ａ〜Ｂ」と記載した場合、Ａ以上Ｂ以下であることを示す。
【００３７】
ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。
【００３８】
［２−３．ゲート絶縁層］
ゲート絶縁層１３０は、ゲート電極１２０と半導体層１４０との間に設けられた絶縁層である。具体的には、ゲート絶縁層１３０は、ゲート電極１２０を覆うように基板１１０上に形成される。ゲート絶縁層１３０の膜厚は、例えば、１５０ｎｍ〜６００ｎｍであり、好ましくは３００ｎｍ〜５００ｎｍである。
【００３９】
ゲート絶縁層１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁層１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。
【００４０】
［２−４．半導体層］
半導体層１４０は、薄膜トランジスタ１００のチャネル層として用いられる。半導体層１４０は、ゲート電極１２０に対向するように、基板１１０の上方に所定形状で形成される。具体的には、半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁層１３０上に島状に形成される。半導体層１４０の膜厚は、例えば、３０ｎｍ〜１５０ｎｍである。
【００４１】
半導体層１４０の材料としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。
【００４２】
Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。
【００４３】
半導体層１４０は、薄膜トランジスタ１００のチャネル層である。チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。
【００４４】
なお、半導体層１４０は、少なくともインジウムを含む酸化物半導体から構成されればよく、例えば、タングステン（Ｗ）又はチタン（Ｔｉ）などの金属原子を含むＩｎ−Ｘ−Ｏ系の酸化物半導体でもよい。あるいは、半導体層１４０は、酸窒化亜鉛（ＺｎＯＮ）などから構成されてもよい。
【００４５】
なお、半導体層１４０は、酸化物半導体に限らず、単結晶半導体、アモルファス半導体又は化合物半導体などでもよい。
【００４６】
［２−５．絶縁層］
絶縁層１５０は、半導体層１４０のチャネル領域を保護するチャネル保護層として機能する。具体的には、絶縁層１５０は、半導体層１４０の上方に形成するドレイン電極１６０ｄ及びソース電極１６０ｓをエッチングによってパターニングする際に、半導体層１４０がエッチングされることを防止するエッチングストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、半導体層１４０のバックチャネル側のプロセスダメージを低減することができる。また、本実施の形態において、絶縁層１５０は、基板１１０の全面に形成された層間絶縁膜である。
【００４７】
絶縁層１５０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。絶縁層１５０の膜厚は、例えば、５００ｎｍ以下である。
【００４８】
また、絶縁層１５０には、ドレイン電極１６０ｄ及びソース電極１６０ｓのそれぞれを半導体層１４０に接続するためのコンタクトホールが設けられている。ドレイン電極１６０ｄ及びソース電極１６０ｓを構成する材料がそれぞれ、コンタクトホールの壁面に沿って半導体層１４０まで達している。あるいは、コンタクトホールには、ドレイン電極１６０ｄ及びソース電極１６０ｓを構成する材料がそれぞれ充填されていてもよい。
【００４９】
［２−６．ドレイン電極及びソース電極］
ドレイン電極１６０ｄ及びソース電極１６０ｓは、絶縁層１５０上に所定形状で形成される電極層の一例である。例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓは、絶縁層１５０上に、基板水平方向に離間して対向配置されている。具体的には、ドレイン電極１６０ｄ及びソース電極１６０ｓはそれぞれ、コンタクトホールを介して半導体層１４０に接続されるように、絶縁層１５０上に形成される。ドレイン電極１６０ｄ及びソース電極１６０ｓの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
【００５０】
ドレイン電極１６０ｄ及びソース電極１６０ｓは、導電性を有する材料からなる電極である。ドレイン電極１６０ｄ及びソース電極１６０ｓは、例えば、タンタル、モリブデン、チタン、タングステン、アルミニウム、若しくは、これらのうち少なくとも１つの合金、又は、銅の単層膜（Ｃｕ膜）、銅膜及びタングステン膜の積層構造（Ｃｕ／Ｗ）、銅膜及び窒化チタン膜の積層構造（Ｃｕ／ＴｉＮ）、若しくは、銅及びマンガンの合金膜、銅膜並びにモリブデン膜の積層構造（ＣｕＭｎ／Ｃｕ／Ｍｏ）などで構成される。あるいは、ドレイン電極１６０ｄ及びソース電極１６０ｓの材料としては、例えば、ゲート電極１２０と同一の材料を用いることができる。
【００５１】
［２−７．層間絶縁層］
層間絶縁層１７０は、配線層１８０とソース電極１６０ｓとの間に設けられる。本実施の形態では、層間絶縁層１７０は、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うように、絶縁層１５０上に形成される。
【００５２】
層間絶縁層１７０は、薄膜トランジスタ１００のパッシベーション膜である。層間絶縁層１７０の膜厚は、例えば、２００ｎｍ〜５００ｎｍである。層間絶縁層１７０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。
【００５３】
また、層間絶縁層１７０の一部は、貫通するように開口されている。つまり、層間絶縁層１７０には、ソース電極１６０ｓ又はドレイン電極１６０ｄの一部を露出させるためのコンタクトホール１７１が形成されている。
【００５４】
コンタクトホール１７１は、配線層１８０とソース電極１６０ｓとを電気的に接続するために形成されている。配線層１８０を構成する材料が、例えば、コンタクトホール１７１の壁面に沿って、ソース電極１６０ｓまで達している。あるいは、コンタクトホール１７１には、配線層１８０を構成する材料が充填されていてもよい。
【００５５】
［２−８．配線層］
配線層１８０は、ドレイン電極１６０ｄ及びソース電極１６０ｓの上方に所定形状で形成される。具体的には、配線層１８０は、層間絶縁層１７０上に形成される。配線層１８０の膜厚は、例えば、２００ｎｍ〜５００ｎｍである。
【００５６】
配線層１８０は、ドレイン電極１６０ｄ及びソース電極１６０ｓの一方に接続される。本実施の形態では、配線層１８０は、コンタクトホール１７１を介してソース電極１６０ｓに電気的に接続されている。
【００５７】
配線層１８０は、例えば、ドレイン電極１６０ｄ及びソース電極１６０ｓと同じ材料から構成される。なお、層間の密着性を向上させるために、配線層１８０として、ＩＴＯ膜と金属膜とをこの順で積層してもよい。
【００５８】
［３．ＴＦＴ基板の製造方法］
続いて、本実施の形態に係るＴＦＴ基板２０の製造方法について、図５Ａ及び図５Ｂを用いて説明する。図５Ａ及び図５Ｂは、本実施の形態に係るＴＦＴ基板２０の製造工程を示す概略断面図である。
【００５９】
［３−１．ゲート電極の形成］
まず、図５Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する。例えば、基板１１０上に金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって金属膜を加工することにより、所定形状のゲート電極１２０を形成する。なお、ゲート電極１２０を形成する前に、基板１１０の表面にシリコン酸化膜などのアンダーコート層を形成してもよい。
【００６０】
具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上に、２０ｎｍのＭｏ膜と２００ｎｍのＣｕ膜とをスパッタリングによって順に成膜する。そして、フォトリソグラフィ及びウェットエッチングによってＭｏ膜及びＣｕ膜をパターニングすることにより、ゲート電極１２０を形成する。なお、Ｍｏ膜及びＣｕ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いることができる。
【００６１】
このとき、基板１１０は、所定の面積以上の大面積基板である。所定の面積は、例えば、３ｍ２である。具体的には、基板１１０は、その主面、すなわち、絶縁層などの薄膜が形成される面の面積が所定の面積以上となる大面積基板である。例えば、基板１１０としては、Ｇ８のガラス基板（厚さ：０．５ｍｍ、縦×横：２５００ｍｍ×２２００ｍｍ）を用いることができる。
【００６２】
［３−２．ゲート絶縁層の形成］
次に、図５Ａの（ｂ）に示すように、基板１１０の上方にゲート絶縁層１３０を形成する。例えば、ゲート電極１２０を覆うようにゲート絶縁層１３０をプラズマＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＰＥ−ＣＶＤ）又はスパッタリングによって成膜する。
【００６３】
具体的には、ゲート電極１２０を覆うように基板１１０上に、２２０ｎｍのシリコン窒化膜と５０ｎｍのシリコン酸化膜とをプラズマＣＶＤによって順に成膜することで、ゲート絶縁層１３０を形成する。このときの成膜温度は、例えば、３５０℃〜４００℃である。
【００６４】
シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いることで成膜することができる。シリコン酸化膜は、例えば、シランガスと亜酸化窒素ガス（Ｎ２Ｏ）とを導入ガスに用いることで成膜することができる。このとき、導入ガスとして、さらに、アルゴンガス（Ａｒ）を用いてもよい。アルゴンガスは、亜酸化窒素ガスの希釈ガスとして機能し、効率的にガスが分解されて良質なシリコン酸化膜を成膜することができる。また、亜酸化窒素ガスの使用量を低減することができ、生産性を高めることもできる。
【００６５】
［３−３．半導体層の形成］
次に、基板１１０の上方に、かつ、ゲート電極１２０に対向する位置に所定形状の半導体層１４０を形成する。例えば、ゲート絶縁層１３０上に酸化物半導体膜をスパッタリングによって全面に成膜する。そして、酸化物半導体膜をパターニングすることにより、所定形状の半導体層１４０を形成する。スパッタリングは、例えば、ＤＣマグネトロンスパッタリング装置又はＲＦマグネトロンスパッタリング装置を用いることができる。
【００６６】
具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素（Ｏ２）とアルゴン（Ａｒ）との混合ガス雰囲気でのスパッタリングによって、ゲート絶縁層１３０上に９０ｎｍのアモルファスＩｎＧａＺｎＯ膜を成膜する。成膜条件は、例えば、ＤＣマグネトロンスパッタ法において、パワーが１２ｋＷ、成膜ガスの酸素分圧が４．５％、成膜レートが１００ｎｍ／ｍｉｎである。
【００６７】
そして、ゲート絶縁層１３０上に成膜されたアモルファスＩｎＧａＺｎＯ膜をウェットエッチングすることで、半導体層１４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。
【００６８】
［３−４．絶縁層の形成］
次に、図５Ａの（ｃ）に示すように、半導体層１４０上に絶縁層１５０を形成する。本実施の形態では、半導体層１４０を覆うようにゲート絶縁層１３０上にシリコン酸化膜をプラズマＣＶＤによって成膜する。シリコン酸化膜の成膜条件は、例えば、ゲート絶縁層１３０のシリコン酸化膜の成膜条件と同じである。
【００６９】
［３−５．ドレイン電極及びソース電極の形成］
次に、図５Ａの（ｄ）に示すように、絶縁層１５０上にドレイン電極１６０ｄ及びソース電極１６０ｓを形成する。具体的には、まず、絶縁層１５０の一部をエッチング除去することで、コンタクトホールを形成する。つまり、半導体層１４０の一部を露出させるためのコンタクトホールを絶縁層１５０に形成する。
【００７０】
例えば、絶縁層１５０がシリコン酸化膜である場合、ドライエッチングとして反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、及び、エッチングの膜厚などによって適宜設定される。
【００７１】
そして、形成したコンタクトホールを埋めるようにして、絶縁層１５０上に金属膜をスパッタリングによって成膜する。例えば、２０ｎｍのＭｏ膜、３００ｎｍのＣｕ膜、及び、２０ｎｍの銅及びマンガンの合金膜（ＣｕＭｎ膜）を順に絶縁層１５０上に積層する。その後、フォトリソグラフィ及びエッチングによって、積層した金属膜を加工することで、所定形状のドレイン電極１６０ｄ及びソース電極１６０ｓを形成する。Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いることができる。
【００７２】
［３−６．層間絶縁層の形成］
次に、図５Ｂの（ｅ）に示すように、層間絶縁層１７０を形成する。本実施の形態では、ドレイン電極１６０ｄ及びソース電極１６０ｓを覆うように、絶縁層１５０上にシリコン酸化膜をプラズマＣＶＤ又はスパッタリングによって形成する。シリコン酸化膜の成膜条件は、例えば、ゲート絶縁層１３０のシリコン酸化膜の成膜条件と同じである。
【００７３】
［３−７．コンタクトホールの形成］
次に、図５Ｂの（ｆ）に示すように、層間絶縁層１７０の一部を除去することで、コンタクトホール１７１を形成する。なお、コンタクトホール１７１は、ドレイン電極１６０ｄ又はソース電極１６０ｓの一部を露出させるためのコンタクトホールである。
【００７４】
例えば、ＲＩＥなどのドライエッチングによって、層間絶縁層１７０の一部を除去する。エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。
【００７５】
［３−８．配線層の形成］
次に、図５Ｂの（ｇ）に示すように、層間絶縁層１７０上に配線層１８０を形成する。具体的には、コンタクトホール１７１を埋めるようにして、層間絶縁層１７０上に導電膜をスパッタリングによって成膜する。例えば、７０ｎｍのＩＴＯ膜、３００ｎｍのＣｕ膜、２０ｎｍのＣｕＭｎ膜を順に層間絶縁層１７０上に積層する。
【００７６】
その後、フォトリソグラフィ及びエッチングによって、積層した導電膜を加工することで、所定形状の配線層１８０を形成する。Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いることができる。ＩＴＯ膜のウェットエッチングは、例えば、シュウ酸系の薬液を用いることができる。
【００７７】
以上の工程を経て、図４に示すＴＦＴ基板２０が製造される。なお、以降の工程において、有機ＥＬ素子４０などがさらに積層される。
【００７８】
なお、大面積基板から複数のＴＦＴ基板２０を製造することもできる（いわゆる多面取り）。具体的には、Ｇ８などの大面積基板を用いて薄膜トランジスタ１００及び有機ＥＬ素子４０などを形成した後、当該大面積基板を割断することにより、複数のＴＦＴ基板２０を製造することができる。このとき、個々のＴＦＴ基板２０の基板１１０の面積は、３ｍ２以下になる。
【００７９】
［４．エッチング及びアッシング］
続いて、本実施の形態に係るレジストパターンを用いた薄膜のエッチング工程及びレジストパターンの剥離工程について説明する。
【００８０】
薄膜のエッチング工程は、具体的には、レジストパターンをマスクとして用いて薄膜の一部を除去する工程である。薄膜の一部を除去することで、例えば、配線層と電極層とを電気的に接続するためのコンタクトホールを形成する。
【００８１】
［４−１．ライトアッシング］
図６は、本実施の形態に係るＴＦＴ基板２０における薄膜２２０のエッチング工程及びレジストパターン２３０の除去工程を示す概略断面図である。
【００８２】
薄膜２２０は、ＴＦＴ基板２０の基板１１０の上方に形成された複数の層のいずれかである。例えば、薄膜２２０は、層間絶縁層１７０であり、図６に示す工程は、配線層１８０とソース電極１６０ｓとを電気的に接続するためのコンタクトホール１７１を形成する際のパターニングの工程に相当する。
【００８３】
薄膜２２０は、下地層２１０上に形成される。下地層２１０は、例えば、ソース電極１６０ｓに相当する。
【００８４】
図６の（ａ）に示すように、薄膜２２０上にレジストパターン２３０を形成する。レジストパターン２３０は、感光性機能分子を含む高分子化合物からなるフォトレジストを用いて形成される。フォトレジストを薄膜２２０上に塗布後、プリベーク、露光、現像、ポストベークを順に行うことで、レジストパターン２３０を形成する。例えば、レジストパターン２３０の膜厚は、２μｍである。
【００８５】
次に、図６の（ｂ）に示すように、レジストパターン２３０をマスクとして用いて薄膜２２０の一部を除去することで、コンタクトホール２４０を形成する。例えば、薄膜２２０の除去は、ＲＩＥなどのドライエッチングによって行う。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、及び、エッチングの膜厚などによって適宜設定される。
【００８６】
このとき、ドライエッチングのプラズマによって、レジストパターン２３０の表面が硬化し、硬化層２３１が形成される。硬化層２３１が形成されることで、レジスト剥離液ではレジストパターン２３０が剥離されにくくなる。
【００８７】
このため、図６の（ｃ）に示すように、レジストパターン２３０をアッシングすることで、表面に形成された硬化層２３１を除去する。アッシングの詳細な条件については、後で図８及び図９を用いて説明する。
【００８８】
次に、図６の（ｄ）に示すように、レジスト剥離液を用いてレジストパターン２３０を除去する。
【００８９】
以上の工程により、薄膜２２０にコンタクトホール２４０を形成することができる。なお、以上のように、レジスト剥離液を用いてレジストパターン２３０を除去する前に、軽くアッシングすることをライトアッシングという。ライトアッシングを行うことで、レジストパターン２３０を剥離しやすくすることができる。
【００９０】
なお、薄膜２２０は、層間絶縁層１７０に限らず、ゲート絶縁層１３０及び絶縁層１５０でもよい。例えば、薄膜２２０は絶縁層１５０であり、ドレイン電極１６０ｄ及びソース電極１６０ｓを半導体層１４０に接続するためのコンタクトホールの形成に、図６に示す工程を適用することができる。
【００９１】
あるいは、薄膜２２０は、酸化物半導体膜又は金属膜でもよい。例えば、酸化物半導体から構成される薄膜２２０をパターニングすることで、島状の半導体層１４０を形成することができる。また、金属から構成される薄膜２２０をパターニングすることで、所定形状のゲート電極１２０、ドレイン電極１６０ｄ又はソース電極１６０ｓを形成することもできる。
【００９２】
［４−２．アッシング装置］
図７は、本実施の形態に係るプラズマアッシング装置３００の構成を示す図である。
【００９３】
プラズマアッシング装置３００は、平行平板型（容量結合型）のプラズマ発生装置であり、例えば、ＲＩＥ装置などのドライエッチング装置である。本実施の形態では、プラズマアッシング装置３００は、空間３１０内に配置された上部電極３２０及び下部電極３３０と、第１電源３４０と、第１容量３４１と、第２電源３５０と、第２容量３５１とを備える。
【００９４】
空間３１０は、大面積基板３０１が配置された真空下の空間である。具体的には、空間３１０は、放電によって生成されるプラズマが広がる空間（放電空間）である。空間３１０の容量は、例えば、大面積基板３０１としてＧ８基板を利用した場合、２．５×２．２×０．３＝１．６５［ｍ３］になる。
【００９５】
なお、真空は、例えば、１Ｔｏｒｒ以下の気圧である。空間３１０内にガス（アッシングガス及び希ガス）が導入された状態で、空間３１０の気圧は、１Ｔｏｒｒ以下（真空）に保たれる。また、大面積基板３０１は、例えば、基板１１０に相当し、図６に示すように、大面積基板３０１の上方には薄膜２２０とレジストパターン２３０とが形成されている。
【００９６】
空間３１０は、例えば、真空チャンバの内部の空間である。真空チャンバには、ガスの導入管及び排気管が設けられており、アッシングガス及び希ガスなどのガスを空間３１０に導入し、かつ、空間３１０から排気することができる。なお、アッシングガスは、レジストパターン２３０と反応することで、レジストパターン２３０をアッシングするガスである。アッシングガスは、例えば、酸素ガス、窒素ガス又は水素ガスである。また、希ガスは、例えば、ヘリウムガス、ネオンガス又はアルゴンガスである。
【００９７】
上部電極３２０及び下部電極３３０はそれぞれ、空間３１０の上方及び下方に配置された平板状の電極である。上部電極３２０は、接地されている。下部電極３３０（サセプタ）には、大面積基板３０１が戴置されている。下部電極３３０には、第１容量３４１を介して第１電源３４０が接続され、第２容量３５１を介して第２電源３５０が接続されている。
【００９８】
第１電源３４０は、ソース電源（ＲＦ  Ｓｏ）であって、所定の高周波電力（パワー）を下部電極３３０に供給する。具体的には、第１電源３４０は、第２電源３５０よりも高周波のパワーを供給する。例えば、第１電源３４０が供給するパワーの周波数は、１３．５６ＭＨｚである。
【００９９】
第１容量３４１は、第１電源３４０と下部電極３３０との間に直列に接続された容量である。第１容量３４１は、第１電源３４０が供給するパワーの直流成分をカットする。
【０１００】
第２電源３５０は、バイアス電源（ＲＦ  Ｂｉ）であって、所定の高周波のパワーを下部電極３３０に供給する。具体的には、第２電源３５０は、第１電源３４０よりも低周波のパワーを供給する。例えば、第２電源３５０が供給するパワーの周波数は、３．２ＭＨｚである。
【０１０１】
第２容量３５１は、第２電源３５０と下部電極３３０との間に直列に接続された容量である。第２容量３５１は、第２電源３５０が供給するパワーの直流成分をカットする。
【０１０２】
このように、下部電極３３０には、２つの異なる周波数のパワーが供給される。
【０１０３】
上部電極３２０及び下部電極３３０の間に所定のパワーを印加することで、空間３１０内で放電し、プラズマが生成される。大面積基板３０１がプラズマに曝されることによって、薄膜２２０のエッチング及びレジストパターン２３０のアッシングが行われる。
【０１０４】
なお、プラズマアッシング装置３００の構成は一例であって、これに限らない。例えば、下部電極３３０には２種類のパワーを印加しているが、１種類のみを印加してもよい。
【０１０５】
［４−３．レジストパターンの除去工程］
図８は、本実施の形態に係るレジストパターン２３０の除去工程を示すフローチャートである。図９は、本実施の形態に係るレジストパターン２３０の除去工程における各パラメータを示す図である。
【０１０６】
レジストパターン２３０の除去工程は、薄膜２２０のエッチング工程（図６の（ｂ））の後に行われる。また、以下の各工程では、空間３１０は、真空に保たれている。具体的には、図９に示すように、空間３１０内の圧力は、５０ｍＴｏｒｒである。
【０１０７】
まず、放電を開始する前に、空間３１０にアッシングガスと希ガスとを導入し、空間３１０内のガスの分布を安定させる（Ｓ１０）。このとき、空間３１０に導入するガスの総流量に対して２０％以上の流量比で希ガスを導入する。なお、流量比は、希ガスの流量÷（アッシングガスの流量＋希ガスの流量）で決定される。
【０１０８】
具体的には、図９のステップ１に示すように、第１電源３４０及び第２電源３５０が下部電極３３０にパワーを印加することなく、アッシングガスとして酸素ガスを、希ガスとしてヘリウムガスを導入する。このとき、酸素ガスの流量は、例えば４０００ｓｃｃｍであり、ヘリウムガスの流量は、例えば４０００ｓｃｃｍである。つまり、ヘリウムガスの流量比は、５０％である。３０秒間で空間３１０内のガスの分布は安定する、すなわち、空間３１０内にガスが均一に広がる。
【０１０９】
次に、放電を開始する（Ｓ２０）。つまり、空間３１０にアッシングガスと希ガスとが導入された状態で、放電を開始する。具体的には、３６０Ｗ／ｍ２以上のパワー密度で放電を開始する。本実施の形態では、第２電源３５０が下部電極３３０に所定のパワーを供給することで、上部電極３２０と下部電極３３０との間で放電させる。
【０１１０】
具体的には、図９のステップ２に示すように、第２電源３５０は２０００Ｗのパワーを下部電極３３０に供給する。ここでは、空間３１０は、Ｇ８基板用の放電空間であるので、１．６５ｍ３であり、単位体積当たりのパワー密度は、１２１２Ｗ／ｍ３（＝２０００÷１．６５）となる。このとき、単位面積当たりのパワー密度は、３６３Ｗ／ｍ２（＝２０００÷（２．５×２．２））である。
【０１１１】
次に、パワーを上昇させる（Ｓ３０）。具体的には、放電を開始してから２秒後に、第１電源３４０が下部電極３３０にパワーの供給を開始する。図９のステップ３に示すように、第１電源３４０は３０００Ｗのパワーを下部電極３３０に供給する。段階的にパワーを上昇させることで、プラズマを安定させることができる。
【０１１２】
また、放電を開始してからパワーを上昇している期間では、アッシングガス及び希ガスを導入したままである。このときの流量比及び総流量は、ガスの安定化のとき（ステップＳ１０）と同じである。
【０１１３】
次に、希ガスの導入を停止する（Ｓ４０）。具体的には、放電を開始してからレジストパターン２３０をアッシングする前に、希ガスの導入を停止する。つまり、希ガスの流量比を０％にする。このとき、図９のステップ４に示すように、空間３１０に導入するガスの総流量が変わらないように、アッシングガスの流量を増加する。具体的には、酸素ガスの流量を８０００ｓｃｃｍにする。
【０１１４】
なお、希ガスの導入を停止直後は、空間３１０内の希ガスが直ちにアッシングガスに置換されない場合がある。すなわち、後述のアッシング工程（Ｓ５０）は、希ガスとアッシングガスとを含む混合ガスの雰囲気下で開始される場合を含んでいる。言い換えると、アッシング工程は、アッシングガスのみを含む雰囲気下に限らず、アッシングガスと希ガスとを含む混合ガスの雰囲気下で行ってもよい。
【０１１５】
また、希ガスの導入の停止と同時に、第１電源３４０及び第２電源３５０のパワーを上昇させる。具体的には、図９のステップ４に示すように、第１電源３４０は６０００Ｗのパワーを下部電極３３０に供給し、第２電源３５０は４０００Ｗのパワーを下部電極３３０に供給する。
【０１１６】
この状態を一定期間維持することで、レジストパターン２３０をアッシングする（Ｓ５０）。つまり、空間３１０にアッシングガスが導入された状態で、放電によって生成されたプラズマによりレジストパターン２３０をアッシングする。例えば、図９のステップ４に示すように、１５秒間のアッシングを行う。これにより、図６の（ｃ）に示すように、レジストパターン２３０の表面に形成された硬化層２３１を除去する。
【０１１７】
なお、実際には、放電の開始時からレジストパターン２３０のアッシングも開始されている。ここでは、希ガスの導入を停止した後にパワーが印加されている期間をアッシング工程と記載している。
【０１１８】
また、図９に示す例では、下部電極３３０に印加するパワーを段階的に上昇させたが、これに限らない。放電開始時（図９のステップ２）に目標パワー（例えば、ステップ４のパワー）を印加してもよい。
【０１１９】
また、図９に示す例では、パワーを段階的に上昇させている間は、空間３１０に希ガスを導入しているが、放電開始後、プラズマが安定した時点で希ガスの導入を停止してもよい。具体的には、放電を開始してから１．５秒以上の期間が経過した時点で、希ガスの導入を停止してもよい。
【０１２０】
［５．まとめ］
以上のように、本実施の形態に係るＴＦＴ基板２０の製造方法は、所定の面積以上の大面積基板３０１が配置された真空下の空間３１０に、大面積基板３０１の上方に形成されたレジストパターン２３０をアッシングするアッシングガスと、希ガスとが導入された状態で、放電を開始する工程（Ｓ２０）と、空間３１０にアッシングガスが導入された状態で、放電によって生成されたプラズマによりレジストパターン２３０をアッシングする工程（Ｓ５０）とを含む。
【０１２１】
これにより、放電の開始時に希ガスをアッシングガスに混入することで、放電時に発生したイオン又は電子を希釈することができる。また、ヘリウムガス又はアルゴンガスなどは酸素ガスの電離電圧程度、又は、それ以上の準位に準安定状態を持っているため、入力パワーの一部は、ヘリウムガス又はアルゴンガスの準安定状態への励起に費やされる。
【０１２２】
このため、放電時において酸素ガスの電離が所定の領域に集中することを抑制することができるので、酸素プラズマが集中することで発生する異常放電を抑制することができる。よって、例えば、配線の静電破壊を抑制することができる。
【０１２３】
なお、本実施の形態では、大面積基板の上方に形成されたレジストパターン２３０をアッシングするが、大面積基板では、異常放電が発生しやすいという問題がある。例えば、酸素ガスのみの単体ガスを導入した状態で放電を開始したとき、Ｇ６基板（１．８×１．５＝２．７［ｍ２］）の放電空間（１．８×１．５×０．５５＝１．４８５［ｍ３］）では、１５００Ｗのパワーを印加しても異常放電は見られなかった。
【０１２４】
これに対して、Ｇ８基板（２．５×２．２＝５．５［ｍ２］）の放電空間（２．５×２．２×０．３＝１．６５［ｍ３］）では、放電開始時に２０００Ｗのパワーを印加すると異常放電により、基板破壊が発生した。異常放電（配線の静電破壊）の発生確率は、約１／２であった。
【０１２５】
放電開始時の単位体積当たりのパワーは、Ｇ６基板の場合は１０１０Ｗ／ｍ３であるのに対して、Ｇ８基板の場合は１２１２Ｗ／ｍ３であり、約２００Ｗ／ｍ３だけＧ６基板の場合よりも高い。パワー密度が高いことにより、Ｇ８基板では異常放電が発生したと考えられる。
【０１２６】
これに対して、本実施の形態では、希ガスが導入された状態で放電を開始するので、パワー密度が高い分のエネルギーは、アッシングガスの電離だけではなく、希ガスの準安定状態への励起にも費やされる。これにより、異常放電の発生を抑制することができる。したがって、本実施の形態に係る製造方法は、Ｇ８基板などの大面積基板に対して、より有用である。
【０１２７】
また、本実施の形態では、大気圧下ではなく真空下の空間３１０でアッシングを行う。これは、大気圧下ではプラズマが空間３１０内に広がりきらずに、アッシングを均一に行うことができないためである。また、大気圧下では、アッシングガス（酸素ガス）は異常放電しやすくなり、好ましくない。したがって、真空下の空間３１０でアッシングを行うことで、異常放電の発生を抑制することができる。
【０１２８】
また、レジストパターン２３０を効率良くアッシングするためには、放電開始から所定期間が経過し、プラズマが安定した後は、空間３１０内をアッシングガスのみにすることが好ましい。つまり、ガス交換が必要となる。
【０１２９】
これに対して、本実施の形態では、アッシングガスと希ガスとの混合状態で放電を開始する。このため、希ガスのみで放電を開始する場合に比べて、希ガスをアッシングガスに交換しやすくなる。これにより、例えば、短い期間でガス交換を完了することができ、レジストパターン２３０を効率良くアッシングすることができる。
【０１３０】
また、例えば、本実施の形態では、ＴＦＴ基板２０の製造方法は、さらに、放電を開始してからレジストパターン２３０をアッシングする前に、希ガスの空間３１０への導入を停止する工程（Ｓ４０）を含む。
【０１３１】
これにより、レジストパターン２３０をアッシングする際には、希ガスが導入されていないので、アッシングガスによるプラズマの濃度を高めることができ、レジストパターン２３０を効率良くアッシングすることができる。例えば、アッシングに要する時間を短くすることができる。
【０１３２】
また、例えば、本実施の形態では、ＴＦＴ基板２０の製造方法は、さらに、放電を開始する前に、空間３１０にアッシングガスと希ガスとを導入する工程（Ｓ１０）を含む。
【０１３３】
これにより、アッシングガスと希ガスとを予め導入することで、空間３１０内のガス分布を安定させることができる。すなわち、空間３１０内にアッシングガスと希ガスとが均一に広がった状態で放電を開始することができるので、異常放電の発生を抑制することができる。
【０１３４】
また、例えば、本実施の形態では、所定の面積は、３ｍ２であり、アッシングガスは、酸素ガス、窒素ガス又は水素ガスであり、希ガスは、ヘリウムガス、ネオンガス又はアルゴンガスであり、真空は、１Ｔｏｒｒ以下の気圧であり、導入する工程（Ｓ１０）では、空間３１０に導入するガスの総流量に対して２０％以上の流量比で希ガスを導入し、放電を開始する工程（Ｓ２０）では、３６０Ｗ／ｍ２以上のパワー密度で放電を開始し、停止する工程（Ｓ４０）では、放電を開始してから１．５秒以上の期間が経過した時点で、希ガスの導入を停止する。
【０１３５】
また、例えば、本実施の形態では、ＴＦＴ基板２０は、ゲート電極１２０、ソース電極１６０ｓ又はドレイン電極１６０ｄである電極層を有する薄膜トランジスタ１００と、電極層と電気的に接続された配線層１８０と、配線層１８０と電極層との間に設けられた層間絶縁層１７０とを備え、ＴＦＴ基板２０の製造方法は、さらに、放電を開始する前に、レジストパターン２３０をマスクとして用いて層間絶縁層１７０の一部を除去することで、配線層１８０と電極層とを電気的に接続するためのコンタクトホール１７１を形成する工程を含んでもよい。
【０１３６】
なお、デスカム処理時などの、エッチングを行うことなく、アッシングのみを行う場合にも、本実施の形態に係る製造方法を適用することができる。例えば、ウェットエッチングを行う前にデスカム処理としてアッシングを行うことで、表面の濡れ性を改善することができる。
【０１３７】
（変形例）
続いて、上記の実施の形態の変形例について説明する。
【０１３８】
本変形例では、ライトアッシングではなく、ハーフアッシングについて説明する。ハーフアッシングは、レジストパターンの平面視における一部の領域のみをアッシングにより除去することである。一部が除去されたレジストパターンを用いて、さらに、薄膜のエッチングを行うことができる。
【０１３９】
図１０は、本変形例に係るＴＦＴ基板における薄膜４２０及び薄膜４３０のエッチング工程及びレジストパターン４４０の除去工程を示す概略断面図である。
【０１４０】
薄膜４２０及び薄膜４３０は、大面積基板の上方に形成された複数の層のいずれかである。例えば、薄膜４２０は、半導体層であり、薄膜４３０は、電極層（ソース電極又はドレイン電極）である。図１０に示す工程は、半導体層のパターニングと、電極層のパターニングとを、１つのレジストパターンを用いて行う工程である。
【０１４１】
なお、薄膜４２０は、下地層４１０上に形成される。下地層４１０は、例えば、ゲート絶縁膜に相当し、例えば、シリコン窒化膜である。薄膜４２０は、アモルファスシリコン膜である。薄膜４３０は、銅膜である。下地層４１０、薄膜４２０、薄膜４３０は、この順で積層されている。
【０１４２】
図１０の（ａ）に示すように、薄膜４３０上にレジストパターン４４０を形成する。レジストパターン４４０は、感光性機能分子を含む高分子化合物からなるフォトレジストを用いて形成される。フォトレジストを薄膜４３０上に塗布後、プリベーク、露光、現像、ポストベークを順に行うことで、レジストパターン４４０を形成する。例えば、レジストパターン４４０の膜厚は、２μｍである。レジストパターン４４０は、膜厚が大きい厚肉部４４１と、膜厚が小さい薄肉部４４２とを有する。なお、薄肉部４４２は、後述するアッシング（ハーフアッシング）工程（図１０の（ｃ））において、除去される程度の膜厚であればよい。
【０１４３】
次に、図１０の（ｂ）に示すように、レジストパターン４４０をマスクとして用いて薄膜４３０及び薄膜４２０の一部を除去することで、薄膜４３０及び薄膜４２０をパターニングする。例えば、レジストパターン４４０をマスクとして用いて、ウェットエッチングにより薄膜４３０（銅膜）をエッチングする。続けて、レジストパターン４４０をマスクとして用いて、ＲＩＥなどのドライエッチングによって薄膜４２０（アモルファスシリコン層）をエッチングする。このとき、エッチングガスとしては、例えば、塩素（Ｃｌ２）及び六フッ化硫黄（ＳＦ６）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、及び、エッチングの膜厚などによって適宜設定される。
【０１４４】
次に、図１０の（ｃ）に示すように、レジストパターン４４０をアッシングすることで、薄肉部４４２を除去する。アッシングの詳細な条件については、後で図１１を用いて説明する。薄肉部４４２が除去されることで、薄膜４３０の一部が露出する。
【０１４５】
次に、図１０の（ｄ）に示すように、例えば、ウェットエッチングによって薄膜４３０の一部を除去する。最後に、図１０の（ｅ）に示すように、レジスト剥離液を用いてレジストパターン４４０を除去する。
【０１４６】
以上の工程により、薄膜４２０及び薄膜４３０をパターニングすることができる。
【０１４７】
続いて、本変形例に係るアッシング（ハーフアッシング）の詳細な工程について、図８及び図１１を用いて説明する。図１１は、本変形例に係るレジストパターン４４０の除去工程における各パラメータを示す図である。
【０１４８】
なお、本変形例に係るハーフアッシングは、図８に示すフローチャートに沿って行われ、上述した実施の形態とは、各パラメータの具体的な値が異なっている。ハーフアッシングは、空間３１０が真空に保たれた状態で行われる。このときの圧力は、図１１に示すように、例えば、１００ｍＴｏｒｒである。
【０１４９】
まず、放電を開始する前に、空間３１０にアッシングガスと希ガスとを導入し、空間３１０内のガスの分布を安定させる（Ｓ１０）。具体的には、図１１のステップ１に示すように、第１電源３４０及び第２電源３５０が下部電極３３０にパワーを印加することなく、アッシングガスとして酸素ガスを、希ガスとしてヘリウムガスを導入する。このとき、酸素ガスの流量は、例えば５０００ｓｃｃｍであり、ヘリウムガスの流量は、例えば５０００ｓｃｃｍである。つまり、ヘリウムガスの流量比は、５０％である。３０秒間で空間３１０内のガスの分布は安定する、すなわち、空間３１０内にガスが均一に広がる。
【０１５０】
次に、放電を開始する（Ｓ２０）。つまり、空間３１０にアッシングガスと希ガスとが導入された状態で、放電を開始する。具体的には、図１１のステップ２に示すように、第２電源３５０は２０００Ｗのパワーを下部電極３３０に供給する。このとき、単位体積当たりのパワー密度は、１２１２Ｗ／ｍ３（＝２０００÷１．６５）となる。
【０１５１】
次に、パワーを上昇させる（Ｓ３０）。具体的には、放電を開始してから２秒後に、第１電源３４０が下部電極３３０にパワーの供給を開始する。図１１のステップ３に示すように、第１電源３４０は３０００Ｗのパワーを下部電極３３０に供給する。さらに、図１１のステップ４に示すように、第１電源３４０がパワーの印加を開始してから２秒後に、第１電源３４０及び第２電源３５０はともに、７０００Ｗのパワーを下部電極３３０に供給する。段階的にパワーを上昇させることで、プラズマを安定させることができる。
【０１５２】
また、放電を開始してからパワーを上昇している期間では、アッシングガス及び希ガスを導入したままである。このときの流量比及び総流量は、ガスの安定化のとき（ステップＳ１０）と同じである。
【０１５３】
次に、希ガスの導入を停止する（Ｓ４０）。具体的には、図９のステップ５に示すように、空間３１０に導入するガスの総流量が変わらないように、アッシングガスの流量を増加する。具体的には、酸素ガスの流量を１００００ｓｃｃｍにする。
【０１５４】
また、希ガスの導入の停止と同時に、第１電源３４０及び第２電源３５０のパワーを上昇させる。具体的には、図９のステップ４に示すように、第１電源３４０及び第２電源３５０はともに、１４０００Ｗのパワーを下部電極３３０に供給する。
【０１５５】
この状態を一定期間維持することで、レジストパターン４４０をアッシングする（Ｓ５０）。例えば、図１１のステップ５に示すように、６０秒間のアッシングを行う。これにより、図１０の（ｃ）に示すように、レジストパターン４４０の薄肉部４４２を除去する。
【０１５６】
以上のように、レジストパターンのアッシングの程度（レジストパターンの縮退量）などには限らず、本開示に係る製造方法は、様々なアッシングに適用することができる。例えば、本開示に係る製造方法を用いて、レジストパターンを完全に除去してもよい。
【０１５７】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
【０１５８】
そこで、以下では、他の実施の形態を例示する。
【０１５９】
例えば、上記の実施の形態では、薄膜トランジスタ１００がボトムゲート型、かつ、チャネル保護型のＴＦＴである場合について説明したが、これに限らない。薄膜トランジスタ１００は、ボトムゲート型、かつ、チャネルエッチ型のＴＦＴでもよく、トップゲート型のＴＦＴでもよい。
【０１６０】
また、例えば、上記実施の形態では、ＴＦＴ基板２０を用いた表示装置として有機ＥＬ表示装置１０について説明したが、上記実施の形態におけるＴＦＴ基板２０は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
【０１６１】
また、上述した有機ＥＬ表示装置１０などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
【０１６２】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
【０１６３】
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０１６４】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１６５】
本開示に係る薄膜トランジスタ基板の製造方法は、例えば、有機ＥＬ表示装置などの表示装置の製造方法などに利用することができる。
【符号の説明】
【０１６６】
１０  有機ＥＬ表示装置
２０  ＴＦＴ基板
２１  バンク
３０  画素
３０Ｂ、３０Ｇ、３０Ｒ  サブ画素
３１  画素回路
３２、３３、１００  薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ  ドレイン電極
３２ｇ、３３ｇ、１２０  ゲート電極
３２ｓ、３３ｓ、１６０ｓ  ソース電極
３４  キャパシタ
４０  有機ＥＬ素子
４１  陽極
４２  ＥＬ層
４３  陰極
５０  ゲート配線
６０  ソース配線
７０  電源配線
１１０  基板
１３０  ゲート絶縁層
１４０  半導体層
１５０  絶縁層
１７０  層間絶縁層
１７１、２４０  コンタクトホール
１８０  配線層
２１０、４１０  下地層
２２０、４２０、４３０  薄膜
２３０、４４０  レジストパターン
２３１  硬化層
３００  プラズマアッシング装置
３０１  大面積基板
３１０  空間
３２０  上部電極
３３０  下部電極
３４０  第１電源
３４１  第１容量
３５０  第２電源
３５１  第２容量
４４１  厚肉部
４４２  薄肉部
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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