(57)【要約】【課題】  電子機器において、コントローラーの１つのポートの状態に基づいてオンオフ制御用の２つの制御信号を生成する。【解決手段】  この電子機器は、ＣＰＵ（Central Processing Unit）１と、制御信号生成回路３とを備える。ＣＰＵ１は、３ステートポート２を有する。制御信号生成回路３は、３ステートポート２の状態に基づいて、２つの負荷１１，１２のオンオフ制御用の互いに異なる第１制御信号および第２制御信号を出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
コントローラーと、
前記コントローラーの１つの３ステートポートの状態に基づいて、２つの負荷のオンオフ制御用の互いに異なる第１制御信号および第２制御信号を生成する制御信号生成回路と、
を備えることを特徴とする電子機器。
【請求項２】
前記制御信号生成回路は、
２つの抵抗の接続点に中間電位を生成する分圧回路と、
前記３ステートポートに一端を接続され、前記接続点に他端を接続される電流検出抵抗と、
前記電流検出抵抗の両端間の電圧が正である場合にオンし、前記電流検出抵抗の両端間の電圧がゼロまたは負である場合にオフして前記第１制御信号を生成する第１スイッチング素子と、
前記電流検出抵抗の両端間の電圧が負である場合にオンし、前記電流検出抵抗の両端間の電圧がゼロまたは正である場合にオフして前記第２制御信号を生成する第２スイッチング素子と、
を備えることを特徴とする請求項１記載の電子機器。
【請求項３】
前記制御信号生成回路は、
２つの抵抗の接続点に中間電位を生成する第１分圧回路と、
前記３ステートポートに一端を接続され、前記接続点に他端を接続される電流検出抵抗と、
前記電流検出抵抗の両端間の電圧が正である場合にオンし、前記電流検出抵抗の両端間の電圧が負である場合にオフして前記第１制御信号を生成するスイッチング素子と、
前記３ステートポートの電位を分圧する第２分圧回路とを備え、
前記第２分圧回路は、前記３ステートポートの状態がハイレベル出力である場合、前記第２制御信号を、前記負荷のオン状態に対応するレベルにし、前記３ステートポートの状態がローレベル出力である場合、前記第２制御信号を、前記負荷のオフ状態に対応するレベルにし、前記３ステートポートの状態がハイインピーダンス状態である場合、前記第２制御信号を、前記負荷のオン状態に対応するレベルにすること、
を特徴とする請求項１記載の電子機器。
【請求項４】
前記制御信号生成回路は、前記３ステートポートのレベルを前記第１制御信号のレベルとし、
前記制御信号生成回路は、
２つの抵抗の接続点が前記３ステートポートに接続され、前記３ステートポートの状態がハイインピーダンス状態である場合の前記第１制御信号を、前記負荷のオン状態に対応するレベルとする第１分圧回路と、
前記３ステートポートの電位を分圧する第２分圧回路とを備え、
前記第２分圧回路は、前記３ステートポートの状態がハイレベル出力である場合、前記第２制御信号を、前記負荷のオン状態に対応するレベルにし、前記３ステートポートの状態がローレベル出力である場合、前記第２制御信号を、前記負荷のオフ状態に対応するレベルにし、前記３ステートポートの状態がハイインピーダンス状態である場合、前記第２制御信号を、前記負荷のオフ状態に対応するレベルにすること、
を特徴とする請求項１記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器に関するものである。
【背景技術】
【０００２】
ある電子機器では、マイクロコンピューターは、ポートから制御信号を出力し、その制御信号で、負荷のオンオフ制御を行っている（例えば特許文献１参照）。
【０００３】
通常、このようなマイクロコンピューターで２つの負荷のオンオフ制御を行う場合、２つの負荷のオンオフ状態のパターンは４つあり、少なくとも２つの制御信号が必要であるので、２つのポートが使用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３３９２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、コストなどの観点から上述のように２つの負荷を１つのポートでオンオフ制御できることが好ましい。
【０００６】
本発明は、上記の問題に鑑みてなされたものであり、コントローラーの１つのポートの状態に基づいてオンオフ制御用の互いに異なる２つの制御信号を生成する電子機器を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る電子機器は、コントローラーと、前記コントローラーの１つの３ステートポートの状態に基づいて、２つの負荷のオンオフ制御用の互いに異なる第１制御信号および第２制御信号を出力する制御信号生成回路とを備える。
【発明の効果】
【０００８】
本発明によれば、コントローラーの１つのポートでオンオフ制御用の２つの制御信号が生成される。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の実施の形態１に係る電子機器の構成を示す回路図である。
【図２】図２は、図１に示す電子機器におけるＣＰＵ１のポート２の状態と負荷１１，１２のオンオフ状態との対応関係を示す図である。
【図３】図３は、本発明の実施の形態２に係る電子機器の構成を示す回路図である。
【図４】図４は、図３に示す電子機器におけるＣＰＵ１のポート２の状態と負荷１１，１２のオンオフ状態との対応関係を示す図である。
【図５】図５は、本発明の実施の形態３に係る電子機器の構成を示す回路図である。
【図６】図６は、図５に示す電子機器におけるＣＰＵ１のポート２の状態と負荷１１，１２のオンオフ状態との対応関係を示す図である。
【発明を実施するための形態】
【００１０】
以下、図に基づいて本発明の実施の形態を説明する。
【００１１】
実施の形態１．
【００１２】
図１は、本発明の実施の形態１に係る電子機器の構成を示す回路図である。図１において、ＣＰＵ（Central Processing Unit）１は、プログラムに従って動作するコントローラーであって、ポート２を有する。ポート２が、ハイレベル出力、ローレベル出力、およびハイインピーダンス状態という３つの状態を設定可能な３ステートポートである。なお、ＣＰＵ１の代わりにマイクロコンピューターを使用してもよい。
【００１３】
制御信号生成回路３は、ＣＰＵ１の１つのポート２の状態に基づいて、２つの負荷１１，１２のオンオフ制御用の互いに異なる第１制御信号および第２制御信号を生成する。
【００１４】
スイッチング素子Ｑ１１，Ｑ１２は、それぞれ、負荷１１，１２に対して直列に接続されており、第１制御信号および第２制御信号のレベルに応じてオンオフ動作する。ここでは、スイッチング素子Ｑ１１，Ｑ１２は、ＮＰＮ型トランジスターである。
【００１５】
負荷１１，１２は、例えば、ファン、クラッチソレノイド、発光ダイオード、モーターなどであり、別々にオンオフ制御される制御対象である。
【００１６】
実施の形態１では、制御信号生成回路３は、分圧回路２１と、電流検出抵抗Ｒ１と、スイッチング素子Ｑ１，Ｑ２とを備える。分圧回路２１は、２つの抵抗Ｒ２，Ｒ３の接続点に中間電位を生成する。電流検出抵抗Ｒ１は、ポート２に一端を接続され、その接続点に他端を接続される。スイッチング素子Ｑ１は、電流検出抵抗Ｒ１の両端間の電圧が正である場合にオンし、電流検出抵抗Ｒ１の両端間の電圧がゼロまたは負である場合にオフして第１制御信号のレベルを切り換える。スイッチング素子Ｑ２は、電流検出抵抗Ｒ１の両端間の電圧が負である場合にオンし、電流検出抵抗Ｒ１の両端間の電圧がゼロまたは正である場合にオフして第２制御信号のレベルを切り換える。
【００１７】
スイッチング素子Ｑ１は、抵抗Ｒ４を介して第１制御信号を出力し、スイッチング素子Ｑ２は、抵抗Ｒ５を介して第２制御信号を出力している。なお、ここでは、スイッチング素子Ｑ１，Ｑ２は、ＰＮＰ型トランジスターである。
【００１８】
次に、実施の形態１に係る電子機器の動作について説明する。
【００１９】
図２は、図１に示す電子機器におけるＣＰＵ１のポート２の状態と負荷１１，１２のオンオフ状態との対応関係を示す図である。
【００２０】
ポート２の状態がハイレベル出力である場合、ポート２から分圧回路２１に向かって電流が流れる。そのため、スイッチング素子Ｑ１は、オンし、スイッチング素子Ｑ２は、オフする。これにより、第１制御信号のレベルは、ハイレベルとなり、第２制御信号のレベルは、ローレベルとなる。したがって、この状態では、スイッチング素子Ｑ１１がオンし、スイッチング素子Ｑ１２がオフするため、負荷１１は、オン状態となり、負荷１２は、オフ状態となる。
【００２１】
また、ポート２の状態がローレベル出力である場合、分圧回路２１からポート２に向かって電流が流れる。そのため、スイッチング素子Ｑ２は、オンし、スイッチング素子Ｑ１は、オフする。これにより、第２制御信号のレベルは、ハイレベルとなり、第１制御信号のレベルは、ローレベルとなる。したがって、この状態では、スイッチング素子Ｑ１２がオンし、スイッチング素子Ｑ１１がオフするため、負荷１２は、オン状態となり、負荷１１は、オフ状態となる。
【００２２】
また、ポート２の状態がハイインピーダンス状態である場合、電流検出抵抗Ｒ１を導通する電流は略ゼロとなる。そのため、スイッチング素子Ｑ１，Ｑ２は、両方ともオフする。これにより、第１制御信号および第２制御信号のレベルは、両方ともローレベルとなる。したがって、この状態では、スイッチング素子Ｑ１１，Ｑ１２は、両方ともオフするため、負荷１１，１２は、両方ともオフ状態となる。
【００２３】
以上のように、上記実施の形態１によれば、コントローラーの１つのポート２の状態に基づいてオンオフ制御用の２つの制御信号が生成される。また、実施の形態１では、ポート２の出力に応じて、電流検出抵抗Ｒ１における電流が異なる方向に導通するとともに、ポート２の状態がハイインピーダンス状態のときには、電流検出抵抗Ｒ１の導通電流が略ゼロとなり、電流検出抵抗Ｒ１の両端電圧に基づいて第１および第２制御信号を生成しているため、ノイズなどに起因する誤動作が発生しにくい。
【００２４】
実施の形態２．
【００２５】
図３は、本発明の実施の形態２に係る電子機器の構成を示す回路図である。実施の形態２では、実施の形態１とは異なる制御信号生成回路３が使用される。なお、図３におけるその他の構成については実施の形態１のものと同様であるので、その説明を省略する。
【００２６】
図３における制御信号生成回路３は、実施の形態１と同様の分圧回路２１、電流検出抵抗Ｒ１、スイッチング素子Ｑ１、および抵抗Ｒ４を備える。
【００２７】
さらに、図３における制御信号生成回路３は、直列に接続された抵抗Ｒ１１，Ｒ１２でポート２の電位を分圧する分圧回路３１を備える。分圧回路３１における抵抗Ｒ１１，Ｒ１２の接続点の電位が第２制御信号として出力される。分圧回路３１は、ポート２の状態がハイレベル出力である場合、第２制御信号を、負荷１２のオン状態に対応するレベルにし、ポート２の状態がローレベル出力である場合、第２制御信号を、負荷１２のオフ状態に対応するレベルにし、ポート２の状態がハイインピーダンス状態である場合、第２制御信号を、負荷１２のオン状態に対応するレベルにする。
【００２８】
次に、実施の形態２に係る電子機器の動作について説明する。
【００２９】
図４は、図３に示す電子機器におけるＣＰＵ１のポート２の状態と負荷１１，１２のオンオフ状態との対応関係を示す図である。
【００３０】
ポート２の状態がハイレベル出力である場合、ポート２から分圧回路２１に向かって電流が流れる。そのため、スイッチング素子Ｑ１は、オンし、第１制御信号のレベルは、ハイレベルとなり、スイッチング素子Ｑ１１がオンし、負荷１１は、オン状態となる。他方、第２制御信号のレベルは、ポート２の電位（ハイレベル）を分圧回路３１で分圧した電位であり、ここでは、負荷１２のオン状態に対応するレベルとなる。つまり、この状態で第２制御信号によってスイッチング素子Ｑ１２がオンするように、抵抗Ｒ１１，Ｒ１２の抵抗値が選択される。これにより、この状態では、スイッチング素子Ｑ１２がオンし、負荷１２は、オン状態となる。
【００３１】
また、ポート２の状態がローレベル出力である場合、分圧回路２１からポート２に向かって電流が流れる。そのため、スイッチング素子Ｑ１は、オフし、第１制御信号のレベルは、ローレベルとなり、スイッチング素子Ｑ１１がオフし、負荷１１は、オフ状態となる。他方、第２制御信号は、ポート２の電位（ローレベル）を分圧回路４２で分圧した電位であるので、ローレベルとなり、スイッチング素子Ｑ１２がオフし、負荷１２は、オフ状態となる。
【００３２】
また、ポート２の状態がハイインピーダンス状態である場合、抵抗Ｒ２、電流検出抵抗Ｒ１、および抵抗Ｒ１１，Ｒ１２を電流が導通する。これにより、スイッチング素子Ｑ１はオフし、第１制御信号は、ローレベルとなるため、スイッチング素子Ｑ１１はオフし、負荷１１は、オフ状態となる。他方、第２制御信号のレベルは、負荷１２のオン状態に対応するレベルとなり、スイッチング素子Ｑ１２はオンし、負荷１２は、オン状態となる。つまり、この状態で第２制御信号によってスイッチング素子Ｑ１２がオンするように、抵抗Ｒ１，Ｒ２，Ｒ１１，Ｒ１２の抵抗値が選択される。
【００３３】
以上のように、上記実施の形態２によれば、１つのポート２の状態に基づいて、２つの負荷１１，１２のオンオフ制御用の２つの制御信号が生成される。
【００３４】
実施の形態３．
【００３５】
図５は、本発明の実施の形態３に係る電子機器の構成を示す回路図である。実施の形態３では、実施の形態１，２とは異なる制御信号生成回路３が使用される。なお、図５におけるその他の構成については実施の形態１，２のものと同様であるので、その説明を省略する。
【００３６】
図５における制御信号生成回路３は、ポート２のレベルを第１制御信号のレベルとしている。また、図５に示す制御信号生成回路３では、分圧回路４１が、２つの抵抗Ｒ３１、Ｒ３２の接続点がポート２に接続され、ポート２の状態がハイインピーダンス状態である場合の第１制御信号を、負荷１１のオン状態に対応するレベルとしている。
【００３７】
また、分圧回路４２は、直列に接続された抵抗Ｒ３３，Ｒ３４でポート２の電位を分圧している。第２分圧回路４２は、ポート２の状態がハイレベル出力である場合、第２制御信号を、負荷１２のオン状態に対応するレベルにし、ポート２の状態がローレベル出力である場合、第２制御信号を、負荷１２のオフ状態に対応するレベルにし、ポート２の状態がハイインピーダンス状態である場合、第２制御信号を、負荷１２のオフ状態に対応するレベルにする。
【００３８】
次に、実施の形態３に係る電子機器の動作について説明する。
【００３９】
図６は、図５に示す電子機器におけるＣＰＵ１のポート２の状態と負荷１１，１２のオンオフ状態との対応関係を示す図である。
【００４０】
ポート２の状態がハイレベル出力である場合、第１制御信号のレベルは、ハイレベルとなり、スイッチング素子Ｑ１１はオンし、負荷１１は、オン状態となる。他方、第２制御信号のレベルは、ポート２の電位（ハイレベル）を分圧回路４２で分圧した電位であり、ここでは、負荷１２のオン状態に対応するレベルとなる。つまり、この状態で第２制御信号によってスイッチング素子Ｑ１２がオンするように、抵抗Ｒ３３，Ｒ３４の抵抗値が選択される。これにより、この状態では、スイッチング素子Ｑ１２はオンし、負荷１２は、オン状態となる。
【００４１】
また、ポート２の状態がローレベル出力である場合、第１制御信号のレベルは、ローレベルとなり、負荷１１は、オフ状態となる。他方、第２制御信号のレベルは、ポート２の電位（ローレベル）を分圧回路３１で分圧した電位であるので、ローレベルとなり、スイッチング素子Ｑ１２がオフし、負荷１２は、オフ状態となる。
【００４２】
また、ポート２の状態がハイインピーダンス状態である場合、第１制御信号および第２制御信号のレベルは、抵抗Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３４に基づき決定され、ここでは、第１制御信号は、負荷１１のオン状態に対応するレベルとなり、第２制御信号は、負荷１２のオフ状態に対応するレベルとなる。これにより、スイッチング素子Ｑ１１はオンし、スイッチング素子Ｑ１２はオフするため、負荷１１はオン状態となり、負荷１２はオフ状態となる。つまり、この状態で第１制御信号および第２制御信号によってそのようにスイッチング素子Ｑ１１，Ｑ１２が動作するように、抵抗Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３４の抵抗値が選択される。
【００４３】
以上のように、上記実施の形態３によれば、１つのポート２の状態に基づいて、２つの負荷１１，１２のオンオフ制御用の２つの制御信号が生成される。
【００４４】
なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【産業上の利用可能性】
【００４５】
本発明は、例えば、画像形成装置などの電子機器に適用可能である。
【符号の説明】
【００４６】
１  ＣＰＵ（コントローラーの一例）
２  ポート（３ステートポートの一例）
３  制御信号生成回路
２１  分圧回路（第１分圧回路の一例）
Ｒ１  電流検出抵抗
Ｑ１  スイッチング素子（第１スイッチング素子の一例）
Ｑ２  スイッチング素子（第２スイッチング素子の一例）
３２  分圧回路（第２分圧回路の一例）
４１  分圧回路（第１分圧回路の一例）
４２  分圧回路（第２分圧回路の一例）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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