(57)【要約】【課題】半導体素子が形成された半導体層の膜厚の制御が容易で、且つ、半導体素子が形成された領域間の絶縁性に優れた半導体装置とその製造方法を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体装置は、第１の平面と第１の平面に対向する第２の平面を有する半導体層を有する。半導体層には、半導体素子が形成される。半導体層は、第１の平面から第２の平面まで貫通する分離領域を有する。分離領域は、半導体素子が形成された領域を取り囲む。分離領域は、半導体層の第１の平面から半導体層の内部に向かって形成された第１の分離領域と、半導体層の第２の平面から第１の分離領域に達する第２の分離領域を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の平面と前記第１の平面に対向する第２の平面を有し、半導体素子が形成された半導体層と、
前記半導体層の前記第１の平面から前記第２の平面まで貫通し、前記半導体素子が形成された領域を取り囲む分離領域と、
を具備し、前記分離領域は、前記半導体層の第１の平面から前記半導体層の内部に向かって形成された第１の分離領域と、前記半導体層の第２の平面から前記第１の分離領域に達する第２の分離領域を有することを特徴とする半導体装置。
【請求項２】
前記半導体素子は、光電変換素子であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体層の前記第２の平面に接し、内部に配線が形成された絶縁膜を具備し、前記第２の分離領域は前記半導体層の前記第２の平面側に形成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の分離領域と前記第２の分離領域の長手方向に直交する断面において、前記第２の分離領域の幅が前記第１の分離領域の幅よりも狭いことを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の分離領域は前記断面において、前記第１の平面側が広く、前記半導体層の内部に向かって狭くなる形状を有することを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板を用意する工程と、
前記半導体基板の表面上に第１の分離領域を選択的に形成する工程と、
前記第１の分離領域が形成された前記半導体基板の表面上に、前記半導体基板の表面に接する第１の平面と、前記第１の平面に対抗する第２の平面を有する半導体層を形成する工程と、
前記半導体層の第２の平面から前記第１の分離領域に達する第２の分離領域を選択的に形成する工程と、
前記半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に支持基板を形成する工程と、
前記支持基板を形成した後に、前記半導体基板を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体基板を除去する工程は、前記第１の分離領域の表面が露出するまで前記半導体基板を研磨する工程を具備することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２の分離領域は、イオンを注入することにより形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第２の分離領域は、前記半導体層の第２の平面側から選択的に絶縁物を埋め込むことにより形成することを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項１０】
前記第１の分離領域は、長手方向に直交する断面において、前記半導体基板側の幅が広く、前記半導体基板から離れるに従い幅が狭くなる形状を有することを特徴とする請求項６から９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
従来、裏面照射型ＣＭＯＳイメージセンサーは、光電変換素子が形成された半導体層を有する半導体基板とそれを支持する支持基板を貼り合せ、貼り合せた後に半導体基板を薄膜化する工程を経て形成される。
【０００３】
半導体基板を薄膜化する際、その工程のバラツキにより光電変換素子が形成された半導体層の膜厚にバラツキが生じ、裏面照射型ＣＭＯＳイメージセンサーの感度にバラツキが生じる場合が有る。また、光電変換素子が形成された領域と他の領域との間の絶縁性を向上させ、リーク電流を抑制する技術が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３０６９９３号公報
【特許文献２】特開平８−３１６３０６号公報
【特許文献３】特開２００４−１０３８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、半導体素子が形成された半導体層の膜厚の制御が容易で、且つ、半導体素子が形成された領域間の絶縁性に優れた半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体装置は、第１の平面と第１の平面に対向する第２の平面を有する半導体層を有する。半導体層には、半導体素子が形成される。半導体層は、第１の平面から第２の平面まで貫通する分離領域を有する。分離領域は、半導体素子が形成された領域を取り囲む。分離領域は、半導体層の第１の平面から半導体層の内部に向かって形成された第１の分離領域と、半導体層の第２の平面から第１の分離領域に達する第２の分離領域を有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態の半導体装置の断面構造を模式的に示す図である。
【図２】図２は、第１の実施形態の半導体装置の断面構造を模式的に示す斜視図である。
【図３】図３は、半導体装置の製造方法の一つの実施形態を示す図である。
【図４】図４は、図３に続く、半導体装置の製造方法の一つの実施形態を示す図である。
【図５】図５は、半導体装置の製造方法の他の一つの実施形態を示す図である。
【図６】図６は、図５に続く、半導体装置の製造方法の他の一つの実施形態を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体装置とその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の半導体装置の断面構造を模式的に示す図である。半導体装置１は、支持基板１０を有する。支持基板１０は、例えば、半導体基板で構成される。支持基板１０上には、支持基板１０の表面に接する絶縁膜１１を有する。絶縁膜１１は、例えばシリコン酸化膜で構成される。絶縁膜１１には、所定の配線１２が形成される。配線１２は、例えば、メタル膜で構成される。
【００１０】
絶縁膜１１上には、半導体層２０を有する。半導体層２０は、第１の平面２１と第２の平面２２を有する。半導体層２０には、第１の分離領域２４と第２の分離領域２５が形成される。例えば、第１の分離領域２４は、第１の平面２１側が幅広で半導体層２０の内部に向かって幅が狭くなる形状を有しており、長手方向（紙面に直交する方向）に直交する断面形状が台形を有する。第２の分離領域２５は、下部側で第２の平面２２に接すると共に、上部側の接続部２００で第１の分離領域２４に接する。すなわち、第２の分離領域２５は、第２の平面２２から第１の分離領域２４まで達する。第１の分離領域２４と第２の分離領域２５により、半導体層２０を貫通する分離領域が形成される。例えば、第２の分離領域２５の長手方向の幅は第１の分離領域２４の長手方向の幅よりも狭い。第２の分離領域２５の幅を狭くすることにより、半導体層２０における半導体素子（図示せず）を形成することができる領域を広げることが出来る。
【００１１】
半導体層２０には、光電変換素子２３、例えば、フォトダイオードが形成される。第１の分離領域２４と第２の分離領域２５は、例えば、光電変換素子２３が形成された領域２０−１（以降、画素領域という）を取り囲む様に形成される。第１の分離領域２４と第２の分離領域２５により半導体層２０を貫通する分離領域を形成し、この分離領域により画素領域２０−１を取り囲む構成とすることにより、画素領域２０―１を半導体層２０の他の領域２０−２（以降、周辺領域という）から電気的に分離することが出来る。分離領域により画素領域２０−１を取り囲む実施形態については、後述する。第１の分離領域２４と第２の分離領域２５を用いた多段構成の分離領域とすることにより、各々の分離領域を厚く形成しなくても、半導体層２０を貫通する深い分離領域を構成することが出来る。光電変換素子２３が形成された画素領域２０−１から分離された周辺領域２０−２には、例えば、光電変換素子２３からの信号を処理する信号処理回路を構成する素子（図示せず）が形成される。
【００１２】
半導体層２０の第１の平面２１上には、保護膜３０を有する。保護膜３０は、例えばシリコン酸化膜、あるいはシリコン窒化膜で構成される。保護膜３０上には、カラーフィルタ３１を有する。カラーフィルタ３１の各々は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれか一つの色だけを透過させる。カラーフィルタ３１は、光電変換素子２３の夫々に対応するように配置されている。
【００１３】
カラーフィルタ３１上には、マイクロレンズ３２が設けられる。マイクロレンズ３２は球面（または曲面）を有しており、入射光を光電変換素子２３に集光する。
【００１４】
本実施形態によれば、第１の分離領域２４と第２の分離領域２５による多段構成により、例えば光電変換素子２３が形成される半導体層２０を貫通する分離領域を形成する。第１の分離領域２４と第２の分離領域２５による多段構成とすることにより、夫々の分離領域を厚く、あるいは、深く形成しなくても半導体層２０を貫通する分離領域を形成することが出来る。例えば、第２の分離領域２５を、開口（図示せず）に絶縁膜を埋め込むことにより形成する場合には、深い開口を形成する必要がない為、製造が容易である。また、半導体層２０を貫通する分離領域により領域間を分離することにより、例えば、光電変換素子２３が形成された画素領域２０−１と周辺領域２０−２との間の絶縁性が向上する。これにより、領域間のリーク電流を低減することが出来る。
【００１５】
第１の分離領域２４と第２の分離領域２５の多段構成により、複数の光電変換素子２３の夫々の間を分離する構成とすることも可能である。また、同様に、半導体基板の表面側から光を入射させる、所謂、表面照射型（ＦＳＩ）ＣＭＯＳイメージセンサーにおいて、画素領域（図示せず）と周辺領域（図示せず）、あるいは、各光電変換素子（図示せず）間を、第１の分離領域２４と第２の分離領域２５の多段構成により分離する構成とすることも可能である。尚、第１の分離領域２４と第２の分離領域２５が接する接続部２００において、第１の分離領域２４と第２の分離領域２５の幅を同じにする構成とすることも出来る。第１の分離領域２４と第２の分離領域２５は、例えば、酸化膜で構成することが出来る。あるいは、半導体層２０がＮ導電型の場合、例えば、Ｐ導電型のドーパントであるボロンを注入してＰ導電型の第２の分離領域２５を形成しても良い。半導体層２０と第２の分離領域２５との間に形成されるＰ／Ｎ接合により、電気的な分離が行われる。半導体装置の製造方法の実施形態は、後述する。
【００１６】
図２は、第１の実施形態の半導体装置１の断面構造の一部を模式的に示す斜視図である。分離領域（２４、２５）と画素領域２０−１との配置関係を示す為、半導体層２０の表面に形成される保護膜３０、カラーフィルタ３１、及びマイクロレンズ３２を省略している。
【００１７】
第１の分離領域２４と第２の分離領域２５が接続部２００で接し、多段構成の分離領域を構成する。第１の分離領域２４と第２の分離領域２５の長手方向に直交する断面の幅は、第２の分離領域２５の幅の方が狭い。第１の分離領域２４と第２の分離領域２５により構成される分離領域が、光電変換素子２３が形成された画素領域２０−１の周囲を取り囲んで形成されている。これにより、画素領域２０−１を周辺領域２０−２から分離することが出来る。また、第１の分離領域２４と第２の分離領域２５により、半導体層２０を貫通する分離領域が構成される為、画素領域２０−１と周辺領域２０−２との間の絶縁性が向上する。
【００１８】
（第２の実施形態）
次に、半導体装置１の製造方法の一つの実施形態を図３から図４を用いて説明する。既述の実施形態に対応する構成要素には、同一の符号を付している。半導体基板３を用意する。半導体基板３は、例えば、シリコン基板である。半導体基板３の表面上に第１の分離領域２４を選択的に形成する（図３（Ａ））。第１の分離領域２４は、例えば、シリコン酸化膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により半導体基板３上に形成した後、このシリコン酸化膜をＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）、あるいは、ウェットエッチングによるパターニングにより形成される。半導体基板３の表面を酸化してシリコン酸化膜を形成し、その後、このシリコン酸化膜をパターニングして第１の分離領域２４を形成しても良い。第１の分離領域２４は、例えば、半導体基板３側が幅広で上方側にいくに従って幅が狭くなる台形の断面を有する。パターニングの際のエッチング条件を調整することで、第１の分離領域２４の断面形状の制御が可能である。第１の分離領域２４は、例えば、数十ｎｍ（ナノメートル）から数百ｎｍの厚みを有する。
【００１９】
第１の分離領域２４が選択的に形成された半導体基板３の表面上に半導体層２０を形成する（同図（Ｂ））。半導体層２０は、エピタキシャル成長により形成する。例えば、ＣＶＤにより形成する。半導体層２０は、例えば、５μｍ（マイクロメータ）程度の膜厚を有し、第１の平面２１と第２の平面２２を有する。
【００２０】
半導体層２０の第２の平面２２側に、第１の分離領域２４に対応した位置に開口２６を形成する（同図（Ｃ））。開口２６は、半導体層２０の第２の平面２２から第１の編面２１に向かって延伸して第１の分離領域２４に達する。例えば、ＲＩＥにより開口２６を形成することが出来る。
【００２１】
半導体層２０の第２の平面２２上に、例えば、シリコン酸化膜からなる絶縁膜２７を形成し、開口２６を絶縁膜２７により充填する（同図（Ｄ））。絶縁膜２７は、例えば、ＣＶＤにより形成する。
【００２２】
半導体層２０の第２の平面２２側の絶縁膜２７を、例えば、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により第２の平面２２が露出するまで除去する。開口２６内に残置された絶縁膜２７により、第２の分離領域２５が形成される。第１の分離領域２４と第２の分離領域２５により、半導体層２０を貫通する分離領域を形成することが出来る。第１の分離領域２４と第２の分離領域２５は接続部２００で接し、多段構成の分離領域を構成する。
【００２３】
半導体層２０に対して、リソグラフィ工程、成膜工程、エッチング工程、イオン注入工程等のＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）と呼ばれる工程を繰り返すことで、例えば、第１の分離領域２４と第２の分離領域２５により取り囲まれた画素領域２０−１に光電変換素子２３を形成する。同時に、画素領域２０−１の周辺領域２０−２には、例えば、ロジック回路を構成する素子（図示せず）を形成する（同図（Ｅ））。
【００２４】
次に、ＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）と呼ばれる工程にて電気接続の為の配線１２が形成された絶縁膜１１を形成する（同図（Ｆ））。絶縁膜１１に形成される配線１２は、例えば、ダマシン構造のＣｕ配線で構成することが出来る。配線１２を覆う絶縁膜１１は、例えば、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料にして形成された酸化膜である。
【００２５】
絶縁膜１１上に、支持基板１０を形成する（図４（Ｇ））。支持基板１０は、例えば、半導体基板である。支持基板１０は、例えば、絶縁膜１１との貼り合せにより形成する。貼り合せ工程では、接合面を洗浄化する工程、接合面を活性化する工程等を行う。その後に、支持基板１０を絶縁膜１１にアライメントし、加圧して貼り合せる。その後に、アニール処理を行って接合強度を向上させる。
【００２６】
その後に、半導体基板３を除去する（同図（Ｈ））。説明の便宜上、上下を入れ替えて示している。半導体基板３の除去工程においては、例えば、ウェットエッチングとＣＭＰを組み合わせて除去する。すなわち、ある程度までウェットエッチングで半導体基板３を除去した後に、引き続きＣＭＰにより半導体基板３の除去を行う。本実施形態においては、半導体層２０には、例えば、シリコン酸化膜で構成される第１の分離領域２４が形成されている。従って、ＣＭＰを用いて除去した場合に、第１の分離領域２４がエッチストッパ層として機能する。すなわち、半導体基板３の除去が終了してＣＭＰの研磨パッド（図示せず）が第１の分離領域２４の表面に達したときに生じる変化、例えば、研磨装置（図示せず）の駆動電流値の変化を検出して研磨終点の判定を行うことができる。例えば、第１の分離領域２４の断面形状を台形として、ＣＭＰの研磨パッドに接する第１の分離領域２４の面積を広くすることにより、半導体基板３の除去が終了した時の駆動電流値の変化量を増やすことが出来る。
【００２７】
引き続いて、半導体層２０の第１の平面２１上に保護膜３０を形成する。保護膜３０は、例えばシリコン酸化膜、あるいはシリコン窒化膜で構成することが出来る。保護膜３０は、例えば、ＣＶＤにより形成する。保護膜３０上に、カラーフィルタ３１とマイクロレンズ３２を形成する（同図（Ｉ））。
【００２８】
本実施形態の半導体装置の製造方法によれば、例えば光電変換素子２３が形成される半導体層２０に形成された第１の分離領域２４がエッチストッパ層として機能する。第１の分離領域２４は、半導体層２０を形成する際に予め形成されている。従って、その第１の分離領域２４の表面が現われるまで研磨して半導体基板３を除去することにより、半導体層２０の厚みを精度よく制御することが出来る。この為、半導体装置間での半導体層２０の膜厚のバラツキを抑制することが出来る。光電変換素子２３等が形成される半導体層２０の膜厚の精度を上げることにより、光電変換素子２３が形成される光電変換領域の膜厚のバラツキが抑制され、光電変換素子２３の感度のバラツキを抑制することが出来る。また、第１の分離領域２４と第２の分離領域２５との多段構成により、半導体層２０を貫通する分離領域を形成する。多段構成にすることで、第２の分離領域２５を設ける為の開口２６を深く形成する必要がない為、第２の分離領域２５の為の開口２６の形成が容易である。半導体層２０を貫通する分離領域（２４、２５）により領域間を分離することにより、領域（２０−１、２０−２）間の絶縁性が向上する。
【００２９】
（第３の実施形態）
次に、半導体装置１の製造方法の他の一つの実施形態を図５から図６を用いて説明する。既述の実施形態に対応する構成要素には、同一の符号を付している。本実施形態の製造方法においては、半導体層２０に形成される分離領域の形成方法が異なる。
【００３０】
半導体基板３を用意する。半導体基板３の表面上に第１の分離領域２４を選択的に形成する（図５（Ａ））。第１の分離領域２４は、例えば、シリコン酸化膜をＣＶＤにより半導体基板３上に形成し、ＲＩＥ、あるいは、ウェットエッチングによりパターニングすることで形成される。半導体基板３の表面を酸化してシリコン酸化膜を形成し、その後、パターニングしても良い。第１の分離領域２４は、例えば、半導体基板３側が幅広で上方側にいくに従って幅が狭くなる台形の断面を有する。パターニングの際のエッチング条件を調整することで、第１の分離領域２４の断面形状の制御が可能である。第１の分離領域２４は、例えば、数十ｎｍ（ナノメートル）から数百ｎｍの厚みを有する。
【００３１】
第１の分離領域２４が選択的に形成された半導体基板３の表面上に半導体層２０を形成する（同図（Ｂ））。半導体層２０は、例えば、ＣＶＤを用いて形成する。半導体層２０は、例えば、５μｍ程度の膜厚を有し、第１の平面２１と第２の平面２２を有する。
【００３２】
半導体層２０の第２の平面２２側から、第１の分離領域２４に対応した位置２７に酸素イオンを注入する（同図（Ｃ））。
【００３３】
その後、アニール処理を行いシリコン酸化膜で構成される第２の分離領域２５を形成する（同図（Ｄ））。酸素イオンの注入条件、例えば、注入する酸素イオンの量、加速電圧等の調整によって半導体層２０の第２の平面２２側から第１の分離領域２４に接する第２の分離領域２５を形成することが出来る。第１の分離領域２４と第２の分離領域２５により、半導体層２０を貫通する分離領域を形成することが出来る。第１の分離領域２４と第２の分離領域２５は接続部２００で接し、多段構成の分離領域を構成する。
【００３４】
半導体層２０に対して、リソグラフィ工程、成膜工程、エッチング工程、イオン注入工程等のＦＥＯＬ工程を繰り返すことで、例えば、第１の分離領域２４と第２の分離領域２５により取り囲まれた画素領域２０−１に光電変換素子２３を形成する。同時に、画素領域２０−１の周辺領域２０−２には、例えば、ロジック回路を構成する素子（図示せず）を形成する（同図（Ｅ））。
【００３５】
次に、ＢＥＯＬ工程にて電気接続の為の配線１２が形成された絶縁膜１１を形成する（同図（Ｆ））。絶縁膜１１に形成される配線１２は、例えば、ダマシン構造のＣｕ配線で構成することが出来る。配線１２を覆う絶縁膜１１は、例えば、ＴＥＯＳを原料にして形成された酸化膜である。
【００３６】
絶縁膜１１上に、支持基板１０を形成する（図６（Ｇ））。支持基板１０は、例えば、半導体基板であり、絶縁膜１１との貼り合せにより形成する。貼り合せ工程では、事前に接合面を洗浄化する工程、接合面を活性化する工程等を行う。その後に、支持基板１０を絶縁膜１１にアライメントし、加圧して貼り合せる。その後に、アニール処理を行って接合強度を向上させる。
【００３７】
その後に、半導体基板３を除去する（同図（Ｈ））。説明の便宜上、上下を入れ替えて示している。半導体基板３の除去工程においては、例えば、ウェットエッチングとＣＭＰを組み合わせて除去する。すなわち、ある程度までウェットエッチングで半導体基板３を除去した後に、ＣＭＰにより半導体基板３の除去を行う。本実施形態においては、半導体層２０の第１の平面２１側には、例えば、シリコン酸化膜で構成される第１の分離領域２４が形成されている。従って、ＣＭＰを用いて半導体基板３を除去する際に、第１の分離領域２４がエッチストッパとして機能する。すなわち、半導体基板３の研磨が終了してＣＭＰの研磨パッド（図示せず）が第１の分離領域２４の表面に達したときに生じる変化、例えば、研磨装置（図示せず）の駆動電流値の変化を検出して研磨終点の判定を行うことができる。
【００３８】
引き続いて、半導体層２０の第１の平面２１上に保護膜３０を形成する。保護膜３０は、例えばシリコン酸化膜、あるいはシリコン窒化膜で構成することが出来る。保護膜３０は、例えば、ＣＶＤにより形成する。保護膜３０上に、カラーフィルタ３１とマイクロレンズ３２を形成する（同図（Ｉ））。
【００３９】
本実施形態の半導体装置１の製造方法によれば、例えば光電変換素子２３が形成される半導体層２０に形成された第１の分離領域２４がエッチストッパとして機能する。第１の分離領域２４は、半導体層２０を形成する際に予め形成されている。従って、第１の分離領域２４の表面が現われるまで研磨して半導体基板３を除去することにより、半導体層２０の厚みを精度よく制御することが出来る。これにより、光電変換素子２３が形成される光電変換領域の膜厚のバラツキが抑制され、光電変換素子２３の感度のバラツキを抑制することが出来る。また、第１の分離領域２４と第２の分離領域２５との多段構成により、半導体層２０を貫通する分離領域を形成する。多段構成にすることで、第２の分離領域２５を形成する為の酸素イオンを深く注入する必要がない為、製造が容易である。また、酸素イオンを深く注入する必要が無いため、酸素イオンの横方向への広がりを抑制することが出来る。これにより、半導体素子を形成することが出来る領域を広げることが出来る。半導体層２０を貫通する分離領域（２４、２５）により領域（２０−１、２０−２）間を分離することにより、領域間の絶縁性が向上する。尚、第２の分離領域２５は、所定の導電型のドーパントを注入して形成しても良い。例えば、半導体層２０がＮ導電型の場合、Ｐ導電型のドーパントであるボロン（Ｂ）イオンを注入して、Ｐ導電型の第２の分離領域２５を形成してもよい。半導体層２０と第２の分離領域２５間に形成されるＰ／Ｎ接合により電気的に分離できる構成が提供される。
【００４０】
第１の分離領域２４と第２の分離領域２５の多段構成による分離領域の構成は、半導体基板の表面側から光を入射させる、所謂、表面照射型ＣＭＯＳイメージセンサーにも適用することが出来る。例えば、表面照射型ＣＭＯＳイメージセンサーの光電変換素子（図示せず）を形成するエピタキシャル層（図示せず）の形成において、エピタキシャル層を形成する半導体基板（図示せず）の表面に第１の分離領域（図示せず）を予め形成しておき、エピタキシャル層を形成した後に、半導体基板に対向するエピタキシャル層の表面から第１の分離領域に達する第２の分離領域（図示せず）を第１の分離領域に対応させて形成することにより、同様に、エピタキシャル層を貫通する多段構成の分離領域を形成することが出来る。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１  半導体装置、３  半導体基板、１０  支持基板、１１  絶縁膜、１２  配線、２０  半導体層、２１  第１の平面、２２  第２の平面、２３  光電変換素子、２４  第１の分離領域、２５  第２の分離領域、３０  保護膜、３１  カラーフィルタ、３２  マイクロレンズ。
【図１】
2016025255.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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