(57)【要約】【課題】互いに異なる幅を有する３種類の溝が、ボイドの発生なく絶縁膜で埋設されている半導体装置を提供する。【解決手段】半導体装置は、半導体基板１１と、半導体基板に第一の幅を持つように形成され、第一埋設膜１３１で埋設されている第一の溝３１と、半導体基板に第一の幅より広い第二の幅を持つように形成され、第二埋設膜１１１で埋設されている第二の溝３３と、半導体基板に第一の幅よりも広く第二の幅よりも狭い第三の幅を持つように形成され、少なくとも第三埋設膜９１とその上に積層された第四埋設膜１１１とで埋設されている第三の溝３２と、を備える。第三埋設膜は、第一及び第二埋設膜とは異なる物質で構成されており、かつ、第四埋設膜は第二埋設膜と同じ物質で構成されている。【選択図】図１３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に第一の幅を持つように形成され、第一埋設膜で埋設されている第一の溝と、
前記半導体基板に前記第一の幅より広い第二の幅を持つように形成され、第二埋設膜で埋設されている第二の溝と、
前記半導体基板に前記第一の幅よりも広く前記第二の幅よりも狭い第三の幅を持つように形成され、少なくとも第三埋設膜とその上に積層された第四埋設膜とで埋設されている第三の溝と、を備え、
前記第三埋設膜は、前記第一及び第二埋設膜とは異なる物質で構成されており、かつ、第四埋設膜は第二埋設膜と同じ物質で構成されていることを特徴とする半導体装置。
【請求項２】
前記第一、第二及び第三の溝は素子分離溝であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板上に画定されたメモリセル領域と周辺回路領域とを含み、
前記第一の溝は前記メモリセル領域に形成され、前記第二及び第三の溝は前記周辺回路領域に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第二の溝と前記第二埋設膜との間、及び前記第三の溝と前記第三及び第四埋設膜との間に、夫々絶縁膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第一埋設膜は前記第一の溝の内表面に接していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記絶縁膜は、ＡＬＤ法により形成された膜であることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第一埋設膜は、流動性膜を熱処理して形成された膜であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記流動性膜は、ＳＯＤ法またはＦＣＶＤ法により形成された膜であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第二埋設膜は、ＨＤＰ−ＣＶＤ法により形成された膜であることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記第三埋設膜は、ＡＬＤ法により形成された膜であることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
半導体基板に第一の幅を持つ第一の溝と、前記第一の幅よりも広い第二の幅を持つ第二の溝と、前記第一の幅よりも広く前記第二の幅よりも狭い第三の幅を持つ第三の溝を同時に形成する工程と、
前記第二及び第三の溝を完全に埋設することなく前記第二及び第三の溝の側面及び底面を覆う第一絶縁膜を形成する工程と、
前記第一絶縁膜上に、前記第二の溝を完全に埋設することなく、前記第三の溝を完全に埋設する第二絶縁膜を形成する工程と、
前記第三の溝の底部側部分に、前記第二絶縁膜の一部が残るように前記第二絶縁膜をエッチング除去する工程と、
前記第二及び第三の溝を完全に埋設するように第三絶縁膜を形成する工程と、
前記第一の溝を完全に埋設するように第四絶縁膜を形成する工程と、を備える半導体装置の製造方法。
【請求項１２】
前記第一、第二及び第三の溝を同時に形成する工程は、
半導体基板上にマスク絶縁膜を形成する工程と、
前記マスク絶縁膜にパターンを形成する工程と、
前記パターンを半導体基板に転写する工程と、を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第一絶縁膜を形成する工程は、前記第一絶縁膜が前記第一の溝の開口部を閉塞するように行われることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第四絶縁膜を形成する工程の前に、前記第一の溝の上部を開口させる工程をさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第一の溝の上部を開口させる工程は、前記第三絶縁膜の一部、前記第一絶縁膜の一部及び前記マスク絶縁膜の一部を上面側からエッチング除去する工程であることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第一絶縁膜を形成する工程は、ＡＬＤ法を用いて行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１７】
前記第二絶縁膜を形成する工程は、ＡＬＤ法を用いて行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１８】
前記第三絶縁膜を形成する工程は、ＨＤＰ−ＣＶＤ法を用いて行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１９】
前記第四絶縁膜を形成する工程は、ＳＯＤ法又はＦＣＶＤ法を用いて行われることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項２０】
前記第一絶縁膜、前記第三絶縁膜及び前記第四絶縁膜としてシリコン酸化膜を用い、前記第二絶縁膜としてシリコン窒化膜を用いることを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、異なる幅を有する複数の素子分離溝を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１に記載された半導体装置は、異なる幅を有する複数の素子分離溝を含んでいる。これらの素子分離溝には、ＳＯＤ（Spin On Dielectric）法により形成したシリコン酸化膜（下層膜）が埋設されている。この下層膜は、相対的に幅の広い素子分離溝では厚く、相対的に幅の狭い素子分離溝で薄くなるように形成されている。そして、この下層膜の膜厚差を埋め合わせるように、相対的に幅の狭い素子分離溝の下層膜の上には、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法によるシリコン酸化膜（上層膜）が形成されている。即ち、上層膜は、相対的に幅の広い素子分離溝で薄く、相対的に幅の狭い素子分離溝で厚くなるように形成されている。このような構成により、特許文献１に記載の半導体装置は、ＳＯＤ法により形成したシリコン酸化膜の収縮を原因として生じる問題、即ち、隣接する素子分離溝の幅に依存して半導体素子の電気的特性がばらつくという問題を解決している。
【０００３】
特許文献２にもまた、異なる幅を有する複数の素子分離溝を含む半導体装置が記載されている。この半導体装置では、幅の狭い素子分離溝には、その内面を覆うように減圧ＣＶＤ等で形成されたシリコン酸化膜と、ＳＯＤ法で形成されたシリコン酸化膜が形成されている。また幅の広い素子分離溝には、内面の側部を覆うように減圧ＣＶＤ等で形成されたシリコン酸化膜と、底面を覆うように低温ＣＶＤ法等で形成されたシリコン酸化膜と、ＳＯＤ法で形成されたシリコン酸化膜が形成されている。このような構成により、特許文献２に記載の半導体装置は、ＳＯＤ法で形成されたシリコン酸化膜の収縮を原因として生じる問題、即ち、素子分離溝に生じる応力により結晶欠陥が生じるという問題を解決している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２６３１２９号公報
【特許文献２】特開２０１２−１２９４５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の半導体装置は、異なる幅を有する素子分離溝に生じる応力を均衡させるように構成されている。しかしながら、この構成は、発生する応力を低減するものではない。また、特許文献１の技術は、相対的に幅の狭い素子分離溝としてＨＤＰ−ＣＶＤ法によっても埋設可能な幅（５０ｎｍ程度）を想定しており、より狭い幅（２０ｎｍ程度）の溝を備える半導体装置への適用が困難である。
【０００６】
また、特許文献２に記載の半導体装置は、ＣＶＤ法により埋設できる幅の広い素子分離溝と、ＳＯＤ法により埋設できる幅の狭い素子分離溝の２種類の溝しか想定しておらず、これらの中間の幅を持つ素子分離溝を含む３種類以上の素子分離溝が形成される半導体装置への適用は困難である。加えて、減圧ＣＶＤ法や低温ＣＶＤ法は、成膜に時間を要し、実用的でないという問題点もある。
【０００７】
本発明は、上記問題点のうち少なくとも一つを解決する半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態による半導体装置は、半導体基板と、前記半導体基板に第一の幅を持つように形成され、第一埋設膜で埋設されている第一の溝と、前記半導体基板に前記第一の幅より広い第二の幅を持つように形成され、第二埋設膜で埋設されている第二の溝と、前記半導体基板に前記第一の幅よりも広く前記第二の幅よりも狭い第三の幅を持つように形成され、少なくとも第三埋設膜とその上に積層された第四埋設膜とで埋設されている第三の溝と、を備え、前記第三埋設膜は、前記第一及び第二埋設膜とは異なる物質で構成されており、かつ、第四埋設膜は第二埋設膜と同じ物質で構成されていることを特徴とする。
【０００９】
本発明の他の実施の形態に係る半導体装置の製造方法は、半導体基板に第一の幅を持つ第一の溝と、前記第一の幅よりも広い第二の幅を持つ第二の溝と、前記第一の幅よりも広く前記第二の幅よりも狭い第三の幅を持つ第三の溝を同時に形成する工程と、前記第二及び第三の溝を完全に埋設することなく前記第二及び第三の溝の側面及び底面を覆う第一絶縁膜を形成する工程と、前記第一絶縁膜上に、前記第二の溝を完全に埋設することなく、前記第三の溝を完全に埋設する第二絶縁膜を形成する工程と、前記第三の溝の底部側部分に前記第二絶縁膜の一部が残るように前記第二絶縁膜をエッチング除去する工程と、前記第二及び第三の溝を完全に埋設するように第三絶縁膜を形成する工程と、前記第一の溝を完全に埋設するように第四絶縁膜を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、第一の幅を有する第一の溝が第一絶縁膜で埋設され、第一の幅より広い第二の幅を有する第二の溝が第二絶縁膜で埋設され、第一の幅より広く第二の幅より狭い第三の幅を有する第三の溝が第三及び第四絶縁膜で埋設された半導体装置を得ることができ、三種類以上の溝幅を有する素子分離パターンを備えた半導体装置であっても、ボイド起因のパターン損壊リスクが少なく、隣接する素子分離溝の幅に依存して半導体素子の電気的特性がばらつくことのない信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【００１１】
【図１】関連する半導体装置の製造方法における一工程を説明するための断面図である。
【図２】図１の工程に続く工程を説明するための断面図である。
【図３】図２の工程に続く工程を説明するための断面図である。
【図４】図３の工程に続く工程を説明するための断面図である。
【図５】図４の工程に続く工程を説明するための断面図である。
【図６】図５の工程に続く工程を説明するための断面図である。
【図７】図６の工程に続く工程を説明するための断面図である。
【図８】本発明の第一の実施の形態に係る半導体装置の一工程を説明するための断面図である。
【図９】図８の工程に続く工程を説明するための断面図である。
【図１０】図９の工程に続く工程を説明するための断面図である。
【図１１】図１０の工程に続く工程を説明するための断面図である。
【図１２】図１１の工程に続く工程を説明するための断面図である。
【図１３】図１２の工程に続く工程を説明するための断面図である。
【発明を実施するための形態】
【００１２】
初めに、本発明の理解を容易にするため、本願発明者が検討した関連する半導体装置及びその製造方法について説明する。
【００１３】
実際の半導体装置では、異なる幅を持つ３種類以上の素子分離溝が形成されることが多い。現在、最も狭い溝の幅は２０ｎｍ程度であり、特許文献１にあるようにその内部にＨＤＰ−ＣＶＤ法を用いてシリコン酸化膜を形成することは困難である。
【００１４】
また、特許文献２に記載された低温ＣＶＤ法等を用いて溝の内部にシリコン酸化膜を形成する方法は、比較的幅の広い素子分離溝（例えば、３００ｎｍ程度以上）にしか適用できない。したがって、この方法では、最も狭い幅の溝のみならずそれよりも広い幅を持つ（比較的幅の狭いあるいは中間の幅を持つ）素子分離溝に対してもＳＯＤ法等を用いてシリコン酸化膜を形成せざるを得ない。その場合、比較的幅の狭い素子分離溝であっても、最も狭い溝の幅に比べると２倍以上の幅を持つため、シリコン酸化膜形成のための熱処理によって生じる応力により結晶破壊が生じる恐れがある。
【００１５】
そこで、本願発明者は、比較的幅の狭い（例えば、８０ｎｍ程度）溝の内部にも、ＳＯＤ法等による流動性膜を用いることなくシリコン酸化膜を形成するため、ＨＤＰ−ＣＶＤ法を用いることを考えた。そして、この方法には、以下に説明するような問題点があることを見出した。
【００１６】
以下、関連する半導体装置の製造方法と、その問題点について説明する。
【００１７】
まず、図１に示すように、半導体基板１１を用意し、その表面上にマスク絶縁膜１２を形成する。半導体基板１１としてシリコン基板を用いることができ、マスク絶縁膜１２としてシリコン窒化（ＳｉＮ）膜を用いることができる。ＳｉＮ膜の形成には、減圧ＣＶＤ法を用いることができ、膜厚は例えば１６０ｎｍとすることができる。
【００１８】
なお、ＳｉＮ膜は膜応力が強いので、半導体基板１１の表面に熱酸化膜（ＳｉＯ２膜）を形成しておいてもよい。
【００１９】
次に、図２に示すように、公知のリソグラフィー法とドライエッチング法とを用いて、マスク絶縁膜１２をパターニングする。ここでは、互いに異なる幅を持つ３種類の溝パターン２１，２２，２３を形成する例を示す。図の左側には、最も狭い幅（例えば２０ｎｍ）を持つ溝パターン２１が４個形成されている。また、図の右側には、最も広い幅（例えば３００ｎｍ）を持つ溝パターン２２が２個形成されている。さらに、図の中央には、最も狭い幅よりも広くかつ最も広い幅よりも狭い（中間の）幅を持つ溝パターン２３が４個形成されている。
【００２０】
なお、ここでは半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を想定しており、図の左側にメモリセル領域２５が規定され、中央および右側に周辺回路領域２６が規定されているものとする。また、以下では、説明の便宜のため、周辺回路領域２６の左側領域を第一周辺回路領域２６-１、右側領域を第二周辺回路領域２６-２と称することがある。
【００２１】
次に、図３に示すように、パターンニングされたマスク絶縁膜１２をマスクとして半導体基板１１を異方性エッチングし、溝パターン２１，２２，２３を半導体基板１１に転写する。これにより、溝パターン２１，２２，２３にそれぞれ対応する溝（素子分離溝）３１，３２，３３が半導体基板１１に形成される。このとき、マスク絶縁膜１２の溝パターン２１〜２３の幅（及び形成された溝の幅）が広いほど、エッチング種は露出した半導体基板１１の表面に到達しやすい。このため、幅の広い溝ほどエッチングレートが速くなり深く形成される。即ち、溝パターン２１，２２，２３の幅に応じて、形成される溝３１，３２，３３の深さが異なる。たとえば、メモリセル領域２５の溝３１の深さは２００ｎｍ、第一周辺回路領域２６-１の溝３２の深さは２５０ｎｍ、第二周辺回路領域２６-２の溝３３の深さは３００ｎｍとなる。なお、図３は、各部の寸法を正確に反映していない。また、以下の説明では、溝３１〜３３は、半導体基板１１に形成された溝のみならず、それらに連続するマスク絶縁膜１２の溝パターン２１〜２３部分をも含むものとする。
【００２２】
次に、図４に示すように、溝３１，３２，３３の内表面を含む全面に絶縁膜Ａ４１を形成する。この絶縁膜Ａ４１は、次の工程、即ち溝３１，３２，３３を埋設する工程において半導体基板１１を保護し、高エネルギーを持つイオンが半導体基板１１に侵入するのを防ぐ目的で形成される。
【００２３】
絶縁膜Ａ４１として、例えばＡＬＤ（Atomic Layer Deposition）法で形成した膜厚５ｎｍのＳｉＯ２膜を用いることができる。ＡＬＤ法によるＳｉＯ２の成膜は、成膜室をＮ２パージし、非晶質Ｓｉを成膜し、非晶質ＳｉをＯ３で酸化させ、再び成膜室をＮ２パージする、という工程を繰り返すことにより行われる。成膜温度は、例えば、約５５０℃とすることができる。
【００２４】
次に、図５に示すように、溝３３の残りの空間を埋設するのに十分な膜厚を持つ絶縁膜Ｂ５１を、絶縁膜Ａ４１上に形成する。絶縁膜Ｂ５１として、例えば、ＨＤＰ−ＣＶＤ法で形成した膜厚３００ｎｍのＳｉＯ２膜を用いることができる。ＨＤＰ−ＣＶＤ法では、高いエネルギーを持つイオンが半導体基板１１に垂直に入射し、溝３１〜３３の上部（開口）を塞ぐようにオーバーハングして形成される膜を削りながら成膜が進行する。このため、ＨＤＰ−ＣＶＤ法は、溝の埋設性がＣＶＤ法の中で最も高い。ＨＤＰ−ＣＶＤ法を用いることで、溝３１〜３３のうち、最も幅の広い溝３３を、（絶縁膜Ａ４１及び）絶縁膜Ｂ５１によって完全に埋設することができる。しかしながら、最も幅の狭い溝３１は、その上部（開口）が絶縁膜Ｂ５１によって閉塞されてしまい、その内部はほとんど埋設されない。そして、中間の幅を持つ溝３２は、内部が完全に埋設される前に、その上部（開口）が絶縁膜Ｂ５１によって閉塞され、内部にボイド５２が形成される。
【００２５】
次に、図６に示すように、絶縁膜Ｂ５１の一部をエッチング除去ずる。このエッチングには、一般的なウェットエッチング或いは等方的なドライエッチングを用いることができる。このエッチングは、少なくとも、溝３１の上部（開口）を閉塞する絶縁膜Ｂ５１の部分を完全に除去するように行う。このとき、絶縁膜Ａ４１の一部もエッチングされる。図６は、溝３１の内面を覆う絶縁膜Ａ４１が除去されるまでエッチングを行った例を示している。なお、溝３２内には、ボイド５２が外部に露出することなく残っている。
【００２６】
次に、図７に示すように、溝３１を完全に埋設するとともに、溝３２，３３の上部に形成された空所を埋設するように絶縁膜Ｃ７１を形成する。絶縁膜Ｃ７１として、ＳＯＤ法或いはＦＣＶＤ（Flowable Chemical Vapor Deposition）法で形成したＳｉＯ２膜を用いることができる。
【００２７】
ＳＯＤ法では、ポリシラザンをスピンコートで塗布し、溝３１の内部及び溝３２，３３の上部空所を埋設する。その後、熱処理を加えることでポリシラザンをＳｉＯ２に改質する。また、ＦＣＶＤ法では、ポリシラザンと同様に流動性を有する膜をＣＶＤ法により形成し、その後、熱処理を加えることで形成膜をＳｉＯ２に改質する。いずれの方法を用いても、最も狭い幅の溝３１を絶縁膜で完全に埋設することができる。
【００２８】
以上のようにして、最も幅の狭い溝３１と最も幅の広い溝３３は、その内部を絶縁膜で完全に埋設することができる。しかしながら、中間の幅の溝３２には、その内部にボイドが残る。
【００２９】
この後、半導体基板１１は、半導体装置が完成するまでの間に何回かの熱処理を受ける。その際、ボイドは膨張し、半導体基板１１に結晶欠陥を発生させ、最悪の場合、溝を損壊させる恐れがある。
【００３０】
ここで、図６に示したエッチング工程においてボイドが露出するまで絶縁膜Ｂ５１をエッチングすればよいように思えるかもしれない。しかしながら、ボイド５２の位置や大きさは、溝３２の幅やマスク絶縁膜１２の形状等の製造バラつきに依存して変化する。ここで、ボイド５２が形成され得る最も深い位置に合わせて絶縁膜Ｂ５１のエッチング量を設定したのでは、絶縁膜Ｂ５１を用いて溝３２，３３を埋設する効果が薄れる。つまり、これらの溝３２，３３内において、ＳＯＤ法等で形成されるＳｉＯ２膜の占める割合が増加することは望ましくない。また、ボイド５２が小さい場合には、ボイド５２を露出させても絶縁膜Ｃ７１で埋設することができないという事態も生じ得る。
【００３１】
このように、異なる幅を持つ３種類以上の素子分離溝の全てを、特許文献１，２に記載された半導体装置の製造方法或いは関連する半導体装置の製造方法を用いて、完全に埋設することは困難である。そこで、本願発明は、異なる幅を持つ３種類以上の素子分離溝をボイドの発生なく埋設できる半導体装置の製造方法を提供する。
【００３２】
以下、本発明の第一の実施の形態に係る半導体装置の製造方法について、図８乃至図１３を参照して、詳細に説明する。
【００３３】
まず、関連する半導体装置の製造方法と同様の方法により、半導体基板１１に、互いに異なる幅を持つ３種類の溝３１〜３３を形成する（図３参照）。
【００３４】
次に、図８に示すように、溝３１の上部（開口）を閉塞させるとともに、溝３２，３３の内表面を覆うように、第一絶縁膜８１を形成する。この第一絶縁膜８１は、次の工程で形成されるシリコン窒化膜（ＳｉＮ膜）の応力を緩和する目的で形成される。
【００３５】
第一絶縁膜８１として、例えばＡＬＤ法で形成した膜厚１５ｎｍのＳｉＯ２膜を用いることができる。成膜温度を通常（約５５０℃）よりも低くする（例えば、常温＝２５℃）ことで、ＡＬＤ法による成膜の埋設性を低下させることができる。これにより、溝３２，３３の内表面に第一絶縁膜８１を形成しつつ、最も幅の狭い溝３１の上部（開口）を閉塞させることができる。
【００３６】
次に、図９に示すように、溝３２を埋設するのに十分な膜厚を持つ第二絶縁膜９１を、第一絶縁膜８１上に形成する。第二絶縁膜９１として、例えば、ＡＬＤ法で形成した膜厚３０ｎｍのＳｉＮ膜を用いることができる。ここでは、第二絶縁膜９１に高い埋設性が必要とされるため、成膜温度を約５５０℃とする。この時点で、溝３２は、第一絶縁膜８１及び第二絶縁膜９１によって完全に埋設される。また、溝３１の上部は第一絶縁膜８１で閉塞されているため、第二絶縁膜９１は溝３１内には全く侵入していない。さらに、溝３３は、第二絶縁膜９１によって完全に埋設されておらず、その内表面は、第一絶縁膜８１と第二絶縁膜９１の積層膜で覆われている。
【００３７】
次に、ウェットエッチング法或いは等方的なドライエッチング法を用いて、図１０に示すように、第二絶縁膜９１を部分的にエッチング除去する。このエッチングは、第二絶縁膜９１が第一絶縁膜８１に対して高い選択比を持つ条件で行う。即ち、第一絶縁膜８１がエッチングされないように、第二絶縁膜９１をエッチングする。このエッチングにより、マスク絶縁膜１２の上方に位置する第二絶縁膜９１と溝３３の内部に位置する第二絶縁膜９１は完全に除去される。また、溝３２内に位置する第二絶縁膜９１は、深さ方向に６０ｎｍ程度除去される。
【００３８】
次に、図１１に示すように、溝３３を埋設するのに十分な膜厚を持つ第三絶縁膜１１１を第一絶縁膜８１及び第二絶縁膜９１の露出面上に形成する。第三絶縁膜１１１として、例えば、ＨＤＰ−ＣＶＤ法で形成した膜厚３００ｎｍのＳｉＯ２膜を用いることができる。このとき、溝３２は、下部側半分以上が第二絶縁膜９１で埋設されており、残りの空間のアスペクト比は、図４の場合に比べて著しく小さい。したがって、ＨＤＰ−ＣＶＤ法によって第三絶縁膜１１１を形成することにより、ボイドを発生させることなく溝３２の内部を完全に埋設することができる。溝３３については、図５の場合の同様に、第三絶縁膜１１１で完全に埋設することができる。一方、溝３１については、その上部が依然第一絶縁膜８１で閉塞されているので、その内部に第三絶縁膜１１１は形成されていない。
【００３９】
次に、一般的なドライエッチング法を用いて、マスク絶縁膜１２上に位置する第三絶縁膜１１１及び第一絶縁膜８１を除去する。マスク絶縁膜１２の一部が除去されるまでエッチングを継続し、図１２に示すように、溝３１の上部を開口させる。
【００４０】
次に、図１３に示すように、溝３１を完全に埋設するように第四絶縁膜１３１を形成する。第四絶縁膜１３１として、ＳＯＤ法或いはＦＣＶＤ法で形成したＳｉＯ２膜を用いることができる。つまり、第四絶縁膜１３１となる流動性膜を形成し、その後、熱処理等により改質して第四絶縁膜１３１とする。なお、マスク絶縁膜１２等の上に形成される不要な第四絶縁膜１３１は、エッチバック等により除去する。
【００４１】
以上のように、本実施の形態によれば、互いに異なる幅を持つ３種類の溝３１〜３３の全てを、ボイドを発生させることなく絶縁膜で完全に埋設することができる。即ち、第一の幅を持つ第一の溝（３１）は、第一埋設膜（第四絶縁膜１３１）で埋設され、第二の幅を持つ第二の溝（３３）は、第二埋設膜（第三絶縁膜１１１）で埋設される。また、第１の幅より広く第二の幅より狭い第三の幅を持つ溝（３２）は、第三埋設膜（第二絶縁膜９１）と第四埋設膜（第三絶縁膜１１１）とで埋設される。第一の溝と第一埋設膜との間、及び第２の溝と第二埋設膜との間、にはそれぞれ絶縁膜（第一絶縁膜８１）が配置されており、第三の溝の内表面には第二埋設膜が接している。
【００４２】
この後、公知の方法により、半導体素子や配線等を形成して半導体装置が完成する。
【００４３】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく種々の変形・変更が可能である。たとえば、互いに異なる幅を持つ４種以上の溝に対しても本発明は有効である。また、膜の種類、膜厚、成膜方法、エッチング方法等は単なる例示に過ぎず、適宜選択することが可能である。
【符号の説明】
【００４４】
１１    半導体基板
１２    マスク絶縁膜
２１，２２，２３    溝パターン
２５    メモリセル領域
２６    周辺回路領域
２６−１    第一周辺回路領域
２６−２    第二周辺回路領域
３１，３２，３３    溝
４１    絶縁膜Ａ
５１    絶縁膜Ｂ
７１    絶縁膜Ｃ
８１    第一絶縁膜
９１    第二絶縁膜
１１１    第三絶縁膜
１３１    第四絶縁膜
【図１】
2016025174.tif 000003
【図２】
2016025174.tif 000004
【図３】
2016025174.tif 000005
【図４】
2016025174.tif 000006
【図５】
2016025174.tif 000007
【図６】
2016025174.tif 000008
【図７】
2016025174.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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