(57)【要約】【課題】高周波ノイズに起因したオフセット電圧を抑制しデバイス設計を容易にできるようにした差動増幅器を提供する。【解決手段】主差動対２は、トランジスタＭ１、Ｍ２のバックゲートが共通接続されると共にソースが共通接続されている。補償コンデンサ６、７は、トランジスタＭ１、Ｍ２のゲートとソースとの間にそれぞれ存在する。補助差動対３は、トランジスタＭ１、Ｍ２の共通接続バックゲートのノードＮ２にバイアスを印加する。第１定電流供給部４は、電源電圧Ｖｄの供給ノードからグランドまで第１基準電流を流す。補助コンデンサＣ３は、寄生容量ＣT1よりも大きな容量値に設定され、トランジスタＭ１、Ｍ２の共通ソースとグランドとの間に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源線と第２電源線との間に接続され、
ゲート、ドレイン、ソース、バックゲート、をそれぞれ有する第１及び第２の差動入力ＭＯＳトランジスタ（Ｍ１、Ｍ２、Ｍ１ｂ、Ｍ２ｂ）を具備し、前記第１及び第２の差動入力ＭＯＳトランジスタのバックゲートが共通接続されると共にソースが共通接続された主差動対(nominal differential pair)（２、１０２）と、
前記第１及び第２の差動入力ＭＯＳトランジスタのゲートとソースとの間にそれぞれ存在する第１及び第２の補償コンデンサ（Ｃgs1、Ｃgs2、Ｃ１、Ｃ２、Ｃ１ｂ、Ｃ２ｂ、６、７）と、
前記主差動対の第１及び第２の差動入力ＭＯＳトランジスタの共通接続されたバックゲートにバイアスを印加する補助差動対(auxiliary differential pair)（３、１０３）と、
前記第１電源線から前記主差動対を通じて前記第２電源線まで第１電流を通電する第１電流供給部（４）と、を備え、
前記第１及び第２の差動入力ＭＯＳトランジスタが共通接続されたソースと前記第２電源線との間に生じる寄生容量（ＣT1）に加えて当該寄生容量に比較して大きな容量値となる補助コンデンサ（Ｃ３）を設けることを特徴とする差動増幅器。
【請求項２】
前記補助差動対は、ゲートをそれぞれ有する第１及び第２の補助入力ＭＯＳトランジスタ（Ｍ３、Ｍ４、Ｍ３ｂ、Ｍ４ｂ）を具備し、前記第１及び第２の補助入力ＭＯＳトランジスタのゲートが前記第１及び第２の差動入力ＭＯＳトランジスタのゲートにそれぞれ接続されていることを特徴とする請求項１記載の差動増幅器。
【請求項３】
前記補助差動対に第２電流を通電する第２電流供給部（５）を備えることを特徴とする請求項１または２記載の差動増幅器。
【請求項４】
前記補助コンデンサは、前記第１及び第２の補償コンデンサと同種の容量素子により構成されていることを特徴とする請求項１〜３の何れか一項に記載の差動増幅器。
【請求項５】
前記補助コンデンサは、配線容量及び／又はＭＩＭ（Metal-Insulator-Metal）キャパシタにより構成されていることを特徴とする請求項１〜４の何れか一項に記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器に関する。
【背景技術】
【０００２】
この種の差動増幅器は、その入力端子から高周波ノイズが入力されたときに、当該入力端子から差動入力ＭＯＳトランジスタの寄生容量、定電流回路を通じて電源線にノイズが伝播する。このとき、差動対を構成する一対の差動入力ＭＯＳトランジスタの電流バランスが崩れると、出力端子にオフセット電圧を生じる虞がある。このような問題に対し、一対の差動入力ＭＯＳトランジスタのバックゲートをコントロールすることでバックゲートバイアス効果を用いてオフセット電圧を低減する方法がある（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Jean-Michel Redoute , Michiel Steyaert , “EMC of Analog Integrated Circuits”, Springer , pp161-169
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非特許文献１記載の技術によれば、ソースバッファード・ディファレンシャルペア（Source-buffered differential Pair）の構成において、入力補償用のコンデンサを差動入力ＭＯＳトランジスタに付加することが望ましいことが開示、示唆されているものの、この容量値はｆＦオーダー（ｆは１０-１５）で構成しなければならない。このオーダーはデバイス設計困難なオーダーであるため実用上で設計困難となる。
【０００５】
本発明の目的は、高周波ノイズに起因したオフセット電圧を抑制しデバイス設計を容易にできるようにした差動増幅器を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１記載の発明によれば、主差動対は、ゲート、第１及び第２の通電端子、バックゲート、をそれぞれ備える第１及び第２の差動入力ＭＯＳトランジスタを具備する。これらの第１及び第２の差動入力ＭＯＳトランジスタのバックゲートは共通接続されると共に第１通電端子が共通接続されている。第１及び第２の補償コンデンサは第１及び第２の差動入力ＭＯＳトランジスタのゲートと第１通電端子との間にそれぞれ接続されている。補助差動対は、第１及び第２の差動入力ＭＯＳトランジスタの共通接続されたバックゲートにバイアスを印加し、定電流供給部は第１電源線から第１及び第２の差動入力ＭＯＳトランジスタを通じて第２電源線まで基準電流を通電する。そして、補助コンデンサは、第１及び第２の差動入力ＭＯＳトランジスタが共通接続された第１通電端子と第２電源線との間に生じる寄生容量に比較して大きな容量値により設けられている。
【０００７】
この結果、高周波ノイズが発生する周波数領域では、寄生容量に加えられた補助コンデンサの容量が支配的になり、この補助コンデンサに基づいて高周波ノイズに起因したオフセット電圧を抑制できる。しかも、補助コンデンサの容量値を寄生容量に比較して大きく構成しているため、デバイス設計を容易にできる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る差動増幅器の一例を概略的に示す回路構成図
【図２】ノイズ伝播特性の説明図
【図３】比較対象例のノイズ伝播特性の説明図
【図４】高周波ノイズに起因したオフセット電圧抑制効果の説明図
【図５】第１実施形態に係るシミュレーション結果
【図６】比較対象例のシミュレーション結果
【図７】第２実施形態に係る差動増幅器の一例を概略的に示す回路構成図
【発明を実施するための形態】
【０００９】
以下、差動増幅器の幾つかの実施形態について図面を参照しながら説明する。各実施形態において実質的に同一又は類似部分には同一又は類似符号を付し、第２実施形態以降では必要に応じて説明を省略する。
【００１０】
（第１実施形態）
第１実施形態について図１から図６を参照しながら説明する。まず図１を参照して差動増幅器１の構成例を説明する。差動増幅器１は、主差動対(nominal differential pair)２、補助差動対(auxiliary differential pair)３、第１定電流供給部４、第２定電流供給部５、コンデンサ６、７、および、負荷回路としての能動負荷８を備える。主差動対２は、非反転入力端子ＩＮ１及び反転入力端子ＩＮ２による一対の入力端子から信号を入力するもので、非反転入力端子ＩＮ１から信号入力する第１差動入力ＭＯＳトランジスタＭ１と、反転入力端子ＩＮ２から信号入力する第２差動入力ＭＯＳトランジスタＭ２と、を備える。以下、第１、第２差動入力ＭＯＳトランジスタＭ１、Ｍ２を、それぞれ単にトランジスタＭ１、Ｍ２と略す。
【００１１】
これらのトランジスタＭ１、Ｍ２は、例えばＮチャネル型のＭＯＳトランジスタにより構成され、そのソース同士が共通のノードＮ１にて接続されている。トランジスタＭ１、Ｍ２のゲートは、それぞれ入力端子ＩＮ１、ＩＮ２に接続されている。トランジスタＭ１、Ｍ２のゲート・ソース間には、それぞれ寄生容量Ｃgs1がコンデンサ６、７の一部としてそれぞれ存在する。また、第１補償コンデンサＣ１は、トランジスタＭ１のゲート・ソース間に接続されている。第２補償コンデンサＣ２は、トランジスタＭ２のゲート・ソース間に接続されている。これらの第１、第２の補償コンデンサＣ１、Ｃ２は例えばそれぞれｐＦオーダーに設定して構成すると良い。トランジスタＭ１、Ｍ２のゲート、ソース、ドレインは、制御端子、第１通電端子、第２通電端子として用いられる。
【００１２】
第１定電流供給部（第１電流供給部相当）４は、ノードＮ１と第２電源線としての例えばグランドとの間に接続されており、主差動対２に定電流を通電するように構成される。この第１定電流供給部４は、例えばＮチャネル型のＭＯＳトランジスタＭｂ０、Ｍｂ１をカレントミラー接続した回路構成とされている。ここで、図示しない基準電流生成回路が、ＭＯＳトランジスタＭｂ０に定電流Ｉrefを供給すると、ノードＮ１とグランド（第２電源線）との間に接続されたトランジスタＭｂ１に、定電流Ｉrefと同一又はミラー比に応じた第１基準電流（第１電流相当）を流す。トランジスタＭｂ１のドレイン・ソース間の寄生容量ＣT1は、第１定電流供給部４の出力トランジスタＭｂ１の出力寄生容量となる。
【００１３】
補助差動対３もまた、一対の入力端子から信号を入力するもので、非反転入力端子ＩＮ１から信号入力する第３差動入力ＭＯＳトランジスタ（第１補助入力ＭＯＳトランジスタ相当）Ｍ３と、反転入力端子ＩＮ２から信号入力する第４差動入力ＭＯＳトランジスタ（第２補助入力ＭＯＳトランジスタ相当）Ｍ４と、を備える。以下、第３、第４差動入力ＭＯＳトランジスタＭ３、Ｍ４を、それぞれ単にトランジスタＭ３、Ｍ４と略す。
【００１４】
これらのトランジスタＭ３、Ｍ４は、例えばＮチャネル型のＭＯＳトランジスタにより構成されており、そのソース同士が共通のノードＮ２に接続されている。また、トランジスタＭ３、Ｍ４のドレインは、それぞれ電源電圧Ｖｄの供給ノード（第１電源線）に接続されている。本実施形態では、トランジスタＭ３、Ｍ４のドレインが正電源電圧Ｖｄの供給ノードに接続されている形態を示すが、正電源電圧Ｖｄの供給ノードとは異なる電圧値の電源供給ノード（第３電源線）に接続されていても良い。
【００１５】
トランジスタＭ１及びＭ２は互いのバックゲートが共通接続されており、補助差動対３は、トランジスタＭ１及びＭ２の共通接続バックゲートにバイアスを印加するように構成される。例えば、トランジスタＭ３及びＭ４のゲートは、それぞれ非反転入力端子ＩＮ１、反転入力端子ＩＮ２に接続されており、トランジスタＭ３及びＭ４のゲート・ソース間には、それぞれ寄生容量Ｃgs3が存在する。
【００１６】
第２定電流供給部（第２電流供給部相当）５は、ノードＮ２とグランド（第２電源線）との間に接続されており、補助差動対３に定電流を供給する電流生成回路である。この第２定電流供給部５は、例えばＮチャネル型のＭＯＳトランジスタＭｂ０、Ｍｂ２をカレントミラー接続した回路構成とされている。図示しない基準電流生成回路がＭＯＳトランジスタＭｂ０に定電流Ｉrefを供給すると、ノードＮ２とグランド（第２電源線）との間に接続されたトランジスタＭｂ２に、定電流Ｉrefと同一又はミラー比に応じた第２基準電流を流すことになる。トランジスタＭｂ２のドレイン・ソース間の寄生容量ＣT2は、第２定電流供給部５の出力トランジスタＭｂ２の出力寄生容量となる。
【００１７】
負荷回路としての能動負荷８は、電源電圧Ｖｄの供給ノード（第１電源線）とトランジスタＭ１、Ｍ２のドレインとの間に並列接続されたトランジスタＭ５、Ｍ６を備える。これらのトランジスタＭ５、Ｍ６は、例えばＰチャネル型のＭＯＳトランジスタにより構成され、トランジスタＭ５、Ｍ６の各ゲートとトランジスタＭ５のドレインとは互いに接続されている。差動増幅器１は、トランジスタＭ２及びＭ６のドレインに共通接続された出力端子ＯＵＴから信号出力する。
【００１８】
さて、補助コンデンサＣ３が、ノードＮ１とグランド（＝基板電位）との間に位置して寄生容量ＣT1とは並列に別途構成されている。この補助コンデンサＣ３は、各寄生容量Ｃgs1、Ｃgs3、ＣT1、ＣT2よりも例えば大幅に大きな容量値のコンデンサである。寄生容量Ｃgs1、Ｃgs3、ＣT1、ＣT2は、各トランジスタＭ１〜Ｍ４に寄生する容量であり、基板内に必然的に形成される容量である。
【００１９】
このような寄生容量のコンデンサは、概ねｆＦオーダーとなり半導体集積回路装置を設計する設計者が自由に設計可能／設計変更可能な容量とはなりにくい。これは容量値が低すぎるためである。これに対し、コンデンサＣ３は、例えば、配線容量及び／又はＭＩＭ（Metal-Insulator-Metal）キャパシタを用いて意図的に構成されたコンデンサであり、例えば基板内ではなく基板外（例えば基板上）の基板内寄生容量以外のキャパシタ要素により構成される。この補助コンデンサＣ３は、例えばｐ（ピコ）Ｆ以上のオーダーの容量値（例えば数ｐＦ）に設計されており、当該半導体集積回路装置を設計する設計者が自由に設計可能／設計変更可能なオーダーによるものである。
【００２０】
次に、比較例の伝達関数及び本実施形態の伝達関数を比較することで、本実施形態の特徴点について説明する。例えば、非特許文献１に記載されたソース・バッファ方式の差動増幅器におけるノイズの伝達関数Ｈｃｍ（ｓ）は、
【００２１】
【数１】
2016092570.tif 000003
として表すことができる。ここで、トランジスタＭ１、Ｍ２の相互コンダクタンスをｇｍ１、トランジスタＭ３、Ｍ４の相互コンダクタンスをｇｍ３、トランジスタＭｂ１の相互コンダクタンスをｇｍb1としている。また、Ｃgs1は、各トランジスタＭ１、Ｍ２のゲート・ソース間の寄生容量を表し、Ｃgs3は、各トランジスタＭ３、Ｍ４のゲート・ソース間の寄生容量を表す。また、ＣT1は、ＭＯＳトランジスタＭｂ１のドレイン・バックゲート間の容量と、トランジスタＭ１、Ｍ２の共通ソースと基板（図示せず）との間の容量の和を示す。また、ＣT2は、ＭＯＳトランジスタＭｂ２のドレイン・バックゲート間の容量と、トランジスタＭ３、Ｍ４の共通ソースと基板（図示せず）との間の容量の和を示す。このとき、Ａ１、Ｋ１は、
【００２２】
【数２】
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の条件を満たすことになる（非特許文献１参照）。
【００２３】
ここで、（１−１）式に示す伝達関数Ｈｃｍ１（ｓ）は図２に示すグラフで表され、入力オフセット電圧を最小値とするため｜Ｈｃｍ１（ｓ）｜を可能な限り低くすることが望ましい。このとき、低周波領域において極大値を低くするためにはＣgs1を極力大きくすることが望ましく、高周波領域においてＫ１／Ａ１を低くするには、Ｋ１→０とすることが望ましくなる。ここで、高周波領域においてノイズを低減することを目的として、（２−１）式についてＫ１→０としてＣgs1について解くと、以下の（３−１）式のように設定すると良い。
【００２４】
【数３】
2016092570.tif 000005
このように設定することで高周波ノイズを極力低減できる。ここで（３−１）式の第１項Ｂ１ａ〜第３項Ｂ３ａは、各分母と分子のｇｍ比が例えば同一オーダーの値となるため多少のｇｍ値の変更を生じたとしてもＣgs1への影響が少ない。したがって、Ｃgs1の値は概ねＣT1に依存した値になり、概ねｆ（フェムト）Ｆオーダーとなる。このオーダーでは、実際に設計、製造しようとしても実質的に困難となりやすい。
【００２５】
これに対し、本実施形態の差動増幅器１における伝達関数Ｈｃｍ２（ｓ）は、寄生容量ＣT1に対しコンデンサＣ３を並列に設けている。このため、（１−１）式中のＣT1→（ＣT1＋Ｃ３）（ｐＦ以上のオーダー）と置き換えることができ、
【００２６】
【数４】
2016092570.tif 000006
として表すことができる。このときのＡ２、Ｋ２は、
【００２７】
【数５】
2016092570.tif 000007
の条件を満たすことになる。また、（１−２）式に示す伝達関数Ｈｃｍ２（ｓ）は、図３に示すグラフで表される。ここで｜Ｈｃｍ２（ｓ）｜も同様に、入力オフセット電圧を最小とするため可能な限り低くすることが望ましく、低周波領域において極大値を低くするためにはＣgs1を極力大きくすることが望ましく、高周波領域においてＫ２／Ａ２を低くするには、Ｋ２→０とすると良い。したがって、（２−２）式についてＫ２→０とし、Ｃgs1について解くと、以下の（３−２）式のように設定することが望ましい。
【００２８】
【数６】
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このように設定することで高周波ノイズを極力低減できる。ここで（３−２）式の第１項Ｂ１ｂ〜第３項Ｂ３ｂは、概ね（ＣT1＋Ｃ３）に依存した値になる。ここで、コンデンサＣ３の容量値がｐＦ以上のオーダーに設定されているため、（３−２）式において、コンデンサＣ３は寄生容量ＣT1よりもより支配的に影響することになり、Ｃgs1の容量値をコンデンサＣ３の容量値に応じて容易に制御できる。
【００２９】
＜シミュレーション評価結果＞
発明者は、シミュレーションにより本実施形態に係る構成の効果を検証した。図４は高周波ノイズに起因したオフセット電圧の大きさを概略的に示す。特性Ｐ１は、主差動対２のバックゲートにバイアスを印加しない通常の差動増幅器を用いた場合のオフセット電圧特性を比較例として概略的に示す。また、特性Ｐ２は、本実施形態に係る差動増幅器１を用いた場合のオフセット特性を概略的に示す。図４に示すように、差動増幅器１の動作周波数よりも高い周波数領域にノイズが入力されると、従来構成を示す特性Ｐ１において、寄生容量成分の影響が大きくなりオフセット電圧が増加してしまう。逆に、ソースバッファード・ディファレンシャルペアの構成を採用すると共に、寄生容量ＣT1に加えて補助コンデンサＣ３を設けた場合には、高周波ノイズに起因したオフセット電圧を抑制できることがわかる。これにより、オフセット電圧を抑制できると共にデバイス設計も容易になる。これにより、廉価な製造工程を用いて製造できるようになる。
【００３０】
また、図５は、従来のソースバッファード・ディファレンシャルペアの構成を用いた場合の特にＧＨｚ帯のノイズ伝播特性を示し、図６は、本実施形態に係る構成を用いた場合の特にＧＨｚ帯のノイズ伝播特性を示している。図５の特性Ｐ３を得るにあたり、各コンデンサの容量値を、Ｃgs1＝Ｃgs3＝１．０×１０−１３［Ｆ］＝１００［ｆＦ］、ＣT1＝ＣT2＝８．０×１０−１４［Ｆ］＝８０［ｆＦ］とした。また、ｇｍ１＝ｇｍ３＝１．０×１０−３とし、さらに、ｇｍｂ１＝５．０×１０−４とした。すると、シミュレーションを行った結果、入力容量を３．２×１０−１３［Ｆ］＝０．３２［ｐＦ］とすれば最適値を得ることができ、高周波ノイズの伝播特性を抑制できることが判明した。しかし、この構造では廉価な製造工程を用いた場合には、精度良く製造することが困難である。
【００３１】
そこで本実施形態の構成を採用すると、図６に示すように、特性Ｐ３よりも特にＧＨｚ帯近辺でノイズ伝播特性を抑制可能な特性Ｐ４を得た。この図６に示す特性Ｐ４を得るにあたり、補助コンデンサＣ３を追加し、この値を概ねＣ３＝１．０×１０−１２［Ｆ］＝１．０［ｐＦ］とした。シミュレーションを行うことで、入力容量Ｃinの最適値を４．９×１０−１２［Ｆ］＝４．９［ｐＦ］と得ることができた。したがって、１［ｐＦ］の補助コンデンサＣ３を追加することで、概ね４．９［ｐＦ］の容量値を入力容量として設定すればよくなることが判明した。Ｃgs1＝１．０×１０−１３［Ｆ］＝１００［ｆＦ］と仮定しても、補償コンデンサＣ１、Ｃ２の容量値を４．８〜４．９［ｐＦ］と設定すれば良いため、廉価な製造工程を用いて製造可能となる。
【００３２】
非特許文献１記載の技術を適用したとしても、補償コンデンサＣ１、Ｃ２はｆＦオーダーが最適値となり、廉価な製造工程を用いるとペア性を持って製造することが難しい。本実施形態では、寄生容量ＣT1の容量値よりも大きな例えばｐＦオーダーの補助コンデンサＣ３を追加することで、補償コンデンサＣ１、Ｃ２の値もまた寄生容量Ｃgs1、Ｃgs2よりも大きな例えばｐＦオーダーの容量値に設定でき設計を容易化できる。
【００３３】
本実施形態によれば、ノードＮ１とグランド（第２電源線）との間に新たに補助コンデンサＣ３を追加することで、寄生容量のオーダーを最適値にすることなく構成できる。したがって、高周波入力ノイズに起因するオフセット電圧を抑制できる。
【００３４】
また、第１及び第２の補償コンデンサＣ１及びＣ２が補助コンデンサＣ３と同種の容量素子（例えばＭＯＳ容量）により構成されていることが望ましい。
補助コンデンサＣ３は、配線容量及び／又はＭＩＭ（Metal-Insulator-Metal）キャパシタにより構成されていることが望ましい。補助コンデンサ３がＭＩＭキャパシタにより構成される場合には小面積で作成できる。
【００３５】
（第２実施形態）
図７は第２実施形態の説明図を示しており、第１実施形態の図１に対応して示している。図１のトランジスタＭ１〜Ｍ６、Ｍｂ０〜Ｍｂ２と同一機能を備える図７のトランジスタには、図１の構成と同一機能を備えるトランジスタＭ１〜Ｍ６、Ｍｂ０〜Ｍｂ２に添え字「ｂ」を付して示している。また、図７には、図１の構成Ｃ１、Ｃ２と同一機能を備えるコンデンサにも同様に添え字「ｂ」を付して示している。
【００３６】
図７の差動増幅器１０１は、差動入力ＭＯＳトランジスタとしてＰチャネル型のＭＯＳトランジスタＭ１ｂ、Ｍ２ｂによる差動対１０２を用いている。また、差動増幅器１０１は、差動入力ＭＯＳトランジスタＭ３ｂ、Ｍ４ｂによる補助差動対１０３を備えている。図７の回路構成の詳細説明は省略するが、負荷回路としての能動負荷８が第１電源線（グランド）側に構成され、第１、第２電流供給部４、５が第２電源線（電源電圧Ｖｄ）側に構成されている。本実施形態でも第１の実施形態と同一又は類似の作用効果を奏する。
【００３７】
（他の実施形態）
前述実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
電源電圧Ｖｄの供給線を正電圧（高電圧側）とした第１電源線、グランド（低電圧側）の接地線を第２電源線とした形態を示したが、低電圧側を第１電源線、高電圧側を第２電源線とした形態により構成しても良い。
【００３８】
寄生容量Ｃgs1、Ｃgs2に加え補償コンデンサＣ１、Ｃ２を設けた回路形態を示したが、寄生容量Ｃgs1、Ｃgs2を適切な容量値に設定できれば、外付けの補償コンデンサＣ１、Ｃ２は必要に応じて設ければ良い。外付けの補償コンデンサＣ１、Ｃ２の容量値は互いに同一でも異なっていても良い。
【００３９】
前述した各実施形態では、本願に係る代表的な回路構成を図示しているが、各実施形態の構成又は技術思想は適宜組み合わせて適用できる。また、一般的な回路構成を組み合わせて適用でき、前述実施形態で説明した回路トポロジに限られるものではない。
【符号の説明】
【００４０】
図面中、１は差動増幅器、２は主差動対、３は補助差動対、４は第１定電流供給部（第１電流供給部）、５は第２定電流供給部（第２電流供給部）、Ｍ１、Ｍ１ｂはＭＯＳトランジスタ（第１差動入力ＭＯＳトランジスタ）、Ｍ２、Ｍ２ｂはＭＯＳトランジスタ（第２差動入力ＭＯＳトランジスタ）、Ｍ３、Ｍ３ｂはＭＯＳトランジスタ（第１補助入力ＭＯＳトランジスタ）、Ｍ４、Ｍ４ｂはＭＯＳトランジスタ（第２補助入力ＭＯＳトランジスタ）、Ｃ３は補助コンデンサ、を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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