(57)【要約】【課題】形状制御性を高く、ホールを形成することができる半導体記憶装置の製造方法を提供する。【解決手段】実施形態によれば、半導体記憶装置の製造方法は、複数の第１層と複数の第２層とを有する積層体に、周期配列された複数の第１ホールおよび複数の第２ホールを同時に形成する工程と、隣り合う第２ホール間の積層体をエッチングし、少なくとも２つ以上の第２ホールがつながった溝を形成する工程と、第１ホールの側壁に電荷蓄積膜を含む膜を形成する工程と、電荷蓄積膜を含む膜の側壁にチャネル膜を形成する工程と、を備えている。【選択図】図８
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【特許請求の範囲】
【請求項１】
複数の第１層と、それぞれが前記第１層の間に設けられた複数の第２層とを有する積層体に、周期配列された複数の第１ホールおよび複数の第２ホールを同時に形成する工程と、
隣り合う第２ホール間の積層体をエッチングし、少なくとも２つ以上の第２ホールがつながった溝を形成する工程と、
前記第１ホールの側壁に電荷蓄積膜を含む膜を形成する工程と、
前記電荷蓄積膜を含む膜の側壁にチャネル膜を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項２】
前記第２ホール内に供給された液またはガスによって、前記第２ホールの側壁をサイドエッチングして、前記隣り合う第２ホール間の積層体を除去する請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記第１ホール内および前記第２ホール内に犠牲膜を形成する工程と、
前記第１ホール内の犠牲膜をマスクで覆い、前記第２ホール内の犠牲膜を除去する工程と、
をさらに備えた請求項１または２に記載の半導体記憶装置の製造方法。
【請求項４】
前記溝の側壁に絶縁膜を形成する工程と、
前記絶縁膜の内側に導電材を形成する工程と、
をさらに備えた請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
【請求項５】
前記溝または前記第１ホールを通じたエッチングにより、前記第１層を除去する工程と、
前記第１層が除去されて形成されたスペースに、前記溝または前記第１ホールを通じて電極層を形成する工程と、
をさらに備えた請求項１〜４のいずれか１つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元構造のメモリセルアレイの製造方法においては、異種材料が交互に積層された積層体にホールおよび溝を形成する技術が求められるが、特に記憶容量の増大にともない電極層の積層数が増大し、ホールおよび溝のアスペクト比が大きくなると、プロセス難易度が高くなり、さらなる技術開発が求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１１０２９５号公報
【特許文献２】特開２０１２−００４４７０号公報
【特許文献３】特開２０１２−１７４７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、形状制御性を高く、ホールを形成することができる半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置の製造方法は、複数の第１層と、それぞれが前記第１層の間に設けられた複数の第２層とを有する積層体に、周期配列された複数の第１ホールおよび複数の第２ホールを同時に形成する工程と、隣り合う第２ホール間の積層体をエッチングし、少なくとも２つ以上の第２ホールがつながった溝を形成する工程と、前記第１ホールの側壁に電荷蓄積膜を含む膜を形成する工程と、前記電荷蓄積膜を含む膜の側壁にチャネル膜を形成する工程と、を備えている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体記憶装置の模式斜視図。
【図２】実施形態の半導体記憶装置の一部の模式拡大断面図。
【図３】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図４】（ａ）は実施形態の半導体記憶装置の製造方法を示す模式平面図であり、（ｂ）は実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図５】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図６】（ａ）は実施形態の半導体記憶装置の製造方法を示す模式平面図であり、（ｂ）は実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図７】（ａ）は実施形態の半導体記憶装置の製造方法を示す模式平面図であり、（ｂ）は実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図８】（ａ）は実施形態の半導体記憶装置の製造方法を示す模式平面図であり、（ｂ）は実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図９】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１１】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１４】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１５】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１６】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１７】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１８】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１９】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図２０】実施形態の半導体記憶装置の製造方法を示す模式平面図。
【図２１】実施形態の半導体記憶装置の製造方法を示す模式平面図。
【図２２】実施形態の半導体記憶装置の製造方法を示す模式平面図。
【図２３】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図２４】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態のメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁層の図示については省略している。
【００１０】
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１方向）およびＹ方向（第２方向）とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（第３方向、積層方向）とする。
【００１１】
基板１０上に、絶縁層を介して、ソース側選択ゲート（下部ゲート層）ＳＧＳが設けられている。ソース側選択ゲートＳＧＳ上には、電極層ＷＬと絶縁層とが一層ずつ交互に積層された積層体１５が設けられている。電極層ＷＬと電極層ＷＬとの間に、図２に示すように絶縁層４０が設けられている。最上層の電極層ＷＬ上には、絶縁層を介して、ドレイン側選択ゲート（上部ゲート層）ＳＧＤが設けられている。
【００１２】
ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、金属層（例えば、タングステンを主に含む層）である。あるいは、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、例えば、シリコンを主成分として含むシリコン層であり、そのシリコン層には導電性を付与するための不純物として、例えばボロンがドープされている。あるいは、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、および電極層ＷＬは、金属シリサイドを含んでいてもよい。
【００１３】
ドレイン側選択ゲートＳＧＤの上には、絶縁層を介して、複数のビット線ＢＬ（金属膜）が設けられている。
【００１４】
ドレイン側選択ゲートＳＧＤは、Ｘ方向に配列された複数の柱状部ＣＬの列に対応して、Ｙ方向に複数に分離され、それぞれのドレイン側選択ゲートＳＧＤはＸ方向に延びている。ビット線ＢＬは、Ｙ方向に配列された複数の柱状部ＣＬの列に対応して、Ｘ方向に複数に分離され、それぞれのビット線ＢＬはＹ方向に延びている。
【００１５】
ソース側選択ゲートＳＧＳ、複数の電極層ＷＬを含む積層体１５、およびドレイン側選択ゲートＳＧＤを含む積層体１００を、複数の柱状部ＣＬが貫通している。柱状部ＣＬは、積層体１５の積層方向（Ｚ方向）に延びている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成されている。積層体１００は、Ｙ方向に複数に分離されている。その分離部には、例えばソース層ＳＬが設けられている。
【００１６】
ソース層ＳＬは、金属（例えばタングステン）を含む。ソース層ＳＬの下端は基板１０に接続されている。ソース層ＳＬの上端は、図示しない上層配線に接続されている。ソース層ＳＬと電極層ＷＬとの間、ソース層ＳＬとソース側選択ゲートＳＧＳとの間、およびソース層ＳＬとドレイン側選択ゲートＳＧＤとの間には、図１９に示す絶縁膜６３が設けられている。
【００１７】
図２は、柱状部ＣＬの一部の拡大模式断面図である。
【００１８】
柱状部ＣＬは、積層体１００に形成されるメモリホール（第１ホール）内に形成される。柱状部ＣＬはチャネル膜２０を有する。チャネル膜２０は、例えばシリコンを主成分とするシリコン膜である。チャネル膜２０は、実質的に不純物を含まない。
【００１９】
チャネル膜２０は、積層体１００の積層方向に延びる筒状に形成されている。チャネル膜２０の上端部は、ドレイン側選択ゲートＳＧＤを貫通し、図１に示すビット線ＢＬに接続されている。
【００２０】
チャネル膜２０の下端部は、ソース側選択ゲートＳＧＳを貫通し、基板１０に接続されている。チャネル膜２０の下端は、基板１０を介して、ソース層ＳＬと電気的に接続されている。
【００２１】
メモリホールの側壁とチャネル膜２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。メモリ膜３０は、積層体１００の積層方向に延びる筒状に形成されている。
【００２２】
電極層ＷＬとチャネル膜２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２およびトンネル絶縁膜３１が設けられている。ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネル膜２０に接し、電荷蓄積膜３２は、ブロック絶縁膜３５とトンネル絶縁膜３１との間に設けられている。
【００２３】
メモリ膜３０は、チャネル膜２０の外周を囲んでいる。電極層ＷＬは、メモリ膜３０を介して、チャネル膜２０の外周を囲んでいる。チャネル膜２０の内側には、コア絶縁膜５０が設けられている。
【００２４】
電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネル膜２０から注入される電荷を蓄積するデータ記憶層として機能する。チャネル膜２０と各電極層ＷＬとの交差部分に、チャネル膜２０の周囲をコントロールゲートが囲んだ縦型トランジスタ構造のメモリセルが形成されている。
【００２５】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２６】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜を含む。
【００２７】
トンネル絶縁膜３１は、電荷蓄積膜３２にチャネル膜２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネル膜２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。トンネル絶縁膜３１としては、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜３１としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界での消去動作が可能となる。
【００２８】
ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。
【００２９】
ブロック膜３３は、例えばシリコン酸化膜である。キャップ膜３４は、シリコン酸化膜よりも誘電率の高い膜であり、例えば、シリコン窒化膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜などである。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。
【００３０】
図１に示すように、柱状部ＣＬの上端部にはドレイン側選択トランジスタＳＴＤが設けられ、下端部にはソース側選択トランジスタＳＴＳが設けられている。メモリセル、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、積層体１００の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
【００３１】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネル膜２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜が設けられている。
【００３２】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネル膜２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜が設けられている。
【００３３】
ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、チャネル膜２０を通じて直列接続され、１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
【００３４】
次に、図３〜図１９を参照して、実施形態の半導体記憶装置の製造方法について説明する。
【００３５】
図３に示すように、基板１０上に積層体１００が形成される。積層体１００は、複数層の犠牲層（第１層）４２と、複数層の絶縁層（第２層）４０とを有する。基板１０は、例えば、半導体基板であり、シリコン基板である。
【００３６】
基板１０上に、絶縁層４０と犠牲層４２とを交互に形成する工程が複数回繰り返される。絶縁層４０と犠牲層４２との積層数は、図に示す層数に限定されない。基板１０と最下層の犠牲層４２との間には、絶縁層４０が形成される。
【００３７】
絶縁層４０は、例えばシリコン酸化層（ＳｉＯ２層）である。犠牲層４２は、絶縁層４０とは異種材料の層であり、例えば窒化シリコン層である。犠牲層４２は、後の工程で、導電層（選択ゲートＳＧＳ、ＳＧＤ、電極層ＷＬ）に置換される。
【００３８】
最上層の絶縁層４０上には絶縁層４３が形成される。絶縁層４３は、例えばシリコン酸化層（ＴＥＯＳ：tetra ethoxy silane層）である。
【００３９】
積層体１００に対しては、図４（ａ）及び（ｂ）に示すように、複数のホール７１、７２が形成される。図４（ａ）は、図４（ｂ）の上面図に対応する。
【００４０】
図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）法により、複数の第１ホール７１および複数の第２ホール７２が同時に形成される。第１ホール７１および第２ホール７２は、積層体１００を貫通して基板１０に達する。
【００４１】
第１ホール７１は、柱状部ＣＬが設けられる領域に形成される。積層体１００を複数のブロックに分離する分離部には、図１に示す例によればソース層ＳＬが形成される。第２ホール７２は、その分離部（ソース層ＳＬ）が設けられる領域に形成される。
【００４２】
同じガス（例えば、フロロカーボンまたはハイドロフロロカーボンを含むガス）を用いて、絶縁層４３、４０、および犠牲層４２が無選択に連続してエッチングされる。
【００４３】
メモリセルアレイ１が設けられる領域の全体にわたって、第１ホール７１および第２ホール７２が、疎密なく対称性の高いパターンで周期配列される。例えば、第１ホール７１および第２ホール７２が、格子状、千鳥状に配置される。
【００４４】
柱状部ＣＬは分離部には形成されない。そのため、通常、ホールは分離部には形成されない。その場合、メモリセルアレイ１が設けられる領域において、柱状部ＣＬが配置される領域には複数のホール（メモリホール）が並び、分離部が形成される領域にはホールが形成されない。したがって、複数のホールが疎密をもって非均一（非対称）に配置されることになる。
【００４５】
特にアスペクト比の高いホールを形成するＲＩＥにおいて、複数のホールの配置パターンの対称性が低いと、マスク層のエロージョンが非対称に生じてしまうことがある。ＲＩＥのとき、例えば、ホール間距離が相対的に小さい領域のマスク層は相対的に速く厚さ方向に後退しやすく、マスク層の上面高さにばらつきが発生する。
【００４６】
このようなマスク層の非対称エロージョンはマスク層の開口部（マスクホール）に臨む角部にテーパー面（ファセット）を生じさせ、そのテーパー面でイオンが斜め方向に反跳すると、メモリホールのサイドエッチングを進行させる。この結果、メモリホールの形状を劣化させ、真円度が高くサイズの均一なメモリホールを形成するのが困難になりやすい。
【００４７】
実施形態によれば、分離部（ソース層ＳＬ）を形成する領域の積層体１００にも第２ホール７２が形成される。すなわち、メモリセルアレイ１が設けられる領域の全体にわたって、複数の第１ホール７１および複数の第２ホール７２が対称性の高いパターンで周期配列される。このため、ＲＩＥのときのマスク層に形成されるマスクホールも対称性の高いパターンで周期配列され、マスク層の非対称エロージョンを抑制することができる。
【００４８】
したがって、反跳イオンによるホール７１、７２のサイドエッチングを抑制し、基板１０の主面に対して略垂直方向にエッチングを進めることができる。この結果、深さ方向での直径ばらつきを抑えたストレート形状の側壁をもつメモリホール（第１ホール７１）を形成しやすい。適正な寸法および形状のメモリホール（第１ホール７１）は、メモリセル特性のばらつきを抑える。
【００４９】
積層体１００に第１ホール７１および第２ホール７２を形成した後、図５に示すように、第１ホール７１内および第２ホール７２内に犠牲膜８１を形成する。
【００５０】
犠牲膜８１の材料は、積層体１００の材料に対してエッチング選択性をもち、積層体１００とは異種の材料である。犠牲膜８１として、例えばＢＳＧ（Boron Silicate Glass）が、第１ホール７１内および第２ホール７２内に埋め込まれるとともに、積層体１００上に形成される。
【００５１】
犠牲膜８１を形成した後、例えばエッチバック法により、積層体１００の最上層（絶縁層４３）が露出するまで犠牲膜８１を後退させ平坦化する。
【００５２】
その後、図６（ａ）および（ｂ）に示すように、積層体１００上にマスク８２を形成する。図６（ａ）は、図６（ｂ）の上面図に対応する。図６（ａ）に示すＸ方向およびＹ方向は、それぞれ、図１に示すＸ方向およびＹ方向に対応する。
【００５３】
マスク８２の材料は、犠牲膜８１の材料に対してエッチング選択性をもち、犠牲膜８１とは異種の材料である。マスク８２は、例えばＴＥＯＳ膜である。マスク８２には、例えばＸ方向に延びる溝状の開口８２ａが形成される。
【００５４】
マスク８２は、柱状部ＣＬが設けられる領域を覆う。すなわち、マスク８２は、第１ホール７１内に埋め込まれた犠牲膜８１を覆う。分離部が形成される領域の第２ホール７２内に埋め込まれた犠牲膜８１の上端はマスク８２で覆われずに開口８２ａに露出する。
【００５５】
このマスク８２を用いて、第２ホール７２内に埋め込まれた犠牲膜８１を除去する。例えば、気相ＨＦを用いたＶＰＣ（vapor phase chromatography）処理により、ＢＳＧ膜である犠牲膜８１を除去する。
【００５６】
第２ホール７２内の犠牲膜８１の除去により、図７（ａ）および（ｂ）に示すように、第２ホール７２が露出する。第１ホール７１内の犠牲膜８１はマスク８２で覆われ、除去されない。
【００５７】
図７（ａ）は、図７（ｂ）の上面図を表す。また、図７（ａ）に示すＸ方向およびＹ方向は、それぞれ、図１に示すＸ方向およびＹ方向に対応する。
【００５８】
そのままマスク８２を積層体１００上に残した状態で、隣り合う第２ホール７２間の積層体１００をエッチングし、図８（ａ）および（ｂ）に示すように、少なくとも２つ以上の第２ホール７２がつながった溝（トレンチ）７３を形成する。図８（ａ）は、例えば、複数の第２ホール７２がＸ方向につながり、Ｘ方向に延びる溝７３が形成される例を表す。
【００５９】
図８（ａ）は、図８（ｂ）の上面図に対応する。また、図８（ａ）に示すＸ方向およびＹ方向は、それぞれ、図１に示すＸ方向およびＹ方向に対応する。
【００６０】
例えば、ウェットエッチング法によって、隣り合う第２ホール７２間の積層体１００を等方的にエッチングする。エッチング液が第２ホール７２内に供給され、第２ホール７２のホール径を広げるように第２ホール７２の側壁をサイドエッチングする。このときのエッチング液として、例えば、シリコン酸化層（絶縁層４０、４３）に対しては希フッ酸水溶液（ＤＨＦ）が、窒化シリコン層（犠牲層４２）に対しては熱リン酸水溶液が用いられる。
【００６１】
複数の第２ホール７２の間にある積層体１００に対しては複数方向からサイドエッチングが進む。例えば、図７（ａ）に示す例では、２つの第２ホール７２間にＸ方向に挟まれた第２ホール７２に対して２方向からサイドエッチングが進む。これに対して、第２ホール７２と第１ホール７１との間の積層体１００に対しては、第２ホール７２側からの一方向からサイドエッチングが進む。
【００６２】
そのため、複数の第２ホール７２間の積層体１００に対しては、第２ホール７２と第１ホール７１との間の積層体１００よりも速く横方向にエッチングが進む。または、第２ホール７２と第１ホール７１との間の距離を、第２ホール７２間の距離よりも大きくする。これにより、溝７３の側壁と第１ホール７１内の犠牲膜８１との間の積層体１００が完全に消失するより前に、複数の第２ホール７２がつながった溝７３が形成される。その溝７３の側壁は、第１ホール７１内の犠牲膜８１には達しない。溝７３の側壁と第１ホール７１内の犠牲膜８１との間に、積層体１００が残るように、エッチング時間が制御される。
【００６３】
溝７３の底は基板１０に達している。溝７３は積層体１００を複数のブロックに分離できればよく、溝７３の側壁はＸ方向に直線状に延在する形状でなくてもよい。溝７３の側壁の形状は、図８（ａ）に表されるように、曲面状に形成される場合もある。
【００６４】
また、複数のホール７２間の積層体１００をドライエッチング法により除去することもできる。例えば、第２ホール７２内に供給されるエッチングガスによって、第２ホール７２のホール径を広げるように第２ホール７２の側壁がサイドエッチングされる。このときのエッチングガスとして、例えば、ＣＦ４等のフロロカーボンまたはハイドロフロロカーボンを含むガスが用いられる。
【００６５】
また、第２ホール７２間の積層体１００を、基板１０に向かう方向へのエッチング指向性の強い異方性エッチングによって除去することもできる。
【００６６】
また、ドライエッチングにおいて、エッチングガスに対する基板１０の選択比によっては、第２ホール７２の底に膜を堆積させて第２ホール７２の底の基板１０を保護しつつ、第２ホール７２の側壁のサイドエッチングが進むようエッチング条件を制御することが望ましい。
【００６７】
第２ホール７２内に供給されたエッチング液またはエッチングガスによって第２ホール７２の側壁を等方的にサイドエッチングする場合、積層体１００を上から異方性エッチングする場合に比べて、第２ホール７２間の積層体１００を速く除去することができる。
【００６８】
等方的エッチングで積層体１００を除去する場合、第２ホール７２内にエッチング液またはエッチングガスが入り込めればよいので、マスク８２の開口８２ａと第２ホール７２との高精度な位置合わせ、すなわちマスク８２の高精度なパターニングは要求されない。
【００６９】
溝７３は、Ｘ方向に延び、積層体１００を複数のブロックにＹ方向に分離する。その溝７３内には後述する工程で、絶縁膜６３を介してソース層ＳＬが形成される。
【００７０】
実施形態によれば、メモリホール（第１ホール７１）を形成するときに同時に形成される第２ホール７２を利用して分離部の溝７３を形成する。このため、メモリホール（第１ホール７１）を形成するときと別に高精度なパターニングによりマスク層を形成したうえで、ＲＩＥ工程で分離部に溝を形成する工程が不要である。したがって、積層体１００に対する加工工数および加工時間の削減につながり、コスト低減が可能となる。
【００７１】
溝７３を形成した後、溝７３の底の基板１０の表面に不純物を打ち込む。その後の熱処理により、打ち込まれた不純物が拡散し、溝７３の底の基板１０の表面に、図９に示すようにコンタクト領域９１が形成される。
【００７２】
次に、溝７３を通じたエッチングにより、積層体１００の犠牲層４２を除去する。犠牲層４２の除去により、図１０に示すように、絶縁層４０と絶縁層４０との間にスペース６２が形成される。
【００７３】
そのスペース６２内には、溝７３を通じて、図１１に示すように電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳが形成される。最上層のスペース６２にドレイン側選択ゲートＳＧＤが形成され、最下層のスペース６２にソース側選択ゲートＳＧＳが形成され、最上層と最下層との間のスペース６２に電極層ＷＬが形成される。
【００７４】
電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳは、金属層であり、例えばタングステンを含む。
【００７５】
電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳを形成した後、溝７３内に、分離部が形成される。
【００７６】
まず、溝７３の側壁および底に、図１２に示すように、絶縁膜６３がコンフォーマルに形成される。溝７３の底に形成された絶縁膜６３はＲＩＥ法で除去され、溝７３の底にコンタクト領域９１が露出する。
【００７７】
その後、溝７３内の絶縁膜６３の内側に導電材が埋め込まれ、図１３に示すように、ソース層ＳＬが形成される。ソース層ＳＬの下端はコンタクト領域９１に接する。
【００７８】
ソース層ＳＬを形成した後、ＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法で、マスク８２上のソース層ＳＬを除去し。マスク８２の上面を露出させる。その後、マスク８２を除去する。
【００７９】
マスク８２の除去により、第１ホール７１内の犠牲膜８１の上端が露出する。そして、第１ホール７１内の犠牲膜８１を除去する。第２ホール７２内の犠牲膜８１を除去するときと同様に、例えば気相ＨＦを用いたＶＰＣ処理により、ＢＳＧ膜である犠牲膜８１を除去する。
【００８０】
第１ホール７１内の犠牲膜８１の除去により、図１４に示すように、第１ホール７１が現れる。その第１ホール７１の内壁（側壁および底）には、図１５に示すように、メモリ膜３０が形成され、そのメモリ膜３０の内側にはカバー膜２０ａが形成される。
【００８１】
第１ホール７１の底に形成されたカバー膜２０ａおよびメモリ膜３０は、ＲＩＥ法で除去され、図１６に示すように、第１ホール７１の底にコンタクトホール５１が形成される。コンタクトホール５１の側面および底には基板１０が露出する。
【００８２】
このコンタクトホール５１を形成するＲＩＥのとき、第１ホール７１の側壁に形成されたメモリ膜３０は、カバー膜２０ａで覆われて保護されている。したがって、第１ホール７１の側壁に形成されたメモリ膜３０はＲＩＥのダメージを受けない。
【００８３】
次に、コンタクトホール５１内、およびカバー膜２０ａの内側に、図１７に示すように、チャネル膜２０ｂが形成される。カバー膜２０ａおよびチャネル膜２０ｂは、例えばアモルファスシリコン膜として形成された後、アニール処理により多結晶シリコン膜にされる。カバー膜２０ａはチャネル膜２０ｂとともに、前述したチャネル膜２０の一部を構成する。
【００８４】
コンタクトホール５１内に形成されたチャネル膜２０ｂを通じて、チャネル膜２０は基板１０と電気的に接続される。したがって、チャネル膜２０は、基板１０およびコンタクト領域９１を介してソース層ＳＬと電気的に接続される。
【００８５】
チャネル膜２０ｂの内側には、図１７に示すように、コア絶縁膜５０が形成され、これにより、柱状部ＣＬが形成される。コア絶縁膜５０の上部はエッチバックされ、柱状部ＣＬの上部に空洞５２が形成される。
【００８６】
空洞５２内には、図１８に示すように、半導体膜５３が埋め込まれる。半導体膜５３は、例えばドープトシリコン膜であり、ノンドープシリコン膜であるチャネル膜２０よりも不純物濃度が高い。
【００８７】
一般的な電荷注入型のメモリでは、基板電位を上げることでフローティングゲートなどの電荷蓄積層に書き込まれた電子を引き抜き、データを消去する。また、他の消去方法として、ドレイン側選択ゲートの上端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法もある。
【００８８】
本実施形態では、ドレイン側選択ゲートＳＧＤの上端部近傍に形成された高不純物濃度の半導体膜５３に高電界を与えることで生成される正孔をチャネル膜２０に供給してチャネル電位を上昇させる。電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネル膜２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、データの消去動作が行われる。
【００８９】
空洞５２内に半導体膜５３を埋め込んだ後、積層体１００の上面（絶縁層４３の上面）上に堆積された、メモリ膜３０、チャネル膜２０、および半導体膜５３を、ＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法で除去し平坦化する。その後、積層体１００上に、図１９に示すように、絶縁層９２を形成する。絶縁層９２は、例えばシリコン酸化層（ＴＥＯＳ層）である。
【００９０】
その後、ドレイン側選択ゲートＳＧＤは、図１に示すように、Ｙ方向に分離される。さらに、その後、図１に示すビット線ＢＬや、ソース層ＳＬと接続された上層配線などが形成される。
【００９１】
図２０（ａ）〜図２２（ｄ）は、第１ホール７１、第２ホール７２、および溝７３の配置例を示す模式平面図である。溝７３の一部になる前の第２ホール７２を破線で表している。
【００９２】
図２０（ａ）、（ｂ）、図２１（ａ）および（ｂ）においては、複数の第１ホール７１および複数の第２ホール７２が、Ｘ方向およびＹ方向に、例えば正方格子配置されている。
【００９３】
図２０（ａ）においては、Ｘ方向に並ぶある１列の第２ホール７２をつなげて溝７３を形成した例を表す。すなわち、Ｘ方向で隣り合う第２ホール７２どうしがホール径の拡大によりつながる。また、図２０（ｂ）に示すように、Ｘ方向に延びる溝７３がＹ方向で隣り合って形成されてもよい。
【００９４】
図２０（ａ）および（ｂ）において、Ｙ方向で隣り合う第２ホール７２と第１ホール７１との間の間隔は、Ｘ方向で隣り合う第２ホール７２間の間隔よりも大きいため、第２ホール７２と第１ホール７１はＹ方向でつながらず、溝７３の側壁は第１ホール７１には達しない。
【００９５】
図１に示すように、Ｙ方向はビット線ＢＬが延在する方向であり、Ｘ方向はそのＹ方向に対して直交する方向と定義される。溝７３の延在方向はＸ方向に限らず、図２１（ａ）に示すように、Ｙ方向でもよい。また、図２１（ｂ）に示すように、溝７３は、Ｘ方向およびＹ方向に対して斜めの方向に延在してもよい。
【００９６】
図２２（ａ）および（ｂ）において、複数の第１ホール７１および複数の第２ホール７２は、千鳥格子状に配置されている。
【００９７】
図２２（ａ）は、Ｘ方向で隣り合う第２ホール７２どうしがホール径の拡大によりつながって、Ｘ方向に延在する溝７３が１列形成された例を表す。図２２（ｂ）は、そのようなＸ方向に延在する溝７３がＹ方向に隣り合って２列形成された例を表す。
【００９８】
図２２（ａ）および（ｂ）において、第２ホール７２と第１ホール７１との間のＹ方向ピッチは、第２ホール７２のＸ方向ピッチよりも大きいため、第２ホール７２と第１ホール７１はＹ方向でつながらず、溝７３の側壁は第１ホール７１には達しない。
【００９９】
図２２（ｃ）および（ｄ）において、複数の第１ホール７１および複数の第２ホール７２は、千鳥格子状に配置されている。複数の第１ホール７１および複数の第２ホール７２のＸ方向ピッチと斜め方向ピッチＰが等しく、Ｙ方向ピッチはＸ（√３）／２になる。
【０１００】
図２２（ｃ）では、例えばＹ方向で２つの第２ホール７２がつながった幅をもつ溝７３がＸ方向に延在している。図２２（ｄ）では、例えばＹ方向で３つの第２ホール７２がつながった幅をもつ溝７３がＸ方向に延在している。溝７３の側壁は、前述したように、直線状でなくてもよい。
【０１０１】
上記図１４に示す第１ホール７１を露出させる工程まで、積層体１００において犠牲層４２から電極層ＷＬなどへの置換を行わずに、図２３に示すように、第１ホール７１を通じたエッチングにより犠牲層４２を除去してもよい。
【０１０２】
犠牲層４２の除去により形成されたスペース６２には、第１ホール７１を通じて、例えば金属層が形成され、図２４に示すように、電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、およびソース側選択ゲートＳＧＳが形成される。
【０１０３】
なお、積層体１００を形成するときに、犠牲層４２ではなく導電層（例えば、不純物添加シリコン層や金属層）と、絶縁層４０とを交互に積層してもよい。そのまま導電層が、電極層ＷＬ、ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳになる。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０５】
１０…基板、２０…チャネル膜、３０…メモリ膜、４０…絶縁層（第２層）、４２…犠牲層（第１層）、７１…第１ホール、７２…第２ホール、７３…溝、８１…犠牲膜、ＷＬ…電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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