(57)【要約】【課題】固体撮像素子において、隣り合う光電変換素子同士の光電荷が混ざるのを防止し、かつ微細化を実現する。【解決手段】固体撮像素子は複数の画素１０３を備えている。また、固体撮像素子は、第１導電型の第１半導体層１０５と、第１半導体層１０５上に隣接して配置された第１導電型の第２半導体層１０７と、第２半導体層１０７内に配置された第２導電型半導体領域１１１と、隣り合う画素１０３同士を絶縁分離する深溝１２３と、深溝１２３内に埋め込まれた電極１２７と、を備えている。表面側から第２導電型半導体領域１１１、第２半導体層１０７、第１半導体層１０５の順に並んでいる。第２半導体層１０７は深溝１２３によって画素１０３ごとに分離されている。第１半導体層１０５の第１導電型の不純物濃度は第２半導体層１０７の第１導電型の不純物濃度に比べて高い。深溝１２３は第１半導体層１０５に接している。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の画素を備えた固体撮像素子であって、
第１導電型の第１半導体層と、
前記第１半導体層上に隣接して配置された第１導電型の第２半導体層と、
前記第２半導体層内に配置された第２導電型半導体領域と、
隣り合う前記画素同士を絶縁分離する深溝と、
前記深溝内に埋め込まれた電極と、を備え、
表面側から前記第２導電型半導体領域、前記第２半導体層、前記第１半導体層の順に並んでおり、
前記第２半導体層は前記深溝によって前記画素ごとに分離され、
前記第１半導体層の第１導電型の不純物濃度は前記第２半導体層の第１導電型の不純物濃度に比べて高く、
前記深溝は前記第１半導体層に接している固体撮像素子。
【請求項２】
前記第１半導体層の第１導電型の不純物濃度は２×１０18ｃｍ-3よりも高いことを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記第１半導体層の第１導電型の不純物濃度は２×１０19ｃｍ-3よりも高いことを特徴とする請求項１又は２に記載の固体撮像素子。
【請求項４】
前記第１半導体層は複数の画素に共通していることを特徴とする請求項１から３のいずれか一項に記載の固体撮像素子。
【請求項５】
前記深溝は前記第１半導体層を貫通している請求項１から３のいずれか一項に記載の固体撮像素子。
【請求項６】
前記電極は第２導電型のポリシリコンであること特徴とする請求項１から５のいずれか一項に記載の固体撮像素子。
【請求項７】
前記画素はフォトトランジスタを備えている請求項１から６のいずれか一項に記載の固体撮像素子。
【請求項８】
前記画素はＰＩＮフォトダイオードを備えている請求項１から６のいずれか一項に記載の固体撮像素子。
【請求項９】
前記画素はアバランシェフォトダイオードを備えている請求項１から６のいずれか一項に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関するものである。
【背景技術】
【０００２】
半導体基板を用いた半導体装置において、光電変換素子が２次元に配置されて形成されたイメージセンサ（固体撮像素子）が知られている。このようなイメージセンサとして、光電変換素子とトランジスタの組が画素を構成し、隣り合う画素がシリコン酸化膜で分離された構造のものが既に知られている。
【０００３】
しかし、従来のイメージセンサでは、隣り合う画素同士で、入射した光により発生する光電荷が混ざってしまうという問題があった。
【０００４】
このような不具合を解決する方法として、深いウェル領域で隣り合う画素同士を分離する方法が公開されている（例えば特許文献１を参照。）。特許文献１には、フォトダイオードのＰＮ接合より深い領域で発生した光電荷を横方向に拡散させない目的で、フォトダイオード形成部及び画素−周辺回路間にクロストーク防止層と呼ばれる不純物拡散層を形成した構造が開示されている。
【０００５】
特許文献１に開示された構造では、隣り合う画素同士はＰＮ接合によって分離されている。これにより、隣り合う画素同士の間隔はＰＮ接合による空乏層の幅によって制限される。したがって、特許文献１に開示された構造は微細化が難しいという問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、固体撮像素子において、隣り合う画素同士の光電荷が混ざるのを防止し、かつ微細化を実現することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る固体撮像素子は、複数の画素を備えた固体撮像素子であって、第１導電型の第１半導体層と、上記第１半導体層上に隣接して配置された第１導電型の第２半導体層と、上記第２半導体層内に配置された第２導電型半導体領域と、隣り合う上記画素同士を絶縁分離する深溝と、上記深溝内に埋め込まれた電極と、を備え、表面側から上記第２導電型半導体領域、上記第２半導体層、上記第１半導体層の順に並んでおり、上記第２半導体層は上記深溝によって上記画素ごとに分離され、上記第１半導体層の第１導電型の不純物濃度は上記第２半導体層の第１導電型の不純物濃度に比べて高く、上記深溝は上記第１半導体層に接しているものである。
【発明の効果】
【０００８】
本発明の固体撮像素子は、隣り合う画素同士の光電荷が混ざるのを防止し、かつ微細化を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施例を説明するための概略的な断面図である。
【図２】同実施例の概略的な平面図である。
【図３】図１の実施例を作製するための製造工程の一例を説明するための断面図である。
【図４】他の実施例を説明するための概略的な断面図である。
【図５】さらに他の実施例を説明するための概略的な断面図である。
【図６】同実施例の概略的な平面図である。
【図７】さらに他の実施例を説明するための概略的な断面図である。
【図８】さらに他の実施例を説明するための概略的な断面図である。
【図９】さらに他の実施例を説明するための概略的な断面図である。
【図１０】さらに他の実施例を説明するための概略的な断面図である。
【発明を実施するための形態】
【００１０】
本発明の固体撮像素子において、例えば、上記第１半導体層の第１導電型の不純物濃度は、２×１０18ｃｍ-3よりも高い、好ましくは２×１０19ｃｍ-3よりも高いようにしてもよい。ただし、上記第１半導体層の第１導電型の不純物濃度は、２×１０18ｃｍ-3以下であってもよい。
【００１１】
本発明の固体撮像素子において、例えば、上記第１半導体層は複数の画素に共通しているようにしてもよい。ただし、上記第１半導体層は画素ごとに設けられていてもよい。
【００１２】
本発明の固体撮像素子において、例えば、上記深溝は上記第１半導体層を貫通しているようにしてもよい。ただし、上記深溝は、上記第１半導体層に接していれば、上記第１半導体層を貫通していなくてもよい。
【００１３】
本発明の固体撮像素子において、例えば、上記電極は第２導電型のポリシリコンであるようにしてもよい。ただし、上記電極は他の導電材料で形成されていてもよい。例えば、上記電極は、第１導電型のポリシリコンで形成されていてもよいし、ポリシリコン以外の第１又は第２導電型の半導体材料で形成されていてもよいし、半導体材料以外の導電材料で形成されていてもよい。
【００１４】
本発明の固体撮像素子において、例えば、上記画素はフォトトランジスタを備えているようにしてもよい。この態様は、光電変換素子としてフォトトランジスタを備えていることにより、出力信号をトランジスタの増幅作用によって大きくすることができる。
【００１５】
本発明の固体撮像素子において、例えば、上記画素はＰＩＮフォトダイオード又はアバランシェフォトダイオードを備えているようにしてもよい。この態様は、光電変換素子としてＰＩＮフォトダイオード又はアバランシェフォトダイオードを備えていることにより、光電変換素子が例えばＰＮ接合フォトダイオードである場合に比べて、光に対する出力信号をより大きくすることができる。
【００１６】
本発明の固体撮像素子において、例えば、上記深溝にシリコン酸化膜又はシリコン窒化膜が埋め込まれているようにしてもよい。この態様は、上記深溝に電極が埋め込まれている場合と比較して、上記電極と半導体層とを絶縁するための酸化工程を減らすことができるので、製造プロセスを簡略化できる。なお、上深記深溝に埋め込まれる材料はこれらに限定されない。
【００１７】
光電変換素子を２次元的に配列したデバイスとして、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）センサやＣＣＤ（Charge Coupled Device）センサなどの固体撮像素子がある。
【００１８】
ＣＭＯＳセンサは、光電変換素子にフォトダイオードを用いて、その信号を画素毎に設置したＭＯＳＦＥＴで選択的に出力するという構成をもつ。したがって、ＣＭＯＳセンサは、光電変換素子、画素毎の出力選択スイッチ、周辺回路などの構成要素を全て一般的なＣＭＯＳ半導体プロセスで同一基板上に作り込めるという特徴がある。
【００１９】
また、ＣＭＯＳセンサについて、プロセスルールの微細化に伴って１画素の寸法の縮小による高解像度化が進められている。
【００２０】
光電変換素子であるフォトダイオードはＰＮ接合によって形成される。一般に、フォトダイオードではＰＮ接合に逆バイアス電圧が加えられ、空乏層が拡げられる。その空乏層の幅によって電荷に変換できる光の波長が決まる。
【００２１】
一般に、フォトダイオードのＰＮ接合は半導体基板に対して縦方向に形成される。したがって、空乏層は基板の深さ方向に拡がる。フォトダイオードに入射した光は半導体基板の深い部分で光電変換されることになる。
【００２２】
フォトダイオードに入射する光は画素に対して垂直方向だけでなく、ある程度の傾きを持ったものもある。したがって、光によって発生する電荷は、その発生箇所によっては入射した画素の隣の画素へ出力される可能性がある。画素の微細化が進められるに従って、このような画素出力の混同は起きやすくなる。
【００２３】
このような不具合を解消するために、以下に説明される固体撮像素子の実施例は、隣り合う画素を互いに分離する構造として深溝を用いる。
【００２４】
図１は、一実施例を説明するための概略的な断面図である。図２は、図１に示された実施例の概略的な平面図である。図１の断面は図２のＡ−Ａ位置に対応している。この実施例は光電変換素子としてＰＮ接合フォトダイオードを備えている。
【００２５】
半導体基板１０１にＣＭＯＳイメージセンサの画素１０３が形成されている。画素１０３の平面寸法は例えば２.５×２.５μｍ（マイクロメートル）である。半導体基板１０１に複数の画素１０３が配列されている。
【００２６】
半導体基板１０１は例えばシリコンによって形成されている。半導体基板１０１は、例えばＰ＋シリコン基板１０５（第１導電型の第１半導体層）と、Ｐ＋シリコン基板１０５上に形成されたＰ型シリコン層１０７（第１導電型の第２半導体層）によって形成されている。
【００２７】
Ｐ＋シリコン基板１０５は、Ｐ型シリコン層１０７に比べて高濃度のＰ型不純物が導入されたシリコン基板である。Ｐ＋シリコン基板１０５のＰ型不純物濃度は、Ｐ型シリコン層１０７のＰ＋シリコン基板１０５に接する部分のＰ型不純物濃度よりも高い。Ｐ＋シリコン基板１０５のＰ型不純物濃度は例えば２×１０19ｃｍ-3程度である。Ｐ＋シリコン基板１０５の抵抗率は例えば０.００６Ω・ｃｍ程度である。Ｐ＋シリコン基板１０５のＰ型不純物濃度（第１導電型の不純物濃度）は、例えば２×１０18ｃｍ-3よりも高ければ反転層の形成を防げる。Ｐ＋シリコン基板１０５は例えばＧＮＤに接続される。
【００２８】
Ｐ型シリコン層１０７は、例えばエピタキシャル成長によって形成されたシリコン層である。Ｐ型シリコン層１０７のＰ型不純物濃度は例えば２×１０16ｃｍ-3程度である。Ｐ型シリコン層１０７の抵抗率は例えば１.０Ω・ｃｍ程度である。Ｐ型シリコン層１０７の厚みは例えば３.０〜５.０μｍ程度である。
【００２９】
Ｐ型シリコン層１０７の表面側にＰ型ウェル１０９が形成されている。Ｐ型ウェル１０９のＰ型不純物濃度はＰ型シリコン層１０７のＰ型不純物濃度よりも高い。Ｐ型ウェル１０９の実質的なＰ型不純物濃度は例えば１×１０17ｃｍ-3程度ある。また、Ｐ型ウェル１０９の深さは例えば１〜２μｍである。なお、図２において、Ｐ型ウェル１０９の図示は省略されている。
【００３０】
Ｐ型シリコン層１０７の表面側に、Ｎ＋拡散層１１１（第２導電型半導体領域）、Ｎ＋拡散層１１３及びＰ＋拡散層１１５が画素１０３ごとに形成されている。Ｎ＋拡散層１１１、Ｎ＋拡散層１１３及びＰ＋拡散層１１５はＰ型ウェル１０９よりも浅い深さで形成されている。なお、図２において、Ｐ＋拡散層１１５の図示は省略されている。
【００３１】
画素１０３において、Ｎ＋拡散層１１１とＮ＋拡散層１１３は互いに間隔をもって配置されている。Ｎ＋拡散層１１１はＮ＋拡散層１１３よりも深く形成されている。Ｎ＋拡散層１１１とＮ＋拡散層１１３の実質的なＮ型不純物濃度は例えば５×１０20ｃｍ-3程度である。また、Ｎ＋拡散層１１１の深さは例えば２００〜３００ｎｍ（ナノメートル）である。
【００３２】
Ｐ＋拡散層１１５はＮ＋拡散層１１１の形成領域と一部重複して形成されている。Ｐ＋拡散層１１５はＮ＋拡散層１１１よりも浅い位置に形成されている。Ｐ＋拡散層１１５の実質的なＰ型不純物濃度はＰ型ウェル１０９のＰ型不純物濃度よりも高い。
【００３３】
Ｎ＋拡散層１１１とＮ＋拡散層１１３の間のＰ型ウェル１０９の上に、ゲート絶縁膜（図示は省略）を介してゲート電極１１７が形成されている。Ｐ＋拡散層１１５はゲート電極１１７とは間隔をもって配置されている。
【００３４】
画素１０３において、Ｐ型ウェル１０９とＮ＋拡散層１１１を有するＰＮ接合フォトダイオード１１９（光電変換素子）が形成されている。
【００３５】
Ｐ型ウェル１０９はＰＮ接合フォトダイオード１１９のアノードを構成している。
Ｎ＋拡散層１１１はＰＮ接合フォトダイオード１１９のカソードを構成している。
Ｐ＋拡散層１１５はＰＮ接合フォトダイオード１１９の表面の保護層として機能する。
【００３６】
Ｐ型シリコン層１０７はＰＮ接合フォトダイオード１１９のアノードを構成している。Ｐ＋シリコン基板１０５は複数の画素１０３の各ＰＮ接合フォトダイオード１１９で共通のアノードとして機能する。ＰＮ接合フォトダイオード１１９は、Ｐ型ウェル１０９とＮ＋拡散層１１１との間にＰＮ接合を備えている。
【００３７】
また、画素１０３において、Ｎ＋拡散層１１１、Ｎ＋拡散層１１３及びゲート電極１１７を有するＭＯＳＦＥＴ（ＭＯＳ Field-Effect Transistor）からなるトランジスタ１２１が形成されている。トランジスタ１２１は画素１０３の出力選択スイッチとして機能する。
【００３８】
画素１０３の周囲を囲って半導体基板１０１に深溝１２３が形成されている。深溝１２３は隣り合う画素１０３同士を分離している。また、深溝１２３は隣り合うＰＮ接合フォトダイオード１１９同士を分離している。
【００３９】
深溝１２３内に絶縁膜１２５を介して電極１２７が埋め込まれている。絶縁膜１２５は例えばシリコン酸化膜である。電極１２７は例えば半導体材料で形成されている。ここでは、電極１２７は例えばＮ型のポリシリコンで形成されている。なお、図２において、絶縁膜１２５の図示は省略されている。また、ゲート電極１１７と電極１２７は図示しない絶縁膜によって互いに絶縁されている。
【００４０】
深溝１２３はＰ型シリコン層１０７の底部よりも深い深さで形成されている。深溝１２３はＰ＋シリコン基板１０５に到達している。深溝１２３の深さは、例えば、Ｐ型シリコン層１０７の表面（Ｐ型ウェル１０９の表面）から３.０〜５.０μｍ程度である。また、深溝１２３の幅寸法は例えば０.３〜０.４μｍ程度である。
【００４１】
この実施例の駆動時には、電極１２７に所望の電圧が印加されることによって、各画素１０３の電気特性が変化する。
【００４２】
この実施例は、隣り合う画素１０３同士を深溝１２３によって分離することで、隣り合う画素１０３同士で発生した光電荷の混同を防ぐことができる。
【００４３】
さらに、この実施例は、深溝１２３がＰ＋シリコン基板１０５に到達しているので、より深い部分まで隣り合う画素１０３同士で発生した光電荷の混同を防ぐことができる。
【００４４】
電極１２７に電圧が印加されることによって、Ｐ型シリコン層１０７及びＰ型ウェル１０９の深溝１２３近傍部分のキャリア濃度が反転する。仮に、深溝１２３がＰ＋シリコン基板１０５に到達していない場合、深溝１２３の底部近傍でもＰ型シリコン層１０７のキャリア濃度が反転し、隣り合う画素１０３のＮ＋拡散層１１１同士を導通させるＮ型のチャネル（反転層）が形成される可能性がある。
【００４５】
このチャネルは、具体的には、隣り合う画素１０３のＮ＋拡散層１１１間で深溝１２３に接しているＰ型領域（Ｐ型ウェル１０９、Ｐ型シリコン層１０７）がＮ型に反転して発生する。例えば、この実施例の場合、シリコン酸化膜からなる絶縁膜１２５の膜厚が２０ｎｍとすると、反転する電圧はそれぞれ、Ｐ型ウェル１０９が０.６２０Ｖ（ボルト）程度、Ｐ型シリコン層１０７が０.０５１Ｖ程度である。この場合は、Ｐ＋シリコン基板１０５がＧＮＤなので、電極１２７の電圧がＰ型シリコン層１０７及びＰ型ウェル１０９が反転する程度であるとき、隣り合う画素１０３のＮ＋拡散層１１１同士が導通する。
【００４６】
光によって発生したキャリアはＮ＋拡散層１１１とＰ型ウェル１０９の電位差を拡げる方向に作用する。なお、光によって発生するキャリアは半導体基板１０１全体で発生する。光の波長によって半導体基板１０１表面から到達する距離が異なるが、例えばＰ型シリコン層１０７の領域では全域で発生する。
【００４７】
しかし、隣り合う画素１０３のＮ＋拡散層１１１同士を導通させるＮ型のチャネルが形成されていると、隣り合う画素１０３のＮ＋拡散層１１１同士は同電位となってしまい、光によって発生したキャリアによる信号成分は同じものとなってしまう。これでは、画素１０３間の違いが無くなってしまうため、イメージャとして機能しなくなってしまう。
【００４８】
この実施例では、深溝１２３がＰ＋シリコン基板１０５に到達している。Ｐ＋シリコン基板１０５はＰ型シリコン層１０７よりもＰ型不純物濃度が高い。したがって、Ｐ＋シリコン基板１０５はＰ型シリコン層１０７に比べて電極１２７への電圧印加に起因する反転層が形成されにくい。つまり、電極１２７への電圧印加によって深溝１２３の底部に反転層を形成するのに、より高い電圧が必要になる。
【００４９】
深溝１２３の底部にＰ型不純物濃度が高いＰ＋シリコン基板１０５が存在すると、その部分を反転させるのに必要な電極１２７に印加する電圧が非常に高いものになる。したがって、事実上、深溝１２３の底部に反転層を発生できないようにできる。これにより、電極１２７への電圧印加に起因する、隣り合う画素１０３のＮ＋拡散層１１１同士の導通が防止される。
【００５０】
また、この実施例では、深溝１２３によって隣り合う画素１０３同士は電気的に完全に分離される。したがって、この実施例は、隣り合う画素同士を酸化膜とＰＮ接合で分離する一般的なＣＭＯＳ半導体プロセスによる手法と比べて、隣り合う画素１０３の距離を縮めやすく、微細化がしやすいという利点がある。
【００５１】
以上のことは、Ｎ型とＰ型を入れ替えても、同様のことが言える。
また深溝１２３には、電極１２７を埋め込む代わりに、絶縁材料、例えばシリコン酸化膜やシリコン窒化膜を埋め込んでもよい。深溝１２３に絶縁材料を埋め込むようにすれば、深溝１２３の内壁に絶縁膜を形成する工程、例えば酸化工程が行われる場合に比べて、工程を１つ減らすことができ、製造プロセスを簡略化できる。なお、深溝１２３に埋め込まれる絶縁材料はシリコン酸化膜及びシリコン窒化膜に限定されない。
【００５２】
図３は、図１及び図２を参照して説明された実施例を作製するための製造工程の一例を説明するための断面図である。以下に説明する工程（ａ）から（ｄ）は図３中の（ａ）から（ｄ）に対応している。工程（ｅ）は図１及び図２を参照して説明する。なお、図１及び図２を参照して説明された実施例の製造方法は、以下に説明される製造工程例に限定されない。
【００５３】
（ａ）Ｐ＋シリコン基板１０５上にＰ型シリコン層１０７をエピタキシャル成長させた半導体基板１０１を用いる。Ｐ型シリコン層１０７に対して、光電変換素子を形成する領域を含んで、例えば、３０ｋｅＶ、１×１０13ｃｍ-2の条件でボロン注入を行う。窒素ガス雰囲気中で、１１５０℃、１時間の条件でドライブイン拡散を行い、Ｐ型シリコン層１０７に注入されたボロンを拡散させてＰ型ウェル１０９を形成する。
【００５４】
（ｂ）隣り合う画素１０３同士を分離するための深溝を形成するためのハードマスクとして、例えばＨＴＯ（High Temperature Oxide）膜２０１をＰ型ウェル１０９上に４００ｎｍ程度の厚みで成膜する。写真製版技術及びエッチング技術を用いて、上記深溝を形成する領域のＨＴＯ膜２０１を除去し、上記深溝に対応する深溝をもつハードマスクを形成する。ここで、ＨＴＯ膜２０１の深溝の幅寸法は例えば０.３〜０.４μｍ程度に設定する。
【００５５】
（ｃ）エッチング技術により、ＨＴＯ膜２０１からなるハードマスクを用いて、深溝１２３を形成する。Ｐ型シリコン層１０７を貫通してＰ＋シリコン基板１０５に到達する深さの深溝１２３を形成する。例えば、ＳＦ6、Ｏ2、Ａｒガスを用いたマイクロ波プラズマエッチングを行い、Ｐ型シリコン層１０７表面に垂直な方向に深溝１２３を形成する。深溝１２３の深さは例えば３.０〜５.０μｍ程度である。深溝１２３の幅寸法は例えば０.３〜０.４μｍ程度である。ここで、ハードマスクもエッチングされるため、ＨＴＯ膜２０１は１００ｎｍ程度に薄くなっている。
【００５６】
（ｄ）ＨＴＯ膜２０１を例えばウェットエッチングによって除去する。酸化処理を施して深溝１２３の内壁を酸化する。例えば、この酸化処理は、１０５０℃のドライ酸化により、厚みが１３０ｎｍ程度のシリコン酸化膜が形成される条件で行われる。その後、深溝１２３の内壁に形成したシリコン酸化膜を除去する。このシリコン酸化膜を除去することで、マイクロ波プラズマエッチングのダメージを除去できる。これにより、深溝１２３の形成時に発生する可能性のある結晶欠陥を緩和し、フォトダイオードを構成するＰＮ接合にリーク電流が起こることを防ぐことができる。
【００５７】
隣り合う画素１０３同士を絶縁分離するために、酸化処理を再度施して、深溝１２３の内壁にシリコン酸化膜からなる絶縁膜１２５を形成する。例えば、酸化処理は、８５０℃のウェット酸化により、厚みが２０ｎｍ程度のシリコン酸化膜が形成される条件で行われる。深溝１２３を埋めるために、例えば厚みが８００ｎｍ程度の半導体材料、例えばポリシリコンを成膜する。深溝１２３内に絶縁膜１２５を介して電極１２７が埋め込まれる。
【００５８】
（ｅ）電極１２７を全面エッチングし、深溝１２３に埋め込んだ電極１２７以外の余分な部分を除去する。その後は、一般的なＣＭＯＳ半導体プロセスを用いて、ＰＮ接合フォトダイオード１１９と、その信号を選択的に出力するためのトランジスタ１２１を形成する（図１及び図２を参照。）。
【００５９】
図４は、他の実施例を説明するための概略的な断面図である。
上記実施例では深溝１２３の底部はＰ＋シリコン基板１０５に配置されているが、図４に示されるように、深溝１２３はＰ＋シリコン基板１０５を貫通していてもよい。
【００６０】
また、上記実施例では光電変換素子としてＰＮ接合フォトダイオード１１９が用いられているが、実施例の固体撮像素子において光電変換素子はＰＮ接合フォトダイオードに限定されない。光電変換素子は、他の素子、例えばフォトトランジスタやＰＩＮフォトダイオード、アバランシェフォトダイオードなどであってもよい。
【００６１】
図５は、さらに他の実施例を説明するための概略的な断面図である。図６は、図５に示された実施例の概略的な平面図である。図５の断面は図６のＢ−Ｂ位置に対応している。この実施例は光電変換素子としてフォトトランジスタを備えている。
【００６２】
半導体基板３０１にＣＭＯＳイメージセンサの画素３０３が形成されている。画素３０３の平面寸法は例えば５.０×５.０μｍである。
【００６３】
半導体基板３０１は、例えばＮ＋シリコン基板３０５（第１導電型の第１半導体層）と、Ｎ＋シリコン基板３０５上に形成されたＮ型シリコン層３０７によって形成されている。
【００６４】
Ｎ＋シリコン基板３０５は、Ｎ型シリコン層３０７に比べて高濃度のＮ型不純物が導入されたシリコン基板である。Ｎ＋シリコン基板３０５のＮ型不純物濃度は、Ｎ型シリコン層３０７のＮ＋シリコン基板３０５に接する部分のＮ型不純物濃度よりも高い。Ｎ＋シリコン基板３０５のＮ型不純物濃度は例えば２×１０19ｃｍ-3程度である。Ｎ＋シリコン基板３０５の抵抗率は例えば０.００６Ω・ｃｍ程度である。Ｎ＋シリコン基板３０５のＮ型不純物濃度（第１導電型の不純物濃度）は、例えば２×１０18ｃｍ-3よりも高ければ反転層の形成を防げる。Ｎ＋シリコン基板３０５には所望の電圧、例えば５Ｖの電圧が印加される。
【００６５】
Ｎ型シリコン層３０７は、例えばエピタキシャル成長によって形成されたシリコン層である。Ｎ型シリコン層３０７のＮ型不純物濃度は例えば２×１０16ｃｍ-3程度である。Ｎ型シリコン層３０７の抵抗率は例えば１.０Ω・ｃｍ程度である。Ｎ型シリコン層３０７の厚みは例えば３.０〜５.０μｍ程度である。
【００６６】
Ｎ型シリコン層３０７の表面側にＮ型ウェル３０９が形成されている。Ｎ型ウェル３０９のＮ型不純物濃度はＮ型シリコン層３０７のＮ型不純物濃度よりも高い。Ｎ型ウェル３０９の実質的なＰ型不純物濃度は例えば１×１０17ｃｍ-3程度である。また、Ｎ型ウェル３０９の深さは例えば１〜２μｍである。
【００６７】
画素３０３のフォトトランジスタ領域３０３ａにおいて、Ｎ型シリコン層３０７の表面側にＰ型拡散層３１１（第２導電型半導体領域）が形成されている。Ｐ型拡散層３１１はＮ型ウェル３０９よりも深く形成されている。また、Ｐ型拡散層３１１はＮ＋シリコン基板３０５に到達しない深さで形成されている。Ｐ型拡散層３１１の深さは例えばＮ型シリコン層３０７の表面から１〜２μｍである。Ｐ型拡散層３１１の実質的なＰ型不純物濃度は例えば３×１０15ｃｍ-3程度である。フォトトランジスタ領域３０３ａにおいてＮ型ウェル３０９は形成されていない。
【００６８】
フォトトランジスタ領域３０３ａにおける、Ｐ型拡散層３１１の下のＮ型シリコン層３０７をＮ型シリコン層３３０（第１導電型の第２半導体層）とする。Ｎ型シリコン層３３０のＮ型不純物濃度は、Ｎ型シリコン層３０７と同じであり、例えば２×１０16ｃｍ-3程度である。
【００６９】
画素３０３のフォトトランジスタ領域３０３ａにおいて、Ｎ型シリコン層３０７の表面側にＮ＋拡散層３１３が形成されている。Ｎ＋拡散層３１３はＰ型拡散層３１１よりも浅く形成されている。Ｎ＋拡散層３１３の実質的なＮ型不純物濃度は例えば３×１０15ｃｍ-3程度である。また、Ｎ＋拡散層３１３の深さは例えばＮ型シリコン層３０７の表面から０.２〜０.３μｍ程度である。Ｎ＋拡散層３１３は例えばＧＮＤに接続される。
【００７０】
画素３０３の出力選択スイッチ領域３０３ｂにおいて、Ｎ型ウェル３０９の表面側に一対のＰ＋拡散層３１５が互いに間隔をもって形成されている。Ｐ＋拡散層３１５の実質的なＰ型不純物濃度は例えば５×１０20ｃｍ-3程度である。また、Ｐ＋拡散層３１５の深さは例えば２００〜３００ｎｍ程度である。
【００７１】
画素３０３の出力選択スイッチ領域３０３ｂにおいて、一対のＰ＋拡散層３１５の間のＮ型ウェル３０９の上に、ゲート絶縁膜（図示は省略）を介してゲート電極３１７が形成されている。
【００７２】
画素３０３において、フォトトランジスタ領域３０３ａに、Ｎ型シリコン層３３０とＰ型拡散層３１１とＮ＋拡散層３１３を有するフォトトランジスタ３１９が形成されている。
【００７３】
Ｎ型シリコン層３３０はフォトトランジスタ３１９のコレクタを構成している。
Ｐ型拡散層３１１はフォトトランジスタ３１９のベースを構成している。
Ｎ＋拡散層３１３はフォトトランジスタ３１９のエミッタを構成している。
【００７４】
Ｎ＋シリコン基板３０５は複数の画素３０３の各フォトトランジスタ３１９で共通のコレクタとして機能する。
フォトトランジスタ３１９は、Ｎ型シリコン層３３０とＰ型拡散層３１１との間、及びＰ型拡散層３１１とＮ＋拡散層３１３との間に、それぞれＰＮ接合を備えている。
【００７５】
また、画素３０３において、出力選択スイッチ領域３０３ｂに、一対のＰ＋拡散層３１５及びゲート電極３１７を有するＭＯＳＦＥＴからなるトランジスタ３２１が形成されている。トランジスタ３２１は画素３０３の出力選択スイッチとして機能する。
【００７６】
画素３０３の周囲を囲って半導体基板３０１に深溝３２３が形成されている。深溝３２３は隣り合う画素３０３同士を分離している。また、深溝３２３は隣り合うフォトトランジスタ３１９同士を分離している。また、深溝３２３は画素３０３内でフォトトランジスタ３１９とトランジスタ３２１を分離している。なお、フォトトランジスタ３１９とトランジスタ３２１は深溝３２３によって分離されていなくてもよい。
【００７７】
深溝３２３内に絶縁膜３２５を介して電極３２７が埋め込まれている。絶縁膜３２５は例えばシリコン酸化膜である。電極３２７は例えば半導体材料で形成されている。ここでは、電極３２７は例えばＮ型のポリシリコンで形成されている。なお、図６において、絶縁膜３２５の図示は省略されている。また、ゲート電極３１７と電極３２７は図示しない絶縁膜によって互いに絶縁されている。
【００７８】
なお、絶縁膜３２５及び電極３２７に替えて、深溝３２３内に絶縁材料が埋め込まれていてもよい。そのような絶縁材料として、例えばシリコン酸化膜やシリコン窒化膜を挙げることができる。
【００７９】
深溝３２３はＮ型シリコン層３０７及びＮ型シリコン層３３０の底部よりも深い深さで形成されている。深溝３２３はＮ＋シリコン基板３０５に到達している。深溝３２３の深さは、例えば、Ｎ型シリコン層３０７の表面から３.０〜５.０μｍ程度である。また、深溝３２３の幅寸法は例えば０.３〜０.４μｍ程度である。
【００８０】
この実施例の駆動時には、電極３２７に所望の電圧が印加されることによって、各画素３０３の電気特性が変化する。
【００８１】
この実施例は、隣り合う画素３０３同士を深溝３２３によって分離することで、隣り合う画素３０３同士で発生した光電荷の混同を防ぐことができる。
【００８２】
さらに、この実施例は、深溝３２３がＮ＋シリコン基板３０５に到達しているので、より深い部分まで隣り合う画素３０３同士で発生した電荷の混同を防ぐことができる。また、この実施例は、深溝３２３がＮ＋シリコン基板３０５に到達しているので、電極３２７への電圧印加に起因して隣り合う画素３０３のＰ型拡散層３１１同士が導通することを防止できる。
【００８３】
Ｐ型拡散層３１１に関して、電極３２７にある大きさ以上の電圧が印加されることによって、深溝３２３近傍部分にＮ型の反転層が形成される。例えば、この実施例の場合、Ｐ型拡散層３１１に１Ｖ程度の電圧がかかっている状態で、シリコン酸化膜からなる絶縁膜３２５の膜厚が２０ｎｍとすると、Ｐ型拡散層３１１が反転する電圧は電極３２７から見て−０.２４５Ｖ程度である。つまり、例えば０.７５５〜５Ｖ程度の電圧が電極３２７に印加されると、Ｐ型拡散層３１１にＮ型の反転層が形成される。
【００８４】
また、Ｎ型シリコン層３３０に関して、電極３２７にある大きさ以下の電圧が印加されることによって、深溝３２３近傍部分にＰ型の反転層が形成される。例えば、この実施例の場合、Ｎ型シリコン層３３０に５Ｖ程度の電圧がかかっている状態で、シリコン酸化膜からなる絶縁膜３２５の膜厚が２０ｎｍとすると、Ｎ型シリコン層３３０が反転する電圧は電極３２７から見て−１.３３２Ｖ程度である。つまり、例えば０〜３.６６８Ｖ程度の電圧が電極３２７に印加されると、Ｎ型シリコン層３３０にＰ型の反転層が形成される。なお、電極３２７に０Ｖの電圧が印加されるとは、電極３２７に電圧が印加されていないことを意味する。
【００８５】
また、Ｎ＋シリコン基板３０５に関して、電極３２７に印加される電圧が０〜５Ｖ程度の範囲内では、Ｐ型の反転層は形成されない。
【００８６】
仮に、深溝３２３がＮ＋シリコン基板３０５に到達していない場合、深溝３２３の底部近傍に位置するＮ型シリコン層３３０の部分に形成されるＰ型の反転層によって、隣り合う画素３０３のＰ型拡散層３１１同士が導通する可能性がある。
【００８７】
例えば、電極３２７に０〜０.７５５Ｖ程度の電圧が印加されているとき、Ｎ型シリコン層３３０にＰ型の反転層が形成され、Ｐ型拡散層３１１にはＮ型の反転層が形成されないので、隣り合う画素３０３のＰ型拡散層３１１同士が導通する。なお、電極３２７に０.７５５〜３.６６８Ｖ程度の電圧が印加されているときは、Ｎ型シリコン層３３０にＰ型の反転層が形成されるが、Ｐ型拡散層３１１にＮ型の反転層が形成されるので、隣り合う画素３０３のＰ型拡散層３１１同士は導通しない。
【００８８】
隣り合う画素３０３のＰ型拡散層３１１同士が導通して同電位となっている状態では、光によって発生したキャリアによる信号成分は隣り合う画素３０３で同じものとなってしまうので、イメージャとして機能しなくなる。
【００８９】
この実施例では、深溝３２３がＮ＋シリコン基板３０５に到達している。Ｎ＋シリコン基板３０５はＮ型シリコン層３３０よりもＮ型不純物濃度が高い。したがって、Ｎ＋シリコン基板３０５はＮ型シリコン層３３０に比べてＰ型の反転層が形成されにくい。
【００９０】
深溝３２３の底部にＮ型不純物濃度が高いＮ＋シリコン基板３０５が存在すると、その部分を反転させるのに必要なＮ＋シリコン基板３０５に印加する電圧が非常に高いものになる。したがって、事実上、深溝３２３の底部にＰ型の反転層を発生できないようにできる。これにより、隣り合う画素３０３のＰ型拡散層３１１同士の導通が防止される。なお、この実施例では、電極３２７に例えば０〜１Ｖ程度の電圧が印加されることが想定されている。
【００９１】
また、この実施例では、深溝３２３によって隣り合う画素３０３同士は電気的に完全に分離される。したがって、この実施例は、隣り合う画素３０３同士を酸化膜とＰＮ接合で分離する一般的なＣＭＯＳ半導体プロセスによる手法と比べて、隣り合う画素３０３の距離を縮めやすく、微細化がしやすいという利点がある。
【００９２】
図５及び図６に示された実施例の構成において、Ｎ型とＰ型を入れ替えても、図５及び図６に示された実施例と同様の作用及び効果が得られる。
【００９３】
また、本発明の半導体装置において、光電変換素子をＰＮ接合フォトダイオードやフォトトランジスタではなく、ＰＩＮフォトダイオードやアバランシェフォトダイオードとしてもよい。
【００９４】
図７は、さらに他の実施例を説明するための概略的な断面図である。この実施例は光電変換素子としてＰＩＮフォトダイオードを備えている。図７において図１及び図２と同じ機能を果たす部分には同じ符号が付され、それらの部分の説明は省略される。
【００９５】
この実施例の固体撮像素子は、光電変換素子として、図１及び図２に示された実施例のＰＮ接合フォトダイオード１１９に替えて、ＰＩＮフォトダイオード１３１を備えている。ＰＩＮフォトダイオード１３１は、Ｐ＋シリコン基板１０５とＰ型シリコン層１０７とＰ型ウェル１０９とＮ＋拡散層１１１とイントリンシック領域１３３を有している。
【００９６】
Ｐ＋シリコン基板１０５、Ｐ型シリコン層１０７及びＰ型ウェル１０９はＰＩＮフォトダイオード１３１のアノードを構成している。Ｎ＋拡散層１１１はＰＩＮフォトダイオード１３１のカソードを構成している。
【００９７】
イントリンシック領域１３３は実質的に不純物を含まない真性半導体層である。イントリンシック領域１３３は、Ｐ型ウェル１０９よりも浅く、かつＮ＋拡散層１１１よりも深い位置で、Ｐ型ウェル１０９及びＮ＋拡散層１１１に接して配置されている。
【００９８】
光電変換素子としてＰＩＮフォトダイオード１３１が用いられることにより、光電変換素子としてＰＮ接合フォトダイオードが用いられる場合に比べて、光に対する出力信号をより大きくすることができる。
【００９９】
図８は、さらに他の実施例を説明するための概略的な断面図である。この実施例は光電変換素子としてアバランシェフォトダイオードを備えている。図８において図１及び図２と同じ機能を果たす部分には同じ符号が付され、それらの部分の説明は省略される。
【０１００】
この実施例の固体撮像素子は、光電変換素子として、図１及び図２に示された実施例のＰＮ接合フォトダイオード１１９に替えて、アバランシェフォトダイオード１３５を備えている。アバランシェフォトダイオード１３５は、Ｐ＋シリコン基板１０５とＰ型シリコン層１０７とＰ型ウェル１０９とＮ＋拡散層１１１を有している。
【０１０１】
Ｐ＋シリコン基板１０５、Ｐ型シリコン層１０７及びＰ型ウェル１０９はアバランシェフォトダイオード１３５のアノードを構成している。Ｎ＋拡散層１１１はアバランシェフォトダイオード１３５のカソードを構成している。
【０１０２】
Ｐ型シリコン層１０７の不純物濃度が十分低いので、アバランシェフォトダイオード１３５に高い電界をかけることができる。高い電界がかかった状態ではキャリアが原子と衝突して電子なだれを起こすので、キャリアの数を増やすことができる。したがって、アバランシェフォトダイオード１３５は光に対する出力信号をより大きくすることができる。
【０１０３】
光電変換素子としてアバランシェフォトダイオード１３５が用いられることにより、光電変換素子としてＰＮ接合フォトダイオードが用いられる場合に比べて、光に対する出力信号をより大きくすることができる。
【０１０４】
また、上記で説明された実施例は、縦型のフォトダイオードやフォトトランジスタを用いているが、実施例の固体撮像素子において、光電変換素子は横型のフォトダイオードやフォトトランジスタであってもよい。
【０１０５】
図９は、さらに他の実施例を説明するための概略的な断面図である。この実施例は光電変換素子として横型のＰＮ接合フォトダイオードを備えている。図９において図１及び図２と同じ機能を果たす部分には同じ符号が付され、それらの部分の説明は省略される。
【０１０６】
この実施例の固体撮像素子は、光電変換素子として、図１及び図２に示された実施例の縦型のＰＮ接合フォトダイオード１１９に替えて、横型のＰＮ接合フォトダイオード１３９を備えている。横型のＰＮ接合フォトダイオード１３９は、Ｐ型ウェル１０９とＮ＋拡散層１１１を有している。
【０１０７】
Ｐ型ウェル１０９はＰＮ接合フォトダイオード１３９のアノードを構成している。Ｎ＋拡散層１１１はＰＮ接合フォトダイオード１３９のカソードを構成している。この実施例では、Ｐ型シリコン層１０７及びＰ＋シリコン基板１０５はＰＮ接合フォトダイオード１３９のアノードを構成していない。
【０１０８】
Ｐ型ウェル１０９の表面側にＰ＋拡散層１４１が配置されている。Ｐ＋拡散層１４１は、Ｎ＋拡散層１１１、Ｎ＋拡散層１１３及びＰ＋拡散層１１５とは間隔をもって配置されている。Ｐ＋拡散層１４１はＰＮ接合フォトダイオード１３９のアノードコンタクトとして用いられる。
【０１０９】
このように、実施例の固体撮像素子において、光電変換素子は横型のＰＮ接合フォトダイオード１３９であってもよい。
なお、実施例の固体撮像素子において、光電変換素子は、横型のＰＩＮフォトダイオードや横型のアバランシェフォトダイオードであってもよい。
【０１１０】
図１０は、さらに他の実施例を説明するための概略的な断面図である。この実施例は光電変換素子として横型のフォトトランジスタを備えている。図１０において図５及び図６と同じ機能を果たす部分には同じ符号が付され、それらの部分の説明は省略される。
【０１１１】
この実施例の固体撮像素子は、光電変換素子として、図５及び図６に示された実施例の縦型のフォトトランジスタ３１９に替えて、フォトトランジスタ領域３０３ａに横型のフォトトランジスタ３３１を備えている。横型のフォトトランジスタ３３１は、Ｎ型シリコン層３０７からなるＮ型シリコン層３３０とＰ型拡散層３１１とＮ＋拡散層３１３を有している。
【０１１２】
Ｎ型シリコン層３３０はフォトトランジスタ３３１のコレクタを構成している。Ｐ型拡散層３１１はフォトトランジスタ３３１のベースを構成している。Ｎ＋拡散層３１３はフォトトランジスタ３３１のエミッタを構成している。この実施例では、Ｎ＋シリコン基板３０５はフォトトランジスタ３３１のコレクタを構成していない。
【０１１３】
フォトトランジスタ領域３０３ａにおいて、Ｎ型シリコン層３３０の表面側にＮ＋拡散層３３３が配置されている。Ｎ＋拡散層３３３は、Ｐ型拡散層３１１及びＮ＋拡散層３１３とは間隔をもって配置されている。Ｎ＋拡散層３３３はフォトトランジスタ３３１のコレクタコンタクトとして用いられる。
【０１１４】
このように、実施例の固体撮像素子において、光電変換素子は横型のフォトトランジスタ３３１であってもよい。
【０１１５】
図７から図１０に示された実施例の構成において、Ｎ型とＰ型を入れ替えても、図７から図１０に示された実施例と同様の作用及び効果が得られる。
【０１１６】
以上、本発明の実施例を説明したが、上記実施例での数値、材料、配置、個数等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１１７】
例えば、上記実施例では半導体基板としてシリコン基板が用いられているが、実施例の固体撮像素子において、半導体基板はシリコン基板以外の半導体基板であってもよい。
【０１１８】
また、実施例の固体撮像素子において、光電変換素子の構成は、図１及び図２、図７、図８又は図９に示されたフォトダイオードの構成、ならびに、図５及び図６又は図１０に示されたフォトトランジスタの構成に限定されない。
【符号の説明】
【０１１９】
１０３  画素
１０５  Ｐ＋シリコン基板（第１半導体層）
１０７  Ｐ型シリコン層（第２半導体層）
１１１  Ｎ＋拡散層（第２導電型半導体領域）
１２３  深溝
１２７  電極
１３１  ＰＩＮフォトダイオード
１３５  アバランシェフォトダイオード
３０３  画素
３０５  Ｎ＋シリコン基板（第１半導体層）
３１１  Ｐ型拡散層（第２導電型半導体領域）
３１９，３３１  フォトトランジスタ
３２３  深溝
３２７  電極
３３０  Ｎ型シリコン層（第２半導体層）
【先行技術文献】
【特許文献】
【０１２０】
【特許文献１】特開２０１３−０４８１３２号公報
【図１】
2016092178.tif 000003
【図２】
2016092178.tif 000004
【図３】
2016092178.tif 000005
【図４】
2016092178.tif 000006
【図５】
2016092178.tif 000007
【図６】
2016092178.tif 000008
【図７】
2016092178.tif 000009
【図８】
2016092178.tif 000010
【図９】
2016092178.tif 000011
【図１０】
2016092178.tif 000012