(57)【要約】      （修正有）【課題】ノイズを低減する半導体装置及び信号供給方法の製造方法を提供する。【解決手段】半導体装置ＬＳＩ１０では、内部回路である回路３０及び回路３２等が動作する電圧Ｖ２よりも低い電圧Ｖ１で、ＰＬＬ回路２０、ｎ分周回路２２、及びｍ分周回路２４が動作し、発生する放射ノイズを抑制する。また、ｍ分周回路２４から出力されたクロック信号は、レベルシフタ２６により、電圧Ｖ１よりも高い電圧Ｖ２レベルに変換して出力する。【選択図】図１
2016052107.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧で動作するＰＬＬ回路と、前記第１の電圧で動作する第１の分周回路を備え、前記ＰＬＬ回路は、基準信号と前記第１の分周回路から出力された第１の信号とに基づいて、前記基準信号の周波数を逓倍した前記第１の電圧に応じたレベルのクロック信号を出力し、前記第１の分周回路は、前記ＰＬＬ回路から出力されたクロック信号の周波数を前記逓倍に応じた数で分周した前記第１の信号を出力する周波数変換部と、
前記第１の電圧で動作し、前記ＰＬＬ回路から出力されたクロック信号の周波数を所定の周波数に分周したクロック信号を出力する第２の分周回路と、
前記第２の分周回路から出力されたクロック信号を、前記第１の電圧よりも高い第２の電圧に応じたレベルに変換して出力するレベルシフタと、
を備えた半導体装置。
【請求項２】
前記第２の電圧で動作し、前記レベルシフタから出力されたクロック信号に基づいて動作する回路部を備えた、
請求項１に記載の半導体装置。
【請求項３】
第１のモードまたは第２のモードのいずれで前記ＰＬＬ回路を駆動するか受け付け、前記第１のモードを受け付けた場合は、第１の駆動電流を前記ＰＬＬ回路に供給するよう制御し、前記第２のモードを受け付けた場合は、前記第１の駆動電流よりも多い第２の駆動電流を前記ＰＬＬ回路に供給する制御部を備えた、
請求項１または請求項２に記載の半導体装置。
【請求項４】
複数のモードと、前記ＰＬＬ回路の駆動電流、前記第１の電圧、前記第２の電圧、前記逓倍、及び前記第２の分周回路の分周率の少なくとも１つとの対応関係を記憶した記憶部と、
前記ＰＬＬ回路を駆動するモードを受け付け、前記記憶部に記憶されている対応関係に基づいて、前記受け付けたモードに応じた、前記ＰＬＬ回路の駆動電流、前記第１の電圧、前記第２の電圧、前記逓倍、及び前記第２の分周回路の分周率の少なくとも１つを制御する制御部を備えた、
請求項１または請求項２に記載の半導体装置。
【請求項５】
第１の電圧で動作するＰＬＬ回路と前記第１の電圧で動作する第１の分周回路を備えた周波数変換部の前記ＰＬＬ回路により、基準信号と前記第１の分周回路から出力された第１の信号とに基づいて、前記基準信号の周波数を逓倍した前記第１の電圧に応じたレベルのクロック信号を出力し、
前記第１の分周回路により、前記ＰＬＬ回路から出力されたクロック信号の周波数を前記逓倍に応じた数で分周した前記第１の信号を前記ＰＬＬ回路に出力し、
前記第１の電圧で動作する第２の分周回路により、前記ＰＬＬ回路から出力されたクロック信号の周波数を所定の周波数に分周したクロック信号を出力し、
レベルシフタにより、前記第２の分周回路から出力されたクロック信号を、前記第１の電圧よりも高い第２の電圧に応じたレベルに変換して出力する、
を備えた信号供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び信号供給法に関するものである。
【背景技術】
【０００２】
従来から基準信号を発振させる発振回路が知られている。例えば、特許文献１及び特許文献２には、発振回路で発振させた発振信号を所定のレベルにレベルシフトして出力する発振器が記載されている。
【０００３】
また、このような発振器の出力である発振信号により内部の回路を駆動させることが行われている（例えば、特許文献３参照）。
【０００４】
近年、このような発振器としてＰＬＬ（Phase Locked Loop）回路が用いられており、特に、高速クロックを必要とするマイコン等の半導体装置においては、低速のクロックの基準信号をＰＬＬ回路により逓倍することにより、高速のクロック信号を生成し、システム（内部回路）を駆動するシステムクロックとして利用することが行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３１４１３０号公報
【特許文献２】特開２００２−３３６４４号公報
【特許文献３】特開平２−１６５２１６号後方
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１〜特許文献３に記載の技術では、ノイズが問題になる場合があった。
【０００７】
一方、ＰＬＬ回路を用いた場合では、基準信号を逓倍して、本来必要とするクロック信号よりも周波数が高速（２倍や４倍）のクロック信号を生成し、生成したクロック信号を分周回路により分周して用いることが一般的である。ＰＬＬ回路により逓倍されたクロック信号は、高調波を含み、例えばラジオ等が使用する周波数と重なることがあり、ＰＬＬ回路から出力されるクロック信号による放射ノイズが問題となる場合があった。
【０００８】
また、ＰＬＬ回路では、基準信号と、出力したクロック信号を分周した信号との位相差に基づいて出力するクロック信号を基準信号に同期させるため、複数の周波数のクロック信号が発生することになる。周波数に応じて、発生するノイズが異なるため、ＰＬＬ回路を用いた場合では、複数種類のノイズが発生する場合がある。
【０００９】
本発明は、ノイズを低減することができる半導体装置及び信号供給方法の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の半導体装置は、第１の電圧で動作するＰＬＬ回路と、前記第１の電圧で動作する第１の分周回路を備え、前記ＰＬＬ回路は、基準信号と前記第１の分周回路から出力された第１の信号とに基づいて、前記基準信号の周波数を逓倍した前記第１の電圧に応じたレベルのクロック信号を出力し、前記第１の分周回路は、前記ＰＬＬ回路から出力されたクロック信号の周波数を前記逓倍に応じた数で分周した前記第１の信号を出力する周波数変換部と、前記第１の電圧で動作し、前記ＰＬＬ回路から出力されたクロック信号の周波数を所定の周波数に分周したクロック信号を出力する第２の分周回路と、前記第２の分周回路から出力されたクロック信号を、前記第１の電圧よりも高い第２の電圧に応じたレベルに変換して出力するレベルシフタと、を備える。
【００１１】
また、本発明の信号供給方法は、第１の電圧で動作するＰＬＬ回路と前記第１の電圧で動作する第１の分周回路を備えた周波数変換部の前記ＰＬＬ回路により、基準信号と前記第１の分周回路から出力された第１の信号とに基づいて、前記基準信号の周波数を逓倍した前記第１の電圧に応じたレベルのクロック信号を出力し、前記第１の分周回路により、前記ＰＬＬ回路から出力されたクロック信号の周波数を前記逓倍に応じた数で分周した前記第１の信号を前記ＰＬＬ回路に出力し、前記第１の電圧で動作する第２の分周回路により、前記ＰＬＬ回路から出力されたクロック信号の周波数を所定の周波数に分周したクロック信号を出力し、レベルシフタにより、前記第２の分周回路から出力されたクロック信号を、前記第１の電圧よりも高い第２の電圧に応じたレベルに変換して出力する。
【発明の効果】
【００１２】
本発明によれば、ノイズを低減することができる、という効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態のＬＳＩ（Large Scale Integration）の一例を示す概略構成図である。
【図２】第２の実施の形態のＬＳＩの一例を示す概略構成図である。
【図３】第２の実施の形態のＣＰＵの処理の一例を示すフローチャートである。
【図４】第３の実施の形態のＬＳＩの一例を示す概略構成図である。
【図５】電圧Ｖ１、電圧Ｖ２、駆動電流Ｉ、分周率ｎ、及び分周率ｍの少なくとも１つと、モードとの対応関係の一例を説明するための説明図である。
【図６】第３の実施の形態のＣＰＵの処理の一例を示すフローチャートである。
【発明を実施するための形態】
【００１４】
以下では、図面を参照して、各実施の形態を詳細に説明する。
【００１５】
［第１の実施の形態］
まず、本実施の形態の半導体装置の一例であるＬＳＩの構成について説明する。図１に、本実施の形態の半導体装置の概略構成図を示す。
【００１６】
本実施の形態のＬＳＩ１０は、図１に示すように、ＰＬＬ回路２０、ｎ分周回路２２、ｍ分周回路２４、レベルシフタ２６、ＣＰＵ（Central Processing Unit）２８、回路３０、回路３２、及びメモリ３４を備えている。
【００１７】
本実施の形態のＬＳＩ１０は、ＰＬＬ回路２０、ｎ分周回路２２、及びｍ分周回路２４が動作する電圧を調整することにより、放射ノイズを低減するものである。
【００１８】
ＰＬＬ回路２０、ｎ分周回路２２、ｍ分周回路２４、及びレベルシフタ２６は、電圧Ｖ１がレギュレータ（図示省略）から供給される低電圧部１２に設けられており、各々、電圧Ｖ１に基づいて動作する。一方、レベルシフタ２６、ＣＰＵ２８、回路３０、回路３２、及びメモリ３４は、電圧Ｖ１よりも高電圧である電圧Ｖ２がレギュレータから供給される高電圧部１４に設けられており、各々、電圧Ｖ２に基づいて動作する。
【００１９】
本実施の形態のＬＳＩ１０では、いわゆる周波数シンセサイザである周波数変換部２３がＰＬＬ回路２０及びｎ分周回路２２を含んでいる。ＰＬＬ回路２０は、入力された基準クロック信号とｎ分周回路２２から出力されたクロック信号との位相差に基づいて、出力するクロック信号の位相差を調整し、基準クロック信号の周波数を逓倍（本実施の形態ではｎ（ｎは１以上の自然数）倍）して出力する機能を有する。ｎ分周回路２２は、第１の分周回路の一例であり、ＰＬＬ回路２０から出力されたクロック信号の周波数を１／ｎに分周したクロック信号をＰＬＬ回路２０に第１の信号の一例として出力する機能を有する。
【００２０】
ｍ分周回路２４は、第２の分周回路の一例であり、ＰＬＬ回路２０から出力されたクロック信号の周波数を１／ｍ（ｍは、１以上の自然数）に分周したクロック信号をレベルシフタ２６に出力する機能を有する。
【００２１】
レベルシフタ２６は、ｍ分周回路２４から出力されたクロック信号のレベル（電圧レベル）を電圧Ｖ２に応じたレベルに変換してシステムクロックとして出力する機能を有する。
【００２２】
ＣＰＵ２８は、制御部の一例であり、メモリ３４に記憶されている各種プログラムを実行することにより、ＬＳＩ１０全体を制御する機能を有する。本実施の形態のメモリ３４は、不揮発性のメモリであれば、特に限定されるものではない。なお、ｎ分周回路２２及びｍ分周回路２４の少なくとも一方がプログラムブル分周回路である場合は、対応するｎ及びｍの少なくとも一方に関する情報を、メモリ３４に記憶するようにしてもよい。
【００２３】
回路３０及び回路３２は、システムクロックに応じて動作し、種々の機能を実現するための内部回路であり、実現する種々の機能等については特に限定されるものではない。レベルシフタ２６、ＣＰＵ２８、回路３０、回路３２、及びメモリ３４は、バス３６により、互いに信号の授受が可能に接続されている。
【００２４】
次に、本実施の形態のＬＳＩ１０の動作について説明する。なお、以下では具体例として、基準クロック信号の周波数をＸ［ＭＨｚ］として説明する。
【００２５】
ＰＬＬ回路２０には、基準クロック信号と、ｎ分周回路２２から出力された信号とが入力される。ＰＬＬ回路２０は、位相比較回路（図４参照）を備えており、基準クロック信号とｎ分周回路２２から出力された信号との位相差に基づいて、基準クロック信号の周波数をｎ倍したクロック信号を出力する。ＰＬＬ回路２０から出力されるクロック信号の周波数は、Ｘ×ｎ［ＭＨｚ］である。また、ＰＬＬ回路２０は、電圧Ｖ１で動作するため、ＰＬＬ回路２０から出力されるクロック信号は、電圧Ｖ１に応じたレベルの信号である。
【００２６】
ｎ分周回路２２は、ＰＬＬ回路２０から出力されたクロック信号の周波数を１／ｎに分周したクロック信号をＰＬＬ回路２０に出力する。ｎ分周回路２２から出力されるクロック信号の周波数は、Ｘ［ＭＨｚ］であり、電圧Ｖ１に応じたレベルの信号である。
【００２７】
ＰＬＬ回路２０から出力されたクロック信号は、ｍ分周回路２４に入力される。ｍ分周回路２４は、入力されたクロック信号の周波数を１／ｍに分周したクロック信号を出力する。ｍ分周回路２４から出力されるクロック信号の周波数は、（Ｘ×ｎ）／ｍ［ＭＨｚ］であり、電圧Ｖ１に応じたレベルの信号である。
【００２８】
レベルシフタ２６は、ｍ分周回路２４から出力されたクロック信号のレベル（電圧レベル）を電圧Ｖ１から電圧Ｖ２に変換して、変換したクロック信号をシステムクロックとして、ＣＰＵ２８、回路３０、回路３２、及びメモリ３４に供給する。従って、システムクロックの周波数は、（Ｘ×ｎ）／ｍ［ＭＨｚ］であり、電圧Ｖ２に応じたレベルの信号である。ｍ分周回路２４から出力されたクロック信号は、電圧Ｖ２に応じたレベルの信号であり、電圧Ｖ１＜電圧Ｖ２であるため、そのままでは、システムクロックとして使用できなかったが、レベルシフタ２６におりレベルを変換することによりシステムクロックとして使用できるようになる。
【００２９】
このように、ＰＬＬ回路２０、ｎ分周回路２２、及びｍ分周回路２４の各々から出力されたクロック信号はそれぞれ周波数が異なる。一般に、クロック信号が伝送路を伝送する際、信号周波数に応じて放射ノイズが発生する。放射ノイズの強度は、電力に比例し、電力が大きければ、放射ノイズは強くなる。電力Ｗは、電圧をＶ、電流をＩ、抵抗値をＲとすると下記（１）式で表される。
【００３０】
電力Ｗ＝Ｖ２／Ｒ  （１）
【００３１】
従って、（１）式からわかるように、放射ノイズの強度は、電圧の二乗に比例する。
【００３２】
本実施の形態のＬＳＩ１０のＰＬＬ回路２０、ｎ分周回路２２、及びｍ分周回路２４の各々から出力されたクロック信号に起因する放射ノイズは、電圧Ｖ１の二乗に応じた強度となる。電圧Ｖ２で、ＰＬＬ回路２０、ｎ分周回路２２、及びｍ分周回路２４を駆動して、各々から出力されたクロック信号のレベルを電圧Ｖ２に応じたレベルとした場合に比べて、電圧Ｖ１が電圧Ｖ２よりも低電圧であるため、発生する放射ノイズが抑制される。具体的には、本実施の形態のＬＳＩ１０では、（電圧Ｖ１／電圧Ｖ２）の二乗に比例して放射ノイズを抑制することができる。
【００３３】
［第２の実施の形態］
まず、本実施の形態の半導体装置の一例であるＬＳＩの構成について説明する。図２に、本実施の形態の半導体装置の概略構成図を示す。
【００３４】
本実施の形態のＬＳＩ１０では、駆動するモードとして、低ノイズモードと、高速モードと、２つのモードを備えている。低ノイズモードは、第１の実施の形態と同様にＬＳＩ１０が動作する場合である。高速モードは、低ノイズモードよりも高速でＰＬＬ回路２０を駆動させる場合である。
【００３５】
第１の実施の形態のように、ＰＬＬ回路２０を電圧Ｖ１で動作させる場合、例えば、電圧Ｖ２で動作させた場合に比べて、電圧が低い分、速度が遅くなる場合がある。このような場合、ＰＬＬ回路２０の駆動電流を多くすることにより、ＰＬＬ回路２０の速度を早くすることができる。そのため、高速モードでは、低ノイズモードでＰＬＬ回路２０を駆動させる場合の駆動電流よりも多い駆動電流で、ＰＬＬ回路２０を駆動させる。なお、駆動電流が多くなることにより、発生する放射ノイズは大きくなるが、放射ノイズの低減、及び要求される速度を両立する観点からは、電圧及び駆動電流の両者により、調整することが好ましい。具体的に、本実施の形態では、第１の実施の形態で示せた上記（１）式から解るように、電圧に比して、電流が放射ノイズに与える影響は小さい。高速モードにおけるＰＬＬ回路２０の駆動電流をどの程度にするかは、発生する放射ノイズと、要求される速度とに応じて定めるようにすればよい。
【００３６】
本実施の形態のＬＳＩ１０では、ＣＰＵ２８が、低ノイズモード及び高速モードのいずれであるかを受け付け、受け付けたモードに応じて、ＰＬＬ回路２０に供給する駆動電流Ｉを制御する機能を有している。
【００３７】
図２に示すように、本実施の形態のＰＬＬ回路２０は、位相比較回路４０及びＶＣＯ（Voltage Controlled Oscillator）４２を備えている。位相比較回路４０は、基準クロック信号及びｎ分周回路２２から出力された信号の位相を比較する機能を有する。位相比較回路４０から出力された信号は、図示を省略したローパスフィルタを介してＶＣＯ４２に入力される。従って、ＶＣＯ４２に入力される信号は、直流電圧（直流信号）である。
【００３８】
ＶＣＯ４２は、入力された直流信号を発振させることにより、クロック信号を出力する機能を有する。本実施の形態のＶＣＯ４２は、リングＶＣＯであり、複数のインバータ４２Ａと、電流源４２Ｂと、を含んでいる。なお、図２では、インバータ４２Ａを３つ（３段）としたが、インバータ４２Ａの数は、３つに限るものではない。電流源４２Ｂは、各インバータ４２Ａに駆動電流Ｉを供給する機能を有する。
【００３９】
ＣＰＵ２８は、駆動電流Ｉをインバータ４２Ａに供給するように、ＶＣＯ４２の電流源４２Ｂを制御する。
【００４０】
次に、本実施の形態のＬＳＩ１０の動作について説明する。なお、基準クロック信号からシステムクロックを生成する、ＰＬＬ回路２０、ｎ分周回路２２、ｍ分周回路２４、及びレベルシフタ２６の動作は第１の実施の形態と同様であるため、説明を省略する。ここでは、ＣＰＵ２８が各モードに応じて、駆動電流Ｉ（ＶＣＯ４２）を制御する処理について説明する。
【００４１】
本実施の形態のＣＰＵ２８の処理の一例のフローチャートを図３に示す。なお、本実施の形態では、図３に示した処理を実行するためのプログラムは、予めメモリ３４等に記憶されている。
【００４２】
低ノイズモード、及び高速モードのいずれかとするかは、予めメモリ３４等に設定しておいてもよい。また、例えば、ユーザがいずれのモードとするかを設定できるようにしてもよい。また、例えば、ＬＳＩ１０の回路３０及び回路３２等の状態（例えば、待機状態）に対応して何れのモードとするかを定めておいてもよい。
【００４３】
ステップＳ１００では、ＣＰＵ２８が、モードの切り替えを受け付けて、モードが切り替えられたかを判断する。切り替えられてない場合は、待機状態になり、切り替えられると、ステップＳ１０２へ移行する。
【００４４】
ステップＳ１０２では、ＣＰＵ２８は、低ノイズモードに切り替えられたかを判断する。低ノイズモードに切り替えられた場合は、ステップＳ１０４へ進み、ＣＰＵ２８が、ＰＬＬ回路２０に供給する駆動電流Ｉを減少させるようＶＣＯ４２の電流源４２Ｂに指示した後、ステップＳ１０８へ移行する。
【００４５】
一方ステップＳ１０２で否定された場合は、高速モードに切り替えられた場合であるため、ステップＳ１０６へ移行して、ＣＰＵ２８が、ＰＬＬ回路２０に供給する駆動電流Ｉを増加させるようＶＣＯ４２の電流源４２Ｂに指示した後、ステップＳ１０８へ移行する。
【００４６】
ステップＳ１０８では、ＣＰＵ２８が、本処理を終了するか否かを判断する。例えば、ＬＳＩ１０の電源がオフになった場合等は本処理を終了する。一方、本処理を終了しない場合は、ステップＳ１００に戻り、本処理を繰り返す。
【００４７】
このように本実施の形態のＬＳＩ１０では、低ノイズモードと、高速モードと２つのモードを有している。ＣＰＵ２８は、いずれのモードであるかを判断し、低ノイズモードの場合は、第１の実施の形態と同様に動作させ、高速モードの場合は、低ノイズモードよりも多い駆動電流で、ＰＬＬ回路２０のＶＣＯ４２を駆動するよう、ＶＣＯ４２の電流源４２ＢをＣＰＵ２８が制御する。従って、第１の実施の形態と同様に放射ノイズを低減すると共に、ＰＬＬ回路２０の速度を高速にすることができる。
【００４８】
また、本実施の形態のＬＳＩ１０では、放射ノイズを低減させながら、ＰＬＬ回路２０を高速で動作させる場合と、より放射ノイズを抑制する場合とで、使い分けを行うことができる。
【００４９】
［第３の実施の形態］
まず、本実施の形態の半導体装置の一例であるＬＳＩの構成について説明する。図４に、本実施の形態の半導体装置の概略構成図を示す。
【００５０】
第２の実施の形態のＬＳＩ１０では、低ノイズモード及び高速モードの２つモードを備えていたが、本実施の形態のＬＳＩ１０では、さらに複数のモードを備えている場合について説明する。
【００５１】
上述したように、ＰＬＬ回路２０のＶＣＯ４２の速度は、駆動電流Ｉが多くなると、高速になるが、発生する放射ノイズが増加する。そこで、例えば、駆動電流Ｉが異なる複数のモードを設けておくようにしてもよい。
【００５２】
また、より、放射ノイズを抑制したい場合、低電圧部１２に供給する電圧Ｖ１を、さらに小さくするようにしてもよい。例えば、ＰＬＬ回路２０の逓倍率や、ｎ分周回路２２及びｍ分周回路２４の分周率に応じて、放射ノイズを抑制するようにしてもよい。なお、ＰＬＬ回路２０の逓倍率は、ｎ分周回路２２の分周率に応じて定まる。
【００５３】
このように、低電圧部１２の電圧Ｖ１、高電圧部１４の電圧Ｖ２、ＰＬＬ回路２０のＶＣＯ４２の駆動電流Ｉ、ｎ分周回路２２の分周率ｎ、及びｍ分周回路２４の分周率ｍ、は、所望（例えば、ユーザの所望）に応じた値としてもよい。
【００５４】
そのため、本実施の形態のＬＳＩ１０では、低電圧部１２の電圧Ｖ１、高電圧部１４の電圧Ｖ２、ＰＬＬ回路２０のＶＣＯ４２の駆動電流Ｉ、ｎ分周回路２２の分周率ｎ、及びｍ分周回路２４の分周率ｍの少なくとも１つと、モードとの対応関係を、予めメモリ３４に記憶しておく。当該対応関係の一例を図５に示す。なお、図５では、説明の便宜上、電圧Ｖ１、Ｖ２の単位がＶ、電流の単位はＩ、分周率ｎ、ｍの単位は［倍］で示しているが、実際のＬＳＩ１０では、それぞれ、これらの値になるようにＣＰＵ２８が制御するための制御情報が記憶されている。
【００５５】
本実施の形態のＬＳＩ１０では、ＣＰＵ２８が、いずれのモードであるかを受け付け、受け付けたモードに応じて、メモリ３４に記憶されている対応関係を参照して各々の制御を行う機能を有している。ＣＰＵ２８は、電圧Ｖ１及び電圧Ｖ２の少なくとも一方を制御する場合は、低電圧部１２及び高電圧部１４に電圧Ｖ１及び電圧Ｖ２を供給するレギュレータ５０を制御する。ＣＰＵ２８は、駆動電流Ｉを制御する場合は、第２の実施の形態で上述したように、ＰＬＬ回路２０のＶＣＯ４２（電流源４２Ｂ）を制御する。また、ＣＰＵ２８は、ｎ分周回路２２の分周率ｎを制御する場合は、ｎ分周回路２２を制御し、ｍ分周回路２４の分周率を制御する場合は、ｍ分周回路２４を制御する。
【００５６】
次に、本実施の形態のＬＳＩ１０の動作について説明する。なお、基準クロック信号からシステムクロックを生成する、ＰＬＬ回路２０、ｎ分周回路２２、ｍ分周回路２４、及びレベルシフタ２６の動作は第１の実施の形態と同様であるため、説明を省略する。ここでは、ＣＰＵ２８が各モードに応じて、駆動電流Ｉ（ＶＣＯ４２）を制御する処理について説明する。
【００５７】
本実施の形態のＣＰＵ２８の処理の一例のフローチャートを図６に示す。なお、本実施の形態では、図６に示した処理を実行するためのプログラムは、予めメモリ３４等に記憶されている。
【００５８】
ステップＳ２００では、ＣＰＵ２８が、モードを受け付ける。モードの受け付け（判断）については、第２の実施の形態と同様にしてもよい。
【００５９】
次のステップＳ２０２では、ＣＰＵ２８は、メモリ３４に記憶されている対応関係から、受け付けたモードに応じた、電圧Ｖ１、電圧Ｖ２、駆動電流Ｉ、及び、分周率ｎ、及び分周率ｍを読み出す。
【００６０】
次のステップＳ２０４では、ＣＰＵ２８は、読み出した、電圧Ｖ１、電圧Ｖ２、駆動電流Ｉ、及び、分周率ｎ、及び分周率ｍを各々制御対象に対して設定する。
【００６１】
次のステップＳ２０６では、ＣＰＵ２８が、本処理を終了するか否かを判断する。例えば、ＬＳＩ１０の電源がオフになった場合等は本処理を終了する。一方、本処理を終了しない場合は、ステップＳ２００に戻り、本処理を繰り返す。
【００６２】
このように本実施の形態のＬＳＩ１０は、複数のモードを有している。メモリ３４には、各モードと、電圧Ｖ１、電圧Ｖ２、駆動電流Ｉ、分周率ｎ、及び分周率ｍの少なくとも１つとの対応関係が記憶されている。ＣＰＵ２８は、いずれのモードであるかを判断し、モードに応じた、電圧Ｖ１、電圧Ｖ２、駆動電流Ｉ、分周率ｎ、及び分周率ｍを対応関係に基づいて読み出して、各制御対象に設定する。
【００６３】
従って、第１の実施の形態と同様に放射ノイズを低減すると共に、ＰＬＬ回路２０の速度を高速にすることができる。また、本実施の形態のＬＳＩ１０では、放射ノイズを低減させながら、さらに、ユーザ等の所望に応じて、細やかに使い分けを行うことができる。
【００６４】
以上説明したように、上記各実施の形態のＬＳＩ１０では、内部回路である回路３０及び回路３２等が動作する電圧Ｖ２よりも低い電圧Ｖ１で、ＰＬＬ回路２０、ｎ分周回路２２、及びｍ分周回路２４が動作するため、発生する放射ノイズを抑制することができる。
【００６５】
また、上記各実施の形態のＬＳＩ１０では、電圧を低電圧とすることにより、放射ノイズを抑制しているため、電流を抑制する場合に比べて、ＰＬＬ回路２０の動作速度が低下するのを抑制することができる。
【００６６】
また、上記各実施の形態のＬＳＩ１０によれば、ＬＳＩ１０に外付けの部品（コンデンサやコイル等）を接続したり、ＬＳＩ１０を実装する基板（例えば、ＰＣＢ（Printed Circuit Board）基板）の配線パターンを工夫したりしなくても、放射ノイズを低減することができるため、製造にかかる手間を抑制することができる。
【００６７】
なお、上記各実施の形態では、ＬＳＩ１０が、低電圧部１２及び高電圧部１４を備えた場合について説明したがこれに限らず、ＰＬＬ回路２０、ｎ分周回路２２、ｍ分周回路２４、及びレベルシフタ２６を一つのＬＳＩとして、ＣＰＵ２８、回路３０、回路３２、及びメモリ３４を備えたＬＳＩと別個の半導体装置としてもよい。
【００６８】
また、上記各実施の形態では、ＰＬＬ回路２０とレベルシフタ２６との間に１つの分周回路（ｍ分周回路２４）を設けた場合について説明したがこれに限らず、ＰＬＬ回路２０とレベルシフタ２６との間に複数の分周回路を設けるようにしてもよい。この場合、各々の分周回路から出力されるクロック信号の周波数は異なるため、これらの分周回路を低電圧部１２に設けることにより、ノイズの発生を、抑制する効果が高くなる。
【００６９】
また、その他の上記各実施の形態で説明したＬＳＩ１０、及びＰＬＬ回路２０の構成、及び動作は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。
【符号の説明】
【００７０】
１０  ＬＳＩ
１２  低電圧部
１４  高電圧部
２０  ＰＬＬ回路
２２  ｎ分周回路
２４  ｍ分周回路
２６  レベルシフタ
２８  ＣＰＵ
３０、３２  回路
【図１】
2016052107.tif 000003
【図２】
2016052107.tif 000004
【図３】
2016052107.tif 000005
【図４】
2016052107.tif 000006
【図５】
2016052107.tif 000007
【図６】
2016052107.tif 000008