(57)【要約】      （修正有）【課題】接触抵抗が小さい良好なコンタクトを備えた記憶装置及びその製造方法を提供する。【解決手段】記憶装置は、基板と、基板の上方に第一方向に延伸して設けられ、先端に向かって細くなる端部を有する導電線Ｌ２と、導電線Ｌ２の端部と端部の少なくとも側面において電気的に接続するコンタクト２００と、を備える。端部は、コンタクト２００内において、コンタクト２００の外周からの距離が最短距離となる第一部分Ｌ２Ｂと、この部分から延伸してコンタクト２００の外周からの距離が最短距離より長い第二部分Ｌ２Ｅとを有する。導電線Ｌ２は第二部分Ｌ２Ｅを備えるため、コンタクト２００の外周からの距離が大きくなり、十分にコンタクト部材１１０を埋め込むことができる。【選択図】図５
2016082107.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に第一方向に延伸して設けられ、先端に向かって細くなる端部を有する導電線と、
前記導電線の端部と前記端部の少なくとも側面において電気的に接続するコンタクトと、
を備え、
前記端部は、前記コンタクト内において、前記コンタクトの外周からの距離が最短距離となる第一部分と、この部分から延伸して前記コンタクトの外周からの距離が前記最短距離より長い第二部分とを有する、記憶装置。
【請求項２】
前記導電線の上方から見て、前記第二部分が前記コンタクトの中心点と重なるように設けられた請求項１記載の記憶装置。
【請求項３】
前記第二部分の前記第一方向の長さが前記コンタクトの前記第一方向の長さの半分よりも長い請求項１又は請求項２記載の記憶装置。
【請求項４】
前記コンタクトの前記第一方向に直交する第二方向の幅は、前記第一部分の前記第二方向の幅よりも短い、
請求項１〜３何れか一項記載の記憶装置。
【請求項５】
前記第二部分の前記第一方向の長さは、前記第一部分の前記第一方向に直交する第二方向の長さの２倍以上である、
請求項１〜３何れか一項記載の記憶装置。
【請求項６】
前記基板の上方に設けられたメモリセルをさらに備え、
前記導電線は、一方において前記メモリセルと直接的に又は間接的に接続され、他方が前記端部を有する、
請求項１〜５何れか一項記載の記憶装置。
【請求項７】
前記第二部分の前記コンタクトの外周からの距離は、前記第二部分の全ての側面にわたり前記最短距離より長い請求項１〜６何れか一項記載の記憶装置。
【請求項８】
基板の上方に、第一絶縁膜を形成し、
前記第一絶縁膜の上方に、先端に向かって細くなる端部を有する導電線を形成し、
前記第一絶縁膜及び前記導電線の上方に、第二絶縁膜を形成し、
前記導電線の上方から見て、前記端部と重畳する領域に係る前記第二絶縁膜と、前記導電線の上方から見て、前記領域と重畳する領域であって、前記導電線と重ならない領域に係る前記第一絶縁膜をエッチング加工し、
前記エッチング加工した領域に導電材料を成膜し、
前記導電材料を平坦化することで、前記端部と前記端部の少なくとも側面において電気的に接続するコンタクトを形成する、
製造装置の製造方法であって、
前記端部は、前記コンタクト内において、前記コンタクトの外周からの距離が最短距離となる第一部分と、この部分から延伸して前記コンタクトの外周からの距離が前記最短距離より長い第二部分とを有する、
記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体メモリデバイスの高集積化が進んでいる。高集積化の一つの手法として、三次元型メモリデバイスの開発がなされている。この三次元型メモリデバイスの一つの候補として３次元積層型のクロスポイント型メモリが提案されている。
【０００３】
このクロスポイント型メモリにおいて、ワード線及びビット線の引出部の形成が難しく、引出部の面積を広げずにコンタクトを形成することが難しい課題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−９９８３７号公報
【特許文献２】特開２０１４−７２２９７号公報
【特許文献３】米国特許第８１２０１１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の課題は、接触抵抗が良好なコンタクトを備えた記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本実施形態に係る記憶装置は、基板と、前記基板の上方に第一方向に延伸して設けられ、先端に向かって細くなる端部を有する導電線と、前記導電線の端部と前記端部の少なくとも側面において電気的に接続するコンタクトと、を備え、前記端部は、前記コンタクト内において、前記コンタクトの外周からの距離が最短距離となる第一部分と、この部分から延伸して前記コンタクトの外周からの距離が前記最短距離より長い第二部分とを有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る記憶装置のメモリセルアレイの模式的な構成を示す斜視図。
【図２】第１の実施形態に係る記憶装置のメモリセルの模式的な構成を示す斜視図。
【図３】第１の実施形態に係る記憶装置のメモリセルアレイの模式的な平面図及び断面図。
【図４】第１の実施形態に係る記憶装置の導電線の端部の模式的な平面図。
【図５】第１の実施形態に係る記憶装置の導電線の端部の模式的な斜視図。
【図６】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図７】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図８】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図及び断面図。
【図９】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１０】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１１】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１２】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図及び断面図。
【図１３】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１４】第１の実施形態に係る導電線の端部と、比較例を示す模式的な平面図。
【図１５】第１の実施形態に係る変形例の導電線の端部の模式的な平面図。
【図１６】第２の実施形態に係る記憶装置の製造方法を示す模式的な断面図。
【図１７】第３の実施形態に係る記憶装置の製造方法を示す模式的な断面図。
【図１８】第４の実施形態に係る記憶装置の導電線の端部の模式的な平面図。
【図１９】第５の実施形態に係る記憶装置の導電線の端部の模式的な平面図。
【図２０】第５の実施形態に係る記憶装置の導電線の端部の模式的な斜視図。
【図２１】第６の実施形態に係る記憶装置の導電線の端部の模式的な平面図。
【図２２】第６の実施形態に係る記憶装置の導電線の端部の模式的な斜視図。
【図２３】第７の実施形態に係る記憶装置の導電線の端部の模式的な平面図。
【図２４】第７の実施形態に係る記憶装置の導電線の端部の模式的な斜視図。
【図２５】第８の実施形態に係る記憶装置の導電線の端部の模式的な平面図。
【図２６】第８の実施形態に係る記憶装置の導電線の端部の模式的な斜視図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
なお、以下の説明中、基板側に近い方を下側と便宜的に表現して記載する。なお、紙面の都合上、各図の縮尺は必ずしも正確ではない。
【００１０】
（第１の実施形態）
図１を用いて、本実施形態に係る記憶装置のメモリセルアレイ１０の基本的な構成について説明する。なお、本明細書においては、説明の便宜上、ＸＹＺ直行座標系を採用する。基板（例えばシリコン基板）５５の上面５５ａに対して平行で相互に交差する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面５５ａに対して垂直な方向を「Ｚ方向」とする。
【００１１】
基板５５上には、ＭＯＳトランジスタ等の回路素子や絶縁膜が形成される。その上方の一部の領域には、図１に示されるようにメモリセルアレイ１０が配置される。
【００１２】
図１は、メモリセルアレイ１０が、Ｚ方向にスタックされた４つのメモリセルアレイレイヤーＭ１，Ｍ２，Ｍ３，Ｍ４を備える場合の例を示している。
【００１３】
基板５５上には、基板５５側から順に導電線Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５が配置される。以下では、特に区別を要さない場合は、単に導電線Ｌと呼ぶ。
【００１４】
基板５５側から奇数番目の導電線、すなわち導電線Ｌ１、Ｌ３、Ｌ５は、Ｙ方向に延びる。基板５５側から偶数番目の導電線、すなわち導電線Ｌ２、Ｌ４は、Ｘ方向に延びる。
【００１５】
これら導電線はワード線又はビット線として機能する。
【００１６】
導電線Ｌ１と導電線Ｌ２の間には、メモリセルアレイレイヤーＭ１が形成される。同様に、導電線Ｌ２と導電線Ｌ３の間には、メモリセルアレイレイヤーＭ２が形成され、導電線Ｌ３と導電線Ｌ４の間には、メモリセルアレイレイヤーＭ３が形成され、導電線Ｌ４と導電線Ｌ５の間には、メモリセルアレイレイヤーＭ４が形成される。以下では、メモリセルアレイレイヤーＭ１，Ｍ２，Ｍ３，Ｍ４の区別を要しない場合には、単にメモリセルアレイレイヤーＭと呼ぶ。
【００１７】
メモリセルアレイレイヤーＭ１は、Ｘ方向及びＹ方向にアレイ上に配置された複数のメモリセルＭＣ１を有する。同様に、メモリセルアレイレイヤーＭ２は、アレイ上に配置された複数のメモリセルＭＣ２を有し、メモリセルアレイレイヤーＭ３は、アレイ上に配置された複数のメモリセルＭＣ３を有し、メモリセルアレイレイヤーＭ４は、アレイ上に配置された複数のメモリセルＭＣ４を有する。以下では、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４の区別を要しない場合には、単にメモリセルＭＣと呼ぶ。
【００１８】
図２を用いて、メモリセルＭＣの基本的な構成について説明する。なお、図２はメモリセルＭＣの例として、導電線Ｌ１と導電線Ｌ２の間に形成されたメモリセルＭＣ１を例示している。
【００１９】
メモリセルＭＣは、素子選択膜７０と、その上に設けられた抵抗変化膜７５を備える。素子選択膜７０は、メモリセルＭＣに電流を流すか否かを制御する膜であり、例えばシリコンダイオードである。抵抗変化膜７５には、例えば、金属酸化物を用い、電圧が印加されると内部にフィラメントが形成されて、電気抵抗値が低下し、再び電圧が印加されると、フィラメントが後退して、電気抵抗値が増加する膜である。つまり、抵抗変化膜７５の電気抵抗値が低抵抗状態を“０”とし、高抵抗状態を“１”とすることにより、メモリセルＭＣに例えば２値のデータを記憶することができる。勿論であるが、低抵抗状態を“１”とし、高抵抗状態を“０”としてもよい。
【００２０】
次に、導電線引出領域Ｒｐについて図３(ａ)及び（ｂ）を用いて説明する。まず、ワード線とビット線が交差する領域をメモリセル領域Ｒｍと呼ぶ。メモリセル領域Ｒｍには、図示しないメモリセルが形成される。
【００２１】
導電線引出領域Ｒｐは後述するコンタクト２００が配置される領域である。つまり、導電線引出領域Ｒｐを介して、メモリセル領域Ｒｍはデコータやセンスアンプ等の周辺回路と接続される。導電線引出領域Ｒｐは、メモリセル領域ＲｍからＸ方向の一方側に外れた領域に設けられる。
【００２２】
ここでは、一例として導電線Ｌ２の導電線引出領域Ｒｐを説明する。
【００２３】
図３（ａ）は、導電線Ｌ３の上面におけるメモリセル領域Ｒｍ及び導電線引出領域Ｒｐの平面図を示している。層間絶縁膜１３０及びコンタクト部材１１０下の構造は破線で示されている。また、図３（ｂ）は図３（ａ）に示すＡ−Ａ’線に沿った模式的な断面図である。
【００２４】
導電線Ｌ２は、メモリセル領域Ｒｍから導電線引出領域Ｒｐに延長している。導電線Ｌ２の端部はその先端に向かって、そのＹ方向の幅が細くなっている。また、導電線Ｌ２の端部には、コンタクト２００が配置されている。そして、コンタクト２００は、コンタクトホール１８０内にコンタクト部材１１０を備える。コンタクトホール１８０は、導電線Ｌ２の延伸方向であるＸ方向に長手を有しており、Ｙ方向に短手を有する。コンタクト部材１１０は、導電線Ｌ２上方から導電線Ｌ２端部に被さる様に形成されており、下層配線１２０に接している。したがって、導電線Ｌ２はコンタクト２００、すなわちコンタクト部材１１０を通して下層配線１２０に電気的に接続している。
【００２５】
上記のコンタクト２００と導電線Ｌ２の接続部分について図４及び図５を用いて詳細を説明する。
【００２６】
図４は、導電線Ｌ２及びコンタクトホール１８０を示し、導電線Ｌ２上面相当の平面図である。また、コンタクトホール１８０内のコンタクト部材１１０は便宜的に透明とし、その境界線を示すものとし、導電線Ｌ２上面はハッチングを省略し記載する。図５は、導電線Ｌ２、コンタクトホール１８０及び下層配線１２０の上面１２０ａを示した斜視図である。本図においても、コンタクト部材１１０は便宜的に透明とし、その境界線を示すものとし、導電線Ｌ２はハッチングを省略し記載する。なお、紙面の都合上、縮尺は必ずしも正確ではない。
【００２７】
以下、詳細について説明をする。
【００２８】
まず、導電線Ｌ２について説明する。図４に示すように、導電線Ｌ２において、端部でＹ方向の長さ（幅）が短くなっている領域を領域Ｌ２Ｅとし、Ｙ方向の長さ（幅）が、およそ同じ長さで形成されている領域を領域Ｌ２Ｂとする。なお、勿論であるが、加工などにより、形状にバラツキが生じるため、完全に一定の幅ではなくても、多少のバラツキが生じることは許容される。
【００２９】
領域Ｌ２ＢのＹ方向の長さ（幅）を幅Ｗｂとする。領域Ｌ２Ｂは、上面ＴＢ、と側面ＳＢ１及びＳＢ２を備える。なお、側面ＳＢ１及びＳＢ２は区別を要しない場合は、単に側面ＳＢと称する。
【００３０】
領域Ｌ２ＥのＹ方向の長さを幅Ｗｅ、Ｘ方向の長さを長さＬｅとする。なお、Ｗｅは、端部に向かってその幅が小さくっている。領域Ｌ２Ｅは、上面ＴＥ及び側面ＳＥ１及びＳＥ２を備える。なお、側面ＳＥ１及びＳＥ２は区別を要しない場合は、単に側面ＳＥと称する。
【００３１】
なお、側面ＳＢ１及び側面ＳＥ１をＹ方向の正側の側面とし、側面ＳＢ２及び側面ＳＥ２をＹ方向の負側の側面とする。言い換えれば、上面から見て、ＳＢ１及びＳＥ１は導電線Ｌ２の延伸方向の左手であり、ＳＢ２及びＳＥ２は延伸方向の右手側である。
【００３２】
各側面ＳＥは、何れも１つ若しくは複数の曲面、１つ若しくは複数の平面又はその両方を含む。
【００３３】
続いて、コンタクト２００について、図３、図４を用いて説明する。
【００３４】
層間絶縁膜１３０において、導電線Ｌ２の端部、例えば領域Ｌ２Ｅ及び領域Ｌ２Ｂを覆うように、コンタクトホール１８０が形成される。コンタクトホール１８０は、領域Ｌ２Ｅに加えて領域Ｌ２Ｂ上の一部にも形成されている。そして、コンタクトホール１８０内にコンタクト部材１１０が埋め込まれる。
【００３５】
言い換えれば、コンタクト部材１１０は、領域Ｌ２Ｅ及び領域Ｌ２Ｂの一部に接触するように埋め込まれる。より、具体的には、コンタクト部材１１０は、上面ＴＥ、各側面ＳＥ、上面ＴＢの一部、各側面ＳＢの一部に接するように設けられる。
【００３６】
このコンタクトホール１８０内にコンタクト部材１１０が埋め込まれた領域をコンタクト２００と呼ぶ。コンタクト２００は、導電線Ｌ２と下層配線１２０（図示しない）とを電気的に接続する。この導電線Ｌ２及びコンタクト２００の電気的抵抗は小さい方が望ましい。記憶装置全体の動作向上になるためである。
【００３７】
この導電線Ｌ２及びコンタクト２００が接触する領域のＸ方向の長さをＬｃとする。また、コンタクト２００のＹ方向の幅をＷｃとする。なお、本実施形態では、Ｗｂ＜Ｗｃの関係が成り立つ。
【００３８】
また、導電線Ｌ２とコンタクトホール１８０のＸ方向の距離を距離Ｌｘとする。また、導電線Ｌ２とコンタクトホール１８０のＹ方向の距離を距離Ｌｙとする。
【００３９】
ここで、コンタクト２００の電気抵抗を下げるためには、コンタクト部材１１０が十分に間隙少なくコンタクトホール１８０へ埋め込まれており、接触面積を大きくする必要がある。したがって、距離Ｌｙを十分な長さを確保しつつ、長さＬｃを長くする必要がある。
【００４０】
図５は、コンタクト２００が形成される領域の斜視図である。前述のように、コンタクトホール１８０は導電線Ｌ２を覆うように形成されており、その下方において下層配線１２０の上面１２０ａに接する。
【００４１】
そして、コンタクトホール１８０内には、コンタクト部材１１０が形成される。すなわち、コンタクト部材１１０は導電線Ｌ２と導通し、その下方で下層配線１２０と導通する。
【００４２】
なお、図５に示すように、コンタクト部材１１０は、多少の回り込みを除いて、導電線Ｌ２の下方側のコンタクトホール１８０には形成されない。導電線Ｌ２より下方の領域には、層間絶縁膜１３０が形成されている。これは、後述する製造方法において、導電線Ｌ２をマスクとしてコンタクトホール１８０の加工を行っているためである。
【００４３】
以下、本実施形態の記憶装置の製造方法について、図６〜図１３を用いて説明する。図６〜図１３は、特に断らない限り、図３におけるＡ−Ａ‘線に沿った模式的な断面図である。
【００４４】
まず、図示しない基板５５上に周辺回路（図示せず）を形成する。
【００４５】
その後、図６（ａ）に示すように、基板５５上に例えばシリコン酸化物を堆積させて層間絶縁膜１３０ａを形成すると共に、下層配線１２０を形成する。次に、層間絶縁膜１３０ａ上に層間絶縁膜１３０ｂを成膜する。
【００４６】
その後、図６（ｂ）に示すように、層間絶縁膜１３０ｂ上に導電線Ｌ１をダマシン法を用いて形成する。例えば、層間絶縁膜１３０ｂの上層部分にトレンチを形成する。その後、導電線Ｌ１の材料を成膜した後、ＣＭＰ（Chemical Mechanical Polishing）により、層間絶縁膜１３０ｂ上の導電線Ｌ１材料を除去する。
【００４７】
なお、導電線Ｌ１は、例えばＲＩＥ（Reactive Ion Etching）法によって形成してもよい。この場合は、まず、層間絶縁膜上に導電線Ｌ１の材料を成膜する。その後、リソグラフィー法によるマスクパターン形成とＲＩＥによる選択エッチングにより、導電線Ｌ１を形成する。次に、導電線Ｌ１を埋め込むように絶縁材料を堆積させて、ＣＭＰにより平坦化すればよい。
【００４８】
その後、図６（ｃ）に示すように、全面にシリコン膜１４０を成膜し、その上に金属酸化膜１５０を成膜する。金属酸化膜１５０は抵抗変化膜である。シリコン膜１４０及び金属酸化膜１５０により、記憶素子材料膜が形成される。
【００４９】
その後、図７（ａ）に示すように、リソグラフィー法によるマスクパターン形成とＲＩＥによる選択エッチングを行う。これにより、メモリセル領域Ｒｍにおいて、導電線Ｌ１の上方の一部に残留した金属酸化膜１５０及びシリコン膜１４０が抵抗変化膜７５ａ及び素子選択膜７０ａとなる。
【００５０】
その後、層間絶縁膜１３０ｂ上に層間絶縁膜１３０ｃを形成する。
【００５１】
そして、図７（ｂ）に示すように、層間絶縁膜１３０ｃの上面にＣＭＰによる平坦化を行う。平坦化により、層間絶縁膜１３０ｃの上面において、抵抗変化膜７５ａの上面が露出する。
【００５２】
その後、図８（ａ）及び図８（ｂ）に示すように、層間絶縁膜１３０ｃ上に第二導電線材料を成膜し、リソグラフィー法によるマスクパターン形成とＲＩＥによるエッチングを行い、導電線Ｌ２を形成する。なお、図８（ｂ）は、図８（ａ）の上方からの平面図である。
【００５３】
なお、リソグラフィー法によるマスクパターンの代わりに、ナノインプリント法を用いて、マスクパターンを形成しても良い。
【００５４】
その後、導電線Ｌ２を覆うように、層間絶縁膜１３０ｄを成膜する。
【００５５】
そして、図９（ａ）に示すように、ＣＭＰにより平坦化する。なお、導電線Ｌ２は、導電線Ｌ１と同様にダマシン法により形成しても良い。
【００５６】
その後、図９（ｂ）に示すように、金属酸化膜１６０を成膜し、シリコン膜１７０を成膜する。金属酸化膜１６０には抵抗変化膜を用いる。シリコン膜１７０及び金属酸化膜１６０により、記憶素子材料膜が形成される。
【００５７】
その後、図１０（ａ）に示すように、例えばＲＩＥ法等の異方性エッチングを行い、シリコン膜１７０及び金属酸化膜１６０を選択的に除去する。これにより、メモリセル領域Ｒｍにおいて、導電線Ｌ１の直上域の一部に残留した金属酸化膜１５０及びシリコン膜１４０が抵抗変化膜７５ｂ及び素子選択膜７０ｂとなる。
【００５８】
その後、素子選択膜７０ｂ、導電線Ｌ２及び層間絶縁膜１３０ｄを覆うように、層間絶縁膜１３０ｅを成膜する。
【００５９】
そして、図１０（ｂ）に示すように、層間絶縁膜１３０ｅの上面に対してＣＭＰにより平坦化する。
【００６０】
その後、図１１（ａ）に示すように、層間絶縁膜１３０ｅ上に導電線Ｌ３の材料形成し、これをパターニングすることにより、導電線Ｌ３を形成する。なお、導電線Ｌ３は、導電線Ｌ１と同様にダマシン法を用いて、形成しても良い。
【００６１】
その後、導電線Ｌ３を覆うように、層間絶縁膜１３０ｆを成膜する。
【００６２】
そして、図１１（ｂ）に示すように、ＣＭＰ法により平坦化する。
【００６３】
その後、図１２（ａ）及び図１２（ｂ）に示すように、層間絶縁膜１３０ｆ上に、リソグラフィー法によるマスクパターン（図示しない）形成とＲＩＥによるエッチングにより、層間絶縁膜１３０ｆ、１３０ｅ、１３０ｄ、１３０ｃ、１３０ｂ、１３０ａを、異方性エッチングにより選択的に除去する。このエッチング除去により、コンタクトホール１８０が形成される。
【００６４】
このエッチングは、導電線Ｌ２がエッチングされにくい条件を用いる。コンタクトホール１８０内では、下層配線１２０及び導電線Ｌ２が露出する。なお、図１２（ｂ）は、図１２（ａ）の平面図である。
【００６５】
その後、図１３（ａ）に示すように、導電膜であるコンタクト部材１１０を成膜し、層間絶縁膜１３０ｆ上面に対してＣＭＰ法等により平坦化処理を施す。これにより、コンタクトホール１８０内にコンタクト部材１１０が形成されたコンタクト２００が形成される。
【００６６】
その他の部分は、標準的な記憶装置の製造方法を用いればよく、以上により、本実施形態の記憶装置が製造される。
【００６７】
次に、本実施形態の効果について説明する。
【００６８】
本実施形態は、導電線Ｌ２の端部にＹ方向の幅が細くなる領域Ｌ２Ｅを有している。説明のため、仮に領域Ｌ２Ｅにおいて、端部が細くならず、一定の幅Ｗｂで形成されている場合の比較例を図１４を用いて説明する。
【００６９】
図１４は、図４相当の平面図であって、本実施形態を破線で示し、比較例を実線として示す。
【００７０】
比較例は、本実施形態に比べ、端部のＹ方向の幅が一定のため、コンタクト部材１１０との接触面積は、本実施形態よりも大きくなる。しかし、図１４に示される通り、端部の領域Ｌ２Ｅに相当する領域において、コンタクトホール１８０と導電線Ｌ２の距離Ｌｙ’は本実施形態の距離Ｌｙよりもコンタクト部材１１０との接触面全体にわたって小さくなる。
【００７１】
これにより、コンタクトホール１８０のうち、導電線Ｌ２の側面領域において、アスペクト比（埋め込むパターンの幅と深さの比）が高くなり、コンタクト部材１１０を埋め込むことが困難である。よって、比較例においては、コンタクト部材１１０を埋め込んだとしても、埋込み不良により、コンタクト部材１１０中に空隙が生じ、コンタクト２００を低抵抗化することが困難である。
【００７２】
それに対し、本実施形態では、図１４の破線に示されるように、導電線Ｌ２は領域Ｌ２Ｅを備えるため、前述の距離Ｌｙを比較例の距離Ｌｙ’よりも大きくすることが可能である。すなわち、前述のアスペクト比を下げることが可能となる。よって、十分にコンタクト部材１１０を埋め込むことができ、コンタクト２００の低抵抗化が可能となる。
【００７３】
なお、コンタクトホール１８０のＹ方向の幅Ｗｃを広げると比較例においても、距離Ｌｙ’を大きくすることは可能であるが、この場合は、隣りに位置する他の導電線Ｌ２のコンタクト２００との距離が近くなり、短絡の危険性が増える。この短絡の危険性を回避するには、隣に位置する他の導電線Ｌ２との間の間隔を広げる必要があるが、記憶装置の面積が増えるため、チップ面積当たりの記憶装置の記憶容量の低下を招き、延いてはコストが高くなる。
【００７４】
すなわち、導電線Ｌ２の端部に領域Ｌ２Ｅを備えることで、記憶装置の面積増大させることなく、コンタクト２００の低抵抗化が可能となる。
【００７５】
また、別の言い方をすると次のようになる。導電線Ｌ２は、その端部において、領域Ｌ２Ｂ及びＬ２Ｅを備えている。そして、領域Ｌ２Ｂにおいて距離Ｌｙが最短となり、領域Ｌ２Ｅにおいて距離Ｌｙが最短よりも長くなることで、導電線Ｌ２とコンタクト２００との接触抵抗の低抵抗化は可能となる。
【００７６】
さらに、本実施形態で低抵抗の効果を得るためには、コンタクト部材１１０の埋込みが可能な領域を十分に確保することが必要である。これには、少なくとも長さＬｃが幅Ｗｂの２倍以上であることが望ましく、さらに、距離Ｌｅが少なくとも幅Ｗｂの２倍であることが望ましい。
【００７７】
また、図１４に示される通り、コンタクト２００はコンタクト２００の中心点ＣＣが、導電線Ｌ２の形成領域内となるように配置される。このように、コンタクト２００の中心点ＣＣと重なる様に導電線Ｌ２を配置することで、導電線Ｌ２とコンタクト２００の接触面積を十分に確保し、導電線Ｌ２とコンタクト２００との接触抵抗を低抵抗化することが可能となる。
【００７８】
なお、中心点ＣＣは、導電線Ｌ２を含むＸＹ平面における、コンタクト２００の中心点ＣＣを意味する。そして、中心点ＣＣは、例えば、コンタクト２００は略長方形上の場合は対角線の交点であり、それ以外の場合は、例えば重心点を意味する。
【００７９】
なお、上記はＹ方向の距離Ｌｙに着目して説明を行ったが、コンタクト部材１１０の十分な埋込みには、Ｘ方向の距離Ｌｘも十分確保するのが望ましい。具体的には、距離Ｌｘは、距離Ｌｙの最大値よりも大きいことが望ましい。または、幅Ｗｂよりも大きいことが望ましい。
【００８０】
さらに、特にＸ方向の埋込みを重視する場合は、距離Ｌｃより長くし、コンタクト２００の中心点ＣＣと導電線Ｌ２が重ならなくても構わない。
【００８１】
次に、本実施形態の変形例等について説明する。
【００８２】
まず、本実施形態の説明において、メモリセルＭＣとして、シリコンダイオードを用いた素子選択膜７０と金属酸化物を用いた抵抗変化膜７５を含む例を示したが、これには限定されない。例えば、素子選択膜７０は設けられていなくてもよい。また、抵抗変化膜７５は、金属酸化膜には限定されない。例えば、抵抗変化膜７５にアモルファスシリコンを用い、抵抗変化膜７５上に、例えば銀を含むイオン供給膜が設けられていてもよい。この場合は、イオン供給膜が正極、抵抗変化膜７５が負極となる正電圧を印加することにより、イオン供給膜に含まれる銀がイオン化して抵抗変化膜７５中を移動し、抵抗変化膜７５内にフィラメントを形成して、抵抗変化膜７５の電気抵抗値を低下させる。また、逆電圧を印加することにより、抵抗変化膜７５内でフィラメントを形成していた銀がイオン化してイオン供給膜に向かって移動する。これにより、フィラメントが途切れ、抵抗変化膜７５の電気抵抗値が増加する。
【００８３】
また、本実施形態は導電線Ｌ２を用いて説明したが、これに限られない。任意の導電線Ｌに対して適用可能である。さらに、複数の導電線に同時に用いても構わない。また、コンタクト２００の形成は、導電線Ｌ２が形成された後であれば任意の時期に形成が可能である。いくつかの例は第２の実施形態及び第３の実施形態として後述する。
【００８４】
別の変形例として、導電線Ｌ２を下層配線でなく、上層配線（図示せず）と接続しても良い。上層配線は、導電線Ｌ２より上方に存在する配線である。なお、上層配線のみと接続しても良いし、上層配線と下層配線両方と接続しても良い。
【００８５】
別の変形例として、導電線Ｌ２は、導電線Ｌ２上に絶縁性のマスク材の膜を備えていても構わない。この場合は、コンタクト２００と導電線Ｌ２は側面で導通をする。上面の分だけ接触面積は小さくなり、コンタクト抵抗が大きくなるが、代わりにマスク材をマスクとしてコンタクトホール１８０の加工を行うことにより、容易にエッチング加工を行うことが可能となる。
【００８６】
さらに、別の変形例を図１５を用いて説明する。図１５は、導電線Ｌ２及びコンタクト部材１１０を示した平面図である。また、コンタクト部材１１０は便宜的に透明とし、その境界線を示すものとし、導電線Ｌ２はハッチングを省略し記載する。
【００８７】
側面ＳＥ１は、複数の面を含み、例えば、曲面ＣＰ１、面ＰＰ１，曲面ＣＰ２を含む。側面ＳＥ２は、複数の面を含み、例えば、曲面ＣＭ１、面ＰＭ１，曲面ＣＭ２を含む。
【００８８】
曲面ＣＰ２の曲率は、曲面ＣＰ１の曲率より大きく、曲面ＣＭ２の曲率は、曲面ＣＭ１の曲率より大きい。
【００８９】
本変形例は、側面ＳＥ１と側面ＳＥ２が、側面ＳＢ１と側面ＳＢ２との境界において曲面ＣＰ１と曲面ＣＭ１を、相互の境界において曲面ＣＰ２と曲面ＣＭ２を有する。このように曲面を有すると、コンタクト部材１１０の埋込みが容易となり、さらには、コンタクト２００の電界集中を防ぎ、コンタクト２００の信頼性を高めることが可能である。
【００９０】
また、面ＰＰ１又は面ＰＭ１として平面を用いても良い。
【００９１】
側面ＳＥ１又は側面ＳＥ２がコンタクト２００に対する凸曲面で形成される場合に比べ、図１５に示すように、面ＰＰ１及び面ＰＭ１が平面であると、その分、距離Ｌｙを大きくすることが可能である。すなわち、コンタクト部材１１０の埋込みが容易となる。
【００９２】
さらに、本変形例は、面ＰＰ１と面ＰＭ１として、コンタクト２００に対する１つまたは複数の凹曲面を用いてもよい。この場合は、さらにコンタクト部材１１０の埋込みが容易となる。
【００９３】
また、面ＰＰ１と面ＰＰ２に凸凹した面を用いることも可能である。この場合は、コンタクト２００との接触面積を増やし、接触抵抗を低減することが可能である。
【００９４】
なお、上述の埋込みを容易にする効果が得るためには、面ＰＰ１及び面ＰＭ１のＹ方向の長さは、曲面ＣＰ１、曲面ＣＰ２、曲面ＣＭ１、曲面ＣＭ２のＹ方向の長さより長いことが望ましい。
【００９５】
（第２の実施形態）
第２の実施形態を、図１６（ａ）及び（ｂ）を用いて説明する。図１６（ａ）及び（ｂ）は、図４におけるＡ−Ａ’線に沿った模式的な断面図である。
【００９６】
本実施形態は、第１の実施形態において、特に、導電線Ｌ３とコンタクト２００を同時に形成する場合に相当する。
【００９７】
図１６（ａ）に示すように、図１１（ｂ）の後に、層間絶縁膜１３０ｅ上に層間絶縁膜１３０ｆを形成する。
【００９８】
次に、図１６（ｂ）に示すように、例えばＲＩＥ法によって、層間絶縁膜１３０ｆに導電線Ｌ３形成用のトレンチ２２０を形成する。さらに、例えばＲＩＥ法によって、コンタクトホール１８０を形成する。このトレンチ２２０及びコンタクトホール１８０は同時に形成しても構わないし、別々に形成しても構わない。また、形成する順番も問わない。
【００９９】
この後、コンタクト部材１１０をトレンチ２２０及びコンタクトホール１８０内に形成されるように成膜し、その後、ＣＭＰ法により平坦化することにより、図１４（ａ）と同様の断面構造になる。
【０１００】
本実施形態は、上記のＣＭＰ法の平坦化が容易になる利点がある。
【０１０１】
ＣＭＰ法は、研磨の対象物の密度が大きく異なると、特定のパターンや領域が他の部分よりも研磨されるディッシングが起き、平坦化が難しい場合がある。本変形例によれば、研磨の対象物である導電膜は、トレンチ２２０及びコンタクトホール１８０内に形成されている。すなわち、メモリセル領域Ｒｍと導電線引出領域Ｒｐのそれぞれに、導電膜が配置されている。これにより、ＣＭＰ時点で、メモリセル領域Ｒｍのみに導電膜が配置されている場合に比べ、ＣＭＰ法による平坦化は容易となる。
【０１０２】
（第３の実施形態）
第３の実施形態を図１７（ａ）及び図１７（ｂ）を用いて説明する。図１７（ａ）及び（ｂ）は、模式的な断面図である。
【０１０３】
本実施形態は、第１の実施形態において、特に、コンタクト２００を素子選択膜７０ｂ形成後に形成する場合に相当する。
【０１０４】
図１１（ｂ）に示すＣＭＰ法による平坦化までは、第１の実施形態と同様に形成する。その後、図１７（ａ）に示すように、層間絶縁膜１３０ｆを形成する前に下層配線１２０に到達するコンタクトホール１８０を形成する。
【０１０５】
この後、図１７（ｂ）に示すように、コンタクト部材１１０を成膜し、ＣＭＰ法により平坦化する。以降は、導電線Ｌ３を形成し、層間絶縁膜１３０ｆを成膜した後、ＣＭＰ法により平坦化をすればよい。
【０１０６】
本実施形態では、コンタクトホール１８０のエッチング膜厚を第１の実施形態よりも薄くすることが可能である。すなわち、コンタクトホール１８０の加工制御性が向上するため、コンタクトホール１８０を小さくすることが可能である。これは、メモリセルアレイ１０の微細化に有効である。
【０１０７】
（第４の実施形態）
第４の実施形態を図１８を用いて説明する。
【０１０８】
図１８は導電線Ｌ２端部の拡大図である。図１８は、導電線Ｌ２及びコンタクトホール１８０を示した平面図である。また、コンタクトホール１８０内のコンタクト部材１１０は便宜的に透明として示すものとし、導電線Ｌ２はハッチングを省略し記載する。
【０１０９】
本実施形態においても、導電線Ｌ２はその端部で幅が細い領域Ｌ２Ｅを備え、領域Ｌ２Ｅにおいてコンタクト２００と接続する。
【０１１０】
本実施形態は、領域Ｌ２ＥのＸ方向の先端をＹ方向に投影した位置が、導電線Ｌ２の片側によって、形成される。つまり、領域Ｌ２Ｅの先端がＳＢ２側によって形成され、側面ＳＥ２の一部は側面ＳＢ２と略同一平面に形成される。
【０１１１】
側面ＳＥ１は、複数の面を含み、例えば、曲面ＣＰ１、面ＰＰ１，曲面ＣＰ２を含む。側面ＳＥ２も、複数の面を含み、例えば、面ＰＭ１、曲面ＣＭ１を含む。そして、側面ＳＢ２と面ＰＭ１はほぼ同一平面上にある。このようにすることで、後述する製造方法により、より容易に製造することができる利点がある。
【０１１２】
面ＰＰ１又は面ＰＭ１は、平面を用いても構わない。
【０１１３】
コンタクトホール１８０は、導電線Ｌ２の上面の一部と側面ＳＥ１及びＳＥ２と、側面ＳＢ１の一部及び側面ＳＢ２の一部に形成される。コンタクト部材１１０も上記の側面に接続するように設けられる。
【０１１４】
本実施形態においても、コンタクト部材１１０の埋込みを改善することが可能である。特に、側面ＳＥ２よりも側面ＳＥ１側の距離Ｌｙの確保が容易であるため、側面ＳＥ１側の埋込みだけで、コンタクト抵抗が十分に低抵抗化可能な場合に用いられる。
【０１１５】
本実施形態の製造方法は、例えば次の方法による。
【０１１６】
導電線Ｌ２のパターンをライン状に形成する。その後、再度リソグラフィー法により、Ｘ方向とＹ方向の何れにも角度をもつマスクパターンを形成した後、ＲＩＥ法等でエッチング加工をする。リソグラフィー工程やエッチング工程による先端の形状のばらつきを低減することが可能という利点がある。
【０１１７】
（第５の実施形態）
第５の実施形態を図１９及び図２０を用いて説明する。
【０１１８】
図１９及び図２０は導電線Ｌ２の端部の拡大図である。図１９は、導電線Ｌ２及びコンタクトホール１８０を示した平面図である。また、コンタクトホール１８０内のコンタクト部材１１０は便宜的に透明として示すものとし、導電線Ｌ２上面はハッチングを省略し記載する。図２０は、導電線Ｌ２、コンタクトホール１８０及び下層配線１２０の上面１２０ａを示した斜視図である。
【０１１９】
本実施形態においても、導電線Ｌ２はその端部で幅が細い領域Ｌ２Ｅを備え、領域Ｌ２Ｅにおいてコンタクト２００と接続する。
【０１２０】
コンタクト２００は、領域Ｌ２Ｂと接触せずに領域Ｌ２Ｅと接触するように形成される。
【０１２１】
この場合は、コンタクト２００が形成される領域全体において、埋込み性改善の効果を得ることができる。
【０１２２】
このように、領域Ｌ２Ｅの一部のみとコンタクト２００が接触する場合も、コンタクト部材１１０が導電線Ｌ２と接するＸ方向の長さＬｃは幅Ｗｂの２倍以上の長さであることが望ましい。
【０１２３】
（第６の実施形態）
第６の実施形態を図２１及び図２２を用いて説明する。
【０１２４】
図２１及び図２２は導電線Ｌ２の端部の拡大図である。図２１は、導電線Ｌ２及びコンタクトホール１８０を示した平面図である。また、コンタクトホール１８０内のコンタクト部材１１０は便宜的に透明として示すものとし、導電線Ｌ２上面はハッチングを省略し記載する。図２２は、導電線Ｌ２、コンタクト２００及び下層配線１２０の上面１２０ａを示した斜視図である。
【０１２５】
本実施形態は、第１の実施形態と違い、コンタクトホール１８０は略オーバル状または略楕円状に形成されている。本実施形態も第１の実施形態と同様の効果を得ることができる。なお、コンタクト２００と導電線Ｌ２の接触抵抗をより低減するためには、接触面積を増やすことが望ましい。つまり、コンタクトホール１８０は、Ｙ方向よりＸ方向が長い略オーバル状または略楕円状に形成されていることが望ましい。また、理想的には、Ｙ方向の長さがＸ方向の長さの２倍以上長いほうが望ましい。
【０１２６】
なお、他の実施例と同様に、長さＬｃは幅Ｗｂの２倍以上の長さであるほうが望ましい。
【０１２７】
（第７の実施形態）
第７の実施形態を図２３及び図２４を用いて説明する。
【０１２８】
図２３及び図２４は導電線Ｌ２の端部の拡大図である。図２３は、導電線Ｌ２及びコンタクトホール１８０を示した平面図である。また、コンタクトホール１８０内のコンタクト部材１１０は便宜的に透明として示すものとし、導電線Ｌ２上面はハッチングを省略し記載する。図２４は、導電線Ｌ２、コンタクトホール１８０及び下層配線１２０の上面１２０ａを示した斜視図である。
【０１２９】
本実施形態においても、Ｘ軸方向に幅が細くなる領域Ｌ２Ｅを備える。領域Ｌ２Ｅは略三角柱状であり、側面ＳＥ２はＳＢ２と略同一平面に形成される。
【０１３０】
コンタクトホール１８０は略オーバル状または略楕円状に形成される。コンタクトホール１８０内に設けられたコンタクト部材１１０は、導電線Ｌ２の上面の一部と、側面ＳＥ１の一部と、側面ＳＢ１の一部に接するように設けられる。本実施形態においては、コンタクト部材１１０は、側面ＳＥ２面に接するようには設けられない。
【０１３１】
側面ＳＥ２側でコンタクト部材１１０の埋込みを必要としない分、第１の実施形態よりもコンタクト２００のＹ方向の幅Ｗｃを小さくすることが可能である。
【０１３２】
また、コンタクト２００のＹ方向の幅Ｗｃは、導電線Ｌ２のＹ方向の幅Ｗｂよりも小さい。さらに、導電線Ｌ２をＹ軸に射影した領域に、コンタクト２００をＹ軸に射影した領域は包摂される。
【０１３３】
これにより、コンタクト２００によらず、導電線Ｌ２間のピッチをさらに小さくすることが可能となり、より高密度の記憶装置を提供することが可能となる。
【０１３４】
（第８の実施形態）
第８の実施形態を図２５及び図２６を用いて説明する。
【０１３５】
図２５及び図２６は導電線Ｌ２の端部の拡大図である。図２５は、導電線Ｌ２及びコンタクトホール１８０を示した平面図である。また、コンタクトホール１８０内のコンタクト部材１１０は便宜的に透明として示すものとし、導電線Ｌ２上面はハッチングを省略し記載する。図２６は、導電線Ｌ２、コンタクトホール１８０及び下層配線１２０の上面１２０ａを示した斜視図である。
【０１３６】
本実施形態においても、Ｘ軸方向に幅が細くなる領域Ｌ２Ｅを備える。
【０１３７】
コンタクトホール１８０は略オーバル状または略楕円状に形成される。コンタクトホール１８０内のコンタクト部材１１０は、領域Ｌ２Ｅに接するように設けられ、側面ＳＥ１及び側面ＳＥ２に接するように設けられる。
【０１３８】
また、第７の実施形態と同様に、コンタクト２００のＹ方向の幅Ｗｃは、導電線Ｌ２のＹ方向の幅Ｗｂよりも小さい。さらに、導電線Ｌ２をＹ軸に射影した領域に、コンタクト２００をＹ軸に射影した領域は包摂される。
【０１３９】
したがって、導電線Ｌ２間のピッチをさらに小さくすることが可能となる。
【０１４０】
この実施形態は、コンタクト部材１１０の埋込み性が十分に良い場合に用いることができる。コンタクト部材１１０が側面ＳＥ１及びＳＥ２で接することで、コンタクト２００を十分に低抵抗化しつつ、上述のとおり、導電線Ｌ２間のピッチを小さくすることが可能である。
【０１４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とのその均等の範囲に含まれる。
【符号の説明】
【０１４２】
７０…素子選択膜
７５…抵抗変化膜
１１０…コンタクト部材
１２０…下層配線
１３０…層間絶縁膜
１４０…シリコン膜
１５０…金属酸化膜
１６０…金属酸化膜
１７０…シリコン膜
１８０…コンタクトホール
２００…コンタクト
Ｌ２Ｅ…導電線Ｌ２端部で幅（Ｙ方向の長さ）が短くなっている領域
Ｌ２Ｂ…導電線Ｌ２でＬ２Ｅ以外の領域
Ｗｅ…Ｌ２Ｅの幅（Ｙ方向の長さ）
Ｗｂ…Ｌ２Ｂの幅（Ｙ方向の長さ）
Ｗｃ…コンタクトホール１８０の幅（Ｙ方向の長さ）
Ｌｅ…Ｌ２Ｅの長さ（Ｘ方向の長さ）
Ｌｂ…Ｌ２Ｂの長さ（Ｘ方向の長さ）
ＳＥ…Ｌ２Ｅにおける側面
ＳＥ１…ＳＥにおけるＹ方向の正側側面
ＳＥ２…ＳＥにおけるＹ方向の負側側面
ＴＢ…Ｌ２Ｂにおける上面
ＴＥ…Ｌ２Ｅにおける上面
Ｌｘ…導電線Ｌ２とコンタクトホール１８０のＸ方向の距離
Ｌｙ…導電線Ｌ２とコンタクトホール１８０のＹ方向の距離
【図１】
2016082107.tif 000003
【図２】
2016082107.tif 000004
【図３】
2016082107.tif 000005
【図４】
2016082107.tif 000006
【図５】
2016082107.tif 000007
【図６】
2016082107.tif 000008
【図７】
2016082107.tif 000009
【図８】
2016082107.tif 000010
【図９】
2016082107.tif 000011
【図１０】
2016082107.tif 000012
【図１１】
2016082107.tif 000013
【図１２】
2016082107.tif 000014
【図１３】
2016082107.tif 000015
【図１４】
2016082107.tif 000016
【図１５】
2016082107.tif 000017
【図１６】
2016082107.tif 000018
【図１７】
2016082107.tif 000019
【図１８】
2016082107.tif 000020
【図１９】
2016082107.tif 000021
【図２０】
2016082107.tif 000022
【図２１】
2016082107.tif 000023
【図２２】
2016082107.tif 000024
【図２３】
2016082107.tif 000025
【図２４】
2016082107.tif 000026
【図２５】
2016082107.tif 000027
【図２６】
2016082107.tif 000028