(57)【要約】【課題】基板への漏れ電流を抑制できる半導体装置を提供する。【解決手段】実施形態によれば、ダイオードは、第１導電型基板内に設けられた第２導電型の第１半導体層と、第１半導体層内に設けられ基板に対して分離された第１導電型の第２半導体層と、第２半導体層内に設けられた第２導電型の第３半導体層と、第３半導体層内に設けられた第１導電型の第４半導体層と、第４半導体層に対して離間して第３半導体層内に設けられた第１導電型の第５半導体層と、第４半導体層に対して離間して第３半導体層内に設けられ、第３半導体層よりも第２導電型不純物濃度が高い第２導電型の第６半導体層と、第４半導体層と接続されたアノード電極と、第５半導体層および第６半導体層と接続されたカソード電極と、を有する。【選択図】図２
2016025155.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の基板と、前記基板に設けられたダイオードと、を備え、
前記ダイオードは、
前記基板内に設けられた第２導電型の第１半導体層と、
前記第１半導体層内に設けられ、前記基板に対して分離された第１導電型の第２半導体層と、
前記第２半導体層内に設けられた第２導電型の第３半導体層と、
前記第３半導体層内に設けられた第１導電型の第４半導体層と、
前記第４半導体層に対して離間して、前記第３半導体層内に設けられた第１導電型の第５半導体層と、
前記第４半導体層に対して離間して、前記第３半導体層内に設けられ、前記第３半導体層よりも第２導電型不純物濃度が高い第２導電型の第６半導体層と、
前記第４半導体層と接続されたアノード電極と、
前記第５半導体層および前記第６半導体層と接続されたカソード電極と、
を有する半導体装置。
【請求項２】
前記第５半導体層は、前記第４半導体層と前記第６半導体層との間に設けられている請求項１記載の半導体装置。
【請求項３】
前記第３半導体層における前記第４半導体層と前記第５半導体層との間の領域は、
前記第４半導体層に隣接する第１領域と、
前記第５半導体層に隣接し、前記第１領域よりも第２導電型不純物濃度が高い第２領域と、
を有する請求項２記載の半導体装置。
【請求項４】
前記第３半導体層における前記第４半導体層と前記第５半導体層との間の領域上に、絶縁膜を介して設けられた制御電極をさらに備えた請求項２または３に記載の半導体装置。
【請求項５】
前記第３半導体層は、前記第４半導体層の底よりも深い位置に、第２導電型不純物の濃度ピークを持つ請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記基板に設けられたトランジスタをさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
トランジスタとダイオードとを同じ基板に集積回路として混載した半導体装置のダイオードが形成された領域において、寄生トランジスタの動作により、基板への漏れ電流が発生する問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８８１７８号公報
【特許文献２】特開平１１−２１４７０８号公報
【特許文献３】特開平９−９７９１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、基板への漏れ電流を抑制できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、第１導電型の基板と、前記基板に設けられたダイオードと、を備えている。前記ダイオードは、前記基板内に設けられた第２導電型の第１半導体層と、前記第１半導体層内に設けられ、前記基板に対して分離された第１導電型の第２半導体層と、前記第２半導体層内に設けられた第２導電型の第３半導体層と、前記第３半導体層内に設けられた第１導電型の第４半導体層と、前記第４半導体層に対して離間して、前記第３半導体層内に設けられた第１導電型の第５半導体層と、前記第４半導体層に対して離間して、前記第３半導体層内に設けられ、前記第３半導体層よりも第２導電型不純物濃度が高い第２導電型の第６半導体層と、前記第４半導体層と接続されたアノード電極と、前記第５半導体層および前記第６半導体層と接続されたカソード電極と、を有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置の模式断面図。
【図３】実施形態の半導体装置の模式断面図。
【図４】実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。以下の実施形態では第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型、第２導電型をｐ型としても実施可能である。
【０００８】
図１は、実施形態の半導体装置の模式断面図である。
【０００９】
実施形態の半導体装置は、ダイオード２０と、バイポーラトランジスタ４０と、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）５０、６０とが、同じ基板１０に混載された構造を有する。ダイオード２０、バイポーラトランジスタ４０、ＭＯＳＦＥＴ５０、６０は、基板１０の表面側に設けられている。
【００１０】
なお、ダイオード２０、バイポーラトランジスタ４０、ＭＯＳＦＥＴ５０、６０以外にも、図示しない多数の素子が基板１０に形成され、それらダイオード２０、バイポーラトランジスタ４０、ＭＯＳＦＥＴ５０、６０および図示しない素子は集積回路を形成している。
【００１１】
基板１０は、例えばｐ型シリコン基板である。また、以下に説明する各半導体層はシリコンを主に含むシリコン層である。あるいは、基板１０および半導体層の主材料は、シリコンに限らず、例えば炭化シリコン、窒化ガリウムであってもよい。
【００１２】
バイポーラトランジスタ４０は、例えばＮＰＮ型のバイポーラトランジスタである。バイポーラトランジスタ４０は、基板１０内に設けられたｎ型のコレクタ層４１を有する。
【００１３】
コレクタ層４１内には、ｐ型のベース層４２が設けられている。ベース層４２内には、ｐ型のベースコンタクト層４４と、ｎ型のエミッタ層４５とが互いに離間して設けられている。ベースコンタクト層４４のｐ型不純物濃度は、ベース層４２のｐ型不純物濃度よりも高い。
【００１４】
また、コレクタ層４１内には、ベース層４２に対して離間して、ｎ型のコレクタコンタクト層４３が設けられている。コレクタコンタクト層４３のｎ型不純物濃度は、コレクタ層４１のｎ型不純物濃度よりも高い。
【００１５】
以上説明したバイポーラトランジスタ４０の各層の表面は、基板１０の表面に一致している。その表面上には絶縁層８０が設けられている。
【００１６】
コレクタコンタクト層４３上にはコレクタ電極４６が設けられている。コレクタ電極４６は、絶縁層８０を貫通してコレクタコンタクト層４３の表面に達している。コレクタコンタクト層４３は、コレクタ電極４６に直接または金属シリサイド層を介してオーミックコンタクトしている。コレクタ層４１は、コレクタコンタクト層４３を介してコレクタ電極４６と電気的に接続されている。
【００１７】
ベースコンタクト層４４上にはベース電極４７が設けられている。ベース電極４７は、絶縁層８０を貫通してベースコンタクト層４４の表面に達している。ベースコンタクト層４４は、ベース電極４７に直接または金属シリサイド層を介してオーミックコンタクトしている。ベース層４２は、ベースコンタクト層４４を介してベース電極４７と電気的に接続されている。
【００１８】
エミッタ層４５上にはエミッタ電極４８が設けられている。エミッタ電極４８は、絶縁層８０を貫通してエミッタ層４５の表面に達している。エミッタ層４５は、エミッタ電極４８に直接または金属シリサイド層を介してオーミックコンタクトし、電気的に接続されている。
【００１９】
ＭＯＳＦＥＴ５０はｐチャネル型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ６０はｎチャネル型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ５０とＭＯＳＦＥＴ６０は、ＣＭＯＳを形成している。
【００２０】
ＭＯＳＦＥＴ５０は、基板１０内に設けられたｎ型の半導体層５１を有する。半導体層５１内には、ｐ型のドレイン層５２と、ｐ型のソース層５３と、ｎ型のコンタクト層５４とが互いに離間して設けられている。コンタクト層５４のｎ型不純物濃度は、半導体層５１のｎ型不純物濃度よりも高い。ソース層５３は、ドレイン層５２とコンタクト層５４との間に設けられている。
【００２１】
ドレイン層５２とソース層５３との間における半導体層５１の表面領域は、チャネル領域となる。そのチャネル領域上には、絶縁膜（ゲート絶縁膜）５５を介して、ゲート電極５６が設けられている。
【００２２】
以上説明したＭＯＳＦＥＴ５０の各層の表面は、基板１０の表面に一致している。その表面上には絶縁層８０が設けられている。
【００２３】
ドレイン層５２上にはドレイン電極５７が設けられている。ドレイン電極５７は、絶縁層８０を貫通してドレイン層５２の表面に達している。ドレイン層５２は、ドレイン電極５７に直接または金属シリサイド層を介してオーミックコンタクトし、電気的に接続されている。
【００２４】
ソース層５３上にはソース電極５８が設けられている。ソース電極５８は、絶縁層８０を貫通してソース層５３の表面に達している。ソース層５３は、ソース電極５８に直接または金属シリサイド層を介してオーミックコンタクトし、電気的に接続されている。
【００２５】
コンタクト層５４上には電極５９が設けられている。電極５９は、絶縁層８０を貫通してコンタクト層５４の表面に達している。コンタクト層５４は、電極５９に直接または金属シリサイド層を介してオーミックコンタクトしている。電極５９は、例えばソース電極５８と短絡される。
【００２６】
ＭＯＳＦＥＴ６０は、基板１０内に設けられたｎ型のドレイン層６２と、ｎ型のソース層６３と、ｐ型のコンタクト層６４とを有する。ドレイン層６２、ソース層６３、およびコンタクト層６４は、基板１０の表面側で互いに離間している。コンタクト層６４のｐ型不純物濃度は、基板１０のｐ型不純物濃度よりも高い。ソース層６３は、ドレイン層６２とコンタクト層６４との間に設けられている。
【００２７】
ドレイン層６２とソース層６３との間における基板１０の表面領域は、チャネル領域となる。そのチャネル領域上には、絶縁膜（ゲート絶縁膜）６５を介して、ゲート電極６６が設けられている。
【００２８】
以上説明したＭＯＳＦＥＴ６０の各層の表面は、基板１０の表面に一致している。その表面上には絶縁層８０が設けられている。
【００２９】
ドレイン層６２上にはドレイン電極６７が設けられている。ドレイン電極６７は、絶縁層８０を貫通してドレイン層６２の表面に達している。ドレイン層６２は、ドレイン電極６７に直接または金属シリサイド層を介してオーミックコンタクトし、電気的に接続されている。
【００３０】
ソース層６３上にはソース電極６８が設けられている。ソース電極６８は、絶縁層８０を貫通してソース層６３の表面に達している。ソース層６３は、ソース電極６８に直接または金属シリサイド層を介してオーミックコンタクトし、電気的に接続されている。
【００３１】
コンタクト層６４上には電極６９が設けられている。電極６９は、絶縁層８０を貫通してコンタクト層６４の表面に達している。コンタクト層６４は、電極６９に直接または金属シリサイド層を介してオーミックコンタクトしている。電極６９は、例えばソース電極６８と短絡される。
【００３２】
次に、ダイオード２０について説明する。  
図２（ａ）は、ダイオード２０の模式断面図である。
【００３３】
ダイオード２０は、基板１０内に設けられたｎ型の第１半導体層２１を有する。第１半導体層２１内に、ｐ型の第２半導体層２２が設けられている。第２半導体層２２内に、ｎ型の第３半導体層２３が設けられている。第３半導体層２３内に、ｐ型の第４半導体層２４、ｐ型の第５半導体層２５、およびｎ型の第６半導体層２６が設けられている。
【００３４】
第６半導体層２６のｎ型不純物濃度は、第３半導体層２３のｎ型不純物濃度よりも高い。第４半導体層２４は第３半導体層２３よりも浅く、第４半導体層２４の側面および底面が、第３半導体層２３に対してｐｎ接合している。
【００３５】
第４半導体層２４、第５半導体層２５、および第６半導体層２６は、例えばストライプ状の平面パターンで形成され、基板１０の面方向に互いに離間している。あるいは、第５半導体層２５と第６半導体層２６は接していてもよい。
【００３６】
あるいは、第５半導体層２５は第６半導体層２６をリング状に囲む平面パターンで形成され、第４半導体層２４は第５半導体層２５の外周をリング状に囲む平面パターンで形成されてもよい。
【００３７】
第５半導体層２５は、第４半導体層２４と第６半導体層２６との間に設けられている。第４半導体層２４と第５半導体層２５は互いに離間している。第５半導体層２５と第６半導体層２６は互いに離間している。あるいは、第５半導体層２５と第６半導体層２６は接していてもよい。
【００３８】
第４半導体層２４、第５半導体層２５、および第６半導体層２６の深さは、実質的に等しい。
【００３９】
以上説明したダイオード２０の各層の表面は、基板１０の表面に一致している。その表面上には絶縁層８０が設けられている。
【００４０】
第４半導体層２４上にはアノード電極３１が設けられている。アノード電極３１は、絶縁層８０を貫通して第４半導体層２４の表面に達している。第４半導体層２４は、アノード電極３１に直接または金属シリサイド層を介してオーミックコンタクトし、電気的に接続されている。
【００４１】
第５半導体層２５上にはカソード電極３２が設けられている。カソード電極３２は、絶縁層８０を貫通して第５半導体層２５の表面に達している。第５半導体層２５は、カソード電極３２に直接または金属シリサイド層を介してオーミックコンタクトし、電気的に接続されている。
【００４２】
また、カソード電極３２は、絶縁層８０を貫通して、第６半導体層２６の表面にも達している。第６半導体層２６は、カソード電極３２に直接または金属シリサイド層を介してオーミックコンタクトし、電気的に接続されている。
【００４３】
第３半導体層２３には、第６半導体層２６を介してカソード電極３２の電位が与えられる。第２半導体層２２および第１半導体層２１は、基板１０の電位、アノード電位およびカソード電位に対して電気的に分離され、電気的にフローティングである。
【００４４】
あるいは、第１半導体層２１には、アノード電位およびカソード電位よりも高い電位を与えてもよい。
【００４５】
基板１０には、例えばグランド電位が与えられる。ダイオード２０の順方向動作時、アノード電極３１に正電位が与えられる。カソード電極３２には、アノード電極３１に与える電位より低く、グランド電位より高い中間電位が与えられる。
【００４６】
この順方向電圧が印加されると、第４半導体層２４から第３半導体層２３に正孔が注入される。第３半導体層２３に注入された正孔は、第４半導体層２４の近くに設けられ、カソード電極３２と接続されたｐ型の第５半導体層２５に効率的に吸収される。したがって、正孔電流は、第４半導体層２４と第５半導体層２５との間の第３半導体層２３の表面領域を流れやすく、第２半導体層２２には達しにくい。
【００４７】
また、第３半導体層２３と基板１０との間に空乏層が形成され、第１半導体層２１の電位および第２半導体層２２の電位は、基板１０と実質的に同電位となる。したがって、第３半導体層２３に注入された正孔が第２半導体層２２に達しても、その領域には電界が存在しないので、正孔は基板１０にはほとんど到達せず、アノード電極３１から基板１０に漏れ電流はほとんど流れない。
【００４８】
さらに、順方向動作時、カソード電極３２の電位が、基板１０の電位（グランド電位）よりも低い負電位になっても、基板１０からカソード電極３２に向かう正孔電流が上記空乏層で遮断されるので、耐圧を確保できる。したがって、カソード電極３２を負電位にする使い方が可能となる。
【００４９】
第３半導体層２３の深さによっては、第４半導体層２４と第５半導体層２５との間に第６半導体層２６が位置する構造でも、基板１０側への正孔の流れを抑制しつつ、第３半導体層２３に注入された正孔を第５半導体層２５に効率的に吸収させることができる。
【００５０】
前述したダイオード２０、バイポーラトランジスタ４０、およびＭＯＳＦＥＴ５０、６０の各半導体層は、例えばイオン注入法を利用して形成される。所望の領域に導入されたｐ型不純物またはｎ型不純物は熱処理により拡散し、ダイオード２０、バイポーラトランジスタ４０、およびＭＯＳＦＥＴ５０、６０の各半導体層が形成される。
【００５１】
図１に示す例では、ダイオード２０の第１半導体層２１、バイポーラトランジスタ４０のコレクタ層４１、およびＭＯＳＦＥＴ５０の半導体層５１の各ｎ型半導体層は、深さが実質的に同じであり、同じイオン注入工程で同時に形成することができる。
【００５２】
また、ダイオード２０の第４半導体層２４、第５半導体層２５、バイポーラトランジスタ４０のベース層４４、ＭＯＳＦＥＴ５０のドレイン層５２、ソース層５３、およびＭＯＳＦＥＴ６０のコンタクト層６４の各ｐ型半導体層は、深さが実質的に同じであり、同じイオン注入工程で同時に形成することができる。
【００５３】
また、ダイオード２０の第６半導体層２６、バイポーラトランジスタ４０のコレクタコンタクト層４３、エミッタ層４５、ＭＯＳＦＥＴ５０のコンタクト層５４、ＭＯＳＦＥＴ６０のドレイン層６２およびソース層６３の各ｎ型半導体層は、深さが実質的に同じであり、同じイオン注入工程で同時に形成することができる。
【００５４】
ダイオード２０のｐ型の第２半導体層２２と、バイポーラトランジスタ４０のｐ型のベース層４２は、製品設計によっては、実質的に同じ深さにすることができる。その場合、第２半導体層２２とベース層４２を、同じイオン注入工程で同時に形成することができる。
【００５５】
図２（ｂ）は、他の実施形態のダイオードの模式断面図である。図２（ａ）に示す前述した実施形態のダイオード２０と同じ要素には同じ符号を付し、その詳細な説明は省略する。
【００５６】
第３半導体層２３は、例えばイオン注入法により形成され、不純物が打ち込まれた位置をピークにして、深さ方向の不純物濃度分布をもつ。そして、図２（ｂ）に示す実施形態によれば、第３半導体層２３は、第４〜第６半導体層２４、２５、２６の底よりも深い位置（図２（ｂ）において破線で表す位置）に、ｎ型不純物の濃度ピークを持つ。
【００５７】
アノードとカソード間を流れる電流のうち、電子電流はｎ型不純物濃度が高い領域（破線の位置）を流れやすく、それよりも浅い表面側を正孔電流が流れやすくなる。したがって、第４半導体層２４から第３半導体層２３に注入された正孔はｎ型不純物濃度が高い領域によって第２半導体層２２に達するのが阻害され、第３半導体層２３の表面近傍に束縛される。このため、基板１０への漏れ電流をよりいっそう抑制できる。
【００５８】
図３（ａ）は、さらに他の実施形態のダイオードの模式断面図である。前述した実施形態と同じ要素には同じ符号を付し、その詳細な説明は省略する。
【００５９】
図３（ａ）の実施形態によれば、第２半導体層２２内に、第３半導体層２３に隣接してｎ型の第７半導体層２７が設けられている。第５半導体層２５および第６半導体層２６は、第７半導体層２７内に設けられている。
【００６０】
第７半導体層２７のｎ型不純物濃度は、第３半導体層のｎ型不純物濃度よりも高い。したがって、第４半導体層２４と第５半導体層２５との間の領域は、第４半導体層２４に隣接する第１領域２３ａと、第５半導体層２５に隣接し、第１領域２３ａよりもｎ型不純物濃度が高い第２領域２７ａと、を有する。
【００６１】
第１領域２３ａは第３半導体層２３の表面領域の一部であり、第２領域２７ａは第７半導体層２７の表面領域の一部である。
【００６２】
第２領域２７ａのｎ型不純物濃度は、アノード電極３１とカソード電極３２との間に逆方向電圧を印加したときに、第２領域２７ａが空乏化しない濃度である。
【００６３】
アノード電極３１に与える電位よりも高い電位をカソード電極３２に与えた逆方向電圧印加時、第４半導体層２４と第１領域２３ａとのｐｎ接合から広がる空乏層の伸展は、第１領域２３ａよりも不純物濃度の高い第２領域２７ａによってストップする。
【００６４】
したがって、アノード側から伸びた空乏層が、カソード側の第５半導体層２５に達するパンチスルーを防止することができ、高い逆方向耐圧を確保することができる。
【００６５】
図３（ｂ）は、さらに他の実施形態のダイオードの模式断面図である。前述した実施形態と同じ要素には同じ符号を付し、その詳細な説明は省略する。
【００６６】
図３（ｂ）に示すダイオードによれば、第３半導体層２３における第４半導体層２４と第５半導体層２５との間の領域上に、絶縁膜３５を介して制御電極３３が設けられている。
【００６７】
順方向動作時、制御電極３３はカソード電極３２と短絡される。あるいは、制御電極３３には、カソード電極３２に与える電位よりも低い例えば負電位が与えられる。
【００６８】
順方向動作時、制御電極３３の電位に引かれて、第３半導体層２３の表面側に正孔が束縛されやすくなる。したがって、基板１０への漏れ電流をよりいっそう抑制することができる。
【００６９】
図４は、さらに他の実施形態のダイオードの模式断面図である。
【００７０】
図４に示すダイオードは、図２（ａ）に示す前述したダイオード２０の各半導体層を逆の導電型に変えた同様の構成であるため、説明は省略する。
【００７１】
図４に示す半導体層１２１、１２２、１２３、１２４、１２５、１２６は、それぞれ、図２（ａ）に示す半導体層２１、２２、２３、２４、２５、２６に対応する。
【００７２】
第４半導体層１２４はカソード電極９２と接続されている。第５半導体層１２５および第６半導体層１２６は、アノード電極９１と接続されている。
【００７３】
図２（ｂ）、図３（ａ）および図３（ｂ）に示すそれぞれのダイオードにおいても、導電型を逆にした構造が可能である。
【００７４】
前述した各実施形態は、適宜組み合わせて実施することが可能である。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１０…基板、２０…ダイオード、２１…第１半導体層、２２…第２半導体層、２３…第３半導体層、２４…第４半導体層、２５…第５半導体層、２６…第６半導体層、２７…第７半導体層、３１…アノード電極、３２…カソード電極、３３…制御電極、４０…バイポーラトランジスタ、５０，６０…ＭＯＳＦＥＴ
【図１】
2016025155.tif 000003
【図２】
2016025155.tif 000004
【図３】
2016025155.tif 000005
【図４】
2016025155.tif 000006