(57)【要約】【課題】  高調波歪を低減できる半導体スイッチを提供する。【解決手段】  半導体スイッチ１０は、半導体基板３１と、半導体基板３１に設けられた絶縁膜３２と、絶縁膜３２上に設けられた半導体層３３と、半導体層３３に設けられた半導体スイッチ回路ＳＷ１乃至ＳＷ８と、半導体基板３１が設けられた側と反対側の絶縁膜３２上に設けられ、前記半導体スイッチ回路ＳＷ１乃至ＳＷ８と端子ＲＦ１乃至ＲＦ８とを接続する第１の配線ＲＷ０乃至ＲＷ８と、前記第１の配線ＲＷ０乃至ＲＷ８の側面に設けられ、前記半導体基板３１の電位より高くなるよう電源に接続した第１導電体１０１と、を具備する。【選択図】  図１
2016046395.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記半導体層に設けられた半導体スイッチ回路と、
前記半導体基板が設けられた側と反対側の前記絶縁膜上に設けられ、前記半導体スイッチ回路と端子とを接続する第１の配線と、
前記第１の配線の側面に設けられ、前記半導体基板の電位より高くなるよう電源に接続した第１導電体と、
を具備することを特徴とする半導体スイッチ。
【請求項２】
少なくとも前記第１導電体と前記半導体基板の間に、前記絶縁膜を貫通して前記半導体基板に接する柱状体を有することを特徴とする請求項１に記載の半導体スイッチ。
【請求項３】
前記柱状体は、前記半導体基板より高い比抵抗を有することを特徴とする請求項２に記載の半導体スイッチ。
【請求項４】
前記第１導電体と前記柱状体は、電気的に接続されていることを特徴とする請求項３に記載の半導体スイッチ。
【請求項５】
前記第１導電体は、線状体を有することを特徴とする請求項１に記載の半導体スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体スイッチに関する。
【背景技術】
【０００２】
携帯機器などには、アンテナを送信用または受信用に切り替えるための高周波スイッチが用いられている。従来、この高周波スイッチとして、絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）を有する半導体スイッチが用いられている。
【０００３】
半導体スイッチは、半導体基板に絶縁膜を介して半導体層が設けられたＳＯＩ（Silicon on Insulator）基板に設けることが有効である。高抵抗の半導体基板を用いることにより、高周波回路と半導体基板との寄生容量が低減され、半導体スイッチの高速化が図られる。
【０００４】
然しながら、ＳＯＩ基板上に設けられた半導体スイッチにおいては、高周波信号によって高調波歪が発生するという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０８−３１６４２０号公報
【特許文献２】特開２００８−２２７０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態の課題は高調波歪を低減できる半導体スイッチを提供することにある。
【課題を解決するための手段】
【０００７】
一つの実施形態によれば、半導体スイッチは、半導体スイッチ１０は、半導体基板と、前記半導体基板に設けられた絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記半導体層に設けられた半導体スイッチ回路と、前記半導体基板が設けられた側と反対側の前記絶縁膜上に設けられ、前記半導体スイッチ回路と端子とを接続する第１の配線と、前記第１の配線の側面に設けられ、前記半導体基板の電位より高くなるよう電源に接続した第１導電体と、を具備する
【図面の簡単な説明】
【０００８】
【図１】実施形態１に係る半導体スイッチを示す回路図。
【図２】実施形態１に係る半導体スイッチが設けられた半導体チップを示す図。
【図３】実施形態１に係る半導体スイッチが設けられるＳＯＩ基板を示す断面図。
【図４】実施形態１に係る半導体スイッチの要部を示す図。
【図５】実施形態１に係る半導体スイッチにおける電気力線を説明する図。
【図６】実施形態１に係る半導体スイッチの要部の形成方法を順に示す断面図。
【図７】実施形態１に係る半導体スイッチの変形例を示す図。
【図８】実施形態１に係る半導体スイッチの別の要部を示す断面図。
【図９】実施形態２に係る半導体スイッチの要部を示す図。
【図１０】実施形態２に係る半導体スイッチの要部の形成方法を順に示す断面図。
【図１１】実施形態２に係る半導体スイッチの別の要部を示す図。
【図１２】実施形態３に係る半導体スイッチの要部を示す図。
【図１３】実施形態３に係る半導体スイッチの別の要部を示す図。
【図１４】実施形態３に係る半導体スイッチの別の要部を示す断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１０】
（実施形態１）
本実施形態に係る半導体スイッチについて図１乃至図４を用いて説明する。図１は本実施形態の半導体スイッチを示す回路図である。図２は、半導体スイッチが設けられた半導体チップを示す平面図である。図３は半導体スイッチが設けられるＳＯＩ（Silicon On Insulator）基板を示す断面図である。図４は半導体スイッチの高周波配線の横に設けられたバイアスラインを示す図で、図４（ａ）はその平面図、図４（ｂ）は図４（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。
【００１１】
本実施形態の半導体スイッチは、例えば携帯機器などの送信用または受信用にアンテナの切り替えを行う高周波スイッチで、１入力（出力）端子（共通端子）と複数の出力（入力）端子（個別端子）を有する双方向スイッチである。
【００１２】
始めに、半導体スイッチの概要を説明する。
【００１３】
図１乃至図４に示すように、本実施形態の半導体スイッチ１００はＳＯＩ（Silicon On Insulator）基板３０に設けられる。半導体スイッチ部（ＳＷ１乃至ＳＷ８）（半導体スイッチ回路）はそれぞれ、アンテナ端子１１と高周波端子（ＲＦ１乃至ＲＦ８）との間に設けられる。半導体スイッチ部（ＳＷ１乃至ＳＷ８）は、アンテナ端子１１及び高周波端子（ＲＦ１乃至ＲＦ８）に高周波配線（ＲＷ０乃至ＲＷ８）によって接続されている。
【００１４】
バイアスライン（第１導電体）１０１は高周波配線(ＲＷ０乃至ＲＷ８)の横に設けられており、特に高周波配線ＲＷ０においてはその両横に設けられている。更に、バイアスライン１０１は、高周波端子ＲＦ１乃至ＲＦ８のパッドの横および接地端子ＧＮＤのパッドの横にも設けられている。バイアスライン１０１は、シリコン基板３１に対して正にバイアスされている。
【００１５】
ところで、ＳＯＩ基板３０では、シリコン基板３１とシリコン酸化膜３２の界面近傍に電荷（電子）が蓄積され易い。高周波配線ＲＷ０乃至ＲＷ８に高周波信号が流れると、その電荷は高周波信号起因の電界により加速されて移動する。高周波信号には、電荷の移動に起因する高調波歪が発生する。
【００１６】
本実施形態においては、バイアスライン１０１は、クーロン力により界面近傍の電荷を引き寄せる。従って電荷の移動は、高周波配線ＲＷ０乃至ＲＷ８に高周波信号が流れる場合でも抑制される。
【００１７】
また、シリコン酸化膜３２に接するシリコン基板３１の第２部分３１ｂは、第１部分３１ａに対しより高い不純物濃度を有し、かつより高いアクセプタ濃度を有している。したがって第２部分３１ｂのアクセプタは界面近傍の電荷を中和し、その電荷の密度を低減することができる。
【００１８】
従って、両者の効果により、高調波歪を低減することができる。多くのポートを有し、高周波配線の総距離が長い半導体スイッチほど、高周波信号の歪防止効果が高くなる。
【００１９】
次に、半導体スイッチ１００の詳細を説明する。
【００２０】
図１に示すように、半導体スイッチ１００には、例えばアンテナ端子（共通端子）１１と、８つの高周波端子（個別端子）ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６、ＲＦ７、ＲＦ８が設けられている。アンテナ端子１１からノードＮ１、Ｎ２、Ｎ３を順に経由してノードＮ４に到るメインの高周波配線ＲＷ０が設けられている。
【００２１】
高周波配線ＲＷ１は、半導体スイッチ部ＳＷ１を経由してノードＮ１と高周波端子ＲＦ１とを接続する。同様に、高周波配線ＲＷ２乃至ＲＷ８はそれぞれ、半導体スイッチ部ＳＷ２乃至ＳＷ８を経由して、ノードＮ１と高周波端子ＲＦ２乃至ＲＦ８とをそれぞれ接続する。
【００２２】
高周波信号は、例えば７００ＭＨｚ以上の周波数と、２０ｄＢｍ以上の電力を有し、ＵＭＴＳ（Universal Mobile Telecommunication System）方式で変調されている。
【００２３】
以下、主に高周波配線ＲＷ１に関して説明するが、高周波配線ＲＷ２乃至ＲＷ８についても同様である。
【００２４】
高周波配線ＲＷ１は、半導体スイッチ部ＳＷ１を経由してノードＮ１と高周波端子ＲＦ１を接続する。半導体スイッチ部ＳＷ１は、ノードＮ１と高周波端子ＲＦ１との間に、直列接続された複数のＭＯＳトランジスタ（以後、スルートランジスタという）Ｔ１を有し、高周波端子ＲＦ１と接地端子ＧＮＤとの間に、直列接続された複数のＭＯＳトランジスタ（以後、シャントトランジスタという）Ｓ１を有している。
【００２５】
各スルートランジスタＴ１のゲート端子には、スイッチング動作を安定させる目的（発振防止等）の抵抗Ｒ１が接続されている。抵抗Ｒ１は高周波信号がバイアス／制御信号回路２１に漏洩しない程度の高い抵抗値を有している。各シャントトランジスタＳ１のゲート端子にも、高周波信号漏えい防止用の抵抗Ｒ２が接続されている。抵抗Ｒ１、Ｒ２は、例えば１００ｋΩ以上の抵抗である。
【００２６】
各スルートランジスタＴ１のゲート端子には、制御信号Ｃｏｎｔ１が印加される。各シャントトランジスタＳ１のゲート端子には、制御信号Ｃｏｎｔ１を反転した反転制御信号Ｃｏｎｔ１／が印加される。従って、スルートランジスタＴ１とシャントトランジスタＳ１は相補的に導通状態または非導通状態になる。
【００２７】
例えば、アンテナ端子１１と高周波端子ＲＦ１の間を導通状態とするには、スルートランジスタＴ１を導通状態にし、シャントトランジスタＳ１を非導通状態にする。同時にスルートランジスＴ２乃至Ｔ８を全て非導通状態にし、シャントトランジスタＳ２乃至Ｓ８を全て導通状態にする。
【００２８】
バイアスライン１０１は、シリコン基板３１の電位より高い電位を有している。具体的には、バイアスライン１０１はシリコン基板３１に対して正にバイアスされている。バイアスライン１０１は、正の電源４６に接続されている。
【００２９】
図２は、半導体チップの平面を示しており、各ユニットや配線の概略の配置を示している。ただし、各ユニットや配線の大きさ、太さは図面に示すものに限定されない。半導体チップ１１０の平面における一方には、アンテナ端子１１、高周波端子ＲＦ１乃至ＲＦ８、接地端子Ｇ１乃至Ｇ４、スルートランジスタＴ１部乃至Ｔ８部、およびシャントトランジスタＳ１部乃至Ｓ８部が配置されている。
【００３０】
接地端子Ｇ１の両側に配置されたシャントトランジスタＳ１部、Ｓ２部は、接地端子Ｇ１に共通接続されている。接地端子Ｇ２、Ｇ３、Ｇ４についても同様であり、その説明は省略する。
【００３１】
半導体チップ１１０の平面における他方には、バイアスライン１０１に印加される電圧、制御信号Ｃｏｎｔ１乃至Ｃｏｎｔ８および反転制御信号Ｃｏｎｔ１／乃至Ｃｏｎｔ８／を生成し、半導体スイッチ部ＳＷ１乃至ＳＷ８を制御するためのバイアス／制御信号回路２１が配置されている。
【００３２】
図２におけるハッチングを施した第１および第２の領域１１１、１１２は、バイアスライン１０１が設けられている領域を示している。これら領域に、バイアスライン１０１が後述する形状や間隔をもって設けられている。半導体チップ１１０においては、バイアスライン１０１の第１の領域１１１は、高周波配線ＲＷ０乃至ＲＷ８に沿って設けられる。バイアスライン１０１の第２の領域１１２は、高周波端子ＲＦ１、ＲＦ２のパッド、および接地端子Ｇ１のパッドに沿って設けられる。第１の領域１１１は、例えば直線状であり、第２の領域１１２は、例えばコ字状である。
【００３３】
即ち、バイアスライン１０１は、高周波配線ＲＷ０乃至ＲＷ８に対し、間隔をあけて設けられている。
【００３４】
第１の領域１１１に設けられたバイアスライン１０１と第２の領域１１２に設けられたバイアスライン１０１は、配線１１３で電気的に接続されている。なお図２に示す配線１１３は電気的な接続を示しており、実際の配線の太さを示すものではない。第２の領域１１２は、高周波端子ＲＦ３乃至ＲＦ８のパッドおよび接地端子Ｇ２乃至Ｇ４のパッドに沿っても同様に設けられている。
【００３５】
図３は半導体スイッチが設けられるＳＯＩ（Silicon On Insulator）基板を示す断面図である。ＳＯＩ基板３０は、第１の比抵抗ρ１を有するｐ型のシリコン基板（半導体基板）３１と、シリコン基板３１上に設けられたシリコン酸化膜（絶縁膜）３２と、シリコン酸化膜３２の上に設けられ、第１の抵抗ρ１より低い第２の比抵抗ρ２を有するｐ型のシリコン層（半導体層）３３を有している。
【００３６】
シリコン基板３１は支持基板なので、能動層であるシリコン層３３に対する寄生容量を低減するために第１の抵抗ρ１は第２の比抵抗ρ２より高い方が望ましい。
【００３７】
シリコン基板３１は、第１の比抵抗ρ１を有する第１部分３１ａと、第１部分３１ａ上に設けられ、第１部分３１ａより高濃度の不純物を含有する第２部分３１ｂとを有している。第２部分３１ｂは、シリコン酸化膜３２と接している。第２部分３１ｂの厚さは、例えば０．５乃至１μｍ程度である。
【００３８】
第１の比抵抗ρ１は、例えば１ｋΩ・ｃｍ以上である。第２の比抵抗ρ２は、例えば１０Ω・ｃｍ程度である。シリコン酸化膜３２の厚さＴ１は、例えば１乃至２μｍ程度である。シリコン層３３の厚さは、例えば０．１乃至１μｍ程度である。
【００３９】
シリコン酸化膜３２は、ＢＯＸ（Buried Oxide）層とも呼ばれている。シリコン層３３は、ＳＯＩ層とも呼ばれている。
【００４０】
第２部分３１ｂの不純物は、例えばアクセプタとなるボロン（Ｂ）である。アクセプタは、正孔を発生する。シリコン酸化膜３２とシリコン基板３１の界面近傍に蓄積された電荷（電子）は正孔により中和される。従って、界面近傍の電荷密度が低減する。
【００４１】
図４（ａ）は、高周波配線４２（ＲＷ０乃至ＲＷ８）とバイアスライン１０１（１２１）との位置関係を示している。また図４（ｂ）はバイアスライン１０１とシリコン基板中の電荷との関係を説明するための図である。ここでは、高周波配線４２と第１の領域１１１に設けられるバイアスライン１０１とを用いて本実施形態の作用、効果を説明するが、第２の領域１１２に設けられるバイアスライン１０１と高周波端子ＲＦ１、ＲＦ２のパッドや接地端子Ｇ１のパッドとの間にも同様の作用、効果がある事は言うまでもない。
【００４２】
図４（ｂ）ではシリコン酸化膜３２の上に、層間絶縁膜４１が設けられている。層間絶縁膜４１はシリコン層３３の一部を除去した部分に形成されたものである。層間絶縁膜４１上に高周波配線４２が設けられている。バイアスライン１０１は、層間絶縁膜４１上であって、高周波配線４２の横に設けられている。高周波配線４２の延在する方向（第１の方向）をＸ方向とし、Ｘ方向に直交する方向をＹ方向とする。
【００４３】
バイアスライン１０１は、高周波配線４２と同一平面上に設けられており、高周波配線４２と間隔をあけて設けられている。なお、図２では配線の位置関係を図示しているのみであって、高周波配線４２に対するバイアスライン１０１の配線の方向までは図示していない。
【００４４】
バイアスライン１０１は、長さＬ１、幅Ｗ１を有する短冊状の複数の配線（線状体）１２１を有している。配線１２１は高周波配線４２の側面から間隔をあけて設けられ、Ｘ方向に対して所定の角度θ１（０°≦θ１≦９０°）をなす方向（第２の方向）、ここではＹ方向（θ１＝９０°）に延在している。複数の配線１２１は、Ｘ方向に所定の間隔Ｐ１で配列されている。
【００４５】
配線１２１はそれぞれ、一端が引出配線１２２に共通接続され、他端が開放されている。引出配線１２２は電源４６に接続されている。電源４６は配線１２１に正の電圧を印加する。
【００４６】
図５は、高周波信号により生じる電気力線を示す図ある。図５に示すように、本実施例では、電源４６は高周波帯におけるインピーダンスが十分に低いので、バイアスライン１０１は高周波的にはローインピーダンスと見なせる。その結果、高周波配線４２とバイアスライン１０１の間に高周波信号による電気力線３０１が生じる。電気力線３０１は、高周波配線４２とバイアスライン１０１との距離が短いためにその間に集中し、界面に平行な成分を多く有している。
【００４７】
バイアスライン１０１はシリコン基板３１に対して正にバイアスされているため、クーロン力によってシリコン酸化膜３２とシリコン基板３１の界面の電荷を引き寄せる。
【００４８】
従って電気力線３０１が多く存在する領域と、バイアスライン１０１によって移動が抑制される界面電荷３０２が存在する領域とが重なりあうので、バイアスラインによって必ずしも移動が抑制されない界面電荷が電気力線によって移動する確率は小さくなる。これにより、界面の電荷の移動による高調波歪を低減することができる。
【００４９】
バイアスライン１０１は、高周波的にローインピーダンス状態にあると、高周波的にハイインピーダンス状態にある場合より、界面の電荷の移動を抑制する効果が高まる。界面の電荷の移動か抑制されることにより、高周波配線４２の高周波損失が低減する。
【００５０】
バイアスライン１０１が短冊状の複数の配線１２１で構成されているのは、高周波配線４２との間の寄生容量を低減させるためである。寄生容量が大きすぎると、寄生容量を介してバイアスライン１０１にも高周波電流が流れ、電荷の移動を抑制する効果が減じられるためである。
【００５１】
目的の効果が得られる範囲内で、配線１２１の長さＬ１と幅Ｗ１、所定の角度θ１、および所定の間隔Ｐ１を適宜定めればよい。また、所定の角度θ１に特に制限はない。所定の間隔Ｐ１は一定でなくても構わない。
【００５２】
次に、バイアスライン１０１の形成方法について説明する。図６はバイアスライン１０１の形成工程を順に示す断面図である。
【００５３】
図６（ａ）に示すように、シリコン層３３が除去されて露出したシリコン酸化膜３２上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、層間絶縁膜４１となるＴＥＯＳ（Tetra Ethel Ortho Silicate）膜４７を形成する。ＴＥＯＳ膜４７上に導電膜４８、例えば金属膜をスパッタリング（Sputtering）法により形成する。
【００５４】
図６（ｂ）に示すように、導電膜４８上に、フォトリソグラフィ法により高周波配線４２および配線１２１に対応するパターンを有するレジスト膜４９を形成する。
【００５５】
図６（ｃ）に示すように、レジスト膜４９をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法により導電膜４８をエッチングする。エッチングされなかった導電膜４８が、図４に示す高周波配線４２および配線１２１になる。
【００５６】
なお、ＳＯＩ基板３０は、ＳＩＭＯＸ（Separation by Implantation of Oxygen)方式または張り合わせ方式により得られる。第２部分３１ｂの高濃度のアクセプタはシリコン酸化膜３２を介したイオン注入法により得られる。
【００５７】
以上説明したように、本実施形態の半導体スイッチ１００では、高周波配線４２の横にシリコン基板３１に対して正にバイアスされたバイアスライン１０１が設けられている。バイアスライン１０１は、高周波的にローインピーダンス状態にある。
【００５８】
その結果、高周波配線４２とバイアスライン１０１の間に電気力線が界面に平行に集中する。シリコン基板３１とシリコン酸化膜３２の界面に誘起される電荷は、バイアスライン１０１に引き寄せられるので、高周波配線４２に流れる高周波信号による電荷の移動が抑制される。
【００５９】
従って、第２部分３１ｂの高濃度アクセプタによる界面電荷密度の低減と相まって、高周波信号に歪が生じるのを防止することができる。更に、高周波配線４２の電力損失を低減することができる。
【００６０】
なお、シリコン基板３１の第２部分３１ｂに高濃度アクセプタが含有されていなくても、バイアスライン１０１による界面の電荷の移動を抑制する効果を得ることは可能である。
【００６１】
ここでは、配線１２１がＹ方向（θ１＝９０°）に延在する場合について説明したが、延在する方向はＸ方向（θ１＝０°）でも構わない。図７は実施形態１の変形例であって、Ｘ方向に延在する複数の配線を有するバイアスラインを示しており、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。
【００６２】
図７に示すように、バイアスライン１０１は、Ｘ方向に延在し、長さＬ２、幅Ｗ２を有する複数の配線１２３を有している。複数の配線１２３は、Ｙ方向に所定の間隔Ｐ２で配列されている。
【００６３】
配線１２３の一端は引出配線１２４に共通接続されている。配線１２３の他端は開放されている。引出配線１２４は電源４６に直接接続されている。
【００６４】
電源４６は配線１２３に正の電圧を印加する。シリコン酸化膜３２とシリコン基板３１の界面に生じた電荷は、配線１２３の下方に引き寄せられ、自由な移動が制限される。
【００６５】
配線１２３の長さＬ２と幅Ｗ２、および所定の間隔Ｐ２は、目的の効果が得られる範囲内で適宜定めればよい。
【００６６】
導電膜４８の材料は、特に限定されない。導電膜４８は、高融点金属、高融点金属のシリサイド、不純物が添加されたポリシリコンなどを利用できる。
【００６７】
また、配線１２１、１２３は、絶縁膜にトレンチを形成し、トレンチに導電膜を埋め込むダマシン法によって形成することもできる。
【００６８】
配線１２１、１２３が短冊状あるいはライン状である場合について説明したが、配線１２１、１２３の形状は特に限定されない。配線１２１、１２３には、別の形状、例えばＳ字状、ジクザグ状、格子状などが利用できる。
【００６９】
また、バイアスライン１０１はスルートランジスタＴ１乃至Ｔ８やシャントトランジスタＳ１乃至Ｓ８のチャネル層、またはゲート配線と同じ材料で設けてもよい。
【００７０】
図８はゲート配線と同じ材料からなるバイアスラインの断面を示している。バイアスラインは、図７に示すＸ方向に延びるバイアスライン１０１と同じである。
【００７１】
図８に示すように、スルートランジスタＴ１は、シリコン層３３を島状に加工することで得られた領域に設けられた一対のソース・ドレイン層５０と、ソース・ドレイン層５０の間でシリコン層３３上に設けられたゲート絶縁膜５１と、ゲート絶縁膜５１上に設けられたゲート電極５２を有している。
【００７２】
ゲート絶縁膜５１下方のシリコン層３３がチャネル層５３である。複数のスルートランジスタＴ１は、ソース・ドレイン層５０を共用するように直列接続されている。
【００７３】
シリコン層３３の島状加工により露出したシリコン酸化膜３２上に、スルートランジスタＴ１を覆うように層間絶縁膜５５が設けられている。層間絶縁膜５５の上に形成されたゲート配線材料膜、例えば不純物が添加されたポリシリコン膜を加工することにより、ゲート配線５６が設けられている。ゲート配線５６には、ゲート電極５２が抵抗Ｒ１（図示せず）を介して共通接続されている。
【００７４】
層間絶縁膜５５の上には、高周波配線４２およびバイアスライン１０１が設けられている。高周波配線４２およびバイアスライン１０１は、ゲート配線５６と同じ材料を用いて、ゲート配線５６と同時に形成される。
【００７５】
従って、高周波配線４２およびバイアスライン１０１はゲート配線５６と同じ平面上に配置されている。
【００７６】
ゲート配線５６、高周波配線４２およびバイアスライン１０１は、フォトリソグラフィ法およびＲＩＥ法により同時に形成される。
【００７７】
第２部分３１ｂとシリコン酸化膜３２が接している場合について説明したが、第２部分３１ｂとシリコン酸化膜３２の間に別の層、例えば改質層を設けることも可能である。
【００７８】
改質層は、例えば結晶欠陥を含むシリコンからなる。改質層の結晶欠陥に界面の電荷がトラップされる確率が高くなるので、界面近傍の電荷の移動がさらに抑制される。
【００７９】
改質層は、例えば以下のようにして形成できる。シリコン酸化膜を透過する波長のパルスレーザビームが第２部分３１ｂとシリコン酸化膜３２の界面近傍にシリコン酸化膜３２側から照射される。
【００８０】
第２部分３１ｂはレーザ光を吸収して局所的に融解、凝固するので、第２部分３１ｂの一部が改質層になる。なお、シリコン層３３は薄いので、シリコン層３３におけるレーザ光の吸収の影響は無視できる。
【００８１】
または、シリコン酸化膜およびシリコンを透過する波長を有する高繰り返し短パルスレーザビームを照射し界面近傍に回折限界レベルまで集光する。レーザビームは、集光点付近の極めて局所的な領域で時間的・空間的に圧縮されて非常に高いピークパワー密度となる。
【００８２】
シリコンに対して透過性を示していたレーザビームは、その集光過程においてピークパワー密度がある閾値を超えると局所的に非常に高い吸収特性を示すようになる。界面近傍の焦点付近でのみこの閾値を超えるようコントロールすることで、シリコン層３３にダメージを与えることなく、第２部分３１ｂの一部が改質層になる。
【００８３】
なお、改質層はＳＯＩ基板３０の全面に設ける必要はない。高周波配線４２の下方の必要な領域にのみ設ければよい。
【００８４】
他の例として、シリコン酸化膜３２とシリコン層３３の間に、別のシリコン層、例えば不純物濃度が異なる層、導電型が異なる層などが設けられていてもよい。半導体スイッチ部ＳＷ１乃至ＳＷ８を接合型電界効果トランジスタなどとすることができる。
【００８５】
（実施形態２）
本実施形態に係る半導体スイッチについて図９を用いて説明する。図９は本実施形態の半導体スイッチのバイアスラインを示す図で、図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。
【００８６】
本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、図４に示すバイアスライン１０１に加えてシリコン酸化膜を貫通する複数の柱状体を有することにある。
【００８７】
即ち、図９に示すように、本実施形態の半導体スイッチは、高周波配線４２の横に設けられた複数の配線１２１と、シリコン酸化膜３２を貫通してシリコン基板３１に接する複数のビア（柱状体）７１とを有している。配線１２１とビア７１は電気的に接続されていない。
【００８８】
ビア７１は、シリコン基板３１の第１の比抵抗ρ１より高い第３の比抵抗ρ３を有している。第３の比抵抗ρ３は、例えば１×１０６Ω・ｃｍ乃至１×１０９Ω・ｃｍ程度である。
【００８９】
ビア７１は、例えば多量のドナー不純物および多量のアクセプタ不純物の両方が添加されたポリシリコン膜である。ドナー不純物濃度とアクセプタ不純物濃度をほぼ等しくすると、ドナーとアクセプタは互いに補償し合い、高い第３の比抵抗ρ３を有するポリシリコンが得られる（不純物補償効果）。
【００９０】
複数のビア７１は、平面視で高周波配線４２が延在するＸ方向に対して所定の角度θ２をなす方向（第３の方向）で、斜めに配列されている。ビア７１はＹ方向には所定の間隔Ｐ３で配列されている。斜めに配列された一群のビア７１をビア群７２と称する。ビア群７２は、Ｘ方向に所定の間隔Ｐ４で配列されている。
【００９１】
ビア群７２の一側のビア７１は、高周波配線４２のエッジより外側に配置され、平面視で配線１２１と部分的にオーバラップしている。ビア群７２の他側のビア７１は、高周波配線４２の下方に配置され、平面視で、高周波配線４２にオーバラップしている。配線１２１とビア７１はオーバラップしていなくてもよい。
【００９２】
本実施形態において、ビア７１はシリコン基板３１に接しているので、ビア７１の下にはシリコン酸化膜３２は存在しない。従って、シリコン酸化膜３２とシリコン基板３１との界面は存在しないので、界面近傍に蓄積される電荷も存在しない。その結果、界面近傍に蓄積される電荷の総量を低減することができる。
【００９３】
ポリシリコンは多くの結晶欠陥を含んでいる。従って、ビア７１の下を通過する電荷は結晶欠陥にトラップされる確率が高くなる。その結果、界面近傍に蓄積される電荷の総量をさらに低減することができる。
【００９４】
次に、ビア７１の形成方法について説明する。図１０はビア７１の形成工程を順に示す断面図である。
【００９５】
図１０（ａ）に示すように、シリコン層３３が除去されて露出したシリコン酸化膜３２の上にフォトリソグラフィ法によりビア７１に対応する開口７５ａを有するレジスト膜７５を形成する。
【００９６】
図１０（ｂ）に示すように、レジスト膜７５をマスクとして、例えばフッ素系のガスを用いたＲＩＥ法によりシリコン酸化膜３２をエッチングし、シリコン酸化膜３２を貫通するトレンチ７６を形成する。
【００９７】
図１０（ｃ）に示すように、レジスト膜７５を除去した後、シリコン酸化膜３２上にトレンチ７６を満たすように、例えばＣＶＤ法により不純物を添加したポリシリコン膜７７を形成する。
【００９８】
図１０（ｄ）に示すように、シリコン酸化膜３２が露出するまで、例えばＣＭＰ（Chemical Mechanical Polishing）法によりポリシリコン膜７７を除去する。残ったポリシリコン膜７７が、ビア７１になる。
【００９９】
バイアスライン１０１は、高周波的にローインピーダンス状態にある。高周波配線４２とバイアスライン１０１の間に電気力線を界面に平行に集中させることで、界面の電荷の移動を抑制する効果が高められる。ビア７１とシリコン基板３１の界面には電荷が発生しないので、界面の総電荷量が減少する。ビア７１は界面の電荷をトラップするので、界面の電荷の移動が抑制される。
【０１００】
以上説明したように、本実施形態では、バイアスライン１０１とビア７１の相乗効果により、界面の総電荷量を減少させ、界面の電荷の移動を抑制している。従って、より高調波歪の低減および高周波損失の低減を図ることができる。
【０１０１】
図７に示すバイアスライン１０１にビア７１を組み合わせてもよい。図１１は、ビア７１と、配線１２３を有するバイアスライン１０１を示す図で、図１１（ａ）はその平面図、図１１（ｂ）は図１１（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。ビア群７２の一側のビア７１は、平面視で配線１２３と部分的にオーバラップしている。
【０１０２】
（実施形態３）
本実施形態に係る半導体スイッチについて図１２を用いて説明する。図１２は本実施形態の半導体スイッチの要部を示す図で、図１２（ａ）はその平面図、図１２（ｂ）は図１２（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。
【０１０３】
本実施形態において、上記実施形態２と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態２と異なる点は、バイアスライン１０１とビア７１を電気的に接続したことにある。
【０１０４】
即ち、図１２に示すように、本実施形態の半導体スイッチでは、バイアスライン１０１は、シリコン酸化膜３２の上であって高周波配線４２の斜め下方に設けられた複数の配線１２６を有している。配線１２６は、例えば金属膜である。配線１２６は、Ｘ方向に対して所定の角度θ１をなす方向に延在している。高周波配線４２と配線１２６は、異なる平面上に設けられている。高周波配線４２と配線１２６は、平面視でオーバラップしていない。シリコン酸化膜３２を貫通してシリコン基板３１に接する複数のビア７１が設けられている。ビア７１は、配線１２６の下に配置され、配線１２６に接している。
【０１０５】
配線１２６はそれぞれ、一端が引出配線１２７に共通接続され、他端が開放されている。引出配線１２７は電源４６に直接接続されている。配線１２６とビア７１は電気的に接続されている。電源４６は配線１２６およびビア７１に正の電圧を印加する。
【０１０６】
ビア７１にバイアスライン１０１の配線１２６を介して正の電圧を印加できるので、界面の電荷はビア７１に引き寄せられ、界面の電荷の移動を抑制する効果をより高めることが可能である。従って、高調波歪および高周波損失を大幅に低減可能である。
【０１０７】
以上説明したように、本実施例では、バイアスライン１０１およびビア７１の両方に正の電圧を印加しているので、高調波歪および高周波損失を大幅に低減できる。
【０１０８】
Ｘ方向に延在する配線を有するバイアスラインとビアを電気的に接続してもよい。図１３は、Ｘ方向に延在し、ビア７１に電気的に接続された配線を有するバイアスラインを示す図で、図１３（ａ）はその平面図、図１３（ｂ）は図１３（ａ）のＡ−Ａ線に沿って切断し、矢印方向に眺めた断面図である。
【０１０９】
図１３に示すように、バイアスライン１０１は、シリコン酸化膜３２の上であって高周波配線４２の斜め下方に設けられた複数の配線１２８を有している。配線１２８は、Ｘ方向に延在している。ビア７１は、配線１２８の下に配置され、配線１２８に接している。
【０１１０】
配線１２８はそれぞれ、一端が引出配線１２９に共通接続され、他端が開放されている。引出配線１２９は電源４６に直接接続されている。配線１２８とビア７１は電気的に接続されている。電源４６は配線１２８およびビア７１に正の電圧を印加する。
【０１１１】
バイアスライン１０１がシリコン酸化膜３２上に設けられた金属膜である場合について説明したが、バイアスライン１０１をスルートランジスタＴ１乃至Ｔ８、シャントトランジスタＳ１乃至Ｓ８のチャネル層と同じ材料で構成することもできる。
【０１１２】
図１４はチャネル層と同じ材料で構成されたバイアスラインを示す断面図である。バイアスラインは、図１３に示すバイアスライン１０１である。
【０１１３】
図１４に示すように、バイアスライン１０１は、シリコン層３３の島状加工のときに、シリコン層３３を短冊状に加工することで得られる。高周波配線４２は層間絶縁膜５７の上に設けられている。
【０１１４】
従って、バイアスライン１０１はチャネル層５３と同じ材料で構成され、チャネル層５３と同一平面上に配置されている。バイアスライン１０１は、高周波配線４２の斜め下方、且つ平面視で高周波配線４２とオーバラップしないように配置されている。
【０１１５】
シリコン層３３を島状に加工する工程およびシリコン層３３を短冊状に加工する工程は、フォトリソグラフィ法およびＲＩＥ法により同時に行うことができる。
【０１１６】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１７】
（付記１）  前記線状体は短冊状であり、平面視で前記第１の配線が延在する第１の方向に対して所定の角度をなす第２の方向に延在し、前記第１の方向に所定の間隔で配列されている請求項５に記載の半導体スイッチ。
【０１１８】
（付記２）  前記線状体は短冊状であり、平面視で前記第１の配線が延在する第１の方向延在し、前記第１の方向に直交する方向に所定の間隔で配列されている請求項５に記載の半導体スイッチ。
【０１１９】
（付記３）  前記柱状体は、前記第１の配線が延在する第１の方向に対して所定の角度をなす第３の方向に第１の所定の間隔で配列され、前記第１の所定の間隔で配列された柱状体のグループが前記第１の方向に第２の所定の間隔で配列されている請求項２に記載の半導体スイッチ。
【０１２０】
（付記４）  前記半導体スイッチ回路は電界効果トランジスタを有し、前記第１導電体は前記電界効果トランジスタのゲート配線と同じ材料で構成されている請求項１に記載の半導体スイッチ。
【０１２１】
（付記５）  前記半導体スイッチ回路は電界効果トランジスタを有し、前記第１導電体は前記電界効果トランジスタのチャネル層と同じ材料で構成されている請求項１に記載の半導体スイッチ。
【０１２２】
（付記６）  前記第１導電体の電位は、前記第１の配線を通過する信号の周波数帯において、実質的に基準電位に等しい請求項１に記載の半導体スイッチ。
【符号の説明】
【０１２３】
１１  アンテナ端子
３０  ＳＯＩ基板
３１  シリコン基板
３１ａ  第１部分
３１ｂ  第２部分
３２  シリコン酸化膜
３３  シリコン層
４１、５５、５７  層間絶縁膜
４２  高周波配線
４５  抵抗
４６  電源
４７  ＴＥＯＳ膜
４８  導電膜
４９、７５  レジスト膜
５０  ソース・ドレイン層
５１  ゲート絶縁膜
５２  ゲート電極
５３  チャネル層
５６  ゲート配線
７１  ビア
７２  ビア群
７５ａ  開口
７６  トレンチ
７７  ポリシリコン膜
１００  半導体スイッチ
１０１  バイアスライン
１１０  半導体チップ
１１１  第１の領域
１１２  第２の領域
１１３、１２１、１２３、１２６、１２８  配線
１２２、１２４、１２７、１２９  引出配線
３０１  電気力線
３０２  界面電荷
Ｒ１、Ｒ２  抵抗
Ｎ１〜Ｎ４  ノード
ＲＦ１〜ＲＦ８  高周波端子
ＲＷ０〜ＲＷ８  高周波配線
ＳＷ１〜ＳＷ８  半導体スイッチ部
Ｔ１〜Ｔ８  スルートランジスタ
Ｓ１〜Ｓ８  シャントトランジスタ
Ｃｏｎｔ１〜Ｃｏｎｔ８  制御信号
Ｃｏｎｔ１／〜Ｃｏｎｔ８／  反転制御信号
【図１】
2016046395.tif 000003
【図２】
2016046395.tif 000004
【図３】
2016046395.tif 000005
【図４】
2016046395.tif 000006
【図５】
2016046395.tif 000007
【図６】
2016046395.tif 000008
【図７】
2016046395.tif 000009
【図８】
2016046395.tif 000010
【図９】
2016046395.tif 000011
【図１０】
2016046395.tif 000012
【図１１】
2016046395.tif 000013
【図１２】
2016046395.tif 000014
【図１３】
2016046395.tif 000015
【図１４】
2016046395.tif 000016