(57)【要約】【課題】電気特性の良好な半導体装置を提供する。または、電気特性の安定した半導体装置を提供する。【解決手段】単結晶半導体をチャネル形成領域に有する第１のトランジスタを形成し、第１のトランジスタ上に絶縁膜を形成し、絶縁膜に第１のトランジスタに達する開口を形成し、開口を介して第１のトランジスタと電気的に接続する導電膜を形成し、絶縁膜上に導電膜と電気的に接続する、酸化物半導体をチャネル形成領域に有する第２のトランジスタを形成し、第１のトランジスタおよび第２のトランジスタと電気的に接続する容量素子を形成し、１２０℃以上１８０℃以下の温度で加熱処理を行いつつ、第２のトランジスタのゲート電極に電圧を印加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
単結晶半導体をチャネル形成領域に有する第１のトランジスタを形成し、
第１のトランジスタ上に絶縁膜を形成し、
前記絶縁膜に前記第１のトランジスタに達する開口を形成し、
前記開口を介して前記第１のトランジスタと電気的に接続する導電膜を形成し、
前記絶縁膜上に前記導電膜と電気的に接続する、酸化物半導体をチャネル形成領域に有する第２のトランジスタを形成し、
前記第１のトランジスタおよび前記第２のトランジスタと電気的に接続する容量素子を形成し、
１２０℃以上１８０℃以下の温度で加熱処理を行いつつ、前記第２のトランジスタのゲート電極に電圧を印加することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記第２のトランジスタは、
第１のゲート電極を形成し、
前記第１のゲート電極上に下地絶縁膜を形成し、
前記下地絶縁膜上に酸化物半導体膜を形成し、
前記酸化物半導体膜上にソース電極およびドレイン電極を形成し、
前記酸化物半導体膜上、前記ソース電極上および前記ドレイン電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第２のゲート電極を形成し、
前記第１のゲート電極に電圧を印加することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、
前記電圧は、−１０Ｖ以上−１Ｖ以下であることを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記加熱処理は、５０時間以上１５０時間以下行うことを特徴とする半導体装置の作製方法。
【請求項５】
第１の層と、
前記第１の層上の第２の層と、
前記第２の層上の第３の層と、
容量素子と、を有し、
前記第１の層は、第１のトランジスタを有し、
前記第３の層は、第２のトランジスタを有し、
前記第１のトランジスタのチャネル形成領域は、単結晶半導体を有し、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第２の層は、絶縁膜と、導電膜と、を有し、
前記導電膜は、前記第１のトランジスタと前記第２のトランジスタとを電気的に接続する機能を有し、
前記容量素子は、前記第１のトランジスタのゲート電極と前記第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続し、
前記第１のトランジスタのゲート電極と前記第２のトランジスタのソース電極またはドレイン電極の一方と前記容量素子の一方の電極との間のノードにおいて、１５０℃で前記ノードに５０時間保持した電位の読み出し不良率は、１５０℃で前記ノードに１０時間保持した電位の読み出し不良率の５倍未満であることを特徴とする半導体装置。
【請求項６】
第１の層と、
前記第１の層上の第２の層と、
前記第２の層上の第３の層と、
容量素子と、を有し、
前記第１の層は、第１のトランジスタを有し、
前記第３の層は、第２のトランジスタを有し、
前記第１のトランジスタのチャネル形成領域は、単結晶半導体を有し、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第２の層は、絶縁膜と、導電膜と、を有し、
前記導電膜は、前記第１のトランジスタと前記第２のトランジスタとを電気的に接続する機能を有し、
前記容量素子は、前記第１のトランジスタのゲート電極と前記第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続し、
前記第１のトランジスタのゲート電極と前記第２のトランジスタのソース電極またはドレイン電極の一方と前記容量素子の一方の電極との間のノードにおいて、１５０℃で２５０時間加熱処理を行いつつ、前記ノードに保持した電位の読み出し不良率が８％未満であることを特徴とする半導体装置。
【請求項７】
請求項５または請求項６において、
前記第１のトランジスタのソース電極またはドレイン電極の一方に供給される電圧は、１．２Ｖ以上１．７Ｖ以下であることを特徴とする半導体装置。
【請求項８】
請求項５乃至請求項７のいずれか一に記載の半導体装置を有することを特徴とするモジュール。
【請求項９】
請求項５乃至請求項７のいずれか一に記載の半導体装置、または請求項８に記載のモジュールと、
スピーカー、操作キー、または、バッテリーと、を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００５】
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
【０００６】
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、電気特性の良好な半導体装置を提供することを課題の一とする。または、電気特性の安定した半導体装置を提供することを課題の一とする。または、該半導体装置の新規な作製方法を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。
【０００９】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１０】
本発明の一態様は、単結晶半導体をチャネル形成領域に有する第１のトランジスタを形成し、第１のトランジスタ上に絶縁膜を形成し、絶縁膜に第１のトランジスタに達する開口を形成し、開口を介して第１のトランジスタと電気的に接続する導電膜を形成し、絶縁膜上に導電膜と電気的に接続する、酸化物半導体をチャネル形成領域に有する第２のトランジスタを形成し、第１のトランジスタおよび第２のトランジスタと電気的に接続する容量素子を形成し、１２０℃以上１８０℃以下の温度で加熱処理を行いつつ、第２のトランジスタのゲート電極に電圧を印加することを特徴とする半導体装置の作製方法である。
【００１１】
また、上記作製方法において、第２のトランジスタは、第１のゲート電極を形成し、第１のゲート電極上に下地絶縁膜を形成し、下地絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上にソース電極およびドレイン電極を形成し、酸化物半導体膜上、ソース電極上およびドレイン電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に第２のゲート電極を形成し、第１のゲート電極に電圧を印加する。
【００１２】
また、上記作製方法において、電圧は、−１０Ｖ以上−１Ｖ以下であることが好ましい。
【００１３】
また、上記作製方法において、加熱処理は、５０時間以上１５０時間以下行うと好ましい。
【００１４】
また、本発明の他の一態様は、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、容量素子と、を有し、第１の層は、第１のトランジスタを有し、第３の層は、第２のトランジスタを有し、第１のトランジスタのチャネル形成領域は、単結晶半導体を有し、第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、第２の層は、絶縁膜と、導電膜と、を有し、導電膜は、第１のトランジスタと第２のトランジスタとを電気的に接続する機能を有し、容量素子は、第１のトランジスタのゲート電極と第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続し、第１のトランジスタのゲート電極と第２のトランジスタのソース電極またはドレイン電極の一方と容量素子の一方の電極との間のノードにおいて、１５０℃でノードに５０時間保持した電位の読み出し不良率は、１５０℃でノードに１０時間保持した電位の読み出し不良率の５倍未満であることを特徴とする半導体装置である。
【００１５】
また、本発明の他の一態様は、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、容量素子と、を有し、第１の層は、第１のトランジスタを有し、第３の層は、第２のトランジスタを有し、第１のトランジスタのチャネル形成領域は、単結晶半導体を有し、第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、第２の層は、絶縁膜と、導電膜と、を有し、導電膜は、第１のトランジスタと第２のトランジスタとを電気的に接続する機能を有し、容量素子は、第１のトランジスタのゲート電極と第２のトランジスタのソース電極またはドレイン電極の一方と電気的に接続し、第１のトランジスタのゲート電極と第２のトランジスタのソース電極またはドレイン電極の一方と容量素子の一方の電極との間のノードにおいて、１５０℃で２５０時間加熱処理を行いつつ、保持した電位の読み出し不良率が８％未満であることを特徴とする半導体装置である。
【００１６】
また、上記構成において、第１のトランジスタのソース電極またはドレイン電極の一方に供給される電圧は、１．２Ｖ以上１．７Ｖ以下であると好ましい。
【００１７】
また、本発明の他の一態様は、上述したいずれか一に記載の半導体装置を有することを特徴とするモジュールである。
【００１８】
また、本発明の他の一態様は、上述したいずれか一に記載の半導体装置、または上述したモジュールと、スピーカー、操作キー、または、バッテリーと、を有することを特徴とする電子機器である。
【発明の効果】
【００１９】
電気特性の良好な半導体装置を提供することができる。または、電気特性の安定した半導体装置を提供することができる。または、該半導体装置の新規な作製方法を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。
【００２０】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２１】
【図１】半導体装置の作成方法の一例を示すフローチャート。
【図２】測定系の一例を示す回路図。
【図３】半導体装置の評価方法の一例を示すフローチャート。
【図４】測定系の一例を示す回路図。
【図５】測定系の一例を示す回路図。
【図６】測定系の一例を説明する図。
【図７】半導体装置の構成例を示す断面図。
【図８】トランジスタの構成例を示す上面図および断面図。
【図９】トランジスタの構成例を示す断面図およびエネルギーバンド図。
【図１０】トランジスタの作製方法を示す断面図。
【図１１】トランジスタの作製方法を示す断面図。
【図１２】トランジスタの構成例を示す断面図。
【図１３】トランジスタの構成例を示す断面図。
【図１４】トランジスタの構成例を示す断面図。
【図１５】トランジスタの構成例を示す上面図および断面図。
【図１６】記憶装置の一例を示す回路図。
【図１７】ＣＰＵの一例を示すブロック図。
【図１８】電子機器の一例を示す図。
【図１９】ＲＦデバイスの一例を示す図。
【図２０】ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。
【図２１】ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。
【図２２】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。
【図２３】ＣＡＡＣ−ＯＳの電子回折パターンを示す図。
【図２４】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図２５】デバイス構造の断面図。
【図２６】データ保持率とＶＲＭの対応関係を説明する図。
【図２７】１保持不良率とＶＲＭの対応関係を説明する図。
【図２８】０保持不良率とＶＲＭの対応関係を説明する図。
【図２９】不良率と保持時間の対応関係を説明する図。
【図３０】デバイス構造の断面図。
【図３１】寿命時間のアレニウスプロットを説明する図。
【図３２】寿命時間のアレニウスプロットを説明する図。
【発明を実施するための形態】
【００２２】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２３】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２４】
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２５】
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００２６】
また、酸化物半導体膜を有するトランジスタはｎチャネル型トランジスタであるため、本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすことができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタを、ノーマリーオン特性を有するトランジスタと定義する。
【００２７】
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。また、「絶縁体」という表記と、「絶縁膜（または絶縁層）」という表記と、を互いに入れ替えることが可能である。また、「導電体」という表記と、「導電膜（または導電層）」という表記と、を互いに入れ替えることが可能である。また、「半導体」という表記は、「半導体膜（または半導体層）」という表記と、を互いに入れ替えることが可能である。
【００２８】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置およびその作製方法、半導体装置の評価方法の一例について図１乃至図３を参照して説明する。以下に示す測定系の構成は、特性評価用回路の構成として採用することが可能である。なお、以下に示す測定系は一例に過ぎない。
【００２９】
＜測定系＞
図２に示す回路図は、トランジスタＭ０と、トランジスタＭ１と、容量素子Ｃｓと、端子ＷＷＬと、端子ＷＢＬと、端子ＲＢＬと、端子ＳＬと、端子ＶＢＧと、を有する。
【００３０】
図２に示す回路は、被試験用（ＤＵＴ：Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）トランジスタであるトランジスタＭ０のオフ電流（ノードＦＮの電荷の保持）を評価するための特性評価用回路である。
【００３１】
図２において、トランジスタＭ０のゲート電極は、端子ＷＷＬに電気的に接続され、トランジスタＭ０のソース電極またはドレイン電極の一方は、端子ＷＢＬに電気的に接続され、トランジスタＭ０のソース電極またはドレイン電極の他方は、容量素子Ｃｓの第１の端子に電気的に接続され、トランジスタＭ０のバックゲート電極は、端子ＶＢＧに電気的に接続される。
【００３２】
図２において、トランジスタＭ１のゲート電極は、容量素子Ｃｓの第１の端子に電気的に接続され、トランジスタＭ１のソース電極またはドレイン電極の一方は、端子ＲＢＬに電気的に接続され、トランジスタＭ１のソース電極またはドレイン電極の他方は、端子ＳＬに電気的に接続される。
【００３３】
図２において、容量素子Ｃｓの第２の端子は、低電位が与えられる。例えば、低電位として、接地電位が与えられてもよい。
【００３４】
図２において、ノードＦＮは電気的に浮遊状態になる。
【００３５】
ここで、トランジスタＭ０と、トランジスタＭ１と、容量素子Ｃｓとで構成される本発明の一態様に係る半導体装置の作製方法について図１を用いて説明する。
【００３６】
＜ステップＡ１＞
まず、トランジスタＭ１を形成し、トランジスタＭ１上にトランジスタＭ０および容量素子Ｃｓを形成し、半導体装置を形成する。なお、トランジスタＭ１は、単結晶半導体をチャネル形成領域に有するトランジスタであり、トランジスタＭ０は、酸化物半導体をチャネル形成領域に有するトランジスタである。また、トランジスタＭ０は、２つのゲート電極を有する。トランジスタＭ１、トランジスタＭ０および容量素子Ｃｓの詳細は実施の形態２で説明する。
【００３７】
なお、トランジスタＭ１のゲート電極とトランジスタＭ０のソース電極またはドレイン電極の一方と容量素子Ｃｓの一方の電極との間のノードＦＮにおいて、電荷（データ）を保持する。
＜ステップＡ２＞
【００３８】
次に、１２０℃以上１８０℃以下の温度で加熱処理を行う。
＜ステップＡ３＞
【００３９】
次に、加熱処理を行ったまま、端子ＷＷＬに電圧を与えてトランジスタＭ０をオンにして、端子ＷＢＬに与えられた電圧をノードＦＮに書き込む。また、ノードＦＮに電荷を書き込むのと同時に端子ＶＢＧに電圧を与える。端子ＶＢＧに与えられる電圧は−１０Ｖ以上−１Ｖ以下であると好ましい。
＜ステップＡ４＞
【００４０】
次に、端子ＶＢＧに電圧を与えたまま、端子ＷＷＬに電圧を与えてトランジスタＭ０をオフにして、ノードＦＮを電気的に浮遊状態にする。なお、加熱処理もステップＡ３から継続して行われている。また、加熱処理は、５０時間以上１５０時間以下行うことが好ましく、１００時間以上１５０時間以下行うことがさらに好ましい。
【００４１】
上記のように端子ＶＢＧに電圧を印加しながら加熱処理を行うことで、トランジスタＭ０のチャネル形成領域を含む酸化物半導体膜の欠陥、該酸化物半導体膜とゲート絶縁膜との界面の欠陥、バックゲート電極と下地絶縁膜との界面の欠陥が自由電子によって埋められて、これらの欠陥が消失または低減する可能性がある。よって、トランジスタＭ０のリーク電流が低減し、データ保持時間をより長くすることができる。
【００４２】
以下、ノードＦＮの電荷の保持の評価方法について説明を行う。なお、以下では、トランジスタＭ０をｎチャネル型トランジスタ、トランジスタＭ１をｐチャネル型トランジスタとして説明を行うが、これに限られず、トランジスタＭ０がｐチャネル型トランジスタまたは＼およびトランジスタＭ１が、ｎチャネル型トランジスタの場合でも適用可能である。
【００４３】
＜評価方法＞
図３は、ノードＦＮの電荷の保持特性を評価する方法を説明したフローチャートである。
【００４４】
＜ステップＢ１＞
まず、端子ＳＬに与える電圧を少しずつ変更する。こうすることで容量素子Ｃｓとの相対的な電圧の差を変更することができる。ここでは、端子ＳＬに与える電圧を１．００Ｖから２．４０Ｖまで０．０２Ｖ刻みで変更する。変更毎にノードＦＮに保持されたデータを読み出して確認する。
【００４５】
なお、トランジスタＭ１はｐチャネル型トランジスタであり、トランジスタＭ１がオンになると、データとしてはデータ０となる。端子ＳＬに与える電圧が高い方がトランジスタＭ１はオンになりやすい、つまりデータ０になりやすい。また、端子ＳＬに与える電圧が低い方がトランジスタＭ１はオフになりやすい、つまりデータ１になりやすい。ここで、ノードＦＮに保持されるデータは「１」または「０」による二値のデータであり、データ「１」をＨレベルの電位、データ「０」をＬレベルの電位として保持する。
【００４６】
＜ステップＢ２＞
次に、ステップ１で得られた、端子ＳＬに与える電圧と読み出されたデータの対応関係を調べる。保持しているデータと読み出したデータが同じであるかを確認する。なお、ノードＦＮに保持されたデータ１の電荷がリークしていくとノードＦＮの電位は低くなっていき、データ０となってしまう。このデータ１がデータ０になることをここでは「データ１保持不良」という。また、データ１保持不良の確率を「データ１保持不良率」という。また、データ０がデータ１になることをここでは「データ０保持不良」という。また、データ０保持不良の確率を「データ０保持不良率」という。
【００４７】
＜ステップＢ３＞
次に、データ１保持不良率と端子ＳＬに与える電圧の対応関係のステップＡ２の加熱処理の依存性について評価する。
【００４８】
上記ステップより、加熱処理の効果を確認することができる、また、好ましい加熱処理時間の範囲を設定することができる。評価結果の詳細は実施例で説明する。
【００４９】
以上、半導体装置の作製方法に従うことで半導体装置のデータの保持特性を向上させることができる。また、半導体装置の評価方法に従うことで半導体装置のデータの保持特性の評価を行うことができる。
【００５０】
また、図２に示す特性評価用回路は、図４に示すようにトランジスタＭ２を追加してもよい。トランジスタＭ２は、端子ＲＷＬに接続されている。端子ＲＷＬはトランジスタＭ２のオン・オフを制御する信号を供給する機能を有する。また、図５に示すように、図４に示す特性評価用回路の端子ＷＢＬと端子ＲＢＬを共通化した端子ＢＬを設ける構成としてもよい。
【００５１】
＜測定環境＞
なお、図６に示すように、特性評価用回路を含む測定サンプルを、温度が一定に保たれたイナートオーブンに投入してもよい。また、測定器を取り巻く雰囲気の温度が一定になるように、恒温空気発生装置を用いてもよい。上述のように測定環境を整備することで、温度変化によるノイズの影響を低減することができる。
【００５２】
具体的には、例えば、測定サンプルをイナートオーブンに入れ、測定サンプルを恒温状態にする。このとき、イナートオーブンにドライエアを供給すると、イナートオーブン内の湿度を低減することができ、低湿度の環境で測定することができる。また、サンプルは中継部とフラットケーブルで接続されており、中継部は第１の測定器および第２の測定器と同軸ケーブルで接続されている。第１の測定器は、サンプルの情報を中継部に送るための信号を発信する。第２の測定器は、サンプルの情報を中継部から得る。なお、測定系（サンプルおよび測定器を含む）は恒温状態であることが好ましい。例えば、測定系は、断熱材やプラスチックダンボールなどで覆われ、恒温空気発生装置およびダクトケーブルを用いて恒温空気を供給し、恒温状態にすることができる。なお、測定系は、断熱材やプラスチックダンボールなどで完全に覆わず、少量の恒温空気が外部に流れるようにしておくと好ましい。
【００５３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００５４】
（実施の形態２）
本実施の形態では、図２で示した測定系に適用可能な半導体装置の一例について説明する。
【００５５】
＜半導体装置の断面図＞
図７（Ａ）に本発明の一態様の半導体装置の断面図を示す。図７（Ａ）に示す半導体装置は、基板７０１と、トランジスタＭ０と、トランジスタＭ１と、容量素子Ｃｓと、素子分離層７０２と、絶縁膜７０３と、導電膜７０４と、導電膜７０５と、導電膜７０６と、プラグ７０７と、プラグ７０８と、プラグ７０９と、を有している。また、トランジスタＭ１は、ソース領域またはドレイン領域として機能する不純物領域７２１と、ゲート電極７２３と、ゲート絶縁膜７２４と、側壁絶縁層７２５と、を有している。
【００５６】
図７（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタＭ１を有し、上部に第２の半導体材料を用いたトランジスタＭ０を有している。図７（Ａ）では、トランジスタＭ０およびトランジスタＭ１のチャネル長方向の断面図を示している。
【００５７】
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【００５８】
トランジスタＭ０の詳細は、後述する実施の形態３で説明を行う。
【００５９】
トランジスタＭ１は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いる他は、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００６０】
また、トランジスタＭ１は、側壁絶縁層７２５の下に、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域やエクステンション領域として機能する不純物領域を設けてもよい。特に、トランジスタＭ１をｎチャネル型とする場合は、ホットキャリアによる劣化を抑制するため、ＬＤＤ領域やエクステンション領域を設けることが好ましい。
【００６１】
また、トランジスタＭ１としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層７２５を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
【００６２】
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
【００６３】
容量素子Ｃｓは、トランジスタＭ０と同じ製造工程を用いて作製することができる。なお、図７（Ａ）では、容量素子ＣｓがトランジスタＭ０と同じ階層に設けられているが、容量素子ＣｓはトランジスタＭ１と同じ階層に設けてもよい。また、容量素子ＣｓはトランジスタＭ１とトランジスタＭ０の間の階層に設けてもよい。また、容量素子ＣｓはトランジスタＭ１およびトランジスタＭ０の上の階層に設けてもよい。
【００６４】
基板７０１としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを用いることができる。半導体基板を用いて形成されたトランジスタは、高速動作が容易である。なお、基板７０１としてｐ型の単結晶シリコン基板を用いた場合、基板７０１の一部にｎ型を付与する不純物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用いることができる。
【００６５】
また、基板７０１は絶縁基板上に半導体膜を設けたものでもよい。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、またはアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。
【００６６】
なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
【００６７】
トランジスタＭ１は、素子分離層７０２により、基板７０１に形成される他のトランジスタと分離されている。素子分離層７０２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。
【００６８】
ここで、下層に設けられるトランジスタＭ１にシリコン系半導体材料を用いた場合、トランジスタＭ１の半導体層の近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端し、トランジスタＭ１の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタＭ０に酸化物半導体を用いた場合、トランジスタＭ０の半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタＭ０の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタＭ１の上層に酸化物半導体を用いたトランジスタＭ０を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜７０３を設けることは特に効果的である。絶縁膜７０３により、下層に水素を閉じ込めることでトランジスタＭ１の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタＭ０の信頼性も同時に向上させることができる。
【００６９】
絶縁膜７０３としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【００７０】
導電膜７０４乃至導電膜７０６は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【００７１】
プラグ７０７乃至プラグ７０９は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【００７２】
なお、図７（Ａ）において、符号およびハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
【００７３】
トランジスタＭ１として、図７（Ｂ）および図７（Ｃ）に示すトランジスタ７５０を用いてもよい。図７（Ｃ）には、一点鎖線Ｅ−Ｆによる図７（Ｂ）の断面を示す。半導体基板７３０上に形成されたトランジスタ７５０は、チャネルが形成される半導体層７５６と、不純物領域７５１と、不純物領域７５５と、ゲート絶縁膜７５３と、ゲート電極７５２と、側壁絶縁層７５４と、素子分離層７３１を有している。半導体層７５６は凸形状を有し、その側面および上面に沿ってゲート絶縁膜７５３およびゲート電極７５２が設けられている。このようなトランジスタは半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここでは半導体基板７３０の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
【００７４】
図７において、トランジスタＭ０とトランジスタＭ１のチャネル領域は、異なる半導体材料で構成されているが、トランジスタＭ０とトランジスタＭ１のチャネル領域は、同じ半導体材料で構成されていてもよい。例えば、トランジスタＭ０とトランジスタＭ１の両方のチャネル領域に、酸化物半導体を用いてもよい。
【００７５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００７６】
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２で示した、トランジスタＭ０に適用可能なトランジスタの一例について説明する。
【００７７】
＜トランジスタの構成例１＞
図８（Ａ）乃至図８（Ｄ）は、トランジスタ６００の上面図および断面図である。図８（Ａ）は上面図であり、図８（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図８（Ｂ）に相当し、図８（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図８（Ｃ）に相当し、図８（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図８（Ｄ）に相当する。なお、図８（Ａ）乃至図８（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。
【００７８】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００７９】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースまたはドレインの幅をいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【００８０】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【００８１】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【００８２】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【００８３】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【００８４】
トランジスタ６００は、基板６４０と、基板６４０上の絶縁膜６５１と、絶縁膜６５１上に形成された導電膜６７４と、絶縁膜６５１および導電膜６７４上に形成された絶縁膜６５６と、絶縁膜６５６上に形成された絶縁膜６５２と、絶縁膜６５２上に、半導体６６１、半導体６６２の順で形成された積層と、半導体６６２の上面と接する導電膜６７１および導電膜６７２と、半導体６６１、半導体６６２、導電膜６７１および導電膜６７２と接する半導体６６３と、半導体６６３上の絶縁膜６５３および導電膜６７３と、導電膜６７３および絶縁膜６５３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、半導体６６１、半導体６６２および半導体６６３をまとめて、半導体６６０と呼称する。
【００８５】
導電膜６７１は、トランジスタ６００のソース電極としての機能を有する。導電膜６７２は、トランジスタ６００のドレイン電極としての機能を有する。
【００８６】
導電膜６７３は、トランジスタ６００の第１のゲート電極としての機能を有する。
【００８７】
絶縁膜６５３は、トランジスタ６００の第１のゲート絶縁膜としての機能を有する。
【００８８】
導電膜６７４は、トランジスタ６００の第２のゲート電極としての機能を有する。
【００８９】
絶縁膜６５６および絶縁膜６５２は、トランジスタ６００の第２のゲート絶縁膜としての機能を有する。
【００９０】
導電膜６７３と導電膜６７４は同じ電位が与えられてもよいし、異なる電位が与えられてもよい。また、導電膜６７４は、場合によっては省略することもできる。
【００９１】
図８（Ｃ）に示すように、半導体６６２の側面は、導電膜６７３に囲まれている。上記構成をとることで、導電膜６７３の電界によって、半導体６６２を電気的に取り囲むことができる（導電膜（ゲート電極）の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６２の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。また、ｓ−ｃｈａｎｎｅｌ構造は、高周波でも動作可能なトランジスタを提供することができる。
【００９２】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。
【００９３】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
【００９４】
また、ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、電力制御用のトランジスタに適した構造といえる。ｓ−ｃｈａｎｎｅｌ構造を電力制御用のトランジスタに用いる場合は、高耐圧、高電流が要求されるため、チャネル長およびチャネル幅が長い方が好ましい。例えば、トランジスタは、チャネル長が好ましくは１μｍ以上、さらに好ましくは１０μｍ以上、さらに好ましくは１００μｍ以上の領域を有することが好ましい。また、トランジスタは、チャネル幅が好ましくは１μｍ以上、さらに好ましくは１０μｍ以上、さらに好ましくは１００μｍ以上の領域を有することが好ましい。この場合、トランジスタは、チャネル長が１ｃｍ未満の領域、およびチャネル幅が１ｃｍ未満の領域を有していればよい。
【００９５】
絶縁膜６５１は、基板６４０と導電膜６７４を電気的に分離させる機能を有する。
【００９６】
絶縁膜６５２は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜６５２から脱離した酸素は酸化物半導体である半導体６６０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【００９７】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、膜の表面温度が１００℃以上７００℃以下、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【００９８】
絶縁膜６５６は、絶縁膜６５２に含まれる酸素が、導電膜６７４に含まれる金属と結びつき、絶縁膜６５２に含まれる酸素が減少することを防ぐ機能を有する。
【００９９】
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、半導体６６０からの酸素の外部への拡散と、外部から半導体６６０への水素、水等の入り込みを防ぐことができる。
【０１００】
＜半導体の説明＞
次に、半導体６６１、半導体６６２、半導体６６３などに適用可能な半導体について説明する。
【０１０１】
トランジスタ６００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。ここでは、オフ電流が低いとは、室温において、ソースとドレインとの間の電圧を１０Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が１０×１０−２１Ａ以下であることをいう。このようにオフ電流が低いトランジスタとしては、半導体に酸化物半導体を有するトランジスタが挙げられる。
【０１０２】
半導体６６２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体６６２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体６６２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体６６２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１０３】
ただし、半導体６６２は、インジウムを含む酸化物半導体に限定されない。半導体６６２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１０４】
半導体６６２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体６６２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１０５】
半導体６６２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
【０１０６】
例えば、半導体６６１および半導体６６３は、半導体６６２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体６６２を構成する酸素以外の元素一種以上、または二種以上から半導体６６１および半導体６６３が構成されるため、半導体６６１と半導体６６２との界面、および半導体６６２と半導体６６３との界面において、界面準位が形成されにくい。
【０１０７】
なお、半導体６６１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体６６１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。
【０１０８】
また、半導体６６２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体６６２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体６６２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０１０９】
また、半導体６６３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体６６３は、半導体６６１と同種の酸化物を用いても構わない。ただし、半導体６６１または／および半導体６６３がインジウムを含まなくても構わない場合がある。例えば、半導体６６１または／および半導体６６３が酸化ガリウムであっても構わない。
【０１１０】
次に、半導体６６１、半導体６６２、および半導体６６３の積層により構成される半導体６６０の機能およびその効果について、図９（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図９（Ａ）は、図８（Ｂ）に示すトランジスタ６００のチャネル部分を拡大した図で、図９（Ｂ）は、図９（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図９（Ｂ）は、トランジスタ６００のチャネル形成領域のエネルギーバンド構造を示している。
【０１１１】
図９（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁膜６５２、半導体６６１、半導体６６２、半導体６６３、絶縁膜６５３の伝導帯下端のエネルギーを示している。
【０１１２】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
【０１１３】
絶縁膜６５２と絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。
【０１１４】
半導体６６２は、半導体６６１および半導体６６３よりも電子親和力の大きい酸化物を用いる。例えば、半導体６６２として、半導体６６１および半導体６６３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０１１５】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体６６３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１１６】
このとき、ゲート電圧を印加すると、半導体６６１、半導体６６２、半導体６６３のうち、電子親和力の大きい半導体６６２にチャネルが形成される。
【０１１７】
ここで、半導体６６１と半導体６６２との間には、半導体６６１と半導体６６２との混合領域を有する場合がある。また、半導体６６２と半導体６６３との間には、半導体６６２と半導体６６３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体６６１、半導体６６２および半導体６６３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０１１８】
このとき、電子は、半導体６６１中および半導体６６３中ではなく、半導体６６２中を主として移動する。上述したように、半導体６６１および半導体６６２の界面における界面準位密度、半導体６６２と半導体６６３との界面における界面準位密度を低くすることによって、半導体６６２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【０１１９】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
【０１２０】
トランジスタのオン電流を高くするためには、例えば、半導体６６２の上面または下面（被形成面、ここでは半導体６６１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０１２１】
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
【０１２２】
例えば、半導体６６２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体６６２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【０１２３】
例えば、半導体６６２のある深さにおいて、または、半導体６６２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０１２４】
半導体６６２の酸素欠損を低減するために、例えば、絶縁膜６５２に含まれる過剰酸素を、半導体６６１を介して半導体６６２まで移動させる方法などがある。この場合、半導体６６１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０１２５】
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体６６２の全体にチャネルが形成される。したがって、半導体６６２が厚いほどチャネル領域は大きくなる。即ち、半導体６６２が厚いほど、トランジスタのオン電流を高くすることができる。
【０１２６】
また、トランジスタのオン電流を高くするためには、半導体６６３の厚さは小さいほど好ましい。半導体６６３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体６６３は、チャネルの形成される半導体６６２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体６６３は、ある程度の厚さを有することが好ましい。半導体６６３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体６６３は、絶縁膜６５２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０１２７】
また、信頼性を高くするためには、半導体６６１は厚く、半導体６６３は薄いことが好ましい。半導体６６１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体６６１の厚さを、厚くすることで、隣接する絶縁体と半導体６６１との界面からチャネルの形成される半導体６６２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体６６１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
【０１２８】
例えば、半導体６６２と半導体６６１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体６６２と半導体６６３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
【０１２９】
また、半導体６６２の水素濃度を低減するために、半導体６６１および半導体６６３の水素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体６６２の窒素濃度を低減するために、半導体６６１および半導体６６３の窒素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０１３０】
上述の３層構造は一例である。例えば、半導体６６１または半導体６６３のない２層構造としても構わない。または、半導体６６１の上もしくは下、または半導体６６３上もしくは下に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体６６１の上、半導体６６１の下、半導体６６３の上、半導体６６３の下のいずれか二箇所以上に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０１３１】
＜トランジスタの作製方法＞
以下では、図８で示したトランジスタ６００の作製方法について、図１０および図１１で説明を行う。なお、図１０および図１１の左側には、トランジスタのチャネル長方向の断面図（図８（Ａ）における、一点鎖線Ｙ１−Ｙ２方向の断面図）を示し、図１０および図１１の右側には、トランジスタのチャネル幅方向の断面図（図８（Ａ）における、一点鎖線Ｘ１−Ｘ２方向の断面図）を示している。
【０１３２】
まず、基板６４０上に、絶縁膜６５１ａを成膜し、導電膜６７４を形成した後、絶縁膜６５１ｂを成膜する（図１０（Ａ）参照）。
【０１３３】
基板６４０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
【０１３４】
また、基板６４０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板６４０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板６４０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板６４０が伸縮性を有してもよい。また、基板６４０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板６４０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板６４０を薄くすると、半導体装置を軽量化することができる。また、基板６４０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板６４０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０１３５】
可とう性基板である基板６４０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板６４０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板６４０としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板６４０として好適である。
【０１３６】
絶縁膜６５１ａおよび絶縁膜６５１ｂに用いる材料として、酸化シリコン、窒化シリコン、酸化窒化シリコンまたは窒化酸化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いる事ができる。なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【０１３７】
また、絶縁膜６５１ａおよび絶縁膜６５１ｂとして、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
【０１３８】
絶縁膜６５１ａおよび絶縁膜６５１ｂは、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で成膜してもよい。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１３９】
また、基板６４０に半導体基板を用いた場合、熱酸化膜で絶縁膜６５１ａを形成してもよい。
【０１４０】
導電膜６７４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０１４１】
導電膜６７４の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１４２】
次に、絶縁膜６５１ｂの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で平坦化する（図１０（Ｂ）参照）。
【０１４３】
また、絶縁膜６５１ｂとして平坦化膜を用いてもよい。その場合は、必ずしもＣＭＰ法等で平坦化しなくともよい。平坦化膜の形成には、例えば常圧ＣＶＤ法や、塗布法などを用いることができる。常圧ＣＶＤ法を用いて形成できる膜としては例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等が挙げられる。また、塗布法を用いて形成できる膜としては例えば、ＨＳＱ（水素シルセスキオキサン）等が挙げられる。
【０１４４】
なお、以降では、絶縁膜６５１ａおよび絶縁膜６５１ｂをまとめて絶縁膜６５１と記載することにする。
【０１４５】
次に、絶縁膜６５６、絶縁膜６５２、半導体６６１および半導体６６２を成膜する（図１０（Ｃ）参照）。
【０１４６】
絶縁膜６５６および絶縁膜６５２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法等で成膜してもよい。
【０１４７】
絶縁膜６５６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５６としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１４８】
絶縁膜６５２は、半導体６６０に酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁膜６５２として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０１４９】
絶縁膜６５２に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜６５２の成膜を行えばよい。または、成膜後の絶縁膜６５２に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
【０１５０】
例えば、成膜後の絶縁膜６５２に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０１５１】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素およびアルゴンの混合ガスを用いるとよい。
【０１５２】
また、絶縁膜６５２を成膜した後、その上面の平坦性を高めるためにＣＭＰ法等を用いた平坦化処理を行ってもよい。
【０１５３】
半導体６６１と半導体６６２とは、大気に触れさせることなく連続して成膜することが好ましい。半導体６６１および半導体６６２は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。
【０１５４】
半導体６６１および半導体６６２に用いることができる材料は、図８の半導体６６１および半導体６６２の記載を参照すればよい。
【０１５５】
なお、半導体６６１および半導体６６２として、Ｉｎ−Ｇａ−Ｚｎ酸化物層をＭＯＣＶＤ法によって成膜する場合、原料ガスとしてトリメチルインジウム、トリメチルガリウムおよびジメチル亜鉛などを用いればよい。なお、上記原料ガスの組み合わせに限定されず、トリメチルインジウムに代えてトリエチルインジウムなどを用いてもよい。また、トリメチルガリウムに代えてトリエチルガリウムなどを用いてもよい。また、ジメチル亜鉛に代えてジエチル亜鉛などを用いてもよい。
【０１５６】
ここで、半導体６６１を形成した後に、半導体６６１に酸素を導入してもよい。例えば、成膜後の半導体６６１に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０１５７】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素およびアルゴンの混合ガスを用いるとよい。
【０１５８】
半導体６６１および半導体６６２を成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体６６１および半導体６６２を形成した後に行ってもよい。加熱処理により、絶縁膜６５２や酸化物膜から半導体に酸素が供給され、半導体中の酸素欠損を低減することができる。
【０１５９】
その後、レジストマスクを形成し、不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体６６１および島状の半導体６６２の積層構造を形成することができる（図１０（Ｄ）参照）。なお、半導体膜のエッチングの際に、絶縁膜６５２の一部がエッチングされ、半導体６６１および半導体６６２に覆われていない領域における絶縁膜６５２が薄膜化することがある。したがって、当該エッチングにより絶縁膜６５２が消失しないよう、予め厚く形成しておくことが好ましい。
【０１６０】
なお、半導体膜のエッチング条件によっては、レジストがエッチング時に消失してしまう場合があるため、エッチングの耐性が高い材料、例えば無機膜または金属膜からなるいわゆるハードマスクを用いてもよい。ここでハードマスク６７８として、導電膜を用いる例を示す。ハードマスク６７８を用いて半導体膜を加工し、半導体６６１および半導体６６２を形成する例を示す。（図１０（Ｅ）参照）。
【０１６１】
ハードマスク６７８として、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０１６２】
また、ハードマスク６７８には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
【０１６３】
ハードマスク６７８の形成は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。
【０１６４】
次に、レジストマスクを形成し、エッチングにより、ハードマスク６７８を、導電膜６７１および導電膜６７２に加工する（図１１（Ａ）参照）。ここで、ハードマスク６７８のエッチングの際に、半導体６６２や絶縁膜６５２の上部の一部がエッチングされ、導電膜６７１および導電膜６７２と重ならない部分が薄膜化することがある。したがって、半導体６６２の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
【０１６５】
次に、半導体６６３および絶縁膜６５３を成膜する。その後、レジストマスクを形成し、エッチングにより加工し、その後レジストマスクを除去する（図１１（Ｂ）参照）。
【０１６６】
次に、導電膜６７３を成膜し、レジストマスクを形成し、エッチングにより該導電膜６７３を加工し、その後、レジストマスクを除去してゲート電極を形成する（図１１（Ｃ）参照）。
【０１６７】
半導体６６３、絶縁膜６５３および導電膜６７３は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１６８】
半導体６６３および絶縁膜６５３は、導電膜６７３形成後にエッチングしてもよい。エッチングは、例えばレジストマスクを用いて行えばよい。または、形成した導電膜６７３をマスクとして絶縁膜６５３および半導体６６３をエッチングしてもよい。
【０１６９】
また、半導体６６３を形成した後に、半導体６６３に酸素を導入してもよい。例えば、成膜後の半導体６６３に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
【０１７０】
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素およびアルゴンの混合ガスを用いるとよい。
【０１７１】
半導体６６３に用いることができる材料は、図８の半導体６６３の記載を参照すればよい。
【０１７２】
絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜６５３は上記材料の積層であってもよい。なお、絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。
【０１７３】
また、絶縁膜６５３の積層構造の一例について説明する。絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
【０１７４】
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、等価酸化膜厚に対して物理的な膜厚を大きくできるため、等価酸化膜厚を１０ｎｍ以下または５ｎｍ以下とした場合でも、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。
【０１７５】
次に、絶縁膜６５４を形成する。絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０１７６】
絶縁膜６５４は酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有することが好ましい。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１７７】
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。また、酸化アルミニウム膜に含まれる酸素を半導体６６０に拡散させることもできる。
【０１７８】
絶縁膜６５４の成膜後、加熱処理を行うことが好ましい。この加熱処理により、絶縁膜６５２等から半導体６６０に対して酸素を供給し、半導体６６０中の酸素欠損を低減することができる。また、このとき、絶縁膜６５２から脱離した酸素は、絶縁膜６５６および絶縁膜６５４によってブロックされるため、当該酸素を効果的に閉じ込めることができる。そのため半導体６６０に供給しうる酸素の量を増大させることができ、半導体６６０中の酸素欠損を効果的に低減することができる。
【０１７９】
続いて、絶縁膜６５５を形成する。絶縁膜６５５は、例えばスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、ＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。また絶縁膜６５５として有機樹脂などの有機絶縁材料を用いる場合には、スピンコート法などの塗布法を用いて形成してもよい。また、絶縁膜６５５を形成した後にその上面に対して平坦化処理を行うことが好ましい。
【０１８０】
絶縁膜６５５には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜６５５には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。また、絶縁膜６５５は上記材料の積層であってもよい。
【０１８１】
＜トランジスタの構成例２＞
図８で示したトランジスタ６００は、導電膜６７３をエッチングで形成する際に、半導体６６３および絶縁膜６５３を、同時にエッチングしてもよい。一例を図１２に示す。
【０１８２】
図１２は、図８（Ｂ）において、導電膜６７３の下のみに、半導体６６３および絶縁膜６５３が存在する場合である。
【０１８３】
＜トランジスタの構成例３＞
図８で示したトランジスタ６００は、導電膜６７１および導電膜６７２が、半導体６６１の側面および半導体６６２の側面と接していてもよい。一例を図１３に示す。
【０１８４】
図１３は、図８（Ｂ）において、導電膜６７１および導電膜６７２が、半導体６６１の側面および半導体６６２の側面と接している場合である。
【０１８５】
＜トランジスタの構成例４＞
図８で示したトランジスタ６００は、導電膜６７１が、導電膜６７１ａおよび導電膜６７１ｂの積層構造としてもよい。また、導電膜６７２が、導電膜６７２ａおよび導電膜６７２ｂの積層構造としてもよい。一例として、図１４に示す。
【０１８６】
図１４は、図８（Ｂ）において、導電膜６７１が、導電膜６７１ａおよび導電膜６７１ｂの積層構造とし、導電膜６７２が、導電膜６７２ａおよび導電膜６７２ｂの積層構造とした場合である。
【０１８７】
導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、インジウム、スズおよび酸素を含む膜、インジウムおよび亜鉛を含む膜、インジウム、タングステンおよび亜鉛を含む膜、スズおよび亜鉛を含む膜、亜鉛およびガリウムを含む膜、亜鉛およびアルミニウムを含む膜、亜鉛およびフッ素を含む膜、亜鉛およびホウ素を含む膜、スズおよびアンチモンを含む膜、スズおよびフッ素を含む膜またはチタンおよびニオブを含む膜などを用いればよい。または、これらの膜が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。
【０１８８】
導電膜６７１ｂおよび導電膜６７２ｂは、可視光線を透過する性質を有しても構わない。または、導電膜６７１ｂおよび導電膜６７２ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。
【０１８９】
また、導電膜６７１ｂおよび導電膜６７２ｂは、半導体６６２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。
【０１９０】
導電膜６７１ａおよび導電膜６７２ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１９１】
なお、導電膜６７１ｂおよび導電膜６７２ｂは、導電膜６７１ａおよび導電膜６７２ａよりも高抵抗の膜を用いると好ましい場合がある。また、導電膜６７１ｂおよび導電膜６７２ｂは、トランジスタのチャネルよりも低抵抗の膜を用いると好ましい場合がある。例えば、導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電膜６７１ｂおよび導電膜６７２ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
【０１９２】
＜トランジスタの構成例５＞
図１５（Ａ）および図１５（Ｂ）は、トランジスタ３００の上面図および断面図である。図１５（Ａ）は上面図であり、図１５（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図１５（Ｂ）に相当する。なお、図１５（Ａ）および図１５（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
【０１９３】
図１５（Ｂ）に示すトランジスタ３００は、第１のゲートとして機能する導電膜３８０と、第２のゲートとして機能する導電膜３８８と、半導体３８２と、ソースおよびドレインとして機能する導電膜３８３および導電膜３８４と、絶縁膜３８１と、絶縁膜３８５と、絶縁膜３８６と、絶縁膜３８７と、を有する。
【０１９４】
導電膜３８０は、絶縁表面上に設けられる。導電膜３８０と、半導体３８２とは、絶縁膜３８１を間に挟んで、互いに重なる。また、導電膜３８８と、半導体３８２とは、絶縁膜３８５、絶縁膜３８６および絶縁膜３８７を間に挟んで、互いに重なる。また、導電膜３８３および導電膜３８４は、半導体３８２に、接続されている。
【０１９５】
導電膜３８０および導電膜３８８の詳細は、図８に示す導電膜６７３および導電膜６７４の記載を参照すればよい。
【０１９６】
導電膜３８０と導電膜３８８は、異なる電位が与えられてもよいし、同時に同じ電位が与えられてもよい。トランジスタ３００は、第２のゲート電極として機能する導電膜３８８を設けることでしきい値を安定化させることが可能になる。なお、導電膜３８８は、場合によっては省略してもよい。
【０１９７】
半導体３８２の詳細は、図８に示す半導体６６２の記載を参照すればよい。また、半導体３８２は、一層でも良いし、複数の半導体層の積層でも良い。
【０１９８】
導電膜３８３および導電膜３８４の詳細は、図８に示す導電膜６７１および導電膜６７２の記載を参照すればよい。
【０１９９】
絶縁膜３８１の詳細は、図８に示す絶縁膜６５３の記載を参照すればよい。
【０２００】
なお、図１５（Ｂ）では、半導体３８２、導電膜３８３および導電膜３８４上に、順に積層された絶縁膜３８５乃至絶縁膜３８７が設けられている場合を例示しているが、半導体３８２、導電膜３８３および導電膜３８４上に設けられる絶縁膜は、一層でも良いし、複数の絶縁膜の積層でも良い。
【０２０１】
半導体３８２に酸化物半導体を用いた場合、絶縁膜３８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体３８２に供給する機能を有する絶縁膜であることが望ましい。ただし、絶縁膜３８６を半導体３８２上に直接設けると、絶縁膜３８６の形成時に半導体３８２にダメージが与えられる場合、図１５（Ｂ）に示すように、絶縁膜３８５を半導体３８２と絶縁膜３８６の間に設けると良い。絶縁膜３８５は、その形成時に半導体３８２に与えるダメージが絶縁膜３８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体３８２に与えられるダメージを小さく抑えつつ、半導体３８２上に絶縁膜３８６を直接形成することができるのであれば、絶縁膜３８５は必ずしも設けなくとも良い。
【０２０２】
例えば、絶縁膜３８６および絶縁膜３８５として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
【０２０３】
絶縁膜３８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが望ましい。或いは、絶縁膜３８７は、水素、水の拡散を防ぐブロッキング効果を有することが望ましい。
【０２０４】
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定であるほどより高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０２０５】
絶縁膜３８７が水、水素などの拡散を防ぐブロッキング効果を有する場合、パネル内の樹脂や、パネルの外部に存在する水、水素などの不純物が、半導体３８２に侵入するのを防ぐことができる。半導体３８２に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜３８７を用いることで、トランジスタ３００の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０２０６】
また、半導体３８２に酸化物半導体を用いる場合、絶縁膜３８７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ３００の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【０２０７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０８】
（実施の形態４）
本実施の形態では、実施の形態１および実施の形態２で示した、トランジスタＭ０が適用可能な記憶装置の一例について説明する。
【０２０９】
図１６（Ａ）に示す半導体装置は、トランジスタＭ１と、トランジスタＭ０と、容量素子３４００と、を有している。
【０２１０】
トランジスタＭ０は、チャネル領域に酸化物半導体を有するトランジスタであることが好ましい。トランジスタＭ０は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２１１】
図１６（Ａ）において、第１の配線３００１はトランジスタＭ１のソース電極と電気的に接続され、第２の配線３００２はトランジスタＭ１のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタＭ０のソース電極およびドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタＭ０のゲート電極と電気的に接続されている。そして、トランジスタＭ１のゲート電極、およびトランジスタＭ０のソース電極およびドレイン電極の他方は、容量素子３４００の第１の端子に電気的に接続され、第５の配線３００５は容量素子３４００の第２の端子に電気的に接続されている。
【０２１２】
図１６（Ａ）に示す半導体装置では、トランジスタＭ１のゲート電極の電位が保持可能という特徴を活かすことで、次のように、データの書き込み、保持、読み出しが可能である。
【０２１３】
データの書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタＭ０がオン状態となる電位にして、トランジスタＭ０をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタＭ１のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタＭ１のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタＭ０がオフ状態となる電位にして、トランジスタＭ０をオフ状態とすることにより、トランジスタＭ１のゲートに与えられた電荷が保持される（保持）。
【０２１４】
トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ１のゲートの電荷は長時間にわたって保持される。
【０２１５】
次に、データの読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタＭ１のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタＭ１をｎチャネル型とすると、トランジスタＭ１のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタＭ１のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタＭ１を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタＭ１のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタＭ１は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタＭ１は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されているデータを読み出すことができる。
【０２１６】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルのデータのみを読み出せることが必要になる。このようにデータを読み出さない場合には、ゲートの状態にかかわらずトランジスタＭ１が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲートの状態にかかわらずトランジスタＭ１が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０２１７】
図１６（Ｂ）に示す半導体装置は、トランジスタＭ１を設けていない点で図１６（Ａ）と相違している。この場合も上記と同様の動作によりデータの書き込みおよび保持動作が可能である。
【０２１８】
次に、図１６（Ｂ）に示す半導体装置のデータの読み出しについて説明する。トランジスタＭ０がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０２１９】
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２２０】
そして、第３の配線３００３の電位を所定の電位と比較することで、データを読み出すことができる。
【０２２１】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２２２】
また、本実施の形態に示す半導体装置では、データの書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、データの書き込みが行われるため、高速な動作も容易に実現しうる。
【０２２３】
本実施の形態に示す記憶装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
【０２２４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２５】
（実施の形態５）
本実施の形態では、実施の形態４で説明した記憶装置を含むＣＰＵ（中央演算処理装置）について説明する。
【０２２６】
図１７は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２２７】
図１７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ  Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ  Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２２８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２２９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２３０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２３１】
図１７に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１に示したトランジスタ、または、実施の形態２に示した記憶装置を用いることができる。
【０２３２】
図１７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うか、を選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２３３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３４】
（実施の形態６）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１８に示す。
【０２３５】
図１８（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１８（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２３６】
図１８（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカー９１７、マイク９１２などを備えている。図１８（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
【０２３７】
図１８（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０２３８】
図１８（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
【０２３９】
図１８（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０２４０】
図１８（Ｆ）は普通自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０２４１】
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
【０２４２】
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦデバイスの使用例について図１９を用いながら説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１９（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図１９（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１９（Ｃ）参照）、乗り物類（自転車等、図１９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１９（Ｅ）、図１９（Ｆ）参照）等に設けて使用することができる。
【０２４３】
本発明の一態様に係るＲＦデバイス４０００は、プリント基板に表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０２４４】
以上のように、本発明の一態様に係わるＲＦデバイスを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０２４５】
次に、本発明の一態様の半導体装置を備えることができる表示装置の使用例について説明する。一例としては、表示装置は、画素を有する。画素は、例えば、トランジスタや表示素子を有する。または、表示装置は、画素を駆動する駆動回路を有する。駆動回路は、例えば、トランジスタを有する。例えば、これらのトランジスタとして、他の実施の形態で述べたトランジスタを採用することができる。
【０２４６】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０２４７】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２４８】
（実施の形態８）
本実施の形態では、上記実施の形態で示した酸化物半導体を用いたトランジスタに適用可能な、酸化物半導体の結晶構造について説明を行う。
【０２４９】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２５０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２５１】
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
【０２５２】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ  ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
【０２５３】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
【０２５４】
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
【０２５５】
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ  ＯＳは、微小な領域において周期構造を有するものの、鬆を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
【０２５６】
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０２５７】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
【０２５８】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２５９】
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図２０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
【０２６０】
図２０（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２０（Ｂ）に示す。図２０（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０２６１】
図２０（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図２０（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図２０（Ｂ）および図２０（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２６２】
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図２０（Ｄ）参照。）。図２０（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図２０（Ｄ）に示す領域５１６１に相当する。
【０２６３】
また、図２１（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２１（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）に示す。図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
【０２６４】
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２６５】
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０２６６】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２２（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図２２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０２６７】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２３（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２３（Ｂ）に示す。図２３（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２３（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２３（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
【０２６８】
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２６９】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２７０】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２７１】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、キャリア密度を８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０２７２】
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
【０２７３】
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０２７４】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
【０２７５】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２７６】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２７７】
＜ａ−ｌｉｋｅ  ＯＳ＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０２７８】
ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
【０２７９】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０２８０】
電子照射を行う試料として、ａ−ｌｉｋｅ  ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０２８１】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
【０２８２】
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２８３】
図２４は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２４より、ａ−ｌｉｋｅ  ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２４中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図２４中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
【０２８４】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０２８５】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０２８６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２８７】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２８８】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０２８９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例１】
【０２９０】
本実施例では、単結晶シリコンを半導体膜に用いた第１のトランジスタ、酸化物半導体を半導体膜に用いた第２のトランジスタ、容量素子を有する半導体装置のデータ保持特性について評価した。
【０２９１】
まず、半導体装置の評価回路について説明する。
【０２９２】
＜評価回路の構成＞
評価回路には、図５に示す構成と同様のものを用いた。第１のトランジスタはトランジスタＭ１およびトランジスタＭ２、第２のトランジスタはトランジスタＭ０、容量素子は容量素子Ｃｓに相当する。また、トランジスタＭ１およびトランジスタＭ２はｐチャネル型のトランジスタである。
【０２９３】
評価回路のトランジスタのチャネル長Ｌ、チャネル幅Ｗの設計値は以下のとおりである。トランジスタＭ０のＬ／Ｗは０．８μｍ／０．８μｍ、トランジスタＭ１のＬ／Ｗは０．３５μｍ／２．２μｍ、トランジスタＭ２のＬ／Ｗは０．３５μｍ／２．２μｍである。
【０２９４】
＜デバイス構造＞
図２５に評価回路のデバイス構造を示す。図２５は、評価回路を特定の線で切った断面図ではなく、評価回路の層構造、接続構造等の理解が容易になるように表した断面図である。
【０２９５】
トランジスタＭ１、トランジスタＭ２は、プラナー型であり、ＳＯＩ型半導体基板に作製されている。基板５００は単結晶シリコンであり、絶縁膜５０１はシリコン酸化物膜である。１つの単結晶シリコン層５２０に、トランジスタＭ１、トランジスタＭ２のチャネル領域、ソース領域、ドレイン領域が形成されている。
【０２９６】
トランジスタＭ０および容量素子Ｃｓは、トランジスタＭ１、トランジスタＭ２上に積層されている。評価回路は、絶縁膜５０２乃至絶縁膜５１１および、７層の配線層を有する。第１の配線層乃至第７の配線層に形成された導電層により、図５のように、トランジスタＭ０、トランジスタＭ１、トランジスタＭ２および容量素子Ｃｓが配線される。
【０２９７】
第１の配線層には、導電層５３１＿１乃至導電層５３１＿２が形成されている。第２の配線層には導電層５３２＿１乃至導電層５３２＿４が形成されている。第３の配線層には導電層５３３＿１乃至導電層５３３＿５が形成されている。第４配線層には導電層５３４＿１乃至導電層５３４＿２が形成されている。第５配線層には導電層５３５＿１乃至導電層５３５＿２が形成されている。第６配線層には導電層５３６＿１乃至導電層５３６＿７が形成されている。第７配線層には導電層５３７＿１乃至導電層５３７＿８が形成されている。導電層（５３７＿１、＿３、＿４、＿５、＿７、＿８）は、それぞれ、端子（ＳＬ、ＲＷＬ、ＢＬ、ＷＷＬ、容量素子の端子、ＶＢＧ）となる部分を有する。なお、導電層５３７＿４と導電層５３７＿６は電気的に接続されている。
【０２９８】
トランジスタＭ０は、図８に示すトランジスタ６００と同様の構成を有しており、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタＭ０の半導体は酸化物半導体層５４０＿１乃至酸化物半導体層５４０＿３を有する。酸化物半導体層５４０＿１乃至酸化物半導体層５４０＿３は、Ｉｎ−Ｇａ−Ｚｎ酸化物でなるスパッタリング法で成膜した、Ｉｎ−Ｇａ−Ｚｎ酸化物を有する。スパッタリングターゲットの原子数比（Ｉｎ：Ｇａ：Ｚｎ）は、酸化物半導体層５４０＿１が１：３：４であり、酸化物半導体層５４０＿２が１：１：１であり、酸化物半導体層５４０＿３が１：３：２である。
【０２９９】
容量素子ＣｓはＭＩＭ型であり、導電層５３５＿２、酸化物半導体層５４０＿３、絶縁膜５０７、および導電層５３４＿２を有する。導電層５３５＿２はノードＦＮに含まれる。
【０３００】
導電層５３４＿１、導電層５３４＿２は、膜厚１０ｎｍの窒化チタンと厚さ３０ｎｍのタングステンとの積層でなる。導電層５３５＿１、導電層５３５＿２は、厚さ３０ｎｍのタングステンでなる。導電層５３５＿２は、図示しない第６の配線層の導電体と接している。導電層５３７＿２は当該導電体と接している。このような配線構造によって、容量素子ＣｓがトランジスタＭ１のゲート電極に電気的に接続されている。
【０３０１】
絶縁膜５０７は、厚さ１０ｎｍの酸化窒化シリコンでなる。絶縁膜５０５、絶縁膜５０８は、酸素、水素、水等のブロッキング効果を持たせるため、スパッタ法で成膜された酸化アルミニウムでなる。絶縁膜５０５の厚さは５０ｎｍであり、絶縁膜５０８の厚さは５０ｎｍである。
【０３０２】
導電層５３３＿５は、トランジスタＭ０のチャネルと重なり、バックゲートとして機能させることが可能な位置に配置されている。絶縁膜５０４は厚さ６００ｎｍの酸化シリコンでなり、絶縁膜５０５は厚さ３００ｎｍの酸化窒化シリコンでなる。また、導電層５３３＿５は、第５の配線層および第６の配線層の導電層（図示せず）により導電層５３７＿８に電気的に接続されている。
【０３０３】
＜データ保持＞
上記デバイス構造において、ノードＦＮにデータを書き込む動作を行う。書き込み動作では、まず、１５０℃で加熱処理行う。次に、この加熱処理を行ったまま、端子ＢＬに１．８Ｖ（データ１に対応）または０Ｖ（接地電位、データ０に対応）、端子ＲＷＬに１．２Ｖ、端子ＶＢＧに−５Ｖ、端子ＳＬに０Ｖ（接地電位）をそれぞれ与えた。次に、端子ＷＷＬに３．３Ｖを与えた。一定期間、端子ＷＷＬに３．３Ｖを与えた後、端子ＶＢＧ以外の端子を０Ｖ（接地電位）としてデータ保持状態とした。また、加熱処理時間は、５０時間刻みで０時間から２５０時間まで行った。加熱処理後、１５０℃でデータを０時間、１時間、５時間、１０時間、５０時間保持した。
【０３０４】
同様にして、上記回路を合計１０４０個（６５行×１６列）配置し、各回路のノードＦＮにデータを保持した。なお、このとき、データ１を保持するノードＦＮの隣（前後左右）のノードＦＮは、データ０を保持するようにした。具体的には、ｎ行目ｍ列（以降ｎ、ｍと表記する。）がデータ１を保持するとき、（ｎ−１、ｍ）、（ｎ＋１、ｍ）、（ｎ、ｍ−１）、（ｎ、ｍ＋１）はデータ０を保持する。このようにすることで、後で保持データを評価するとき、行または列で不具合が生じていないかを把握することができる。
【０３０５】
＜評価＞
次に、ノードＦＮの電荷の保持特性を評価した。
【０３０６】
まず、端子ＳＬに与える電圧を少しずつ変更した。ここでは、端子ＳＬに与える電圧（以降、読み出し回路電圧値：ＶＲＭともいう）を１．００Ｖから２．４０Ｖまで０．０２Ｖ刻みで変更した。変更毎にノードＦＮに保持されたデータを読み出して確認した。
【０３０７】
次に、読み出されたデータが保持されたデータと同じである確率（データ保持率ともいう）とＶＲＭの対応関係の、データ保持のときの加熱時間の依存性について評価した。なお、データ保持率は、全て（１０４０個）のデータのうち、正常にデータが保持できていた個数の確率を示している。
【０３０８】
図２６に評価結果を示す。また、図２７に、データ１保持不良率とＶＲＭの対応関係の、データ保持のときの加熱処理の時間（以降、加熱時間ともいう）の依存性の評価結果を示し、図２８に、データ０保持不良率とＶＲＭの対応関係の、データ保持のときの加熱時間の依存性の評価結果を示す。
【０３０９】
なお、図２６および図２７のＶＲＭが１Ｖ近傍の急激な変化は、トランジスタＭ１または／およびトランジスタＭ２の非動作による不良によって生じた。
【０３１０】
図２６および図２７より、データ保持のときの加熱時間が長いほどデータの読み取りが可能なＶＲＭが高くなっており、つまり電荷のリークが減っており、データの抜けが抑制されている。また、データ１が全てデータ０となるデータ不良が起こる「データ１保持不良率が１００％」となるＶＲＭとデータ保持のときの加熱時間の対応関係に着目すると、加熱処理を５０時間以上行うことでＶＲＭが加熱処理をしない（加熱時間が０時間）ものより高くなり、データの保持特性を向上させることができる。なお、加熱時間を１５０時間より長く行ってもデータの保持特性をより向上させることは確認できなかった。よって、加熱処理は、５０時間以上１５０時間以下行うことが好ましく、１００時間以上１５０時間以下行うことがさらに好ましいことが分かった。
【０３１１】
また、図２８より、データ０保持不良率は、評価を行った全ての加熱時間や保持時間においても小さいことが確認できた。
【０３１２】
また、ＶＲＭを固定したときの、不良率（データ０保持不良またはデータ１保持不良の確率）の経時変化の加熱時間の依存性について評価した。なお、ＶＲＭが１．２Ｖ、１．７Ｖ、１．９Ｖの３条件で評価した。
【０３１３】
図２９より、加熱処理の時間を長くするほど不良率の上昇を抑制していることが分かった。また、ＶＲＭが１．２Ｖでは加熱処理が５０時間以上であると保持時間を長くしても不良率はほとんど変化しないことが分かった。また、ＶＲＭが１．７Ｖでは加熱処理が１００時間以上であると不良率の急激な上昇を抑えられ、保持時間が５０時間のときに不良率が１０％未満であることが確認できた。以上より、ＶＲＭは、１．２Ｖ以上１．７Ｖ以下であることが好ましいことが分かった。
【０３１４】
また、上記のＶＲＭの範囲において、５０時間保持したデータの不良率は同条件で１０時間保持したデータの不良率の５倍未満であることが分かった。また、加熱処理を２５０時間行いつつ、保持したデータの不良率は８％未満であることが分かった。
【実施例２】
【０３１５】
本実施例では、実施例１と同様に単結晶シリコンを半導体膜に用いた第１のトランジスタ、酸化物半導体を半導体膜に用いた第２のトランジスタ、容量素子を有する半導体装置のデータ保持の寿命について評価した。
【０３１６】
まず、半導体装置の評価回路について説明する。
【０３１７】
＜評価回路の構成＞
評価回路には、図４に示す構成と同様のものを用いた。第１のトランジスタはトランジスタＭ１およびトランジスタＭ２、第２のトランジスタはトランジスタＭ０、容量素子は容量素子Ｃｓに相当する。また、トランジスタＭ１およびトランジスタＭ２はｐチャネル型のトランジスタである。
【０３１８】
評価回路のトランジスタのチャネル長Ｌ、チャネル幅Ｗの設計値は以下のとおりである。トランジスタＭ０のＬ／Ｗは０．８μｍ／０．８μｍ、トランジスタＭ１のＬ／Ｗは０．３５μｍ／２．２μｍ、トランジスタＭ２のＬ／Ｗは０．３５μｍ／２．２μｍである。
【０３１９】
＜デバイス構造＞
図３０に評価回路のデバイス構造を示す。図３０は、図２５の導電層５３７＿４と導電層５３７＿６とを電気的に接続せず、導電層５３７＿４は端子ＲＢＬ、導電層５３７＿６は端子ＷＢＬとなる部分を有する。その他の構成は実施例１を援用することができる。
＜データ保持＞
上記デバイス構造において、ノードＦＮにデータを書き込む動作を行う。書き込み動作では、まず、１５０℃で加熱処理行う。次に、この加熱処理を行ったまま、端子ＷＢＬに１．８Ｖ（データ１に対応）または０Ｖ（接地電位、データ０に対応）、端子ＲＷＬに１．８Ｖ、端子ＲＢＬに１．８Ｖ、端子ＶＢＧに−５Ｖ、端子ＳＬに０Ｖ（接地電位）をそれぞれ与えた。次に、端子ＷＷＬに３．３Ｖを与えた。一定期間、端子ＷＷＬに３．３Ｖを与えた後、端子ＶＢＧ以外の端子を０Ｖ（接地電位）としてデータ保持状態とした。データ保持状態の温度は１２５℃、１４０℃、１５０℃の３条件で行った。
＜評価＞
次に、ノードＦＮの電荷の保持特性を評価した。
【０３２０】
まず、ＶＲＭを調整して、ノードＦＮを０．８Ｖまたは１．２Ｖにした。
【０３２１】
次に、ノードＦＮに保持されたデータを読み出して確認した。
【０３２２】
次に、寿命時間のアレニウスプロットを図３１に示す。なお、図３１の寿命時間は、データ保持率が８０％になる時間を示している。図３１（Ａ）はノードＦＮが０．８Ｖのときの結果、図３１（Ｂ）ははノードＦＮが１．２Ｖのときの結果をそれぞれ示す。
【０３２３】
図３１（Ａ）より、外挿による８５℃での寿命時間は、２．３×１０６時間（２６２．９年）であった。また、図３１（Ｂ）より、外挿による８５℃での寿命時間は、５．６×１０５時間（６４．４年）であった。
【０３２４】
また、寿命時間をデータ保持率が９０％になる時間で設定した、寿命時間のアレニウスプロットを図３２に示す。図３２（Ａ）はノードＦＮが０．８Ｖのときの結果、図３２（Ｂ）ははノードＦＮが１．２Ｖのときの結果をそれぞれ示す。
【０３２５】
図３２（Ａ）より、外挿による８５℃での寿命時間は、１．１×１０６時間（１２６．６年）であった。また、図３２（Ｂ）より、外挿による８５℃での寿命時間は、３．０×１０５時間（３４．６年）であった。
【符号の説明】
【０３２６】
３００    トランジスタ
３８０    導電膜
３８１    絶縁膜
３８２    半導体
３８３    導電膜
３８４    導電膜
３８５    絶縁膜
３８６    絶縁膜
３８７    絶縁膜
３８８    導電膜
５００    基板
５０１    絶縁膜
５０２    絶縁膜
５０３    絶縁膜
５０４    絶縁膜
５０５    絶縁膜
５０６    絶縁膜
５０７    絶縁膜
５０８    絶縁膜
５０９    絶縁膜
５１０    絶縁膜
５１１    絶縁膜
５２０    単結晶シリコン層
５３１＿１    導電層
５３１＿２    導電層
５３２＿１    導電層
５３２＿２    導電層
５３２＿３    導電層
５３２＿４    導電層
５３３＿１    導電層
５３３＿２    導電層
５３３＿３    導電層
５３３＿４    導電層
５３３＿５    導電層
５３４＿１    導電層
５３４＿２    導電層
５３５＿１    導電層
５３５＿２    導電層
５３６＿１    導電層
５３６＿２    導電層
５３６＿３    導電層
５３６＿４    導電層
５３６＿５    導電層
５３６＿６    導電層
５３６＿７    導電層
５３７＿１    導電層
５３７＿２    導電層
５３７＿３    導電層
５３７＿４    導電層
５３７＿５    導電層
５３７＿６    導電層
５３７＿７    導電層
５３７＿８    導電層
５４０＿１    酸化物半導体層
５４０＿２    酸化物半導体層
５４０＿３    酸化物半導体層
６００    トランジスタ
６４０    基板
６５１    絶縁膜
６５１ａ    絶縁膜
６５１ｂ    絶縁膜
６５２    絶縁膜
６５３    絶縁膜
６５４    絶縁膜
６５５    絶縁膜
６５６    絶縁膜
６６０    半導体
６６１    半導体
６６２    半導体
６６３    半導体
６７１    導電膜
６７１ａ    導電膜
６７１ｂ    導電膜
６７２    導電膜
６７２ａ    導電膜
６７２ｂ    導電膜
６７３    導電膜
６７４    導電膜
６７８    ハードマスク
７０１    基板
７０２    素子分離層
７０３    絶縁膜
７０４    導電膜
７０５    導電膜
７０６    導電膜
７０７    プラグ
７０８    プラグ
７０９    プラグ
７２１    不純物領域
７２３    ゲート電極
７２４    ゲート絶縁膜
７２５    側壁絶縁層
７３０    半導体基板
７３１    素子分離層
７５０    トランジスタ
７５１    不純物領域
７５２    ゲート電極
７５３    ゲート絶縁膜
７５４    側壁絶縁層
７５５    不純物領域
７５６    半導体層
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    マイク
９１３    外部接続ポート
９１４    操作ボタン
９１６    表示部
９１７    スピーカー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    冷蔵室用扉
９３３    冷凍室用扉
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３４００    容量素子
４０００    ＲＦデバイス
５１００    ペレット
５１２０    基板
５１６１    領域
【図１】
2016092084.tif 000003
【図２】
2016092084.tif 000004
【図３】
2016092084.tif 000005
【図４】
2016092084.tif 000006
【図５】
2016092084.tif 000007
【図６】
2016092084.tif 000008
【図７】
2016092084.tif 000009
【図８】
2016092084.tif 000010
【図９】
2016092084.tif 000011
【図１０】
2016092084.tif 000012
【図１１】
2016092084.tif 000013
【図１２】
2016092084.tif 000014
【図１３】
2016092084.tif 000015
【図１４】
2016092084.tif 000016
【図１５】
2016092084.tif 000017
【図１６】
2016092084.tif 000018
【図１７】
2016092084.tif 000019
【図１８】
2016092084.tif 000020
【図１９】
2016092084.tif 000021
【図２５】
2016092084.tif 000022
【図２６】
2016092084.tif 000023
【図２７】
2016092084.tif 000024
【図２８】
2016092084.tif 000025
【図２９】
2016092084.tif 000026
【図３０】
2016092084.tif 000027
【図３１】
2016092084.tif 000028
【図３２】
2016092084.tif 000029
【図２０】
2016092084.tif 000030
【図２１】
2016092084.tif 000031
【図２２】
2016092084.tif 000032
【図２３】
2016092084.tif 000033
【図２４】
2016092084.tif 000034