(57)【要約】【課題】多ビットデータをパラレル伝送する際の回路間の接続ミスを自動的に修正することが可能な回路システム、接続修正方法、および回路を提供すること。【解決手段】送信側のＬＳＩ１から受信側のＬＳＩ２に複数ビットの出力データ信号Ｄ11［０］〜Ｄ11［３］をパラレル伝送する回路システム１００において、ＬＳＩ１は、テスト信号Ｔ［０］〜Ｔ［３］を生成するパターン発生部１１と、テスト信号または内部出力データ信号のいずれかを選択する出力選択部１２と、出力選択部１２により選択された信号を出力する出力ピンＰ10〜Ｐ13とを有する。また、ＬＳＩ２は、出力ピンＰ10〜Ｐ13に接続される入力ピンＰ20〜Ｐ23と、テスト信号に基づいて、入力ピンＰ20〜Ｐ23のビット順序を特定するパターン検出部２１と、特定されたビット順序に従って、入力ピンＰ20〜Ｐ23からの信号を選択する入力選択部２２と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
送信側回路および受信側回路を有し、前記送信側回路から前記受信側回路に複数ビットの出力データ信号をパラレル伝送する回路システムであって、
前記送信側回路は、
前記複数ビットのテスト信号を生成するパターン発生部と、
前記テスト信号または前記出力データ信号のいずれかを選択する出力選択部と、
前記出力選択部により選択された信号を出力する複数の出力ピンと、を有し、
前記受信側回路は、
前記複数の出力ピンに接続される複数の入力ピンと、
前記テスト信号に基づいて、前記複数の入力ピンのビット順序を特定するパターン検出部と、
前記パターン検出部で特定されたビット順序に従って、前記複数の入力ピンからの信号を選択する入力選択部と、を有することを特徴とする回路システム。
【請求項２】
前記パターン発生部は、前記出力選択部における選択を制御する制御信号を生成し、
前記出力選択部は、前記パターン発生部で生成される制御信号に基づき、前記テスト信号または前記出力データ信号のいずれかを選択することを特徴とする請求項１に記載の回路システム。
【請求項３】
前記パターン発生部は、前記回路システムの起動時に、前記出力選択部において前記テスト信号を選択するよう指示する制御信号を生成することを特徴とする請求項２に記載の回路システム。
【請求項４】
前記パターン発生部は、前記回路システムの起動時に、テストの開始を通知する信号を前記テスト信号として生成し、
前記パターン検出部は、前記テスト信号が、前記テストの開始を通知する信号である場合、テストが開始されたと判断し、前記ビット順序の特定を行うことを特徴とする請求項１〜３のいずれか一項に記載の回路システム。
【請求項５】
前記テストの開始を通知する信号は、全てのビットが「１」の信号であることを特徴とする請求項４に記載の回路システム。
【請求項６】
前記パターン発生部は、前記テスト信号として、最下位ビットから最上位ビットまでのビット順序を特定することが可能な信号を生成することを特徴とする請求項１〜５のいずれか一項に記載の回路システム。
【請求項７】
前記パターン発生部は、クロックの立ち上がり毎に、最下位ビットから最上位ビットまでが１ビットずつ順番に「１」とし、その他のビットを「０」とした前記テスト信号を生成し、
前記パターン検出部は、前記テスト信号における「１」のビットに基づいて、前記ビット順序を特定することを特徴とする請求項１〜５のいずれか一項に記載の回路システム。
【請求項８】
前記パターン発生部は、前記最上位ビットを「１」とし、その他のビットを「０」とした前記テスト信号の生成後、テストの終了を通知する信号を前記テスト信号として生成し、
前記パターン検出部は、前記テスト信号が、前記テストの終了を通知する信号である場合、前記テストが終了したと判断し、前記ビット順序の特定を終了することを特徴とする請求項７に記載の回路システム。
【請求項９】
前記テストの終了を通知する信号は、全てのビットが「１」の信号であることを特徴とする請求項８に記載の回路システム。
【請求項１０】
受信側回路へ複数ビットの出力データ信号をパラレル伝送する回路であって、
前記複数ビットのテスト信号であって、前記受信側回路にてビット順序を特定することが可能なテスト信号を生成するパターン発生部と、
前記テスト信号または前記出力データ信号のいずれかを選択する出力選択部と、
前記出力選択部により選択された信号を前記受信側回路へ出力する複数の出力ピンと、を有することを特徴とする回路。
【請求項１１】
送信側回路からパラレル伝送される複数ビットの出力データ信号を受信する回路であって、
前記送信側回路が有する複数の出力ピンに接続される複数の入力ピンと、
前記送信側回路から受信したテスト信号に基づいて、前記複数の入力ピンのビット順序を特定するパターン検出部と、
前記パターン検出部で特定されたビット順序に従って、前記複数の入力ピンからの信号を選択する入力選択部と、を有することを特徴とする回路。
【請求項１２】
送信側回路および受信側回路を有し、前記送信側回路から前記受信側回路に複数ビットの出力データ信号をパラレル伝送する回路システムにおける接続修正方法であって、
前記送信側回路において
前記複数ビットのテスト信号を生成する工程と、
前記テスト信号または前記出力データ信号のいずれかを選択して複数の出力ピンから出力する工程と、
前記受信側回路において、
前記テスト信号に基づいて、前記複数の出力ピンに接続される複数の入力ピンのビット順序を特定する工程と、
前記特定されたビット順序に従って、前記複数の入力ピンからの信号を選択する工程と、を含むことを特徴とする接続修正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路間の接続ミスを自動的に修正することが可能な回路システム、回路および接続修正方法に関する。
【背景技術】
【０００２】
近年、伝送装置の高速化により、基板内で扱うデータ信号のビット幅が増加している。例えば、１ギガビットイーサネット（登録商標）では、物理層デバイスとの接続にＧＭＩＩ（Gigabit Media Independent Interface）が用いられる。ＧＭＩＩでは、クロック信号、クロック信号に同期した８ビット幅のデータ信号、およびその他の制御信号で通信が行われる。また、１０ギガビットイーサネット（登録商標）では、ＸＧＭＩＩ（10 Gigabit Media Independent Interface）が用いられ、クロック信号、クロック信号に同期した３２ビット幅のデータ信号およびその他の制御信号で通信が行われる。
【０００３】
回路設計においては、扱うデータ信号のビット幅が増加することにより、信号の配線接続ミスが生じる可能性も増加する。また各ＬＳＩ（Large Scale Integration）間の接続において、ＬＳＩのピン配置によっては、交差する配線が多くなり配線設計が複雑になっている。ＬＳＩ間において接続ミスがあると、ＧＭＩＩおよびＸＧＭＩＩ等では正常なイーサパケットと判定できずに廃棄処理等が行われ、信号導通ができない状態になってしまう。そこで、正常に動作させるために、接続ミスのある箇所の配線をカットし、ジャンパ線によって正しい接続箇所に接続し直すという修正がなされていた。
【０００４】
また、特許文献１には、ジャンパ線を用いずにデータ信号のビット順序を変更することが提案されている。特許文献１に記載される集積回路では、入力ポートおよび出力ポートにセレクタを備え、制御信号によってセレクタの接続を制御することで、入出力ポートのビット順序を切り替える。これにより、データ信号のビット順序を反転することが可能となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２１６５６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、装置の小型化および高密度実装化により、近年、ＢＧＡ（Ball Grid Array）パッケージのＬＳＩを使用することが増えている。ＢＧＡパッケージの場合、プリント基板に実装された状態ではピンがＬＳＩの下に配置されるため、接続ミスをした場合もジャンパ線で接続し直すことは困難である。このような場合には、基板の再設計が必要となり、設計費用の増加、設計検証の遅延に繋がってしまう。
【０００７】
また、特許文献１に記載される構成を接続ミスの修正に用いた場合、特許文献１に記載される構成では、データのビット順序が反転される（例えば、Ｄ［３］（ＭＳＢ）〜Ｄ［０］（ＬＳＢ）をＤ［３］（ＬＳＢ）〜Ｄ［０］（ＭＳＢ）へ変換される）ため、正常に接続されている箇所のビット順序も変わってしまう。また、セレクタの接続を制御する制御情報を生成する仕組み等については、特許文献１には記載されていない。
【０００８】
そのため、装置の小型化および高密度実装化を維持しつつ、接続ミスが発生した箇所を適切に修正することが望まれていた。
【課題を解決するための手段】
【０００９】
本発明に係る回路システムは、送信側回路および受信側回路を有し、送信側回路から受信側回路に複数ビットの出力データ信号をパラレル伝送する回路システムであって、送信側回路は、複数ビットのテスト信号を生成するパターン発生部と、テスト信号または出力データ信号のいずれかを選択する出力選択部と、出力選択部により選択された信号を出力する複数の出力ピンと、を有し、受信側回路は、複数の出力ピンに接続される複数の入力ピンと、テスト信号に基づいて、複数の入力ピンのビット順序を特定するパターン検出部と、パターン検出部で特定されたビット順序に従って、複数の入力ピンからの信号を選択する入力選択部と、を有する。
【００１０】
本発明に係る回路は、受信側回路へ複数ビットの出力データ信号をパラレル伝送する回路であって、複数ビットのテスト信号であって、受信側回路にてビット順序を特定することが可能なテスト信号を生成するパターン発生部と、テスト信号または出力データ信号のいずれかを選択する出力選択部と、出力選択部により選択された信号を受信側回路へ出力する複数の出力ピンと、を有する。
【００１１】
本発明に係る回路は、送信側回路からパラレル伝送される複数ビットの出力データ信号を受信する回路であって、送信側回路が有する複数の出力ピンに接続される複数の入力ピンと、送信側回路から受信したテスト信号に基づいて、複数の入力ピンのビット順序を特定するパターン検出部と、パターン検出部で特定されたビット順序に従って、複数の入力ピンからの信号を選択する入力選択部と、を有する。
【００１２】
本発明に係る接続修正方法は、送信側回路および受信側回路を有し、送信側回路から受信側回路に複数ビットの出力データ信号をパラレル伝送する回路システムにおける接続修正方法であって、送信側回路において複数ビットのテスト信号を生成する工程と、テスト信号または出力データ信号のいずれかを選択して複数の出力ピンから出力する工程と、受信側回路において、テスト信号に基づいて、複数の出力ピンに接続される複数の入力ピンのビット順序を特定する工程と、特定されたビット順序に従って、複数の入力ピンからの信号を選択する工程と、を含む。
【発明の効果】
【００１３】
本発明によれば、送信側回路からのテスト信号に基づいて、受信側回路にて入力ピンのビット順序を特定し、該ビット順序に従って入力ピンからの信号を選択することで、自動的に正しいビット順序でデータ信号を受信することができる。これにより、送信側回路と受信側回路とに接続ミスがあった場合でも、自動的に修正することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における回路システムの概略構成を示す図である。
【図２】本発明の実施の形態における送信側ＬＳＩおよび受信側ＬＳＩの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の回路システムの実施の形態を詳細に説明する。  
【００１６】
図１は、本発明の実施の形態における回路システム１００の概略構成図である。回路システム１００は、ＬＳＩ１、ＬＳＩ２および制御回路５を有する。本実施の形態におけるＬＳＩ１が本発明の送信側回路に相当し、ＬＳＩ２が本発明の受信側回路に相当する。なお、図１は、ＬＳＩ１およびＬＳＩ２の接続部の構成を示すものであり、ＬＳＩ１およびＬＳＩ２は、それぞれ図１に示す以外の処理部を有することができる。また、回路システム１００についても、図１に示す以外の処理回路を有することができる。本実施の形態では、ＬＳＩ１の処理部（図示せず）で生成される４ビットの内部出力データ信号Ｄ11［０］〜Ｄ11［３］がＬＳＩ２にパラレル伝送される。
【００１７】
送信側のＬＳＩ１は、パターン発生部１１、出力選択部１２および複数の出力ピンＰ10〜Ｐ13を有する。パターン発生部１１は、４ビットのテスト信号Ｔ［０］〜Ｔ［３］および制御信号ＳＡを生成する。テスト信号は、送信側のＬＳＩ１と受信側のＬＳＩ２とが正しく接続されているかをテストするための信号である。テスト信号の詳細については後述する。制御信号ＳＡは、出力選択部１２にテスト信号Ｔ［０］〜Ｔ［３］または内部出力データ信号Ｄ11［０］〜Ｄ11［３］のいずれかを選択するよう指示する信号である。パターン発生部１１で生成されたテスト信号Ｔ［０］〜Ｔ［３］および制御信号ＳＡは、出力選択部１２へ出力される。
【００１８】
出力選択部１２は、データ信号のビット幅（４ビット）に対応する４個のセレクタＳ10〜Ｓ13を有する。セレクタＳ10には、内部出力データ信号の第０ビット（最下位ビット）Ｄ11［０］およびパターン発生部１１で生成されるテスト信号の第０ビット（最下位ビット）Ｔ［０］が入力される。また、セレクタＳ11には、内部出力データ信号の第１ビットＤ11［１］およびテスト信号の第１ビットＴ［１］が入力される。同様にセレクタＳ12およびＳ13には、内部出力データ信号およびテスト信号の第２ビットＤ11［２］、Ｔ［２］および第３ビット（最上位ビット）Ｄ11［３］、Ｔ［３］がそれぞれ入力される。さらに、セレクタＳ10〜Ｓ13には、パターン発生部１１で生成される制御信号ＳＡが入力される。各セレクタＳ10〜Ｓ13は、制御信号ＳＡに従って、内部出力データ信号Ｄ11［０］〜Ｄ11［３］またはテスト信号Ｔ［０］〜Ｔ［３］のいずれかを選択し、ＬＳＩ出力データ信号Ｄ12［０］〜Ｄ12［３］として出力ピンＰ10〜Ｐ13から出力する。
【００１９】
受信側のＬＳＩ２は、パターン検出部２１、入力選択部２２および入力ピンＰ20〜Ｐ23を有する。入力ピンＰ20〜Ｐ23はＬＳＩ１の出力ピンＰ10〜Ｐ13に接続される。パターン検出部２１は、入力ピンＰ20〜Ｐ23から入力される４ビットのＬＳＩ入力データ信号Ｄ21［０］〜Ｄ21［３］を検出し、各入力ピンＰ20〜Ｓ21のビット順序を特定する。そして、特定したビット順序に基づいて制御信号ＳＢを生成し、入力選択部２２へ出力する。
【００２０】
入力選択部２２は、データ信号のビット幅（４ビット）に対応する４個のセレクタＳ20〜Ｓ23を有する。各セレクタＳ20〜Ｓ23には、入力ピンＰ20〜Ｐ23から入力されるＬＳＩ入力データ信号Ｄ21［０］〜Ｄ21［３］および制御信号ＳＢが入力される。なお、図１においては、図面の複雑化を避けるため、セレクタＳ21およびＳ22の図示を省略しているが、セレクタＳ21およびＳ22についてもセレクタＳ20およびＳ23と同様に構成される。各セレクタＳ20〜Ｓ23は、制御信号ＳＢに従って、入力ピンＰ20〜Ｐ23のいずれかからの信号を選択し、内部入力データ信号Ｄ22［０］〜Ｄ22［３］として、後段の処理部に入力する。
【００２１】
制御回路５は、回路システム１００全体の制御を行うものであり、パターン発生部１１およびパターン検出部２１に対して、システムの起動に伴うＲＥＳＥＴ信号の出力（ＲＥＳＥＴ解除）、ならびにクロック信号ＣＬＫＡおよびＣＬＫＢの出力を行う。
【００２２】
次に、本実施の形態におけるＬＳＩ１およびＬＳＩ２の動作について、図２を参照して説明する。図２は、ＬＳＩ１およびＬＳＩ２における動作を示すタイミングチャートである。
【００２３】
まず、送信側のＬＳＩ１の動作について説明する。回路システム１００が起動され、制御回路５によってＲＥＳＥＴが解除される（ＲＥＳＥＴ＝１）と、ＬＳＩ１のパターン発生部１１は、テスト信号を選択することを指示する制御信号ＳＡ（ＳＡ＝０）を出力選択部１２に出力する。そして、最初のクロックの立ち上がり（ＣＬＫＡ＝１）で、全てのビットＴ［０］〜Ｔ［３］を「１」としたテスト信号を生成し、出力選択部１２に出力する。出力選択部１２（各セレクタＳ10〜Ｓ13）では、制御信号ＳＡに従ってテスト信号が選択され、出力ピンＰ10〜Ｐ13からは、全てのビットが「１」のＬＳＩ出力データ信号Ｄ１2［０］〜Ｄ12［３］が出力される。この全てのビットが「１」のテスト信号が、ＬＳＩ２に対するテスト開始の通知として用いられる。
【００２４】
パターン発生部１１は、次のクロック立ち上がり（ＣＬＫＡ＝２）で、第０ビットＴ［０］を「１」とし、その他のビットＴ［１］〜Ｔ［３］を「０」としたテスト信号を生成し、出力選択部１２へ出力する。出力選択部１２ではテスト信号が選択され、出力ピンＰ10〜Ｐ13からは、第０ビットのみが「１」のＬＳＩ出力データ信号Ｄ12［０］〜Ｄ12［３］が出力される。
【００２５】
また、パターン発生部１１は、次のクロックの立ち上がり（ＣＬＫＡ＝３）で、第１ビットＴ［１］を「１」とし、その他のビットＴ［０］、Ｔ［２］、Ｔ［３］を「０」としたテスト信号を生成し、出力選択部１２へ出力する。出力選択部１２ではテスト信号が選択され、出力ピンＰ10〜Ｐ13からは、第１ビットのみが「１」のＬＳＩ出力データ信号Ｄ12［０］〜Ｄ12［３］が出力される。このように、パターン発生部１１は、最終ビット（第３ビット）Ｔ［３］まで、クロックの立ち上がり毎に１ビットずつ順番に「１」としたテスト信号を生成し、出力選択部１２に出力する。そして、出力選択部１２では、テスト信号が選択され、１ビットずつ順番に「１」となるＬＳＩ出力データ信号Ｄ12［０］〜Ｄ12［３］がＬＳＩ２に出力される。
【００２６】
パターン発生部１１は、第３ビットＴ［３］を「１」としたテスト信号の出力を終了すると、次のクロックの立ち上がりで（ＣＬＫＡ＝６）、全てのビットＴ［０］〜Ｔ［３］を「１」としたテスト信号を生成し、出力選択部１２に出力する。出力選択部１２ではテスト信号が選択され、出力ピンＰ10〜Ｐ13からは、全てのビットが「１」のＬＳＩ出力データ信号Ｄ12［０］〜Ｄ12［３］が出力される。この全てのビットが「１」のテスト信号が、ＬＳＩ２に対するテスト終了の通知として用いられる。
【００２７】
その後、パターン発生部１１は、内部出力データ信号Ｄ11［０］〜Ｄ11［３］を選択することを指示する制御信号ＳＡ（ＳＡ＝１）を生成し、出力選択部１２に出力する。出力選択部１２のセレクタＳ10〜Ｓ13は、制御信号ＳＡに従い、内部出力データ信号Ｄ11［０］〜Ｄ11［３］をそれぞれ選択し、出力ピンＰ10〜Ｐ13からＬＳＩ出力データ信号Ｄ12［０］〜Ｄ12［３］として出力する。
【００２８】
次に受信側のＬＳＩ２の動作について説明する。ＬＳＩ２は、制御回路５によるＲＥＳＥＴの解除後（ＲＥＳＥＴ＝１）、テスト開始待ち状態となる（ＣＬＫＢ＝１）。そして、パターン検出部２１は、入力ピンＰ20〜Ｐ23からそれぞれ入力されるＬＳＩ入力データ信号Ｄ21［０］〜Ｄ21［３］を検出し、検出したデータの全てのビットが「１」の場合、テスト開始であると判定する（ＣＬＫＢ＝２）。
【００２９】
そして、パターン検出部２１は、次のクロックの立ち上がり（ＣＬＫＢ＝３）で検出したＬＳＩ入力データ信号Ｄ21［０］〜Ｄ21［３］の内、出力が「１」のビットが入力される入力ピンのビット順序を第０ビットと特定する。図２の例では、Ｄ21［０］が「１」であるため、入力ピンＰ20が第０ビットと特定される。また、パターン検出部２１は、次のクロックの立ち上がり（ＣＬＫＢ＝４）で検出したＬＳＩ入力データ信号Ｄ21［０］〜Ｄ21［３］の内、出力が「１」のビットが入力される入力ピンのビット順序を第１ビットと特定する。図２の例では、Ｄ21［２］が「１」であるため、入力ピンＰ22が第１ビットと特定される。このように、パターン検出部２１は、クロックの立ち上がり毎に、検出したＬＳＩ入力データ信号Ｄ21［０］〜Ｄ21［３］の内、出力が「１」のビットに基づいて、各入力ピンＰ20〜Ｐ23のビット順序を特定する。そして、パターン検出部２１は、検出したＬＳＩ入力データ信号Ｄ21［０］〜Ｄ21［３］の全てのビットが「１」の場合、テスト終了であると判定する（ＣＬＫＢ＝７）。
【００３０】
パターン検出部２１は、特定した各入力ピンＰ20〜Ｐ23のビット順序に基づいて、入力選択部２２における各セレクタＳ20〜Ｓ23の選択を制御するための制御信号ＳＢを生成する。制御信号ＳＢは、各セレクタＳ20〜Ｓ23が、特定されたビット順序に従って、入力ピンからの信号をそれぞれ選択するよう生成される。
【００３１】
入力選択部２２の各セレクタＳ20〜Ｓ23は、制御信号ＳＢに従って、各入力ピンＰ20〜Ｐ23からの信号を選択する。図２の例では、セレクタＳ20が第０ビットと特定された入力ピンＰ20からの信号を選択し、セレクタＳ21が第１ビットと特定された入力ピンＰ22からの信号を選択し、セレクタＳ22が第２ビットと特定された入力ピンＰ21からの信号を選択し、セレクタＳ23が第３ビットと特定された入力ピンＰ23からの信号を選択する。そして、各セレクタＳ20〜Ｓ23によって選択された信号は、内部入力データ信号Ｄ22［０］〜Ｄ22［３］として後段の処理回路に入力される。これにより、入力選択部２２によってＬＳＩ１の内部出力データ信号Ｄ11［０］〜Ｄ11［３］と同じ、正しいビット順序の内部入力データ信号Ｄ22［０］〜Ｄ22［３］が生成され、後段の処理回路に入力される。
【００３２】
このように、本実施の形態では、送信側のＬＳＩ１からテスト信号を出力し、受信側のＬＳＩ２にてテスト信号に基づいて、入力ピンのビット順序を特定する。そして、特定されたビット順序に従って、セレクタＳ20〜Ｓ23が入力ピンからの信号を選択する。これにより、ＬＳＩ１の出力ピンＰ10〜Ｐ13とＬＳＩ２の入力ピンＰ20〜Ｐ23とが正しく接続されていない場合でも、配線のカットおよびジャンパ線の接続をすることなく、自動的に正しいビット順序で信号を入力することが可能となる。また、このような自動修正の機能を利用して、意図的にＬＳＩ１およびＬＳＩ２の間の配線を設計し易い接続とすることもでき、これにより短期間での配線設計が可能となる。
【００３３】
以上が本発明の実施の形態の説明であるが、本発明は、上記の実施の形態の構成に限定されるものではなく、その技術的思想の範囲内で様々な変形や組み合わせが可能である。例えば、上記実施の形態では、４ビットのデータ信号をパラレル伝送する場合を例に説明したが、３ビット以下または５ビット以上のデータ信号をパラレル伝送する場合についても、本発明を適用することが可能である。
【００３４】
また、ビット順序の特定に使用されるテスト信号Ｔ［０］〜Ｔ［３］は、上記実施の形態の信号に限定されるものではなく、ビット順序の特定が可能であれば、どのような信号を用いても良い。例えば、第０ビットから順番に１ビットずつ「０」とし、その他のビットを「１」としたテスト信号を用いても良い。また、各クロックにおける「１」または「０」の組み合わせによってビット順序が特定されるテスト信号を生成しても良い。具体的には、ＣＬＫＢ＝３の立ち上がり時にのみ「１」のビットを第０ビットとし、ＣＬＫＢ＝４の立ち上がり時にのみ「１」のビットを第１ビットとし、ＣＬＫＢ＝３および４の両方の立ち上がり時に「１」のビットを第２ビットとし、ＣＬＫＢ＝３および４の立ち上がり時にいずれも「１」でない（「０」である）ビットを第３ビットとしても良い。この場合、ビット順序を特定するための時間を短縮することが可能となる。さらに、テストの開始を通知する信号およびテストの終了を通知する信号についても、上記実施の形態の信号（全てのビットが「１」の信号）に限定されるものではなく、全てのビットが「０」の信号でも良い。
【符号の説明】
【００３５】
１、２  ＬＳＩ、５  制御回路、１１  パターン発生部、１２  出力選択部、２１  パターン検出部、２２  入力選択部、１００  回路システム、ＣＬＫＡ、ＣＬＫＢ  クロック信号、Ｄ11［０］〜Ｄ11［３］  内部出力データ信号、Ｄ12［０］〜Ｄ12［３］  ＬＳＩ出力データ信号、Ｄ21［０］〜Ｄ21［３］  ＬＳＩ入力データ信号、Ｄ22［０］〜Ｄ22［３］  内部入力データ信号、Ｐ10〜Ｐ13  出力ピン、Ｐ20〜Ｐ23  入力ピン、Ｓ10〜Ｓ13、Ｓ20〜Ｓ23  セレクタ、ＳＡ、ＳＢ  制御信号、Ｔ［０］〜Ｔ［３］  テスト信号。
【図１】
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【図２】
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