(57)【要約】【課題】  パターンレイアウトの自由度や加工形状の制御性を維持しつつ、強誘電体キャパシタ形成の工程数を低減することのできる半導体装置の製造方法を提供する。【解決手段】  半導体装置の製造方法は、半導体基板上に、下部電極膜、強誘電体膜、及び上部電極膜をこの順で積層し、前記上部電極膜上に、第１の形状の第１のハードマスクを形成し、前記第１のハードマスクを維持したまま、前記上部電極膜と前記強誘電体膜を第２の形状に加工して第２のハードマスクを形成し、前記第１のハードマスクと前記第２のハードマスクを用いた一度のエッチングで、キャパシタの前記第１の形状の上部電極と強誘電体と前記第２の形状の下部電極を同時に形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上に、下部電極膜、強誘電体膜、及び上部電極膜をこの順で積層し、
前記上部電極膜上に、第１の形状の第１のハードマスクを形成し、
前記第１のハードマスクを維持したまま、前記上部電極膜と前記強誘電体膜を第２の形状に加工して第２のハードマスクを形成し、
前記第１のハードマスクと前記第２のハードマスクを用いた一度のエッチングで、キャパシタの前記第１の形状の上部電極と強誘電体と前記第２の形状の下部電極を同時に形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記エッチングは、前記第１のハードマスクを用いた前記上部電極のエッチングと、前記第２のハードマスクを用いた前記下部電極のエッチングとを同時に行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のハードマスクの膜厚は、前記エッチングで前記下部電極膜がアンダーエッチングとならない厚さに設定されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記上部電極膜と、前記強誘電体膜の厚さ方向の全部または一部が、前記第１の形状にエッチングされた時点で前記第１のハードマスクが消失し、かつ前記下部電極膜が前記第２の形状に加工される、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１のハードマスクを、金属又は金属化合物の膜とシリコン酸化膜の積層で形成し、前記金属又は金属化合物の膜と前記シリコン酸化膜の膜厚比を変えることで、前記キャパシタの形状の制御することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に強誘電体キャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリのうち、キャパシタの容量絶縁膜に強誘電体を用いたメモリは、強誘電体メモリ（Ferroelectric Random Access Memory;FeRAM）と呼ばれている。ＦｅＲＡＭは強誘電体の残留分極を利用して電源を切っても情報を保持することができ、高速・低電圧の書き込み及び読み出し動作を実現している。
【０００３】
強誘電体を用いてプレーナ型のキャパシタを形成する場合、一般的に上部電極の形成、強誘電体薄膜の形成、及び下部電極の形成を、それぞれ一工程ずつ行う。各工程でパターニング、エッチング、アッシング及びその後処理が繰り返され、同じ処理が３工程必要になる。また、強誘電体のエッチング後は、吸湿保護膜の形成や回復熱処理など、キャパシタの劣化防止のためのさらに追加の工程が必要となる。
【０００４】
上部電極、強誘電体、下部電極という三層構造のキャパシタを形成する際に、各層をレジストマスクを用いてエッチングするため、貴金属系の材料を用いた電極材料膜をエッチング加工する際に、レジスト側面に反応生成物（導電性堆積物）が付着し、フェンス状の異物が形成されるという問題もある。
【０００５】
図１は、レジスト側壁に付着する導電性デポを示す。層間絶縁膜１０１の上方に上部電極１０４と強誘電体１０３をそれぞれの工程で形成した後、下部電極形成用のレジストパターン１０６を形成する（図１（Ａ））。下部電極膜１０２が白金（Ｐｔ）等の再堆積しやすい貴金属材料で形成されている場合、エッチングによりレジストパターン１０６の側壁に導電性の体積物１１５が付着する（図１（Ｂ））。下部電極１１２の形成後にアッシングによりレジストパターン１０６を除去すると、導電性の堆積物１１５がフェンス状の異物として残る（図１（Ｃ））。このフェンス状の異物が剥離し飛散すると、キャパシタリークの原因となる。
【０００６】
一方、一層のハードマスクを用いて、スタック型のキャパシタを形成する方法が提案されている（たとえば、特許文献１参照）。この方法は、マイクロローディング効果を利用して、一層のハードマスクで共通下部電極をパターニングすると同時に、共通下部電極上の上部電極膜にＶ字状の切り込みを入れて２つに分離された上部電極を形成している。マイクロローディング効果は、エッチング幅（あるいはアスペクト比）が小さくなるほどエッチング速度が小さくなる現象である。隣接する共通下部電極間のエッチング幅に比べて、下部電極上で対をなす上部電極間のエッチング幅の方が小さいため、一層のマスクで下部電極と、上部電極が同時にパターニングされる。
【０００７】
一層のマスクでマイクロローディング効果を利用すると工程数は短縮できるが、エッチングする領域の線幅が重要となり、パターンレイアウトが制限される。また、マイクロローディング効果は、エッチング条件のデポジッション効果が大きくなるほど顕著になるが、デポジッション効果が大きいということはテーパ形状になりやすく、加工形状の制御性が損なわれることがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２５７３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
パターンレイアウトの自由度や加工形状の制御性を維持しつつ、強誘電体キャパシタ形成の工程数を低減することのできる半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
ひとつの態様では、半導体装置の製造方法は、
半導体基板上に、下部電極膜、強誘電体膜、及び上部電極膜をこの順で積層し、
前記上部電極膜上に、第１の形状の第１のハードマスクを形成し、
前記第１のハードマスクを維持したまま、前記上部電極膜と前記強誘電体膜を第２の形状に加工して第２のハードマスクを形成し、
前記第１のハードマスクと前記第２のハードマスクを用いた一度のエッチングで、キャパシタの前記第１の形状の上部電極と前記第２の形状の下部電極を同時に形成する、
ことを特徴とする。
【発明の効果】
【００１１】
パターンレイアウトの自由度や加工形状の制御性を維持しつつ、強誘電体キャパシタ形成の工程数を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】従来の強誘電体キャパシタ形成の問題点を示す図である。
【図２】実施形態の強誘電体キャパシタの形成工程を示す図である。
【図３】実施形態の強誘電体キャパシタの形成工程を示す図である。
【図４】実施形態における上部電極と下部電極の同時形成を説明する図である。
【図５】図４のキャパシタ形成のエッチング条件の一例を示す図である。
【図６】第１のハードマスクの積層の膜厚比の変更例を示す図である。
【図７】第１のハードマスクの膜厚比の変更に基づくキャパシタ形状の制御を示す図である。
【図８】実施形態の半導体装置の構成例を示す図である。
【発明を実施するための形態】
【００１３】
実施形態では、上部電極、強誘電体、下部電極の３層からなるキャパシタをエッチングする際に、上部電極膜上に上部電極の形状にパターニングされた第１のハードマスクを形成する。この第１のハードマスクを維持したまま、上部電極膜と強誘電体膜を下部電極の形状にパターニングして第２のハードマスクを形成する。その後、第１のハードマスクと第２のハードマスクを用いて、上部電極膜と強誘電体膜の少なくとも一部をエッチングして上部電極を形成すると同時に、下部電極膜をエッチングして下部電極を形成する。
【００１４】
上部電極膜と強誘電体膜の積層で構成される第２のハードマスクと、第２のハードマスク上に位置する第１のハードマスクを用いて同時エッチングすることで、一度のエッチング工程で上部電極と下部電極を形成することができる。
【００１５】
この方法により、工程数を削減し、パターンレイアウトの自由度と加工形状の制御性の高いエッチングが可能となる。
【００１６】
以下、図面を参照して、具体的なキャパシタ形成工程を説明する。図２と図３は、実施形態の強誘電体キャパシタの作製工程図である。図２（Ａ）で、層間絶縁膜１１上に、下部電極膜１２、強誘電体膜１３、上部電極膜１４を形成する。引き続き、上部電極膜１４上に金属膜１５と酸化膜１６を積層し、酸化膜１６の上に上部電極の形状のレジストマスク１７を形成する。
【００１７】
下部電極膜１２は、白金（Ｐｔ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ）などの貴金属系材料で８０〜１２０ｎｍの膜厚に形成する。強誘電体膜１３は、チタン酸ジルコン酸鉛（ＰＺＴ）やチタン酸バリウムストロンチウム（ＢＳＴ）などのペロブスカイト型強誘電体材料で６０〜１００ｎｍの膜厚に形成する。上部電極膜１４は、Ｐｔ、Ｒｕ、Ｉｒ、ＩｒＯなどの貴金属系材料で１００〜２００ｎｍの膜厚に形成する。
【００１８】
金属膜１５と酸化膜１６はハードマスク形成用の膜である。金属膜１５は例えばチタン（Ｔｉ）、タンタル（Ｔａ）などの金属や、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミナ（ＡｌＯ）、窒化タングステン（ＷＮ）などの金属化合物で、１５０〜２５０ｎｍの膜厚に形成される。酸化膜１６は、たとえばシリコン酸化膜を厚さ１５０〜２００ｎｍに形成する。レジストマスク１７は、酸化膜上１６上にフォトレジストを塗布し、露光及び現像により上部電極の形状に形成される。
【００１９】
後述するように、金属膜１５と酸化膜１６の各膜厚およびトータルの膜厚と、上部電極膜１４と強誘電体膜１３のトータルの膜厚と、下部電極膜１２の膜厚は、一度のエッチングで上部電極と下部電極が同時に形成される膜厚に設定される。
【００２０】
図２（Ｂ）で、レジストマスク１７を用いて酸化膜１６と金属膜１５を上部電極の形状に加工して、第１のハードマスク１８を形成する。たとえば、酸化膜１６と金属膜１５としてシリコン酸化（ＳｉＯ）膜とＴｉＮを形成する場合は、２周波平衡平板エッチング装置でカーボンフルオライド（ＣＦ）系ガスを用いてＳｉＯをエッチングする。続いて、塩素（Ｃｌ）系ガスによる誘導結合プラズマ（ＩＣＰ：Inductively Coupled Plasma）でＴｉＮをエッチングする。
【００２１】
図２（Ｃ）で、レジストマスク１７をアッシングにより除去する。上部電極膜１４上に金属膜１５と酸化膜１６の積層で形成される一対の第１のハードマスク１８が形成される。第１のハードマスクは、
図３（Ａ）で、上部電極膜１４上に、第１のハードマスク１８を覆い、かつ下部電極の形状を有するレジストマスク２０を形成する。
【００２２】
図３（Ｂ）で、レジストマスク２０を用い、塩素（Ｃｌ）系ガスを用いたＩＣＰエッチングで上部電極膜１４と強誘電体膜１３を下部電極の形状にエッチングする。
【００２３】
図３（Ｃ）で、レジストマスク２０をアッシングにより除去する。これにより、下部電極膜１２上に、強誘電体膜１３と上部電極膜１４で形成される第２のハードマスク１９が形成される。上部電極膜１４上には、先に形成された第１のハードマスク１８が位置する。図３（Ｂ）のエッチング及び図３（Ｃ）のアッシングで、第２のハードマスク１９の側壁にフェンス状の導電性堆積物が形成されたとしても、そのようなフェンス状の堆積物は次工程のエッチングにより除去される。
【００２４】
図３（Ｄ）で、第１のハードマスク１８と第２のハードマスク１９を用いて、誘導結合プラズマ（ＩＣＰ）により、上部電極膜１４と強誘電体膜１３の積層（第２のハードマスク１９）と、下部電極膜１２を同時にエッチングする。一度のエッチングにより、上部電極２４及び強誘電体２３と、下部電極２２を加工することができ、層間絶縁膜１１上に、一対の強誘電体キャパシタ３０Ａ、３０Ｂが形成される。下部電極２２は共通下部電極として用いられる。
【００２５】
このように、第１のハードマスク１８と第２のハードマスク１９によるエッチングを同時に行うことで、工程を短縮することができる。また、エッチング幅、すなわち対をなす上部電極２４間の距離は問題とならないので、パターンレイアウトの自由度が大きい。
【００２６】
図４は、第１のハードマスク１８と第２のハードマスク１９を用いた同時エッチングの模式図である。この例では、下部電極膜１２として厚さ１００ｎｍのＰｔ膜を、強誘電体膜１３として厚さ８５ｎｍのＰＺＴ膜を、上部電極膜１４として厚さ１７５ｎｍのＩｒＯを用いる。また、第１のハードマスク１８として、厚さ２００ｎｍのＴｉＮ膜１５と、厚さ１８０ｎｍのシリコン酸化膜１６の積層を用いる。
【００２７】
ＩＣＰエッチングにより、第１のハードマスク１８が削られると同時に、第２のハードマスク１９が第１のハードマスク１８の形状に削られ、かつ下部電極膜１２が第２のハードマスク１９の形状に削られてゆく。ＩＣＰエッチング終了時には、下部電極２２が形成されるとともに、上部電極２４と強誘電体２３が形成され、第１のハードマスク１８は消滅する。この例では、強誘電体２３を上部電極２４と同じ形状に加工しているが、強誘電体２３の一部は対をなす上部電極２４の間に残っていてもよい。
【００２８】
図５は、図４のエッチング条件の詳細を示す図である。ＩＣＰエッチングは、ソースパワー（Ｐｓ）１５００Ｗ、バイアスパワー（Ｐｂ）６００Ｗ、圧力０．９Ｐａ、Ｃｌの流量が４０ｓｃｃｍ、アルゴン（Ａｒ）の流量が１０ｓｃｃｍで、７９秒間行う。
【００２９】
この条件のＩＣＰエッチングプロセスで、第１のハードマスク（ＨＭ１）１８を構成するＳｉＯ（膜厚１８０ｎｍ）は、エッチングレート２８０ｎｍ／ｍｉｎで３８．６秒間エッチングされ、ＴｉＮ（膜厚２００ｎｍ）は、エッチングレート３００ｎｍ／ｍｉｎで４０．０秒間エッチングされる。第１のハードマスク（ＨＭ１）１８のトータルのエッチング時間（消失するまでの時間）は７８．６秒間である。ＩＣＰエッチングにより、第１のハードマスク（ＨＭ１）１８は完全に消失する。
【００３０】
第２のハードマスク（ＨＭ２）１９を構成するＩｒＯ（膜厚１７５ｎｍ）は、エッチングレート２００ｎｍ／ｍｉｎで５２．５秒間エッチングされ、ＰＺＴ（膜厚８５ｎｍ）は、エッチングレート２１０ｎｍ／ｍｉｎで２４．３秒間エッチングされる。第２のハードマスク（ＨＭ２）１９のトータルのエッチング時間（消失するまでの時間）は７６．８秒間である。第２のハードマスク１９は、２．２秒のオーバーエッチングとなるが、この程度のＰＺＴ（強誘電体膜１３）のオーバーエッチングは問題とならない。ＩＣＰエッチングにより、上部電極２４と強誘電体２３の積層体が形成される。
【００３１】
Ｐｔ（膜厚１００ｎｍ）は、エッチングレート２００ｎｍ／ｍｉｎで３０秒間エッチングされる。Ｐｔは４９秒のオーバーエッチングとなるが、層間絶縁膜１１が削られるだけなので、このオーバーエッチングも問題とならない。下部電極２２は必ずしも共通電極でなくてもよい。むしろ下部電極膜１２がアンダーエッチングにならないように制御する。
【００３２】
第１のハードマスク（ＨＭ１）１８と、第２のハードマスク（ＨＭ２）１９（上部電極膜１４と強誘電体膜１３で形成されている）を用いてエッチングを行うと、第１のハードマスク１８と第２のハードマスク１９がエッチングされるとともに、上部電極膜１４、強誘電体膜１３、下部電極膜１２もエッチングされる。エッチング時間は、第１のハードマスク１８を用いたエッチング時間（図５のETCH1によるＩｒＯとＰＺＴのエッチング時間）に最も律速する。
【００３３】
ETCH1のエッチング時間と関連して、第1のハードマスク（ＨＭ１）１８の膜厚構造を検討する。たとえば、ＩｒＯ（上部電極）膜１４とＰＺＴ（強誘電体）膜１３の膜厚が薄いキャパシタでは、第１のハードマスク（ＳｉＯ／ＴｉＮ）１８の膜厚も薄くなり、ETCH１のエッチング時間は短くなる。他方、ETCH1と同時に下部電極２２形成のためのエッチング（ETCH2）を行うため、下部電極（Ｐｔ）膜１２がアンダーエッチングにならない時間を選択する必要がある。図５の例では、下部電極２２形成のためのETCH2でＰｔに対して約１００％のオーバーエッチングとなるが、Ｐｔの下地に高選択性の膜（たとえばＡｌＯ）を挿入しておくと、下地の損失は小さくなる。
【００３４】
また、第１のハードマスク１９の酸化膜１６と金属膜１５の膜厚比を変えることで、キャパシタの形状制御が可能になる。たとえば、第１のハードマスク（ＨＭ１）１８の膜厚は、上部電極膜１４と強誘電体膜１３のそれぞれのエッチング時間で決まるが、第１のハードマスク（ＨＭ１）１８の酸化膜（たとえばＳｉＯ）１６と金属膜（たとえばＴｉＮ）１５の膜厚比を変えることで、キャパシタの加工形状の制御が可能である。膜厚比を変えることで、エッチング時のエッチャントの供給量や第１のハードマスク１８の形状が変わる。
【００３５】
図６は、異なる膜厚比の第１のハードマスク１８の構成例を示す。図６の中央のＨＭ１は、ＳｉＯの膜厚を１８０ｎｍ、ＴｉＮの膜厚を２００ｎｍとしており、図５のＨＭ１に対応する。左端のHM1-aはＴｉＮのみで形成され、右端のHM1-dはＳｉＯのみで形成される。
【００３６】
図７は、図６の各膜厚比の第１のハードマスク１８を用いた場合の、キャパシタ形状の相違を示す図である。ＳｉＯの膜厚比が大きくなるほど、第１のハードマスク１８の形状がテーパ形状になる。テーパ形状の第１のハードマスク１８を用いて上部電極膜１４と強誘電体膜１３を加工すると、最終的な上部電極２４と強誘電体２３の積層の形状も、テーパ状になる。第１のハードマスク１８を積層構造として、膜厚比を変更することで、キャパシタの加工形状の制御が容易になる。特に、上層にシリコン酸化膜を配置した場合に、キャパシタ形状が制御しやすい。積層とする金属（または金属化合物）膜はＴｉＮに限定されず、Ｔａ、ＴａＮ、ＷＮ、ＡｌＯ、ＴｉＯなどを用いてもよい。
【００３７】
さらに、第２のハードマスク（ＨＭ２）１９の膜厚比を変更することでキャパシタの形状制御を行うこともできる。たとえば、ＩｒＯなどの上部電極膜１４と、ＰＺＴなどの強誘電体膜１３の膜厚比を変えることで、キャパシタ３０Ａ、３０Ｂの加工形状を制御することができる。
【００３８】
上述した実施形態では、第１のハードマスク１８の金属膜１５と、第２のハードマスク１９の強誘電体膜１３を完全に除去した。しかし、金属膜（ＴｉＮなど）１５と強誘電体膜１３を意図的に残して、金属膜１５を上部電極の一部として用い、強誘電体膜１３を下部電極２２の保護膜として用いてもよい。これは、エッチング時間や各膜厚を設計することで、実現可能である。図５の例をとると、ＴｉＮの膜厚を厚くする、あるいはキャパシタ全体の厚さを薄くすることで、ＴｉＮを上部電極の一部として用いることができる。同様に、ＰＺＴの膜厚を図５の例よりも厚くすることで、ＰＺＴをアンダーエッチングにして下部電極２２上に残すことができる。
【００３９】
このように、実施形態の方法では、パターンレイアウトの自由度と加工形状の制御性を良好に維持しつつ、工程数を削減することができる。キャパシタ３０Ａ、３０Ｂは第１のハードマスクと第２のハードマスク１９を用いて一括加工されていることから、加工途中の保護膜形成や熱処理を省略することができる。
【００４０】
図８は、実施形態の強誘電体キャパシタ３０Ａ、３０Ｂを用いた半導体装置１の構成例を示す。図８（Ａ）は平面図、図８（Ｂ）はＡ−Ａ'断面図である。この例では、半導体基板５上に形成される一対のキャパシタ３０Ａと３０Ｂの間で下部電極２２と強誘電体２３が共通に用いられる。キャパシタ３０Ａ、３０Ｂは、防湿用の保護膜３２で覆われている。
【００４１】
ワード線３５1に接続されるゲート電極とソース・ドレイン不純物拡散領域３１でトランジスタＴｒ1が構成され、ワード線３５2に接続されるゲート電極とソース・ドレイン不純物拡散領域３１でトランジスタＴｒ2が構成される。キャパシタ３０Ａの上部電極２４ａは、コンタクトプラグ３４ａ、配線３８ａ、コンタクトプラグ３６ａを介して、トランジスタＴｒ1の不純物拡散領域３１と電気的に接続される。同様に、キャパシタ３０Ｂの上部電極２４ｂは、コンタクトプラグ３４ｂ、配線３８ｂ、コンタクトプラグ３６ｂを介して、トランジスタＴｒ2の不純物拡散領域３１と電気的に接続される。キャパシタ３０Ａと３０Ｂに共通に用いられる下部電極２２は、コンタクトプラグ４１を介してプレート引き出し部３９に接続されている。
【００４２】
ワード線３５を選択して図示しないビット線とプレート線の間に電圧を印加することで、分極方向を書き込む。たとえば、ビット線を０Ｖ，プレート線をＶＤＤとすることで"０"を書き込み、ビット線をＶＤＤ、プレート線を０Ｖとすることで"１"を書き込む。
【００４３】
キャパシタ３０Ａ、３０Ｂは、第１のハードマスク１８と第２のハードマスク１９を用いて一括加工されるので、レジスト側壁への反応生成物の付着によるフェンス状の堆積物は解消される。したがって、キャパシタリークによる欠陥が抑制されている。また、第１のハードマスク１８と第２のハードマスク１９を用いて上部電極２４と、下部電極２２のパターンをそれぞれ適正化できるため、所望の加工形状を有する。
【００４４】
以上の説明に対する以下の付記を呈示する。
（付記１）
半導体基板上に、下部電極膜、強誘電体膜、及び上部電極膜をこの順で積層し、
前記上部電極膜上に、第１の形状の第１のハードマスクを形成し、
前記第１のハードマスクを維持したまま、前記上部電極膜と前記強誘電体膜を第２の形状に加工して第２のハードマスクを形成し、
前記第１のハードマスクと前記第２のハードマスクを用いた一度のエッチングで、キャパシタの前記第１の形状の上部電極と強誘電体と前記第２の形状の下部電極を同時に形成する、
ことを特徴とする半導体装置の製造方法。
（付記２）
前記エッチングは、前記第１のハードマスクを用いた前記上部電極のエッチングと、前記第２のハードマスクを用いた前記下部電極のエッチングとを同時に行うことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記第２のハードマスクの膜厚は、前記エッチングで前記下部電極膜がアンダーエッチングとならない厚さに設定されることを特徴とする付記１に記載の半導体装置の製造方法。
（付記４）
前記上部電極膜と、前記強誘電体膜の厚さ方向の全部または一部が、前記第１の形状にエッチングされた時点で前記第１のハードマスクが消失し、かつ前記下部電極膜が前記第２の形状に加工される、
ことを特徴とする付記１に記載の半導体装置の製造方法。
（付記５）
前記第１のハードマスクを金属又は金属化合物の膜とシリコン酸化膜の積層で形成し、前記金属又は金属化合物の膜と前記シリコン酸化膜の膜厚比を変えることで、前記キャパシタの形状の制御することを特徴とする付記１に記載の半導体装置の製造方法。
（付記６）
前記シリコン酸化膜は、前記金属又は金属化合物の膜の上に積層され、
前記シリコン酸化膜の膜厚の変化に応じて前記第１のハードマスクの断面形状を変化させることで、前記キャパシタの加工形状を制御することを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）
前記第２のハードマスクの形成は、
前記上部電極上に、前記第１のハードマスクを覆い、かつ前記下部電極の形状を有するレジストマスクを形成し、
前記レジストマスクを用いて、前記上部電極膜と前記強誘電体膜を前記下部電極の形状にエッチングし、
その後、前記レジストマスクを除去する
ことを特徴とする付記１に記載の半導体装置の製造方法。
（付記８）
前記下部電極膜の下方に、前記下部電極膜に対してエッチング選択性の高い下地膜を配置し、
前記エッチング時間は、前記上部電極と前記キャパシタの強誘電体が形成される時点で前記下部電極膜がオーバーエッチングされる時間に設定されることを特徴とする付記１に記載の半導体装置の製造方法。
【符号の説明】
【００４５】
１  半導体装置
５  半導体基板
１１  層間絶縁膜
１２  下部電極膜
１３  強誘電体膜
１４  上部電極膜
１５  金属（又は金属化合物）膜
１６  酸化膜（シリコン酸化膜）
１８  第１のハードマスク
１９  第２のハードマスク
２０  レジストマスク
２２  下部電極
２３  強誘電体
２４  上部電極
３０Ａ、３０Ｂ  強誘電体キャパシタ
【図１】
2016001701.tif 000003
【図２】
2016001701.tif 000004
【図３】
2016001701.tif 000005
【図４】
2016001701.tif 000006
【図５】
2016001701.tif 000007
【図６】
2016001701.tif 000008
【図７】
2016001701.tif 000009
【図８】
2016001701.tif 000010