(57)【要約】【課題】消費電流の低減を可能とするレジスタ回路システムを提供すること。【解決手段】実施形態によれば、レジスタ回路システムは、第１のレジスタ回路である高電圧レジスタ回路４、降圧回路であるレギュレータ回路２、および第２のレジスタ回路である低電圧レジスタ回路３を備える。第１のレジスタ回路は、第１の電源電圧が供給される。第１のレジスタ回路は、書き込まれたデータを保持する。降圧回路は、第１の電源電圧から第２の電源電圧を生成する。第２の電源電圧は、第１の電源電圧に対して低い電位レベルの電源電圧である。第２のレジスタ回路は、降圧回路からの第２の電源電圧が供給される。第２の電源電圧は、書き込まれたデータを保持する。第１のレジスタ回路は、降圧回路が第２の電源電圧の生成を中断している期間において、書き込まれたデータの保持を継続する。【選択図】図１
2016046604.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が供給され、書き込まれたデータを保持する第１のレジスタ回路と、
前記第１の電源電圧から、前記第１の電源電圧に対して低い電位レベルの第２の電源電圧を生成する降圧回路と、
前記降圧回路からの前記第２の電源電圧が供給され、書き込まれたデータを保持する第２のレジスタ回路と、を有し、
前記降圧回路が前記第２の電源電圧の生成を中断している期間において、前記第１のレジスタ回路は、前記書き込まれたデータの保持を継続することを特徴とするレジスタ回路システム。
【請求項２】
前記降圧回路、前記第１のレジスタ回路および前記第２のレジスタ回路の動作を制御する制御回路を有し、
前記制御回路は、前記第２の電源電圧の生成を中断している前記降圧回路に、前記生成の再開を指示し、かつ、前記第１のレジスタ回路が保持しているデータを前記第２のレジスタ回路へ書き込ませることを特徴とする請求項１に記載のレジスタ回路システム。
【請求項３】
前記第１のレジスタ回路の記憶容量は、前記第２のレジスタ回路の記憶容量より少ないことを特徴とする請求項１または２に記載のレジスタ回路システム。
【請求項４】
前記第１のレジスタ回路は、外部から入力されたデータを格納し、かつ格納されたデータと同じ内容のデータを前記第２のレジスタ回路へ送り、
前記第２のレジスタ回路は、前記第１のレジスタ回路から受信したデータを格納することを特徴とする請求項１から３のいずれか一項に記載のレジスタ回路システム。
【請求項５】
前記制御回路は、前記再開を指示するための制御信号を、前記第１の電源電圧を電源として、前記降圧回路へ送信することを特徴とする請求項２に記載のレジスタ回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、レジスタ回路システムに関する。
【背景技術】
【０００２】
従来、レジスタ回路および降圧回路を備える集積回路装置が知られている。レジスタ回路は、集積回路装置へ供給される電源電圧に対して低い電位レベルの電圧の供給によって動作するものがある。降圧回路は、集積回路装置へ供給される電源電圧から、低い電位レベルの内部電源電圧を生成する。降圧回路は、レジスタ回路へ内部電源電圧を供給する。レジスタ回路は、内部電源電圧が供給されているとき、データを保持する。なお、レジスタ回路および降圧回路を含むシステムを、適宜「レジスタ回路システム」と称する。
【０００３】
内部電源電圧の供給が停止されると、レジスタ回路が保持していたデータは消失する。レジスタ回路システムは、集積回路装置が待機状態となってもデータの保持を継続するためには、降圧回路による内部電源電圧の生成を継続させる。集積回路装置は、待機状態においても降圧回路の動作を継続させることで、レジスタ回路システムにおける消費電流の低減が困難となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９０６２６号公報
【特許文献２】特開２００６−４８３０４号公報
【特許文献３】特開２００６−９９１８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、消費電流の低減を可能とするレジスタ回路システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、レジスタ回路システムは、第１のレジスタ回路、降圧回路および第２のレジスタ回路を備える。第１のレジスタ回路は、第１の電源電圧が供給される。第１のレジスタ回路は、書き込まれたデータを保持する。降圧回路は、第１の電源電圧から第２の電源電圧を生成する。第２の電源電圧は、第１の電源電圧に対して低い電位レベルの電源電圧である。第２のレジスタ回路は、降圧回路からの第２の電源電圧が供給される。第２の電源電圧は、書き込まれたデータを保持する。第１のレジスタ回路は、降圧回路が第２の電源電圧の生成を中断している期間において、書き込まれたデータの保持を継続する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態のレジスタ回路システムを備える集積回路装置の構成を示すブロック図である。
【図２】図２は、図１に示す低電圧レジスタ回路の構成を示す模式図である。
【図３】図３は、図１に示す高電圧レジスタ回路の構成を示す模式図である。
【図４】図４は、図２に示す低電圧レジスタ回路と図３に示す高電圧レジスタ回路との間におけるデータの受け渡しについて説明する図である。
【図５】図５は、第２の実施形態の固体撮像装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるレジスタ回路システムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態のレジスタ回路システムを備える集積回路装置の構成を示すブロック図である。集積回路装置１は、レギュレータ回路２、低電圧レジスタ回路３、高電圧レジスタ回路４、制御回路５、入出力（Ｉ／Ｏ）回路６およびロジックシステム７を備える。集積回路装置１を構成する各回路は、共通のチップに実装されている。レギュレータ回路２、低電圧レジスタ回路３、高電圧レジスタ回路４および制御回路５は、レジスタ回路システムを構成する。
【００１０】
集積回路装置１は、外部電源からの１系統の電源電圧（ＶＤＤＨ）が供給される。ＶＤＤＨは、高電位の第１の電源電圧である。レギュレータ回路２は、降圧回路である。レギュレータ回路２は、ＶＤＤＨから、内部電源電圧（ＶＤＤＬ）を生成する。ＶＤＤＬは、低電位の第２の電源電圧である。ＶＤＤＬは、第１の電源電圧に対して低い電位レベルの電源電圧である。
【００１１】
集積回路装置１は、ＶＤＤＨが供給される回路と、ＶＤＤＬが供給される回路とを備える。アナログ信号を扱うアナログ回路は、主にＶＤＤＨが供給される。デジタル信号を扱うロジック回路は、主にＶＤＤＬが供給される。集積回路装置１には、アナログ回路とロジック回路とが備えられている。
【００１２】
レギュレータ回路２は、基準電圧発生回路８および増幅器９を備える。基準電圧発生回路８および増幅器９は、ＶＤＤＨを電源として動作する。基準電圧発生回路８は、基準電圧を発生する。増幅器９は、基準電圧発生回路８からの基準電圧と、ＶＤＤＬの帰還電圧との差分を増幅する。レギュレータ回路２は、増幅器９での増幅を経て生成されたＶＤＤＬを出力する。
【００１３】
高電圧レジスタ回路４は、ＶＤＤＨを電源として動作する。高電圧レジスタ回路４は、ＶＤＤＨが供給されているとき、書き込まれたデータを保持する。高電圧レジスタ回路４は、第１のレジスタ回路である。
【００１４】
低電圧レジスタ回路３は、ＶＤＤＬを電源として動作する。低電圧レジスタ回路３は、ＶＤＤＬが供給されているとき、書き込まれたデータを保持する。低電圧レジスタ回路３は、第２のレジスタ回路である。
【００１５】
制御回路５は、レギュレータ回路２、低電圧レジスタ回路３および高電圧レジスタ回路４の動作を制御する。制御回路５は、ＶＤＤＨおよびＶＤＤＬを電源として動作する。Ｉ／Ｏ回路６は、集積回路装置１の入出力インタフェースである。Ｉ／Ｏ回路６は、ＶＤＤＨおよびＶＤＤＬを電源として動作する。
【００１６】
ロジックシステム７は、低電圧レジスタ回路３から読み出されたデータの演算処理を行う。ロジックシステム７は、ＶＤＤＬを電源として動作する。低電圧レジスタ回路３、高電圧レジスタ回路４、制御回路５、Ｉ／Ｏ回路６、ロジックシステム７、基準電圧発生回路８および増幅器９は、基準電位（ＶＳＳ）に接続されている。
【００１７】
図２は、図１に示す低電圧レジスタ回路の構成を示す模式図である。低電圧レジスタ回路３は、複数の記憶素子２０を備える。記憶素子２０は、例えばフリップフロップ回路である。記憶素子２０は、１ビットの情報を保持する。
【００１８】
低電圧レジスタ回路３は、アドレス領域２１およびデータ領域２２を備える。データ領域２２は、データを保持する領域である。アドレス領域２１は、アドレスを保持する領域である。アドレスは、低電圧レジスタ回路３にてデータが保持される位置を表す。
【００１９】
図３は、図１に示す高電圧レジスタ回路の構成を示す模式図である。高電圧レジスタ回路４は、複数の記憶素子２０を備える。記憶素子２０は、例えばフリップフロップ回路である。記憶素子２０は、１ビットの情報を保持する。高電圧レジスタ回路４は、アドレス領域２３、アドレス情報領域２４およびデータ領域２５を備える。
【００２０】
データ領域２５は、データを保持する領域である。アドレス情報領域２４は、アドレス情報を保持する領域である。アドレス情報は、低電圧レジスタ回路３におけるアドレスを表す情報である。アドレス領域２３は、アドレスを保持する領域である。アドレスは、高電圧レジスタ回路４にてデータおよびアドレス情報が保持される位置を表す。
【００２１】
低電圧レジスタ回路３は、Ｎビットのデータを保持可能とする。高電圧レジスタ回路４は、Ｍビットのデータおよびアドレス情報を保持可能とする。Ｎは、Ｍ以上とする。高電圧レジスタ回路のデータ領域２５およびアドレス情報領域２４の記憶容量は、低電圧レジスタ回路３のデータ領域２２の記憶容量以下である。または、データ領域２５およびアドレス情報領域２４の記憶容量は、データ領域２２の記憶容量より少ない。この場合、ＮはＭより大きい。
【００２２】
低電圧レジスタ回路３の記憶素子２０は、低電圧用のトランジスタを備える。微細加工技術により小型に形成されたトランジスタが用いられることで、低電圧レジスタ回路３は、回路規模を低減できる。トランジスタは、小型化に伴い低電圧で動作可能となる。このため、低電圧レジスタ回路３は、消費電力を低減できる。
【００２３】
次に、集積回路装置１の動作について説明する。ここでは、集積回路装置１へデータが書き込まれるときの動作を例として説明する。集積回路装置１は、集積回路装置１の外部から通信手段を使用して、レジスタ値が書き換えられる。データは、通信手段を使用して、集積回路装置１の外部から集積回路装置１へ送信される。Ｉ／Ｏ回路６は、集積回路装置１へのデータの入力を受け付ける。Ｉ／Ｏ回路６は、外部から集積回路装置１へ入力されたデータを、高電圧レジスタ回路４へ送る。
【００２４】
高電圧レジスタ回路４は、Ｉ／Ｏ回路６からのデータを受け取る。高電圧レジスタ回路４が受け取るデータは、低電圧レジスタ回路３のアドレス情報とデータが付与されている。高電圧レジスタ回路４は、当該アドレスの位置に、データとアドレス情報を格納する。
【００２５】
高電圧レジスタ回路４は、自身が保持しているデータのうち、Ｉ／Ｏ回路６から受けたデータにて更新があった部分につき、値が書き換えられる。なお、高電圧レジスタ回路４へ入力されるデータは、低電圧レジスタ回路３のアドレス情報が付与されているものに限られない。高電圧レジスタ回路４は、低電圧レジスタ回路３のアドレス情報が付与されたデータを、任意の位置に格納するものであっても良い。
【００２６】
制御回路５は、高電圧レジスタ回路４へ、制御信号１３を送る。高電圧レジスタ回路４は、制御信号１３に応じて、低電圧レジスタ回路３へ伝送データ１２を送る。伝送データ１２は、高電圧レジスタ回路４に格納されたデータおよびアドレス情報と同じ内容の情報を含む。制御信号１３は、低電圧レジスタ回路３への伝送データ１２の送信を指示する信号である。
【００２７】
制御回路５は、低電圧レジスタ回路３へ、制御信号１４を送る。制御信号１４は、伝送データ１２の受信を指示する信号である。低電圧レジスタ回路３は、制御信号１４に応じて、高電圧レジスタ回路４からの伝送データ１２を受け取る。低電圧レジスタ回路３が受け取るデータは、アドレス情報が付与されている。低電圧レジスタ回路３は、当該アドレス情報が示すアドレスの位置に、データを格納する。
【００２８】
集積回路装置１は、外部から入力されたデータを低電圧レジスタ回路３へ書き込む。低電圧レジスタ回路３へデータが書き込まれるとき、高電圧レジスタ回路４は、低電圧レジスタ回路３へ書き込まれるデータと同じ内容のデータを保持する。これにより、レジスタ回路システムは、低電圧レジスタ回路３と高電圧レジスタ回路４とで、共通のデータを保持する。
【００２９】
集積回路装置１は、低電圧レジスタ回路３に格納されているデータを、外部からの要求に応じて出力する。集積回路装置１からデータが読み出されるときにおける集積回路装置１の動作については、説明を省略する。
【００３０】
集積回路装置１は、稼働状態と待機状態とに、動作モードを切り換え可能とする。ロジックシステム７は、稼働状態において、演算処理を実施する。集積回路装置１は、稼働状態において、データの書き込みおよび読み出しを行う。ロジックシステム７は、待機状態において、演算処理を停止する。集積回路装置１は、待機状態において、データの書き込みおよび読み出しを停止する。
【００３１】
集積回路装置１は、稼働状態であるときに、外部からモード切り換え信号１１が入力されると、稼働状態から待機状態へ、動作モードを切り換える。モード切り換え信号１１は、集積回路装置１へ動作モードの切り換えを指示するための信号である。
【００３２】
制御回路５は、モード切り換え信号１１の入力を受け付ける。稼働状態のときにモード切り換え信号１１が入力されると、制御回路５は、動作停止を指示する制御信号１５をレギュレータ回路２へ送る。レギュレータ回路２は、制御信号１５に応じて、ＶＤＤＬの生成を停止する。これにより、レジスタ回路システムは、集積回路装置１が待機状態であるとき、レギュレータ回路２の動作を停止させる。
【００３３】
低電圧レジスタ回路３、制御回路５、Ｉ／Ｏ回路６およびロジックシステム７は、ＶＤＤＬの供給が断たれる。なお、集積回路装置１は、稼働状態および待機状態のいずれにおいても、ＶＤＤＨの供給は継続される。
【００３４】
低電圧レジスタ回路３へのＶＤＤＬの供給が断たれたことで、低電圧レジスタ回路３が保持していたデータは消失する。一方、高電圧レジスタ回路４は、ＶＤＤＨの供給が継続されることで、データおよびアドレス情報の保持を継続する。これにより、レジスタ回路システムは、集積回路装置１が待機状態となる前に書き込まれたデータを、待機状態の間も維持可能とする。
【００３５】
制御回路５は、待機状態のときにモード切り換え信号１１が入力されると、動作再開を指示する制御信号１５をレギュレータ回路２へ送る。制御回路５は、ＶＤＤＨを電源として、モード切り換え信号１１の入力受け付けおよび制御信号１５の送信を行う。
【００３６】
レギュレータ回路２は、制御信号１５に応じて、ＶＤＤＬの生成を再開する。低電圧レジスタ回路３、制御回路５、Ｉ／Ｏ回路６およびロジックシステム７は、ＶＤＤＬの供給が再開される。
【００３７】
低電圧レジスタ回路３は、ＶＤＤＬの供給が再開されたことで、データを書き込み可能な状態となる。制御回路５は、高電圧レジスタ回路４へ制御信号１３を送る。制御回路５は、データを書き込み可能な状態となった低電圧レジスタ回路３へ、制御信号１４を送る。
【００３８】
高電圧レジスタ回路４は、制御信号１３に応じて、低電圧レジスタ回路３へ伝送データ１２を送る。伝送データ１２は、高電圧レジスタ回路４に格納されているデータおよびアドレス情報と同じ内容の情報を含む。
【００３９】
低電圧レジスタ回路３は、制御信号１４に応じて、高電圧レジスタ回路４からの伝送データ１２を受け取る。低電圧レジスタ回路３は、データ領域２２のうち、アドレス情報が示すアドレスの位置に、データを格納する。これにより、レジスタ回路システムは、低電圧レジスタ回路３と高電圧レジスタ回路４とで共通のデータを保持する状態に戻る。
【００４０】
図４は、図２に示す低電圧レジスタ回路と図３に示す高電圧レジスタ回路との間におけるデータの受け渡しについて説明する図である。図４にて、高電圧レジスタ回路４のアドレス領域２３の図示を省略している。
【００４１】
第１の工程は、低電圧レジスタ回路３および高電圧レジスタ回路４のいずれにもデータが書き込まれる前の初期状態とする。第１の工程にて、低電圧レジスタ回路３および高電圧レジスタ回路４の各記憶素子２０が保持する値は、いずれも初期値とされている。初期値は、０および１のいずれかとする。
【００４２】
第２の工程は、Ｉ／Ｏ回路６へデータが入力されたときとする。レジスタ回路システムは、第２の工程にて、高電圧レジスタ回路４の任意のアドレスへデータ２７およびアドレス情報２６が書き込まれる。データ２７は、データ領域２５に書き込まれる。アドレス情報２６は、アドレス情報領域２４に書き込まれる。高電圧レジスタ回路４は、データ２７およびアドレス情報２６を、任意のアドレスに格納する。
【００４３】
次の第３の工程にて、高電圧レジスタ回路４は、低電圧レジスタ回路３へ伝送データ１２を送る。伝送データ１２は、高電圧レジスタ回路４へ格納されるデータ２７およびアドレス情報２６と同じ内容の情報を含む。低電圧レジスタ回路３には、データ２７と同じ内容のデータ２８が書き込まれる。データ２８は、データ領域２２に書き込まれる。低電圧レジスタ回路３は、伝送データ１２に含まれているアドレス情報２６によって示されたアドレス領域２１の位置に、データ２８を格納する。
【００４４】
第３の工程の後、Ｔ１において、集積回路装置１の動作モードが、稼働状態から待機状態へ切り換えられたとする。また、Ｔ１より後のＴ２にて、集積回路装置１の動作モードが、待機状態から稼働状態へ切り換えられたとする。集積回路装置１が待機状態となったＴ１からＴ２の期間、集積回路装置１内におけるＶＤＤＬの供給は断たれる。集積回路装置１へのＶＤＤＨの供給は、稼働状態および待機状態のいずれにおいても継続される。
【００４５】
Ｔ１からＴ２の期間において、低電圧レジスタ回路３は、ＶＤＤＬの供給が断たれることで、記憶素子２０の値がいずれも初期値へ戻る。これにより、低電圧レジスタ回路３が保持していたデータ２８は消失する。Ｔ１からＴ２の期間において、高電圧レジスタ回路４は、データ２７およびアドレス情報２６の保持を継続する。Ｔ１からＴ２の期間における工程を、第４の工程とする。
【００４６】
次の第５の工程にて、高電圧レジスタ回路４は、低電圧レジスタ回路３へ伝送データ１２を送る。伝送データ１２は、高電圧レジスタ回路４に格納されているデータ２７およびアドレス情報２６と同じ内容の情報を含む。低電圧レジスタ回路３には、データ２７と同じ内容のデータ２８が書き込まれる。データ２８は、データ領域２２に書き込まれる。低電圧レジスタ回路３は、伝送データ１２に含まれているアドレス情報２６によって示された位置に、データ２８を格納する。
【００４７】
第１の実施形態によると、レジスタ回路システムは、低電圧レジスタ回路３と高電圧レジスタ回路４とを備える。低電圧レジスタ回路３は、微細加工技術による小型化が可能である。高電圧レジスタ回路４は、低電圧レジスタ回路３の記憶容量より小さい記憶容量で構成される。レジスタ回路システムは、高電圧レジスタ回路４のみにてデータを保持する場合の構成に比べて、回路規模を低減できる。レジスタ回路システムは、面積当たりの記憶容量を大きくすることができる。レジスタ回路システムは、回路規模を低減できることで、製造コストを低減できる。
【００４８】
レジスタ回路システムは、１系統のＶＤＤＨからＶＤＤＬを生成する。レジスタ回路システムは、レギュレータ回路２の動作を停止させても、データの保持を継続できる。集積回路装置１は、待機状態から復帰する際に、過去に読み込んだデータと同じデータを外部から読み込む手間を省ける。集積回路装置１は、高電圧レジスタ回路４から低電圧レジスタ回路３へデータを書き込むことで、待機状態となる前の状態に復帰することができる。集積回路装置１は、外部からデータを読み込む場合に比べて、待機状態からの復帰に要する時間を短縮できる。レジスタ回路システムは、待機状態においてレギュレータ回路２の動作を継続させる場合に比べて、消費電流を大幅に低減できる。
【００４９】
これにより、レジスタ回路システムおよび集積回路装置１は、消費電流を低減できるという効果を奏する。レジスタ回路システムおよび集積回路装置１は、待機状態におけるデータの維持と、消費電流の低減とを両立できる。
【００５０】
レジスタ回路システムは、Ｉ／Ｏ回路６へ入力されたデータを、高電圧レジスタ回路４および低電圧レジスタ回路３のどちらが先に格納することとしても良い。実施形態では、レジスタ回路システムは、Ｉ／Ｏ回路６からのデータを高電圧レジスタ回路４へ格納してから、高電圧レジスタ回路４から低電圧レジスタ回路３へデータを送る。この場合、レジスタ回路システムは、低電圧レジスタ回路３にデータを格納してから高電圧レジスタ回路４へデータを送る場合に比べて、データの送受信のための処理を簡易にできる。
【００５１】
（第２の実施形態）
図５は、第２の実施形態の固体撮像装置の概略構成を示すブロック図である。固体撮像装置３０は、第１の実施形態のレジスタ回路システムを備える。第１の実施形態と同一の部分には同一の符号を付し、重複する説明を適宜省略する。
【００５２】
固体撮像装置３０は、被写体像を撮像する。固体撮像装置３０は、画素アレイ３１、アナログデジタル変換回路（ＡＤＣ）３２、タイミング制御回路３３、転送回路３４、レジスタ回路システムおよびＩ／Ｏ回路６を備える。レジスタ回路システムは、レギュレータ回路２、低電圧レジスタ回路３、高電圧レジスタ回路４および制御回路５を備える。固体撮像装置３０を構成する各回路は、共通のチップに実装されている。
【００５３】
固体撮像装置３０は、外部電源からの１系統のＶＤＤＨが供給される。ＶＤＤＨは、高電位の第１の電源電圧である。レギュレータ回路２は、ＶＤＤＨからＶＤＤＬを生成する。ＶＤＤＬは、低電位の第２の電源電圧である。ＶＤＤＬは、第１の電源電圧に対して低い電位レベルの電源電圧である。
【００５４】
画素アレイ３１は、マトリクス状に配置された画素を備える。画素は、光電変換素子であるフォトダイオードを備える。光電変換素子は、入射光量に応じた信号電荷を生成する。画素は、生成された信号電荷を蓄積する。画素アレイ３１は、ＶＤＤＨを電源として動作する。
【００５５】
ＡＤＣ３２は、アナログ信号からデジタル信号への信号変換を実施する。アナログ信号からデジタル信号への信号変換を、適宜「ＡＤ変換」と称する。ＡＤＣ３２は、ＡＤ変換を経た信号を一時保持する。ＡＤＣ３２のうちアナログ信号を扱う部分は、ＶＤＤＨを電源として動作する。ＡＤＣ３２のうちデジタル信号を扱う部分は、ＶＤＤＬを電源として動作する。
【００５６】
タイミング制御回路３３は、各種のタイミングを制御するためのパルス信号を生成する。画素アレイ３１は、タイミング制御回路３３からの垂直走査信号に応じて選択された行の画素からＡＤＣ３２へ、信号電荷を出力する。なお、タイミング制御回路３３から画素アレイ３１への制御信号の図示は省略している。タイミング制御回路３３は、ＶＤＤＬを電源として動作する。
【００５７】
転送回路３４は、ＡＤＣ３２に保持された信号を、固体撮像装置３０の外部へ転送する。転送回路３４は、例えば、固体撮像装置３０の外部のメモリへ信号を送る。転送回路３４は、ＶＤＤＬを電源として動作する。なお、転送回路３４は、メモリ以外に、固体撮像装置３０の外部のいずれの構成へ信号を送ることとしても良い。
【００５８】
タイミング制御回路３３は、ＡＤＣ３２および転送回路３４へ水平走査信号を送る。ＡＤＣ３２は、水平走査信号に応じてＡＤ変換を実施する。転送回路３４は、ＡＤＣ３２に保持されている信号を、水平走査信号に応じて読み出す。なお、ＶＳＳの図示は省略している。
【００５９】
固体撮像装置３０は、固体撮像装置３０の外部から通信手段を使用して、各種設定情報のデータが書き換えられる。固体撮像装置３０は、撮像に関する各種設定情報が、外部から入力される。Ｉ／Ｏ回路６は、固体撮像装置３０への設定情報の入力を受け付ける。レジスタ回路システムは、固体撮像装置３０の各種設定情報を保持する。
【００６０】
画素アレイ３１、ＡＤＣ３２、タイミング制御回路３３および転送回路３４は、低電圧レジスタ回路３から読み出されたデータに応じて動作する。レベルシフタ（Ｌ／Ｓ）３５は、低電圧レジスタ回路３から画素アレイ３１へ入力されるロジック信号の信号レベルを変換する。レベルシフタ（Ｌ／Ｓ）３６は、低電圧レジスタ回路３からＡＤＣ３２へ入力されるロジック信号の信号レベルを変換する。
【００６１】
固体撮像装置３０は、稼働状態と待機状態とに、動作モードを切り換え可能とする。固体撮像装置３０は、稼働状態であるとき、被写体像を撮像する。固体撮像装置３０は、待機状態であるとき、被写体像の撮像を停止させる。
【００６２】
固体撮像装置３０は、稼働状態であるときに、外部からモード切り換え信号１１が入力されると、稼働状態から待機状態へ、動作モードを切り換える。モード切り換え信号１１は、固体撮像装置３０へ動作モードの切り換えを指示するための信号である。
【００６３】
制御回路５は、モード切り換え信号１１の入力を受け付ける。稼働状態のときにモード切り換え信号１１が入力されると、制御回路５は、動作停止を指示する制御信号１５をレギュレータ回路２へ送る。レギュレータ回路２は、制御信号１５に応じて、ＶＤＤＬの生成を停止する。これにより、レジスタ回路システムは、固体撮像装置３０が待機状態であるとき、レギュレータ回路２の動作を停止する。
【００６４】
低電圧レジスタ回路３、制御回路５、Ｉ／Ｏ回路６、ＡＤＣ３２、タイミング制御回路３３および転送回路３４は、ＶＤＤＬの供給が断たれる。なお、固体撮像装置３０へのＶＤＤＨの供給は、稼働状態および待機状態のいずれにおいても継続される。
【００６５】
低電圧レジスタ回路３へのＶＤＤＬの供給が断たれたことで、低電圧レジスタ回路３が保持していたデータは消失する。一方、高電圧レジスタ回路４は、ＶＤＤＨの供給が継続されることで、データおよびアドレス情報の保持を継続する。これにより、レジスタ回路システムは、固体撮像装置３０が待機状態となる前に書き込まれた設定情報を、待機状態の間も維持する。
【００６６】
制御回路５は、待機状態のときにモード切り換え信号１１が入力されると、動作再開を指示する制御信号１５をレギュレータ回路２へ送る。レギュレータ回路２は、制御信号１５に応じて、ＶＤＤＬの生成を再開する。低電圧レジスタ回路３、制御回路５、Ｉ／Ｏ回路６、ＡＤＣ３２、タイミング制御回路３３および転送回路３４は、ＶＤＤＬの供給が再開される。
【００６７】
制御回路５は、高電圧レジスタ回路４へ制御信号１３を送る。制御回路５は、データを書き込み可能な状態となった低電圧レジスタ回路３へ、制御信号１４を送る。高電圧レジスタ回路４は、制御信号１３に応じて、低電圧レジスタ回路４へ伝送データ１２を送る。低電圧レジスタ回路３は、制御信号１４に応じて、高電圧レジスタ回路３からの伝送データ１２を受け取る。レジスタ回路システムは、低電圧レジスタ回路３にデータが格納されているときの状態に戻る。これにより、固体撮像装置３０は、待機状態となった際の設定に応じた稼働を再開させる。
【００６８】
モード切り換え信号１１は、例えば、固体撮像装置３０が撮像を開始してから、あらかじめ設定された期間が到来したときに、固体撮像装置３０へ入力される。この他、モード切り換え信号１１は、ユーザによる入力操作に応じて固体撮像装置３０へ入力されることとしても良い。固体撮像装置３０は、稼働状態と待機状態とに、動作モードを定期的に切り換えても良い。
【００６９】
第２の実施形態によると、レジスタ回路システムは、第１の実施形態と同様、レギュレータ回路２の動作を停止させても、データの保持を継続できる。固体撮像装置３０は、待機状態から復帰する際に、過去に読み込んだ設定情報と同じ情報を外部から読み込む手間を省ける。固体撮像装置３０は、外部から設定情報を読み込む場合に比べて、待機状態からの復帰に要する時間を短縮できる。
【００７０】
これにより、レジスタ回路システムおよび固体撮像装置３０は、消費電流を低減できるという効果を奏する。レジスタ回路システムおよび固体撮像装置３０は、待機状態における設定情報の維持と、消費電流の低減とを両立できる。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
２  レギュレータ回路、３  低電圧レジスタ回路、４  高電圧レジスタ回路、５  制御回路、１３，１４，１５  制御信号、３０  固体撮像装置。
【図１】
2016046604.tif 000003
【図２】
2016046604.tif 000004
【図３】
2016046604.tif 000005
【図４】
2016046604.tif 000006
【図５】
2016046604.tif 000007