(57)【要約】【課題】放射線を撮像する場合のノイズ特性やダーク特性の悪化を抑制することができるようにするものである。【解決手段】シンチレータが、放射線を可視光に変換する。半導体基板には、シンチレータにより変換された可視光を光電変換するフォトダイオードを含む画素が形成される。画素の素子分離領域の基板上には、シリコン酸化膜または負の固定電荷膜のみが形成される。本開示は、例えば、被写体に照射されたＸ線を撮像する放射線撮像装置等に適用することができる。【選択図】図６
2016046336.tif 000002
【特許請求の範囲】
【請求項１】
放射線を可視光に変換する放射線変換部と、
前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板と
を備え、
前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成される
ように構成された
固体撮像素子。
【請求項２】
前記酸化膜の厚さは、10ナノメートル以下である
ように構成された
請求項１に記載の固体撮像素子。
【請求項３】
前記酸化膜は、前記基板上の全領域に形成される
ように構成された
請求項２に記載の固体撮像素子。
【請求項４】
前記光電変換部に対応する前記基板内の表面の不純物濃度が、10１９atoms/cm３以上である
ように構成された
請求項１に記載の固体撮像素子。
【請求項５】
前記画素の配線は、銅またはタングステンにより形成される
ように構成された
請求項１に記載の固体撮像素子。
【請求項６】
前記画素のトランジスタのゲート電極と前記ゲート電極を覆うサイドウォールは、前記基板上に形成され、
前記サイドウォールと前記ゲート電極の下部の前記基板上には、前記酸化膜が形成され、
前記ゲート電極と前記サイドウォールの下部以外の前記基板上の領域には、前記負の固定電荷膜が形成される
ように構成された
請求項１に記載の固体撮像素子。
【請求項７】
前記画素のトランジスタのゲート電極と前記ゲート電極を覆うサイドウォールは、前記基板上に形成され、
前記ゲート電極の下部の前記基板上には、前記酸化膜が形成され、
前記ゲート電極の下部以外の前記基板上の領域には、前記負の固定電荷膜が形成される
ように構成された
請求項１に記載の固体撮像素子。
【請求項８】
前記負の固定電荷膜は、HfO2,AL203、またはTaO2である
ように構成された
請求項１に記載の固体撮像素子。
【請求項９】
前記画素のトランジスタのゲート電極の上部を覆うＳｉＮ膜
をさらに備え、
前記ＳｉＮ膜の膜厚は、20ナノメートル以上200ナノメートル以下である
ように構成された
請求項１に記載の固体撮像素子。
【請求項１０】
放射線を可視光に変換する放射線変換部と、
前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板と
を備え、
前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成される
ように構成された
固体撮像素子を形成する
固体撮像素子の製造方法。
【請求項１１】
放射線を可視光に変換する放射線変換部と、
前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板と
を備え、
前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成される
ように構成された
放射線撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および製造方法、並びに放射線撮像装置に関し、特に、放射線を撮像する場合のノイズ特性やダーク特性の悪化を抑制することができるようにした固体撮像素子および製造方法、並びに放射線撮像装置に関する。
【背景技術】
【０００２】
放射線を撮像する放射線撮像装置としては、例えば、シンチレータでX線を可視光に変換した後、X線を完全に遮断する鉛ガラスのファイバを束ねたFOP(Fiber Optical Plate)で、CMOSイメージセンサに導光するX線CMOSイメージセンサがある（例えば、特許文献１参照）。
【０００３】
しかしながら、X線CMOSイメージセンサの上層にFOPを設置すると、FOPにより光量が少なくなるため、X線CMOSイメージセンサの感度が低下する。また、X線CMOSイメージセンサの上層膜が高背化するため、混色が悪化する。
【０００４】
そこで、上層にFOPが設けられないX線CMOSイメージセンサが考案されている(例えば、特許文献２参照)。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第09/139209号パンフレット
【特許文献２】特開2012-159483号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、FOPが設けられない場合、CMOSイメージセンサにX線が漏れ、画素トランジスタの閾値電位特性が変動したり、白点などのノイズ特性やダーク特性が悪化したりする。
【０００７】
本開示は、このような状況に鑑みてなされたものであり、放射線を撮像する場合のノイズ特性やダーク特性の悪化を抑制することができるようにするものである。
【課題を解決するための手段】
【０００８】
本開示の第１の側面の固体撮像素子は、放射線を可視光に変換する放射線変換部と、前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板とを備え、前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成されるように構成された固体撮像素子である。
【０００９】
本開示の第１の側面においては、放射線を可視光に変換する放射線変換部と、前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板とが備えられ、前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成される。
【００１０】
本開示の第２の側面の製造方法は、放射線を可視光に変換する放射線変換部と、前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板とを備え、前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成されるように構成された固体撮像素子を形成する固体撮像素子の製造方法である。
【００１１】
本開示の第２の側面においては、放射線を可視光に変換する放射線変換部と、前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板とを備え、前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成されるように構成された固体撮像素子が形成される。
【００１２】
本開示の第３の側面の放射線撮像装置は、放射線を可視光に変換する放射線変換部と、前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板とを備え、前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成されるように構成された放射線撮像装置である。
【００１３】
本開示の第３の側面においては、放射線を可視光に変換する放射線変換部と、前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板とが備えられ、前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成される。
【発明の効果】
【００１４】
本開示の第１および第３の側面によれば、放射線を撮像することができる。また、本開示の第１および第３の側面によれば、放射線を撮像する場合のノイズ特性やダーク特性の悪化を抑制することができる。
【００１５】
本開示の第２の側面によれば、固体撮像素子を製造することができる。また、本開示の第２の側面によれば、放射線を撮像する場合のノイズ特性やダーク特性の悪化を抑制可能な固体撮像素子を製造することができる。
【００１６】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１７】
【図１】本開示を適用した放射線撮像装置の一実施の形態の構成例を示すブロック図である。
【図２】図１の撮影部１５のX線CMOSイメージセンサの構成例を示す断面図である。
【図３】図２のCMOSイメージセンサ３２の構成例を示す図である。
【図４】CMOSイメージセンサ３２をシンチレータ３１側から見た図である。
【図５】画素の構成例を示す図である。
【図６】図５のＡ−Ａ´断面図である。
【図７】図５のＢ−Ｂ´断面図である。
【図８】図５のＡ−Ａ´断面の他の例を示す図である。
【図９】図５のＡ−Ａ´断面のさらに他の例を示す図である。
【図１０】図５のＢ−Ｂ´断面の他の例を示す図である。
【図１１】図５のＢ−Ｂ´断面のさらに他の例を示す図である。
【図１２】図５のＡ−Ａ´断面図が図６である場合のCMOSイメージセンサの製造方法を説明する図である。
【図１３】図５のＡ−Ａ´断面図が図８である場合のCMOSイメージセンサの製造方法を説明する図である。
【図１４】図５のＡ−Ａ´断面図が図９である場合のCMOSイメージセンサの製造方法を説明する図である。
【図１５】ＳｉＮ膜と平坦化膜を図示した図５のＡ−Ａ´断面図である。
【発明を実施するための形態】
【００１８】
＜一実施の形態＞
（放射線撮像装置の一実施の形態の構成例）
図１は、本開示を適用した放射線撮像装置の一実施の形態の構成例を示すブロック図である。
【００１９】
図１の放射線撮像装置１０は、アーム１１、撮影台１２、多点平行Ｘ線源１３、シールド板１４、および撮像部１５により構成される。放射線撮像装置１０は、撮影台１２上の被写体Ｏ(図１の例では人)にＸ線を照射し、撮像する。
【００２０】
具体的には、放射線撮像装置１０のアーム１１は、内部に、図示せぬMPU（Micro Processing Unit）や各種の処理回路を備え、多点平行Ｘ線源１３を制御する。また、アーム１１は、撮影台１２、多点平行Ｘ線源１３、シールド板１４、および撮像部１５を保持する。撮影台１２は、被写体Ｏを載せるための台である。
【００２１】
多点平行Ｘ線源１３は、例えば、複数のＸ線管と複数のコリメータを有し、アーム１１の制御により、平行ビームのＸ線を撮影台１２に出射する。
【００２２】
シールド板１４は、例えば、鉛や鉄などのＸ線を遮断することが可能な金属で構成され、多点平行Ｘ線源１３と撮影台１２の間に設けられる。被写体Ｏは、撮影台１２とシールド板１４の間に載せられる。
【００２３】
シールド板１４には、開口部１４Ａが設けられており、多点平行Ｘ線源１３から出射されたＸ線は、開口部１４Ａを介して被写体Ｏに照射される。従って、被写体Ｏは、開口部１４Ａの位置と撮影対象の位置が対応するように撮影台１２に載せられる。
【００２４】
撮影部１５は、X線CMOSイメージセンサを有し、多点平行Ｘ線源１３から開口部１４Ａを介して照射されるX線を可視光に変換して、撮像する。撮影部１５は、その結果得られる画像を保持したり、図示せぬネットワークを介して、他の装置に伝送したりする。
【００２５】
（X線CMOSイメージセンサの構成例）
図２は、図１の撮影部１５のX線CMOSイメージセンサの構成例を示す断面図である。
【００２６】
図２に示すように、X線CMOSイメージセンサ３０は、X線が照射される面側から順に、シンチレータ３１、CMOSイメージセンサ３２が配置されることにより構成される。
【００２７】
X線CMOSイメージセンサ３０のシンチレータ３１は、放射線変換部として機能し、多点平行Ｘ線源１３から開口部１４Ａを介して照射されるX線を可視光に変換し、CMOSイメージセンサ３２に出射する。CMOSイメージセンサ３２は、シンチレータ３１から入射される可視光を撮像し、画像を生成する。
【００２８】
（CMOSイメージセンサの構成例）
図３は、図２のCMOSイメージセンサ３２の構成例を示す図である。
【００２９】
CMOSイメージセンサ３２は、画素領域５１、画素駆動線５２、垂直信号線５３、垂直駆動部５４、カラム処理部５５、水平駆動部５６、システム制御部５７、信号処理部５８、およびメモリ部５９が、図示せぬシリコン基板等の半導体基板(チップ)に形成されたものである。
【００３０】
CMOSイメージセンサ３２の画素領域５１には、図２のシンチレータ３１から入射される可視光の光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する画素が行列状に２次元配置され、撮像を行う。また、画素領域５１には、行列状の画素に対して行ごとに画素駆動線５２が形成され、列ごとに垂直信号線５３が形成される。
【００３１】
垂直駆動部５４、カラム処理部５５、水平駆動部５６、およびシステム制御部５７により構成され、各画素において撮像の結果得られる画素信号の読み出しを制御する。
【００３２】
具体的には、垂直駆動部５４は、シフトレジスタやアドレスデコーダなどによって構成され、画素領域５１の各画素を行単位等で駆動する。垂直駆動部５４の各行に対応した図示せぬ出力端には、画素駆動線５２の一端が接続されている。垂直駆動部５４の具体的な構成について図示は省略するが、垂直駆動部５４は、読み出し走査系および掃き出し走査系の２つの走査系を有する構成となっている。
【００３３】
読み出し走査系は、各画素からの画素信号を行単位で順に読み出すように、各行を順に選択し、選択行の画素駆動線５２と接続する出力端から転送信号や選択信号等を出力する。
【００３４】
掃き出し走査系は、光電変換素子から不要な電荷を掃き出す(リセットする)ために、読み出し系の走査よりもシャッタスピードの時間分だけ先行して、各行の画素駆動線５２と接続する出力端からリセット信号を出力する。この掃き出し走査系による走査により、いわゆる電子シャッタ動作が行ごとに順に行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
【００３５】
垂直駆動部５４の読み出し走査系によって選択された行の各画素から出力される画素信号は、垂直信号線５３の各々を通してカラム処理部５５に供給される。
【００３６】
カラム処理部５５は、画素領域５１の列ごとに信号処理回路を有する。カラム処理部５５の各信号処理回路は、選択行の各画素から垂直信号線５３を通して出力される画素信号に対して、CDS(Correlated Double Sampling)（相関二重サンプリング）処理等のノイズ除去処理、A/D変換処理等の信号処理を行う。カラム処理部５５は、信号処理後の画素信号を一時的に保持する。
【００３７】
水平駆動部５６は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部５５の信号処理回路を順番に選択する。この水平駆動部５６による選択走査により、カラム処理部５５の各信号処理回路で信号処理された画素信号が順番に信号処理部５８に出力される。
【００３８】
システム制御部５７は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部５４、カラム処理部５５、および水平駆動部５６を制御する。
【００３９】
信号処理部５８は、少なくとも加算処理機能を有する。信号処理部５８は、カラム処理部５５から出力される画素信号に対して加算処理等の種々の信号処理を行う。このとき、信号処理部５８は、必要に応じて、信号処理の途中結果などをメモリ部５９に格納し、必要なタイミングで参照する。信号処理部５８は、信号処理後の画素信号を出力する。
【００４０】
メモリ部５９は、DRAM（Dynamic Random Access Memory）やSRAM（Static Random Access Memory）などにより構成される。
【００４１】
図４は、CMOSイメージセンサ３２をシンチレータ３１側から見た図である。
【００４２】
図４に示すように、画素領域５１は、例えば、CMOSイメージセンサ３２の半導体基板９０の中央に設けられ、ロジック回路９１は、画素領域５１の周囲を囲うように設けられる。ロジック回路９１とは、例えば、画素駆動線５２、垂直信号線５３、垂直駆動部５４、カラム処理部５５、水平駆動部５６、システム制御部５７、信号処理部５８、およびメモリ部５９である。
【００４３】
Ｘ線CMOSイメージセンサ３０に照射されるＸ線は、シンチレータ３１により可視光に変換された後CMOSイメージセンサ３２に入射されるが、一部が漏れてそのままCMOSイメージセンサ３２に入射される場合がある。
【００４４】
従って、画素領域５１の配線としては、高いエネルギーの蛍光Ｘ線を発生する、銅やタングステンなどの金属元素の配線が採用される。これにより、Ｘ線による画素領域５１の配線への悪影響を抑制することができる。これに対して、画素領域５１の配線として、低いエネルギー（例えば、1〜２kev）の蛍光Ｘ線を発生する、AlやAlCuなどの配線が採用される場合、ダーク特性が悪化する。
【００４５】
また、Ｘ線が照射されると、ロジック回路９１を構成するトランジスタの特性は大きく変動するため、ロジック回路９１のシンチレータ３１側は、Ｘ線を遮蔽する鉛などの金属で覆われる。
【００４６】
（画素の構成例）
図５は、画素の構成例を示す図である。
【００４７】
図５は、画素１１１が設けられた半導体基板９０をシンチレータ３１側から見た図である。
【００４８】
図５の例では、２×２の画素１１１で、リセットトランジスタ（RST）１１２、増幅トランジスタ（AMP）１１３、および選択トランジスタ（SEL）１１４を共有する。具体的には、各画素１１１は、画素１１１ごとに設けられるフォトダイオード１２１、転送トランジスタ(TG)１２２、およびフローティングディフュージョン(FD)１２３、並びに、２×２の画素１１１で共有されるリセットトランジスタ１１２、選択トランジスタ１１４、および増幅トランジスタ１１３からなる。
【００４９】
フォトダイオード１２１は、光電変換素子であり、入射された可視光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送トランジスタ１２２は、図３の画素駆動線５２を介して供給される転送信号に応じて、フォトダイオード１２１で光電変換された電子をフローティングディフュージョン１２３に転送する。
【００５０】
リセットトランジスタ１１２は、画素駆動線５２を介して供給されるリセット信号に応じて、フローティングディフュージョン１２３の電位をリセットする。
【００５１】
増幅トランジスタ１１３は、フローティングディフュージョン１２３の電位を増幅し、その電位に応じた電圧を選択トランジスタ１１４に供給する。選択トランジスタ１１４は、画素駆動線５２を介して供給される選択信号に応じて、増幅トランジスタ１１３により増幅された電圧を図３の垂直信号線５３に供給する。
【００５２】
図６は、図５のＡ−Ａ´断面図である。
【００５３】
図６に示すように、転送トランジスタ１２２は、半導体基板９０の照射面（シンチレータ３１側の面）上に形成されるゲート電極１２２Ａと、そのゲート電極１２２Ａを覆うサイドウォール１２２Ｂとを有する。
【００５４】
画素１１１の素子分離の方法としては、FLAT画素分離法が採用される。即ち、フォトダイオード１２１の周囲に設けられる素子分離領域１４０の半導体基板９０の照射面上には、シリコン酸化膜１４１のみが設けられ、酸化素子分離領域は設けられない。FLAT画素分離法の詳細は、特開2007-158031号公報に記載されている。シリコン酸化膜１４１の厚みは10nm以下である。
【００５５】
なお、シリコン酸化膜１４１は、素子分離領域１４０だけでなく、半導体基板９０の照射面上の全領域に形成される。ここでは、素子分離領域１４０の酸化膜と素子分離領域１４０以外の領域の酸化膜の厚みを同一にしているが、10nm以下であれば、異なっていてもよい。
【００５６】
以上のように、CMOSイメージセンサ３２では、素子分離の方法がFLAT画素分離法であり、シリコン酸化膜１４１の厚みが10nm以下である。従って、Ｘ線の照射によって、シリコン酸化膜１４１中に正の固定電荷が発生したり、シリコン酸化膜１４１と半導体基板９０の界面に界面準位が発生したりすることを抑制することができる。その結果、素子分離耐圧の低下、ノイズ特性やダーク特性の悪化などを抑制することができる。
【００５７】
なお、ここでは、CMOSイメージセンサ３２は、素子分離の方法がFLAT画素分離法であるという条件と、シリコン酸化膜１４１の厚みが10nm以下であるという条件の両方を満たすが、いずれか一方の条件のみを満たすようにしてもよい。この場合であっても、CMOSイメージセンサ３２は、素子分離耐圧の低下、ノイズの特性やダーク特性の悪化などを抑制することができる。
【００５８】
また、素子分離領域１４０の半導体基板９０内の照射面側には、比較的浅い高濃度の半導体領域１４２が形成され、その半導体領域１４２に連続して素子分離に必要な深さの半導体領域１４３が形成される。
【００５９】
フォトダイオード１２１の構造は、ＨＡＤ（Hole Accumulation Diode）構造であり、フォトダイオード１２１に対応する半導体基板９０内の照射面（表面）側には、不純物濃度が10１９atoms/cm３以上であるピニング領域１４４が形成される。ピニング領域１４４の不純物濃度を10１９atoms/cm３以上にすることにより、暗電流を抑制することができる。
【００６０】
図７は、図５のＢ−Ｂ´断面図である。
【００６１】
図７に示すように、増幅トランジスタ１１３は、ゲート電極１１３Ａ、サイドウォール１１３Ｂ、ソース領域１１３Ｃ、およびドレイン領域１１３Ｄにより構成される。ゲート電極１１３Ａとサイドウォール１１３Ｂは、半導体基板９０の照射面に設けられ、サイドウォール１１３Ｂは、ゲート電極１１３Ａを覆う。ソース領域１１３Ｃとドレイン領域１１３Ｄは、半導体基板９０内に設けられる。半導体基板９０上にはシリコン酸化膜１４１が形成される。
【００６２】
なお、図６および図７の例では、半導体基板９０の照射面の全領域にシリコン酸化膜１４１が形成されたが、一部の領域のシリコン酸化膜１４１は、HfO2,AL203、またはTaO2からなる負の固定電荷膜（ピニング強化膜）１６１に代えられてもよい。
【００６３】
例えば、図８に示すように、転送トランジスタ１２２のサイドウォール１２２Ｂとゲート電極１２２Ａの下部以外の素子分類領域１４０を含む領域の半導体基板９０上のシリコン酸化膜１４１が、負の固定電荷膜１６１に代えられてもよい。
【００６４】
また、図９に示すように、ゲート電極１２２Ａの下部以外の素子分類領域１４０を含む領域の半導体基板９０上のシリコン酸化膜１４１が、負の固定電荷膜１６１に代えられてもよい。
【００６５】
さらに、図１０に示すように、増幅トランジスタ１１３のゲート電極１１３Ａの下部以外の素子分類領域１４０を含む領域の半導体基板９０上のシリコン酸化膜１４１が、負の固定電荷膜１６１に代えられてもよい。また、図示は省略するが、ゲート電極１１３Ａとサイドウォール１１３Ｂの下部以外の素子分類領域１４０を含む領域の半導体基板９０上のシリコン酸化膜１４１が、負の固定電荷膜１６１に代えられてもよい。
【００６６】
以上のように、半導体基板９０上に負の固定電荷膜１６１が形成されると、Ｘ線の照射によって負の固定電荷膜１６１に発生する負の固定電荷を強めることができる。従って、ピニングを強化し、暗電流を抑制することができる。
【００６７】
なお、図示は省略するが、リセットトランジスタ１１２や選択トランジスタ１１４は、増幅トランジスタ１１３と同様に構成される。
【００６８】
各トランジスタのサイドウォールの下部に、シリコン酸化膜１４１を形成するか、負の固定電荷膜１６１を形成するかは、例えば、要求されるトランジスタの特性に応じて決定される。
【００６９】
例えば、転送トランジスタ１２２のピニングを強化したい場合、図９に示すように、サイドウォール１２２Ｂの下部には負の固定電荷膜１６１が形成される。
【００７０】
また、図１１に示すように、サイドウォール１１３Ｂの下部の半導体基板９０内にLDD１８１が形成される場合、LDD１８１が形成されない場合に比べてノイズが少なくなる。従って、サイドウォール１１３Ｂの下部には、例えばシリコン酸化膜１４１が形成される。
【００７１】
（CMOSイメージセンサの製造方法の説明）
図１２は、図５のＡ−Ａ´断面図が図６である場合のCMOSイメージセンサ３２の転送トランジスタ１２２付近の領域の製造方法を説明する図である。
【００７２】
図１２Ａに示すように、まず、半導体基板９０内に、フォトダイオード１２１、半導体領域１４３などが形成され、その半導体基板９０上に、シリコン酸化膜２００が形成される。
【００７３】
次に、図１２Ｂに示すように、シリコン酸化膜２００上にゲート電極１２２Ａが形成される。そして、図１２Ｃに示すように、半導体基板９０上のシリコン酸化膜２００が除去される。これにより、ゲート電極１２２Ａの下部には、シリコン酸化膜２００がシリコン酸化膜１４１の一部として形成される。
【００７４】
次に、図１２Ｄに示すように、ゲート電極１２２Ａが形成された半導体基板９０上に、新たにシリコン酸化膜２０１が形成される。そして、図１２Ｅに示すように、シリコン酸化膜２０１の上部にＳｉＮ膜２０２が形成される。
【００７５】
次に、図１２Ｆに示すように、転送トランジスタ１２２の領域以外の領域のＳｉＮ膜２０２が除去され、ゲート電極１２２Ａの上部のシリコン酸化膜２０１とＳｉＮ膜２０２が除去される。これにより、シリコン酸化膜１４１とサイドウォール１２２Ｂが形成される。
【００７６】
そして、図１２Ｇに示すように、半導体基板９０内に、フローティングディフュージョン１２３、半導体領域１４２、ピニング領域１４４などが形成される。以上のようにして、CMOSイメージセンサ３２の転送トランジスタ１２２付近の領域が製造される。
【００７７】
CMOSイメージセンサ３２の製造後、CMOSイメージセンサ３２の転送トランジスタ１２２等が設けられる面には平坦化膜が形成され、CMOSイメージセンサ３２は、平坦化膜を介してシンチレータ３１に接合される。
【００７８】
図１３は、図５のＡ−Ａ´断面図が図８である場合のCMOSイメージセンサ３２の転送トランジスタ１２２付近の領域の製造方法を説明する図である。
【００７９】
図１３Ａ乃至図１３Ｆは、図１２Ａ乃至図１２Ｆと同様であるので、説明は省略する。図１３Ｆにおいて、転送トランジスタ１２２の領域以外の領域のＳｉＮ膜２０２と、ゲート電極１２２Ａの上部のシリコン酸化膜２００およびＳｉＮ膜２０２とが除去された後、図１３Ｇに示すように、半導体基板９０上のシリコン酸化膜２０１が除去される。これにより、シリコン酸化膜１４１が形成される。
【００８０】
そして、図１３Ｈに示すように、半導体基板９０上に負の固定電荷膜２０３が形成される。次に、図１３Ｉに示すように、転送トランジスタ１２２の領域の負の固定電荷膜２０３が除去されることにより、負の固定電荷膜１６１が形成される。また、半導体基板９０内に、フローティングディフュージョン１２３、半導体領域１４２、ピニング領域１４４などが形成される。以上のようにして、CMOSイメージセンサ３２の転送トランジスタ１２２付近の領域が製造される。
【００８１】
CMOSイメージセンサ３２の製造後、CMOSイメージセンサ３２の転送トランジスタ１２２等が設けられる面には平坦化膜が形成され、CMOSイメージセンサ３２は、平坦化膜を介してシンチレータ３１に接合される。
【００８２】
図１４は、図５のＡ−Ａ´断面図が図９である場合のCMOSイメージセンサ３２の転送トランジスタ１２２付近の領域の製造方法を説明する図である。
【００８３】
図１４Ａ乃至図１４Ｃは、図１２Ａ乃至図１２Ｃと同様であるので、説明は省略する。図１４Ｃにおいて、ゲート電極１２２Ａの下部にシリコン酸化膜１４１が形成された後、図１４Ｄに示すように、半導体基板９０上には、負の固定電荷膜２０４が形成される。
【００８４】
そして、図１４Ｅに示すように、負の固定電荷膜２０４の上部にＳｉＮ膜２０５が形成される。次に、図１４Ｆに示すように、転送トランジスタ１２２の領域以外の領域のＳｉＮ膜２０５が除去され、ゲート電極１２２Ａの上部の負の固定電荷膜２０４とＳｉＮ膜２０５が除去される。これにより、負の固定電荷膜１６１とサイドウォール１２２Ｂが形成される。
【００８５】
次に、図１４Ｇに示すように、半導体基板９０内に、フローティングディフュージョン１２３、半導体領域１４２、ピニング領域１４４などが形成される。以上のようにして、CMOSイメージセンサ３２の転送トランジスタ１２２付近の領域が製造される。
【００８６】
CMOSイメージセンサ３２の製造後、CMOSイメージセンサ３２の転送トランジスタ１２２等が設けられる面には平坦化膜が形成され、CMOSイメージセンサ３２は、平坦化膜を介してシンチレータ３１に接合される。
【００８７】
なお、上述した説明では、図示は省略したが、実際には、シリコン酸化膜１４１の上に、リセットトランジスタ１１２、増幅トランジスタ１１３、選択トランジスタ１１４、および転送トランジスタ１２２のゲート電極の上部を覆うように、ＳｉＮ膜が形成される。このＳｉＮ膜の膜厚は、２０ｎｍ以上２００ｎｍ以下であり、このＳｉＮ膜の上には、平坦化膜としてＳｉＯ２膜が形成される。図１５は、転送トランジスタ１２２のゲート電極１２２Ａを覆うＳｉＮ膜３０１と平坦化膜３０２を図示した、図５のＡ−Ａ´断面図である。
【００８８】
本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【００８９】
また、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【００９０】
例えば、本開示は、Ｘ線以外の放射線を撮像する放射線撮像装置にも適用することができる。
【００９１】
また、転送トランジスタ１２２のサイドウォール１２２Ｂの下部の半導体基板９０上にも、増幅トランジスタ１１３と同様にLDDが形成されるようにしてもよい。
【００９２】
なお、本開示は、以下のような構成もとることができる。
【００９３】
（１）
放射線を可視光に変換する放射線変換部と、
前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板と
を備え、
前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成される
ように構成された
固体撮像素子。
（２）
前記酸化膜の厚さは、10ナノメートル以下である
ように構成された
前記（１）に記載の固体撮像素子。
（３）
前記酸化膜は、前記基板上の全領域に形成される
ように構成された
前記（２）に記載の固体撮像素子。
（４）
前記光電変換部に対応する前記基板内の表面の不純物濃度が、10１９atoms/cm３以上である
ように構成された
前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
前記画素の配線は、銅またはタングステンにより形成される
ように構成された
前記（１）乃至（４）のいずれかに記載の固体撮像素子。
（６）
前記画素のトランジスタのゲート電極と前記ゲート電極を覆うサイドウォールは、前記基板上に形成され、
前記サイドウォールと前記ゲート電極の下部の前記基板上には、前記酸化膜が形成され、
前記ゲート電極と前記サイドウォールの下部以外の前記基板上の領域には、前記負の固定電荷膜が形成される
ように構成された
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（７）
前記画素のトランジスタのゲート電極と前記ゲート電極を覆うサイドウォールは、前記基板上に形成され、
前記ゲート電極の下部の前記基板上には、前記酸化膜が形成され、
前記ゲート電極の下部以外の前記基板上の領域には、前記負の固定電荷膜が形成される
ように構成された
前記（１）乃至（５）のいずれかに記載の固体撮像素子。
（８）
前記負の固定電荷膜は、HfO2,AL203、またはTaO2である
ように構成された
前記（１）乃至（７）のいずれかに記載の固体撮像素子。
（９）
前記画素のトランジスタのゲート電極の上部を覆うＳｉＮ膜
をさらに備え、
前記ＳｉＮ膜の膜厚は、20ナノメートル以上200ナノメートル以下である
ように構成された
前記（１）乃至（８）のいずれかに記載の固体撮像素子。
（１０）
放射線を可視光に変換する放射線変換部と、
前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板と
を備え、
前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成される
ように構成された
固体撮像素子を形成する
固体撮像素子の製造方法。
（１１）
放射線を可視光に変換する放射線変換部と、
前記放射線変換部により変換された前記可視光を光電変換する光電変換部を含む画素が形成された基板と
を備え、
前記画素の素子分離領域の前記基板上には、酸化膜または負の固定電荷膜のみが形成される
ように構成された
放射線撮像装置。
【符号の説明】
【００９４】
１０  放射線撮像装置，  ３１  シンチレータ，  ９０  半導体基板，  １１１  画素，  １２１  フォトダイオード，  １２２  転送トランジスタ，  １２２Ａ  ゲート電極，  １２２Ｂ  サイドウォール，  １４０  素子分離領域，  １４１  シリコン酸化膜，  １６１  負の固定電荷膜，  ３０１  ＳｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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