(57)【要約】【課題】低利得を実現する場合でも、信号の通過位相の変動を抑えることができるようにする。【解決手段】一端が電源電位１と接続されている負荷抵抗２，３，４と、利得制御電圧によってインピーダンスが調整されるＮＭＯＳトランジスタ８，９，１０と、変調信号がゲート端子に与えられると、電流信号Ｉが流れるＮＭＯＳトランジスタ１２と、ＮＭＯＳトランジスタ８，９，１０のうち、導通状態のＮＭＯＳトランジスタに、電流信号Ｉの一部又は全部が流れると、導通状態のＮＭＯＳトランジスタに流れている電流信号と、そのＮＭＯＳのドレイン端子と接続されている負荷抵抗の抵抗値とに比例する利得の信号を出力する信号出力端子１４とを備える。【選択図】図１
2016092634.tif 000002
【特許請求の範囲】
【請求項１】
一端が電源電位と接続されている複数の負荷素子と、
入力端子が前記負荷素子の他端と接続されており、制御端子に印加される利得制御電圧によってインピーダンスが調整される複数の利得制御用トランジスタと、
入力端子が前記複数の利得制御用トランジスタの出力端子と接続されており、変調信号が制御端子に与えられると、電流信号が流れる電流変換用トランジスタと、
前記複数の利得制御用トランジスタのうち、電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタに前記電流信号の一部又は全部が流れると、前記電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタに流れている電流信号と、前記電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタの入力端子と接続されている前記負荷素子のインピーダンスとに比例する利得の信号を出力する信号出力端子と
を備えた可変利得回路。
【請求項２】
前記複数の利得制御用トランジスタのうち、少なくとも１つ以上の利得制御用トランジスタが、前記電流が流れ得る状態にインピーダンスが調整されていることを特徴とする請求項１記載の可変利得回路。
【請求項３】
前記複数の負荷素子は、互いに抵抗値が異なる抵抗であることを特徴とする請求項１または請求項２記載の可変利得回路。
【請求項４】
前記複数の利得制御用トランジスタのうち、前記電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタに前記電流信号の一部又は全部が流れると、前記電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタの入力端子に生じている電流信号の振幅を合成し、合成後の振幅を示す信号を前記信号出力端子に出力する合成回路を備えたことを特徴とする請求項１から請求項３のうちのいずれか１項記載の可変利得回路。
【請求項５】
前記利得制御用トランジスタ及び前記電流変換用トランジスタが電界効果トランジスタで構成されており、
前記利得制御用トランジスタ及び前記電流変換用トランジスタの入力端子が前記電界効果トランジスタのドレイン端子、前記利得制御用トランジスタ及び前記電流変換用トランジスタの出力端子が前記電界効果トランジスタのソース端子、前記利得制御用トランジスタ及び前記電流変換用トランジスタの制御端子が前記電界効果トランジスタのゲート端子であることを特徴とする請求項１から請求項４のうちのいずれか１項記載の可変利得回路。
【請求項６】
前記利得制御用トランジスタ及び前記電流変換用トランジスタがバイポーラトランジスタで構成されており、
前記利得制御用トランジスタ及び前記電流変換用トランジスタの入力端子が前記バイポーラトランジスタのコレクタ端子、前記利得制御用トランジスタ及び前記電流変換用トランジスタの出力端子が前記バイポーラトランジスタのエミッタ端子、前記利得制御用トランジスタ及び前記電流変換用トランジスタの制御端子が前記バイポーラトランジスタのベース端子であることを特徴とする請求項１から請求項４のうちのいずれか１項記載の可変利得回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、携帯電話、無線ＬＡＮ、レーダなどの無線端末の内部に搭載されるギルバートセル型の可変利得回路に関するものである。
【背景技術】
【０００２】
例えば、以下の非特許文献１には、電力増幅器のポーラーループ歪の補償技術が開示されている。
この歪補償技術では、変調波を増幅する電力増幅器が、入力端子での包絡線と出力端子での包絡線を比較し、双方の包絡線に差分があれば、信号歪みが生じているものとして、その差分を打ち消すように電力増幅器の通過利得を制御するようにしている。このときの通過利得の制御は、可変利得回路が実施するようにしている。
ただし、可変利得回路が制御したい対象は、あくまでも信号の振幅（包絡線）であり、通過利得の制御に伴って通過位相が変動することは好ましくない。
通過位相の変動は、歪補償技術の実施に伴って追加される歪成分であり、位相歪成分が新たに混入することになるためである。
このような背景から、変調信号の利得を変化させる際に、通過位相の変動が少ない可変利得回路が求められている。
【０００３】
図６は以下の非特許文献２に開示されている可変利得回路を示す構成図である。
この可変利得回路は、集積回路化が容易でありながら、１段で広い範囲の利得可変を実現することが可能なギルバートセル型の回路である。
この可変利得回路は、下記の要素から構成されている。
（１）変調信号を入力する信号入力端子１０１
（２）ゲート端子が信号入力端子１０１と接続されて、ソース端子が接地されており、ゲ
ート端子に与えられた変調信号の信号レベルが閾値電圧以上であれば、ドレイン端子からソース端子の方向に、電流信号が流れるＮＭＯＳトランジスタ１０２
（３）利得制御電圧を入力する利得制御電圧入力端子１０３，１０４
【０００４】
（４）ゲート端子が利得制御電圧入力端子１０３と接続され、ソース端子がＮＭＯＳトラ
ンジスタ１０２のドレイン端子と接続されており、ゲート端子に印加される利得制御電圧によって、ドレイン端子とソース端子の間のインピーダンスが調整されるＮＭＯＳトランジスタ１０５
（５）ゲート端子が利得制御電圧入力端子１０４と接続され、ソース端子がＮＭＯＳトラ
ンジスタ１０２のドレイン端子と接続されており、ゲート端子に印加される利得制御電圧によって、ドレイン端子とソース端子の間のインピーダンスが調整されるＮＭＯＳトランジスタ１０６
【０００５】
（６）一端が電源電位と接続され、他端がＮＭＯＳトランジスタ１０６のドレイン端子と
接続されている負荷抵抗１０７
（７）負荷抵抗１０７の他端に接続されている信号出力端子１０８
（８）ＮＭＯＳトランジスタ１０６におけるドレイン端子とソース端子の間の寄生容量１０９
【０００６】
図６の可変利得回路では、ＮＭＯＳトランジスタ１０２が、入力された変調信号を電流信号に変換する機能を備えている。
即ち、ＮＭＯＳトランジスタ１０２は、信号入力端子１０１から入力された変調信号の信号レベルが閾値電圧以上であれば、ドレイン端子からソース端子の方向に電流信号が流れる。
このとき、ＮＭＯＳトランジスタ１０２を流れる電流信号は、ＮＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６に分かれて流れ、一部の電流信号が信号出力端子１０８に伝わる。
【０００７】
信号出力端子１０８に伝わる電流信号の電流量は、利得制御電圧入力端子１０３，１０４から入力される利得制御電圧によって制御することができる。
例えば、利得制御電圧入力端子１０４から入力される利得制御電圧を高くすれば、ＮＭＯＳトランジスタ１０６のドレイン端子とソース端子の間のインピーダンスが低くなり、その結果、ＮＭＯＳトランジスタ１０６に流れる電流が増加して、信号出力端子１０８に伝わる電流量が増えるため、高利得を実現することができる。
逆に、利得制御電圧入力端子１０４から入力される利得制御電圧を低くすれば、ＮＭＯＳトランジスタ１０６のドレイン端子とソース端子の間のインピーダンスが高くなり、その結果、ＮＭＯＳトランジスタ１０６に流れる電流が減少して、信号出力端子１０８に伝わる電流量が減るため、低利得を実現することができる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】S. Kousai，et al.，“A 28.3 mW PA-Closed Loop for Linearity and Efficiency Improvement Integrated in a +27.1 dBm WCDMA CMOS Power Amplifier，”IEEE J. Solid-State Circuits，vol. 47，no. 12，pp. 2964-2973，Dec. 2012.（ＷＣＤＭＡは登録商標）
【非特許文献２】C. T. Carles，“A 2-GHz CMOS Variable Gain Amplifier Optimized for Low Noise”， ISCAS 2006
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の可変利得回路は以上のように構成されているので、利得制御電圧入力端子１０３，１０４から入力される利得制御電圧によって利得を制御することができる。しかし、利得制御電圧入力端子１０４から入力される利得制御電圧を低くして、低利得を実現する場合、信号の通過位相が変動してしまうという課題があった。
即ち、利得制御電圧入力端子１０４から入力される利得制御電圧を低くして、ＮＭＯＳトランジスタ１０６のドレイン端子とソース端子の間のインピーダンスを高くすると、ＮＭＯＳトランジスタ１０６に流れる電流が減少する一方で、ＮＭＯＳトランジスタ１０６の寄生容量１０９によるインピーダンスが相対的に低くなるため、その寄生容量１０９を介して信号出力端子１０８に伝わる電流信号が増加する（寄生容量１０９への信号漏えいが増加する）。
このとき、電源電位とＮＭＯＳトランジスタ１０６のドレイン端子との間には負荷抵抗１０７が接続されており、その負荷抵抗１０７と寄生容量１０９によって１次のハイパスフィルタ（Ｈｉｇｈ−Ｐａｓｓ−Ｆｉｌｔｅｒ）が形成されるため、寄生容量１０９を介して信号出力端子１０８に伝わる電流信号の通過位相が当該ハイパスフィルタによって変動する（周波数によっては、最大で通過位相が９０度変化する）。
【００１０】
この発明は上記のような課題を解決するためになされたもので、低利得を実現する場合でも、信号の通過位相の変動を抑えることができる可変利得回路を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る可変利得回路は、一端が電源電位と接続されている複数の負荷素子と、入力端子が前記負荷素子の他端と接続されており、制御端子に印加される利得制御電圧によってインピーダンスが調整される複数の利得制御用トランジスタと、入力端子が複数の利得制御用トランジスタの出力端子と接続されており、変調信号が制御端子に与えられると、電流信号が流れる電流変換用トランジスタと、複数の利得制御用トランジスタのうち、電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタに前記電流信号の一部又は全部が流れると、電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタに流れている電流信号と、電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタの入力端子と接続されている負荷素子のインピーダンスとに比例する利得の信号を出力する信号出力端子とを備えるようにしたものである。
【発明の効果】
【００１２】
この発明によれば、一端が電源電位と接続されている複数の負荷素子と、入力端子が前記負荷素子の他端と接続されており、制御端子に印加される利得制御電圧によってインピーダンスが調整される複数の利得制御用トランジスタと、入力端子が複数の利得制御用トランジスタの出力端子と接続されており、変調信号が制御端子に与えられると、電流信号が流れる電流変換用トランジスタと、複数の利得制御用トランジスタのうち、電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタに前記電流信号の一部又は全部が流れると、電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタに流れている電流信号と、電流が流れ得る状態にインピーダンスが調整されている利得制御用トランジスタの入力端子と接続されている負荷素子のインピーダンスとに比例する利得の信号を出力する信号出力端子とを備えるように構成したので、低利得を実現する場合でも、信号の通過位相の変動を抑えることができる効果がある。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１による可変利得回路を示す構成図である。
【図２】この発明の実施の形態１による可変利得回路の合成回路１３を示す構成図である。
【図３】利得制御電圧入力端子５，６，７から入力された利得制御電圧と、可変利得回路全体の利得との関係を示す説明図である。
【図４】この発明の実施の形態２による可変利得回路を示す構成図である。
【図５】本発明及び従来例における通過位相の特性を示す説明図である。
【図６】非特許文献２に開示されている可変利得回路を示す構成図である。
【発明を実施するための形態】
【００１４】
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面にしたがって説明する。
【００１５】
実施の形態１．
図１はこの発明の実施の形態１による可変利得回路を示す構成図である。
図１において、電源電位１は例えば電源から所定の電圧が印加されている電源ラインの電位である。
負荷抵抗２，３，４は一端が電源電位１と接続されている負荷素子である。
この実施の形態１では、負荷素子として、負荷抵抗２，３，４が接続されている例を説明するが、これは一例に過ぎず、負荷素子として、インダクタやコンデンサなどが接続されていてもよい。
また、この実施の形態１では、複数の負荷素子のインピーダンス、即ち、負荷抵抗２，３，４の抵抗値が互いに異なっているものを想定しており、例えば、負荷抵抗２の抵抗値Ｒａ＞負荷抵抗３の抵抗値Ｒｂ＞負荷抵抗４の抵抗値Ｒｃの関係を有している。
【００１６】
利得制御電圧入力端子５，６，７は可変利得回路の利得を制御する利得制御電圧が入力される端子である。
電界効果トランジスタであるＮＭＯＳトランジスタ８はゲート端子（制御端子）が利得制御電圧入力端子５と接続され、ドレイン端子（入力端子）が負荷抵抗２の他端と接続されており、そのゲート端子に印加される利得制御電圧によって、そのドレイン端子とソース端子（出力端子）の間のインピーダンスが調整される利得制御用トランジスタである。
即ち、ＮＭＯＳトランジスタ８はゲート端子に印加される利得制御電圧が高くなると、ドレイン端子とソース端子の間のインピーダンスが低くなって、ドレイン端子からソース端子に向けて流れる電流が増加する一方、ゲート端子に印加される利得制御電圧が低くなると、ドレイン端子とソース端子の間のインピーダンスが高くなって、ドレイン端子からソース端子に向けて流れる電流が減少する。
なお、ＮＭＯＳトランジスタ８は、ゲート端子に印加される利得制御電圧が所定の閾値電圧（例えば、約１Ｖ）以下になると電流が流れなくなり、ゲート端子に印加される利得制御電圧が所定の閾値電圧（例えば、約２Ｖ）以上では飽和して一定の電流が流れる。
【００１７】
電界効果トランジスタであるＮＭＯＳトランジスタ９はゲート端子（制御端子）が利得制御電圧入力端子６と接続され、ドレイン端子（入力端子）が負荷抵抗３の他端と接続されており、そのゲート端子に印加される利得制御電圧によって、そのドレイン端子とソース端子（出力端子）の間のインピーダンスが調整される利得制御用トランジスタである。ＮＭＯＳトランジスタ９の動作は、ＮＭＯＳトランジスタ８と同様である。
電界効果トランジスタであるＮＭＯＳトランジスタ１０はゲート端子（制御端子）が利得制御電圧入力端子７と接続され、ドレイン端子（入力端子）が負荷抵抗４の他端と接続されており、そのゲート端子に印加される利得制御電圧によって、そのドレイン端子とソース端子（出力端子）の間のインピーダンスが調整される利得制御用トランジスタである。ＮＭＯＳトランジスタ１０の動作は、ＮＭＯＳトランジスタ８と同様である。
この実施の形態１では、ＮＭＯＳトランジスタ８，９，１０は、同一サイズのトランジスタであることを想定している。
【００１８】
信号入力端子１１は例えば無線周波数帯の高周波の変調信号が入力される端子である。
電界効果トランジスタであるＮＭＯＳトランジスタ１２は電流源として動作する電流変換用トランジスタである。ＮＭＯＳトランジスタ１２はゲート端子（制御端子）が信号入力端子１１と接続され、ドレイン端子（入力端子）がＮＭＯＳトランジスタ８，９，１０のソース端子と接続されて、ソース端子（出力端子）が接地されており、信号入力端子１１から入力された変調信号の信号レベルが閾値電圧以上であれば、そのドレイン端子からソース端子の方向に一定の電流信号Ｉが流れる。
この実施の形態１では、ＮＭＯＳトランジスタ８，９，１０を流れる電流をＩａ，Ｉｂ，Ｉｃで表し、ＮＭＯＳトランジスタ８，９，１０の全てが導通状態（電流が流れ得る状態）であれば、Ｉ＝Ｉａ＋Ｉｂ＋Ｉｃの関係になる。
【００１９】
また、この実施の形態１では、ＮＭＯＳトランジスタ８，９，１０のうち、少なくとも１つ以上のＮＭＯＳトランジスタが導通状態に制御されるものとする。したがって、例えば、ＮＭＯＳトランジスタ８，９が非導通状態（電流が流れ得ない状態）に制御されても、ＮＭＯＳトランジスタ１０は導通状態に制御される。
これにより、非特許文献２に開示されている図６の可変利得回路では、利得制御電圧を低くして、ＮＭＯＳトランジスタ１０６のインピーダンスを高くすると、低利得時の信号パスが、ＮＭＯＳトランジスタ１０６を通じるパスだけであるため、ＮＭＯＳトランジスタ１０６の寄生容量１０９への信号漏えいが増加するが、上記のように、ＮＭＯＳトランジスタ１０が導通状態に制御されていれば、ＮＭＯＳトランジスタ８，９の寄生容量によるインピーダンスより、インピーダンスが低い信号パス（ＮＭＯＳトランジスタ１０を通る信号パス）が確保されるため、ＮＭＯＳトランジスタ８，９の寄生容量へ電流信号が漏れ出ずに、ＮＭＯＳトランジスタ１０へ電流信号が流れる。
【００２０】
合成回路１３はＮＭＯＳトランジスタ８，９，１０のうち、電流が流れ得る状態にインピーダンスが調整されているＮＭＯＳトランジスタに、電流信号Ｉの一部又は全部が流れると、電流が流れ得る状態にインピーダンスが調整されているＮＭＯＳトランジスタのドレイン端子に生じている電流信号の振幅を合成（電流信号の振幅を加算）し、合成後の振幅を示す信号を信号出力端子１４に出力する回路である。
信号出力端子１４は合成回路１３により合成された信号、即ち、電流が流れ得る状態にインピーダンスが調整されているＮＭＯＳトランジスタに流れている電流信号と、そのＮＭＯＳのドレイン端子と接続されている負荷抵抗の抵抗値とに比例する利得の信号を出力する端子である。
【００２１】
図２はこの発明の実施の形態１による可変利得回路の合成回路１３を示す構成図である。
図２において、抵抗２１は一端が負荷抵抗２の他端と接続され、抵抗２２は一端が負荷抵抗３の他端と接続され、抵抗２３は一端が負荷抵抗４の他端と接続されている。
また、抵抗２１，２２，２３の他端はオペアンプ２５の−入力側と接続され、また、抵抗２４を介してオペアンプ２５の出力側と接続されている。
オペアンプ２５は＋入力側の電圧と−入力側の電圧との差分を増幅し、増幅後の差分電圧（電流が流れ得る状態にインピーダンスが調整されているＮＭＯＳトランジスタに流れている電流信号と、負荷抵抗の抵抗値とに比例する利得の信号）を出力側に出力する。
【００２２】
図３は利得制御電圧入力端子５，６，７から入力された利得制御電圧と、可変利得回路全体の利得との関係を示す説明図である。
この実施の形態１では、ＮＭＯＳトランジスタ８，９，１０のゲート端子に印加される利得制御電圧が２Ｖであれば、ＮＭＯＳトランジスタ８，９，１０が完全な導通状態になり、その利得制御電圧が１Ｖであれば、ＮＭＯＳトランジスタ８，９，１０が非導通状態になるものとする。
また、その利得制御電圧が１〜２Ｖの間であれば、完全な導通状態のときよりもインピーダンスが高いが、非導通状態のときよりもインピーダンスが低いため、電流が流れ得る状態（以下、「中間状態」と称する）になるものとする。ただし、このときの電流値は、完全な導通状態のときの電流値よりも小さい。
【００２３】
この実施の形態１では、ＮＭＯＳトランジスタ８，９，１０のサイズが同一サイズであることを想定しているので、ＮＭＯＳトランジスタ８，９，１０に対するバイアス条件が同一（ゲート端子に印加される利得制御電圧が同じ電圧）であれば、ＮＭＯＳトランジスタ８，９，１０におけるドレイン端子とソース端子の間のインピーダンスが等しくなる。
このため、ＮＭＯＳトランジスタ８，９，１０に対するバイアス条件が同一である場合、可変利得回路の利得は、負荷抵抗２，３，４の抵抗値Ｒａ，抵抗値Ｒｂ，抵抗値Ｒｃ（抵抗値Ｒａ＞抵抗値Ｒｂ＞抵抗値Ｒｃ）に比例する。
【００２４】
したがって、例えば、ＮＭＯＳトランジスタ８，９，１０のうち、１つのＮＭＯＳトランジスタだけが完全な導通状態に制御されて、残り２つのＮＭＯＳトランジスタが非導通状態に制御される制御形態の場合には、負荷抵抗２，３，４の中で、ＮＭＯＳトランジスタ８に接続されている負荷抵抗２の抵抗値Ｒａが最も大きいため、ＮＭＯＳトランジスタ８だけが完全な導通状態に制御されるときが最も高利得になる。
図３の例では、利得制御電圧入力端子５から入力された利得制御電圧が２Ｖで、利得制御電圧入力端子６，７から入力された利得制御電圧が１Ｖのとき、可変利得回路の利得が高利得になっている。
【００２５】
負荷抵抗２，３，４の中で、ＮＭＯＳトランジスタ１０に接続されている負荷抵抗４の抵抗値Ｒｃが最も小さいため、ＮＭＯＳトランジスタ１０だけが完全な導通状態に制御されるときが最も低利得になる。
図３の例では、利得制御電圧入力端子７から入力された利得制御電圧が２Ｖで、利得制御電圧入力端子５，６から入力された利得制御電圧が１Ｖのとき、可変利得回路の利得が低利得になっている。
【００２６】
また、負荷抵抗２，３，４の中で、ＮＭＯＳトランジスタ９に接続されている負荷抵抗３の抵抗値Ｒｂが中間の値であるため、ＮＭＯＳトランジスタ９だけが完全な導通状態に制御されるときが中間の利得になる。
図３の例では、利得制御電圧入力端子６から入力された利得制御電圧が２Ｖで、利得制御電圧入力端子５，７から入力された利得制御電圧が１Ｖのとき、可変利得回路の利得が中利得になっている。
図３に示すように、可変利得回路の利得を低利得の状態から中利得の状態に切り替える際、利得制御電圧入力端子７から入力される利得制御電圧を２Ｖから１Ｖに徐々に低下させながら、利得制御電圧入力端子６から入力される利得制御電圧を１Ｖから２Ｖに徐々に上昇させることで、低利得から中利得に連続的に切り替えることができる。
同様に、可変利得回路の利得を中利得の状態から高利得の状態に切り替える際、利得制御電圧入力端子６から入力される利得制御電圧を２Ｖから１Ｖに徐々に低下させながら、利得制御電圧入力端子５から入力される利得制御電圧を１Ｖから２Ｖに徐々に上昇させることで、中利得から高利得に連続的に切り替えることができる。
【００２７】
次に動作について説明する。
信号入力端子１１から変調信号が入力されて、その変調信号がＮＭＯＳトランジスタ１２のゲート端子に与えられたとき、その変調信号の信号レベルが、ＮＭＯＳトランジスタ１２の閾値電圧以上であれば、ＮＭＯＳトランジスタ１２のドレイン端子からソース端子の方向に一定の電流信号Ｉが流れる。
即ち、ＮＭＯＳトランジスタ８，９，１０のうち、いずれかの１つ以上のＮＭＯＳトランジスタが導通状態であれば、電源電位１→導通状態のＮＭＯＳトランジスタと接続されている負荷抵抗→導通状態のＮＭＯＳトランジスタ→ＮＭＯＳトランジスタ１２→グランドのように電流が流れる。
【００２８】
利得制御電圧入力端子５，６，７から可変利得回路の利得を制御する利得制御電圧が入力されて、その利得制御電圧がＮＭＯＳトランジスタ８，９，１０のゲート端子に与えられると、その利得制御電圧によって、ＮＭＯＳトランジスタ８，９，１０におけるドレイン端子とソース端子の間のインピーダンスが調整される。
即ち、利得制御電圧入力端子５，６，７から入力される利得制御電圧が２Ｖであれば、ＮＭＯＳトランジスタ８，９，１０におけるドレイン端子とソース端子の間のインピーダンスが低くなって完全な導通状態になり、その利得制御電圧が１Ｖであれば、ＮＭＯＳトランジスタ８，９，１０におけるドレイン端子とソース端子の間のインピーダンスが高くなって非導通状態になる。
また、その利得制御電圧が１〜２Ｖの間であれば、ＮＭＯＳトランジスタ８，９，１０におけるドレイン端子とソース端子の間のインピーダンスが、完全な導通状態のときより少し高くなって中間状態になる。
【００２９】
ここで、ＮＭＯＳトランジスタ８，９，１０の全てが完全な導通状態であれば、ＮＭＯＳトランジスタ１２を流れる電流信号Ｉが、ＮＭＯＳトランジスタ８，９，１０の寄生容量へ漏れ出ることはほとんどなく、ＮＭＯＳトランジスタ８，９，１０に振り分けられて流れる。
一方、ＮＭＯＳトランジスタ８，９，１０の全てが非導通状態である場合、ＮＭＯＳトランジスタ８，９，１０におけるドレイン端子とソース端子の間のインピーダンスが、ＮＭＯＳトランジスタ８，９，１０の寄生容量によるインピーダンスより高くなるため、その寄生容量へ電流信号が漏れ出る可能性がある。
【００３０】
しかし、この実施の形態１では、ＮＭＯＳトランジスタ８，９，１０のうち、少なくとも１つ以上のＮＭＯＳトランジスタが完全な導通状態であり（図３の例では、低利得と中利得の切り替えや、中利得と高利得の切り替えの際に、利得が連続的に変化するように、ＮＭＯＳトランジスタ８，９，１０を一時的に中間状態に制御している関係上、完全な導通状態のＮＭＯＳトランジスタが存在していない時間があるが、これは短時間の過渡的なものであり、この切り替え時以外では、少なくとも１つ以上のＮＭＯＳトランジスタが完全な導通状態になっている）、電流信号が流れる信号パスを常に確保している。
完全な導通状態のＮＭＯＳトランジスタにおけるドレイン端子とソース端子の間のインピーダンスは、非導通状態のＮＭＯＳトランジスタの寄生容量によるインピーダンスより低くなるため（導通状態のＮＭＯＳトランジスタは、トランジスタのトランスコンダクタンスが大きいため、ソース端子から見たインピーダンスが小さくなり、寄生容量によるインピーダンスより低くなる）、その寄生容量へは電流信号が漏れ出ずに、導通状態のＮＭＯＳトランジスタに電流信号が流れるようになる。
【００３１】
例えば、ＮＭＯＳトランジスタ８，９が完全な導通状態であり、ＮＭＯＳトランジスタ１０が非導通状態である場合、ＮＭＯＳトランジスタ１２を流れる電流信号Ｉは、ＮＭＯＳトランジスタ８，９に振り分けられて流れるため、ＮＭＯＳトランジスタ１０の寄生容量へ漏れ出ることはない。
このように、ＮＭＯＳトランジスタ８，９，１０の寄生容量へ電流信号が漏れ出なければ、その寄生容量と負荷抵抗２，３，４から形成される１次のハイパスフィルタによって、信号の通過位相が変動するという影響を受けずに済むようになる。
【００３２】
ＮＭＯＳトランジスタ８，９，１０のうち、導通状態であるＮＭＯＳトランジスタ（中間状態のＮＭＯＳトランジスタを含む）に電流信号が流れると、そのＮＭＯＳトランジスタのドレイン端子と接続されている負荷抵抗による電圧降下分に相当する電流信号の振幅（高周波の包絡線）が、そのＮＭＯＳトランジスタのドレイン端子と当該負荷抵抗の接続点に生じる。
例えば、導通状態であるＮＭＯＳトランジスタがＮＭＯＳトランジスタ８であれば、負荷抵抗２による電圧降下分に相当する電流信号の振幅Ａａが、そのＮＭＯＳトランジスタ８のドレイン端子と負荷抵抗２の接続点に生じる。
また、導通状態であるＮＭＯＳトランジスタがＮＭＯＳトランジスタ９であれば、負荷抵抗３による電圧降下分に相当する電流信号の振幅Ａｂが、そのＮＭＯＳトランジスタ９のドレイン端子と負荷抵抗３の接続点に生じる。
また、導通状態であるＮＭＯＳトランジスタがＮＭＯＳトランジスタ１０であれば、負荷抵抗４による電圧降下分に相当する電流信号の振幅Ａｃが、そのＮＭＯＳトランジスタ１０のドレイン端子と負荷抵抗４の接続点に生じる。
【００３３】
したがって、電流信号の振幅Ａは、負荷抵抗の抵抗値が大きいほど、大きくなり、高い利得が得られるが、この実施の形態１では、負荷抵抗２，３，４の抵抗値Ｒａ，抵抗値Ｒｂ，抵抗値Ｒｃが、抵抗値Ｒａ＞抵抗値Ｒｂ＞抵抗値Ｒｃの関係になっているため、例えば、ＮＭＯＳトランジスタ８，９，１０のうち、いずれか１つのＮＭＯＳトランジスタだけを完全な導通状態に制御する制御形態では、ＮＭＯＳトランジスタ８が導通状態のときが最も利得が高くなる。
次にＮＭＯＳトランジスタ９が導通状態のときの利得が高くなり、ＮＭＯＳトランジスタ１０が導通状態のときが最も利得が低くなる。
【００３４】
合成回路１３は、ＮＭＯＳトランジスタ８，９，１０のうち、導通状態である少なくとも１つ以上のＮＭＯＳトランジスタ（中間状態のＮＭＯＳトランジスタを含む）に、ＮＭＯＳトランジスタ１２を流れる電流信号Ｉの一部又は全部が流れることで、導通状態である少なくとも１つ以上のＮＭＯＳトランジスタのドレイン端子に生じている電流信号の振幅Ａを合成し、合成後の振幅Ａを示す電圧の信号を信号出力端子１４に出力する。
これにより、信号出力端子１４から利得可変後の信号（合成後の振幅Ａを示す電圧の信号）が出力される。
【００３５】
以上で明らかなように、この実施の形態１によれば、一端が電源電位１と接続されている負荷抵抗２，３，４と、ドレイン端子が負荷抵抗２，３，４の他端と接続されており、ゲート端子に印加される利得制御電圧によって、ドレイン端子とソース端子間のインピーダンスが調整されるＮＭＯＳトランジスタ８，９，１０と、ドレイン端子がＮＭＯＳトランジスタ８，９，１０のソース端子と接続されて、ソース端子が接地されており、変調信号がゲート端子に与えられると、ソース端子からドレイン端子の方向に電流信号Ｉが流れるＮＭＯＳトランジスタ１２と、ＮＭＯＳトランジスタ８，９，１０のうち、電流が流れ得る状態にインピーダンスが制御されているＮＭＯＳトランジスタに、ＮＭＯＳトランジスタ１２を流れる電流信号Ｉの一部又は全部が流れると、電流が流れ得る状態にインピーダンスが調整されているＮＭＯＳトランジスタに流れている電流信号と、そのＮＭＯＳのドレイン端子と接続されている負荷抵抗の抵抗値とに比例する利得の信号を出力する信号出力端子１４とを備えるように構成したので、低利得を実現する場合でも、信号の通過位相の変動を抑えることができる効果を奏する。
【００３６】
また、この実施の形態１によれば、ＮＭＯＳトランジスタ８，９，１０のうち、導通状態である少なくとも１つ以上のＮＭＯＳトランジスタに、ＮＭＯＳトランジスタ１２を流れる電流信号Ｉの一部又は全部が流れることで、導通状態である少なくとも１つ以上のＮＭＯＳトランジスタのドレイン端子に生じている電流信号の振幅Ａを合成し、合成後の振幅Ａを示す電圧の信号を信号出力端子１４に出力する合成回路１３を備えるように構成したので、ＮＭＯＳトランジスタ８，９，１０のうち、複数のＮＭＯＳトランジスタが同時に導通状態になる場合でも、利得可変後の信号を信号出力端子１４に出力することができる効果を奏する。
【００３７】
この実施の形態１では、ＮＭＯＳトランジスタ８，９，１０のサイズが同一サイズで、負荷抵抗２，３，４の抵抗値Ｒａ，抵抗値Ｒｂ，抵抗値Ｒｃが互いに異なっている例を示したが、負荷抵抗２，３，４の抵抗値Ｒａ，抵抗値Ｒｂ，抵抗値Ｒｃが同じ値で、ＮＭＯＳトランジスタ８，９，１０のサイズが互いに異なっているものであってもよい。
ＮＭＯＳトランジスタ８，９，１０のサイズが異なる場合、ＮＭＯＳトランジスタ８，９，１０に対するバイアス条件が同一（ゲート端子に印加される利得制御電圧が同じ電圧）であっても、ＮＭＯＳトランジスタ８，９，１０におけるドレイン端子とソース端子の間のインピーダンスが異なり、電流信号Ｉａ，Ｉｂ，Ｉｃの電流値が異なる。
ＮＭＯＳトランジスタ８，９，１０のドレイン端子に生じる電流信号の振幅Ａａ，Ａｂ，Ａｃ（電流信号の振幅は利得に相当）は、負荷抵抗２，３，４の抵抗値Ｒａ，抵抗値Ｒｂ，抵抗値Ｒｃに比例するほか、ＮＭＯＳトランジスタ８，９，１０を流れる電流信号Ｉａ，Ｉｂ，Ｉｃにも比例する。
Ａａ＝Ｒａ×Ｉａ
Ａｂ＝Ｒｂ×Ｉｂ
Ａｃ＝Ｒａ×Ｉｃ
したがって、負荷抵抗２，３，４の抵抗値Ｒａ，抵抗値Ｒｂ，抵抗値Ｒｃが同じ値であっても、ＮＭＯＳトランジスタ８，９，１０を流れる電流信号Ｉａ，Ｉｂ，Ｉｃの電流値が異なるようにすることで、上記実施の形態１と同様に利得を変えることができ、低利得を実現する場合でも、信号の通過位相の変動を抑えることができるという効果が得られる。
【００３８】
また、この実施の形態１では、ＮＭＯＳトランジスタ８，９，１０が利得制御用トランジスタを構成し、ＮＭＯＳトランジスタ１２が電流変換用トランジスタを構成している例を示したが、ＮＭＯＳトランジスタ８，９，１０の代わりに、ＰＭＯＳトランジスタを用いて、利得制御用トランジスタを構成し、また、ＮＭＯＳトランジスタ１２の代わりに、ＰＭＯＳトランジスタを用いて、電流変換用トランジスタを構成するようにしてもよく、上記実施の形態１と同様の効果を奏することができる。
また、ＮＭＯＳトランジスタ８，９，１０の代わりに、バイポーラトランジスタを用いて、利得制御用トランジスタを構成し、また、ＮＭＯＳトランジスタ１２の代わりに、バイポーラトランジスタを用いて、電流変換用トランジスタを構成するようにしてもよく、上記実施の形態１と同様の効果を奏することができる。
ただし、バイポーラトランジスタを用いる場合、利得制御用トランジスタ及び電流変換用トランジスタの入力端子が、バイポーラトランジスタのコレクタ端子になり、利得制御用トランジスタ及び電流変換用トランジスタの出力端子が、バイポーラトランジスタのエミッタ端子になる。
また、利得制御用トランジスタ及び電流変換用トランジスタの制御端子が、バイポーラトランジスタのベース端子になる。
【００３９】
実施の形態２．
上記実施の形態１では、３つのＮＭＯＳトランジスタ８，９，１０が利得制御用トランジスタを構成することで、信号パスの数が３つである例を説明したが、信号パスの数を２つに減らすことで、合成回路１３を実装しない構成にしてもよい。
【００４０】
図４はこの発明の実施の形態２による可変利得回路を示す構成図であり、図４において、図１と同一符号は同一または相当部分を示すので説明を省略する。
負荷抵抗３１は一端が電源電位１と接続され、他端が信号出力端子１４と接続されている負荷素子である。
負荷抵抗３２は一端が負荷抵抗３１，３３及び信号出力端子１４と接続され、他端がＮＭＯＳトランジスタ８のドレイン端子と接続されている負荷素子である。
負荷抵抗３３は一端が電源電位１と接続され、他端が負荷抵抗３２、信号出力端子１４及びＮＭＯＳトランジスタ９のドレイン端子と接続されている負荷素子である。
【００４１】
次に動作について説明する。
信号入力端子１１から変調信号が入力されて、その変調信号がＮＭＯＳトランジスタ１２のゲート端子に与えられたとき、その変調信号の信号レベルが、ＮＭＯＳトランジスタ１２の閾値電圧以上であれば、ＮＭＯＳトランジスタ１２のドレイン端子からソース端子の方向に一定の電流信号Ｉが流れる。
【００４２】
この実施の形態２では、利得制御電圧入力端子５から入力される利得制御電圧が高くなれば、利得制御電圧入力端子６から入力される利得制御電圧が低くなり、利得制御電圧入力端子５から入力される利得制御電圧が低くなれば、利得制御電圧入力端子６から入力される利得制御電圧が高くなるものとする。
例えば、高利得を実現する場合には、利得制御電圧入力端子５から低い利得制御電圧が入力され、利得制御電圧入力端子６から高い利得制御電圧が入力される。
逆に、低利得を実現する場合には、利得制御電圧入力端子５から高い利得制御電圧が入力され、利得制御電圧入力端子６から低い利得制御電圧が入力される。
【００４３】
低利得を実現する場合、非特許文献２に開示されている図６の可変利得回路では、低利得の信号パスが、ＮＭＯＳトランジスタ１０６を通じるパスだけであるため、ＮＭＯＳトランジスタ１０６の寄生容量１０９を介する信号漏えいを引き起こしている。
この実施の形態２では、低利得を実現する際、利得制御電圧入力端子５から低い利得制御電圧が入力されることで、ＮＭＯＳトランジスタ８におけるドレイン端子とソース端子間のインピーダンスが高くなるが、利得制御電圧入力端子６から高い利得制御電圧が入力されることで、ＮＭＯＳトランジスタ９におけるドレイン端子とソース端子間のインピーダンスが低くなる。
このため、ＮＭＯＳトランジスタ８の寄生容量によるインピーダンスは、ＮＭＯＳトランジスタ９におけるドレイン端子とソース端子間のインピーダンスより高くなるため、その寄生容量へは電流信号が漏れ出ずに、ＮＭＯＳトランジスタ９に電流信号が流れるようになる。
【００４４】
ここで、図５は本発明及び従来例における通過位相の特性を示す説明図である。
図５において、Ａは非特許文献２に開示されている可変利得回路における通過位相の特性を示し、Ｂは本発明の実施の形態１（または、実施の形態２）による可変利得回路における通過位相の特性を示している。
図５より、本発明では、従来例と比べて、利得低下時の利得可変幅が小さくなっているが、通過位相の変動が抑えられていることが分かる。
通過位相の変動の改善量Ｃは、設計パラメータに強く依存するが、一般的には、位相にして数ｄｅｇのオーダーになる。一見小さい改善量にも見えるが、前述した歪補償技術などの用途においては、位相回りを数ｄｅｇ抑えるだけでも大きな歪改善効果につながることが多い。このような用途において、本技術を用いた可変利得回路の適用は有効となる。
【００４５】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００４６】
１  電源電位、２，３，４  負荷抵抗（負荷素子）、５，６，７  利得制御電圧入力端子、８，９，１０  ＮＭＯＳトランジスタ（利得制御用トランジスタ）、１１  信号入力端子、１２  ＮＭＯＳトランジスタ（電流変換用トランジスタ）、１３  合成回路、１４  信号出力端子、２１，２２，２３，２４  抵抗、２５  オペアンプ、３１，３２，３３  負荷抵抗（負荷素子）、１０１  信号入力端子、１０２  ＮＭＯＳトランジスタ、１０３，１０４  利得制御電圧入力端子、１０５，１０６  ＮＭＯＳトランジスタ、１０７  負荷抵抗、１０８  信号出力端子、１０９  寄生容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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