(57)【要約】      （修正有）【課題】階調電圧線に電圧ストレスを加え、短時間で確実にストレステストを行うソースドライバＩＣを提供する。【解決手段】ｊ個（ｊは２以上の整数）の階調電圧を生成する階調電圧生成回路と、入力された階調信号に基づいて、ｊ個の階調電圧から、ｎ個のデータに対応する駆動電圧を選択して出力するデコーダ回路と、配線層内に並置して設けられ、ｊ個の階調電圧の各々をデコーダ回路に伝送するｊ本の階調電圧線からなる階調電圧線群と、を有し、階調電圧線群は、ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す階調電圧を伝送する階調電圧線に隣接して（ｋ＋ｊ／２）レベルの階調レベルを示す階調電圧を伝送する階調電圧線が配置され、（ｋ＋ｊ／２）レベルの階調レベルを示す階調電圧を伝送する階調電圧線に隣接して（ｋ＋１）レベルの階調レベルを示す階調電圧を伝送する階調電圧線が配置されるように配列されている。【選択図】図４
2016061857.tif 000002
【特許請求の範囲】
【請求項１】
配線層を有する基板と、
ｊ段階（ｊは２以上の整数）の階調レベルを示すｊ個の階調電圧を生成する階調電圧生成回路と、
入力された階調信号に基づいて、前記ｊ個の階調電圧から、ｎ個のデータに対応する駆動電圧を選択して出力するデコーダ回路と、
前記配線層内に並置して設けられ、前記ｊ個の階調電圧の各々を前記デコーダ回路に伝送するｊ本の階調電圧線からなる階調電圧線群と、を有し、
前記階調電圧線群は、ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す階調電圧を伝送する前記階調電圧線に隣接して（ｋ＋ｊ／２）レベルの階調レベルを示す階調電圧を伝送する前記階調電圧線が配置され、前記（ｋ＋ｊ／２）レベルの階調レベルを示す階調電圧を伝送する前記階調電圧線に隣接して（ｋ＋１）レベルの階調レベルを示す階調電圧を伝送する前記階調電圧線が配置されるように配列されていることを特徴とするソースドライバＩＣ。
【請求項２】
前記階調電圧生成回路は、前記ｊ段階の階調レベルを示すｊ個の正極性の階調電圧及びｊ個の負極性の階調電圧をそれぞれ生成する正極性階調電圧生成回路及び負極性階調電圧生成回路からなり、
前記デコーダ回路は、入力された階調信号に基づいて、前記ｊ個の正極性及び負極性の階調電圧から、ｎ個のデータに対応する正極性及び負極性の駆動電圧を選択して出力し、
前記階調電圧線群は、前記配線層内に並置して設けられ、前記ｊ個の正極性の階調電圧の各々を前記デコーダ回路に伝送するｊ本の正極性階調電圧線からなる正極性階調電圧線群と、前記配線層内に並置して設けられ、前記ｊ個の負極性の階調電圧の各々を前記デコーダ回路に伝送するｊ本の負極性階調電圧線からなる負極性階調電圧線群とを有し、
前記正極性階調電圧線群及び負極性階調電圧線群は、前記ｋレベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線と、前記（ｋ＋１）レベルの階調レベルを示す正極性階調電圧を伝送する前記正極性階調電圧線との間に、他の階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線又は前記負極性階調電圧線群のうちの１つの負極性階調電圧線が少なくとも介在するように配列されていることを特徴とする請求項１に記載のソースドライバＩＣ。
【請求項３】
前記配線層は第１及び第２の配線層を有し、
前記階調電圧生成回路は、前記ｊ段階の階調レベルを示すｊ個の正極性の階調電圧及びｊ個の負極性の階調電圧をそれぞれ生成する正極性階調電圧生成回路及び負極性階調電圧生成回路からなり、
前記デコーダ回路は、入力された階調信号に基づいて、前記ｊ個の正極性及び負極性の階調電圧から、ｎ個のデータに対応する正極性及び負極性の駆動電圧を選択して出力し、
前記階調電圧線群は、前記第１の配線層内に並置して設けられ、前記ｊ個の正極性の階調電圧の各々を前記デコーダ回路に伝送するｊ本の正極性階調電圧線からなる正極性階調電圧線群と、前記第２の配線層内に並置して設けられ、前記ｊ個の負極性の階調電圧の各々を前記デコーダ回路に伝送するｊ本の負極性階調電圧線からなる負極性階調電圧線群とを有し、
前記正極性階調電圧線群は、前記ｋレベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線に隣接して前記（ｋ＋ｊ／２）レベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線が配置され、前記（ｋ＋ｊ／２）レベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線に隣接して前記（ｋ＋１）レベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線が配置されるように配列され、
前記負極性階調電圧線群は、前記ｋレベルの階調レベルを示す負極性の階調電圧を伝送する前記負極性階調電圧線に隣接して前記（ｋ＋ｊ／２）レベルの階調レベルを示す負極性の階調電圧を伝送する前記負極性階調電圧線が配置され、前記（ｋ＋ｊ／２）レベルの階調レベルを示す負極性の階調電圧を伝送する前記負極性階調電圧線に隣接して前記（ｋ＋１）レベルの階調レベルを示す負極性の階調電圧を伝送する前記負極性階調電圧線が配置されるように配列されていることを特徴とする請求項１又は２に記載のソースドライバＩＣ。
【請求項４】
第１及び第２の配線層を有する基板と、
ｊ段階（ｊは２以上の整数）の階調レベルを示すｊ個の正極性の階調電圧及びｊ個の負極性の階調電圧をそれぞれ生成する正極性階調電圧生成回路及び負極性階調電圧生成回路からなる階調電圧生成回路と、
入力された階調信号に基づいて、前記ｊ個の正極性及び負極性の階調電圧から、ｎ個のデータに対応する正極性及び負極性の駆動電圧を選択して出力するデコーダ回路と、
前記第１及び第２の配線層内に設けられ、前記ｊ個の正極性の階調電圧の各々を前記デコーダ回路に伝送するｊ本の正極性階調電圧線からなる正極性階調電圧線群と、
前記第１及び第２の配線層内に設けられ、前記ｊ個の負極性の階調電圧の各々を前記デコーダ回路に伝送するｊ本の負極性階調電圧線からなる負極性階調電圧線群と、を有し、
前記正極性階調電圧線群及び前記負極性階調電圧線群は、
前記第１の配線層に、ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線が設けられ、前記ｋレベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線上における前記第２の配線層の領域に、（ｋ＋ｊ／２）レベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線が配置され、
前記第１の配線層に、ｋレベルの階調レベルを示す負極性の階調電圧を伝送する前記負極性階調電圧線が設けられ、前記ｋレベルの階調レベルを示す負極性の階調電圧を伝送する前記負極性階調電圧線上における前記第２の配線層の領域に、（ｋ＋ｊ／２）レベルの階調レベルを示す負極性の階調電圧を伝送する前記負極性階調電圧線が配置されるように配列され、
かつ、前記正極性階調電圧線の各々及び前記負極性階調電圧線の各々が互いに隣接するように配列されていることを特徴とするソースドライバＩＣ。
【請求項５】
第１及び第２の配線層を有する基板と、
ｊ段階（ｊは２以上の整数）の階調レベルを示すｊ個の正極性の階調電圧及びｊ個の負極性の階調電圧をそれぞれ生成する正極性階調電圧生成回路及び負極性階調電圧生成回路からなる階調電圧生成回路と、
入力された階調信号に基づいて、前記ｊ個の正極性及び負極性の階調電圧から、ｎ個のデータに対応する正極性及び負極性の駆動電圧を選択して出力するデコーダ回路と、
前記第１及び第２の配線層内に設けられ、前記ｊ個の正極性の階調電圧の各々を前記デコーダ回路に伝送するｊ本の正極性階調電圧線からなる正極性階調電圧線群と、
前記第１及び第２の配線層内に設けられ、前記ｊ個の負極性の階調電圧の各々を前記デコーダ回路に伝送するｊ本の負極性階調電圧線からなる負極性階調電圧線群と、を有し、
前記正極性階調電圧線群及び前記負極性階調電圧線群は、
前記第１の配線層に、ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線が設けられ、前記ｋレベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線に隣接して、（ｋ＋ｊ／２）レベルの階調レベルを示す負極性の階調電圧を伝送する前記負極性階調電圧線が配置され、
前記ｋレベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線上における前記第２の配線層の領域に、ｋレベルの階調レベルを示す負極性の階調電圧を伝送する前記負極性階調電圧線が配置され、
前記第２の配線層において、前記ｋレベルの階調レベルを示す負極性の階調電圧を伝送する前記負極性階調電圧線に隣接して、（ｋ＋ｊ／２）レベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線が配置されるように配列されていることを特徴とするソースドライバＩＣ。
【請求項６】
ｌ層の配線層を有する基板と、
ｊ段階（ｊは２以上の整数）の階調レベルを示すｊ個の正極性の階調電圧及びｊ個の負極性の階調電圧をそれぞれ生成する正極性階調電圧生成回路及び負極性階調電圧生成回路からなる階調電圧生成回路と、
入力された階調信号に基づいて、前記ｊ個の正極性及び負極性の階調電圧から、ｎ個のデータに対応する正極性及び負極性の駆動電圧を選択して出力するデコーダ回路と、
前記配線層内に設けられ、前記ｊ個の正極性の階調電圧の各々を前記デコーダ回路に伝送するｊ本の正極性階調電圧線からなる正極性階調電圧線群と、
前記配線層内に設けられ、前記ｊ個の負極性の階調電圧の各々を前記デコーダ回路に伝送するｊ本の負極性階調電圧線からなる負極性階調電圧線群と、を有し、
前記正極性階調電圧線群及び前記負極性階調電圧線群は、
ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線上に、（ｋ＋ｊ／ｌ）レベルの階調レベルを示す正極性の階調電圧を伝送する前記正極性階調電圧線が配置されるように配列され、
かつ、前記正極性階調電圧線の各々及び前記負極性階調電圧線の各々が互いに隣接するように配列されていることを特徴とするソースドライバＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイドライバ、特に、入力された映像信号に応じた階調電圧を、表示パネルに形成された複数のデータ線（ソースライン）の各々に供給するソースドライバに関する。
【背景技術】
【０００２】
例えば液晶ディスプレイパネルなどの２次元のディスプレイパネルは、その画面の面内方向における垂直方向に伸びる複数のデータ線（ソースライン）と、水平方向に伸びる複数の走査線（ゲートライン）とを有している。また、ディスプレイパネルは、例えばガラス基板上に設置される。また、当該基板上における例えばディスプレイパネルの外周領域には、には、ディスプレイパネルの駆動装置であるディスプレイドライバが設けられる。
【０００３】
ディスプレイドライバは、外部から入力された映像信号に基づいて、ディスプレイパネルにおける画素毎の輝度レベルに対応する階調電圧を生成し、当該階調電圧をディスプレイパネルのソースラインの各々に印加するソースドライバを有している。
【０００４】
例えば、特許文献１には、１チャンネル毎に、階調調節回路３２、レベル変換回路４０、デコーダ４２、出力回路４４及び出力パッド４６を有するＤＡコンバータ２８並びにこれを用いた液晶ディスプレイ用信号線ドライバＳ１が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2000-137467号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ソースドライバは、例えば、それぞれの輝度レベル（階調レベル）に対応した複数の階調電圧を生成する生成回路と、当該複数の階調電圧の中からそれぞれの画素の輝度レベルに対応した階調電圧を選択する選択回路と、当該選択された階調電圧を含む駆動パルスをソースラインの各々に供給する出力回路とを有している。
【０００７】
例えば、２５６階調での表示が可能なディスプレイパネルの場合、２５６の階調電圧が生成され、選択回路に供給される。すなわち、２５６個の配線が生成回路及び選択回路間に接続される。また、各画素を担う液晶セルの保護の目的などから、負極性の階調電圧と正極性の階調電圧とを交互に生成及び出力する場合、生成回路は負極性の階調電圧及び正極性の階調電圧を生成する。また、生成回路及び選択回路間には、階調数の２倍の数の配線、すなわち５１２個の配線が接続される。以下においては、これらの配線の各々を階調電圧線という。
【０００８】
ソースドライバＩＣ内には多数の配線が設けられているが、階調電圧線は、チップのほぼ全域に亘って伸長する最も長い配線である場合が多い。階調電圧線の不良を防止するために、通常使用時よりも大きな電圧を階調電圧線の各々に印加してストレステストを行う。ストレステストは、階調電圧を生成する生成回路に、通常時よりも大きなストレス電圧を一定時間印加することによって行われる。
【０００９】
本発明は上記した点に鑑みてなされたものであり、効率よく階調電圧線に電圧ストレスを加え、短時間で確実にストレステストを行うことが可能なソースドライバＩＣを提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明によるソースドライバＩＣは、配線層を有する基板と、ｊ段階（ｊは２以上の整数）の階調レベルを示すｊ個の階調電圧を生成する階調電圧生成回路と、入力された階調信号に基づいて、ｊ個の階調電圧から、ｎ個のデータに対応する駆動電圧を選択して出力するデコーダ回路と、配線層内に並置して設けられ、ｊ個の階調電圧の各々をデコーダ回路に伝送するｊ本の階調電圧線からなる階調電圧線群と、を有し、階調電圧線群は、ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す階調電圧を伝送する階調電圧線に隣接して（ｋ＋ｊ／２）レベルの階調レベルを示す階調電圧を伝送する階調電圧線が配置され、（ｋ＋ｊ／２）レベルの階調レベルを示す階調電圧を伝送する階調電圧線に隣接して（ｋ＋１）レベルの階調レベルを示す階調電圧を伝送する階調電圧線が配置されるように配列されていることを特徴としている。
【００１１】
また、本発明によるソースドライバＩＣは、第１及び第２の配線層を有する基板と、ｊ段階（ｊは２以上の整数）の階調レベルを示すｊ個の正極性の階調電圧及びｊ個の負極性の階調電圧をそれぞれ生成する正極性階調電圧生成回路及び負極性階調電圧生成回路からなる階調電圧生成回路と、入力された階調信号に基づいて、ｊ個の正極性及び負極性の階調電圧から、ｎ個のデータに対応する正極性及び負極性の駆動電圧を選択して出力するデコーダ回路と、第１及び第２の配線層内に設けられ、ｊ個の正極性の階調電圧の各々をデコーダ回路に伝送するｊ本の正極性階調電圧線からなる正極性階調電圧線群と、第１及び第２の配線層内に設けられ、ｊ個の負極性の階調電圧の各々をデコーダ回路に伝送するｊ本の負極性階調電圧線からなる負極性階調電圧線群と、を有し、正極性階調電圧線群及び負極性階調電圧線群は、第１の配線層に、ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線が設けられ、ｋレベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線上における第２の配線層の領域に、（ｋ＋ｊ／２）レベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線が配置され、第１の配線層に、ｋレベルの階調レベルを示す負極性の階調電圧を伝送する極性階調電圧線が設けられ、ｋレベルの階調レベルを示す負極性の階調電圧を伝送する負極性階調電圧線上における第２の配線層の領域に、（ｋ＋ｊ／２）レベルの階調レベルを示す負極性の階調電圧を伝送する負極性階調電圧線が配置されるように配列され、かつ、正極性階調電圧線の各々及び負極性階調電圧線の各々が互いに隣接するように配列されていることを特徴としている。
【００１２】
また、本発明によるソースドライバＩＣは、第１及び第２の配線層を有する基板と、ｊ段階（ｊは２以上の整数）の階調レベルを示すｊ個の正極性の階調電圧及びｊ個の負極性の階調電圧をそれぞれ生成する正極性階調電圧生成回路及び負極性階調電圧生成回路からなる階調電圧生成回路と、入力された階調信号に基づいて、ｊ個の正極性及び負極性の階調電圧から、ｎ個のデータに対応する正極性及び負極性の駆動電圧を選択して出力するデコーダ回路と、第１及び第２の配線層内に設けられ、ｊ個の正極性の階調電圧の各々をデコーダ回路に伝送するｊ本の正極性階調電圧線からなる正極性階調電圧線群と、第１及び第２の配線層内に設けられ、ｊ個の負極性の階調電圧の各々をデコーダ回路に伝送するｊ本の負極性階調電圧線からなる負極性階調電圧線群と、を有し、正極性階調電圧線群及び負極性階調電圧線群は、第１の配線層に、ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線が設けられ、ｋレベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線に隣接して、（ｋ＋ｊ／２）レベルの階調レベルを示す負極性の階調電圧を伝送する負極性階調電圧線が配置され、ｋレベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線上における第２の配線層の領域に、ｋレベルの階調レベルを示す負極性の階調電圧を伝送する負極性階調電圧線が配置され、第２の配線層において、ｋレベルの階調レベルを示す負極性の階調電圧を伝送する負極性階調電圧線に隣接して、（ｋ＋ｊ／２）レベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線が配置されるように配列されていることを特徴としている。
【００１３】
また、本発明によるソースドライバＩＣは、ｌ層の配線層を有する基板と、ｊ段階（ｊは２以上の整数）の階調レベルを示すｊ個の正極性の階調電圧及びｊ個の負極性の階調電圧をそれぞれ生成する正極性階調電圧生成回路及び負極性階調電圧生成回路からなる階調電圧生成回路と、入力された階調信号に基づいて、ｊ個の正極性及び負極性の階調電圧から、ｎ個のデータに対応する正極性及び負極性の駆動電圧を選択して出力するデコーダ回路と、配線層内に設けられ、ｊ個の正極性の階調電圧の各々をデコーダ回路に伝送するｊ本の正極性階調電圧線からなる正極性階調電圧線群と、配線層内に設けられ、ｊ個の負極性の階調電圧の各々をデコーダ回路に伝送するｊ本の負極性階調電圧線からなる負極性階調電圧線群と、を有し、正極性階調電圧線群及び負極性階調電圧線群は、ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線上に、（ｋ＋ｊ／ｌ）レベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線が配置されるように配列され、かつ、正極性階調電圧線の各々及び負極性階調電圧線の各々が互いに隣接するように配列されていることを特徴としている。
【発明の効果】
【００１４】
本発明の実施例によるソースドライバＩＣによれば、隣接する階調電圧線間に比較的大きな電位差を発生させることができる。従って、短時間で大きな電圧ストレスを隣接する階調電圧線間に印加することが可能となり、効率的に配線品質の評価を行うことが可能となる。
【図面の簡単な説明】
【００１５】
【図１】実施例１のディスプレイドライバの構成を示す図である。
【図２】実施例１のディスプレイドライバにおけるソースドライバＩＣの構成を示す図である。
【図３】実施例１のソースドライバＩＣの階調電圧生成回路における正極性階調電圧生成回路及び負極性階調電圧生成回路が生成する階調電圧の階調レベルとの関係を示す図である。
【図４】（ａ）は実施例１のソースドライバＩＣの上面図であり、（ｂ）及び（ｃ）はその断面図である。
【図５】（ａ）及び（ｂ）は、それぞれ実施例１のソースドライバＩＣにおける正極性階調電圧生成回路及び負極性階調電圧生成回路の詳細を示す図である。
【図６】比較例のソースドライバＩＣの断面図である。
【図７】実施例１の変形例に係るソースドライバＩＣの構成を示す断面図である。
【図８】（ａ）、（ｂ）及び（ｃ）は、それぞれ実施例２、３及び４に係るソースドライバＩＣの構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下に本発明の実施例を詳細に説明する。
【実施例１】
【００１７】
図１は、本発明の実施例１に係るディスプレイドライバ１０の構成を示す図である。ディスプレイドライバ１０は、例えば外部から入力された映像信号ＶＳに基づいて、例えば液晶パネル、プラズマパネル及び有機ＥＬ（Electro Luminescence）パネルなどのディスプレイパネルＰＮＬに映像を表示する。ディスプレイパネル（以下、単にパネルと称する）ＰＮＬは、２次元画像を表示するパネルである。
【００１８】
パネルＰＮＬは、各々が２次元画面の水平方向に伸長するｍ本（ｍは２以上の整数）の走査ラインＣ1〜Ｃmと、各々が２次元画面の垂直方向に伸長するｎ本（ｎは２以上の整数）のソースラインＳ1〜Ｓnとを有している。また、走査ラインＣ１〜Ｃｍの各々と、ソースラインＳ１〜Ｓｎの各々との交差部にはパネルＰＮＬの画素を担うディスプレイセルＤＳが設けられている。本実施例においては、ディスプレイパネルＰＮＬが例えばＴＦＴ（Thin Film Transistor）液晶パネルからなる場合について説明する。
【００１９】
ディスプレイドライバ１０は、駆動制御部２０、走査ドライバ３０及びソースドライバＩＣ（以下、単にソースドライバと称する）４０を有している。駆動制御部２０は、映像信号ＶＳに基づいて、走査ラインＣ1〜Ｃn各々に走査パルスを順次印加させるべき走査制御信号ＳＣＳを生成し、これを走査ドライバ３０に供給する。走査ドライバ３０は、走査制御信号ＳＣＳに応じたタイミングで走査パルスを生成し、これをパネルＰＮＬの走査ラインＣ1〜Ｃnの各々に順次択一的に印加する。
【００２０】
また、駆動制御部２０は、映像信号ＶＳに基づいて各画素における輝度レベル（階調レベル）を表す画素データＰＤを生成し、これを１つの走査ライン分ずつ、シリアル形態にて走査クロック信号に同期したタイミングでソースドライバ４０に供給する。ソースドライバ４０は、画素データＰＤに基づいて、１の走査ラインにおける各画素（ｎ個）の階調レベルに対応する階調電圧Ｖ1〜Ｖnを生成する。また、ソースドライバ４０は、ｎ個の階調電圧出力端子（図示せず）を有し、階調電圧Ｖ1〜Ｖnの各々を有する駆動パルスをそれぞれの出力端子からソースラインＳ1〜Ｓnの各々に印可する。
【００２１】
図２は、ソースドライバ４０の詳細構成を示す図である。ソースドライバ４０は、基板４１と、階調電圧生成回路４２と、デコーダ回路４３と、セレクタ回路４４とを有している。階調電圧生成回路４２は、ｊ個（ｊは２以上の整数）の異なる正極性の階調電圧を生成する正極性階調電圧生成回路４２Ｐと、ｊ個の異なる負極性の階調電圧を生成する負極性階調電圧生成回路４２Ｎとを有している。
【００２２】
デコーダ回路４３には、駆動制御部２０から、デジタル信号であるｎ個（ソースラインの本数分）の階調信号ＧＳ1〜ＧＳnが入力される。また、階調電圧生成回路４２とデコーダ回路４３との間には、ｊ個の正極性の階調電圧配線（以下、正極性階調電圧線と称する）からなる正極性階調電圧線群Ｗpと、ｊ個の負極性の階調電圧配線（以下、負極性階調電圧線と称する）からなる負極性階調電圧線群Ｗnとが接続されている。デコーダ回路４３は、入力された階調信号ＧＳ1〜ＧＳnに基づいて、階調電圧生成回路４２によって生成された階調電圧から、ソースラインＳ1〜Ｓnの各々に印可するｎ個の表示データに対応する正極性の駆動電圧ＤＶP1〜ＤＶPn及び負極性の駆動電圧ＤＶN1〜ＤＶNnをそれぞれ選択し、これを出力する。
【００２３】
具体的には、デコーダ回路４３は、正極性階調電圧線群Ｗpが接続されたｎ個の正極性階調電圧デコーダ４３P1〜４３Pnからなる正極性階調電圧デコーダ群４３Pと、負極性階調電圧線群Ｗnが接続されたｎ個の負極性階調電圧デコーダ４３N1〜４３Nnからなる負極性階調電圧デコーダ群４３Nとを有している。
【００２４】
セレクタ回路４４には、駆動制御部２０から、例えばＨレベル又はＬレベルの２種類の論理値を有する極性反転信号ＩＳが入力される。セレクタ回路４４は、極性反転信号ＩＳに基づいて、デコーダ回路４３からの正極性駆動電圧ＤＶP1〜ＤＶPnの各々か、又は負極性駆動電圧ＤＶN1〜ＤＶNnの各々を選択し、これを出力駆動電圧ＤＶ1〜ＤＶnとして出力する。具体的には、セレクタ回路４４は、正極性駆動電圧ＤＶP1及び負極性駆動電圧ＤＶN1の一方を選択して出力駆動電圧ＤＶ1として出力するセレクタＳＶ1を有する。同様に、セレクタ回路４４は、ｎ個のセレクタＳＶ1〜ＳＶnを有している。ソースドライバ４０は、それぞれ出力駆動電圧ＤＶ1〜ＤＶnを有する駆動パルスを、パネルＰＮＬのソースラインＳ1〜Ｓnの各々に印可する。
【００２５】
図３は、ソースドライバ４０の階調電圧生成回路４２（正極性階調電圧生成回路４２Ｐ及び負極性階調電圧生成回路４２Ｎ）によって生成される階調電圧と階調レベルとの関係を示す図である。図の横軸は階調レベルを示し、縦軸は階調電圧を示している。階調電圧生成回路４２は、パネルＰＮＬなどの特性に応じてガンマ値に基づいてガンマ補正を行い、補正された階調電圧を生成する。具体的には、正極性階調電圧生成回路４２Ｐ及び負極性階調電圧生成回路４２Ｎは、その各々に印可された基準階調電圧に基づいて、ガンマ補正を行った上で、それぞれｋ個の正極性の階調電圧及び負極性の階調電圧を生成する。
【００２６】
以下においては、階調電圧生成回路４２が２５６階調の階調を示す階調電圧を生成する場合（ｊ＝２５６の場合）について説明する。すなわち、本実施例においては、正極性階調電圧生成回路４２Ｐは、０レベル（０番号、０番目）の階調レベルを示す正極性の階調電圧ＶP001から２５５レベル（２５５番号、２５５番目）の階調レベルを示す正極性の階調電圧ＶP256までの２５６個の異なる階調電圧を生成する。また、負極性階調電圧生成回路４２Ｎは、０レベルの階調レベルを示す負極性の階調電圧ＶN001から２５５レベルの階調レベルを示す負極性の階調電圧ＶN256までの２５６個の異なる階調電圧を生成する。なお、図示していないが、ソースドライバ４０は、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の各々について２５６階調の階調を示す階調電圧を生成し、フルカラー表示駆動を行う。
【００２７】
図４（ａ）は、ソースドライバ４０の上面図である。図４（ｂ）及び図４（ｃ）は、ソースドライバ４０の断面図である。ソースドライバ４０は、半導体基板（以下、単に基板と称する）４１を有している。正極性階調電圧生成回路４２Ｐ及び負極性階調電圧生成回路４２Ｎは、基板４１内及び基板４１上に形成されている。本実施例においては、基板４１が上面視において長方形の形状を有し、正極性階調電圧生成回路４２Ｐ及び負極性階調電圧生成回路４２Ｎがそれぞれ基板４１の長手方向における端部領域に形成されている場合について説明する。
【００２８】
図４（ａ）〜図４（ｃ）に示すように、ソースドライバ４０は、基板４１上に、第１の配線層ＷＬ１及び第２の配線層ＷＬ２からなる２層構造の配線層ＷＬを有している。すなわち、ソースドライバ４０は配線層ＷＬを有する基板４１を有し、配線層ＷＬは第１の配線層ＷＬ１及び第２の配線層ＷＬ２を有している。正極性階調電圧線群Ｗpにおける正極性階調電圧線ＷP001〜ＷP256の各々は、基板４１上の第１の配線層ＷＬ１に並置され、正極性階調電圧生成回路４２Ｐから基板４１の長手方向に沿って伸長している。また、負極性階調電圧線群Ｗnにおける負極性階調電圧線ＷN001〜ＷN256の各々は、第１の配線層ＷＬ１上の第２の配線層ＷＬ２に並置され、負極性階調電圧生成回路４２Ｎから基板４１の長手方向に沿って伸長している。
【００２９】
図４（ｂ）は、図４（ａ）のＸ−Ｘ線に沿った断面図である。図４（ｂ）に示すように、本実施例においては、正極性階調電圧生成回路４２Ｐ、負極性階調電圧生成回路４２Ｎ、正極性階調電圧デコーダ４３P1〜４３Pn及び負極性階調電圧デコーダ４３N1〜４３Nnは、基板４１内に形成されている。
【００３０】
正極性階調電圧線ＷP001は、ビア配線ＶＷP0を介して正極性階調電圧生成回路４２Ｐに接続されている。また、正極性階調電圧線ＷP001は、ビア配線ＶＷP1〜ＶＷPnの各々を介して、デコーダ回路４３の正極性階調電圧デコーダ４３P1〜４３Pnの各々に接続されている。同様に、正極性階調電圧線ＷP002〜ＷP256の各々は、ビア配線を介して正極性階調電圧生成回路４２Ｐ及び正極性階調電圧デコーダ４３P1〜４３Pnの各々に接続されている。
【００３１】
また、負極性階調電圧線ＷN001は、ビア配線ＶＷN0を介して負極性階調電圧生成回路４２Ｎに接続されている。また、負極性階調電圧線ＷN001は、ビア配線ＶＷN1〜ＶＷNnの各々を介して、デコーダ回路４３の負極性階調電圧デコーダ４３N1〜４３Nnの各々に接続されている。同様に、負極性階調電圧線ＷN002〜ＷN256の各々は、ビア配線を介して負極性階調電圧生成回路４２Ｎ及び負極性階調電圧デコーダ４３N1〜４３Nnの各々に接続されている。なお、図４（ｂ）においては、理解の容易さのため、負極性階調電圧線ＷN001及び負極性階調電圧線ＷN001に接続されたビア配線を破線で示している。
【００３２】
図４（ｃ）は、図４（ａ）のＹ−Ｙ線に沿った断面図である。図４（ｃ）は、一例として、正極性駆動電圧ＤＶPn/2を出力する正極性階調電圧生成デコーダ４３Pn/2及び出力駆動電圧ＤＶn/2を出力するセレクタＳＶn/2上の断面図を示している。図４（ｃ）に示すように、本実施例においては、セレクタＳＶn/2は、基板４１内に形成されている。
【００３３】
図４（ａ）及び図４（ｃ）に示すように、正極性階調電圧線群Ｗｐは、ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す階調電圧を伝送する正極性階調電圧線に隣接して、（ｋ＋ｊ／２）レベルの階調レベルを示す階調電圧を伝送する正極性階調電圧線が配置されるように配列されている。また、（ｋ＋ｊ／２）レベルの階調レベルを示す階調電圧を伝送する正極性階調電圧線に隣接して、（ｋ＋１）レベルの階調レベルを示す階調電圧を伝送する正極性階調電圧線が配置されるように配列されている。すなわち、半階調異なる階調レベルを示す階調電圧を伝送する階調電圧線が互いに隣接するように配列されている。
【００３４】
具体的には、第１の配線層ＷＬ１において、正極性階調電圧線ＷP001（０レベルの階調レベルを示す階調電圧ＶP001を伝送する正極性階調電圧線）に隣接して正極性階調電圧線ＷP129（１２８（＝０＋１２８）レベルの階調レベルを示す階調電圧ＶP128を伝送する正極性階調電圧線）が、正極性階調電圧線ＷP129に隣接して正極性階調電圧線ＷP002（１レベルの階調レベルを示す階調電圧ＶP002を伝送する正極性階調電圧線）が隣接して配置されている。
【００３５】
また、第１の配線層ＷＬ１における正極性階調電圧線の各々上には、同一レベルの階調レベルを示す負極性の階調電圧を伝送する負極性階調電圧線が配置されている。具体的には、例えば、正極性階調電圧線ＷP001（０レベルの階調レベルを示す階調電圧ＶP001を伝送する正極性階調電圧線）上には、負極性階調電圧線ＷN001（０レベルの階調レベルを示す負極性の階調電圧ＶN001を伝送する負極性階調電圧線）が配置されている。また、正極性階調電圧線ＷP129上には負極性階調電圧線ＷN129が配置されている。
【００３６】
なお、各配線層ＷＬ１及びＷＬ２における各階調電圧線は絶縁層によって絶縁されている。具体的には、基板４１上には、第１の配線層ＷＬ１として、正極性階調電圧線ＷP001〜ＷP256が形成され、正極性階調電圧線ＷP001〜ＷP256を覆うように第１の絶縁層ＩＳＬ１が形成されている。また、第１の絶縁層ＩＳＬ１上には、第２の配線層ＷＬ２として、負極性階調電圧線ＷN001〜ＷN256が形成され、負極性階調電圧線ＷN001〜ＷN256を覆うように第２の絶縁層ＩＳＬ２が形成されている。
【００３７】
図５（ａ）は、正極性階調電圧生成回路４２Ｐの構成を示す図である。正極性階調電圧生成回路４２Ｐは、（ｊ−１）個の抵抗ＲP1〜ＲPjが端子Ｔ１及びＴ２間に直列に接続されたラダー抵抗ＲPからなる。本実施例においては、ｊ＝２５６であり、２５５個の抵抗ＲP1、ＲP2、・・・及びＲP255がこの順で端子Ｔ１及びＴ２間に直列に接続されている。また、図５（ａ）に示すように、隣接する抵抗間の各々には正極性階調電圧線ＷP001〜ＷP256の各々が接続されている。具体的には、端子Ｔ１及び抵抗ＲP1間には、０レベルの階調レベルを示す正極性の階調電圧ＶP001をデコーダ回路４３に伝送する正極性階調電圧線ＷP001が接続されている。抵抗ＲP1及び抵抗ＲP2間には、１レベルの階調レベルを示す正極性の階調電圧ＶP002を伝送する正極性階調電圧線ＷP002が接続されている。このように、正極性階調電圧生成回路４２Ｐは、端子Ｔ１及びＴ２間の基準階調電圧（正極性基準階調電圧）を分圧することで正極性の階調電圧ＶP001〜ＶP256を生成する。
【００３８】
図５（ｂ）は、負極性階調電圧生成回路４２Ｎの構成を示す図である。負極性階調電圧生成回路４２Ｎは、（ｊ−１）個の抵抗ＲN1〜ＲNjが端子Ｔ３及びＴ４間に直列に接続されたラダー抵抗ＲNからなる。本実施例においては、ｊ＝２５６であり、２５５個の抵抗ＲN1、ＲN2、・・・及びＲN255がこの順で端子Ｔ３及びＴ４間に直列に接続されている。また、図５（ｂ）に示すように、隣接する抵抗間の各々には負極性階調電圧線ＷN001〜ＷN256の各々が接続されている。具体的には、例えば、端子Ｔ３及び抵抗ＲN1間には、０レベルの階調レベルを示す負極性の階調電圧ＶN001をデコーダ回路４３に伝送する負極性階調電圧線ＷN001が接続されている。抵抗ＲN1及び抵抗ＲN2間には、１レベルの階調レベルを示す負極性の階調電圧ＶN002を伝送する負極性階調電圧線ＷN002が接続されている。このように、負極性階調電圧生成回路４２Ｎは、端子Ｔ３及びＴ４間の基準階調電圧（負極性基準階調電圧）を分圧することで負極性の階調電圧ＶN001〜ＶN256を生成する。
【００３９】
次に、図５（ａ）及び（ｂ）を用いて、階調電圧線の各々の電圧ストレステストについて説明する。電圧ストレステストは、端子Ｔ１及びＴ２間、並びに端子Ｔ３及びＴ４間に、通常使用時よりも高い電圧を、所定時間印加することによって行う。
【００４０】
階調電圧生成回路４２によって生成された階調電圧ＶP001〜ＶP256及びＶN001〜ＶN256の電圧レベルは、図３に示すような値をとる。また、効率よく隣接する階調電圧線の各々に電圧ストレスを印加するためには通常使用時よりも大幅に高い電圧を印加すればよいが、チップ全体の保護を考慮すると、わずかに大きなテスト電圧を印加することとなる。すなわち、同極性の階調電圧線間には通常時と大きく異なるテスト電圧を印加することが困難である場合が多い。
【００４１】
本実施例においては、半階調異なる階調レベルを示す階調電圧を伝送する階調電圧線（例えば正極性階調電圧線ＷP001及びＷP129）が互いに隣接して配列されている。従って、当該隣接する階調電圧線間に比較的大きな電位差を発生させることができる。従って、短時間で大きな電圧ストレスを隣接する階調電圧線間に印加することが可能となり、効率的に配線品質の評価を行うことが可能となる。
【００４２】
図６は、本実施例の比較例に係るソースドライバ１００の構成を示す断面図である。図６は、ソースドライバ１００における図４（ｃ）と同様の断面図である。ソースドライバ１００は、正極性階調電圧線ＷP001〜ＷP256及び負極性階調電圧線ＷN001〜ＷN256の配列形態を除いては、ソースドライバ４０と同様の構成を有している。本比較例においては、基板４１上に、正極性階調電圧線ＷP001、ＷP002、・・・ＷP256がこの順で配列されている。また、正極性階調電圧線ＷP001〜ＷP256上に負極性階調電圧線ＷN001〜ＷN256の各々がこの順で配列されている。すなわち、ｋレベルの階調レベルを示す階調電圧線に隣接して（ｋ＋１）レベルの階調レベルを示す階調電圧線が配置されている。
【００４３】
本比較例において電圧ストレステストを行うと、隣接する階調電圧線間には通常時に生成される階調電圧による電位差と同程度の電位差が発生する。従って、本実施例のソースドライバ４０に比べて、効率よく隣接する階調電圧線間に電圧ストレスを印加することができない。従って、ストレステストの時間が本実施例の場合に比べて長くなり、配線品質の評価にかかる時間が長くなる。
【００４４】
なお、隣接する異極性の階調電圧線間（本実施例及び本比較例においては上下方向に隣接する階調電圧線間）については、端子Ｔ１及びＴ２間に印加するテスト電圧と端子Ｔ３及びＴ４間に印加するテスト電圧とを制御することで、本比較例の隣接する同極性の階調電圧線間のストレステスト時間よりも短くすることが可能である。従って、隣接する異極性の階調電圧線間における電圧ストレステストについては、テスト時間がネックになる場合は少ない。
【００４５】
また、複数の配線層（本実施例においては２層の配線層ＷＬ１及びＷＬ２）からなる配線層ＷＬを用いて階調電圧線を形成及び配列する場合、チップのサイズを低減することが可能となる。しかし、その一方で、隣接する階調電圧線の個数が増大し、全ての隣接する階調電圧線間に所望の電位差を発生させることが困難になってくる。しかし、本実施例においては、階調電圧線の配列を最適化することで、ストレステストにおいて全ての階調電圧線間に比較的大きな電位差を発生させることができる。従って、効率よく短時間で配線品質の評価を行うことが可能となる。
【００４６】
なお、本実施例においては、ディスプレイドライバ１０が液晶パネルとしてのディスプレイパネルＰＮＬに映像を表示する場合について説明したため、階調電圧生成回路４２が正極性階調電圧生成回路４２Ｐ及び負極性階調電圧生成回路４２Ｎを有する場合について説明した。しかし、例えばプラズマパネル及び有機ＥＬパネルに映像を表示するディスプレイドライバの場合、負極性階調電圧生成回路４２Ｎが設けられている必要は無い。この場合、正極性階調電圧線群Ｗｐが階調電圧線群として機能し、負極性階調電圧線ＷN001〜ＷN256は不要となる。また、デコーダ回路４３における負極性階調電圧デコーダ群４３Nは設けられる必要はなく、セレクタ回路４４も設けられる必要は無い。この場合、デコーダ回路４３が選択した駆動電圧ＤＶP1〜ＤＶPnを出力駆動電圧ＤＶ1〜ＤＶnとして出力する。
【００４７】
また、本実施例においては２層の配線層ＷＬ１及びＷＬ２に各階調電圧線が設けられる場合について説明したが、全ての階調電圧線が、配線層ＷＬとして、例えば基板４１上の第１の配線層ＷＬ１のみに設けられていてもよい。
【００４８】
図７は、本実施例の変形例にかかるソースドライバ４０Ａの構成を示す図である。図７は、ソースドライバ４０Ａにおける図４（ｃ）と同様の断面図である。ソースドライバ４０Ａは、プラズマパネル又は有機ＥＬパネルとしてのディスプレイパネルのソースラインに階調電圧を印加する場合の構成例である。
【００４９】
ソースドライバ４０Ａは、実施例１における正極性階調電圧生成回路４２Ｐを階調電圧生成回路として有し、基板上４１上に、正極性階調電圧線ＷP001〜ＷP256が階調電圧線として設けられている。また、図示していないが、ソースドライバ４０Ａは、実施例１の正極性階調電圧デコーダ４３Ｐ１〜４３Ｐｎをデコーダ回路として有している。また、ソースドライバ４０Ａは、ソースドライバ４０のセレクタ回路４４を有していない。ソースドライバ４０Ａにおいても、階調電圧線としての正極性階調電圧線ＷP001〜ＷP256は、実施例１のソースドライバ４０と同様の態様にて配列されている。従って、隣接する階調電圧線間に効率よく電位差を発生させることができ、短時間で効率よく電圧ストレステストを行うことが可能となる。
【００５０】
また、本実施例及び変形例においては、半階調異なる階調レベルを示す階調電圧線が互いに隣接して配置されている場合について説明したが、階調電圧線の配列形態はこれに限定されない。階調電圧線の各々は、ｋレベルの階調レベルを示す階調電圧を伝送する階調電圧線と、（ｋ＋１）レベルの階調レベルを示す階調電圧を伝送する階調電圧線との間に、他の階調レベルを示す階調電圧を伝送する階調電圧線が少なくとも１つ介在して配置されるように配列されていればよい。
【００５１】
正極性階調電圧線及び負極性階調電圧線が同一階層にて形成される場合、正極性階調電圧線に隣接して負極性階調電圧線が配置されるように配列されている場合であっても、同様の効果を得ることが可能となる。
【００５２】
図８（ａ）は、実施例２のソースドライバ５０の構成を示す断面図である。図８（ａ）は、ソースドライバ５０における図４（ｃ）と同様の断面図である。ソースドライバ５０は、正極性階調電圧線ＷP001〜ＷP256及び負極性階調電圧線ＷN001〜ＷN256の配列形態を除いては、ソースドライバ４０と同様の構成を有している。
【００５３】
本実施例においては、ｋレベルの階調レベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線（例えば正極性階調電圧線ＷP001）上に、（ｋ＋２／ｊ）レベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線（例えば正極性階調電圧線ＷP129）が形成されている。具体的には、第２の配線層ＷＬ２における正極性階調電圧線ＷP001上の領域に正極性階調電圧線ＷP129が形成されている。また、正極性階調電圧線（例えば正極性階調電圧線ＷP001）及び負極性階調電圧線（例えば負極性階調電圧線ＷN001）が互いに隣接するように配列されている。
【００５４】
本実施例においては、同一階層における電圧ストレステストは、異極性の階調電圧線が互いに隣接しているため、ストレステスト時間は長くなりにくい。一方、階層方向（積層方向）においては同極性の階調電圧線が隣接している。しかし、階層方向において互いに隣接する階調電圧線は互いに半階調異なる階調レベルの階調電圧線であるため、効率よく階調電圧線間に電位差を発生させることができる。従って、短時間で効率よく電圧ストレステストを行うことができる。
【００５５】
図８（ｂ）は、実施例３のソースドライバ６０の構成を示す断面図である。図８（ｂ）は、ソースドライバ６０における図４（ｃ）と同様の断面図である。ソースドライバ６０は、正極性階調電圧線ＷP001〜ＷP256及び負極性階調電圧線ＷN001〜ＷN256の配列形態を除いては、ソースドライバ４０と同様の構成を有している。
【００５６】
本実施例においては、ｋレベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線（例えば正極性階調電圧線ＷP001）上、及び当該正極性階調電圧線ＷP001に隣接して負極性の階調電圧を伝送する負極性階調電圧線（例えばそれぞれ負極性階調電圧線ＷN001及びＷN129）が形成されている。また、ｋレベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線（例えば正極性階調電圧線ＷP001）に隣接する負極性階調電圧線（例えば負極性階調電圧線ＷＮ１２９）上に、（ｋ＋ｊ／２）レベルの階調レベルを示す正極性の階調電圧を伝送する正極性階調電圧線（例えば正極性階調電圧線ＷP129）が形成されている。
【００５７】
本実施例においては、１の階調電圧線の隣及び上には異極性の階調電圧線が配置されているため、ストレステスト時間は長くなりにくい。一方、当該異極性の階調電圧上、すなわち断面において斜向かい（斜め上又は斜め下）には同極性の階調電圧線が形成されている。しかし、当該斜向かいの同極性の階調電圧線は半階調異なる階調レベルの階調電圧を伝送する階調電圧線であり、効率よく階調電圧線間に電位差を発生させることが可能となる。従って、短時間で効率よく電圧ストレステストを行うことが可能となる。
【００５８】
図８（ｃ）は、実施例４のソースドライバ７０の構成を示す断面図である。図８（ｃ）は、ソースドライバ７０における図４（ｃ）と同様の断面図である。ソースドライバ７０は、正極性階調電圧線ＷP001〜ＷP256及び負極性階調電圧線ＷN001〜ＷN256の配列形態及び配線層が３層構造を有する点を除いては、ソースドライバ４０と同様の構成を有している。
【００５９】
本実施例においては、配線層ＷＬが第１の配線層ＷＬ１、第２の配線層ＷＬ２及び第３の配線層ＷＬ３からなる３層構造を有している。具体的には、基板４１上に第１の配線層ＷＬ１が、第１の配線層ＷＬ１上に第２の配線層ＷＬ２が、第２の配線層ＷＬ２上に第３の配線層ＷＬ３が形成されている。正極性階調電圧線ＷP001〜ＷP256及び負極性階調電圧線ＷN001〜ＷN256は、この３層構造の配線層に形成されている。
【００６０】
本実施例のように、階調電圧線の各々を３層に分けて配列する場合、同極性の階調電圧線は、層数分の１階調、すなわち１／３階調異なる階調レベルを示す階調電圧線が隣接するように配列すればよい。なお、配線層ＷＬが４層以上の配線層からなる場合であっても、その層数分の１階調異なる階調レベルを示す階調電圧線が隣接するように配列することで同様の効果を得ることができる。
【００６１】
例えば、正極性階調電圧線ＷＰ００１上に正極性階調電圧線ＷＰ０８６（（１＋２５６／３）レベルの階調を示す階調電圧を生成する階調電圧線）を、正極性階調電圧線ＷＰ０８６上に正極性階調電圧線ＷＰ１７２を形成する。これによって、ストレステストにおいて、隣接する同極性の階調電圧線間の各々に比較的大きな電位差を発生させることが可能となる。従って、効率よく短時間で配線品質の評価を行うことが可能となる。
【００６２】
上記においては、階調電圧線群が、ｋレベル（ｋは０≦ｋ＜ｊ／２の関係を満たす整数）の階調レベルを示す階調電圧を伝送する階調電圧線と、（ｋ＋１）レベルの階調レベルを示す階調電圧を伝送する階調電圧線との間に他の階調レベルを示す階調電圧を伝送する階調電圧線が少なくとも１つ介在するように配列されている。従って、電圧ストレステストにおいて、隣接する階調電圧線間に比較的大きな電位差を発生させることが可能となる。従って、短時間で配線品質の評価を行うことが可能となる。
【符号の説明】
【００６３】
１０  ディスプレイドライバ
４０、４０Ａ、５０、６０、７０  ソースドライバＩＣ
４１  基板
４２  階調電圧生成回路
４２Ｐ  正極性階調電圧生成回路
４２Ｎ  負極性階調電圧生成回路
４３  デコーダ回路
Ｗｐ  正極性階調電圧線群
Ｗｎ  負極性階調電圧線群
【図１】
2016061857.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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