(57)【要約】【課題】出力電圧を安定にし、かつその電圧範囲を広くするインバータ回路。【解決手段】インバータ回路は、ゲートが第１端子に接続され、ソースが接地端子に接続され、ドレインが第２端子に接続される第１ＮＭＯＳトランジスタＮＭ１４と、ゲートおよびドレインが電源端子に接続され、ソースが前記第２端子に接続される第２ＮＭＯＳトランジスタＮＭ１５と、を備える第１インバータＩＮＶ２と、ゲートが前記第２端子に接続され、ソースが接地端子に接続され、ドレインが第３端子に接続される第３ＮＭＯＳトランジスタＮＭ１６と、ゲートおよびドレインが電源端子に接続され、ソースが前記第３端子に接続される第４ＮＭＯＳトランジスタＮＭ１７と、を備える第２インバータＩＮＶ３と、を具備する。前記第１ＮＭＯＳトランジスタの閾値電圧は、前記第３ＮＭＯＳトランジスタの閾値電圧と異なる。【選択図】      図４
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【特許請求の範囲】
【請求項１】
ゲートが第１端子に接続され、ソースが接地端子に接続され、ドレインが第２端子に接続される第１ＮＭＯＳトランジスタと、ゲートおよびドレインが電源端子に接続され、ソースが前記第２端子に接続される第２ＮＭＯＳトランジスタと、を備える第１インバータと、
ゲートが前記第２端子に接続され、ソースが接地端子に接続され、ドレインが第３端子に接続される第３ＮＭＯＳトランジスタと、ゲートおよびドレインが電源端子に接続され、ソースが前記第３端子に接続される第４ＮＭＯＳトランジスタと、を備える第２インバータと、
を具備し、
前記第１ＮＭＯＳトランジスタの閾値電圧は、前記第３ＮＭＯＳトランジスタの閾値電圧と異なることを特徴とするインバータ回路。
【請求項２】
前記第１ＮＭＯＳトランジスタの閾値電圧は、前記第３ＮＭＯＳトランジスタの閾値電圧よりも大きいことを特徴とする請求項１に記載のインバータ回路。
【請求項３】
前記第１ＮＭＯＳトランジスタのチャネル領域の不純物濃度は、前記第３ＮＭＯＳトランジスタのチャネル領域の不純物濃度と異なることを特徴とする請求項１に記載のインバータ回路。
【請求項４】
ゲートが第４端子に接続され、ソースが接地端子に接続され、ドレインが前記第１端子に接続される第５ＮＭＯＳトランジスタと、ゲートおよびドレインが電源端子に接続され、ソースが前記第１端子に接続される第６ＮＭＯＳトランジスタと、を備える第３インバータをさらに具備することを特徴とする請求項１に記載のインバータ回路。
【請求項５】
前記第１インバータと前記第３インバータの間に配置され、前記第１端子に接続されるクランプ回路をさらに具備することを特徴とする請求項４に記載のインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、インバータ回路に関する。
【背景技術】
【０００２】
ＣＣＤ等の固体撮像装置におけるセンスアンプの出力回路として、複数（複数段）のＮＭＯＳインバータを直列接続したインバータ回路が用いられる。このインバータ回路により、固体撮像装置から出力されるアナログ信号のレベル変換が行われる。複数段のＮＭＯＳインバータを用いる場合、特に２段目以降のＮＭＯＳインバータが動作する電圧範囲が問題となる。
【０００３】
より具体的には、１段目のＮＭＯＳインバータからの出力電圧が、２段目以降のＮＭＯＳインバータの入出力電圧特性における非線形領域に対応してしまう場合がある。これにより、２段目以降のＮＭＯＳインバータが入出力電圧特性における非線形領域で動作してしまうため、そのリニアリティやダイナミックレンジが悪くなる。その結果、２段目以降のＮＭＯＳインバータからの出力電圧が不安定でかつその電圧範囲が狭くなるという問題が生じてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−８４２５９号公報
【特許文献２】特開平４−３６３０６０号公報
【特許文献３】特開２００３−１８８７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
出力電圧を安定にし、かつその電圧範囲を広くするインバータ回路を提供する。
【課題を解決するための手段】
【０００６】
本実施形態によるインバータ回路は、ゲートが第１端子に接続され、ソースが接地端子に接続され、ドレインが第２端子に接続される第１ＮＭＯＳトランジスタと、ゲートおよびドレインが電源端子に接続され、ソースが前記第２端子に接続される第２ＮＭＯＳトランジスタと、を備える第１インバータと、ゲートが前記第２端子に接続され、ソースが接地端子に接続され、ドレインが第３端子に接続される第３ＮＭＯＳトランジスタと、ゲートおよびドレインが電源端子に接続され、ソースが前記第３端子に接続される第４ＮＭＯＳトランジスタと、を備える第２インバータと、を具備する。前記第１ＮＭＯＳトランジスタの閾値電圧は、前記第３ＮＭＯＳトランジスタの閾値電圧と異なる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る固体撮像装置の構成を示す概略図。
【図２】本実施形態に係る出力回路の構成を示す概略図。
【図３】本実施形態に係る第１インバータチェーンの構成を示す概略構成図。
【図４】本実施形態に係る第２インバータチェーンの構成を示す概略構成図。
【図５】本実施形態に係るＮＭＯＳインバータＩＮＶ２の入出力電圧特性を示すグラフ。
【図６】本実施形態に係るＮＭＯＳインバータＩＮＶ３の入出力電圧特性を示すグラフ。
【図７】本実施形態に係るインバータ回路の製造方法の第１例を示すフローチャート。
【図８】本実施形態に係るインバータ回路の製造方法の第２例を示すフローチャート。
【図９】比較例に係るＮＭＯＳインバータＩＮＶ３の入出力電圧特性を示すグラフ。
【発明を実施するための形態】
【０００８】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複した説明は、必要に応じて行う。
【０００９】
＜実施形態＞
以下に図１乃至図１０を用いて、本実施形態に係るインバータ回路について説明する。
【００１０】
本実施形態では、インバータ回路１２０が直列接続された２段のＮＭＯＳインバータＩＮＶ２，ＩＮＶ３からなるインバータチェーン１２２を有する。そして、２段目のＮＭＯＳインバータＩＮＶ３のＮＭＯＳトランジスタＮＭ１６の閾値電圧が１段目のＮＭＯＳインバータＩＮＶ２のＮＭＯＳトランジスタＮＭ１４の閾値電圧と異なるように設定される。これにより、ＮＭＯＳインバータＩＮＶ３の入出力電圧特性を調節することができ、ＮＭＯＳインバータＩＮＶ３からの出力電圧を安定にし、かつその電圧範囲を広くすることができる。以下に、本実施形態について詳説する。
【００１１】
［実施形態における構成および動作］
図１乃至図６を用いて、本実施形態に係るインバータ回路における構成および動作について説明する。
【００１２】
図１は、本実施形態に係る固体撮像装置（ＣＣＤ）の構成を示す概略図である。
【００１３】
図１に示すように、固体撮像装置は、画素アレイ、ＣＣＤレジスタ１４、リセット回路１０、ソースフォロア回路１５、および出力回路１００を備える。
【００１４】
画素アレイは、複数のフォトダイオードＰＤ、転送回路ＳＨ（例えば、転送トランジスタ）を含む。
【００１５】
複数のフォトダイオードＰＤは、転送回路ＳＨに電気的に接続される。複数のフォトダイオードＰＤは、一方向に並んで配置され、入射光を光電変換して得た電荷を蓄積するように構成される。
【００１６】
転送回路ＳＨは、複数のフォトダイオードＰＤおよびＣＣＤレジスタ１４に電気的に接続される。転送回路ＳＨは、複数のフォトダイオードＰＤの出力信号（光電変換信号）を読み出し、光電変換によって生成された電荷をＣＣＤレジスタ１４に転送する。
【００１７】
ＣＣＤレジスタ１４は、転送回路ＳＨおよびノードＦＪに電気的に接続される。ＣＣＤレジスタ１４は、入力されるクロックＣＫ１，ＣＫ２に従って、転送回路ＳＨからの電荷をノードＦＪに出力する。
【００１８】
リセット回路１０は、トランジスタ１１を含む。トランジスタ１１は、ゲートにリセット信号ＲＳが供給され、電流経路の一端が電源端子に電気的に接続され、他端がノードＦＪに電気的に接続される。リセット回路１０は、リセット信号ＲＳに従って、ノードＦＪに溜まった電荷をリセットする（基準電位に設定する）。
【００１９】
ソースフォロア回路１５は、入力端子がノードＦＪに電気的に接続され、出力端子が出力回路１００に電気的に接続される。ソースフォロア回路１５は、ノードＦＪの電荷を順次電圧に変換して出力回路１００に出力する。
【００２０】
出力回路１００は、ソースフォロア回路１５からの電圧信号（アナログ信号）を増幅およびクランプすることでレベル変換して出力する。出力回路１００の構成および動作の詳細については、後述する。
【００２１】
図２は、本実施形態に係る出力回路の構成を示す概略図である。
【００２２】
図２に示すように、出力回路１００は、インバータ回路１２０、およびバッファ回路１３０を備える。
【００２３】
インバータ回路１２０は、コンデンサＣ１およびバイアス回路２０ａからなるクランプ回路を介してソースフォロア回路１５からの信号ＩＮ１が入力され、レベル変換された信号ＯＵＴ３を出力する。インバータ回路１２０は、ＮＭＯＳインバータＩＮＶ１−ＩＮＶ３、コンデンサＣ２およびバイアス回路２０ｂからなるクランプ回路を含む。
【００２４】
ＮＭＯＳインバータＩＮＶ１は、コンデンサＣ１およびバイアス回路２０ａからなるクランプ回路を介してソースフォロア回路１５からの信号ＩＮ１が入力され、レベル変換された信号ＯＵＴ１を出力する。ＮＭＯＳインバータＩＮＶ２は、コンデンサＣ２およびバイアス回路２０ｂからなるクランプ回路を介してＮＭＯＳインバータＩＮＶ１からの信号ＩＮ２が入力され、レベル変換された信号ＯＵＴ２を出力する。ＮＭＯＳインバータＩＮＶ３は、ＮＭＯＳインバータＩＮＶ２からの信号ＩＮ３（信号ＯＵＴ２）が入力され、レベル変換された信号ＯＵＴ３を出力する。
【００２５】
インバータ回路１２０におけるＮＭＯＳインバータＩＮＶ１とＮＭＯＳインバータＩＮＶ２とからなる第１インバータチェーン１２１の接続関係、およびＮＭＯＳインバータＩＮＶ２とＮＭＯＳインバータＩＮＶ３とからなる第２インバータチェーン１２２の接続関係の詳細については、後述する。
【００２６】
バッファ回路１３０は、コンデンサＣ３およびバイアス回路２０ｃからなるクランプ回路を介してインバータ回路１２０からの信号が入力され、外部に信号を出力する。バッファ回路１３０は、例えば複数のバッファからなり、外部用に信号を調整して出力する。
【００２７】
なお、コンデンサＣ１，Ｃ３およびバイアス回路２０ａ，２０ｃの構成および動作は、後述するコンデンサＣ２およびバイアス回路２０ｂと同様であるため、省略する。
【００２８】
図３は、本実施形態に係る第１インバータチェーンの構成を示す概略構成図である。図４は、本実施形態に係る第２インバータチェーンの構成を示す概略構成図である。
【００２９】
また、図５は本実施形態に係るＮＭＯＳインバータＩＮＶ２の入出力電圧特性を示すグラフであり、図６は本実施形態に係るＮＭＯＳインバータＩＮＶ３の入出力電圧特性を示すグラフである。なお、図６における破線は、ＮＭＯＳインバータＩＮＶ２の入出力電圧特性を示している。
【００３０】
以下に、第１インバータチェーン１２１および第２インバータチェーン１２２の接続関係について説明する。
【００３１】
図３に示すように、第１インバータチェーン１２１において、ＮＭＯＳインバータＩＮＶ１とＮＭＯＳインバータＩＮＶ２とは、コンデンサＣ２およびバイアス回路２０ｂからなるクランプ回路を介して電気的に接続される。
【００３２】
ＮＭＯＳインバータＩＮＶ１は、ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２を含む。ＮＭＯＳトランジスタＮＭ１１（ドライブ側トランジスタ）は、ゲートがコンデンサＣ１およびバイアス回路２０ａを介してソースフォロア回路１５の出力端子に電気的に接続され、ソースが接地端子に電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ１２のソースに電気的に接続される。ＮＭＯＳトランジスタＮＭ１２（負荷側トランジスタ）は、ゲートおよびドレインが電源端子に電気的に接続される。すなわち、ＮＭＯＳトランジスタ１２は、ダイオード接続される。ＮＭＯＳトランジスタＮＭ１１のドレインおよびＮＭＯＳトランジスタ１２のソースがＮＭＯＳインバータＩＮＶ１の出力端子となる。
【００３３】
コンデンサＣ２およびバイアス回路２０ｂは、ＮＭＯＳインバータＩＮＶ１とＮＭＯＳインバータＩＮＶ２との間に配置される。バイアス回路２０ｂは、ＮＭＯＳトランジスタ１３および基準電源Ｖｒｅｆを含む。
【００３４】
コンデンサＣ２の一端（一方の電極）は、ＮＭＯＳインバータＩＮＶ１の出力端子（ＮＭＯＳトランジスタＮＭ１１のドレインおよびＮＭＯＳトランジスタ１２のソース）に電気的に接続される。コンデンサＣ２の他端（他方の電極）は、ＮＭＯＳトランジスタ１３の電流経路の一端に電気的に接続される。ＮＭＯＳトランジスタ１３のゲートには信号ＣＰが入力され、電流経路の他端は基準電源Ｖｒｅｆを介して接地端子に電気的に接続される。
【００３５】
ＮＭＯＳインバータＩＮＶ２は、ＮＭＯＳトランジスタＮＭ１４，ＮＭ１５を含む。ＮＭＯＳトランジスタＮＭ１４は、ゲートがコンデンサＣ２の他端およびＮＭＯＳトランジスタ１３の電流経路の一端に電気的に接続される。また、ＭＯＳトランジスタＮＭ１４は、ソースが接地端子に電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ１５のソースに電気的に接続される。ＮＭＯＳトランジスタＮＭ１５は、ゲートおよびドレインが電源端子に電気的に接続される。すなわち、ＮＭＯＳトランジスタＮＭ１５は、ダイオード接続される。ＮＭＯＳトランジスタＮＭ１４のドレインおよびＮＭＯＳトランジスタ１５のソースがＮＭＯＳインバータＩＮＶ２の出力端子となる。
【００３６】
第１インバータチェーン１２１において、ドライブ側トランジスタであるＮＭＯＳトランジスタＮＭ１１の閾値電圧Ｖｔｈ１ａとＮＭＯＳトランジスタＮＭ１４の閾値電圧Ｖｔｈ２ａとは、同等である。これは、ＮＭＯＳトランジスタＮＭ１１のチャネル領域の不純物濃度とＮＭＯＳトランジスタＮＭ１４のチャネル領域の不純物濃度とが、同等であるためである。また、ＮＭＯＳトランジスタＮＭ１１のトランジスタサイズ（ゲート幅およびゲート長）とＮＭＯＳトランジスタＮＭ１４のトランジスタサイズとは、同等である。
【００３７】
したがって、ＮＭＯＳインバータＩＮＶ１は、図５に示すＮＭＯＳインバータＩＮＶ２とは、同等の入出力電圧特性を有する。また、図５に示すように、ＮＭＯＳインバータＩＮＶ１とＮＭＯＳインバータＩＮＶ２は、入出力電圧特性において線形領域Ａと非線形領域Ｂとを有する。安定した出力電圧を得るために、入力電圧を線形領域Ａにおいて動作させることが必要である。
【００３８】
また、第１インバータチェーン１２１において、負荷側トランジスタであるＮＭＯＳトランジスタＮＭ１２の閾値電圧Ｖｔｈ１ｂとＮＭＯＳトランジスタＮＭ１５の閾値電圧Ｖｔｈ２ｂとは、同等である。これは、ＮＭＯＳトランジスタＮＭ１２のチャネル領域の不純物濃度とＮＭＯＳトランジスタＮＭ１５のチャネル領域の不純物濃度とが、同等であるためである。また、ＮＭＯＳトランジスタＮＭ１２のトランジスタサイズとＮＭＯＳトランジスタＮＭ１５のトランジスタサイズとは、同等である。
【００３９】
図４に示すように、第２インバータチェーン１２２において、ＮＭＯＳインバータＩＮＶ１とＮＭＯＳインバータＩＮＶ２とは、直接電気的に接続される。
【００４０】
ＮＭＯＳインバータＩＮＶ３は、ＮＭＯＳトランジスタＮＭ１６，ＮＭ１７を含む。ＮＭＯＳトランジスタＮＭ１６は、ゲートがＮＭＯＳインバータＩＮＶ２の出力端子に電気的に接続される。また、ＮＭＯＳトランジスタＮＭ１６は、ソースが接地端子に電気的に接続され、ドレインがＮＭＯＳトランジスタＮＭ１７のソースに電気的に接続される。ＮＭＯＳトランジスタＮＭ１７は、ゲートおよびドレインが電源端子に電気的に接続される。すなわち、ＮＭＯＳトランジスタ１７は、ダイオード接続される。ＮＭＯＳトランジスタＮＭ１６のドレインおよびＮＭＯＳトランジスタ１７のソースがＮＭＯＳインバータＩＮＶ２の出力端子となる。
【００４１】
第２インバータチェーン１２２において、ドライブ側トランジスタであるＮＭＯＳトランジスタＮＭ１６の閾値電圧Ｖｔｈ３ａは、ＮＭＯＳトランジスタＮＭ１４の閾値電圧Ｖｔｈ２ａよりも大きい。これは、ＮＭＯＳトランジスタＮＭ１６のチャネル領域の不純物濃度（ドーズ量）がＮＭＯＳトランジスタＮＭ１４のチャネル領域の不純物濃度よりも大きいためである。また、ＮＭＯＳトランジスタＮＭ１４のトランジスタサイズ（ゲート幅およびゲート長）とＮＭＯＳトランジスタＮＭ１６のトランジスタサイズとは、同等である。
【００４２】
したがって、図６に示すように、ＮＭＯＳインバータＩＮＶ３は、ＮＭＯＳインバータＩＮＶ２とは、異なる入出力電圧特性を有する。より具体的には、ＮＭＯＳインバータＩＮＶ３の入出力電圧特性は、ＮＭＯＳインバータＩＮＶ２と比べてドライブ側トランジスタの閾値電圧の差分（Ｖｔｈ３ｂ−Ｖｔｈ２ｂ）だけ入力電圧の正側にずれる。また、図６に示すように、ＮＭＯＳインバータＩＮＶ３は、入出力電圧特性において線形領域Ｃと非線形領域Ｄとを有する。安定した出力電圧を得るために、入力電圧を線形領域Ｃにおいて動作させることが必要である。
【００４３】
また、第２インバータチェーン１２２において、負荷側トランジスタであるＮＭＯＳトランジスタＮＭ１５の閾値電圧Ｖｔｈ２ｂとＮＭＯＳトランジスタＮＭ１７の閾値電圧Ｖｔｈ３ｂとは、同等である。これは、ＮＭＯＳトランジスタＮＭ１５のチャネル領域の不純物濃度とＮＭＯＳトランジスタＮＭ１７のチャネル領域の不純物濃度とが、同等であるためである。また、ＮＭＯＳトランジスタＮＭ１５のトランジスタサイズとＮＭＯＳトランジスタＮＭ１７のトランジスタサイズとは、同等である。
【００４４】
以下に、第１インバータチェーン１２１および第２インバータチェーン１２２の動作について説明する。
【００４５】
まず、ＮＭＯＳトランジスタＮＭ１１のゲートにアナログ信号である信号ＩＮ１が入力されると、ＮＭＯＳトランジスタＮＭ１１はそのアナログ信号の電圧レベル（Ｍ（Middle）レベル）に応じて駆動（オン）する。このとき、ＮＭＯＳトランジスタＮＭ１２はダイオード接続されており、ゲートおよびドレインは共に電源電圧であるため、ＮＭＯＳトランジスタＮＭ１２はオンする。これにより、ＮＭＯＳトランジスタＮＭ１１およびＮＭＯＳトランジスタＮＭ１２の電流経路に、Ｍレベルの入力電圧に応じた電流が流れる。その結果、図５の入出力電圧特性に示すように、Ｍレベルの入力電圧に対応する出力電圧（信号ＯＵＴ１）が出力される。
【００４６】
次に、信号ＯＵＴ１がコンデンサＣ２およびバイアス回路２０ｂからなるクランプ回路に入力されると、信号ＯＵＴ１のレベルが調整される。より具体的には、信号ＯＵＴ１の電圧レベルが、ＮＭＯＳトランジスタＮＭ１３のゲートに印加される電圧（信号ＣＰ）を制御することで、基準電圧Ｖｒｅｆに基づいて調整される。これにより、信号ＯＵＴ１の電圧レベルがＮＭＯＳトランジスタＩＮＶ２の入出力電圧特性における線形領域Ａで動作するように調整され、その調整された信号として信号ＩＮ２がＮＭＯＳインバータＩＮＶ２に入力される。
【００４７】
次に、ＮＭＯＳトランジスタＮＭ１４のゲートにアナログ信号である信号ＩＮ２（入力電圧ΔＶＩ２）が入力されると、ＮＭＯＳトランジスタＮＭ１４はそのアナログ信号の電圧レベル（Ｍレベル）に応じて駆動（オン）する。このとき、ＮＭＯＳトランジスタＮＭ１５はダイオード接続されており、ゲートおよびドレインは共に電源電圧であるため、ＮＭＯＳトランジスタＮＭ１５はオンする。これにより、ＮＭＯＳトランジスタＮＭ１４およびＮＭＯＳトランジスタＮＭ１５の電流経路に、Ｍレベルの入力電圧ΔＶＩ２に応じた電流が流れる。その結果、図５の入出力電圧特性に示すように、Ｍレベルの入力電圧ΔＶＩ２に対応する出力電圧ΔＯ２（信号ＯＵＴ２）が出力される。
【００４８】
このとき、入力電圧ΔＶＩ２は、コンデンサＣ２およびバイアス回路２０ｂからなるクランプ回路によって調整されている。これにより、図５に示すように、入力電圧ΔＶＩ２が入出力電圧特性における線形領域Ａにあるため、ＮＭＯＳインバータＩＮＶ２は安定した出力電圧ΔＶＯ２を得ることができる。
【００４９】
次に、ＮＭＯＳトランジスタＮＭ１６のゲートにアナログ信号である信号ＩＮ３（入力電圧ΔＶＩ３）が入力されると、ＮＭＯＳトランジスタＮＭ１６はそのアナログ信号の電圧レベル（Ｍレベル）に応じて駆動（オン）する。このとき、ＮＭＯＳトランジスタＮＭ１７はダイオード接続されており、ゲートおよびドレインは共に電源電圧であるため、ＮＭＯＳトランジスタＮＭ１７はオンする。これにより、ＮＭＯＳトランジスタＮＭ１６およびＮＭＯＳトランジスタＮＭ１７の電流経路に、Ｍレベルの入力電圧ΔＶＩ３に応じた電流が流れる。その結果、図６の入出力電圧特性に示すように、Ｍレベルの入力電圧ΔＶＩ３に対応する出力電圧ΔＶＯ３Ａ（信号ＯＵＴ３）が出力される。
【００５０】
このとき、図６に示すように、ＮＭＯＳインバータＩＮＶ２の入出力電圧特性（図６の破線）では、入力電圧ΔＶＩ３が非線形領域Ｂにある。本実施形態では、ＮＭＯＳインバータＩＮＶ３は、ＮＭＯＳインバータＩＮＶ２と異なる素子閾値を有することで、異なる入出力電圧特性（図６の実線）を有する。これにより、図６に示すように、ＮＭＯＳインバータＩＮＶ３の入出力電圧特性では入力電圧ΔＶＩ３が線形領域Ｃにあるため、安定した出力電圧ΔＶＯ３を得ることができる。
【００５１】
このように、第１インバータチェーン１２１および第２インバータチェーン１２２のそれぞれにおいて、動作電圧範囲を調整することで安定した出力電圧を得ることができる。
【００５２】
なお、第２インバータチェーン１２２において、ＮＭＯＳトランジスタＮＭ１６の閾値電圧Ｖｔｈ３ａは、ＮＭＯＳトランジスタＮＭ１４の閾値電圧Ｖｔｈ２ａよりも小さくてもよい。この場合、ＮＭＯＳインバータＩＮＶ３の入出力電圧特性は、ＮＭＯＳインバータＩＮＶ２と比べてドライブ側トランジスタの閾値電圧の差分（Ｖｔｈ２ｂ−Ｖｔｈ３ｂ）だけ入力電圧の負側にずれる。例えば、入力電圧ΔＶＩ２が大きい場合に出力電圧ΔＶＯ２（入力電圧ΔＶＩ３）が小さくなるため、上記のような閾値電圧の関係にすることが望ましい。
【００５３】
また、第２インバータチェーン１２２において、負荷側トランジスタであるＮＭＯＳトランジスタＮＭ１５の閾値電圧Ｖｔｈ２ｂとＮＭＯＳトランジスタＮＭ１７の閾値電圧Ｖｔｈ３ｂとは、異なってもよい。これにより、ＮＭＯＳインバータＩＮＶ３の入出力電圧特性をより調整しやすくすることができる。
【００５４】
［実施形態における製造方法］
図７および図８を用いて、本実施形態に係るインバータ回路における構成および動作について説明する。
【００５５】
図７は、本実施形態に係るインバータ回路の製造方法の第１例を示すフローチャートである。
【００５６】
図７に示すように、まず、ステップＳ１１において、半導体基板に素子分離層が形成される。その後、ステップＳ１２において、半導体基板にウェル層が形成される。
【００５７】
次に、ステップＳ１３において、ウェル層の第２領域にマスクが形成され、第２領域とは異なるウェル層の第１領域にチャネルインプラが行われる。これにより、第１領域にチャネル用の不純物拡散層が形成される。このとき、第１領域の不純物濃度を調整することによって、第１領域に形成されるトランジスタの閾値電圧が設定される。その後、第２領域のマスクが除去される。
【００５８】
次に、ステップＳ１４において、ウェル層の第１領域にマスクが形成され、ウェル層の第２領域にチャネルインプラが行われる。第２領域のチャネルインプラは、第１領域のチャネルインプラと異なるドーズ量で行われる。これにより、第２領域に第１領域の不純物濃度とは異なるチャネル用の不純物拡散層が形成される。このとき、第２領域の不純物濃度を調整することによって、第２領域に形成されるトランジスタの閾値電圧が設定される。すなわち、第２領域には、第１領域とは異なる閾値電圧を有するトランジスタが形成される。その後、第１領域のマスクが除去される。
【００５９】
次に、ステップＳ１５において、第１領域上に第１ゲート電極が形成され、第２領域上に第２ゲート電極が形成される。より具体的には、半導体基板上にゲート絶縁膜を介してゲート電極材料が形成される。その後、第１領域上および第２領域上にマスクが形成され、ゲート電極材料がエッチングされる。このとき、第１領域上のマスクおよび第２領域上のマスクは、同等のサイズで形成される。したがって、第１ゲート電極と第２ゲート電極とは、同等のサイズで形成される。
【００６０】
次に、ステップＳ１６において、第１領域および第２領域にソース・ドレインインプラが行われる。これにより、第１領域および第２領域に、ソース・ドレイン拡散領域が形成される。
【００６１】
このように第１例によって、トランジスタサイズが同じでかつチャネル領域の不純物濃度により閾値電圧が異なるトランジスタ（ＮＭＯＳトランジスタＮＭ１４およびＮＭＯＳトランジスタＮＭ１６）を含むインバータ回路１２０を形成することができる。
【００６２】
図８は、本実施形態に係るインバータ回路の製造方法の第２例を示すフローチャートである。
【００６３】
図８に示すように、まず、ステップＳ２１，Ｓ２２において、第１例のステップＳ１１，Ｓ１２と同様に、半導体基板に素子分離層およびウェル層が形成される。
【００６４】
次に、ステップＳ２３において、ウェル層の第１領域および第２領域にチャネルインプラが行われる。これにより、第１領域および第２領域にチャネル用の不純物拡散層が形成される。
【００６５】
次に、ステップＳ２４において、ウェル層の第２領域にマスクが形成され、第１領域のみに追加のチャネルインプラが行われる。これにより、第１領域に第２領域の不純物濃度とは異なるチャネル用の不純物拡散層が形成される。その後、第１領域のマスクが除去される。
【００６６】
次に、ステップＳ２５，Ｓ２６において、第１例のステップＳ１５，Ｓ１６と同様に、第１ゲート電極、第２ゲート電極、およびソース・ドレイン拡散領域が形成される。
【００６７】
このように第２例によって、トランジスタサイズが同じでかつチャネル領域の不純物濃度により閾値電圧が異なるトランジスタ（ＮＭＯＳトランジスタＮＭ１４およびＮＭＯＳトランジスタＮＭ１６）を含むインバータ回路１２０を形成することができる。
【００６８】
［実施形態における効果］
上記実施形態によれば、インバータ回路１２０が直列接続された２段のＮＭＯＳインバータＩＮＶ２，ＩＮＶ３からなるインバータチェーン１２２を有する。そして、２段目のＮＭＯＳインバータＩＮＶ３のＮＭＯＳトランジスタＮＭ１６の閾値電圧が１段目のＮＭＯＳインバータＩＮＶ２のＮＭＯＳトランジスタＮＭ１４の閾値電圧と異なるように設定される。これにより、以下の効果を得ることができる。
【００６９】
図９は、比較例に係るＮＭＯＳインバータＩＮＶ３の入出力電圧特性を示すグラフである。
【００７０】
比較例では、第２インバータチェーン１２２において、ＮＭＯＳトランジスタＮＭ１６の閾値電圧Ｖｔｈ３ａは、ドライブ側トランジスタであるＮＭＯＳトランジスタＮＭ１４の閾値電圧Ｖｔｈ２ａと同等である。したがって、図９に示すように、ＮＭＯＳインバータＩＮＶ３は、図５に示すＮＭＯＳインバータＩＮＶ２と同様の入出力電圧特性を有する。
【００７１】
比較例におけるＮＭＯＳインバータＩＮＶ３の入出力電圧特性では、入力電圧ΔＶＩ３（ＮＭＯＳインバータＩＮＶ２からの出力電圧ΔＶＯ２）が非線形領域Ｄ´にある。このため、比較例では、ＮＭＯＳインバータＩＮＶ３からの出力電圧ΔＶＯ３Ｂのリニアリティおよびダイナミックレンジが悪く、安定した出力電圧ΔＶＯ３Ｂを得ることができない。なお、トランジスタサイズを変えることで、ＮＭＯＳインバータＩＮＶ３の入出力電圧特性を調整することが可能であるが、その制御は難しい。また、トランジスタサイズを変えることは、製造プロセスにおいてマスクサイズを変えなければならず、プロセス上困難になる。
【００７２】
これに対し、本実施形態では、２段目のＮＭＯＳインバータＩＮＶ３のドライブトランジスタＮＭ１６の閾値電圧が１段目のＮＭＯＳインバータＩＮＶ２のドライブトランジスタＮＭ１４の閾値電圧と異なるように設定される。これにより、２段目のＮＭＯＳインバータＩＮＶ３の入出力電圧特性を調整し、その動作電圧範囲を制御する。すなわち、図６に示すように、１段目のＮＭＯＳインバータＩＮＶ２の出力電圧ΔＶＯ２（ΔＶＩ３）に対して、２段目のＮＭＯＳインバータＩＮＶ３を入出力電圧特性における線形領域Ｃで動作させることができる。したがって、ＮＭＯＳインバータＩＮＶ３からの出力電圧ΔＶＯ３のリニアリティおよびダイナミックレンジを良好にすることができる。その結果、出力電圧ΔＶＯ３を安定にし、かつその電圧範囲を広くすることができる。
【００７３】
また、本実施形態では、ＮＭＯＳインバータＩＮＶ３の入出力電圧特性を、ＮＭＯＳトランジスタＮＭ１６の閾値電圧、すなわち、チャネル領域の不純物濃度によって調整している。これにより、トランジスタサイズ（マスクサイズ）によって入出力電圧特性を調整する場合よりもプロセスを容易にすることができる。すなわち、調整用マスクの作成が不要となる。また、トランジスタサイズによって入出力電圧特性を調整する場合よりもＮＭＯＳインバータＩＮＶ３の入出力電圧特性を容易に調整することができる。
【００７４】
また、本実施形態では、第２インバータチェーン１２２がバイアス回路およびコンデンサを有することなく、ＮＭＯＳインバータＩＮＶ３の動作電圧範囲を制御している。したがって、バイアス回路およびコンデンサが存在することによる動作スピードの悪化やチップサイズの増大を抑制することができる。
【００７５】
一方、インバータ回路１２０が多数の第２インバータチェーン１２２を含む場合、閾値電圧を変えるために製造工程（チャネルインプラ工程）が多くなってしまう。本実施形態では、インバータ回路１２０が第２インバータチェーン１２２だけでなく、バイアス回路２０ｂおよびコンデンサＣ２を含む第１インバータチェーン１２１を備える。すなわち、インバータ回路１２０は、第１インバータチェーン１２１と第２インバータチェーン１２２との混合回路となる。したがって、ＮＭＯＳインバータの動作電圧範囲を各トランジスタの閾値電圧またはクランプ回路によって適宜制御することができ、製造工程の問題、動作スピードおよびチップサイズの問題を適宜解消することができる。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１２０…インバータ回路、１２１…第１インバータチェーン、１２２…第２インバータチェーン、ＩＮＶ１−ＩＮＶ３…インバータ、ＮＭ１１−ＮＭ１７…ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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