(57)【要約】【課題】より広い周波数帯域のバックオフ時の高周波信号を効率よく増幅することができるドハティ増幅器を提供することである。【解決手段】実施形態のドハティ増幅器は、分配器と、合成器と、キャリアアンプと、ピークアンプとを持つ。分配器は、入力端子に接続される。合成器は、出力端子に接続される。キャリアアンプは、入力側二端子対回路と、増幅素子と、出力側二端子対回路とを持つ。ピークアンプは、入力側二端子対回路と、増幅素子と、出力側二端子対回路とを持つ。実施形態のドハティ増幅器は、合成器が合成点でキャリアアンプの出力側二端子対回路とピークアンプの出力側二端子対回路とが出力端子に対して並列接続される並列接続負荷型とし、合成点から出力端子を見た負荷アドミッタンスが複素数である。【選択図】図２
2016129311.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に接続される分配器と、
出力端子に接続される合成器と、
前記分配器の一方の出力端に接続される入力側二端子対回路と、前記入力側二端子対回路の出力端に接続される増幅素子と、前記増幅素子の出力端と前記合成器の一方の入力端との間に接続される出力側二端子対回路と、を有するキャリアアンプと、
前記分配器の他方の出力端に接続される入力側二端子対回路と、前記入力側二端子対回路の出力端に接続される増幅素子と、前記増幅素子の出力端と前記合成器の他方の入力端との間に接続される出力側二端子対回路と、を有するピークアンプと、を有し、
前記合成器が合成点で前記キャリアアンプの出力側二端子対回路と前記ピークアンプの出力側二端子対回路とが前記出力端子に対して並列接続される並列接続負荷型とし、前記合成点から前記出力端子を見た負荷アドミッタンスが複素数である、
ドハティ増幅器。
【請求項２】
前記合成器がバランで前記キャリアアンプの出力側二端子対回路と前記ピークアンプの出力側二端子対回路とが前記出力端子に対して直列接続される直列接続負荷型とし、前記キャリアアンプの出力側二端子対回路と前記ピークアンプの出力側二端子対回路からバランを見た負荷インピーダンスが複素数である、
請求項１に記載のドハティ増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ドハティ増幅器に関する。
【背景技術】
【０００２】
直交振幅変調（Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）等、平均電力に対してピーク電力が高い変調信号を用いるシステムにおいては、歪み規格を満足する為に増幅器に充分なバックオフが必要となるが、バックオフが大きいとＡＢ級増幅器などの一般的な増幅器では効率が低くなってしまう。そこで、バックオフを大きく取った状態での効率が高い増幅器としてドハティ増幅器が知られている。
【０００３】
このドハティ増幅器は、キャリアアンプとピークアンプとを並列接続し、キャリアアンプおよびピークアンプにより増幅された高周波信号を合成して出力する。ドハティ増幅器は、インピーダンス反転回路（ＩＩＮ：Ｉｍｐｅｄａｎｃｅ  Ｉｎｖｅｒｔｉｎｇ  Ｎｅｔｗｏｒｋ）を有することによりバックオフ時の効率を高くしている。
このドハティ増幅器としては、並列接続負荷型と、直列接続負荷型とがある。また、ドハティ増幅器としては、逆（Ｉｎｖｅｒｔｅｄ）ドハティ増幅器が知られている。この逆ドハティ増幅器は、並列接続負荷型であり、キャリアアンプの出力側に奇数段のＩＩＮを有し、ピークアンプの出力側に偶数段のＩＩＮを有する。さらに、従来、ドハティ増幅器と逆ドハティ増幅器とを統合したものも知られている。
【０００４】
しかしながら、このドハティ増幅器は、電力合成点から見た負荷アドミッタンスまたは負荷インピーダンスが純コンダクタンスまたは純抵抗であるので、特定の周波数では高効率であるが、当該特定の周波数から外れた周波数帯域において効率が低くなる可能性があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６２６２６２９号明細書
【特許文献２】特開２０１３−１８７５５３号公報
【非特許文献】
【０００６】
【非特許文献１】Ｗ．  Ｈ．  Ｄｏｈｅｒｔｙ，  “Ａ  ｎｅｗ  ｈｉｇｈ  ｅｆｆｉｃｉｅｎｃｙ  ｐｏｗｅｒ  ａｍｐｌｉｆｉｅｒ  ｆｏｒ  ｍｏｕｌａｔｅｄ  ｗａｖｅｓ”，  Ｐｒｏｃ．  ＩＲＥ，  ｖｏｌ．  ２４，  ｎｏ．  ９，  ｐｐ．  １１６３−１１８２，  Ｓｅｐｔ．  １９３６
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、より広い周波数帯域のバックオフ時の高周波信号を効率よく増幅することができるドハティ増幅器を提供することである。
【課題を解決するための手段】
【０００８】
実施形態のドハティ増幅器は、分配器と、合成器と、キャリアアンプと、ピークアンプとを持つ。分配器は、入力端子に接続される。合成器は、出力端子に接続される。キャリアアンプは、分配器の一方の出力端に接続される入力側二端子対回路と、入力側二端子対回路の出力端に接続される増幅素子と、増幅素子の出力端と合成器の一方の入力端との間に接続される出力側二端子対回路とを持つ。ピークアンプは、分配器の他方の出力端に接続される入力側二端子対回路と、入力側二端子対回路の出力端に接続される増幅素子と、増幅素子の出力端と合成器の他方の入力端との間に接続される出力側二端子対回路とを持つ。実施形態のドハティ増幅器は、合成器が合成点でキャリアアンプの出力側二端子対回路とピークアンプの出力側二端子対回路とが出力端子に対して並列接続される並列接続負荷型とし、合成点から出力端子を見た負荷アドミッタンスが複素数である。
【図面の簡単な説明】
【０００９】
【図１】実施形態として示すドハティ増幅器１における並列接続負荷型の構成を示すブロック図。
【図２】実施形態の並列接続負荷型のドハティ増幅器１の出力側等価回路を示す図。
【図３】実施形態のドハティ増幅器１における並列接続負荷型の一部構成例を示す回路図。
【図４】実施形態における並列接続負荷型のドハティ増幅器１に含まれる回路要素の設定を示す図。
【図５】実施形態のドハティ増幅器１における周波数（ｆ／ｆｏ）と、合計出力電力Ｐｏｔの理想と計算の比で定義した合成損Ｌｃ＝１０×ｌｏｇ１０（Ｐｏｔ理想／Ｐｏｔ計算）との関係をバックオフの値ごとに示す図。
【図６】実施形態のドハティ増幅器１における合成器１８から負荷ＲＬ側を見た負荷インピーダンスＺＬ’＝１／ＹＬ’を示すスミスチャート（インピーダンスチャート）。
【図７】比較例のドハティ増幅器の周波数特性を示す図。
【図８】比較例のドハティ増幅器における負荷インピーダンスＺＬ’を示すスミスチャート。
【図９】実施形態のドハティ増幅器１における直列接続負荷型の構成を示すブロック図。
【図１０】実施形態の直列接続負荷型のドハティ増幅器１の出力側等価回路を示す図。
【図１１】比較例の並列接続負荷型ドハティ増幅器の基本等価回路を示す図。
【図１２】基準化入力電力と、基準化された合計出力電力、キャリアアンプ１４の出力電力、およびピークアンプ１６の出力電力との関係を示す図。
【図１３】比較例の直列接続負荷型ドハティ増幅器の基本等価回路を示す図。
【発明を実施するための形態】
【００１０】
以下、実施形態のドハティ増幅器を、図面を参照して説明する。
図１は、実施形態のドハティ増幅器１の構成を示すブロック図である。図１に示したドハティ増幅器１は、並列接続負荷型の構成である。ドハティ増幅器１は、入力端子１０に入力された高周波信号を増幅して出力端子２０から出力する。
ドハティ増幅器１は、入力端子１０、分配器１２、キャリアアンプ１４、ピークアンプ１６、合成器１８、および出力端子２０を持つ。
キャリアアンプ１４は、入力側二端子対回路Ｃ１と増幅素子Ｃ２と出力側二端子対回路Ｃ３とを有する。ピークアンプ１６は、入力側二端子対回路Ｐ１と増幅素子Ｐ２と出力側二端子対回路Ｐ３とを有する。
【００１１】
入力端子１０には、入力信号として高周波信号が供給される。高周波信号とは、例えばＲＦ（Radio Frequency）の周波数帯の信号である。入力端子１０に供給された高周波信号は分配器１２に出力される。
【００１２】
入力側二端子対回路Ｃ１、出力側二端子対回路Ｃ３、入力側二端子対回路Ｐ１、および出力側二端子対回路Ｐ３は、例えば基板上に形成され、インダクタ及びキャパシタを組み合わせた回路を有する。また、入力側二端子対回路Ｃ１、出力側二端子対回路Ｃ３、入力側二端子対回路Ｐ１、および出力側二端子対回路Ｐ３は、インダクタ及びキャパシタに加えて抵抗体を有することにより回路特性が最適化されたものであってもよい。
【００１３】
分配器１２は、入力端子１０に接続され、高周波信号をキャリアアンプ１４およびピークアンプ１６に分配する。キャリアアンプ１４とピークアンプ１６で増幅された高周波信号は合成器１８で電力合成されて出力端子２０から出力信号として出力される。
【００１４】
キャリアアンプ１４は、入力側二端子対回路Ｃ１、増幅素子Ｃ２、および出力側二端子対回路Ｃ３の縦続接続回路である。増幅素子Ｃ２は、例えば電界効果トランジスタ（ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｉｔｏｒ））である。ＦＥＴは、例えばソース端子がグランド端子に接続され、入力側二端子対回路Ｃ１からゲート端子に高周波信号が入力され、増幅された高周波信号がドレイン端子から出力側二端子対回路Ｃ３に出力される。増幅素子Ｃ２は、例えばＡＢ級増幅器又はＢ級増幅器となるようゲートバイアス電圧が印加され、小電力の高周波信号から増幅動作をする。
【００１５】
ピークアンプ１６は、入力側二端子対回路Ｐ１、増幅素子Ｐ２、出力側二端子対回路Ｐ３の縦続接続回路である。増幅素子Ｐ２は、例えばＦＥＴであり、ソース端子がグランド端子に接続され、入力側二端子対回路Ｐ１からゲート端子に高周波信号が入力され、増幅された高周波信号がドレイン端子から出力側二端子対回路Ｐ３に出力される。増幅素子Ｐ２は、例えばＣ級増幅器となるようゲートバイアス電圧が印加され、振幅（電力値）が所定値以上の高周波信号が供給されたことに応じて増幅動作を開始する。
【００１６】
並列接続負荷型の構成において、既存のドハティ増幅器で考えると、出力側二端子対回路Ｃ３のＩＩＮは奇数段、出力側二端子対回路Ｐ３のＩＩＮは偶数段（０段も含む）である。そして、出力側二端子対回路Ｃ３のＩＩＮの段数が、出力側二端子対回路Ｐ３のＩＩＮの段数に対して、プラス１ならばドハティ増幅器であり、マイナス１ならば逆ドハティ増幅器と呼ばれる。実施形態のドハティ増幅器１は、出力側二端子対回路Ｃ３のＩＩＮの段数が出力側二端子対回路Ｐ３のＩＩＮの段数に対してプラス１の構成であってもよく、マイナス１の逆ドハティ増幅器と呼ばれる構成であってもよい。なお、キャリアアンプ１４の出力信号とピークアンプ１６の出力信号とが合成器１８において同相になるように、分配器１２、入力側二端子対回路Ｃ１、入力側二端子対回路Ｐ１により位相を調整する。
【００１７】
図２は、実施形態のドハティ増幅器１の出力側等価回路である。増幅素子Ｃ２の電流源１４ａの電流をＩｃ、電圧をＶｃ、増幅素子Ｐ２の電流源１６ａの電流をＩｐ、電圧をＶｐとする。出力側二端子対回路Ｃ３のＦパラメータをＦｃ（要素をＡｃ、Ｂｃ、Ｃｃ、Ｄｃ）、出力側二端子対回路Ｐ３のＦパラメータをＦｐ（要素をＡｐ、Ｂｐ、Ｃｐ、Ｄｐ）とする。ここでは、増幅素子Ｃ２や増幅素子Ｐ２の出力容量などの寄生リアクタンスをＦｃやＦｐに含ませる。
【００１８】
図２の電流源１４ａ、１６ａの端面のＶｃ、Ｖｐ、Ｉｃ、Ｉｐの間の関係は下記の式１〜式６により表される。なお、下記の式３、式４、式５、および式６において合成器１８から出力端子２０を見た負荷アドミッタンスＹＬ’は複素数である。つまり、従来の実数から複素数に拡張している。
Ｖｃ=Ｋｃｃ×Ｉｃ＋Ｋｃｐ×Ｉｐ      （式１）
Ｖｐ=Ｋｐｐ×Ｉｐ＋Ｋｐｃ×Ｉｃ      （式２）
Ｋｃｃ＝(Ａｃ×Ｄｐ+Ｂｃ×Ｃｐ+Ｂｃ×Ｄｐ×ＹＬ’)／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｄｃ×Ｄｐ×ＹＬ’)        （式３）
Ｋｃｐ＝Δｃ／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｄｃ×Ｄｐ×ＹＬ’)     （式４）
Ｋｐｃ＝Δｐ／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｄｃ×Ｄｐ×ＹＬ’)     (式５)
Ｋｐｐ＝(Ａｐ×Ｄｃ+Ｂｐ×Ｃｃ+Ｂｐ×Ｄｃ×ＹＬ’)／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｄｃ×Ｄｐ×ＹＬ’)        （式６）
ただし、
Δｃ＝Ａｃ×Ｄｃ−Ｂｃ×Ｃｃ
Δｐ＝Ａｐ×Ｄｐ−Ｂｐ×Ｃｐ
である。
【００１９】
ここで、実施形態のドハティ増幅器１における電流源１４ａ、１６ａの端面の電圧および電流と、比較例のドハティ増幅器の電流源端面の電圧および電流とを比較する。
図１１は、比較例の並列接続負荷型ドハティ増幅器の基本等価回路である。比較例のドハティ増幅器において、キャリアアンプの増幅素子およびピークアンプの増幅素子に出力容量などの寄生リアクタンスは無く、キャリアアンプにおける出力側二端子対回路は特性インピーダンスＺｏで電気長λ／４（波長／４）の分布定数線路であり、ピークアンプにおける出力側二端子対回路は無くピークアンプの増幅素子が合成器に直結されている。図１１におけるＩｃ、Ｖｃ、Ｉｐ、Ｖｐは図２と同じ電流源端面における電圧および電流であり、負荷アドミッタンスはＹＬ’＝１／ＲＬの純コンダクタンスである。
【００２０】
バックオフしていないＢＯ＝０ｄＢ時の、キャリアアンプにおける増幅素子Ｃ２の電流源１４ａの電流をＩｓｃ、最適負荷抵抗をＲｏｐｔｃ、ピークアンプにおける増幅素子Ｃ２の電流源１４ａの電流をＩｓｐ、最適負荷抵抗をＲｏｐｔｐとして、ｍ−１＝Ｒｏｐｔｃ／Ｒｏｐｔｐ＝Ｉｓｐ／Ｉｓｃとする。Ｚｏ＝Ｒｏｐｔｃ、ＲＬ＝Ｒｏｐｔｃ／ｍ、θ＝π／２として、ＢＯ＝２０×ｌｏｇ１０（ｍ）でピークアンプが増幅動作を開始するように入力側を最適化する。その時、
０≦Ｉｃ≦Ｉｓｃ／ｍの範囲では、ピークアンプが増幅動作をしないオフ状態になり、
Ｉｃ＝Ｉｓｃ×１０−ＢＯ／２０
Ｉｐ＝０
Ｖｃ＝ｍ×Ｒｏｐｔｃ×Ｉｃ
＝ｍ×Ｒｏｐｔｃ×Ｉｓｃ×１０−ＢＯ／２０
Ｖｐ＝Ｒｏｐｔｃ×ｅ−ｊ×θ×Ｉｃ
＝Ｒｏｐｔｃ×ｅ−ｊ×θ×Ｉｓｃ×１０−ＢＯ／２０
キャリアアンプの出力電力：Ｐｏｃ＝ｍ×Ｒｏｐｔｃ×Ｉｓｃ２×１０−ＢＯ／１０
ピークアンプの出力電力：Ｐｏｐ＝０
合計出力電力：Ｐｏｔ＝ｍ×Ｒｏｐｔｃ×Ｉｓｃ２×１０−ＢＯ／１０
となる。
Ｉｓｃ／ｍ≦Ｉｃ≦Ｉｓｃの範囲では、ピークアンプが増幅動作をするオン状態になり、
Ｉｃ＝Ｉｓｃ×１０−ＢＯ／２０     （式７）
Ｉｐ＝ｅ−ｊ×θ×（ｍ×Ｉｃ−Ｉｓｃ）
＝ｅ−ｊ×θ×Ｉｓｃ×（ｍ×１０−ＢＯ／２０−１） （式８）
Ｖｃ＝ｍ×Ｒｏｐｔｃ×Ｉｃ−Ｒｏｐｔｃ×ｅｊ×θ×Ｉｐ
＝Ｒｏｐｔｃ×Ｉｓｃ     （式９）
Ｖｐ＝Ｒｏｐｔｃ×ｅ−ｊ×θ×Ｉｃ
＝Ｒｏｐｔｃ×ｅ−ｊ×θ×Ｉｓｃ×１０−ＢＯ／２０ （式１０）
キャリアアンプの出力電力：Ｐｏｃ＝Ｒｏｐｔｃ×Ｉｓｃ×Ｉｃ
ピークアンプの出力電力：Ｐｏｐ＝Ｒｏｐｔｃ×（ｍ×Ｉｃ２−Ｉｓｃ×Ｉｃ）
合計出力電力：Ｐｏｔ＝ｍ×Ｒｏｐｔｃ×Ｉｓｃ２×１０−ＢＯ／１０
となる。
【００２１】
ＢＯ＝０ｄＢ時のドハティ増幅器の出力電力をＰｓｏｔ＝ｍ×Ｒｏｐｔｃ×Ｉｓｃ２として、例えばｍ＝１．７８２、従ってＢＯ＝５ｄＢでピークアンプが増幅動作を開始する場合の、各出力電力の入力電力依存性を基準化して図１２に示す。図１２は、基準化入力電力と、基準化された合計出力電力、キャリアアンプの出力電力、およびピークアンプの出力電力との関係を示す図である。
図１２によれば、合計出力電力Ｐｏｔは全領域で入力電力に比例する。入力電力が低い小信号からＢＯ＝５ｄＢまでは、ピークアンプはオフ状態であり、キャリアアンプの出力電力Ｐｏｃは入力電力に比例する。ＢＯ＝５ｄＢより入力電力が高くなると、キャリアアンプ１４の出力電力Ｐｏｃは入力電力の平方根に比例し、オン状態になるピークアンプ１６の出力電力ＰｏｐがＰｏｔ−Ｐｏｃとなる。
【００２２】
ここで、実施形態のドハティ増幅器１において負荷アドミッタンスＹＬ’が複素数である場合の電流源１４ａ、１６ａの端面のＶｃ、Ｖｐ、Ｉｃ、Ｉｐの関係を表す式１〜式２と、負荷アドミッタンスＹＬ’が純コンダクタンス（１／ＲＬ）である比較例のドハティ増幅器のＶｃ、Ｖｐ、Ｉｃ、Ｉｐの関係を表す式９〜式１０とが等しいならば、実施形態のドハティ増幅器１におけるキャリアアンプ１４の出力電力Ｐｏｃ、ピークアンプ１６の出力電力Ｐｏｐ、および合計出力電力Ｐｏｔは、図１２に示すような特性となる。
【００２３】
式７〜式１０のＶｃ、Ｖｐ、Ｉｃ、Ｉｐを式１および式２のＶｃ、Ｖｐ、Ｉｃ、Ｉｐに代入して整理すると、
Ｋｃｃ＋Ｋｃｐ×ｅ−ｊ×θ×（ｍ−１０ＢＯ／２０）＝Ｒｏｐｔｃ×１０ＢＯ／２０
Ｋｐｐ×ｅ−ｊ×θ×１０−ＢＯ／２０×（ｍ−１０ＢＯ／２０）＋Ｋｐｃ×１０−ＢＯ／２０＝Ｒｏｐｔｃ×ｅ−ｊ×θ×１０−ＢＯ／２０
となる。
これらが任意のＢＯで成立する条件は、
Ｋｃｃ＝（Ａｃ×Ｄｐ+Ｂｃ×Ｃｐ+Ｂｃ×Ｄｐ×ＹＬ’）／（Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｄｃ×Ｄｐ×ＹＬ’）＝ｍ×Ｒｏｐｔｃ        （式１１）
Ｋｃｐ＝Δｃ／（Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｄｃ×Ｄｐ×ＹＬ’）＝−Ｒｏｐｔｃ×ｅｊ×θ        （式１２）
Ｋｐｃ＝Δｐ／（Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｄｃ×Ｄｐ×ＹＬ’）＝Ｒｏｐｔｃ×ｅ−ｊ×θ        （式１３）
Ｋｐｐ＝（（Ａｐ×Ｄｃ+Ｂｐ×Ｃｃ+Ｂｐ×Ｄｃ×ＹＬ’）／（Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｄｃ×Ｄｐ×ＹＬ’）＝０        （式１４）
となる。
ＦｃとＦｐを無損失可逆な２端子対回路としても自由度が合計で８あるので、複素アドミッタンスＹＬ’に対して式１１〜式１４の４本の複素数の式の解が一つ存在する。
【００２４】
以上のように、実施形態のドハティ増幅器１は、負荷アドミッタンスを実数から複素数に拡張することができるので、設計空間を実数から複素数に拡張することができ、設計の自由度を高めて広帯域設計を可能にすることができる。
【００２５】
次に、上述したドハティ増幅器１における具体的な構成について説明する。
図３は、実施形態のドハティ増幅器１における並列接続負荷型の一部構成例を示す回路図である。図４は、実施形態における並列接続負荷型のドハティ増幅器１に含まれる回路要素の設定を示す図である。
図３に示すドハティ増幅器１は、キャリアアンプ１４の電流源１４ａの端面およびピークアンプ１６の電流源１６ａの端面から負荷ＲＬまでの回路構成を示している。キャリアアンプ１４の電流源１４ａの端面から負荷ＲＬ側を見たインピーダンスはＺＬｃとし、ピークアンプ１６の電流源１６ａの端面から負荷ＲＬ側を見たインピーダンスはＺＬｐとする。
【００２６】
キャリアアンプ１４の電流源１４ａの端面およびピークアンプ１６の電流源１６ａの端面には、π型回路が接続される。キャリアアンプ１４に接続されたπ型回路のＣｏやピークアンプ１６に接続されたπ型回路のＣｏは、キャリアアンプ１４、ピークアンプ１６におけるＦＥＴの出力容量である。ピークアンプ１６には、π型回路に加えて特性インピーダンスＺ１、長さｌ１の分布定数線路が接続される。この回路を、比較例のドハティ増幅器のように負荷アドミッタンスが純コンダクタンスの場合に対応させると、キャリアアンプ１４側が１段のＩＩＮ（π型回路）、ピークアンプ１６側が２段のＩＩＮ（π型回路とＺ１）の並列接続負荷型逆ドハティ増幅器である。
【００２７】
合成器１８でのキャリアアンプ１４の負荷インピーダンスはＺＬｃ’、合成器１８でのピークアンプ１６の負荷インピーダンスはＺＬｐ’、合成器１８から負荷ＲＬ側を見たインピーダンスはＺＬ’とする。合成器１８と負荷ＲＬとの間には、ＺＬ’からＲＬにインピーダンス変換する二端子対回路が配置される。この二端子対回路は、線路長がｌ２であり特性インピーダンスがＺ２の線路、線路長がｌ３であり特性インピーダンスがＺ３の線路、線路長がｌ４であり特性インピーダンスがＺ４の線路、および線路長がｌ５であり特性インピーダンスがＺ５の線路が含まれる。なお、このインピーダンス変換回路は、分布定数線路ではなく、集中定数回路であってもよい。
【００２８】
このようなドハティ増幅器１における各部の値は、図４に示すように設定される。図４に示した各値は、所定帯域の高周波信号が入力された状態において、高効率で負荷ＲＬに高周波信号を供給するよう設定される。図４に示した設定例は、以下の設定（１）〜（４）を条件としている。
（１）ωo×Ｃｏ×Ｒｏｐｔｃ＝１．３
（２）ＲＬ／Ｒｏｐｔｃ＝４
（３）ｍ＝１＋ｎ＝１．７８
（４）ＢＯ＝２０×ｌｏｇ１０（ｍ）＝５ｄＢ（５ｄＢのバックオフでピークアンプ１６がオンする）
図３に示した構成において図４のように設定したドハティ増幅器１は、図５のような周波数特性を有する。図５は、実施形態のドハティ増幅器１における周波数（ｆ／ｆｏ）と、合計出力電力Ｐｏｔの理想と計算の比で定義した合成損Ｌｃ＝１０×ｌｏｇ１０（Ｐｏｔ理想／Ｐｏｔ計算）との関係をバックオフの値ごとに示す図である。
【００２９】
図５において、ｆｏは所定の基本周波数であり、ｆはドハティ増幅器１に入力される高周波信号の周波数である。図５によれば、ｆ／ｆｏが０．８５から１．１５の周波数帯域において、高周波信号の合成損Ｌｃが０．１〜０．３ｄＢ程度の範囲となっている。この合成損Ｌｃは、０．３１７ｄＢ以下である。ｆ／ｆｏが０．８５から１．１５の周波数帯域は、周波数ｆｏに対するバンド幅の３０％に対応する。
図６は、実施形態のドハティ増幅器１における合成器１８から負荷ＲＬ側を見た負荷インピーダンスＺＬ’＝１／ＹＬ’を示すスミスチャート（インピーダンスチャート）である。図６によれば、ドハティ増幅器１の負荷インピーダンスを表すプロットＰは、実軸上から離れ、虚数部を含む領域に広がっている。このことから、ドハティ増幅器１は、負荷を複素インピーダンス（複素アドミタンス）にすることにより、図５に示すような良好な周波数特性の合成損Ｌｃを有する。
【００３０】
図７は、比較例のドハティ増幅器の周波数特性を示す図である。図８は、比較例のドハティ増幅器における負荷インピーダンスＺＬ’を示すスミスチャートである。比較例としてのドハティ増幅器は、図４に示したように、図３における各部の設定を実施形態のドハティ増幅器１とは異なる値に設定している。
【００３１】
図８によれば、比較例のドハティ増幅器では、負荷インピーダンスは実軸上のプロットＰ＃になる。図７に示すように、ｆ／ｆｏが０．８５から１．１５の周波数帯域において、高周波信号の合成損Ｌｃが０．２〜０．５ｄＢ程度の範囲となっており、合成損Ｌｃは０．５０３ｄＢ以下で、図５より０．２ｄＢ程度悪い。
【００３２】
実施形態のドハティ増幅器１と比較例のドハティ増幅器とを対比すると、比較例のドハティ増幅器はスミスチャートの実軸上に制限されるのに対して、実施形態のドハティ増幅器１は実軸上から離れた広範囲に亘る複素インピーダンスの範囲に設計空間を拡張しているので、図５に示した良好な合成損Ｌｃの周波数特性を得ることができる。
【００３３】
次に、実施形態のドハティ増幅器１において、直列接続負荷型の構成について説明する。図９は、実施形態のドハティ増幅器１における直列接続負荷型の構成を示すブロック図である。このドハティ増幅器１は、図９に示すように、バラン２２を有する。バラン２２は、平衡型線路と不平衡型線路との間で高周波信号を変換する変換器である。バラン２２は、例えば、一方が出力側二端子対回路Ｃ３および出力側二端子対回路Ｐ３と接続され、他方が出力端子２０に接続された変換器である。このドハティ増幅器１は、出力側二端子対回路Ｃ３、出力側二端子対回路Ｐ３および出力端子２０を直列接続させる。なお、図９の他の部分は図１と同じである。
【００３４】
直列接続負荷型の構成なので、既存のドハティ増幅器であれば、出力側二端子対回路Ｃ３のＩＩＮは偶数段（０段も含む）、出力側二端子対回路Ｐ３のＩＩＮは奇数段である。そして、出力側二端子対回路Ｃ３のＩＩＮの段数が、出力側二端子対回路Ｐ３のＩＩＮの段数に対して、マイナス１ならばドハティ増幅器で、プラス１ならば逆ドハティ増幅器と呼ばれる。なお、キャリアアンプ１４とピークアンプ１６の出力がバラン２２の入力端で逆相になるように、分配器１２や入力側二端子対回路Ｃ１や入力側二端子対回路Ｐ１により位相を調整する。
【００３５】
図１０は、実施形態の直列接続負荷型のドハティ増幅器１の出力側等価回路を示す図である。なお、アドミッタンスＹをインピーダンスＺに変換しているが、他の記号の定義などは図２と同じである。
図１０の電流源１４ａ、１６ａの端面のＶｃ、Ｖｐ、Ｉｃ、Ｉｐの間の関係は、下記の式１５〜式２０により表される。
Ｖｃ=Ｋｃｃ×Ｉｃ＋Ｋｃｐ×Ｉｐ      （式１５）
Ｖｐ=Ｋｐｐ×Ｉｐ＋Ｋｐｃ×Ｉｃ      （式１６）
Ｋｃｃ＝(Ａｃ×Ｄｐ+Ｂｃ×Ｃｐ+Ａｃ×Ｃｐ×ＺＬ’)／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｃｃ×Ｃｐ×ＺＬ’)        （式１７）
Ｋｃｐ＝Δｃ／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｃｃ×Ｃｐ×ＺＬ’)     （式１８）
Ｋｐｃ＝Δｐ／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｃｃ×Ｃｐ×ＺＬ’)     (式１９)
Ｋｐｐ＝(Ａｐ×Ｄｃ+Ｂｐ×Ｃｃ+Ａｐ×Ｃｃ×ＺＬ’)／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｃｃ×Ｃｐ×ＺＬ’)        （式２０）
ただし、
Δｃ＝Ａｃ×Ｄｃ−Ｂｃ×Ｃｃ
Δｐ＝Ａｐ×Ｄｐ−Ｂｐ×Ｃｐ
である。
【００３６】
この直列接続負荷型のドハティ増幅器１における電流源１４ａ、１６ａの端面の電圧と電流と、比較例のドハティ増幅器における電流源端面の電圧と電流を比較する。
図１３は、比較例の直列接続負荷型のドハティ増幅器の基本等価回路を示す図である。キャリアアンプにおける増幅素子とピークアンプにおける増幅素子の出力容量などの寄生リアクタンスは無く、ピークアンプにおける出力側二端子対回路は特性インピーダンスＺｏで電気長λ／４（波長／４）の分布定数線路であり、キャリアアンプにおける出力側二端子対回路は無く直結である。電流源端面のＩｃ、Ｖｃ、Ｉｐ、Ｖｐは図１０と同じであり、負荷インダクタンスはＺＬ’＝ＲＬの純抵抗である。
【００３７】
Ｉｓｃ等の記号は並列接続負荷型のドハティ増幅器を示した図１１と同じであり、Ｚｏ＝Ｒｏｐｔｃ、ＲＬ＝ｍ×Ｒｏｐｔｃ、θ＝π／２として、ＢＯ＝２０×ｌｏｇ１０（ｍ）でピークアンプが増幅動作を開始するように入力側を最適化する。その時、
０≦Ｉｃ≦Ｉｓｃ／ｍの範囲では、ピークアンプは増幅動作をしないオフ状態になり、
Ｉｃ＝Ｉｓｃ×１０−ＢＯ／２０
Ｉｐ＝０
Ｖｃ＝ｍ×Ｒｏｐｔｃ×Ｉｃ
＝ｍ×Ｒｏｐｔｃ×Ｉｓｃ×１０−ＢＯ／２０
Ｖｐ＝Ｒｏｐｔｃ×ｅ−ｊ×θ×Ｉｃ
＝Ｒｏｐｔｃ×ｅ−ｊ×θ×Ｉｓｃ×１０−ＢＯ／２０
キャリアアンプの出力電力：Ｐｏｃ＝ｍ×Ｒｏｐｔｃ×Ｉｓｃ２×１０−ＢＯ／１０
ピークアンプの出力電力：Ｐｏｐ＝０
合計出力電力：Ｐｏｔ＝ｍ×Ｒｏｐｔｃ×Ｉｓｃ２×１０−ＢＯ／１０
となる。
Ｉｓｃ／ｍ≦Ｉｃ≦Ｉｓｃの範囲では、ピークアンプは増幅動作をするオン状態になり、
Ｉｃ＝Ｉｓｃ×１０−ＢＯ／２０     （式２１）
Ｉｐ＝ｅ−ｊ×θ×（ｍ×Ｉｃ−Ｉｓｃ）
＝ｅ−ｊ×θ×Ｉｓｃ×（ｍ×１０−ＢＯ／２０−１） （式２２）
Ｖｃ＝ｍ×Ｒｏｐｔｃ×Ｉｃ−Ｒｏｐｔｃ×ｅｊ×θ×Ｉｐ
＝Ｒｏｐｔｃ×Ｉｓｃ     （式２３）
Ｖｐ＝Ｒｏｐｔｃ×ｅ−ｊ×θ×Ｉｃ
＝Ｒｏｐｔｃ×ｅ−ｊ×θ×Ｉｓｃ×１０−ＢＯ／２０ （式２４）
キャリアアンプの出力電力：Ｐｏｃ＝Ｒｏｐｔｃ×Ｉｓｃ×Ｉｃ
ピークアンプの出力電力：Ｐｏｐ＝Ｒｏｐｔｃ×（ｍ×Ｉｃ２−Ｉｓｃ×Ｉｃ）
合計出力電力：Ｐｏｔ＝ｍ×Ｒｏｐｔｃ×Ｉｓｃ２×１０−ＢＯ／１０
となり、並列接続負荷型のドハティ増幅器と同じになる。従って、図１２に示したような、基準化した入出力特性は、実施形態の直列接続負荷型のドハティ増幅器と、上述した実施形態の並列接続負荷型のドハティ増幅器とで同じである。
【００３８】
式２１〜式２４のＶｃ、Ｖｐ、Ｉｃ、Ｉｐを、式１５および式１６のＶｃ、Ｖｐ、Ｉｃ、Ｉｐに代入して整理すると、
Ｋｃｃ＋Ｋｃｐ×ｅ−ｊ×θ×（ｍ−１０ＢＯ／２０）＝Ｒｏｐｔｃ×１０ＢＯ／２０
Ｋｐｐ×ｅ−ｊ×θ×１０−ＢＯ／２０×（ｍ−１０ＢＯ／２０）＋Ｋｐｃ×１０−ＢＯ／２０＝Ｒｏｐｔｃ×ｅ−ｊ×θ×１０−ＢＯ／２０
となる。
これらが任意のＢＯで成立する条件は、
Ｋｃｃ＝(Ａｃ×Ｄｐ+Ｂｃ×Ｃｐ+Ａｃ×Ｃｐ×ＺＬ’)／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｃｃ×Ｃｐ×ＺＬ’)＝ｍ×Ｒｏｐｔｃ        （式２５）
Ｋｃｐ＝Δｃ／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｃｃ×Ｃｐ×ＺＬ’)＝−Ｒｏｐｔｃ×ｅｊ×θ         （式２６）
Ｋｐｃ＝Δｐ／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｃｃ×Ｃｐ×ＺＬ’)＝Ｒｏｐｔｃ×ｅ−ｊ×θ （式２７）
Ｋｐｐ＝(Ａｐ×Ｄｃ+Ｂｐ×Ｃｃ+Ａｐ×Ｃｃ×ＺＬ’)／(Ｃｃ×Ｄｐ+Ｃｐ×Ｄｃ+Ｃｃ×Ｃｐ×ＺＬ’)＝０        （式２８）
となる。
【００３９】
ＦｃとＦｐを無損失可逆な２端子対回路としても自由度が合計８あるので、ＺＬ’に対して式２５〜式２８の４本の複素数の式の解が一つ存在する。
【００４０】
以上のように、直列接続負荷型ドハティ増幅器の負荷インピーダンスを実数から複素数に拡張することができるので、設計空間を実数から複素数に拡張することができ、設計の自由度を高めて広帯域設計を可能にすることができる。
【００４１】
以上説明した少なくともひとつの実施形態によれば、負荷アドミッタンスを実数から複素数に拡張することによって、より広い周波数帯域において効率よくバックオフ時の高周波信号を増幅させることができる。
【００４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００４３】
１…ドハティ増幅器、１２…分配器、１４…キャリアアンプ、１６…ピークアンプ、１８…合成器、２０…出力端子、２２…バラン
【図１】
2016129311.tif 000003
【図２】
2016129311.tif 000004
【図３】
2016129311.tif 000005
【図４】
2016129311.tif 000006
【図５】
2016129311.tif 000007
【図６】
2016129311.tif 000008
【図７】
2016129311.tif 000009
【図８】
2016129311.tif 000010
【図９】
2016129311.tif 000011
【図１０】
2016129311.tif 000012
【図１１】
2016129311.tif 000013
【図１２】
2016129311.tif 000014
【図１３】
2016129311.tif 000015