(57)【要約】【課題】  ロードスイッチの制御電圧を緩やかに変化させても、出力電圧の立ち上り開始を早くすることのできる電源回路を提供する。【解決手段】  実施形態の電源回路は、ロードスイッチ１と、スイッチング制御部２と、第１制御部３と、第２制御部４とを備える。ロードスイッチ１は、電源ＶＤＤと負荷ＬＤとの間に配置されて、負荷ＬＤへの電源供給のオン／オフを切り替える。スイッチング制御部２は、ロードスイッチを制御する第１の信号を出力する。第１制御部３は、第１の信号を入力し、ロードスイッチ１がオンした後に、出力電圧を徐々に上昇させる。第２制御部４は、第１の信号出力後、ロードスイッチ１の寄生容量へ充電電流を流してロードスイッチ１をオンさせる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電源と負荷との間に配置されて、前記負荷への電源供給のオン／オフを切り替えるロードスイッチと、
前記ロードスイッチを制御する第１の信号を出力するスイッチング制御部と、
前記第１の信号を入力し、前記ロードスイッチがオンした後に、出力電圧を徐々に上昇させる第１制御部と、
前記第１の信号の出力後、前記ロードスイッチの寄生容量へ充電電流を流して前記ロードスイッチをオンさせる第２制御部と
を備えることを特徴とする電源回路。
【請求項２】
前記ロードスイッチはＭＯＳトランジスタであり、
前記第２制御部は、
基準電圧を生成する基準電圧生成回路と、
前記ＭＯＳトランジスタのゲート‐ソース間電圧と前記基準電圧とを比較する比較器と、
前記比較器の出力信号に制御されて、前記ＭＯＳトランジスタのゲート‐ソース間に形成される寄生容量へ充電電流を流す充電回路と、
を備えることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記充電回路は、
前記ＭＯＳトランジスタのゲート電圧が前記基準電圧に到達するまで、前記充電電流を生成する
ことを特徴とする請求項２に記載の電源回路。
【請求項４】
前記基準電圧生成回路は、前記ロードスイッチと同じ導電型の第２のＭＯＳトランジスタを有して、前記基準電圧を前記ＭＯＳトランジスタの閾値電圧と同等とし、
前記充電回路は、前記ＭＯＳトランジスタのゲート‐ソース間電圧が前記ＭＯＳトランジスタの閾値電圧の近くになるまで、前記寄生容量を充電する
ことを特徴とする請求項３に記載の電源回路。
【請求項５】
前記基準電圧の値は、前記第２のＭＯＳトランジスタの寸法を変化させて調整する
ことを特徴とする請求項４に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源回路に関する。
【背景技術】
【０００２】
電子機器等に用いられる電源回路は、ロードスイッチを経由して負荷に接続される。この負荷にはコンデンサが含まれるため、スイッチング過渡時に容量性負荷に突入電流が流れる。突入電流は、その電流値が大きいと負荷を故障させるおそれがあるため、抑制する必要がある。
【０００３】
そこで、従来、出力電圧の立ち上りの傾きが緩やかになるよう、ロードスイッチのスイッチング制御電圧を緩やかに変化させることが行われる。
【０００４】
しかし、その場合、ロードスイッチのスイッチング制御電圧がロードスイッチの閾値電圧に達するまではロードスイッチがオンしない。そのため、ロードスイッチへオンを指示する制御信号の入力から出力電圧の立ち上り開始までに遅れ時間が生じる、という問題が発生する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３１５２２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、ロードスイッチの制御電圧を緩やかに変化させても、出力電圧の立ち上り開始を早くすることのできる電源回路を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の電源回路は、ロードスイッチと、スイッチング制御部と、第１制御部と、第２制御部とを備える。ロードスイッチは、電源と負荷との間に配置されて、前記負荷への電源供給のオン／オフを切り替える。スイッチング制御部は、前記ロードスイッチを制御する第１の信号を出力する。第１制御部は、前記第１の信号を入力し、前記ロードスイッチがオンした後に、出力電圧を徐々に上昇させる。第２制御部は、前記第１の信号出力後、前記ロードスイッチの寄生容量へ充電電流を流して前記ロードスイッチをオンさせる。
【図面の簡単な説明】
【０００８】
【図１】実施形態の電源回路の構成の例を示すブロック図。
【図２】図１に示す導通開始加速部の内部構成の例を示すブロック図。
【図３】実施形態の電源回路の具体的な構成の例を示す回路図。
【図４】実施形態の電源回路の動作を説明するための波形図。
【図５】実施形態の電源回路の具体的な構成の別の例を示す回路図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１０】
（実施形態）
図１は、実施形態の電源回路の構成の例を示すブロック図である。
【００１１】
本実施形態の電源回路は、電源ＶＤＤと負荷ＬＤとの間に配置されて、負荷ＬＤへの電源供給をオンさせるかオフさせるかを切り替えるロードスイッチ１と、ロードスイッチ１を制御する第１の信号を出力するスイッチング制御部２と、第１の信号を入力し、ロードスイッチ１がオンした後に、出力電圧を徐々に上昇させる第１制御部３と、第１の信号出力後、ロードスイッチ１の寄生容量へ充電電流を流してロードスイッチ１をオンさせる第２制御部４と、を備える。
【００１２】
ロードスイッチ１は、負荷ＬＤと電源ＶＤＤとの接続をオンするか、オフするかの切り替えを行う。ロードスイッチ１がオンすると、負荷ＬＤへ電源ＶＤＤが供給され、ロードスイッチ１がオフすると、負荷ＬＤへ電源ＶＤＤが供給されなくなる。
【００１３】
図１では、ロードスイッチ１としてＭＯＳトランジスタを用いる例を示している。また、負荷ＬＤには、抵抗負荷ＲＬおよび容量負荷ＣＬが含まれるものとする。
【００１４】
本実施形態の電源回路の最も大きな特徴は、第２制御部４を備える点である。
【００１５】
図２は、この第２制御部４の内部構成の例を示すブロック図である。なお、図２に示す例では、ロードスイッチ１として用いるＭＯＳトランジスタをＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）としている。
【００１６】
図２に示す第２制御部４は、基準電圧Ｖｒｅｆを生成する基準電圧生成回路４１と、ロードスイッチ１であるＰＭＯＳトランジスタのゲート‐ソース間電圧Ｖｇｓと基準電圧Ｖｒｅｆとを比較する比較器４２と、比較器４２の出力信号に制御されて、ロードスイッチ１であるＰＭＯＳトランジスタのゲート‐ソース間に形成される寄生容量Ｃｇｓへ充電電流Ｉｃｈｇを流す充電回路４３と、を備える。
【００１７】
次に、この第２制御部４の動作について、特に、スイッチング制御部２がロードスイッチ１のオフからオンへの切り換えを指示したときの動作を中心に説明する。
【００１８】
なお、ここでは、基準電圧Ｖｒｅｆが、ロードスイッチ１であるＰＭＯＳトランジスタの閾値電圧Ｖｔｈに等しくなるように設定されているものとして説明する。すなわち、この場合、基準電圧Ｖｒｅｆは負電位（Ｖｒｅｆ＝Ｖｔｈ＜０）である。
【００１９】
また、充電回路４３は、比較器４２の出力信号が‘０’であるときのみ、寄生容量Ｃｇｓへ充電電流Ｉｃｈｇを流すものとする。
【００２０】
スイッチング制御部２がオフからオンへの切り換えを指示した直後は、ロードスイッチ１であるＰＭＯＳトランジスタのゲート‐ソース間電圧Ｖｇｓは、ほぼ０Ｖ（Ｖｇｓ≒０Ｖ）である。
【００２１】
したがって、このとき、Ｖｇｓ＞Ｖｒｅｆであるので、比較器４２からは、‘０’が出力される。
【００２２】
比較器４２の出力が‘０’であると、充電回路４３は、ロードスイッチ１であるＰＭＯＳトランジスタのゲート電圧を低下させ、寄生容量Ｃｇｓへ電源ＶＤＤから充電電流Ｉｃｈｇが流れるようにする。これにより、このＰＭＯＳトランジスタのゲート‐ソース間電圧Ｖｇｓは負電位へと、急速に変化する。
【００２３】
これにより、ＰＭＯＳトランジスタのゲート‐ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈまで達する（Ｖｇｓ＝Ｖｔｈ）と、比較器４２の出力信号は‘１’へ変化する。
【００２４】
比較器４２の出力が‘１’になると、充電回路４３は、充電電流Ｉｃｈｇの発生を停止する。
【００２５】
このように、本実施形態では、第２制御部４の働きにより、ロードスイッチ１に対するオフからオンへの切り換え指示に対して、ロードスイッチ１であるＰＭＯＳトランジスタのゲート‐ソース間電圧Ｖｇｓを閾値電圧Ｖｔｈまで急速に変化させることができる。
【００２６】
これにより、ロードスイッチ１であるＰＭＯＳトランジスタは、直ちにオンへ切り換わる。
【００２７】
一方、オンした後は、第１制御部３の制御により、ロードスイッチ１の出力電圧ＶＯＵＴは、緩やかに変化する。
【００２８】
図３は、本実施形態の電源回路をＭＯＳトランジスタを用いて構成したときの具体的な構成の例を示す回路図である。図３は、ロードスイッチ１をＰＭＯＳトランジスタとしたときの例である。
【００２９】
図３に示す例では、ロードスイッチ１としてＰＭＯＳトランジスタＭ１が用いられる。
【００３０】
スイッチング制御部２は、入力されたスイッチング制御信号ＶＩＮに基づいて生成した、スイッチング制御信号ＶＩ１およびスイッチング制御信号ＶＩ２を出力する。
【００３１】
第１制御部３は、インバータ構成のＰＭＯＳトランジスタＭ２およびＮＭＯＳトランジスタＭ３と、ＮＭＯＳトランジスタＭ３のソース端子と接地端子との間に接続された定電流源Ｉ１１と、ＰＭＯＳトランジスタＭ１のゲート端子と接地端子との間に接続されたＮＭＯＳトランジスタＭ４と、を備える。
【００３２】
ＰＭＯＳトランジスタＭ２およびＮＭＯＳトランジスタＭ３のゲート端子へ共通にスイッチング制御信号ＶＩ１が入力され、その共通のドレイン端子が、ＰＭＯＳトランジスタＭ１のゲート端子へ入力される。
【００３３】
また、ＮＭＯＳトランジスタＭ４のゲート端子へは、スイッチング制御信号ＶＩ２が入力される。
【００３４】
第２制御部４は、基準電圧生成回路４１と、比較器４２と、充電回路４３と、を備える。
【００３５】
基準電圧生成回路４１は、定電流源Ｉ１２と、定電流源Ｉ１２にドレイン端子及びゲート端子が接続されたＮＭＯＳトランジスタＭ５と、ＮＭＯＳトランジスタＭ５とカレントミラー回路を構成するＮＭＯＳトランジスタＭ６と、定電流源Ｉ１２および上述のカレントミラー回路により設定される電流値でバイアスされるＰＭＯＳトランジスタＭ７と、を備える。
【００３６】
ＰＭＯＳトランジスタＭ７は、ソース端子が電源ＶＤＤへ接続され、ゲート端子がドレイン端子へ接続されている。このＰＭＯＳトランジスタＭ７のゲート‐ソース間電圧Ｖｇｓ（Ｍ７）が、比較器４２の基準電圧Ｖｒｅｆとなる。
【００３７】
ここでは、この基準電圧として、ロードスイッチ１であるＰＭＯＳトランジスタＭ１の閾値電圧Ｖｔｈ（Ｍ１）に相当する値が設定されるものとする。
【００３８】
比較器４２は、ＰＭＯＳトランジスタＭ８およびＰＭＯＳトランジスタＭ９により構成される。また、充電回路４３は、ＰＭＯＳトランジスタＭ１０により構成される。
【００３９】
ＰＭＯＳトランジスタＭ８は、ソース端子がＰＭＯＳトランジスタＭ７のドレイン端子に接続され、ドレイン端子およびゲート端子がＮＭＯＳトランジスタＭ６のドレイン端子に接続される。
【００４０】
ＰＭＯＳトランジスタＭ９は、ソース端子がＰＭＯＳトランジスタＭ１０のソース端子に接続され、ゲート端子がＰＭＯＳトランジスタＭ８のドレイン端子に接続され、ドレイン端子が接地端子に接続されている。
【００４１】
この比較器４２では、ＰＭＯＳトランジスタＭ８のソース電位とＰＭＯＳトランジスタＭ９のソース電位の比較が行われる。
【００４２】
充電回路４３を構成するＰＭＯＳトランジスタＭ１０は、ソース端子がＰＭＯＳトランジスタＭ９のソース端子に接続され、ゲート端子がＰＭＯＳトランジスタＭ８のドレイン端子に接続され、ドレイン端子がロードスイッチ１であるＰＭＯＳトランジスタＭ１のゲート端子に接続されている。
【００４３】
これにより、比較器４２は、ＰＭＯＳトランジスタＭ９のソース電位がＰＭＯＳトランジスタＭ８のソース電位よりも高い間は、充電回路４３のＰＭＯＳトランジスタＭ１０をオンさせる。
【００４４】
なお、ＰＭＯＳトランジスタＭ１０１、１０２は、ロードスイッチ１がオフしているときに比較器４２が動作しないようにするために設けられた回路である。すなわち、スイッチング制御信号ＶＩ１が‘０’であってロードスイッチ１がオフしているとき、ＰＭＯＳトランジスタＭ１０１、１０２はオンし、ＰＭＯＳトランジスタＭ９およびＭ１０のゲート端子およびソース端子をともにＶＤＤレベルとする。そのため、ＰＭＯＳトランジスタＭ９およびＭ１０はオフし、比較器４２は動作しない。これにより、ロードスイッチ１がオフしているときに比較器４２が不要な動作をすることが防止される。
【００４５】
次に、図４に示す波形図を用いて、図３に示した回路の動作について説明する。
【００４６】
図４（ａ）に、スイッチング制御部２へ入力されるスイッチング制御信号ＶＩＮと、
スイッチング制御部２から出力されるスイッチング制御信号ＶＩ１およびスイッチング制御信号ＶＩ２との関係を示す。
【００４７】
スイッチング制御部２により、スイッチング制御信号ＶＩ１は、スイッチング制御信号ＶＩＮと同じ変化をする信号とされ、スイッチング制御信号ＶＩ２は、スイッチング制御信号ＶＩＮが‘１’である期間の最後の方でのみ‘１’となる信号とされる。
【００４８】
第１制御部３は、スイッチング制御信号ＶＩ１が‘０’のとき、ＰＭＯＳトランジスタＭ２がオンし、ＮＭＯＳトランジスタＭ３がオフする。また、このとき、スイッチング制御信号ＶＩ２も‘０’であるので、ＮＭＯＳトランジスタＭ４もオフする。
【００４９】
これにより、ＰＭＯＳトランジスタＭ１のゲート電圧がＶＤＤとなり、ロードスイッチ１であるＰＭＯＳトランジスタＭ１はオフする。
【００５０】
ロードスイッチ１をオンさせるときは、まず、スイッチング制御信号ＶＩ１が‘１’へ変化させられる。これにより、ＰＭＯＳトランジスタＭ２はオフ、ＮＭＯＳトランジスタＭ３はオンへと状態が変化する。これに対して、ＮＭＯＳトランジスタＭ４は、スイッチング制御信号ＶＩ２が‘０’のままであるので、オフしたままである。
【００５１】
ＰＭＯＳトランジスタＭ２がオフ、ＮＭＯＳトランジスタＭ３がオンした直後は、ＰＭＯＳトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ（Ｍ１）はほぼ０Ｖである。そのため、充電回路４３のＰＭＯＳトランジスタＭ１０がオンし、比較器４２のＰＭＯＳトランジスタＭ９を介して、ＰＭＯＳトランジスタＭ１のゲート端子から接地端子へ向けて電流が流れる。
【００５２】
これにより、ＰＭＯＳトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ（Ｍ１）は低下し、ゲート‐ソース間の寄生容量Ｃｇｓに充電電流が流れる。
【００５３】
その後、ＰＭＯＳトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ（Ｍ１）が、比較器４２の基準電圧Ｖｒｅｆ、すなわち閾値電圧Ｖｔｈ（Ｍ１）に達すると、比較器４２は、充電回路４３のＰＭＯＳトランジスタＭ１０をオフさせる。これにより、ＰＭＯＳトランジスタＭ１の寄生容量Ｃｇｓへ充電電流は流れなくなる。
【００５４】
充電回路４３のＰＭＯＳトランジスタＭ１０がオフした後は、第１制御部３による制御により、ＰＭＯＳトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ（Ｍ１）は緩やかに変化する。これにより、出力電圧ＶＯＵＴも緩やかに変化する。
【００５５】
図４（ｂ）に、ＰＭＯＳトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ（Ｍ１）と出力電圧ＶＯＵＴの変化の様子を示す。
【００５６】
ＰＭＯＳトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ（Ｍ１）は、スイッチング制御信号ＶＩＮが‘０’から‘１’へ変化すると、閾値電圧Ｖｔｈ（Ｍ１）まで急速に変化する。
【００５７】
出力電圧ＶＯＵＴは、ＰＭＯＳトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ（Ｍ１）が閾値電圧Ｖｔｈ（Ｍ１）に達すると、立ち上がり始める。立ち上がり後は、第１制御部３による制御により、出力電圧ＶＯＵＴは緩やかに上昇する。
【００５８】
ここで、スイッチング制御信号ＶＩＮが変化してから出力電圧ＶＯＵＴが電源電圧の１０％まで上昇する時間を出力遅延時間とすると、本実施形態の場合、出力遅延時間は、図４（ｂ）に示すｔｄとなる。
【００５９】
ここで、図４（ｃ）に、本実施形態の第２制御部４の効果を示すための比較例として、ＰＭＯＳトランジスタＭ１のゲート電圧を第１制御部３のみで制御したときのゲート‐ソース間電圧Ｖｇｓ（Ｍ１）の変化と出力電圧ＶＯＵＴの変化の様子を示す。
【００６０】
図４（ｃ）に示す比較例では、スイッチング制御信号ＶＩＮが‘０’から‘１’へ変化すると、ＰＭＯＳトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ（Ｍ１）は、第１制御部３により制御されるため、緩やかに変化する。
【００６１】
そのため、ＰＭＯＳトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ（Ｍ１）が閾値電圧Ｖｔｈ（Ｍ１）に達するまでに時間がかかる。
【００６２】
出力電圧ＶＯＵＴは、ＰＭＯＳトランジスタＭ１のゲート‐ソース間電圧Ｖｇｓ（Ｍ１）が閾値電圧Ｖｔｈ（Ｍ１）に達してから立ち上がり始めるので、この比較例における出力遅延時間は、ｔｄ０となる。
【００６３】
このｔｄ０は、図４（ｂ）に示す本実施形態における出力遅延時間ｔｄに比べると、かなり大きな値となる。
【００６４】
逆に言えば、本実施形態では、出力電圧ＶＯＵＴが緩やかに立ち上がるように制御される場合であっても、出力電圧ＶＯＵＴの出力遅延時間を大幅に短くすることができる。
【００６５】
なお、図４（ｂ）に示すように、スイッチング制御信号ＶＩ２は、出力電圧ＶＯＵＴの立ち上り終了後に‘０’から‘１’へ変化する。これにより、ＮＭＯＳトランジスタＭ４がオンする。ＮＭＯＳトランジスタＭ４がオンすることにより、電源変動等によりＰＭＯＳトランジスタＭ１がオフすることが防止される。
【００６６】
また、本実施形態では、ロードスイッチ１と基準電圧Ｖｒｅｆを発生するＭＯＳトランジスタを同じ導電型としているため、ロードスイッチ１の閾値電圧Ｖｔｈの温度変動に追随して基準電圧Ｖｒｅｆを変化させることができる。これにより、出力遅延時間ｔｄの温度依存性を小さくすることができる。
【００６７】
さらに、ＰＭＯＳトランジスタＭ７の寸法を調整してそのゲート‐ソース間電圧Ｖｇｓ（Ｍ７）、すなわち基準電圧Ｖｒｅｆを変化させることにより、出力電圧ＶＯＵＴの立ち上り開始タイミングを変化させることができ、出力遅延時間ｔｄの値を調整することができる。
【００６８】
図５は、ロードスイッチ１をＮＭＯＳトランジスタとしたときの具体的な回路構成の例である。
【００６９】
図５では、ロードスイッチ１としてＮＭＯＳトランジスタＭ２１が用いられている。ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタに比べると単位面積当たりのオン抵抗が低いので、オン抵抗の低減やチップサイズの縮小を図ることができる。
【００７０】
ただし、ＮＭＯＳトランジスタのゲート電位はソース電位よりも高電位で駆動する必要があるため、第１制御部３に、電源ＶＤＤよりも高電圧の高電圧電源ＶＣＰに接続されたＰＭＯＳトランジスタＭ３１、Ｍ３２と、ＰＭＯＳトランジスタＭ３３、Ｍ３４が設けられる。
【００７１】
この第１制御部３は、ＮＭＯＳトランジスタＭ２１のゲート端子と接地端子との間に接続され、ゲート端子へスイッチング制御信号ＶＩ１が入力されるＮＭＯＳトランジスタＭ２２と、ゲート端子へインバータＩＮＶ１により反転されたスイッチング制御信号ＶＩ１の反転信号が入力されるＮＭＯＳトランジスタＭ２３と、ゲート端子へスイッチング制御信号ＶＩ２が入力されるＮＭＯＳトランジスタＭ２４と、を備える。
【００７２】
ＮＭＯＳトランジスタＭ２３は、ドレイン端子がＰＭＯＳトランジスタＭ３１のドレイン端子に接続され、ソース端子が定電流源Ｉ２１に接続される。また、ＰＭＯＳトランジスタＭ３１とカレントミラー回路を構成するＰＭＯＳトランジスタＭ３２のドレイン端子が、ＮＭＯＳトランジスタＭ２１のゲート端子に接続される。
【００７３】
ＮＭＯＳトランジスタＭ２４は、ドレイン端子がＰＭＯＳトランジスタＭ３３のドレイン端子に接続され、ソース端子が接地端子に接続される。また、ＰＭＯＳトランジスタＭ３３とカレントミラー回路を構成するＰＭＯＳトランジスタＭ３４のドレイン端子が、ＮＭＯＳトランジスタＭ２１のゲート端子に接続される。
【００７４】
第２制御部４は、図３の回路のＭＯＳトランジスタの導電型をそれぞれ逆極性とし、それに合わせて電源極性を変更したものである。この場合、ロードスイッチ１と同じ導電型のＮＭＯＳトランジスタＭ２７のゲート‐ソース間電圧Ｖｇｓ（Ｍ２７）が、基準電圧Ｖｒｅｆとなる。
【００７５】
なお、ここでは、高電圧電源ＶＣＰが印加されるＮＭＯＳトランジスタＭ２２、Ｍ２３、Ｍ２４およびＭ３０には高耐圧素子が用いられるものとする。
【００７６】
上述したような本実施形態によれば、ロードスイッチのオフからオンへの切り替えの際、第２制御部により、ロードスイッチとして用いられるＭＯＳトランジスタのゲート‐ソース間電圧Ｖｇｓを閾値電圧Ｖｔｈまで急速に変化させることができる。これにより、出力電圧ＶＯＵＴが緩やかに立ち上がるように制御される場合であっても、出力電圧ＶＯＵＴの立ち上り開始を早くすることができる。
【００７７】
また、ロードスイッチ１に用いるＭＯＳトランジスタと、基準電圧Ｖｒｅｆを発生するＭＯＳトランジスタとを同じ導電型とすることにより、出力遅延時間ｔｄの温度依存性を小さくすることができる。
【００７８】
さらに、基準電圧Ｖｒｅｆを発生するＭＯＳトランジスタの寸法を調整することにより、出力遅延時間ｔｄの値を調整することができる。
【００７９】
以上説明した実施形態の電源回路によれば、ロードスイッチの制御電圧を緩やかに変化させても、出力電圧の立ち上り開始を早くすることができる。
【００８０】
また、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８１】
１  ロードスイッチ
２  スイッチング制御部
３  第１制御部
４  第２制御部
４１  基準電圧生成回路
４２  比較器
４３  充電回路
Ｍ１、Ｍ２、Ｍ７〜Ｍ１０、Ｍ２５、Ｍ２６、Ｍ３１〜Ｍ３４、Ｍ１０１、Ｍ１０２  ＰＭＯＳトランジスタ
Ｍ３〜Ｍ６、Ｍ２１〜Ｍ２４、Ｍ２７〜Ｍ３０、Ｍ２０１、Ｍ２０２  ＮＭＯＳトランジスタ
Ｉ１１、Ｉ１２、Ｉ２１、Ｉ２２  定電流源
ＩＮＶ１  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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