(57)【要約】【課題】  光電変換素子の出力をアナログ信号のままウォルシュアダマール変換する二次元画像センサにおいて、欠陥画素による過大な信号が、該変換によって符号化された画像データに及ぼす影響を抑制する。【解決手段】  固体撮像素子は、マトリックス状に配置され、光電変換素子を有する複数の画素と、行方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数にしたがった論理を有する第１制御信号を出力する第１デコーダ部と、列方向に沿って配置される画素群のそれぞれに前記ウォルシュアダマール関数にしたがった論理を有する第２制御信号を出力する第２デコーダ部とを有し、前記画素の各々は、前記第１制御信号および前記第２制御信号に応じて、前記光電変換素子を第１ノードまたは第２ノードのいずれかに接続するスイッチと、前記光電変換素子と前記スイッチとの間に配置され、スイッチから光電変換素子に流れる電流を制限する電流制限素子とを有する。【選択図】    図３
2016052021.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置され、光電変換素子を有する複数の画素と、
行方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数にしたがった論理を有する第１制御信号を出力する第１デコーダ部と、
列方向に沿って配置される画素群のそれぞれに前記ウォルシュアダマール関数にしたがった論理を有する第２制御信号を出力する第２デコーダ部とを備え、
前記画素の各々は、
前記第１制御信号および前記第２制御信号に応じて、前記光電変換素子を第１ノードまたは第２ノードのいずれかに接続するスイッチと、
前記光電変換素子と前記スイッチとの間に配置され、前記スイッチから前記光電変換素子に流れる電流を制限する電流制限素子と
を備えていることを特徴とする固体撮像素子。
【請求項２】
前記電流制限素子は、ゲートおよびソースが前記光電変換素子に接続され、ドレインが前記スイッチに接続されたデプレッション型のトランジスタであることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
マトリックス状に配置され、光電変換素子を有する複数の画素と、行方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数にしたがった論理を有する第１制御信号を出力する第１デコーダ部と、列方向に沿って配置される画素群のそれぞれに前記ウォルシュアダマール関数にしたがった論理を有する第２制御信号を出力する第２デコーダ部とを備え、前記画素の各々が、前記第１制御信号および前記第２制御信号に応じて、前記光電変換素子を第１ノードまたは第２ノードのいずれかに接続するスイッチと、前記光電変換素子と前記スイッチとの間に配置され、前記スイッチから前記光電変換素子に流れる電流を制限する電流制限素子とを含む固体撮像素子と、
前記光電変換素子による光電変換に応じて、前記ウォルシュアダマール関数毎に前記第１ノードと前記第２ノードとに流れる電流の差に基づき、前記ウォルシュアダマール関数のそれぞれに対応する符号化データを生成する総和演算回路と、
前記総和演算回路が求めた複数の前記符号化データを、ウォルシュアダマール行列を用いてウォルシュアダマール変換することで、前記光電変換素子毎に受光した光量を示す画像データを生成する演算回路と
を備えていることを特徴とする撮像装置。
【請求項４】
前記演算回路が生成した画像データに基づき、欠陥を有する光電変換素子を検出し、検出した欠陥を有する光電変換素子の画像データを補正する欠陥補正回路
を備えていることを特徴とする請求項３記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子および撮像装置に関する。
【背景技術】
【０００２】
ウォルシュアダマール関数を用いて、マトリクス状に配置されるフォトダイオードが出力した電気信号からアナログ値のままウォルシュアダマール変換係数を生成することで、画像データを符号化する手法が提案されている（例えば、特許文献１参照）。
【０００３】
フォトダイオードの不必要な出力電荷を外部へ排出するトランジスタを設けた固体撮像素子において、欠陥画素が発生した電荷を該トランジスタによって外部へ排出する手法が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−５６３８６号公報
【特許文献２】特開平７−２６４４９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に示されたウォルシュアダマール変換による画像データの符号化では、固体撮像素子の各画素の信号に１または−１の重みを付けてアナログ値のまま積算することで、ウォルシュアダマール変換係数が生成される。このため、欠陥画素がアナログ回路のダイナミックレンジを越える過大な電流を出力した場合、画像データは、正しく符号化されず、ウォルシュアダマール変換係数から元の画像データを再現できないおそれがある。
【０００６】
本件開示の固体撮像素子および撮像装置は、欠陥画素が発生する過大な電流が、ウォルシュアダマール変換による画像データの符号化に影響することを抑えることを目的とする。
【課題を解決するための手段】
【０００７】
一つの観点によれば、固体撮像素子は、マトリックス状に配置され、光電変換素子を有する複数の画素と、行方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数にしたがった論理を有する第１制御信号を出力する第１デコーダ部と、列方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数にしたがった論理を有する第２制御信号を出力する第２デコーダ部とを有し、画素の各々は、第１制御信号および第２制御信号に応じて、光電変換素子を第１ノードまたは第２ノードのいずれかに接続するスイッチと、光電変換素子とスイッチとの間に配置され、スイッチから光電変換素子に流れる電流を制限する電流制限素子とを有する。
【０００８】
別の観点によれば、撮像装置は、マトリックス状に配置され、光電変換素子を有する複数の画素と、行方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数にしたがった論理を有する第１制御信号を出力する第１デコーダ部と、列方向に沿って配置される画素群のそれぞれにウォルシュアダマール関数にしたがった論理を有する第２制御信号を出力する第２デコーダ部とを有し、画素の各々が、第１制御信号および第２制御信号に応じて、光電変換素子を第１ノードまたは第２ノードのいずれかに接続するスイッチと、光電変換素子とスイッチとの間に配置され、スイッチから光電変換素子に流れる電流を制限する電流制限素子とを含む固体撮像素子と、光電変換素子による光電変換に応じて、ウォルシュアダマール関数毎に第１ノードと第２ノードとに流れる電流の差に基づき、ウォルシュアダマール関数のそれぞれに対応する符号化データを生成する総和演算回路と、総和演算回路が求めた複数の符号化データを、ウォルシュアダマール行列を用いてウォルシュアダマール変換することで、光電変換素子毎に受光した光量を示す画像データを生成する演算回路とを有する。
【発明の効果】
【０００９】
本件開示の固体撮像素子および撮像装置は、欠陥画素が発生する過大な電流が、ウォルシュアダマール変換による画像データの符号化に影響することを抑えることができる。
【図面の簡単な説明】
【００１０】
【図１】固体撮像素子および撮像装置の一実施形態を示す図である。
【図２】図１に示す固体撮像素子の例を示す図である。
【図３】図２に示す画素の例を示す図である。
【図４】図３に示すデプレッション型のトランジスタの電気的特性の例を示す図である。
【図５】図１に示す総和演算回路の例を示す図である。
【図６】図１に示す固体撮像素子の動作の例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号が使用される。先頭に”／”を付けた信号は、負論理を示す。
【００１２】
図１は、固体撮像素子および撮像装置の一実施形態を示す。図１に示す撮像装置１００は、レンズ等の光学系１０、固体撮像素子２０、総和演算回路３０およびＡ／Ｄ（Analogue-to-Digital）変換回路４０を有する。また、撮像装置１００は、演算回路５０、欠陥補正回路６０、オフセット・ゲイン補正回路７０および表示装置８０を有する。なお、撮像装置１００の構成は、図１に示すものに限定されず、例えば、表示装置８０は、撮像装置１００の外部に配置されてもよく、オフセット・ゲイン補正回路７０は、省略されてもよい。
【００１３】
固体撮像素子２０は、光学系１０を介して入射される光を受けるＮ行Ｎ列（Ｎは２以上の整数）の画素（図２に示すＰＸ）を有する。例えば、固体撮像素子２０は、赤外線センサであり、撮像装置１００は、地表、物体または人体などの被写体から放射される赤外線を検知することで、被写体の温度を非接触で測定する。なお、固体撮像素子２０は、可視光を含む光を検知してもよい。
【００１４】
固体撮像素子２０は、複数の画素ＰＸのそれぞれを、後述するウォルシュアダマール関数にしたがって、プラス線ＰＬＳまたはマイナス線ＭＮＳのいずれかに接続する。プラス線ＰＬＳは、第１ノードまたは第２ノードの一方の一例であり、マイナス線ＭＮＳは、第１ノードまたは第２ノードの他方の一例である。そして、プラス線ＰＬＳに接続された画素ＰＸにおいて、受光強度に応じて流れる電流は加算され、マイナス線ＭＮＳに接続された画素ＰＸにおいて、受光強度に応じて流れる電流は加算される。プラス線ＰＬＳで加算された電流と、マイナス線ＭＮＳに加算された電流とは、総和演算回路３０に与えられる。固体撮像素子２０の例は、図２および図３に示される。
【００１５】
例えば、固体撮像素子２０が、Ｎ行Ｎ列（Ｎは２以上の整数）の画素ＰＸを有する場合、ウォルシュアダマール変換は被写体の撮像毎に以下のＮ２個のプロセスを経て実行される。各プロセスにおいては、プロセス毎に組み合わせが異なる２個のウォルシュアダマール関数を用い、プラス線ＰＬＳおよびマイナス線ＭＮＳに各々Ｎ２／２個のフォトダイオードの出力電流が加算されて流れる。総和演算回路３０は、プロセス毎に、プラス線ＰＬＳおよびマイナス線ＭＮＳに流れる電流の差に応じたアナログ電圧で示されるウォルシュアダマール変換係数Ｘ（ｎ，ｍ）を生成する。総和演算回路３０の例は、図５に示される。なお、総和演算回路３０は、固体撮像素子２０の内部に配置されてもよい。
【００１６】
Ａ／Ｄ変換回路４０は、総和演算回路３０から出力されるアナログ電圧をデジタル値に変換する。そして、画素ＰＸにより得られた画像データは、固体撮像素子２０、総和演算回路３０およびＡ／Ｄ変換回路４０により、ウォルシュアダマール変換係数Ｘ（ｎ，ｍ）に符号化される。符号化されたウォルシュアダマール変換係数Ｘ（ｎ，ｍ）のデジタル値は、演算回路５０でウォルシュアダマール変換される。ウォルシュアダマール行列を用いた画像の符号化は、図６で説明される。
【００１７】
演算回路５０は、ウォルシュアダマール関数毎にＡ／Ｄ変換回路４０から順次に出力されるウォルシュアダマール変換係数Ｘ（ｎ，ｍ）を保持し、保持したウォルシュアダマール変換係数Ｘ（ｎ，ｍ）をウォルシュアダマール変換する。その結果、演算回路５０は、光電変換素子Ｐ毎に受光した光量を示す画像データ（元の画像）を生成し、生成した画像データを欠陥補正回路６０に出力する。
【００１８】
欠陥補正回路６０は、画素ＰＸの欠陥等により異常値となった画素データを補正する。例えば、欠陥補正回路６０は、複数回の撮像により得られた複数の画像データにおいて、画素データの値が常に所定の閾値を超える画素ＰＸを、欠陥を有する欠陥画素として検出する。そして、欠陥補正回路６０は、欠陥画素の周囲に配置された正常な画素ＰＸの画素データを用いて、欠陥画素の画素データを補正する。欠陥補正回路６０は、補正した欠陥画素の画素データを含む画素データをオフセット・ゲイン補正回路７０に出力する。
【００１９】
例えば、欠陥補正回路６０は、欠陥画素ＰＸの周囲に隣接する８つの画素ＰＸの画素データの平均値を、欠陥画素の画素データとする。あるいは、欠陥補正回路６０は、欠陥画素の周囲にある所定数の画素ＰＸ（例えば、数十画素）で得られた画素データにより示されるグラデーション（濃淡の変化）に合わせて、欠陥画素の画素データを補正してもよい。
【００２０】
オフセット・ゲイン補正回路７０は、画素ＰＸに依存して現れるオフセットとゲインを補正することで、画素ＰＸ間での受光感度のばらつきを補正し、補正した画像データを表示装置８０に出力する。
【００２１】
表示装置８０は、例えば、液晶表示装置であり、オフセット・ゲイン補正回路７０から供給される画像データを被写体の画像として表示する。例えば、固体撮像素子２０が赤外線センサの場合、表示装置８０に供給される画像データは、被写体の温度に応じて色分けされたデータである。
【００２２】
図２は、図１に示す固体撮像素子２０の例を示す。固体撮像素子２０は、制御部ＣＮＴＬ、デコーダ部ＲＤＥＣ、ＣＤＥＣおよび複数の画素ＰＸを含む画素アレイＰＡを有する。図２では、説明を分かりやすくするために、画素アレイＰＡは、４行４列の１６個の画素ＰＸを有する（Ｎ＝４）。しかし、画素アレイＰＡは、Ｎ行Ｎ列のＮ２個の画素ＰＸを有してもよい（Ｎは２以上の整数）。
【００２３】
画素アレイＰＡにおいて、図２の横方向に並ぶ画素ＰＸの行（画素群）は、共通の制御線Ｒ、／Ｒの対（対Ｒ０、／Ｒ０、対Ｒ１、／Ｒ１、対Ｒ２、／Ｒ２、対Ｒ３、／Ｒ３のいずれか）に接続される。また、画素アレイＰＡにおいて、図２の縦方向に並ぶ画素ＰＸの列（画素群）は、共通の制御線Ｃ、／Ｃの対（対Ｃ０、／Ｃ０、対Ｃ１、／Ｃ１、対Ｃ２、／Ｃ２、対Ｃ３、／Ｃ３のいずれか）に接続される。
【００２４】
各画素ＰＸは、受光する光エネルギーを電気エネルギーに変換する光電変換素子Ｐを有する。光電変換素子Ｐの脇に示す折れ曲がった矢印は、光電変換素子Ｐに入射される光を示す。各画素ＰＸおよび各光電変換素子Ｐの右側に付した括弧内の２つの数値は、各画素ＰＸに接続される制御線Ｒの番号と制御線Ｃの番号（すなわち、各画素ＰＸの位置）を示す。以降の説明では、各画素ＰＸの位置は、ＰＸ（ｉ，ｊ）と示される場合もある（ｉ、ｊは、０、１、２、３のいずれか）。各画素ＰＸは、全ての画素ＰＸに共通に配線されるプラス線ＰＬＳおよびマイナス線ＭＮＳに接続される。画素ＰＸの例は、図３に示される。
【００２５】
制御部ＣＮＴＬは、デコーダ部ＲＤＥＣにウォルシュアダマール関数に対応する論理を有する制御信号Ｒ、／Ｒの対を生成させる制御論理ｎを生成する。また、制御部ＣＮＴＬは、デコーダ部ＣＤＥＣにウォルシュアダマール関数に対応する論理を有する制御信号Ｃ、／Ｃの対を生成させる制御論理ｍを生成する。制御論理ｎ、ｍと制御信号Ｒ、／Ｒおよび制御信号Ｃ、／Ｃの論理の例は、図６に示される。
【００２６】
図３は、図２に示す画素ＰＸの例を示す。図３では、図２の下側に示した８つの画素ＰＸが示される。画素ＰＸは、接続される制御線Ｒ、／Ｒ、Ｃ、／Ｃが異なることを除き、互いに同じ構成である。このため、以下では、画素ＰＸ（３，０）について説明される。
【００２７】
画素ＰＸ（３，０）は、光電変換素子Ｐ、トランジスタＤＴおよびスイッチＳＷを有する。トランジスタＤＴは、スイッチＳＷから光電変換素子Ｐに流れる電流を制限する電流制限素子の一例である。例えば、光電変換素子Ｐは、ガリウム砒素（ＧａＡｓ）等の化合物半導体を用いて製造され、トランジスタＤＴおよびスイッチＳＷは、シリコン半導体を用いて製造される。光電変換素子Ｐを含む半導体基板は、例えば、インジウム（Ｉｎ）バンプを介してトランジスタＤＴおよびスイッチＳＷを含む半導体基板に接続される。
【００２８】
光電変換素子Ｐは、一端が接地され、他端がトランジスタＤＴのソースに接続される。例えば、トランジスタＤＴは、ゲートとソースとが短絡したデプレッション型のｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。トランジスタＤＴのドレインは、スイッチＳＷの一端に接続される。
【００２９】
スイッチＳＷは、８つのトランジスタＴ１−Ｔ８を含み、制御信号Ｒ３、／Ｒ３、Ｃ０、／Ｃ０の論理に応じて、光電変換素子Ｐを、トランジスタＤＴを介してプラス線ＰＬＳまたはマイナス線ＭＮＳのいずれかに接続する。例えば、トランジスタＴ１−Ｔ８は、エンハンスメント型のｎチャネルＭＯＳＦＥＴであり、制御信号Ｒ３、／Ｒ３、Ｃ０、／Ｃ０の論理に応じて、スイッチとして動作する。
【００３０】
ゲートで制御信号Ｒ３を受けるトランジスタＴ５と、ゲートで制御信号／Ｃ０を受けるトランジスタＴ３とは、光電変換素子Ｐとプラス線ＰＬＳとの間に直列に配置される。ゲートで制御信号／Ｒ３を受けるトランジスタＴ７と、ゲートで制御信号Ｃ０を受けるトランジスタＴ１とは、光電変換素子Ｐとプラス線ＰＬＳとの間に直列に配置される。
【００３１】
ゲートで制御信号Ｒ３を受けるトランジスタＴ６と、ゲートで制御信号Ｃ０を受けるトランジスタＴ２とは、光電変換素子Ｐとマイナス線ＭＮＳとの間に直列に配置される。ゲートで制御信号／Ｒ３を受けるトランジスタＴ８と、ゲートで制御信号／Ｃ０を受けるトランジスタＴ４とは、光電変換素子Ｐとマイナス線ＭＮＳとの間に直列に配置される。
【００３２】
例えば、スイッチＳＷは、制御信号Ｒ３、Ｃ０の論理が互いに同じとき、光電変換素子Ｐをマイナス線ＭＮＳに接続し、制御信号Ｒ３、Ｃ０の論理が互いに異なるとき、光電変換素子Ｐをプラス線ＰＬＳに接続する。光電変換素子Ｐのマイナス線ＭＮＳへの接続を論理０とし、光電変換素子Ｐのプラス線ＰＬＳへの接続を論理１とすると、各画素ＰＸのスイッチＳＷは、制御信号Ｒ、Ｃの排他的論理和（Exclusive OR）に基づいて動作することが分かる。図２および図３に示す固体撮像素子２０内の全ての画素ＰＸのそれぞれに流れる電流は、ウォルシュアダマール関数を示す制御信号Ｒ、／Ｒ、Ｃ、／Ｃのパターンに応じて、プラス線ＰＬＳまたはマイナス線ＭＮＳの何れかに振り分けられる。
【００３３】
図４は、図３に示すデプレッション型のトランジスタＤＴの電気的特性の例を示す。ゲートとソースとが短絡したデプレッション型のトランジスタＤＴでは、ドレイン・ソース間を流れるドレイン電流Ｉｄは、ドレイン・ソース間電圧Ｖｄｓが上昇しても所定の電流Ｉｍａｘ以下に制限される。このため、例えば、光電変換素子Ｐの故障により、光電変換素子Ｐの他端（図３に示すトランジスタＤＴのソース）と接地との間の抵抗が正常な状態に比べて低下しても、光電変換素子Ｐに流れる電流を電流Ｉｍａｘ以下に抑えることができる。
【００３４】
図５は、図１に示す総和演算回路３０の例を示す。総和演算回路３０は、入力がマイナス線ＭＮＳに接続された増幅器ＣＴＩＡ０（Capacitive Trans-Impedance Amplifier）と、入力がプラス線ＰＬＳに接続された増幅器ＣＴＩＡ１と、差動増幅器ＡＭＰとを有する。
【００３５】
増幅器ＣＴＩＡ０は、マイナス線ＭＮＳと出力端子ＯＵＴ０との間に並列に接続された差動増幅器ＡＭＰ０、スイッチＳＷ０およびキャパシタＣＡＰ０を有する。増幅器ＣＴＩＡ１は、プラス線ＰＬＳと出力端子ＯＵＴ１との間に並列に接続された差動増幅器ＡＭＰ１、スイッチＳＷ１およびキャパシタＣＡＰ１を有する。
【００３６】
総和演算回路３０は、スイッチＳＷ０を閉じることでマイナス線ＭＮＳと出力端子ＯＵＴ０を基準電圧ＶＢＤＥＴに初期化し、スイッチＳＷ１を閉じることでプラス線ＰＬＳと出力端子ＯＵＴ１を基準電圧ＶＢＤＥＴに初期化する。そして、総和演算回路３０は、スイッチＳＷ０、ＳＷ１を開放することで、増幅器ＣＴＩＡ０、ＣＴＩＡ１による電荷の蓄積動作を開始する。増幅器ＣＴＩＡ０は、マイナス線ＭＮＳに流れる電流に応じた電荷をキャパシタＣＡＰ０に蓄積し、出力電圧ＯＵＴ０を生成する。増幅器ＣＴＩＡ１は、プラス線ＰＬＳに流れる電流に応じた電荷をキャパシタＣＡＰ１に蓄積し、出力電圧ＯＵＴ１を生成する。総和演算回路３０による出力電圧ＯＵＴ０、ＯＵＴ１の生成は、図２に示すデコーダ部ＲＤＥＣ、ＣＤＥＣが、ウォルシュアダマール関数を示す制御信号Ｒ０−Ｒ３、／Ｒ０−／Ｒ３、Ｃ０−Ｃ３、／Ｃ０−／Ｃ３のパターンを生成する毎に行われる。
【００３７】
差動増幅器ＡＭＰは、増幅器ＣＴＩＡ０、ＣＴＩＡ１が生成した出力電圧ＯＵＴ０、ＯＵＴ１の差を増幅し、ウォルシュアダマール関数を示すパターン毎に、ウォルシュアダマール変換係数Ｘ（ｎ，ｍ）を示すアナログ電圧を生成する。すなわち、ウォルシュアダマール変換係数Ｘ（ｎ，ｍ）は、画素アレイＰＡで撮像された画像データを符号化した符号化データの一例である。
【００３８】
例えば、光電変換素子ＰとスイッチＳＷとがトランジスタＤＴを介することなく直接接続される固体撮像素子において、光電変換素子Ｐのいずれかが、スイッチＳＷ側の他端と接地線とがショートする欠陥を有するとする。
【００３９】
例えば、制御信号Ｒ、／Ｒ、Ｃ、／Ｃに基づき、欠陥を有する光電変換素子Ｐがマイナス線ＭＮＳに接続される場合、マイナス線ＭＮＳに流れる電流は、画素ＰＸに欠陥がない場合に比べて増加する。これにより、キャパシタＣＡＰ０に蓄積される電荷が飽和すると、出力電圧ＯＵＴ０は、上限値に固定される。この結果、出力電圧ＯＵＴ０は、マイナス線ＭＮＳに加重された他の正常な光電変換素子Ｐを流れる電流を正しく現さなくなる。
【００４０】
あるいは、制御信号Ｒ、／Ｒ、Ｃ、／Ｃに基づき、欠陥を有する光電変換素子Ｐがプラス線ＰＬＳに接続される場合、プラス線ＰＬＳに流れる電流は、画素ＰＸに欠陥がない場合に比べて増加する。これにより、キャパシタＣＡＰ１に蓄積される電荷が飽和すると、出力電圧ＯＵＴ１は、上限値に固定される。この結果、出力電圧ＯＵＴ１は、プラス線ＰＬＳに加重された他の正常な光電変換素子Ｐを流れる電流を正しく現さなくなる。
【００４１】
図２に示す画素アレイＰＡでは、各画素ＰＸは、制御信号Ｒ、／Ｒ、Ｃ、／Ｃにより、プラス線ＰＬＳまたはマイナス線ＭＮＳに接続される。このため、光電変換素子Ｐに接地線へのショート不良がある場合、各ウォルシュアダマール関数に基づき総和演算回路３０が順次に生成するウォルシュアダマール変換係数Ｘ（ｎ，ｍ）のＳ／Ｎ（Signal to Noise）比が劣化する。この場合、図１に示す演算回路５０により、ウォルシュアダマール変換が行われても、正しい画像データが復号されないおそれがある。
【００４２】
これに対して、光電変換素子ＰとスイッチＳＷとがトランジスタＤＴを介して接続される画素ＰＸ（図３）では、光電変換素子Ｐに接地線へのショート不良がある場合にも、光電変換素子Ｐに流れる電流は、図４に示すＩｍａｘ以下に制限される。このため、光電変換素子Ｐの欠陥に起因して、キャパシタＣＡＰ０（またはＣＡＰ１）に蓄積される電荷が飽和することを抑止することができ、出力電圧ＯＵＴ０（またはＯＵＴ１）が上限値に固定されることを抑止することができる。すなわち、光電変換素子Ｐが欠陥（接地線とのショート）を有する場合にも、差動増幅器ＡＭＰが生成するウォルシュアダマール変換係数Ｘ（ｎ，ｍ）のＳ／Ｎ比が劣化することを抑止することができる。光電変換素子Ｐの欠陥が他の画素の符号化データに影響を与えないため、図１に示す演算回路５０は、ウォルシュアダマール変換を行うことによって、他の画素の画像データを正常に復号することができる。
【００４３】
なお、例えば、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）イメージセンサでは、光電変換素子を含む画素を順次に走査することで画素データが取り出される。このため、例えば、光電変換素子に接地線とショートする欠陥がある場合にも、欠陥を有する光電変換素子に流れる異常な電流が、他の画素の画素データに影響することはない。したがって、ＣＭＯＳイメージセンサの各画素に、図３に示すトランジスタＤＴを配置することは意味がない。
【００４４】
図６は、図１に示す固体撮像素子２０の動作の例を示す。図２に示すデコーダ部ＲＤＥＣ、ＣＤＥＣは、４種類のウォルシュアダマール関数に対応して制御部ＣＮＴＬが出力する制御論理ｎ、ｍの１６種類のパターン（ｎ，ｍ）に応じて制御信号Ｒ０−Ｒ３、／Ｒ０−／Ｒ３、Ｃ０−Ｃ３、／Ｃ０−／Ｃ３を生成する。各画素ＰＸの光電変換素子Ｐは、制御信号Ｒ０−Ｒ３、／Ｒ０−／Ｒ３、Ｃ０−Ｃ３、／Ｃ０−／Ｃ３の論理に応じて、プラス線ＰＬＳまたはマイナス線ＭＮＳに接続され、プラス線ＰＬＳとマイナス線ＭＮＳの各々には、接続された画素ＰＸの出力電流の和が流れる。
【００４５】
式（１）は、４行４列（すなわち、Ｎ＝４）のウォルシュアダマール行列Ｗ４の例を示す。
【００４６】
【数１】
2016052021.tif 000003
【００４７】
図６において、１６種類のパターン（ｎ，ｍ）毎に生成される制御信号Ｒ０−Ｒ３の論理および制御信号Ｃ０−Ｃ３の論理は、ウォルシュアダマール行列の各行に対応する。例えば、ウォルシュアダマール行列の”１”は、制御信号Ｒ０−Ｒ３、Ｃ０−Ｃ３の論理１（制御信号／Ｒ０−／Ｒ３、／Ｃ０−／Ｃ３の論理０）として示される。また、ウォルシュアダマール行列の”−１”は、制御信号Ｒ０−Ｒ３、Ｃ０−Ｃ３の論理０（制御信号／Ｒ０−／Ｒ３、／Ｃ０−／Ｃ３の論理１）として示される。
【００４８】
図６に示す例では、デコーダ部ＲＤＥＣがウォルシュアダマール行列の１行に対応する制御信号Ｒ、／Ｒを出力している間に、デコーダ部ＣＤＥＣは、ウォルシュアダマール行列の４行に対応する制御信号Ｃ０−Ｃ３、／Ｃ０−／Ｃ３を出力する。パターン（ｎ，ｍ）毎に生成される制御信号Ｒ０−Ｒ３、Ｃ０−Ｃ３の論理は、論理０をウォルシュアダマール行列の”−１”に読み替えれば、各々ウォルシュアダマール関数を示す。
【００４９】
図６の下側に示す黒と白のパターン（基底関数）は、画素アレイＰＡの１６個の画素ＰＸの光電変換素子Ｐがマイナス線ＭＮＳまたはプラス線ＰＬＳのいずれかに接続されるかを示す。図３に示した排他的論理和に基づいて動作するスイッチＳＷにより、互いに同じ論理の制御信号Ｒ、Ｃを受ける黒で示す画素ＰＸは、マイナス線ＭＮＳに接続され、互いに異なる論理の制御信号Ｒ、Ｃを受ける白で示す画素ＰＸは、プラス線ＰＬＳに接続される。
【００５０】
式（２）は、１６種類のパターン（ｎ，ｍ）のそれぞれに応じてプラス信号線ＰＬＳおよびマイナス信号線ＭＮＳを流れる電流を用いて、総和演算回路３０が生成するウォルシュアダマール変換係数Ｘ（ｎ，ｍ）を示す。総和演算回路３０は、１６種類のパターン（ｎ，ｍ）のそれぞれに対応して１６個のウォルシュアダマール変換係数Ｘ（ｎ，ｍ）を生成する。なお、総和演算回路３０は、ウォルシュアダマール変換係数Ｘ（ｎ，ｍ）のアナログ値を生成し、Ａ／Ｄ変換回路４０は、ウォルシュアダマール変換係数Ｘ（ｎ，ｍ）のデジタル値を生成する。
【００５１】
【数２】
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【００５２】
式（２）において、”ｉ”は、”０”、”１”、”２”、”３”のいずれかであり、画素アレイＰＡ内での行番号を示し、制御線Ｒの番号に等しい。式（２）において、”ｊ”は、”０”、”１”、”２”、”３”のいずれかであり、画素アレイＰＡ内での列番号を示し、制御線Ｃの番号に等しい。式（２）において、ｘｉ，ｊは、”ｉ”、”ｊ”で示される各画素ＰＸの光電変換素子Ｐに流れる電流（画素ＰＸの信号量）を示す。Ｗｉ，ｍＷｎ，ｊは、式（３）に示すように、”１”または”−１”を示す。
【００５３】
【数３】
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【００５４】
Ｗｉ，ｍＷｎ，ｊにおけるＷｉ，ｍは、各画素に供給される制御信号Ｃ（Ｃ０、Ｃ１、Ｃ２、Ｃ３）の論理を示し、Ｗｉ，ｍＷｎ，ｊにおけるＷｎ，ｊは、各画素に供給される制御信号Ｒ（Ｒ０、Ｒ１、Ｒ２、Ｒ３）の論理を示す。式（３）では、Ｗｉ，ｍの論理とＷｎ，ｊの論理とが互いに同じ場合、Ｗｉ，ｍＷｎ，ｊは”１”になり、Ｗｉ，ｍの論理とＷｎ，ｊの論理とが互いに異なる場合、Ｗｉ，ｍＷｎ，ｊは”−１”になる。Ｗｉ，ｍＷｎ，ｊ＝”１”を論理０に読み替え、Ｗｉ，ｍＷｎ，ｊ＝”−１”を論理１に読み替えると、式（３）は、排他的論理和の演算を示している。すなわち、ウォルシュアダマール行列を用いた画素ＰＸの信号量の演算は、図３に示すスイッチＳＷを利用することができる。
【００５５】
以上、図１から図６に示した実施形態では、光電変換素子Ｐが欠陥を有する場合にも、差動増幅器ＡＭＰが生成するウォルシュアダマール変換係数Ｘ（ｎ，ｍ）のＳ／Ｎ比が劣化することを抑止するこができる。すなわち、欠陥を有する光電変換素子Ｐが発生する異常電流が、ウォルシュアダマール関数による画像データの符号化に影響することを抑えることできる。この結果、撮像装置１００は、光電変換素子Ｐが欠陥を有する場合にも、ウォルシュアダマール関数を用いて符号化した画像データを、Ｓ／Ｎが劣化することなく図１に示す演算回路５０でウォルシュアダマール変換を行い、各画素の信号に復号することができる。
【００５６】
また、欠陥を有する光電変換素子Ｐが発生する異常電流が画像データの符号化に影響することを抑えることできるため、欠陥補正回路６０により、欠陥画素の画像データを補正することができる。
【００５７】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００５８】
１０…光学系；２０…固体撮像素子；３０…総和演算回路；４０…Ａ／Ｄ変換回路；５０…演算回路；６０…欠陥補正回路；７０…オフセット・ゲイン補正回路；８０…表示装置；１００…撮像装置；ＡＭＰ、ＡＭＰ０、ＡＭＰ１…差動増幅器；Ｃ、／Ｃ…制御線；ＣＡＰ０、ＣＡＰ１…キャパシタ；ＣＤＥＣ…デコーダ部；ＣＮＴＬ…制御部；ＣＴＩＡ０、ＣＴＩＡ１…増幅器；ＤＴ…トランジスタ；ＭＮＳ…マイナス線；ＯＵＴ０、ＯＵＴ１…出力端子；Ｐ…光電変換素子；ＰＡ…画素アレイ；ＰＬＳ…プラス線；ＰＸ…画素；Ｒ、／Ｒ…制御線；ＲＤＥＣ…デコーダ部；ＳＷ、ＳＷ０、ＳＷ１…スイッチ；ＶＢＤＥＴ…基準電圧；Ｘ（ｎ，ｍ）…ウォルシュアダマール変換係数
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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