(57)【要約】【課題】暗電流の発生を低減することができる固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、半導体層と、画素トランジスタのゲートと、周辺回路トランジスタのゲートと、窒化シリコン膜と、サイドウォールとを備える。半導体層には、フォトダイオードとフローティングディフュージョンとが設けられる。画素トランジスタのゲートは半導体層の表面にゲート酸化膜を介して設けられる。周辺回路トランジスタのゲートは、半導体層の表面にゲート酸化膜を介して設けられる。窒化シリコン膜は、ゲート酸化膜を介して半導体層におけるフォトダイオードの上面に設けられる。サイドウォールは、画素トランジスタのゲートにおけるフォトダイオード側の側面を除く少なくとも一つの側面に設けられる。【選択図】図４
2016092203.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードとフローティングディフュージョンとが設けられた半導体層と、
前記半導体層の表面にゲート酸化膜を介して設けられ、前記フォトダイオードの電荷を前記フローティングディフュージョンへ転送する画素トランジスタのゲートと、
前記半導体層の表面に前記ゲート酸化膜を介して設けられた周辺回路トランジスタのゲートと、
前記ゲート酸化膜を介して前記半導体層における前記フォトダイオードの上面に設けられた窒化シリコン膜と、
前記画素トランジスタのゲートの両側面および前記周辺回路トランジスタのゲートの両側面のうち、前記画素トランジスタのゲートにおける前記フォトダイオード側の側面を除く少なくとも一つの側面に設けられたサイドウォールと
を備えることを特徴とする固体撮像装置。
【請求項２】
前記サイドウォールは、
前記画素トランジスタおよび前記周辺回路トランジスタのゲートの側面に設けられた窒化シリコン膜と、
前記窒化シリコン膜の外側に設けられた酸化シリコン膜からなるスペーサとを有する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記フォトダイオードの上面に設けられた窒化シリコン膜は、
前記画素トランジスタのゲートにおける前記フォトダイオード側の側面から上面の一部まで延在する
ことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記ゲート酸化膜を介して前記半導体層における前記フローティングディフュージョンの上面に設けられた窒化シリコン膜
を備えることを特徴とする請求項１ないし３のいずれか一つに記載の固体撮像装置。
【請求項５】
半導体層上にゲート酸化膜、画素トランジスタのゲート、および周辺回路トランジスタのゲートを形成する工程と、
前記半導体層内にフォトダイオードおよびフローティングディフュージョンを形成する工程と、
前記画素トランジスタのゲートと前記周辺回路トランジスタのゲートとを含む半導体層の上面に、窒化シリコン膜と酸化シリコン膜とを順次形成する工程と、
少なくとも前記フォトダイオードの形成領域上の前記酸化シリコン膜を選択的に覆う第１レジストを形成する工程と、
前記第１レジストをマスクに前記窒化シリコン膜および前記酸化シリコン膜をエッチバックしてサイドウォールを形成する工程と、
前記半導体層における前記第１レジストの形成領域以外の領域を選択的に覆う第２レジストを形成する工程と、
前記第２レジストをマスクに前記第１レジストの形成領域に残存する前記酸化シリコン膜をウェットエッチングにより除去する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来の固体撮像装置は、入射光を信号電荷へ光電変換する複数の光電変換素子が２次元に配列された撮像画素部と、この撮像画素部から信号電荷を読み出して信号処理する周辺回路部とを備える。この撮像画素部および周辺回路部は、同一の半導体基板上に設けられる場合がある。
【０００３】
また、かかる固体撮像装置では、周辺回路部の動作特性を向上させるために、周辺回路部におけるトランジスタとしてＬＤＤ（Lightly  Doped  Drain）型のトランジスタが採用されることがある。このＬＤＤ型のトランジスタは、ゲートの両側面に設けられたサイドウォールと、サイドウォールの下に位置する半導体基板の表層部に設けられたＬＤＤ領域と、ＬＤＤ領域に隣接してその外側に設けられたソース・ドレイン領域とを備える。
【０００４】
かかるサイドウォールは、サイドウォール形成用の絶縁膜を撮像画素部および周辺回路部を含む半導体基板の全面に形成したあと、異方性ドライエッチングを用いて全面をエッチバックすることで形成される。
【０００５】
このため、固体撮像装置は、全面のエッチバックによって撮像画素部における半導体基板の表面がダメージを受けて結晶欠陥が生じることがある。結晶欠陥に起因して発生する電子は、いわゆる暗電流として光電変換素子から流れ出たり、撮像画像中に白傷となって現れて画質劣化の原因となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１９９４５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態は、暗電流の発生を低減することができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、半導体層と、画素トランジスタのゲートと、周辺回路トランジスタのゲートと、窒化シリコン膜と、サイドウォールとを備える。半導体層には、フォトダイオードとフローティングディフュージョンとが設けられる。画素トランジスタのゲートは半導体層の表面にゲート酸化膜を介して設けられ、フォトダイオードの電荷をフローティングディフュージョンへ転送する。周辺回路トランジスタのゲートは、半導体層の表面にゲート酸化膜を介して設けられる。窒化シリコン膜は、ゲート酸化膜を介して半導体層におけるフォトダイオードの上面に設けられる。サイドウォールは、画素トランジスタのゲートの両側面および周辺回路トランジスタのゲートの両側面のうち、画素トランジスタのゲートにおけるフォトダイオード側の側面を除く少なくとも一つの側面に設けられる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、実施形態に係る固体撮像装置が備える画素の回路構成の一例を示す模式図である。
【図３】図３は、実施形態に係る固体撮像装置が備える画素の受光面側の面の一部を示す模式的な平面図である。
【図４】図４は、図３に示す画素のＡ−Ａ´線による模式的な断面および周辺回路部におけるトランジスタの模式的な断面を示す説明図である。
【図５】図５は、図３に示す画素のＡ−Ａ´線による断面部分および周辺回路部の断面部分の製造工程を説明するための図である。
【図６】図６は、図３に示す画素のＡ−Ａ´線による断面部分および周辺回路部の断面部分の製造工程を説明する図である。
【図７】図７は、図３に示す画素のＡ−Ａ´線による断面部分および周辺回路部の断面部分の製造工程を説明する図である。
【図８】図８は、図３に示す画素のＡ−Ａ´線による断面部分および周辺回路部の断面部分の製造工程を説明する図である。
【図９】図９は、図３に示す画素のＢ−Ｂ´線による断面部分の製造工程を説明する図である。
【図１０】図１０は、図３に示す画素のＣ−Ｃ´線による断面部分の製造工程を説明する図である。
【図１１】図１１は、図３に示す画素の面上におけるレジストを示す模式的な平面図である。
【図１２】図１２は、実施形態の変形例に係る撮像画素部の模式的な断面および周辺回路部におけるトランジスタの模式的な断面を示す説明図である。
【図１３】図１３は、実施形態の変形例に係る撮像画素部の断面部分の製造工程を説明する図である。
【図１４】図１４は、実施形態の変形例に係る画素の受光面側の面上におけるレジストを示す模式的な平面図である。
【図１５】図１５は、実施形態の他の変形例に係る撮像画素部の模式的な断面および周辺回路部におけるトランジスタの模式的な断面を示す説明図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法について詳細に説明する。なお、以下に示す実施形態によりこの発明が限定されるものではない。
【００１１】
図１は、実施形態に係る固体撮像装置１の概略構成を示すブロック図である。図１に示すように、固体撮像装置１は、半導体基板１０上に、撮像画素部２と周辺回路部４とを備える。また、周辺回路部４は、垂直走査回路１１と負荷回路１２とカラムＡＤＣ(Analog  Digital  Converter)回路１３と水平走査回路１４と基準電圧発生回路１５とタイミング制御回路１６とを備える。
【００１２】
撮像画素部２には、入射光を光電変換して蓄積する画素ＰＣが水平方向（行方向）ＲＤおよび垂直方法（列方向）ＣＤへ２次元アレイ（行列）状に配置される。この実施形態に係る画素ＰＣは、１つの単位セルが２つの画素を含む２画素１セル構造となっている。なお、画素ＰＣの回路構成および物理的な構造については、図２および図３を参照して後述する。
【００１３】
また、撮像画素部２には、水平方向ＲＤに画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、垂直方向ＣＤに画素ＰＣから読み出された電圧信号を伝送する垂直信号線Ｖｌｉｎが設けられる。
【００１４】
垂直走査回路１１は、読み出し対象となる画素ＰＣを行単位で順次選択する。負荷回路１２は、画素ＰＣから垂直信号線Ｖｌｉｎに列毎に電圧信号を読み出す。カラムＡＤＣ回路１３は、各画素ＰＣの電圧信号をＣＤＳ(Correlated  Double  Sampling)にて列毎にサンプリングする。
【００１５】
水平走査回路１４は、読み出し対象となる画素ＰＣを列単位で順次選択する。基準電圧発生回路１５は、カラムＡＤＣ回路１３に基準電圧ＶＲＥＦを出力する。この基準電圧ＶＲＥＦは、垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路１３へ入力される電圧信号と比較するために用いられる。タイミング制御回路１６は、垂直走査回路１１に対して各画素ＰＣの電圧信号の読み出しのタイミングを制御する。
【００１６】
かかる固体撮像装置１では、垂直走査回路１１によって垂直方向ＣＤに画素ＰＣが行毎に選択されるとともに、水平走査回路１４によって水平方向ＲＤに画素ＰＣが列毎に選択される。そして、負荷回路１２において、選択された画素ＰＣとの間でソースフォロワ動作が行われることにより、画素ＰＣから読み出された電圧信号が垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路１３に送られる。
【００１７】
次に、図２を参照して画素ＰＣの回路構成および動作について簡単に説明する。図２は、実施形態に係る固体撮像装置１が備える画素ＰＣの回路構成の一例を示す模式図である。図２に示すように、画素ＰＣは、２つのフォトダイオード（光電変換素子）ＰＤ１，ＰＤ２、２つの転送トランジスタＴＲＳ１，ＴＲＳ２を備える。さらに、画素ＰＣは、フローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、アドレストランジスタＡＤＲを備える。なお、これらの物理的な配置の一例については、後述する図３を用いて説明する。
【００１８】
各フォトダイオードＰＤ１，ＰＤ２は、カソードがグランドに接続され、アノードが転送トランジスタＴＲＳ１，ＴＲＳ２のソースに接続される。２つの転送トランジスタＴＲＳ１，ＴＲＳ２の各ドレインは、１つのフローティングディフュージョンＦＤに接続される。
【００１９】
各転送トランジスタＴＲＳ１，ＴＲＳ２は、転送ゲートに転送信号が入力されると、フォトダイオードＰＤ１，ＰＤ２によって光電変換された信号電荷をフローティングディフュージョンＦＤへ転送する。フローティングディフュージョンＦＤには、リセットトランジスタＲＳＴのソースが接続される。
【００２０】
また、リセットトランジスタＲＳＴのドレインは、電源電圧線Ｖｄｄに接続される。かかるリセットトランジスタＲＳＴは、ゲートへリセット信号が入力されると、フローティングディフュージョンＦＤの電位を電源電圧の電位にリセットする。
【００２１】
また、フローティングディフュージョンＦＤには、増幅トランジスタＡＭＰのゲートが接続される。かかる増幅トランジスタＡＭＰのソースは、アドレストランジスタＡＤＲのドレインに接続され、ドレインが電源電圧線Ｖｄｄに接続される。また、アドレストランジスタＡＤＲのソースは、出力信号線Ｖｓｉｇに接続される。垂直信号線Ｖｌｉｎは、出力信号線Ｖｓｉｇを介して電流源Ｔに接続される。
【００２２】
画素ＰＣでは、アドレストランジスタＡＤＲのゲートにアドレス信号が入力されると、フローティングディフュージョンＦＤへ転送されている信号電荷の電荷量に応じて増幅された信号が増幅トランジスタＡＭＰからアドレストランジスタＡＤＲを介して負荷回路１２へ出力される。
【００２３】
次に、図３を参照して画素ＰＣの物理的な構造について説明する。図３は、固体撮像装置１が備える画素ＰＣの受光面側の面の一部を示す模式的な平面図である。図３に示すように、画素ＰＣは、素子分離領域ＳＴＩによって電気的に分離された２つのフォトダイオードＰＤ１，ＰＤ２を備える。また、画素ＰＣは、２つのフォトダイオードＰＤ１，ＰＤ２の間に１つのフローティングディフュージョンＦＤを備える。つまり、かかる画素ＰＣの構造は、２つのフォトダイオードＰＤ１，ＰＤ２によって１つのフローティングディフュージョンＦＤを共有した２画素１セル構造である。
【００２４】
各フォトダイオードＰＤ１，ＰＤ２とフローティングディフュージョンＦＤとの間の半導体層２０上には、それぞれ、転送トランジスタＴＲＳ１，ＴＲＳ２の転送ゲートＴＧ１，ＴＧ２が配置される。また、半導体層２０におけるフローティングディフュージョンＦＤの隣には、素子分離領域ＳＴＩを介して接地電圧線Ｖｓｓが配置される。
【００２５】
また、かかる半導体層２０上には、フォトダイオードＰＤ２を挟んでフローティングディフュージョンＦＤとは反対側の領域にリセットトランジスタＲＳＴのゲートＧ１と増幅トランジスタＡＭＰのゲートＧ２とアドレストランジスタＡＤＲのゲートＧ３とが配置される。
【００２６】
また、半導体層２０におけるリセットトランジスタＲＳＴと増幅トランジスタＡＭＰとの間には、電源電圧線Ｖｄｄが配置される。さらに、半導体層２０におけるアドレストランジスタＡＤＲの隣には出力信号線Ｖｓｉｇが配置され、リセットトランジスタＲＳＴの隣にはフローティングディフュージョンＦＤ１が配置される。フローティングディフュージョンＦＤ１は、金属配線を介してフローティングディフュージョンＦＤと電気的に接続される。
【００２７】
実施形態に係る固体撮像装置１では、周辺回路部４におけるトランジスタのゲートの両側面に、ゲート下周辺の半導体層２０における表層部にソース・ドレイン領域を形成するためのサイドウォールが形成される。
【００２８】
かかるサイドウォールは、サイドウォール形成用の絶縁膜を撮像画素部２および周辺回路部４を含む半導体基板１０の全面に形成したあと、異方性ドライエッチングを用いて全面をエッチバックすることで形成される。
【００２９】
ここで、一般的な固体撮像装置では、周辺回路部におけるトランジスタのゲートの両側面にサイドウォールが形成されるに伴って、撮像画素部におけるトランジスタのゲートの両側面にもサイドウォールが形成される。
【００３０】
つまり、撮像画素部においても、エッチバックによって半導体層上に形成されたサイドウォール用の絶縁膜が除去されることになる。そして、フォトダイオードが位置する半導体層上の絶縁膜が除去されると、半導体層の表層部がダメージを受けて結晶欠陥が生じ、この結晶欠陥に起因して生じた電子がフォトダイオードに蓄積されて、いわゆる暗電流としてフォトダイオードから流れ出ることがある。
【００３１】
これは、撮像画素部において、エッチバックによってトランジスタのゲートにおけるフォトダイオード側の側面にサイドウォールが形成されることに伴って、フォトダイオードが位置する半導体層上の絶縁膜が除去されることが一因にある。
【００３２】
そこで、実施形態に係る固体撮像装置１では、画素ＰＣにおいて半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２上をマスクして周辺回路部４におけるトランジスタのゲートの両側面にサイドウォールを作ることで、暗電流の発生を低減させた。次に、図４を参照して、暗電流の発生の低減を可能とした実施形態に係る画素ＰＣについて具体的に説明する。
【００３３】
図４は、図３に示す画素ＰＣのＡ−Ａ´線による模式的な断面および周辺回路部４におけるトランジスタの模式的な断面を示す説明図である。図４では、同一の半導体基板１０上に設けられる撮像画素部２および周辺回路部４を分かり易く図示するために、図４の中央に表示された点線に対して右側を撮像画素部２とし、この点線に対して左側を周辺回路部４として図示している。
【００３４】
図４に示すように、フローティングディフュージョンＦＤ、転送トランジスタＴＲＳ２、およびフォトダイオードＰＤ２を含む画素ＰＣの断面は、図４の中央に表示された点線に対して右側に示す構造となっている。具体的には、画素ＰＣは、半導体層２０内にフォトダイオードＰＤ２とフローティングディフュージョンＦＤと暗電流抑制領域２３とを備える。
【００３５】
フォトダイオードＰＤ２は、Ｐ型の低濃度の不純物がイオン注入されたＳｉ層２１と、Ｐ型のＳｉ層２１における所定の深さ位置にＮ型の高濃度の不純物がイオン注入されることで形成されたＳｉ領域２２とのＰＮ接合によって形成される。フローティングディフュージョンＦＤは、Ｐ型のＳｉ層２１の表層部にＮ型の高濃度の不純物がイオン注入されることで形成される。暗電流抑制領域２３は、Ｐ型のＳｉ層２１におけるフォトダイオードＰＤ２上の表層部にＰ型の高濃度の不純物がイオン注入されることで形成される。
【００３６】
また、画素ＰＣは、半導体層２０におけるフォトダイオードＰＤ２とフローティングディフュージョンＦＤとの間の上面にゲート酸化膜２４を介して、例えば、ポリシリコンからなる転送ゲートＴＧ２を備える。転送ゲートＴＧ２の上面および側周面には、熱酸化膜２５が形成される。
【００３７】
転送ゲートＴＧ２におけるフローティングディフュージョンＦＤ側の側面には、転送ゲートＴＧ２の頂面から底面へ向かうに従って横幅が広くなった２層からなるサイドウォール３が設けられる。サイドウォール３は、転送ゲートＴＧ２の側面に設けられた、例えば、ＳｉＮ（窒化シリコン）からなる第１サイドウォール形成膜２６と、この第１サイドウォール形成膜２６の外側に設けられた、例えば、ＳｉＯ２（酸化シリコン）からなる第２サイドウォール形成膜２７とを備える。かかるサイドウォール３は、エッチバックによって周辺回路部４におけるトランジスタのゲートの両側面に形成されるサイドウォールと同時に形成される。
【００３８】
また、画素ＰＣは、撮像画素部２におけるトランジスタＴＲＳ１，ＴＲＳ２，ＡＤＲ，ＡＭＰ，ＲＳＴのシリサイド化を防止するための第１シリサイドブロック膜２８を備える。さらに、画素ＰＣは、転送ゲートＴＧ２の上面に達するコンタクトホールのエッチング形成時にそのエッチングを停止させるためのエッチングストッパ膜２９を備える。
【００３９】
第１サイドウォール形成膜２６は、サイドウォール３として転送ゲートＴＧ２におけるフローティングディフュージョンＦＤ側の側面に形成される。また、第１サイドウォール形成膜２６は、半導体層２０におけるフォトダイオードＰＤ２の上面、転送ゲートＴＧ２におけるフォトダイオードＰＤ２側の側面、および転送ゲートＴＧ２の上面の一部にも形成される。
【００４０】
第１シリサイドブロック膜２８は、第１サイドウォール形成膜２６の表面、転送ゲートＴＧ２の上面、転送ゲートＴＧ２の側面に設けられたサイドウォール３の表面、および半導体層２０におけるフローティングディフュージョンＦＤの上面を覆うように形成される。
【００４１】
エッチングストッパ膜２９は、第１シリサイドブロック膜２８の表面を覆うように形成される。これら、第１サイドウォール形成膜２６、第１シリサイドブロック膜２８、およびエッチングストッパ膜２９は、例えば、ＳｉＮ（窒化シリコン）からなり、いずれも入射する光の反射を防止するという同じ性質を有する。
【００４２】
画素ＰＣは、半導体層２０上のフォトダイオードＰＤ２に対応した領域に形成された第１サイドウォール形成膜２６、第１シリサイドブロック膜２８、およびエッチングストッパ膜２９により３層膜構造の反射防止膜９を備える。
【００４３】
反射防止膜９は、フォトダイオードＰＤ２に入射した光の反射を防止するための膜であり、画素ＰＣは、反射防止膜９がＳｉＮからなる同じ性質の３層の積層膜が形成される。
【００４４】
次に、図４の中央に表示された点線に対して左側に図示された周辺回路部４について説明する。なお、周辺回路部４に示す構成要素のうち、撮像画素部２に示す構成要素と同じ構成要素については、撮像画素部２に示す符号と同一の符号を付している。
【００４５】
図４に示すように、周辺回路部４は、半導体層２０の上面にゲート酸化膜２４を介して、例えば、ポリシリコンからなるゲート５０を備える。ゲート５０の上面には、シリサイド層６０が形成される。また、ゲート５０の側周面には、熱酸化膜２５が形成される。
【００４６】
ゲート５０の両側面には、ゲート５０の頂面から底面へ向かうに従って横幅が広くなった２層からなるサイドウォール３が設けられる。サイドウォール３は、ゲート５０の側面に設けられた、例えば、ＳｉＮ（窒化シリコン）からなる第１サイドウォール形成膜２６と、このサイドウォール形成膜２６の外側に設けられた、例えば、ＳｉＯ２（酸化シリコン）からなる第２サイドウォール形成膜２７とを備える。
【００４７】
また、周辺回路部４は、半導体層２０内にＬＤＤ（Lightly  Doped  Drain）領域４０ａ，４０ｂとソース領域４１とドレイン領域４２とを備える。ＬＤＤ領域４０ａ，４０ｂは、電界を緩和してホットキャリアの発生を抑制または防止するためのものであり、Ｐ型のＳｉ層２１におけるサイドウォール３の直下の表層部にＮ型の高濃度の不純物がイオン注入されることで形成される。
【００４８】
ソース領域４１は、Ｐ型のＳｉ層２１におけるＬＤＤ領域４０ａに隣接する表層部にＮ型の高濃度の不純物がイオン注入されることで形成される。ドレイン領域４２は、Ｐ型のＳｉ層２１におけるＬＤＤ領域４０ｂに隣接する表層部にＮ型の高濃度の不純物がイオン注入されることで形成される。また、半導体層２０におけるソース領域４１およびドレイン領域４２の上には、ソース・ドレイン領域４１，４２の電気抵抗を低減するためのシリサイド層６１，６２が形成される。以上の構成は、周辺回路部４におけるトランジスタがＮ型トランジスタの場合である。Ｐ型トランジスタの場合は、Ｓｉ層２１にＮ型の低濃度の不純物、ＬＤＤ領域４０ａ, ４０ｂおよびソース・ドレイン領域４１，４２にＰ型の高濃度の不純物を注入することで形成される。
【００４９】
また、周辺回路部４は、ゲート５０の上面に達するコンタクトホールのエッチング形成時にそのエッチングを停止させるためのエッチングストッパ膜２９を備える。エッチングストッパ膜２９は、半導体層２０におけるソース領域４１の上面、ゲート５０の両側面に設けられたサイドウォール３の表面、ゲート５０の上面、および半導体層２０におけるドレイン領域４２の上面を覆うように形成される。
【００５０】
このように、周辺回路部４では、ゲート酸化膜２４、ゲート５０、Ｐ型のＳｉ層２１、サイドウォール３直下のＬＤＤ領域４０ａ，４０ｂ、ＬＤＤ領域４０ａ，４０ｂに隣接するソース・ドレイン領域４１，４２によってＬＤＤ型トランジスタ６が構成される。
【００５１】
この実施形態に係る固体撮像装置１は、ＬＤＤ型トランジスタ６のゲート５０の両側面にはサイドウォール３が形成されているが、転送ゲートＴＧ１，ＴＧ２におけるフォトダイオードＰＤ１，ＰＤ２側の側面にはサイドウォール３が形成されていない。これは、第１、第２サイドウォール形成膜２６，２７を撮像画素部２および周辺回路部４における半導体層２０の上面に形成した後、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面を覆うレジストをマスクとしてエッチバックを行っているからである。
【００５２】
具体的には、エッチバックの際には、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面、転送ゲートＴＧ１，ＴＧ２におけるフォトダイオードＰＤ１，ＰＤ２側の側面、および転送ゲートＴＧ１，ＴＧ２の上面の一部を覆うレジストをマスクとして使用する。
【００５３】
これにより、エッチバックによって、転送ゲートＴＧ１，ＴＧ２におけるフローティングディフュージョンＦＤ側の側面にはサイドウォール３が形成されるが、フォトダイオードＰＤ１，ＰＤ２側の側面にはサイドウォール３が形成されない。つまり、かかる側面にサイドウォール３が形成されないということは、エッチバックによって半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面がダメージを受けることがないということである。
【００５４】
また、第１サイドウォール形成膜２６の上面に形成された第２サイドウォール形成膜２７は、ウェットエッチングによって除去される。したがって、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面は第１サイドウォール形成膜２６によって半導体層２０表面へのエッチングが阻止される。このため、画素ＰＣは、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面がダメージを受けることがないので、暗電流の発生を低減することができる。
【００５５】
また、画素ＰＣは、ウェットエッチングで第２サイドウォール形成膜２７を除去しているので、ドライエッチングで第２サイドウォール形成膜２７を除去する場合に比べて、第１サイドウォール形成膜２６の膜厚のばらつきを抑制することができる。また、第１サイドウォール形成膜２６は、反射防止膜９を構成する一つの膜である。このため、画素ＰＣは、ウェットエッチングによって第２サイドウォール形成膜２７が除去されることで、ドライエッチングに比べて、第１サイドウォール形成膜２６の膜表面の荒れが抑えられ、反射防止機能を向上させることができる。
【００５６】
次に、かかる撮像画素部２の形成方法を含む固体撮像装置１の製造方法の一例について、図５〜図１１を参照して説明する。図５〜図８は、図３に示す画素ＰＣのＡ−Ａ´線による断面部分および周辺回路部４の断面部分の製造工程を説明する図である。なお、図５〜図８では、同一の半導体基板１０上に設けられる撮像画素部２および周辺回路部４を分かり易く図示するために、図５〜図８の中央に表示された点線に対して右側を撮像画素部２とし、この点線に対して左側を周辺回路部４として図示している。
【００５７】
また、図９は図３に示す画素ＰＣのＢ−Ｂ´線による断面部分の製造工程を説明する図であり、図１０は図３に示す画素ＰＣのＣ−Ｃ´線による断面部分の製造工程を説明する図である。また、図１１は、図３に示す画素ＰＣの面上におけるレジストを示す模式的な平面図である。なお、固体撮像装置１における撮像画素部２および周辺回路部４以外の部分の製造方法は、一般的なＣＭＯＳイメージセンサと同様である。このため、以下では、固体撮像装置１における撮像画素部２および周辺回路部４を示す部分の製造工程を選択的に示している。
【００５８】
先ず、図５〜図８を参照して図３に示す画素ＰＣのＡ−Ａ´線による断面および周辺回路部４の断面における製造工程について説明する。図５（ａ）に示すように、Ｓｉウェハなどの半導体基板１０（図１参照）上に、例えば、ボロンなどのＰ型の低濃度の不純物がドープされたＳｉ層をエピタキシャル成長させることにより、所定の厚さのＰ型のＳｉ層２１を形成する。もしくは、Ｐ型のＳｉ層２１は、例えば、リンなどのＮ型の低濃度の不純物がドープされたＳｉ層をエピタキシャル成長させたものに、ボロンなどのＰ型の不純物をイオン注入して作成してもよい。これにより半導体層２０が形成される。
【００５９】
次に、半導体層２０の上面に、例えば、膜厚が２〜１０ｎｍのＳｉＯ２からなるゲート酸化膜２４を形成する。ここでは、撮像画素部２におけるゲート酸化膜２４の膜厚を、例えば、１０ｎｍとし、周辺回路部４におけるゲート酸化膜２４の膜厚を、例えば、２ｎｍとしている。
【００６０】
そして、半導体層２０の上面にゲート酸化膜２４を介してゲート形成用のポリシリコン膜を形成し、当該膜を前述した転送ゲートＴＧ２およびゲート５０の形成位置を覆うレジストをマスクとしてエッチングする。これにより、撮像画素部２における半導体層２０の上面に転送ゲートＴＧ２が形成され、周辺回路部４における半導体層２０の上面にゲート５０が形成される。また、転送ゲートＴＧ２およびゲート５０の表面には、熱酸化によって熱酸化膜２５を形成する。
【００６１】
そして、撮像画素部２において、半導体層２０における所定の深さ位置へ、ゲート酸化膜２４を介して、例えば、リンやヒ素などのＮ型の不純物をイオン注入して、Ｐ型のＳｉ層２１にＮ型のＳｉ領域２２を形成する。Ｎ型のＳｉ領域２２は、転送ゲートＴＧ２をマスクにしたセルフアラインで形成されるが、転送ゲートＴＧ２を形成する前に半導体層２０を前述したフォトダイオードＰＤ２の形成位置以外を覆うレジストをマスクとして、マスク越しにイオン注入することで形成してもよい。これにより、半導体層２０には、Ｐ型のＳｉ層２１とＮ型のＳｉ領域２２とのＰＮ接合によって、フォトダイオードＰＤ２である光電変換素子が形成される。
【００６２】
続いて、撮像画素部２において、半導体層２０におけるフォトダイオードＰＤ２上の表層部へ、ゲート酸化膜２４を介して、例えば、濃度が１×１０１２／ｃｍ２〜１×１０１５／ｃｍ２のボロンなどのＰ型の高濃度の不純物をイオン注入して、暗電流抑制領域２３を形成する。これは、転送ゲートＴＧ２をマスクにしたセルフアラインで垂直もしくは斜めにイオン注入することで形成してもよいし、転送ゲートＴＧ２を形成する前あるいは形成した後においてレジストマスク越しにイオン注入することで形成してもよい。その後、イオン注入による半導体層２０の結晶欠陥を回復させるために、例えば、温度が９００℃〜１１００℃のアニール処理を行う。
【００６３】
次に、周辺回路部４において、半導体層２０における表層部へ、ゲート酸化膜２４を介して、例えば、リンやヒ素などのＮ型の高濃度の不純物をイオン注入して、Ｐ型のＳｉ層２１にＬＤＤ領域４０ａ，４０ｂを形成する。ＬＤＤ領域４０ａ，４０ｂは、ゲート５０をマスクにしたセルフアラインで形成される。
【００６４】
続いて、図５（ｂ）に示すように、撮像画素部２および周辺回路部４における半導体層２０の上面に、例えば、ＣＶＤ（Chemical  Vapor  Deposition）を用いて膜厚が５〜５０ｎｍのＳｉＮからなる第１サイドウォール形成膜２６を形成する。その後、第１サイドウォール形成膜２６の上面に、例えば、ＴＥＯＳ（テトラエトキシシラン）を用いて膜厚が１０〜１００ｎｍでＳｉＯ２からなる第２サイドウォール形成膜２７を形成する。
【００６５】
そして、図５（ｃ）に示すように、第２サイドウォール形成膜２７の上面に、半導体層２０におけるフォトダイオードＰＤ２の上面および転送ゲートＴＧ２におけるフォトダイオードＰＤ２側の上面の一部を覆うレジストＲ１を形成する。
【００６６】
ここで、より具体的に画素ＰＣの面上におけるレジストＲ１の形成位置について図１１を参照しながら説明する。図１１に示すように、レジストＲ１は、フォトダイオードＰＤ１，ＰＤ２の上面、転送ゲートＴＧ１，ＴＧ２におけるフォトダイオードＰＤ１，ＰＤ２側の上面の一部、ゲートＧ１〜Ｇ３におけるフォトダイオードＰＤ２側の上面の一部を覆うように形成する。また、レジストＲ１は、画素ＰＣにおいてゲートＧ１〜Ｇ３を挟んでフォトダイオードＰＤ２と対向する領域にも形成する。
【００６７】
レジストＲ１における転送ゲートＴＧ１，ＴＧ２側の端部は、転送ゲートＴＧ１，ＴＧ２上に乗り上がっている。具体的には、レジストＲ１における転送ゲートＴＧ１，ＴＧ２側の端部は、転送ゲートＴＧ１，ＴＧ２の上面におけるフォトダイオードＰＤ１，ＰＤ２側の端から、例えば、５０ｎｍ乗り上がる。
【００６８】
これにより、エッチバックの際に、フォトダイオードＰＤ１，ＰＤ２上の第１、第２サイドウォール形成膜２６，２７がエッチングされないため、転送ゲートＴＧ１，ＴＧ２におけるフォトダイオードＰＤ１，ＰＤ２側の側面にサイドウォール３が形成されることがない。
【００６９】
図５（ｃ）の説明に戻って、かかるレジストＲ１をマスクとして、ドライエッチングにより、第１サイドウォール形成膜２６および第２サイドウォール形成膜２７をエッチバックする。こうして、図６（ａ）に示すように、ＬＤＤ型トランジスタ６のゲート５０の両側面、および転送ゲートＴＧ２におけるフローティングディフュージョンＦＤ側の側面にサイドウォール３が形成される。ここでは、エッチバックによってゲート５０および転送ゲートＴＧ２の側面に第１のサイドウォール形成膜２６を介して残留する第２のサイドウォール形成膜２７が、サイドウォール３のスペーサとなる。なお、図示していないが、サイドウォール３は転送ゲートＴＧ１におけるフローティングディフュージョンＦＤ側の側面、およびゲートＧ１〜Ｇ３における各ゲートＧ１〜Ｇ３に対向する側の側面にも形成される。
【００７０】
その後、撮像画素部２において、半導体層２０におけるフローティングディフュージョンＦＤの形成位置へ、ゲート酸化膜２４を介して、例えば、リンなどのＮ型の高濃度の不純物をイオン注入して、Ｐ型のＳｉ層２１にフローティングディフュージョンＦＤを形成する。
【００７１】
また、周辺回路部４において、半導体層２０におけるソース領域４１およびドレイン領域４２の形成位置へ、ゲート酸化膜２４を介して、例えば、リンやヒ素などのＮ型の高濃度の不純物をイオン注入して、Ｐ型のＳｉ層２１にソース領域４１およびドレイン領域４２を形成する。ソース領域４１およびドレイン領域４２は、ゲート５０およびサイドウォール３をマスクにしたセルフアラインで形成される。その後、イオン注入された領域を活性化させるために、例えば、温度が９００℃〜１１００℃のアニール処理を行う。
【００７２】
続いて、図６（ｂ）に示すように、周辺回路部４および撮像画素部２における半導体層２０の上面にレジストＲ２を形成する。周辺回路部４におけるレジストＲ２は、半導体層２０上に設けられたＬＤＤ型トランジスタ６を覆うように形成する。一方、撮像画素部２におけるレジストＲ２は、半導体層２０におけるフローティングディフュージョンＦＤの上面および転送ゲートＴＧ２におけるフローティングディフュージョンＦＤ側の上面の一部を覆うように形成する。
【００７３】
ここで、より具体的に画素ＰＣの面上におけるレジストＲ２の形成位置について再び図１１を参照しながら説明する。図１１に示すように、レジストＲ２は、フローティングディフュージョンＦＤの上面、転送ゲートＴＧ１，ＴＧ２におけるフローティングディフュージョンＦＤ側の上面の一部、およびゲートＧ１〜Ｇ３の上面を覆うように形成される。
【００７４】
図６（ｂ）の説明に戻って、レジストＲ２における転送ゲートＴＧ２側の端部は、第２サイドウォール形成膜２７における転送ゲートＴＧ２側の端部に接しておらず、当該端部から所定の距離ｄだけ離れている。なお、図示していないが、レジストＲ２における転送ゲートＴＧ１側の端部も同様に第２サイドウォール形成膜２７における転送ゲートＴＧ１側の端部から所定の距離ｄだけ離れている。ここで距離ｄは露光機の精度に依存して定められる距離であり、例えば、５０〜１００ｎｍとすることが好ましい。
【００７５】
これにより、画素ＰＣは、第２サイドウォール形成膜２７を除去する際に、転送ゲートＴＧ１，ＴＧ２に乗り上がっている第２サイドウォール形成膜２７を確実に除去することができる。したがって、画素ＰＣは、転送ゲートＴＧ１，ＴＧ２の上面に残留した第２サイドウォール形成膜２７の剥がれによるダストの発生を防止することができる。
【００７６】
図６（ｃ）に示すように、かかるレジストＲ２をマスクとして、ＤＨＦ（希フッ酸）またはＢＨＦ（バッファードフッ酸）を用いたウェットエッチングにより、マスクに覆われていない第２サイドウォール形成膜２７を除去する。画素ＰＣは、第２サイドウォール形成膜２７の除去をウェットエッチングによって行うため、ドライエッチングで第２サイドウォール形成膜２７を除去する場合に比べて、第１サイドウォール形成膜２６の膜厚のばらつきを抑制することができる。また、第１サイドウォール形成膜２６は、反射防止膜９を構成する一つの膜である。このため、画素ＰＣは、ウェットエッチングによって第２サイドウォール形成膜２７を除去することで、ドライエッチングに比べて、第１サイドウォール形成膜２６の膜表面の荒れが抑えられ、反射防止機能を向上させることができる。
【００７７】
続いて、図７（ａ）に示すように、撮像画素部２および周辺回路部４における半導体層２０の上面に、例えば、ＣＶＤ法によって膜厚が５〜３０ｎｍのＳｉＮからなる第１シリサイドブロック膜２８を形成する。その後、第１シリサイドブロック膜２８の上面に、例えば、プラズマＴＥＯＳ法によって膜厚が２０〜５０ｎｍのＳｉＯ２からなる第２シリサイドブロック膜３０を形成する。
【００７８】
そして、撮像画素部２における第２シリサイドブロック膜３０の上面にのみレジストＲ３を形成する。その後、図７（ｂ）に示すように、かかるレジストＲ３をマスクとして、ウェットエッチングにより、周辺回路部４における半導体層２０の上面に形成されたゲート酸化膜２４、第１シリサイドブロック膜２８、および第２シリサイドブロック膜３０を除去する。また、かかるウェットエッチングにより、サイドウォール３を含むゲート５０の表面に形成された第１シリサイドブロック膜２８および第２シリサイドブロック膜３０も除去される。このとき、ゲート５０の上面に形成された熱酸化膜２５も一緒に除去される。これにより、周辺回路部４における半導体層２０の表面およびゲート５０の上面が露出する。
【００７９】
続いて、図７（ｃ）に示すように、撮像画素部２における第２シリサイドブロック膜３０をウェットエッチングによって取り除いた後、第１シリサイドブロック膜２８の上面および周辺回路部４における半導体層２０の上面に、スパッタリングによって、金属膜３１を形成する。金属膜３１としては、例えば、Ｎｉ（ニッケル）膜、Ｔｉ（チタン）膜、Ｃｏ（コバルト）膜、Ｗ（タングステン）膜、およびＰｔ（白金）膜などが挙げられる。
【００８０】
そして、図８（ａ）に示すように、アニール処理を行うことで、周辺回路部４において、金属膜３１と露出した半導体層２０の表面のシリコンおよびゲート５０の上面のシリコンとを反応させて、シリサイド層６０，６１，６２を形成する。シリサイド層６０，６１，６２としては、例えば、ＮｉＳｉ（ニッケルシリサイド）、ＴｉＳｉ２（チタンシリサイド）、ＣｏＳｉ２（コバルトシリサイド）、ＷＳｉ２（タングステンシリサイド）、およびＰｔＳｉ（白金シリサイド）などが挙げられる。
【００８１】
そして、周辺回路部４においてシリサイド化したあと、ウェットエッチングによって、撮像画素部２および周辺回路部４における未反応の金属膜３１を除去する。
【００８２】
次に、図８（ｂ）に示すように、撮像画素部２および周辺回路部４における半導体層２０の上面に、例えば、ＣＶＤを用いて膜厚が２０〜５０ｎｍのＳｉＮからなるコンタクトホール形成用のエッチングストッパ膜２９を形成する。
【００８３】
その後、図８（ｃ）に示すように、エッチングストッパ膜２９の上面に、例えば、ＣＶＤを用いてＳｉＯ２からなる層間絶縁膜３２を形成する。そして、例えば、ＣＭＰ（Chemical  Mechanical  Polishing）を用いて層間絶縁膜３２の表面を平坦化する。
【００８４】
次に、撮像画素部２における層間絶縁膜３２の上面に、コンタクトホールを形成するための図示しない所定形状のレジストを形成する。かかるレジストをマスクとして、撮像画素部２における転送ゲートＴＧ２上の第１シリサイドブロック膜２８、エッチングストッパ膜２９、および層間絶縁膜３２をエッチングして、コンタクトホール７を形成する。また、同様にして、周辺回路部４におけるゲート５０上のエッチングストッパ膜２９および層間絶縁膜３２をエッチングして、コンタクトホール７を形成する。
【００８５】
そして、コンタクトホール７の内部表面に絶縁膜８１を形成し、かかるコンタクトホール７の内部に導電膜８０を埋め込んで、コンタクトプラグ８を形成する。その後、層間絶縁膜３２の上面に図示しない多層配線層を形成する。
【００８６】
こうして、撮像画素部２では、半導体層２０上のフォトダイオードＰＤ１，ＰＤ２に対応した領域に、第１サイドウォール形成膜２６、第１シリサイドブロック膜２８、およびエッチングストッパ膜２９により３層構造の反射防止膜９が形成される。
【００８７】
反射防止膜９の膜厚は、第１サイドウォール形成膜２６、第１シリサイドブロック膜２８、およびエッチングストッパ膜２９の３つの膜厚の合計で決定される。この実施形態では、第１サイドウォール形成膜２６の膜厚がエッチングによってばらつくことがないので、反射防止膜９の膜厚調整を容易に行うことができる。
【００８８】
次に、図９および図１０を参照して図３に示す画素ＰＣのＢ−Ｂ´線およびＣ−Ｃ´線による断面部分の製造工程について説明する。ここでは、撮像画素部２における半導体層２０の上面に第２サイドウォール形成膜２７が形成された状態から説明する。なお、かかる断面に示す構成要素のうち、図３に示す画素ＰＣのＡ−Ａ´線による断面に示す構成要素と同じ構成要素については、同一の符号を付している。
【００８９】
図９（ａ）および図１０（ａ）に示すように、第２サイドウォール形成膜２７の上面に、所定形状のレジストＲ１を形成する。具体的には、図９（ａ）に示すレジストＲ１は、半導体層２０におけるフォトダイオードＰＤ２の上面および増幅トランジスタＡＭＰのゲートＧ２におけるフォトダイオードＰＤ２側の上面の一部を覆うように形成される。また、図１０（ｂ）に示すレジストパターンＲ１は、半導体層２０におけるフォトダイオードＰＤ２の上面および半導体層２０におけるフォトダイオードＰＤ２に隣接する素子分離領域ＳＴＩの上面を覆うように形成される。
【００９０】
図９（ａ）に示すように（図１１も参照）、レジストＲ１におけるゲートＧ１〜Ｇ３側の端部は、ゲートＧ１〜Ｇ３上に乗り上がっている。具体的には、レジストＲ１におけるゲートＧ１〜Ｇ３側の端部は、ゲートＧ１〜Ｇ３の上面におけるフォトダイオードＰＤ２側の端から、例えば、５０ｎｍ乗り上がる。
【００９１】
そして、かかるレジストＲ１をマスクとして、ドライエッチングにより、マスクに覆われていない第１サイドウォール形成膜２６および第２サイドウォール形成膜２７をエッチバックする。
【００９２】
その後、画素ＰＣのＢ−Ｂ´線による断面においては、図９（ｂ）に示すように、ゲートＧ２の上面およびゲートＧ２に乗り上げた第２サイドウォール形成膜２７の上面を覆うレジストＲ２を形成する。具体的には、図９（ｂ）に示すように（図１１も参照）、レジストＲ２におけるフォトダイオードＰＤ２側の端部は、半導体層２０内に設けられたフォトダイオードＰＤ２に隣接する素子分離領域ＳＴＩ上に位置する。また、レジストＲ２におけるフォトダイオードＰＤ２側の端部とは反対側の端部も、半導体層２０内に設けられた素子分離領域ＳＴＩ上に位置する。
【００９３】
一方、画素ＰＣのＣ−Ｃ´線による断面においては、図１０（ｂ）に示すように、フォトダイオードＰＤ２に隣接する素子分離領域ＳＴＩ上に位置する第２サイドウォール形成膜２７の上面を覆うようにレジストＲ２を形成する。具体的には、図１０（ｂ）に示すように（図１１も参照）、レジストＲ２におけるフォトダイオードＰＤ２側の端部は、半導体層２０内に設けられたフォトダイオードＰＤ２に隣接する素子分離領域ＳＴＩ上に位置する。また、レジストＲ２におけるフォトダイオードＰＤ２側の端部とは反対側の端部も、半導体層２０内に設けられた素子分離領域ＳＴＩ上に位置する。
【００９４】
上述のように、レジストＲ２におけるフォトダイオードＰＤ２側の端部は、フォトダイオードＰＤ２と素子分離層ＳＴＩとの境界を超えない位置に設定される。それにより、半導体層２０におけるフォトダイオードＰＤ２と素子分離領域ＳＴＩとの境界の上に、第２サイドウォール形成膜２７が残ることがない。
【００９５】
そして、かかるレジストＲ２をマスクとして、ウェットエッチングにより、マスクに覆われていない第２サイドウォール形成膜２７を除去する。図９（ｃ）および図１０（ｃ）に示すように、レジストＲ２に覆われていないフォトダイオードＰＤ２上に位置する第２サイドウォール形成膜２７は除去され、レジストＲ２に覆われた素子分離領域ＳＴＩ上に位置する第２サイドウォール形成膜２７は残る。また、素子分離領域ＳＴＩ上に位置する第２サイドウォール形成膜２７の端部は、ウェット液の浸み込みにより、その端部の一部が除去される。
【００９６】
このように、画素ＰＣは、素子分離領域ＳＴＩに位置する第２サイドウォール形成膜２７の端部がウェット液を吸収する役目を果たす。これにより、画素ＰＣは、ウェットエッチングによって第１サイドウォール形成膜２６表面への負荷を軽減することができる。また、画素ＰＣは、半導体層２０における素子分離領域ＳＴＩの上面が常に第１サイドウォール形成膜２６に覆われている。したがって、画素ＰＣは、半導体層２０における素子分離領域ＳＴＩの上面が第１サイドウォール形成膜２６によって半導体層２０表面へのエッチングが阻止される。このため、画素ＰＣは、第２サイドウォール形成膜２７をウェットエッチングで除去する際に素子分離領域ＳＴＩが削れることはない。
【００９７】
上述したように、実施形態に係る固体撮像装置１は、ＬＤＤ型トランジスタ６のゲート５０の両側面にはサイドウォール３が形成されているが、転送ゲートＴＧ１，ＴＧ２におけるフォトダイオードＰＤ１，ＰＤ２側の側面にはサイドウォール３が形成されていない。これは、第１、第２サイドウォール形成膜２６，２７を撮像画素部２および周辺回路部４における半導体層２０の上面に形成した後、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面を覆うレジストをマスクとしてエッチバックを行っているからである。
【００９８】
具体的には、エッチバックの際には、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面、転送ゲートＴＧ１，ＴＧ２におけるフォトダイオードＰＤ１，ＰＤ２側の側面、および転送ゲートＴＧ１，ＴＧ２の上面の一部を覆うレジストＲ１をマスクとして使用する。
【００９９】
これにより、エッチバックによって、転送ゲートＴＧ１，ＴＧ２におけるフローティングディフュージョンＦＤ側の側面にはサイドウォール３が形成されるが、フォトダイオードＰＤ１，ＰＤ２側の側面にはサイドウォール３が形成されない。つまり、かかる側面にサイドウォール３が形成されないということは、エッチバックによって半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面がダメージを受けることがないということである。
【０１００】
また、第１サイドウォール形成膜２６の上面に形成された第２サイドウォール形成膜２７は、ウェットエッチングによって除去される。したがって、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面は第１サイドウォール形成膜２６によって半導体層２０表面へのエッチングが阻止される。このため、画素ＰＣは、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面がダメージを受けることがないので、暗電流の発生を低減することができる。
【０１０１】
また、画素ＰＣは、ウェットエッチングで第２サイドウォール形成膜２７を除去しているので、ドライエッチングで第２サイドウォール形成膜２７を除去する場合に比べて、第１サイドウォール形成膜２６の膜厚のばらつきを抑制することができる。また、第１サイドウォール形成膜２６は、反射防止膜９を構成する一つの膜である。このため、画素ＰＣは、ウェットエッチングによって第２サイドウォール形成膜２７が除去されることで、ドライエッチングに比べて、第１サイドウォール形成膜２６の膜表面の荒れが抑えられ、反射防止機能を向上させることができる。
【０１０２】
なお、実施形態に係る撮像画素部の構成は、図４に示す構成に限定されるものでない。次に図１２を参照して、実施形態の変形例に係る撮像画素部について説明する。図１２は、実施形態の変形例に係る撮像画素部２ａを示す説明図である。なお、図１２では、図１２の中央に表示された点線に対して右側を撮像画素部２ａとし、この点線に対して左側を周辺回路部４として図示している。また、以下の説明では、図１２に示す撮像画素部２ａおよび周辺回路部４の構成要素のうち、図４に示す構成要素と同一の構成要素については、図４に示す符号と同じ符号を付すことにより、その説明を省略する。
【０１０３】
図１２に示すように、撮像画素部２ａは、転送ゲートＴＧ２におけるフォトダイオードＰＤ２側の側面に第２サイドウォール形成膜２７を備える。具体的には、第２サイドウォール形成膜２７は、一方の端部が転送ゲートＴＧ２におけるフォトダイオードＰＤ２側の上面の一部に乗り上げており、他方の端部が半導体層２０におけるフォトダイオードＰＤ２上に位置している。
【０１０４】
かかる第２サイドウォール形成膜２７は、ウェットエッチングによって半導体層２０におけるフォトダイオードＰＤ２上の第２サイドウォール形成膜２７を除去する際にウェット液を吸収させるために残した部位である。これにより、撮像画素部２ａは、第２サイドウォール形成膜２７の残存部位によって、ウェット液による第１サイドウォール形成膜２６表面への負荷を軽減することができる。なお、図示していないが、第２サイドウォール形成膜２７は、転送ゲートＴＧ１におけるフォトダイオードＰＤ１側の側面にも同様に形成される。
【０１０５】
図１３および図１４を参照して、撮像画素部２ａの製造工程について説明する。図１３は、実施形態の変形例に係る撮像画素部２ａの断面部分の製造工程を説明する図である。図１４は、実施形態の変形例に係る画素ＰＣａの受光面側の面上におけるレジストを示す模式的な平面図である。ここでは、レジストＲ１をマスクとして、ドライエッチングによって転送ゲートＴＧ２におけるフローティングディフュージョンＦＤ側の側面にサイドウォール３が形成された状態から説明する。
【０１０６】
図１３（ａ）に示すように、半導体層２０におけるフォトダイオードＰＤ２の上面および転送ゲートＴＧ２におけるフォトダイオードＰＤ２側の上面の一部を覆うように形成されたレジストＲ１を除去する。
【０１０７】
次に、図１３（ｂ）に示すように、転送ゲートＴＧ２の上面および転送ゲートＴＧ２に乗り上げた第２サイドウォール形成膜２７の上面を覆うレジストＲ２ａを形成する。具体的には、図１３（ｂ）および図１４に示すように、レジストＲ２ａにおけるフォトダイオードＰＤ１，ＰＤ２側の端部は、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２上に位置する。
【０１０８】
そして、かかるレジストＲ２ａをマスクとして、ウェットエッチングにより、マスクに覆われていない第２サイドウォール形成膜２７を除去する。図１３（ｃ）に示すように、レジストＲ２ａに覆われていないフォトダイオードＰＤ１，ＰＤ２上に位置する第２サイドウォール形成膜２７は除去され、レジストＲ２ａに覆われたフォトダイオードＰＤ１，ＰＤ２上に位置する第２サイドウォール形成膜２７は残る。また、フォトダイオードＰＤ１，ＰＤ２上に位置する第２サイドウォール形成膜２７の端部は、ウェット液の浸み込みにより、その端部の一部が除去される。
【０１０９】
このように、フォトダイオードＰＤ１，ＰＤ２上に位置する第２サイドウォール形成膜２７の端部がウェット液を吸収する役目を果たす。これにより、撮像画素部２ａは、第２サイドウォール形成膜２７の残存部位によって、ウェット液による第１サイドウォール形成膜２６表面への負荷を軽減することができる。
【０１１０】
また、かかる実施形態においても、撮像画素部２ａは、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面がエッチバックによってダメージを受けることがないので、暗電流の発生を低減することができる。
【０１１１】
次に、図１５を参照して、実施形態の他の変形例に係る撮像画素部について説明する。図１５は、実施形態の他の変形例に係る撮像画素部２ｂを示す説明図である。なお、図１５では、図１５の中央に表示された点線に対して右側を撮像画素部２ｂとし、この点線に対して左側を周辺回路部４として図示している。また、以下の説明では、図１５に示す撮像画素部２ｂおよび周辺回路部４の構成要素のうち、図４に示す構成要素と同一の構成要素については、図４に示す符号と同じ符号を付すことにより、その説明を省略する。
【０１１２】
図１５に示すように、撮像画素部２ｂは、転送ゲートＴＧ２の上面および両側面が、第１サイドウォール形成膜２６と第１シリサイドブロック膜２８とエッチングストッパ膜２９との３層の積層膜で覆われている。具体的には、撮像画素部２ｂは、転送トランジスタＴＲＳ２における転送ゲートＴＧ２の両側面にエッチバックによって作られるサイドウォールが設けられていない。なお、図示していないが、撮像画素部２ｂは、転送トランジスタＴＲＳ１における転送ゲートＴＧ１の両側面にもサイドウォールが同様に設けられていない。
【０１１３】
撮像画素部２ｂは、前述した撮像画素部２と異なり、転送ゲートＴＧ２におけるフローティングディフュージョンＦＤ側にサイドウォールが設けられていない。これは、第１、第２サイドウォール形成膜２６，２７を形成したあと、ゲートＧ１〜Ｇ３の領域を除く撮像画素部２の全面を覆うレジストをマスクとしてエッチバックを行っているからである。
【０１１４】
これにより、エッチバックによって転送ゲートＴＧ１，ＴＧ２におけるフローティングディフュージョンＦＤ側の側面にはサイドウォールが形成されない。つまり、かかる側面にサイドウォールが形成されないということは、エッチバックによって半導体層２０におけるフローティングディフュージョンＦＤ１，ＦＤ２の上面がダメージを受けることがないということである。
【０１１５】
これは、半導体層２０におけるフローティングディフュージョンＦＤの上面に形成された第１サイドウォール形成膜２６によって半導体層２０表面へのエッチングが阻止されるからである。したがって、画素ＰＣｂは、フローティングディフュージョンＦＤの上面がダメージを受けることがないので、暗電流の発生を低減することができる。
【０１１６】
なお、半導体層２０内のフローティングディフュージョンＦＤは、周辺回路部４におけるＬＤＤ型トランジスタ６のゲート５０の両側壁にサイドウォール３を形成したあと、第１、第２サイドウォール形成膜２６，２７越し、もしくは第２サイドウォール形成膜２７を除去した後第１サイドウォール形成膜２６越しにイオン注入することで形成される。また、かかるフローティングディフュージョンＦＤは、周辺回路部４におけるＬＤＤ型トランジスタ６のゲート５０の両側壁にサイドウォール３を形成する前に形成してもよい。
【０１１７】
また、第２サイドウォール形成膜２７は、ウェットエッチングによって除去されるが、その際、撮像画素部２ｂにおいてはゲートＧ１〜Ｇ３の領域のみを覆うレジストがマスクとして用いられる。
【０１１８】
また、かかる実施形態においても、撮像画素部２ｂは、半導体層２０におけるフォトダイオードＰＤ１，ＰＤ２の上面がエッチバックによってダメージを受けることがないので、暗電流の発生を低減することができる。
【０１１９】
なお、上述の実施形態では、Ｓｉ層２１をＰ型としているが、撮像画素部２，２ａ，２ｂのＳｉ層２１をＮ型とし、当該層２１にＰ型の不純物を注入して画素を分離することでもＮ型のＳｉ領域２２を作成できる。また、Ｓｉ層２１をＮ型とした場合は、周辺回路部４において、ソース・ドレイン領域４１，４２およびＬＤＤ領域４０ａ，４０ｂはＰ型の不純物により形成するようにしてもよい。また、周辺回路部４においては、Ｓｉ層２１がＰ型あるいはＮ型にかかわらず、Ｐ型トランジスタおよびＮ型トランジスタの両方が形成される。
【０１２０】
また、上述の実施形態では、素子分離領域としてＳＴＩ（Shallow  Trench  Isolation）を用いたが、ＬＯＣＯＳ(Local  Oxidation  Of  Silicon)またはイオンインプラを用いて素子分離領域を形成してもよい。
【０１２１】
また、上述の実施形態では、２画素１セル構造の画素ＰＣ，ＰＣａ，ＰＣｂを例にとって説明したが、１画素１セル構造または４画素１セル構造などのその他の構造の画素であっても同様である。
【０１２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２３】
１  固体撮像装置、  １０  半導体基板、  １１  垂直走査回路、  １２  負荷回路、  １３  カラムＡＤＣ回路、  １４  水平走査回路、  １５  基準電圧発生回路、  １６  タイミング制御回路、  ２，２ａ，２ｂ  撮像画素部、  ２０  半導体層、  ２１  Ｐ型のＳｉ層、  ２２  Ｎ型のＳｉ領域、  ２３  暗電流抑制領域、  ２４  ゲート酸化膜、  ２５  熱酸化膜、  ２６  第１サイドウォール形成膜、  ２７  第２サイドウォール形成膜、  ２８  第１シリサイドブロック膜、  ２９  エッチングストッパ膜、  ３  サイドウォール、  ３０  第２シリサイドブロック膜、  ３１  金属膜、  ４  周辺回路部、  ４０ａ，４０ｂ  ＬＤＤ領域、  ４１  ソース領域、  ４２  ドレイン領域、  ５０  ゲート、  ６  ＬＤＤ型トランジスタ、  ６０，６１，６２  シリサイド層、  ７  コンタクトホール、  ８  コンタクトプラグ、  ８０  導電膜、  ８１  絶縁膜、  ９  反射防止膜、  ＰＣ，ＰＣａ，ＰＣｂ  画素、  ＣＤ  垂直方向、  ＲＤ  水平方向、  Ｈｌｉｎ  水平制御線、  Ｖｌｉｎ  垂直信号線、  Ｖｄｄ  電源電圧線、  Ｖｓｉｇ  出力信号線、  Ｖｓｓ  接地電圧線、  Ｔ  電流源、  ＰＤ１，ＰＤ２  フォトダイオード、  ＦＤ，ＦＤ１  フローティングディフュージョン、  ＴＲＳ１，ＴＲＳ２  転送トランジスタ、  ＴＧ１，ＴＧ２  転送ゲート、  ＲＳＴ  リセットトランジスタ、  ＡＭＰ  増幅トランジスタ、  ＡＤＲ  アドレストランジスタ、  Ｇ１，Ｇ２，Ｇ３  ゲート、  ＳＴＩ  素子分離領域、  Ｒ１，Ｒ２，Ｒ３，Ｒ２ａ  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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