(57)【要約】【課題】高速スイッチング化が実現可能で、かつ、高耐圧を得ることが可能なヘテロジャンクション構造を有す半導体装置を提供する。【解決手段】ＧａＮ層３の上にダイヤモンド層５を介してゲート電極６を形成する。このような構成とすると、順バイアス時に、ダイヤモンド層５とＧａＮ層３との接合界面にエネルギー障壁が形成され、電子はゲート側へは殆ど流入せず、ホールもチャネル側へほとんど流入しない。このため、ホールを排出する必要が無く、高速スイッチング化が可能となる。また、逆バイアス時に、ポテンシャルが高くなり、電子に対してはチャネル側からゲート側への障壁が高いが、ホールに対してはチャネル側からゲート側への障壁がなくなり、ホールをゲート側へ逃がすことが可能となる。このため、準位トラップなどにより、チャネル側に発生したホールが逆バイアスを印加することによってゲート側に逃がされる。よって、絶縁耐圧も得られる。【選択図】図１
2016046478.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性もしくは半導体にて構成される基板（１）と、
前記基板上に、ヘテロジャンクション構造を構成する第１窒化物半導体層（３）および第２窒化物半導体層（４）を有し、前記第２窒化物半導体層が部分的に除去されることで凹部（４ａ）が形成され、該凹部より前記第１窒化物半導体層が露出させられたチャネル形成層と、
前記凹部内に形成されたゲート（５）および該ゲートの上に形成されたゲート電極（６）にて構成されるゲート構造と、
前記チャネル形成層上において、前記ゲート構造を挟んだ両側に配置されたソース電極（７）およびドレイン電極（８）と、を有するスイッチングデバイスを備え、
前記ゲートがｐ型の電子親和力の小さなワイドバンドギャップ半導体によって構成され、順バイアス時には前記ゲートと前記ワイドバンドギャップ半導体との接合界面にエネルギー障壁が形成されることで電子の前記ゲート電極側への流入が抑制され、逆バイアス時には前記第１窒化物半導体層と前記第２窒化物半導体層との界面に形成されるチャネル側から前記ゲート電極側への障壁が無くされる構造とされていることを特徴とする半導体装置。
【請求項２】
前記ワイドバンドギャップ半導体はｐ型のダイヤモンド層（５）もしくはＳｉドープされた窒化アルミニウムによって構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
請求項１または２に記載のスイッチングデバイスが備えられた半導体装置の制御方法であって、
ターンオン時には前記ゲート電極に順バイアスの電圧を印加し、ターンオフ時には前記ゲート電極に逆バイアスの電圧を印加することを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体である窒化ガリウム（以下、ＧａＮという）とのヘテロジャンクション構造を有する半導体装置およびその制御方法に関するものである。
【背景技術】
【０００２】
従来より、スイッチングデバイスとして、ＧａＮとのヘテロジャンクション構造を有する電界効果トランジスタであるＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）を備えた半導体装置がある。ＨＥＭＴは、ＧａＮがワイドバンドギャップを有し、絶縁耐圧に優れており、また、飽和電子速度も大きいことから、高速スイッチング化に適している。
【０００３】
例えば、窒化アルミニウムガリウム（以下、ＡｌＧａＮという）とＧａＮとによるヘテロジャンクション構造を用いたＨＥＭＴは、シリコン基板上にバッファ層およびヘテロジャンクション構造を備えた構造とされる。ヘテロジャンクション構造は、例えばＧａＮ層の上にＡｌＧａＮ層が積層された構造とされている。そして、ＡｌＧａＮ層の上にゲート電極が形成されると共に、ゲート電極を挟んだ両側においてＡｌＧａＮ層の表面にソース電極とドレイン電極とが形成されることで、ＨＥＭＴが構成されている。
【０００４】
このように構成されるＨＥＭＴでは、自発分極およびピエゾ分極により、ヘテロジャンクション構造の界面に高濃度のキャリア濃度を持つ２次元電子ガス（以下、２ＤＥＧという）を発生させ、これを利用することで低損失を実現している。
【０００５】
しかしながら、このような構造のＨＥＭＴは、ゲート電圧が０Ｖのときでも電流が流れるノーマリオン型のデバイスであるため、例えば停電時等に電流が流れて、ＨＥＭＴが実装された回路が破壊されてしまう等の問題がある。したがって、ノーマリオフ型のデバイスとする必要がある。
【０００６】
このため、特許文献１において、ノーマリオフ型として、ゲート電極とＡｌＧａＮ層の間にｐ型のＡｌＧａＮ層を設けることで、ＡｌＧａＮ／ＧａＮ界面の伝導帯下端エネルギーレベルを高くして、ゲート下に２ＤＥＧ層が形成されないようにする構造（ＧＩＴ構造）が提案されている。具体的には、ヘテロジャンクション構造を、例えばｉ−ＧａＮ層の上にｉ−ＡｌＧａＮ層を形成した構造とし、この上に更にｐ−ＡｌＧａＮ層を積層した構造としている。ｐ−ＡｌＧａＮ層はゲート電極下に残るようにパターニングされ、ｐ−ＡｌＧａＮ層を挟んだ両側においてｉ−ＡｌＧａＮ層の表面にソース電極とドレイン電極とが形成されることで、ＨＥＭＴが構成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−２３９７３５号公報
【非特許文献】
【０００８】
【非特許文献１】Sandeep R. Bahl, et al , “New Source-side Breakdown Mechanism inAlGaN/GaN Insulated-Gate HEMTs” , Proceedings of The 25th  ISPSD, p419-422
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図６は、上記したＧＩＴ構造を有するＨＥＭＴのエネルギーバンド図である。この図に示すように、順バイアス時にはゲート側のポテンシャルが低くなり、ホールをチャネルに注入して、伝導度変調効果によってオン抵抗を下げることが可能になると言われている。更に、ターンオン、オフ時には、移動度の小さなホールをそれぞれ注入、排出するため、スイッチング速度は、電子のみを利用する場合に比べて早くならない。
【００１０】
また、非特許文献１においてはＧａＮ領域にあるホールにより、耐圧が低下することが示されている。上記ＧＩＴ構造においても、図６に示すように、ターンオフ時において、ＡｌＧａＮ／ＧａＮのヘテロ界面の障壁はゲートを負電圧にしたとしても存在するため、安定的な耐圧を得るために、GaN領域にあるホールを速やかに排出するという点で、好ましいとは言えない。
【００１１】
本発明は上記点に鑑みて、高速スイッチング化が実現可能で、かつ、安定的な耐圧を得ることが可能なヘテロジャンクション構造を有する半導体装置およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、半絶縁性もしくは半導体にて構成される基板（１）と、基板上に、ヘテロジャンクション構造を構成する第１窒化物半導体層（３）および第２窒化物半導体層（４）を有し、第２窒化物半導体層が部分的に除去されることで凹部（４ａ）が形成され、該凹部より第１窒化物半導体層が露出させられたチャネル形成層と、凹部内に形成されたゲート（５）および該ゲートの上に形成されたゲート電極（６）にて構成されるゲート構造と、チャネル形成層上において、ゲート構造を挟んだ両側に配置されたソース電極（７）およびドレイン電極（８）と、を有するスイッチングデバイスを備え、ゲートがｐ型の電子親和力の小さなワイドバンドギャップ半導体によって構成され、順バイアス時にはゲートとワイドバンドギャップ半導体との接合界面にエネルギー障壁が形成される。この障壁は第１窒化物半導体層にある電子にとっての障壁になり、かつ、ゲートにあるホールにとって障壁になる。さらに、逆バイアス時には第１窒化物半導体層と第２窒化物半導体層との界面に形成されるチャネル側からゲート電極側への障壁が無くされる構造とされていることを特徴としている。
【００１３】
このように、第１窒化物半導体層の上に配置されるゲートとして電子親和力の小さなｐ型のワイドバンドギャップ半導体を用い、この上にゲート電極を形成している。このような構成とすると、順バイアス時に、ワイドバンドギャップ半導体と第１窒化物半導体層との接合界面にエネルギー障壁が形成され、電子がゲート側へは殆ど流入しないように抑制でき、ホールもチャネル側へほとんど流入しないようにできる。このため、ホールを排出する必要が無く、高速スイッチング化が可能となる。また、逆バイアス時に、ポテンシャルが高くなる。したがって、伝導帯下端のエネルギーレベル（Ｅｃ）に示されるように電子に対してはチャネル側からゲート側への障壁が高いが、価電子帯上端のエネルギーレベル（Ｅｖ）に示されるようにホールに対してはチャネル側からゲート側への障壁がなくなる。これにより、ホールをゲート側へ逃がすことが可能となる。このため、準位トラップなどにより、チャネル側に発生したホールが逆バイアスを印加することによってゲート側に逃がされる。したがって、優れた絶縁耐圧を得ることができ、耐圧信頼性を向上させることが可能となる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかる横型のＨＥＭＴを備えた半導体装置の断面構成を示す図である。
【図２（ａ）】ゲート電極６に対して電圧を印加していない状態でのエネルギーバンド図である。
【図２（ｂ）】ゲート電極６に対して順バイアスを印加したときのエネルギーバンド図である。
【図２（ｃ）】ゲート電極６に対して逆バイアスを印加したときのエネルギーバンド図である。
【図３（ａ）】ターンオン時にゲート電極６に対して印加するゲート電圧波形を従来と比較して示したタイミングチャートである。
【図３（ｂ）】ターンオフ時にゲート電極６に対して印加するゲート電圧波形を従来と比較して示したタイミングチャートである。
【図４】図１に示す横型のＨＥＭＴを備えた半導体装置の製造工程を示した断面図である。
【図５】図４に続く横型のＨＥＭＴを備えた半導体装置の製造工程を示した断面図である。
【図６】ＧＩＴ構造を有するＨＥＭＴのエネルギーバンド図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
図１を参照して、本実施形態にかかる半導体装置について説明する。図１に示すように、本実施形態にかかる半導体装置は、スイッチングデバイスとして横型のＨＥＭＴを備えた構成とされている。横型ＨＥＭＴは、以下のように構成されている。
【００１８】
横型ＨＥＭＴは、基板１の表面に、バッファ層２を介してｉ型もしくはｎ型のＧａＮ層３およびＡｌＧａＮ層４が積層された構造を化合物半導体基板として用いて形成されている。横型ＨＥＭＴは、このように構成された化合物半導体基板におけるＧａＮ層３およびＡｌＧａＮ層４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層３側に、ピエゾ効果および分極効果により図中破線で示した２ＤＥＧキャリアが誘起されることで動作する。
【００１９】
基板１は、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されており、この上にＧａＮ層３を結晶性良く成膜するための下地膜となるバッファ層２が形成されている。バッファ層２は、例えばＡｌＧａＮ−ＧａＮ超格子層などによって構成されている。基板１の上に結晶性良くＧａＮ層３が成膜できる場合には、バッファ層２は無くても構わない。なお、ここでの結晶性とは、ＧａＮ層３中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
【００２０】
バッファ層２の上には、ＧａＮ層３とＡｌＧａＮ層４が例えばヘテロエピタキシャル成長によって形成されている。ＡｌＧａＮ層４のうちゲート領域と対応する部分は除去されており、ＧａＮ層３を露出させる凹部４ａとされている。このＡｌＧａＮ層４が除去された凹部４ａ内にゲートとなるダイヤモンド層５が成膜されており、このダイヤモンド層５およびその上に形成されたゲート電極６にて構成されるゲート構造が備えられている。ゲート電極６は、不純物がドープされたＰｏｌｙ−Ｓｉなどによって構成されている。ダイヤモンド層５は、ｐ型のＰｏｌｙダイヤモンド薄膜などによって構成されている。
【００２１】
一方、ＡｌＧａＮ層４の表面のうちゲート構造を挟んだ両側それぞれにソース電極７とドレイン電極８が形成されている。そして、ソース電極７やドレイン電極８がＡｌＧａＮ層４に対してそれぞれオーミック接触させられている。このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。
【００２２】
なお、図示していないが、ゲート電極６やソース電極７およびドレイン電極８の表面には、それぞれ、Ａｌなどで構成されるゲート配線層やソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。
【００２３】
このように構成される横型のＨＥＭＴは、ゲート電極６に対してゲート電圧を印加することでスイッチング動作を行う。図２（ａ）〜（ｃ）に示すエネルギーバンド図および図３（ａ）、（ｂ）に示すターンオン動作時およびターンオフ動作時のタイミングチャートを参照して、この横型のＨＥＭＴの制御方法（スイッチング方法）について説明する。
【００２４】
まず、図２（ａ）に示すように、ゲート電極６に対して電圧を印加していない状態においては、ダイヤモンド層５とＧａＮ層３との接合界面では、ＥC＞ＥFであるため、チャネルは空乏化しており、ノーマリオフ特性となる。
【００２５】
そして、図３（ａ）に示すように、ターンオン時にはゲート電極６に対して所定の順バイアスの電圧を印加する。このように、ゲート電極６に対して順バイアスの電圧を印加した場合、図２（ｂ）に示すようにチャネルのポテンシャル（伝導帯上端のエネルギーレベル（Ｅｃ））が低くなり、チャネルに電子が発生することで通常のＦＥＴと同様にチャネルがオンして電流が流れる。このとき、ダイヤモンド層５とＧａＮ層３との接合界面では、エネルギー障壁があるため、電子はゲート側へは殆ど流入せず、ホールもチャネル側へはほとんど流入しない。このため、ホールを排出する必要が無く、高速スイッチング化が可能となる。
【００２６】
また、このとき、ゲート電極６の下にバンドギャップの大きなダイヤモンド層５を配置していることから、より障壁が高くなって、順バイアス時の電圧を高くすることができる。例えば、図３（ａ）に示したように、従来のＨＥＭＴと比較して本実施形態のＨＥＭＴではゲート電圧（ゲート−ソース間電圧Ｖｇｓ）を高くできる。したがって、横型のＨＥＭＴのオン抵抗を下げることも可能となる。
【００２７】
一方、図３（ｂ）に示すように、ターンオフ時にはゲート電極６に対して所定の逆バイアス（負バイアス）の電圧を印加する。このように、ゲート電極６に対して逆バイアスの電圧を印加した場合、図２（ｃ）に示すようにポテンシャル（伝導帯下端のエネルギーレベル（Ｅｃ）および価電子帯上端のエネルギーレベル（Ｅｖ））が高くなる。これにより、電子に対してはチャネル側からゲート側への障壁がなくなり、ホールをゲート側へ逃がすことが可能となる。このため、準位トラップなどにより、チャネル側に発生したホールが逆バイアスを印加することによってゲート側に逃がされる。したがって、優れた絶縁耐圧を得ることができ、耐圧信頼性を向上させることが可能となる。なお、従来のＨＥＭＴの場合、ターンオフ時には、ゲート電圧を０Ｖとすることでターンオフしているが、仮に逆バイアスの電圧を印加したとしても上記障壁がなくならないため、ホールをゲート側へ逃がすことができない。したがって、優れた絶縁耐圧を得ることができない。
【００２８】
続いて、上記のように構成される本実施形態にかかる半導体装置に備えられる横型のＨＥＭＴの製造方法について、図４〜図５を参照して説明する。
【００２９】
まず、図４（ａ）に示す工程では、基板１を用意する。ここでは、基板１としてＳｉ（１１１）基板を用いているが、ＳｉＣやサファイヤなどで構成されたものであっても良い。次に、図４（ｂ）に示す工程では、基板１の表面に、例えばＡｌＧａＮ−ＧａＮ超格子層などによって構成されるバッファ層２を成膜する。
【００３０】
続いて、図４（ｃ）に示す工程では、バッファ層２の上にＧａＮ層３を成膜し、さらに図４（ｄ）に示す工程では、ＧａＮ層３の表面にＡｌＧａＮ層４を成膜する。例えば、ＧａＮ層３およびＡｌＧａＮ層４については、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法や超高純度、高精度にしたＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法などによって形成することができる。そして、図５（ａ）に示す工程では、ＡｌＧａＮ層４の表面にフォトレジスト１０を配置したのち、フォトリソグラフィ・エッチングによってＡｌＧａＮ層４をパターニングし、ＡｌＧａＮ層４のうちダイヤモンド層５の形成予定位置を開口させて凹部４ａを形成する。
【００３１】
その後、図５（ｂ）に示す工程では、フォトレジスト１０を除去してから、凹部４ａ内を含めてＡｌＧａＮ層４の表面を覆うようにｐ型のＰｏｌｙダイヤモンド薄膜にて構成されるダイヤモンド層５を形成する。例えば、マイクロ波プラズマＣＶＤ装置を用いてダイヤモンド層５を成膜している。例えば、反応ガスとしてＣＨ4／Ｈ2を０．００１％以上１０％以下、Ｂ2Ｈ6／ＣＨ4を１０ｐｐｍ以上５×１０5ｐｐｍ以下で導入し、基板を６００℃以上１０００℃以下で加熱しつつ、成膜時の雰囲気圧力を０．７ｋＰａ（５Ｔｏｒｒ）以上２６ｋＰａ（２００Ｔｏｒｒ）以下とする。そして、マイクロ波パワーを３００Ｗ以上６ｋＷ以下とすることで、プラズマＣＶＤによりダイヤモンド層５を成膜することができる。
【００３２】
続く、図５（ｃ）に示す工程では、ダイヤモンド層５の表面にフォトレジスト１１を配置したのち、フォトリソグラフィ・エッチングによってダイヤモンド層５をパターニングする。これにより、凹部４ａ内にダイヤモンド層５を残し、凹部４ａの外側ではダイヤモンド層５を除去してのＡｌＧａＮ層４を露出させる。
【００３３】
図５（ｄ）に示す工程では、フォトレジスト１１を除去してから、アルミニウムなどの電極材料で構成される導体層１２を成膜する。そして、図５（ｅ）に示す工程では、導体層１２の表面にフォトレジスト１３を配置したのち、フォトリソグラフィ・エッチングによって導体層１２をパターニングし、ゲート電極６やソース電極７およびドレイン電極８を形成する。この後、フォトレジスト１３を除去する。このようにして、図１に示した本実施形態にかかる横型のＨＥＭＴを備えた半導体装置が完成する。
【００３４】
以上説明したように、本実施形態では、ＧａＮ層３の上にダイヤモンド層５を介してゲート電極６を形成している。このような構成とすると、順バイアス時に、ダイヤモンド層５とＧａＮ層３との接合界面にエネルギー障壁が形成され、電子がゲート側へは殆ど流入しないように抑制でき、ホールもチャネル側へほとんど流入しないようにできる。このため、ホールを排出する必要が無く、高速スイッチング化が可能となる。また、逆バイアス時に、ポテンシャルが高くなる。したがって、伝導帯下端のエネルギーレベル（Ｅｃ）に示されるように電子に対してはチャネル側からゲート側への障壁が高いが、価電子帯上端のエネルギーレベル（Ｅｖ）に示されるようにホールに対してはチャネル側からゲート側への障壁がなくなる。これにより、ホールをゲート側へ逃がすことが可能となる。このため、準位トラップなどにより、チャネル側に発生したホールが逆バイアスを印加することによってゲート側に逃がされる。したがって、優れた絶縁耐圧を得ることができ、耐圧信頼性を向上させることが可能となる。
【００３５】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００３６】
例えば、上記実施形態では、ＧａＮ層３の表面にダイヤモンド層５を介してゲート電極６を形成しており、ゲート領域に形成されるｐ型のワイドバンドギャップ半導体としてダイヤモンド層５を用いている。しかしながら、ダイヤモンド層５はｐ型のワイドバンドギャップ半導体の一例を示したものであり、ダイヤモンド層以外に、例えばＳｉドープを行った窒化アルミニウム（ＡｌＮ）半導体層を用いることもできる。
【００３７】
また、上記実施形態では、窒化物半導体にて構成されたチャネル形成層としてＧａＮ層３およびＡｌＧａＮ層４を例に挙げて説明したが、他の３族元素の窒化物を主成分とする窒化物半導体によってチャネル形成層を構成しても良い。
【符号の説明】
【００３８】
１      半絶縁性基板
２      バッファ層
３      ＧａＮ層
４      ＡｌＧａＮ層
４ａ      凹部
５      ダイヤモンド層
６      ゲート電極
７      ソース電極
８      ドレイン電極
【図１】
2016046478.tif 000003
【図２（ａ）】
2016046478.tif 000004
【図２（ｂ）】
2016046478.tif 000005
【図２（ｃ）】
2016046478.tif 000006
【図３（ａ）】
2016046478.tif 000007
【図３（ｂ）】
2016046478.tif 000008
【図４】
2016046478.tif 000009
【図５】
2016046478.tif 000010
【図６】
2016046478.tif 000011