(57)【要約】【課題】サンプル・データをもっと正確に生成する。【解決手段】サンプル・データを生成する方法、これは、要求されたサンプル処理期間が増加したときに、ＡＤＣの最大サンプル数が、そのサンプル期間に渡って等間隔となるようにして、各サンプルを増加させたＡＤＣサンプル数の平均とする。この方法は、サンプル処理期間が増加したときにサンプルされるデータの品質を更に向上させるために、解像度対速度の能力が異なる複数のＡＤＣから１つを選択する処理を含む。【選択図】図１
2016103820.tif 000002
【特許請求の範囲】
【請求項１】
所定サンプル期間において、上記所定サンプル期間内に取ることが可能なアナログ・デジタル・コンバータ（ＡＤＣ）のできるだけ多くのサンプルＫの平均をそれぞれ表す複数のデータ・サンプルを生成する方法であって、
平均化されるＡＤＣのサンプル数（Ｋ：Ｋは最小ＡＤＣサンプル期間に対する上記所定サンプル期間の比を整数に切り捨てたものを表す）を求める処理と、
上記所定サンプル期間を上記平均化されるＡＤＣのサンプル数で割り算することによって、上記ＡＤＣのサンプル期間を求める処理と、
Ｋ個のＡＤＣサンプルのグループそれぞれの開始部分を上記所定サンプル期間だけ間隔を空ける処理と、
上記Ｋ個のＡＤＣサンプルのグループそれぞれの平均を上記複数のデータ・サンプルの１つとして出力する処理と
を具えるデータ・サンプル生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、デイタイザ、ロジック・アナライザ、その他の電子的な信号取込みシステムに適したデータ・サンプルを生成する方法に関する。
【背景技術】
【０００２】
ロジック・アナライザによれば、一般に、ユーザはサンプル・レートを指定でき、そのサンプル・インターバルは、そのハードで実現できるものの整数倍である。
【０００３】
デジタイザによれば、ロジック・アナライザと同様に、一般に、ユーザは、指定したサンプル・インターバルで測定を実行できる。
【０００４】
多くの製品は、現在、測定値のフィルタ処理を提供しており、このとき、ユーザは、フィルタ・サイズを特定できるか、又は、測定データが背後でフィルタ処理される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−４０８５８号公報
【特許文献２】特開平１１−２０１９９８号公報
【特許文献３】特開２０００−２７２１号公報
【非特許文献】
【０００６】
【非特許文献１】「DMM（デジタル・マルチメータ）」の製品紹介サイト、ケースレー、［online］、［２０１５年１１月１６日検索］、インターネット<http://www.keithley.jp/products/dcac/dmm>
【非特許文献２】「Aperture Time」の説明、NI Digital Multimeters Help、National Instruments Corporation、［online］、［２０１５年１１月１６日検索］、インターネット<http://zone.ni.com/reference/en-XX/help/３７０３８４N-０１/dmm/aperture_time/>
【非特許文献３】「Selecting Aperture Time for DC Measurements」の説明、NI Digital Multimeters Help、National Instruments Corporation、［online］、［２０１５年１１月１６日検索］、インターネット<http://zone.ni.com/reference/en-XX/help/３７０３８４N-０１/dmm/dc_aperture/>
【非特許文献４】「データ収集とA/D変換の原理」、Texas Instruments Incorporated、日本テキサス・インスツルメンツ株式会社、２００１年１１月発行、文献番号JAJA１８９、特に２頁のアパーチャ時間に関する記述、［online］、［２０１５年１１月１６日検索］、インターネット<http://www.tij.co.jp/jp/lit/an/jaja１８９/jaja１８９.pdf>
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ケースレー・インスツルメンツ社による２００１型ＤＭＭのような、いくつかのデジタル・マルチメータ（ＤＭＭ）では、「自動アパーチャ（隙間）」機能を提供しているが、こうした機能は、要求される分解能を得るためにアパーチャ（アパーチャ時間）をプログラミングすることを単純に含むだけある。アパーチャ時間は、アナログ・デジタル・コンバータ（ＡＤＣ）が入力信号を読む期間である（非特許文献２及び３参照）。
【０００８】
以前のＤＭＭ及びその他試験装置によれば、ユーザがＡＤＣが入力信号を測定し、測定値を生成するための固定のアパーチャを指定できるかもしれないが、こうした機能を超えるものではない。
【０００９】
デジタイザ及び他のアクイジション・システムによれば、一般に、ユーザがサンプル・レートを設定でき、これは、指定されたように実現できる。これは、解像度によって行われるかもしれない（つまり、ユーザがそのサンプル・レートを要求できる）。この手法は、システムが実現可能なサンプル・レートと、要求されたこととの間のミスマッチを何ら処理する必要がないので、実施を単純なものにする。もしシステムが、１ギガ・サンプル毎秒（１ＧＳ／ｓ、つまり、１ナノ秒（ｎｓ）のサンプル・インターバル）のレートでデータを取り込むことができれば、ユーザは、そのサンプル・レートを１ｎｓの増加単位で指定でき、そのサンプル・レートをそうして実現できる。
【００１０】
ロジック・アナライザで、ユーザがサンプル・レート（例えば、１ＧＳ／ｓ、つまり、１ｎｓのサンプル・インターバル）を指定できるという例を考えよう。ここでは、装置は、ユーザが指定したものを正確に実現する。高速なシステムでは、概して、他のことを行うには、あまりに多くのデータがありすぎる。
【００１１】
ＡＤＣチップが測定を行い、トリガされると、可能な限り早く、その結果を返すという別の例を考えよう。ここでは、そのチップは、測定値を可能な限り早く出力することを優先するので、背後の処理で可変遅延を導入しようとすることはない。
【課題を解決するための手段】
【００１２】
本発明は、種々の概念から表現することができる。例えば、本発明の概念１は、所定サンプル期間において、上記所定サンプル期間内に取ることが可能なアナログ・デジタル・コンバータ（ＡＤＣ）のできるだけ多くのサンプルＫの平均をそれぞれ表す複数のデータ・サンプルを生成する方法であって、
平均化されるＡＤＣのサンプル数（Ｋ：Ｋは最小ＡＤＣサンプル期間に対する上記所定サンプル期間の比を整数に切り捨てたものを表す）を求める処理と、
上記所定サンプル期間を上記平均化されるＡＤＣのサンプル数で割り算することによって、上記ＡＤＣのサンプル期間を求める処理と、
Ｋ個のＡＤＣサンプルのグループそれぞれの開始部分（スタート）を上記所定サンプル期間だけ間隔を空ける処理と、
上記Ｋ個のＡＤＣサンプルのグループそれぞれの平均を上記複数のデータ・サンプルの１つとして出力する処理と
を具えている。
【００１３】
本発明の概念２は、上記概念１の方法であって、このとき、分解能対速度の能力に幅を有する少なくとも２つのＡＤＣがある。
【００１４】
本発明の概念３は、上記概念２の方法であって、上記少なくとも２つのＡＤＣのどちらを使うか選択する処理を更に具えている。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明のいくつかの実施によるＦＰＧＡ中に登録されたファームウェアに基づくの動作例を示す。
【図２】図２は、本発明のいくつかの実施によるフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）のステート・マシーンの例を示す。
【図３】図３は、固定アパーチャのファームウェア計算の例を示す。
【発明を実施するための形態】
【００１６】
本発明のいくつかの実施形態は、指定されたサンプル・レートを取る処理と、そのサンプル・レート（例えば、エンド・ユーザに対する）でデータを生成しながら、優れた精度を実現するために背後で別のレートで測定値をトリガする処理とを含んでいる。
【００１７】
ハードウェアがサポートできる最も高速なレートよりも遅いサンプル・レートである状況において、システムは、オーバーサンプルし、サンプル期間（１／サンプル・レート）内で、可能な限り多くのサンプルを取るようにしても良い。これら測定値（readings）は、続いて、ノイズを除去するために平均化しても良い。ハードウェアが、１Ｍサンプル／秒のＡＤＣ（つまり、そのサンプル・インターバルは、１マイクロ秒（μｓ））を有している例を考えよう。もし５００ｋサンプル／秒で動作することが要求されたら、そのアルゴリズムは、背後で２個の測定値を取り、それらを平均する。もし１００ｋサンプル／秒（つまり、そのサンプル・インターバルは、１０μｓである）で動作することが要求されたら、そのアルゴリズムは、１０個の１μｓの測定値が１０μｓの時間内に収まるので、１０個の測定値を取って平均化する。
【００１８】
サンプル期間内に整数個のサンプルよりも多数が収まる状況においては、アルゴリズムは、一貫したバックグラウンド・サンプル・レートを生成するために、それらが収まり等間隔となるように、なるだけ多くの測定値を取る。
【００１９】
１Ｍサンプル／秒のＡＤＣ変換レ―ト（つまり、１μｓのサンプル・インターバル）で、４００ｋＨｚ（つまり、２.５μｓのサンプル・インターバル）のユーザ要求サンプル・レートを仮定した例を考えよう。ここでは、２.５μｓの期間は、２個の測定値を完全に収容できる。アルゴリズムは、余分な０.５秒を分割して、測定を１.２５μｓ毎に周期的にトリガし（つまり、２.５μｓの期間を完全に満たす）、２個の測定値それぞれは、平均化されて、エンド・ユーザに対しては、１個の結果を生じるようにできる。
【００２０】
図１は、本発明のいくつかの実施によるＦＰＧＡ中に登録されたファームウェアの動作例１００を示し、ここで、Ｌは、サンプル期間当たりのクロック数に言及し、Ｋは、平均化されるサブ測定の個数に言及し、Ｂは、サブ測定間のクロック数に言及し、Ｅは、最後のサブ測定後のクロック数に言及している。この例では、サブ測定の個数（つまり、Ｋ）は、３である。加えて、逐次近似レジスタ（ＳＡＲ）型ＡＤＣを利用しても良い。サンプル期間は、Ｎ回繰り返す。Ｍは、例えば、ＦＰＧＡに供給されるシステム・クロックの個数に言及している。
【００２１】
図２は、本発明のいくつかの実施による方法２００の例を示したフローチャートである。
【００２２】
２０２における最初のトリガの後、２０４で示されるように、測定数Ｎがファームウェアの設置値にリセットされる。続いて、２０６で示されるように、サブ測定の個数Ｋが、その計算された設置値にリセットされる。続いて、２０８で示されるように、ＳＡＲがトリガされると共に、Ｍクロックの待ち時間が実行されてＳＡＲがやり終えることができるようにする。
【００２３】
２１０では、Ｋが１に等しいかどうかに関して判断が行われる。もし否であれば、Ｂ個のクロックの遅延が実行されて、（２１２で示されるように）Ｋを１だけ減らし、続いて、方法は２０８に戻る。さもなければ、（２１４で示されるように）Ｅ個のクロックの遅延が実行される。
【００２４】
２１６では、Ｎが１に等しいかどうかに関して判断が行われる。もし否であれば、（２１８で示されるように）Ｎを１だけ減らし、続いて、方法は２０６に戻る。さもなければ、２２０で示されるように、処理２００は完了する。
【００２５】
本発明のいくつかの実施では、ユーザが「自動」アパーチャ機能を無効（disable）できるようにしても良い。例えば、背後でのサブサンプル処理及び平均化処理は、もしアプリケーションがサンプル・ポイント間の入力信号を観察したくないなら、問題があるかもしれない。こうした状況では、システムは、図３に示した固定アパーチャのファームウェアの計算３００のように、ユーザが固定アパーチャをプログラムできるようにしても良い。
【００２６】
いくつかの実施では、所与の指定サンプル・レートを利用するために、１つよりも多いＡＤＣから選択する（例えば、逐次近似レジスタ（ＳＡＲ）型ＡＤＣからチャージ・バランス型ＡＤＣへ切り換える）知性（intelligence）を有していても良い。そのＡＤＣを用いた結果得られる時間／精度のトレードオフにより、見返りが減少するポイントに達するまでは、パフォーマンスの向上が可能となり、そのポイントにおいて、システムは別のＡＤＣ技術を使用するように切り換えることができ、そして、ユーザにとって適切なポイントで、それを自動的に選択できる。
【００２７】
製品が２つのＡＤＣ（最大精度１８ビット（つまり、平均化前）で最大速度１Ｍ読み出し／秒のＳＡＲ型ＡＤＣと、最大精度約２６ビットで最大速度約２０ｋ読み出し／秒（例えば、ランダウンのオーバヘッドがある０.０００５のＮＰＬＣアパーチャ）のチャージ・バランス型ＡＤＣ）を有する最初の例を考えよう。もしユーザが両方のＡＤＣがサポートするサンプル・レートを選択したら、ファームウェアは、どちらが良い結果を生じるであろうか判断するために、パフォーマンス・テーブルを用いても良い。システムは、通常、ＳＡＲ型ＡＤＣの精度程度までは、平均化処理を行うので、いくらかのオーバーラップ（重複）を実現でき、ここで、より高速なＳＡＲは、非常に高いサンプル・レート（つまり、非常に小さいアパーチャ）において、低速なチャージ・バランス型ＡＤＣよりも更に性能が良いだろう。
【００２８】
本願で説明した「自動」アパーチャの手法は、大まかに言って、ユーザが、それについて考えることなく、優れた結果の実現を可能にする。
【００２９】
本発明のいくつのか実施は、高速だが精度が劣るＡＤＣと、低速だが高精度なＡＤＣとの間のギャップを埋めるのに役立つよう構成されたアルゴリズムを含んでいても良い。通常を超えた（extra：追加の）平均化処理によって、高速なＡＤＣの有用性を効果的に拡張し、複数のＡＤＣテクノロジー（技術）間でオーバーラップさせることで、ユーザは、指定した設定に基づいて、それらを選択できる。
【００３０】
以下の説明は、本発明の実施形態を実現できる適切なマシーンの簡潔で一般的な説明の提供を意図するものである。本願で用いられるように、用語「マシーン」は、単一のマシーン又は通信可能に結合された一緒に動作する複数のマシーン若しくは装置からなるシステムを広く網羅する。代表的なマシーンとしては、パソコン、ワークステーション、サーバ、ポータブル・コンピュータ、ハンドヘルド・デバイス、タブレット・デバイスなどのコンピュータ・デバイスがある。
【００３１】
典型的には、マシーンは、システム・バスを含み、これに、プロセッサ、メモリ（ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリー・メモリ（ＲＯＭ）、そして、その他の状態保持メディアなど）、ビデオ・インターフェース、そして、入力／出力インターフェース・ポートが取り付けられる。また、マシーンは、プログラマブル又はノン・プログラマブル・ロジック・デバイス又はアレー（ＦＰＧＡなど）、特定用途向け集積回路（ＡＳＩＣ）、組込み型コンピュータ、スマート・カードなどのような組込み型コントローラ（embedded controller）でも良い。マシーンは、少なくとも一部分は、キーボード、マウスなどの従来の入力デバイスからの入力によって制御されても良く、加えて、別のマシーンから受けた指示、バーチャル・リアリティ（ＶＲ）環境を用いるインタラクティブな処理、生体フィードバック、又は、他の適切な入力によって制御されても良い。
【００３２】
マシーンは、ネットワーク・インターフェース、モデム、他の通信による結合を介するなど、１つ以上の接続を用いて１つ以上の遠隔装置に接続されても良い。複数のマシーンが、イントラネット、インターネット、ＬＡＮ、ＷＡＮなどのような物理的又は論理的なネットワークにより、相互接続されていても良い。当業者であれば、ネットワーク通信には、無線周波数（ＲＦ）、衛星、マイクロ波、ＩＥＥＥ５４５.１１、Bluetooth、光通信、赤外線、ケーブル、レーザなどといった、種々の有線及び／又は無線の短距離又は長距離のキャリアやプロトコルを用いて良いことが理解できよう。
【００３３】
図示した実施形態を参照しながら、本発明の原理を記述し、特徴を説明してきたが、こうした原理から離れることなく、説明した実施形態の構成や細部を変更したり、望ましい形態に組み合わせても良いことが理解できよう。先の説明では、特定の実施形態に絞って説明しているが、別の構成も考えられる。
【００３４】
特に、「本発明の実施形態によると」といった表現を本願では用いているが、こうした言い回しは、大まかに言って実施形態として可能であることを意味し、特定の実施形態の構成に限定することを意図するものではない。本願で用いているように、これら用語は、別の実施形態に組み合わせ可能な同じ又は異なる実施形態に言及するものである。
【００３５】
従って、本願で説明した実施形態は、幅広い種々の変更の観点から、この詳細な説明や添付の資料は、単に説明の都合によるものに過ぎず、本発明の範囲を限定するものと考えるべきではない。
【符号の説明】
【００３６】
Ｌ  サンプル期間当たりのクロック数
Ｋ  平均化されるサブ測定の個数
Ｂ  サブ測定間のクロック数
Ｅ  最後のサブ測定後のクロック数
Ｎ  サンプル期間（測定）の繰り返す回数
Ｍ  システム・クロックの個数
【図１】
2016103820.tif 000003
【図２】
2016103820.tif 000004
【図３】
2016103820.tif 000005
【外国語明細書】
【発明の名称】Method for producing data samples
【技術分野】
【０００１】
This invention relates generally to a method for producing data samples suitable for digitizers, logic analyzers, and other electronic signal acquisition systems.
【背景技術】
【０００２】
Logic analyzers generally allow a user to specify a sample rate of which sample interval is an integer multiple of what the hardware can achieve.
【０００３】
Digitizers, similar to logic analyzers, generally allow a user to perform measurements at a specified sample interval.
【０００４】
Many products currently offer filtering of measurements where the user can specify a filter size or where measured data is filtered behind the scenes.
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１５−４０８５８号公報
【特許文献２】特開平１１−２０１９９８号公報
【特許文献３】特開２０００−２７２１号公報
【非特許文献】
【０００６】
【非特許文献１】「DMM（デジタル・マルチメータ）」の製品紹介サイト、ケースレー、［online］、［２０１５年１１月１６日検索］、インターネット<http://www.keithley.jp/products/dcac/dmm>
【非特許文献２】「Aperture Time」の説明、NI Digital Multimeters Help、National Instruments Corporation、［online］、［２０１５年１１月１６日検索］、インターネット<http://zone.ni.com/reference/en-XX/help/370384N-01/dmm/aperture_time/>
【非特許文献３】「Selecting Aperture Time for DC Measurements」の説明、NI Digital Multimeters Help、National Instruments Corporation、［online］、［２０１５年１１月１６日検索］、インターネット<http://zone.ni.com/reference/en-XX/help/370384N-01/dmm/dc_aperture/>
【非特許文献４】「データ収集とA/D変換の原理」、Texas Instruments Incorporated、日本テキサス・インスツルメンツ株式会社、２００１年１１月発行、文献番号JAJA189、特に２頁のアパーチャ時間に関する記述、［online］、［２０１５年１１月１６日検索］、インターネット<http://www.tij.co.jp/jp/lit/an/jaja189/jaja189.pdf>
【発明の概要】
【発明が解決しようとする課題】
【０００７】
Certain digital multi-meters (DMMs), such as the 2001 DMM by Keithley Instruments, offers an “auto aperture” feature, but such feature simply involves programming the aperture (aperture time) to get a requested resolution.  Aperture time is the period during which the analog-to-digital converter (ADC) is reading the input signal (see non-patent documents 2 and 3).
【０００８】
Previous DMMs and other test equipment may allow a user to specify a fixed aperture for the ADC to measure the input signals to produce a measurement but do not extend beyond such functionality.
【０００９】
Digitizers and other acquisition systems generally allow a user to set a sample rate, which can be implemented as specified.  This may done by definition (i.e., the user may ask for that sample rate).  This approach simplifies the implementation since the system doesn’t need to deal with any mismatch between the achievable sample rate and what is requested.  If the system can acquire data at the rate of 1 Giga sample per second (1GS/s, i.e., 1 nanosecond (ns) sample interval), the user may specify the sample rate in 1ns increments and the sample rate may be so implemented.
【００１０】
Consider an example in which a logic analyzer allows a user to specify a sample rate (e.g., 1GS/s, or 1ns sample interval).  Here, the instrument implements exactly what is specified by the user.  There is generally too much data in high-speed systems to do much else with it.
【００１１】
Consider another example in which an ADC chip takes a measurement and returns the result as fast as it is triggered.  Here, the chip does not attempt to introduce any variable delay behind the scenes as its priority is to output the measurement as soon as possible.
【課題を解決するための手段】
【００１２】
The present invention can be described from various concepts.  For example, a concept 1 of the present invention is a method for producing a plurality of data samples at a predetermined sample period where each data sample represents an average of as many analog-to-digital converter (ADC) samples K that can be taken within the predetermined sample period, the method comprising:
determining the number of ADC samples averaged (K), wherein K represents an integer truncation of a ratio of the predetermined sample period to a minimum ADC sample period;
determining the ADC samples period by dividing the predetermined sample period by the number of ADC samples averaged;
spacing the start each group of K ADC samples by the predetermined sample period; and
outputting the average of each group of K ADC samples as one of the plurality of data samples.
【００１３】
A concept 2 of the present invention is the method of the concept 1, wherein there are at least two ADCs having a span of speed versus resolution capability.
【００１４】
A concept 3 of the present invention is the method of the concept 2, further comprising selecting which of the at least two ADCs to use.
【図面の簡単な説明】
【００１５】
【図１】FIGURE 1 illustrates an example operation based on firmware registered in an FPGA in accordance with certain implementations of the present invention.
【図２】FIGURE 2 illustrates an example of a field-programmable gate array (FPGA) state machine in accordance with certain implementations of the present invention.
【図３】FIGURE 3 illustrates an example of fixed aperture firmware calculations.
【発明を実施するための形態】
【００１６】
Certain embodiments of the present invention include taking a specified sample rate and producing data at that sample rate (e.g., to the end user) while triggering measurements at another rate behind the scenes to achieve superior accuracy.
【００１７】
In situations where the sample rate is slower than the fastest rate the hardware can support, the system may oversample and take as many samples as possible within the sample period (1/sample-rate).  These readings may then be averaged to eliminate noise.  Consider an example in which the hardware has a 1M samples/sec ADC (i.e., the sample interval is 1 microsecond (μs) ).  If asked to run at 500k sample/sec, the algorithm may take 2 measurements behind the scenes and average them.  If asked for 100k samples/second (i.e., the sample interval is 10μs), the algorithm may take and average 10 readings since ten 1μs readings can fit within the 10μs window.
【００１８】
In situations where more than an integer number of samples fit within the sample period, the algorithm may take as many measurements as can fit and equally space them to create a consistent background sample rate.
【００１９】
Consider an example assuming a 1M samples/sec ADC conversion rate (i.e., 1μs sample interval) with a user-requested sample rate of 400kHz (i.e., 2.5μs sample interval).  Here, the 2.5μs period can accommodate only 2 full readings.  The algorithm may split up the extra 0.5 seconds so that measurements are periodically triggered every 1.25μs (i.e., completely filling the 2.5μs period) and each 2 measurements may be averaged to yield 1 result to the end user.
【００２０】
FIGURE 1 illustrates an example operation 100 of firmware registered in an FPGA in accordance with certain implementations of the present invention, where L refers to the number of clocks per sample period, K refers to the number of sub-measurements to be averaged, B refers to the number of clocks between the sub-measurements, and E refers to the number of clocks after the final sub-measurement.  In the example, the number of sub-measurements (i.e., K) is three.  Besides, a successive approximation register (SAR) type ADC may be used.  The sample period repeats N times.  M refers to the number of system clocks that may be provided to the FPGA, for example.
【００２１】
FIGURE 2 is a flow chart illustrating an example of a method 200 in accordance with certain implementations of the present invention.
【００２２】
After an initial trigger at 202, the number of measurements N is reset to its firmware set value, as indicated by 204.  The number of sub-measurements K is then reset to its calculated set value, as indicated by 206.  The SAR is then triggered and an M-clock wait is implemented to allow the SAR to finish, as indicated by 208.
【００２３】
At 210, a determination is made as to whether K is equal to one.  If not, a delay of B clocks is implemented and K is decremented by one (as indicated by 212) and then the method returns to 208. Otherwise, a delay of E clocks is implemented (as indicated at 214).
【００２４】
At 216, a determination is made as to whether N is equal to one.  If not, N is decremented by one (as indicated by 218) and then the method returns to 206. Otherwise, the process 200 completes, as indicated by 220.
【００２５】
Certain implementations of the present invention may allow a user to disable the “auto” aperture feature.  For example, the subsampling and averaging behind the scenes may be problematic if the application does not want to monitor the input signal between sample points.  In such situations, the system may allow a user to program a fixed aperture, such as the fixed aperture firmware calculations 300 illustrated by FIGURE 3.
【００２６】
Certain implementations may include intelligence to select from more than one  ADC to use given a specified sample rate (e.g., switch from a successive-approximation-register (SAR) ADC to a charge balance ADC). The resulting time/accuracy tradeoff with the ADC may allow for increased performance until it reaches a point of diminishing returns, at which point the system can switch to use another ADC technology and automatically pick that for the user at the appropriate point.
【００２７】
Consider a first example in which a product has two ADCs: a SAR ADC with maximum accuracy of 18 bits (i.e., before averaging) and maximum speed of 1M readings/sec; and a charge balance ADC with maximum accuracy of around 26 bits and maximum speed of around 20k readings/sec (e.g., 0.0005 NPLC aperture with rundown overhead).  If a user chooses a sample rate that both ADCs can support, the firmware may use a performance table to decide which will yield better results.  Since the system is generally averaging to extend the accuracy of the SAR ADC, it can achieve some overlap where the faster SAR may still outperform the slower charge balance ADC at very high sample rates (i.e., very small apertures).
【００２８】
The “auto” aperture approach described herein generally allows the user to achieve superior results without having to think about it.
【００２９】
Certain implementations of the present invention may include an algorithm configured to help bridge the gap between a fast but less accurate ADC and a slower but more accurate ADC.  The extra averaging advantageously extends the usability of the faster ADC and makes it possible to create overlap between ADC technologies so that they can be chosen for the user based upon the specified settings.
【００３０】
The following discussion is intended to provide a brief, general description of a suitable machine in which embodiments of the present invention can be implemented.  As used herein, the term “machine” is intended to broadly encompass a single machine or a system of communicatively coupled machines or devices operating together.  Exemplary machines may include computing devices such as personal computers, workstations, servers, portable computers, handheld devices, tablet devices, and the like.
【００３１】
Typically, a machine includes a system bus to which processors, memory such as random access memory (RAM), read-only memory (ROM), and other state-preserving medium, storage devices, a video interface, and input/output interface ports can be attached.  The machine may also include embedded controllers such as programmable or non-programmable logic devices or arrays, Application Specific Integrated Circuits (ASICs), embedded computers, smart cards, and the like.  The machine may be controlled, at least in part, by input from conventional input devices such as keyboards and mice, as well as by directives received from another machine, interaction with a virtual reality (VR) environment, biometric feedback, or other pertinent input.
【００３２】
The machine may utilize one or more connections to one or more remote machines, such as through a network interface, modem, or other communicative coupling.  Machines can be interconnected by way of a physical and/or logical network, such as an intranet, the Internet, local area networks, wide area networks, etc.  One having ordinary skill in the art will appreciate that network communication may utilize various wired and/or wireless short range or long range carriers and protocols, including radio frequency (RF), satellite, microwave, Institute of Electrical and Electronics Engineers (IEEE) 545.11, Bluetooth, optical, infrared, cable, laser, etc.
【００３３】
Having described and illustrated the principles of the invention with reference to illustrated embodiments, it will be recognized that the illustrated embodiments may be modified in arrangement and detail without departing from such principles, and may be combined in any desired manner.  And although the foregoing discussion has focused on particular embodiments, other configurations are contemplated.  
【００３４】
In particular, even though expressions such as “according to an embodiment of the invention” or the like are used herein, these phrases are meant to generally reference embodiment possibilities, and are not intended to limit the invention to particular embodiment configurations.  As used herein, these terms may reference the same or different embodiments that are combinable into other embodiments.
【００３５】
Consequently, in view of the wide variety of permutations to the embodiments that are described herein, this detailed description and accompanying material is intended to be illustrative only, and should not be taken as limiting the scope of the invention.  
【符号の説明】
【００３６】
L   the number of clocks per sample period
K   number of sub-measurements to be averaged
B   the number of clocks between the sub-measurements
E   the number of clocks after the final sub-measurement
N   the repeat number of sample period (measurement)
M   the number of system clocks
【請求項１】
A method for producing a plurality of data samples at a predetermined sample period where each data sample represents an average of as many analog-to-digital converter (ADC) samples K that can be taken within the predetermined sample period, the method comprising:
determining the number of ADC samples averaged (K), wherein K represents an integer truncation of a ratio of the predetermined sample period to a minimum ADC sample period;
determining the ADC samples period by dividing the predetermined sample period by the number of ADC samples averaged;
spacing the start each group of K ADC samples by the predetermined sample period; and
outputting the average of each group of K ADC samples as one of the plurality of data samples.
【要約】
【課題】 Produce sample data more accurately.
【解決手段】 A method for producing sampled data, which as the requested sampling period is increased, each sample is the average of an increasing number of ADC samples such that a maximum number of ADC samples are evenly space across the sample period. The method can include choosing one of multiple ADC with varying speed versus resolution capabilities to further increase the quality of the sampled data as the sampling period increases.
【選択図】図１
【図１】
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【図２】
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【図３】
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