(57)【要約】【課題】多層基板を有する駆動回路が並列接続された複数の半導体スイッチング素子を同時にスイッチングさせる場合に、駆動回路側のループ経路に電流を流れにくくすることで、複数の半導体スイッチング素子間に発生した電流アンバランスを助長することを抑制する。【解決手段】並列接続された複数の半導体スイッチング素子を同時にスイッチングさせる駆動回路の多層基板の複数の導電層が、第１の半導体スイッチング素子の第２の端子（ソースあるいはエミッタ）と同電位の第１の導電層と、第２の半導体スイッチング素子の第２の端子と同電位の第２の導電層と、第１の半導体スイッチング素子の第１の端子（ゲート）と同電位の第３の導電層とを、厚さ方向の互いに異なる位置に有し、第１の導電層と第２の導電層との間に第３の導電層が挟まれている。【選択図】  図１
2016046842.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と第２の端子と第３の端子とを有する第１および第２の半導体スイッチング素子が並列に接続された並列回路と、前記第１および第２の半導体スイッチング素子を同時にスイッチングさせる駆動回路とを有する電力変換装置において、
前記駆動回路は、複数の導電層が厚さ方向の互いに異なる位置に設けられた多層基板を有し、前記第２の端子の電位を基準に前記第１の端子に電圧を印加することにより前記第２の端子と前記第３の端子との間に電流を流すよう前記第１および第２の半導体スイッチング素子を駆動し、
前記多層基板の前記複数の導電層は、前記第１の半導体スイッチング素子の前記第２の端子と同電位の第１の導電層と、前記第２の半導体スイッチング素子の前記第２の端子と同電位の第２の導電層と、前記第１の半導体スイッチング素子の前記第１の端子と同電位の第３の導電層とを、厚さ方向の互いに異なる位置に有し、前記第１の導電層と前記第２の導電層との間に前記第３の導電層が挟まれていることを特徴とする電力変換装置。
【請求項２】
前記多層基板の前記複数の導電層は、前記第２の半導体スイッチング素子の前記第１の端子と同電位の第４の導電層を有し、前記第１の導電層と前記第２の導電層との間に前記第３の導電層と前記第４の導電層とが挟まれていることを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記多層基板の前記複数の導電層は、前記第２の半導体スイッチング素子の前記第１の端子と同電位の第４の導電層を有し、前記第３の導電層と前記第４の導電層との間に前記第２の導電層が挟まれていることを特徴とする請求項１に記載の電力変換装置。
【請求項４】
前記並列回路は、前記第１および第２の半導体スイッチング素子と並列に接続された、第１の端子と第２の端子と第３の端子とを有する第３の半導体スイッチング素子を有し、
前記駆動回路は、前記第１および第２および第３の半導体スイッチング素子を同時にスイッチングさせ、
前記多層基板の前記複数の導電層は、前記第３の半導体スイッチング素子の前記第２の端子と同電位の第５の導電層を有し、前記第２の導電層と前記第５の導電層との間に前記第４の導電層が挟まれていることを特徴とする請求項３に記載の電力変換装置。
【請求項５】
前記多層基板の前記複数の導電層は、前記第３の導電層が前記第１の半導体スイッチング素子の前記第１の端子と前記第２の半導体スイッチング素子の前記第１の端子とに接続されていることを特徴とする請求項１に記載の電力変換装置。
【請求項６】
前記並列回路は、前記第１および第２の半導体スイッチング素子と並列に接続された、第１の端子と第２の端子と第３の端子とを有する第３の半導体スイッチング素子を有し、
前記駆動回路は、前記第１および第２および第３の半導体スイッチング素子を同時にスイッチングさせ、
前記多層基板の前記複数の導電層は、前記第２の導電層の前記第１の導電層とは反対側に設けられ前記第３の半導体スイッチング素子の前記第２の端子と同電位の第５の導電層と、前記第２の導電層と前記第５の導電層との間に挟まれ前記第３の半導体スイッチング素子の前記第１の端子と同電位の第６の導電層とを有することを特徴とする請求項５に記載の電力変換装置。
【請求項７】
前記第１および第２の半導体スイッチング素子は、前記第１の端子がゲートで前記第２の端子がソースで前記第３の端子がドレインである半導体スイッチング素子、または、前記第１の端子がゲートで前記第２の端子がエミッタで前記第３の端子がコレクタである半導体スイッチング素子であることを特徴とする請求項１に記載の電力変換装置。
【請求項８】
前記第１および第２の半導体スイッチング素子が組み込まれた半導体スイッチングモジュールを有し、
前記半導体スイッチングモジュールは、前記第１の端子に接続された第１のモジュール端子と、前記第２の端子に接続された第２のモジュール端子およびセンス端子と、前記第３の端子に接続された第３のモジュール端子とを有し、
前記駆動回路は、前記第１のモジュール端子と前記センス端子とに接続されていることを特徴とする請求項１に記載の電力変換装置。
【請求項９】
請求項１から８の何れかに記載の電力変換装置と、
前記電力変換装置から出力される可変周波数の交流により駆動されるモータと、
前記モータにより駆動される乗りかごとを有することを特徴とするエレベータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置およびそれを用いたエレベータに関する。
【背景技術】
【０００２】
現在、エレベータ等の可変速駆動には、電力をインバータを介して可変周波数の交流に変換し、モータ駆動をする方式が一般的となっている。
【０００３】
図１３は、電力変換装置の従来例である。図１３に一般的に利用されている電力変換装置の一例としてインバータの概略構成を示す。図１３において、１０、３０、５０は、それぞれインバータ回路の１相を示しており、コンデンサ１１で平滑化された直流の電力を可変周波数の交流に変換し、モータ１２を駆動する。１１１、２１１、３１１、４１１、５１１、６１１は、半導体スイッチング素子で、ここではＩＧＢＴを用いた例を示している。１１２、２１２、３１２、４１２、５１２、６１２は、ダイオードであり、それぞれ各半導体スイッチング素子と逆並列に接続されている。１３０、２３０、３３０、４３０、５３０、６３０は、各半導体スイッチング素子を駆動する駆動回路である。
【０００４】
図１４は、並列回路を有する電力変換装置の１相における概略構成である。モータ１２などの負荷が大容量となる場合には、図１４に示すように、半導体スイッチング素子を並列接続して使用することがある。半導体スイッチング素子１１１と半導体スイッチング素子１１３とが並列接続されて並列回路を構成している。半導体スイッチング素子１１３には、ダイオード１１４が逆並列に接続されている。半導体スイッチング素子１１１と半導体スイッチング素子１１３は、共通の駆動回路１３０により同時にスイッチングされる。
【０００５】
半導体スイッチング素子２１３についても半導体スイッチング素子２１１と並列接続されており、半導体スイッチング素子２１３と逆並列にダイオード２１４が接続されている。尚、図１４では半導体スイッチング素子２１１と２１３とを共通の駆動回路２３０で駆動するが、図示は省略している。
【０００６】
このような並列接続された半導体スイッチング素子を駆動するものとしては、例えば特許文献１がある。特許文献１には、１個の駆動回路から並列接続された２つのＩＧＢＴへのゲート配線を撚り線ケーブルとし、この撚り線ケーブルを接続線にそれぞれ隣接して敷設することにより撚り線ケーブルに発生する起電力とその極性をほぼ等しくしてそれぞれの素子のゲート−エミッタ電圧をほぼ等しくさせることで、それぞれの素子の電流をバランスさせるものが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−２６１９４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年、半導体スイッチング素子はパワーデバイスの低オン抵抗化等により低損失化が進む一方で、スイッチングが急峻になりインダクタンスの影響を受け易くなっている。また、負荷が大容量となる場合には、半導体スイッチング素子を並列接続して使用することから、半導体スイッチング素子間の電流分担の不均等によるモジュールの寿命低減などの課題が生じる。
【０００９】
特に複数の駆動用ゲート端子を持った並列回路やモジュールにおいては、主回路配線の引きまわし等により各半導体スイッチング素子にてインピーダンスがばらつくと、並列素子間で電流が均等に流れず一方の素子のみに大電流が流れてしまう。
【００１０】
例えば図１４の並列回路の場合、並列接続している半導体スイッチング素子１１１と１１３において共通の駆動回路１３０を使用し、ゲート抵抗１２１ａ、１２１ｂを介して半導体スイッチング素子１１１と１１３のゲートに電圧を印加し、両者を同時にスイッチング（オン／オフ動作）させる。ここで、半導体スイッチング素子１１１と１１３のエミッタが駆動回路１３０を介して接続されることから、半導体スイッチング素子１１１と１１３のエミッタでエミッタループ２０と呼ばれるループ経路ができる。
【００１１】
このため、図１４には示していない微小な主回路インダクタンスの差異によって、本来であれば同時にオンする２つの半導体スイッチング素子１１１と１１３のターンオンにずれが生じ、半導体スイッチング素子１１１のコレクタ−エミッタ間に流れる電流と、半導体スイッチング素子１１３のコレクタ−エミッタ間に流れる電流にアンバランスが生じる。すると、並列回路において存在するエミッタループ２０に電流が流れることで、電流アンバランスが更に助長されてしまう。この結果、一方の半導体スイッチング素子を想定していた値以上の電流にて使用することから、寿命が短くなる。したがって、並列回路ではエミッタループの電流を抑制し、半導体スイッチング素子の電流分担を均等に保つことはスイッチングの高速化によって生じる課題の一つとして重要である。
【００１２】
また、特許文献１に記載の電力変換装置では、駆動回路と半導体スイッチング素子との間を撚り線ケーブルを用いて接続しているが、撚り線ケーブルが長いとインダクタンスが大きくなることでスイッチングのタイミングがずれやすくなることや、撚り線ケーブルの引き回しの作業などが発生してしまうという問題がある。
【００１３】
撚り線ケーブルを用いず、多層基板を有する駆動回路を用いて配線することが考えられるが、従来はこの多層基板の構成については十分な考慮がされていなかった。仮に多層基板を用いて配線する場合、駆動回路には半導体スイッチング素子のゲートとエミッタ（駆動回路に接続される場合にはセンスエミッタとも呼ばれる）が接続されるため、多層基板にもゲートと同電位のゲート層とエミッタと同電位のセンスエミッタ層とが存在することになるが、並列接続された複数の半導体スイッチング素子を１つの駆動回路で駆動する場合、重なり合う２つのセンスエミッタ層が互いに近接していると両者の相互インダクタンスが大きくなり、これによって２つのセンスエミッタ層間のインダクタンスが小さくなり、これによって電流が流れやすくなる。その結果、エミッタループ２０において電流が流れやすくなるという問題が発生する。その場合、既に説明したように複数の半導体スイッチング素子間に電流アンバランスが発生した場合に電流アンバランスを助長してしまい、一方の半導体スイッチング素子を想定していた値以上の電流にて使用することから半導体スイッチング素子の寿命が短くなるという問題が発生する。
【００１４】
また、これまでの説明ではＩＧＢＴを例に説明したが、ＭＯＳＦＥＴ等においてもエミッタループと同様なソースループが存在するので、この駆動回路側のループ経路（エミッタループやソースループ）により同様の問題が発生する。
【００１５】
そこで、本発明の課題は、多層基板を有する駆動回路が並列接続された複数の半導体スイッチング素子を同時にスイッチングさせる場合に、駆動回路側のループ経路に電流を流れにくくすることで、複数の半導体スイッチング素子間に発生した電流アンバランスを助長することを抑制し、半導体スイッチング素子の寿命が短くなるのを抑制した電力変換回路およびそれを用いたエレベータを提供することである。
【課題を解決するための手段】
【００１６】
そのために、本発明の電力変換装置およびそれを用いたエレベータは、例えば、第１の端子と第２の端子と第３の端子とを有する第１および第２の半導体スイッチング素子が並列に接続された並列回路と、前記第１および第２の半導体スイッチング素子を同時にスイッチングさせる駆動回路とを有する電力変換装置において、前記駆動回路は、複数の導電層が厚さ方向の互いに異なる位置に設けられた多層基板を有し、前記第２の端子の電位を基準に前記第１の端子に電圧を印加することにより前記第２の端子と前記第３の端子との間に電流を流すよう前記第１および第２の半導体スイッチング素子を駆動し、前記多層基板の前記複数の導電層は、前記第１の半導体スイッチング素子の前記第２の端子と同電位の第１の導電層と、前記第２の半導体スイッチング素子の前記第２の端子と同電位の第２の導電層と、前記第１の半導体スイッチング素子の前記第１の端子と同電位の第３の導電層とを、厚さ方向の互いに異なる位置に有し、前記第１の導電層と前記第２の導電層との間に前記第３の導電層が挟まれていることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、多層基板を有する駆動回路が並列接続された複数の半導体スイッチング素子を同時にスイッチングさせる場合に、第１の導電層と第２の導電層との間に第３の導電層が挟まれていることで、駆動回路側のループ経路に電流を流れにくくでき、それによって複数の半導体スイッチング素子間に発生した電流アンバランスを助長することを抑制し、半導体スイッチング素子の寿命が短くなるのを抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施例の並列回路および駆動回路の模式図
【図２】本発明の第１の実施例の多層基板における各層の模式図
【図３】比較例の並列回路および駆動回路の模式図
【図４】比較例の多層基板における各層の模式図
【図５】駆動用増幅器の回路構成図
【図６】センスソース層−センスソース層の結合係数ｋとソースループ電流Ｉｓｓおよび半導体スイッチング素子の電流差ΔＩの関係図
【図７】本発明の第１の実施例の並列回路および駆動回路の第１の実装図
【図８】本発明の第１の実施例の並列回路および駆動回路の第２の実装図
【図９】本発明の第２の実施例の並列回路および駆動回路の模式図
【図１０】本発明の第３の実施例の並列回路および駆動回路の模式図
【図１１】本発明の第４の実施例の並列回路および駆動回路の模式図
【図１２】本発明の第５の実施例の並列回路および駆動回路の模式図
【図１３】電力変換装置の従来例
【図１４】並列回路を有する電力変換装置の１相における概略構成
【発明を実施するための形態】
【００１９】
本発明の実施例を、図面を参照しながら説明する。尚、各図および各実施例において、同一又は類似の構成要素には同じ符号を付し、説明を省略する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例の並列回路および駆動回路の模式図である。図１は、基本的な構造は図１３および図１４と同じであるが、図１３および図１４では半導体スイッチング素子としてＩＧＢＴを例に説明していたのに対して、図１では、金属酸化膜電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｅｒ：ＭＯＳＦＥＴ）を用いた例を示している。これ以降、半導体スイッチング素子としてはＭＯＳＦＥＴを例に説明することとする。例えば、スイッチング速度を高速化できる炭化ケイ素（ＳｉＣ）デバイスを用いたＭＯＳＦＥＴを用いることができる。また、ＭＯＳＦＥＴの場合には、ドレイン−ソース間に内蔵のダイオード構造を有しているため、ＩＧＢＴを用いる際には必要であった外付けの逆並列に接続したダイオードを省略することができるため、外付けの逆並列のダイオードを省略した。図１では、半導体スイッチング素子１１１と１１３についてのみ説明しているが、他の半導体スイッチング素子についても同様の構成となっている。
【００２１】
尚、半導体スイッチング素子としては、ＭＯＳＦＥＴではなく、ＩＧＢＴ、ＪＦＥＴなどによっても代替可能である。半導体スイッチング素子は、第１の端子、第２の端子、第３の端子を有しており、ＭＯＳＦＥＴやＪＦＥＴの場合は、第１の端子がゲートで第２の端子がソースで第３の端子がドレインであり、ＩＧＢＴの場合は、第１の端子がゲートで第２の端子がエミッタで第３の端子がコレクタである。
【００２２】
また、図１において、図１３および図１４と大きく異なっているのは、駆動回路１３０が、多層基板を有した駆動回路となっている点である。尚、図１では駆動回路１３０についてのみ説明しているが、他の駆動回路についても同様である。
【００２３】
したがって、第１の実施例においては、第１の端子と第２の端子と第３の端子とを有する第１および第２の半導体スイッチング素子１１１と１１３が並列に接続された並列回路と、第１および第２の半導体スイッチング素子１１１と１１３を同時にスイッチングさせる駆動回路１３０とを有する電力変換装置において、駆動回路１３０は、複数の導電層が厚さ方向の互いに異なる位置に設けられた多層基板を有し、第２の端子の電位を基準に第１の端子に電圧を印加することにより第２の端子と第３の端子との間に電流を流すよう第１および第２の半導体スイッチング素子１１１と１１３を駆動する構成となっている。
【００２４】
図１において、並列回路１００は、並列接続された半導体スイッチング素子１１１、１１３により構成されている。また、並列回路１００は、モジュール化されており、半導体スイッチング素子１１１、１１３のドレインに接続されたドレイン端子１０１ａ、１０１ｂ、ソースに接続されたソース端子１０２ａ、１０２ｂ、ゲートに接続されたゲート端子１０３ａ、１０３ｂ、ソースに接続され駆動回路１３０に接続されるセンス端子であるセンスソース端子１０４ａ、１０４ｂを持つ。
【００２５】
すなわち、第１および第２の半導体スイッチング素子１１１と１１３が組み込まれた半導体スイッチングモジュールを有し、半導体スイッチングモジュールは、第１の端子に接続された第１のモジュール端子と、第２の端子に接続された第２のモジュール端子およびセンス端子と、第３の端子に接続された第３のモジュール端子とを有し、駆動回路１３０は、第１のモジュール端子とセンス端子とに接続されている。尚、ここではセンス端子を有するモジュールの場合を例示しているが、センス端子がない場合、第２のモジュール端子であるソース端子１０２ａ、１０２ｂから配線を分岐させて駆動回路１３０に接続するようにしてもよい。
【００２６】
並列回路１００の半導体スイッチング素子１１１、１１３は、半導体スイッチング素子１１１のドレインと１１３のドレイン、半導体スイッチング素子１１１のソースと１１３のソースで接続しており、並列回路として構成される。
【００２７】
図２は、本発明の第１の実施例の多層基板における各層の模式図である。図１、図２において、この半導体スイッチング素子１１１および１１３を駆動する駆動回路１３０は、半導体スイッチング素子１１１のソース（センスソース）と同電位の導電層であって半導体スイッチング素子１１１のセンスソースの導電経路１３１を持つセンスソース層１３０１、半導体スイッチング素子１１１のゲートと同電位の導電層であって半導体スイッチング素子１１１のゲートの導電経路１３２を持つゲート層１３０２、半導体スイッチング素子１１３のソース（センスソース）と同電位の導電層であって半導体スイッチング素子１１３のセンスソースの導電経路１３３を持つセンスソース層１３０３、半導体スイッチング素子１１３のゲートと同電位の導電層であって半導体スイッチング素子１１３のゲートの導電経路１３４を持つゲート層１３０４を有する多層基板を有している。これらの導電層は、厚さ方向の互いに異なる位置に配置されている。この多層基板の導電層の積層順の効果については後述する。尚、１４１、１４６は、センスソース層インダクタンスであり、１４２、１４５はゲート層インダクタンスである。ここで、ゲート層インダクタンス１４２、１４５は向かい合っていることが分かりやすいよう便宜上２つに分けて図示しているが、実際は図示した２つの１４２を合わせて１つのゲート層インダクタンス１４２、２つの１４５を合わせて１つのゲート層インダクタンス１４５と考えてよい。
【００２８】
駆動回路１３０は、多層基板の他に、構成部品としてゲート抵抗１２１ａおよび１２１ｂ、駆動用増幅器１２３、駆動用電源１２４、１２５、増幅器用抵抗１２２、制御ＩＣ１２６で構成され、半導体スイッチング素子１１１および１１３を同時にオンオフ動作させている。駆動回路１３０の構成部品自体は多層基板のセンスソース層１３０１に実装され、絶縁性スルーホールまたはパッド１２１ａａ、１２１ａｂ、１２１ｂａ、１２１ｂｂ、１２２ａ、１２２ｂ、１２３ａ（１２３１ａ、１２３２ａ）、１２３ｂ（１２３１ｂ、１２３２ｂ）、１２３ｃ（１２３１ｃ、１２３２ｃ）、１２４ｂ、１２５ｂ、１２６ｂ、導電性スルーホールまたはパッド１２４ａ、１２５ａ、１２６ａ、多層基板の導電層を用いて配線されている。尚、駆動回路１３０の構成部品をセンスソース層１３０１のみに実装するのではなく、他方のセンスソース層１３０３のみに実装したり、センスソース層１３０１と１３０３に分散して実装することも可能である。
【００２９】
図５は、駆動用増幅器の回路構成図である。ここでは、ｎｐｎトランジスタ１２３１、ｐｎｐトランジスタ１２３２で構成しているが、ｐＭＯＳまたはｎＭＯＳなどでも代替可能である。
【００３０】
次に、第１の実施例の効果を、比較例と比較することにより説明する。
【００３１】
図３は、比較例の並列回路および駆動回路の模式図であり、図４は、比較例の多層基板における各層の模式図であり、それぞれ図１、図２に対応する図である。図３および図４において、図１および図２と異なる点は、多層基板の積層順であり、図３および図４では、ゲート層１３０２とゲート層１３０４との間にセンスソース層１３０１とセンスソース層１３０３とが挟まれており、センスソース層１３０１とセンスソース層１３０３とが隣接した層として積層されている点である。
【００３２】
ここで、多層基板においては、導電経路１３２、１３１、１３３、１３４が重なり合い、磁気結合する。この時の半導体スイッチング素子１１１のゲート−ソース間インダクタンスＬG111-S111および半導体スイッチング素子１１１と１１３のセンスソース−センスソース間インダクタンスＬS111-S113は、以下の式（１）および（２）にて表わされる。
【００３３】
ＬG111-S111＝Ｌg111＋Ｌs111−２Ｍg111s111＋Ｍg111g113＋Ｍs111s113    ・・・（１）
ここで、Ｌg111：半導体スイッチング素子１１１のゲート層インダクタンス１４２
Ｌs111：半導体スイッチング素子１１１のセンスソース層インダクタンス１４１
Ｍg111s111：Ｌg111とＬs111の相互インダクタンス
Ｍg111g113：Ｌg111とＬg113の相互インダクタンス
Ｍs111s113：Ｌs111とＬs113の相互インダクタンス
Ｌg113：半導体スイッチング素子１１３のゲート層インダクタンス１４５
Ｌs113：半導体スイッチング素子１１３のセンスソース層インダクタンス１４６
ＬS111-S113＝Ｌs111＋Ｌs113−２Ｍs111s113    ・・・（２）
ここで、Ｌs111：半導体スイッチング素子１１１のセンスソース層インダクタンス１４１
Ｌs113：半導体スイッチング素子１１３のセンスソース層インダクタンス１４６
Ｍs111s113：Ｌs111とＬs113の相互インダクタンス
尚、図３において、センスソース層インダクタンス１４１、１４６は向かい合っていることが分かりやすいよう便宜上２つに分けて図示しているが、実際は図示した２つの１４１を合わせて１つのセンスソース層インダクタンス１４１、２つの１４６を合わせて１つのセンスソース層インダクタンス１４６と考えてよい。
【００３４】
ここで、インダクタンスＬ１とＬ２をそれぞれ持つ層間の相互インダクタンスＭは、以下の式（３）で表わされ、結合係数ｋは相互作用する層間の距離に反比例する係数であるため、相互インダクタンスＭも相互作用する層間の距離に反比例する性質を持つ。
【００３５】
Ｍ＝ｋ√（Ｌ１Ｌ２）    ・・・（３）
ただし、ｋ：結合係数（Ｌ１とＬ２の層間の距離に反比例する係数）
したがって、図３のように二つのセンスソース層１３０１と１３０３が隣接することにより近接していると、これらの二つのセンスソース層において重なり合う導電経路１３１と１３３の結合係数ｋが大きくなることから、両者の間の相互インダクタンスＭs111s113が大きくなり、これによって、式（２）に示す通り、センスソース−センスソース間インダクタンスＬS111-S113は小さくなる。インダクタンスが小さくなると電流が流れやすくなり、駆動回路側のループ経路であるソースループにて電流が流れやすくなる。その結果、主回路のインピーダンスがばらついている場合に、半導体スイッチング素子間で電流のアンバランスが生じ、インダクタンスの小さいソースループがさらに電流を流し易くすることで、電流のアンバランスが助長されてしまう可能性がある。
【００３６】
すなわち、並列回路において、各半導体スイッチング素子、またはモジュールの駆動用端子および主回路端子が複数存在する場合には、配線の違いによる主回路経路のインピーダンスの差や基板パターンの違いなどにより各半導体スイッチング素子、または各モジュールの電流分担に不均等が生じ、電流分担が不均等の場合、設計時に予想していた電流よりも多く流れてしまう半導体スイッチング素子、またはモジュールの寿命は低減し、さらに定格値より大きい電流が流れてしまった場合には素子破壊等も引き起こされる可能性がある。
【００３７】
これに対して、第１の実施例においては、図１および図２に示すように、多層基板において、センスソース層１３０１、１３０３が最も遠い距離となるように一番外側に配置し、それらの間にゲート層１３０２、１３０４を配置する構成としている。
【００３８】
式（２）に示したセンスソース−センスソース間インダクタンスＬS111-S113について考えると、層間距離が大きくなると式（３）よりセンスソース層１３０１−センスソース層１３０３間の結合係数ｋが小さくなることで相互インダクタンスが小さくなる特性を持つ。式（２）より、負の項である相互インダクタンスＭs111s113が小さくなることでセンスソース−センスソース間インダクタンスＬS111-S113が大きくなり、ソースループに電流が流れにくくなる。したがって、主回路インピーダンスのずれ等に起因する半導体スイッチング素子１１１と１１３に流れる電流の不均等が生じた場合に、ソースループにおけるインダクタンスを大きく保つことでソースループに流れる電流を抑制できるため、半導体スイッチング素子１１１と１１３の電流のアンバランスを抑制することが可能となる。それにより、半導体スイッチング素子の寿命が短くなるのを抑制することができる。
【００３９】
図６は、センスソース層−センスソース層の結合係数ｋとソースループ電流Ｉｓｓおよび半導体スイッチング素子の電流差ΔＩの関係図である。図６では、横軸は結合係数ｋであり、縦軸は電流（Ａ）であり、半導体スイッチング素子１１１および１１３がターンオンした時のソースループ電流Ｉｓｓおよび半導体スイッチング素子１１１および１１３がターンオンした時の電流差ΔＩの最大値ΔＩｄｍａｘを示している。図６は、半導体スイッチング素子１１１と１１３の各主回路経路において模擬的に異なるインピーダンス値を持った場合にスイッチング動作をさせた際の電力変換回路の特性をシミュレーションした結果である。図６に示すように、結合係数ｋが大きい、すなわち、層間距離が小さいと、ソースループ電流Ｉｓｓが流れやすく、半導体スイッチング素子１１１と１１３の電流差ΔＩが大きくなり半導体スイッチング素子１１１と１１３の電流分担の不均等が大きくなる。一方で、図１の本実施例のようにソース層１３０１と１３０４を最も遠い距離になるように配置した場合には、結合係数ｋが小さくなり、ソースループ電流Ｉｓｓが流れにくくなり、半導体スイッチング素子１１１と１１３の電流差ΔＩを抑えて半導体スイッチング素子１１１と１１３に流れる電流不均等を低減する効果が得られる。
【００４０】
また、半導体スイッチング素子の駆動経路であるゲート−センスソース間のインダクタンスは、式（１）の通りであり、本実施例の基板構成においても同じ半導体スイッチング素子のゲート層とセンスソース層が隣接しているので、変化はない。このため、第１の実施例を適用したことによる駆動への影響はなく、主回路の電流を均等にする効果のみ得ることが可能である。
【００４１】
さらに、駆動回路１３０において駆動用電源１２４、１２５等をゲート層とは別の層で構成し、層数が増えた場合には、この導電層も含めたセンスソース層以外のすべての導電層を２つのセンスソース層の間に挟むことにより、半導体スイッチング素子１１１と１１３のセンスソース層１３０１と１３０３とが最も遠い距離となるように一番外側に配置するようにしてもよい。
【００４２】
図７は、本発明の第１の実施例の並列回路および駆動回路の第１の実装図であり、図７（ａ）は上面図、図７（ｂ）は側面図である。図７に、本発明の第１の実施例における第１の実装例として、一つのモジュール１１０内に半導体スイッチング素子１１１と１１３の並列回路を構成した例を示す。駆動回路１３０はモジュール１１０のゲート端子１０３ａ、１０３ｂ、およびセンスソース端子１０４ａ、１０４ｂに接続される。また、図７においてモジュールの各端子１０１ａ、１０１ｂ、１０２ａ、１０２ｂ、１０３ａ、１０３ｂ、および１０４ａ、１０４ｂの配置は一例であり、これに限らない。したがって、駆動回路１３０の端子１０３ａ、１０３ｂ、および１０４ａ、１０４ｂの配置もこれに限らず、モジュール１１０に対し、配線等を使用せずに直接接続されていればよい。
【００４３】
図８は、本発明の第１の実施例の並列回路および駆動回路の第２の実装図であり、図８（ａ）は上面図、図８（ｂ）は側面図である。図８に、本発明の第１の実施例における第２の実装例を示す。並列回路１００はモジュール１１０ａ、１１０ｂを配線等により並列接続することによって構成されている。駆動回路１３０はモジュール１１０ａ、１１０ｂのゲート端子１０３ａ、１０３ｂ、およびセンスソース端子１０４ａ、１０４ｂに接続される。また、実装図においてモジュールの各端子１０１ａ、１０１ｂ、１０２ａ、１０２ｂ、１０３ａ、１０３ｂ、および１０４ａ、１０４ｂの配置は一例であり、これに限らない。したがって、駆動回路１３０の端子１０３ａ、１０３ｂ、および１０４ａ、１０４ｂの配置もこれに限らず、モジュール１１０ａ、１１０ｂに対し、配線等を使用せずに直接接続されていればよい。
【実施例２】
【００４４】
図９は、本発明の第２の実施例の並列回路および駆動回路の模式図である。第２の実施例において、第１の実施例と異なる点は、センスソース層とゲート層とが交互に配置されている点である。具体的には、多層基板において、センスソース層１３０１、ゲート層１３０２、センスソース層１３０３、ゲート層１３０４の順に配置されている。
【００４５】
第２の実施例では、センスソース層１３０１−センスソース層１３０３の層間距離は第１の実施例に比べて近くなるもののゲート層１３０２をセンスソース層１３０１とセンスソース層間１３０３の間に挟むことで層間距離を保てることから、第１の実施例よりは効果が小さくなるものの同様の効果を得ることができる。
【実施例３】
【００４６】
図１０は、本発明の第３の実施例の並列回路および駆動回路の模式図である。第３の実施例において、第２の実施例と異なる点は、並列回路１００の並列数が３並列となっている点である。
【００４７】
そのため、半導体スイッチング素子１１１、１１３と並列に接続された半導体スイッチング素子１１５が追加されている。１０１ｃ、１０２ｃ、１０３ｃ、１０４ｃは、それぞれ半導体スイッチング素子１１５のドレイン、ソース、ゲート、ソースに接続されたドレイン端子、ソース端子、ゲート端子、センスソース端子である。
【００４８】
そして、駆動回路１３０は、半導体スイッチング素子１１１および１１３それぞれのセンスソース層、ゲート層に加え、半導体スイッチング素子１１５のソース（センスソース）と同電位の導電層であって半導体スイッチング素子１１５のセンスソースの導電経路１３５を持つセンスソース層１３０５、半導体スイッチング素子１１５のゲートと同電位の導電層であって半導体スイッチング素子１１５のゲートの導電経路１３６を持つゲート層１３０６の６層を有する多層基板を有する。並列数が３並列以上の場合においては、全てのセンスソース層−センスソース層の層間距離を保ち結合係数ｋを小さくするためにセンスソース層とゲート層が交互に配置されるようにすることが望ましい。また、図１０には３並列の半導体スイッチング素子によって構成される場合を示したが、並列数がこれ以上になった場合に関しても同様に、センスソース層とゲート層が交互に配置されるようにすればよい。尚、図１０において、１４９、１５０はそれぞれゲート層１３０６、センスソース層１３０５のインダクタンスである。
【００４９】
図１０においては、基板上面から順にセンスソース層１３０１、ゲート層１３０２、センスソース層１３０３、ゲート層１３０４、センスソース層１３０５、ゲート層１３０６の順で構成されているが、それぞれの半導体スイッチング素子のセンスソース層とゲート層を入れ替え、基板上面からゲート層１３０２、センスソース層１３０１、ゲート層１３０４、センスソース層１３０３、ゲート層１３０６、センスソース層１３０５の順としてもよい。
【００５０】
さらに、第１の実施例と同様に同じ半導体スイッチング素子のゲート層とセンスソース層が隣接していればよいので、半導体スイッチング素子を入れ替えて、例えば基板上面からセンスソース層１３０５、ゲート層１３０６、センスソース層１３０１、ゲート層１３０２、センスソース層１３０３、ゲート層１３０４の順にするなど、さまざまな変形例が考えられる。
【００５１】
また、図７や図８のようにモジュール化し、駆動回路１３０が並列回路１００のゲート端子１０３ａ、１０３ｂ、１０３ｃおよびセンスソース端子１０４ａ、１０４ｂ、１０４ｃに直接接続されるようにしてもよい。
【実施例４】
【００５２】
図１１は、本発明の第４の実施例の並列回路および駆動回路の模式図である。第４の実施例では、並列数が３並列の場合において、並列回路１００の２つの半導体スイッチング素子１１１、１１３のゲートと同電位の導電層であるゲート層１３０２と１３０４を共通化し、ゲート層１３０２を半導体スイッチング素子１１１、１１３の両方のゲート接続し、多層基板の導電層を１層減らしている。通常の並列回路においては、ゲート間の共振により誤動作等を引き起こす可能性もあるが、半導体スイッチング素子のゲートに接続された抵抗（内部抵抗でも追加した抵抗でもよい）を有していれば、ゲート間の共振を防ぐことが可能であり、多層基板の２つのゲート層を共通化できる。
【００５３】
この場合、例えば、センスソース層１３０１、ゲート層１３０４と共通化されたゲート層１３０２、センスソース層１３０３、ゲート層１３０６、センスソース層１３０５の順に積層された５層を有する多層基板によって構成される。この場合も、第２の実施例および第３の実施例と同様に、全てのセンスソース層−センスソース層の層間距離を保ち結合係数ｋを小さくするためにセンスソース層とゲート層が交互に配置されている。図１１は基板上面から半導体スイッチング素子１１１の層、１１３の層、１１５の層の順に構成されているが、第３の実施例と同様、半導体スイッチング素子を入れ替えた順序での基板構成でもよい。
【００５４】
また、図１１には並列数が３並列以上の場合の一例として３並列の半導体スイッチング素子によって構成される並列回路１００を示したが、並列数がこれ以上になった場合に関しても同様に、センスソース層とゲート層が交互に配置されるようにしてもよい。したがって、並列数がｎ並列になった場合、センスソース層もｎ層あることから、共通化できるゲート層は１組のみで、ゲート層は少なくともｎ−１層必要である。ただし、駆動用電源１２４、１２５等を別の１層で構成した場合には、この導電層も含めたセンスソース層以外の導電層で少なくともｎ−１層あればよい。
【００５５】
また、半導体スイッチング素子１１５を省略した２並列の場合にも、ゲート層１３０２と１３０４を共通化する構成としてもよい。
【実施例５】
【００５６】
図１２は、本発明の第５の実施例の並列回路および駆動回路の模式図である。第５の実施例では、第１の実施例で示した２並列の半導体スイッチング素子をさらに２直列に接続した並列回路２００を持つことを特徴とする。電力変換装置の並列回路２００は、半導体スイッチング素子１１１、１１３、２１１、２１３により構成され、半導体スイッチング素子１１１、１１３のドレインに接続されたドレイン端子１０１ａ、１０１ｂ、半導体スイッチング素子２１１、２１３のソースに接続されたソース端子２０２ａ、２０２ｂ、半導体スイッチング素子１１１、１１３、２１１、２１３のゲートに接続されたゲート端子１０３ａ、１０３ｂ、２０３ａ、２０３ｂ、半導体スイッチング素子１１１、１１３、２１１、２１３のソースに接続されたセンス端子であるセンスソース端子１０４ａ、１０４ｂ、２０４ａ、２０４ｂ、半導体スイッチング素子１１１および２１１の出力端子３５１、半導体スイッチング素子１１３および２１３の出力端子３５３を有している。
【００５７】
駆動回路１３０は第１の実施例と同様の構成であり、駆動回路２３０は、駆動回路１３０と同様の構成となっており、２３１、２３２、２３３、２３４は１３１、１３２、１３３、１３４に対応し、２４１、２４２、２４５、２４６は１４１、１４２、１４５、１４６に対応し、２２１ａ、２２１ｂは１２１ａ、１２１ｂに対応し、２２２、２２３、２２４、２２５、２２６は１２２、１２３、１２４、１２５、１２６に対応するので、詳細な説明は省略する。
【００５８】
尚、駆動回路１３０と２３０については、駆動回路１３０と２３０の間で十分に絶縁が確保されていれば、一体の多層基板にて構成することも可能である。
【００５９】
また、図７や図８と同様に、駆動回路１３０、２３０が並列回路２００のゲート端子１０３ａ、１０３ｂ、２０３ａ、２０３ｂ、およびセンスソース端子１０４ａ、１０４ｂ、２０４ａ、２０４ｂに直接接続されるようにしてもよい。
【実施例６】
【００６０】
第６の実施例は、第１の実施例から第５の実施例で説明した電力変換装置を用いたエレベータであって、電力変換装置から出力される可変周波数の交流により駆動されるモータ１２と、モータ１２により駆動される図示しない乗りかごとを有する。
【００６１】
以上、本発明の実施例を説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いても良い。
【符号の説明】
【００６２】
１０、３０、５０・・・インバータ回路の１相、１１・・・コンデンサ、１２・・・モータ、２０・・・エミッタループ、１００、２００・・・並列回路、１０１ａ、１０１ｂ、１０１ｃ・・・ドレイン端子またはコレクタ端子、１０２ａ、１０２ｂ、１０２ｃ、２０２ａ、２０２ｂ・・・ソース端子またはエミッタ端子、１０３ａ、１０３ｂ、１０３ｃ、２０３ａ、２０３ｂ・・・ゲート端子、１０４ａ、１０４ｂ、１０４ｃ、２０４ａ、２０４ｂ・・・センスソース端子（センス端子）、１１０、１１０ａ、１１０ｂ・・・モジュール、１１１、１１３、１１５、２１１、２１３、３１１、４１１、５１１、６１１・・・半導体スイッチング素子、１１２、１１４、２１２、２１４、３１２、４１２、５１２、６１２・・・ダイオード、１２１ａ、１２１ｂ、１２１ｃ、２２１ａ、２２１ｂ・・・ゲート抵抗、１２１ａａ、１２１ａｂ、１２１ｂａ、１２１ｂｂ、１２２ａ、１２２ｂ、１２３ａ（１２３１ａ、１２３２ａ）、１２３ｂ（１２３１ｂ、１２３２ｂ）、１２３ｃ（１２３１ｃ、１２３２ｃ）、１２４ｂ、１２５ｂ、１２６ｂ・・・絶縁性スルーホールまたはパッド、１２４ａ、１２５ａ、１２６ａ・・・導電性スルーホールまたはパッド、１２２、２２２・・・増幅器用抵抗、１２３、２２３・・・増幅器、１２４、１２５、２２４、２２５・・・駆動用電源、１２６、２２６・・・制御ＩＣ、１３０、２３０、３３０、４３０、５３０、６３０・・・駆動回路、１３０ａ、１３０ｂ・・・制御ＩＣを除いた駆動回路、１３１、１３３、１３５、２３１、２３３・・・センスソースの導電経路、１３０１、１３０３・・・センスソース層（導電層）、１３２、１３４、１３６、２３２、２３４・・・ゲートの導電経路、１３０２、１３０４・・・ゲート層（導電層）、１４１・・・半導体スイッチング素子１１１のセンスソース層インダクタンスＬs111、１４２・・・半導体スイッチング素子１１１のゲート層インダクタンスＬg111、１４５・・・半導体スイッチング素子１１３のゲート層インダクタンスＬg113、１４６・・・半導体スイッチング素子１１３のセンスソース層インダクタンスＬs113、１４９・・・半導体スイッチング素子１１５のゲート層インダクタンスＬg115、１５０・・・半導体スイッチング素子１１５のセンスソース層インダクタンスＬs115、２４１・・・半導体スイッチング素子２１１のセンスソース層インダクタンスＬs211、２４２・・・半導体スイッチング素子２１１のゲート層インダクタンスＬg211、２４５・・・半導体スイッチング素子２１３のゲート層インダクタンスＬg213、２４６・・・半導体スイッチング素子２１３のセンスソース層インダクタンスＬs213、３５１、３５３・・・出力端子、１２３１・・・ｎｐｎトランジスタ、１２３２・・・ｐｎｐトランジスタ。
【図１】
2016046842.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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