(57)【要約】【課題】ＥＳＤ保護回路を有する小さなサイズの電源回路の実現。【解決手段】ソース及びドレインの一方が第１電源線VDDに接続され、ソース及びドレインの他方が出力ノードに接続されたＰ型トランジスタPMOS1,PMOS2と、Ｐ型トランジスタのバックゲートと第１電源線の間に接続された抵抗R31,R51と、Ｐ型トランジスタのバックゲートと、第１電源線の電位より低い電位を有する第２電源線GNDに接続された容量素子C31,C51と、を有する電源回路。【選択図】図５
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【特許請求の範囲】
【請求項１】
ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が出力ノードに接続されたＰ型トランジスタと、
前記Ｐ型トランジスタのバックゲートと前記第１電源線の間に接続された抵抗と、
前記Ｐ型トランジスタのバックゲートと、前記第１電源線の電位より低い電位を有する第２電源線に接続された容量素子と、を有することを特徴とする電源回路。
【請求項２】
前記Ｐ型トランジスタは、Ｐ型領域に形成されたＮウェルに形成されており、
前記Ｐ型トランジスタのソース又はドレイン、前記Ｎウェル及び前記Ｐ型領域は、ＰＮＰ型のトランジスタを構成することを特徴とする請求項１に記載の電源回路。
【請求項３】
前記Ｐ型トランジスタが形成されたＮウェルの周囲に設けられたＮウェルガードリングを有することを特徴とする請求項２に記載の電源回路。
【請求項４】
前記Ｎウェルガードリング、前記Ｐ型領域及び前記Ｎウェルは、ＮＰＮ型のトランジスタを構成し、
前記ＰＮＴ型のトランジスタ及び前記ＮＰＮ型のトランジスタは、サイリスタを構成することを特徴とする請求項３に記載の電源回路。
【請求項５】
前記第１電源線と前記第２電源線に接続され、出力が、通常時は前記第１電源線の電位に、前記第１電源線に正のサージ電圧が印加されるとハイインピーダンスに、さらに前記抵抗と前記容量素子による時定数より長い期間後に再び前記第１電源線の電位に、なるラッチアップ復帰回路を有することを特徴とする請求項１から４のいずれか１項に記載の電源回路。
【請求項６】
処理回路と、前記処理回路に電源電圧を供給する電源回路と、を有し、
前記電源回路は、
ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が出力ノードに接続されたＰ型トランジスタと、
前記Ｐ型トランジスタのバックゲートと前記第１電源線の間に接続された抵抗と、
前記Ｐ型トランジスタのバックゲートと前記第１電源線の電位より低い電位を有する第２電源線に接続された容量素子と、を有することを特徴とする電子回路。
【請求項７】
前記Ｐ型トランジスタは、Ｐ型領域に形成されたＮウェルに形成されており、
前記Ｐ型トランジスタのソース又はドレイン、前記Ｎウェル及び前記Ｐ型領域は、ＰＮＰ型のトランジスタを構成することを特徴とする請求項６に記載の電子回路。
【請求項８】
前記電源回路は、前記Ｐ型トランジスタが形成されたＮウェルの周囲に設けられたＮウェルガードリングを有することを特徴とする請求項６または７に記載の電子回路。
【請求項９】
前記Ｎウェルガードリング、前記Ｐ型領域及び前記Ｎウェルは、ＮＰＮ型のトランジスタを構成し、
前記ＰＮＴ型のトランジスタ及び前記ＮＰＮ型のトランジスタは、サイリスタを構成することを特徴とする請求項８に記載の電子回路。
【請求項１０】
前記電源回路は、前記第１電源線と前記第２電源線に接続され、出力が、通常時は前記第１電源線の電位に、前記第１電源線に正のサージ電圧が印加されるとハイインピーダンスに、さらに前記抵抗と前記容量素子による時定数より長い期間後に再び前記第１電源線の電位に、なるラッチアップ復帰回路を有することを特徴とする請求項９に記載の電子回路。
【請求項１１】
複数の処理回路と、前記複数の処理回路にそれぞれ電源電圧を供給する複数のレギュレータと、を有する集積回路であって、
各レギュレータは、
一方のノードが電源線に接続され、他方のノードが前記電源電圧が出力される出力ノードに接続されたトランジスタと、
前記電源線にサージ電圧が印加された時に、前記トランジスタを一時的に導通するＥＳＤ保護回路と、を有することを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路、電子回路及び集積回路に関する。
【背景技術】
【０００２】
ＣＰＵコアロジック回路（論理回路）、アナログ回路、Ｉ／Ｏ回路、インターフェース回路などの処理回路は、電源の供給を受けて動作する。電源の供給は、処理回路を搭載した集積回路（ＩＣ）チップに設けた電源端子に外部から必要な電源を供給する場合と、ＩＣチップに搭載した電源回路に電源端子を介して外部電源を供給し、電源回路が処理回路用の電源を生成する場合がある。このような電源回路は、レギュレータと呼ばれる。
【０００３】
例えば、１枚のボード（プリント基板）に、ＣＰＵコアロジック回路、アナログ回路、Ｉ／Ｏ回路、インターフェース回路などの複数の処理回路を搭載して処理システムを実現することが行われる。１つの構成では、電灯線（ＡＣ電源）から複数の処理回路で必要とする各種の直流（ＤＣ）電源を生成する電源回路をボードの外部に設け、電源回路からボードの複数種類の電源端子に複数種類の電源を供給する。別の構成では、電源回路をボードに搭載し、ボードには電灯線からＡＣ電源が供給される。
【０００４】
複数の処理回路に供給する電源は、電源電圧が異なるだけでなく、電源の質も異なる場合がある。例えば、ＣＰＵコアロジック回路およびアナログ回路の電源は１．２Ｖで、Ｉ／Ｏ回路の電源は３．３Ｖで、高速インターフェース回路の電源は１．８Ｖである。ＣＰＵコアロジック回路とアナログ回路の電源は同じ１．２Ｖであるが、アナログ回路の電源はリップルの小さい電圧安定性の良好な電源であることが望ましいが、ＣＰＵコアロジック回路の電源は比較的低い電圧安定性を許容する。そこで、電源回路は、ＡＣ電源からトランスを利用した降圧回路やスイッチング電源回路により、３．３Ｖなどの低圧のＤＣ電源を生成し、大容量の容量素子などを利用して、電圧安定性の良好なベースＤＣ電源を生成する。ＣＰＵコアロジック回路に供給する電源は、ベースＤＣ電源からスイッチングレギュレータにより生成し、アナログ回路および高速インターフェース回路の電源はそれぞれリニアレギュレータにより生成し、Ｉ／Ｏ回路の電源はそのまま供給する。
【０００５】
近年、１個のＩＣチップに、ＣＰＵコアロジック回路、アナログ回路、Ｉ／Ｏ回路、インターフェース回路などの複数の処理回路を搭載し、１個のＩＣチップで処理システムを実現するシステム・オン・チップ（ＳｏＣ）が広く利用されている。ＳｏＣの場合も、複数の処理回路に外部から複数の電源をそれぞれ供給する場合と、ＳｏＣにベースＤＣ電源を供給し、ＳｏＣ内に各種レギュレータを設ける場合がある。スイッチングレギュレータに使用されるインダクタンス素子（コイル）および容量素子（コンデンサ）は、ＩＣチップにディスクリート部品として接続されるのが一般的であるが、ＳｏＣに搭載される場合もある。
【０００６】
以下に説明する実施形態は、ボードまたはＩＣチップにレギュレータを搭載し、ボードまたはＩＣチップのレギュレータにベースＤＣ電源を供給する場合を例として説明する。
【０００７】
電源線には、静電気により短時間ではあるが大きな電圧が印加される場合があり、そのような大きな電圧が印加されると、短時間であっても、ベースＤＣ電源が供給されるレギュレータおよび処理回路に故障が発生する恐れがある。そこで、電源線にＥＳＤ(ElectroStatic Discharge)保護回路を設けることが行われる。
【０００８】
ボードまたはＩＣチップにレギュレータを搭載し、ボードまたはＩＣチップのレギュレータにベースＤＣ電源を供給する場合、ボードまたはＩＣチップのベースＤＣ電源が供給される端子の近傍にＥＳＤ保護回路を設けていた。
【０００９】
一般的なＥＳＤ保護回路は、電源の高電位側電源線と低電位側電源線の間にトランジスタを接続し、電源立ち上げ時および通常時はトランジスタがオフし、静電気によるサージ電圧が印加された時に、トランジスタが一時的にオンするように制御する。これにより、サージ電圧が印加された時に、高電位側電源線と低電位側電源線間に接続される回路素子に、高電圧が所定時間以上印加されるのを防止する。このようなトランジスタの制御を行うため、抵抗と容量素子を利用した時定数回路が使用され、ＥＳＤ保護回路は、サージ電圧を逃がした後は正常な状態を復帰する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−６４３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記のＥＳＤ保護回路は、過渡的にではあるが、大電流を流すため、トランジスタのサイズを大きくする。そのため、ＥＳＤ保護回路の面積が大きくなるという問題がある。この問題は、ＩＣチップにＥＳＤ回路を搭載する場合に影響が大きく、全チップ面積に占めるＥＳＤ保護回路の割合が大きくなる。
【００１２】
実施形態によれば、ＥＳＤ保護回路を有する小さなサイズの電源回路が実現される。
【課題を解決するための手段】
【００１３】
第１の態様の電源回路は、ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が出力ノードに接続されたＰ型トランジスタと、抵抗と、容量素子と、を有する。抵抗は、Ｐ型トランジスタのバックゲートと第１電源線の間に接続され、容量素子は、Ｐ型トランジスタのバックゲートと、第１電源線の電位より低い電位を有する第２電源線に接続される。
【００１４】
第２の態様の電子回路は、処理回路と、処理回路に電源電圧を供給する電源回路と、を有する。電源回路は、ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が出力ノードに接続されたＰ型トランジスタと、抵抗と、容量素子と、を有する。抵抗は、Ｐ型トランジスタのバックゲートと第１電源線の間に接続され、容量素子は、Ｐ型トランジスタのバックゲートと、第１電源線の電位より低い電位を有する第２電源線に接続される。
【発明の効果】
【００１５】
第１および第２の態様によれば、ＥＳＤ保護回路を形成するための大面積のトランジスタを別に設けずに、電源回路の出力段を形成するＰ型ＭＯＳトランジスタを利用してＥＳＤ保護回路を形成するので、電源回路の面積を小さくできる。
【図面の簡単な説明】
【００１６】
【図１】図１は、リニアレギュレータの回路構成を示す図である。
【図２】図２は、スイッチングレギュレータの回路構成を示す図である。
【図３】図３は、リニアレギュレータにＥＳＤ保護回路を設けた回路例の回路図である。
【図４】図４は、スイッチングレギュレータにＥＳＤ保護回路を設けた回路例の回路図である。
【図５】図５は、第１実施形態のリニアレギュレータ（電源回路）の構成を示す図であり、（Ａ）が回路図を、（Ｂ）がＰ型ＭＯＳトランジスタの断面部分を示す図である。
【図６】図６は、第２実施形態のリニアレギュレータ（電源回路）の構成を示す図であり、（Ａ）が回路図を、（Ｂ）がＰ型ＭＯＳトランジスタの断面部分を示す。
【図７】図７は、第３実施形態のリニアレギュレータ（電源回路）の構成を示す図であり、（Ａ）が回路図を、（Ｂ）が動作波形図である。
【図８】図８は、第３実施形態のリニアレギュレータにおいて、高電位側電源線ＶＣＣに負のサージ電圧が印加される場合を説明する図であり、（Ａ）が回路図を、（Ｂ）がＰＭＯＳトランジスタの断面部分を示す。
【図９】図９は、第４実施形態のスイッチングレギュレータ（電源回路）の構成を示す図であり、（Ａ）が回路図を、（Ｂ）がＰ型ＭＯＳトランジスタの断面部分を示す図である。
【図１０】図１０は、第５実施形態のスイッチングレギュレータ（電源回路）の構成を示す図であり、（Ａ）が回路図を、（Ｂ）がＰ型ＭＯＳトランジスタの断面部分を示す。
【図１１】図１１は、第６実施形態のスイッチングレギュレータ（電源回路）の回路図を示す図である。
【図１２】図１２は、ＳｏＣの構成例を示す図であり、（Ａ）は一般的な構成例を、（Ｂ）は第１から第３実施形態のリニアレギュレータおよび第４から第６実施形態のスイッチングレギュレータを搭載した構成例を示す。
【発明を実施するための形態】
【００１７】
実施形態の電源回路を説明する前に、一般的な電源回路（レギュレータ）およびＥＳＤ保護回路について説明する。
【００１８】
図１は、リニアレギュレータの回路構成を示す図である。
リニアレギュレータに供給されるベース電源は、リップルの少ない電圧安定性の良好な電源である。図１のリニアレギュレータは、ＬＤＯ(Low Drop Out)とも呼ばれる降圧電源回路であり、基準電圧源１１と、誤差アンプ１２と、ＰＭＯＳトランジスタＰＭＯＳ１と、抵抗Ｒ１と、容量素子Ｃ１と、を有する。ＰＭＯＳ１は、電圧ＶＣＣを供給するベース電源の高電位側電源線と、出力電圧ＶＤＤを出力する出力線間に接続され、ＶＣＣをＶＤＤに降圧し、ＶＤＤはＰＭＯＳ１の抵抗値に応じて変化する。以下の説明では、電圧ＶＣＣを供給する電源線をＶＣＣ、出力電圧ＶＤＤを出力する出力線をＶＤＤ、電圧ＶＣＣ、出力電圧ＶＤＤより低い電位を有する低電位側電源線をＧＮＤ、と称する場合がある。
【００１９】
抵抗Ｒ１および容量素子Ｃ１は、ＶＤＤとＧＮＤ間に並列に接続される。言い換えれば、ＰＭＯＳ１およびＲ１は、ＶＣＣとＧＮＤ間に直列に接続される。基準電圧源１１は、ＶＣＣとＧＮＤ間に接続され、バンド・ギャップ・レファレンス等により基準電圧を発生する回路である。誤差アンプ１２は、抵抗Ｒ１の特定の位置での電圧を、基準電圧と比較し、ＰＭＯＳ１のゲートに印加する制御信号を生成する。この制御信号に応じてＰＭＯＳ１の抵抗値が変化する。抵抗Ｒ１の特定の位置での電圧は、ＶＤＤとＧＮＤ間の電圧を抵抗分割した電圧値であり、ＶＤＤに比例する。誤差アンプ１２は、この電圧と基準電圧の差がゼロになるように制御信号を生成するので、ＶＤＤは常時所望の電圧になる。容量素子Ｃ１は、ＶＤＤを安定化するために設けられる。リニアレギュレータについては広く知られているので、これ以上の説明は省略する。
【００２０】
上記のように、リニアレギュレータは、ＰＭＯＳ１の抵抗成分によりＶＣＣからＶＤＤに降圧する回路であり、ＶＣＣが電圧安定性の良好な電源であればＶＤＤの電圧安定性も良好であるが、ＰＭＯＳ１の抵抗成分で電力が消費されるため、低効率である。そのため、リニアレギュレータは、比較的消費電力が小さいが、高い電圧安定性が要求されるアナログ回路や高速インターフェース回路等のレギュレータとして使用される。図１のリニアレギュレータを集積回路（ＩＣ）チップに搭載する場合、容量素子Ｃ１は外付けのディスクリート部品としてＩＣチップの端子に接続されるのが一般的であるが、チップに搭載する場合もある。
【００２１】
図２は、スイッチングレギュレータの回路構成を示す図である。
スイッチングレギュレータは、基準電圧源２１と、誤差アンプ２２と、発振回路２３と、制御回路２４と、ＰＭＯＳトランジスタＰＭＯＳ２と、ＮＭＯＳトランジスタＮＭＯＳ２と、コイル（インダクタンス素子）Ｌ２と、容量素子Ｃ２と、を有する。
【００２２】
ＰＭＯＳ２およびＮＭＯＳ２は、ＶＣＣとＧＮＤ間に直列に接続され、ゲートに制御回路２４からのスイッチング信号が印加され、スイッチング信号に応じてオン・オフする。ＰＭＯＳ２とＮＭＯＳ２の接続ノードＬＸは、コイルＬ２を介してＶＤＤに接続される。容量素子Ｃ２は、ＶＤＤとＧＮＤ間に接続される。
【００２３】
基準電圧源２１は、図１の基準電圧源１１と同様に、基準電圧を発生する。誤差アンプ２２は、ＶＤＤと基準電圧の差電圧に応じた誤差信号を制御回路２４に出力する。発振回路２３は、発振信号を生成し、制御回路２４に出力する。制御回路２４は、発振信号に対応するスイッチング信号を生成し、ＰＭＯＳ２およびＮＭＯＳ２のゲートに印加する。制御回路２４は、誤差信号に応じてスイッチング信号のデューティ比を変化させる。これにより、ＶＤＤは、基準電圧に対して所定の電圧比になるように制御される。スイッチングレギュレータについては、広く知られているので、これ以上の説明は省略する。図２のスイッチングレギュレータを集積回路（ＩＣ）チップに搭載する場合、コイルＬ２および容量素子Ｃ２は外付けのディスクリート部品としてＩＣチップの端子に接続されるのが一般的であるが、チップに搭載する場合もある。
【００２４】
スイッチングレギュレータは、抵抗成分による損失が少ない分リニアレギュレータより高効率であるが、スイッチングに伴うリップルがＶＤＤに生じるため、電圧安定性はリニアレギュレータより低い。そのため、スイッチングレギュレータは、消費電力が大きく、高い電圧安定性が要求されないＣＰＵコアロジック回路等のレギュレータとして使用される。
【００２５】
前述のように、電源線には、静電気によるサージ電圧から回路を保護するためのＥＳＤ(ElectroStatic Discharge)保護回路を設ける。
図３は、リニアレギュレータにＥＳＤ保護回路を設けた回路例の回路図である。
【００２６】
図３に示すように、リニアレギュレータ１０の電源線ＶＣＣとＧＮＤにＥＳＤ保護回路３０を接続する。ＥＳＤ保護回路３０は、ＶＣＣとＧＮＤ間に直列に接続された抵抗Ｒ１０および容量素子Ｃ１０と、ＶＣＣとＧＮＤを電源とするインバータＩｎｖ１と、ＶＣＣとＧＮＤ間に接続されたＮＭＯＳトランジスタＮＭＯＳ１０と、を有する。Ｒ１０とＣ１０の接続ノード（Ｃ点）がＩｎｖ１の入力に接続され、Ｉｎｖ１の出力がＮＭＯＳ１０のゲートに接続される。
【００２７】
リニアレギュレータ（ＬＤＯ）１０は、図１のリニアレギュレータと同様の構成を有するが、基準電圧源１１の表示が変更され、抵抗Ｒ１が２個の直列に接続された抵抗Ｒ１１およびＲ１２で置き換えられている。また、外付けの容量素子Ｃ１は図示を省略している。抵抗Ｒ１１とＲ１２の抵抗値は、出力電圧ＶＤＤと基準電圧Ｖｒｅｆの比に応じて適宜決定される。
【００２８】
ＥＳＤ保護回路３０は、通常状態には、Ｃ点の電圧はＶＣＣであり、Ｉｎｖ１の出力（Ｄ点の電圧）はＬレベルであり、ＮＭＯＳ１０はオフしている。これは、電源の立ち上げ時にＶＣＣがゆっくり上昇する場合も同様であり、ＮＭＯＳ１０はオフしている。電源ＶＣＣが印加されない状態で、正のサージ電圧がＶＣＣに印加されると、ＶＣＣは瞬間的に上昇するが、抵抗Ｒ１０のためにＣ点の電圧上昇は遅れる。Ｉｎｖ１の電源はＶＣＣとＧＮＤであり、Ｃ点の電圧上昇が遅れるために、Ｉｎｖ１の入力は相対的にＬレベルに変化し、Ｉｎｖ１の出力（Ｄ点の電圧）はＨレベルとなり、ＮＭＯＳ１０がオン（ＯＮ）する。これによりＶＤＤとＧＮＤが導通し、瞬間的に上昇したＶＣＣの電圧が降下し、サージ電圧を吸収する。このようなサージ電圧の印加があった後、電源を立ち上げると、上記のように、ＮＭＯＳ１０はオフするので、通常状態になる。
【００２９】
一方、電源ＶＣＣが印加された状態で、正のサージ電圧がＶＣＣに印加されると、上記と同様に、ＮＭＯＳ１０がオンしてサージ電圧を吸収する。その後ＶＣＣの電圧が上昇すると、抵抗Ｒ１０を介して電流が容量素子Ｃ１０に流れ、Ｃ１０を充電し、Ｃ点の電圧が上昇する。この充電速度は、抵抗Ｒ１０の抵抗値と容量素子Ｃ１０の容量値による時定数で決まる。さらに、ＮＭＯＳ１０がオンすることにより上昇したＶＤＤの電圧も低下するので、Ｉｎｖ１の入力は相対的にＨレベルに変化し、Ｄ点のレベルはＬに変化し、ＮＭＯＳ１０はオフして元の状態に復帰する。ＥＳＤ保護回路３０は、以上のようにしてサージ電圧の影響を吸収し、リニアレギュレータ（ＬＤＯ）１０をサージ電圧から保護している。
【００３０】
図４は、スイッチングレギュレータにＥＳＤ保護回路を設けた回路例の回路図である。
図４に示すように、スイッチングレギュレータ２０の電源線ＶＣＣとＧＮＤにＥＳＤ保護回路３０を接続する。ＥＳＤ保護回路３０は、図３のものと同じである。
【００３１】
スイッチングレギュレータ２０は、図２のリニアレギュレータと同様の構成を有するが、基準電圧源２３の表示が変更され、発振回路２３は図示せず、出力されるノコギリ歯状の発振信号の波形が示されている。図２の誤差アンプ２２は、抵抗Ｒ２１−Ｒ２３および容量素子Ｃ２１を含む部分２２Ａと、アンプ２２Ｂと、で形成される。Ｒ２１およびＲ２２は、ＶＤＤを抵抗分割した電圧を生成する。アンプ２２Ｂは、抵抗分割した電圧を基準電圧Ｖｒｅｆと比較し、誤差信号（差電圧）を出力する。Ｒ２３およびＣ２１は、アンプ２２Ｂの入力と出力間に直列に接続され、リップルを含むＶＤＤのＶｒｅｆとの比較を安定的に行い、回路の発振を防止する。図２の制御回路２４は、ＰＷＭアンプ２４Ａと、制御部２４Ｂと、で形成される。ＰＷＭアンプ２４Ａは、誤差信号と発振信号を比較し、ＰＷＭ(Pulse Width Modulation)信号を生成する。制御部２４Ｂは、ＰＷＭ信号をＰＭＯＳ２およびＮＭＯＳ２に印加するスイッチング信号に変換する。ＰＭＯＳ２およびＮＭＯＳ２は、寄生ダイオードを含めて示しており、コイルＬ２の表示も変更されている。
【００３２】
図３および図４に示したＥＳＤ保護回路は、過渡的にではあるが、大電流を流すため、ＮＭＯＳ１０のサイズを大きくする。そのため、ＥＳＤ保護回路３０の面積が大きくなるという問題がある。この問題は、ＩＣチップにＥＳＤ回路を搭載する場合に影響が大きく、全チップ面積に占めるＥＳＤ保護回路の割合が大きくなる。
以下に説明する実施形態では、小さな面積のＥＳＤ保護回路を有する電源回路が開示される。
【００３３】
図５は、第１実施形態のリニアレギュレータ（電源回路）の構成を示す図であり、（Ａ）が回路図を、（Ｂ）がＰ型ＭＯＳトランジスタの断面部分を示す図である。
図５の（Ａ）に示すように、第１実施形態のリニアレギュレータは、Ｐ型ＭＯＳトランジスタＰＭＯＳ１と、抵抗Ｒ１１およびＲ１２と、基準電圧源１１と、誤差アンプ１２と、抵抗Ｒ３１と、容量素子Ｃ３１と、を有する。
【００３４】
ＰＭＯＳ１、抵抗Ｒ１１およびＲ１２は、ＶＣＣとＧＮＤ間に直列に接続される。ＰＭＯＳ１とＲ１１の接続ノード（Ａ点）が出力ノードで、使用時には図１の容量素子Ｃ１（図示せず）が出力ノードに接続され、出力電圧ＶＤＤが出力ノードから出力される。誤差アンプ１２は、Ｒ１１およびＲ１２の接続ノードの電圧を、基準電圧源１１の出力する基準電圧Ｖｒｅｆと比較し、誤差信号（差電圧）に応じた制御信号を生成して、ＰＭＯＳ１のゲートに印加する。以上の構成は、図１および図３のリニアレギュレータと同じである。
【００３５】
第１実施形態のリニアレギュレータでは、抵抗Ｒ３１が高電位側電源線ＶＣＣとＰＭＯＳ１のバックゲートの間に接続され、容量素子Ｃ３１がＰＭＯＳ１のバックゲートと低電位側電源線ＧＮＤの間に接続されることが、図１および図３と異なる。
【００３６】
図５の（Ｂ）に示すように、Ｐ型基板(Psub)上にＮウェル(Nwell)が形成され、ＮウェルにＰ型領域Ｐ１およびＰ２が形成され、Ｐ１とＰ２の間のチャネル領域上にゲート電極Ｇが形成される。ゲート電極Ｇは誤差アンプ１２の出力に接続され、Ｐ型領域Ｐ１は電源線ＶＣＣに接続され、Ｐ型領域Ｐ２は出力線ＶＤＤに接続され、Ｎウェルは抵抗Ｒ３１を介してＶＣＣに接続され、ＮウェルとＧＮＤの間に容量素子Ｃ３１が接続される。Ｐ型基板は、ＧＮＤに接続される。これにより、Ｐ型領域Ｐ１、ＮウェルおよびＰ型基板は、破線で示すように、ＰＮＰ型の寄生トランジスタｐｎｐ１を形成する。
【００３７】
第１実施形態のリニアレギュレータでは、通常状態には、Ｂ点の電圧はＶＣＣであり、ＰＭＯＳ１のバックゲートにはＶＣＣが印加される。これは、図１および図３と同じ状態であり、図１および図３で説明したのと同様に、降圧電源回路（ＬＤＯ）として動作する。これは、電源の立ち上げ時にＶＣＣがゆっくり上昇する場合も同様である。
【００３８】
電源ＶＣＣが印加されない状態で、正のサージ電圧がＶＣＣに印加されると、ＶＣＣは瞬間的に上昇し、抵抗Ｒ３１を通して容量素子Ｃ３１を充電する電流が流れ、ＶＣＣとＢ点の電圧に差を生じ、寄生トランジスタｐｎｐ１のエミッタとベース間に電流が生じる。この電流によりｐｎｐ１はオンし、エミッタとコレクタ間、すなわち高電位側電源線ＶＣＣと低電位側電源線ＧＮＤの間に電流が流れ、ＶＣＣの電圧が降下し、サージ電圧を吸収する。このようなサージ電圧の印加があった後、電源を立ち上げると、上記のように、Ｂ点の電圧はＶＣＣになるので、通常状態になる。
【００３９】
電源ＶＣＣが印加された状態で正のサージ電圧がＶＣＣに印加されると、上記と同様に、ＶＣＣとＢ点の電圧に差を生じ、ｐｎｐ１がオンし、サージ電圧を吸収する。それと共に、ＶＣＣの電圧が上昇すると、抵抗Ｒ３１を介して電流が容量素子Ｃ３１に流れ、Ｃ３１を充電し、Ｂ点の電圧が上昇する。この充電速度は、抵抗Ｒ３１の抵抗値と容量素子Ｃ３１の容量値による時定数で決まる。さらに、ｐｎｐ１がオンすることにより上昇したＶＤＤの電圧も低下するので、Ｂ点のレベルはＶＣＣに近づき、ｐｎｐ１はオフし、通常の動作状態に戻る。第１実施形態のリニアレギュレータは、以上のようにしてサージ電圧の影響を吸収し、ＶＣＣが大きく上昇するのを防止する。言い換えれば、第１実施形態のリニアレギュレータは、ＰＭＯＳ１を利用し、Ｒ３１およびＣ３１を付加することにより、ＥＳＤ保護回路を実現している。
【００４０】
したがって、図３のように、ＥＳＤ保護回路３０を別に設けなくてもよく、ＥＳＤ保護回路３０に含まれる大面積のＮＭＯＳ１０の面積分回路を小さくできる。
【００４１】
なお、上記の説明では、正のサージ電圧がＶＣＣに印加された場合について説明したが、負のサージ電圧がＶＣＣに印加された場合については後述する。
【００４２】
図６は、第２実施形態のリニアレギュレータ（電源回路）の構成を示す図であり、（Ａ）が回路図を、（Ｂ）がＰ型ＭＯＳトランジスタの断面部分を示す。
図６の（Ｂ）に示すように、第２実施形態のリニアレギュレータは、Ｐ型ＭＯＳトランジスタＰＭＯＳ１が形成されるＮウェル(Nwell)の周りに素子分離領域ＩＳＯを設ける。さらに、素子分離領域ＩＳＯの周囲の少なくとも一部のＮウェル(Nwell)１６の周りにも素子分離領域ＩＳＯを設け、この部分のＮウェル(Nwell)１６は、ＧＮＤに接続される。以上のことが、第１実施形態と異なる。このように、素子分離領域ＩＳＯでＰ型ＭＯＳトランジスタＰＭＯＳ１が形成されるＮウェルから分離したＮウェルの少なくとも一部をさらに素子分離領域ＩＳＯで分離し、分離されたＮウェルの電位を固定することにより形成されるＮウェル１６を、Ｎウェルガードリングと称する。
※ ガードリングは、電位が固定されたリング状の導体のことをいいますので、図６ではＮウェル１６がガードリングになります。
【００４３】
以上の構造により、Ｎウェル、Ｐ型基板(Psub)およびＮウェル(Nwell)１６により、Ｂ点とＧＮＤの間に、破線で示すように、寄生トランジスタｎｐｎ１が形成される。抵抗Ｒ１５は、Ｐ型基板とＧＮＤとの間の抵抗成分である。
【００４４】
図６の（Ａ）に示すように、寄生トランジスタｐｎｐ１およびｎｐｎ１は、その接続関係によりサイリスタ構造を形成し、サイリスタ動作により大電流を流すことができる。
第１実施形態のリニアレギュレータでは、寄生トランジスタｐｎｐ１をオンすることによりＶＣＣのサージ電圧をＧＮＤに逃がすが、寄生トランジスタｐｎｐ１は、増幅率ｈｆｅが小さく、サージ電圧を短時間に逃がすには十分でない。大きなサージ電圧にも耐えられるようにするには、寄生トランジスタｐｎｐ１を大きく、すなわちＰＭＯＳ１のサイズを大きくすることが求められる。
【００４５】
これに対して、第２実施形態のリニアレギュレータは、サイリスタ動作により大電流を流すことができるので、ＰＭＯＳ１のサイズを大きくしなくてよい。
【００４６】
図７は、第３実施形態のリニアレギュレータ（電源回路）の構成を示す図であり、（Ａ）が回路図を、（Ｂ）が動作波形図である。
【００４７】
図７の（Ａ）に示すように、第３実施形態のリニアレギュレータは、抵抗Ｒ４１と、容量素子Ｃ４１と、インバータＩｎｖ４１と、Ｐ型ＭＯＳトランジスタＰＭＯＳ４１を含むラッチアップ復帰回路を付加したことが、第２実施形態のリニアレギュレータと異なる。ラッチアップ復帰回路のＰＭＯＳ４１のドレインは、Ｂ点に接続される。ラッチアップ復帰回路は、トランジスタがＰＭＯＳであることと、抵抗Ｒ４１および容量素子Ｃ４１の時定数回路の時定数が、Ｒ１０およびＣ１０（およびＲ３１およびＣ３１）の時定数回路の時定数より十分に長いことが、図３のＥＳＤ保護回路と異なる。また、ＰＭＯＳ４１の流せる電流量は、図３のＮＭＯＳ１０より十分に小さくてよく、ＰＭＯＳ４１のサイズは十分に小さい。
【００４８】
ＶＣＣが印加される通常動作時には、Ｃ点はＨレベルであり、ＰＭＯＳ４１はオン（ＯＮ）し、ＰＭＯＳ４１のドレインは、ＶＣＣを出力し、これがＶＣＣであるＢ点に印加される。
【００４９】
図７の（Ｂ）のＥＳＤ試験時に示すように、電源が印加されない状態では、Ｂ点およびＣ点の電圧はＧＮＤレベルであり、ｐｎｐ１およびｎｐｎ１はオフ（ＯＦＦ）し、ＰＭＯＳ４１はオフしている。この状態で、ＶＣＣにＥＳＤ試験用の高電圧（サージ電圧）が短時間印加されると、Ｂ点の電圧は上昇し、ｐｎｐ１およびｎｐｎ１はオン（ＯＮ）するが、Ｃ点は時定数が長いためＧＮＤのままであり、ＰＭＯＳ４１はオフのままである。ＶＣＣへの高電圧の印加が停止し、ＶＣＣがＧＮＤに復帰すると、ｐｎｐ１およびｎｐｎ１は再びオフする。このように、サージ電圧をＧＮＤに逃がし、回路を保護する。
【００５０】
図７の（Ｂ）の通常動作時（での電源立ち上げ）に示すように、電源立ち上げ時には、ＶＣＣが徐々に上昇し、Ｂ点の電圧も徐々に上昇する。Ｃ点の電圧は、時定数の関係で、Ｂ点より遅れて上昇し、インバータＩｎｖ４１の閾値を超えると、Ｉｎｖ４１の出力がＬレベルに変化し、ＰＭＯＳ４１がオンする。これにより、ＰＭＯＳ４１のドレインの電圧はＶＣＣになり、Ｂ点の電圧もＶＣＣになる。一方、Ｃ点の電圧はＶＣＣまで上昇する。このように、電源立ち上げ時にｐｎｐ１およびｎｐｎ１がオンすることはない。上記のようにＥＳＤ試験時にサージ電圧が印加され、ｐｎｐ１およびｎｐｎ１が一度オンした後オフした場合でも、電源立ち上げ時にｐｎｐ１およびｎｐｎ１がオンすることはない。
【００５１】
ＶＣＣが供給されている通常動作時に電源線ＶＣＣにサージ電圧が印加されると、上記のように、Ｂ点の電圧は上昇し、ｐｎｐ１およびｎｐｎ１がオンし、サイリスタ構造によりサージ電圧に起因する大きな電流をＧＮＤに逃がす。サイリスタ構造は一旦オンするとＶＣＣが低下してもオン状態を維持するラッチアップ状態になる。一方、Ｃ点の電圧は、Ｒ４１およびＣ４１による時定数が長いため徐々に上昇し、Ｉｎｖ４１の閾値を超え、Ｉｎｖ４１の出力がＬレベルに変化し、ＰＭＯＳ４１がオンする。これにより、Ｂ点はＶＣＣに接続された状態になり、ｐｎｐ１がオフするので、ｎｐｎ１もオフする。このようにして、ラッチアップ状態のサイリスタ構造は、強制的にオフされる。
【００５２】
以上説明したように、第３実施形態のリニアレギュレータは、２個の寄生トランジスタにより形成されるサイリスタ構造が、サージ電圧の印加によりラッチアップしても強制的にオフする。これにより、サイリスタ構造は、サージ電圧を吸収する時のみオンし、ラッチアップ状態による過電流が流れ続けることによる素子（ＰＭＯＳ１）の破壊を防止できる。
【００５３】
第１から第３実施形態では、高電位側電源線ＶＣＣに正のサージ電圧が印加される場合について説明したが、高電位側電源線ＶＣＣに負のサージ電圧が印加される場合もあり得る。第１から第３実施形態のリニアレギュレータが、このような場合でも正常に動作することを、第３実施形態を例として説明する。
【００５４】
図８は、第３実施形態のリニアレギュレータにおいて、高電位側電源線ＶＣＣに負のサージ電圧が印加される場合を説明する図であり、（Ａ）が回路図を、（Ｂ）がＰＭＯＳトランジスタの断面部分を示す。
【００５５】
図８の（Ａ）は、図７の（Ａ）と同じ図であり、高電位側電源線ＶＣＣに負のサージ電圧が印加される様子を示している点が異なる。
【００５６】
図８の（Ｂ）は、ＰＭＯＳトランジスタの断面部分を示しており、このような構造のＰＭＯＳトランジスタは、ＰＭＯＳ１に限らず、ＮＭＯＳ４１、インバータＩｎｖ１１内など、回路内に多数存在する。例えば、ＮＭＯＳ４１を例とすると、Ｐ４１で示すＰ領域がソース領域、Ｐ４２で示すＰ領域がドレイン領域、Ｇ１がゲート、にそれぞれ対応し、Ｐ４１で示すＰ領域がＶＣＣに、Ｐ４２で示すＰ領域がＢ点に接続される。ＮウェルはＶＣＣに、ＰｓｕｂはＧＮＤに接続される。ここで、ＶＣＣに負のサージ電圧が印加されると、ＰｓｕｂとＮウェルはＰＮ接合ダイオードを形成するので、高電位のＧＮＤからＰＮ接合ダイオードを通して低電位のＶＣＣに電流が流れ、負のサージ電圧を逃がす。したがって、回路を形成する素子が破壊されることは無い。これは、第１および第２実施形態でも同じであり、この後で説明する第４から第６実施形態でも同じである。
【００５７】
図９は、第４実施形態のスイッチングレギュレータ（電源回路）の構成を示す図であり、（Ａ）が回路図を、（Ｂ）がＰ型ＭＯＳトランジスタの断面部分を示す図である。
【００５８】
第４実施形態のスイッチングレギュレータは、基準電圧源２１と、抵抗Ｒ２１−Ｒ２３および容量素子Ｃ２１を含む部分２２Ａと、アンプ２２Ｂと、ＰＷＭアンプ２４Ａと、制御部２４Ｂと、を有する。第４実施形態のスイッチングレギュレータは、さらに、ＰＭＯＳトランジスタＰＭＯＳ２と、ＮＭＯＳトランジスタＮＭＯＳ２と、コイル（インダクタンス素子）Ｌ２と、容量素子Ｃ２と、を有する。以上の構成は、図４に示したスイッチングレギュレータ２０と同じである。
【００５９】
第４実施形態のスイッチングレギュレータは、高電位側電源線ＶＣＣとＰＭＯＳ２のバックゲートの間に接続された抵抗Ｒ５１と、ＰＭＯＳ２のバックゲートと低電位側電源線ＧＮＤの間に接続された容量素子Ｃ５１と、を有する。
【００６０】
抵抗Ｒ５１および容量素子Ｃ５１を除く部分の動作は、図４のスイッチングレギュレータ２０と同じであり説明は省略する。
【００６１】
第４実施形態では、スイッチングレギュレータのＰＭＯＳ２は、図９の（Ｂ）に示したような素子構造を有し、第１実施形態で説明したように、抵抗Ｒ５１および容量素子Ｃ５１を設けることにより、寄生トランジスタｐｎｐ１が形成される。
【００６２】
通常状態では、Ｂ点の電圧はＶＣＣであり、ＰＭＯＳ２のバックゲートにはＶＣＣが印加される。これは、図２および図４と同じ状態であり、ＰＭＯＳ２はスイッチング信号に応じてオン・オフ動作する。これは、電源の立ち上げ時にＶＣＣがゆっくり上昇する場合も同様である。
【００６３】
電源ＶＣＣが印加されない状態で、正のサージ電圧がＶＣＣに印加されると、ＶＣＣは瞬間的に上昇し、抵抗Ｒ５１を通して容量素子Ｃ５１を充電する電流が流れ、ＶＣＣとＢ点の電圧に差を生じ、ｐｎｐ１のエミッタとベース間に電流が生じる。この電流によりｐｎｐ１はオンし、エミッタとコレクタ間、すなわち高電位側電源線ＶＣＣと低電位側電源線ＧＮＤの間に電流が流れ、ＶＣＣの電圧が降下し、サージ電圧を吸収する。このようなサージ電圧の印加があった後、電源を立ち上げると、上記のように、Ｂ点の電圧はＶＣＣになるので、通常状態になる。
【００６４】
電源ＶＣＣが印加された状態で正のサージ電圧がＶＣＣに印加されると、上記と同様に、ＶＣＣとＢ点の電圧に差を生じ、ｐｎｐトランジスタがオンし、サージ電圧を吸収する。それと共に、抵抗Ｒ５１の抵抗値と容量素子Ｃ５１の容量値による時定数で決まる時間後に、Ｂ点のレベルはＶＣＣに近づき、ｐｎｐ１はオフし、通常の動作状態に戻る。
【００６５】
第４実施形態のスイッチングレギュレータは、以上のようにしてサージ電圧の影響を吸収し、ＶＣＣが大きく上昇するのを防止する。言い換えれば、第４実施形態のスイッチングレギュレータは、ＰＭＯＳ２を利用し、Ｒ５１およびＣ５１を付加することにより、ＥＳＤ保護回路を実現している。
【００６６】
したがって、図４のように、ＥＳＤ保護回路３０を別に設けなくてもよく、ＥＳＤ保護回路３０に含まれる大面積のＮＭＯＳ１０の面積分回路を小さくできる。
【００６７】
図１０は、第５実施形態のスイッチングレギュレータ（電源回路）の構成を示す図であり、（Ａ）が回路図を、（Ｂ）がＰ型ＭＯＳトランジスタの断面部分を示す。
【００６８】
第５実施形態のスイッチングレギュレータは、第４実施形態と同じ回路構成を有する。しかし、第５実施形態は、第２実施形態のように、ＰＭＯＳ２が形成されるＮウェル(Nwell)の周りにガードリングＩＳＯを、ガードリングＩＳＯの周囲の少なくとも一部のＮウェル(Nwell)１６の周りにもガードリングＩＳＯを設けた。すなわち、ＰＭＯＳ２にＮウェルガードリングを形成した。
【００６９】
第５実施形態のスイッチングレギュレータは、ＰＭＯＳ２を利用し、Ｒ５１およびＣ５１を付加し、ＰＭＯＳ２にＮウェルガードリングを形成することにより、寄生トランジスタｐｎｐ１およびｎｐｎ１によるサイリスタ構造のＥＳＤ保護回路を実現している。
【００７０】
スイッチングレギュレータとしての動作は、図２、図４および第１実施形態のスイッチングレギュレータと同じである。サイリスタ構造のＥＳＤ保護回路の機能および動作は、第２実施形態と同じである、これ以上の説明は省略する。
【００７１】
図１１は、第６実施形態のスイッチングレギュレータ（電源回路）の回路図を示す図である。
第６実施形態のスイッチングレギュレータは、抵抗Ｒ４１と、容量素子Ｃ４１と、インバータＩｎｖ４１と、Ｐ型ＭＯＳトランジスタＰＭＯＳ４１を含むラッチアップ復帰回路を付加したことが、第５実施形態のリニアレギュレータと異なる。
【００７２】
ラッチアップ復帰回路の構成および動作は、第３実施形態のものと同じであり、サイリスタ構造が、サージ電圧の印加によりラッチアップしても強制的にオフし、ラッチアップ状態による過電流が流れ続けることによる素子（ＰＭＯＳ２）の破壊を防止できる。
【００７３】
以上第１から第６実施形態について説明したが、第１から第３実施形態のリニアレギュレータおよび第４から第６実施形態のスイッチングレギュレータを使用したＳｏＣの例について説明する。
【００７４】
図１２は、ＳｏＣの構成例を示す図であり、（Ａ）は一般的な構成例を、（Ｂ）は第１から第３実施形態のリニアレギュレータおよび第４から第６実施形態のスイッチングレギュレータを搭載した構成例を示す。
【００７５】
図１２の（Ａ）に示すように、ＳｏＣ１００は、供給される電源の仕様が異なる複数の回路部分を有する。図１２の（Ａ）では、ＳｏＣ１００は、ＣＰＵコアロジック回路１０１と、Ａ／Ｄコンバータ１０２と、高速インターフェース回路１０３と、Ｉ／Ｏ回路１０４と、を有する。ＣＰＵコアロジック回路１０１は、低電圧安定性を許容するが電流量が大きい１．２Ｖデジタル電源で動作する。Ａ／Ｄコンバータ１０２は、リップルの小さい高電圧安定性の１．２Ｖアナログ電源で動作する。高速インターフェース回路１０３は、通信先との関係で、高電圧安定性の１．８Ｖインターフェース電源で動作する。Ｉ／Ｏ回路１０４は、高電圧安定性の３．３ＶＩ／Ｏ電源で動作する。一般的なＳｏＣ１００は、電源回路を有さず、搭載した回路の動作に必要な１．２Ｖデジタル電源、１．２Ｖアナログ電源、１．８Ｖインターフェース電源および３．３ＶＩ／Ｏ電源の入力端子を有し、各回路の電源は、入力端子を通して外部から供給していた。このような構成を実現するには、外部にこれらの電源を生成する電源回路を設け、ＳｏＣの端子まで配線する。
【００７６】
そのため、ＳｏＣに設ける電源端子の個数・種類が増加し、ピン数が増加するという問題、および外部の電源回路からＳｏＣまでの電源配線が複雑のなるという問題があった。
【００７７】
そこで、図１２の（Ａ）に示すように、ＳｏＣ２００は、外部から供給される電源は３．３Ｖ電源のみとし、ＳｏＣ２００の内部で、３．３Ｖ電源から１．２Ｖデジタル電源、１．２Ｖアナログ電源および１．８Ｖインターフェース電源を生成する。そのため、ＳｏＣ２００は、１．２Ｖデジタル電源を生成するスイッチングレギュレータ２０１、１．２Ｖアナログ電源および１．８Ｖインターフェース電源を生成する２個のリニアレギュレータ２０２および２０３を搭載する。Ｉ／Ｏ回路１０４には、外部から供給される３．３ＶＩ／Ｏ電源がそのまま供給される。また、スイッチングレギュレータ２０１が使用する比較的大きなインダクタンスのコイルＬ２００および比較的大きな容量値の容量素子Ｃ２００は、ディスクリート部品として、ＳｏＣ２００に接続する。
【００７８】
ここで、図３および図４に示したＥＳＤ保護回路３０を設ける場合、ＳｏＣ２００の３．３Ｖ電源端子の近傍に設けていた。前述のように、図３および図４に示したＥＳＤ保護回路３０は、大きなサイズのＮＭＯＳトランジスタを使用するので、その分ＳｏＣ２００のチップ面積が大きくなる。
【００７９】
これに対して、スイッチングレギュレータ２０１を第４から第６実施形態のスイッチングレギュレータで、リニアレギュレータ２０２および２０３を第１から第３実施形態のリニアレギュレータで実現すれば、ＥＳＤ保護回路を別に設ける必要が無い。これにより、ＳｏＣ２００のチップ面積の増大を抑制できる。
【００８０】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が出力ノードに接続されたＰ型トランジスタと、
前記Ｐ型トランジスタのバックゲートと前記第１電源線の間に接続された抵抗と、
前記Ｐ型トランジスタのバックゲートと、前記第１電源線の電位より低い電位を有する第２電源線に接続された容量素子と、を有することを特徴とする電源回路。
（付記２）
前記Ｐ型トランジスタは、Ｐ型領域に形成されたＮウェルに形成されており、
前記Ｐ型トランジスタのソース又はドレイン、前記Ｎウェル及び前記Ｐ型領域は、ＰＮＰ型のトランジスタを構成することを特徴とする付記１に記載の電源回路。
（付記３）
前記Ｐ型トランジスタが形成されたＮウェルの周囲に設けられたＮウェルガードリングを有することを特徴とする付記２に記載の電源回路。
（付記４）
前記Ｎウェルガードリング、前記Ｐ型領域及び前記Ｎウェルは、ＮＰＮ型のトランジスタを構成し、
前記ＰＮＴ型のトランジスタ及び前記ＮＰＮ型のトランジスタは、サイリスタを構成することを特徴とする付記３に記載の電源回路。
（付記５）
前記第１電源線と前記第２電源線に接続され、出力が、通常時は前記第１電源線の電位に、前記第１電源線に正のサージ電圧が印加されるとハイインピーダンスに、さらに前記抵抗と前記容量素子による時定数より長い期間後に再び前記第１電源線の電位に、なるラッチアップ復帰回路を有することを特徴とする付記１から４のいずれか１項に記載の電源回路。
（付記６）
前記Ｐ型トランジスタと前記第２電源線の間に接続された出力抵抗と、
基準電圧を出力する基準電圧源と、
前記Ｐ型トランジスタのゲートに印加する制御信号を生成するアンプと、を有し、
前記アンプは、前記Ｐ型トランジスタと前記出力抵抗との接続ノードからの出力電圧が、前記基準電圧に対して所定の電圧になるように、前記制御信号を生成することを特徴とする付記１から５のいずれか１項に記載の電源回路。
（付記７）
前記Ｐ型ＭＯＳトランジスタと前記第２電源線の間に接続されたＮ型ＭＯＳトランジスタと、
基準電圧を出力する基準電圧源と、
前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジスタのゲートに印加するスイッチング信号を生成する制御回路と、を有し、
前記制御回路は、前記Ｐ型ＭＯＳトランジスタおよび前記Ｎ型ＭＯＳトランジスタの接続ノードに一方の端子が接続されたインダクタンス素子と、前記インダクタンス素子の他方の端子と前記第２電源線の間に接続された出力容量素子との接続ノードからの出力電圧が、前記基準電圧に対して所定の電圧になるように、前記スイッチング信号を生成することを特徴とする付記１から５のいずれか１項に記載の電源回路。
（付記８）
処理回路と、前記処理回路に電源電圧を供給する電源回路と、を有し、
前記電源回路は、
ソース及びドレインの一方が第１電源線に接続され、ソース及びドレインの他方が出力ノードに接続されたＰ型トランジスタと、
前記Ｐ型トランジスタのバックゲートと前記第１電源線の間に接続された抵抗と、
前記Ｐ型トランジスタのバックゲートと前記第１電源線の電位より低い電位を有する第２電源線に接続された容量素子と、を有することを特徴とする電子回路。
（付記９）
前記電子回路は、複数の前記処理回路と、前記複数の処理回路に電源電圧を供給する複数の前記電源回路と、を有し、
前記複数の電源回路が供給する電源電圧の少なくとも一部は、異なる電圧であることを特徴とする付記８に記載の電子回路。
（付記１０）
前記Ｐ型トランジスタは、Ｐ型領域に形成されたＮウェルに形成されており、
前記Ｐ型トランジスタのソース又はドレイン、前記Ｎウェル及び前記Ｐ型領域は、ＰＮＰ型のトランジスタを構成することを特徴とする付記９に記載の電子回路。
（付記１１）
前記電源回路は、前記Ｐ型トランジスタが形成されたＮウェルの周囲に設けられたＮウェルガードリングを有することを特徴とする付記９または１０に記載の電子回路。
（付記１２）
前記Ｎウェルガードリング、前記Ｐ型領域及び前記Ｎウェルは、ＮＰＮ型のトランジスタを構成し、
前記ＰＮＴ型のトランジスタ及び前記ＮＰＮ型のトランジスタは、サイリスタを構成することを特徴とする付記１１に記載の電源回路。
（付記１３）
前記電源回路は、前記第１電源線と前記第２電源線に接続され、出力が、通常時は前記第１電源線の電位に、前記第１電源線に正のサージ電圧が印加されるとハイインピーダンスに、さらに前記抵抗と前記容量素子による時定数より長い期間後に再び前記第１電源線の電位に、なるラッチアップ復帰回路を有することを特徴とする付記１２に記載の電子回路。
（付記１４）
前記電源回路は、
前記Ｐ型トランジスタと前記低電位側端子の間に接続された出力抵抗と、
基準電圧を出力する基準電圧源と、
前記Ｐ型トランジスタのゲートに印加する制御信号を生成するアンプと、を有し、
前記誤差アンプは、前記Ｐ型トランジスタと前記出力抵抗との接続ノードからの出力電圧が、前記基準電圧に対して所定の電圧になるように、前記制御信号を生成することを特徴とする付記８から１３のいずれか１項に記載の電子回路。
（付記１５）
前記電源回路は、
前記Ｐ型トランジスタと前記第２電源線の間に接続されたＮ型トランジスタと、
基準電圧を出力する基準電圧源と、
前記Ｐ型トランジスタおよび前記Ｎ型トランジスタのゲートに印加するスイッチング信号を生成する制御回路と、を有し、
前記制御回路は、前記Ｐ型トランジスタおよび前記Ｎ型トランジスタの接続ノードに一方の端子が接続されたインダクタンス素子と、前記インダクタンス素子の他方の端子と前記第２電源線の間に接続された出力容量素子との接続ノードからの出力電圧が、前記基準電圧に対して所定の電圧になるように、前記スイッチング信号を生成することを特徴とする付記８から１３のいずれか１項に記載の電子回路。
（付記１６）
複数の処理回路と、前記複数の処理回路にそれぞれ電源電圧を供給する複数のレギュレータと、を有する集積回路であって、
各レギュレータは、
一方のノードが電源線に接続され、他方のノードが前記電源電圧が出力される出力ノードに接続されたトランジスタと、
前記電源線にサージ電圧が印加された時に、前記トランジスタを一時的に導通するＥＳＤ保護回路と、を有することを特徴とする集積回路。
【００８１】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００８２】
１１，２１    基準電圧源
１２，２２    誤差アンプ
ＰＭＯＳ１，ＰＭＯＳ２    Ｐ型ＭＯＳトランジスタ
ＮＭＯＳ２    Ｎ型ＭＯＳトランジスタ
Ｃ１，Ｃ２    容量素子
Ｌ２  コイル（インダクタンス素子）
Ｒ３１，Ｒ５１    抵抗
Ｃ３１，Ｃ５１    容量素子
ｐｎｐ１，ｎｐｎ２    寄生トランジスタ
【図１】
2016092195.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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