(57)【要約】【課題】電子放出源の破壊を防止することができる電界集束型電子源アレイを提供する。【解決手段】Ｘ−Ｙマトリクス配線により制御される電界集束型電子源アレイにおいて、集束電極を各画素に独立して設け、マトリクス配線により選択された画素の集束電極のみ、放射電子を集束するための既定の電圧（エミッタ電極の電圧とゲート電極の電圧の所定の分圧比で求められる電圧）が印加され、その他の集束電極は、陰極から電子を引き出すための電極（ゲート電極）と同じ電圧が印加される構造とし、集束電極とゲート電極の電位差による放電破壊の発生確率を下げる。【選択図】図１
2016091851.tif 000002
【特許請求の範囲】
【請求項１】
突起形状のエミッタ電極と、該エミッタ電極を取り囲むゲート開口を有するゲート電極と、ゲート電極の上方の集束電極とを備えた電子放出源を、複数配列した電界集束型電子源アレイにおいて、
前記集束電極は、共通の電圧が印加される電子放出源ごとに独立して設けられており、電子放出源が電子放出を行うとき、該電子放出源の前記エミッタ電極の電圧と前記ゲート電極の電圧の所定の分圧比で求められる電圧が印加され、前記電子放出源が電子放出を行わないとき、該電子放出源のゲート電極の電圧と等しい電圧が印加されることを特徴とする電界集束型電子源アレイ。
【請求項２】
突起形状のエミッタ電極と、該エミッタ電極を取り囲むゲート開口を有するゲート電極と、ゲート電極の上方の集束電極とを備えた電子放出源を、複数配列した電界集束型電子源アレイにおいて、
前記エミッタ電極と前記ゲート電極の間に、抵抗とダイオードの直列回路が接続されており、
前記集束電極は、共通の電圧が印加される電子放出源ごとに独立して設けられており、前記抵抗と前記ダイオードの接続点と電気的に接続されていることを特徴とする電界集束型電子源アレイ。
【請求項３】
請求項２に記載の電界集束型電子源アレイにおいて、
前記電子放出源は、半導体基板上に配列されて設けられており、
前記ダイオードは、対応する電子放出源の直下の前記半導体基板内に設けられていることを特徴とする電界集束型電子源アレイ。
【請求項４】
請求項１〜３のいずれか一項に記載の電界集束型電子源アレイにおいて、
各電子放出源のエミッタ電極は、第１の方向に伸びる陰極配線に接続され、第１の走査回路により選択されて所定のエミッタ電圧が印加され、
各電子放出源のゲート電極は、第１の方向と直交する第２の方向に伸びる陽極配線に接続され、第２の走査回路により選択されて所定のゲート電圧が印加される、
ことを特徴とする電界集束型電子源アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界集束型電子源アレイ、すなわち、尖った先端を持つエミッタ電極と、電子を引き出すゲート電極と、電子ビームを集束させる集束電極とを備えた微小電子放出源（冷陰極）を、マトリクス配置した電子源アレイに関するものである。
【背景技術】
【０００２】
電子源アレイは、電界放射によって真空中に電子を放射させる微小な電子放出源（冷陰極）を多数アレイ状に並べたものである。電子放出源をマトリクス配置し、画素ごとに駆動できるようにした電子源アレイは、蛍光体と組み合わせた平面ディスプレイや、高感度光電変換膜と組み合わせた平面撮像素子などに用いられる電子放出源として期待されている。
【０００３】
まず、「スピント（Spindt）型冷陰極」に代表される微小電子放出源の構造について説明する。「スピント型冷陰極」とは、蒸着法によって形成された錐体形状の突起電極を有する冷陰極である。
【０００４】
図１０は、Ｘ−Ｙアドレス型マトリクス構造の電子源アレイの概念図であって、電子源アレイの全体図と、その１画素を拡大した図を示したものである。
【０００５】
電子放出源（冷陰極）は、拡大図に示すように、陰極配線１上に設けられた針状に尖った先端を持つ円錐形のエミッタ電極（陰極）２と、それを取り囲むように直径φのゲート開口を有するゲート電極３、および陰極配線１とゲート電極３との間の絶縁膜５で構成される。この直径φは、例えば１μｍ程度に設定され、ゲート電極３に電源によりエミッタ電極２に対して正の電圧を印加することで、エミッタ電極２の先端部分に電界が集中し、電子が真空中に放射される。
【０００６】
この構造の電子放出源は、電子を放射するエミッタ電極（陰極）２とそこから電子を真空中へ引き出すための電界を形成するためのゲート電極（陽極）３との２極で構成されるため、全体図のように、エミッタ電極（陰極）２につながる陰極配線１とゲート電極（陽極）を構成する陽極配線３を互いに直交するよう短冊形に分割して多数配置し、交点部分に画素を形成させたＸ−Ｙアドレス型マトリクスを簡単に構成することができる。このため、陰極配線１と陽極配線３をそれぞれ、水平駆動回路３１と垂直駆動回路３２で制御することにより、各画素７のオン／オフを制御することが可能であり、構造が簡単で高集積化が可能な電子放出源として研究が進められてきた。
【０００７】
しかし、図１０の２極構造の電子放出源（冷陰極）は、放射される電子の空間広がりが大きいという欠点を有している。そこで、電子の広がりを抑制し細い電子ビームを作り出す技術のひとつとして、電子源アレイ上に集束電極を追加し、陽極にあたるゲート電極３との間に電位差によって静電レンズを形成し、電子を集束させる電界集束型電子源が提案されている（特許文献１）。
【０００８】
図１１に、電界集束型の電子放出源（１素子）の概念図を示す。
【０００９】
電界集束型電子源は、陰極電極（配線）１上に設けられた、例えば円錐形のエミッタ電極２と、それを取り囲むように絶縁膜５を介して設けられたゲート電極（電子引出電極）３とからなる２極の電子放出源に対して、さらに、ゲート電極（電子引出電極）３上に絶縁膜６を介して集束電極４を設けた構造を有している。集束電極４および絶縁膜６にはゲート電極３に開口されたホールと同心円になるよう直径φのホールが開口される。この直径φは、ゲート電極３の開口と同様に１μｍ程度とすることができる。ゲート電極３には、従来と同様にエミッタ電極２に対して正の電圧を印加することで、電子が真空中に放射される。さらに、集束電極４には、ゲート電極３との間に電位差を設けることで、静電レンズを形成するべくゲート電極電圧Ｖｇとは別の電圧（例えばゲート電極電圧より低い電圧）Ｖｆが印加される。集束電極４とゲート電極３との間の電界による静電レンズ効果により、エミッタ電極２から放射された電子ビームが集束される。
【００１０】
図１２に、Ｘ−Ｙアドレス型マトリクス構造の従来の電界集束型電子源アレイの構成例を示す。図１２（ａ）は、電子源アレイの斜視図であり、図１２（ｂ）は、電子源アレイの断面図と駆動回路の模式図である。
【００１１】
図１２（ａ）に示されるように、基板１０上に、垂直走査方向に伸びる帯状の陰極配線１が、水平走査方向に複数ライン配置される。また、陰極配線１の上に絶縁膜５を介して、水平走査方向に伸びる帯状の陽極配線（ゲート電極）３が、垂直走査方向に複数ライン配置される。一つの陰極配線１と一つの陽極配線３との交差部には、画素７が設けられ、例えば、各画素７について、縦横３列の計９個のエミッタ電極１が形成される。すなわち、共通の電圧が印加される９個の電子放出源が設けられ、１画素を構成する。さらに、陽極配線（ゲート電極）３上には、絶縁膜６を介して集束電極４が全面に一体の電極として形成される。ここで、ゲート電極３には、電源３３（実際には垂直駆動回路）によりエミッタ電極２に対して正のゲート電圧Ｖｇが印加される。また、集束電極４には、電源３４によりゲート電極３に対して負の集束電圧Ｖｆが印加される。
【００１２】
図１２（ｂ）を参照すると、基板１０には、まず下層に陰極配線１が設けられており、各陰極配線１は、それぞれ水平駆動回路３１に接続されている。水平駆動回路３１は、選択された陰極配線１に所定の電圧Ｖｃを印加する。また、各画素のゲート電極を構成する陽極配線３は垂直駆動回路３２に接続され、垂直駆動回路３２は、選択された陽極配線３に所定の電圧Ｖｇを印加する。水平駆動回路３１で選択された陰極配線１と、垂直駆動回路３２で選択された陽極配線３との交点の画素が、エミッタ電極２とゲート電極３の間に所定の電圧（Ｖｇ−Ｖｃ）が印加されて電界放出できるように構成されている。さらに、集束電極は一体の電極として、共通の電圧Ｖｆが印加される。
【００１３】
なお、図１２では、１画素あたり９個の冷陰極（エミッタ電極）を配置しているが、これは一例であって、１画素あたりの冷陰極の個数は１個でも良く、また更に多数個配置しても良い。冷陰極の数が少なければ画素サイズを微小化することができ、また、反対に、冷陰極を多くすることにより高い電流密度の電子ビームを得ると共に、製造過程で生じた個々の冷陰極の形状・特性のバラツキの平均化が図られ、画素毎の電子ビームを均一化することができる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−１９９４００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
電界集束型電子源アレイは、エミッタ電極（陰極）とゲート電極（引き出し電極）間のみならず、ゲート電極（引き出し電極）と集束電極の間にも電圧が印加されるが、数μｍ以下と非常に近い電極間に数１０Ｖ以上の高い電位差を設けるため、絶縁膜の壁面による沿面放電等が生じやすく、ひとたび小さな放電が起こると、その衝撃で絶縁膜表面から２次電子が放射されたり、あるいは表面からガスなどが発生することによる絶縁破壊や、さらなる大きな放電を誘発し破壊にいたる。さらに、集束電極と引き出し電極間に放電が生じて広がると、それが陰極と引き出し電極の放電を誘発し、アレイの広範囲に破壊が及ぶケースもある。
【００１６】
図１２のような従来のＸ−Ｙアドレス型マトリクス構造の電子源アレイの場合、通常、集束電極４は画素間で共通の電極となっており、このような電子放出源では、並べられた電子源のうち１個の素子でも絶縁破壊に至り、例えば集束電極４とゲート電極３がショートしてしまうとアレイ全体で集束電極４とゲート電極３間に電位差を設けられなくなり、電子の集束はできなくなってしまう。
【００１７】
電極間の電位差により放電が発生しても、速やかに放電を停止させてしまえば、大きな破壊にいたることが防止できる。この方法として画素ごとに集束電極４を区切り、各集束電極４の電圧を個別に制御可能にし、選択された（電子ビームを放射する）画素の集束電極のみゲート電極より低い既定の電圧が印加されるようにし、電子が放射されない期間（画素が非選択のとき）は、ゲート電極と集束電極間の電位差を同電位にし、放電が持続できないようにすることで、破壊の可能性を大幅に少なくできる。
【００１８】
しかし、画素ごとに個別に集束電極の印加電圧を外部から制御することは、画素の走査に同期して画素ごとの集束電極の印加電圧を変化させる駆動回路や制御回路が必要となりマトリクスアレイ全体が複雑になってしまう問題があった。
【００１９】
従って、上記のような問題点に鑑みてなされた本発明の目的は、簡単な回路構成により、集束電極とゲート電極（引き出し電極）間の沿面放電の発生確率を低減することができ、電子放出源の破壊を防止することができる電界集束型電子源アレイを提供することにある。
【課題を解決するための手段】
【００２０】
上記課題を解決するために本発明に係る電界集束型電子源アレイは、突起形状のエミッタ電極と、該エミッタ電極を取り囲むゲート開口を有するゲート電極と、ゲート電極の上方の集束電極とを備えた電子放出源を、複数配列した電界集束型電子源アレイにおいて、前記集束電極は、共通の電圧が印加される電子放出源ごとに独立して設けられており、電子放出源が電子放出を行うとき、該電子放出源の前記エミッタ電極の電圧と前記ゲート電極の電圧の所定の分圧比で求められる電圧が印加され、前記電子放出源が電子放出を行わないとき、該電子放出源のゲート電極の電圧と等しい電圧が印加されることを特徴とする。
【００２１】
上記課題を解決するために本発明に係る電界集束型電子源アレイは、突起形状のエミッタ電極と、該エミッタ電極を取り囲むゲート開口を有するゲート電極と、ゲート電極の上方の集束電極とを備えた電子放出源を、複数配列した電界集束型電子源アレイにおいて、前記エミッタ電極と前記ゲート電極の間に、抵抗とダイオードの直列回路が接続されており、前記集束電極は、共通の電圧が印加される電子放出源ごとに独立して設けられており、前記抵抗と前記ダイオードの接続点と電気的に接続されていることを特徴とする。
【００２２】
また、前記電子放出源は、半導体基板上に配列されて設けられており、前記ダイオードは、対応する電子放出源の直下の前記半導体基板内に設けられていることが望ましい。
【００２３】
また、前記各電子放出源のエミッタ電極は、第１の方向に伸びる陰極配線に接続され、第１の走査回路により選択されて所定のエミッタ電圧が印加され、各電子放出源のゲート電極は、第１の方向と直交する第２の方向に伸びる陽極配線に接続され、第２の走査回路により選択されて所定のゲート電圧が印加されることが望ましい。
【発明の効果】
【００２４】
本発明によれば、簡単な回路構成により、各画素から電子ビームを順番に放射させ走査を行うための電圧を、マトリクス配置された陽極配線（ゲート電極）と陰極配線に印加するだけで、集束電極を、電子ビームが放射する期間のみ、ビーム集束に必要なゲート電極より低い電圧とし、その他の期間はゲート電極と同電位とすることができる。これにより、集束電極とゲート電極（引き出し電極）間の沿面放電の発生確率を低減することができ、電子源アレイの破壊を防止することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の電界集束型電子源アレイの回路構成を示す図である。
【図２】Ｘ−Ｙアドレス型マトリクス構造の電界集束型電子源アレイに印加される電圧の状態を示す図である。
【図３】本発明の電界集束型電子源アレイの画素内の電圧印加状態を説明する図である。
【図４】本発明の電界集束型電子源アレイの実施の形態を示す図である。
【図５】実施の形態の電界集束型電子源アレイの製作方法を説明する図である。
【図６】実施の形態の電界集束型電子源アレイの製作方法を説明する図である。
【図７】実施の形態の電界集束型電子源アレイの製作方法を説明する図である。
【図８】実施の形態の電界集束型電子源アレイの製作方法を説明する図である。
【図９】実施の形態の電界集束型電子源アレイの製作方法を説明する図である。
【図１０】Ｘ−Ｙアドレス型マトリクス構造の電子源アレイの概念図である。
【図１１】電界集束型の電子放出源（１素子）の概念図である。
【図１２】従来の電界集束型電子源アレイの構成例を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態について説明する。
【００２７】
（実施の形態）
図１に、本発明の電界集束型電子源アレイの回路構成を示す。図１は簡略化のため２×２画素のＸ−Ｙアドレス型マトリクスアレイを例として示している。
【００２８】
電界集束型電子源アレイは、ゲート電極３を構成する陽極配線と、突起形状のエミッタ電極２に接続する陰極配線１とが直交する、Ｘ−Ｙアドレス型マトリクス構造を有する。陽極配線と陰極配線の各交点に画素７が設けられ、共通の電圧が印加される電子放出源が１つの画素７を構成する。画素７ごとに、ゲート電極３（陽極配線）とエミッタ電極２（陰極配線１）の間に抵抗２０とダイオード２１の直列回路が接続されるとともに、抵抗２０とダイオード２１との接続点から分岐した配線が集束電極４へ接続された回路構成を有する。なお、図に示すように、ダイオード２１のアノードは抵抗と接続し、カソードは陰極配線１に接続される。この集束電極４は、従来例（図１２）と異なり、各画素ごとに独立している。なお、ゲート電極を構成する陽極配線３は、垂直走査回路３２から電圧Ｖｇが印加され、陰極配線１は、水平走査回路３１から電圧Ｖｃが印加されることは、従来と同様である。
【００２９】
本実施の形態の回路構成における動作を説明する。
【００３０】
まず、Ｘ−Ｙアドレス型マトリクス構造の電子源アレイ（フィールドエミッタアレイ）の画素順次動作方法を説明する。垂直走査回路３２は、垂直走査のため、ゲート電極を構成する陽極配線群３に対して、選択する配線に例えば５０Ｖ、その他には０Ｖを印加する。水平走査回路３１は、水平走査のため、エミッタ電極２に接続する陰極配線群１に対して、選択する配線に例えば０Ｖ、その他には５０Ｖを印加する。それぞれの選択された配線の交点の画素７のみ、ゲート電極３とエミッタ電極２の間に５０Ｖの正電圧が印加され電子が放射される。選択する陽極配線３及び陰極配線１を時刻に従って切り替えていくことにより、各画素から順次電子放射が行われる。
【００３１】
なお、この説明では、選択された画素のゲート電極３とエミッタ電極２間の電圧（Ｖｇ−Ｖｃ）を５０Ｖとしたが、この電子放出電圧は、ゲート電極３とエミッタ電極２の間隔や、放出すべき電子ビームの強さ等に基づいて選択され、例えば、３０Ｖ〜１００Ｖ程度の間で適宜設定することができる。また、その電子放出電圧を生成する陽極電圧Ｖｇと陰極電圧Ｖｃも適宜設定して良い。以下の説明でも同様である。
【００３２】
図２は、ある時刻のＸ−Ｙアドレス型マトリクス構造の電界集束型電子源アレイに印加される電圧の状態を例示したものである。ここでは６×６のマトリクス配線を例としており、６行の陽極配線（ゲート配線）３の内の２行目が選択され、６列の陰極配線１の内の２列目が選択された状態を示している。すなわち、図２で、Ｄの符号が付された画素が選択された画素である。選択された陽極配線３には選択電圧５０Ｖが印加され（他は０Ｖ）、また、選択された陰極配線３には選択電圧０Ｖ（他は５０Ｖ）が印加されている。この時マトリクス全体でみると、各画素はＡ，Ｂ，Ｃ，Ｄの４つの状態に区別できる。
【００３３】
次に各状態における画素内の電圧印加状態を、図３に基づいて説明する。
【００３４】
（ａ）状態Ａ：ゲート電極電圧０Ｖ、陰極電極電圧５０Ｖ（図３（ａ））
ゲート−陰極間電圧は逆バイアスの５０Ｖ（−５０Ｖ）となり、電子放射は生じない。ダイオードＤも逆バイアスがかかるため、ＯＦＦ状態となる。したがって、集束電極は、抵抗Ｒを通してゲート電極電圧（０Ｖ）が印加されゲート電極と同電位（０Ｖ）となる。
【００３５】
（ｂ）状態Ｂ：ゲート電極電圧０Ｖ、陰極電極電圧０Ｖ（図３（ｂ））
ゲート−陰極間電圧は０Ｖとなり、電子放射は生じない。ダイオードＤも両端の電圧が０Ｖとなるため、ＯＦＦ状態となる。したがって、集束電極は、抵抗Ｒを通してゲート電極電圧（０Ｖ）が印加されゲート電極と同電位（０Ｖ）となる。
【００３６】
（ｃ）状態Ｃ：ゲート電極電圧５０Ｖ、陰極電極電圧５０Ｖ（図３（ｃ））
ゲート−陰極間電圧は０Ｖとなり、電子放射は生じない。ダイオードＤも両端の電位差が０Ｖとなるため、ＯＦＦ状態となる。したがって、集束電極は、抵抗Ｒを通してゲート電極電圧（５０Ｖ）が印加されゲート電極と同電位（５０Ｖ）となる。
【００３７】
（ｄ）状態Ｄ：ゲート電極電圧５０Ｖ、陰極電極電圧０Ｖ（図３（ｄ））
ゲート−陰極間電圧は５０Ｖとなり、電子放射が生じる。ダイオードＤは、両端に順方向の電位差５０ＶがかかるためＯＮとなり、アノード電極からカソード電極へ電流が流れる。このとき、ゲート−陰極間電圧を抵抗Ｒとダイオードのオン抵抗（Ｒｏｎ）によって、所定の分圧比で分圧した電圧が集束電極に供給され、集束電極がゲート電極電圧（５０Ｖ）より低い電圧となり、電子の集束レンズがその間に発生する。抵抗Ｒの値とダイオードＤのオン抵抗（Ｒｏｎ）を適宜選ぶことによって、集束電極電圧を調整することができ、例えば、集束電極４の電圧が１０Ｖ程度（ゲート電極３との電位差−４０Ｖ）になるよう設定する。なお、集束電極４の電圧は、絶縁膜６の厚さや求める静電レンズの強度等を考慮して、適宜設定できる。
【００３８】
このように、集束電極電圧がゲート電極電圧より低くなる画素は、電子を放射している画素（状態Ｄ）に限られ、その他の画素は、ゲート電極と集束電極は同電位となる。したがって、水平・垂直走査のための電圧印加を行うのみで、電子を放射する画素のみに、静電レンズが形成されるため、電子ビームを集束することができる。これにより集束電極とゲート電極間に電位差を発生させる時間を短くすることで、放電の発生確率を極端に下げられる。
【００３９】
図４に、一つの実施の形態としての電界集束型電子源アレイの構造例（２×２の画素）を示す。
【００４０】
電子源アレイを作製する基板１０は半導体、代表的にはシリコンからなり、画素７に相当するエリアごとにｎ+層１１とｐ+層１２とで形成されたダイオード２１が配置されている。それぞれのダイオード２１のｎ+層１１には１か所、ｐ+層１２には２か所、絶縁層１３を介して貫通電極１４，１５，１６が設けられている。貫通電極１４は電子源アレイの陰極配線１に接続され、その上に形成されたコーン型（円錐型）のエミッタ電極２へと接続されている。ｐ+層１２は、貫通電極１５と抵抗層２０とを介してゲート電極（陽極配線）３へ接続されると共に、貫通電極１６と接続電極９を介して集束電極４へと接続されている。この構造により、図１で示した回路構成が実現される。基板に作られたダイオード２１上に各画素の電子源アレイを積層する形で作られるため、電子源アレイの画素密度を高めることができる。
【００４１】
図５〜図９に基づいて、本実施形態の電界集束型電子源アレイの製作方法について説明する。
【００４２】
まず、図５に示すように、基板となるシリコン基板１０の各画素７に相当する位置に、ダイオード２１となるｎ+層１１とｐ+層１２を形成する。その後表面全体に絶縁膜（シリコン酸化膜や窒化シリコン膜等）１３を堆積し、次いで、コンタクト孔を形成してアルミニウムや銅等の金属で埋め込むことにより、貫通電極１４，１５，１６とそれらのコンタクト電極１７を形成する。貫通電極１４はｎ+層１１に接続し、貫通電極１５，１６はｐ+層１２に接続する。表面に露出するコンタクト電極１７は、各貫通電極と同時に形成しても良いし、貫通電極とは別工程で、例えば、スパッタリングで形成した金属膜を所定の形状にパターニングしても良い。この工程は、公知の半導体製造プロセスで行えばよく、表面はＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）などで平坦化してもよい。
【００４３】
次に、図６に示すように、各コンタクト電極１７を含む絶縁膜１３の表面に陰極配線１となる金属を、スパッタや真空蒸着法により形成し、公知のフォトリソグラフィとエッチングによって、短冊状にパターンニングする。なお、配線幅は、図のように画素部分で広くし、画素間で狭くしても良いし、一定の配線幅で形成しても良い。このとき、ダイオード２１のｎ+層１１と陰極配線１は、貫通電極１４及びコンタクト電極１７を介して接続される。陰極配線１の材料は、例えば、加工性の良いニオブ（Ｎｂ）等の金属が利用可能であるが、他にも、例えば金、銀、銅等の金属や、ＩＴＯ、ＺｎＯ、ＩＧＺＯなどの酸化物導電性材料等、導電性を有し、所定のパターニングが可能な任意の材料を利用することが可能である。
【００４４】
さらに陰極配線１上へ絶縁膜５を、スパッタやＣＶＤ（Chemical Vapor Deposition）など公知の方法を用いて堆積する。絶縁膜５はドライエッチングでの異方性エッチングができるもので、且つ、ウェットエッチングにより等方性のエッチングができるものであることが望ましい。具体的には、シリコン酸化膜、シリコン窒化膜、酸化アルミニウム等、通常の半導体製造工程で使用する各種の無機または有機の絶縁膜が利用できる。この厚さは、例えば、１μｍ程度とすることができる。次に、貫通電極１５に位置する部分の絶縁膜５をエッチングして開口を形成し、その開口部に抵抗２０となる高抵抗材料を埋め込み、フォトリソグラフィでパターン形成する。抵抗２０は、例えばノンドープ又は所定の不純物濃度のアモルファスシリコン（ａ−Ｓｉ）を材料として用いることができる。アモルファスシリコンを用いた場合、１５００Ωｃｍ程度の抵抗率が実現できる。抵抗２０の形成は、適宜の高抵抗材料を選び、開口への埋め込みはそれに適合する方法を用いればよい。
【００４５】
次いで、図７に示すように、その上からゲート電極３となる金属を全面に形成し、短冊状にパターニングする。このとき、ゲート電極（陽極配線）３は、抵抗２０に接続するように形成する。これにより、各陰極配線１と各陽極配線３との間に、抵抗２０とダイオード２１の直列回路が接続される。なお、ゲート電極（陽極配線）３の材料は、例えば、加工性の良いニオブ（Ｎｂ）等の金属が利用可能であるが、他にも、例えば金、銀、銅、チタン、モリブデン等の金属や、酸化物導電性材料等、導電性を有し、所定のパターニングが可能な任意の材料を適用することが可能である。
【００４６】
さらに、図８に示すように、全面に絶縁膜（シリコン酸化膜や窒化シリコン膜等）６と集束電極４となる金属を順に堆積し、集束電極４を画素ごとに電気的に分離されるように、フォトリソグラフィとエッチングによりパターンニングを行う。この絶縁膜６の厚さは例えば１μｍ程度或いはさらに薄くすることができ、静電レンズとして必要な電界強度や、ゲート電極と集束電極の間の絶縁性等を考慮して、適宜設定することができる。また、集束電極４の材料も、例えば、ニオブ、金、銀、銅、アルミニウム、チタン、モリブデン等の導電性が良好でパターニングし易い金属を適宜選択することができる。
【００４７】
次に、図９に示すように、ダイオード２１のｐ+層１２を集束電極４と接続するため、貫通電極１６の位置で、集束電極４とその下の絶縁膜５，６を開口させ、開口部に接続電極９を埋め込む。これにより、集束電極４が、接続電極９と貫通電極１６を介して、ダイオード２１のアノード（ｐ+層１２）に接続される。
【００４８】
最後に、エミッタ電極２を形成する。エミッタ電極２の形成は公知の方法を用いて良く、例えば、各画素領域７において、集束電極４から絶縁膜５までを貫通し、陰極電極１を露出する円形の開口部を形成し、必要に応じてリフトオフ用の膜を形成した後に、全面にエミッタ電極２となる金属（例えば、チタン、モリブデン等）を蒸着する。蒸着が進行すると共に開口部が次第に小さくなり、円錐形状のエミッタ電極２が形成される。後に基板表面の不要な金属層を除去することにより、開口部内に、エミッタ電極（スピント型冷陰極）２が形成される。こうして、図４の電界集束型電子源アレイが完成する。
【００４９】
なお、図４では、１画素あたり９個のエミッタ電極（冷陰極）２が設けられており、これらが共通の電圧が印加される電子放出源（１つの画素を構成する電子放出源）となるが、各画素に形成するエミッタ電極は９個に限らず、必要な電子ビームの電流密度等に応じて、任意の個数を形成して良く、１個であっても良い。また、ここでは一例として、集束電極までを積層形成した後に、エミッタ電極を形成する製造工程を示したが、ゲート電極（陽極配線）３と同時にエミッタ電極２を形成し、次いで、絶縁膜６と集束電極４を積層して、最後に、エミッタ電極２を露出する開口部を形成するといった手順で、電界集束型電子源アレイを形成することも可能である。エミッタ電極の製造工程は、自由度が大きく、適宜選択できる。
【００５０】
上述の実施の形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【００５１】
１    陰極配線
２    エミッタ電極（陰極）
３    ゲート電極（引き出し電極）
４    集束電極
５    絶縁膜
６    絶縁膜
７    画素
１０  基板
１１  ｎ+層
１２  ｐ+層
１３  絶縁層
１４  貫通電極
１５  貫通電極
１６  貫通電極
１７  コンタクト電極
２０  抵抗
２１  ダイオード
３１  水平駆動回路
３２  垂直駆動回路
３３  電源
３４  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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