(57)【要約】【課題】  ダンパー効果用などに用いられた場合でも、レスポンスが問題とならない共鳴回路を提供する。【解決手段】  一番下段のセットのみ、最小単位ｄmin時間遅延させるディレイ回路１０がフィードバック経路２２に設けられ、直結経路２０にはディレイ回路がなく、その上の２つのセットは、最小単位ｄmin時間遅延させるディレイ回路１０がフィードバック経路２２に設けられると共に、本来ディレイさせたいディレイ時間ｄnから上記最小単位ｄminの時間を引いた残りの値（ｄn−ｄmin）がディレイ時間となるディレイ回路１２及び１４が夫々直結経路２０に設けられている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
入力側から出力側に繋がる直結経路と出力側から入力側にフィードバックするフィードバック経路の２つの経路を１つのセットとし、これらのセットを複数組並列につなげて構成される共鳴回路であって、
そのうちの１つのセットのみ、最小単位ｄmin時間遅延させるディレイ回路がフィードバック経路に設けられ、直結経路にはディレイ回路がなく、
それ以外のセットは、最小単位ｄmin時間遅延させるディレイ回路がフィードバック経路に設けられると共に、本来ディレイさせたいディレイ時間ｄnから上記最小単位ｄminの時間を引いた残りの値（ｄn−ｄmin）がディレイ時間となるディレイ回路が直結経路に設けられたことを特徴とする共鳴回路。
【請求項２】
上記共鳴回路において、フィードバックのゲインを調整する回路が、最小のセットでは単に直結経路の途中に、またその他のセットでは、直結経路側のディレイ回路の前に配置することを特徴とする請求項１記載の共鳴回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共鳴回路に関する。
【背景技術】
【０００２】
電子楽器などに設けられる共鳴回路の実現方法として、図３に示すようなフィードバックを持つディレイ回路２４、２６及び２８を並列に配置する回路構成を持つものがある。
【０００３】
これらの共鳴回路は、通常入力側から出力側に繋がる直結経路２０と出力側から入力側にフィードバックするフィードバック経路２２の２つの経路を１つのセットとし、これらのセットを複数組並列につなげて構成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、このような構成の場合、共鳴音が出力されるまでに必ず遅延が発生するため、ダンパー効果用などに用いられた場合に、レスポンスが問題となることがある。
【０００５】
本発明は、斯かる実情に鑑み創案されたものであって、ダンパー効果用などに用いられた場合でも、レスポンスが問題とならない共鳴回路を提供せんとするものである。
【課題を解決するための手段】
【０００６】
本発明の構成は、
入力側から出力側に繋がる直結経路と出力側から入力側にフィードバックするフィードバック経路の２つの経路を１つのセットとし、これらのセットを複数組並列につなげて構成される共鳴回路であって、
そのうちの１つのセットのみ、最小単位ｄmin時間遅延させるディレイ回路がフィードバック経路に設けられ、直結経路にはディレイ回路がなく、
それ以外のセットは、最小単位ｄmin時間遅延させるディレイ回路がフィードバック経路に設けられると共に、本来ディレイさせたいディレイ時間ｄnから上記最小単位ｄminの時間を引いた残りの値（ｄn−ｄmin）がディレイ時間となるディレイ回路が直結経路に設けられたことを基本的な特徴としている。
【０００７】
また、上記の共鳴回路の構成では、フィードバックのゲインを調整する回路が、最小のセットでは単に直結経路の途中に、またその他のセットでは、直結経路側のディレイ回路の前に配置する構成とするのが望ましい。
【０００８】
１組のセットは別として（１組だけ直結経路にディレイ回路が無い）、他の組のセットでは、共鳴回路を構成するディレイ回路が分割され、出力に直結する直結経路と、フィードバックし入力に加算されるフィードバック経路の二か所に配置される。この時、フィードバック側に配置されるディレイ回路のディレイ時聞は、最小単位ｄmin時間（本発明の構成をとらない元の構成における全てのディレイの最小の時間）とし、出力側の直結経路のディレイ回路のディレイ時間は、本来ディレイさせたいディレイ時間ｄnから上記最小単位ｄminの時間を引いた残りの値（ｄn−ｄmin）がディレイ時間（本発明の構成をとらない元の構成における夫々のディレイ時間からフィードバック経路側の最小単位のディレイ時間（最小単位ｄminの時間）を引いた時間）とする。
【０００９】
以上のような構成により、１組だけ直結経路にディレイ回路が無く、その組にはフィードバック経路に最小単位のディレイ時間遅延させるディレイ回路があり、また他の組も、フィードバック経路に最小単位のディレイ時間遅延させるディレイ回路があり、且つ直結経路側には、本来ディレイさせたいディレイ時間ｄnから上記最小単位ｄminの時間を引いた残りの値（ｄn−ｄmin）がディレイ時間となるディレイ回路を有しており、そのため、共鳴回路のレスポンスを向上させることが可能となる。
【００１０】
またこの時、フィードバックのゲイン調整を直結経路のディレイ回路の前に配置する（別セットの１組は単に直結経路中に配置する）ことにより、ディレイの入出力の回数を減らすことができる。（直結経路側のディレイ回路からフィードバック経路側のディレイ回路へはデータが自動的に入力される）。
【発明の効果】
【００１１】
本発明の上記構成によれば、１組だけ直結経路にディレイ回路が無く、その組にはフィードバック経路に最小単位のディレイ時間遅延させるディレイ回路があり、また他の組も、フィードバック経路に最小単位のディレイ時間遅延させるディレイ回路があり、且つ直結経路側には、本来ディレイさせたいディレイ時間から最小単位の時間を引いた残りの値がディレイ時間となるディレイ回路を有しているため、共鳴回路のレスポンスを向上させることが可能となるという優れた効果を奏し得ることになる。
【００１２】
また、フィードバックのゲイン調整を直結経路のディレイ回路の前に配置し、別セットの１組は単に直結経路中に配置することにより、ディレイの入出力の回数を減らすことが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図示例と共に説明する。
【００１４】
図１は、本発明の共鳴回路が電子鍵盤楽器のＤＳＰ１００上で構成された状態の該電子鍵盤楽器の概略を示すブロック図である。
【００１５】
同図に示すように、システムバス２００には、ＣＰＵ２０２、ＲＯＭ２０４、ＲＡＭ２０６、パネルスキャン回路２０８ａを介して操作パネル２０８、キーボードスキャン回路２１０ａを介して鍵盤２１０、音源（Tone Generator）２１２及びＤＳＰ１００が接続されている。各部へのコマンド・データの入出力、及びそれらの入出力のタイミング制御が行われている。すなわち、システムバス２００は、それに繋がった各回路を、後述するＣＰＵ２０２により制御し、電子鍵盤楽器として機能させることになる。
【００１６】
ＲＯＭ２０４は、後述するＣＰＵ２０２及びＤＳＰ１００において用いられるプログラムを記憶するプログラムメモリ（図示無し）や必要な各種データ（例えばＤＳＰ１００で使用される係数など）が記憶されている。
【００１７】
ＲＡＭ２０６は、ＣＰＵ２０２による制御において発生する各種パラメータやデータ等を一時的に記憶する。
【００１８】
電子鍵盤楽器には、操作パネル２０８、鍵盤２１０などが設けられている。操作パネル２０８は、発生すべき楽音の音色を選択する音色スイッチやディレイなどのエフェクト設定のためのスイッチ等が設けられていて、この操作パネル２０８から設定された情報は、パネルスキャン回路２０８ａのスキャンによってその設定値が検出され、システムバス２００を介して、ＣＰＵ２０２に供給される。
【００１９】
鍵盤２１０は、８８鍵のキーボードからなり、各鍵には夫々タッチセンサからなる鍵盤センサ（図示無し）が設けられている。該鍵盤センサは、演奏者の鍵盤２１０に対する演奏操作を検出して、各種の演奏情報を押鍵情報［押鍵タイミング（キーＯＮ）や離鍵タイミング（キーＯＦＦ）などの情報も含まれる］として出力する。それらのデータはキーボードスキャン回路２１０ａで検出されて、それらのデータによりキーマップＫＭＰが作成され、それらのデータは、システムバス２００を介して、ＣＰＵ２０２に供給され、該ＣＰＵ２０２によって音源２１２に送られて、音源２１２による波形メモリ２１２ａからの波形データ読み出しによる楽音データが生成せしめられる。
【００２０】
ＣＰＵ２０２は、ＲＯＭ２０４から読み出されたプログラムを実行することで、上記各部の制御と、データの入出力処理を司り、上記システムバス３００でつながっている上記各回路を電子鍵盤楽器として全体を制御すると共に、音源２１２に制御命令を出す他、ＲＯＭ２０４から、ＤＳＰ１００を本共鳴回路用に用いるプログラム及び必要な係数データが読み出されて、該ＤＳＰ１００に送られ、音源２１２から出力された上記楽音データに必要な音響効果がそれによって付加される。その際、ＤＳＰ１００では、外部メモリ（図示無し）を制御下に持っており、音源２１２から入力される楽音データを元にして、特定の処理を行ってサンプリングデータとして外部メモリに書き込み、又該外部メモリから、サンプリングデータを読み出し、共鳴音響効果を付与した楽音データとして出力する。
【００２１】
尚、ＤＳＰ１００から出力された共鳴音響効果の付与された楽音データは、Ｄ／Ａ変換器２１４に入力されてアナログ信号に変換される。該アナログ信号はサウンドシステム２１６（アンプやスピ−カなど）から出力される。
【００２２】
図２は、音源２１２から入力される楽音データを、本発明に係る共鳴回路にて共鳴させる際の処理の、本共鳴回路構成を説明する説明図である。
【００２３】
これらの図の前提として、上記音源２１２から出力された楽音データは、ＤＳＰ１００に入力され、そこで音響効果付与として本共鳴回路構成で共鳴のエフェクトがかけられる。その際、ＤＳＰ１００において、ＣＰＵ２０２から送信されてくる共鳴回路用プログラム及びそれに使用される係数が、ＤＳＰ１００内部のプログラムメモリ（図示無し）と係数メモリ（図示無し）に記憶され、それらに基づいて上記楽音データに対し演算処理が施され、共鳴効果の付与された楽音データが生成される。その後、Ｄ／Ａ変換器２１４に入力されてアナログ信号に変換される。該アナログ信号はサウンドシステム２１６（アンプやスピ−カなど）から出力される。
【００２４】
本実施例構成に示すように、ＣＰＵ２０２から送信される共鳴回路用プログラム及びそれに使用される係数に基づき、音源２１２から送り出された楽音データは、ＤＳＰ１００が図２に示すような共鳴回路構成となっている。
【００２５】
すなわち、同図に示すように、本共鳴回路は、入力側から出力側に繋がる直結経路２０と出力側から入力側にフィードバックするフィードバック経路２２の２つの経路を１つのセットとし、これらのセットを本実施例では３組並列につなげて構成されている。
【００２６】
そのうち一番下段に示した１つセットのみ、最小単位ｄmin時間遅延させるディレイ回路１０がフィードバック経路２２に設けられ、直結経路２０にはディレイ回路がない。
【００２７】
その上段に示した２つのセットは、上記と同様、最小単位ｄmin時間遅延させるディレイ回路１０がフィードバック経路２２に設けられると共に、本来ディレイさせたいディレイ時間ｄn（中段と上段のセットでは異なる）から上記最小単位ｄminの時間を引いた残りの値（ｄn−ｄmin）がディレイ時間となるディレイ回路１２及び１４が夫々直結経路２０に設けられている。
【００２８】
また、上記の共鳴回路の構成では、フィードバックのゲインを調整する積算回路１８ａ〜１８ｃが、夫々最下段に示すセットでは単に直結経路２０の途中に、またその他の中段及び上段に示すセットでは、直結経路２０側の夫々のディレイ回路１２及び１４の前に配置している。
【００２９】
最下段のセットは別として、中段及び上段に示す他の組のセットでは、共鳴回路を構成するディレイ回路が分割され、出力に直結する直結経路２０と、フィードバックし入力に加算されるフィードバック経路２２の二か所（中段のセットはディレイ１２とディレイ１０、また上段のセットはディレイ１４とディレイ１０）に配置される。
【００３０】
この時、フィードバック経路２２側に配置されるディレイ回路１０のディレイ時間は、最小単位ｄmin時間（最下段のセットのディレイ回路１０のディレイ時間）とし、出力側の直結経路２０のディレイ回路１２及び１４のディレイ時間は、本来ディレイさせたいディレイ時間ｄn（中段と上段のセットでは異なる）から上記最小単位ｄminの時間を引いた残りの値（ｄn−ｄmin）がディレイ時間（図２にディレイ時間をその長さに比例するような横方向長さで示している）とする。
【００３１】
尚、図中の加算回路１６ａ、１６ｂ及び１６ｄは、直結経路２０に対し、フィードバック経路２２がフィードバックするために夫々のセットに必要な回路構成である。また加算回路１６ｃ及び１６ｅは、これら３つのセットの出力が並列に並べられた時の出力を加算して出力するために必要な回路構成である。
【００３２】
以上のような構成により、最下段のセットの１組だけ直結経路２０にディレイ回路が無く、その組にはフィードバック経路２２に最小単位のディレイ時間遅延させるディレイ回路１０があり、また他の中段及び上段のセットの組も、フィードバック経路２２に最小単位のディレイ時間遅延させるディレイ回路１０が夫々あり、且つ直結経路２０側には、本来ディレイさせたいディレイ時間ｄnから上記最小単位ｄminの時間を引いた残りの値（ｄn−ｄmin）がディレイ時間となるディレイ回路１２及び１４を夫々有しており、そのため、本実施例の共鳴回路は、そのレスポンスが向上することになる。
【００３３】
またこの時、中段及び上段のセット係るフィードバックのゲイン調整を行う積算回路１８ｂ及び１８ｃを直結経路２０のディレイ回路１２及び１４の前に配置し、最下段のセットの場合は単に直結経路２０中に積算回路１８ａを配置することで、ディレイの入出力の回数を減らすことが可能となる。このとき直結経路２０側のディレイ回路１２及び１４からフィードバック経路２２側のディレイ回路１０へは、夫々データが自動的に入力される。
【００３４】
尚、本発明の共鳴回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【００３５】
本発明の共鳴回路は、ＤＳＰにだけ適用されるわけでは無く、ハードウェア上で構成される共鳴回路にも利用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の共鳴回路が電子鍵盤楽器のＤＳＰ１００上で構成された状態の該電子鍵盤楽器の概略を示すブロック図である。
【図２】音源２１２から入力される楽音データを、本発明に係る共鳴回路にて共鳴させる際の処理の、本共鳴回路構成を説明する説明図である。
【図３】電子楽器などに設けられる従来の共鳴回路の回路構成を示す回路説明図である。
【符号の説明】
【００３７】
１０、１２、１４、２４、２６、２８    ディレイ回路
１６ａ〜１６ｅ                        加算回路
１８ａ、１８ｂ、１８ｃ                積算回路
２０                                  直結経路
２２                                  フィードバック経路
１００                                  ＤＳＰ
２００                                  システムバス
２０２                                  ＣＰＵ
２０４                                  ＲＯＭ
２０６                                  ＲＡＭ
２０８                                  操作パネル
２０８ａ                                パネルスキャン回路
２１０                                  鍵盤
２１０ａ                                キーボードスキャン回路
２１２                                  音源
２１２ａ                                波形メモリ
２１４                                  Ｄ／Ａ変換器
２１６                                  サウンドシステム
【図１】
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【図２】
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【図３】
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