(57)【要約】【課題】チタンを含むゲート電極中に不純物が拡散してトランジスタの閾値電圧が高くなるのを防止して、装置特性に優れた半導体装置を提供すること。【解決手段】半導体基板に第一の活性領域と第二の活性領域を選択的に形成し第一と第二の活性領域間をＳＴＩ絶縁膜で埋設する工程と、ＳＴＩ絶縁膜を介して隣接する第一と第二の活性領域の表面全面を覆うようにゲート絶縁膜とチタンを含むゲート電極とを選択的に形成した後、ＳＴＩ絶縁膜上でゲート絶縁膜およびゲート電極を分離しＳＴＩ絶縁膜の表面の一部を露出する工程と、ＳＴＩ絶縁膜の表面の一部とゲート電極の側面を覆うように第一シリコン膜を形成する工程と、第一シリコン膜上に第一シリコン膜よりも高濃度の不純物を含有する第二シリコン膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。【選択図】図９
2016046414.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第一の活性領域と第二の活性領域を選択的に形成し、前記第一と第二の活性領域間をＳＴＩ絶縁膜で埋設する工程と、
前記ＳＴＩ絶縁膜を介して隣接する前記第一と第二の活性領域の表面全面を覆うように、ゲート絶縁膜と、チタンを含むゲート電極とを選択的に形成した後、前記ＳＴＩ絶縁膜上で前記ゲート絶縁膜およびゲート電極を分離し、前記ＳＴＩ絶縁膜の表面の一部を露出する工程と、
前記ＳＴＩ絶縁膜の表面の一部と前記ゲート電極の側面を覆うように第一シリコン膜を形成する工程と、
前記第一シリコン膜上に、前記第一シリコン膜よりも高濃度の不純物を含有する第二シリコン膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第二の活性領域上のゲート絶縁膜は、更に酸化アルミニウムを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、
前記第一および第二の活性領域上のゲート電極は、窒化チタンを含むゲート電極であることを特徴とする半導体装置の製造方法。
【請求項４】
前記請求項１乃至３の何れか１項に記載の半導体装置の製造方法であって、
前記第一および第二の活性領域上のゲート絶縁膜は、酸化ハフニウムを含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板のセル部に複数のセル活性領域、周辺回路部に第一の活性領域と第二の活性領域からなる周辺回路活性領域を選択的に形成し、各々の前記セル活性領域の間、および前記第一と第二の活性領域の間をＳＴＩ絶縁膜で埋設する工程と、
複数の前記セル活性領域の各々を横断するように選択的に二本の溝を形成し、各々の前記溝にセルゲート絶縁膜と、セルゲート電極と、その上にセルゲートマスクとを形成する工程と、
前記第一および第二の活性領域の表面全面を覆うように、周辺ゲート絶縁膜と、チタンを含む周辺ゲート電極とを選択的に形成した後、前記ＳＴＩ絶縁膜上で前記周辺ゲート絶縁膜及び周辺ゲート電極を分離し、前記ＳＴＩ絶縁膜の表面の一部を露出させる工程と、
前記ＳＴＩ絶縁膜の表面の一部および前記周辺ゲート電極の側面上に第一シリコン膜を形成する工程と、
前記第一シリコン膜と、前記セルゲートマスクを選択的にエッチング除去して、前記二本の溝の間に位置する前記セル活性領域の表面の一部を露出させる工程と、
前記二本の溝の間に位置する前記セル活性領域の表面の一部と、前記第一シリコン膜上に、前記第一シリコン膜よりも高濃度の不純物を含有する第二シリコン膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記セルゲート電極は、前記半導体基板内にゲート電極が埋め込まれた埋込みワード線であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法であって、
前記第二の活性領域上の周辺ゲート絶縁膜は、更に酸化アルミニウムを含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項５乃至７の何れか１項に記載の半導体装置の製造方法であって、
前記第一および第二の活性領域上の周辺ゲート電極は、窒化チタンを含むゲート電極であることを特徴とする半導体装置の製造方法。
【請求項９】
前記請求項５乃至８の何れか１項に記載の半導体装置の製造方法であって、
前記第一および第二の活性領域上の周辺ゲート絶縁膜は、酸化ハフニウムを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至９の何れか１項に記載の半導体装置の製造方法であって、
前記第一シリコン膜は、ノンドープシリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１乃至１０の何れか１項に記載の半導体装置の製造方法であって、
前記第二シリコン膜は、１×１０20ａｔｏｍｓ／ｃｍ3以上のリンをドープしたシリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１乃至１１の何れか１項に記載の半導体装置の製造方法であって、
前記第一シリコン膜を形成する工程と、前記第二シリコン膜を形成する工程との間に、保護絶縁膜を形成する工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記保護絶縁膜は酸化シリコン膜で構成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１乃至１３の何れか１項に記載の半導体装置の製造方法であって、
前記第二シリコン膜を形成する工程の後に、前記セル部では前記セルゲートマスクの表面が、前記周辺回路部では前記周辺ゲート電極が露出するまでエッチング除去することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、ゲートリーク電流を抑制する手法として、ゲート絶縁膜に高誘電率絶縁（Ｈｉｇｈ−ｋ）膜を用い、ゲート電極に金属材料（メタルゲート）を用いるＨＫＭＧ（Ｈｉｇｈ−ｋ  Ｍｅｔａｌ  Ｇａｔｅ）スタック構造の半導体装置が知られている（特許文献１）。
【０００３】
以下では、図１〜６および２８〜３３を参照して、関連技術のＨＫＭＧスタック構造の形成方法を説明する。なお、図１、２および６において、Ａ図およびＢ図はそれぞれ、セル部および周辺回路部の上面図を表し、Ｃ図はＡ図のａ−ａ’断面とＢ図のｂ−ｂ’断面をつなぎ合わせた図を表す。Ｃ図は異なる方向の断面をつなぎ合わせたものであり、ａ−ａ’断面とｂ−ｂ’断面が同一方向の断面であることを示すものではない。
【０００４】
まず、図１に示すように、半導体基板１０のセル部にセル活性領域１、周辺回路部に第一の活性領域（Ｎチャネル型のＭＯＳＦＥＴ用の活性領域；Ｐウェル）３と第二の活性領域（Ｐチャネル型のＭＯＳＦＥＴ用の活性領域；Ｎウェル）４を形成する。また、セル部のセル活性領域１の間と、周辺回路部の第一と第二の活性領域等の間に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）絶縁膜２を形成する。公知の技術により、セル活性領域の表面にソースおよびドレイン領域用の不純物を注入する（図中に不純物を注入した領域は示していない）。
【０００５】
図２に示すように、複数のセル活性領域１とＳＴＩ絶縁膜２を横断するように溝を形成する。この際、各々のセル活性領域１を二本の溝が横断するように、溝を形成する。これにより、セル活性領域１表面の不純物を注入した領域が分断されてソースおよびドレイン領域（図示せず）が形成される。次に、各々の溝の内壁上にセルゲート絶縁膜（図示せず）、溝内を埋設するようにセルゲート電極５およびセルゲートハードマスク７を形成する。
【０００６】
図３に示すように、半導体基板１０の全面に酸化シリコン膜１１、酸化ハフニウム膜１２、窒化チタン膜１３、不純物含有シリコン膜１４およびゲートハードマスク１５を順次、形成する。
【０００７】
図４に示すように、リソグラフィー技術およびエッチング技術を用いて、第一の活性領域３上に、窒化チタン膜１３、不純物含有シリコン膜１４およびゲートハードマスク１５からなるゲートスタック構造を形成する。この際、酸化ハフニウム膜１２をエッチングストッパに用いる。
【０００８】
図５に示すように、半導体基板１０の全面に、酸化アルミニウム膜１６、窒化チタン膜１７、不純物含有シリコン膜１８およびゲートハードマスク１９を順次、形成する。
【０００９】
図６に示すように、リソグラフィー技術およびエッチング技術を用いて、第二の活性領域４上に、酸化アルミニウム膜１６、窒化チタン膜１７、不純物含有シリコン膜１８およびゲートハードマスク１９からなるゲートスタック構造を形成する。
【００１０】
図２８に示すように、リソグラフィー技術およびエッチング技術を用いて、ビットコンタクト層間絶縁膜（溝形成用のハードマスク）６およびセルゲートハードマスク７の一部を選択的にエッチングして、ビットコンタクトホール９を開口する。
【００１１】
図２９に示すように、ビットコンタクトホール９内を埋設するように、ビットコンプラグ用の、高濃度不純物含有シリコン（５×１０20 ａｔｏｍｓ／ｃｍ3程度のリン含有）２５を形成する。
【００１２】
図３０に示すように、高濃度不純物含有シリコン２５とゲートハードマスク１５、１９をエッチバックして、セルゲートハードマスク７の表面を露出させる。
【００１３】
図３１に示すように、ウェットエッチングにより、ゲートハードマスク１５、１９を完全に除去する。
【００１４】
図３２に示すように、半導体基板１０上の全面に、メタルゲート電極２８と、ゲートハードマスク２９、３０を形成する。メタルゲート電極２８としては例えば、タングステン２０ｎｍ／タングステンシリサイド２ｎｍ／窒化チタン１０ｎｍ／チタン２ｎｍの積層膜を、スパッタ法により形成する。ハードマスクとしては例えば、酸化シリコン３０を５０ｎｍ、窒化シリコン２９を１００ｎｍを、プラズマＣＶＤ法により形成する。
【００１５】
図３３に示すように、リソグラフィー技術およびエッチング技術を用いて、セル部および周辺回路部のゲートハードマスク２９、３０、メタルゲート電極２８、酸化アルミニウム膜１６、窒化チタン膜１３、１７、不純物含有シリコン膜１４，１８、を選択的に異方性加工する。この後、ウェットエッチングにより、酸化ハフニウム１２、酸化シリコン膜１１を選択加工する。これにより、セル部には、メタルゲート電極２８からなるビット線３１が形成される。周辺回路部の第一の活性領域３上には、酸化シリコン膜１１および酸化ハフニウム膜１２からなるゲート絶縁膜が形成され、窒化チタン膜１３、不純物含有シリコン膜１４およびメタルゲート電極２８からなるゲート電極２６が形成される。また、周辺回路部の第二の活性領域４上には、酸化シリコン膜１１、酸化ハフニウム膜１２および酸化アルミニウム膜１６からなるゲート絶縁膜が形成され、窒化チタン膜１７、不純物含有シリコン膜１８およびメタルゲート電極２８からなるゲート電極２７が形成される。
【００１６】
この後、公知の技術により、第一および第二の活性領域３、４内にソースおよびドレイン領域を形成し、セル活性領域内のソースまたはドレイン領域に接続されるようにキャパシタを形成する（何れも図示していない）。これにより、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を完成させる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０１３−９８２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
特許文献１の段落［０００５］には、「ゲート絶縁膜の材料や厚さ、並びにゲート電極の材料や厚さも閾値電圧を調整するパラメータとして用いられる。」と記載されているように、ゲート電極材料の状態によって、そのゲート電極を有するトランジスタの閾値電圧（Ｖｔ）が変動しやすい状態となる。また、上記で説明したように、関連技術では、図２９のビットコンタクトプラグ用の高濃度リン含有シリコン膜２５を形成してから、図３３のゲートエッチングを行うまでの間、高濃度リン含有シリコン膜２５がメタルゲート電極としての窒化チタン膜１３、１７の側面に接することとなっていた。この結果、高濃度リン含有シリコン膜２５中のリンが窒化チタン膜１３、１７内に拡散して、窒化チタンの仕事関数を変化させることとなっていた。これが、周辺回路部のトランジスタの高Ｖｔ化の原因となり、所望のＶｔを得ることが困難になっていた。
【００１９】
本発明は上記課題に鑑みてなされたものであり、チタンを含むゲート電極中に不純物が拡散してトランジスタの閾値電圧が高くなるのを防止して、装置特性に優れた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
一実施形態は、
半導体基板に第一の活性領域と第二の活性領域を選択的に形成し、前記第一と第二の活性領域間をＳＴＩ絶縁膜で埋設する工程と、
前記ＳＴＩ絶縁膜を介して隣接する前記第一と第二の活性領域の表面全面を覆うように、ゲート絶縁膜と、チタンを含むゲート電極とを選択的に形成した後、前記ＳＴＩ絶縁膜上で前記ゲート絶縁膜およびゲート電極を分離し、前記ＳＴＩ絶縁膜の表面の一部を露出する工程と、
前記ＳＴＩ絶縁膜の表面の一部と前記ゲート電極の側面を覆うように第一シリコン膜を形成する工程と、
前記第一シリコン膜上に、前記第一シリコン膜よりも高濃度の不純物を含有する第二シリコン膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法に関する。
【００２１】
他の実施形態は、
半導体基板のセル部に複数のセル活性領域、周辺回路部に第一の活性領域と第二の活性領域からなる周辺回路活性領域を選択的に形成し、各々の前記セル活性領域の間、および前記第一と第二の活性領域の間をＳＴＩ絶縁膜で埋設する工程と、
複数の前記セル活性領域の各々を横断するように選択的に二本の溝を形成し、各々の前記溝にセルゲート絶縁膜と、セルゲート電極と、その上にセルゲートマスクとを形成する工程と、
前記第一および第二の活性領域の表面全面を覆うように、周辺ゲート絶縁膜と、チタンを含む周辺ゲート電極とを選択的に形成した後、前記ＳＴＩ絶縁膜上で前記周辺ゲート絶縁膜及び周辺ゲート電極を分離し、前記ＳＴＩ絶縁膜の表面の一部を露出させる工程と、
前記ＳＴＩ絶縁膜の表面の一部および前記周辺ゲート電極の側面上に第一シリコン膜を形成する工程と、
前記第一シリコン膜と、前記セルゲートマスクを選択的にエッチング除去して、前記二本の溝の間に位置する前記セル活性領域の表面の一部を露出させる工程と、
前記二本の溝の間に位置する前記セル活性領域の表面の一部と、前記第一シリコン膜上に、前記第一シリコン膜よりも高濃度の不純物を含有する第二シリコン膜を形成する工程と、
を備えることを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００２２】
チタンを含むゲート電極中に不純物が拡散してトランジスタの閾値電圧が高くなるのを防止して、装置特性に優れた半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】関連技術と第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図２】関連技術と第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図３】関連技術と第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図４】関連技術と第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図５】関連技術と第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図６】関連技術と第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図７】第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図８】第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図９】第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図１０】第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図１１】第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図１２】第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図１３】第一実施形態の半導体装置の製造方法の一工程を表す図である。
【図１４】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図１５】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図１６】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図１７】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図１８】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図１９】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図２０】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図２１】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図２２】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図２３】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図２４】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図２５】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図２６】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図２７】第二実施形態の半導体装置の製造方法の一工程を表す図である。
【図２８】関連技術の半導体装置の製造方法の一工程を表す図である。
【図２９】関連技術の半導体装置の製造方法の一工程を表す図である。
【図３０】関連技術の半導体装置の製造方法の一工程を表す図である。
【図３１】関連技術の半導体装置の製造方法の一工程を表す図である。
【図３２】関連技術の半導体装置の製造方法の一工程を表す図である。
【図３３】関連技術の半導体装置の製造方法の一工程を表す図である。
【発明を実施するための形態】
【００２４】
以下に、本発明を適用した実施形態について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
【００２５】
（第一実施形態）
以下では、図１から図１３を参照して、本発明の第一実施形態の半導体装置の製造方法を説明する。
【００２６】
まず、図１に示すように、窒化シリコン（図示せず）をマスクにして、シリコン基板１０（例えば、Ｐ型単結晶シリコン基板）のセル部および周辺回路部を選択的に約２５０ｎｍの深さまでエッチング除去して溝部を形成する。次いで、溝部内にＳＴＩ絶縁膜２（ここでは、酸化シリコン）を埋設する。なお、溝部の最小幅が小さい場合（例えば、２０ｎｍ程度）には、ＳＴＩ絶縁膜として、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）やＦＣＶＤ（Ｆｌｏｗａｂｌｅ  ＣＶＤ）などの若干、流動性のある膜を用いることができる。ＳＴＩ絶縁膜２の埋設後、マスクとして用いた窒化シリコンをリン酸液で除去する。次いで、セル部および周辺回路部内におけるシリコン基板１０の表面に、最適な注入元素、ドーズ量でイオン注入を行い、セル活性領域１、第一の活性領域（Ｎチャネル型のＭＯＳＦＥＴ用の活性領域；Ｐウェル）３と第二の活性領域（Ｐチャネル型のＭＯＳＦＥＴ用の活性領域；Ｎウェル）４からなる周辺回路活性領域をそれぞれ形成する。続けて、セル活性領域１内には、ソースおよびドレイン用の不純物領域が形成される。
【００２７】
図２に示すように、セル部において、溝形成用のハードマスク６を形成した後、ハードマスク６を用いたドライエッチングにより、複数のセル活性領域１とＳＴＩ絶縁膜２を横断するように溝を形成する。この際、各々のセル活性領域１を二本の溝が横断するように溝を形成する。これにより、セル活性領域１内の不純物を注入した領域が分断されてソースおよびドレイン領域が形成される。次に、溝の内壁を熱酸化してセルゲート絶縁膜（ここでは、酸化シリコン膜、図示せず）を形成する。更に、セルゲート絶縁膜上に、セルゲート電極（タングステン膜／窒化チタン膜）５、セルゲートハードマスク（ここでは、窒化シリコン膜）７を形成する。これにより、セルゲート電極５からなる埋込みワード線を形成する。なお、図示していないが、セル活性領域とＳＴＩ絶縁膜の間、第一および第二の活性領域とＳＴＩ絶縁膜の間には、ライナー絶縁膜として、熱酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜等を形成しても良い。ＳＴＩ絶縁膜形成のためのベーク時には強い膜応力を発生することがあるが、ライナー絶縁膜を設けることによって緩衝膜として働き、その膜応力がシリコン基板にまで及ぶのを防止できる。
【００２８】
図３に示すように、シリコン基板１０の全面に、酸化シリコン膜１１、ＡＬＤ法による酸化ハフニウム（ＨｆＯ2）膜１２を形成し、その上に窒化チタン（ＴｉＮ）膜１３、不純物含有シリコン膜１４、ゲートハードマスク１５（ここでは、酸化シリコン）を順次、形成する。
【００２９】
図４に示すように、窒化チタン（ＴｉＮ）膜１３、不純物含有シリコン膜１４、ゲートハードマスク１５を選択的にエッチングして、これらの膜を第一の活性領域３上に残す。このエッチングは、酸化ハフニウム膜１２をストッパーとして行い、不純物含有シリコン膜１４の端部が第一の活性領域３の端部から１００ｎｍ離れてＳＴＩ絶縁膜２上に位置するようにする。これにより、酸化ハフニウム膜１２の表面劣化を抑制することができる。
【００３０】
図５に示すように、シリコン基板１０の全面に、ＡＬＤ法により酸化アルミニウム（Ａｌ2Ｏ3）膜１６を形成し、その上に窒化チタン膜１７、不純物含有シリコン膜１８、ゲートハードマスク１９（ここでは、酸化シリコン）を順次、形成する。
【００３１】
図６に示すように、酸化アルミニウム膜１６、窒化チタン（ＴｉＮ）膜１７、不純物含有シリコン膜１８、ゲートハードマスク１９を選択的にエッチングして、これらの膜を第二の活性領域４上に残す。このエッチングは、酸化ハフニウム膜１２をストッパーとして行い、不純物含有シリコン膜１８の端部が第二の活性領域４の端部から１００ｎｍ離れてＳＴＩ絶縁膜２上に位置するようにする。この後、ウェットエッチングにより、酸化ハフニウム膜１２および酸化シリコン膜１１を選択的に除去する。この際、酸化ハフニウム膜１２は高濃度ＨＦ水溶液で除去できるが、予め還元性ガス（例えば、ＢＣｌ3）で酸化ハフニウムの表面をプラズマ照射することで、容易に除去することができる。
【００３２】
図７に示すように、窒化チタン膜１３、１７の側壁を保護するため、１５ｎｍの第一シリコン膜２１（ここでは、ノンドープ非晶質シリコン膜）を熱ＣＶＤ法によりコンフォーマルに形成する。この非晶質シリコン膜は、５００〜５３０℃の温度範囲でモノシラン（ＳｉＨ4）やジシラン（Ｓｉ2Ｈ6）を熱分解することにより形成できる。
【００３３】
図８に示すように、各々のセル活性領域１において、二本の溝の間に挟まれた表面が露出するように、第一シリコン膜２１、セルゲートハードマスク７およびハードマスク６を選択的にエッチング除去し、ビットコンタクトホール９を開口する。
【００３４】
図９に示すように、シリコン基板１０上の全面に、ビットコンタクトプラグ材料として高濃度リン（Ｐ）含有シリコン膜２３（第二シリコン膜）を形成する。シリコン膜２３中のリン濃度は例えば、５×１０20（ａｔｏｍｓ／ｃｍ3）とすることができる。ここでは、高濃度リン（Ｐ）含有シリコン膜２３と窒化チタン膜１３および１７との間には、第一シリコン膜２１が介在する。従って、窒化チタン膜１３および１７は高濃度リン（Ｐ）含有シリコン膜２３に直接、接触しておらず、高濃度リン（Ｐ）含有シリコン膜２３中のリンが窒化チタン膜１３および１７中にまで拡散して、窒化チタンの仕事関数が変化するのを防止できる。
【００３５】
図１０に示すように、高濃度リン（Ｐ）含有シリコン膜２３、第一シリコン膜２１、ゲートハードマスク１５、１９をエッチバックする。この際、これらの膜を実質的に同等のエッチングレートでエッチバックしても良いし、高濃度リン（Ｐ）含有シリコン膜２３および第一シリコン膜２１のエッチバックを行った後にゲートハードマスク１５、１９のエッチバックを行うという、２ステップエッチバックを行っても良い。
【００３６】
図１１に示すように、第一および第二の活性領域３、４上に僅かに残ったゲートハードマスク１５、１９を、ウェットエッチングにより完全に除去する。
【００３７】
図１２に示すように、シリコン基板１０上の全面に、メタルゲート電極２８とゲートハードマスク２９、３０を形成する。メタルゲート電極２８としては例えば、タングステン２０ｎｍ／タングステンシリサイド２ｎｍ／窒化チタン１０ｎｍ／チタン２ｎｍの積層膜をスパッタ法により形成する。ゲートハードマスクとしては例えば、プラズマＣＶＤ法により、酸化シリコン膜３０を５０ｎｍ、窒化シリコン膜２９を１００ｎｍ、形成する。
【００３８】
図１３に示すように、リソグラフィー技術およびエッチング技術を用いて、セル部および周辺回路部のゲートハードマスク２９、３０、メタルゲート電極２８、不純物含有シリコン膜１４，１８、窒化チタン膜１３、１７、酸化アルミニウム膜１６を選択的に異方性加工する。この後、ウェットエッチングにより、酸化ハフニウム膜１２、酸化シリコン膜１１を異方性加工する。これにより、セル部には、メタルゲート電極２８からなるビット線３１が形成される。周辺回路部の第一の活性領域３上には、酸化シリコン膜１１および酸化ハフニウム膜１２からなる周辺ゲート絶縁膜が形成され、窒化チタン膜１３、不純物含有シリコン膜１４およびメタルゲート電極２８からなる周辺ゲート電極２６が形成される。また、周辺回路部の第二の活性領域４上には、酸化シリコン膜１１、酸化ハフニウム膜１２および酸化アルミニウム膜１６からなる周辺ゲート絶縁膜が形成され、窒化チタン膜１７、不純物含有シリコン膜１８およびメタルゲート電極２８からなる周辺ゲート電極２７が形成される。
【００３９】
この後、公知の技術により、第一および第二の活性領域３、４内にソースおよびドレイン領域を形成し、セル活性領域内のソースまたはドレイン領域に接続されるようにキャパシタを形成する（何れも図示していない）。これにより、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を完成させる。
【００４０】
以上に示したように、図１から図１３までの方法で加工することにより、ビットコンタクトプラグ形成用に形成される高濃度リン含有シリコンがゲート電極である窒化チタンに触れることなく、周辺ゲート電極及びビット線の加工を行うことができる。
【００４１】
（第二実施形態）
第一実施形態では、図８の工程が終了後に、高濃度リン（Ｐ）含有シリコン膜２３の膜厚の２倍を超える幅の溝または孔が存在する場合がある。この場合、図９の工程では、この溝または孔内を高濃度リン（Ｐ）含有シリコン膜２３で完全に埋設することができず、図１０及び図１１のエッチバック工程及びエッチング工程において、シリコン基板１０の表面がオーバーエッチングされる場合がある。図１４から図１６は、このようなオーバーエッチングが生じる場合を説明したものである。図１４Ａおよび１４Ｂはそれぞれ、セル部および周辺回路部を表す上面図、図１４Ｃは図１４Ａのａ−ａ’断面と図１４Ｂのｂ−ｂ’断面をつなぎ合わせた図を表す。Ｃ図は異なる方向の断面をつなぎ合わせたものであり、ａ−ａ’断面とｂ−ｂ’断面が同一方向の断面であることを示すものではない。また、図１４Ｄは、図１４Ｂのｃ−ｃ’断面を表す図である。
【００４２】
図１４Ｂに示すように、周辺回路部において、各活性領域間のスペースのうち、幅が狭い部分（ｂ−ｂ’線で表される部分）と幅が広い部分（ｃ−ｃ’線で表される部分）が存在する。このため、高濃度リン（Ｐ）含有シリコン膜２３を形成する際、図１４Ｃに示すように幅が狭い部分はこの膜で完全に埋設されるが、図１４Ｄに示すように幅が広い部分の幅がこの膜の厚さの２倍を超える場合、完全に埋設することは出来ない。
【００４３】
従って、図１５に示すように、高濃度リン（Ｐ）含有シリコン膜２３、第一シリコン膜２１、ゲートハードマスク１９を同時にエッチバックする際には、幅が広い部分中央部では、下地のＳＴＩ絶縁膜２が露出し、オーバーエッチングされる（図１５Ｂ）。
【００４４】
次に、図１６に示すように、その後のゲートハードマスク１９を除去するウェットエッチング工程では、ＳＴＩ絶縁膜２は更に大きく削られることになる。この工程の後、メタルゲート電極２８を構成する窒化チタン膜を形成すると、窒化チタン膜がＳＴＩ絶縁膜２の内部にまで埋設され、パーティクル欠陥やショート不良を引き起こす場合がある。
【００４５】
本実施形態は、これらの現象が起こるのを防止する方法に関するものである。以下では、図１７から図２６を参照して、本実施形態の半導体装置の製造方法を説明する。
【００４６】
まず、図１から図４の工程までは第一実施形態と同様の工程を行う。次に、図１７に示すように、シリコン基板１０の全面に、ＡＬＤ法により酸化アルミニウム（Ａｌ2Ｏ3）膜１６、窒化チタン膜１７、不純物含有シリコン膜３５を順次、形成する。
【００４７】
図１８に示すように、リソグラフィー処理（塗布・露光・現像）を行って、第二の活性領域４上にフォトレジストマスク３６を形成する。
【００４８】
図１９に示すように、フォトレジストマスク３６をマスクとして用いて、アルミニウム（Ａｌ2Ｏ3）膜１６、窒化チタン膜１７、不純物含有シリコン膜３５をエッチング除去する。続けて、ゲートハードマスク１５（酸化シリコン）をエッチング除去する。これらはプラズマエッチングで行い、同一チャンバでそれぞれの膜についてプラズマ条件を変えながらエッチング処理を行う。なお、ゲートハードマスク１５のエッチング時は、ＳＴＩ絶縁膜２上を酸化ハフニウム（ＨｆＯ2）膜１２で保護する必要があるため、ＨｆＯ2に対して高い選択比が得られるエッチング条件で処理する必要がある。ゲートハードマスク１５のエッチング後、酸化ハフニウム膜１２は先述の通り還元性ガスのプラズマ照射と高濃度フッ酸処理で除去する。
【００４９】
図２０に示すように、第一シリコン膜２１を形成した後に、保護酸化膜３８を形成する。この際、第一シリコン膜２１と保護酸化膜３８を合わせて、ｃ−ｃ’間の幅が広い溝部が実質的に完全に埋設するようにそれぞれの膜厚を設定する。
【００５０】
図２１に示すように、リソグラフィー工程（塗布・露光・現像）を行って、セル部のみを開口するパターンを形成するためのフォトレジストマスク３９を形成する。その後、そのフォトレジストマスク３９をマスクにしてプラズマエッチングを行い、セル部の第一シリコン膜２１と保護酸化膜３８を選択的に除去する。
【００５１】
図２２に示すように、フォトレジストマスク３９を一旦、除去した後、リソグラフィー技術およびエッチング技術を用いて、ハードマスク６およびセルゲートハードマスク７の一部を除去して、ビットコンタクトホール９を形成し、その底面にセル活性領域１を露出させる。
【００５２】
図２３に示すように、シリコン基板１０上の全面に、ビットコンタクトプラグ材料として高濃度リン（Ｐ）含有シリコン膜（第二シリコン膜）２３を形成する。第二シリコン膜２３中のリン濃度は例えば、１×１０19（ａｔｏｍｓ／ｃｍ3）とすることができる。ここでは、高濃度リン（Ｐ）含有シリコン膜２３と窒化チタン膜１３および１７との間には、第一シリコン膜２１が介在する。従って、窒化チタン膜１３および１７は高濃度リン（Ｐ）含有シリコン膜２３に直接、接触しておらず、高濃度リン（Ｐ）含有シリコン膜２３中のリンが窒化チタン膜１３および１７中にまで拡散して、窒化チタンの仕事関数が変化するのを防止できる。
【００５３】
図２４に示すように、高濃度リン（Ｐ）含有シリコン膜２３、第一シリコン膜２１、ゲートハードマスク１９をエッチバックする。この際、ｃ−ｃ’間の幅が広い溝部は保護酸化膜３８で保護されているため、図１５のようにＳＴＩ絶縁膜２がエッチングされることはない。
【００５４】
図２５に示すように、ＤＨＦ（希フッ酸）或いはＢＨＦ（バッファードフッ酸）を用いたウェットエッチにより、保護酸化膜３８を除去する。
【００５５】
図２６に示すように、メタルゲート電極２８とゲートハードマスク２９、３０を形成する。メタルゲート電極２８としては例えば、タングステン２０ｎｍ／タングステンシリサイド２ｎｍ／窒化チタン１０ｎｍ／チタン２ｎｍの積層膜をスパッタ法により形成する。ゲートマスクとしては例えば、酸化シリコン膜３０を５０ｎｍ、窒化シリコン膜２９を１００ｎｍを、プラズマＣＶＤ法により形成する。
【００５６】
図２７に示すように、リソグラフィー技術およびエッチング技術を用いて、セル部および周辺回路部のゲートハードマスク２９、３０、メタルゲート電極２８、不純物含有シリコン膜１４，１８、窒化チタン膜１３、１７、酸化アルミニウム膜１６を選択的に異方性加工する。この後、ウェットエッチングにより、酸化ハフニウム膜１２、酸化シリコン膜１１を選択加工する。これにより、セル部には、メタルゲート電極２８からなるビット線３１が形成される。周辺回路部の第一の活性領域３上には、酸化シリコン膜１１および酸化ハフニウム膜１２からなるゲート絶縁膜が形成され、窒化チタン膜１３、不純物含有シリコン膜１４およびメタルゲート電極２８からなるゲート電極２６が形成される。また、周辺回路部の第二の活性領域４上には、酸化シリコン膜１１、酸化ハフニウム膜１２および酸化アルミニウム膜１６からなるゲート絶縁膜が形成され、窒化チタン膜１７、不純物含有シリコン膜１８およびメタルゲート電極２８からなるゲート電極２７が形成される。
【００５７】
この後、公知の技術により、第一および第二の活性領域３、４内にソースおよびドレイン領域を形成し、セル活性領域内のソースまたはドレイン領域に接続されるようにキャパシタを形成する（何れも図示していない）。これにより、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を完成させる。
【００５８】
以上、図１７から図２７までの方法を行うことにより、幅が高濃度リン（Ｐ）含有シリコン膜２３の膜厚の２倍を超えるような幅が広い溝部が存在する場合であっても、ビットコンタクトプラグ形成用に形成される高濃度リン含有シリコンがゲート電極である窒化チタンに触れることなく、周辺ゲート電極及びビット線の加工を行うことができる。
【符号の説明】
【００５９】
１  セル活性領域
２  ＳＴＩ絶縁膜
３  第一の活性領域
４  第二の活性領域
５  セルゲート電極
６  溝形成用のハードマスク
７  セルゲートハードマスク
９  ビットコンタクトホール
１０  シリコン基板
１１  酸化シリコン膜
１２  酸化ハフニウム膜
１３、１７  窒化チタン膜
１４、１８  不純物含有シリコン膜
１５、１９  ゲートハードマスク
１６  酸化アルミニウム膜
２１  第一シリコン膜
２３  高濃度リン（Ｐ）含有シリコン膜（第二シリコン膜）
２５  高濃度不純物含有シリコン膜
２６、２７  周辺ゲート電極
２８  メタルゲート電極
２９、３０  ゲートハードマスク
３１  ビット線
３６、３９  フォトレジストマスク
３８  保護酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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