(57)【要約】【課題】素子分離用の領域に形成される欠陥に起因する、固体撮像素子の光信号に対する感度の低下が抑制された半導体装置およびその製造方法を提供する。【解決手段】光電変換素子ＰＤと、分離用ゲート電極ＳＧＥとを備える。光電変換素子ＰＤは半導体基板ＳＵＢ内に互いに間隔をあけて複数形成されている。分離用ゲート電極ＳＧＥは複数の光電変換素子ＰＤのうち互いに隣り合う１対の光電変換素子ＰＤの間における半導体基板ＳＵＢの主表面Ｓ１に形成されている。分離用ゲート電極ＳＧＥの電位を固定することにより、分離用ゲート電極ＳＧＥを挟むように配置される互いに隣り合う１対の光電変換素子ＰＤ同士が互いに電気的に分離されている。【選択図】図７
2016046420.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板内に互いに間隔をあけて複数形成された光電変換素子と、
前記複数の光電変換素子のうち互いに隣り合う１対の前記光電変換素子の間における前記主表面に形成された分離用ゲート電極とを備え、
前記分離用ゲート電極の電位を固定することにより、前記分離用ゲート電極を挟むように配置される互いに隣り合う１対の前記光電変換素子同士を互いに電気的に分離する、半導体装置。
【請求項２】
前記複数の光電変換素子のそれぞれに対応する複数の転送トランジスタを含み、
前記複数の転送トランジスタのそれぞれは、前記光電変換素子と、前記光電変換素子に隣り合うように配置される転送ゲート電極とを含み、
前記分離用ゲート電極は、前記主表面に沿う方向に関して、前記光電変換素子から見て前記転送ゲート電極が配置される方向と交差する方向に配置される、請求項１に記載の半導体装置。
【請求項３】
前記複数の光電変換素子のそれぞれに対応する複数の転送トランジスタを含み、
前記複数の転送トランジスタのそれぞれは、前記光電変換素子と、前記光電変換素子に隣り合うように配置される転送ゲート電極とを含み、
前記分離用ゲート電極は、前記主表面に沿う方向に関して、前記光電変換素子から見て前記転送ゲート電極が配置される方向に沿う方向に配置される、請求項１に記載の半導体装置。
【請求項４】
互いに隣り合う１対の前記光電変換素子のうち一方の前記光電変換素子と、前記一方の光電変換素子以外の他方の前記光電変換素子とは同一の活性領域内に形成されている、請求項２に記載の半導体装置。
【請求項５】
前記分離用ゲート電極には、前記光電変換素子との間にｐｎ接合を形成可能な電位が印加固定される、請求項１に記載の半導体装置。
【請求項６】
前記光電変換素子に隣り合うように配置される転送ゲート電極をさらに備え、
前記分離用ゲート電極の側面および、前記転送ゲート電極の前記光電変換素子側の側面にはエッチングストッパ膜が接触している、請求項１に記載の半導体装置。
【請求項７】
前記分離用ゲート電極の真下の前記半導体基板内において、前記分離用ゲート電極と互いに間隔をあけて、かつ前記光電変換素子の最下部よりも浅い領域を含むように、高濃度不純物領域が形成される、請求項１に記載の半導体装置。
【請求項８】
前記複数の光電変換素子のそれぞれに対応する複数の転送トランジスタと、
前記光電変換素子に供給する光を集光するための集光レンズと、
前記転送トランジスタに対して電気信号を入出力するための配線層とをさらに備え、
前記集光レンズと前記光電変換素子と前記配線層とがこの順に並ぶように積層される、請求項１に記載の半導体装置。
【請求項９】
主表面を有する半導体基板を準備する工程と、
前記主表面上に分離用ゲート電極を形成する工程と、
前記分離用ゲート電極の形成後に、前記半導体基板内に、前記分離用ゲート電極を挟むように互いに隣り合うように配置される１対の光電変換素子を含む複数の光電変換素子を形成する工程とを備え、
前記分離用ゲート電極の電位を固定することにより、前記複数の光電変換素子のうち前記分離用ゲート電極を挟むように配置される互いに隣り合う１対の前記光電変換素子同士を互いに電気的に分離する、半導体装置の製造方法。
【請求項１０】
前記複数の光電変換素子のそれぞれに対応する複数の転送トランジスタが形成され、
前記複数の転送トランジスタが形成された後に、前記光電変換素子に追加で導電性不純物を注入する工程をさらに備える、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記追加で導電性不純物を注入する工程においては、前記主表面に垂直な方向に対して斜め方向から導電性不純物が注入される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記追加で導電性不純物を注入する工程においては、前記複数の転送トランジスタのそれぞれを構成し前記光電変換素子に隣り合うように形成される転送ゲート電極に対して導電性不純物が注入される、請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、光電変換素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
複数の光電変換素子（受光素子）から構成されている固体撮像素子において、画素領域内に複数並ぶ光電変換素子のうち互いに隣り合う１対の光電変換素子に挟まれた領域には、これらの光電変換素子間を電気的に分離するための素子分離がなされている。素子分離は、ＬＯＣＯＳ(LOCal Oxidation of Silicon)法もしくはＳＴＩ(Shallow Trench Isolation)法により形成された絶縁膜、または注入分離によりなされるのが一般的である。
【０００３】
上記の各方法により複数の光電変換素子間の素子分離がなされた固体撮像素子が、たとえば特開２００１−２５０９３１号公報（特許文献１）、特開２００８−１９３５２７号公報（特許文献２）、特開２０１３−４１８９０号公報（特許文献３）に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２５０９３１号公報
【特許文献２】特開２００８−１９３５２７号公報
【特許文献３】特開２０１３−４１８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１〜３のようにＬＯＣＯＳ法またはＳＴＩ法により素子分離用の絶縁膜を形成する場合、形成される絶縁膜の外縁部には、半導体基板のエッチングの際に発生する欠陥が多数存在する可能性がある。また導電性不純物の注入により素子分離用の領域を形成する場合、形成される素子分離用の領域には、導電性不純物の注入時に発生する欠陥が多数存在する可能性がある。この欠陥は、当該素子分離の周囲の光電変換素子に実際には光が入射されていないにもかかわらずノイズとして流れる電流（暗電流）を増やし、当該光電変換素子を含む固体撮像素子の光信号に対する感度を低下させる可能性がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態に係る半導体装置は、光電変換素子と、分離用ゲート電極とを備える。光電変換素子は半導体基板内に互いに間隔をあけて複数形成されている。分離用ゲート電極は複数の光電変換素子のうち互いに隣り合う１対の光電変換素子の間における半導体基板の主表面に形成されている。分離用ゲート電極の電位を固定することにより、分離用ゲート電極を挟むように配置される互いに隣り合う１対の光電変換素子同士が互いに電気的に分離されている。
【０００８】
一実施の形態に係る半導体装置の製造方法は、まず主表面を有する半導体基板が準備される。上記主表面上に分離用ゲート電極が形成される。上記分離用ゲート電極の形成後に、半導体基板内に、分離用ゲート電極を挟むように互いに隣り合うように配置される１対の光電変換素子を含む複数の光電変換素子が形成される。上記分離用ゲート電極の電位を固定することにより、複数の光電変換素子のうち分離用ゲート電極を挟むように配置される互いに隣り合う１対の光電変換素子同士が互いに電気的に分離される。
【発明の効果】
【０００９】
一実施の形態によれば、分離用ゲート電極に印加する電位により１対の光電変換素子の間の素子分離がなされる。分離用ゲート電極の形成時には欠陥が形成されないため、暗電流の原因となる欠陥の発生を抑制することができ、当該光電変換素子を含む固体撮像素子の光信号に対する感度、および耐圧を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１中の丸点線で囲まれた領域ＩＩの概略拡大平面図である。
【図３】実施の形態１の第１例における、画素領域および周辺回路領域の平面視における構成を示す概略平面図である。
【図４】実施の形態１の第２例における、画素領域および周辺回路領域の平面視における構成を示す概略平面図である。
【図５】実施の形態１の第３例における、画素領域および周辺回路領域の平面視における構成を示す概略平面図である。
【図６】図３のＶＩ−ＶＩ線に沿う部分の概略断面図である。
【図７】実施の形態１の概略断面図であり、図４および図５のＶＩＩ−ＶＩＩ線に沿う部分の概略断面図である。
【図８】実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図９】実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１１】実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１２】実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１３】実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１４】実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１５】実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１６】実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１７】実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１８】実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１９】実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図２０】実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図２１】実施の形態１の第１の比較例における図７に相当する部分の概略断面図である。
【図２２】実施の形態１の第２の比較例における図７に相当する部分の概略断面図である。
【図２３】実施の形態２の概略断面図であり、図７に相当する部分の概略断面図である。
【図２４】実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２５】実施の形態３における、画素領域および周辺回路領域の平面視における構成を示す概略平面図である。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う部分の概略断面図である。
【図２７】実施の形態３の概略断面図であり、図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う部分の概略断面図である。
【図２８】実施の形態３の比較例における図２６に相当する部分の概略断面図である。
【発明を実施するための形態】
【００１１】
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１〜図２を用いて、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１２】
図１を参照して、半導体基板ＳＵＢからなる半導体ウェハＳＣＷは、複数のイメージセンサ用の半導体装置が搭載されたチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。
【００１３】
図２を参照して、複数のチップ領域ＩＭＣの各々は、光電変換素子としてたとえばフォトダイオードの形成領域である画素領域ＰＤＲと、フォトダイオードを制御するための周辺回路の形成領域である周辺回路領域ＰＣＲとを有している。周辺回路領域ＰＣＲは、画素領域ＰＤＲのたとえば両側に形成されている。また複数のチップ領域ＩＭＣの間には、ダイシングライン領域ＤＬＲが形成されている。このダイシングライン領域ＤＬＲに、アライメントマークが配置されている。このダイシングライン領域ＤＬＲで半導体ウェハＳＣＷがダイシングされることにより、半導体ウェハＳＣＷは複数個の半導体チップに分割されている。
【００１４】
したがって、分割された複数個の半導体チップのそれぞれは、矩形の平面形状を有し、画素領域ＰＤＲと、周辺回路領域ＰＣＲと、ダイシングライン領域ＤＬＲとを有している。
【００１５】
次に図３〜図７を用いて、本実施の形態におけるウェハ状態およびチップ状態の双方のイメージセンサの構成を、画素領域と周辺回路領域とのそれぞれについて説明する。まず図３〜図５を用いて、図２の点線で囲まれた領域Ａの概略拡大平面図としての、画素領域と周辺回路領域との平面視における構成について説明する。
【００１６】
図３を参照して、本実施の形態の第１例においては、図２の画素領域ＰＤＲに対応する画素領域には複数のフォトダイオードＰＤ（光電変換素子）が、平面視において互いに間隔をあけて形成されている。複数のフォトダイオードＰＤのそれぞれは、半導体基板ＳＵＢ内の活性領域ＡＲに、たとえば平面視において行列状に配置されている。活性領域ＡＲは図３の上下方向に４列、図の左右方向に延びる矩形の平面形状を有するように形成されている。
【００１７】
半導体基板ＳＵＢには、複数のフォトダイオードＰＤのそれぞれに対応する複数の転送トランジスタＴＸが形成されている。複数の転送トランジスタＴＸのそれぞれは、フォトダイオードＰＤと、転送ゲート電極ＴＧと、浮遊拡散領域ＦＤとを有している。
【００１８】
フォトダイオードＰＤはたとえば通常のＭＯＳ（Metal Oxide Semiconductor）トランジスタのソース領域に相当し、転送ゲート電極ＴＧは通常のＭＯＳトランジスタのゲート電極に相当する。また浮遊拡散領域ＦＤは通常のＭＯＳトランジスタのドレイン領域に相当する。このため図３においては各転送トランジスタＴＸにおいて、半導体基板ＳＵＢの主表面に沿う方向に関して、フォトダイオードＰＤと転送ゲート電極ＴＧと浮遊拡散領域ＦＤとが互いに隣り合うように、この順に一直線状に並んでいる。しかしこれらは必ずしも一直線状に並ばなくてもよい。
【００１９】
図３においては図の上下方向に関して４列のフォトダイオードＰＤが並んでいる。このうち上から１列目のフォトダイオードＰＤと３列目のフォトダイオードＰＤとは、これらを含む転送トランジスタＴＸが図の上側から下側へフォトダイオードＰＤ、転送ゲート電極ＴＧ、浮遊拡散領域ＦＤの順に並ぶように配置されている。これに対して図３の上下方向に関して上から２列目のフォトダイオードＰＤと４列目のフォトダイオードＰＤとは、これらを含む転送トランジスタＴＸが図の上側から下側へ浮遊拡散領域ＦＤ、転送ゲート電極ＴＧ、フォトダイオードＰＤの順に並ぶように配置されている。またこれらのフォトダイオードＰＤは行列状に並ぶため、図の上下方向に４つ１列に並ぶフォトダイオードＰＤは、図の上下方向に関して互いに対向する位置に（図の左右方向の座標が互いにほぼ等しい位置に）配置されている。
【００２０】
このため、図３の上から１列目のフォトダイオードＰＤを含む転送トランジスタＴＸの浮遊拡散領域ＦＤは、上から２列目のフォトダイオードＰＤを含む転送トランジスタＴＸの浮遊拡散領域ＦＤと互いに共有するように一体となっている。同様に、図３の上から３列目のフォトダイオードＰＤを含む転送トランジスタＴＸの浮遊拡散領域ＦＤは、上から４列目のフォトダイオードＰＤを含む転送トランジスタＴＸの浮遊拡散領域ＦＤと互いに共有するように一体となっている。
【００２１】
図３の左右方向に複数並ぶフォトダイオードＰＤのうち互いに隣り合う１対のフォトダイオードＰＤの間には、分離用ゲート電極ＳＧＥが配置されている。すなわちここでは、半導体基板ＳＵＢの主表面に沿う方向に関して、フォトダイオードＰＤから見てそのフォトダイオードＰＤを含む転送トランジスタＴＸの転送ゲート電極ＴＧ（当該フォトダイオードＰＤに隣り合う転送ゲート電極ＴＧ）の配置される方向（図３の上下方向）と交差する方向（図３の左右方向）に、分離用ゲート電極ＳＧＥが配置されている。各分離用ゲート電極ＳＧＥは、これを挟むように隣り合うフォトダイオードＰＤが形成される活性領域ＡＲの幅方向（図３の上下方向）の全体を跨いでその外側の領域に達するように、図の上下方向に延びている。
【００２２】
したがって分離用ゲート電極ＳＧＥは、図３の縦方向および横方向のそれぞれの方向に関して複数並ぶフォトダイオードＰＤに隣り合う領域同士を結びながらこれらのフォトダイオードＰＤのいずれにも隣り合うように長く延びている。言い換えれば、たとえば図３の上下方向の中央部には、２つのフォトダイオードＰＤが上下方向に関してわずかの間隔をあけて並んでいるが、これら双方を跨ぐように、これらのフォトダイオードＰＤと隣り合う領域には長い１本の分離用ゲート電極ＳＧＥが形成されている。
【００２３】
また画素領域には、転送トランジスタＴＸの周囲に、フォトダイオードＰＤと外部との間で信号を入出力するためのトランジスタ（選択トランジスタ、増幅トランジスタ、リセットトランジスタ）が形成されるためのトランジスタ形成領域ＴＲＲが形成されている。
【００２４】
一方、図２の周辺回路領域ＰＣＲに対応する周辺回路領域には、活性領域に制御用トランジスタＣＴＲが形成されている。制御用トランジスタＣＴＲはたとえば通常のＭＯＳトランジスタであり、ゲート電極ＧＥを有している。
【００２５】
図４を参照して、本実施の形態の第２例においては、画素領域、周辺回路領域ともに、基本的に図３の第１例と同様の構成を有している。しかし図４においては、分離用ゲート電極ＳＧＥが図３における位置に加えてさらに他の位置にも配置されている。
【００２６】
具体的には、半導体基板ＳＵＢの主表面に沿う方向に関して、フォトダイオードＰＤから見てそのフォトダイオードＰＤを含む転送トランジスタＴＸの転送ゲート電極ＴＧ（当該フォトダイオードＰＤに隣り合う転送ゲート電極ＴＧ）の配置される方向（図４の上下方向）に沿う方向（図４の上下方向）に、分離用ゲート電極ＳＧＥが配置されている。言い換えれば、フォトダイオードＰＤとこれに隣り合う転送ゲート電極ＴＧとを結ぶ仮想の直線上のうち、フォトダイオードＰＤから見て転送ゲート電極ＴＧが配置される側と反対側に分離用ゲート電極ＳＧＥが配置されている。各分離用ゲート電極ＳＧＥは、これを挟むように図４の上下方向に隣り合うフォトダイオードＰＤが形成される活性領域ＡＲの長さ方向（図４の左右方向）に関してその全体を含みその外側の領域に達するように、図の左右方向に延びている。
【００２７】
図４においては図３に示す位置と同一の位置にも、図３の分離用ゲート電極ＳＧＥと同様の態様で、分離用ゲート電極ＳＧＥが形成されている。ただし図５を参照して、本実施の形態の第３例に示すように、図４の左右方向に延びる分離用ゲート電極ＳＧＥのみが配置された構成であってもよい。
【００２８】
図４および図５における分離用ゲート電極ＳＧＥ以外の構成は、図３の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【００２９】
次に、図６〜図７を用いて、分離用ゲート電極ＳＧＥを含む画素領域と周辺回路領域との断面図における構成について説明する。
【００３０】
図６を参照して、たとえば図３の左右方向に並び図の上下方向に延びる分離用ゲート電極ＳＧＥ、およびこれを図の左右方向から挟むフォトダイオードＰＤを含む画素領域においては、たとえばシリコンからなるｎ型の半導体基板ＳＵＢの主表面Ｓ１に、ｐ型ウェル領域ＰＷＲが形成されている。ｐ型ウェル領域ＰＷＲは画素領域の平面視における全体に形成されていることが好ましいがこのような態様に限られない。
【００３１】
図６の画素領域の１対のフォトダイオードＰＤの双方が、単一のｐ型ウェル領域ＰＷＲ内に形成されている。これを言い換えれば、図３において図の左右方向に隣り合うように並ぶ１対のフォトダイオードＰＤのうち一方のフォトダイオードＰＤと他方のフォトダイオードＰＤとは同一の活性領域ＡＲ内に形成されている。したがって図３においては図の左右方向に並ぶ１対のフォトダイオードＰＤの間に分離用ゲート電極ＳＧＥが上下方向に延びる領域の真下においても、その左右側に配置される活性領域ＡＲと同一の活性領域ＡＲがその左右側の活性領域ＡＲと互いに連続するように形成されている。
【００３２】
フォトダイオードＰＤは、画素領域におけるｐ型ウェル領域ＰＷＲ内の半導体基板ＳＵＢの主表面Ｓ１に形成されている。フォトダイオードＰＤは、たとえばダイオードｎ型領域ＤＮと、ダイオード表面ｐ型領域ＤＰＲとを有している。ダイオードｎ型領域ＤＮとダイオード表面ｐ型領域ＤＰＲとがｐｎ接合を構成することにより、フォトダイオードＰＤが形成されている。
【００３３】
ダイオードｎ型領域ＤＮは、半導体基板ＳＵＢ内におけるその外縁がｐ型ウェル領域ＰＷＲ１と接するように半導体基板ＳＵＢの主表面Ｓ１に形成されており、フォトダイオードＰＤ全体の平面視における形状と同じ平面形状を有している。ダイオードｎ型領域ＤＮの深さ（図６の上下方向）はフォトダイオードＰＤ全体の深さに等しく、たとえばフォトダイオードＰＤ（ダイオードｎ型領域ＤＮ）はｐ型ウェル領域ＰＷＲの半分程度の深さを有している。図６の左右方向に関して互いに間隔を保つように、フォトダイオードＰＤが複数形成されている。
【００３４】
ダイオード表面ｐ型領域ＤＰＲは、ダイオードｎ型領域ＤＮに比べて半導体基板ＳＵＢの深さおよび幅が小さいが、それ故にその外縁の少なくとも一部がダイオードｎ型領域ＤＮと接するように半導体基板ＳＵＢの主表面Ｓ１に形成されており、図６においては半導体基板ＳＵＢ内におけるその外縁の全体がダイオードｎ型領域ＤＮと接するようにダイオードｎ型領域ＤＮ内に形成されている。しかしフォトダイオードＰＤの態様はこれに限らず、たとえばダイオードｎ型領域ＤＮはダイオード表面ｐ型領域ＤＰＲの上に積層され、ダイオードｎ型領域ＤＮとダイオード表面ｐ型領域ＤＰＲとの平面積が等しいような態様であってもよい。
【００３５】
なおｐ型ウェル領域ＰＷＲ内にはｐ型高濃度不純物領域ＰＳＲ（高濃度不純物領域）が形成されている。ｐ型高濃度不純物領域ＰＳＲは、ｐ型ウェル領域ＰＷＲよりもｐ型の導電性不純物の濃度が高い領域である。図６においてはｐ型高濃度不純物領域ＰＳＲはｐ型ウェル領域ＰＷＲが形成される領域の平面視における全体に、ｐ型ウェル領域ＰＷＲの底部に（主表面Ｓ１と接しないようにその下方に）形成されている。このような態様でもよいが、ｐ型高濃度不純物領域ＰＳＲは、少なくとも分離用ゲート電極ＳＧＥと互いに間隔をあけて（主表面Ｓ１と接しないようにその下方に）、かつフォトダイオードＰＤの最下部（最も深い部分）よりも浅い領域を含むように、分離用ゲート電極ＳＧＥの真下の半導体基板内に形成されていればよい。したがってｐ型高濃度不純物領域ＰＳＲはその最上部がフォトダイオードＰＤの最下部よりも上方に存在し、特に分離用ゲート電極ＳＧＥの真下において、少なくともその一部がフォトダイオードＰＤと接するように形成されていることが好ましい。
【００３６】
半導体基板ＳＵＢの主表面Ｓ１の上面を覆うように、図の左右方向に隣り合う１対のフォトダイオードＰＤの間に、ゲート絶縁膜ＧＩを挟んで分離用ゲート電極ＳＧＥが形成されている。図６および図７に示すように、本実施の形態においては、分離用ゲート電極ＳＧＥは、その側面が、これに隣り合う１対のフォトダイオードＰＤのそれぞれの側面と平面視において重なるように（フォトダイオードＰＤの分離用ゲート電極ＳＧＥ側の側面が分離用ゲート電極ＳＧＥの側面とツライチになるように）形成されてもよい。しかし本実施の形態においては、分離用ゲート電極ＳＧＥの側面が、１対のフォトダイオードＰＤの側面に挟まれた領域内に配置され、図６および図７の左右方向に関する分離用ゲート電極ＳＧＥの幅が１対のフォトダイオードＰＤの側面に挟まれた領域の図６および図７の左右方向に関する幅よりも狭くなっていてもよい。
【００３７】
このように互いに隣り合う１対のフォトダイオードＰＤの間に配置される分離用ゲート電極ＳＧＥは、そこに印加される電位を固定することにより、当該分離用ゲート電極ＳＧＥを挟むように配置される１対のフォトダイオードＰＤ同士を互いに電気的に分離する。そのためには分離用ゲート電極ＳＧＥには、フォトダイオードＰＤとの間にｐｎ接合を形成可能な電位が印加される。
【００３８】
具体的には、たとえば図６の例においては、フォトダイオードＰＤの分離用ゲート電極ＳＧＥ側の外縁（側面）はダイオードｎ型領域ＤＮが露出するように形成されている。このためこのダイオードｎ型領域ＤＮと、分離用ゲート電極ＳＧＥの真下の領域との間でｐｎ接合を形成するためには１対のダイオードｎ型領域ＤＮに挟まれた（半導体基板ＳＵＢ内の）分離用ゲート電極ＳＧＥの真下の領域はｐ型不純物領域として正孔が多数集まることが好ましい。そのためには主表面Ｓ１上の分離用ゲート電極ＳＧＥには負の電位が印加固定されることが好ましい。あるいは図６の例においては、分離用ゲート電極ＳＧＥには接地電位が印加固定されてもよい。
【００３９】
図７を参照して、たとえば図４の上下方向に並び図の左右方向に延びる分離用ゲート電極ＳＧＥを含む画素領域においても、基本的に半導体基板ＳＵＢの主表面Ｓ１にｐ型ウェル領域ＰＷＲが形成されその内部にはｐ型高濃度不純物領域ＰＳＲおよびフォトダイオードＰＤが形成される。フォトダイオードＰＤはダイオードｎ型領域ＤＮと、ダイオード表面ｐ型領域ＤＰＲとを有している。そして隣り合う１対のフォトダイオードＰＤの間には、ゲート絶縁膜ＧＩを挟んで分離用ゲート電極ＳＧＥが形成されている。以上は図６に示す構成と同様である。
【００４０】
図７においては、左側のフォトダイオードＰＤの左側、および右側のフォトダイオードＰＤの右側におけるｐ型ウェル領域ＰＷＲ内の主表面Ｓ１には、フォトダイオードＰＤと間隔をあけて浮遊拡散領域ＦＤが形成されている。転送トランジスタＴＸのソース領域としてのフォトダイオードＰＤとドレイン領域としての浮遊拡散領域ＦＤとに挟まれる半導体基板ＳＵＢの主表面Ｓ１の上には、ゲート絶縁膜ＧＩを挟んで転送ゲート電極ＴＧが形成されている。この浮遊拡散領域ＦＤと転送ゲート電極ＴＧとフォトダイオードＰＤとの組み合わせにより、図７の画素領域には２つの転送トランジスタＴＸが形成されている。
【００４１】
転送ゲート電極ＴＧの側面には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、たとえばシリコン酸化膜からなる第１側壁膜Ｆ１とたとえばシリコン窒化膜からなる第２側壁膜Ｆ２とにより構成され、転送ゲート電極ＴＧに隣り合う半導体基板ＳＵＢの主表面Ｓ１上に乗るように配置されている。
【００４２】
ただし側壁絶縁膜ＳＷは、転送ゲート電極ＴＧのフォトダイオードＰＤ側と反対側の側面にのみ形成されている。具体的には図７の左側の転送ゲート電極ＴＧ（その右側にはフォトダイオードＰＤが配置される）の左側の側面、および図７の右側の転送ゲート電極ＴＧ（その左側にはフォトダイオードＰＤが配置される）の右側の側面にのみ側壁絶縁膜ＳＷが形成されている。図７の左側の転送ゲート電極ＴＧの右側の側面、および図７の右側の転送ゲート電極ＴＧの左側の側面には側壁絶縁膜ＳＷが形成されておらず、代わりにエッチングストッパ膜としてのシリコン窒化膜ＳＮが接触するようにこれらの側面を覆っている。また分離用ゲート電極ＳＧＥについても同様であり、その左側および右側にフォトダイオードＰＤが配置されるため、その左右の側面には側壁絶縁膜ＳＷが形成されず、エッチングストッパ膜としてのシリコン窒化膜ＳＮに覆われている。シリコン窒化膜ＳＮは、図６および図７に示す画素領域および周辺回路領域の、半導体基板ＳＵＢの主表面Ｓ１上に形成される転送ゲート電極ＴＧおよび側壁絶縁膜ＳＷなどのすべてを覆うように、主表面Ｓ１上のたとえば全面に形成されている。
【００４３】
一方、図６および図７の双方を参照して、たとえば図３の制御用トランジスタＣＴＲを含む周辺回路領域においては、半導体基板ＳＵＢの主表面Ｓ１に、画素領域と同様にたとえばｐ型ウェル領域ＰＷＲが形成されている。このｐ型ウェル領域ＰＷＲには、複数のフォトダイオードＰＤの動作を制御するための制御用トランジスタＣＴＲであるたとえばＭＯＳトランジスタが形成されている。
【００４４】
このＭＯＳトランジスタとしての制御用トランジスタＣＴＲは、１対のたとえばｎ型のソース領域ＳＲおよびドレイン領域ＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のソース領域ＳＲおよびドレイン領域ＤＲの各々は、互いに間隔をあけて半導体基板ＳＵＢの表面に形成されている。１対のｎ型のソース領域ＳＲとドレイン領域ＤＲとの各々は、たとえば高濃度領域としてのｎ型不純物領域とＬＤＤ（Lightly Doped Drain）としてのｎ型不純物領域とを有している。ソース領域ＳＲおよびドレイン領域ＤＲ（の最上面）にはシリサイド層ＳＣが形成されることが好ましい。
【００４５】
１対のソース領域ＳＲおよびドレイン領域ＤＲに挟まれる半導体基板ＳＵＢの主表面Ｓ１の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥの側面には、第１側壁膜Ｆ１と第２側壁膜Ｆ２とからなる側壁絶縁膜ＳＷが形成されている。
【００４６】
画素領域における転送ゲート電極ＴＧおよび分離用ゲート電極ＳＧＥ、ならびに周辺回路領域におけるゲート電極ＧＥの材質ははたとえば不純物がドープされた多結晶シリコンからなっていてもよく、またたとえば窒化チタンなどの金属からなっていてもよい。
【００４７】
制御用トランジスタＣＴＲとその外側の他の制御素子などとを電気的に分離するために、半導体基板ＳＵＢの主表面Ｓ１には、分離絶縁膜ＳＩが形成されている。分離絶縁膜ＳＩは、たとえばＬＯＣＯＳ(LOCal Oxidation of Silicon)法もしくはＳＴＩ(Shallow Trench Isolation)法により形成されたシリコン酸化膜などである。分離絶縁膜ＳＩは、図示されないが画素領域においても、たとえば隣り合う転送トランジスタＴＸ同士を電気的に接続するために形成されてもよい。また画素領域と周辺回路領域との境界部に形成される分離絶縁膜ＳＩは、画素領域と周辺回路領域との間を電気的に分離する。
【００４８】
画素領域および周辺回路領域の各々において、半導体基板ＳＵＢの主表面Ｓ１の上方、特に上記のシリコン窒化膜ＳＮの上面を覆うように層間絶縁膜ＩＩ１が形成されている。画素領域および周辺回路領域の各々において、層間絶縁膜ＩＩ１上に、たとえばパターニングされた１層目の金属配線Ｍ１が形成されている。この１層目の金属配線Ｍ１は、層間絶縁膜ＩＩ１およびシリコン窒化膜ＳＮのコンタクトホール内を埋め込む導電層Ｃ１を通じて、たとえば浮遊拡散領域ＦＤまたはドレイン領域ＤＲに電気的に接続されている。
【００４９】
画素領域および周辺回路領域の各々において、金属配線Ｍ１上を覆うように層間絶縁膜ＩＩ１上には層間絶縁膜ＩＩ２が形成されている。画素領域および周辺回路領域の各々において、層間絶縁膜ＩＩ２上に、たとえばパターニングされた２層目の金属配線Ｍ２が形成されている。この２層目の金属配線Ｍ２は、層間絶縁膜ＩＩ２のスルーホール内を埋め込む導電層Ｔ１を通じて１層目の金属配線Ｍ１と電気的に接続されている。
【００５０】
画素領域および周辺回路領域の各々において、金属配線Ｍ２上を覆うように層間絶縁膜ＩＩ２上には層間絶縁膜ＩＩ３が形成されている。画素領域および周辺回路領域の各々において、層間絶縁膜ＩＩ３上に、たとえばパターニングされた３層目の金属配線Ｍ３が形成されている。この３層目の金属配線Ｍ３は、層間絶縁膜ＩＩ３のスルーホール内を埋め込む導電層Ｔ２を通じて２層目の金属配線Ｍ２と電気的に接続されている。
【００５１】
画素領域および周辺回路領域の各々において、金属配線Ｍ３を覆うように層間絶縁膜ＩＩ３上には層間絶縁膜ＩＩ４が形成されている。画素領域および周辺回路領域の各々において、この層間絶縁膜ＩＩ４上にはパッシベーション膜ＰＡＦが形成されている。このパッシベーション膜ＰＡＦ上であって、フォトダイオードＰＤの真上にはカラーフィルタＣＦおよび集光レンズＬＮＳが配置されている。この集光レンズＬＮＳは光を集光してフォトダイオードＰＤに供給するためのものである。
【００５２】
なおフォトダイオードＰＤの真上には、集光レンズＬＮＳの上方から照射される光が金属配線Ｍ１〜Ｍ３を構成する金属材料により遮光されることなくフォトダイオードＰＤに供給されることを可能とする観点から、金属配線Ｍ１〜Ｍ３および導電層Ｃ１，Ｔ１，Ｔ２が配置されていないことが好ましい。画素領域においては、転送トランジスタＴＸに対して電気信号を入出力するための金属配線Ｍ１〜Ｍ３（配線層）および導電層Ｃ１，Ｔ１，Ｔ２は、平面視において金属配線Ｍ１〜Ｍ３および導電層Ｃ１，Ｔ１，Ｔ２から離れた領域に配置されている。
【００５３】
上記において、層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４はたとえばシリコン酸化膜よりなっている。層間絶縁膜ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４は金属配線Ｍ１〜Ｍ３、シリコン窒化膜ＳＮ、および半導体基板ＳＵＢとはエッチング選択比の異なる材料からなっていることが好ましい。
【００５４】
図３〜図５の各例における分離用ゲート電極ＳＧＥは、いずれもこれを挟む１対のフォトダイオードＰＤに対して同様に機能する。
【００５５】
なお図３〜図５の平面図においては、図６および図７の断面図に示す構成の一部のみ（特にフォトダイオードＰＤおよび分離用ゲート電極ＳＧＥを中心に）を示しており、他の構成については図示が省略されている。また以上に示す半導体基板ＳＵＢなどの各構成要素の導電型は上記に限らず、たとえば上記とすべての構成要素においてｎ型とｐ型とが逆転した構成であってもよい。
【００５６】
次に図８〜図２０を用いて、本実施の形態の半導体装置の製造方法について説明する。なお図８〜図２０においては、図７の断面図が示す領域と同一の領域の態様が示される。
【００５７】
図８を参照して、まずシリコンやゲルマニウムなど、使用時に照射する光の波長に応じて異なる半導体材料からなる半導体基板ＳＵＢが準備される。
【００５８】
次に、たとえば通常のＬＯＣＯＳ法もしくはＳＴＩ法、または通常のイオン注入技術を用いて、画素領域および周辺回路領域の各々において、半導体基板ＳＵＢの主表面Ｓ１の一部に分離絶縁膜ＳＩが形成される。
【００５９】
次に、たとえば周辺回路領域の全体における主表面Ｓ１上（分離絶縁膜ＳＩ上を含む）に、感光体としてのフォトレジストＰＨＲが塗布される。そして通常のイオン注入技術を用いて、画素領域における半導体基板ＳＵＢ内にｐ型ウェル領域ＰＷＲとｐ型高濃度不純物領域ＰＳＲとが形成される。ｐ型ウェル領域ＰＷＲはたとえば画素領域における半導体基板ＳＵＢの主表面Ｓ１の全体に形成される。ｐ型高濃度不純物領域ＰＳＲはたとえば画素領域におけるｐ型ウェル領域ＰＷＲの最下部を含む比較的深い領域に形成される。
【００６０】
ただしｐ型高濃度不純物領域ＰＳＲは、後に形成されるフォトダイオードＰＤの最下部よりも浅い領域を含むように、かつ主表面Ｓ１と接しないように主表面Ｓ１よりも下方に隔てた領域に形成されることが好ましい。またｐ型高濃度不純物領域ＰＳＲは図８においては画素領域の全体に形成されているが、後に形成される分離用ゲート電極ＳＧＥの真下の領域を少なくとも含むように形成されれば、必ずしも画素領域の全体に形成されなくてもよい。
【００６１】
図９を参照して、図８のフォトレジストＰＨＲが除去された後、画素領域の全体における主表面Ｓ１上（ｐ型ウェル領域ＰＷＲ上）に、感光体としてのフォトレジストＰＨＲが塗布される。そして通常のイオン注入技術を用いて、画素領域における半導体基板ＳＵＢ内にｐ型ウェル領域ＰＷＲが形成される。ｐ型ウェル領域ＰＷＲの深さは任意であるが、たとえば画素領域に形成されたｐ型ウェル領域ＰＷＲと同じ深さであることが好ましい。
【００６２】
図１０を参照して、図９のフォトレジストＰＨＲが除去された後、ゲート絶縁膜ＧＩ、ならびに転送ゲート電極ＴＧ、分離用ゲート電極ＳＧＥおよびゲート電極ＧＥが、所望の場所に形成される。具体的にはたとえば熱酸化処理法により、半導体基板ＳＵＢの主表面Ｓ１上にゲート絶縁膜が形成される。そのゲート絶縁膜上に、ゲート電極となるべき多結晶シリコン膜等が堆積される。その後、上記ゲート絶縁膜および多結晶シリコン等がパターニングされて、図１０に示す態様のゲート絶縁膜ＧＩおよびゲート電極ＧＥ、転送ゲート電極、分離用ゲート電極ＳＧＥが形成される。
【００６３】
したがって画素領域に形成されるゲート絶縁膜ＧＩと周辺回路領域に形成されるゲート絶縁膜ＧＩとは互いに同一の層として同時に形成される。また画素領域における転送ゲート電極ＴＧおよび分離用ゲート電極ＳＧＥと、周辺回路領域におけるゲート電極ＧＥとは、互いに同一の層として同時に形成される。
【００６４】
図１１を参照して、図１０において分離用ゲート電極が形成された後に、通常の写真製版技術およびイオン注入技術により、画素領域における半導体基板ＳＵＢの主表面Ｓ１に、分離用ゲート電極ＳＧＥを挟むようにその両側に互いに隣り合うように１対のフォトダイオードＰＤを構成するダイオードｎ型領域ＤＮが形成される。ダイオードｎ型領域ＤＮがフォトダイオードＰＤの外縁（側面）を構成する場合には、その最下部が高濃度ｐ型高濃度不純物領域ＰＳＲの最上部よりも下方に配置されるように形成される。このようにすれば、ダイオードｎ型領域ＤＮの表面の少なくとも一部がｐ型高濃度不純物領域ＰＳＲと接触するように形成される。
【００６５】
なおこの工程においては、分離用ゲート電極ＳＧＥをマスクとしてイオン注入技術がなされることにより、分離用ゲート電極ＳＧＥの側面と形成されるダイオードｎ型領域ＤＮの側面とがツライチになる（分離用ゲート電極ＳＧＥの側面の真下に当該側面と連続するようにダイオードｎ型領域ＤＮの側面が形成される）ようにダイオードｎ型領域ＤＮが形成されてもよい。あるいは分離用ゲート電極ＳＧＥの上面などにフォトレジストＰＨＲが塗布されることにより、形成されるダイオードｎ型領域ＤＮの側面の位置が（たとえば分離用ゲート電極ＳＧＥの側面から離れ、分離用ゲート電極ＳＧＥの幅よりも１対の対向するダイオードｎ型領域ＤＮの幅が広くなるように）調整されてもよい。
【００６６】
図１２を参照して、図１１のフォトレジストＰＨＲが除去された後、新たなフォトレジストＰＨＲのパターンを用いた通常のイオン注入技術により、たとえばダイオードｎ型領域ＤＮ内の主表面Ｓ１に、ダイオード表面ｐ型領域ＤＰＲが形成される。ダイオード表面ｐ型領域ＤＰＲはその深さおよび幅がダイオードｎ型領域ＤＮより小さいため、主表面Ｓ１を除くその表面（の全体）がダイオードｎ型領域ＤＮと接触することにより、ダイオードｎ型領域ＤＮとの間でｐｎ接合を構成しており、これにより半導体基板ＳＵＢ内には複数のフォトダイオードＰＤが形成される。複数のフォトダイオードＰＤのうち互いに隣り合う１対のフォトダイオードＰＤは、分離用ゲート電極ＳＧＥを挟むように配置される。
【００６７】
図１３を参照して、図１２のフォトレジストＰＨＲが除去された後、画素領域および周辺回路領域の各々において、通常の写真製版技術およびイオン注入技術を用いて、たとえばｎ型不純物領域としての浮遊拡散領域ＦＤ、ソース領域ＳＲおよびドレイン領域ＤＲが形成される。
【００６８】
図１４を参照して、半導体基板ＳＵＢの主表面Ｓ１の全面に、たとえばシリコン酸化膜とシリコン窒化膜とがこの順に積層して堆積される。その後、通常の写真製版技術およびエッチング技術により、転送ゲート電極ＴＧおよびゲート電極ＧＥの、フォトダイオードＰＤ側の側面以外の側面（左側の転送ゲート電極ＴＧの左側の側面および右側の転送ゲート電極ＴＧの右側の側面）には、シリコン酸化膜の第１側壁膜Ｆ１およびシリコン窒化膜の第２側壁膜Ｆ２からなる側壁絶縁膜ＳＷが形成される。
【００６９】
図示されないがこの後、上記側壁絶縁膜ＳＷをマスクとして再度浮遊拡散領域ＦＤ、ソース領域ＳＲおよびドレイン領域ＤＲに対して図１３の工程よりも高濃度のｎ型不純物領域が形成されてもよい。この場合、図１３の工程において形成されるｎ型不純物領域はＬＤＤである。
【００７０】
図１５を参照して、画素領域の主表面Ｓ１上に形成されるすべてを覆うように、画素領域の主表面Ｓ１上にフォトレジストＰＨＲが塗布される。この状態で、周辺回路領域の主表面Ｓ１上に形成されるすべてを覆うように、周辺回路領域の主表面Ｓ１上に金属膜が堆積される。この金属膜は、たとえばコバルトと窒化チタンとの積層構造が合計数ｎｍ以上数十ｎｍ以下だけ堆積されることにより形成される。また上記コバルトと窒化チタンとの積層構造の代わりに、たとえばニッケルと窒化チタンとの積層構造が形成されてもよい。このような金属膜の積層構造が、たとえばスパッタリング法などの一般的な金属薄膜形成方法により形成されることが好ましい。
【００７１】
次に、当該半導体基板ＳＵＢが数百℃の温度で数十秒から数分間加熱される、いわゆるアニール処理がなされる。するとソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥを構成するシリコンの原子と、その上に形成されたコバルトやニッケルの原子とが反応して、ソース領域ＳＲの上面の近傍などにシリサイド層ＳＣが形成される。その後、シリサイド化がなされなかった金属膜が、たとえばウェットエッチングなどの処理により除去される。
【００７２】
図１６を参照して、図１５のフォトレジストＰＨＲが除去された後、画素領域および周辺回路領域の各々において、主表面Ｓ１上に形成されるすべてを覆うように、主表面Ｓ１上にはエッチングストッパ膜としてのたとえばシリコン窒化膜ＳＮが形成される。
【００７３】
図１７を参照して、画素領域および周辺回路領域の各々において、上記シリコン窒化膜ＳＮを覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。その後、当該層間絶縁膜ＩＩ１がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨される。さらに通常の写真製版技術およびエッチング技術により、浮遊拡散領域ＦＤやドレイン領域ＤＲに達するように層間絶縁膜ＩＩ１にコンタクトホールＣＨ１が形成される。
【００７４】
ここでコンタクトホールＣＨ１を形成するための層間絶縁膜ＩＩ１のエッチングのストッパ膜として、図１６において形成されたシリコン窒化膜ＳＮが用いられる。これによりコンタクトホールＣＨ１はその最下部が浮遊拡散領域ＦＤ、ドレイン領域ＤＲなどの上面にほぼ等しい位置となるように形成することができる。
【００７５】
図１８を参照して、コンタクトホールＣＨ１の内部にたとえばタングステンよりなる導電層Ｃ１が充填される。この処理においてはたとえばＣＶＤ法が用いられ、層間絶縁膜ＩＩ１上にもタングステンの薄膜が形成される。層間絶縁膜ＩＩ１上のタングステンの薄膜はＣＭＰにより除去される。この後、層間絶縁膜ＩＩ１上にたとえばアルミニウムからなる薄膜が、たとえばスパッタリングにより形成される。そして通常の写真製版技術およびエッチング技術により、金属配線Ｍ１が形成される。また金属配線Ｍ１は、導電層Ｃ１を通じて浮遊拡散領域ＦＤ、ドレイン領域ＤＲに電気的に接続されるように形成される。
【００７６】
次に層間絶縁膜ＩＩ１および金属配線Ｍ１上に層間絶縁膜ＩＩ２が形成され、所望の領域（金属配線Ｍ１上）にスルーホールＴＨ１が形成される。層間絶縁膜ＩＩ２およびスルーホールＴＨ１は、上記の層間絶縁膜ＩＩ１やコンタクトホールＣＨ１と同様の手順により形成される。層間絶縁膜ＩＩ２と金属配線Ｍ１とはエッチング選択比が互いに異なるため、上方から下方へ向かう層間絶縁膜ＩＩ２のエッチングは、金属配線Ｍ１に達したところで終了させることが容易となる。
【００７７】
図１９を参照して、スルーホールＴＨ１の内部にたとえばタングステンよりなる導電層Ｔ１が充填される。この後、層間絶縁膜ＩＩ２上にたとえばアルミニウムからなる金属配線Ｍ２のパターンが形成される。導電層Ｔ１と金属配線Ｍ２とは、上記の導電層Ｃ１および金属配線Ｍ１と同様の手順により形成される。
【００７８】
層間絶縁膜ＩＩ２および金属配線Ｍ２上に、層間絶縁膜ＩＩ３が形成され、所望の領域（金属配線Ｍ２上）にスルーホールＴＨ２が形成される。層間絶縁膜ＩＩ３およびスルーホールＴＨ２は、上記の層間絶縁膜ＩＩ２やスルーホールＴＨ１と同様の手順により形成される。
【００７９】
図２０を参照して、スルーホールＴＨ２の内部にたとえばタングステンよりなる導電層Ｔ２が充填される。この後、層間絶縁膜ＩＩ３上にたとえばアルミニウムからなる金属配線Ｍ３のパターンが形成される。導電層Ｔ２と金属配線Ｍ３とは、上記の導電層Ｔ１および金属配線Ｍ２と同様の手順により形成される。
【００８０】
層間絶縁膜ＩＩ３および金属配線Ｍ３上に、層間絶縁膜ＩＩ４が形成され、この層間絶縁膜ＩＩ４の上面がたとえばＣＭＰにより平坦化される。
【００８１】
図７を参照して、図２０の後、層間絶縁膜ＩＩ４上に、たとえばＣＶＤ法によりシリコン窒化膜が堆積される。このシリコン窒化膜がパッシベーション膜ＰＡＦとなる。最後に複数のフォトダイオードＰＤのそれぞれの真上に赤、緑、青のカラーフィルタＣＦおよび集光レンズＬＮＳを設置することにより、図７に示すイメージセンサが形成される。
【００８２】
次に、図２１および図２２の比較例を参照しながら、本実施の形態の作用効果について説明する。
【００８３】
図２１を参照して、第１の比較例においては、図７に示す本実施の形態と基本的に同様の断面構成を有している。しかし図７と同じ位置の構成を示す図２１においては、１対の互いに隣り合うフォトダイオードＰＤの間における主表面Ｓ１には、分離用ゲート電極ＳＧＥの代わりに、たとえばＬＯＣＯＳ法またはＳＴＩ法により形成された分離絶縁膜ＳＩが形成されている。
【００８４】
図２２を参照して、第２の比較例においては、図７に示す本実施の形態と基本的に同様の断面構成を有している。しかし図７と同じ位置の構成を示す図２２においては、１対の互いに隣り合うフォトダイオードＰＤの間における主表面Ｓ１には、分離用ゲート電極ＳＧＥの代わりに、たとえば通常のイオン注入技術により形成された分離用注入領域ＩＳＩが形成されている。この分離用注入領域ＩＳＩは、これに隣り合うフォトダイオードＰＤの外縁を構成するダイオードｎ型領域ＤＮと接することによりｐｎ接合を構成してその空乏性により電気的な絶縁性を生じさせる領域である。
【００８５】
図２１の分離絶縁膜ＳＩ、図２２の分離用注入領域ＩＳＩともに、半導体基板ＳＵＢの主表面側（図の上側）にｐ型高濃度不純物領域ＰＳＲが形成されている。このｐ型高濃度不純物領域ＰＳＲは、（分離用注入領域ＩＳＩと同様に）これに隣り合うフォトダイオードＰＤの外縁を構成するダイオードｎ型領域ＤＮと接することによりｐｎ接合を構成してその空乏性により電気的な絶縁性を生じさせる領域である。
【００８６】
図２１および図２２における上記以外の構成は、図７の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【００８７】
図２１に示すようなＬＯＣＯＳ法またはＳＴＩ法による分離絶縁膜ＳＩは、形成される絶縁膜の外縁部に、半導体基板ＳＵＢのエッチングによるダメージ、および角部に加わる応力により絶縁膜ＳＩと半導体基板ＳＵＢとの界面に界面欠陥が生じる。また図２２に示すような分離用注入領域ＩＳＩは、イオン注入のエネルギが半導体基板ＳＵＢ内にダメージを与えることによる結晶欠陥が生じる。当該分離用注入領域ＩＳＩにより形成されるｐｎ接合の絶縁性を高めるために分離用注入領域ＩＳＩの導電性不純物濃度を高めるほど、その形成時に大きなダメージが与えられるため、結晶欠陥がより多く形成される。
【００８８】
これらのダメージおよび欠陥は、これに隣り合うフォトダイオードＰＤによる暗電流の発生、およびフォトダイオードＰＤを含む回路の耐圧の低下を招き、固体撮像素子全体の画素特性の低下など、その信頼性を低下させる可能性がある。特にＳＴＩ法による分離絶縁膜ＳＩは、半導体基板ＳＵＢとの界面欠陥、ＳＴＩの外縁の形状（外縁が半導体基板の主表面に対してなす角度）の不具合、角部に加わる応力（コーナーストレス）による耐圧劣化、暗時白点の問題が起こり得る。
【００８９】
また固体撮像素子におけるＣＭＯＳイメージセンサにおいて、微細化に伴い各画素における飽和電子数が減少する傾向にあるが、飽和電子数を増加させてＣＭＯＳイメージセンサの駆動能力を高めるためには最先端プロセスの適用、または製造工程に用いるマスクのグレードアップを図る必要がある。これらの方法はいずれも製造コストを高騰させる可能性があり、適用することは困難である。
【００９０】
そこで、本実施の形態においては図２１および図２２に示す分離絶縁膜ＳＩおよび分離用注入領域ＩＳＩの代わりに、隣り合う１対のフォトダイオードＰＤ間の電気的絶縁を確保するために、分離用ゲート電極ＳＧＥが用いられている。分離用ゲート電極ＳＧＥは、半導体基板ＳＵＢの主表面上に多結晶シリコン等の薄膜を堆積することにより形成されるものであるため、分離絶縁膜ＳＩなどのようにその形成時に結晶欠陥などが発生する可能性が低減できる。このため分離用ゲート電極ＳＧＥに適切な電圧（フォトダイオードＰＤの表面との間にｐｎ接合が形成可能な電圧）を印加固定することにより、高精度に１対のフォトダイオードＰＤ間を絶縁することができる。したがって分離用ゲート電極ＳＧＥにより、フォトダイオードＰＤを含む回路の耐圧を向上させることができる。この効果は、フォトダイオードＰＤに対して分離用ゲート電極ＳＧＥが配置される方向にかかわらず（つまり図３〜図５のいずれの場合においても）同様に奏することができる。
【００９１】
分離用ゲート電極ＳＧＥに適切な電圧を印加し、フォトダイオードＰＤの表面との間にｐｎ接合を形成すれば、このｐｎ接合の空乏性により、フォトダイオードＰＤ（たとえば表面がダイオードｎ型領域ＤＮ）と分離用ゲート電極ＳＧＥの真下（分離用ゲート電極ＳＧＥに印加される負の電位により正孔が集まるためｐ型領域が形成）との間の電気的な絶縁性を確保することができる。したがって分離用ゲート電極ＳＧＥの真下の領域である１対のフォトダイオードＰＤの間の領域において、分離絶縁膜ＳＩのような欠陥を発生し得る構成要素を形成することなく、ゲート電極ＳＧＥに電位を固定することのみにより、簡単に１対のフォトダイオードＰＤ間の電気的な絶縁を確保することができる。
【００９２】
本実施の形態においては、たとえば図３において図の左右方向に隣り合うように並ぶ１対のフォトダイオードＰＤのうち一方のフォトダイオードＰＤと他方のフォトダイオードＰＤとは同一の活性領域ＡＲ内に形成されている。このため上記１対のフォトダイオードＰＤ間の分離用ゲート電極ＳＧＥの真下にも活性領域ＡＲが形成される。活性領域ＡＲが形成されている分離用ゲート電極ＳＧＥの真下においても、単に分離用ゲート電極ＳＧＥの印加電圧を制御するだけで、１対のフォトダイオードＰＤ間の電気的な絶縁性を容易に確保することができる。
【００９３】
また本実施の形態においてはｐ型高濃度不純物領域ＰＳＲは、これに隣り合うフォトダイオードＰＤの外縁を構成するダイオードｎ型領域ＤＮの表面と接することにより両者の間にｐｎ接合を構成してその空乏性により電気的な絶縁性を生じさせる領域である。このためｐ型高濃度不純物領域ＰＳＲが分離用ゲート電極ＳＧＥの真下にて特に主表面Ｓ１から離れたｐ型ウェル領域ＰＷＲ内の深い領域に、かつ少なくとも一部にフォトダイオードＰＤの最下部より浅い領域を含ませ１対のフォトダイオードＰＤ（のダイオードｎ型領域ＤＮ）と互いに接するように形成されることにより、１対のフォトダイオードＰＤ間を絶縁させることができる。
【００９４】
すなわち、隣り合う１対のフォトダイオードＰＤに挟まれた領域においては、半導体基板ＳＵＢの表面に近い浅い領域においては分離用ゲート電極ＳＧＥの印加電圧によりフォトダイオードＰＤとの間にｐｎ接合が形成されて１対のフォトダイオードＰＤ同士の電気的な絶縁が可能になる。また半導体基板ＳＵＢの表面から比較的離れた深い領域においてはｐ型高濃度不純物領域ＰＳＲの介在によるｐｎ接合の形成により１対のフォトダイオードＰＤ同士の電気的な絶縁が可能になる。
【００９５】
なお深い領域においてはｐ型高濃度不純物領域ＰＳＲの形成によりダメージまたは欠陥が発生する可能性があるが、少なくとも主表面Ｓ１の近傍においてはｐ型高濃度不純物領域ＰＳＲを形成する必要がなくなる。暗電流は主表面Ｓ１の近傍など比較的半導体基板ＳＵＢ内の浅い領域において高頻度に発生するため、当該領域におけるｐ型高濃度不純物領域ＰＳＲの形成を排除することにより、暗電流などの不具合の発生を有意に抑制することができ、分離用ゲート電極ＳＧＥの真下の領域における耐圧を向上させることができる。
【００９６】
さらに本実施の形態においては、分離用ゲート電極ＳＧＥの側面、および転送ゲート電極ＴＧのうちフォトダイオードＰＤ側の側面には側壁絶縁膜ＳＷが形成されず、その上方を覆うエッチングストッパ膜としてのシリコン窒化膜ＳＮに覆われている。このようにすれば、主表面Ｓ１に沿う方向に関して大きな幅を有する側壁絶縁膜ＳＷが存在しない分だけフォトダイオードＰＤが形成される領域を広くすることができ、フォトダイオードＰＤは多量の光を受光可能な構成となるため、その感度などの駆動能力を高めることができる。
【００９７】
なお本実施の形態においては、分離用ゲート電極ＳＧＥの主表面Ｓ１に沿う方向の幅を分離絶縁膜ＳＩや分離用注入領域ＩＳＩなどの主表面Ｓ１に沿う方向の幅よりも狭くなるように形成することができることから、分離絶縁膜ＳＩなどが用いられる場合に比べてフォトダイオードＰＤが形成される領域を広くすることができる。したがってフォトダイオードＰＤは多量の光を受光可能な構成となるため、その感度などの駆動能力を高めることができる。ただし特に上記のように分離用ゲート電極ＳＧＥの形成後にこれをマスクとして半導体基板ＳＵＢ内にフォトダイオードＰＤが形成される場合は、仮に極度に分離用ゲート電極ＳＧＥの幅を狭くすれば、これを挟むようにその両側に形成される１対のフォトダイオードＰＤのたとえばダイオードｎ型領域ＤＮ同士が接触する可能性がある。このため両者が接触しない程度に分離用ゲート電極ＳＧＥの幅を確保する必要がある。具体的には、分離用ゲート電極ＳＧＥの主表面Ｓ１に沿う方向の幅（ゲート長）を０．２μｍ以上とすることが好ましい。
【００９８】
また本実施の形態において、フォトダイオードＰＤに含まれる導電性不純物の量（ダイオードｎ型領域ＤＮが含み得る最大の電子の数すなわち飽和電子数）を増加させることにより、フォトダイオードＰＤの駆動能力すなわち出力を大きくすることができる。
【００９９】
（実施の形態２）
まず図２３を用いて、本実施の形態の分離用ゲート電極ＳＧＥを含む画素領域と周辺回路領域との断面図における構成について説明する。
【０１００】
図２３を参照して、本実施の形態においては、図７に示す実施の形態１と基本的に同様の断面構成を有している。しかし図７と同じ位置の構成を示す図２３においては、１対の互いに隣り合うフォトダイオードＰＤのそれぞれの、特に分離用ゲート電極ＳＧＥ側の側面（左側のフォトダイオードＰＤの右側の側面および右側のフォトダイオードＰＤの左側の側面）の近傍に追加注入ｎ型領域ＤＮＮが形成されている。追加注入ｎ型領域ＤＮＮは、ダイオードｎ型領域ＤＮなどとどもにフォトダイオードＰＤの一部を構成するが、ダイオードｎ型領域ＤＮよりもｎ型の導電性不純物の濃度が高くなっていることが好ましい。
【０１０１】
追加注入ｎ型領域ＤＮＮは、フォトダイオードＰＤ（ダイオードｎ型領域ＤＮ）の側面の外側にはみ出るように、すなわち分離用ゲート電極ＳＧＥの真下の領域の一部に配置されるように、形成されてもよい。ただし互いに隣り合う１対のフォトダイオードＰＤのうち一方のフォトダイオードＰＤの側面に形成される追加注入ｎ型領域ＤＮＮと、他方のフォトダイオードＰＤの側面に形成される追加注入ｎ型領域ＤＮＮとが互いに接触しないことが好ましい。
【０１０２】
図２３における上記以外の構成は、図７の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１０３】
次に図２４を用いて、本実施の形態の半導体装置の製造方法について説明する。なお図２４においては、図２３の断面図が示す領域と同一の領域の態様が示される。
【０１０４】
図２４を参照して、実施の形態１の図８〜図１４と同一の処理がなされることにより、複数のフォトダイオードＰＤのそれぞれに対応する複数の転送トランジスタＴＸが形成され、転送ゲート電極ＴＧに側壁絶縁膜ＳＷが形成された後に、周辺回路領域のたとえば全面がフォトレジストＰＨＲに覆われる。この状態で、図中に矢印で示すように追加でフォトダイオードＰＤにｎ型の導電性不純物が通常のイオン注入技術により注入される。
【０１０５】
このとき、図２４の矢印が示すように、特にフォトダイオードＰＤの外縁の近くの領域においては、半導体基板ＳＵＢの主表面Ｓ１に垂直な方向（図の上下方向）に対して斜め方向から導電性不純物が注入されることが好ましい。具体的には、たとえば主表面Ｓ１に垂直な方向に対して５°以上１０°以下（特に５°以上８°以下）だけ傾いた方向から当該フォトダイオードＰＤの外縁に向けて注入されることが好ましい。
【０１０６】
また、特に各フォトダイオードＰＤに隣り合う転送ゲート電極ＴＧ内にｎ型の導電性不純物が含まれる場合には、上記の追加で注入されるｎ型の導電性不純物が、当該転送ゲート電極ＴＧ内にも注入されることが好ましい。転送ゲート電極ＴＧへの導電性不純物の追加注入においては、図２４の矢印が示すように、半導体基板ＳＵＢの主表面Ｓ１（転送ゲート電極ＴＧの最上面）にほぼ垂直な方向から導電性不純物が注入されてもよい。またフォトダイオードＰＤの外縁（追加注入ｎ型領域ＤＮＮ）以外の領域に導電性不純物を追加注入する場合においても、半導体基板ＳＵＢの主表面Ｓ１にほぼ垂直な方向から導電性不純物が注入されてもよい。
【０１０７】
これ以降の工程については基本的に実施の形態１の図１５以降に示す工程と同様であるためその説明を省略する。
【０１０８】
次に、本実施の形態の作用効果について説明する。
本実施の形態のようにフォトダイオードＰＤの外縁部に追加でイオン注入がなされれば、ダイオードｎ型領域ＤＮよりも導電性不純物の濃度が高い追加注入ｎ型領域ＤＮＮが形成されるため、分離用ゲート電極ＳＧＥの真下の領域およびその近くの領域の不純物濃度プロファイルが、実施の形態１よりもいっそう適した状態となるように最適化することができる。このためフォトダイオードＰＤの飽和電子数を増加させることができ、転送特性も高めることができる。本実施の形態は、特に実施の形態１の開示技術だけでは隣り合う１対のフォトダイオードＰＤ間の耐圧の向上が不十分である場合に実益がある。
【０１０９】
また本実施の形態により追加注入ｎ型領域ＤＮＮが形成されれば、ダイオードｎ型領域ＤＮおよび追加注入ｎ型領域ＤＮＮを含むフォトダイオードＰＤの全体の平面視における面積がいっそう大きくなるため、フォトダイオードＰＤの光に対する感度をいっそう高めることもできる。
【０１１０】
また本実施の形態のように、特にフォトダイオードＰＤの外縁部への導電性不純物の注入の際に主表面に垂直な方向に対して斜め方向から注入することにより、フォトダイオードＰＤの外縁部の外側、すなわち分離用ゲート電極ＳＧＥと平面視において重なるその真下の領域における導電性不純物の注入および不純物濃度の向上がいっそう効率的になされる。仮に主表面に垂直な方向にイオン注入がなされる場合には、分離用ゲート電極ＳＧＥを超えてその真下の領域に追加注入ｎ型領域ＤＮＮを形成することが困難であるためである。
【０１１１】
また本実施の形態のように、転送ゲート電極ＴＧに対して導電性不純物が追加注入されることにより、転送ゲート電極ＴＧ内の導電性不純物の濃度についても所望の値となるように容易に最適化することができる。
【０１１２】
（実施の形態３）
図２５および図２６を参照して、本実施の形態は、実施の形態１のように隣り合う１対のフォトダイオードＰＤの間に分離用ゲート電極ＳＧＥが配置された構成を、いわゆる裏面照射型の固体撮像素子（ＣＭＯＳイメージセンサ）に適用した例である。
【０１１３】
すなわち、図２５の平面図の構成は、図２６の断面図に示す構成の一部のみ（特にフォトダイオードＰＤおよび分離用ゲート電極ＳＧＥを中心に）を示しているため、図３の実施の形態１の平面図と同様の態様を示している。しかし図２６の断面図において、本実施の形態においては、図の上側から下側に、集光レンズＬＮＳと、フォトダイオードＰＤと、金属配線Ｍ１，Ｍ２とがこの順に並ぶように積層されている。そして半導体基板ＳＵＢ内に互いに間隔をあけて複数形成されたフォトダイオードＰＤの間には、実施の形態１などと同様に分離用ゲート電極ＳＧＥが形成されている。
【０１１４】
たとえば図７の断面図に示す構成と同じ位置の構成を示す図２７を参照して、本実施の形態においては半導体基板ＳＵＢの画素領域における一方の主表面Ｓ１上にカラーフィルタＣＦと集光レンズＬＮＳが形成されている。画素領域において、半導体基板ＳＵＢのカラーフィルタＣＦなどが形成された側と反対側の主表面には、実施の形態１などと同様にフォトダイオードＰＤおよび分離用ゲート電極ＳＧＥなどが形成されている。半導体基板ＳＵＢのフォトダイオードＰＤ等が形成された主表面Ｓ１上には、層間絶縁膜ＩＩ１などおよび金属配線Ｍ１などが形成されている。
【０１１５】
つまり図２７においては、半導体基板ＳＵＢおよびその上方のフォトダイオードＰＤ、層間絶縁膜ＩＩ１、金属配線Ｍ１などの配置が、実施の形態１の図７などと上下方向に関して反対になっている。そして層間絶縁膜ＩＩ３の上面上にたとえばシリコン酸化膜からなる接着層ＳＴＫ１が形成されている。
【０１１６】
また半導体基板ＳＵＢとは別個の、たとえばｎ型のシリコンの支持基板ＳＳが準備され、支持基板ＳＳの一方の主表面上に、たとえばシリコン酸化膜からなる接着層ＳＴＫ２が、接着層ＳＴＫ１と同様に形成されている。そして接着層ＳＴＫ１と接着層ＳＴＫ２とが互いに対向するように接触された状態で、両者が貼り合わせられている。これにより、半導体基板ＳＵＢと支持基板ＳＳとが接合された構成の全体が、下方の支持基板ＳＳにより支持され、上方の集光レンズＬＮＳから光を受けるように形成されている。つまり支持基板ＳＳは、実施の形態１などの半導体基板ＳＵＢと同様に全体を支持するために配置される。
【０１１７】
本実施の形態においては、図２６および図２７の上下方向に関して集光レンズＬＮＳとフォトダイオードＰＤとに挟まれた領域には金属配線Ｍ１〜Ｍ３が配置されず、フォトダイオードＰＤの下方に金属配線Ｍ１〜Ｍ３が配置されている。このため、たとえば実施の形態１のように、フォトダイオードＰＤに対する光の入射が阻害されないようにするためにフォトダイオードＰＤと平面視において重なる領域を避けて金属配線Ｍ１〜Ｍ３および導電層Ｃ１，Ｔ１，Ｔ２が配置されなければならないという制約はない。図２６および図２７においては金属配線Ｍ１〜Ｍ３および導電層Ｃ１，Ｔ１，Ｔ２はフォトダイオードＰＤと平面的に重なる領域（フォトダイオードＰＤの真下）に配置されている。
【０１１８】
このため、本実施の形態のようにいわゆる裏面照射型の構造とした場合においては、たとえば実施の形態１などのようにいわゆる表面照射型の構造とした場合に比べて、金属配線Ｍ１〜Ｍ３などの配線の自由度を高めることができる。
【０１１９】
一方、周辺回路領域においては、基本的に本実施の形態においても実施の形態１などと同様に制御用トランジスタＣＴＲなどが形成されており、上下方向に関して実施の形態１などとは反対になっている点のみが異なっている。
【０１２０】
図２８を参照して、ここでは本実施の形態の比較例として、裏面照射型構造の固体撮像素子ではあるが隣り合う１対のフォトダイオードＰＤ間に、分離用ゲート電極ＳＧＥの代わりに分離絶縁膜ＳＩが形成されている。図２８は上記の点においてのみ図２６の本実施の形態の構成と異なっており、図２８における上記以外の構成は、図２６の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
【０１２１】
本実施の形態においても実施の形態１などと同様に、隣り合う１対のフォトダイオードＰＤ間に分離用ゲート電極ＳＧＥを用いることにより、図２８のように分離絶縁膜ＳＩを形成する場合に発生し得る結晶欠陥等の発生を抑制することができ、フォトダイオードＰＤを含む回路の耐圧を向上させることができる。
【０１２２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２３】
ＡＲ  活性領域、Ｃ１，Ｔ１，Ｔ２  導電層、ＣＦ  カラーフィルタ、ＣＨ１  コンタクトホール、ＣＴＲ  制御用トランジスタ、ＤＬＲ  ダイシングライン領域、ＤＮ  ダイオードｎ型領域、ＤＮＮ  追加注入ｎ型領域、ＤＰＲ  ダイオード表面ｐ型領域、Ｆ１  第１側壁膜、Ｆ２  第２側壁膜、ＦＤ  浮遊拡散領域、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４  層間絶縁膜、ＩＭＣ  チップ領域、ＩＳＩ  分離用注入領域、ＬＮＳ  集光レンズ、Ｍ１，Ｍ２，Ｍ３  金属配線、ＰＡＦ  パッシベーション膜、ＰＨＲ  フォトレジスト、ＰＳＲ  ｐ型高濃度不純物領域、ＰＷＲ  ｐ型ウェル領域、Ｓ１  主表面、ＳＣ  シリサイド層、ＳＣＷ  半導体ウェハ、ＳＧＥ  分離用ゲート電極、ＳＩ  分離絶縁膜、ＳＮ  シリコン窒化膜、ＳＳ  支持基板、ＳＴＫ１，ＳＴＫ２  接着層、ＳＷ  側壁絶縁膜、ＰＣＲ  周辺回路領域、ＰＤＲ  画素領域、ＴＧ  転送ゲート電極、ＴＨ１，ＴＨ２  スルーホール、ＴＲＲ  トランジスタ形成領域、ＴＸ  転送トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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