(57)【要約】【課題】  マスクの合わせズレが生じた場合であっても耐圧低下を生じ難いターミネーション構造を有する高耐圧半導体装置を提供する。【解決手段】  ＳｉＣからなる高耐圧半導体装置が、ｐ型の第１領域４１，第２領域４２，第３領域４３，第４領域４４，第５領域４５，第６領域４６および第７領域４７が、この順に並置され、かつこの順に低くなる不純物キャリア濃度を有するターミネーション部を備え、第１領域４１は第２領域４２に包含され、第２領域４２および第３領域４３は第４領域４４に包含され、第２領域４２と第３領域４３との間には第４領域４４が介在し、第５領域４５は第６領域４６に包含され、第４領域４４と第６領域４６との間、および第６領域４６と第７領域４７との間には、ｎ−層１２が介在する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１領域，第２領域，第３領域，第４領域，第５領域，第６領域および第７領域が、この順に並置され、かつこの順に低くなる不純物キャリア濃度を有するターミネーション部を備え、ＳｉＣからなる高耐圧半導体装置において、
前記第１領域は前記第２領域に包含され、
前記第２領域および前記第３領域は前記第４領域に包含され、
前記第２領域と前記第３領域との間には前記第４領域が介在し、
前記第５領域は前記第６領域に包含され、
前記第４領域と前記第６領域との間、および前記第６領域と前記第７領域との間には、第２導電型の領域が介在することを特徴とする高耐圧半導体装置。
【請求項２】
請求項１において、前記第１領域と前記第２領域および前記第４領域は、活性領域における前記第１導電型を有する半導体領域の端部に接することを特徴とする高耐圧半導体装置。
【請求項３】
請求項２において、前記半導体領域に主電極が接触することを特徴とする高耐圧半導体装置。
【請求項４】
請求項１において、前記第４領域が活性領域に延びた部分が、前記活性領域における前記第１導電型を有する半導体領域の一部を構成することを特徴とする高耐圧半導体装置。
【請求項５】
請求項４において、前記第４領域が前記活性領域に延びた前記部分が主電極に電気的に接触することを特徴とする高耐圧半導体装置。
【請求項６】
請求項１において、前記第２領域と前記第４領域が活性領域に延びた部分が、前記活性領域における前記第１導電型を有する半導体領域の一部を構成することを特徴とする高耐圧半導体装置。
【請求項７】
請求項６において、前記第２領域が前記活性領域に延びた部分が主電極に電気的に接触することを特徴とする高耐圧半導体装置。
【請求項８】
請求項１において、前記第１領域と前記第２領域および前記第４領域が活性領域に延びた部分が、前記活性領域における前記第１導電型を有する半導体領域の一部を構成することを特徴とする高耐圧半導体装置。
【請求項９】
請求項８において、前記第１領域が前記活性領域に延びた部分が主電極に電気的に接触することを特徴とする高耐圧半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高信頼なターミネーション構造を有する高耐圧半導体装置に関する。
【背景技術】
【０００２】
高性能なパワー半導体素子を実現する技術として、シリコン（以下「Ｓｉ」と記す）よりもアバランシェ降伏電界が大きいシリコンカーバイド(以下「ＳｉＣ」と記す)を用いることにより、ドリフト層をＳｉより高濃度かつ薄くすることで電気抵抗を小さくし、導通状態並びにスイッチング時に発生する電力損失を小さくする技術が開発されている。
【０００３】
ＳｉＣを用いるものも含めパワー半導体素子は、高耐圧化のために、次のようなターミネーション構造を有する。
【０００４】
非導通状態における電気力線を端面ではなく表面から半導体外部に放出するプレーナ型の半導体素子では、ターミネーション領域はｎ−層表面に形成される。電気力線の間隔を拡げることで表面における電界強度を低減できるようにするには、機能部から周辺に向かって一様に濃度が低下する構造(傾斜接合ターミネーション)が適用される。
【０００５】
ターミネーション構造において問題となるのは、長時間の動作により絶縁膜中の界面電荷密度が変動し、ターミネーション表面における正味の不純物濃度が変わることである。従来のＪＴＥ（Junction Termination Extensionの略記）の場合、領域全体の濃度がほぼ一定であるため、界面電荷密度が変化することで、同じ電圧でもＪＴＥ表面が完全に空乏化したり、空乏化しなくなったりするという変動が発生する。その結果、長時間の耐圧信頼性が低下する。これに対し傾斜接合ターミネーションは、界面電荷により正味の表面濃度が変化しても、変化前と同一の濃度を有する場所が有るため、空乏化する位置が横方向に移動するだけであり、耐圧信頼性に優れている。
【０００６】
Ｓｉの場合はイオン注入と熱拡散を組み合わせることにより、横方向の濃度が傾斜勾配となるターミネーション構造を容易に形成できるが、ＳｉＣは拡散係数が小さいため、傾斜勾配を形成するのは困難である。そのため、濃度の異なる複数のＪＴＥ領域を形成することで、耐圧信頼性を向上させる技術が知られている（例えば、特許文献１参照）。
【０００７】
本技術が適用される多段階ＪＴＥ構造の従来例を図７に示す。本図は、ＪＴＥ領域の概略断面を示す。図７においては、ｐ＋層１３，ｎ−層１２，ｎ＋層１１、並びに主電極２１，２２を含む活性領域の周辺において、ｎ−層１２中に、ターミネーションが４つのＪＴＥ（ｐ型領域）４ａ，４ｂ，４ｃおよび４ｄで形成されている。このような４段ＪＴＥを形成するには、例えば、第１のホトマスクを用いて、最も内側かつ最も濃度の高い領域４ａを開口し、イオン注入を施し、次に、第２のホトマスクを用いて領域４ｂを開口し、イオン注入を施す、というような処理を４回実施する。このため、ホトマスクの枚数は、形成するＪＴＥ領域の数だけ必要になる。
【０００８】
これに対し、３層マスクプロセスにより、３回のイオン注入で７段階の濃度領域（第１〜７部分領域：この順で横方向に並び、かつ濃度が高くなる）を形成する技術が知られている（例えば、特許文献２参照）。本技術においては、まず、第１のホトマスクを用いて、第１部分領域，第３部分領域，第５部分領域および第７部分領域に対応する領域に、所定のドーズ量でイオン注入を施す。次に、第２のホトマスクを用いて、第２部分領域，第３部分領域，第６部分領域および第７部分領域に対応する領域に、前記所定のドーズ量の２倍のドーズ量で、イオン注入を施す。さらに、第３のホトマスクを用いて、第５部分領域，第６部分領域および第７部分領域に対応する領域に、前記所定のドーズ量の４倍のドーズ量でイオン注入を施す。
【０００９】
本技術を応用して、ＪＴＥ構造を形成すれば、３回のホトマスクプロセスおよび３回のイオン注入により、７段階の濃度領域を有するＪＴＥ構造を形成できる。これにより、傾斜接合に近いターミネーション構造を形成することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２０００−５１６７６７号公報
【特許文献２】特開２００７−１７３４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述したような３層マスクプロセスでは、マスク間の合わせズレにより、高濃度のイオン注入領域が局所的に形成される。Ｓｉでは、イオン注入後の熱処理により、局所的高濃度領域から不純物が拡散するため、局所的な高濃度は緩和される。しかし、ＳｉＣでは、Ｓｉに比べて拡散係数が小さいため、熱処理しても局所的高濃度領域が残る。このような高濃度領域には電気力線が集中することとなり、界面電荷が変動すると、結果として耐圧が低下する。
【００１２】
そこで、本発明は、マスクの合わせズレが生じる場合であっても耐圧低下を生じ難いターミネーション構造を有する高耐圧半導体装置を提供する。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明による高耐圧半導体装置は、第１導電型の第１領域，第２領域，第３領域，第４領域，第５領域，第６領域および第７領域が、この順に並置され、かつこの順に低くなる不純物キャリア濃度を有するターミネーション部を備えると共に、ＳｉＣからなるものであって、第１領域は第２領域に包含され、第２領域および第３領域は第４領域に包含され、第２領域と第３領域との間には第４領域が介在し、第５領域は第６領域に包含され、第４領域と第６領域との間、および第６領域と第７領域との間には、第２導電型の領域が介在する。
【発明の効果】
【００１４】
第１領域は第２領域に包含され、第２領域および第３領域は第４領域に包含され、第２領域と第３領域との間には第４領域が介在し、第５領域は第６領域に包含され、第４領域と第６領域との間、および第６領域と第７領域との間には、第２導電型の領域が介在するというターミネーション構造によって、マスクの合わせズレが生じる場合であっても局所的高濃度部が形成されることが防止される。これにより、耐圧低下を生じ難いターミネーション構造を有する高耐圧半導体装置を提供できる。
【００１５】
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１６】
【図１】第１実施例である高耐圧ダイオードのターミネーション部の概略断面図である。
【図２】第１実施例におけるターミネーション部の濃度プロファイルを示す。
【図３】第１実施例のターミネーション部の製造工程の概要を示す。
【図４】第２実施例である高耐圧ダイオードのターミネーション部の概略断面図である。
【図５】第３実施例である高耐圧ダイオードのターミネーション部の概略断面図である。
【図６】第４実施例である高耐圧ダイオードのターミネーション部の概略断面図である。
【図７】多段階ＪＴＥ構造の従来例を示す。
【発明を実施するための形態】
【００１７】
以下、本発明の実施例について、図面を用いて詳細に説明する。図中および説明中において、「ｐ」および「ｎ」は、それぞれ、半導体層の導電型がｐ型およびｎ型であることを示す。また、「＋」および「−」は、半導体層中の不純物キャリア濃度の相対的な大小関係を示し、「＋」の方が「−」よりも不純物キャリア濃度が高いことを示す。なお、以下、簡単のために、「不純物キャリア濃度」は「濃度」と記す。
【実施例１】
【００１８】
図１は、本発明の第１実施例である高耐圧ダイオードのターミネーション部の概略断面図である。本実施例において、各半導体層の材料はＳｉＣである。
【００１９】
図１において、１１はダイオードのカソード領域であるｎ＋型のＳｉＣ基板、１２はＳｉＣ基板１１に接する、濃度３．０×１０１５ｃｍ−３，厚さ３０μｍのｎ−層、１３はｎ−層１２とｐｎ接合を構成し、ダイオードの活性領域に位置するアノード領域となるｐ＋領域である。２１はＳｉＣ基板１１と電気的に接触する主電極であるカソード電極、２２はｐ＋領域１３と電気的に接触する主電極であるアノード電極、３１は絶縁膜である。４１から４７はＪＴＥを構成する第１から第７のｐ型領域である。ｐ＋領域１３の端部から第１領域４１と第２領域４２との境界部までの距離は３５μｍ〜１００μｍが好ましく、本実施例では６５μｍである。なお、１５は、ＪＴＥの周辺部、すなわちＳｉＣ基板１１の周辺部に位置し、チャネルストッパとなるｎ＋層であり、２３はｎ＋層１５と電気的に接触して、ｎ＋層１５の電位を均等化する補助電極である。
【００２０】
第１領域４１，第２領域４２，第３領域４３，第４領域４４，第５領域４５，第６領域４６，第７領域４７は、各主要部が、この順に、ｐ＋領域１３の端部からＳｉＣ基板１１の周辺部に向かって横方向に並ぶ。さらに、同順で、相対的に濃度が低くなる。ここで、各領域の主要部とは、各領域において実効的にＪＴＥとして機能する部分であり、図１の実施例においては、各領域中で最も幅が広く、露出表面の面積が最も広い部分である。
【００２１】
第１領域４１は、ｐ＋領域１３の端部に接すると共に、全体が第２領域４２に包含される。このため、第１領域４１の主要部と第２領域４２の主要部は互いに接触している。第２領域４２は、ｐ＋領域１３の端部に接すると共に、全体が第４領域４４に包含される。なお、第４領域４４もｐ＋領域１３の端部に接する。
【００２２】
第３領域４３は、全体が第４領域４４に包含される。第３領域４３の主要部（但し、第３領域４４全体が主要部）は第２領域４２の主要部に近接するが、第３領域４３と第２領域４２の間には、第４領域４４の一部（但し、主要部ではない）が介在している。すなわち、第３領域４３と第２領域４２は互いに分かれている。第５領域４５の全体が第６領域４６に包含される。このため、第５領域４５の主要部（但し、第５領域４５全体が主要部）と第６領域の主要部は互いに接触している。
【００２３】
第５領域４５の主要部（但し、第５領域４５全体が主要部）と第４領域４４の主要部は互いに近接するが、第５領域４５と第４領域４４の間には、第４領域４４とｐｎ接合を構成するｎ−層１２の一部と、第５領域４５を包含する第６領域４６の一部（但し、主要部ではない）が介在する。すなわち、第４領域４４と第６領域４６は互いに分かれている。また、第４領域４５と第５領域４５も互いに分かれている。
【００２４】
第７領域４７は、第６領域４６の主要部と近接するが、第７領域４７と第６領域４６の間にはｎ−層１２の一部が介在する。すなわち、第７領域４７と第６領域４６は互いに分かれている。
【００２５】
上述したように第２領域４２と第３領域４３が互いに分かれ、第４領域４４と第５領域４５とが互いに分かれ、かつ第６領域４６と第７領域４７とが互いに分かれていることにより、後述するように、マスク合わせのズレによる高耐圧半導体装置すなわち本実施例ではダイオードの耐圧低下を防止することができる。
【００２６】
なお、図１に示すように、第１領域４１，第２領域４２，第４領域４４がｐ＋領域１３の端部に接触することにより、ｐ＋領域１３を含む活性領域からターミネーション部に向かって空乏層が広がり易くなる。これにより、ＪＴＥ構造がより有効に作用し、高耐圧化が容易になる。
【００２７】
図２は、本実施例におけるターミネーション部における第１領域４１ないし第７領域４７の濃度プロファイルを示す。第１領域４１から第７領域４７の濃度はこの順に低くなり、濃度の比は７：６：５：４：３：２：１である。図２の横軸は任意単位で表わすｐ＋領域１３の端部からの距離であり、本実施例では６５μｍが１単位の距離となる。縦軸は相対濃度である。相対濃度の１単位は０．５×１０１７ｃｍ−３〜１．８×１０１７ｃｍ−３の間の濃度が好ましく、本実施例では１．０×１０１７ｃｍ−３である。
【００２８】
本実施例におけるターミネーション部（ＪＴＥ部）における最大濃度は、第１領域４１の濃度（図示しない縦方向プロファイルを考慮すれば「最大濃度」）に依る。デバイスシミュレーションを用いた本発明者の検討によれば、第１領域４１の濃度が３．５×１０１７ｃｍ−３を下回るとｐ＋領域１３の端部に電界が集中し、耐圧が低下する。このため、第１領域４１の濃度としては、３．５×１０１７ｃｍ−３以上が好ましい。一方、濃度の１単位の最大値は、第７領域４７の濃度（図示しない縦方向プロファイルを考慮すれば「最大濃度」）に依る。同様の発明者の検討によれば、第７領域４７の濃度が１．８×１０１７ｃｍ−３を上回ると、第７領域が空乏化する前に第７領域４７の端部に電界が集中し、耐圧が低下する。このため、第７領域４７の濃度としては、１．８×１０１７ｃｍ−３以下が好ましい。このような検討により、本実施例においては、上述したように、相対濃度の１単位を１．０×１０１７ｃｍ−３にしている。
【００２９】
図２に示すように、本実施例のターミネーション部は、実質的に濃度７段のＪＴＥ構造を有し、従って傾斜接合構造に近いターミネーション構造を有する。
【００３０】
以下、本実施例の製造工程について説明する。
【００３１】
本実施例のホトリソグラフィー工程ではステッパーでマスク合わせを行う。本実施例では、ステッパーの合わせ精度は±０．３μｍであり、半導体領域のパターン間の空隙の設計中心を１．０μｍとする。これにより２層合わせで互いに空隙が狭まる方向にずれた場合であっても０．４μｍの空隙が確保される。空隙が確保されることにより、局所的な高濃度領域が形成され難くなり、所望の耐圧を確保することができる。
【００３２】
本実施例において、空隙は、３箇所、すなわち第２領域４２と第３領域４３の間，第４領域４４と第５領域４５および第６領域４６との間，第６領域４６と第７領域４７の間に設けられる。デバイスシミュレーションを用いた本発明者の検討によれば、これら３箇所の空隙が２μｍ以下であれば耐圧の低下はみられない。したがって、本実施例では、上述したように空隙の設計中心を１．０μｍとするので、互いに空隙が拡がる方向にマスク合わせがずれても最大１．６μｍであり、耐圧を確保できる。さらに第５領域４５と第６領域４６間の合わせずれについては、第５領域４５が第６領域４６に包含されるため、耐圧への影響は少ない。
【００３３】
図３は、上述したようなマスク合わせと耐圧に関する検討に基づき構成される、３層のホトマスクを用いて本実施例のターミネーション部のＪＴＥ構造を形成する製造工程（ａ〜ｃ）の概要を示す。
【００３４】
製造工程（ａ）において、注入イオンを遮蔽する注入マスク５１にホトリソグラフィーにより開口部を形成し、アルミニウム（以下、Ａｌと記す）を第４領域４４にイオン注入する。Ａｌの濃度は４．０×１０１７ｃｍ−３である。
【００３５】
注入マスク５１を除去後、注入マスク５２を形成し、製造工程（ｂ）において、注入マスク５２にホトリソグラフィーにより開口部を形成し、Ａｌを第２領域４２および第６領域４６にイオン注入する。Ａｌの濃度は２．０×１０１７ｃｍ−３である。ステッパーの合わせ精度の範囲内でマスク合わせがずれても第４領域４４と第６領域４６が互いに重複しないように、すなわち第４領域４４と第６領域４６の間の空隙が確保されるようにホトマスクの各部寸法が設定されている。これにより、第４領域４４と第６領域４６は互いに分かれるように形成され、第４領域４４と第６領域４６の間にはｎ−層１２の一部が介在する。
【００３６】
注入マスク５２を除去後、注入マスク５３を形成し、製造工程（ｃ）において、注入マスク５３にホトリソグラフィーにより開口部を形成し、Ａｌを第１領域４１，第３領域４３，第５領域４５および第７領域４７にイオン注入する。Ａｌの濃度は１．０×１０１７ｃｍ−３である。ステッパーの合わせ精度の範囲内でマスク合わせがずれても、第２領域４２と第３領域４３が互いに重複しないように、かつ第６領域４６と第７領域４７が重複しないように、すなわち第２領域４２と第３領域４３の間の空隙が確保され、かつ第６領域４６と第７領域４７の間の空隙が確保されるようにホトマスクの各部寸法が設定されている。これにより、第２領域４２と第３領域４３の間には第４領域４４の一部が介在し、かつ第６領域４６と第７領域４７の間にはｎ−領域１２の一部が介在する。また、第５領域４５が第６領域４６の内部に包含されるようにホトマスクの各部寸法が設定されているので、依然として、第４領域４４と第６領域４６の間にｎ−層１２の一部が介在し、第４領域４４と第６領域４６の間の空隙が確保されている。
【００３７】
なお、図示しないが、製造工程（ｃ）終了後、注入マスク５３を除去した後、ｐ＋領域１３とｎ＋層１５（チャネルストッパー）をイオン注入により形成する。さらに１７００℃の活性化アニール処理を施した後、絶縁膜３１を形成する。そして、絶縁膜３１において、ｐ＋領域１３上にコンタクト窓を開口し、電極２２を形成する。
【００３８】
上述した製造工程によれば、局所的な高濃度部分が形成されることなく、濃度７段のＪＴＥ構造を、濃度段数よりも少ない３層のホトマスクによって形成することができる。従って、ＪＴＥ構造の製造工程を短縮することができる。
【００３９】
以上、詳述したような第１実施例のターミネーション構造によれば、マスクの合わせズレが生じた場合であっても局所的高濃度領域が形成され難いので、耐圧低下が生じ難い。すなわち、第１実施例のターミネーション構造によれば、所望の高耐圧を確保できると共に、耐圧の信頼性が向上する。例えば、本発明者の検討によれば、上記製造工程を用いて作成されるダイオードの耐圧は、４１００Ｖという所望の高耐圧が得られる。また、このダイオードに２６００Ｖの電圧を長時間印加する耐圧信頼性試験では、１０００時間後も耐圧変動が観察されないという、良好な耐圧信頼性が見られる。
【実施例２】
【００４０】
図４は、本発明の第２実施例である高耐圧ダイオードのターミネーション部の概略断面図である。以下、第１実施例と異なる点について説明する。
【００４１】
本実施例では、図１の第１実施例の活性領域におけるｐ＋領域１３すなわちアノード領域が設けられず、第４領域４４が活性領域の端部まで延び、延びた部分にアノード電極２２が電気的に接触する。すなわち、この延びた部分が、活性領域におけるｐ型領域の少なくとも一部を構成する。ターミネーション部のＪＴＥ構造を含め、他の構成は図１の第１実施例と同様である。
【００４２】
この第２実施例は、例えば、ｐｎ接合ダイオード部で電圧を阻止し、かつショットキー障壁ダイオード（以下ＳＢＤと記す；ＳＢＤは、Schottky Barrier Diodeの略）部で電流通電を制御する複合型ダイオード、いわゆるＪＢＳ（Junction Barrier SBD）に好適である。この場合、第４領域４４が活性領域の端部まで延びた部分とｎ−層１２によってｐｎ接合ダイオード部の一部が構成される。また、図示されないが、ｎ−層１２とアノード電極２２によりＳＢＤ部が構成される。
【００４３】
このような第２実施例によれば、第１実施例と同様に、所望の高耐圧を確保できると共に、耐圧の信頼性が向上する。本発明者の検討によれば、第２実施例により、第１実施例と同様に、４１００Ｖという所望の高耐圧が得られると共に、良好な耐圧信頼性が得られる。さらに、アノード電極下に位置するｐ型領域がターミネーション部のｐ型領域の一部によって構成されるため、半導体素子の活性領域も含めた製造工程が簡略化できる。
【実施例３】
【００４４】
図５は、本発明の第３実施例である高耐圧ダイオードのターミネーション部の概略断面図である。以下、第１実施例と異なる点について説明する。
【００４５】
本実施例では、図１の第１実施例の活性領域におけるｐ＋領域１３すなわちアノード領域が設けられず、第２領域４２および第４領域４４が活性領域の端部まで延び、第２領域４２が延びた部分にアノード電極２２が電気的に接触する。すなわち、第２領域４２および第４領域４４の延びた部分が、活性領域におけるｐ型領域の少なくとも一部を構成する。ターミネーション部のＪＴＥ構造を含め、他の構成は図１の第１実施例と同様である。
【００４６】
本実施例によれば、第１実施例と同様に、所望の高耐圧を確保できると共に、耐圧の信頼性が向上する。本発明者の検討によれば、第３実施例により、第１実施例と同様に、４１００Ｖという所望の高耐圧が得られると共に、良好な耐圧信頼性が得られる。さらに、アノード電極下に位置する活性領域のｐ型領域がターミネーション部のｐ型領域の一部によって構成されるため、半導体素子の活性領域も含めた製造工程が簡略化できる。また、７段の濃度の内、２番目に高い濃度を有する第２領域４２が延びた部分にアノード電極２２が電気的に接触するので、低抵抗接触が可能である。
【実施例４】
【００４７】
図６は、本発明の第４実施例である高耐圧ダイオードのターミネーション部の概略断面図である。以下、第１実施例と異なる点について説明する。
【００４８】
本実施例では、図１の第１実施例の活性領域におけるｐ＋領域１３すなわちアノード領域が設けられず、第１領域４１，第２領域４２および第４領域４４が活性領域の端部まで延び、第１領域４１が延びた部分にアノード電極２２が電気的に接触する。すなわち、第１領域４１，第２領域４２および第４領域４４の延びた部分が、活性領域におけるｐ型領域の少なくとも一部を構成する。ターミネーション部のＪＴＥ構造を含め、他の構成は図１の第１実施例と同様である。
【００４９】
本実施例によれば、第１実施例と同様に、所望の高耐圧を確保できると共に、耐圧の信頼性が向上する。本発明者の検討によれば、第４実施例により、第１実施例と同様に、４１００Ｖという所望の高耐圧が得られると共に、良好な耐圧信頼性が得られる。さらに、アノード電極下に位置する活性領域のｐ型領域がターミネーション部のｐ型領域の一部によって構成されるため、半導体素子の活性領域も含めた製造工程が簡略化できる。また、７段の濃度の内、最も高い濃度を有する第１領域４１が延びた部分にアノード電極２２が電気的に接触するので、低抵抗接触が可能である。
【００５０】
なお、本発明は前述した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、前述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、各実施例の構成の一部について、他の構成の追加・削除・置き換えをすることが可能である。
【００５１】
例えば、上述した各ターミネーション構造は、ＳｉＣからなるＭＯＳＦＥＴなどのスイッチングデバイスにも適用できる。また、各実施例において、半導体領域の導電型ｐ，ｎを逆にしても良い。
【符号の説明】
【００５２】
１１  ＳｉＣ基板
１２  ｎ−層
１３  ｐ＋領域
１５  ｎ＋層
２１  カソード電極
２２  アノード電極
２３  補助電極
３１  絶縁膜
４１  第１領域
４２  第２領域
４３  第３領域
４４  第４領域
４５  第５領域
４６  第６領域
４７  第７領域
５１，５２，５３  注入マスク
【図１】
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【図２】
2016025300.tif 000004
【図３】
2016025300.tif 000005
【図４】
2016025300.tif 000006
【図５】
2016025300.tif 000007
【図６】
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【図７】
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