(57)【要約】【課題】ＭＯＳトランジスタを共有しても２つのノード間の導通を防止することのできる半導体回路およびフリップフロップ回路を提供する。【解決手段】実施形態の半導体回路は、ＭＯＳトランジスタＴ１１〜Ｔ１５を備える。ＭＯＳトランジスタＴ１１およびダイオード接続のＭＯＳトランジスタＴ１２は、ノードＮＤ１とノードＮＤ３の間に直列に接続される。ＭＯＳトランジスタＴ１３およびダイオード接続のＭＯＳトランジスタＴ１４は、ノードＮＤ２とノードＮＤ３の間に直列に接続される。ＭＯＳトランジスタＴ１５は、ノードＮＤ３とノードＮＤ４の間に接続される。ＭＯＳトランジスタＴ１３のゲート端子へ入力される信号ＳＢが、ＭＯＳトランジスＴ１１のゲート端子へ入力される信号ＳＡを反転させた信号である。【選択図】  図１
2016082533.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードと第３のノードの間に直列に接続された第１のＭＯＳトランジスタおよびダイオード接続の第２のＭＯＳトランジスタと、
第２のノードと前記第３のノードの間に直列に接続された第３のＭＯＳトランジスタおよびダイオード接続の第４のＭＯＳトランジスタと、
前記第３のノードと第４のノードの間に接続された第５のＭＯＳトランジスタと
を備え、
前記第３のＭＯＳトランジスタのゲート端子へ入力される信号が、前記第１のＭＯＳトランジスタのゲート端子へ入力される信号を反転させた信号である
ことを特徴とする半導体回路。
【請求項２】
第１のノードと第３のノードの間に直列に接続された第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、
第２のノードと前記第３のノードの間に接続された第３のＭＯＳトランジスと、
前記第３のノードと第４のノードの間に接続された第４のＭＯＳトランジスタと
を備え、
前記第３のＭＯＳトランジスタのゲート端子へ入力される信号が、前記第１のＭＯＳトランジスタゲート端子へ入力される信号を反転させた信号であり、
前記第２のＭＯＳトランジスタのゲート端子へ入力される信号が、前記第１のＭＯＳトランジスタのゲート端子へ入力される信号を反転させた信号をさらに反転させた信号である
ことを特徴とする半導体回路。
【請求項３】
請求項１に記載の半導体回路が組み込まれたラッチ回路を備え、
前記ラッチ回路が、たすき掛け接続された第１のゲート回路と第２のゲート回路を有し、
前記半導体回路の前記第１のノードが前記第１のゲート回路の出力端子であり、前記第２のノードが前記第２のゲート回路の出力端子であり、前記第５のＭＯＳトランジスタのゲート端子へクロック信号が入力される
ことを特徴とするフリップフロップ回路。
【請求項４】
前記ラッチ回路が、マスタラッチおよびスレーブラッチである
ことを特徴とする請求項３に記載のフリップフロップ回路。
【請求項５】
請求項２に記載の半導体回路が組み込まれたラッチ回路を備え、
前記ラッチ回路が、たすき掛け接続された第１のゲート回路と第２のゲート回路を有し、
前記半導体回路の前記第１のノードが前記第１のゲート回路の出力端子であり、前記第２のノードが前記第２のゲート回路の出力端子であり、前記第４のＭＯＳトランジスタのゲート端子へクロック信号が入力される
ことを特徴とするフリップフロップ回路。
【請求項６】
前記ラッチ回路が、マスタラッチおよびスレーブラッチである
ことを特徴とする請求項５に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体回路およびフリップフロップ回路に関する。
【背景技術】
【０００２】
ＣＭＯＳ型フリップフロップ回路の動作時の消費電流は、データの活性率が低い通常の動作ではクロックが入力されるＭＯＳトランジスタの充放電電流の割合が高い。その対策としては、クロックが入力されるＭＯＳトランジスタの数を少なくすることが有効である。そこで、本出願人は、フリップフロップ回路を構成するマスタラッチとスレーブラッチとの間およびそれぞれのラッチの内部で、クロック信号が入力されるＭＯＳトランジスタを共有する回路を考案し、出願している。
【０００３】
ただし、このクロック信号が入力されるＭＯＳトランジスタを共有するフリップフロップ回路では、クロック信号が入力されるＭＯＳトランジスタがオフしたときにデータ入力信号が変化すると、このＭＯＳトランジスタを共有する２つのゲート回路の出力ノード間が導通し、回路動作が不安定になることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１７１９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ＭＯＳトランジスタを共有しても２つのノード間の導通を防止することのできる半導体回路およびフリップフロップ回路を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体回路は、第１〜第５のＭＯＳトランジスタを備える。第１のＭＯＳトランジスタおよびダイオード接続の第２のＭＯＳトランジスタは、第１のノードと第３のノードの間に直列に接続される。第３のＭＯＳトランジスタおよびダイオード接続の第４のＭＯＳトランジスタは、第２のノードと前記第３のノードの間に直列に接続される。第５のＭＯＳトランジスタは、前記第３のノードと第４のノードの間に接続される。前記第３のＭＯＳトランジスタのゲート端子へ入力される信号が、前記第１のＭＯＳトランジスのゲート端子へ入力される信号を反転させた信号である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体回路の構成の例を示す回路図。
【図２】第１の実施形態の半導体回路の応用例を示す回路図。
【図３】比較例の半導体回路の回路構成および動作の例を示す図。
【図４】第１の実施形態の半導体回路の動作の例を示す図。
【図５】第２の実施形態の半導体回路の構成の例を示す回路図。
【図６】第２の実施形態の半導体回路の動作の例を示す図。
【図７】第３の実施形態のフリップフロップ回路の構成の例を示す回路図。
【図８】第３の実施形態のフリップフロップ回路の論理ゲートレベルの回路図。
【図９】第４の実施形態のフリップフロップ回路の構成の例を示す回路図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の半導体回路の構成の例を示す回路図である。図１（ａ）に示す半導体回路１は、ＭＯＳトランジスタＴ１１〜Ｔ１５をＮチャネル型とした例であり、図１（ｂ）に示す半導体回路１Ａは、ＭＯＳトランジスタＴ１１〜Ｔ１５をＰチャネル型とした例である。
【００１０】
本実施形態の半導体回路１および１Ａは、ノードＮＤ１とノードＮＤ３の間に直列に接続されたＭＯＳトランジスタＴ１１およびダイオード接続のＭＯＳトランジスタＴ１２と、ノードＮＤ２とノードＮＤ３の間に直列に接続されたＭＯＳトランジスタＴ１３およびダイオード接続のＭＯＳトランジスタＴ１４と、ノードＮＤ３とノードＮＤ４の間に接続されたＭＯＳトランジスタＴ１５とを備える。
【００１１】
本実施形態では、図１（ｃ）に示すように、ＭＯＳトランジスタＴ１３のゲート端子へ入力される信号ＳＢは、ＭＯＳトランジスタＴ１１のゲート端子へ入力される信号ＳＡをインバータＩＶ１により反転させた信号である。
【００１２】
また、ＭＯＳトランジスタＴ１５のゲート端子へは、信号ＳＣが入力される。
【００１３】
ここで、ノードＮＤ１とノードＮＤ２は、それぞれが例えばゲート回路の出力端子など、独立したノードである。本実施形態の半導体回路１および１Ａは、ノードＮＤ１あるいはノードＮＤ２とノードＮＤ４との間に導通経路を形成することができる。それぞれの導通経路が、ＭＯＳトランジスタＴ１５を共有している。
【００１４】
図２（ａ）は、本実施形態の半導体回路１の応用例を示す回路図である。Ｎチャネル型ＭＯＳトランジスタを用いる半導体回路１の場合、ノードＮＤ４が接地端子ＧＮＤに接続される。
【００１５】
この例では、信号ＳＣがＨ（高レベル）でＭＯＳトランジスタＴ１５がオンしているとき、信号ＳＡがＨのときはＭＯＳトランジスタＴ１１がオン、ＭＯＳトランジスタＴ１３がオフする。このときＭＯＳトランジスタＴ１２は順方向ダイオードとなるので、ノードＮＤ４との間に導通経路が形成される。これに対して、信号ＳＡがＬ（低レベル）のときは、ＭＯＳトランジスタＴ１１がオフ、ＭＯＳトランジスタＴ１３がオンし、ＭＯＳトランジスタＴ１４が順方向ダイオードとなり、ノードＮＤ２とノードＮＤ４との間に導通経路が形成される。
【００１６】
一方、信号ＳＣがＬのときはＭＯＳトランジスタＴ１５がオフし、ノードＮＤ１およびノードＮＤ２とノードＮＤ４との間の導通は遮断される。
【００１７】
図２（ｂ）は、本実施形態の半導体回路１Ａの応用例を示す回路図である。Ｐチャネル型ＭＯＳトランジスタを用いる半導体回路１Ａの場合、ノードＮＤ４が電源端子ＶＤＤに接続される。
【００１８】
この例では、信号ＳＣがＬでＭＯＳトランジスタＴ１５がオンしているとき、信号ＳＡがＬのときはＭＯＳトランジスタＴ１１がオン、ＭＯＳトランジスタＴ１３がオフし、ＭＯＳトランジスタＴ１２が順方向ダイオードとなり、ノードＮＤ１とノードＮＤ４との間に導通経路が形成される。これに対して、信号ＳＡがＨのときは、ＭＯＳトランジスタＴ１１がオフ、ＭＯＳトランジスタＴ１３がオンし、ＭＯＳトランジスタＴ１４が順方向ダイオードとなり、ノードＮＤ２とノードＮＤ４との間に導通経路が形成される。
【００１９】
一方、信号ＳＣがＨのときはＭＯＳトランジスタＴ１５がオフし、ノードＮＤ１およびノードＮＤ２とノードＮＤ４との間の導通は遮断される。
【００２０】
このように、本実施形態では、ＭＯＳトランジスタＴ１５がオフしているとき、ノードＮＤ１およびノードＮＤ２は、ノードＮＤ４との間の導通が遮断される。したがって、この場合、本実施形態の回路は、ノードＮＤ１とノードＮＤ２の間に、ＭＯＳトランジスタＴ１１、ダイオード接続のＭＯＳトランジスタＴ１２、ダイオード接続のＭＯＳトランジスタＴ１４およびＭＯＳトランジスタＴ１３が直列に接続された構成とみなされる。
【００２１】
このとき、ノードＮＤ１とノードＮＤ２が完全に独立であるためには、ノードＮＤ１とノードＮＤ２に間に導通経路が形成されてはならない。
【００２２】
ここで、本実施形態の場合、図１（ｃ）に示すように、信号ＳＢは、インバータＩＶ１により生成されている。そのため、信号ＳＡのＬからＨへの遷移時に、インバータＩＶ１の伝搬遅延により、信号ＳＡと信号ＳＢがともにＨとなる期間がある。この期間はＭＯＳトランジスタＴ１１とＭＯＳトランジスタＴ１３がともにオンとなる。
【００２３】
しかし、本実施形態では、ノードＮＤ１とノードＮＤ２の間に直列に接続された、ダイオード接続のＭＯＳトランジスタＴ１２およびＭＯＳトランジスタＴ１４は、ダイオードとしての導通方向が逆向きである。そのため、ＭＯＳトランジスタＴ１１とＭＯＳトランジスタＴ１３がともにオンしても、ノードＮＤ１とノードＮＤ２に間に導通経路が形成されることはない。
【００２４】
このＭＯＳトランジスタＴ１５がオフしているときに、ノードＮＤ１とノードＮＤ２に間に導通経路が形成されないことについて、図３に示す比較例と比較しながら、さらに詳しく説明する。
【００２５】
図３（ａ）に示す比較例の回路では、ノードＮＤ１とノードＮＤ３の間にはＭＯＳトランジスタＴ１０１のみが接続され、ノードＮＤ２とノードＮＤ３の間にはＭＯＳトランジスタＴ１０２のみが接続されている。この回路構成でも、本実施形態の半導体回路１と同様、ノードＮＤ３とノードＮＤ４との間に接続されたＭＯＳトランジスタＴ１０３がオンしたときに、ノードＮＤ１あるいはノードＮＤ２とノードＮＤ４との間に導通経路が形成される。
【００２６】
一方、ＭＯＳトランジスタＴ１０３がオフしたときは、ノードＮＤ１とノードＮＤ２との間にＭＯＳトランジスタＴ１０１とＭＯＳトランジスタＴ１０２が直列に接続されたとみなされる。
【００２７】
このＭＯＳトランジスタＴ１０３がオフしているときに、図３（ｂ）に示すように、信号ＳＡがＬからＨへ変化すると、インバータＩＶ１の伝搬遅延時間Ｔｄ１の期間、信号ＳＡと信号ＳＢがともにＨとなる。したがって、このＴｄ１の期間、ＭＯＳトランジスタＴ１０１とＭＯＳトランジスタＴ１０２は、ともにオンする。
【００２８】
この場合、図３（ｃ）に示すように、ノードＮＤ１とノードＮＤ２との間に直列に接続されたＭＯＳトランジスタＴ１０１とＭＯＳトランジスタＴ１０２がともにオンするので、ノードＮＤ１とノードＮＤ２との間に導通経路が形成されることになる。
【００２９】
そのため、ノードＮＤ１とノードＮＤ２の信号レベルが異なる場合、その電位が変動し、回路動作が不安定となるおそれが生じる。
【００３０】
これに対して、図４（ａ）に示す本実施形態の半導体回路１の場合、ノードＮＤ３とノードＮＤ４との間に接続されたＭＯＳトランジスタＴ１５がオフしたときに、図４（ｂ）に示すように、信号ＳＡがＬからＨへ変化すると、インバータＩＶ１の伝搬遅延時間Ｔｄ１の期間、ＭＯＳトランジスタＴ１１とＭＯＳトランジスタＴ１３は、やはりともにオンする。
【００３１】
しかし、本実施形態では、図４（ｃ）に示すように、ノードＮＤ１とノードＮＤ２の間に、導通方向が逆向きのダイオードであるＭＯＳトランジスタＴ１２とＭＯＳトランジスタＴ１４が直列に接続されている。そのため、ＭＯＳトランジスタＴ１１とＭＯＳトランジスタＴ１３がともにオンしても、ノードＮＤ１とノードＮＤ２に間に導通経路が形成されることはない。
【００３２】
このような本実施形態によれば、ノードＮＤ１およびノードＮＤ２とノードＮＤ４との間に形成される導通経路がＭＯＳトランジスタＴ１５を共有していても、ＭＯＳトランジスタＴ１５がオフしたときにノードＮＤ１とノードＮＤ２に間に導通経路が形成されることを防止することができる。
【００３３】
（第２の実施形態）
図５は、第２の実施形態の半導体回路の構成の例を示す回路図である。図５（ａ）に示す半導体回路２は、ＭＯＳトランジスタＴ２１〜Ｔ２４をＮチャネル型とした例であり、図５（ｂ）に示す半導体回路２Ａは、ＭＯＳトランジスタＴ２１〜Ｔ２４をＰチャネル型とした例である。
【００３４】
本実施形態の半導体回路２および２Ａは、ノードＮＤ１とノードＮＤ３の間に直列に接続されたＭＯＳトランジスタＴ２１およびＭＯＳトランジスタＴ２２と、ノードＮＤ２とノードＮＤ３の間に接続されたＭＯＳトランジスタＴ２３と、ノードＮＤ３とノードＮＤ４の間に接続されたＭＯＳトランジスタＴ２４とを備える。
【００３５】
本実施形態では、図５（ｃ）に示すように、ＭＯＳトランジスタＴ２３のゲート端子へ入力される信号ＳＢは、ＭＯＳトランジスタＴ２１のゲート端子へ入力される信号ＳＡをインバータＩＶ１により反転させた信号である。また、ＭＯＳトランジスタＴ２２のゲート端子へ入力される信号ＳＤは、信号ＳＢをインバータＩＶ２によりさらに反転させた信号である。
【００３６】
なお、ＭＯＳトランジスタＴ２４のゲート端子へは、信号ＳＣが入力される。
【００３７】
ここで、ノードＮＤ１とノードＮＤ２は、それぞれが例えばゲート回路の出力端子など、独立したノードである。第１の実施形態と同様、本実施形態の半導体回路２および２Ａも、ノードＮＤ１あるいはノードＮＤ２とノードＮＤ４との間に導通経路を形成することができる。それぞれの導通経路が、ＭＯＳトランジスタＴ２４を共有している。
【００３８】
本実施形態においても、第１の実施形態と同様、ＭＯＳトランジスタＴ２４がオフしているときに、ノードＮＤ１とノードＮＤ２の間に導通経路が形成されることがない。これについて、図６を用いて説明する。
【００３９】
図６（ａ）に示す本実施形態の半導体回路２において、信号ＳＣがＬになると、ＭＯＳトランジスタＴ２４はオフする。ＭＯＳトランジスタＴ２４がオフすると、半導体回路２は、ノードＮＤ１とノードＮＤ２の間に、ＭＯＳトランジスタＴ２１、ＭＯＳトランジスタＴ２２およびＭＯＳトランジスタＴ２３が直列に接続された構成とみなされる。
【００４０】
このとき、図６（ｂ）に示すように、信号ＳＡがＬからＨへ変化すると、インバータＩＶ１の伝搬遅延時間Ｔｄ１を経過後、信号ＳＢがＨからＬへ変化する。その後、さらにインバータＩＶ２の伝搬遅延時間Ｔｄ２を経過後、信号ＳＤがＬからＨへ変化する。
【００４１】
したがって、インバータＩＶ１の伝搬遅延時間Ｔｄ１の期間、ＭＯＳトランジスタＴ２１とＭＯＳトランジスタＴ２３はともにオンするが、ＭＯＳトランジスタＴ２２は、信号ＳＤがＬのままであるのでオフのままである。
【００４２】
そのため、図６（ｃ）に示すように、ノードＮＤ１とノードＮＤ２の間に直列に接続されたＭＯＳトランジスタＴ２１、ＭＯＳトランジスタＴ２２およびＭＯＳトランジスタＴ２３が同時にオンすることがなく、ノードＮＤ１とノードＮＤ２の間に導通経路が形成されることがない。
【００４３】
このような本実施形態によれば、第１の実施形態と同様、ノードＮＤ１およびノードＮＤ２とノードＮＤ４との間に形成される導通経路がＭＯＳトランジスタＴ２４を共有していても、ＭＯＳトランジスタＴ２４がオフしたときにノードＮＤ１とノードＮＤ２の間に導通経路が形成されることを防止することができる。また、第１の実施形態よりも、半導体回路を形成するＭＯＳトランジスタの数を少なくすることができる。
【００４４】
（第３の実施形態）
図７は、第３の実施形態のフリップフロップ回路の構成の例を示す回路図である。この回路の基本構成は、本出願人の既出願の考案（特開２０１１−１７１９１６号公報、図８）にもとづいている。
【００４５】
本実施形態のフリップフロップ回路３は、マスタラッチ３１と、スレーブラッチ３２と、スレーブラッチ３２の出力を反転させて出力信号Ｑを出力するインバータＩＶ３と、により構成される。マスタラッチ３１およびスレーブラッチ３２には、それぞれ第１の実施形態の半導体回路１が組み込まれている。
【００４６】
マスタラッチ３１の半導体回路１は、ノードＮＤ１とノードＮＤ３の間に直列に接続されたＮＭＯＳトランジスタＮ３１１およびダイオード接続のＮＭＯＳトランジスタＮ３１２と、ノードＮＤ２とノードＮＤ３の間に直列に接続されたＮＭＯＳトランジスタＮ３１３およびダイオード接続のＮＭＯＳトランジスタＮ３１４と、ノードＮＤ３とノードＮＤ４の間に接続されたＮＭＯＳトランジスタＮ３１５とにより構成されている。
【００４７】
スレーブラッチ３２の半導体回路１は、ノードＮＤ１とノードＮＤ３の間に直列に接続されたＮＭＯＳトランジスタＮ３２１およびダイオード接続のＮＭＯＳトランジスタＮ３２２と、ノードＮＤ２とノードＮＤ３の間に直列に接続されたＮＭＯＳトランジスタＮ３２３およびダイオード接続のＮＭＯＳトランジスタＮ３２４と、ノードＮＤ３とノードＮＤ４の間に接続されたＮＭＯＳトランジスタＮ３２５とにより構成されている。
【００４８】
図８は、本実施形態のフリップフロップ回路３を論理ゲートレベルで表した回路図である。
【００４９】
マスタラッチ３１は、ＡＮＤ−ＮＯＲ型複合ゲートＡＮＲ３１１とＡＮＲ３１２が、たすき掛け接続されている。複合ゲートＡＮＲ３１１の出力Ａが、複合ゲートＡＮＲ３１２のＮＯＲゲートへ入力され、複合ゲートＡＮＲ３１２の出力Ｂが、複合ゲートＡＮＲ３１１のＡＮＤゲートへ入力される。また、複合ゲートＡＮＲ３１２の出力ＢをインバータＩＶ３１で反転させた信号Ｃが、複合ゲートＡＮＲ３１２のＡＮＤゲートへ入力される。また、複合ゲートＡＮＲ３１１のＡＮＤゲートおよび複合ゲートＡＮＲ３１２のＡＮＤゲートへクロック信号ＣＫが入力される。
【００５０】
スレーブラッチ３２は、ＡＮＤ−ＮＯＲ型複合ゲートＡＮＲ３２１とＡＮＲ３２２が、たすき掛け接続されている。複合ゲートＡＮＲ３２１の出力Ｅが、複合ゲートＡＮＲ３２２のＮＯＲゲートへ入力され、複合ゲートＡＮＲ３２２の出力Ｆが、複合ゲートＡＮＲ３２１のＮＯＲゲートへ入力される。また、複合ゲートＡＮＲ３２１のＡＮＤゲートへマスタラッチ３１から出力Ｂが入力され、複合ゲートＡＮＲ３２２のＡＮＤゲートへ出力Ｂの反転信号である出力Ｃが入力される。また、複合ゲートＡＮＲ３２１のＡＮＤゲートおよび複合ゲートＡＮＲ３２２のＡＮＤゲートへクロック信号ＣＫが入力される。
【００５１】
図７に示す回路では、マスタラッチ３１の半導体回路１は、ノードＮＤ１が複合ゲートＡＮＲ３１１の出力Ａに接続され、ノードＮＤ２が複合ゲートＡＮＲ３１２の出力Ｂに接続され、ノードＮＤ４が接地端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＮ３１１のゲート端子へ出力Ｂが入力され、ＮＭＯＳトランジスタＮ３１３のゲート端子へ、ＰＭＯＳトランジスタＰ３１３とＮＭＯＳトランジスタＮ３１８とで構成されるインバータＩＶ３１により出力Ｂを反転させた出力Ｃが入力され、ＮＭＯＳトランジスタＮ３１５のゲート端子へクロック信号ＣＫが入力される。
【００５２】
この接続により、マスタラッチ３１では、複合ゲートＡＮＲ３１１のＡＮＤゲートと複合ゲートＡＮＲ３１２のＡＮＤゲートが、クロック信号ＣＫが入力されるＮＭＯＳトランジスタＮ３１５を共有する回路が形成される。
【００５３】
また、半導体回路１を用いることにより、クロック信号ＣＫがＬでＮＭＯＳトランジスタＮ３１５がオフしたときに、複合ゲートＡＮＲ３１１の出力Ａと複合ゲートＡＮＲ３１２の出力Ｂとの間に導通経路が形成されることが防止される。
【００５４】
スレーブラッチ３２の半導体回路１は、ノードＮＤ１が複合ゲートＡＮＲ３２１の出力Ｅに接続され、ノードＮＤ２が複合ゲートＡＮＲ３２２の出力Ｆに接続され、ノードＮＤ４が接地端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＮ３２１のゲート端子へ出力Ｂが入力され、ＮＭＯＳトランジスタＮ３２３のゲート端子へ出力Ｃが入力され、ＮＭＯＳトランジスタＮ３２５のゲート端子へクロック信号ＣＫが入力される。
【００５５】
この接続により、スレーブラッチ３２では、複合ゲートＡＮＲ３２１のＡＮＤゲートと複合ゲートＡＮＲ３２２のＡＮＤゲートが、クロック信号ＣＫが入力されるＮＭＯＳトランジスタＮ３２５を共有する回路が形成される。
【００５６】
また、半導体回路１を用いることにより、クロック信号ＣＫがＬでＮＭＯＳトランジスタＮ３２５がオフしたときに、複合ゲートＡＮＲ３２１の出力Ｅと複合ゲートＡＮＲ３２２の出力Ｆとの間に導通経路が形成されることが防止される。
【００５７】
このような本実施形態によれば、マスタラッチとスレーブラッチで半導体回路１を用いることにより、それぞれのラッチで、クロック信号が入力されるＮＭＯＳトランジスタを共有する回路を形成することができるので消費電流を低減できるとともに、ラッチを構成するたすき掛け接続の２つの複合ゲートの出力の間に導通経路が形成されることを防止することができる。
【００５８】
（第４の実施形態）
図９は、第４の実施形態のフリップフロップ回路の構成の例を示す回路図である。本実施形態のフリップフロップ回路４の基本構成は、第３の実施形態のフリップフロップ回路３と同じである。本実施形態のフリップフロップ回路４も、論理ゲートレベルで表すと、図８に示される回路となる。
【００５９】
本実施形態のフリップフロップ回路４が第３の実施形態のフリップフロップ回路３と異なる点は、マスタラッチ４１およびスレーブラッチ４２に、第１の実施形態の半導体回路１に代わりに第２の実施形態の半導体回路２が組み込まれ、出力Ｃを反転させた出力Ｇを出力するインバータＩＶ４が追加されている点である。
【００６０】
マスタラッチ４１の半導体回路２は、ノードＮＤ１とノードＮＤ３の間に直列に接続されたＮＭＯＳトランジスタＮ４１１およびＮＭＯＳトランジスタＮ４１２と、ノードＮＤ２とノードＮＤ３の間に接続されたＮＭＯＳトランジスタＮ４１３と、ノードＮＤ３とノードＮＤ４の間に接続されたＮＭＯＳトランジスタＮ４１４とにより構成されている。
【００６１】
マスタラッチ４１の半導体回路２は、ノードＮＤ１が複合ゲートＡＮＲ３１１の出力Ａに接続され、ノードＮＤ２が複合ゲートＡＮＲ３１２の出力Ｂに接続され、ノードＮＤ４が接地端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＮ４１１のゲート端子へ出力Ｂが入力され、ＮＭＯＳトランジスタＮ４１３のゲート端子へ出力Ｂを反転させた出力Ｃが入力され、ＮＭＯＳトランジスタＮ４１２のゲート端子へ出力Ｃを反転させた出力Ｇが入力され、ＮＭＯＳトランジスタＮ４１４のゲート端子へクロック信号ＣＫが入力される。
【００６２】
この接続により、マスタラッチ４１では、複合ゲートＡＮＲ３１１のＡＮＤゲートと複合ゲートＡＮＲ３１２のＡＮＤゲートが、クロック信号ＣＫが入力されるＮＭＯＳトランジスタＮ４１４を共有する回路が形成される。
【００６３】
また、半導体回路２を用いることにより、クロック信号ＣＫがＬでＮＭＯＳトランジスタＮ４１４がオフしたときに、複合ゲートＡＮＲ３１１の出力Ａと複合ゲートＡＮＲ３１２の出力Ｂとの間に導通経路が形成されることが防止される。
【００６４】
スレーブラッチ４２の半導体回路２は、ノードＮＤ１とノードＮＤ３の間に直列に接続されたＮＭＯＳトランジスタＮ４２１およびＮＭＯＳトランジスタＮ４２２と、ノードＮＤ２とノードＮＤ３の間に接続されたＮＭＯＳトランジスタＮ４２３と、ノードＮＤ３とノードＮＤ４の間に接続されたＮＭＯＳトランジスタＮ４２４とにより構成されている。
【００６５】
スレーブラッチ４２の半導体回路２は、ノードＮＤ１が複合ゲートＡＮＲ３２１の出力Ｅに接続され、ノードＮＤ２が複合ゲートＡＮＲ３２２の出力Ｆに接続され、ノードＮＤ４が接地端子ＧＮＤに接続される。また、ＮＭＯＳトランジスタＮ４２１のゲート端子へ出力Ｂが入力され、ＮＭＯＳトランジスタＮ４２３のゲート端子へ出力Ｂを反転させた出力Ｃが入力され、ＮＭＯＳトランジスタＮ４２２のゲート端子へ出力Ｃを反転させた出力Ｇが入力され、ＮＭＯＳトランジスタＮ４２４のゲート端子へクロック信号ＣＫが入力される。
【００６６】
この接続により、スレーブラッチ４２では、複合ゲートＡＮＲ３２１のＡＮＤゲートと複合ゲートＡＮＲ３２２のＡＮＤゲートが、クロック信号ＣＫが入力されるＮＭＯＳトランジスタＮ４２４を共有する回路が形成される。
【００６７】
また、半導体回路２を用いることにより、クロック信号ＣＫがＬでＮＭＯＳトランジスタＮ４２４がオフしたときに、複合ゲートＡＮＲ３２１の出力Ｅと複合ゲートＡＮＲ３２２の出力Ｆとの間に導通経路が形成されることが防止される。
【００６８】
このような本実施形態によれば、マスタラッチとスレーブラッチで半導体回路２を用いることにより、それぞれのラッチで、クロック信号が入力されるＮＭＯＳトランジスタを共有する回路を形成することができるので消費電流を低減できるとともに、ラッチを構成するたすき掛け接続の２つの複合ゲートの出力の間に導通経路が形成されることを防止することができる。
【００６９】
以上説明した少なくとも１つの実施形態の半導体回路およびフリップフロップ回路によれば、ＭＯＳトランジスタを共有しても２つのノード間の導通を防止することができる。
【００７０】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
１、１Ａ、２、２Ａ  半導体回路
３、４  フリップフロップ回路
３１、４１  マスタラッチ
３２、４２  スレーブラッチ
Ｔ１１〜Ｔ１５、Ｔ２１〜Ｔ２４  ＭＯＳトランジスタ
Ｎ３１１〜Ｎ３１５、Ｎ３２１〜Ｎ３２５、Ｎ４１１〜Ｎ４１４、Ｎ４２１〜Ｎ４２４  ＮＭＯＳトランジスタ
【図１】
2016082533.tif 000003
【図２】
2016082533.tif 000004
【図３】
2016082533.tif 000005
【図４】
2016082533.tif 000006
【図５】
2016082533.tif 000007
【図６】
2016082533.tif 000008
【図７】
2016082533.tif 000009
【図８】
2016082533.tif 000010
【図９】
2016082533.tif 000011