(57)【要約】【課題】本発明は、下地層と半導体層との間におけるパターンの位置合わせの精度を向上させることを目的とする。【解決手段】基板上に印刷されたインク材料パターンを改質したパターンが形成された下地層に半導体層のパターンを形成する方法であって、下地層に形成するインク材料パターンの設計上の位置に対する改質したパターンの位置のずれに対応して開口位置が補正されたマスクを用いて、下地層の所定の位置に半導体層のパターンを成膜するパターン形成方法が提供される。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板上に印刷されたインク材料パターンを改質したパターンが形成された下地層に半導体層のパターンを形成する方法であって、
前記下地層に形成するインク材料パターンの設計上の位置に対する前記改質したパターンの位置のずれに対応して開口位置が補正されたマスクを用いて、前記下地層の所定の位置に前記半導体層のパターンを成膜するパターン形成方法。
【請求項２】
前記補正されたマスクは、
前記基板上に印刷されたインク材料パターンを改質したパターンの位置情報を計測する第１の工程と、
前記第１の工程で計測された位置情報と、前記下地層に形成するインク材料パターンの設計上の位置情報とに基づく位置のずれに対応した前記開口位置を補正するための補正済設計データを算出する第２の工程と、
前記第２の工程で算出された補正済設計データに基づきマスクを加工する第３の工程と、
を含む工程によって作製されたマスクである請求項１に記載のパターン形成方法。
【請求項３】
前記補正されたマスクは、
前記基板上に印刷されたインク材料パターンを改質したパターンの位置情報を計測する第１の工程と、
予め作製された、複数の前記開口位置が補正されたマスクのうちから、前記第１の工程で計測された位置情報に基づき一のマスクを選択する第４の工程と、
を含む工程によって選択されたマスクである請求項１に記載のパターン形成方法。
【請求項４】
前記基板は、樹脂製フィルム基板である請求項１乃至３の何れか一項に記載のパターン形成方法。
【請求項５】
前記半導体層のパターンは、半導体材料を蒸発させることによって成膜される請求項１乃至４の何れか一項に記載のパターン形成方法。
【請求項６】
前記補正されたマスクは、前記基板の１又は複数のロットごとに作製される請求項２乃至５の何れか一項に記載のパターン形成方法。
【請求項７】
下地層に形成するインク材料パターンの設計上の位置に対する改質したパターンの位置のずれに対応して開口位置が補正されたマスクを用いて、前記下地層の所定の位置に半導体層のパターンを成膜するパターン形成方法を用いて作製された電子デバイス。
【請求項８】
基板上に印刷されたインク材料パターンを改質したパターンが形成された下地層に半導体層のパターンを形成するパターン形成装置であって、
前記下地層に形成するインク材料パターンの設計上の位置に対する前記改質したパターンの位置のずれに対応して開口位置が補正されたマスクを用いて、前記下地層の所定の位置に前記半導体層のパターンを成膜することにより電子デバイス用パターンを形成するパターン形成装置。
【請求項９】
基板上に半導体層のパターンを形成する方法であって、
基板上に形成されているインク材料パターンの設計上の位置と改質処理後の前記インク材料パターンの実際の位置とのずれに対応して開口位置が補正されたマスクを用いて、前記半導体層のパターンを成膜するパターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン形成方法、電子デバイス及びパターン形成装置に関する。
【背景技術】
【０００２】
軽い、壊れにくい、フレキシブル化が容易等の特性を持つ有機材料を使用したエレクトロニクスデバイスは、照明、電子ペーパー、太陽電池等、多岐に渡たる有望市場にて利用の可能性が検討されている。また、有機材料を使用したエレクトロニクスデバイスは、ケイ素（Ｓｉ）等の無機・金属材料に性能面では未だ及ばない点があるが、安価に作製できるなどの利点を生かしてユニークなアプリケーションの開拓が期待されている。有機材料を使用したエレクトロニクスデバイスが安価に作製できる理由としては、有機材料は溶液化が可能で、印刷法等によるボトムアップ作製法が適用できることによる。
【０００３】
図１に有機ＴＦＴ（Thin Film Transistor）アレイを作製するための印刷プロセスの一例を示す。印刷法としては、例えば、特許文献１に開示された反転印刷法を使用することができる。反転印刷とは、一様にインクを塗った例えばＰＤＭＳ（シリコーンゴム）からなるブランケット板から印刷したいパターンの反転パターンを持つ凸版で不要インクを除き、被転写基板（フィルム）を上記平面基板に接触させ、インクを転写して印刷する手法である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３６８９５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、印刷法を用いて基板上にパターン形成された下地層上に、半導体層のパターンを形成すると、下地層の改質時に基板が収縮して両者のパターンに相対的位置ずれが発生する場合がある。
【０００６】
そこで、本発明の一つの案では、下地層のパターンと半導体層のパターンとの位置合わせの精度を向上させることが可能なパターン形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一つの案では、基板上に印刷されたインク材料パターンを改質したパターンが形成された下地層に半導体層のパターンを形成する方法であって、下地層に形成するインク材料パターンの設計上の位置に対する改質したパターンの位置のずれに対応して開口位置が補正されたマスクを用いて、下地層の所定の位置に半導体層のパターンを成膜するパターン形成方法が提供される。
【発明の効果】
【０００８】
一態様によれば、下地層のパターンと半導体層のパターンとの位置合わせの精度を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】有機ＴＦＴアレイの作製工程を示した図である。
【図２】有機ＴＦＴアレイの断面図である。
【図３】一実施形態に係る樹脂製フィルム基板の変形を示す図である。
【図４】第１実施形態に係る有機ＴＦＴアレイの作製工程を示す図である。
【図５】第１実施形態に係るマスク作製装置の構成図である。
【図６】第２実施形態に係る有機ＴＦＴアレイの作製工程を示す図である。
【図７】第２実施形態に係るマスク選択装置の構成図である。
【図８】一実施形態に係る蒸着装置の概略を示す模式図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について添付の図面を参照しながら説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省く。
【００１１】
[電子デバイスの製造工程]
はじめに、有機ＴＦＴ（Thin Film Transistor）アレイを作製するための印刷プロセスについて説明する。ここでは、印刷法として反転印刷法を使用する。反転印刷とは、一様にインクを塗った、例えばＰＤＭＳからなるブランケット板から印刷したいパターンの反転パターンを持つ凸版で不要インクを除き、被転写基板（フィルム）を上記平面基板に接触させインクを転写して印刷する手法である。
【００１２】
図１は、有機ＴＦＴアレイの作製プロセスフローの一例を示す。樹脂製フィルム基板として１２０μｍ厚のポリカーボネート（ＰＣ）フィルムを使用した。
【００１３】
基板を投入し、基板の事前加熱処理後、第１層では、ゲート（gate）層を形成する。ＰＣフィルムの被印刷面を除電し、ダスト等を除去する。ナノ銀インクを使って反転印刷によりゲートパターンを形成する。これにより、図２に示したゲート層１０が基板上に印刷される。この状態で、オーブンで１８０℃、３０分加熱してナノ銀インクを改質する。その後約３時間室温で放置し、ＰＣフィルム特性の回復を待つ。
【００１４】
第２層では、ゲート絶縁（insulator）層を形成する。まず、ゲートパターンが形成された被印刷面をスピン洗浄し、汚れを除去する。続いてＵＶ照射で汚れ除去と配線上の濡れ性の向上を図り、最後に除電しダストの除去を行う。次に、ゲート絶縁層（ＰＶＰ：ポリビニルフェノール）を約１μｍ厚に塗布する。これにより、図２に示したゲート絶縁層２０がゲート層１０を覆うように形成される。この状態で、オーブンで１７０℃、６０分加熱してゲート絶縁層２０を改質する。その後約３時間室温で放置し、ＰＣフィルム特性の回復を待つ。
【００１５】
第３層では、ソース（source）−ドレイン（drain）層を形成する。ゲート絶縁層２０（ＰＶＰ）の塗布面を除電し、ダスト等を除去する。ナノ銀インクを使って反転印刷によりソース−ドレインパターンを形成する。これにより、図２に示したソース−ドレイン層３０、４０がゲート絶縁層２０（ＰＶＰ）上に印刷される。オーブンで１８０℃、３０分加熱してナノ銀インクを改質する。その後約３時間室温で放置し、ＰＣフィルム特性の回復を待つ。
【００１６】
第４層では、半導体（semiconductor）層を形成する。ゲート絶縁層２０（ＰＶＰ）上にソース−ドレインパターンが形成された被印刷面をウェット洗浄し、有機物の汚れを除去する。続いて除電しダストの除去を行う。Ｐ３ＨＴインクを使って反転印刷により半導体層パターンを形成する。これにより、図２に示した半導体層５０がソース−ドレイン層３０、４０間に形成される。塗布後すぐに窒素雰囲気のグローブボックスに入れ、ホットプレートで１５０℃、１５分加熱する。その後、窒素雰囲気のグローブボックス中で約３時間放置し、ＰＣフィルム特性の回復を待つ。
【００１７】
作製した有機ＴＦＴの電気特性は、窒素（Ｎ２）雰囲気のグローブボックス中でテスターを使い計測した。
【００１８】
第５層では、パッシベーション（passivation）層を形成する。半導体材料にダメージを与えるウェット洗浄やＵＶ照射等は行わず、反転印刷で１μｍ厚のフッ素系樹脂（ＣＹＴＯＰ（登録商標））膜を形成する。オーブンで１５０℃、２０分加熱する。これにより、図２に示したパッシベーション層６０がゲート絶縁層２０上に形成される。
【００１９】
上述で試作したフレキシブル有機ＴＦＴアレイは、改質プロセスを４回経て、ＰＣフィルム表面上に構造体が作りこまれているが基板自体に反りや局所的な歪みは全く観察されない。また、ＰＣフィルム基板を曲げる動作を繰り返し行っても印刷パターンが基板から剥がれるようなこともない。
【００２０】
しかしながら、上述した作製プロセスは、特性のばらつきや、トランジスタ性能の点で実用化に向けた課題を有する。これは、有機半導体層を印刷プロセスによって成膜した場合、半導体層がチャネル部で規則正しく配向しないことや均一に半導体層が塗布できないことなどが主な原因と考えられる。
【００２１】
これに対して、半導体層を印刷プロセスではなく、真空プロセスによって成膜すると配向性を気にすることなく容易に均一な膜が得られる。このため、真空プロセスを用いて形成された半導体層は、印刷プロセスを用いて形成された半導体層と比較して、現状では１０倍以上のトランジスタ性能を容易に達成することができる。
【００２２】
以下に、半導体層を印刷プロセスで形成する場合と真空プロセスで形成する場合のそれぞれの特徴を列記する。なお、半導体層以外の層は、いずれのプロセスにおいても印刷法で行う。
（１）真空プロセスは、半導体層以外の層を形成する印刷装置とは別に成膜装置が必要となることから、コストとフットプリントが増大する。
（２）印刷プロセスは、半導体材料の特性低下を抑制するために、半導体層の印刷を行うときと他の配線や絶縁層の印刷を行うときとでブランケットを交換する必要がある。
（３）印刷プロセスでは、半導体材料をインク化して成膜するため、半導体材料をそのまま使用する真空プロセスと比較して材料費が増大する。
（４）真空プロセスのほうが印刷プロセスより安定して高性能が得られる。
（５）真空プロセスでは成膜後の改質（焼成）工程が不要であり、基板温度を室温に抑えることができる。
（６）真空プロセスは印刷プロセスと比較して成膜時間が長くなる。
（７）真空プロセス、印刷プロセス共に変形した基板に半導体層のパターンを合わせこむことができない。
【００２３】
以上、半導体層を印刷プロセスで形成する場合と真空プロセスで形成する場合のそれぞれの特徴を説明したが、項目ごとに比較した結果を表１に示す。
【００２４】
【表１】
2016092185.tif 000003
以下、表１を参照しながら、半導体層を印刷プロセスで形成する場合と真空プロセスで形成する場合のそれぞれの優位性について説明する。
【００２５】
表１に示すように、半導体層を印刷プロセスで形成する場合は、半導体層以外の層を印刷する際に使用する装置と同一装置を用いることができ、導入コストを抑制できる。
【００２６】
一方、半導体層を真空プロセスで形成する場合は、半導体材料をインク化する工程が不要であるため半導体材料費を低減することができ、化学構造を維持した状態で膜形成ができることから高いトランジスタ性能が容易に得られる。また、成膜後に改質（焼成）プロセスが不要であることから、成膜と改質の合計時間を短縮することができると共に基板の収縮がない。
【００２７】
以上のように、印刷プロセスと真空プロセスとの間には、それぞれに異なる優位性があり、どちらのプロセスを採用するかは、目的に合わせて任意に選択することができる。
【００２８】
しかしながら、いずれのプロセスを選択しても、基板上に印刷されたインク材料パターンを改質した下地層のパターンと半導体層のパターンとの間の位置合わせは必要であり、両者の間に位置ずれが発生する。これは、下地層のインク材料パターンを改質する際の熱処理によって基板が変形することが主な要因である。
【００２９】
図３は、一実施形態に係る樹脂製フィルム基板の変形例を示す図であり、２００ｍｍ角の樹脂製フィルム基板がインク材料パターンの改質のために加熱された時の基板変形量を測定した結果を示している。ここで、黒実線の格子で示した焼成前の基板上のインク材料パターンの設計上の位置は、焼成前の基板上のインク材料パターンの位置と概ね等しい。
【００３０】
図３に示すように、樹脂製フィルム基板上に形成された下地層の印刷パターンの配置が、インク材料パターンの改質による基板変形で、焼成前の基板上のインク材料パターンの設計上の位置に対して内側にずれている（菱形で示す）。このずれ量は、図中の矢印で示すように、最大で２０μｍ程度である。
【００３１】
このため、樹脂製フィルム基板上の対角２箇所に設けられた位置合わせマーク（図３）と版の位置合わせマークとを合わせようとしても、両者のパターンは所望する設計上の位置では重ならない。
【００３２】
そこで、以下に説明する実施形態では、下地層のパターンと半導体層のパターンとの位置合わせの精度を向上させるパターン形成方法を提案する。その際、本実施形態では、動作に信頼性が持てるデバイスを作製することができることから、半導体層を真空プロセスで形成する。以下、第１実施形態に係るパターン形成方法を用いた有機ＴＦＴアレイの作製方法を図４及び図５を参照しながら説明する。
【００３３】
＜第１実施形態＞
[有機ＴＦＴアレイの作製工程]
第１実施形態に係るパターン形成方法を用いた有機ＴＦＴアレイの作製工程のフローチャートを図４に示す。
【００３４】
図４に示すように、まず樹脂製フィルム基板を、後に示す改質工程で基板に加わる最大負荷相当（１８０℃、６０分）で事前に加熱し、基板の初期の歪を解放させる（Ｓ２０）。次に、基板を洗浄、すなわち除電してパーティクルを除去する（Ｓ２１）。
【００３５】
次に、反転印刷機でナノ銀インクを用いてゲート層のパターンを印刷する（Ｓ２２）。ステップＳ２２は、メタル層を形成するための第１のインク材料パターンを印刷する第１のパターン形成工程の一例である。
【００３６】
印刷後ただちにゲート絶縁層の塗布工程にて、例えば、スピンコート法やスリットノズルコート法でＰＶＰ（ポリビニルフェノール樹脂）を全面塗布する（Ｓ２３）。ステップＳ２３は、第１のパターン形成工程後、絶縁材料を塗布する塗布工程の一例である。
【００３７】
ＰＶＰ塗布後の基板を乾燥炉に送り、ＰＶＰ表面がべとつかない程度まで短時間低温で乾燥させる（Ｓ２４）。
【００３８】
乾燥後、反転印刷機でナノ銀インクを用いてソース−ドレイン層のパターンを印刷する（Ｓ２５）。ステップＳ２５は、塗布工程後、前記印刷された第１のインク材料パターンの位置に応じた位置に、メタル層を形成するための第２のインク材料パターンを印刷する第２のパターン形成工程の一例である。
【００３９】
その後、ゲート層、ソース層、ドレイン層の３層が形成された基板を熱平衡加熱手段、例えば、オーブン改質炉で一体的に加熱する（Ｓ２６）。ステップＳ２６は、第２のパターン形成工程後、第１のインク材料パターン、絶縁材料及び第２のインク材料パターンを一体的に改質する改質工程の一例である。
【００４０】
改質の際、前記第１のインク材料パターン、前記絶縁材料及び前記第２のインク材料パターンのうち最も改質しにくい材料の改質条件に基づき、３層を一体的に改質してもよい。第１実施形態の場合、加熱条件は３層のうちで最も温度と時間が厳しい１８０℃、６０分に設定する。これにより、各層を改質し、各層を所望の電気特性にすることができる。その後、生成した積層膜を冷却する（Ｓ２７）。
【００４１】
なお、第１のインク材料パターン及び第２のインク材料パターンのインク材料は、１ミクロン又は１ミクロン未満のナノ材料を含む材料から構成されてもよい。また、改質工程及び乾燥工程以外の工程では、前記第１のインク材料パターン、前記ゲート絶縁材料及び前記第２のインク材料パターンを加熱及び乾燥しなくてもよい。
【００４２】
続いて、後に示す半導体層を成膜する成膜工程（マスク蒸着）で使用するマスクの変更が必要かどうかを判定する（Ｓ２８）。
【００４３】
第１実施形態では、マスクの変更が必要であるかどうかの判定は、現在の基板のロット番号を取得して、先行する基板のロット番号と異なるかどうかによって行う。すなわち、現在の基板のロット番号が先行する基板のロット番号と異なる場合にマスク変更要求を出し、現在の基板のロット番号と先行する基板のロット番号が同一である場合にはマスク変更要求を出さないようにする。
【００４４】
なお、マスクの変更が必要であるかどうかの判定は、上記に限定されるものではなく、例えば、工程を通過した基板枚数が所定の枚数となったときにマスク変更要求を出すようにしても良い。この判定は、管理者が行っても良いし、ハードウェアにより制御しても良いし、ソフトウェアにより制御しても良い。
【００４５】
マスク変更要求がない場合には、ゲート絶縁層（ＰＶＰ）上にソース−ドレインパターンが形成された被印刷面をウェット洗浄し、有機物の汚れを除去する。続いて除電しダストの除去を行う（Ｓ３０）。
【００４６】
マスク変更要求がある場合には、新たなマスクを作製（Ｓ２９−１）後、ゲート絶縁層（ＰＶＰ）上にソース−ドレインパターンが形成された被印刷面をウェット洗浄し、有機物の汚れを除去する。続いて除電しダストの除去を行う（Ｓ３０）。なお、新たなマスクを作製する工程については後述する。
【００４７】
次に、蒸着装置（図８参照）を用いて、半導体材料を蒸発させることによって、マスクをした基板に半導体層パターンを形成する（Ｓ３１）。このとき、マスク変更要求がなかった場合には、先行する基板で用いたマスクを使用し、マスク変更要求があった場合には、新たに作製したマスクを使用してマスク蒸着を行う。
【００４８】
ここで、基板とマスクとは、蒸着装置に搬入される前に、基板とマスクのそれぞれの位置合わせマークを合わせることによって位置決めする。第１実施形態では、図３に示すように、座標（Ｘ，Ｙ）＝（０，０）近傍と座標（Ｘ，Ｙ）＝（２００，２００）近傍の対角２箇所に設けた位置合わせマークを位置決めのために用いるが、位置合わせマークの位置及び数量はこれに限定されるものではない。
【００４９】
また、第１実施形態では、半導体材料として有機材料のペンタセンを用いるが、これに限定されるものではなく、例えば、シリコン等の無機材料を用いることもできる。
【００５０】
また、第１実施形態では、半導体層を成膜する真空プロセスとして、蒸着法を用いるが、これに限定されるものではなく、例えば、スパッタ法やＣＶＤ（Chemical Vapor Deposition）法等の成膜方法を用いることもできる。
【００５１】
また、第１実施形態では、半導体層の下地層となるゲート層、ゲート絶縁層及びソース−ドレイン層を三層一体改質する場合を説明したが、これに限定されるものではない。例えば、電子デバイスの製造工程の一例において説明したように、半導体層の下地層となるゲート層、ゲート絶縁層及びソース−ドレイン層をそれぞれ改質する形態であっても良い。
【００５２】
[マスク作製方法]
第１実施形態に係るパターン形成方法におけるマスク作製方法の一例を、図５を参照しながら説明する。
【００５３】
図５に示すように、マスク作製は、座標測定装置１００及びマスク加工装置１０４を含むマスク作製装置によって行う。座標測定装置１００は、計測手段１０１、演算手段１０２及び記憶手段１０３を有する。
【００５４】
まず、マスク変更確認（図４のＳ２８）において、マスク変更要求が出された場合、基板が座標測定装置１００に搬入される。
【００５５】
図３に示すように、搬入された基板の一端が下地層に形成するインク材料パターンの設計値の座標（Ｘ，Ｙ）＝（０，０）に一致するように位置決めを行う。計測手段１０１は、位置決めされた基板上に設けられた格子状の複数の基準マーク（菱形で示す）の座標を計測し、計測した位置情報を演算手段１０２に伝送する（第１の工程）。
【００５６】
なお、計測が完了した基板は、座標測定装置１００から搬出される。
【００５７】
演算手段１０２は、第１の工程で計測された基準マークの位置情報と、下地層に形成するインク材料パターンの設計上の位置情報とに基づく位置のずれに対応してマスクの開口位置を補正するための補正済設計データを算出する（第２の工程）。演算手段１０２は、算出された補正済設計データを記憶手段１０３及びマスク加工装置１０４にそれぞれ伝送する。
【００５８】
記憶手段１０３は、マスク作製が行われるたびに補正済設計データを、マスクを識別するマスクＩＤと紐付けて記憶する。
【００５９】
なお、下地層に形成するインク材料パターンの設計上の位置情報は、予め記憶手段１０３に記憶されており、演算手段１０２が記憶手段１０３から読み出すことが可能である。
【００６０】
第２の工程で算出された補正済設計データを元に、マスク加工装置１０４は、開口位置が所望の位置に補正されるようにマスクを加工する（第３の工程）。
【００６１】
以上、マスク作製方法について説明したが、これ限定されるものでない。例えば、第１の工程で計測した位置情報と、下地層に形成するインク材料パターンの設計上の位置情報との差分を演算手段１０２に伝送しても良い。
【００６２】
演算手段１０２は、図示しないＣＰＵ（Central  Processing  Unit）、ＲＯＭ（Read  Only  Memory）、ＲＡＭ（Random  Access  Memory）を有する。ＣＰＵはたとえば記憶手段１０３に格納された各種データ及びプログラムに従ってマスク作製の制御を実行する。記憶手段１０３は、例えば半導体メモリ、磁気ディスク、または光学ディスクなどを用いてＲＡＭ、ＲＯＭとして実現されうる。
【００６３】
例えば、マスク作製を実行するために行われる各種の演算処理のプログラムや補正済設計データは、記憶手段１０３に格納して提供される。これらの演算処理のプログラムや補正済設計データは、図示しないドライバを介して記憶手段１０３に読み込まれるものであってもよく、また、図示しないネットワークからダウンロードされて記憶手段１０３に格納されるものであってもよい。
【００６４】
また、上記各部の機能を実現するために、ＣＰＵに代えてＤＳＰ（Digital  Signal  Processor）が用いられてもよい。なお、演算手段１０２の機能は、ソフトウェアを用いて動作することにより実現されてもよく、ハードウェアを用いて動作することにより実現されてもよい。
【００６５】
[効果]
次に、第１実施形態のパターン形成方法を用いた電子デバイスの製造の効果について説明する。
【００６６】
下地層であるゲート層、ゲート絶縁層、ソース−ドレイン層を樹脂製フィルム基板上に印刷後、改質すると、樹脂製フィルム基板は収縮する。これにより、下地層上のパターンと半導体層のパターンとの位置ずれが生じる。
【００６７】
しかし、第１実施形態では、以上のマスク作製方法により、変形した基板の位置情報に対応して開口位置が補正されたマスクを用いて半導体層を成膜することが可能である。これにより、下地層のパターンと半導体層のパターンとの位置合わせの精度を向上させることができる。
【００６８】
すなわち、半導体層を精度良くチャネル部に形成することができ、更に、真空プロセスにより、印刷プロセスよりも特性上ばらつきのない半導体材料を形成できるため、高いトランジスタ性能を得ることができる。
【００６９】
以上から、第１実施形態による作製プロセスで作製したＴＦＴは、これまでの作製プロセスで作製したＴＦＴと比較して、位置ずれを格段に抑制することができ、極めて大きな効果を有する。
【００７０】
以上に説明したように、第１実施形態に係るパターン形成方法によれば、下地層のパターンと半導体層のパターンとの位置ずれを抑制し、精度良く位置合わせができる。
【００７１】
次に、第２実施形態に係る有機ＴＦＴアレイの作製方法を図６及び図７を参照しながら説明する。
【００７２】
＜第２実施形態＞
[有機ＴＦＴアレイの作製工程]
第２実施形態に係るパターン形成方法を用いた有機ＴＦＴアレイの作製工程のフローチャートを図６に示す。
【００７３】
第２実施形態に係る下地層（ゲート層、ゲート絶縁層、ソース−ドレイン層）の形成は、第１実施形態と同様であるので、省略する。
【００７４】
図６に示すように、Ｓ２０からＳ２７で形成された基板上の積層膜に対して、後に示す半導体層を成膜する成膜工程（マスク蒸着）で使用するマスクの変更が必要かどうかを判定する（Ｓ２８）。
【００７５】
第２実施形態では、第１実施形態と同様に、マスクの変更が必要であるかどうかの判定は、現在の基板のロット番号を取得して、先行する基板のロット番号と異なるかどうかによって行う。すなわち、現在の基板のロット番号が先行する基板のロット番号と異なる場合にマスク変更要求を出し、現在の基板のロット番号と先行する基板のロット番号が同一である場合にはマスク変更要求を出さないようにする。
【００７６】
なお、マスクの変更が必要であるかどうかの判定は、上記に限定されるものではなく、例えば、工程を通過した基板枚数が所定の枚数となったときにマスク変更要求を出すようにしても良い。
【００７７】
マスクの変更が不要な場合には、ゲート絶縁層（ＰＶＰ）上にソース−ドレインパターンが形成された被印刷面をウェット洗浄し、有機物の汚れを除去する。続いて除電しダストの除去を行う（Ｓ３０）。
【００７８】
マスクの変更が必要な場合には、新たなマスクを選択（Ｓ２９−２）後、ゲート絶縁層（ＰＶＰ）上にソース−ドレインパターンが形成された被印刷面をウェット洗浄し、有機物の汚れを除去する。続いて除電しダストの除去を行う（Ｓ３０）。新たなマスクを選択する工程については後述する。
【００７９】
次に、蒸着装置（図８参照）を用いて、半導体材料を蒸発させることによって、マスクをした基板に半導体層パターンを形成する（Ｓ３１）。このとき、マスク変更要求がなかった場合には、先行する基板で用いたマスクを使用し、マスク変更要求があった場合には、新たに選択したマスクを使用してマスク蒸着を行う。
【００８０】
なお、基板とマスクの位置合わせ方法及び半導体層の形成方法の変形例については、第１実施形態と同様であるため省略する。
【００８１】
[マスクの選択方法]
第２実施形態に係るパターン形成方法におけるマスク選択方法の一例を、図７を参照しながら説明する。
【００８２】
図７に示すように、マスク選択は、座標測定装置１００及びマスク保管装置１０５を含むマスク選択装置によって行う。座標測定装置１００は、計測手段１０１、演算手段１０２及び記憶手段１０３を有する。
【００８３】
まず、マスク変更確認（図６のＳ２８）において、マスク変更要求が出された場合、基板が座標測定装置１００に搬入される。
【００８４】
図３に示すように、搬入された基板の一端が下地層に形成するインク材料パターンの設計値の座標（Ｘ，Ｙ）＝（０，０）に一致するように位置決めを行う。計測手段１０１は、位置決めされた基板上に設けられた格子状の複数の基準マーク（菱形で示す）の座標を計測し、計測した位置情報を演算手段１０２に伝送する（第１の工程）。
【００８５】
なお、計測が完了した基板は、座標測定装置１００から搬出される。
【００８６】
記憶手段１０３には、予め複数の作製されたマスクを識別するためのマスクＩＤに対応して複数の補正済設計データが記憶されている。
【００８７】
第１の工程で得られた基準マークの位置情報と、本実施形態によって記憶手段１０３に記憶された複数の設計済補正データとを照合し、両者の数値が近似する補正済設計データのマスクＩＤを１つ選択する。演算手段１０２は、選択したマスクＩＤをマスク保管装置１０５に伝送する（第４の工程）。
【００８８】
なお、記憶手段１０３に記憶されているマスクの補正済設計データは、例えば、第１実施形態のマスク作製方法によって記憶手段１０３に記憶させておいても良い。また、例えば、予め樹脂製フィルムの収縮率から計算することによって記憶手段１０３に記憶させておいても良い。
【００８９】
マスク保管装置１０５には、開口位置が補正された複数のマスクが保管されている。よって、マスク保管装置１０５は、第４の工程で選択されたマスクＩＤに対応する補正されたマスクを選択する（第５の工程）。ここで、マスクを選択するとは、図示しない搬送手段により選択されたマスクを蒸着装置に搬送することを含む。
【００９０】
演算手段１０２は、図示しないＣＰＵ、ＲＯＭ、ＲＡＭを有する。例えば、マスク選択を実行するために行われる各種の演算処理のプログラムや補正済設計データは、記憶手段１０３に格納して提供される。ＣＰＵはたとえば記憶手段１０３に格納された各種データ及びプログラムに従ってマスク選択の制御を実行する。
【００９１】
[効果]
次に、第２実施形態に係るパターン形成方法を用いた電子デバイスの製造の効果について説明する。
【００９２】
第２実施形態に係るパターン形成方法によれば、第１実施形態において説明した効果に加えて、複数の予め作製されたマスクから１つのマスクを選択して、蒸着工程のマスクに使用することで、マスク作製工程を削減し、プロセス時間を短縮し、コストを低減できる。
【００９３】
[蒸着装置]
上記第１実施形態及び第２実施形態に係るパターン形成方法では、マスクを用いた蒸着により半導体層を成膜する。
【００９４】
以下では、マスクを用いた蒸着を実行する蒸着装置の一例を、図８を参照しながら説明する。
【００９５】
図８は、一実施形態に係る蒸着装置１１０の概略の構成を示す模式図である。
【００９６】
図８に示すように、蒸着装置１１０は、内部に処理空間１１１Ａが画成された処理容器１１１と、処理空間１１１Ａに設置された基板保持機構１１２と蒸着源１１３を有している。また、処理容器１１１には、処理空間１１１Ａを真空排気するための排気口１１１Ｂが形成され、排気口１１１Ｂは、排気経路１１４を介して図示を省略する排気手段が接続され、処理空間１１１Ａを減圧状態とすることが可能な構成になっている。
【００９７】
さらに処理容器１１１には、ゲートバルブ１１５が設けられた基板搬送口１１１Ｃが形成されている。ゲートバルブ１１５を開放することで、例えば、図示を省略する搬送装置によって、処理空間１１１Ａより基板Ｗ及びマスクＭを搬出する、または処理空間１１１Ａに基板Ｗ及びマスクＭを搬入することが可能に構成されている。処理空間１１１Ａに搬入された基板Ｗ及びマスクＭは、基板保持機構１１２に保持される。基板保持機構１１２としては、メカニカルチャックやマグネットチャックなどを用いることができる。
【００９８】
基板ＷとマスクＭは、処理空間１１１Ａに搬入される前、または、処理空間１１１Ａに搬入された後に、基板ＷとマスクＭのそれぞれの位置合わせマークを合わせることによって位置決めされている。位置決めは図示を省略するアライメント装置によって行われる。一実施形態では、図３に示すように、座標（Ｘ，Ｙ）＝（０，０）近傍と座標（Ｘ，Ｙ）＝（２００，２００）近傍の対角２箇所に設けた位置合わせマークを位置決めのために用いたが、位置合わせマークの位置及び数量はこれに限定されるものではない。
【００９９】
また、基板Ｗに取り付けられたマスクＭは、処理空間１１１Ａから搬出された後に、基板Ｗから取り外され、所定数の基板Ｗに繰り返し使用されるようになっている。
【０１００】
基板保持機構１１２は、処理容器１１１内に配設され、例えば、ガイド部材１１２Ｃと、支持体１１２Ｂと、基板Ｗ及びマスクＭとを保持する基板保持部１１２Ａと、図示していない駆動装置とを有した構成とされている。支持体１１２Ｂの一方の端部は、基板Ｗに略平行な方向に移動可能な状態でガイド部材１１２Ｃに支持されており、他方の端部には、基板保持部１１２Ａが支持体１１２Ｂと一体的に配設されている。図示していない駆動装置は、支持体１１２Ｂと共に基板保持部１１２Ａを基板Ｗと略平行な方向に移動させるためのものである。
【０１０１】
蒸着源１１３には、例えば、液体または固体の蒸着原料Ｓが保持される。蒸着原料Ｓは、半導体材料である。基板Ｗに蒸着を行う場合には、例えばヒータよりなる、電源１１６に接続された加熱手段１１３Ａにより、保持された蒸着原料Ｓが加熱され、蒸着原料Ｓを気化または昇華させる構造になっている。
【０１０２】
気化または昇華した蒸着原料Ｓは処理空間１１１Ａに滞留し、基板保持機構１１２に保持された基板Ｗの表面に蒸着膜が形成される。
【０１０３】
この場合、基板保持機構１１２により、基板Ｗを移動させながら蒸着を行うようにすると、基板Ｗの面内での蒸着膜の均一性が良好となり、好適である。また、この場合、基板保持部１１２Ａが基板Ｗと略平行に移動することに加えて、基板保持部１１２Ａが回転するようにしてもよく、蒸着膜の基板Ｗでの面内均一性がさらに良好となる。
【０１０４】
以上、マスクＭを用いた蒸着法による半導体層の成膜方法を具体的に説明した。
【０１０５】
なお、一実施形態におけるマスク蒸着では、図８に示すように、蒸着源ＳとマスクＭが取り付けられた基板Ｗとは所定の距離を設けて設置されているため、マスクＭと基板Ｗが設置されている領域の温度は室温とほぼ同等となる。このため、蒸着の際に下地層のパターンとマスクＭのパターンとの間の位置ずれが生じることはない。なお、一実施形態におけるマスク蒸着では、基板Ｗを蒸着源１１３の上方に配置したがこれにとらわれない。例えば、基板Ｗを蒸着源１１３の下方に配置してもよく、基板Ｗと蒸着源１１３とをそれぞれ鉛直となるように配置してもよい。
【０１０６】
以上、パターン形成方法、パターン形成方法を用いた電子デバイス及び電子デバイス用パターンを形成するパターン形成装置を実施例により説明したが、上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。
【０１０７】
例えば、上記実施形態によるＴＦＴ作製では、基板上にまずゲート層を反転印刷し、ゲート絶縁層塗布後、ゲート絶縁層上にソース−ドレイン層を反転印刷したが、これに限られず、ゲート層とソース−ドレイン層の配置を逆にしてもよい。すなわち、基板上にまずソース−ドレイン層を反転印刷し、その後、ゲート絶縁層上にゲート層を反転印刷してＴＦＴを作製してもよい。
【０１０８】
また、例えば、上記実施形態に係る電子デバイス用パターンのパターン形成方法では、樹脂製フィルム基板上にゲート層、ゲート絶縁層、ソース−ドレイン層及び半導体層を形成するＴＦＴを作製したが、これに限定されるものではない。すなわち、基板上に印刷されたインク材料パターンを改質したパターンが形成された下地層に半導体層のパターンを形成するすべての電子デバイスが含まれ、そのようなすべての電子デバイスに本発明のパターン形成方法を適用することができる。また、樹脂製フィルム基板は、ポリカーボネート（ＰＣ）以外にも、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）などのプラスチック基板を用いることができる。
【符号の説明】
【０１０９】
１０  ゲート層
２０  ゲート絶縁層
３０  ソース層
４０  ドレイン層
５０  半導体層
６０  パッシベーション層
１００  座標測定装置
１０１  計測手段
１０２  演算手段
１０３  記憶手段
１０４  マスク加工装置
１０５  マスク保管装置
１１０  蒸着装置
Ｗ  基板
Ｍ  マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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