(57)【要約】【課題】改版にかかるコストを低減すること。【解決手段】コード設定ユニットは、複数の配線層にそれぞれ一対の配線が配設されている。各配線層の配線は、互いに異なる方向の端部のビアにより上位または下位の配線層の配線と接続されている。配線層Ｍ２の配線Ｐ２１は第２端部のビアＶ２３により配線層Ｍ３の配線Ｐ３１に接続されている。配線層Ｍ２の配線Ｐ２２は第１端部のビアＶ２１により配線層Ｍ３の配線Ｐ３２に接続されている。各配線層には、論理変更や特性改善等による改版のためのマスクにより配線が形成される。改版により第３の配線層Ｍ３では、配線Ｐ３１，Ｐ３２が、方向が異なる配線Ｐ３３，Ｐ３４に変更される。これらの配線Ｐ３３，Ｐ３４により、その下位の配線層Ｍ２の配線Ｐ２１，Ｐ２２に対する接続関係が変更される。【選択図】図４
2016092326.tif 000002
【特許請求の範囲】
【請求項１】
設計装置にて実行される半導体装置の設計方法であって、
前記半導体装置は、複数の配線層のうちの最上位の第１の配線層に形成された第１の主配線及び第２の主配線と、前記第１の主配線と前記第２の主配線とに接続された設定部を有し、前記設定部は、複数の配線層のそれぞれに設けられた第１の配線及び第２の配線と、異なる配線層の配線同士を電気的に接続するビアとを有し、前記第１の配線及び第２の配線は互いに直交する第１の方向及び第２の方向のいずれか一方の方向に延伸し、複数の前記第１の配線及び複数の前記第２の配線は前記第１の配線層から最下位の第２の配線層まで前記ビアを折り返し点として折り返すように接続され、
前記設計装置は、記憶装置に記憶された層情報に基づいて、前記層情報により指定される配線層の前記第１の配線及び前記第２の配線の延伸方向を変更し、前記第２の配線層の前記第１の配線及び前記第２の配線に対する前記第１の主配線及び前記第２の主配線の接続を変更すること、
を特徴とする半導体装置の設計方法。
【請求項２】
前記半導体装置は、複数の設定部を含み各設定部にそれぞれに設定された１ビットの情報に基づいて複数ビットの管理コードを出力するコード管理回路を有し、
前記設計装置の記憶装置には、前記コード管理回路に設定された第１のコードと、前記コード管理回路に設定する第２のコードと、変更する配線層の層情報が記憶され、
前記設計装置は、前記設定部において前記層情報に基づく配線層における前記第１の配線と前記第２の配線の方向を、前記第１のコードと前記第２のコードをビット毎に比較した比較結果に基づいて変更すること、
を特徴とする請求項１に記載の半導体装置の設計方法。
【請求項３】
前記記憶装置には、前記複数ビットと前記複数の配線層とに基づいて、前記第１の配線及び前記第２の配線の延伸方向に応じた配線パターンのパターンテーブルが記憶され、
前記設計装置は、前記第１のコードと前記第２のコードとの比較結果に基づいて、前記パターンテーブルにおいて前記層情報に応じた前記配線パターンを変更すること、
を特徴とする請求項２に記載の半導体装置の設計方法。
【請求項４】
前記コード管理回路は、前記半導体装置の改版の履歴に基づいた改版コードを保持するものであり、
前記層情報は、前記半導体装置に含まれる回路の変更に基づいて改版されるマスクの層であること、
を特徴とする請求項２または３に記載の半導体装置の設計方法。
【請求項５】
前記半導体装置の基板にはレジスタが形成され、前記レジスタはビアを介して前記第２の配線層の前記第１の配線に接続され、前記レジスタは前記第１の配線の接続に応じて供給される前記第１の電圧または前記第２の電圧に基づく情報を保持すること、
を特徴とする請求項１〜４のいずれか一項に記載の半導体装置の設計方法。
【請求項６】
前記第１の主配線は、第１の電圧が印加される第１の電源線であり、
前記第２の主配線は、前記第１の電圧と異なる第２の電圧が印加される第２の電源線であること、
を特徴とする請求項１〜５のいずれか一項に記載の半導体装置の設計方法。
【請求項７】
半導体装置を設計する設計装置であって、
前記半導体装置は、複数の配線層のうちの最上位の第１の配線層に形成された第１の主配線及び第２の主配線と、前記第１の主配線と前記第２の主配線とに接続された設定部を有し、前記設定部は、複数の配線層のそれぞれに設けられた第１の配線及び第２の配線と、異なる配線層の配線同士を電気的に接続するビアとを有し、前記第１の配線及び第２の配線は互いに直交する第１の方向及び第２の方向のいずれか一方の方向に延伸し、複数の前記第１の配線及び複数の前記第２の配線は前記第１の配線層から最下位の第２の配線層まで前記ビアを折り返し点として折り返すように接続され、
前記設計装置は、記憶装置に記憶された層情報に基づいて、前記層情報により指定される配線層の前記第１の配線及び前記第２の配線の延伸方向を変更し、前記第２の配線層の前記第１の配線及び前記第２の配線に対する前記第１の主配線及び前記第２の主配線の接続を変更すること、
を特徴とする設計装置。
【請求項８】
半導体装置を設計する設計装置にて実行される設計プログラムであって、
前記半導体装置は、複数の配線層のうちの最上位の第１の配線層に形成された第１の主配線及び第２の主配線と、前記第１の主配線と前記第２の主配線とに接続された設定部を有し、前記設定部は、複数の配線層のそれぞれに設けられた第１の配線及び第２の配線と、異なる配線層の配線同士を電気的に接続するビアとを有し、前記第１の配線及び第２の配線は互いに直交する第１の方向及び第２の方向のいずれか一方の方向に延伸し、複数の前記第１の配線及び複数の前記第２の配線は前記第１の配線層から最下位の第２の配線層まで前記ビアを折り返し点として折り返すように接続され、
前記設計装置は、前記設計プログラムの実行により、記憶装置に記憶された層情報に基づいて、前記層情報により指定される配線層の前記第１の配線及び前記第２の配線の延伸方向を変更し、前記第２の配線層の前記第１の配線及び前記第２の配線に対する前記第１の主配線及び前記第２の主配線の接続を変更すること、
を特徴とする設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置の設計方法、設計装置、及び設計プログラムに関する。
【背景技術】
【０００２】
従来、半導体装置には、各種の固定値が設定されている。たとえば、半導体装置の改版情報（版数コード）は、固定値の一例である。半導体装置は、回路変更（論理の変更や特性の改善等）により、再設計される。半導体装置の再設計において、半導体装置の製造工程にて用いるマスクの改版が行われる。そして、半導体装置には、変更履歴に応じた改版情報（たとえば、版数コード）が格納される（たとえば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１１６９０２号公報
【特許文献２】特表２０１１−５０５０７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の固定値は、たとえば論理回路やレジスタの入力端子を、高電位電圧や低電位電圧が印加される配線（電源線）への接続によって設定される。そして、固定値は、配線やビアの接続により変更される。したがって、論理修正や特性改善等を目的とした配線やビアを修正する層と、改版情報のような固定値を変更するための層が異なる場合には、それらの層のマスクを作成する必要がある。作成するマスクの数は、半導体装置の作成にかかるコストの増加を招く。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、設計装置にて実行される半導体装置の設計方法であって、前記半導体装置は、複数の配線層のうちの最上位の配線層に形成された第１の主配線及び第２の主配線と、前記第１の主配線と前記第２の主配線とに接続された設定部を有し、前記設定部は、複数の配線層のそれぞれに設けられた第１の配線及び第２の配線と、異なる配線層の配線同士を電気的に接続するビアとを有し、前記第１の配線及び第２の配線は互いに直交する第１の方向及び第２の方向のいずれか一方の方向に延伸し、複数の前記第１の配線及び複数の前記第２の配線は前記第１の配線層から前記第２の配線層まで前記ビアを折り返し点として折り返すように接続され、前記設計装置は、記憶装置に記憶された層情報に基づいて、前記層情報により指定される配線層の前記第１の配線及び前記第２の配線の延伸方向を変更し、前記第２の配線層の前記第１の配線及び前記第２の配線に対する前記第１の主配線及び前記第２の主配線の接続を変更する。
【発明の効果】
【０００６】
本発明の一観点によれば、改版にかかるコストを低減することができる。
【図面の簡単な説明】
【０００７】
【図１】半導体装置の概略図である。
【図２】（ａ）はコード管理回路のブロック回路図、（ｂ）はコード管理回路の配線構造を示す斜視図である。
【図３】コード設定ユニットの配線構造を示す斜視図である。
【図４】（ａ）（ｂ）は極性反転を説明するための斜視図である。
【図５】コード設定ユニットの概略平面図である。
【図６】（ａ）〜（ｄ）は、改版における配線の変更を示す説明図である。
【図７】（ａ）〜（ｄ）は、改版における配線の変更を示す説明図である。
【図８】（ａ）は第２版のコード管理回路のブロック回路図、（ｂ）は第２版のコード管理回路の配線構造を示す斜視図である。
【図９】（ａ）は第３版のコード管理回路のブロック回路図、（ｂ）は第３版のコード管理回路の配線構造を示す斜視図である。
【図１０】（ａ）は別のコード管理回路のブロック回路図、（ｂ）は別のコード管理回路の配線構造を示す斜視図である。
【図１１】設計装置の概略構成図である。
【図１２】コード変更処理のフローチャートである。
【図１３】（ａ）（ｂ）は配線パターンセルの説明図である。
【図１４】（ａ）（ｂ）は管理テーブルの説明図である。
【図１５】（ａ）〜（ｃ）は管理テーブルの説明図である。
【発明を実施するための形態】
【０００８】
以下、各形態を説明する。
なお、添付図面は、理解を容易にするために構成要素を拡大して示している場合がある。構成要素の寸法比率は実際のものと、または別の図面中のものと異なる場合がある。また、理解を容易にするために、一部の構成要素にハッチングを付している場合がある。
【０００９】
図１に示すように、半導体装置１０は平面視矩形状に形成され、基板１１上のコア領域１２に複数のセルが形成されている。コア領域１２のセルは、アンド回路等の論理回路のセルや、演算回路（たとえばＣＰＵ），メモリ，インタフェース回路などのマクロセルを含む。コア領域１２は、半導体装置１０の機能回路に含まれる素子が形成された領域（素子領域）の一例である。
【００１０】
半導体装置１０の周辺領域はコード管理回路１３が形成されている。コード管理回路１３は、半導体装置１０の版数情報を保持する。版数情報は、複数ビット（たとえば４ビット）の改版コード（Revision code）である。このコード管理回路１３に保持された改版コードは、たとえばＣＰＵによって読み出され、半導体装置１０の外部に出力される。
【００１１】
コード管理回路１３は、半導体装置１０の配線層に配設された配線の状態（接続関係）に応じた改版コードを保持する。改版コードに対する状態を区別する場合に、その版数を付加した符号を用いる場合がある。たとえば、初版（第１版）の場合には、符号を「１３−１」とする。
【００１２】
図２（ａ）に示すように、コード管理回路１３−１は、複数（図では４つ）のレジスタ２０，２１，２２，２３を有している。レジスタ２０は、第１電圧出力回路５１と第２電圧出力回路５２とのいずれか一方に接続され、接続された出力回路から供給される電圧レベルに応じた１ビットの情報を保持する。同様に、レジスタ２１〜２３はそれぞれ、第１電圧出力回路５１と第２電圧出力回路５２とのいずれか一方に接続され、接続された出力回路から供給される電圧レベルに応じた１ビットの情報を保持する。
【００１３】
図２（ａ）は、初版におけるコード管理回路１３−１の接続関係を示す。各レジスタ２０〜２３は、第２電圧出力回路５２に接続されている。第１電圧出力回路５１は、高電位電圧ＶＤＤを出力する。第２電圧出力回路５２は、低電位電圧ＶＳＳを出力する。各レジスタ２０〜２３はそれぞれ、第２電圧出力回路５２からの低電位電圧ＶＳＳに基づいたコード値を保持する。たとえば、各レジスタ２０〜２３はそれぞれ、第２電圧出力回路５２から出力される低電位電圧ＶＳＳに基づいて１ビットのコード値「０」を保持する。したがって、このコード管理回路１３−１は、４ビットのコード値「００００」の改版コードを保持する。
【００１４】
なお、後述するが、第１電圧出力回路５１から出力される高電位電圧ＶＤＤが供給されるレジスタはコード値「１」を保持する。つまり、高電位電圧ＶＤＤは、コード値「１」に応じた電圧の一例であり、低電位電圧ＶＳＳは、コード値「０」に応じた電圧の一例である。
【００１５】
図２（ｂ）は、図２（ａ）に示す状態のコード管理回路１３−１の配線構造を示す。コード管理回路１３−１は、改版コードの各ビットに対応する４つのコード設定ユニット３０，３１，３２，３３を含む。コード設定ユニット３０〜３３は、設定部の一例である。なお、図２（ｂ）では、高電位電圧ＶＤＤが印加される部材についてハッチングを付し、各コード設定ユニット３０〜３３における電圧レベルの状態を判り易くしている。
【００１６】
コード設定ユニット３０は、一対の第１配線部４０ａ及び第２配線部４０ｂを有している。コード設定ユニット３０において、第１配線部４０ａは、第１電圧出力回路５１から高電位電圧ＶＤＤが供給される配線（以下、電源線ＶＤＤ）に接続されている。そして、第２配線部４０ｂは、第２電圧出力回路５２から低電位電圧ＶＳＳが供給される配線（以下、電源線ＶＳＳ）に接続されている。このコード設定ユニット３０において、第２配線部はレジスタ２０に接続され、第１配線部４０ａは非接続である。したがって、レジスタ２０には、第２配線部４０ｂを介して低電位電圧ＶＳＳが供給される。電源線ＶＤＤは、第１の主配線、第１の電源線の一例である。電源線ＶＳＳは、第２の主配線、第２の電源線の一例である。
【００１７】
同様に、コード設定ユニット３１，３２，３３は、電源線ＶＤＤにそれぞれ接続された第１配線部４１ａ，４２ａ，４３ａと、電源線ＶＳＳにそれぞれ接続された第２配線部４１ｂ，４２ｂ，４３ｂを有している。各コード設定ユニット３１，３２，３３のレジスタ２１，２２，２３は、第２配線部４１ｂ，４２ｂ，４３ｂに接続されている。
【００１８】
コード設定ユニット３０において、第１配線部４０ａと第２配線部４０ｂの形状は、図１に示す半導体装置１０の製造に用いられるマスクのパターンに基づいて決まる。第１配線部４０ａと第２配線部４０ｂの形状に応じて、第１配線部４０ａと第２配線部４０ｂのいずれか一方がレジスタ２０に接続される。そして、レジスタ２０は、コード設定ユニット３０の接続に応じたコード値を保持する。たとえば、電源線ＶＤＤに接続された第１配線部４０ａをレジスタ２０に接続することにより、レジスタ２０は、コード値「１」を保持する。
【００１９】
同様に、コード設定ユニット３１，３２，３３において、第１配線部４１ａ，４２ａ，４３ａと第２配線部４１ｂ，４２ｂ，４３ｂの形状は、マスクのパターンに基づいて決まる。そして、各レジスタ２１，２２，２３は、接続される配線部を介して供給される電圧に応じたコード値を保持する。
【００２０】
次に、図３にしたがって、コード設定ユニット３０を説明する。なお、図３では、低電位電圧ＶＳＳが印加される部材についてハッチングを付し、コード設定ユニット３０が含む部材における電圧レベルの状態を判り易くしている。なお、図２（ｂ）に示すコード設定ユニット３１〜３３は、コード設定ユニット３０と同様であるため、図面及び説明を省略する。
【００２１】
コード設定ユニット３０は、複数の配線層に配置された配線と、配線を互いに接続するビアを有している。たとえば、図１に示す半導体装置１０は多層配線構造であり、複数（たとえば５つ）の配線層を有する。レジスタ２０は、半導体装置１０の基板に形成されている。レジスタ２０が形成された基板から順に、第１〜第５の配線層Ｍ１〜Ｍ５とする。第１の配線層Ｍ１は最下配線層であり、第５の配線層Ｍ５は最上配線層である。
【００２２】
コード設定ユニット３０は、第１〜第５の配線層Ｍ１〜Ｍ５のそれぞれに形成された一対の配線を有している。
第１の配線層Ｍ１には一対の配線Ｐ１１，Ｐ１２が形成されている。配線Ｐ１１，Ｐ１２は、第１の方向（図に示すＹ軸方向）に沿って延びるように形成されている。
【００２３】
図５に示すように、配線Ｐ１１，Ｐ１２は、それぞれ第１の方向（図において上下方向）に沿って延びる平面視矩形状の形状である。したがって、配線Ｐ１１，Ｐ１２は、互いに所定の配線間隔を有する平行な配線である。
【００２４】
図３に示すように、第２の配線層Ｍ２には一対の配線Ｐ２１，Ｐ２２が形成されている。第３の配線層Ｍ３には一対の配線Ｐ３１，Ｐ３２が形成されている。第４の配線層Ｍ４には一対の配線Ｐ４１，Ｐ４２が形成されている。第５の配線層Ｍ５には一対の配線Ｐ５１，Ｐ５２が形成されている。
【００２５】
第２の配線層Ｍ２の配線Ｐ２１は、第１の配線層Ｍ１の配線Ｐ１１の上方であって、平面視において配線Ｐ１１と重なるように形成されている。同様に、第３〜第５の配線層Ｍ３〜Ｍ５の配線Ｐ３１，Ｐ４１，Ｐ５１は、第１の配線層Ｍ１の配線Ｐ１１の上方であって、平面視において配線Ｐ１１と重なるように形成されている。
【００２６】
図３において、各配線Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１の手前側の端部を第１端部、奥側の端部を第２端部とする。
配線Ｐ１１の第１端部は、ビアＶ１４により上位層（第２の配線層Ｍ２）の配線Ｐ２１の第１端部と電気的に接続されている。配線Ｐ２１の第２端部は、ビアＶ２３により上位層（第３の配線層Ｍ３）の配線Ｐ３１の第２端部と電気的に接続されている。配線Ｐ３１の第１端部は、ビアＶ３４により上位層（第４の配線層Ｍ４）の配線Ｐ４１の第１端部と電気的に接続されている。配線Ｐ４１の第２端部は、ビアＶ４３により上位層（第５の配線層Ｍ５）の配線Ｐ５１の第２端部と電気的に接続されている。
【００２７】
すなわち、最下位層Ｍ１と最上位層Ｍ５との間の各配線層Ｍ２、Ｍ３，Ｍ４にそれぞれ形成された配線Ｐ２１，Ｐ３１，Ｐ４１の一端はビアを介して下位層の配線に接続され、各配線Ｐ２１，Ｐ３１，Ｐ４１の他端はビアを介して上位層の配線に接続されている。つまり、配線層Ｍ１〜Ｍ５の間において各ビアＶ１４，Ｖ２３，Ｖ３４，Ｖ４３を配線Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１の端部に対して交互に配置されている。したがって、各配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５の配線Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１は、ビアＶ１４，Ｖ２３，Ｖ３４，Ｖ４３により、直列状に接続されている。また、配線Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１及びビアＶ１４，Ｖ２３，Ｖ３４，Ｖ４３は、配線Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１がビアＶ１４，Ｖ２３，Ｖ３４，Ｖ４３を折り返し点として折り返すように接続および配置されたつづら折り状の配線部を形成する。
【００２８】
図３において、最上位の配線層Ｍ５の配線Ｐ５１は電源線ＶＤＤに接続されている。したがって、これらの配線Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１及びビアＶ１４，Ｖ２３，Ｖ３４，Ｖ４３は、第１配線部４０ａとして機能する。
【００２９】
配線Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２，Ｐ５２は、配線Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１と同様に接続されている。なお、配線Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２，Ｐ５２は、配線Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１と逆の端部が他層の配線に接続されている。
【００３０】
図３において、配線Ｐ１１等と同様に、各配線Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２，Ｐ５２の手前側の端部を第１端部、奥側の端部を第２端部とする。
配線Ｐ１２の第２端部は、ビアＶ１２により上位層（第２の配線層Ｍ２）の配線Ｐ２２の第２端部と電気的に接続されている。配線Ｐ２２の第１端部は、ビアＶ２１により上位層（第３の配線層Ｍ３）の配線Ｐ３２の第１端部と電気的に接続されている。配線Ｐ３２の第２端部は、ビアＶ３２により上位層（第４の配線層Ｍ４）の配線Ｐ４２の第２端部と電気的に接続されている。配線Ｐ４２の第１端部は、ビアＶ４１により上位層（第５の配線層Ｍ５）の配線Ｐ５２の第１端部と電気的に接続されている。
【００３１】
すなわち、最下位層Ｍ１と最上位層Ｍ５との間の各配線層Ｍ２、Ｍ３，Ｍ４にそれぞれ形成された配線Ｐ２２，Ｐ３２，Ｐ４２の一端はビアを介して下位層の配線に接続され、各配線Ｐ２２，Ｐ３２，Ｐ４２の他端はビアを介して上位層の配線に接続されている。つまり、配線層Ｍ１〜Ｍ５の間において各ビアＶ１２，Ｖ２１，Ｖ３２，Ｖ４１を配線Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２，Ｐ５２の端部に対して交互に配置されている。これらによって、各配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５の配線Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２，Ｐ５２は、ビアＶ１２，Ｖ２１，Ｖ３２，Ｖ４１により、直列状に接続されている。また、配線Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２，Ｐ５２及びビアＶ１２，Ｖ２１，Ｖ３２，Ｖ４１は、配線Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２，Ｐ５２がビアＶ１２，Ｖ２１，Ｖ３２，Ｖ４１を折り返し点として折り返すように接続および配置されたつづら折り状の配線部を形成する。
【００３２】
図３において、最上位の配線層Ｍ５の配線Ｐ５２は電源線ＶＳＳに接続されている。したがって、これらの配線Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２，Ｐ５２及びビアＶ１２，Ｖ２１，Ｖ３２，Ｖ４１は、第２配線部４０ｂとして機能する。
【００３３】
配線Ｐ１１の第１端部は、ビアＶ０１によりレジスタ２０と電気的に接続されている。したがって、レジスタ２０は、第２配線部４０ｂを介して電源線ＶＳＳに接続されている。レジスタ２０は、電源線ＶＳＳに印加される低電位電圧ＶＳＳに応じたレベルの情報「０」を保持する。
【００３４】
そして、上記の第１配線部４０ａ，第２配線部４０ｂにおいて、各配線層Ｍ１〜Ｍ５の配線の端部に配置されたビアは、層方向において、同じ位置に形成されている。たとえば、配線Ｐ２２，Ｐ３２の第１端部を互いに接続するビアＶ２１と、配線Ｐ４１，Ｐ５１の第１端部を互いに接続するビアＶ４１は、配線層Ｍ１〜Ｍ５の積層方向（配線層Ｍ１〜Ｍ５に垂直な方向）の軸Ｏ１上に配置されている。また、配線Ｐ１２，Ｐ２２の第２端部を互いに接続するビアＶ１２と、配線Ｐ３２，Ｐ４２の第２端部を互いに接続するビアＶ３２は、軸Ｏ２上に配置されている。
【００３５】
同様に、配線Ｐ２１，Ｐ３１の第２端部を互いに接続するビアＶ２３と、配線Ｐ４１，Ｐ５１の第２端部を互いに接続するビアＶ４３は、軸Ｏ３上に配置されている。また、配線Ｐ１１，Ｐ２１の第１端部を互いに接続するビアＶ１４と、配線Ｐ３１，Ｐ４１の第１端部を互いに接続するビアＶ３４は、軸Ｏ４上に配置されている。
【００３６】
そして、各ビアが配置された軸Ｏ１〜Ｏ４は、平面視において、矩形の頂点上に設定されている。図５に示すように、破線にて示す矩形Ｒ１の各頂点に設定されている。たとえば、矩形Ｒ１は正方形である。したがって、軸Ｏ４と軸Ｏ１の間（軸Ｏ３と軸Ｏ２の間）の距離ＬＸと、軸Ｏ４と軸Ｏ３の間（軸Ｏ１と軸Ｏ２の間）の距離ＬＹは、互いに等しい。
【００３７】
次に、コード設定ユニット３０において、配線層における配線の変更と、その配線によるコード値の変更を説明する。
たとえば、図４（ａ）には、第２，第３の配線層の配線Ｐ２１，Ｐ３１とそれらに接続されたビアＶ１４，Ｖ２３，Ｖ３４、配線Ｐ２２，Ｐ３２とそれらに接続されたビアＶ１２，Ｖ２１，Ｖ３２が示されている。なお、図４（ａ）において、図３と同様に、低電位電圧ＶＳＳが印加される部材にハッチングを付している。
【００３８】
たとえば、図４（ｂ）に示すように、配線層Ｍ３のマスクに基づいて、配線Ｐ３３，Ｐ３４が形成される。なお、図４（ｂ）において、図４（ａ）と同様に、低電位電圧ＶＳＳが印加される部材にハッチングを付している。これらの配線Ｐ３３，Ｐ３４は、図４（ａ）に示す配線Ｐ３１，Ｐ３２が延伸する方向（図においてＹ軸方向）と異なる方向（図においてＸ軸方向）に延伸している。配線Ｐ３３は、ビアＶ３２とビアＶ２３とを電気的に接続する。ビアＶ２３は、下位の配線層の配線Ｐ２１を介してビアＶ１４と電気的に接続されている。配線Ｐ３４は、ビアＶ３４とビアＶ２１とを電気的に接続する。ビアＶ２１は、下位の配線層の配線Ｐ２２を介してビアＶ１２に接続されている。
【００３９】
図３に示すように、ビアＶ１２は、配線Ｐ１２とビアＶ０１を介してレジスタ２０に接続される。したがって、図４（ａ）に示す配線Ｐ３３，Ｐ３４の形成により、レジスタ２０は、電源線ＶＤＤに接続される。そして、レジスタ２０は、電源線ＶＤＤに印加される高電位電圧ＶＤＤに基づくレベル（Ｈレベル）に応じたコード「１」を保持する。
【００４０】
このように、配線層Ｍ３において、Ｙ軸方向に延伸する配線Ｐ３１，Ｐ３２（図４（ａ）参照）を、Ｘ軸方向に延伸する配線Ｐ３３，Ｐ３４（図４（ｂ）参照）に変更することにより、図３に示すレジスタ２０に保持するコードを、「０」から「１」へ変更することができる。
【００４１】
図３において、第１の配線層Ｍ１の配線Ｐ１１とその上位の第２の配線層Ｍ２の配線Ｐ２１とを互いに接続するビアＶ１４と、配線層Ｍ１の配線Ｐ１２とその上位の配線層Ｍ２の配線Ｐ２２とを互いに接続するビアＶ１２とは、図６に示す矩形Ｒ１の２つの対角のうちの一方の対角に配置されている。また、第２の配線層Ｍ２の配線Ｐ２１と、その上位の配線層Ｍ３の配線Ｐ３１とを互いに接続するビアＶ２３と、配線層Ｍ２の配線Ｐ２２とその上位の配線層Ｍ３の配線Ｐ３２とを互いに接続するビアＶ２１は、図６に示す矩形の２つの対角のうちの他方の対角に配置されている。同様に、ビアＶ３２，Ｖ３４は、上記の一方の対角に配置され、ビアＶ４１，Ｖ４３は、上記の他方の対角に配置されている。
【００４２】
したがって、方向を変更した配線は、変更前の配線と同様に、他の配線層の配線と接続される。たとえば、図３に示すように、第３の配線層Ｍ３の配線Ｐ３１は、一端部においてビアＶ２３を介して下位の配線層Ｍ２の配線Ｐ２１と接続され、他端部においてビアＶ３４を介して上位の配線層Ｍ４の配線Ｐ４１と接続される。同様に、第３の配線層Ｍ３の配線Ｐ３２の一端はビアＶ２１を介して下位の配線層Ｍ２の配線Ｐ２２と接続され、配線Ｐ３２の他端はビアＶ３２を介して上位の配線層Ｍ４の配線Ｐ４２に接続される。
【００４３】
この第３の配線層Ｍ３において、図４（ｂ）に示すように、方向が変更された配線Ｐ３３，Ｐ３４が形成される。この場合、配線Ｐ３３の一端部は、ビアＶ２３を介して下位の配線層Ｍ２の配線Ｐ２１と接続され、配線Ｐ３３の他端部はビアＶ３２を介して上位の配線層Ｍ４の配線Ｐ４２（図３参照）と接続される。同様に、配線Ｐ３４の一端部は、ビアＶ２１を介して下位の配線層Ｍ２の配線Ｐ２２と接続され、配線Ｐ３４の他端部はビアＶ３４を介して上位の配線層Ｍ４の配線Ｐ４１（図３参照）と接続される。
【００４４】
このように、配線層における配線の方向を変更することにより、コード設定ユニット３０における配線の接続関係が容易に変更される。コード設定ユニット３０は、その配線の接続関係に応じて、レジスタ２０を電源線ＶＤＤと電源線ＶＳＳとのいずれか一方に接続する。つまり、レジスタ２０の接続先が電源線ＶＤＤと電源線ＶＳＳの間で容易に変更される。このため、レジスタ２０に保持するコード値が容易に変更される。
【００４５】
上記のような配線の変更は、上記の配線層Ｍ３、または配線層Ｍ３以外の配線層についても同様に行うことができ、その配線の変更に応じて情報が変更される。
図６（ａ）〜（ｄ），図７（ａ）〜（ｄ）にしたがって、情報の変更を説明する。なお、図６（ａ）〜（ｄ），図７（ａ）〜（ｄ）において、初期状態（初版）から変更された配線について符号を付し、コード設定ユニット３０における変更を判り易くしている。なお、図６（ａ）〜（ｄ），図７（ａ）〜（ｄ）では、低電位電圧ＶＳＳが印加される部材についてハッチングを付し、コード設定ユニット３０における電圧レベルの状態を判り易くしている。
【００４６】
図６（ａ）には、初期状態（初版）のコード設定ユニット３０が示されている。このとき、レジスタ２０は、コード設定ユニット３０を介して供給される低電位電圧ＶＳＳに基づいてコード「０」を保持する。
【００４７】
たとえば、論理変更や特性改善等により、第２の配線層Ｍ２の配線が変更される。このとき、図６（ｂ）に示すように、配線層Ｍ２の配線Ｐ２３，Ｐ２４が生成される。すると、レジスタ２０は、配線Ｐ２３を含む第１配線部４０ａを介して高電位電圧ＶＤＤの電源線ＶＤＤに接続される。したがって、レジスタ２０は、高電位電圧ＶＤＤに基づいてコード「１」を保持する。
【００４８】
次いで、第２の配線層Ｍ２が改版される。このとき、図６（ａ）に示すように、配線層Ｍ２の配線Ｐ２１，Ｐ２２が生成される。つまり、コード設定ユニット３０の接続関係を初期状態に戻すことができる。
【００４９】
一方、図６（ｂ）に示すコード設定ユニット３０の状態において、第３の配線層Ｍ３が改版される。このとき、図６（ｃ）に示すように、配線層Ｍ３の配線Ｐ３３，Ｐ３４が生成される。すると、レジスタ２０は、配線Ｐ２３，Ｐ３３を含む第２配線部４０ｂを介して低電位電圧ＶＳＳの電源線ＶＳＳに接続される。したがって、レジスタ２０は、低電位電圧ＶＳＳに基づいてコード「０」を保持する。
【００５０】
また、図６（ｂ）に示すコード設定ユニット３０の状態において、第４の配線層Ｍ４が改版される。このとき、図６（ｄ）に示すように、配線層Ｍ４の配線Ｐ４３，Ｐ４４が生成される。すると、レジスタ２０は、配線Ｐ２３，Ｐ４４を含む第２配線部４０ｂを介して低電位電圧ＶＳＳの電源線ＶＳＳに接続される。したがって、レジスタ２０は、低電位電圧ＶＳＳに基づいてコード「０」を保持する。
【００５１】
図７（ａ）には、初期状態（初版）のコード設定ユニット３０が示されている。このとき、レジスタ２０は、コード設定ユニット３０を介して供給される低電位電圧ＶＳＳに基づいてコード「０」を保持する。
【００５２】
たとえば、第５の配線層Ｍ５が改版される。この改版において、図７（ｂ）に示すように、配線層Ｍ５の配線Ｐ５３，Ｐ５４が生成される。すると、レジスタ２０は、配線Ｐ５４を含む第１配線部４０ａを介して高電位電圧ＶＤＤの電源線ＶＤＤに接続される。したがって、レジスタ２０は、高電位電圧ＶＤＤに基づいてコード「１」を保持する。
【００５３】
次いで、第１の配線層Ｍ１が改版される。このとき、図７（ｃ）に示すように、配線層Ｍ１の配線Ｐ１３，Ｐ１４が生成される。すると、レジスタ２０は、配線Ｐ１４，Ｐ５３を含む第２配線部４０ｂを介して低電位電圧ＶＳＳの電源線ＶＳＳに接続される。したがって、レジスタ２０は、低電位電圧ＶＳＳに基づいてコード「０」を保持する。
【００５４】
一方、図７（ｂ）に示すコード設定ユニット３０の状態において、第２の配線層Ｍ２が改版される。このとき、図７（ｄ）に示すように、配線層Ｍ２の配線Ｐ２３，Ｐ２４が生成される。すると、レジスタ２０は、配線Ｐ２３，Ｐ５３を含む第２配線部４０ｂを介して低電位電圧ＶＳＳの電源線ＶＳＳに接続される。したがって、レジスタ２０は、低電位電圧ＶＳＳに基づいてコード「０」を保持する。
【００５５】
このように、コード設定ユニット３０の配線が形成された全ての配線層Ｍ１〜Ｍ５のいずれか１つの配線層について改版された場合でも、その改版された配線層における配線を変更することで、レジスタ２０に保持するコードが変更される。
【００５６】
次に、コード管理回路１３における改版コードの設定を説明する。
第２版として、倫理修正や特性改善等のために配線パターンが変更され、変更された配線層に応じたマスクが作成される。このとき、配線パターンが変更された配線層（改版層）を第４の配線層Ｍ４とする。
【００５７】
図８（ａ）に示すように、コード管理回路１３−２のレジスタ２０は第１電圧出力回路５１に接続される。レジスタ２０は、第１電圧出力回路５１から供給される高電位電圧ＶＤＤに基づいて、値「１」を保持する。レジスタ２１〜２３は第２電圧出力回路５２に接続される。レジスタ２１〜２３は、第２電圧出力回路５２から供給される低電位電圧ＶＳＳに基づいて、値「０」を保持する。
【００５８】
図８（ｂ）に示すように、コード管理回路１３−２は、コード設定ユニット３０〜３３を有している。なお、図８（ｂ）では、高電位電圧ＶＤＤが印加される部材についてハッチングを付し、各コード設定ユニット３０〜３３における電圧レベルの状態を判り易くしている。
【００５９】
コード設定ユニット３０は、第４の配線層Ｍ４にあって、Ｙ軸に沿って延びる配線Ｐ４３，Ｐ４４を含む。この配線Ｐ４３を含む第２配線部４０ｂにより、レジスタ２０は電源線ＶＤＤに接続される。レジスタ２０は、電源線ＶＤＤにより供給される高電位電圧ＶＤＤに基づいて、値「１」を保持する。コード設定ユニット３１〜３３は、図２（ａ）に示すように、初期状態のままであり、Ｙ軸方向の配線を含まない。したがって、各レジスタ２１〜２３は、電源線ＶＳＳに接続され、値「０」を保持する。このように、コード管理回路１３−２のレジスタ２０，２１，２２，２３は、それぞれ値「０」，「０」，「０」，「１」を保持する。したがって、コード管理回路１３−２は、第２版を示す値「０００１」が設定され、その保持したコード値の改版コードを出力する。
【００６０】
次に、第３版として、倫理修正や特性改善等のために配線パターンが変更され、変更された配線層に応じたマスクが作成される。このとき、配線パターンが変更された配線層（改版層）を第２の配線層Ｍ２とする。
【００６１】
図９（ａ）に示すように、コード管理回路１３−３のレジスタ２０は第２電圧出力回路５２に接続される。レジスタ２０は、第２電圧出力回路５２から供給される低電位電圧ＶＳＳに基づいて、値「０」を保持する。レジスタ２１は第１電圧出力回路５１に接続される。レジスタ２１は、第１電圧出力回路５１から供給される高電位電圧ＶＤＤに基づいて、値「１」を保持する。レジスタ２２，２３は第２電圧出力回路５２に接続される。レジスタ２２，２３は、第２電圧出力回路５２から供給される低電位電圧ＶＳＳに基づいて、値「０」を保持する。
【００６２】
図９（ｂ）に示すように、コード管理回路１３−３は、コード設定ユニット３０〜３３を有している。なお、図９（ｂ）では、高電位電圧ＶＤＤが印加される部材についてハッチングを付し、各コード設定ユニット３０〜３３における電圧レベルの状態を判り易くしている。
【００６３】
コード設定ユニット３０は、第４の配線層Ｍ４にあって、Ｙ軸に沿って延びる配線Ｐ４３，Ｐ４４と、第２の配線層Ｍ２にあって、Ｙ軸に沿って延びる配線Ｐ２３，Ｐ２４を含む。配線層Ｍ２の配線Ｐ２３と配線層Ｍ４の配線Ｐ４４を含む第２配線部４０ｂにより、レジスタ２０は電源線ＶＳＳに接続される。レジスタ２０は、電源線ＶＳＳにより供給される低電位電圧ＶＳＳに基づいて、値「０」を保持する。コード設定ユニット３１は、第２の配線層Ｍ２にあって、Ｙ軸に沿って延びる配線Ｐ２３，Ｐ２４を含む。この配線Ｐ２３を含む第１配線部４１ａにより、レジスタ２１は電源線ＶＤＤに接続される。レジスタ２１は、電源線ＶＤＤにより供給される高電位電圧ＶＤＤに基づいて、値「１」を保持する。コード設定ユニット３２，３３は、図２（ａ）に示すように、初期状態のままであり、Ｙ軸方向の配線を含まない。したがって、各レジスタ２２，２３は、電源線ＶＳＳに接続され、値「０」を保持する。このように、コード管理回路１３−３のレジスタ２０，２１，２２，２３は、それぞれ値「０」，「０」，「０」，「１」を保持する。したがって、コード管理回路１３−３は、第２版を示す値「０００１」が設定され、その保持したコード値の改版コードを出力する。
【００６４】
このように、全ての配線層Ｍ１〜Ｍ５のうち、所定の配線層における配線の変更により、レジスタ２０〜２３に保持する情報を、「０」と「１」とにトグル的に変更する。所定の配線層は、図１に示す半導体装置１０について、論理変更や特性改善等のために変更される配線が含まれる配線層である。したがって、複数の配線層について配線が変更される場合、その複数の配線層のうちの１つを所定の配線層として、コード管理回路１３において改版コードを変更するために指定される配線層（改版層）であればよい。
【００６５】
（変形例）
図１０（ａ）に示すように、このコード管理回路７０では、第２電圧出力回路５２が改版コードのビット数に応じた４つの出力端子Ｔ０，Ｔ１，Ｔ２，Ｔ３に接続される。一方、第１電圧出力回路５１は出力端子に接続されていない。このコード管理回路７０は、第２電圧出力回路５２からの低電位電圧ＶＳＳに基づいて、値「００００」の改版コードを出力する。
【００６６】
図１０（ｂ）に示すように、コード管理回路７０は、図２（ｂ）に示すコード管理回路１３−１と同様に、改版コードのビット数に応じた４つのコード設定ユニット３０，３１，３２，３３を含む。なお、図１０（ｂ）では、高電位電圧ＶＤＤが印加される部材についてハッチングを付し、各コード設定ユニット３０〜３３における電圧レベルの状態を判り易くしている。
【００６７】
各コード設定ユニット３０〜３３において、第１の配線層Ｍ１（図において最下位の配線層）の配線Ｐ１２はそれぞれ出力端子Ｔ０〜Ｔ３に接続されている。これらの出力端子Ｔ０〜Ｔ３は、第１の配線層Ｍ１に形成された配線である。そして、出力端子Ｔ０〜Ｔ３に対して、このコード管理回路７０を含む半導体装置を製造するマスクに応じて配線を形成することにより高電位電圧ＶＤＤまたは低電位電圧ＶＳＳが供給される。したがって、コード管理回路７０は、各出力端子Ｔ０〜Ｔ３に供給される電圧に応じた改版コードを出力する。
【００６８】
次に、上記のような半導体装置１０の設計方法について説明する。
（設計装置）
図１１は、半導体装置１０を設計する設計装置１００の一例を示す概略構成図である。
【００６９】
設計装置１００は一般的なＣＡＤ（Computer Aided Design）装置であり、半導体装置の設計データを生成する。設計データは、半導体装置のレイアウトデータ、マスクパターンデータ、改版情報、等である。
【００７０】
設計装置１００は、中央演算装置（以下、ＣＰＵ）１０１、主記憶（＝メモリ）１０２、記憶装置１０３、表示装置１０４、入力装置１０５、及びドライブ装置１０６を備え、それらはバス１０７を介して相互に接続されている。
【００７１】
ＣＰＵ１０１は、メモリ１０２を利用して設計プログラムを実行し、半導体装置の設計に必要な処理を実現する。メモリ１０２としては、通常、キャッシュ・メモリ、システム・メモリ、及びディスプレイ（グラフィック）・メモリを含む。
【００７２】
表示装置１０４は、設計結果表示、設計条件入力画面等の表示に用いられ、これには通常、ＣＲＴ（Cathode Ray Tube）、ＬＣＤ（Liquid Crystal Display）、ＰＤＰ（Plasma Display Panel）等が用いられる。入力装置１０５は、ユーザからの要求や指示、処理条件の入力に用いられ、これらにはキーボード及びマウス等が用いられる。
【００７３】
記憶装置１０３は、通常、磁気ディスク装置、光ディスク装置、光磁気ディスク装置、半導体ディスク装置（ＳＳＤ：Solid State Drive）等を含む。記憶装置１０３には、配線設計のための設計プログラム及び各種のデータファイル（以下、ファイル）が格納される。ＣＰＵ１０１は、入力装置１０５による指示に応答して設計プログラムや各種ファイルに格納されるデータを適宜メモリ１０２へ転送し、それを逐次実行する。この記憶装置１０３はデータベースとしても使用される。
【００７４】
ＣＰＵ１０１が実行する設計プログラムと、ＣＰＵ１０１が利用するレイアウトデータは、記録媒体１０８にて提供される。設計プログラムを記憶装置１０３にインストールする。また、レイアウトデータを記憶装置１０３に記憶する。
【００７５】
記録媒体１０８としては、メモリカード、フレキシブルディスク、光ディスク（ＣＤ−ＲＯＭ，ＤＶＤ−ＲＯＭ，…）、光磁気ディスク（ＭＯ，ＭＤ，…）等、任意のコンピュータ読み取り可能な記録媒体を使用することができる。この記録媒体１０８に、前述の設計プログラムを格納しておき、必要に応じてメモリ１０２にロードして使用することもできる。また、記録媒体１０８は設計プログラムやデータファイルを提供するものであればよく、ネットワークを介して接続された他のコンピュータやサーバ等の記憶装置又はドライブ装置に挿入された記録媒体を含み、たとえば記憶装置１０３にダウンロードされる。
【００７６】
設計装置１００の記憶装置１０３には、半導体装置１０の設計情報が記憶される。設計情報や、半導体装置１０の仕様、ネットリスト、等を含む。また、記憶装置１０３には、論理セルやマクロセル等を含むライブラリ（セルライブラリ）が格納されている。
【００７７】
設計装置１００は、記憶装置１０３の各種情報にしたがって、半導体装置１０のレイアウトデータを生成する。たとえば、設計装置１００は、仕様情報にしたがってライブラリから読み出したセルを配置し、ネットリストにしたがって多層配線構造の配線及びビアを配置する。そして、設計装置１００は、半導体装置のパターンデータを生成する。このパターンデータに基づいてマスクが作成され、半導体装置１０が製造される。このような半導体装置１０は初版のマスクに基づいて作成され、たとえば図２（ｂ）に示すコード管理回路１３−１を含む。
【００７８】
記憶装置１０３には、コード管理回路１３−１に応じた管理テーブルＭＴが格納される。管理テーブルＭＴは、コード管理回路１３−１に含まれる全てのコード設定ユニット３０の配線の状態を示すデータが格納されたテーブルである。各コード設定ユニット３０のビットと配線層に基づいて、各配線層及び各ビットに応じたマトリックス状に、配線パターンのパターン情報を管理するテーブルである。
【００７９】
記憶装置１０３のライブラリには、たとえば、図２（ｂ）に示すコード設定ユニット３０のデータがたとえば配線セルとして格納されている。設計装置１００は、半導体装置の設計情報に基づいて、ライブラリから読み出した配線セル（コード設定ユニット３０）を配置する。
【００８０】
なお、コード設定ユニット３０を形成する配線セルは、たとえばプログラム可能なマクロセルとして登録される。入力パラメータとして、たとえば配線層の層数、ユニット数、接続される電源線、等の情報に基づいて、生成する半導体装置の仕様（配線層の層数、設定される版数コードのビット数、等）に応じた配線層の配線を含むコード設定ユニット３０のレイアウトデータを生成する。
【００８１】
また、記憶装置１０３のライブラリには、図２（ｂ）に示すコード設定ユニット３０において、配線層における配線を形成するための配線セルが格納されている。
図１３（ａ），図１３（ｂ）は、配線セルＣＥ１，ＣＥ２の一例を示す。
【００８２】
配線セルＣＥ１は、所定の方向（たとえばＸ軸）に沿って延伸し、互いに平行な２つの配線Ｐ１，Ｐ２を含む。これらの配線Ｐ１，Ｐ２は、図２（ｂ）に示すコード設定ユニット３０の各配線と同じ方向に延伸する。つまり、これらの配線Ｐ１，Ｐ２を含む配線セルＣＥ１を用いることにより、所定の配線層における配線（たとえば、図４（ａ）に示す配線Ｐ３１，Ｐ３２）が形成される。この配線セルＣＥ１を配線パターン「Ａ」とする。以下、配線パターン「Ａ」を用いて説明することがある。
【００８３】
配線セルＣＥ２は、配線セルＣＥ１と異なる方向（配線セルＣＥ１の延伸方向と直交する方向であって、たとえばＹ軸）に沿って延伸し、互いに平行な２つの配線Ｐ３，Ｐ４を含む。これらの配線Ｐ３，Ｐ４は、図４（ｂ）に示す配線Ｐ３３，Ｐ３４と同じ方向に延伸する。つまり、これらの配線Ｐ３，Ｐ４を含む配線セルＣＥ２により、上記の図４（ｂ）に示す配線Ｐ３３，Ｐ３４が形成される。この配線セルＣＥ２を配線パターン「Ｂ」とする。以下、配線パターン「Ｂ」を用いて説明することがある。
【００８４】
なお、上記のライブラリは、階層構造により配線等のデータが構成されるセルを含む。たとえば、図２（ｂ）に示すコード設定ユニット３０のデータは、図１３（ａ）に示す配線セルＣＥ１を参照し、配線セルＣＥ１を各配線層に配設するように設定される。
【００８５】
図１に示す半導体装置１０は、機能の追加や特性の変更などの仕様変更、動作検証結果に基づく回路修正（論理レベルの変更）に基づいて、レイアウトデータが改版される。図１１に示す設計装置１００の記憶装置１０３には、改版された配線層を示す層情報と、改版の版数に応じた改版コードが記憶される。設計装置１００は、層情報と改版コードに基づいて、コード管理回路１３−１の配線を変更し、そのコード管理回路１３−１に改版コードを設定する。
【００８６】
次に、図１２にしたがって、図１１に示す設計装置１００が実施する改版層における配線パターンの変更処理を説明する。
ステップ１１１において、初期設定を行う。初期設定において、図１１に示す設計装置１００は、記憶装置１０３から各種のパラメータを読み込む。パラメータは、改版前コードＣＡ，改版後コードＣＢ，改版前コードＣＡと改版後コードＣＢのビット幅ＢＷ，改版層番号ＬＮ，管理テーブルＭＴである。
【００８７】
次に、ステップ１１２において、ビットカウンタＮＢを初期化（ＮＢ＝０）する。
次いで、ステップ１１３において、ビットカウンタＮＢとビット幅ＢＷとを比較する。ビットカウンタＮＢがビット幅ＢＷより小さい（ＮＢ＜ＢＷ）の場合（判定：ＹＥＳ）、次のステップ１１４に移行する。つまり、ビットカウンタＮＢがビット幅ＢＷより小さい間、次のステップ１１４からステップ１１８の処理を繰り返し実行する。これにより、設計装置１００は、改版前コードＣＡと改版後コードＣＢの各ビットについて配線パターンの確認・変更を行う。
【００８８】
ステップ１１４において、改版前コードＣＡのビットカウンタＮＢのビット値ＣＡ（ＮＢ）と、改版後コードＣＢのビットカウンタＮＢのビット値ＣＢ（ＮＢ）とを比較する。両ビット値ＣＡ（ＮＢ），ＣＢ（ＮＢ）が一致しない場合（判定：ＹＥＳ）、次のステップ１１５に移行する。一方、両ビット値ＣＡ（ＮＢ），ＣＢ（ＮＢ）が一致する場合（判定：ＮＯ）、ステップ１１８に移行する。
【００８９】
ステップ１１５において、ビットカウンタＮＢと改版層番号ＬＮにより指定される管理テーブルＭＴの配線パターン（管理テーブルＭＴ（ＮＢ，ＬＮ））の配線パターンが”Ａ”か否かを判定する。指定された配線パターンが”Ａ”の場合（判定：ＹＥＳ）、ステップ１１６に移行する。ステップ１１６において、管理テーブルＭＴ（ＮＢ，ＬＮ）に配線パターン「Ｂ」を設定する。そして、ステップ１１８に移行する。
【００９０】
一方、ステップ１１５による判定において、指定された配線パターンが”Ａ”ではない場合（判定：ＮＯ）、ステップ１１７に移行する。ステップ１１７において、管理テーブルＭＴ（ＮＢ，ＬＮ）に配線パターン「Ａ」を設定する。そして、ステップ１１８に移行する。
【００９１】
つまり、設計装置１００は、ステップ１１５〜１１７の処理により、ビットカウンタＮＢと改版層番号ＬＮにより指定される管理テーブルＭＴ（ＮＢ，ＬＮ）の配線パターンを、配線パターン「Ａ」と配線パターン「Ｂ」との間で入れ替える。
【００９２】
上記のステップ１１６において、設計装置１００は、半導体装置１０のレイアウトデータを変更する。レイアウトデータは、半導体装置１０に用いられるセル、配線、ビア等のパターンデータを含む。配線パターン「Ａ」は図１３（ａ）に示すように、Ｘ軸に沿って延びる配線Ｐ１，Ｐ２を含む。一方配線パターン「Ｂ」は、図１３（ｂ）に示すように、Ｙ軸に沿って延びる配線Ｐ３，Ｐ４を含む。したがって、設計装置１００は、ステップ１１５〜１１７の処理により、改版層における第１の配線と第２の配線の延伸方向を変更する。
【００９３】
次に、ステップ１１８において、設計装置１００は、ビットカウンタＮＢを「１」増加し、ステップ１１３に移行する。
ステップ１１３において、ビットカウンタＮＢがビット幅ＢＷ以上（ＮＢ≧ＢＷ）の場合（判定：ＮＯ）、次のステップ１１９に移行する。ビットカウンタＮＢは上記の初期化によって「０」である。つまり、改版前コードＣＡと改版後コードＣＢの１ビット目（ビット「０」）について配線パターンを設定する。そして、ビットカウンタＮＢを「１」増加することにより、両コードＣＡ，ＣＢの２ビット目（ビット「１」）について、上記と同様の処理を行う。そして、ビットカウンタＮＢがビット幅ＢＷより大きい、つまり両コードＣＡ，ＣＢの全てのビットについて処理を行った場合、ステップ１１９に移行する。
【００９４】
ステップ１１９において、設計装置１００は、管理テーブルＭＴを、図１１に示す記憶装置１０３に格納する。
そして、設計装置１００は、管理テーブルＭＴのデータに基づいて、半導体装置１０のレイアウトデータを生成する。このレイアウトデータに基づいて、改版する配線層に応じたマスクが生成される。そのマスクを用いて半導体装置１０が製造される。
【００９５】
図１４（ａ）は、初版の半導体装置１０に対応する管理テーブルＭＴの状態を示す。この管理テーブルＭＴは、版数コードの各ビット［３：０］と、半導体装置１０の配線層Ｍ１〜Ｍ５に応じた配線パターンの情報が格納されるマトリックステーブルである。この配線パターンは、図２（ｂ）に示すコード管理回路１３−１に含まれるコード設定ユニット３０〜３３の配線構造に対応する。図１４（ａ）において、「Ａ」は、図１３（ａ）に示す配線セルＣＥ１（配線パターン「Ａ」）を示す。
【００９６】
たとえば、図１に示す半導体装置１０において、第２版として、論理変更や特性改善等により、第５の配線層Ｍ５の配線が変更される。したがって、改版層番号ＬＮは「５」である。また、改版前コードＣＡは「００００」であり、改版後コードＣＢは「０００１」である。
【００９７】
図１１に示す設計装置１００は、ビットカウンタＮＢを初期化（＝０）する。そして、設計装置１００は、ビットカウンタＮＢをカウントアップし、改版前コードＣＡと改版後コードＣＢの各ビットを順次比較する。先ず、設計装置１００は、第１ビット目（ｂｉｔ＝０）を比較する。このとき、改版前コードＣＡは「０」であり、改版後コードＣＢは「１」である。したがって、設計装置１００は、第１ビット目（ｂｉｔ＝０）において、改版層番号ＬＮ（＝５）の配線パターンを判定する。このとき、管理テーブルＭＴ（ＮＢ，ＬＮ）の配線パターンは”Ａ”である。したがって、設計装置１００は、図１４（ｂ）に示すように、該当位置に配線パターン「Ｂ」を設定する。次に、設計装置１００は、第２ビット目（ｂｉｔ＝１）を比較する。このとき、改版前コードＣＡは「０」であり、改版後コードＣＢは「０」である。したがって、設計装置１００は、第２ビット目（ｂｉｔ＝１）において、配線パターンを変更しない。第３，第４ビット目（ｂｉｔ＝２，３）についても同様である。このように、設計装置１００は、改版前コードＣＡと改版後コードＣＢの比較結果と改版層番号ＬＮに基づいて、管理テーブルＭＴに配線パターン”Ｂ”を設定する。そして、設計装置１００は、この管理テーブルＭＴを図１１に示す記憶装置１０３に格納する。
【００９８】
次に、第３版として、論理変更や特性改善等により、第２の配線層Ｍ２の配線が変更される。したがって、改版層番号ＬＮは「２」である。また、改版前コードＣＡは「０００１」であり、改版後コードＣＢは「００１０」である。
【００９９】
図１５（ａ）は、第２版の半導体装置１０に対応する管理テーブルＭＴの状態を示す。この管理テーブルＭＴは、配線層Ｍ５のビット「０」に配線パターン「Ｂ」が設定されている。
【０１００】
図１１に示す設計装置１００は、ビットカウンタＮＢを初期化（＝０）する。そして、設計装置１００は、ビットカウンタＮＢをカウントアップし、改版前コードＣＡと改版後コードＣＢの各ビットを順次比較する。先ず、設計装置１００は、第１ビット目（ｂｉｔ＝０）を比較する。このとき、改版前コードＣＡは「１」であり、改版後コードＣＢは「０」である。したがって、設計装置１００は、第１ビット目（ｂｉｔ＝０）において、改版層番号ＬＮ（＝２）の配線パターンを判定する。このとき、管理テーブルＭＴ（ＮＢ，ＬＮ）の配線パターンは”Ａ”である。したがって、設計装置１００は、図１５（ｂ）に示すように、該当位置に配線パターン「Ｂ」を設定する。
【０１０１】
次に、設計装置１００は、第２ビット目（ｂｉｔ＝１）を比較する。このとき、改版前コードＣＡは「０」であり、改版後コードＣＢは「１」である。したがって、設計装置１００は、第２ビット目（ｂｉｔ＝１）において、改版層番号ＬＮ（＝２）の配線パターンを判定する。このとき、管理テーブルＭＴ（ＮＢ，ＬＮ）の配線パターンは”Ａ”である。したがって、設計装置１００は、図１５（ｃ）に示すように、該当位置に配線パターン「Ｂ」を設定する。次に、設計装置１００は、第３ビット目（ｂｉｔ＝２）を比較する。このとき、改版前コードＣＡは「０」であり、改版後コードＣＢは「０」である。したがって、設計装置１００は、第３ビット目（ｂｉｔ＝２）において、配線パターンを変更しない。第４ビット目（ｂｉｔ＝３）についても同様である。このように、設計装置１００は、改版前コードＣＡと改版後コードＣＢの比較結果と改版層番号ＬＮに基づいて、管理テーブルＭＴに配線パターン「Ｂ」を設定する。そして、設計装置１００は、この管理テーブルＭＴを図１１に示す記憶装置１０３に格納する。
【０１０２】
このように、改版コードを「００００」から「０００１」へ、さらに「０００１」から「００１０」に変更することができる。なお、図２（ｂ）に示す各コード設定ユニット３０〜３３は、それぞれの配線層の配線の状態を任意に設定することができる。このため、改版後コードＣＢは、上記のように改版毎に「１」増加させる場合に限らず、任意の値を設定することが可能である。たとえば、改版前コードＣＡ「００００」に対して、改版後コードＣＢを「０１００」のように設定することができる。このような改版前コードＣＡと改版後コードＣＢにより、各コード設定ユニット３０〜３３における接続状態を変更することができる。
【０１０３】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）コード管理回路１３のコード設定ユニット３０は、電源線ＶＤＤと電源線ＶＳＳに接続される。コード設定ユニット３０は、第１〜第５の配線層Ｍ１〜Ｍ５に配設された配線Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ３１，Ｐ３２，Ｐ４１，Ｐ４２，Ｐ５１，Ｐ５２を有している。配線層Ｍ１の配線Ｐ１１，Ｐ１２は、互いに異なる端部のビアＶ１４，Ｖ１２により上位の配線層Ｍ２の配線Ｐ２１，Ｐ２２に接続されている。同様に、配線層Ｍ２〜Ｍ４の配線Ｐ２１，Ｐ２２，Ｐ３１，Ｐ３２，Ｐ４１，Ｐ４２は、互いに異なる端部のビアＶ２３，Ｖ２１，Ｖ３４，Ｖ３２，Ｖ４３，Ｖ４１により上位の配線層Ｍ３〜Ｍ５の配線Ｐ３１，Ｐ３２，Ｐ４１，Ｐ４２，Ｐ５１，Ｐ５２に接続されている。そして、各配線層の配線は、互いに異なる方向の端部のビアにより上位または下位の配線層の配線と接続されている。たとえば、配線層Ｍ２の配線Ｐ２１は第２端部のビアＶ２３により配線層Ｍ３の配線Ｐ３１に接続されている。配線層Ｍ２の配線Ｐ２２は第１端部のビアＶ２１により配線層Ｍ３の配線Ｐ３２に接続されている。
【０１０４】
コード設定ユニット３０は、半導体装置１０の論理変更や特性改善等による改版のためのマスクにより配線が形成される。たとえば、第３の配線層Ｍ３が改版された場合、図４（ｂ）に示すように、配線層Ｍ３に配線Ｐ３３，Ｐ３４を形成する。この配線Ｐ３３，Ｐ３４は、改版前の配線Ｐ３１，Ｐ３２（図４（ａ）参照）の方向（Ｘ軸方向）と異なる方向（Ｙ軸方向）に延伸する。これらの配線Ｐ３３，Ｐ３４により、その下位の配線層Ｍ２の配線Ｐ２１，Ｐ２２に対する接続関係が入れ替えられる。したがって、コード設定ユニット３０が接続されたレジスタ２０に対して供給される電圧が変更される。レジスタ２０は、供給される電圧（低電位電圧ＶＳＳまたは高電位電圧ＶＤＤ）に基づいて、「０」または「１」のコードを保持する。
【０１０５】
したがって、論理修正や特性改善等のためにパターンが変更される配線層と同一の配線層において、改版コードを変更することができるので、いずれか１層の配線層のパターンを変更するだけで改版コードも変更することができる。従って、改版に伴って作製し直すマスクの数が減るので、コストの増加を抑制することができる。
【０１０６】
（２）コード設定ユニット３０では、図６（ａ）〜（ｄ）に示すように、配線層Ｍ２の改版により配線Ｐ２３，Ｐ２４が形成される。レジスタ２０は、生成された配線Ｐ２３により供給される高電位電圧ＶＤＤに基づいて「１」のコードを保持する。さらに、配線層Ｍ３の改版により配線Ｐ３３，Ｐ３４が形成される。レジスタ２０は、生成された配線Ｐ３３により供給される低電位電圧ＶＳＳに基づいて「０」のコードを保持する。このように、コード設定ユニット３０において、異なる配線層における改版により形成される配線に基づいて、レジスタ２０に「０」，「１」のコードを設定することができる。このように、コード設定ユニット３０を改版に応じて繰り返し設定することができる。このため、４つのコード設定ユニット３０〜３３により１６回の改版に対応することができ、改版コードの設定のために要する面積の増加を抑制することができる。
【０１０７】
（３）コード管理回路１３は、４つのコード設定ユニット３０〜３３を有している。各コード設定ユニット３０〜３３は、それぞれの配線層の配線の状態を任意に設定することができる。このため、改版後コードＣＢは、上記のように改版毎に「１」増加させる場合に限らず、任意の値を設定することが可能である。たとえば、改版前コードＣＡ「００００」に対して、改版後コードＣＢを「０１００」のように設定することができる。このような改版前コードＣＡと改版後コードＣＢにより、各コード設定ユニット３０〜３３における接続状態を変更することができる。
【０１０８】
尚、上記各形態は、以下の態様で実施してもよい。
・上記各形態は、４ビットの改版コードを保持するコード管理回路１３としたが、保持する改版コードのビット数を３ビット以下、または５ビット以上の任意のビット数としてもよい。
【０１０９】
・上記形態では、初期状態（初版）として低電位電圧ＶＳＳに応じたコード値「０」を各ユニットに設定したが、高電位電圧ＶＤＤを供給してコード値「１」を設定してもよい。
【０１１０】
・上記各形態は、たとえば、図２（ｂ）に示すように、電源線ＶＤＤ，ＶＳＳに沿って配列されたコード設定ユニット３０〜３３を有するコード管理回路１３とした。これを、たとえばＲＯＭ（Read Only Memory）のように、コード設定ユニットをマトリックス状に配置し、半導体装置における固定値を記憶する記憶部としてもよい。
【符号の説明】
【０１１１】
１０  半導体装置
１３  コード管理回路
２０〜２３  レジスタ
３０〜３３  コード設定ユニット
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５  配線層
Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２，Ｐ３１，Ｐ３２，Ｐ４１，Ｐ４２，Ｐ５１，Ｐ５２  配線
Ｐ３３，Ｐ３４  配線
Ｖ１２，Ｖ１４  ビア
Ｖ２１，Ｖ２３  ビア
Ｖ３２，Ｖ３４  ビア
Ｖ４１，Ｖ４３  ビア
ＶＤＤ  高電位電圧，電源線
ＶＳＳ  低電位電圧，電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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