(57)【要約】【課題】高い信頼性を有する半導体装置、その半導体装置を備えた表示装置および電子機器を提供する。【解決手段】基板上に、酸化物半導体膜、ゲート絶縁膜およびゲート電極をこの順に有し、前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の厚みよりも大きい厚みを有する厚膜部が設けられている半導体装置。【選択図】図１
2016025100.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、酸化物半導体膜、ゲート絶縁膜およびゲート電極をこの順に有し、
前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の厚みよりも大きい厚みを有する厚膜部が設けられている
半導体装置。
【請求項２】
更に、前記酸化物半導体膜に電気的に接続されたソース電極およびドレイン電極を有し、
より前記ドレイン電極に近い位置の前記ゲート絶縁膜の端部に、前記厚膜部が設けられている
請求項１記載の半導体装置。
【請求項３】
前記酸化物半導体膜は、前記ゲート電極に平面視で重なる位置のチャネル領域と、前記チャネル領域以外の部分に設けられた低抵抗領域とを有する
請求項２記載の半導体装置。
【請求項４】
前記酸化物半導体膜の前記低抵抗領域に、前記ソース電極および前記ドレイン電極が電気的に接続されている
請求項３記載の半導体装置。
【請求項５】
更に、前記低抵抗領域に接する高抵抗膜を有する
請求項３記載の半導体装置。
【請求項６】
前記ソース電極に近い位置の前記ゲート絶縁膜の端部にも、前記厚膜部が設けられている
請求項２記載の半導体装置。
【請求項７】
前記厚膜部の厚みは、前記ゲート絶縁膜の縁に向かって徐々に大きくなる
請求項１記載の半導体装置。
【請求項８】
前記厚膜部の上面は傾斜面である
請求項７記載の半導体装置。
【請求項９】
前記厚膜部の厚みは一定である
請求項１記載の半導体装置。
【請求項１０】
前記厚膜部は積層構造を有する
請求項１記載の半導体装置。
【請求項１１】
ゲート電極と、
前記ゲート電極に対向するチャネル領域を有する酸化物半導体膜と、
前記ゲート電極と前記半導体膜との間に設けられたゲート絶縁膜とを備え、
前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の誘電率よりも小さい誘電率を有する低誘電率部が設けられている
半導体装置。
【請求項１２】
前記低誘電率部が空気により構成されている
請求項１１記載の半導体装置。
【請求項１３】
前記低誘電率部が空気以外の低誘電率材料により構成されている
請求項１１記載の半導体装置。
【請求項１４】
前記ゲート絶縁膜の端部を覆う低誘電率膜を有し、
前記低誘電率膜の一部により前記低誘電率部が構成されている
請求項１３記載の半導体装置。
【請求項１５】
更に、前記酸化物半導体膜に電気的に接続されたソース電極およびドレイン電極を有し、
より前記ドレイン電極に近い位置の前記ゲート絶縁膜の端部に、前記低誘電率部が設けられている
請求項１１記載の半導体装置。
【請求項１６】
前記ソース電極に近い位置の前記ゲート絶縁膜の端部にも、前記低誘電率部が設けられている
請求項１５記載の半導体装置。
【請求項１７】
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
基板上に、酸化物半導体膜、ゲート絶縁膜およびゲート電極をこの順に有し、
前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の厚みよりも大きい厚みを有する厚膜部が設けられている
表示装置。
【請求項１８】
表示素子および前記表示素子を駆動する半導体装置を備え、
前記半導体装置は、
ゲート電極と、
前記ゲート電極に対向するチャネル領域を有する酸化物半導体膜と、
前記ゲート電極と前記半導体膜との間に設けられたゲート絶縁膜とを備え、
前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の誘電率よりも小さい誘電率を有する低誘電率部が設けられている
表示装置。
【請求項１９】
表示素子および前記表示素子を駆動する半導体装置を有する表示装置を備え、
前記半導体装置は、
基板上に、酸化物半導体膜、ゲート絶縁膜およびゲート電極をこの順に有し、
前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の厚みよりも大きい厚みを有する厚膜部が設けられている
電子機器。
【請求項２０】
表示素子および前記表示素子を駆動する半導体装置を有する表示装置を備え、
前記半導体装置は、
ゲート電極と、
前記ゲート電極に対向するチャネル領域を有する酸化物半導体膜と、
前記ゲート電極と前記半導体膜との間に設けられたゲート絶縁膜とを備え、
前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の誘電率よりも小さい誘電率を有する低誘電率部が設けられている
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、酸化物半導体膜を用いた半導体装置、その半導体装置を備えた表示装置および電子機器に関する。
【背景技術】
【０００２】
酸化亜鉛（ＺｎＯ）、または酸素とインジウム（Ｉｎ）とを含む酸化物などで構成された酸化物半導体は、優れた電気特性を示すことが知られている。近年では、このような酸化物半導体は、ＴＦＴ（Thin Film Transistor）への応用が研究されており、アクティブマトリクス型ディスプレイの駆動素子および高圧素子等への適用が期待されている（例えば、特許文献１〜３参照）。
【０００３】
酸化物半導体はシリコン（Ｓｉ）よりもバンドギャップが広く、高温および高電圧での使用が可能である。また、３００℃〜５００℃程度の低温下、スパッタリング法を用いて成膜することが可能であるため、ガラスからなる基板上に容易に成膜することができる。更に、ディスプレイの駆動素子として用いた場合には、アモルファス（非晶質）シリコンを用いたＴＦＴと比較して、その電子移動度が１０倍以上となる。加えて、上記のように、酸化物半導体はバンドギャップが広いため、真性キャリア濃度が低く、良好なオフ特性を示す。このような酸化物半導体を用いたＴＦＴは、大画面、高精細および高フレームレートの液晶ディスプレイや有機ＥＬ（Electro Luminescence）ディスプレイ等への適用に向けた開発が進められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−９９８４７号公報
【特許文献２】特開２０１３−２０７１９３号公報
【特許文献３】特開２０１２−２５６８３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＴＦＴでは、ゲート電極に所定の閾値以上の電圧が印加されると、酸化物半導体にキャリアが流れる。これにより、ソース電極とドレイン電極との間に電流が流れ、オン動作するようになっている。一方、ＴＦＴがオフ動作している時には、ゲート電極とドレイン電極との間に大きな電圧がかかる。このため、酸化物半導体の一部に局所的に電界が高い部分が生じ、ＴＦＴの信頼性を損なう虞がある。
【０００６】
本技術はかかる問題点に鑑みてなされたもので、その目的は、高い信頼性を有する半導体装置、表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本技術による第１の半導体装置は、基板上に、酸化物半導体膜、ゲート絶縁膜およびゲート電極をこの順に有し、ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の厚みよりも大きい厚みを有する厚膜部が設けられているものである。
【０００８】
本技術による第１の表示装置は、表示素子と、表示素子を駆動するための半導体装置とを備え、半導体装置に上記本技術の第１の半導体装置を用いたものである。
【０００９】
本技術による第１の電子機器は、上記本技術の第１の表示装置を備えたものである。
【００１０】
本技術の第１の半導体装置、第１の表示装置または第１の電子機器では、ゲート絶縁膜の端部に厚膜部が設けられているので、この厚膜部を介したゲート電極と酸化物半導体膜との距離が、他の部分のゲート絶縁膜を介したゲート電極と酸化物半導体膜との距離に比べて長くなる。
【００１１】
本技術による第２の半導体装置は、ゲート電極と、ゲート電極に対向するチャネル領域を有する酸化物半導体膜と、ゲート電極と半導体膜との間に設けられたゲート絶縁膜とを備え、ゲート絶縁膜の少なくとも１つの端部に、他の部分のゲート絶縁膜の誘電率よりも小さい誘電率を有する低誘電率部が設けられているものである。
【００１２】
本技術による第２の表示装置は、表示素子と、表示素子を駆動するための半導体装置とを備え、半導体装置に上記本技術の第２の半導体装置を用いたものである。
【００１３】
本技術による第２の電子機器は、上記本技術の第２の表示装置を備えたものである。
【００１４】
本技術の第２の半導体装置、第２の表示装置または第２の電子機器では、ゲート絶縁膜の端部に低誘電率部が設けられているので、低誘電率部を設けない場合に比べて、低誘電率部近傍の酸化物半導体膜に生じる電界が緩和される。
【発明の効果】
【００１５】
本技術の第１の半導体装置、第１の表示装置および第１の電子機器によれば、ゲート絶縁膜の端部に厚膜部を設けるようにしたので、また、本技術の第２の半導体装置、第２の表示装置および第２の電子機器によれば、ゲート絶縁膜の端部に低誘電率部を設けるようにしたので、厚膜部または低誘電率部近傍の酸化物半導体膜への電界の集中を防ぐことができる。よって、信頼性を向上させることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【００１６】
【図１】本技術の第１の実施の形態に係る半導体装置の構成を表す断面図である。
【図２Ａ】図１に示した半導体装置の製造方法の一工程を表す断面図である。
【図２Ｂ】図２Ａに続く工程を表す断面図である。
【図２Ｃ】図２Ｂに続く工程を表す断面図である。
【図３Ａ】図２Ｃに続く工程を表す断面図である。
【図３Ｂ】図３Ａに続く工程を表す断面図である。
【図４Ａ】図３Ｂに続く工程を表す断面図である。
【図４Ｂ】図４Ａに続く工程を表す断面図である。
【図４Ｃ】図４Ｂに続く工程を表す断面図である。
【図５】比較例１に係る半導体装置の構成を表す断面図である。
【図６】比較例２に係る半導体装置の構成を表す断面図である。
【図７】図１に示した半導体装置の電流−電圧特性を表す図である。
【図８Ａ】図５に示したゲート絶縁膜の端部近傍の電圧を表す図である。
【図８Ｂ】図６に示したゲート絶縁膜の端部近傍の電圧を表す図である。
【図８Ｃ】図１に示したゲート絶縁膜の端部近傍の電圧を表す図である。
【図９Ａ】図５に示したゲート絶縁膜の端部近傍の電界を表す図である。
【図９Ｂ】図６に示したゲート絶縁膜の端部近傍の電界を表す図である。
【図９Ｃ】図１に示したゲート絶縁膜の端部近傍の電界を表す図である。
【図１０】図１に示した酸化物半導体膜の内部に生じる電界の大きさを表す図である。
【図１１】変形例１に係る半導体装置の構成を表す断面図である。
【図１２】図１１に示した半導体装置の電流−電圧特性を表す図である。
【図１３】図１１に示したゲート絶縁膜の端部近傍の電界を表す図である。
【図１４】図１１に示した酸化物半導体膜の内部に生じる電界の大きさを表す図である。
【図１５】図１１に示した半導体装置の他の例を表す断面図である。
【図１６】図１１に示した半導体装置のその他の例を表す断面図である。
【図１７】変形例２に係る半導体装置の構成を表す断面図である。
【図１８】図１７に示した半導体装置の電流−電圧特性を表す図である。
【図１９】図１７に示した半導体装置の他の例を表す断面図である。
【図２０】図１９に示した半導体装置の電流−電圧特性を表す図である。
【図２１】本技術の第２の実施の形態に係る半導体装置の構成を表す断面図である。
【図２２Ａ】図２１に示した半導体装置の製造方法の一工程を表す断面図である。
【図２２Ｂ】図２２Ａに続く工程を表す断面図である。
【図２２Ｃ】図２２Ｂに続く工程を表す断面図である。
【図２３】図２１に示した半導体装置の電流−電圧特性を表す図である。
【図２４】図２１に示したゲート絶縁膜の端部近傍の電界を表す図である。
【図２５】図２１に示した酸化物半導体膜の内部に生じる電界の大きさを表す図である。
【図２６】変形例３に係る半導体装置の構成を表す断面図である。
【図２７】変形例４に係る半導体装置の構成を表す断面図である。
【図２８】図２７に示した半導体装置の電流−電圧特性を表す図である。
【図２９】図２７に示した半導体装置の他の例を表す断面図である。
【図３０】図１に示した半導体装置を含む表示装置の構成の一例を表す断面図である。
【図３１】図３０に示した表示装置の全体構成を表す図である。
【図３２】図３１に示した画素の回路構成の一例を表すである。
【図３３】図３０に示した表示装置の適用例を表す斜視図である。
【発明を実施するための形態】
【００１７】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（半導体装置：ゲート絶縁膜に厚膜部が設けられている例）
２．変形例１（厚膜部の厚みが一定の例）
３．変形例２（ゲート絶縁膜の２つの端部に厚膜部が設けられている例）
４．第２の実施の形態（半導体装置：ゲート絶縁膜に低誘電率部が設けられている例）
５．変形例３（低誘電率膜の一部により低誘電率部を構成する例）
６．変形例４（ゲート絶縁膜の２つの端部に低誘電率部が設けられている例）
５．適用例（表示装置）
【００１８】
＜第１の実施の形態＞
図１は本技術の第１の実施の形態に係る半導体装置（半導体装置１）の断面構成を表したものである。この半導体装置１では基板１１上に酸化物半導体膜１２が設けられており、半導体装置１はスタガ構造（トップゲート型）のＴＦＴを含むものである。酸化物半導体膜１２上の選択的な領域に、ゲート絶縁膜１３およびゲート電極１４がこの順に配設されている。これらの酸化物半導体膜１２、ゲート絶縁膜１３およびゲート電極１４を覆って、高抵抗膜１５および層間絶縁膜１６が設けられている。層間絶縁膜１６上にはソース電極１７Ｓおよびドレイン電極１７Ｄが設けられている。高抵抗膜１５および層間絶縁膜１６には、これらを貫通する接続孔Ｈ１，Ｈ２が設けられており、ソース電極１７Ｓは接続孔Ｈ１を介して、ドレイン電極１７Ｄは接続孔Ｈ２を介してそれぞれ酸化物半導体膜１２の後述する低抵抗領域１２Ｂに電気的に接続されている。このようなスタガ構造のＴＦＴを含む半導体装置１は、基板１１上に酸化物半導体膜１２を直接成膜することができ、また、酸化物半導体膜１２がゲート電極１４で覆われるので、酸化物半導体膜１２を例えば発光層を含む有機層（後述の図３０の有機層５３）等の上層から保護することができる。よって、ディスプレイ駆動デバイスとして好適に用いることができる。
【００１９】
基板１１は、例えば、石英，ガラス，シリコンまたは樹脂（プラスチック）フィルムなどの板材により構成されている。後述のスパッタ法において、基板１１を加熱することなく酸化物半導体膜１２を成膜するため、安価な樹脂フィルムを用いることができる。樹脂材料としては、例えば、ＰＥＴ（ポリエチレンテレフタレート）またはＰＥＮ（ポリエチレンナフタレート）などが挙げられる。この他にも、目的に応じて、ステンレス鋼（ＳＵＳ）などの金属基板に絶縁材料を成膜して用いるようにしてもよい。
【００２０】
酸化物半導体膜１２は、基板１１上の選択的な領域に設けられ、ＴＦＴの活性層としての機能を有するものである。酸化物半導体膜１２は、例えば、インジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ）およびスズ（Ｓｎ）のうちの少なくとも１種の元素の酸化物を主成分として含むものである。具体的には、非晶質のものとして、酸化インジウムスズ亜鉛（ＩＴＺＯ）または酸化インジウムガリウム亜鉛（ＩＧＺＯ: ＩｎＧａＺｎＯ）等、結晶性のものとして酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ（登録商標）），酸化インジウムガリウム（ＩＧＯ），酸化インジウムスズ（ＩＴＯ）または酸化インジウム（ＩｎＯ）等がそれぞれ挙げられる。非晶質あるいは結晶性の酸化物半導体材料のどちらを用いてもよいが、容易にゲート絶縁膜１３とのエッチング選択性を確保することができるため、結晶性の酸化物半導体材料を用いることが好ましい。酸化物半導体膜１２の厚み（積層方向の厚み、以下単に厚みという。）は、例えば５０ｎｍ程度である。
【００２１】
この酸化物半導体膜１２では、平面視でゲート電極１４に重なる領域（ゲート電極１４に対向する領域）が、チャネル領域１２Ａとなっている。一方、酸化物半導体膜１２のチャネル領域１２Ａ以外の領域の表面（上面）から厚み方向の一部は、チャネル領域１２Ａよりも低い電気抵抗率を有する低抵抗領域１２Ｂとなっている。この低抵抗化領域１２Ｂは、例えば、酸化物半導体材料にアルミニウム（Ａｌ）等の金属を反応させて金属（ドーパント）を拡散させることにより形成されたものである。半導体装置１のＴＦＴでは、この低抵抗領域１２Ｂによりセルフアライン（自己整合）構造が実現され、ゲート電極１４とソース電極１７Ｓおよびドレイン電極１７Ｄとの交差領域に形成される寄生容量を低減することができる。また、低抵抗領域１２ＢはＴＦＴの特性を安定化させる役割をも有するものである。
【００２２】
ゲート絶縁膜１３は、ゲート電極１４と酸化物半導体膜１２との間に設けられ、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯｘ）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜により構成されている。これらのうち、シリコン酸化膜または酸化アルミニウム膜は、酸化物半導体を還元させにくいので好ましい。本実施の形態では、このゲート絶縁膜１３の１つの端部に厚膜部１３Ｔが設けられている。詳細は後述するが、これにより、この厚膜部１３Ｔ近傍の酸化物半導体膜１２への電界の集中を抑えることができる。
【００２３】
厚膜部１３Ｔは、ゲート絶縁膜１３のうち、ドレイン電極１７Ｄに近い辺に沿って設けられている。即ち、ゲート絶縁膜１３のよりドレイン電極１７Ｄに近い位置の端部に厚膜部１３Ｔが設けられている。厚膜部１３Ｔは、中央部およびソース電極１７Ｓに近い部分など、他の部分のゲート絶縁膜１３よりも、大きい厚みを有する部分である。厚膜部１３Ｔの厚みは、中央部に近い位置で最も小さく、ゲート絶縁膜１３の縁に向かうに連れて徐々に大きくなっている。厚膜部１３Ｔの上面（ゲート電極１４との接触面）は、滑らかな傾斜面であることが好ましい。厚膜部１３Ｔのうち、最も厚みの大きなゲート絶縁膜１３の縁の厚みは、厚膜部１３Ｔ以外の部分のゲート絶縁膜１３の厚みの１．５倍〜３倍程度であることが好ましい。例えば、厚膜部１３Ｔのうち、最も厚みの大きなゲート絶縁膜１３の縁の厚みは２００ｎｍであり、厚膜部１３Ｔ以外の部分のゲート絶縁膜１３の厚みは１００ｎｍである。厚膜部１３Ｔの距離（チャネル長方向の距離）は、例えばゲート絶縁膜１３の厚み以上の長さであって、かつ、ゲート長の１/２以下であることが好ましい。例えばゲート長が１０μｍであるとき、厚膜部１３Ｔの距離は０．５μｍである。
【００２４】
ゲート電極１４は、ＴＦＴに印加されるゲート電圧（Ｖｇ）によって酸化物半導体膜１２中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１４は、例えばモリブデン（Ｍｏ），チタン（Ｔｉ），アルミニウム，銀，ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種からなる単体もしくは合金、もしくはこれらのうちの２種以上からなる積層膜である。具体的には、アルミニウムや銀などの低抵抗金属をモリブデンまたはチタンにより挟み込んだ積層構造や、アルミニウムとネオジウムとの合金（Ａｌ−Ｎｄ合金）が挙げられる。このゲート電極１４は、あるいはＩＴＯ等の透明導電膜から構成されていてもよい。ゲート電極１４の厚みは、例えば２００ｎｍである。ゲート電極１４およびゲート絶縁膜１３は、互いに同一の平面形状を有している。ゲート電極１４のうちドレイン電極１７Ｄに近い端部（ゲート電極１３の厚膜部１３Ｔと接する部分）は、他のゲート電極１４の部分と同じ厚みであってもよく、あるいは、他のゲート電極１４の部分よりも薄くなっていてもよい。
【００２５】
高抵抗膜１５は、後述する製造工程において酸化物半導体膜１２の低抵抗領域１２Ｂに拡散される金属の供給源となる金属膜が、酸化膜となって残存したものである。高抵抗膜１５は、例えば、厚みが２０ｎｍ以下であり、酸化チタン，酸化アルミニウム，酸化インジウムまたは酸化スズ等により構成されている。このような高抵抗膜１５は、外気に対して良好なバリア性を有しているため、上記のようなプロセス上の役割の他、半導体装置１における酸化物半導体膜１２の電気的特性を変化させる酸素や水分の影響を低減する機能をも有している。高抵抗膜１５を設けることにより、半導体装置１の電気特性を安定化させることが可能となり、層間絶縁膜１６の効果をより高めることが可能となる。
【００２６】
バリア機能を高めるため、高抵抗膜１５に例えば、厚み３０ｎｍ〜５０ｎｍ程度の酸化アルミニウムまたは窒化シリコンからなる保護膜を積層させるようにしてもよい。これにより、半導体装置１における酸化物半導体膜１２の電気特性がより安定する。
【００２７】
層間絶縁膜１６は、高抵抗膜１５上に積層され、例えば、アクリル系樹脂、ポリイミド、フェノール系樹脂、エポキシ系樹脂または塩化ビニル系樹脂等の有機材料により構成されている。層間絶縁膜１６にシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜または酸化アルミニウム等の無機材料を用いるようにしてもよく、あるいは、有機材料と無機材料とを積層して用いるようにしてもよい。有機材料を含有する層間絶縁膜１６は、容易にその厚みを例えば１〜２μｍ程度に厚膜化することが可能となる。このように厚膜化された層間絶縁膜１６は、ゲート電極１４の加工後に形成される段差を十分に被覆して絶縁性を確保することができる。シリコン酸化膜および酸化アルミニウム膜を積層した層間絶縁膜１６は、酸化物半導体膜１２への水分の混入および拡散を抑えることができる。これにより、半導体装置１の電気特性が安定すると共に信頼性も向上する。
【００２８】
ソース電極１７Ｓおよびドレイン電極１７Ｄは、例えば、厚みが２００ｎｍ〜３００ｎｍ程度であり、上記ゲート電極１４において列挙したものと同様の金属または透明導電膜により構成されている。ソース電極１７Ｓおよびドレイン電極１７Ｄは、例えば、アルミニウムまたは銅などの低抵抗金属により構成されていることが好ましく、このような低抵抗金属を、チタンまたはモリブデンよりなるバリア層により挟み込んでなる積層膜であることがより好ましい。このような積層膜を用いることにより、配線遅延の少ない駆動が可能となる。また、ソース電極１７Ｓおよびドレイン電極１７Ｄは、ゲート電極１４の直上の領域を回避して設けられていることが望ましい。ゲート電極１４とソース電極１７Ｓおよびドレイン電極１７Ｄとの交差領域に寄生容量が形成されることを防ぐためである。
【００２９】
この半導体装置１は、例えば次のようにして製造することができる（図２Ａ〜図４Ｃ）。
【００３０】
まず、図２Ａに示したように、基板１１上に上述した材料よりなる酸化物半導体膜１２を形成する。具体的には、まず基板１１の全面にわたって、例えばスパッタリング法により、酸化物半導体材料膜（図示せず）を例えば５０ｎｍ程度の厚みで成膜する。この際、ターゲットとしては、成膜対象の酸化物半導体と同一組成のセラミックを用いる。また、酸化物半導体中のキャリア濃度は、スパッタリングの際の酸素分圧に大きく依存するので、所望のトランジスタ特性が得られるように酸素分圧を制御する。酸化物半導体膜１２を上述の結晶性材料により構成しておくと、後述のゲート絶縁膜１３のエッチング工程において、容易にエッチング選択性を向上させることができる。次いで、例えばフォトリソグラフィおよびエッチングにより、成膜した酸化物半導体材料膜を所定の形状にパターニングする。その際、リン酸、硝酸および酢酸の混合液を用いたウェットエッチングにより加工することが好ましい。リン酸、硝酸および酢酸の混合液は、下地との選択比を十分に大きくすることが可能であり、比較的容易に加工が可能となる。
【００３１】
酸化物半導体膜１２を設けた後、図２Ｂに示したように、基板１１の全面に渡って例えば厚み２００ｎｍのシリコン酸化膜または酸化アルミニウム膜よりなる絶縁材料膜１３Ｍを成膜する。絶縁材料膜１３Ｍは、ゲート絶縁膜１３を形成するためのものである。絶縁材料膜１３Ｍの成膜には、例えばプラズマＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法を用いることができる。シリコン酸化膜はプラズマＣＶＤ法のほか、反応性スパッタリング法により形成することも可能である。また、酸化アルミニウム膜を成膜する場合には、これらの反応性スパッタリング法，ＣＶＤ法に加え、原子層成膜法を用いることも可能である。
【００３２】
次いで、絶縁材料膜１３Ｍ上にレジストパターン１８を形成し、絶縁材料膜１３Ｍをエッチングする（図２Ｃ）。レジストパターン１８は、絶縁材料膜１３Ｍに傾斜面１３Ｓを形成するためのものであり、この傾斜面１３Ｓによりゲート絶縁膜１３の厚膜部１３Ｔが形成される。即ち、レジストパターン１８を設けた部分近傍に、ゲート絶縁膜１３の端部が形成される。傾斜面１３Ｓは、レジストパターン１８の大きさを徐々に小さくしながら（レジストパターン１８を後退させながら）絶縁材料膜１３Ｍをエッチングすることにより形成される。絶縁材料膜１３Ｍのエッチングは、例えばパーフルオロメタン（ＣＦ4）、トリフルオロメタン（ＣＨＦ3）および六フッ化エタン（Ｃ2Ｆ6）等のフッ素系のガスを用いたドライエッチングにより行う。絶縁材料膜１３Ｍのドライエッチングを、酸素（Ｏ2）を混合したガスを用いて行うことにより、レジストパターン１８を徐々に小さくしていくことができる。絶縁材料膜１３Ｍのエッチングを、例えば緩衝フッ酸液（フッ化アンモニウム（ＮＨ4Ｆ）とフッ化水素（ＨＦ）との混合液）を用いたウェットエッチングにより行い、等方的に絶縁材料膜１３Ｍをエッチングするようにしてもよい。絶縁材料膜１３Ｍのエッチングは、例えば、最小の厚みが１００ｎｍになるまで行う。
【００３３】
絶縁材料膜１３Ｍをエッチングした後、図３Ａに示したように、絶縁材料膜１３Ｍの全面に、例えばスパッタリング法により厚み２００ｎｍのモリブデンからなる導電材料膜１４Ｍを成膜する。
【００３４】
導電材料膜１４Ｍを成膜したのち、この導電材料膜１４Ｍを、例えばフォトリソグラフィおよびエッチングによりパターニングし、酸化物半導体膜１２上の選択的な領域にゲート電極１４を形成する。このとき、ゲート電極１４の端部に、絶縁材料膜１３Ｍの傾斜面１３Ｓ（ゲート電極１３の厚膜部１３Ｔ）が平面視で重なるようにする。続いて、このゲート電極１４をマスクとして絶縁材料膜１３Ｍをエッチングする。この際、酸化物半導体膜１２をＺｎＯ，ＩＺＯ，ＩＧＯ等の結晶性材料により構成した場合には、フッ酸等を用いて非常に大きなエッチング選択比を維持するようにすると、容易に加工することが可能となる。これにより、ゲート絶縁膜１３がゲート電極１４と同一の平面形状を有するようにパターニングされる（図３Ｂ）。
【００３５】
ゲート絶縁膜１３を設けた後、図４Ａに示したように、基板１１上の全面に渡って、例えばスパッタリング法または原子層成膜法により、例えばチタン，アルミニウム，スズまたはインジウム等からなる金属膜１５Ｍを例えば５ｎｍ以上１０ｎｍ以下の厚みで成膜する。
【００３６】
次いで、図４Ｂに示したように、例えば３００℃程度の温度で熱処理を行うことにより金属膜１５Ｍが酸化され、これによって高抵抗膜１５が形成される。この際、酸化物半導体膜１２のうち高抵抗膜１５が接する部分、即ちチャネル領域１２Ａ以外の領域に低抵抗領域１２Ｂが形成される。低抵抗領域１２Ｂは、例えば酸化物半導体膜１２の厚み方向の一部（高抵抗膜１５側）に設けられる。この金属膜１５Ｍの酸化反応には、酸化物半導体膜１２に含まれる酸素の一部が利用されるため、金属膜１５Ｍの酸化の進行に伴って、酸化物半導体膜１２では、その金属膜１５Ｍと接する表面（上面）側から酸素濃度が低下していく。一方、金属膜１５Ｍからアルミニウム等の金属が酸化物半導体膜１２中に拡散する。この金属元素がドーパントとして機能し、金属膜１５Ｍと接する酸化物半導体膜１２の上面側の領域が低抵抗化される。これにより、チャネル領域１２Ａよりも電気抵抗の低い低抵抗領域１２Ｂが自己整合的に形成される。
【００３７】
金属膜１５Ｍの熱処理としては、上述のように３００℃程度の温度でアニールすることが好ましい。その際、酸素等を含む酸化性のガス雰囲気でアニールを行うことで、低抵抗領域１２Ｂの酸素濃度が低くなりすぎるのを抑え、酸化物半導体膜１２に十分な酸素を供給することが可能となる。これにより、後工程で行うアニール工程を削減して工程の簡略化を行うことが可能となる。
【００３８】
高抵抗膜１５は、上記アニール工程に代えて、例えば、基板１１上に金属膜１５Ｍを形成する際の基板１１の温度を比較的高めに設定することにより形成するようにしてもよい。例えば、図４Ａの工程で、基板１１の温度を３００℃程度に保ちつつ金属膜１５Ｍを成膜すると、熱処理を行わずに酸化物半導体膜１２の所定の領域を低抵抗化することができる。この場合には、酸化物半導体膜１２のキャリア濃度をトランジスタとして必要なレベルに低減することが可能である。
【００３９】
金属膜１５Ｍは、上述のように１０ｎｍ以下の厚みで成膜することが好ましい。金属膜１５Ｍの厚みを１０ｎｍ以下とすれば、熱処理によって金属膜１５Ｍを完全に酸化させる（高抵抗膜１５を形成する）ことができるからである。金属膜１５Ｍが完全に酸化されていない場合には、この未酸化の金属膜１５Ｍをエッチングにより除去する工程が必要となる。十分に酸化されていない金属膜１５Ｍがゲート電極１４上などに残存しているとリーク電流が発生する虞があるためである。金属膜１５Ｍが完全に酸化され、高抵抗膜１５が形成された場合には、そのような除去工程が不要となり、製造工程の簡略化が可能となる。つまり、エッチングによる除去工程を行わなくとも、リーク電流の発生を防止できる。なお、金属膜１５Ｍを１０ｎｍ以下の厚みで成膜した場合、熱処理後の高抵抗膜１５の厚みは、２０ｎｍ以下程度となる。
【００４０】
金属膜１５Ｍを酸化させる方法としては、上記のような熱処理のほか、水蒸気雰囲気での酸化またはプラズマ酸化などの方法を用いることも可能である。特にプラズマ酸化の場合、次のような利点がある。高抵抗膜１５の形成後、層間絶縁膜１６をプラズマＣＶＤ法により形成するが、金属膜１５Ｍに対してプラズマ酸化処理を施した後、続けて（連続的に）、層間絶縁膜１６を成膜可能である。従って、工程を増やす必要がないという利点がある。プラズマ酸化は例えば、基板１１の温度を２００℃〜４００℃程度にし、酸素および二窒化酸素の混合ガス等の酸素を含むガス雰囲気中でプラズマを発生させて処理することが望ましい。これにより、上述したような外気に対して良好なバリア性を有する高抵抗膜１５を形成することができるからである。
【００４１】
高抵抗膜１５を形成した後、図４Ｃに示したように、高抵抗膜１５上の全面にわたって、層間絶縁膜１６を形成する。層間絶縁膜１６が無機絶縁材料を含む場合には、例えばプラズマＣＶＤ法，スパッタリング法あるいは原子層成膜法を用い、層間絶縁膜１６が有機絶縁材料を含む場合には、例えばスピンコート法やスリットコート法などの塗布法を用いることができる。塗布法により、厚膜化された層間絶縁膜１６を容易に形成することができる。酸化アルミニウムにより層間絶縁膜１６を形成する際には、例えばアルミニウムをターゲットにしたＤＣまたはＡＣ電源による反応性スパッタリング法を用いることが可能である。層間絶縁膜１６を設けた後、フォトリソグラフィおよびエッチングを行って、層間絶縁膜１６および高抵抗膜１５の所定の箇所に接続孔Ｈ１，Ｈ２を形成する。
【００４２】
続いて、層間絶縁膜１６上に、例えばスパッタリング法により、上述のソース電極１７Ｓおよびドレイン電極１７Ｄの構成材料からなる導電膜（図示せず）を形成し、この導電膜により接続孔Ｈ１，Ｈ２を埋め込む。そののち、この導電膜を例えばフォトリソグラフィおよびエッチングにより所定の形状にパターニングする。これにより、層間絶縁膜１６上にソース電極１７Ｓおよびドレイン電極１７Ｄが形成され、このソース電極１７Ｓおよびドレイン電極１７Ｄは酸化物半導体膜１２の低抵抗領域１２Ｂに接続される。以上の工程により、図１に示した半導体装置１が完成する。
【００４３】
半導体装置１では、ゲート電極１４に閾値電圧以上の電圧（ゲート電圧）が印加されると、酸化物半導体膜１２のチャネル領域１２Ａにキャリアが流れる。これにより、ソース電極１７Ｓとドレイン電極１７Ｄとの間に電流（ドレイン電流）が流れ、オン動作する。一方、オフ動作時には、ソース電極１７Ｓとドレイン電極１７Ｄとの間に電流が流れず、ゲート電極１４とドレイン電極１７Ｄとの間に大きな電圧がかかる。
【００４４】
ここでは、ゲート絶縁膜１３のドレイン電極１７Ｄに近い端部に厚膜部１３Ｔが設けられている。このため、厚膜部１３Ｔを介した酸化物半導体膜１２とゲート電極１４との間の距離が、他の部分のゲート絶縁膜１３を介した酸化物半導体膜１２とゲート電極１４との間の距離よりも長くなる。即ち、厚膜部１３Ｔを設けない場合に比べて、厚膜部１３Ｔ近傍の酸化物半導体膜１２に生じる電界が緩和される。以下、これについて説明する。
【００４５】
図５は、比較例１に係る半導体装置（半導体装置１０１）の断面構成を表したものである。この半導体装置１０１では、ゲート絶縁膜１１３の厚みがソース電極１７Ｓに近い位置の端部からドレイン電極１７Ｄに近い位置の端部まで一定である。即ち、半導体装置１０１のゲート絶縁膜１１３には、厚膜部が設けられていない。半導体装置１０１のゲート電極１４とドレイン電極１７Ｄ（ドレイン電極１７Ｄが接続された低抵抗領域１２Ｂ）との間に大きな電圧がかかると、ゲート絶縁膜１１３のドレイン電極１７Ｄに近い端部Ｅに大きな電圧がかかる。したがって、端部Ｅ近傍の酸化物半導体膜１２（チャネル領域１２Ａと低抵抗領域１２Ｂとの境界付近）に局所的に電界が集中する。特に、セルフアライン構造を有する半導体装置１０１では、ドレイン電極１７Ｄが接続された低抵抗領域１２Ｂとゲート電極１４とが近いので、より酸化物半導体膜１２に大きな電界が生じやすい。このような酸化物半導体膜への局所的な電界の集中は、信頼性を低下させる虞がある。
【００４６】
図６に比較例２に係る半導体装置（半導体装置１０２）の構成を表す。この半導体装置１０２のゲート絶縁膜２１３は、半導体装置１０１のゲート絶縁膜１１３の倍の厚みを有している。このように、ゲート絶縁膜２１３全体の厚みを大きくすることにより、酸化物半導体膜１２とゲート電極１４との間の距離が長くなるので、酸化物半導体膜１２に生じる電界の大きさを小さくすることが可能である。しかしながら、このような半導体装置１０２では、ドレイン電流の大きさが小さくなり、駆動に必要な電流量を確保できない虞がある。
【００４７】
これに対し半導体装置１では、ドレイン電極１７Ｄに近い位置のゲート絶縁膜１３の端部の厚みを選択的に大きくしている（厚膜部１３Ｔ）。したがって、ドレイン電流の大きさが維持され、かつ、厚膜部１３Ｔ近傍の酸化物半導体膜１２に生じる電界が緩和される。
【００４８】
図７に、半導体装置１，１０１，１０２それぞれの電流電圧特性を示す。ここでは、ソース電極１７Ｓに０Ｖ、ゲート電極１４に２０Ｖの電圧を印加し、ドレイン電極１７Ｄに印加する電圧を変化させて測定を行った。図７の横軸はドレイン―ソース間電圧Ｖｄｓを表し、縦軸はドレイン電流Ｉｄを表す。半導体装置１，１０１，１０２それぞれの酸化物半導体膜１２の厚みを５０ｎｍとした。半導体装置１０１のゲート絶縁膜１１３の厚みを１００ｎｍとし、半導体装置１０２のゲート絶縁膜２１３の厚みを２００ｎｍとした。半導体装置１では、厚膜部１３Ｔ以外の部分のゲート絶縁膜１３の厚みを１００ｎｍ、厚膜部１３Ｔの縁を２００ｎｍ、厚膜部１３Ｔの距離を０．５μｍとした。
【００４９】
半導体装置１０２では、ゲート絶縁膜２１３の厚みがゲート絶縁膜１１３の厚みよりも大きくなっているので、半導体装置１０１に比べて半導体装置１０２のドレイン電流は、半分程度に小さくなっている。一方、半導体装置１のドレイン電流は、半導体装置１０１のドレイン電流と同程度に維持されている。
【００５０】
図８Ａは半導体装置１０１にかかる電圧を、図８Ｂは半導体装置１０２にかかる電圧を、図８Ｃは半導体装置１に係る電圧をシミュレーションした結果をそれぞれ表したものである。半導体装置１，１０１，１０２それぞれの構成は、上記図７で説明したものと同様とした。シミュレーションは、ソース電極１７Ｓに０Ｖ、ドレイン電極１７Ｄに２０Ｖ、ゲート電極１４に―２０Ｖを印加する条件下で行った。即ち、ゲート電極１４とドレイン電極１７Ｄとの間の電圧差を４０Ｖとした。半導体装置１０１では、ドレイン電極１７Ｄに近い位置のゲート絶縁膜１１３の端部に等電位線が集中しているのに対し、半導体装置１０２および半導体装置１では、等電位線の分布が緩やかになっている。
【００５１】
図９Ａ，図９Ｂ，図９Ｃは、図８Ａ〜図８Ｃと同じ条件下、半導体装置１，１０１，１０２に生じる電界をシミュレーションした結果を表したものである。図９Ａが半導体装置１０１、図９Ｂが半導体装置１０２、図９Ｃが半導体装置１の結果を表している。
【００５２】
図１０は、図９Ａ〜図９Ｃのシミュレーション結果をもとに、酸化物半導体膜１２の内部、具体的には、酸化物半導体膜１２の表面（ゲート絶縁膜１３，１１３，２１３との接触面）から厚み方向に１０ｎｍの位置に生じる電界の大きさを表したものである。図１０では、縦軸を電界の大きさ、横軸を酸化物半導体膜１２のチャネル長方向の位置として表している。このとき、横軸の位置０μｍは、チャネル領域１２Ａのソース電極１７Ｓ側の縁であり、位置１０μｍはチャネル領域１２Ａのドレイン電極１７Ｄ側の縁である。即ち、ゲート長を１０μｍとした。
【００５３】
図９Ａ〜図９Ｃおよび図１０から、半導体装置１０１では、酸化物半導体膜１２において、ドレイン電極１７Ｄに近い位置のチャネル領域１２Ａと低抵抗領域１２Ｂとの境界近傍に電界が集中していることがわかる。一方、半導体装置１０２および半導体装置１では、半導体装置１０１に比べて、酸化物半導体膜１２への局所的な電界の集中が抑えられることが確認できた。酸化物半導体膜１２に生じる最大の電界の大きさを、半導体装置１では、半導体装置１０１に比べて約２５％程度小さくすることができる（図１０）。
【００５４】
このように、本実施の形態では、ゲート絶縁膜１３のドレイン電極１７Ｄに近い位置の端部に厚膜部１３Ｔを設けるようにしたので、厚膜部１３Ｔ近傍の酸化物半導体膜１２に生じる電界の集中を防ぐことができる。特に、セルフアライン構造を有する半導体装置１では、酸化物半導体膜１２に生じる電界が大きくなり易いが、効果的に電界の集中を防ぐことができる。よって、半導体装置１の信頼性を向上させることが可能となる。また、ゲート絶縁膜１３のうち、ドレイン電極１７Ｄに近い位置の端部に選択的に厚膜部１３Ｔを設けるようにしたので、ドレイン電流の大きさを維持することができる。
【００５５】
更に、厚膜部１３Ｔの厚みを縁に向かって徐々に大きくし、厚膜部１３Ｔの上面を滑らかな傾斜面にすることが好ましい。電界は角部に集中しやすいため、このような厚膜部１３Ｔを設けることにより、角部を減らし、より電界の集中を抑えることが可能となる。
【００５６】
以下、本実施の形態の変形例および他の実施の形態について説明するが、以降の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
【００５７】
＜変形例１＞
図１１は、上記第１の実施の形態の変形例１に係る半導体装置（半導体装置１Ａ）の断面構成を表したものである。この半導体装置１Ａのゲート絶縁膜（ゲート絶縁膜２３）には、厚みが一定の厚膜部（厚膜部２３Ｔ）が設けられている。この点を除き、半導体装置１Ａは上記実施の形態の半導体装置１と同様の構成を有し、その作用および効果も同様である。
【００５８】
ゲート絶縁膜２３の厚膜部２３Ｔは、厚膜部１３Ｔと同様に、ドレイン電極１７Ｄに近い位置の端部に設けられている。厚膜部２３Ｔは、他の部分のゲート絶縁膜２３よりも、大きい厚みを有する部分である。
【００５９】
厚膜部２３Ｔでは、その厚みが中央部に近い位置からゲート絶縁膜１３の縁まで同じとなっている。ゲート絶縁膜２３では、厚膜部２３Ｔとそれ以外の部分（厚膜部２３Ｔよりも厚みの小さい部分）との間に段差が生じており、例えば厚膜部２３Ｔは略直角の角部を有している。このようなゲート絶縁膜２３の厚膜部２３Ｔは、傾斜面１３Ｓを形成せずに絶縁材料膜１３Ｍのエッチングを行うことにより、形成することが可能である（図２Ｃ）。したがって、角部を有する厚膜部２３Ｔでは、酸化物半導体膜１２に局所的に生じる電界が若干大きくなる可能性があるものの、簡便な方法で形成することができる。
【００６０】
図１２に、半導体装置１Ａの電流電圧特性を半導体装置１，１０１とともに示す。図１２の横軸はドレイン―ソース間電圧Ｖｄｓを表し、縦軸はドレイン電流Ｉｄを表す。半導体装置１，１０１の構成および各部の電圧は、図７で説明したものと同様とした。半導体装置１Ａでは、酸化物半導体膜１２の厚みを５０ｎｍとし、厚膜部２３Ｔ以外の部分のゲート絶縁膜２３の厚みを１００ｎｍ、厚膜部２３Ｔの厚みを２００ｎｍ、厚膜部２３Ｔの距離を０．５μｍとした。
【００６１】
半導体装置１Ａのドレイン電流の大きさは、半導体装置１，１０１のドレイン電流の大きさと、略同程度に維持されることが確認できた。
【００６２】
図１３は、半導体装置１Ａに生じる電界をシミュレーションした結果を表したものである。半導体装置１Ａの構成は、上記図１２で説明したものと同様とした。
【００６３】
図１４は、図１３のシミュレーション結果をもとに、酸化物半導体膜１２の内部、具体的には、酸化物半導体膜１２の表面から厚み方向に１０ｎｍの位置に生じる電界の大きさを表したものである。図１４には、半導体装置１Ａの結果とともに、半導体装置１の酸化物半導体１２に生じる電界の大きさを示した。半導体装置１の構成は、上記図７で説明したものと同様とした。図１４では、縦軸を電界の大きさ、横軸を酸化物半導体膜１２のチャネル長方向の位置として表している。このとき、横軸の位置０μｍは、チャネル領域１２Ａのソース電極１７Ｓ側の縁であり、位置１０μｍはチャネル領域１２Ａのドレイン電極１７Ｄ側の縁である。即ち、ゲート長を１０μｍとした。
【００６４】
図１３および図１４から、半導体装置１Ａにおいても、ゲート絶縁膜２３に厚膜部２３Ｔを設けることにより、半導体装置１と略同程度に、厚膜部２３Ｔ近傍の酸化物半導体膜１２に生じる電界が緩和されることが確認できた。
【００６５】
図１５および図１６は、厚膜部２３Ｔの形状の一例を表したものである。厚膜部２３Ｔは、厚みが変化する部分と厚みが一定の部分との両方を有していてもよい（図１５）。あるいは、厚膜部２３Ｔをゲート絶縁膜２３−１とゲート絶縁膜２３−２との積層構造により構成するようにしてもよい（図１６）。このとき、例えば厚膜部２３Ｔ以外の部分のゲート絶縁膜２３は、ゲート絶縁膜２３−１により構成されている。
【００６６】
＜変形例２＞
図１７は、上記第１の実施の形態の変形例２に係る半導体装置（半導体装置１Ｂ）の断面構成を表したものである。この半導体装置１Ｂでは、ゲート絶縁膜１３の両端部に厚膜部１３Ｔが設けられている。この点を除き、半導体装置１Ｂは上記実施の形態の半導体装置１と同様の構成を有し、その作用および効果も同様である。
【００６７】
半導体装置１Ｂのゲート絶縁膜１３では、ドレイン電極１７Ｄに近い位置の端部に加えて、ソース電極１７Ｓに近い位置の端部にも厚膜部１３Ｔが設けられている。換言すれば、ゲート絶縁膜１３の対向する一対の端部に、厚膜部１３Ｔが設けられている。このようにゲート絶縁膜１３の両端部に厚膜部１３Ｔを設けることにより、対称性の高いゲート絶縁膜１３を形成することができる。対称的な構成を有するゲート絶縁膜１３は、ネガ型レジストを用いた裏面露光によるセルフアラインプロセスを用いて形成することが可能である。
【００６８】
図１８に、半導体装置１Ｂの電流電圧特性を半導体装置１，１０１とともに示す。図１８の横軸はドレイン―ソース間電圧Ｖｄｓを表し、縦軸はドレイン電流Ｉｄを表す。半導体装置１，１０１の構成および各部の電圧は、図７で説明したものと同様とした。半導体装置１Ｂでは、酸化物半導体膜１２の厚みを５０ｎｍとし、厚膜部１３Ｔ以外の部分のゲート絶縁膜１３の厚みを１００ｎｍ、両側の厚膜部１３Ｔの縁を２００ｎｍ、厚膜部１３Ｔの距離を０．５μｍとした。
【００６９】
半導体装置１Ｂのドレイン電流の大きさは、半導体装置１，１０１のドレイン電流の大きさに比べて若干低下している。しかしながら、これは半導体装置１０２の低下量（図７）に比べると小さく、ゲート絶縁膜１３に２つの厚膜部１３Ｔが設けられた半導体装置１Ｂであっても、ドレイン電流の大きさは十分に維持されることが確認できた。
【００７０】
図１９に示したように、厚みが一定の厚膜部２３Ｔをゲート絶縁膜２３の両方の端部に設けるようにしてもよい（半導体装置１Ｃ）。
【００７１】
図２０に、半導体装置１Ｃの電流電圧特性を半導体装置１Ａ，１０１とともに示す。図２０の横軸はドレイン―ソース間電圧Ｖｄｓを表し、縦軸はドレイン電流Ｉｄを表す。半導体装置１の構成は図７で説明したものと同様とし、半導体装置１Ａの構成は図１２で説明したものと同様とした。半導体装置１Ｃでは、酸化物半導体膜１２の厚みを５０ｎｍとし、厚膜部２３Ｔ以外の部分のゲート絶縁膜２３の厚みを１００ｎｍ、両側の厚膜部２３Ｔの厚みを２００ｎｍ、厚膜部２３Ｔの距離を０．５μｍとした。
【００７２】
半導体装置１Ｃのドレイン電流の大きさは、半導体装置１Ａ，１０１のドレイン電流の大きさに比べて若干低下する。しかしながら、これは半導体装置１０２の低下量（図７）に比べると小さく、ゲート絶縁膜２３に２つの厚膜部２３Ｔが設けられた半導体装置１Ｃであっても、ドレイン電流の大きさは十分に維持されることが確認できた。
【００７３】
＜第２の実施の形態＞
図２１は、本技術の第２の実施の形態に係る半導体装置（半導体装置２）の断面構成を表したものである。この半導体装置２では、ゲート絶縁膜（ゲート絶縁膜３３）の端部に低誘電率部（低誘電率部３３Ｌ）が設けられている。この点を除き、半導体装置２は上記第１の実施の形態の半導体装置１と同様の構成を有し、その作用および効果も同様である。
【００７４】
低誘電率部３３Ｌは、ゲート絶縁膜３３のドレイン電極１７Ｄに近い位置の端部に設けられている。この低誘電率部３３Ｌは、中央部およびソース電極１７Ｓに近い部分など、他の部分を構成するゲート絶縁膜３３の誘電率よりも低い誘電率を有する部分である。例えば、低誘電率部３３Ｌ以外の部分を構成するゲート絶縁膜３３の誘電率は、３．０〜１０．０程度であり、低誘電率部３３Ｌの誘電率は、１．０である。低誘電率部３３Ｌ以外の部分のゲート絶縁膜３３には、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯｘ）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜を用いることができる。低誘電率部３３Ｌは、例えば空気により構成されている。即ち、ゲート絶縁膜３３の低誘電率部３３Ｌは、酸化物半導体膜１２とゲート電極１４との間の空隙であり、半導体装置２は中空構造を有している。低誘電率部３３Ｌの厚みは、低誘電率部３３Ｌ以外の部分のゲート絶縁膜３３の厚みと同じである。低誘電率部３３Ｌの距離（チャネル長方向の距離）は、例えばゲート絶縁膜３３の厚み以上の長さであって、かつ、ゲート長の１/２以下であることが好ましい。例えば、ゲート長が１０μｍのとき、低誘電率部３３Ｌの距離は０．５μｍである。低誘電率部３３Ｌの断面形状は、どのような形状であってもよいが、例えば四角形となっている。
【００７５】
このような低誘電率部３３Ｌを有するゲート絶縁膜３３は、例えば以下のようにして形成することが可能である（図２２Ａ〜図２２Ｃ）。
【００７６】
まず、半導体装置１と同様に酸化物半導体膜１２を設けた後（図２Ａ）、絶縁材料膜３３Ｍおよび導電材料膜１４Ｍをこの順に成膜する（図２２Ａ）。次いで、導電材料膜１４Ｍを例えばフォトリソグラフィおよびエッチングによりパターニングし、ゲート電極１４を形成する。続いて、このゲート電極１４をマスクにして、絶縁材料膜３３Ｍをエッチングする（図２２Ｂ）。その後、例えばフッ酸または緩衝フッ酸溶液などのウェットエッチングを用いて、絶縁材料膜３３Ｍの側面を等方的にエッチングする。これにより、ゲート電極１４端部の直下が空隙となり、低誘電率部３３Ｌが形成される（図２２Ｃ）。ゲート絶縁膜３３の端部の一方に、選択的に低誘電率部３３Ｌを設けるためには、例えば、他方の端部をフォトレジスト等で保護しておけばよい（図示せず）。
【００７７】
このようなゲート絶縁膜３３の端部に選択的に低誘電率部３３Ｌが設けられた半導体装置２では、半導体装置１と同様に、ドレイン電流の大きさが維持され、かつ、低誘電率部３３Ｌを設けない場合に比べて低誘電率部３３Ｌ近傍の酸化物半導体膜１２に生じる電界が緩和される。
【００７８】
図２３は、半導体装置２の電流電圧特性を半導体装置１０１とともに表したものである。図２３の横軸はドレイン―ソース間電圧Ｖｄｓを表し、縦軸はドレイン電流Ｉｄを表す。半導体装置１０１の構成は、図７で説明したものと同様とした。半導体装置２では、酸化物半導体膜１２の厚みを５０ｎｍとし、ゲート絶縁膜３３の厚みを１００ｎｍとした。低誘電率部３３Ｌは空気により構成し、低誘電率部３３Ｌの距離を０．５μｍとした。
【００７９】
半導体装置２のドレイン電流の大きさは、半導体装置１０１のドレイン電流の大きさと、略同程度に維持されることが確認できた。
【００８０】
図２４は、半導体装置２に生じる電界をシミュレーションした結果を表したものである。半導体装置２の構成は、上記図２３で説明したものと同様とした。
【００８１】
図２５は、図２４のシミュレーション結果をもとに、酸化物半導体膜１２の内部、具体的には、酸化物半導体膜１２の表面から厚み方向に１０ｎｍの位置に生じる電界の大きさを表したものである。図２５には、半導体装置２の結果とともに、半導体装置１の酸化物半導体１２に生じる電界の大きさを示した。半導体装置１の構成は、上記図７で説明したものと同様とした。図２５では、縦軸を電界の大きさ、横軸を酸化物半導体膜１２のチャネル長方向の位置として表している。このとき、横軸の位置０μｍは、チャネル領域１２Ａのソース電極１７Ｓ側の縁であり、位置１０μｍはチャネル領域１２Ａのドレイン電極１７Ｄ側の縁である。即ち、ゲート長を１０μｍとした。
【００８２】
図２４および図２５から、半導体装置２においても、ゲート絶縁膜３３に低誘電率部３３Ｌを設けることにより、低誘電率部３３Ｌ近傍の酸化物半導体膜１２に生じる電界が緩和されることが確認できた。酸化物半導体膜１２に生じる最大の電界の大きさを、半導体装置２では、半導体装置１に比べて更に約２０％程度小さくすることができる（図２５）。
【００８３】
＜変形例３＞
図２６は、上記第２の実施の形態の変形例（変形例３）に係る半導体装置（半導体装置２Ａ）の断面構成を表したものである。この半導体装置２Ａでは、ゲート絶縁膜（ゲート絶縁膜４３）の低誘電率部（低誘電率部４３Ｌ）が、空気以外の低誘電率材料により構成されている。この点を除き、半導体装置２Ａは上記第２の実施の形態の半導体装置２と同様の構成を有し、その作用および効果も同様である。
【００８４】
低誘電率部４３Ｌは、ゲート絶縁膜４３のドレイン電極１７Ｄに近い位置の端部に設けられている。この低誘電率部４３Ｌは、例えば、低誘電率部４３Ｌ以外の部分を構成するゲート絶縁膜４３の誘電率よりも、低い誘電率を有する低誘電率膜４４の一部により構成されている。
【００８５】
低誘電率膜４４は、例えば、ゲート電極１４端部の直下に空隙を設けた後（図２２Ｃ）、ゲート電極１４およびゲート絶縁膜４３からなる積層体の側面および上面を覆うように形成する。即ち、ゲート絶縁膜４３の端部を低誘電率膜４４が覆う。これにより、低誘電率膜４４がゲート絶縁膜４３の端部入り込み、低誘電率部４３Ｌが形成される。低誘電率膜４４は、例えば、ＣＶＤ法等を用いて炭素（Ｃ）またはフッ素（Ｆ）等をドープした酸化シリコン（ＳｉＯ2）膜を成膜することにより形成することが可能である。
【００８６】
＜変形例４＞
図２７は、上記第２の実施の形態の変形例（変形例４）に係る半導体装置（半導体装置２Ｂ）の断面構成を表したものである。この半導体装置２Ｂでは、ゲート絶縁膜３３の両端部に低誘電率部３３Ｌが設けられている。この点を除き、半導体装置２Ｂは上記第２の実施の形態の半導体装置２と同様の構成を有し、その作用および効果も同様である。
【００８７】
半導体装置２Ｂのゲート絶縁膜３３では、ドレイン電極１７Ｄに近い位置の端部に加えて、ソース電極１７Ｓに近い位置の端部にも低誘電率部３３Ｌが設けられている。換言すれば、ゲート絶縁膜３３の対向する一対の端部に、低誘電率部３３Ｌが設けられている。このようにゲート絶縁膜３３の両端部に低誘電率部３３Ｌを設けることにより、対称性の高いゲート絶縁膜３３を形成することができる。
【００８８】
図２８に、半導体装置２Ｂの電流電圧特性を半導体装置２，１０１とともに示す。図２８の横軸はドレイン―ソース間電圧Ｖｄｓを表し、縦軸はドレイン電流Ｉｄを表す。半導体装置１０１の構成は図７で説明したものと同様とし、半導体装置２の構成は図２３で説明したものと同様とした。半導体装置２Ｂでは、酸化物半導体膜１２の厚みを５０ｎｍとし、低誘電率部３３Ｌ以外の部分のゲート絶縁膜３３の厚みを１００ｎｍとした。低誘電率部３３Ｌは空気により構成し、低誘電率部３３Ｌの距離を０．５μｍとした。
【００８９】
半導体装置２Ｂのドレイン電流の大きさは、半導体装置２，１０１のドレイン電流の大きさに比べて若干低下する。しかしながら、これは半導体装置１０２の低下量（図７）に比べると小さく、ゲート絶縁膜３３に２つの低誘電率部３３Ｌが設けられた半導体装置２Ｂであっても、ドレイン電流の大きさは十分に維持されることが確認できた。
【００９０】
図２９に示したように、空気以外の低誘電率材料（低誘電率膜４４）により構成した低誘電率部４３Ｌをゲート絶縁膜４３の両方の端部に設けるようにしてもよい。
【００９１】
＜適用例＞
図３０は、上記半導体装置１を駆動素子として備えた表示装置（表示装置５）の断面構成を表すものである。この表示装置５はアクティブマトリクス型の有機ＥＬ（Electroluminescence）表示装置であり、半導体装置１と半導体装置１により駆動される有機ＥＬ素子５０をそれぞれ複数有している。図３０には、一の半導体装置１および有機ＥＬ素子５０に対応する領域（サブピクセル）を示す。図３０には、半導体装置１を有する表示装置５を示したが、半導体装置５は、半導体装置１に代えて、上記半導体装置１Ａ，１Ｂ，１Ｃ，２Ａ，２Ｂを備えていてもよい。
【００９２】
有機ＥＬ素子５０は、半導体装置１上に、平坦化膜１９を間にして設けられている。この有機ＥＬ素子５０は平坦化膜１９側から第１電極５１、有機層５２および第２電極５３をこの順に有しており、保護層（図示せず）により封止されている。第１電極５１上には、画素間絶縁膜５４が設けられている。保護層上には熱硬化樹脂または紫外線硬化樹脂からなる接着層５５を間にして封止用基板５６が貼り合わされている。表示装置５は、有機層５２で発生した光を基板１１側から取り出すボトムエミッション方式（下面発光方式）であってもよく、封止用基板５６側から取り出すトップエミッション方式（上面発光方式）であってもよい。
【００９３】
平坦化膜１９は、ソース電極１７Ｓ上、ドレイン電極１７Ｄ上および層間絶縁膜１６上に、基板１１の表示領域（後述の図３１の表示領域６０）全体に渡り設けられ、接続孔Ｈ３を有している。この接続孔Ｈ３は、半導体装置１のソース電極１７Ｓと有機ＥＬ素子５０の第１電極５１とを接続するためのものである。平坦化膜１９は、例えばポリイミドまたはアクリル系樹脂により構成されている。
【００９４】
第１電極５１は、接続孔Ｈ３を埋め込むように平坦化膜１９上に設けられている。この第１電極５１は、例えばアノードとして機能するものであり、素子毎に設けられている。表示装置５がボトムエミッション方式である場合には、第１電極５１を透明導電膜、例えば、酸化インジウムスズ（ＩＴＯ），酸化インジウム亜鉛（ＩＺＯ）またはインジウム亜鉛オキシド（ＩｎＺｎＯ）等のいずれかよりなる単層膜またはこれらのうちの２種以上からなる積層膜により構成する。一方、表示装置５がトップエミッション方式である場合には、第１電極５１を、反射性の金属、例えば、アルミニウム，マグネシウム（Ｍｇ），カルシウム（Ｃａ）およびナトリウム（Ｎａ）のうちの少なくとも１種からなる単体金属、またはこれらのうちの少なくとも１種を含む合金よりなる単層膜、あるいは単体金属または合金を積層した多層膜により構成する。
【００９５】
第１電極５１をソース電極１７Ｓの表面（有機ＥＬ素子５０側の面）に接して設けるようにしてもよい。これにより、平坦化膜１９を省略し、工程数を減らして表示装置５を製造することが可能となる。
【００９６】
画素分離膜５４は第１電極５１と第２電極５３との間の絶縁性を確保すると共に各素子の発光領域を区画分離するためのものであり、各素子の発光領域に対向して開口を有している。この画素分離膜５４は例えば、ポリイミド，アクリル樹脂またはノボラック系樹脂などの感光性樹脂により構成されている。
【００９７】
有機層５２は、画素分離膜５４の開口を覆うように設けられている。この有機層５２は有機電界発光層（有機ＥＬ層）を含み、駆動電流の印加によって発光を生じるものである。有機層５２は、例えば基板１１（第１電極５１）側から、正孔注入層、正孔輸送層、有機ＥＬ層および電子輸送層をこの順に有しており、電子と正孔との再結合が有機ＥＬ層で生じて光が発生する。有機ＥＬ層の構成材料は、一般的な低分子または高分子の有機材料であればよく、特に限定されない。例えば赤、緑および青色を発光する有機ＥＬ層が素子毎に塗り分けられていてもよく、あるいは、白色を発光する有機ＥＬ層（例えば、赤、緑および青色の有機ＥＬ層を積層したもの）が基板１１の全面に渡り設けられていてもよい。正孔注入層は、正孔注入効率を高めると共にリークを防止するためのものであり、正孔輸送層は、有機ＥＬ層への正孔輸送効率を高めるためのものである。正孔注入層、正孔輸送層あるいは電子輸送層等の有機ＥＬ層以外の層は、必要に応じて設けるようにすればよい。
【００９８】
第２電極５３は、例えば、カソードとして機能するものであり、金属導電膜により構成されている。表示装置５がボトムエミッション方式である場合には、この第２電極５３を反射性の金属、例えば、アルミニウム，マグネシウム（Ｍｇ），カルシウム（Ｃａ）およびナトリウム（Ｎａ）のうちの少なくとも１種からなる単体金属、またはこれらのうちの少なくとも１種を含む合金よりなる単層膜、あるいは単体金属または合金を積層した多層膜により構成する。一方、表示装置５がトップエミッション方式である場合には、第２電極５３にＩＴＯやＩＺＯなどの透明導電膜を用いる。この第２電極５３は、第１電極５１と絶縁された状態で例えば各素子に共通して設けられている。
【００９９】
保護層（図示せず）は、絶縁性材料または導電性材料のいずれにより構成されていてもよい。絶縁性材料としては、例えば、アモルファスシリコン（ａ−Ｓｉ），アモルファス炭化シリコン（ａ−ＳｉＣ），アモルファス窒化シリコン（ａ−Ｓｉ(1-X)ＮX）またはアモルファスカーボン（ａ−Ｃ）等が挙げられる。
【０１００】
封止用基板５６は、半導体装置１および有機ＥＬ素子５０を間にして基板１１と対向するよう、配置されている。封止用基板５６には、上記基板１１と同様の材料を用いることができる。表示装置５がトップエミッション方式である場合には、封止用基板５６に透明材料を用い、封止用基板５６側にカラーフィルタや遮光膜を設けるようにしてもよい。表示装置５がボトムエミッション方式である場合には、基板１１を透明材料により構成し、例えばカラーフィルタや遮光膜を基板１１側に設けておく。
【０１０１】
図３１に示したように、表示装置５はこのような有機ＥＬ素子５０を含む画素ＰＸＬＣを複数有しており、画素ＰＸＬＣは基板１１上の表示領域６０に例えばマトリクス状に配置されている。表示領域６０の周辺には信号線駆動回路としての水平セレクタ（ＨＳＥＬ）６１、走査線駆動回路としてのライトスキャナ（ＷＳＣＮ）６２および電源線駆動回路としての電源スキャナ６３が設けられている。
【０１０２】
表示領域６０では、列方向に複数（整数ｎ個）の信号線ＤＴＬ１〜ＤＴＬｎが、行方向に複数（整数ｍ個）の走査線ＷＳＬ１〜ＷＳＬｍがそれぞれ配置されている。これら信号線ＤＴＬと走査線ＤＳＬとの各交差点に、画素ＰＸＬＣ（Ｒ，Ｇ，Ｂに対応する画素のいずれか１つ）が設けられている。各信号線ＤＴＬは、水平セレクタ６１に電気的に接続され、水平セレクタ６１から信号線ＤＴＬを介して各画素ＰＸＬＣに映像信号が供給される。一方、各走査線ＷＳＬは、ライトスキャナ６２に電気的に接続され、ライトスキャナ６２から走査線ＷＳＬを介して各画素ＰＸＬＣに走査信号（選択パルス）が供給される。各電源線ＤＳＬは電源スキャナ６３に接続され、電源スキャナ６３から電源線ＤＳＬを介して各画素ＰＸＬＣに電源信号（制御パルス）が供給される。
【０１０３】
図３２は、画素ＰＸＬＣにおける具体的な回路構成例を表したものである。各画素ＰＸＬＣは、有機ＥＬ素子５０を含む画素回路６０Ａを有している。この画素回路６０Ａは、サンプリング用トランジスタＴｒ１および駆動用トランジスタＴｒ２と、容量素子Ｃと、有機ＥＬ素子５０とを有するアクティブ型の駆動回路である。なお、サンプリング用トランジスタＴｒ１および駆動用トランジスタＴｒ２のうち少なくともいずれか１つが、上記半導体装置１に相当する。
【０１０４】
サンプリング用トランジスタＴｒ１は、そのゲートが対応する走査線ＷＳＬに接続され、そのソースおよびドレインのうちの一方が対応する信号線ＤＴＬに接続され、他方が駆動用トランジスタＴｒ２のゲートに接続されている。駆動用トランジスタＴｒ２は、そのドレインが対応する電源線ＤＳＬに接続され、ソースが有機ＥＬ素子５０のアノードに接続されている。また、この有機ＥＬ素子５０のカソードは、接地配線５Ｈに接続されている。なお、この接地配線５Ｈは、全ての画素ＰＸＬＣに対して共通に配線されている。容量素子Ｃは、駆動用トランジスタＴｒ２のソースとゲートとの間に配置されている。
【０１０５】
サンプリング用トランジスタＴｒ１は、走査線ＷＳＬから供給される走査信号（選択パルス）に応じて導通することにより、信号線ＤＴＬから供給される映像信号の信号電位をサンプリングし、容量素子Ｃに保持するものである。駆動用トランジスタＴｒ２は、所定の第１電位（図示せず）に設定された電源線ＤＳＬから電流の供給を受け、容量素子Ｃに保持された信号電位に応じて、駆動電流を有機ＥＬ素子５０へ供給するものである。有機ＥＬ素子５０は、この駆動用トランジスタＴｒ２から供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。
【０１０６】
このような回路構成では、走査線ＷＳＬから供給される走査信号（選択パルス）に応じてサンプリング用トランジスタＴｒ１が導通することにより、信号線ＤＴＬから供給された映像信号の信号電位がサンプリングされ、容量素子Ｃに保持される。また、上記第１電位に設定された電源線ＤＳＬから駆動用トランジスタＴｒ２へ電流が供給され、容量素子Ｃに保持された信号電位に応じて、駆動電流が有機ＥＬ素子５０（赤色、緑色および青色の各有機ＥＬ素子）へ供給される。そして、各有機ＥＬ素子５０は、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。これにより、表示装置５において、映像信号に基づく映像表示がなされる。
【０１０７】
このような表示装置５は、例えば以下のようにして形成する。
【０１０８】
まず、上述のようにして、半導体装置１を形成する。次いで、層間絶縁膜１６、ソース電極１７Ｓおよびドレイン電極１７Ｄを覆うように、上述した材料よりなる平坦化膜１９を、例えばスピンコート法やスリットコート法により成膜し、ソース電極１７Ｓに対向する領域の一部に接続孔Ｈ３を形成する。
【０１０９】
次いで、この平坦化膜１９上に、有機ＥＬ素子５０を形成する。具体的には、平坦化膜１９上に、接続孔Ｈ３を埋め込むように、上述した材料よりなる第１電極５１を例えばスパッタリング法により成膜した後、フォトリソグラフィおよびエッチングによりパターニングする。この後、第１電極５１上に開口を有する画素分離膜５４を形成した後、有機層５２を例えば真空蒸着法により成膜する。続いて、有機層５２上に、上述した材料よりなる第２電極５３を例えばスパッタリング法により形成する。次いで、この第２電極５３上に保護層を例えばＣＶＤ法により成膜した後、この保護層上に、接着層５５を用いて封止用基板５６を貼り合わせる。以上により、図３０に示した表示装置５を完成する。
【０１１０】
この表示装置５では、例えばＲ，Ｇ，Ｂのいずれかに対応する各画素ＰＸＬＣに、各色の映像信号に応じた駆動電流が印加されると、第１電極５１および第２電極５３を通じて、有機層５２に電子および正孔が注入される。これらの電子および正孔は、有機層５２に含まれる有機ＥＬ層においてそれぞれ再結合され、発光を生じる。このようにして、表示装置５では、例えばＲ，Ｇ，Ｂのフルカラーの映像表示がなされる。また、この映像表示動作の際に容量素子Ｃの一端に、映像信号に対応する電位が印加されることにより、容量素子１０Ｃには、映像信号に対応する電荷が蓄積される。
【０１１１】
ここでは、高い信頼性を有する半導体装置１を備えているので、表示装置５の信頼性が向上する。
【０１１２】
表示装置５は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。電子機器としては、例えばテレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等が挙げられる。
【０１１３】
図３３は、上記表示装置５が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００は、上記表示装置５により構成されている。
【０１１４】
以上、実施の形態および変形例を挙げて本技術を説明したが、本技術はこれら実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等では、高抵抗膜１５を設けた構造を例に挙げて説明したが、この高抵抗膜１５は、低抵抗領域１２Ｂを形成したのちに除去することも可能である。ただし、上述のように、高抵抗膜１５を設けた場合の方が、半導体装置１の電気特性を安定的に保持することができるため望ましい。
【０１１５】
また、上記実施の形態等では、低抵抗領域１２Ｂが、酸化物半導体膜１２の表面（上面）から厚み方向の一部に設けられている場合について説明したが、低抵抗領域１２Ｂを酸化物半導体膜１２の表面（上面）から厚み方向の全部に設けることも可能である。
【０１１６】
更に、上記第２の実施の形態では、トップゲート型のＴＦＴを有する半導体装置２について説明したが（図２１）、半導体装置２はボトムゲート型のＴＦＴを有するものであってもよい。
【０１１７】
加えて、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
【０１１８】
更にまた、本技術は、有機ＥＬ素子のほか、液晶表示素子４０、電気泳動型表示素子、無機エレクトロルミネッセンス素子などの他の表示素子を用いた表示装置にも適用可能である。
【０１１９】
加えてまた、上記実施の形態等では、半導体装置の適用例として表示装置を例に挙げて説明したが、画像検出器等に適用させるようにしてもよい。
【０１２０】
なお、本明細書に記載された効果はあくまで例示であってこれに限定されるものではなく、また他の効果があってもよい。
【０１２１】
なお、本技術は以下のような構成を取ることも可能である。
（１）基板上に、酸化物半導体膜、ゲート絶縁膜およびゲート電極をこの順に有し、前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の厚みよりも大きい厚みを有する厚膜部が設けられている半導体装置。
（２）更に、前記酸化物半導体膜に電気的に接続されたソース電極およびドレイン電極を有し、より前記ドレイン電極に近い位置の前記ゲート絶縁膜の端部に、前記厚膜部が設けられている前記（１）記載の半導体装置。
（３）前記酸化物半導体膜は、前記ゲート電極に平面視で重なる位置のチャネル領域と、前記チャネル領域以外の部分に設けられた低抵抗領域とを有する前記（２）記載の半導体装置。
（４）前記酸化物半導体膜の前記低抵抗領域に、前記ソース電極および前記ドレイン電極が電気的に接続されている前記（３）記載の半導体装置。
（５）更に、前記低抵抗領域に接する高抵抗膜を有する前記（３）または（４）記載の半導体装置。
（６）前記ソース電極に近い位置の前記ゲート絶縁膜の端部にも、前記厚膜部が設けられている前記（２）乃至（５）のうちいずれか１つに記載の半導体装置。
（７）前記厚膜部の厚みは、前記ゲート絶縁膜の縁に向かって徐々に大きくなる前記（１）乃至（６）のうちいずれか１つに記載の半導体装置。
（８）前記厚膜部の上面は傾斜面である前記（７）記載の半導体装置。
（９）前記厚膜部の厚みは一定である前記（１）乃至（６）のうちいずれか１つに記載の半導体装置。
（１０）前記厚膜部は積層構造を有する前記（１）乃至（９）のうちいずれか１つに記載の半導体装置。
（１１）ゲート電極と、前記ゲート電極に対向するチャネル領域を有する酸化物半導体膜と、前記ゲート電極と前記半導体膜との間に設けられたゲート絶縁膜とを備え、前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の誘電率よりも小さい誘電率を有する低誘電率部が設けられている半導体装置。
（１２）前記低誘電率部が空気により構成されている前記（１１）記載の半導体装置。
（１３）前記低誘電率部が空気以外の低誘電率材料により構成されている前記（１１）記載の半導体装置。
（１４）前記ゲート絶縁膜の端部を覆う低誘電率膜を有し、前記低誘電率膜の一部により前記低誘電率部が構成されている前記（１３）記載の半導体装置。
（１５）更に、前記酸化物半導体膜に電気的に接続されたソース電極およびドレイン電極を有し、より前記ドレイン電極に近い位置の前記ゲート絶縁膜の端部に、前記低誘電率部が設けられている前記（１１）乃至（１４）のうちいずれか１つに記載の半導体装置。
（１６）前記ソース電極に近い位置の前記ゲート絶縁膜の端部にも、前記低誘電率部が設けられている前記（１５）記載の半導体装置。
（１７）表示素子および前記表示素子を駆動する半導体装置を備え、前記半導体装置は、基板上に、酸化物半導体膜、ゲート絶縁膜およびゲート電極をこの順に有し、前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の厚みよりも大きい厚みを有する厚膜部が設けられている表示装置。
（１８）表示素子および前記表示素子を駆動する半導体装置を備え、前記半導体装置は、ゲート電極と、前記ゲート電極に対向するチャネル領域を有する酸化物半導体膜と、前記ゲート電極と前記半導体膜との間に設けられたゲート絶縁膜とを備え、前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の誘電率よりも小さい誘電率を有する低誘電率部が設けられている表示装置。
（１９）表示素子および前記表示素子を駆動する半導体装置を有する表示装置を備え、前記半導体装置は、基板上に、酸化物半導体膜、ゲート絶縁膜およびゲート電極をこの順に有し、前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の厚みよりも大きい厚みを有する厚膜部が設けられている電子機器。
（２０）表示素子および前記表示素子を駆動する半導体装置を有する表示装置を備え、前記半導体装置は、ゲート電極と、前記ゲート電極に対向するチャネル領域を有する酸化物半導体膜と、前記ゲート電極と前記半導体膜との間に設けられたゲート絶縁膜とを備え、前記ゲート絶縁膜の少なくとも１つの端部に、他の部分の前記ゲート絶縁膜の誘電率よりも小さい誘電率を有する低誘電率部が設けられている電子機器。
【符号の説明】
【０１２２】
１，１Ａ，１Ｂ，１Ｃ，２Ａ，２Ｂ・・・半導体装置、１１・・・基板、１２・・・酸化物半導体膜、１２Ａ・・・チャネル領域、１２Ｂ・・・低抵抗領域、１３，２３，３３，４３・・・ゲート絶縁膜、１３Ｔ，２３Ｔ・・・厚膜部、３３Ｌ，４３Ｌ・・・低誘電率部、１４・・・ゲート電極、１５・・・高抵抗膜、１６・・・層間絶縁膜、１７Ｓ・・・ソース電極、１７Ｄ・・・ドレイン電極、４４・・・低誘電率膜、１９・・・平坦化膜、５０・・・有機ＥＬ素子、５１・・・第１電極、５２・・・有機層、５３・・・第２電極、５４・・・画素分離膜、５５・・・接着層、５６・・・封止用基板、Ｈ１，Ｈ２，Ｈ３・・・接続孔、６０・・・表示領域、６１・・・水平セレクタ、６２・・・ライトスキャナ、６３・・・電源スキャナ、ＤＳＬ・・・走査線、ＤＴＬ・・・信号線、６０Ａ・・・画素回路。
【図１】
2016025100.tif 000003
【図２Ａ】
2016025100.tif 000004
【図２Ｂ】
2016025100.tif 000005
【図２Ｃ】
2016025100.tif 000006
【図３Ａ】
2016025100.tif 000007
【図３Ｂ】
2016025100.tif 000008
【図４Ａ】
2016025100.tif 000009
【図４Ｂ】
2016025100.tif 000010
【図４Ｃ】
2016025100.tif 000011
【図５】
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【図６】
2016025100.tif 000013
【図７】
2016025100.tif 000014
【図８Ａ】
2016025100.tif 000015
【図８Ｂ】
2016025100.tif 000016
【図８Ｃ】
2016025100.tif 000017
【図９Ａ】
2016025100.tif 000018
【図９Ｂ】
2016025100.tif 000019
【図９Ｃ】
2016025100.tif 000020
【図１０】
2016025100.tif 000021
【図１１】
2016025100.tif 000022
【図１２】
2016025100.tif 000023
【図１３】
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【図１４】
2016025100.tif 000025
【図１５】
2016025100.tif 000026
【図１６】
2016025100.tif 000027
【図１７】
2016025100.tif 000028
【図１８】
2016025100.tif 000029
【図１９】
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【図２０】
2016025100.tif 000031
【図２１】
2016025100.tif 000032
【図２２Ａ】
2016025100.tif 000033
【図２２Ｂ】
2016025100.tif 000034
【図２２Ｃ】
2016025100.tif 000035
【図２３】
2016025100.tif 000036
【図２４】
2016025100.tif 000037
【図２５】
2016025100.tif 000038
【図２６】
2016025100.tif 000039
【図２７】
2016025100.tif 000040
【図２８】
2016025100.tif 000041
【図２９】
2016025100.tif 000042
【図３０】
2016025100.tif 000043
【図３１】
2016025100.tif 000044
【図３２】
2016025100.tif 000045
【図３３】
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