(57)【要約】      （修正有）【課題】混色の発生を抑制する固体撮像装置及び固体撮像装置の製造方法を提供する。【解決手段】固体撮像装置の画素アレイ２３は、光電変換素子４０が２次元アレイ状に配置された半導体層４と、遮光部材８と、絶縁部材６とを備える。遮光部材８は、各光電変換素子４０における受光面４３側の側周面を囲むように半導体層４に設けられる。絶縁部材６は、各光電変換素子４０における受光面４３側とは逆側の側周面を囲むように半導体層４に設けられる。【選択図】図４
2016082067.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子が２次元アレイ状に配置された半導体層と、
各前記光電変換素子における受光面側の側周面を囲むように前記半導体層に設けられた遮光部材と、
各前記光電変換素子における受光面側とは逆側の側周面を囲むように前記半導体層に設けられた絶縁部材と
を備えることを特徴とする固体撮像装置。
【請求項２】
前記遮光部材における受光面側の端面は、
前記半導体層における前記受光面側の端面から突出する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記遮光部材の前記半導体層内部における外周面を被覆する絶縁膜
をさらに備えることを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記遮光部材と前記絶縁部材とは、
前記半導体層の表裏を貫通する貫通溝の内部に設けられる
ことを特徴とする請求項１ないし３のいずれか一つに記載の固体撮像装置。
【請求項５】
半導体層に光電変換素子を２次元アレイ状に形成する工程と、
平面視において各前記光電変換素子を囲むように、前記半導体層の受光面から当該面とは逆側の面まで貫通する貫通溝を形成する工程と、
前記貫通溝における光が入射する側とは逆側の内部に絶縁部材を形成する工程と、
前記貫通溝における前記光が入射する側の内部に遮光部材を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置は、入射光を受光量に応じた量の電荷へ光電変換する複数の光電変換素子と、光電変換素子に対応して設けられた複数のカラーフィルタとを備える。かかる固体撮像装置は、近年、多画素化および小型化が進み、画素ピッチが微細化される傾向にある。
【０００３】
このため、固体撮像装置は、画素ピッチが微細化されることで、隣接する画素の間で混色が生じることがある。かかる混色には、光学的混色と電気的混色とがある。光学的混色は、カラーフィルタを通過した光がそのカラーフィルタに対応した光電変換素子ではなく隣接した光電変換素子へ入射することで起こる。電気的混色は、光電変換素子で光電変換された電荷が隣接する光電変換素子へ移動することで起こる。これらの混色は、撮像画像の画質に対して悪影響を及ぼす。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１６９５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、混色の発生を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、半導体層と、遮光部材と、絶縁部材とを備える。遮光部材は、各光電変換素子における受光面側の側周面を囲むように半導体層に設けられる。絶縁部材は、各光電変換素子における受光面側とは逆側の側周面を囲むように半導体層に設けられる。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図である。
【図２】図２は、実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図３】図３は、実施形態に係る画素アレイの受光面の一部を示す説明図である。
【図４】図４は、実施形態に係る画素アレイの図３に示すＡ−Ａ´線による断面を示す説明図である。
【図５】図５は、実施形態に係る固体撮像装置の製造工程を示す断面模式図である。
【図６】図６は、実施形態に係る固体撮像装置の製造工程を示す断面模式図である。
【図７】図７は、実施形態に係る固体撮像装置の製造工程を示す断面模式図である。
【図８】図８は、実施形態に係る固体撮像装置の製造工程を示す断面模式図である。
【図９】図９は、実施形態の変形例に係る画素アレイの断面を模式的に示す説明図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法について詳細に説明する。なお、以下に示す実施形態によりこの発明が限定されるものではない。
【０００９】
図１は、実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１０】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末などの電子機器に適用される。
【００１１】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理などの高画質化処理を行う。
【００１２】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１３】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作などに応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイなどである。
【００１４】
次に、図２を参照しながらカメラモジュール１が備える固体撮像装置１４について説明する。図２は、実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１５】
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子における入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。なお、実施形態に係るイメージセンサ２０は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge  Coupled  Device）イメージセンサ等といった任意のイメージセンサであってもよい。
【００１６】
イメージセンサ２０は、周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備え、これらは主にアナログ回路で構成される。
【００１７】
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。そして、画素アレイ２３は、各画素に対応する各光電変換素子が入射光量に応じた信号電荷（例えば、電子）を発生させて蓄積する。
そして、画素アレイ２３は、各画素に対応する複数の光電変換素子によって光電変換された電荷の量に応じた電圧の信号を、各画素の色情報として取得する。
【００１８】
タイミング制御部２５は、垂直シフトレジスタ２４、ＣＤＳ２６、ＡＤＣ２７およびラインメモリ２８に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００１９】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。
【００２０】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
【００２１】
信号処理回路２１は、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行って後段処理部１２へ出力する処理部であり、主にデジタル回路で構成される。信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理などの信号処理を行う。
【００２２】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
【００２３】
かかるイメージセンサ２０では、隣接する光電変換素子の間を狭くすることで、画素アレイ２３における光電変換素子の設置数の増加や光電変換素子の占有面積の縮小化を可能にしている。ただし、隣接する光電変換素子の間が狭くなると、隣接する光電変換素子間での光学的混色および電気的混色が懸念される。
【００２４】
これらの混色を防止する方策として、各光電変換素子の間にＳＴＩ（Shallow  Trench  Isolation）やＤＴＩ（Deep  Trench  Isolation）を設ける手法がある。ＳＴＩは、半導体層における光電変換素子の周りに浅い溝を掘って当該溝の結晶欠陥を回復させるアニール処理を行った後、溝の内周面に絶縁膜を形成し、そこに金属などの遮光部材を埋め込んで、半導体層の表層部で各光電変換素子間を光学的および電気的に素子分離する。
【００２５】
ＳＴＩ用の溝は、裏面照射（ＢＳＩ：Backside  Illumination）構造の場合、半導体層の表面に配線層を形成した後、配線層が形成された表面とは逆側の裏面の半導体層に対して形成される。そのため、ＢＳＩ構造の場合では、溝の結晶欠陥を回復させるアニール処理の熱によって配線層が悪影響を受けるので、アニール処理に長い時間を要するような深い溝を形成することができない。
【００２６】
一方、ＤＴＩは、配線層を形成する前の半導体層に深い溝を掘って当該溝の結晶欠陥を回復させるアニール処理を行った後、溝の内部に酸化シリコンなどの絶縁部材を埋め込んで、半導体層の表層部および中下層部で各光電変換素子間を電気的に素子分離する。
【００２７】
しかし、ＤＴＩは、溝の内部に埋め込まれた絶縁部材が透光性を有するため、半導体層の受光面に対して斜めから入射した光を遮断することができない。すなわち、ＤＴＩは、半導体層の表層部で各光電変換素子間を光学的に素子分離することができない。
【００２８】
また、ＤＴＩでは、深い溝の内周面に絶縁膜を形成し、そこに金属などの遮光部材を埋め込んで、半導体層の表層部および中下層部で各光電変換素子間を光学的および電気的に素子分離することが考えられる。しかし、かかるＤＴＩは、製造工程の中で実施される熱処理によって埋め込まれた金属が熱拡散して光電変換素子の特性に悪影響を与えるので、製品としての使用は現実的でない。
【００２９】
そこで、本実施形態では、画素アレイ２３に、半導体層の表層部で各光電変換素子間を光学的に素子分離するとともに、半導体層の中下層部で各光電変換素子間を電気的に素子分離することができる素子分離領域を設けた。
【００３０】
ここで、隣接する光電変換素子の間を光学的および電気的に素子分離することを可能とした画素アレイ２３の構成の一例について、図３および図４を参照して説明する。図３は、実施形態に係る画素アレイ２３の受光面の一部を示す説明図である。また、図４は、実施形態に係る画素アレイ２３の図３に示すＡ−Ａ´線による断面を示す説明図である。
【００３１】
なお、図３では、画素アレイ２３に設けられた素子分離領域５の平面視による形状を示すため、図４に示すマイクロレンズ３１、カラーフィルタ３２、平坦化層３３の図示を省略している。また、ここでは、便宜上、画素アレイ２３の光９が入射する側を上とし、画素アレイ２３の光９が入射する側とは逆側を下として説明する。
【００３２】
図３に示すように、画素アレイ２３は、行列状に２次元配列される複数の光電変換素子４０を備える。そして、画素アレイ２３は、隣接する光電変換素子４０の間に素子分離領域５を備える。具体的には、画素アレイ２３は、各光電変換素子４０における受光面４３の周りを囲む平面格子状の素子分離領域５を備える。
【００３３】
画素アレイ２３の断面は、図４に示すようになっている。具体的には、画素アレイ２３は、支持基板３７と、支持基板３７上に接着層３６を介して設けられる多層配線層３８と、多層配線層３８上に設けられる半導体層４とを備える。さらに、画素アレイ２３は、半導体層４上に固定電荷膜７０を介して順次積層される平坦化層３３、カラーフィルタ３２、およびマイクロレンズ３１を備える。
【００３４】
多層配線層３８は、層間絶縁膜３５の内部に読み出しゲート４１や多層配線４２などが設けられる層である。接着層３６および支持基板３７については、画素アレイ２３の形成方法の中で述べる。半導体層４は、第１導電型（Ｐ型）のＳｉ層３４の内部に２次元アレイ状に第２導電型（Ｎ型）のＳｉ領域３９が複数設けられた層である。画素アレイ２３では、Ｐ型のＳｉ層３４とＮ型のＳｉ領域３９とのＰＮ接合によって形成されるフォトダイオードが、光電変換素子４０となる。
【００３５】
平坦化層３３は、平坦化層３３の形成後に積層されるカラーフィルタ３２の積層面を平坦化するために設けられる透光性を備えた層である。カラーフィルタ３２は、赤、緑、青、もしくは白のいずれかの色光を選択的に透過させるフィルタである。マイクロレンズ３１は、入射する光９を集光する平凸レンズである。
【００３６】
また、上述した素子分離領域５は、図４に示すように、Ｐ型のＳｉ層３４における受光面側の面から当該面とは逆側の面まで形成される。かかる素子分離領域５は、遮光部材８、絶縁部材６、および固定電荷膜７０を備える。
【００３７】
遮光部材８は、各光電変換素子４０の受光面４３側の側周面を囲むようにＰ型のＳｉ層３４に設けられる。つまり、遮光部材８は、Ｐ型のＳｉ層３４における光学的混色が発生し易い表層部に設けられる。遮光部材８の上端面は、Ｐ型のＳｉ層３４の上面側の端面から所定の長さだけ突出する。また、遮光部材８の下端面は、光電変換素子４０の上端面よりも下に位置する。
【００３８】
遮光部材８は、例えば、Ｗ（タングステン）、Ｔｉ（チタン）、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｃｕ（銅）、およびＨｆ（ハフニウム）のうちのいずれか１つか、もしくはこれらを少なくとも２つ以上組み合わせた材料からなる。
【００３９】
かかる遮光部材８は、カラーフィルタ３２を通過した光９がそのカラーフィルタ３２に対応した光電変換素子４０側から隣接した光電変換素子４０へ入射することを防止する。これにより、画素アレイ２３は、光学的混色の発生を抑制する。
【００４０】
絶縁部材６は、各光電変換素子４０の受光面４３側とは逆側の側周面を囲むようにＰ型のＳｉ層３４に設けられる。つまり、絶縁部材６は、Ｐ型のＳｉ層３４における光学的混色が発生し難くかつ電気的混色が発生し易い中下層部に設けられる。絶縁部材６の上端面は、固定電荷膜７０を介して遮光部材８の下端面に当接する。また、絶縁部材６の下端面は、Ｐ型のＳｉ層３４の受光面とは逆側の面に設けられた層間絶縁膜３５の上端面に当接する。
【００４１】
絶縁部材６は、例えば、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）、およびＳｉ（シリコン）のうちのいずれか１つか、もしくはこれらを少なくとも２以上組み合わせた材料からなる。
【００４２】
かかる絶縁部材６は、光電変換素子４０に蓄積された信号電荷が隣接する光電変換素子４０へ漏出することを防止する。これにより、画素アレイ２３は、電気的混色の発生を抑制する。
【００４３】
固定電荷膜７０は、遮光部材８の外周面および底面、Ｐ型のＳｉ層３４の上面に設けられる。この実施形態では、遮光部材８の外周面および底面に設けられた固定電荷膜７０が素子分離領域５の構成の一部となる。固定電荷膜７０は、例えば、ＨｆＯ２（酸化ハフニウム）またはＴａＯ（酸化タンタル）のいずれかからなる。かかる固定電荷膜７０は、膜中に負電荷を保持しており、Ｐ型のＳｉ層３４内の正電荷が膜中の負電荷と再結合することで、暗電流の発生を防止する。
【００４４】
また、画素アレイ２３は、活性化されたＰ型の不純物（ボロン）を含む第１導電型（Ｐ型）のＳｉ領域７を備える。具体的には、Ｐ型のＳｉ領域７は、Ｐ型のＳｉ層３４における素子分離領域５の側周面を囲む領域に設けられる。ここで、活性化されたＰ型の不純物とは、Ｐ型のＳｉ領域７において熱によって拡散された状態にあるＰ型の不純物のことをいう。
【００４５】
このように、画素アレイ２３は、各光電変換素子４０の受光面４３側の側周面を囲むように遮光部材８が設けられ、各光電変換素子４０の受光面４３側とは逆側の側周面を囲むように絶縁部材６が設けられる。
【００４６】
これにより、画素アレイ２３は、遮光部材８によってＰ型のＳｉ層３４の表層部で各光電変換素子４０間を光学的に素子分離する。したがって、画素アレイ２３は、カラーフィルタ３２を透過した光９がそのカラーフィルタ３２に対応した光電変換素子４０側から隣接した光電変換素子４０へ入射することを防止することができ、光学的混色の発生を抑制することができる。
【００４７】
また、画素アレイ２３は、絶縁部材６によってＰ型のＳｉ層３４の中下層部で各光電変換素子４０間を電気的に素子分離する。したがって、画素アレイ２３は、光電変換素子４０に蓄積された信号電荷が隣接する光電変換素子４０へ漏出することを防止することができ、電気的混色の発生を抑制することができる。
【００４８】
また、画素アレイ２３は、遮光部材８における光９が入射する側の端面が、Ｐ型のＳｉ層３４における受光面側の端面から突出しているため、遮光部材８がマイクロレンズ３１に近くなる。これにより、画素アレイ２３は、カラーフィルタ３２を透過した光９がそのカラーフィルタ３２に対応した光電変換素子４０側から隣接した光電変換素子４０へ入射することをより確実に防止することができる。
【００４９】
また、画素アレイ２３は、遮光部材８の端面を突出させることで、遮光部材８が平坦化層３３に対してアンカーとしての役割を果たすため、Ｐ型のＳｉ層３４との密着性が向上し、カラーフィルタ３２およびマイクロレンズ３１の剥離を有効に防止できる。
【００５０】
次に、かかる画素アレイ２３の形成方法を含む固体撮像装置１４の製造方法について、図５〜図８を参照して説明する。なお、固体撮像装置１４における画素アレイ２３以外の部分の製造方法は、一般的なＣＭＯＳイメージセンサと同様である。このため、以下では、固体撮像装置１４における画素アレイ２３における図４に示す部分の製造工程を選択的に示している。
【００５１】
図５〜図８は、実施形態に係る固体撮像装置１４の製造工程を示す縦断面模式図である。図５（ａ）に示すように、画素アレイ２３を製造する場合には、Ｓｉウェハ等の半導体基板４４上にＰ型のＳｉ層３４を形成する。このとき、例えば、半導体基板４４上にボロンなどのＰ型の不純物がドープされたＳｉ層をエピタキシャル成長させることにより、Ｐ型のＳｉ層３４を形成する。なお、かかるＰ型のＳｉ層３４は、Ｓｉウェハの内部へＰ型の不純物をイオン注入してアニール処理を行うことにより形成してもよい。
【００５２】
続いて、Ｐ型のＳｉ層３４における光電変換素子４０の形成位置へ、例えば、リンなどのＮ型の不純物をイオン注入してアニール処理を行うことによって、Ｐ型のＳｉ層３４にＮ型のＳｉ領域３９を行列状に２次元配列する。これにより、Ｐ型のＳｉ層３４には、Ｐ型のＳｉ層３４とＮ型のＳｉ領域３９とのＰＮ接合によって、フォトダイオードである光電変換素子４０が形成される。こうして、Ｐ型のＳｉ層３４にＮ型のＳｉ領域３９が設けられた半導体層４が形成される。
【００５３】
次に、図５（ｂ）に示すように、半導体層４の上面に、例えば、レジスト５０を塗布し、フォトリソグラフィーによって素子分離領域５の形成位置となる部分（図３および図４参照）のレジスト５０を除去し、それ以外のレジスト５０を残す。
【００５４】
かかるレジスト５０をマスクとして使用して、例えば、ＲＩＥ（Reactive  Ion  Etching）を行い、図５（ｃ）に示すように、レジスト５０に覆われていない部分のＰ型のＳｉ層３４を半導体基板４４の上面まで除去して貫通溝１０を形成する。具体的には、貫通溝１０は、光電変換素子４０における受光面４３（図３および図４参照）の周りを囲む平面視格子状に形成される。その後、マスクとして使用したレジスト５０を除去する。
【００５５】
続いて、図５（ｄ）に示すように、貫通溝１０の内周面からＰ型のＳｉ層３４の内部に向けて、例えば、ボロンなどのＰ型の不純物７１（ここでは、Ｂ：ボロン）をイオン注入する。Ｐ型の不純物７１（以下、ボロン７１とする）のイオン注入は、例えば、貫通溝１０の内周面へのイオンビーム９１の照射を貫通溝１０の内周面および底面の部分に分けて複数回行う。
【００５６】
次に、半導体層４に対してアニール処理を行うことにより、ボロン７１を熱拡散させて、図６（ａ）に示すように、貫通溝１０の側周面を囲むＰ型のＳｉ領域７を形成する。かかるＰ型のＳｉ領域７は、ＲＩＥによるダメージを受けた貫通溝１０の外周面を、欠陥のない状態に回復させるために形成されるものである。つまり、貫通溝１０の外周面は、ＲＩＥによるダメージを受けて結晶欠陥が生じ、ダングリングボンドが発生することがある。Ｐ型のＳｉ領域７は、貫通溝１０の外周面でダングリングボンドに起因して発生した電子を捕捉するために形成される。
【００５７】
また、かかるＰ型のＳｉ領域７は、貫通溝１０の外周面の結晶欠陥を回復する役割だけでなく、各光電変換素子４０の間を素子分離する役割も有する。具体的には、Ｐ型のＳｉ層３４に比べてＰ型の不純物濃度が高いＰ型のＳｉ領域７を貫通溝１０の外周面に形成する。このように、Ｎ型のＳｉ領域３９とは逆型であるＰ型のＳｉ領域７を設けることで、各光電変換素子４０の間を電気的に素子分離する。
【００５８】
また、上述のアニール処理は、半導体層４の上面に多層配線層３８を形成する前に行われるため、高い温度で長い時間をかけて行うことができる。これにより、Ｐ型のＳｉ層３４に形成された貫通溝１０の外周面の結晶欠陥をより確実に回復させることができる。つまり、Ｐ型のＳｉ層３４の表裏を貫通するほどの比較的深い溝であっても十分に溝の外周面の結晶欠陥を回復させることができる。
【００５９】
次に、図６（ｂ）に示すように、Ｐ型のＳｉ領域７によって外周面が被覆された貫通溝１０の内部へ、例えば、ＣＶＤ（Chemical  Vapor  Deposition）を用いて酸化シリコンをＰ型のＳｉ層３４の上端面まで埋め込み、貫通溝１０内に絶縁部材である酸化シリコン膜６０を形成する。
【００６０】
続いて、図６（ｃ）に示すように、半導体層４の上面に多層配線層３８を形成する。多層配線層３８を形成する工程では、まず、半導体層４の表面における所定位置に、例えば、ポリシリコンによって読み出しゲート４１などを形成する。
【００６１】
その後、層間絶縁膜３５を形成し、層間絶縁膜３５に配線パターンのパターニングを行い、形成された配線パターンへ、例えば、銅などの金属を埋め込むことによって多層配線４２を形成するという一連の工程を繰り返す。これにより、多層配線層３８が形成される。
【００６２】
そして、図６（ｄ）に示すように、多層配線層３８の上面に接着層３６を形成し、接着層３６の上面に、例えば、Ｓｉウェハ等の支持基板３７を貼着する。なお、接着層３６を用いずに、多層配線層３８の上面に支持基板３７を直接貼着してもよい。
【００６３】
この後、図６（ｄ）に示す構造体の天地を反転させた後、半導体基板４４の裏面（ここでは、上面側）を研削および研磨し、半導体基板４４を所定の厚さになるまで薄化する。そして、図７（ａ）に示すように、受光面となる半導体層４の裏面（ここでは、上面）を露出させる。
【００６４】
続いて、図７（ｂ）に示すように、例えば、希フッ酸などによるウェット処理を行い、貫通溝１０内の酸化シリコン膜６０を光電変換素子４０の上端面よりも下の所定の位置まで除去して溝５１を形成する。ここでは、貫通溝１０内の酸化シリコン膜６０を除去した箇所が溝５１となる。溝５１の深さは、酸化シリコン膜６０に対するウェットエッチング時間を制御することで制御される。
【００６５】
かかる工程では、ウェットエッチングによって貫通溝１０内の酸化シリコン膜６０を除去しているため、ドライエッチングのときのように溝５１の外周面がダメージを受けて結晶欠陥が生じるおそれがない。したがって、ウェット処理は、溝５１の外周面の結晶欠陥を回復させるためのアニール処理を行う必要がないため、多層配線層３８が形成された半導体層４に対して行うことができる。
【００６６】
こうして、ウェット処理を行って溝５１を形成することで、貫通溝１０における光９が入射する側とは逆側の内部に埋め込まれた絶縁部材６が形成される。絶縁部材６の上端面は光電変換素子４０の上端面よりも少し下がったところに位置し、絶縁部材６の下端面は層間絶縁膜３５の上面に当接する。
【００６７】
その後、図７（ｃ）に示すように、Ｐ型のＳｉ層３４の上面および溝５１の内周面に、例えば、ＡＬＤ（Atomic  Layer  Deposition）を使用して、例えば、酸化ハフニウムなどからなる固定電荷膜７０を形成する。
【００６８】
そして、図７（ｄ）に示すように、固定電荷膜７０の上面に、例えば、ＣＶＤを用いて遮光部材であるタングステン膜８０を堆積させて、固定電荷膜７０によって内周面が被覆された溝５１の内部にタングステン膜８０を埋め込む。
【００６９】
次に、図８（ａ）に示すように、タングステン膜８０の上面に、例えば、レジスト５２を塗布し、フォトリソグラフィーによって素子分離領域５の形成位置となる部分（図３および図４参照）のレジスト５２を残し、それ以外のレジスト５２を除去する。
【００７０】
かかるレジスト５２をマスクとして使用して、例えば、ＲＩＥを行い、図８（ｂ）に示すように、レジスト５２に覆われていない部分のタングステン膜８０を除去する。この後、マスクとして使用したレジスト５２を除去する。
【００７１】
こうして、貫通溝１０における光９が入射する側の内部に埋め込まれた遮光部材８が形成される。遮光部材８の上端面はＰ型のＳｉ層３４の受光面から堆積させたタングステン膜８０の厚さ分だけ突出し、遮光部材８の下端面は固定電荷膜７０を介して絶縁部材６の上端面に当接する。
【００７２】
このようにして、遮光部材８における光９が入射する側の端面を、Ｐ型のＳｉ層３４における受光面側の端面から突出させる。これにより、Ｐ型のＳｉ層３４から突出する遮光部材８を目印にして、カラーフィルタ３２およびマイクロレンズ３１の形成位置を容易に決めることができる。
【００７３】
また、貫通溝１０に絶縁部材６、固定電荷膜７０、および遮光部材８を形成することで各光電変換素子４０における受光面４３の周りを囲む平面視格子状の素子分離領域５が形成される。
【００７４】
その後、図８（ｃ）に示すように、遮光部材８で囲まれた開口部へ、例えば、ＣＶＤを用い、例えば、ＳｉＮ（窒化シリコン）を積層することによって、導波路となる平坦化層３３を形成する。この後、各遮光部材８間に形成された平坦化層３３の上面に、Ｐ型のＳｉ層３４における受光面側の端面から突出する遮光部材８を目印にして、カラーフィルタ３２およびマイクロレンズ３１を順次形成することによって、図４に示す画素アレイ２３が形成される。
【００７５】
上述したように、実施形態に係る画素アレイ２３は、各光電変換素子４０における受光面４３の周りを囲み、Ｐ型のＳｉ層３４における受光面から当該面とは逆側の面まで貫通された貫通溝１０を備える。かかる貫通溝１０には、貫通溝１０における光９が入射する側の内部に遮光部材８が設けられ、貫通溝１０における光９が入射する側とは逆側の内部に絶縁部材６が設けられる。
【００７６】
これにより、画素アレイ２３は、遮光部材８によってＰ型のＳｉ層３４の表層部で各光電変換素子４０間を光学的に素子分離する。このため、画素アレイ２３は、カラーフィルタ３２を透過した光９がそのカラーフィルタ３２に対応した光電変換素子４０側から隣接した光電変換素子４０へ入射することを防止することができ、光学的混色の発生を抑制することができる。
【００７７】
また、画素アレイ２３は、絶縁部材６によってＰ型のＳｉ層３４の中下層部で各光電変換素子４０間を電気的に素子分離する。このため、画素アレイ２３は、光電変換素子４０に蓄積された信号電荷が隣接する光電変換素子４０へ漏出することを防止することができ、電気的混色の発生を抑制することができる。
【００７８】
なお、実施形態に係る画素アレイの構成は、図４に示す構成に限定されるものではない。次に図９を参照して、実施形態の変形例に係る画素アレイについて説明する。図９は、実施形態の変形例に係る画素アレイ２３ａを示す説明図である。
【００７９】
なお、以下の説明では、図９に示す画素アレイ２３ａの構成要素のうち、図４に示す構成要素と同一の構成要素については、図４に示す符号と同一の符号を付することにより、その説明を省略する。
【００８０】
図９に示すように、画素アレイ２３ａは、固定電荷膜７０に代えて、絶縁膜７２を備える。絶縁膜７２は、貫通溝１０の内部における遮光部材８の外周面および底面に設けられる。絶縁膜７２は、例えば、酸化シリコンによって形成される。
【００８１】
これにより、画素アレイ２３ａは、貫通溝１０の内部における光９が入射する側において、遮光部材８によって光学的に素子分離することができることに加えて、絶縁膜７２によって電気的に素子分離することができるので、混色の発生をより抑制することができる。
【００８２】
また、上述の実施形態における素子分離領域５は、図４に示すように、格子状に形成し、各光電変換素子４０の受光面４３を連続に囲んでいるが、この形状に限られず、各光電変換素子４０の受光面４３を不連続に囲んでもよい。
【００８３】
具体的には、画素アレイ２３，２３ａは、平面視において対面する光電変換素子４０の間に素子分離領域５を形成する構成でもよい。かかる構成であっても、各光電変換素子４０の間を光学的および電気的に素子分離することができ、光学的混色および電気的混色の発生を抑制することができる。
【００８４】
なお、上述の実施形態では、Ｓｉ層３４およびＳｉ領域７をＰ型、Ｓｉ領域３９をＮ型としているが、Ｓｉ層３４およびＳｉ領域７をＮ型、Ｓｉ領域３９をＰ型として画素アレイ２３，２３ａを構成するようにしてもよい。かかる場合、画素アレイ２３における固定電荷膜７０は、正電荷を保持するように構成される。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８６】
１  デジタルカメラ、  １０  貫通溝、  １１  カメラモジュール、  １２  後段処理部、  １３  撮像光学系、  １４  固体撮像装置、  １５  ＩＳＰ、  １６  記憶部、  １７  表示部、  ２０  イメージセンサ、  ２１  信号処理回路、  ２２  周辺回路、  ２３  画素アレイ、  ２４  垂直シフトレジスタ、  ２５  タイミング制御部、  ２６  ＣＤＳ、  ２７  ＡＤＣ、  ２８  ラインメモリ、  ３１  マイクロレンズ、  ３２  カラーフィルタ、  ３３  平坦化層、  ３４  Ｐ型のＳｉ層、  ３５  層間絶縁膜、  ３６  接着層、  ３７  支持基板、  ３８  多層配線層、  ３９  Ｎ型のＳｉ領域、  ４  半導体層、  ４０  光電変換素子、  ４１  読み出しゲート、  ４２  多層配線、  ４３  受光面、  ４４  半導体基板、  ５  素子分離領域、  ５０  レジスト、  ５１  溝、  ５２  レジスト、  ６  絶縁部材、  ６０  酸化シリコン膜、  ７  Ｐ型のＳｉ領域、  ７０  固定電荷膜、  ７１  Ｐ型の不純物、  ７２  絶縁膜、  ８  遮光部材、  ８０  タングステン膜、  ９  光、  ９１  イオンビーム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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