(57)【要約】【課題】コストを上昇させることなく放熱性を向上させることができ、かつ電磁シールドを有する半導体装置を提供すること。【解決手段】実施形態に係る半導体装置は、半導体基板、キャップ基板、外部接続端子、および接地導体、を具備する。前記半導体基板は、表面に半導体素子を有する。前記キャップ基板は、裏面の一部に凹部を有し、前記凹部が前記半導体素子を覆うように前記半導体基板の表面上に設けられている。このキャップ基板は、少なくとも前記凹部内面を含む前記裏面において導電性を有する。前記外部接続端子は、前記半導体基板の裏面上に設けられており、前記半導体素子に電気的に接続される。前記接地導体は、前記半導体基板の裏面上において、前記外部接続端子が設けられた領域を除く全面に設けられており、前記キャップ基板に電気的に接続される。【選択図】図４
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【特許請求の範囲】
【請求項１】
表面に半導体素子を有する半導体基板と、
裏面の一部に凹部を有し、前記凹部が前記半導体素子を覆うように前記半導体基板の表面上に設けられ、少なくとも前記凹部内面を含む前記裏面において導電性を有するキャップ基板と、
前記半導体基板の裏面上に設けられ、前記半導体素子に電気的に接続される外部接続端子と、
前記半導体基板の裏面上において、前記外部接続端子が設けられた領域を除く全面に設けられ、前記キャップ基板に電気的に接続される接地導体と、
を具備する半導体装置。
【請求項２】
前記キャップ基板の前記凹部は、前記半導体素子を気密封止する中空部を形成する請求項１に記載の半導体装置。
【請求項３】
前記キャップ基板は、裏面の一部に凹部を有する基体と、
この基体の前記凹部を含む前記裏面に設けられた導電膜と、
を具備し、
前記接地導体は、前記キャップ基板の前記導電膜に電気的に接続される請求項１または２に記載の半導体装置。
【請求項４】
前記キャップ基板は、裏面の一部に凹部を有する金属板である請求項１または２に記載の半導体装置。
【請求項５】
前記半導体基板は、この基板を貫通する貫通電極を有し、
前記キャップ基板と前記接地導体とは、前記貫通電極を介して電気的に接続される請求項３または４に記載の半導体装置。
【請求項６】
前記半導体素子は、電界効果トランジスタである請求項１乃至５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、チップスケールパッケージ（ＣＳＰ）型の半導体装置が知られている。この半導体装置は、半導体ウエハ上に複数個の半導体チップを形成し、これらを樹脂等で封止することにより複数個の半導体装置を一括形成し、これらの複数個の半導体装置を個片化することによって製造されるものである。この種のＣＳＰ型の半導体装置は、ウエハ工程で複数個の半導体装置を一括してパッケージングすることにより、装置の低コスト化が実現される。
【０００３】
この種の半導体装置において、装置裏面には、例えば半田ボールならなる外部接続端子が設けられており、半導体装置は、実装基板上に、外部接続端子を介してフリップチップ実装される。
【０００４】
従来、この種の半導体装置においては、発生する熱を、外部接続端子を介して実装基板に放熱していた。しかし、近年、ＧａＮ系材料を用いた電界効果トランジスタ等のように高周波数帯において高出力が可能な半導体チップが開発されており、これに伴って、このような高出力の半導体チップを内蔵するＣＳＰ型の半導体装置においては、発生する熱量が増加し、従来のような放熱手法では、十分に半導体装置を冷却できない、という問題がある。
【０００５】
この課題を解決するために、例えば半導体チップ上面にヒートシンクを設ける手法が考えられる。しかし、ＣＳＰ型の半導体装置は、低コストで製造することができる、ということがメリットの一つであるのに対し、ヒートシンクを設けるとコストが上昇するため、ＣＳＰ型の半導体装置のメリットが阻害される。
【０００６】
また、従来のＣＳＰ型の半導体装置は、単に半導体チップを樹脂封止する構造であるため、電磁シールドを有していない。しかし、内蔵される半導体チップに使用される信号の高周波数化に伴って、半導体チップを外界から隔てるために、電磁シールドを備えることが要求されるようになってきた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２２６０５７号公報
【特許文献２】特開２００２−９１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態は、コストを上昇させることなく放熱性を向上させることができ、かつ電磁シールドを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態に係る半導体装置は、半導体基板、キャップ基板、外部接続端子、および接地導体、を具備する。前記半導体基板は、表面に半導体素子を有する。前記キャップ基板は、裏面の一部に凹部を有し、前記凹部が前記半導体素子を覆うように前記半導体基板の表面上に設けられている。このキャップ基板は、少なくとも前記凹部内面を含む前記裏面において導電性を有する。前記外部接続端子は、前記半導体基板の裏面上に設けられており、前記半導体素子に電気的に接続される。前記接地導体は、前記半導体基板の裏面上において、前記外部接続端子が設けられた領域を除く全面に設けられており、前記キャップ基板に電気的に接続される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置を模式的に示す平面図である。
【図２】第１の実施形態に係る半導体装置のキャップ基板を裏面側から見た場合の模式的な斜視図である。
【図３】図１の一点鎖線Ａ−Ａ´に沿った半導体装置の断面図である。
【図４】図１の一点鎖線Ｂ−Ｂ´に沿った半導体装置の断面図である。
【図５】図１の一点鎖線Ｃ−Ｃ´に沿った半導体装置の断面図である。
【図６】図１に示す半導体装置を、半導体基板の裏面側から見た場合の平面図である。
【図７】第２の実施形態に係る半導体装置のキャップ基板を裏面側から見た場合の模式的な斜視図である。
【図８】第２の実施形態に係る半導体装置の図３に対応する断面図である。
【図９】第２の実施形態に係る半導体装置の図４に対応する断面図である。
【図１０】第２の実施形態に係る半導体装置の図５に対応する断面図である。
【発明を実施するための形態】
【００１１】
以下に、実施形態に係る半導体装置について、図面を参照して説明する。
【００１２】
（第１の実施形態）
図１は、本実施形態に係る半導体装置を模式的に示す平面図である。図１に示すように、実施形態に係る半導体装置１０において、半導体基板１１には、複数の半導体素子が設けられている。半導体基板１１は、例えばシリコン、ＧａＡｓ、ＧａＮ等のいずれかからなる、一辺が例えば５ｍｍ程度の四角形の板状である。
【００１３】
複数の半導体素子のそれぞれは、例えば電界効果トランジスタ（以下、ＦＥＴと称する。）である。本実施形態に係る半導体装置１０には、例えば入力側ＦＥＴ１２ａおよび出力側ＦＥＴ１２ｂからなる２個のＦＥＴが設けられている。
【００１４】
入力側ＦＥＴ１２ａは、フィンガー状の複数のドレイン電極１３ａ、フィンガー状の複数のソース電極１４ａ、およびフィンガー状の複数のゲート電極１５ａがそれぞれ、互いに平行に配列されたものである。各種フィンガー状の複数の電極１３ａ、１４ａ、１５ａは、それぞれに対応する接続部（ドレイン電極接続部１６ａ、ソース電極接続部１７ａ、およびゲート電極接続部１８ａ）を介して並列に電気的に接続されている。
【００１５】
ドレイン電極接続部１６ａおよびゲート電極接続部１８ａはそれぞれ、高周波発振を抑制するために、複数個（例えば２個）に分割されている。分割された複数個のドレイン電極接続部１６ａは、Ｕ字状の合波回路１９ａによって電気的に接続されており、分割された複数個のゲート電極接続部１８ａは、Ｕ字状の分波回路２０ａによって電気的に接続されている。なお、分割されないソース電極接続部１７ａには、複数個（例えば３個）のソース電極パッド２１ａが、互いに略等しい間隔で設けられている。
【００１６】
出力側ＦＥＴ１２ｂも同様に、フィンガー状の複数のドレイン電極１３ｂ、フィンガー状の複数のソース電極１４ｂ、およびフィンガー状の複数のゲート電極１５ｂがそれぞれ、互いに平行に配列されたものであるが、各種フィンガー状の電極１３ｂ、１４ｂ、１５ｂの数は、入力側ＦＥＴ１２ａと比較して例えば２倍程度の数となっている。各種フィンガー状の複数の電極１３ｂ、１４ｂ、１５ｂは、それぞれに対応する接続部（ドレイン電極接続部１６ｂ、ソース電極接続部１７ｂ、およびゲート電極接続部１８ｂ）を介して並列に電気的に接続されている。
【００１７】
ドレイン電極接続部１６ｂおよびゲート電極接続部１８ｂはそれぞれ、複数個（例えば４個）に分割されている。分割された複数個のドレイン電極接続部１６ｂは、Ｕ字状の高周波線路が組み合わされた合波回路１９ｂによって電気的に接続されており、分割された複数個のゲート電極接続部１８ｂは、Ｕ字状の高周波線路が組み合わされた分波回路２０ｂによって電気的に接続されている。なお、分割されないソース電極接続部１７ｂには、複数個（例えば５個）のソース電極パッド２１ｂが、互いに略等しい間隔で設けられている。
【００１８】
このような入力側ＦＥＴ１２ａと出力側ＦＥＴ１２ｂとは、入力側ＦＥＴ１２ａの合波回路１９ａと出力側ＦＥＴ１２ｂの分波回路２０ｂとが、ＦＥＴ接続用の高周波線路２２によって電気的に接続されることにより、直列に接続されている。
【００１９】
また、半導体基板１１の表面上において、上述の入力側ＦＥＴ１２ａおよび出力側ＦＥＴ１２ｂ等が設けられた素子領域の周辺領域には、複数の電極パッドが設けられている。複数の電極パッドのそれぞれは、入力側ＦＥＴ１２ａに高周波信号を入力するための入力側電極パッド２３、出力側ＦＥＴ１２ｂから出力される高周波信号が入力される出力側電極パッド２４、および複数のＦＥＴのそれぞれに駆動電圧としてのバイアス電圧を供給するための複数のバイアス用電極パッド２５、のいずれかである。
【００２０】
入力側電極パッド２３および出力側電極パッド２４は、これらのパッド２３、２４によって上述の複数のＦＥＴ１２ａ、１２ｂを挟むように、周辺領域に設けられている。入力側電極パッド２３は、入力側ＦＥＴ１２ａの分波回路２０ａと、入力側高周波線路２６によって電気的に接続されており、出力側電極パッド２４は、出力側ＦＥＴ１２ｂの合波回路１９ｂと、出力側高周波線路２７によって電気的に接続されている。
【００２１】
複数のバイアス用電極パッド２５は、入力側ＦＥＴ用のゲートバイアス用電極パッド２５ａｇ、入力側ＦＥＴ用のドレインバイアス用電極パッド２５ａｄ、出力側ＦＥＴ用のゲートバイアス用電極パッド２５ｂｇ、および出力側ＦＥＴ用のドレインバイアス用電極パッド２５ｂｄ、からなる。
【００２２】
入力側ＦＥＴ用のゲートバイアス用電極パッド２５ａｇは、半導体基板１１の表面の周辺領域において、入力側ＦＥＴ１２ａの両側に、複数個（例えば２個）設けられており、入力側ＦＥＴ用のドレインバイアス用電極パッド２５ａｄは、半導体基板１１の表面の周辺領域において、入力側ＦＥＴ１２ａの両側に、複数個（例えば２個）設けられている。複数個の入力側ＦＥＴ用のゲートバイアス用電極パッド２５ａｇのそれぞれは、入力側ＦＥＴ１２ａの分波回路２０ａと、バイアス供給線路２８ａｇによって電気的に接続されており、複数個の入力側ＦＥＴ用のドレインバイアス用電極パッド２５ａｄのそれぞれは、入力側ＦＥＴ１２ａの合波回路１９ａと、バイアス供給線路２８ａｄによって電気的に接続されている。
【００２３】
同様に、出力側ＦＥＴ用のゲートバイアス用電極パッド２５ｂｇは、半導体基板表面１１の周辺領域において、出力側ＦＥＴ１２ｂの両側に、複数個（例えば２個）設けられており、出力側ＦＥＴ用のドレインバイアス用電極パッド２５ｂｄは、半導体基板１１の表面の周辺領域において、出力側ＦＥＴ１２ｂの両側に、複数個（例えば２個）設けられている。複数個の出力側ＦＥＴ用のゲートバイアス用電極パッド２５ｂｇのそれぞれは、出力側ＦＥＴ１２ｂの分波回路２０ｂと、バイアス供給線路２８ｂｇによって電気的に接続されており、複数個の出力側ＦＥＴ用のドレインバイアス用電極パッド２５ｂｄのそれぞれは、出力側ＦＥＴ１２ｂの合波回路１９ｂと、バイアス供給線路２８ｂｄによって電気的に接続されている。
【００２４】
なお、複数個のＦＥＴ１２ａ、１２ｂの一方の端部側（例えば図面左側）に設けられる入力側ＦＥＴ用のゲートバイアス用電極パッド２５ａｇ、入力側ＦＥＴ用のドレインバイアス用電極パッド２５ａｄ、出力側ＦＥＴ用のゲートバイアス用電極パッド２５ｂｇ、および出力側ＦＥＴ用のドレインバイアス用電極パッド２５ｂｄは、装置１０の入力側から出力側に向かってこの順に、実質的に列状に配置されている。複数個のＦＥＴ１２ａ、１２ｂの他方の端部側（例えば図面右側）に設けられる複数のバイアス用電極パッド２５についても同様である。
【００２５】
以上のように複数のＦＥＴ１２ａ、１２ｂおよび各種電極パッド２３、２４、２５が設けられた半導体基板１１の表面上には、キャップ基板２９が設けられている。
【００２６】
図２は、キャップ基板２９を裏面側から見た場合の模式的な斜視図である。図２に示すように、キャップ基板２９は、半導体基板１１と同程度のサイズの四角形の板状の基体２９−１と、この基体２９−１の裏面に設けられた導電膜２９−２と、により構成される。
【００２７】
基体２９−１は、例えばガラス基板、セラミック基板等の無機基板、または半導体基板、であって、裏面の一部に凹部３０を有する。凹部３０は、いわゆるキャビティ構造となっている。
【００２８】
導電膜２９−２は、例えばＣｕ、Ａｌ、Ａｕ等の金属薄膜であって、凹部３０の内面を含む基体２９−１の裏面全面に設けられている。
【００２９】
このように、基体２９−１の裏面に導電膜２９−２を設けることにより、キャップ基板２９は、その裏面において、導電性を有することができる。
【００３０】
このようなキャップ基板２９は例えば、まず、基体２９−１の裏面をエッチングする、または基体２９−１の裏面を切削加工する等して、基板２９−１の裏面に凹部３０を形成し、次に、凹部３０が形成された基体２９−１の裏面上に、メッキ法、蒸着法等の通常の半導体製造プロセスにより、導電膜２９−２を形成することにより、製造することができる。
【００３１】
図３は、図１の一点鎖線Ａ−Ａ´に沿った半導体装置の断面図である。同様に、図４は、図１の一点鎖線Ｂ−Ｂ´に沿った半導体装置の断面図であり、図５は、図１の一点鎖線Ｃ−Ｃ´に沿った半導体装置の断面図である。
【００３２】
図３〜図５にそれぞれ示すように、キャップ基板２９は、この裏面に設けられた凹部３０が複数のＦＥＴ１２ａ、１２ｂおよび各種電極パッド２３、２４、２５を覆うように、半導体基板１１の表面上に設けられている。このようなキャップ基板２９は、半導体基板１１の表面上に、半田、導電性接着剤等の導電性を有する接合剤（図示せず）によって固定されている。キャップ基板２９は、熱圧着によって固定されてもよい。
【００３３】
なお、図４および図５に示すように、キャップ基板２９の凹部３０は、その深さＤが複数のＦＥＴ１２ａ、１２ｂの各種電極１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ、１５ｂおよび電極パッド２３、２４、２５の厚さより深くなるように（例えばＤ＝５０μｍとなるように）形成されている。これによって、キャップ基板２９の凹部３０の導電性を有する底面と、複数のＦＥＴ１２ａ、１２ｂの各種電極１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ、１５ｂおよび電極パッド２３、２４、２５と、の接触が抑制される。
【００３４】
このようにキャップ基板２９に凹部３０が設けられていることにより、半導体基板１１と凹部３０との間に、複数のＦＥＴ１２ａ、１２ｂおよび複数の電極パッド２３、２４、２５を気密封止する中空部３１を形成することができる。
【００３５】
このように複数のＦＥＴ１２ａ、１２ｂおよび複数の電極パッド２３、２４、２５を気密封止することにより、半導体装置１０の耐湿性が向上し、また、半導体装置１０の製造工程等によって発生する金属等の不要物が、ＦＥＴ１２ａ、１２ｂに付着することを抑制することができる。この結果、半導体装置１０の信頼性を向上させることができる。
【００３６】
さらに、中空部３１が設けられるため、中空部３１が樹脂等の誘電体で埋められた場合と比較して、複数のＦＥＴ１２ａ、１２ｂおよび複数の電極パッド２３、２４、２５のそれぞれと、キャップ基板２９と、の間に発生する寄生容量は低下する。この結果、ＦＥＴ１２ａ、１２ｂの利得等の特性を向上させることができる。
【００３７】
図６は、図１に示す半導体装置１０を、半導体基板１１の裏面側から見た場合の平面図である。図６に示すように、半導体基板１１の裏面上には、複数の外部接続端子である複数の端子部、および接地導体３２が設けられている。
【００３８】
各種端子部は、半導体装置１０に高周波信号を入力するための入力端子部３３、半導体装置１０から外部に向かって高周波信号を出力するための出力端子部３４、および複数のＦＥＴ１２ａ、１２ｂのそれぞれにバイアス電圧を供給するための複数のバイアス供給端子部３５、のいずれかである。これらの端子部はそれぞれ、半導体基板１１の裏面の形状（略四角形）を構成する各辺に一端が接し、その位置から半導体基板１１の内部方向に延在するように設けられている。
【００３９】
入力端子部３３および出力端子部３４はそれぞれ、半導体基板１１の裏面上において、半導体基板１１の表面上に設けられた入力側電極パッド２３および出力側電極パッド２４に対応する位置に設けられている。そして、図５に示すように、出力端子部３４と出力側電極パッド２４とは、例えば半導体基板１１を貫通する貫通電極３６によって、電気的に接続されている。入力端子部３３と入力側電極パッド２３とも同様に、半導体基板１１を貫通する貫通電極３６によって、電気的に接続される（図１、図６）。
【００４０】
複数のバイアス供給端子部３５は、入力側ＦＥＴ用のゲートバイアス供給端子部３５ａｇ、入力側ＦＥＴ用のドレインバイアス供給端子部３５ａｄ、出力側ＦＥＴ用のゲートバイアス供給端子部３５ｂｇ、および出力側ＦＥＴ用のドレインバイアス供給端子部３５ｂｄ、からなる。これらの複数のバイアス供給端子部３５のそれぞれは、半導体基板１１の裏面上において、半導体基板１１の表面上に設けられた複数のバイアス用電極パッド２５に対応する位置に設けられている。そして、互いに対応するそれぞれのバイアス供給端子部３５とバイアス用電極パッド２５とは、図１および図６に示すように、半導体基板１１を貫通する貫通電極３６によって、電気的に接続される。
【００４１】
また、半導体基板１１の裏面上において、上述の複数の端子部３３、３４、３５が設けられた領域を除く全面には、接地導体３２が設けられている。ここで、本願において、端子部３３、３４、３５が設けられた領域とは、半導体基板１１の裏面上において、端子部３３、３４、３５が設けられた部分およびこの周辺部分（端子部３３、３４、３５と接地導体３２とが絶縁されるのに必要な領域）、を意味する。
【００４２】
そして、図３に示すように、接地導体３２と半導体基板１１の表面上に設けられたキャップ基板２９とは、半導体基板１１を貫通する貫通電極３６によって、電気的に接続されている。これにより、キャップ基板２９の導電膜２９−２は接地される。従って、半導体基板１１の表面に設けられた複数のＦＥＴ１２ａ、１２ｂおよび各種電極パッド２３、２４、２５は、接地電位に囲まれる。
【００４３】
なお、接地導体３２とソース電極パッド２１ａ、２１ｂとも同様に、半導体基板１１を貫通する貫通電極３６（図１、図６）によって、電気的に接続される。
【００４４】
以上に説明した半導体装置１０は、シリコンウエハ上に複数個の半導体装置１０を一括形成した後に、ダイシングによって個々に分割することにより形成されるチップスケールパッケージ（ＣＳＰ）型の半導体装置である。
【００４５】
そして、このように製造される半導体装置１０は、半導体基板１１の裏面に設けられた各種端子部（入力端子部３３、出力端子部３４、バイアス供給端子部３５）、および接地導体３２の各表面上に半田を設け、これらの半田を介して実装基板上に実装される。
【００４６】
以上に説明した実施形態に係る半導体装置１０によれば、半導体基板１１の裏面上に各種端子部３３、３４、３５が設けられるとともに、裏面上のうち各種端子部３３、３４、３５が設けられた領域を除く全面に接地導体３２が設けられている。各種端子部３３、３４、３５および接地導体３２は、複数のＦＥＴ１２ａ、１２ｂにおいて発生する熱の放熱経路を形成する。従って、実施形態に係る半導体装置１０においては、半導体基板１１の内部において発生する熱は、半導体基板１１の裏面のほぼ全面から放熱される。この結果、半田ボール等の外部接続端子を介して実装基板にフリップチップ実装される従来のＣＳＰ型の半導体装置のように、放熱のためにヒートシンクを設ける必要がないため、コストを上昇させることなく、放熱性を向上させることができる。
【００４７】
また、実施形態に係る半導体装置１０によれば、キャップ基板２９の接地された導電膜２９−２によって複数のＦＥＴ１２ａ、１２ｂ等が囲まれている。キャップ基板２９の接地された導電膜２９−２は、電磁シールドを形成する。従って、実施形態に係る半導体装置１０によれば、キャップ基板２９の導電膜２９−２によって、電磁シールドを備えさせることができる。
【００４８】
（第２の実施形態）
以下に、第２の実施形態に係る半導体装置について説明する。なお、以下の説明において、第１の実施形態に係る半導体装置１０と同一部分については同一符号を付すとともにその説明を省略する。
【００４９】
第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置１０と比較して、キャップ基板が異なっている。
【００５０】
図７は、第２の実施形態に係る半導体装置４０のキャップ基板４１を裏面側から見た場合の模式的な斜視図である。図７に示すように、キャップ基板４１は、例えば半導体基板１１と同程度のサイズの四角形の板状の金属板により構成される。この金属板は、例えばＣｕ、Ａｌ、Ａｕ等からなる金属板である。そして、金属板の裏面の一部に、凹部４２が設けられている。
【００５１】
本実施形態に係る半導体装置４０のキャップ基板４１は、このように基板４１の全体が金属板によって構成されるため、少なくともその裏面において、導電性を有することができる。
【００５２】
このようなキャップ基板４１は、金属板の裏面を切削する等して、金属板の裏面に凹部４２を形成する、または金型を用いた鋳造法により、製造することができる。
【００５３】
図８は、第２の実施形態に係る半導体装置４０を示す、図３に対応する断面図である。同様に、図９は、第２の実施形態に係る半導体装置４０を示す、図４に対応する断面図であり、図１０は、第２の実施形態に係る半導体装置４０を示す、図５に対応する断面図である。
【００５４】
図８〜図１０にそれぞれ示すように、キャップ基板４１は、この裏面に設けられた凹部４２が複数のＦＥＴ１２ａ、１２ｂおよび各種電極パッド２３、２４、２５を覆うように、半導体基板１１の表面上に設けられている。
【００５５】
なお、キャップ基板４１の凹部４２の深さＤを、複数のＦＥＴ１２ａ、１２ｂの各種電極１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ、１５ｂおよび電極パッド２３、２４、２５の厚さより深く形成する（例えばＤ＝５０μｍとなるように形成する）ことにより、キャップ基板４１の導電性を有する凹部４２の底面と、複数のＦＥＴ１２ａ、１２ｂの各種電極１３ａ、１３ｂ、１４ａ、１４ｂ、１５ａ、１５ｂおよび電極パッド２３、２４、２５と、の接触を抑制することができる点については、第１の実施形態に係る半導体装置１０と同様である。
【００５６】
また、キャップ基板４１に凹部４２が設けられていることにより、半導体基板１１と凹部４２との間に、複数のＦＥＴ１２ａ、１２ｂおよび複数の電極パッド２３、２４、２５を気密封止する中空部３１を形成することができる。そして、このように複数のＦＥＴ１２ａ、１２ｂおよび複数の電極パッド２３、２４、２５を気密封止することにより、半導体装置４０の信頼性を向上させることができる点においても、第１の実施形態に係る半導体装置１０と同様である。
【００５７】
さらに、中空部３１が設けられるため、中空部３１が樹脂等の誘電体で埋められた場合と比較して、複数のＦＥＴ１２ａ、１２ｂおよび複数の電極パッド２３、２４、２５のそれぞれと、キャップ基板４１と、の間に発生する寄生容量を低下させることができ、ＦＥＴ１２ａ、１２ｂの利得等の特性を向上させることができる点についても、第１の実施形態に係る半導体装置１０と同様である。
【００５８】
以上に説明したキャップ基板４１も、第１の実施形態に係る半導体装置と同様に、接地導体３２と、半導体基板１１を貫通する貫通電極３６によって、電気的に接続されている（図８）。これにより、半導体基板１１の表面に設けられた複数のＦＥＴ１２ａ、１２ｂおよび各種電極パッド２３、２４、２５は、接地電位に囲まれる。
【００５９】
以上に説明した半導体装置４０も、第１の実施形態に係る半導体装置１０と同様に、シリコンウエハ上に複数個の半導体装置４０を一括形成した後に、ダイシングによって個々に分割することにより形成されるチップスケールパッケージ（ＣＳＰ）型の半導体装置である。
【００６０】
そして、このように製造される半導体装置４０は、半導体基板１１の裏面に設けられた各種端子部（入力端子部３３、出力端子部３４、バイアス供給端子部３５）、および接地導体３２の各表面上に半田を設け、これらの半田を介して実装基板上に実装される。
【００６１】
以上に説明した実施形態に係る半導体装置４０においても、半導体基板１１の裏面上に各種端子部３３、３４、３５が設けられるとともに、裏面上のうち各種端子部３３、３４、３５が設けられた領域を除く全面に接地導体３２が設けられており、これらが複数のＦＥＴ１２ａ、１２ｂにおいて発生する熱の放熱経路を形成する。従って、実施形態に係る半導体装置４０においても、半導体基板１１の内部において発生する熱は、半導体基板１１の裏面のほぼ全面から放熱される。この結果、半田ボール等の外部接続端子を介して実装基板にフリップチップ実装される従来のＣＳＰ型の半導体装置のように、放熱のためにヒートシンクを設ける必要がないため、コストを上昇させることなく、放熱性を向上させることができる。
【００６２】
また、実施形態に係る半導体装置４０においても、接地されたキャップ基板４１によって複数のＦＥＴ１２ａ、１２ｂ等が囲まれている。接地されたキャップ基板４１は、電磁シールドを形成する。従って、実施形態に係る半導体装置４０によれば、キャップ基板４１によって、電磁シールドを備えさせることができる。
【００６３】
さらに、本実施形態に係る半導体装置４０においては、キャップ基板４０の全体が導電性の金属板からなるため、第１の実施形態に係る半導体装置１０のキャップ基板２９のように、裏面に導電膜２９−２を設ける工程を省略することができる。この結果、製造に必要な時間が短縮され、より量産化が可能となるため、製造コストの低減が可能となる。
【００６４】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１０、４０・・・半導体装置
１１・・・半導体基板
１２ａ・・・入力側ＦＥＴ
１２ｂ・・・出力側ＦＥＴ
１３ａ、１３ｂ・・・ドレイン電極
１４ａ、１４ｂ・・・ソース電極
１５ａ、１５ｂ・・・ゲート電極
１６ａ、１６ｂ・・・ドレイン電極接続部
１７ａ、１７ｂ・・・ソース電極接続部
１８ａ、１８ｂ・・・ゲート電極接続部
１９ａ、１９ｂ・・・合波回路
２０ａ、２０ｂ・・・分波回路
２１ａ、２１ｂ・・・ソース電極パッド
２２・・・ＦＥＴ接続用の高周波線路
２３・・・入力側電極パッド
２４・・・出力側電極パッド
２５・・・バイアス用電極パッド
２５ａｇ・・・入力側ＦＥＴ用のゲートバイアス用電極パッド
２５ａｄ・・・入力側ＦＥＴ用のドレインバイアス用電極パッド
２５ｂｇ・・・出力側ＦＥＴ用のゲートバイアス用電極パッド
２５ｂｄ・・・出力側ＦＥＴ用のドレインバイアス用電極パッド
２６・・・入力側高周波線路
２７・・・出力側高周波線路
２８ａｇ、２８ａｄ、２８ｂｇ、２８ｂｄ・・・バイアス供給線路
２９、４１・・・キャップ基板
２９−１・・・基体
２９−２・・・導電膜
３０、４２・・・凹部
３１・・・中空部
３２・・・接地導体
３３・・・入力端子部
３４・・・出力端子部
３５・・・バイアス供給端子部
３５ａｇ・・・入力側ＦＥＴ用のゲートバイアス供給端子部
３５ａｄ・・・入力側ＦＥＴ用のドレインバイアス供給端子部
３５ｂｇ・・・出力側ＦＥＴ用のゲートバイアス供給端子部
３５ｂｄ・・・出力側ＦＥＴ用のドレインバイアス供給端子部
３６・・・貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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