(57)【要約】【課題】発光素子アレイチップの基板上への実装における配置マージンを大きくさせることができる発光素子アレイチップを提供する。【解決手段】副走査方向に配置される自然数Ｎ個の発光素子を有する複数の発光素子群が配置される発光素子アレイチップであって、複数の発光素子群が主走査方向に互いに所定の第１の間隔で配置された第１の発光素子群ブロックと、発光素子アレイチップのいずれか一方の端部側の１つ以上の発光素子群が、第１の発光素子群ブロックの各発光素子群の位置を基準位置として、当該基準位置から所定の第２の間隔だけ副走査方向にずらして配置された第２の発光素子群ブロックとを備えた。【選択図】図３
2016025110.tif 000002
【特許請求の範囲】
【請求項１】
副走査方向に配置される自然数Ｎ個の発光素子を有する複数の発光素子群が配置される発光素子アレイチップであって、
上記複数の発光素子群が主走査方向に互いに所定の第１の間隔で配置された第１の発光素子群ブロックと、
上記発光素子アレイチップのいずれか一方の端部側の１つ以上の発光素子群が、上記第１の発光素子群ブロックの各発光素子群の位置を基準位置として、当該基準位置から所定の第２の間隔だけ副走査方向にずらして配置された第２の発光素子群ブロックとを備えたことを特徴とする発光素子アレイチップ。
【請求項２】
上記第２の間隔は、上記各発光素子群の副走査方向の幅以上に設定されることを特徴とする請求項１記載の発光素子アレイチップ。
【請求項３】
上記第２の発光素子群ブロックの各発光素子群の発光素子の数はそれぞれ、（Ｎ＋１）個以上であることを特徴とする請求項１または２記載の発光素子アレイチップ。
【請求項４】
上記第２の発光素子群ブロックの各発光素子群の発光素子は、主走査方向に互いに等間隔だけずらして配置されることを特徴とする請求項３記載の発光素子アレイチップ。
【請求項５】
請求項４記載の発光素子アレイチップが主走査方向に互いに隣接して配置されるチップ実装基板であって、
上記第２の発光素子群ブロックの各発光素子群の発光素子から、動作させるＮ個の発光素子を選択するデータを格納する記憶手段を備えたことを特徴とするチップ実装基板。
【請求項６】
請求項１から４のうちのいずれか１つに記載の発光素子アレイチップが主走査方向に互いに隣接して配置されるチップ実装基板であって、
上記各発光素子アレイチップは、上記第２の発光素子群ブロックの端部側の発光素子群の各発光素子配置に沿ってダイシングされることを特徴とするチップ実装基板。
【請求項７】
上記各発光素子アレイチップは、上記第２の発光素子群ブロックの端部側の発光素子群の各発光素子配置に沿って矩形状でもしくは所定の角度で屈曲してダイシングされることを特徴とする請求項６記載のチップ実装基板。
【請求項８】
請求項５から７のうちのいずれか１つに記載のチップ実装基板を備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば複写機、プリンタ、ファクシミリなどの画像形成装置のための発光素子アレイチップ、チップ実装基板、及び画像形成装置に関する。
【背景技術】
【０００２】
例えば複写機、プリンタ、ファクシミリなどの画像形成装置における画像書き込み装置または露光装置として、ＬＥＤ（発光ダイオード）、ＯＬＥＤ（有機エレクトロルミネッセンス）素子などの発光素子を、複数ライン状に配列してなる発光素子アレイチップ、もしくは例えば発光アレイヘッドなどの固体走査型ラインヘッド（以下、ラインヘッドという。）を用いたものがある。ラインヘッドを用いたプリンタでは、帯電させられた感光体ドラムの表面をラインヘッドによって照射して静電潜像を形成し、この静電潜像にトナーを付着させてトナー像を形成することにより現像を行い、このトナー像を用紙に転写し定着させる。
【０００３】
近年、複写機やプリンタにおいては、印字品質の向上に向けて更なる高密度印字が行なわれつつある。従って、従来の６００ｄｐｉ程度の印字密度から１２００ｄｐｉ以上の印字密度が要求されている。
【０００４】
ここで、１２００ｄｐｉ間隔の場合には、発光素子間距離は約２１μｍ間隔となる。発光素子アレイチップを隣り合わせて１列に基板上に実装するうえでは、チップの実装誤差及び発光素子とチップ端との距離を考慮する必要がある。近年の製造技術では、チップの実装誤差は±６μｍ程度、発光素子とチップ端との距離は３μｍ程度が可能である。従って、発光素子のサイズは、一辺３μｍとする必要がある（実際には、さらにチップのダイシング誤差も重畳されるため、さらに発光素子サイズを小さくする必要がある。）。感光体への露光エネルギーは発光素子サイズに比例する。発光素子サイズが小さい場合には、エネルギーの不足分は発光素子を駆動する電流量を増やすことで補うことが可能ではあるが、その場合には、発光素子の寿命劣化が進んでしまい、機器寿命は十分に満足することができないという問題が生じる。これに対して、駆動電流量を減らすために発光素子サイズは極力大きくすることで対応していた。
【０００５】
このような問題を解決するために、特許文献１には、隣接するＬＥＤチップを発光部の配列方向に一部重ねて配列する方法が開示されている。また、特許文献２には、各発光素子アレイチップの両端の発光部の幅を他の発光部の幅より狭くする方法が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１では、発光素子アレイチップを副走査方向に複数列並べるので、ヘッド幅が広くなりヘッドが大型化することによりコストアップとなるという問題があった。また、副走査方向にずれた発光点で印字するために複雑な発光部制御を行わなくてはならないため、制御にかかるコストがアップするという問題があった。また、特許文献２では、発光素子アレイチップの両端部の発光素子が他の発光素子より小さいため、両端部の発光素子に印加する電流値を高くして、他の発光素子と同じ明るさとするように発光させることが必要になるが、この両端の発光素子の電流密度は高くなるため、他の発光素子に比べ両端の素子の劣化が加速されるという問題があった。
【０００７】
本発明の目的は上記の問題点を解決し、発光素子アレイチップの端部の発光素子を小さくすることなしに、発光素子アレイチップの基板上への実装における配置マージンを大きくさせることができる発光素子アレイチップを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る発光素子アレイチップは、
副走査方向に配置される自然数Ｎ個の発光素子を有する複数の発光素子群が配置される発光素子アレイチップであって、
上記複数の発光素子群が主走査方向に互いに所定の第１の間隔で配置された第１の発光素子群ブロックと、
上記発光素子アレイチップのいずれか一方の端部側の１つ以上の発光素子群が、上記第１の発光素子群ブロックの各発光素子群の位置を基準位置として、当該基準位置から所定の第２の間隔だけ副走査方向にずらして配置された第２の発光素子群ブロックとを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、発光素子アレイチップの基板上への実装において、従来の方法に比べ、発光素子アレイチップの端部の発光素子を小さくすることなしに、発光素子アレイチップの基板上への実装における配置マージンを大きくさせることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態１に係る画像形成装置１００の構成を示す概略側面図である。
【図２】図１のチップ実装基板１の平面図である。
【図３】図２の領域Ｅの拡大図である。
【図４】本発明の実施形態２に係る画像形成装置１００Ａの構成を示す概略側面図である。
【図５】図４の発光素子アレイチップ１０Ａ−ｍの端部の要部拡大図である。
【図６】（ａ）は、図２の発光素子アレイチップ１０−ｍと発光素子アレイチップ１０−（ｍ＋１）とを隣接して配置された第１の状態を示す発光素子１０−ｍの端部の拡大図であり、（ｂ）は、（ａ）の印字結果を示す概略図である。
【図７】（ａ）は、図５の発光素子アレイ１０Ａ−ｍと発光素子アレイチップ１０Ａ−（ｍ＋１）とを隣接して配置された第１の状態を示す発光素子１０Ａ−ｍの端部の拡大図であり、（ｂ）は、（ａ）の印字結果を示す概略図である。
【図８】（ａ）は、図２の発光素子アレイチップ１０−ｍと発光素子アレイチップ１０−（ｍ＋１）とを隣接して配置された第２の状態を示す発光素子１０−ｍの端部の拡大図であり、（ｂ）は、（ａ）の印字結果を示す概略図である。
【図９】（ａ）は、図５の発光素子アレイ１０Ａ−ｍと発光素子アレイチップ１０Ａ−（ｍ＋１）とを隣接して配置された第２の状態を示す発光素子１０Ａ−ｍの端部の拡大図であり、（ｂ）は、（ａ）の印字結果を示す概略図である。
【図１０】（ａ）は、図２の発光素子アレイチップ１０−ｍと発光素子アレイチップ１０−（ｍ＋１）とを隣接して配置された第３の状態を示す発光素子１０−ｍの端部の拡大図であり、（ｂ）は、（ａ）の印字結果を示す概略図である。
【図１１】（ａ）は、図５の発光素子アレイ１０Ａ−ｍと発光素子アレイチップ１０Ａ−（ｍ＋１）とを隣接して配置された第３の状態を示す発光素子１０Ａ−ｍの端部の拡大図であり、（ｂ）は、（ａ）の印字結果を示す概略図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１２】
実施形態１．
図１は、本発明の実施形態１に係る画像形成装置１００の構成を示す概略側面図である。また、図２は、図１のチップ実装基板１の平面図である。図１の画像形成装置１００は、発光制御回路７と、複数Ｍ個の発光素子アレイチップ（以下、チップという。）１０−１，…，１０−Ｍが主走査方向Ｘで互いに隣接して形成されるチップ実装基板１と、光を集光する結像素子からなる光書き込みユニット８と、当該光書き込みユニット８を介して光を照射して画像（静電潜像）を形成する感光体ドラム９とを備えて構成される。また、図２に示すように、発光素子アレイチップ１０−ｍ（ｍ＝１、２、…、Ｍ）は、複数の発光素子Ａ０〜Ｃ０，…，Ａ２５５〜Ｃ２５５が１列に主走査方向Ｘで整列配置される。すなわち、発光素子アレイチップ１０−ｍは、３個の発光素子Ａｎ〜Ｃｎ（ｎ＝０、１、…、２５５）が副走査方向Ｙに等間隔で配置されて形成される発光素子群を主走査方向Ｘに等間隔で２５６列配置して形成される。なお、本実施形態では、発光素子Ａ０〜Ｃ０，…，Ａ２５５〜Ｃ２５５は、例えば無機ＬＥＤ、有機ＬＥＤ、有機エレクトロルミネッセンス素子などを用いて構成される。
【００１３】
図２のチップ実装基板１は、主走査方向Ｘにワイヤーボンディングパッド４を有する発光素子アレイチップ１０−１〜１０−Ｍが互いに隣接して配置される。各発光素子アレイチップ１０−ｍは、発光素子Ａ０〜Ｃ０，…，Ａ２５５〜Ｃ２５５と、当該各発光素子Ａ０〜Ｃ０，…，Ａ２５５〜Ｃ２５５を選択的に点灯もしくは非点灯させるように制御する駆動回路３とをそれぞれ備える。
【００１４】
図２において、各発光素子アレイチップ１０−１，…，１０−Ｍは、ボンディングワイヤ５を介してチップ実装基板１と電気的に接続される。次に、各発光素子アレイチップ１０−１，…，１０−Ｍは、当該チップ実装基板１のコネクタ６を介して発光制御回路７から発光制御信号を受信する。次に、各発光素子アレイチップ１０−１，…，１０−Ｍは、当該発光制御信号に基づいて、各発光素子Ａ０〜Ｃ０，…，Ａ２５５〜Ｃ２５５を選択的に点灯もしくは非点灯して感光体ドラム９を多重露光することにより各画素を階調表現する。図２において、各発光素子アレイチップ１０−１〜１０−Ｍの端部の一端の発光素子Ａ２５５〜Ｃ２５５を副走査方向Ｙにずらして配置する。次に、このずらした発光素子Ａ２５５〜Ｃ２５５の配置に沿って各発光素子アレイチップ１０−１〜１０−Ｍの端部を矩形状でもしくは所定の角度で屈曲してダイシングする。次に、ダイシングされた各発光素子アレイチップ１０−１〜１０−Ｍは、チップ実装基板１上に１列に主走査方向Ｘで配置して実装される。
【００１５】
図３は、図２の領域Ｅの拡大図である。すなわち、図３は、発光素子アレイチップ１０−ｍと発光素子アレイチップ１０−（ｍ＋１）とを隣接して配置する場合の発光素子１０−ｍの端部の拡大図を図示する。図３において、各発光素子Ａｎ〜Ｃｎ（ｎ＝０〜２５５）の発光素子サイズは１８μｍ×１８μｍの正方形状である。また、各発光素子Ａｎ〜Ｃｎ（ｎ＝０、１、…、２５５）は、ピッチＰ２（Ｐ２＝２１μｍ）の間隔（１２００ｄｐｉ）で、主走査方向Ｘに２５６個、副走査方向Ｙに３個の発光素子が整列配置される。本実施形態では、発光素子アレイチップ１０−ｍの右端の発光素子Ａ２５５〜Ｃ２５５が副走査方向Ｙに（発光素子ピッチＰ２×（副走査方向に整列配置される発光素子の数＋１））の距離だけ移動して配置する。すなわち、発光素子アレイチップ１０−ｍは、各発光素子Ａ０〜Ｃ０，…，Ａ２５４〜Ｃ２５４からなる各発光素子群が主走査方向Ｘに互いに所定の第１の間隔で複数列配置された第１の発光素子群ブロックを備える。また、発光素子アレイチップ１０−ｍは、発光素子アレイチップ１０−ｍのいずれか一方の端部側の発光素子Ａ２５５〜Ｃ２５５からなる発光素子群が、基準位置から所定の間隔だけ副走査方向Ｙにずらして配置された第２の発光素子群ブロックを備える。ここで、第１の発光素子群ブロックの各発光素子群の位置を基準位置とし、第２の間隔は、各発光素子群の副走査方向Ｙの幅以上に設定される。
【００１６】
図３において、発光素子アレイチップ１０−ｍの発光素子Ａ２５４〜Ｃ２５４からなる発光素子群の左端から発光素子アレイチップ１０−（ｍ＋１）の発光素子Ａ０〜Ｃ０からなる発光素子群の左端までの距離Ｐ１は４２μｍである。また、第１の発光素子群ブロックの下端から第２の発光素子群ブロックの発光素子Ａ２５５の下端までの距離Ｐ３は４２μｍである。この移動により、発光素子アレイチップ１０−ｍのダイシング領域に配置マージンを従来例に比較してより大きく持たせることが可能となる。同時に、隣接するチップ間での実装時のダイボンド基準位置Ｒに対する配置マージンを従来例に比較してより大きく持たせることが可能となる。
【００１７】
以上のように構成された実施形態１に係る画像形成装置１００の動作について以下に説明する。
【００１８】
図１の発光制御回路７からの発光制御信号に基づいて３つの発光素子Ａｎ〜Ｃｎ（ｎ＝０、１、…、２５５）を選択的に点灯もしくは非点灯して感光体ドラム９を多重露光することにより各画素を３階調表現する。すなわち、３つの発光素子Ａｎ〜Ｃｎ（ｎ＝０、１、…、２５５）は主走査方向Ｘの同一位置を多重露光して１画素を形成する。
【００１９】
図１において、発光素子Ａｎより描画領域Ｄに対して露光を行い、感光体ドラム９を時計方向９ｒに回転させることで、発光素子アレイチップ１０−ｍに対して描画領域Ｄを相対的に副走査方向Ｙに移動させる。次に、発光素子Ｂｎより描画領域Ｄに対して露光を行い、感光体ドラム９を時計方向９ｒに回転させることで発光素子アレイチップ１０−ｍに対して描画領域Ｄを相対的に副走査方向Ｙに移動させる。同様に、発光素子Ｃｎより描画領域Ｄに対して露光を行う。これにより、描画領域Ｄに対して最大３回の多重露光を行うことができる。
【００２０】
以上の実施形態に係る画像形成装置１００によれば、発光素子アレイチップ１０−ｍのチップ実装基板１上への実装において、発光素子アレイチップ１０−ｍの両端部のいずれか一端の発光素子群を副走査方向Ｙにずらして配置する。さらに、このずらした発光素子群の各発光素子の配置に沿って発光素子アレイチップ１０−ｍの端部を矩形状でダイシングした発光素子アレイチップ１０−ｍを１列に主走査方向Ｘで配列する。従って、発光素子アレイチップ１０−ｍの端部の発光素子を小さくすることなしに、発光素子アレイチップ１０−ｍのチップ実装基板１上への実装における配置マージンを従来例に比較してより大きくすることが可能となる。さらに、密度の高い印刷を行う場合でも画像品位を低下させることがない画像形成装置を提供することができる。
【００２１】
なお、上述した実施形態では、発光素子アレイチップ１０−ｍの右端の１列分の発光素子Ａ２５５〜Ｃ２５５のみを副走査方向Ｙに移動させたが、本発明はこれに限定されない。例えば、発光素子アレイチップ１０−ｍの右端の２列の発光素子Ａ２５４〜Ｃ２５４及びＡ２５５〜Ｃ２５５を副走査方向Ｙに移動させて配置してもよい。また、発光素子アレイチップ１０−ｍの右端の３列以上の発光素子をそれぞれ副走査方向Ｙに移動させてもよい。この場合には、本実施形態に比較すると、発光素子アレイチップ１０−ｍのチップ実装基板１上への実装における配置マージンをさらに大きくすることが可能となる
【００２２】
実施形態２．
上述した実施形態１に係る画像形成装置１００においては、各発光素子アレイチップ１０−ｍのチップ実装基板１上への実装時の誤差が発生する。従って、印字結果に縦方向の筋上の濃淡（縦筋）が発生する。これに対して、本実施形態では、当該実装時の誤差を低減させるための発光素子を追加させて印字結果に現れる縦筋を低減させることを特徴とする。
【００２３】
図４は、本発明の実施形態２に係る画像形成装置１００Ａの構成を示す概略側面図である。図４の画像形成装置１００Ａは、図１の画像形成装置１００に比較すると、チップ実装基板１の代わりにチップ実装基板１Ａを備えたことを特徴とする。チップ実装基板１Ａは、チップ実装基板１に比較すると、発光素子アレイチップ１０−ｍ（ｍ＝０、１、…、Ｍ）の代わりに発光素子アレイチップ１０Ａ−ｍ（ｍ＝０、１、…、Ｍ）を備えたことを特徴とする。また、チップ実装基板１Ａは、実装時の発光素子の位置ばらつき（実装時の誤差）を補正するための素子選択のための補正用データを格納する記憶手段であるレジスタ２をさらに備えたことを特徴とする。すなわち、補正用データに基づいて、第２の発光素子群ブロックの各発光素子群の発光素子から、動作させる３個の発光素子が選択される。ここで、レジスタ２は、例えばマスクＲＯＭ、ＦＲＡＭ（登録商標）、ＥＰＲＯＭ、ＥＥＰＲＯＭ，ＦｅＲＯＭ、及びフラッシュメモリなどの不揮発性メモリなどの記憶保持型メモリである。なお、補正用データは、出荷前に予め設定され、発光素子Ａ０〜Ｃ０，…，Ａ２５５〜Ｃ２５５は、例えば無機ＬＥＤ、有機ＬＥＤ、もしくは有機エレクトロルミネッセンス素子などを用いて構成される。
【００２４】
図５は、図４の発光素子アレイチップ１０Ａ−ｍの端部の要部拡大図である。すなわち、図５は、発光素子アレイチップ１０Ａ−ｍと発光素子アレイチップ１０Ａ−（ｍ＋１）とを隣接して配置する場合の発光素子１０Ａ−ｍの端部の拡大図を図示する。図５の発光素子アレイチップ１０Ａ−ｍは、図３の発光素子アレイチップ１０−ｍに比較すると、発光素子Ａ２５５〜Ｃ２５５の代わりに発光素子Ａ２５５〜Ｅ２５５を備えたことを特徴とする。ここで、発光素子Ａ２５５〜Ｅ２５５は第２の発光素子群ブロックを構成し、各発光素子Ａ２５５〜Ｅ２５５は主走査方向Ｘに互いに等間隔でずらして配置される。
【００２５】
以上のように構成された実施形態２に係る画像形成装置１００Ａの動作は、実施形態１に係る画像形成装置１００の動作と同様である。以下に、実施形態１に係る画像形成装置１００の動作との差異について説明する。
【００２６】
図６（ａ）は、図２の発光素子アレイチップ１０−ｍと発光素子アレイチップ１０−（ｍ＋１）とを隣接して配置された第１の状態を示す発光素子１０−ｍの端部の拡大図であり、図６（ｂ）は、図６（ａ）の印字結果を示す概略図である。図６（ａ）では、隣接チップ１０−（ｍ＋１）が目標位置Ｔ近辺、すなわち隣接チップ同士の間隔が、右端の発光素子を含めて、主走査方向Ｘに見た発光素子間隔がほぼピッチ通りとなるように実装された場合が図示される。この場合には、図６（ｂ）に図示するように、主走査方向Ｘの発光素子ピッチは隣接チップ間においてもほぼ等間隔となるので、印字結果に縦筋は発生しない。なお、発光素子は、当該発光素子自身のサイズよりも広がって発光するので、発光素子の外側にも印字されている。
【００２７】
図７（ａ）は、図５の発光素子アレイ１０Ａ−ｍと発光素子アレイチップ１０Ａ−（ｍ＋１）とを隣接して配置された第１の状態を示す発光素子１０Ａ−ｍの端部の拡大図であり、図７（ｂ）は、図７（ａ）の印字結果を示す概略図である。図７（ａ）では、隣接チップ１０Ａ−（ｍ＋１）が目標位置Ｔ近辺、すなわち隣接チップ同士の間隔が、右端の発光素子を含めて、主走査方向Ｘに見た発光素子間隔がほぼピッチ通りとなるように実装された場合が図示される。この場合には、補正用データに基づいて、発光素子Ｂ２５５、Ｃ２５５、Ｄ２５５が使用され、発光素子Ａ２５５、Ｅ２５５が使用されないように設定される。この設定により、右端の発光素子と、その隣の列の発光素子との間での重なりは発生しないので、発光素子を少しずつ主走査方向Ｘにずらして配置した場合でも縦筋は発生することはない。
【００２８】
図８（ａ）は、図２の発光素子アレイチップ１０−ｍと発光素子アレイチップ１０−（ｍ＋１）とを隣接して配置された第２の状態を示す発光素子１０−ｍの端部の拡大図であり、図８（ｂ）は、図８（ａ）の印字結果を示す概略図である。図８（ａ）では、隣接チップ１０−（ｍ＋１）が目標位置Ｔより内側の場合、すなわち隣接チップ同士の間隔が狭く、主走査方向Ｘに見た発光素子間隔がピッチより狭くなって実装された場合が図示される。この場合には、主走査方向Ｘの発光素子ピッチが隣接チップ間で重なりを持つ。すなわち、発光素子Ａ２５５〜Ｃ２５５の右端と発光素子Ａ０〜Ｃ０の左端の６個の部分での重なりが発生する。なお、露光量が多ければ印字が濃くなると仮定すれば、この重なり部分での露光量増大により、印字結果に縦筋が発生する。
【００２９】
図９（ａ）は、図５の発光素子アレイ１０Ａ−ｍと発光素子アレイチップ１０Ａ−（ｍ＋１）とを隣接して配置された第２の状態を示す発光素子１０Ａ−ｍの端部の拡大図であり、図９（ｂ）は、図９（ａ）の印字結果を示す概略図である。図９（ａ）では、隣接チップ１０Ａ−（ｍ＋１）が目標位置Ｔより内側の場合、すなわち隣接チップ同士の間隔が狭く、主走査方向Ｘに見た発光素子間隔がピッチより狭くなって実装された場合が図示される。この場合には、補正用データに基づいて、発光素子Ａ２５５、Ｂ２５５、Ｃ２５５が使用され、発光素子Ｄ２５５、Ｅ２５５が使用されないように設定される。この設定により、右端の発光素子と、その隣の列の発光素子との間での重なりは発生するが、図８（ｂ）に比較すると重なり部分が減少するので、印字結果に発生する縦筋を低減させることができる。
【００３０】
図１０（ａ）は、図２の発光素子アレイチップ１０−ｍと発光素子アレイチップ１０−（ｍ＋１）とを隣接して配置された第３の状態を示す発光素子１０−ｍの端部の拡大図であり、図１０（ｂ）は、図１０（ａ）の印字結果を示す概略図である。図１０（ａ）では、隣接チップ１０−（ｍ＋１）が目標位置Ｔより外側の場合、すなわち隣接チップ同士の間隔が広く、主走査方向Ｘに見た発光素子間隔がピッチより広くなって実装された場合が図示される。この場合には、主走査方向Ｘの発光素子ピッチが隣接チップ間で離れるので、露光が行われないかもしくは露光が弱い部分が発生する。従って、印字結果に縦筋（白縦筋）が発生する。
【００３１】
図１１（ａ）は、図５の発光素子アレイ１０Ａ−ｍと発光素子アレイチップ１０Ａ−（ｍ＋１）とを隣接して配置された第３の状態を示す発光素子１０Ａ−ｍの端部の拡大図であり、図１１（ｂ）は、図１１（ａ）の印字結果を示す概略図である。図１１（ａ）では、隣接チップ１０Ａ−（ｍ＋１）が目標位置Ｔより外側の場合、すなわち隣接チップ同士の間隔が広く、主走査方向Ｘに見た発光素子間隔がピッチより広くなって実装された場合が図示される。この場合には、補正用データに基づいて、発光素子Ｃ２５５、Ｄ２５５、Ｅ２５５が使用され、発光素子Ａ２５５、Ｂ２５５が使用されないように設定される。この設定により、右端の発光素子と、その隣の列の発光素子との間の間隔が縮まる。従って、図１０（ｂ）に比較すると露光が弱い部分が減少するので、印字結果に発生する白縦筋を低減させることができる。
【００３２】
以上の実施形態に係る画像形成装置１００Ａによれば、実施形態１に係る画像形成装置１００と同様の効果を得ることができる。さらに、実施形態１に係る画像形成装置１００と比較すると、チップの基板上への実装時の誤差を低減させるための発光素子を追加するので、実装時の誤差による印字結果の縦筋を低減することが可能となる。
【００３３】
なお、上述した実施形態では、第２の発光素子群ブロックの各発光素子群を構成する発光素子の数を第１の発光素子群ブロックの各発光素子群を構成する発光素子の数よりも２個多く設定した。しかしながら、本発明はこれに限定されず、さらに多くの発光素子を追加してもよい。その場合には、チップの隣接間距離に応じてさらに細かな制御を行うことができる。
【００３４】
なお、上述した実施形態では、第２の発光素子群ブロックの各発光素子群を構成する発光素子の数を第１の発光素子群ブロックの各発光素子群を構成する発光素子の数よりも２個多く設定した。しかしながら、本発明はこれに限定されない。例えば、発光素子Ａ２５５や発光素子Ｃ２５５の光量を増減させることにより、実装時の誤差を補正して印字結果の縦筋を低減させてもよい。
【００３５】
変形例１．
上述した実施形態では、３個の発光素子が副走査方向Ｙに配置される発光素子群を主走査方向Ｘに等間隔で複数列配置される発光素子アレイチップの場合について説明した。しかしながら、本発明はこれに限定されない。例えば、副走査方向に配置される自然数Ｎ個の発光素子を有する複数の発光素子群が配置される発光素子アレイチップにも本発明を適用することが可能である。
【００３６】
例えば、発光素子アレイチップは、副走査方向に配置される自然数Ｎ個の発光素子を有する複数の発光素子群を配置するように構成してもよい。ここで、発光素子アレイチップは、複数の発光素子群が主走査方向に互いに所定の第１の間隔で配置された第１の発光素子群ブロックを備える。また、発光素子アレイチップは、上記発光素子アレイチップのいずれか一方の端部側の１つ以上の発光素子群が、基準位置から所定の第２の間隔だけ副走査方向にずらして配置された第２の発光素子群ブロックを備える。ここで、第１の発光素子群ブロックの各発光素子群の位置を基準位置とする。また、上記第２の間隔は、上記各発光素子群の副走査方向の幅以上に設定される。また、上記第２の発光素子群ブロックの各発光素子群の発光素子の数はそれぞれ、（Ｎ＋１）個以上であり、上記第２の発光素子群ブロックの各発光素子群の発光素子は、主走査方向に互いに等間隔だけずらして配置される。
【００３７】
また、チップ実装基板は、上述した発光素子アレイチップが主走査方向に互いに隣接して配置され、上記第２の発光素子群ブロックの各発光素子群の発光素子から、動作させるＮ個の発光素子を選択するデータを格納する記憶手段を備える。さらに、チップ実装基板は、上述した発光素子アレイチップが主走査方向に互いに隣接して配置され、上記各発光素子アレイチップは、上記第２の発光素子群ブロックの端部側の発光素子群の各発光素子配置に沿ってダイシングされる。またさらに、上記各発光素子アレイチップは、上記第２の発光素子群ブロックの端部側の発光素子群の各発光素子配置に沿って矩形状でもしくは所定の角度で屈曲してダイシングされる。また、画像形成装置は、上述したチップ実装基板を備える。
変形例２．
上述した実施形態及び変形例では、発光素子として無機ＬＥＤを使用したが、本発明はこれに限定されない。例えば、発光素子として無機ＬＥＤの代わりに有機ＥＬ素子を用いてもよい。
【００３８】
なお、上述した画像形成装置１００及び１００Ａには、感光体ドラム９をトナーで現像する画像形成手段と、当該画像形成手段が形成したトナー像が用紙に転写される位置まで用紙を搬送する用紙搬送手段と、用紙にトナー像を転写する転写手段とを含んでもよい。ここで、画像形成装置は、例えば複写機、プリンタ、ファクシミリなどであってもよい。
【００３９】
実施形態のまとめ
第１の態様に係る発光素子アレイチップは、
副走査方向に配置される自然数Ｎ個の発光素子を有する複数の発光素子群が配置される発光素子アレイチップであって、
上記複数の発光素子群が主走査方向に互いに所定の第１の間隔で配置された第１の発光素子群ブロックと、
上記発光素子アレイチップのいずれか一方の端部側の１つ以上の発光素子群が、上記第１の発光素子群ブロックの各発光素子群の位置を基準位置として、当該基準位置から所定の第２の間隔だけ副走査方向にずらして配置された第２の発光素子群ブロックとを備えたことを特徴とする。
【００４０】
第２の態様に係る発光素子アレイチップは、第１の態様に係る発光素子アレイチップにおいて、上記第２の間隔は、上記各発光素子群の副走査方向の幅以上に設定されることを特徴とする。
【００４１】
第３の態様に係る発光素子アレイチップは、第１または第２の態様に係る発光素子アレイチップにおいて、上記第２の発光素子群ブロックの各発光素子群の発光素子の数はそれぞれ、（Ｎ＋１）個以上であることを特徴とする。
【００４２】
第４の態様に係る発光素子アレイチップは、第３の態様に係る発光素子アレイチップにおいて、上記第２の発光素子群ブロックの各発光素子群の発光素子は、主走査方向に互いに等間隔だけずらして配置されることを特徴とする。
【００４３】
第５の態様に係るチップ実装基板は、第４の態様に係る発光素子アレイチップが主走査方向に互いに隣接して配置されるチップ実装基板であって、上記第２の発光素子群ブロックの各発光素子群の発光素子から、動作させるＮ個の発光素子を選択するデータを格納する記憶手段を備えたことを特徴とする。
【００４４】
第６の態様に係るチップ実装基板は、第１〜第４のうちのいずれか１つに記載の態様に係る発光素子アレイチップが主走査方向に互いに隣接して配置されるチップ実装基板であって、上記各発光素子アレイチップは、上記第２の発光素子群ブロックの端部側の発光素子群の各発光素子配置に沿ってダイシングされることを特徴とする。
【００４５】
第７の態様に係るチップ実装基板は、第６の態様に係るチップ実装基板において、上記各発光素子アレイチップは、上記第２の発光素子群ブロックの端部側の発光素子群の各発光素子配置に沿って矩形状でもしくは所定の角度で屈曲してダイシングされることを特徴とする。
【００４６】
第８の態様に係る画像形成装置は、第５〜第７のうちのいずれか１つに記載の態様に係るチップ実装基板を備えたことを特徴とする。
【符号の説明】
【００４７】
１，１Ａ…チップ実装基板、
２…レジスタ、
３…駆動回路、
４…ワイヤーボンディングパッド、
５…ボンディングワイヤ、
６…コネクタ、
７…発光制御回路、
８…光書き込みユニット、
９…感光体ドラム、
１０−１，…，１０−Ｍ，１０Ａ−１，…，１０Ａ−Ｍ…発光素子アレイチップ、
Ａ０〜Ｃ０，…，Ａ２５５〜Ｃ２５５，Ｄ２５５，Ｅ２５５…発光素子、
１００，１００Ａ…画像形成装置。
【先行技術文献】
【特許文献】
【００４８】
【特許文献１】特開平０９−２６３００４号公報
【特許文献２】特開平１０−２４４７０６号公報
【図１】
2016025110.tif 000003
【図２】
2016025110.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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