(57)【要約】【課題】消費電力を増加させることなく、１つの垂直信号線に複数の画素を接続して適切な画素の混合信号を得ることが可能な撮像素子を提供する。【解決手段】フォトダイオードで生成した電荷を保持するフローティングディフュージョン（ＦＤ）、ＦＤの電位をリセット電位にリセットするリセットスイッチ、及びＦＤの電位に応じた信号を出力する信号出力部をそれぞれ有し行列状に配置された複数の画素と、複数の画素を行単位で選択する垂直走査部と、垂直走査部により選択された画素の信号出力部が接続される垂直信号線とを有する撮像素子にて、１つの垂直信号線に対して同時に接続される信号出力部の数に応じてＦＤのリセット電位を変更するようにして動作基準点を適切に制御する。【選択図】図２
2016103701.tif 000002
【特許請求の範囲】
【請求項１】
入射した光を電荷に変換する光電変換部、前記光電変換部で生成した電荷を保持する電荷保持部、前記電荷保持部の電位をリセット電位にリセットするリセットスイッチ、及び前記電荷保持部の電位に応じた信号を出力する信号出力部をそれぞれ有し行列状に配置された複数の画素と、
前記複数の画素を行単位で選択する垂直走査部と、
前記複数の画素の列毎に配置され、前記垂直走査部により選択された前記画素の前記信号出力部が接続される垂直信号線と、
１つの前記垂直信号線に対して同時に接続される前記信号出力部の数に応じて前記リセット電位を変更する電位制御部とを有することを特徴とする撮像素子。
【請求項２】
前記リセットスイッチは、第１の電位が供給される信号線と前記電荷保持部との間に設けられ、前記第１の電位が供給される信号線と前記電荷保持部とを接続することで前記電荷保持部の電位を前記リセット電位にリセットし、
前記電位制御部は、１つの前記垂直信号線に対して同時に接続される前記信号出力部の数に応じて前記第１の電位を制御することを特徴とする請求項１記載の撮像素子。
【請求項３】
前記リセットスイッチは、制御信号によってオン／オフ制御され、
前記電位制御部は、１つの前記垂直信号線に対して同時に接続される前記信号出力部の数に応じて前記リセットスイッチをオフにする前記制御信号の電位を制御することを特徴とする請求項１記載の撮像素子。
【請求項４】
前記リセットスイッチは、制御信号によってオン／オフ制御され、
前記電位制御部は、１つの前記垂直信号線に対して同時に接続される前記信号出力部の数に応じて前記リセットスイッチをオンにする前記制御信号の電位を制御することを特徴とする請求項１記載の撮像素子。
【請求項５】
前記リセットスイッチは、ソースが前記電荷保持部に接続され、ドレインが第１の電位が供給される信号線に接続されるＭＯＳトランジスタであり、
前記電位制御部は、１つの前記垂直信号線に対して同時に接続される前記信号出力部の数に応じて前記ＭＯＳトランジスタのゲートに供給する電位を制御することを特徴とする請求項１記載の撮像素子。
【請求項６】
前記電位制御部は、１つの前記垂直信号線に対して同時に接続される前記信号出力部の数が第１の数であるときの前記リセット電位より、１つの前記垂直信号線に対して同時に接続される前記信号出力部の数が前記第１の数より多い第２の数であるときの前記リセット電位を低く変更することを特徴とする請求項１〜５の何れか１項に記載の撮像素子。
【請求項７】
入射した光を電荷に変換する光電変換部、前記光電変換部で生成した電荷を保持する電荷保持部、前記電荷保持部の電位をリセット電位にリセットするリセットスイッチ、及び前記電荷保持部の電位に応じた信号を出力する信号出力部をそれぞれ有し行列状に配置された複数の画素と、前記複数の画素を行単位で選択する垂直走査部と、前記複数の画素の列毎に配置され、前記垂直走査部により選択された前記画素の前記信号出力部が接続される垂直信号線とを有する撮像素子の制御方法であって、
前記垂直走査部により１つ又は複数の行の前記画素を選択し、
１つの前記垂直信号線に対して同時に接続される前記信号出力部の数に応じて前記リセット電位を変更することを特徴とする撮像素子の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子及びその制御方法に関する。
【背景技術】
【０００２】
近年、デジタルカメラ等に用いられるＣＭＯＳ型撮像素子は、高画素化が進む一方で、例えばｆｕｌｌＨＤ動画のように１９２０×１０８０の画素数の画像データを３０ｆｐｓ又は６０ｆｐｓで出力するといった高フレームレート撮影のニーズも高まっている。このニーズに対し、高画素数のＣＭＯＳ型撮像素子で高フレームレート撮影を行うための手法として間引き読み出し手法が知られている。間引き読み出し手法では、特定の周期で画素を読み飛ばし、データレートを下げることで高フレームレート化している。
【０００３】
しかし、間引き読み出し手法では、特定の周期で画素を読み飛ばすため、撮影された動画像の特徴として、折り返しノイズの一種であるモアレが目立ちやすいという問題がある。このモアレを低減する手法として、間引き読み出し手法で読み出される画素の信号と、読み飛ばされていた隣接画素の信号とを混合して出力する手法が提案されている。例えば特許文献１に記載の画素混合手法は、行選択回路が複数行を同時に選択することで、垂直信号線上に複数画素の混合信号を出力している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５２５０４７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述のような複数行を同時に選択することで、垂直信号線上に複数画素の混合信号を出力する画素混合手法には、以下のような問題がある。混合信号を出力するために複数行を同時に選択すると、画素の信号出力部のＭＯＳトランジスタの１画素あたりの駆動電流が減少する。これにより、画素の信号出力部のＭＯＳトランジスタのソースの電位が選択行数に応じて変わり、垂直信号線上のリセット電位（以下、動作基準点とも称す）が変動してしまう。このとき、列毎に設けられた列アンプや、垂直信号線、ＡＤ変換器等の読み出し回路の適切な入力レンジから動作基準点が外れてしまうことで、信号のリニアリティが悪化するといった問題があった。この問題に対して特許文献１では、選択行数に応じて垂直信号線に供給される電流量を増やすようにしているが、供給する電流量が増加すると消費電力が増大する。所定のフレームレートで画像信号を読み出し続ける動画撮影においては、消費電力の増加に伴う発熱や、発熱に伴う画質劣化が問題となる。
【０００６】
本発明の目的は、消費電力を増加させることなく、１つの垂直信号線に複数の画素を接続して適切な画素の混合信号を得ることが可能な撮像素子を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る撮像素子は、入射した光を電荷に変換する光電変換部、前記光電変換部で生成した電荷を保持する電荷保持部、前記電荷保持部の電位をリセット電位にリセットするリセットスイッチ、及び前記電荷保持部の電位に応じた信号を出力する信号出力部をそれぞれ有し行列状に配置された複数の画素と、前記複数の画素を行単位で選択する垂直走査部と、前記複数の画素の列毎に配置され、前記垂直走査部により選択された前記画素の前記信号出力部が接続される垂直信号線と、１つの前記垂直信号線に対して同時に接続される前記信号出力部の数に応じて前記リセット電位を変更する電位制御部とを有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、１つの垂直信号線に対して同時に接続される画素の信号出力部の数に応じて画素のリセット電位を変更するので、消費電力を増やすことなく、１つの垂直信号線に複数の画素を接続して適切な画素の混合信号を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態における撮像素子の構成例を示す図である。
【図２】第１の実施形態における画素及び読み出しに係る回路の構成例を示す模式図である。
【図３】第１の実施形態における撮像素子の駆動例を示すタイミングチャートである。
【図４】第１の実施形態における電位ＳＶＤＤの制御例を示す図である。
【図５】本実施形態におけるＦＤ電位と垂直信号線電位との関係を示す図である。
【図６】第２の実施形態における画素及び読み出しに係る回路の構成例を示す模式図である。
【図７】第２の実施形態における電位ＶＲＥＳＬの制御例を示す図である。
【図８】本実施形態における撮像装置の構成例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を図面に基づいて説明する。
【００１１】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図８は、本発明の一実施形態における撮像装置の構成例を示すブロック図である。図８において、光学系８０１は、フォーカスレンズを含み、更にはズームレンズや絞り等を有する。光学系８０１は、入射された光（光学像）を撮像素子８０２に結像させる。撮像素子８０２は、光学系８０１により結像された光学像を受光し、受光した光学像を光電変換により電気信号に変換して出力する。光学系駆動部８０３は、不図示のＡＦ（Auto Focus）制御部から出力される光学系駆動情報に応じて、光学系８０１のフォーカスレンズ位置を制御信号により制御する。
【００１２】
アナログフロントエンド部（ＡＦＥ：Analog Front End）８０４は、アナログ／デジタル変換器（ＡＤ変換器）を含み、撮像素子８０２から出力される画像信号に対して、基準黒レベルの調整及びアナログ／デジタル変換処理等を行う。なお、撮像素子８０２内にＡＤ変換器を有する場合には、ＡＦＥ８０４がＡＤ変換器を含まなくてもよい。デジタルフロントエンド部（ＤＦＥ：Digital Front End）８０５は、ＡＦＥ８０４から出力される各画素のデジタル出力を受けて画素の並び替え等をデジタル処理している。
【００１３】
デジタル信号処理部８０６は、ＤＦＥ８０５から得られた画像信号に対して、画像処理（色変換処理、ホワイトバランス補正処理、ガンマ補正処理等）、解像度変換処理、画像圧縮処理等を行い、不図示の記録装置や表示装置に処理後の画像信号を出力する。記憶部８０７は、デジタル信号処理部８０６の作業用メモリとして、あるいは連続撮影等のバッファメモリとしても使用される。
【００１４】
図１は、第１の実施形態における撮像素子の構成例を示す図である。図１に示すように第１の実施形態における撮像素子は、画素部１０１、垂直走査部１０２、読み出し部１０３、水平走査部１０４、電位制御部１０５、及び垂直信号線（列信号線）１０７を有する。
【００１５】
画素部１０１は、複数の画素１０６が行列状（２次元状）に配置されており、光学系により結像された光学像を受光する。それぞれの画素１０６は、受光した光学像を電気信号に光電変換する光電変換素子を有する。図１においては、説明の便宜上、垂直方向に６行分、水平方向に８列分の画素のみを示しているが、実際には画素部１０１はさらに多くの画素１０６が配置されている。図１における、Ｖ０、Ｖ１、Ｖ２、・・・は、画素の垂直アドレスを示している。
【００１６】
垂直走査部１０２は、画素部１０１の画素１０６を行単位で選択する。すなわち、垂直走査部１０２は、画素部１０１の１つ又は複数の行を順次選択する。垂直走査部１０２により選択された行の画素の信号は、読み出し部１０３に供給される。読み出し部１０３は、列アンプやＡＤ変換器等を有し、垂直走査部１０２によって選択された１つ又は複数の行の画素の信号をサンプリングする。水平走査部１０４は、読み出し部１０３によりサンプリングされた各画素の信号を水平方向に順次選択することによって、後段のＡＦＥ等の回路へ出力する。
【００１７】
電位制御部１０５は、画素部１０１の各画素１０６に基準電位ＳＶＤＤを供給する。第１の実施形態においては、電位制御部１０５が、垂直信号線１０７に対して同時に接続する画素数に応じて、供給する基準電位ＳＶＤＤを制御可能である。垂直信号線１０７は、画素部１０１の画素１０６の列毎に配置され、画素部１０１の各画素の信号を読み出し部１０３へ出力可能となっている。本実施形態においては、垂直信号線１０７に接続された１つ又は複数の画素の混合信号が、垂直信号線１０７を介して読み出し部１０３へ出力される。
【００１８】
図２は、第１の実施形態における画素及び読み出しに係る回路の構成例を示す模式図である。図２においては、説明のため、Ｖｎ行目の１つの画素と、その画素の信号の出力経路を示している。
【００１９】
画素１０６は、１つのフォトダイオード（ＰＤ）２０１を有する。フォトダイオード２０１には転送スイッチ２０２が接続され、転送スイッチ２０２にはフローティングディフュージョン（ＦＤ）２０３が接続される。フローティングディフュージョン２０３にはリセットスイッチ２０４及び信号出力部（ソースフォロアアンプ）２０５が接続され、信号出力部２０５には選択スイッチ２０６が接続される。リセットスイッチ２０４のドレイン及び信号出力部２０５は、基準電位ＳＶＤＤが供給される信号線に接続される。
【００２０】
フォトダーオード２０１は、光電変換部として機能し、受光量（入射光量）に応じた信号電荷を生成して蓄積する。転送スイッチ２０２は、垂直走査部１０２から出力されるパルス信号ＰＴＸによってオン／オフ制御され、フォトダーオード２０１で蓄積された信号電荷をフローティングディフュージョン２０３に転送する。フローティングディフュージョン２０３は、電荷保持部として機能し、フォトダーオード２０１から転送された信号電荷を保持する。また、フローティングディフュージョン２０３は、電荷電位変換部として機能し、保持した電荷を電位信号に変換する。
【００２１】
リセットスイッチ２０４は、垂直走査部１０２から出力されるパルス信号ＰＲＥＳによってオン／オフ制御され、フローティングディフュージョン２０３に基準電位ＳＶＤＤを供給する。前述したように本実施形態では、基準電位ＳＶＤＤは、垂直信号線１０７に対して同時に接続する画素数、詳細には信号出力部２０５の数に応じて電位制御部１０５により制御可能となっている。信号出力部２０５は、フローティングディフュージョン２０３の電位に基づく信号を画素の信号として出力する。信号出力部２０５のＭＯＳトランジスタと定電流源２０７を用いてソースフォロワ回路が構成される。
【００２２】
選択スイッチ２０６は、垂直走査部１０２から出力されるパルス信号ＰＳＥＬによってオン／オフ制御され、信号出力部２０５と垂直信号線１０７とを接続する。垂直信号線１０７に出力された信号出力部２０５からの信号は、読み出し部１０３で垂直信号線毎にサンプリングされた後、後段のＡＦＥ等の回路へ出力される。本実施形態における撮像素子においては、垂直走査部１０２が複数の行の選択スイッチ２０６を同時にオン（ＯＮ）することによって、垂直信号線１０７には同時に接続された複数の画素の混合信号が現れる。
【００２３】
ここで、図２においては、Ｖｎ行目の画素１０６に対して入力されるパルス信号ＰＴＸ、ＰＲＥＳ、ＰＳＥＬを、それぞれパルス信号ＰＴＸVn、ＰＲＥＳVn、ＰＳＥＬVnと表している。
【００２４】
次に、画素部１０１における２行の画素の混合信号を出力して読み出す場合の駆動方法について説明する。図３は、第１の実施形態における撮像素子の読み出し駆動の一例を示すタイミングチャートである。ここでは、Ｖ１行目の画素の信号とＶ３行目の画素の信号と混合して読み出す場合の、垂直走査部１０２から出力される各パルス信号の駆動について説明する。
【００２５】
図３において、時刻ｔ３０１にて、水平同期信号ＨＤが入力される。水平同期信号ＨＤが入力されてから所定の時間が経過した後の時刻ｔ３０２にて、Ｖ１行目の画素及びＶ３行目の画素を選択するパルス信号ＰＳＥＬV1、ＰＳＥＬV3がハイレベルとなり、Ｖ１行目の画素及びＶ３行目の画素の選択スイッチ２０６がオンとなる。これにより、Ｖ１行目の画素及びＶ３行目の画素の信号出力部２０５の入力（フローティングディフュージョン２０３の電位）に応じた信号が、混合されて垂直信号線１０７に供給される。
【００２６】
また、時刻ｔ３０２にて、Ｖ１行目の画素及びＶ３行目の画素に供給されるパルス信号ＰＲＥＳV1、ＰＲＥＳV3がハイレベルとなり、Ｖ１行目の画素及びＶ３行目の画素のリセットスイッチ２０４がオンとなる。Ｖ１行目の画素及びＶ３行目の画素では、リセットスイッチ２０４がオンとなることで、フローティングディフュージョン２０３に基準電位ＳＶＤＤが供給される。
【００２７】
その後、所定の時間が経過した後の時刻ｔ３０３にて、パルス信号ＰＲＥＳV1、ＰＲＥＳV3をローレベルとし、Ｖ１行目の画素及びＶ３行目の画素でのリセット動作を解除する。以上の動作により、垂直信号線１０７には、Ｖ１行目の画素及びＶ３行目の画素からの基準電位ＳＶＤＤに応じた信号が、混合されて供給される。そして、時刻ｔ３０３〜ｔ３０４の期間にて、リセット解除後における垂直信号線１０７の混合信号が読み出し部１０３にノイズ成分としてサンプリングされる。
【００２８】
次に、時刻ｔ３０４にて、Ｖ１行目の画素及びＶ３行目の画素の転送スイッチ２０２をオンにすべく、パルス信号ＰＴＸV1、ＰＴＸV3がハイレベルとなる。その後、所定の時間が経過した後の時刻ｔ３０５にて、Ｖ１行目の画素及びＶ３行目の画素の転送スイッチ２０２をオフにすべく、パルス信号ＰＴＸV1、ＰＴＸV3がローレベルになる。
【００２９】
これにより、時刻ｔ３０４〜ｔ３０５の期間において、Ｖ１行目の画素及びＶ３行目の画素では、フォトダイオード２０１にて生成され蓄積された信号電荷がフローティングディフュージョン２０３へ転送される。そして、時刻ｔ３０５の後に、垂直信号線１０７には、Ｖ１行目の画素及びＶ３行目の画素の信号電荷に応じた混合信号が供給され、読み出し部１０３に信号成分としてサンプリングされる。
【００３０】
ここまでで、Ｖ１行目の画素及びＶ３行目の画素のリセット解除後における混合信号が各列のノイズ成分として読み出し部１０３にサンプリングされ、信号電荷に応じた混合信号が各列の信号成分として読み出し部１０３にサンプリングされる。続いて、時刻ｔ３０５〜ｔ３０６の期間にて、読み出し部１０３は、水平走査部１０４によって走査され、ノイズ成分と信号成分との差分を列毎に順次出力することで、Ｖ１行目の画素及びＶ３行目の画素の混合信号の読み出しを完了する。
【００３１】
以上が、第１の実施形態における撮像素子の構成と撮像素子の読み出し駆動方法についての説明である。なお、図３においては、２行の画素の混合信号を出力して読み出す場合の駆動方法を示したが、さらに多くの複数の行の画素の信号を混合して読み出す場合も同様に、各パルス信号ＰＲＥＳ、ＰＲＥＳ、ＰＴＸを複数行同時に駆動すれば混合信号が得られる。
【００３２】
ここで、画素１０６のフローティングディフュージョン（ＦＤ）２０３の電位をＶｇとし、垂直信号線１０７の電位をＶｓとし、定電流源２０７の電流をＩとする。このとき、垂直信号線１０７に１つの画素を接続した場合、ＦＤ電位Ｖｇと垂直信号線電位Ｖｓには次の（式１）の関係がある。
Ｖｓ＝Ｖｇ−Ｖｔｈ−√（２Ｉ／ｋ）  ・・・（式１）
なお、Ｖｔｈは、信号出力部２０５のＭＯＳトランジスタの閾値電圧であり、ｋはＭＯＳパラメータから決まる定数である。
【００３３】
同様に、垂直信号線１０７に２つの画素を接続した場合、以下の（式２）の関係となる。
Ｖｓ＝Ｖｇ−Ｖｔｈ−√（Ｉ／ｋ）  ・・・(式２)
【００３４】
（式１）及び（式２）より、垂直信号線１０７に接続する画素が１つから２つに増えると、垂直信号線電位Ｖｓは高くなることが分かる。このようにＦＤ電位Ｖｇ及び定電流源電流Ｉが一定であれば、垂直信号線１０７に同時に接続する画素数が増えるに従って、垂直信号線電位Ｖｓも高くなるという関係がある。
【００３５】
すなわち、垂直信号線１０７に複数の画素を同時に接続して混合信号を得る読み出し方法においては、垂直信号線１０７に接続された画素数に応じて、動作基準点（リセット電位）が変動してしまうことになる。そこで本実施形態では、１つの垂直信号線１０７に対して同時に接続する画素数に応じて、列アンプや、垂直信号線、ＡＤ変換器等の読み出し回路の適切な入力レンジ内に、動作基準点を制御する。
【００３６】
次に、第１の実施形態における電位制御部１０５による基準電位ＳＶＤＤの制御について、図４及び図５を用いて説明する。図４は、第１の実施形態における基準電位ＳＶＤＤの制御例を示す図である。図４に示すように、本実施形態では基準電位ＳＶＤＤは、垂直信号線１０７に同時に接続する画素数に応じた電位に電位制御部１０５により制御される。
【００３７】
図４に示した例では、垂直信号線１０７に接続する画素が１画素である（垂直非加算読み出し）場合には、電位制御部１０５は、基準電位ＳＶＤＤを電位Ｖ0に制御する。同様に、垂直信号線１０７に同時に接続する画素が２画素である（２画素接続）場合には、電位制御部１０５は、基準電位ＳＶＤＤを電位Ｖ1に制御する。また、垂直信号線１０７に同時に接続する画素が４画素である（４画素接続）場合には、電位制御部１０５は、基準電位ＳＶＤＤを電位Ｖ2に制御する。ただし、Ｖ2＜Ｖ1＜Ｖ0である。
【００３８】
第１の実施形態では、画素１０６に供給する基準ＳＶＤＤを制御することで、フローティングディフュージョン２０３のリセット電位を垂直信号線１０７に対して同時に接続する画素数に応じた適切な電位に制御する。図４では、供給される基準電位ＳＶＤＤが電位Ｖ0であるとき、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ0になることを示している。同様に、供給される基準電位ＳＶＤＤが電位Ｖ1であるとき、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ1になり、基準電位ＳＶＤＤが電位Ｖ2であるとき、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ2になる。ただし、Ｖｇ2＜Ｖｇ1＜Ｖｇ0である。
【００３９】
図５は、本実施形態における垂直信号線に同時に接続される画素数毎の、フローティングディフュージョン電位（ＦＤ電位）Ｖｇと垂直信号線電位Ｖｓとの関係を示す図である。２画素接続（垂直信号線１０７に同時接続する画素が２画素）、及び４画素接続（垂直信号線１０７に同時接続する画素が４画素）であるときの関係は、同時接続される画素のＦＤ電位Ｖｇは等しい条件の場合として説明する。
【００４０】
図５において、ＰＡ０、ＰＡ１、ＰＡ２は、それぞれ本実施形態において垂直信号線に１画素接続、２画素接続、４画素接続した場合の動作基準点を示している。また、ＰＢ０、ＰＢ１、ＰＢ２は、それぞれ従来の制御方法により、すなわち垂直信号線に同時接続する画素数にかかわらず画素に供給する基準電位ＳＶＤＤを一定として、垂直信号線に２画素接続、４画素接続した場合の動作基準点を示している。
【００４１】
図５に示すように、従来の制御方法では、画素に供給する基準電位ＳＶＤＤを電位Ｖ0に固定してしまうと、フローティングディフュージョン２０３のリセット電位が電位Ｖｇ0となる。そのため、垂直信号線に１画素接続した場合の動作基準点ＰＢ０は電位Ｖｓ0であるのに対して、２画素接続、４画素接続した場合の動作基準点ＰＢ１、ＰＢ２はそれぞれ電位Ｖｓ1、Ｖｓ2と、電位Ｖｓ0より高くなる（Ｖｓ0＜Ｖｓ1＜Ｖｓ2）。
【００４２】
このように動作基準点が変動すると、例えば垂直信号線電位Ｖｓが読み出し部１０３における読み出し回路の入力レンジを外れてしまい、信号のリニアリティの悪化を招く。例えば、図５に示すように、読み出し回路の入力レンジが電位Ｖｓa〜Ｖｓbとして設計された場合、Ｖｓa＜Ｖｓ0＜Ｖｓbであり、動作基準点ＰＢ０の電位Ｖｓ0は読み出し回路の入力レンジ内である。一方で、Ｖｓb＜Ｖｓ1、及びＶｓb＜Ｖｓ2であり、動作基準点ＰＢ１、ＰＢ２の電位Ｖｓ1、及びＶｓ2は読み出し回路の入力レンジ外となる。つまり、従来の制御方法では、画素に供給される基準電位ＳＶＤＤが電位Ｖ0である条件において、垂直信号線に２画素接続及び４画素接続とすると、垂直信号線電位Ｖｓが読み出し回路の入力レンジを外れてしまうことがある。
【００４３】
第１の実施形態における撮像素子では、図４に示したように電位制御部１０５が、垂直信号線に接続する画素数に応じて基準電位ＳＶＤＤを制御するため、フローティングディフュージョン２０３のリセット電位も基準電位ＳＶＤＤに応じた電位に制御される。図５に示したように、垂直信号線に１画素接続した場合、画素に供給する基準電位ＳＶＤＤが電位Ｖ0に制御されて、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ0となる。
【００４４】
また、垂直信号線に２画素接続した場合、画素に供給する基準電位ＳＶＤＤが電位Ｖ1に制御されて、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ1となる。垂直信号線に４画素接続した場合、画素に供給する基準電位ＳＶＤＤが電位Ｖ2に制御されて、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ2となる。
【００４５】
このように制御することで、垂直信号線に２画素接続、４画素接続した場合の動作基準点ＰＡ１、ＰＡ２は、ともに垂直信号線に１画素接続した場合の動作基準点ＰＡ０と同じ電位Ｖｓ0に制御されている。したがって、本実施形態では、垂直信号線に同時に接続する画素数が２画素及び４画素であっても、垂直信号線電位が読み出し回路の入力レンジ内になるように動作基準点を適切に制御することができ、信号のリニアリティの悪化を抑えることができる。
【００４６】
第１の実施形態によれば、垂直信号線に対して同時に接続する画素数に応じて、電位制御部１０５が画素１０６に供給する基準電位ＳＶＤＤを制御することで、画素１０６のフローティングディフュージョン２０３のリセット電位を変更する。これにより、消費電力を増加させることなく、読み出し回路等の入力レンジから外れないように垂直信号線に接続する画素数に応じて動作基準点を適切に制御して画素の混合信号を読み出すことが可能となる。
【００４７】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態では、前述した第１の実施形態とは異なる方法で、画素１０６のフローティングディフュージョン２０３のリセット電位を垂直信号線に同時に接続する画素数に応じて制御する。第２の実施形態では、画素１０６に供給する基準電位ＳＶＤＤの制御は行わずに、画素１０６のリセットスイッチ２０４としてのＭＯＳトランジスタのゲートに供給する電位を制御することで、フローティングディフュージョン２０３のリセット電位を制御する。
【００４８】
ここで、画素１０６のリセットスイッチ２０４としてのＭＯＳトランジスタのゲートと、ソース（フローティングディフュージョン２０３）は、結合容量を有する。この結合容量によって、リセットスイッチ２０４のゲートに供給される電圧に応じて、フローティングディフュージョン２０３のリセット電位を変化させることが可能である。具体的には、リセットスイッチ２０４のゲートに供給するパルス信号ＰＲＥＳのローレベルの電位ＶＲＥＳＬを低くすることによって、フローティングディフュージョン２０３のリセット電位も低くすることができる。なお、以下では、前述した第１の実施形態とは異なる点について説明する。
【００４９】
図６は、第２の実施形態における画素及び読み出しに係る回路の構成例を示す模式図である。図６において、図３に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。第２の実施形態では、電位制御部６０１は、垂直走査部１０２から出力されたパルス信号ＰＲＥＳを受けて、画素１０６に供給するパルス信号ＰＲＥＳのローレベルの電位ＶＲＥＳＬを、垂直信号線１０７に対して同時に接続する画素数に応じて制御する。
【００５０】
図７は、第２の実施形態における電位制御部６０１による電位ＶＲＥＳＬの制御例を示す図である。図７に示すように、本実施形態ではパルス信号ＰＲＥＳのローレベルの電位ＶＲＥＳＬは、垂直信号線１０７に対して同時に接続する画素数に応じた電位に電位制御部６０１により制御される。
【００５１】
図７に示した例では、垂直信号線１０７に接続する画素が１画素である（垂直非加算読み出し）場合には、電位制御部６０１は、電位ＶＲＥＳＬを電位Ｖｒ0に制御する。同様に、垂直信号線１０７に接続する画素が２画素である（２画素接続）場合には、電位制御部６０１は、電位ＶＲＥＳＬを電位Ｖｒ1に制御する。また、垂直信号線１０７に接続する画素が４画素である（４画素接続）場合には、電位制御部６０１は、電位ＶＲＥＳＬを電位Ｖｒ2に制御する。ただし、Ｖｒ2＜Ｖｒ1＜Ｖｒ0である。
【００５２】
第２の実施形態では、画素１０６に供給するパルス信号ＰＲＥＳのローレベルの電位ＶＲＥＳＬを制御することで、フローティングディフュージョン２０３のリセット電位を垂直信号線１０７に接続する画素数に応じた適切な電位に制御する。図７では、電位ＶＲＥＳＬが電位Ｖｒ0であるとき、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ0になることを示している。同様に、電位ＶＲＥＳＬが電位Ｖｒ1であるとき、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ1になり、電位ＶＲＥＳＬが電位Ｖｒ2であるとき、フローティングディフュージョン２０３のリセット電位はＶｇ2になる。ただし、Ｖｇ2＜Ｖｇ1＜Ｖｇ0である。
【００５３】
そして、第２の実施形態においても、図５に示したように、垂直信号線に１画素接続した場合、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ0となる。また、垂直信号線に２画素接続した場合、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ1となる。垂直信号線に４画素接続した場合、フローティングディフュージョン２０３のリセット電位は電位Ｖｇ2となる。
【００５４】
このとき、図５に示したように、垂直信号線に１画素接続した場合の動作基準点ＰＡ０は電位Ｖｓ0であり、垂直信号線に２画素接続、４画素接続した場合の動作基準点ＰＡ１、ＰＡ２もともに電位Ｖｓ0に制御することができる。したがって、本実施形態では、垂直信号線に同時に接続する画素数が２画素及び４画素であっても、垂直信号線電位が読み出し回路の入力レンジ内になるように動作基準点を適切に制御することができ、信号のリニアリティの悪化を抑えることができる。
【００５５】
また、パルス信号ＰＲＥＳのハイレベルの電位ＶＲＥＳＨを低くすることで、画素１０６のフローティングディフュージョン２０３のリセット電位を低く変更することも可能である。例えば、図３に示した駆動例の時刻ｔ３０２にて、画素１０６のリセットスイッチ２０４のゲートに電位ＶＲＥＳＨのパルス信号ＰＲＥＳが入力されると、フローティングディフュージョン２０３は、基準電位ＳＶＤＤが供給されリセット電位にリセットされる。
【００５６】
このリセットに要する時間（リセット電位に到達するまでの時間）は、電位ＶＲＥＳＨに依存し、電位ＶＲＥＳＨが低いほど長くなる。したがって、電位制御部６０１が、時刻ｔ３０２〜ｔ３０３の期間において電位ＶＲＥＳＨを低く制御することで、リセットに要する時間は長くなる。これにより、リセット解除後（時刻ｔ３０３〜ｔ３０４）におけるフローティングディフュージョン２０３のリセット電位を低く変更することができる。このようにパルス信号ＰＲＥＳのハイレベルの電位ＶＲＥＳＨの制御を行う場合も、図７に示したローレベルの電位ＶＲＥＳＬの制御方法と同様に、より複数の画素を垂直信号線に同時に接続する場合に電位ＶＲＥＳＨがより低くなるように制御すればよい。
【００５７】
第２の実施形態によれば、垂直信号線に対して同時に接続する画素数に応じて、電位制御部６０１が画素１０６に供給するパルス信号ＰＲＥＳのローレベルの電位ＶＲＥＳＬを制御することで、フローティングディフュージョン２０３のリセット電位を変更する。これにより、消費電力を増加させることなく、読み出し回路等の入力レンジから外れないように垂直信号線に接続する画素数に応じて動作基準点を適切に制御して画素の混合信号を読み出すことが可能となる。
【００５８】
前述した第１の実施形態及び第２の実施形態では、垂直信号線に１画素接続した場合、２画素接続した場合、４画素接続した場合の３モードを例に説明した。これら３モードは、例えば、静止画撮影時には１画素接続で読み出し、動画撮影時には２画素接続又は４画素接続で読み出す、といったように撮像装置の撮影モードに応じて使い分けられる。さらに、必要な読み出し画素数やフレームレートに応じて、３画素接続や５画素接続や、より多数の画素を同時接続して、読み出すことも可能である。そして、本発明は、垂直信号線に同時接続される画素数に応じて、適した基準電位ＳＶＤＤや電位ＶＲＥＳＬに制御することで適用可能である。例えば、垂直信号線に同時接続される画素数が多いほど、フローティングディフュージョン２０３のリセット電位を低くするように基準電位ＳＶＤＤや電位ＶＲＥＳＬを制御する。
【００５９】
また、本発明の実施形態においては、垂直信号線に接続される画素数に応じて、フローティングディフュージョン２０３のリセット電位を変更しているため、撮像素子の暗時出力特性も変化する。したがって、本発明が適用される撮像装置では、垂直信号線に接続される画素数に応じて、撮像素子の暗時出力特性を補正する補正値を各々記憶して補正に用いることで、暗時出力特性の適切な補正も可能となる。また、本発明の実施形態においては、撮像素子の画素部は１列毎に１つの垂直信号線を有する構成としているが、１列毎に２つ以上の垂直信号線を有する構成であってもよい。
【００６０】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００６１】
１０１：画素部  １０２：垂直走査部  １０３：読み出し部  １０４：水平走査部  １０５：電位制御部  １０６：画素  １０７：垂直信号線（列信号線）  ２０１：フォトダイオード  ２０２：転送スイッチ  ２０３：フローティングディフュージョン  ２０４：リセットトランジスタ  ２０５：信号出力部  ２０６：選択トランジスタ  ２０７：電流源  ＳＶＤＤ：基準電位  ６０１：電位制御部  ８０２：撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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