(57)【要約】【課題】内部メモリのソフトエラーによる保護リレー機能の停止が永続的に防止され、信頼性を向上させることが可能なディジタル保護リレー装置を提供する。【解決手段】ディジタル保護リレー装置は、電力系統の電気量をディジタルデータに変換するＡＤ変換部と、データの誤り検出および誤り訂正が可能なメモリモジュールと、制御部とを備える。制御部は、変換されたディジタルデータの入力を受け付けるための入力処理と、リレー演算を行なうリレー演算処理と、リレー演算結果に基づいて開閉器に遮断指令を出力する出力処理とを実行する。制御部は、予め定められた周期のうち、入力処理、リレー演算処理および出力処理を含む処理を実行する第１の期間以外の第２の期間に、メモリモジュールのデータ記憶領域に記憶されているデータを読み出した後、当該データ記憶領域に当該データを書き込む。【選択図】図４
2016082742.tif 000002
【特許請求の範囲】
【請求項１】
電力系統の電気量を取り込んで、当該電気量をディジタルデータに変換するＡＤ（Analog  to  Digital）変換部と、
記憶されたデータの読み出し時にデータの誤り検出および誤り訂正を行なうことが可能なメモリモジュールと、
予め定められた周期ごとに前記電力系統を保護するための処理を実行する制御部とを備え、
前記制御部は、
前記ＡＤ変換部により変換されたディジタルデータの入力を受け付けるための入力処理と、前記入力処理後のデータに基づいてリレー演算を行なうリレー演算処理と、リレー演算結果に基づいて、前記電力系統に接続された開閉器に遮断指令を出力する出力処理とを実行し、
前記予め定められた周期のうち、前記入力処理、前記リレー演算処理および前記出力処理を含む処理を実行する第１の期間以外の第２の期間に、前記メモリモジュールのデータ記憶領域に記憶されているデータを読み出した後、当該データ記憶領域に当該データを書き込む、ディジタル保護リレー装置。
【請求項２】
前記データ記憶領域は、複数の部分領域に区分されており、
前記制御部は、前記予め定められた周期のうちの前記第２の期間ごとに、前記部分領域に記憶されているデータを読み出した後、当該部分領域に当該データを書き込む再書き込み処理を繰り返すことにより、前記複数の部分領域に記憶されているデータに対して当該再書き込み処理を実行する、請求項１に記載のディジタル保護リレー装置。
【請求項３】
前記制御部は、前記メモリモジュールからデータの誤りの検出信号を受け付けた場合に、前記第２の期間に、前記データ記憶領域に記憶されているデータを読み出した後、当該データ記憶領域に当該データを書き込む、請求項１に記載のディジタル保護リレー装置。
【請求項４】
前記データ記憶領域は、複数の部分領域に区分されており、
前記複数の部分領域の各々は、前記予め定められた周期の前記第１の期間ごとに前記制御部からアクセスされるように設定されており、
前記制御部は、
前記メモリモジュールからデータの誤りの検出信号を受け付け、
前記検出信号を受け付けたタイミングを含む前記第１の期間にアクセスした部分領域を特定し、
前記第２の期間に、当該特定した部分領域に記憶されているデータを読み出した後、当該部分領域に当該データを書き込む、請求項１に記載のディジタル保護リレー装置。
【請求項５】
前記制御部は、前記検出信号を受け付けたタイミング以降の前記第２の期間に、前記データ記憶領域に記憶されているデータを読み出した後、当該データ記憶領域に当該データを書き込む、請求項３または４に記載のディジタル保護リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力系統を保護するためのディジタル保護リレー装置に関する。
【背景技術】
【０００２】
従来、電力系統の運用を安定させるため、電力系統で発生した事故または異常を検出するディジタル保護リレー装置が使用されている。ディジタル保護リレー装置は、電力系統から電流および電圧などの電気量（系統電気量）を収集することにより、事故等による過電圧、電圧の不足、または過電流などが発生したことを検出し、遮断器へ制御信号を送出する。これにより、事故区間を電力系統から切り離すことができ、電力系統の運用者は電力系統の安定性を確保することができる。
【０００３】
電力系統の運用を適切に行なうためには、ディジタル保護リレー装置の誤動作や誤不動作（機能停止を含む）を防止する必要がある。たとえば、特開２００５−５１９１１号公報（特許文献１）は、保護リレー自体の異常によって誤動作または誤表示を起こすことを防止するための保護リレーの制御装置を開示している。特許文献１の制御装置は、保護リレー自身の異常を検出したとき、リレー演算手段の動作をロックし、異常内容を記憶する。そして、制御装置は、記憶された異常内容を読み出し、過去に同じ異常内容があったとき、その保護リレーの部分を繰り返し検査し、繰り返し検査で正常のときロックを解除する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−５１９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したディジタル保護リレー装置において、各種の演算処理に使用されるディジタルデータは、内部のＲＡＭ（Random  Access  Memory）に格納される。ＲＡＭにおいては、外部からのノイズや宇宙線などの影響によって、記録されているデータが変化するソフトエラーが発生する場合がある。このようなソフトエラーは、ディジタル保護リレー装置の保護リレー機能が停止する要因となるため、ソフトエラーを確実に防止する必要がある。また、ディジタル保護リレー装置は、比較的長期間（たとえば、２０年以上）にわたって使用されるため、永続的に当該ソフトエラーを防止できることが望ましい。
【０００６】
本開示は、上記のような課題に鑑みてなされたものであって、ある局面における目的は、内部メモリのソフトエラーによる保護リレー機能の停止が永続的に防止され、信頼性を向上させることが可能なディジタル保護リレー装置を提供することである。
【課題を解決するための手段】
【０００７】
ある実施の形態に従うディジタル保護リレー装置は、電力系統の電気量を取り込んで、当該電気量をディジタルデータに変換するＡＤ（Analog  to  Digital）変換部と、記憶されたデータの読み出し時にデータの誤り検出および誤り訂正を行なうことが可能なメモリモジュールと、予め定められた周期ごとに電力系統を保護するための処理を実行する制御部とを備える。制御部は、ＡＤ変換部により変換されたディジタルデータの入力を受け付けるための入力処理と、入力処理後のデータに基づいてリレー演算を行なうリレー演算処理と、リレー演算結果に基づいて、電力系統に接続された開閉器に遮断指令を出力する出力処理とを実行する。制御部は、予め定められた周期のうち、入力処理、リレー演算処理および出力処理を含む処理を実行する第１の期間以外の第２の期間に、メモリモジュールのデータ記憶領域に記憶されているデータを読み出した後、当該データ記憶領域に当該データを書き込む。
【発明の効果】
【０００８】
本開示によると、内部メモリのソフトエラーによるディジタル保護リレー装置の保護リレー機能の停止を永続的に防止し、信頼性を向上させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に従う保護リレー装置の全体構成を示す図である。
【図２】実施の形態１に従うＲＡＭモジュールの構成を示す図である。
【図３】実施の形態１に従う保護リレー装置の動作概要を説明するための図である。
【図４】実施の形態１に従う再書き込み処理のタイミングの一例を説明するための図である。
【図５】実施の形態１に従う再書き込み方式（時分割）を説明するための図である。
【図６】実施の形態１に従う保護リレー装置の処理手順を示すフローチャートである。
【図７】実施の形態２に従う保護リレー装置の全体構成を示す図である。
【図８】実施の形態２に従う再書き込み処理のタイミングの一例を説明するための図である。
【図９】実施の形態２に従う保護リレー装置の処理手順を示すフローチャートである。
【図１０】実施の形態３に従う再書き込み処理のタイミングの一例を説明するための図である。
【図１１】実施の形態３に従う記憶領域の特定方式を説明するための図である。
【図１２】実施の形態３に従う保護リレー装置の処理手順を示すフローチャートである。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。なお、本実施の形態において、単に「データ」と記載した場合には、特に断りのない限り、「ディジタルデータ」を指すものとする。
【００１１】
［実施の形態１］
＜全体構成＞
図１は、実施の形態１に従う保護リレー装置の全体構成を示す図である。
【００１２】
図１を参照して、保護リレー装置１００は、ディジタル型の保護リレー装置であり、たとえば、電気所（変電所）の内部に設置される。保護リレー装置１００は、電力系統を構成する送電線、母線および変圧器などの電気設備に関連した電流および電圧の情報（系統電気量）を収集し、その収集した系統電気量に基づいて電力系統の保護および制御を行なう。
【００１３】
すなわち、電気所の内部には、保護リレー装置１００の他に、変圧器（図示しない）、計器用変流器ＣＴ（Current  Transformer）および計器用変圧器ＶＴ（Voltage  Transformer）、遮断器ＣＢ（Circuit  Breaker）および断路器（図示しない）などの開閉器が設置されている。計器用変流器ＣＴは、送電線を流れる電流を測定する。計器用変圧器ＶＴは、送電線に生じる電圧を測定する。計器用変流器ＣＴが測定した電流、および計器用変圧器ＶＴが測定した電圧の情報（系統電気量）は、保護リレー装置１００に入力される。
【００１４】
保護リレー装置１００は、収集した系統電気量を用いてリレー演算などの電力系統を保護するために必要な演算を実行し、系統事故の発生有無を判定する。そして、保護リレー装置１００は、送電線や母線において事故を検出すると、開閉器に対して遮断指令（トリップ信号）を出力する。なお、電流および電圧のいずれか一方のみしかリレー演算に使用されない場合は、保護リレー装置１００は、リレー演算に必要な電流または電圧を取り込むように構成されていてもよい。
【００１５】
具体的には、保護リレー装置１００は、補助変成器１０と、ＡＤ（Analog  to  Digital）変換部２０と、演算処理部３０とを含む。
【００１６】
補助変成器１０は、計器用変流器ＣＴおよび計器用変圧器ＶＴからの系統電気量を取り込み、より小さな電気量に変換して出力する。
【００１７】
ＡＤ変換部２０は、補助変成器１０から出力される系統電気量（アナログ量）を取り込んでディジタルデータに変換する。具体的には、ＡＤ変換部２０は、フィルタ２１，２３と、サンプルホールド（ＳＨ）回路２４，２５と、マルチプレクサ２６と、ＡＤ変換器２７とを含む。
【００１８】
フィルタ２１，２３は、アナログフィルタであり、補助変成器１０から出力される電流および電圧の波形信号から高周波のノイズ成分を除去する。フィルタ２１，２３の出力は、ＳＨ回路２４，２５にそれぞれ入力される。
【００１９】
ＳＨ回路２４，２５は、それぞれフィルタ２１，２３から出力される電流および電圧の波形信号を予め定められたサンプリング周期でサンプリングする。マルチプレクサ２６は、演算処理部３０から入力されるタイミング信号に基づいて、ＳＨ回路２４，２５から入力される波形信号を時系列で順次切り替えてＡＤ変換器２７に入力する。
【００２０】
ＡＤ変換器２７は、マルチプレクサ２６から入力される波形信号をアナログデータからディジタルデータに変換する。ＡＤ変換器２７は、ディジタル変換した波形信号（ディジタルデータ）を演算処理部３０へ出力する。
【００２１】
演算処理部３０は、マイクロコンピュータを主体として構成される。具体的には、演算処理部３０は、ＣＰＵ（Central  Processing  Unit）３２と、ＲＯＭ（Read  Only  Memory）３３と、ＲＡＭモジュール３４と、ＤＯ（ディジタル出力）回路３６と、ＤＩ（ディジタル入力）回路３７とを含む。これらはバス３１で結合されている。
【００２２】
ＣＰＵ３２は、制御部として、予めＲＯＭ３３に格納されたプログラムを読み出して実行することによって、保護リレー装置１００の動作を制御する。ＣＰＵ３２は、たとえば、マイクロプロセッサである。なお、当該ハードウェアは、ＣＰＵ以外のＦＰＧＡ（Field  Programmable  Gate Array）、ＡＳＩＣ（Application  Specific  Integrated  Circuit）およびその他の演算機能を有する回路などであってもよい。
【００２３】
具体的には、ＣＰＵ３２は、バス３１を介して、ＡＤ変換部２０からディジタルデータを取り込む。ＣＰＵ３２は、ＲＯＭ３３に格納されているプログラムに従って、取り込んだディジタルデータを用いてリレー演算を実行する。ＣＰＵ３２は、リレー演算結果に基づいて、保護区間（保護すべき領域）の事故の有無を判定する。ＣＰＵ３２は、事故を検出した場合（たとえば、演算値が整定値を上回っている場合）には、ＤＯ回路３６を介して、当該事故区間を電力系統から切り離すために電力系統に接続された開閉器に対して遮断指令を出力する。
【００２４】
ＤＩ回路３７は、たとえば、開閉器の開閉情報を示す信号であるディジタル入力信号を受ける。ＤＩ回路３７には、遮断器ＣＢからのディジタル入力信号の他、図示しない断路器の開閉情報を示すディジタル入力信号が入力されてもよい。
【００２５】
（ＲＡＭモジュール３４の構成）
本実施の形態１に従うＲＡＭモジュール３４は、誤り検出および誤り訂正の機能を実現するためのＥＣＣ（Error  Check  and  Correct）機能を有している。ＥＣＣ機能は、たとえば、データ６４ビットにつき冗長データとして８ビットの誤り訂正符号（ＥＣＣビット）を対応させて付加し、このＥＣＣビットを利用して、データ６４ビット中１ビットが誤った値になった場合にこれを検出して訂正する機能である。なお、ＥＣＣ機能は、データ６４ビット中２ビット以上が同時に誤った値になった場合には、これを検出することはできるが訂正することはできない。
【００２６】
図２は、実施の形態１に従うＲＡＭモジュール３４の構成を示す図である。図２を参照して、ＲＡＭモジュール３４は、データ記憶部３４１と、ＥＣＣ記憶部３４２と、ＥＣＣ回路３５０とを含む。
【００２７】
データ記憶部３４１は、アレイ状に配置された複数のメモリセルを有している。たとえば、各メモリセルは、データに対応する電荷を蓄えるキャパシタとトランジスタから構成されている。データ記憶部３４１は、ＣＰＵ３２により読み書きされるデータ、たとえば、ＣＰＵ３２がＡＤ変換部２０から取り込んだディジタルデータ、そのディジタルデータをリレー演算した演算結果データなどを格納する。
【００２８】
ＥＣＣ記憶部３４２は、誤り検出および誤り訂正を行なうための冗長データを格納する。具体的には、ＥＣＣ記憶部３４２は、ＥＣＣ生成部３５１により生成されたＥＣＣビットを格納する。
【００２９】
ＥＣＣ回路３５０は、ＥＣＣビットを算出したり、メモリエラーを検出および訂正したりする機能を有している。具体的には、ＥＣＣ回路３５０は、ＥＣＣ生成部３５１と、誤り検出訂正部３５２とを含む。
【００３０】
ＥＣＣ生成部３５１は、ＣＰＵ３２から書き込み信号Ｗｓを受け付けると、書き込みデータＤｗ０〜Ｄｗｎ（ｎはビット数：０以上の整数）に対するＥＣＣビットＤｅ０〜Ｄｅｍ（ｍはビット数：０以上の整数）を生成する。そして、ＥＣＣ生成部３５１は、書き込みデータＤｗ０〜Ｄｗｎをデータ記憶部３４１に記憶させるとともに、その書き込みデータＤｗ０〜Ｄｗｎに対応付けてＥＣＣビットＤｅ０〜ＤｅｍをＥＣＣ記憶部３４２に記憶させる。
【００３１】
誤り検出訂正部３５２は、ＣＰＵ３２から読み出し信号Ｒｓを受け付けると、データ記憶部３４１から読み出される読み出しデータＤｒ０〜Ｄｒｎと、その読み出しデータＤｒ０〜Ｄｒｎに対応付けられてＥＣＣ記憶部３４２に記憶されているＥＣＣビットＤｅ０〜Ｄｅｍとを受けとる。そして、誤り検出訂正部３５２は、ＥＣＣビットＤｅ０〜Ｄｅｍを用いて、読み出しデータＤｒ０〜Ｄｒｎの誤り（ビット化け）を検出する。
【００３２】
読み出しデータＤｒ０〜Ｄｒｎに１ビットの誤りが検出された場合には、誤り検出訂正部３５２は、誤り検出信号ＥｄｓをＣＰＵ３２へ出力するとともに、読み出しデータＤｒ０〜Ｄｒｎの訂正を行なって、当該訂正された読み出しデータＤｒ０〜ＤｒｎをＣＰＵ３２へ出力する。
【００３３】
誤りが検出されない場合には、誤り検出訂正部３５２は、誤り検出信号ＥｄｓをＣＰＵ３２へ出力せずに、読み出しデータＤｒ０〜ＤｒｎをＣＰＵ３２へ出力する。
【００３４】
＜保護リレー装置１００の動作＞
次に、実施の形態１に従う保護リレー装置１００の動作内容について説明する。
【００３５】
（概要）
上述したように、保護リレー装置１００は、ＥＣＣ機能を有するＲＡＭモジュール３４を備えているため、読み出しデータが１ビットの誤りを含んでいる場合には、そのデータ誤りを検出して訂正することができる。しかしながら、宇宙線などの影響により、ＲＡＭモジュール３４のデータ記憶部３４１に記憶されたデータが複数ビットの誤りを含んでしまうと、保護リレー装置１００は、読み出し時にデータの誤りを検出することはできるが、当該データを訂正することはできない。このような場合、保護リレー装置１００は、誤動作を防止するため、保護演算休止や、遮断器への出力ロックなどによる保護リレー機能を停止させる必要がある。
【００３６】
そこで、保護リレー装置１００は、データ記憶部３４１の記憶領域からデータを読み出して、当該記憶領域に当該データを書き込む処理を定期的に実行することにより、データ記憶部３４１の記憶領域に記憶されているデータが複数ビットの誤りを含まないようにする。
【００３７】
図３は、実施の形態１に従う保護リレー装置１００の動作概要を説明するための図である。図３（ａ）を参照して、ＣＰＵ３２により、アドレス「０ｘ００００」〜「０ｘ０００ｆ」に対応する記憶領域Ｒ０、アドレス「０ｘ００１０」〜「０ｘ００１ｆ」に対応する記憶領域Ｒ１、およびアドレス「０ｘ００２０」〜「０ｘ００２ｆ」に対応する記憶領域Ｒ２には、それぞれデータＡ，Ｂ，Ｃが書き込まれている。また、データＡおよびデータＣは、誤りを含んでおらず（図中の「正常」に対応）、データＢは１ビットの誤りを含んでいる（図中の「エラー」に対応）ものとする。
【００３８】
ここで、メモリマスタとしてのＣＰＵ３２が、記憶領域Ｒ１に記憶されているデータＢを読み出す場合について考える。データＢの読み出し時において、ＲＡＭモジュール３４は、記憶領域Ｒ１に記憶されているデータＢが含んでいる１ビットの誤りを訂正してＣＰＵ３２に出力する。これにより、ＣＰＵ３２は、記憶領域Ｒ１に記憶されているデータＢを正常なデータとして読み出すことができる。ただし、データ記憶部３４１の記憶領域Ｒ１に記憶されているデータＢは、１ビットの誤りを含んだままの状態である。そのため、宇宙線の影響により、記憶領域Ｒ１に記憶されているデータＢがさらに１ビットの誤りを含んでしまった場合（すなわち、データＢが複数ビットの誤りを含んでしまう場合）には、ＲＡＭモジュール３４はデータＢを訂正できなくなる。
【００３９】
そこで、ＣＰＵ３２は、先に正常なデータとして読み出したデータＢを、読み出し時と同じアドレス「０ｘ００１０」〜「０ｘ００１ｆ」に対応する記憶領域Ｒ１に書き込む再書き込みを実行する（図３（ｂ）参照）。本明細書においては、データの「再書き込み」とは、ある記憶領域に記憶されているデータを読み出した後、当該データを当該記憶領域に書き込む（書き戻す）ことを意味する。
【００４０】
ＣＰＵ３２によりデータＢの再書き込みが実行されると、正常なデータとして読み出されたデータＢがアドレス「０ｘ００１０」〜「０ｘ００１ｆ」に対応する記憶領域Ｒ１に上書きされる。すなわち、１ビットの誤りを含んでいたデータＢは、誤りを含まない正常なデータに訂正される（図３（ｃ）参照）。
【００４１】
上記では、１ビットの誤りがあるデータＢの再書き込みについて説明したが、ＣＰＵ３２は、後述する再書き込み方式に従って、１ビットの誤りがないデータＡおよびデータＣについても再書き込みを実行する。すなわち、ＣＰＵ３２は、誤りの有無に関わらず、データ記憶部３４１に記憶されたすべてのデータについて再書き込みを実行する。
【００４２】
（再書き込み方式）
図４は、実施の形態１に従う再書き込み処理のタイミングの一例を説明するための図である。図４を参照して、ＣＰＵ３２は、予め定められた演算周期ごとに、電力系統を保護するための処理（以下の入力処理、リレー演算処理、指令出力処理および再書き込み処理を含む）を実行する。演算周期は、サンプリング周期の整数倍で構成されており、たとえば、サンプリング周期は電気角７．５°で演算周期は電気角３０°である。
【００４３】
まず、ＣＰＵ３２は、ある演算周期Ｔｋ（ｋ：０以上の整数）内において、ＡＤ変換部２０により変換されたディジタルデータの入力を受け付けるための入力処理を実行する（図４中の「入力処理」に該当）。具体的には、ＣＰＵ３２は、変換されたディジタルデータの入力を受け付け、当該受け付けたディジタルデータに予め定められたフィルタ処理を施す。そして、ＣＰＵ３２は、フィルタ処理後のディジタルデータをＲＡＭモジュール３４のデータ記憶部３４１に書き込む。予め定められたフィルタ処理とは、ＡＤ変換部２０により変換されたディジタルデータの高調波成分、直流成分および歪波成分などを除去する処理である。
【００４４】
次に、ＣＰＵ３２は、データ記憶部３４１に書き込まれたデータを用いて（読み出して）リレー演算を実行し、リレー演算結果をデータ記憶部３４１に書き込む（図４中の「リレー演算処理」に該当）。
【００４５】
続いて、ＣＰＵ３２は、リレー演算結果を読み出して、ＤＯ回路３６を介して開閉器に遮断指令を出力する（図４中の「指令出力処理」に該当）。
【００４６】
ＣＰＵ３２は、１周期内のうち、通常処理期間に上記の入力処理、リレー演算処理、指令出力処理といった通常処理を実行し、通常処理期間以外の空き期間に、再書き込み処理を実行する。データ記憶部３４１に記憶されたデータの再書き込みは、時分割的に実行される。ここでは、通常処理期間に入力処理、リレー演算処理、指令出力処理を実行する例を示したが、ディジタル保護リレー装置の健全性を確認する自己診断処理などの他の処理も通常処理期間に実行してもよい。
【００４７】
具体的には、ＣＰＵ３２は、１周期内の空き期間ごとに、データ記憶部３４１に記憶された（すべての）データのうちの一部のデータの再書き込みを行ない、その再書き込みを繰り返すことにより、すべてのデータの再書き込みを行なう。これは、ＣＰＵ３２が、１周期内の空き期間だけでは、データ記憶部３４１に記憶された（すべての）データの再書き込みを実行することができない場合があるためである。
【００４８】
図５は、実施の形態１に従う再書き込み方式（時分割）を説明するための図である。
図５を参照して、データ記憶部３４１のすべての記憶領域Ｒ０〜Ｒｇ（ｇ：０以上の整数）は、複数の部分領域Ｓ０〜Ｓｈ（ｈ：０以上の整数）に区分されている。ここでは、１つの部分領域Ｓｘ（ｘ：０〜ｈのいずれか）は、２つの記憶領域Ｒｙ、Ｒｙ＋1（ｙ：０〜ｇ−１のいずれか）に該当するものとする。この場合、ＣＰＵ３２は、演算周期Ｔｋの空き期間に、記憶領域Ｒ０，Ｒ１にそれぞれ記憶されたデータＡ，Ｂの再書き込みを実行する。続いて、ＣＰＵ３２は、次の演算周期Ｔｋ＋１の空き期間に、記憶領域Ｒ２，Ｒ３にそれぞれ記憶されたデータＣ，Ｄの再書き込みを実行する。
【００４９】
このように、ＣＰＵ３２は、１周期内の空き期間ごとに１つの部分領域Ｓｘに記憶されているデータの再書き込みを繰り返し実行することにより、複数の部分領域Ｓ０〜Ｓｈ（すなわち、記憶領域Ｒ０〜Ｒｇ）に記憶されているすべてのデータの再書き込みを実行する。そして、複数の部分領域Ｓ０〜Ｓｈに記憶されたデータについての再書き込みが終了した場合には、再度、最初の部分領域Ｓ０（ここでは、記憶領域Ｒ０，Ｒ１）に記憶されたデータから再書き込みを繰り返す。
【００５０】
上記では１つの部分領域Ｓｘは、２つの記憶領域Ｒｙ、Ｒｙ＋1に該当するものとして説明したが、１つの記憶領域Ｒｙに該当する場合であってもよいし、３つ以上の記憶領域Ｒｙ、Ｒｙ＋1、Ｒｙ＋２、・・・に該当する場合であってもよい。
【００５１】
また、上記では、ＣＰＵ３２は、時分割的にデータ記憶部３４１に記憶されたデータの再書き込みを実行する構成について説明したが、当該構成に限られない。たとえば、ＣＰＵ３２は、１周期内の空き期間と、データ記憶部３４１の記憶領域Ｒ０〜Ｒｇの大きさとに基づいて、空き期間内にデータ記憶部３４１の記憶領域Ｒ０〜Ｒｇに記憶されたすべてのデータの再書き込みを行なうことができると判断した場合には、空き期間内に当該すべてのデータの再書き込みを実行してもよい。
【００５２】
＜処理手順＞
図６は、実施の形態１に従う保護リレー装置１００の処理手順を示すフローチャートである。以下の各ステップは、保護リレー装置１００のＣＰＵ３２がＲＯＭ３３に格納されたプログラムを実行することによって実現される。
【００５３】
図６を参照して、ＣＰＵ３２は、演算周期Ｔｋにおいて、ＡＤ変換部２０により変換されたディジタルデータの入力を受け付けるための入力処理を実行する（ステップＳ１０）。ＣＰＵ３２は、入力処理後のデータに基づいてリレー演算処理を実行する（ステップＳ１２）。次に、ＣＰＵ３２は、リレー演算結果に基づいて、開閉器に遮断指令を出力するための指令出力処理を実行する（ステップＳ１４）。次に、ＣＰＵ３２は、データ記憶部３４１の記憶領域Ｒ０〜Ｒｇのうち部分領域Ｓｘに記憶されているデータを読み出した後、当該部分領域Ｓｘに当該データを書き込む（ステップＳ１６）。
【００５４】
続いて、ＣＰＵ３２は、当該データの再書き込み後から演算周期Ｔｋが終了するまでの残り時間内に他の部分領域Ｓｘに記憶されているデータの再書き込みが可能か否かを判断する（ステップＳ１８）。たとえば、ＣＰＵ３２は、残り時間が再書き込み時間以上の場合には、他の部分領域Ｓｘに記憶されているデータの再書き込みが可能と判断し、残り時間が再書き込み時間未満の場合には、当該再書き込みが不可能と判断する。
【００５５】
他の部分領域Ｓｘに記憶されているデータの再書き込みが可能な場合には（ステップＳ１８においてＹＥＳ）、ＣＰＵ３２は変数ｘをインクリメントして（ステップＳ２０）、ステップＳ１６からの処理を繰り返す。一方、他の部分領域Ｓｘに記憶されているデータの再書き込みが不可能な場合には（ステップＳ１８においてＮＯ）、ＣＰＵ３２は演算周期Ｔｋの処理を終了する。
【００５６】
＜実施の形態の効果＞
実施の形態１によれば、ＥＣＣ機能を有する内部メモリの記憶領域に記憶されたデータの再書き込みが定期的に実行される。これにより、１ビットのエラーを含むデータは、訂正不可能な複数ビットのエラーに発展する前に定期的に正常値に訂正される。そのため、永続的に内部メモリのソフトエラーによる保護リレー機能の停止を防止することができる。
【００５７】
また、通常処理において、ＣＰＵ３２によるアクセス（データの読み出しや書込み）頻度が少ない領域に記憶されているデータは、当該アクセス頻度が多い領域に記憶されているデータに比べて複数ビットのエラーに発展しやすい。実施の形態１によると、アクセス頻度が少ない領域に記憶されているデータを含むすべてのデータについて定期的に再書き込みが行われることから、複数ビットのエラーへの発展をより確実に防止することができる。
【００５８】
また、実施の形態１に従うディジタル保護リレー装置は、ＥＣＣ機能を有するメモリを内蔵している。そのため、ＥＣＣビットを生成するための外部生成回路を追加したり、ＥＣＣビットを格納するための高価なＳＲＡＭを別途用意したりする必要がない。また、ＣＰＵにＥＣＣ機能を付加する必要もなく、ＣＰＵとメモリとの間のＥＣＣビットの信号線も不要である。そのため、部品点数が少なく回路構成をコンパクトにすることができるとともに、低コストなディジタル保護リレー装置を実現することができる。
【００５９】
また、再書き込み処理は演算周期内の空き期間に行われるため、再書き込み処理のための専用の時間は不要である。そのため、ディジタル保護リレー装置の通常処理に影響を与えることがない。
【００６０】
［実施の形態２］
＜全体構成＞
図７は、実施の形態２に従う保護リレー装置２００の全体構成を示す図である。図７を参照して、保護リレー装置２００は、補助変成器１０と、ＡＤ変換部２０と、演算処理部３０Ａとを含む。保護リレー装置２００は、図１中の演算処理部３０の代わりに演算処理部３０Ａを設けた点が保護リレー装置１００と異なる。それ以外の構成については同一であるため、その詳細な説明は繰り返さない。
【００６１】
演算処理部３０Ａは、図１中の演算処理部３０に信号線３８を追加したものである。信号線３８は、ＣＰＵ３２とＲＡＭモジュール３４とに接続されている。具体的には、信号線３８は、ＲＡＭモジュール３４から出力される誤り検出信号Ｅｄｓを、割り込み信号としてＣＰＵ３２に入力するための信号線である。たとえば、信号線３８は、ＣＰＵ３２に設けられた割り込み信号の入力ポートに接続される。
【００６２】
＜保護リレー装置２００の動作＞
次に、実施の形態２に従う保護リレー装置２００の動作について説明する。
【００６３】
実施の形態１では、ＣＰＵ３２が、通常処理期間に入力処理、リレー演算処理、指令出力処理を実行し、通常処理期間以外の空き期間に、定期的に再書き込み処理を実行する構成について説明した。実施の形態２では、ＣＰＵ３２が、ＲＡＭモジュール３４からの誤り検出信号Ｅｄｓの割り込みを受け付けた場合に、再書き込み処理を実行する構成について説明する。
【００６４】
図８は、実施の形態２に従う再書き込み処理のタイミングの一例を説明するための図である。図８を参照して、ＣＰＵ３２は、予め定められた演算周期ごとに、電力系統を保護するための処理を実行する。通常処理（入力処理、リレー演算処理および指令出力処理）は、図４で説明した内容と同じである。
【００６５】
ここで、ＣＰＵ３２は、ＲＡＭモジュール３４のデータ記憶部３４１からデータの読み出しを行ないながら、入力処理、リレー演算処理および指令出力処理を実行している。ＲＡＭモジュール３４は、データの読み出し時に当該データに１ビットのエラーを検出した場合には、誤り検出信号ＥｄｓをＣＰＵ３２へ出力するとともに、訂正されたデータをＣＰＵ３２に出力する。このとき、誤り検出信号Ｅｄｓは、割り込み信号として信号線３８を介してＣＰＵ３２に入力される。
【００６６】
ＣＰＵ３２は、誤り検出信号Ｅｄｓの割り込み入力を受け付けると、当該割り込み入力を受け付けたことを示す情報（たとえば、割り込みフラグ）と、当該割り込み入力を受け付けたタイミングを示す割り込みタイミング情報（たとえば、割り込み入力を受け付けた時刻）とをレジスタに格納する（図８中の割り込み処理）。図８の例では、指令出力処理の期間に、誤り検出信号Ｅｄｓの割り込みが発生している。
【００６７】
なお、ＣＰＵ３２は、リングカウンタを用いて、誤り検出信号Ｅｄｓの割り込み入力を受け付けたときのカウント値をタイミング情報として利用してもよい。リングカウンタは、基準周期で、０からＮまでクロックをカウントする。
【００６８】
そして、ＣＰＵ３２は、誤り検出信号Ｅｄｓの割り込み入力を受け付けている場合には、空き期間に、データ記憶部３４１に記憶されたデータの再書き込みを実行する。より具体的には、ＣＰＵ３２は、当該割り込み入力を受け付けたタイミング以降の空き期間に、データ記憶部３４１に記憶されたデータの再書き込みを実行する。ＣＰＵ３２は、演算周期Ｔｋの通常処理期間中に当該割り込み入力を受け付けた場合であっても、演算周期Ｔｋの空き期間に再書き込み処理を行なわずに、演算周期Ｔｋ＋１の空き期間に再書き込みを行なってもよい。
【００６９】
また、ＣＰＵ３２は、１周期内の空き期間ごとに部分領域Ｓｘ（図５参照）に記憶されているデータの再書き込みを繰り返し実行することにより、複数の部分領域Ｓ０〜Ｓｈ（すなわち、記憶領域Ｒ０〜Ｒｇ）に記憶されているすべてのデータの再書き込みを実行する（時分割方式）。または、ＣＰＵ３２は、空き期間にデータ記憶部３４１の記憶領域Ｒ０〜Ｒｇに記憶されたすべてのデータの再書き込みを行なってもよい。
【００７０】
ここで、ＣＰＵ３２は、１回の誤り検出信号Ｅｄｓの割り込み入力につき、データ記憶部３４１に記憶されたすべてのデータの再書き込みを１回実行する。そのため、図８の例で、ＣＰＵ３２は、演算周期Ｔｋの空き期間に、データ記憶部３４１に記憶されたすべてのデータの再書き込みを終了した場合であって、かつ演算周期Ｔｋ＋１において当該割り込み入力を受け付けていないときには、演算周期Ｔｋ＋１の空き期間には再書き込み処理を実行しない。このように、実施の形態２では、ＣＰＵ３２は、複数の部分領域Ｓ０〜Ｓｈに記憶されたデータについての再書き込みが終了した場合には、最初の部分領域Ｓ０に記憶されたデータから再書き込みを繰り返し実行することはない。
【００７１】
なお、ＣＰＵ３２は、１回の誤り検出信号Ｅｄｓの割り込み入力につき、データ記憶部３４１に記憶されたすべてのデータの再書き込みを複数回実行してもよい。当該回数が少なくなるほどＣＰＵ３２の処理負荷は軽減される。
【００７２】
＜処理手順＞
図９は、実施の形態２に従う保護リレー装置２００の処理手順を示すフローチャートである。以下の各ステップは、保護リレー装置２００のＣＰＵ３２がＲＯＭ３３に格納されたプログラムを実行することによって実現される。
【００７３】
図９を参照して、ステップＳ３０〜Ｓ３４の処理は、図６のステップＳ１０〜Ｓ１４の処理と同じであるため、その詳細な説明は繰り返さない。ＣＰＵ３２は、誤り検出信号Ｅｄｓの割り込み入力を受け付けているか否かを判断する（ステップＳ３５）。上述したように、ＣＰＵ３２は、割り込み入力を受け付けている場合には、当該割り込み入力を受け付けたことを示す情報をレジスタに格納する。そのため、ＣＰＵ３２は、当該情報がレジスタに格納されている場合には割り込み入力を受け付けたと判断し、当該情報がレジスタに格納されていない場合には割り込み入力を受け付けていないと判断する。
【００７４】
当該割り込み入力を受け付けていない場合には（ステップＳ３５においてＮＯ）、ＣＰＵ３２は、演算周期Ｔｋの処理を終了する。一方、当該割り込み入力を受け付けている場合には（ステップＳ３５においてＹＥＳ）、ＣＰＵ３２は、データ記憶部３４１の記憶領域Ｒ０〜Ｒｇのうちの部分領域Ｓｘに記憶されているデータを読み出した後、当該部分領域Ｓｘに当該データを書き込む（ステップＳ３６）。
【００７５】
次に、ＣＰＵ３２は、データ記憶部３４１の記憶領域Ｒ０〜Ｒｇのすべてのデータの再書き込みが終了したか否かを判断する（ステップＳ３７）。当該再書き込みが終了している場合には（ステップＳ３７においてＹＥＳ）、ＣＰＵ３２は演算周期Ｔｋの処理を終了する。一方、当該再書き込みが終了していない場合には（ステップＳ３７においてＮＯ）、ＣＰＵ３２は、ステップＳ３８およびステップＳ４０の処理を実行する。ステップＳ３８およびＳ４０の処理は、ステップＳ１８およびＳ２０の処理と同じであるためその詳細な説明は繰り返さない。なお、ＣＰＵ３２は、ステップＳ４０の処理を終了すると、ステップＳ３６からの処理を繰り返す。
【００７６】
＜実施の形態の効果＞
実施の形態２によれば、ディジタル保護リレー装置は、誤り検出信号の割り込み入力を検出した場合に、１周期内の空き期間に、内部メモリ内のデータの再書き込みを実行する。また、ディジタル保護リレー装置は、内部メモリ内のデータの再書き込みを定期的に繰り返すのではなく、１回の割り込み入力につき、内部メモリ内のデータの再書き込みを規定回数（たとえば、１回）だけ実行する。そのため、実施の形態２によれば、実施の形態１と比較してＣＰＵの処理の負荷を軽減することができる。
【００７７】
［実施の形態３］
＜全体構成＞
実施の形態３に従う保護リレー装置の全体構成は、図７に示す実施の形態２に従う保護リレー装置２００と同じである。ただし、実施の形態２に従う保護リレー装置２００との区別のため、便宜上、実施の形態３に従う保護リレー装置を「保護リレー装置２００Ａ」と記載する。
【００７８】
＜動作内容＞
次に、実施の形態３に従う保護リレー装置２００Ａの動作内容について説明する。
【００７９】
実施の形態２では、ＣＰＵ３２が、ＲＡＭモジュール３４からの誤り検出信号Ｅｄｓの割り込みを受け付けた場合に、データ記憶部３４１の記憶領域Ｒ０〜Ｒｇのすべてのデータについて再書き込みを実行する構成について説明した。実施の形態３では、ＣＰＵ３２が、データ記憶部３４１の記憶領域Ｒ０〜Ｒｇのうち、割り込みを受け付けたときにアクセスされていた記憶領域のデータについて再書き込みを実行する構成について説明する。
【００８０】
図１０は、実施の形態３に従う再書き込み処理のタイミングの一例を説明するための図である。図１０を参照して、ＣＰＵ３２は、予め定められた演算周期ごとに、電力系統を保護するための処理を実行する。通常処理（入力処理、リレー演算処理および指令出力処理）は、図４で説明した内容と同じである。
【００８１】
ＣＰＵ３２は、誤り検出信号Ｅｄｓの割り込み入力を受け付けると、割り込みフラグと、割込タイミング情報とをレジスタに格納する（図１０中の割り込み処理）。図１０の例では、指令出力処理の期間に、誤り検出信号Ｅｄｓの割り込みが発生している。
【００８２】
ＣＰＵ３２は、割り込みタイミング情報に基づいて、データ記憶部３４１の記憶領域Ｒ０〜Ｒｇのうち割り込み入力を受け付けたときにアクセスしていた記憶領域を特定し、当該特定した記憶領域に記憶されているデータの再書き込みを実行する。
【００８３】
図１１は、実施の形態３に従う記憶領域の特定方式を説明するための図である。
図１１を参照して、データ記憶部３４１のすべての記憶領域Ｒ０〜Ｒｇ（ｇ：０以上の整数）は、複数の部分領域Ｓ０〜Ｓｈ（ｈ：０以上の整数）に区分されている。ここでは、１つの部分領域Ｓｘ（ｘ：０〜ｈのいずれか）は、２つの記憶領域Ｒｙ、Ｒｙ＋1（ｙ：０〜ｇ−１のいずれか）に該当するものとする。なお、１つの部分領域Ｓｘは、１つまたは３つ以上の記憶領域Ｒｙ、Ｒｙ＋1、Ｒｙ＋２、・・・に該当する場合であってもよい。
【００８４】
各々の部分領域Ｓｘは、予め定められた演算周期の通常処理期間ごとにＣＰＵ３２からアクセスされるように設定されている。図１１の例では、部分領域Ｓ０は、演算周期Ｔ０の通常処理期間にＣＰＵ３２にアクセスされる領域として設定されている。また、部分領域Ｓ１は、演算周期Ｔ１の通常処理期間にＣＰＵ３２にアクセスされる領域として設定されている。
【００８５】
まず、ＣＰＵ３２は、割り込みタイミング情報を用いて、割り込み入力を受け付けたタイミングがどの演算周期の通常処理期間に含まれるのかを特定する。続いて、ＣＰＵ３２は、特定した演算周期の通常処理期間にアクセスされる領域として設定された部分領域Ｓｘを特定する。そして、ＣＰＵ３２は、割り込み入力を受け付けたタイミング以降の空き期間に、当該特定した部分領域Ｓｘに記憶されているデータを読み出した後、当該部分領域Ｓｘに当該データを書き込む。たとえば、割り込み入力を受け付けたタイミングが演算周期Ｔ１の通常処理期間に含まれる場合には、ＣＰＵ３２は、部分領域Ｓ１に記憶されているデータの再書き込みを実行する。
【００８６】
なお、ＣＰＵ３２は、部分領域Ｓ１に記憶されているデータの再書き込みを時分割的に実行してもよい。たとえば、ＣＰＵ３２は、演算周期Ｔ１の空き期間に、部分領域Ｓ１のうちの記憶領域Ｒ２に記憶されているデータＣの再書き込みを実行し、演算周期Ｔ２の空き期間に、部分領域Ｓ１のうちの記憶領域Ｒ３に記憶されているデータＤの再書き込みを実行してもよい。また、ＣＰＵ３２は、１回の割り込み入力につき、データ記憶部３４１のうち特定された部分領域Ｓｘに記憶されているデータの再書き込みを１回実行する。
【００８７】
＜処理手順＞
図１２は、実施の形態３に従う保護リレー装置２００Ａの処理手順を示すフローチャートである。以下の各ステップは、保護リレー装置２００ＡのＣＰＵ３２がＲＯＭ３３に格納されたプログラムを実行することによって実現される。
【００８８】
図１２を参照して、ステップＳ５０〜Ｓ５５の処理は、図９のステップＳ３０〜Ｓ３５の処理と同じであるため、その詳細な説明は繰り返さない。
【００８９】
ＣＰＵ３２は、誤り検出信号Ｅｄｓの割り込み入力を受け付けていない場合には（ステップＳ５５においてＮＯ）、演算周期Ｔｋの処理を終了する。一方、ＣＰＵ３２は、当該割り込み入力を受け付けている場合には（ステップＳ５５においてＹＥＳ）、データ記憶部３４１の記憶領域Ｒ０〜Ｒｇのうち、割り込み入力を受け付けたタイミングを含む通常処理期間にアクセスされるように設定されている部分領域Ｓｘを特定する（ステップＳ５６）。そして、ＣＰＵ３２は、特定された部分領域Ｓｘに記憶されたデータの再書き込みを実行して（ステップＳ５８）、演算周期Ｔｋの処理を終了する。
【００９０】
＜実施の形態の効果＞
実施の形態３によれば、ディジタル保護リレー装置は、誤り検出信号の割り込み入力を検出した場合には、１周期内の空き期間に、内部メモリ内の特定の記憶領域に記憶されているデータの再書き込みを実行する。これにより、再書き込みを実行するデータが限定されるため、実施の形態２と比較してＣＰＵの処理の負荷をさらに軽減することができる。
【００９１】
［その他の実施の形態］
上述の実施の形態として例示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能である。
【００９２】
また、上述した実施の形態において、他の実施の形態で説明した処理や構成を適宜採用して実施する場合であってもよい。
【００９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９４】
１０  補助変成器、２０  ＡＤ変換部、２１，２３  フィルタ、２４，２５  ＳＨ回路、２６  マルチプレクサ、２７  ＡＤ変換器、３０，３０Ａ  演算処理部、３１  バス、３２  ＣＰＵ、３３  ＲＯＭ、３４  ＲＡＭモジュール、３６  ＤＯ回路、３７  ＤＩ回路、３８  信号線、１００，２００，２００Ａ  保護リレー装置、３４１  データ記憶部、３４２  ＥＣＣ記憶部、３５０  ＥＣＣ回路、３５１  ＥＣＣ生成部、３５２  誤り検出訂正部、ＣＢ  遮断器、ＣＴ  計器用変流器、ＶＴ  計器用変圧器。
【図１】
2016082742.tif 000003
【図２】
2016082742.tif 000004
【図３】
2016082742.tif 000005
【図４】
2016082742.tif 000006
【図５】
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【図６】
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【図７】
2016082742.tif 000009
【図８】
2016082742.tif 000010
【図９】
2016082742.tif 000011
【図１０】
2016082742.tif 000012
【図１１】
2016082742.tif 000013
【図１２】
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