(57)【要約】【課題】集積回路搭載基板において、電源経路に生じる共振を抑圧して、オンチップ上の電源変動を抑圧する。【解決手段】チップ上で電源経路に第１のコンデンサが並列に接続された集積回路と、前記集積回路への電源経路に並列に接続される安定化用の第２のコンデンサとを搭載する基板に設けられ、前記集積回路への電源経路に、前記第２のコンデンサと並列に第３のコンデンサ及びダンピング抵抗の直列回路によるスナバー回路が介在され、前記第３のコンデンサには、前記第１及び第２のコンデンサと前記集積回路のパッケージ、前記電源経路の配線及び寄生容量それぞれに基づくインダクタンスを一巡した共振周波数と同じ、前記第３のコンデンサ及び前記ダンピング抵抗の寄生インダクタンスを含めた直列共振周波数が一致する容量が選定され、前記ダンピング抵抗には、前記第１及び第２のコンデンサの直列共振インピーダンス相当のインピーダンスが選定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
チップ上で電源経路に第１のコンデンサが並列に接続された集積回路と、前記集積回路への電源経路に並列に接続される安定化用の第２のコンデンサとを搭載する基板に設けられ、
前記集積回路への電源経路に、前記第２のコンデンサと並列に第３のコンデンサ及びダンピング抵抗の直列回路によるスナバー回路が形成され、
前記第３のコンデンサには、前記第１及び第２のコンデンサと前記集積回路のパッケージ、前記電源経路の配線及び寄生容量それぞれに基づくインダクタンスを一巡した共振周波数と同じ、前記第３のコンデンサ及び前記ダンピング抵抗の寄生インダクタンスを含めた直列共振周波数が一致する容量が選定される共振抑圧回路。
【請求項２】
前記第１のコンデンサと前記第３のコンデンサにより第１の共振ループが形成され、前記第２のコンデンサと前記第３のコンデンサにより第２の共振ループが形成されるものとして、前記第３のコンデンサには、各共振ループの共振周波数の中心が前記スナバー回路を形成する前の原回路の共振周波数と一致する容量値が選定される請求項１記載の共振抑圧回路。
【請求項３】
前記ダンピング抵抗には、前記第１及び第２のコンデンサの直列共振インピーダンス相当のインピーダンスが選定される請求項１または２記載の共振抑圧回路。
【請求項４】
チップ上で電源経路に第１のコンデンサが並列に接続された集積回路と、前記集積回路への電源経路に並列に接続される安定化用の第２のコンデンサとを搭載する基板に対して、
前記集積回路への電源経路に、前記第２のコンデンサと並列に第３のコンデンサ及びダンピング抵抗の直列回路によるスナバー回路を形成し、
前記第３のコンデンサに、前記第１及び第２のコンデンサと前記集積回路のパッケージ、前記電源経路の配線及び寄生容量それぞれに基づくインダクタンスを一巡した共振周波数と同じ、前記第３のコンデンサ及び前記ダンピング抵抗の寄生インダクタンスを含めた直列共振周波数が一致する容量を選定する共振抑圧方法。
【請求項５】
前記第１のコンデンサと前記第３のコンデンサにより第１の共振ループを形成し、前記第２のコンデンサと前記第３のコンデンサにより第２の共振ループを形成するものとして、前記第３のコンデンサに、各共振ループの共振周波数の中心が前記スナバー回路を形成する前の原回路の共振周波数と一致する容量値を選定する請求項４記載の共振抑圧方法。
【請求項６】
前記ダンピング抵抗に、前記第１及び第２のコンデンサの直列共振インピーダンス相当のインピーダンスを選定する請求項４または５記載の共振抑圧方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、ＩＣ（集積回路装置）の電源経路に生じる共振を抑圧する共振抑圧回路と共振抑圧方法に関する。
【背景技術】
【０００２】
電子デバイスのＩＣは回路基板（以下、ボードと称する）に搭載され、そのボードに形成される電源経路を通じて電源から駆動電力を得る。この際、ＩＣパッケージ（ボンティングワイヤとチップ内部配線を含めて）との電源経路にインダクタンスが生じるが、ＩＣチップにオンチップパスコン（バイパスコンデンサの略）相当のキャパシタンス（意図しない寄生キャパシタンス成分と意図して挿入されたキャパシタンス成分の両方）が存在するため、ＬＣ共振が発生してしまう。そこで、オンチップ上の電源変動を抑圧するため、必要に応じて電源経路にパスコンが挿入されるが、必ずしも十分な効果が得られていないのが現状である。
【０００３】
従来の対応策として、パスコンに近い大容量コンデンサにダンピング抵抗を付加したスナバーを接続することによって、もしくは高ＥＳＲ（Equivalent Series Resistance：等価直列抵抗）と低ＥＳＲのパスコンの混在使用によって共振の低減を図る手法がある。しかしながら、従来の手法では、ボード側の電源変動を低減しているにすぎず、チップ〜パスコン間の共振周波数は考慮されていない。また、電源供給インピーダンスの低減のため、静電容量の異なる多数のパスコンを並列接続する手法もあるが、チップ上の電源変動（雑音）については言及していない。このように、従来の手法では、オンチップ上の電源変動を低減することができず、特定の周波数で共振が発生し、強烈なＥＭ（電磁界ノイズ）放射源となるばかりでなく、ＩＣ自身も誤動作するおそれがある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】電源供給網反共振ピークのオンボード抑制手法 1C1-1、山口冬生他、第24回マイクロエレクトロニクスシンポジウム2014年9月
【非特許文献２】低ESRと高ESRコンデンサの組み合わせ使用による電源インピーダンスの低減手法8A-18、山長功他、第26回エレクトロニクス実装学会春季講演大会2014年7月17日
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上述べたように、従来の集積回路装置に対する共振抑圧回路では、オンチップ上の電源変動を十分に低減することができず、ＥＭ放射源となったり、誤動作の原因となったりするおそれがあった。
【０００６】
本実施形態は上記課題に鑑みなされたもので、電源経路に生じる共振を抑圧して、オンチップ上の電源変動を十分に低減することができ、ＩＣ上の雑音を低減することのできる共振抑圧回路と共振抑圧方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、実施形態に係る共振抑圧回路は、チップ上で電源経路に第１のコンデンサが並列に接続された集積回路と、前記集積回路への電源経路に並列に接続される安定化用の第２のコンデンサとを搭載する基板に設けられ、前記集積回路への電源経路に、前記第２のコンデンサと並列に第３のコンデンサ及びダンピング抵抗の直列回路によるスナバー回路が形成され、前記第３のコンデンサには、前記第１及び第２のコンデンサと前記集積回路のパッケージ、前記電源経路の配線及び寄生容量それぞれに基づくインダクタンスを一巡した共振周波数と同じ、前記第３のコンデンサ及び前記ダンピング抵抗の寄生インダクタンスを含めた直列共振周波数が一致する容量が選定される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る共振抑圧回路が適用された集積回路搭載基板の電源経路の等化回路を示す回路図。
【図２】第１の実施形態において、スナバー効果により共振が抑圧される様子を例示する波形図。
【図３】第２の実施形態に係る共振抑圧回路が適用された集積回路搭載基板の電源経路の等化回路を示す回路図。
【図４】第２の実施形態において、スナバー回路のコンデンサ容量を最適化した場合の共振周波数特性を示す波形図。
【図５】実施形態として適用される集積回路装置とその電源経路の等化回路を示す回路図。
【図６】図５に示す電源経路において、共振が発生する様子を例示する波形図。
【発明を実施するための形態】
【０００９】
以下、実施形態について、図面を参照して説明する。  
（第１の実施形態）
図５は実施形態が適用されるＩＣ搭載基板の電源経路の等化回路を示す回路図である。図５において、１はＩＣ搭載基板であり、当該基板１にはＳＯＰ（Small Outline Package）によるＩＣ（以下、ＳＯＰ）１１、電源１２及び安定化回路１３が搭載される。
【００１０】
上記ＳＯＰ１１は、8ビットバッファ相当をＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis：スパイス）モデル化したＩＣチップＩ１とパッケージの簡易モデルである。ここでは、ＩＣチップＩ１をノイズ源として定電流源（１Ａ）に設定しておく。チップＩ１の電源端子ＶＣＰとリターン端子ＶＣＭとの間にはオンチップパスコン（ＩＣ１１内のデカップリング・コンデンサ）Ｃ１（50pF）が接続される。
【００１１】
上記電源１２は、基板１に形成される電源ラインを通じてＳＯＰ１１等に直流の駆動電圧を供給する。ここでは、負荷抵抗Ｒ１＝0.1Ωで表す。
【００１２】
上記安定化回路１３は、基板１の電源ライン端子ＶＢＰと接地ライン端子ＧＮＤとの間に、オンボードパスコン（基板１上のデカップリング・コンデンサ）Ｃ２（0.1μF）を接続し、電源経路に生じる直流電圧の変動を吸収する。
【００１３】
上記構成において、ＶＣＰ−ＶＢＰ間、ＶＣＭ−ＧＮＤ間にはそれぞれ配線による寄生インダクタンス（ＥＳＬ：Effective/Equivalent Series Inductance,有効／等価直列インダクタンス）Ｌ１（4nH），Ｌ２（4nH）が発生し、ＶＢＰ−ＧＮＤ間にはオンボードパスコンＣ２のボディインダクタンスＬ３（1.5nH）が発生し、ＶＢＰ−ＶＰＰ間、ＧＮＤ−ＶＰＭ間にはそれぞれ配線による寄生インダクタンスＬ４（10nH），Ｌ５（10nH）が発生し、ＶＰＰ−ＶＰＭ間には電源配線による寄生インダクタンスＬ６（30nH）が並列に発生する。このとき、オンチップパスコンＣ１とオンボードパスコンＣ２を一巡する直列接続の合成キャパシタンスＣｔと、配線による寄生インダクタンスＬ１，Ｌ２及びパスコンＣ２のボディ（Body）インダクタンスＬ３の直列接続の合成インダクタンスＬｔが共振する。この場合、一巡する共振回路（Ｃ１−Ｌ１−Ｃ２−Ｌ３−Ｌ２を一巡する回路）における損失抵抗成分は極めて少ないため、共振Ｑは高くなり、共振時間は長く継続することになる。
【００１４】
この共振による問題として（１）ＩＣチップＩ１の電源電圧が乱れ、ＩＣチップＩ１自身が誤動作すること、（２）共振電流が大きくなって電源１２まで流出すること（この電流は基板１を励振してＥＭＩ（Electro Magnetic Interference）放射源となり得る）等がある。
【００１５】
図６に図５に示した等化回路に形成される共振回路の周波数特性を示す。図６において、ＡはＶＣＰ−ＶＣＭ間電圧特性、ＢはＶＢＰ−ＧＮＤ間電圧特性を示している。図６からわかるように、共振周波数Ｆ０は、  
Ｆ０＝１／２π√（ＬｔＣｔ）  
より、231.5MHz、82.3dBとなる。実際の動作環境においては、共振電流がＩＣチップＩ１の消費電流より大きくなる場合がある。
【００１６】
以下、上記共振を抑圧するための実施形態に係る構成及び方法について説明する。
【００１７】
（第１の実施形態）
図１は、第１の実施形態に係る共振抑圧回路を図５に示した電源経路に適用した場合の等化回路図である。但し、図１において、図５と同一部分には同一符号を付して示す。
【００１８】
第１の実施形態では、基板１において、安定化回路１３のパスコンＣ２と並列に、共振抑圧回路としてスナバー回路１４を接続する。このスナバー回路１４は、コンデンサＣ３及びダンピング抵抗Ｒ２を直列接続した構成であり、その経路には、配線によるインダクタンスＬ７が発生する。
【００１９】
ここで、上記コンデンサＣ３は、オンチップ及びオンボードのパスコンＣ１，Ｃ２とパッケージ、配線及び寄生Body ＥＳＬ（Ｌ１＋Ｌ２＋Ｌ３）を一巡した共振周波数と同じ、Ｃ３とＲ２の寄生BodyＬ（Ｌ７）を含めた直列共振周波数が一致する容量157pFを選定する。これによって、ループの共振をシャントすることができる。また、ダンピング抵抗Ｒ２のインピーダンスＲｄは、シャントしたコンデンサＣ１，Ｃ２の直列共振インピーダンス相当の2.5Ω程度とする。これによって共振回路の制動を実現することができる。
【００２０】
図２に、上記スナバー回路１４のシミュレーション結果を示す。このシミュレーションでは、スナバー回路１４の最適化を検証するため、ダンピング抵抗Ｒ２のインピーダンスＲｄを0Ω、2.5Ωとステッピングさせた場合のＶＣＰ−ＶＣＭ間電圧の周波数特性Ａ１（Ｒｄ＝0Ω），Ａ２（Ｒｄ＝2.5Ω）、ＶＢＰ−ＧＮＤ間電圧の周波数特性Ｂ１（Ｒｄ＝0Ω），Ｂ２（Ｒｄ＝2.5Ω）を示している。図２に示すように、Ｒｄ＝0Ωの場合は、コンデンサＣ３の追加による共振点が増えるだけで逆効果となり、問題が複雑化してしまう。これに対して、Ｒｄ＝2.5Ωの場合は、ダンピング制動値となって、共振周波数Ｆ０が239.8MHz、45.3dBとなり、ＩＣチップＩ１上の共振電圧が約1/255になる。この場合、基になるモデルの回路に損失、抵抗成分がないので、改善効果が極めて大きく見える。
【００２１】
（第２の実施形態）
図３は、第２の実施形態に係る共振抑圧回路を図１に示した電源経路に適用した場合の等化回路図である。但し、図３において、図１と同一部分には同一符号を付して示す。
【００２２】
第２の実施形態では、スナバー回路１４のコンデンサＣ３における容量について最適値を検討する。具体的には、図３に示すように、（１）オンチップパスコンＣ１とスナバー回路１４のコンデンサＣ３の並列成分とオンボードパスコンＣ２による第１の共振ループ（共振周波数ｆL）を形成する。この第１の共振ループはスナバー追加前の原回路（図５）の共振周波数がスナバー回路１４のコンデンサＣ３による静電容量増によりシフトしたものである。（２）オンチップパスコンＣ１とオンボードパスコンＣ２の並列成分とスナバー回路１４のコンデンサＣ３により第２の共振ループ（共振周波数ｆH）を形成する。ここで、コンデンサＣ３には対策前の原回路（図５）における共振周波数を中心として第１の共振周波数ｆLと第２の共振周波数ｆHが対称となる容量値を選定する。これにより中心周波数において第１の共振ループの共振周波数ｆLと第２の共振ループの共振周波数ｆHの共振電流の位相関係が逆相となる共役分割の状態となり、オンチップの共振（雑音）電圧（VCP-VCM）は中心周波数で相殺されてゼロ値（Zero）となる。
【００２３】
最適条件を定義すると、共振周波数ｆLとｆHにおいて、以下の３項目があげられる。  
（１）最適ダンピングした状態において、共振電圧ピーク値が均一（フラット）でかつピーク値が最低である。  
（２）周波数間隔（ｆH−ｆL）が最小幅（共振による雑音電圧劣化周波数帯域幅が最小）である。  
（３）共振周波数ｆL／ｆHは中心周波数において逆相で共振が相殺され、共振（雑音）電圧振幅が「Zero」（スナバー無し状態において）となる。
【００２４】
試算例として、コンデンサＣ３の容量値に約112pFを選定し、ダンピング抵抗Ｒ２のインピーダンスＲｄを0Ω，2.1Ωとステッピングさせてみる。この時のＥＳＬはＣ３とＲ２の合算値1.5nH*2となる。図４に、Ｒｄ＝0Ωの場合のＶＣＰ−ＶＣＭ間電圧の周波数特性Ａ３、ＶＢＰ−ＧＮＤ間電圧の周波数特性Ｂ３と、Ｒｄ＝2.1Ωの場合のＶＣＰ−ＶＣＭ間電圧の周波数特性Ａ４、ＶＢＰ−ＧＮＤ間電圧の周波数特性Ｂ４を示す。図４からわかるように、第１の共振ループの共振周波数ｆLは206.5MHz（76.1dB）となり、第２の共振ループの共振周波数ｆHは259.5MHz（85.2dB）、対策前にあった共振ピークの周波数位置に、共振相殺されたノッチ（Zero）が発生する。このため、ダンピング抵抗Ｒ２のインピーダンスＲｄをシャントしたコンデンサＣ１，Ｃ２の直列共振インピーダンス相当の2.1Ωとすると、ＶＣＰ−ＶＣＭ間電圧の周波数特性Ａ４は231.9MHz（39dB）となり、最適値においてピーク値が最低となる。すなわち、基板給電点の雑音を低減するのではなく、チップ上の電源雑音を低減することができ、チップ上の共振電圧が、第１の実施形態の効果に比べて約６dB改善することができる。この場合も、モデル回路に損失・抵抗成分が無いので、改善効果が大きく見える。
【００２５】
以上述べたように、従来手法では、基本的な回路構成品であるコンデンサに直列抵抗を入れる方式などがあり、パスコンによる電圧変動抑圧性能が劣化してしまっていたが、本実施形態では基本回路は低抵抗・低損失もまま変更せずに、共振を効果的に低減することができる。また、ＩＣや基板製造後に特性（共振周波数）を計測し、後から回路定数値を決められるので、設計的自由度が高いという効果も得られる。
【００２６】
尚、ダンピング抵抗Ｒ２の値は上記の数値に限定されるものではなく、これ以外でも効果はある。
【００２７】
また、第２の実施形態における追加したスナバー回路のコンデンサＣ３の範囲としては第１の実施形態の157pFと同等の効果が得られる約90pFが下限値となる。
【００２８】
その他、本実施形態は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００２９】
１…ＩＣ搭載基板、１１…ＳＯＰ（チップ及びパッケージの簡易モデル）、１２…電源、１３…安定化回路、１４…共振抑圧回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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