(57)【要約】【課題】支持体のマウント後から支持体のデマウントまでの作業工程の間であっても、ＩＤを認識することが可能な半導体装置の製造方法を提供する。【解決手段】ＩＤが表記された半導体基板の第１面に素子部を形成し、半導体基板の第１面に接着剤層を形成する。また、光透過性の支持体の第２面に光熱変換剤層を形成する。そして、ＩＤに対応する箇所の支持体上の光熱変換剤を除去し、半導体基板の第１面と、支持体の第２面とが対向するように半導体基板上に支持体をマウントする。【選択図】図１
2016157833.tif 000002
【特許請求の範囲】
【請求項１】
ＩＤが表記された半導体基板の第１面に素子部を形成する工程と、
前記半導体基板の第１面に接着剤層を形成する工程と、
光透過性の支持体の第２面に光熱変換剤層を形成する工程と、
前記ＩＤに対応する箇所の前記支持体上の光熱変換剤を除去する工程と、
前記半導体基板の第１面と、前記支持体の第２面とが対向するように前記半導体基板上に前記支持体をマウントする工程とを含む半導体装置の製造方法。
【請求項２】
前記光熱変換剤が、少なくともカーボンブラックを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記接着剤層の形成を前記マウントの前に実行することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記マウントの後に、ＵＶ光を照射して前記接着剤と前記光熱変換剤との硬化・重合処理を実行する工程をさらに含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記光熱変換剤層を形成した後に、熱処理して重合・硬化させる工程をさらに含む請求項１に記載の半導体装置の製造方法。
【請求項６】
前記素子部の形成の後に、前記半導体基板の第１面に貫通電極を形成する工程をさらに含む請求項１に記載の半導体装置の製造方法。
【請求項７】
前記支持体の光透過率が５０％以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
半導体基板の第１面に素子部を形成する工程と、
前記半導体基板の第１面に接着剤層を形成する工程と、
光透過性の支持体の第２面に光熱変換剤層を形成する工程と、
前記光熱変換剤層に、前記第２面とは反対の第３面から認識可能なＩＤを刻印する工程と、
前記半導体基板の第１面と、前記支持体の第２面とが対向するように前記半導体基板上に前記支持体をマウントする工程とを含む半導体装置の製造方法。
【請求項９】
前記光熱変換剤が、少なくともカーボンブラックを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記接着剤層の形成を前記マウントの前に実行することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記マウントの後に、ＵＶ光を照射して前記接着剤と前記光熱変換剤との硬化・重合処理を実行する工程をさらに含む請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記光熱変換剤層を形成した後に、熱処理して重合・硬化させる工程をさらに含む請求項８に記載の半導体装置の製造方法。
【請求項１３】
前記素子部の形成の後に、前記半導体基板の第１面に貫通電極を形成する工程をさらに含む請求項８に記載の半導体装置の製造方法。
【請求項１４】
前記支持体の光透過率が５０％以上であることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が年々向上しており、それに伴って配線の微細化や多層化が進んでいる。その一方で、スマートフォーンなどのモバイル製品に組み込まれる各種半導体装置は、高密度に実装されるため、パッケージサイズの小型化、及び薄膜化が要求されている。
【０００３】
このような要求に対して、ＭＣＰ（Multi Chip Package）と呼ばれる１つの配線基板上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＣｏＣ（Chip on Chip）型の半導体装置（半導体パッケージ）が注目されており、このＣｏＣ型半導体装置では、貫通電極を有する半導体チップを積層して成るチップ積層体が配線基板の主面上に実装される。貫通電極は、ＴＳＶ（Through Substrate Via）と称され、半導体チップの半導体基板を貫通する様に設けられる。貫通電極の両端は、バンプ電極を介して、配線基板又は他の半導体チップと接続される。
【０００４】
貫通電極の形成方法としては、ビアミドル法とビアラスト法がある（例えば、特許文献１参照）。ビアミドル法では、半導体装置の製造工程の初期段階で貫通電極孔の形成と貫通電極材料の埋め込みとを半導体基板の表面側から実行し、その後、素子（トランジスタ、メモリキャパシタ等）及び配線層を形成するとともに、半導体基板の裏面側からＣＭＰなどで半導体基板の薄膜化を行い、貫通電極の一端を露出させて貫通電極を完成させる。これに対し、ビアラスト法では、配線層形成後に、半導体基板の裏面側から所定の厚さまで薄膜化を進め、その後、貫通電極孔の形成と貫通電極材料の埋め込みとを半導体基板の裏面側から実施して、貫通電極を完成させる。
【０００５】
また、半導体基板の薄膜化工程からダイシング工程にわたって、薄膜化した半導体基板よりも厚く、高い機械的強度を有する支持体と半導体基板とを一時的に一体化させる技術も存在する（例えば、特許文献２参照）。これによって、薄膜化した半導体基板の割れ、曲がりなどに対する機械的強度が補強される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−２２８４１９号公報
【特許文献２】特開２００４−６４０４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本願発明者らによってなされたものである。
上記の従来技術には、支持体と半導体基板とが一体化している間は、半導体ウェハ上に表記されたＩＤを確認できず、大きなロスコストを生じるという問題点がある。以下では、図４６を参照しつつ、具体的な一例を挙げてこの問題点を説明する。
【０００８】
図４６−Ａ）は、マウント前、即ち上面（第１面）に表バンプを形成した半導体基板の状態を示す。半導体基板の第１面には、矩形の半導体チップ形成領域（素子部）が設けられ、半導体チップが形成される。半導体基板の外周側には、半導体チップが形成されない外周領域が設けられ、この外周領域上にウェハＩＤやロットＩＤなどのＩＤ（例えば、図４６−Ａ）に示すように、ＩＤ：１Ａ０５１５８）がレーザマーカーで刻印される。なお、ＩＤ：１Ａ０５１５８は、１Ａ：投入年月ＩＤ、０５：ウェハＩＤ、１５８：ロットＩＤを表す。
【０００９】
図４６−Ｂ）は、半導体基板の第１面に、熱硬化型の支持体用接着剤層を積層した状態を示す。支持体用接着剤は遮光性ではないので、この状態では、作業者はＩＤ（レーザマークの文字）をまだ目視で確認することができる。
【００１０】
一方、図４６−Ｃ）は、マウント前の支持体を示す。支持体は、例えば、透明な石英ガラスからなる。図４６−Ｄ）は、支持体の下面（第２面）に、光熱変換剤を塗布した状態を示す。光熱変換剤は、例えば、光吸収体であるカーボンブラック（炭素粉末）と、透明フィラー（シリカ、タルク、硫酸バリウムなど）と、熱分解性樹脂とを溶剤に混ぜ合わせて、乾燥させたものであり、８０度以上の熱処理で重合・硬化される。光熱変換剤からなる支持体上光熱変換剤層は、遮光性、吸熱性に富んだ層であり、光吸収率は、一般的には８０％以上である。
【００１１】
図４６−Ｅ）は、図４６−Ｂ）に示した半導体基板の第１面と、図４６−Ｄ）に示した支持体の第２面とが対向するように、半導体基板上に支持体をマウントした状態を示す。図４６−Ｅ）に示した半導体基板／支持体の重合体は、支持体のマウント後に、ＵＶ光（又はＵＶ光＋加熱処理）を使用して、支持体上光熱変換剤層と支持体用接着剤層との硬化・重合処理が行われる。この硬化・重合処理によって、半導体基板から支持体用接着剤層、支持体上光熱変換剤層、支持体までの接着力が強化される。この状態では、半導体基板と支持体との間に挟持される支持体上光熱変換剤層が遮光体である為、作業者は半導体基板上のＩＤ（レーザマークの文字）を目視で確認することができない。
【００１２】
上記の半導体基板／支持体の重合体には、薄膜化処理やダイシング処理が施される。これらの処理工程では、例えば、１ロット分に相当する２５枚の半導体ウェハが、１ロット分の収納ケースに保管される。収納ケースには、例えば、投入年月ＩＤとロットＩＤが明記される。各収納ケースには２５枚分の棚が用意され、棚の上から（あるいは棚の下から）ウェハＩＤ順（０１〜２５）に半導体ウェハが収納される。
【００１３】
各プロセス装置に収納ケースがセットされると、各プロセス装置は、搬送ロボットにより各半導体ウェハを取り出し、対応するプロセスを実行する。その後、処理後の半導体ウェハを搬送ロボットにより、元の収納ケース内の元の棚の位置まで戻す。このとき、各プロセス装置内のコンピュータは、各々の半導体ウェハを、収納ケースのＩＤと棚の位置とで識別する。
【００１４】
ここで、各プロセス装置においてコンピュータのトラブルが発生し、搬送中の半導体ウェハの収納ケースＩＤと棚の位置とに関する記憶が消失すると、搬送ロボットは、搬送中の半導体ウェハを元の位置まで戻せなくなる。特に、支持体と半導体基板とが一体化している間、つまり、支持体のマウント後から支持体のデマウントまでの作業工程においては、作業者は半導体基板上のＩＤを目視で確認することができないため、搬送中の半導体ウェハを手動で元の位置まで戻すこともできない。その結果、搬送中の半導体ウェハは、最悪の場合、廃棄することとなり、生産上、大きなロスコストの要因となる。
【００１５】
そこで、本発明は、支持体のマウント後から支持体のデマウントまでの作業工程の間であっても、ＩＤを認識することが可能な半導体装置の製造方法を提供する事を目的とする。
【課題を解決するための手段】
【００１６】
本発明の第１の視点によれば、ＩＤが表記された半導体基板の第１面に素子部を形成する工程と、半導体基板の第１面に接着剤層を形成する工程と、光透過性の支持体の第２面に光熱変換剤層を形成する工程と、ＩＤに対応する箇所の前記支持体上の光熱変換剤を除去する工程と、半導体基板の第１面と、支持体の第２面とが対向するように半導体基板上に支持体をマウントする工程とを含む半導体装置の製造方法が提供される。
【００１７】
また、本発明の第２の視点によれば、半導体基板の第１面に素子部を形成する工程と、半導体基板の第１面に接着剤層を形成する工程と、光透過性の支持体の第２面に光熱変換剤層を形成する工程と、光熱変換剤層に、第２面とは反対の第３面から認識可能なＩＤを刻印する工程と、半導体基板の第１面と、支持体の第２面とが対向するように半導体基板上に支持体をマウントする工程とを含む半導体装置の製造方法が提供される。
【発明の効果】
【００１８】
本発明によれば、支持体のマウント後から支持体のデマウントまでの作業工程の間であっても、半導体基板上のＩＤを認識することが可能な半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１９】
【図１】本発明の概要を説明するための図である。
【図２】支持体の準備の流れを示すシーケンス図である。
【図３】支持体の準備を説明するための図である。
【図４】支持体の準備を説明するための図である。
【図５】ビアミドル法の流れを示すシーケンス図である。
【図６】ビアミドル法を説明するための図である。
【図７】ビアミドル法を説明するための図である。
【図８】ビアミドル法を説明するための図である。
【図９】ビアミドル法を説明するための図である。
【図１０】ビアミドル法を説明するための図である。
【図１１】ビアミドル法を説明するための図である。
【図１２】ビアミドル法を説明するための図である。
【図１３】ビアミドル法を説明するための図である。
【図１４】ビアミドル法を説明するための図である。
【図１５】ビアミドル法を説明するための図である。
【図１６】ビアミドル法を説明するための図である。
【図１７】ビアミドル法を説明するための図である。
【図１８】ビアミドル法を説明するための図である。
【図１９】ビアミドル法を説明するための図である。
【図２０】ビアミドル法を説明するための図である。
【図２１】ビアミドル法を説明するための図である。
【図２２】ビアミドル法を説明するための図である。
【図２３】ビアラスト法の流れを示すシーケンス図である。
【図２４】ビアラスト法を説明するための図である。
【図２５】ビアラスト法を説明するための図である。
【図２６】ビアラスト法を説明するための図である。
【図２７】ビアラスト法を説明するための図である。
【図２８】ビアラスト法を説明するための図である。
【図２９】ビアラスト法を説明するための図である。
【図３０】ビアラスト法を説明するための図である。
【図３１】ビアラスト法を説明するための図である。
【図３２】ビアラスト法を説明するための図である。
【図３３】ビアラスト法を説明するための図である。
【図３４】ビアラスト法を説明するための図である。
【図３５】ビアラスト法を説明するための図である。
【図３６】ビアラスト法を説明するための図である。
【図３７】ビアラスト法を説明するための図である。
【図３８】ビアラスト法を説明するための図である。
【図３９】ビアラスト法を説明するための図である。
【図４０】ビアラスト法を説明するための図である。
【図４１】パッケージングの一例を示す図である。
【図４２】パッケージングの一例を示す図である。
【図４３】支持体の準備の流れを示すシーケンス図である。
【図４４】支持体の準備を説明するための図である。
【図４５】支持体の準備を説明するための図である。
【図４６】従来技術を説明するための図である。
【発明を実施するための形態】
【００２０】
図中において、本発明は模式的に表わされており、以下に図面を参照して記載される。同一の又は同等に作用する構成要素は、ほとんどのケースにおいて、同一の図面参照符号を用いて記載される。なお、以下の記載に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００２１】
上記各視点の好ましい形態を以下に記載する。
本発明の一形態は、第１の視点に記載のとおりである。
【００２２】
また、本発明の他の一形態は、第２の視点に記載のとおりである。
【００２３】
上記の半導体装置の製造方法において、光熱変換剤が、少なくともカーボンブラックを含むことが好ましい。
【００２４】
また、上記の半導体装置の製造方法において、接着剤の塗布をマウントの前に実行することが好ましい。
【００２５】
上記の半導体装置の製造方法において、マウントの後に、ＵＶ光を照射して接着剤と光熱変換剤との硬化・重合処理を実行する工程をさらに含むことが好ましい。
【００２６】
上記の半導体装置の製造方法において、光熱変換剤を塗布した後に、熱処理して重合・硬化させる工程をさらに含むことが好ましい。
【００２７】
上記の半導体装置の製造方法において、素子部の形成の後に、半導体基板の第１面に貫通電極を形成することが好ましい。
【００２８】
上記の半導体装置の製造方法において、支持体の光透過率が５０％以上であることが好ましい。
【００２９】
次に、本発明の概要について説明する。図１は、本発明の概要を説明するための図である。図１に示すように、半導体装置の製造において、ＩＤが表記された半導体基板の第１面に素子部を形成し、次に、素子部が形成された半導体基板の第１面に接着剤を施して、接着剤層を形成する。また、光透過性の支持体の第２面に、光熱変換剤を施して、光熱変換剤層を形成する。ここで、半導体基板の第１面に表記されたＩＤに対応する箇所の光熱変換剤を除去する。そして、半導体基板の第１面と、支持体の第２面とが対向するように半導体基板上に支持体をマウントする。このようにすることで、支持体及び接着剤を介して半導体基板上のＩＤを認識することが可能となり、結果としてロスコストを防止することができる。
【実施例１】
【００３０】
以下では、本発明の一実施形態について説明する。半導体基板の第１面には、矩形の半導体チップ形成領域（素子部）が設けられ、半導体チップが形成される。特に、半導体チップを積層したＣｏＣ（Chip on Chip）型の半導体装置を製造する場合には、ＴＳＶ（Through Substrate Via）を形成するために、ビアミドル法とビアラスト法とが採用される。
【００３１】
「ビアミドル法」
ビアミドル法においては、石英ガラスからなる支持体１０１の表面に、スピンコートによって光熱変換剤を施して、支持体上光熱変換剤層１０２（以下では「光熱変換層」とも称する）を形成する（図２のステップＳ１０１及び図３（ａ）、（ｂ））。支持体１０１の可視光下における光透過率は５０％以上であることが好ましい。支持体上光熱変換剤層１０２は、光吸収体であるカーボンブラック（炭素粉末）、透明フィラー（シリカ、タルク、硫酸バリウムなど）、及び熱分解性樹脂を溶剤に混ぜ合わせて乾燥させた層であり、遮光性、吸熱性に富んだ層である。特に支持体上光熱変換剤層１０２の光吸収率は８０％以上である。続いて、支持体上光熱変換剤層１０２を、８０度以上で熱処理して重合・硬化させる（ステップＳ１０２）。
【００３２】
次に、支持体上光熱変換剤層１０２の一部を除去する。このようにすることで、支持体１０１側から半導体基板１０３上に表記されたＩＤが認識できるようになる（ステップＳ１０３及び図３（ｃ）、図４）。支持体上光熱変換剤層１０２の部分除去は、支持体１０１へのダメージを極力抑えながら、ＹＶ０４レーザ（出力１０〜１８Ｗ、照射ピッチ１００〜２００ｕｍ）、レジストマスク形成＋エッチング除去、を使用することが好ましい。
【００３３】
図３（ｃ）及び図４では、半導体基板１０３上に表記されたＩＤの各々の文字に対応した窓を、支持体上光熱変換剤層１０２に形成する場合（例えば、３ｘ２ｍｍの窓を７文字分）を示しているが、例えば、文字列全体を１つの窓で囲むようにしても良い。なお、支持体上光熱変換剤層１０２を除去した箇所には、後に説明する支持体用接着剤が流入し、支持体１０１と支持体用接着剤とが直接的に接触することになるが、支持体用接着剤を除去した箇所は、支持体上光熱変換剤層１０２の面積全体に対してわずかな割合（例えば、１％以下）に過ぎないので、支持体１０１と半導体基板１０３の接着性や脱着性に悪影響を及ぼさない。
【００３４】
上述の支持体１０１の準備と並行して、半導体基板１０３上にトランジスタやキャパシタなどの素子（図示せず）を形成し、それらを層間膜で覆うことで素子形成層１０６を形成する（図５のステップＳ２０１及び図６）。なお、素子形成層１０６には配線層と各素子とを電気的に接続する導電性プラグ（図示せず）も設けられる。
【００３５】
次に、素子形成層１０６上に第１レジスト１０７で貫通電極孔１０８のマスクパターンを形成し、そのマスクパターンをマスクとして、素子形成層１０６と半導体基板１０３の途中まで、２ステップでドライエッチングする（図７）。第１のステップでは、素子形成層１０６のシリコン酸化膜系絶縁膜を選択的にドライエッチし、貫通電極孔１０８の転写をシリコン製の半導体基板１０３の表面上まで進める。第１ステップにおけるシリコン酸化膜のシリコンに対する選択比は、約３０程度に設定され、エッチングガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ６Ｆ８などのフロロカーボン系ガスが使用される。なお、素子形成中にシリコン窒化膜の薄い箇所が形成される場合もあるが、上記ガスでは、シリコン窒化膜も選択的にエッチングするので、特に問題が生じない。第２ステップでは、シリコン製の半導体基板１０３を選択的にドライエッチングし、所定の深さになるエッチング時間までエッチングが進むと、エッチングをストップする。この第２ステップでは、ＨＢｒとＣｌ２の混合ガスが使用される。
【００３６】
次に、第１レジスト１０７を除去し、貫通電極孔１０８内の側壁を覆うように第１絶縁膜１０９を形成する。第１絶縁膜１０９は、プラズマＣＶＤによるシリコン窒化膜であることが好ましい。続いて、第１絶縁膜１０９を覆うように、ＰＶＤ法によって第１バリア・シード膜１１０を形成する。第１バリア・シード膜１１０は、窒化タンタル（下層）と銅（上層）の積層膜である。そして、電解メッキ法によって第１Ｃｕメッキ膜１１１を形成して、貫通電極孔１０８を充填する（図８）。
【００３７】
次に、素子形成層１０６上の第１バリア・シード膜１１０及び第１Ｃｕメッキ膜１１１をＣＭＰによって除去する（図９）。なお、第１レジスト１０７でのマスクパターンの形成から第１バリア・シード膜１１０及び第１Ｃｕメッキ膜１１１の除去までの工程は貫通電極の形成と称される（ステップＳ２０２）。
【００３８】
次に、素子形成層１０６上に配線層間絶縁膜１１２を形成するとともに、配線層間絶縁膜１１２内に配線層１１３を形成する（ステップＳ２０３）。配線層１１３は、貫通電極とバンプを接続するだけでなく、素子同士を相互に接続したり、バンプと素子間を接続したりする。第１配線はＣｕ配線、第２配線と第１Ｖｉａはデュアルダマシン法で形成したＣｕ配線、第３配線と第２Ｖｉａはリフローアルミを使用したアルミ配線であることが好ましい。なお、配線層間絶縁膜１１２は、シリコン酸化膜の単層ではなく、Ｃｕ配線の形成に必要なバリア膜となるシリコン窒化膜やシリコン炭化窒化膜（ＳｉＣＮ）、及び、層間膜や使用される低誘電膜（Ｌｏｗ−ｋ膜）などを含む絶縁膜の積層膜であっても良く、第３配線形成後に成膜されるカバー膜も含むことができる。また、配線層間絶縁膜１１２には、最上層の配線の一部が露出するように、貫通電極孔１０８の孔径よりも大きいバンプ用開孔部１１４が設けられる（図１０）。
【００３９】
次に、バンプ用開孔部１１４の側壁を覆うように、ＰＶＤ法によって第２バリア・シード膜１１５を形成する。第２バリア・シード膜１１５は、チタン（下層）と銅（上層）の積層膜である。続いて、バンプ用開孔部１１４の孔径を上回る開孔径Ｄ１の開口部を有するように、第２レジスト１１６でパターンを形成する。この第２レジスト１１６は、電解メッキ法における保護膜となる。続いて電解メッキ法によって、第２Ｃｕメッキ膜１１７とＮｉ／Ａｕメッキ膜１１８とを形成する（図１１）。
【００４０】
次に、第２レジスト１１６を除去し、第２レジスト１１６の下に存在した第２バリア・シード膜１１５も除去する。ここで、表バンプ１１９の形成が完了する（ステップＳ２０４及び図１２）。
【００４１】
次に、表バンプ１１９が形成された表面に支持体用接着剤を施して支持体用接着剤層１０５を形成し（ステップＳ２０５）、支持体１０１をマウントする（ステップＳ２０６）。支持体１０１をマウントした後に、ＵＶ光（又はＵＶ光＋加熱処理）を使用して支持体上光熱変換剤層１０２と熱硬化型である支持体用接着剤層１０５の硬化・重合、すなわちＵＶキュアを実行する（ステップＳ２０７）。これによって、半導体基板１０３から支持体用接着剤層１０５、支持体上光熱変換剤層１０２、支持体１０１までの接着力が強化される。続いて、半導体基板１０３を反転させる（図１３）。
【００４２】
次に、半導体基板１０３を裏側（図１４の上側）からエッチバックして薄膜化する（ステップＳ２０８、及び図１４）。薄膜化工程において、バックグラインダーやＣＭＰ装置を使用して途中までエッチバックし、最後にドライエッチングによってエッチバックすることで、第１絶縁膜１０９を半導体基板１０３の裏側に露出させる。この時のドライエッチングは、ＨＢｒとＣｌ２ガスを使用してシリコンを選択的にエッチングすること、及び貫通電極が半導体基板１０３の表面から突き出た状態において、第１絶縁膜１０９が貫通電極の側壁を覆うように残存することを条件とする。
【００４３】
次に、半導体基板１０３の裏側から突き出た貫通電極及び半導体基板１０３の裏面全体を覆うように、プラズマＣＶＤによって第２絶縁膜１２０を形成する（図１５）。第２絶縁膜１２０は、シリコン窒化膜であることが好ましい。
【００４４】
次に、貫通電極の突き出た部分及び第２絶縁膜１２０の一部をＣＭＰによって除去し、平坦化する（図１６）。この時、貫通電極の第１バリア・シード膜１１０と第１Ｃｕメッキ膜１１１とをリセス加工（窪み加工）する。
【００４５】
次に、ＰＶＤ法によって第３バリア・シード膜１２１を形成する。第３バリア・シード膜１２１は、チタン（下層）と銅（上層）の積層膜である。次に、貫通電極上に開孔径Ｄ２を有する開孔部が形成されるように、第３レジスト１２２でパターンを形成する。この第３レジスト１２２は、メッキ保護膜となる。続いて電解メッキ法により、第３Ｃｕメッキ膜１２３とＳｎＡｇメッキ膜１２４とを形成する（図１７）。
【００４６】
次に、第３レジスト１２２を除去し、更に第３レジスト１２２の下に存在した第３バリア・シード膜１２１を除去する。ここで、裏バンプ１２５の形成が完了する（図１８）。なお、第２絶縁膜１２０の形成から第３バリア・シード膜１２１の除去までの工程は、裏バンプ１２５の形成と称される（ステップＳ２０９）。
【００４７】
次に、裏バンプ１２５が形成された裏面側にダイシングテープ１２６を張り付ける。ダイシングテープ１２６と裏面側との間には、ダイシングテープ接着層１２７が介在する。次に半導体基板を反転させる（ステップＳ２１０及び図１９）。
【００４８】
次に、支持体上光熱変換剤層１０２に向けて支持体側からレーザを照射して支持体用接着剤層１０２を熱分解し、支持体上光熱変換剤層１０２内にボイドを発生させることによって軟化させ、支持体１０１及び支持体用接着剤層１０５を半導体基板１０３からデマウント（脱着）する。半導体基板１０３上に残った支持体用接着剤層１０５は、剥離用テープを使って除去する（ステップＳ２１１及び図２０）。
【００４９】
次に、半導体基板１０３を半導体チップ単位にダイシングし（ステップＳ２１２）、半導体チップの個片をダイシングテープ１２６からピックアップする（ステップＳ２１３、図２１）。
【００５０】
そして、フリップチップボンディング装置を使用して、個片化された半導体チップを積層する（ステップＳ２１４、図２２）。ここで、第１の半導体チップ１２８の裏バンプ１２５上に存在するＳｎＡｇメッキ膜と、第２の半導体チップ１２９の表バンプ１１９上に存在するＮｉ／Ａｕメッキ膜とを半田接合する。
【００５１】
「ビアラスト法」
ビアラスト法においては、上述の支持体１０１の準備と並行して、ビアミドル法と同様に素子形成層１０６を形成する（図２３のステップＳ３０１及び図２４）。続いて、素子形成層１０６上に配線層間絶縁膜１１２を形成するとともに、配線層間絶縁膜１１２内に配線層１１３を形成する（ステップＳ３０２、図２５）。
【００５２】
次に、バンプ用開孔部１１４の側壁を覆うように、ＰＶＤ法によって第２バリア・シード膜１１５を形成し、バンプ用開孔部１１４の孔径を上回る開孔径Ｄ３の開口部を有するように、第２レジスト１１６でパターンを形成する。続いて、電解メッキ法によって、第２Ｃｕメッキ膜１１７とＮｉ／Ａｕメッキ膜１１８とを形成する（図２６）。そして、第２レジスト１１６及び第２バリア・シード膜１１５を部分除去して、表バンプ１１９を形成する（ステップＳ３０３及び図２７）。
【００５３】
次に、支持体用接着剤層１０５を形成し（ステップＳ３０４）、支持体１０１をマウントする（ステップＳ３０５）。そして、ＵＶキュアを実行した後に（ステップＳ３０６）、半導体基板１０３を反転させる（図２８）。続いて、半導体基板１０３を裏側（図２９の上側）からエッチバックして薄膜化する（ステップＳ３０７、及び図２９）。この薄膜化工程では、バックグラインダーやＣＭＰ装置を使用する。そして、半導体基板１０３の裏面全体を覆うようにプラズマＣＶＤによって第２絶縁膜１２０を形成する（図３０）。第２絶縁膜１２０は、シリコン窒化膜であることが好ましい。
【００５４】
次に、第２絶縁膜１２０上に第１レジスト１０７で貫通電極孔１０８のマスクパターンを形成し、そのマスクパターンをマスクとして、半導体基板１０３と素子形成層１０６を２ステップでドライエッチングして貫通電極孔１０８を形成する（図３１）。第１のステップでは、半導体基板１０３のシリコンを選択的にドライエッチングし、素子形成層１０６のシリコン酸化膜系絶縁膜への到達を終点検出器で検知すると、ドライエッチングをストップする。この第１ステップのエッチングでは、ＨＢｒとＣｌ２の混合ガスを使用することが好ましい。第２ステップのエッチングでは、配線層１１３に到達するまで素子形成層１０６をエッチングする。この第２ステップのエッチングガスは、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ６Ｆ８などのフロロカーボン系ガスを使用することが好ましい。なお、素子形成中にシリコン窒化膜の薄い箇所が形成される場合もあるが、上記ガスでは、シリコン窒化膜も選択的にエッチングするので、特に問題が生じない。
【００５５】
次に、第１レジスト１０７を除去し、プラズマＣＶＤによって貫通電極孔１０８の側壁上に第１絶縁膜１０９を形成する。第１絶縁膜１０９はシリコン窒化膜であることが好ましい。続いて、第１絶縁膜１０９をエッチバックして、配線層１１３を露出させる（図３２）。
【００５６】
次に、ＰＶＤ法によって、第３バリア・シード膜１２１を形成する（図３３）。第３バリア・シード膜１２１は、チタン（下層）と銅（上層）の積層膜である。次に、貫通電極上に開孔径Ｄ４を有する開孔部が形成されるように、第３レジスト１２２でパターンを形成する（図３４）。この第３レジスト１２２は、メッキ保護膜となる。次に電解メッキ法によって、第３Ｃｕメッキ膜１２３及びＳｎＡｇメッキ膜１２４を形成する（図３５）。なお、貫通電極孔１０８は第３Ｃｕメッキ膜１２３によって充填される。
【００５７】
次に、第３レジスト１２２を除去し、第３レジスト１２２の下に存在した第３バリア・シード膜１２１を除去する。ここで、貫通電極と裏バンプ１２５の一体的形成が完了する（ステップＳ３０８及び図３６）。
【００５８】
次に、ビアミドル法と同様に、ダイシングテープ接着層１２７を形成し、ダイシングテープ１２６を張り付けて（ステップＳ３０９及び図３７）、レーザ照射によって支持体１０１及び支持体用接着剤層１０５を半導体基板１０３からデマウント（脱着）する（ステップＳ３１０及び図３８）。続いて、半導体基板１０３をダイシングし（ステップＳ３１１）、半導体チップの個片をダイシングテープ１２６からピックアップする（ステップＳ３１２、図３９）。そして、半導体チップを積層して接合する（ステップＳ３１３、図４０）。
【００５９】
「パッケージング」
上述のようにして製造されたＣｏＣ型の半導体装置は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）チップとしてパッケージされる。図４１及び図４２に示すように、半導体パッケージ６００は、半田ボール６０１と、再配線層６０２と、インターフェイスチップ６０３と、積層された複数の半導体チップ６０４と、リードフレーム６０５と、を備える。半導体チップ６０４は、貫通電極６０６によって電気的に接続される。このような構成によって、メモリとして機能する半導体パッケージ６００をより小型化かつ高性能化することができる。
【００６０】
以上のように、実施例１として記載の一実施形態によれば、ＩＤに対応する箇所の光熱変換剤層を除去する事で、支持体のマウントから支持体のデマウントまでの工程の間であっても、半導体基板上に表記されたＩＤを認識できる。そのため、ＩＤが不明になった結果生じるウェハの廃棄を回避することができるようになり、ロスコストの低減に大きく寄与することができる。また、支持体にダメージを殆ど与える事がなく半導体装置を製造することが可能であり、支持体をデマウントした後に光熱変換剤層の残物を除去すれば、支持体は何度でもリサイクル利用することが可能である。
【実施例２】
【００６１】
実施例２に係る本発明の好ましい一実施形態では、支持体１０１上の支持体上光熱変換剤層１０２に、レーザマーカーを使用してＩＤを刻印する。具体的には、支持体１０１の表面に、支持体上光熱変換剤層１０２を形成し（図４３のステップＳ４０１及び図４４（ａ）、（ｂ））、８０度以上で熱処理して重合・硬化させる（ステップＳ４０２）。そして、ＹＶ０４レーザ（出力１０〜１８Ｗ、照射ピッチ１００〜２００ｕｍ）を使用して、半導体基板１０３に表記されたＩＤと同一のＩＤを支持体上光熱変換剤層１０２上に刻印する（図４３のステップＳ４０３及び図４４（ｃ））。なお、支持体１０１を介して視認したときに読み易くなるように、ＩＤを反転させて刻印することが好ましい。
【００６２】
このようにすれば、支持体１０１は５０％以上の光透過率を有する透明体であることから、支持体１０１を介して支持体上光熱変換剤層１０２に刻印されたＩＤを認識することが可能になる（図４５）。この場合も刻印を施した箇所には、支持体用接着剤が流入し、支持体１０１と支持体用接着剤とが直接的に接触することになるが、刻印を施した箇所は、支持体上光熱変換剤層１０２の面積全体に対してわずかな割合（例えば、１％以下）に過ぎないので、支持体１０１と半導体基板１０３の接着性や脱着性に悪影響を及ぼさない。なお、その他の点については、実施例１に係る一実施形態と同様である。
【００６３】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００６４】
１０１  支持体
１０２  支持体上光熱変換剤層（光熱変換層）
１０３  半導体基板
１０４  除去部
１０５  支持体用接着剤層
１０６  素子形成層
１０７  第１レジスト
１０８  貫通電極孔
１０９  第１絶縁膜
１１０  第１バリア・シード膜
１１１  第１Ｃｕメッキ膜
１１２  配線層間絶縁膜
１１３  配線層
１１４  バンプ用開孔部
１１５  第２バリア・シード膜
１１６  第２レジスト
１１７  第２Ｃｕメッキ膜
１１８  Ｎｉ／Ａｕメッキ膜
１１９  表バンプ
１２０  第２絶縁膜
１２１  第３バリア・シード膜
１２２  第３レジスト
１２３  第３Ｃｕメッキ膜
１２４  ＳｎＡｇメッキ膜
１２５  裏バンプ
１２６  ダイシングテープ
１２７  ダイシングテープ接着層
１２８  第１の半導体チップ
１２９  第２の半導体チップ
６００  半導体パッケージ
６０１  半田ボール
６０２  再配線層
６０３  インターフェイスチップ
６０４  半導体チップ
６０５  リードフレーム
６０６  貫通電極
【図１】
2016157833.tif 000003
【図２】
2016157833.tif 000004
【図３】
2016157833.tif 000005
【図５】
2016157833.tif 000006
【図６】
2016157833.tif 000007
【図７】
2016157833.tif 000008
【図８】
2016157833.tif 000009
【図９】
2016157833.tif 000010
【図１０】
2016157833.tif 000011
【図１１】
2016157833.tif 000012
【図１２】
2016157833.tif 000013
【図１３】
2016157833.tif 000014
【図１４】
2016157833.tif 000015
【図１５】
2016157833.tif 000016
【図１６】
2016157833.tif 000017
【図１７】
2016157833.tif 000018
【図１８】
2016157833.tif 000019
【図１９】
2016157833.tif 000020
【図２０】
2016157833.tif 000021
【図２１】
2016157833.tif 000022
【図２２】
2016157833.tif 000023
【図２３】
2016157833.tif 000024
【図２４】
2016157833.tif 000025
【図２５】
2016157833.tif 000026
【図２６】
2016157833.tif 000027
【図２７】
2016157833.tif 000028
【図２８】
2016157833.tif 000029
【図２９】
2016157833.tif 000030
【図３０】
2016157833.tif 000031
【図３１】
2016157833.tif 000032
【図３２】
2016157833.tif 000033
【図３３】
2016157833.tif 000034
【図３４】
2016157833.tif 000035
【図３５】
2016157833.tif 000036
【図３６】
2016157833.tif 000037
【図３７】
2016157833.tif 000038
【図３８】
2016157833.tif 000039
【図３９】
2016157833.tif 000040
【図４０】
2016157833.tif 000041
【図４１】
2016157833.tif 000042
【図４２】
2016157833.tif 000043
【図４３】
2016157833.tif 000044
【図４】
2016157833.tif 000045
【図４４】
2016157833.tif 000046
【図４５】
2016157833.tif 000047
【図４６】
2016157833.tif 000048