(57)【要約】 【課題】ゲート絶縁膜または層間絶縁膜のダメージを抑制し、歩留まりおよび信頼性を改善させることができる半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、半導体基板を備える。ゲート絶縁膜は半導体基板上に設けられている。ゲート電極はゲート絶縁膜上に設けられ、ゲート絶縁膜に面する第１面と、第１面の反対側にある第２面と、第１面と第２面との間にある側面とを有する。ゲート電極の側面のうち第１面側にある第１側面部分は半導体基板の表面に対して略垂直方向に設けられている。ゲート電極の側面のうち第２面側にある第２側面部分は第２面から第１面へ向かうに従ってゲート電極の外側へ傾斜している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜に面する第１面と、前記第１面の反対側にある第２面と、前記第１面と前記第２面との間にある側面とを有するゲート電極であって、前記側面のうち前記第１面側にある第１側面部分は前記半導体基板の表面に対して略垂直方向に設けられ、前記側面のうち前記第２面側にある第２側面部分は前記第２面から前記第１面へ向かうに従って前記ゲート電極の外側へ傾斜しているゲート電極とを備えた半導体装置。
【請求項２】
前記ゲート電極の前記第２側面部分は順テーパー状に傾斜している、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の前記第２面、前記第２側面部分および前記第１側面部分を被覆する層間絶縁膜をさらに備えた、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、ポリシリコンまたは高融点金属材料を含む、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記高融点金属材料は、モリブデン、タングステン、チタン  または、これらのいずれかを含む化合物を含む、請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極の材料を形成し、
前記ゲート電極の材料の上部を等方的にエッチングする第１エッチングを実行し、
前記ゲート電極の材料の下部を異方的にエッチングする第２エッチングを実行することを具備した半導体装置の製造方法。
【請求項７】
前記第１エッチングは、ＣＤＥ（Chemical Dry Etching）法を用いて実行され、
前記第２エッチングは、ＲＩＥ（Reactive Ion Etching）法を用いて実行される、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２エッチングの実行後、前記ゲート電極の断面において、前記ゲート絶縁膜に面する前記ゲート電極の第１面と該第１面の反対側にある該ゲート電極の第２面との間にある該ゲート電極の側面のうち、前記第１面側にある第１側面部分は、前記半導体基板の表面に対して略垂直方向に形成され、前記側面のうち前記第２面側にある第２側面部分は前記第２面から前記第１面へ向かうに従って前記ゲート電極の外側へ傾斜している、請求項６または請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴ（Metal Insulation Semiconductor Field Effect Transistor）の高性能化に伴い、ゲート絶縁膜の膜厚は益々薄くなっている。例えば、ゲート絶縁膜の膜厚を１０ｎｍ以下にしたＭＩＳＦＥＴも開発されている。このようなゲート絶縁膜上にゲート電極を形成する場合であっても、ゲート電極の材料は、例えば、ＲＩＥ（Reactive Ion Etching）法を用いて異方的に加工されていた。
【０００３】
しかし、ＲＩＥ法では、加工時にＥＣＲ（Electron Cyclotron Resonance）プラズマ等の高電界を発生させて、ゲート電極の材料を加工する。このとき、ゲート電極がアンテナとして機能し、ゲート電極と基板との間のゲート絶縁膜に高電界がかかる。これにより、ゲート電極と基板との間でトンネル電流が流れる場合がある。この場合、ゲート絶縁膜がダメージを受け、あるいは、劣化する。これは、結果的に、ＭＩＳＦＥＴの不良につながり、歩留まり低下や信頼性低下の原因となる。
【０００４】
また、ＲＩＥ法で異方的にエッチングすると、ゲート電極の上端部がほぼ直角に切り立った状態で形成され得る。このため、ゲート電極上に層間絶縁膜を堆積した後の熱工程において、ゲート電極の上端部における層間絶縁膜に応力がかかり、その力によって層間絶縁膜が割れる（クラックする）おそれがある。このような層間絶縁膜のクラックは、耐湿性等の信頼性を低下させる原因となる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】“Development of Plasma Charge-up Damage Evaluation Wafers” Dr. Yoshito Fukumoto et al.  神戸製鋼技報 Vol. 52 No. 2（Sep. 2002）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ゲート絶縁膜または層間絶縁膜のダメージを抑制し、歩留まりおよび信頼性を改善させることができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体装置は、半導体基板を備える。ゲート絶縁膜は半導体基板上に設けられている。ゲート電極はゲート絶縁膜上に設けられ、ゲート絶縁膜に面する第１面と、第１面の反対側にある第２面と、第１面と第２面との間にある側面とを有する。ゲート電極の側面のうち第１面側にある第１側面部分は半導体基板の表面に対して略垂直方向に設けられている。ゲート電極の側面のうち第２面側にある第２側面部分は第２面から第１面へ向かうに従ってゲート電極の外側へ傾斜している。
【図面の簡単な説明】
【０００８】
【図１】本実施形態によるＭＩＳＦＥＴ１の構成の一例を示す断面図。
【図２】本実施形態によるＭＩＳＦＥＴ１の製造方法の一例を示す断面図。
【図３】図２に続く、ＭＩＳＦＥＴ１の製造方法の一例を示す断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
図１（Ａ）および図１（Ｂ）は、本実施形態によるＭＩＳＦＥＴ１の構成の一例を示す断面図である。図１（Ｂ）は、図１（Ａ）のＢ−Ｂ線に沿った断面図である。本実施形態によるＭＩＳＦＥＴ１は、Ｎ型またはＰ型の平面型トランジスタのいずれでもよい。以下の実施形態では、Ｎ型の平面型トランジスタについて説明する。
【００１１】
ＭＩＳＦＥＴ１は、半導体基板１０と、ゲート絶縁膜２０と、層間絶縁膜３０、４０と、ゲート電極Ｇと、ソース層Ｓと、ドレイン層Ｄと、ソース側のエクステンション層ＥＸＴｓと、ドレイン側のエクステンション層ＥＸＴｄとを備えている。
【００１２】
半導体基板１０は、例えば、シリコン基板である。本実施形態において、半導体基板１０は、高濃度のＰ型不純物（Ｐ＋）層を有し、Ｐ＋層上に比較的低濃度のＰ型不純物（Ｐ−）層を有する。尚、Ｐ＋層は、Ｐ−層よりもＰ型不純物濃度が高い拡散層である。Ｐ型の平面型トランジスタを形成する場合には、半導体基板１０は、Ｐ型不純物層にＮ型ウェル拡散層を形成すればよい。
【００１３】
ゲート絶縁膜２０は、半導体基板１０上に設けられている。ゲート絶縁膜２０には、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも比誘電率の高い材料を用いている。尚、図  １（Ｂ）の２１は、素子分離領域である。
【００１４】
ゲート電極Ｇは、ゲート絶縁膜２０上に設けられている。ゲート電極Ｇは、例えば、ドープトポリシリコン、あるいは、モリブデン、タングステン、チタン等の高融点金属材料を含む。あるいは、ゲート電極Ｇは、上記高融点金属材料のいずれかを含む化合物（例えば、これらの金属のいずれかのシリサイド）であってもよい。さらに、ゲート電極Ｇは、ドープトポリシリコン、上記高融点金属材料、および、上記高融点金属材料の化合物のうちいずれかを用いた２層以上の積層膜であってもよい。
【００１５】
ソース層Ｓは、ゲート電極Ｇの一方側にある半導体基板１０に設けられた不純物拡散層である。ドレイン層Ｄは、ゲート電極Ｇの他方側にある半導体基板１０に設けられた不純物拡散層である。ＭＩＳＦＥＴ１がＮ型トランジスタである場合には、ソース層Ｓおよびドレイン層Ｄは、Ｎ型不純物（例えば、燐または砒素）を含む拡散層である。ＭＩＳＦＥＴ１がＰ型トランジスタである場合には、ソース層Ｓおよびドレイン層Ｄは、Ｐ型不純物（例えば、ボロン）を含む拡散層である。
【００１６】
層間絶縁膜３０は、ゲート電極Ｇの上面および側面を被覆する。層間絶縁膜３０は、例えば、シリコン酸化膜等の絶縁膜である。層間絶縁膜４０は、層間絶縁膜３０上に設けられている。層間絶縁膜４０も、層間絶縁膜３０と同様に、例えば、シリコン酸化膜等の絶縁膜である。
【００１７】
ここで、ゲート電極Ｇは、ゲート絶縁膜２０に面する第１面としての底面と、底面の反対側にある第２面としての上面と、上面と底面との間に設けられた側面とを有する。また、ゲート電極Ｇは、下部ゲート電極Ｇｂと上部ゲート電極Ｇｔとを含む。下部ゲート電極Ｇｂの側面（即ち、ゲート電極Ｇの下部側面）ＳＦｂは、半導体基板１０の表面Ｆ１０に対して略垂直方向に設けられている。下部側面は、ゲート電極Ｇの側面のうち底面側にある側面部分（第１側面部分）である。上部ゲート電極Ｇｔの側面（即ち、ゲート電極Ｇの上部側面）ＳＦｔは、半導体基板１０の表面Ｆ１０に対して略垂直方向から傾斜している。上部側面は、ゲート電極Ｇの側面のうち上面側にある側面部分（第２側面部分）である。本実施形態では、上部側面ＳＦｔは、ゲート電極Ｇの上面Ｆｇｔから底面Ｆｇｂへ向かってゲート電極Ｇの外側へ向かって広がるように傾斜している。換言すると、上部側面ＳＦｔは、順テーパーを有しており、ゲート電極Ｇの上面Ｆｇｔから下（半導体基板１０）へ向かうに従って、ゲート電極Ｇの中心から遠ざかるように（ゲート電極Ｇの外側へ向かって広がるように）傾斜している。従って、ゲート電極Ｇの上面Ｆｇｔの面積は、ゲート電極Ｇの底面Ｆｇｂの面積よりも小さい。図１（Ａ）および図１（Ｂ）に示すように、上部側面ＳＦｔの順テーパーは、ゲート電極Ｇの上面Ｆｇｔの外周全体に設けられている。
【００１８】
上述の通り、ＲＩＥ法でゲート電極Ｇを加工する場合、ゲート電極がアンテナとして機能し、ゲート電極と基板との間のゲート絶縁膜にトンネル電流が流れ、ゲート絶縁膜がダメージを受ける場合がある。
【００１９】
これに対し、本実施形態によれば、後述の通り、ＭＩＳＦＥＴ１のゲート電極Ｇの上部Ｇｔは、例えば、ＣＤＥ（Chemical Dry Etching）法を用いて等方的にエッチング加工され、その下部Ｇｂは、例えば、ＲＩＥ法を用いて異方的にエッチング加工される。
【００２０】
ＣＤＥ法では、ゲート電極Ｇの材料は化学的にエッチングされ、等方的に加工される。従って、ゲート電極Ｇの上部Ｇｔは、上部側面ＳＦｔが順テーパーを有するようにエッチングされる。即ち、ゲート電極Ｇの上部Ｇｔは、上部側面ＳＦｔが半導体基板１０の表面Ｆ１０に対して垂直方向から傾斜するようにエッチングされる。しかし、ＣＤＥ法では、プラズマによるゲート絶縁膜２０へのダメージが少ない。従って、ゲート電極Ｇの上部Ｇｔの加工時においてゲート絶縁膜２０はプラズマによるダメージをほとんど受けない。
【００２１】
一方、ＲＩＥ法では、ゲート電極Ｇの材料はプラズマを用いて異方的にエッチングされる。従って、ゲート電極Ｇの下部Ｇｂは、下部側面ＳＦｂが半導体基板１０の表面Ｆ１０に対して略垂直方向に延伸するようにエッチングされる。これにより、ＭＩＳＦＥＴ１のゲート長およびゲート幅は、ほぼ設計通りに形成され得る。また、ＲＩＥ法ではプラズマを用いてエッチングするが、本実施形態では、ＲＩＥ法は、ゲート電極Ｇの一部（下部Ｇｂ）の加工に用いられるに過ぎず、ゲート電極Ｇの上部Ｇｂの加工には用いられない。従って、ゲート電極Ｇの材料全部をＲＩＥ法で加工した場合と比べると、本実施形態によるＭＩＳＦＥＴ１は、ＲＩＥ法により受けるゲート絶縁膜２０のダメージが少ない。従って、本実施形態によるＬＩＳＦＥＴ１は、歩留まりおよび信頼性を向上させることができる。例えば、ゲート電極Ｇが金属である場合、ゲート電極Ｇの材料は、強力なプラズマを用いたＲＩＥ法でエッチングすることが必要である。このような場合、金属のゲート電極Ｇには電荷が蓄積され易くなる。しかし、本実施形態にようにゲート電極Ｇの上部Ｇｔの加工にはプラズマを用いず、その下部Ｇｂの加工にプラズマを用いることによって、ゲート電極Ｇのゲート長およびゲート幅を設計通りに形成しつつ、ゲート絶縁膜２０のダメージを極力抑制することができる。
【００２２】
また、本実施形態によれば、ゲート電極Ｇの上部側面ＳＦｔは、順テーパーを有し、ゲート電極Ｇの上面Ｆｇｔから底面Ｆｇｂへ向かってゲート電極Ｇの外側へ広がるように傾斜している。従って、ゲート電極Ｇの上部Ｇｔの上端部は、略直角に切り立っておらず、鈍角になっているかあるいは丸まっている。これにより、ゲート電極Ｇ上を被覆する層間絶縁膜３０、４０の起伏も緩やかになるので、層間絶縁膜３０、４０は、応力を受け難くなり、クラックし難くなる。従って、本実施形態によるＭＩＳＦＥＴ１は、耐湿性等の信頼性を向上させることができる。
【００２３】
次に、本実施形態によるＭＩＳＦＥＴ１の製造方法を説明する。
【００２４】
図２（Ａ）〜図３（Ｂ）は、本実施形態によるＭＩＳＦＥＴ１の製造方法の一例を示す断面図である。尚、図２（Ｂ）は、図２（Ａ）のＢ−Ｂ線に沿った断面図である。図３（Ｂ）は、図３（Ａ）のＢ−Ｂ線に沿った断面図である。
【００２５】
まず、半導体基板１０上にゲート絶縁膜２０を形成する。例えば、ゲート絶縁膜２０は、半導体基板１０を熱酸化することによって形成されたシリコン酸化膜である。ゲート絶縁膜２０の膜厚は、例えば、約１０ｎｍである。次に、ゲート絶縁膜２０上にゲート電極Ｇの材料を堆積する。ゲート電極Ｇの材料は、上述の通り、ドープトポリシリコン、上記高融点金属材料（例えば、モリブデン、タングステン、チタン等）、または、上記高融点金属材料の化合物（例えば、モリブデン、タングステン、チタン等のシリサイド）のいずれでもよい。あるいは、ゲート電極Ｇは、ドープトポリシリコン、上記高融点金属材料、および、上記高融点金属材料の化合物のうちいずれかを用いた２層以上の積層膜であってもよい。ゲート電極Ｇの材料の膜厚は、例えば、約５００ｎｍである。次に、ゲート電極Ｇの材料上にマスク材３５を堆積する。マスク材３５は、フォトレジストマスクでもよく、あるいは、シリコン酸化膜またはシリコン窒化膜等を用いたハードマスクであってもよい。マスク材３５は、ゲート電極Ｇの平面パターンに加工される。これにより、図２（Ａ）および図２（Ｂ）に示す構造が得られる。
【００２６】
次に、マスク材３５をマスクとして用いて、ゲート電極Ｇの上部Ｇｔの材料を等方的にエッチングする（第１エッチング）。例えば、上部Ｇｔは、ＣＤＥ法によって等方的にエッチングされる。これにより、ゲート電極Ｇの上部Ｇｔの側面ＳＦｔ（ゲート電極Ｇの側面のうち第２側面部分）は、ゲート電極Ｇの上面Ｆｇｔから底面Ｆｇｂへ向かうに従って、ゲート電極Ｇの中心から遠ざかるように（ゲート電極Ｇの外側へ向かって広がるように）傾斜する。即ち、ゲート電極Ｇの上部側面ＳＦｔは、順テーパー状に形成される。ゲート電極Ｇの上部Ｇｔの厚みは、例えば、約３００ｎｍである。
【００２７】
ＣＤＥ法を用いてゲート電極Ｇの材料を途中までエッチングした後、ＲＩＥ法を用いてゲート電極Ｇの材料の残り（下部Ｇｂ）を異方的にエッチングする（第２エッチング）。これにより、ゲート電極Ｇの下部Ｇｂの側面ＳＦｂ（ゲート電極Ｇの側面のうち第１側面部分）は、半導体基板１０の表面Ｆ１０に対して略垂直方向に延伸するように形成される。これにより、ゲート電極Ｇのゲート長およびゲート幅は、マスク材３５に従って設計通りに形成され得る。ゲート電極Ｇの下部Ｇｂの厚みは、例えば、約２００ｎｍである。
【００２８】
このように、ゲート電極Ｇの材料の加工当初、ゲート電極Ｇは、ＣＤＥ法によって等方的にエッチングされ、その後、ゲート電極Ｇは、ＲＩＥ法によって異方的にエッチングされる。ＲＩＥ法によるエッチング後、ゲート電極Ｇの断面において、ゲート電極Ｇの上部側面ＳＦｔは、ゲート電極Ｇの上面から底面へ向かうに従って、ゲート電極Ｇの中心から遠ざかるように傾斜する。即ち、ゲート電極Ｇの上部Ｇｔが順テーパーを有する。ゲート電極Ｇの下部側面ＳＦｂは、半導体基板１０の表面Ｆ１０に対して略垂直方向へ延伸している。これにより、図３（Ａ）および図３（Ｂ）に示す構造が得られる。
【００２９】
もし、ゲート電極Ｇの材料を上面から底面までＣＤＥ法で等方的にエッチングした場合、ゲート電極Ｇの側面全体が傾斜し、ゲート電極Ｇのゲート長およびゲート幅が設計通りに形成できなくなってしまう。これに対し、本実施形態では、ゲート電極Ｇの上部Ｇｔの材料はＣＤＥ法で等方的にエッチングされるが、ゲート電極Ｇの下部Ｇｔの材料はＲＩＥ法で異方的にエッチングされる。これにより、本実施形態では、ゲート電極Ｇのゲート長およびゲート幅を設計通りに形成しつつ、ゲート絶縁膜２０のダメージを極力抑制することができる。尚、本実施形態におけるＣＤＥ法では、ゲート電極Ｇの材料と反応しかつマスク材３５とは反応しないエッチングガスが用いられる。
【００３０】
次に、マスク材３５を除去した後、ゲート電極Ｇをマスクとして用いて、エクステンション層ＥＸＴｄ、ＥＸＴｓの形成領域に燐または砒素等の不純物をイオン注入する。さらに、ゲート電極Ｇの側面に形成される側壁膜（図示せず）またはリソグラフィ技術によるフォトレジストをマスクとして用いて、ソース層Ｓおよびドレイン層Ｄの形成領域に燐または砒素等の不純物をイオン注入する。これらの不純物を活性化することによって、図１（Ａ）および図１（Ｂ）に示すエクステンション層ＥＸＴｄ、ＥＸＴｓ、ソース層Ｓおよびドレイン層Ｄが形成される。尚、上述の通り、ゲート電極Ｇの下部側面ＳＦｂは半導体基板１０の表面Ｆ１０に対して略垂直方向に延伸しており、ゲート電極Ｇのゲート長およびゲート幅を設計通りに形成されている。従って、エクステンション層ＥＸＴｄとＥＸＴｓとの間の距離（チャネル長）、および、チャネル長方向に対して垂直方向におけるエクステンション層ＥＸＴｄおよびＥＸＴｓの幅（チャネル幅）も設計通りに形成され得る。
【００３１】
次に、図１（Ａ）および図１（Ｂ）に示すように、ゲート電極Ｇの上面、上部側面ＳＦｔおよび下部側面ＳＦｂを被覆するように層間絶縁膜３０を形成する。さらに層間絶縁膜４０を層間絶縁膜３０上に堆積する。その後、コンタクトおよび配線層等を形成することによって、本実施形態によるＭＩＳＦＥＴ１が完成する。
【００３２】
本実施形態によれば、ゲート電極Ｇの材料の加工当初、ゲート電極Ｇは、ＣＤＥ法によって等方的にエッチングされる。上述の通り、ＣＤＥ法では、プラズマによるゲート絶縁膜２０へのダメージが少ない。従って、ゲート電極Ｇの上部Ｇｔは、上部側面ＳＦｔが順テーパーを有するようにエッチングされるものの、ゲート電極Ｇの上部Ｇｔの加工時においてゲート絶縁膜２０はプラズマによるダメージをほとんど受けない。
【００３３】
一方、ゲート電極Ｇの材料の加工途中から、ゲート電極Ｇは、ＲＩＥ法によって異方的にエッチングされる。上述のとおり、ＲＩＥ法では、プラズマを用いてエッチングするが、プラズマを用いたＲＩＥ法は、ゲート電極Ｇの一部（下部Ｇｂ）の加工に用いられるに過ぎずない。これにより、ゲート電極Ｇの材料がプラズマ雰囲気中に晒される時間は短時間で済む。従って、本実施形態によるＭＩＳＦＥＴ１は、ＲＩＥ法により受けるゲート絶縁膜２０のプラズマダメージが少ない。その結果、本実施形態によるＬＩＳＦＥＴ１は、歩留まりおよび信頼性を向上させることができる。例えば、ゲート電極Ｇが金属である場合、ゲート電極Ｇの材料は、強力なプラズマを用いたＲＩＥ法でエッチングすることが必要である。この場合、金属のゲート電極Ｇには電荷が蓄積されチャージアップし易い。しかし、本実施形態では、ＲＩＥ法によるエッチングは、ゲート電極Ｇの下部Ｇｂの加工に使用され、その上部Ｇｔでは使用されない。従って、本実施形態によれば、プラズマによるゲート絶縁膜２０のダメージを抑制することができる。
【００３４】
また、本実施形態によれば、ゲート電極Ｇの下部ＧｂはＲＩＥ法により異方的にエッチングされるので、ゲート電極Ｇのゲート長およびゲート幅、並びに、ＦＩＳＦＥＴ１のチャネル長およびチャネル幅は設計通りに形成され得る。
【００３５】
さらに、本実施形態によれば、ゲート電極Ｇの上部Ｇｔの上端部は、略直角に切り立っておらず、鈍角になっているかあるいは丸まっている。これにより、ゲート電極Ｇ上を被覆する層間絶縁膜３０は、応力を受け難くなり、応力に対して高い耐性を有することができる。その結果、本実施形態によるＭＩＳＦＥＴ１は、耐湿性等の信頼性を向上させることができる。
【００３６】
例えば、ＭＩＳＦＥＴ１が、ゲート電極Ｇとして厚み約５００ｎｍのＭｏＳｉ（ゲート長７００ｎｍ）を有し、ゲート絶縁膜２０として厚み約１０ｎｍのゲート酸化膜を有するものとする。ゲート電極Ｇの材料の上面から底面までＲＩＥ法で加工した場合、ＭＩＳＦＥＴ１のゲート−ソース間のリーク不良率は５％であった。これに対し、本実施形態のようにゲート電極Ｇの材料をＣＤＥ法およびＲＩＥ法の両方用いて加工した場合、ＭＩＳＦＥＴ１のゲート−ソース間のリーク不良率は０．５％になった。
【００３７】
また、層間絶縁膜３０のカバレージが改善したことにより、本実施形態によるＭＩＳＦＥＴ１は、耐湿加速ＰＣＴ（Pressure  Cooker  Test) 等の信頼性試験においてリーク電流の変動率を約１０％低減させることができた。このように、本実施形態によれば、ＭＩＳＦＥＴ１の信頼性を向上させることができる。
【００３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３９】
１・・・ＭＩＳＦＥＴ、１０・・・半導体基板、２０・・・ゲート絶縁膜、３０、４０・・・層間絶縁膜、Ｇ・・・ゲート電極、Ｓ・・・ソース層、Ｄ・・・ドレイン層、ＥＸＴｓ・・・エクステンション層、ＥＸＴｄ・・・エクステンション層
【図１】
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【図２】
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【図３】
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