(57)【要約】【課題】信頼性を向上させることができる半導体装置および半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置は、第１基板と、第２基板とを備える。第１基板は、表面に第１電極を備える。第２基板は、第１基板に貼合される表層の絶縁層に、第１電極に接続される第２電極を備え、絶縁層の表面における第２電極を囲んで内包する内包領域に、バリアメタル膜を備える。また、第１電極は、第２電極と接続される側の表面積が、第２電極の第１電極と接続される側の表面積よりも大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面に第１電極を備える第１基板と、
前記第１基板に貼合される表層の絶縁層に、前記第１電極に接続される第２電極を備え、前記絶縁層の表面における前記第２電極を囲んで内包する内包領域に、バリアメタル膜を備える第２基板と
を備えることを特徴とする半導体装置。
【請求項２】
前記第１電極は、
前記第２電極と接続される側の表面積が、前記第２電極の前記第１電極と接続される側の表面積よりも大きい
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記バリアメタル膜は、
前記第２電極の前記第１電極と接続される側の表面を被覆する
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
基板表層の絶縁層の表面から、前記基板の内部へ向けてビアホールを形成する工程と、
前記絶縁層の表面における前記ビアホールの開口部を囲んで内包する内包領域の表面を当該内包領域以外の領域の表面から後退させる工程と、
前記ビアホールの内面および前記絶縁層の表面にバリアメタル膜を形成する工程と、
前記バリアメタル膜が形成された前記ビアホール内および前記絶縁層上に、電極材料を積層する工程と、
平坦化処理によって、前記内包領域上の前記バリアメタル膜の表面と、前記絶縁層における前記内包領域以外の領域の表面とを面一にする工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
基板表層の絶縁層の表面から、前記基板の内部へ向けてビアホールを形成する工程と、
前記ビアホールの内面および前記絶縁層の表面にバリアメタル膜を形成する工程と、
前記バリアメタル膜が形成された前記ビアホール内および前記絶縁層上に、電極材料を積層する工程と、
平坦化処理によって、前記絶縁層の表面を露出させて電極を形成する工程と、
前記平坦化処理後の前記絶縁層上に、絶縁膜を形成する工程と、
前記絶縁膜の表面における前記電極上の領域を囲んで内包する内包領域の表面を当該内包領域以外の領域の表面から後退させて、前記電極材料を露出させる工程と、
前記電極材料を露出させた前記絶縁膜の表面にバリアメタル膜を形成する工程と、
平坦化処理によって、前記内包領域上の前記バリアメタル膜の表面と、前記絶縁膜における前記内包領域以外の領域の表面とを面一にする工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体素子や集積回路が形成された基板を多段に積層して貼合することによって、占有面積を低減した半導体装置がある。各基板の貼合される表面側の絶縁層には、基板同士を貼合することによって接続される電極が設けられる。
【０００３】
かかる半導体装置は、貼合される基板に合わせズレが生じた場合、一方の電極の材料が他方の基板の絶縁層へ拡散し、これに起因して、電極からの電流のリークや、基板の接合不良などが発生して信頼性が低下することがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１６８４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、信頼性を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１基板と、第２基板とを備える。第１基板は、表面に第１電極を備える。第２基板は、前記第１基板に貼合される表層の絶縁層に、前記第１電極に接続される第２電極を備え、前記絶縁層の表面における前記第２電極を囲んで内包する内包領域に、バリアメタル膜を備える。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る半導体装置の断面構造を示す説明図。
【図２】図２は、第１実施形態に係る第２基板の製造工程を示す説明図。
【図３】図３は、第１実施形態に係る第２基板の製造工程を示す説明図。
【図４】図４は、第１実施形態に係る第１基板の製造工程を示す説明図。
【図５】図５は、第１実施形態の変形例に係る半導体装置の断面構造を示す説明図。
【図６】図６は、第２実施形態に係る半導体装置の断面構造を示す説明図。
【図７】図７は、第２実施形態に係る第２基板の製造工程を示す説明図。
【図８】図８は、第２実施形態に係る第２基板の製造工程を示す説明図。
【図９】図９は、第２実施形態の変形例に係る半導体装置の断面構造を示す説明図。
【図１０】図１０は、第３実施形態に係る半導体装置の断面構造を示す説明図。
【図１１】図１１は、第３実施形態に係る第２基板の製造工程を示す説明図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体装置１の断面構造を示す説明図である。図１に（ａ）で示すように、半導体装置１は、第１基板１０と第２基板２０とを備え、第２基板２０上に第１基板１０を積層して貼合することによって製造される。
【００１０】
なお、第１基板１０は、例えば、裏面照射型イメージセンサなどの半導体素子が設けられる半導体層を備え、第２基板２０は、例えば、ロジック回路などの集積回路が設けられる半導体層を備えるが、図１では、かかる半導体層の図示を省略している。
【００１１】
第１基板１０は、半導体素子などが設けられる半導体層（図示略）の下側に、層間絶縁膜１２を備え、層間絶縁膜１２の下面にエッチングストッパ膜１３を備え、エッチングストッパ膜１３の下面に第１フィールド層１４を備える。
【００１２】
層間絶縁膜１２は、例えば、酸化シリコンによって形成され、内部に半導体素子などと接続される配線１１が設けられる。配線１１は、銅によって形成される所謂カッパー配線である。
【００１３】
エッチングストッパ膜１３は、例えば、窒化シリコンによって形成され、後述する第１電極１５用のビアホール４２（図４参照）をエッチングによって形成する場合に、エッチングによる配線１１のオーバーエッチングを防止する膜である。
【００１４】
第１フィールド層１４は、例えば、ＴＥＯＳ（テトラエトキシシラン）によって形成され、内部に第１電極１５が設けられる絶縁層である。第１電極１５は、例えば、銅によって形成され、下面を除く周面がバリアメタル膜１６によって被覆される。
【００１５】
バリアメタル膜１６は、例えば、窒化チタンによって形成され、第１電極１５の材料である銅が第１フィールド層１４へ拡散することを抑制する膜である。このように、第１基板１０は、第２基板２０との貼合面となる側の表面（ここでは、下面）に第１電極１５を備える。
【００１６】
また、第２基板２０は、集積回路などが設けられる半導体層（図示略）の上側に、層間絶縁膜２２を備え、層間絶縁膜２２の上面にエッチングストッパ膜２３を備え、エッチングストッパ膜２３の上面に第２フィールド層２４を備える。
【００１７】
層間絶縁膜２２は、例えば、酸化シリコンによって形成され、内部に集積回路などと接続される配線２１が設けられる。配線２１は、銅によって形成される所謂カッパー配線である。
【００１８】
エッチングストッパ膜２３は、例えば、窒化シリコンによって形成され、後述する第２電極２５用のビアホール４１をエッチングによって形成する場合に、エッチングによる配線２１のオーバーエッチングを防止する膜である。
【００１９】
第２フィールド層２４は、例えば、ＴＥＯＳによって形成され、内部に第２電極２５が設けられる絶縁層である。第２電極２５は、例えば、銅によって形成され、上面を除く周面がバリアメタル膜２６によって被覆される。
【００２０】
バリアメタル膜２６は、例えば、窒化チタンによって形成され、第１電極１５の材料である銅が第２フィールド層２４へ拡散することを抑制する膜である。かかる第２基板２０のバリアメタル膜２６は、第２フィールド層２４の表面における第２電極２５を内包する領域まで延在する。
【００２１】
このように、第２基板２０は、第１基板１０に貼合される表層の第２フィールド層２４に、第１電極１５に接続される第２電極２５を備え、第２フィールド層２４の表面における第２電極２５を内包する領域に、バリアメタル膜２６を備える。
【００２２】
ここで、バリアメタル膜２６における第２フィールド層２４の表面に露出する部位は、第１基板１０と第２基板２０とが貼合される場合に、第１電極１５の接続面（下面）を内包可能な面積を有する。つまり、第２フィールド層２４の表面（上面）側におけるバリアメタル膜２６の面積と第２電極２５の接続面（上面）の面積とを足し合わせた面積は、第１電極１５の接続面（下面）の面積よりも大きい。
【００２３】
これにより、半導体装置１は、貼合される第１基板１０および第２基板２０に合わせズレが生じても、第１電極１５の銅が第２フィールド層２４へ拡散することを防止することができる。
【００２４】
具体的には、図１に（ｂ）に示すように、半導体装置１は、第１基板１０と第２基板２０とが貼合された場合に、第１基板１０および第２基板２０に多少の合わせズレが生じることがある。
【００２５】
かかる場合であっても、半導体装置１は、第１電極１５の下面と、第２フィールド層２４との間に介在するバリアメタル膜２６によって、第１電極１５の銅が第２フィールド層２４側へ拡散することを防止することができる。
【００２６】
したがって、半導体装置１は、第２フィールド層２４への銅の拡散に起因した、第１電極１５から第２フィールド層２４への電流のリークや、第１基板１０と第２基板２０との接合不良が発生することを防止することにより、信頼性を向上させることができる。
【００２７】
また、半導体装置１の第１電極１５は、第２電極２５と接続される側の表面積が、第２電極２５の第１電極１５と接続される側の表面積よりも大きい。これにより、半導体装置１は、貼合される第１基板１０および第２基板２０に多少の合わせズレが生じた場合であっても、第２電極２５の上面が第１電極１５の下面内の何れかの箇所で接続される。
【００２８】
このように、半導体装置１は、第１基板１０および第２基板２０に多少の合わせズレが生じても、第２電極２５の銅が第１フィールド層１４と接触することを防止することによって、第２電極２５から第１フィールド層１４への銅の拡散を防止することができる。
【００２９】
したがって、半導体装置１は、第１フィールド層１４への銅の拡散に起因した、第２電極２５から第１フィールド層１４への電流のリークや、第１基板１０と第２基板２０との接合不良が発生することを防止することにより、信頼性を向上させることができる。
【００３０】
次に、図２〜図４を参照して、半導体装置１の製造方法について説明する。なお、半導体装置１の製造工程のうち、第１電極１５、第２電極２５、およびバリアメタル膜１６，２６の形成工程以外の工程は、一般的な半導体装置の製造工程と同様である。
【００３１】
このため、ここでは、未完成の第１基板１０に、第１電極１５およびバリアメタル膜１６を形成する工程と、未完成の第２基板２０に、第２電極２５およびバリアメタル膜２６を形成する工程とを説明し、その他の製造工程については、その説明を省略する。図２および図３は、第１実施形態に係る第２基板２０の製造工程を示す説明図であり、図４は、第１実施形態に係る第１基板１０の製造工程を示す説明図である。
【００３２】
第２基板２０を製造する場合、図２に（ａ）で示すように、半導体層（図示略）上に、配線２１が設けられた層間絶縁膜２２、エッチングストッパ膜２３、および第２フィールド層２４が順次積層された未完成の第２基板２０を用意する。
【００３３】
続いて、図２に（ｂ）で示すように、第２フィールド層２４の表面にレジスト３１を塗布し、フォトリソグラフィーによってレジスト３１をパターニングすることにより、第２電極２５の形成位置上のレジスト３１を選択的に除去する。
【００３４】
その後、パターニングされたレジスト３１をマスクとして使用した異方性のエッチングを行うことによって、図２に（ｃ）で示すように、第２フィールド層２４の表面から配線２１の表面まで達するビアホール４１を形成する。
【００３５】
ここでは、レジスト３１が除去された部分の第２フィールド層２４に対して、例えば、異方性のドライエッチングを行うことにより、エッチングストッパ膜２３の表面を露出させる。その後、表面が露出した部分のエッチングストッパ膜２３を、例えば、異方性のウェットエッチングによって除去することにより、配線２１の表面を露出させて、ビアホール４１を形成し、レジスト３１を除去する。
【００３６】
続いて、第２フィールド層２４の表面に、再度、レジスト３２を塗布する。そして、フォトリソグラフィーによってレジスト３２をパターニングすることによって、図３に（ａ）で示すように、第２フィールド層２４の表面におけるビアホール４１の開口部を囲んで内包する内包領域Ｅ１上のレジスト３２を選択的に除去する。
【００３７】
その後、図３に（ｂ）で示すように、レジスト３２をマスクとして使用した異方性のエッチングを行うことによって、第２フィールド層２４の表面のうち、内包領域Ｅ１の表面を、内包領域Ｅ１以外の表面から後退させる。
【００３８】
続いて、図３に（ｃ）で示すように、ビアホール４１の内面および第２フィールド層２４の表面に、例えば、窒化チタン膜を成膜することによって、バリアメタル膜２６を形成する。その後、バリアメタル膜２６が形成されたビアホール４１内および第２フィールド層２４上に、第２電極２５（図１参照）の材料である銅の層５０を積層する。
【００３９】
最後に、例えば、ＣＭＰ（Chemical  Mechanical  Polishing）などの平坦化処理によって、第２基板２０を銅の層５０の表面から厚さｄ１の分だけ薄化し、内包領域Ｅ１上のバリアメタル膜２６の表面と、第２フィールド層２４における内包領域Ｅ１以外の領域の表面とを面一にする。これにより、図１に示す第２基板２０が完成する。
【００４０】
また、第１基板１０を製造する場合、図４に（ａ）で示すように、半導体層（図示略）上に、配線１１が設けられた層間絶縁膜１２、エッチングストッパ膜１３、および第１フィールド層１４が順次積層された未完成の第１基板１０を用意する。
【００４１】
そして、第２基板２０にビアホール４１を形成する工程と同様の工程（図２の（ａ），（ｂ）参照）によって、第１フィールド層１４の表面から配線１１の表面まで達するビアホール４２を形成する。ここでは、第２基板２０のビアホール４１と同じ形状およびサイズのビアホール４２を形成する。
【００４２】
続いて、第１フィールド層１４の表面に、再度、レジスト３３を塗布する。そして、フォトリソグラフィーによってレジスト３３をパターニングすることによって、第１フィールド層１４の表面におけるビアホール４２の開口部を囲んで内包する内包領域Ｅ２上のレジスト３３を選択的に除去する。
【００４３】
その後、図４に（ｂ）で示すように、レジスト３３をマスクとして使用した異方性のエッチングを行うことによって、第１フィールド層１４の表面のうち、内包領域Ｅ２の表面を、内包領域Ｅ２以外の表面から後退させる。
【００４４】
続いて、レジスト３３を除去した後、図４に（ｃ）で示すように、ビアホール４２の内面および第１フィールド層１４の表面に、例えば、窒化チタン膜を成膜することによって、バリアメタル膜１６を形成する。その後、バリアメタル膜１６が形成されたビアホール４２内および第１フィールド層１４上に、第１電極１５（図１参照）の材料である銅の層５０を積層する。
【００４５】
最後に、例えば、ＣＭＰなどの平坦化処理によって、第１基板１０を銅の層５０の表面から厚さｄ２の分だけ薄化する。これにより、図１に示すような、第２電極２５と接続される側の表面積が、第２電極２５の第１電極１５と接続される側の表面積よりも大きな第１電極１５を備える第１基板１０が完成する。
【００４６】
なお、第１実施形態では、第１電極１５の第２電極２５と接続される側の表面積が、第２電極２５の第１電極１５と接続される側の表面積よりも大きい場合を例に挙げて説明したが、第１電極１５の形状は、これに限定されるものではない。
【００４７】
ここで、図５を参照して、第１実施形態の変形例に係る半導体装置１ａについて説明する。図５は、第１実施形態の変形例に係る半導体装置１ａの断面構造を示す説明図である。なお、ここでは、図５に示す構成要素のうち、図１に示す構成要素と同一の構成要素については、図１に示す符号と同一の符号を付することにより、その説明を省略する。
【００４８】
図５に示すように、半導体装置１ａは、第１基板１０ａの断面構造が図１に示す半導体装置１とは異なる。具体的には、半導体装置１ａの第１基板１０ａは、第２基板２０と同じ形状の第１電極１５ａおよびバリアメタル膜１６ａを備える。これに伴い、第１フィールド層１４ａは、第２フィールド層２４と同一の形状となっている。
【００４９】
ここで、バリアメタル膜２６における第２フィールド層２４の表面（上面）側に露出する部位は、第１基板１０ａと第２基板２０とが貼合される場合に、第１電極１５ａの接続面（下面）を内包可能な面積を有する。つまり、第２フィールド層２４の表面（上面）側におけるバリアメタル膜２６の面積と第２電極２５の接続面（上面）の面積とを足し合わせた面積は、第１電極１５ａの接続面（下面）の面積よりも大きい。
【００５０】
同様に、バリアメタル膜１６ａにおける第１フィールド層１４ａの表面（下面）側に露出する部位は、第２基板２０と第１基板１０ａとが貼合される場合に、第２電極２５の接続面（上面）を内包可能な面積を有する。つまり、第１フィールド層１４ａの表面（下面）側におけるバリアメタル膜１６ａの面積と第１電極１５ａの接続面（下面）の面積とを足し合わせた面積は、第２電極２５の接続面（上面）の面積よりも大きい。
【００５１】
このため、半導体装置１ａは、図５に示すように、貼合される第１基板１０ａおよび第２基板２０に合わせズレが生じた場合に、第１電極１５ａと第２フィールド層２４との間には、バリアメタル膜２６が介在する。また、第２電極２５と第１フィールド層１４ａとの間には、バリアメタル膜１６ａが介在する。
【００５２】
これにより、半導体装置１ａは、第１基板１０ａおよび第２基板２０に合わせズレが生じた場合に、第１電極１５ａから第２フィールド層２４への銅の拡散、および第２電極２５から第１フィールド層１４ａへの銅の拡散を防止することができる。
【００５３】
したがって、半導体装置１ａは、第１フィールド層１４ａおよび第２フィールド層２４への銅の拡散による電流のリークや、第１基板１０ａおよび第２基板２０の接合不良を防止することによって、信頼性を向上させることができる。
【００５４】
なお、図１に示す半導体装置１および図５に示す半導体装置１ａは、第１実施形態に係る半導体装置の一例であり、さらなる変形が可能である。例えば、第１実施形態に係る半導体装置は、図１に示す第１電極１５およびバリアメタル膜１６を第２基板２０が備え、第２電極２５およびバリアメタル膜２６を第１基板１０が備える構成であってもよい。
【００５５】
上述したように、第１実施形態に係る半導体装置は、表面に第１電極を備える第１基板と、第１基板に貼合される表層の絶縁層に第２電極を備え、絶縁層の表面における第２電極の周囲を囲む領域に、バリアメタル膜を有する第２基板とを備える。
【００５６】
これにより、第１実施形態に係る半導体装置は、貼合される第１基板および第２基板に合わせズレが生じた場合に、第１電極から第２基板表層の絶縁層へ電極材料が拡散することを防止することができる。したがって、第１実施形態に係る半導体装置は、絶縁層への電極材料の拡散に起因した電流のリークや、基板の貼合不良を防止することにより、信頼性を向上させることができる。
【００５７】
（第２実施形態）
次に、図６を参照して、第２実施形態に係る半導体装置１ｂについて説明する。図６は、第２実施形態に係る半導体装置１ｂの断面構造を示す説明図である。なお、ここでは、図６に示す構成要素のうち、図１に示す構成要素と同一の構成要素については、図１に示す符号と同一の符号を付することにより、その説明を省略する。
【００５８】
図６に（ａ）で示すように、半導体装置１ｂは、第１基板１０と第２基板２０ｂとを備え、第２基板２０ｂ上に第１基板１０を積層して貼合することによって製造される。かかる半導体装置１ｂは、第２基板２０ｂの第２電極２５ｂおよびバリアメタル膜２６ｂの形状が図１に示す第２基板２０とは異なる。
【００５９】
具体的には、第２電極２５ｂは、側面および底面に加え、上面がバリアメタル膜２６ｂによって被覆されている。これに伴い第２電極２５ｂは、図１に示す第２電極２５に比べて、上面に設けられるバリアメタル膜２６ｂの厚さの分だけ、厚さ方向の長さが短い。
【００６０】
また、バリアメタル膜２６ｂは、第２電極２５ｂの上面を被覆する部位の周囲まで延在する。つまり、バリアメタル膜２６ｂは、図１に示すバリアメタル膜２６と同様に、第２フィールド層２４の表面における第２電極２５ｂを内包する内包領域にも設けられる。
【００６１】
また、バリアメタル膜２６ｂにおける第２フィールド層２４の表面（上面）側に露出する部位は、第１基板１０と第２基板２０ｂとが貼合される場合に、第１電極１５の接続面（下面）を内包可能な面積を有する。つまり、第２フィールド層２４の表面（上面）側におけるバリアメタル膜２６ｂの面積は、第１電極１５の接続面（下面）の面積よりも大きい。
【００６２】
このため、半導体装置１ｂは、図６に（ｂ）で示すように、貼合される第１基板１０および第２基板２０ｂに合わせズレが生じた場合に、第１電極１５の下面と、第２フィールド層２４との間にバリアメタル膜２６ｂが介在することになる。
【００６３】
かかる半導体装置１ｂによれば、第１基板１０および第２基板２０ｂに合わせズレが生じた場合に、第１電極１５の銅が第２フィールド層２４へ拡散することを防止することができる。したがって、半導体装置１ｂは、第２フィールド層２４への銅の拡散に起因した、第１電極１５から第２フィールド層２４への電流のリークや、第１基板１０と第２基板２０ｂとの接合不良が発生することを防止することにより、信頼性を向上させることができる。
【００６４】
次に、図７および図８を参照して、半導体装置１ｂの製造方法について説明する。なお、半導体装置１ｂの製造工程のうち、第２基板２０ｂの製造工程以外の工程は、第１実施形態の半導体装置１の製造工程と同様である。このため、ここでは、第２基板２０ｂの製造工程について説明し、その他の製造工程については、その説明を省略する。
【００６５】
図７および図８は、第２実施形態に係る第２基板２０ｂの製造工程を示す説明図である。第２基板２０ｂを製造する場合、図７に（ａ）で示すように、半導体層（図示略）上に、配線２１が設けられた層間絶縁膜２２、エッチングストッパ膜２３、および第２フィールド層２４が順次積層された未完成の第２基板２０ｂを用意する。
【００６６】
続いて、図２に示す工程と同様の工程によって、第２フィールド層２４の表面から配線２１の表面まで達するビアホール４１を形成する。その後、ビアホール４１の内面および第２フィールド層２４の表面にバリアメタル膜２６ｂを形成する。
【００６７】
続いて、図７に（ｂ）で示すように、ビアホール４１の内部および第２フィールド層２４上に、第２電極２５ｂ（図６参照）の材料である銅の層５０を積層する。その後、図７に（ｃ）で示すように、例えば、ＣＭＰなどの平坦化処理によって、第２フィールド層２４の表面を露出させる。これにより、第２電極２５ｂが形成される。
【００６８】
続いて、図８に（ａ）で示すように、第２フィールド層２４上にＴＥＯＳ膜を積層することによって、第２フィールド層２４の厚さを増大させる。その後、第２フィールド層２４の表面にレジスト３４を塗布し、フォトリソグラフィーによってレジスト３４をパターニングして、第２フィールド層２４の表面における第２電極２５ｂ上の領域を内包する内包領域Ｅ３上のレジスト３４を選択的に除去する。
【００６９】
続いて、図８に（ｂ）で示すように、パターニングされたレジスト３４をマスクとして使用した異方性のエッチングを行うことによって、第２フィールド層２４の表面のうち、内包領域Ｅ３の表面を、内包領域Ｅ３以外の表面から後退させる。その後、図８に（ｃ）で示すように、第２フィールド層２４および第２電極２５ｂ上に、バリアメタル膜２６ｂを形成する。
【００７０】
最後に、例えば、ＣＭＰなどの平坦化処理によって、第２基板２０ｂを上面側から厚さｄ３の分だけ薄化し、内包領域Ｅ３上のバリアメタル膜２６ｂの表面と、第２フィールド層２４における内包領域Ｅ３以外の領域の表面とを面一にする。これにより、図６に示す第２基板２０ｂが完成する。
【００７１】
なお、第２実施形態では、第１電極１５の第２電極２５ｂと接続される側の表面積が、第２電極２５ｂの第１電極１５と接続される側の表面積よりも大きい場合を例に挙げて説明したが、第１電極１５の形状は、これに限定されるものではない。
【００７２】
ここで、図９を参照して、第２実施形態の変形例に係る半導体装置１ｃについて説明する。図９は、第２実施形態の変形例に係る半導体装置１ｃの断面構造を示す説明図である。なお、ここでは、図９に示す構成要素のうち、図６に示す構成要素と同一の構成要素については、図６に示す符号と同一の符号を付することにより、その説明を省略する。
【００７３】
図９に示すように、半導体装置１ｃは、第１基板１０ｃの断面構造が図６に示す半導体装置１ｂとは異なる。具体的には、半導体装置１ｃの第１基板１０ｃは、第２基板２０ｂと同じ形状の第１電極１５ｃおよびバリアメタル膜１６ｃを備える。これに伴い、第１フィールド層１４ｃは、第２フィールド層２４と同一の形状となっている。
【００７４】
ここで、バリアメタル膜２６ｂにおける第２フィールド層２４の表面（上面）側に露出する部位は、第１基板１０ｃと第２基板２０ｂとが貼合される場合に、第１電極１５ｃの接続面（下面）を内包可能な面積を有する。つまり、第２フィールド層２４の表面（上面）側におけるバリアメタル膜２６ｂの面積は、第１電極１５ｃの接続面（下面）の面積よりも大きい。
【００７５】
同様に、バリアメタル膜１６ｃにおける第１フィールド層１４ｃの表面（下面）側に露出する部位は、第２基板２０ｂと第１基板１０ｃとが貼合される場合に、第２電極２５ｂの接続面（上面）を内包可能な面積を有する。つまり、第１フィールド層１４ｃの表面（下面）側におけるバリアメタル膜１６ｃの面積は、第２電極２５ｂの接続面（上面）の面積よりも大きい。
【００７６】
このため、半導体装置１ｃは、図９に示すように、貼合される第１基板１０ｃおよび第２基板２０ｂに合わせズレが生じた場合に、第１電極１５ｃと第２フィールド層２４との間には、バリアメタル膜１６ｃ，２６ｂが介在する。また、第２電極２５ｂと第１フィールド層１４ｃとの間にも、バリアメタル膜１６ｃ，２６ｂが介在する。
【００７７】
これにより、半導体装置１ｃは、第１基板１０ｃおよび第２基板２０ｂに合わせズレが生じた場合に、第１電極１５ｃから第２フィールド層２４への銅の拡散、および第２電極２５ｂから第１フィールド層１４ｃへの銅の拡散を防止することができる。
【００７８】
したがって、半導体装置１ｃは、第１フィールド層１４ｃおよび第２フィールド層２４への銅の拡散による電流のリークや、第１基板１０ｃおよび第２基板２０ｂの接合不良を防止することによって、信頼性を向上させることができる。
【００７９】
なお、図６に示す半導体装置１ｂおよび図９に示す半導体装置１ｃは、第２実施形態に係る半導体装置の一例であり、さらなる変形が可能である。例えば、第２実施形態に係る半導体装置は、図６に示す第１電極１５およびバリアメタル膜１６を第２基板２０ｂが備え、第２電極２５ｂおよびバリアメタル膜２６ｂを第１基板１０が備える構成であってもよい。
【００８０】
上述したように、第２実施形態に係る半導体装置は、表面に第１電極を備える第１基板と、第１基板に貼合される表層の絶縁層に第２電極を備え、絶縁層の表面における第２電極の周囲を囲む領域および第２電極の表面に、バリアメタル膜を有する第２基板とを備える。
【００８１】
これにより、第２実施形態に係る半導体装置は、貼合される第１基板および第２基板に合わせズレが生じた場合に、第１電極から第２基板表層の絶縁層へ電極材料が拡散することを防止することができる。
【００８２】
また、第２実施形態に係る半導体装置は、第２電極がバリアメタル膜によって被覆されるので、第２電極の材料がバリアメタル膜の外部に漏れだすことを防止することができる。したがって、第２実施形態に係る半導体装置は、絶縁層への電極材料の拡散に起因した電流のリークや、基板の貼合不良を防止することにより、信頼性を向上させることができる。
【００８３】
（第３実施形態）
次に、図１０を参照して、第３実施形態に係る半導体装置１ｄについて説明する。図１０は、第３実施形態に係る半導体装置１ｄの断面構造を示す説明図である。なお、ここでは、図１０に示す構成要素のうち、図１に示す構成要素と同一の構成要素については、図１に示す符号と同一の符号を付することにより、その説明を省略する。
【００８４】
図１０に（ａ）で示すように、半導体装置１ｄは、第１基板１０ｄと第２基板２０ｄとを備え、第２基板２０ｄ上に第１基板１０ｄを積層して貼合することによって製造される。かかる半導体装置１ｄの第１基板１０ｄに設けられる第１電極１５および第２基板２０ｄに設けられる第２電極２５ｄは、図１に示す第１電極１５と同一の形状である。
【００８５】
つまり、第１電極１５は、第１フィールド層１４ｄ内部における厚さ方向の中央位置から配線１１側の部位よりも、第２電極２５ｄ側の部位の方が幅広となっている。同様に、第２電極２５ｄは、第２フィールド層２４ｄ内部における厚さ方向の中央位置から配線２１側の部位よりも、第１電極１５側の部位の方が幅広になっている。これにより、半導体装置１ｄは、第１電極１５と第２電極２５ｄとの接続面を拡張することで、第１電極１５と第２電極２５ｄとの接続抵抗を低減することができる。
【００８６】
さらに、第１基板１０ｄ側のバリアメタル膜１６ｄは、第１電極１５の下面を除く周面を被覆すると共に、第１フィールド層１４ｄの下面における第１電極１５を囲んで内包する領域にまで延在する。同様に、第２基板２０ｄ側のバリアメタル膜２６ｄは、第２電極２５ｄの上面を除く周面を被覆すると共に、第２フィールド層２４ｄの上面における第２電極２５ｄを囲んで内包する領域にまで延在する。
【００８７】
ここで、バリアメタル膜２６ｄにおける第２フィールド層２４ｄの表面（上面）側に露出する部位は、第１基板１０ｄと第２基板２０ｄとが貼合される場合に、第１電極１５の接続面（下面）を内包可能な面積を有する。つまり、第２フィールド層２４ｄの表面（上面）側におけるバリアメタル膜２６ｄの面積と第２電極２５ｄの接続面（上面）の面積とを足し合わせた面積は、第１電極１５の接続面（下面）の面積よりも大きい。
【００８８】
同様に、バリアメタル膜１６ｄにおける第１フィールド層１４ｄの表面（下面）側に露出する部位は、第２基板２０ｄと第１基板１０ｄとが貼合される場合に、第２電極２５ｄの接続面（上面）を内包可能な面積を有する。つまり、第１フィールド層１４ｄの表面（下面）側におけるバリアメタル膜１６ｄの面積と第１電極１５の接続面（下面）の面積とを足し合わせた面積は、第２電極２５ｄの接続面（上面）の面積よりも大きい。
【００８９】
このため、半導体装置１ｄは、図１０に（ｂ）で示すように、貼合される第１基板１０ｄおよび第２基板２０ｄに合わせズレが生じた場合に、第１電極１５と第２フィールド層２４ｄとの間に、バリアメタル膜２６ｄが介在する。また、第２電極２５ｄと第１フィールド層１４ｄとの間には、バリアメタル膜１６ｄが介在する。
【００９０】
これにより、半導体装置１ｄは、第１基板１０ｄおよび第２基板２０ｄに合わせズレが生じた場合に、第１電極１５から第２フィールド層２４ｄへの銅の拡散、および第２電極２５ｄから第１フィールド層１４ｄへの銅の拡散を防止することができる。
【００９１】
したがって、半導体装置１ｄは、第１フィールド層１４ｄおよび第２フィールド層２４ｄへの銅の拡散による電流のリークや、第１基板１０ｄおよび第２基板２０ｄの接合不良を防止することによって、信頼性を向上させることができる。
【００９２】
次に、図１１を参照して、第３実施形態に係る半導体装置１ｄの製造方法について説明する。なお、半導体装置１ｄの製造工程のうち、第１電極１５、第２電極２５ｄ、およびバリアメタル膜１６ｄ，２６ｄの形成工程以外の工程は、第１実施形態に係る半導体装置１の製造工程と同様である。
【００９３】
そして、第１電極１５およびバリアメタル膜１６ｄと、第２電極２５ｄおよびバリアメタル膜２６ｄとは、同一の製造工程によって形成することが可能である。このため、ここでは、第２電極２５ｄおよびバリアメタル膜２６ｄを形成する製造工程について説明する。
【００９４】
第２基板２０ｄに第２電極２５ｄおよびバリアメタル膜２６ｄを形成する場合には、図１１に（ａ）で示すように、第２フィールド層２４ｄに、ビアホール４２を形成する。ここでは、図４の（ａ），（ｂ）に示す工程と同じ工程により、第２フィールド層２４ｄの上面から第２フィールド層２４ｄの厚さ方向中央位置までが幅広となり、第２フィールド層２４ｄの厚さ方向中央位置から下面までが幅狭となるビアホール４２を形成する。
【００９５】
続いて、第２フィールド層２４ｄの最上面におけるビアホール４２の上部開口を囲んで内包する領域の表面を、例えば、選択的な異方性エッチングによって後退させることにより、図１１に（ｂ）で示すように、ビアホール４２の上部の幅を拡張する。
【００９６】
その後、図１１に（ｃ）で示すように、ビアホール４２および第２フィールド層２４ｄの表面にバリアメタル膜２６ｄを形成した後、バリアメタル膜２６ｄ上に銅の層５０を積層する。最後に、例えば、ＣＭＰなどの平坦化処理によって、第２基板２０ｄを銅の層５０の表面から厚さｄ４の分だけ薄化する。これにより、図１０に示すような第２電極２５ｄとバリアメタル膜２６ｄとを備える第２基板２０ｄが完成する。
【００９７】
上述したように、第３実施形態に係る半導体装置は、第１基板および第２基板の貼合される表層の絶縁層に、それぞれ電極を備える。各電極は、対向する位置に設けられ、第１基板および第２基板が貼合されることによって接続される接続面側の寸法が、基板内部側の寸法よりも大きい。これにより、第３実施形態に係る半導体装置は、第１基板側の電極と、第２基板側の電極との接続抵抗を低減することができる。
【００９８】
さらに、第３実施形態に係る半導体装置は、各電極の表面を除く周面、および絶縁層の表面における電極の周りを囲んで内包する領域の表面を被覆するバリアメタル膜を備える。これにより、第３実施形態に係る半導体装置は、貼合される第１基板および第２基板に合わせズレが生じても、第１基板側の電極から第２基板側の絶縁層へ、および、第２基板側の電極から第１基板側の絶縁層への電極材料の拡散を防止することができる。
【００９９】
したがって、第３実施形態に係る半導体装置によれば、絶縁層への電極材料の拡散に起因した電流のリークや、基板の貼合不良を防止することにより、信頼性を向上させることができる。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
１，１ａ，１ｂ，１ｃ，１ｄ  半導体装置、  １０，１０ａ，１０ｃ，１０ｄ  第１基板、  １１，２１  配線、  １２，２２  層間絶縁膜、  １３，２３  エッチングストッパ膜、  １４，１４ａ，１４ｃ，１４ｄ  第１フィールド層、  １５，１５ａ，１５ｃ，１５ｄ  第１電極、  １６，１６ａ，１６ｃ，１６ｄ，２６，２６ｂ，２６ｄ  バリアメタル膜、  ２０，２０ｂ，２０ｄ  第２基板、  ２４，２４ｄ  第２フィールド層、  ２５，２５ｂ，２５ｄ  第２電極、  ３１，３２，３３，３４  レジスト、  ４１，４２  ビアホール、  ５０  銅の層、  Ｅ１，Ｅ２，Ｅ３  内包領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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