(57)【要約】【課題】所望の周波数のクロック信号を容易に発振することが可能な半導体集積回路装置を提供する。【解決手段】１対の端子を有する水晶振動子１０７と結合して、発振を行う機能を有する半導体集積回路装置１０５は、水晶振動子１０７の一方の端子が接続される第１外部端子と、水晶振動子１０７の他方の端子が接続される第２外部端子と、発振を行うとき、第１外部端子に接続される第１端子と、第２外部端子に接続される第２端子とを有する帰還用インピーダンス素子３０５と、帰還用インピーダンス素子３０５の第１端子に接続された第１可変容量回路と、第１可変容量回路の容量値を設定する設定回路とを備える。帰還用インピーダンス素子３０５の第２端子に、測定信号を供給し、測定信号の供給に応答して、帰還用インピーダンス素子３０５の第１端子に生じる観測信号の測定信号に対する遅延時間に基づいて、設定回路により、第１可変容量回路の容量値を設定する。【選択図】図３
2016005085.tif 000002
【特許請求の範囲】
【請求項１】
１対の端子を有する水晶振動子と結合して、発振を行う機能を有する半導体集積回路装置であって、
前記半導体集積回路装置は、
前記発振を行うとき、前記水晶振動子の１対の端子のうちの一方の端子が接続される第１外部端子と、
前記発振を行うとき、前記水晶振動子の１対の端子のうちの他方の端子が接続される第２外部端子と、
前記発振を行うとき、前記第１外部端子に接続される第１端子と、前記第２外部端子に接続される第２端子とを有する帰還用インピーダンス素子と、
前記帰還用インピーダンス素子の前記第１端子に接続された第１可変容量回路と、
前記第１可変容量回路の容量値を設定する設定回路と、
を備え、
前記帰還用インピーダンス素子の前記第２端子に、第１測定信号を供給し、前記第１測定信号の供給に応答して、前記帰還用インピーダンス素子の前記第１端子に生じる第１観測信号の前記第１測定信号に対する遅延時間に基づいて、前記設定回路により、前記第１可変容量回路の容量値を設定する、半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
前記帰還用インピーダンス素子と並列に接続された能動回路と、
前記第１測定信号を前記帰還用インピーダンス素子の前記第２端子に供給するとき、前記能動回路を非活性状態にし、前記発振を行うとき、前記能動回路を活性状態にする、制御回路と、
を備えた、半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記半導体集積回路装置は、前記帰還用インピーダンス素子の前記第１端子と前記第２端子とに結合され、前記第１測定信号と前記第１観測信号との間の遅延時間に応じたデジタル値を出力する測定回路を備えた、半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置において、
前記半導体集積回路装置は、前記第１外部端子と前記第１端子とを、電気的に分離する分離回路を備えた、半導体集積回路装置。
【請求項５】
請求項２に記載の半導体集積回路装置において、
前記半導体集積回路装置は、前記帰還用インピーダンス素子の前記第２端子に接続され、前記設定回路によって、その容量値が設定される第２可変容量回路を備え、
前記帰還用インピーダンス素子の前記第１端子に、第２測定信号を供給し、前記第２測定信号の供給に応答して、前記帰還用インピーダンス素子の前記第２端子に生じる第２観測信号の前記第２測定信号に対する遅延時間に基づいて、前記設定回路により、前記第２可変容量回路の容量値を設定する、半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、
前記第１測定信号は、前記第１外部端子に供給され、前記第２測定信号は、前記第２外部端子に供給される、半導体集積回路装置。
【請求項７】
基板に実装され、前記基板に形成された配線パターンにより水晶振動子の第１端子と結合される第１外部端子と、前記水晶振動子の第２端子と結合される第２外部端子とを有する半導体集積回路装置であって、
前記半導体集積回路装置は、
前記第１外部端子に結合される第１端子と、前記第２外部端子に結合される第２端子とを有する帰還用抵抗素子と、
前記帰還用抵抗素子の前記第１端子と、前記帰還用抵抗素子の前記第２端子との間に結合された増幅回路と、
前記帰還用抵抗素子の前記第１端子に結合された第１可変容量回路と、
前記帰還用抵抗素子の前記第２端子と結合された第２可変容量回路と、
前記帰還用抵抗素子の前記第１端子と前記帰還用抵抗素子の前記第２端子とに結合され、前記帰還用抵抗素子の前記第１端子における第１信号の変化と前記帰還用抵抗素子の前記第２端子における第２信号の変化との間の時間差を求める測定回路と、
を備えた、半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置において、
前記測定回路は、前記帰還用抵抗素子の前記第１端子に測定信号が供給されたとき、前記第１信号の変化に対する前記第２信号の変化の遅延時間を測定し、前記帰還用抵抗素子の前記第２端子に測定信号が供給されたとき、前記第２信号の変化に対する前記第１信号の変化の遅延時間を測定する、半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置において、
前記第１可変容量回路および前記第２可変容量回路のそれぞれは、複数の容量素子を備え、
前記半導体集積回路装置は、設定信号に従って、前記第１可変容量回路および前記第２可変容量回路のそれぞれにおける前記複数の容量素子から容量素子を選択し、選択された容量素子を、前記帰還用抵抗素子の前記第１端子および前記帰還用抵抗素子の前記第２端子に結合させる設定回路を備えた、半導体集積回路装置。
【請求項１０】
請求項９に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
前記測定信号を形成する測定信号発生回路と、
前記帰還用抵抗素子の前記第１端子および前記第２端子と、前記第１外部端子および前記第２外部端子との間に結合され、前記測定信号発生回路が前記測定信号を形成するとき、前記帰還用抵抗素子の前記第１端子および前記第２端子と前記第１外部端子および前記第２外部端子との間を電気的に分離するスイッチ回路と、
を備え、
前記測定回路は、前記第１可変容量回路および前記第２可変容量回路のそれぞれの容量値を、遅延時間として測定する、半導体集積回路装置。
【請求項１１】
基板に形成された配線パターンに、その第１端子および第２端子が結合された水晶振動子と、前記配線パターンに、その第１外部端子および第２外部端子が結合された半導体集積回路装置とを備えた電子装置の製造方法であって、
前記半導体集積回路装置は、
前記水晶振動子を用いて発振を行うとき、前記第１外部端子に接続される第１端子と、前記第２外部端子に接続される第２端子とを有する帰還用インピーダンス素子と、
前記帰還用インピーダンス素子の前記第１端子に接続された第１可変容量回路と、
前記第１可変容量回路の容量値を設定する設定回路と、
を備え、
前記帰還用インピーダンス素子の前記第２端子に、第１測定信号を供給し、前記第１測定信号の供給に応答して、前記帰還用インピーダンス素子の前記第１端子に生じる信号の遅延時間が、所定の値になるように、前記設定回路により、前記第１可変容量回路の容量値を設定する、電子装置の製造方法。
【請求項１２】
請求項１１に記載の電子装置の製造方法において、
前記半導体集積回路装置は、前記帰還用インピーダンス素子の前記第２端子に接続され、前記設定回路によって、その容量値が設定される第２可変容量回路を備え、
前記帰還用インピーダンス素子の前記第１端子に、第２測定信号を供給し、前記第２測定信号の供給に応答して、前記帰還用インピーダンス素子の前記第２端子に生じる信号の遅延時間が、所定の値になるように、前記設定回路により、前記第２可変容量回路の容量値を設定する、電子装置の製造方法。
【請求項１３】
請求項１２に記載の電子装置の製造方法において、
前記半導体集積回路装置は、
前記帰還用インピーダンス素子と並列に接続された能動回路と、
前記第１測定信号を前記帰還用インピーダンス素子の前記第２端子に供給するとき、および前記第２測定信号を前記帰還用インピーダンス素子の前記第１端子に供給するとき、前記能動回路を非活性状態にし、前記発振を行うとき、前記能動回路を活性状態にする、制御回路と、
を備えた、電子装置の製造方法。
【請求項１４】
請求項１３に記載の電子装置の製造方法において、
前記半導体集積回路装置は、前記帰還用インピーダンス素子の前記第１端子と前記第２端子とに結合され、前記帰還用インピーダンス素子の前記第１端子における信号と前記第２端子における信号との間の遅延時間に応じたデジタル値を出力する測定回路を備え、前記測定回路が出力するデジタル値が、所定の値となるように、前記設定回路により、前記第１可変容量回路および前記第２可変容量回路のそれぞれの容量値を設定する、電子装置の製造方法。
【請求項１５】
請求項１４に記載の電子装置の製造方法において、
前記半導体集積回路装置は、前記第１可変容量回路および前記第２可変容量回路のそれぞれにおいて設定可能な容量値と、前記容量値に対応した遅延時間とを格納した不揮発性メモリを備えた、電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびそれを用いる電子装置の製造方法に関し、特に水晶振動子と結合して、発振を行う機能を有する半導体集積回路装置、および電子基板（以下、基板とも称する）に実装された水晶振動子および半導体集積回路装置を備えた電子装置の製造方法に関する。
【背景技術】
【０００２】
水晶振動子を用いて、発振を行う技術が、例えば特許文献１および特許文献２に記載されている。特許文献１には、半導体集積回路装置に、周波数調整用可変容量素子を形成し、水晶振動子を用いて発振を行う際に、発振周波数の調整を行うことが示されている。また、特許文献２には、半導体集積回路装置の外部に、水晶振動子を設け、半導体集積回路装置の内部に複数の容量を設け、水晶振動子と複数の容量素子とによって、発振回路を構成することが示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１３４０３６号公報
【特許文献２】特開２００３−２８３２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電子装置は、基板と、基板に実装された水晶振動子と、基板に実装された１個あるいは複数の半導体集積回路装置および受動素子（抵抗素子および／または容量素子）等を備えており、基板に実装されたこれらの部品によって所定の機能を達成している。この場合、水晶振動子と半導体集積回路装置とを用いて、電子装置を動作させるためのクロック信号等が形成される。
【０００５】
水晶振動子を用いて、所望の周波数のクロック信号を発振するためには、適切な容量値を有する容量素子等を、基板上の配線パターンを介して水晶振動子と半導体集積回路装置とに接続することが要求される。容量素子等を、基板に実装する場合、実装する部品数が増加し、コストアップに繋がる。また、容量素子等を実装するための面積が、基板において必要とされるため、基板の大型化が発生する。さらに、基板の配線パターンから、容量素子等の端子が剥がれてしまうこともあり、信頼性の低下にも繋がる。
【０００６】
一方、基板および／または基板上の配線パターンは、寄生抵抗および寄生容量を有している。そのため、所望の周波数のクロック信号を発振するためには、この寄生抵抗および寄生容量も考慮して、水晶振動子に接続する容量素子等の値を設定することが要求される。寄生抵抗および寄生容量を考慮して、所望の周波数のクロック信号を発振することができるようにするためには、例えば、電子装置を製造するメーカ（以下、電子装置メーカと称する）から、水晶振動子を製造するメーカ（以下、水晶振動子メーカと称する）に配線パターンが形成された基板を渡し、水晶振動子メーカにおいて、適切な容量値等を求めることが考えられる。この場合には、水晶振動子メーカでの作業が発生するため、電子装置の生産が遅れることが考えられる。さらに、基板および／または基板上の配線パターンを、電子装置メーカが変更した場合、寄生抵抗および寄生容量の値も変化する。そのため、基板および／または基板上の配線パターンを変更する度に、水晶振動子および半導体集積回路装置に接続する容量値等も変更することが要求される。すなわち、基板および／または基板上の配線パターンを変更する度に、水晶振動子メーカでの作業が発生し、さらに電子装置の生産が遅れることが危惧される。
【０００７】
特許文献１および特許文献２に示されているように、例えば容量素子を半導体集積回路装置の内部に設けることにより、基板に実装する容量素子の数を低減することが可能となる。その結果として、コストアップの抑制、実装面積の増加の抑制を図ることが可能となる。また、基板上の配線パターンと容量素子等の端子との接続箇所を低減することが可能となるため、信頼性の低下も抑制することが可能となる。
【０００８】
さらに、半導体集積回路装置の内部に設けられる容量素子を可変容量回路とし、半導体集積回路装置の外部から可変容量回路の容量値を設定することが考えられる。これにより、容量値を、半導体集積回路装置の外部から変更することで、所望の周波数のクロック信号を発振することが可能となる。しかしながら、この場合においても、適切な容量値等は、水晶振動子メーカが求めることになる。この場合、水晶振動子メーカは、半導体集積回路装置の外部から可変容量回路の容量値を変更しながら、適切な容量値を求めることになる。水晶振動子メーカからすると、不慣れな半導体集積回路装置を扱うことになり、適切な容量値を求める作業が大きな負担となることが考えられる。その結果として、水晶振動子メーカでの作業に要する時間が長くなり、さらに電子装置の生産が遅れることが考えられる。
【０００９】
特許文献１および特許文献２のいずれにおいても、水晶振動子メーカで行う作業、すなわち所望の周波数を得るための容量値等を求める作業は、意識されていない。また、水晶振動子メーカを介すことによって生じる遅れも意識されていない。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、水晶振動子と結合して、発振を行う機能を有する半導体集積回路装置は、水晶振動子の一方の端子が接続される第１外部端子と、水晶振動子の他方の端子が接続される第２外部端子とを備えている。ここで、半導体集積回路装置は、発振を行うとき、第１外部端子に接続される第１端子と第２外部端子に接続される第２端子とを有する帰還用インピーダンス素子と、帰還用インピーダンス素子の第１端子に接続された第１可変容量回路と、第１可変容量回路の容量値を設定する設定回路とを、備えている。帰還用インピーダンス素子の第２端子に、第１測定信号を供給し、この第１測定信号の供給に応答して、帰還用インピーダンス素子の第１端子に生じる第１観測信号の第１測定信号に対する遅延時間に基づいて、設定回路により、第１可変容量回路の容量値が設定される。
【００１３】
帰還用インピーダンス素子と、第１可変容量回路と、第１外部端子に付随する寄生容量とによって、遅延回路が構成されていると見なすことができる。この遅延回路の入力信号として、第１測定信号を供給することにより、遅延回路を構成する帰還用インピーダンス素子のインピーダンス値と容量回路（第１可変容量回路および第１外部端子に付随する寄生容量を含む）の容量値とによって定まる遅延時間を有する信号が、第１観測信号として発生する。この場合、遅延時間は、帰還用インピーダンス素子に接続されている第１可変容量回路と第１外部端子に付随する寄生容量の値によって変化するため、遅延時間は寄生容量の値に依存して変化すると見なすことができる。そのため、遅延時間を基にして、第１可変容量回路の容量値を設定することにより、第１外部端子に付随する寄生容量の値を考慮して、第１可変容量回路の容量値を設定することが可能となる。
【００１４】
例えば、所望の周波数のクロック信号を発振させたときの遅延時間を、予め求め、提示する。電子装置メーカにおいては、この提示された遅延時間に整合するように、設定回路によって、第１可変容量回路の容量値を設定する。これにより、電子装置メーカ自身が、適切な容量値を半導体集積回路装置に設定することが可能となる。言い換えるならば、水晶振動子メーカへ、基板を渡し、水晶振動子メーカにおいて適切な容量値を求めるようにしなくても済み、生産の遅れを減少させることが可能となる。
【００１５】
半導体集積回路装置の観点での一実施の形態においては、帰還用インピーダンス素子は、帰還用抵抗素子であり、帰還用抵抗素子の第１端子における第１信号の変化と、帰還用抵抗素子の第２端子における第２信号の変化との間の時間差を測定する測定回路が、半導体集積回路装置に設けられる。ここでの時間差は、遅延時間に相当する。第１端子における第１信号と第２端子における第２信号とを測定することにより、遅延時間を求めることが可能となるため、測定が容易となる。
【００１６】
また、電子装置の製造方法の観点に関する一実施の形態では、基板に形成された配線パターンに結合された水晶振動子と、配線パターンに結合された第１外部端子と第２外部端子を有する半導体集積回路装置とを備えた電子装置の製造方法が提供される。ここで、半導体集積回路装置は、水晶振動子を用いて発振を行うとき、第１外部端子に接続される第１端子と、第２外部端子に接続される第２端子とを有する帰還用インピーダンス素子と、帰還用インピーダンス素子の第１端子に接続された第１可変容量回路と、第１可変容量回路の容量値を設定する設定回路と、を備えている。帰還用インピーダンス素子の第２端子に、第１測定信号を供給し、第１測定信号の供給に応答して、帰還用インピーダンス素子の第１端子に生じる信号の遅延時間が、所定の値になるように、設定回路により、第１可変容量回路の容量値が設定される。
【００１７】
第１外部端子は、基板に形成された配線パターンに結合されることにより、第１外部端子には寄生容量が付随することになる。この寄生容量が付随したときに、所望の周波数のクロック信号が発振されるように、第１可変容量回路の容量値を定め、そのときの遅延時間を、所定の値として提供する。電子装置の製造方法においては、この提供された所定の値に整合するように、設定回路によって、第１可変容量の容量値を設定する。これにより、所望の周波数のクロック信号を発振することが可能な電子装置を製造することが可能となる。
【発明の効果】
【００１８】
一実施の形態によれば、所望の周波数のクロック信号を容易に発振することが可能な半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】電子装置の構成を示すブロック図である。
【図２】実施の形態１に係わる基板上での配置を示す平面図である。
【図３】実施の形態１に係わる半導体集積回路装置の構成を示すブロック図である。
【図４】実施の形態１に係わる原理を説明するための回路図である。
【図５】（Ａ）〜（Ｃ）は、実施の形態１に係わる原理を説明するための電圧波形図である。
【図６】実施の形態１に係わる遅延時間と容量値との関係を示す特性図である。
【図７】実施の形態１に係わる遅延時間の測定を説明するためのブロック図である。
【図８】実施の形態１に係わる容量値の設定を説明するためのブロック図である。
【図９】実施の形態２に係わるボードの構成を示すブロック図である。
【図１０】実施の形態２の変形例に係わるボードの構成を示すブロック図である。
【図１１】実施の形態３に係わる遅延時間と容量値との関係を示す特性図である。
【図１２】実施の形態３に係わる半導体集積回路装置の要部の構成を示す回路図である。
【図１３】実施の形態３に係わる半導体集積回路装置の要部の構成を示す回路図である。
【図１４】実施の形態４に係わるボードの構成を示すブロック図である。
【図１５】実施の形態４に係わる計測回路の構成を示すブロック図である。
【図１６】実施の形態４に係わる計測回路の他の構成を示すブロック図である。
【図１７】（Ａ）〜（Ｆ）は、実施の形態４に係わる計測回路の動作を示すタイミング図である。
【図１８】実施の形態４の変形例に係わるボードの構成を示すブロック図である。
【図１９】（Ａ）および（Ｂ）は、実施の形態５に係わるボードの構成を示すブロック図およびテーブル図である。
【図２０】（Ａ）および（Ｂ）は、実施の形態５の変形例に係わるボードの構成を示すブロック図およびテーブル図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
【００２１】
（実施の形態１）
＜電子装置＞
先ず、実施の形態１に係わる電子装置の構成を説明する。以下において説明する複数の実施の形態において、電子装置は、例として図１に示す構成を有しているものとする。図１において、１０９は、電子装置を示している。電子装置１０９は、基板１００（破線で囲まれた領域）に形成された配線パターンと、基板１００に実装された複数の半導体集積回路装置１０１〜１０５と、基板１００に実装された水晶振動子１０７と、基板１００に実装された複数の受動素子（図示せず）等を備えている。図１において、１０６および１０８は、基板１００に形成された配線パターンの例を示している。図１に示した配線パターン１０６は、複数の半導体集積回路装置１０１〜１０５間を電気的に接続する配線パターンの例であり、配線パターン１０８は、半導体集積回路装置１０５と水晶振動子１０７とを電気的に接続する配線パターンの例を示している。
【００２２】
勿論、図１に示した半導体集積回路装置１０１〜１０５、水晶振動子１０７および配線パターン１０６、１０８は、例であり、それぞれの個数および／または配置等はこれに限定されるものではない。また、図１では、半導体集積回路装置１０１〜１０５の外部端子と配線パターン１０６、１０８との間の電気的な接続、および水晶振動子１０７の端子と配線パターンと１０８との間の電気的な接続は、簡略化されているが、半導体集積回路装置１０１〜１０５および水晶振動子１０７のそれぞれの外部端子が、例えば半田により配線パターン１０６、１０８に電気的に接続されている。
【００２３】
半導体集積回路装置１０５は、配線パターン１０８を介して水晶振動子１０７に結合されており、この水晶振動子１０７を用いて、所定（所望）の周波数のクロック信号を発振する機能を有している。発振した所定の周波数のクロック信号は、半導体集積回路１０５内に設けられている回路ブロックを動作させるために用いられる。また、当該クロック信号を、他の半導体集積回路装置１０１〜１０４へ供給して、他の半導体集積回路装置を動作させるために用いてもよい。
【００２４】
図２は、図１に示した基板１００において、半導体集積回路装置１０５が配置された領域を、主に示した平面図である。半導体集積回路装置１０５は、複数の外部端子を有しているが、図２には、例として、外部端子Ｐ１〜Ｐ３、ＰＧ、Ｘ１、Ｘ２が描かれている。詳細は後で説明するが、外部端子Ｘ２（第１外部端子）、Ｘ１（第２外部端子）のそれぞれには、水晶振動子１０７の外部端子（端子）が接続され、外部端子ＰＧには、半導体集積回路装置１０５へ回路の接地電圧が供給される。
【００２５】
基板１００には、それぞれ固有のパターン形状をした複数の配線１０８ａ〜１０８ｅが形成されている。図１では、これらの配線１０８ａ〜１０８ｅが、配線パターン１０８として示されている。半導体集積回路装置１０５の外部端子Ｘ２は、配線１０８ｂに電気的に接続され、外部端子Ｘ１は、配線１０８ａに電気的に接続されている。配線１０８ａおよび１０８ｂのそれぞれは、平面的に拡がった領域（図において下側）を有したパターンとなっており、この拡がった領域に、水晶振動子１０７のそれぞれの外部端子が電気的に接続される。
【００２６】
図２には、水晶振動子１０７を、配線１０８ａ、１０８ｂに接続する前の状態が示されている。水晶振動子１０７を配線１０８ａ、１０８ｂに接続する際には、図２において、矢印で示す方向へ水晶振動子１０７を移動させ、水晶振動子１０７の外部端子と配線１０８ｂ、１０８ａとが重なった領域を、半田等で固定して、電気的に接続する。水晶振動子１０７を固定した領域の周囲を取り囲むように、配線１０８ｃが基板１００上に形成されている。この配線１０８ｃは、配線１０８ｄを介して、半導体集積回路装置１０５の外部端子ＰＧとともに、接地電圧Ｖｓの配線１０８ｅに接続されている。これにより、接地電圧Ｖｓが、配線１０８ｅを伝達して、半導体集積回路装置１０５の外部端子ＰＧに給電されるとともに、水晶振動子１０７を囲む配線１０８ｃにも給電されることになる。水晶振動子１０７を囲む配線１０８ｃが接地電圧Ｖｓにされることにより、水晶振動子１０７が動作することにより生じるノイズ等が、他の部分へ伝搬するのを防ぐことが可能となる。
【００２７】
なお、配線１０８ａ〜１０８ｅは、基板１００の一主面に形成されている。水晶振動子１０７が配置される領域に対応するところの基板１００の裏面（一主面に対向する面）には、特に制限されないが金属配線が形成されている。この裏面に形成された金属配線によって、水晶振動子１０７が発生するノイズが、基板１００の裏面側から放射されるのが低減されている。なお、以下の説明において、配線パターンが形成された基板は、ボードと称する場合もある。
【００２８】
＜半導体集積回路装置１０５の構成＞
次に、水晶振動子１０７を用いて、所定の周波数のクロック信号を発振する機能を有する半導体集積回路装置１０５の構成を説明する。図３は、実施の形態に係わる半導体集積回路装置１０５の構成を示すブロック図である。図３において、一点鎖線で囲まれた領域１０５Ｐは、半導体集積回路装置１０５のパッケージを示している、また、破線で囲まれた領域１０５ｃｈｉｐは、周知の半導体製造技術を用いて製造された半導体チップを示している。すなわち、１個の半導体チップ１０５ｃｈｉｐに、複数の回路ブロックが、周知の半導体製造技術によって形成され、パッケージ１０５Ｐによって封止されて、半導体集積回路装置１０５が構成されている。半導体集積回路装置１０５は、既に述べたように、複数の外部端子（リード端子、ボール端子）が設けられている。図３においては、これらの外部端子が、パッケージ１０５Ｐから突出するように描かれている。また、図３では、外部端子として、Ｐ１〜Ｐｚ、Ｘ２、Ｘ１、ＰＧ、Ｐｏｕｔ、Ｐｃｎｔ、Ｐｄａｔａが例として示されている。図３においては、説明に関係する外部端子Ｘ２、Ｘ１、Ｐｏｕｔ、ＰｃｎｔおよびＰｄａｔａのみが、半導体チップ１０５ｃｈｉｐと接続しているように描かれているが、残りの外部端子も半導体チップ１０５ｃｈｉｐと接続されている。
【００２９】
半導体集積回路装置１０５は、水晶振動子１０７を用いて所定の周波数のクロック信号を発振する機能だけでなく、電子装置１０９に要求される機能を実現するための特定の機能も有している。図３に示した半導体集積回路装置１０５は、大別すると、特定の機能を果たすための回路ブロックと、水晶振動子１０７を用いて発振回路を構成する回路ブロックとを備えている。図３においては、特定の機能を果たすための回路ブロックが３００として示されている。一方、発振回路を構成する回路ブロックが３０１〜３０８として示されている。発振回路によって形成された所定の周波数のクロック信号ｃｋは、この実施の形態においては、回路ブロック３００に供給されるとともに、外部端子Ｐｏｕｔに供給されている。回路ブロック３００は、特に制限されないが、このクロック信号ｃｋに従って動作し、所定の機能を果たす。外部端子Ｐｏｕｔに供給されたクロック信号ｃｋは、例えば他の半導体集積回路装置１０１〜１０４に供給され、他の半導体集積回路装置において用いられる。
【００３０】
次に、水晶振動子１０７を用いて発振回路として動作する回路ブロック３０１〜３０８について説明する。
【００３１】
図３において、３０４は、活性化信号Ｃｎｔ３によって、その動作が制御されるインバータ回路（能動回路）である。発振回路としてみた場合、インバータ回路３０４は、発振を継続させるための負性抵抗アンプとして働く。３０５および３０６のそれぞれは、インピーダンス素子であり、３０５は、発振回路としてみた場合には、帰還用インピーダンス素子として働き、３０６は、振幅制限用インピーダンス素子として働く。帰還用インピーダンス素子３０５は、１対の端子Ｔ１（第１端子）、Ｔ２（第２端子）を有し、振幅制限用インピーダンス素子３０６も、１対の端子Ｔ３（第３端子）、Ｔ４（第４端子）を有する。インバータ回路３０４は、帰還用インピーダンス素子３０５と並列に接続されている。すなわち、インバータ回路３０４の入力は帰還用インピーダンス素子３０５の端子Ｔ２に接続され、インバータ回路３０４の出力は帰還用インピーダンス素子３０５の端子Ｔ１に接続されている。また、振幅制限用インピーダンス素子３０６の端子Ｔ３は、帰還用インピーダンス素子３０５の端子Ｔ１に接続され、端子Ｔ４は、外部端子Ｘ２（第１外部端子）に接続されている。
【００３２】
帰還用インピーダンス素子３０５の端子Ｔ２（第２端子）は、外部端子Ｘ１（第２外部端子）に接続されている。また、帰還用インピーダンス素子３０５の端子Ｔ１（第１端子）は、振幅制限用インピーダンス素子３０６を介して外部端子Ｘ２（第１外部端子）に接続されていると見ることもできる。図３において、３０７および３０８のそれぞれは、可変容量回路であり、発振回路としてみた場合、負荷容量として働く。可変容量回路３０７（第２可変容量回路）は、帰還用インピーダンス素子３０５の端子Ｔ２と接地電圧との間に接続され、容量値制御信号ｓｗ１によって、端子Ｔ２と接地電圧間の容量値が変化する回路である。また、可変容量回路３０８（第１可変容量回路）は、振幅制限用インピーダンス素子３０６の端子Ｔ４と接地電圧との間に接続され、容量値制御信号ｓｗ２によって、端子Ｔ４と接地電圧間の容量値が変化する回路である。
【００３３】
インバータ回路３０４から出力されるクロック信号は、バッファ回路３０３に供給される。バッファ回路３０３は、所定のしきい値電圧を有しており、インバータ回路３０４から出力されるクロック信号の電圧を、当該所定のしきい値電圧を基準電圧として比較し、インバータ回路３０４からのクロック信号を整形し、整形したクロック信号をクロック信号ｃｋとして出力する。これにより、整形されたクロック信号ｃｋが、回路ブロック３００および外部端子Ｐｏｕｔへ供給される。図３において、３０１は、レジスタ（設定回路）である。レジスタ３０１は、外部端子Ｐｄａｔａから容量データＲｄを受信し、容量データＲｄに対応した容量値制御信号ｓｗ１、ｓｗ２を生成して、可変容量回路３０７、３０８へ供給する。これにより、可変容量回路３０７および３０８の容量値が、容量データＲｄに従った値にされる。
【００３４】
図３において、３０２は、制御回路である。制御回路３０２は、外部端子Ｐｃｎｔから、容量制御信号Ｃｎｔ１を受けると、活性化信号Ｃｎｔ３とレジスタ制御信号Ｃｎｔ２を生成し、インバータ回路３０４とレジスタ３０１へ供給する。制御回路３０２は、容量制御信号Ｃｎｔ１を受けると、インバータ回路３０４を非活性状態にする。これにより、インバータ回路３０４は、その入力に供給された信号を反転した信号を出力しなくなる。すなわち、このとき、外部端子Ｘ１あるいは帰還用インピーダンス素子３０５の端子Ｔ２に供給された信号は、帰還用インピーダンス素子３０５のみを介して、帰還用インピーダンス素子３０５の端子Ｔ１へ伝達されることになる。これにより、後で詳しく説明するが、外部端子Ｘ２に付随する寄生容量を含めて、帰還用インピーダンス素子３０５の端子Ｔ１に接続されている容量の値に応じた観測信号が得られる。
【００３５】
また、制御回路３０２は、容量制御信号Ｃｎｔ１を受けると、レジスタ制御信号Ｃｎｔ２をレジスタ３０１へ供給する。レジスタ３０１は、レジスタ制御信号Ｃｎｔ２を受けると、既に述べたように、容量データＲｄに応じた容量値制御信号ｓｗ１、ｓｗ２を生成して、可変容量回路３０７、３０８へ供給する。
【００３６】
水晶振動子１０７は、１対の端子（外部端子）を有しており、１対の端子のうち、一方の端子が、半導体集積回路装置１０５の外部端子Ｘ２に接続され、他方の端子が、外部端子Ｘ１に接続される。容量制御信号Ｃｎｔ１が外部端子Ｐｃｎｔを介して制御回路３０２に供給されていないとき、すなわち通常の動作の場合には、制御回路３０２は、インバータ回路３０４が活性状態になるような活性化信号Ｃｎｔ３を生成する。これにより、インバータ回路３０４は、その入力に供給されている信号を反転して出力する。これにより、水晶振動子１０７の共振周波数に応じたクロック信号が、インバータ回路３０４、負帰還用インピーダンス素子３０５、可変容量回路３０７、３０８、振幅制限用インピーダンス素子３０６および水晶振動子１０７によって構成される発振回路によって生成される。すなわち、水晶振動子１０７の共振周波数に応じたクロック信号が発振される。
【００３７】
＜遅延時間による容量値測定＞
基板１００および／または配線パターン１０８には、寄生容量が存在する。図３においては、外部端子Ｘ２、Ｘ１に付随する寄生容量Ｃｐ１、Ｃｐ２が破線で模式的に示されている。これらの寄生容量Ｃｐ１、Ｃｐ２のそれぞれは、外部端子Ｘ２、Ｘ１に接続された配線パターンが有する寄生容量を含んでいる。上記した発振回路により生成されるクロック信号ｃｋの周波数は、寄生容量Ｃｐ１、Ｃｐ２の値によって変化する。また、先に述べたように、基板１００および／または配線パターン１０８を変更することにより、寄生容量Ｃｐ１、Ｃｐ２の容量値は変化する。寄生容量Ｃｐ１、Ｃｐ２の容量値が、例えば４ｐＦであったものが、配線パターンを変更することにより、２ｐＦへ変化する。この寄生容量の容量値の変化に対して、所望の周波数のクロック信号ｃｋを発生させるためには、可変容量回路３０８、３０７の容量値を、例えば６ｐＦから８ｐＦへ変更することが必要とされる。すなわち、この例では、ボードの変更により、寄生容量が減少したため、可変容量回路３０８、３０７の容量値を増加させ、寄生容量を含めた容量の値が、ボードの変更前後において同じになるように補償することになる。
【００３８】
この実施の形態１においては、寄生容量を含めた容量の値を、遅延時間で表（測定）し、遅延時間が所定（所望）の値となるように、可変容量回路３０８、３０７の容量値を調整することにより、所望の周波数のクロック信号が発生するようにされる。ここでは、遅延時間によって容量値を表し、測定する原理を説明する。
【００３９】
図４は、遅延時間によって容量値を表す原理を説明するための回路図である。先ず、図４と図３との対応関係を説明しておく。図４には、図３において示したインバータ回路３０４、帰還用インピーダンス素子３０５、振幅制限用インピーダンス素子３０６、可変容量回路３０７、３０８、およびバッファ回路３０３の一例が、回路図で示されている。勿論、図３と図４とにおいて、同じ部分には同じ記号が付されている。
【００４０】
図４においては、帰還用インピーダンス素子３０５が帰還用抵抗素子Ｒｆにより構成され、振幅制限用インピーダンス素子３０６が、振幅制限用抵抗素子ＲＤによって構成されている。また、可変容量回路３０７、３０８のそれぞれは、この例では、容量素子Ｃ１〜Ｃ３とスイッチＳ１〜Ｓ３によって構成されている。すなわち、可変容量回路３０８は、振幅制限用抵抗素子ＲＤの端子Ｔ４と接地電圧Ｖｓとの間に互いに並列に接続された３個の直列回路を有している。それぞれの直列回路は、特に制限されないが、互いに同じ構成を有している。同図において最も右側に示した直列回路を例にすると、容量値制御信号ｓｗ２によりスイッチ制御されるスイッチＳ１と容量素子Ｃ１とが、端子Ｔ４と接地電圧Ｖｓとの間に直列に接続されている。残りの２個の直列回路のそれぞれも、スイッチＳ２、Ｓ３と容量素子Ｃ２、Ｃ３とが直列に接続されている。特に制限されないが、この例では、容量素子Ｃ１〜Ｃ３の容量値は互いに異なる値にされている。可変容量回路３０７も、可変容量回路３０８と同じ構成にされている。但し、可変容量回路３０７におけるスイッチＳ１〜Ｓ３は、容量値制御信号ｓｗ１によってスイッチ制御される。
【００４１】
容量値制御信号ｓｗ１、ｓｗ２のそれぞれは、１つの信号として示されているが、複数の容量値制御信号を含んでおり、複数の容量値制御信号を纏めて容量値制御信号ｓｗ１、ｓｗ２として示している。それぞれの可変容量回路３０８（３０７）において、スイッチＳ１〜Ｓ３は、互いに異なる容量値制御信号によってスイッチ制御される。これにより、可変容量回路３０８（３０７）における３個の容量素子Ｃ１〜Ｃ３が選択され、選択された容量素子が、端子Ｔ４（Ｔ２）と接地電圧Ｖｓとの間に電気的に接続される。例えば、容量素子Ｃ１、Ｃ２、Ｃ３のそれぞれの容量値を２ｐＦ、４ｐＦ、８ｐＦとした場合、容量値制御信号によってスイッチＳ１〜Ｓ３を適時選択することにより、可変容量回路３０８（３０７）の容量値は、０ｐＦ〜１４ｐＦの間で変更することができる。すなわち、容量値制御信号ｓｗ２（ｓｗ１）によって、端子Ｔ４（Ｔ２）と接地電圧Ｖｓとの間に接続される可変容量回路３０８（３０７）の容量値を０ｐＦ〜１４ｐＦの間で変更することができる。
【００４２】
帰還用抵抗素子Ｒｆの抵抗値Ｒは、例えば２００ＫΩとされ、振幅制限用抵抗素子ＲＤの抵抗値は、その値を高くしすぎると発生するクロック信号の振幅が制限されすぎるため、例えば２ＫΩとされる。一般的に、発振回路を構成する振幅制限用抵抗素子ＲＤの抵抗値は、帰還用抵抗素子Ｒｆの抵抗値Ｒの例えば１／１００程度に設定される。
【００４３】
図４には、回路図とともに、３個の電圧Ｖｘ１、Ｖｔ１、Ｖｃｋの波形が描かれている。これらの３個の電圧Ｖｘ１、Ｖｔ１、Ｖｃｋの波形のそれぞれの横軸は、時間であり、縦軸は電圧を表している。電圧Ｖｘ１の波形は、外部端子Ｘ１に供給される測定信号（第１測定信号）の電圧波形である。また、電圧Ｖｔ１の波形は、帰還用抵抗素子Ｒｆの端子Ｔ１における電圧変化を示しており、電圧Ｖｃｋの波形は、クロック信号ｃｋの電圧波形を示している。
【００４４】
外部端子Ｘ１に電圧波形Ｖｘ１に示すような、時間に沿って電圧値が矩形状に変化する測定信号を供給したとき、外部端子Ｘ２に生じる電圧波形は、式（１）で表される。ここで、Ｖｘ２は、外部端子Ｘ２に生じる電圧を表し、Ｖ０は、電圧波形Ｖｘ１の電圧を表し、Ｔは、帰還用抵抗素子Ｒｆの抵抗値Ｒと可変容量回路３０８の容量値Ｃとからなる時定数（ＲＣ）を表している。
【００４５】
水晶振動子１０７が接続される外部端子Ｘ１、Ｘ２に付随する寄生容量も含めて、発振回路が有する容量素子の容量値を測定するとき、この実施の形態においては、活性化信号Ｃｎｔ３によってインバータ回路３０４は非活性状態にされる。そのため、インバータ回路３０４は、端子Ｔ２における電圧を反転して端子Ｔ１へ伝達しない。そのため、式（１）における時定数Ｔにおける抵抗成分は、帰還用抵抗素子Ｒｆと振幅制限用抵抗素子ＲＤによって定まる。さらに、振幅制限用抵抗素子ＲＤの抵抗値は、既に述べたように、帰還用抵抗素子Ｒｆの抵抗値Ｒの１／１００程度であるため、振幅制限用抵抗素子ＲＤの抵抗値は無視することが可能であり、式（１）の時定数Ｔにおける抵抗成分は、帰還用抵抗素子Ｒｆの抵抗値Ｒとなる。
【００４６】
【数１】
2016005085.tif 000003
【００４７】
また、振幅制限用抵抗素子ＲＤの抵抗値は無視することができるため、帰還用抵抗素子Ｒｆの端子Ｔ１における電圧の変化は、外部端子Ｘ２における電圧の変化と同じである。従って、図４に示した端子Ｔ１における電圧波形Ｖｔ１は、外部端子Ｘ２における電圧波形と見なすこともできる。すなわち、式（１）に示した電圧Ｖｘ２は、端子Ｔ１の電圧Ｖｔ１と見なすことができる。
【００４８】
端子Ｔ１における電圧Ｖｔ１（＝Ｖｘ２）が、バッファ回路３０３のしきい値電圧ＶＴ（論理しきい値電圧）を超えるか否かによって、クロック信号ｃｋの電圧波形Ｖｃｋが変わる。外部端子Ｘ１に供給される矩形波（測定信号）が、電圧Ｖ０に到達してから、バッファ回路３０３の出力であるクロック信号ｃｋの電圧が反転するまでの遅延時間ｔは、式（２）で表される。式（２）から理解されるように、遅延時間ｔは、時定数（Ｔ：ＲＣ）に対して一次直線となる。
【００４９】
【数２】
2016005085.tif 000004
【００５０】
図５（Ａ）〜（Ｃ）は、遅延時間によって容量値を測定する原理を説明するための電圧波形図である。図５（Ａ）には、図４において外部端子Ｘ１に供給される測定信号（第１測定電圧）の電圧波形が示されており、図５（Ｂ）には、外部端子Ｘ２における電圧変化が示されている。既に述べたように、外部端子Ｘ２における電圧は、端子Ｔ１における電圧と実質的に同じであるため、図５（Ｂ）には、端子Ｔ１における電圧波形が示されていると見ることもできる。また、図５（Ｃ）には、バッファ回路３０３の出力であるクロック信号Ｖｃｋの電圧波形が示されている。
【００５１】
図５（Ａ）において、時刻ｔ０で、外部端子Ｘ１に供給される測定信号（図ではＸ１）が、接地電圧から電圧Ｖ０へ変化する。この測定信号（Ｘ１）の変化に応答して、帰還用抵抗素子Ｒｆの抵抗値、可変容量回路３０８の容量値および寄生容量Ｃｐ１の容量値によって定まる時定数（ＲＣ）に従って、外部端子Ｘ２（＝端子Ｔ１）における電圧が上昇する。図５（Ｂ）には、可変容量回路３０８の容量値をＣＴ１とした場合と、ＣＴ２とした場合が示されている。例えば、容量値ＣＴ１は、可変容量回路３０８の容量値が２ｐＦであり、容量値ＣＴ２は、容量値が４ｐＦである。図５（Ｂ）には、バッファ回路３０３のしきい値電圧ＶＴも破線で示されている。外部端子Ｘ２（端子Ｔ１）における電圧（Ｘ２）が、しきい値電圧ＶＴを超えることにより、図５（Ｃ）に示すように、バッファ回路３０３の出力であるクロック信号ｃｋの電圧が変化する。この例では、クロック信号ｃｋが、観測信号（第１観測信号）である。
【００５２】
すなわち、可変容量回路３０８の容量値をＣＴ１とした場合、時刻ｔ１において、クロック信号ｃｋの電圧Ｖｃｋがハイレベルに立ち上がる。一方、可変容量回路３０８の容量値をＣＴ２とした場合には、時刻ｔ２において、クロック信号ｃｋの電圧Ｖｃｋがハイレベルに立ち上がる。すなわち、測定信号（Ｘ１）を供給した時刻（ｔ０）から、寄生容量Ｃｐ１と可変容量回路３０８との合成容量によって決まる遅延時間（ｔ１またはｔ２）後に、クロック信号ｃｋの電圧が変化している。図４においては、バッファ回路３０３が１段のインバータ回路によって構成されているため、クロック信号ｃｋの電圧は、外部端子Ｘ２の電圧が上昇することにより、立ち下がることになるが、図５では説明を容易にするために、立ち上がる電圧として示している。
【００５３】
遅延時間、すなわち時刻ｔ０から時刻ｔ１までの時間、および時刻ｔ０から時刻ｔ２までの時間は、寄生容量と可変容量回路３０８との合成容量によって定まる。すなわち、寄生容量を含めた容量値に対応する遅延時間となる。寄生容量の容量値を含んでいるため、遅延時間は、可変容量回路３０８の容量値の絶対値には対応していない。しかしながら、可変容量回路３０８の容量値を変更しながら、遅延時間を求め、求めた遅延時間の差（Δｔ）を算出することにより、寄生容量の容量値の影響を除き、可変容量回路３０８の容量値の相対的な値を求めることが可能となる。このようにすることにより、可変容量回路３０８（３０７）の可変容量の試験を行うことも可能である。
【００５４】
図６は、遅延時間によって容量値を測定する原理を説明するための特性図である。図６は、可変容量回路３０８の容量値を、順次変更したときの、遅延時間の変化を示す特性図である。図４においては、可変容量回路３０８、３０７の容量可変の範囲として、２ｐＦ〜１４ｐＦを例として説明したが、図６では、実験的に可変容量回路３０８の容量を２ｐＦから１０ｐＦへ順次変更したときの遅延時間が示されている。図６では、可変容量回路３０８の容量値を順次変更したときの遅延時間の変化が、３種類示されている。３種類のうち、ＴＹＰで示されている特性は、バッファ回路３０３、スイッチＳ１〜Ｓ３等を構成する絶縁ゲート型トランジスタ（以下、ＭＯＳＦＥＴと称する）および容量素子Ｃ１〜Ｃ３等を標準の状態で製造した場合の特性を示している。また、ＭＡＸは、上記したＭＯＳＦＥＴおよび容量素子Ｃ１〜Ｃ３のバラツキが最大の場合の特性を示しており、ＭＩＮは、上記したＭＯＳＦＥＴおよび容量素子Ｃ１〜Ｃ３のバラツキが最小の場合の特性を示している。図６に示すように、いずれの特性においても、可変容量回路３０８の容量値を増加させると、直線的に遅延時間も長くなっている。
【００５５】
図６は、測定信号（Ｘ１）を接地電圧Ｖｓから所定の電圧（Ｖ０）へ上昇させたときの特性であるが、測定信号（Ｘ１）を所定の電圧（Ｖ０）から接地電圧Ｖｓへ下降させたときの特性も同様になる。すなわち、測定信号（Ｘ１）を下降させた場合にも、可変容量回路の容量値を増加させると、直線的に遅延時間が長くなる。
【００５６】
図６に示すように、可変容量回路の容量値と遅延時間との関係が直線的に比例するため、外部端子Ｘ２に結合されている容量、すなわち可変容量回路３０８と寄生容量Ｃｐ１との合成容量の値を、遅延時間で表（測定）し、遅延時間で指定することが可能となる。
【００５７】
＜遅延時間による容量値設定＞
外部端子Ｘ２に結合されている容量の値を、遅延時間で測定し、遅延時間で指定することが可能なことを説明した。次に、遅延時間による容量値の設定について説明する。
【００５８】
図７は、遅延時間、すなわち信号伝搬遅延時間の測定を説明するためのブロック図である。また、図８は、遅延時間に合わせて容量を選択し、設定することを説明するためのブロック図である。
【００５９】
図７は、例えば、半導体メーカが提供する評価用ボードを示している。評価用ボードは、図１に示した基板１００と同様な基板７００と、基板に形成された配線パターンとを有している。さらに、この例の評価用ボードは、基板７００に実装された複数の半導体集積回路装置を備えている。基板７００に実装された複数の半導体集積回路装置には、図３および図４において示した半導体集積回路装置１０５が含まれており、図７には、半導体集積回路装置１０５とそれに関連する配線１０８ａ、１０８ｂのみが示されている。また、図７に示した半導体集積回路装置１０５は、図３および図４に示した構成を有しているが、図７においては、説明に関連する部分のみが示されている。
【００６０】
この実施の形態においては、半導体メーカが、所望の周波数のクロック信号ｃｋを形成することが可能な容量値に対応する遅延時間を、評価用ボードにおいて測定し、電子装置メーカへ提供する。
【００６１】
すなわち、半導体メーカは、基板７００上に形成された配線１０８ａと１０８ｂとの間に水晶振動子１０７を接続し、所望（所定）の周波数のクロック信号ｃｋが形成されるように、可変容量回路３０８、３０７の容量値を定める。このときは、インバータ回路３０４を活性状態にするような活性化信号Ｃｎｔ３が、制御回路３０２からインバータ回路３０４へ供給される。図７では、可変容量回路３０８、３０７のそれぞれの容量値が６ｐＦのときに、所望の周波数のクロック信号ｃｋが形成されている場合を示している。このとき、外部端子Ｘ２に付随する寄生容量Ｃｐ１は、説明の都合上、４ｐＦであるとする。
【００６２】
可変容量回路３０８、３０７のそれぞれの容量値が、６ｐＦが適切な値であると判定した場合、可変容量回路３０８、３０７が、継続して容量値６ｐＦとなるように、制御回路３０２は、レジスタ３０１に対して容量値制御信号ｓｗ１、ｓｗ２を維持するように制御する。
【００６３】
次に、容量制御信号Ｃｎｔ１によって、測定が行われるように、制御部３０２に指示がされる。これにより、制御部３０２は、活性化信号Ｃｎｔ３によって、インバータ回路３０４を非活性状態へする。
【００６４】
その後、外部端子Ｘ１に対して、矩形状に変化する測定信号（電圧Ｖｘ１）を供給する。この測定信号は、図７において破線で示されている信号伝達経路Ｒ１を伝搬して、外部端子Ｐｏｕｔに到達する。この実施の形態においては、外部端子Ｐｏｕｔから出力されるクロック信号ｃｋが観測信号となる。図７には、測定信号の電圧Ｖｘ１の波形と、測定信号に応答して形成される観測信号の電圧Ｖｃｋの波形が、描かれている。外部端子Ｘ１に供給される測定信号の立ち上がりから、観測信号が立ち上がるまでの伝搬遅延時間が、先に説明したように、外部端子Ｘ２に結合されている容量の容量値に対応した時間となる。すなわち、この例では、伝搬遅延時間は、可変容量回路３０８における容量値６ｐＦと寄生容量Ｃｐ１の容量値４ｐＦとの合成容量の値１０ｐＦに対応した遅延時間となる。
【００６５】
なお、伝搬遅延時間を測定するときには、配線１０８ａと１０８ｂとの間に水晶振動子１０７を接続しておいてもよいし、接続しておかなくてもよい。勿論、配線１０８ｂ（外部端子Ｘ２）にのみ水晶振動子１０７の一方の外部端子を接続するようにしてもよい。これは、水晶振動子１０７の外部端子に付随する寄生容量は、配線１０８ａ、１０８ｂに付随する寄生容量よりも小さいためである。また、図７においては、測定信号と観測信号とが同相になっているが、図４に示したように、逆相であってもよい。
【００６６】
このようにして、半導体メーカは、評価ボードにおいて、所定の周波数のクロック信号ｃｋを形成することが可能な容量値に対応した遅延時間を測定し、例えば半導体集積回路装置１０５を電子装置メーカへ提供する際に、測定した遅延時間も提示する。この場合、提示した遅延時間に対応した容量値は、外部端子Ｘ２に結合された容量素子の合成容量値となる。すなわち、可変容量回路３０８の容量値と外部端子Ｘ２に付随する寄生容量Ｃｐ１の容量値の合成値である。ここでは、外部端子Ｘ２に付随する寄生容量は、配線１０８ｂの寄生容量を含んでいる。
【００６７】
図８は、電子装置メーカにおいて製造した基板１００を示している。図８に示した基板１００は、図１に示したように、基板１００に、半導体集積回路装置１０５を含む複数の半導体集積回路装置等が実装されている。図８には、図７と同様に、半導体集積回路装置１０５と、配線１０８ａ、１０８ｂのみが示されている。また、半導体集積回路装置１０５は、図３および図５と同じ構成を有しているが、図８では、説明に関連する部分のみが示されている。
【００６８】
容量制御信号Ｃｎｔ１によって、制御回路３０２に対して、インバータ回路３０４を非活性状態にするような活性化信号Ｃｎｔ３を発生させる。レジスタ３０１によって形成される容量値制御信号ｓｗ２により、可変容量回路３０８の容量値を変更しながら、外部端子Ｘ１に矩形状の電圧Ｖｃｋの波形を有する測定信号を供給し、外部端子Ｐｏｕｔから出力されるクロック信号ｃｋ（観測信号）を観測する。例えば、容量値制御信号ｓｗ２により、可変容量回路３０８の容量値を２ｐＦに設定し、外部端子Ｘ１へ測定信号（電圧Ｖｘ１）を供給し、このときの測定信号に応答して、出力端子から出力される観測信号（電圧Ｖｃｋ）を観測する。ここでの観測は、測定信号を立ち上げてから、観測信号が立ち上がるまでの伝達遅延時間を測定することになる。この観測を、可変容量回路３０８の容量値を変更しながら行う。図８では、可変容量回路３０８、３０７により変更される容量値の例が、２ｐＦ、４ｐＦ、８ｐＦとして示されている。
【００６９】
観測において、半導体メーカより提示された遅延時間と同じあるいは近似した伝達遅延時間が観測された場合、その時の可変容量回路３０８の容量値が、継続的に設定されるように、制御回路３０２からレジスタ３０１に対して指示を行う。これにより、所望の周波数のクロック信号ｃｋを形成するように、可変容量回路３０８の容量値が設定される。
【００７０】
図８に示した電子装置メーカにおけるボード（基板１００、配線パターン、基板に実装された部品）は、半導体メーカの評価用ボードと異なっている。例えば、基板および／または配線の材料および配線パターン等が、互いに異なっている。そのため、同じ半導体集積回路装置１０５であっても、外部端子Ｘ２に付随する寄生容量は異なっている。例えば、電子装置メーカのボードにおいては、配線１０８ｂの寄生容量Ｃｐ１が、図８に示すように２ｐＦの場合もある。このような場合、半導体メーカの評価ボードと同じ様に、可変容量回路３０８の容量値が６ｐＦになるように設定しても、外部端子Ｘ２に結合される合成容量の値は８ｐＦ（６ｐＦ＋２ｐＦ）となり、所望の周波数のクロック信号ｃｋを形成することが困難となる。
【００７１】
ところが、外部端子Ｘ２に付随する寄生容量と可変容量回路３０８との合成容量を、時定数の係数として、求めた遅延時間を、実施の形態の様に、半導体メーカの評価ボードと電子装置メーカのボードとの間で整合させることにより、電子装置メーカのボードにおける半導体集積回路装置１０５では、可変容量回路３０８において容量値８ｐＦが選択され、設定される。これにより、電子装置メーカのボードにおいて、半導体集積回路装置１０５の外部端子Ｘ２に結合される合成容量は、１０ｐＦ（８ｐＦ＋２ｐＦ）となり、半導体メーカの評価ボードと同じ値の合成容量が外部端子Ｘ２に接続されることになる。その結果として、電子装置メーカのボードにおいても、所望の周波数のクロック信号ｃｋを形成することが可能となる。
【００７２】
また、この場合には、半導体メーカから提示される遅延時間に基づいて、電子装置メーカが、可変容量回路３０８の値を設定することが可能となるため、水晶振動子メーカへの依頼を無くすことが可能となり、生産の遅れを抑制することが可能となる。
【００７３】
なお、図７および図８においては、振幅制限用抵抗素子ＲＤが可変抵抗素子によって構成されている。これにより、クロック信号の振幅制御が可能となっている。
【００７４】
制御回路３０２からレジスタ３０１を制御している例を説明したが、これに限定されない。例えば、観測を行う度に、可変容量回路の容量値を、外部端Ｐｄａｔａから供給し、レジスタ３０１に格納するようにしてもよい。
【００７５】
（実施の形態２）
図９は、実施の形態２に係わるボードの構成を示すブロック図である。図９は、図８に示したボードの構成と類似している。ここでは、図８との相違点を主に説明する。
【００７６】
半導体集積回路装置１０５に設けられている複数の外部端子のうちの１つが、観測信号を出力するための外部端子Ｐｏｕｔ２として割り当てられている。また、図８で説明した外部端子Ｐｏｕｔは、外部端子Ｐｏｕｔ１とされている。半導体チップ１０５ｃｈｉｐにおいては、帰還用抵抗素子Ｒｆの端子Ｔ２（第２端子）と外部端子Ｐｏｕｔ２との間にバッファ回路９００が設けられている。このバッファ回路９００は、バッファ回路３０３と同様な構成にされており、端子Ｔ２における信号をバッファリングして、外部端子Ｐｏｕｔ２へ伝達する。
【００７７】
インバータ回路３０４を、活性化信号Ｃｎｔ３によって非活性状態にし、遅延時間を観測するとき、この実施の形態２においては、測定信号が、破線で示された２つの信号伝達経路Ｒ１、Ｒ２を経由して、外部端子Ｐｏｕｔ１、Ｐｏｕｔ２へ伝達する。すなわち、図７および図８において示した信号伝達経路Ｒ１を介して、帰還用抵抗素子Ｒｆと可変容量回路３０８と外部端子Ｘ２に付随する寄生容量とによって構成される時定数に従った観測信号が、外部端子Ｐｏｕｔ１に到達する。一方、外部端子Ｘ１に供給される矩形状の電圧波形を有する測定信号（Ｖｘ１）は、帰還用抵抗素子Ｒｆの端子Ｔ２に伝達され、信号伝達経路Ｒ２を介して、外部端子Ｐｏｕｔ２に伝達する。
【００７８】
実施の形態１においては、外部端子Ｘ１に供給される測定信号と外部端子Ｐｏｕｔから出力される観測信号との時間差を伝達遅延時間として観測していたが、この実施の形態２においては、外部端子Ｐｏｕｔ２から、外部端子Ｘ１に供給された測定信号に対応した観測信号が出力されることになる。そのため、外部端子Ｐｏｕｔ２から出力される観測信号と外部端子Ｐｏｕｔ１から出力される観測信号との間の時間差を求めることにより、伝達遅延時間を求めることができる。すなわち、測定信号に対する絶対値ではなく、観測信号間の相対的な差で遅延時間を求めることができ、精度の向上を図ることが可能となる。また、出力される観測信号間の時間差として、遅延時間を測定するため、測定装置（テスタ）での測定を容易化することが可能となる。
【００７９】
図９では、電子装置メーカのボードに実装された半導体集積回路装置１０５を例として説明したが、半導体集積回路装置１０５を半導体メーカの評価用ボードに実装しても、同様の効果が得られる。
【００８０】
＜変形例＞
図１０は、実施の形態２の変形例に係わるボードの構成を示すブロック図である。図９と図１０との相違点は、半導体チップ１０５ｃｈｉｐが、測定信号を発生する測定信号発生回路と、帰還用抵抗素子Ｒｆの端子Ｔ２と外部端子Ｘ１との間に接続されたスイッチ回路ＳＳ１（分離回路）と、振幅制限用抵抗素子ＲＤの端子Ｔ４と外部端子Ｘ２との間に接続されたスイッチ回路ＳＳ２（分離回路）とが設けられている点である。
【００８１】
図１０においては、測定信号発生回路は、インバータ回路１０００によって構成されている。これに制限されるものではない。インバータ回路１０００には、特に制限されないが、制御回路３０２（図３）から測定信号Ｃｎｔ４が供給され、測定信号Ｃｎｔ４を反転した測定信号が、帰還用抵抗素子Ｒｆの端子Ｔ２に供給される。また、スイッチ回路ＳＳ１およびＳＳ２には、特に制限されないが、制御回路３０２からテスト信号Ｃｎｔ５が供給される。
【００８２】
制御回路３０２は、外部端子Ｘ２に結合されている容量を含めた合成容量の容量値を測定するとき、および、提示された遅延時間に整合するように、可変容量回路３０８の容量値を設定するとき、測定信号Ｃｎｔ４をインバータ回路１０００へ供給する。これにより、図９に示したように、外部端子Ｘ１に測定信号を供給しなくても、インバータ回路１０００から、帰還用抵抗素子Ｒｆの端子Ｔ２へ測定信号が供給されることになる。この場合にも、外部端子Ｐｏｕｔ１とＰｏｕｔ２のそれぞれに出力される観測信号の間の時間差を遅延時間として取得することができる。従って、半導体メーカからは、遅延時間を提示することが可能であり、電子装置メーカにおいては、出力端子Ｐｏｕ１とＰｏｕｔ２との間の時間差が、提示された遅延時間に整合するように、可変容量回路３０８の容量値を設定することにより、所望の周波数のクロック信号を形成することが可能となる。この変形例においては、外部端子に測定信号を供給する必要がなくなり、取り扱いが容易となる。
【００８３】
また、制御回路３０２は、例えば可変容量回路３０８、３０７の容量値を確認する場合、スイッチ回路ＳＳ１およびスイッチ回路ＳＳ２をオフ状態にするテスト信号Ｃｎｔ５を形成する。このような容量値の確認は、例えば半導体メーカにおいて、半導体集積回路装置１０５の試験において、行われる。スイッチ回路ＳＳ１、ＳＳ２をオフ状態とすることにより、端子Ｔ４と外部端子Ｘ２との間および端子Ｔ２と外部端子Ｘ１との間が電気的に分離される。このとき、可変容量回路３０８、３０７は、端子Ｔ１、Ｔ２に接続されている。このようにスイッチ回路ＳＳ１、ＳＳ２をオフ状態にして、インバータ回路１０００から測定信号を端子Ｔ２へ供給する。これにより、可変容量回路３０８の容量値を測定することが可能となる。この場合、外部端子Ｘ１、Ｘ２が電気的に分離されているため、外部端子Ｘ１、Ｘ２に付随する寄生容量Ｃｐ１、Ｃｐ２によって測定した可変容量回路３０８の測定値が影響されるのを低減することが可能となる。
【００８４】
なお、外部端子Ｘ２に付随する寄生容量Ｃｐ１の影響を低減して、可変容量回路３０８の容量値を測定するためには、スイッチ回路ＳＳ２のみを設けるようにしてもよい。勿論、発振動作を行うときには、制御回路３０２は、スイッチ回路ＳＳ１、ＳＳ２をオン状態とする。オン状態にしたとき、スイッチ回路ＳＳ１、ＳＳ２のオン抵抗がともに介在するように、スイッチ回路ＳＳ２だけでなく、スイッチ回路ＳＳ１も設けることが望ましい。
【００８５】
この変形例においては、半導体チップ１０５ｃｈｉｐにスイッチ回路ＳＳ１、ＳＳ２と、測定信号発生回路（インバータ１０００）が設けられているが、スイッチ回路ＳＳ１、ＳＳ２を設けなくてもよい。スイッチ回路ＳＳ１、ＳＳ２を設けた場合には、内部で測定信号を形成するために、測定信号発生回路（インバータ１０００）を設けることが望ましい。
【００８６】
（実施の形態３）
実施の形態１および２においては、水晶振動子１０７の外部端子が接続される外部端子Ｘ１、Ｘ２のうち、外部端子Ｘ２に結合される合成容量の測定と設定を説明した。外部端子Ｘ１に接続される合成容量についても、外部端子Ｘ２の場合と同様に、伝達遅延時間によって外部端子Ｘ１に接続されている合成容量の値を測定し、伝達時間によって合成容量の値を設定することが可能である。実施の形態３では、外部端子Ｘ１に結合される合成容量を、伝達遅延時間で測定し、設定する構成を説明する。
【００８７】
図１１は、図４において、外部端子Ｘ２へ矩形状の電圧（Ｖｘ２）の波形を有する測定信号（第２測定信号）を供給し、可変容量回路３０７における容量値を変更しながら、帰還用抵抗素子Ｒｆの端子Ｔ２（第２端子）における信号の遅延時間を測定して作成した特性図である。ここで遅延時間は、外部端子Ｘ２に供給される測定信号の電圧（Ｖｘ２）を立ち上げてから、この電圧の立ち上げに応答して、帰還用抵抗素子Ｒｆの端子Ｔ２における信号の電圧が所定の値（しきい値電圧ＶＴ相当）に到達するまでの時間である。図１１には、図６と同様に、３個の特性が示されている。この３個の特性ＴＹＰ、ＭＡＸ、ＭＩＮは、図６で説明した特性ＴＹＰ、ＭＡＸ、ＭＩＮと同様である。また、図６と同様に、図１１の横軸は、可変容量回路３０７の容量値を示しており、縦軸が遅延時間を示している。図６と図１１との相違点は、可変容量回路３０８の容量値を変更しているか、可変容量回路３０７の容量値を変更しているかである。
【００８８】
図６と同様に、図１１においても、可変容量回路３０７の容量値を増加させると、１次直線的に、遅延時間も増加している。すなわち、遅延時間によって、可変容量回路３０７の容量値を表すことができ、遅延時間によって、可変容量回路３０７の容量値を指定することが可能である。
【００８９】
図１１には、外部端子Ｘ２に供給される測定信号が、立ち上がってから、この立ち上がりに応答して、端子Ｔ２における信号の電圧が変化するまでの時間を遅延時間としているが、外部端子Ｘ２に供給される測定信号が、立ち下がってから、この立ち下がりに応答して、端子Ｔ２における信号が変化するまでの時間（遅延時間）も、図１１に示した特性と同様な特性に従って変化する。すなわち、この場合にも、可変容量回路３０７の容量値を増加させると、１次直線的に、遅延時間も増加する。そのため、外部端子Ｘ２に供給される測定信号を立ち下げるようにしても、遅延時間によって、容量回路３０７の容量値を表すことができ、遅延時間によって容量値を指定することが可能である。
【００９０】
図１２および図１３は、実施の形態３に係わる半導体集積回路装置１０５の要部の構成を示す回路図である。図１２および図１３には、図４と同様に、図３に示した半導体集積回路装置１０５における発振回路の要部の部分が示されている。すなわち、図３に示したインバータ回路３０４、帰還用インピーダンス素子３０５、振幅制限用インピーダンス素子３０６および可変容量回路３０８，３０７に対応する部分が、図１２および図１３に示されている。図１２と図１３は、同じ回路の構成を示しており、図１２には、外部端子Ｘ１に測定信号（Ｖｘ１）を供給して、外部端子Ｘ２に結合されている合成容量の容量値に対応する伝搬遅延時間を測定する動作が示されている。一方、図１３には、外部端子Ｘ２に測定信号（Ｖｘ２）を供給し、外部端子Ｘ１に結合されている合成容量の容量値に対応する遅延時間を測定する動作が示されている。すなわち、図１２および図１３に示した回路の構成により、水晶振動子１０７のそれぞれの外部端子が結合される外部端子Ｘ１およびＸ２のそれぞれの容量値に対応した遅延時間を測定することが可能である。
【００９１】
先ず、図１２および図１３に示した回路の構成について説明する。図４では、発振を行うための負性抵抗アンプとして、インバータ回路３０４を用いていたが、図１２および図１３においては、負性抵抗アンプとして２入力のＮＡＮＤ（ナンド）回路１２００が用いられている。ＮＡＮＤ回路１２００の一方の入力には、活性化信号Ｃｎｔ３が供給され、他方の入力は、帰還用抵抗素子Ｒｆの端子Ｔ２に接続され、ＮＡＮＤ回路１２００の出力は、帰還用抵抗素子Ｒｆの端子Ｔ１に接続されている。帰還用抵抗素子Ｒｆの端子Ｔ２は、可変容量回路３０７および外部端子Ｘ１に接続され、端子Ｔ１は、振幅制限用抵抗素子ＲＤの端子Ｔ３およびインバータ回路１２０３の入力に接続されている。振幅制限用抵抗素子ＲＤの端子Ｔ４は、可変容量回路３０８および外部端子Ｘ２に接続されている。すなわち、帰還用抵抗素子Ｒｆの端子Ｔ１は、実施の形態１と同様に、振幅制限用抵抗素子ＲＤを介して外部端子Ｘ２に接続されていることになる。
【００９２】
また、可変容量回路３０８および３０７のそれぞれは、図４に示した可変容量回路３０８および３０７と同様な構成にされている。すなわち、図１２および図１３において、可変容量回路３０８（３０７）は、端子Ｔ１（Ｔ２）と接地電圧Ｖｓとの間に、並列に接続された３個の直列回路を有している。ここで、直列回路は、互いに直列に接続されたスイッチＳ１〜Ｓ３と容量素子Ｃ１〜Ｃ３とを有している。容量素子Ｃ１〜Ｃ３は互いに異なる容量値を有しており、スイッチＳ１〜Ｓ３は、図１２および図１３では示されていないが、図４に示したように、容量値制御信号ｓｗ１、ｓｗ２によってスイッチ制御される。また、インバータ回路１２０３の出力は、バッファ回路１２０４を介して外部端子Ｐｏｕｔ１に接続されている。特に制限されないが、この実施の形態３において、バッファ回路１２０４は、供給された信号を位相反転して、出力する。
【００９３】
この実施の形態３においては、外部端子Ｘ２に測定信号が供給されたとき、その測定信号を伝達する信号経路を形成するために、２入力のＮＡＮＤ回路１２０１が追加されている。すなわち、２入力のＮＡＮＤ回路１２０１の一方の入力は、帰還用抵抗素子Ｒｆの端子Ｔ２に接続され、他方の入力には、制御回路３０２（図３）から活性化信号Ｃｎｔ６が供給されている。
【００９４】
制御回路３０２は、外部端子Ｘ１あるいはＸ２に結合されている合成容量の値を、遅延時間として測定するとき、活性化信号Ｃｎｔ３をロウレベルにし、活性化信号Ｃｎｔ６をハイレベルにする。これにより、外部端子Ｘ１あるいはＸ２に結合されている合成容量の値を、遅延時間として測定するときには、ＮＡＮＤ回路１２００は、端子Ｔ２における信号を、端子Ｔ１へ伝達しなくなる。一方、このとき、ＮＡＮＤ回路１２０１は、端子Ｔ２における信号を位相反転して、出力する。ＮＡＮＤ回路１２０１の出力は、インバータ回路１２０２によって位相反転され、外部端子Ｐｏｕｔ３へ伝達される。なお、発振の動作を行うとき、制御回路３０２は、活性化信号Ｃｎｔ３をハイレベルにし、活性化信号Ｃｎｔ６をロウレベルにする。これにより、ＮＡＮＤ回路１２００は、端子Ｔ２における信号を位相反転して、端子Ｔ１へ伝達する。このとき、ＮＡＮＤ回路１２０１は、端子Ｔ２における信号を端子Ｔ１へ伝達しなくなり、例えばハイレベルをインバータ回路１２０２の入力へ供給する。
【００９５】
図１２には、外部端子Ｘ１に測定信号（第１測定信号）を供給して、外部端子Ｘ２に結合している合成容量の値を、伝達遅延時間として測定する場合の電圧波形も描かれている。図１２において、Ｖｘ１は、外部端子Ｘ１に供給される測定信号の電圧を示しており。Ｖｔ１は、帰還用抵抗素子Ｒｆの端子Ｔ１における電圧を示している。また、Ｖｃｋ１は、外部端子Ｘ１に測定信号を供給したとき、この測定信号に応答して、外部端子Ｐｏｕｔ１から出力される信号（第１観測信号）の電圧を示している。Ｖｃｋ２は、同じく測定信号に応答して，外部端子Ｐｏｕｔ３から出力される信号（観測信号）の電圧を示している。
【００９６】
図１２には示されていないが、外部端子Ｘ２は、基板の配線と接続されることにより、寄生容量Ｃｐ１が接続されることになる。外部端子Ｘ１に、矩形状の電圧Ｖｘ１を有する測定信号が供給されると、実施の形態１において述べたように、帰還用抵抗素子Ｒｆと、可変容量回路３０８の容量と、寄生容量Ｃｐ１とによって構成される時定数に従って、端子Ｔ１における電圧Ｖｔ１が変化する。端子Ｔ１における電圧Ｖｔ１が、所定のしきい値電圧ＶＴを超えると、外部端子Ｐｏｕｔ１における電圧がハイレベル（Ｖｃｋ１参照）となる。一方、外部端子Ｘ１に供給された測定信号のハイレベルは、端子Ｔ２に伝達され、ＮＡＮＤ回路１２０１に供給され、ＮＡＮＤ回路１２０１によって位相反転され、さらにインバータ回路１２０２によって位相反転され、外部端子Ｐｏｕｔ３へ伝達される。これにより、外部端子Ｐｏｕｔ３における電圧は、電圧Ｖｃｋ２で示されているように変化する。
【００９７】
帰還用抵抗素子Ｒｆと、可変容量回路３０８と、寄生容量Ｃｐ１とによって構成される時定数に従って、端子Ｔ１における電圧は変化するため、図１２に示されているように、外部端子Ｐｏｕｔ１における電圧が、ハイレベルへ変化する時刻は、外部端子Ｐｏｕｔ３における電圧がハイレベルへ変化する時刻よりも遅くなる。外部端子Ｐｏｕｔ３における電圧がハイレベルへ変化する時刻と、外部端子Ｐｏｕｔ１における電圧がハイレベルへ変化する時刻との間の時間差が、外部端子Ｘ２に結合されている合成容量の値に対応した遅延時間となる。すなわち、外部端子Ｘ２に結合されている容量の値に対応した遅延時間を測定することができる。
【００９８】
図１３には、外部端子Ｘ２に測定信号（第２測定信号）を供給して、外部端子Ｘ１に結合している合成容量の値を、伝達遅延時間として測定する場合の電圧波形も描かれている。図１３において、Ｖｘ２は、外部端子Ｘ２に供給される測定信号の電圧を示しており、Ｖｔ２は、帰還用抵抗素子Ｒｆの端子Ｔ２における電圧を示している。また、Ｖｃｋ１は、外部端子Ｘ２に測定信号を供給したとき、この測定信号に応答して、外部端子Ｐｏｕｔ１から出力される信号（観測信号）の電圧を示している。Ｖｃｋ２は、同じく測定信号に応答して、外部端子Ｐｏｕｔ３から出力される信号（第２観測信号）の電圧を示している。
【００９９】
図１３においても、図示されていないが、外部端子Ｘ１は、基板の配線と接続されることにより、寄生容量Ｃｐ２が接続されることになる。外部端子Ｘ２に、矩形状の電圧（Ｖｘ２）を有する測定信号（第２測定信号）が供給されると、帰還用抵抗素子Ｒｆと、可変容量回路３０７の容量と、寄生容量Ｃｐ２とによって構成される時定数に従って、端子Ｔ２における電圧Ｖｔ２が変化する。端子Ｔ２における電圧Ｖｔ２が、ＮＡＮＤ回路１２０１のしきい値電圧（所定のしきい値電圧ＶＴ）を超えると、外部端子Ｐｏｕｔ３における電圧がハイレベル（Ｖｃｋ２参照）となる。一方、外部端子Ｘ２に供給された測定信号のハイレベルは、端子Ｔ１に伝達され、インバータ回路１２０３およびバッファ回路１２０４を介して、外部端子Ｐｏｕｔ１へ伝達される。これにより、外部端子Ｐｏｕｔ１における電圧は、電圧Ｖｃｋ１で示されているように変化する。
【０１００】
帰還用抵抗素子Ｒｆと、可変容量回路３０７と、寄生容量Ｃｐ２とによって構成される時定数に従って、端子Ｔ２における電圧は変化するため、図１２に示されているように、外部端子Ｐｏｕｔ３における電圧が、ハイレベルへ変化する時刻は、外部端子Ｐｏｕｔ１における電圧がハイレベルへ変化する時刻よりも遅くなる。外部端子Ｐｏｕｔ１における電圧がハイレベルへ変化する時刻と、外部端子Ｐｏｕｔ３における電圧がハイレベルへ変化する時刻との間の時間差が、外部端子Ｘ１に結合されている合成容量の値に対応した遅延時間となる。すなわち、外部端子Ｘ１に結合されている容量の値に対応した遅延時間を測定することができる。
【０１０１】
例えば半導体メーカが、評価用ボードにおいて、上記したようにして、外部端子Ｘ１に結合されている容量に対応した遅延時間と、外部端子Ｘ２に結合されている容量に対応した遅延時間とを測定して、電子装置メーカへ提示する。電子装置メーカでは、半導体メーカから提示された遅延時間に、電子装置のボードにおける遅延時間が、整合するように、レジスタ３０１の値を設定する。これにより、電子装置のボードにおいても、所定の周波数のクロック信号が形成されるようになる。
【０１０２】
＜変形例１＞
図１０において説明した測定信号発生回路（インバータ回路１０００）を、この実施の形態３の半導体集積回路装置１０５に設けるようにする。この場合、測定信号発生回路によって発生された測定信号を、帰還用抵抗素子Ｒｆの端子Ｔ１またはＴ２へ選択的に伝達する選択回路が設けられる。このようにすることにより、外部端子Ｘ１、Ｘ２に測定信号を供給する必要がなくなる。
【０１０３】
また、図１０において説明したスイッチ回路ＳＳ１を、図１２（図１３）の端子Ｔ２と外部端子Ｘ１との間に設け、スイッチ回路ＳＳ２を、図１２（図１３）の端子Ｔ１と外部端子Ｘ２との間に設ける。これにより、可変容量素子３０８、３０７のそれぞれの容量値を容易に確認することが可能となる。
【０１０４】
＜変形例２＞
図１２および図１３において、外部端子Ｘ２へ測定信号（第２測定信号）を供給したとき、ＮＡＮＤ回路１２０１にハイレベルの活性化信号Ｃｎｔ６が供給され、外部端子Ｘ１へ測定信号（第１測定信号）を供給するときには、ＮＡＮＤ回路１２０１へロウレベルの活性化信号Ｃｎｔ６が供給される。このようにすることにより、帰還用抵抗素子Ｒｆと、可変容量回路３０７と、寄生容量Ｃｐ２とによって構成された時定数に従って変化する信号は、ＮＡＮＤ回路１２０１を介して、外部端子Ｐｏｕｔ３へ伝達される。一方、帰還用抵抗素子Ｒｆと、可変容量回路３０８と，寄生容量Ｃｐ１とによって構成された時定数に従って変化する信号は、インバータ１２０３を介して、外部端子Ｐｏｕｔ１へ伝達される。
【０１０５】
この場合には、外部端子Ｘ２へ供給する測定信号（第２測定信号）と外部端子Ｐｏｕｔ３から出力される信号との時間差を、外部端子Ｘ１に結合されている容量の値に対応した遅延時間として測定する。同様に、外部端子Ｘ１へ供給する測定信号（第１測定信号）と外部端子Ｐｏｕｔ１から出力される信号との時間差を、外部端子Ｘ２に結合されている容量の値に対応した遅延時間として測定する。
【０１０６】
（実施の形態４）
図１４は、実施の形態４に係わるボードの構成を示すブロック図である。図１４に示すボードの構成は、図９に示した構成と類似している。ここでは、図９との相違点を主に説明する。
【０１０７】
図９に示した半導体集積回路装置１０５の構成に対して、この実施の形態４においては、バッファ回路９００からの出力と、バッファ回路３０３からの出力との間の時間差を測定する測定回路１４００が、半導体集積回路装置１０５に設けられている。すなわち、半導体チップ１０５ｃｈｉｐに、測定回路１４００が形成されている。この測定回路１４００は、バッファ回路９００から出力されている信号が、例えばハイレベルへ変化した時刻と、バッファ回路３０３から出力されている信号が、ハイレベルへ変化した時刻との間の時間差を計測し、計測した時間差を、遅延時間情報ＤＤとして、外部端子Ｐｏｕｔ４へ伝達する。
【０１０８】
半導体メーカが、この遅延時間情報ＤＤを求め、電子装置メーカへ提示する。電子装置メーカは、電子装置に組み込まれるボードにおいて、提示された遅延時間情報ＤＤに相当する遅延時間となるように、レジスタ３０１の値を設定することになる。
【０１０９】
図９に示した半導体集積回路装置１０５においては、外部端子Ｘ１に供給された測定信号に応じた観察信号が、２つの信号伝達経路Ｒ１、Ｒ２を介して、別々の外部端子Ｐｏｕｔ１、Ｐｏｕｔ２へ伝達されている。外部端子Ｐｏｕｔ１およびＰｏｕｔ２のそれぞれにおける電圧の変化は、それぞれの外部端子Ｐｏｕｔ１、Ｐｏｕｔ２に付随する寄生容量によっても変わる。そのため、外部端子Ｐｏｕｔ１とＰｏｕｔ２のそれぞれに付随する寄生容量の容量値が異なると、外部端子Ｘ２に結合されている合成容量の値に対応した遅延時間を測定することが困難になることが考えられる。
【０１１０】
これに対して、図１４に示した半導体集積回路装置１０５においては、半導体集積回路装置１０５の内部において、２つの信号経路を介して伝達される観測信号間の時間差が測定され、遅延時間情報ＤＤとして出力される。そのため、複数の外部端子（Ｐｏｕｔ１、Ｐｏｕｔ２）間で寄生容量の容量値が異なっていても、正確な遅延時間を取得することが可能となる。
【０１１１】
勿論、実施の形態３で説明したように、外部端子Ｘ１、Ｘ２のそれぞれに結合される合成容量の値に対応した、遅延時間情報ＤＤを外部端子Ｐｏｕｔ４から出力することができる。次に、測定回路１４００の構成例を説明するが、以下に述べる測定回路１４００の構成例は、外部端子Ｘ１、Ｘ２のそれぞれに結合される合成容量の値に対応した遅延時間情報ＤＤを出力する例である。
【０１１２】
＜測定回路１＞
図１５は、上記した測定回路１４００の一例を示すブロック図である。図１５には、発振回路の構成も示されている。発振回路の構成は、図１２および図１３と同じであるため、ここでは説明を省略する。なお、図１５では、発振回路であることを明示するため、外部端子Ｘ１、外部端子Ｘ２のそれぞれに、水晶振動子１０７の外部端子が接続された状態が示されている。
【０１１３】
測定回路１４００は、カウンタ回路１５００およびセレクタ１５０１、１５０２を備えている。セレクタ１５０１および１５０２のそれぞれは、２個の入力端子ＳＥ１、ＳＥ２と、選択指示端子ＳＬと、出力端子ＯＴ１とを有している。選択指示端子ＳＬに供給される選択信号ＳＥＬの電圧に従って、入力端子ＳＥ１、ＳＥ２のいずれかを選択し、選択した入力端子を出力端子ＯＴ１へ接続する。
【０１１４】
また、カウンタ回路１５００は、２個の入力端子ＴＴ１、ＴＴ２と、クロック端子ＣＫＴと、出力端子ＯＴ２とを備えている。このカウンタ回路１５００は、入力端子ＴＴ１に所定の電圧（例えばハイレベル）が供給されると、クロック端子ＣＫＴに供給されているクロック信号をカウントするカウント動作を開始し、入力端子ＴＴ２に所定の電圧（ハイレベル）が供給されると、カウント動作を停止する。カウンタ回路１５００は、カウント動作によってカウントした値を遅延時間情報ＤＤとして出力する。
【０１１５】
測定回路１４００において、セレクタ１５０１の入力端子ＳＥ１は、インバータ回路１２０２の出力に接続され、セレクタ１５０１の入力端子ＳＥ２は、バッファ回路１２０４の出力に接続されている。また、セレクタ１５０２の入力端子ＳＥ１は、バッファ回路１２０４の出力に接続され、セレクタ１５０２の入力端子ＳＥ２は、インバータ回路１２０２の出力に接続されている。セレクタ１５０１の選択指示端子ＳＬとセレクタ１５０２の選択指示端子ＳＬには、共通に選択信号ＳＥＬが供給されている。セレクタ１５０１および１５０２のそれぞれは、選択信号ＳＥＬがハイレベルのとき、入力端子ＳＥ１を出力端子ＯＴ１に接続し、選択信号ＳＥＬがロウレベルのとき、入力端子ＳＥ２を出力端子ＯＴ１へ接続する。
【０１１６】
図１２および図１３において示したように、外部端子Ｘ１あるいはＸ２へ測定信号を供給すると、インバータ回路１２０２からは、図１２および図１３に示したように変化する電圧Ｖｃｋ２が出力され、バッファ回路１２０４からは、図１２および図１３に示したように変化する電圧Ｖｃｋ１が出力される。また、図１２および図１３に示したように、外部端子Ｘ１へ測定信号（第１測定信号）を供給した場合、電圧Ｖｃｋ１よりも先に電圧Ｖｃｋ２が立ち上がる。一方、外部端子Ｘ２へ測定信号（第２測定信号）を供給した場合、電圧Ｖｃｋ２よりも先に電圧Ｖｃｋ１が立ち上がる。
【０１１７】
特に制限されないが、選択信号ＳＥＬおよびクロック信号ＣＬＫは、制御回路３０２によって形成される。制御回路３０２は、外部端子Ｘ１へ測定信号が供給されるとき、選択信号ＳＥＬをハイレベルにし、外部端子Ｘ２へ測定信号が供給されるとき、選択信号ＳＥＬをロウレベルにする。これにより、外部端子Ｘ１へ測定信号が供給されるとき、セレクタ１５０１および１５０２のそれぞれは、それぞれの入力端子ＳＥ１を、それぞれの出力端子ＯＴ１へ接続する。この結果、外部端子Ｘ１へ測定信号が供給されるときには、インバータ回路１２０２の出力が、セレクタ１５０１を介して、カウンタ回路１５００の入力端子ＴＴ１へ接続され、バッファ回路１２０４の出力が、セレクタ１５０２を介して、カウンタ回路１５００の入力端子ＴＴ２へ接続される。
【０１１８】
これにより、カウンタ回路１５００の入力端子ＴＴ１には、先にハイレベルに立ち上がる電圧Ｖｃｋ２が供給され、入力端子ＴＴ２には、遅れてハイレベルに立ち上がる電圧Ｖｃｋ１が供給され、カウンタ回路１５００は、この期間においてクロック信号ＣＬＫのカウント動作を行う。電圧Ｖｃｋ２と電圧Ｖｃｋ１との間の時間差が、外部端子Ｘ２に結合されている合成容量の容量値に対応するため、カウンタ回路１５００でのカウント動作によってカウントされた値は、前記合成容量の値に対応した遅延時間となる。すなわち、カウンタ回路１５００からは、外部端子Ｘ２に結合されている合成容量の容量値に対応する遅延時間を表す遅延時間情報ＤＤが出力されることになる。
【０１１９】
外部端子Ｘ２へ測定信号（第２測定信号）が供給される場合、制御回路３０２からロウレベルの選択信号ＳＥＬが出力される。これにより、セレクタ１５０１は、バッファ回路１２０４から電圧Ｖｃｋ１をカウンタ回路１５００の入力端子ＴＴ１へ伝達し、セレクタ１５０２は、インバータ回路１２０２からの電圧Ｖｃｋ２をカウンタ回路１５００の入力端子ＴＴ２へ伝達する。図１３において示したように、外部端子Ｘ２へ測定信号を供給した場合、バッファ回路１２０４から出力されている電圧Ｖｃｋ１が、インバータ回路１２０２から出力されている電圧Ｖｃｋ２よりも先にハイレベルへ立ち上がる。これに合わせて、カウンタ回路１５００の入力端子ＴＴ１には、電圧Ｖｃｋ１が供給され、入力端子ＴＴ２には、電圧Ｖｃｋ２が供給されるように、セレクタ１５０１、１５０２によって選択される。これにより、外部端子Ｘ１へ測定信号を供給した場合と同様に、カウンタ回路１５００は、遅延時間に相当する期間の間、クロック信号ＣＬＫをカウントし、カウントした値を遅延時間情報ＤＤとして出力する。
【０１２０】
比較的簡単な構成により、測定回路１４００を構成することが可能であり、半導体集積回路装置１０５の半導体チップの面積が増加するのを抑制することが可能である。
【０１２１】
＜測定回路２＞
図１６は、測定回路１４００の他の構成を示すブロック図である。図１６にも、測定回路１４００と発振回路とが示されている。図１６に示した発振回路の構成は、図１５に示した発振回路の構成と同じであるため、ここでは説明を省略する。図１６に示した測定回路１４００は、図１５において説明したセレクタ１５０１、１５０２と、時間―デジタル変換回路１６１０とを備えている。セレクタ１５０１および１５０２については、その構成および動作は、図１５と同じであるため、ここでは詳しい説明は省略するが、外部端子Ｘ１およびＸ２のいずれに、測定信号を供給しても、セレクタ１５０１からは、時間的に先にハイレベルへ立ち上がる電圧が出力され、セレクタ１５０２からは、時間的に後で立ち上がる電圧が出力される。この立ち上がる間の時間差が、外部端子に結合されている合成容量の容量値に対応している。
【０１２２】
時間―デジタル変換回路１６１０は、ディレイライン１６００と、ディレイライン１６００によって遅延された複数の遅延信号を受ける複数のフリップフロップ（以下、ＦＦと称する）回路と、複数のＦＦ回路からの出力をエンコードするエンコーダ回路１６０８とを備えている。図１６においては、ディレイライン１６００が、直列に接続された複数の遅延回路によって構成されており、複数の遅延回路のうち、遅延回路１６０１〜１６０４が、代表として示されている。また、複数のＦＦ回路のうち、遅延回路１６０１〜１６０３の出力を受けるＦＦ回路１６０５〜１６０７が代表として、図面に示されている。エンコーダ回路についても、ＦＦ回路１６０５〜１６０７の出力をエンコードする部分のみが、同図には示されている。
【０１２３】
セレクタ１５０１から出力された電圧は、ディレイライン１６００に供給され、各遅延回路１６０１〜１６０４によって順次遅延される。ディレイライン１６００によって遅延された遅延信号は、ＦＦ回路１６０５〜１６０７のデータ入力端子Ｄに供給される。ＦＦ回路１６０５〜１６０７のそれぞれは、トリガ端子にセレクタ１５０２からの出力が供給されており、トリガ端子に供給されているセレクタ１５０２からの出力がハイレベルへ立ち上がることにより、そのときデータ入力端子Ｄに供給されている電圧に応じた２値信号をラッチする。図１６においては、ＦＦ回路１６０５〜１６０７の２値信号が、データＤ０〜Ｄ２として示されている。これらのデータＤ０〜Ｄ２・・・は、エンコーダ回路１６０８によってエンコードされ、遅延時間情報（デジタル信号）ＤＤとして出力される。
【０１２４】
図１７（Ａ）〜（Ｆ）は、図１６に示した時間―デジタル変換回路１６０１の動作を示すタイミング図である。図１７を用いて、時間―デジタル変換回路１６０１の動作を説明する。セレクタ１５０１の出力がハイレベルに立ち上がることにより、遅延回路１６０１の有する遅延時間だけ遅れて、遅延回路１６０１の出力がハイレベルへ変化する。このハイレベルへの変化により、ＦＦ回路１６０５の出力がハイレベルになり、データＤ０＝１となる（図１７（Ａ））。次に、遅延回路１６０２の遅延時間だけ遅れて、遅延回路１６０２の出力がハイレベルとなり、ＦＦ回路１６０６の出力がハイレベルになり、データＤ１＝１となる（図１７（Ｂ））。
【０１２５】
以降、遅延回路１６０３・・・の出力が、順次ハイレベルとなり、ＦＦ回路１６０７・・・の出力がハイレベルになり、データＤ２＝１・・・となる（図１７（Ｃ）〜（Ｅ））。外部端子Ｘ１またはＸ２に結合されている合成容量の容量値に対応した遅延時間になると、セレクタ１５０２の出力がハイレベルへ変化する（図１７（Ｆ））。このハイレベルへの変化により、それぞれのＦＦ回路は、そのときの状態をラッチする。図１７では、ＦＦ回路１６０５〜１６０７までが、ハイレベルを出力し、ＦＦ回路１６０７以降のＦＦ回路は、ロウレベルを出力している。これにより、エンコーダ回路１６０８には、Ｄ０〜Ｄ２までが、２値信号“１”で、Ｄ３以降は、２値信号“０”が供給されることになり、これらの２値信号をエンコードして出力する。すなわち、時刻ｔ０からｔ１までの時間が、デジタル信号の遅延時間情報ＤＤとして出力される。
【０１２６】
いずれの測定回路においても、遅延時間がデジタル信号として得られるため、測定した値を容易に把握することが可能となる。
【０１２７】
また、測定回路２によれば、エンコーダ回路によってエンコードしているため、遅延時間情報ＤＤのデジタル信号数を低減することが可能となり、提示する際の簡便性を向上させることが可能となる。
【０１２８】
＜変形例＞
図１８は、半導体集積回路措置１０５の変形例を示すブロック図である。図１４との相違点は、図１０において説明した測定信号発生回路（インバータ１０００）と、スイッチ回路ＳＳ１、ＳＳ２とが追加されている点である。図１８では、外部端子Ｘ１に供給する測定信号の代わりに、測定信号発生回路（インバータ１０００）によって測定信号が形成され、端子Ｔ２へ供給される。これにより、外部端子Ｘ１へ測定信号を供給せずに、外部端子Ｘ２に結合されている容量の容量値に対応した遅延時間が、測定回路１４００によって測定され、遅延時間情報ＤＤとして、例えば外部端子Ｐｏｕｔ４から出力することができる。
【０１２９】
また、測定信号発生回路（インバータ１０００）によって形成された測定信号を、図示しない選択回路によって、端子Ｔ２あるいは端子Ｔ１へ供給するようにすれば、外部端子Ｘ１およびＸ２に測定信号を供給しなくても、測定回路１４００によって、外部端子Ｘ１に結合された容量の値に対応した遅延時間情報ＤＤと、外部端子Ｘ２に結合された容量の値に対応した遅延時間情報ＤＤとを、外部端子Ｐｏｕｔ４から出力することが可能となる。
【０１３０】
この変形例においては、図１０と同様に、スイッチ回路ＳＳ１およびＳＳ２が設けられているため、半導体集積回路装置１０５を試験する際には、スイッチ回路ＳＳ１およびＳＳ２をオフ状態にし、測定信号発生回路によって形成した測定信号を端子Ｔ２あるいはＴ１へ供給することにより、可変容量回路３０７、３０８のそれぞれの容量値を、遅延時間情報ＤＤによって確認することが可能である。特に、この変形例においては、外部端子（例えば、図１０のＰｏｕｔ１およびＰｏｕｔ２）間の信号を測定しなくて済むため、試験をより簡便に行うことが可能である。
【０１３１】
（実施の形態５）
図１９は、実施の形態５に係わるボードを説明するための説明図である。ここで、図１９（Ａ）は、ボードの構成を示すブロック図であり、図１９（Ｂ）は、電子装置メーカでの測定を説明するテーブル図である。図１９（Ａ）に示したボードは、図１４に示したボードと類似している。図１４に示したボードとの相違点を主に説明する。
【０１３２】
図１４に示したボードにおいては、半導体チップ１０５ｃｈｉｐに測定回路１４００が形成され、測定回路１４００から遅延時間情報ＤＤが、外部端子Ｐｏｕｔ４に伝達されるようになっていた。これに対して、図１９に示す半導体チップ１０５ｃｈｉｐには、さらに電気的に書き換え可能な不揮発性メモリ１９００が形成されている。書き換え可能な不揮発性メモリ（以下、単に記憶回路と称する）１９００としては、この実施の形態においてはフラッシュメモリが用いられているが、特に、これに制限されるものではない。
【０１３３】
記憶回路１９００は、制御回路３０２（図３）からの読み出し／書き込み制御信号Ｃｎｔ７によって、その読み出しと書き込みが制御される。この実施の形態５においても、図１４〜図１６において説明したように、測定回路１４００により、外部端子Ｘ１およびＸ２のそれぞれに結合されている容量の値に対応した遅延時間情報ＤＤが形成される。形成された遅延時間情報ＤＤは、記憶回路１９００へ供給される。制御回路３０２は、遅延時間情報ＤＤが、記憶回路１９００へ供給されるタイミングで、読み出し／書き込み制御信号Ｃｎｔ７によって、書き込み動作を、記憶回路１９００へ指示する。これにより、測定回路１４００によって形成された遅延時間情報ＤＤが、記憶回路１９００へ書き込まれる。書き込まれた遅延時間情報ＤＤは、制御回路３０２からの読み出し／書き込み制御信号Ｃｎｔ７が読み出し動作を指示すると、外部端子Ｐｏｕｔ５から出力される。
【０１３４】
この実施の形態５によれば、遅延時間情報ＤＤの提示を確実にすることが可能であるとともに、容易にすることが可能となる。すなわち、測定回路１４００によって、遅延時間情報ＤＤが形成されると、測定回路１４００と同じ半導体チップ１０５ｃｈｉｐに形成されている記憶回路１９００に、その遅延時間情報ＤＤが書き込まれることになる。そのため、遅延時間情報ＤＤと半導体チップ１０５ｃｈｉｐとが１対１に対応することになる。言い換えるならば、半導体集積回路装置１０５と遅延時間情報ＤＤとが１対１に対応することになる。そのため、半導体集回路装置を提供した際に、確実にその半導体集積回路装置の遅延時間情報を提供することが可能となる。また、提示の際には、紙等の媒体を用いずに遅延時間情報ＤＤを提示することが可能であるため、容易に提示することが可能となる。
【０１３５】
次に、遅延時間情報ＤＤの提示と、提示された遅延時間情報ＤＤを用いた設定について説明する。ここでは、半導体集積回路装置を提供する半導体メーカが遅延時間情報ＤＤを提示し、電子装置メーカが提示された遅延時間情報ＤＤを用いて、電子装置に設けられるボードにおいて設定する場合を、例として説明する。
【０１３６】
先ず、半導体メーカは、図１４〜図１６において説明したように、外部端子Ｘ１、Ｘ２のそれぞれに結合される容量の値に対応した遅延時間情報ＤＤを、測定回路１４００で測定し、記憶回路１９００に書き込む。次に、書き込まれた遅延時間情報ＤＤを備えた半導体集積回路装置１０５を、電子装置メーカへ提供する。ここで、測定回路１４００を用いて、遅延時間情報ＤＤを測定する際には、半導体メーカが独自に有する評価用ボードに、半導体集積回路装置１０５を実装し、水晶振動子１０７等も評価用ボードに実装して、所定の周波数のクロック信号が形成されたときの、可変容量回路３０８、３０７の値を、可変容量回路３０８、３０７へ設定して、遅延時間情報ＤＤを測定する。このときの遅延時間情報ＤＤが、例えば、外部端子Ｘ１およびＸ２のそれぞれに対して、４．２ｕｓであったとする。この場合、４．２ｕｓを表す遅延時間情報ＤＤが、記憶回路１９００に書き込まれた半導体集積回路装置１０５が、電子装置メーカに提供されることになる。
【０１３７】
半導体集積回路装置１０５を提供された電子装置メーカは、生産する電子装置に含まれるボードの基板に半導体集積回路装置１０５を実装する。この場合、電子装置に含まれるボードと半導体メーカにおける評価用ボードとは、基板１００および／または配線パターンが、通常異なっている。そのため、電子装置に含まれるボードの基板に半導体集積回路装置１０５が実装されたとき、半導体集積回路装置１０５の外部端子Ｘ１、Ｘ２のそれぞれに付随する寄生容量の値は、評価用ボードに実装したときの値と異なっている。そのため、可変容量回路３０８、３０７を、評価用ボードに半導体集積回路装置１０５を実装したときの値と同じ値に、設定しても、所望の周波数のクロック信号が形成されないことが考えられる。
【０１３８】
そこで、電子装置メーカは、電子装置に設けられるボードに半導体集積回路装置１０５を実装し、実装した状態で、外部端子Ｘ１、Ｘ２に測定信号を供給し、例えば、図１４〜図１６において説明した測定動作をおこなう。この測定動作においては、レジスタ３０１の値を変更しながら、遅延時間情報ＤＤを収集する。すなわち、レジスタ３０１の値を変更することにより、可変容量回路３０８、３０７のそれぞれの容量値が変更されるため、それぞれの容量値に対応した遅延時間情報を収集する。図１９（Ｂ）は、この測定動作によって、電子装置メーカが収集した遅延時間情報ＤＤと、可変容量回路３０８、３０７の容量値との対応を示すテーブルである。
【０１３９】
図１９（Ｂ）に示したテーブルには、可変容量回路の容量値と、その容量値に変更したときの遅延時間情報ＤＤによって表される遅延時間とが示されている。例えば、当該テーブルは、可変容量回路３０８の容量値を、０ｐＦへ変更したときに、測定回路１４００によって得られた遅延時間情報ＤＤによって表される遅延時間は、２ｕｓであり、２ｐＦへ変更したときに、遅延時間情報ＤＤによって表される遅延時間は、４ｕｓであることを示している。
【０１４０】
電子装置メーカは、半導体集積回路装置１０５の記憶回路１９００に書き込まれている遅延時間情報ＤＤを読み出し、読み出した遅延時間情報ＤＤによって表される遅延時間と同じあるいは近接した遅延時間に対応する可変容量回路３０８の容量値を、図１９に示したテーブルから選択し、選択した容量値を、継続的にレジスタ３０１が指定するように、レジスタ３０１の値を固定する。固定は、例えば、制御回路３０２によって、レジスタ３０１へ選択した容量値を指定する値を設定した後、レジスタ３０１への書き込みを禁止することにより行う。電子装置メーカは、同様の操作を可変容量回路３０７に対しても行い、可変容量回路３０７が、選択した容量値になるようにする。
【０１４１】
図１９（Ｂ）の例では、半導体メーカから提示されている遅延時間情報ＤＤによって表される遅延時間が４．２ｕｓであったため、４．２ｕｓに近接した４ｕｓに対応する容量値２ｐＦが選択され、採用され、可変容量回路３０８、３０７のそれぞれの容量値が２ｐＦになるようにレジスタ３０１の値を設定して、固定する。
【０１４２】
遅延時間情報ＤＤは、外部端子Ｘ１、Ｘ２に結合されている容量、すなわち外部端子Ｘ１、Ｘ２に付随する寄生容量（配線の寄生容量を含む）を含む合成容量に対応した遅延時間を表している。そのため、電子装置に設けられるボードが、評価ボードと異なっていても、外部端子Ｘ１、Ｘ２に結合されている合成容量の値を等しく設定することが可能となり、所定（所望）の周波数のクロック信号を、電子装置に設けられるボードにおいて形成することが可能となる。
【０１４３】
また、電子装置メーカが、ボードの基板および／または配線パターンを変更した場合であっても、変更後のボードに対して、上記した操作を行うことにより、所望の周波数のクロック信号を、変更後のボードにおいて形成することが可能である。そのため、水晶振動子メーカへ、基板等を提供し、適切な容量値を求めるような依頼をしなくて済み、電子装置の生産が遅延するのを低減することが可能となる。
【０１４４】
また、図６および図１１において示したように、遅延時間と容量値との間の関係は、１次直線的である。そのため、提示された遅延時間情報ＤＤによって表される遅延時間に近接した遅延時間に対応する容量値を選択（採用）することにより、より所望の周波数に近接した周波数のクロック信号を形成することが可能となる。
【０１４５】
＜変形例１＞
図２０は、実施の形態５の変形例１に係わるボードを説明するための説明図である。ここで、図２０（Ａ）は、ボードの構成を示すブロック図であり、図２０（Ｂ）は、電子装置メーカでの測定を説明するテーブル図である。図２０（Ａ）に示したボードは、図１９（Ａ）に示したボードと類似している。図１９（Ａ）に示したボードとの相違点を主に説明する。
【０１４６】
図１９（Ａ）においては、半導体チップ１０５ｃｈｉｐに、測定回路１４００によって得られた遅延時間情報ＤＤを格納する記憶回路１９００が形成されていた。この変形例１においては、半導体チップ１０５ｃｈｉｐは、さらに測定回路１４００によって得られた遅延時間情報と記憶回路１９００に格納されている遅延時間情報とを比較する比較回路２０００が形成されている。比較回路２０００は、特に制限されないが、比較の結果を外部端子Ｐｏｕｔ５へ伝達し、半導体集積回路装置１０５の外部へ出力する。
【０１４７】
半導体メーカが、測定回路１４００によって遅延時間を測定し、測定した遅延時間情報ＤＤを、記憶回路１９００へ書き込み、半導体集積回路装置１０５を、電子装置メーカへ提供するまでは、図１９で説明したのと同様である。
【０１４８】
変形例１においては、測定回路１４００によって形成される遅延時間情報を、記憶回路１９００へ伝達するのか、比較回路２０００へ伝達するのかを定める出力先制御信号Ｃｎｔ８が、制御回路３０２（図３）において形成される。制御回路３０２は、半導体メーカにおいて、遅延時間を測定する際には、測定回路１４００によって形成された遅延時間情報を遅延時間情報ＤＤとして、記憶回路へ伝達するように指示する出力先制御信号Ｃｎｔ８を形成する。一方、電子装置メーカにおいて、遅延時間を測定する際には、制御回路３０２は、測定回路１４００によって形成された遅延時間情報を遅延時間情報ＤＤ２として、比較回路２０００へ伝達するように指示する出力先制御信号Ｃｎｔ８を形成する。
【０１４９】
例えば、半導体メーカは、遅延時間情報ＤＤを記憶回路１９００へ書き込んだ後、出力先制御信号Ｃｎｔ８は、遅延時間情報が遅延時間情報ＤＤ２としてしか伝達されてないように、制御回路３０２を設定する。これにより、電子装置メーカにおいて、誤って記憶回路１９００へ遅延時間情報が書き込まれるのを防ぐことも可能である。
【０１５０】
また、この変形例１において、制御回路３０２は、電子装置メーカで測定を行う際に、読み出し／書き込み制御信号Ｃｎｔ７を読み出すような指示として形成する。
【０１５１】
半導体集積回路装置１０５を提供された電子装置メーカは、電子装置に設けられるボードに半導体集積回路装置１０５を実装する。電子装置メーカは、実装した状態で、外部端子Ｘ１、Ｘ２のそれぞれに対して測定信号を供給し、測定回路１４００により、遅延時間の測定を行う。測定に際しては、レジスタ３０１の値を変更しながら行う。これにより、可変容量回路３０８、３０７の容量値も変更されながら、測定が行われ。測定により形成された遅延時間情報は、遅延時間情報ＤＤ２として、比較回路２０００へ供給される。電子装置メーカでの測定においては、制御回路３０２からの読み出し／書き込み制御信号によって、記憶回路１９００に格納されている遅延時間情報が、遅延時間情報ＤＤ１として読み出され、比較回路２０００へ供給される。
【０１５２】
比較回路２０００は、供給されている遅延時間情報ＤＤ１と遅延時間情報ＤＤ２との比較を行い、比較の結果を外部端子Ｐｏｕｔ５へ伝達する。比較回路２０００における比較は、例えば記憶回路１９００から供給されている遅延時間情報ＤＤ１によって表されている遅延時間が、測定回路１４００から供給されている遅延時間情報ＤＤ２によって表されている遅延時間より長いか否かを比較する。
【０１５３】
図２０（Ｂ）は、電子装置メーカでの測定の結果を示すテーブルである。このテーブルには、測定において変更した可変容量回路３０８、３０７の容量値が、最上段に示されており、遅延時間情報ＤＤ２によって表される遅延時間（Ｔ２）が、中段に示されている。また、最下段には、比較回路２０００から外部端子Ｐｏｕｔ５へ伝達される結果Ｄｅｔ（遅延時間比較と記載）が示されている。ここで、比較の結果Ｄｅｔは、半導体メーカが予め記憶回路１９００に書き込んだ遅延時間情報ＤＤによって表される遅延時間（Ｔ１）が、遅延時間（Ｔ２）よりも長い場合には、○印が付され、短い場合には、×印が付されている。この例では、半導体メーカの測定において、所望の周波数のクロック信号を形成するのに適した遅延時間は、４．５ｕｓであると測定されている場合を示している。すなわち、図１９においては、４．２ｕｓが、適した遅延時間としていたが、この例では４．５ｕｓが適した遅延時間として測定されている場合である。
【０１５４】
図２０（Ｂ）のテーブルから、可変容量回路３０８、３０７の容量値が、０ｐＦおよび２ｐＦでは、比較の結果Ｄｅｔは、○であり、容量値が４ｐＦを超えると、比較の結果Ｄｅｔは、×となる。その結果、可変容量回路３０８、３０７の容量値として適しているのは、２ｐＦ〜３ｐＦの間と判定される。容量と遅延時間との間の関係は、先に説明したように、１次直線性の関係にある。そのため、ここでは、遅延時間の整合を図るときの目標となる半導体メーカから提示されている遅延時間情報ＤＤによって表される遅延時間４．５ｕｓに近い、４ｕｓに対応する容量値２ｐＦに、可変容量回路３０８、３０７のそれぞれの容量値を設定するように、レジスタ３０１の値を設定する。
【０１５５】
これにより、評価ボードと顧客ボードとが、基板および／または配線パターンが異なっていても、所望の周波数のクロック信号を、顧客ボードにおいて形成することが可能となる。
【０１５６】
この変形例によれば、比較の結果によって、可変容量回路３０８、３０７の容量値を設定することが可能となるため、電子装置メーカの負担を低減することが可能となる。
【０１５７】
＜変形例２＞
図２０（Ａ）に示した半導体チップ１０５ｃｈｉｐに、さらに、図２０（Ｂ）のテーブルに類似したテーブルを格納する揮発性記憶回路が形成される。この揮発性記憶回路に格納されるテーブルは、図２０（Ｂ）において容量値としている項目を、レジスタ３０１の値とする。この変形例２においては、さらに、当該揮発性記憶回路において、観測結果Ｄｅｔが、○から×へ変化するときを検出する検出回路が形成される。○から×への変化を検出回路によって検出されたとき、○に対応するレジスタ３０１の値または×に対応するレジスタ３０１の値を、制御回路３０２によってレジスタ３０１へ設定する。
【０１５８】
この変形例２によれば、電子装置メーカにおいて、半導体集積回路装置１０５の外部端子Ｐｏｕｔ５から出力される比較の結果Ｄｅｔに基づいて、レジスタ３０８、３０７の値を設定しなくても済み、電子装置メーカの負担をさらに低減することが可能である。
【０１５９】
今まで述べた実施の形態４および５においては、電子装置メーカが、顧客ボードに実装された半導体集積回路装置１０５の外部端子Ｘ１、Ｘ２に測定信号を供給する例を説明した。しかしながら、例えば図１８に示したように、半導体集積回路装置１０５に測定信号発生回路を設けるようにしてもよい。このようにすることにより、電子装置メーカは、顧客ボードに実装された半導体集積回路装置１０５に対して、測定信号を供給する手間を省くことが可能となり、更なる利便性が得られる。なお、○から×への変化を検出する検出回路は、排他的論理和回路等を用いることにより、容易に達成できる。
【０１６０】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、実施の形態においては、可変容量回路３０８、３０７の容量値をレジスタ３０１により設定することを述べたが、容量値だけでなく、可変振幅制限用抵抗素子の抵抗値も設定するようにしてもよい。
【符号の説明】
【０１６１】
１００  基板
１０１〜１０５  半導体集積回路装置
１０５Ｐ  パッケージ
１０５ｃｈｉｐ  半導体チップ
１０６、１０８  配線パターン
１０７  水晶振動子
３００  回路ブロック
３０１  レジスタ
３０２  制御回路
３０３  バッファ回路
３０４  インバータ回路
３０５  帰還用インピーダンス素子
３０６  振幅制限用インピーダンス素子
Ｃｐ１、Ｃｐ２  寄生容量
Ｘ１、Ｘ２  外部端子
【図１】
2016005085.tif 000005
【図２】
2016005085.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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