(57)【要約】 【課題】  デバイス構造や製造工程の複雑化を招くことなく、ドレイン側の接合リークの抑制をはかる。【解決手段】  トンネルＦＥＴであって、第１導電型の半導体領域と、前記半導体領域の表面部上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極を挟んで前記半導体領域の一方側に設けられた、前記第１の半導体領域よりも不純物濃度の高い第１導電型又は第２導電型のソース領域と、前記ゲート電極を挟んで前記半導体領域の他方側に設けられた、ショットキー接合を有するドレイン領域と、を具備している。【選択図】      図１
2016213408.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記半導体領域の表面部上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を挟んで前記半導体領域の一方側に設けられた、前記第１の半導体領域よりも不純物濃度の高い第１導電型又は第２導電型のソース領域と、
前記ゲート電極を挟んで前記半導体領域の他方側に設けられた、ショットキー接合を有するドレイン領域と、
を具備したことを特徴とするトンネルＦＥＴ。
【請求項２】
第１導電型の半導体領域と、
前記半導体領域の表面部上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を挟んで前記半導体領域の一方側に設けられた、前記第１の半導体領域よりも不純物濃度の高い第１導電型又は第２導電型のソース領域と、
前記ゲート電極を挟んで前記半導体領域の他方側に設けられた、メタルシリサイドからなるドレイン領域と、
を具備し、
前記メタルシリサイド下の不純物濃度は、前記ゲート電極下のチャネルの不純物濃度と略同じであることを特徴とするトンネルＦＥＴ。
【請求項３】
前記ソース領域が前記ゲート電極の一部とオーバーラップするように設けられていることを特徴とする、請求項１又は２に記載のトンネルＦＥＴ。
【請求項４】
前記ソース領域が前記ゲート電極の一部とオーバーラップするように設けられ、該オーバーラップ部分に、上層側を前記ソース領域と異種の拡散層とし、下層側を前記ソース領域と同種の拡散層としたｐｎ接合が形成されていることを特徴とする、請求項１に記載のトンネルＦＥＴ。
【請求項５】
前記ドレイン領域のメタルシリサイド下の不純物濃度が、５×１０18ｃｍ-3〜２×１０19ｃｍ-3の範囲に設定されていることを特徴とする、請求項２に記載のトンネルＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ショットキー接合のドレインを有するトンネルＦＥＴに関する。
【背景技術】
【０００２】
トンネルＦＥＴ（ＴＦＥＴ）は、オフ時の電流をＭＯＳＦＥＴに比べて極めて少なくできるというメリットがある。しかし、ドーピングによってドレイン領域の接合を形成する場合、接合リークがオフ時のリークレベルを決めてしまい、ＴＦＥＴのメリットを十分に活かすことができない。
【０００３】
この問題を解決するためのドレイン接合の形成方法は、幾つか提案されているが、何れも工程が複雑になるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１４７８６１号公報
【非特許文献】
【０００５】
【非特許文献１】Extended Abstracts of the 2014 International Conference on Solid State Devices and Materials, Tsukuba, 2014, pp826-827
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発明が解決しようとする課題は、デバイス構造や製造工程の複雑化を招くことなく、ドレイン側の接合リークの抑制が可能なトンネルＦＥＴを提供することである。
【課題を解決するための手段】
【０００７】
実施形態のトンネルＦＥＴは、第１導電型の半導体領域と、前記半導体領域の表面部上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極を挟んで前記半導体領域の一方側に設けられた、前記第１の半導体領域よりも不純物濃度の高い第１導電型又は第２導電型のソース領域と、前記ゲート電極を挟んで前記半導体領域の他方側に設けられた、ショットキー接合を有するドレイン領域と、を具備している。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係わるＴＦＥＴの素子構造を示す断面図。
【図２】ショットキー接合に印加した電圧と電流との関係を示す特性図。
【図３】実施形態のＴＦＥＴの不純物濃度の一例を示す模式図。
【図４】図３の破線部分のバンド構造を示す特性図。
【図５】ゲート印加電圧とドレイン電流との関係を示す特性図。
【図６】第１の実施形態に係わるＴＦＥＴの製造工程を示す断面図。
【図７】第２の実施形態に係わるＴＦＥＴの素子構造を示す断面図。
【図８】第２の実施形態に係わるＴＦＥＴの製造工程を示す断面図。
【図９】第３の実施形態に係わるＴＦＥＴの素子構造を示す断面図。
【図１０】第３の実施形態に係わるＴＦＥＴの製造工程を示す断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態のトンネルＦＥＴを、図面を参照して説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係わるＴＦＥＴの素子構造を示す断面図である。
【００１１】
本実施形態は、ＳＪＬ（Source Junction-Less）−ＴＦＥＴにおいて、ドレイン側をシリサイド／低濃度ｐ層のショットキー接合で形成したものである。なお、本実施形態では、ｎタイプのＴＦＥＴを例に取り説明するが、ｐタイプのＴＦＥＴに関しては、各層のドーピング種を変えるだけで基本構成は同じである。
【００１２】
ｐ型又はｎ型のシリコン基板１０上にｎ型ウェル１２が形成され、その上にチャネル層となるｐ- 型層（半導体領域）１３が形成されている。ｐ- 型層１３の不純物濃度は１０19ｃｍ-3程度と比較的低いものである。ｐ- 型層１３には、該層１３を複数の素子形成領域に分離するように素子分離絶縁膜１１が埋め込まれている。
【００１３】
素子分離絶縁膜１１で分離された素子形成領域上の一部には、ゲート絶縁膜２１を介して、ＴｉＮ膜などメタル膜２２が形成され、その上にポリシリコンゲート２３が形成されている。
【００１４】
ゲート絶縁膜２１，メタル膜２２，及びポリシリコンゲート２３からなるゲート部２０の側面には、ゲート側壁絶縁膜３０が形成されている。即ち、ゲート部２０の側面に、ＳｉＮからなる第１のゲート側壁膜３１、ＴＥＯＳからなる第２のゲート側壁膜３２、及びＳｉＮからなる第３のゲート側壁膜３３が形成されている。
【００１５】
ｐ- 型層１３のゲート部２０の一端側（ソース領域側）には、ソース領域形成のための高濃度のｐ型拡散層４１が形成されている。ｐ型拡散層４１の不純物濃度は１０21ｃｍ-3程度であり、ｐ型拡散層４１はゲート部２０に達しないように形成されている。ｐ型拡散層４１上には、Ｎｉシリサイド層４２が形成されている。このＮｉシリサイド層４２は、ｐ型拡散層４１に対してオーミック接触となっている。
【００１６】
ゲート部２０の他端側（ドレイン領域側）には、ｐ- 型層１３にＮｉシリサイド層５１を形成することにより、ショットキー接合が形成されている。即ち、ｐ- 型層１３よりも仕事関数の小さなＮｉシリサイド層５１をｐ- 型層１３の表面部に形成することにより、ショットキー接合のドレインが形成されている。
【００１７】
なお、ドレイン側に形成するシリサイドは、Ｎｉシリサイドに限るものではなく、シリコンの伝導帯（Ｅｃ）と価電子帯（Ｅｖ）の間にフェルミレベルが存在するものであれば良く、広く使用されているＴｉシリサイド（ＴｉＳｉ）、Ｃｏシリサイド（ＣｏＳｉ2 ）を用いることもできる。さらに、必ずしもシリサイドに限るものではなく、シリサイド以外のメタル、Ｔａ，Ｗ，Ａｌ，Ｍｏ，Ｃｏ，Ｒｕ，Ｎｉを用いることも可能である。
【００１８】
また、図には示さないが、上記の構造に、更に層間膜、コンタクト、金属配線、パッシベーションなどが形成されるものとなっている。さらに、本実施形態のようなｎタイプのＴＦＥＴでは、ゲート電極（メタル膜２２及びポリシリコンゲート２３）とドレイン（Ｎｉシリサイド層５１）に、共に正の電圧が印加されるものとなっている。また、ｐタイプのＴＦＥＴではこれとは逆に、ゲート電極とドレインに、共に負の電圧が印加されても良い。
【００１９】
このように本実施形態では、ドレイン側に高濃度拡散層を形成することなくショットキー接合を成すＮｉシリサイド層５１を形成し、シリサイド／低濃度ドーピング層でドレインを形成したＴＦＥＴを実現することができる。シリサイドと低濃度ｐ層でショットキー接合が形成される場合、ｐ層→シリサイド層で整流性を有する。一方、シリサイドと低濃度ｎ層でショットキー接合が形成される場合、シリサイド層→ｎ層で整流性を有する。
【００２０】
例えば、本実施形態のようなｎタイプのＴＦＥＴにおいて、ドレイン側に正電圧（＋０．５Ｖ）を印加する場合、ショットキーダイオードには逆バイアスが印加されることになる。このとき、図２に示すように、ショットキー接合部分のリーク電流が抑制され、トランジスタのオフ電流を引き上げるレベルでないことは確認されている。なお、図２は、ＮｉＳｉ（Ｐｔ１０atm％添加）に電圧を印加したときにＮｉＳｉとＳｉとの界面に流れる電流を、印加電圧に対してプロットしたものである。
【００２１】
図３〜図５は、実施形態のＴＦＥＴのドレイン側の動作を説明するための図である。図３は素子形成領域の不純物濃度の一例を示し、図４は図３の破線部分のバンド構造を示し、図５はドレイン電流を示している。
【００２２】
素子形成領域における不純物濃度は、図３に示すように、チャネル部及びドレイン領域で低く（１０19ｃｍ-3）、ソース領域で高く（１０21ｃｍ-3）なっている。なお、図３は、ソース領域において、ソースエクステンションとなるｐ型拡散層が、ゲート電極とオーバラップするように形成された場合を例示している。
【００２３】
図４において、太線はＴＦＥＴがオフ状態のときのエネルギーバンド図を示し、細線はＴＦＥＴがオン状態のときのエネルギーバンド図を示している。図４に示すように、シリサイド／低濃度ドーピング層でドレインを形成していることから、ドレイン側にショットキーバリアハイト（ＳＢＨ）が生じている。また、ＴＦＥＴがオン状態のとき、ＳＢＨ差で若干のトンネル電流差異は生じるが、トンネル接合におけるトンネル抵抗が高いため、図５に示すように、ＳＢＨが特性を大きく劣化させる状況ではないことが確認されている。なお、図５では、シリコンのエネルギーギャップ（Ｅｇ）に対し、ＳＢＨが０．２Ｅｇ，０．５Ｅｇ，０．８Ｅｇの場合がそれぞれプロットされている。図５におけるＳＢＨの違いは、例えばＮｉＳｉに対するＰｔの添加量で制御することが可能であり、Ｐｔの添加量が多いほどＳＢＨは高くなる。
【００２４】
図６（ａ）〜（ｄ）は、本実施形態のＴＦＥＴの製造工程を示す断面図である。ここでは、ｎタイプのＴＦＥＴを形成する方法を示すが、ｐタイプのＴＦＥＴに関しては、ドーピング種を変えるだけで、基本プロセスは同じとなる。
【００２５】
まず、図６（ａ）に示すように、ｐ型或いはｎ型のシリコン基板１０上に、埋めこみ素子分離法により深さ２００〜３００ｎｍの素子分離絶縁膜１１を形成する。素子分離絶縁膜１１で囲まれた素子形成領域には、１０ｎｍ以下の酸化膜（図示せず）がシリコン表面に形成される。その後、ｎ型ウェル１２、及びチャネル領域となるｐ- 型層１３（ＳＪＬ−ＴＥＦＴではこの部分がソーストンネル接合に相当する）をイオン注入、活性化ＲＴＡで形成する。
【００２６】
典型的なイオン注入条件は、ｎ型ウェル１２では燐（Ｐ）が５００ｋｅＶ，３×１０13ｃｍ-2、そのチャネル領域となるｐ型層（ＳＪＬ−ＴＥＦＴではソース領域にも相当）１３ではボロン（Ｂ）が１０ｋｅＶ，１×１０14ｃｍ-2となる。また、ｐタイプのＴＦＥＴを形成する場合、ｐ型ウェルではＢ：２６０ｋｅＶ，２×１０13ｃｍ-2、そのチャネル領域（ＳＪＬ−ＴＥＦＴではソース領域にも相当）ではＰ：１０ｋｅＶ，１×１０14ｃｍ-2となる。
【００２７】
次いで、図６（ｂ）に示すように、熱酸化法或いはＬＰＣＶＤ法によって形成された０．５ｎｍから６ｎｍのゲート絶縁膜２１を介して、ＴｉＮ膜などメタル膜２２を堆積する。さらに、５０ｎｍから２００ｎｍのポリシリコンゲート２３を堆積し、プリドーピングを行う。この際、ｎタイプのＴＦＥＴに対してはｎタイプのドーピングを、ｐタイプのＴＦＥＴに対してはｐタイプのドーピングを行う。
【００２８】
典型的なｎタイプのドーピングの条件は、燐（Ｐ）が５ｋｅＶ，５×１０15ｃｍ-2、ｐタイプのドーピングの条件はボロン（Ｂ）が２．５ｋｅＶ，５×１０15ｃｍ-2で行う。
【００２９】
続いて、光リソグラフィー法、Ｘ線リソグラフィー法、或いは電子ビームリソグラフィー法によって、ゲートパターニングのためのマスク（図示せず）を形成する。そして、反応性イオンエッチング（ＲＩＥ）法により、ポリシリコンゲート２３，メタル膜２２，及びゲート絶縁膜２１を選択エッチングすることで、ゲート部２０を形成する。ここで、ゲート絶縁膜２１としては、ＳｉＯ2 に限らずＳｉＯＮ，ＳｉＮ，或いはＨｆＳｉＯＮ等の高誘電体膜を用いることも可能である。
【００３０】
次いで、図６（ｃ）に示すように、ゲート部２０の側面にゲート側壁絶縁膜３０を、ＴＥＯＳやＳｉＮ、或いはＴＥＯＳとＳｉＮの組み合わせを用いて形成する。具体的には、ゲート側壁にＳｉＮからなる第１のゲート側壁膜３１、ＴＥＯＳからなる第２のゲート側壁膜３２、及びＳｉＮからなる第３ゲート側壁膜３３を形成する。
【００３１】
次いで、全面にレジスト（図示せず）を塗布した後に、ソース領域上のレジストに開口を形成する。そして、レジストをマスクに用い、高濃度のｐ+ ドーピングを行う。ｐタイプのＴＦＥＴの場合は、高濃度のｎ+ ドーピングを行う。具体的には、ｐ+ ドーピングは、Ｂ：２ｋｅＶ，２×１０15〜４×１０15ｃｍ-2、ｎ+ ドーピングはＡｓ：１０ｋｅＶ，２×１０15ｃｍ-2〜４×１０15ｃｍ-2である。その後、活性化アニールを行うことで、図６（ｄ）に示すように、ソース領域の高濃度のｐ型拡散層４１を形成する。アニール条件としては、スパイクアニール（１０３０℃）などを用いればよい。
【００３２】
これ以降は、ソース側にＮｉシリサイド層４２を形成し、更にドレイン側にＮｉシリサイド層５１を形成する。これにより、ソース側のオーミック接触及びドレイン側のショットキー接合が形成され、前記図１に示す構造が得られる。
【００３３】
なお、図６ではｎタイプのＴＦＥＴを説明したが、ｎタイプのＴＦＥＴとｐタイプのＴＦＴＥＴを同時に形成しても良い。また、図１の構造を形成した後に、必要に応じて層間膜、コンタクト、金属配線、パッシベーションなどの一般的な形成を行えば良い。
【００３４】
このように本実施形態によれば、ｎタイプのＴＦＥＴのドレイン側をＮｉシリサイド５１と低濃度ｐ- 型層１３とのショットキー接合で形成することにより、デバイス構造や製造工程の複雑化を招くことなく、ドレイン側の接合リークの抑制が可能なＴＦＥＴを実現することができる。即ち、ドレイン側にｐｎ接合を形成しないよう、ショットキー接合でドレインを形成することで、オフ電流を抑制し、ＴＦＥＴの特徴である、低いオフ時の電流の特徴を引き出すことが可能となる。さらに、ショットキー接合において寄生抵抗を劣化させないことも確認している。
【００３５】
ここで、ＴＦＥＴにおけるドレイン領域をドーピングによるｐｎ接合で形成する場合、ｐｎ接合における逆方向電流が発生し、トランジスタのオフ電流を高めてしまう問題がある。例えば、ソース側にｐｎによるトンネル接合を形成しないＳＪＬ−ＴＦＥＴでは、ゲート電極下で発生させるトンネル電流を制御することで、ＴＦＥＴとして動作させる。しかし、トンネル接合（一般的なＭＯＳＦＥＴでチャネルに相当）の濃度は１×１０19ｃｍ-3程度である。接合としては低濃度であるが、微細ゲートＭＯＳＦＥＴの Halo インプラも含めたチャネル濃度程度となる。このため、ドレイン側の高濃度拡散層で形成されるｐｎ接合は十分高濃度同士の接合形成となる。従って、接合リークは顕著となり、接合容量が高くなる問題が発生する。つまり、ＴＦＥＴ構造によるオフ電流抑制という特徴が、この構造では得られ難いこととなる。
【００３６】
この問題を解決するため、接合リークを抑制する手段として各種手法が提案されている。例えば、ソース／ドレイン領域をリセスし、ノンドープのＳｉ層を埋め込んだ後に、高濃度拡散層を形成する方法がある。しかし、この構造では、接合リークの抑制、接合容量の抑制は可能となるものの、デバイス構造が複雑となり、プロセス難易度も高くなる問題を招く。
【００３７】
これに対し本実施形態では、ドレイン領域をドーピングによるｐｎ接合で形成せず、メタル（シリサイド含む）／低濃度ドーピングによるショットキー接合で形成する。このショットキー接合では、接合リークの抑制が可能となることで、オフ時の電流をＭＯＳＦＥＴに比べて極めて抑制することが可能となるＴＦＥＴの特徴を活かすことができる。また、リセス等のプロセスを必要とせず、シンプルなプロセスで製造できるメリットを有する。
【００３８】
（第２の実施形態）
図７は、第２の実施形態に係わるＴＦＥＴの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３９】
本実施形態では、一般的なＴＦＥＴとして提案されている横型ＴＦＥＴにおいて、ドレイン側をシリサイド／低濃度ｐ層のショットキー接合で形成したものである。
【００４０】
基本的な構成は第１の実施形態と同様であり、本実施形態が第１の実施形態と異なる点は、ソース側の構成にある。即ち、本実施形態のソース側は、第１の実施形態と同様にソース領域形成のための高濃度のｐ型拡散層６３が形成され、更にゲート部２０の一部とオーバーラップするように、ソース領域と同種のｐ型拡散層６１がソース領域から延びている。
【００４１】
図８（ａ）〜（ｃ）は、本実施形態のＴＦＥＴの製造工程を示す断面図である。
【００４２】
まず、第１の実施形態と同様に、前記図６（ｂ）に示すように、シリコン基板１０に、素子分離絶縁膜１１、ｎ型ウェル１２、及びｐ- 型層１３を形成し、更にｐ- 型層１３上にゲート部２０を形成する。
【００４３】
次いで、図８（ａ）に示すように、例えばＳｉＮからなる第１のゲート側壁膜３１を形成し、これをオフセットスペーサとして用いる。具体的には、ＬＰＣＶＤ法にてＳｉＮを３ｎｍ〜１２ｎｍ形成した後、ＲＩＥでエッチングすることによりオフセットスペーサを形成する。
【００４４】
次いで、図８（ｂ）に示すように、トンネル接合を形成するためソース領域へのドーピングを行う。具体的には、全面にレジストを塗布した後、ソース領域を開口し、典型的条件としては、Ａｓ：４０ｋｅＶ，３×１０13ｃｍ-2の角度イオン注入を行った後、ＢＦ2：２ｋｅＶ，１０15ｃｍ-2でイオン注入し、ソース側のトンネル接合の形成を行う。これにより、ソースエクステンションとなるｐ型拡散層６１及び Halo 領域となるｎ型拡散層６２を形成する。
【００４５】
なお、ｐタイプのＴＦＥＴの場合には、ソース領域を開口し、典型的条件としては、ＢＦ2：２０ｋｅＶ，３×１０13ｃｍ-2の角度イオン注入を行った後、Ａｓ：１ｋｅＶ，１０×15ｃｍ-2でイオン注入し、ソース側のトンネル接合の形成を行う。
【００４６】
次いで、図８（ｃ）に示すように、第２のゲート側壁膜３２及び第３のゲート側壁膜３３を形成することにより、ゲート側壁絶縁膜３０を形成する。その後、高濃度のｐ型拡散層６３を形成する。なお、図８（ｃ）では、ｎ型拡散層６２は極めて薄くなるため省略している。続いて、ソース側にＮｉシリサイド層４２を形成し、ドレイン側にＮｉシリサイド層５１を形成することで、前記図７に示す構造が得られる。
【００４７】
本実施形態では、ゲート絶縁膜２１に対して平行にトンネル電流が発生する、横型ＴＦＥＴにおいて、ドレイン側をシリサイド／低濃度ｐ層で形成したシリサイドショットキーＴＦＥＴが形成される。従って、高濃度ドレイン層とチャネルがｐｎ接合を形成しないため、逆方向電流の抑制が可能となり、第１の実施形態と同様の効果が得られる。
【００４８】
（第３の実施形態）
図９は、第３の実施形態に係わるＴＦＥＴの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４９】
本実施形態は、縦型ＴＦＥＴ（Vertical TFET）において、ドレイン側をシリサイド／低濃度ｐ層のショットキー接合で形成したものである。
【００５０】
基本的な構成は第１の実施形態と同様であり、本実施形態が第１の実施形態と異なる点は、ソース側及びドレイン側の構成にある。即ち、本実施形態のソース側は、第１の実施形態と同様にソース領域形成のための高濃度のｐ型拡散層８３が形成され、更にソース領域がゲート部２０の一部とオーバーラップするように形成されている。そして、オーバーラップ部分に、上層側をｎ型拡散層８１、下層側をｐ型拡散層８２としたｐｎ接合が形成されている。また、ドレイン側では、Ｎｉシリサイド５１の下部にｐ- 型層８４が形成されている。
【００５１】
図１０（ａ）〜（ｄ）は、本実施形態のＴＦＥＴの製造工程を示す断面図である。
【００５２】
本実施形態のようなｎタイプのＴＦＥＴでは、ｐウェルとｎ- 型層（チャネル）を用いる。ｐタイプのＴＦＥＴでは、ｎウェルとｐ- 型層を用いる。各ウェル、チャネルの形成条件は、第１の実施形態で示した条件を用いる。
【００５３】
まず、図１０（ａ）に示すように、ｐ型或いはｎ型のシリコン基板１０上に、埋めこみ素子分離法により深さ２００〜３００ｎｍの素子分離絶縁膜１１を形成した後、ｐ型ウェル７２、及びｎ- 型層（チャネル領域）７３を形成する。さらに、ｎ- 型層７３上にゲート部２０を形成する。
【００５４】
次いで、図１０（ｂ）に示すように、ＳｉＮからなる第１のゲート側壁膜３１を形成し、これをオフセットスペーサとして用いる。具体的には、ＬＰＣＶＤ法にてＳｉＮを３ｎｍ〜１２ｎｍ形成した後、ＲＩＥでエッチングすることによりオフセットスペーサを形成する。
【００５５】
続いて、トンネル接合を形成するためソース領域へのドーピングを行う。具体的には、レジストを塗布した後にソース領域を開口し、典型的条件としては、奥側へのドーピングとしてＢＦ2：１５ｋｅＶ，３×１０14ｃｍ-2のイオン注入を行った後、表面側へのドーピングとしてＡｓ：２ｋｅＶ，２．４×１０14ｃｍ-2でイオン注入し、ソース側のトンネル接合の形成を行う。これにより、ゲート部２０と一部重なるように、浅い領域にｎ型拡散層８１、深い領域にｐ型拡散層８２が形成される。
【００５６】
このトランジスタでは、ソース領域とゲート電極とのオーバーラップ領域をできるだけ確保することが望ましい。なお、ｐタイプのＴＦＥＴの場合には、ソース領域を開口し、典型的条件としては、奥側へのドーピングとしてＡｓ：１０ｋｅＶ，３×１０13ｃｍ-2のイオン注入を行った後、表面側へのドーピングとしてＢＦ2：２ｋｅＶ，３×１０13ｃｍ-2でイオン注入し、ソース側のトンネル接合の形成を行う。
【００５７】
次いで、図１０（ｃ）に示すように、第２のゲート側壁膜３２及び第３のゲート側壁膜３３を形成することにより、ゲート側壁絶縁膜３０を形成する。
【００５８】
次いで、図１０（ｄ）に示すように、イオン注入によりソース側に高濃度のｐ型拡散層８３を形成する。さらに、ドレイン側には、ｎ型チャネルをｐ型チャネル程度（打ち返しても低濃度に設定する）に打ち返すイオン注入を行い、ｐ- 型層８４を形成する。典型的な条件としては、ｎ型チャネルにｐ型の低濃度層を形成する条件はＢ：５ｋｅＶ，１０14ｃｍ-2であり、ｐ型チャネルにｎ型の低濃度層を形成する条件はＰ：５ｋｅＶ，１０14ｃｍ-2である。
【００５９】
最後に、ソース側にＮｉシリサイド層４２を形成し、ドレイン側にＮｉシリサイド層５１を形成することで、前記図９に示す構造が得られる。
【００６０】
本実施形態では、ゲート絶縁膜２１に対して垂直にトンネル電流が発生する、縦型ＴＦＥＴにおいて、ドレイン側をシリサイド／低濃度ｐ層で形成したシリサイドショットキーＴＦＥＴが形成される。従って、高濃度ドレイン層とチャネルがｐｎ接合を形成しないため、逆方向電流の抑制が可能となり、第１の実施形態と同様の効果が得られる。
【００６１】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００６２】
ドレイン側のメタルは必ずしもシリサイドに限るものではなく、ドレイン領域の半導体層とｐｎ接合でなくショットキー接合を形成する材料であればよい。基板及び各層は必ずしもシリコンに限るものではなく、他の半導体材料を用いることも可能である。ゲート部の構成、ゲート側壁絶縁膜の構成は、仕様に応じて適宜変更可能である。
【００６３】
各層の不純物濃度は、仕様に応じて適宜変更可能である。但し、ドレイン側のメタルとショットキー接合を形成する半導体層の不純物濃度は、２×１０19ｃｍ-3以下程度とすることが望ましい。これは、ショットキー接合を形成する半導体層の不純物濃度が高すぎると、図４中で丸く囲んだ領域におけるバンドベンディングが急峻となり、ＴＦＥＴがオフ時でもドレイン側でトンネル電流が生じてショットキー接合を形成した作用が損なわれる恐れがあることによる。
【００６４】
また、上述した第１及び第２の実施形態においては、チャネル領域及びドレイン領域における半導体層の不純物濃度が低いと、バンド間トンネリングの急峻性が劣化する一方、不純物濃度が高いと、バンド間トンネリングの急峻性は高まるものの、ＴＦＥＴの閾値電圧が上昇して低電圧での動作が困難になってしまう。このため、チャネル領域及びドレイン領域における半導体層の不純物濃度は、５×１０18ｃｍ-3〜２×１０19ｃｍ-3の範囲内に設定されることが望ましい。
【００６５】
なお、第１及び第２の実施形態では、ドレイン領域におけるシリサイド下の半導体層とチャネルの半導体層とが全く同じ不純物濃度を有する場合について説明したが、シリサイド形成時の不純物の偏析など特段のドーピングを伴うことなく何れかの不純物濃度が多少変化する程度であれば、互いに各同じ不純物濃度を有するものとして許容される。
【００６６】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６７】
１０…シリコン基板（半導体基板）、１１…素子分離絶縁膜、１２…ｎ型ウェル、１３…ｐ- 型層（半導体領域）、２０…ゲート部、２１…ゲート絶縁膜、２２…メタル膜、２３…ポリシリコンゲート、３０…ゲート側壁絶縁膜、３１…第１の側壁膜（オフセットスペーサ）、３２…第２の側壁膜、３３…第３の側壁膜、４１…ｐ型拡散層、４２…Ｎｉシリサイド層（オーミック接触）、５１…Ｎｉシリサイド層（ショットキー接合）、６１…ｐ型拡散層（ソースエクステンション層）、６２…ｎ型拡散層（halo領域）、６３…ｐ型拡散層、８１…ｎ型拡散層、８２…ｐ型拡散層、８３…ｐ型拡散層、８４…ｐ−型層
【図１】
2016213408.tif 000003
【図２】
2016213408.tif 000004
【図３】
2016213408.tif 000005
【図４】
2016213408.tif 000006
【図５】
2016213408.tif 000007
【図６】
2016213408.tif 000008
【図７】
2016213408.tif 000009
【図８】
2016213408.tif 000010
【図９】
2016213408.tif 000011
【図１０】
2016213408.tif 000012
【手続補正書】
【提出日】平成27年5月18日(2015.5.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
典型的なイオン注入条件は、ｎ型ウェル１２では燐（Ｐ）が５００ｋｅＶ，３×１０13ｃｍ-2、そのチャネル領域となるｐ- 型層（ＳＪＬ−ＴＥＦＴではソース領域にも相当）１３ではボロン（Ｂ）が１０ｋｅＶ，１×１０14ｃｍ-2となる。また、ｐタイプのＴＦＥＴを形成する場合、ｐ型ウェルではＢ：２６０ｋｅＶ，２×１０13ｃｍ-2、そのチャネル領域（ＳＪＬ−ＴＥＦＴではソース領域にも相当）ではＰ：１０ｋｅＶ，１×１０14ｃｍ-2となる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
なお、第１及び第２の実施形態では、ドレイン領域におけるシリサイド下の半導体層とチャネルの半導体層とが全く同じ不純物濃度を有する場合について説明したが、シリサイド形成時の不純物の偏析など特段のドーピングを伴うことなく何れかの不純物濃度が多少変化する程度であれば、互いに略同じ不純物濃度を有するものとして許容される。