(57)【要約】【課題】電源電圧の変動などにより負荷ショート検出回路と負荷オープン検出回路が誤検出をしても、誤った検出結果を出力することを防止することが出来る検出回路を備えた半導体装置を提供すること。【解決手段】負荷のショートを検出する負荷ショート検出回路と、負荷のオープンを検出する負荷オープン検出回路と、負荷ショート検出回路と負荷オープン検出回路の出力信号を出力端子に出力する論理回路を備え、論理回路は負荷オープン検出回路と負荷ショート検出回路の出力が検出論理であるときは、出力端子に非検出論理の信号を出力する構成とした。【選択図】図１
2016050893.tif 000002
【特許請求の範囲】
【請求項１】
電圧出力端子に接続された負荷のオープンとショートを検出する検出回路であって、
前記負荷のショートを検出する負荷ショート検出回路と、
前記負荷のオープンを検出する負荷オープン検出回路と、
前記負荷ショート検出回路と前記負荷オープン検出回路の出力信号を出力端子に出力する論理回路と、を備え、
前記論理回路は、前記負荷オープン検出回路と前記負荷ショート検出回路の出力が検出論理であるときは、前記出力端子から非検出論理の信号を出力する
ことを特徴とする検出回路。
【請求項２】
前記負荷オープン検出回路の出力信号が検出論理にあるときは、前記負荷ショート検出回路の出力を非検出論理とし、
前記負荷ショート検出回路の出力信号が検出論理にあるときは、前記負荷オープン検出回路の出力を非検出論理とする、
ことを特徴とする請求項１記載の検出回路。
【請求項３】
請求項１または２記載の検出回路を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接続される負荷のオープン及びショートを検出する検出回路及び半導体装置に関する。
【背景技術】
【０００２】
図３は、従来の検出回路を備えた半導体装置の回路図である。従来の検出回路を備えた半導体装置は、電圧入力端子Ｔ１と電圧出力端子Ｔ２の間に接続されたＭＯＳトランジスタ１と、制御回路２と、電圧出力端子Ｔ２に接続された負荷と接地端子のショートを検出する負荷ショート検出回路３と、負荷のオープンを検出する負荷オープン検出回路４と、それら検出回路の出力信号を出力端子Ｔ３に出力する論理回路５とを備えている。
【０００３】
従来の検出回路を備えた半導体装置は、電圧出力端子Ｔ２に接続された負荷と接地端子のショートを負荷ショート検出回路３が検出すると、または負荷のオープンを負荷オープン検出回路４が検出すると、それら検出回路の出力信号を論理回路５（ＯＲ回路）が出力端子Ｔ３に出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２８９０８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
検出回路を備えた半導体装置は、負荷のショートやオープンの検出信号を出力すると、その信号を受ける回路は、電源電圧を遮断したり、動作を停止したりして、安全のための処理を行う。
【０００６】
しかしながら、上述の検出回路を備えた半導体装置は、例えば、電源電圧の変動などによって、負荷ショート検出回路３と負荷オープン検出回路４が誤検出する可能性がるが、同時に検出信号を出力する明らかな誤検出であるにもかかわらず、論理回路５（ＯＲ回路）が出力端子Ｔ３に出力してしまう、といった課題があった。半導体装置は、安全のための処理を行うと、動作を停止したり、通常動作に復帰しないといった損傷を受けたりすることがある。
本発明は、以上のような課題を解決するために考案されたものであり、誤った検出結果を出力することがない検出回路を備えた半導体装置を提供するものである。
【課題を解決するための手段】
【０００７】
従来の課題を解決するために、本発明の検出回路を備えた半導体装置は以下のような構成とした。
負荷のショートを検出する負荷ショート検出回路と、負荷のオープンを検出する負荷オープン検出回路と、負荷ショート検出回路と負荷オープン検出回路の出力信号を出力端子に出力する論理回路を備え、論理回路は負荷オープン検出回路と負荷ショート検出回路の出力が検出論理であるときは、出力端子に非検出論理の信号を出力する構成とした。
【発明の効果】
【０００８】
本発明の検出回路を備えた半導体装置によれば、電源電圧の変動などによりショート検出回路とオープン検出回路が誤検出をしても、誤った検出結果を出力することを防止することが出来る。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の検出回路を備えた半導体装置の回路図である。
【図２】本実施形態の検出回路を備えた半導体装置の他の例を示す回路図である。
【図３】従来の検出回路を備えた半導体装置の回路図である。
【発明を実施するための形態】
【００１０】
以下、本実施形態について、図面を参照して説明する。
図１は、本実施形態の検出回路を備えた半導体装置の回路図である。
本実施形態の検出回路を備えた半導体装置は、電圧入力端子Ｔ１と、電圧出力端子Ｔ２と、出力端子Ｔ３と、ＭＯＳトランジスタ１と、制御回路２と、負荷ショート検出回路３と、負荷オープン検出回路４と、論理回路１０とを備えている。論理回路１０は、ＯＲ回路１１、１４と、インバータ１２、１３と、ＡＮＤ回路１５とを備えている。
検出回路は、電圧出力端子Ｔ２に接続される負荷が外れた（負荷オープン）ことや、短絡した（負荷ショート）ことを検出して、出力端子Ｔ３に検出信号を出力する。
【００１１】
電圧入力端子Ｔ１は、電源電圧が入力される。電圧出力端子Ｔ２は、電圧入力端子Ｔ１入力された電源電圧がＭＯＳトランジスタ１を介して出力される。制御回路２は、ＭＯＳトランジスタ１を制御して、電圧出力端子Ｔ２の出力電圧を制御する。負荷ショート検出回路３は、異常を検出したとき検出信号を出力する。負荷オープン検出回路４は、異常を検出したとき検出信号を出力する。論理回路１０は、それらの検出信号を出力端子Ｔ３に出力する。また、論理回路１０は、それらの検出信号を制御回路２にも出力する。
【００１２】
ＭＯＳトランジスタ１は、電圧入力端子Ｔ１と電圧出力端子Ｔ２の間に接続される。制御回路２は、出力端子がＭＯＳトランジスタ１のゲートに接続される。負荷ショート検出回路３は、入力端子が電圧出力端子Ｔ２に接続される。負荷オープン検出回路４は、入力端子が電圧出力端子Ｔ２に接続される。論理回路１０は、第一入力端子が負荷ショート検出回路３の出力端子に接続され、第二入力端子が負荷オープン検出回路４の出力端子に接続され、出力端子が出力端子Ｔ３に接続される。ＯＲ回路１１は、入力端子が第一入力端子と第二入力端子に接続される。インバータ１２は、入力端子が第一入力端子に接続される。インバータ１３は、入力端子が第二入力端子に接続される。ＯＲ回路１４は、入力端子がインバータ１２、１３の出力端子に接続される。ＡＮＤ回路１５は、入力端子がＯＲ回路１１、１４の出力端子に接続され、出力端子は出力端子Ｔ３に接続される。
【００１３】
次に、本実施形態の検出回路の動作について説明する。負荷ショート検出回路３と負荷オープン検出回路４の検出信号をＨｉレベルとして説明する。
負荷ショート検出回路３または負荷オープン検出回路４のどちらかが異常を検出したとき、ＯＲ回路１１、１４はどちらかの入力信号がＨｉなので、出力信号は検出論理のＨｉになる。従って、ＡＮＤ回路１５は、出力端子Ｔ３に検出論理のＨｉレベルの信号を出力する。
【００１４】
次に、電源電圧の変動などによって、負荷ショート検出回路３と負荷オープン検出回路４が誤検出した場合について説明する。このとき、負荷ショート検出回路３と負荷オープン検出回路４は、同時にＨｉレベルの検出信号を出力する。第一入力端子と第二入力端子が同時にＨｉレベルを入力されたとき、ＯＲ回路１１はＨｉレベルの検出信号を出力するが、ＯＲ回路１４はどちらの入力信号もＬｏなので、Ｌｏレベルの非検出信号を出力する。従って、ＡＮＤ回路１５は、出力端子Ｔ３に非検出論理のＬｏレベルの信号を出力する。
【００１５】
以上説明したように、本実施形態の検出回路を備えた半導体装置は、電源電圧の変動などにより負荷ショート検出回路と負荷オープン検出回路が誤検出をしても、誤った検出結果を出力することを防止することが出来る。
【００１６】
図２は、本実施形態の検出回路を備えた半導体装置の他の例を示す回路図である。
図２の検出回路を備えた半導体装置は、電圧入力端子Ｔ１と、電圧出力端子Ｔ２と、出力端子Ｔ３と、ＭＯＳトランジスタ１と、制御回路２と、負荷ショート検出回路３と、負荷オープン検出回路４と、論理回路２０とを備えている。論理回路２０は、ＯＲ回路１１、１４と、インバータ２１、２２と、ＡＮＤ回路２３、２４と、ＯＲ回路２５とを備えている。
【００１７】
論理回路２０は、第一入力端子が負荷ショート検出回路３の出力端子に接続され、第二入力端子が負荷オープン検出回路４の出力端子に接続され、出力端子が出力端子Ｔ３に接続される。インバータ２１は、入力端子が第二入力端子に接続される。インバータ２２は、入力端子が第一入力端子に接続される。ＡＮＤ回路２３は、入力端子が第一入力端子とインバータ２１の出力端子に接続される。ＡＮＤ回路２４は、入力端子が第二入力端子とインバータ２２の出力端子に接続される。ＯＲ回路２５は、入力端子がＡＮＤ回路２３、２４の出力端子に接続され、出力端子は出力端子Ｔ３に接続される。
【００１８】
論理回路２０をこのように構成すると、負荷オープン検出回路４の出力信号が検出論理にあるときは負荷ショート検出回路３の出力を非検出論理とし、負荷ショート検出回路３の出力信号が検出論理にあるときは負荷オープン検出回路４の出力を非検出論理とする。
【００１９】
従って、図２の検出回路は、負荷オープン検出回路と負荷ショート検出回路の出力が検出論理であるとき、出力端子Ｔ３から非検出論理の信号を出力する。すなわち、図１の検出回路と同様の効果を得ることが出来る。
【符号の説明】
【００２０】
２  制御回路
３  ショート検出回路
４  オープン検出回路
１０、２０  論理回路
【図１】
2016050893.tif 000003
【図２】
2016050893.tif 000004
【図３】
2016050893.tif 000005