(57)【要約】【課題】チップごとのリーク電流を測定可能な半導体装置を提供する。【解決手段】Ｐ型の半導体基板ＳＢと、半導体基板ＳＢに設けられたＮ型のウェル領域Ｗ１，Ｗ２と、ウェル領域Ｗ１に電源電位ＶＤＤを供給する電源配線ＶＬ１と、ウェル領域Ｗ２に電源電位ＶＤＤを供給する電源配線ＶＬ２と、接地電位ＶＳＳが供給され、電源配線ＶＬ１，ＶＬ２と容量結合する電源配線ＶＬ３と、テスト信号ＴＥＳＴに応答して、電源配線ＶＬ１に電源電位ＶＤＤとは異なる試験電位を供給する切り替え回路５３とを備える。これにより、ウェル領域Ｗ１，Ｗ２間において生じるリーク電流を測定することが可能となる。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に設けられた第２導電型の第１及び第２のウェル領域と、
前記第１のウェル領域に第１の電源電位を供給する第１の電源配線と、
前記第２のウェル領域に前記第１の電源電位を供給する第２の電源配線と、
第２の電源電位が供給され、前記第１及び第２の電源配線と容量結合する第３の電源配線と、
テスト信号に応答して、前記第１の電源配線に前記第１の電源電位とは異なる試験電位を供給する第１の切り替え回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１のウェル領域と前記第２のウェル領域は互いに隣接して配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のウェル領域の上部に配置された第１の容量素子と、
前記第２のウェル領域の上部に配置された第２の容量素子と、をさらに備え、
前記第１の容量素子の一方の電極は前記第１の電源配線に接続され、前記第１の容量素子の他方の電極は前記第３の電源配線に接続され、
前記第２の容量素子の一方の電極は前記第２の電源配線に接続され、前記第２の容量素子の他方の電極は前記第３の電源配線に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２の容量素子の前記一方又は他方の電極は、シリンダ状であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記試験電位は、前記第２の電源電位と同電位であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
外部端子と、
前記テスト信号に応答して、前記第２の電源配線を前記外部端子に接続する第２の切り替え回路をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
第１導電型の半導体基板と、
前記半導体基板に設けられた第２導電型の第１及び第２のウェル領域と、
前記第１のウェル領域の上部に設けられ、第１及び第２の電極を有する第１の容量素子と、
前記第２のウェル領域の上部に設けられ、第３及び第４の電極を有する第２の容量素子と、
前記第１の電極に接続された第１の電源配線と、
前記第３の電極に接続された第２の電源配線と、
前記第２及び第４の電極に接続された第３の電源配線と、
前記第１の電極と前記第１のウェル領域を接続する第１のコンタクト導体と、
前記第３の電極と前記第２のウェル領域を接続する第２のコンタクト導体と、
テスト信号に応答して、前記第１の電源配線に供給する電位を切り替える第１の切り替え回路と、を備えることを特徴とする半導体装置。
【請求項９】
前記第１の切り替え回路は、前記テスト信号が第１の状態である場合には前記第１の電源配線に第１の電源電位を供給し、前記テスト信号が第２の状態である場合には前記第１の電源配線に前記第１の電源電位とは異なる第２の電源電位を供給することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記テスト信号の状態にかかわらず、前記第３の電源配線には前記第２の電源電位が供給されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記テスト信号が前記第１の状態である場合、前記第２の電源配線に前記第１の電源電位を供給する第２の切り替え回路をさらに備えることを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記第２の切り替え回路は、前記テスト信号が前記第２の状態である場合には前記第２の電源配線を所定の外部端子に接続することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１のウェル領域と前記第２のウェル領域は互いに隣接して配置されていることを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項８乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
第１導電型の半導体基板に設けられ、互いに隣接する第２導電型の第１及び第２のウェル領域に互いに異なる電位を供給し、
前記第１のウェル領域と前記第２のウェル領域との間で流れるリーク電流を測定することを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその試験方法に関し、特に、ウェル領域間に流れるリーク電流を測定可能な半導体装置及びその試験方法に関する。
【背景技術】
【０００２】
半導体装置の内部においては、意図しない様々なリーク電流が流れることがある。例えば、特許文献１はウェル領域間に流れるリーク電流に着目し、これを低減可能な半導体装置が提案されている。
【０００３】
ここで、ウェル領域間に流れるリーク電流を測定する方法としては、半導体ウェーハのスクライブ領域上にＴＥＧパターンを設ける方法が考えられる。しかしながら、ＴＥＧパターンは、実際のチップ領域とは異なるスクライブ領域上に設けられていることから、実際のチップにおいて生じるリーク電流を正しく測定することができない。このため、半導体ウェーハ上の各チップにおいてリーク電流量にばらつきがある場合、正しくリーク電流を測定することができない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３１３９０７号公報
【特許文献２】特開２０１２−１３４２３８号公報
【特許文献３】特開２０１１−２３３７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
チップごとにリーク電流の測定を可能とするためには、スクライブ領域上ではなく、各チップ上に測定用パターンを形成する必要がある。しかしながら、測定用パターンのために専用の領域を割り当てると、チップ面積が増大してしまう。
【０００６】
他方、半導体装置には、電源電位を安定化させるための補償容量が設けられることがある（特許文献２，３参照）。本発明者は、補償容量が設けられる領域を利用してリーク電流を測定することにより、チップ面積を増大させることなく、チップごとのリーク電流を測定可能な半導体装置について鋭意検討を行った。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、第１導電型の半導体基板と、前記半導体基板に設けられた第２導電型の第１及び第２のウェル領域と、前記第１のウェル領域に第１の電源電位を供給する第１の電源配線と、前記第２のウェル領域に前記第１の電源電位を供給する第２の電源配線と、第２の電源電位が供給され、前記第１及び第２の電源配線と容量結合する第３の電源配線と、テスト信号に応答して、前記第１の電源配線に前記第１の電源電位とは異なる試験電位を供給する第１の切り替え回路と、を備えることを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、第１導電型の半導体基板と、前記半導体基板に設けられた第２導電型の第１及び第２のウェル領域と、前記第１のウェル領域の上部に設けられ、第１及び第２の電極を有する第１の容量素子と、前記第２のウェル領域の上部に設けられ、第３及び第４の電極を有する第２の容量素子と、前記第１の電極に接続された第１の電源配線と、前記第３の電極に接続された第２の電源配線と、前記第２及び第４の電極に接続された第３の電源配線と、前記第１の電極と前記第１のウェル領域を接続する第１のコンタクト導体と、前記第３の電極と前記第２のウェル領域を接続する第２のコンタクト導体と、テスト信号に応答して、前記第１の電源配線に供給する電位を切り替える第１の切り替え回路と、を備えることを特徴とする。
【０００９】
本発明による半導体装置の試験方法は、第１導電型の半導体基板に設けられ、互いに隣接する第２導電型の第１及び第２のウェル領域に互いに異なる電位を供給し、前記第１のウェル領域と前記第２のウェル領域との間で流れるリーク電流を測定することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、チップ面積を増大させることなく、チップごとのリーク電流を測定することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】半導体装置１０のレイアウトを示す略平面図である。
【図３】アレイ領域１１Ａ及び補償容量領域ＣＡの一部を拡大して示す略平面図である。
【図４】補償容量の構造をより詳細に説明するための略平面図である。
【図５】補償容量の構造をより詳細に説明するための略断面図である。
【図６】補償容量Ｃ１１を拡大して示す略断面図である。
【図７】第１の例によるテスト回路５０の構成を示すブロック図である。
【図８】第１の例によるテスト回路５０を用いた試験方法を説明するための図である。
【図９】通常動作時とリーク電流の測定テスト時における切り替え回路５３，５４の動作を説明するための回路図である。
【図１０】第２の例によるテスト回路５０の構成を示すブロック図である。
【図１１】第２の例によるテスト回路５０を用いた試験方法を説明するための図である。
【図１２】ウェル領域間の距離とリーク電流との関係を測定するためのパターンを示す略断面図である。
【図１３】ウェル領域Ｗ１，Ｗ２間におけるリーク電流を測定する方法を説明するための図である。
【図１４】ウェル領域Ｗ１，Ｗ３間におけるリーク電流を測定する方法を説明するための図である。
【図１５】補償容量の構造をより詳細に説明するための別の略平面図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１４】
本実施形態による半導体装置１０はＤＲＡＭ（Dynamic Random Access Memory）であり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のサブワード線ＳＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。サブワード線ＳＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、メモリセルアレイ１１内のセンスアンプＳＡに接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してメインアンプ１４に接続される。
【００１５】
ロウデコーダ１２、カラムデコーダ１３及びメインアンプ１４の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１を介してアドレス信号ＡＤＤが供給されるとともに、コマンド端子２２を介してコマンド信号ＣＭＤが供給される。アクセス制御回路２０は、これらアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてロウデコーダ１２、カラムデコーダ１３、メインアンプ１４及びデータ入出力回路３０の動作を制御する。
【００１６】
具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すサブワード線ＳＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをメインアンプ１４に接続する。
【００１７】
これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがメインアンプ１４及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、メインアンプ１４及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１８】
これら各回路ブロックは、それぞれ所定の内部電源に基づいて動作する。これらの内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される電源電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて種々の内部電位ＶＩＮＴを生成する。内部電位ＶＩＮＴは補償容量Ｃ０によって安定化される。また、半導体装置１０の内部における電源電位ＶＤＤ及び接地電位ＶＳＳは、補償容量Ｃ１によって安定化される。
【００１９】
電源電位ＶＤＤ及び接地電位ＶＳＳは、テスト回路５０にも供給される。テスト回路５０は、ウェル領域間に流れるリーク電流の測定に用いる回路であり、テスト信号ＴＥＳＴによって制御される。テスト回路５０はテスト端子５１に接続されており、外部の電流計５２をテスト端子５１に接続することによってリーク電流を測定することができる。リーク電流の測定テストについては後述する。
【００２０】
図２は、半導体装置１０のレイアウトを示す略平面図である。
【００２１】
図２に示すように、半導体装置１０の平面形状は矩形であり、Ｘ方向及びＹ方向にマトリクス状に配置された複数のアレイ領域１１Ａを備えている。アレイ領域１１Ａは、図１に示したメモリセルアレイ１１が配置される領域である。また、半導体装置１０のＹ方向における中央領域には、Ｘ方向に複数の外部端子Ｐが配列される。外部端子Ｐには、図１に示したアドレス端子２１、コマンド端子２２、データ端子３１、電源端子４１，４２及びテスト端子５１が含まれる。さらに、Ｘ方向における半導体装置１０のエッジと外部端子Ｐとの間には、補償容量領域ＣＡが設けられる。補償容量領域ＣＡには、図１に示した補償容量Ｃ１が少なくとも配置される。
【００２２】
図３は、アレイ領域１１Ａ及び補償容量領域ＣＡの一部を拡大して示す略平面図である。
【００２３】
図３に示すように、アレイ領域１１Ａには多数のシリンダ状の下部電極ＥＬが規則的に配置されている。シリンダ状の下部電極ＥＬは、図１に示したメモリセルＭＣに含まれるセルキャパシタの下部電極を構成する。セルキャパシタの上部電極ＥＨは、図示しない容量絶縁膜を介して下部電極ＥＬ間を埋めるようにほぼ全面に形成される。
【００２４】
そして、アレイ領域１１Ａにおける上記の構造は、補償容量領域ＣＡにおいても採用される。つまり、補償容量領域ＣＡには多数のシリンダ状の下部電極ＥＬが規則的に配置され、図示しない容量絶縁膜を介して下部電極ＥＬ間を埋めるよう、ほぼ全面に上部電極ＥＨが形成される。そして、補償容量領域ＣＡにおけるこれら下部電極ＥＬ及び上部電極ＥＨによって図１に示した補償容量Ｃ１が構成される。
【００２５】
図４は補償容量の構造をより詳細に説明するための略平面図であり、図５はその略断面図である
【００２６】
図４及び図５に示すように、本実施形態においては、Ｐ型の半導体基板ＳＢの表面に２つのＮ型ウェル領域Ｗ１，Ｗ２が互いに隣接して設けられている。半導体基板ＳＢにはサブコン領域６０によって接地電位ＶＳＳが与えられる。接地電位ＶＳＳは電源配線ＶＬ３によって供給され、スルーホール導体９０、タングステン配線８０及びコンタクト導体７０を介してサブコン領域６０に接地電位ＶＳＳが供給される。
【００２７】
一方、ウェル領域Ｗ１，Ｗ２には、それぞれウェルコン領域６１，６２を介して電源電位ＶＤＤが与えられる。電源電位ＶＤＤは電源配線ＶＬ１，ＶＬ２によって供給される。このうち、電源配線ＶＬ１は、スルーホール導体９１、タングステン配線８１及びコンタクト導体７１を介してウェルコン領域６１に接続され、これによりウェル領域Ｗ１に電源電位ＶＤＤが供給される。また、電源配線ＶＬ２は、スルーホール導体９３、タングステン配線８３及びコンタクト導体７２を介してウェルコン領域６２に接続され、これによりウェル領域Ｗ２に電源電位ＶＤＤが供給される。
【００２８】
図４及び図５に示すように、ウェル領域Ｗ１，Ｗ２の上方には補償容量Ｃ１１，Ｃ１２が配置される。補償容量Ｃ１１，Ｃ１２は上述した補償容量Ｃ１の一部であり、図３を用いて説明したように、シリンダ状の下部電極ＥＬを複数備えている。補償容量Ｃ１１の一方の電極はタングステン配線８１に接続され、これにより通常動作時においては電源電位ＶＤＤが供給される。同様に、補償容量Ｃ１２の一方の電極はタングステン配線８３に接続され、これにより通常動作時においては電源電位ＶＤＤが供給される。
【００２９】
これに対し、補償容量Ｃ１１の他方の電極はタングステン配線８２に接続されている。タングステン配線８２は、スルーホール導体９２を介して電源配線ＶＬ３に接続されており、これにより補償容量Ｃ１１の他方の電極には常に接地電位ＶＳＳが供給される。同様に、補償容量Ｃ１２の他方の電極はタングステン配線８４に接続されている。タングステン配線８４は、スルーホール導体９４を介して電源配線ＶＬ３に接続されており、これにより補償容量Ｃ１２の他方の電極には常に接地電位ＶＳＳが供給される。
【００３０】
かかる構成により、補償容量Ｃ１１，Ｃ１２は、いずれも電源電位ＶＤＤと接地電位ＶＳＳとの間に接続され、これらの電位を安定化させる役割を果たす。
【００３１】
ここで、電源配線ＶＬ１〜ＶＬ３は、タングステン配線８０〜８４よりも上層に位置する配線である。したがって、図１５に示すように、当該配線層に多数の配線が配置されており、その結果、電源配線ＶＬ１，ＶＬ２の平面位置が補償容量Ｃ１１，Ｃ１２からある程度離れている場合であっても、下層のタングステン配線８１，８３の平面形状を変形させることによって両者を接続することができる。つまり、配線が混雑している領域においても、チップ面積を増大させることなく、図５と同様の回路を実現することが可能である。
【００３２】
図６は、補償容量Ｃ１１を拡大して示す略断面図である。
【００３３】
図６に示すように、補償容量Ｃ１１は、タングステン配線８１に接続されたシリンダ状の下部電極ＥＬ１と、タングステン配線８２に接続されたシリンダ状の下部電極ＥＬ２を備えている。下部電極ＥＬ１，ＥＬ２の表面はいずれも容量絶縁膜Ｄによって覆われており、さらに、シリンダの内部及び隣接するシリンダ間を埋めるように上部電極ＥＨが設けられている。これにより２つのキャパシタが直列に接続された構成となることから、容量絶縁膜Ｄに印加される電圧を電源電位ＶＤＤの半分とすることができ、容量絶縁膜Ｄの耐圧を確保することが可能となる。
【００３４】
したがって、容量絶縁膜Ｄに印加される電圧をより低圧化する必要がある場合には、３又はそれ以上のキャパシタを直列に接続しても構わない。但し、複数のキャパシタを直列に接続することは必須でなく、容量絶縁膜Ｄの耐圧が確保される限り、１つのキャパシタによって補償容量Ｃ１１を構成しても構わない。
【００３５】
尚、図６に示す符号Ｓは、アスペクト比の大きいシリンダ状の下部電極ＥＬが製造過程において倒壊しないよう、隣接する下部電極ＥＬ同士を連結するサポート膜である。
【００３６】
図７は、第１の例によるテスト回路５０の構成を示すブロック図である。
【００３７】
図７に示すように、第１の例によるテスト回路５０は、テスト対象である補償容量Ｃ１１，Ｃ１２に与える電位を切り替える切り替え回路５３と、モニタ用電源電位ＶＭと電流モニタ信号ＩＭの一方をテスト端子５１に接続する切り替え回路５４とを有している。モニタ用電源電位ＶＭは、例えば電源回路４０によって生成される内部電位ＶＩＮＴの一つである。切り替え回路５３，５４は、いずれもテスト信号ＴＥＳＴによって制御される。次に、テスト対象である補償容量Ｃ１１，Ｃ１２に印加される電圧がテスト信号ＴＥＳＴによってどのように切り替わるのか説明する。
【００３８】
まず、テスト信号ＴＥＳＴが非活性レベルである場合、つまり通常動作時においては、図５を用いて説明したように、電源配線ＶＬ１，ＶＬ２に電源電位ＶＤＤが供給され、電源配線ＶＬ３に接地電位ＶＳＳが供給される。これにより、補償容量Ｃ１１，Ｃ１２の両端にはいずれもＶＤＤ−ＶＳＳの電圧が印加されるため、電源電位ＶＤＤ及び接地電位ＶＳＳが安定化される。この時、ウェル領域Ｗ１，Ｗ２にはいずれも電源電位ＶＤＤが印加されているため両者は同電位であり、したがってウェル領域Ｗ１，Ｗ２間においてリーク電流は発生しない。
【００３９】
これに対し、テスト信号ＴＥＳＴが活性レベルである場合、つまりリーク電流の測定テスト時においては、電源配線ＶＬ２がテスト端子５１に接続され、電源配線ＶＬ１，ＶＬ３に接地電位ＶＳＳが供給される。これにより、図８に示すように、ウェル領域Ｗ１には接地電位ＶＳＳが印加されるため、外部からテスト端子５１に所定のレベル（例えば電源電位ＶＤＤ）を印加すれば、ウェル領域Ｗ１，Ｗ２間に所定の電位差が生じ、リーク電流ＩＬが流れる。このリーク電流ＩＬは、電流モニタ信号ＩＭとしてテスト端子５１を介して流れることから、その電流量を電流計５２によって測定すれば、ウェル領域Ｗ１，Ｗ２間にて生じるリーク電流を直接的に測定することが可能となる。
【００４０】
図９は、通常動作時とリーク電流の測定テスト時における切り替え回路５３，５４の動作を説明するための回路図である。
【００４１】
図９に示すように、切り替え回路５３，５４にはスイッチ回路ＳＷ１〜ＳＷ４が含まれており、テスト信号ＴＥＳＴが非活性レベルである場合、つまり通常動作時においては、スイッチ回路ＳＷ１，ＳＷ３がオンし、スイッチ回路ＳＷ２，ＳＷ４がオフする。これにより、補償容量Ｃ１１，Ｃ１２の両端にはいずれもＶＤＤ−ＶＳＳの電圧が印加される。これに対し、テスト信号ＴＥＳＴが活性レベルである場合、つまりリーク電流のテスト動作時においては、スイッチ回路ＳＷ２，ＳＷ４がオンし、スイッチ回路ＳＷ１，ＳＷ３がオフする。これによりリーク電流ＩＬが発生するため、これを電流計５２によってモニタすることにより、ウェル領域Ｗ１，Ｗ２間におけるリーク電流を測定することが可能となる。
【００４２】
そして、本実施形態におけるリーク電流の測定テストは、半導体装置１０にて実際に使用するウェル領域Ｗ１，Ｗ２を用いていることから、個々のチップについてウェル領域間に流れるリーク電流を正しく測定することが可能となる。しかも、これらのウェル領域Ｗ１，Ｗ２は、その上部に配置される補償容量Ｃ１１，Ｃ１２のための領域であり、リーク電流を測定するために設けた専用の領域ではないことから、チップ面積が増大することもない。
【００４３】
尚、上記の例では、リーク電流の測定テスト時において、電源配線ＶＬ１に試験電位として接地電位ＶＳＳを供給しているが、ウェル領域Ｗ１，Ｗ２間に異なる電位が供給される限り、電源配線ＶＬ１に接地電位ＶＳＳとは異なる試験電位を供給しても構わない。
【００４４】
図１０は、第２の例によるテスト回路５０の構成を示すブロック図である。
【００４５】
図１０に示すように、第２の例によるテスト回路５０は、テスト対象である補償容量Ｃ１１，Ｃ１２に与える電位を切り替える切り替え回路５５を有している。切り替え回路５５は、テスト信号ＴＥＳＴによって制御される。
【００４６】
まず、テスト信号ＴＥＳＴが非活性レベルである場合、つまり通常動作時においては、図５を用いて説明したように、電源配線ＶＬ１，ＶＬ２に電源電位ＶＤＤが供給され、電源配線ＶＬ３に接地電位ＶＳＳが供給される。これにより、補償容量Ｃ１１，Ｃ１２の両端にはいずれもＶＤＤ−ＶＳＳの電圧が印加されるため、電源電位ＶＤＤ及び接地電位ＶＳＳが安定化される。この時、ウェル領域Ｗ１，Ｗ２にはいずれも電源電位ＶＤＤが印加されているため両者は同電位であり、したがってウェル領域Ｗ１，Ｗ２間においてリーク電流は発生しない。
【００４７】
これに対し、テスト信号ＴＥＳＴが活性レベルである場合、つまりリーク電流の測定テスト時においては、図１１に示すように、電源配線ＶＬ１に電源電位ＶＤＤが供給され、電源配線ＶＬ２，ＶＬ３に接地電位ＶＳＳが供給される。これにより、ウェル領域Ｗ１に接地電位ＶＳＳが印加され、ウェル領域Ｗ２に電源電位ＶＤＤが印加されるため、ウェル領域Ｗ１，Ｗ２間にＶＤＤ−ＶＳＳの電位差が生じ、リーク電流ＩＬが流れる。このリーク電流ＩＬは、半導体装置１０の消費電流を増大させることから、通常動作時におけるスタンバイ時の消費電流と、リーク電流の測定テスト時におけるスタンバイ時の消費電流を比較すれば、ウェル領域Ｗ１，Ｗ２間にて生じるリーク電流を間接的に測定することが可能となる。
【００４８】
図１２は、ウェル領域間の距離とリーク電流との関係を測定するためのパターンを示す略断面図である。
【００４９】
図１２に示す例では、半導体基板ＳＢに３つのＮ型ウェル領域Ｗ１〜Ｗ３が設けられている。ウェル領域Ｗ１は、ウェル領域Ｗ２とウェル領域Ｗ２との間に挟まれて配置されている。ここで、ウェル領域Ｗ１，Ｗ２間の距離はＬ１であり、ウェル領域Ｗ１，Ｗ３間の距離はＬ２（＜Ｌ１）である。ここで、ウェル領域Ｗ３には、ウェルコン領域６３によって電源電位ＶＤＤが与えられる。電源電位ＶＤＤは電源配線ＶＬ４を介して供給される。電源配線ＶＬ４は、スルーホール導体９５、タングステン配線８６及びコンタクト導体７３を介してウェルコン領域６３に接続され、これによりウェル領域Ｗ３に電源電位ＶＤＤが供給される。
【００５０】
図１２に示すように、ウェル領域Ｗ３の上方には補償容量Ｃ１３が配置される。補償容量Ｃ１３は上述した補償容量Ｃ１の一部である。補償容量Ｃ１３の一方の電極はタングステン配線８５に接続され、これにより電源電位ＶＤＤが供給される。これに対し、補償容量Ｃ１３の他方の電極はタングステン配線８６に接続されている。タングステン配線８６は、スルーホール導体９６を介して電源配線ＶＬ３に接続されており、これにより補償容量Ｃ１３の他方の電極には接地電位ＶＳＳが供給される。
【００５１】
そして、ウェル領域Ｗ１，Ｗ２間におけるリーク電流を測定する場合には、図１３に示すように、電源配線ＶＬ２がテスト端子５１に接続され、電源配線ＶＬ１，ＶＬ３に接地電位ＶＳＳが供給され、電源配線ＶＬ４に電源電位ＶＤＤが供給される。これにより、ウェル領域Ｗ１に接地電位ＶＳＳが印加されるため、外部からテスト端子５１に所定のレベル（例えば電源電位ＶＤＤ）を印加すれば、ウェル領域Ｗ１，Ｗ２間に所定の電位差が生じ、リーク電流ＩＬが流れる。このリーク電流ＩＬは、電流モニタ信号ＩＭとしてテスト端子５１を介して流れることから、その電流量を電流計５２によって測定すれば、ウェル領域Ｗ１，Ｗ２間にて生じるリーク電流を直接的に測定することが可能となる。
【００５２】
一方、ウェル領域Ｗ１，Ｗ３間におけるリーク電流を測定する場合には、図１４に示すように、電源配線ＶＬ４がテスト端子５１に接続され、電源配線ＶＬ２，ＶＬ３に接地電位ＶＳＳが供給され、電源配線ＶＬ１に電源電位ＶＤＤが供給される。これにより、ウェル領域Ｗ１に接地電位ＶＳＳが印加されるため、外部からテスト端子５１に所定のレベル（例えば電源電位ＶＤＤ）を印加すれば、ウェル領域Ｗ１，Ｗ３間に所定の電位差が生じ、リーク電流ＩＬが流れる。このリーク電流ＩＬは、電流モニタ信号ＩＭとしてテスト端子５１を介して流れることから、その電流量を電流計５２によって測定すれば、ウェル領域Ｗ１，Ｗ３間にて生じるリーク電流を直接的に測定することが可能となる。
【００５３】
このように、３つのウェル領域Ｗ１〜Ｗ３を用いてリーク電流の測定テストを行えば、ウェル領域間の距離とリーク電流との関係を明らかにすることができる。
【００５４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５５】
１０      半導体装置
１１      メモリセルアレイ
１１Ａ    アレイ領域
１２      ロウデコーダ
１３      カラムデコーダ
１４      メインアンプ
２０      アクセス制御回路
２１      アドレス端子
２２      コマンド端子
３０      データ入出力回路
３１      データ端子
４０      電源回路
４１，４２    電源端子
５０      テスト回路
５１      テスト端子
５２      電流計
５３，５４    切り替え回路
６０      サブコン領域
６１〜６３    ウェルコン領域
７０〜７３    コンタクト導体
８０〜８６    タングステン配線
９０〜９６    スルーホール導体
ＢＬ      ビット線
Ｃ０，Ｃ１，Ｃ１１〜Ｃ１３    補償容量
ＣＡ      補償容量領域
Ｄ        容量絶縁膜
ＥＨ      上部電極
ＥＬ，ＥＬ１，ＥＬ２    下部電極
ＭＣ      メモリセル
Ｐ        外部端子
Ｓ        サポート膜
ＳＡ      センスアンプ
ＳＢ      半導体基板
ＳＷ１〜ＳＷ４    スイッチ回路
ＳＷＬ    サブワード線
ＶＬ１〜ＶＬ４    電源配線
Ｗ１〜Ｗ３    ウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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