(57)【要約】【課題】下層のトランジスタ、第１の配線、上層のトランジスタ、第２の配線、の順に積層する構成において、配線間に設けられる上層のトランジスタに高温での熱処理を行う場合であっても、耐熱温度が低く、低抵抗な導電材料を配線に適用可能な、新規な半導体装置を提供すること。【解決手段】下層のトランジスタと上層のトランジスタの間にある第１の配線の導電材料と、上層のトランジスタより上層にある第２の配線の導電材料と、を異ならせる。第２の配線の導電材料は、第１の配線の導電材料よりも低抵抗とする。【選択図】図１
2016146418.tif 000002
【特許請求の範囲】
【請求項１】
第１の層は、第１のトランジスタを有し、
第２の層は、第１の配線を有し、
第３の層は、第２のトランジスタを有し、
第４の層は、第２の配線を有し、
前記第２の層は、前記第１の層の上に設けられ、
前記第３の層は、前記第２の層の上に設けられ、
前記第４の層は、前記第３の層の上に設けられ、
前記第１のトランジスタは、第１の半導体材料を有し、
前記第２のトランジスタは、第２の半導体材料を有し、
前記第１の配線は、第１の導電材料を有し、
前記第２の配線は、第２の導電材料を有し、
前記第２の導電材料のシート抵抗は、前記第１の導電材料のシート抵抗より小さいことを特徴とする半導体装置。
【請求項２】
第１の層は、第１のトランジスタを有し、
第２の層は、第１の配線を有し、
第３の層は、第２のトランジスタを有し、
第４の層は、第２の配線を有し、
前記第２の層は、前記第１の層の上に設けられ、
前記第３の層は、前記第２の層の上に設けられ、
前記第４の層は、前記第３の層の上に設けられ、
前記第１のトランジスタは、第１の半導体材料を有し、
前記第２のトランジスタは、第２の半導体材料を有し、
前記第１の配線は、第１の導電材料を有し、
前記第２の配線は、第２の導電材料を有し、
前記第２のトランジスタは、前記第１の配線および前記第２の配線を介して、前記第１のトランジスタに電気的に接続され、
前記第２の導電材料のシート抵抗は、前記第１の導電材料のシート抵抗より小さいことを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記第１の導電材料の耐熱性は、前記第２の導電材料の耐熱性より高いことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１の半導体材料は、シリコンを有する半導体材料であり、
前記第２の半導体材料は、酸化物半導体であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１の導電材料は、タングステンを有する導電材料であり、
前記第２の導電材料は、銅またはアルミニウムを有する導電材料であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第１の配線は、第１の絶縁層に設けられた開口を埋めるように第１の導電材料を設けて形成された配線であり、
前記第２の配線は、第２の絶縁層に設けられた開口を埋めるように第２の導電材料を設けて形成された配線であることを特徴とする半導体装置。
【請求項７】
請求項７において、前記第２の絶縁層に設けられた開口は、回路が設けられる領域ごとに開口が占める面積が異なることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、
前記第１の配線の積層数は、前記第２の配線層の積層数よりも少ないことを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか一に記載の半導体装置と、
リードと、を有する電子部品。
【請求項１０】
請求項９に記載の電子部品と、
表示部と、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、電子部品および電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、または装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
【背景技術】
【０００４】
シリコン（Ｓｉ）を半導体層に用いたトランジスタ（以下、Ｓｉトランジスタ）と、酸化物半導体（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を半導体層に用いたトランジスタ（以下、ＯＳトランジスタ）と、を組み合わせた、半導体装置が注目されている（特許文献１乃至３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１６０７１８号公報
【特許文献２】特開２０１１−１４２３１０号公報
【特許文献３】特開２０１２−２８７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、半導体装置の構成には、多数の構成が存在する。それぞれの構成には一長一短があり、状況に応じて適当な構成が選択される。従って、新規な構成の半導体装置が提案できれば、選択の自由度を向上させることにつながる。
【０００７】
そこで本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
【０００８】
またＯＳトランジスタとＳｉトランジスタとを組み合わせる場合、面積縮小を図るために多層配線とすることが好ましい。この場合ＯＳトランジスタの上層と下層に配線を設け、トランジスタ間の電気的な接続を行うことになる。多層配線を構成する配線は、例えば銅のように低抵抗な導電材料であるほど信号の遅延、寄生抵抗または寄生容量を減らし、アクセス速度の向上または低消費電力化を図ることができる。
【０００９】
一方、特許文献２にもあるようにＯＳトランジスタの半導体層は、熱処理することで特性が改善し、信頼性が向上する。従ってＯＳトランジスタより下層にある配線の導電材料には、熱処理に耐えうることが求められる。
【００１０】
しかしながら、銅のように低抵抗な導電材料を配線に用いた場合、熱処理に耐えられない。この場合、タングステンのように熱処理に耐えうる導電材料に置き換える必要があった。そのため、低抵抗な導電材料を用いることができず、信号遅延、寄生抵抗または寄生容量の増加、ひいてはアクセス速度の低下または消費電力の増加を招いてしまう虞があった。このような問題は、トランジスタサイズの微細化が進むほど、問題となる。
【００１１】
そこで本発明の一態様では、信頼性の向上した、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、アクセス速度の向上が図られた、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、低消費電力化が図られた、新規な構成の半導体装置等を提供することを課題の一とする。
【００１２】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、および／または他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１３】
本発明の一態様は、第１の層は、第１のトランジスタを有し、第２の層は、第１の配線を有し、第３の層は、第２のトランジスタを有し、第４の層は、第２の配線を有し、第２の層は、第１の層の上に設けられ、第３の層は、第２の層の上に設けられ、第４の層は、第３の層の上に設けられ、第１のトランジスタは、第１の半導体材料を有し、第２のトランジスタは、第２の半導体材料を有し、第１の配線は、第１の導電材料を有し、第２の配線は、第２の導電材料を有し、第２の導電材料のシート抵抗は、第１の導電材料のシート抵抗より小さい半導体装置である。
【００１４】
本発明の一態様は、第１の層は、第１のトランジスタを有し、第２の層は、第１の配線を有し、第３の層は、第２のトランジスタを有し、第４の層は、第２の配線を有し、第２の層は、第１の層の上に設けられ、第３の層は、第２の層の上に設けられ、第４の層は、第３の層の上に設けられ、第１のトランジスタは、第１の半導体材料を有し、第２のトランジスタは、第２の半導体材料を有し、第１の配線は、第１の導電材料を有し、第２の配線は、第２の導電材料を有し、第２のトランジスタは、第１の配線および第２の配線を介して、第１のトランジスタに電気的に接続され、第２の導電材料のシート抵抗は、第１の導電材料のシート抵抗より小さい半導体装置である。
【００１５】
本発明の一態様において、第１の導電材料の耐熱性は、第２の導電材料の耐熱性より高い半導体装置が好ましい。
【００１６】
本発明の一態様において、第１の半導体材料は、シリコンを有する半導体材料であり、第２の半導体材料は、酸化物半導体である半導体装置が好ましい。
【００１７】
本発明の一態様において、第１の導電材料は、タングステンを有する導電材料であり、第２の導電材料は、銅またはアルミニウムを有する導電材料である半導体装置が好ましい。
【００１８】
本発明の一態様において、第１の配線は、第１の絶縁層に設けられた開口を埋めるように第１の導電材料を設けて形成された配線であり、第２の配線は、第２の絶縁層に設けられた開口を埋めるように第２の導電材料を設けて形成された配線である半導体装置が好ましい。
【００１９】
本発明の一態様において、前記第２の絶縁層に設けられた開口は、回路が設けられる領域ごとに開口が占める面積が異なる半導体装置が好ましい。
【００２０】
本発明の一態様において、第１の配線の積層数は、第２の配線層の積層数よりも少ない半導体装置が好ましい。
【００２１】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。
【発明の効果】
【００２２】
本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することができる。
【００２３】
または、本発明の一態様では、信頼性の向上した、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、アクセス速度の向上が図られた、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、低消費電力化が図られた、新規な構成の半導体装置等を提供することができる。
【００２４】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、および／または他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２５】
【図１】本発明の一態様を説明するための模式図およびブロック図。
【図２】本発明の一態様を説明するためのブロック図。
【図３】本発明の一態様を説明するためのブロック図および断面模式図。
【図４】本発明の一態様を説明するための模式図および断面模式図。
【図５】本発明の一態様を説明するための模式図およびブロック図。
【図６】本発明の一態様を説明するための回路図。
【図７】本発明の一態様を説明するための回路図。
【図８】本発明の一態様を説明するためのブロック図。
【図９】本発明の一態様を説明するための回路図。
【図１０】本発明の一態様を説明するための回路図。
【図１１】本発明の一態様を説明するための回路図。
【図１２】本発明の一態様を説明するための上面図および断面模式図。
【図１３】本発明の一態様を説明するための上面図および断面模式図。
【図１４】本発明の一態様を説明するための上面図および断面模式図。
【図１５】本発明の一態様を説明するための上面図および断面模式図。
【図１６】本発明の一態様を説明するための断面模式図。
【図１７】本発明の一態様を説明するための断面模式図。
【図１８】本発明の一態様を説明するための上面図および断面模式図。
【図１９】本発明の一態様に係るバンド構造を説明する図。
【図２０】ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。
【図２１】ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。
【図２２】ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。
【図２３】ＣＡＡＣ−ＯＳの電子回折パターンを示す図。
【図２４】Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。
【図２５】本発明の一態様を説明するための断面模式図。
【図２６】本発明の一態様を説明するためのフローチャートおよび斜視図。
【図２７】本発明の一態様を適用可能な電子機器の図。
【図２８】本発明の一態様を説明するための上面図および断面模式図。
【図２９】本発明の一態様を説明するための波形図。
【発明を実施するための形態】
【００２６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、または特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、または特許請求の範囲において省略して言及することもありうる。
【００２８】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、または同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２９】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置が有する層構造について説明する。
【００３０】
＜半導体装置の層構造について＞
半導体装置は、複数の層で構成される。例えば、トランジスタを有する層、または配線を有する層が、重なって設けられる。
【００３１】
本発明の一態様における層構造は、少なくとも４つの層で構成される。下層から順番に積層して作成する場合、最下層にある第１の層は、トランジスタを有する層である。この第１の層の上にある第２の層は、配線を有する層である。この第２の層の上にある第３の層は、トランジスタを有する層である。この第３の層の上にある第４の層は、配線を有する層である。
【００３２】
図１（Ａ）には、半導体装置の層構造の模式図を示す。第１の層１０、第２の層２０、第３の層３０、および第４の層４０が順に重なって設けられる。一例として示す第２の層２０は、複数の層２０Ａ、層２０Ｂを有する。また第４の層４０は、複数の層４０Ａ、層４０Ｂを有する。
【００３３】
図１（Ａ）に示す層構造の模式図は、図１（Ｂ）に示すブロック図で表すことができる。図１（Ｂ）に図示するように第１の層１０はＳｉトランジスタでＣＭＯＳ回路（Ｓｉ  ＣＭＯＳと図示）を構成することができる。また第２の層２０が有する層２０Ａ、層２０Ｂは、第１の導電材料（１ｓｔ  ＭＥＴＡＬ１、１ｓｔ  ＭＥＴＡＬ２と図示）で構成することができる。また第３の層３０はＯＳトランジスタ（ＯＳＦＥＴと図示）を構成することができる。また第４の層４０が有する層４０Ａ、層４０Ｂは、第２の導電材料（２ｎｄ  ＭＥＴＡＬ１、２ｎｄ  ＭＥＴＡＬ２と図示）で構成することができる。
【００３４】
第１の層１０は、複数のトランジスタ１２を有する。トランジスタ１２は、半導体層１４およびゲート電極１６を有する。半導体層１４は、島状に加工されたものを図示しているが、半導体基板を素子分離して得られる半導体層であってもよい。またゲート電極１６は、トップゲート型を図示したが、ボトムゲート型またはダブルゲート型、デュアルゲート型等としてもよい。なおゲート電極１６は、配線、または電極という場合がある。
【００３５】
第２の層２０が有する層２０Ａ、層２０Ｂは、絶縁層２４に設けられた開口に埋め込んだ配線２２を有する。配線２２は、トランジスタ等の素子間を接続するための配線としての機能を有する。なお配線２２は、電極という場合がある。
【００３６】
第３の層３０は、複数のトランジスタ３２を有する。トランジスタ３２は、半導体層３４およびゲート電極３６を有する。半導体層３４は、島状に加工されたものを図示しているが、半導体基板を素子分離して得られる半導体層であってもよい。またゲート電極３６は、トップゲート型を図示したが、ボトムゲート型またはダブルゲート型、デュアルゲート型等としてもよい。なおゲート電極３６は、配線、または電極という場合がある。
【００３７】
第４の層４０が有する層４０Ａ、層４０Ｂは、絶縁層４４に設けられた開口に埋め込んだ配線４２を有する。配線４２は、トランジスタ等の素子間を接続するための配線としての機能を有する。なお配線４２は、電極という場合がある。
【００３８】
半導体層１４は、半導体層３４とは異なる半導体材料である。一例としては、トランジスタ１２はＳｉトランジスタであり、トランジスタ３２はＯＳトランジスタであるとすると、半導体層１４の半導体材料はシリコンであり、半導体層３４の半導体材料は、酸化物半導体である。
【００３９】
本発明の一態様において、第２の層２０が有する配線の導電材料と、第４の層４０が有する配線の導電材料とは、異なることを特徴とする。一例としては、第４の層４０が有する配線のシート抵抗は、第２の層２０が有する配線の導電材料のシート抵抗より小さいものとする。
【００４０】
当該構成とすることで、第３の層３０のトランジスタ３２よりも下層にある配線の導電材料と、第３の層３０のトランジスタ３２よりも上層にある配線の導電材料と、で耐熱温度が異ならせることができる。例えば、配線２２はタングステンを有する導電材料とし、配線４２はアルミニウムを有する導電材料とする。このような構成とすることで、第２の層２０と第４の層４０の中間にある第３の層３０の成膜温度及び熱処理温度を高くすることができる。
【００４１】
第３の層３０のトランジスタ３２がＯＳトランジスタの場合、半導体層３４は酸化物半導体である。酸化物半導体は、熱処理によって水素濃度を低減させることができる。また酸化物半導体は、熱処理によって半導体層中の酸素欠損を低減させることができる。熱処理は、４５０℃以上の温度で行うことで酸化物半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができ、ＯＳトランジスタの特性が向上させることができる。
【００４２】
上述した配線２２および配線４２は、タングステンよりシート抵抗の低い導電材料であるアルミニウムまたは銅等を有することが、配線の抵抗を低減させて、ＲＣ遅延の増大による動作速度の低下を抑制することができるため、好ましい。また配線の抵抗を低減することで、ＲＣ遅延を補償するためのバッファ等の追加を抑え、この分の低消費電力化を図ることができるため、好ましい。しかしアルミニウム、または銅は、タングステンよりも耐熱性が低く、酸化物半導体の熱処理によって元素が拡散すること、またはヒロック等を引き起こすなど、配線の信頼性に悪影響を与えてしまう。またアルミニウム、または銅を有する配線は、絶縁層との間で応力によってボイド等が発生する、所謂ストレスマイグレーションが生じてしまう。
【００４３】
そのため本発明の一態様のように、第３の層３０の熱処理の温度に耐えうる導電材料を配線２２に用い、配線４２として配線２２に用いた導電材料よりもシート抵抗の小さい導電材料を用いる構成とする。当該構成とすることで、第３の層３０にあるＯＳトランジスタの特性を向上させるとともに、配線の抵抗を低減させて、ＲＣ遅延の増大による動作速度の低下を抑制できる。そのため本発明の一態様によると、信頼性の向上、アクセス速度の向上、または低消費電力化が図られた半導体装置とすることができる。
【００４４】
なお配線２２としては、例えば、モリブデン、およびタングステンを一種以上含む導電体を、単層または積層で用いればよい。例えば、合金や化合物であってもよい。また配線４２としては、例えば、例えば、銅またはアルミニウムを一種以上含む導電体を、単層または積層で用いればよい。例えば、合金や化合物であってもよい。なお配線２２は、第３の層３０の熱処理を含む処理の条件に応じて、配線の信頼性に悪影響を及ぼさない導電材料であればよい。なお別の言い方をすれば、配線２２に用いる導電材料の耐熱性は、配線４２に用いる導電材料の耐熱性よりも高ければよい。耐熱性が高い導電材料ほど、熱によるシート抵抗の変動が抑制されるため、熱処理した際の配線の信頼性の低下を抑制することができる。
【００４５】
上記したように本発明の一態様によると、第４の層４０の配線４２を構成する導電材料のシート抵抗は、第２の層２０の配線２２を構成する導電材料のシート抵抗よりも小さいものとする。この場合、図２（Ａ）に示すように、第４の層４０が有する配線４２を有する層４０Ａ、４０Ｂよりも第２の層２０が有する配線２２を有する層２０Ａ乃至２０Ｄの数を多くする構成に比べて、図２（Ｂ）に示すように、第２の層２０が有する配線２２を有する層２０Ａ、２０Ｂの数よりも第４の層４０が有する配線４２を有する層４０Ａ乃至４０Ｄの数を多くする構成の方が好ましい。
【００４６】
ここで第２の層２０が有する配線２２を有する層２０Ａ乃至２０Ｂの数よりも第４の層４０が有する配線４２を有する層４０Ａ乃至４０Ｄの数を多くすることによる利点を説明するため、図３（Ａ）には、第２の層２０の層の数を４層（層２０Ａ、層２０Ｂ、層２０Ｃ、層２０Ｄ）とし、第４の層４０の層の数を２層（層４０Ａ、層４０Ｂ）としたブロック図を示す。図３（Ａ）では、第１の層１０のトランジスタ１２で論理回路を構成する場合、４層の配線層が要するとして説明する。
【００４７】
図３（Ａ）の構成の場合、論理回路を構成する配線（図中、Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔ’ｓ  Ｗｉｒｅ）は、層２０Ａ、層２０Ｂ、層２０Ｃ、層２０Ｄとなる。また、図３（Ｂ）には、図３（Ａ）のブロック図を簡単な断面模式図で示した図を示す。図３（Ｂ）中の符号は、図１（Ａ）と共通である。なおトランジスタ３２が有する配線３８は、ソース電極またはドレイン電極としての機能を有する電極である。
【００４８】
図３（Ａ）、（Ｂ）に示すように、第２の層２０の層２０Ａ、層２０Ｂ、層２０Ｃ、層２０Ｄで論理回路を構成する配線が構成されることになる。そのため、上層にある第４の層４０の層４０Ａ、層４０Ｂでは、シート抵抗の小さい導電材料を用いたことによる効果を得られるものの、論理回路を構成する配線にはシート抵抗の小さい導電材料を用いる利点が反映されないことになる。
【００４９】
また図４（Ａ）には、第２の層２０の層の数を２層（層２０Ａ、層２０Ｂ）とし、第４の層４０の層の数を４層（層４０Ａ、層４０Ｂ、層４０Ｃ、層４０Ｄ）としたブロック図を示す。図４（Ａ）では、図３（Ａ）と同様に、第１の層１０のトランジスタ１２で論理回路を構成する場合、４層の配線層が要するとして説明する。
【００５０】
図４（Ａ）の構成の場合、論理回路を構成する配線（図中、Ｌｏｇｉｃ  Ｃｉｒｃｕｉｔ’ｓ  Ｗｉｒｅ）は、層２０Ａ、層２０Ｂ、層４０Ａ、層４０Ｂとなる。また、図４（Ｂ）には、図４（Ａ）のブロック図を簡単な断面模式図で示した図を示す。図４（Ｂ）中の符号は、図１（Ａ）と共通である。なおトランジスタ３２が有する配線３８は、ソース電極またはドレイン電極としての機能を有する電極である。
【００５１】
図４（Ａ）、（Ｂ）に示すように、第２の層２０の層２０Ａ、層２０Ｂと、第４の層４０の層４０Ａ、層４０Ｂで論理回路を構成する配線が構成されることになる。そのため、論理回路を構成する配線の一部として、上層にある第４の層４０の層４０Ａ、層４０Ｂを用いることができる。
【００５２】
なお図４（Ｂ）に図示するように、第１の層１０にあるトランジスタ１２と、第３の層３０にあるトランジスタ３２との接続は、第２の層２０の配線２２および第４の層４０の配線４２を介して行うことが好適である。このような構成とすることで、配線を形成することで、論理回路を構成する配線を上層の配線を用いて行えるとともに、低抵抗な配線を用いてトランジスタ間の接続を行うことができる。
【００５３】
以上説明したように、シート抵抗の小さい導電材料を有する配線４２を有する第４の層４０の層の数を増やすことで、半導体装置内の配線の抵抗を下げることができる。特に第１の層１０のトランジスタ１２で論理回路を構成する場合、配線として必要な層の数は４層以上とすることが、面積縮小やダイナミック電力低減の観点から好ましい。また、上層にある配線４２の割合が増えることにより、隣接する回路間のカップリング容量を小さくすることができる。カップリング容量は、素子の微細化が進むと大きくなるため、上層にある配線４２の割合が増やすことの利点は大きくなる。
【００５４】
＜層構造の変形例＞
図５（Ａ）、（Ｂ）には、上記説明した層構造の変形例を示す。
【００５５】
図５（Ａ）に示す層構造は、６つの層で構成される。図５（Ａ）に示す層構造は、図１（Ａ）に示す層構造に２つの層を加えた構成である。第４の層４０の上にある第５の層５０は、トランジスタを有する層である。この第５の層５０の上にある第６の層６０は、配線を有する層である。
【００５６】
図５（Ａ）には、半導体装置の層構造の模式図を示す。第１の層１０、第２の層２０、第３の層３０、および第４の層４０の上に、第５の層５０および第６の層６０が順に重なって設けられる。一例として示す第６の層６０は、複数の層６０Ａ、層６０Ｂを有する。
【００５７】
図５（Ａ）に示す層構造の模式図は、図５（Ｂ）に示すブロック図で表すことができる。図５（Ｂ）に図示するように第１の層１０はＳｉトランジスタでＣＭＯＳ回路（Ｓｉ  ＣＭＯＳと図示）を構成することができる。また第２の層２０が有する層２０Ａ、層２０Ｂは、第１の導電材料（１ｓｔ  ＭＥＴＡＬ１、１ｓｔ  ＭＥＴＡＬ２）で構成することができる。また第３の層３０はＯＳトランジスタ（ＯＳＦＥＴと図示）を構成することができる。また第４の層４０が有する層４０Ａ、層４０Ｂは、第１の導電材料（１ｓｔ  ＭＥＴＡＬ３、１ｓｔ  ＭＥＴＡＬ４と図示）で構成することができる。また第５の層５０はＯＳトランジスタ（ＯＳＦＥＴと図示）を構成することができる。また第６の層６０が有する層６０Ａ、層６０Ｂは、第２の導電材料（２ｎｄ  ＭＥＴＡＬ１、２ｎｄ  ＭＥＴＡＬ２と図示）で構成することができる。
【００５８】
第５の層５０は、複数のトランジスタ５２を有する。トランジスタ５２は、半導体層５４およびゲート電極５６を有する。半導体層５４は、島状に加工されたものを図示しているが、半導体基板を素子分離して得られる半導体層であってもよい。またゲート電極５６は、トップゲート型を図示したが、ボトムゲート型またはダブルゲート型、デュアルゲート型等としてもよい。なおゲート電極１６は、配線または電極という場合がある。
【００５９】
第６の層６０が有する層６０Ａ、層６０Ｂは、絶縁層６４に設けられた開口に埋め込んだ配線６２を有する。配線６２は、トランジスタ等の素子間を接続するための配線としての機能を有する。なお配線６２は、電極という場合がある。
【００６０】
半導体層５４は、半導体層１４とは異なり、半導体層３４とは同じ半導体材料である。一例としては、トランジスタ１２はＳｉトランジスタであり、トランジスタ３２、５２はＯＳトランジスタであるとすると、半導体層１４の半導体材料はシリコンであり、半導体層３４、５４の半導体材料は、酸化物半導体である。
【００６１】
本発明の一態様において、第２の層２０および第４の層４０が有する配線の導電材料と、第６の層６０が有する配線の導電材料とは、異なることを特徴とする。一例としては、第６の層が有する配線のシート抵抗は、第２の層２０および第４の層４０が有する配線の導電材料のシート抵抗より小さいものとする。
【００６２】
当該構成とすることで、第５の層５０のトランジスタ５２よりも下層にある配線の導電材料と、第５の層５０のトランジスタ５２よりも上層にある配線の導電材料と、で耐熱温度が異ならせることができる。例えば、配線２２、および配線４２はタングステンを有する導電材料とし、配線６２はアルミニウムを有する導電材料とする。このような構成とすることで、第２の層２０と第４の層４０の中間にある第３の層３０の成膜温度及び熱処理温度、並びに第４の層４０と第６の層６０の中間にある第５の層５０の成膜温度及び熱処理温度、を高くすることができる。
【００６３】
第３の層３０のトランジスタ３２および第５の層５０のトランジスタ５２がＯＳトランジスタの場合、半導体層３４、および半導体層５４は酸化物半導体である。酸化物半導体は、熱処理によって水素濃度を低減させることができる。また酸化物半導体は、熱処理によって半導体層中の酸素欠損を低減させることができる。熱処理は、４５０℃以上の温度で行うことで酸化物半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができ、ＯＳトランジスタの特性が向上させることができる。
【００６４】
上述した配線２２、配線４２および配線６２は、タングステンよりシート抵抗の低い導電材料であるアルミニウムまたは銅等を有することが、配線の抵抗を低減させて、ＲＣ遅延の増大による動作速度の低下を抑制することができるため、好ましい。また配線の抵抗を低減することで、ＲＣ遅延を補償するためのバッファ等の追加を抑え、この分の低消費電力化を図ることができるため、好ましい。一方でアルミニウムまたは銅は、タングステンよりも耐熱性が低く、酸化物半導体の熱処理によって元素が拡散すること、またはヒロック等を引き起こすなど、配線の信頼性に悪影響を与えてしまう。またアルミニウムまたは銅を有する配線は、絶縁層との間で応力によってボイド等が発生する、所謂ストレスマイグレーションが生じてしまう。
【００６５】
そのため本発明の一態様のように、第５の層５０の熱処理の温度に耐えうる導電材料を配線２２および配線４２に用い、配線６２として配線２２および配線４２に用いた導電材料よりもシート抵抗の小さい導電材料を用いる構成とする。当該構成とすることで、第５の層５０にあるＯＳトランジスタの特性を向上させるとともに、配線の抵抗を低減させて、ＲＣ遅延の増大による動作速度の低下を抑制できる。そのため本発明の一態様によると、信頼性の向上、アクセス速度の向上、または低消費電力化が図られた半導体装置とすることができる。
＜まとめ＞
以上説明したように、本実施の形態の構成の半導体装置は、ＯＳトランジスタの下層にある配線の熱処理の温度に耐えうる導電材料を用い、ＯＳトランジスタの上層に下層の配線よりもシート抵抗の小さい導電材料を用いる構成とする。当該構成とすることで、熱処理によるＯＳトランジスタの特性の向上を図るとともに、配線の抵抗を低減させて、ＲＣ遅延の増大による動作速度の低下を抑制できる。そのため本発明の一態様によると、信頼性の向上、アクセス速度の向上、または低消費電力化が図られた半導体装置とすることができる。
【００６６】
（実施の形態２）
本実施の形態では、上記実施の形態１で説明した層構造を適用可能な回路構成の一例について説明する。
【００６７】
＜記憶回路と周辺回路とを組み合わせた回路構成＞
まず記憶回路と、記憶回路を動作させるための周辺回路と、を組み合わせた回路構成の一例と示す。ここで記憶回路は上層に設けたトランジスタを有する回路であり、周辺回路は、下層に設けたトランジスタを有する回路である、として説明する。なお、下層の回路のトランジスタの一部が、上層の回路のトランジスタまたは配線の一部を利用したものであってもよい。
【００６８】
まず記憶回路の回路構成について説明する。
【００６９】
図６（Ａ）の回路図は、上層に設けたトランジスタＭ１を、例えばオフ電流の極めて小さいＯＳトランジスタを有する記憶回路であるメモリセルの一例である。メモリセルＭＣは、トランジスタＭ１と、キャパシタＣ１を有する。メモリセルＭＣは、ビット線ＢＬ、ワード線ＷＬによって動作する。なおメモリセルＭＣは、例えばマトリクス状に複数設けられる。
【００７０】
メモリセルＭＣの書き込み動作、および読み出し動作は、基本的にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と同じである。すなわち、ワード線ＷＬで選択したメモリセルＭＣにビット線ＢＬに与えてデータを書きこむ。また、ワード線ＷＬで選択したメモリセルＭＣからビット線ＢＬにデータを読み出す。
【００７１】
トランジスタＭ１は、上記したようにオフ電流が極めて小さい。そのためトランジスタＭ１をオフにすることで、一度キャパシタＣ１に保持したデータに対応する電荷を保持し続けることができる。従って、Ｓｉトランジスタを有するＤＲＡＭのメモリセルと異なり、リフレッシュする間隔を長くすることができる。その結果、半導体装置の低消費電力化を図ることができる。
【００７２】
次に、周辺回路の構成について説明する。
【００７３】
図６（Ｂ）の回路図は、下層に設けたトランジスタ、例えばＳｉトランジスタを有するプリチャージ回路Ｃｐｒｅ、センスアンプＳＡ、スイッチＳＷを有する周辺回路の一例である。また図６（Ｂ）には、上層に設けたトランジスタを有する、ビット線ＢＬ＿１に接続されたメモリセルＭＣ＿１、ビット線ＢＬ＿２に接続されたメモリセルＭＣ＿２と、を図示している。図６（Ｂ）では、メモリセルＭＣ＿１がトランジスタＭ１＿１及びキャパシタＣ１＿１を有し、メモリセルＭＣ＿２がトランジスタＭ１＿２及びキャパシタＣ１＿２を有する。また図６（Ｂ）の回路図において、トランジスタＭ１＿１とキャパシタＣ１＿１の間のノードをノードＭｃ＿ＦＮとして図示している。
【００７４】
プリチャージ回路Ｃｐｒｅは複数のトランジスタＭ２を有する。プリチャージ回路Ｃｐｒｅは、ビット線ＢＬ、ＢＬ＿ｂをプリチャージ電位Ｖｐｒｅにプリチャージし、互いに均等な電位にする。プリチャージ回路Ｃｐｒｅは、プリチャージ信号Ｓｐｒｅによって制御される。
【００７５】
センスアンプＳＡは複数のトランジスタＭ３を有する。センスアンプＳＡは、ビット線ＢＬ、ＢＬ＿ｂ間の電位差を増幅する。プリチャージ回路Ｃｐｒｅは、電位ＳＰ、ＳＮによって、ビット線ＢＬ＿１、ＢＬ＿２の電位差を増幅する。
【００７６】
スイッチＳＷは複数のトランジスタＭ４を有する。スイッチＳＷは、信号ＣＳＥＬの制御に従って、センスアンプＳＡで増幅されたビット線ＢＬ＿１、ＢＬ＿２の電位差を、データＤｏｕｔ、Ｄｏｕｔ＿ｂとして外部に出力する。
【００７７】
トランジスタＭ２、Ｍ３、およびＭ４は、Ｓｉトランジスタで構成される。Ｓｉトランジスタは、ＯＳトランジスタに比べて電界効果移動度が大きい。そのためプリチャージ回路Ｃｐｒｅ、センスアンプＳＡ、スイッチＳＷの各回路は、外部の信号に応じて良好なスイッチング特性を有せしめることができる。
【００７８】
上記した、メモリセルＭＣ＿１、ＭＣ＿２を接続するビット線ＢＬ＿１、ＢＬ＿２、およびプリチャージ信号Ｓｐｒｅおよび信号ＣＳＥＬを伝える配線は、アクセス速度の向上、低消費電力化を図る観点から、導電材料が低抵抗であることが好ましい。
【００７９】
図６（Ａ）、（Ｂ）に対して、上記実施の形態で説明した構成を適用することで、下層のトランジスタを接続する配線を低抵抗な導電材料で構成することができる。そのため、アクセス速度の向上、低消費電力化に優れた回路とすることができる。また、ＯＳトランジスタを有する記憶回路と、周辺回路とを重ねて設けることができる。そのため、半導体装置の省面積化を図ることができる。
【００８０】
またメモリセルＭＣ＿１、ＭＣ＿２が設けられる領域（メモリセルアレイともいう）と、周辺回路が設けられる領域とでは、配線が設けられる絶縁層の開口部の径を異ならせる構成とすることが好ましい。
【００８１】
周辺回路では、メモリセルアレイに比べて、上層と下層にある配線間の抵抗を低減することが要求される。この場合、周辺回路では上層と下層にある配線間の抵抗が低減されるように、開口部の数を増やす構造がとることがありえる。しかしながら、開口部の数を増やす場合、開口部の数の増加と共に、開口部間の間隔を確保する必要があるため、開口部の面積と開口部間の間隔を含めると、総面積が増大する。
【００８２】
そこで、開口部の数を増やすことなく、開口部の面積を増加させ、開口部間の間隔が占める面積の増加分を抑制することで、総面積の増加を抑える構成とすることが好ましい。
【００８３】
上述した、開口部の数の増加に伴う総面積の増加は、図２８（Ａ−１）乃至（Ａ−３）を用いて説明することができる。
【００８４】
図２８（Ａ−１）では、メモリセルアレイに設けることができる開口部と該開口部を含む総面積を表す上面図である。開口部の一辺の長さＬｖｉａを例えば１００ｎｍ、配線間の間隔を５０ｎｍとすると、総面積の一辺の長さＬ１は２００ｎｍとなる。
【００８５】
図２８（Ａ−２）では、周辺回路に設けることができる開口部の大きさで開口部を２つ設けて開口部の面積を２倍にする場合の、開口部を含む総面積を含む上面図である。開口部の一辺の長さＬｖｉａを例えば１００ｎｍ、配線間の間隔を５０ｎｍとすると、総面積の一辺の長さＬ２は４００ｎｍとなる。
【００８６】
一方で図２８（Ａ−３）では、周辺回路に設けることができる開口部の大きさで開口部の一辺を１．４倍（√２倍）にして開口部の面積を２倍にする場合の、開口部を含む総面積を含む上面図である。開口部の一辺の長さ１．４Ｌｖｉａを例えば１４０ｎｍ、配線間の間隔を５０ｎｍとすると、総面積の一辺の長さＬ３は２４０ｎｍとなる。
【００８７】
図２８（Ａ−３）の開口部を含む総面積は、同じ面積の開口部を有する図２８（Ａ−２）の開口部を含む総面積よりも小さくすることができる。そのため、半導体装置の小型化を図ることができる。
【００８８】
なお図２８（Ａ−１）乃至（Ａ−３）で説明した開口部の大きさのルールを、上記実施の形態の図４（Ｂ）の断面模式図に適用すると、図２８（Ｂ）のように図示することができる。図２８（Ｂ）中、メモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）側の開口部の一辺の長さを図２８（Ａ−１）に示す開口部の一辺の長さＶｉａＡ、周辺回路（Ｐｅｒｉｐｈｅｒａｌ  Ｃｉｒｃｕｉｔ）側の開口部の一辺の長さを図２８（Ａ−３）に示す開口部の一辺の長さＶｉａＢとしている。なお図２８（Ｂ）では、図２８（Ａ−１）乃至（Ａ−３）で説明した開口部の大きさのルールを第４の層４０Ａ乃至４０Ｄにある配線４２に適用し、第２の層２０Ａ、２０Ｂには適用しない構成を示したが、これに限らない。配線層の全てに適用してもよいし、第４の層の一部のみに適用する構成としてもよい。
【００８９】
また図２９には、ビット線ＢＬ＿１、ＢＬ＿２をプリチャージし、ワード線ＷＬ＿１を選択後、センスアンプＳＡを用いてメモリセルＭＣ＿１のデータを読み出す際の、シミュレーションによる波形図を示す。なお各回路を構成する層構造は、ＯＳトランジスタの下層の配線を２層の配線で構成し、ＯＳトランジスタの上層の配線を４層の配線で構成する、すなわち図２（Ｂ）の積層構造を採用した。
【００９０】
プリチャージ回路Ｃｐｒｅによってビット線ＢＬ＿１、ＢＬ＿２をプリチャージ（Ｃｐｒｅ  ａｃｔｉｖｅ）した後に、ワード線ＷＬ＿１でメモリセルＭＣを選択（ＷＬ  ａｃｔｉｖｅ）する。すると、ビット線ＢＬ＿１とビット線ＢＬ＿２との間に電位差ΔＶｓｉｇが生じる。この電位差ΔＶｓｉｇをセンスアンプＳＡで増幅（ＳＡ  ａｃｔｉｖｅ）する。
【００９１】
図２９の波形図からもわかるように、ワード線を選択してから、センスアンプによるデータの増幅までにかかる期間が１０ｎｓ程度とすることが可能であることが確認できた。
【００９２】
＜異なる半導体材料を組み合わせて記憶回路とした回路構成＞
次いで、異なる半導体材料を組み合わせて記憶回路とした回路構成の一例と示す。ここで半導体材料は、下層に設けたトランジスタと、下層に設けたトランジスタとで異ならせる。つまり、上層の半導体材料と、下層の半導体材料とで、異なるプロセス条件、または成膜条件を採用して特性を異ならせることができる。
【００９３】
まず基本となる記憶回路の回路構成について説明する。
【００９４】
図７（Ａ）の回路図は、上層に設けたトランジスタを、例えばオフ電流の極めて小さいＯＳトランジスタとし、下層に設けたトランジスタを、例えば電界効果移動度の高いＳｉトランジスタとして、これらのトランジスタを組み合わせた記憶回路であるメモリセルの一例である。メモリセルＭＣ＿Ｃは、トランジスタＭ５と、キャパシタＣ２と、トランジスタＭ６を有する。メモリセルＭＣ＿Ｃは、ビット線ＢＬ、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、ソース線ＳＬによって動作する。なおメモリセルＭＣ＿Ｃは、例えばマトリクス状に複数設けられる。
【００９５】
メモリセルＭＣ＿Ｃの書き込み動作は、書き込みワード線ＷＷＬを制御して、トランジスタＭ５を導通状態にする。そしてビット線ＢＬに与えられたデータを、ノードＦＮに与える。ノードＦＮに与えたデータに応じた電荷を保持するため、書き込みワード線ＷＷＬを制御して、トランジスタＭ５を非導通状態にする。
【００９６】
メモリセルＭＣ＿Ｃの読み出し動作は、トランジスタＭ５を非導通状態として、読み出しワード線ＲＷＬを制御して行う。ノードＦＮは、電気的に浮遊状態のため、読み出しワード線ＲＷＬの変化に従って、電位が変化する。この変化によって、ノードＦＮに与えたデータに応じて、トランジスタＭ６の導通状態を異ならせることができる。このトランジスタＭ６の導通状態の変化に応じてビット線ＢＬとソース線との間に電流が流れてビット線のＢＬの電位が変化し、データを読み出すことができる。
【００９７】
トランジスタＭ５は、上記したようにオフ電流が極めて小さい。そのためトランジスタＭ５をオフにすることで、一度キャパシタＣ２に保持したデータに対応する電荷を保持し続けることができる。また、メモリセルＭＣ＿Ｃは、Ｓｉトランジスタを有するＤＲＡＭのメモリセルと異なり、データを読み出しても、元のデータは維持される。従って、トランジスタＭ５を非導通状態に維持することで、不揮発性の記憶回路として機能させることができる。
【００９８】
トランジスタＭ６は、Ｓｉトランジスタで構成される。Ｓｉトランジスタは、ＯＳトランジスタに比べて電界効果移動度が大きい。そのためノードＦＮの電位に応じてビット線ＢＬ、ソース線ＳＬ間に流れる電流量を増やすことができ、データの読み出し動作におけるビット線の電位の変動を高速で行うことができる。
【００９９】
次いで、図７（Ａ）で示したメモリセルＭＣ＿Ｃとは異なる構成の記憶回路について説明する。
【０１００】
図７（Ａ）に示すメモリセルＭＣ＿Ｃは、トランジスタＭ６をｐチャネル型のトランジスタとしてが、他の構成でもよい。例えば、図７（Ｂ）に示すメモリセルＭＣ＿Ｄのように、ｎチャネル型のトランジスタとしたトランジスタＭ６＿Ａを有する構成としてもよい。
【０１０１】
図７（Ａ）に示すメモリセルＭＣ＿Ｃは、トランジスタＭ５を書き込みワード線ＷＷＬに接続されたトランジスタとしたが、他の構成でもよい。例えば、図７（Ｃ）に示すメモリセルＭＣ＿Ｅのように、バックゲートを追加したトランジスタＭ５＿ＢＧとし、バックゲートに配線ＢＬより電位を与える構成としてもよい。これにより、トランジスタＭ５＿ＢＧの閾値電圧の制御可能な構成とすることができる。
【０１０２】
図７（Ａ）に示すメモリセルＭＣ＿Ｃは、ビット線ＢＬ、ソース線ＳＬ間の電流の流れをトランジスタＭ６で制御する構成としてが、他の構成でもよい。例えば、図７（Ｄ）に示すメモリセルＭＣ＿Ｆのように、ビット線ＢＬ、ソース線ＳＬ間に、トランジスタＭ６＿Ｂ、およびトランジスタＭ６＿Ｃの複数のトランジスタを設ける構成としてもよい。これにより、ノードＦＮの電位をキャパシタＣ２の容量結合によって調整する動作を行うことなく、ビット線ＢＬ、ソース線ＳＬ間の電流の流れを制御することができる。
【０１０３】
なお図７（Ｄ）では、トランジスタＭ６＿Ｂ、およびトランジスタＭ６＿Ｃをｎチャネル型のトランジスタとしたが、他の構成でもよい。例えば、図７（Ｅ）に示すメモリセルＭＣ＿Ｇのように、ビット線ＢＬ、ソース線ＳＬ間に設ける、トランジスタＭ６＿Ｄ、およびトランジスタＭ６＿Ｅをｐチャネル型のトランジスタトランジスタのソースまたはドレインの一方してもよい。
【０１０４】
図７（Ａ）に示すメモリセルＭＣ＿Ｃは、データを書きこむ動作と、データを読み出す動作で、同じビット線ＢＬを利用して行う構成を示したが、他の構成でもよい。例えば、図７（Ｅ）に示すメモリセルＭＣ＿Ｈのように、データを書きこむためのかビット線ＷＢＬ、データを読み出すためのビット線ＲＢＬを設ける構成としてもよい。
【０１０５】
次いで、図７（Ａ）で示したメモリセルＭＣ＿Ｃ（以下、メモリセルＭＣともいう）を動作させるための駆動回路を含むブロック図の一例を図８に示す。なお図８では、メモリセルがｍ行ｎ列（ｍ、ｎは２以上の自然数）に設けられるものとし、（ｍ−１）行目、ｍ行目の（ｎ−１）列目、ｎ列目を図示している。
【０１０６】
図８に示す半導体装置１００は、ｍ行ｎ列に設けたメモリセルＭＣ（図中、ＭＣ［ｍ、ｎ］）、が複数設けられたメモリセルアレイ１０１、行選択ドライバ１０２、および列選択ドライバ１０３、を有する。また図８では、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、ビット線ＢＬ、ソース線ＳＬとして、書き込み線ＷＷＬ［ｍ−１］、読み出しワード線ＲＷＬ［ｍ−１］、書き込みワード線ＷＷＬ［ｍ］、読み出しワード線ＲＷＬ［ｍ］、ビット線ＢＬ［ｎ−１］、ビット線ＢＬ［ｎ］、ソース線ＳＬ［ｎ−１］、およびソース線ＳＬ［ｎ］を示している。
【０１０７】
図８に示すメモリセルアレイ１０１は、メモリセルが、マトリクス状に設けられている。従って、メモリセルＭＣは、上層に設けられたＯＳトランジスタと、下層に設けられたＳｉトランジスタと、を有する。
【０１０８】
行選択ドライバ１０２は、各行におけるメモリセルＭＣを選択するための信号を出力する回路である。列選択ドライバ１０３は、メモリセルＭＣへのデータ電圧の書き込み、メモリセルＭＣからのデータ電圧の読み出し、を行うための信号を出力する回路である。行選択ドライバ１０２および列選択ドライバ１０３はデコーダ等の回路を有し、各行、各列に信号またはデータ電圧を出力することができる。デコーダ回路等で構成される各ドライバは、Ｓｉトランジスタを有する。
【０１０９】
図７（Ａ）、図８の構成に対して、上記実施の形態で説明した構成を適用することができる。この場合、下層にあるＳｉトランジスタ間を接続する配線を低抵抗な導電材料で構成することができる。そのため、アクセス速度の向上、低消費電力化に優れた回路とすることができる。
【０１１０】
＜ＳＲＡＭと、異なる半導体材料を有する記憶回路を組み合わせた回路構成＞
次いで、図７（Ａ）乃至（Ｆ）、図８で説明した回路構成とは異なる構成の一例と示す。
【０１１１】
図９（Ａ）に示すメモリセルＭＣ＿Ｉは、ＳＲＡＭ、トランジスタＭ７、キャパシタＣ３、を有する。ＳＲＡＭは、トランジスタＭ８、インバータ回路ＩＮＶを有する。メモリセルＭＣ＿Ｉは、配線ＷＷＬに与える信号の制御によって、ＳＲＡＭのノードＱ，ＱＢのデータをノードＦＮ１、ＦＮ２にバックアップし、ノードＦＮ１、ＦＮ２からノードＱ，ＱＢへのデータのリカバリーを制御する。トランジスタＭ７を非導通状態にすることで、ノードＦＮ１、ＦＮ２にデータに応じた電荷を保持することができる。
【０１１２】
図９（Ａ）の構成に対して、上記実施の形態で説明した構成を適用することができる。例えばＳＲＡＭを構成するトランジスタをＳｉトランジスタで構成し、トランジスタＭ７をＯＳトランジスタで構成する。この場合、下層にあるＳｉトランジスタ間を接続する配線を低抵抗な導電材料で構成することができる。そのため、アクセス速度の向上、低消費電力化に優れた回路とすることができる。
【０１１３】
図９（Ｂ）に示すメモリセルＭＣ＿Ｊは、ＳＲＡＭ、トランジスタＭ９、インバータ回路ＩＮＶ、キャパシタＣ４、およびトランジスタＭ１０、を有する。メモリセルＭＣ＿Ｊは、配線ＷＷＬ、配線ＲＥＮに与える信号の制御によって、ＳＲＡＭのノードＱまたはＱＢのデータをノードＦＮ３にバックアップし、ノードＦＮ３からノードＱまたはＱＢへのデータのリカバリーを制御する。トランジスタＭ９を非導通状態にすることで、ノードＦＮ３にデータに応じた電荷を保持することができる。
【０１１４】
図９（Ｂ）の構成に対して、上記実施の形態で説明した構成を適用することができる。例えばＳＲＡＭ、インバータＩＮＶ、およびトランジスタＭ１０を構成するトランジスタをＳｉトランジスタで構成し、トランジスタＭ９をＯＳトランジスタで構成する。この場合、下層にあるＳｉトランジスタ間を接続する配線を低抵抗な導電材料で構成することができる。そのため、アクセス速度の向上、低消費電力化に優れた回路とすることができる。
【０１１５】
＜ＦＰＧＡとして機能する回路に、異なる半導体材料を有する回路を組み合わせた回路構成＞
また本発明の一態様は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩに適用可能である。
【０１１６】
図１０（Ａ）には、ＦＰＧＡのブロック図の一例を示す。ＦＰＧＡは、ルーティングスイッチエレメント５０１と、ロジックエレメント５０２とによって構成される。また、ロジックエレメント５０２は、コンフィギュレーションメモリに記憶したコンフィギュレーションデータに応じて、組み合わせ回路の機能、または順序回路の機能といった論理回路の機能を切り替えることができる。
【０１１７】
図１０（Ｂ）は、ルーティングスイッチエレメント５０１の役割を説明するための模式図である。ルーティングスイッチエレメント５０１は、コンフィギュレーションメモリ５０３に記憶したコンフィギュレーションデータに応じて、ロジックエレメント５０２間の接続を切り替えることができる。なお図１０（Ｂ）では、スイッチを一つ示し、端子ＩＮと端子ＯＵＴの間の接続を切り替える様子を示しているが、実際には複数あるロジックエレメント５０２間にスイッチが設けられる。
【０１１８】
図１０（Ｃ）には、コンフィギュレーションメモリ５０３として機能する回路構成の一例を示す。コンフィギュレーションメモリ５０３は、ＯＳトランジスタで構成されるトランジスタＭ１１と、Ｓｉトランジスタで構成されるＭ１２と、によって構成される。ノードＦＮＳＷには、トランジスタＭ１１を介してコンフィギュレーションデータＤＳＷが与えられる。このコンフィギュレーションデータＤＳＷの電位は、トランジスタＭ１１を非導通状態とすることで、保持することができる。保持したコンフィギュレーションデータＤＳＷの電位によって、トランジスタＭ１２の導通状態が切り替えられ、端子ＩＮと端子ＯＵＴの間の接続を切り替えることができる。
【０１１９】
図１０（Ｄ）は、ロジックエレメント５０２の役割を説明するための模式図である。ロジックエレメント５０２は、コンフィギュレーションメモリ５０７に記憶したコンフィギュレーションデータに応じて、端子ＯＵＴｍｅｍの電位を切り替えることができる。ルックアップテーブル５０４は、端子ＯＵＴｍｅｍの電位に応じて、端子ＩＮの信号を処理する組み合わせ回路の機能を切り替えることができる。またロジックエレメント５０２は、順序回路であるレジスタ５０５と、端子ＯＵＴの信号を切り替えるためのセレクタ５０６を有する。セレクタ５０６は、コンフィギュレーションメモリ５０７から出力される端子ＯＵＴｍｅｍの電位に応じて、ルックアップテーブル５０４の信号の出力か、レジスタ５０５の信号の出力か、を選択することができる。
【０１２０】
図１０（Ｅ）には、コンフィギュレーションメモリ５０７として機能する回路構成の一例を示す。コンフィギュレーションメモリ５０７は、ＯＳトランジスタで構成されるトランジスタＭ１３、Ｍ１４と、Ｓｉトランジスタで構成されるＭ１５、Ｍ１６と、によって構成される。ノードＦＮＬＥには、トランジスタＭ１３を介してコンフィギュレーションデータＤＬＥが与えられる。ノードＦＮＢＬＥには、トランジスタＭ１４を介してコンフィギュレーションデータＤＢＬＥが与えられる。コンフィギュレーションデータＤＢＬＥは、コンフィギュレーションデータＤＬＥの論理が反転した電位に相当する。このコンフィギュレーションデータＤＬＥ、コンフィギュレーションデータＤＢＬＥの電位は、トランジスタＭ１３、Ｍ１４を非導通状態とすることで、保持することができる。保持したコンフィギュレーションデータＤＬＥ、コンフィギュレーションデータＤＢＬＥの電位によって、トランジスタＭ１５またはトランジスタＭ１６の一方の導通状態が切り替えられ、端子ＯＵＴｍｅｍには電位ＶＤＤまたは電位ＶＳＳを与えることができる。
【０１２１】
図１０（Ａ）乃至（Ｅ）の構成に対して、上記実施の形態で説明した構成を適用することができる。例えばトランジスタＭ１２、Ｍ１５、Ｍ１６をＳｉトランジスタで構成し、トランジスタＭ１１、Ｍ１３、Ｍ１４をＯＳトランジスタで構成する。この場合、下層にあるＳｉトランジスタ間を接続する配線を低抵抗な導電材料で構成することができる。そのため、アクセス速度の向上、低消費電力化に優れた回路とすることができる。
【０１２２】
＜イメージセンサとして機能する回路に、異なる半導体材料を有する回路を組み合わせた回路構成＞
また本発明の一態様は、イメージセンサ等のセンサ回路に適用可能である。
【０１２３】
図１１（Ａ）には、イメージセンサの画素回路の一例を示す。画素回路は、光電変換素子ＰＤ、トランジスタＭ１７、トランジスタＭ１８、トランジスタＭ１９およびトランジスタＭ２０によって構成される。
【０１２４】
図１１（Ａ）に示すイメージセンサの画素回路の動作は、次の通りである。まずノードＦＮＰＤを初期化するため、信号ＲＳによってトランジスタＭ１８を導通状態とし、その後非導通状態とする。そして、信号ＴＸによよってトランジスタＭ１７を一定期間導通状態とする。この期間、光電変換素子にあたる光の強さに応じて、ノードＦＮＰＤの電位が変化する。この変化したノードＦＮＰＤの電位をトランジスタＭ１９で増幅し、トランジスタＭ２０を信号ＳＥによって導通状態とすることで、端子ＯＵＴに光の強さに応じた信号を出力することができる。
【０１２５】
図１１（Ａ）に示す画素回路では、トランジスタＭ１７、Ｍ１８をＯＳトランジスタとすることで、ノードＦＮＰＤに保持した電位の変動を抑制することができる。なおトランジスタＭ１９、Ｍ２０はＯＳトランジスタもよいが、Ｓｉトランジスタとすることが好適である。Ｓｉトランジスタとすることで、ＯＳトランジスタとＳｉトランジスタを重ね、画素回路の面積縮小を図れること、またはトランジスタＭ１９、Ｍ２０に流れる電流量を増やすことができる等の利点がある。
【０１２６】
図１１（Ａ）の構成に対して、上記実施の形態で説明した構成を適用することができる。例えばトランジスタＭ１９、Ｍ２０をＳｉトランジスタで構成し、トランジスタＭ１７、Ｍ１８をＯＳトランジスタで構成する。この場合、下層にあるＳｉトランジスタ間を接続する配線を低抵抗な導電材料で構成することができる。そのため、アクセス速度の向上、低消費電力化に優れた回路とすることができる。
【０１２７】
またイメージセンサの画素回路は、図１１（Ａ）の構成に限らない。例えば、図１１（Ｂ）に示すようにトランジスタＭ１８を省略してもよい。この場合、ノードＦＮＰＤを初期化するため、光電変換素子が接続された端子ＲＤの電位を電位ＶＤＤに切り替え、トランジスタＭ１７を導通状態とすればよい。
【０１２８】
また図１１（Ｃ）には、イメージセンサの画素回路に加えて、光電変換素子及びレンズを重ねた断面の模式図を示す。図１１（Ｃ）では、トランジスタと配線とが積層された層１０乃至層４０を有する画素回路６０１、光電変換層６０２、フィルタ層６０３及び、レンズ６０４の配置例を示している。光電変換層６０２は、画素回路６０１の上面に配置する構成を示しているが、下面に配置する構成としてもよい。
【０１２９】
光電変換層６０２には、光電変換素子６１１が配置される。また、フィルタ層６０３には、カラーフィルタ６２１Ｒ、６２１Ｇ、６２１Ｂが配置される。
【０１３０】
図１１（Ｃ）に示す光電変換素子６１１として、ｐｎ型接合またはｐｉｎ型接合が形成された光電変換素子を用いてもよい。また光電変換素子６１１を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。例えば、光電変換素子６１１にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子６１１を実現できる。
【０１３１】
以上説明したように、本発明の一態様は、様々な回路構成に適用することができる。
【０１３２】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するトランジスタの断面の構造について、図面を参照して説明する。本実施の形態ではトランジスタとして、Ｓｉトランジスタを有する層、およびＯＳトランジスタを有する層について説明する。また、ＯＳトランジスタが有する酸化物半導体について詳述する。また、ＯＳトランジスタを有する層とＳｉトランジスタを有する層とを重ねて設けた構成の一例について説明する。
【０１３３】
＜Ｓｉトランジスタを有する層の断面構造について＞
図１２（Ａ）は、Ｓｉトランジスタを有する層におけるトランジスタの一例を説明するための、上面図である。図１２（Ａ）には、トランジスタ２００Ａを示している。
【０１３４】
図１２（Ｂ）は、図１２（Ａ）に示すトランジスタ２００Ａの破線Ａ１−Ａ２で示す領域の断面模式図である。なお破線Ａ１−Ａ２で示す領域では、トランジスタ２００Ａのチャネル長方向における構造を示している。
【０１３５】
図１２（Ｃ）は、図１２（Ａ）に示すトランジスタ２００Ａの破線Ａ３−Ａ４で示す領域の断面模式図である。なお破線Ａ３−Ａ４で示す領域では、トランジスタ２００Ａのチャネル幅方向における構造を示している。
【０１３６】
図１２（Ａ）では、トランジスタ２００Ａの半導体層２０２、およびゲート電極２０５のレイアウトを示している。半導体層２０２は、ゲート電極と重なる領域にチャネル形成領域、素子分離層に囲まれる領域に不純物領域が形成される層である。なお以下では、トランジスタ２００Ａを、ｐチャネル型のトランジスタであるとして説明する。
【０１３７】
図１２（Ｂ）では、基板２０１、不純物領域２０２Ａ、２０２Ｂ、素子分離領域２０３、ゲート絶縁層２０４、ゲート電極２０５、および層間絶縁層２０６を図示している。
【０１３８】
図１２（Ｃ）では、基板２０１、素子分離領域２０３、ゲート絶縁層２０４、ゲート電極２０５、および層間絶縁層２０６を図示している。
【０１３９】
基板２０１は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１２（Ａ）乃至（Ｃ）では、単結晶シリコン基板を基板２００として用いる場合を例示している。なお基板２０１は、例えば、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。基板２０１として、ｐ型の導電型を付与する不純物を有する半導体基板を用いてもよい。その場合、トランジスタ２００Ａとなる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。
【０１４０】
不純物領域２０２Ａ、２０２Ｂは、ソース領域およびドレイン領域としての機能を有する。不純物領域２０２Ａ、２０２Ｂは、例えばｐ型の導電型を付与する不純物を有する領域である。
【０１４１】
素子分離領域２０３は、隣接するトランジスタ間を電気的に分離するための領域である。素子分離領域２０３は、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等を用いて形成することができる。トレンチ分離法は、エッチング等により基板に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域により、トランジスタ間を素子分離させる方法である。
【０１４２】
また、ゲート絶縁層２０４は、熱酸化膜、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの単層または積層構造を用いることができる。
【０１４３】
ゲート電極２０５は、リンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
【０１４４】
層間絶縁層２０６は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用いればよい。
【０１４５】
また図１２（Ａ）乃至（Ｃ）で示した、Ｓｉトランジスタを有する層におけるトランジスタとは異なる構成を図１３（Ａ）乃至（Ｃ）に示す。図１３（Ａ）乃至（Ｃ）に示すトランジスタ２００Ｂは、図１２（Ａ）乃至（Ｃ）に示すトランジスタ２００ＡがＦｉｎ型である場合を示している。トランジスタ２００ＢをＦｉｎ型とすることにより、実効的なチャネル幅が増大し、それによりトランジスタ２００Ｂのオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ２００Ｂのオフ特性を向上させることができる。
【０１４６】
また図１２（Ａ）乃至（Ｃ）、または図１３（Ａ）乃至（Ｃ）で示した、Ｓｉトランジスタを有する層におけるトランジスタとは異なる構成を図１４（Ａ）乃至（Ｃ）に示す。図１４（Ａ）乃至（Ｃ）に示すトランジスタ２００Ｃは、ＳＯＩ基板である基板２０７に設けられた場合を示している。図１４（Ａ）乃至（Ｃ）には、絶縁層２０８によって領域２０９が基板２０７と分離されている構造を示す。基板２０７としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制することができるためトランジスタ２００Ｃのオフ特性を向上させることができる。なお、絶縁層２０８は、基板２０７を絶縁層化させることによって形成することができる。例えば、絶縁層２０８としては、酸化シリコンを用いることができる。
【０１４７】
＜ＯＳトランジスタを有する層の断面構造について＞
次いで図１５（Ａ）は、ＯＳトランジスタを有する層におけるトランジスタの一例を説明するための、上面図である。図１５（Ａ）には、トランジスタ３００Ａを示している。
【０１４８】
図１５（Ｂ）は、図１５（Ａ）に示すトランジスタ３００Ａの破線Ｂ１−Ｂ２で示す領域の断面模式図である。なお破線Ｂ１−Ｂ２で示す領域では、トランジスタ３００Ａのチャネル長方向における構造を示している。
【０１４９】
図１５（Ｃ）は、図１５（Ａ）に示すトランジスタ３００Ａの破線Ｂ３−Ｂ４で示す領域の断面模式図である。なお破線Ｂ３−Ｂ４で示す領域では、トランジスタ３００Ａのチャネル幅方向における構造を示している。
【０１５０】
図１５（Ａ）では、トランジスタ３００Ａの酸化物半導体層３０３、酸化物半導体層３０３に接する配線３０４Ａ、３０４Ｂ、およびゲート電極３０６のレイアウトを示している。酸化物半導体層３０３は、２層の酸化物半導体層３０３Ａ、３０３Ｂが重なった層である。また、ゲート電極３０６の下層には、酸化物半導体層３０３Ｃが重なって設けられている。酸化物半導体層３０３Ａ乃至３０３Ｃは、金属元素の原子数比の異なる酸化物半導体である。
【０１５１】
図１５（Ｂ）では、層間絶縁層３０１、絶縁層３０２、酸化物半導体層３０３Ａ乃至３０３Ｃ、配線３０４Ａ、３０４Ｂ、ゲート絶縁層３０５、およびゲート電極３０６を図示している。
【０１５２】
図１５（Ｃ）では、層間絶縁層３０１、絶縁層３０２、酸化物半導体層３０３Ａ乃至３０３Ｃ、ゲート絶縁層３０５、およびゲート電極３０６を図示している。
【０１５３】
層間絶縁層３０１は、トランジスタ３００Ａより下層の絶縁層に接する層間絶縁層である。配線となる導電層が埋め込まれた構成でもよい。
【０１５４】
絶縁層３０２は、酸素、水素、水の拡散を防ぐブロッキング効果を有する層である。絶縁層３０２は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁層３０２として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜４２１として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０１５５】
酸化物半導体層３０３Ａ乃至３０３Ｃは、構成する金属元素の原子数比が異なる酸化物半導体である。酸化物半導体については、後で詳述する。
【０１５６】
ゲート絶縁層３０５は、加熱により酸素の一部を酸化物半導体層３０３Ａ乃至３０３Ｃに供給する機能を有する絶縁膜であることが望ましい。また、ゲート絶縁層３０５は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０１５７】
ゲート絶縁層３０５は、加熱により上記酸素の一部を酸化物半導体層３０３Ａ乃至３０３Ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。ゲート絶縁層３０５は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０１５８】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０１５９】
ゲート電極３０６は、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタル、白金、ストロンチウム、イリジウムおよびタングステンを一種以上含む導電体を、単層または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０１６０】
図１５（Ａ）乃至（Ｃ）に示すトランジスタ３００Ａのように、ゲート電極３０６の電界によって、酸化物半導体層３０３Ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、酸化物半導体層３０３Ｂの全体（上面、および側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
【０１６１】
なお図１６（Ａ）に示すトランジスタ３００Ｄのように、層間絶縁層３０１と絶縁層３０２との間に、バックゲート電極３０７を設ける構成としてもよい。また図１６（Ｂ）に示すトランジスタ３００Ｅのように、ゲート絶縁層３０５および酸化物半導体層３０３Ｃがゲート電極３０６から迫り出した形状としてもよい。また図１６（Ｃ）に示すトランジスタ３００Ｆのように、ゲート絶縁層３０５および酸化物半導体層３０３Ｃで、酸化物半導体層３０３Ａ、３０３Ｂ、配線３０４Ａ、３０４Ｂを覆う形状としてもよい。（図１６（Ｃ）参照。）。
【０１６２】
また図１７（Ａ）に示すトランジスタ３００Ｇのように、Ｂ１−Ｂ２断面における配線３０４Ａ、３０４Ｂの幅が、酸化物半導体層３０３Ａ、３０３Ｂと同じであってもよい。また図１７（Ｂ）に示すトランジスタ３００Ｈのように、ゲート電極３０６、ゲート絶縁層３０５および酸化物半導体層３０３が、配線３０４Ａ、３０４Ｂと重なる領域が小さくなるようにしてもよい。図１７（Ｃ）に示すトランジスタ３００Ｉのように、ゲート絶縁層３０５および酸化物半導体層３０３Ｃで、酸化物半導体層３０３Ａ、３０３Ｂ、配線３０４Ａ、３０４Ｂの上面および側面を覆う形状としてもよい。
【０１６３】
また、図１８（Ａ）乃至（Ｃ）に示すトランジスタ３００Ｂのように、酸化物半導体層３０３Ｃを省略してもよい。図１８（Ａ）は上面図の一例である。図１５（Ｂ）は、図１５（Ａ）に示すトランジスタ３００Ｂの破線Ｂ１−Ｂ２で示す領域の断面模式図である。図１５（Ｃ）は、図１５（Ａ）に示すトランジスタ３００Ｂの破線Ｂ３−Ｂ４で示す領域の断面模式図である。
【０１６４】
＜酸化物半導体について＞
本実施の形態で示したように、酸化物半導体層３０３Ｂの上下に酸化物半導体層３０３Ａおよび酸化物半導体層３０３Ｃを配置することで、トランジスタの電気特性を向上させることができる場合がある。
【０１６５】
酸化物半導体層３０３Ｂは、例えば、インジウムを含む酸化物半導体である。酸化物半導体層３０３Ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体層３０３Ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、マグネシウム、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体層３０３Ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０１６６】
ただし、酸化物半導体層３０３Ｂは、インジウムを含む酸化物半導体に限定されない。酸化物半導体層３０３Ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
【０１６７】
酸化物半導体層３０３Ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。酸化物半導体層３０３Ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
【０１６８】
例えば、酸化物半導体層３０３Ａおよび酸化物半導体層３０３Ｃは、酸化物半導体層３０３Ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。酸化物半導体層３０３Ｂを構成する酸素以外の元素一種以上、または二種以上から酸化物半導体層３０３Ａおよび酸化物半導体層３０３Ｃが構成されるため、酸化物半導体層３０３Ａと酸化物半導体層３０３Ｂとの界面、および酸化物半導体層３０３Ｂと酸化物半導体層３０３Ｃとの界面において、欠陥準位が形成されにくい。
【０１６９】
酸化物半導体層３０３Ａ、酸化物半導体層３０３Ｂおよび酸化物半導体層３０３Ｃは、少なくともインジウムを含むと好ましい。なお、酸化物半導体層３０３ＡがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、酸化物半導体層３０３ＢがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体層３０３ＣがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、酸化物半導体層３０３Ｃは、酸化物半導体層３０３Ａと同種の酸化物を用いても構わない。ただし、酸化物半導体層３０３Ａまたは／および酸化物半導体層３０３Ｃがインジウムを含まなくても構わない場合がある。例えば、酸化物半導体層３０３Ａまたは／および酸化物半導体層３０３Ｃが酸化ガリウムであっても構わない。なお、酸化物半導体層３０３Ａ、酸化物半導体層３０３Ｂおよび酸化物半導体層３０３Ｃに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
【０１７０】
酸化物半導体層３０３Ｂは、酸化物半導体層３０３Ａおよび酸化物半導体層３０３Ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体層３０３Ｂとして、酸化物半導体層３０３Ａおよび酸化物半導体層３０３Ｃより電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端と、のエネルギー差である。
【０１７１】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、酸化物半導体層３０３Ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
【０１７２】
このように、酸化物半導体層３０３Ｂの上下に酸化物半導体層３０３Ａおよび酸化物半導体層３０３Ｃを配置したトランジスタにおいて、ゲート電圧を印加すると、酸化物半導体層３０３Ａ、酸化物半導体層３０３Ｂ、酸化物半導体層３０３Ｃのうち、電子親和力の大きい酸化物半導体層３０３Ｂにチャネルが形成される。
【０１７３】
ここで、酸化物半導体層３０３Ａと酸化物半導体層３０３Ｂとの間には、酸化物半導体層３０３Ａと酸化物半導体層３０３Ｂとの混合領域を有する場合がある。また、酸化物半導体層３０３Ｂと酸化物半導体層３０３Ｃとの間には、酸化物半導体層３０３Ｂと酸化物半導体層３０３Ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、酸化物半導体層３０３Ａ、酸化物半導体層３０３Ｂおよび酸化物半導体層３０３Ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる（図１９参照。）。なお、酸化物半導体層３０３Ａ、酸化物半導体層３０３Ｂおよび酸化物半導体層３０３Ｃは、それぞれの界面を明確に判別できない場合がある。
【０１７４】
このとき、電子は、酸化物半導体層３０３Ａ中および酸化物半導体層３０３Ｃ中ではなく、酸化物半導体層３０３Ｂ中を主として移動する。上述したように、酸化物半導体層３０３Ａと酸化物半導体層３０３Ｂとの界面における欠陥準位密度、および酸化物半導体層３０３Ｂと酸化物半導体層３０３Ｃとの界面における欠陥準位密度を低くすることによって、酸化物半導体層３０３Ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【０１７５】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
【０１７６】
トランジスタのオン電流を高くするためには、例えば、酸化物半導体層３０３Ｂの上面または下面（被形成面、ここでは酸化物半導体層３０３Ａ）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
【０１７７】
また、トランジスタのオン電流を高くするためには、酸化物半導体層３０３Ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する酸化物半導体層３０３Ｃとすればよい。一方、酸化物半導体層３０３Ｃは、チャネルの形成される酸化物半導体層３０３Ｂへ、隣接する絶縁層を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体層３０３Ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する酸化物半導体層３０３Ｃとすればよい。また、酸化物半導体層３０３Ｃは、絶縁層３０５などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０１７８】
また、信頼性を高くするためには、酸化物半導体層３０３Ａは厚く、酸化物半導体層３０３Ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する酸化物半導体層３０３Ａとすればよい。酸化物半導体層３０３Ａの厚さを厚くすることで、隣接する絶縁層と酸化物半導体層３０３Ａとの界面から、チャネルの形成される酸化物半導体層３０３Ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する酸化物半導体層３０３Ａとすればよい。
【０１７９】
例えば、酸化物半導体層３０３Ｂと酸化物半導体層３０３Ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。また、酸化物半導体層３０３Ｂと酸化物半導体層３０３Ｃとの間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。
【０１８０】
また、酸化物半導体層３０３Ｂの水素濃度を低減するために、酸化物半導体層３０３Ａおよび酸化物半導体層３０３Ｃの水素濃度を低減すると好ましい。酸化物半導体層３０３Ａおよび酸化物半導体層３０３Ｃは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、酸化物半導体層３０３Ｂの窒素濃度を低減するために、酸化物半導体層３０３Ａおよび酸化物半導体層３０３Ｃの窒素濃度を低減すると好ましい。酸化物半導体層３０３Ａおよび酸化物半導体層３０３Ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
【０１８１】
上述の３層構造は一例である。例えば、酸化物半導体層３０３Ａまたは酸化物半導体層３０３Ｃのない２層構造としても構わない。または、酸化物半導体層３０３Ａの上もしくは下、または酸化物半導体層３０３Ｃの上もしくは下に、酸化物半導体層３０３Ａ、酸化物半導体層３０３Ｂおよび酸化物半導体層３０３Ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、酸化物半導体層３０３Ａの上、酸化物半導体層３０３Ａの下、酸化物半導体層３０３Ｃの上、酸化物半導体層３０３Ｃの下のいずれか二箇所以上に、酸化物半導体層３０３Ａ、酸化物半導体層３０３Ｂおよび酸化物半導体層３０３Ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
【０１８２】
次いで、上記酸化物半導体の構造について説明する。
【０１８３】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ  ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
【０１８４】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
【０１８５】
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
【０１８６】
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ  ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
【０１８７】
まずは、ＣＡＡＣ−ＯＳについて説明する。
【０１８８】
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
【０１８９】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、該ペレットのサイズは、好ましくは１ｎｍ以上、より好ましくは３ｎｍ以上である。
【０１９０】
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図２０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
【０１９１】
図２０（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図２０（Ｂ）に示す。図２０（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０１９２】
図２０（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図２０（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図２０（Ｂ）および図２０（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０１９３】
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図２０（Ｄ）参照。）。図２０（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図２０（Ｄ）に示す領域５１６１に相当する。
【０１９４】
また、図２１（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２１（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）に示す。図２１（Ｂ）、図２１（Ｃ）および図２１（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
【０１９５】
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０１９６】
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０１９７】
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２２（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図２２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０１９８】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２３（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２３（Ｂ）に示す。図２３（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２３（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２３（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
【０１９９】
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２００】
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２０１】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２０２】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０２０３】
次に、ｎｃ−ＯＳについて説明する。
【０２０４】
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０２０５】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
【０２０６】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２０７】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２０８】
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
【０２０９】
ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
【０２１０】
鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０２１１】
電子照射を行う試料として、ａ−ｌｉｋｅ  ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０２１２】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
【０２１３】
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２１４】
図２４は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２４より、ａ−ｌｉｋｅ  ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２４中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図２４中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
【０２１５】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０２１６】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０２１７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２１８】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２１９】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０２２０】
＜Ｓｉトランジスタを有する層とＯＳトランジスタを有する層とを積層した断面構造について＞
次いで図２５では、図１２乃至図１４で説明したＳｉトランジスタを有する層と、第１の導電材料を有する配線を有する層と、図１５乃至図１８で説明したＯＳトランジスタを有する層と、第２の導電材料を有する配線を有する層と、を積層した際の断面構造の一例について示す。
【０２２１】
図２５では、図１２（Ａ）に示すトランジスタ２００Ａを有する層１０と、第１の導電材料を有する配線を有する層２０Ａ、２０Ｂ、２０ＢＧと、図１６（Ｃ）に示すトランジスタ３００Ｆを有する層３０と、第２の導電材料を有する配線を有する層４０Ａ、４０Ｂ、４０Ｃと、を積層した断面模式図の一例である。なお図２５では、さらに第２の導電材料を有する配線を有する層４０Ｃ上に、ＭＩＭ型のキャパシタを有する層７０と、外部端子となる配線が設けられた層８０と、を有する。
【０２２２】
図２５に示す断面模式図では、配線４０１と、配線４０２と、絶縁層４０６と、絶縁層４０８と、絶縁層４１０と、絶縁層４１２と、絶縁層４１４と、絶縁層４１６と、絶縁層４１８と、絶縁層４２０と、絶縁層４２２と、絶縁層４２４と、絶縁層４２６と、絶縁層４２８と、絶縁層４３０と、絶縁層４３１と、絶縁層４３４と、絶縁層４３６と、絶縁層４３８と、絶縁層４４２と、絶縁層４４４と、絶縁層４４６と、配線４５１と、配線４５２と、配線４６１と、配線４６２と、配線４６３と、を示している。
【０２２３】
なおトランジスタ３００Ｆは、絶縁層４２０および絶縁層４２２の開口部に設けられた配線をバックゲート電極３０７として有する。バックゲート電極を有することで、電気的な特性が安定したトランジスタとすることができる。
【０２２４】
絶縁層４０６は、層間絶縁層２０６上に配置する。また、絶縁層４０８は、絶縁層４０６上に配置する。また、絶縁層４１０は、絶縁層４０８上に配置する。また、絶縁層４１２は、絶縁層４１０上に配置する。また、絶縁層４１４は、絶縁層４１２上に配置する。また、絶縁層４１６は、絶縁層４１４上に配置する。また、絶縁層４１８は、絶縁層４１６上に配置する。また、絶縁層４２０は、絶縁層４１８上に配置する。また、絶縁層４２２は、絶縁層４２０上に配置する。また、絶縁層４２４は、絶縁層４２２上に配置する。また、絶縁層４２６は、絶縁層４２４上に配置する。また、絶縁層４２８は、絶縁層４２６上に配置する。絶縁層４２６上には、トランジスタ３００Ｆが配置される。
【０２２５】
トランジスタ３００Ｆよりも下層にある配線４０１および配線４０２は、絶縁層４０６、絶縁層４０８、絶縁層４１０、絶縁層４１２、絶縁層４１４、絶縁層４１６、絶縁層４１８、絶縁層４２０、および絶縁層４２２に設けられた開口部に埋め込まれている。
【０２２６】
絶縁層４３０は、トランジスタ３００Ｆおよび絶縁層４２６上に配置する。また、絶縁層４３１は、絶縁層４３０上に配置する。また、絶縁層４３２は、絶縁層４３０上に配置する。また、絶縁層４３４は、絶縁層４３２上に配置する。また、絶縁層４３６は、絶縁層４３４上に配置する。また、絶縁層４３８は、絶縁層４３６上に配置する。また、絶縁層４４０は、絶縁層４３８上に配置する。また、絶縁層４４２は、絶縁層４４０上に配置する。また、絶縁層４４４は、絶縁層４４２上に配置する。また、絶縁層４４６は、絶縁層４４４上に配置する。
【０２２７】
トランジスタ３００Ｆよりも上層にある配線４５１および配線４５２は、絶縁層４２４、絶縁層４２６、絶縁層４２８、絶縁層４３０、絶縁層４３１、絶縁層４３２、絶縁層４３４、絶縁層４３６、絶縁層４３８に設けられた開口部に埋め込まれている。また配線４５１および配線４５２は、絶縁層４３８および４４０上に設けられ、並びに絶縁層４４２に設けられた開口部に設けられている。また配線４６１と、配線４６２と、配線４６３とは、絶縁層４４２および４４４上に設けられ、絶縁層４４４の開口部に埋め込まれた配線４５１を介して電気的に接続される。また、絶縁層４４６には、開口部が設けられ、配線４６３が露出するよう設けられている。
【０２２８】
絶縁層４０６、絶縁層４０８、絶縁層４１０、絶縁層４１２、絶縁層４１４、絶縁層４１６、絶縁層４１８、絶縁層４２０、絶縁層４２２、絶縁層４２４、絶縁層４２６、絶縁層４２８、絶縁層４３０、絶縁層４３１、絶縁層４３４、絶縁層４３６、絶縁層４３８、絶縁層４４２、絶縁層４４４、および絶縁層４４６としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁層を、単層で、または積層で用いればよい。例えば、絶縁層４１８、絶縁層４３０、および絶縁層４４０としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
【０２２９】
絶縁層４０６、絶縁層４０８、絶縁層４１０、絶縁層４１２、絶縁層４１４、絶縁層４１６、絶縁層４１８、絶縁層４２０、絶縁層４２２、絶縁層４２４、絶縁層４２６、絶縁層４２８、絶縁層４３０、絶縁層４３１、絶縁層４３４、絶縁層４３６、絶縁層４３８、絶縁層４４２、絶縁層４４４、または絶縁層４４６の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁層を有することが好ましい。トランジスタ３００Ｆの近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁層を配置することによって、トランジスタ３００Ｆ電気特性を安定にすることができる。
【０２３０】
水素などの不純物および酸素をブロックする機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁層を、単層で、または積層で用いればよい。
【０２３１】
配線４５１および配線４５２としては、例えば、モリブデン、およびタングステンを一種以上含む導電体を、単層または積層で用いればよい。例えば、合金や化合物であってもよい。
【０２３２】
配線４６１および配線４６２としては、例えば、例えば、銅およびアルミニウムを一種以上含む導電体を、単層または積層で用いればよい。例えば、合金や化合物であってもよい。
【０２３３】
配線４６１、配線４６２、および配線４６３としては、例えば、例えば、銅およびアルミニウムを一種以上含む導電体を、単層または積層で用いればよい。例えば、合金や化合物であってもよい。
【０２３４】
（実施の形態４）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。
【０２３５】
＜オフ電流特性について＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【０２３６】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
【０２３７】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【０２３８】
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【０２３９】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従ってトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
【０２４０】
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【０２４１】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。
【０２４２】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。
【０２４３】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。
【０２４４】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【０２４５】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【０２４６】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【０２４７】
＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎおよびＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０２４８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【０２４９】
トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０２５０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３、またはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２５１】
＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０２５２】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。
【０２５３】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が８×１０１１／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることをいう。
【０２５４】
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
【０２５５】
（実施の形態５）
上記実施の形態で開示された、導電層や半導体層はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０２５６】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０２５７】
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０２５８】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０２５９】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、およびジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジエチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０２６０】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２６１】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２６２】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、および該電子部品を具備する電子機器に適用する例について、図２６、図２７を用いて説明する。
【０２６３】
図２４Ａ）では上述の実施の形態で説明し半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０２６４】
上記実施の形態３の図１２乃至図１８、図２５に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０２６５】
後工程については、図２６（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０２６６】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０２６７】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０２６８】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。
【０２６９】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断および成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０２７０】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０２７１】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性の向上、アクセス速度の向上、または低消費電力化が図られた電子部品を実現することができる。
【０２７２】
また、完成した電子部品の斜視模式図を図２６（Ｂ）に示す。図２６（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図２６（Ｂ）に示す電子部品７００は、リード７０１および回路部７０３を示している。図２６（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板７０４は、電子機器等の内部に設けられる。
【０２７３】
次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。
【０２７４】
図２７（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性の向上、アクセス速度の向上、または低消費電力化が図られた携帯型の情報端末が実現される。
【０２７５】
なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図２７（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２７（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２７６】
また、図２７（Ａ）に示す携帯型の情報端末は、図２７（Ａ）の右図のように、第１の表示部９０３ａおよび第２の表示部９０３ｂのうち、一方を取り外すことができる。第２の表示部９０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。
【０２７７】
図２７（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報を操作または編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２７８】
また、図２７（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２７９】
更に、図２７（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２８０】
図２７（Ｂ）は、電子ペーパーを実装した電子書籍端末９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１および筐体９１２には、それぞれ表示部９１３および表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、半導体装置が設けられている。そのため、信頼性の向上、アクセス速度の向上、または低消費電力化が図られた電子書籍端末が実現される。
【０２８１】
図２７（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１およびリモコン操作機９２４には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性の向上、アクセス速度の向上、または低消費電力化が図られたテレビジョン装置が実現される。
【０２８２】
図２７（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため信頼性の向上、アクセス速度の向上、または低消費電力化が図られたスマートフォンが実現される。
【０２８３】
図２７（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、信頼性の向上、アクセス速度の向上、または低消費電力化が図られたデジタルカメラが実現される。
【０２８４】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が設けられている。このため、信頼性の向上、アクセス速度の向上、または低消費電力化が図られた電子機器が実現される。
【０２８５】
（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
【０２８６】
＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
【０２８７】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。
【０２８８】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。
【０２８９】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【０２９０】
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、ＯＳトランジスタの下層にある配線は、熱処理の温度に耐えうる導電材料を用いる場合の例を示したが、本発明の一態様は、これに限定されない。例えば、場合によっては、または、状況に応じて、本発明の一態様では、ＯＳトランジスタの下層にある配線は、様々な材料を用いてもよい。例えば、場合によっては、または、状況に応じて、本発明の一態様では、ＯＳトランジスタの下層にある配線は、耐熱性があまり高くない材料を用いてもよい。例えば、本発明の一態様として、ＯＳトランジスタの上層にある配線は、ＯＳトランジスタの下層よりも抵抗率の小さい導電材料を用いる場合の例を示したが、本発明の一態様は、これに限定されない。例えば、場合によっては、または、状況に応じて、本発明の一態様では、ＯＳトランジスタの上層にある配線は、様々な材料を用いてもよい。例えば、場合によっては、または、状況に応じて、本発明の一態様では、ＯＳトランジスタの上層にある配線は、シート抵抗があまり小さくない材料を用いてもよい。
【０２９１】
＜図面を説明する記載に関する付記＞
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０２９２】
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０２９３】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０２９４】
また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０２９５】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０２９６】
＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（または第１電極、または第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（または第２電極、または第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０２９７】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０２９８】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧とすると、電圧を電位に言い換えることができる。グラウンド電圧は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０２９９】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０３００】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及したかった語句の定義について説明する。
【０３０１】
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０３０２】
一例としては、電気的スイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０３０３】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。
【０３０４】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０３０５】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０３０６】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
【０３０７】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０３０８】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０３０９】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０３１０】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０３１１】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０３１２】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０３１３】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０３１４】
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【０３１５】
なお、例えば、トランジスタのソース（または第１の端子など）が、Ｚ１を介して（または介さず）、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２を介して（または介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（または第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（または第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０３１６】
例えば、「ＸとＹとトランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（または第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（または第１の端子など）とドレイン（または第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（または第１の端子など）、トランジスタのドレイン（または第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０３１７】
または、別の表現方法として、例えば、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（または第１の端子など）とトランジスタのドレイン（または第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（または第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（または第１の端子など）からトランジスタのドレイン（または第２の端子など）への電気的パスであり、トランジスタのドレイン（または第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（または第２の端子など）からトランジスタのソース（または第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（または第１の端子など）と、ドレイン（または第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０３１８】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【符号の説明】
【０３１９】
Ａ１−Ａ２    破線
Ａ３−Ａ４    破線
Ｂ１−Ｂ２    破線
Ｂ３−Ｂ４    破線
Ｃ１    キャパシタ
Ｃ２    キャパシタ
Ｃ３    キャパシタ
Ｃ４    キャパシタ
ＦＮ１    ノード
ＦＮ３    ノード
Ｍ１    トランジスタ
Ｍ２    トランジスタ
Ｍ３    トランジスタ
Ｍ４    トランジスタ
Ｍ５    トランジスタ
Ｍ６    トランジスタ
Ｍ６＿Ａ    トランジスタ
Ｍ６＿Ｂ    トランジスタ
Ｍ６＿ＢＧ    トランジスタ
Ｍ６＿Ｃ    トランジスタ
Ｍ６＿Ｄ    トランジスタ
Ｍ６＿Ｅ    トランジスタ
Ｍ７    トランジスタ
Ｍ８    トランジスタ
Ｍ９    トランジスタ
Ｍ１０    トランジスタ
Ｍ１１    トランジスタ
Ｍ１２    トランジスタ
Ｍ１３    トランジスタ
Ｍ１４    トランジスタ
Ｍ１５    トランジスタ
Ｍ１６    トランジスタ
Ｍ１７    トランジスタ
Ｍ１８    トランジスタ
Ｍ１９    トランジスタ
Ｍ２０    トランジスタ
１０    層
１２    トランジスタ
１４    半導体層
１６    ゲート電極
２０    層
２０Ａ    層
２０Ｂ    層
２０Ｃ    層
２０Ｄ    層
２２    配線
２４    絶縁層
３０    層
３２    トランジスタ
３４    半導体層
３６    ゲート電極
３８    配線
４０    層
４０Ａ    層
４０Ｂ    層
４０Ｃ    層
４０Ｄ    層
４２    配線
４４    絶縁層
５０    層
５０ｎ    層
５２    トランジスタ
５４    半導体層
５６    ゲート電極
６０    層
６０Ａ    層
６０Ｂ    層
６２    配線
６４    絶縁層
７０    層
８０    層
１００    半導体装置
１０１    メモリセルアレイ
１０２    行選択ドライバ
１０３    列選択ドライバ
２００    基板
２００Ａ    トランジスタ
２００Ｂ    トランジスタ
２００Ｃ    トランジスタ
２０１    基板
２０２    半導体層
２０２Ａ    不純物領域
２０２Ｂ    不純物領域
２０３    素子分離領域
２０４    ゲート絶縁層
２０５    ゲート電極
２０６    層間絶縁層
２０７    基板
２０８    絶縁層
２０９    領域
３００Ａ    トランジスタ
３００Ｂ    トランジスタ
３００Ｄ    トランジスタ
３００Ｅ    トランジスタ
３００Ｆ    トランジスタ
３００Ｇ    トランジスタ
３００Ｈ    トランジスタ
３００Ｉ    トランジスタ
３０１    層間絶縁層
３０２    絶縁層
３０３    酸化物半導体層
３０３Ａ    酸化物半導体層
３０３Ｂ    酸化物半導体層
３０３Ｃ    酸化物半導体層
３０４Ａ    配線
３０４Ｂ    配線
３０５    ゲート絶縁層
３０６    ゲート電極
３０７    バックゲート電極
４０１    配線
４０２    配線
４０６    絶縁層
４０８    絶縁層
４１０    絶縁層
４１２    絶縁層
４１４    絶縁層
４１６    絶縁層
４１８    絶縁層
４２０    絶縁層
４２２    絶縁層
４２４    絶縁層
４２６    絶縁層
４２８    絶縁層
４３０    絶縁層
４３１    絶縁層
４３２    絶縁層
４３４    絶縁層
４３６    絶縁層
４３８    絶縁層
４４０    絶縁層
４４２    絶縁層
４４４    絶縁層
４４６    絶縁層
４５１    配線
４５２    配線
４６１    配線
４６２    配線
４６３    配線
５０１    ルーティングスイッチエレメント
５０２    ロジックエレメント
５０３    コンフィギュレーションメモリ
５０４    ルックアップテーブル
５０５    レジスタ
５０６    セレクタ
５０７    コンフィギュレーションメモリ
６０１    画素回路
６０２    光電変換層
６０３    フィルタ層
６０４    レンズ
６１１    光電変換素子
６２１Ｂ    カラーフィルタ
６２１Ｇ    カラーフィルタ
６２１Ｒ    カラーフィルタ
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    回路部
７０４    回路基板
９０１    筐体
９０２    筐体
９０３ａ    表示部
９０３ｂ    表示部
９０４    選択ボタン
９０５    キーボード
９１０    電子書籍端末
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    軸部
９１６    電源
９１７    操作キー
９１８    スピーカー
９２０    テレビジョン装置
９２１    筐体
９２２    表示部
９２３    スタンド
９２４    リモコン操作機
９３０    本体
９３１    表示部
９３２    スピーカー
９３３    マイク
９３４    操作ボタン
９４１    本体
９４２    表示部
９４３    操作スイッチ
５１００    ペレット
５１２０    基板
５１６１    領域
【図１】
2016146418.tif 000003
【図２】
2016146418.tif 000004
【図３】
2016146418.tif 000005
【図４】
2016146418.tif 000006
【図５】
2016146418.tif 000007
【図６】
2016146418.tif 000008
【図７】
2016146418.tif 000009
【図８】
2016146418.tif 000010
【図９】
2016146418.tif 000011
【図１０】
2016146418.tif 000012
【図１１】
2016146418.tif 000013
【図１２】
2016146418.tif 000014
【図１３】
2016146418.tif 000015
【図１４】
2016146418.tif 000016
【図１５】
2016146418.tif 000017
【図１６】
2016146418.tif 000018
【図１７】
2016146418.tif 000019
【図１８】
2016146418.tif 000020
【図１９】
2016146418.tif 000021
【図２４】
2016146418.tif 000022
【図２５】
2016146418.tif 000023
【図２６】
2016146418.tif 000024
【図２７】
2016146418.tif 000025
【図２８】
2016146418.tif 000026
【図２０】
2016146418.tif 000027
【図２１】
2016146418.tif 000028
【図２２】
2016146418.tif 000029
【図２３】
2016146418.tif 000030
【図２９】
2016146418.tif 000031