(57)【要約】【課題】主演算増幅器と副演算増幅器とのミスマッチによる増幅誤差が抑制された、増幅精度の高い増幅回路を提供する。【解決手段】一実施形態に係る増幅回路は、入力端子と、出力端子と、第１，第２演算増幅器と、第１，第２入力インピーダンス素子と、第１〜第３帰還インピーダンス素子と、加算器と、を備える。第１（第２）演算増幅器は、第１（第３）ノードに接続された反転入力端子と、第２（第４）ノードに接続された出力端子と、を備える。第１（第２）入力インピーダンス素子は、一端が前記入力端子に接続され、他端が第１（第３）ノードに接続される。第１（第２）帰還インピーダンス素子は、一端が第１（第３）ノードに接続され、他端が第２（第４）ノードに接続される。第３帰還インピーダンス素子は、一端が第１ノードに接続され、他端が第４ノードに接続される。加算器は、第１及び第２演算増幅器の出力電圧を加算する。【選択図】図４
2016213727.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が入力される入力端子と、
出力電圧が出力される出力端子と、
第１ノードに接続された反転入力端子と、非反転入力端子と、第２ノードに接続された出力端子と、を備える第１演算増幅器と、
一端が前記入力端子に接続され、他端が前記第１ノードに接続された第１入力インピーダンス素子と、
一端が前記第１ノードに接続され、他端が前記第２ノードに接続された第１帰還インピーダンス素子と、
第３ノードに接続された反転入力端子と、非反転入力端子と、第４ノードに接続された出力端子と、を備える第２演算増幅器と、
一端が前記入力端子に接続され、他端が前記第３ノードに接続された第２入力インピーダンス素子と、
一端が前記第３ノードに接続され、他端が前記第４ノードに接続された第２帰還インピーダンス素子と、
一端が前記第１ノードに接続され、他端が前記第４ノードに接続された第３帰還インピーダンス素子と、
前記第１演算増幅器の出力電圧と、前記第２演算増幅器の出力電圧と、を加算して出力する加算器と、
を備える増幅回路。
【請求項２】
前記第１入力インピーダンス素子は、前記入力信号をサンプルする第１サンプルホールド回路であり、
前記第２入力インピーダンス素子は、前記入力信号をサンプルする第２サンプルホールド回路である
請求項１に記載の増幅回路。
【請求項３】
前記第１帰還インピーダンス素子、前記第２帰還インピーダンス素子、及び前記第３帰還インピーダンス素子は、容量素子である
請求項１又は請求項２に記載の増幅回路。
【請求項４】
前記加算器は、
第５ノードに接続された反転入力端子と、非反転入力端子と、前記出力端子に接続された出力端子と、を備える第３演算増幅器と、
一端が前記第２ノードに接続され、他端が前記第５ノードに接続された第３入力インピーダンス素子と、
一端が前記第４ノードに接続され、他端が前記第５ノードに接続された第４入力インピーダンス素子と、
一端が前記第５ノードに接続され、他端が前記出力端子に接続された第４帰還ピーダンス素子と、
を備える請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【請求項５】
第６ノードに接続された反転入力端子と、非反転入力端子と、前記出力端子に接続された出力端子と、を備える第４演算増幅器と、
一端が前記第２ノードに接続され、他端が前記第６ノードに接続された第５入力インピーダンス素子と、
一端が前記第４ノードに接続され、他端が前記第６ノードに接続された第６入力インピーダンス素子と、
一端が前記第６ノードに接続され、他端が前記出力端子に接続された第５帰還ピーダンス素子と、
一端が前記第５ノードに接続され、他端が前記出力端子に接続された第６帰還ピーダンス素子と、
を更に備える請求項１乃至請求項４のいずれか１項に記載の増幅回路。
【請求項６】
前記第３入力インピーダンス素子は、前記第１演算増幅器の出力電圧をサンプルする第３サンプルホールド回路であり、
前記第４入力インピーダンス素子は、前記第２演算増幅器の出力電圧をサンプルする第４サンプルホールド回路である
請求項４又は請求項５に記載の増幅回路。
【請求項７】
前記第４帰還インピーダンス素子は、容量素子である
請求項４乃至請求項６のいずれか１項に記載の増幅回路。
【請求項８】
前記加算器は、
前記第１演算増幅器の出力電圧をサンプルする第３サンプルホールド回路と、
前記第３サンプルホールド回路がホールドした電圧をＡＤ変換する第１ＡＤ変換器と、
前記第２演算増幅器の出力電圧をサンプルする第４サンプルホールド回路と、
前記第４サンプルホールド回路がホールドした電圧をＡＤ変換する第２ＡＤ変換器と、
前記第１ＡＤ変換器及び前記第２ＡＤ変換器の出力信号を加算するデジタル加算器と、
を備える請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【請求項９】
前記加算器は、
前記第１演算増幅器の出力電圧を反転出力するバッファ回路と、
前記第２演算増幅器の出力電圧と、前記バッファ回路の出力電圧と、をサンプルする第５サンプルホールド回路と、
を備える請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【請求項１０】
差動構成された請求項９に記載の増幅回路。
【請求項１１】
請求項１乃至請求項１０のいずれか１項に記載の増幅回路を備えるＡＤ変換器。
【請求項１２】
請求項１１に記載のＡＤ変換器を備える集積回路。
【請求項１３】
請求項１２に記載の集積回路を備える無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅回路、ＡＤ変換器、集積回路、及び無線通信装置に関する。
【背景技術】
【０００２】
従来、演算増幅器の有限利得に起因して生じる増幅誤差を低減するために、主演算増幅器と、副演算増幅器と、を備える増幅回路が提案されている。この増幅回路では、副演算増幅器の仮想接地電圧を増幅して主演算増幅器の出力電圧に加算する。これにより、主演算増幅器の利得を等価的に向上させ、増幅誤差を低減させ、増幅回路の増幅精度を向上させることができる。
【０００３】
しかしながら、従来の増幅回路では、半導体の製造ばらつきにより生じる主演算増幅器と副演算増幅器との間にミスマッチによって、増幅誤差が発生した。この増幅誤差により、従来の増幅回路は、増幅精度の向上が制限されるという問題があった。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Paul C. Yu, Hae-Seung Lee, ” A High-Swing 2-V CMOS Operational Amplifier with Replica-Amp Gain Enhancement”, IEEE JSSC, Dec. 1993
【発明の概要】
【発明が解決しようとする課題】
【０００５】
主演算増幅器と副演算増幅器とのミスマッチによる増幅誤差が抑制された、増幅精度の高い増幅回路、並びに、この増幅回路を備えるＡＤ変換器、集積回路、及び無線通信装置を提供する。
【課題を解決するための手段】
【０００６】
一実施形態に係る増幅回路は、入力端子と、出力端子と、第１演算増幅器と、第１入力インピーダンス素子と、第１帰還インピーダンス素子と、第２演算増幅器と、第２入力インピーダンス素子と、第２帰還インピーダンス素子と、第３帰還インピーダンス素子と、加算器と、を備える。入力端子は、入力電圧が入力される。出力端子は、出力電圧が出力される。第１演算増幅器は、第１ノードに接続された反転入力端子と、非反転入力端子と、第２ノードに接続された出力端子と、を備える。第１入力インピーダンス素子は、一端が前記入力端子に接続され、他端が第１ノードに接続される。第１帰還インピーダンス素子は、一端が第１ノードに接続され、他端が第２ノードに接続される。第２演算増幅器は、第３ノードに接続された反転入力端子と、非反転入力端子と、第４ノードに接続された出力端子と、を備える。第２入力インピーダンス素子は、一端が入力端子に接続され、他端が第３ノードに接続される。第２帰還インピーダンス素子は、一端が第３ノードに接続され、他端が第４ノードに接続される。第３帰還インピーダンス素子は、一端が第１ノードに接続され、他端が第４ノードに接続される。加算器は、第１演算増幅器の出力電圧と、第２演算増幅器の出力電圧と、を加算して出力する。
【図面の簡単な説明】
【０００７】
【図１】従来の増幅回路を示す機能ブロック図。
【図２】図１の増幅回路の一例を示す回路図。
【図３】主演算増幅器と副演算増幅器とを備える従来の増幅回路を示す機能ブロック図。
【図４】第１実施形態に係る増幅回路を示す機能ブロック図。
【図５】第２実施形態に係る増幅回路を示す回路図。
【図６】第３実施形態に係る増幅回路を示す回路図。
【図７】第４実施形態に係る増幅回路を示す回路図。
【図８】第５実施形態に係る増幅回路を示す回路図。
【図９】第６実施形態に係る増幅回路を示す回路図。
【図１０】第７実施形態に係る増幅回路を示す回路図。
【図１１】第８実施形態に係る演算増幅器を示す回路図。
【図１２】第９実施形態に係るＡＤ変換回路を示す機能ブロック図。
【図１３】第１０実施形態に係る無線通信装置のハードウェア構成を示す図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照して説明する。
【０００９】
まず、従来の増幅回路について説明する。図１は、従来の増幅回路を示す機能ブロック図である。図１の増幅回路は、入力端子ＴＩＮと、出力端子ＴＯＵＴと、増幅器Ａと、帰還回路βと、減算器ＳＵＢと、を備える。入力端子ＴＩＮは、入力電圧ＶＩＮを入力される。出力端子ＴＯＵＴは、出力電圧ＶＯＵＴを出力する。増幅器Ａの利得をＡ、帰還回路βの帰還係数をβとすると、この増幅回路の出力電圧ＶＯＵＴは、以下の式で表される。
【００１０】
【数１】
2016213727.tif 000003
【００１１】
式（１）において、出力電圧ＶＯＵＴは、テイラー展開して示されている。式（１）の右辺の第１項（１／β×ＶＩＮ）は、出力電圧ＶＯＵＴの期待値（設計値）である。一方、式（１）の右辺の第２項以降（１／β×｛−１／βＡ＋（１／βＡ）２−・・・｝×ＶＩＮ）は、出力電圧ＶＯＵＴの期待値に対する誤差電圧である。以下では、式の右辺の第Ｘ項を、単に第Ｘ項という。
【００１２】
式（１）より、誤差電圧は、増幅器Ａの利得Ａに反比例し、Ａが無限大のときに０となることがわかる。しかしながら、実際には、利得Ａは有限の値である。また、半導体プロセスの微細化により、高利得の増幅器Ａの製造も困難である。このため、図１の増幅回路では、利得Ａに応じた誤差電圧は発生する。
【００１３】
例えば、β＝１／２、Ａ＝１００の場合、式（１）の第１項は１／β×ＶＩＮ＝２×ＶＩＮ、第２項は−１／β２Ａ×ＶＩＮ＝−０．０４×ＶＩＮ、第３項は１／β３Ａ２×ＶＩＮ＝０．０００８×ＶＩＮとなる。したがって、第４項以降を無視すると、ＶＯＵＴ＝（２−０．０４＋０．０００８）ＶＩＮ＝２．０４０８ＶＩＮとなる。すなわち、出力電圧ＶＯＵＴには、期待値に対して２．０４％の誤差電圧が発生する。
【００１４】
図２は、図１の増幅回路の一例を示す回路図である。図２の増幅回路は、入力端子ＴＩＮと、出力端子ＴＯＵＴと、演算増幅器（オペアンプ）ＯＰと、入力インピーダンス素子Ｚｉと、帰還インピーダンス素子Ｚｆと、を備える。演算増幅器ＯＰは、図１の増幅器Ａに相当する。演算増幅器ＯＰの利得をＡ、入力インピーダンス素子ＺｉのインピーダンスをＺｉ、帰還インピーダンス素子ＺｆのインピーダンスをＺｆとすると、この増幅回路の出力電圧ＶＯＵＴは、以下の式で表される。
【００１５】
【数２】
2016213727.tif 000004
【００１６】
式（１）と同様、式（２）の第１項は、出力電圧ＶＯＵＴの期待値であり、式（２）の第２項以降は、出力電圧ＶＯＵＴの期待値に対する誤差電圧である。また、式（２）において、帰還係数βは、Ｚｉ／Ｚｆである。式（１），（２）より、従来の増幅回路の誤差電圧は、利得Ａに反比例し、第２項の誤差電圧が支配的であることがわかる。
【００１７】
そこで、誤差電圧を低減する増幅回路として、従来、図３の増幅回路が提案されている。図３は、主演算増幅器と、副演算増幅器と、を備える従来の増幅回路を示す機能ブロック図である。図３の増幅回路は、入力端子ＴＩＮと、出力端子ＴＯＵＴと、増幅器Ａ１〜Ａ３と、帰還回路β１，β２と、減算器ＳＵＢ１，ＳＵＢ２と、加算器ＡＤと、を備える。増幅器Ａ１が主増幅器であり、増幅器Ａ２，Ａ３が副増幅器である。増幅器Ａ１〜Ａ３の利得をＡ１〜Ａ３、帰還回路β１，β２の帰還係数をβ１，β２、β１＝β２＝βとすると、この増幅回路の出力電圧ＶＯＵＴは、以下の式で表される。
【００１８】
【数３】
2016213727.tif 000005
【００１９】
式（３）において、第１項は、出力電圧ＶＯＵＴの期待値であり、第２項以降は、出力電圧ＶＯＵＴの期待値に対する誤差電圧である。式（３）からわかるように、誤差電圧は、利得Ａ１に反比例する。これは、図１の増幅回路と同様である。これに対して、図３の増幅回路では、Ａ２＝Ａ３の場合、第２項の誤差電圧が除去される点が、図１の増幅回路と異なる。
【００２０】
上述の通り、図１の増幅回路では、出力電圧ＶＯＵＴの誤差電圧の中で、第２項の誤差電圧が支配的である。このため、第２項の誤差電圧を除去すると、誤差電圧全体を低減することができる。
【００２１】
例えば、β＝１／２、Ａ１＝Ａ２＝Ａ３＝１００の場合、式（３）の第１項は１／β×ＶＩＮ＝２×ＶＩＮ、第２項は−（１／β２Ａ１）（１−Ａ３／Ａ２）×ＶＩＮ＝０、第３項は−Ａ３／β３Ａ１Ａ２２×ＶＩＮ＝−０．０００８×ＶＩＮとなる。したがって、第４項以降を無視すると、ＶＯＵＴ＝（２−０．０００８）ＶＩＮ＝１．９９９２ＶＩＮとなる。すなわち、図３の増幅回路の出力電圧ＶＯＵＴに発生する誤差電圧は、期待値に対して０．０４％である。このように、図３の増幅回路は、図１の増幅回路に比べて、誤差電圧を大幅に低減することができる。
【００２２】
しかしながら、実際には、半導体の製造ばらつきや環境変動によって、主増幅器Ａ２，Ａ３には、ミスマッチが発生する。ミスマッチとは、２つの増幅器の利得にずれが生じることをいう。例えば、Ａ２とＡ３とが２０％ずれ、Ａ３／Ａ２＝１．２となった場合、式（３）の第２項は０．００８×ＶＩＮとなり、ＶＯＵＴ＝（２＋０．００８−０．０００８）ＶＩＮ＝２．００８２ＶＩＮとなる。このとき、誤差電圧は、０．４１％となり、Ａ２＝Ａ３の場合（ミスマッチが発生しなかった場合）の誤差電圧に比べて、１桁大きくなってしまう。
【００２３】
このように、図３に示す従来の増幅回路は、増幅器間の利得のミスマッチによって、出力電圧ＶＯＵＴに発生する誤差電圧が増大するという問題があった。
【００２４】
（第１実施形態）
以下、第１実施形態に係る増幅回路について、図４を参照して説明する。図４は、本実施形態に係る増幅回路を示す機能ブロック図である。図４に示すように、この増幅回路は、入力端子ＴＩＮと、出力端子ＴＯＵＴと、増幅器Ａ１，Ａ２と、帰還回路β１〜β３と、減算器ＳＵＢ１，ＳＵＢ２と、加算器ＡＤと、を備える。入力端子ＴＩＮは、入力電圧ＶＩＮを入力される。出力端子ＴＯＵＴは、出力電圧ＶＯＵＴを出力する。
【００２５】
増幅器Ａ１は、本実施形態に係る増幅回路の主増幅器である。増幅器Ａ１は、減算器ＳＵＢ１の出力電圧を入力される。増幅器Ａ１は、入力された電圧を所定の利得で増幅して出力する。増幅器Ａ１の利得は、Ａ１であるものとする。増幅器Ａ１の出力電圧は、加算器ＡＤ及び帰還回路β１に入力される。増幅器Ａ１は、例えば、オペアンプにより構成される。
【００２６】
増幅器Ａ２は、本実施形態に係る増幅回路の副増幅器である。増幅器Ａ２は、減算器ＳＵＢ２の出力電圧を入力される。増幅器Ａ２は、入力された電圧を所定の利得で増幅して出力する。増幅器Ａ２の利得は、Ａ２であるものとする。増幅器Ａ２の出力電圧は、加算器ＡＤ及び帰還回路β２，β３に入力される。増幅器Ａ２は、例えば、オペアンプにより構成される。
【００２７】
帰還回路β１は、増幅器Ａ１の出力電圧を入力される。帰還回路β１は、入力された電圧に応じた電圧を帰還する。帰還回路β１の帰還係数は、β１であるものとする。帰還回路β１が帰還した電圧は、減算器ＳＵＢ１に入力される。帰還回路β１は、例えば、抵抗素子や容量素子などのインピーダンス素子により構成される。
【００２８】
帰還回路β２は、増幅器Ａ２の出力電圧を入力される。帰還回路β２は、入力された電圧に応じた電圧を帰還する。帰還回路β２の帰還係数は、β２であるものとする。帰還回路β２が帰還した電圧は、減算器ＳＵＢ２に入力される。帰還回路β２は、例えば、抵抗素子や容量素子などのインピーダンス素子により構成される。
【００２９】
帰還回路β３は、増幅器Ａ２の出力電圧を入力される。帰還回路β３は、入力された電圧に応じた電圧を帰還する。帰還回路β３の帰還係数は、β３であるものとする。帰還回路β３が帰還した電圧は、減算器ＳＵＢ１に入力される。帰還回路β３は、例えば、抵抗素子や容量素子などのインピーダンス素子により構成される。
【００３０】
減算器ＳＵＢ１は、入力電圧ＶＩＮと、帰還回路β１，β３がそれぞれ帰還した電圧と、を入力される。減算器ＳＵＢ１は、入力電圧ＶＩＮから、帰還回路β１，β３がそれぞれ帰還した電圧を減算して出力する。減算器ＳＵＢ１の出力電圧は、増幅器Ａ１に入力される。
【００３１】
減算器ＳＵＢ２は、入力電圧ＶＩＮと、帰還回路β２が帰還した電圧と、を入力される。減算器ＳＵＢ２は、入力電圧ＶＩＮから、帰還回路β２が帰還した電圧を減算して出力する。減算器ＳＵＢ２の出力電圧は、増幅器Ａ２に入力される。
【００３２】
加算器ＡＤは、増幅器Ａ１の出力電圧と、増幅器Ａ２の出力電圧と、を入力される。加算器ＡＤは、増幅器Ａ１の出力電圧と、増幅器Ａ２の出力電圧と、を加算して出力する。加算器ＡＤの出力電圧が、増幅回路の出力電圧ＶＯＵＴとなる。
【００３３】
本実施形態に係る増幅回路の出力電圧ＶＯＵＴは、β１＝β２＝β３＝βとすると、以下の式で表される。
【００３４】
【数４】
2016213727.tif 000006
【００３５】
式（４）の第１項は、出力電圧ＶＯＵＴの期待値であり、第２項以降は、出力電圧ＶＯＵＴの期待値に対する誤差電圧である。式（４）からわかるように、第２項の誤差電圧は、Ａ１×Ａ２に反比例する。
【００３６】
例えば、β＝１／２、Ａ１＝Ａ２＝１００の場合、式（４）の第１項は１／β×ＶＩＮ＝２×ＶＩＮ、第２項は−１／β３Ａ１Ａ２×ＶＩＮ＝−０．０００８×ＶＩＮとなる。したがって、第３項以降を無視すると、ＶＯＵＴ＝（２−０．０００８）ＶＩＮ＝１．９９９２ＶＩＮとなる。すなわち、本実施形態に係る増幅回路の出力電圧ＶＯＵＴに発生する誤差電圧は、期待値に対して０．０４％となる。このように、本実施形態に係る増幅回路は、図３の増幅回路と同様、増幅器間にミスマッチが発生していない場合、図１の増幅回路に比べて誤差電圧を大幅に低減することができる。
【００３７】
一方、本実施形態に係る増幅回路では、図３の増幅回路とは異なり、増幅器Ａ１，Ａ２にミスマッチが発生した場合でも、誤差電圧を抑制することができる。
【００３８】
例えば、Ａ１とＡ２とが２０％ずれ、Ａ１＝８０、Ａ２＝１００となった場合、第２項は０．００１×ＶＩＮとなる。したがって、第３項以降を無視すると、ＶＯＵＴ＝（２−０．００１）ＶＩＮ＝１．９９９ＶＩＮとなる。このとき、誤差電圧は、０．０５％であり、図３の増幅回路の誤差電圧に比べて、１桁小さくなっていることがわかる。このように、本実施形態に係る増幅回路は、図３の増幅回路に比べて、増幅器間のミスマッチが発生した場合の誤差電圧を大幅に低減することができる。これは、式（４）の第２項が、利得の２乗（Ａ１×Ａ２）に反比例するためである。
【００３９】
以上説明した通り、本実施形態に係る増幅回路は、出力電圧ＶＯＵＴに発生する誤差電圧のうち、支配的な誤差電圧（第２項の誤差電圧）を抑制することができる。しがたって、入力電圧ＶＩＮを精度よく増幅することができる。
【００４０】
また、本実施形態に係る増幅回路は、半導体の製造バラつきや環境変動に起因して、増幅器間に利得のミスマッチが発生した場合であっても、電圧誤差を低減し、入力電圧ＶＩＮを精度よく増幅することができる。
【００４１】
（第２実施形態）
第２実施形態について、図５を参照して説明する。本実施形態では、第１実施形態に係る増幅回路の一例について説明する。図５は、図４の増幅回路の一例を示す回路図である。
【００４２】
図５に示すように、本実施形態に係る増幅回路は、入力端子ＴＩＮと、出力端子ＴＯＵＴと、演算増幅器ＯＰ１〜ＯＰ３と、入力インピーダンス素子Ｚｉ１１，Ｚｉ１２，Ｚｉ２１，Ｚｉ２２と、帰還インピーダンス素子Ｚｆ１１，Ｚｆ１２，Ｚｆ１３，Ｚｆ２と、を備える。
【００４３】
演算増幅器ＯＰ１（第１演算増幅器）は、主演算増幅器である。演算増幅器ＯＰ１は、反転入力端子（−）がノードＮ１（第１ノード）に接続され、非反転入力端子（＋）が接地線に接続され、出力端子がノードＮ２（第２ノード）に接続されている。ノードＮ１は、演算増幅器ＯＰ１の反転入力端子と、入力インピーダンス素子Ｚｉ１１と、帰還インピーダンス素子Ｚｆ１１，Ｚｆ１３と、の接続点である。ノードＮ２は、演算増幅器ＯＰ１の出力端子と、入力インピーダンス素子Ｚｉ２１と、帰還インピーダンス素子Ｚｆ１１と、の接続点である。以下では、接地線に接続されることを、接地されるという。この演算増幅器ＯＰ１は、図４の増幅器Ａ１に相当する。演算増幅器ＯＰ１の利得は、Ａ１であるものとする。
【００４４】
演算増幅器ＯＰ２（第２演算増幅器）は、副演算増幅器である。演算増幅器ＯＰ２は、反転入力端子（−）がノードＮ３（第３ノード）に接続され、非反転入力端子（＋）が接地され、出力端子がノードＮ４（第４ノード）に接続されている。ノードＮ３は、演算増幅器ＯＰ２の反転入力端子と、入力インピーダンス素子Ｚｉ１２と、帰還インピーダンス素子Ｚｆ１２と、の接続点である。ノードＮ４は、演算増幅器ＯＰ２の出力端子と、入力インピーダンス素子Ｚｉ２２と、帰還インピーダンス素子Ｚｆ１２，Ｚｆ１３と、の接続点である。演算増幅器ＯＰ２は、図４の増幅器Ａ２に相当する。演算増幅器ＯＰ２の利得は、Ａ２であるものとする。
【００４５】
入力インピーダンス素子Ｚｉ１１（第１入力インピーダンス素子）は、一端が入力端子ＴＩＮに接続され、他端がノードＮ１に接続されている。入力電圧ＶＩＮは、入力インピーダンス素子Ｚｉ１１を介して、演算増幅器ＯＰ１の反転入力端子に印加される。入力インピーダンス素子Ｚｉ１１のインピーダンスは、Ｚｉ１１であるものとする。
【００４６】
入力インピーダンス素子Ｚｉ１２（第２入力インピーダンス素子）は、一端が入力端子ＴＩＮに接続され、他端がノードＮ３に接続されている。入力電圧ＶＩＮは、入力インピーダンス素子Ｚｉ１２を介して、演算増幅器ＯＰ２の反転入力端子に印加される。入力インピーダンス素子Ｚｉ１２のインピーダンスは、Ｚｉ１２であるものとする。
【００４７】
帰還インピーダンス素子Ｚｆ１１（第１帰還インピーダンス素子）は、一端がノードＮ１に接続され、他端がノードＮ２に接続されている。演算増幅器ＯＰ１の出力電圧は、帰還インピーダンス素子Ｚｆ１１を介して、演算増幅器ＯＰ１の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ１１のインピーダンスは、Ｚｆ１１であるものとする。
【００４８】
帰還インピーダンス素子Ｚｆ１２（第２帰還インピーダンス素子）は、一端がノードＮ３に接続され、他端がノードＮ４に接続されている。演算増幅器ＯＰ２の出力電圧は、帰還インピーダンス素子Ｚｆ１２を介して、演算増幅器ＯＰ２の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ１２のインピーダンスは、Ｚｆ１２であるものとする。
【００４９】
帰還インピーダンス素子Ｚｆ１３（第３帰還インピーダンス素子）は、一端がノードＮ１に接続され、他端がノードＮ４に接続されている。演算増幅器ＯＰ２の出力電圧は、帰還インピーダンス素子Ｚｆ１３を介して、演算増幅器ＯＰ１の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ１３のインピーダンスは、Ｚｆ１３であるものとする。
【００５０】
演算増幅器ＯＰ３（第３演算増幅器）は、反転入力端子（−）がノードＮ５（第５ノード）に接続され、非反転入力端子（＋）が接地され、出力端子が出力端子ＴＯＵＴに接続されている。ノードＮ５は、演算増幅器ＯＰ３の反転入力端子と、入力インピーダンス素子Ｚｉ２１，Ｚｉ２２と、帰還インピーダンス素子Ｚｆ２と、の接続点である。演算増幅器ＯＰ２の利得は、Ａ３であるものとする。
【００５１】
帰還インピーダンス素子Ｚｆ２（第４帰還インピーダンス素子）は、一端がノードＮ５に接続され、他端が出力端子ＴＯＵＴに接続されている。演算増幅器ＯＰ３の出力電圧は、帰還インピーダンス素子Ｚｆ２を介して、演算増幅器ＯＰ３の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ２のインピーダンスは、Ｚｆ２であるものとする。
【００５２】
入力インピーダンス素子Ｚｉ２１（第３入力インピーダンス素子）は、一端がノードＮ２に接続され、他端がノードＮ５に接続されている。演算増幅器ＯＰ１の出力電圧は、入力インピーダンス素子Ｚｉ２１を介して、演算増幅器ＯＰ３の反転入力端子に印加される。入力インピーダンス素子Ｚｉ２１のインピーダンスは、Ｚｉ２１であるものとする。
【００５３】
入力インピーダンス素子Ｚｉ２２（第４入力インピーダンス素子）は、一端がノードＮ４に接続され、他端がノードＮ５に接続されている。演算増幅器ＯＰ２の出力電圧は、入力インピーダンス素子Ｚｉ２２を介して、演算増幅器ＯＰ３の反転入力端子に印加される。入力インピーダンス素子Ｚｉ２２のインピーダンスは、Ｚｉ２２であるものとする。
【００５４】
本実施形態に係る増幅回路では、各インピーダンス素子のインピーダンスは、Ｚｉ１１＝Ｚｉ１２＝Ｚｉ１、Ｚｆ１１＝Ｚｆ１２＝Ｚｆ１３＝Ｚｆ１、Ｚｉ２１＝Ｚｉ２２＝Ｚｉ２となるように設定される。以上のような構成により、図４の増幅回路の各機能構成が実現される。本実施形態では、加算器ＡＤは、入力インピーダンス素子Ｚｉ２１，Ｚｉ２２と、演算増幅器ＯＰ３と、帰還インピーダンスＺｆ２と、により構成される。
【００５５】
利得Ａ３が十分に大きく、かつ、Ｚｉ２＝Ｚｆ２の場合、本実施形態に係る増幅回路の出力電圧ＶＯＵＴは、以下の式で表される。
【００５６】
【数５】
2016213727.tif 000007
【００５７】
式（５）の第１項は、出力電圧ＶＯＵＴの期待値であり、式（５）の第２項以降は、出力電圧ＶＯＵＴの期待値に対する誤差電圧である。式（５）からわかるように、第２項の誤差電圧は、Ａ１×Ａ２に反比例する。したがって、本実施形態に係る増幅回路により、図４の増幅回路と同様の効果が得られる。
【００５８】
なお、図５の増幅回路では、演算増幅器ＯＰ３と、帰還インピーダンス素子Ｚｆ２と、により帰還回路が形成されている。この帰還回路の帰還係数はＺｉ２／Ｚｆ２である。したがって、本実施形態の出力電圧ＶＯＵＴは、演算増幅器ＯＰ１，ＯＰ２の出力電圧を加算した電圧のＺｉ２／Ｚｆ２倍の電圧となる。上記の式（５）は、Ｚｉ２／Ｚｆ２＝１の場合の出力電圧ＶＯＵＴを示しているが、Ｚｉ２／Ｚｆ２≠１の場合であっても、第２項の誤差電圧は、Ａ１×Ａ２に反比例する。したがって、Ｚｉ２，Ｚｆ２に依存せずに、図４の増幅回路と同様の効果が得られる。
【００５９】
（第３実施形態）
第３実施形態について、図６を参照して説明する。本実施形態では、図５の増幅回路の変形例について説明する。本実施形態に係る増幅回路は、図５の増幅回路が縦続接続された増幅回路である。図６は、本実施形態に係る増幅回路を示す回路図である。
【００６０】
図６に示すように、本実施形態に係る増幅回路は、出力端子ＴＯＵＴ１，ＴＯＵＴ２と、演算増幅器ＯＰ４と、入力インピーダンス素子Ｚｉ２３，Ｚｉ２４と、帰還インピーダンス素子Ｚｆ２１，Ｚｆ２２，Ｚｆ２３と、をさらに備える。出力端子ＴＯＵＴ１は、図５の出力端子ＴＯＵＴに相当する。帰還インピーダンス素子Ｚｆ２１は、帰還インピーダンス素子Ｚｆ２に相当する。他の構成は、図５の増幅回路と同様である。また、本実施形態において、演算増幅器ＯＰ３は、２段目の増幅回路の増幅器Ａ１を構成し、帰還インピーダンス素子Ｚｆ２１は、２段目の増幅回路の帰還回路β１を構成する。
【００６１】
演算増幅器ＯＰ４（第４演算増幅器）は、反転入力端子（−）がノードＮ６（第６ノード）に接続され、非反転入力端子（＋）が接地線に接続され、出力端子が出力端子ＴＯＵＴ２に接続されている。ノードＮ６は、演算増幅器ＯＰ４の反転入力端子と、入力インピーダンス素子Ｚｉ２３，Ｚｉ２４と、帰還インピーダンス素子Ｚｆ２２と、の接続点である。演算増幅器ＯＰ４の利得は、Ａ４であるものとする。
【００６２】
入力インピーダンス素子Ｚｉ２３（第５入力インピーダンス素子）は、一端がノードＮ２に接続され、他端がノードＮ６に接続されている。演算増幅器ＯＰ１の出力電圧は、入力インピーダンス素子Ｚｉ２３を介して、演算増幅器ＯＰ４の反転入力端子に印加される。入力インピーダンス素子Ｚｉ２３のインピーダンスは、Ｚｉ２３であるものとする。
【００６３】
入力インピーダンス素子Ｚｉ２４（第６入力インピーダンス素子）は、一端がノードＮ４に接続され、他端がノードＮ６に接続されている。演算増幅器ＯＰ２の出力電圧は、入力インピーダンス素子Ｚｉ２４を介して、演算増幅器ＯＰ４の反転入力端子に印加される。入力インピーダンス素子Ｚｉ２４のインピーダンスは、Ｚｉ２４であるものとする。
【００６４】
帰還インピーダンス素子Ｚｆ２２（第５帰還インピーダンス素子）は、一端がノードＮ６に接続され、他端が出力端子ＴＯＵＴ２に接続されている。演算増幅器ＯＰ４の出力電圧は、帰還インピーダンス素子Ｚｆ２２を介して、演算増幅器ＯＰ４の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ２２のインピーダンスは、Ｚｆ２２であるものとする。
【００６５】
帰還インピーダンス素子Ｚｆ２３（第６帰還インピーダンス素子）は、一端がノードＮ５に接続され、他端が出力端子ＴＯＵＴ２に接続されている。演算増幅器ＯＰ４の出力電圧は、帰還インピーダンス素子Ｚｆ２３を介して、演算増幅器ＯＰ３の反転入力端子に帰還される。帰還インピーダンス素子Ｚｆ２３のインピーダンスは、Ｚｆ２３であるものとする。
【００６６】
本実施形態に係る増幅回路では、各インピーダンス素子のインピーダンスは、Ｚｉ２３＝Ｚｉ２４＝Ｚｉ２、Ｚｆ２２＝Ｚｆ２３＝Ｚｆ２となるように設定される。本実施形態に係る増幅回路において、演算増幅器ＯＰ３，ＯＰ４は、２段目の増幅回路の増幅器Ａ１，Ａ２にそれぞれ相当する。また、出力端子ＴＯＵＴ１，ＶＯＵＴ２は、２段目の増幅回路のノードＮ２，Ｎ４に相当する。
【００６７】
出力端子ＴＯＵＴ１，ＶＯＵＴ２の後段に、４つのインピーダンス素子（入力インピーダンス素子Ｚｉ２１〜Ｚｉ２４に相当する構成）と、２つの演算増幅器及び４つの帰還インピーダンス素子（演算増幅器ＯＰ３，ＯＰ４及び帰還素子Ｚｆ２１〜Ｚｆ２３に相当する構成）と、交互に接続し、最終段に加算器ＡＤを接続することにより、図５の増幅回路を任意の段数だけ縦続接続することができる。例えば、出力端子ＴＯＵＴ１，ＶＯＵＴ２の後段に、加算器ＡＤを接続することにより、図５の増幅回路が２段縦続接続された増幅回路が構成される。
【００６８】
本実施形態によれば、図５の増幅回路を任意の段数だけ縦続接続することにより、任意の増幅率を有する増幅回路を実現することができる。また、本実施形態に係る増幅回路は、複数の次数を有するフィルタ回路等に適用することができる。
【００６９】
（第４実施形態）
第４実施形態について、図７を参照して説明する。本実施形態では、第１実施形態に係る増幅回路の他の例について説明する。本実施形態に係る増幅回路は、スイッチトキャパシタ回路を備え、サンプルフェーズと増幅フェーズとの２つの動作フェーズを有する。図７は、本実施形態に係る増幅回路を示す回路図である。
【００７０】
図７に示すように、本実施形態に係る増幅回路は、入力端子ＴＩＮと、出力端子ＴＯＵＴと、演算増幅器ＯＰ１，ＯＰ２と、サンプルホールド回路ＳＨ１〜ＳＨ４と、帰還容量素子Ｃｆ１１〜Ｃｆ１３と、ＡＤ変換器ＡＤＣ１，ＡＤＣ２と、デジタル加算器ａｄと、を備える。演算増幅器ＯＰ１，ＯＰ２は、図５の演算増幅器ＯＰ１，ＯＰ２と同様である。
【００７１】
サンプルホールド回路ＳＨ１（第１サンプルホールド回路）は、スイッチトキャパシタ回路であり、図５の入力インピーダンス素子Ｚｉ１１に相当する。サンプルホールド回路ＳＨ１は、スイッチＳＷ１１〜ＳＷ１３と、サンプル容量素子Ｃｉ１１と、を備える。
【００７２】
スイッチＳＷ１１は、一端が入力端子ＴＩＮに接続され、他端がノードＮ７（第７ノード）に接続されている。ノードＮ７は、スイッチＳＷ１１，ＳＷ１２とサンプル容量素子Ｃｉ１１と、の接続点である。スイッチＳＷ１２は、一端がノードＮ７に接続され、他端が接地されている。スイッチＳＷ１３は、一端がノードＮ１に接続され、他端が接地されている。
【００７３】
サンプル容量素子Ｃｉ１１は、一端がノードＮ７に接続され、他端がノードＮ１に接続されている。サンプル容量素子Ｃｉ１１の容量値は、Ｃｉ１１であるものとする。
【００７４】
サンプルホールド回路ＳＨ１は、サンプルフェーズにおいて、スイッチＳＷ１１，ＳＷ１３がオンになり、スイッチＳＷ１２がオフになる。これにより、サンプル容量素子Ｃｉ１１に入力電圧ＶＩＮがサンプルされる。
【００７５】
また、サンプルホールド回路ＳＨ１は、増幅フェーズにおいて、スイッチＳＷ１１，ＳＷ１３がオフになり、スイッチＳＷ１２がオンになる。これにより、サンプル容量素子Ｃｉ１１にサンプルされた入力電圧ＶＩＮがホールドされる。
【００７６】
サンプルホールド回路ＳＨ２（第２サンプルホールド回路）は、スイッチトキャパシタ回路であり、図５の入力インピーダンス素子Ｚｉ１２に相当する。サンプルホールド回路ＳＨ２は、スイッチＳＷ２１〜ＳＷ２３と、サンプル容量素子Ｃｉ１２と、を備える。
【００７７】
スイッチＳＷ２１は、一端が入力端子ＴＩＮに接続され、他端がノードＮ８（第８ノード）に接続されている。ノードＮ８は、スイッチＳＷ２１，ＳＷ２２とサンプル容量素子Ｃｉ１２と、の接続点である。スイッチＳＷ２２は、一端がノードＮ８に接続され、他端が接地されている。スイッチＳＷ２３は、一端がノードＮ３に接続され、他端が接地されている。
【００７８】
サンプル容量素子Ｃｉ１２は、一端がノードＮ８に接続され、他端がノードＮ３に接続されている。サンプル容量素子Ｃｉ１２の容量値は、Ｃｉ１２であるものとする。
【００７９】
サンプルホールド回路ＳＨ２は、サンプルフェーズにおいて、スイッチＳＷ２１，ＳＷ２３がオンになり、スイッチＳＷ２２がオフになる。これにより、サンプル容量素子Ｃｉ１２に入力電圧ＶＩＮがサンプルされる。
【００８０】
また、サンプルホールド回路ＳＨ２は、増幅フェーズにおいて、スイッチＳＷ２１，ＳＷ２３がオフになり、スイッチＳＷ２２がオンになる。これにより、サンプル容量素子Ｃｉ１２にサンプルされた入力電圧ＶＩＮがホールドされる。
【００８１】
帰還容量素子Ｃｆ１１は、一端がノードＮ１に接続され、他端がノードＮ２に接続されている。帰還容量素子Ｃｆ１１は、図５の帰還インピーダンス素子Ｚｆ１１に相当する。演算増幅器ＯＰ１の出力電圧は、帰還容量素子Ｃｆ１１を介して、演算増幅器ＯＰ１の反転入力端子に帰還される。帰還容量素子Ｃｆ１１の容量値は、Ｃｆ１１であるものとする。
【００８２】
帰還容量素子Ｃｆ１２は、一端がノードＮ３に接続され、他端がノードＮ４に接続されている。帰還容量素子Ｃｆ１２は、図５の帰還インピーダンス素子Ｚｆ１２に相当する。演算増幅器ＯＰ２の出力電圧は、帰還容量素子Ｃｆ１２を介して、演算増幅器ＯＰ２の反転入力端子に帰還される。帰還容量素子Ｃｆ１２の容量値は、Ｃｆ１２であるものとする。
【００８３】
帰還容量素子Ｃｆ１３は、一端がノードＮ１に接続され、他端がノードＮ３に接続されている。帰還容量素子Ｃｆ１３は、図５の帰還インピーダンス素子Ｚｆ１３に相当する。演算増幅器ＯＰ２の出力電圧は、帰還容量素子Ｃｆ１３を介して、演算増幅器ＯＰ１の反転入力端子に帰還される。帰還容量素子Ｃｆ１３の容量値は、Ｃｆ１３であるものとする。
【００８４】
サンプルホールド回路ＳＨ３（第３サンプルホールド回路）は、スイッチトキャパシタ回路であり、スイッチＳＷ３１〜ＳＷ３３と、サンプル容量素子Ｃｉ２１と、を備える。
【００８５】
スイッチＳＷ３１は、一端がノードＮ２に接続され、他端がノードＮ９（第９ノード）に接続されている。ノードＮ９は、スイッチＳＷ３１，ＳＷ３２と、サンプル容量素子Ｃｉ２１と、の接続点である。スイッチＳＷ３２は、一端がノードＮ９に接続され、他端が接地されている。スイッチＳＷ３３は、一端がノードＮ１０（第１０ノード）に接続され、他端が接地されている。ノードＮ１０は、スイッチＳＷ３２と、サンプル容量素子Ｃｉ２１と、ＡＤ変換器ＡＤＣ１の入力端子と、の接続点である。
【００８６】
サンプル容量素子Ｃｉ２１は、一端がノードＮ９に接続され、他端がノードＮ１０に接続されている。サンプル容量素子Ｃｉ２１の容量値は、Ｃｉ２であるものとする。
【００８７】
サンプルホールド回路ＳＨ３は、増幅フェーズにおいて、スイッチＳＷ３１，ＳＷ３３がオンになり、スイッチＳＷ３２がオフになる。これにより、演算増幅器ＯＰ１の出力電圧がサンプル容量素子Ｃｉ２１にサンプルされる。
【００８８】
また、サンプルホールド回路ＳＨ３は、サンプルフェーズにおいて、スイッチＳＷ３１，ＳＷ３３がオフになり、スイッチＳＷ３２がオンになる。これにより、サンプル容量素子Ｃｉ２１にサンプルされた演算増幅器ＯＰ１の出力電圧がホールドされ、ＡＤ変換器ＡＤＣ１に入力される。
【００８９】
ＡＤ変換器ＡＤＣ１（第１ＡＤ変換器）は、入力端子がノードＮ１０に接続され、出力端子がデジタル加算器ａｄの入力端子に接続されている。ＡＤ変換器ＡＤＣ１は、増幅フェーズにおいて、サンプルホールド回路ＳＨ３の出力電圧を入力され、入力された電圧をＡＤ変換し、デジタル信号を出力する。ＡＤ変換器ＡＤＣ１が出力したデジタル信号は、デジタル加算器ａｄに入力される。
【００９０】
サンプルホールド回路ＳＨ４（第４サンプルホールド回路）は、スイッチトキャパシタ回路であり、スイッチＳＷ４１〜ＳＷ４３と、サンプル容量素子Ｃｉ２２と、を備える。
【００９１】
スイッチＳＷ４１は、一端がノードＮ４に接続され、他端がノードＮ１１（第１１ノード）に接続されている。ノードＮ１１は、スイッチＳＷ４１，ＳＷ４２と、サンプル容量素子Ｃｉ２２と、の接続点である。スイッチＳＷ４２は、一端がノードＮ１１に接続され、他端が接地されている。スイッチＳＷ４３は、一端がノードＮ１２（第１２ノード）に接続され、他端が接地されている。ノードＮ１２は、スイッチＳＷ４２と、サンプル容量素子Ｃｉ２２と、ＡＤ変換器ＡＤＣ２の入力端子と、の接続点である。
【００９２】
サンプル容量素子Ｃｉ２２は、一端がノードＮ１１に接続され、他端がノードＮ１２に接続されている。サンプル容量素子Ｃｉ２２の容量値は、Ｃｉ２２であるものとする。
【００９３】
サンプルホールド回路ＳＨ４は、増幅フェーズにおいて、スイッチＳＷ４１，ＳＷ４３がオンになり、スイッチＳＷ４２がオフになる。これにより、演算増幅器ＯＰ２の出力電圧がサンプル容量素子Ｃｉ２２にサンプルされる。
【００９４】
また、サンプルホールド回路ＳＨ４は、サンプルフェーズにおいて、スイッチＳＷ４１，ＳＷ４３がオフになり、スイッチＳＷ４２がオンになる。これにより、サンプル容量素子Ｃｉ２２にサンプルされた演算増幅器ＯＰ２の出力電圧がホールドされ、ＡＤ変換器ＡＤＣ２に入力される。
【００９５】
ＡＤ変換器ＡＤＣ２（第２ＡＤ変換器）は、入力端子がノードＮ１２に接続され、出力端子がデジタル加算器ａｄの入力端子に接続されている。ＡＤ変換器ＡＤＣ２は、増幅フェーズにおいて、サンプルホールド回路ＳＨ４の出力電圧を入力され、入力された電圧をＡＤ変換し、デジタル信号を出力する。ＡＤ変換器ＡＤＣ２が出力したデジタル信号は、デジタル加算器ａｄに入力される。
【００９６】
デジタル加算器ａｄは、ＡＤ変換器ＡＤＣ１，ＡＤＣ２がそれぞれ出力したデジタル信号を入力される。デジタル加算器ａｄは、入力されたデジタル信号を加算して出力する。デジタル加算器ａｄの出力信号が、本実施形態における出力電圧ＶＯＵＴとなる。このため、本実施形態では、出力電圧ＶＯＵＴは、デジタル信号となる。
【００９７】
本実施形態に係る増幅回路では、各容量素子の容量値は、Ｃｉ１１＝Ｃｉ１２＝Ｃｉ１、Ｃｆ１１＝Ｃｆ１２＝Ｃｆ１３＝Ｃｆ１、Ｃｉ２１＝Ｃｉ２２＝Ｃｉ２となるように設定される。以上のような構成により、図４の増幅回路の各機能構成が実現される。本実施形態では、加算器ＡＤは、サンプルホールド回路ＳＨ３，ＳＨ４と、ＡＤ変換器ＡＤＣ１，ＡＤＣ２と、デジタル加算器ａｄと、により構成される。
【００９８】
この増幅回路は、サンプルフェーズと増幅フェーズとを交互に繰り返すことにより、所定の時間間隔で入力電圧ＶＩＮを増幅する。ここで、ＡＤ変換器ＡＤＣ１，ＡＤＣ２の分解能が無限大とすると、電荷保存則より、出力電圧ＶＯＵＴは、以下の式で表される。
【００９９】
【数６】
2016213727.tif 000008
【０１００】
式（６）の第１項は、出力電圧ＶＯＵＴの期待値であり、第２項以降は出力電圧ＶＯＵＴの期待値に対する誤差電圧である。式（６）からわかるように、第２項の誤差電圧は、Ａ１×Ａ２に反比例する。したがって、本実施形態に係る増幅回路により、図４の増幅回路と同様の効果が得られる。
【０１０１】
なお、本実施形態では、ＡＤ変換器ＡＤＣ１の入力信号は、ＡＤ変換器ＡＤＣ２の入力信号に比べて小さい。このため、ＡＤ変換器ＡＤＣ１の分解能は、ＡＤ変換器ＡＤＣ２の分解能より小さくしてもよい。
【０１０２】
（第５実施形態）
第５実施形態について、図８を参照して説明する。本実施形態では、図７の増幅回路の変形例について説明する。図８は、本実施形態に係る増幅回路を示す回路図である。図８に示すように、本実施形態に係る増幅回路は、図７のＡＤ変換器ＡＤＣ１，ＡＤＣ２及びデジタル加算器ａｄの代わりに、演算増幅器ＯＰ３と、帰還容量素子Ｃｆ２と、を備える。他の構成は、図７の増幅回路と同様である。
【０１０３】
演算増幅器ＯＰ３は、反転入力端子（−）がノードＮ１０，Ｎ１２に接続され、非反転入力端子（＋）が接地され、出力端子が出力端子ＴＯＵＴに接続されている。演算増幅器ＯＰ３の利得は、Ａ３であるものとする。利得Ａ３は、十分に大きいものとする。
【０１０４】
帰還容量素子Ｃｆ２は、一端がノードＮ１０，Ｎ１２に接続され、他端が出力端子ＴＯＵＴに接続されている。演算増幅器ＯＰ３の出力電圧は、帰還容量素子Ｃｆ２を介して、演算増幅器ＯＰ３の反転入力端子に帰還される。帰還容量素子Ｃｆ２の容量は、Ｃｆ２であるものとする。
【０１０５】
本実施形態では、加算器ＡＤは、サンプルホールド回路ＳＨ３，ＳＨ４と、演算増幅器ＯＰ３と、帰還容量素子Ｃｆ２と、により構成される。
【０１０６】
図８の増幅回路では、演算増幅器ＯＰ３と、帰還容量素子Ｃｆ２と、により帰還回路が形成されている。この帰還回路の帰還係数はＣｉ２／Ｃｆ２である。したがって、本実施形態の出力電圧ＶＯＵＴは、演算増幅器ＯＰ１，ＯＰ２の出力電圧を加算した電圧のＣｉ２／Ｃｆ２倍の電圧となる。本実施形態に係る増幅回路は、図７の増幅回路と同様に、Ｃｉ２，Ｃｆ２に依存せず、第２項の誤差電圧がＡ１×Ａ２に反比例する。したがって、本実施形態に係る増幅回路により、図４の増幅回路と同様の効果が得られる。
【０１０７】
（第６実施形態）
第６実施形態について、図９を参照して説明する。本実施形態では、図７の増幅回路の他の変形例について説明する。図９は、本実施形態に係る増幅回路を示す回路図である。図９に示すように、本実施形態に係る増幅回路は、図７のサンプルホールド回路ＳＨ３，ＳＨ４、ＡＤ変換器ＡＤＣ１，ＡＤＣ２、及びデジタル加算器ａｄの代わりに、バッファ回路Ｂと、サンプルホールド回路ＳＨ５と、を備える。他の構成は、図７の増幅回路と同様である。
【０１０８】
バッファ回路Ｂは、入力端子がノードＮ２に接続され、出力端子がスイッチＳＷ５３の一端に接続されている。バッファ回路Ｂは、増幅フェーズにおいて、演算増幅器ＯＰ１の出力電圧を入力され、入力された電圧を反転出力する。すなわち、バッファ回路Ｂの利得は−１である。
【０１０９】
サンプルホールド回路ＳＨ５（第５サンプルホールド回路）は、スイッチトキャパシタ回路であり、スイッチＳＷ５１〜ＳＷ５３と、サンプル容量素子Ｃｉ２と、を備える。
【０１１０】
スイッチＳＷ５１は、一端がノードＮ４に接続され、他端がノードＮ１３（第１３ノード）に接続されている。ノードＮ１３は、スイッチＳＷ５１，ＳＷ５２と、サンプル容量素子Ｃｉ２と、の接続点である。スイッチＳＷ５２は、一端がノードＮ１３に接続され、他端が接地されている。スイッチＳＷ５３は、一端がバッファ回路Ｂの出力端子に接続され、他端が出力端子ＴＯＵＴに接続されている。
【０１１１】
サンプル容量素子Ｃｉ２は、一端がノードＮ１３に接続され、他端が出力端子ＴＯＵＴに接続されている。容量素子Ｃｉ２の容量値は、Ｃｉ２であるものとする。
【０１１２】
サンプルホールド回路ＳＨ５は、増幅フェーズにおいて、スイッチＳＷ５１，ＳＷ５３がオンになり、スイッチＳＷ５２がオフになる。これにより、演算増幅器ＯＰ２の出力電圧と、バッファ回路Ｂの出力電圧と、がサンプル容量素子Ｃｉ２にサンプルされる。
【０１１３】
バッファ回路Ｂの出力電圧は、演算増幅器ＯＰ１の出力電圧を反転したものである。また、バッファ回路Ｂの出力電圧は、演算増幅器ＯＰ２の出力電圧と反対側からサンプル容量素子Ｃｉ２に入力される。結果として、サンプル容量素子Ｃｉ２には、演算増幅器ＯＰ１，ＯＰ２の出力電圧を加算した電圧がサンプルされる。このように、本実施形態では、加算器ＡＤは、バッファ回路Ｂと、サンプルホールド回路ＳＨ５と、により構成される。
【０１１４】
また、サンプルホールド回路ＳＨ５は、サンプルフェーズにおいて、スイッチＳＷ５１，ＳＷ５３がオフになり、スイッチＳＷ５２がオンになる。これにより、サンプル容量素子Ｃｉ２にサンプルされた電圧（演算増幅器ＯＰ２の出力電圧とバッファ回路Ｂの出力電圧との和）がホールドされ、出力電圧ＶＩＮとして出力される。このように、本実施形態に係る増幅回路によれば、バッファ回路Ｂを用いて、加算器ＡＤを構成することができる。
【０１１５】
（第７実施形態）
第７実施形態について、図１０を参照して説明する。本実施形態では、図９の増幅回路の変形例について説明する。図１０は、本実施形態に係る増幅回路を示す回路図である。図１０に示すように、本実施形態に係る増幅回路は、図９の増幅回路を差動構成としたものであり、反転入力側の増幅回路と、非反転入力側の増幅回路と、を備える。
【０１１６】
反転入力側の増幅回路（以下、「増幅回路Ｐ」という）は、入力電圧ＶＩＮＰが入力される入力端子ＴＩＮＰと、出力電圧ＶＯＵＴＰが出力される出力端子ＴＯＵＴＰと、備える。非反転入力側の増幅回路（以下、「増幅回路Ｍ」という）は、入力電圧ＶＩＮＭが入力される入力端子ＴＩＮＭと、出力電圧ＶＯＵＴＭが出力される出力端子ＴＯＵＴＭと、備える。増幅回路Ｐ，Ｍは、図９の増幅回路と異なり、いずれもバッファ回路Ｂを備えない。
【０１１７】
演算増幅器ＯＰ１の反転入力端子は、増幅回路ＰのノードＮ１に接続され、非反転入力端子は、増幅回路ＭのノードＮ１に接続されている。また、演算増幅器Ｐ１の反転出力端子は、増幅回路ＰのノードＮ２に接続され、非反転出力端子は、増幅回路ＭのノードＮ２に接続されている。
【０１１８】
演算増幅器ＯＰ２の反転入力端子は、増幅回路ＰのノードＮ３に接続され、非反転入力端子は、増幅回路ＭのノードＮ３に接続されている。また、演算増幅器ＯＰ２の反転出力端子は、増幅回路ＰのノードＮ４に接続され、非反転出力端子は、増幅回路ＭのノードＮ４に接続されている。
【０１１９】
そして、本実施形態では、増幅回路ＰのノードＮ２は、増幅回路ＭのスイッチＳＷ５３の一端に接続され、増幅回路ＭのノードＮ２は、増幅回路ＰのスイッチＳＷ５３の一端に接続されている。すなわち、増幅回路Ｐの演算増幅器ＯＰ１の出力電圧は、増幅回路Ｍのサンプル容量素子Ｃｉ２に入力され、増幅回路Ｍの演算増幅器ＯＰ１の出力電圧は、増幅回路Ｐのサンプル容量素子Ｃｉ２に入力される。
【０１２０】
このような構成により、利得が−１のバッファ回路Ｂを用いることなく、増幅回路Ｐのサンプル容量素子Ｃｉ２に、演算増幅器ＯＰ１の出力電圧を反転して入力することができる。同様に、増幅回路Ｍのサンプル容量素子Ｃｉ２に、演算増幅器ＯＰ１の出力電圧を反転して入力することができる。したがって、本実施形態では、加算器ＡＤは、サンプルホールド回路ＳＨ５により構成される。
【０１２１】
（第８実施形態）
第８実施形態について、図１１を参照して説明する。本実施形態では、増幅回路を構成する演算増幅器の一例について説明する。図１１は、本実施形態に係る演算増幅器を示す回路図である。図１１に示すように、本実施形態に係る演算増幅器は、トランジスタＭ１〜Ｍ５を備える。以下では、演算増幅器の反転入力端子を入力端子ＴＩＮＰ、非反転入力端子を入力端子ＴＩＮＭ、反転出力端子を出力端子ＴＯＵＴＰ、非反転出力端子を出力端子ＴＯＵＴＭという。図１１におけるＶＤＤは、電源電圧である。
【０１２２】
トランジスタＭ１は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）である。トランジスタＭ１は、ソース端子が電源線に接続され、ドレイン端子が出力端子ＴＯＵＴＰに接続され、ゲート端子がトランジスタＭ２のゲート端子に接続されている。ゲート端子には、バイアス電圧ＶＢＰが印加されている。
【０１２３】
トランジスタＭ２は、ＰＭＯＳである。トランジスタＭ２は、ソース端子が電源線に接続され、ドレイン端子が出力端子ＴＯＵＴＭに接続され、ゲート端子がトランジスタＭ１のゲート端子に接続されている。ゲート端子には、バイアス電圧ＶＢＰが印加されている。
【０１２４】
トランジスタＭ３は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）である。トランジスタＭ３は、ソース端子がトランジスタＭ５のドレイン端子に接続され、ドレイン端子が出力端子ＴＯＵＴＰに接続され、ゲート端子が入力端子ＴＩＮＰに接続されている。
【０１２５】
トランジスタＭ４は、ＮＭＯＳである。トランジスタＭ４は、ソース端子がトランジスタＭ５のドレイン端子に接続され、ドレイン端子が出力端子ＴＯＵＴＭに接続され、ゲート端子が入力端子ＴＩＮＭに接続されている。
【０１２６】
トランジスタＭ５は、ＮＭＯＳである。トランジスタＭ５は、ソース端子が接地され、ドレイン端子がトランジスタＭ３，Ｍ４のソース端子に接続され、ゲート端子にはバイアス電圧ＶＢＮが印加されている。
【０１２７】
上記の各実施形態に係る増幅回路は、主増幅器と副増幅器とを接続することにより、主増幅器の利得を等価的に向上させることができる。このため、増幅器として、図１１に示すような単純な構成の演算増幅器を利用した場合であっても、誤差電圧を抑制し、入力電圧ＶＩＮを精度よく増幅することができる。
【０１２８】
なお、図１１の演算増幅器は、差動構成であるが、単相構成であってもよい。また、図１１の演算増幅器は、ＭＯＳトランジスタにより構成されたが、バイポーラトランジスタなどの他の種類のトランジスタにより構成されてもよい。
【０１２９】
（第９実施形態）
第９実施形態に係るＡＤ変換器について、図１２を参照して説明する。図１２は、本実施形態に係るＡＤ変換器を示す機能ブロック図である。本実施形態に係るＡＤ変換器は、上述の第１実施形態〜第７実施形態に係る増幅回路のいずれかを備える。図１２に示すように、このＡＤ変換器は、標本化器と、増幅器と、量子化器と、を備える。
【０１３０】
標本化器は、入力されたアナログ信号を、所定の時間間隔でサンプルし、サンプルした信号を出力する。増幅器は、標本化器の出力信号を、所定の利得で増幅して出力する。量子化器は、増幅器の出力信号を量子化し、デジタル信号を出力する。
【０１３１】
本実施形態に係るＡＤ変換器は、増幅器が、上述の第１実施形態〜第７実施形態に係る増幅回路のいずれかにより構成される。また、標本化器の機能が、増幅回路のサンプルホールド回路ＳＨにより実現されてもよい。増幅回路の出力信号ＶＯＵＴが、増幅器の出力信号となり、量子化器によって量子化される。
【０１３２】
上述の各実施形態に係る増幅回路は、主増幅器と副増幅器とを接続することにより、主増幅器の利得を等価的に向上させることができる。また、主増幅器と副増幅器とのミスマッチに起因する増幅誤差を抑制することができる。このような増幅回路を備えるため、本実施形態に係るＡＤ変換器は、高精度なＡＤ変換が可能となる。
【０１３３】
（第１０実施形態）
第１０実施形態に係る集積回路及び無線通信装置について、図１３を参照して説明する。図１３は、本実施形態に係る無線通信装置のハードウェア構成を示す図である。このハードウェア構成は一例であり、ハードウェア構成は種々の変更が可能である。
【０１３４】
図１３に示すように、本実施形態に係る無線通信装置は、ベースバンド部１１１と、ＲＦ部１２１と、アンテナと、を備える。
【０１３５】
ベースバンド部１１１は、制御回路１１２と、送信処理回路１１３と、受信処理回路１１４と、ＤＡ変換器１１５，１１６と、ＡＤ変換器１１７，１１８とを備える。ＲＦ部１２１とベースバンド部１１１は、まとめて１チップの集積回路（ＩＣ）として構成されてもよいし、別々のチップで構成されてもよい。
【０１３６】
ベースバンド部１１１は、例えば、１チップのベースバンドＬＳＩ又はベースバンドＩＣである。また、ベースバンド部１１１は、図１３に破線で示すように、ＩＣ１３１と、ＩＣ１３２と、の２チップのＩＣを備えてもよい。図１３の例では、ＩＣ１３１は、ＤＡ変換器１１５と，１１６と、ＡＤ変換器１１７，１１８と、を備える。ＩＣ１３２は、制御回路１１２と、送信処理回路１１３と、受信処理回路１１４と、を備える。各ＩＣに含まれる構成の分け方は、これに限られない。また、ベースバンド部１１１は、３つ以上のＩＣにより構成されてもよい。
【０１３７】
制御回路１１２は、他の端末（基地局を含む）との通信に関する処理を行う。具体的には、制御回路１１２は、データフレーム、制御フレーム及び管理フレームの３種類のＭＡＣフレームを扱い、ＭＡＣ層において規定される各種の処理を実行する。また、制御回路１１２は、ＭＡＣ層より上位層（例えば、ＴＣＰ／ＩＰやＵＤＰ／ＩＰ、さらにその上層のアプリケーション層など）の処理を実行してもよい。
【０１３８】
送信処理回路１１３は、制御回路１１２からＭＡＣフレームを受け取る。送信処理回路１１３は、ＭＡＣフレームへのプリアンブル及びＰＨＹヘッダの追加や、ＭＡＣフレームの符号化や変調を実行する。これにより、送信処理回路１１３は、ＭＡＣフレームをＰＨＹパケットに変換する。
【０１３９】
ＤＡ変換器１１５，１１６は、送信処理回路１１３が出力したＰＨＹパケットをＤＡ変換する。図１３の例では、ＤＡ変換器は２系統設けられ、並列処理しているが、ＤＡ変換器は１つでもよいし、アンテナの数だけ設けられる構成も可能である。
【０１４０】
ＲＦ部１２１は、例えば、１チップのＲＦアナログＩＣや高周波ＩＣである。ＲＦ部１２１は、ベースバンド部１１１とまとめて１チップに構成されてもよいし、送信回路１２２を備えるＩＣと、受信処理回路を備えるＩＣと、の２チップにより構成されてもよい。ＲＦ部１２１は、送信回路１２２と、受信回路１２３と、を備える。
【０１４１】
送信回路１２２は、ＤＡ変換器１１５，１１６によりＤＡ変換されたＰＨＹパケットにアナログ信号処理を行う。送信回路１２２が出力したアナログ信号が、アンテナを介して無線で送信される。送信回路１２２は、送信フィルタ、ミキサ、及びパワーアンプ（ＰＡ）などを備える。
【０１４２】
送信フィルタは、ＤＡ変換器１１５，１１６によりＤＡ変換されたＰＨＹパケットの信号から、所望帯域の信号を抽出する。ミキサは、発振装置から供給される一定周波数の信号を利用して、送信フィルタによりフィルタリング後の信号を無線周波数にアップコンバートする。プリアンプは、アップコンバート後の信号を増幅する。増幅後の信号がアンテナに供給され、無線信号が送信される。
【０１４３】
受信回路１２３は、アンテナで受信した信号にアナログ信号処理を行う。受信回路１２３が出力した信号は、ＡＤ変換器１１７，１１８に入力される。受信回路１２３は、ＬＮＡ（低雑音増幅器）、ミキサ、及び受信フィルタなどを備える。
【０１４４】
ＬＮＡは、アンテナで受信した信号を増幅する。ミキサは、発振装置から供給される一定周波数の信号を利用して、増幅後の信号をベースバンドにダウンコンバートする。受信フィルタは、ダウンコーバート後の信号から所望帯域の信号を抽出する。抽出後の信号は、ＡＤ変換器１１７，１１８に入力される。
【０１４５】
ＡＤ変換器１１７，１１８は、受信回路１２３からの入力信号をＡＤ変換する。図１３の例では、ＡＤ変換器は２系統設けられ、並列処理しているが、ＡＤ変換器は１つであってもよいし、ＡＤ変換器がアンテナの数だけ設けられる構成でもよい。
【０１４６】
本実施形態に係る無線通信装置は、ＡＤ変換器１１７，１１８として、第９実施形態に係るＡＤ変換器を備える。第４実施形態に係るＡＤ変換器は、高精度なＡＤ変換が可能なため、本実施形態に係る無線通信装置は、信頼性の高い無線信号の受信処理が可能となる。
【０１４７】
受信処理回路１１４は、ＡＤ変換器１１７，１１８によりＡＤ変換されたＰＨＹパケットを受け取る。受信処理回路１１４は、ＰＨＹパケットの復調及び復号化や、ＰＨＹパケットからのプリアンブル及びＰＨＹヘッダの除去などを行う。これにより、受信処理回路１１４は、ＰＨＹパケットをＭＡＣフレームに変換する。受信処理回路１１４による処理後のフレームは、制御回路１１２に入力される。
【０１４８】
なお、図１３の例では、ＤＡ変換器１１５，１１６及びＡＤ変換器１１７，１１８は、ベースバンド部１１１に配置されていたが、ＲＦ部１２１に配置されるように構成することも可能である。
【０１４９】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１５０】
ＴＩＮ：入力端子、ＴＯＵＴ：出力端子、Ａ：増幅器、β：帰還回路、ＳＵＢ：減算器、ＡＤ：加算器、Ｚｉ：入力インピーダンス素子、Ｚｆ：帰還インピーダンス素子、ＯＰ：演算増幅器、ＳＨ：サンプルホールド回路、Ｃｉ：サンプル容量素子、Ｃｆ：帰還容量素子、Ｎ：ノード、ＡＤＣ：ＡＤ変換器、ａｄ：デジタル加算器、ＳＷ：スイッチ、Ｂ：バッファ回路、Ｍ：トランジスタ、１１１：ベースバンド部、１１２：制御回路、１１２：送信処理回路、１１４：受信処理回路、１１５，１１６：ＤＡ変換器、１１７，１１８：ＡＤ変換器、１２１：ＲＦ部、１２２：送信回路、１２３：受信回路、１３１，１３２：集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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