(57)【要約】【課題】タイミング誤差の補正処理の精度を高める。【解決手段】Ａ／Ｄ変換器は、アナログ信号を入力し、出力アナログ信号を出力する入力バッファと、前記入力バッファの出力側にそれぞれ接続され、互いに異なるサンプリング期間で前記出力アナログ信号のサンプリングを行うＮ個（Ｎは２以上の整数）の第１のサンプリング回路を含むＮ個のサブＡ／Ｄ変換器と、前記入力バッファの出力側に接続され、Ｎ個の前記第１のサンプリング回路のうち補正処理が行われている１個の第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行う第２のサンプリング回路を含む参照Ａ／Ｄ変換器と、前記入力バッファの出力側に接続され、前記補正処理が行われていない（Ｎ−１）個の第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行う第３のサンプリング回路と、を備える。【選択図】図４
2016213827.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を入力し、出力アナログ信号を出力する入力バッファと、
前記入力バッファの出力側にそれぞれ接続され、互いに異なるサンプリング期間で前記出力アナログ信号のサンプリングを行うＮ個（Ｎは２以上の整数）の第１のサンプリング回路を含むＮ個のサブＡ／Ｄ変換器と、
前記入力バッファの出力側に接続され、Ｎ個の前記第１のサンプリング回路のうち補正処理が行われている１個の第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行う第２のサンプリング回路を含む参照Ａ／Ｄ変換器と、
前記入力バッファの出力側に接続され、前記補正処理が行われていない（Ｎ−１）個の第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行う第３のサンプリング回路と、
を備える、Ａ／Ｄ変換器。
【請求項２】
前記第３のサンプリング回路を含むサブＡ／Ｄ変換器をさらに備える請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記Ｎ個のサブＡ／Ｄ変換器に含まれる前記Ｎ個の第１のサンプリング回路は、連続するＮ個のサンプリング期間において、順に前記出力アナログ信号のサンプリングを行い、
前記連続するＮ個のサンプリング期間のうち１個のサンプリング期間において、前記補正処理が行われている１個の第１のサンプリング回路が出力アナログ信号のサンプリングを行い、
前記連続するＮ個のサンプリング期間のうち（Ｎ−１）個のサンプリング期間において、前記補正処理が行われていない前記（Ｎ−１）個の第１のサンプリング回路が出力アナログ信号のサンプリングを行い、
前記参照Ａ／Ｄ変換器に含まれる前記第２のサンプリング回路は、前記１個のサンプリング期間において、前記出力アナログ信号のサンプリングを行い、
前記第３のサンプリング回路は、前記（Ｎ−１）個のサンプリング期間において、前記出力アナログ信号のサンプリングを行う、
請求項１に記載のＡ／Ｄ変換器。
【請求項４】
前記第３のサンプリング回路は、２個のサンプリング器を含み、
前記２個のサンプリング器は、前記第２のサンプリング回路がサンプリングを行っていない前記（Ｎ−１）個のサンプリング期間において、時分割で交互に前記出力アナログ信号のサンプリングを行う、
請求項３に記載のＡ／Ｄ変換器。
【請求項５】
前記第３のサンプリング回路は、１個のサンプリング器を含み、
前記１個のサンプリング器は、前記出力アナログ信号のサンプリングを行うためのサンプリングスイッチを備え、
前記サンプリングスイッチは、前記第２のサンプリング回路がサンプリングを行っている前記１個のサンプリング期間を除く期間において導通されている、
請求項３に記載のＡ／Ｄ変換器。
【請求項６】
アナログ信号を入力し、出力アナログ信号を出力する入力バッファと、
前記入力バッファの出力側にそれぞれ接続され、連続するＮ個（Ｎは２以上の整数）のサンプリング期間において前記出力アナログ信号のサンプリングを順に行うＮ個の第１のサンプリング回路を含むＮ個のサブＡ／Ｄ変換器と、
前記入力バッファの出力側に接続され、前記Ｎ個の第１のサンプリング回路の補正を行うための補正処理期間において、補正処理が行われている第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行う第２のサンプリング回路を含む参照Ａ／Ｄ変換器と、
前記入力バッファの出力側に接続された第３のサンプリング回路と、
を備え、
前記補正処理期間以外のサンプリング期間において、前記第２のサンプリング回路と前記第３のサンプリング回路とは、時分割で交互に前記出力アナログ信号のサンプリングを行う、
Ａ／Ｄ変換器。
【請求項７】
アナログ信号入力し、出力アナログ信号を出力する入力バッファと、
前記入力バッファの出力側にそれぞれ接続され、連続するＮ個（Ｎは２以上の整数）のサンプリング期間において前記出力アナログ信号のサンプリングを順に行うＮ個（Ｎは２以上の整数）の第１のサンプリング回路を含むＮ個のサブＡ／Ｄ変換器と、
前記入力バッファの出力側に接続され、前記Ｎ個の第１のサンプリング回路の補正を行うための補正処理期間において、補正処理が行われている第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行い、前記補正処理期間以外の動作期間において、連続するＮ個のサンプリング期間において前記出力アナログ信号のサンプリングを行う第２のサンプリング回路を含む参照Ａ／Ｄ変換器と、
を備えたＡ／Ｄ変換器。
【請求項８】
前記第２のサンプリング回路は、前記出力アナログ信号のサンプリングを行うためのサンプリングスイッチを備え、
前記補正処理期間以外の動作期間において、前記サンプリングスイッチは導通されたままである、
請求項７に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、複数のサブＡ／Ｄ変換器を含むＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換器は、各種信号処理分野で広く利用されており、その変換精度と変換速度とは重要な性能指標である。近年、無線ＬＡＮ、携帯電話、及びミリ波通信などに代表される無線通信の高速化が急速に進んでおり、Ａ／Ｄ変換器には、変換の高精度化と高速化との両立が求められている。しかし、高精度なＡ／Ｄ変換器の単体の高速化には限界がある。このため、近年、複数のＡ／Ｄ変換器を並列化し、それぞれのサンプリングのタイミングに位相差を設け、全体として変換速度の高速化を図るタイムインターリーブ技術が注目されている。
【０００３】
タイムインターリーブ構成のＡ／Ｄ変換器は、Ｎ個のサブＡ／Ｄ変換器を備え（Ｎは２以上の整数を表す）、サブＡ／Ｄ変換器の変換速度のＮ倍の変換速度を実現する。タイムインターリーブＡ／Ｄ変換器全体の変換周波数をＦｓとすると、サブＡ／Ｄ変換器の変換周波数はＦｓ／Ｎとなる。
【０００４】
しかし、タイムインターリーブ構成には、サブＡ／Ｄ変換器の間で、ＤＣオフセット誤差、信号ゲインの特性の差異を表す信号ゲイン誤差、及びサンプリングのタイミング誤差がある。これらの誤差により、Ａ／Ｄ変換器全体の特性が劣化することが、タイムインターリーブ構成のＡ／Ｄ変換器の課題である。
【０００５】
ＤＣオフセット誤差は、例えば比較器又は増幅器のオフセットばらつきなどで起こる。このため、信号依存性が無く、Ｆｓ／Ｎ＊ｋ（ｋ＝０〜Ｎ）の周波数にスプリアス信号を発生させる。また、信号ゲイン誤差により、Ｆｓ／Ｎ＊ｋ±Ｆｉｎ（ｋ＝０〜Ｎ）の周波数にスプリアス信号が発生する。最後に、タイミング誤差は、クロックの配線経路差又は各サンプリングクロック回路のばらつきに加えて、入力信号の配線経路、スイッチ回路、又はサンプリング容量のばらつきなども含め、入力依存性があるＦｓ／Ｎ＊ｋ±Ｆｉｎ（ｋ＝０〜Ｎ）の周波数にスプリアス信号が発生する。
【０００６】
これらのスプリアス信号により、タイムインターリーブＡ／Ｄ変換器のＳＮＤＲ（Ｓｉｇｎａｌ−ｔｏ−Ｎｏｉｓｅ  ｐｌｕｓ  Ｄｉｓｔｏｒｔｉｏｎ  Ｒａｔｉｏ）特性は劣化する。これらの誤差の中でも、サンプリングのタイミング誤差については、入力信号の周波数が高ければ高いほど、サンプリングのタイミング誤差に起因して電圧実効ノイズが増えるため、Ａ／Ｄ変換器の変換精度特性の劣化が促進される。
【０００７】
このうち、ＤＣオフセット誤差と信号ゲイン誤差とについては、Ａ／Ｄ変換後の信号をデジタル領域で補正する手段が開発され、解決されてきた。また、タイミング誤差の補正手段としては、信号処理を行いながらバックグラウンドで補正を行う手法、及び別途補正期間を設けて信号処理を止めた状態で補正する手法などのさまざまな手法が検討されている。
【０００８】
信号処理を行いながらバックグラウンドでタイミング誤差を補正する手法として、Ｎ個のサブＡ／Ｄ変換器に加えて、参照Ａ／Ｄ変換器を追加して補正を行う手法が検討されており、例えば特許文献１に開示されている。また、タイミング誤差の補正を行う手法として、Ａ／Ｄ変換器の出力のみを用いてデジタル領域でタイミング誤差を補正する手段がある。また、タイミング誤差を計算した結果を各サンプリングクロックの位相にフィードバックしてアナログ領域で補正する手法が存在し、例えば特許文献２に開示される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第８７３６４７０号明細書
【特許文献２】米国特許出願公開第２００６／０２７９４４５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本開示の一態様は、タイミング誤差の補正の精度を向上させたＡ／Ｄ変換器を提供する。
【課題を解決するための手段】
【００１１】
本開示の一態様に係るＡ／Ｄ変換器は、アナログ信号を入力し、出力アナログ信号を出力する入力バッファと、前記入力バッファの出力側にそれぞれ接続され、互いに異なるサンプリング期間で前記出力アナログ信号のサンプリングを行うＮ個（Ｎは２以上の整数）の第１のサンプリング回路を含むＮ個のサブＡ／Ｄ変換器と、前記入力バッファの出力側に接続され、Ｎ個の前記第１のサンプリング回路のうち補正処理が行われている１個の第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行う第２のサンプリング回路を含む参照Ａ／Ｄ変換器と、前記入力バッファの出力側に接続され、前記補正処理が行われていない（Ｎ−１）個の第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行う第３のサンプリング回路と、を備える。
【発明の効果】
【００１２】
本開示の一態様のＡ／Ｄ変換器は、タイミング誤差の補正の精度を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】比較例のタイムインターリーブＡ／Ｄ変換器の回路構成を示す図である。
【図２】図１のタイムインターリーブＡ／Ｄ変換器における、参照Ａ／Ｄ変換器を用いた補正のタイミングチャートである。
【図３】基本的な逐次比較型Ａ／Ｄ変換器の回路構成を示す図である。
【図４】本開示の一実施形態にかかるダミーサンプリング回路を備えたインターリーブＡ／Ｄ変換器の回路構成を示す図である。
【図５】ダミーサンプリング回路とダミーＡ／Ｄ変換器の構成例を示す図である。
【図６】ダミーサンプリング回路の動作を説明するタイミングチャートと回路図である。
【図７】ダミーサンプリング回路の動作の変形例を示すタイミングチャートである。
【図８】ダミーサンプリング回路の動作の変形例を示すタイミングチャートである。
【図９Ａ】比較例のシミュレーション結果を示す図である。
【図９Ｂ】本実施形態のシミュレーション結果を示す図である。
【図１０】補正処理期間の動作例を示すタイミングチャートである。
【図１１】信号処理期間の動作例を示すタイミングチャートである。
【図１２】信号処理期間の別の動作例を示すタイミングチャートである。
【図１３】信号処理期間のさらに別の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
（本開示に係る一態様を発明するに至った経緯）
まず、本開示に係る一態様の着眼点について説明する。
【００１５】
タイミング誤差を補正する場合において、サンプリングのクロック信号の位相を調整することで、サンプリングのクロック信号及び入力信号の配線経路差と共に、各サンプリングのクロック回路、スイッチ回路、及びサンプリング容量のばらつきを含めて、Ａ／Ｄ変換器全体の特性を補正することが可能である。
【００１６】
図１は、参照Ａ／Ｄ変換器を用いてタイミング誤差の補正処理を行うタイムインターリーブＡ／Ｄ変換器２０の比較例の構成を示す図である。タイムインターリーブＡ／Ｄ変換器２０は、サブＡ／Ｄ変換部２１と、参照Ａ／Ｄ変換器２６と、ロジック部２７とを備えている。
【００１７】
サブＡ／Ｄ変換部２１は、Ｎ個（Ｎは２以上の整数）のサブＡ／Ｄ変換器ＰＣ（０）〜ＰＣ（Ｎ−１）を備える。サブＡ／Ｄ変換器ＰＣ（０）〜ＰＣ（Ｎ−１）は、それぞれ、サンプリング器ＰＡ（０）〜ＰＡ（Ｎ−１）と、制御器ＰＢ（０）〜ＰＢ（Ｎ−１）とを含む。サンプリング器ＰＡ（０）〜ＰＡ（Ｎ−１）は、それぞれ、入力信号をサンプリングするもので、スイッチと容量とを含む。
【００１８】
参照Ａ／Ｄ変換器２６は、サンプリング器２３と、制御器２５とを含む。サンプリング器２３は、入力信号をサンプリングするもので、スイッチと容量とを含む。ロジック部２７は、サブＡ／Ｄ変換部２１と参照Ａ／Ｄ変換器２６とのデジタル出力信号に対して補正演算処理及び出力データのパラレル−シリアル変換などを行う。入力信号は、サンプリング器ＰＡ（０）〜ＰＡ（Ｎ−１）とサンプリング器２３とに入力される。
【００１９】
図２は、図１のタイムインターリーブＡ／Ｄ変換器２０のサンプリング動作例を示すタイミングチャートである。タイムインターリーブＡ／Ｄ変換器２０に、周波数Ｆｓの動作クロック信号ＣＬＫが入力される。Ｎ個のサブＡ／Ｄ変換器ＰＣ（０）〜ＰＣ（Ｎ−１）は、それぞれ、位相をずらせたクロック信号ＣＬＫＰＣ（０）〜ＣＬＫＰＣ（Ｎ−１）により、異なるサンプリング期間で順次サンプリングを行う。
【００２０】
図２中、クロック波形のＨｉｇｈ期間がサンプリングの期間を示す。このＨｉｇｈ期間で、各サンプリング器ＰＡ（０）〜ＰＡ（Ｎ−１），２３のスイッチが導通する。このスイッチの導通によって、図１の回路の前段に増幅器（即ち、信号ゲインが１又は１を超える入力バッファ）が設けられている場合には、この増幅器は容量を駆動する。また、それぞれのサブＡ／Ｄ変換器ＰＣ（０）〜ＰＣ（Ｎ−１）は、サンプリング以外の期間を使用してＡ／Ｄ変換動作を行う。即ち、サブＡ／Ｄ変換器ＰＣ（０）〜ＰＣ（Ｎ−１）において、制御器ＰＢ（０）〜ＰＢ（Ｎ−１）は、サンプリング以外の期間を使用してＡ／Ｄ変換動作を行う。
【００２１】
これらのサンプリングを確定する望ましいタイミングは、タイムインターリーブＡ／Ｄ変換器２０の動作クロック信号ＣＬＫの１周期であり、各サブＡ／Ｄ変換器ＰＣ（０）〜ＰＣ（Ｎ−１）は、正確に１／Ｆｓ期間毎にサンプリングをすることが望ましい。
【００２２】
ここでは、まず、参照Ａ／Ｄ変換器２６は、クロック信号ＣＬＫＲＥＦ２６に基づいて、当該参照Ａ／Ｄ変換器２６のサンプリング期間として、クロック信号ＣＬＫＰＣ（０）〜ＣＬＫＰＣ（Ｎ−１）から一つを選択し、選択したクロック信号に対応するサブＡ／Ｄ変換器と同時に入力信号をサンプリングする。図２では、参照Ａ／Ｄ変換器２６のクロック信号ＣＬＫＲＥＦ２６は、まず、サブＡ／Ｄ変換器ＰＣ（０）のクロック信号ＣＬＫＰＣ（０）と同時にＨｉｇｈになっている。すなわち、参照Ａ／Ｄ変換器２６のサンプリング器２３は、選択されたクロック信号に対応するサブＡ／Ｄ変換器と同時に入力信号をサンプリングする。参照Ａ／Ｄ変換器２６の制御器２５は、サンプリング以外の期間を使用してＡ／Ｄ変換動作を行う。
【００２３】
そして、選択したクロック信号に対応するサブＡ／Ｄ変換器ＰＣ（０）の出力データと参照Ａ／Ｄ変換器２６の出力データとの比較をロジック部２７にて行う。複数回の比較結果のデータを得て、例えばそれらの平均値を算出することにより、選択したサブＡ／Ｄ変換器ＰＣ（０）の出力データと参照Ａ／Ｄ変換器２６の出力データとの誤差やサンプリングのタイミング誤差の値を計算することができる。
【００２４】
次に、選択したサブＡ／Ｄ変換器ＰＣ（０）のサンプリングのクロック信号ＣＬＫＰＣ（０）の位相調整を行い、出力データの誤差を減らす。これにより、選択したサブＡ／Ｄ変換器ＰＣ（０）のサンプリングのクロック信号ＣＬＫＰＣ（０）を参照Ａ／Ｄ変換器２６のサンプリングのクロック信号ＣＬＫＲＥＦ２６に揃えることが可能である。これらの補正動作の対象をクロック信号ＣＬＫＰＣ（０）〜ＣＬＫＰＣ（Ｎ−１）と順次切り替え、Ｎ個全てのサブＡ／Ｄ変換器ＰＣ（０）〜ＰＣ（Ｎ−１）のサンプリングのクロック信号ＣＬＫＰＣ（０）〜ＣＬＫＰＣ（Ｎ−１）を１つの参照Ａ／Ｄ変換器２６のクロック信号ＣＬＫＲＥＦ２６に揃えることにより、サンプリングのタイミング誤差は補正される。
【００２５】
図１のタイムインターリーブＡ／Ｄ変換器２０を使用するシステムでは、小振幅な広帯域信号を入力することが多く、また、Ａ／Ｄ変換器のサンプリング容量を高速に駆動する必要がある。そのため、Ａ／Ｄ変換器の前段に増幅器を接続して、増幅器を介した入力信号によりＡ／Ｄ変換器を駆動することが多い。
【００２６】
Ｎ個のサブＡ／Ｄ変換器と参照Ａ／Ｄ変換器とをそれぞれ異なる増幅器で駆動してタイミング誤差の補正を行う場合、増幅器間のばらつきが存在するため、高精度なタイミング補正結果が得られない。そのため、１個の共通の増幅器で、サブＡ／Ｄ変換器と参照Ａ／Ｄ変換器とを同時に駆動する必要がある。
【００２７】
しかし、１個の増幅器を用いる場合、補正処理のため選択されたサンプリング期間には、１個のサブＡ／Ｄ変換器と参照Ａ／Ｄ変換器との２個のＡ／Ｄ変換器（サンプリング容量）が駆動される。これに対し、補正処理が行われない残りの（Ｎ−１）個のサブＡ／Ｄ変換器を駆動するサンプリング期間には、１個のサンプリング容量しか駆動されない。このように、図１のＡ／Ｄ変換器２０では、２つのサンプリング期間で増幅器の出力に接続される負荷インピーダンスが異なる。この負荷インピーダンスの差により、増幅器の出力帯域特性に誤差が発生し、結果として、Ａ／Ｄ変換器の出力に、タイミング誤差と同じ周波数にスプリアス信号が発生し、変換精度の特性が劣化する。
【００２８】
以上の考察により、本開示者らは、以下の発明の各態様を想到するに至った。
【００２９】
本開示の一態様のＡ／Ｄ変換器は、アナログ信号を入力し、出力アナログ信号を出力する入力バッファと、前記入力バッファの出力側にそれぞれ接続され、互いに異なるサンプリング期間で前記出力アナログ信号のサンプリングを行うＮ個（Ｎは２以上の整数）の第１のサンプリング回路を含むＮ個のサブＡ／Ｄ変換器と、前記入力バッファの出力側に接続され、Ｎ個の前記第１のサンプリング回路のうち補正処理が行われている１個の第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行う第２のサンプリング回路を含む参照Ａ／Ｄ変換器と、前記入力バッファの出力側に接続され、前記補正処理が行われていない（Ｎ−１）個の第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行う第３のサンプリング回路と、を備える。
【００３０】
この態様では、補正処理が行われているサンプリング期間には、第１のサンプリング回路と第２のサンプリング回路とで出力アナログ信号のサンプリングが行われる。また、補正処理が行われていないサンプリング期間には、第１のサンプリング回路と第３のサンプリング回路とで出力アナログ信号のサンプリングが行われる。したがって、いずれのサンプリング期間においても、２つのサンプリング回路でサンプリングが行われる。このため、入力バッファの負荷インピーダンスは、常に等しく又はほぼ等しくなる。その結果、この態様によれば、タイミング誤差の補正処理を高精度で行うことが可能になる。
【００３１】
上記態様において、前記第３のサンプリング回路を含むサブＡ／Ｄ変換器をさらに備えてもよい。
【００３２】
上記態様において、前記Ｎ個のサブＡ／Ｄ変換器に含まれる前記Ｎ個の第１のサンプリング回路は、連続するＮ個のサンプリング期間において、順に前記出力アナログ信号のサンプリングを行い、前記連続するＮ個のサンプリング期間のうち１個のサンプリング期間において、前記補正処理が行われている１個の第１のサンプリング回路が出力アナログ信号のサンプリングを行い、前記連続するＮ個のサンプリング期間のうち（Ｎ−１）個のサンプリング期間において、前記補正処理が行われていない前記（Ｎ−１）個の第１のサンプリング回路が出力アナログ信号のサンプリングを行い、前記参照Ａ／Ｄ変換器に含まれる前記第２のサンプリング回路は、前記１個のサンプリング期間において、前記出力アナログ信号のサンプリングを行い、前記第３のサンプリング回路は、前記（Ｎ−１）個のサンプリング期間において、前記出力アナログ信号のサンプリングを行ってもよい。
【００３３】
この態様では、Ｎ個のサブＡ／Ｄ変換器に含まれるＮ個の第１のサンプリング回路が、連続するＮ個のサンプリング期間において、順に出力アナログ信号のサンプリングを行う。参照Ａ／Ｄ変換器に含まれる第２のサンプリング回路は、この連続するＮ個のサンプリング期間のうち１個のサンプリング期間において、出力アナログ信号のサンプリングを行う。これにより、例えばタイミング誤差の補正処理が行われる。第３のサンプリング回路は、この連続するＮ個のサンプリング期間のうち第２のサンプリング回路がサンプリングを行っていない（Ｎ−１）個のサンプリング期間において、出力アナログ信号のサンプリングを行う。これにより、例えばＡ／Ｄ変換の信号処理が行われる。
【００３４】
したがって、この態様によれば、連続するＮ個のサンプリング期間において、常に、第１のサンプリング回路及び第２のサンプリング回路、又は、第１のサンプリング回路及び第３のサンプリング回路の、２個のサンプリング回路によりサンプリングが行われる。このため、入力バッファの負荷インピーダンスは、この連続するＮ個のサンプリング期間において、常に等しく又はほぼ等しくなる。その結果、この構成によれば、タイミング誤差の補正処理を高精度で行うことが可能になる。
【００３５】
上記態様において、前記第３のサンプリング回路は、２個のサンプリング器を含み、前記２個のサンプリング器は、前記第２のサンプリング回路がサンプリングを行っていない前記（Ｎ−１）個のサンプリング期間において、時分割で交互に前記出力アナログ信号のサンプリングを行うとしてもよい。
【００３６】
この態様では、２個のサンプリング器は、第２のサンプリング回路がサンプリングを行っていない（Ｎ−１）個のサンプリング期間において、時分割で交互に出力アナログ信号のサンプリングを行う。したがって、サンプリング器がサンプリングを行う周波数は、１個の場合に比べて半分になる。このため、サンプリング器の制御設計を容易に行うことができる。
【００３７】
上記態様において、前記第３のサンプリング回路は、１個のサンプリング器を含み、前記１個のサンプリング器は、前記出力アナログ信号のサンプリングを行うためのサンプリングスイッチを備え、前記サンプリングスイッチは、前記第２のサンプリング回路がサンプリングを行っている前記１個のサンプリング期間を除く期間において導通されていてもよい。
【００３８】
この態様では、１個のサンプリング器が備える出力アナログ信号のサンプリングを行うためのサンプリングスイッチは、第２のサンプリング回路がサンプリングを行っている１個のサンプリング期間を除く期間において導通されている。したがって、１個のサンプリング器の制御設計を容易に行うことができる。
【００３９】
本開示の別の態様に係るＡ／Ｄ変換器は、アナログ信号を入力し、出力アナログ信号を出力する入力バッファと、前記入力バッファの出力側にそれぞれ接続され、連続するＮ個（Ｎは２以上の整数）のサンプリング期間において前記出力アナログ信号のサンプリングを順に行うＮ個の第１のサンプリング回路を含むＮ個のサブＡ／Ｄ変換器と、前記入力バッファの出力側に接続され、前記Ｎ個の第１のサンプリング回路の補正を行うための補正処理期間において、補正処理が行われている第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行う第２のサンプリング回路を含む参照Ａ／Ｄ変換器と、前記入力バッファの出力側に接続された第３のサンプリング回路と、を備え、前記補正処理期間以外のサンプリング期間において、前記第２のサンプリング回路と前記第３のサンプリング回路とは、時分割で交互に前記出力アナログ信号のサンプリングを行う。
【００４０】
この態様では、補正処理期間の補正処理が行われているサブＡ／Ｄ変換器のサンプリング期間において、第１のサンプリング回路および第２のサンプリング回路が出力アナログ信号のサンプリングを行う。補正処理期間以外のサンプリング期間には、第１のサンプリング回路、および第２のサンプリング回路又は第３のサンプリング回路が出力アナログ信号のサンプリングを行う。このため、補正処理期間のサンプリング期間と、補正処理期間以外のサンプリング期間とで、入力バッファの負荷インピーダンスが等しく又はほぼ等しくなる。その結果、この態様によれば、タイミング誤差の補正処理を高精度で行うことが可能になる。また、第２のサンプリング回路と第３のサンプリング回路とは、時分割で交互に出力アナログ信号のサンプリングを行う。このため、第２のサンプリング回路及び第３のサンプリング回路の制御設計を容易に行うことができる。
【００４１】
本開示のさらに別の態様に係るＡ／Ｄ変換器は、アナログ信号入力し、出力アナログ信号を出力する入力バッファと、前記入力バッファの出力側にそれぞれ接続され、連続するＮ個（Ｎは２以上の整数）のサンプリング期間において前記出力アナログ信号のサンプリングを順に行うＮ個（Ｎは２以上の整数）の第１のサンプリング回路を含むＮ個のサブＡ／Ｄ変換器と、前記入力バッファの出力側に接続され、前記Ｎ個の第１のサンプリング回路の補正を行うための補正処理期間において、補正処理が行われている第１のサンプリング回路と同じサンプリング期間に前記出力アナログ信号のサンプリングを行い、前記補正処理期間以外の動作期間において、連続するＮ個のサンプリング期間において前記出力アナログ信号のサンプリングを行う第２のサンプリング回路を含む参照Ａ／Ｄ変換器と、を備えている。
【００４２】
この態様では、補正処理期間の補正処理がされているサブＡ／Ｄ変換器のサンプリング期間にも、補正処理期間以外のサンプリング期間にも、第１のサンプリング回路および第２のサンプリング回路が出力アナログ信号のサンプリングを行う。このため、補正処理期間のサンプリング期間と、補正処理期間以外の例えばＡ／Ｄ変換の信号処理が行われているサンプリング期間とで、入力バッファの負荷インピーダンスが等しくなる。その結果、この態様によれば、タイミング誤差の補正処理を高精度で行うことが可能になる。
【００４３】
上記態様において、前記第２のサンプリング回路は、前記出力アナログ信号のサンプリングを行うためのサンプリングスイッチを備え、前記補正処理期間以外の動作期間において、前記サンプリングスイッチは導通されたままであってもよい。
【００４４】
この態様では、補正処理期間以外の動作期間に、第２のサンプリング回路のサンプリングスイッチは、導通されたままである、このため、第２のサンプリング回路のサンプリングスイッチの制御設計を容易に行うことができる。
【００４５】
（実施の形態）
以下、本開示の実施の形態を、図面を参照して詳しく説明する。なお、図中、同一または相当部分には同一の符号を付し、その説明は繰り返さない。
【００４６】
近年、その電力効率の高さから逐次比較型（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）Ａ／Ｄ変換器が注目されている。以下では、サブＡ／Ｄ変換器の例として、逐次比較型Ａ／Ｄ変換器を用いて説明する。
【００４７】
図３は、基本的な逐次比較型Ａ／Ｄ変換器１００の回路構成を示す図である。逐次比較型Ａ／Ｄ変換器１００は、サンプリング器１０６と、制御器１０７とを備える。サンプリング器１０６は、スイッチ１０１と、容量ＤＡ変換回路１０２とを含む。制御器１０７は、比較器１０３と、逐次比較制御回路１０４と、シリアル−パラレル変換部１０５とを含む。
【００４８】
スイッチ１０１は、アナログ入力電圧信号（以下、単にアナログ入力信号とよぶ。）をサンプリングする。容量ＤＡ変換回路１０２は、バイナリー（２のべき乗）比率で容量値が順に重み付けされた容量アレイＣＡと、デジタル入力信号に応じてアナログ入力信号を参照電圧ＶＨおよびＶＬ（但し、ＶＨ＞ＶＬ）の何れか一方に選択的に接続するスイッチアレイＳＡとから構成される。比較器１０３は、二つの入力電圧信号を比較する。容量アレイＣＡは、例えば、互いに異なる容量の複数のキャパシタを備える。複数のキャパシタのうちの一つのキャパシタは、そのキャパシタの次に小さいキャパシタの２倍の容量を有する。逐次比較制御回路１０４は、比較結果に基づき次ビットの比較対象電圧を生成するために、容量ＤＡ変換回路１０２のデジタル入力信号を制御する。シリアル−パラレル変換部１０５は、比較結果を多ビットに変換する。
【００４９】
図３の逐次比較型Ａ／Ｄ変換器１００の動作を以下に説明する。まず、スイッチ１０１を導通状態にして、一定時間後にスイッチ１０１を開放状態にする。これによって、アナログ入力信号のサンプリング電圧信号が容量ＤＡ変換回路１０２に入力される。このとき、容量ＤＡ変換回路１０２のデジタル入力信号には、初期値として参照電圧の中間値が与えられている。つまり、入力電圧信号は、最初、（ＶＨ−ＶＬ）／２の電圧との比較を行うことになり、その大小関係が比較器１０３により判定される。換言すれば、スイッチ１０１が導通状態となって一定時間後に開放状態となることによって、容量ＤＡ変換回路１０２はアナログ入力信号をサンプリングする。サンプリングされたアナログ入力信号と（ＶＨ−ＶＬ）／２の電圧との比較が行われ、その比較に基づく判定結果が比較器１０３から出力される。
【００５０】
その後は、比較結果を基に、逐次比較制御回路１０４により２分探索で容量ＤＡ変換回路１０２を動作させながら、参照電圧と入力電圧信号との比較動作が最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで行われる。各比較判定結果は、シリアル−パラレル変換部１０５により、ＭＳＢ〜ＬＳＢの多ビットのＡ／Ｄ変換値として出力される。換言すれば、サンプリングされたアナログ入力信号と参照電圧との比較が順次行われ、その比較に基づく判定結果が比較器１０３から出力される。この様に、サンプリング器１０６は、アナログ入力信号をサンプリングする。また、サンプリング器１０６は、ＤＡ変換動作を行う。制御器１０７は、サンプリング器１０６の出力をデジタル信号に変換する。
【００５１】
図４は、本開示の実施の形態に係るタイムインターリーブＡ／Ｄ変換器２００の回路構成を示す図である。図４のタイムインターリーブＡ／Ｄ変換器２００は、入力側に増幅器が接続された状態で、Ａ／Ｄ変換の信号処理を行いつつバックグラウンドでタイミング誤差の補正処理を高精度に行う。
【００５２】
タイムインターリーブＡ／Ｄ変換器２００は、増幅器２０１と、サブＡ／Ｄ変換部２１０と、参照Ａ／Ｄ変換器２１１と、制御部２０８と、ダミーサンプリング回路２０４と、ロジック部２０７とを備える。
【００５３】
増幅器２０１は、例えば入力抵抗が高抵抗で、かつ出力インピーダンスが低いオペアンプである。増幅器２０１は、外部から入力されるアナログ入力信号を出力アナログ信号として出力する。アナログ入力信号として、無線通信分野では、数百ＭＨｚ以上の広帯域信号を扱う。また、アナログ入力信号を数ＧＨｚの高周波数でサンプリングする必要がある。また、アナログ入力信号の振幅が小さいシステムも多く、その場合は、増幅器２０１は、信号ゲインが１を超える値を持つ増幅器の構成にしてもよい。すなわち、図４の増幅器２０１は、信号ゲインが１を超える値でアナログ入力信号を増幅するものであってもよく、信号ゲインが１でアナログ入力信号を増幅せずに入力バッファとして機能するものであってもよい。換言すれば、増幅器２０１は、信号ゲインが１又は１を超える入力バッファである。よって本明細書および図面において入力バッファ２０１と記載する場合がある。
【００５４】
サブＡ／Ｄ変換部２１０は、Ｎ個（Ｎは２以上の整数）のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）を含む。サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）は、それぞれ、サンプリング器ＳＰ（０）〜ＳＰ（Ｎ−１）と、制御器ＣＣ（０）〜ＣＣ（Ｎ−１）とを含む。サンプリング器ＳＰ（０）〜ＳＰ（Ｎ−１）は、それぞれ、図３のサンプリング器１０６と同一構成を有する。制御器ＣＣ（０）〜ＣＣ（Ｎ−１）は、それぞれ、図３の制御器１０７と同一構成を有する。すなわち。サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）は、それぞれ、例えば図３に示した逐次比較型Ａ／Ｄ変換器１００である。
【００５５】
参照Ａ／Ｄ変換器２１１は、サンプリング器２０３と、制御器２０５とを含む。サンプリング器２０３は、図３のサンプリング器１０６と同一構成を有する。制御器２０５は、図３の制御器１０７と同一構成を有する。すなわち、参照Ａ／Ｄ変換器２１１は、例えば図３に示した逐次比較型Ａ／Ｄ変換器１００である。したがって、サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）と、参照Ａ／Ｄ変換器２１１とは、同じ回路で構成することができる。
【００５６】
ダミーサンプリング回路２０４は、サンプリング器ＤＳ０，ＤＳ１を含む。サンプリング器ＤＳ０，ＤＳ１は、それぞれ、図３に示した逐次比較型Ａ／Ｄ変換器１００のサンプリング器１０６と同一構成を有する。なお、図４では、ダミーサンプリング回路２０４は、２個のサンプリング器ＤＳ０，ＤＳ１を備えている。代替的に、ダミーサンプリング回路２０４は、１個のサンプリング器ＤＳ０のみを備える構成であってもよい。制御部２０８がサンプリング器ＤＳ０，ＤＳ１のスイッチアレイＳＡのオン／オフ制御をしてもよい。
【００５７】
これらのサンプリング器ＳＰ（０）〜ＳＰ（Ｎ−１）と、サンプリング器２０３と、サンプリング器ＤＳ０，ＤＳ１とは、増幅器２０１の出力ノードに接続されている。これによって、アナログ入力信号は、増幅器２０１を介して、出力アナログ信号として、サンプリング器ＳＰ（０）〜ＳＰ（Ｎ−１）、サンプリング器２０３、サンプリング器ＤＳ０，ＤＳ１に、それぞれ入力される。
【００５８】
制御部２０８は、例えば位相ロックループ（ＰＬＬ）を含み、周波数Ｆｓの動作クロック信号ＣＬＫ（図６）を生成する。制御部２０８は、例えば分周器を含み、動作クロック信号ＣＬＫを分周して、周波数Ｆｓ／Ｎの分周クロック信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１），ＣＬＫＲＥＦＡＤ，ＣＬＫＤＳ０（図６）を生成する。
【００５９】
生成された分周クロック信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１）は、それぞれ、サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）に入力される。生成された分周クロック信号ＣＬＫＲＥＦＡＤは、参照Ａ／Ｄ変換器２１１に入力される。生成された分周クロック信号ＣＬＫＤＳ０は、ダミーサンプリング回路２０４に入力される。以下では、「分周クロック信号」は、単に「クロック信号」とも称される。
【００６０】
ロジック部２０７は、サブＡ／Ｄ変換部２１０の出力データと参照Ａ／Ｄ変換器２１１の出力データとの比較を行う。複数回の比較結果のデータをロジック部２０７で得て例えば平均値を算出することにより、サブＡ／Ｄ変換部２１０の出力データと参照Ａ／Ｄ変換器２１１の出力データとの誤差やサンプリングのタイミング誤差の値が計算される。これらの誤差の計算は、例えば、ロジック部２０７が行う。また、制御部２０８は、計算された誤差に応じて、分周クロック信号の位相を調整する。すなわち、ロジック部２０７および制御部２０８は、サブＡ／Ｄ変換部２１０のサンプリング回路ＳＰ（０）〜ＳＰ（Ｎ−１）の補正処理を行う。
【００６１】
本実施形態において、サンプリング器ＳＰ（０）〜ＳＰ（Ｎ−１）は、Ｎ個の第１のサンプリング回路の一例に相当し、サンプリング器２０３は、第２のサンプリング回路の一例に相当し、ダミーサンプリング回路２０４は、第３のサンプリング回路の一例に相当する。
【００６２】
図５は、ダミーＡ／Ｄ変換器２１２の回路構成を示す図である。タイムインターリーブＡ／Ｄ変換器２００は、図４に破線で示されるように、ダミーサンプリング回路２０４と制御器ＤＣ０，ＤＣ１とを含むダミーＡ／Ｄ変換器２１２を備えるようにしてもよい。なお、サンプリング器ＤＳ１は、図５に示されるサンプリング器ＤＳ０と同一構成を有し、制御器ＤＣ１は、図５に示される制御器ＤＣ０と同一構成を有する。
【００６３】
図５に示されるように、ダミーＡ／Ｄ変換器２１２の制御器ＤＣ０，ＤＣ１は、それぞれ、少なくともアナログ入力信号の配線の寄生成分と負荷容量とが参照Ａ／Ｄ変換器２１１と等しくなるように、配線部と比較器１０３とを含んでもよい。
【００６４】
さらに、ダミーＡ／Ｄ変換器２１２として、参照Ａ／Ｄ変換器２１１と同じ回路、すなわち逐次比較制御回路１０４とシリアル−パラレル変換部１０５とを配置してもよい。この場合には、ダミーサンプリング回路２０４の周辺の配線パターンをサンプリング器２０３の周辺の配線パターンと同一又は同様にすることができ、回路周辺の配線の面積率で変動する容量ＤＡ変換回路１０２の容量値の誤差を抑制することができる。この際、ダミーＡ／Ｄ変換器２１２の出力データは使用されないため、逐次比較制御回路１０４などのロジック部については動作を停止してもよい。これにより、低電力化が可能である。
【００６５】
次に、タイムインターリーブＡ／Ｄ変換器２００の動作とダミーサンプリング回路２０４の作用について説明する。
【００６６】
図６は、タイムインターリーブＡ／Ｄ変換器２００の動作を表すタイミングチャートと、各サンプリング期間における各スイッチ１０１の導通状態を説明する回路図とを示す。
【００６７】
タイムインターリーブＡ／Ｄ変換器２００の動作クロック信号ＣＬＫの周波数はＦｓになっている。この動作クロック信号ＣＬＫに対し、サブＡ／Ｄ変換部２１０に含まれるＮ個のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）は、それぞれ、周波数Ｆｓ／Ｎの分周クロック信号ＣＬＫＡＤ（０）〜ＡＤ（Ｎ−１）に基づき動作する。参照Ａ／Ｄ変換器２１１は、周波数Ｆｓ／Ｎの分周クロック信号ＣＬＫＲＥＦＡＤに基づき動作する。ダミーサンプリング回路２０４のサンプリング器ＤＳ０は、周波数Ｆｓ／Ｎの分周クロック信号ＣＬＫＤＳ０に基づき動作する。
【００６８】
図６において、各分周クロック信号のＨｉｇｈ期間がサンプリング期間を示す。この分周クロック信号のＨｉｇｈ期間で、各サンプリング器ＳＰ（０）〜ＳＰ（Ｎ−１），２０３，ＤＳ０のスイッチ１０１が導通する。これによって、増幅器２０１は、容量ＤＡ変換回路１０２の容量を駆動する。
【００６９】
これらの各サンプリング期間は、クロック信号の重なりにより複数のサンプリング容量が接続された時の増幅器２０１の特性劣化又はサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）の間のノイズ干渉を防ぐため、図６に示されるようにノンオーバーラップクロック信号にしてもよい。
【００７０】
図６では、サブＡ／Ｄ変換部２１０のうち、サブＡ／Ｄ変換器ＡＤ（０），ＡＤ（１）のタイミング誤差を補正している状態が示されている。まず、サブＡ／Ｄ変換器ＡＤ（０）を対象とした補正期間ＴＰ０においてサブＡ／Ｄ変換器ＡＤ（０）の補正処理を行う。即ち、補正期間ＴＰ０では、参照Ａ／Ｄ変換器２１１のサンプリングのクロック信号ＣＬＫＲＥＦＡＤは、サブＡ／Ｄ変換器ＡＤ（０）のサンプリング器ＳＰ（０）のサンプリング期間でＨｉｇｈとなる。これにより、参照Ａ／Ｄ変換器２１１のサンプリング器２０３は、サブＡ／Ｄ変換器ＡＤ（０）のサンプリング器ＳＰ（０）と同時にサンプリングを行う。
【００７１】
この時、サブＡ／Ｄ変換器ＡＤ（０）と参照Ａ／Ｄ変換器２１１とは、増幅器２０１の同一出力ノードに接続されているため、サンプリングするアナログ入力信号が同一になる。そのため、サンプリング器ＳＰ（０）のサンプリングのタイミングとサンプリング器２０３のサンプリングのタイミングが同じであれば、サンプリング器ＳＰ（０）でサンプリングされた信号はサンプリング器２０３でサンプリングされた信号と同じになる。制御器２０５およびＣＣ（０）は、これらのサンプリングされた信号に対してＡ／Ｄ変換動作を行う。サブＡ／Ｄ変換器ＡＤ（０）の補正のためのサンプリングおよびＡ／Ｄ変換は複数回行われてもよい。すなわち、制御部２０８は、補正期間ＴＰ０において、サブＡ／Ｄ変換器ＡＤ（０）の複数回の出力信号の誤差の平均値を算出してもよい。そして、制御部２０８は、出力信号に差が無くなるように、サブＡ／Ｄ変換器ＡＤ（０）のクロック信号ＣＬＫＡＤ（０）の位相調整を行う。
【００７２】
図６に示したように、サブＡ／Ｄ変換器ＡＤ（０）のサンプリング期間Φ０では、増幅器２０１は、サブＡ／Ｄ変換器ＡＤ（０）の容量ＤＡ変換回路１０２と参照Ａ／Ｄ変換器２１１の容量ＤＡ変換回路１０２とにスイッチ１０１を介して導通している。したがって、増幅器２０１は、２つの容量ＤＡ変換回路１０２を駆動する必要がある。
【００７３】
次に、サブＡ／Ｄ変換器ＡＤ（１）のサンプリング期間Φ１では、サブＡ／Ｄ変換器ＡＤ（１）のサンプリング器ＳＰ（１）のスイッチ１０１に加えて、ダミーサンプリング回路２０４のサンプリング器ＤＳ（０）のスイッチ１０１を同時に導通する。すなわち、制御部２０８は、サンプリング期間Φ１において、クロック信号ＣＬＫＡＤ（１）に加えて、クロック信号ＣＬＫＤＳ０をＨｉｇｈにする。このＨｉｇｈ期間によりスイッチ１０１がオンにされる。これにより、増幅器２０１は、２つの容量ＤＡ変換回路１０２を駆動する。
【００７４】
これにより、サブＡ／Ｄ変換器ＡＤ（０）のサンプリング期間Φ０（即ち、補正処理時）とサブＡ／Ｄ変換器ＡＤ（１）のサンプリング期間Φ１（即ち、信号処理時）とで、増幅器２０１の負荷インピーダンスを同一又は同様にすることができる。その結果、両サンプリング期間Φ０，Φ１において、増幅器２０１によるサンプリング動作の収束性が等しくなることが期待される。
【００７５】
また、同様に、参照Ａ／Ｄ変換器２１１がサンプリングを行っていない（Ｎ−１）個のサンプリング期間の全てにおいてダミーサンプリング回路２０４のサンプリング器ＤＳ（０）のスイッチ１０１を導通させる。これによって、Ｎ個のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）がサンプリングする全てのサンプリング期間において、増幅器２０１に対する負荷インピーダンスを一定化することができ、増幅器２０１の特性が、補正処理時と信号処理時とで変化するのを抑制することができる。
【００７６】
続いて、サブＡ／Ｄ変換器ＡＤ（１）のクロック信号ＣＬＫＡＤ（１）を補正する補正期間ＴＰ１でも同様の処理が行われる。すなわち、ダミーサンプリング回路２０４のサンプリング器ＤＳ０のスイッチ１０１は、クロック信号ＣＬＫＡＤ（１）に対応するサンプリング期間Φ１１以外の（Ｎ−１）個のサンプリング期間で導通する。また、サンプリング期間Φ１１以外の（Ｎ−１）個のサンプリング期間では、サブＡ／Ｄ変換器ＡＤ（０）およびＡＤ（２）〜ＡＤ（Ｎ−１）のスイッチ１０１が順に導通する。また、サンプリング期間Φ１１では、参照Ａ／Ｄ変換器２１１およびサブＡ／Ｄ変換器ＡＤ（０）のスイッチ１０１が導通する。これによって、増幅器２０１の特性が、補正処理時と信号処理時とで変化するのを抑制することができる。同様に、サブＡ／Ｄ変換器ＡＤ（２）〜ＡＤ（Ｎ−１）の補正処理が行われる。これにより、参照Ａ／Ｄ変換器２１１を用いて、信号処理のバックグラウンドで補正処理を行う場合も、高精度なタイミング誤差の補正結果を得るのと同時に、高精度なＡ／Ｄ変換結果を得ることができる。
【００７７】
＜サンプリング回路の変形例＞
図６の動作では、ダミーサンプリング回路２０４のサンプリング器ＤＳ０は、クロック信号ＣＬＫＡＤ（１）、クロック信号ＣＬＫＡＤ（２）というように隣接したサンプリング期間Φ１，Φ２で信号レベルをＨｉｇｈにさせている。この場合、パルス信号の立下りエッジの確保及びノンオーバーラップ期間の確保等を含めたハードウェア及びソフトウェアを含む制御設計の難易度が高い。
【００７８】
そこで、図４に示されるように、ダミーサンプリング回路２０４は、増幅器２０１の出力に接続されたサンプリング器ＤＳ１をさらに備えてもよい。そして、図７に示されるように、隣接するサンプリング期間でサンプリング器ＤＳ０とサンプリング器ＤＳ１とを交互に動作させてもよい。これにより、サンプリング器ＤＳ０，ＤＳ１の制御設計を容易にすることができる。
【００７９】
図７は、ダミーサンプリング回路２０４の２つのサンプリング器ＤＳ０，ＤＳ１を動作させた場合を示すタイミングチャートである。
【００８０】
サブＡ／Ｄ変換器ＡＤ（０）を補正している補正期間ＴＰ０において、サブＡ／Ｄ変換器ＡＤ（０）のサンプリング期間Φ０では、サブＡ／Ｄ変換器ＡＤ（０）のスイッチ１０１と参照Ａ／Ｄ変換器２１１のスイッチ１０１とが導通している。図７に示されるように、サブＡ／Ｄ変換器ＡＤ（０）のクロック信号ＣＬＫＡＤ（０）と、参照Ａ／Ｄ変換器２１１のクロック信号ＣＬＫＲＥＦＡＤとが、Ｈｉｇｈになっており、このＨｉｇｈ期間によりスイッチ１０１が導通する。
【００８１】
次に、サブＡ／Ｄ変換器ＡＤ（１）のサンプリング期間Φ１では、サブＡ／Ｄ変換器ＡＤ（１）のスイッチ１０１にと、ダミーサンプリング回路２０４のサンプリング器ＤＳ０のスイッチ１０１とは、同時に導通する。図７に示されるように、サブＡ／Ｄ変換器ＡＤ（１）のクロック信号ＣＬＫＡＤ（１）と、サンプリング器ＤＳ０のクロック信号ＣＬＫＤＳ０とが、Ｈｉｇｈになっており、このＨｉｇｈ期間によりスイッチ１０１が導通する。
【００８２】
次に、サブＡ／Ｄ変換器ＡＤ（２）のサンプリング期間Φ２では、サブＡ／Ｄ変換器ＡＤ（１）のスイッチ１０１と、ダミーサンプリング回路２０４のサンプリング器ＤＳ１のスイッチ１０１とは、同時に導通する。図７に示されるように、サブＡ／Ｄ変換器ＡＤ（２）のクロック信号ＣＬＫＡＤ（２）と、サンプリング器ＤＳ１のクロック信号ＣＬＫＤＳ１とが、Ｈｉｇｈになっており、このＨｉｇｈ期間によりスイッチ１０１が導通する。
【００８３】
このように、図７の動作では、ダミーサンプリング回路２０４の２つのサンプリング器ＤＳ０，ＤＳ１を時分割で交互に導通させている。これによって、Ｎ個のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）の全てのサンプリング期間において、増幅器２０１の出力側における負荷インピーダンスを一定化することができ、増幅器２０１の特性が、補正処理時と信号処理時とで変化するのを抑制することができる。
【００８４】
サブＡ／Ｄ変換器ＡＤ（１）を補正している補正期間ＴＰ１においては、サブＡ／Ｄ変換器ＡＤ（１）のサンプリング期間Φ１１には、参照Ａ／Ｄ変換器２１１がサンプリングを行う。また、そのほかの（Ｎ−１）個のサブＡ／Ｄ変換器のサンプリング期間では、ダミーサンプリング回路２０４の２つのサンプリング器ＤＳ０，ＤＳ１が交互にサンプリングを行う。これによって、補正期間ＴＰ１においても、補正期間ＴＰ０と同様の効果が得られる。
【００８５】
図７の構成では、ダミーサンプリング回路２０４においてサンプリング動作を行うことによって、参照Ａ／Ｄ変換器２１１のサンプリングノイズなどを含めてＮ個のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）を駆動する条件を同一又は同様にすることが可能である。また、ダミーサンプリング回路２０４が２つのサンプリング器ＤＳ０，ＤＳ１を備えることにより、クロック信号の制約が緩和されるため、制御設計の容易化が可能である。しかし、ダミーサンプリング回路２０４のサンプリング器の個数の増加により、１つのサンプリング器ＤＳ０を備える図６の構成に比べて、回路の面積が増加する。
【００８６】
＜ダミーサンプリング回路の導通方法の変形例＞
図８は、ダミーサンプリング回路２０４のサンプリング器ＤＳ０の図６と異なる動作例を示すタイミングチャートである。図８に示されるように、ダミーサンプリング回路２０４のサンプリング器ＤＳ０を駆動する分周クロック信号ＣＬＫＤＳ０は、参照Ａ／Ｄ変換器２１１のサンプリング期間ΦＲＥＦを除いて常にＨｉｇｈ期間とされてもよい。すなわち、サンプリング器ＤＳ０のスイッチ１０１は、参照Ａ／Ｄ変換器２１１のサンプリング期間ΦＲＥＦを除いて常に導通されてもよい。
【００８７】
この場合、参照Ａ／Ｄ変換器２１１のサンプリング期間ΦＲＥＦでは、サブＡ／Ｄ変換部２１０と参照Ａ／Ｄ変換器２１１とで、サンプリングが同時に行われる。また、サンプリング期間ΦＲＥＦ以外のサンプリング期間では、サブＡ／Ｄ変換部２１０とダミーサンプリング回路２０４とで、サンプリングが同時に行われる。
【００８８】
したがって、それぞれのサンプリング期間において、増幅器２０１には、容量ＤＡ変換回路１０２が２つずつ接続される。このため、全てのサンプリング期間において、増幅器２０１の負荷インピーダンスを同一又は同様にする効果が得られる。
【００８９】
なお、ダミーサンプリング回路２０４では、実際にはＡ／Ｄ変換動作は行われない。このため、サンプリングクロックのノイズなどが参照Ａ／Ｄ変換器２１１とは異なる。しかし、図１の比較例において増幅器を備えた場合の特性変動と比較すると、その影響は小さく、増幅器２０１の負荷インピーダンスを同一又は同様にする効果が得られる。
【００９０】
また、図８の動作例では、サンプリング器ＤＳ０のクロック信号ＣＬＫＤＳ０において、図６に示されるようなノンオーバーラップなどの設計が不要である。よって、ダミーサンプリング回路２０４のサンプリング器ＤＳ０のクロック信号の制御を簡易化することができる。
【００９１】
以上のように、本実施形態によると、参照Ａ／Ｄ変換器２１１を用いて、信号処理のバックグラウンドでタイミング誤差の補正処理を行いながら、ダミーサンプリング回路２０４のサンプリング器ＤＳ０でサンプリングを行っている。これにより、タイムインターリーブＡ／Ｄ変換器の入力インピーダンスを一定化することができる。その結果、前段に増幅器２０１を接続した場合でも、高精度なタイムインターリーブＡ／Ｄ変換器を提供することができる。
【００９２】
＜本実施形態の効果＞
図９Ａは、比較例によるシミュレーション結果を示す図である。図９Ｂは、本実施形態によるシミュレーション結果を示す図である。図９Ａ、図９Ｂにおいて、縦軸は電力（ｄＢ）を表し、横軸は周波数（ＭＨｚ）を表す。
【００９３】
図９Ａは、図１に示した比較例に係る構成で、図２のようにＮ個のサブＡ／Ｄ変換器のうちの一つに対して参照Ａ／Ｄ変換器による補正処理を行いながら同時に信号処理を行った場合のＡ／Ｄ変換結果に対して高速フーリエ変換（ＦＦＴ）を行った波形を示す。また、図９Ｂは、本実施形態の構成（すなわちダミーサンプリング回路２０４を備える構成）において、バックグラウンドで補正処理を行いつつ信号処理を行った場合のＡ／Ｄ変換結果に対してＦＦＴを行った波形を示す。図９Ａおよび図９Ｂの例では、各サブＡ／Ｄ変換器の解像度が９ｂｉｔ、動作周波数が１２５ＭＨｚ、サブＡ／Ｄ変換器の数Ｎが１６としてシミュレーションを実施した。
【００９４】
図９Ａでは、１６個のサブＡ／Ｄ変換器のサンプリング期間のうち一つのサンプリング期間だけ、参照Ａ／Ｄ変換器の容量ＤＡ変換回路が駆動される。このため、このサンプリング期間における増幅器の負荷容量が大きくなる。その結果、サンプリング波形の収束が遅れる。これにより、図９Ａに示されるように、Ｆｓ／Ｎ＊ｋ±Ｆｉｎの周波数でスプリアス信号の増大が確認できる。
【００９５】
図９Ｂでは、ダミーサンプリング回路２０４により、全てのサンプリング期間において増幅器２０１の負荷インピーダンスが同一又は同様となる。このため、図９Ａに比べてスプリアス信号が減少しており、比較例に対する実施形態の改善効果が表れている。図９Ｂの例では、タイムインターリーブＡ／Ｄ変換器の重要な特性指標である有効ビット数ＥＮＯＢが、図９Ａの６．１ビットから８ビットと大きく改善した。
【００９６】
＜タイミング誤差の補正処理とＡ／Ｄ変換の信号処理とを別々に行う場合＞
ここまでの実施の形態では、信号処理を行いながらバックグラウンドで補正処理を行う動作が説明された。しかし、バックグラウンドで補正処理を行う場合には、アナログ入力信号を参照信号として補正処理が行われる。補正の実施には、ある程度連続したＡ／Ｄ変換器の出力コードと、そのデータ数とが必要である。このため、補正結果を確定することが可能か否か、または補正結果を確定するまでに必要な補正処理時間が、システムから得られるアナログ入力信号に依存する。その場合には、アナログ入力信号の品質が保証できないアプリケーションなど、本実施の形態のタイムインターリーブＡ／Ｄ変換器２００を使用することができない事例も考えられる。
【００９７】
そこで、Ａ／Ｄ変換の信号処理を行う信号処理期間とは別に、タイミング誤差の補正処理を行う補正処理期間を設けてもよい。この場合には、高精度ＤＡ変換回路、又は別の参照信号を生成するシステムから参照信号を入力し、タイミング誤差の補正処理を実施してもよい。すなわち、Ａ／Ｄ変換器２００は、さらに、補正処理を行うための参照信号を生成する信号生成器を備えていてもよい。また、Ａ／Ｄ変換器２００は、補正処理を行うための参照信号を外部から入力する入力端子を備えていてもよい。
【００９８】
信号処理を行わずにタイミング誤差の補正処理を実施する場合には、参照Ａ／Ｄ変換器２１１でＮ個のサブＡ／Ｄ変換器を順次補正している間は、補正していないサブＡ／Ｄ変換器の出力データを使用しなくてもよい。そのため、補正中は、前述の増幅器２０１の負荷インピーダンスの変動が課題にならない。
【００９９】
しかし、ダミーサンプリング回路２０４を備えない場合には、増幅器２０１は、補正処理時には、サブＡ／Ｄ変換器と参照Ａ／Ｄ変換器２１１との二つの容量ＤＡ変換回路１０２を駆動する。一方、信号処理時には、増幅器２０１は、Ｎ個のサブＡ／Ｄ変換器の容量ＤＡ変換回路１０２を一つずつ順次駆動する。このため、補正処理時と信号処理時とで、増幅器２０１の負荷インピーダンスが異なることになる。
【０１００】
増幅器の高周波特性は、負荷インピーダンスに対して線形ではない場合も多い。このため、補正処理を行う期間に計算したサンプリングのタイミング誤差の補正値が、負荷インピーダンスの差に起因して、信号処理時には最適な補正値ではなくなる場合がある。そこで、これらの課題を解決し、高精度なタイムインターリーブＡ／Ｄ変換器を得るために、次のような手段を講じてもよい。
【０１０１】
図１０は、補正処理期間ＴＣ０の動作例を示すタイミングチャートである。図１１は、信号処理期間ＴＳ０の動作例を示すタイミングチャートである。なお、図１０、図１１の動作を行うＡ／Ｄ変換器２００の構成は、例えば、図４において、ダミーサンプリング回路２０４がサンプリング器ＤＳ０のみを備える構成である。
【０１０２】
図１０に示されるように、補正処理期間ＴＣ０において、分周クロック信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１）は、動作クロック信号ＣＬＫの１周期に同期して、順次、Ｈｉｇｈになる。また、分周クロック信号ＣＬＫＲＥＦＡＤは、図６〜図８と同様に、補正対象のサブＡ／Ｄ変換器の分周クロック信号のＨｉｇｈに対応してＨｉｇｈになっている。これによって、補正処理期間ＴＣ０では、補正対象のサブＡ／Ｄ変換器のサンプリング期間において、増幅器２０１は、サブＡ／Ｄ変換器と参照Ａ／Ｄ変換器２１１との二つの容量ＤＡ変換回路１０２を駆動する。この様に、制御部２０８は、補正処理期間ＴＣ０において、サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）の補正処理を順次行う。
【０１０３】
図１１に示されるように、信号処理期間ＴＳ０においても、分周クロック信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１）は、動作クロック信号ＣＬＫの１周期に同期して、順次、Ｈｉｇｈになる。また、これらのＨｉｇｈ期間に同期して、分周クロック信号ＣＬＫＲＥＦＡＤと、分周クロック信号ＣＬＫＤＳ０とが、交互にＨｉｇｈになっている。
【０１０４】
これによって、信号処理期間ＴＳ０には、ダミーサンプリング回路２０４のサンプリング器ＤＳ０のスイッチ１０１と参照Ａ／Ｄ変換器２１１のサンプリング器２０３のスイッチ１０１とが、各サンプリング期間において交互に導通している。これにより、増幅器２０１は、信号処理期間ＴＳ０のＮ個のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）のサンプリング期間において、常に２つの容量ＤＡ変換回路１０２を駆動する。
【０１０５】
図１０、図１１に示される動作によって、補正処理期間ＴＣ０と信号処理期間ＴＳ０とで、増幅器２０１に対する負荷インピーダンスを一定化することができ、高精度なＡ／Ｄ変換結果を得ることができる。
【０１０６】
＜変形例＞
図１２は、信号処理期間ＴＳ０における別の動作例を示すタイミングチャートである。図１３は、信号処理期間ＴＳ０における更に別の動作例を示すタイミングチャートである。なお、図１２、図１３の動作を行うＡ／Ｄ変換器２００の構成は、例えば、図４において、ダミーサンプリング回路２０４を備えない構成である。このように、本開示では、ダミーサンプリング回路２０４を省略してもよい。また、図１２、図１３の場合の補正処理期間ＴＣ０の動作は、図１０に示される動作と同じである。
【０１０７】
図１２に示されるように、信号処理期間ＴＳ０には、分周クロック信号ＣＬＫＡＤ（０）〜ＣＬＫＡＤ（Ｎ−１）は、動作クロック信号ＣＬＫの１周期に同期して、順次、Ｈｉｇｈになっている。また、これらのＨｉｇｈ期間に同期して、分周クロック信号ＣＬＫＲＥＦＡＤは、Ｈｉｇｈになっている。
【０１０８】
このように、図１２の信号処理期間ＴＳ０では、参照Ａ／Ｄ変換器２１１のサンプリング器２０３のみを用いて、Ｎ個のサブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）の全てのサンプリング期間において、サンプリングを行っている。
【０１０９】
図１２の動作によって、信号処理期間ＴＳ０には、補正処理期間ＴＣ０と同様に、増幅器２０１は、サブＡ／Ｄ変換器と参照Ａ／Ｄ変換器２１１との二つの容量ＤＡ変換回路１０２を駆動する。
【０１１０】
図１３に示される信号処理期間ＴＳ０では、分周クロック信号ＣＬＫＲＥＦＡＤは、常にＨｉｇｈになっている。これによって、参照Ａ／Ｄ変換器２１１のサンプリング器２０３のスイッチ１０１は、常に導通状態にされている。その結果、図１３の動作によっても、図１２の動作と同様に、信号処理期間ＴＳ０には、増幅器２０１は、サブＡ／Ｄ変換器と参照Ａ／Ｄ変換器２１１との二つの容量ＤＡ変換回路１０２を駆動する。図１３に示される動作では、図１２に示される動作に比べて、信号処理期間ＴＳ０における分周クロック信号ＣＬＫＲＥＦＡＤの制御が容易になるという効果がある。
【０１１１】
上記実施の形態では、便宜上、サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）は、逐次比較型Ａ／Ｄ変換器であるとしたが、これに限定されない。サブＡ／Ｄ変換器ＡＤ（０）〜ＡＤ（Ｎ−１）は、パイプライン型Ａ／Ｄ変換器、フラッシュ型Ａ／Ｄ変換器など、クロック信号で離散的に動作する別の方式のＡ／Ｄ変換器であってもよい。
【０１１２】
本開示において、ユニット、デバイス、部の全部又は一部、又は図１、３および４〜６に示されるブロック図の機能ブロックの全部又は一部は、半導体装置、半導体集積回路（ＩＣ）、又はＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）を含む一つ又は複数の電子回路によって実行されてもよい。ＬＳＩ又はＩＣは、一つのチップに集積されてもよいし、複数のチップを組み合わせて構成されてもよい。例えば、記憶素子以外の機能ブロックは、一つのチップに集積されてもよい。ここでは、ＬＳＩやＩＣと呼んでいるが、集積の度合いによって呼び方が変わり、システムＬＳＩ、ＶＬＳＩ（ｖｅｒｙ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）、若しくはＵＬＳＩ（ｕｌｔｒａ  ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）  と呼ばれるものであってもよい。  ＬＳＩの製造後にプログラムされる、Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ  （ＦＰＧＡ）、又はＬＳＩ内部の接合関係の再構成又はＬＳＩ内部の回路区画のセットアップができるｒｅｃｏｎｆｉｇｕｒａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅも同じ目的で使うことができる。
【０１１３】
さらに、ユニット、デバイス、部の、全部又は一部の機能又は操作は、ソフトウエア処理によって実行することが可能である。この場合、ソフトウエアは一つ又は複数のＲＯＭ、光学ディスク、ハードディスクドライブ、などの非一時的記録媒体に記録され、ソフトウエアが、処理装置（ｐｒｏｃｅｓｓｏｒ）によって実行された場合に、ソフトウエアは、ソフトウエア内の特定の機能を、処理装置（ｐｒｏｃｅｓｓｏｒ）と周辺のデバイスに実行させる。システム又は装置は、ソフトウエアが記録されている一つ又は一つ以上の非一時的記録媒体、処理装置（ｐｒｏｃｅｓｓｏｒ）、及び必要とされるハードウエアデバイス、例えばインターフェース、を備えていても良い。
【産業上の利用可能性】
【０１１４】
本開示に係るタイムインターリーブＡ／Ｄ変換器は、Ａ／Ｄ変換器の前段に増幅器が接続されるシステムにおいて、高精度にタイミング誤差の補正を行い、高精度にＡ／Ｄ変換処理を行うことが可能である。信号処理のバックグラウンドでの補正が可能なアプリケーションにも、信号処理とは別に補正処理の期間を設定して参照信号を入力する補正方法にも効果があるため、さまざまな分野の製品に利用することができる。
【符号の説明】
【０１１５】
１０１  スイッチ
１０２  容量ＤＡ変換回路
１０３  比較器
２００  タイムインターリーブＡ／Ｄ変換器
２０１  増幅器
２０３  サンプリング器
２０４  ダミーサンプリング回路
２０７  ロジック部
２１０  サブＡ／Ｄ変換部
２１１  参照Ａ／Ｄ変換器
２１２  ダミーＡ／Ｄ変換器
ＡＤ（０）〜ＡＤ（Ｎ−１）  サブＡ／Ｄ変換器
ＤＳ０，ＤＳ１  サンプリング器
ＳＰ（０）〜ＳＰ（Ｎ−１）  サンプリング器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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