(57)【要約】【課題】利得を任意に設定可能であり、高速かつ高精度な増幅回路、並びにこの増幅回路を備えたＡＤ変換器、集積回路、及び無線通信装置を提供する。【解決手段】一実施形態に係る増幅回路は、サンプルホールド回路と、演算増幅器と、帰還容量と、レベルシフト回路と、を備える。サンプルホールド回路は、サンプルフェーズにおいてアナログ入力信号をサンプルするサンプル容量を備える。演算増幅器は、増幅フェーズにおいてサンプル容量にホールドされたアナログ入力信号を増幅して出力する。帰還容量は、演算増幅器の入力端子と、アナログ出力端子と、の間に接続される。レベルシフト回路は、サンプルフェーズにおいてアナログ入力信号をサンプルするレベルシフト容量を備える。レベルシフト容量は、演算増幅器の出力端子とアナログ出力端子との間に、複数縦続接続される【選択図】図１
2016213641.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号が入力されるアナログ入力端子と、
アナログ出力信号が出力されるアナログ出力端子と、
サンプルフェーズにおいて前記アナログ入力信号をサンプルし、増幅フェーズにおいてホールドするサンプル容量と、前記サンプルフェーズと前記増幅フェーズとで切り替わる複数のスイッチと、を備えるサンプルホールド回路と、
前記サンプルホールド回路に接続された入力端子と、出力端子と、を備え、前記増幅フェーズにおいて前記サンプル容量にホールドされた前記アナログ入力信号を増幅して出力する演算増幅器と、
前記演算増幅器の前記入力端子と、前記アナログ出力端子と、の間に接続された帰還容量と、
前記サンプルフェーズにおいて前記アナログ入力信号をサンプルし、前記増幅フェーズにおいてホールドするレベルシフト容量と、前記サンプルフェーズと前記増幅フェーズとで切り替わる複数のスイッチと、を備えるレベルシフト回路と、
を備え、
前記レベルシフト容量は、前記演算増幅器の前記出力端子と前記アナログ出力端子との間に、複数縦続接続される増幅回路。
【請求項２】
前記サンプル容量の容量値は、前記帰還容量のＸ（２以上の整数）倍であり、
前記レベルシフト容量は、Ｘ個縦続接続される
請求項１に記載の増幅回路。
【請求項３】
差動構成された請求項１に記載の増幅回路。
【請求項４】
前記レベルシフト回路と、前記アナログ出力端子と、の間に接続されたバッファ回路を更に備える
請求項１乃至請求項３のいずれか１項に記載の増幅回路。
【請求項５】
前記レベルシフト回路と、前記アナログ出力端子と、の間に、前記サンプルフェーズにおいて参照信号をサンプルし、前記増幅フェーズにおいてホールドする第２のレベルシフト容量と、前記サンプルフェーズと前記増幅フェーズとで切り替わる複数のスイッチと、を備える第２のレベルシフト回路をさらに備える
請求項１乃至請求項４のいずれか１項に記載の増幅回路。
【請求項６】
アナログ入力信号が入力されるアナログ入力端子と、
アナログ出力信号が出力されるアナログ出力端子と、
第１フェーズにおいて前記アナログ入力信号をサンプルし、第２フェーズにおいてホールドする第１サンプル容量と、前記第１フェーズと前記第２フェーズとで切り替わる複数のスイッチと、を備える第１サンプルホールド回路と、
前記第１サンプルホールド回路に接続された入力端子と、出力端子と、を備え、前記第２フェーズにおいて前記第１サンプル容量にホールドされた前記アナログ入力信号を増幅して出力する第１演算増幅器と、
前記第１サンプル容量と前記第１演算増幅器の前記出力端子との間に接続された第１スイッチと、
前記第２フェーズにおいて前記第１演算増幅器の出力信号をサンプルし、前記第１フェーズにおいてホールドする第２サンプル容量と、前記第１フェーズと前記第２フェーズとで切り替わる複数のスイッチと、を備える第２サンプルホールド回路と、
前記第２フェーズにおいて前記第１演算増幅器の前記入力端子の信号をサンプルし、前記第１フェーズにおいてホールドするレベルシフト容量と、前記第１フェーズと前記第２フェーズとで切り替わる複数のスイッチと、を備えるレベルシフト回路と、
前記レベルシフト回路に接続された入力端子と、出力端子と、を備え、前記第１フェーズにおいて前記第２サンプル容量及び前記レベルシフト容量にホールドされた信号を増幅して出力する第２演算増幅器と、
前記第２サンプル容量と前記第２演算増幅器の前記出力端子との間に接続された第２スイッチと、
を備える増幅回路。
【請求項７】
アナログ入力信号が入力されるアナログ入力端子と、
アナログ出力信号が出力されるアナログ出力端子と、
サンプルフェーズにおいて前記アナログ入力信号をサンプルし、増幅フェーズにおいてホールドするサンプル容量と、前記サンプルフェーズと前記増幅フェーズとで切り替わる複数のスイッチと、を備えるサンプルホールド回路と、
入力端子と出力端子とを備え、前記サンプルフェーズにおいて前記アナログ入力信号を出力し、前記増幅フェーズにおいて前記サンプル容量にホールドされた前記アナログ入力信号を増幅して出力する演算増幅器と、
前記サンプル容量と前記アナログ出力端子との間に接続されたスイッチと、
前記サンプルフェーズにおいて前記第１演算増幅器の出力信号をサンプルし、前記増幅フェーズにおいてホールドするレベルシフト容量と、前記サンプルフェーズと前記増幅フェーズとで切り替わる複数のスイッチと、を備えるレベルシフト回路と、
を備える増幅回路。
【請求項８】
差動構成された請求項７に記載の増幅回路。
【請求項９】
前記レベルシフト回路と、前記アナログ出力端子と、の間に、前記サンプルフェーズにおいて参照信号をサンプルし、前記増幅フェーズにおいてホールドする第２のレベルシフト容量と、前記サンプルフェーズと前記増幅フェーズとで切り替わる複数のスイッチと、を備える第２のレベルシフト回路をさらに備える
請求項７又は請求項８に記載の増幅回路。
【請求項１０】
前記演算増幅器の前記入力端子と前記出力端子との間に接続された帰還容量を更に備える
請求項７乃至請求項９のいずれか１項に記載の増幅回路。
【請求項１１】
差動構成された請求項１０に記載の増幅回路。
【請求項１２】
請求項１乃至請求項１１のいずれか１項に記載の増幅回路を備えるＡＤ変換器。
【請求項１３】
請求項１２に記載のＡＤ変換器を備える集積回路。
【請求項１４】
請求項１３に記載の集積回路を備える無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅回路に関する。
【背景技術】
【０００２】
従来、ＣＬＳ（Correlated Level Shift）技術により利得を向上させた演算増幅器（オペアンプ）を備える増幅回路が知られている。このような増幅回路は、入力信号をサンプルするサンプルフェーズと、出力誤差を検出する検出フェーズと、出力信号をレベルシフトするレベルシフトフェーズと、の３つの動作フェーズを有する。このため、増幅精度は向上するものの、スループットが低下するという問題があった。
【０００３】
そこで、増幅回路の動作を高速化するために、レベルシフトフェーズが省略された増幅回路が提案されている。この増幅回路では、サンプルフェーズの間に、レベルシフト容量で入力信号をサンプルすることにより、レベルシフトフェーズの省略が可能となる。しかしながら、上記の増幅回路は、利得が１倍のバッファ回路にしか適用できなかった。このため、従来の増幅回路は、利得を任意に設定したり、ＭＤＡＣ（Multiplying Digital to Analog Converter）に適用したりすることができなかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−８５１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
利得を任意に設定可能であり、高速かつ高精度な増幅回路、並びにこの増幅回路を備えたＡＤ変換器、集積回路、及び無線通信装置を提供する。
【課題を解決するための手段】
【０００６】
一実施形態に係る増幅回路は、アナログ入力端子と、アナログ出力端子と、サンプルホールド回路と、演算増幅器と、帰還容量と、レベルシフト回路と、を備える。アナログ入力端子は、アナログ入力信号が入力される。アナログ出力端子は、アナログ出力信号が出力される。サンプルホールド回路は、サンプル容量と、サンプルフェーズと増幅フェーズとで切り替わる複数のスイッチと、を備える。サンプル容量は、サンプルフェーズにおいてアナログ入力信号をサンプルし、増幅フェーズにおいてホールドする。演算増幅器は、サンプルホールド回路に接続された入力端子と、出力端子と、を備える。演算増幅器は、増幅フェーズにおいてサンプル容量にホールドされたアナログ入力信号を増幅して出力する。帰還容量は、演算増幅器の入力端子と、アナログ出力端子と、の間に接続される。レベルシフト回路は、レベルシフト容量と、サンプルフェーズと増幅フェーズとで切り替わる複数のスイッチと、を備える。レベルシフト容量は、サンプルフェーズにおいてアナログ入力信号をサンプルし、増幅フェーズにおいてホールドする。レベルシフト容量は、演算増幅器の出力端子とアナログ出力端子との間に、複数縦続接続される。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る増幅回路を示す図。
【図２】図１のレベルシフト回路の構成を説明する図。
【図３】図１の増幅回路の変形例を示す図。
【図４】図１の増幅回路の変形例を示す図。
【図５】図１の増幅回路の変形例を示す図。
【図６】第２実施形態に係る増幅回路を示す図。
【図７】第３実施形態に係る増幅回路を示す図。
【図８】図７の増幅回路の動作を説明する図。
【図９】図７の増幅回路の動作を説明する図。
【図１０】図７の増幅回路の変形例を示す図。
【図１１】図１０の増幅回路の変形例を示す図。
【図１２】図１１の増幅回路の変形例を示す図。
【図１３】図７の増幅回路の変形例を示す図。
【図１４】図１３の増幅回路の動作を説明する図。
【図１５】図１３の増幅回路の動作を説明する図。
【図１６】図１３の増幅回路の変形を示す図。
【図１７】第４実施形態に係るＡＤ変換器の機能ブロック図。
【図１８】第５実施形態に係る無線通信装置のハードウェア構成を示す図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照して説明する。
【０００９】
（第１実施形態）
第１実施形態に係る増幅回路について、図１〜図５を参照して説明する。図１は、本実施形態に係る増幅回路を示す図である。以下では、増幅回路の利得の設計値は、Ｘであるものとする。Ｘは、２以上の任意の整数である。
【００１０】
図１に示すように、本実施形態に係る増幅回路は、アナログ入力端子ＴＩＮと、アナログ出力端子ＴＯＵＴと、サンプルホールド回路ＳＨと、演算増幅器ＯＰと、帰還容量Ｃｆと、レベルシフト回路ＬＳと、を備える。
【００１１】
アナログ入力端子ＴＩＮ（以下、「入力端子ＴＩＮ」という）は、アナログ入力信号ＶＩＮ（以下、「入力信号ＶＩＮ」という）が入力される。
【００１２】
アナログ出力端子ＴＯＵＴ（以下、「出力端子ＴＯＵＴ」という）は、アナログ出力信号ＶＯＵＴ（以下、「出力信号ＶＯＵＴ」という）が出力される。出力信号ＶＯＵＴは、増幅回路により、入力信号ＶＩＮを利得Ｘで増幅した信号である。
【００１３】
サンプルホールド回路ＳＨは、入力端子ＴＩＮと、演算増幅器ＯＰの反転入力端子と、の間に接続されたスイッチトキャパシタ回路である。サンプルホールド回路は、サンプルフェーズと、増幅フェーズと、の２つの動作フェーズを有する。サンプルホールド回路ＳＨは、サンプル容量Ｃｓと、３個のスイッチＳＷ１〜ＳＷ３と、を備える。
【００１４】
サンプル容量Ｃｓは、一端がノードＮ１に接続され、他端がノードＮ２に接続される。ノードＮ１は、サンプル容量Ｃｓと、スイッチＳＷ１，ＳＷ３と、の接続点である。ノードＮ２は、サンプル容量Ｃｓと、スイッチＳＷ２と、帰還容量Ｃｆと、演算増幅器の入力端子と、の接続点である。サンプル容量Ｃｓの容量値はＣｓであるものとする。サンプル容量Ｃｓは、サンプルフェーズにおいて入力信号ＶＩＮをサンプルする。また、サンプル容量Ｃｓは、サンプルした入力信号ＶＩＮを、増幅フェーズにおいてホールドする。
【００１５】
スイッチＳＷ１は、一端が入力端子ＴＩＮに接続され、他端がノードＮ１に接続される。スイッチＳＷ２は、一端がノードＮ２に接続され、他端が接地線に接続されている。接地線に接続されることを、以下では接地されるという。スイッチＳＷ３は、一端がノードＮ１に接続され、他端が接地される。
【００１６】
サンプルフェーズにおいて、スイッチＳＷ１，ＳＷ２がオンになり、スイッチＳＷ３がオフになる。これにより、入力信号ＶＩＮがサンプル容量Ｃｓにサンプルされる。
【００１７】
増幅フェーズにおいて、スイッチＳＷ１，ＳＷ２がオフになり、スイッチＳＷ３がオンになる。これにより、サンプル容量Ｃｓにサンプルされた入力信号ＶＩＮがホールドされる。
【００１８】
演算増幅器（オペアンプ）ＯＰは、サンプル容量Ｃｓにホールドされた入力信号ＶＩＮを増幅して出力端子から出力する。演算増幅器ＯＰは、反転入力端子と、非反転入力端子と、出力端子と、を備える。反転入力端子は、ノードＮ２に接続される。非反転入力端子は、接地される。出力端子は、レベルシフト回路ＬＳに接続される。
【００１９】
帰還容量Ｃｆは、一端がノードＮ２に接続され、他端が出力端子ＴＯＵＴに接続される。すなわち、帰還容量Ｃｆは、演算増幅器ＯＰの反転入力端子と、出力端子ＴＯＵＴと、の間に接続される。これにより、帰還容量Ｃｆは、演算増幅器ＯＰの負帰還回路を形成する。帰還容量Ｃｆの容量値はＣｆであるものとする。ＣｓはＣｆのＸ倍に設定される（Ｃｓ：Ｃｆ＝Ｘ：１）。
【００２０】
レベルシフト回路ＬＳは、演算増幅器ＯＰの出力端子と、出力端子ＴＯＵＴと、の間に接続されたスイッチトキャパシタ回路である。レベルシフト回路ＬＳは、サンプルフェーズと、増幅フェーズと、の２つの動作フェーズを有する。レベルシフト回路ＬＳは、Ｘ個のレベルシフト容量Ｃｃｌｓと、複数のスイッチと、を備える。
【００２１】
Ｘ個のレベルシフト容量Ｃｃｌｓは、演算増幅器ＯＰの出力端子と、出力端子ＴＯＵＴと、の間に、スイッチを介して縦続接続されている。図１の例では、演算増幅器ＯＰの出力端子、スイッチＳＷ４、１個目のレベルシフト容量Ｃｃｌｓ、スイッチＳＷ５、・・・、Ｘ個目のレベルシフト容量Ｃｃｌｓ、スイッチＳＷ６、出力端子ＴＯＵＴの順で、レベルシフト容量Ｃｃｌｓとスイッチとが接続されている。
【００２２】
各レベルシフト容量Ｃｃｌｓは、サンプルフェーズにおいて入力信号ＶＩＮをサンプルする。また、各レベルシフト容量Ｃｃｌｓは、サンプルした入力信号ＶＩＮを、増幅フェーズにおいてホールドする。各レベルシフト容量Ｃｃｌｓの容量値はＣｃｌｓであるものとする。なお、各Ｃｃｌｓは、同一であってもよいし、異なってもよい。
【００２３】
各レベルシフト容量Ｃｃｌｓは、４個のスイッチとともに、それぞれスイッチトキャパシタ回路を構成する。Ｎ個のレベルシフト容量Ｃｃｌｓを、レベルシフト容量ＣｃｌｓＮという。図２は、レベルシフト容量ＣｃｌｓＮが構成するＮ個目のスイッチトキャパシタ回路を示す図である。
【００２４】
図２に示すように、Ｎ個目のスイッチトキャパシタ回路は、レベルシフト容量ＣｃｌｓＮと、４個のスイッチＳＷＮ１〜ＳＷＮ４と、を備える。スイッチＳＷＮ１は、一端がレベルシフト容量ＣｃｌｓＮ−１の他端に接続され、他端がレベルシフト容量ＣｃｌｓＮの一端に接続される。スイッチＳＷＮ２は、一端がレベルシフト容量ＣｃｌｓＮの他端に接続され、他端がレベルシフト容量ＣｃｌｓＮ＋１の一端に接続される。スイッチＳＷＮ３は、一端がレベルシフト容量ＣｃｌｓＮの一端に接続され、他端が接地される。スイッチＳＷＮ４は、一端がレベルシフト容量ＣｃｌｓＮの他端に接続され、他端が入力端子ＴＩＮに接続される。
【００２５】
サンプルフェーズにおいて、スイッチＳＷＮ１，ＳＷＮ２がオフになり、スイッチＳＷＮ３，ＳＷＮ４がオンになる。これにより、入力信号ＶＩＮがレベルシフト容量ＣｃｌｓＮにサンプルされる。
【００２６】
増幅フェーズにおいて、スイッチＳＷＮ１，ＳＷＮ２がオンになり、スイッチＳＷＮ３，ＳＷＮ４がオフになる。これにより、レベルシフト容量ＣｃｌｓＮにサンプルされた入力信号ＶＩＮがホールドされる。
【００２７】
例えば、図１の例では、１個目のスイッチトキャパシタ回路は、１個目のレベルシフト容量Ｃｃｌｓと、スイッチＳＷ４（スイッチＳＷＮ１）と、スイッチＳＷ５（スイッチＳＷＮ２）と、スイッチＳＷ７（スイッチＳＷＮ３）と、スイッチＳＷ８（スイッチＳＷＮ４）と、により構成される。
【００２８】
また、Ｘ個目のスイッチトキャパシタ回路は、Ｘ個目のレベルシフト容量Ｃｃｌｓと、図示省略されたスイッチ（スイッチＳＷＮ１）と、スイッチＳＷ６（スイッチＳＷＮ２）と、スイッチＳＷ９（スイッチＳＷＮ３）と、スイッチＳＷ１０（スイッチＳＷＮ４）と、により構成される。
【００２９】
図１からわかるように、１個目のスイッチトキャパシタ回路のスイッチＳＷＮ１（スイッチＳＷ４）の一端は、演算増幅器ＯＰの出力端子に接続される。また、Ｘ個目のスイッチトキャパシタ回路のスイッチＳＷＮ２（スイッチＳＷ６）の他端は、出力端子ＴＯＵＴに接続される。
【００３０】
次に、図１の増幅回路の動作を説明する。
【００３１】
サンプルフェーズにおいて、スイッチＳＷ１，ＳＷ２がオンになり、スイッチＳＷ３がオフになる。これにより、入力信号ＶＩＮが、サンプル容量Ｃｓにサンプルされる。
【００３２】
また、サンプルフェーズにおいて、スイッチＳＷＮ３，ＳＷＮ４がオンになり、スイッチＳＷＮ１，ＳＷＮ２がオフになる。これにより、入力信号ＶＩＮが、Ｘ個のレベルシフト容量Ｃｃｌｓにそれぞれサンプルされる。
【００３３】
その後、増幅フェーズにおいて、スイッチＳＷ１，ＳＷ２がオフになり、スイッチＳＷ３がオンになる。これにより、サンプル容量Ｃｓの一端が接地され、他端が演算増幅器ＯＰの反転入力端子に接続される。演算増幅器ＯＰは、反転入力端子と非反転入力端子との電圧が等しくなるように動作する。これにより、サンプル容量Ｃｓの電荷が帰還容量Ｃｆに転送される。
【００３４】
反転入力端子の電圧が接地電圧と完全に一致した場合、サンプル容量Ｃｓの全ての電荷が帰還容量Ｃｆに転送される。このとき、Ｃｓ：Ｃｆ＝Ｘ：１であるから、出力信号は、ＶＯＵＴ＝Ｘ×ＶＩＮとなる。
【００３５】
しかしながら、実際には、演算増幅器ＯＰの利得は有限であるから、反転入力端子の電圧が接地電圧とは完全には一致せず、誤差が生じる。結果として、出力信号に増幅誤差αが発生する（ＶＯＵＴ＝Ｘ×ＶＩＮ＋α）。
【００３６】
一方、増幅フェーズにおいて、スイッチＳＷＮ３，ＳＷＮ４がオフになり、スイッチＳＷＮ１，ＳＷＮ２がオンになる。これにより、入力信号ＶＩＮが、Ｘ個のレベルシフト容量Ｃｃｌｓにそれぞれホールドされる。Ｘ個のレベルシフト容量Ｃｃｌｓは、演算増幅器ＯＰの出力端子と出力端子ＴＯＵＴとの間に縦続接続されているため、出力端子ＴＯＵＴの電圧（アナログ出力電圧ＶＯＵＴ）は、演算増幅器ＯＰの出力端子の電圧を、Ｘ×ＶＩＮだけレベルシフトした電圧となる。したがって、ＶＯＵＴ＝Ｘ×ＶＩＮ＋αのとき、演算増幅器ＯＰの出力端子の電圧はαとなる（＝ＶＯＵＴ−Ｘ×ＶＩＮ）。
【００３７】
本実施形態に係る増幅回路では、演算増幅器ＯＰの出力端子の電圧αが０になるように負帰還がかかるため、負入力端子の電圧と接地電圧との誤差が小さくなり、増幅誤差αが小さくなる。
【００３８】
以上説明した通り、本実施形態に係る増幅回路は、レベルシフト回路ＬＳにより、演算増幅器ＯＰの利得を等価的に向上させることができる。したがって、レベルシフト回路ＬＳを備えない増幅回路に比べて、出力信号ＶＯＵＴがＸ×ＶＩＮに近くなり、増幅精度が向上する。
【００３９】
また、本実施形態に係る増幅回路は、サンプルフェーズと増幅フェーズの２つの動作フェーズで入力信号ＶＩＮを増幅することができるため、３つの動作フェーズを有する増幅回路に比べて、高速動作が可能となる。
【００４０】
さらに、縦続接続するレベルシフト容量Ｃｃｌｓの数を調整することにより、本実施形態に係る増幅回路によって任意の利得Ｘを有する増幅回路を実現することができる。
【００４１】
図３は、図１の増幅回路を差動構成にした差動増幅回路を示す図である。図３の増幅回路は、入力信号ＶＩＮＰ，ＶＩＮＭを差動入力され、出力信号ＶＯＵＴＰ，ＶＯＵＴＭを差動出力する。図３に示すように、この増幅回路は、第１増幅回路１と、第２増幅回路２と、を備える。
【００４２】
第１増幅回路１は、入力端子ＴＩＮＰと、アナログ出力端子ＴＯＵＴＰと、サンプルホールド回路ＳＨと、演算増幅器ＯＰと、帰還容量Ｃｆと、レベルシフト回路ＬＳと、を備える。
【００４３】
第２増幅回路２は、入力端子ＴＩＮＭと、アナログ出力端子ＴＯＵＴＭと、サンプルホールド回路ＳＨと、演算増幅器ＯＰと、帰還容量Ｃｆと、レベルシフト回路ＬＳと、を備える。
【００４４】
第１増幅回路１及び第２増幅回路２の構成は、演算増幅器ＯＰ及びレベルシフト回路ＬＳを除いて、それぞれ図１の増幅回路と同様である。以下、図３の増幅回路の演算増幅器ＯＰ及びレベルシフト回路ＬＳについて説明する。
【００４５】
演算増幅器ＯＰは、第１増幅回路１及び第２増幅回路２により供用されている。演算増幅器ＯＰは、反転入力端子と、非反転入力端子と、反転出力端子と、非反転出力端子と、を備える。反転入力端子は、第１増幅回路１のサンプルホールド回路ＳＨのノードＮ２に接続される。非反転入力端子は、第２増幅回路２のサンプルホールド回路ＳＨのノードＮ２に接続される。反転出力端子は、第１増幅回路１のレベルシフト回路ＬＳのスイッチＳＷ４の一端に接続される。非反転出力端子は、第２増幅回路２のレベルシフト回路ＬＳのスイッチＳＷ４の一端に接続される。
【００４６】
第１増幅回路１のレベルシフト回路ＬＳのスイッチＳＷＮ３の他端は、第２増幅回路２の入力端子ＴＩＮＭに接続される。第２増幅回路２のレベルシフト回路ＬＳのスイッチＳＷＮ３の他端は、第１増幅回路１の入力端子ＴＩＮＰに接続される。また、第１増幅回路１及び第２増幅回路２のレベルシフト回路ＬＳが備えるレベルシフト容量Ｃｃｌｓの数は、それぞれＸ／２個である。レベルシフト回路ＬＳの他の構成は、図１と同様である。
【００４７】
このような構成により、図３の増幅回路は、入力信号ＶＩＮＰ，ＶＩＮＭの差分を高速かつ高精度に増幅し、差動出力することができる。
【００４８】
また、図３の増幅回路では、各レベルシフト容量Ｃｃｌｓに、入力信号ＶＩＮＰ，ＶＩＮＭの差分がサンプルされる。入力信号ＶＩＮＰ，ＶＩＮＭは、逆相の電圧であるから、各レベルシフト容量Ｃｃｌｓには、図１のレベルシフト容量Ｃｃｌｓの２倍の電圧がサンプルされる。このため、上述のように、各レベルシフト回路ＬＳが備えるレベルシフト容量ＣｃｌｓはＸ／２個となる。図３の増幅回路では、レベルシフト容量Ｃｃｌｓの数が半減するため、回路面積を小さくすることができる。また、レベルシフト容量Ｃｃｌｓを駆動するための回路の消費電力を低減することができる。
【００４９】
図４は、図１の増幅回路の変形例を示す図である。図４の増幅回路は、バッファ回路Ｂをさらに備える。図４の増幅回路の他の構成は、図１と同様である。
【００５０】
バッファ回路Ｂは、レベルシフト回路ＬＳと、アナログ出力端子ＶＯＵＴと、の間に接続される。より詳細には、バッファ回路Ｂの入力端子は、レベルシフト回路ＬＳのＸ個目のスイッチトキャパシタ回路のスイッチＳＷＮ２（スイッチＳＷ６）の他端に接続される。また、バッファ回路Ｂの出力端子は、アナログ出力端子ＶＯＵＴに接続される。バッファ回路Ｂは、高い入力インピーダンスと、低い出力インピーダンスと、を有する。
【００５１】
このような構成により、図４の増幅回路では、増幅フェーズにおいて、レベルシフト容量Ｃｃｌｓと、増幅回路の後段に接続された負荷容量と、の間の電荷の再分配が抑制される。増幅フェーズにおいて、レベルシフト容量Ｃｃｌｓと負荷容量との間で電荷が再分配されると、レベルシフト容量Ｃｃｌｓがホールドした電圧が変動し、増幅誤差の原因となる。しかしながら、図４の増幅回路では、電荷の再分配を抑制できるため、増幅精度をさらに向上させることができる。
【００５２】
また、増幅フェーズにおけるレベルシフト容量Ｃｃｌｓへの電荷の流入が抑制されるため、レベルシフト容量Ｃｃｌｓの容量値を小さくすることができる。これにより、回路面積を小さくしたり、レベルシフト容量Ｃｃｌｓを駆動するための回路の消費電力を低減したりすることができる。
【００５３】
図５は、図１の増幅回路の変形例を示す図である。図５の増幅回路は、正参照信号入力端子ＴＲＥＦ１と、負参照信号入力端子ＴＲＥＦ２と、ＡＤ変換器（ＡＤＣ）と、第２レベルシフト回路ＬＳ２と、を備える。スイッチＳＷ３は、正参照信号入力端子ＴＲＥＦ１と、負参照信号入力端子ＴＲＥＦ２と、の間で切替えられる。図５のレベルシフト容量Ｃｃｌｓ１は、図１のレベルシフト容量Ｃｃｌｓに相当する。図５の増幅回路の他の構成は、図１と同様である。
【００５４】
正参照信号入力端子ＴＲＥＦ１（以下、「入力端子ＴＲＥＦ１」という）は、正参照信号が入力される。正参照信号は、ＶＲＥＦであるものとする。負参照信号入力端子ＴＲＥＦ２（以下、「入力端子ＴＲＥＦ２」という）は、負参照信号が入力される。負参照信号は、−ＶＲＥＦであるものとする。入力端子ＴＲＥＦ１，ＴＲＥＦ２は、いずれもスイッチＳＷ３の他端と接続可能である。
【００５５】
ＡＤ変換器は、入力端子がノードＮ１に接続される。ＡＤ変換器は、増幅回路のサンプルフェーズ及び増幅フェーズと同期して動作する。ＡＤ変換器は、増幅フェーズにおいて、サンプルフェーズの終了時点にサンプルされた入力信号ＶＩＮ（すなわち、増幅フェーズにおいてサンプル容量Ｃｓにホールドされる入力信号ＶＩＮ）と、入力信号ＶＩＮの入力同相電圧ＶＣＯＭと、を比較して、比較結果に応じた２値の信号を出力する。以下では、ＡＤ変換器は、ＶＩＮ＞ＶＣＯＭの場合にＨｉｇｈを出力し、ＶＩＮ＜ＶＣＯＭの場合にＬｏｗを出力するものとする。増幅フェーズにおけるスイッチＳＷ３，ＳＷ１１，ＳＷ１２の切替えは、ＡＤ変換器の出力信号により制御される。なお、ＡＤ変換器は、比較器であってもよい。
【００５６】
レベルシフト回路ＬＳ２（第２のレベルシフト回路）は、レベルシフト回路ＬＳと、出力端子ＴＯＵＴと、の間に接続されたスイッチトキャパシタ回路である。レベルシフト回路ＬＳは、サンプルフェーズと、増幅フェーズと、の２つの動作フェーズを有する。レベルシフト回路ＬＳ２は、レベルシフト容量Ｃｃｌｓ２と、スイッチＳＷ１１，ＳＷ１２と、を備える。
【００５７】
レベルシフト容量Ｃｃｌｓ２は、サンプルフェーズにおいて正参照信号ＶＲＥＦをサンプルし、増幅フェーズにおいてホールドする。レベルシフト容量Ｃｃｌｓ２は、一端がスイッチＳＷ１１の一端に接続され、他端がスイッチＳＷ１２の一端に接続される。
【００５８】
スイッチＳＷ１１は、一端がレベルシフト容量Ｃｃｌｓ２の一端に接続される。スイッチＳＷ１１の他端は、出力端子ＶＯＵＴと、レベルシフト回路ＬＳのＸ個目のレベルシフト容量Ｃｃｌｓ１の他端と、接地線と、の間で切り替え可能である。
【００５９】
スイッチＳＷ１２は、一端がレベルシフト容量Ｃｃｌｓ２の他端に接続される。スイッチＳＷ１２の他端は、レベルシフト回路ＬＳのＸ個目のレベルシフト容量Ｃｃｌｓ１の他端と、出力端子ＶＯＵＴと、入力端子ＴＲＥＦ１と、の間で切り替え可能である。
【００６０】
サンプルフェーズにおいて、スイッチＳＷ３がオフになる。これにより、サンプル容量Ｃｓに入力信号ＶＩＮがサンプルされる。また、スイッチＳＷ１１の他端が接地され、スイッチＳＷ１２の他端が入力端子ＴＲＥＦ１に接続される。これにより、レベルシフト容量Ｃｃｌｓ２に正参照信号ＶＲＥＦがサンプルされる。
【００６１】
増幅フェーズにおいて、ＡＤ変換器がＨｉｇｈを出力した場合、スイッチＳＷ３の他端は入力端子ＴＲＥＦ２に接続され、スイッチＳＷ１１の他端は出力端子ＶＯＵＴに接続され、スイッチＳＷ１２の他端はレベルシフト回路ＬＳのＸ個目のレベルシフト容量Ｃｃｌｓ１の他端に接続される。これにより、出力信号ＶＯＵＴは、レベルシフト回路ＬＳでレベルシフトした電圧に参照信号ＶＲＥＦを加算した信号となる。
【００６２】
増幅フェーズにおいて、ＡＤ変換器がＬｏｗを出力した場合、スイッチＳＷ３の他端は入力端子ＴＲＥＦ１に接続され、スイッチＳＷ１１の他端はレベルシフト回路ＬＳのＸ個目のレベルシフト容量Ｃｃｌｓ１の他端に接続され、スイッチＳＷ１２の他端は出力端子ＶＯＵＴ接続される。これにより、出力信号ＶＯＵＴは、レベルシフト回路ＬＳでレベルシフトした電圧から参照信号ＶＲＥＦを減算した信号となる。
【００６３】
このような構成により、図５の増幅回路は、入力信号ＶＩＮの増幅とともに、参照信号の加減算が可能となる。したがって、図５の増幅回路は、ＭＤＡＣなどの残差増幅回路として利用することができる。
【００６４】
（第２実施形態）
第２実施形態に係る増幅回路について、図６を参照して説明する。図６は、本実施形態に係る増幅回路を示す図である。本実施形態に係る増幅回路は、利得が１の増幅回路、すなわち、バッファ回路である。
【００６５】
図６に示すように、本実施形態に係る増幅回路は、アナログ入力端子ＴＩＮと、アナログ出力端子ＴＯＵＴと、サンプルホールド回路ＳＨ１と、演算増幅器ＯＰ１と、スイッチＳＷ３と、サンプルホールド回路ＳＨ２と、レベルシフト回路ＬＳと、演算増幅器ＯＰ２と、スイッチＳＷ９と、を備える。
【００６６】
アナログ入力端子ＴＩＮ（以下、「入力端子ＴＩＮ」という）は、アナログ入力信号ＶＩＮ（以下、「入力端子ＶＯＵＴ」という）が入力される。
【００６７】
アナログ出力端子ＴＯＵＴ（以下、「出力端子ＴＯＵＴ」という）は、アナログ出力信号ＶＯＵＴ（以下、「出力信号ＶＯＵＴ」という）が出力される。出力信号ＶＯＵＴは、増幅回路により、入力信号ＶＩＮを利得１で増幅した信号である。
【００６８】
サンプルホールド回路ＳＨ１（第１サンプルホールド回路）は、入力端子ＴＩＮと、演算増幅器ＯＰ１の反転入力端子と、の間に接続されたスイッチトキャパシタ回路である。サンプルホールド回路ＳＨ１は、第１フェーズと、第２フェーズと、の２つの動作フェーズを有する。サンプルホールド回路ＳＨ１は、サンプル容量Ｃｓ１と、２個のスイッチＳＷ１，ＳＷ２と、を備える。
【００６９】
サンプル容量Ｃｓ１（第１サンプル容量）は、一端がノードＮ１に接続され、他端がノードＮ２に接続される。ノードＮ１は、サンプル容量Ｃｓ１と、スイッチＳＷ１，ＳＷ３と、の接続点である。ノードＮ２は、サンプル容量Ｃｓ１と、スイッチＳＷ２，ＳＷ７と、演算増幅器ＯＰ１の入力端子と、の接続点である。サンプル容量Ｃｓ１の容量値はＣｓ１であるものとする。サンプル容量Ｃｓ１は、第１フェーズにおいて入力信号ＶＩＮをサンプルする。また、サンプル容量Ｃｓ１は、サンプルした入力信号ＶＩＮを、第２フェーズにおいてホールドする。
【００７０】
スイッチＳＷ１は、一端が入力端子ＴＩＮに接続され、他端がノードＮ１に接続される。スイッチＳＷ２は、一端がノードＮ２に接続され、他端が接地される。
【００７１】
第１フェーズにおいて、スイッチＳＷ１，ＳＷ２がオンになり、入力信号ＶＩＮがサンプル容量Ｃｓ１にサンプルされる。
【００７２】
第２フェーズにおいて、スイッチＳＷ１，ＳＷ２がオフになり、サンプル容量Ｃｓ１にサンプルされた入力信号ＶＩＮがホールドされる。
【００７３】
演算増幅器ＯＰ１（第１演算増幅器）は、サンプル容量Ｃｓ１にホールドされた入力信号ＶＩＮを出力端子から出力する。演算増幅器ＯＰ１は、反転入力端子と、非反転入力端子と、出力端子と、を備える。反転入力端子は、ノードＮ２に接続される。非反転入力端子は、接地される。出力端子は、サンプルホールド回路ＳＨ２に接続される。演算増幅器ＯＰ１の利得はＡ１であるものとする。
【００７４】
スイッチＳＷ３（第１スイッチ）は、一端がノードＮ１に接続され、他端が演算増幅器ＯＰ１の出力端子に接続される。すなわち、スイッチＳＷ３は、サンプル容量Ｃｓ１の一端と、演算増幅器ＯＰ１の出力端子と、の間に接続されている。第１フェーズにおいて、スイッチＳＷ３はオフになる。第２フェーズにおいて、スイッチＳＷ３はオンになる。
【００７５】
サンプルホールド回路ＳＨ２（第２サンプルホールド回路）は、演算増幅器ＯＰ１の出力端子と、レベルシフト回路ＬＳと、の間に接続されたスイッチトキャパシタ回路である。サンプルホールド回路ＳＨ２は、第１フェーズと、第２フェーズと、の２つの動作フェーズを有する。サンプルホールド回路ＳＨ２は、サンプル容量Ｃｓ２と、２個のスイッチＳＷ４，ＳＷ５と、を備える。
【００７６】
サンプル容量Ｃｓ２（第２サンプル容量）は、一端がノードＮ３に接続され、他端がノードＮ４に接続される。ノードＮ３は、サンプル容量Ｃｓ２と、スイッチＳＷ４，ＳＷ９と、の接続点である。ノードＮ４は、サンプル容量Ｃｓ２と、スイッチＳＷ５，ＳＷ６と、の接続点である。サンプル容量Ｃｓ２の容量値はＣｓ２であるものとする。サンプル容量Ｃｓ２は、第２フェーズにおいて演算増幅器ＯＰ１の出力信号をサンプルする。また、サンプル容量Ｃｓ２は、サンプルした演算増幅器ＯＰ１の出力信号を、第１フェーズにおいてホールドする。
【００７７】
スイッチＳＷ４は、一端が演算増幅器ＯＰ１の出力端子に接続され、他端がノードＮ３に接続される。スイッチＳＷ４は、一端がノードＮ４に接続され、他端が接地される。
【００７８】
第２フェーズにおいて、スイッチＳＷ４，ＳＷ５がオンになり、演算増幅器ＯＰ１の出力信号がサンプル容量Ｃｓ２にサンプルされる。
【００７９】
第１フェーズにおいて、スイッチＳＷ４，ＳＷ５がオフになり、サンプル容量Ｃｓ２にサンプルされた演算増幅器ＯＰ１の出力信号がホールドされる。
【００８０】
レベルシフト回路ＬＳは、サンプルホールド回路ＳＨ２と、演算増幅器ＯＰ２の反転入力端子と、の間に接続されたスイッチトキャパシタ回路である。レベルシフト回路ＬＳは、第１フェーズと、第２フェーズと、の２つの動作フェーズを有する。レベルシフト回路ＬＳは、レベルシフト容量Ｃｃｌｓと、３つのスイッチＳＷ６〜ＳＷ８と、を備える。
【００８１】
レベルシフト容量Ｃｃｌｓは、一端がノードＮ５に接続され、他端がノードＮ６に接続される。ノードＮ５は、レベルシフト容量Ｃｃｌｓと、スイッチＳＷ６，ＳＷ７と、の接続点である。ノードＮ６は、レベルシフト容量Ｃｃｌｓと、スイッチＳＷ８と、演算増幅器ＯＰ２の入力端子と、の接続点である。レベルシフト容量Ｃｃｌｓの容量値はＣｃｌｓであるものとする。レベルシフト容量Ｃｃｌｓは、第２フェーズにおいて演算増幅器ＯＰ１の反転入力端子の電圧（信号）をサンプルする。また、レベルシフト容量Ｃｃｌｓは、サンプルした演算増幅器ＯＰ１の反転入力端子の電圧を、第１フェーズにおいてホールドする。
【００８２】
スイッチＳＷ６は、一端がノードＮ４に接続され、他端がノードＮ５に接続される。スイッチＳＷ７は、一端がノードＮ５に接続され、他端が演算増幅器ＯＰ１の反転入力端子に接続される。スイッチＳＷ８は、一端がノードＮ６に接続され、他端が接地される。
【００８３】
第２フェーズにおいて、スイッチＳＷ７，ＳＷ８がオンになり、スイッチＳＷ６がオフになる。これにより、演算増幅器ＯＰ１の反転入力端子の電圧がレベルシフト容量Ｃｃｌｓにサンプルされる。
【００８４】
第１フェーズにおいて、スイッチＳＷ７，ＳＷ８がオフになり、スイッチＳＷ６がオンになる。これにより、レベルシフト容量Ｃｃｌｓにサンプルされた演算増幅器ＯＰ１の反転入力端子の電圧がホールドされる。
【００８５】
演算増幅器ＯＰ２（第２演算増幅器）は、サンプル容量Ｃｓ２及びレベルシフト容量Ｃｃｌｓにホールドされた信号を出力端子から出力する。演算増幅器ＯＰ２は、反転入力端子と、非反転入力端子と、出力端子と、を備える。反転入力端子は、ノードＮ６に接続される。非反転入力端子は、接地される。出力端子は、ノードＮ３に接続される。演算増幅器ＯＰ２の利得はＡ２であるものとする。
【００８６】
スイッチＳＷ９（第２スイッチ）は、一端がノードＮ３に接続され、他端が演算増幅器ＯＰ２の出力端子に接続される。すなわち、スイッチＳＷ９は、サンプル容量Ｃｓ２の一端と、演算増幅器ＯＰ２の出力端子と、の間に接続されている。第１フェーズにおいて、スイッチＳＷ９はオンになる。第２フェーズにおいて、スイッチＳＷ９はオフになる。
【００８７】
次に、図６の増幅回路の動作を説明する。
【００８８】
図６の増幅回路の前段では、第１フェーズにおいて、スイッチＳＷ１，ＳＷ２がオンになり、スイッチＳＷ３がオフになる。これにより、入力信号ＶＩＮが、サンプル容量Ｃｓ１にサンプルされる。
【００８９】
第２フェーズにおいて、スイッチＳＷ１，ＳＷ２がオフになり、スイッチＳＷ３がオンになる。これにより、サンプル容量Ｃｓ１にサンプルされた入力信号ＶＩＮが、演算増幅器ＯＰ１の出力端子から出力される。
【００９０】
一方、図６の増幅回路の後段では、第２フェーズにおいて、スイッチＳＷ６，ＳＷ９がオフになり、スイッチＳＷ４，ＳＷ５，ＳＷ７，ＳＷ８がオンになる。これにより、演算増幅器ＯＰ１の出力信号が、サンプル容量Ｃｓ２にサンプルされる。また、演算増幅器ＯＰ１の反転入力端子の電圧が、レベルシフト容量Ｃｃｌｓにサンプルされる。サンプル容量Ｃｓ２にサンプルされる電荷ＱＳ２及びレベルシフト容量Ｃｃｌｓにサンプルされる電荷Ｑｃｌｓは、電荷保存則より、以下の式で表される。
【００９１】
【数１】
2016213641.tif 000003
【００９２】
上記の式からわかるように、Ａ１が十分に大きい場合、Ｑｃｌｓは０になる。すなわち、レベルシフト容量Ｃｃｌｓにサンプルされる信号は、演算増幅器ＯＰ１の有限利得Ａ１に起因する誤差信号である。
【００９３】
第１フェーズにおいて、スイッチＳＷ６，ＳＷ９がオンになり、スイッチＳＷ４，ＳＷ５，ＳＷ７，ＳＷ８がオフになる。これにより、サンプル容量Ｃｓ２及びレベルシフト容量Ｃｃｌｓにサンプルされた信号がホールドされ、出力信号ＶＯＵＴが出力される。ＶＯＵＴは、電荷保存則より、以下の式で表される。
【００９４】
【数２】
2016213641.tif 000004
【００９５】
上記の式からわかるように、本実施形態に係る増幅回路は、出力信号ＶＯＵＴが利得Ａ１に依存しない。これは、レベルシフト容量Ｃｃｌｓにより、演算増幅器ＯＰ１の誤差信号をサンプルし、演算増幅器ＯＰ１の出力信号に加えることで、利得Ａ１に起因する誤差を打ち消しているためである。
【００９６】
以上説明した通り、本実施形態に係る増幅回路は、１段目の演算増幅器ＯＰ１の利得を等価的に向上させ、有限利得に起因する増幅誤差を低減できる。したがって、本実施形態に係る増幅回路により、高精度なバッファ回路を実現することができる。また、レベルシフト容量Ｃｃｌｓが演算増幅器ＯＰ１の出力端子に接続されていないため、レベルシフト容量Ｃｃｌｓを駆動するための回路の消費電力を低減できる。
【００９７】
（第３実施形態）
第３実施形態に係る増幅回路について、図７〜図１２を参照して説明する。図７は、本実施形態に係る増幅回路を示す図である。本実施形態に係る増幅回路は、利得が１の増幅回路、すなわち、バッファ回路である。
【００９８】
図７に示すように、本実施形態に係る増幅回路は、アナログ入力端子ＴＩＮと、アナログ出力端子ＴＯＵＴと、サンプルホールド回路ＳＨと、演算増幅器ＯＰと、スイッチＳＷ５と、レベルシフト回路ＬＳと、を備える。
【００９９】
アナログ入力端子ＴＩＮ（以下、「入力端子ＴＩＮ」という）は、アナログ入力信号ＶＩＮ（以下、「入力信号ＶＩＮ」という）が入力される。
【０１００】
アナログ出力端子ＴＯＵＴ（以下、「出力端子ＴＯＵＴ」という）は、アナログ出力信号ＶＯＵＴ（以下、「出力信号ＶＯＵＴ」という）が出力される。出力信号ＶＯＵＴは、増幅回路により、入力信号ＶＩＮを利得１で増幅した信号である。
【０１０１】
サンプルホールド回路ＳＨは、入力端子ＴＩＮと、演算増幅器ＯＰの入力端子と、の間に接続されたスイッチトキャパシタ回路である。サンプルホールド回路ＳＨは、サンプルフェーズと、増幅フェーズと、の２つの動作フェーズを有する。サンプルホールド回路ＳＨは、サンプル容量Ｃｓと、５個のスイッチＳＷ１〜ＳＷ４，ＳＷ７と、を備える。
【０１０２】
サンプル容量Ｃｓは、一端がノードＮ１に接続され、他端がノードＮ２に接続される。ノードＮ１は、サンプル容量Ｃｓと、スイッチＳＷ１，ＳＷ３，ＳＷ４と、の接続点である。ノードＮ２は、サンプル容量Ｃｓと、スイッチＳＷ２，ＳＷ５と、の接続点である。サンプル容量Ｃｓの容量値はＣｓであるものとする。サンプル容量Ｃｓは、サンプルフェーズにおいて入力信号ＶＩＮをサンプルする。また、サンプル容量Ｃｓは、サンプルした入力信号ＶＩＮを、増幅フェーズにおいてホールドする。
【０１０３】
スイッチＳＷ１は、一端が入力端子ＴＩＮに接続され、他端がノードＮ１に接続される。スイッチＳＷ２は、一端がノードＮ２に接続され、他端が接地される。スイッチＳＷ３は、一端がノードＮ１に接続され、他端がノードＮ３に接続されている。ノード３は、スイッチＳＷ３，ＳＷ７と、演算増幅器ＯＰの非反転入力端子と、の接続点である。スイッチＳＷ４は、一端がノードに接続され、他端がノードＮ４に接続される。ノードＮ４は、スイッチＳＷ４，ＳＷ６と、演算増幅器ＯＰの反転入力端子と、の接続点である。スイッチＳＷ７は、一端がノードＮ３に接続され、他端が接地される。
【０１０４】
サンプルフェーズにおいて、スイッチＳＷ１〜ＳＷ３がオンになり、スイッチＳＷ４，ＳＷ７がオフになる。これにより、入力信号ＶＩＮがサンプル容量Ｃｓにサンプルされる。また、入力信号ＶＩＮが、演算増幅器ＯＰの非反転入力端子に入力される。
【０１０５】
増幅フェーズにおいて、スイッチＳＷ１〜ＳＷ３がオフになり、スイッチＳＷ４，ＳＷ７がオンになる。これにより、サンプル容量Ｃｓにサンプルされた入力信号ＶＩＮがホールドされる。
【０１０６】
演算増幅器ＯＰは、サンプル容量Ｃｓにホールドされた入力信号ＶＩＮを増幅して出力する。演算増幅器ＯＰは、反転入力端子と、非反転入力端子と、出力端子と、を備える。反転入力端子は、ノードＮ４に接続される。非反転入力端子は、ノードＮ３に接続される。出力端子は、レベルシフト回路ＬＳに接続される。
【０１０７】
スイッチＳＷ５は、一端がノードＮ２に接続され、他端がノードＮ５に接続される。ノードＮ５は、スイッチＳＷ５，ＳＷ８と、レベルシフト容量Ｃｃｌｓと、出力端子ＴＯＵＴと、の接続点である。すなわち、スイッチＳＷ５は、サンプル容量Ｃｓと出力端子ＴＯＵＴとの間に接続されている。サンプルフェーズにおいて、スイッチＳＷ５はオフになる。増幅フェーズにおいて、スイッチＳＷ５はオンになる。
【０１０８】
レベルシフト回路ＬＳは、演算増幅器ＯＰの出力端子と、出力端子ＴＯＵＴと、の間に接続されたスイッチトキャパシタ回路である。レベルシフト回路ＬＳは、サンプルフェーズと、増幅フェーズと、の２つの動作フェーズを有する。レベルシフト回路ＬＳは、レベルシフト容量Ｃｃｌｓと、２個のスイッチＳＷ６，ＳＷ８と、を備える。
【０１０９】
レベルシフト容量Ｃｃｌｓは、一端がノードＮ５に接続され、他端がノードＮ６に接続される。ノードＮ６は、レベルシフト容量Ｃｃｌｓと、スイッチＳＷ６と、演算増幅器ＯＰの出力端子と、の接続点である。レベルシフト容量Ｃｃｌｓの容量値はＣｃｌｓであるものとする。レベルシフト容量Ｃｃｌｓは、サンプルフェーズにおいて演算増幅器ＯＰの出力信号をサンプルする。また、レベルシフト容量Ｃｃｌｓは、サンプルした演算増幅器ＯＰの出力信号を、増幅フェーズにおいてホールドする。
【０１１０】
スイッチＳＷ６は、一端がノードＮ４に接続され、他端がノードＮ６に接続される。スイッチＳＷ８は、一端がノードＮ５に接続され、他端が接地される。
【０１１１】
サンプルフェーズにおいて、スイッチＳＷ６，ＳＷ８がオンになり、演算増幅器ＯＰの出力信号がレベルシフト容量Ｃｃｌｓにサンプルされる。
【０１１２】
増幅フェーズにおいて、スイッチＳＷ６，ＳＷ８がオフになり、レベルシフト容量Ｃｃｌｓにサンプルされた演算増幅器ＯＰの出力信号がホールドされる。
【０１１３】
次に、図７の増幅回路の動作を説明する。
【０１１４】
図８は、サンプルフェーズにおける図７の増幅回路を示す図である。図８に示すように、サンプルフェーズにおいて、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ６，ＳＷ８がオンになり、スイッチＳＷ４，ＳＷ５，ＳＷ７がオフになる。
【０１１５】
これにより、サンプル容量Ｃｓに入力信号ＶＩＮがサンプルされる。また、入力信号ＶＩＮが演算増幅器ＯＰの非反転入力端子に入力される。このとき、スイッチＳＷ６がオンになっているため、演算増幅器ＯＰはボルテージフォロワとして機能する。したがって、演算増幅器ＯＰの出力端子からは、非反転入力端子に入力された入力信号ＶＩＮが出力される。演算増幅器ＯＰが出力した入力信号ＶＩＮは、レベルシフト容量Ｃｃｌｓにサンプルされる。
【０１１６】
図９は、増幅フェーズにおける図７の増幅回路を示す図である。図９に示すように、増幅フェーズにおいて、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ６，ＳＷ８がオフになり、スイッチＳＷ４，ＳＷ５，ＳＷ７がオンになる。
【０１１７】
これにより、演算増幅器ＯＰの反転入力端子と、出力端子ＴＯＵＴと、がサンプル容量Ｃｓを介して接続される。したがって、出力信号ＶＯＵＴとして、サンプル容量Ｃｓにサンプルされた入力信号ＶＩＮを１倍の利得で増幅した信号が出力される。
【０１１８】
増幅フェーズでは、レベルシフト容量Ｃｃｌｓが入力電圧ＶＩＮをホールドしているため、演算増幅器ＯＰの等価的に向上する。したがって、演算増幅器ＯＰの有限の利得に起因する増幅誤差が抑制される。したがって、本実施形態に係る増幅回路により、高精度なバッファ回路を実現することができる。また、演算増幅器ＯＰをボルテージフォロワとして利用することで、追加の回路や消費電力を増加させることなく、レベルシフト容量Ｃｃｌｓを駆動することができる。
【０１１９】
図１０は、図７の増幅回路を差動構成にした差動増幅回路を示す図である。図１０の増幅回路は、入力信号ＶＩＮＰ，ＶＩＮＭを差動入力され、出力信号ＶＯＵＴＰ，ＶＯＵＴＭを差動出力する。図１０に示すように、この増幅回路は、第１増幅回路１と、第２増幅回路２と、を備える。
【０１２０】
第１増幅回路１は、入力端子ＴＩＮＰと、出力端子ＴＯＵＴＰと、サンプルホールド回路ＳＨと、全差動演算増幅器ｏｐと、スイッチＳＷ５と、レベルシフト回路ＬＳと、を備える。第１増幅回路１は、入力端子ＴＩＮＰから入力信号ＶＩＮＰを入力され、出力端子ＴＯＵＴＰから出力信号ＶＯＵＴＰを出力する。第１増幅回路１は、全差動演算増幅器ｏｐ及びスイッチＳＷ７以外、図７の増幅回路と同様である。
【０１２１】
第２増幅回路２は、入力端子ＴＩＮＭと、出力端子ＴＯＵＴＭと、サンプルホールド回路ＳＨと、全差動演算増幅器ｏｐと、スイッチＳＷ５と、レベルシフト回路ＬＳと、を備える。第２増幅回路２は、入力端子ＴＩＮＭから入力信号ＶＩＮＭを入力され、出力端子ＴＯＵＴＭから出力信号ＶＯＵＴＭを出力する。入力信号ＶＩＮＭ及び出力信号ＶＯＵＴＭは、それぞれ入力信号ＶＩＮＰ及び出力信号ＶＯＵＴＰの差動信号（逆相の信号）である。第２増幅回路２は、全差動演算増幅器ｏｐ及びスイッチＳＷ７以外、図７の増幅回路と同様である。
【０１２２】
全差動演算増幅器ｏｐは、第１増幅回路１及び第２増幅回路２に供用されている。全差動演算増幅器ｏｐは、第１反転入力端子と、第１非反転入力端子と、第２反転入力端子と、第２非反転入力端子と、非反転出力端子と、反転出力端子と、を備える。
【０１２３】
第１反転入力端子は、第１増幅回路１のノードＮ４に接続される。第１非反転入力端子は、第１増幅回路１のノードＮ３に接続される。第２反転入力端子は、第２増幅回路２のノードＮ４に接続される。第２非反転入力端子は、第２増幅回路２のノードＮ３に接続される。非反転出力端子は、第１増幅回路１のノードＮ６に接続される。反転出力端子は、第２増幅回路２のノードＮ６に接続される。
【０１２４】
図７の増幅回路では、スイッチＳＷ７の他端は接地された。しかしながら、図１０の増幅回路では、第１増幅回路１のスイッチＳＷ７の他端は、第２増幅回路２のノードＮ３に接続される。また、第２増幅回路２のスイッチＳＷ７の他端は、第１増幅回路１のノードＮ３に接続される。
【０１２５】
このような構成により、図７の増幅回路を差動構成とすることができる。図１０の増幅回路は、全差動演算増幅器ｏｐがボルテージフォロワとして機能するため、図７の増幅回路と同様の効果を得られる。
【０１２６】
図１１は、図１０の増幅回路の変形例を示す図である。図１１の増幅回路では、第１増幅回路１の他端が、第２増幅回路２のノードＮ６に接続されている。また、第２増幅回路２の他端が、第１増幅回路１のノードＮ６に接続されている。
【０１２７】
さらに、第１増幅回路１及び第２増幅回路２のサンプルホールド回路ＳＨは、それぞれ２つのサンプル容量Ｃｓ１，Ｃｓ２を備える。サンプル容量Ｃｓ２は、図７のサンプル容量Ｃｓに相当する。すなわち、第１増幅回路１及び第２増幅回路２のサンプルホールド回路ＳＨは、それぞれサンプル容量Ｃｓ１を更に備える。第１増幅回路１及び第２増幅回路２の他の構成は、図１０と同様である。
【０１２８】
第１増幅回路１のサンプルホールド回路ＳＨのサンプル容量Ｃｓ１は、一端が第１増幅回路１のノードＮ１に接続され、他端が接地される。サンプル容量Ｃｓ１は、サンプルフェーズにおいて、入力信号ＶＩＮＰをサンプルする。また、増幅フェーズにおいて、サンプル容量Ｃｓ１は、サンプルした入力信号ＶＩＮＰをホールドする。
【０１２９】
第２増幅回路２のサンプルホールド回路ＳＨのサンプル容量Ｃｓ１は、一端が第２増幅回路２のノードＮ１に接続され、他端が接地される。したがって、このサンプル容量Ｃｓ１は、サンプルフェーズにおいて、入力信号ＶＩＮＭをサンプルする。また、増幅フェーズにおいて、サンプル容量Ｃｓ１は、サンプルした入力信号ＶＩＮＭをホールドする。
【０１３０】
このような構成により、図１１の増幅回路を、フリップ・アラウンド型の差動増幅回路にすることができる。この増幅回路の利得は、１＋Ｃｓ１／Ｃｓ２となる。したがって、サンプル容量Ｃｓ１，Ｃｓ２の容量値を調整することにより、増幅回路の利得を変化させ、バッファ回路以外の用途に適用することができる。例えば、サンプル容量Ｃｓ１，Ｃｓ２の容量値を等しくした場合（Ｃｓ１＝Ｃｓ２）、図１１の増幅回路を２倍増幅回路として機能させることができる。
【０１３１】
図１２は、図１１の増幅回路の変形例を示す図である。図１２の増幅回路は、正参照信号入力端子ＴＲＥＦ１と、負参照信号入力端子ＴＲＥＦ２と、ＡＤ変換器（ＡＤＣ）と、を備える。また、第１増幅回路１及び第２増幅回路２は、それぞれスイッチＳＷＤ１と、第２レベルシフト回路ＬＳ２と、を備える。図１２のレベルシフト容量Ｃｃｌｓ１は、図１１のレベルシフト容量Ｃｃｌｓに相当する。図１２の増幅回路の他の構成は、図１１と同様である。
【０１３２】
正参照信号入力端子ＴＲＥＦ１（以下、「入力端子ＴＲＥＦ１」という）は、正参照信号が入力される。正参照信号は、ＶＲＥＦであるものとする。負参照信号入力端子ＴＲＥＦ２（以下、「入力端子ＴＲＥＦ２」という）は、負参照信号が入力される。負参照信号は、−ＶＲＥＦであるものとする。
【０１３３】
ＡＤ変換器は、２つの入力端子が第１増幅回路１及び第２増幅回路のノードＮ１にそれぞれ接続される。ＡＤ変換器は、増幅回路のサンプルフェーズ及び増幅フェーズと同期して動作する。ＡＤ変換器は、増幅フェーズにおいて、サンプルフェーズの終了時点にサンプルされた入力信号ＶＩＮＰ，ＶＩＮＭ（すなわち、増幅フェーズにおいてサンプル容量Ｃｓ１，Ｃｓ２にホールドされる入力信号ＶＩＮＰ，ＶＩＮＭ）と、入力信号ＶＩＮＰ，ＶＩＮＭの入力同相電圧ＶＣＯＭと、を比較して、第１増幅回路１及び第２増幅回路２に、比較結果に応じた２値の信号をそれぞれ出力する。以下では、ＡＤ変換器は、ＶＩＮＰ，ＶＩＮＭ＞ＶＣＯＭの場合にＨｉｇｈを出力しＶＩＮＰ，ＶＩＮＭ＜ＶＣＯＭの場合にＬｏｗを出力するものとする。増幅フェーズにおけるスイッチＳＷＤ１，ＳＷＤ２，ＳＷＤ３の切替えは、ＡＤ変換器の出力信号により制御される。なお、ＡＤ変換器は、比較器であってもよい。
【０１３４】
ここで、第１増幅回路１のスイッチＳＷＤ１及びレベルシフト回路ＬＳ２について説明する。以下の説明における各構成は、いずれも第１増幅回路１の構成である。
【０１３５】
第１増幅回路１のスイッチＳＷＤ１は、一端がサンプル容量Ｃｓ１の他端に接続される。スイッチＳＷＤ１の他端は、入力端子ＴＲＥＦ１と、入力端子ＴＲＥＦ２と、接地線と、の間で切り替えられる。
【０１３６】
第１増幅回路１のレベルシフト回路ＬＳ２（第２のレベルシフト回路）は、レベルシフト容量Ｃｃｌｓ１と、出力端子ＴＯＵＴＰと、の間に接続されたスイッチトキャパシタ回路である。レベルシフト回路ＬＳ２は、サンプルフェーズと、増幅フェーズと、の２つの動作フェーズを有する。レベルシフト回路ＬＳ２は、レベルシフト容量Ｃｃｌｓ２と、スイッチＳＷＤ２，ＳＷＤ３と、を備える。
【０１３７】
レベルシフト容量Ｃｃｌｓ２は、サンプルフェーズにおいて正参照信号ＶＲＥＦをサンプルし、増幅フェーズにおいてホールドする。レベルシフト容量Ｃｃｌｓ２は、一端がスイッチＳＷＤ２の一端に接続され、他端がスイッチＳＷＤ３の一端に接続される。
【０１３８】
スイッチＳＷＤ２は、一端がレベルシフト容量Ｃｃｌｓ２の一端に接続される。スイッチＳＷＤ２の他端は、出力端子ＶＯＵＴＰと、ノードＮ５と、接地線と、の間で切り替え可能である。
【０１３９】
スイッチＳＷＤ３は、一端がレベルシフト容量Ｃｃｌｓ２の他端に接続される。スイッチＳＷＤ３の他端は、ノードＮ５と、出力端子ＶＯＵＴＰと、入力端子ＴＲＥＦ１と、の間で切り替え可能である。
【０１４０】
増幅フェーズにおける第１増幅回路１のスイッチＳＷＤ１〜ＳＷＤ３の切り替えは、ＡＤ変換器が第１増幅回路１に出力した信号により制御される。
【０１４１】
次に、第２増幅回路２のスイッチＳＷＤ１及びレベルシフト回路ＬＳ２について説明する。以下の説明における各構成は、いずれも第２増幅回路２の構成である。
【０１４２】
第２増幅回路２のスイッチＳＷＤ１は、一端がサンプル容量Ｃｓ１の他端に接続される。スイッチＳＷＤ１の他端は、入力端子ＴＲＥＦ１と、入力端子ＴＲＥＦ２と、接地線と、の間で切り替えられる。
【０１４３】
第２増幅回路２のレベルシフト回路ＬＳ２（第２のレベルシフト回路）は、レベルシフト容量Ｃｃｌｓ１と、出力端子ＴＯＵＴＭと、の間に接続されたスイッチトキャパシタ回路である。レベルシフト回路ＬＳ２は、サンプルフェーズと、増幅フェーズと、の２つの動作フェーズを有する。レベルシフト回路ＬＳ２は、レベルシフト容量Ｃｃｌｓ２と、スイッチＳＷＤ２，ＳＷＤ３と、を備える。
【０１４４】
レベルシフト容量Ｃｃｌｓ２は、サンプルフェーズにおいて負参照信号−ＶＲＥＦをサンプルし、増幅フェーズにおいてホールドする。レベルシフト容量Ｃｃｌｓ２は、一端がスイッチＳＷＤ２の一端に接続され、他端がスイッチＳＷＤ３の一端に接続される。
【０１４５】
スイッチＳＷＤ２は、一端がレベルシフト容量Ｃｃｌｓ２の一端に接続される。スイッチＳＷＤ２の他端は、出力端子ＶＯＵＴＭと、ノードＮ５と、接地線と、の間で切り替え可能である。
【０１４６】
スイッチＳＷＤ３は、一端がレベルシフト容量Ｃｃｌｓ２の他端に接続される。スイッチＳＷＤ３の他端は、ノードＮ５と、出力端子ＶＯＵＴＭと、入力端子ＴＲＥＦ２と、の間で切り替え可能である。
【０１４７】
増幅フェーズにおける第２増幅回路２のスイッチＳＷＤ１〜ＳＷＤ３の切り替えは、ＡＤ変換器が第２増幅回路２に出力した信号により制御される。
【０１４８】
この増幅回路は、サンプルフェーズにおいて、スイッチＳＷＤ１が接地される。これにより、第１増幅回路１のサンプル容量Ｃｓ１に入力信号ＶＩＮＰがサンプルされ、第２増幅回路２のサンプル容量Ｃｓ１に入力信号ＶＩＮＭがサンプルされる。また、スイッチＳＷＤ２の他端が接地され、スイッチＳＷＤ３の他端が入力端子ＴＲＥＦ１，ＴＲＥＦ２にそれぞれ接続される。これにより、第１増幅回路１のレベルシフト容量Ｃｃｌｓ２に正参照信号ＶＲＥＦがサンプルされ、第２増幅回路２のレベルシフト容量Ｃｃｌｓ２に負参照信号−ＶＲＥＦがサンプルされる。
【０１４９】
増幅フェーズにおいて、ＡＤ変換器が第１増幅回路１にＨｉｇｈを出力した場合、第１増幅回路１のスイッチＳＷＤ１の他端は入力端子ＴＲＥＦ２に接続され、スイッチＳＷＤ２の他端は出力端子ＶＯＵＴＰに接続され、スイッチＳＷＤ３の他端はノードＮ５に接続される。これにより、出力信号ＶＯＵＴＰは、第１増幅回路１のレベルシフト容量Ｃｃｌｓ１でレベルシフトした電圧に参照信号ＶＲＥＦを加算した信号となる。
【０１５０】
また、入力信号ＶＩＮＰ，ＶＩＮＭは差動信号であるから、ＡＤ変換器が第１増幅回路１にＨｉｇｈを出力した場合、ＡＤ変換器は第２増幅回路２にＬｏｗを出力する。このとき、第２増幅回路２のスイッチＳＷＤ１の他端は入力端子ＴＲＥＦ１に接続され、スイッチＳＷＤ２の他端は出力端子ＶＯＵＴＭに接続され、スイッチＳＷＤ３の他端はノードＮ５に接続される。これにより、出力信号ＶＯＵＴＭは、第２増幅回路２のレベルシフト容量Ｃｃｌｓ１でレベルシフトした電圧から参照信号ＶＲＥＦを減算した信号となる。
【０１５１】
一方、増幅フェーズにおいて、ＡＤ変換器が第１増幅回路１にＬｏｗを出力した場合、第１増幅回路１のスイッチＳＷＤ１の他端は入力端子ＴＲＥＦ１に接続され、スイッチＳＷＤ２の他端はノードＮ５に接続され、スイッチＳＷＤ３の他端は出力端子ＴＯＵＴＰに接続される。これにより、出力信号ＶＯＵＴＰは、第１増幅回路１のレベルシフト容量Ｃｃｌｓ１でレベルシフトした電圧から参照信号ＶＲＥＦを減算した信号となる。
【０１５２】
また、入力信号ＶＩＮＰ，ＶＩＮＭは差動信号であるから、ＡＤ変換器が第１増幅回路１にＬｏｗを出力した場合、ＡＤ変換器は第２増幅回路２にＨｉｇｈを出力する。このとき、第２増幅回路２のスイッチＳＷＤ１の他端は入力端子ＴＲＥＦ２に接続され、スイッチＳＷＤ２の他端はノードＮ５に接続され、スイッチＳＷＤ３の他端は出力端子ＶＯＵＴＭに接続される。これにより、出力信号ＶＯＵＴＭは、第２増幅回路２のレベルシフト容量Ｃｃｌｓ１でレベルシフトした電圧に参照信号ＶＲＥＦを加算した信号となる。
【０１５３】
このような構成により、図１２の増幅回路は、入力信号ＶＩＮの増幅とともに、参照信号の加減算が可能となる。したがって、図１２の増幅回路は、ＭＤＡＣなどの残差増幅回路として利用することができる。
【０１５４】
図１３は、図７の増幅回路の変形例を示す図である。図１３の増幅回路は、帰還容量Ｃｆ１，Ｃｆ２と、スイッチＳＷ９，ＳＷＲ１，ＳＷＲ２と、サンプル容量Ｃｓ１と、を更に備える。図１３の増幅回路の他の構成は、図７の同様である。
【０１５５】
帰還容量Ｃｆ１は、一端がノードＮ７に接続され、他端がノードＮ８に接続される。ノードＮ７は、スイッチＳＷ６，ＳＷＲ１と、帰還容量Ｃｆ１，Ｃｆ２と、の接続点である。ノードＮ８は、スイッチＳＷ９，ＳＷＲ２と、帰還容量Ｃｆ１と、の接続点である。帰還容量Ｃｆ１の容量値は、Ｃｆ１であるものとする。
【０１５６】
帰還容量Ｃｆ２は、一端がノードＮ７に接続され、他端が接地される。帰還容量Ｃｆ２の容量値は、Ｃｆ２であるものとする。
【０１５７】
スイッチＳＷ９は、一端がノードＮ６に接続され、他端がノードＮ８に接続される。スイッチＳＷＲ１は、一端がノードＮ７に接続され、他端が接地される。スイッチＳＷＲ２は、一端がノードＮ８に接続され、他端が接地される。
【０１５８】
サンプル容量Ｃｓ１は、図１１の増幅回路のサンプル容量Ｃｓ１に相当する。サンプル容量Ｃｓ１の容量値は、Ｃｓ１であるものとする。なお、サンプル容量Ｃｓ，Ｃｓ１及び帰還容量Ｃｆ１，Ｃｆ２の各容量値は、Ｃｆ２／Ｃｆ１＝Ｃｓ１／Ｃｓとなるように設定される。
【０１５９】
図１４は、サンプルフェーズにおける図１３の増幅回路を示す図である。図１４に示すように、この増幅回路は、サンプルフェーズにおいて、スイッチＳＷ９がオンになり、スイッチＳＷＲ１，ＳＷＲ２がオフになる。これにより、増幅回路は、非反転増幅回路として動作する。したがって、レベルシフト容量Ｃｃｌｓには、非反転増幅回路によって増幅された入力信号ＶＩＮがサンプルされる。
【０１６０】
図１５は、増幅フェーズにおける図１３の増幅回路を示す図である。図１５に示すように、この増幅回路は、増幅フェーズにおいて、スイッチＳＷ９がオフになり、スイッチＳＷＲ１，ＳＷＲ２がオンになる。これにより、帰還容量Ｃｆ１，Ｃｆ２に蓄積された電荷がリセットされる。
【０１６１】
このような構成により、図７の増幅回路を、バッファ回路だけでなく、利得が１＋Ｃｓ１／Ｃｓの増幅回路として利用することができる。
【０１６２】
図１６は、図１３の増幅回路を差動構成にした差動増幅回路を示す図である。図１６の増幅回路は、入力信号ＶＩＮＰ，ＶＩＮＭを差動入力され、出力信号ＶＯＵＴＰ，ＶＯＵＴＭを差動出力する。図１６に示すように、この増幅回路は、第１増幅回路１と、第２増幅回路２と、を備える。
【０１６３】
第１増幅回路１は、入力端子ＴＩＮＰと、出力端子ＴＯＵＴＰと、サンプルホールド回路ＳＨと、全差動演算増幅器ｏｐと、スイッチＳＷ５と、レベルシフト回路ＬＳと、を備える。第１増幅回路１は、入力端子ＴＩＮＰから入力信号ＶＩＮＰを入力され、出力端子ＴＯＵＴＰから出力信号ＶＯＵＴＰを出力する。第１増幅回路１は、全差動演算増幅器ｏｐ及びスイッチＳＷ７以外、図１３の増幅回路と同様である。
【０１６４】
第２増幅回路２は、入力端子ＴＩＮＭと、出力端子ＴＯＵＴＭと、サンプルホールド回路ＳＨと、全差動演算増幅器ｏｐと、スイッチＳＷ５と、レベルシフト回路ＬＳと、を備える。第２増幅回路２は、入力端子ＴＩＮＭから入力信号ＶＩＮＭを入力され、出力端子ＴＯＵＴＭから出力信号ＶＯＵＴＭを出力する。入力信号ＶＩＮＭ及び出力信号ＶＯＵＴＭは、それぞれ入力信号ＶＩＮＰ及び出力信号ＶＯＵＴＰの差動信号（逆相の信号）である。第２増幅回路２は、全差動演算増幅器ｏｐ及びスイッチＳＷ７以外、図１３の増幅回路と同様である。
【０１６５】
全差動演算増幅器ｏｐは、第１増幅回路１及び第２増幅回路２に供用されている。全差動演算増幅器ｏｐは、第１反転入力端子と、第１非反転入力端子と、第２反転入力端子と、第２非反転入力端子と、非反転出力端子と、反転出力端子と、を備える。
【０１６６】
第１反転入力端子は、第１増幅回路１のノードＮ４に接続される。第１非反転入力端子は、第１増幅回路１のノードＮ３に接続される。第２反転入力端子は、第２増幅回路２のノードＮ４に接続される。第２非反転入力端子は、第２増幅回路２のノードＮ３に接続される。非反転出力端子は、第１増幅回路１のノードＮ６に接続される。反転出力端子は、第２増幅回路２のノードＮ６に接続される。
【０１６７】
図１３の増幅回路では、スイッチＳＷ７の他端は接地された。しかしながら、図１６の増幅回路では、第１増幅回路１のスイッチＳＷ７の他端は、第２増幅回路２のノードＮ３に接続される。また、第２増幅回路２のスイッチＳＷ７の他端は、第１増幅回路１のノードＮ３に接続される。
【０１６８】
このような構成により、図１３の増幅回路を差動構成とすることができる。図１６の増幅回路は、図１３と同様の効果を奏する。
【０１６９】
（第４実施形態）
第４実施形態に係るＡＤ変換器について、図１７を参照して説明する。図１７は、本実施形態に係るＡＤ変換器を示す機能ブロック図である。本実施形態に係るＡＤ変換器は、上述の第１実施形態乃至第３実施形態に係る増幅回路のいずれかを備える。図１７に示すように、このＡＤ変換器は、標本化器と、増幅器と、量子化器と、を備える。
【０１７０】
標本化器は、入力されたアナログ入力信号を、所定の時間間隔でサンプルし、サンプルした信号を出力する。増幅器は、標本化器の出力信号を、所定の利得で増幅して出力する。量子化器は、増幅器の出力信号を量子化し、デジタル出力信号を出力する。
【０１７１】
本実施形態に係るＡＤ変換器は、標本化器及び増幅器が、上述の第１実施形態乃至第３実施形態に係る増幅回路のいずれかにより構成される。標本化器の機能は、増幅回路のサンプルホールド回路ＳＨにより実現される。また、増幅器の機能は、増幅回路全体で実現される。増幅回路の出力信号ＶＯＵＴが、増幅器の出力信号となる。出力信号ＶＯＵＴは、量子化器によって量子化される。
【０１７２】
上述の各実施形態に係る増幅回路は、レベルシフト回路ＬＳによって演算増幅器ＯＰの利得を等価的に向上させることができるため、高精度な増幅が可能である。また、２つの動作フェーズしか有さないため、ＣＬＳ技術を利用した従来の増幅回路より高速動作が可能である。
【０１７３】
このような増幅回路を標本化器及び増幅器として備えるため、本実施形態に係るＡＤ変換器は、高精度かつ高速なＡＤ変換が可能である。すなわち、サンプリング周波数を大きくし、量子化誤差を低減することができる。
【０１７４】
（第５実施形態）
第５実施形態に係る集積回路及び無線通信装置について、図１８を参照して説明する。図１８は、本実施形態に係る無線通信装置のハードウェア構成を示す図である。このハードウェア構成は一例であり、ハードウェア構成は種々の変更が可能である。
【０１７５】
図１８に示すように、本実施形態に係る無線通信装置は、ベースバンド部１１１と、ＲＦ部１２１と、アンテナと、を備える。
【０１７６】
ベースバンド部１１１は、制御回路１１２と、送信処理回路１１３と、受信処理回路１１４と、ＤＡ変換器１１５，１１６と、ＡＤ変換器１１７，１１８とを備える。ＲＦ部１２１とベースバンド部１１１は、まとめて１チップの集積回路（ＩＣ）として構成されてもよいし、別々のチップで構成されてもよい。
【０１７７】
ベースバンド部１１１は、例えば、１チップのベースバンドＬＳＩ又はベースバンドＩＣである。また、ベースバンド部１１１は、図１８に破線で示すように、ＩＣ１３１と、ＩＣ１３２と、の２チップのＩＣを備えてもよい。図１８の例では、ＩＣ１３１は、ＤＡ変換器１１５と，１１６と、ＡＤ変換器１１７，１１８と、を備える。ＩＣ１３２は、制御回路１１２と、送信処理回路１１３と、受信処理回路１１４と、を備える。各ＩＣに含まれる構成の分け方は、これに限られない。また、ベースバンド部１１１は、３つ以上のＩＣにより構成されてもよい。
【０１７８】
制御回路１１２は、他の端末（基地局を含む）との通信に関する処理を行う。具体的には、制御回路１１２は、データフレーム、制御フレーム及び管理フレームの３種類のＭＡＣフレームを扱い、ＭＡＣ層において規定される各種の処理を実行する。また、制御回路１１２は、ＭＡＣ層より上位層（例えば、ＴＣＰ／ＩＰやＵＤＰ／ＩＰ、さらにその上層のアプリケーション層など）の処理を実行してもよい。
【０１７９】
送信処理回路１１３は、制御回路１１２からＭＡＣフレームを受け取る。送信処理回路１１３は、ＭＡＣフレームへのプリアンブル及びＰＨＹヘッダの追加や、ＭＡＣフレームの符号化や変調を実行する。これにより、送信処理回路１１３は、ＭＡＣフレームをＰＨＹパケットに変換する。
【０１８０】
ＤＡ変換器１１５，１１６は、送信処理回路１１３が出力したＰＨＹパケットをＤＡ変換する。図１８の例では、ＤＡ変換器は２系統設けられ、並列処理しているが、ＤＡ変換器は１つでもよいし、アンテナの数だけ設けられる構成も可能である。
【０１８１】
ＲＦ部１２１は、例えば、１チップのＲＦアナログＩＣや高周波ＩＣである。ＲＦ部１２１は、ベースバンド部１１１とまとめて１チップに構成されてもよいし、送信回路１２２を備えるＩＣと、受信処理回路を備えるＩＣと、の２チップにより構成されてもよい。ＲＦ部１２１は、送信処理回路１２２と、受信処理回路１２３と、を備える。
【０１８２】
送信回路１２２は、ＤＡ変換器１１５，１１６によりＤＡ変換されたＰＨＹパケットにアナログ信号処理を行う。送信回路１２２が出力したアナログ信号が、アンテナを介して無線で送信される。送信回路１２２は、送信フィルタ、ミキサ、及びパワーアンプ（ＰＡ）などを備える。
【０１８３】
送信フィルタは、ＤＡ変換器１１５，１１６によりＤＡ変換されたＰＨＹパケットの信号から、所望帯域の信号を抽出する。ミキサは、発振装置から供給される一定周波数の信号を利用して、送信フィルタによりフィルタリング後の信号を無線周波数にアップコンバートする。プリアンプは、アップコンバート後の信号を増幅する。増幅後の信号がアンテナに供給され、無線信号が送信される。
【０１８４】
受信回路１２３は、アンテナで受信した信号にアナログ信号処理を行う。受信回路１２３が出力した信号は、ＡＤ変換器１１７，１１８に入力される。受信回路１２３は、ＬＮＡ（低雑音増幅器）、ミキサ、及び受信フィルタなどを備える。
【０１８５】
ＬＮＡは、アンテナで受信した信号を増幅する。ミキサは、発振装置から供給される一定周波数の信号を利用して、増幅後の信号をベースバンドにダウンコンバートする。受信フィルタは、ダウンコーバート後の信号から所望帯域の信号を抽出する。抽出後の信号は、ＡＤ変換器１１７，１１８に入力される。
【０１８６】
ＡＤ変換器１１７，１１８は、受信回路１２３からの入力信号をＡＤ変換する。図１８の例では、ＡＤ変換器は２系統設けられ、並列処理しているが、ＡＤ変換器は１つであってもよいし、ＡＤ変換器がアンテナの数だけ設けられる構成でもよい。
【０１８７】
本実施形態に係る無線通信装置は、ＡＤ変換器１１７，１１８として、第４実施形態に係るＡＤ変換器を備える。第４実施形態に係るＡＤ変換器は、高精度かつ高速なＡＤ変換が可能なため、本実施形態に係る無線通信装置は、高速かつ信頼性の高い、無線信号の受信処理が可能となる。
【０１８８】
受信処理回路１１４は、ＡＤ変換器１１７，１１８によりＡＤ変換されたＰＨＹパケットを受け取る。受信処理回路１１４は、ＰＨＹパケットの復調及び復号化や、ＰＨＹパケットからのプリアンブル及びＰＨＹヘッダの除去などを行う。これにより、受信処理回路１１４は、ＰＨＹパケットをＭＡＣフレームに変換する。受信処理回路１１４による処理後のフレームは、制御回路１１２に入力される。
【０１８９】
なお、図１８の例では、ＤＡ変換器１１５，１１６及びＡＤ変換器１１７，１１８は、ベースバンド部１１１に配置されていたが、ＲＦ部１２１に配置されるように構成することも可能である。
【０１９０】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１９１】
ＴＩＮ：アナログ入力端子、ＴＯＵＴ：アナログ出力端子、Ｃｓ：サンプル容量、Ｃｆ：帰還容量、Ｃｃｌｓ：レベルシフト容量、ＳＷ：スイッチ、ＯＰ：演算増幅器、Ｎ：ノード、ＳＨ：サンプルホールド回路、ＬＳ：レベルシフト回路、１：第１増幅回路、２：第２増幅回路、１１１：ベースバンド部、１１２：制御回路、１１３：送信処理回路、１１４：受信処理回路、１１５，１１６：ＤＡ変換器、１１７，１１８：ＡＤ変換器、１２１：ＲＦ部、１２２：送信回路、１２３：受信回路、１３１，１３２：集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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