(57)【要約】【課題】ヒューズのカット性が不十分でも回路特性の精度を良好に保つことができ、また、パワーオン時のリセット信号等も必要なくヒューズのカットの有無を安定して決定することができる、高信頼性を有する半導体装置を提供する。【解決手段】半導体装置は、第１のノード（Ｎ０１）を介して直列に接続される第１のトランジスタ（Ｑｎ０１）及第２のトランジスタ（Ｑｐ０１）と、第２のノード（Ｎ０２）を介して直列に接続される第３のトランジスタ（Ｑｎ０２）及び第４のトランジスタ（Ｑｐ０２）と、第１のトランジスタのソース又はドレインのいずれかに接続される第１のヒューズ素子（Ｆ０１）とを備え、第１のトランジスタ及び第２のトランジスタの各ゲート電極は、第２のノードに接続されており、第３のトランジスタ及び第４のトランジスタの各ゲート電極は、第１のノードに接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のノードを介して直列に接続される第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタと、
第２のノードを介して直列に接続される第１導電型の第３のトランジスタ及び第２導電型の第４のトランジスタと、
前記第１のトランジスタのソース又はドレインのいずれかに接続される第１のヒューズ素子とを備え、
前記第１のトランジスタ及び前記第２のトランジスタの各ゲート電極は、前記第２のノードに接続されており、
前記第３のトランジスタ及び前記第４のトランジスタの各ゲート電極は、前記第１のノードに接続されている
ことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記第３のトランジスタのソース又はドレインのいずれかに接続される第２のヒューズ素子を備えている
ことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１及び第２のヒューズ素子は、それぞれが接続される前記第１及び第３のトランジスタのソース又はドレインのうち、同じ側の端子に接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項２又は３のいずれかに記載の半導体装置において、
前記第２のトランジスタのソース又はドレインのいずれかに接続される第３のヒューズ素子と、
前記第４のトランジスタのソース又はドレインのいずれかに接続される第４のヒューズ素子とを備え、
前記第１〜第４のヒューズ素子は、それぞれが接続される前記第１〜第４のトランジスタのソース又はドレインのうち、同じ側の端子に接続されている
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至３のうちいずれかに記載の半導体装置において、
前記第１のトランジスタと並列に接続される第１導電型の第５のトランジスタと、
前記第３のトランジスタと並列に接続される第１導電型の第６のトランジスタとを備え、
前記第５及び第６のトランジスタはそれぞれ、テスト用トランジスタである
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至３のうちいずれかに記載の半導体装置において、
前記第１のヒューズ素子は、電気ヒューズである
ことを特徴とする半導体装置。
【請求項７】
請求項１乃至３ならびに請求項６のうちいずれかに記載の半導体装置において、
前記第１のヒューズ素子と前記第１のトランジスタとの間には、前記第１のヒューズ素子をカットするのに必要な電圧が印加可能なスイッチトランジスタが接続されている
ことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１のヒューズ素子と前記第１のトランジスタとの間には、第１の抵抗素子が接続されている
ことを特徴とする半導体装置。
【請求項９】
請求項２に記載の半導体装置において、
前記第１のヒューズ素子は、前記第１のトランジスタのソースに接続されており、
前記第２のヒューズ素子は、前記第３のトランジスタのドレインに接続されている
ことを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第２のトランジスタのソースに接続される第２のヒューズ素子を備え、
前記第１のヒューズ素子は、前記第１のトランジスタのソースに接続されている
ことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第３のトランジスタのソースは接地に接続されており、
前記第４のトランジスタのソースは電源に接続されている
ことを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記第３のトランジスタのソース又はドレインに接続される第１の抵抗素子を備えている
ことを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第１のヒューズ素子及び第１の抵抗素子は、それぞれが接続される前記第１及び第３のトランジスタのソース又はドレインのうち、同じ側の端子に接続されている
ことを特徴とする半導体装置。
【請求項１４】
請求項１乃至５ならびに請求項９乃至１３のいずれかに記載の半導体装置において、
前記第１のヒューズ素子は、レーザーヒューズである
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、ヒューズを有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、特にアナログデバイスで電気特性の最適化などを行うために、ヒューズによって特性の調整を行うことがある。ヒューズの具体例としては、レーザーヒューズや電気ヒューズなどがある。
【０００３】
最近では、このようなヒューズが車載関連に用いられる場合、高信頼性が要求されることが多くなってきている。
【０００４】
一般に、ヒューズを用いた回路として、ヒューズをカットする前後での抵抗値の高低を読み出し、読み出した結果としてＨｉｇｈかＬｏｗの２値を用いる回路構成がある（例えば、特許文献２，３参照）。
【０００５】
また、アナログ抵抗素子と並列にヒューズを構成し、アナログ抵抗素子の使用または不使用を直接決定する回路構成もある（例えば、特許文献１参照）。
【０００６】
特許文献１では、図１５に示すように、回路の特性を調整する抵抗素子１〜４に対して、それぞれ並列にヒューズ５〜８が接続されている。この場合、カットされたヒューズと並列に配置された抵抗素子が有効になる。
【０００７】
また、特許文献２では、図１６に示すように、ヒューズ１と抵抗体Ｔｒ１，Ｔｒ２，Ｔｒ３とを直列に接続し、ヒューズ１のカットの有無により、その接続点Ｔｏの電圧をＨｉｇｈｔかＬｏｗの２値のいずれかで出力する回路が開示されている。また、図１７に示すように、２つのヒューズ２，３を直列に接続し、ヒューズ２，３のいずれかをカットし、その接続点Ｔｏの電圧をＨｉｇｈかＬｏｗの２値のいずれかで出力する回路が開示されている。
【０００８】
また、特許文献３では、図１８に示すように、電気ヒューズの構成例と電気ヒューズをカットするための回路、ならびにヒューズのカットの有無の情報を読み出す回路が開示されている。半導体装置１０Ａでは、２つの金属配線１（第１の伝送ライン１１）と金属配線２（第２の伝送ライン）と間の接続部１３（コンタクトヒューズ）に、電源駆動部１４から電流を流すことにより、接続部１３がカットされる。また、カットされた接続部１３の抵抗値の高低が、ヒューズ状態出力部１５によって読み出され、ＨｉｇｈかＬｏｗの２値のいずれかがラッチされて出力される。なお、図１８において、半導体装置１０Ｂは半導体装置１０Ａの等価回路である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−７４５３０号公報
【特許文献２】特開平３−１３０９９９号公報
【特許文献３】特開２０１１−１４２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１の半導体装置は、回路の最適化を行う抵抗体と並列に配置されたヒューズをカットするか否かで、抵抗体の有効／無効を決めるものであるが、ヒューズのカットが十分でなくヒューズの抵抗値が低い場合、カットが不十分である部分の抵抗値は、抵抗体の抵抗値と、その抵抗体と並列接続されたヒューズの抵抗値とを合成した抵抗値になる。したがって、カットが不十分である部分には、所望する抵抗値と異なる抵抗値が設定されることとなり、回路精度が悪くなるという課題がある。また、この回路方式では、ヒューズのカット後の抵抗変化などによっても精度が悪くなることがある。特に車載用途など高信頼性が必要な分野では、これらの精度の悪化などは課題となる。また、カット後の抵抗が低くなった場合、回路全体の電流が多くなるという課題もあり、特にバッテリに適用されるような製品の場合には電池寿命が短くなるなどの課題もある。
【００１１】
また、特許文献２の半導体装置は、ヒューズをカットするか否かによって、ＨｉｇｈかＬｏｗの２値を出力し、この信号を用いて特性の調整を行うものである。この信号を特許文献１のヒューズの部分におけるスイッチ信号として使用すれば、特性は安定して調整できるように思える。ただし、この場合、１本のヒューズを用いた回路（図１６）では、半導体装置のパワーオン時のリセット後において、ヒューズによるリーク電流の有無によって出力信号を決めるなど制御信号が必要である。また、ヒューズのカットが不十分な場合はリーク電流が発生するという課題がある。また、２本のヒューズを用いていずれかをカットするという回路（図１７）の場合、半導体装置のパワーオン時のリセット回路を不要とする構成も可能であるが、上記と同様にヒューズのカットが不十分な場合はリーク電流が発生するという課題がある。
【００１２】
また、特許文献３に記載されたヒューズ回路構成を用いた半導体装置では、電気ヒューズをカットした後に、この抵抗の情報を読み出すためにパワーオン時のリセット信号が必要であることと、上記と同様にヒューズカットが不十分な場合はリーク電流が発生するという課題がある。
【００１３】
上述した課題に鑑み、本開示は、ヒューズのカット性が不十分でも回路特性の精度を良好に保つことができ、また、パワーオン時のリセット信号等も必要なくヒューズのカットの有無を安定して決定することができる、高信頼性を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、本開示の一態様に係る半導体装置は、第１のノードを介して直列に接続される第１導電型の第１のトランジスタ及び第２導電型の第２のトランジスタと、第２のノードを介して直列に接続される第１導電型の第３のトランジスタ及び第２導電型の第４のトランジスタと、前記第１のトランジスタのソース又はドレインのいずれかに接続される第１のヒューズ素子とを備え、前記第１のトランジスタ及び前記第２のトランジスタの各ゲート電極は、前記第２のノードに接続されており、前記第３のトランジスタ及び前記第４のトランジスタの各ゲート電極は、前記第１のノードに接続されている。
【００１５】
これによると、電源投入時に、リセット信号等の特別な制御信号がなくても、ヒューズ素子がカットされているかどうかを安定して決定することができる。また、ヒューズ素子のカット性が不十分であっても、出力信号がＨｉｇｈであるかＬｏｗであるかを決定することができる。さらに、ヒューズ素子に接続されるトランジスタをオフすることで、ヒューズ素子への貫通電流などのリーク電流が流れることもない。
【００１６】
また、上記半導体装置は、前記第３のトランジスタのソース又はドレインのいずれかに接続される第２のヒューズ素子を備えていてもよい。
【００１７】
これによると、２つのヒューズ素子のいずれかをカットすることによって、出力信号がＨｉｇｈであるかＬｏｗであるかを安定して決定することができる。
【００１８】
また、前記第１及び第２のヒューズ素子は、それぞれが接続される前記第１及び第３のトランジスタのソース又はドレインのうち、同じ側の端子に接続されていてもよい。
【００１９】
これによると、上記の２本のヒューズ素子が、例えば第１及び第３のトランジスタのソース側に挿入されているとすると、ヒューズ素子のカット性が悪く低抵抗となった場合でも、トランジスタのソース側に挿入されているため、安定した差動動作を実現することができる。
【００２０】
あるいは、前記第１のヒューズ素子は、前記第１のトランジスタのソースに接続されており、前記第２のヒューズ素子は、前記第３のトランジスタのドレインに接続されていてもよい。
【００２１】
これによると、ヒューズ素子がカットされていない状態であっても、出力信号を一定に決定することができる。
【００２２】
あるいは、上記半導体装置は、前記第２のトランジスタのソースに接続される第２のヒューズ素子を備え、前記第１のヒューズ素子は、前記第１のトランジスタのソースに接続されていてもよい。
【００２３】
これによると、ヒューズ素子がカットされていない状態であっても、各トランジスタによって、出力信号が一定となるようなラッチ回路を構成することができる。
【００２４】
また、上記半導体装置は、前記第３のトランジスタのソース又はドレインに接続される第１の抵抗素子を備えていてもよい。
【００２５】
これにより、１本のヒューズ素子を用いればよいため、半導体装置のレイアウト面積を小さくすることができる。
【００２６】
また、上記半導体装置は、前記第１のトランジスタと並列に接続される第１導電型の第５のトランジスタと、前記第３のトランジスタと並列に接続される第１導電型の第６のトランジスタとを備えていてもよい。この場合、前記第５及び第６のトランジスタはそれぞれ、テスト用トランジスタである。
【００２７】
これにより、ヒューズ素子のカット性が悪い場合でも、本検査モードにおいて、ヒューズ素子のカット状態を確認することができるため、カット状態が悪いヒューズ素子を不良とするなどして、高信頼性の半導体装置を提供することができる。
【００２８】
また、上記半導体装置において、前記第１のヒューズ素子は、電気ヒューズであってもよい。この場合、前記第１のヒューズ素子と前記第１のトランジスタとの間には、前記第１のヒューズ素子をカットするのに必要な電圧が印加可能なスイッチトランジスタが接続されていてもよい。
【００２９】
これにより、従来の半導体装置では、ヒューズ素子の読出回路用の特別な信号が必要であったが、本態様では、この信号がなくても、ヒューズ素子のカット状態を読み出すことが可能となる。
【００３０】
また、上記半導体装置において、前記第１のヒューズ素子と前記第１のトランジスタとの間には、第１の抵抗素子が接続されていてもよい。
【００３１】
これにより、ヒューズ素子のカット時及び読み出し時に、ヒューズ素子を保護することができる。
【発明の効果】
【００３２】
本開示によれば、ヒューズのカット性が不十分でも回路特性の精度を良好に保つことができ、また、パワーオン時のリセット信号等も必要なくヒューズのカットの有無を安定して決定することができる、高信頼性を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００３３】
【図１】図１は、第１の実施形態に係る半導体装置の回路図である。
【図２】図２は、第１の実施形態の変形例に係る半導体装置の回路図である。
【図３】図３は、第２の実施形態に係る半導体装置の回路図である。
【図４】図４は、第２の実施形態の変形例に係る半導体装置の回路図である。
【図５】図５は、第３の実施形態に係る半導体装置の回路図である。
【図６】図６は、第３の実施形態の変形例に係る半導体装置の回路図である。
【図７】図７は、第４の実施形態に係る半導体装置の回路図である。
【図８】図８は、第５の実施形態に係る半導体装置の回路図である。
【図９】図９は、第５の実施形態の変形例に係る半導体装置の回路図である。
【図１０】図１０は、第６の実施形態に係る半導体装置の回路図である。
【図１１】図１１は、第６の実施形態の変形例に係る半導体装置の回路図である。
【図１２】図１２は、第７の実施形態に係る半導体装置の回路図である。
【図１３】図１３は、第８の実施形態の変形例に係る半導体装置の回路図である。
【図１４】図１４は、第９の実施形態に係る半導体装置の回路図である。
【図１５】図１５は、従来の半導体装置の回路図である。
【図１６】図１６は、従来の半導体装置の別の回路図である。
【図１７】図１７は、従来の半導体装置の別の回路図である。
【図１８】図１８は、従来の半導体装置の別の回路図である。
【発明を実施するための形態】
【００３４】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の回路図である。図１に示す半導体装置は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に、それぞれ第１および第２の経路からなる回路を有する。
【００３５】
具体的に、第１の経路は、Ｐチャネル型ＭＯＳトランジスタＱｐ０１と、Ｎチャネル型ＭＯＳトランジスタＱｎ０１と、ヒューズ素子Ｆ０１とで構成される。
【００３６】
また、第２の経路は、Ｐチャネル型ＭＯＳトランジスタＱｐ０２と、Ｎチャネル型ＭＯＳトランジスタＱｎ０２と、ヒューズ素子Ｆ０２とで構成される。
【００３７】
なお、以下、Ｐチャネル型ＭＯＳトランジスタＱｐ０１，Ｑｐ０２をそれぞれ、トランジスタＱｐ０１，Ｑｐ０２と略記し、Ｎチャネル型ＭＯＳトランジスタＱｎ０１，Ｑｎ０２をそれぞれ、トランジスタＱｎ０１，Ｑｎ０２と略記し、ヒューズ素子Ｆ０１，Ｆ０２をヒューズＦ０１，Ｆ０２と表記する。
【００３８】
トランジスタＱｐ０１，Ｑｐ０２のそれぞれのソースは、電源電圧ＶＤＤに接続されている。トランジスタＱｐ０１のドレインはノードＮ０１に接続され、トランジスタＱｐ０２のドレインはノードＮ０２に接続されている。
【００３９】
また、トランジスタＱｎ０１のドレインはノードＮ０１に接続され、トランジスタＱｎ０２のドレインはノードＮ０２に接続されている。
【００４０】
このように、第１の経路において、トランジスタＱｐ０１とトランジスタＱｎ０１とは、ノードＮ０１を介して直列に接続され、第２の経路において、トランジスタＱｐ０２とトランジスタＱｎ０２とは、ノードＮ０２を介して直列に接続されている。
【００４１】
また、トランジスタＱｎ０１のソースにはヒューズＦ０１が接続され、トランジスタＱｎ０２のソースにはヒューズＦ０２が接続されている。ヒューズＦ０１，Ｆ０２の他端はそれぞれ、接地電圧ＶＳＳに接続されている。
【００４２】
そして、ノードＮ０１は、トランジスタＱｎ０２およびトランジスタＱｐ０２のそれぞれのゲート電極に接続され、ノードＮ０２は、トランジスタＱｎ０１およびトランジスタＱｐ０１のそれぞれのゲート電極に接続されている。
【００４３】
つまり、本実施形態に係る半導体装置では、トランジスタＱｐ０１，Ｑｐ０２およびトランジスタＱｎ０１，Ｑｎ０２によって、ラッチ回路が構成されており、このラッチ回路にヒューズＦ０１，Ｆ０２が接続された構成となっている。
【００４４】
以下、本実施形態に係る半導体装置の動作について説明する。
【００４５】
図１に示す半導体装置では、ヒューズＦ０１，Ｆ０２のいずれかをカットして高抵抗化することによって、ラッチされる値をＨｉｇｈまたはＬｏｗに決定することができる。
【００４６】
例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はＬｏｗになりにくくＨｉｇｈに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。また、ヒューズＦ０２は低抵抗であるため、ノードＮ０２はＬｏｗになる。
【００４７】
ノードＮ０２がＬｏｗであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
【００４８】
特許文献１，２では、リーク電流が流れるおそれがあるが、本実施形態では、上述したようにリーク電流が流れることがない回路を実現することできる。
【００４９】
また、本実施形態では、半導体装置の動作時において、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１の接地電圧ＶＳＳと逆のノードには電界が印加されることがない。そのため、この電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく高信頼性を得ることができる。
【００５０】
また、本実施形態の半導体装置は、それほど微細化が必要のないアナログデバイスにも搭載可能であるため、アナログ回路の信頼性を向上することができる。
【００５１】
さらに、本実施形態の構成では、ヒューズＦ０１，Ｆ０２がそれぞれ、トランジスタＱｎ０１，Ｑｎ０２のソース側、すなわち接地電圧ＶＳＳ側に接続されているため、トランジスタ回路と区別して、複数のヒューズをまとめて配置できるなど、レイアウト的な効果もある。
【００５２】
本実施形態では、ノードＮ０１やノードＮ０２を出力信号として設定することができる。なお、図示しないが、例えば、ノードＮ０１の後に波形整形のインバータなどを接続してもよい。
【００５３】
また、ヒューズとしては、例えば、レーザートリマで切断するメタルヒューズが考えられるが、電気ヒューズを用いてもよい。電気ヒューズの場合は、切断用回路も併設すればよい。また、電気ヒューズの他、抵抗値が変化する素子、例えば、ＭＲＡＭ（Magnetoresistive Random AccessMemory）、ＲｅＲＡＭ（Resistive RAM, Resistive Random Access Memory）などを用いることも可能である。
【００５４】
また、本実施形態において、例えばヒューズＦ０２を省略してもよい。ただし、トランジスタＱｎ０２の駆動能力をトランジスＱｎ０１の駆動能力に比べて低くするなどして、ヒューズＦ０１が未カットのときにノードＮ０１がＬｏｗになるような設定とする。
【００５５】
−変形例−
図２は、第１の実施形態の変形例に係る半導体装置の回路図である。本変形例では、主に図１との相違点について説明する。
【００５６】
図２に示す半導体装置は、トランジスタＱｎ０１，Ｑｎ０２のそれぞれのドレイン側に、ヒューズＦ０１，Ｆ０２が挿入された構成となっている。
【００５７】
具体的に、トランジスタＱｎ０１，Ｑｎ０２のそれぞれのソースが接地電圧ＶＳＳに接続されており、トランジスタＱｎ０１のドレインにヒューズＦ０１が接続され、トランジスタＱｎ０２のドレインにヒューズＦ０２が接続されている。また、ヒューズＦ０１の他端はノードＮ０１に、ヒューズＦ０２の他端はノードＮ０２にそれぞれ接続されている。
【００５８】
次に、本変形例に係る半導体装置の動作について説明する。
【００５９】
例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はＬｏｗになりにくくＨｉｇｈに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。また、ヒューズＦ０２は低抵抗であるため、ノードＮ０２はＬｏｗになる。
【００６０】
ノードＮ０２がＬｏｗであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
【００６１】
また、半導体装置の動作時において、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１のノードＮ０１と逆のノードには電界が印加されることがない。そのため、この電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく高信頼性を得ることができる。
【００６２】
また、本変形例では、トランジスタＱｎ０１，Ｑｎ０２のドレイン側に抵抗体であるヒューズＦ０１，Ｆ０２が挿入されているため、トランジスタＱｎ０１，Ｑｎ０２のソース側には抵抗がない。したがって、トランジスタＱｎ０１，Ｑｎ０２の駆動差がなく、ヒューズＦ０１，Ｆ０２の抵抗がわずかな差であっても、正確にデータを決めることができる。
【００６３】
（第２の実施形態）
図３は、第２の実施形態に係る半導体装置の回路図である。本実施形態では、主に図１との相違点について説明する。
【００６４】
図３に示す半導体装置は、トランジスタＱｐ０１，Ｑｐ０２のそれぞれのソース側に、ヒューズＦ０１，Ｆ０２が挿入された構成となっている。
【００６５】
具体的に、トランジスタＱｐ０１のソースにヒューズＦ０１が接続され、トランジスタＱｐ０２のソースにヒューズＦ０２が接続されている。また、ヒューズＦ０１，Ｆ０２の他端は、それぞれ電源電圧ＶＤＤに接続されている。そして、トランジスタＱｎ０１のソース、およびトランジスタＱｎ０２のソースは、それぞれ接地電圧ＶＳＳに接続されている。
【００６６】
次に、本実施形態に係る半導体装置の動作について説明する。
【００６７】
例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はＨｉｇｈになりにくくＬｏｗに維持されるようになる。そのため、トランジスタＱｐ０２がオンとなる。また、ヒューズＦ０２は低抵抗であるため、ノードＮ０２はＨｉｇｈになる。
【００６８】
ノードＮ０２がＨｉｇｈであるため、トランジスタＱｐ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｐ０１がオフであるため、電源電圧ＶＤＤからヒューズＦ０１を通してノードＮ０１に電流が流れることはない。
【００６９】
また、半導体装置の動作時において、トランジスタＱｐ０１がオフであるため、ヒューズＦ０１の電源電圧ＶＤＤと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく高信頼性を得ることができる。
【００７０】
−変形例−
図４は、第２の実施形態の変形例に係る半導体装置の回路図である。本変形例では、主に図３との相違点について説明する。
【００７１】
図４に示す半導体装置は、トランジスタＱｐ０１，Ｑｐ０２のそれぞれのドレイン側に、ヒューズＦ０１，Ｆ０２が挿入された構成となっている。
【００７２】
具体的に、トランジスタＱｐ０１，Ｑｐ０２のそれぞれのソースが電源電圧ＶＤＤに接続されており、トランジスタＱｐ０１のドレインにヒューズＦ０１が接続され、トランジスタＱｐ０２のドレインにヒューズＦ０２が接続されている。また、ヒューズＦ０１の他端はノードＮ０１に、ヒューズＦ０２の他端はノードＮ０２にそれぞれ接続されている。
【００７３】
本変形例に係る半導体装置によると、第１の実施形態の変形例と同様の効果が得られる。さらに、トランジスタＱｐ０１，Ｑｐ０２を介してヒューズＦ０１，Ｆ０２が接続されているため、特に、電源電圧ＶＤＤにサージなどがかかるような場合であっても、サージはトランジスタの拡散層から抜けるためヒューズＦ０１，Ｆ０２の破壊は起こりにくくなる。
【００７４】
（第３の実施形態）
図５は、第３の実施形態に係る半導体装置の回路図である。本実施形態では、主に図１との相違点について説明する。
【００７５】
図５に示す半導体装置は、４つのヒューズＦ０１，Ｆ０２，Ｆ０３，Ｆ０４を有し、トランジスタＱｐ０１，Ｑｐ０２のそれぞれのソース側にヒューズＦ０３，Ｆ０４が挿入され、トランジスタＱｎ０１，Ｑｎ０２のそれぞれのソース側にヒューズＦ０１，Ｆ０２が挿入された構成となっている。
【００７６】
具体的に、トランジスタＱｐ０１のソースにヒューズＦ０３が接続され、トランジスタＱｐ０２のソースにヒューズＦ０４が接続されている。また、ヒューズＦ０３，Ｆ０４の他端は、それぞれ電源電圧ＶＤＤに接続されている。
【００７７】
本実施形態に係る半導体装置では、ヒューズＦ０１，Ｆ０４のセット、または、ヒューズＦ０２，Ｆ０３のセットのいずれかをカットして高抵抗化することによって、ラッチされる値をＨｉｇｈまたはＬｏｗに決定することができる。
【００７８】
例えば、ヒューズＦ０１，Ｆ０４をカットして高抵抗とすると、ノードＮ０１はＬｏｗになりにくくＨｉｇｈに維持されるようになる。また、ノードＮ０２はＨｉｇｈになりにくくＬｏｗに維持されるようになる。
【００７９】
ノードＮ０２がＬｏｗであるためトランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
【００８０】
また、半導体装置の動作時に、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１の接地電位ＶＳＳと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もない。
【００８１】
一方、ノードＮ０１がＨｉｇｈであるためトランジスタＱｐ０２はオフとなる。したがって、もし、高抵抗であるヒューズＦ０４において多少のリークがあったとしても、トランジスタＱｐ０２がオフであるため、電源電圧ＶＤＤからヒューズＦ０４を通してノードＮ０２に電流が流れることはない。
【００８２】
また、半導体装置の動作時に、トランジスタＱｐ０２がオフであるため、ヒューズＦ０４の電源電圧ＶＤＤと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もない。
【００８３】
以上、本実施形態では、ヒューズＦ０１，Ｆ０４のセット、あるいはヒューズＦ０２，Ｆ０３のセットのいずれかのうち、１つのヒューズがカットできない場合でも誤動作することがなく、より高い信頼性を得ることができる。
【００８４】
−変形例−
図６は、第３の実施形態の変形例に係る半導体装置の回路図である。本変形例では、主に図５との相違点について説明する。
【００８５】
図６に示す半導体装置は、トランジスタＱｎ０１，Ｑｎ０２のドレイン側、およびトランジスタＱｐ０１，Ｑｐ０２のドレイン側のそれぞれに、ヒューズＦ０１，Ｆ０２，Ｆ０３，Ｆ０４が挿入された構成となっている。
【００８６】
具体的に、トランジスタＱｎ０１のドレインにはヒューズＦ０１が接続され、トランジスタＱｎ０２のドレインにはヒューズＦ０２が接続されている。また、ヒューズＦ０１の他端はノードＮ０１に接続され、ヒューズＦ０２の他端はノードＮ０２に接続されている。
【００８７】
トランジスタＱｐ０１のドレインにはヒューズＦ０３が接続され、トランジスタＱｐ０２のドレインにはヒューズＦ０４が接続されている。また、ヒューズＦ０３の他端はノードＮ０１に接続され、ヒューズＦ０４の他端はノードＮ０２に接続されている。
【００８８】
そして、トランジスタＱｎ０１，Ｑｎ０２のソースはそれぞれ接地電圧ＶＳＳに接続され、トランジスタＱｐ０１，Ｑｐ０２のソースはそれぞれ電源電圧ＶＤＤに接続されている。
【００８９】
以上、本変形例によると、すべてのヒューズＦ０１〜Ｆ０４が電源電圧ＶＤＤからトランジスタを介して配置されているため、電源サージなどによりヒューズが破壊されにくい構造とすることができる。
【００９０】
（第４の実施形態）
図７は、第４の実施形態に係る半導体装置の回路図である。本実施形態では、主に図５との相違点について説明する。
【００９１】
図７に示す半導体装置は、ヒューズＦ０１，Ｆ０３を有し、トランジスタＱｐ０１のソース側にヒューズＦ０３が挿入され、トランジスタＱｎ０１のソース側にヒューズＦ０１が挿入された構成となっている。
【００９２】
第１〜第３の実施形態では、ラッチ回路を構成する同じ導電型のトランジスタに対して、ソース側、あるいはドレイン側の決まった方向にヒューズを配置しているのに対して、本実施形態では、直列に接続された異なる導電型のトランジスタのソース側にのみヒューズが配置されている。
【００９３】
具体的に、トランジスタＱｐ０１のドレインはノードＮ０１に接続され、トランジスタＱｐ０２のドレインはノードＮ０２に接続されている。トランジスタＱｎ０１のドレインはノードＮ０１に接続され、トランジスタＱｎ０２のドレインはノードＮ０２に接続されている。
【００９４】
トランジスタＱｎ０１のソースはヒューズＦ０１に接続され、トランジスタＱｐ０１のソースはヒューズＦ０３に接続されている。また、ヒューズＦ０１の他端は接地電圧ＶＳＳに接続され、ヒューズＦ０３の他端は電源電圧ＶＤＤに接続されている。
【００９５】
さらに、トランジスタＱｐ０２のソースは電源電圧ＶＤＤに接続され、トランジスタＱｎ０２のソースは接地電圧ＶＳＳに接続されている。
【００９６】
本実施形態に係る半導体装置では、ヒューズＦ０１，Ｆ０３のいずれかをカットして高抵抗化することによって、ラッチされる値をＨｉｇｈまたはＬｏｗに決定することができる。
【００９７】
例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はＬｏｗになりにくくＨｉｇｈに維持されるようになる。そのため、トランジスタＱｎ０２はオンとなる。また、ノードＮ０２はＬｏｗになる。
【００９８】
ノードＮ０２がＬｏｗであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１においてややリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
【００９９】
また、半導体装置の動作時に、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１の接地電圧ＶＳＳと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく、高信頼性を得ることができる。
【０１００】
さらに、本実施形態では、トランジスタＱｎ０１のソース側には抵抗体であるヒューズＦ０１が挿入される一方、トランジスタＱｎ０２のソース側にはヒューズは挿入されていない。したがって、ヒューズがカットされていない状態では、第１および第２の経路のバランスが悪い回路になっている。このため、ヒューズがカットされていないときに、トランジスタＱｐ０１，Ｑｐ０２，Ｑｎ０１，Ｑｎ０２で構成されるラッチ回路において、ラッチされる値が決定される方向は一定方向になる。これを利用して、ヒューズがカットされていないときにラッチ回路によってラッチされる初期値を所望の方向に決定することができるという効果が得られる。
【０１０１】
（第５の実施形態）
図８は、第５の実施形態に係る半導体装置の回路図である。本実施形態では、主に図１との相違点について説明する。
【０１０２】
図８に示す半導体装置は、トランジスタＱｎ０１のソース側、およびトランジスタＱｎ０２のドレイン側に、それぞれ、ヒューズＦ０１，Ｆ０２が挿入された構成となっている。
【０１０３】
第１〜第３の実施形態では、ラッチ回路を構成する同じ導電型のトランジスタに対してソース側、あるいはドレイン側のうち同じ側の端子にヒューズを配置しているのに対して、本実施形態では、同じ導電型の二つのトランジスタにおいて一方はソース側、他方はドレイン側にヒューズがそれぞれ配置されている。
【０１０４】
具体的に、トランジスタＱｎ０２のドレインはヒューズＦ０２に接続され、ソースは接地電圧ＶＳＳに接続されている。ヒューズＦ０２の他端は、ノードＮ０２に接続されている。
【０１０５】
本実施形態に係る半導体装置では、ヒューズＦ０１，Ｆ０２のいずれかをカットして高抵抗化することによって、ラッチされる値をＨｉｇｈまたはＬｏｗに決定することができる。
【０１０６】
例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はＬｏｗになりにくくＨｉｇｈに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。また、ヒューズＦ０２は低抵抗であるため、ノードＮ０２はＬｏｗになる。
【０１０７】
ノードＮ０２がＬｏｗであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
【０１０８】
本実施形態では、ヒューズＦ０１，Ｆ０２が、第１および第２の経路における異なる箇所に挿入されているため、ヒューズがカットされていないときに、第４の実施形態と同様に、ラッチ回路によってラッチされる値が決定される方向は一定方向になる。したがって、ヒューズがカットされていないときにラッチされる初期値を所望の方向に決定することができるという効果が得られる。
【０１０９】
−変形例−
図９は、第５の実施形態の変形例に係る半導体装置の回路図である。本変形例では、主に図８との相違点について説明する。
【０１１０】
図９に示す半導体装置は、２個のヒューズＦ０１，Ｆ０２が、それぞれ、トランジスタＱｐ０１のソース側と、トランジスタＱｐ０２のドレイン側に挿入された構成となっている。
【０１１１】
具体的に、トランジスタＱｎ０１のドレインはノードＮ０１に接続され、トランジスタＱｎ０２のドレインはノードＮ０２に接続されている。トランジスタＱｎ０１，Ｑｎ０２のソースはそれぞれ接地電圧ＶＳＳに接続されている。
【０１１２】
トランジスタＱｐ０１のドレインはノードＮ０１に接続され、ソースはヒューズＦ０１に接続されている。また、ヒューズＦ０１の他端は電源電圧ＶＤＤに接続されている。
【０１１３】
トランジスタＱｐ０２のドレインはヒューズＦ０２が接続され、ソースは電源電圧ＶＤＤに接続されている。また、ヒューズＦ０２の他端は、ノードＮ０２に接続されている。
【０１１４】
以上、半導体装置を本変形例のように構成しても第５の実施形態と同様の効果を得ることができる。
【０１１５】
（第６の実施形態）
図１０は、第６の実施形態に係る半導体装置の回路図である。本実施形態では、主に図１との相違点について説明する。
【０１１６】
図１０に示す半導体装置は、トランジスタＱｎ０１，Ｑｎ０２のソース側に、それぞれ、ヒューズＦ０１、抵抗体Ｒ０１が挿入された構成となっている。つまり、図１０では、図１のヒューズＦ０２に換えて、抵抗体Ｒ０１が配置されている。
【０１１７】
具体的に、トランジスタＱｎ０１のソースにはヒューズＦ０１が接続される一方、トランジスタＱｎ０２のソースには抵抗体Ｒ０１が接続されている。ヒューズＦ０１および抵抗体Ｒ０１の他端は、それぞれ接地電圧ＶＳＳに接続されている。
【０１１８】
ここで、ヒューズＦ０１がカットされていないときの抵抗値は、抵抗体Ｒ０１の抵抗値よりも小さく設定されている。そして、ヒューズＦ０１がカットされた後の抵抗値は、抵抗体Ｒ０１の抵抗値よりも大きくなるように設定されている。
【０１１９】
本実施形態に係る半導体装置では、ヒューズＦ０１をカットするか否かによって、ラッチ回路によって、ラッチされる値をＨｉｇｈまたはＬｏｗに決定することができる。
【０１２０】
ヒューズＦ０１をカットする前では、ヒューズＦ０１の抵抗値の方が抵抗体Ｒ０１の抵抗値よりも低いため、ノードＮ０１はＬｏｗとなる。
【０１２１】
一方、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はＬｏｗになりにくくＨｉｇｈに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。このとき、抵抗体Ｒ０１は、カットされたヒューズＦ０１よりも低抵抗であるため、ノードＮ０２はＬｏｗになる。
【０１２２】
ノードＮ０２がＬｏｗであるため、トランジスタＱｎ０１はオフとなる。ここで、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
【０１２３】
また、半導体装置の動作時に、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１の接地電圧ＶＳＳと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく、高信頼性を得ることができる。
【０１２４】
以上、本実施形態では、１本のヒューズを用いればよいため、ヒューズの配置領域に大きな面積が必要である場合に有利である。
【０１２５】
なお、本実施形態におけるヒューズとして、レーザートリマで切断可能なメタルヒューズなどが考えられるが、電気ヒューズを用いても良い。電気ヒューズを用いる場合には、電気ヒューズを切断する切断用回路も併設すれば良い。
【０１２６】
本実施形態では、特に電気ヒューズにおいて大きなレイアウト面積が必要である場合に、レイアウト面積的に有効な回路を構成することができる。
【０１２７】
−変形例−
図１１は、第６の実施形態の変形例に係る半導体装置の回路図である。本変形例では、主に図１０との相違点について説明する。
【０１２８】
図１１に示す半導体装置は、ヒューズＦ０１及び抵抗体Ｒ０１が、それぞれ、トランジスタＱｎ０１，Ｑｎ０２のドレイン側に挿入された構成となっている。
【０１２９】
具体的に、トランジスタＱｎ０１のドレインはヒューズＦ０１に接続され、トランジスタＱｎ０２のドレインは抵抗体Ｒ０１に接続されている。ヒューズＦ０１の他端はノードＮ０１に接続され、抵抗体Ｒ０１の他端はノードＮ０２に接続されている。
【０１３０】
また、トランジスタＱｎ０１，Ｑｎ０２のソースはそれぞれ、接地電圧ＶＳＳに接続される。
【０１３１】
以上、本変形例によると、第６の実施形態と同様の効果を得ることができる。
【０１３２】
なお、トランジスタＱｎ０１，Ｑｎ０２を介してヒューズＦ０１および抵抗体Ｒ０１が接地電圧ＶＳＳに接続されているため、特に接地電圧ＶＳＳにサージなどがかかったときであっても、サージはトランジスタの拡散層から抜けるためヒューズＦ０１や抵抗体Ｒ０１の破壊を抑制することができる。
【０１３３】
（第７の実施形態）
図１２は、第７の実施形態に係る半導体装置の回路図である。本実施形態では、主に図１との相違点について説明する。
【０１３４】
図１２に示す半導体装置は、トランジスタＱｎ０１と並列にトランジスタＱｎ０３が接続され、トランジスタＱｎ０２と並列にトランジスタＱｎ０４が接続されている。トランジスタＱｎ０３，Ｑｎ０４のそれぞれのゲートには、テストモード信号ＴＭが接続されている。ここで、トランジスタＱｎ０３，Ｑｎ０４は、Ｎチャネル型ＭＯＳトランジスタであり、テスト用トランジスタである。
【０１３５】
具体的に、トランジスタＱｎ０１と並列に配置されたトランジスタＱｎ０３のドレインはノードＮ０１に接続され、ソースはヒューズＦ０１とトランジスタＱｎ０１との間に接続されている。
【０１３６】
トランジスタＱｎ０２と並列に配置されたトランジスタＱｎ０４のドレインはノードＮ０２に接続され、ソースはヒューズＦ０２とトランジスタＱｎ０２との間に接続されている。
【０１３７】
本実施形態の半導体装置は、カットしたヒューズが、確実にカットされているか否かの確認を可能とするテストモードを有した回路である。したがって、ヒューズのカットの状態を検査することができるようにすることにより、カットが不十分なデバイスを除去することができ、市場での品質をより高めることができるものである。本実施形態では、ヒューズのカットが不十分であっても誤動作はせず、より信頼性を高めることができる。
【０１３８】
本実施形態の半導体装置の動作は、第１の実施形態と同様であり、ヒューズＦ０１，Ｆ０２のいずれかをカットして高抵抗化することにより、ラッチされる値をＨｉｇｈまたはＬｏｗに決定することができる。
【０１３９】
例えば、ヒューズＦ０１をカットして高抵抗とすると、ノードＮ０１はＬｏｗになりにくくＨｉｇｈに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。また、ヒューズＦ０２は低抵抗であるためノードＮ０２はＬｏｗになる。
【０１４０】
ノードＮ０２がＬｏｗであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗であるヒューズＦ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１からヒューズＦ０１を通して接地電圧ＶＳＳに電流が流れることはない。
【０１４１】
また、半導体装置の動作時において、トランジスタＱｎ０１がオフであるため、ヒューズＦ０１の接地電圧ＶＳＳと逆のノードには電界が印加されない。そのため、電界が印加されることによって、ヒューズの抵抗値が低下するような変動などの懸念もなく高信頼性を得ることができる。
【０１４２】
また、電源投入時には、テストモード信号ＴＭはＬｏｗである。例えばヒューズＦ０１のカットの有無に応じてノードＮ０１の電位が決定されるが、電源投入後、テストモード信号ＴＭをＨｉｇｈとすることで、トランジスタＱｎ０１，Ｑｎ０２と並列接続されたトランジスタＱｎ０３，Ｑｎ０４がオンする。
【０１４３】
ここで、ヒューズＦ０１，Ｆ０２のいずれかのカットが不十分であり、リークする状態であれば、そのヒューズを介して電流が流れることになるため、その電流を検知することができる。これにより、ヒューズのカットが十分であるか否かを確認することができる。
【０１４４】
ここでは、ヒューズとして、レーザートリマで切断可能なメタルヒューズが考えられるが、電気ヒューズとしても良い。また、電気ヒューズの場合は、切断用回路も併設すれば良い。
【０１４５】
（第８の実施形態）
図１３は、第８の実施形態の変形例に係る半導体装置の回路図である。本実施形態では、主に図１との相違点について説明する。
【０１４６】
図１３に示す半導体装置は、トランジスタＱｎ０１，Ｑｎ０２のソース側に、それぞれ、電気ヒューズＥ０１，Ｅ０２、及びトランジスタＱｐ０３，Ｑｐ０４が接続された構成となっている。ここで、トランジスタＱｐ０３，Ｑｐ０４は、Ｐチャネル型ＭＯＳトランジスタであり、ヒューズをカットするための電圧の印加が可能なスイッチトランジスタである。
【０１４７】
具体的に、トランジスタＱｎ０１のソースは電気ヒューズＥ０１に接続され、トランジスタＱｎ０２のソースは電気ヒューズＥ０２に接続されている。電気ヒューズＥ０１，Ｅ０２の他端は、それぞれ、接地電圧ＶＳＳに接続されている。
【０１４８】
電気ヒューズＥ０１の接地電圧ＶＳＳ側と逆側（トランジスタＱｎ０１のソースと電気ヒューズＥ０１との間）には、ヒューズカット用のトランジスタＱｐ０３のドレインが接続されている。トランジスタＱｐ０３のゲートＮ０５は、電気ヒューズＥ０１をカットするための制御信号／ＣＦＵＳＥ＿ＥＮ１に接続され、ソースＮ０３は、ヒューズカット電圧Ｖ＿ＦＵＳＥに接続されている。
【０１４９】
電気ヒューズＥ０２の接地電圧ＶＳＳ側と逆側（トランジスタＱｎ０２のソースと電気ヒューズＥ０２との間）には、ヒューズカット用のトランジスタＱｐ０４のドレインが接続され、トランジスタＱｐ０４のゲートＮ０６は、電気ヒューズＥ０２をカットするための制御信号／ＣＦＵＳＥ＿ＥＮ２に接続され、ソースＮ０４は、ヒューズカット電圧Ｖ＿ＦＵＳＥに接続されている。
【０１５０】
本実施形態に係る半導体装置では、電気ヒューズＥ０１，Ｅ０２のいずれかをカットして高抵抗化することによって、ラッチ回路によってラッチされる値をＨｉｇｈまたはＬｏｗに決定することができる。
【０１５１】
例えば、電気ヒューズＥ０１をカットして高抵抗とすると、ノードＮ０１はＬｏｗになりにくくＨｉｇｈに維持されるようになる。そのため、トランジスタＱｎ０２がオンとなる。また、電気ヒューズＥ０２は低抵抗であるため、ノードＮ０２はＬｏｗになる。
【０１５２】
ノードＮ０２がＬｏｗであるため、トランジスタＱｎ０１はオフとなる。したがって、もし、高抵抗である電気ヒューズＥ０１において多少のリークがあったとしても、トランジスタＱｎ０１がオフであるため、ノードＮ０１から電気ヒューズＥ０１を通して接地電圧ＶＳＳに電流が流れることはない。
【０１５３】
また、半導体装置の動作時において、トランジスタＱｎ０１がオフであるため、電気ヒューズＥ０１の接地電圧ＶＳＳと逆のノードには電界が印加されない。そのため、電界が印加されることによって、電気ヒューズの抵抗値が低下するような変動などの懸念もなく高信頼性を得ることができる。
【０１５４】
以上、本実施形態のように電気ヒューズを用いた場合でも、電源投入時のリセット信号などによって、電気ヒューズの値を確定することなく、電源投入時にラッチ回路におけるデータを確定することができるという効果がある。
【０１５５】
なお、本実施形態では、電気ヒューズのカット用の電圧として高電圧を与える構成としているが、カット用のトランジスタの能力として、Ｎチャネル型ＭＯＳトランジスタを利用した方が効率がよい場合は、電気ヒューズをＰチャネル型トランジスタ側に挿入してもよい。
【０１５６】
また、本実施形態では、電気ヒューズを用いた例を示しているが、電気ヒューズに換えて、抵抗値が変化する素子として、例えば、ＭＲＡＭ、ＲｅＲＡＭなどの素子を用いてもよい。
【０１５７】
（第９の実施形態）
図１４は、第９の実施形態に係る半導体装置の回路図である。本実施形態では、主に図１３との相違点について説明する。
【０１５８】
図１４に示す半導体装置は、図１３の半導体装置に、抵抗体Ｒ０３，Ｒ０４を追加した構成となっている。
【０１５９】
具体的に、電気ヒューズＥ０１とトランジスタＱｎ０１との間（トランジスタＱｐ０３とトランジスタＱｎ０１との間）に抵抗体Ｒ０３が接続され、電気ヒューズＥ０２とトランジスタＱｎ０２との間（トランジスタＱｐ０４とトランジスタＱｎ０２との間）に抵抗体Ｒ０４が接続されている。
【０１６０】
以上、本実施形態のように、抵抗体Ｒ０３，Ｒ０４を挿入することにより、電気ヒューズＥ０１，Ｅ０２をカットするときに、トランジスタＱｎ０１，Ｑｎ０２を保護することができる。また、電源投入時に電気ヒューズＥ０１，Ｅ０２に電流を流してデータを読み出すときに、過電流により電気ヒューズＥ０１，Ｅ０２を破壊などから保護することができる。
【０１６１】
なお、本実施形態においても、電気ヒューズＥ０１，Ｅ０２に換えて、抵抗が変化する素子として、例えば、ＭＲＡＭ、ＲｅＲＡＭなどの素子を用いてもよい。
【０１６２】
また、上記第７乃至第９の実施形態において、ヒューズＦ０１，Ｆ０２、ならびに電気ヒューズＥ０１，Ｅ０２は、トランジスタＱｎ０１，Ｑｎ０２と接地電圧ＶＳＳとの間（トランジスタＱｎ０１，Ｑｎ０２のソース側）に配置されているが、トランジスタＱｎ０１，Ｑｎ０２のドレイン側、あるいは、トランジスタＱｐ０１，Ｑｐ０２のソース側、もしくはドレイン側に配置されていてもよい。
【０１６３】
また、第７の実施形態においてはヒューズＦ０１，Ｆ０２が、第８及び第９の実施形態においては電気ヒューズＥ０１，Ｅ０２が、ラッチ回路において対称となる位置に配置されているが、第６の実施形態のように、いずれか一方のヒューズを抵抗体に置き換えてもよい。この場合、第７の実施形態においては、抵抗体に接続されるテスト用トランジスタを省略し、第８及び第９の実施形態においては、抵抗体に接続されるスイッチトランジスタを省略してもよい。つまり、いずれか一方のヒューズを抵抗体に置き換えた場合、第７の実施形態では、テスト用トランジスタは１つでよく、第８及び第９の実施形態では、スイッチトランジスタは１つでよい。
【０１６４】
このようにすると、ヒューズが１本の場合、抵抗体として、抵抗値が固定であるポリ抵抗素子などを使用することにより、ヒューズを用いる場合よりも面積を小さくすることができる。そのため、ヒューズ部のレイアウト面積を小さくすることができる。
【０１６５】
また、ヒューズをカットしない初期状態でヒューズと抵抗体との抵抗差があるため、初期値を所望の値に設定することできるという効果が得られる。初期値をデフォルトに決定しておくと、ヒューズのカット数が少なくて済むため、カット工程の効率化（時間短縮）や歩留まり、さらには、信頼性も向上することができるという効果が得られる。
【産業上の利用可能性】
【０１６６】
本開示に係る半導体装置は、民生機器の他、車載品等の高信頼性が要求されるアナログデバイスとして用いられる半導体装置等として有用である。
【符号の説明】
【０１６７】
Ｎ０１                ノード（第１のノード）
Ｎ０２                ノード（第２のノード）
Ｑｐ０１              トランジスタ（第２のトランジスタ）
Ｑｐ０２              トランジスタ（第４のトランジスタ）
Ｑｐ０３，Ｑｐ０４    トランジスタ（スイッチトランジスタ）
Ｑｎ０１              トランジスタ（第１のトランジスタ）
Ｑｎ０２              トランジスタ（第３のトランジスタ）
Ｑｎ０３              トランジスタ（第５のトランジスタ，テスト用トランジスタ）
Ｑｎ０４              トランジスタ（第６のトランジスタ，テスト用トランジスタ）
Ｆ０１                ヒューズ（第１のヒューズ素子）
Ｅ０１                電気ヒューズ（第１のヒューズ素子）
Ｆ０２                ヒューズ（第２のヒューズ素子）
Ｅ０２                電気ヒューズ（第２のヒューズ素子）
Ｆ０３                ヒューズ（第３のヒューズ素子）
Ｆ０４                ヒューズ（第４のヒューズ素子）
Ｒ０１                抵抗体（第１の抵抗素子）
【図１】
2016157706.tif 000003
【図２】
2016157706.tif 000004
【図３】
2016157706.tif 000005
【図４】
2016157706.tif 000006
【図５】
2016157706.tif 000007
【図６】
2016157706.tif 000008
【図７】
2016157706.tif 000009
【図８】
2016157706.tif 000010
【図９】
2016157706.tif 000011
【図１０】
2016157706.tif 000012
【図１１】
2016157706.tif 000013
【図１２】
2016157706.tif 000014
【図１３】
2016157706.tif 000015
【図１４】
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【図１５】
2016157706.tif 000017
【図１６】
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【図１７】
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【図１８】
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