(57)【要約】【課題】異なる直流電流増幅率（ｈＦＥ）を有する複数のバイポーラトランジスタを備える半導体基板において、製造工程数の増加を必要とせずにバイポーラトランジスタのｈＦＥのばらつきを小さくする。【解決手段】半導体装置が、半導体基板と、第１エミッタ領域、第１ベース領域及び第１コレクタ領域を有する第１バイポーラトランジスタと、第２エミッタ領域、第２ベース領域及び第２コレクタ領域を有する第２バイポーラトランジスタと、第１エミッタ領域の少なくとも一部を覆う第１金属シリサイド膜と、第２エミッタ領域の少なくとも一部を覆う第２金属シリサイド膜と、を備え、第１エミッタ領域の面積に対する第１金属シリサイド膜の面積の比率と、第２エミッタ領域の面積に対する第２金属シリサイド膜の面積の比率とが異なる比率となるように第１金属シリサイド膜及び第２金属シリサイド膜を形成する。【選択図】図１
2016157731.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１領域に形成され、第１エミッタ領域、第１ベース領域及び第１コレクタ領域を有する第１バイポーラトランジスタと、
前記半導体基板の第２領域に形成され、第２エミッタ領域、第２ベース領域及び第２コレクタ領域を有する第２バイポーラトランジスタと、
前記第１エミッタ領域の少なくとも一部を覆う第１金属シリサイド膜と、
前記第２エミッタ領域の少なくとも一部を覆う第２金属シリサイド膜と、
を備え、
前記第１エミッタ領域の面積に対する前記第１金属シリサイド膜の面積の比率と、前記第２エミッタ領域の面積に対する前記第２金属シリサイド膜の面積の比率とが異なる比率である
半導体装置。
【請求項２】
前記半導体基板の第３領域に形成され、ゲート電極、ソース領域及びドレイン領域を有するＭＯＳトランジスタと、
前記第１ベース領域及び前記第１コレクタ領域、前記第２ベース領域及び前記第２コレクタ領域、並びに前記ゲート電極、前記ソース領域及び前記ドレイン領域のうち少なくとも一部を覆う第３金属シリサイド膜と、
前記第１金属シリサイド膜、前記第２金属シリサイド膜及び前記第３金属シリサイド膜が形成された前記半導体基板上に形成された層間絶縁膜と、
前記エミッタ領域のうちの前記金属シリサイド膜で覆われた部位の直上に形成された、前記層間絶縁膜を貫くコンタクトホールと、
前記コンタクトホール内に形成された金属配線と、
を備える
請求項１に記載の半導体装置。
【請求項３】
半導体基板の第１領域に第１バイポーラトランジスタの第１エミッタ領域、第１ベース領域及び第１コレクタ領域をそれぞれ形成する工程と、
前記半導体基板の第２領域に第２バイポーラトランジスタの第２エミッタ領域、第２ベース領域及び第２コレクタ領域をそれぞれ形成する工程と、
前記第１エミッタ領域の少なくとも一部を覆う第１金属シリサイド膜と、前記第１エミッタ領域の面積に対する前記第１金属シリサイド膜の面積の比率と異なる比率で前記第２エミッタ領域の少なくとも一部を覆う第２金属シリサイド膜と、を形成する工程と、
を備える
半導体装置の製造方法。
【請求項４】
前記半導体基板の第３領域にＭＯＳトランジスタのゲート電極、ソース領域及びドレイン領域をそれぞれ形成する工程と、
前記第１ベース領域及び前記第１コレクタ領域、前記第２ベース領域及び前記第２コレクタ領域、並びに前記ゲート電極、前記ソース領域及び前記ドレイン領域のうち少なくとも一部を覆う第３金属シリサイド膜を形成する工程と、
前記第１金属シリサイド膜、第２金属シリサイド膜及び前記第３金属シリサイド膜が形成された前記半導体基板上に層間絶縁膜を形成する工程と、
前記ゲート電極、前記ソース領域及び前記ドレイン領域、前記第１ベース領域及び前記第１コレクタ領域、並びに前記第２ベース領域及び前記第２コレクタ領域のそれぞれの直上と、前記第１エミッタ領域の前記第１金属シリサイド膜で覆われた領域の直上と、前記第２エミッタ領域の前記第２金属シリサイド膜で覆われた領域の直上と、に、前記層間絶縁膜を貫くコンタクトホールをそれぞれ形成する工程と、
前記コンタクトホール内に金属配線を形成する工程と、
を備える
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１エミッタ領域を形成する工程では、
第１導電型の第１不純物拡散層と、前記第１不純物拡散層よりも第１導電型の不純物濃度が高い第２不純物拡散層と、を有するように前記第１エミッタ領域を形成し、
前記第２エミッタ領域を形成する工程では、
第１導電型の第３不純物拡散層と、前記第３不純物拡散層よりも第１導電型の不純物濃度が高い第４不純物拡散層と、を有するように前記第２エミッタ領域を形成し、
前記第１金属シリサイド膜及び前記第２金属シリサイド膜を形成する工程では、
前記第２不純物拡散層の一部を覆い、且つ前記第２不純物拡散層のうち前記一部以外の他の部位は覆わないように前記第１金属シリサイド膜を形成し、前記第４不純物拡散層の一部を覆い、且つ前記第４不純物拡散層のうち前記一部以外の他の部位は覆わないように前記第２金属シリサイド膜を形成する、
請求項３又は請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１金属シリサイド膜及び前記第２金属シリサイド膜を形成する工程は、
前記半導体基板上に絶縁膜を形成する工程と、
前記第１金属シリサイド膜及び前記第２金属シリサイド膜を形成する領域を露出し、且つ前記第１金属シリサイド膜及び前記第２金属シリサイド膜を形成しない領域を覆うように前記絶縁膜をパターニングする工程と、
パターニングされた前記絶縁膜をマスクに用いて、前記半導体基板上に金属膜を形成する工程と、
前記金属膜が形成された前記半導体基板に熱処理を施して前記第１金属シリサイド膜及び前記第２金属シリサイド膜を形成する工程と、
を有する請求項３から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極を形成する工程では、
前記半導体基板上に形成されたポリシリコンをパターニングして、前記第３領域に前記ゲート電極を形成するとともに、前記第１領域及び前記第２領域に第１ポリシリコンパターン及び第２ポリシリコンパターンをそれぞれ形成し、
前記第１エミッタ領域を形成する工程では、
前記第１ポリシリコンパターンをマスクに用いて、前記第１ベース領域の内側に第１導電型の不純物を注入することにより、前記第１エミッタ領域を自己整合的に形成し、
前記第２エミッタ領域を形成する工程では、
前記第２ポリシリコンパターンをマスクに用いて、前記第２ベース領域の内側に第１導電型の不純物を注入することにより、前記第２エミッタ領域を自己整合的に形成する
請求項４から請求項６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１ベース領域を形成する工程では、
前記ポリシリコンパターンをマスクに用いて、前記第１ベース領域の内側であって前記ポリシリコンパターンを挟んで前記第１エミッタ領域の反対側に第２導電型の不純物を注入することにより、前記第１ベース領域を自己整合的に高濃度化し、
前記第２ベース領域を形成する工程では、
前記ポリシリコンパターンをマスクに用いて、前記第２ベース領域の内側であって前記ポリシリコンパターンを挟んで前記第２エミッタ領域の反対側に第２導電型の不純物を注入することにより、前記第２ベース領域を自己整合的に高濃度化する
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１エミッタ領域及び前記第２エミッタ領域を形成した後で、前記第１ゲート電極及び前記ポリシリコンパターンの各側面にサイドウォールを形成する工程と、
前記サイドウォールが形成された前記ポリシリコンパターンをマスクに用いて、前記第１エミッタ領域及び前記第２エミッタ領域に第１導電型の不純物を注入して該第１エミッタ領域及び該第２エミッタ領域を高濃度化する工程と、
前記サイドウォールが形成された前記ポリシリコンパターンをマスクに用いて、前記第１ベース領域及び前記第２ベース領域に第２導電型の不純物を注入して該第１ベース領域及び該第２ベース領域をさらに高濃度化する工程と、をさらに備える請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１金属シリサイド膜と前記第２金属シリサイド膜とを形成する工程と、前記第３金属シリサイド膜を形成する工程とは同時に行われる
請求項４から請求項９の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは、一般に低消費電力であり、工程の簡単さゆえに高集積度化に適する。一方、バイポーラトランジスタは、ＭＯＳトランジスタに比べて１／ｆノイズが低い特長があり、低ノイズが必要とされる回路で有効である。また、バイポーラトランジスタは大電流動作に特長があるため、例えばＩ／Ｏ回路などで使用される。さらに、バイポーラトランジスタの優れた温度特性を利用した基準電圧発生回路なども一般的である。ＭＯＳトランジスタとバイポーラトランジスタそれぞれの特長を生かすために、両者を同一基板上に形成する技術がＢｉＣＭＯＳプロセスであり、諸特性に優れたアナログ回路の実現を可能としている（例えば、特許文献１参照）。また、特許文献１には、バイポーラトランジスタの主要特性の一つとして直流電流増幅率（以下、ｈＦＥ）が挙げられるが、上述した基準電圧発生回路などでは、異なるｈＦＥを持つ複数のバイポーラトランジスタにて優れた回路特性を得る方法が開示されている。
【０００３】
ところで、バイポーラトランジスタは、エミッタ、ベース、コレクタの各領域となる不純物拡散層の濃度を変更することで、異なるｈＦＥを得ることができる。
したがって、同一基板上にこれらの不純物拡散層の不純物濃度が異なる複数のバイポーラトランジスタを形成するために、不純物拡散層の不純物濃度に応じてイオン注入工程を追加し、イオン注入を打ち分ける方法がある。
【０００４】
また、一般的にエミッタ領域は浅く不純物拡散層の濃度勾配が大きい。ここで、コンタクトホールの深さ（以下、コンタクト深さと記載する）を変えることで、埋め込み電極がエミッタ領域に到達する深さを調整することができるため、実効的な不純物拡散層濃度が変わりｈＦＥを調整することができる。この性質を利用して、エミッタ領域上におけるコンタクト深さを異ならせた２つのバイポーラトランジスタを同一基板上に形成することにより、異なるｈＦＥを有する２つのバイポーラトランジスタを同一基板上に形成することができる。
【０００５】
また、ＢｉＣＭＯＳプロセスは、ＭＯＳトランジスタとバイポーラトランジスタの両方を形成するために工程数が増加する傾向にあり、製造コストの増加が常に問題となる。したがって、ＭＯＳトランジスタとバイポーラトランジスタの形成においては、極力製造工程を共通化する試みがなされている。そうした中で、複数のバイポーラトランジスタを混載するためにイオン注入工程を増やすことはその流れに逆行することとなる。また、エミッタ領域のコンタクト深さを変更するにも、目的とする各コンタクト深さの数に応じて、リソグラフィーおよびエッチング工程を追加する必要があり、特に、単一サイズ径のコンタクトホールしかその形成が許されないプロセスでは、制約が大きい。
【０００６】
特許文献２では、異なるｈＦＥを有する複数のバイポーラトランジスタを備える半導体装置を、簡易かつ工程数が少なく得られる半導体装置の製造方法が開示されている。
特許文献２にて開示された半導体装置の製造方法では、２つの領域に、それぞれバイポーラトランジスタを備えている。一方のバイポーラトランジスタのエミッタ領域上には、ポリシリコン層を形成しエッチングすることにより、ポリシリコンからなるダミー層を形成している。続いて、エミッタ領域上に層間絶縁層を形成することにより、ダミー層を設けたエミッタ領域上の層間絶縁層の膜厚が、ダミー層を設けないエミッタ領域上の層間絶縁層の膜厚よりも厚く形成される。具体的には、ダミー層を設けたエミッタ領域上の層間絶縁層の表面とエミッタ領域の表面との距離が、ダミー層を設けないエミッタ領域上の層間絶縁層の表面とエミッタ領域の表面との距離よりも大きくなる。この状態でエミッタ領域上の層間絶縁層の一部を除去してコンタクトホールを形成すると、ダミー層を設けたエミッタ領域上のコンタクトホールの形成深さ（コンタクト深さ）がダミー層を設けないエミッタ領域上のコンタクト深さよりも深くなる。すなわち、ダミー層を形成することのみで、上述のように、２つのバイポーラトランジスタそれぞれのｈＦＥが異なるように調整することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２００９／０８１８６７号
【特許文献２】特開２０１１−１２９８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した方法では、異なるｈＦＥを有する複数のバイポーラトランジスタを同一基板上に形成することが可能であり、工程数の追加も少ないものの、ｈＦＥのばらつきが極めて大きくなることが予想される。これは、ダミー層や層間絶縁層の膜厚、コンタクトホール形成時の層間絶縁層のエッチング等によりコンタクト深さが変動しやすいためである。
このため、上述した方法による半導体装置の製造は、製造安定性に乏しいという一面を持つ。
【０００９】
そこで、本発明は、このような事情に鑑みてなされたものであって、異なる直流電流増幅率（ｈＦＥ）を有する複数のバイポーラトランジスタを備え、製造工程数の増加を必要とせずにバイポーラトランジスタのｈＦＥのばらつきが小さい半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板の第１領域に形成され、第１エミッタ領域、第１ベース領域及び第１コレクタ領域を有する第１バイポーラトランジスタと、前記半導体基板の第２領域に形成され、第２エミッタ領域、第２ベース領域及び第２コレクタ領域を有する第２バイポーラトランジスタと、前記第１エミッタ領域の少なくとも一部を覆う第１金属シリサイド膜と、前記第２エミッタ領域の少なくとも一部を覆う第２金属シリサイド膜と、を備え、前記第１エミッタ領域の面積に対する前記第１金属シリサイド膜の面積の比率と、前記第２エミッタ領域の面積に対する前記第２金属シリサイド膜の面積の比率とが異なる比率であることを特徴とする。
【００１１】
また、本発明の別の態様に係る半導体装置の製造方法は、半導体基板の第１領域に第１バイポーラトランジスタの第１エミッタ領域、第１ベース領域及び第１コレクタ領域をそれぞれ形成する工程と、前記半導体基板の第２領域に第２バイポーラトランジスタの第２エミッタ領域、第２ベース領域及び第２コレクタ領域をそれぞれ形成する工程と、前記第１エミッタ領域の少なくとも一部を覆う第１金属シリサイド膜と、前記第１エミッタ領域の面積に対する前記第１金属シリサイド膜の面積の比率と異なる比率で前記第２エミッタ領域の少なくとも一部を覆う第２金属シリサイド膜と、を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の一態様によれば、異なる直流電流増幅率（ｈＦＥ）を有する複数のバイポーラトランジスタを形成し、製造工程数の増加を必要とせずにバイポーラトランジスタのｈＦＥのばらつきを小さくすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
【図２】本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。
【図３】本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。
【図４】本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。
【図５】本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。
【図６】本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。
【図７】本発明の実施形態に係る半導体装置１００の製造方法を示す製造工程断面図である。
【図８】エミッタ領域における金属シリサイド膜の被覆率と、バイポーラトランジスタのｈＦＥとの関係を示すグラフである。
【図９】エミッタ領域における金属シリサイド膜の被覆率を説明する平面図である。
【図１０】エミッタ領域における金属シリサイド膜の被覆率を説明する断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明を実施するための形態について説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜構造＞
図１は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、Ｐ型のシリコン基板（Ｐ−Ｓｕｂ）１０と、シリコン基板１０の第１バイポーラ領域１に形成された第１バイポーラトランジスタ１１０と、シリコン基板１０の第２バイポーラ領域２に形成された第２バイポーラトランジスタ１２０と、シリコン基板１０のＭＯＳ領域３に形成されたＭＯＳトランジスタ１３０と、シリコン基板１０に形成されたフィールド酸化膜１２と、第１バイポーラトランジスタ１１０と第２バイポーラトランジスタ１２０とＭＯＳトランジスタ１３０とに形成された金属シリサイド膜５０ａ、５０ｂ、５０ｃと、シリコン基板１０上に形成された層間絶縁膜６０と、層間絶縁膜６０に形成されたコンタクトホール６１ａ、６１ｂ、６１ｃと、コンタクトホール６１ａ、６１ｂ、６１ｃ内に形成された金属配線７１ａ、７１ｂ、７１ｃと、を備える。
【００１５】
フィールド酸化膜１２は、第１バイポーラ領域１、第２バイポーラ領域２及びＭＯＳ領域３との間をそれぞれ分離するための絶縁膜である。また、フィールド酸化膜１２は、第１バイポーラ領域１内で第１コレクタ領域４ａと第１ベース領域５ａとの間を分離したり、第２バイポーラ領域２内で第２コレクタ領域４ｂと第２ベース領域５ｂとの間を分離するための絶縁膜である。フィールド酸化膜１２は、例えばシリコン酸化膜である。
また、シリコン基板１０上には、第１バイポーラ領域１と、第１バイポーラ領域１に隣接する第２バイポーラ領域２と、第１バイポーラ領域１と反対側で第２バイポーラ領域２に隣接するＭＯＳ領域３とが形成されている。
【００１６】
（１）第１バイポーラトランジスタ
第１バイポーラトランジスタ１１０は、例えばＮＰＮ型のバイポーラトランジスタである。この第１バイポーラトランジスタ１１０は、シリコン基板１０に形成されたＮ型の第１コレクタ領域４ａと、第１コレクタ領域４ａの内側に形成されたＰ型の第１ベース領域５ａと、第１ベース領域５ａの内側に形成されたＮ型の第１エミッタ領域６ａとを有する。
第１コレクタ領域４ａは、Ｎ型ウェル層（ＨＶＮＷ）１１と、Ｎ型ウェル層１１の表面側（図１では、上面側）に形成され、Ｎ型ウェル層１１よりもＮ型不純物の濃度が高い高濃度Ｎ型層（Ｎ＋層）４０ｂと、を有する。
【００１７】
また、第１ベース領域５ａは、低濃度Ｐ型層（ＰＢＡＳＥ）１３と、低濃度Ｐ型層１３の表面側に形成され、低濃度Ｐ型層１３よりもＰ型不純物の濃度が高い中濃度Ｐ型層（ＰＭ層）３１と、低濃度Ｐ型層１３の表面側に形成され、中濃度Ｐ型層３１よりもＰ型不純物の濃度が高い高濃度Ｐ型層（Ｐ＋層）４１と、を有する。中濃度Ｐ型層３１と高濃度Ｐ型層４１は互いに隣接している。
また、第１エミッタ領域６ａは、低濃度Ｐ型層１３の表面側に形成された中濃度Ｎ型層（ＮＭ層）３０ａと、低濃度Ｐ型層１３の表面側に形成され、中濃度Ｎ型層３０ａよりもＮ型不純物の濃度が高い高濃度Ｎ型層（Ｎ＋層）４０ａと、を有する。高濃度Ｎ型層４０ａの両側に中濃度Ｎ型層３０ａが隣接している。
【００１８】
図１に示すように、Ｎ型ウェル層１１と低濃度Ｐ型層１３とが隣接しており、Ｎ型ウェル層１１と低濃度Ｐ型層１３との境界を跨ぐようにフィールド酸化膜１２が形成されている。また、このフィールド酸化膜１２によって、高濃度Ｎ型層４０ｂと高濃度Ｐ型層４１との間が離されている。中濃度Ｐ型層３１と中濃度Ｎ型層３０ａは、低濃度Ｐ型層１３を挟んで向かい合っている。
【００１９】
低濃度Ｐ型層１３のうち、中濃度Ｐ型層３１と中濃度Ｎ型層３０ａとに挟まれた部位の上には、絶縁膜１９ａを介してポリシリコンパターン２０ａが形成されている。絶縁膜１９ａは、例えばシリコン酸化膜である。また、ポリシリコンパターン２０ａの両側にはサイドウォール２１が形成されている。サイドウォール２１は、例えばシリコン窒化膜又はシリコン酸化膜からなる。
【００２０】
図１に示すように、この半導体装置１００では、断面視で、第１エミッタ領域６ａの両側に、第１ベース領域５ａの中濃度Ｐ型層３１及び高濃度Ｐ型層４１がそれぞれ配置されている。また、第１エミッタ領域６ａの両側であって、中濃度Ｐ型層３１及び高濃度Ｐ型層４１のさらに外側には、第１コレクタ領域４ａの高濃度Ｎ型層４０ｂが配置されている。
なお、この第１バイポーラトランジスタ１１０は、高速動作を目的とするものではなく、ノイズ低減や大電流回路といった主にアナログ特性向上のために使用されることが好ましい。
【００２１】
（２）第２バイポーラトランジスタ
第２バイポーラトランジスタ１２０は、例えばＮＰＮ型のバイポーラトランジスタである。第２バイポーラトランジスタ１２０は、シリコン基板１０に形成されたＮ型の第２コレクタ領域４ｂと、第２コレクタ領域４ｂの内側に形成されたＰ型の第２ベース領域５ｂと、第２ベース領域５ｂの内側に形成されたＮ型の第２エミッタ領域６ｂとを有する。第２バイポーラトランジスタ１２０は、第１バイポーラトランジスタ１１０と同様の構成を有している。第２コレクタ領域４ｂ、第２ベース領域５ｂ及び第２エミッタ領域６ｂは、それぞれ、第１コレクタ領域４ａ、第１ベース領域５ａ及び第１エミッタ領域６ａと同様の構成を有している。
【００２２】
（３）ＭＯＳトランジスタ
ＭＯＳトランジスタ１３０は、例えばＮ型のＭＯＳトランジスタである。このＭＯＳトランジスタ１３０は、シリコン基板１０に形成されたＰ型ウェル層１５と、このＰ型ウェル層１５上に絶縁膜１９ｂを介して形成されたゲート電極２０ｂと、Ｐ型ウェル層１５のうちのゲート電極２０ｂの両側下の領域にそれぞれ形成されたＮ型のソース領域７及びＮ型のドレイン領域８と、を有する。
ゲート電極２０ｂは、例えば、Ｎ型不純物又はＰ型不純物がドープされたポリシリコンからなる。ゲート電極２０ｂの両側にはサイドウォール２１が形成されている。また、このゲート電極２０ｂとＰ型ウェル層１５との間の絶縁膜１９ｂはゲート絶縁膜であり、例えばシリコン酸化膜である。
【００２３】
ソース領域７及びドレイン領域８は、それぞれＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造となっている。例えば、ソース領域７は、中濃度Ｎ型層３０ｃと、中濃度Ｎ型層３０ｃよりもＮ型の不純物濃度が高い高濃度Ｎ型層４０ｃと、を有する。中濃度Ｎ型層３０ｃと高濃度Ｎ型層４０ｃは互いに隣接している。同様に、ドレイン領域８は、中濃度Ｎ型層３０ｄと、中濃度Ｎ型層３０ｄよりもＮ型の不純物濃度が高い高濃度Ｎ型層４０ｄと、を有する。図１に示すように、中濃度Ｎ型層３０ｃと中濃度Ｎ型層３０ｄは、Ｐ型ウェル層１５を挟んで向かい合っている。
【００２４】
（４）金属シリサイド膜
金属シリサイド膜５０ａは第１バイポーラトランジスタ１１０と、第２バイポーラトランジスタ１２０と、ＭＯＳトランジスタ１３０とに形成されており、ゲート電極２０ｂ、ソース領域７、ドレイン領域８、第１ベース領域５ａ及び第１コレクタ領域４ａ、第２ベース領域５ｂ及び第２コレクタ領域４ｂのうち少なくとも一部を覆っている。
【００２５】
金属シリサイド膜５０ｂは、第１エミッタ領域６ａの少なくとも一部を覆っている。図１に示す金属シリサイド膜５０ｂは、第１エミッタ領域６ａの一部を覆い、且つ第１エミッタ領域６ａのうち一部以外の他の部位は覆っていない。つまり、第１エミッタ領域６ａの他の部位は、金属シリサイド膜５０ｂ下から露出している。
金属シリサイド膜５０ｃは、前記第２エミッタ領域の少なくとも一部を覆っている。図１に示す金属シリサイド膜５０ｃは、第２エミッタ領域６ｂの全部を覆っている。つまり、第２エミッタ領域６ｂは、金属シリサイド膜５０ｃ下から露出していない。
【００２６】
金属シリサイド膜５０ｂが第１エミッタ領域６ａの少なくとも一部（すなわち高濃度Ｎ型層４０ａ）を覆うことにより、高濃度Ｎ型層４０ａ内の電位勾配が変化する。このため、金属シリサイド膜５０ｂの被覆率に応じて第１ベース領域５ａから第１エミッタ領域６ａに流れ込む正孔の量、すなわちベース電流が変化してｈＦＥが変化する。同様に、金属シリサイド膜５０ｃが第２エミッタ領域６ｂの少なくとも一部（すなわち高濃度Ｎ型層４０ａ）を覆うことによりｈＦＥが変化する。
【００２７】
また、金属シリサイド膜５０ｂ及び金属シリサイド膜５０ｃは、第１エミッタ領域６ａの面積に対する第１金属シリサイド膜５０ｂの面積の比率と、第２エミッタ領域６ｂの面積に対する第２金属シリサイド膜５０ｃの面積の比率とが異なる比率となるように形成される。なお、「第１エミッタ領域６ａの面積」とは、第１エミッタ領域６ａのうち、第１金属シリサイド膜５０ｂ形成前の段階で露出する領域（すなわち高濃度Ｎ型層４０ａ）の面積を示す。また、「第２エミッタ領域６ｂの面積」とは、第２エミッタ領域６ｂのうち、第２金属シリサイド膜５０ｃ形成前の段階で露出する領域（すなわち高濃度Ｎ型層４０ａ）の面積を示す。
【００２８】
具体的には、例えば、金属シリサイド膜５０ａは、ＭＯＳトランジスタ１３０において、ゲート電極２０ｂの上面全体と、ソース領域７の上面全体と、ドレイン領域８の上面全体とを覆っている。また、金属シリサイド膜５０ａは、第１バイポーラトランジスタ１１０において、ポリシリコンパターン２０ａの上面のうちの第１ベース領域５ａの中濃度Ｐ型層３１側の部位と、第１コレクタ領域４ａが有する高濃度Ｎ型層４０ｂの上面全体と、第１ベース領域５ａが有する高濃度Ｐ型層４１の上面全体と、を覆っている。さらに、金属シリサイド膜５０ａは、第２バイポーラトランジスタ１２０において、ポリシリコンパターン２０ａの上面のうちの第２ベース領域５ｂの中濃度Ｐ型層３１側の部位と、第２コレクタ領域４ｂが有する高濃度Ｎ型層４０ｂの上面全体と、第２ベース領域５ｂが有する高濃度Ｐ型層４１の上面全体と、を覆っている。
【００２９】
また、金属シリサイド膜５０ｂは、第１エミッタ領域６ａが有する高濃度Ｎ型層４０ａの上面の一部（例えば、中央部）のみを覆っている。高濃度Ｎ型層４０ａの上面のうち、上記一部以外の他の部位（例えば、周辺部）と、中濃度Ｎ型層３０ａの上面全体は、金属シリサイド膜で覆われていない。なお、中濃度Ｎ型層３０ａの上面全体は、サイドウォール２１で覆われている。
さらに、金属シリサイド膜５０ｃは、第２エミッタ領域６ｂが有する高濃度Ｎ型層４０ａの上面全面を覆っている。このため、第１エミッタ領域６ａの面積に対する第１金属シリサイド膜５０ｂの面積の比率と、第２エミッタ領域６ｂの面積に対する第２金属シリサイド膜５０ｃの面積の比率とは異なっている。
【００３０】
金属シリサイド膜５０ａ、５０ｂ及び５０ｃは、同一工程で同時に形成された膜である。金属シリサイド膜５０ａ、５０ｂ及び５０ｃは、例えばコバルトとシリコンとの合金であるコバルトシリサイド、又は、チタンとシリコンとの合金であるチタンシリサイドである。また、金属シリサイド膜５０ａ、５０ｂ及び５０ｃは、コバルト又はチタン以外の他の金属とシリコンとの合金膜であってもよい。
【００３１】
（５）層間絶縁膜、コンタクトホール、金属配線等
層間絶縁膜６０はシリコン基板１０上に形成されており、第１バイポーラトランジスタ１１０、第２バイポーラトランジスタ１２０及びＭＯＳトランジスタ１３０の両方を覆っている。層間絶縁膜６０は、例えばシリコン酸化膜である。
コンタクトホール６１ａは、層間絶縁膜６０を貫く貫通穴である。コンタクトホール６１ａは、ゲート電極２０ｂ、ソース領域７及びドレイン領域８、第１コレクタ領域４ａ及び第１ベース領域５ａのうちの金属シリサイド膜５０ａで覆われた部位、第２コレクタ領域４ｂ及び第２ベース領域５ｂのうちの金属シリサイド膜５０ａで覆われた部位の直上に形成されている。コンタクトホール６１ｂは、第１エミッタ領域６ａのうちの、金属シリサイド膜５０ｂで覆われた部位の直上に形成されている。コンタクトホール６１ｃは、第２エミッタ領域６ｂのうちの、金属シリサイド膜５０ｃで覆われた部位の直上に形成されている。これにより、コンタクトホール６１ａ、６１ｂ及び６１ｃの底部はそれぞれ、金属シリサイド膜５０ａ、５０ｂ及び５０ｃとなっている。
【００３２】
金属配線７１ａは、ゲート電極２０ｂ、ソース領域７及びドレイン領域８、第１コレクタ領域４ａ及び第１ベース領域５ａ、並びに第２コレクタ領域４ｂ及び第２ベース領域５ｂを層間絶縁膜６０上にそれぞれ引き出すための配線であり、コンタクトホール６１ａ内に形成されている。
金属配線７１ｂは、第１エミッタ領域６ａを層間絶縁膜６０上に引き出すための配線であり、コンタクトホール６１ｂ内に形成されている。
金属配線７１ｃは、第２エミッタ領域６ｂを層間絶縁膜６０上に引き出すための配線であり、コンタクトホール６１ｃ内に形成されている。
金属配線７１ａ、７１ｂ及び７１ｃは、例えばタングステンからなる。
なお、図示しないが、層間絶縁膜６０上には金属配線７１ａ、７１ｂ及び７１ｃに接続する第２の配線と、第２の配線を覆う第２の層間絶縁膜と、さらにその上側に必要に応じて配置される配線及び層間絶縁膜と、保護膜（パッシベーション膜）等が形成されている。
【００３３】
＜製造方法＞
次に、図１に示した半導体装置１００の製造方法について説明する。
図２（ａ）〜図７は、本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。
まず、図２（ａ）に示すように、シリコン基板１０の第１バイポーラ領域１及び第２バイポーラ領域２のそれぞれにＮ型ウェル層１１を形成する。このＮ型ウェル層１１は、次の方法で形成する。すなわち、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１０にＮ型不純物（例えば、リン）を選択的に導入する。次に、シリコン基板１０に熱処理を施して、導入されたＮ型不純物をシリコン基板１０中に拡散させる。このようにして、Ｎ型ウェル層１１を形成する。なお、このＮ型ウェル層１１の形成工程では、ＭＯＳ領域３をレジストパターンで覆った状態（すなわち、ＭＯＳ領域３をマスクした状態）で、Ｎ型不純物をイオン注入する。これにより、ＭＯＳ領域３へのＮ型不純物の導入を防ぐことができる。
【００３４】
次に、図２（ｂ）に示すように、シリコン基板１０にフィールド酸化膜１２を形成する。フィールド酸化膜１２は、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成する。
次に、図３（ａ）に示すように、フォトリソグラフィ技術及びイオン注入技術を用いて、第１バイポーラ領域１及び第２バイポーラ領域２のＮ型ウェル層１１の内側にＰ型不純物（例えば、ボロン）をそれぞれ導入して、Ｐ型ベース領域の低濃度Ｐ型層１３を同一工程にて形成する。また、この低濃度Ｐ型層１３の形成工程と前後して、或いは並行して、フォトリソグラフィ技術及びイオン注入技術を用いて、ＭＯＳ領域３にＰ型不純物（例えば、ボロン）を導入して、Ｐ型ウェル層１５を形成する。Ｐ型ウェル層１５の形成工程では、ＭＯＳ領域３に導入するＰ型不純物の濃度を調整することにより、ＭＯＳ領域３に形成されるＭＯＳトランジスタ１３０（図１参照）の閾値電圧を調整することができる。
【００３５】
次に、図３（ｂ）に示すように、シリコン基板１０に絶縁膜を形成する。絶縁膜は、例えばシリコン基板１０を熱酸化することにより形成する。次に、絶縁膜上にポリシリコン膜を形成する。ポリシリコン膜の形成は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で行う。そして、フォトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン膜をパターニングする。
これにより、シリコン基板１０の第１バイポーラ領域１及び第２バイポーラ領域２上に絶縁膜１９ａを介してポリシリコンパターン２０ａをそれぞれ形成すると共に、シリコン基板１０のＭＯＳ領域３上に絶縁膜１９ｂを介してゲート電極２０ｂを形成する。
【００３６】
次に、図４（ａ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１０上にレジストパターン２２を形成する。そして、このレジストパターン２２をマスクにシリコン基板１０にＮ型不純物（例えば、リン等）をイオン注入する。これにより、シリコン基板１０の表面及びその近傍にＮ型不純物が選択的に導入される。その後、レジストパターン２２を除去する。
【００３７】
次に、図４（ｂ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１０上にレジストパターン２３を形成する。そして、このレジストパターン２３をマスクにシリコン基板１０にＰ型不純物（例えば、ボロン等）をイオン注入する。これにより、シリコン基板１０の表面及びその近傍にＰ型不純物が選択的に導入される。その後、レジストパターン２３を除去する。なお、図４（ａ）と図４（ｂ）の工程はその実施の順番を入れ替えてもよい。すなわち、図３（ｂ）の工程の後で、図４（ｂ）の工程を行い、その後、図４（ａ）の工程を行ってもよい。
【００３８】
図４（ａ）及び図４（ｂ）の工程の後で、シリコン基板１０に熱処理を施す。これにより、シリコン基板１０の表面及びその近傍に導入されたＮ型不純物とＰ型不純物とが熱拡散する。その結果、図５（ａ）に示すように、シリコン基板１０に中濃度Ｎ型層３０ａ〜３０ｄと中濃度Ｐ型層３１とが形成される。本発明の実施形態では、第１バイポーラ領域１にポリシリコンパターン２０ａが存在することにより、第１バイポーラ領域１において中濃度Ｎ型層３０ａが形成される領域と中濃度Ｐ型層３１が形成される領域との間への不純物の導入が阻止される。これにより、第１エミッタ領域６ａの中濃度Ｎ型層３０ａは、Ｐ型ベース領域の中濃度Ｐ型層３１から自己整合的に分離した状態で形成される。同様に、第２バイポーラ領域２にポリシリコンパターン２０ａが存在することにより、第２バイポーラ領域２において中濃度Ｎ型層３０ａが形成される領域と中濃度Ｐ型層３１が形成される領域との間への不純物の導入が阻止される。これにより、第２エミッタ領域６ｂの中濃度Ｎ型層３０ａは、Ｐ型ベース領域の中濃度Ｐ型層３１から自己整合的に分離した状態で形成される。
【００３９】
次に、ＣＶＤ法などによりシリコン基板１０上にシリコン窒化膜を堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などによりシリコン窒化膜を異方性エッチングする。これにより、ＭＯＳ領域３上のゲート電極２０ｂと第１バイポーラ領域１及び第２バイポーラ領域２上のポリシリコンパターン２０ａの各側面にサイドウォール２１を形成する。なお、サイドウォール２１は、シリコン窒化膜に限らず、例えばシリコン酸化膜を異方性エッチングすることにより形成してもよい。
【００４０】
次に、図５（ｂ）に示すように、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１０の表面及びその近傍にＮ型不純物を選択的にイオン注入する。また、このＮ型不純物のイオン注入と前後して、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１０の表面及びその近傍にＰ型不純物を選択的にイオン注入する。そして、Ｎ型不純物とＰ型不純物のイオン注入を行った後で、シリコン基板１０に熱処理を施す。これにより、シリコン基板１０の表面及びその近傍に導入されたＮ型不純物とＰ型不純物とが熱拡散する。その結果、図５（ｂ）に示すように、シリコン基板１０に高濃度Ｎ型層４０ａ〜４０ｄと高濃度Ｐ型層４１とが形成される。また、サイドウォール２１の直下には、低濃度の不純物拡散層（すなわち、中濃度Ｎ型層３０ａ、３０ｃ、３０ｄと、中濃度Ｐ型層３１）が残される。このため、ＭＯＳ領域３に形成されるＭＯＳトランジスタ１３０（図１参照）はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造となる。
【００４１】
次に、ＣＶＤ法などにより、シリコン基板１０上にシリコン酸化膜を堆積する。そして、図６（ａ）に示すように、フォトリソグラフィ技術を用いて、シリコン酸化膜上にレジストパターン３２を形成する。レジストパターン３２は、第１バイポーラ領域１上の高濃度Ｎ型層４０ａの一部と、ポリシリコンパターン２０ａの一部とを覆う位置に形成される。このとき、レジストパターン３２は、後にコンタクトホール６１ｃが形成される位置の直下の領域を覆わないように形成される。
次に、このレジストパターン３２をマスクに、例えばＲＩＥ法などによりシリコン酸化膜を異方性エッチングする。これにより、シリコン酸化膜パターン３３を形成する。シリコン酸化膜パターン３３を形成した後、レジストパターン３２を除去する。
【００４２】
次に、このシリコン酸化膜パターン３３をマスクに、シリコン基板１０上に金属シリサイド膜を形成する。具体的には、金属膜（例えば、コバルト）をシリコン基板１０上にスパッタリング法で形成し、例えば４６０℃で３０秒程度の熱処理を施すことでシリコンとコバルトとの反応を促してコバルトモノシリサイドを形成する。続いて、シリコン基板１０にＡＰＭ（Ａｍｍｏｎｉｕｍ  ｈｙｄｒｏｇｅｎ−Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）洗浄を実施して未反応のコバルトを除去し、その後、シリコン基板１０に例えば７１０℃で６０秒程度のより高温の熱処理を施す。これにより、コバルトモノシリサイドはコバルトダイシリサイドへと変化して低抵抗化する。
【００４３】
その結果、図６（ｂ）に示すように、第１バイポーラ領域１上の高濃度Ｎ型層４０ｂ、高濃度Ｐ型層４１、及びポリシリコンパターン２０ａなどのシリコンが露出している領域に金属シリサイド膜５０ａが形成される。また、第２バイポーラ領域２上の高濃度Ｎ型層４０ａ及び４０ｂ、高濃度Ｐ型層４１、並びにポリシリコンパターン２０ａ、ＭＯＳ領域３の高濃度Ｎ型層４０ｃ、４０ｄ及びゲート電極２０ｂなどのシリコンが露出している領域にも金属シリサイド膜５０ａが形成される。
また、これと同時に、第１バイポーラ領域１の高濃度Ｎ型層４０ａのうちのシリコン酸化膜パターン下から露出している領域に金属シリサイド膜５０ｂが形成される。なお、本発明の実施形態において、金属膜はコバルトに限定されるものではなく、チタンでもよい。
【００４４】
次に、図７に示すように、例えばＣＶＤ法でシリコン基板１０上に層間絶縁膜６０を形成する。次に、フォトリソグラフィ及びエッチング技術を用いて層間絶縁膜６０を選択的にエッチングして、コンタクトホール６１ａ、６１ｂ及び６０ｃを形成する。ここで、コンタクトホール６１ｂの直下には、第１バイポーラ領域１に形成された第１エミッタ領域６ａの少なくとも一部を覆う金属シリサイド膜５０ｂが配されている。このため、層間絶縁膜６０をオーバーエッチングした場合でも、第１エミッタ領域６ａ上でのエッチングの進行は金属シリサイド膜５０ｂで止められる。
【００４５】
その後、コンタクトホール６１ａ、６１ｂ及び６１ｃ内に金属配線７１ａ、７１ｂ及び７１ｃを形成する。例えば、金属配線７１ａ、７１ｂ及び７１ｃとしてプラグ電極を形成する場合は、層間絶縁膜６０上にタングステン等の金属膜を堆積する。そして、この金属膜にＣＭＰ等の処理を施して、金属膜をコンタクトホール６１ａ、６１ｂ及び６１ｃ内に残し、層間絶縁膜６０上から除去する。これにより、コンタクトホール６１ａ、６１ｂ及び６１ｃ内にそれぞれプラグ電極を形成する。以上の工程を経て、図１に示した半導体装置１００が完成する。
【００４６】
この実施形態では、Ｎ型が本発明の「第１導電型」に対応し、Ｐ型が本発明の「第２導電型」に対応している。また、第１バイポーラ領域１が本発明の「第１領域」に対応し、第２バイポーラ領域２が本発明の「第２領域」に対応し、ＭＯＳ領域３が本発明の「第３領域」に対応している。また、シリコン基板１０が本発明の「半導体基板」に対応している。
【００４７】
＜実施形態の効果＞
本発明の実施形態は、以下の効果を奏する。
（１）第１金属シリサイド膜５０ａ、第２金属シリサイド膜５０ｂ及び第３金属シリサイド膜５０ｃを形成する工程では、第１バイポーラ領域１の高濃度Ｎ型層４０ａ（すなわち、エミッタ拡散層）の上面を部分的に覆うシリコン酸化膜パターン３３を予め形成しておき、このシリコン酸化膜パターン３３をマスクに金属シリサイド膜５０ｂを形成する。これにより、高濃度Ｎ型層４０ａの少なくとも一部を覆うように金属シリサイド膜５０ｂを形成することができる。
【００４８】
一方、第２バイポーラ領域２では、高濃度Ｎ型層４０ａの上面を部分的に覆うシリコン酸化膜パターンを形成しないことで、高濃度Ｎ型層４０ａの全面を覆う金属シリサイド膜５０ｃを形成する。これにより、第１エミッタ領域６ａの面積に対する第１金属シリサイド膜５０ｂの面積の比率と、第２エミッタ領域６ｂの面積に対する第２金属シリサイド膜５０ｃの面積の比率とを異ならせることができる。
したがって、半導体装置１００により、１枚のシリコン基板１０上に異なる直流電流増幅率（ｈＦＥ）を持つ複数のバイポーラトランジスタ（第１バイポーラトランジスタ１１０及び第２バイポーラトランジスタ１２０）を工程数を増加させることなく形成し、またｈＦＥのばらつきも抑制して、優れた回路特性を得ることができる。
【００４９】
（２）コンタクトホール６１ａ、６１ｂ及び６１ｃを形成する工程では、高濃度Ｎ型層４０ａのうちの金属シリサイド膜５０ａ、５０ｂ、５０ｃで覆われた部位の直上にコンタクトホール６１ａ、６１ｂ、６１ｃをそれぞれ形成する。これにより、第１バイポーラ領域１の高濃度Ｎ型層４０ａ上でのエッチングの進行を金属シリサイド膜５０ｂの表面で止めることができる。また、第２バイポーラ領域２の高濃度Ｎ型層４０ａ上でのエッチングの進行を金属シリサイド膜５０ｃの表面で止めることができる。したがって、半導体装置１００では、層間絶縁膜６０をオーバーエッチングした場合でも、第１バイポーラ領域１及び第２バイポーラ領域２の高濃度Ｎ型層４０ａを掘り込んでしまうことを防ぐことができる。
【００５０】
（３）上述したように、第１バイポーラ領域１及び第２バイポーラ領域２の高濃度Ｎ型層４０ａを掘り込んでしまうことを防ぐことができる。このため、第１エミッタ領域６ａに接続するコンタクトホール６１ｂと、第２エミッタ領域６ｂに接続するコンタクトホール６１ｃと、他のコンタクトホール６１ａとを同一の工程で同時に形成することができる（すなわち、コンタクトホールの形成工程を共通化することができる）。これにより、第１エミッタ領域６ａに接続するコンタクトホール６１ｂと、第２エミッタ領域６ｂに接続するコンタクトホール６１ｃと、他のコンタクトホール６１ａとを別々に形成する場合と比べて、工程数の増加を防ぐことができ、製造コストの増大を抑制することができる。
（４）また上述したように、第１バイポーラ領域１及び第２バイポーラ領域２の高濃度Ｎ型層４０ａを掘り込んでしまうことを防ぐことができるので、コンタクトホール６１ａ、６１ｂ及び６１ｃの形成工程を共通化しても、第１バイポーラトランジスタ１１０のｈＦＥのバラツキを小さく抑えることができる。
【００５１】
（５）また上述したように、例えば第１バイポーラトランジスタ１１０の高濃度Ｎ型層４０ａの少なくとも一部を覆うように金属シリサイド膜５０ｂを形成する。すなわち、第１バイポーラトランジスタ１１０では、高濃度Ｎ型層４０ａの上面全体ではなく、高濃度Ｎ型層４０ａの上面の一部のみを覆うように金属シリサイド膜５０ｂを形成する。一方、第２バイポーラトランジスタ１２０では、高濃度Ｎ型層４０ａの上面全体を覆うように金属シリサイド膜５０ｃを形成する。これにより、例えば第２バイポーラトランジスタ１２０の第２エミッタ領域６ｂにおける金属シリサイド膜５０ｃの被覆率と比較して、第１バイポーラトランジスタ１１０の第１エミッタ領域６ａにおける金属シリサイド膜５０ｂの被覆率を低くすることができる。このため、第２バイポーラトランジスタ１２０と比較して、第１バイポーラトランジスタ１１０のｈＦＥを高くすることができる。
【００５２】
図８は、本発明者が実験で得た結果であり、エミッタ領域における金属シリサイド膜の被覆率と、バイポーラトランジスタのｈＦＥとの関係を示すグラフである。図８に示すように、エミッタ領域における金属シリサイド膜の被覆率が小さい程、バイポーラトランジスタのｈＦＥが向上する傾向がある。なお、エミッタ領域における金属シリサイド膜の被覆率は、以下のようにして算出する。
【００５３】
図９及び図１０は、第１バイポーラ領域１の第１エミッタ領域６ａにおける金属シリサイド膜５０ｂの被覆率を説明する図である。図９は、高濃度Ｎ型層４０ａの表面に金属シリサイド膜５０ｂが形成された状態を示す第１エミッタ領域６ａの平面図である。図１０は、図９のａ−ａ’断面を示す断面図である。図１０には、図９に図示されていない低濃度Ｐ型層１３、絶縁膜１９ａ、ポリシリコンパターン２０ａ、サイドウォール２１、中濃度Ｎ型層３０ａ、中濃度Ｐ型層３１及び金属シリサイド膜５０ｂを示している。図９では、高濃度Ｎ型層４０ａの横寸法をＡ、縦寸法をＡ’と定義し、金属シリサイド膜５０ｂの横寸法をＢ、縦寸法をＢ’と定義している。このため、高濃度Ｎ型層４０ａの面積はＡＡ’、金属シリサイド膜５０ｂの面積はＢＢ’と定義される。
【００５４】
図９及び図１０に示すように、第１バイポーラトランジスタ１１０の第１エミッタ領域６ａにおける金属シリサイド膜５０ｂの被覆率は、第１エミッタ領域６ａの高濃度Ｎ型層４０ａの面積（ＡＡ’）に対する金属シリサイド膜５０ｂの面積（ＢＢ’）、すなわちＢＢ’／ＡＡ’で定義される。
したがって、高いｈＦＥを実現可能な複数のバイポーラトランジスタを同一の半導体基板上に形成することができる。
【００５５】
（６）第１バイポーラトランジスタ１１０、第２バイポーラトランジスタ１２０だけでなく、ＭＯＳトランジスタ１３０にも金属シリサイド膜５０ａを形成している。すなわち、ＭＯＳトランジスタ１３０のゲート電極２０ｂと金属配線７１ａとの接触箇所、ソース領域７と金属配線７１ａとの接触箇所、及びドレイン領域８と金属配線７１ａとの接触箇所をそれぞれシリサイド化している。これにより、ＭＯＳトランジスタ１３０の高速動作が可能である。
したがって、高速動作が可能なＭＯＳトランジスタと、互いに異なるｈＦＥを持つ第１バイポーラトランジスタ１１０及び第２バイポーラトランジスタ１２０により優れた回路特性を得ることができるバイポーラトランジスタとを同一の半導体基板上に形成することができる。
【００５６】
（７）また、金属シリサイド膜５０ａ、５０ｂ及び５０ｃを同一の工程で同時に形成している。これにより、金属シリサイド膜５０ａ、５０ｂ及び５０ｃを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
（８）また、第１バイポーラ領域１の中濃度Ｎ型層３０ａと、第２バイポーラ領域２の中濃度Ｎ型層３０ａと、ＭＯＳ領域３の中濃度Ｎ型層３０ｃ、３０ｄとを同一の工程で同時に形成している。これにより、中濃度Ｎ型層３０ａ、３０ｃ、３０ｄを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
【００５７】
（９）また、第１バイポーラ領域１の高濃度Ｎ型層４０ａと、第２バイポーラ領域２の高濃度Ｎ型層４０ａと、ＭＯＳ領域３の高濃度Ｎ型層４０ｃ、４０ｄとを同一の工程で同時に形成している。これにより、高濃度Ｎ型層４０ａ、４０ｃ、４０ｄを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
（１０）また、第１バイポーラ領域１のポリシリコンパターン２０ａと、第２バイポーラ領域２のポリシリコンパターン２０ａと、ＭＯＳ領域３のゲート電極２０ｂとを同一の工程で同時に形成している。これにより、ポリシリコンパターン２０ａとゲート電極２０ｂとを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
【００５８】
＜実施形態の変形例＞
（１）上記の実施形態では、第１バイポーラトランジスタ１１０及び第２バイポーラトランジスタ１２０がＮＰＮ型のトランジスタである場合について説明した。しかしながら、本発明において、バイポーラトランジスタはＮＰＮ型に限定されるものではなく、ＰＮＰ型でもよい。ＰＮＰ型の場合は、図１において、第１バイポーラ領域１及び第２バイポーラ領域２のＰ型をＮ型に、Ｎ型をＰ型にそれぞれ入れ換えればよい。また、本発明では、第１バイポーラ領域１及び第２バイポーラ領域２に、ＮＰＮ型のバイポーラトランジスタと、ＰＮＰ型のバイポーラトランジスタの両方が形成されていてもよい。
【００５９】
（２）また、上記の実施形態では、ＭＯＳトランジスタ１３０がＮ型のＭＯＳトランジスタである場合について説明した。しかしながら、本発明において、ＭＯＳトランジスタはＮ型に限定されるものではなく、Ｐ型でもよい。Ｐ型の場合は、図１において、ＭＯＳ領域３のＰ型をＮ型に、Ｎ型をＰ型にそれぞれ入れ換えればよい。また、本発明では、ＭＯＳ領域３に、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタの両方が形成されていてもよい（すなわち、ＣＭＯＳトランジスタが形成されていてもよい。）。
【００６０】
＜その他＞
本発明は、以上に記載した実施形態やその変形例に限定されるものではない。当業者の知識に基づいて実施形態やその変形例に設計の変更等を加えてもよく、また、実施形態やその変形例を任意に組み合わせてもよく、そのような変更等を加えた態様も本発明の技術的範囲に含まれる。
【符号の説明】
【００６１】
１  第１バイポーラ領域
２  第２バイポーラ領域
３  ＭＯＳ領域
４ａ  第１コレクタ領域
４ｂ  第２コレクタ領域
５ａ  第１ベース領域
５ｂ  第２ベース領域
６ａ  第１エミッタ領域
６ｂ  第２エミッタ領域
７  ソース領域
８  ドレイン領域
１０  シリコン基板
１１  Ｎ型ウェル層
１２  フィールド酸化膜
１３  低濃度Ｐ型層
１５  Ｐ型ウェル層
１９ａ、１９ｂ  絶縁膜
２０ａ  ポリシリコンパターン
２０ｂ  ゲート電極
２１  サイドウォール
２２、２３、３２  レジストパターン
３０ａ〜３０ｄ  中濃度Ｎ型層
３１  中濃度Ｐ型層
３３  シリコン酸化膜パターン
４０ａ〜４０ｄ  高濃度Ｎ型層
４１  高濃度Ｐ型層
５０ａ  第１金属シリサイド膜
５０ｂ  第２金属シリサイド膜
６０  層間絶縁膜
６１ａ、６１ｂ、６１ｃ  コンタクトホール
７１ａ、７１ｂ、７１ｃ  金属配線
１００  半導体装置
１１０  第１バイポーラトランジスタ
１２０  第２バイポーラトランジスタ
１３０  ＭＯＳトランジスタ
【図１】
2016157731.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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