(57)【要約】 【課題】消費電力を低減し、良好なＳＳ特性を得ることができるトンネル型半導体装置を提供する。【解決手段】本実施形態による半導体装置は、半導体層２０を備える。ゲート絶縁膜３０は、半導体層の表面上に設けられている。ゲート電極４０は、第１ゲート部４１および第２ゲート部４２を含む。第１ゲート部および第２ゲート部は、半導体層上にゲート絶縁膜を介して設けられ、互いに異なる仕事関数を有し、電気的に接続されている。第１導電型のドレイン層５０は、ゲート電極の一端側にある半導体層内に設けられている。第２導電型のソース層６０は、ゲート電極の他端側および該ゲート電極の下側にある半導体層内に設けられている。該ゲート電極の下側におけるソース層の不純物濃度は略均一である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面上に設けられたゲート絶縁膜と、
前記半導体層上に前記ゲート絶縁膜を介して設けられ、互いに異なる仕事関数を有し、電気的に接続された第１ゲート部および第２ゲート部を含むゲート電極と、
前記ゲート電極の一端側にある前記半導体層内に設けられた第１導電型のドレイン層と、
前記ゲート電極の他端側および該ゲート電極の下側にある前記半導体層内に設けられ、該ゲート電極の下側における不純物濃度が略均一である第２導電型のソース層とを備えた半導体装置。
【請求項２】
前記第１ゲート部は前記ソース層側にあり、前記第２ゲート部は前記ドレイン層側にあり、
前記ソース層がＰ型ソース層、前記ドレイン層がＮ型ドレイン層の場合、前記第２ゲート部の仕事関数は、前記第１ゲート部の仕事関数よりも大きく、
前記ソース層がＮ型ソース層、前記ドレイン層がＰ型ドレイン層の場合、前記第２ゲート部の仕事関数は、前記第１ゲート部の仕事関数よりも小さく、
前記ドレイン層の表面の少なくとも一部は、前記ゲート電極の底面と対向している、請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート部は前記ソース層側にあり、前記第２ゲート部は前記ドレイン側にあり、
前記ソース層がＰ型ソース層、前記ドレイン層がＮ型ドレイン層の場合、前記第２ゲート部の仕事関数は、前記第１ゲート部の仕事関数よりも小さく、
前記ソース層がＮ型ソース層、前記ドレイン層がＰ型ドレイン層の場合、前記第２ゲート部の仕事関数は、前記第１ゲート部の仕事関数よりも大きい、
前記ドレイン層の表面は、前記ゲート電極の底面と対向していない、請求項１に記載の半導体装置。
【請求項４】
前記第１ゲート部の下にある前記ゲート絶縁膜の膜厚は、前記第２ゲート部の下にある前記ゲート絶縁膜の膜厚と異なる、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１ゲート部は前記ソース層側にあり、前記第２ゲート部は前記ドレイン側にあり、
前記第１ゲート部のゲート長は、前記第２ゲート部のゲート長より長い、請求項１、請求項２、請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、電子の量子力学的効果を用いたＴＦＥＴ（Tunnel Field-Effect Transistor）が開発されている。ＴＦＥＴは、ゲート電極に電圧を印加することにより、ソース層とチャネル部との間にバンド間トンネリング（ＢＴＢＴ(Band To Band Tunneling)）が生じる。これにより、ＴＦＥＴはオン状態となる。このようなＴＦＥＴにおいて、電源電圧を低くして消費電力を抑制するためには、ＴＦＥＴの電気的特性（例えば、閾値電圧）のばらつきを小さくする必要がある。例えば、閾値電圧のばらつきを小さくするために、寄生的なＢＴＢＴを抑制してＴＦＥＴのサブスレッショルド・スウィング（Sub-threshold Swing）特性（以下、ＳＳ特性ともいう）を改善することが望まれている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８７３５９９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電力を低減し、良好なＳＳ特性を得ることができるトンネル型半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、半導体層を備える。ゲート絶縁膜は、半導体層の表面上に設けられている。ゲート電極は、第１ゲート部および第２ゲート部を含む。第１ゲート部および第２ゲート部は、半導体層上にゲート絶縁膜を介して設けられ、互いに異なる仕事関数を有し、電気的に接続されている。第１導電型のドレイン層は、ゲート電極の一端側にある半導体層内に設けられている。第２導電型のソース層は、ゲート電極の他端側および該ゲート電極の下側にある半導体層内に設けられている。ゲート電極の下側におけるソース層の不純物濃度は略均一である。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態によるＮ型ＴＦＥＴ１００の構成の一例を示す概略断面図。
【図２】第１の実施形態によるＴＦＥＴ１００の動作の一例を示すエネルギーバンド図。
【図３】第１の実施形態によるＴＦＥＴ１００の動作の一例を示すエネルギーバンド図。
【図４】第１の実施形態によるＴＦＥＴ１００の動作の一例を示すエネルギーバンド図。
【図５】第１の実施形態によるＴＦＥＴ１００のＳＳ特性を示すグラフ。
【図６】第１の実施形態によるＴＦＥＴ１００の製造方法の一例を示す断面図。
【図７】図６に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図８】図７に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図９】図８に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図１０】図９に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図１１】図１０に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図１２】図１１に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。
【図１３】第２の実施形態によるＮ型ＴＦＥＴ２００の構成の一例を示す概略断面図。
【図１４】第２の実施形態によるＴＦＥＴ２００の動作の一例を示すエネルギーバンド図。
【図１５】第１および第２ゲート部４１、４２が同じ仕事関数を有するＴＦＥＴのエネルギーバンド図。
【図１６】第２の実施形態によるＴＦＥＴ２００の製造方法の一例を示す断面図。
【図１７】図１６に続く、ＴＦＥＴ２００の製造方法の一例を示す断面図。
【図１８】図１７に続く、ＴＦＥＴ２００の製造方法の一例を示す断面図。
【図１９】図１８に続く、ＴＦＥＴ２００の製造方法の一例を示す断面図。
【図２０】図１９に続く、ＴＦＥＴ２００の製造方法の一例を示す断面図。
【図２１】図２０に続く、ＴＦＥＴ２００の製造方法の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体層の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
【０００８】
（第１の実施形態）
図１は、第１の実施形態によるＮ型ＴＦＥＴ１００の構成の一例を示す概略断面図である。ＴＦＥＴ１００は、マイクロプロセッサまたはＡＳＩＣ（Application Specific Integrated Circuit）等のロジック型半導体集積回路に用いられ得る。尚、図１では、ゲート電極４０、ドレイン層５０、ソース層６０上の層間絶縁膜や配線構造について図示を省略している。
【０００９】
ＴＦＥＴ１００は、ＢＯＸ（Buried Oxide）層１０と、半導体層２０と、ゲート絶縁膜３０と、ゲート電極４０と、ドレイン層５０と、ソース層６０と、シリサイド層７０とを備えている。
【００１０】
半導体層２０は、ＢＯＸ層１０上に設けられたＳＯＩ（Silicon On Insulator）層である。半導体層２０は、ＳＯＩ基板のＳＯＩ層の他、ＳｉＧｅ−ＯＩ基板のＳｉＧｅ層、Ｇｅ−ＯＩ基板のＧｅ層、シリコン基板を用いて形成されたシリコン層、あるいは、ＩＩＩ−Ｖ族化合物半導体基板を用いた半導体層であってもよい。また、半導体層２０は、任意の基板上にエピタキシャル成長させた半導体層であってもよい。
【００１１】
ゲート絶縁膜３０は、半導体層２０の表面上に設けられた絶縁膜であり、例えば、シリコン酸化膜またはシリコン酸化膜よりも比誘電率の高い高誘電材料を用いて形成されている。ゲート絶縁膜３０は、第１ゲート絶縁膜３１と、第２ゲート絶縁膜３２とを含む。第１ゲート絶縁膜３１および第２ゲート絶縁膜３２は、同一材料で形成されてよい。また、第１ゲート絶縁膜３１の膜厚Ｔｏｘ１は、第２ゲート絶縁膜３２の膜厚Ｔｏｘ２とほぼ等しいが、後述の通り、幾分異なっていてもよい。
【００１２】
ゲート電極４０は、第１ゲート部４１および第２ゲート部４２を含む。第１ゲート部４１および第２ゲート部４２は、半導体層２０上に第１ゲート絶縁膜３１および第２ゲート絶縁膜３２を介してそれぞれ設けられている。第１ゲート部４１および第２ゲート部４２は互いに隣接しており、第１ゲート部４１と第２ゲート部４２との間には絶縁膜３５が設けられている。第１ゲート部４１および第２ゲート部４２はシリサイド層７０によって電気的に接続されている。尚、絶縁膜３５は、第１ゲート部４１および第２ゲート部４２を形成する際に使用されるものであるが、ＴＦＥＴ１００の特性上においては設けられていなくてもよい。また、絶縁膜３５は、ＴＦＥＴ１００の特性（例えば、オン抵抗）に影響を与えないように充分に薄く形成されている。
【００１３】
第１ゲート部４１は、ソース層６０側に設けられており、例えば、Ｎ型ドープドポリシリコンを用いて形成されている。第２ゲート部４２は、ドレイン層５０側に設けられており、例えば、Ｐ型ドープドポリシリコンを用いて形成されている。従って、第１ゲート部４１および第２ゲート部４２は、互いに異なる仕事関数を有する。本実施形態では、第２ゲート部４２は、第１ゲート部４１よりも仕事関数において大きい。これにより、本実施形態によるＴＦＥＴ１００は、第２ゲート部４２の下方のドレイン層５０の端部Ｅ５２において寄生的に生じるＢＴＢＴを抑制しつつ、第１ゲート部４１の下方のチャネル部ＣＨにおいて生じるＢＴＢＴによって導通状態になる。また、第１ゲート部４１のゲート長は、第２ゲート部４２のゲート長より長い。これにより、第１ゲート部４１の底面とソース層６０の表面との対向面積を大きくすることができる。第１ゲート部４１の底面とソース層６０の表面との対向面積が大きいと、チャネル部ＣＨにおいてＢＴＢＴによって流れる電流が大きくなり、ＳＳ特性の改善に繋がる。ＴＦＥＴ１００のより詳細な動作については後述する。
【００１４】
Ｎ型ドレイン層５０は、Ｎ＋型ディープ層５１と、Ｎ型エクステンション層５２とを含み、ゲート電極４０の一端Ｅ１側にある半導体層２０内に設けられている。エクステンション層５２は、ディープ層５１よりも浅く、かつ、ディープ層５１よりも不純物濃度において低い。エクステンション層５２は、ディープ層５１からゲート電極４０へ延伸するように半導体層２０の表面領域に設けられている。従って、エクステンション層５２の端部Ｅ５２は、第２ゲート部４２の下方にあり、エクステンション層５２の表面の少なくとも一部は、第２ゲート部４２の底面と対向している。即ち、半導体層２０の表面の上方から見たときに、エクステンション層５２の表面の少なくとも一部は、第２ゲート部４２の底面と重複している。
【００１５】
尚、エクステンション層５２を設けることなく、ディープ層５１がゲート電極４０の一端Ｅ１まで延伸している場合、スタンバイ（オフ）時においてＧＩＤＬ（Gate Induced Drain Leakage）電流が発生し、かつ、ＳＳ特性が劣化する場合がある。このようなＳＳ特性の劣化を抑制するために浅くかつ低濃度のエクステンション層５２を形成することが好ましい。
【００１６】
Ｐ型ソース層６０は、ゲート電極４０の他端Ｅ２側およびゲート電極４０の下側にある半導体層２０内に設けられている。本実施形態において、ゲート電極４０の底面のほとんどはソース層６０に対向している。即ち、ソース層６０は、半導体層２０において、ゲート電極４０の他端Ｅ２からゲート電極４０の底面の下方を亘ってゲート電極４０の一端Ｅ１の近傍まで延伸するように設けられている。従って、ゲート電極４０の下のチャネル部ＣＨはソース層６０と同じ導電型であり、チャネル部ＣＨの不純物の濃度はソース層６０の不純物濃度と実質的に等しい。即ち、ソース層６０とチャネル部ＣＨとの間には接合部が無く、濃度勾配も緩やかである。ソース層６０およびチャネル部ＣＨは、略均一の不純物濃度で延伸している。これにより、チャネル部ＣＨは、ゲート電極４０の底面とソース層６０との対向領域として規定される。このように、ＴＦＥＴ１００は、ソース側に接合部の無い、所謂、ソースジャンクションレスＴＦＥＴ（以下、ＳＪＬ−ＴＦＥＴともいう）である。
【００１７】
シリサイド層７０は、ゲート電極４０上に設けられている。シリサイド層７０は、例えば、Ｎｉ、Ｃｏ、Ｔｉ等の金属とシリコンとを反応させた金属シリサイドである。尚、シリサイド層（図１では図示せず）は、ドレイン層５０およびソース層６０上にも設けられている。
【００１８】
図１では図示されていないが、側壁膜がゲート電極４０の側面に設けられていている。さらに、コンタクト、金属配線、層間絶縁膜等からなる配線構造がゲート電極４０、ドレイン層５０、ソース層６０上に設けられている。
【００１９】
ＳＪＬ−ＴＦＥＴにおいて、ドレイン層の端部がゲート電極の下方にある場合、ＢＴＢＴは、ゲート電極の下のチャネル部（反転領域）よりもドレイン層の端部とチャネル部との間の接合部で生じ易くなる。この場合、ＳＳ特性が劣化する。
【００２０】
一方、ドレイン層がゲート電極の底面と対向しないように、ドレイン層の端部をゲート電極からドレイン層側へオフセットさせた場合、ＢＴＢＴはゲート電極の下のチャネル部で生じる。しかし、ドレイン層の端部がゲート電極から離れすぎると、ソース−ドレイン間に流れるオン電流が小さくなり、あるいは、オン電流が流れなくなってしまう。
【００２１】
そこで、本実施形態によるＴＦＥＴ１００は、ゲート電極４０が複数に分割されており、第１ゲート部４１および第２ゲート部４２を含む。第２ゲート部４２は、シリサイド層７０によって第１ゲート部４１と電気的に短絡されている。従って、第１ゲート部４１および第２ゲート部４２には、同じゲート電圧が印加される。しかし、本実施形態において、第２ゲート部４２は、第１ゲート部４１よりも仕事関数において大きい。このため、第２ゲート部４２の下にある半導体層２０においてエネルギー準位が真空準位側へシフトしている。図２〜図４に示すエネルギーバンド図を参照して、半導体層２０内のエネルギーバンドについて説明する。
【００２２】
図２〜図４は、第１の実施形態によるＴＦＥＴ１００の動作の一例を示すエネルギーバンド図である。図２は、図１のＡ１−Ａ２線に沿った位置におけるエネルギーバンド図を示す。図３は、図１のＡ３−Ａ２線に沿った位置におけるエネルギーバンド図を示す。図４は、図１のＡ４−Ａ２線に沿った位置におけるエネルギーバンド図を示す。尚、Ａ４−Ａ２線は、図１の（ｉ）から（ｉｉ）および（ｉｉｉ）を経由して（ｉｖ）に到る線である。
【００２３】
図２および図３の破線で示すＣＢｏｆｆおよびＶＢｏｆｆは、ＴＦＥＴ１００がオフ状態である場合のエネルギーバンド図である。図２〜図４の実線で示すＣＢｏｎおよびＶＢｏｎは、ＴＦＥＴ１００がオン状態である場合のエネルギーバンド図である。また、ＣＢｏｆｆおよびＣＢｏｎは、導電帯のエネルギー準位を示し、ＶＢｏｆｆおよびＶＢｏｎは、価電子帯のエネルギー準位を示す。ＥＣ１およびＥＣ２は、エクステンション層５２における導電帯のエネルギー準位の最大値を示す。ＥＣ１は、ＴＦＥＴ１００がオフ状態のときの最大値であり、ＥＣ２は、ＴＦＥＴ１００がオン状態のときの最大値である。以下、ＥＣ１をオフ最大値、ＥＣ２をオン最大値と呼ぶ。
【００２４】
例えば、ソース層６０に０Ｖ、ドレイン層５０に正電圧（例えば、１Ｖ）が印加されているものとする。即ち、ＴＦＥＴ１００がオフ状態のときには、ソース層６０とドレイン層５０との間のＰＮ接合部に逆バイアスが印加されている。一方、ＴＦＥＴ１００をオン状態にするときには、ゲート電極４０およびドレイン層５０には同一符号の電圧が印加される。即ち、ＴＦＥＴ１００をオン状態にするときには、以下のようにゲート電極４０に正電圧が印加される。
【００２５】
ゲート電極４０への印加電圧が閾値電圧未満であるときに、ＴＦＥＴ１００はオフ状態である。このとき、図２に示すように、エクステンション層５２のオフ最大値ＥＣ１は、価電子帯のエネルギー準位ＶＢｏｆｆよりも充分に高いため、チャネル部ＣＨにおけるＢＴＢＴおよびチャネル部ＣＨとエクステンション層５２との間のＰＮ接合部におけるＢＴＢＴがともに禁制されている。即ち、ソース層６０とドレイン層５０との間のＰＮ接合部には、逆バイアスによる非常に小さい電流（オフリーク）が流れるが、ＴＦＥＴ１００は実質的にオフ状態である。
【００２６】
ソース電圧に対してゲート電極４０に正電圧を印加するとチャネル部ＣＨが空乏化し始める。これにより、ゲート電極４０の下のチャネル部ＣＨのエネルギーバンドは、価電子帯に向かって曲げられる。エネルギーバンドが図２のＣＢｏｎおよびＶＢｏｎに示すような状態になったとき、エクステンション層５２のオン最大値ＥＣ２は、Ａ１側（ソース層６０側）の価電子帯のエネルギー準位ＶＢｏｆｆよりもまだ高いため、チャネル部ＣＨとエクステンション層５２との間のＰＮ接合部におけるＢＴＢＴは禁制されたままである。
【００２７】
このとき、図１のＡ３−Ａ２線に沿ったエクステンション層５２の端部Ｅ５２の近傍におけるエネルギーバンド図は、図３に示される。図３を参照すると、エクステンション層５２の端部Ｅ５２（ソース層６０とドレイン層５０との間のＰＮ接合部）において、エクステンション層５２のオン最大値ＥＣ２は、Ａ３側（ソース層６０側）の価電子帯のエネルギー準位ＶＢｏｆｆよりも高いことが分かる。従って、上述の通り、ソース層６０とドレイン層５０との間のＰＮ接合部には、ＢＴＢＴが発生していない。
【００２８】
これに対し、図４に示すように、第１ゲート部４１の下のチャネル部ＣＨにおいて、（ｉｉ）と（ｉｉｉ）との間では、エクステンション層５２のオン最大値ＥＣ２は、価電子帯のエネルギー準位ＶＢｏｆｆ以下になることが分かる。従って、（ｉｉ）と（ｉｉｉ）との間の縦方向（半導体層２０の表面に対して略垂直方向）において、ＢＴＢＴが発生する。即ち、ＢＴＢＴは、ソース層６０とドレイン層５０との間のＰＮ接合部では発生していないが、第１ゲート部４１の下のチャネル部ＣＨにおいて発生している。尚、図４に示すエネルギーバンド図では、（ｉｉ）と（ｉｉｉ）との間のＢＴＢＴのみ示している。しかし、縦方向ＢＴＢＴは、チャネル部ＣＨ（第１ゲート部４１に対向するソース層６０の表面領域）全体において生じている。
【００２９】
このように、本実施形態のＴＦＥＴ１００は、第２ゲート部４２の仕事関数を第１ゲート部４１のそれよりも大きくすることによって、ソース層６０（チャネル部ＣＨ）とドレイン層５０との間のＰＮ接合部における寄生的なＢＴＢＴ（以下、ＰＮ接合部のＢＴＢＴともいう）を抑制しつつ、第１ゲート部４１の下のチャネル部ＣＨにおいて縦方向のＢＴＢＴ（以下、チャネル部ＣＨのＢＴＢＴともいう）を発生させることができる。これにより、図５を参照して説明するようにＴＦＥＴ１００のＳＳ特性が改善される。
【００３０】
図５は、第１の実施形態によるＴＦＥＴ１００のＳＳ特性を示すグラフである。横軸は、ゲート電圧Ｖｇを示す。横軸は、ドレイン電流Ｉｄ（対数表示）を示す。ラインＬ０は、分割されていない単一ゲート電極を有するＴＦＥＴのＳＳ特性を示す。ラインＬ１は、本実施形態によるＴＦＥＴ１００のＳＳ特性を示す。
【００３１】
ラインＬ０に示すように、単一ゲート電極を有するＴＦＥＴでは、ゲート電圧ＶｇがＶｐａｒａのときに、ＰＮ接合部のＢＴＢＴが生じており、その後、ゲート電圧ＶｇがＶｔｈのときに、チャネル部ＣＨのＢＴＢＴが発生している。Ｖｐａｒａは、ＰＮ接合部のＢＴＢＴの閾値電圧である。Ｖｔｈは、チャネル部ＣＨのＢＴＢＴの閾値電圧である。このように閾値電圧Ｖｐａｒａが閾値電圧Ｖｔｈよりも低く、寄生的なＰＮ接合部のＢＴＢＴがチャネル部ＣＨのＢＴＢＴよりも先に生じると、ＳＳ特性が劣化する。
【００３２】
これに対し、ラインＬ１に示すように、本実施形態によるＴＦＥＴ１００では、第２ゲート部４２の仕事関数が第１ゲート部４１のそれよりも大きいので、閾値電圧Ｖｐａｒａが閾値電圧Ｖｔｈよりも高くなり、チャネル部ＣＨのＢＴＢＴがＰＮ接合部のＢＴＢＴよりも先に生じる。即ち、ゲート電圧を上昇させ、ゲート電圧Ｖｇが閾値電圧Ｖｔｈになったときに、ＰＮ接合部のＢＴＢＴが抑制されたまま、チャネル部ＣＨのＢＴＢＴが生じる。チャネル部ＣＨのＢＴＢＴは、第１ゲート部４１の底面とソース層６０の表面との対向面の全体において生じ得るので、ＰＮ接合部のＢＴＢＴよりも大きな電流を流すことができる。従って、図５に示すように、ＳＳ特性が非常に急峻になる。
【００３３】
このように、本実施形態では、エクステンション層５２の端部Ｅ５２が第２ゲート部４２の下方にあり、エクステンション層５２の表面がゲート電極４０の底面と対向している。しかし、第２ゲート部４２の仕事関数を第１ゲート部４１のそれよりも大きくすることによって、閾値電圧Ｖｐａｒａを閾値電圧Ｖｔｈよりも高くすることができる。これにより、ゲート電圧を上昇させていくと、チャネル部ＣＨのＢＴＢＴがＰＮ接合部のＢＴＢＴよりも先に生じる。チャネル部ＣＨのＢＴＢＴは、第２ゲート部４２の底面に対向するソース層６０の表面領域において発生する。このため、チャネル部ＣＨのＢＴＢＴは、ＰＮ接合部のＢＴＢＴよりも広い面積において発生し得る。従って、図５に示す閾値電圧Ｖｔｈ付近で大きなドレイン電圧Ｉｄが流れ、ＳＳ特性を急峻にすることができる。
【００３４】
また、ＴＦＥＴ１００の閾値電圧は、ＰＮ接合部のＢＴＢＴにあまり影響されず、チャネル部ＣＨのＢＴＢＴによって決まる。即ち、チャネル部ＣＨのＢＴＢＴが支配的となり、ＴＦＥＴ１００の閾値電圧は、ＶｐａｒａよりもＶｔｈによって決まる。このため、エクステンション層５２の端部Ｅ５２の位置（ＰＮ接合部の位置）がばらついても、ＴＦＥＴ１００の閾値電圧のばらつきは抑制される。これにより、エクステンション層５２の端部Ｅ５２の位置によらず、ＴＦＥＴ１００の閾値電圧およびＳＳ特性を安定させることができる。その結果、ＴＦＥＴ１００の電源電圧および消費電力を低減させることができる。
【００３５】
尚、上述の通り、第１ゲート絶縁膜３１の膜厚Ｔｏｘ１は、第２ゲート絶縁膜３２の膜厚Ｔｏｘ２とほぼ等しくてもよく、あるいは、幾分異なっていてもよい。例えば、膜厚Ｔｏｘ２は、膜厚Ｔｏｘ１よりも厚くてもよい。膜厚Ｔｏｘ２が厚いことにより、第２ゲート部４２からソース層６０とドレイン層５０との間のＰＮ接合部に印加される電界が小さくなる。これにより、ソース層６０とドレイン層５０との間のＰＮ接合部におけるＢＴＢＴの発生がさらに抑制される。また、膜厚Ｔｏｘ２が厚いことにより、ＴＦＥＴ１００のオフ状態において、ゲート電極４０とドレイン層５０との間のリーク電流（ゲートリーク電流）も低減する。一方、チャネル部ＣＨのＢＴＢＴがＰＮ接合部のＢＴＢＴよりも低いゲート電圧で生じる限りにおいて、膜厚Ｔｏｘ２は、膜厚Ｔｏｘ１よりも薄くしてもよい。
【００３６】
次に、本実施形態によるＴＦＥＴ１００の製造方法を説明する。
【００３７】
図６（Ａ）〜図１２（Ｂ）は、第１の実施形態によるＴＦＥＴ１００の製造方法の一例を示す断面図である。
【００３８】
まず、図６（Ａ）に示すように、半導体層２０上に第１ゲート絶縁膜３１を成膜する。半導体層２０は、ＳＯＩ基板のＳＯＩ層、ＳｉＧｅ−ＯＩ基板のＳｉＧｅ層、Ｇｅ−ＯＩ基板のＧｅ層、シリコン基板を用いて形成されたシリコン層、あるいは、ＩＩＩ−Ｖ族化合物半導体基板を用いた半導体層であってもよい。また、半導体層２０は、任意の基板上にエピタキシャル成長させた半導体層であってもよい。
【００３９】
第１ゲート絶縁膜３１は、半導体層２０を熱酸化して得られた熱酸化膜であってもよく、あるいは、ＣＶＤ(Chemical Vapor Deposition)法によって成膜されたＴＥＯＳ（Tetraethylorthosilicate）膜、シリコン窒化膜（Ｓｉ３Ｎ４）、ＳｉＯＮ、または、ＨｆＯ２のような高誘電体膜等でもよい。
【００４０】
次に、図６（Ｂ）に示すように、ソース層６０およびチャネル部ＣＨとなる領域を含む半導体層２０へのイオン注入を行う。注入されるイオン種は、例えば、Ｂ、ＢＦ２等のＰ型不純物である。その後、ＲＴＡ(Rapid Thermal Annealing)等の活性化アニールを行う。これにより、ソース層６０およびチャネル部ＣＨが略均一の不純物濃度に形成される。
【００４１】
次に、第１ゲート絶縁膜３１上に第１ゲート部４１の材料を堆積し、第１ゲート部４１の材料上にハードマスク４５の材料を堆積する。第１ゲート部４１の材料は、例えば、リン、ヒ素等のＮ型不純物を添加したポリシリコンまたはポリシリコンゲルマニウムを用いて形成される。あるいは、第１ゲート部４１の材料は、ポリシリコンまたはポリシリコンゲルマニウムを堆積した後、Ｎ型不純物をイオン注入することによって形成してもよい。ハードマスク４５の材料は、例えば、シリコン窒化膜等の絶縁膜を用いて形成される。次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、ハードマスク４５の材料を第１ゲート部４１のレイアウトパターンに加工する。ハードマスク４５をマスクとして用いて、第１ゲート部４１および第１ゲート絶縁膜３１をＲＩＥ法で加工する。これにより、図７（Ａ）に示す構造が得られる。ここで、第１ゲート部４１の仕事関数が第２ゲート部４２のそれより小さい限りにおいて、第１ゲート部４１および第１ゲート絶縁膜３１の組み合わせは任意でよい。例えば、第１ゲート部４１および第１ゲート絶縁膜３１の組み合わせは、ポリシリコンおよびＳｉＯＮの組み合わせ、あるいは、金属ゲートおよび高誘電体膜の組み合わせであってもよい。また、第１ゲート部４１および第１ゲート絶縁膜３１の組み合わせが金属ゲートおよび高誘電体膜の組み合わせである場合、金属ゲートの材料はＴｉＮ、ＴａＯｘ、ＴａＮ等でよく、高誘電体膜は、ＨｆＯｘ、ＨｆＳｉＯＮ、ＨｆＯＮ、Ａｌ２Ｏ３等でよい。尚、ｘは正数である。さらに、第１ゲート部４１の形状は、Ｆｉｎ型ゲートまたは多層ゲート構造であってもよい。
【００４２】
次に、ＣＶＤ法を用いて、第１ゲート部４１の側面およびハードマスク４５の上面にシリコン窒化膜等の絶縁膜を堆積させる。次に、ＲＩＥ法を用いて、絶縁膜を異方的にエッチングすることによって、図７（Ｂ）に示すように第１ゲート部４１の側面にスペーサ４７を残置させる。
【００４３】
次に、リソグラフィ技術を用いて、図８（Ａ）に示すように、ソース層６０をフォトレジスト４９で被覆する。フォトレジスト４９をマスクとして用いて、Ｎ型不純物（例えば、リンまたはヒ素）をドレイン側の半導体層２０へイオン注入する。このとき、Ｎ型不純物の注入によって、ドレイン側の半導体層２０をＰ型からＮ型へ変更する。また、半導体層２０の浅い位置にＮ型不純物が局所的に注入される。その後、活性化アニールを行う。これにより、エクステンション層５２が形成される。
【００４４】
フォトレジスト４９の除去後、ＣＶＤ法を用いて、スペーサ４７およびハードマスク４５上にＴＥＯＳ等の絶縁膜をさらに堆積させる。次に、ＲＩＥ法を用いて、絶縁膜を異方的にエッチングすることによって、図８（Ｂ）に示すようにスペーサ４７の側面にさらに側壁膜５７を残置させる。これにより、第１ゲート部４１の側面には、スペーサ４７および側壁膜５７が形成される。
【００４５】
次に、図９（Ａ）に示すように、リソグラフィ技術を用いて、ソース層６０をフォトレジスト５９で被覆する。フォトレジスト５９をマスクとして用いて、ｎ型不純物（例えば、リンまたはヒ素）をドレイン側の半導体層２０へイオン注入する。ここで、エクステンション層５２の形成時より深い位置までｎ型不純物が注入される。その後、ＲＴＡ法等を用いて活性化アニールを行う。このようにして、ディープ層５１およびエクステンション層５２を含むドレイン層５０が形成される。
【００４６】
次に、図９（Ｂ）に示すように、フォトレジスト５９をマスクとして用いて、バッファードフッ酸溶液（Buffered Hydrogen Fluoride）等で側壁膜５７をウェットエッチングする。これにより、ドレイン側にある側壁膜５７は除去される。一方、ソース側にある側壁膜５７は残置される。
【００４７】
フォトレジスト５９の除去後、熱リン酸溶液を用いてスペーサ４７およびハードマスク４５をエッチングする。これにより、図１０（Ａ）に示すように、ドレイン側にあるスペーサ４７は除去される。一方、ソース側の側壁膜５７と第１ゲート部４１との間にスペーサ４７が残置される。
【００４８】
次に、半導体層２０上に第２ゲート絶縁膜３２を成膜する。第２ゲート絶縁膜３２は、第１ゲート絶縁膜３１と同様に、半導体層２０を熱酸化して得られた熱酸化膜であってもよく、あるいは、ＣＶＤ法によって成膜されたＴＥＯＳ膜、シリコン窒化膜、ＳｉＯＮまたは高誘電体膜等でもよい。尚、本実施形態の効果が損なわれない限り、第１ゲート絶縁膜３１および第２ゲート絶縁膜３２の材質は、同じであってもよく、あるいは、相違していてもよい。
【００４９】
次に、図１１（Ａ）に示すように、ＣＶＤ法を用いて、第２ゲート絶縁膜３２上に第２ゲート部４２の材料を堆積する。第２ゲート部４２の材料は、例えば、ボロン等のＰ型不純物を添加したポリシリコンまたはポリシリコンゲルマニウムを用いて形成される。あるいは、第２ゲート部４２の材料は、ポリシリコンまたはポリシリコンゲルマニウムを堆積した後、Ｐ型不純物をイオン注入することによって形成される。
【００５０】
次に、ＲＩＥ法を用いて、第２ゲート部４２の材料を異方的にエッチングする。これにより、図１１（Ｂ）に示すように、第１ゲート部４１のドレイン側の側面に第２ゲート部４２が残置される。第２ゲート部４２は、第１ゲート部４１の側面に第２ゲート絶縁膜３２の材料を介して形成される。このとき、第２ゲート部４２は、エクステンション層５２（ドレイン層５０）の端部Ｅ５２の上方に形成される。第２ゲート部４２と第１ゲート部４１との間の第２ゲート絶縁膜３２の材料を、便宜的に、絶縁膜３５と呼ぶ。尚、ソース側においても、第２ゲート部４２の材料が側壁膜５７の側面に残っているが、このソース側の第２ゲート部４２の材料は無くてもよい。
【００５１】
次に、ＣＶＤ法を用いて、スペーサ４８の材料を堆積する。スペーサ４８の材料は、例えば、シリコン酸化膜またはシリコン窒化膜等の絶縁膜である。その後、ＲＩＥ法を用いて、スペーサ４８の材料を異方的にエッチングする。これにより、図１２（Ａ）に示すように、スペーサ４８が第２ゲート部４２の側面を被覆するように形成されるとともに、ソース層６０およびドレイン層５０における半導体層２０の表面上の第２ゲート絶縁膜３２が除去される。
【００５２】
次に、ＰＶＤ (Physical Vapor Deposition)法を用いて、Ｎｉ、Ｃｏ、Ｔｉ等の金属を第１ゲート部４１、第２ゲート部４２、ソース層６０およびドレイン層５０上に堆積する。金属層とシリコンとを反応させることによって、図１２（Ｂ）に示すように、第１ゲート部４１、第２ゲート部４２、ソース層６０およびドレイン層５０上にシリサイド層７０を形成する。シリサイド層７０は、例えば、ＴｉＳｉ、Ｃｏ２Ｓｉ、ＮｉＳｉ、ＮｉＳｉ２、ＮｉＰｔＳｉ等でよい。このとき、第１ゲート部４１と第２ゲート部４２との間の絶縁膜３５の厚みは第２ゲート絶縁膜３２と同様に薄いため、シリサイド層７０は第１ゲート部４１と第２ゲート部４２とを電気的に接続する。
【００５３】
その後、層間絶縁膜、コンタクト、配線等を形成することにより、本実施形態によるＴＦＥＴ１００が完成する。尚、図１に示すＴＦＥＴ１００の構造は、上記製造方法によって製造されたＴＦＥＴ１００の構造と異なるが、電気的特性において等価である。
【００５４】
このように、本実施形態のＴＦＥＴ１００は、第２ゲート部４２の仕事関数を第１ゲート部４１のそれよりも大きくすることによって、寄生的なＰＮ接合部のＢＴＢＴを抑制しつつ、チャネル部ＣＨのＢＴＢＴを発生させることができる。これにより、ＳＳ特性が改善される。
【００５５】
また、チャネル部ＣＨのＢＴＢＴの閾値電圧ＶｔｈはＰＮ接合部のＢＴＢＴの閾値電圧Ｖｐａｒａよりも低く、閾値電圧Ｖｔｈが支配的となるので、エクステンション層５２（ドレイン層５０）の端部Ｅ５２の位置がばらついても、ＴＦＥＴ１００の閾値電圧のばらつきは抑制される。これにより、ＴＦＥＴ１００の電源電圧および消費電力を低減させることができる。
【００５６】
（第２の実施形態）
図１３は、第２の実施形態によるＮ型ＴＦＥＴ２００の構成の一例を示す概略断面図である。第２の実施形態では、ドレイン層５０の表面がゲート電極４０の底面と対向しておらず、エクステンション層５２（ドレイン層５０）の端部Ｅ５２がゲート電極４０の下方に設けられていない。即ち、ドレイン層５０は、ゲート電極４０からオフセットしており、ゲート電極４０の端部Ｅ１からエクステンション層５２の端部Ｅ５２までの半導体層２０には、チャネル部ＣＨ（ソース層６０）が存在している。従って、ゲート電極４０の底面全体は、チャネル部ＣＨ（ソース層６０）と対向している。また、第２の実施形態では、第２ゲート部４２は、第１ゲート部４１よりも仕事関数が小さい。例えば、第１ゲート部４１は、ＴａＮ等の仕事関数の比較的高い金属材料を用いて形成されている。一方、第２ゲート部４２は、Ｎ型ポリシリコン等の仕事関数の比較的低い半導体材料を用いて形成されている。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００５７】
第２の実施形態によるＴＦＥＴ２００では、ドレイン層５０がゲート電極４０からオフセットして設けられている。従って、ゲート電圧の電界がエクステンション層５２の端部Ｅ５２に印加され難く、上記ＰＮ接合部のＢＴＢＴは、発生し難い。
【００５８】
一方、ゲート電圧の電界は、ゲート電極４０の端部Ｅ１とエクステンション層５２の端部Ｅ５２との間のチャネル部ＣＨの領域（以下、オフセット領域）ＯＳにも印加され難い。従って、もし、第２ゲート部４２の仕事関数が第１ゲート部４１の仕事関数と同様に高いと、ゲート電圧を上昇させたときに、オフセット領域ＯＳにおいて空乏層が形成されにくく、オン電流が流れ難くなってしまう。
【００５９】
これに対し、第２の実施形態では、第２ゲート部４２に仕事関数の比較的低い半導体材料（例えば、Ｎ型ポリシリコン）を用いている。これにより、第２ゲート部４２の下のチャネル部ＣＨおよびその近傍のオフセット領域ＯＳにおけるエネルギーバンドを予め価電子帯側へシフトさせている。これにより、オフセット領域ＯＳにおいて空乏層が延びやすくなり、オン電流が流れ易くなる。
【００６０】
図１４は、第２の実施形態によるＴＦＥＴ２００の動作の一例を示すエネルギーバンド図である。図１４は、図１３のＡ４−Ａ２線に沿った位置におけるエネルギーバンド図を示す。Ａ４−Ａ２線は、図１３の（ｉ）から（ｉｉ）および（ｉｉｉ）を経由して（ｉｖ）に到る線である。
【００６１】
図１４の破線で示すＣＢｏｆｆおよびＶＢｏｆｆは、ＴＦＥＴ２００がオフ状態である場合のエネルギーバンド図である。図１４の実線で示すＣＢｏｎおよびＶＢｏｎは、ＴＦＥＴ２００がオン状態である場合のエネルギーバンド図である。
【００６２】
第２ゲート部４２の仕事関数が第１ゲート部４１のそれよりも小さいので、ＴＦＥＴ２００がオフ状態であるとき、第２ゲート部４２の下のソース層６０におけるエネルギーバンドＣＢｏｆｆ、ＶＢｏｆｆは、第１ゲート部４１の下のソース層６０の表面領域におけるそれらよりも価電子帯側へ予めシフトされている。即ち、第２ゲート部４２の下のソース層６０のエネルギーバンドＣＢｏｆｆ、ＶＢｏｆｆは、オフセット領域ＯＳにおけるエネルギーバンドへ接近している。
【００６３】
ソース電圧に対してゲート電極４０に正電圧を印加するとチャネル部ＣＨが空乏化し始める。これにより、第１ゲート部４１の下のチャネル部ＣＨのエネルギーバンドは、図１４のＣＢｏｎおよびＶＢｏｎに示すように、価電子帯に向かって曲げられる。それとともに、第２ゲート部４２の下のチャネル部ＣＨのエネルギーバンドも、価電子帯に向かって曲げられる。
【００６４】
このとき、第２ゲート部４２の下のソース層６０におけるエネルギーバンドＣＢｏｆｆ、ＶＢｏｆｆは、価電子帯側へ予めシフトしているので、第２ゲート部４２に隣接するオフセット領域ＯＳにおけるエネルギーバンドも充分に価電子帯側へ曲げられ、オフセット領域ＯＳに空乏層が形成され易くなる。これにより、第２ゲート部４２の下のソース層６０およびオフセット領域ＯＳにおいてチャネルが形成され易くなる。図１４の矢印ＡＲ２で示すように、チャネル部ＣＨのＢＴＢＴが発生したときに、電流はオフセット領域ＯＳの空乏層領域を介してソース−ドレイン間を容易に流れ得る。
【００６５】
一方、図１５は、第１および第２ゲート部４１、４２が同じ仕事関数を有するＴＦＥＴのエネルギーバンド図を示す。この場合、第２ゲート部４２の下のソース層６０においてエネルギーバンドＣＢｏｆｆ、ＶＢｏｆｆは、価電子帯側へシフトされていない。よって、図１５に示すように、ゲート電圧が印加されても、オフセット領域ＯＳにおいては、エネルギーバンドＣＢｏｎ、ＶＢｏｎが高いままである。従って、オフセット領域ＯＳにおいて空乏層が形成され難く、チャネルが形成され難い。
【００６６】
これに対し、第２の実施形態によるＴＦＥＴ２００は、第２ゲート部４２の仕事関数が第１ゲート部４１のそれよりも小さいので、第２ゲート部４２の下のソース層６０の表面領域におけるエネルギーバンドＣＢｏｆｆ、ＶＢｏｆｆが、価電子帯側へ予め曲げられている。これにより、ゲート電圧を上昇させたときに、図１４に示すように、第２ゲート部４２の下のソース層６０（チャネル部ＣＨ）およびオフセット領域ＯＳにおいてエネルギーバンドが価電子帯側へ充分にシフトすることができる。即ち、第２ゲート部４２の下においてチャネル部ＣＨのＢＴＢＴが生じ易くなり、かつ、オフセット領域ＯＳに空乏層が形成され易くなる。その結果、ＴＦＥＴ２００はオン状態になることができ、ソース−ドレイン間に充分に電流を流すことができる。
【００６７】
また、第２の実施形態では、ドレイン層５０は、ゲート電極４０からオフセットされており、エクステンション層５２の端部Ｅ５２がゲート電極４０の下方に設けられていない。これにより、ＰＮ接合部のＢＴＢＴが発生し難く、ＴＦＥＴ２００は、チャネル部ＣＨのＢＴＢＴによって確実にオン状態になることができる。これにより、第２の実施形態は、第１の実施形態と同様の効果も得ることができる。
【００６８】
尚、第２ゲート部４２のゲート長は、第１ゲート部４１のゲート長より短くても、あるいは、長くてもよい。第２ゲート部４２のゲート長が第１ゲート部４１のゲート長より短い場合、チャネル部ＣＨのＢＴＢＴは、ほとんど第１ゲート部４１の下方で生じると考えられる。第２ゲート部４２のゲート長が第１ゲート部４１のゲート長より長い場合、チャネル部ＣＨのＢＴＢＴは、第１ゲート部４１および第２ゲート部４２の両方の下方で生じると考えられる。いずれの場合も、ＰＮ接合部のＢＴＢＴが抑制されており、チャネル部ＣＨのＢＴＢＴが第１ゲート部４１および／または第２ゲート部４２の下のチャネル部ＣＨで生じているので問題ない。
【００６９】
次に、第２の実施形態によるＴＦＥＴ２００の製造方法を説明する。
【００７０】
図１６（Ａ）〜図２１は、第２の実施形態によるＴＦＥＴ２００の製造方法の一例を示す断面図である。
【００７１】
まず、図６（Ａ）および図６（Ｂ）を参照して説明した工程を経て、半導体層２０上に第１ゲート絶縁膜３１を形成し、半導体層２０にソース層６０およびチャネル部ＣＨを形成する。
【００７２】
次に、第１ゲート絶縁膜３１上に第１ゲート部４１の材料を堆積する。第１ゲート部４１は、例えば、ＭＩＰＳ（Metal Inserted Poly-Si Stack）構造を有してもよい。この場合、第１ゲート部４１の下層４１ａの材料は、例えば、ＴａＮ、ＴｉＮ、Ｔｉ等の金属材料で形成されている。第１ゲート部４１の上層４１ｂの材料は、例えば、ポリシリコン、ポリシリコンゲルマニウム等の半導体材料でよい。この場合、第１ゲート部４１の仕事関数は、下層４１ａの材料によって決定される。
【００７３】
次に、第１ゲート部４１の材料上にハードマスク４５の材料を堆積する。ハードマスク４５の材料は、例えば、シリコン窒化膜等の絶縁膜を用いて形成される。次に、リソグラフィ技術およびＲＩＥ法を用いて、ハードマスク４５の材料を第１ゲート部４１のレイアウトパターンに加工する。ハードマスク４５をマスクとして用いて、第１ゲート部４１および第１ゲート絶縁膜３１をＲＩＥ法で加工する。これにより、図１６（Ａ）に示す構造が得られる。
【００７４】
次に、半導体層２０上に第２ゲート絶縁膜３２を成膜する。第２ゲート絶縁膜３２は、第１ゲート絶縁膜３１と同様に、半導体層２０を熱酸化して得られた熱酸化膜であってもよく、あるいは、ＣＶＤ法によって成膜されたＴＥＯＳ膜、シリコン窒化膜、ＳｉＯＮまたは高誘電体膜等でもよい。尚、第２の実施形態の効果を損なわない限り、第１ゲート絶縁膜３１および第２ゲート絶縁膜３２の材質は、同じであってもよく、あるいは、相違していてもよい。
【００７５】
次に、図１７（Ａ）に示すように、ＣＶＤ法を用いて、第２ゲート絶縁膜３２上に第２ゲート部４２の材料を堆積する。第２ゲート部４２の材料は、例えば、Ｎ型不純物を添加したポリシリコンまたはポリシリコンゲルマニウム等を用いて形成される。あるいは、第２ゲート部４２の材料は、ポリシリコンまたはポリシリコンゲルマニウムを堆積した後、Ｎ型不純物をイオン注入することによって形成してもよい。
【００７６】
次に、ＲＩＥ法を用いて、第２ゲート部４２の材料を異方的にエッチングする。これにより、図１７（Ｂ）に示すように、第１ゲート部４１の両側面に第２ゲート部４２が残置される。第２ゲート部４２は、第１ゲート部４１の側面に第２ゲート絶縁膜３２の材料を介して形成される。
【００７７】
次に、図１８（Ａ）に示すように、ＣＶＤ法を用いて、ハードマスク５３の材料を堆積する。ハードマスク５３の材料は、例えば、シリコン酸化膜（ＴＥＯＳ膜）またはシリコン窒化膜等の絶縁膜である。ハードマスク５３の材料は、積層された多層絶縁膜であってもよい。
【００７８】
次に、図１８（Ｂ）に示すように、リソグラフィ技術およびエッチング技術を用いて、ドレイン側にあるハードマスク５３の材料を残置させたまま、ソース側にあるハードマスク５３の材料を除去する。
【００７９】
次に、ハードマスク５３および４５をマスクとして用いて、例えば、第２ゲート部４２がポリシリコンゲルマニウムの場合、ＮＨ３とＨ２Ｏ２との混合溶液（ＳＣ１）等を用いて第２ゲート部４２の材料をウェットエッチングする。これにより、図１９（Ａ）に示すように、ドレイン側にある第２ゲート部４２の材料を残置させたまま、ソース側にある第２ゲート部４２の材料を除去する。これにより、第２ゲート部４２が第１ゲート部４１のドレイン側に形成される。
【００８０】
次に、ＲＩＥ法を用いて、ハードマスク５３を異方的にエッチングする。これにより、図１９（Ｂ）に示すように、第２ゲート部４２のドレイン側の側面にスペーサが残置される。以下、スペーサとして残置されたハードマスク５３をスペーサ５７と呼ぶ。スペーサ５７は、第２ゲート部４２のドレイン側の側面を被覆するように形成されている。
【００８１】
次に、リソグラフィ技術を用いて、図２０（Ａ）に示すように、ソース層６０をフォトレジスト４９で被覆する。フォトレジスト４９およびスペーサ５７等をマスクとして用いて、Ｎ型不純物をドレイン側の半導体層２０へイオン注入する。このとき、Ｎ型不純物の注入によって、ドレイン側の半導体層２０をＰ型からＮ型へ変更する。また、Ｎ型不純物は、半導体層２０の浅い位置に局所的に注入される。尚、不純物は、半導体層２０の表面に対して略垂直方向から注入される。これにより、エクステンション層５２は、第２ゲート部４２の下方まで延伸せず、第２ゲート部４２からオフセットするように形成される。
【００８２】
次に、図２０（Ｂ）に示すように、フォトレジスト４９およびスペーサ５７等をマスクとして用いて、Ｎ型不純物をドレイン側の半導体層２０へイオン注入する。このとき、不純物は、半導体層２０の表面に対して垂直方向から第２ゲート部４２側へ傾斜した方向（ＡＲ３方向）から注入される。不純物は、エクステンション層５２の形成時より深い位置まで注入される。その後、ＲＴＡ法等を用いて活性化アニールを行う。このようにして、ディープ層５１およびエクステンション層５２を含むドレイン層５０が形成される。尚、このとき、第２ゲート部４２にもＮ型不純物が注入されている。従って、活性化アニールによって、第２ゲート部４２は、Ｎ型ポリシリコン等のＮ型半導体層となる。
【００８３】
次に、フォトレジスト４９の除去後、熱リン酸溶液等を用いてハードマスク４５を除去する。次に、ＰＶＤ法を用いて、金属を第１ゲート部４１、第２ゲート部４２、ソース層６０およびドレイン層５０上に堆積する。金属層とシリコンとを反応させることによって、図２１に示すように、第１ゲート部４１、第２ゲート部４２、ソース層６０およびドレイン層５０上にシリサイド層７０を形成する。シリサイド層７０は、第１の実施形態におけるシリサイド層７０と同材料でよい。このとき、第１ゲート部４１と第２ゲート部４２との間の絶縁膜３５の厚みは第２ゲート絶縁膜３２と同様に薄いため、シリサイド層７０は第１ゲート部４１と第２ゲート部４２とを電気的に接続する。
【００８４】
その後、層間絶縁膜、コンタクト、配線等を形成することにより、ＴＦＥＴ２００が完成する。尚、図１３に示すＴＦＥＴ２００の構造は、上記製造方法によって製造されたＴＦＥＴ２００の構造と異なるが、電気的特性において等価である。
【００８５】
このように、第２の実施形態では、ドレイン層５０は、ゲート電極４０からオフセットしており、かつ、第２ゲート部４２の仕事関数が第１ゲート部４１のそれよりも小さい。これにより、ＴＦＥＴ２００は、ＰＮ接合部のＢＴＢＴを抑制しつつ、オフセット領域ＯＳに空乏層を形成し易くしている。さらに、第２ゲート部４２の下においてチャネル部ＣＨのＢＴＢＴが発生し易くなっている。その結果、ＴＦＥＴ２００は、安定してオン状態になることができ、ソース−ドレイン間に充分な電流を流すことができる。
【００８６】
上記実施形態によるＴＦＥＴ１００、２００は、アナログ特性または高周波特性を改善し複数のゲート電極を有するＭＩＳＦＥＴ（Metal Insulation Semiconductor FET）と同時に形成することが可能である。例えば、上記実施形態によるＴＦＥＴ１００、２００の製造方法は、所謂、スプリットゲート型ＭＩＳＦＥＴやＤＷＦ（Dual Work Function）型ＭＩＳＦＥＴの製造方法に適合させ易い。このように、上記実施形態によるＴＦＥＴ１００、２００は、複数のゲート電極を有するＭＩＳＦＥＴと組み合わせて製造することによってコストの増加を抑制することができる。
【００８７】
上記実施形態では、Ｎ型ＴＦＥＴについて説明したが、不純物の導電型を変更することによって、Ｐ型ＴＦＥＴも容易に適用することができる。Ｐ型ＴＦＥＴでは、ソース電圧を基準としてゲート電圧が閾値電圧よりも低い場合にオン状態となり、ゲート電圧が閾値電圧よりも高い場合にオフ状態となる。例えば、ＣＭＯＳインバータ等におけるＰ型ＴＦＥＴの場合、ソースに正電圧が印加されており、ゲート電圧を０Ｖにすることによってオン状態になり、ゲート電圧を電源電圧（例えば、１Ｖ）にすることによってオフ状態となる。このようなＰ型ＴＦＥＴであっても、本実施形態の効果は失われない。ただし、上記実施形態をＰ型ＴＦＥＴに適用した場合、第１ゲート部４１と第２ゲート部４２の仕事関数は、Ｎ型ＴＦＥＴの場合とは大小関係が反対となる。即ち、第１の実施形態に示すＴＦＥＴ１００の構造をＰ型ＴＦＥＴに適用した場合、第２ゲート部４２の仕事関数が第１ゲート部４１のそれよりも小さくされる。第２実施形態に示すＴＦＥＴ２００の構造をＰ型ＴＦＥＴに適用した場合、第２ゲート部４２の仕事関数が第１ゲート部４１のそれより大きくされる。
【００８８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００８９】
１００、２００・・・ＴＦＥＴ、１０・・・ＢＯＸ層、２０・・・半導体層、３０・・・ゲート絶縁膜、３１・・・第１ゲート絶縁膜、３２・・・第２ゲート絶縁膜、４０・・・ゲート電極、４１・・・第１ゲート部、４２・・・第２ゲート部、５０・・・ドレイン層、５１・・・ディープ層、５２・・・エクステンション層、６０・・・ソース層、７０・・・シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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