(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】半導体基板ＳＢ上に、不揮発性メモリのメモリセル用の制御ゲート電極ＣＧを覆うように、絶縁膜ＭＺを介してメモリセルのメモリゲート電極用のシリコン膜ＰＳ２を形成する。周辺回路領域１Ｂのシリコン膜ＰＳ２および絶縁膜ＭＺを除去してから、メモリセル領域１Ａのシリコン膜ＰＳ２上と周辺回路領域１Ｂの半導体基板ＳＢ上とに、絶縁膜ＯＸ１を介してＭＩＳＦＥＴのゲート電極用のシリコン膜ＰＳ３を形成する。シリコン膜ＰＳ３をパターニングして周辺回路領域１Ｂにゲート電極を形成してから、メモリセル領域１Ａの絶縁膜ＯＸ１を除去し、その後、メモリセル領域１Ａのシリコン膜ＰＳ２上に酸化膜を形成する。その後、メモリセル領域１Ａのシリコン膜ＰＳ２上の酸化膜およびシリコン膜ＰＳ２をエッチバックすることにより、制御ゲート電極ＣＧに絶縁膜ＭＺを介して隣接するメモリゲート電極を形成する。【選択図】図９
2016157728.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備える半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板上に、第１絶縁膜を介して前記メモリセル用の第１ゲート電極を形成する工程、
（ｃ）前記半導体基板上に、前記第１ゲート電極を覆うように、第２絶縁膜を介して前記メモリセルの第２ゲート電極用の第１導電膜を形成する工程、
（ｄ）前記第２領域の前記第１導電膜および前記第２絶縁膜を除去し、前記第１領域の前記第１導電膜および前記第２絶縁膜を残す工程、
（ｅ）前記（ｄ）工程後、前記第１領域の前記第１導電膜上と、前記第２領域の前記半導体基板上とに、第３絶縁膜を介して前記ＭＩＳＦＥＴの第３ゲート電極用の第２導電膜を形成する工程、
（ｆ）前記第２導電膜をパターニングして、前記第２領域に前記ＭＩＳＦＥＴ用の前記第３ゲート電極を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１領域の前記第３絶縁膜を除去する工程、
（ｈ）前記（ｇ）工程後、前記第１領域の前記第１導電膜上に第４絶縁膜を形成する工程、
（ｉ）前記第４絶縁膜および前記第１導電膜をエッチバックすることにより、前記第１ゲート電極に前記第２絶縁膜を介して隣接する前記メモリセル用の前記第２ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｉ）工程では、前記第１導電膜のエッチング速度よりも前記第４絶縁膜のエッチング速度が小さくなるエッチング条件で、前記第４絶縁膜および前記第１導電膜をエッチバックする、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１導電膜は、シリコンからなり、
前記第２導電膜は、シリコンからなる、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１導電膜の表面を酸化することにより、前記第１領域の前記第１導電膜上に、酸化膜からなる前記第４絶縁膜を形成する、半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１導電膜の表面をプラズマ酸化することにより、前記第１領域の前記第１導電膜上に、酸化膜からなる前記第４絶縁膜を形成する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程は、
（ｆ１）前記第２導電膜上に第１マスク層を形成する工程、
（ｆ２）前記第１マスク層をエッチングマスクとして用いて前記第２導電膜を異方性エッチングすることにより、前記第２導電膜をパターニングして、前記第２領域に前記第３ゲート電極を形成する工程、
（ｆ３）前記第１マスク層を除去する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｆ３）工程後、前記（ｇ）工程前に、
（ｆ４）前記第１領域における前記第２導電膜の残存部を等方性エッチングにより除去する工程、
を更に有する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｆ４）工程の等方性エッチングは、ウェットエッチングが用いられる、半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記（ｆ３）工程後、前記（ｆ４）工程前に、
（ｆ５）前記第２領域を覆い、かつ、前記第１領域を露出する第２マスク層を、前記半導体基板上に形成する工程、
を更に有し、
前記（ｇ）工程後、前記（ｈ）工程前に、
（ｇ１）前記第２マスク層を除去する工程、
を更に有する、半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記（ｇ）工程では、ウェットエッチングにより前記第１領域の前記第３絶縁膜を除去する、半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、
前記（ｆ３）工程後、前記（ｆ５）工程前に、
（ｆ６）前記半導体基板をウェット洗浄処理する工程、を更に有する、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記第２絶縁膜は、内部に電荷蓄積部を有する絶縁膜である、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記第２ゲート電極は、電荷蓄積用の浮遊ゲート電極である、半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法において、
前記（ｉ）工程は、
（ｉ１）前記第４絶縁膜および前記第１導電膜をエッチバックする工程、
（ｉ２）前記（ｉ１）工程後、露出した前記第１導電膜の表面を酸化して前記第１導電膜の露出表面に第１酸化膜を形成する工程、
（ｉ３）前記（ｉ２）工程後、前記第１酸化膜および前記第１導電膜をエッチバックする工程、
を含む、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｉ３）工程では、前記第１導電膜のエッチング速度よりも前記第１酸化膜のエッチング速度が小さくなるエッチング条件で、前記第１酸化膜および前記第１導電膜をエッチバックする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有しており、浮遊ゲートあるいはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
【０００３】
特開２００７−１８４３２３号公報（特許文献１）には、不揮発性半導体記憶装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１８４３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリを有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置の製造方法は、半導体基板の第１領域に形成された不揮発性メモリのメモリセルと、前記半導体基板の第２領域に形成されたＭＩＳＦＥＴとを備える半導体装置の製造方法である。半導体装置の製造方法は、前記第１領域の前記半導体基板上に第１絶縁膜を介して前記メモリセル用の第１ゲート電極を形成する工程と、前記半導体基板上に、前記第１ゲート電極を覆うように、第２絶縁膜を介して前記メモリセルの第２ゲート電極用の第１導電膜を形成する工程と、を有している。半導体装置の製造方法は、更に、前記第２領域の前記第１導電膜および前記第２絶縁膜を除去し、前記第１領域の前記第１導電膜および前記第２絶縁膜を残す工程と、その後、前記第１領域の前記第１導電膜上と前記第２領域の前記半導体基板上とに第３絶縁膜を介して前記ＭＩＳＦＥＴの第３ゲート電極用の第２導電膜を形成する工程と、を有している。半導体装置の製造方法は、更に、前記第２導電膜をパターニングして、前記第２領域に前記ＭＩＳＦＥＴ用の前記第３ゲート電極を形成する工程と、その後、前記第１領域の前記第３絶縁膜を除去する工程と、その後、前記第１領域の前記第１導電膜上に第４絶縁膜を形成する工程と、を有している。半導体装置の製造方法は、更に、前記第４絶縁膜および前記第１導電膜をエッチバックすることにより、前記第１ゲート電極に前記第２絶縁膜を介して隣接する前記メモリセル用の前記第２ゲート電極を形成する工程、を有している。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図２】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】ステップＳ１４のエッチバック工程を説明する説明図である。
【図１８】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】一実施の形態の半導体装置の要部断面図である。
【図２６】メモリセルの等価回路図である。
【図２７】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図２８】第１検討例の半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く第１検討例の半導体装置の製造工程中の要部断面図である。
【図３０】第２検討例の半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く第２検討例の半導体装置の製造工程中の要部断面図である。
【図３２】他の実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図３３】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３８】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図３７に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態および以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
【００１４】
本実施の形態の半導体装置の製造方法を、図面を参照して説明する。
【００１５】
図１および図２は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図３〜図１６および図１８〜図２４は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１７は、ステップＳ１４のエッチバック工程を説明する説明図である。図３〜図１６および図１８〜図２４の断面図には、メモリセル領域１Ａおよび周辺回路領域１Ｂの要部断面図が示されており、メモリセル領域１Ａに不揮発性メモリのメモリセルが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。
【００１６】
ここで、メモリセル領域１Ａは、半導体基板ＳＢの主面において、不揮発性メモリのメモリセルが形成される予定の領域である。また、周辺回路領域１Ｂは、半導体基板ＳＢの主面において、周辺回路が形成される予定の領域である。メモリセル領域１Ａと周辺回路領域１Ｂとは、同じ半導体基板ＳＢに存在している。すなわち、メモリセル領域１Ａと周辺回路領域１Ｂとは、同一の半導体基板ＳＢの主面の互いに異なる平面領域に対応している。なお、メモリセル領域１Ａと周辺回路領域１Ｂとは隣り合っていなくともよいが、理解を簡単にするために、図３〜図１６および図１８〜図２４の断面図においては、メモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。
【００１７】
ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域１Ｂに形成されるＭＩＳＦＥＴは、周辺回路用のＭＩＳＦＥＴである。
【００１８】
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもできる。また、周辺回路領域１Ｂに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴ（Complementary MISFET）を形成することもできる。
【００１９】
半導体装置を製造するには、図３に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図１のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定する素子分離領域ＳＴを形成する（図１のステップＳ２）。
【００２０】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。
【００２１】
次に、半導体基板ＳＢのメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図１のステップＳ３）。
【００２２】
ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。
【００２３】
次に、メモリセル領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜（ゲート絶縁膜）ＧＦを介して制御ゲート電極ＣＧを形成する（図１のステップＳ４）。ステップＳ４は、具体的には次（図４および図５）のようにして行うことができる。
【００２４】
すなわち、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、図４に示されるように、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜ＧＦを形成する。絶縁膜ＧＦは、メモリセル領域１Ａにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１の上面）と、周辺回路領域１Ｂにおける半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ２の上面）とに形成される。絶縁膜ＧＦとしては、例えば酸化シリコン膜を用いることができ、熱酸化法などを用いて形成することができる。絶縁膜ＧＦの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。なお、図４では、便宜上、絶縁膜ＧＦが素子分離領域ＳＴ上にも形成されているように描かれているが、絶縁膜ＧＦを熱酸化法により形成した場合には、実際には、素子分離領域ＳＴ上には絶縁膜ＧＦは形成されない。
【００２５】
それから、図４に示されるように、半導体基板ＳＢの主面全面上に、すなわちメモリセル領域１Ａおよび周辺回路領域１Ｂの絶縁膜ＧＦ上に、制御ゲート電極ＣＧ形成用の導電膜としてシリコン膜ＰＳ１を形成する。シリコン膜ＰＳ１は、制御トランジスタのゲート電極用の導電膜であり、すなわち、後述の制御ゲート電極ＣＧを形成するための導電膜である。
【００２６】
シリコン膜ＰＳ１は、多結晶シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の膜厚（堆積膜厚）は、例えば５０〜３００ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもでき、これは、後述のシリコン膜ＰＳ２，ＰＳ３についても同様である。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。メモリセル領域１Ａのシリコン膜ＰＳ１は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
【００２７】
それから、シリコン膜ＰＳ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングする。これにより、シリコン膜ＰＳ１がパターニングされ、図５に示されるように、メモリセル領域１Ａに、パターニングされたシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。このとき、周辺回路領域１Ｂでは、シリコン膜ＰＳ１が除去される。
【００２８】
このようにして、ステップＳ４で、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＧＦを介して制御ゲート電極ＣＧが形成される。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜ＧＦが、制御トランジスタのゲート絶縁膜となる。制御ゲート電極ＣＧで覆われた部分以外の絶縁膜ＧＦ（すなわちゲート絶縁膜となる部分以外の絶縁膜ＧＦ）は、シリコン膜ＰＳ１をパターニングするためのドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【００２９】
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理した後、図６に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）上と制御ゲート電極ＣＧの表面（上面および側面）上とに、メモリトランジスタのゲート絶縁膜用の絶縁膜ＭＺを形成する（図１のステップＳ５）。このため、絶縁膜ＭＺは、半導体基板ＳＢ上に、制御ゲート電極ＣＧを覆うように形成される。
【００３０】
絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部（電荷蓄積層）を有する絶縁膜である。この絶縁膜ＭＺは、酸化シリコン膜（酸化膜）ＭＺ１と、酸化シリコン膜ＭＺ１上に形成された窒化シリコン膜（窒化膜）ＭＺ２と、窒化シリコン膜ＭＺ２上に形成された酸化シリコン膜（酸化膜）ＭＺ３との積層膜からなる。酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【００３１】
なお、図面を見やすくするために、図６では、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示しているが、実際には、図６において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる。
【００３２】
絶縁膜ＭＺのうち、酸化シリコン膜ＭＺ１，ＭＺ３は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、例えばＣＶＤ法により形成することができる。
【００３３】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＭＺ２を形成している。信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
【００３４】
絶縁膜ＭＺを形成するには、例えば、まず酸化シリコン膜ＭＺ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＭＺ１上に窒化シリコン膜ＭＺ２をＣＶＤ法で堆積し、更に窒化シリコン膜ＭＺ２上に酸化シリコン膜ＭＺ３をＣＶＤ法または熱酸化法あるいはその両方で形成する。これにより、酸化シリコン膜ＭＺ１、窒化シリコン膜ＭＺ２および酸化シリコン膜ＭＺ３の積層膜からなる絶縁膜ＭＺを形成することができる。
【００３５】
酸化シリコン膜ＭＺ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＭＺ２の厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＭＺ３の厚みは、例えば２〜１０ｎｍ程度とすることができる。
【００３６】
絶縁膜ＭＺは、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。従って、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＭＺ１，ＭＺ３）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＭＺ２）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＺを、酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の酸化シリコン膜ＭＺ３とを有する積層膜とすることで達成できる。
【００３７】
絶縁膜ＭＺのトップ絶縁膜（ここでは酸化シリコン膜ＭＺ３）とボトム絶縁膜（ここでは酸化シリコン膜ＭＺ１）のそれぞれのバンドギャップは、トップ絶縁膜とボトム絶縁膜との間の電荷蓄積層（ここでは窒化シリコン膜ＭＺ２）のバンドギャップよりも大きい必要がある。そうすることで、電荷蓄積層としての窒化シリコン膜ＭＺ２を挟む酸化シリコン膜ＭＺ３と酸化シリコン膜ＭＺ１とが、それぞれ、電荷蓄積層に電荷を閉じ込めるための電荷ブロック層（または電荷閉じ込め層）として機能することができる。酸化シリコン膜は、窒化シリコン膜のバンドギャップよりも大きなバンドギャップを有しているため、電荷蓄積層として窒化シリコン膜を採用し、トップ絶縁膜およびボトム絶縁膜としてそれぞれ酸化シリコン膜を採用することができる。
【００３８】
次に、図７に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＺ上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧを覆うように、メモリゲート電極ＭＧ形成用の導電膜としてシリコン膜（第１導電膜）ＰＳ２を形成する（図１のステップＳ６）。
【００３９】
シリコン膜ＰＳ２は、後述のメモリゲート電極ＭＧを形成するための膜（導電膜）である。シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の堆積膜厚は、例えば５０〜３００ｎｍ程度とすることができる。
【００４０】
また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。シリコン膜ＰＳ２は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
【００４１】
このように、ステップＳ５およびステップＳ６を行うことにより、半導体基板ＳＢ上に、制御ゲート電極ＣＧを覆うように、絶縁膜ＭＺを介してメモリセルのメモリゲート電極ＭＧ用の導電膜（ここではシリコン膜ＰＳ２）が形成される。
【００４２】
次に、図７に示されるように、マスク層として、メモリセル領域１Ａのシリコン膜ＰＳ２を覆うフォトレジストパターン（マスク層）ＲＰ１をフォトリソグラフィ法を用いてシリコン膜ＰＳ２上に形成してから、図８に示されるように、周辺回路領域１Ｂのシリコン膜ＰＳ２および絶縁膜ＭＺをエッチング法を用いて除去する（図１のステップＳ７）。
【００４３】
ステップＳ７においては、周辺回路領域１Ｂにおけるシリコン膜ＰＳ１と絶縁膜ＭＺとを順次エッチングして除去するが、メモリセル領域１Ａのシリコン膜ＰＳ２はフォトレジストパターンＲＰ１で覆われているため、除去（エッチング）されずに残存する。このため、ステップＳ７を行うと、メモリセル領域１Ａでは、制御ゲート電極ＣＧと絶縁膜ＭＺとシリコン膜ＰＳ２とがエッチングされずに残存し、周辺回路領域１Ｂでは、シリコン膜ＰＳ１と絶縁膜ＭＺとがエッチングされて除去された状態になる。シリコン膜ＰＳ２は、ドライエッチングによって除去することができ、絶縁膜ＭＺは、ドライエッチングまたはウェットエッチングあるいはその組み合わせによって除去することができる。ステップＳ７の後、フォトレジストパターンＲＰ１は除去される。また、フォトレジストパターンＲＰ１の除去工程の後には、ウェット洗浄処理を行うことが好ましく、これにより、フォトレジストパターンＲＰ１の残渣が残存することを、より的確に防止することができる。
【００４４】
このように、ステップＳ７では、周辺回路領域１Ｂのシリコン膜ＰＳ２および絶縁膜ＭＺを除去し、メモリセル領域１Ａのシリコン膜ＰＳ２および絶縁膜ＭＺを残存させる。
【００４５】
次に、図９に示されるように、シリコン膜ＰＳ２の表面と、周辺回路領域１Ｂの半導体基板ＳＢの主面（ｐ型ウエルＰＷ２の表面）とに、絶縁膜ＯＸ１を形成する（図１のステップＳ８）。
【００４６】
絶縁膜ＯＸ１は、好ましくは酸化膜（酸化シリコン膜）であり、好ましくは熱酸化法を用いて形成することができる。メモリセル領域１Ａにおいては、シリコン膜ＰＳ２が残存しているため、ステップＳ８でシリコン膜ＰＳ２の表面（上面および側面）が酸化されて、酸化膜（酸化シリコン膜）からなる絶縁膜ＯＸ１がシリコン膜ＰＳ２の表面（上面および側面）上に形成される。一方、周辺回路領域１Ｂにおいては、シリコン膜ＰＳ２および絶縁膜ＭＺがステップＳ７で除去されていたため、ステップＳ８で半導体基板ＳＢの表面（ｐ型ウエルＰＷ２の表面）が酸化されて、酸化膜（酸化シリコン膜）からなる絶縁膜ＯＸ１が半導体基板ＳＢの表面（ｐ型ウエルＰＷ２の表面）上に形成される。絶縁膜ＯＸ１の形成膜厚は、例えば２〜１０ｎｍ程度とすることができる。なお、図９では、便宜上、シリコン膜ＰＳ２で覆われていない部分の素子分離領域ＳＴ上にも絶縁膜ＯＸ１が形成されているように描かれているが、絶縁膜ＯＸ１を熱酸化法により形成した場合には、実際には、素子分離領域ＳＴ上には絶縁膜ＯＸ１は形成されない。
【００４７】
次に、図９に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＯＸ１上に、メモリセル領域１Ａにおいては制御ゲート電極ＣＧ、絶縁膜ＭＺおよびシリコン膜ＰＳ２を覆うように、ゲート電極ＧＥ形成用の導電膜としてシリコン膜（第２導電膜）ＰＳ３を形成する（図１のステップＳ９）。
【００４８】
シリコン膜ＰＳ３は、後述のゲート電極ＧＥを形成するための膜（導電膜）である。シリコン膜ＰＳ３は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ３の堆積膜厚は、例えば５０〜２００ｎｍ程度とすることができる。
【００４９】
また、シリコン膜ＰＳ３は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。周辺回路領域１Ｂにｎチャネル型ＭＩＳＦＥＴを形成する場合は、そのｎチャネル型ＭＩＳＦＥＴを形成する領域のシリコン膜ＰＳ３は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。
【００５０】
このように、ステップＳ８およびステップＳ９を行うことにより、メモリセル領域１Ａのシリコン膜ＰＳ２上と、周辺回路領域１Ｂの半導体基板ＳＢ上とに、絶縁膜ＯＸ１を介してＭＩＳＦＥＴのゲート電極ＧＥ用の導電膜（ここではシリコン膜ＰＳ３）が形成される。
【００５１】
次に、図９に示されるように、マスク層として、周辺回路領域１Ｂのシリコン膜ＰＳ３上にフォトレジストパターン（マスク層）ＲＰ２をフォトリソグラフィ法を用いて形成する。フォトレジストパターンＲＰ２は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥ形成予定領域に形成される。フォトレジストパターンＲＰ２を形成しても、メモリセル領域１Ａのシリコン膜ＰＳ３は、フォトレジストパターンＲＰ２で覆われずに露出されている。
【００５２】
次に、図１０に示されるように、フォトレジストパターンＲＰ２をエッチングマスクとして用いて、異方性エッチング技術により、シリコン膜ＰＳ３をエッチング（ドライエッチング、異方性エッチング）することにより、ゲート電極ＧＥを形成する（図１のステップＳ１０）。ゲート電極ＧＥは、フォトレジストパターンＲＰ２の下に残存するシリコン膜ＰＳ３からなり、従って、パターニングされたシリコン膜ＰＳ３からなる。
【００５３】
ステップＳ１０では、フォトレジストパターンＲＰ２の下にシリコン膜ＰＳ３を局所的に残存させてゲート電極ＧＥとし、他の領域のシリコン膜ＰＳ３をエッチングして除去する。このため、ステップＳ１０では、シリコン膜ＰＳ３を異方性エッチングすることが必要になり、従って、異方性のドライエッチングを行うことになる。
【００５４】
メモリセル領域１Ａのシリコン膜ＰＳ３は、フォトレジストパターンＲＰ２で覆われずに露出されていたため、ステップＳ１０のエッチングは、メモリセル領域１Ａのシリコン膜ＰＳ３が露出された状態で行われる。このため、ステップＳ１０のエッチング工程を行うと、メモリセル領域１Ａのシリコン膜ＰＳ３は、エッチングされて除去される。一方、周辺回路領域１Ｂにおいては、ゲート電極ＧＥ形成予定領域のシリコン膜ＰＳ３がフォトレジストパターンＲＰ２で覆われ、それ以外の領域のシリコン膜ＰＳ３が露出された状態で、ステップＳ１０のエッチング工程が行われる。このため、ステップＳ１０のエッチング工程を行うと、周辺回路領域１Ｂにおいては、フォトレジストパターンＲＰ２の下にシリコン膜ＰＳ３がエッチングされずに残存してゲート電極ＧＥとなり、それ以外のシリコン膜ＰＳ３がエッチングされて除去される。
【００５５】
ステップＳ１０でシリコン膜ＰＳ３をエッチングする際には、絶縁膜ＯＸ１をエッチングストッパ膜として機能させることができる。すなわち、ステップＳ１０のエッチング工程では、シリコン膜ＰＳ３を選択的に除去して絶縁膜ＯＸ１をエッチングストッパとして機能させ、メモリセル領域１Ａのシリコン膜ＰＳ２や周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）が露出される前に、エッチングを終了することが好ましい。つまり、ステップＳ１０のエッチング工程を終了した段階で、絶縁膜ＯＸ１が層状に残存し、シリコン膜ＰＳ２が露出しないようにする。これにより、ステップＳ１０のエッチング工程でメモリセル領域１Ａのシリコン膜ＰＳ２や周辺回路領域１Ｂの半導体基板ＳＢ（ｐ型ウエルＰＷ２）がエッチングされてしまうのを防止することができる。
【００５６】
このため、ステップＳ１０のエッチングは、シリコン膜ＰＳ３に比べて絶縁膜ＯＸ１がエッチングされにくいようなエッチング条件で、シリコン膜ＰＳ３をエッチングすることが好ましい。すなわち、ステップＳ１０のエッチングは、シリコン膜ＰＳ３のエッチング速度に比べて絶縁膜ＯＸ１のエッチング速度が小さくなるようなエッチング条件で、シリコン膜ＰＳ３をエッチングすることが好ましい。これにより、ステップＳ１０のエッチング工程で、絶縁膜ＯＸ１をエッチングストッパ膜として機能させることができる。
【００５７】
なお、「Ａに比べてＢがエッチングされにくい」ということは、「Ａのエッチング速度に比べてＢのエッチング速度が小さい（遅い）」ことを意味している。
【００５８】
ステップＳ１０で異方性のドライエッチングを行った後、フォトレジストパターンＲＰ２を除去する。このフォトレジストパターンＲＰ２の除去工程には、例えばアッシング（酸素プラズマを用いたアッシング処理）などを用いることができる。また、フォトレジストパターンＲＰ２の除去工程の後には、ウェット洗浄処理を行うことが好ましく、これにより、フォトレジストパターンＲＰ２の残渣が残存することを、より的確に防止することができる。このフォトレジストパターンＲＰ２の除去工程の後に行われるウェット洗浄処理では、洗浄液（処理液）として、例えば硫酸過水（ＳＰＭ：Sulfuric acid-Hydrogen Peroxide Mixture、硫酸と過酸化水素水の混合液）とアンモニア過水（ＡＰＭ：Ammonia-Hydrogen Peroxide Mixture、アンモニアと過酸化水素水の混合液）などを用いることができる。例えば、ＳＰＭ洗浄を行ってからＡＰＭ洗浄を行うことができる。
【００５９】
次に、図１１に示されるように、半導体基板ＳＢ上に、マスク層として、メモリセル領域１Ａを露出し、かつ、周辺回路領域１Ｂ全体を覆うようなフォトレジストパターン（マスク層）ＲＰ３を、フォトリソグラフィ法を用いて形成する。ゲート電極ＧＥは、上面だけでなく、側面もフォトレジストパターンＲＰ３で覆われる。フォトレジストパターンＲＰ３を形成すると、ゲート電極ＧＥとその下の絶縁膜ＯＸ１とは、フォトレジストパターンＲＰ３で覆われるため、露出していない状態になる。一方、メモリセル領域１Ａには、フォトレジストパターンＲＰ３は形成されないため、メモリセル領域１Ａでは、フォトレジストパターンＲＰ３の形成前と形成後とで、絶縁膜ＯＸ１が露出された状態が維持される。
【００６０】
次に、フォトレジストパターンＲＰ３をエッチングマスクとして用いて、等方性エッチングを行う（図２のステップＳ１１）。図１２には、ステップＳ１１のエッチング工程を行った段階が示されている。このステップＳ１１のエッチング工程は、メモリセル領域１Ａにおけるシリコン膜ＰＳ３の残存部ＰＳ３ａをエッチングして除去するために行われる処理である。ゲート電極ＧＥは、フォトレジストパターンＲＰ３で覆われているため、ステップＳ１１のエッチング工程では、エッチングされない。
【００６１】
すなわち、ステップＳ１０のエッチング工程は、異方性のエッチングが行われるため、メモリセル領域１Ａにおいて、シリコン膜ＰＳ２の段差部ＤＳに絶縁膜ＯＸ１を介して隣接する位置に、シリコン膜ＰＳ３の一部が残存部ＰＳ３ａとして残存してしまう。この段差部ＤＳは、制御ゲート電極ＣＧによって生じた段差である。本実施の形態とは異なり、ステップＳ１０のエッチング工程が等方性のエッチングであったならば、残存部ＰＳ３ａは生じずに済むが、ゲート電極ＧＥを的確に形成できなくなる。このため、ステップＳ１０のエッチング工程は、異方性のエッチングを行う必要がるが、そうすると、シリコン膜ＰＳ２の段差部ＤＳに絶縁膜ＯＸ１を介して隣接する位置に、シリコン膜ＰＳ３の残存部ＰＳ３ａが残ってしまう。シリコン膜ＰＳ２の段差部ＤＳが無ければ、そのような残存部ＰＳ３ａは生じずに済むが、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧを覆うようにシリコン膜ＰＳ２を形成しているため、制御ゲート電極ＣＧを反映した段差部ＤＳがシリコン膜ＰＳ２の表面に形成されてしまう。このため、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧを反映した段差部ＤＳがシリコン膜ＰＳ２の表面に形成されてしまい、ステップＳ１０では異方性エッチングを行うため、シリコン膜ＰＳ２の段差部ＤＳに絶縁膜ＯＸ１を介して隣接する位置に、シリコン膜ＰＳ３の残存部ＰＳ３ａが残ってしまうことになる。
【００６２】
そこで、本実施の形態では、ステップＳ１１のエッチング工程により、このシリコン膜ＰＳ３の残存部ＰＳ３ａを除去する。このため、ステップＳ１１のエッチング工程では、等方性のエッチングを行う。等方性のエッチングを行うことにより、シリコン膜ＰＳ２の段差部ＤＳに絶縁膜ＯＸ１を介して隣接する位置に残存する、シリコン膜ＰＳ３の残存部ＰＳ３ａを、的確に除去することができる。
【００６３】
ステップＳ１１でシリコン膜ＰＳ３の残存部ＰＳ３ａをエッチングする際には、絶縁膜ＯＸ１をエッチングストッパ膜として機能させることができる。すなわち、ステップＳ１１のエッチング工程では、シリコン膜ＰＳ３の残存部ＰＳ３ａを選択的に除去して絶縁膜ＯＸ１をエッチングストッパとして機能させ、メモリセル領域１Ａのシリコン膜ＰＳ２が露出される前に、エッチングを終了することが好ましい。つまり、ステップＳ１０のエッチング工程を終了した段階で、絶縁膜ＯＸ１が層状に残存し、シリコン膜ＰＳ２が露出しないようにする。これにより、ステップＳ１１のエッチング工程でメモリセル領域１Ａのシリコン膜ＰＳ２がエッチングされてしまうのを防止することができる。
【００６４】
このため、ステップＳ１１のエッチングは、シリコン膜ＰＳ３（残存部ＰＳ３ａ）に比べて絶縁膜ＯＸ１がエッチングされにくいようなエッチング条件で、シリコン膜ＰＳ３（残存部ＰＳ３ａ）をエッチングすることが好ましい。すなわち、ステップＳ１１のエッチングは、シリコン膜ＰＳ３（残存部ＰＳ３ａ）のエッチング速度に比べて絶縁膜ＯＸ１のエッチング速度が小さくなるようなエッチング条件で、シリコン膜ＰＳ３（残存部ＰＳ３ａ）をエッチングすることが好ましい。これにより、ステップＳ１１のエッチング工程で、絶縁膜ＯＸ１をエッチングストッパ膜として機能させることができる。
【００６５】
また、ステップＳ１１のエッチングは、等方性のエッチングであるが、シリコン膜ＰＳ３（残存部ＰＳ３ａ）を選択的に除去するエッチングであるため、等方性のドライエッチングが好ましい。
【００６６】
また、本実施の形態とは異なり、フォトレジストパターンＲＰ３を形成せずに、ゲート電極ＧＥ上にフォトレジストパターンＲＰ２を残存させた状態で、ステップＳ１１のエッチング工程を行った場合には、ゲート電極ＧＥの側面は露出しているため、ゲート電極ＧＥの側面がサイドエッチングされてしまい、ゲート電極ＧＥの形状が崩れてしまう。それに対して、本実施の形態では、フォトレジストパターンＲＰ２を除去し、ゲート電極ＧＥをフォトレジストパターンＲＰ３で覆ってから、ステップＳ１１のエッチング工程を行っている。このため、ゲート電極ＧＥは、上面も側面も露出していない状態でステップＳ１１のエッチング工程を行うことになるため、ステップＳ１１でゲート電極ＧＥはエッチング（サイドエッチング）されずに済み、ゲート電極ＧＥの形状が崩れてしまうのを防止することができる。
【００６７】
次に、図１３に示されるように、フォトレジストパターンＲＰ３をエッチングマスクとして用いて、メモリセル領域１Ａの絶縁膜ＯＸ１をエッチングして除去する（図２のステップＳ１２）。
【００６８】
ステップＳ１２のエッチングは、絶縁膜ＯＸ１に比べてシリコン膜ＰＳ２がエッチングされにくいようなエッチング条件で、絶縁膜ＯＸ１をエッチングすることが好ましい。すなわち、ステップＳ１２のエッチングは、絶縁膜ＯＸ１のエッチング速度に比べてシリコン膜ＰＳ２のエッチング速度が小さくなるようなエッチング条件で、絶縁膜ＯＸ１をエッチングすることが好ましい。これにより、ステップＳ１２のエッチング工程で、絶縁膜ＯＸ１を選択的に除去することができ、シリコン膜ＰＳ２がエッチングされてしまうのを抑制または防止することができる。
【００６９】
ステップＳ１２のエッチングは、等方性のエッチングを用いる。本実施の形態とは異なり、ステップＳ１２のエッチングに異方性のエッチングを用いた場合には、シリコン膜ＰＳ２の段差部ＤＳに絶縁膜ＯＸ１のエッチング残りが残存する虞がある。それに対して、本実施の形態では、ステップＳ１２のエッチングに等方性のエッチングを用いているため、シリコン膜ＰＳ２の段差部ＤＳに絶縁膜ＯＸ１のエッチング残りが残存するのを防止することができる。また、ステップＳ１２のエッチング工程は、絶縁膜ＯＸ１を選択的に除去するエッチングであるため、ウェットエッチングが好ましい。
【００７０】
ステップＳ１２のエッチング工程を行うことにより、メモリセル領域１Ａでは、シリコン膜ＰＳ２の表面が露出された状態になる。
【００７１】
また、ステップＳ１２のエッチング工程では、周辺回路領域１Ｂ全体がフォトレジストパターンＲＰ３で覆われているため、ゲート電極ＧＥの下の絶縁膜ＯＸ１（ゲート絶縁膜となる部分の絶縁膜ＯＸ１）がエッチングされてしまうのを防止することができる。
【００７２】
すなわち、周辺回路領域１Ｂ全体をフォトレジストパターンＲＰ３で覆ってから、ステップＳ１１のエッチング工程とステップＳ１２のエッチング工程とを行っているため、周辺回路領域１Ｂのゲート電極ＧＥおよびその下の絶縁膜ＯＸ１や、周辺回路領域１Ｂの半導体基板ＳＢが、ステップＳ１１のエッチング工程やステップＳ１２のエッチング工程でエッチングされるのを防止することができる。つまり、フォトレジストパターンＲＰ３を形成した状態でステップＳ１１のエッチング工程とステップＳ１２のエッチング工程とを行うため、周辺回路領域１Ｂに悪影響を生じることなく、メモリセル領域１Ａのシリコン膜ＰＳ３の残存部ＰＳ３ａと絶縁膜ＯＸ１とをステップＳ１１，Ｓ１２で除去することができる。
【００７３】
ステップＳ１２のエッチング工程を行った後、フォトレジストパターンＲＰ３を除去する。このフォトレジストパターンＲＰ３の除去工程には、例えばアッシング（酸素プラズマを用いたアッシング処理）などを用いることができる。また、フォトレジストパターンＲＰ３の除去工程の後には、ウェット洗浄処理を行うことが好ましく、これにより、フォトレジストパターンＲＰ３の残渣が残存することを、より的確に防止することができる。このフォトレジストパターンＲＰ３の除去工程の後に行われるウェット洗浄処理では、洗浄液（処理液）として、例えば硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）などを用いることができる。例えば、ＳＰＭ洗浄を行ってからＡＰＭ洗浄を行うことができる。
【００７４】
次に、シリコン膜ＰＳ２上に、絶縁膜（ここでは酸化膜ＯＸ２）を形成する（図２のステップＳ１３）。具体的には、ステップＳ１３において、図１４に示されるように、シリコン膜ＰＳ２の表面を酸化することにより、シリコン膜ＰＳ２の表面に、絶縁膜として酸化膜（酸化シリコン膜）ＯＸ２を形成する。
【００７５】
ステップＳ１３の酸化処理は、酸素プラズマを用いたプラズマ酸化が好ましい。シリコン膜ＰＳ２は、メモリセル領域１Ａに形成されていたため、メモリセル領域１Ａにおいて、ステップＳ１３でシリコン膜ＰＳ２の表面（上面および側面）が酸化されて、酸化膜ＯＸ２がシリコン膜ＰＳ２の表面（上面および側面）上に形成されることになる。周辺回路領域１Ｂには、シリコン膜ＰＳ２は形成されていないが、ゲート電極ＧＥが形成されているため、ステップＳ１３の酸化処理により、ゲート電極ＧＥの表面（上面および側面）も酸化されて、酸化膜（酸化シリコン膜）ＯＸ２がゲート電極ＧＥの表面（上面および側面）上に形成され得る。このため、ステップＳ１３では、シリコン膜ＰＳ２の表面とゲート電極ＧＥの表面とに、それぞれ酸化膜（酸化シリコン膜）ＯＸ２が形成されることになる。酸化膜ＯＸ２の厚み（形成膜厚）は、例えば１〜５ｎｍ程度とすることができる。
【００７６】
ステップＳ１３で行われるプラズマ酸化の条件の一例を挙げると、プラズマ処理装置において、処理室内の圧力が１００〜５００Ｐａ程度で、半導体基板ＳＢを載せたステージの温度（半導体基板ＳＢの温度に対応）が２００〜３００℃程度で、マイクロ波パワーが１〜５ｋＷ程度で、酸素ガス流量が１〜５ｓｌｍ程度の条件で、１５〜１２０秒程度の酸素プラズマ処理を行う。これにより、１〜５ｎｍ程度の厚みの酸化膜ＯＸ２を形成することができる。
【００７７】
また、本実施の形態では、フォトレジストパターンＲＰ３の除去工程と、ステップＳ１３の酸化処理とを、別々の工程として行っている。他の形態として、フォトレジストパターンＲＰ３の除去工程と、ステップＳ１３の酸化処理とを、同じ工程として行うことも可能であり、その場合、半導体装置の製造工程数を低減することができる。この場合、ステップＳ１２のエッチング工程を行った後、酸素プラズマ処理により、フォトレジストパターンＲＰ３の除去（アッシングによる除去）と、酸化膜ＯＸ２の形成（プラズマ酸化）とを一緒に行うことになる。但し、この場合、酸素プラズマ処理の後に、フォトレジストパターンＲＰ３の残渣を除去するためのウェット洗浄処理を行うと、そのウェット洗浄処理で酸化膜ＯＸ２がエッチングされてしまう懸念があり、かといって、そのウェット洗浄処理を行わなければ、フォトレジストパターンＲＰ３の残渣が残ってしまう懸念がある。
【００７８】
このため、フォトレジストパターンＲＰ３の除去工程とは別工程として、ステップＳ１３の酸化処理を行うことが、より好ましい。これにより、フォトレジストパターンＲＰ３の除去工程の後にウェット洗浄処理を行ったとしても、そのウェット洗浄処理の後にステップＳ１３で酸化膜ＯＸ２を形成することになるため、そのウェット洗浄処理が酸化膜ＯＸ２をエッチングする懸念を回避することができる。
【００７９】
また、本実施の形態では、ステップＳ１３において、酸化処理により酸化膜ＯＸ２を形成しているが、他の形態として、ＣＶＤ法などにより絶縁膜を堆積する手法で、酸化膜ＯＸ２を形成することもできる。但し、酸化処理により酸化膜ＯＸ２を形成することが、より好ましく、酸化膜ＯＸ２を形成する酸化処理としては、プラズマ酸化が最も好ましい。これにより、薄い酸化膜ＯＸ２の形成膜厚を所望の膜厚に制御しやすくなるため、後述のステップＳ１４のエッチバック工程でエッチング抑制膜として機能するのに相応しい膜厚の酸化膜ＯＸ２を、ステップＳ１３でより的確に形成することができるようになる。
【００８０】
また、プラズマ酸化で形成した酸化膜は、熱酸化で形成した酸化膜に比べて、膜質が劣る。しかしながら、酸化膜ＯＸ２は、後述のステップＳ１４で除去されるため、プラズマ酸化で形成しても問題はない。一方、上記絶縁膜ＯＸ１は、ＭＩＳＦＥＴのゲート絶縁膜として用いられるため、膜質も重要であり、絶縁膜ＯＸ１として酸化膜を用いる場合は、プラズマ酸化ではなく熱酸化で形成することがより好ましい。
【００８１】
また、本実施の形態では、ステップＳ１３で酸化膜ＯＸ２を形成しているが、他の形態として、酸化膜ＯＸ２の代わりに、酸化膜（酸化シリコン膜）以外の絶縁膜（例えば窒化シリコン膜など）を形成することもできる。その場合、ステップＳ１３で酸化膜ＯＸ２の代わりに形成した絶縁膜が、後述のステップＳ１４のエッチバック工程でエッチング抑制膜として機能することになる。但し、後述のステップＳ１４のエッチバック工程でシリコン膜ＰＳ２に対するエッチング選択比を確保しやすくし、また、薄い膜厚のエッチング抑制膜を制御性良く形成するには、酸化膜（酸化シリコン膜）ＯＸ２を用いることが、より好ましい。
【００８２】
次に、図１５に示されるように、半導体基板ＳＢ上に、マスク層として、メモリセル領域１Ａを露出し、かつ、周辺回路領域１Ｂ全体を覆うようなフォトレジストパターン（マスク層）ＲＰ４を、フォトリソグラフィ法を用いて形成する。ゲート電極ＧＥは、上面だけでなく、側面もフォトレジストパターンＲＰ４で覆われる。フォトレジストパターンＲＰ４を形成すると、ゲート電極ＧＥとその下の絶縁膜ＯＸ１とは、フォトレジストパターンＲＰ４で覆われるため、露出していない状態になる。一方、メモリセル領域１Ａには、フォトレジストパターンＲＰ４は形成されないため、メモリセル領域１Ａでは、フォトレジストパターンＲＰ４の形成前と形成後とで、酸化膜ＯＸ２が露出された状態が維持される。
【００８３】
次に、異方性エッチング技術により、酸化膜ＯＸ２とシリコン膜ＰＳ２とをエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図２のステップＳ１４）。
【００８４】
ステップＳ１４のエッチバック工程では、酸化膜ＯＸ２とシリコン膜ＰＳ２とを順次、異方性エッチング（エッチバック）することにより、酸化膜ＯＸ２を除去するとともに、制御ゲート電極ＣＧの両方の側壁上に、絶縁膜ＭＺを介してシリコン膜ＰＳ２をサイドウォールスペーサ状に残し、他の領域のシリコン膜ＰＳ２を除去する。これにより、図１６に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧが形成される。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰが形成される。メモリゲート電極ＭＧは、絶縁膜ＭＺ上に、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うように形成される。
【００８５】
メモリゲート電極ＭＧは、メモリセル用のゲート電極であり、より特定的には、メモリセルのメモリトランジスタ用のゲート電極である。
【００８６】
シリコンスペーサＳＰは、シリコンからなるサイドウォールスペーサとみなすこともできる。メモリゲート電極ＭＧとシリコンスペーサＳＰとは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造を有している。
【００８７】
ステップＳ１４のエッチバック工程を行うことにより、メモリセル領域１Ａにおいて、シリコンスペーサＳＰとメモリゲート電極ＭＧで覆われていない領域の絶縁膜ＭＺが露出される。ステップＳ１４で形成されたメモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間およびメモリゲート電極ＭＧと制御ゲート電極ＣＧとの間には絶縁膜ＭＺが介在している。メモリセル領域１Ａにおけるメモリゲート電極ＭＧの下の絶縁膜ＭＺが、メモリトランジスタのゲート絶縁膜となる。上記ステップＳ６で堆積するシリコン膜ＰＳ２の堆積膜厚を調整することで、メモリゲート電極ＭＧのゲート長を調整することができる。
【００８８】
また、ステップＳ１４のエッチング工程では、周辺回路領域１Ｂ全体がフォトレジストパターンＲＰ４で覆われているため、ゲート電極ＧＥとその下の絶縁膜ＯＸ１（ゲート絶縁膜となる部分の絶縁膜ＯＸ１）がエッチングされてしまうのを防止することができる。
【００８９】
すなわち、周辺回路領域１Ｂ全体をフォトレジストパターンＲＰ４で覆ってから、ステップＳ１４のエッチバック工程を行っているため、周辺回路領域１Ｂのゲート電極ＧＥおよびその下の絶縁膜ＯＸ１や、周辺回路領域１Ｂの半導体基板ＳＢが、ステップＳ１４のエッチバック工程でエッチングされるのを防止することができる。つまり、フォトレジストパターンＲＰ４を形成した状態でステップＳ１４のエッチバック工程を行うため、周辺回路領域１Ｂに悪影響を生じることなく、メモリセル領域１Ａの酸化膜ＯＸ２と、メモリゲート電極ＭＧおよびシリコンスペーサＳＰとなる部分以外のシリコン膜ＰＳ２とを、ステップＳ１４で除去することができる。
【００９０】
図１７は、ステップＳ１４のエッチバック工程を説明する説明図であり、メモリセル領域１Ａの一部が拡大して示されている。なお、図１７の（ａ）には、ステップＳ１４のエッチバック工程を行う直前の段階（すなわち図１５に対応する段階）が示され、図１７の（ｂ）には、ステップＳ１４のエッチバック工程の途中の段階が示され、図１７の（ｃ）には、ステップＳ１４のエッチバック工程を行った後の段階（すなわち図１６に対応する段階）が示されている。
【００９１】
本実施の形態では、シリコン膜ＰＳ２の表面に酸化膜ＯＸ２が形成されている状態で、ステップＳ１４のエッチバック工程を行っている。本実施の形態とは異なり、ステップＳ１４のエッチバック工程を行う段階で酸化膜ＯＸ２が形成されていなければ、ステップＳ１４でシリコン膜ＰＳ２をエッチバックしてメモリゲート電極ＭＧおよびシリコンスペーサＳＰを形成すると、メモリゲート電極ＭＧの断面形状が、メモリゲート電極として相応しい形状になりにくい。すなわち、後述の図３１に示されるメモリゲート電極ＭＧ１０２のような断面形状になりやすい。
【００９２】
それに対して、本実施の形態では、シリコン膜ＰＳ２の表面に酸化膜ＯＸ２が形成されている状態で、ステップＳ１４のエッチバック工程を行っているため、ステップＳ１４のエッチバック工程で、酸化膜ＯＸ２がエッチング抑制膜として機能することができる。これにより、メモリゲート電極ＭＧの断面形状を、メモリゲート電極として相応しい形状（矩形に近い形状）にすることができる。
【００９３】
具体的には、図１７の（ａ）に示されるように、シリコン膜ＰＳ２の表面に酸化膜ＯＸ２が形成されている状態でエッチバックを開始する。このエッチバックは、異方性のエッチングであるため、図１７の（ｂ）に示されるように、シリコン膜ＰＳ２の表面のうちの水平面（半導体基板ＳＢの主面に略平行な面）上に形成されている部分の酸化膜ＯＸ２が先に除去され、シリコン膜ＰＳ２の段差部ＤＳの側面では、酸化膜ＯＸ２がしばらく残存することになる。このため、シリコン膜ＰＳ２の表面のうち水平面が先に露出されてエッチングされるようになり、一方、シリコン膜ＰＳ２の段差部ＤＳの側面では、酸化膜ＯＸ２が残存している間は、シリコン膜ＰＳ２のエッチングが抑制または防止される。シリコン膜ＰＳ２の厚みの分だけシリコン膜ＰＳ２がエッチバックされると、図１７の（ｃ）に示されるように、メモリゲート電極ＭＧおよびシリコンスペーサＳＰが形成される。シリコン膜ＰＳ２の段差部ＤＳの側面上に残っていた酸化膜ＯＸ２が、シリコン膜ＰＳ２の段差部ＤＳの側面側のエッチングを抑制したことを反映して、形成されたメモリゲート電極ＭＧおよびシリコンスペーサＳＰの肩部の高さが低くなることを抑制または防止することができ、メモリゲート電極ＭＧおよびシリコンスペーサＳＰの各断面形状は、矩形に近い形状になる。
【００９４】
このように、本実施の形態では、シリコン膜ＰＳ２の表面に、エッチング抑制膜としての酸化膜ＯＸ２が形成された状態で、その酸化膜ＯＸ２とシリコン膜ＰＳ２とをエッチバックすることにより、メモリゲート電極ＭＧを形成している。これにより、形成されたメモリゲート電極ＭＧの肩部の高さが低くなることを抑制または防止することができ、メモリゲート電極ＭＧの断面形状（ゲート幅方向に略垂直な断面形状）を矩形に近づけることができる。すなわち、形成されたメモリゲート電極ＭＧの側面（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接する側とは反対側の側面）を、半導体基板ＳＢの主面と略垂直にすることができ、断面形状（ゲート幅方向に略垂直な断面形状）において、メモリゲート電極ＭＧの幅（ゲート長方向の寸法）を、高さ方向に亘ってほぼ一定にすることができる。
【００９５】
なお、本願において、ゲート電極の断面形状に言及するときは、そのゲート電極のゲート幅方向に略垂直な断面における断面形状を指している。言い換えると、ゲート電極の断面形状に言及するときは、そのゲート電極のゲート長方向に平行でかつ半導体基板ＳＢの主面に略垂直な断面における断面形状を指している。
【００９６】
また、ステップＳ１４のエッチバック（異方性エッチング）は、シリコン膜ＰＳ２に比べて酸化膜ＯＸ２がエッチングされにくいようなエッチング条件で、酸化膜ＯＸ２およびシリコン膜ＰＳ２をエッチバックすることが好ましい。すなわち、ステップＳ１４では、シリコン膜ＰＳ２のエッチング速度に比べて酸化膜ＯＸ２のエッチング速度が小さくなるようなエッチング条件で、酸化膜ＯＸ２およびシリコン膜ＰＳ２をエッチバックすることが好ましい。言い換えると、ステップＳ１４のエッチバックは、酸化膜ＯＸ２に比べてシリコン膜ＰＳ２がエッチングされやすいようなエッチング条件で、酸化膜ＯＸ２およびシリコン膜ＰＳ２をエッチバックすることが好ましい。これにより、ステップＳ１４のエッチバック工程で、シリコン膜ＰＳ２の段差部ＤＳ上の酸化膜ＯＸ２がエッチング抑制膜として的確に機能することができるため、メモリゲート電極ＭＧの断面形状を、メモリゲート電極として相応しい形状（矩形に近い形状）にしやすくなる。
【００９７】
ステップＳ１４のエッチバック工程を行った後、フォトレジストパターンＲＰ４を除去する。このフォトレジストパターンＲＰ４の除去工程には、例えばアッシング（酸素プラズマを用いたアッシング処理）などを用いることができる。また、フォトレジストパターンＲＰ４の除去工程の後には、ウェット洗浄処理を行うことが好ましく、これにより、フォトレジストパターンＲＰ４の残渣が残存することを、より的確に防止することができる。このフォトレジストパターンＲＰ４の除去工程の後に行われるウェット洗浄処理では、洗浄液（処理液）として、例えば硫酸過水（ＳＰＭ）とアンモニア過水（ＡＰＭ）などを用いることができる。例えば、ＳＰＭ洗浄を行ってからＡＰＭ洗浄を行うことができる。
【００９８】
また、ステップＳ１４のエッチバック工程の後、ウェットエッチングを行うこともできる。これにより、ステップＳ１４のエッチバック工程を終了した段階でメモリゲート電極ＭＧの側壁上に酸化膜ＯＸ２の一部が残存していた場合でも、その酸化膜ＯＸ２の残存部を、ステップＳ１４のエッチバック工程の後のウェットエッチングにより除去することができる。このため、ステップＳ１４のエッチバック工程の後にウェットエッチングを行う場合は、酸化膜ＯＸ２に比べてメモリゲート電極ＭＧがエッチングされにくいようなエッチング条件を採用することが好ましい。すなわち、酸化膜ＯＸ２のエッチング速度に比べてメモリゲート電極ＭＧのエッチング速度が小さくなるようなエッチング条件を採用することが好ましい。これにより、ステップＳ１４のエッチバック工程の後のウェットエッチングによって、メモリゲート電極ＭＧがエッチングされるのを抑制しながら、酸化膜ＯＸ２の残存部を的確に除去することができる。
【００９９】
また、ステップＳ１４のエッチバック工程の後に行うウェットエッチングを、フォトレジストパターンＲＰ４を除去した後に行うこともでき、その場合は、このウェットエッチングによって、メモリセル領域１Ａで酸化膜ＯＸ２の残存部を除去するとともに、周辺回路領域１Ｂでも、ゲート電極ＧＥの表面の酸化膜ＯＸ２を除去することができる。
【０１００】
次に、フォトリソグラフィ技術を用いて、周辺回路領域１Ｂ全体（ゲート電極ＧＥを含む）が覆われ、かつ、メモリセル領域１Ａにおいてメモリゲート電極ＭＧが覆われかつシリコンスペーサＳＰが露出されるようなフォトレジストパターン（図示せず）を半導体基板ＳＢ上に形成する。それから、そのフォトレジストパターンをエッチングマスクとしたドライエッチングにより、シリコンスペーサＳＰを除去する（図２のステップＳ１５）。その後、そのフォトレジストパターンを除去する。ステップＳ１５のエッチング工程により、図１８に示されるように、シリコンスペーサＳＰが除去されるが、メモリゲート電極ＭＧおよびゲート電極ＧＥは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
【０１０１】
次に、絶縁膜ＭＺのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する（図２のステップＳ１６）。図１９には、この段階が示されている。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに位置する絶縁膜ＭＺは、除去されずに残存し、他の領域の絶縁膜ＭＺは除去される。図１９からも分かるように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域との、両領域にわたって絶縁膜ＭＺが連続的に延在している。なお、既に上述したが、絶縁膜ＭＺは、上記酸化シリコン膜ＭＺ１と、酸化シリコン膜ＭＺ１上の上記窒化シリコン膜ＭＺ２と、窒化シリコン膜ＭＺ２上の上記酸化シリコン膜ＭＺ３との積層膜からなる。
【０１０２】
また、ステップＳ１６では、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの表面に形成されていた酸化膜ＯＸ２も除去され得る。また、ステップＳ１６では、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの下に位置する絶縁膜ＯＸ１は、除去されずに残存し、他の領域の絶縁膜ＯＸ１は除去され得る。このため、周辺回路領域１Ｂにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に、絶縁膜ＯＸ１を介して、ゲート電極ＧＥが形成された状態になる。ゲート電極ＧＥの下に残存する絶縁膜ＯＸ１が、ＭＩＳＦＥＴのゲート絶縁膜となる。
【０１０３】
このようにして、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、内部に電荷蓄積部を有する絶縁膜ＭＺを介してメモリセル用のメモリゲート電極ＭＧが形成される。より特定的には、制御ゲート電極ＣＧと絶縁膜ＭＺを介して隣り合うように、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に、内部に電荷蓄積部を有する絶縁膜ＭＺを介してメモリセル用のメモリゲート電極ＭＧが形成される。
【０１０４】
次に、図２０に示されるように、ｎ-型半導体領域（ｎ型不純物拡散層、エクステンション領域、ＬＤＤ領域）ＥＸ１，ＥＸ２，ＥＸ３を、イオン注入法を用いて形成する（図２のステップＳ１７）。
【０１０５】
ステップＳ１７において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入法で導入することにより、ｎ-型半導体領域ＥＸ１，ＥＸ２，ＥＸ３を形成することができる。この際、ｎ-型半導体領域ＥＸ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧがマスクとして機能することにより、メモリゲート電極ＭＧの側壁（絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ-型半導体領域ＥＸ２は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧがマスクとして機能することにより、制御ゲート電極ＣＧの側壁（絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側とは反対側の側壁）に自己整合して形成される。また、ｎ-型半導体領域ＥＸ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥがマスクとして機能することにより、ゲート電極ＧＥの両側壁に自己整合して形成される。
【０１０６】
ｎ-型半導体領域ＥＸ１およびｎ-型半導体領域ＥＸ２は、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。また、ｎ-型半導体領域ＥＸ３は周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン領域）の一部として機能することができる。ｎ-型半導体領域ＥＸ１とｎ-型半導体領域ＥＸ２とｎ-型半導体領域ＥＸ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１０７】
次に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上と、ゲート電極ＧＥの側壁上とに、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図２のステップＳ１８）。サイドウォールスペーサＳＷは、側壁絶縁膜とみなすことができる。
【０１０８】
ステップＳ１８のサイドウォールスペーサＳＷ形成工程は、具体的には次のようにして行うことができる。すなわち、半導体基板ＳＢの主面全面上に、サイドウォールスペーサＳＷ形成用の絶縁膜をＣＶＤ法などを用いて堆積してから、この絶縁膜を異方性エッチング（エッチバック）する。これにより、図２１に示されるように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上とゲート電極ＧＥの側壁上とに選択的にこの絶縁膜を残して、サイドウォールスペーサＳＷを形成することができる。サイドウォールスペーサＳＷは、ゲート電極ＧＥの両側壁上と、制御ゲート電極ＣＧの側壁のうち、絶縁膜ＭＺを介してメモリゲート電極ＭＧに隣接している側の側壁とは反対側の側壁上と、メモリゲート電極ＭＧの側壁のうち、絶縁膜ＭＺを介して制御ゲート電極ＣＧに隣接している側の側壁とは反対側の側壁上とに形成される。
【０１０９】
次に、図２１に示されるように、ｎ+型半導体領域（ｎ型不純物拡散層、ソース・ドレイン領域）ＳＤ１，ＳＤ２，ＳＤ３を、イオン注入法を用いて形成する（図２のステップＳ１９）。
【０１１０】
ステップＳ１９において、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上のサイドウォールスペーサＳＷとをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）にイオン注入することで、ｎ+型半導体領域ＳＤ１，ＳＤ２，ＳＤ３を形成することができる。この際、ｎ+型半導体領域ＳＤ１は、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷとがマスクとして機能することにより、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ+型半導体領域ＳＤ２は、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧとその側壁上のサイドウォールスペーサＳＷとがマスクとして機能することにより、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、ｎ+型半導体領域ＳＤ３は、周辺回路領域１Ｂにおいて、ゲート電極ＧＥとその側壁上のサイドウォールスペーサＳＷとがマスクとして機能することにより、ゲート電極ＧＥの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。これにより、ＬＤＤ（Lightly doped Drain）構造が形成される。ｎ+型半導体領域ＳＤ１とｎ+型半導体領域ＳＤ２とｎ+型半導体領域ＳＤ３とは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【０１１１】
このようにして、ｎ-型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ+型半導体領域ＳＤ１とにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域（後述の図２５の半導体領域ＭＳに対応）が形成される。また、ｎ-型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ+型半導体領域ＳＤ２とにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域（後述の図２５の半導体領域ＭＤに対応）が形成される。また、ｎ-型半導体領域ＥＸ３とそれよりも高不純物濃度のｎ+型半導体領域ＳＤ３とにより、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として機能するｎ型の半導体領域が形成される。ｎ+型半導体領域ＳＤ１は、ｎ-型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｎ+型半導体領域ＳＤ２は、ｎ-型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。また、ｎ+型半導体領域ＳＤ３は、ｎ-型半導体領域ＥＸ３よりも不純物濃度が高くかつ接合深さが深い。
【０１１２】
次に、ソースおよびドレイン用の半導体領域（ｎ-型半導体領域ＥＸ１，ＥＸ２，ＥＸ３およびｎ+型半導体領域ＳＤ１，ＳＤ２，ＳＤ３）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図２のステップＳ２０）。
【０１１３】
このようにして、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
【０１１４】
次に、図２２に示されるように、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、例えばニッケルシリサイドまたは白金添加ニッケルシリサイドなどからなる。金属シリサイド層ＳＬは、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ+型半導体領域ＳＤ１、ｎ+型半導体領域ＳＤ２およびｎ+型半導体領域ＳＤ３の各上部に形成することができる。金属シリサイド層ＳＬを形成することで、拡散抵抗やコンタクト抵抗などを低減できるが、金属シリサイド層ＳＬは、不要であれば、その形成を省略することもできる。また、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ+型半導体領域ＳＤ１、ｎ+型半導体領域ＳＤ２およびｎ+型半導体領域ＳＤ３のうちの全部ではなく一部に対してだけ形成することもできる。
【０１１５】
次に、図２３に示されるように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、絶縁膜として層間絶縁膜ＩＬ１を形成する。
【０１１６】
層間絶縁膜ＩＬ１は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ１の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて層間絶縁膜ＩＬ１の上面を平坦化する。
【０１１７】
次に、フォトリソグラフィ法を用いて層間絶縁膜ＩＬ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（開口部、貫通孔）を形成する。
【０１１８】
次に、コンタクトホール内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。
【０１１９】
プラグＰＧを形成するには、例えば、コンタクトホールの内部（底部および側壁上）を含む層間絶縁膜ＩＬ１上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールを埋めるように形成してから、層間絶縁膜ＩＬ１上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。
【０１２０】
コンタクトホールおよびそれに埋め込まれたプラグＰＧは、ｎ+型半導体領域ＳＤ１，ＳＤ２，ＳＤ３、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上などに形成される。コンタクトホールの底部では、半導体基板ＳＢの主面の一部、例えばｎ+型半導体領域ＳＤ１，ＳＤ２，ＳＤ３（の表面上の金属シリサイド層ＳＬ）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド層ＳＬ）の一部、メモリゲート電極ＭＧ（の表面上の金属シリサイド層ＳＬ）の一部、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。なお、図２３の断面図においては、ｎ+型半導体領域ＳＤ１，ＳＤ２，ＳＤ３（の表面上の金属シリサイド層ＳＬ）の一部がコンタクトホールの底部で露出して、そのコンタクトホールを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１２１】
次に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に第１層目の配線である配線（配線層）Ｍ１を形成するが、この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１２２】
まず、図２４に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。絶縁膜ＩＬ２は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ２の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ２上にバリア導体膜を形成する。このバリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図２４では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１２３】
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域（ｎ+型半導体領域ＳＤ３）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１２４】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１２５】
＜半導体装置の構造について＞
次に、本実施の形態の半導体装置における不揮発性メモリのメモリセルの構成について、図２５および図２６を参照して説明する。
【０１２６】
図２５は、本実施の形態の半導体装置の要部断面図であり、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２６は、メモリセルの等価回路図である。なお、図２５では、図面を簡略化するために、上記図２４の構造のうち、層間絶縁膜ＩＬ１、絶縁膜ＩＬ２、プラグＰＧおよび配線Ｍ１については、図示を省略している。
【０１２７】
図２５に示されるように、半導体基板ＳＢには、メモリトランジスタおよび制御トランジスタからなる不揮発性メモリのメモリセルＭＣが形成されている。実際には、半導体基板ＳＢには、複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域（上記素子分離領域ＳＴに相当するものであるが、図２５では図示せず）によって他の領域から電気的に分離されている。
【０１２８】
図２５および図２６に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、スプリットゲート型のメモリセルであり、制御ゲート電極ＣＧを有する制御トランジスタ（メモリセル選択用トランジスタ）とメモリゲート電極ＭＧを有するメモリトランジスタ（記憶用トランジスタ）との２つのＭＩＳＦＥＴを接続したものである。
【０１２９】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴをメモリトランジスタといい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタという。
【０１３０】
以下に、メモリセルＭＣの構成を具体的に説明する。
【０１３１】
図２５に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成された制御ゲート電極ＣＧと、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されて制御ゲート電極ＣＧと隣り合うメモリゲート電極ＭＧとを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）ＧＦと、メモリゲート電極ＭＧおよび半導体基板ＳＢ（ｐ型ウエルＰＷ１）間に形成された絶縁膜ＭＺとを有している。
【０１３２】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜ＭＺを介した状態で、半導体基板ＳＢの主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図２５や上記図３〜図２４の紙面に略垂直な方向である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）の上に絶縁膜ＧＦまたは絶縁膜ＭＺを介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。但し、制御ゲート電極ＣＧは絶縁膜ＧＦを介し、メモリゲート電極ＭＧは絶縁膜ＭＺを介して、半導体基板ＳＢ上に形成されている。
【０１３３】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜ＭＺを介在して互いに隣り合っている。絶縁膜ＭＺは、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。
【０１３４】
制御ゲート電極ＣＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間に形成された絶縁膜ＧＦは、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺは、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能するが、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜ＭＺは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【０１３５】
絶縁膜ＭＺのうち、窒化シリコン膜ＭＺ２は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜ＭＺ２は、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは窒化シリコン膜ＭＺ２）を有する絶縁膜とみなすことができる。
【０１３６】
窒化シリコン膜ＭＺ２の上下に位置する酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。メモリゲート電極ＭＧと半導体基板ＳＢとの間の絶縁膜ＭＺにおいて、窒化シリコン膜ＭＺ２を酸化シリコン膜ＭＺ３および酸化シリコン膜ＭＺ１で挟んだ構造とすることで、窒化シリコン膜ＭＺ２への電荷の蓄積が可能となる。
【０１３７】
半導体領域ＭＳおよび半導体領域ＭＤは、ソースまたはドレイン用のｎ型半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能するｎ型半導体領域であり、半導体領域ＭＤはドレイン領域として機能するｎ型半導体領域である。ソース用の半導体領域ＭＳは、ｎ-型半導体領域ＥＸ１（エクステンション領域）と、ｎ-型半導体領域ＥＸ１よりも高い不純物濃度を有するｎ+型半導体領域ＳＤ１（ソース領域）とを有している。また、ドレイン用の半導体領域ＭＤは、ｎ-型半導体領域ＥＸ２（エクステンション領域）と、ｎ-型半導体領域ＥＸ２よりも高い不純物濃度を有するｎ+型半導体領域ＳＤ２（ドレイン領域）とを有している。
【０１３８】
半導体領域ＭＳは、メモリゲート電極ＭＧとゲート長方向（メモリゲート電極ＭＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。また、半導体領域ＭＤは、制御ゲート電極ＣＧとゲート長方向（制御ゲート電極ＣＧのゲート長方向）に隣接する位置の半導体基板ＳＢに形成されている。メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの互いに隣接していない側の側壁上には、サイドウォールスペーサＳＷが形成されている。
【０１３９】
製造された半導体装置においては、低濃度のｎ-型半導体領域ＥＸ１は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ+型半導体領域ＳＤ１は、低濃度のｎ-型半導体領域ＥＸ１の外側に形成されている。従って、低濃度のｎ-型半導体領域ＥＸ１は、メモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ+型半導体領域ＳＤ１は、低濃度のｎ-型半導体領域ＥＸ１に隣接し、メモリトランジスタのチャネル領域からｎ-型半導体領域ＥＸ１の分だけ離間するように形成されている。
【０１４０】
また、製造された半導体装置においては、低濃度のｎ-型半導体領域ＥＸ２は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下方に形成され、高濃度のｎ+型半導体領域ＳＤ２は、低濃度のｎ-型半導体領域ＥＸ２の外側に形成されている。従って、低濃度のｎ-型半導体領域ＥＸ２は、制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ+型半導体領域ＳＤ２は、低濃度のｎ-型半導体領域ＥＸ２に隣接し、制御トランジスタのチャネル領域からｎ-型半導体領域ＥＸ２の分だけ離間するように形成されている。
【０１４１】
メモリゲート電極ＭＧの下の絶縁膜ＭＺの下にメモリトランジスタのチャネル領域が形成される。また、制御ゲート電極ＣＧの下の絶縁膜ＧＦの下に制御トランジスタのチャネル領域が形成される。
【０１４２】
制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ｎ+型半導体領域ＳＤ１およびｎ+型半導体領域ＳＤ２の各上部には、サリサイド技術により、金属シリサイド層ＳＬが形成されている。
【０１４３】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２７を参照して説明する。
【０１４４】
図２７は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２７の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２５および図２６に示されるようなメモリセルのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、およびｐ型ウエルＰＷ１に印加するベース電圧Ｖｂが記載されている。なお、図２７の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１４５】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式とがある。
【０１４６】
ＳＳＩ方式の書込みでは、例えば図２７の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中に電子を注入することで書込みを行う。この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜ＭＺ中の電荷蓄積部である窒化シリコン膜ＭＺ２にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１４７】
ＦＮ方式の書込みでは、例えば図２７の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリングにより酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１４８】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで書込みを行うことも可能である。
【０１４９】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式とがある。
【０１５０】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２）に注入することにより消去を行う。例えば図２７の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルの絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１５１】
ＦＮ方式の消去では、例えば図２７の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリングにより酸化シリコン膜ＭＺ３をトンネリングして絶縁膜ＭＺ中に注入され、絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１５２】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせて絶縁膜ＭＺ中の窒化シリコン膜ＭＺ２に注入することで消去を行うことも可能である。
【０１５３】
読出し時には、例えば図２７の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１５４】
＜本発明者の検討について＞
本発明者が検討した第１検討例および第２検討例の半導体装置の製造工程について、図面を参照して説明する。図２８および図２９は、第１検討例の半導体装置の製造工程中の要部断面図であり、上記図３〜図１６および図１８〜図２４に相当する領域の断面図が示されている。
【０１５５】
第１検討例の場合も、上記ステップＳ１１を行って上記図１２に対応する図２８の構造を得るまでは、本実施の形態の製造工程とほぼ同様である。
【０１５６】
しかしながら、第１検討例では、上記ステップＳ１１を行った後、本実施の形態とは異なり、ステップＳ１２の絶縁膜ＯＸ１の除去工程とステップＳ１３の酸化膜ＯＸ２形成工程とを行うことなく、上記ステップＳ１４に相当するエッチバック工程を行う。図２９は、第１検討例において、上記ステップＳ１４に相当するエッチバック工程を行った段階が示されている。
【０１５７】
但し、第１検討例の場合は、ステップＳ１２とステップＳ１３とを行っていないため、絶縁膜ＯＸ１とシリコン膜ＰＳ２とを異方性エッチング技術によりエッチバックすることになる。このエッチバック工程により、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、一方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、メモリゲート電極ＭＧ１０１が形成される。また、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの両方の側壁のうち、他方の側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に残存したシリコン膜ＰＳ２により、シリコンスペーサＳＰ１０１が形成される。メモリゲート電極ＭＧ１０１は、上記メモリゲート電極ＭＧに相当するものであり、シリコンスペーサＳＰ１０１は、上記シリコンスペーサＳＰに相当するものである。
【０１５８】
しかしながら、本発明者の検討によれば、第１検討例の場合、ステップＳ１４に相当するエッチバック工程を開始する段階で、メモリセル領域１Ａにおける絶縁膜ＯＸ１の厚みは均一ではなく、厚みが相対的に厚い部分と薄い部分とを有した状態になっている。
【０１５９】
すなわち、ステップＳ８で絶縁膜ＯＸ１を形成した段階では、絶縁膜ＯＸ１の厚みはほぼ均一である。しかしながら、メモリセル領域１Ａにおいて、ステップＳ８で絶縁膜ＯＸ１を形成した後の種々の工程で、絶縁膜ＯＸ１の一部がエッチングされてしまい、絶縁膜ＯＸ１の厚みは不均一になってしまう。具体的には、ステップＳ１０のエッチング工程と、フォトレジストパターンＲＰ２の除去後のウェット洗浄処理と、ステップＳ１１のエッチング工程とによって、絶縁膜ＯＸ１の一部がエッチングされてしまい、メモリセル領域１Ａにおいて、絶縁膜ＯＸ１の厚みが不均一になってしまう。これについて、より具体的に説明すると、次のようになる。
【０１６０】
まず、ステップＳ１０のエッチング工程について説明する。ステップＳ１０のエッチング工程は、シリコン膜ＰＳ３をパターニングするために行われるため、ステップＳ１０では、シリコン膜ＰＳ３に比べて絶縁膜ＯＸ１がエッチングされにくいようなエッチング条件でエッチングが行われるが、絶縁膜ＯＸ１がエッチングされてしまうのを完全に排除することは難しい。そして、ステップＳ１０のエッチング工程では、異方性のエッチングが行われるため、シリコン膜ＰＳ２の水平面（半導体基板ＳＢの主面に略平行な面）上に形成されている部分の絶縁膜ＯＸ１に比べて、シリコン膜ＰＳ２の段差部ＤＳ上に形成されている部分の絶縁膜ＯＸ１はエッチングされにくい。このため、ステップＳ１０のエッチングを行うと、メモリセル領域１Ａにおいて、シリコン膜ＰＳ２の段差部ＤＳ上に形成されている部分の絶縁膜ＯＸ１の厚みに比べて、それ以外の部分の絶縁膜ＯＸ１の厚みが薄くなってしまう。
【０１６１】
次に、フォトレジストパターンＲＰ２の除去後のウェット洗浄処理について説明する。ステップＳ１０のエッチング工程は、異方性のエッチングが行われるため、メモリセル領域１Ａにおいて、シリコン膜ＰＳ２の段差部ＤＳに絶縁膜ＯＸ１を介して隣接する位置に、シリコン膜ＰＳ３の一部が残存部ＰＳ３ａとして残存してしまい、この残存部ＰＳ３ａが存在する状態で、フォトレジストパターンＲＰ２の除去工程と、その後のウェット洗浄処理とが行われる。このウェット洗浄処理についても、絶縁膜ＯＸ１がエッチングされてしまうのを完全に排除することは難しい。そして、フォトレジストパターンＲＰ２の除去工程後のウェット洗浄処理を行った際に、メモリセル領域１Ａにおいて、シリコン膜ＰＳ３の残存部ＰＳ３ａに覆われた部分の絶縁膜ＯＸ１は、エッチングされずに済むが、それ以外の部分の絶縁膜ＯＸ１は、若干エッチングされてしまう。このため、フォトレジストパターンＲＰ２の除去工程後にウェット洗浄処理を行うと、メモリセル領域１Ａにおいて、シリコン膜ＰＳ２の段差部ＤＳ上に形成されている部分の絶縁膜ＯＸ１の厚みに比べて、それ以外の部分の絶縁膜ＯＸ１の厚みが、ますます薄くなってしまう。
【０１６２】
次に、ステップＳ１１のエッチング工程について説明する。ステップＳ１１のエッチング工程は、シリコン膜ＰＳ３の残存部ＰＳ３ａを除去するために行われるため、ステップＳ１１では、シリコン膜ＰＳ３に比べて絶縁膜ＯＸ１がエッチングされにくいようなエッチング条件でエッチングが行われるが、絶縁膜ＯＸ１がエッチングされてしまうのを完全に排除することは難しい。そして、ステップＳ１１のエッチング工程では、等方性のエッチングが行われるが、シリコン膜ＰＳ３の残存部ＰＳ３ａが除去されるまでは、シリコン膜ＰＳ３の残存部ＰＳ３ａで覆われた部分の絶縁膜ＯＸ１は、エッチングされずに済むが、それ以外の部分の絶縁膜ＯＸ１は、若干エッチングされてしまう。このため、ステップＳ１１のエッチングを行うと、メモリセル領域１Ａにおいて、シリコン膜ＰＳ２の段差部ＤＳ上に形成されている部分の絶縁膜ＯＸ１の厚みに比べて、それ以外の部分の絶縁膜ＯＸ１の厚みが、ますます薄くなってしまう。
【０１６３】
このように、ステップＳ８で絶縁膜ＯＸ１を形成した段階では、絶縁膜ＯＸ１の厚みがほぼ均一であっても、ステップＳ１０のエッチング工程と、フォトレジストパターンＲＰ２の除去後のウェット洗浄処理と、ステップＳ１１のエッチング工程とによって、絶縁膜ＯＸ１の一部がエッチングされてしまい、メモリセル領域１Ａにおいて、絶縁膜ＯＸ１の厚みが不均一になってしまう。すなわち、シリコン膜ＰＳ２の段差部ＤＳ上に形成されている部分の絶縁膜ＯＸ１の厚みＴ３と、それ以外の部分の絶縁膜ＯＸ１の厚みＴ４との差が大きくなってしまう。
【０１６４】
このため、第１検討例の場合は、絶縁膜ＯＸ１の厚みが不均一な状態で、ステップＳ１４に相当するエッチバック工程を行うことになる。しかも、絶縁膜ＯＸ１の厚みの不均一さは、複数の半導体基板ＳＢに対して一定とならずに変動しやすく、半導体基板ＳＢ毎にばらつく虞がある。このため、形成されたメモリゲート電極ＭＧ１０１の断面形状は、半導体基板ＳＢ毎にばらつく虞がある。メモリゲート電極ＭＧ１０１の断面形状が半導体基板ＳＢ毎にばらつくことは、半導体装置を安定して製造する上では望ましくないが、これを防ごうとすると、工程管理が難しくなる。
【０１６５】
また、メモリセル領域１Ａにおいて、絶縁膜ＯＸ１の厚みが不均一なことを反映して、ステップＳ１４に相当するエッチバック工程により形成されたメモリゲート電極ＭＧ１０１の断面形状が、メモリゲート電極として相応しくない形状になる虞がある。例えば、図２９に示されるように、メモリゲート電極ＭＧ１０１の断面形状が、肩部において、上方に過剰に突出する突起部ＴＢを有した形状になる虞がある。過剰な突起部ＴＢは、その後の工程で突起部ＴＢが折れてしまうと、コンタミネーションの原因となるため、過剰な突起部ＴＢは防ぐことが望ましい。また、メモリゲート電極ＭＧ１０１の断面形状が、側面下部（図２９において矢印ＹＧで指した領域）において、裾を引いた形状になる虞があるが、これは、ｎ-型半導体領域ＥＸ１やｎ+型半導体領域ＳＤ１の的確な形成には不利となるため、防ぐことが望ましい。なお、シリコンスペーサＳＰ１０１の断面形状も、メモリゲート電極ＭＧの断面形状と同様になるが、シリコンスペーサＳＰ１０１は後で除去するため、シリコンスペーサＳＰ１０１の断面形状は、それほど重要ではないが、メモリゲート電極ＭＧ１０１の断面形状は重要である。
【０１６６】
そこで、第２の検討例として、ステップＳ１１のエッチング工程の後、上記ステップＳ１２の絶縁膜ＯＸ１の除去工程を行うが、本実施の形態とは異なり、ステップＳ１３の酸化膜ＯＸ２形成工程を行うことなく、上記ステップＳ１４に相当するエッチバック工程を行う場合について説明する。図３０および図３１は、第２検討例の半導体装置の製造工程中の要部断面図であり、上記図３〜図１６および図１８〜図２４に相当する領域の断面図が示されている。
【０１６７】
第２検討例の場合は、ステップＳ１１のエッチング工程でシリコン膜ＰＳ３の残存部ＰＳ３ａを除去して上記図１２の構造を得た後に、上記図１３に対応する図３０に示されるように、ステップＳ１２に相当する工程を行って、等方性エッチング（好ましくはウェットエッチング）により絶縁膜ＯＸ１を除去する。それから、フォトレジストパターンＲＰ３の除去工程を行わずに、フォトレジストパターンＲＰ３を残したまま、図３１に示されるように、ステップＳ１４に相当するエッチバック工程を行って、メモリゲート電極ＭＧ１０２およびシリコンスペーサＳＰ１０２を形成する。メモリゲート電極ＭＧ１０２は、上記メモリゲート電極ＭＧ，ＭＧ１０１に相当するものであり、シリコンスペーサＳＰ１０２は、上記シリコンスペーサＳＰ，ＳＰ１０１に相当するものである。
【０１６８】
第２検討例の場合は、シリコン膜ＰＳ２の表面に酸化膜などの絶縁膜が形成されていない状態で、ステップＳ１４に相当するエッチバック工程を行っている。このため、シリコン膜ＰＳ２をエッチバックしてメモリゲート電極ＭＧおよびシリコンスペーサＳＰを形成すると、メモリゲート電極ＭＧ１０２の断面形状が、メモリゲート電極として相応しい形状になりにくい。すなわち、図３１に示されるメモリゲート電極ＭＧ１０２のような形状になりやすい。
【０１６９】
すなわち、メモリゲート電極ＭＧ１０２は、制御ゲート電極ＣＧの側壁上に絶縁膜ＭＺを介してサイドウォールスペーサ状に形成されるが、メモリゲート電極ＭＧ１０２の肩部ＭＧ１０２ａの高さが低くなりやすい。これは、シリコン膜ＰＳ２を異方性エッチングによりエッチバックした際に、メモリゲート電極ＭＧ１０２の肩部ＭＧ１０２ａが過剰にエッチングされやすく、それによって、メモリゲート電極ＭＧ１０２の肩部ＭＧ１０２ａの高さが低くなるためである。メモリゲート電極ＭＧ１０２の肩部ＭＧ１０２ａの高さが低くなってしまうと、ｎ-型半導体領域ＥＸ１を形成するためのイオン注入工程や、ｎ+型半導体領域ＳＤ１を形成するためのイオン注入工程で、メモリゲート電極ＭＧ１０２の肩部ＭＧ１０２ａ付近において、注入する不純物イオンがメモリゲート電極ＭＧ１０２を突き抜けやすくなる。注入する不純物イオンがメモリゲート電極ＭＧ１０２を突き抜けてしまうと、メモリゲート電極ＭＧ１０２の直下の絶縁膜ＭＺや基板領域（ｐ型ウエルＰＷ１）に不純物イオンが注入されてしまうため、絶縁膜ＭＺにダメージを与えたり、メモリトランジスタのチャネル領域の不純物濃度を変えてしまう虞がある。また、ｎ-型半導体領域ＥＸ１やｎ+型半導体領域ＳＤ１を的確に形成しづらくなる。これは、半導体装置の信頼性または性能の低下につながるため、できるだけ防止することが望ましい。
【０１７０】
このため、メモリゲート電極の断面形状は、矩形にできるだけ近づけることが望ましく、これにより、上記ｎ-型半導体領域ＥＸ１を形成するためのイオン注入工程や、上記ｎ+型半導体領域ＳＤ１を形成するためのイオン注入工程で、注入する不純物イオンがメモリゲート電極ＭＧ１０２を突き抜けてしまうのを、より的確に抑制または防止できるようになる。
【０１７１】
そこで、シリコン膜ＰＳ２の表面に、エッチング抑制膜が形成された状態で、そのエッチング抑制膜とシリコン膜ＰＳ２とをエッチバックすることにより、メモリゲート電極を形成することが考えられる。これにより、メモリゲート電極の肩部の高さが低くなることを抑制または防止し、メモリゲート電極の断面形状を矩形に近づけることができる。
【０１７２】
エッチング抑制膜は、シリコン膜ＰＳ２をエッチバックする工程において、シリコン膜ＰＳ２よりもエッチングされにくい膜である。エッチング抑制膜に相当するのは、第１検討例の場合は、絶縁膜ＯＸ１であり、本実施の形態の場合は、酸化膜ＯＸ２である。第２検討例の場合は、このエッチング抑制膜に相当するものが無い。
【０１７３】
しかしながら、第１検討例の場合、上述したように、シリコン膜ＰＳ２の表面上に形成されている絶縁膜ＯＸ１の厚みが不均一な状態で、ステップＳ１４に相当するエッチバック工程を行う。このため、このエッチバック工程において絶縁膜ＯＸ１がエッチング抑制膜として機能したとしても、エッチン抑制膜の厚みがばらついた状態で、シリコン膜ＰＳ２をエッチバックすることになるため、形成されるメモリゲート電極ＭＧ１０１の断面形状もばらつくことになる。これは、半導体装置の信頼性の低下につながるため、できるだけ防止することが望ましい。
【０１７４】
つまり、シリコン膜ＰＳ２をエッチバックしてメモリゲート電極を形成するに際して、形成されたメモリゲート電極の断面形状を矩形に近い形状にすることが、半導体装置の信頼性または性能を向上させる上で望ましい。そのためには、シリコン膜ＰＳ２の表面に、できるだけ均一な膜厚のエッチング抑制膜が形成された状態で、そのエッチング抑制膜とシリコン膜ＰＳ２とをエッチバックしてメモリゲート電極を形成することが望ましい。
【０１７５】
＜主要な特徴と効果について＞
そこで、本実施の形態では、主要な特徴のうちの一つとして、ステップＳ１２で絶縁膜ＯＸ１を除去してから、ステップＳ１３で酸化膜ＯＸ２を形成し、その後、ステップＳ１４で酸化膜ＯＸ２およびシリコン膜ＰＳ２をエッチバックしてメモリゲート電極ＭＧ（およびシリコンスペーサＳＰ）を形成している。すなわち、本実施の形態では、絶縁膜ＯＸ１ではなく、絶縁膜ＯＸ１を除去した後に新たに形成した酸化膜ＯＸ２を、ステップＳ１４のエッチバック工程でエッチング抑制膜として用いている。
【０１７６】
上記第１検討例に関連して説明したように、ステップＳ８で絶縁膜ＯＸ１を形成した段階では、絶縁膜ＯＸ１の厚みはほぼ均一であっても、その後の種々の工程で、メモリセル領域１Ａにおいて、絶縁膜ＯＸ１の一部がエッチングされてしまい、絶縁膜ＯＸ１の厚みが不均一になってしまう。具体的には、ステップＳ１０のエッチング工程と、フォトレジストパターンＲＰ２の除去後のウェット洗浄処理と、ステップＳ１１のエッチング工程とによって、絶縁膜ＯＸ１の一部がエッチングされてしまい、メモリセル領域１Ａにおいて、絶縁膜ＯＸ１の厚みが不均一になってしまう。しかしながら、本実施の形態では、ステップＳ１２よりも前の種々の工程によって絶縁膜ＯＸ１の膜厚が不均一になっても、その不均一な膜厚の絶縁膜ＯＸ１はステップＳ１２で除去される。
【０１７７】
そして、ステップＳ１３で酸化膜ＯＸ２を形成してから、ステップＳ１４のエッチバック工程を行っているため、ステップＳ１４のエッチバック工程を行う段階の酸化膜ＯＸ２の膜厚やその膜厚の均一性を、ステップＳ１３の酸化膜ＯＸ２形成工程で制御することができる。すなわち、ステップＳ１３でシリコン膜ＰＳ２の表面に酸化膜ＯＸ２を所望の厚みでかつ均一に形成することで、シリコン膜ＰＳ２の表面に酸化膜ＯＸ２が所望の厚みで均一に形成された状態でステップＳ１４のエッチバック工程を行うことができる。また、ステップＳ１４のエッチバック工程でエッチング抑制膜として用いられる酸化膜ＯＸ２に相応しい厚みに、ステップＳ１３で酸化膜ＯＸ２を形成しておけば、シリコン膜ＰＳ２の表面に、エッチング抑制膜として相応しい厚みの酸化膜ＯＸ２が形成された状態で、ステップＳ１４のエッチバック工程を行うことができる。
【０１７８】
このため、Ｓ１４のエッチバック工程においては、酸化膜ＯＸ２がエッチング抑制膜として機能し、シリコン膜ＰＳ２の段差部ＤＳの側面側のエッチングを抑制することができるので、形成されたメモリゲート電極ＭＧの断面形状を、メモリゲート電極として相応しい形状（矩形に近い形状）にすることができる。従って、半導体装置の信頼性や性能を向上させることができる。
【０１７９】
例えば、メモリゲート電極ＭＧの断面形状を、メモリゲート電極として相応しい形状（矩形に近い形状）にしたことにより、ｎ-型半導体領域ＥＸ１を形成するためのイオン注入工程や、ｎ+型半導体領域ＳＤ１を形成するためのイオン注入工程で、注入する不純物イオンがメモリゲート電極ＭＧを突き抜けてしまうのを、より的確に抑制または防止することができるようになる。これにより、注入する不純物イオンがメモリゲート電極ＭＧを突き抜けてしまうことに起因した不具合、例えば、絶縁膜ＭＺのダメージあるいはチャネル領域の不純物濃度の変化など、を防止することできる。また、ｎ-型半導体領域ＥＸ１を形成すべき不純物イオンやｎ+型半導体領域ＳＤ１を形成すべき不純物イオンが、意図しない領域に注入されてしまうのを防止することができる。また、ｎ-型半導体領域ＥＸ１を形成すべき不純物イオンやｎ+型半導体領域ＳＤ１を形成すべき不純物イオンが、意図した領域に注入されなくなるのを防止することができる。このため、ｎ-型半導体領域ＥＸ１やｎ+型半導体領域ＳＤ１をより的確に形成することができるようになる。従って、半導体装置の信頼性や性能を向上させることができる。
【０１８０】
また、絶縁膜ＯＸ１は、周辺回路領域１ＢのＭＩＳＦＥＴのゲート絶縁膜（ゲート電極ＧＥの下のゲート絶縁膜）として用いられるため、ステップＳ８では、周辺回路領域１ＢのＭＩＳＦＥＴのゲート絶縁膜として相応しい厚みに絶縁膜ＯＸ１を形成する必要がある。このため、絶縁膜ＯＸ１の厚みは、ステップＳ１４のエッチバック工程におけるエッチング抑制膜として相応しい厚みに設定することは難しく、この観点でも、ステップＳ１４のエッチバック工程で絶縁膜ＯＸ１をエッチング抑制膜として用いる上記第１の検討例の場合は、メモリゲート電極ＭＧ１０１の断面形状を矩形状に形成することは容易ではない。
【０１８１】
それに対して、本実施の形態では、ステップＳ１２で絶縁膜ＯＸ１を除去し、ステップＳ１３で形成した酸化膜ＯＸ２をステップＳ１４のエッチバック工程でエッチング抑制膜として用いているため、ステップＳ１３で形成する酸化膜ＯＸ２の厚みは、ステップＳ８で形成する絶縁膜ＯＸ１の厚みとは独立に制御することができる。つまり、ステップＳ１３で形成する酸化膜ＯＸ２の厚みと、ステップＳ８で形成する絶縁膜ＯＸ１の厚みとは、異ならせることができる。例えば、ステップＳ１３で形成する酸化膜ＯＸ２の厚みを、ステップＳ８で形成する絶縁膜ＯＸ１の厚みよりも薄くすることができる。このため、ステップＳ１３で形成する酸化膜ＯＸ２の厚みは、ステップＳ１４のエッチバック工程におけるエッチング抑制膜として相応しい厚みに設定することができる。また、ステップＳ８で形成する絶縁膜ＯＸ１の厚みは、周辺回路領域１ＢのＭＩＳＦＥＴのゲート絶縁膜として相応しい厚みに設定することができる。従って、半導体装置の信頼性や性能を向上させることができる。
【０１８２】
また、ステップＳ１３において、酸化膜ＯＸ２は、プラズマ酸化により形成することが好ましい。これにより、比較的薄い酸化膜（ＯＸ２）を、より均一に形成することができる。
【０１８３】
また、本実施の形態では、上記第１検討例に比べて、ステップＳ１４のエッチバック工程におけるエッチング抑制膜（上記第１検討例の場合は絶縁膜ＯＸ１に対応し、本実施の形態の場合は酸化膜ＯＸ２に対応する）の膜厚の均一性を向上させることができる。別の見方をすると、ステップＳ１２の絶縁膜ＯＸ１の除去工程を行う直前における絶縁膜ＯＸ１の膜厚の均一性に比べて、ステップＳ１４のエッチバック工程を行う直前における酸化膜ＯＸ２の膜厚の均一性を高くすることができる。
【０１８４】
このため、ΔＴ２＜ΔＴ１が成り立つ。ここで、ΔＴ１は、ステップＳ１２の絶縁膜ＯＸ１の除去工程を行う直前（図１２）における、シリコン膜ＰＳ２の段差部（段差部の側面）ＤＳ上に形成されている部分の絶縁膜ＯＸ１の厚みＴ３と、それ以外の部分の絶縁膜ＯＸ１の厚みＴ４との差に対応する（すなわちΔＴ１＝Ｔ３−Ｔ４）。また、ΔＴ２は、ステップＳ１４のエッチバック工程を行う直前（図１５）における、シリコン膜ＰＳ２の段差部（段差部の側面）ＤＳ上に形成されている部分の酸化膜ＯＸ２の厚みＴ５と、それ以外の部分の酸化膜ＯＸ２の厚みＴ６との差に対応する（すなわちΔＴ２＝Ｔ５−Ｔ６）。つまり、Ｔ５−Ｔ６＜Ｔ３−Ｔ４が成り立つ。
【０１８５】
また、本実施の形態では、ステップＳ１０でシリコン膜ＰＳ３をパターニングすることによりゲート電極ＧＥを形成した後に、ステップＳ１１で、メモリセル領域１Ａにおけるシリコン膜ＰＳ３の残存部（ＰＳ３ａ）を等方性エッチング（好ましくはウェットエッチング）を用いて除去することが好ましい。これにより、メモリセル領域１Ａにおけるシリコン膜ＰＳ３の残存部（ＰＳ３ａ）が、その後の工程に悪影響を及ぼさずに済むため、メモリゲート電極ＭＧをより的確に形成することができるようになる。しかしながら、このステップＳ１１のエッチングによって、絶縁膜ＯＸ１の膜厚の均一性が更に低下してしまう。それに対して、本実施の形態では、この絶縁膜ＯＸ１はステップＳ１２で除去し、ステップＳ１３で形成した酸化膜ＯＸ２を、ステップＳ１４のエッチバック工程でエッチング抑制膜として用いている。このため、ステップＳ１１で絶縁膜ＯＸ１の均一性が低下することの不利益を回避することができる。
【０１８６】
また、本実施の形態では、周辺回路領域１Ｂを覆い、かつ、メモリセル領域１Ａを露出するようなフォトレジストパターンＲＰ３（第２マスク層）を、半導体基板ＳＢ上に形成してから、ステップＳ１１のエッチング工程とステップＳ１２の絶縁膜ＯＸ１の除去工程とを行うことが好ましい。これにより、ゲート電極ＧＥがフォトレジストパターンＲＰ３で覆われた状態でステップＳ１１，Ｓ１２のエッチングが行われることになるため、ステップＳ１１，Ｓ１２のエッチングが周辺回路領域１Ｂのゲート電極ＧＥに悪影響を及ぼすのを回避することができる。
【０１８７】
また、本実施の形態では、上記ステップＳ１０でフォトレジストパターンＲＰ２をエッチングマスクとして用いてシリコン膜ＰＳ３をパターニングしてゲート電極ＧＥを形成した後に、上記フォトレジストパターンＲＰ２を除去するが、その後にウェット洗浄処理を行うことが好ましい。すなわち、上記フォトレジストパターンＲＰ２をアッシングなどで除去した後に、ウェット洗浄処理を行ってから、フォトリソグラフィ法を用いてフォトレジストパターンＲＰ３を形成することが好ましい。これにより、フォトレジストパターンＲＰ２の残渣が残存することを、より的確に防止することができる。しかしながら、このウェット洗浄処理によって、絶縁膜ＯＸ１の膜厚の均一性が更に低下してしまう。それに対して、本実施の形態では、この絶縁膜ＯＸ１はステップＳ１２で除去し、ステップＳ１３で形成した酸化膜ＯＸ２を、ステップＳ１４のエッチバック工程でエッチング抑制膜として用いている。このため、ステップＳ１１で絶縁膜ＯＸ１の均一性が低下することの不利益を回避することができる。
【０１８８】
また、本実施の形態では、ステップＳ１２でシリコン膜ＰＳ２の表面の絶縁膜ＯＸ１を除去してから、ステップＳ１３でシリコン膜ＰＳ２の表面に酸化膜ＯＸ２を形成している。もしも、上記図２８および図２９の第１検討例を参照して説明した課題に気付かなければ、上記第１検討例に比べて本実施の形態の方が工程数が増加することから、絶縁膜ＯＸ１を除去してから酸化膜ＯＸ２を形成するという本実施の形態は採用せずに、上記第１検討例を採用するはずである。しかしながら、本発明者は、絶縁膜ＯＸ１をステップＳ１４のエッチング抑制膜として用いた上記第１検討例の場合は、上述したようにメモリゲート電極の断面形状がメモリゲート電極として相応しい形状になりにくいという課題に気付いたからこそ、工程数が増加してもあえて、絶縁膜ＯＸ１を除去してから酸化膜ＯＸ２を形成するという本実施の形態の製造工程を採用している。このため、本実施の形態は、上記第１検討例を参照して説明した課題の認識があって、初めてなされたものであると言える。
【０１８９】
（実施の形態２）
図３２は、本実施の形態２におけるステップＳ１４を示すプロセスフロー図である。図３３〜図３６は、本実施の形態２の半導体装置の製造工程中の要部断面図である。図３３〜図３６には、上記実施の形態１の上記図３〜図１６および図１８〜図２４に対応する断面領域が示されている。
【０１９０】
フォトレジストパターンＲＰ４を形成して上記図１５に対応する図３３の構造を得るまでは、本実施の形態２の半導体装置の製造工程も、上記実施の形態１の半導体装置の製造工程とほぼ同様であるので、ここではその繰り返しの説明は省略し、上記実施の形態１との相違点を中心に説明する。但し、本実施の形態２では、ステップＳ１３で形成する酸化膜ＯＸ２の膜厚を、上記実施の形態１よりも薄くすることが可能である。
【０１９１】
本実施の形態２と上記実施の形態１とが主として相違しているのは、メモリゲート電極ＭＧを形成するためのステップＳ１４である。すなわち、本実施の形態２では、メモリゲート電極ＭＧを形成するためのステップＳ１４は、図３２に示される３つのステップＳ１４ａ，Ｓ１４ｂ，Ｓ１４ｃからなる。
【０１９２】
具体的に説明すると、フォトレジストパターンＲＰ４を形成して上記図１５と同様の図３３の構造を得た後、図３４に示されるように、異方性エッチング技術により、酸化膜ＯＸ２とシリコン膜ＰＳ２とをエッチバックする（図３２のステップＳ１４ａ）。図３４は、ステップＳ１４ａのエッチバック工程を行った段階に対応している。
【０１９３】
このステップＳ１４ａのエッチバック工程は、シリコン膜ＰＳ２の全厚みをエッチバックするのではなく、シリコン膜ＰＳ２の厚みの一部がエッチバックされた段階で、エッチングを終了する。このため、ステップＳ１４ａのエッチバック工程を終了した段階では、シリコン膜ＰＳ２は層状に残存しており、メモリゲート電極ＭＧはまだ形成されておらず、絶縁膜ＭＺは露出されていない。
【０１９４】
ステップＳ１４ａのエッチバックは、シリコン膜ＰＳ２に比べて酸化膜ＯＸ２がエッチングされにくいようなエッチング条件で、酸化膜ＯＸ２およびシリコン膜ＰＳ２をエッチバックすることが好ましい。すなわち、ステップＳ１４ａでは、シリコン膜ＰＳ２のエッチング速度に比べて酸化膜ＯＸ２のエッチング速度が小さくなるようなエッチング条件で、酸化膜ＯＸ２およびシリコン膜ＰＳ２をエッチバックすることが好ましい。これにより、ステップＳ１４ａのエッチバック工程で、酸化膜ＯＸ２がエッチング抑制膜として的確に機能することができるようになる。
【０１９５】
それから、ステップＳ１４ａのエッチバックによって露出されたシリコン膜ＰＳ２の表面を酸化して、図３５に示されるように、シリコン膜ＰＳ２の表面（露出表面）に酸化膜（酸化シリコン膜）ＯＸ３を形成する（図３２のステップＳ１４ｂ）。図３５は、ステップＳ１４ｂの酸化工程を行った段階に対応している。
【０１９６】
それから、異方性エッチング技術により、酸化膜ＯＸ３とシリコン膜ＰＳ２とをエッチバックする（図３２のステップＳ１４ｃ）。図３６は、ステップＳ１４ｃのエッチバック工程を行った段階に対応している。
【０１９７】
ステップＳ１４ｃのエッチバックは、シリコン膜ＰＳ２に比べて酸化膜ＯＸ３がエッチングされにくいようなエッチング条件で、酸化膜ＯＸ３およびシリコン膜ＰＳ２をエッチバックすることが好ましい。すなわち、ステップＳ１４ｃでは、シリコン膜ＰＳ２のエッチング速度に比べて酸化膜ＯＸ３のエッチング速度が小さくなるようなエッチング条件で、酸化膜ＯＸ３およびシリコン膜ＰＳ２をエッチバックすることが好ましい。これにより、ステップＳ１４ｃのエッチバック工程で、酸化膜ＯＸ３がエッチング抑制膜として的確に機能することができるようになる。
【０１９８】
ステップＳ１４ａのエッチバック工程とステップＳ１４ｃのエッチバック工程とにより、シリコン膜ＰＳ２の全厚みがエッチバックされる。これにより、ステップＳ１４ｃのエッチバック工程を行うと、図３６に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの一方の側壁上に、絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成され、制御ゲート電極ＣＧの他方の側壁上に、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成され、それ以外の領域のシリコン膜ＰＳ２が除去される。ステップＳ１４ｃのエッチバック工程が終了すると、メモリセル領域１Ａにおいて、シリコンスペーサＳＰおよびメモリゲート電極ＭＧで覆われていない領域の絶縁膜ＭＺが露出される。
【０１９９】
このように、本実施の形態２では、シリコンスペーサＳＰおよびメモリゲート電極ＭＧを形成する工程（ステップＳ１４）は、酸化膜ＯＸ２およびシリコン膜ＰＳ２をエッチバックするステップＳ１４ａと、シリコン膜ＰＳ２の露出表面に酸化膜ＯＸ３を形成するステップＳ１４ｂと、酸化膜ＯＸ３およびシリコン膜ＰＳ２をエッチバックするステップＳ１４ｃと、を有している。
【０２００】
また、本実施の形態２では、ステップＳ１４ｂにおいて、酸化処理により酸化膜ＯＸ３を形成しているが、この酸化処理はプラズマ酸化が好ましい。これにより、薄い酸化膜ＯＸ３の形成膜厚を所望の膜厚に制御しやすくなるため、ステップＳ１４ｃのエッチバック工程でエッチング抑制膜として機能するのに相応しい膜厚の酸化膜ＯＸ３を、ステップＳ１４ｂでより的確に形成することができるようになる。また、ステップＳ１４ｂの酸化処理としてプラズマ酸化を用いれば、同じプラズマ処理装置を用いて、ステップＳ１４ａのエッチバック工程と、ステップＳ１４ｂの酸化工程と、ステップＳ１４ｃのエッチバック工程とを行うことも可能になる。このため、同じプラズマ処理装置の処理室（チャンバ）内に半導体基板ＳＢを配置したまま、ステップＳ１４ａのエッチバック工程と、ステップＳ１４ｂの酸化工程と、ステップＳ１４ｃのエッチバック工程とを行うこともできる。これにより、ステップＳ１４ａ，Ｓ１４ｂ，Ｓ１４ｃを行いやすくなり、ステップＳ１４ａ，Ｓ１４ｂ，Ｓ１４ｃを行うのに要する時間や手間を低減することができるため、半導体装置のスループットの向上や半導体装置の製造コストの低減を図ることができる。
【０２０１】
同じプラズマ処理装置の処理室（チャンバ）内に半導体基板ＳＢを配置したまま、ステップＳ１４ａのエッチバック工程と、ステップＳ１４ｂの酸化工程と、ステップＳ１４ｃのエッチバック工程とを行う場合は、ステップＳ１４ｂの酸化工程で使用するガスは、ステップＳ１４ａ，Ｓ１４ｃのエッチバック工程で使用するガスと相違している。ステップＳ１４ｂでは、酸素プラズマによる酸化処理を行い、エッチングが抑制されるようにする。
【０２０２】
つまり、本実施の形態２は、上記実施の形態１のステップＳ１４において、シリコン膜ＰＳ２をエッチバックしている途中で、エッチングを一旦停止し、シリコン膜ＰＳ２の露出表面を酸素プラズマで酸化して酸化膜ＯＸ３を形成してから、再度エッチバックを行う場合に対応している。言い換えると、上記実施の形態１のステップＳ１４において、シリコン膜ＰＳ２のエッチバックの途中で、シリコン膜ＰＳ２の表面に酸化膜ＯＸ３を形成したのが、本実施の形態３に対応している。
【０２０３】
他の工程は、本実施の形態２も上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０２０４】
上記実施の形態１では、ステップＳ１４で酸化膜ＯＸ２をエッチング抑制膜として用いてシリコン膜ＰＳ２をエッチバックすることにより、メモリゲート電極ＭＧを形成しているため、形成されるメモリゲート電極ＭＧの断面形状を矩形に近づけることができる。一方、本実施の形態２では、ステップＳ１４ａで酸化膜ＯＸ２をエッチング抑制膜として用いてシリコン膜ＰＳ２をエッチバックし、ステップＳ１４ｃで酸化膜ＯＸ３をエッチング抑制膜として用いてシリコン膜ＰＳ２をエッチバックすることにより、メモリゲート電極ＭＧを形成しているため、形成されるメモリゲート電極ＭＧの断面形状を矩形に近づけることができる。
【０２０５】
ここで、メモリゲート電極ＭＧの断面形状を矩形に近づけるためには、シリコン膜ＰＳ２をエッチバックする際のエッチング抑制膜は、ある程度厚みを確保する必要がある。しかしながら、シリコン膜ＰＳ２をエッチバックする際のエッチング抑制膜の厚みを厚くすると、メモリゲート電極ＭＧやシリコンスペーサＳＰとなる部分以外のシリコン膜ＰＳ２が局所的に残存し、シリコン膜ＰＳ２のエッチング残渣を生じてしまうリスクが増加する。
【０２０６】
それに対して、本実施の形態２では、シリコン膜ＰＳ２をエッチバックする際のエッチング抑制膜を、複数の膜、ここでは酸化膜ＯＸ２と酸化膜ＯＸ３とに担わせているため、酸化膜ＯＸ２，ＯＸ３のそれぞれの厚みを薄くすることができる。すなわち、本実施の形態２におけるステップＳ１３で形成した酸化膜ＯＸ２の厚み（形成膜厚）と、ステップＳ１４ｂで形成した酸化膜ＯＸ３の厚み（形成膜厚）との合計を、上記実施の形態１におけるステップＳ１３で形成した酸化膜ＯＸ２の厚み（形成膜厚）と同程度にすれば、メモリゲート電極ＭＧの断面形状を矩形にする効果は、ほぼ同程度になる。このため、本実施の形態２においてステップＳ１３で形成した酸化膜ＯＸ２の厚みは、上記実施の形態１においてステップＳ１３で形成した酸化膜ＯＸ２の厚みよりも薄くすることができる。また、本実施の形態２においてステップＳ１４ｂで形成した酸化膜ＯＸ３の厚みは、上記実施の形態１においてステップＳ１３で形成した酸化膜ＯＸ２の厚みよりも薄くすることができる。このため、本実施の形態２では、上記実施の形態１で得られる効果に加えて、更に、ステップＳ１４を終了した段階で、メモリゲート電極ＭＧやシリコンスペーサＳＰとなる部分以外のシリコン膜ＰＳ２が局所的に残存し、シリコン膜ＰＳ２のエッチング残渣を生じてしまうリスクを低減することができるという効果も得ることができる。従って、半導体装置の製造歩留まりを、更に向上させることができる。
【０２０７】
一方、上記実施の形態１の場合は、ステップＳ１４ｂの酸化工程を行わないで済み、ステップＳ１４におけるエッチバック工程は一度で済むため、半導体装置の製造工程数を抑制することができる。このため、半導体装置の製造時間を短縮し、スループットを向上させることができる。また、半導体装置の製造コストの低減も図ることができる。
【０２０８】
また、本実施の形態２では、ステップＳ１４ａのエッチバック工程の後に、ステップＳ１４ｂの酸化工程とステップＳ１４ｃのエッチバック工程とを１サイクル以上行うことができる。すなわち、図３２〜図３６の場合は、ステップＳ１４ａのエッチバック工程の後に、ステップＳ１４ｂの酸化工程とステップＳ１４ｃのエッチバック工程とを１サイクル行う場合について説明したが、他の形態として、ステップＳ１４ａのエッチバック工程の後に、ステップＳ１４ｂの酸化工程とステップＳ１４ｃのエッチバック工程とを２サイクル以上行うことも可能である。
【０２０９】
例えば、ステップＳ１４ｂの酸化工程とステップＳ１４ｃのエッチバック工程とを２サイクル行う場合は、次のようになる。
【０２１０】
すなわち、ステップＳ１４ａのエッチバック工程を行った後に、ステップＳ１４ｂで酸化処理を行ってシリコン膜ＰＳ２の露出表面に酸化膜ＯＸ３を形成してから、ステップＳ１４ｃで、酸化膜ＯＸ３とシリコン膜ＰＳ２とをエッチバックする。このときのステップＳ１４ｃを終了した段階では、シリコン膜ＰＳ２は層状に残存しており、メモリゲート電極ＭＧはまだ形成されておらず、絶縁膜ＭＺは露出されていない。それから、再度ステップＳ１４ｂで酸化処理を行ってシリコン膜ＰＳ２の露出表面に酸化膜（酸化膜ＯＸ３に相当）を形成してから、ステップＳ１４ｃで、その酸化膜（酸化膜ＯＸ３に相当）とシリコン膜ＰＳ２とをエッチバックする。これにより、上記図３６に示されるように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの一方の側壁上に、絶縁膜ＭＺを介してメモリゲート電極ＭＧが形成され、制御ゲート電極ＣＧの他方の側壁上に、絶縁膜ＭＺを介してシリコンスペーサＳＰが形成され、それ以外の領域のシリコン膜ＰＳ２が除去される。メモリセル領域１Ａにおいては、シリコンスペーサＳＰおよびメモリゲート電極ＭＧで覆われていない領域の絶縁膜ＭＺが露出されることになる。
【０２１１】
（実施の形態３）
図３７〜図５５は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
【０２１２】
上記実施の形態１では、不揮発性メモリのメモリセルは、絶縁膜（上記絶縁膜ＭＺに対応）中に電荷を蓄積するタイプのメモリセルであったが、本実施の形態３では、不揮発性メモリのメモリセルは、浮遊ゲート電極（後述のゲート電極ＣＧ２に対応）中に電荷を蓄積するタイプのメモリセルである。
【０２１３】
以下、本実施の形態３の半導体装置の製造工程について、図３７〜図５５を参照して説明する。ここでは、上記実施の形態１との相違点を中心に説明し、上記実施の形態１と同様の内容については、その繰り返しの説明は省略する。
【０２１４】
本実施の形態３においても、上記実施の形態１と同様に、上記ステップＳ１で半導体基板ＳＢを用意し、上記ステップＳ２で素子分離領域ＳＴを形成し、上記ステップＳ３でｐ型ウエルＰＷ１，ＰＷ２を形成して、上記図３の構造を得る。
【０２１５】
それから、本実施の形態３においては、上記ステップＳ４に相当する工程を行って、図３７に示されるように、メモリセル領域１Ａにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜（ゲート絶縁膜）ＧＦを介してゲート電極ＣＧ２を形成する。
【０２１６】
ステップＳ４において、上記実施の形態１では、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜（ゲート絶縁膜）ＧＦを介して制御ゲート電極ＣＧが形成された。それに対して、本実施の形態３では、上記ステップＳ４に相当する工程で、制御ゲート電極ＣＧの代わりにゲート電極ＣＧ２が形成され、このゲート電極ＣＧ２が、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜（ゲート絶縁膜）ＧＦを介して形成される。
【０２１７】
このステップＳ４の具体的手法が、本実施の形態３は上記実施の形態１と相違しており、その一例について、図３８〜図４２を参照して説明する。なお、図３８〜図４２に示されるのは、本実施の形態３におけるステップＳ４に相当する工程の一例であり、他の手法を用いることも可能であるため、メモリセル領域１Ａのみを図示し、周辺回路領域１Ｂの図示は省略している。
【０２１８】
まず、図３８に示されるように、半導体基板ＳＢの主面に、ゲート絶縁膜用の絶縁膜ＧＦを形成する。それから、半導体基板ＳＢの主面上に、すなわち絶縁膜ＧＦ上に、ゲート電極ＣＧ２形成用の導電膜としてシリコン膜（ドープトポリシリコン膜）ＰＳ１ａを形成する。それから、シリコン膜ＰＳ１ａ上に窒化シリコン膜などからなる絶縁膜ＺＦ１を形成してから、その絶縁膜ＺＦ１をフォトリソグラフィ法およびエッチング法を用いてパターニングする。それから、パターニングされた絶縁膜ＺＦ１の側壁上に、上記サイドウォールスペーサＳＷを形成するのと同様の手法により、側壁絶縁膜ＳＷ１を形成する。
【０２１９】
次に、図３９に示されるように、絶縁膜ＺＦ１および側壁絶縁膜ＳＷ１をエッチングマスクとして用いて、シリコン膜ＰＳ１ａおよび絶縁膜ＧＦをエッチングすることにより、絶縁膜ＺＦ１および側壁絶縁膜ＳＷ１で覆われない部分のシリコン膜ＰＳ１ａおよび絶縁膜ＧＦを除去する。これにより、シリコン膜ＰＳ１ａとシリコン膜ＰＳ１ａ上の側壁絶縁膜ＳＷ１および絶縁膜ＺＦ１とからなる積層体ＬＭが形成される。それから、積層体ＬＭの側壁（シリコン膜ＰＳ１ａの側面と側壁絶縁膜ＳＷ１の側面とで構成される側壁）上に、上記サイドウォールスペーサＳＷを形成するのと同様の手法により、側壁絶縁膜ＳＷ２を形成する。それから、イオン注入法により、ｎ型半導体領域ＳＤ４を半導体基板ＳＢ（ｐ型ウエルＰＷ１）に形成する。ｎ型半導体領域ＳＤ４は、ソースまたはドレイン用の半導体領域であり、ここでは、ソース用の半導体領域として機能することができる。
【０２２０】
ｎ型半導体領域ＳＤ４は、積層体ＬＭと、その積層体ＬＭの側壁上の側壁絶縁膜ＳＷ２とをマスク（イオン注入阻止マスク）として用いて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）にイオン注入法でｎ型不純物を導入することにより、形成することができる。平面視において、ｎ型半導体領域ＳＤ４は、隣り合う積層体ＬＭの間に形成される。他の形態として、シリコン膜ＰＳ１ａをエッチングした後でかつ側壁絶縁膜ＳＷ２を形成する前に、イオン注入によりｎ型半導体領域ＳＤ４を形成することも可能であり、あるいは、側壁絶縁膜ＳＷ１を形成した後でかつシリコン膜ＰＳ１ａをエッチングする前に、イオン注入によりｎ型半導体領域ＳＤ４を形成することも可能である。
【０２２１】
次に、図４０に示されるように、隣り合う積層体ＬＭの間に、シリコンプラグＰＧＳを形成する。シリコンプラグＰＧＳは、積層体ＬＭの側壁に側壁絶縁膜ＳＷ２を介して隣接している。例えば、半導体基板ＳＢの主面上に、積層体ＬＭを覆い、かつ、隣り合う積層体ＬＭの間を埋めるように、シリコンプラグＰＧＳ用のシリコン膜（好ましくはドープトポリシリコン膜）を形成してから、そのシリコン膜をエッチバックすることにより、シリコンプラグＰＧＳを形成することができる。シリコンプラグＰＧＳは、ｎ型半導体領域ＳＤ４上に形成され、シリコンプラグＰＧＳの下面がｎ型半導体領域ＳＤ４の上面に接することで、シリコンプラグＰＧＳとｎ型半導体領域ＳＤ４とが電気的に接続されている。
【０２２２】
次に、図４１に示されるように、積層体ＬＭを構成している絶縁膜ＺＦ１をエッチングにより除去してから、絶縁膜ＺＦ１を除去したことで露出したシリコン膜ＰＳ１ａをエッチングにより除去する。この際、側壁絶縁膜ＳＷ１の下にシリコン膜ＰＳ１ａが残存し、この側壁絶縁膜ＳＷ１の下に残存するシリコン膜ＰＳ１ａにより、ゲート電極ＣＧ２が形成される。このため、この段階では、平面視において、ゲート電極ＣＧ２の平面形状と、側壁絶縁膜ＳＷ１の平面形状とは、ほぼ一致している。
【０２２３】
次に、図４２に示されるように、側壁絶縁膜ＳＷ１を等方性エッチングする。この際、側壁絶縁膜ＳＷ１の全部をエッチングして除去するのではなく、側壁絶縁膜ＳＷ１の一部をエッチングするため、エッチングを終了しても、寸法が縮小された側壁絶縁膜ＳＷ１が残存することになる。すなわち、この等方性エッチングの直前の段階における側壁絶縁膜ＳＷ１の寸法に比べて、この等方性エッチングを行った直後の段階における側壁絶縁膜ＳＷ１の寸法は、小さくなっている。また、この等方性エッチングにおいては、側壁絶縁膜ＳＷ１は、側壁絶縁膜ＳＷ２を介してシリコンプラグＰＧＳに隣接する側の側面は、側壁絶縁膜ＳＷ２で覆われていたため、エッチングされず、それとは反対側の側面が、サイドエッチングされる。このため、この等方性エッチングを行った後の段階では、平面視において、側壁絶縁膜ＳＷ１の平面形状は、ゲート電極ＣＧ２の平面形状よりも小さくなっている。従って、ゲート電極ＣＧ２の上面のうち、ｎ型半導体領域ＳＤ４側（ソース側）の領域は、側壁絶縁膜ＳＷ１で覆われているが、それとは反対側の領域は、側壁絶縁膜ＳＷ１で覆われずに露出されている。このため、ゲート電極ＣＧ２の上面角部ＫＤとその近傍領域も、側壁絶縁膜ＳＷ１で覆われずに露出されている。ここで、ゲート電極ＣＧ２の上面角部ＫＤは、ゲート電極ＣＧ２において、ｎ型半導体領域ＳＤ４から遠い側の上面角部に対応している。ゲート電極ＣＧ２の下に残存する絶縁膜ＧＦが、ゲート絶縁膜となる。
【０２２４】
このようにして、図４２の構造がメモリセル領域１Ａに形成され、従って、上記図３７の構造が得られる。上記図３７のメモリセル領域１Ａの構造は、図４２の構造に対応している。
【０２２５】
このようにして、ステップＳ４に相当する工程が行われて、上記図３７および図４２に示されるように、メモリセル領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜（ゲート絶縁膜）ＧＦを介してゲート電極ＣＧ２が形成される。
【０２２６】
また、本実施の形態３の場合は、この段階で、ｎ型半導体領域ＳＤ４と、そのｎ型半導体領域ＳＤ４上に配置されてｎ型半導体領域ＳＤ４に電気的に接続されたシリコンプラグＰＧＳとが形成されている。ゲート電極ＣＧ２は、側壁絶縁膜ＳＷ２を介してシリコンプラグＰＧＳと隣接している。
【０２２７】
なお、図３７〜図５５では、メモリセル領域１Ａにおいて、ソース領域（ここではｎ型半導体領域ＳＤ４）を共有する２つのメモリセルが形成される様子が、示されている。このため、シリコンプラグＰＧＳは、ソース用のｎ型半導体領域ＳＤ４を間に挟んで隣り合うメモリセルのゲート電極ＣＧ２の間に配置されている。
【０２２８】
以降の工程は、上記実施の形態１のステップＳ５以降の工程と類似している。
【０２２９】
すなわち、本実施の形態３においても、上記ステップＳ５に相当する工程を行って、図４３に示されるように、半導体基板ＳＢの主面（表面）上とゲート電極ＣＧ２の露出表面（側面と側壁絶縁膜ＳＷ１で覆われない部分の上面）上とに、ゲート絶縁膜用の絶縁膜ＭＺ４を形成する。このため、絶縁膜ＭＺ４は、半導体基板ＳＢ上に、ゲート電極ＣＧ２、側壁絶縁膜ＳＷ１およびシリコンプラグＰＧＳを覆うように形成される。なお、側壁絶縁膜ＳＷ１の表面上や素子分離領域ＳＴ上には、絶縁膜ＭＺ４が形成されない場合もあり得る。
【０２３０】
上記実施の形態１では、ステップＳ５で絶縁膜ＭＺを形成したが、本実施の形態３の場合は、ステップＳ５に相当する工程で、絶縁膜ＭＺの代わりに絶縁膜ＭＺ４を形成している。上記実施の形態１の場合は、絶縁膜ＭＺは、電荷蓄積部を有する絶縁膜であったが、本実施の形態３の場合は、電荷蓄積機能を有するのはゲート電極ＣＧ２であるため、絶縁膜ＭＺ４は電荷蓄積部を有しておらず、従って、トラップ性絶縁膜ではない。このため、絶縁膜ＭＺ４は、単層の絶縁膜を用いることができ、例えば酸化シリコン膜を用いることができる。絶縁膜ＭＺ４を構成する酸化シリコン膜は、例えば熱酸法化あるいはＣＶＤ法を用いて形成することができる。
【０２３１】
次に、上記ステップＳ６に相当する工程を行って、図４３に示されるように、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＭＺ４上に、メモリセル領域１Ａにおいてはゲート電極ＣＧ２およびシリコンプラグＰＧＳを覆うように、ゲート電極ＭＧ２形成用の導電膜としてシリコン膜ＰＳ２を形成する。但し、上記実施の形態１では、シリコン膜ＰＳ２は、メモリセルのメモリゲート電極ＭＧ形成用の膜（導電膜）であったが、本実施の形態３の場合は、シリコン膜ＰＳ２は、メモリセルのゲート電極ＭＧ２形成用の膜（導電膜）である。
【０２３２】
このように、ステップＳ５およびステップＳ６に相当する工程を行うことにより、半導体基板ＳＢ上に、ゲート電極ＣＧ２およびシリコンプラグＰＧＳを覆うように、絶縁膜ＭＺ４を介してメモリセルのゲート電極ＭＧ２用の導電膜（ここではシリコン膜ＰＳ２）が形成される。
【０２３３】
次に、上記ステップＳ７に相当する工程を行う。すなわち、図４３に示されるように、上記実施の形態１と同様のフォトレジストパターンＲＰ１を形成してから、このフォトレジストパターンＲＰ１をエッチングマスクとして用いて、周辺回路領域１Ｂのシリコン膜ＰＳ２および絶縁膜ＭＺ４をエッチングして除去する。その後、フォトレジストパターンＲＰ１を除去し、図４４にはこの段階が示されている。
【０２３４】
このように、ステップＳ７に相当する工程で、周辺回路領域１Ｂのシリコン膜ＰＳ２および絶縁膜ＭＺ４を除去し、メモリセル領域１Ａのシリコン膜ＰＳ２および絶縁膜ＭＺ４を残存させる。
【０２３５】
次に、上記ステップＳ８に相当する工程を行うが、これについては、上記実施の形態１とほぼ同様である。すなわち、図４５に示されるように、シリコン膜ＰＳ２の表面と、周辺回路領域１Ｂの半導体基板ＳＢの主面（ｐ型ウエルＰＷ２の表面）とに、絶縁膜ＯＸ１を形成する。
【０２３６】
次に、上記ステップＳ９に相当する工程を行うが、これについては、上記実施の形態１とほぼ同様である。すなわち、図４５に示されるように、半導体基板ＳＢの主面全面上に、すなわち絶縁膜ＯＸ１上に、ゲート電極ＧＥ形成用の導電膜としてシリコン膜ＰＳ３を形成する。
【０２３７】
このように、ステップＳ８に相当する工程およびステップＳ９に相当する工程を行うことにより、メモリセル領域１Ａのシリコン膜ＰＳ２上と、周辺回路領域１Ｂの半導体基板ＳＢ上とに、絶縁膜ＯＸ１を介してＭＩＳＦＥＴのゲート電極ＧＥ用の導電膜（ここではシリコン膜ＰＳ３）が形成される。
【０２３８】
次に、上記ステップＳ１０に相当する工程を行うが、これについては、上記実施の形態１とほぼ同様である。すなわち、図４５に示されるように、上記実施の形態１と同様のフォトレジストパターンＲＰ２を形成してから、図４６に示されるように、このフォトレジストパターンＲＰ２をエッチングマスクとして用いて、異方性エッチング技術により、シリコン膜ＰＳ３をエッチングすることにより、ゲート電極ＧＥを形成する。この段階では、上記実施の形態１と同様に、シリコン膜ＰＳ２の段差部ＤＳに絶縁膜ＯＸ１を介して隣接する位置に、シリコン膜ＰＳ３の一部が残存部ＰＳ３ａとして残存している。
【０２３９】
次に、上記ステップＳ１１に相当する工程を行うが、これについては、上記実施の形態１とほぼ同様である。すなわち、図４７に示されるように、上記実施の形態１と同様のフォトレジストパターンＲＰ３を形成してから、このフォトレジストパターンＲＰ３をエッチングマスクとして用いて等方性エッチングを行うことにより、図４８に示されるように、メモリセル領域１Ａにおけるシリコン膜ＰＳ３の残存部ＰＳ３ａをエッチングして除去する。
【０２４０】
次に、上記ステップＳ１２に相当する工程を行うが、これについては、上記実施の形態１とほぼ同様である。すなわち、フォトレジストパターンＲＰ３をエッチングマスクとして用いて、メモリセル領域１Ａの絶縁膜ＯＸ１をエッチングして除去する。図４８には、この段階が示されている。
【０２４１】
次に、上記ステップＳ１３に相当する工程を行うが、これについては、上記実施の形態１とほぼ同様である。すなわち、図４９に示されるように、シリコン膜ＰＳ２の表面を酸化することにより、シリコン膜ＰＳ２の表面に、絶縁膜として酸化膜ＯＸ２を形成する。
【０２４２】
次に、上記ステップＳ１４に相当する工程を行うが、これについては、上記実施の形態１とほぼ同様である。すなわち、図５０に示されるように、上記実施の形態１と同様のフォトレジストパターンＲＰ４を形成してから、図５１に示されるように、異方性エッチング技術により、酸化膜ＯＸ２とシリコン膜ＰＳ２とをエッチバックすることにより、ゲート電極ＭＧ２を形成する。ゲート電極ＭＧ２は、ゲート電極ＣＧ２の一方の側壁（側壁絶縁膜ＳＷ２を介してシリコンプラグＰＧＳと隣接する側とは反対側の側壁）上に、絶縁膜ＭＺ４を介して残存するシリコン膜ＰＳ２からなる。ゲート電極ＭＧ２は、絶縁膜ＭＺ４上に、ゲート電極ＣＧ２と絶縁膜ＭＺ４を介して隣り合うように形成される。その後、フォトレジストパターンＲＰ４は除去される。
【０２４３】
ゲート電極ＭＧ２は、絶縁膜ＭＺ４を介してゲート電極ＣＧ２と隣接している。ゲート電極ＣＧ２の両側壁のうち、ソース側（ｎ型半導体領域ＳＤ４側）の側壁は、側壁絶縁膜ＳＷ２を介してシリコンプラグＰＧＳと隣接し、それとは反対側の側壁は、絶縁膜ＭＺ４を介してゲート電極ＭＧ２と隣接している。
【０２４４】
なお、上記実施の形態１では、制御ゲート電極ＣＧの一方の側壁側にメモリゲート電極ＭＧが形成され、他方の側壁側にシリコンスペーサＳＰが形成された。一方、本実施の形態３では、ゲート電極ＣＧ２のソース側には側壁絶縁膜ＳＷ２を介してシリコンプラグＰＧＳが存在しているため、メモリゲート電極ＭＧに相当するゲート電極ＭＧ２は形成されるが、シリコンスペーサＳＰに相当するものは形成されない。このため、本実施の形態３では、上記ステップＳ１５（シリコンスペーサＳＰ除去工程）を行う必要はない。
【０２４５】
次に、上記ステップＳ１６に相当する工程を行って、図５２に示されるように、絶縁膜ＭＺ４のうち、ゲート電極ＭＧ２で覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。ここで除去するのは、上記実施の形態１の場合は絶縁膜ＭＺであったが、本実施の形態３の場合は絶縁膜ＭＺ４である。
【０２４６】
このようにして、ゲート電極ＣＧ２と絶縁膜ＭＺ４を介して隣り合うように、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に絶縁膜ＭＺ４を介してゲート電極ＭＧ２が形成される。ゲート電極ＣＧ２およびゲート電極ＭＧ２は、不揮発性メモリのメモリセルを構成するゲート電極である。
【０２４７】
次に、上記ステップＳ１７に相当する工程を行って、図５３に示されるように、ｎ-型半導体領域（ｎ型不純物拡散層、エクステンション領域、ＬＤＤ領域）ＥＸ３，ＥＸ５を、イオン注入法を用いて形成する。周辺回路領域１Ｂのｎ-型半導体領域ＥＸ３については、上記実施の形態１と同様である。メモリセル領域１Ａにおいて、ｎ-型半導体領域ＥＸ５は、ゲート電極ＭＧ２がマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＭＧ２の側壁（絶縁膜ＭＺ４を介してゲート電極ＣＧ２に隣接している側とは反対側の側壁）に自己整合して形成される。
【０２４８】
次に、上記ステップＳ１８に相当する工程を行って、図５３に示されるように、サイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、周辺回路領域１Ｂにおいては、ゲート電極ＧＥの両側壁上に形成され、メモリセル領域１Ａにおいては、ゲート電極ＭＧ２の一方の側壁（絶縁膜ＭＺ４を介してゲート電極ＣＧ２に隣接している側とは反対側の側壁）上に形成される。
【０２４９】
次に、上記ステップＳ１９に相当する工程を行って、図５３に示されるように、ｎ+型半導体領域（ｎ型不純物拡散層、ソース・ドレイン領域）ＳＤ３，ＳＤ５を、イオン注入法を用いて形成する。周辺回路領域１Ｂのｎ+型半導体領域ＳＤ３については、上記実施の形態１と同様である。メモリセル領域１Ａにおいて、ｎ+型半導体領域ＳＤ５は、ゲート電極ＭＧ２およびその側壁上のサイドウォールスペーサＳＷがマスク（イオン注入阻止マスク）として機能することにより、ゲート電極ＭＧ２の側壁（絶縁膜ＭＺ４を介してゲート電極ＣＧ２に隣接している側とは反対側の側壁）上のサイドウォールスペーサＳＷに自己整合して形成される。ｎ+型半導体領域ＳＤ５は、ｎ-型半導体領域ＥＸ５よりも不純物濃度が高くかつ接合深さが深い。ｎ-型半導体領域ＥＸ５およびｎ+型半導体領域ＳＤ５により、メモリセルのソースまたはドレイン用の半導体領域が形成される。メモリセルのソース用の半導体領域とドレイン用の半導体領域のうちの一方は、ｎ型半導体領域ＳＤ４により形成され、他方は、ｎ-型半導体領域ＥＸ５およびｎ+型半導体領域ＳＤ５により形成されるが、ここでは、ｎ型半導体領域ＳＤ４がソース用の半導体領域として機能し、ｎ-型半導体領域ＥＸ５およびｎ+型半導体領域ＳＤ５がドレイン用の半導体領域として機能することができる。
【０２５０】
次に、上記ステップＳ２０に相当する活性化アニール工程を行うが、これについては、上記実施の形態１とほぼ同様である。
【０２５１】
このようにして、図５３に示されるように、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣ２が形成され、周辺回路領域１ＢにＭＩＳＦＥＴが形成される。
【０２５２】
次に、図５４に示されるように、必要に応じて、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、サリサイドプロセスを行うことによって、ゲート電極ＭＧ２、ゲート電極ＧＥ、ｎ+型半導体領域ＳＤ３、ｎ+型半導体領域ＳＤ５およびシリコンプラグＰＧＳの各上部に形成することができる。
【０２５３】
次に、図５５に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＣＧ２、ゲート電極ＭＧ２、ゲート電極ＧＥ、シリコンプラグＰＧＳおよびサイドウォールスペーサＳＷを覆うように、上記実施の形態１と同様に、層間絶縁膜ＩＬ１を形成する。それから、上記実施の形態１と同様に、層間絶縁膜ＩＬ１にコンタクトホールを形成し、コンタクトホール内にプラグＰＧを形成する。但し、本実施の形態３では、ゲート電極ＭＧ２上と、ゲート電極ＧＥ上と、シリコンプラグＰＧＳ上と、ｎ+型半導体領域ＳＤ３上と、ｎ+型半導体領域ＳＤ５上とに、それぞれプラグＰＧを形成するが、ゲート電極ＣＧ２上にはプラグＰＧは形成しない。すなわち、ゲート電極ＣＧ２に電気的に接続されるプラグＰＧや配線Ｍ１は形成せずに、ゲート電極ＣＧ２は浮遊電位とする。ゲート電極ＣＧ２は、電荷蓄積用の浮遊ゲート電極（フローティングゲート電極）である。
【０２５４】
次に、図５５に示されるように、上記実施の形態１と同様に、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ１上に、絶縁膜ＩＬ２および配線Ｍ１を形成する。
【０２５５】
このようにして、本実施の形態３の半導体装置が製造される。
【０２５６】
製造された半導体装置における不揮発性メモリのメモリセルの構造について、簡単に説明する。
【０２５７】
不揮発性メモリのメモリセルは、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソース用の半導体領域（ｎ型半導体領域ＳＤ４）およびドレイン用の半導体領域（ｎ-型半導体領域ＥＸ５およびｎ+型半導体領域ＳＤ５）と、ソース用の半導体領域とドレイン用の半導体領域との間の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されたゲート電極ＣＧ２およびゲート電極ＭＧ２を有している。但し、ゲート電極ＣＧ２は絶縁膜ＧＦを介し、ゲート電極ＭＧ２は絶縁膜ＭＺ４を介して、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に形成されている。また、ゲート電極ＣＧ２，ＭＧ２のうち、ゲート電極ＣＧ２がソース側（ｎ型半導体領域ＳＤ４側）に位置し、ゲート電極ＭＧ２がドレイン側（ｎ-型半導体領域ＥＸ５およびｎ+型半導体領域ＳＤ５側）に位置している。ゲート電極ＭＧ２とゲート電極ＣＧ２とは、間に絶縁膜ＭＺ４を介在して互いに隣り合っている。絶縁膜ＭＺ４は、ゲート電極ＭＧ２と半導体基板ＳＢ（ｐ型ウエルＰＷ１）の間の領域と、ゲート電極ＭＧ２とゲート電極ＣＧ２の間の領域の、両領域にわたって延在している。
【０２５８】
ゲート電極ＭＧ２には、配線Ｍ１およびプラグＰＧを介して、所望の電圧が印加できるようになっている。また、ｎ+型半導体領域ＳＤ５には、配線Ｍ１およびプラグＰＧを介して、所望の電圧が印加できるようになっている。また、ｎ型半導体領域ＳＤ４には、配線Ｍ１、プラグＰＧおよびシリコンプラグＰＧＳを介して、所望の電圧が印加できるようになっている。一方、ゲート電極ＣＧ２には、プラグＰＧや配線Ｍ１は接続されておらず、周囲を絶縁膜（ここでは絶縁膜ＧＦ、絶縁膜ＭＺ４、側壁絶縁膜ＳＷ１および側壁絶縁膜ＳＷ２）で囲まれており、浮遊電位となっている。ゲート電極ＣＧ２は、電荷蓄積用の浮遊ゲート電極であり、ゲート電極ＣＧ２に電荷が蓄積されることで、情報が記憶される。ゲート電極ＭＧ２は、制御用のゲート電極である。
【０２５９】
ゲート電極ＭＧ２は、ゲート電極ＣＧ２の上面の一部（側壁絶縁膜ＳＷ１で覆われていない部分のゲート電極ＣＧ２の上面）を覆っている。別の見方をすると、ゲート電極ＭＧ２の一部は、ゲート電極ＣＧ２上に乗り上げている。但し、ゲート電極ＭＧ２とゲート電極ＣＧ２とは互いに接しておらず、間に絶縁膜ＭＺ４が介在している。このため、ゲート電極ＣＧ２の上面角部ＫＤ（図４２参照）およびその近傍は絶縁膜ＭＺ４を介してゲート電極ＭＧ２で覆われており、ゲート電極ＣＧ２の上面角部ＫＤ（図４２参照）は、絶縁膜ＭＺ４を介してゲート電極ＭＧ２と対向している。このため、消去動作時には、このゲート電極ＣＧ２の上面角部ＫＤから、絶縁膜ＭＺ４をトンネリングして、ゲート電極ＣＧ２に電子を移動させやすくなっている。
【０２６０】
次に、本実施の形態の不揮発性メモリの動作例について簡単に説明する。
【０２６１】
書込み動作時は、ソース・ドレイン間（ｎ型半導体領域ＳＤ４とｎ+型半導体領域ＳＤ５との間）に高電圧を印加し、発生したホットエレクトロンを、ゲート電極ＣＧ２に注入する。注入されたホットエレクトロン（電子）は、ゲート電極ＣＧ２に中に蓄積され、メモリセルは書き込み状態になる。消去動作時は、ゲート電極ＭＧ２に高電圧（正の高電圧）を印加し、ゲート電極ＣＧ２中に蓄積されている電子を、絶縁膜ＭＺ４をトンネリングさせて、ゲート電極ＭＧ２に移動させる（引き抜く）。これにより、メモリセルは消去状態になる。読み出し動作時は、書込み状態（ゲート電極ＣＧ２に電子が蓄積されている状態）と消去状態（ゲート電極ＣＧ２に電子がほとんど蓄積されていない状態）とで、しきい値電圧が変わることを利用し、書込み状態と消去状態とを判別することができる。
【０２６２】
また、上記実施の形態２の技術を、本実施の形態３に適用することもできる。
【０２６３】
上述したように、ステップＳ５以降の工程は、本実施の形態３も、上記実施の形態１と類似している。このため、上述した上記実施の形態１の特徴は、本実施の形態３も有している。このため、本実施の形態３においても、ステップＳ８に相当する工程で絶縁膜ＯＸ１を形成した段階では、絶縁膜ＯＸ１の厚みはほぼ均一であっても、その後の種々の工程で、メモリセル領域１Ａにおいて、絶縁膜ＯＸ１の一部がエッチングされてしまい、絶縁膜ＯＸ１の厚みが不均一になってしまう。しかしながら、上記実施の形態１と同様に、本実施の形態３においても、その不均一な膜厚の絶縁膜ＯＸ１はステップＳ１２に相当する工程で除去し、ステップＳ１３に相当する工程で酸化膜ＯＸ２を形成してから、ステップＳ１４に相当するエッチバック工程を行っている。このため、本実施の形態３においても、形成されたゲート電極ＭＧ２の肩部の高さが低くなることを抑制または防止することができ、ゲート電極ＭＧ２の断面形状を、ゲート電極として相応しい形状（矩形に近い形状）に近づけることができる。すなわち、形成されたゲート電極ＭＧ２の側面（絶縁膜ＭＺ４を介してゲート電極ＣＧ２に隣接する側とは反対側の側面）を、半導体基板ＳＢの主面と略垂直にすることができる。これにより、例えば、ｎ-型半導体領域ＥＸ５を形成するためのイオン注入工程や、ｎ+型半導体領域ＳＤ５を形成するためのイオン注入工程で、注入する不純物イオンがゲート電極ＭＧ２を突き抜けてしまうのを、より的確に抑制または防止することができるようになる。また、ｎ-型半導体領域ＥＸ５やｎ+型半導体領域ＳＤ５をより的確に形成することができるようになる。従って、半導体装置の信頼性や性能を向上させることができる。
【０２６４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２６５】
１Ａ  メモリセル領域
１Ｂ  周辺回路領域
ＣＧ  制御ゲート電極
ＭＺ  絶縁膜
ＯＸ１  絶縁膜
ＯＸ２  酸化膜
ＰＳ２，ＰＳ３  シリコン膜
ＳＢ  半導体基板
【図１】
2016157728.tif 000003
【図２】
2016157728.tif 000004
【図３】
2016157728.tif 000005
【図４】
2016157728.tif 000006
【図５】
2016157728.tif 000007
【図６】
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【図７】
2016157728.tif 000009
【図８】
2016157728.tif 000010
【図９】
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【図１０】
2016157728.tif 000012
【図１１】
2016157728.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2016157728.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
2016157728.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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