(57)【要約】【課題】Ｃｕピラーを用いるフリップチップ実装において、信頼性の高いフリップチップ実装技術を提供する。【解決手段】Ｃｕピラーを介して実装基板と接続する半導体装置において、Ｃｕピラーを下層から順にピラー層、バリア層、バンプの積層構造とし、バンプをバリア層よりも小さく形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体チップの主面側に形成された端子パッドと、
前記端子パッド上に当該端子パッドと電気的に接続して形成されたピラー層と、
前記ピラー層上に当該ピラー層と電気的に接続して形成されたバリア層と、
前記バリア層上に当該バリア層と電気的に接続して形成されたバンプと、を備え、
前記バンプが前記バリア層よりも小さい半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記バリア層の表面は前記ピラー層の表面に比べて半田の濡れ性が低い半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記半導体装置の横断面において、前記バンプの幅が前記バリア層の幅よりも小さい半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記ピラー層の幅が前記バリア層の幅と略同一である半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記ピラー層の幅が前記バリア層の幅よりも大きい半導体装置。
【請求項６】
請求項３に記載の半導体装置であって、
前記ピラー層の幅が前記バリア層の幅よりも小さい半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記半導体チップの主面側を平面視した際、前記バリア層および前記バンプは略円形状であり、
前記バンプの直径が前記バリア層の直径よりも小さい半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記半導体チップの主面側を平面視した際、前記ピラー層は略円形状であり、
前記ピラー層の直径が前記バリア層の直径と略同一である半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記半導体チップの主面側を平面視した際、前記ピラー層は略円形状であり、
前記ピラー層の直径が前記バリア層の直径よりも大きい半導体装置。
【請求項１０】
請求項７に記載の半導体であって、
前記半導体チップの主面側を平面視した際、前記ピラー層は略円形状であり、
前記ピラー層の直径が前記バリア層の直径よりも小さい半導体装置。
【請求項１１】
請求項１に記載の半導体装置であって、
前記ピラー層はＣｕを主成分とする材料からなり、
前記バリア層はＮｉを主成分とする材料からなり、
前記バンプはＳｎＡｇを主成分とする材料からなる半導体装置。
【請求項１２】
（ａ）半導体基板の主面側に形成された端子パッド上にレジスト膜を塗布する工程、
（ｂ）フォトリソグラフィにより、底部に前記端子パッドが露出する開口を前記レジスト膜に形成する工程、
（ｃ）電界めっきにより、前記開口内に下層から順にＣｕ膜、Ｎｉ膜、ＳｎＡｇ膜を形成する工程、
（ｄ）アッシングにより、前記レジスト膜を除去する工程、
（ｅ）前記ＳｎＡｇ膜の表面をウェットエッチングする工程、
を有する半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記（ｅ）工程において、希フッ酸を用いてウェットエッチングを行う半導体装置の製造方法。
【請求項１４】
（ａ）半導体基板の主面側に形成された端子パッド上に第１のレジスト膜を塗布する工程、
（ｂ）フォトリソグラフィにより、底部に前記端子パッドが露出する第１の開口を前記第１のレジスト膜に形成する工程、
（ｃ）電界めっきにより、前記第１の開口内に下層から順にＣｕ膜、Ｎｉ膜を形成する工程、
（ｄ）アッシングにより、前記第１のレジスト膜を除去する工程、
（ｅ）前記端子パッドおよび前記Ｃｕ膜、前記Ｎｉ膜上に第２のレジスト膜を塗布する工程、
（ｆ）フォトリソグラフィにより、底部に前記Ｎｉ膜が露出する第２の開口を前記第２のレジスト膜に形成する工程、
（ｇ）電界めっきにより、前記２の開口内にＳｎＡｇ膜を形成する工程、
（ｈ）アッシングにより、前記第２のレジスト膜を除去する工程、
を有する半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記第２の開口径は前記第１の開口径よりも小さい半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、狭ピッチ向けフリップチップ実装に関する。
【背景技術】
【０００２】
近年、小型かつ高性能な電子機器の普及に伴い、機器内部における半導体パッケージング技術が重要となり、半導体チップと実装基板との接続技術向上が大きな課題となっている。
【０００３】
半導体チップの高集積化による接続端子数の増大や電極パッドの狭ピッチ化に対応する技術のひとつとして、Ｃｕピラーを用いたフリップチップ（Ｆｌｉｐ−Ｃｈｉｐ）実装技術の開発が進められている。
【０００４】
Ｃｕピラーは半導体チップの端子パッド上にめっき工法を用いて銅（Ｃｕ）の柱（ピラー）を形成し、実装基板と接続するため、狭ピッチにも対応可能であり、材質にＣｕを用いることからＡｕやはんだに比べて大電流対応が可能である。
【０００５】
本技術分野の背景技術として、特許文献１のような技術がある。特許文献１には、「はんだバンプの半導体基板から最も離れた部分の径（トップ径）と当該はんだバンプの底辺の径（ボトム径）との比が１：１〜１：４である半導体装置」が開示されている。
【０００６】
また、特許文献２には、「半田端子と接する端部における保護膜の表面と平行な第１の断面における断面積が、保護膜の表面と同一平面に位置する第２の断面における断面積よりも大きい形状を有する半導体装置の接続端子」が開示されている。
【０００７】
また、特許文献３には、「ピラー部の上端面と、上端面に接する側面とが成す角が鋭角である半導体チップ」が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１２−６９７０４号公報
【特許文献２】特開２０１３−１８７３５３号公報
【特許文献３】特開２０１４−１７９３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、Ｃｕピラーを用いたフリップチップ実装においては、次のような課題がある。
【００１０】
はんだにより半導体チップを実装基板に接合する場合、熱膨張係数の違いにより半導体チップのはんだと実装基板のはんだは外周部で横方向に動き、はんだがＣｕピラーのバリア層を超えてピラー層の側壁に付着し、はんだが横に張り出すことでショートマージンの低下を引き起こす恐れがある。
【００１１】
また、はんだがピラー層に沿って進む、いわゆるピラー側壁の濡れ上がりにより、はんだがチップ表面に到達した場合、はんだとＣｕピラーが合金化して半導体チップとＣｕピラーとの密着性が低下し、半導体装置の信頼性低下を引き起こす。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態によれば、Ｃｕピラーを介して実装基板と接続する半導体装置において、Ｃｕピラーを下層から順にピラー層、バリア層、バンプの積層構造とし、バンプをバリア層よりも小さく形成する。
【発明の効果】
【００１４】
前記一実施の形態によれば、Ｃｕピラーを用いるフリップチップ実装において、信頼性の高いフリップチップ実装が可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る半導体装置の概略構成図である。
【図２】図１におけるＡ−Ａ’部断面図である。
【図３】本発明の一実施形態に係る半導体ペレットの平面図である。
【図４】図３におけるＣ−Ｃ’部断面図である。
【図５】図２におけるＢ部拡大断面図である。
【図６】本発明の一実施形態に係る電極端子を示す断面図である。
【図７】本発明の一実施形態に係る電極端子を示す平面図である。
【図８】本発明の一実施形態に係る半導体ペレットの平面図である。
【図９】図８におけるＤ−Ｄ’部断面図である。
【図１０Ａ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１０Ｂ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１０Ｃ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１０Ｄ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１１Ａ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１１Ｂ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１１Ｃ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１１Ｄ】本発明の一実施形態に係る半導体装置の製造工程の一部を示す断面図である。
【図１２】本発明の一実施形態に係る電極端子を示す断面図である。
【図１３】本発明の一実施形態に係る電極端子を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
【実施例１】
【００１７】
図１乃至図７を用いて、本実施例におけるＣｕピラーを用いたフリップチップ実装について説明する。図１および図２はフリップチップ構造を採用する半導体装置の概略構成図である。図１は半導体装置の平面図を示し、図２は図１におけるＡ−Ａ’部断面を示している。図３は図１における半導体ペレットＰの拡大図であり、図４は図３におけるＣ−Ｃ’部断面を示している。図５は図２におけるＢ部拡大断面を示している。また、図６は図４における電極端子ＺＺの横断面図であり、図７は半導体ペレットＰを主面側から見た際の電極端子ＺＺの平面図である。
【００１８】
図１および図２に示すように、本実施例の半導体装置は、実装基板であるベース基板Ｓに電極端子ＺＺを介して半導体ペレットＰが実装されている。ベース基板Ｓの主面および半導体ペレットＰの主面は互いに対向しており、半導体ペレットＰの主面側に形成された電極端子ＺＺとベース基板Ｓの主面とを接合することにより、半導体ペレットＰがベース基板Ｓに搭載されている。
【００１９】
図３および図４に示すように、電極端子ＺＺは半導体ペレットＰの主面側に互いに隣接して複数設けられている。図３は電極端子ＺＺが半導体ペレットＰに行列状に高密度で形成されている例である。上述したように、半導体チップの高集積化に伴い電極パッドの狭ピッチ化が進み、図３のように隣接する電極端子ＺＺ同士の距離は短くなっている。そのため、従来の方法により電極端子ＺＺとベース基板Ｓをはんだで接合しようとすると、はんだがはみ出し、隣り合う電極端子ＺＺ同士がショートしてしまう恐れがある。
【００２０】
また、半導体ペレットＰとベース基板Ｓは、その基材の違いにより熱膨張係数が異なるため、実装時の加熱により横方向に互いの位置がずれてしまい、やはり隣り合う電極端子ＺＺがショートしてしまう恐れがある。
【００２１】
そこで、本実施例のフリップチップ実装では、図５に示すように半導体ペレットＰの主面側に形成される電極端子ＺＺを構成するバンプＢｕｍｐが、同じく電極端子ＺＺを構成するバリア層Ｂａよりも小さく形成されている。
【００２２】
図５乃至図７を用いて、電極端子ＺＺとその周辺構造をより詳細に説明する。
【００２３】
図５に示すように、ベース基板Ｓは、例えば、プリント配線基板で構成されるもので、コア層を中心に配線層Ｌ、電極パッドＰａｄ、はんだＹＢで形成されている。配線層Ｌおよび電極パッドＰａｄは、例えば、Ａｌ（アルミニウム）膜やＣｕ膜等で形成される。
【００２４】
なお、電極端子ＺＺのバンプＢｕｍｐのみで半導体ペレットＰをベース基板Ｓに実装する場合、ベース基板Ｓに、はんだＹＢを設けなくともよい。
【００２５】
また、ベース基板Ｓは、コア層を用いない基板、いわゆるコアレス基板と呼ばれるビルドアップ層のみで作られた基板を使用してもよい。コアレス基板は電気特性に優れており、配線設計の自由度が高い基板である。
【００２６】
また、電極パッドＰａｄは、例えば、Ｃｕ膜上にＮｉ膜やＰｔ膜、Ａｕ膜などが形成されていてもよい。
【００２７】
半導体ペレットＰは、単結晶珪素（Ｓｉ）からなる半導体基板を主体に構成され、主面には論理回路システム、記憶回路システム、もしくはそれらの混合回路システムが搭載される。半導体ペレットＰの主面側には、図４に示すように電極端子ＺＺが複数配置される。この電極端子ＺＺは、半導体基板の主面上に形成された複数の配線層のうち、最上層の配線層上に形成される。
【００２８】
この電極端子ＺＺは、半導体ペレットＰの主面側に、例えば４０μｍ間隔で配置される。なお、この電極端子ＺＺの配置は、図８および図９に示すように、必ずしも等間隔に配置されていなくともよい。図８および図９は、電極端子ＺＺが半導体ペレットＰの周辺部と中央部近辺にのみ形成されているフリップチップ実装の例である。
【００２９】
電極端子ＺＺは、図５に示すように、半導体ペレットＰの主面側を下にしてベース基板Ｓ上の電極パッドＰａｄに接続されて、ベース基板Ｓと半導体ペレットＰとを電気的に接続する。電極端子ＺＺと電極パッドＰａｄは、例えば、リフローによる熱溶融で接続される。
【００３０】
この電極端子ＺＺは、下層から順に、すなわち半導体基板の主面側から順に、シード層Ｓｅｅｄ、ピラー層Ｐｉｌｌａｒ、バリア層Ｂａ、バンプＢｕｍｐで構成される。
【００３１】
なお、シード層Ｓｅｅｄは、ピラー層Ｐｉｌｌａｒを電界めっきにより成膜する際のシード層であり、例えばダイレクトめっきのようにシード層を介さずにピラー層Ｐｉｌｌａｒを形成する場合は省略される。
【００３２】
また、図５では、電極端子ＺＺが緩衝膜ＰＩ、カバー層Ｏ、端子パッドＺｐａｄの上に形成されている例を示しているが、カバー層Ｏ上や端子パッドＺｐａｄ上に形成してもよい。
【００３３】
ピラー層Ｐｉｌｌａｒは、例えばＣｕ膜で形成されており、その高さ（膜厚）は３３μｍ程度である。バリア層Ｂａは、例えばＮｉ膜で形成されており、その高さ（膜厚）は３μｍ程度である。バンプＢｕｍｐは、例えばＳｎＡｇ膜で形成されており、その高さ（膜厚）は１０μｍ程度である。
【００３４】
ここで、図６に示すように、半導体装置の横断面すなわち電極端子ＺＺの横断面において、バンプＢｕｍｐの幅ａはバリア層Ｂａの幅ｂよりも小さく形成されている。つまり、ａ＜ｂの関係となるように、バリア層ＢａよりもバンプＢｕｍｐが小さく形成されている。
【００３５】
ピラー層Ｐｉｌｌａｒが円柱状に形成される場合、半導体ペレットＰを主面側から平面視した際、図７に示すように、バリア層ＢａおよびバンプＢｕｍｐは略円形状となり、バンプＢｕｍｐの直径はバリア層Ｂａの直径よりも小さく形成される。このバンプＢｕｍｐの直径とバリア層Ｂａの直径の差分を、図７にｃとして示す。このｃは、例えば３μｍ程度になるように、バリア層ＢａよりもバンプＢｕｍｐを小さく形成する。
【００３６】
なお、バンプＢｕｍｐとバリア層Ｂａの差分ｃは、バリア層Ｂａの膜厚程度以上あればよい。また、半導体ペレットＰを主面側から平面視した際の電極端子ＺＺの形状は、略円形状以外にも、例えば、略正方形や矩形形状（長方形）或いは略八角形などであってもよい。
【００３７】
図１０Ａ乃至図１０Ｄを用いて、上記で説明した電極端子ＺＺの形成方法について説明する。
【００３８】
先ず、図１０Ａに示すように、半導体基板の主面側に形成された端子パッドＺｐａｄ上にカバー層Ｏおよび緩衝層ＰＩを形成する。カバー層Ｏおよび緩衝層ＰＩは半導体ペレットの表面保護膜となる。カバー層Ｏは、例えば窒化シリコン（ＳｉＮ）膜等の絶縁膜で形成し、緩衝層ＰＩは、例えばポリイミド樹脂等により形成する。カバー層Ｏおよび緩衝層ＰＩには、それぞれ底部に端子パッドＺｐａｄが露出する開口が形成される。
【００３９】
次に、緩衝層ＰＩおよび露出した端子パッドＺｐａｄを覆うようにシード層Ｓｅｅｄを、例えばＴｉとＣｕを順にスパッタにて半導体基板の主面側に成膜する。上述したように、ダイレクトめっきによりシード層を介さずにピラー層Ｐｉｌｌａｒを形成する場合はこのシード層Ｓｅｅｄの成膜工程は省略される。
【００４０】
続いて、図１０Ｂに示すように、バンプレジストＢｒｅｓｉｓｔを半導体基板の主面上に塗布し、フォトリソグラフィにより底部に端子パッドＺｐａｄ（シード層Ｓｅｅｄを形成する場合は端子パッドＺｐａｄ上のシード層Ｓｅｅｄ）が露出する開口をパターニングする。
【００４１】
その後、開口内に下層から順にピラー層Ｐｉｌｌａｒ、バリア層Ｂａ、バンプＢｕｍｐの積層膜を、例えば電界めっきにより成膜する。
【００４２】
さらに、図１０Ｃに示すように、バンプレジストＢｒｅｓｉｓｔを、例えばＯ２プラズマによるアッシングで除去した後、ピラー層Ｐｉｌｌａｒの下以外のシード層Ｓｅｅｄを、例えばＳＰＭ処理（硫酸／過酸化水素の混合液による洗浄）にてＣｕを除去し、例えばＤＨＦ（希フッ酸）にてＴｉとバンプＢｕｍｐの外周部（表面）のウェットエッチングを行う。
【００４３】
最後に、熱処理によるバンプＢｕｍｐのリフローを行い、図１０Ｄに示すように、電極端子ＺＺを所望の形状に構成する。
【００４４】
なお、ＤＨＦ（希フッ酸）によるバンプＢｕｍｐ外周部（表面）のウェットエッチング時に電極端子ＺＺの疎密差によってウェットエッチ量にばらつきが生じることも考えられるが、電極端子ＺＺの配置が疎な領域には、例えば、周りにダミー電極端子を２列配置することで、ウェットエッチ量のばらつきを低減することができる。
【００４５】
以上説明したように、本実施例のＣｕピラーを用いたフリップチップ実装によれば、Ｃｕピラーを構成するピラー層、バリア層、バンプの積層構造において、バンプをバリア層よりも小さく形成することで、ピラー層側壁のはんだの濡れ上がりを抑制することができる。
【００４６】
また、ベース基板Ｓと半導体ペレットＰの接合時に、両者の熱膨張係数の違いから横方向に位置ずれが発生した場合であっても、バンプＢｕｍｐの外周にバリア層Ｂａの領域をもつことで、バンプＢｕｍｐがバリア層Ｂａの端部を超えてピラー層Ｐｉｌｌａｒに到達し、半導体基板の主面側へバンプＢｕｍｐが進行することを抑制することができる。
【００４７】
また、バリア層Ｂａの表面はピラー層Ｐｉｌｌａｒの表面に比べてはんだ（バンプ）の濡れ性が低いため、ベース基板Ｓと半導体ペレットＰの接合時に、熱膨張係数の違いから横方向に位置ずれが発生した場合であっても、濡れ性の低いバリア層ＢａがバンプＢｕｍｐの横方向への動きを抑制し、隣接するバンプＢｕｍｐとのショートを抑制することができる。
【実施例２】
【００４８】
図１１Ａ乃至図１１Ｄを用いて、実施例２の電極端子ＺＺおよびその形成方法について説明する。
【００４９】
先ず、図１１Ａに示す構造を、実施例１における図１０Ａと同じ方法により形成する。
【００５０】
次に、図１１Ｂに示すように、バンプレジストＢｒｅｓｉｓｔを半導体基板の主面上に塗布し、フォトリソグラフィにより底部に端子パッドＺｐａｄ（シード層Ｓｅｅｄを形成する場合は端子パッドＺｐａｄ上のシード層Ｓｅｅｄ）が露出する開口（第１の開口）をパターニングする。
【００５１】
その後、開口（第１の開口）内に下層から順にピラー層Ｐｉｌｌａｒ、バリア層Ｂａの積層膜を、例えば電界めっきにて成膜する。
【００５２】
続いて、図１１Ｃに示すように、バンプレジストＢｒｅｓｉｓｔを、例えばＯ２プラズマによるアッシングで除去した後、シード層Ｓｅｅｄ、ピラー層Ｐｉｌｌａｒ、バリア層Ｂａを覆うように、再度、半導体基板の主面上にバンプレジストＢｒｅｓｉｓｔを塗布する。
【００５３】
さらに、フォトリソグラフィにより底部にバリア層Ｂａが露出する第１の開口より開口径の小さい開口（第２の開口）をパターニングする。その後、開口底部に露出したバリア層Ｂａの表面を、例えばＨＣｌにてクリーニングを行い、開口（第２の開口）内で、かつ、バリア層Ｂａ上にバンプＢｕｍｐを、例えば電界めっきにて成膜する。
【００５４】
続いて、バンプレジストＢｒｅｓｉｓｔを、例えばＯ２プラズマによるアッシングで除去した後、ピラー層Ｐｉｌｌａｒの下以外のシード層Ｓｅｅｄを、例えばＳＰＭ処理（硫酸／過酸化水素の混合液による洗浄）にてＣｕを除去し、例えばＤＨＦ（希フッ酸）にてＴｉとバンプＢｕｍｐの外周部（表面）のウェットエッチングを行う。
【００５５】
最後に、熱処理によるバンプＢｕｍｐのリフローを行い、図１０Ｄに示すように、電極端子ＺＺを所望の形状に構成する。
【００５６】
実施例１では図１０Ｂに示すように、バンプレジストＢｒｅｓｉｓｔにパターニングした開口内にピラー層Ｐｉｌｌａｒ、バリア層Ｂａ、バンプＢｕｍｐを一度に形成するのに対し、本実施例では、電極端子ＺＺのピラー層Ｐｉｌｌａｒおよびバリア層Ｂａの形成と、バンプＢｕｍｐの形成を別の工程（ステップ）で行う。
【００５７】
上述したように、バンプＢｕｍｐを形成するためにバンプレジストＢｒｅｓｉｓｔに設ける開口（第２の開口）を、ピラー層Ｐｉｌｌａｒおよびバリア層Ｂａを形成するためにバンプレジストＢｒｅｓｉｓｔに設ける開口（第１の開口）よりも開口径が小さくなるように形成する。これにより、バンプＢｕｍｐはバリア層Ｂａよりも小さく形成される。
【００５８】
つまり、バンプＢｕｍｐを形成するためにバンプレジストＢｒｅｓｉｓｔに設ける開口（第２の開口）の大きさ（第２の開口径）と下層のバリア層Ｂａおよびピラー層Ｐｉｌｌａｒを形成するためのバンプレジストＢｒｅｓｉｓｔに設ける開口（第１の開口）の大きさ（第１の開口径）の関係は、第１の開口径＞第２の開口径とする。
【００５９】
なお、第１の開口に対する第２の開口の位置、すなわち、バリア層Ｂａに対するバンプＢｕｍｐの位置は、バンプレジストＢｒｅｓｉｓｔに開口をパターニングする際のフォトリソグラフィにより調整する。
【００６０】
以上説明したように、本実施例の電極端子ＺＺの形成方法によれば、電極端子ＺＺのバリア層ＢａとバンプＢｕｍｐの位置関係を個別に設定し、適切な方向に必要な幅のスペースを確保して形成することができる。
【００６１】
つまり、バンプＢｕｍｐ（はんだ）をピラー層の中心から意図的にずらして、濡れ上がりが発生し易い方向だけ距離を離してはんだ量を確保しつつ、よりマージンを確保することができる。
【００６２】
また、実施例１の電極端子ＺＺに比べて、バンプの大きさや形成位置の制御性が向上し、適切な方向に必要なスペースを形成できるため、より微細化に対応することができる。
【００６３】
また、一般的に実装基板と半導体チップを接合する際、熱膨張係数の違いから実装基板の受け側（ランド）と半導体チップの接続端子（ピラー）がずれることが予想できる。従って、予め、バンプＢｕｍｐ（はんだ）の位置をずらして互いの中心で接合させることでずれ量を小さくしてマージンを確保できるようになる。
【実施例３】
【００６４】
図１２および図１３を用いて、実施例３の電極端子ＺＺについて説明する。図１２および図１３に示す電極端子ＺＺは、いずれも図６で説明した電極端子ＺＺの変形例である。図６の電極端子ＺＺでは、バンプＢｕｍｐの幅ａとバリア層Ｂａの幅ｂの関係がａ＜ｂとなるように形成されており、ピラー層Ｐｉｌｌａｒの幅はバリア層Ｂａの幅ｂとほぼ同一に形成されている。
【００６５】
一方、図１２および図１３に示す電極端子ＺＺは、バンプＢｕｍｐの幅ａとバリア層Ｂａの幅ｂの関係は、図６と同様にａ＜ｂであるが、ピラー層Ｐｉｌｌａｒの幅ｄとバリア層Ｂａの幅ｂは異なって形成されている。
【００６６】
図１２の電極端子ＺＺでは、ａ＜ｂ、かつ、ｂ＜ｄの関係となる。すなわち、ａ＜ｂ＜ｄとなる。バンプＢｕｍｐの径をバリアＢａの径よりも小さく、かつ、ピラー層Ｐｉｌｌａｒの径をバリアＢａの径よりも大きく（太く）形成することにより、ピラー層側壁のはんだの濡れ上がりを抑制しつつ、ピラー層Ｐｉｌｌａｒと半導体ペレットＰの接合部に生じる応力を分散することができ、Ｃｕピラーの信頼性を向上することができる。
【００６７】
また、バンプＢｕｍｐの径ａは、はんだの濡れ性の劣るバリア層Ｂａにより決まる為、ピラー層Ｐｉｌｌａｒの径ｄを大きくすることで、半導体ペレットＰとの密着面積を増加させることができる。これは緩衝層Ｐｉ、カバー層Ｏ、端子パッドＺｐａｄのいずれかの密着面積を増加させてもよい。
【００６８】
また、バンプＢｕｍｐの幅と半導体ペレットＰとの密着面積を独自に設定できる為、狭ピッチ化に対応したまま信頼性を向上することができる。
【００６９】
図１３の電極端子ＺＺでは、ａ＜ｂ、かつ、ｂ＞ｄの関係となる。バンプＢｕｍｐの径をバリアＢａの径よりも小さく、かつ、ピラー層Ｐｉｌｌａｒの径をバリアＢａの径よりも小さく（細く）形成することにより、ピラー層側壁のはんだの濡れ上がりを抑制しつつ、半導体ペレットＰの主面に設けられる端子パッドＺｐａｄの狭ピッチ化が可能になる。
【００７０】
なお、図１２および図１３に示す電極端子ＺＺは、例えば、各層毎にバンプレジストＢｒｅｓｉｓｔ塗布、開口形成、電界めっきによる成膜を繰り返すことにより形成することができる。つまり、ピラー層Ｐｉｌｌａｒ、バリア層Ｂａ、バンプＢｕｍｐの各層毎に、バンプレジストＢｒｅｓｉｓｔを塗布し、フォトリソグフィにより底部に下層が露出する開口を設け、その開口内に各層を形成する膜を電界めっきにより成膜することにより形成する。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７２】
Ｓ…ベース基板、Ｐ…半導体ペレット、ＺＺ…電極端子、Ｌ…配線層、Ｐａｄ…電極Ｐａｄ、ＹＢ…はんだ、Ｂｕｍｐ…バンプ、Ｂａ…バリア層、Ｐｉｌｌａｒ…ピラー層、Ｓｅｅｄ…シード層、ＰＩ…緩衝膜、Ｏ…カバー層、Ｚｐａｄ…端子Ｐａｄ、Ｂｒｅｓｉｓｔ…バンプレジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２】
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【図１３】
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