(57)【要約】【課題】チップ同士の伝送に優れた高密度の半導体装置を良好な歩留まり、かつ低コストで製造できる製造方法を提供する。【解決手段】（Ｉ）キャリア上に複数の第１の半導体素子２を搭載する工程と、（II）前記第１の半導体素子２を、第１の感光性樹脂材料３で一括封止する工程と、（III）前記第１の感光性樹脂材料３を露光及び現像して第１の硬化膜３を形成する工程と、（IV）前記第１の硬化膜３上に、第１の金属配線４を形成する工程と、（Ｖ）前記キャリアを剥離する工程と、を備える半導体装置１０１の製造方法。【選択図】図９
2016213372.tif 000002
【特許請求の範囲】
【請求項１】
（Ｉ）キャリア上に複数の第１の半導体素子を能動面がキャリア側に配置されるように固定する工程と、
（II）前記第１の半導体素子を、第１の感光性樹脂材料で一括封止して第１の感光性樹脂膜を形成する工程と、
（III）前記第１の感光性樹脂膜を露光及び現像して第１のパターン硬化膜を形成する工程と、
（IV）前記第１のパターン硬化膜上に、第１の金属配線を形成する工程と、
（Ｖ）前記キャリアを剥離する工程とを備える半導体装置の製造方法。
【請求項２】
さらに、（VI）前記複数の第１の半導体素子の２以上の第１の半導体素子の能動面を跨るように、第２の半導体素子を能動面から搭載する工程を備える請求項１記載の半導体装置の製造方法。
【請求項３】
さらに、前記（IV）の工程後、かつ前記（Ｖ）の工程前に、
（IV-1）前記第１の金属配線上に第２の感光性樹脂膜を形成する工程と、（IV-2）前記第２の感光性樹脂膜を露光及び現像して第２のパターン硬化膜を形成する工程と、
（IV-3）前記第２のパターン硬化膜上に、第２の金属配線を形成する工程とを備える請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第１の感光性樹脂材料が、フィルム状の材料である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１のパターン硬化膜の膜厚が５０〜４００μｍである請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１の感光性樹脂材料がネガ型である請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれか一項に記載の製造方法を用いて製造された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及びその方法により得られる半導体装置に関する。より詳しくは、微細化や高密度化の要求が高い半導体装置を効率よく、低コストに製造するための半導体装置の製造方法及びその方法により得られる半導体装置に関する。
【背景技術】
【０００２】
半導体パッケージの高密度化、高性能化を目的に、異なる性能のチップを一つのパッケージに混載する実装形態が提案されており、低コストに製造可能なチップ間の高密度インターコネクト技術が重要になっている（例えば特許文献１参照）。
【０００３】
３次元実装形態として、パッケージ上に異なるパッケージをフリップチップ実装によって積層することで接続するパッケージ・オン・パッケージがスマートフォンやタブレット端末に広く採用されている（例えば非特許文献１及び非特許文献２参照）。さらに高密度で実装するための形態として、高密度配線を有する有機基板を用いたパッケージ技術、シリコン又はガラスインターポーザーを用いたパッケージ技術、シリコン貫通電極（ＴＳＶ）を用いたパッケージ技術、基板に埋め込まれたチップをチップ間伝送に用いるパッケージ技術等が提案されている。
【０００４】
また、半導体チップ同士を高密度で導通させるために、チップ間の電気接続部のピッチをより狭く設計する要求がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１２−５２９７７０号公報
【非特許文献】
【０００６】
【非特許文献１】Ａｐｐｌｉｃａｔｉｏｎ  ｏｆ  Ｔｈｒｏｕｇｈ  Ｍｏｌｄ  Ｖｉａ  （ＴＭＶ）  ａｓ  ＰｏＰ  Ｂａｓｅ  Ｐａｃｋａｇｅ，  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ  （ＥＣＴＣ），  ２００８
【非特許文献２】Ａｄｖａｎｃｅｄ  Ｌｏｗ  Ｐｒｏｆｉｌｅ  ＰｏＰ  Ｓｏｌｕｔｉｏｎ  ｗｉｔｈ  Ｅｍｂｅｄｄｅｄ  Ｗａｆｅｒ  Ｌｅｖｅｌ  ＰｏＰ  （ｅＷＬＢ−ＰｏＰ）  Ｔｅｃｈｎｏｌｏｇｙ，  ＥＣＴＣ，  ２０１２
【発明の概要】
【発明が解決しようとする課題】
【０００７】
高密度配線を有する有機基板を用いたパッケージは微細配線の積層が必要なことから十分な歩留まりを得ることが難しい。また、シリコン又はガラスインターポーザを用いたパッケージは大面積のインターポーザが必要となるため、反りやコストの点で課題があった。また、高密度化のためにシリコン又はガラス貫通電極を用いたパッケージでは、歩留まりとコストの点で問題があった。
【０００８】
本発明は、チップ同士の伝送に優れた高密度の半導体装置を良好な歩留まり、かつ低コストで製造できる製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は以下の具体的態様を提供する。
＜１＞（Ｉ）キャリア上に複数の第１の半導体素子を能動面がキャリア側に配置されるように固定する工程と、
（II）前記第１の半導体素子を、第１の感光性樹脂材料で一括封止して第１の感光性樹脂膜を形成する工程と、
（III）前記第１の感光性樹脂膜を露光及び現像して第１のパターン硬化膜を形成する工程と、
（IV）前記第１のパターン硬化膜上に、第１の金属配線を形成する工程と、
（Ｖ）前記キャリアを剥離する工程とを備える半導体装置の製造方法。
＜２＞さらに、（VI）前記複数の第１の半導体素子の２以上の第１の半導体素子の能動面を跨るように、第２の半導体素子を能動面から搭載する工程を備える＜１＞記載の半導体装置の製造方法。
＜３＞さらに、前記（IV）の工程後、かつ前記（Ｖ）の工程前に、
（IV-1）前記第１の金属配線上に第２の感光性樹脂膜を形成する工程と、（IV-2）前記第２の感光性樹脂膜を露光及び現像して第２のパターン硬化膜を形成する工程と、
（IV-3）前記第２のパターン硬化膜上に、第２の金属配線を形成する工程とを備える＜１＞又は＜２＞記載の半導体装置の製造方法。
＜４＞前記第１の感光性樹脂材料が、シート状の材料である＜１＞〜＜３＞のいずれかに記載の半導体装置の製造方法。
＜５＞前記第１のパターン硬化膜の膜厚が５０〜４００μｍである＜１＞〜＜４＞のいずれかに記載の半導体装置の製造方法。
＜６＞前記第１の感光性樹脂材料がネガ型である＜１＞〜＜５＞のいずれかに記載の半導体装置の製造方法。
＜７＞＜１＞〜＜６＞のいずれかに記載の製造方法を用いて製造された半導体装置。
【発明の効果】
【００１０】
本発明によれば、チップ同士の伝送に優れた高密度の半導体装置を良好な歩留まり、かつ低コストで製造できる製造方法を提供できる。
【図面の簡単な説明】
【００１１】
【図１】キャリアに複数の第１の半導体素子（第１のチップ）を搭載した状態を模式的に示す断面図である。
【図２】第１の半導体素子を第１の感光性樹脂材料で封止して第１の感光性樹脂膜を形成した状態を模式的に示す断面図である。
【図３】第１の感光性樹脂膜を露光及び現像して第１のパターン硬化膜を形成した状態を模式的に示す断面図である。
【図４】第１の金属配線を形成した状態を模式的に示す断面図である。
【図５】第２のパターン硬化膜を形成した状態を模式的に示す断面図である。
【図６】第２の金属配線を形成した状態を模式的に示す断面図である。
【図７】第３のパターン硬化膜及び第３の金属配線を形成した状態を模式的に示す断面図である。
【図８】キャリアを剥離して半導体素子埋め込み基板１００を作製した状態を模式的に示す断面図である。
【図９】複数の第１の半導体素子を跨るように第２の半導体素子（第２のチップ）を搭載して半導体パッケージ（半導体装置）を作製した状態を模式的に示す断面図である。
【図１０】シリコン貫通電極（ＴＳＶ）を用いた半導体素子積層体を含む半導体パッケージを模式的に示す断面図である。
【図１１】複数の第１の半導体素子を跨るように第２の半導体素子を搭載した半導体パッケージを模式的に示す上面図である。
【図１２】半導体ウェハを模式的に示す断面図である。
【図１３】半導体ウェハにフィルム状アンダーフィルを搭載した状態を模式的に示す断面図である
【図１４】個別化されたアンダーフィル付半導体素子を模式的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら本発明の好適な実施形態について詳細に説明する。以下の説明では、同一又は相当部分には同一符号を付し、重複する説明は省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は図示の比率に限られるものではない。
【００１３】
なお、「左」、「右」、「正面」、「裏面」、「上」、「下」、「上方」、「下方」等の用語が利用されている場合、これらは、説明を意図したものであり、必ずしも永久にこの相対位置である、という意味ではない。また、「能動面」とは、半導体素子において、電極やバンプ等の接続部を有する面をいう。
【００１４】
図１から図１４を参照しながら、図９に示す半導体パッケージ（半導体装置）１０１の製造方法について説明する。なお、本発明の半導体装置の製造方法は、微細化及び多ピン化が必要とされる形態において好適に用いることができる。特に、本発明の製造方法は、異種チップを混載するためのインターポーザが必要なパッケージ形態において好適に用いることができる。
まず、第１の半導体素子２（第１のチップ）を、半導体素子２の電極１３がキャリア１側に配置されるように、キャリア１上に固定する（図１）。
【００１５】
キャリア１は、特に限定されないが、シリコン板、ガラス板、ＳＵＳ板、ガラスクロス入り基板等であり、高剛性材料からなる基板が好適である。また、キャリア上に、半導体素子２を固定させるための樹脂層や樹脂層付の金属薄膜を形成することもできる。また、シリコン板を埋め込むと低反りとなり好ましい。
【００１６】
樹脂層には、例えば、シリコーンやフッ素等の非極性成分を含有した樹脂や、加熱によって体積膨張又は発泡する成分を含有した樹脂を用いることができる。
【００１７】
キャリア１の厚みは０．２ｍｍ〜２．０ｍｍの範囲であることが好ましい。０．２ｍｍより薄い場合はハンドリングが困難になる一方、２．０ｍｍより厚い場合は材料費が高くなる傾向にある。
【００１８】
キャリア１はウェハ状でもパネル状でも構わない。サイズは特に限定されないが、直径２００ｍｍ、直径３００ｍｍ又は直径４５０ｍｍのウェハや、一辺が３００〜７００ｍｍの矩形パネルが好ましく用いられる。
【００１９】
半導体素子２としては、半導体素子が積層されたものも用いることができ、例えばＴＳＶを用いて積層したものを使用することができる。図１０は、半導体パッケージ１０１に用いる半導体素子の一部が半導体素子積層体１２である例を示す。半導体素子２の厚みは、絶縁材料を薄くすることで反りを小さくできる点から、４００μｍ以下であることが好ましく、パッケージをさらに薄型化できる点から、２００μｍ以下であることがより好ましい。また、取り扱い性の観点から３０μｍ以上であることが好ましい。
【００２０】
半導体素子２をキャリア１の正確な位置に配置するために、半導体素子２及びキャリア１がアライメントマークを有していることが好ましい。
【００２１】
半導体素子２は既存のシリコンプロセス技術で得られるため、インターコネクトピッチと幅が、有機基板内に作成される場合と比較して高密度である。そのため、優れた素子同士のインターコネクト密度を得ることができる。
【００２２】
半導体素子２としては、例えばシステムオンパッケージ、シリコンフォトニクスチップやＭＥＭＳ、センサーチップを用いることができる。また、ＴＳＶを有している半導体素子を使用することができる。
【００２３】
次いで、第１の感光性樹脂材料を用いて半導体素子２を覆うように封止し、第１の感光性樹脂膜３を形成する（図２）。第１の感光性樹脂材料は特に限定されないが、液状、固形、又はフィルム状の感光性樹脂材料を用いることができる。なお、「フィルム状」とは、前記感光性樹脂材料を単層又は２層以上の積層体に成形したものを意味する。 
低反りかつ低コストで封止でき、さらにクリーンルーム環境下での汚染を回避する点で、フィルム状の感光性樹脂材料が好適である。フィルム状の感光性樹脂材料による封止はラミネート方式でもコンプレッション方式でも構わない。
【００２４】
感光性樹脂材料としては、熱硬化時のアウトガスが少なく、かつパターンの変形が少ない観点から、ネガ型の感光性樹脂材料が好ましい。ネガ型の感光性樹脂材料としては、特に限定はしないが、感光性接着材、ソルダーレジスト、感光性アンダーフィル等の感光性絶縁材料を例示できる。
【００２５】
感光性樹脂材料は熱硬化成分を含有することが好ましく、封止後にさらに加熱によって硬化させてもよい。加熱温度と時間は、例えば１２０〜１８０℃、３０分〜３時間である。感光性樹脂材料を加熱硬化した後の室温から１２０℃までの平均熱膨張係数は２５×１０−６／℃〜１００×１０−６／℃の範囲であることが好ましい。２５×１０−６／℃より小さい場合は感光性樹脂材料が脆くなる傾向がある。一方、１００×１０−６／℃より大きい場合はパッケージに反りが生じ易くなり、ハンドリングが困難になる傾向がある。同様の理由から、感光性樹脂材料の加熱硬化した後の室温弾性率は１ＧＰａ〜１０ＧＰａの範囲であることが好ましい。
【００２６】
また、感光性樹脂材料による封止工程は、液状又は固形封止材を用いたコンプレッションモールドよりも低コストで製造でき、かつチップへのダメージも少ない観点から、ラミネート工程であることが好ましい。感光性樹脂材料としては、例えばフィルム状の感光性封止樹脂を用いることができる。
【００２７】
前記の感光性樹脂材料による半導体素子封止工程は、低温工程であることが好ましく、感光性樹脂材料は、４０〜１２０℃で封止可能な感光性封止フィルムであることが好ましい。封止可能な温度が４０℃を下回る感光性封止フィルムは常温でのタックが強く取り扱い性に悪化する傾向がある。一方、１２０℃を上回る感光性封止フィルムは封止後に反りが大きくなる傾向がある。
【００２８】
次いで、第１の感光性樹脂膜３を露光及び現像して、第１のパターン硬化膜３’を形成する（図３）。
感光性樹脂材料の露光方法としては、投影露光方式、コンタクト露光方式、直描露光方式等を用いることができる。
現像方法としては炭酸ナトリウムやＴＭＡＨのアルカリ水溶液等を用いることができる。
【００２９】
露光の位置あわせは、半導体素子２又はキャリア１に形成されたアライメントマークを使用することができる。この際、アライメントマークの認識性を確保するために、感光性樹脂材料は、５０μｍ厚において４００〜８００ｎｍでの最大透過率が５０％以上であることが好ましく、７０％以上であることがより好ましい。最大透過率が５０％を下回る場合はアライメントマーク認識が困難となる傾向がある。最大透過率が７０％以上のときは露光の際の位置精度が良くなり歩留まりが高まる傾向がある。なお、最大透過率は分光光度計（日立ハイテクノロジーズ製：Ｕ−３３１０）を用いて、４００〜８００ｎｍでの透過率を読み取ることで測定することができる。
【００３０】
感光性樹脂材料を露光、現像して得られるパターン硬化膜３’の厚み（キャリア１の面からの高さ）は、反り低減と取り扱い性向上の観点から、５０〜４００μｍが好ましい。
【００３１】
次いで、第１のパターン硬化膜上に第１の金属配線４を形成する（図４）。配線形成方法は特に限定されないが、例えばめっき法を用いて形成する。具体的には、まず配線形成用の感光性材料を塗布し、露光、現像することでパターン形成する。前記パターンをマスクとして、シード層を無電解めっきにより形成後、電解めっきすることで金属配線４を形成することができる。    
最後に前記パターンを除去する。
金属配線の材料としては、金、銀、銅、ニッケル、パラジウム、導電性高分子、カーボンナノチューブ等が挙げられる。
【００３２】
次いで第２の感光性樹脂材料を金属配線４を覆うように封止して、露光及び現像して第２のパターン硬化膜５を形成し（図５）、前記第２のパターン硬化膜上に、第２の金属配線６を形成する（図６）。第２の感光性樹脂材料、その封止方法、露光及び現像方法、第２の金属配線６及びその配線方法は、第１の感光性樹脂材料３と第１の金属配線４と同様である。
【００３３】
第１の感光性樹脂材料と第２の感光性樹脂材料の組成は、同一でも異なっていてもよい。
第２のパターン硬化膜５の膜厚は微細配線の観点から２〜２０μｍであることが好ましい。膜厚が２μｍを下回ると配線層の凹凸が大きくなったり、絶縁破壊を生じる傾向があり、２０μｍを上回ると微細パターン形成が困難であったり、反りが大きくなったりする傾向がある。
感光性樹脂材料は、大面積に均一に塗布できる点で、フィルム状の材料が好ましい。
【００３４】
前記と同様に第３の感光性樹脂材料を封止、露光及び現像し第３のパターン硬化膜７の形成、第３の金属配線８形成を繰り返し（図７）、キャリア１を剥離することで、高密度配線をビルドアップした半導体素子埋め込み基板１００を作製する（図８）。
本実施形態では、第３の金属配線までしか形成していないが、これに限定されず、同様の工程を繰り返して、さらにパターン硬化膜と金属配線を形成できる。第３以降の感光性樹脂材料、その封止方法、露光及び現像方法、第３以降の金属配線及びその配線方法は、第２の感光性樹脂材料と第２の金属配線６と同様である。
このように、高密度配線を半導体素子封止体（図３）上にビルドアップ方式で形成することによって金属接続部が少なくなり、高機能かつ良好な信頼性を有する半導体素子埋め込み基板１００を得ることができる。
【００３５】
なお、感光性樹脂材料を用いてパターン硬化膜を形成する際に、半導体素子周辺部の感光性樹脂材料をパターニングしてビア形状を開口し、シード層形成、めっき工程を経ることにより、開口したビアに銅等の導体を充填して、Ｔｈｒｏｕｇｈ  Ｍｏｌｄ  Ｖｉａ（ＴＭＶ）構造にすることもできる。
【００３６】
キャリア１の剥離方法としては特に限定はないが、ピール剥離、スライド剥離、加熱剥離等が挙げられる。また、剥離した後に溶剤やプラズマ等で洗浄することもできる。また、キャリア１を剥離した面に再配線層を形成することもできる。
【００３７】
次いで、複数の第１の半導体素子の２以上の半導体素子２を跨るように半導体素子９（第２の半導体素子）をアンダーフィル１１を介して半導体素子埋め込み基板１００に搭載し、半導体パッケージ１０１を作製する（図９）。これにより、接続用電極部１０と第１の半導体素子の電極１３が電気的に接続される。
接続用電極部１０及び電極１３は、各々独立に、めっき法により形成された金バンプや銅バンプ、銅の上にはんだが形成されたバンプ、研磨処理によって露出された銅、金ワイヤーを用いて形成される金スタッドバンプ、必要に応じて超音波を併用した熱圧着により電極パッドに固定された金属ボール等が挙げられる。また、接続用電極部１０及び電極１３は、複数の金属層を含む積層体であってもよい。
【００３８】
接続用電極部１０は、単一の金属から構成されている必要はなく、複数の金属を含んでもよい。接続用電極部１０は、金、銀、銅、ニッケル、インジウム、パラジウム、スズ、ビスマス等を含んでもよい。
【００３９】
搭載方式は特に制限はないが、半導体素子９を搭載した後にアンダーフィルをキャピラリーで注入する方式、半導体素子９を搭載した後に固形アンダーフィルをモールドする方式、液状のアンダーフィルを塗布した後に搭載する方式、フィルム状アンダーフィルを塗布した後に搭載する方式が挙げられる。アンダーフィルは半導体素子９、半導体素子埋め込み基板１００のいずれに塗布しても構わない。
【００４０】
製造コストと歩留まり、高密度化されたバンプでの接続に対応できる観点から、接続用電極部１０の付いた半導体ウェハ９’（図１２）に、フィルム状アンダーフィル１１をラミネートし（図１３）、その後個片化した半導体素子９（図１４）を圧着する方法が好ましい。
【００４１】
フィルム状アンダーフィルは、露光工程及び現像工程によって接続用電極部１０又は電極１３上の不要なアンダーフィルを除去でき、アンダーフィルの噛み込みがない良好な接続体を得ることができる観点から、感光性アンダーフィルフィルムであることが好ましい。
【００４２】
圧着方法としては、例えば、個片化した半導体素子９と個片化した半導体パッケージ１００を接続させる方式、個片化した半導体素子９とパネル又はウェハ状態の半導体素子埋め込み基板１００を接続させる方式が挙げられる。
製造コストと取り扱い性に観点から、後者の方式が好ましい。
圧着は通常８０〜３５０℃で３〜３０秒の条件で実施される。圧着温度が２２０℃よりも低い場合は、リフロー工程によって良好な金属接続状態にすることができる。より効率的にパッケージを製造するためには、個片化した半導体素子９と、パネル又はウェハ状態の半導体素子埋め込み基板１００を１５０℃以下で仮圧着した後、リフロー工程によって金属接続させることが最も好ましい。
【００４３】
半導体素子９はＣＰＵ、グラフィック処理ユニットＧＰＵ、ＤＲＡＭやＳＲＡＭ等の揮発性メモリ、フラッシュメモリ等の不揮発性メモリ、ＲＦチップやこれらを組合せた性能を有するチップが好ましい。
【００４４】
前記方法によって作製した半導体パッケージ１０１の上面模式図を図１１に示す。本実施形態では、チップ同士の伝送に半導体素子を使用するため高速通信が可能となる。
【００４５】
以上、本発明の一実施形態に係る半導体装置の製造方法について説明したが、本発明は上述した実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更を行ってもよい。
【符号の説明】
【００４６】
１…キャリア、２…第１の半導体素子（第１の半導体素子）、３…第１の感光性樹脂膜、３’…第１のパターン硬化膜、４…第１の金属配線、５…第２のパターン硬化膜、６…第２の金属配線、７…第３のパターン硬化膜、８…第３の金属配線、９…第２の半導体素子（第２の半導体素子）、９’…接続用電極部の付いた半導体ウェハ、１０…接続用電極部、１１…アンダーフィル、１２…半導体素子積層体、１３…電極、１００…半導体素子埋め込み基板、１０１…半導体パッケージ（半導体装置）
【図１】
2016213372.tif 000003
【図２】
2016213372.tif 000004
【図３】
2016213372.tif 000005
【図４】
2016213372.tif 000006
【図５】
2016213372.tif 000007
【図６】
2016213372.tif 000008
【図７】
2016213372.tif 000009
【図８】
2016213372.tif 000010
【図９】
2016213372.tif 000011
【図１０】
2016213372.tif 000012
【図１１】
2016213372.tif 000013
【図１２】
2016213372.tif 000014
【図１３】
2016213372.tif 000015
【図１４】
2016213372.tif 000016