(57)【要約】【課題】高アスペクト比の貫通電極孔の加工を容易にすると同時にボイドの発生を防ぐこと。【解決手段】半導体装置は、第１半導体基板と、第２半導体基板と、第１半導体基板および第２半導体基板に接触し、第１半導体基板および第２半導体基板の間に設けられた第１絶縁膜と、第１半導体基板を貫通する第１貫通電極と、第２半導体基板を貫通する第２貫通電極とを備え、第１貫通電極および前記第２貫通電極は、第１絶縁膜中で接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１半導体基板と、
第２半導体基板と、
前記第１半導体基板および前記第２半導体基板に接触し、前記第１半導体基板および前記第２半導体基板の間に設けられた第１絶縁膜と、
前記第１半導体基板を貫通する第１貫通電極と、
前記第２半導体基板を貫通する第２貫通電極と、を備え、
前記第１貫通電極および前記第２貫通電極は、前記第１絶縁膜中で接続されている、
ことを特徴とする半導体装置。
【請求項２】
前記第１半導体基板上に素子形成層を備え、
前記第１貫通電極は、前記素子形成層を貫通する、
請求項１に記載の半導体装置。
【請求項３】
前記第１貫通電極および前記第２貫通電極は、銅を主成分とする材料で形成されている、
請求項１に記載の半導体装置。
【請求項４】
前記素子形成層中に第１導電型トランジスタのゲートが形成されている、
請求項２に記載の半導体装置。
【請求項５】
前記素子形成層中に第２導電型トランジスタのゲートが形成されている、
請求項２または４に記載の半導体装置。
【請求項６】
前記第１貫通電極の側壁は、第１サイドウォール絶縁膜で覆われ、
前記第２貫通電極の側壁は、第２サイドウォール絶縁膜で覆われている、
請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１貫通電極および前記第１サイドウォール絶縁膜の間に、窒化タンタル、窒化チタン、および、チタンの少なくともいずれかを含む金属膜が形成されている、
請求項６に記載の半導体装置。
【請求項８】
前記第２貫通電極および前記第２サイドウォール絶縁膜の間に、窒化タンタル、窒化チタン、および、チタンの少なくともいずれかを含む金属膜が形成されている、
請求項６または７に記載の半導体装置。
【請求項９】
前記第１サイドウォール絶縁膜および前記第２サイドウォール絶縁膜は、窒素を含む絶縁膜である、
請求項６ないし８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１貫通電極上に第１バンプと、
前記第１貫通電極と前記第１バンプ間を電気的に接続する配線層と、を備える、
請求項１ないし９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第２貫通電極上に第２バンプを備える、
請求項１ないし１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記第２バンプは、前記第２貫通電極と一体形成されている、
請求項１１に記載の半導体装置。
【請求項１３】
第１半導体チップと第２半導体チップを積層して成る半導体装置であって、
前記第１半導体チップは、
第１半導体基板と、
第２半導体基板と、
前記第１半導体基板および前記第２半導体基板に接触し、前記第１半導体基板および前記第２半導体基板の間に設けられた第１絶縁膜と、
前記第１半導体基板を貫通する第１貫通電極と、
前記第２半導体基板を貫通し、前記第１絶縁膜中で前記第１貫通電極と接続する第２貫通電極と、
前記第２貫通電極と接続した第１バンプと、を有し、
前記第２半導体チップは、
第３半導体基板と、
前記第３半導体基板上に設けられた第２バンプと、を有し、
前記第１バンプおよび前記第２バンプは、接続されている、
ことを特徴とする半導体装置。
【請求項１４】
前記第２半導体チップは、
第４半導体基板と、
前記第３半導体基板および前記第４半導体基板に接触し、前記第３半導体基板および前記第４半導体基板の間に設けられた第２絶縁膜と、
前記第３半導体基板を貫通する第３貫通電極と、
前記第４半導体基板を貫通し、前記第２絶縁膜中で前記第３貫通電極と接続する第４貫通電極と、を有する、
請求項１３に記載の半導体装置。
【請求項１５】
前記第１半導体チップは、
第３バンプと、
前記第３バンプと前記第１貫通電極を電気的に接続する第１配線層と、を有する、
請求項１３または１４に記載の半導体装置。
【請求項１６】
前記第１貫通電極および前記第２貫通電極の間に、窒化タンタル、窒化チタン、および、チタンの少なくともいずれかを含む金属膜が形成されている、
請求項１３ないし１５のいずれか１項に記載の半導体装置。
【請求項１７】
第１絶縁膜を介して積層された第１半導体基板および第２半導体基板から成る積層基板を準備するステップと、
前記第１半導体基板上に第２絶縁膜を形成するステップと、
前記第２絶縁膜から第１半導体基板を経て第１絶縁膜中に到達する第１貫通電極用孔を形成するステップと、
前記第１貫通電極用孔の側壁を覆うように第３絶縁膜を形成するステップと、
前記第１貫通電極用孔の内部の前記第３絶縁膜上に第１導電膜を充填して第１貫通電極を形成するステップと、
前記第２半導体基板を経て前記第１絶縁膜中に到達するとともに、前記第１貫通電極に到達する第２貫通電極用孔を形成するステップと、
前記第２貫通電極用孔の側壁を覆うように第４絶縁膜を形成するステップと、
前記第２貫通電極用孔の内部の前記第４絶縁膜上に第２導電膜を充填して前記第１貫通電極と接続する第２貫通電極を形成するステップと、を含む、
ことを特徴とする半導体装置の製造方法。
【請求項１８】
前記第２絶縁膜および前記第３絶縁膜は、窒素を含む絶縁膜である、
請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１導電膜および前記第２導電膜は、銅メッキ膜である、
請求項１７または１８に記載の半導体装置の製造方法。
【請求項２０】
前記銅メッキ膜は、銅／チタン、銅／窒化チタン、または、銅／窒化タンタルのバリア・シード膜を用いた電界メッキ膜である、
請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
貫通電極（ＴＳＶ：Through Substrate Via）の形成方法として、特許文献１に開示されているように「ビアミドル法」および「ビアラスト法」が知られている。なお、ビアラスト法は「バックサイドビア法」ともいう。
【０００３】
ビアミドル法では、半導体装置の製造工程において、素子（トランジスタ、メモリキャパシタ等）の形成後に配線層を形成する初期段階で、貫通電極の孔形成と貫通電極材料の埋め込みを半導体基板の表面側から実施しておく。さらに、配線層を形成した後、半導体基板の裏面側からＣＭＰ（Chemical Mechanical Polishing）などで半導体基板の薄膜化を進め、貫通電極の一端を露出させて貫通電極を完成させる。
【０００４】
一方、ビアラスト法では、配線層を形成した後、半導体基板の裏面側から所定の厚さまで薄膜化を進めた上で、貫通電極の孔形成と貫通電極材料の埋め込みを半導体基板の裏面側から実施して貫通電極を完成させる。
【０００５】
また、特許文献２には、ビアミドル法とビアラスト法を組み合わせた方式が開示されている。すなわち、第１貫通電極をビアミドル法で形成するとともに、第１貫通電極よりも径の大きい第２貫通電極をビアラスト法で形成し、半導体基板中で第１貫通電極と第２貫通電極を接続して一本の貫通電極とする技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−２２８４１９号公報
【特許文献２】特開２００５−２９４５７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。
【０００８】
現在、微細化の進んだ半導体装置においては、貫通電極の径を６ｕｍまで縮小することが求められている。一方、貫通電極の長さは、４０ｕｍ程度である。すなわち、貫通電極孔のエッチングの際には、アスペクト比が５〜６以上にもなる難易度の高い加工が求められている。このとき、図２０に示すように、貫通電極孔の加工においてエッチストップとなり、所望のエッチング深さが得られないとういう問題が生じている。このような場合には、特許文献２に開示されたハイブリット方式を採用することが考えられる。
【０００９】
ところが、ハイアスペクト比の貫通電極孔を実現するために、特許文献２に開示されたハイブリット方式を採用した場合、以下の問題が生じるおそれがある。一例として、裏面側の集積度を下げないことを前提として、第１貫通電極孔と第２貫通電極孔１４１の径をほぼ揃えてハイブリッド方式を採用した場合に、図２１に示すように、第２貫通電極孔１４１のレジストマスクの目合わせにおいて、狙いよりも距離Ｘ１だけずれが生じたものとする。
【００１０】
このとき、第２貫通電極孔１４１の目合わせでずれた部分は、第２貫通電極孔１４１のエッチングで、第２貫通電極孔１４１すべてが第１貫通電極１３１の底に辿り着くところでエッチングストップを掛けられる。しかしながら、シリコンから成る半導体基板１１２のエッチングレートは速いため、図２１に示すように、深さｔ２までオーバーエッチングが進む。例えば、オーバーエッチングの深さｔ２は、５ｕｍ以上にもなる。この深くエッチングが進んだ部分は、第１貫通電極１３１の側壁と第２貫通電極孔１４１の側壁に囲まれた狭い空間となる。したがって、次工程の第２貫通電極孔１４１を導電膜で充填する工程では、当該空間においてボイドが発生しやすくなる。ボイドは、エレクトロマイグレーションやストレスマイグレーションにより移動し得る。実際、ボイドが第１貫通電極１３１と第２貫通電極１４６の接続部に移動し、断線が生じることもある。かかるボイドの発生は、半導体装置の信頼性を確保する上で問題となるおそれがある。
【課題を解決するための手段】
【００１１】
本発明の第１の態様に係る半導体装置は、第１半導体基板と、第２半導体基板と、前記第１半導体基板および前記第２半導体基板に接触し、前記第１半導体基板および前記第２半導体基板の間に設けられた第１絶縁膜と、前記第１半導体基板を貫通する第１貫通電極と、前記第２半導体基板を貫通する第２貫通電極とを備えている。ここで、前記第１貫通電極および前記第２貫通電極は、前記第１絶縁膜中で接続されている。
【００１２】
本発明の第２の態様に係る半導体装置は、第１半導体チップと第２半導体チップを積層して成る半導体装置である。前記第１半導体チップは、第１半導体基板と、第２半導体基板と、前記第１半導体基板および前記第２半導体基板に接触し、前記第１半導体基板および前記第２半導体基板の間に設けられた第１絶縁膜と、前記第１半導体基板を貫通する第１貫通電極と、前記第２半導体基板を貫通し、前記第１絶縁膜中で前記第１貫通電極と接続する第２貫通電極と、前記第２貫通電極と接続した第１バンプと、を有する。前記第２半導体チップは、第３半導体基板と、前記第３半導体基板上に設けられた第２バンプと、を有する。ここで、前記第１バンプおよび前記第２バンプは、接続されている。
【００１３】
本発明の第３の態様に係る半導体装置の製造方法は、第１絶縁膜を介して積層された第１半導体基板および第２半導体基板から成る積層基板を準備するステップと、前記第１半導体基板上に第２絶縁膜を形成するステップと、前記第２絶縁膜から第１半導体基板を経て第１絶縁膜中に到達する第１貫通電極用孔を形成するステップと、前記第１貫通電極用孔の側壁を覆うように第３絶縁膜を形成するステップと、前記第１貫通電極用孔の内部の前記第３絶縁膜上に第１導電膜を充填して第１貫通電極を形成するステップと、前記第２半導体基板を経て前記第１絶縁膜中に到達するとともに、前記第１貫通電極に到達する第２貫通電極用孔を形成するステップと、前記第２貫通電極用孔の側壁を覆うように第４絶縁膜を形成するステップと、前記第２貫通電極用孔の内部の前記第４絶縁膜上に第２導電膜を充填して前記第１貫通電極と接続する第２貫通電極を形成するステップと、を含む。
【発明の効果】
【００１４】
本発明に係る半導体装置および半導体装置の製造方法によると、高アスペクト比の貫通電極孔の加工を容易にすると同時に、ボイドの発生を防ぐことが可能となる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る半導体装置の構成を例示する断面図である。
【図２】第１の実施形態に係る半導体装置における目合わせエラー発生時の様子を例示する断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その１）である。
【図４】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その２）である。
【図５】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その３）である。
【図６】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その４）である。
【図７】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その５）である。
【図８】第１の実施形態に係る半導体装置の製造方法を例示する断面図で（その６）ある。
【図９】第１の実施形態に係る半導体装置の製造方法を例示する断面図で（その７）ある。
【図１０】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その８）である。
【図１１】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その９）である。
【図１２】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その１０）である。
【図１３】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その１１）である。
【図１４】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その１２）である。
【図１５】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その１３）である。
【図１６】第１の実施形態に係る半導体装置の製造方法を例示する断面図（その１４）である。
【図１７】第２の実施形態に係る半導体装置（第１の実施形態に係る半導体装置をパッケージ化したもの）の構成を例示する断面図である。
【図１８】第２の実施形態に係る半導体装置の接続状況を例示する図である。
【図１９】第２の実施形態に係る半導体装置の構成を例示する断面図である。
【図２０】第１の実施形態に係る半導体装置におけるエッチストップの様子を例示する断面図である。
【図２１】関連技術に係る半導体装置における目合わせエラー発生時の様子を例示する断面図である。
【発明を実施するための形態】
【００１６】
はじめに、一実施形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１７】
図１は、一実施形態に係る半導体装置の構成を例示する断面図である。図１を参照すると、半導体基板として、第１半導体基板１０／第１絶縁膜１１／第２半導体基板１２で形成された積層基板（例えば、ＳＯＩ（Silicon On Insulator）基板）を使用する。例えば、第１半導体基板を２００〜１０００ｎｍ、第１絶縁膜を２〜５ｕｍ、第２半導体基板を３００ｕｍ以上に設定する。
【００１８】
第１絶縁膜１１をビアミドル孔（すなわち、第１貫通電極３１用の孔）とビアラスト孔（すなわち、第２貫通電極４６用の孔）のエッチングストッパー層とする。また、第１貫通電極３１と第２貫通電極４６は、第１絶縁膜１１中で接続する。また、第１貫通電極孔のエッチングで第１半導体基板１０と第１絶縁膜１１をエッチングするステップ、および、第２貫通電極孔のエッチングで第２半導体基板１２と第１絶縁膜１１をエッチングするステップにおいて、半導体基板１０、１２を構成するシリコンのエッチングレートと、第１絶縁膜１１を構成するシリコン酸化膜またはシリコン窒化膜のエッチングレートとの比を、３０：１から５０：１の比に設定することが好ましい。
【００１９】
このようにすることで、第２貫通電極孔の目合わせでずれが発生したとしても、第１絶縁膜１１というストッパー膜が存在するため、ずれた部分の孔は深くまで進行しない。図２に示すように、ずれた部分のオーバーエッチングの深さｔ１は、関連技術に係る半導体装置（図２１）において生じるオーバーエッチングの深さｔ２（例えば、５ｕｍ）より浅く、１ｕｍ以内に抑えられる。オーバーエッチングの深さがｔ１程度であれば、ボイドの発生を十分に抑えることが可能となる。
【００２０】
また、一実施形態に係る半導体装置の製造方法として、以下のステップを含む製造方法が提供される。すなわち、図１を参照すると、半導体装置の製造方法は、第１半導体基板１０／第１絶縁膜１１（例えば、シリコン酸化膜）／第２半導体基板１２で形成された積層基板を準備するステップと、前記積層基板の第１主面側（第１半導体基板１０側）に第２絶縁膜（例えば、図５の素子形成層層間膜２２）を形成するステップと、第２絶縁膜から第１半導体基板１０を経て第１絶縁膜１１中に到達する第１貫通電極用孔を形成するステップと、第１貫通電極用孔の側壁を覆うように第３絶縁膜（例えば、第１貫通電極サイドウォール絶縁膜２８）を形成するステップと、第１貫通電極用孔の内部の第３絶縁膜上に第１導電膜（例えば、第１銅メッキ膜３０）を充填して第１貫通電極３１を形成するステップと、積層基板の第２主面側にある第２半導体基板１２を経て第１絶縁膜１１に到達するとともに、第１貫通電極３１に到達する第２貫通電極用孔を形成するステップと、第２貫通電極用孔の側壁を覆うように第４絶縁膜（例えば、第２貫通電極サイドウォール絶縁膜４２）を形成するステップと、第２貫通電極用孔の内部の第４絶縁膜上に第２導電膜を充填して第１貫通電極３１と接続する第２貫通電極４６を形成するステップとを含む。
【００２１】
かかる半導体装置の製造方法によると、高アスペクト比の貫通電極孔の加工を容易にすると同時に、ボイドの発生を防ぐことが可能となる。
【００２２】
＜実施形態１＞
次に、第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置の構成を例示する断面図である。
【００２３】
図１を参照すると、半導体装置は、第１半導体基板１０と、第２半導体基板１２と、第１半導体基板１０および第２半導体基板１２に接触し、第１半導体基板１０および第２半導体基板１２の間に設けられた第１絶縁膜１１と、第１半導体基板１０を貫通する第１貫通電極３１と、第２半導体基板１２を貫通する第２貫通電極４６とを備えている。ここで、第１貫通電極３１および第２貫通電極４６は、第１絶縁膜１１中で接続されている。第１半導体基板１０および第２半導体基板１２は、一例として、シリコンから成る。また、第１絶縁膜１１は、シリコン酸化膜またはシリコン窒化膜としてもよい。さらに、第１貫通電極３１および第２貫通電極４６は、銅（Ｃｕ）を主成分とする材料で形成されていてもよい。
【００２４】
図１を参照すると、半導体装置は、第１半導体基板１０上に素子形成層５０を備えていてもよい。このとき、第１貫通電極３１は、素子形成層５０を貫通する。
【００２５】
さらに、素子形成層５０中に第１導電型トランジスタ（例えば、Ｐ型トランジスタ１３）のゲートが形成されているとともに、第２導電型トランジスタ（例えば、Ｎ型トランジスタ１４）のゲートが形成されていてもよい。
【００２６】
また、第１貫通電極３１の側壁は、第１サイドウォール（ＳＷ）絶縁膜（第１貫通電極ＳＷ絶縁膜２８）で覆われ、一方、第２貫通電極４６の側壁は、第２サイドウォール絶縁膜（第２貫通電極ＳＷ絶縁膜４２）で覆われていることが好ましい。ここで、第１サイドウォール絶縁膜（２８）および第２サイドウォール絶縁膜（４２）は、窒素を含む絶縁膜であることが好ましい。
【００２７】
さらに、第１貫通電極３１および第１サイドウォール絶縁膜（２８）の間に、窒化タンタル、窒化チタン、および、チタンの少なくともいずれかを含む金属膜（例えば、第１バリア・シード膜２９）が形成されていることが好ましい。同様に、第２貫通電極４６および第２サイドウォール絶縁膜（４２）の間に、窒化タンタル、窒化チタン、および、チタンの少なくともいずれかを含む金属膜（例えば、第３バリア・シード膜４３）が形成されていることが好ましい。
【００２８】
図１を参照すると、半導体装置は、第１貫通電極３１上に第１バンプ３４と、第１貫通電極３１と第１バンプ３４間を電気的に接続する配線層３３と、を備えていてもよい。また、半導体装置は、第２貫通電極４６上に第２バンプ４７を備えていてもよい。ここで、第２バンプ４７は、第２貫通電極４６と一体形成されていてもよい。かかる構成を備えた半導体装置によると、図１に示した半導体装置を、図１６に例示するように積層することが可能となる。
【００２９】
次に、図３ないし図１６を参照して、本実施形態の半導体装置（図１）の製造フローについて説明する。図３ないし図１６は、本実施形態に係る半導体装置の製造方法を例示する断面図である。
【００３０】
図３を参照すると、まず、第１半導体基板１０／第１絶縁膜１１／第２半導体基板１２で構成される積層基板を用意する。積層基板として、特に限定されないが、例えば、ＳＯＩ（Silicon On Insulator）タイプの基板を用いることができる。本実施形態では、ＳＯＩタイプの基板を用いる場合について説明する。ただし、本発明における積層基板はＳＯＩタイプの基板に限定されない。
【００３１】
図３に示すように、ＳＯＩ基板は、第１半導体基板１０（シリコン基板）と、第１絶縁膜１１（埋め込み絶縁膜）と、第２半導体基板１２（支持層）を備えている。ＳＯＩ基板は、シリコン基板上に表面を熱酸化させたウェハーとシリコンでウェハー形状を呈した支持層を熱酸化面で張り合わせて作成することができる。ＳＯＩ基板は、例えば、ウェハーメーカーから供給を受けることが可能である。本実施形態では、熱酸化膜である埋め込み絶縁膜部の厚さを２〜５ｕｍとし、シリコン基板部の厚さを０．２〜１ｕｍとすることが好ましい。なお、ウェハーメーカーに対して、必要とする膜厚を要求することも可能である。また、半導体装置の製造工場では、シリコン基板中に所定の深さに酸素を注入した後、熱酸化することでＳＯＩ基板を形成することもできる。本実施形態では、一例として、ウェハーメーカーから調達可能なＳＯＩ基板として、埋め込み絶縁膜部の厚さを４ｕｍ、シリコン基板部の厚さを０．４ｕｍとした場合について説明する。
【００３２】
図４を参照すると、ＳＯＩ基板上に、素子であるＰ型トランジスタ１３およびＮ型トランジスタ１４を形成する。Ｐ型トランジスタ１３は、第１高濃度不純物拡散層１６および第１低濃度不純物拡散層１７を備えている。一方、Ｎ型トランジスタ１４は、第２高濃度不純物拡散層１８および第２低濃度不純物拡散層１９を備えている。なお、図４には図示しないものの、ゲート１５と第１半導体基板１０との間には、１０〜３０ｎｍ程度の薄い膜厚を有するゲート絶縁膜が存在する。Ｐ型トランジスタ１３とＮ型トランジスタ１４の間には、素子分離のためにＳＴＩ（Shallow Trench Isolation）２０が形成される。
【００３３】
図５を参照すると、Ｐ型トランジスタ１３とＮ型トランジスタ１４を第１シリコン窒化膜２１で覆う。さらに、第１シリコン窒化膜２１上を平坦化された素子形成層層間膜２２および第２シリコン窒化膜２３で覆う。素子形成層層間膜２２として、プラズマＣＶＤ（Chemical Vapor Deposition）で成膜されたシリコン酸化膜を使用することができる。その後、ゲート１５または拡散層（第１高濃度不純物拡散層１６、第２高濃度不純物拡散層１８）に通じるコンタクトプラグ２５を形成する。
【００３４】
図６を参照すると、第１貫通電極孔２６のマスクパターンを、第１レジスト２７を用いて素子形成層５０上に形成する。形成したマスクパターンをマスクとして、第２シリコン窒化膜２３、素子形成層層間膜２２、第１シリコン窒化膜２１、第１半導体基板１０、および、埋め込み絶縁膜である第１絶縁膜１１の一部を２ステップでドライエッチングする。なお、本実施形態では、第１貫通電極孔２６の径を、一例として６ｕｍとした。
【００３５】
まず、第１のステップでは、第２シリコン窒化膜２３、素子形成層層間膜２２、および、第１シリコン窒化膜２１を選択的にドライエッチし、第１貫通電極孔２６のエッチングを第１半導体基板１０上まで進める。第１ステップにおいて、シリコン酸化膜やシリコン窒化膜のシリコンに対する選択比を約３０程度に設定した。また、エッチングガスとして、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ６Ｆ８などのフロロカーボン系ガスを使用することができる。
【００３６】
次に、第２ステップでは、第１半導体基板１０のシリコンを選択的にドライエッチングし、第１貫通電極孔２６のエッチングを第１絶縁膜１１の途中まで進める。第２ステップにおいて、シリコンのシリコン酸化膜に対する選択比を約５０程度に設定した。また、エッチングガスとして、ＨＢｒとＣｌ２の混合ガスを使用することができる。ステップの切り替えの際には、ドライエッチング装置に備え付けられているエンドポイントディテクターを用いることができる。すべての第１貫通孔電極２６が第１絶縁膜１１に辿り着いたのを検出した後、さらに、第１絶縁膜１１を２ｕｍ程度エッチングして止める。
【００３７】
この結果、第１貫通電極孔２６のエッチングとして、第１絶縁膜１１の表面から２±０．５ｕｍの範囲の深さに揃えたエッチングが可能となる。
【００３８】
図７を参照すると、第１レジスト２７（図６参照）を除去した後、第１貫通電極孔２６内の側壁を覆うように第１貫通電極サイドウォール（ＳＷ：Sidewall）絶縁膜２８を形成する。第１貫通電極ＳＷ絶縁膜２８は、プラズマＣＶＤ（Chemical Vapor Deposition）により形成したシリコン窒化膜とする。第１貫通電極ＳＷ絶縁膜２８は、異方性ドライエッチによるエッチバックを入れて形成することができる。なお、第１貫通電極ＳＷ絶縁膜２８は、シリコン窒化膜とシリコン酸化膜の積層膜としてもよい。ただし、第１貫通電極ＳＷ絶縁膜２８において、窒素（Ｎ）を含む絶縁膜が存在することが好ましい。また、第１貫通電極ＳＷ絶縁膜２８の膜厚は、０．２ｕｍから１．５ｕｍ程度とすることが好ましい。本実施形態では、一例として、第１貫通電極ＳＷ絶縁膜２８の膜厚を０．５ｕｍとした。
【００３９】
次に、ＰＶＤ（Physical Vapor Deposition）法により、第１貫通電極ＳＷ絶縁膜２８を覆うように第１バリア・シード膜２９を形成する。第１バリア・シード膜２９は、窒化タンタル（下層）と銅（上層）の積層膜としてもよい。ここで、積層膜の全膜厚を０．１ｕｍから１ｕｍに設定することが好ましい。本実施形態では、一例として、積層膜の全膜厚を０．５ｕｍに設定した。第１バリア・シード膜２９の下層は、窒化タンタル以外に、窒化チタン、チタンなどとしてもよい。
【００４０】
次に、電解メッキ法により、第１貫通電極孔２６内に第１銅（Ｃｕ）メッキ膜３０を充填するように形成する。第２シリコン窒化膜２３上に存在する余分な第１貫通電極ＳＷ絶縁膜２８、第１バリア・シード膜２９、および、第１銅（Ｃｕ）メッキ膜３０を、ＣＭＰ（Chemical Mechanical Polishing）により除去する。
【００４１】
図８を参照すると、配線層層間膜３２中に配線層３３を形成する。配線層３３は、図９に示すように第１貫通電極３１と第１バンプ３４を仲介して接続するのみならず、素子同士を相互に接続したり、バンプと素子間を接続したりするのに用いられる。本実施形態では、例えば、第１配線５３を銅（Ｃｕ）配線とし、第２配線５５および第１ビア（Ｖｉａ）５４をデュアルダマシン法で形成した銅（Ｃｕ）配線とし、第３配線５７および第２ビア（Ｖｉａ）５６を、リフローアルミを用いたアルミ（Ａｌ）配線とする。なお、配線層層間膜３２は、シリコン酸化膜の単層ではなく、銅（Ｃｕ）配線形成に必要とされるバリア膜を形成するシリコン窒化膜やシリコン炭化窒化膜（ＳｉＣＮ）、および、層間膜として使用される低誘電膜（Ｌｏｗ−ｋ膜）などを含んだ絶縁膜の積層膜であり、第３配線５７形成後に成膜されるカーバー膜も含む。
【００４２】
図９を参照すると、配線層層間膜３２の最上層に貫通電極孔の径よりも大きいバンプ用開孔部を設ける。次に、バンプ用開孔部の側壁を覆うようにＰＶＤ法による第２バリア・シード膜（非図示）を形成する。第２バリア・シード膜は、チタン（下層）と銅（上層）の積層膜であり、積層膜の全膜厚を０．１ｕｍから１ｕｍに設定することが好ましい。本実施形態では、一例として、積層膜の全膜厚を０．５ｕｍに設定した。第２バリア・シード膜の下層は、窒化タンタル以外に、窒化チタン、チタンなどとしてもよい。
【００４３】
次に、バンプ開孔部を開口しながら第１メッキ保護レジスト膜（非図示）を形成する。次に、電解メッキ法により、第２銅（Ｃｕ）メッキ膜３５およびニッケル／金（Ｎｉ／Ａｕ）メッキ膜３６を形成する。さらに、第１メッキ保護レジスト膜を除去し、第１メッキ保護レジスト膜の下にあった第２バリア・シード膜を除去して第１バンプ３４を形成する。
【００４４】
図１０を参照すると、第１バンプ３４が形成された面に支持体用接着剤層３７を介して石英ガラスから成る支持体３８をマウントする。支持体３８の表面には、光熱変換層３９が予め形成されている。光熱変換層３９は、支持体３８と支持体用接着剤層３７の間に介在する。光熱変換層３９は、光吸収体であるカーボンブラック（炭素粉末）と透明フィラー（シリカ、タルク、硫酸バリウム）と熱分解樹脂を溶剤に混ぜ合わせて乾燥させた層であり、遮光性、吸熱性に富んだ層となる。支持体３８側から光熱変換層３９に向けてレーザを照射すると、光熱変換層３９が熱分解し、光熱変換層３９中にボイドが発生して支持体３８から本積層基板の脱着が可能となる。
【００４５】
図１１を参照すると、積層基板が所望の膜厚になるように薄膜化を行う。本実施形態では、研削とＣＭＰを用いて、６７０ｕｍから４０ｕｍまで薄膜化を行った。次に、プラズマＣＶＤを用いて、第２半導体基板１２上に第３シリコン窒化膜４０を成膜する。第３シリコン窒化膜４０の膜厚は、一例として、０．５ｕｍとする。
【００４６】
次に、第１貫通電極孔２６が形成された部分に合わせて、第２貫通電極孔４１のマスクパターンを形成する。例えば、第３シリコン窒化膜４０上に第２レジスト５８を用いてマスクパターンを形成する。形成したマスクパターンをマスクとして、第３シリコン窒化膜４０、第２半導体基板１２、および、埋め込み絶縁膜である第１絶縁膜１１の一部を２ステップでドライエッチングする。なお、本実施形態では、一例として、貫通電極孔の径を６ｕｍとした。
【００４７】
まず、第１のステップでは、第３シリコン窒化膜４０を選択的にドライエッチし、第２貫通電極孔４１のエッチングを第２半導体基板１２上まで進める。第１ステップにおいて、シリコン窒化膜のシリコンに対する選択比を、約３０程度に設定した。また、エッチングガスとして、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６、Ｃ６Ｆ８などのフロロカーボン系ガスを使用することができる。
【００４８】
次に、第２ステップでは、第２半導体基板１２のシリコンを選択的にドライエッチングし、第２貫通電極孔４１のエッチングを第１絶縁膜１１の途中まで進める。第２ステップにおいて、シリコンのシリコン酸化膜に対する選択比を約５０程度に設定した。また、エッチングガスとして、ＨＢｒとＣｌ２の混合ガスを使用することができる。ステップの切り替えの際には、ドライエッチング装置に備え付けられているエンドポイントディテクターを用いることができる。第２貫通電極孔４１のすべてが第１貫通電極３１に辿り着いた段階でエッチングを停止する。
【００４９】
この結果、シリコンに比べて１／５０程度というエッチングレートのオーバーエッチング分を見込んでも、第２貫通電極孔４１のエッチングとして、第１絶縁膜１１の表面（図１１上）から３．０±０．５ｕｍの範囲の深さに揃えられたエッチングが可能となる。ここでは、第１絶縁膜１１であるシリコン酸化膜の膜厚を４ｕｍに設定している。したがって、第２貫通電極孔４１の底は、すべて第１絶縁膜１１内に収まるようにコントロールすることが可能となる。このとき、第２貫通電極孔４１の目合わせずれが発生しても、ずれが生じた部分のオーバエッチ深さは平均１ｕｍ以内（最大でも１．５ｕｍ以内）に抑えることができる。すなわち、本実施形態によると、その後の導電膜の充填でカバレッジが問題になり、ボイドが発生することはない。
【００５０】
図１２を参照すると、第２レジスト５８（図１１参照）を除去した後、第２貫通電極孔４１内の側壁を覆うように第２貫通電極ＳＷ絶縁膜４２を形成する。第２貫通電極ＳＷ絶縁膜４２は、プラズマＣＶＤにより寄生したシリコン窒化膜とする。第２貫通電極ＳＷ絶縁膜４２は、異方性ドライエッチによるエッチバックを入れて形成することができる。また、第２貫通電極ＳＷ絶縁膜４２の膜厚は、０．２ｕｍないし１．５ｕｍ程度とすることが好ましい。本実施形態では、一例として、第２貫通電極ＳＷ絶縁膜４２の膜厚を０．５ｕｍとした。
【００５１】
次に、第２貫通電極ＳＷ絶縁膜４２を覆うようにＰＶＤ（Physical Vapor Deposition）法による第３バリア・シード膜４３を形成する。第３バリア・シード膜４３は、窒化タンタル（下層）と銅（上層）の積層膜としてもよい。ここで、積層膜の全膜厚を０．１ｕｍないし１ｕｍに設定することが好ましい。本実施形態では、一例として、積層膜の全膜厚を０．５ｕｍに設定した。第３バリア・シード膜４３の下層は、窒化タンタル以外に、窒化チタン、チタンなどとしてもよい。
【００５２】
次に、第２貫通電極孔４１を包含する開口部を設けた第２メッキ保護レジスト膜（非図示）を形成する。次に、電解メッキ法により、第３銅（Ｃｕ）メッキ膜４４と錫／銀（Ｓｎ／Ａｇ）メッキ膜４５を形成する。さらに、第２メッキ保護レジスト膜を除去し、第２メッキ保護レジスト膜の下に存在する第３バリア・シード膜４３を除去して、第２貫通電極４６および第２バンプ４７を一体的に形成する。
【００５３】
図１３を参照すると、第２バンプ４７上にダイシングテープ４８を張り付ける。ダイシングテープ４８と第２バンプ４７の間には、ダイシングテープ用接着層４９が介在する。
【００５４】
図１４を参照すると、積層基板を反転させた後、支持体３８（図１３参照）側からレーザを照射して、積層基板を支持体３８から剥がす。
【００５５】
図１５を参照すると、積層基板をダイシングして半導体チップ５２に加工し、ピックアップする。
【００５６】
図１６を参照すると、フリップボンディング装置を用いて、半導体チップ５２ａ、５２ｂを積層させる。以上の工程により、複数の半導体チップを積層させた半導体装置を製造することが可能となる。
【００５７】
＜実施形態２＞
次に、第２の実施形態に係る半導体装置について説明する。本実施形態の半導体装置は、第１の実施形態に係る半導体装置を応用したＤＲＡＭ（Dynamic Random Access Memory）チップをパッケージ化した構成を有する。
【００５８】
図１７は、本実施形態に係る半導体装置６００の構成を例示する断面図である。図１８は、本実施形態に係る半導体装置６００の接続状況を例示する図である。
【００５９】
図１７および図１８を参照すると、本実施形態の半導体装置６００は、はんだボール６０１と、再配線層６０２と、貫通電極１０３が形成されたインターフェースチップ６０３およびＤＲＡＭチップ１００と、リードフレーム６０４とを備えている。半導体装置６００は、ＤＲＡＭチップ１００を積層した、いわゆるＣＯＣ（Chip On Chip）構造を有する。図１７を参照すると、各ＤＲＡＭチップ１００は、半導体基板１０１と、半導体基板１０１を貫通する貫通電極１０３を備えている。また、各ＤＲＡＭチップ１００は、貫通電極１０３を介して電気的に接続されている。貫通電極１０３を介してＤＲＡＭチップ１００を相互に接続することにより、メモリとして機能する半導体装置６００の小型化および高性能化を図ることが可能となる。
【００６０】
図１９は、本実施形態に係る半導体装置６００におけるＤＲＡＭチップ１００の構成を例示する断面図である。図１９を参照すると、ＤＲＡＭチップ１００は、トランジスタ（Ｐ型トランジスタ１３およびＮ型トランジスタ１４）やＤＲＡＭメモリセル領域が形成されるトランジスタ領域Ａと、貫通電極（第１貫通電極３１および第２貫通電極４６）が形成される貫通電極領域Ｂとを有する。
【００６１】
近年、ＤＲＡＭキャパシタの高さは２ｕｍ程度まで大きくなっている。このとき、素子形成層の膜厚は３ｕｍ程度まで大きくなり、これに伴い、貫通電極のアスペクト比も大きくなっている。したがって、第１の実施形態に係る半導体装置を適用し、高アスペクト比の貫通電極孔の加工を容易にすると同時にボイドの発生を防ぐことで、ＤＲＡＭチップを積層した半導体装置の製造を容易にしつつ、同時に半導体装置の信頼性の向上を図ることができる。
【００６２】
以上のように、上記実施形態に係る半導体装置では、半導体基板として、第１半導体基板１０／第１絶縁膜１１／第２半導体基板１２で形成された積層基板（例えば、ＳＯＩ基板）を使用し、貫通電極孔の加工を、第１絶縁膜１１を境にしてビアミドル法（第１貫通電極３１）とビアラスト法（第２貫通電極４６）のハイブリット方式にすることで、高アクペクト比の貫通電極孔を容易に加工することが可能となる。また、第１絶縁膜１１が両貫通電極孔のエッチングでのストッパー膜となることで、第２貫通電極孔の目合わせずれが発生しても、第２貫通電極孔と第１貫通電極側壁に囲まれたずれ部分の段差も従来５ｕｍ以上あったものが１ｕｍ以内まで抑えられるようになる。これにより、貫通電極接続部でボイド発生などによる接続の信頼性が問題になることはなくなり、製品の歩留も著しく向上させることができる。
【００６３】
本発明は、一例として、ＴＳＶ貫通電極を有する半導体装置およびその製造方法に適用することができる。また、本発明は、ＴＳＶ貫通電極を有する半導体装置を組み込んだ装置、および、データ処理システムにも適用することも可能である。
【００６４】
なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００６５】
１０    第１半導体基板
１１    第１絶縁膜
１２    第２半導体基板
１３    Ｐ型トランジスタ
１４    Ｎ型トランジスタ
１５    ゲート
１６    第１高濃度不純物拡散層
１７    第１低濃度不純物拡散層
１８    第２高濃度不純物拡散層
１９    第２低濃度不純物拡散層
２０    ＳＴＩ（Shallow Trench Isolation）
２１    第１シリコン窒化膜
２２    素子形成層層間膜
２３    第２シリコン窒化膜
２４    コンタクト
２５    コンタクトプラグ
２６    第１貫通電極孔
２７    第１レジスト
２８    第１貫通電極ＳＷ絶縁膜
２９    第１バリア・シード膜
３０    第１銅（Ｃｕ）メッキ膜
３１    第１貫通電極
３２    配線層層間膜
３３    配線層
３４    第１バンプ
３５    第２銅（Ｃｕ）メッキ膜
３６    ニッケル／金（Ｎｉ／Ａｕ）メッキ膜
３７    支持体用接着剤層
３８    支持体
３９    光熱変換層
４０    第３シリコン窒化膜
４１    第２貫通電極孔
４２    第２貫通電極ＳＷ絶縁膜
４３    第３バリア・シード膜
４４    第３銅（Ｃｕ）メッキ膜
４５    錫／銀（Ｓｎ／Ａｇ）メッキ膜
４６    第２貫通電極
４７    第２バンプ
４８    ダイシングテープ
４９    ダイシングテープ用接着層
５０    素子形成層
５１    貫通電極
５２、５２ａ、５２ｂ    半導体チップ
５３    第１配線
５４    第１ビア（Ｖｉａ）
５５    第２配線
５６    第２ビア（Ｖｉａ）
５７    第３配線
５８    第２レジスト
１００    ＤＲＡＭチップ
１０１    半導体基板
１０３    貫通電極
１１０    半導体基板
１１２    半導体基板
１２１    第１絶縁膜
１２２    素子形成層層間膜
１２３    第２絶縁膜
１２７    レジスト
１３１    第１貫通電極
１４１    第２貫通電極孔
１４６    第２貫通電極
６００    半導体装置
６０１    はんだボール
６０２    再配線層
６０３    インターフェースチップ
６０４    リードフレーム
ｔ１、ｔ２    深さ
【図１】
2016157832.tif 000003
【図２】
2016157832.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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