(57)【要約】【課題】回路規模を増大させることなく、デジタルデータの上位ビットと下位ビットとの間におけるメタスタビリティの発生を防止することが可能なデジタル回路を提供する。【解決手段】デジタルデータの下位ビットにそれぞれ対応し且つ相互に位相が異なる複数のクロック信号ＣＫ１等を、ホールド信号Ｓhldを基準としてそれぞれラッチし、下位ビットそれぞれについての時間計測結果として出力するＴＭＣ４と、クロック信号ＣＫ１に基づき、デジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタ１と、ホールド信号Ｓhldを基準としたＴＭＣ４におけるクロック信号ＣＫ１のラッチ結果Ｓst2を基準として各カウント信号をそれぞれラッチする上位ビット用メモリ２と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
デジタルデータの下位ビットに対応し且つ相互に位相が異なる複数のクロック信号を、外部からのホールド信号を基準としてそれぞれラッチし、前記下位ビットそれぞれについての時間計測結果として出力する下位ビット時間計測手段と、
前記複数のクロック信号の一つである特定クロック信号に基づいて、前記デジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタと、
前記ホールド信号を基準とした前記下位ビット時間計測手段における前記特定クロック信号のラッチ結果を基準として、前記生成された各カウント信号をそれぞれラッチする上位ビット用メモリと、
を備えることを特徴とするデジタル回路。
【請求項２】
請求項１に記載のデジタル回路において、
前記特定クロック信号は、前記下位ビットにおける第１ビットに対応する前記クロック信号であることを特徴とするデジタル回路。
【請求項３】
請求項１又は請求項２に記載のデジタル回路において、
前記ラッチ結果を波形整形して前記上位ビット用メモリに出力する波形整形手段を更に備えることを特徴とするデジタル回路。
【請求項４】
請求項３に記載のデジタル回路において、
前記波形整形手段がシュミットトリガであることを特徴とするデジタル回路。
【請求項５】
請求項１から請求項４のいずれか一項に記載のデジタル回路において、
前記上位ビット用メモリに入力される際の前記ラッチ結果に含まれる遅延時間が、前記上位ビットカウンタから出力される各前記カウント信号に含まれる遅延時間より長くなるように設定されていることを特徴とするデジタル回路。
【請求項６】
請求項５に記載のデジタル回路において、
各前記遅延時間に基づいて予め設定された遅延時間だけ前記ラッチ結果を遅延させて前記上位ビット用メモリに出力する遅延手段を更に備えることを特徴とするデジタル回路。
【請求項７】
請求項１から請求項６のいずれか一項に記載のデジタル回路と、
前記デジタルデータに変換されるアナログ信号のレベルに対応する前記ホールド信号を生成して前記デジタル回路に出力するホールド信号生成手段と、
前記下位ビット時間計測手段から出力された前記時間計測結果と、前記上位ビットメモリにおいて各前記カウント信号をラッチしたラッチ結果と、により構成される前記デジタルデータを出力する出力手段と、
を備えることを特徴とするＡ／Ｄ（Analog/Digital）変換回路。
【請求項８】
デジタル回路において実行されるデジタル信号処理方法において、
デジタルデータの下位ビットに対応し且つ相互に位相が異なる複数のクロック信号を、外部からのホールド信号を基準としてそれぞれラッチし、前記下位ビットそれぞれについての時間計測結果として出力する下位ビット時間計測工程と、
前記複数のクロック信号の一つである特定クロック信号に基づいて、前記デジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する生成工程と、
前記ホールド信号を基準とした前記下位ビット時間計測工程における前記特定クロック信号のラッチ結果を基準として、前記出力された各カウント信号をそれぞれラッチするラッチ工程と、
を含むことを特徴とするデジタル信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路及びＡ／Ｄ変換回路並びにデジタル信号処理方法の技術分野に属する。より詳細には、メタスタビリティを防止する機能を有するデジタル回路及び当該デジタル回路を含むＡ／Ｄ変換回路並びに当該デジタル回路において実行されるデジタル信号処理方法の技術分野に属する。
【背景技術】
【０００２】
従来、論理回路を用いて様々な機能を実現するための設計を行うとき、各機能を実現するモジュール毎に、それが使用するクロック信号を異ならせる場合がある。そして、担うべき機能がそれぞれ異なるモジュール間で、異なる周波数のクロック信号を基準としてデータの授受を行う場合、非同期転送される非同期データを同期化するための同期化回路が必要となる。
【０００３】
一方、このような非同期データを同期化する際に、例えば異なるクロック信号のフリップフロップ回路間でデータの授受を行う非同期転送を考えるとする。この場合に、例えば受信側におけるデータの取り込みタイミングと受信側のクロック信号における「０」、「１」間の変化タイミングとが近接すると、受信側のフリップフロップ回路の出力信号が「０」でも「１」でもない中間値になって不安定状態となる現象が生じることが知られている。この現象は、いわゆる「メタステーブル」又は「メタスタビリティ」と呼ばれる。そして、このメタスタビリティの発生により送受信モジュール間で正しいデータ転送が行われなければ、それらのモジュールが搭載される装置の誤動作の原因となってしまう。よって上記モジュール間での正確なデータ転送を求める場合には、上記同期化回路におけるメタスタビリティの防止が不可欠となる。
【０００４】
ここで、上記メタスタビリティの防止のための先行技術を開示した文献としては、例えば下記特許文献１が挙げられる。特許文献１に開示された先行技術では、位相は異なるが周波数が同じ二つのクロック信号を用いて入力データを非同期の二系統に分けた後に同期化して二系統のまま転送し、各系統のデータにおけるメタスタビリティの有無を個別に検出し、メタスタビリティが検出されなかった方の系統を同期化回路としての出力とする構成とされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−１４０１２３号公報（図１、図９等）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１記載の先行技術によると、メタスタビリティ防止のために、転送二重化回路、二つのメタスタビリティ検出回路及び転送選択回路を設ける必要があり、結果的に回路規模が増大するという問題点がある。そしてこの問題点は、微細化／高集積化の傾向にある昨今の趨勢を鑑みると、是非とも避けるべき問題点である。
【０００７】
また上記メタスタビリティの問題は、モジュール間で授受すべきデータを上位ビットと下位ビットに分けてクロック信号の高周波数化を緩和しつつ高速にデータの授受を行う場合における、当該上位ビットと下位ビットとの間でも発生する。そしてこの場合のメタスタビリティは、例えばデータの誤転送を生じるという問題点を発生させる。
【０００８】
そこで本発明は、上記の問題点及び要請に鑑みて為されたもので、その課題の一例は、回路規模を大きく増大させることなく、デジタルデータの上位ビットと下位ビットとの間におけるメタスタビリティの発生を防止することが可能なデジタル回路及び当該デジタル回路を含むＡ／Ｄ変換回路、並びに当該デジタル回路において実行されるデジタル信号処理方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、請求項１に記載の発明は、デジタルデータの下位ビットに対応し且つ相互に位相が異なる複数のクロック信号を、外部からのホールド信号を基準としてそれぞれラッチし、前記下位ビットそれぞれについての時間計測結果として出力するＴＭＣ（Time Memory Cell）等の下位ビット時間計測手段と、前記複数のクロック信号の一つである特定クロック信号に基づいて、前記デジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する上位ビットカウンタと、前記ホールド信号を基準とした前記下位ビット時間計測手段における前記特定クロック信号のラッチ結果を基準として、前記生成された各カウント信号をそれぞれラッチする上位ビット用メモリと、を備える。
【００１０】
上記の課題を解決するために、請求項８に記載の発明は、デジタル回路において実行されるデジタル信号処理方法において、デジタルデータの下位ビットに対応し且つ相互に位相が異なる複数のクロック信号を、外部からのホールド信号を基準としてそれぞれラッチし、前記下位ビットそれぞれについての時間計測結果として出力する下位ビット時間計測工程と、前記複数のクロック信号の一つである特定クロック信号に基づいて、前記デジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する生成工程と、前記ホールド信号を基準とした前記下位ビット時間計測工程における前記特定クロック信号のラッチ結果を基準として、前記出力された各カウント信号をそれぞれラッチするラッチ工程と、を含む。
【００１１】
請求項１又は請求項８に記載の発明によれば、デジタルデータの上位ビットをそれぞれカウントするためのカウント信号を、下位ビット時間計測手段においてラッチされる特定クロック信号に基づいて生成する。また、ホールド信号を基準とした特定クロック信号のラッチ結果を基準として、上位ビットの各カウント信号をそれぞれラッチする。よって、下位ビット時間計測手段と上位ビットカウンタとの間で特定クロック信号を共用すると共に、ホールド信号を基準とした下位ビットのラッチ結果を基準として上位ビットの各カウント信号をラッチするので、下位ビットと上位ビットとの間の因果性の確立により相互の整合性が確保できる。従って、回路規模を増大させることなく、上位ビットと下位ビットとの間におけるメタスタビリティの発生を防止することができる。
【００１２】
上記の課題を解決するために、請求項２に記載の発明は、請求項１に記載のデジタル回路において、前記特定クロック信号は、前記下位ビットにおける第１ビットに対応する前記クロック信号であるように構成される。
【００１３】
請求項２に記載の発明によれば、請求項１に記載の発明の作用に加えて、そのラッチ結果が上位ビット用メモリに出力される特定クロック信号がデジタルデータの下位ビットにおける第１ビットに対応するクロック信号であるので、簡易な構成で且つ確実に上位ビットカウンタのカウント結果をラッチすることができる。
【００１４】
上記の課題を解決するために、請求項３に記載の発明は、請求項１又は請求項２に記載のデジタル回路において、前記ラッチ結果を波形整形して前記上位ビット用メモリに出力するシュミットトリガ等の波形整形手段を更に備える。
【００１５】
請求項３に記載の発明によれば、請求項１又は請求項２に記載の発明の作用に加えて、特定クロック信号のラッチ結果を波形整形した上で上位ビット用メモリに出力するので、上位ビットカウンタのカウント結果をより確実にラッチすることができる。
【００１６】
上記の課題を解決するために、請求項４に記載の発明は、請求項３に記載のデジタル回路において、前記波形整形手段がシュミットトリガであるように構成される。
【００１７】
請求項４に記載の発明によれば、請求項３に記載の発明の作用に加えて、波形整形手段がシュミットトリガであるので、いわゆるヒステリシス特性を有するシュミットトリガを用いて波形整形することで、上位ビットカウンタのカウント結果をより確実にラッチすることができる。
【００１８】
上記の課題を解決するために、請求項５に記載の発明は、請求項１から請求項４のいずれか一項に記載のデジタル回路において、前記上位ビット用メモリに入力される際の前記ラッチ結果に含まれる遅延時間が、前記上位ビットカウンタから出力される各前記カウント信号に含まれる遅延時間より長くなるように設定されている。
【００１９】
請求項５に記載の発明によれば、請求項１から請求項４のいずれか一項に記載の発明の作用に加えて、上位ビット用メモリに入力する際のラッチ結果に含まれる遅延時間が、上位ビットカウンタから出力される各カウント信号に含まれる遅延時間よりも長くなるように設定されているので、更に確実に上位ビットカウンタのカウント結果をラッチすることができる。
【００２０】
上記の課題を解決するために、請求項６に記載の発明は、請求項５に記載のデジタル回路において、各前記遅延時間に基づいて予め設定された遅延時間だけ前記ラッチ結果を遅延させて前記上位ビット用メモリに出力する遅延素子等の遅延手段を更に備える。
【００２１】
請求項６に記載の発明によれば、請求項５に記載の発明の作用に加えて、ラッチ結果に含まれる遅延時間と各カウント信号に含まれる遅延時間とに基づく既定の遅延時間だけラッチ結果が更に遅延されて上位ビット用メモリに入力されるので、更に確実に上位ビットカウンタのカウント結果をラッチすることができる。
【００２２】
上記の課題を解決するために、請求項７に記載の発明は、請求項１から請求項６のいずれか一項に記載のデジタル回路と、前記デジタルデータに変換されるアナログ信号のレベルに対応する前記ホールド信号を生成して前記デジタル回路に出力する比較器等のホールド信号生成手段と、前記下位ビット時間計測手段から出力された前記時間計測結果と、前記上位ビットメモリにおいて各前記カウント信号をラッチしたラッチ結果と、により構成される前記デジタルデータを出力するＡ／Ｄ変換器等の出力手段と、を備える。
【００２３】
請求項７に記載の発明によれば、デジタルデータに変換されるアナログ信号のレベルに対応するホールド信号を請求項１から請求項６のいずれか一項に記載のデジタル回路に出力する。そして、請求項１から請求項６のいずれか一項に記載のデジタル回路の下位ビット時間計測手段から出力される時間計測結果と、上位ビット用メモリによるラッチ結果と、により構成されるデジタルデータを出力する。よって、デジタルデータ内におけるメタスタビリティの発生を効果的に防止できるので、回路規模を増大させることなく、アナログ信号からデジタルデータへの変換精度を向上させることができる。
【発明の効果】
【００２４】
本発明によれば、下位ビット時間計測手段においてラッチされる特定クロック信号に基づいて、デジタルデータの上位ビットをそれぞれカウントするためのカウント信号を生成する。また、ホールド信号を基準とした特定クロック信号のラッチ結果を基準として、上位ビットの各カウント信号をそれぞれラッチする。よって、下位ビット時間計測手段と上位ビットカウンタとの間で特定クロック信号を共用すると共に、ホールド信号を基準とした下位ビットのラッチ結果を基準として上位ビットの各カウント信号をラッチするので、下位ビットと上位ビットとの間の因果性の確立により相互の整合性が確保できる。
【００２５】
従って、回路規模を増大させることなく、上位ビットと下位ビットとの間におけるメタスタビリティの発生を防止することができる。
【図面の簡単な説明】
【００２６】
【図１】実施形態に係るＡ／Ｄ変換器を含むイメージセンサの概要構成を示すブロック図等であり、（ａ）は当該ブロック図であり、（ｂ）は当該Ａ／Ｄ変換器の動作を説明するタイミングチャートである。
【図２】実施形態に係るタイムスタンプ回路の概要構成を示すブロック図である。
【図３】実施形態に係るシュミットトリガの機能を説明する図であり、（ａ）は当該シュミットトリガを使用しない場合の波形図であり、（ｂ）は当該シュミットトリガを使用した場合の波形図である。
【図４】実施形態に係るタイムスタンプ回路の動作の第１例を示すタイミングチャートであり、（ａ）は当該第１例における上位ビットカウンタの値と下位ビット時間計測部の出力との関係を例示するタイミングチャートであり、（ｂ）は当該第１例における上位ビット用メモリの動作を説明するタイミングチャートである。
【図５】実施形態に係るタイムスタンプ回路の動作の第２例を示すタイミングチャートであり、（ａ）は当該第２例における上位ビットカウンタの値と下位ビット時間計測部の出力との関係を例示するタイミングチャートであり、（ｂ）は当該第２例における上位ビット用メモリの動作を説明するタイミングチャートである。
【図６】変形形態に係るタイムスタンプ回路の概要構成を示すブロック図である。
【発明を実施するための形態】
【００２７】
次に、本発明を実施するための形態について、図１乃至図５に基づいて説明する。なお以下に説明する実施形態は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の撮像デバイスと、当該撮像デバイスから出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、を備えたイメージセンサにおける当該Ａ／Ｄ変換器に含まれるタイムスタンプ回路に対して本発明を適用した場合の実施の形態である。
【００２８】
また、図１は実施形態に係るＡ／Ｄ変換器を含むイメージセンサの概要構成を示すブロック図等であり、図２は実施形態に係るタイムスタンプ回路の概要構成を示すブロック図であり、図３は実施形態に係るシュミットトリガの機能を説明する図である。更に、図４は実施形態に係るタイムスタンプ回路の動作の第１例を示すタイミングチャートであり、図５は実施形態に係るタイムスタンプ回路の動作の第２例を示すタイミングチャートである。
【００２９】
図１（ａ）に示すように、実施形態に係るイメージセンサ１００は、例えば上記ＣＭＯＳ型の画素Ｐを複数備える画素アレイＡＬと、当該画素アレイＡＬから出力されてくるアナログ信号Ｓaをデジタル化し、当該アナログ信号Ｓaに対応するデジタルデータを出力するＡ／Ｄ変換器ＡＤＣと、上記デジタルデータに基づいて予め設定された信号処理を行う信号処理部１４と、を備えて構成されている。このとき、信号処理部１４により実行される上記既定の信号処理としては、例えば画素アレイＡＬにより撮像された画像についての上記デジタルデータを用いたデジタル処理等が挙げられる。また、上記Ａ／Ｄ変換器ＡＤＣが本発明に係る「出力手段」の一例に相当する。
【００３０】
この構成において画素アレイＡＬは、画素Ｐ、Ｐ、Ｐ、…と、当該各画素Ｐがそれぞれ接続される列接続線Ｃ及び行接続Ｒと、各行接続線Ｒを駆動する垂直走査部１０と、により構成されている。このとき画素アレイＡＬ自体の構成は、従来のイメージセンサにおける画素アレイと同様である。そして各列接続線Ｃからは、垂直走査部１０により駆動される各画素Ｐが外光を受光することにより当該各画素Ｐにより生成されるアナログ信号Ｓaが、それぞれＡ／Ｄ変換器ＡＤＣに出力される。
【００３１】
これに対してＡ／Ｄ変換器ＡＤＣは、上記列接続線Ｃのそれぞれに接続される列アンプ１１，１１、１１、…、比較器１２、１２、１２、…、ＴＭＣ４、４、４、…、シュミットトリガ３、３、３、…及び上位ビット用メモリ２、２、２、…と、各列接続線Ｃに共通の上位ビットカウンタ１、ＰＬＬ（Phase Locked Loop）５及びランプ信号発生回路１３と、により構成されている。このとき、上位ビットカウンタ１が本発明に係る「上位ビットカウンタ」の一例に相当し、各上位ビット用メモリ２がそれぞれ本発明に係る「上位ビット用メモリ」の一例に相当し、各シュミットトリガ３がそれぞれ本発明に係る「波形整形手段」の一例に相当し、比較器１２、１２、１２、…がそれぞれ本発明に係る「ホールド信号生成手段」の一例に相当する。
【００３２】
この構成において各列アンプ１１，１１、１１、…は、それぞれが接続されている列接続線Ｃを介して出力されるアナログ信号Ｓaに対して予め設定された増幅処理を施し、当該増幅されたアナログ信号Ｓaを、対応する比較器１２、１２、１２、…の一方の入力端子に出力する。一方ランプ信号発生回路１３は、例えば時間の経過に伴ってその値が一次関数的に減少するノコギリ波形状のランプ信号Ｓrを生成し、各比較器１２、１２、１２、…の他方の入力端子に出力する。
【００３３】
これらにより各比較器１２、１２、１２、…は、各々入力される上記ランプ信号Ｓrの値と上記アナログ信号Ｓaの値とをそれぞれ比較して、実施形態に係るホールド信号Ｓhldを出力する。このとき各比較器１２、１２、１２、…は図１（ｂ）に例示するように、入力されるランプ信号Ｓr（図１（ｂ）破線参照）の値がそのランプ信号Ｓrと同時に入力されるアナログ信号Ｓaの値と等しくなるタイミングまで状態「１」を維持し、当該タイミング以降状態「０」を維持する上記ホールド信号Ｓhldを生成し、対応するＴＭＣ４にそれぞれ出力する。そして実施形態に係る上位ビットカウンタ１及びＰＬＬ５、並びに各上位ビットメモリ２、２、２、…、各シュミットトリガ３、３、３、…及び各ＴＭＣ４、４、４、…は、各列接続線Ｃに対応するホールド信号Ｓhldが状態「１」である時間Ｔ（図１（ｂ）参照）の長さを後述するクロック信号ＣＫを基準としてカウント（計数）し、当該カウント結果を、各アナログ信号Ｓaにそれぞれに相当する上記デジタルデータの値として信号処理部１４に出力する。
【００３４】
即ちより具体的に、先ず各ＴＭＣ４、４、４、…は、それぞれがいわゆるＴＤＣ（Time to Digital Converter）の一種である。そして一のＴＭＣ４とＰＬＬ５との組み合わせにより、当該一のＴＭＣ４に対応した列接続線Ｃについての実施形態に係る後述のタイムスタンプ回路に含まれる下位ビット時間計測部を構成している。この下位ビット時間計測部が本発明に係る「下位ビット時間計測手段」の一例に相当する。
【００３５】
そして上位ビットカウンタ１は、信号処理部１４に出力されるデジタルデータにおける上位側に相当する予め設定された上位ビットの各ビットについて、上記ＰＬＬ５からのクロック信号ＣＫに基づく上記カウント用のカウント信号ＣＴを生成し、当該カウント信号ＣＴをビットごとに上位ビット用メモリ２に出力する。ここで上記予め設定された上位ビットのビット数をｍ（ｍは自然数（例えば「８」）。以下同様。）とする。
【００３６】
これに対して各上位ビット用メモリ２は、上位ビットカウンタ１から出力されるビットごとのカウント信号ＣＴを、後述するラッチ結果Ｓst2を基準たるクロック信号として用いてそれぞれラッチする。そして各上位ビット用メモリ２は、それぞれにおけるラッチ結果を、各列接続線Ｃに対応するデジタルデータにおける上記上位ビットを構成するビットごとのラッチ結果（即ちデジタルデータの値）として信号処理部１４にそれぞれ出力する。
【００３７】
他方各ＴＭＣ４にはそれぞれ、信号処理部１４に出力される上記デジタルデータにおける上記上位ｍビット以外の（下位側の）下位ビットの各ビットにそれぞれ対応し、且つ相互に位相が異なるクロック信号ＣＫが、上記ＰＬＬ５から入力されている。ここで当該下位ビットのビット数をｎ（ｎは自然数（例えば「３」）。以下同様。）とすると、合計２ｎ−１本（例えばｎ＝３の場合には四本）の上記クロック信号ＣＫが各ＴＭＣ４それぞれに入力されている。このとき各クロック信号ＣＫはそれぞれ、上記下位ｎビットの第１ビット（初段ビット）以降にそれぞれ順次相当している。
【００３８】
そして各ＴＭＣ４は、対応する列接続線Ｃごとに上記ホールド信号Ｓhld（図１（ｂ）参照）がクロック信号としてそれぞれ入力されると、これを基準として、ＰＬＬ５からの上記クロック信号ＣＫをそれぞれラッチする。その後各ＴＭＣ４は、それらのラッチ結果を、各列接続線Ｃに対応するデジタルデータにおける下位ｎビットを構成するビットごとのラッチ結果（即ちデジタルデータの値）として信号処理部１４にそれぞれ出力する。
【００３９】
一方各ＴＭＣ４からは、上記下位ｎビットの第１ビット（初段ビット）に対応するラッチ結果Ｓst1が、対応するシュミットトリガ３にそれぞれ出力されている。これにより各シュミットトリガ３は、ラッチ結果Ｓst1に対して後述する波形整形処理をそれぞれ施し、ラッチ結果Ｓst2として対応する上位ビット用メモリ２にそれぞれ出力する。これらにより各上位ビット用メモリ２は上述したように、ラッチ結果Ｓst2を基準たるクロック信号として用いて、上位ビットカウンタ１から出力されるビットごとのカウント信号ＣＴをそれぞれラッチし、上位ｍビットを構成するビットごとのラッチ結果として信号処理部１４にそれぞれ出力する。
【００４０】
そして信号処理部１４は、列接続線Ｃごとに出力されてくる下位ｎビット及び上位ｍビットそれぞれを構成するビットごとのラッチ結果を纏めて上記デジタルデータとして取得し、当該デジタルデータに基づいて上記既定の信号処理を実行する。
【００４１】
次に、上記Ａ／Ｄ変換器ＡＤＣに含まれる実施形態に係るタイムスタンプ回路について、より具体的に図２乃至図５を用いてその構成及び動作を説明する。なお実施形態に係るＡ／Ｄ変換器ＡＤＣでは、各列接続線Ｃにそれぞれ対応する一のＴＭＣ４、一のシュミットトリガ３及び一の上位ビット用メモリ２と、各列接続線Ｃについて共用される上位ビットカウンタ１及びＰＬＬ５と、により一つの実施形態に係るタイムスタンプ回路が構成されている。即ち実施形態に係るＡ／Ｄ変換器ＡＤＣでは、上位ビットカウンタ１及びＰＬＬ５を共用しつつ、列接続線Ｃごとに一つのタイムスタンプ回路が構成される。そして、タイムスタンプ回路ごとの構成及び動作は、それぞれに対応する列接続線Ｃを介して入力されてくるホールド信号Ｓhldが各列接続線Ｃに接続されている画素Ｐにおける受光状況により異なる点を除き、基本的には相互に同一である。よって以下の説明では、一つのタイムスタンプ回路についてのみ、その構成及び動作を説明する。なお以下の説明では、図１を用いて説明した各構成部材と同様の構成部材については、同一の部材番号を用いて説明する。
【００４２】
図２に示すように、実施形態に係る一のタイムスタンプ回路ＴＳは上述したように、上位ビットカウンタ１と、上位ビット用メモリ２と、シュミットトリガ３と、ＴＭＣ４と、ＰＬＬ５と、により構成されている。そして上位ビットカウンタ１は、上記デジタルデータにおける上位ｍビットの各ビットについて、ＰＬＬ５からのクロック信号ＣＫのうちのクロック信号ＣＫ１に基づいてカウント信号ＣＴ１乃至カウント信号ＣＴｍをそれぞれ生成し、ビットごとに上位ビット用メモリ２に出力する。なお以下の説明において、カウント信号ＣＴ１乃至カウント信号ＣＴｍについて共通の事項を説明する場合、これらを纏めて「カウント信号ＣＴ」と称する。
【００４３】
一方上位ビット用メモリ２は、ラッチ結果Ｓst2を用いて上記ビットごとのカウント信号ＣＴをそれぞれラッチするｍ個のフリップフロップ回路２１乃至フリップフロップ回路２ｍにより構成されている。このとき、フリップフロップ回路２１乃至フリップフロップ回路２ｍはいずれもＤ型のフリップフロップ回路であり、図示しないＤ型のラッチ回路をそれぞれ二つ備えて構成されている。また図２では、フリップフロップ回路２１乃至フリップフロップ回路２ｍそれぞれにおけるデータ入力端子（Ｄ端子）を符号「Ｄ」で示しており、データ出力端子（Ｑ端子）を符号「Ｑ」で示しており、ラッチ結果Ｓst2がクロック信号として入力されるクロック入力端子を符号「ｃｋ」で示している。そして上位ビットカウンタ１からのビットごとのカウント信号ＣＴは、それぞれ対応するフリップフロップ回路２１乃至フリップフロップ回路２ｍのＤ端子に入力されている。これにより、フリップフロップ回路２１が上記上位ｍビットにおける第１ビットに対応するカウント信号ＣＴ１をラッチ結果Ｓst2に基づいてラッチし、フリップフロップ回路２２が上記上位ｍビットにおける第２ビットに対応するカウント信号ＣＴ２をラッチ結果Ｓst2に基づいてラッチする。以下同様に、フリップフロップ回路２３乃至フリップフロップ回路２ｍが上記上位ｍビットのビットごとに対応するカウント信号ＣＴを順次ラッチする。そして各ラッチ結果は、フリップフロップ回路２１乃至フリップフロップ回路２ｍのデータ出力端子から、デジタルデータの上位ｍビットを構成するビットごとのラッチ結果として、信号処理部１４にそれぞれ出力される。
【００４４】
他方図２に示すタイムスタンプ回路ＴＳに含まれるＴＭＣ４は、それぞれがＤ型のフリップフロップ回路である２n-1個のフリップフロップ回路４−１乃至フリップフロップ回路４−２n-1により構成されている。また各フリップフロップ回路４−１乃至フリップフロップ回路４−２n-1はそれぞれ、二つのＤ型のラッチ回路４Ａ及びラッチ回路４Ｂを備えて構成されている。このとき図２では、上記フリップフロップ回路２１等と同様に、フリップフロップ回路４−１乃至フリップフロップ回路４−２n-1それぞれにおけるデータ入力端子を符号「Ｄ」で示しており、データ出力端子を符号「Ｑ」で示しており、ホールド信号Ｓhldがクロック信号として入力されるクロック入力端子を符号「ｃｋ」で示している。そして各フリップフロップ回路４−１乃至フリップフロップ回路４−２n-1のデータ入力端子にはそれぞれ上述したように、上記クロック信号ＣＫ１乃至クロック信号ＣＫ２n-1が上記ＰＬＬ５から入力されている。このとき、例えばクロック信号ＣＫ１の位相が０°であるとすると、クロック信号ＣＫ２はクロック信号ＣＫ１に対して位相が４５°遅れたクロック信号とされ、クロック信号ＣＫ３はクロック信号ＣＫ１に対して位相が９０°遅れたクロック信号とされ、更にクロック信号ＣＫ４はクロック信号ＣＫ１に対して位相が１３５°遅れたクロック信号とされる。なお以下の説明において、クロック信号ＣＫ１乃至クロック信号ＣＫ２n-1について共通の事項を説明する場合、これらを纏めて「クロック信号ＣＫ」と称する。
【００４５】
以上の構成においてフリップフロップ回路４−１乃至フリップフロップ回路４−２n-1は、上記ホールド信号Ｓhldがそれぞれのクロック入力端子に入力されると、これを基準として、ＰＬＬ５からの各クロック信号ＣＫをそれぞれラッチする。その後フリップフロップ回路４−１乃至フリップフロップ回路４−２n-1は、それらのラッチ結果を、デジタルデータの下位ｎビットを構成するビットごとのラッチ結果（時間計測結果）として信号処理部１４にそれぞれ出力する。
【００４６】
一方、ＴＭＣ４における下位ｎビットの上記第１ビット（初段ビット）に対応するフリップフロップ回路４−１からは図２に示すように、それを構成するラッチ回路４Ａ及びラッチ回路４Ｂによるラッチ結果Ｓst1がシュミットトリガ３に出力されている。これによりシュミットトリガ３は、ラッチ結果Ｓst1に対して後述する波形整形処理を施し、上記ラッチ結果Ｓst2として上記ビット用メモリ２を構成するフリップフロップ回路２１乃至フリップフロップ回路２ｍの各クロック入力端子にそれぞれ出力する。これによりフリップフロップ回路２１乃至フリップフロップ回路２ｍは上述したように、ラッチ結果Ｓst2を基準たるクロック信号として用いて、上位ビットカウンタ１から出力されるビットごとのカウント信号ＣＴをそれぞれラッチする。
【００４７】
ここで上記シュミットトリガ３による、ラッチ結果Ｓst1の波形整形処理について、より具体的に図３を用いて説明する。
【００４８】
上述したようにラッチ結果Ｓst1は、ラッチ回路４Ａ及びラッチ回路４Ｂを含むフリップフロップ回路４−１において、クロック入力端子に入力されるホールド信号Ｓhldを基準としてクロック信号ＣＫ１（上位ビットカウンタ１と共用するクロック信号である）をラッチした結果である。従って、ラッチ回路４Ａ及びラッチ回路４Ｂが用いられていることから、クロック信号ＣＫ１が例えば「１」から「０」に変化するタイミングと一致するタイミングでホールド信号Ｓhldがフリップフロップ回路２１に入力された場合、図３（ａ）に点線で例示するように、その値を「１」として保持すべき場合でも、一旦「０」方向へ遷移した後に本来の「１」へ戻るようにラッチ結果Ｓst1が変化する場合がある。なお図３（ａ）に実線で例示するように、その値を「０」に変化させるべき場合には、ラッチ結果Ｓst1における上記「０」方向への遷移は問題とならない。
【００４９】
そこで実施形態に係るタイムスタンプ回路ＴＳでは、シュミットトリガ３によるヒステリシスを用いた波形整形処理をラッチ結果Ｓst1に対して施す。これにより、図３（ｂ）に点線で例示するように、その値を「１」として保持すべき場合に「０」方向への遷移がなく確実に値「１」を保持し続けるラッチ結果Ｓst2を生成して、上位ビット用メモリ２に出力する。なお図３（ｂ）に実線で例示するように、ラッチ結果Ｓst1の値を「０」に変化させるべき場合にも、シュミットトリガ３による波形整形処理を施すことで、より確実に当該「０」に変化するラッチ結果Ｓst2を生成することができる。
【００５０】
以上説明したように実施形態に係るタイムスタンプ回路ＴＳでは、上述したＴＭＣ４と上位ビットカウンタ１との間でクロック信号ＣＫ１を共用する。また、ホールド信号Ｓhldを基準としたフリップフロップ回路４−１による下位の第１ビットのラッチ結果Ｓst1を波形整形したラッチ結果Ｓst2を基準として、上位ｍビットの各カウント信号ＣＴを上位ビット用メモリ２においてそれぞれラッチする。よってこの構成により、一つのデジタルデータにおける下位ｎビットと上位ｍビットとの間の因果性の確立が為され、これにより当該上位ｍビット及び下位ｎビット相互の整合性が確保できる。従って、各カウント信号ＣＴのホールド信号Ｓhldに基づくラッチが確実に行えることで、例えば回路規模を増大させることなく、上位ｍビットと下位ｎビットとの間におけるメタスタビリティの発生を防止することができる。
【００５１】
次に、上記タイムスタンプ回路ＴＳにおける上位ｍビットと下位ｎビットとの間のメタスタビリティの発生の防止について、より具体的に図４及び図５を用いて説明する。なお図４及び図５は、ラッチ結果Ｓst1（又はラッチ結果Ｓst2）の立ち下がり（即ち値「１」から値「０」への遷移）で上位ビット用メモリ２のフリップフロップ回路２１乃至フリップフロップ回路２ｍが動作する場合のタイミングチャートである。
【００５２】
始めに、ラッチ結果Ｓst1の値が「１」である場合について図４を用いて説明する。当該ラッチ結果Ｓst1が値「１」である場合、それを反映して波形整形されたラッチ結果Ｓst2をクロック信号として、上位ビット用メモリ２のフリップフロップ回路２１乃至フリップフロップ回路２ｍが上位ビットカウンタ１からの各カウント信号ＣＴをそれぞれラッチする。よってこの場合、例えば図４（ａ）に例示するようにラッチ結果Ｓst1における値の遷移タイミングに一致するタイミングでホールド信号Ｓhldが入力されたとしても、その結果としてラッチ結果Ｓst1の値が「１」とされたならば、それを反映したラッチ結果Ｓst2が上位ビット用メモリ２に出力されることにより（図４（ａ）白抜き矢印参照）、上位ビット用メモリ２では、当該ラッチ結果Ｓst2における値「１」に対応して上位ビットカウンタ１からのカウント信号ＣＴ（そのカウント値はCNTｔである）が確実に取得されて出力される。このとき、例えば上位ビット用メモリ２のフリップフロップ回路２１の内部状態としては、当該フリップフロップ回路２１を構成する二つのラッチ回路のうち初段がスルー（「Though」）状態となっており、一方次段のラッチ回路が上記カウント値CNTｔの保持（「Hold」）状態となっており、これにより上位ビット用メモリ２としてカウント値CNTｔが取得されて出力される。即ち図４（ｂ）に例示するように上位ビット用メモリ２では、ラッチ結果Ｓst1（ラッチ結果Ｓst2）における値「１」に対応して、上位ビットカウンタ１からのカウント信号ＣＴにおけるカウント値CNTｔが確実に取得されて出力される。
【００５３】
次に、ラッチ結果Ｓst1の値が「０」である場合について図５を用いて説明する。当該ラッチ結果Ｓst1が値「０」である場合でも、それを反映して波形整形されたラッチ結果Ｓst2をクロック信号として、上位ビット用メモリ２のフリップフロップ回路２１乃至フリップフロップ回路２ｍが上位ビットカウンタ１の各カウント信号ＣＴをそれぞれラッチする。この場合、例えば図５（ａ）に例示するようにラッチ結果Ｓst1における値の遷移タイミングに一致するタイミングでホールド信号Ｓhldが入力されたとしても、その結果としてラッチ結果Ｓst1の値が「０」とされたならば、それを反映したラッチ結果Ｓst2が上位ビット用メモリ２に出力されることにより（図５（ａ）白抜き矢印参照）、上位ビット用メモリ２では、当該ラッチ結果Ｓst2における値「０」に対応して上位ビットカウンタ１におけるカウント信号ＣＴ（そのカウント値はCNTｔ+1である）が確実に取得されて出力される。このとき、上位ビット用メモリ２のフリップフロップ回路２１の内部状態としては、当該フリップフロップ回路２１を構成する二つのラッチ回路のうち初段が保持（「Hold」）状態となってカウント値CNTｔ+1をラッチし、次段のラッチ回路がスルー（「Through」）状態となることにより、上位ビット用メモリ２としてカウント値CNTｔ+1が取得されて出力される。即ち図５（ｂ）に例示するように上位ビット用メモリ２では、ラッチ結果Ｓst1（ラッチ結果Ｓst2）における値「０」に対応して、上位ビットカウンタ１におけるカウント値CNTｔ+1が確実に取得されて出力される。
【００５４】
なお図５に例示する場合において、ラッチ結果Ｓst2に本来的に含まれることとなる遅延時間（即ち、ＴＭＣ４におけるラッチによる遅延時間とシュミットトリガ３による波形整形による遅延時間との和）が、上位ビットカウンタ１から出力される各カウント信号ＣＴに本来的に含まれる遅延時間より長くなるように設定することにより、上記カウント値CNTｔ+1の取得をより確実とするように構成してもよい。
【００５５】
以上それぞれ説明したように、実施形態に係るタイムスタンプ回路ＴＳを含むＡ／Ｄ変換器ＡＤＣの構成及び動作によれば、ＴＭＣ４においてラッチされるクロック信号ＣＫ１に基づいて上位ビットカウンタ１においてカウント信号ＣＴを生成すると共に、ホールド信号Ｓhldを基準としたクロック信号ＣＫ１のラッチ結果Ｓst1（ラッチ結果Ｓst2）を基準として各カウント信号ＣＴを上位ビット用メモリ２においてそれぞれラッチする。よって、ＴＭＣ４と上位ビットカウンタ１との間でクロック信号ＣＫ１を共用すると共に、ホールド信号Ｓhldを基準とした下位ｎビットのラッチ結果Ｓst2を基準として上位ｍビットの各カウント信号ＣＴをラッチするので、下位ｎビットと上位ｍビットとの間の因果性の確立により相互の整合性が確保できる。従って、上位ビットカウンタ１のカウント信号ＣＴのホールド信号Ｓhldに基づいたラッチを確実に行うことで、回路規模を増大させることなく、上位ｍビットと下位ｎビットとの間におけるメタスタビリティの発生を防止することができる。
【００５６】
また、そのラッチ結果Ｓst1が上位ビット用メモリ１に出力されるクロック信号ＣＫ１が、下位ビットにおける第１ビットに対応するクロック信号であるので、簡易な構成で且つ確実に上位ビットカウンタ１からのカウント信号ＣＴをラッチすることができる。
【００５７】
更に、クロック信号ＣＫ１のラッチ結果Ｓst1を波形整形した上で上位ビット用メモリ２に出力するので、上位ビットカウンタ１からのカウント信号ＣＴを確実にラッチすることができる。
【００５８】
更にまた、シュミットトリガ３によりラッチ結果Ｓst1に対して波形整形処理を施すので、いわゆるヒステリシス特性を有するシュミットトリガ３を用いて波形整形することで、上位ビットカウンタ１のカウント結果をより確実にラッチすることができる。
【００５９】
また、上位ビット用メモリ２に入力する際のラッチ結果Ｓst2に本来的に含まれる遅延時間（以下「第１遅延時間」と称する）を、上位ビットカウンタ１から出力される各カウント信号ＣＴに本来的に含まれる遅延時間（以下「第２遅延時間」と称する）よりも長くなるように設定する場合には、更に確実に上位ビットカウンタ１のカウント結果（CNTｔ+1）をラッチすることができる。
【００６０】
更にＡ／Ｄ変換器ＡＤＣとして、アナログ信号Ｓaのレベルに対応するホールド信号Ｓhldを用いると共に、各ＴＭＣ４から出力されるラッチ結果と、上位ビット用メモリ２によるラッチ結果と、により構成されるデジタルデータを信号処理部１４に出力するので、デジタルデータ内におけるメタスタビリティの発生を効果的に防止できることで、回路規模を増大させることなく、アナログ信号Ｓaからデジタルデータへの変換精度を向上させることができる。
【００６１】
なお図４及び図５に示す場合と異なり、ラッチ結果Ｓst1（又はラッチ結果Ｓst2）の立ち上がり（即ち値「０」から値「１」への遷移）でフリップフロップ回路２１乃至フリップフロップ回路２ｍが動作する場合、ラッチ結果Ｓst1の値が”１”とされたならば、それに対応したラッチ結果Ｓst2における値”１”に対応して、カウント値がCNTｔ+1であるカウント信号ＣＴが取得されて出力される。また同様に、ラッチ結果Ｓst1の値が”０”とされたならば、それに対応したラッチ結果Ｓst2における値”０”に対応して、カウント値がCNTｔであるカウント信号ＣＴが取得されて出力される。
【００６２】
［変形形態］
次に、本発明に係る変形形態について、図６を用いて説明する。なお図６は、変形形態に係るタイムスタンプ回路の概要構成を示すブロック図である。ここで、変形形態に係るＡ／Ｄ変換器のハードウェア的な構成は、基本的には実施形態に係るＡ／Ｄ変換器ＡＤＣと同一である。よって図６及び以下に説明する変形形態では、実施形態に係るＡ／Ｄ変換器ＡＤＣ及びタイムスタンプ回路ＴＳと同一の部材については、同一の部材番号を付して細部の説明を省略する。
【００６３】
図６に示すように、変形形態に係るＡ／Ｄ変換器に含まれるタイムスタンプ回路ＴＳ１は、実施形態に係るタイムスタンプ回路ＴＳにおけるシュミットトリガ３と上位ビット用メモリ２と間に、ラッチ結果Ｓst２を更に遅延させる遅延素子３０を追加した構成を備える。なおこの遅延素子３０が、本発明に係る「遅延手段」の一例に相当する。
【００６４】
そしてこのとき、上記クロック信号ＣＫの周波数が１００メガヘルツであるとき、上記第１遅延時間が最大１．１１８ナノ秒／最小０．３２０ナノ秒であり、上記第２遅延時間が最大０．９５９ナノ秒／最小０．５１６ナノ秒であった場合には、第１遅延時間が第２遅延時間より長い状態をより確実とすべく、遅延素子３０における遅延時間は、例えば１ナノ秒又はそれより長いことが好ましい。
【００６５】
上記した以外のタイムスタンプ回路ＴＳ１としての構成及び動作は実施形態に係るタイムスタンプ回路ＴＳの構成及び動作と同一であるので、細部の説明は省略する。
【００６６】
以上説明したように、変形形態に係るタイムスタンプ回路ＴＳ１を含むＡ／Ｄ変換器の構成及び動作によれば、実施形態に係るタイムスタンプ回路ＴＳを含むＡ／Ｄ変換器ＡＤＣの構成及び動作による作用効果に加えて、上記第１遅延時間と上記第２遅延時間とに基づく既定の遅延時間だけラッチ結果Ｓst２を更に遅延して上位ビット用メモリ２に入力する遅延素子３０を備えるので、更に確実に上位ビットカウンタ１のカウント信号ＣＴをラッチすることができる。
【００６７】
なお上述した実施形態及び変形形態では、ＴＭＣ４における第１ビットに対応するラッチ結果Ｓst1を上位ビット用メモリ２に出力する構成としたが、これ以外に、ＴＭＣ４における他のビットに対応するラッチ結果を上位ビット用メモリ２に出力するように構成してもよい。
【００６８】
また上述した実施形態及び変形形態では、相互に位相が異なるクロック信号ＣＫをＰＬＬ５により生成することとしたが、当該ＰＬＬ５以外に、位相が異なる所望のクロック信号を生成することが可能なＤＬＬ（Delay Locked Loop）を用いてもよい。
【００６９】
更に上述した実施形態及び変形形態では、シュミットトリガ３を用いてラッチ結果Ｓst1を波形整形する構成としたが、これ以外に、インバータを用いてラッチ結果Ｓst1を波形整形するように構成してもよいし、或いは、フリップフロップ回路４−１等を高精度化することで、当該シュミットトリガ３を含む波形整形部自体を省略することも考えられる。
【００７０】
更にまた、上述した実施形態に係るタイムスタンプ回路ＴＳ及び変形形態に係るタイムスタンプ回路ＴＳ１については、例えば複数のモジュール間でクロック信号が非同期であるデータ転送を行う場合だけでなく、クロック信号が同期しているモジュール間でのデータ転送に適用することも可能である。
【産業上の利用可能性】
【００７１】
以上それぞれ説明したように、本発明はデジタル回路の分野に利用することが可能であり、特にメタスタビリティの発生防止を目的としたデジタル回路の分野に適用すれば特に顕著な効果が得られる。
【符号の説明】
【００７２】
１    上位ビットカウンタ
２    上位ビット用メモリ
２１、２２、２３、２４、２５、２ｍ、４−１、４−２、４−３、４−２n-1    フリップフロップ回路
３    シュミットトリガ
４    ＴＭＣ
４Ａ、４Ｂ    ラッチ回路
５    ＰＬＬ
１０    垂直走査部
１１    列アンプ
１２    比較器
１３    ランプ信号発生回路
１４    信号処理部
３０    遅延素子
１００    イメージセンサ
ＡＬ    画素アレイ
ＡＤＣ    Ａ／Ｄ変換器
Ｃ    列接続線
Ｒ    行接続線
Ｐ    画素
ＴＳ、ＴＳ１    タイムスタンプ回路
ＣＫ、ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ２n-1    クロック信号
ＣＴ、ＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４、ＣＴ５、ＣＴｍ    カウント信号
Ｓa    アナログ信号
Ｓr    ランプ信号
Ｓst1、Ｓst2    ラッチ結果
Ｓhld    ホールド信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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