(57)【要約】      （修正有）【課題】集積回路に組み込まれる構成要素をコンパクトに配列する。【解決手段】構成要素の配列のそれぞれにおいて、第１の組の構成要素のピッチパラメータを用いて、第１の組の構成要素と相互接続されるべき第２の組の構成要素のピッチパラメータが画定される。第１の組の構成要素は一組の光デバイスであり、第２の組の構成要素は一組のインターフェース回路（例えば、送信器回路または受信器回路）である。また、第１の組の構成要素は一組のインターフェース回路１１０であり、第２の組の構成要素は一組の同期回路１１５であり、同期回路のそれぞれは例えば、一組のインターフェース回路のそれぞれに供給される電気信号をリタイミングするために使用され得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の一様な線形アレイ構成に配列された複数の光デバイスであって、前記第１の一様な線形アレイ構成が、第１の光デバイスの１つの側面と隣接する光デバイスの対応する平行な側面との間の第１の水平距離を画定する第１のピッチパラメータを有する、複数の光デバイスと、
前記複数の光デバイスに１対１に結合されて、前記第１の一様な線形アレイ構成に平行に延びる第２の一様な線形アレイ構成に配列された複数のインターフェース回路であって、前記第２の一様な線形アレイ構成が、第１のインターフェース回路の１つの側面と隣接するインターフェース回路の対応する平行な側面との間の第２の水平距離を画定する第２のピッチパラメータを有する、複数のインターフェース回路と、
前記複数のインターフェース回路に１対１に結合されて、少なくとも２つの行を含むマトリクスアレイ構成に配列された複数の同期回路とを含み、前記少なくとも２つの行からなる第１の行が、前記第２の線形アレイ構成に平行に延びており、前記マトリクスアレイ構成が、第１の同期回路の１つの側面と行の隣接する同期回路の対応する平行な側面との間の第３の水平距離を画定する第３のピッチパラメータを有し、前記第３のピッチパラメータが前記第２のピッチパラメータの倍数に等しい、集積回路。
【請求項２】
前記複数の光デバイスが「ｎ」個の光デバイスに等しく、前記複数のインターフェース回路が「ｎ」個のインターフェース回路に等しく、前記複数の同期回路が「ｎ」個の同期回路に等しく、前記マトリクス構成が、（ｎ÷ｐ）数の行からなり、ここで「ｐ」が「ｎ」の整数の約数である、請求項１に記載の集積回路。
【請求項３】
「ｎ」が２の整数倍または３の整数倍の一方に等しい、請求項２に記載の集積回路。
【請求項４】
前記複数の光デバイスのそれぞれが、残りの複数の光デバイスと全く同様であり、前記第１のピッチパラメータが、各光デバイスの寸法、又は基板レイアウトのタイリングパターンの少なくとも１つに基づいている、請求項３に記載の集積回路。
【請求項５】
前記第２のピッチパラメータが、前記第１のピッチパラメータに等しい、請求項４に記載の集積回路。
【請求項６】
前記複数のインターフェース回路が、送信器回路、受信器回路、又はトランシーバ回路の少なくとも１つを含む、請求項３に記載の集積回路。
【請求項７】
前記複数の光デバイスのそれぞれが、面発光レーザ（ＶＣＳＥＬ）である、請求項３に記載の集積回路。
【請求項８】
マトリクス構成の要素を含む集積回路であって、その集積回路が、
前記マトリクス構成の第１の行に配列された「ｎ」個の光デバイスと、
前記「ｎ」個の光デバイスに１対１に結合され、前記マトリクス構成の第２の行に配列された「ｎ」個のインターフェース回路と、
前記「ｎ」個のインターフェース回路に１対１に結合され、前記マトリクス構成の残りの部分に配列された「ｎ」個の同期回路とを含み、前記マトリクス構成の残りの部分が、（ｎ÷ｐ）数の行を含み、ここで「ｐ」が「ｎ」の整数の約数である、集積回路。
【請求項９】
「ｎ」が２の整数倍または３の整数倍の一方に等しい、請求項８に記載の集積回路。
【請求項１０】
前記マトリクス構成の前記第１の行が、第１の光デバイスの１つの側面と隣接する光デバイスの対応する平行な側面との間の第１の水平距離を画定する第１のピッチパラメータを有し、前記マトリクス構成の前記第２の行が、第１のインターフェース回路の１つの側面と隣接するインターフェース回路の対応する平行な側面との間の第２の水平距離を画定する第２のピッチパラメータを有し、前記マトリクス構成の前記（ｎ÷ｐ）数の行のそれぞれが、第１の同期回路の１つの側面と行の隣接する同期回路の対応する平行な側面との間の第３の水平距離を画定する第３のピッチパラメータを有し、前記第３のピッチパラメータが前記第２のピッチパラメータの倍数に等しい、請求項８に記載の集積回路。
【請求項１１】
前記第２のピッチパラメータが前記第１のピッチパラメータに等しい、請求項１０に記載の集積回路。
【請求項１２】
前記複数のインターフェース回路が、送信器回路、受信器回路、又はトランシーバ回路の少なくとも１つを含む、請求項８に記載の集積回路。
【請求項１３】
前記複数の光デバイスのそれぞれが、面発光レーザ（ＶＣＳＥＬ）である、請求項８に記載の集積回路。
【請求項１４】
第１の一様な線形アレイ構成に配列された「ｎ」個のインターフェース回路であって、前記「ｎ」個のインターフェース回路が、送信器回路、受信器回路、又はトランシーバ回路の少なくとも１つを含み、「ｎ」が２の整数倍または３の整数倍の一方に等しい、「ｎ」個のインターフェース回路と、
前記「ｎ」個のインターフェース回路の対応する１つに結合された「ｎ」個の同期回路とを含み、前記「ｎ」個のインターフェース回路が、（ｎ÷ｐ）数の行を含むマトリクス構成に配列され、「ｐ」が「ｎ」の整数の約数である、集積回路。  
【請求項１５】
前記第１の一様な線形アレイ構成に平行に配置された第２の一様な線形アレイ構成に配列された「ｎ」個の光デバイスを更に含み、前記「ｎ」個の光デバイスのそれぞれが、前記「ｎ」個のインターフェース回路の対応する１つに結合される、請求項１４に記載の集積回路。
【請求項１６】
前記「ｎ」個の光デバイス、前記「ｎ」個のインターフェース回路、及び前記「ｎ」個の同期回路が、多層基板上に実装されている、請求項１５に記載の集積回路。
【請求項１７】
複数の金属トラックが、前記「ｎ」個のインターフェース回路への前記「ｎ」個の同期回路の結合を行い、前記複数の金属トラックが、前記複数の金属トラックに対処するように排他的に割り当てられた第１の層に配置される、請求項１６に記載の集積回路。
【請求項１８】
前記複数の金属トラックのそれぞれが、マイクロストリップ又はストリップラインの少なくとも１つであり、前記多層基板が前記第１の層に対して同一平面に配置された接地平面層を含む、請求項１７に記載の集積回路。
【請求項１９】
複数の金属トラックが、前記「ｎ」個のインターフェース回路への前記「ｎ」個の同期回路の結合を行い、前記複数の金属トラックのサブセットが、前記「ｎ」個の同期回路の基板の間取りに関連して画定された通路領域を通して配線される、請求項１６に記載の集積回路。
【請求項２０】
前記基板の間取りが、基板レイアウトのタイリングパターンであり、前記通路領域が、前記基板レイアウトのタイリングパターンの２つの隣接するタイル間に垂直方向に延びる線形通路として画定される、請求項１９に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、より具体的にはマルチチャンネル光回路を含む集積回路に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）内の構成要素（コンポーネント、部品）の配列（構成）は一般に、例えば様々な構成要素のサイズ及び形状、様々な構成要素の電力消費量、信号品位の問題、及び製造工程の制限のような多数の要因により行われる。サイズ及び形状に関して、例えば抵抗のような幾つかの構成要素のサイズは、インダクターよりも大幅に小さくすることができる。次いで、当該インダクターは、トランジスタのアレイよりも大幅に小さくすることができる。更に、サイズが異なることに加えて、インダクターの形状は、抵抗に必要な基板上の表面積よりも多くの表面積の割り当てを必要とするかもしれない。
【０００３】
電力消費量に関して、信号送信器構成要素は、信号受信器構成要素よりも多くの熱を発生する可能性があり、それによってより多くの基板上のスペースの割り当て及び／又は放熱機構を必要とする。信号品位の問題に関して、幾つかの構成要素は、望ましくないレベルの電磁妨害雑音（ＥＭＩ）を放出する可能性があるが、残りのものは係るＥＭＩの存在下で十分に動作できないかもしれない。ＥＭＩが回路の誤動作を生じないことを保証するように、互いに対して構成要素を配置する際には適切な注意が払われなければならない。
【０００４】
製造工程の制限に関して、幾つかの基板は、高周波動作に適合する相互接続トラック及び構造を製造することを可能にする。係る基板を用いてＩＣを製造することは、動作の観点から望ましいかもしれないが、ＩＣを製造するコストは、特に様々な構成要素が基板上に最適に配置されない場合に結局は不必要に高くなるという結果になる可能性がある。多くの場合、第１の組の要件を満たすために第１の構成要素の配列を用いることは、第２の組の要件を満たすことに関して競合につながる可能性がある。
【０００５】
従って、従来の実施において一般的な１つ又は複数のＩＣパッケージング問題に対処する解決策を提供することが望ましい。
【０００６】
本発明の多くの態様は、添付の特許請求の範囲および図面に関連して以下の説明を参照することによって、より良く理解され得る。個々の図面において、同様の参照符号は、同様の構造的要素および特徴要素を示す。明確にするために、全ての要素が全ての図面において参照符号で表記されているわけではなく、全ての類似する要素が各図面に示される又は幾つかの図面に複製されているわけではない。図面は、必ずしも一律の縮尺に従わずに描かれており、むしろ本発明の原理を明らかにすることに重点が置かれている。図面が、本発明の範囲を、本明細書に示された例示的な実施形態に制限すると解釈されるべきではない。
【図面の簡単な説明】
【０００７】
【図１】本開示に従って、集積回路へ組み込まれ得るコンパクトな構成要素の配列に関する第１の例示的な実施形態を示す図である。
【図２】本開示に従って、集積回路へ組み込まれ得るコンパクトな構成要素の配列に関する第２の例示的な実施形態を示す図である。
【図３】本開示に従って、集積回路へ組み込まれ得るコンパクトな構成要素の配列に関する第３の例示的な実施形態を示す図である。
【図４】本開示に従って、集積回路へ組み込まれ得るコンパクトな構成要素の配列に関する第４の例示的な実施形態を示す図である。
【図５】本開示に従って、集積回路へ組み込まれ得るコンパクトな構成要素の配列に関する第５の例示的な実施形態を示す図である。
【図６】本開示に従って、例示的な間取りのマトリクスアレイを示す図である。
【図７】本開示に従って、別の例示的な間取りのマトリクスアレイを示す図である。
【０００８】
明細書
本説明の全体にわたって、実施形態および変形形態は、発明概念の利用および具現化形態を明らかにするために説明される。例示的な説明は、本明細書に開示されたような概念の範囲を制限するものとしてではなく、本発明の概念の例を提示するものとして理解されるべきである。更に理解されるべきは、特定の単語および語句は本明細書において便宜上使用されているだけであり、係る単語および語句は、当業者によって様々な形態および等価物で一般に理解される様々な物体および動作を意味すると解釈されるべきである。例えば、本明細書で使用されるような語句「金属トラック」は、集積回路（ＩＣ）の基板上の金属トラック又はトレースを意味するだけでなく、プリント基板上の金属トラック又はトレースも意味することができる。また、語句「金属トラック」は、例えばＩＣの内部に使用されるボンディングワイヤのような金属ワイヤを意味することもできる。単語「接続された」又は「結合された」は一般に、例えば金属トラック又はワイヤを介して互いとの電気接続を有する２つの要素を意味する。単語「配列」、「構成」および「レイアウト（配置）」は一般に、互いに同じ意味である。単語「デバイス」は一般に、例えば集積回路（ＩＣ）又はハイブリッドマイクロ回路のような半導体チップを意味する。
【０００９】
「水平」、「垂直」、「幅」及び「高さ」のような単語は、本明細書において便宜上使用されているだけであり、構成の全体的な位置関係が１つ又は複数の例示的な実施形態に示されたものと異なる場合には、それに応じて解釈されるべきである。更に、本明細書で使用されるような単語「例」は、非排他的であり本質的に制限しないことが意図されている。より具体的には、本明細書で使用されるような単語「例示的な」は、幾つかの例の１つを示しており、必要以上の強調または好ましいことが説明されている特定の例に向けられていないことを理解する必要がある。また、理解されるべきは、本明細書に開示された発明の概念は、必ずしも「デバイス」に制限されず、例えばプリント基板（ＰＣＢ）上に配置された個別部品を組み込む回路の形態のような、様々な他の態様において具現化され得る。
【００１０】
総括の観点から、集積回路へ組み込まれ（採用され）得るコンパクトな構成要素の配列に関する幾つかの例が本明細書に開示される。これらコンパクトな構成要素の配列のそれぞれにおいて、第１の組の構成要素のピッチパラメータは、第１の組の構成要素と相互接続されるべき第２の組の構成要素のピッチパラメータを画定するために使用される。幾つかの例示的な実施形態において、第１の組の構成要素は、一組の光デバイスであり、第２の組の構成要素は、一組のインターフェース回路（例えば、デジタル信号を光デバイスへ又は光デバイスからのデジタル信号を結合するために使用される送信器回路または受信器回路）である。他の例示的な実施形態において、第１の組の構成要素は、一組のインターフェース回路であり、第２の組の構成要素は、一組の同期回路であり、当該同期回路のそれぞれは、例えば当該一組のインターフェース回路のそれぞれに供給される電気信号をリタイミングするために使用され得る。
【００１１】
さて、図１に注目すると、図１は、本開示に従って集積回路へ組み込まれ得るコンパクトな構成要素の配列１００に関する第１の例示的な実施形態を示す。コンパクトな構成要素の配列１００は、「ｎ」個の光デバイス１０５−１〜１０５−ｎ（ｎ≧２）からなる第１の一様な線形アレイ構成１０５を含む。様々な具現化形態において、「ｎ」は、例えば２、４、６、又は８のような２の整数倍である偶数とすることができる。例えば、集積回路がニブルの形態の信号ビットで動作する場合、「ｎ」は４とすることができ、バイトの形態の場合には「ｎ」は８とすることができる。しかしながら、様々な他の具現化形態において、「ｎ」は、例えば３、６、９又は１２のような３の整数倍である奇数とすることができる。
【００１２】
光デバイス１０５−１〜１０５−ｎは、互いに類似した又は互いに異なる多数の光デバイスの何れかとすることができる。例えば、第１の例示的な具現化形態において、光デバイス１０５−１〜１０５−ｎのそれぞれは、発光ダイオード（ＬＥＤ）又は面発光レーザ（ＶＣＳＥＬ）のような光放出器とすることができる。第２の例示的な具現化形態において、光デバイス１０５−１〜１０５−ｎのそれぞれは、例えばフォトダイオード、光センサ、又は光変換器のような光受信器とすることができる。第３の例示的な具現化形態において、光デバイス１０５−１〜１０５−ｎは、１つ又は複数の光放出器と１つ又は複数の光受信器の組み合わせとすることができる。
【００１３】
また、コンパクトな構成要素の配列１００は、「ｎ」個のインターフェース回路１１０−１〜１１０−ｎからなる第２の一様な線形アレイ構成１１０も含み、当該インターフェース回路のそれぞれは、「ｎ」個の光デバイス１０５−１〜１０５−ｎの対応する１つに相互接続される。相互接続は、基板上に設けられた金属トラック、例えばインターフェース回路１１０−１を光デバイス１０５−１と相互接続する金属トラック１０６を用いて行われる。インターフェース回路１１０−１〜１１０−ｎは、互いに類似した又は互いに異なる多数の回路またはデバイスの何れかとすることができる。例えば、第１の例示的な具現化形態において、インターフェース回路１１０−１〜１１０−ｎのそれぞれは、デジタル又はアナログ電気信号を対応する光デバイス１０５−１〜１０５−ｎに供給する送信器回路とすることができる。デジタル又はアナログ電気信号は、例えば光デバイス１０５−１〜１０５−ｎにより放出された光を変調するためのような様々な応用形態に従って、光デバイス１０５−１〜１０５−ｎを付勢する。第２の例示的な具現化形態において、インターフェース回路１１０−１〜１１０−ｎのそれぞれは、対応する光デバイス１０５−１〜１０５−ｎからのデジタル又はアナログ電気信号を受け取る受信器回路とすることができる。第３の例示的な具現化形態において、インターフェース回路１１０−１〜１１０−ｎは、１つ又は複数のトランシーバ回路の組み合わせとすることができる。第４の例示的な具現化形態において、インターフェース回路１１０−１〜１１０−ｎは、１つ又は複数の送信器回路、１つ又は複数の受信器回路、及び１つ又は複数のトランシーバ回路の組み合わせとすることができる。
【００１４】
コンパクトな構成要素の配列１００は更に、「ｎ」個の同期回路１１５−１〜１１５−ｎからなるマトリクスアレイ構成１１５を更に含み、当該同期回路のそれぞれは、「ｎ」個のインターフェース回路１１０−１〜１１０−ｎの対応する１つに相互接続される。相互接続は、基板上に設けられた金属トラック、例えば同期回路１１５−１をインターフェース回路１１０−１と相互接続する金属トラック１０７、及び同期回路１１５−２をインターフェース回路１１０−２と相互接続する金属トラック１０８を用いて行われる。金属トラック１０７及び金属トラック１０８のような金属トラックのレイアウトに関する更なる詳細は、他の図面を用いて後述される。
【００１５】
「ｎ」個の同期回路１１５−１〜１１５−ｎのそれぞれは、個々の金属トラックを介してアナログ又はデジタル信号の形態で入力信号を受け取る。例えば、同期回路１１５−１は、金属トラック１１６を介してアナログ又はデジタル信号を受け取り、同期回路１１５−２は、金属トラック１０９を介してアナログ又はデジタル信号を受け取る。金属トラック１１６及び金属トラック１０９の一方または双方は、集積回路および／またはコンパクトな構成要素の配列１００が配置される集積回路の内部に包含される他の回路の外部アクセス可能なピンに接続性を提供するようにレイアウトされ得る。
【００１６】
同期回路１１５−１〜１１５−ｎは、デジタル又はアナログ信号に対して同期させる機能を提供するために使用される多数の回路またはデバイスの何れかとすることができる。例えば、一具現化形態において、（金属トラック１１６を介して）同期回路１１５−１に提供される第１のアナログ又はデジタル信号は、（金属トラック１０９を介して）同期回路１１５−２に提供される第２のアナログ又はデジタル信号に対して、位相および／または周波数においてオフセットしているかもしれない。同期回路１１５−１及び同期回路１１５−２のそれぞれは、第１及び第２のアナログ又はデジタル信号のそれぞれを同期させ、その結果、２つの信号は、その位相が互いに対して位置合わせされ、及び／又は改善された波形を有する。別の例示的な具現化形態において、同期回路１１５−１〜１１５−ｎの幾つか又は全ては、クロック信号発生器またはクロック回復回路とすることができる。
【００１７】
コンパクトな構成要素の配列１００の様々な例示的な構成要素が説明され、これら様々な構成要素間の相対的な位置関係およびそれから派生する利点が、ここでより詳細に説明される。これに関連して、語句「ピッチパラメータ」は、本明細書においてコンパクトな構成要素の配列１００の任意の２つの隣接するデバイス又は回路に関係する水平離隔距離を説明するために使用されていることを指摘しておくことが適切である。
【００１８】
より具体的には、「ｎ」個の光デバイス１０５−１〜１０５−ｎからなる第１の一様な線形アレイ構成１０５に関して、光デバイス１０５−１を一例の構成要素として使用すると、第１のピッチパラメータは、光デバイス１０５−１の１つの側面と隣接する光デバイス１０５−２の対応する側面との間に水平距離「ｄｘ」を画定し、この場合、２つの側面は互いに平行に配置される。水平距離「ｄｘ」は、光デバイス１０５−２〜１０５−ｎの各隣接する対の間で繰り返される。従って、「ｎ」個の光デバイス１０５−１〜１０５−ｎからなる第１の一様な線形アレイ構成１０５の直線的な全幅は、「ｎ×ｄｘ」に等しい。理解されるべきは、全く同じ「ｎ」個の光デバイス１０５−１〜１０５−ｎの隣接する対の間の間隔が重要でない幾つかの具現化形態において、水平距離「ｄｘ」（即ち、第１のピッチパラメータ）は実質的に、各光デバイスの幅に等しい。しかしながら、デバイス間の間隔が、全く同じ「ｎ」個の光デバイス１０５−１〜１０５−ｎの中の隣接する光デバイス間に設けられる幾つかの具現化形態において、水平距離「ｄｘ」は、各光デバイスの幅と隣接する光デバイス間のデバイス間の間隔の合計に等しい。
【００１９】
光デバイス１０５−１〜１０５−ｎのそれぞれが、ＶＣＳＥＬである１つの例示的な具現化形態において、水平距離「ｄｘ」は、２００〜３００μｍ（ミクロン）の範囲の程度にあることができる。水平距離「ｄｘ」の値を決定することは、例えば光デバイス１０５−１〜１０５−ｎのそれぞれの物理的なサイズ及び／又はコンパクトな構成要素の配列１００が製造される基板の様々な物理的な特性を含む様々な基準に基づいて行われ得る。幾つかの他の実施形態において、光デバイス１０５−１〜１０５−ｎのそれぞれの物理的なサイズに基づくのではなくて、水平距離「ｄｘ」は、インターフェース回路１１０−１〜１１０−ｎのそれぞれによって占有される面積、及び／又はインターフェース回路１１０−１〜１１０−ｎの間隔配列を画定する第２のピッチパラメータに基づくことができる。より具体的には、第２のピッチパラメータは、インターフェース回路１１５−１の１つの側面と隣接するインターフェース回路１１０−２の対応する側面との間の水平距離「ｄｙ」を画定し、この場合、２つの側面は互いに平行に配置される。この態様は、図２を用いてより詳細に後述される。
【００２０】
図１に示された例示的な実施形態において、第１のピッチパラメータは第２のピッチパラメータと同じである。この関係は、長さが短いだけでなく実質的に互いに全く同じであるように金属トラック１０６に類似する金属トラックのそれぞれにもたらされる。この結果、「ｎ」個のインターフェース回路１１０−１〜１１０−ｎを「ｎ」個の光デバイス１０５−１〜１０５−ｎに相互接続する金属トラックは、２つ以上の金属トラックを介して伝播する信号に対して、特に係る信号が高周波数信号（例えば、無線周波数（ＲＦ）信号）である場合に、マッチングした信号伝播特性を提供する。
【００２１】
同期回路１１５−１〜１１５−ｎのそれぞれは一般に、比較的サイズが大きい特定の構成要素を含む。例えば、１つ又は複数のインダクターのサイズは、同期回路１１５−１〜１１５−ｎの他の構成要素よりも大きくなる可能性がある。更に、同期回路１１５−１〜１１５−ｎのそれぞれの回路密度および構成要素の数は、特に光デバイス１０５−１〜１０５−ｎのそれぞれと比べた場合に、単一の構成要素よりも大幅に大きい可能性がある。その結果として、同期回路１１５−１〜１１５−ｎが、第１の一様な線形アレイ構成１０５又は第２の一様な線形アレイ構成１１０に類似する一様な線形アレイ構成に配列されるべきである場合、隣り合って配列された同期回路１１５−１〜１１５−ｎに関連するピッチパラメータは、第１のピッチパラメータ又は第２のピッチパラメータよりも大幅に大きい。
【００２２】
従って、本開示によれば、同期回路１１５−１〜１１５−ｎは、（ｎ÷ｐ）数の行を具体化するマトリクスアレイ構成１１５に配列され、ここで、「ｎ」は、２の整数倍または３の整数倍に等しく、「ｐ」は「ｎ」の整数の約数に等しい。サイズに関して、マトリクスアレイ構成１１５は、「ｎ×ｄｘ」に等しい全幅を有する。従って、第１のピッチパラメータ「ｄｘ」が「ｎ」個の光デバイス１０５−１〜１０５−ｎのデバイス間の間隔を画定するので、同期回路１１５−１〜１１５−ｎのデバイス間の間隔を画定する第３のピッチパラメータは、第１のピッチパラメータ「ｄｘ」の整数倍になる。
【００２３】
数字を使った例を用いて、更に詳細にマトリクスアレイ構成１１５を例証するために、「ｎ」が「３２」（即ち、２×１６）に等しい場合、「ｐ」は３２の任意の整数の約数（即ち、２、４、８又は１６）とすることができ、対応する行の数は、１６、８、４又は２（即ち、（ｎ÷ｐ）行の偶数）である。他方では、「ｎ」が「２４３」（即ち、３×８１）に等しい場合、「ｐ」は２４３の任意の整数の約数（即ち、３、９、２７又は８１）とすることができ、対応する行の数は、８１、２７、９又は３（即ち、（ｎ÷ｐ）行の奇数）である。
【００２４】
図１に示されたこの例示的な実施形態において、同期回路１１５−１〜１１５−ｎのそれぞれの幅は、第１のピッチパラメータ「ｄｘ」の倍数として定義され、それ故に、マトリクスアレイ構成１１５の水平の直線的な全幅は、「ｎ×ｄｘ」に等しい。マトリクスアレイ構成１１５の直線的な全高は、「（ｎ÷ｐ）×ｍ」に等しく、ここで「ｍ」は、同期回路１１５−１〜１１５−ｎの中の任意の２つの垂直方向に隣接する同期回路間の垂直ピッチ間隔に対応する。この垂直ピッチ間隔「ｍ」の例は、同期回路１１５−ｎと１１５−（ｎ−１）に関連して図１に示されている。
【００２５】
さて、図２に注意を向けると、図２は、本開示に従って、集積回路へ組み込まれ得るコンパクトな構成要素の配列２００に関する第２の例示的な実施形態を示す。コンパクトな構成要素の配列２００は、図１に示されたコンパクトな構成要素の配列１００の一部である第１の一様な線形アレイ構成１０５に類似する「ｎ」個の光デバイス１０５−１〜１０５−ｎ（ｎ≧２）からなる第１の一様な線形アレイ構成１０５を含む。
【００２６】
しかしながら、コンパクトな構成要素の配列２００の「ｎ」個のインターフェース回路２１０−１〜２１０−ｎからなる第２の一様な線形アレイ構成２１０は、図１に示されたコンパクトな構成要素の配列１００の「ｎ」個のインターフェース回路１１０−１〜１１０−ｎからなる第２の一様な線形アレイ構成１１０とは異なる。特に、コンパクトな構成要素の配列２００の「ｎ」個のインターフェース回路２１０−１〜２１０−ｎにおける水平距離「ｄｙ」により画定される第２のピッチパラメータは、図１に示されたコンパクトな構成要素の配列１００の第２のピッチパラメータとは異なる。それ故に、第２のピッチパラメータ「ｄｙ」が第１のピッチパラメータ「ｄｘ」に等しい第１の例示的な実施形態（コンパクトな構成要素の配列１００により示された）とは違って、第２の例示的な実施形態（コンパクトな構成要素の配列２００により示された）において、第２のピッチパラメータ「ｄｙ」は、第１のピッチパラメータ「ｄｘ」より大きい。
【００２７】
図２に示された同期回路２１５−１〜２１５−ｎからなるマトリクスアレイ構成２１５は、（ｎ÷ｐ）数の行を具体化するという観点から、図１に示された同期回路１１５−１〜１１５−ｎからなるマトリクスアレイ構成１１５に類似し、ここで「ｎ」は２の整数倍または３の整数倍に等しく、「ｐ」は「ｎ」の整数の約数に等しい。しかしながら、「ｎ×ｄｘ」に等しい全幅を有するマトリクスアレイ構成１１５とは異なり、マトリクスアレイ構成２１５は「ｎ×ｄｙ」に等しい全幅を有する。その理由は、第３のピッチパラメータが、第１のピッチパラメータの倍数ではなくて第２のピッチパラメータの倍数に等しく設定されるからである。
【００２８】
理解されるべきは、特定の例示的な具現化形態において、たとえ「ｎ×ｄｙ」が「ｎ×ｄｘ」より大きくても、基板上でマトリクスアレイ構成２１５により占有される全レイアウト面積は、垂直ピッチ間隔「ｍ」を低減することにより、マトリクスアレイ構成１１５により占有される全レイアウト面積と同じであることを保たれ得る。言い換えれば、マトリクスアレイ構成２１５の「（ｎ÷ｐ）×ｍ」の値は、２つのマトリクスアレイ構成の面積を等しくするために、マトリクスアレイ構成１１５の「（ｎ÷ｐ）×ｍ」の値より小さくなるように選択され得る。
【００２９】
特定の他の例示的な具現化形態において、「ｍ」は、２つのマトリクスアレイ構成において全く同じであるように選択されることができ、マトリクスアレイ構成２１５のより大きい直線的な全幅を用いて、「ｎ」個の同期回路２１５−１〜２１５−ｎのそれぞれにおける構成要素のより大きな数に対処することができる。
【００３０】
図３は、本開示に従って、集積回路へ組み込まれ得るコンパクトな構成要素の配列３００に関する第３の例示的な実施形態を示す。コンパクトな構成要素の配列３００は、図１に示されたコンパクトな構成要素の配列１００の第１の一様な線形アレイ構成１０５及び第２の一様な線形アレイ構成１１０に類似する「ｎ」個の光デバイス１０５−１〜１０５−ｎ（ｎ≧２）からなる第１の一様な線形アレイ構成１０５、及び「ｎ」個のインターフェース回路１１０−１〜１１０−ｎからなる第２の一様な線形アレイ構成１１０を含む。
【００３１】
しかしながら、「ｎ」個の同期回路３１５−１〜３１５−ｎからなるマトリクスアレイ構成３１５は、図１に示されたコンパクトな構成要素の配列１００のマトリクスアレイ構成１１５とは異なる。特に、マトリクスアレイ構成３１５の第３のピッチパラメータは、マトリクスアレイ構成１１５の第３のピッチパラメータとは異なる。前述の通り、第３のピッチパラメータは、第１のピッチパラメータ（「ｄｘ」）の整数倍である。図１及び図３から理解され得るように、マトリクスアレイ構成１１５の第３のピッチパラメータに適用される整数の倍数は２であり、それに対してマトリクスアレイ構成３１５の第３のピッチパラメータに適用される整数の倍数は４である。
【００３２】
第３のピッチパラメータの相違の結果として、マトリクスアレイ構成３１５の行数は、マトリクスアレイ構成１１５の行数より大きい。より大きな行数にも関わらず、マトリクスアレイ構成３１５により占有される全レイアウト面積は、垂直ピッチ間隔「ｍ」を低減することにより、マトリクスアレイ構成１１５により占有される全レイアウト面積と同じにされ得る。言い換えれば、マトリクスアレイ構成３１５の「（ｎ÷ｐ）×ｍ」の値は、マトリクスアレイ構成１１５の「（ｎ÷ｐ）×ｍ」の値と同じにされることができ、それ故にマトリクスアレイ構成３１５の全レイアウト面積は、マトリクスアレイ構成１１５の全レイアウト面積と同じにされる。
【００３３】
図４は、本開示に従って、集積回路へ組み込まれ得るコンパクトな構成要素の配列４００に関する第４の例示的な実施形態を示す。コンパクトな構成要素の配列４００は、図１に示されたコンパクトな構成要素の配列１００の第１の一様な線形アレイ構成１０５及び第２の一様な線形アレイ構成１１０に類似する「ｎ」個の光デバイス１０５−１〜１０５−ｎ（ｎ≧２）からなる第１の一様な線形アレイ構成１０５、及び「ｎ」個のインターフェース回路１１０−１〜１１０−ｎからなる第２の一様な線形アレイ構成１１０を含む。
【００３４】
しかしながら、「ｎ」個の同期回路４１５−１〜４１５−ｎからなるマトリクスアレイ構成４１５は、第１の行４１６が第２の行４１７に対してオフセットされている状態の２つの行を具体化する。オフセット距離「ｄｚ」により示されているオフセットは、第１の行４１６の隣接する同期回路間に通路領域の配置を可能にする。通路領域は、コンパクトな構成要素の配列４００を用いる特定のタイプの回路を具現化する際に有利に使用され得る。この態様に関して詳細に述べるために、偶数番号の同期回路（即ち、同期回路４１５−２、同期回路４１５−４など）を偶数番号のインターフェース回路（即ち、インターフェース１１０−２、インターフェース回路１１０−４など）と相互接続している金属トラックに注目されたい。これら金属トラックのそれぞれは、マトリクスアレイ構成４１５の「ｎ」個の同期回路４１５−１〜４１５−ｎに関する基板の間取り（floor plan：フロアプラン）で予め画定され得る通路領域を通して配線される。通路領域は一般に、任意の２つの隣接する奇数番号の同期回路（即ち、同期回路４１５−１、同期回路４１５−３など）の間に垂直方向に延びる。対照的に、図１に示されたマトリクスアレイ構成１１５の対応する金属トラックは、個々の奇数番号の同期回路（即ち、同期回路１１５−１、同期回路１１５−３など）の回路領域を通して配線される。マトリクスアレイ構成１１５に示された回路領域の金属トラックは、全く同様にレイアウトされた同期回路を形成するように、個々の奇数番号の同期回路のそれぞれにおいて予め画定され得る。全く同様にレイアウトされた同期回路は、例えば予測可能な性能、再現性、及びより良好な製造可能性のような特定の利点を提供することができる。
【００３５】
しかしながら、マトリクスアレイ構成４１５に設けられる通路領域は、予測可能な性能、再現性、及びより良好な製造可能性のような利点を提供するだけでなく、隣接する同期回路の信号間のクロストークを低減するような特定の追加の利点も提供する。クロストークの低減は、特に「ｎ」個の同期回路４１５−１〜４１５−ｎが高い周波数で動作している場合に非常に有益である。
【００３６】
図５は、本開示に従って、集積回路へ組み込まれ得るコンパクトな構成要素の配列５００に関する第５の例示的な実施形態を示す。コンパクトな構成要素の配列５００は、図１に示されたコンパクトな構成要素の配列１００の第１の一様な線形アレイ構成１０５、第２の一様な線形アレイ構成１１０、及びマトリクスアレイ構成１１５に類似する「ｎ」個の光デバイス１０５−１〜１０５−ｎ（ｎ≧２）からなる第１の一様な線形アレイ構成１０５、「ｎ」個のインターフェース回路１１０−１〜１１０−ｎからなる第２の一様な線形アレイ構成１１０、及びマトリクスアレイ構成１１５を含む。
【００３７】
しかしながら、この第５の例示的な実施形態において、第１の例示的な実施形態とは違って、金属トラック１０７及び１０８のような、「ｎ」個の同期回路１１５−１〜１１５−ｎのそれぞれを「ｎ」個のインターフェース回路１１０−１〜１１０−ｎに相互接続する金属トラックの一部または全ては、コンパクトな構成要素の配列５００が製造される多層基板の１つ又は複数の専用の予め指定された層に設けられる。例えば、コンパクトな構成要素の配列５００が高い周波数で動作するように構成される場合、金属トラックの一部または全ては、例えばストリップライン又はマイクロストリップの形態で、高周波信号伝送方式に従って１つの専用層上に製造され得る。更に、これら金属トラックが製造される当該専用層の上または下に配置される隣接する同一平面層が、１つ又は複数の金属トラックに所望の特性インピーダンスを提供するように、接地平面層として構成され得る。
【００３８】
図６は、本開示に従って、集積回路において様々なコンパクトな構成要素の配列を製造するために使用され得る基板タイリングパターンを構成する例示的な間取りのマトリクスアレイ６００を示す。間取りのマトリクスアレイ６００は、「ｎ」個の光デバイス用のレイアウトパターンを画定する「ｎ」個のタイル６０５−１〜６０５−ｎ（ｎ≧２）からなる第１の一様な線形アレイ構成６０５を含む。この例示的な実施形態において、「ｎ」個のタイル６０５−１〜６０５−ｎのそれぞれは基本的タイルと呼ばれる。
【００３９】
また、間取りのマトリクスアレイ６００は、「ｎ」個のインターフェース回路用のレイアウトパターンを画定する「ｎ」個の基本的タイル６１０−１〜６１０−ｎからなる第２の一様な線形アレイ構成６１０も含む。間取りのマトリクスアレイ６００は更に、様々な縦横比を有するように選択され得る「ｎ」個の同期回路用のレイアウトパターンを画定する「ｎ」個のタイル６１５−１〜６１５−ｎからなるマトリクスアレイ構成６１５を含む。
【００４０】
基本的タイル６０５−１のような基本的タイルの寸法は、第１のピッチパラメータ「ｄｘ」により、幅に関して定義される。基本的タイルの各行の高さは、間取りのマトリクスアレイ６００の所望の全高「ｈ」に従って変更され得る。間取りのマトリクスアレイ６００のマトリクスアレイの構成６１５の部分に注目すると、基本的タイルの様々な組み合わせを用いて、様々な実施形態において同期回路のサイズを画定することができる。例えば、第１の実施形態において、同期回路６１５−１のサイズは、２つの水平方向に隣接する基本的タイルの組み合わせとして定義され得る。第２の実施形態において、同期回路６１７のサイズは、４つの水平方向に隣接する基本的タイルの組み合わせとして定義され得る。第３の実施形態において、同期回路６１８のサイズは、４つの水平方向に隣接する基本的タイルの第１の組、及び４つの水平方向に隣接する基本的タイルの第２の組の組み合わせとして定義され得る。第１の組の基本的タイルは、第２の組の基本的タイルに平行に配置される。第４の実施形態において、同期回路６１９のサイズは、４つの組の組み合わせとして定義されることができ、それぞれの組は２つの水平方向に隣接する基本的タイルから形成される。４つの組の基本的タイルは、互いに平行に配置される。間取りのマトリクスアレイ６００のマトリクスアレイの構成６１５の部分は、間取りのマトリクスアレイ６００の所望の高さ「ｈ」に従って、適切な数のこれら個々の同期回路６１５−１、６１７、６１８、又は６１９のそれぞれが適切に存在することができる。
【００４１】
図７は、本開示に従って、集積回路において様々なコンパクトな構成要素の配列を製造するために使用され得る別の基板タイリングパターンを構成する例示的な間取りのマトリクスアレイ７００を示す。間取りのマトリクスアレイ７００は、「ｎ」個の光デバイス用のレイアウトパターンを画定する「ｎ」個のタイル７０５−１〜７０５−ｎ（ｎ≧２）からなる第１の一様な線形アレイ構成７０５、「ｎ」個のインターフェース回路用のレイアウトパターンを画定する「ｎ」個のタイル７１０−１〜７１０−ｎからなる第２の一様な線形アレイ構成７１０、及び様々な縦横比を有するように選択され得る「ｎ」個の同期回路用のレイアウトパターンを画定する「ｎ」個のタイル７１５−１〜７１５−ｎからなるマトリクスアレイ構成７１５を含む。
【００４２】
基本的タイルが第１の一様な線形アレイ構成６０５のタイルに対して定義される間取りのマトリクスアレイ６００におけるものとは違って、間取りのマトリクスアレイ７００において、基本的タイルは、例えば基本的タイル７１０−１のような第２の一様な線形アレイ構成７１０に対して定義される。特に、間取りのマトリクスアレイ７００の基本的タイルの幅は、任意の２つの隣接するインターフェース回路間の水平距離「ｄｚ」の形態で定義された第２のピッチパラメータにより定義される。各行の基本的タイルの高さは、間取りのマトリクスアレイ７００の所望の全高「ｈ」に従って変更され得る。例示的な同期回路７１５−１、７１７、７１８及び７１９は、例示的な同期回路７１５−１、７１７、７１８及び７１９のそれぞれの幅が「ｄｘ」の倍数ではなくて「ｄｚ」の倍数である点を除いて、間取りのマトリクスアレイ６００の例示的な同期回路６１５−１、６１７、６１８及び６１９に類似する。
【００４３】
以上のことをまとめてみると、留意されるべきは、本発明は、本発明の原理および概念を例示するために、幾つかの例示的な実施形態に関連して説明された。当業者には理解されるように、本明細書に提供された説明を考慮して、本発明はこれら例示的な実施形態に制限されない。例えば、他の実施形態において、第１の一様な線形アレイ、第２の一様な線形アレイ、及びマトリクスアレイ構成は、本明細書の例示的な実施形態において言及された光デバイス、インターフェース回路、及び同期回路以外の要素を含むことができる。当業者には理解されるように、本発明の範囲から逸脱せずに、当該例示的な実施形態に対して多くの係る変形を行うことができる。
【図３】
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【図６】
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【図７】
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【図１】
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【図２】
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【図４】
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【図５】
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【外国語明細書】
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