(57)【要約】【課題】データ加重平均化回路からのデジタル出力信号の出力先の回路に含まれる素子間の特性のばらつき等により生じる、データ加重平均化処理による効果の低減を抑制する。【解決手段】Ｌ個のビット列で表されたサーモメータコードからなるデジタル入力信号毎に、ポインタ情報にしたがってデジタル入力信号のビット位置をずらしたＬ個のビット列からなるデジタル出力信号を生成する。また、デジタル出力信号のビット位置を示すポインタとポインタの更新方向とを含むポインタ情報を、サーモメータコードで表現されるデータ値の大きさと前記Ｌとをもとに更新する。このとき、昇順方向及び前記降順方向のうちの一の方向に前記データ値の大きさだけポインタを更新すると共に、デジタル出力信号の端部のビットが論理値１に設定されたことを検出したとき、ポインタの更新方向を他の方向に切り換える。【選択図】      図１０
2016213597.tif 000002
【特許請求の範囲】
【請求項１】
Ｌ個（Ｌは２以上の整数）のビット列で表されたサーモメータコードからなるデジタル入力信号が入力され、ポインタ情報にしたがって前記デジタル入力信号のビット位置をずらしたＬ個のビット列からなるデジタル出力信号を出力するビットシフタと、
前記デジタル入力信号毎に前記ポインタ情報を更新するポインタ発生器と、
を備え、
前記デジタル出力信号において１番目のビットからＬ番目のビットに向かう方向を昇順方向とし、逆を降順方向としたとき、
前記ポインタ発生器は、
前記サーモメータコードで表現されるデータ値の大きさと前記Ｌとをもとに、前記デジタル出力信号のビット位置を示すポインタを、前記昇順方向及び前記降順方向のうちの一の方向に、前記データ値の大きさだけ更新すると共に、前記デジタル出力信号の端部のビットが論理値１に設定されたことを検出したとき、前記ポインタの更新方向を他の方向に切り換え、
前記ポインタと前記ポインタの更新方向とを前記ポインタ情報として前記ビットシフタに出力するデータ加重平均化回路。
【請求項２】
前記ポインタ発生器は、
前記昇順方向と前記降順方向とを交互に繰り返すように前記ポインタの更新方向を切り換える請求項１に記載のデータ加重平均化回路。
【請求項３】
前記データ値Ｄｔｈ及び前記ポインタＤｐはそれぞれ零以上前記Ｌ以下を満足する整数であり、
前記ポインタの更新方向が前記降順方向であるとき、
前記ビットシフタは、
前記ポインタＤｐと前記データ値ＤｔｈとがＤｐ−Ｄｔｈ＜０を満足しない場合には前記デジタル出力信号において、（Ｄｐ−Ｄｔｈ）＜ｋ≦Ｄｐを満足するｋ番目のビットを論理値１に設定し、その他のビットを論理値０に設定し、前記Ｄｐ−Ｄｔｈ＜０を満足する場合には前記デジタル出力信号において、ｋ≦Ｄｐ又はｋ＞Ｄｐ−Ｄｔｈ＋Ｌを満足するｋ番目のビットを論理値１に設定し、その他のビットを論理値０に設定し、
前記ポインタ発生器は、
更新前の前記ポインタを前記データ値から減算した値を中間値Ｄｐ′とし、前記中間値Ｄｐ′がＤｐ′≦０を満足する場合には前記ポインタを初期化し、Ｄｐ′≦０を満足しない場合には前記ポインタを前記中間値Ｄｐ′に更新する請求項１又は請求項２に記載のデータ加重平均化回路。
【請求項４】
前記ポインタ発生器は、
前記中間値Ｄｐ′がＤｐ′≦０を満足しないとき、前記ポインタを前記降順方向に更新する請求項３に記載のデータ加重平均化回路。
【請求項５】
前記データ値Ｄｔｈ及び前記ポインタＤｐはそれぞれ零以上前記Ｌ以下を満足する整数であり、
前記ポインタの更新方向が前記昇順方向であるとき、
前記ビットシフタは、
前記ポインタＤｐと前記データ値ＤｔｈとがＤｐ＋Ｄｔｈ＞Ｌを満足しない場合には前記デジタル出力信号において、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足するｋ番目のビットを論理値１に設定し、その他のビットを論理値０に設定し、前記Ｄｐ＋Ｄｔｈ＞Ｌを満足する場合には前記デジタル出力信号において、ｋ＞Ｄｐ又はｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足するｋ番目のビットを論理値１に設定し、その他のビットを論理値０に設定し、
前記ポインタ発生器は、
更新前の前記ポインタに前記データ値を加算した値を中間値Ｄｐ′とし、前記中間値Ｄｐ′がＤｐ′≧Ｌを満足する場合には前記ポインタをＬに更新し、Ｄｐ′≧Ｌを満足しない場合には前記ポインタを前記中間値Ｄｐ′に更新する請求項１から請求項４のいずれか１項に記載のデータ加重平均化回路。
【請求項６】
前記ポインタ発生器は、
前記中間値Ｄｐ′がＤｐ′≧Ｌを満足しないとき、前記ポインタを前記昇順方向に更新する請求項５に記載のデータ加重平均化回路。
【請求項７】
サンプルホールドされたアナログ信号が入力されるアナログ積分器と、
前記アナログ積分器の出力を量子化して出力する量子化器と、
前記量子化器の出力をデータ加重平均化処理したデジタル信号を出力するデータ加重平均化回路と、
前記データ加重平均化回路から出力されるデジタル信号をアナログ信号に変換して前記アナログ積分器にフィードバックするデジタル／アナログ変換器と、
を備えるインクリメンタルデルタシグマＡＤ変換器の前記データ加重平均化回路として用いられる請求項１から請求項６のいずれか１項に記載のデータ加重平均化回路。
【請求項８】
サンプルホールドされたアナログ信号が入力されるアナログ積分器と、
前記アナログ積分器の出力を量子化して出力する量子化器と、
前記量子化器の出力を入力し前記アナログ信号に応じたデジタル信号を演算するデジタル演算部と、
前記量子化器の出力をデータ加重平均化処理したデジタル信号を出力するデータ加重平均化回路と、
前記データ加重平均化回路から出力されるデジタル信号をアナログ信号に変換して前記アナログ積分器にフィードバックするデジタル／アナログ変換器と、
を備え、
前記データ加重平均化回路として、請求項１から請求項６のいずれか１項に記載のデータ加重平均化回路を備えるインクリメンタルデルタシグマＡＤ変換器。
【請求項９】
Ｌ個（Ｌは２以上の整数）のビット列で表されたサーモメータコードからなるデジタル入力信号毎に、ポインタ情報にしたがって、前記デジタル入力信号のビット位置をずらしたＬ個のビット列からなるデジタル出力信号を生成する出力信号生成ステップと、
前記サーモメータコードで表現されるデータ値の大きさと前記Ｌとをもとに前記ポインタ情報を更新するポインタ情報更新ステップと、を備え、
前記ポインタ情報は、前記デジタル出力信号のビット位置を示すポインタと当該ポインタの更新方向とを含み、
前記デジタル出力信号において１番目のビットからＬ番目のビットに向かう方向を昇順方向とし、逆を降順方向としたとき、
前記ポインタ情報更新ステップでは、
前記ポインタを、前記昇順方向及び前記降順方向のうちの一の方向に前記データ値の大きさだけ更新すると共に、前記デジタル出力信号の端部のビットが論理値１に設定されたことを検出したとき、前記ポインタの更新方向を他の方向に切り換えるデータ加重平均化方法。
【請求項１０】
前記昇順方向と前記降順方向とを交互に繰り返すように前記ポインタの更新方向を切り換える請求項９に記載のデータ加重平均化方法。
【請求項１１】
前記データ値Ｄｔｈ及び前記ポインタＤｐはそれぞれ零以上前記Ｌ以下を満足する整数であり、
前記ポインタの更新方向が前記降順方向であるとき、
前記出力信号生成ステップでは、
前記ポインタＤｐと前記データ値ＤｔｈとがＤｐ−Ｄｔｈ＜０を満足しない場合には前記デジタル出力信号において、（Ｄｐ−Ｄｔｈ）＜ｋ≦Ｄｐを満足するｋ番目のビットを論理値１に設定し、その他のビットを論理値０に設定し、前記Ｄｐ−Ｄｔｈ＜０を満足する場合には前記デジタル出力信号において、ｋ≦Ｄｐ又はｋ＞Ｄｐ−Ｄｔｈ＋Ｌを満足するｋ番目のビットを論理値１に設定し、その他のビットを論理値０に設定して前記デジタル出力信号を生成し、
前記ポインタ情報更新ステップでは、
更新前の前記ポインタを前記データ値から減算した値である中間値Ｄｐ′がＤｐ′≦０を満足する場合には前記ポインタを初期化し、Ｄｐ′≦０を満足しない場合には前記ポインタを前記中間値Ｄｐ′に更新する請求項９又は請求項１０に記載のデータ加重平均化方法。
【請求項１２】
前記中間値Ｄｐ′がＤｐ′≦０を満足しないとき、前記ポインタを前記降順方向に更新する請求項１１に記載のデータ加重平均化方法。
【請求項１３】
前記データ値Ｄｔｈ及び前記ポインタＤｐはそれぞれ零以上前記Ｌ以下を満足する整数であり、
前記ポインタの更新方向が前記昇順方向であるとき、
前記出力信号生成ステップでは、
前記ポインタＤｐと前記データ値ＤｔｈとがＤｐ＋Ｄｔｈ＞Ｌを満足しない場合には前記デジタル出力信号において、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足するｋ番目のビットを論理値１に設定し、その他のビットを論理値０に設定し、前記Ｄｐ＋Ｄｔｈ＞Ｌを満足する場合には前記デジタル出力信号において、ｋ＞Ｄｐ又はｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足するｋ番目のビットを論理値１に設定し、その他のビットを論理値０に設定して前記デジタル出力信号を生成し、
前記ポインタ情報更新ステップでは、
更新前の前記ポインタに前記データ値を加算した値である中間値Ｄｐ′がＤｐ′≧Ｌを満足する場合には前記ポインタをＬに更新し、Ｄｐ′≧Ｌを満足しない場合には前記ポインタを前記中間値Ｄｐ′に更新する請求項９から請求項１２のいずれか１項に記載のデータ加重平均化方法。
【請求項１４】
前記中間値Ｄｐ′がＤｐ′≧Ｌを満足しないとき、前記ポインタを前記昇順方向に更新する請求項１３に記載のデータ加重平均化方法。
【請求項１５】
インクリメンタルデルタシグマＡＤ変換器においてデジタル／アナログ変換動作を行う際に行われるデータ加重平均化処理に用いられる請求項９から請求項１４のいずれか１項に記載のデータ加重平均化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ加重平均化回路、インクリメンタルデルタシグマＡＤ変換器、及びデータ加重平均化方法に関する。
【背景技術】
【０００２】
従来からアナログ信号をデジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器が様々な機器（携帯電話、スマートフォン、オーディオ機器など）に使用されている。また、無線通信分野やオーディオ分野では、広い信号帯域で、かつ高い信号対雑音比をもつアナログデジタル変換器（ＡＤ変換器）が要求されている。特に、携帯機器に用いられるＡＤ変換器には電力供給源のバッテリーの制約があるために低消費電力であることが求められるが、この用途としてデルタシグマ技術を用いたデルタシグマＡＤ変換器が多く用いられている。
【０００３】
一般的に、デルタシグマＡＤ変換器は、１つ以上の積分器で構成されたループフィルタと、このループフィルタの出力をデジタル化して出力する量子化器と、この量子化器の出力信号をフィードバックするためのデジタルアナログ変換器（ＤＡ変換器）からなっている。
図１は、従来のインクリメンタルデルタシグマＡＤ変換器を示すブロック図である。このインクリメンタルデルタシグマＡＤ変換器は、サンプルホールド（ＳＨ）回路１とリセット信号発生器２とデルタシグマ変調器３とデジタル演算部４とを備えている（例えば、特許文献１参照）。
【０００４】
入力信号ＡＩＮは、サンプルホールド回路１によってあるタイミングの電圧がホールドされ、信号ＡＩＮ’がデルタシグマ変調器３に入力される。デルタシグマ変調器３は、Ｌ（＞＝１）段のアナログ積分器１２と、そのアナログ積分器１２とデジタル演算部４内のデジタル積分器（図示せず）とを変換の最初にリセットするリセット信号発生器２と量子化器１３とＤＡコンバータ（ＤＡＣ）１４と加算器１１とで構成されている。
【０００５】
図２は、図１に示したサンプルホールド回路１とデルタシグマ変調器３の一例を示した回路構成図で、図３（ａ）乃至（ｍ）は、図２における信号波形図である。図２では、量子化レベルが１値である３次のデルタシグマ変調器を示したものであるが、これに限るものではなく、それぞれの値は自由に取りうる。
サンプルホールド回路１については、図３（ｂ）に示すトラッキングフェーズ（φｔ＝Ｈ）にて、図３（ｉ）に示す入力信号ＡＩＮ＝ＡＩＮＰ−ＡＩＮＮに応じた電荷をＣｓｐ及びＣｓｎにて蓄え、図３（ｃ）に示すφｈの立ち上がりにてＡＭＰ０を用いてＣｈｐ及びＣｈｎに転送する。トラッキングフェーズ（φｔ＝Ｈ）の初期段階では、図３（ａ）に示すφｒｓｈ＝ＨにてＣｈｐ及びＣｈｎの電荷をリセットする。また、トラッキングフェーズ（φｔ＝Ｈ）では、図３（ｄ）に示すφｒ＝ＨにてＣｉ１ｐ，Ｃｉ１ｎ，Ｃｉ２ｐ，Ｃｉ２ｎ及びＣｉ３ｐ，Ｃｉ３ｎの電荷をリセットする。
【０００６】
転送した電荷をコンバージョンフェーズの間保持する（φｈ＝Ｈ）ことにより、デルタシグマ変調器３の入力ＡＩＮ’＝ＡＩＮＰ’−ＡＩＮＮ’を一定に保つ。
デルタシグマ変調器３については、第１のアナログ積分器３１１は、図３（ｊ）に示す信号ＡＩＮ’に応じた電荷を図３（ｅ）に示すφｓの立ち上がりにてＣｓ１ｐ及びＣｓ１ｎに蓄えるスイッチトキャパシタ部と、図３（ｌ）に示すＲＥＦＰ、図３（ｍ）に示すＲＥＦＮを用いてフィードバック信号に応じた電荷をφｓの立ち上がりにてＣｆｂｐ及びＣｆｂｎに蓄えるＳＣＤＡＣ部（ＤＡコンバータ），ＡＭＰ１，Ｃｉ１ｐ及びＣｉ１ｎからなり、これらを第１のＡＭＰ３１１ａを用いて図３（ｆ）に示すφｉの立ち上がりにてＣｉ１ｐ及びＣｉ１ｎに転送する。
【０００７】
第２のアナログ積分器３１２、第３のアナログ積分器３１３についても同様にＣｓ２ｐ，Ｃｓ２ｎの電荷をＣｉ２ｐ，Ｃｉ２ｎに、Ｃｓ３ｐ，Ｃｓ３ｎの電荷をＣｉ３ｐ，Ｃｉ３ｎにそれぞれ第２のＡＭＰ３１２ａ，第３のＡＭＰ３１３ａを用いてφｉの立ち上がりにて転送することで各段での積分を行う。
ここで、第１のアナログ積分器３１１は、加算器も兼ねている。すなわち、ＡＩＮ’信号とフィードバック信号との加算は、第１のアナログ積分器３１１の第１のＡＭＰ３１１ａのサミングノードにおいて、量子化器３２の出力である図３（ｋ）に示すＭＯＤＯに応じた図３（ｇ）に示す信号φｉｐ及び図３（ｈ）に示す信号φｉｎにて信号経路を直接結合することによって実現される。例えば、量子化器３２の出力ＭＯＤＯがＬのとき信号φｉｐにて信号経路を結合し、量子化器３２の出力ＭＯＤＯがＨのとき信号φｉｎにて信号経路を結合する。
【０００８】
量子化器３２については、ＡＩＮ’信号をＣ０ｆｆｐ，Ｃ０ｆｆｎに、第１のアナログ積分器３１１の出力ＩＮＴ１Ｏに応じた電荷をＣ１ｆｆｐ，Ｃ１ｆｆｎに、第２のアナログ積分器３１２の出力ＩＮＴ２Ｏに応じた電荷をＣ２ｆｆｐ，Ｃ２ｆｆｎに、第３のアナログ積分器３１３の出力ＩＮＴ３Ｏに応じた電荷をＣ３ｆｆｐ，Ｃ３ｆｆｎにφｉの立ち上がりにてそれぞれ蓄えるスイッチトキャパシタ部と、各電荷の加算を行う加算部と、加算した信号ＳＵＭＰとＳＵＭＮを比較する比較部とからなる。各電荷の加算は、各スイッチトキャパシタ部の出力の信号経路を直接結合することによって実現される。
【０００９】
量子化器３２の出力ＭＯＤＯは、デルタシグマ変調器３の出力となると同時に初段アナログ積分器３１１にフィードバックされる。量子化器３２の出力ＭＯＤＯをデジタル演算器（図示せず）がデジタル演算（積分）し、デジタル出力ＤＯＵＴを得る。
サンプルホールド回路１がある時刻の入力信号ＡＩＮに応じた電荷を保持し、デルタシグマ変調器３が一定に保たれた入力ＡＩＮ’に対し所定のオーバーサンプリング比により動作した後、第１のアナログ積分器３１１と第２のアナログ積分器３１２と第３のアナログ積分器３１３及びデジタル演算部４内のデジタル積分器（図示せず）は、リセット信号発生器２によりφｒ＝Ｈにてリセットされる。例えば、第１のアナログ積分器３１１では、φｒ＝Ｈにてアンプの入出力をショートしＣｉ１ｐ，Ｃｉ１ｎの電荷を０としてリセットを行う。
【００１０】
φｒｓｈ＝Ｈによるリセット後、サンプルホールド回路１は、次の時刻の入力信号ＡＩＮ＝ＡＩＮＰ−ＡＩＮＮに応じた電荷をＣｓｐ及びＣｓｎにて蓄え、各回路は上述した動作を順次繰り返す。
ところで、このような構成を有するインクリメンタルデルタシグマＡＤ変換器においては、量子化器１３の出力信号をフィードバックするためのＤＡコンバータ１４を備えている。このため、ＤＡコンバータ１４を構成する複数のＤＡ変換素子間の特性のばらつきによって不具合が生じ、結果的に、インクリメンタルデルタシグマＡＤ変換器におけるＡＤ変換結果に高調波の歪みを発生させてしまう等の可能性がある。これを回避するために、複数のＤＡ変換素子を順番に選択することにより、各ＤＡ変換素子の使用回数を平均化する、データ加重平均化回路（以後、ＤＷＡ（Ｄａｔａ  Ｗｅｉｇｈｔ  Ａｖｅｒａｇｉｎｇ）回路ともいう。）を設けることが知られている（例えば、特許文献２参照）。
【００１１】
ＤＷＡ回路は、例えば図４に示すように、図１に示すインクリメンタルデルタシグマＡＤ変換器において、ＤＡコンバータ１４の入力側に設けられる。ＤＷＡ回路１５は、量子化器１３からの量子化器出力ＭＯＤＯを入力し、量子化器出力ＭＯＤＯに基づいて、ＤＡコンバータ１４に含まれる複数のＤＡ変換素子のうちのいずれかを選択するための信号を生成する。ＤＡコンバータ１４では、この生成された信号に基づいて、ＤＡ変換素子が順に選択される。
【００１２】
図５は、ＤＷＡ回路１５の一例を示すブロック図である。
図５に示すＤＷＡ回路１５は、ビットシフタ４１とポインタ発生器４２とを備える。
ビットシフタ４１及びポインタ発生器４２に入力される量子化器出力ＭＯＤＯは、図４に示すように、インクリメンタルデルタシグマＡＤ変換器に含まれる、量子化器１３のデジタル出力信号であって、サーモメータコードで表現される。
【００１３】
ここで、サーモメータコードとは、論理値０と論理値１の２値を用い、連続する論理値１の個数によりデータ値を表現したコードのことをいう。サーモメータコードによる表現では、論理値１のビット又は論理値１のビット列が、あるビットから論理値０のビット又は論理値１のビット列に切り替わる。例えば、１０進数で表現された「３」は、７ビットのバイナリコードでは「０００００１１」と表現される。１０進数で表現された「３」をサーモメータコードで表現すると、「００００１１１」となる。
【００１４】
ビットシフタ４１は、量子化器出力ＭＯＤＯを表すＬ個のビット列からなるＬ値のデジタル出力信号において、ポインタＤｐに基づき、論理値１を有するビット位置をソートし直す機能を有する。つまり、ポインタＤｐが示す、量子化器出力ＭＯＤＯのビット列における初期位置に該当するビットを基準として論理値１を有するビット又はビット列が形成されるように、ビット位置をずらし、Ｌ個のビット列からなるＬ値の平均化回路出力ＤＷＡＯを出力する。
【００１５】
ポインタ発生器４２は、量子化器出力ＭＯＤＯが示すデータ値Ｄｔｈ（１０進数表示）の大きさに応じて、サーモメータコードをなすＬ個のビット列のうちの、初期位置となるビットを示すポインタＤｐ（１０進数表示）を更新する機能を有する。
ポインタ発生器４２により更新されたポインタＤｐは、図４に示すインクリメンタルデルタシグマＡＤ変換器のＤＡコンバータ１４と同じ周波数で動作するクロック信号ＣＬＫで同期化され、次に入力される量子化器出力ＭＯＤＯにおける初期位置を表すポインタＤｐとなる。
【００１６】
図６は、図５に示すＤＷＡ回路１５の動作を説明するための信号の流れを示す説明図である。
図６に示すように、データ値Ｄｔｈをサーモメータコードで表した量子化器出力ＭＯＤＯは、ポインタＤｐとともにビットシフタ４１に入力され、量子化器出力ＭＯＤＯは、ビットシフタ４１でソートされて、Ｌ個のビット列からなるＬ値の平均化回路出力ＤＷＡＯとして出力される。
【００１７】
同時に、データ値Ｄｔｈはポインタ発生器４２に入力され、ポインタ発生器４２は、データ値Ｄｔｈに基づきポインタＤｐを更新する。
図７は、ＤＷＡ回路１５のビットシフタ４１及びポインタ発生器４２における処理手順の一例を示すフローチャートである。
ビットシフタ４１には、量子化器出力ＭＯＤＯと、ポインタ発生器４２からのポインタＤｐとが入力される。
【００１８】
ビットシフタ４１では、まず、ポインタＤｐとデータ値Ｄｔｈとの和が、量子化器出力ＭＯＤＯのビット数を表すＬよりも大きいか否か（Ｄｐ＋Ｄｔｈ＞Ｌ）を判定する（ステップＳ１）。
Ｄｐ＋Ｄｔｈ＞Ｌを満足しない場合には、ステップＳ２に移行し、１〜ＬまでのＬ個のビット列からなる平均化回路出力ＤＷＡＯにおいて、Ｄｐ＜ｋ≦（Ｄｐ＋Ｄｔｈ）を満足するｋ番目のビットについては、ビットデータとして論理値１を設定し（ステップＳ３）、Ｄｐ＜ｋ≦（Ｄｐ＋Ｄｔｈ）を満足しない他のビットについてはビットデータとして論理値０を設定する（ステップＳ４）。
【００１９】
一方、ステップＳ１でＤｐ＋Ｄｔｈ＞Ｌを満足する場合にはステップＳ５に移行し、ｋ＞Ｄｐ、又は、ｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足するｋ番目のビットについては、ビットデータとして論理値１を設定し（ステップＳ６）、ｋ＞Ｄｐ、又は、ｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足しない他のビットについては、ビットデータとして論理値０を設定する（ステップＳ７）。そして、このようにして設定されたビットデータを有するＬ値のデジタル信号であるＤＷＡＯ（Ｌ）を、平均化回路出力ＤＷＡＯとして出力する（ステップＳ８）。
【００２０】
なお、図７中の、ＤＷＡＯ（ｋ）は、平均化回路出力ＤＷＡＯにおけるｋ番目のビットのビットデータを表す。
これにより、Ｌ値のサーモメータコードからなる量子化器出力ＭＯＤＯにおいて、論理値１と論理値０の個数を変えずに、ポインタＤｐで指定されるビット数分だけ、論理値１のビット位置を移動させたデジタル信号を得ることができる。すなわち、量子化器出力ＭＯＤＯにおいて、ポインタＤｐで指定されるビット数分だけビットシフトされた、平均化回路出力ＤＷＡＯを得ることができる。
【００２１】
一方、ポインタ発生器４２には、量子化器出力ＭＯＤＯが入力される。
ポインタ発生器４２では、まず、量子化器出力ＭＯＤＯを表すサーモメータコードを、２の補数コード（２′ｓ  ｃｏｍｐ．）に変換し、Ｄ２ｃとして出力する（ステップＳ１１）。
この２の補数コード（２′ｓ  ｃｏｍｐ．）で表されるＤ２ｃが表す１０進数表示の値を「データ値Ｄ２ｃ（１０進数表示）」と表すものとすると、データ値Ｄ２ｃ（１０進数表示）と、ポインタＤｐをクロック信号ＣＬＫで１クロックだけ遅延させたＤｐ＿Ｄとの和をとることで、新しいポインタの元となる中間値Ｄｐ′を算出する（Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ）（ステップＳ１２）。
【００２２】
この中間値Ｄｐ′が量子化器出力ＭＯＤＯのビット数を表すＬより小さい場合には（ステップＳ１３）、中間値Ｄｐ′がそのまま新たなポインタＤｐとなる（Ｄｐ＝Ｄｐ′）（ステップＳ１４）。中間値Ｄｐ′が量子化器出力ＭＯＤＯのビット数を表すＬ以上である場合には、中間値Ｄｐ′からＬを減算した値が新たなポインタＤｐとなる（Ｄｐ＝Ｄｐ′−Ｌ）（ステップＳ１５）。
【００２３】
算出されたポインタＤｐは、コンバージョンステップ（Ｃｏｎｖｅｒｓｉｏｎ  Ｓｔｅｐ）ｊがオーバーサンプリング比ｍに達すると（ステップＳ１６）、一旦初期化されて初期位置として例えば“０”に更新され（ステップＳ１７）、それ以外の時はそのままポインタの値として「Ｄｐ」が出力される。
なお、オーバーサンプリング比ｍは、図４に示すインクリメンタルデルタシグマＡＤ変換器に含まれるデルタシグマ変調器３におけるオーバーサンプリング比を表す。また、コンバージョンステップｊは、量子化器出力ＭＯＤＯの入力サイクルを表す。コンバージョンステップｊは、１からｍ（ｍはオーバーサンプリング比）までの値をとる。図４のインクリメンタルデルタシグマＡＤ変換器では、サンプルホールド回路１でホールドされたあるタイミングにおける電圧信号ＡＩＮ′に対して、１からｍのコンバージョンステップｊを一つの変換サイクルとして、Ａ／Ｄ変換を行う。１からｍの各コンバージョンステップｊにおける各量子化器出力ＭＯＤＯをデジタル積分した値が、サンプルホールドされた電圧信号ＡＩＮ′のデジタル変換値となる。
【００２４】
図８は、図５〜図７で説明したＤＷＡ回路１５が、図１及び図２で示したようなインクリメンタルデルタシグマＡＤ変換器ではなく、各コンバージョンステップｊで重みが均等な回路で使用された場合、例えば、一般的なデルタシグマＡＤ変換器等で使用された場合の具体的な入出力結果の一例を示したものである。
なお、ここでいう重みとは、１からｍのコンバージョンステップｊそれぞれで演算される量子化器出力ＭＯＤＯが、１からｍのコンバージョンステップｊを含む１つの変換サイクルで得られるデジタル変換値に寄与する度合いを表す。
【００２５】
図１及び図２で示したインクリメンタルデルタシグマＡＤ変換器は、図１に示すように、量子化器出力ＭＯＤＯに対し、デジタル演算部４により、アナログ積分器による演算処理と同様の演算である累積加算を行う処理を実行するため、量子化器出力ＭＯＤＯが最終出力結果すなわちデジタル変換値に及ぼす重みがコンバージョンステップ毎に異なるという特徴があり、各コンバージョンステップにおける量子化器出力ＭＯＤＯの重みは、コンバージョンステップｊが進むほど小さくなる。
【００２６】
インクリメンタルデルタシグマＡＤ変換器のような、入力信号をサンプルホールドする構成を有していない一般的なデルタシグマＡＤ変換器は、各コンバージョンステップにおける量子化器出力ＭＯＤＯの重みは、コンバージョンステップ間で同一となる。
図８は、オーバーサンプリング比ｍがｍ＝８、量子化器１３での量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合の、ＤＷＡ回路１５における各種信号のデータの一例を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
【００２７】
図８は、各コンバージョンステップｊ（ｊ＝１〜ｍ）における、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、ポインタＤｐ、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。なお、図８において、各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に１変換サイクルにわたって積算した値を、合計値（Ｔｏｔａｌ）として表し、ビット毎の合計値（Ｔｏｔａｌ）の標準偏差をσとして表す。
【００２８】
図８において、コンバージョンステップｊ＝１では、この時点ではポインタは初期化されているためＤｐ＝０となり、サーモメータコードで表される量子化器出力ＭＯＤＯは、「０００１１１１」であり、“１”が４つであるため、データ値Ｄｔｈ＝４となる。そのため、Ｄｐ＋Ｄｔｈ＝０＋４＝４となり、Ｌ＝７であるため、Ｄｐ＋Ｄｔｈ＞Ｌを満足しない。よって、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１〜４に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００２９】
また、サーモメータコードで表される量子化器出力ＭＯＤＯは、「０００１１１１」であるため、Ｄ２ｃ（１０進数表示）＝４となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝４＋０＝４となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝４となり、ポインタＤｐが“４”に更新される。
コンバージョンステップｊ＝２では、ポインタＤｐが更新されてＤｐ＝４である。また、量子化器出力ＭＯＤＯはサーモメータコードで「００００１１１」であり、Ｄｔｈ＝３となるため、Ｄｐ＋Ｄｔｈ＝４＋３＝７となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝５〜７に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００３０】
また、量子化器出力ＭＯＤＯはサーモメータコードで「００００１１１」であるため、Ｄ２ｃ（１０進数表示）＝３となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝３＋４＝７となり、Ｄｐ′≧Ｌを満足するため、Ｄｐ＝Ｄｐ′−Ｌ＝０となり、ポインタＤｐが“０”に更新される。
コンバージョンステップｊ＝３では、ポインタＤｐが更新されてＤｐ＝０である。また、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であり、Ｄｔｈ＝１となるため、Ｄｐ＋Ｄｔｈ＝０＋１＝１となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００３１】
また、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であるため、Ｄ２ｃ（１０進数表示）＝１となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋０＝１となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝１となり、ポインタＤｐが“１”に更新される。
以下、このシーケンスを繰り返すことにより、図８に示すように各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットデータが確定する。
【００３２】
そして、コンバージョンステップｊ＝８では、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であるため、Ｄ２ｃ（１０進数表示）＝１となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋０＝１となる。Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝１となるが、ｊ＝８であり、オーバーサンプリング比ｍ（＝８）に達するため、ポインタＤｐは初期化されて“０”に更新される。そのため、次の、コンバージョンステップｊ＝１では、ポインタＤｐ＝０として処理が行われる。
【００３３】
このようなシーケンスで動作するＤＷＡ回路１５は、図１及び図２で示したようなインクリメンタルデルタシグマＡＤ変換器ではなく、各コンバージョンステップで重みが均等な回路、例えば、デルタシグマＡＤ変換器等で使用された場合、コンバージョンステップ毎に重みを数値化して「１」に規格化すると、図８に示すように、８回のコンバージョンステップでは、１回に付き重みＷｅｉｇｈｔはＷｅｉｇｈｔ＝１／８＝０．１２５となる。
【００３４】
ここで、図８に示す平均化回路出力ＤＷＡＯの各列、すなわち平均化回路出力ＤＷＡＯの各ビットに着目すると、コンバージョンステップ１〜８、すなわち１変換サイクルにおいて、それぞれ論理値１が３回、論理値０が５回設定されており、ＤＷＡ回路１５により、論理値０と論理値１とを均等に繰り返すように、ビットデータが設定されていることがわかる。
【００３５】
各ビットについて、ビットデータが論理値１であるときの重みＷｅｉｇｈｔを足し合わせると、０．１２５×３＝０．３７５となり、各列のコンバージョンステップ１〜８における重みＷｅｉｇｈｔの合計値はビット間で等しくなり、標準偏差σは“０”となる。
ここで、例えば、ＤＷＡ回路１５の出力をスイッチトキャパシタＤＡ変換器の入力として使用した場合、平均化回路出力ＤＷＡＯにおいて、ビットデータが論理値１であるビットに対応づけられたキャパシタ（ＣＡＰ）がオンとなり、ビットデータが論理値０であるビットに対応づけられたキャパシタ（ＣＡＰ）がオフとなるように動作する。
【００３６】
このとき、各列の重みＷｅｉｇｈｔが等しいということは、各列に対応づけられた７個のキャパシタが均等にオンとなることと等価であり、すなわちスイッチトキャパシタＤＡ変換器の出力は、キャパシタの特性のばらつきの影響を受けないことを意味する。
【先行技術文献】
【特許文献】
【００３７】
【特許文献１】国際公開第２０１３／１３６６７６号
【特許文献２】特開２０１１−２５９３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００３８】
図９は、図４に示すように、図５〜図７で説明したＤＷＡ回路１５が図１及び図２で示したようなインクリメンタルデルタシグマＡＤ変換器で使用された場合の具体的な入出力結果の一例を示したものである。
図９は、オーバーサンプリング比ｍがｍ＝８、量子化器１３での量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合の、ＤＷＡ回路１５における各種信号のデータの一例を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
【００３９】
図９は、図８と同様に、各コンバージョンステップｊ（ｊ＝１〜ｍ）における、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、ポインタＤｐ、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。また、図９において、各コンバージョンステップにおける平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に１変換サイクルにわたって積算した値を、合計値（Ｔｏｔａｌ）として表し、ビット毎の合計値（Ｔｏｔａｌ）の標準偏差をσとして表す。
【００４０】
図９に示すように、平均化回路出力ＤＷＡＯは、図７に示すフローチャートにしたがってそのビットデータが論理値０又は論理値１に確定される。
ここで、インクリメンタルデルタシグマＡＤ変換器では、前述のように、量子化器出力ＭＯＤＯが最終出力結果である、サンプルホールドされた電圧信号ＡＩＮ′のデジタル変換値に及ぼす寄与度、すなわち、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なる。
【００４１】
この重みＷｅｉｇｈｔは、次式（１）で表すことができる。
なお、（１）式中のＬは量子化器出力ＭＯＤＯの量子化レベル、ｍはオーバーサンプリング比、ｊは、各コンバージョンステップを表す。また、（１）式の分子は、（ｍ−ｊ＋ｂ）においてｂを１からＬ−１まで変化させたときの総乗の演算結果にＬを乗算することを表し、（１）式の分母は、（ｍ＋ａ−１）においてａを１からＬまで変化させたときの総乗を演算することを表す。
【００４２】
【数１】
2016213597.tif 000003
【００４３】
このように、コンバージョンステップ毎に重みが変化するような回路に、ＤＷＡ回路１５を適用した場合、図９に示すように、コンバージョンステップ毎に重みＷｅｉｇｈｔが変化するため、平均化回路出力ＤＷＡＯにおいて、ビット毎に、ビットデータが論理値１であるときの重みＷｅｉｇｈｔを積算すると、重みの合計値（Ｔｏｔａｌ）はビット間で異なる値となり、標準偏差σは有限の値をとる。
【００４４】
このように動作するＤＷＡ回路１５の出力である平均化回路出力ＤＷＡＯをスイッチトキャパシタＤＡ変換器への入力信号として使用し、平均化回路出力ＤＷＡＯにおいて、ビットデータが論理値１のビットに対応するキャパシタをオンし、ビットデータが論理値０のビットに対応するキャパシタをオフするように動作すると仮定する。
図９に示すように、各ビットの重みの合計値Ｔｏｔａｌがビット間で異なるということは、各ビットに対応づけた７個のキャパシタが、均等にオンとならないことと等価であり、すなわち、スイッチトキャパシタＤＡ変換器の出力が、キャパシタの特性のばらつきに依存することを意味しており、その分、ＷＤＡ処理による効果が低減することになる。
【００４５】
本発明は、上記問題点に着目してなされたものであり、各コンバージョンステップで重みが異なるような回路の出力信号を処理する場合でも、ＤＷＡ処理による効果の低減を抑制することの可能なデータ加重平均化回路、インクリメンタルデルタシグマＡＤ変換器、及びデータ加重平均化方法を提供することを目的としている。
【課題を解決するための手段】
【００４６】
本発明の一態様によるデータ加重平均化回路は、Ｌ個（Ｌは２以上の整数）のビット列で表されたサーモメータコードからなるデジタル入力信号が入力され、ポインタ情報にしたがって前記デジタル入力信号のビット位置をずらしたＬ個のビット列からなるデジタル出力信号を出力するビットシフタと、前記デジタル入力信号毎に前記ポインタ情報を更新するポインタ発生器と、を備え、前記デジタル出力信号において１番目のビットからＬ番目のビットに向かう方向を昇順方向とし、逆を降順方向としたとき、前記ポインタ発生器は、前記サーモメータコードで表現されるデータ値の大きさと前記Ｌとをもとに、前記デジタル出力信号のビット位置を示すポインタを、前記昇順方向及び前記降順方向のうちの一の方向に、前記データ値の大きさだけ更新すると共に、前記デジタル出力信号の端部のビットが論理値１に設定されたことを検出したとき、前記ポインタの更新方向を他の方向に切り換え、前記ポインタと前記ポインタの更新方向とを前記ポインタ情報として前記ビットシフタに出力することを特徴とする。
【００４７】
本発明の他の態様によるインクリメンタルデルタシグマＡＤ変換器は、サンプルホールドされたアナログ信号が入力されるアナログ積分器と、前記アナログ積分器の出力を量子化して出力する量子化器と、前記量子化器の出力を入力し前記アナログ信号に応じたデジタル信号を演算するデジタル演算部と、前記量子化器の出力をデータ加重平均化処理したデジタル信号を出力するデータ加重平均化回路と、前記データ加重平均化回路から出力されるデジタル信号をアナログ信号に変換して前記アナログ積分器にフィードバックするデジタル／アナログ変換器と、を備え、前記データ加重平均化回路として、上記態様のデータ加重平均化回路を備えることを特徴とする。
【００４８】
また、本発明の他の態様によるデータ加重平均化方法は、Ｌ個（Ｌは２以上の整数）のビット列で表されたサーモメータコードからなるデジタル入力信号毎に、ポインタ情報にしたがって、前記デジタル入力信号のビット位置をずらしたＬ個のビット列からなるデジタル出力信号を生成する出力信号生成ステップと、前記サーモメータコードで表現されるデータ値の大きさと前記Ｌとをもとに前記ポインタ情報を更新するポインタ情報更新ステップと、を備え、前記ポインタ情報は、前記デジタル出力信号のビット位置を示すポインタと当該ポインタの更新方向とを含み、前記デジタル出力信号において１番目のビットからＬ番目のビットに向かう方向を昇順方向とし、逆を降順方向としたとき、前記ポインタ情報更新ステップでは、前記ポインタを、前記昇順方向及び前記降順方向のうちの一の方向に前記データ値の大きさだけ更新すると共に、前記デジタル出力信号の端部のビットが論理値１に設定されたことを検出したとき、前記ポインタの更新方向を他の方向に切り換えることを特徴とする。
【発明の効果】
【００４９】
本発明によれば、データ加重平均化回路からのデジタル出力信号の出力先の回路に含まれる素子間の特性のばらつき等の影響により、データ加重平均化処理による効果が低減することを抑制することができる。
【図面の簡単な説明】
【００５０】
【図１】従来のインクリメンタルデルタシグマＡＤ変換器の一例を示すブロック図である。
【図２】図１に示したサンプルホールド回路とデルタシグマ変調器の一例を示した回路構成図である。
【図３】図２における信号波形図である。
【図４】ＤＷＡ回路を備えたインクリメンタルデルタシグマＡＤ変換器の一例を示すブロック図である。
【図５】従来のＤＷＡ回路の一例を示すブロック図である。
【図６】従来のＤＷＡ回路の信号の流れを説明するための説明図である。
【図７】従来のＤＷＡ回路の動作説明に供するフローチャートの一例である。
【図８】従来のＤＷＡ回路による、入出力結果の一例である。
【図９】従来のＤＷＡ回路による、入出力結果の一例である。
【図１０】本発明に係るＤＷＡ回路の動作説明に供するフローチャートの一例である。
【図１１】本発明に係るＤＷＡ回路による、入出力結果の一例である。
【発明を実施するための形態】
【００５１】
以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
【００５２】
以下、図面を参照して本発明の一実施形態について説明する。
ここでは、本発明に係るＤＷＡ回路１５を、図４に示すように、インクリメンタルデルタシグマ変換器に適用した場合について説明する。
本発明の一実施形態に係るＤＷＡ回路１５は、図５〜図７に示す従来のＤＷＡ回路において処理手順が異なること以外は同様であって、その回路構成は、図５に示す従来のＤＷＡ回路と同様である。すなわち、ＤＷＡ回路１５は、ビットシフタ４１とポインタ発生器４２とを備える。ビットシフタ４１は、例えば組み合わせ回路で構成され、ポインタ発生器４２は、例えば、演算処理装置で構成される。
【００５３】
図１０は、ＤＷＡ回路１５のビットシフタ４１及びポインタ発生器４２における処理手順の一例を示すフローチャートである。
本実施形態におけるＤＷＡ回路１５は、ポインタ発生器４２で決定されるビット端フラグＤｉの値に応じて、ビットシフタ４１におけるビットデータのシフト方法を切り換える点が、従来のＤＷＡ回路１５と異なる。なお、量子化器出力ＭＯＤＯの量子化レベルをＬとしたとき、ポインタＤｐ（１０進数表示）は、０≦Ｄｐ≦Ｌを満足する整数である。またデータ値Ｄｔｈ（１０進数表示）は、０≦Ｄｔｈ≦Ｌを満足する整数である。
【００５４】
図１０に示すように、ビットシフタ４１には、図４に示す、量子化器１３からの量子化器出力ＭＯＤＯと、ポインタ発生器４２からのポインタＤｐ及びビット端フラグＤｉとが入力される。ポインタＤｐ及びビット端フラグＤｉがポインタ情報に対応している。
ビットシフタ４１では、まず、ビット端フラグＤｉが０であるか否かを判定し（ステップＳ１０１）、ビット端フラグＤｉが０である場合（Ｄｉ＝０）には、図７に示す従来のビットシフタ４１と同様の処理手順で処理を行う。すなわち、まず、Ｌ値のビット列における初期位置を示すポインタＤｐとデータ値Ｄｔｈとの和が、量子化器出力ＭＯＤＯのビット数を表すＬよりも大きいか否か（Ｄｐ＋Ｄｔｈ＞Ｌ）を判定し（ステップＳ１０２）、Ｄｐ＋Ｄｔｈ＞Ｌを満足しない場合には、ステップＳ１０３に移行する。そして、１〜ＬまでのＬ個のビット列からなる平均化回路出力ＤＷＡＯにおいて、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足するｋ番目のビットについては、ビットデータとして論理値１を設定し（ステップＳ１０４）、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足しない他のビットについてはビットデータとして論理値０を設定する（ステップＳ１０５）。
【００５５】
一方、ステップＳ１０２でＤｐ＋Ｄｔｈ＞Ｌを満足する場合にはステップＳ１０６に移行し、ｋ＞Ｄｐ、又は、ｋ≦Ｄｐ＋Ｄｔｈ−Ｌを満足するｋ番目のビットについては、ビットデータとして論理値１を設定し（ステップＳ１０７）、満足しない他のビットについてはビットデータとして論理値０を設定する（ステップＳ１０８）。
これにより、Ｌ値のサーモメータコードからなる量子化器出力ＭＯＤＯにおいて、論理値１と論理値０の個数を変えずに、ポインタＤｐで指定されるビット数分だけ、論理値１のビット又はビット列をＬ番目のビット方向に移動させたデジタル信号を得ることができる。すなわち、量子化器出力ＭＯＤＯにおいて、ポインタＤｐで指定されるビット数分だけＬ番目のビット方向にビットシフトされた、平均化回路出力ＤＷＡＯを得ることができる。
【００５６】
一方、ビット端フラグＤｉが“１”である場合には、従来のビットシフタ４１とは異なる処理を行う。すなわち、まず、ポインタＤｐとデータ値ＤｔｈとがＤｐ−Ｄｔｈ＜０を満足するか否かを判定し（ステップＳ１１１）、Ｄｐ−Ｄｔｈ＜０を満足しない場合にはステップＳ１１２に移行する。そして、１〜ＬまでのＬ個のビット列からなる平均化回路出力ＤＷＡＯにおいて、Ｄｐ−Ｄｔｈ＜ｋ≦Ｄｐを満足するｋ番目のビットについては、ビットデータとして論理値１を設定し（ステップＳ１１３）、満足しない他のビットについてはビットデータとして論理値０を設定する（ステップＳ１１４）。
【００５７】
一方、ステップＳ１１１でＤｐ−Ｄｔｈ＜０を満足する場合には、ステップＳ１１５に移行し、ｋ≦Ｄｐ、又は、ｋ＞Ｄｐ−Ｄｔｈ＋Ｌを満足するｋ番目のビットについては、ビットデータとして論理値１を設定し（ステップＳ１１６）、満足しない他のビットについてはビットデータとして論理値０を設定する（ステップＳ１１７）。そして、このようにして設定されたビットデータを有するＬ値のビット列からなるデジタル信号を、平均化回路出力ＤＷＡＯとして出力する（ステップＳ１１８）。
【００５８】
これにより、Ｌ値のサーモメータコードからなる量子化器出力ＭＯＤＯにおいて、論理値１と論理値０との個数を変えずに、ポインタＤｐで指定されるビット数分だけ、論理値１のビット又はビット列を１番目のビット方向に移動させたデジタル信号を得ることができる。すなわち、量子化器出力ＭＯＤＯにおいて、ポインタＤｐで指定されるビット数分だけ１番目のビット方向にビットシフトされた、平均化回路出力ＤＷＡＯを得ることができる。
【００５９】
一方、ポインタ発生器４２には、量子化器出力ＭＯＤＯが入力される。
ポインタ発生器４２では、まず、量子化器出力ＭＯＤＯを表すサーモメータコードを、２の補数コードに変換し、データ値Ｄ２ｃ（１０進数表示）として出力する（ステップＳ１２１）。
そして、ビット端フラグＤｉに応じて、ポインタＤｐの設定方法を切り替える。
【００６０】
すなわち、ビット端フラグＤｉが“０”であるか否かを判定し（ステップＳ１２２）、ビット端フラグＤｉが“０”の場合には、データ値Ｄ２ｃ（１０進数表示）と、ポインタＤｐをクロック信号ＣＬＫで１クロックだけ遅延させたＤｐ＿Ｄとの和をとることで、新しいポインタの元となる中間値Ｄｐ′を算出する（Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ）（ステップＳ１２３）。
【００６１】
この中間値Ｄｐ′が量子化器出力ＭＯＤＯのビット数を表すＬより小さい場合には（ステップＳ１２４）、中間値Ｄｐ′がそのままポインタＤｐになる（Ｄｐ＝Ｄｐ′）。また、ビット端フラグＤｉを“０”に設定する（ステップＳ１２５）。中間値Ｄｐ′がＬ以上である場合（Ｄｐ′≧Ｌ）には、ポインタＤｐ＝Ｌとする。また、ビット端フラグＤｉを“１”に設定する（ステップＳ１２６）。
【００６２】
一方、ステップＳ１２２でビット端フラグＤｉが“１”である場合には、データ値Ｄ２ｃ（１０進数表示）から、ポインタＤｐをクロック信号ＣＬＫで１クロックだけ遅延させたＤｐ＿Ｄを減算することで、中間値Ｄｐ′を算出する（Ｄｐ′＝Ｄ２ｃ−Ｄｐ＿Ｄ）（ステップＳ１２７）。
この中間値Ｄｐ′が“０”より大きい場合には（ステップＳ１２８）、中間値Ｄｐ′がそのままポインタＤｐとなる（Ｄｐ＝Ｄｐ′）。また、ビット端フラグＤｉを“１”に設定する（ステップＳ１２９）。ステップＳ１２８で中間値Ｄｐ′が“０”以下の場合には、ポインタＤｐ＝０とする。また、ビット端フラグＤｉを“０”に設定する（ステップＳ１３０）。
【００６３】
算出されたポインタＤｐ及びビット端フラグＤｉは、コンバージョンステップｊがオーバーサンプリング比ｍに達すると（ステップＳ１３１）、一旦初期化されて“０”となり（ステップＳ１３２）、それ以外の時はそのままポインタＤｐ、ビット端フラグＤｉとして、ビットシフタ４１に出力される。
なお、オーバーサンプリング比ｍは、図４に示すデルタシグマ変調器３におけるオーバーサンプリング比を表す。また、コンバージョンステップｊは、量子化器出力ＭＯＤＯの入力サイクルを表し、１からｍ（ｍはオーバーサンプリング比）までの値をとる。図４のインクリメンタルデルタシグマＡＤ変換器では、サンプルホールド回路１でホールドされたあるタイミングにおける電圧信号ＡＩＮ′に対して、１からｍのコンバージョンステップｊを一つの変換サイクルとして、Ａ／Ｄ変換を行う。
【００６４】
図１１は、図１０に示す処理を行うＤＷＡ回路１５を備えた、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なる図４に示すインクリメンタルデルタシグマＡＤ変換器における、ＤＷＡ回路１５の各種信号の入出力結果の一例を示したものである。
図１１は、オーバーサンプリング比ｍがｍ＝８、量子化レベルＬがＬ＝７である場合に、適当な値の量子化器出力ＭＯＤＯが入力された場合を示す。なお、各種信号はこれに限るものではなく、それぞれの値は自由に取りうる。
【００６５】
図１１は、各コンバージョンステップｊ（ｊ＝１〜ｍ）であるときの、Ｌ値のサーモメータコードで表される量子化器出力ＭＯＤＯ、データ値Ｄ２ｃ（１０進数表示）、ポインタＤｐ、ビット端フラグＤｉ、Ｌ値のデジタル信号からなる平均化回路出力ＤＷＡＯ、重みＷｅｉｇｈｔを表す。
また、図１１において、各コンバージョンステップｊにおける平均化回路出力ＤＷＡＯの各ビットについてそのビットデータが論理値１であるときの重みＷｅｉｇｈｔをビット毎に加算した値を合計値（Ｔｏｔａｌ）として表し、ビット毎の合計値（Ｔｏｔａｌ）の標準偏差をσとして表す。
【００６６】
図１１において、コンバージョンステップｊ＝１では、この時点ではポインタＤｐ及びビット端フラグＤｉは初期化されているため、Ｄｐ＝０、Ｄｉ＝０である。
そのため、図７に示す従来のＤＷＡ回路１５と同一の処理となる。
つまり、図１１において、コンバージョンステップｊ＝１では、Ｄｐ＝０、Ｄｉ＝０である。サーモメータコードで表される量子化器出力ＭＯＤＯは「０００１１１１」であり、「１」が４つであるため、Ｄｔｈ＝４となる。そのため、ビットシフタ４１では、Ｄｐ＋Ｄｔｈ＝０＋４＝４となり、Ｌ＝７であって、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１〜４に対応するビットのビットデータが論理値１となり、それ以外は論理値０となる。
【００６７】
また、ポインタ発生器４２では、サーモメータコードで表される量子化器出力ＭＯＤＯは、「０００１１１１」であるため、Ｄ２ｃ（１０進数表示）＝４となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝４＋０＝４となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝４となり、ポインタＤｐが“４”に更新される。またビット端フラグＤｉは“０”を維持する。
コンバージョンステップｊ＝２では、ポインタＤｐが更新されてＤｐ＝４であり、ビット端フラグＤｉが“０”である。また、量子化器出力ＭＯＤＯはサーモメータコードで「００００１１１」であり、Ｄｔｈ＝３となるため、Ｄｐ＋Ｄｔｈ＝４＋３＝７となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝５〜７に対応するビットのビットデータが論理値１となり、それ以外は論理値０となる。
【００６８】
また、量子化器出力ＭＯＤＯはサーモメータコードで「００００１１１」であるため、Ｄ２ｃ（１０進数表示）＝３となり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝３＋４＝７となり、Ｄｐ′≧Ｌを満足するため、Ｄｐ＝Ｌ＝７となり、ポインタＤｐが“７”に更新される。また、ビット端フラグＤｉが“１”に更新される。
コンバージョンステップｊ＝３では、ポインタＤｐが“７”に更新され、ビット端フラグＤｉが“１”である。また、量子化器出力ＭＯＤＯがサーモメータコードで「００００００１」であり、Ｄｔｈ＝１となるため、Ｄｐ−Ｄｔｈ＝７−１＝６となり、Ｄｐ−Ｄｔｈ＜０を満足しないことから、Ｄｐ−Ｄｔｈ＜ｋ≦Ｄｐを満足する、ｋ＝７に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００６９】
また、量子化器出力ＭＯＤＯはサーモメータコードで「００００００１」であるため、Ｄ２ｃ（１０進数表示）＝１となり、Ｄｐ′＝Ｄｐ＿Ｄ−Ｄ２ｃ＝７−１＝６となり、Ｄｐ′≦０を満足しないため、Ｄｐ＝Ｄｐ′＝６となり、ポインタＤｐが“６”に更新される。また、ビット端フラグＤｉが“１”に更新される。
コンバージョンステップｊ＝４では、ポインタＤｐがＤｐ＝６であり、ビット端フラグＤｉが“１”である。また、量子化器出力ＭＯＤＯはサーモメータコードで「０００００１１」であり、Ｄｔｈ＝２となるため、Ｄｐ−Ｄｔｈ＝６−２＝４となり、Ｄｐ−Ｄｔｈ＜０を満足しないことから、Ｄｐ−Ｄｔｈ＜ｋ≦Ｄｐを満足する、ｋ＝５、６に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００７０】
また、量子化器出力ＭＯＤＯはサーモメータコードで「０００００１１」であるため、Ｄ２ｃ（１０進数表示）＝２となり、Ｄｐ′＝Ｄｐ＿Ｄ−Ｄ２ｃ＝６−２＝４となり、Ｄｐ′≦０を満足しないため、Ｄｐ＝Ｄｐ′＝４となり、ポインタＤｐが“４”に更新される。また、ビット端フラグＤｉが“１”を維持する。
以後、同様に、コンバージョンステップｊ＝５では、ポインタＤｐ＝４、ビット端フラグＤｉ＝１、Ｄｔｈ＝２であり、Ｄｐ−Ｄｔｈ＝４−２＝２となり、Ｄｐ−Ｄｔｈ＜０を満足しないことから、Ｄｐ−Ｄｔｈ＜ｋ≦Ｄｐを満足する、ｋ＝３、４に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００７１】
また、Ｄ２ｃ（１０進数表示）＝２であり、Ｄｐ′＝Ｄｐ＿Ｄ−Ｄ２ｃ＝４−２＝２となり、Ｄｐ′≦０を満足しないため、Ｄｐ＝Ｄｐ′＝２となり、ポインタＤｐが“２”に更新され、ビット端フラグＤｉは“１”を維持する。
コンバージョンステップｊ＝６では、ポインタＤｐ＝２、ビット端フラグＤｉ＝１、Ｄｔｈ＝２であり、Ｄｐ−Ｄｔｈ＝２−２＝０となり、Ｄｐ−Ｄｔｈ＜０を満足しないことから、Ｄｐ−Ｄｔｈ＜ｋ≦Ｄｐを満足する、ｋ＝１、２に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００７２】
また、Ｄ２ｃ（１０進数表示）＝２であり、Ｄｐ′＝Ｄ２ｃ−Ｄｐ＿Ｄ＝２−２＝０となり、Ｄｐ′≦０を満足するため、Ｄｐ＝０となり、ビット端フラグＤｉ＝０に更新される。
コンバージョンステップｊ＝７では、ポインタＤｐ＝０、ビット端フラグＤｉ＝０、Ｄｔｈ＝６であり、Ｄｐ＋Ｄｔｈ＝０＋６＝６となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝１〜６に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００７３】
また、Ｄ２ｃ（１０進数表示）＝６であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝６＋０＝６となり、Ｄｐ′≧Ｌを満足しないため、Ｄｐ＝Ｄｐ′＝６となり、ビット端フラグＤｉ＝０となる。
コンバージョンステップｊ＝８では、ポインタＤｐ＝６、ビット端フラグＤｉ＝０、Ｄｔｈ＝１であり、Ｄｐ＋Ｄｔｈ＝６＋１＝７となり、Ｄｐ＋Ｄｔｈ＞Ｌを満足しないことから、Ｄｐ＜ｋ≦Ｄｐ＋Ｄｔｈを満足する、ｋ＝７に対応するビットのビットデータが論理値１となり、それ以外のビットは論理値０となる。
【００７４】
また、Ｄ２ｃ（１０進数表示）＝１であり、Ｄｐ′＝Ｄ２ｃ＋Ｄｐ＿Ｄ＝１＋６＝７となり、Ｄｐ′≧Ｌを満足するため、Ｄｐ＝Ｌ＝７となり、ビット端フラグＤｉ＝１となるが、コンバージョンステップｊ＝８＝ｍであることから、Ｄｐ＝０、Ｄｉ＝０に初期化される。
そして、図４に示すサンプルホールド回路１でホールドした、次の時点における信号ＡＩＮ′に対するＡＤ変換処理を行うときには、ポインタＤｐ、ビット端フラグＤｉは共に“０”に初期化されているため、上記と同様の手順でコンバージョンステップｊ＝１〜ｍが繰り返し行われることになる。
【００７５】
つまり、図１１に示すように、コンバージョンステップｊ＝１、２では、論理値１が設定されたビット位置が、１番目のビットからＬ番目のビットに向かう方向、すなわち昇順方向に移動し、Ｌ番目のビットが論理値１に設定されると降順方向に切り替わり、コンバージョンステップｊ＝３〜６では、Ｌ番目のビットから１番目のビットに向かう方向に移動する。そして、１番目のビットが論理値１に設定されると、再度昇順方向に切り替わり、コンバージョンステップｊ＝７、８では、論理値１が設定されたビット位置が昇順方向に切り替わる。
【００７６】
このようにして、平均化回路出力ＤＷＡＯが図１１に示すように確定された場合、図９に示す従来のＤＷＡ回路１５を用いた場合と比較すると、アナログ信号ＡＩＮ′に対するコンバージョンステップｊ＝１〜ｍからなる１つの変換サイクルにおいて、ｊの値が小さく、重みＷｅｉｇｈｔが比較的大きいコンバージョンステップであるときに最初にビットデータが論理値１となったビットに対応する列、つまり図１１の場合には、ｊ＝１であるときにビットデータが論理値１である１〜４番目のビットに対応する列を見ると、これらビットが次に論理値１となるときのコンバージョンステップのｊの値はｊ＝５、ｊ＝６であって、比較的遅いコンバージョンステップのタイミングでビットデータが論理値１となる。つまり、４又は５ステップ後の、コンバージョンステップで再度論理値１に設定される。
【００７７】
逆に、比較的重みが小さくｊの値がより大きいコンバージョンステップのタイミングでビットデータが論理値１となったビットに対応する列、つまり図１１の場合には、ｊ＝２のときにビットデータが論理値１である５〜７番目のビットに対応する列をみると、これらビットが次に論理値１となるときのコンバージョンステップのｊの値はｊ＝３、ｊ＝４であって、比較的早いコンバージョンステップのタイミングでビットデータが論理値１となる。つまり、１又は２ステップ後の、コンバージョンステップで再度論理値１に設定される。
【００７８】
このため、図９と同様の手順で、コンバージョンステップ毎の重みを演算し、平均化回路出力ＤＷＡＯのビット毎に重みＷｅｉｇｈｔの合計値Ｔｏｔａｌを演算すると、図１１中示すように、１〜７番目のビットの重みＷｅｉｇｈｔの合計値Ｔｏｔａｌは、“０．３７５”、“０．４０８”、“０．３８３”、“０．４１６”のいずれかの値をとることになり、標準偏差σは０．０１７となる。図７に示す従来の手順で平均化回路出力ＤＷＡＯを求めた場合には、標準偏差σは“０．０８０”であり、本実施形態に係るＤＷＡ回路１５の方が標準偏差σは低減していることがわかる。つまり、ＷＤＡ回路１５におけるＷＤＡ処理による効果の低減を、より抑制することが可能となる。
【００７９】
このように、論理値１を設定するビット位置を、昇順方向と降順方向とに交互に切り換えてずらすようにし、１つの変換サイクルにおいて、比較的重みＷｅｉｇｈｔが大きい初期のコンバージョンステップにおいて論理値１に設定されたビットほど、次は、重みＷｅｉｇｈｔがより小さい終盤のコンバーションステップにおいて論理値１が設定されるようにしたため、平均化回路出力ＤＷＡＯにおけるビット毎の重みの合計値（Ｔｏｔａｌ）のばらつきを抑制することができる。
【００８０】
なお、上記実施形態においては、図１０に示す処理を行う本実施形態におけるＷＤＡ回路１５を、量子化器出力ＭＯＤＯが最終出力結果に及ぼす寄与度、すなわち、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なるＡＤ変換器として、図１に示すインクリメンタルデルタシグマＡＤ変換器に適用した場合について説明したがこれに限るものではなく、重みＷｅｉｇｈｔがコンバージョンステップ毎に異なるＡＤ変換器であれば適用することができる。
【００８１】
また、上記実施形態においては、量子化器出力ＭＯＤＯにおいて論理値１のビット位置を、まず１番目のビットからＬ番目のビットの方向、つまり昇順方向に向かってずらした後、Ｌ番目のビットから１番目のビットの方向、つまり降順方向に向かってずらすようにした場合について説明したが、まず、降順方向に向かってずらした後、昇順方向にずらすようにしてもよく、要は、昇順方向と降順方向とを交互に繰り返すようにすれば、昇順方向と降順方向とのどちらの方向に先にずらしてもよい。
【００８２】
また、上記実施形態においては、ポインタＤｐを“０”に初期化し、平均化回路出力ＤＷＡＯの１番目のビットから順にビットデータが論理値１となるようにした場合について説明したが、これに限るものではなく、任意のビットから順にビットデータが論理値１となるようにすることも可能である。
また、上記実施形態においては、サーボメータコードとして、論理値０が連続した後に論理値１が連続し（例えば、０００１１１１）、論理値１の数によりデータ値を表すようにした場合について説明したが、これに限るものではない。例えば、論理値０が連続した後に論理値１が連続し、論理値０の数によりデータ値を表すようにした場合、或いは、論理値１が連続した後に論理値０が連続し、論理値０の数によりデータ値を表す場合、また、論理値１がしていなくてもよく、単に論理値１の数によりデータ値を表すようにした場合等であっても適用することができる。
【００８３】
以上、本発明の実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲から明らかである。
【符号の説明】
【００８４】
１  サンプルホールド（ＳＨ）回路
２  リセット信号発生器
３  デルタシグマ変調器
４  デジタル演算部
１１  加算器
１２  アナログ積分器
１３  量子化器
１４  ＤＡコンバータ（ＤＡＣ）
１５  ＤＷＡ（データ加重平均化）回路
４１  ビットシフタ
４２  ポインタ発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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