(57)【要約】【課題】複数のデータをバースト出力する場合における信号品質を高める。【解決手段】データ入出力端子２１、連続した複数のリードデータＤＱをデータ入出力端子２１にバースト出力するプルダウンドライバＰＤと、スルーレート設定信号に基づいて複数のリードデータＤＱのスルーレートを調整するスルーレート調整回路６２と、複数のリードデータＤＱのバースト出力中にスルーレート設定信号を切り替える切り替え回路６６とを備える。本発明によれば、リードデータＤＱのスルーレートが動的に変化することから、複数のリードデータＤＱのバースト出力中において最適なスルーレートを得ることが可能となる。【選択図】図５
2016005124.tif 000002
【特許請求の範囲】
【請求項１】
外部端子と、
連続した複数のデータを前記外部端子にバースト出力する出力ドライバと、
スルーレート設定信号に基づいて、前記複数のデータのスルーレートを調整するスルーレート調整回路と、
前記複数のデータのバースト出力中に、前記スルーレート設定信号を切り替える切り替え回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記切り替え回路は、第１のタイミングにおいては前記スルーレート設定信号の初期設定値を前記スルーレート調整回路に出力し、第２のタイミングにおいては前記スルーレート設定信号の初期設定値とは異なる変更値を前記スルーレート調整回路に出力することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スルーレート設定信号が前記初期設定値である場合、前記スルーレート調整回路は前記複数のデータのスルーレートを第１のスルーレートに調整し、
前記スルーレート設定信号が前記変更値である場合、前記スルーレート調整回路は前記複数のデータのスルーレートを前記第１のスルーレートよりも大きい第２のスルーレートに調整することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のタイミングは、バースト出力される前記複数のデータの先頭のデータが出力されるタイミングであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２のタイミングは、バースト出力される前記複数のデータのデータパターンに応じて可変であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第２のタイミングは、バースト出力される前記複数のデータのうち第１の論理レベルであるデータが最初に出力されるタイミングであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２のタイミングは、バースト出力される前記複数のデータのうち第１の論理レベルであるデータが連続して出力された後、第２の論理レベルのデータが出力されるタイミングであることを特徴とする請求項５に記載の半導体装置。
【請求項８】
第１の電源電位が供給される第１の電源配線と、
第１の電源電位とは異なる第２の電源電位に終端される外部端子と、
前記外部端子と前記第１の電源配線との間に接続され、制御電極に第１の内部データが供給される第１のトランジスタと、
前記第１の内部データの遷移速度を調整する第１のスルーレート調整回路と、を備え、
前記第１のスルーレート調整回路は、第１のタイミングにおいては前記第１の内部データの遷移速度を第１の速度とし、第２のタイミングにおいては前記第１の内部データの遷移速度を前記第１の速度よりも速い第２の速度とすることを特徴とする半導体装置。
【請求項９】
前記第１のタイミングと前記第２のタイミングとの間の期間は、前記外部端子から外部データがバースト出力されている期間であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２のタイミングは、前記第１のタイミングよりも早いことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２の電源電位が供給される第２の電源配線と、
前記外部端子と前記第２の電源配線との間に接続され、制御電極に第２の内部データが供給される第２の出力トランジスタと、
前記第２の内部データの遷移速度を調整する第２のスルーレート調整回路と、をさらに備えることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第２のスルーレート調整回路は、前記第１及び第２のタイミングのいずれにおいても前記第２の内部データの遷移速度を第３の速度とすることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２のスルーレート調整回路は、第３のタイミングにおいては前記第２の内部データの遷移速度を第３の速度とし、第４のタイミングにおいては前記第２の内部データの遷移速度を前記第３の速度よりも速い第４の速度とすることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数のデータをバースト出力する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、非常に高いレートでデータの転送が行われるため、出力データの信号品質を十分に確保することが年々困難となっている。出力データの信号品質を高める方法の１つとしては、出力データのスルーレートを調整する方法が知られているスルーレートの調整が可能な半導体装置は、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−７４５６１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スルーレートの調整は、スルーレート設定信号に基づいて行われる。スルーレート設定信号は、モードレジスタセット動作によって変更可能とすることも考えられるが、この場合であっても、リード動作が行われている途中においては設定された値に固定される。このため、複数のデータをバースト出力する場合、必ずしも最適なスルーレートを得ることができないケースがあった。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、外部端子と、連続した複数のデータを前記外部端子にバースト出力する出力ドライバと、スルーレート設定信号に基づいて、前記複数のデータのスルーレートを調整するスルーレート調整回路と、前記複数のデータのバースト出力中に、前記スルーレート設定信号を切り替える切り替え回路と、を備えることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、第１の電源電位が供給される第１の電源配線と、第１の電源電位とは異なる第２の電源電位に終端される外部端子と、前記外部端子と前記第１の電源配線との間に接続され、制御電極に第１の内部データが供給される第１のトランジスタと、前記第１の内部データの遷移速度を調整する第１のスルーレート調整回路と、を備え、前記第１のスルーレート調整回路は、第１のタイミングにおいては前記第１の内部データの遷移速度を第１の速度とし、第２のタイミングにおいては前記第１の内部データの遷移速度を前記第１の速度よりも速い第２の速度とすることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、リードデータのスルーレートが動的に変化することから、複数のデータのバースト出力中において最適なスルーレートを得ることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】半導体装置１０とこれを制御するメモリコントローラ２を示すブロック図である。
【図３】リード動作時におけるリードデータＤＱ及びストローブ信号ＤＱＳＴ，ＤＱＳＢの波形を示すタイミング図である。
【図４】一般的な半導体装置において、リードデータＤＱがハイレベルからローレベル又はローレベルからハイレベルに変化する場合の電位変化を説明するための模式的な波形図である。
【図５】第１の実施形態による出力制御回路６０の回路図である。
【図６】（ａ）は容量素子ＣＰ及び容量素子ＣＮの構成を示す回路図であり、（ｂ）はその機能を説明するための表である。
【図７】プリドライバ６４及びプルダウンドライバＰＤの構成をより詳細に示すブロック図である。
【図８】リード動作時におけるスルーレートの変化を説明するためのタイミング図である。
【図９】半導体装置１０において、リードデータＤＱがハイレベルからローレベル又はローレベルからハイレベルに変化する場合の電位変化を説明するための模式的な波形図である。
【図１０】第２の実施形態による出力制御回路６０の回路図である。
【図１１】第３の実施形態による出力制御回路６０の回路図である。
【図１２】連続データ検出回路９０Ｐの回路図である。
【図１３】連続データ検出回路９０Ｎの回路図である。
【図１４】データＤ０〜Ｄ７のデータパターンの一例である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１１】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１２】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡ及び図示しないカラムスイッチを介してデータコントローラ１５に接続される。データコントローラ１５は、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ入出力端子２１を介してデータＤＱの入出力を行う回路ブロックである。
【００１３】
半導体装置１０にはデータ入出力端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０〜３４、データマスク端子３５、ＯＤＴ端子３６などが設けられている。
【００１４】
ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ入出力端子２１を介して入出力されるデータＤＱの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ入出力端子２１を介して入力されるライトデータＤＱは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータＤＱが出力される。
【００１５】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１６】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５１、カラムコントロール回路５２、モードレジスタ４２、コマンドデコーダ４３、マルチパーパスレジスタ５３などに供給される。ロウコントロール回路５１は、アドレスバッファやリフレッシュカウンタなどを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路５２は、アドレスバッファやバーストカウンタなどを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。
【００１７】
コマンド端子２８は、チップセレクト信号／ＣＳ、アクト信号／ＡＣＴ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５１、カラムコントロール回路５２、データコントローラ１５、マルチパーパスレジスタ５３などの動作を制御する。
【００１８】
コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。
【００１９】
電源端子３０〜３４は、それぞれ電源電位ＶＤＤ，ＶＳＳ，ＶＰＰ，ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳ，ＶＰＰは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳ，ＶＰＰに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２０】
昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。外部電圧ＶＤＤは、ロウコントロール回路５１、カラムコントロール回路５２などの大部分の周辺回路の動作電位として用いられる。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられるリファレンス電位である。
【００２１】
電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路１７に供給され、データ入出力回路１７に含まれる出力ドライバの動作電位として用いられる。電源電位ＶＤＤＱ，ＶＳＳＱは、それぞれ電源電位ＶＤＤ，ＶＳＳと同電位であるが、出力ドライバの動作によって生じる電源ノイズが他の回路に伝搬しないよう、電源電位ＶＤＤ，ＶＳＳが供給される電源端子３０，３１とは別個の電源端子３３，３４が割り当てられている。
【００２２】
データマスク端子３５及びＯＤＴ端子３６は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータＤＱの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力ドライバを終端抵抗器として使用する場合に活性化される信号である。
【００２３】
図２は、半導体装置１０とこれを制御するメモリコントローラ２を示すブロック図である。
【００２４】
図２に示すように、メモリコントローラ２は、データ入出力端子４及び電源端子６，８を備えている。データ入出力端子４は、データ配線ＤＬを介して半導体装置１０のデータ入出力端子２１に接続され、電源端子６，８は、それぞれ電源配線ＶＬ，ＳＬを介して半導体装置１０の電源端子３３，３４に接続されている。かかる構成により、半導体装置１０及びメモリコントローラ２には電源電位ＶＤＤＱ，ＶＳＳＱが共通に供給されるとともに、データ配線ＤＬを介してリードデータＤＱ及びライトデータＤＱの送受信が行われる。
【００２５】
データ入出力回路１７には、Ｐチャンネル型ＭＯＳトランジスタからなるプルアップドライバＰＵ及びＮチャンネル型ＭＯＳトランジスタからなるプルダウンドライバＰＤが含まれている。プルアップドライバＰＵは、データ入出力回路１７と電源端子３３との間に接続されており、これによりプルアップドライバＰＵがオンすると、データ入出力端子２１はＶＤＤＱレベルにプルアップされる。プルアップドライバＰＵに対しては、抵抗素子Ｒが直接に接続されていても構わない。一方、プルダウンドライバＰＤは、データ入出力回路１７と電源端子３４との間に接続されており、これによりプルダウンドライバＰＤがオンすると、データ入出力端子２１はＶＳＳＱレベルにプルダウンされる。プルダウンドライバＰＤに対しては、抵抗素子Ｒが直接に接続されていても構わない。プルアップドライバＰＵ及びプルダウンドライバＰＤの動作は、データ入出力回路１７に含まれる出力制御回路６０によって制御される。
【００２６】
本実施形態においては、データ配線ＤＬと電源配線ＶＬとの間に終端抵抗ＲＴが接続されており、これによりデータ入出力端子２１はＶＤＤＱレベルに終端される。終端抵抗ＲＴは、半導体装置１０及びメモリコントローラ２が搭載される回路基板上に実装した抵抗素子によって構成しても構わないし、他の半導体チップのＯＤＴ動作によるものであっても構わない。
【００２７】
図３は、リード動作時におけるリードデータＤＱ及びストローブ信号ＤＱＳＴ，ＤＱＳＢの波形を示すタイミング図である。 
【００２８】
図３に示す例ではバースト長が８ビットであり、時刻ｔ１１から時刻ｔ１２までの期間においてリードデータＤＱがシリアルにバースト出力されている。ここで、バースト長とは、１回のロウアクセスに基づいてシリアルに出力する（又は入力される）データＤＱのビット数を意味する。基本的にいわゆるプリフェッチ数と一致し、ＤＤＲ４（Double Data Rate 4）型のＳＤＲＡＭ（Synchronous DRAM）においては８ビットである。 
【００２９】
図３に示すように、時刻ｔ１１以前においては、リードデータＤＱを出力すべきデータ入出力端子２１のレベルがＶＤＤＱレベルに固定されている。同様に、ストローブ信号ＤＱＳＴ，ＤＱＳＢを入力すべきストローブ端子２２，２３のレベルもＶＤＤＱレベルに固定されているが、バースト出力が開始される時刻ｔ１１よりも以前の時刻ｔ１０からストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングが開始される。ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングとは、ストローブ信号ＤＱＳＴ，ＤＱＳＢの一方がＶＤＤＱレベル、他方がＶＯＬレベルである相補信号となり、１／２クロックサイクルごとに両者のレベルが反転する状態を指す。時刻ｔ１０から時刻ｔ１１までの期間Ｐは、リードデータＤＱのバースト出力を実行する前のプリアンプル期間に相当する。
【００３０】
そして、時刻ｔ１１になると、ストローブ信号ＤＱＳＴ，ＤＱＳＢのクロッキングに同期してリードデータＤＱがバースト出力される。図３では、Ｄ０〜Ｄ７からなる８ビットがこの順にバースト出力されている。時刻ｔ１２にバースト出力が完了すると、端子２１〜２３のレベルがＶＤＤＱレベルに戻る。 
【００３１】
ここでＶＯＬとは、図２に示したプルダウンドライバＰＤがオンした場合にデータ入出力端子２１に現れる電位であり、終端抵抗ＲＴとプルダウンドライバＰＤのインピーダンス比によって定義される。
【００３２】
図４は、一般的な半導体装置において、リードデータＤＱがハイレベルからローレベル又はローレベルからハイレベルに変化する場合の電位変化を説明するための模式的な波形図である。
【００３３】
まず、リードデータＤＱがハイレベルからローレベルに変化する場合、理想的には、リードデータＤＱの電位は符号Ａ１で示すように、ＶＤＤＱレベルからＶＯＬレベルに変化する。しかしながら、リードデータＤＱのバースト出力を行うと、電源配線ＶＬ上における電源電位ＶＤＤＱのレベルが低下する現象が発生するため、バースト出力中においては、符号Ａ２で示すように、ＶＤＤＱ−αレベルからＶＯＬレベルに変化することになる。同様に、リードデータＤＱがローレベルからハイレベルに変化する場合も、符号Ａ３で示すように、ＶＯＬレベルからＶＤＤＱ−αレベルに変化する。
【００３４】
ここで、図３を用いて説明したように、本実施形態においてはデータ入出力端子２１がＶＤＤＱレベルに終端されていることから、リードデータＤＱのバースト出力が開始される前の状態においては、データ入出力端子２１はＶＤＤＱレベルに固定されている。このため、バースト出力されるリードデータＤＱの１ビット目、つまり、図３に示すデータＤ０がローレベルである場合は、リードデータＤＱの波形は符号Ａ１で示す波形となる。
【００３５】
これに対し、バースト出力中においては電源電位ＶＤＤＱのレベルがαだけ低下していることから、バースト出力中においてリードデータＤＱがハイレベルからローレベルに変化する場合、その波形は符号Ａ２で示す波形となる。同様に、バースト出力中においてリードデータＤＱがローレベルからハイレベルに変化する場合、その波形は符号Ａ３で示す波形となる。
【００３６】
その結果、リードデータＤＱの１ビット目がローレベルである場合のクロスポイントはリファレンスレベルＶＲＥＦ１であるのに対し、バースト出力中においてリードデータＤＱがハイレベルからローレベルに変化する場合のクロスポイントは、リファレンスレベルＶＲＥＦ２（＜ＶＲＥＦ１）となる。このようなクロスポイントのずれは、リードデータＤＱの信号品質を低下させる原因となる。
【００３７】
以下に説明する本実施形態よる半導体装置１０は、このようなクロスポイントのずれが解消され、これによってリードデータＤＱの信号品質が高められている。
【００３８】
図５は、第１の実施形態による出力制御回路６０の回路図である。
【００３９】
図５に示すように、出力制御回路６０は、内部データＤＡＴＡＰを受けるスルーレート調整回路６１と、内部データＤＡＴＡＮを受けるスルーレート調整回路６２を含んでいる。内部データＤＡＴＡＰは、プルアップドライバＰＵを制御するための信号であり、データコントローラ１５から出力される内部データＤＡＴＡがＦＩＦＯ回路１６によってシリアルに変換されることにより生成される。また、内部データＤＡＴＡＮは、プルダウンドライバＰＤを制御するための信号であり、データコントローラ１５から出力される内部データＤＡＴＡがＦＩＦＯ回路１６によってシリアルに変換されることにより生成される。
【００４０】
スルーレート調整回路６１は、内部データＤＡＴＡＰを受ける３つのパスを含む。第１のパスは、４段のインバータ回路を経由するパスであり、これによって内部データｔｐ０が生成される。第２及び第３のパスについても４段のインバータ回路を経由するが、第２のパスにおいては２段目のインバータ回路と３段目のインバータ回路との間に遅延調整回路ＤＬＹＰが接続され、第３のパスにおいては３段目のインバータ回路と４段目のインバータ回路との間に遅延調整回路ＤＬＹＰが接続されている。第２及び第３のパスを経由した内部データＤＡＴＡＰは、それぞれ内部データｔｐ１，ｔｐ２として出力される。これらの内部データｔｐ０〜ｔｐ２は、出力制御回路６０に含まれるプリドライバ６３に供給される。
【００４１】
同様に、スルーレート調整回路６２は、内部データＤＡＴＡＮを受ける３つのパスを含む。第１のパスは、４段のインバータ回路を経由するパスであり、これによって内部データｔｎ０が生成される。第２及び第３のパスについても４段のインバータ回路を経由するが、第２のパスにおいては２段目のインバータ回路と３段目のインバータ回路との間に遅延調整回路ＤＬＹＮが接続され、第３のパスにおいては３段目のインバータ回路と４段目のインバータ回路との間に遅延調整回路ＤＬＹＮが接続されている。第２及び第３のパスを経由した内部データＤＡＴＡＮは、それぞれ内部データｔｎ１，ｔｎ２として出力される。これらの内部データｔｎ０〜ｔｎ２は、出力制御回路６０に含まれるプリドライバ６４に供給される。
【００４２】
遅延調整回路ＤＬＹＰは、初期設定値であるスルーレート設定信号ＤＦＴＰ＜２：０＞によって制御される。スルーレート設定信号ＤＦＴＰ＜２：０＞とは、スルーレート設定信号ＤＦＴＰ２〜ＤＦＴＰ０からなる３ビットの信号であることを意味する。他の信号についても同様に表記している。スルーレート設定信号ＤＦＴＰ＜２：０＞は、２段のインバータ回路に入力され、これにより相補のスルーレート設定信号ａ＜２：０＞及びｂ＜２：０＞が生成される。そして、スルーレート設定信号ａ＜２：０＞は、遅延調整回路ＤＬＹＰに含まれる対応する容量素子ＣＰにそれぞれ入力され、スルーレート設定信号ｂ＜２：０＞は、遅延調整回路ＤＬＹＰに含まれる対応する容量素子ＣＮにそれぞれ入力される。
【００４３】
遅延調整回路ＤＬＹＮは、初期設定値であるスルーレート設定信号ＤＦＴＮ＜２：０＞及び出力イネーブル信号ＯＥによって制御される。出力イネーブル信号ＯＥは、リードコマンドＲＣＯＭに基づきデータコントローラ１５によって生成される内部信号であり、リードデータＤＱが出力される期間においてハイレベルに活性化する。出力イネーブル信号ＯＥは、ワンショットパルス生成回路６５に入力され、これにより出力イネーブル信号ＯＥがローレベルからハイレベルに変化すると、ワンショットパルスＯＰが生成される。ワンショットパルスＯＰは、スルーレート設定信号ＤＦＴＮ＜２：０＞とともにＯＲゲート回路６６に入力される。
【００４４】
ＯＲゲート回路６６の出力は、２段のインバータ回路に入力され、これにより相補のスルーレート設定信号ｃ＜２：０＞及びｄ＜２：０＞が生成される。そして、スルーレート設定信号ｃ＜２：０＞は、遅延調整回路ＤＬＹＮに含まれる対応する容量素子ＣＰにそれぞれ入力され、スルーレート設定信号ｄ＜２：０＞は、遅延調整回路ＤＬＹＮに含まれる対応する容量素子ＣＮにそれぞれ入力される。
【００４５】
図６（ａ）は容量素子ＣＰ及び容量素子ＣＮの構成を示す回路図であり、図６（ｂ）はその機能を説明するための表である。
【００４６】
図６（ａ）に示すように、容量素子ＣＰは、ソースとドレインが短絡されたＰチャンネル型ＭＯＳトランジスタからなり、そのゲート電極が内部データＤＡＴＡＰ又はＤＡＴＡＮの信号パスに接続されている。ソース及びドレインには、スルーレート設定信号の対応するビット、つまり、遅延調整回路ＤＬＹＰにおいてスルーレート設定信号ａ０〜ａ２のいずれかであり、遅延調整回路ＤＬＹＮにおいてスルーレート設定信号ｃ０〜ｃ２のいずれかが入力される。図６（ａ）においては、一例としてスルーレート設定信号ｃ０が入力されている。
【００４７】
同様に、容量素子ＣＮは、ソースとドレインが短絡されたＮチャンネル型ＭＯＳトランジスタからなり、そのゲート電極が内部データＤＡＴＡＰ又はＤＡＴＡＮの信号パスに接続されている。ソース及びドレインには、スルーレート設定信号の対応するビット、つまり、遅延調整回路ＤＬＹＰにおいてスルーレート設定信号ｂ０〜ｂ２のいずれかであり、遅延調整回路ＤＬＹＮにおいてスルーレート設定信号ｄ０〜ｄ２のいずれかが入力される。図６（ａ）においては、一例としてスルーレート設定信号ｄ０が入力されている。
【００４８】
そして、図６（ｂ）に示すように、スルーレート設定信号ｃ０がハイレベルであり、スルーレート設定信号ｄ０がローレベルである場合、容量素子ＣＰ及び容量素子ＣＮの容量値が増大し、これによる時定数の増加によって遅延量が増大する。これは、スルーレート設定信号ｃ０がハイレベルである場合、ノードＮのレベルがローレベルであれば容量素子ＣＰを構成するトランジスタのチャネルがオンし、ソース及びドレインとの間のカップリング容量が増大するからである。同様に、スルーレート設定信号ｄ０がローレベルである場合、ノードＮのレベルがハイレベルであれば容量素子ＣＮを構成するトランジスタのチャネルがオンし、ソース及びドレインとの間のカップリング容量が増大するからである。
【００４９】
これに対し、スルーレート設定信号ｃ０がローレベルであり、スルーレート設定信号ｄ０がハイレベルである場合、容量素子ＣＰ及び容量素子ＣＮの容量値が低下し、これによる時定数の低下によって遅延量が減少する。これは、スルーレート設定信号ｃ０がローレベルである場合、容量素子ＣＰを構成するトランジスタのチャネルがオンしてもゲート電極及びソース及びドレインが同電位（ローレベル）であることから、カップリング容量が小さいからである。同様に、スルーレート設定信号ｄ０がハイレベルである場合、容量素子ＣＮを構成するトランジスタのチャネルがオンしてもゲート電極及びソース及びドレインが同電位（ハイレベル）であることから、カップリング容量が小さいからである。
【００５０】
したがって、スルーレート設定信号ａ＜２：０＞及びｂ＜２：０＞の値に応じて内部データｔｐ０〜ｔｐ２の遷移速度を変更することができ、同様に、スルーレート設定信号ｃ＜２：０＞及びｄ＜２：０＞の値に応じて内部データｔｎ０〜ｔｎ２の遷移速度を変更することができる。内部データｔｐ０〜ｔｐ２はプリドライバ６３に供給され、これによってプルアップドライバＰＵの動作が制御される。また、内部データｔｎ０〜ｔｎ２はプリドライバ６４に供給され、これによってプルダウンドライバＰＤの動作が制御される。
【００５１】
図７は、プリドライバ６４及びプルダウンドライバＰＤの構成をより詳細に示すブロック図である。
【００５２】
図７に示すように、プリドライバ６４は、内部データｔｎ０〜ｔｎ２にそれぞれ対応するインピーダンス制御回路７０〜７２によって構成されている。また、プルダウンドライバＰＤは、データ入出力端子２１に並列に接続された７つの単位ドライバ８１〜８７によって構成されている。単位ドライバ８１〜８７は、互いに同じインピーダンスに設定されており、活性化させる単位ドライバ８１〜８７の数を選択することによりプルダウン動作時におけるインピーダンスを切り替えることができる。インピーダンスの切り替えは、図１に示したモードレジスタ４２の設定値を書き換えることによって行う。
【００５３】
また、インピーダンス制御回路７０〜７２には、図示しないキャリブレーション回路からインピーダンスコードＮＣＯＤＥが共通に供給される。ここで、インピーダンス制御回路７０は４つの単位ドライバ８１〜８４に割り当てられており、内部データｔｎ２に応じたタイミングで動作することによって、これら４つの単位ドライバ８１〜８４のプルダウンインピーダンスをインピーダンスコードＮＣＯＤＥに応じたインピーダンスに制御する。また、インピーダンス制御回路７１は２つの単位ドライバ８５，８６に割り当てられており、内部データｔｎ１に応じたタイミングで動作することによって、これら２つの単位ドライバ８５，８６のプルダウンインピーダンスをインピーダンスコードＮＣＯＤＥに応じたインピーダンスに制御する。さらに、インピーダンス制御回路７２は１つの単位ドライバ８７に割り当てられており、内部データｔｎ０に応じたタイミングで動作することによって、単位ドライバ８７のプルダウンインピーダンスをインピーダンスコードＮＣＯＤＥに応じたインピーダンスに制御する。
【００５４】
このような構成により、リードデータＤＱのプルダウン時におけるスルーレートは、内部データｔｎ０〜ｔｎ２によって制御されることになる。つまり、７つの単位ドライバ８１〜８７を全て活性化させる場合、まず最も速い内部データｔｎ０に基づき、１つの単位ドライバ８７によってリードデータＤＱの出力が開始される。その後、僅かに遅れたタイミングで内部データｔｎ１が活性化し、２つの単位ドライバ８５，８６によるリードデータＤＱの出力が行われ、さらにその後、僅かに遅れたタイミングで内部データｔｎ２が活性化し、４つの単位ドライバ８１〜８４によるリードデータＤＱの出力が行われる。このように、単位ドライバ８１〜８７の活性化タイミングを僅かにずらすことによって、プルダウン時におけるスルーレートが制御される。図示しないが、プリドライバ６３及びプルアップドライバＰＵも同様の構成を有しており、これにより、リードデータＤＱのプルアップ時におけるスルーレートを、内部データｔｐ０〜ｔｐ２によって制御することができる。
【００５５】
図５に戻って、スルーレート設定信号ａ＜２：０＞及びｂ＜２：０＞については、スルーレート設定信号ＤＦＴＰ＜２：０＞がそのまま用いられるのに対し、スルーレート設定信号ｃ＜２：０＞及びｄ＜２：０＞については、スルーレート設定信号ＤＦＴＮ＜２：０＞とワンショットパルスＯＰを合成することによって生成される。ワンショットパルスＯＰは、出力イネーブル信号ＯＥがローレベルからハイレベルに活性化したタイミングで生成されるため、その他の期間はローレベルに固定される。ワンショットパルスＯＰがローレベルである場合、スルーレート設定信号ＤＦＴＮ＜２：０＞の値がそのままスルーレート設定信号ｃ＜２：０＞及びｄ＜２：０＞に反映される。
【００５６】
これに対し、ワンショットパルスＯＰが発生すると、ＯＲゲート回路６６の出力であるスルーレート設定信号ｃ＜２：０＞及びｄ＜２：０＞は、強制的に最小値となる。つまり、スルーレート設定信号ｃ＜２：０＞の値は変更値である「０００」となり、スルーレート設定信号ｄ＜２：０＞の値は変更値である「１１１」となる。これにより、遅延調整回路ＤＬＹＮによる遅延量は最小となることから、プルダウン時におけるスルーレートが強制的に最大化される。このように、ＯＲゲート回路６６は、スルーレート設定信号ｃ＜２：０＞及びｄ＜２：０＞の値を切り替える切り替え回路として機能する。
【００５７】
図８は、リード動作時におけるスルーレートの変化を説明するためのタイミング図である。
【００５８】
図８に示すように、リードコマンドＲＣＯＭの活性化によって出力イネーブル信号ＯＥがローレベルからハイレベルに変化すると、これに応答してワンショットパルスＯＰが発生する。ワンショットパルスＯＰが発生するタイミングは、バースト出力されるリードデータＤＱのうち先頭のデータが出力されるタイミングに同期している。このため、先頭のデータに対するスルーレートは、あらかじめ設定されたスルーレート設定信号ＤＦＴＮ＜２：０＞とは無関係に、スルーレート設定信号ｃ＜２：０＞が最小値である「０００」である場合のスルーレート、つまり、最大のスルーレートとなる。
【００５９】
その他のタイミングにおいては、スルーレート設定信号ｃ＜２：０＞の値はスルーレート設定信号ＤＦＴＮ＜２：０＞の値を反映したものとなる。そして、再びリードコマンドＲＣＯＭの活性化すると、同様にして先頭のデータが出力されるタイミングでスルーレート設定信号ｃ＜２：０＞が最小値である「０００」に変更され、スルーレートが最大化される。
【００６０】
このような動作により、リードデータＤＱのバースト出力が行われる度に、先頭のデータのプルダウン時におけるスルーレートだけが最大化される。但し、複数のリードコマンドＲＣＯＭが発生した場合であっても、リードデータＤＱが途切れることなくバースト出力されるケースにおいては、ワンショットパルスＯＰは最初の１回だけ発生し、その後の連続するリードコマンドＲＣＯＭに対応したワンショットパルスＯＰは発生しない。これは、リードデータＤＱが途切れることなくバースト出力される場合、出力イネーブル信号ＯＥがローレベルに戻ることなく、ハイレベルを維持するからである。このようなケースは、バースト長（ＢＬ）とリードコマンドの最短発行サイクル（ｔＣＣＤ）が等しい場合に生じる。
【００６１】
図９は、本実施形態による半導体装置１０において、リードデータＤＱがハイレベルからローレベル又はローレベルからハイレベルに変化する場合の電位変化を説明するための模式的な波形図である。
【００６２】
上述の通り、本実施形態においては、バースト出力されるリードデータＤＱのうち先頭のデータについては、プルダウン時におけるスルーレートが最大化されることから、符号Ｂ１で示すように、ＶＤＤＱレベルからＶＯＬレベルへ高速に変化する。その後、リードデータＤＱのバースト出力によって電源配線ＶＬ上における電源電位ＶＤＤＱのレベルが低下する現象が発生するため、バースト出力中においては、符号Ｂ２で示すように、ＶＤＤＱ−αレベルからＶＯＬレベルに変化する。この時、プルダウン時におけるスルーレートは、あらかじめ設定されたスルーレート設定信号ＤＦＴＮ＜２：０＞によって決まる所定のスルーレートとなる。同様に、リードデータＤＱがローレベルからハイレベルに変化する場合も、符号Ｂ３で示すように、ＶＯＬレベルからＶＤＤＱ−αレベルに変化する。この時、プルアップ時におけるスルーレートは、あらかじめ設定されたスルーレート設定信号ＤＦＴＰ＜２：０＞によって決まる所定のスルーレートとなる。
【００６３】
このように、本実施形態では、符号Ｂ１で示す先頭データのスルーレートが変更され、符号Ｂ２で示すその後のデータのスルーレートよりも高いスルーレートが得られる。このため、符号Ｂ１と符号Ｂ２の起点となる電位が相違しているにもかかわらず、クロスポイントを常にリファレンスレベルＶＲＥＦに一致させることが可能となる。つまり、図４に示した例のように、バースト出力中においてクロスポイントのずれが発生しないことから、リードデータＤＱの信号品質を高めることが可能となる。
【００６４】
図１０は、第２の実施形態による出力制御回路６０の回路図である。
【００６５】
図１０に示す第２の実施形態による出力制御回路６０は、ローデータ検出回路６７及びＯＲゲート回路６８が追加されている点において、図５に示した第１の実施形態による出力制御回路６０と相違している。その他の点については、第１の実施形態による出力制御回路６０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６６】
ローデータ検出回路６７は、データコントローラ１５に入力される内部データＤＡＴＡを受け、バースト出力される複数のリードデータＤＱのうち最初にローレベルのデータが出力されるタイミングを検出する回路である。ローデータ検出回路６７は、最初にローレベルのデータが出力されるタイミングで検出信号Ｓ１をハイレベルに活性化させる。検出信号Ｓ１は、ワンショットパルスＯＰとともにＯＲゲート回路６８に入力され、その出力信号がＯＲゲート回路６６に入力される。
【００６７】
かかる構成により、第１の実施形態と同様の動作に加え、最初にローレベルのデータが出力されるタイミングにおいてもプルダウン時におけるスルーレートが最大化される。本実施形態では、データ入出力端子２１がＶＤＤＱレベルに終端されることから、バースト出力されるリードデータＤＱがハイレベルを継続している間は、データ入出力端子２１はＶＤＤＱレベルに固定されたままであり、その後、最初にローレベルのデータが出力されるタイミングで初めてデータ入出力端子２１のレベルが変化する。
【００６８】
そして、本実施形態では、先頭のデータがローレベルではない場合であっても、バースト出力が開始された後、最初にローレベルのデータを出力するタイミングでスルーレートが最大化されることから、図９に示す符号Ｂ１の波形を得ることができる。
【００６９】
尚、本実施形態においてはワンショットパルス生成回路６５を省略することも可能であるが、先頭のデータがローレベルである場合、そのタイミングで検出信号Ｓ１を活性化させることが困難であるケースが考えられる。そのようなケースが想定される場合には、ワンショットパルス生成回路６５を用いることにより、先頭のデータが出力されるタイミングでスルーレートを強制的に最大化させることができる。
【００７０】
図１１は、第３の実施形態による出力制御回路６０の回路図である。
【００７１】
図１１に示す第３の実施形態による出力制御回路６０は、連続データ検出回路９０Ｐ，９０Ｎが追加されている点において、図５に示した第１の実施形態による出力制御回路６０と相違している。連続データ検出回路９０Ｐから出力される検出信号Ｓ２はＯＲゲート回路６９に入力され、連続データ検出回路９０Ｎから出力される検出信号Ｓ３はＯＲゲート回路６８に入力される。その他の点については、第１の実施形態による出力制御回路６０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７２】
連続データ検出回路９０Ｐは、連続するローレベルのデータを検出する回路であり、連続するローレベルのデータが出力された後、次にハイレベルのデータが出力されるタイミングで検出信号Ｓ２をハイレベルに活性化させる。検出信号Ｓ２は、スルーレート設定信号ＤＦＴＰ＜２：０＞とともにＯＲゲート回路６９に入力され、その出力信号がスルーレート調整回路６１に供給される。ＯＲゲート回路６９は、スルーレート設定信号ａ＜２：０＞及びｂ＜２：０＞の値を切り替える切り替え回路として機能する。
【００７３】
一方、連続データ検出回路９０Ｎは、連続するハイレベルのデータを検出する回路であり、連続するハイレベルのデータが出力された後、次にローレベルのデータが出力されるタイミングで検出信号Ｓ３をハイレベルに活性化させる。検出信号Ｓ３は、ワンショットパルスＯＰとともにＯＲゲート回路６８に入力され、その出力信号がＯＲゲート回路６６に入力される。ＯＲゲート回路６６の出力信号は、スルーレート調整回路６２に供給される。
【００７４】
図１２は連続データ検出回路９０Ｐの回路図であり、図１３は連続データ検出回路９０Ｎの回路図である。
【００７５】
図１２に示すように、連続データ検出回路９０Ｐは、バースト出力すべき８ビットのデータＤ０〜Ｄ７のうち、連続して出力される２ビットのデータをそれぞれ受けるＮＯＲゲート回路群９１と、ＮＯＲゲート回路群９１からの出力信号を出力クロック信号ＬＣＬＫに同期してパラレルシリアル変換するパラレルシリアル変換回路９２と、パラレルシリアル変換回路９２からの出力信号を解析することによって検出信号Ｓ２を生成する解析回路９３を備える。
【００７６】
バースト出力すべき８ビットのデータＤ０〜Ｄ７の一例は、図１４に示されている。データＤ０〜Ｄ７が図１４に示すデータパターンを有している場合、データＤ５，Ｄ６がいずれもローレベル（０）であることから、これに対応する６番目のビットがハイレベル（１）となる。そして、７番目のビットがローレベル（０）であることから、解析回路９３は、データＤ５，Ｄ６が連続してローレベルであるとともに、これに続くデータＤ７がハイレベルであることを検出し、データＤ７が出力されるタイミングで検出信号Ｓ２をハイレベルに活性化させる。
【００７７】
これにより、スルーレート調整回路６１は、データＤ７が出力されるタイミングでプルアップ時におけるスルーレートを強制的に最大化する。したがって、連続してローレベルのデータが続いた後、次に出力されるハイレベルのデータを高いスルーレートで出力することができ、データの有効幅を拡大することが可能となる。
【００７８】
図１３に示すように、連続データ検出回路９０Ｎは、バースト出力すべき８ビットのデータＤ０〜Ｄ７のうち、連続して出力される２ビットのデータをそれぞれ受けるＡＮＤゲート回路群９４と、ＡＮＤゲート回路群９４からの出力信号を出力クロック信号ＬＣＬＫに同期してパラレルシリアル変換するパラレルシリアル変換回路９５と、パラレルシリアル変換回路９５からの出力信号を解析することによって検出信号Ｓ３を生成する解析回路９６を備える。
【００７９】
そして、バースト出力すべき８ビットのデータＤ０〜Ｄ７が図１４に示すデータパターンを有している場合、データＤ１，Ｄ２がいずれもハイレベル（１）であることから、これに対応する２番目のビットがハイレベル（１）となる。そして、３番目のビットがローレベル（０）であることから、解析回路９６は、データＤ１，Ｄ２が連続してハイレベルであるとともに、これに続くデータＤ３がローレベルであることを検出し、データＤ３が出力されるタイミングで検出信号Ｓ３をハイレベルに活性化させる。
【００８０】
これにより、スルーレート調整回路６２は、データＤ３が出力されるタイミングでプルダウン時におけるスルーレートを強制的に最大化する。したがって、連続してハイレベルのデータが続いた後、次に出力されるローレベルのデータを高いスルーレートで出力することができ、データの有効幅を拡大することが可能となる。
【００８１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８２】
例えば、上記の各実施形態では、スルーレート調整回路６１又は６２を制御することによって、所定のタイミングにおけるリードデータＤＱのスルーレートを最大化しているが、所定のタイミングにおけるリードデータＤＱのスルーレートを最大化することは必須でなく、任意のスルーレートに一時的に切り替えれば足りる。
【符号の説明】
【００８３】
２        メモリコントローラ
４        データ入出力端子
６，８    電源端子
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      データコントローラ
１６      ＦＩＦＯ回路
１７      データ入出力回路
１８      ストローブ回路
１９      ストローブコントローラ
２１      データ入出力端子
２２，２３    ストローブ端子
２４，２５    クロック端子
２６      クロックイネーブル端子
２７      アドレス端子
２８      コマンド端子
２９      アラート端子
３０〜３４    電源端子
３５      データマスク端子
３６      ＯＤＴ端子
４０      クロックジェネレータ
４１      ＤＬＬ回路
４２      モードレジスタ
４３      コマンドデコーダ
４４      コントロールロジック回路
４５      出力回路
４６      電源回路
５１      ロウコントロール回路
５２      カラムコントロール回路
５３      マルチパーパスレジスタ
６０      出力制御回路
６１，６２    スルーレート調整回路
６３，６４    プリドライバ
６５      ワンショットパルス生成回路
６６，６７，６８    ＯＲゲート回路
６７      ローデータ検出回路
７０〜７２    インピーダンス制御回路
８１〜８７    単位ドライバ
９０Ｐ，９０Ｎ    連続データ検出回路
９１      ＮＯＲゲート回路群
９２，９５    パラレルシリアル変換回路
９３，９６    解析回路
９４      ＡＮＤゲート回路群
ＢＬ      ビット線
ＣＮ，ＣＰ    容量素子
ＤＬ      データ配線
ＤＬＹＮ，ＤＬＹＰ    遅延調整回路
ＭＣ      メモリセル
ＰＤ      プルダウンドライバ
ＰＵ      プルアップドライバ
Ｒ        抵抗素子
ＲＴ      終端抵抗
ＳＡ      センスアンプ
ＶＬ，ＳＬ    電源配線
ＷＬ      ワード線
【図１】
2016005124.tif 000003
【図２】
2016005124.tif 000004
【図３】
2016005124.tif 000005
【図４】
2016005124.tif 000006
【図５】
2016005124.tif 000007
【図６】
2016005124.tif 000008
【図７】
2016005124.tif 000009
【図８】
2016005124.tif 000010
【図９】
2016005124.tif 000011
【図１０】
2016005124.tif 000012
【図１１】
2016005124.tif 000013
【図１２】
2016005124.tif 000014
【図１３】
2016005124.tif 000015
【図１４】
2016005124.tif 000016