(57)【要約】      （修正有）【課題】バリア層を無くすことができ、機械的信頼性及び電気的信頼性を満足させる有機側壁絶縁膜を備える、貫通電極及びその製造方法並びに半導体装置及びその製造方法を提供する。【解決手段】半導体基板に形成された貫通電極であって、半導体基板に形成された銅層と、銅層及び半導体基板の間であって銅層及び半導体基板に接して形成された、化学式（１）で示される側壁絶縁膜と、を有する。2016213247.tif 000008【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板に形成された貫通電極であって、
前記半導体基板に形成された銅層と、
前記銅層及び前記半導体基板の間であって前記銅層及び前記半導体基板に接して形成された、化学式（１）で示される側壁絶縁膜と、
を有する、貫通電極。
【化１】
2016213247.tif 000006
【請求項２】
前記半導体基板は、シリコンを含む、
請求項１に記載の貫通電極。
【請求項３】
請求項１又は２に記載の貫通電極を備える半導体装置。
【請求項４】
半導体基板にスルーホールを形成する工程と、
前記スルーホールの内壁を被覆する化学式（１）で示される側壁絶縁膜を形成する工程と、
前記スルーホールの内部を埋め込みかつ前記側壁絶縁膜に接する銅層を形成する工程と、
を有する貫通電極の製造方法。
【化２】
2016213247.tif 000007
【請求項５】
前記側壁絶縁膜を形成する工程において、ＣＶＤ法により室温で側壁絶縁膜を形成する、
請求項４に記載の貫通電極の製造方法。
【請求項６】
前記銅層を形成する工程において、めっきにより室温で銅層を形成する、
請求項４又は５に記載の貫通電極の製造方法。
【請求項７】
請求項４〜６のいずれかに記載の貫通電極の製造方法を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元集積回路に使用される貫通電極及びその製造方法、並びに半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ポータブルでワイヤレスな電子機器に対する縮小化の要求は、次世代のマイクロエレクトロニクスに使用される集積回路の微細化及び密度化を促進してきた。電子デバイスを相互接続する手法として、現在注目を浴びているものが、３次元実装技術である。シリコン貫通電極（ＴＳＶ）等の貫通電極は、３次元実装を成し遂げるための技術の一つであり、ロジック、メモリ、センサ、アクチュエータ等の３次元に積層されたデバイスを電気的に接続するために使用される。
【０００３】
低い電気抵抗率及び高いストレスマイグレーション耐性により、貫通電極を構成する導電層として銅が有望である。また、従来、貫通電極を構成する導電層の側面を被覆する側壁絶縁膜として酸化シリコン膜が検討されてきた（例えば非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】S.E. Thompson, G. Sun, Y.S. Choi, and T. Nishida, " CMOSロードマップを拡張する、一軸性プロセスにより誘起されたSi歪 (Uniaxial-process-induced strained-Si: extending the CMOS roadmap)," IEEE Trans. Electron Devices, vol.53, no. 5, pp.1010-1020, May 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、貫通電極を構成する導電層の側面を被覆する側壁絶縁膜として酸化シリコンを用いた場合には、スルーホールの内壁を被覆するために高温プロセスが必要となる。高温プロセスを経た貫通電極は、熱機械的信頼性に劣るという問題がある。その理由は、貫通電極を構成する銅とシリコン等の半導体基板との間の熱膨張率の大きな相違により、熱負荷がかかると大きな応力が誘起されるからである。また、酸化シリコン膜を用いる場合には、銅のシリコン等の半導体基板への拡散を防止するバリア層を設ける必要がある。このバリア層の形成においても高温プロセスを用いると、熱機械的信頼性に劣る結果となる。
【０００６】
このような背景から、側壁絶縁膜として、酸化シリコン膜に代わる絶縁膜が望まれており、その候補として、理論上、有機低誘電率材料が挙がっている。低温プロセスで有機低誘電率材料からなる側壁絶縁膜を形成できれば、熱機械的信頼性を解決できるとともに、容量カップリングを抑制できることから、信号遅延、電力消費、クロストークを抑制でき、電気特性を改善できるからである。
【０００７】
しかしながら、例えば室温のような低温で形成した場合において、貫通電極の機械的信頼性及び電気的信頼性を満足させることができ、かつ、バリア層を無くすことができる、実用上使用可能な有機低誘電率は見出されていない。
【０００８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、バリア層を無くすことができ、機械的信頼性及び電気的信頼性を満足させる有機側壁絶縁膜を備える貫通電極及びその製造方法、並びに半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、半導体基板に形成された貫通電極であって、半導体基板に形成された銅層と、銅層及び半導体基板の間であって銅層及び半導体基板に接して形成された、化学式（１）で示される側壁絶縁膜と、を有する。
【化１】
2016213247.tif 000002
【００１０】
また、本発明は、このような貫通電極を備える半導体装置に関する。
【００１１】
さらに、本発明は、半導体基板にスルーホールを形成する工程と、スルーホールの内壁を被覆する化学式（１）で示される側壁絶縁膜を形成する工程と、スルーホールの内部を埋め込みかつ側壁絶縁膜に接する銅層を形成する工程と、を有する。
【化２】
2016213247.tif 000003
【００１２】
さらにまた、本発明は、上記貫通電極の製造方法を含む、半導体装置の製造方法に関する。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係る貫通電極が適用される３次元積層デバイスの概略構成の一例を示す断面図である。
【図２】本実施形態に係る貫通電極の構成を示す断面図である。
【図３】半導体装置の製造における、貫通電極の形成方法の一例を示す工程断面図である。
【図４】実施例の貫通電極の製造方法を示す工程断面図である。
【図５】スルーホール形成後の半導体基板の断面ＳＥＭ像である。
【図６】パリレン−ＨＴ膜の接着性試験の結果を示す観察画像である。
【図７】パリレン−ＨＴ膜により被覆された種々のアスペクト比（ＡＲ）のスルーホールへの銅層の充填性を示す観察画像である。
【図８】貫通電極に適用されたパリレン−ＨＴ膜のリーク電流及び容量の測定方法を示す図である。
【図９】貫通電極のアレイに適用されたパリレン−ＨＴ膜からのリーク電流の測定結果を示す図である。
【図１０】貫通電極のアレイに適用されたパリレン−ＨＴ膜の周波数−容量の測定結果を示す図である。
【図１１】貫通電極のアレイに適用されたパリレン−ＨＴ膜の電圧−容量の測定結果を示す図である。
【図１２】貫通電極の数を変えた場合におけるパリレン−ＨＴ膜の容量を示す図である。
【図１３】銅層及びパリレン−ＨＴ膜の界面を示す高解像度ＴＥＭ画像である。
【図１４】銅層とパリレン−ＨＴ膜の界面におけるＥＥＬＳ測定結果を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について詳細に説明する。以下、本発明の実施の形態について、図面を参照して説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
【００１５】
図１は、本実施形態に係る貫通電極が適用される３次元積層デバイスの概略構成の一例を示す断面図である。３次元積層デバイスは、インターポーザ２上に積層された複数の半導体チップ（半導体装置）１ａ〜１ｈを備える。半導体チップ１間には封止樹脂３が形成されている。なお、半導体チップ１ａ〜１ｈを特に区別する必要がない場合には、単に半導体チップ１と称する。各半導体チップ１ａ〜１ｈは、例えば、ロジック、メモリ、センサ、アクチュエータ等により構成される。各半導体チップ１ａ〜１ｈは、当該チップを貫通する貫通電極１１を複数備えており、上下の半導体チップ１ａ〜１ｈが電気的に接続される。一方の半導体チップ１の貫通電極１１と他方の半導体チップ１の貫通電極１１との間には、両者を電気的かつ機械的に接続するバンプ５が形成されている。また、インターポーザ２にも、バンプ４が形成されている。バンプ４，５の材料に限定はないが、例えば、Ａｕ，Ｃｕ、Ａｇ，Ｎｉなど、あるいは、はんだ系材料のＳｎ−Ａｇ−Ｃｕ，  Ｓｎ−Ｂｉ，Ａｕ−Ｓｎ，Ｓｎ−Ｐｂなどにより構成される。
【００１６】
図１に示す例では、各半導体チップ１の中央部に貫通電極１１が密集して形成されており、貫通電極１１のアレイが形成されているが、これに限定はない。貫通電極１１は、半導体チップの周辺部に形成されていてもよい。
【００１７】
図２は、半導体チップ１に形成される貫通電極１１の構造の一例の詳細を示す断面図である。図２の一例では、半導体基板１０には、シリコン貫通電極（ＴＳＶ）とすることができる貫通電極１１が形成されている。貫通電極１１は、半導体基板１０に形成された銅層１２と、銅層１２及び半導体基板１０の間であって銅層１２及び半導体基板１０に接して形成された側壁絶縁膜である、化学式（１）で示されるパリレン−ＨＴ（登録商標）膜１３とを有する。
【化３】
2016213247.tif 000004
【００１８】
半導体基板１０は、ロジック、メモリ、センサ、又はアクチュエータ等を形成するための基礎となる基材である。半導体基板１０は、Ｓｉ基板に限定されず、ＧａＡｓ、ＩｎＰ、ＳｉＣ、ＧａＮ、ＣａＴｅ等の半導体基板であってもよい。また、半導体基板１０には、各種の不純物が導入されていてもよい。
【００１９】
貫通電極１１の径φに限定はないが、例えば、２μｍ〜２５μｍである。また、貫通電極のピッチに限定はないが、例えば、径φの２倍以上に設定される。複数の半導体チップ１間において信号の授受を担う貫通電極１１は、密集して形成されてもよく、この場合には、貫通電極１１の径及びピッチは小さくなる傾向にある。また、電源に接続される貫通電極１１の場合には、貫通電極１１の径及びピッチは大きくなる傾向にある。貫通電極１１の高さｈに限定はないが、例えば、２０μｍ〜２００μｍ程度である。
【００２０】
銅層１２は、貫通電極１１を構成する主たる導電層を構成するものである。半導体基板平面方向における銅層１２の厚さ、すなわち銅層１２の径は、例えば０．５μｍ〜２０μｍである。
【００２１】
パリレン−ＨＴ膜１３は、貫通電極１１を構成する銅層１２を、半導体基板１０から絶縁する側壁絶縁膜として用いられている。また、パリレン−ＨＴ膜１３は、銅層１２から半導体基板１０への銅の拡散を防止するバリア層としても機能する。半導体基板平面方向におけるパリレン−ＨＴ膜１３の厚さｔは、例えば０．３μｍ〜１．０μｍである。表１にパリレン−ＨＴ膜１３の特性を示す。
【００２２】
【表１】
2016213247.tif 000005
【００２３】
本実施形態に係る貫通電極１１は、銅層１２の側壁絶縁膜としてパリレン−ＨＴ膜１３を用いたことにより、以下の効果を奏する。
例えば、パリレン−ＨＴ膜１３を低温、例えば室温(２５℃)で形成した場合であっても、半導体基板１０に対するパリレン−ＨＴ膜１３の接着性を確保することができる。パリレン−ＨＴ膜１３を室温で形成できることから、貫通電極１１に起因する半導体基板１０への応力の発生を抑制することができる。
また、パリレン−ＨＴ膜１３のヤング率は酸化シリコンと比べて低いことから、応力緩和層として機能し、半導体基板に形成される半導体デバイスの信頼性を向上させることができる。
また、パリレン−ＨＴ膜１３を低温、例えば室温で形成した場合であっても、ピンホール無く、均一にスルーホールを被覆することができ、高アスペクト比の貫通電極１１の形成にも適用可能である。
また、パリレン−ＨＴ膜１３の誘電率は低いことから、容量結合を低減でき、信号遅延や、隣接する配線間でのクロストークを低減することができる。
さらに、パリレン−ＨＴ膜１３は、酸化シリコンと比べて銅拡散係数が低く、かつリーク電流を抑制できることから、バリア層を省略することができる。このため、バリア層の形成のための熱プロセスにより、半導体基板１０へ応力が発生することを抑制することができる。また、製造工程を削減でき、コスト低減にもつながる。
【００２４】
以上のように、本実施形態によれば、銅層１２の側壁絶縁膜としてパリレン−ＨＴ膜１３を用いることにより、バリア層を無くすことができ、機械的信頼性及び電気的信頼性を満足させる貫通電極を実現することができる。
【００２５】
また、本実施形態に係る貫通電極を備える半導体装置によれば、貫通電極の形成に伴う熱機械的信頼性の問題を解決することができることから、デバイスの信頼性を向上させることができる。また、貫通電極を高密度に配置できることから、３次元実装に有用な半導体装置を提供することができる。
【００２６】
次に、本実施形態に係る貫通電極の製造方法の一例について、図３を参照して説明する。本実施形態では、半導体基板に半導体素子を形成した後に貫通電極を形成するビアラスト方式を一例に説明するが、ビアファースト方式、ビアミドル方式、ボンディング後ビア方式（via-after bonding）であってもよい。
【００２７】
図３（ａ）に示すように、例えばシリコンからなる半導体基板１０に、図示しないトランジスタなどの素子１５が形成され、トランジスタなどの素子による回路を形成するための配線層２０が形成されている。配線層２０は、配線２１及び絶縁層２２を備える。半導体基板１０の配線層２０側を接着層２３を介して支持基板３０で支持し、配線層２０が形成されていない半導体基板１０の裏面側を研削して半導体基板１０を薄型化する。
【００２８】
次に、図３（ｂ）に示すように、リソグラフィ及びエッチングにより、半導体基板１０上にリソグラフィ技術によりレジストパターン（不図示）を形成し、レジストパターンをマスクとしたエッチングによりスルーホール１０ａを形成する。半導体基板１０のエッチングでは、例えばボッシュプロセス(Bosch process)を用いる。ボッシュプロセスは、主に六フッ化硫黄 (SF6) を用いて等方エッチングを行うエッチングステップと、テトラフルオロエチレン系のガス（C4F8など）を用いて側壁を保護する保護ステップとを繰り返し行うものである。その後、レジストパターンを除去する。
【００２９】
次に、図３（ｃ）に示すように、スルーホール１０ａの内壁及び半導体基板１０上にパリレン−ＨＴ膜１３を形成する。パリレン−ＨＴ膜１３は、高分子膜である。パリレン−ＨＴ膜１３は、粉末の形態のダイマー（ジ・ポリ・パラキシレン）から形成される。例えば１５０℃で１．０Ｔｏｒｒの圧力によりダイマー（ジ・ポリ・パラキシレン）を蒸発させて二量体ガスを形成し、それを例えば６８０℃で０．５Ｔｏｒｒの圧力により熱分解させてモノマーガスを形成し、このモノマーガスを室温雰囲気、具体的には２５℃で０．１Ｔｏｒｒの雰囲気に置かれた半導体基板に導くことにより、半導体基板１０上に長鎖ポリマーである、ポリ（パラキシレン）が堆積する。堆積の原理は、パリレンモノマーが半導体基板上に密集及び拡散し、モノマー同士の連鎖が開始及び伝搬され、最終的に、長鎖ポリマーが形成される。重合化に先立って凝集するため、透明性が高く、コンフォーマルで、ピンホールの無いパリレン−ＨＴ膜１３が半導体基板全体に形成される。パリレン−ＨＴ膜１３の膜厚は、例えば１μｍである。
【００３０】
次に、図３（ｄ）に示すように、異方性ドライエッチングによりスルーホール１０ａの底部に堆積したパリレン−ＨＴ膜１３を除去する。
【００３１】
次に、図３（ｅ）に示すように、スルーホール１０ａの内壁及び半導体基板１０上に無電解めっきにより銅層１２のシード層を形成した後に、当該シード層上に電気めっきにより銅を堆積させて、銅層１２を形成する。本実施形態では、この銅層１２の形成工程においても、室温で行うことが好ましい。
【００３２】
次に、図３（ｆ）に示すように、ＣＭＰ法により半導体基板１０上に堆積した銅層１２及びパリレン−ＨＴ膜１３を順に除去する。これにより、スルーホール１０ａ内に銅層１２及びパリレン−ＨＴ膜１３からなる貫通電極１１が形成される。
【００３３】
以上のようにして、銅層１２及びパリレン−ＨＴ膜１３を備える貫通電極１１、並びに当該貫通電極を備える半導体装置が製造される。
【００３４】
本実施形態に係る貫通電極の製造方法によれば、パリレン−ＨＴ膜１３、及び銅層１２を室温で形成することにより、半導体基板１０への応力の発生を抑制することができ、熱機械的信頼性の高い貫通電極を製造することができる。
【００３５】
本実施形態に係る半導体装置の製造方法によれば、貫通電極の形成に伴う半導体基板への応力発生を抑制できることから、応力に起因するデバイス特性の変動を抑止した、信頼性の高い半導体装置を製造することができる。
【００３６】
次に、本実施形態の貫通電極の効果について、実施例の結果を参照して説明する。
【００３７】
（実施例の製造方法）
図４は、実施例の貫通電極の製造方法を示す工程断面図である。図４（ａ）に示すように、厚さが１００μｍのシリコンからなる半導体基板１０を支持基板３０により支持した。次に、半導体基板１０上に厚さが５μｍのレジストパターン３１を形成し（図４（ｂ））、レジストパターン３１をマスクとしたエッチング（ボッシュプロセス）により、半導体基板１０にスルーホール１０ａを形成した（図４（ｃ））。スルーホール１０ａの径φは、７，１２，２２，３６μｍとした。その後、レジストパターン３１を除去し、半導体基板１０へのパリレン−ＨＴ膜１３の接着性を高めるため半導体基板１０の表面を洗浄した（図４（ｄ））。次に、スルーホール１０ａの内壁を含めた半導体基板１０の前面に室温での蒸着プロセスにより１μｍの厚さのパリレン−ＨＴ膜１３を形成した（図４（ｅ））。次に、半導体基板１０の裏面側におけるパリレン−ＨＴ膜１３を酸素プラズマ処理した後に、半導体基板１０の裏面側にドライフィルム３２をラミネートし（図４（ｆ））、ドライフィルム３２上に厚さが１５μｍの銅のシード層３３をラミネートした（図４（ｇ））。酸素プラズマ処理は、パリレン−ＨＴ膜１３に対するドライフィルム３２の接着性を高めるためである。次に、酸素プラズマ処理により半導体基板１０の表面側におけるパリレン−ＨＴ膜１３を改質した後に、スルーホール１０ａの底部に露出したドライフィルム３２をエッチングした（図４（ｈ））。酸素プラズマ処理は、パリレン−ＨＴ膜１３に対する銅の接着性を高めるためである。次に、電気めっき（電量：０．７５Ａ）により室温で銅を堆積させてスルーホール１０ａを埋め込む銅層１２を形成した（図４（ｉ））。
【００３８】
図５（ａ）は、図４（ｄ）に示したスルーホール１０ａ形成後の半導体基板１０の断面ＳＥＭ像であり、図５（ｂ）及び（ｃ）は図５（ａ）の一部分の拡大ＳＥＭ像である。図５（ｄ）は、パリレン−ＨＴ膜１３の形成後における断面ＳＥＭ像であり、図５（ｅ）は図５（ｄ）の拡大ＳＥＭ像である。図５（ｄ）及び（ｅ）に示すように、スルーホール１０ａを含めた半導体基板１０上には、ピンホールが無く、均一性の高いパリレン−ＨＴ膜１３が形成されていることがわかる。このように、パリレン−ＨＴ膜１３を低温、例えば室温で形成した場合であっても、ピンホール無く、均一にスルーホールを被覆することができ、高アスペクト比の貫通電極１１の形成にも適用可能である。
【００３９】
図６は、パリレン−ＨＴ膜１３の半導体基板１０への接着性試験の結果を示す図である。接着性の試験は、ISO2409/JIS K5600に準拠して行った。具体的には、パリレン−ＨＴ膜１３に１ｍｍの間隔でクロスカッティングした後に、パリレン−ＨＴ膜１３上にテープを張り付け、このテープを90度の角度で剥がしていった。図６は、テープを張る前（Before）と剥がした後 (After)における４つの試料の画像である。図６に示すように、いずれの試料においてもパリレン−ＨＴ膜１３の剥がれはなかった。この接着性試験から、シリコン半導体基板に対するパリレン−ＨＴ膜１３の密着性が高く、機械的信頼性を満足できるものであることが確認された。
【００４０】
図７は、パリレン−ＨＴ膜により被覆された種々のアスペクト比（ＡＲ）のスルーホールへの銅層１２の充填性を示す画像である。図７（ａ）はアスペクト比が３のスルーホール、図７（ｂ）はアスペクト比が５のスルーホール、図７（ｃ）はアスペクト比が１０のスルーホールへの銅層の充填後の断面ＳＥＭ像である。また、図７（ｄ）〜（ｆ）は、図７（ｃ）の一部の拡大画像である。図７（ｇ）〜（ｉ）は、図７（ｄ）〜（ｆ）の一部の拡大画像である。図７（ｋ）はアスペクト比が２０のスルーホール１０ａへの銅層の充填後の断面ＳＥＭ像であり、図７（ｊ）は図７（ｋ）の一部の拡大画像である。図７に示すように、パリレン−ＨＴ膜１３により被覆されたアスペクト比が３〜２０のいずれのスルーホールに対しても、銅の充填性が良いことが確認された。また、いずれの貫通電極においても、銅層の割れ目やボイドは観察されなかった。
【００４１】
図８は、貫通電極１１におけるパリレン−ＨＴ膜１３のリーク電流及び容量の測定方法を示す図である。図８に示すように、シリコンからなる半導体基板（Ｓｉ）に複数の貫通電極（ＴＳＶｓ）を形成した。複数の貫通電極を形成したのは、貫通電極一つでは容量及びリーク電流は小さく、測定限界を超えるためである。複数の貫通電極は並列接続されている。複数の貫通電極が形成された半導体基板１０上にパリレン−ＨＴ膜を介して銅層を形成した。また、半導体基板１０の別の領域に２００ｎｍの厚さの白金層（Ｐｔ）を形成した。銅層及び白金層にプローブ（Ｐｒｏｂｅ）を接触させて、プローブ間を流れる電流を測定することにより、貫通電極の容量及びリーク電流を測定した。
【００４２】
図９は、図８に示す試験方法により測定された、貫通電極のアレイにおけるパリレン−ＨＴ膜からのリーク電流の測定結果である。リーク電流の測定では、２０×２０の貫通電極のアレイ、すなわち、合計４００個の貫通電極におけるパリレン−ＨＴ膜を介したリーク電流を測定した。図９に示すように、電圧０〜２５Ｖにおいて、４００個の貫通電極からのリーク電流が計１×１０-12Ａという、極めて小さい値であることが確認された。この結果から、パリレン−ＨＴ膜は優れた絶縁特性を示すことが確認された。
【００４３】
図１０及び図１１は、図８に示す試験方法により測定された、異なる貫通電極のアレイに適用されたパリレン−ＨＴ膜の容量の測定結果である。容量測定では、５つの貫通電極、６×６（計３６）の貫通電極のアレイ、８×８（計６４）の貫通電極のアレイに適用されたパリレン−ＨＴ膜の容量を測定した。容量の測定では、周波数及び電圧を変えて測定した。図１０は、各周波数に対する容量測定結果を示し、図１１は各電圧に対する容量測定結果を示す。図１１に示すように、パリレン−ＨＴ膜の容量は、電圧依存性を示していないことが確認された。
【００４４】
図１２は、図８に示す試験方法により測定された、貫通電極の数を変えた場合におけるパリレン−ＨＴ膜の容量を示す。図１２の「Measurement」がパリレン−ＨＴ膜の容量測定値を示し、「Calculation」がパリレン−ＨＴ膜の容量の計算値を示す。また、図１２には、同様の条件で測定された、２００ｎｍ及び１０００ｎｍの厚さの酸化シリコン膜の容量測定値を示している。図１２に示すように、パリレン−ＨＴ膜の容量測定値は、計算値に良く従うことがわかる。また、パリレン−ＨＴ膜の容量は、酸化シリコン膜に比べて極めて低いことがわかる。パリレン−ＨＴ膜と酸化シリコン膜の容量の差は、貫通電極の数が増加すればそれだけ顕著になっている。このことから、貫通電極の絶縁膜としてパリレン−ＨＴ膜を用いることにより、容量結合を低減でき、信号遅延や、消費電力、隣接する配線間でのクロストークを低減することができる。
【００４５】
図１３は、銅層及びパリレン−ＨＴ膜の界面を示す高解像度ＴＥＭ画像を示し、図１３（ａ）は全体画像、（ｂ）は（ａ）の一部の拡大画像、（ｃ）は（ｂ）の一部の拡大画像を示す。図１４は、図１３（ｃ）に示す銅層とパリレン−ＨＴ膜の界面においてＥＥＬＳ測定を行った結果を示す。ＥＥＬＳの測定は、図１３に示す貫通電極を２５０℃で３０分間アニールさせた後に行った。
【００４６】
図１４では、Cuが高い強度で検出された領域が銅層の領域であり、Cが高い強度で検出された領域がパリレン−ＨＴ膜の領域であることを示している。図１４に示すように、パリレン−ＨＴ膜への銅の拡散深さは、10nm以下であることが確認された。この結果、パリレン−ＨＴ膜１３は、銅のバリア性能を備えており、別個のバリア層を省略することができることが確認された。
【００４７】
上述したように、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。本実施形態の効果を説明するために、実施例の貫通電極を用いたが、本実施形態は、実施例の貫通電極を製造するための具体的な条件（材料や膜厚）に限定されるものではない。
【符号の説明】
【００４８】
１ａ〜１ｈ…半導体チップ、２…インターポーザ、３…封止樹脂、４，５…バンプ、１０…半導体基板、１０ａ…スルーホール、１１…貫通電極、１２…銅層、１３…パリレン−ＨＴ膜、１５…素子、２０…配線層、２１…絶縁層、２２…配線、２３…接着層、３０…支持基板、３１…レジストパターン、３２…ドライフィルム、３３…シード層。
【図１】
2016213247.tif 000009
【図２】
2016213247.tif 000010
【図３】
2016213247.tif 000011
【図４】
2016213247.tif 000012
【図８】
2016213247.tif 000013
【図１１】
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【図１２】
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【図１４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１３】
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