(57)【要約】【課題】誤り訂正したコンフィグレーションデータをＦＰＧＡに提供する。【解決手段】本発明のコンフィグレーション回路装置は、コンフィグレーション制御部と、コンフィグレーションを行うためのデータをそれぞれ格納する少なくとも２個のメモリとを備え、前記コンフィグレーション制御部は、少なくとも２個の前記メモリからそれぞれ前記データを読み出し、読み出した前記データの誤り有無を判定し、誤り有の前記データの内、誤り訂正可能な前記データを誤り訂正し、誤り無もしくは誤り訂正した前記データを選択し、ＦＰＧＡに提供する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
コンフィグレーション制御部と、コンフィグレーションを行うためのデータをそれぞれ格納する少なくとも２個のメモリとを備え、
前記コンフィグレーション制御部は、
少なくとも２個の前記メモリからそれぞれ前記データを読み出し、
読み出した前記データの誤り有無を判定し、
誤り有の前記データの内、誤り訂正可能な前記データを誤り訂正し、
誤り無もしくは誤り訂正した前記データを選択し、ＦＰＧＡに提供する、コンフィグレーション回路装置。
【請求項２】
前記コンフィグレーション制御部は、少なくとも２個の前記メモリからそれぞれ読み出した前記データを並列に処理する、請求項１記載のコンフィグレーション回路装置。
【請求項３】
前記データは誤り訂正符号で符号化され、前記コンフィグレーション制御部は符号化された前記データを復号する、請求項１または２記載のコンフィグレーション回路装置。
【請求項４】
前記コンフィグレーション制御部は、誤り有の前記データの内の誤り訂正不可の前記データを、誤り無もしくは誤り訂正した前記データで置き換える、請求項１から３の内の１項記載のコンフィグレーション回路装置。
【請求項５】
前記コンフィグレーション制御部は、誤り訂正不可の前記データを、誤り無もしくは誤り訂正した前記データで置き換えられない場合、コンフィグレーションを終了する、請求項４記載のコンフィグレーション回路装置。
【請求項６】
前記コンフィグレーション制御部は、前記メモリに格納された前記データの内の誤り有と判定したデータを、誤り無もしくは誤り訂正した前記データで置き換える、請求項１から５の内の１項記載のコンフィグレーション回路装置。
【請求項７】
前記コンフィグレーション制御部は、
誤り訂正復号処理部と、制御部と、データ選択部とを備え、
前記誤り訂正復号処理部は、
前記データを前記メモリから読み出し、
前記データの誤り有無を判定し、誤り有の場合、誤り訂正可能な前記データを誤り訂正し、
誤り無の前記データと誤り訂正した前記データを前記データ選択部に転送し、
前記データの復号処理状態である誤り無、誤り訂正、誤り訂正不可を前記制御部に通知し、
前記制御部は、前記復号処理状態に基づいて、誤り無もしくは誤り訂正した前記データを選択する選択制御信号を生成し前記データ選択部に送信し、
前記データ選択部は、前記選択制御信号に基づいて、誤り無もしくは誤り訂正した前記データを選択し、前記ＦＰＧＡに提供する、請求項１から６の内の１項記載のコンフィグレーション回路装置。
【請求項８】
コンフィグレーションを行うためのデータを少なくとも２個読み出し、
読み出した前記データの誤りの有無を判定し、
誤り有の前記データの内、誤り訂正可能な前記データを誤り訂正し、
誤り無もしくは誤り訂正した前記データを選択し、ＦＰＧＡに提供する、コンフィグレーション方法。
【請求項９】
前記データを少なくとも２個並列に処理する、請求項８記載のコンフィグレーション方法。
【請求項１０】
誤り有の前記データの内の誤り訂正不可の前記データを、誤り無もしくは誤り訂正した前記データで置き換える、請求項８または９記載のコンフィグレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）の起動時のコンフィグレーションに関する。
【背景技術】
【０００２】
ＦＰＧＡの利用分野の拡大や半導体デバイスの微細化の進展により、ＦＰＧＡの起動時にコンフィグレーションを実施する際のコンフィグレーションデータにビット誤りを発生させる、宇宙線等によるソフトエラーへの対策が必要となっている。ＦＰＧＡにおけるコンフィグレーションに関する技術は、例えば、特許文献１に開示されている。
【０００３】
特許文献１のコンフィグレーション方法は、図５に示すように、電源投入後の起動時に、メインメモリ１４に格納されたコンフィグレーションデータを利用して、ＦＰＧＡ１１のコンフィグレーションを行う。異常監視回路１３は、ＦＰＧＡ１１のコンフィグレーションが完了するまでの経過時間を監視し、経過時間が設定時間を超えると、メインメモリ１４のコンフィグレーションデータが異常であると判断し、メモリ切替回路１２に異常を通知する。メモリ切替回路１２は、異常通知を受けると、コンフィグレーションデータの読み出し元をメインメモリ１４からサブメモリ１５に切り替える。そして、サブメモリ１５に格納されたコンフィグレーションデータにより再度ＦＰＧＡ１１に対してコンフィグレーションを行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−６６９６１号公報
【特許文献２】特開２０１３−２５４３７号公報
【特許文献３】特開２０１２−１９０３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、コンフィグレーションデータを格納しているメインメモリ１４に異常が発生した場合、異常監視回路１３のタイマでタイムアウトを検出した後に、サブメモリ１５を使用して再度コンフィグレーションを行う。そのため、ＦＰＧＡ１１のコンフィグレーションに要する時間が長くかかるという問題がある。近年、ＦＰＧＡの大規模化により、コンフィグレーションデータも大容量となっているため、タイムアウトの時間も長く設定する必要があり、コンフィグレーションに要する時間はさらに長くなってしまう。また、メインメモリ１４とサブメモリ１５の双方にビット誤りが発生した場合、ＦＰＧＡ１１のコンフィグレーションが完了できないという問題もある。
【０００６】
特許文献１に関連する技術として、特許文献２や特許文献３にはコンフィグレーションデータを冗長化する技術が開示されている。しかしながら、何れの場合も、ＦＰＧＡでコンフィグレーションを一度実行し、コンフィグレーションデータの誤り発生を検出した後に、冗長化により保持されていたもう一つのコンフィグレーションデータにより再度実行する。そのため、特許文献２や特許文献３の場合も、特許文献１と同様に、コンフィグレーションに要する時間が長くかかるという問題を有している。
【０００７】
本発明は上記の問題を鑑みてなされたものであり、その目的は、誤り訂正したコンフィグレーションデータをＦＰＧＡに提供することにより、ＦＰＧＡのコンフィグレーションに要する時間を短縮しつつコンフィグレーションの信頼性を向上させることにある。
【課題を解決するための手段】
【０００８】
本発明によるコンフィグレーション回路装置は、コンフィグレーション制御部と、コンフィグレーションを行うためのデータをそれぞれ格納する少なくとも２個のメモリとを備え、前記コンフィグレーション制御部は、少なくとも２個の前記メモリからそれぞれ前記データを読み出し、読み出した前記データの誤り有無を判定し、誤り有の前記データの内、誤り訂正可能な前記データを誤り訂正し、誤り無もしくは誤り訂正した前記データを選択し、ＦＰＧＡに提供する。
【０００９】
本発明によるコンフィグレーション方法は、コンフィグレーションを行うためのデータを少なくとも２個読み出し、読み出した前記データの誤りの有無を判定し、誤り有の前記データの内、誤り訂正可能な前記データを誤り訂正し、誤り無もしくは誤り訂正した前記データを選択し、ＦＰＧＡに提供する。
【発明の効果】
【００１０】
本発明によれば、誤り訂正したコンフィグレーションデータをＦＰＧＡに提供することにより、ＦＰＧＡのコンフィグレーションに要する時間を短縮しつつコンフィグレーションの信頼性を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態のコンフィグレーション回路装置の構成を示すブロック図である。
【図２】本発明の第２の実施形態のコンフィグレーション回路装置の構成を示すブロック図である。
【図３】本発明の第２の実施形態のコンフィグレーション回路装置のコンフィグレーションデータごとの動作を示すタイムチャートである。
【図４】本発明の第３の実施形態のコンフィグレーション回路装置の構成を示すブロック図である。
【図５】特許文献１の回路装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、図を参照しながら、本発明の実施形態を詳細に説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい限定がされているが、発明の範囲を以下に限定するものではない。
（第１の実施形態）
図１は、本発明の第１の実施形態のコンフィグレーション回路装置の構成を示すブロック図である。本実施形態のコンフィグレーション回路装置１０は、コンフィグレーション制御部２と、コンフィグレーションを行うためのデータをそれぞれ格納する少なくとも２個のメモリ３とを備え、前記コンフィグレーション制御部２は、少なくとも２個の前記メモリ３からそれぞれ前記データを読み出し、読み出した前記データの誤り有無を判定し、誤り有の前記データの内、誤り訂正可能な前記データを誤り訂正し、誤り無もしくは誤り訂正した前記データを選択し、ＦＰＧＡ１に提供する。
【００１３】
本実施形態によれば、誤り訂正したコンフィグレーションデータをＦＰＧＡに提供することにより、ＦＰＧＡのコンフィグレーションに要する時間を短縮しつつコンフィグレーションの信頼性を向上させることができる。
（第２の実施形態）
図２は、本発明の第２の実施形態のコンフィグレーション回路装置の構成を示すブロック図である。本実施形態のコンフィグレーション回路装置１０は、コンフィグレーション制御部２とコンフィグレーションデータメモリ３−１とコンフィグレーションデータメモリ３−２とを備える。
【００１４】
コンフィグレーションデータメモリ３−１、３−２は、ＦＰＧＡ１のコンフィグレーションデータを各々格納し、書き換え可能であり、電源が切れてもデータを保持可能な不揮発メモリである。不揮発メモリとしてはフラッシュメモリやＥＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）を使用することができる。コンフィグレーションデータメモリ３−１、３−２に格納するコンフィグレーションデータは、ハミング符号のような高速に誤り検出および訂正が可能な符号で符号化したデータである。例えば、１６ビットのデータに対して６ビットの冗長ビットを付加することができる。この場合、１ビットエラーは検出し訂正することが可能であり、２ビットエラーは検出可能であるが訂正はできない。
【００１５】
コンフィグレーション制御部２は、誤り訂正復号処理部６−１、誤り訂正復号処理部６−２と、制御部５と、データ選択部４とを備える。
【００１６】
誤り訂正復号処理部６−１、６−２は、各々、コンフィグレーションデータメモリ３−１、３−２から読み出した誤り訂正符号で符号化されたコンフィグレーションデータの誤りを検出し、誤り無し、訂正可能な誤り有り、訂正不可能な誤り有りの３つの復号処理状態を制御部５に通知する。さらに、誤り無しの場合は冗長ビットを削除し、誤り訂正可能な場合は誤りを訂正し冗長ビットを削除してコンフィグレーションデータを復元する。
【００１７】
制御部５は、誤り訂正復号処理部６−１、６−２で検出したコンフィグレーションデータの復号処理状態を参照し、復号処理状態が誤り無し、または、訂正可能な誤り有りの、どちらかの状態である誤り訂正復号処理部６−１、６−２で復元したコンフィグレーションデータを選択するかを判定する。なお、訂正不可能な誤り有りの場合は選択しないとする。
【００１８】
データ選択部４は、制御部５での判定結果に基づいて誤り符号訂正処理部６−１、６−２で復元されたコンフィグレーションデータを選択し、ＦＰＧＡのコンフィグレーションデータの転送フォーマットに従い、ＦＰＧＡへ出力する。これにより、ＦＰＧＡには誤り訂正されたコンフィグレーションデータが提供されることとなる。
（動作の説明）
次に、図２および図３を参照して本実施形態の動作について説明する。図３は、符号化されたコンフィグレーションデータ単位の動作を示すタイムチャートである。図３において、Ａ０、Ａ１、…、Ａ９とＢ０、Ｂ１、…、Ｂ９は、誤り訂正符号で符号化されたコンフィグレーションデータを示しており、Ａ０とＢ０、Ａ１とＢ１、…、Ａ９とＢ９は同一のデータである。また、＊印がついているデータは誤り訂正可能なデータを示し、＃印がついているデータは誤り訂正不可能なデータを示している。
【００１９】
ＦＰＧＡ１の電源投入、または、再コンフィグレーション時、ＦＰＧＡ１からコンフィグレーション制御部２に対しコンフィグレーション開始が指示される。これにより、コンフィグレーションデータメモリ３−１、３−２から誤り訂正符号で符号化されたコンフィグレーションデータ（図３の（ａ１）、（ａ２））の読み出しがそれぞれ開始される。
【００２０】
誤り訂正復号処理部６−１は、コンフィグレーションデータメモリ３−１から読み出したリードデータ（図３の（ａ１））について誤りの有無を確認する。誤りの無いリードデータ（図３の（ａ１）のＡ０、Ａ１、Ａ５、Ａ７、Ａ８、Ａ９）については冗長ビットを削除し、復元コンフィグレーションデータとしてデータ選択部４へ出力する（図３の（ｂ１）のＡ０、Ａ１、Ａ５、Ａ７、Ａ８、Ａ９）。さらに、復号処理状態として“誤り無し”を制御部５へ通知する（図３の（ｃ１））。
【００２１】
誤り訂正可能なリードデータ（図３の（ａ１）のＡ２＊、Ａ３＊）については誤り訂正を行い、さらに冗長ビットを削除し、復元コンフィグレーションデータとしてデータ選択部４へ出力する（図３の（ｂ１）のＡ２、Ａ３）。さらに、復号処理状態として“訂正”を制御部５へ通知する（図３の（ｃ１））。誤り訂正不可能なリードデータ（図３の（ａ１）のＡ４＃、Ａ６＃）については冗長ビットを削除し、無効な復元コンフィグレーションデータとしてデータ選択部４へ出力する（図３の（ｂ１）のＡ４＃、Ａ６＃）。さらに、復号処理状態として“訂正不可”を制御部５へ通知する（図３の（ｃ１））。訂正不可能な場合、復元データは使用しないので、どのような値に復号しても構わない。
【００２２】
誤り訂正復号処理部６−２は、コンフィグレーションデータメモリ３−２から読み出したリードデータ（図３の（ａ２））について誤りの有無を確認する。誤りの無いリードデータ（図３の（ａ２）のＢ０、Ｂ１、Ｂ２、Ｂ６、Ｂ７、Ｂ８、Ｂ９）については冗長ビットを削除し、復元コンフィグレーションデータとしてデータ選択部４へ出力する（図３の（ｂ２）のＢ０、Ｂ１、Ｂ２、Ｂ６、Ｂ７、Ｂ８、Ｂ９）。さらに、復号処理状態として“誤り無し”を制御部５へ通知する（図３の（ｃ２））。
【００２３】
誤り訂正可能なリードデータ（図３の（ａ２）のＢ３＊、Ｂ４＊）については誤り訂正を行い、さらに冗長ビットを削除し、復元コンフィグレーションデータとしてデータ選択部４へ出力する（図３の（ｂ２）のＢ３、Ｂ４）。さらに、復号処理状態として“訂正”を制御部５へ通知する（図３の（ｃ２））。誤り訂正不可能なリードデータ（図３の（ａ２）のＢ５＃）については冗長ビットを削除し、無効な復元コンフィグレーションデータとしてデータ選択部４へ出力する（図３の（ｂ２）のＢ５＃）。さらに、復号処理状態として“訂正不可”を制御部５へ通知する（図３の（ｃ２））。
【００２４】
制御部５は、誤り訂正復号処理部６−１、６−２から通知される復号処理状態（図３の（ｃ１）、（ｃ２））を参照して、どちらの誤り訂正復号処理部６−１、６−２で復号されたコンフィグレーションデータを選択するかを判定する。誤り訂正処理部６−１から通知される復号状態（図３の（ｃ１））が“誤り無し”、または、“訂正”の場合、誤り訂正復号処理部６−１で復元されたコンフィグレーションデータを選択するため、選択制御信号（図３（ｄ））として“１”を出力する。
【００２５】
誤り訂正処理部６−１から通知される復号状態（図３の（ｃ１））が“訂正不可”、かつ、誤り訂正処理部６−２から通知される復号状態（図３の（ｃ２））が“誤り無し”、または、“訂正”の場合、誤り訂正復号処理部６−２で復元されたコンフィグレーションデータを選択するため、選択制御信号（図３（ｄ））として“２”を出力する。
【００２６】
復号状態が“誤り無し”、または、“訂正”の場合、どちらの誤り訂正復号処理部６−１、６−２で復元されたコンフィグレーションデータを選択するかは、予め決めておけばよい。図３は、誤り訂正復号処理部６−１で復元されたコンフィグレーションデータを選択する例を示している。
【００２７】
制御部５は、誤り訂正復号処理部６−１、６−２から通知される復号処理状態（図３の（ｃ１）、（ｃ２））が両方とも“訂正不可”の場合、コンフィグレーションを強制終了し、コンフィグレーション失敗を通知する。
【００２８】
データ選択部４は、制御部５から通知される選択制御信号（図３の（ｄ））を参照してデータを選択する。選択制御信号（図３の（ｄ））が“１”の場合、誤り訂正復号処理部６−１で復元されたデータを選択してコンフィグレーションデータとして出力する（図３の（ｅ）のＡ０、Ａ１、Ａ２、Ａ３、Ａ５、Ａ７、Ａ８、Ａ９）。選択制御信号（図３の（ｄ））が“２”の場合、誤り訂正復号処理部６−２で復元されたデータを選択してコンフィグレーションデータとして出力する（図３の（ｅ）のＢ４、Ｂ６）。
【００２９】
誤り訂正復号処理部６−１、６−２で訂正可能な誤りを検出した場合や、片方の誤り復号処理部６−１、６−２で訂正不可の誤りを検出した場合には、コンフィグレーション完了後に、コンフィグレーションデータメモリ３−１、３−２に格納されているコンフィグレーションデータを、誤りの無かったもしくは誤り訂正された正常データで書き換える（図示せず）。
【００３０】
以上のように、複数のコンフィグレーションデータメモリ３−１、３−２からそれぞれコンフィグレーションデータを読み出し、誤り訂正符号に符号化されたデータ単位に正常なコンフィグレーションデータを選択することにより、ＦＰＧＡには誤り訂正されたコンフィグレーションデータが提供される。よって、コンフィグレーションの再実行が不要となる。これにより、コンフィグレーションに要する時間の短縮が可能となると同時に、コンフィグレーションの信頼性が向上する。
【００３１】
なお、コンフィグレーションデータは、コンフィグレーションデータメモリ３−１、３−２からそれぞれ読み出され、誤り訂正復号処理部６−１、６−２でそれぞれ並列に処理される。これらの処理は、同時に行うことも、時間をずらして行うことも可能である。
【００３２】
以上のように、本実施形態によれば、誤り訂正したコンフィグレーションデータをＦＰＧＡに提供することにより、ＦＰＧＡのコンフィグレーションに要する時間を短縮しつつコンフィグレーションの信頼性を向上させることができる。
（第３の実施形態）
図４は、本発明の第３の実施形態のコンフィグレーション回路装置の構成を示すブロック図である。本実施形態のコンフィグレーション回路装置１０’は、コンフィグレーション制御部２’と、ｎ個のコンフィグレーションデータメモリ３−１、３−２、…、３−ｎとを備える。
【００３３】
コンフィグレーションデータメモリ３−１、…、３−ｎは、ＦＰＧＡ１のコンフィグレーションデータを各々格納する不揮発メモリである。コンフィグレーションデータメモリに格納するコンフィグレーションデータは、誤り検出および訂正が可能な符号で符号化したデータである。コンフィグレーション制御部２’は、誤り訂正復号処理部６−１、６−２、…、６−ｎと、制御部５’と、データ選択部４’とを備える。
【００３４】
誤り訂正復号処理部６−１、…、６−ｎは、コンフィグレーションデータメモリ３−１、…、３−ｎから読み出した誤り訂正符号で符号化されたコンフィグレーションデータの誤りを検出し、誤り無し、訂正可能な誤りあり、訂正不可能な誤りありの３つの復号処理状態を制御部５’に通知する。誤り無しの場合は冗長ビットを削除し、誤り訂正可能な場合は誤りを訂正し冗長ビットを削除してコンフィグレーションデータを復元する。
【００３５】
制御部５’は、誤り訂正復号処理部６−１、…、６−ｎで検出したコンフィグレーションデータの復号処理状態を参照し、復号処理状態が誤り無し、または、訂正可能な誤り有りの、どちらかの状態である誤り訂正復号処理部で復元したコンフィグレーションデータを選択するかを判定する。なお、訂正不可能な誤りありの場合は選択しないとする。
【００３６】
データ選択部４’は、制御部５’での判定結果にもとづいて誤り符号訂正処理部６−１、…、６−ｎで復元されたコンフィグレーションデータを選択し、ＦＰＧＡ１のコンフィグレーションデータの転送フォーマットに従い、ＦＰＧＡ１へ出力する。
【００３７】
本実施形態では、コンフィグレーションデータメモリと誤り訂正復号処理部の数を、各々、第２の実施形態での２個からｎ個に変更している。第２の実施形態では、２個のコンフィグレーションデータから誤りの無いデータ、または、誤り訂正済みのデータを選択するのに対して、本実施形態では、ｎ個のデータから選択する。よって、本実施形態では第２の実施形態に対して、正しいコンフィグレーションデータを入手できる確率が増え、コンフィグレーションの信頼性がさらに向上する。
【００３８】
以上のように、本実施形態によれば、誤り訂正したコンフィグレーションデータをＦＰＧＡに提供することにより、ＦＰＧＡのコンフィグレーションに要する時間を短縮しつつコンフィグレーションの信頼性を向上させることができる。
【００３９】
本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものである。
【００４０】
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００４１】
付記
（付記１）
コンフィグレーション制御部と、コンフィグレーションを行うためのデータをそれぞれ格納する少なくとも２個のメモリとを備え、
前記コンフィグレーション制御部は、
少なくとも２個の前記メモリからそれぞれ前記データを読み出し、
読み出した前記データの誤り有無を判定し、
誤り有の前記データの内、誤り訂正可能な前記データを誤り訂正し、
誤り無もしくは誤り訂正した前記データを選択し、ＦＰＧＡに提供する、コンフィグレーション回路装置。
（付記２）
前記コンフィグレーション制御部は、少なくとも２個の前記メモリからそれぞれ読み出した前記データを並列に処理する、付記１記載のコンフィグレーション回路装置。
（付記３）
前記データは誤り訂正符号で符号化され、前記コンフィグレーション制御部は符号化された前記データを復号する、付記１または２記載のコンフィグレーション回路装置。
（付記４）
前記コンフィグレーション制御部は、誤り有の前記データの内の誤り訂正不可の前記データを、誤り無もしくは誤り訂正した前記データで置き換える、付記１から３の内の１項記載のコンフィグレーション回路装置。
（付記５）
前記コンフィグレーション制御部は、誤り訂正不可の前記データを、誤り無もしくは誤り訂正した前記データで置き換えられない場合、コンフィグレーションを終了する、付記４記載のコンフィグレーション回路装置。
（付記６）
前記コンフィグレーション制御部は、前記メモリに格納された前記データの内の誤り有と判定したデータを、誤り無もしくは誤り訂正した前記データで置き換える、付記１から５の内の１項記載のコンフィグレーション回路装置。
（付記７）
前記コンフィグレーション制御部は、
誤り訂正復号処理部と、制御部と、データ選択部とを備え、
前記誤り訂正復号処理部は、
前記データを前記メモリから読み出し、
前記データの誤り有無を判定し、誤り有の場合、誤り訂正可能な前記データを誤り訂正し、
誤り無の前記データと誤り訂正した前記データを前記データ選択部に転送し、
前記データの復号処理状態である誤り無、誤り訂正、誤り訂正不可を前記制御部に通知し、
前記制御部は、前記復号処理状態に基づいて、誤り無もしくは誤り訂正した前記データを選択する選択制御信号を生成し前記データ選択部に送信し、
前記データ選択部は、前記選択制御信号に基づいて、誤り無もしくは誤り訂正した前記データを選択し、前記ＦＰＧＡに提供する、付記１から６の内の１項記載のコンフィグレーション回路装置。
（付記８）
少なくとも２個の前記メモリごとに対応する少なくとも２個の前記誤り訂正復号処理部を備えた、付記７記載のコンフィグレーション回路装置。
（付記９）
前記選択制御信号は、誤り訂正不可の前記データを、誤り無もしくは誤り訂正した前記データで置き換える、付記７または８記載のコンフィグレーション回路装置。
（付記１０）
前記制御部は、誤り訂正不可の前記データを、誤り無もしくは誤り訂正した前記データで置き換えられない場合、コンフィグレーションを終了する、付記７から９の内の１項記載のコンフィグレーション回路装置。
（付記１１）
コンフィグレーションを行うためのデータを少なくとも２個読み出し、
読み出した前記データの誤りの有無を判定し、
誤り有の前記データの内、誤り訂正可能な前記データを誤り訂正し、
誤り無もしくは誤り訂正した前記データを選択し、ＦＰＧＡに提供する、コンフィグレーション方法。
（付記１２）
前記データを少なくとも２個並列に処理する、付記１１記載のコンフィグレーション方法。
（付記１３）
前記データは誤り訂正符号で符号化されたデータであり、符号化された前記データを復号する、付記１１または１２記載のコンフィグレーション方法。
（付記１４）
誤り有の前記データの内の誤り訂正不可の前記データを、誤り無もしくは誤り訂正した前記データで置き換える、付記１１から１３の内の１項記載のコンフィグレーション方法。
（付記１５）
誤り訂正不可の前記データを、誤り無もしくは誤り訂正した前記データで置き換えられない場合、コンフィグレーションを終了する、付記１４記載のコンフィグレーション方法。
（付記１６）
読み出した前記データの内、誤り有と判定した前記データを、誤り無もしくは誤り訂正した前記データで置き換える、付記１１から１５の内の１項記載のコンフィグレーション方法。
【符号の説明】
【００４２】
１    ＦＰＧＡ
２、２’    コンフィグレーション制御部
３    メモリ
３−１、３−２、３−ｎ    コンフィグレーションデータメモリ
４、４’    データ選択部
５、５’    制御部
６−１、６−２、６−ｎ    誤り訂正復号処理部
１０、１０’    コンフィグレーション回路装置
【図１】
2016005011.tif 000003
【図２】
2016005011.tif 000004
【図３】
2016005011.tif 000005
【図４】
2016005011.tif 000006
【図５】
2016005011.tif 000007