(57)【要約】【課題】終端動作を伴うライト動作時において、ライトデータの振幅を十分に確保する。【解決手段】データ入出力端子ＤＱに接続されライト動作時に活性化される入力バッファＩＢと、データ入出力端子ＤＱに接続されリード動作時及びライト動作時に活性化される出力バッファＯＢと、出力バッファＯＢにインピーダンスコードＺＱＣＯＤＥ３を供給する切り替え回路４９とを備える。切り替え回路４９は、リード動作時においてはインピーダンスコードＺＱＣＯＤＥ３を第１の値とし、ライト動作時においてはインピーダンスコードＺＱＣＯＤＥ３を第２の値とする。本発明によれば、データ転送レートが高い場合であっても、ライトデータの振幅を十分に確保することが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
データ入出力端子と、
前記データ入出力端子に接続され、ライト動作時に活性化される入力バッファと、
前記データ入出力端子に接続され、リード動作時及び前記ライト動作時に活性化される出力バッファと、
前記出力バッファのインピーダンスを調整するキャリブレーション回路と、を備え、
前記キャリブレーション回路は、前記リード動作時においては前記出力バッファを第１のインピーダンスに調整し、前記ライト動作時においては前記出力バッファを前記第１のインピーダンスとは異なる第２のインピーダンスに調整することを特徴とする半導体装置。
【請求項２】
前記第２のインピーダンスは、前記第１のインピーダンスよりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
キャリブレーション端子をさらに備え、
前記キャリブレーション回路は、前記キャリブレーション端子のインピーダンスを参照することによって第１のインピーダンスコードを生成する制御回路と、前記第１のインピーダンスコードを変換することによって第２のインピーダンスコードを生成する変換回路とを含み、
前記出力バッファは、前記第１のインピーダンスコードに応答して前記第１のインピーダンスに調整され、前記第２のインピーダンスコードに応答して前記第２のインピーダンスに調整されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記出力バッファを複数個備え、
前記リード動作時においては第１の数の前記出力バッファが活性化され、
前記ライト動作時においては第２の数の前記出力バッファが活性化されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の数は、前記第２の数よりも多いことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の数及び前記第２の数を設定するモードレジスタをさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記出力バッファは、前記ライト動作を伴わない終端動作時においても活性化されて前記第２のインピーダンスに調整されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記出力バッファは、前記データ入出力端子をプルアップするプルアップユニットと、前記データ入出力端子をプルダウンするプルダウンユニットを含み、
前記ライト動作においては、前記プルダウンユニットが活性化されることなく前記プルアップユニットが活性化されることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
データ入出力端子と、
前記データ入出力端子に並列に接続され、共通のインピーダンスコードに基づいてそれぞれインピーダンスが調整される複数の出力バッファと、
制御信号に応答して、前記インピーダンスコードを第１の値から前記第１の値とは異なる第２の値に切り替える切り替え回路と、を備えることを特徴とする半導体装置。
【請求項１０】
前記制御信号は、ライトコマンドに応答して活性化されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記出力バッファのインピーダンスは、前記インピーダンスコードが前記第１の値である場合には第１のインピーダンスに調整され、前記インピーダンスコードが前記第２の値である場合には前記第１のインピーダンスよりも高い第２のインピーダンスに調整されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記インピーダンスコードを生成するキャリブレーション回路をさらに備え、
前記キャリブレーション回路は、キャリブレーション動作によって前記第１の値を有する前記インピーダンスコードを生成することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１のインピーダンスを有するリファレンス抵抗が接続されるキャリブレーション端子をさらに備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記出力バッファは、前記データ入出力端子をプルアップするプルアップユニットと、前記データ入出力端子をプルダウンするプルダウンユニットを含み、
前記ライト動作においては、前記プルダウンユニットが活性化されることなく前記プルアップユニットが活性化されることを特徴とする請求項９乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
データ入出力端子と、
第１の電源電位が供給される第１の電源配線と、
前記第１の電源電位とは異なる第２の電源電位が供給される第２の電源配線と、
前記第１の電源配線と前記データ入出力端子との間に接続され、プルアップコードによってインピーダンスが調整されるプルアップユニットと、
前記第２の電源配線と前記データ入出力端子との間に接続され、プルダウンコードによってインピーダンスが調整されるプルダウンユニットと、
リード動作時においては、リードデータの論理レベルに応じて前記プルアップユニット及び前記プルダウンユニットのいずれか一方を活性化させ、ライト動作時においては前記プルダウンユニットを活性化させることなく前記プルアップユニットを活性化させる選択回路と、
前記リード動作時と前記ライト動作時とで前記プルアップコードの値を切り替える切り替え回路と、を備えることを特徴とする半導体装置。
【請求項１６】
キャリブレーション端子をさらに備え、
前記キャリブレーション回路は、前記キャリブレーション端子のインピーダンスを参照することによって第１の値を有するプルアップコードを生成する制御回路と、前記第１の値を有するプルアップコードを変換することによって第２の値を有するプルアップコードを生成する変換回路とを含むことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記切り替え回路は、前記リード動作時においては前記第１の値を有するプルアップコードを前記プルアップユニットに供給し、前記ライト動作時においては前記第２の値を有するプルアップコードを前記プルアップユニットに供給することを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記切り替え回路は、前記リード動作時と前記ライト動作時とで前記プルダウンコードの値の切り替えを行わないことを特徴とする請求項１５乃至１７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、インピーダンス調整が可能な出力バッファを備えた半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、データを外部に出力するための出力バッファを備えている。出力バッファは、活性化時に所望のインピーダンスが得られるよう設計されているが、プロセスばらつきや温度変化などの影響により、必ずしも設計通りのインピーダンスが得られるとは限らない。このため、出力バッファのインピーダンスを高精度に制御する必要のある半導体装置においては、キャリブレーション回路と呼ばれるインピーダンス調整回路が内蔵されている（特許文献１参照）。
【０００３】
特許文献１に記載されたキャリブレーション回路は、出力バッファに含まれるプルアップユニットと同じ回路構成を有するレプリカユニットがキャリブレーション端子に接続された構成を有している。そして、キャリブレーション端子の電位が所望のレベルと一致するよう、当該レプリカユニットのインピーダンスを制御し、これを出力バッファのプルアップユニットに反映させることによってキャリブレーションを行う。
【０００４】
一方、出力バッファは、ライト動作時において終端抵抗器として利用されることがある。出力バッファが終端抵抗器として機能する場合のインピーダンスについても、キャリブレーション動作によって調整されたインピーダンスがそのまま利用される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２８２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、近年においては非常に高いデータ転送レートが求められていることから、終端抵抗器のインピーダンスによっては、ライトデータの振幅が不十分となることがあった。
【課題を解決するための手段】
【０００７】
本発明の一側面による半導体装置は、データ入出力端子と、前記データ入出力端子に接続され、ライト動作時に活性化される入力バッファと、前記データ入出力端子に接続され、リード動作時及び前記ライト動作時に活性化される出力バッファと、前記出力バッファのインピーダンスを調整するキャリブレーション回路と、を備え、前記キャリブレーション回路は、前記リード動作時においては前記出力バッファを第１のインピーダンスに調整し、前記ライト動作時においては前記出力バッファを前記第１のインピーダンスとは異なる第２のインピーダンスに調整することを特徴とする。
【０００８】
本発明の他の側面による半導体装置は、データ入出力端子と、前記データ入出力端子に並列に接続され、共通のインピーダンスコードに基づいてそれぞれインピーダンスが調整される複数の出力バッファと、制御信号に応答して、前記インピーダンスコードを第１の値から前記第１の値とは異なる第２の値に切り替える切り替え回路と、を備えることを特徴とする。
【０００９】
本発明のさらに他の側面による半導体装置は、データ入出力端子と、第１の電源電位が供給される第１の電源配線と、前記第１の電源電位とは異なる第２の電源電位が供給される第２の電源配線と、前記第１の電源配線と前記データ入出力端子との間に接続され、プルアップコードによってインピーダンスが調整されるプルアップユニットと、前記第２の電源配線と前記データ入出力端子との間に接続され、プルダウンコードによってインピーダンスが調整されるプルダウンユニットと、リード動作時においては、リードデータの論理レベルに応じて前記プルアップユニット及び前記プルダウンユニットのいずれか一方を活性化させ、ライト動作時においては前記プルダウンユニットを活性化させることなく前記プルアップユニットを活性化させる選択回路と、前記リード動作時と前記ライト動作時とで前記プルアップコードの値を切り替える切り替え回路と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、データ転送レートが高い場合であっても、ライトデータの振幅を十分に確保することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】データ入出力回路４０の一部を示す回路図である。
【図３】出力バッファＯＢの回路図である。
【図４】プルアップユニットＰＵの回路図である。
【図５】プルダウンユニットＰＤの回路図である。
【図６】キャリブレーション回路５０のブロック図である。
【図７】データ入出力端子ＤＱに現れる信号波形を示す図であり、（ａ）はリード動作時における信号波形を示し、（ｂ）はライト動作時における信号波形を示している。
【図８】本発明の第２の実施形態による情報処理システムの構成を示すブロック図である。
【図９】（ａ）は半導体装置１０Ａに対してライト動作を行う場合の模式図であり、（ｂ）は半導体装置１０Ｂに対してライト動作を行う場合の模式図である。
【発明を実施するための形態】
【００１２】
図１は、本発明の第１の実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１３】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、リファレンス抵抗ＲＺＱが設けられている。リファレンス抵抗ＲＺＱは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路５０の基準インピーダンスとして用いられる。本実施形態においてはリファレンス抵抗ＲＺＱに接地電位ＶＳＳＱが供給されている。
【００１４】
図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬ，／ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１５】
対を成すビット線ＢＬ，／ＢＬは、メモリセルアレイ１１内に設けられたセンスアンプＳＡＭＰに接続されている。センスアンプＳＡＭＰは、ビット線ＢＬ，／ＢＬ間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルデータ線ＬＩＯＴ／ＬＩＯＢに供給する。ローカルデータ線ＬＩＯＴ／ＬＩＯＢに供給されたリードデータは、スイッチ回路ＴＧを介して、相補のメインデータ線ＭＩＯＴ／ＭＩＯＢに転送される。そして、メインデータ線ＭＩＯＴ／ＭＩＯＢ上のリードデータは、メインアンプ１５によってシングルエンド形式の信号に変換され、リードライトバスＲＷＢＳを介してデータ入出力回路４０に供給される。
【００１６】
また、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、電源端子２４，２５、データ入出力端子ＤＱ及びキャリブレーション端子ＺＱが設けられている。
【００１７】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレス制御回路３２に供給される。アドレス制御回路３２に供給されたアドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについてはロウデコーダ１２に供給され、カラムアドレスＹＡＤＤについてはカラムデコーダ１３に供給され、モード信号ＭＡＤＤについてはモードレジスタ１４に供給される。
【００１８】
モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。モードレジスタ１４から出力されるモード信号としては、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢ，ＯＤＴＡ〜ＯＤＴＣが含まれ、これらはデータ入出力回路４０に供給される。ここで、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢはリード動作時における出力インピーダンスを選択するための信号であり、インピーダンス選択信号ＯＤＴＡ〜ＯＤＴＣは終端動作時における終端インピーダンスを選択するための信号である。終端動作は、ライト動作時において実行される。
【００１９】
コマンド端子２２は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子２２に入力されたコマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣなどがある。
【００２０】
アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＡＣＴが活性化すると、アドレス制御回路３２にラッチされたロウアドレスＸＡＤＤがロウデコーダ１２に供給される。これにより、当該ロウアドレスＸＡＤＤにより指定されるワード線ＷＬが選択される。
【００２１】
リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥは、コマンド信号ＣＯＭがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化すると、アドレス制御回路３２にラッチされたカラムアドレスＹＡＤＤがカラムデコーダ１３に供給される。これにより、当該カラムアドレスＹＡＤＤにより指定されるビット線ＢＬが選択される。
【００２２】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータは、メインアンプ１５及びデータ入出力回路４０を介して、データ入出力端子ＤＱから外部に出力される。
【００２３】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ入出力端子ＤＱにライトデータを入力すれば、ライトデータはデータ入出力回路４０及びメインアンプ１５を介してメモリセルアレイ１１に供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。
【００２４】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号ＭＡＤＤを入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２５】
キャリブレーション信号ＺＱＣは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＺＱＣが活性化すると、キャリブレーション回路５０はキャリブレーション動作を実行し、これによってインピーダンスコードＺＱＣＯＤＥ１，ＺＱＣＯＤＥ２を生成する。
【００２６】
また、ライト信号ＷＲＩＴＥはデータ入出力回路４０にも供給され、これによってデータ入出力回路４０に含まれる出力バッファの個々のインピーダンスが動的に変化する。この点については後述する。
【００２７】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは内部クロック発生回路３６に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３６としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫはデータ入出力回路４０に供給され、リードデータの出力タイミングを決めるタイミング信号として用いられる。
【００２８】
また、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３７にも供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号ＩＣＬＫは、アドレス制御回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２９】
電源端子２４は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、リファレンス電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプＳＡＭＰにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＺＱＶＲＥＦは、キャリブレーション回路５０にて使用される基準電位である。
【００３０】
電源端子２５は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２５に供給される電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路４０に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２４に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、データ入出力回路４０によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、データ入出力回路４０については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００３１】
キャリブレーション端子ＺＱは、キャリブレーション回路５０に接続されている。キャリブレーション回路５０は、キャリブレーション信号ＺＱＣによって活性化されると、リファレンス抵抗ＲＺＱのインピーダンス及びリファレンス電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥ１，ＺＱＣＯＤＥ２はデータ入出力回路４０に供給され、これによって、データ入出力回路４０に含まれる出力バッファのインピーダンスが指定される。
【００３２】
図２は、データ入出力回路４０の一部を示す回路図である。
【００３３】
図２に示すように、データ入出力回路４０には、ＦＩＦＯ回路４１、データ出力回路４２及び入力バッファＩＢが含まれている。ＦＩＦＯ回路４１は、リードライトバスＲＷＢＳを介して転送されたリードデータＤＡＴＡＯ，ＤＡＴＡＥを内部クロック信号ＬＣＬＫに同期してパラレルシリアル変換するラッチ回路ＬＴ１〜ＬＴ３を備えている。これにより、リードライトバスＲＷＢＳを介してパラレルに読み出されたリードデータＤＡＴＡＯ，ＤＡＴＡＥは、シリアルなリードデータＤＡＴＡに変換され、データ出力回路４２に供給されることになる。
【００３４】
データ出力回路４２は、ＦＩＦＯ回路４１とデータ入出力端子ＤＱとの間に並列に接続された７つの出力バッファＯＢ１〜ＯＢ７を備えている。これら出力バッファＯＢ１〜ＯＢ７は互いに同じ回路構成を有しており、活性化させる出力バッファＯＢ１〜ＯＢ７の個数を選択することによって、データ入出力端子ＤＱから出力されるリードデータのインピーダンスが切り替えられる。以下、特に区別する必要がない場合には、各出力バッファＯＢ１〜ＯＢ７を単に「出力バッファＯＢ」と表記することがある。本実施形態においては７つの出力バッファＯＢ１〜ＯＢ７を用いているが、本発明において出力バッファＯＢの個数がこれに限定されないことは言うまでもない。
【００３５】
本実施形態では、７つの出力バッファＯＢ１〜ＯＢ７が３つのグループに分類されている。第１のグループは４つの出力バッファＯＢ１〜ＯＢ４からなるグループであり、これらに共通の論理回路４３及び選択回路４６を介してＦＩＦＯ回路４１に接続されている。また、第２のグループは２つの出力バッファＯＢ５，ＯＢ６からなるグループであり、これらに共通の論理回路４４及び選択回路４７を介してＦＩＦＯ回路４１に接続されている。さらに、第３のグループは１つの出力バッファＯＢ７からなるグループであり、論理回路４５及び選択回路４８を介してＦＩＦＯ回路４１に接続されている。
【００３６】
選択回路４６〜４８は、リードデータＤＡＴＡ、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢ，ＯＤＴＡ〜ＯＤＴＣに基づいてイネーブル信号ＰＵＥＮ，ＰＤＥＮを生成し、これにより当該グループに含まれる出力バッファＯＢ１〜ＯＢ７を活性化させるか否かを選択する。ここで、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢはリード動作における出力インピーダンスを選択するための信号であり、インピーダンス選択信号ＯＤＴＡ〜ＯＤＴＣは終端動作時における終端インピーダンスを選択するための信号である。
【００３７】
終端動作はライト動作時に行われる。ライト動作時においては、入力バッファＩＢが活性化され、これによりデータ入出力端子ＤＱを介して外部から入力されたデータは、入力バッファＩＢによって受信され、リードライトバスＲＷＢＳを介してメインアンプ１５に転送される。そして、入力バッファＩＢがデータを受信する際、出力バッファＯＢが終端動作を行うことにより、データ入出力端子ＤＱが終端抵抗器として機能し、信号の反射が防止される。したがって、出力バッファＯＢは、リード動作時のみならず、ライト動作時にも活性化されることになる。
【００３８】
本実施形態では、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢがそれぞれ選択回路４７，４８に供給され、インピーダンス選択信号ＯＤＴＡ〜ＯＤＴＣがそれぞれ選択回路４６〜４８に供給される。選択回路４６にはリード動作時に対応するインピーダンス選択信号は入力されず、したがって、リード動作時においては出力バッファＯＢ１〜ＯＢ４が常に活性化される。
【００３９】
リード動作時における出力バッファＯＢのインピーダンスは、いずれも例えば２４０Ωとなるように設計されている。このため、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢを活性レベルとすることにより、出力バッファＯＢ１〜ＯＢ７を全て活性化させれば、リードデータのインピーダンスは３４．３Ω（＝２４０Ω／７）となる。また、インピーダンス選択信号ＲｏｎＡのみを活性レベルとすることにより、６個の出力バッファＯＢ１〜ＯＢ６を活性化させれば、リードデータのインピーダンスは４０Ω（＝２４０Ω／６）となる。さらに、インピーダンス選択信号ＲｏｎＢのみを活性レベルとすることにより、５個の出力バッファＯＢ１〜ＯＢ４，ＯＢ７を活性化させれば、リードデータのインピーダンスは４８Ω（＝２４０Ω／５）となる。そして、インピーダンス選択信号ＲｏｎＡ，ＲｏｎＢをいずれも非活性レベルとすることにより、４個の出力バッファＯＢ１〜ＯＢ４を活性化させれば、リードデータのインピーダンスは６０Ω（＝２４０Ω／４）となる。
【００４０】
このようなインピーダンス選択は、終端動作時においてもインピーダンス選択信号ＯＤＴＡ〜ＯＤＴＣを用いて同様に行うことができる。但し、後述するように、終端動作時における出力バッファＯＢのインピーダンスは、リード動作時におけるインピーダンスとは異なる値に切り替えられる。
【００４１】
出力バッファＯＢのインピーダンスは、プロセスばらつきや温度変化などの影響により、必ずしも設計通りに２４０Ωとなるとは限らない。このようなインピーダンスのずれを補正すべく、出力バッファＯＢはインピーダンス調整可能なプルアップユニットＰＵとインピーダンス調整可能なプルダウンユニットＰＤが用いられている。そして、そのインピーダンス調整は、対応する論理回路４３〜４５によって行われる。
【００４２】
論理回路４３〜４５には、対応する選択回路４６〜４８からそれぞれイネーブル信号ＰＵＥＮ，ＰＤＥＮが供給されるとともに、切り替え回路４９からインピーダンスコードＺＱＣＯＤＥ３が共通に供給される。そして、論理回路４３〜４５は、イネーブル信号ＰＵＥＮ，ＰＤＥＮ及びインピーダンスコードＺＱＣＯＤＥ３を入力信号とする論理演算を行うことによってインピーダンスコードＤＣＯＤＥＰＵ，ＤＣＯＤＥＰＤを生成し、これらを出力バッファＯＢに供給する。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。後述するように、インピーダンスコードＺＱＣＯＤＥ３は、プルアップ用のインピーダンスコードＣＯＤＥＰＵと、プルダウン用のインピーダンスコードＣＯＤＥＰＤによって構成される。
【００４３】
切り替え回路４９は、キャリブレーション回路５０から供給されるインピーダンスコードＺＱＣＯＤＥ１及びＺＱＣＯＤＥ２のいずれか一方を選択し、これをインピーダンスコードＺＱＣＯＤＥ３として論理回路４３〜４５に出力する。切り替え回路４９による選択は、ライト信号ＷＲＩＴＥに基づいて行われる。具体的には、ライト信号ＷＲＩＴＥが活性化していない場合、つまり、リード動作時においてはインピーダンスコードＺＱＣＯＤＥ１が選択され、これがインピーダンスコードＺＱＣＯＤＥ３として出力される。一方、ライト信号ＷＲＩＴＥが活性化している場合、つまり、ライト動作時においてはインピーダンスコードＺＱＣＯＤＥ２が選択され、これがインピーダンスコードＺＱＣＯＤＥ３として出力される。
【００４４】
インピーダンスコードＺＱＣＯＤＥ３には、プルダウンユニットＰＤのインピーダンスを調整するインピーダンスコードＣＯＤＥＰＵと、プルダウンユニットＰＤのインピーダンスを調整するインピーダンスコードＣＯＤＥＰＤが含まれている。本実施形態では、インピーダンスコードＣＯＤＥＰＵ，ＣＯＤＥＰＤがいずれも５ビットの信号からなる。
【００４５】
図３は、出力バッファＯＢの回路図である。
【００４６】
図３に示すように、出力バッファＯＢは、データ入出力端子ＤＱとプルアップユニットＰＵ及びプルダウンユニットＰＤとの間に抵抗素子ＲＷがそれぞれ接続された構成を有している。プルアップユニットＰＵにはインピーダンスコードＤＣＯＤＥＰＵが供給され、これによってプルアップユニットＰＵのインピーダンスが調整される。また、プルダウンユニットＰＤにはインピーダンスコードＤＣＯＤＥＰＤが供給され、これによってプルダウンユニットＰＤのインピーダンスが調整される。抵抗素子ＲＷはタングステン配線などからなる例えば４０Ω程度の抵抗である。
【００４７】
図４は、プルアップユニットＰＵの回路図である。
【００４８】
図４に示すように、プルアップユニットＰＵは、並列接続された５つのＮチャンネル型ＭＯＳトランジスタＴＮＵ０〜ＴＮＵ４によって構成されている。トランジスタＴＮＵ０〜ＴＮＵ４のドレインは、電源電位ＶＤＤＱを供給する電源配線ＶＬに共通に接続され、トランジスタＴＮＵ０〜ＴＮＵ４のソースは、抵抗素子ＲＷを介してデータ入出力端子ＤＱに接続されている。
【００４９】
トランジスタＴＮＵ０〜ＴＮＵ４のゲート電極には、インピーダンスコードＤＣＯＤＥＰＵを構成する各ビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ４がそれぞれ供給される。これにより、５つのトランジスタＴＮＵ０〜ＴＮＵ４は、インピーダンスコードＤＣＯＤＥＰＵの値に基づいて個別にオン／オフ制御されることになる。図４に示すように、インピーダンスコードＤＣＯＤＥＰＵは、論理回路４３〜４５によって生成される信号であり、インピーダンスコードＣＯＤＥＰＵの各ビットとイネーブル信号ＰＵＥＮをＡＮＤゲート回路によって論理合成することによって生成される。
【００５０】
これにより、イネーブル信号ＰＵＥＮがローレベルに非活性化している場合は、インピーダンスコードＣＯＤＥＰＵの値にかかわらず、インピーダンスコードＤＣＯＤＥＰＵを構成するビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ４が全てローレベルとなるため、トランジスタＴＮＵ０〜ＴＮＵ４は全てオフとなる。一方、イネーブル信号ＰＵＥＮがハイレベルに活性化している場合は、インピーダンスコードＣＯＤＥＰＵの値がそのままインピーダンスコードＤＣＯＤＥＰＵの値となり、いくつかのトランジスタＴＮＵ０〜ＴＮＵ４がオンとなる。
【００５１】
ここで、トランジスタＴＮＵ０〜ＴＮＵ４のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＮＵ０のＷ／Ｌ比を１ＷＬｎｕとした場合、トランジスタＴＮＵｋ（ｋ＝０〜４）のＷ／Ｌ比は、２ｋ×ＷＬｎｕに設計されている。これにより、プルアップユニットＰＵのインピーダンスを最大で３２段階に調整することが可能となる。
【００５２】
図５は、プルダウンユニットＰＤの回路図である。
【００５３】
図５に示すように、プルダウンユニットＰＤは、並列接続された５つのＮチャンネル型ＭＯＳトランジスタＴＮＤ０〜ＴＮＤ４によって構成されている。トランジスタＴＮＤ０〜ＴＮＤ４のソースは、電源電位ＶＳＳＱを供給する電源配線ＳＬに共通に接続され、トランジスタＴＮＤ０〜ＴＮＤ４のドレインは、抵抗素子ＲＷを介してデータ入出力端子ＤＱに接続されている。
【００５４】
トランジスタＴＮＤ０〜ＴＮＤ４のゲート電極には、インピーダンスコードＤＣＯＤＥＰＤを構成する各ビットＤＣＯＤＥＰＤ０〜ＤＣＯＤＥＰＤ４がそれぞれ供給される。これにより、５つのトランジスタＴＮＤ０〜ＴＮＤ４は、インピーダンスコードＤＣＯＤＥＰＤの値に基づいて個別にオン／オフ制御されることになる。図５に示すように、インピーダンスコードＤＣＯＤＥＰＤは、論理回路４３〜４５によって生成される信号であり、インピーダンスコードＣＯＤＥＰＤの各ビットとイネーブル信号ＰＤＥＮをＡＮＤゲート回路によって論理合成することによって生成される。
【００５５】
これにより、イネーブル信号ＰＤＥＮがローレベルに非活性化している場合は、インピーダンスコードＣＯＤＥＰＤの値にかかわらず、インピーダンスコードＤＣＯＤＥＰＤを構成するビットＤＣＯＤＥＰＤ０〜ＤＣＯＤＥＰＤ４が全てローレベルとなるため、トランジスタＴＮＤ０〜ＴＮＤ４は全てオフとなる。一方、イネーブル信号ＰＤＥＮがハイレベルに活性化している場合は、インピーダンスコードＣＯＤＥＰＤの値がそのままインピーダンスコードＤＣＯＤＥＰＤの値となり、いくつかのトランジスタＴＮＤ０〜ＴＮＤ４がオンとなる。
【００５６】
ここで、トランジスタＴＮＤ０〜ＴＮＤ４のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＮＤ０のＷ／Ｌ比を１ＷＬｎｄとした場合、トランジスタＴＮＤｋ（ｋ＝０〜４）のＷ／Ｌ比は、２ｋ×ＷＬｎｄに設計されている。これにより、プルダウンユニットＰＤのインピーダンスについても最大で３２段階に調整することが可能となる。
【００５７】
このように、プルアップユニットＰＵ及びプルダウンユニットＰＤのインピーダンスは、インピーダンスコードＣＯＤＥＰＵ，ＣＯＤＥＰＤによってそれぞれ調整することができる。これにより、リード動作時及びライト動作時における出力バッファＯＢのインピーダンスを所望の値に調整することができる。尚、上記の例では、プルアップユニットＰＵが５つのＮチャンネル型ＭＯＳトランジスタＴＮＵ０〜ＴＮＵ４によって構成され、プルダウンユニットＰＤが５つのＮチャンネル型ＭＯＳトランジスタＴＮＵＤ〜ＴＮＤ４によって構成されているが、本発明がこれに限定されないことは言うまでもない。例えば、プルアップユニットＰＵ及びプルダウンユニットＰＤをそれぞれ６つのトランジスタによって構成することも可能であり、この場合、プルアップユニットＰＵ及びプルダウンユニットＰＤのインピーダンスをそれぞれ最大で６４段階に調整することが可能となる。このように、プルアップユニットＰＵ及びプルダウンユニットＰＤの構成は、製品に求められるインピーダンス精度に応じて適宜変更することが可能である。
【００５８】
ここで、リード動作時においては、リードデータＤＡＴＡの論理レベルに基づいて、イネーブル信号ＰＵＥＮ，ＰＤＥＮのいずれか一方がハイレベルに活性化する。これにより、リード動作時においては、リードデータＤＡＴＡの論理レベルに基づいて、プルアップユニットＰＵ及びプルダウンユニットＰＤのいずれか一方が活性化されるため、データ入出力端子ＤＱはハイレベル又はローレベルに駆動される。これに対し、ライト動作時においては、イネーブル信号ＰＵＥＮがハイレベルに活性化する。これにより、ライト動作時においては、データ入出力端子ＤＱが電源電位ＶＤＤＱに終端される。
【００５９】
図６は、キャリブレーション回路５０のブロック図である。
【００６０】
図６に示すように、キャリブレーション回路５０は、キャリブレーション端子ＺＱに接続されたプルアップレプリカユニット５１と、ノードＮに接続されたプルアップレプリカユニット５２及びプルダウンレプリカユニット５３を備えている。プルアップレプリカユニット５１，５２は、図４に示したプルアップユニットＰＵのレプリカ回路であり、したがって、インピーダンスコードＣＯＤＥＰＵによってそのインピーダンスが調整される。プルダウンレプリカユニット５３は、図５に示したプルダウンユニットＰＤのレプリカ回路であり、したがって、インピーダンスコードＣＯＤＥＰＤによってそのインピーダンスが調整される。これらのレプリカユニット５１〜５３、並びに、後述する制御回路５４、５５は、キャリブレーション信号ＺＱＣに基づき、適宜、それぞれ活性又は非活性に制御される。また、これらのレプリカユニット５１〜５３には、それぞれ抵抗素子ＲＷが直列に接続されている。
【００６１】
キャリブレーション回路５０の動作は次の通りである。
【００６２】
まず、プルアップレプリカユニット５１を活性化させた状態で、キャリブレーション端子ＺＱに現れる電位とリファレンス電位ＺＱＶＲＥＦとを制御回路５４によって比較する。これにより、プルアップレプリカユニット５１のインピーダンスと、リファレンス抵抗ＲＺＱのインピーダンスが比較され、その結果に基づいてインピーダンスコードＣＯＤＥＰＵが更新される。インピーダンスコードＣＯＤＥＰＵはプルアップレプリカユニット５１に供給され、これにより、プルアップレプリカユニット５１のインピーダンスがリファレンス抵抗ＲＺＱのインピーダンスとほぼ一致するよう制御される。プルアップレプリカユニット５１のインピーダンスは、プルアップレプリカユニット５２にも反映される。
【００６３】
次に、プルアップレプリカユニット５２及びプルダウンレプリカユニット５３を活性化させた状態で、ノードＮに現れる電位とリファレンス電位ＺＱＶＲＥＦとを制御回路５５によって比較する。これにより、プルアップレプリカユニット５２のインピーダンスと、プルダウンレプリカユニット５３のインピーダンスが比較され、その結果に基づいてインピーダンスコードＣＯＤＥＰＤが更新される。インピーダンスコードＣＯＤＥＰＤはプルダウンレプリカユニット５３に供給され、これにより、プルダウンレプリカユニット５３のインピーダンスがリファレンス抵抗ＲＺＱのインピーダンスとほぼ一致するよう制御される。
【００６４】
このようなキャリブレーション動作により、インピーダンスコードＣＯＤＥＰＵ，ＣＯＤＥＰＤからなるインピーダンスコードＺＱＣＯＤＥ１が生成される。さらに、インピーダンスコードＣＯＤＥＰＵについては変換回路５６に入力され、これにより値が変換される。値の変換されたインピーダンスコードＣＯＤＥＰＵと、インピーダンスコードＣＯＤＥＰＤは、インピーダンスコードＺＱＣＯＤＥ２を構成する。
【００６５】
ここで、変換回路５６によるインピーダンスコードＣＯＤＥＰＵの値の変換は、プルアップユニットＰＵのインピーダンスがより高くなるよう、所定値を減算することにより行う。減算量については特に限定されないが、規格により定められたインピーダンスを逸脱しない範囲でインピーダンスコードＣＯＤＥＰＵの値を減算し、これによりライト動作時におけるシグナルインテグリティが高められるような値に設定することが好ましい。一例として、減算量が「１００ｂ」である場合、入力されたインピーダンスコードＣＯＤＥＰＵの値が「１０１０１ｂ」であれば、変換回路５６によって変換されたインピーダンスコードＣＯＤＥＰＵの値は「１０００１ｂ」となる。
【００６６】
このようにして生成されるインピーダンスコードＺＱＣＯＤＥ１，ＺＱＣＯＤＥ２は、上述の通り、データ入出力回路４０に含まれる切り替え回路４９に入力される。そして、リード動作時においてはインピーダンスコードＺＱＣＯＤＥ１が選択され、終端動作が行われるライト動作時においてはインピーダンスコードＺＱＣＯＤＥ２が選択される。
【００６７】
このため、プルアップユニットＰＵのインピーダンスは、リード動作時よりもライト動作時の方が高くなる。一例として、リード動作時においてハイレベルを出力する場合、各出力バッファＯＢのインピーダンスは、リファレンス抵抗ＲＺＱのインピーダンスと同じ２４０Ωとなる一方、ライト動作時において終端動作を行う場合の各出力バッファＯＢのインピーダンスは、リファレンス抵抗ＲＺＱのインピーダンスよりも高くなり、例えば２８０Ωとなる。インピーダンスの差分（この場合４０Ω）は、変換回路５６による減算量で定義されるため、所望の差分が得られるよう、変換回路５６による減算量を適切な値に設定すればよい。
【００６８】
図７はデータ入出力端子ＤＱに現れる信号波形を示す図であり、（ａ）はリード動作時における信号波形を示し、（ｂ）はライト動作時における信号波形を示している。
【００６９】
図７（ａ）に示すように、リード動作時において出力バッファＯＢのインピーダンスが２４０Ωに調整されている場合、リードデータの振幅ＶＲ１は所望の振幅が得られる。同様に、ライト動作時において出力バッファＯＢのインピーダンスが２４０Ωに調整されている場合も、ライトデータの振幅ＶＷ１は所望の振幅が得られるが、本実施形態では、ライト動作時において出力バッファＯＢのインピーダンスが例えば２８０Ωに切り替えられることから、ライトデータの振幅ＶＷ２が拡大する。これは、電源電位ＶＤＤＱへの終端能力が抑えられることにより、ライトデータのローレベルＶＩＬの電位が低下するためである。
【００７０】
これに対し、仮に、リード動作時においても出力バッファＯＢのインピーダンスを２８０Ωに調整すると、リードデータの振幅ＶＲ２が縮小してしまう。これは、リード動作時において出力バッファＯＢのインピーダンスが高くなると、駆動能力の低下により、リードデータのローレベルＶＯＬの電位が上昇するためである。
【００７１】
そして、本実施形態では、リード動作時においては出力バッファＯＢのインピーダンスを既定値（例えば２４０Ω）に設定し、ライト動作時においては出力バッファＯＢのインピーダンスを既定値よりも高い値（例えば２８０Ω）に設定し、これらを動的に切り替えていることから、リード動作時におけるリードデータの振幅ＶＲ１を縮小させることなく、ライト動作時におけるライトデータの振幅ＶＷ２を拡大させることが可能となる。
【００７２】
図８は、本発明の第２の実施形態による情報処理システムの構成を示すブロック図である。
【００７３】
図８に示すように、本実施形態による情報処理システムは、コントローラ４に複数の半導体装置１０Ａ，１０Ｂが接続された構成を有している。コントローラ４と半導体装置１０Ａ，１０Ｂは、共通のコマンドアドレスバス５を介して接続されるとともに、共通のデータバス６を介して接続されている。このため、コントローラ４から出力されるアドレス信号ＡＤＤ及びコマンド信号ＣＯＭは、半導体装置１０Ａ，１０Ｂに対して共通に入力される。また、コントローラ４から出力されるライトデータＤＱは、半導体装置１０Ａ，１０Ｂに対して共通に入力される。
【００７４】
これに対し、チップセレクト信号ＣＳＢについては、半導体装置１０Ａ，１０Ｂに対してそれぞれ個別に割り当てられている。具体的には、半導体装置１０Ａに対してはコントロールバス７Ａを介してチップセレクト信号ＣＳＢ０が供給され、半導体装置１０Ｂに対してはコントロールバス７Ｂを介してチップセレクト信号ＣＳＢ１が供給される。チップセレクト信号ＣＳＢ０，ＣＳＢ１は、それぞれ半導体装置１０Ａ，１０Ｂを選択するための信号であり、これによりコントローラ４は半導体装置１０Ａ，１０Ｂを排他的に選択することが可能となる。
【００７５】
このような構成を有する情報処理システムにおいては、非選択となっている半導体装置１０Ａ又は１０Ｂを終端動作させることができる。例えば、半導体装置１０Ａに対してライト動作を行う場合、図９（ａ）に示すように、選択された半導体装置１０Ａの出力バッファＯＢを４個活性化させることによって終端動作を行う一方、非選択である半導体装置１０Ｂの出力バッファＯＢを１個活性化させることによって終端動作を行うことができる。逆に、半導体装置１０Ｂに対してライト動作を行う場合、図９（ｂ）に示すように、選択された半導体装置１０Ｂの出力バッファＯＢを４個活性化させることによって終端動作を行う一方、非選択である半導体装置１０Ａの出力バッファＯＢを１個活性化させることによって終端動作を行うことができる。
【００７６】
そして、本実施形態においては、ライト動作を行う半導体装置１０Ａ又は１０Ｂの終端動作において、出力バッファＯＢのインピーダンスを既定値よりも高めるだけでなく、非選択である半導体装置１０Ａ又は１０Ｂの終端動作においても、出力バッファＯＢのインピーダンスを既定値よりも高めることができる。これにより、半導体装置１０Ａ，１０Ｂの合成インピーダンスがより高められることから、ライト動作時におけるライトデータの振幅を拡大させることが可能となる。
【００７７】
このような動作を実現するためには、チップセレクト信号ＣＳＢが非活性化している場合であっても、ライトコマンドを認識することによって、切り替え回路４９によるインピーダンスコードの切り替え動作を実行できるよう構成すればよい。例えば、チップセレクト信号ＣＳＢ０が活性化し、チップセレクト信号ＣＳＢ１が非活性化している状態でライトコマンドが発行された場合、半導体装置１０Ａにおいてライト動作を行うとともに、半導体装置１０Ｂにおいて終端動作を行い、その際の出力バッファＯＢのインピーダンスをインピーダンスコードＺＱＣＯＤＥ２に基づいて調整すればよい。
【００７８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７９】
例えば、上記実施形態による制御に加え、リード動作時とライト動作時とで活性化させる出力バッファＯＢの数を動的に切り替えることも可能である。一例として、リード動作時においては４個の出力バッファＯＢを活性化し、ライト動作時においては２個の出力バッファＯＢを活性化することもできる。この場合、データ入出力端子ＤＱから見たデータ出力回路４２の全体のインピーダンスは、リード動作時において６０Ω（＝２４０Ω／４）となり、ライト動作時において１４０Ω（＝２８０Ω／２）となる。
【符号の説明】
【００８０】
２        外部基板
４        コントローラ
５        コマンドアドレスバス
６        データバス
７Ａ，７Ｂ    コントロールバス
１０，１０Ａ，１０Ｂ    半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      モードレジスタ
１５      メインアンプ
２１      アドレス端子
２２      コマンド端子
２３      クロック端子
２４，２５    電源端子
３１      アドレス入力回路
３２      アドレス制御回路
３３      コマンド入力回路
３４      コマンドデコード回路
３５      クロック入力回路
３６      内部クロック発生回路
３７      タイミングジェネレータ
３８      内部電源発生回路
４０      データ入出力回路
４１      ＦＩＦＯ回路
４２      データ出力回路
４３〜４５    論理回路
４６〜４８    選択回路
４９      切り替え回路
５０      キャリブレーション回路
５１，５２    プルアップレプリカユニット
５３      プルダウンレプリカユニット
５４，５４    制御回路
５６      変換回路
ＢＬ，／ＢＬ    ビット線
ＤＱ      データ入出力端子
ＩＢ      入力バッファ
ＬＩＯＴ／ＬＩＯＢ    ローカルデータ線
ＬＴ１〜ＬＴ３    ラッチ回路
ＭＣ      メモリセル
ＭＩＯＴ／ＭＩＯＢ    メインデータ線
Ｎ        ノード
ＯＢ１〜ＯＢ７    出力バッファ
ＰＤ      プルダウンユニット
ＰＵ      プルアップユニット
ＲＷ      抵抗素子
ＲＷＢＳ  リードライトバス
ＲＺＱ    リファレンス抵抗
ＳＡＭＰ  センスアンプ
ＳＬ，ＶＬ    電源配線
ＴＧ      スイッチ回路
ＴＮＤ０〜ＴＮＤ４，ＴＮＵ０〜ＴＮＵ４    トランジスタ
ＷＬ      ワード線
ＺＱ      キャリブレーション端子
【図１】
2016005075.tif 000003
【図２】
2016005075.tif 000004
【図３】
2016005075.tif 000005
【図４】
2016005075.tif 000006
【図５】
2016005075.tif 000007
【図６】
2016005075.tif 000008
【図７】
2016005075.tif 000009
【図８】
2016005075.tif 000010
【図９】
2016005075.tif 000011