(57)【要約】      （修正有）【課題】幅広い輝度を有する被写体に対してより高いＳ／Ｎ比を有した鮮明な画像を得る撮像装置を提供する。【解決手段】複数のイメージセンサ５０−１、５０−２、５０−３は、光電変換を行って発生した電荷を時間遅延積分して垂直転送クロックを用いて垂直転送するための複数の画素１が２次元配列された画素群３０−１、３０−２、３０−３と、時間遅延積分された信号電荷量を水平転送する水平転送部２とを備える。判定回路８０は、当該信号電荷量が各画素の飽和電荷量を超えたか否かを判定するための所定のしきい値Ｖｔｈとそれぞれ比較し、当該各比較結果に基づいて、信号電荷量をメモリ回路９０に出力するか否かをそれぞれ判定する。更に、画像データ算出部１００はメモリ回路に格納された信号電荷量データに基づいて画像データを算出する。【選択図】図１
2016213710.tif 000002
【特許請求の範囲】
【請求項１】
複数のイメージセンサを備えた撮像装置であって、
上記各イメージセンサは、
光電変換を行って発生した電荷を時間遅延積分して垂直転送クロックを用いて垂直転送するための複数の画素が２次元配列された画素群と、
上記時間遅延積分された信号電荷量を水平転送する水平転送部とを備え、
上記撮像装置は、
上記信号電荷量を所定のアドレスにそれぞれ格納する記憶回路と、
上記信号電荷量を、当該信号電荷量が上記各画素の飽和電荷量を超えたか否かを判定するための所定のしきい値レベルとそれぞれ比較し、当該各比較結果に基づいて、上記信号電荷量を上記記憶回路に出力するか否かをそれぞれ判定する判定回路と、
上記格納された信号電荷量データに基づいて、画像データを算出する画像データ算出部とを備えたことを特徴とする撮像装置。
【請求項２】
上記各イメージセンサは、
上記複数の画素において蓄積された信号電荷量を垂直転送するための複数の転送電極と、
上記複数の転送電極にそれぞれ接続された複数の選択線と、
上記複数の選択線に接続され、複数の垂直転送クロックを所定の上記選択線に接続するライン選択回路と、
複数の単位セル回路から構成された垂直シフトレジスタ回路であって、上記ライン選択回路における上記複数の垂直転送クロックの接続状態をそれぞれ表す複数の選択信号を対応する単位セル回路に保持する垂直シフトレジスタ回路とをさらに備え、
上記ライン選択回路における上記複数の垂直転送クロックの接続状態は、上記信号電荷量を上記水平転送部に垂直転送するか否かの接続状態であり、
上記ライン選択回路は、上記各選択信号に基づいて、上記複数の垂直転送クロックのうち所定の一対の垂直転送クロックを互いに入れ換えるか否かを行うことにより、上記信号電荷量を上記水平転送部に垂直転送するか否かを選択することを制御することを特徴とする請求項１記載の撮像装置。
【請求項３】
上記ライン選択回路は、上記複数の選択信号に基づいて、上記各イメージセンサの時間遅延積分の段数を制御する請求項２記載の撮像装置。
【請求項４】
上記複数の選択信号は第１又は第２のレベルを有する２値信号であることを特徴とする請求項３記載の撮像装置。
【請求項５】
上記記憶回路は、
上記複数の選択信号を所定のパルス幅で計数してカウント値を算出するカウンタ回路と、
上記カウント値に基づいて、上記所定のアドレスを示すアドレス信号を発生するアドレス信号発生部とをさらに備えたことを特徴とする請求項２〜４のうちのいずれか１つに記載の撮像装置。
【請求項６】
上記判定回路は、
上記信号電荷量を上記所定のしきい値レベルと比較し、上記比較結果を出力する複数の比較器と、
上記信号電荷量を上記記憶回路に出力する切替部と、
上記信号電荷量が上記所定のしきい値レベル以上であるときに、上記信号電荷量を出力しないように上記切替部を制御し、上記信号電荷量が上記所定のしきい値レベル未満であるときに、上記信号電荷量を上記記憶回路に出力するように制御する判定部とを備えたことを特徴とする請求項１〜５のうちのいずれか１つに記載の撮像装置。
【請求項７】
上記各イメージセンサと上記各比較器との間に挿入されて設けられ、上記各信号電荷量から上記各イメージセンサにおける暗電流を除去する補正部をさらに備えたことを特徴とする請求項６記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＴＤＩ（Time Delay and Integration）方式ＣＣＤ（Charge Coupled Device：電荷結合素子）イメージセンサを備えた撮像装置に関する。
【背景技術】
【０００２】
半導体基板上に多数の光検出器をアレイ状に配置し、同一基板上に信号電荷量の読出回路または出力回路を備えたＣＣＤイメージセンサが多数開発されている。リモートセンシングにおいては、光検出器を１列に配置したＣＣＤイメージセンサを例えば人工衛星などの被写体に搭載して、光検出器の列方向と垂直な方向を衛星の進行方向に一致させることによって地表の２次元画像を撮影する。しかし、画像解像度を向上させるには画素ピッチをできるだけ小さくすることが望ましいが、光検出器の面積が縮小する分だけ入射光量が減少し、Ｓ／Ｎ比が劣化するという問題があった。
【０００３】
Ｓ／Ｎ比を改善するための巧妙な手段としてＴＤＩ方式のイメージセンサが開発されている。ＴＤＩ方式は、２次元イメージセンサであるＦＦＴ（フルフレームトランスファ）型ＣＣＤを用い、電荷転送のタイミングを被写体像の移動タイミングに同期させることでＳ／Ｎ比を改善する、ＣＣＤイメージセンサの読出し方式である。リモートセンシングの場合、垂直方向の電荷転送を衛星の移動速度に合わせることでＴＤＩ動作が実現できる。垂直ＣＣＤでＭ段のＴＤＩ動作を行うと、蓄積時間が実効的にＭ倍となるため、感度がＭ倍向上し、Ｓ／Ｎ比は√Ｍ倍に改善される。
【０００４】
ＴＤＩ動作によって検出器感度が増大すると、高輝度の被写体を撮像する場合に信号電荷量が画素の飽和電荷量を超え、ダイナミックレンジが不足するという問題が生じる。飽和電荷量は画素面積とともに減少するため、画像解像度を向上させようとして画素サイズを縮小すると、この問題はますます顕著となる。この問題を解決するセンサとして、例えば特許文献１記載のセンサが提案されている。
【０００５】
特許文献１には、入射した赤外線を光電変換する１次元に配列された赤外線検出器がスキャン方向に複数配列され、クロックに合わせて電荷を出力するＴＤＩ素子配列赤外線検出器を備えたＴＤＩ方式イメージセンサが開示されている。このＴＤＩ方式イメージセンサを用いることによって、画素の飽和電荷量を変更することなしに感度を高め、Ｓ／Ｎ比の改善を図ることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３８７３４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に示したＴＤＩ方式イメージセンサでは、低輝度から高輝度の入射光に対してＳ／Ｎ比を高めようとする場合には１次元アレイ赤外線検出器を増設する必要がある。さらに、１次元アレイ赤外線検出器の増設にともなって、Ａ／Ｄ変換回路や積分回路も増設する必要がある。従って、ＴＤＩ方式イメージセンサの回路規模が増大するという問題があった。また、低輝度から高輝度までの様々な輝度を有する被写体を撮像するときには、最適なＳ／Ｎ比が得られる輝度が画素の飽和電荷量によって決定されるので、幅広い輝度を有する被写体に対して、高いＳ／Ｎ比を有した鮮明な画像を得ることができないという問題があった。
【０００８】
本発明の目的は以上の問題点を解決し、幅広い輝度を有する被写体に対して、より高いＳ／Ｎ比を有した鮮明な画像を得ることができる撮像装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る撮像装置は、
複数のイメージセンサを備えた撮像装置であって、
上記各イメージセンサは、
光電変換を行って発生した電荷を時間遅延積分して垂直転送クロックを用いて垂直転送するための複数の画素が２次元配列された画素群と、
上記時間遅延積分された信号電荷量を水平転送する水平転送部とを備え、
上記撮像装置は、
上記信号電荷量を所定のアドレスにそれぞれ格納する記憶回路と、
上記信号電荷量を、当該信号電荷量が上記各画素の飽和電荷量を超えたか否かを判定するための所定のしきい値レベルとそれぞれ比較し、当該各比較結果に基づいて、上記信号電荷量を上記記憶回路に出力するか否かをそれぞれ判定する判定回路と、
上記格納された信号電荷量データに基づいて、画像データを算出する画像データ算出部とを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明に係る撮像装置によれば、複数のＣＣＤイメージセンサにおいて蓄積される信号電荷量のうち、飽和電荷量未満の信号電荷量のみを用いて撮影画像を得ることができる。従って、回路規模を増大することなしに、幅広い輝度を有する被写体に対して、より高いＳ／Ｎ比を有した鮮明な画像を得ることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る撮像装置のブロック図である。
【図２】図１の各ＣＣＤイメージセンサ５０−１，５０−２，５０−３の配置を説明するための概略図である。
【図３】図１のメモリアレイ９４の物理アドレスを説明するための概略図である。
【図４】図１の撮像装置により実行される画像表示処理を示すフローチャートである。
【図５】本発明の実施の形態２に係る撮像装置のブロック図である。
【図６】図５のＣＣＤイメージセンサ５０−ｎの素子平面図である。
【図７】図６の垂直シフトレジスタ回路２０の単位セル回路２０−１の構成要素を示すブロック図である。
【図８】図６のライン選択回路１５の単位セル回路１５−１の構成要素を示すブロック図である。
【図９】図６のＴＤＩ段数設定回路６０の動作を説明するための概略図である。
【図１０】図６の転送電極６に入力される垂直転送クロックφＶ１、φＶ２、φＶ３、φＶ４の時間ｔに対する信号レベルの変化を示す時間軸波形図である。
【図１１】図６の垂直シフトレジスタ回路２０に入力されるＴＤＩ転送段指定信号φＴＳ及びトリガークロック信号φＴ１、φＴ２の時間ｔに対する信号レベルの変化を示す時間軸波形図である。
【図１２】図６の各時間ｔ１〜ｔ８における垂直シフトレジスタ回路２０の状態を示す模式図である。
【図１３】本発明の実施の形態１の変形例に係る図１の撮像装置のブロック図である。
【図１４】本発明の実施の形態２の変形例に係る図５の撮像装置のブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付して説明は省略する。
【００１３】
実施の形態１．
図１は本発明の実施の形態１に係る撮像装置のブロック図である。図１の撮像装置は、ＣＣＤ撮像回路５０と、判定回路８０と、メモリ回路（記憶回路）９０と、画像データ算出部１００と、表示部１１０と、Ａ／Ｄ変換部１２０とを備えて構成される。ＣＣＤ撮像回路５０は、所定のパルス信号を発生する駆動パルス発生部４０と、複数Ｎ個のＴＤＩ方式ＣＣＤイメージセンサ５０−ｎ（自然数ｎ（１≦ｎ≦Ｎ））とを備えて構成される。また、各ＣＣＤイメージセンサ５０−ｎは、所定のＴＤＩ段数Ｓｎをそれぞれ有する。ここで、ＴＤＩ方式とはＣＣＤイメージセンサの読み出し方式で、一定速度で移動する対象物に対して、その移動方向及び速度とＣＣＤイメージセンサの電荷転送方向及び速度とを一致させて撮像を行う方式のことをいい、移動する対象物をＣＣＤイメージセンサの垂直画素数だけ繰り返し時間遅延積分露光するときにおける垂直画素数をＴＤＩ段数という。ここで、移動する対象物をＣＣＤイメージセンサの垂直画素数だけ繰り返し積分露光することにより高い感度を得ることが可能となる。以下の説明では、縦方向とは画素１の垂直方向を指し、横方向とは画素１の水平方向を指す。すなわち、各ＣＣＤイメージセンサ５０−ｎは、２次元アレイ状に配列された複数の画素１を有し、２次元アレイ状の配列のうちの列方向が垂直方向であり、当該列方向と直交する行方向が水平方向である。図１では、ＣＣＤ撮像回路５０は、３（Ｎ＝３）個のＣＣＤイメージセンサ５０−１，５０−２，５０−３を備える。
【００１４】
図２は図１の各ＣＣＤイメージセンサ５０−１，５０−２，５０−３の配置を説明するための概略図である。図２において、各ＣＣＤイメージセンサ５０−１，５０−２，５０−３は、同一の画素ピッチＰを有する。また、各ＣＣＤイメージセンサ５０−１，５０−２，５０−３は、所定の間隔で行方向に平行にずれて配置される。ここで、画素群３０−１と画素群３０−２とは所定の間隔Ｌで行方向に平行にずれて配置され、画素群３０−２と画素群３０−３とは所定の間隔Ｌで行方向に平行にずれて配置される。例えば、各ＣＣＤイメージセンサ５０−１，５０−２，５０−３の各画素列１２列目（Ｌ１２），１３列目（Ｌ１３），１４列目（Ｌ１４）は、行方向において一致する。なお、所定の間隔Ｌは、画素ピッチＰの整数倍の値とすることが望ましい。
【００１５】
図１において、ＣＣＤイメージセンサ５０−ｎは、光電変換を行って発生した電荷を時間遅延積分して垂直転送クロックを用いて垂直転送するための複数の画素が２次元配列された画素群画素群３０−ｎと、所定のパルス信号に基づいて、ＴＤＩ段数Ｓｎだけ時間遅延積分して垂直転送された電荷を蓄積する電荷蓄積部４と、電荷蓄積部４に蓄積された電荷を水平転送する水平転送部２と、水平転送された信号電荷量を電気信号に変換して出力する出力アンプ３とを備えて構成される。ここで、時間遅延積分された信号電荷量は、水平転送部２に向かって垂直転送方向（図面下方）へと転送され、さらに水平転送部２で水平転送方向（図面右方）へと転送されて出力アンプ３に出力される。出力アンプ３は、入力された時間遅延積分された信号電荷量を電気信号に変換してそれぞれ出力する。また、垂直転送方向とは、信号電荷量のＴＤＩ転送方向であり、例えば人工衛星にＴＤＩ方式のＣＣＤイメージセンサを搭載する場合には、ＴＤＩ転送方向は人工衛星の進行方向に一致する。
【００１６】
判定回路８０は、各出力アンプ３に接続される比較器８１−ｎと、各比較器８１−ｎの出力端子に接続される判定部８２と、各出力アンプ３に接続されるスイッチＳＷ−ｎとを備えて構成される。ここで、判定回路８０は、信号電荷量を、各画素１の飽和電荷量を超えたか否かを判定するための飽和しきい値レベルＶｔｈとそれぞれ比較し、当該各比較結果に基づいて、信号電荷量をメモリ回路９０に出力するか否かをそれぞれ判定する。ここで、飽和しきい値レベルＶｔｈは、時間遅延積分された信号電荷量が画素１の飽和電荷量を超えたか否かを判定するためのしきい値レベルである。
【００１７】
各比較器８１−ｎは、各出力アンプ３の出力信号を非反転入力端子に入力し、飽和しきい値レベルＶｔｈを反転入力端子に入力する。
【００１８】
メモリ回路９０は、入力バッファ９１と、アドレスバッファ９２と、アドレスデコーダ９３と、メモリアレイ９４と、出力バッファ９５と、アドレス信号発生部９６とを備えて構成される。
【００１９】
比較器８１−ｎは、各出力アンプ３から入力される信号電荷量の値を飽和しきい値レベルＶｔｈと比較し、当該比較結果を判定部８２に出力する。ここで、比較器８１−ｎは、信号電荷量の値が飽和しきい値レベルＶｔｈ以上であるときは、比較結果としてハイレベル信号（Ｈ）を出力する。また、比較器８１−ｎは、信号電荷量の値が飽和しきい値レベルＶｔｈ未満であるときは比較結果としてローレベル信号（Ｌ）を出力する。
【００２０】
判定部８２は、各比較器８１−ｎからの比較結果に基づいて、スイッチＳＷ−ｎの切り替えを制御する切替信号ＣＳを生成してスイッチＳＷ−ｎに出力する。ここで、スイッチＳＷ−ｎは、比較器８１−ｎからハイレベル信号を受信すると、接点ｂに切り替え、比較器８１−ｎからローレベル信号を受信すると、接点ａに切り替える。なお、スイッチＳＷ−ｎが接点ｂに切り替えられると、ＣＣＤイメージセンサ５０−ｎにより蓄電された電荷は放電される。すなわち、判定部８２は、信号電荷量が飽和しきい値レベルＶｔｈ以上であるときに、信号電荷量を出力しない（接地する）ようにスイッチＳＷ−ｎを制御し、信号電荷量が飽和しきい値レベルＶｔｈ未満であるときに、信号電荷量をＡ／Ｄ変換部１２０を介してデジタルデータに変換してメモリ回路９０に出力するように制御する。
【００２１】
アドレス信号発生部９６は、所定の物理アドレスを示すアドレス信号ＡＳを発生してアドレスバッファ９２に出力する。アドレスバッファ９２は、入力されたアドレス信号ＡＳをバッファリングしてバッファリングされたアドレス信号ＡＳをアドレスデコーダ９３に出力する。アドレスデコーダ９３は、入力されたアドレス信号ＡＳを、メモリアレイ９４の物理アドレスにデコードしてメモリアレイ９４に出力する。
【００２２】
Ａ／Ｄ変換部１２０は、判定回路８０から入力される信号電荷量データをデジタルデータに変換して入力バッファ９１に出力する。
【００２３】
入力バッファ９１は、Ａ／Ｄ変換部１２０からから入力されるデジタル変換された信号電荷量データを一時的に記憶し、メモリアレイ９４の所定の物理アドレスに出力する。メモリアレイ９４は、入力された信号電荷量データを所定の物理アドレスに格納する。出力バッファ９５は、所定の物理アドレスに格納された信号電荷量データを一時的に記憶し、画像データ算出部１００に出力する。
【００２４】
画像データ算出部１００は、入力された信号電荷量データに基づいて、画像データを算出して表示部１１０に出力する。表示部１１０は、画像データに基づいて撮影画像を表示する。
【００２５】
図３は図１のメモリアレイ９４の物理アドレスを説明するための概略図である。各ＣＣＤイメージセンサ５０−１，５０−２，５０−３において蓄積される信号電荷量データは所定の物理アドレスにそれぞれずらして格納される。すなわち、ＣＣＤイメージセンサ５０−１で蓄積される信号電荷量データは、０番地からＣＣＤイメージセンサ５０−１のＴＤＩ段数に応じた転送時間に相当する領域５０−１ｄだけ後方にずらしたアドレス５０−１ｃに格納される。
【００２６】
また、ＣＣＤイメージセンサ５０−２で蓄積される信号電荷量データは、ＣＣＤイメージセンサ５０−２のＴＤＩ段数に応じた転送時間に相当する領域５０−２ｄ及び画素のない部分に相当する遅延分に相当する領域５０−１ｅを加算した分だけ後方にずらしたアドレス５０−２ｃに格納される。ここで、アドレス５０−１ｃの後方に位置する領域５０−１ｅは所定の間隔Ｌに相当し、この領域５０−１ｅにはデータは格納されない。
【００２７】
さらに、ＣＣＤイメージセンサ５０−３で蓄積される信号電荷量データは、ＣＣＤイメージセンサ５０−３のＴＤＩ段数に応じた転送時間に相当する領域５０−３ｄ及び画素のない部分に相当する遅延分に相当する領域５０−２ｅを加算した分だけ後方にずらしたアドレス５０−３ｃに格納される。ここで、アドレス５０−２ｃの後方に位置する領域５０−２ｅは所定の間隔Ｌに相当し、この領域５０−２ｅにはデータは格納されない。
【００２８】
以上のように構成された撮像装置の動作について以下に説明する。
【００２９】
図４は図１の撮像装置により実行される画像表示処理を示すフローチャートである。図４において、ＣＣＤイメージセンサ５０−ｎが、各画素１において蓄積された信号電荷量を時間遅延積分して垂直転送して信号電荷量を蓄積し（ステップＳ１）、次のステップＳ２に移動する。ステップＳ２では、ＣＣＤイメージセンサ５０−ｎが、蓄積された信号電荷量を比較器８１−ｎにそれぞれ出力する。
【００３０】
ステップＳ３では、比較器８１−ｎが、信号電荷量を飽和しきい値レベルＶｔｈとそれぞれ比較し、当該比較結果を判定部８２にそれぞれ出力する。ここで、比較器８１−ｎは信号電荷量が飽和しきい値レベルＶｔｈ以上であると判断すれば、ステップＳ４に移動する。ステップＳ４では、判定部８２がスイッチＳＷ−ｎを接点ｂに切り替えるように制御し、この処理は終了する。すなわち、判定部８２は、ＣＣＤイメージセンサ５０−ｎの画素１が飽和されて十分な感度が得られなかったと判断し、ＣＣＤイメージセンサ５０−ｎにおいて蓄積された信号電荷量は放電される。
【００３１】
また、比較器８１−ｎは信号電荷量が飽和しきい値レベルＶｔｈ未満であると判断すれば、ステップＳ５に移動する。ステップＳ５では、判定部８２がスイッチＳＷ−ｎを接点ａに切り替えるように制御する。従って、ＣＣＤイメージセンサ５０−ｎの出力アンプ３の出力端子とメモリ回路９０の入力バッファ９１とが接続される。すなわち、判定部８２は、ＣＣＤイメージセンサ５０−ｎの画素１が飽和されておらず十分な感度が得られたと判断して、ＣＣＤイメージセンサ５０−ｎにおいて蓄積された信号電荷量をメモリ回路９０に出力する。
【００３２】
ステップＳ６では、メモリ回路９０が、ＣＣＤイメージセンサ５０−ｎにより蓄積された信号電荷量データを、メモリアレイ９４の所定のアドレスに格納し（ステップＳ６）、次のステップＳ７に移動する。すなわち、ＣＣＤイメージセンサ５０−ｎの画素１の飽和電荷量未満の信号電荷量データのみがメモリアレイ９４の所定のアドレスに格納され、飽和電荷量以上の信号電荷量データはメモリアレイ９４の所定のアドレスに格納されない。
【００３３】
ステップＳ７では、画像データ算出部１００が、所定のアドレスに格納されたデータに基づいて、画像データを算出して出力し、次のステップＳ８に移動する。
【００３４】
ここで、画像データＩＤは、所定のアドレスにそれぞれ格納されたデータＤ１〜Ｄ３を用いて、次式で表すことができる。また、各アドレスは、ＣＣＤイメージセンサ５０−１，５０−２，５０−３により蓄積される信号電荷量がそれぞれ格納される物理アドレスである。
【００３５】
【数１】
2016213710.tif 000003
【００３６】
上述した式（１）に示すように、ＣＣＤイメージセンサ５０−２において蓄積される信号電荷量は、（Ｓ１＋Ｓ２）／Ｓ２倍に増幅される。従って、ＣＣＤイメージセンサ５０−１〜５０−２のそれぞれのＴＤＩ段数を合算した（Ｓ１＋Ｓ２）段のＴＤＩ段数を有するＣＣＤイメージセンサに相当する信号電荷量を高感度で得ることができる。また、ＣＣＤイメージセンサ５０−３において蓄積される信号電荷量は、（Ｓ１＋Ｓ２＋Ｓ３）／Ｓ３倍に増幅される。従って、ＣＣＤイメージセンサ５０−１〜５０−３のそれぞれのＴＤＩ段数を合算した（Ｓ１＋Ｓ２＋Ｓ３）段のＴＤＩ段数を有するＣＣＤイメージセンサに相当する信号電荷量を高感度で得ることができる。
【００３７】
ステップＳ８では、表示部１１０は、入力された画像データに基づいて、撮影画像を表示し、この処理は終了する。
【００３８】
以上の実施の形態に係る撮像装置によれば、複数のＣＣＤイメージセンサにおいて蓄積される信号電荷量のうち、飽和電荷量未満の信号電荷量のみを用いて撮影画像を得ることができる。従って、回路規模を増大することなしに、幅広い輝度を有する被写体に対して、より高いＳ／Ｎ比を有した鮮明な画像を得ることが可能となる。
【００３９】
実施の形態２．
実施の形態１では、各ＣＣＤイメージセンサ５０−ｎのＴＤＩ段数は予め設定された。これに対して、本実施の形態では、ＴＤＩ段数を設定するためのＴＤＩ段数設定回路２０をさらに備えたことを特徴とする。
【００４０】
図５は本発明の実施の形態２に係る撮像装置のブロック図である。図５の撮像装置は、図１の撮像装置と比較すると、ＣＣＤ撮像回路５０の代わりにＣＣＤ撮像回路５０Ａを備え、メモリ回路９０の代わりにメモリ回路（記憶回路）９０Ａを備えたことを特徴とする。
【００４１】
図５のＣＣＤ撮像回路５０Ａは、図１のＣＣＤ撮像回路５０と比較すると、各ＣＣＤイメージセンサ５０−ｎのＴＤＩ段数をそれぞれ設定するＴＤＩ段数設定回路６０をさらに備えたことを特徴とする。図５のメモリ回路９０Ａは、図１のメモリ回路９０と比較すると、アドレス信号発生部９６の代わりにアドレス信号発生部９６Ａを備え、アドレス信号発生部９６Ａの前段にカウンタ回路９８を備えたことを特徴とする。
【００４２】
図５のカウンタ回路９８は、ＴＤＩ転送段指定信号φＴＳを入力すると、ＴＤＩ転送段指定信号φＴＳを所定のパルス幅でカウント（計数）してカウント値を算出し、当該算出されたカウント値をアドレス信号発生部９６Ａに出力する。アドレス信号発生部９６Ａは、入力されたカウント値に基づいて、所定の物理アドレスを示すアドレス信号ＡＳを発生してアドレスバッファ９２に出力する。
【００４３】
図６は図５のＣＣＤイメージセンサ５０−ｎの素子平面図である。図６のＣＣＤイメージセンサ５０−ｎは、複数の画素１から形成される画素群３０−ｎと、各画素１において蓄積される信号電荷量を垂直転送するための複数の転送電極６と、水平転送部２と、複数の転送電極６にそれぞれ接続され、蓄積された信号電荷量を垂直転送するための垂直転送クロックφＶ１〜φＶ４をそれぞれ複数の転送電極６に入力するための複数の選択線ＳＬａ〜ＳＬｄと、電荷蓄積部４と、不要な信号電荷量を排出するための電荷排出ドレイン部５と、ＴＤＩ段数設定回路６０と、出力アンプ５とを備えて構成される。
【００４４】
図６において、ＴＤＩ転送段指定信号φＴＳは、ＣＣＤイメージセンサ５０−ｎのための複数の選択信号を含み、当該選択信号は、ＣＣＤイメージセンサ５０−ｎのライン選択回路１５における垂直転送クロックφＶ２、φＶ４の接続状態を表す。ここで、複数の選択信号は、ＣＣＤイメージセンサ５０−ｎのＴＤＩ段数を決定する。
【００４５】
ここで、単位セル回路２０−１〜２０−８の個数は、ＣＣＤイメージセンサ５０−ｎを構成する画素群３０−ｎの垂直画素数（段数）の値と同一である。本実施の形態では、垂直シフトレジスタ回路２０は、８個の単位セル回路２０−１〜２０−８から構成される。また、単位セル回路２０−１〜２０−８には、各トリガークロック信号φＴ１、φＴ２をそれぞれ入力するための入力ピン１９ａ、１９ｂが金属配線１８ａ、１８ｂを介してそれぞれ接続される。また、単位セル回路２０−１には、ＴＤＩ転送段指定信号φＴＳを入力するための入力端子である入力ピン１９ｃが金属配線１８ｃを介して接続され、単位セル回路２−ｍ（２≦自然数ｍ≦８）は、単位セル回路２−（ｍ−１）とそれぞれ直列接続される。
【００４６】
ＴＤＩ段数設定回路６０は、複数の単位セル回路２０−１〜２０−８から構成され、ライン選択回路１５における各垂直転送クロックφＶ２、φＶ４の接続状態を表す選択信号を対応する単位セル回路２０−１〜２０−８に保持する垂直シフトレジスタ回路２０と、各選択線ＳＬｂ、ＳＬｄに接続され、複数の選択信号に基づいて、複数の垂直転送クロックφＶ２、φＶ４を所定の各選択線に接続するライン選択回路１５とを備えて構成される。ここで、ライン選択回路１５における各垂直転送クロックφＶ２、φＶ４の接続状態は、上述したＴＤＩ段数を設定する接続状態であり、ライン選択回路１５は、複数の選択信号に基づいて、複数の垂直転送クロックφＶ１〜φＶ４のうち所定の一対の垂直転送クロックを互いに入れ換えるか否かを行うことにより、ＴＤＩ段数を設定するように制御する。
【００４７】
ライン選択回路１５は、選択用ＭＯＳトランジスタ群からなる単位セル回路１５−１〜１５−８を備えて構成される。ここで、単位セル回路１５−１〜１５−８の個数は、ＣＣＤイメージセンサ５０−ｎを構成する画素群３０−ｎの垂直画素数（段数）と同一である。また、単位セル回路３−１〜３−８には、各垂直転送クロックφＶ２、φＶ４をそれぞれ入力するための入力ピン１４ｂ、１４ｄが金属配線１３ｂ、１３ｄを介してそれぞれ接続される。
【００４８】
画素群３０−ｎは、ＣＣＤイメージセンサ５０−ｎを形成する基板（図示せず）の表面上に画素１を水平転送方向に１０画素及び垂直転送方向に８画素を２次元アレイ状に配列して構成される。ここで、画素１は、図１の破線の太枠で示した領域で示され、この太枠で示された領域は、画素１間の境界を模式的に示した境界線である。
【００４９】
図６の各画素１において、光電変換により発生される信号電荷量が蓄積され、転送電極６により当該蓄積された信号電荷量が時間遅延積分されて垂直転送される。ここで、信号電荷量の転送には４相駆動ＣＣＤイメージセンサが用いられ、４本１組の転送電極６が画素１上に配列される。ここで、ポリシリコンからなる転送電極６ａ、６ｂ、６ｃ、６ｄが順に配置され、その下に転送チャネル（図示せず）が形成され、当該転送チャネルは基板（図示せず）と逆導電型の不純物領域からなる分離領域７で電気的に分離される。また、転送電極６ａ、６ｃは、金属配線である選択線ＳＬａ、ＳＬｃを介して入力ピン１１ａ、１１ｃにそれぞれ接続される。一方、転送電極６ｂ、６ｄは、金属配線である選択線ＳＬｂ、ＳＬｄを介して、入力ピン１４ｂ、１４ｄのどちらかに接続される。どちらに接続されるかはライン選択回路１５によって決まる。すなわち、各転送電極６ａ、６ｂ、６ｃ、６ｄは、選択線ＳＬａ、ＳＬｂ、ＳＬｃ、ＳＬｄにそれぞれ接続され、４相の垂直転送クロックφＶ１〜φＶ４が４本の転送電極６ａ、６ｂ、６ｃ、６ｄにそれぞれ入力されて垂直転送方向の信号電荷量の転送が行われる。
【００５０】
図７は図６の垂直シフトレジスタ回路２０の単位セル回路２０−１の構成要素を示すブロック図である。図７において、単位セル回路２０−１は、ＮＭＯＳトランジスタである伝達ゲート２１ａ、２１ｂと、インバータ２２ａ、２２ｂとを備えて構成され、インバータ２２ｂと、伝達ゲート２１ｂと、インバータ２２ａと、伝達ゲート２１ａとはそれぞれ直列接続される。ここで、伝達ゲート２１ａのドレイン端子は、金属配線１８ｃを介して入力ピン１９ｃに接続され、伝達ゲート２１ａのソース端子は、インバータ２２ａの入力端子に接続される。また、伝達ゲート２１ａのゲート端子は、金属配線１８ａを介して入力ピン１９ａに接続される。
【００５１】
図７において、インバータ２２ａの出力端子は、伝達ゲート２１ｂのドレイン端子に接続され、伝達ゲート２１ｂのソース端子は、インバータ２２ｂの入力端子に接続される。伝達ゲート２１ｂのゲート端子は、金属配線１８ｂを介して入力ピン１９ｂに接続される。インバータ２２ｂの出力端子は、金属配線１６を介して、後述する図８の単位セル回路１５−１に接続される。なお、図７の単位セル回路２０−２〜２０−８は、単位セル回路２０−１に比較すると、伝達ゲート２１ａのドレイン端子がインバータ２２ｂの出力端子に接続されることが相違する。ここで、垂直シフトレジスタ回路２０は、ＴＤＩ転送段指定信号φＴＳが入力ピン１９ｃから入力され、トリガークロック信号φＴ１、φＴ２に基づいて、単位セル回路を一段ずつ進んでいく。すなわち、入力ピン１９ｃから入力されたＴＤＩ転送段指定信号φＴＳの１つのクロックパターンのデータが垂直シフトレジスタ回路２０に保持される。
【００５２】
図８は図６のライン選択回路１５の単位セル回路１５−１の構成要素を示すブロック図である。図８において、単位セル回路１５−１は、１個のＮＭＯＳトランジスタ３２ａと１個のＰＭＯＳトランジスタ３３ａとから構成されるトランスミッションゲート３４ａと、１個のＮＭＯＳトランジスタ３２ｂと１個のＰＭＯＳトランジスタ３３ｂとから構成されるトランスミッションゲート３４ｂと、１個のＮＭＯＳトランジスタ３２ｃと１個のＰＭＯＳトランジスタ３３ｃとから構成されるトランスミッションゲート３４ｃと、１個のＮＭＯＳトランジスタ３２ｄと１個のＰＭＯＳトランジスタ３３ｄとから構成されるトランスミッションゲート３４ｄと、トランスミッションゲート３４ａのゲート端子とトランスミッションゲート３４ｂのゲート端子とに出力端子が接続されるインバータ３１ａと、トランスミッションゲート３４ｃのゲート端子とトランスミッションゲート３４ｄのゲート端子とに出力端子が接続されるインバータ３１ｂとを備えて構成される。
【００５３】
図８において、トランスミッションゲート３４ａとトランスミッションゲート３４ｂとの一端は、転送電極６ｂに接続される選択線ＳＬｂに接続され、トランスミッションゲート３４ａの他端は、金属配線１３ｂを介して入力ピン１４ｂに接続され、トランスミッションゲート３４ｂの他端は、金属配線１３ｄを介して入力ピン１４ｄに接続される。また、トランスミッションゲート３４ｃとトランスミッションゲート３４ｄとの一端は、転送電極６ｄに接続される選択線ＳＬｄに接続され、トランスミッションゲート３４ｃの他端は、金属配線１３ｄを介して入力ピン１４ｄに接続され、トランスミッションゲート３４ｄの他端は、金属配線１３ｂを介して入力ピン１４ｂに接続される。
【００５４】
トランスミッションゲート３４ａ、３４ｃのＮＭＯＳトランジスタ３２ａ、３２ｃの入力ゲート、並びにトランスミッションゲート３４ｂのＰＭＯＳトランジスタ３３ｂの入力ゲート及びトランスミッションゲート３４ｃのＮＭＯＳトランジスタ３２ｃの入力ゲートは、金属配線１６を介して、上述した図７の単位セル回路２０−１に接続される。また、トランスミッションゲート３４ａのＮＭＯＳトランジスタ３２ａの入力ゲートと、トランスミッションゲート３４ｄのＰＭＯＳトランジスタ３３ｄの入力ゲートと、インバータ３１ａ、３１ｂの入力端子とはそれぞれ接続される。
【００５５】
以上のように構成されたＣＣＤイメージセンサ５０−ｎの動作について以下に説明する。以下の説明では垂直転送クロックφＶ１〜垂直転送クロックφＶ４、ＴＤＩ転送段指定信号φＴＳに含まれる選択信号、トリガークロック信号φＴ１、φＴ２の信号レベルは、ハイレベルもしくはローレベルとした。なお、これらの信号レベルは、ハイレベル及びローレベルの２値信号以外の第１又は第２のレベルを有する２値信号であってもよい。
【００５６】
図９は図６のＴＤＩ段数設定回路６０の動作を説明するための概略図である。図９では、ＴＤＩ段数設定回路６０によって撮像時の積分段数を設定する場合の一例であり、ＴＤＩ段数が全段で８段であるＴＤＩ方式のＣＣＤイメージセンサ５０−ｎに対して、ＴＤＩ転送の積分段数を５段に設定する場合が示されている。
【００５７】
図１０は図６の転送電極６に入力される垂直転送クロックφＶ１、φＶ２、φＶ３、φＶ４の時間ｔに対する信号レベルの変化を示す時間軸波形図である。すなわち、図６の４相駆動のＣＣＤイメージセンサ５０−ｎに入力される垂直転送クロックφＶ１、φＶ２、φＶ３、φＶ４のタイミングチャートである。
【００５８】
図１０において、垂直転送クロックφＶ１〜φＶ４をＣＣＤイメージセンサ５０−ｎの駆動クロックとして転送電極６ａ〜６ｄに入力する。ここで、垂直転送クロックφＶ１と垂直転送クロックφＶ３、及び垂直転送クロックφＶ２と垂直転送クロックφＶ４とは、互いに位相が１８０度ずれた逆相の関係にあり、それぞれがペアを構成する。以下説明する。
【００５９】
時間ｔ１〜時間ｔ５では、４つの転送電極６ａ、６ｂ、６ｃ、６ｄに対して、順に垂直転送クロックφＶ１、垂直転送クロックφＶ２、垂直転送クロックφＶ３、垂直転送クロックφＶ４を入力する場合には、信号電荷量は下方向にある電荷蓄積部４に転送される。また、時間ｔ１〜時間ｔ５において、４つの転送電極６ａ、６ｂ、６ｃ、６ｄに対して、順に垂直転送クロックφＶ１、垂直転送クロックφＶ４、垂直転送クロックφＶ３、垂直転送クロックφＶ２を入力する場合には、信号電荷量は上方向にある電荷蓄積部４に転送される。すなわち、ＣＣＤイメージセンサでは、４つの転送電極６ａ、６ｂ、６ｃ、６ｄに入力する垂直転送クロックφＶ１、φＶ２、φＶ３、φＶ４のうち、例えば垂直転送クロックφＶ２と垂直転送クロックφＶ４とを入れ替えることによって、信号電荷量の垂直転送の方向を反転させる。従って、ＣＣＤイメージセンサ５０−ｎのＴＤＩ段数を制御することが可能となる。
【００６０】
図７の垂直シフトレジスタ回路２０の単位セル回路２０−１の動作について説明する。
【００６１】
トリガークロック信号φＴ１をハイレベルにすると、伝達ゲート２１ａがオンして前段の出力がインバータ２２ａに入力され、インバータ２２ａの出力は前段の反転出力となる。なお、単位セル回路２０−１が１段目の場合は、前段の出力ではなく入力ピン１９ｃに入力するＴＤＩ転送段指定信号φＴＳがインバータ２２ａに入力され、インバータ２２ａの出力はＴＤＩ転送段指定信号φＴＳの反転出力となる。次に、トリガークロック信号φＴ１をローレベルにすると伝達ゲート２１ａがオフとなり、インバータ２２ａの入力および出力はそのままの状態で保持される。次に、入力ピン１９ｂに入力するトリガークロック信号φＴ２をハイレベルにすると、伝達ゲート２２ｂがオンしてインバータ２２ａの出力がインバータ２２ｂに入力され、インバータ２２ｂの出力はインバータ２２ａの反転出力となる。この出力が単位セル回路２０−１からの出力信号として、ライン選択回路１５の単位セル回路１５−１に伝達される。次に、トリガークロック信号φＴ２をローレベルにすると伝達ゲート２１ｂがオフとなり、インバータ２２ｂの入力及び出力はそのままの状態で保持される。さらにトリガークロック信号φＴ１をハイレベルにすると、これまでの一連の動作が繰り返される。なお、垂直シフトレジスタ回路２０の単位セル回路２０−２〜２０−８の動作は、上述した単位セル回路２０−１と同様である。
【００６２】
上述したように、垂直シフトレジスタ回路２０では、入力ピン１９ｃから入力されるＴＤＩ転送段指定信号φＴＳのクロックパルスが１段ずつ順に次段へと伝達されて、各単位セル回路２０−１〜２０−８からの出力信号として、ライン選択回路１５の単位セル回路１５−１〜１５−４にそれぞれ伝達される。
【００６３】
次に、図８のライン選択回路１５の単位セル回路１５−１の動作について説明する。
【００６４】
単位セル回路２０−１からの出力信号の信号レベルがハイレベルのとき、トランスミッションゲート３４ａがオンとなり、入力ピン１４ｂが選択線ＳＬｂに接続され、転送電極６ｂに垂直転送クロックφＶ２が入力される。また、単位セル回路２−１からの出力信号の信号レベルがローレベルのとき、トランスミッションゲート３４ｂがオンとなり、入力ピン１４ｄが選択線ＳＬｂに接続され、転送電極６ｂに垂直転送クロックφＶ４が入力される。
【００６５】
単位セル回路２０−１からの出力信号の信号レベルがハイレベルのとき、トランスミッションゲート３４ｃがオンとなり、入力ピン１４ｄが選択線ＳＬｄに接続され、転送電極６ｄに垂直転送クロックφＶ４が入力される。また、単位セル回路２０−１からの出力信号の信号レベルがローレベルのとき、トランスミッションゲート３４ｄがオンとなり、入力ピン１４ｂが選択線ＳＬｄに接続され、転送電極６ｄに垂直転送クロックφＶ２が入力される。
【００６６】
上述したように、ライン選択回路１５の単位セル回路１５−１〜１５−８は、単位セル回路２０−１からの出力信号の信号レベルに基づいて、転送電極（６ｂ、６ｄ）に入力する垂直転送クロック（φＶ２、φＶ４）を入れ替えるように制御する。すなわち、ライン選択回路１５は、各選択信号に基づいて、複数の垂直転送クロックのうち所定の一対の垂直転送クロックを互いに入れ替えるか否かを行うことにより、ＣＣＤイメージセンサ５０−ｎのＴＤＩ段数を決定するように制御する。
【００６７】
図１１は図６の垂直シフトレジスタ回路２に入力されるＴＤＩ転送段指定信号φＴＳ及びトリガークロック信号φＴ１、φＴ２の時間ｔに対する信号レベルの変化を示す時間軸波形図であり、図１２は図６の各時間ｔ１〜ｔ８における垂直シフトレジスタ回路２０の状態を示す模式図である。図１０のＴＤＩ転送段指定信号φＴＳは、ＣＣＤイメージセンサへの入力クロックを示すクロックパルスであり、図１１は、各時刻ｔ１〜ｔ８での垂直シフトレジスタ回路２０の出力信号を時系列ごとに示す。
【００６８】
図１１及び図１２において、時間ｔ０では、垂直シフトレジスタ回路２０を初期化する。次に、時間ｔ１では、ＴＤＩ転送段指定信号φＴＳをハイレベルにしたまま、トリガークロック信号φＴ１、φＴ２を順番にハイレベルにする。その結果、時間ｔ１では単位セル回路２０−１からの出力信号の信号レベルがハイレベルに設定される。時間ｔ２では、ＴＤＩ転送段指定信号φＴＳをハイレベルにしたまま、トリガークロック信号φＴ１、φＴ２を順番にハイレベルにする。その結果、時間ｔ２では単位セル回路２０−１からの出力信号の信号レベルがハイレベルに設定され、単位セル回路２０−１が保持する信号レベルのローレベルが一段進み、単位セル回路２０−２からの出力信号の信号レベルはハイレベルとなる。時間ｔ３では、ＴＤＩ転送段指定信号φＴＳをハイレベルにしたまま、トリガークロック信号φＴ１、φＴ２を順番にハイレベルにする。その結果、時間ｔ３では単位セル回路２０−１からの出力信号の信号レベルがハイレベルに設定され、単位セル回路２０−１が保持する信号レベルのハイレベル及び単位セル回路２０−２が保持する信号レベルのハイレベルがそれぞれ一段ずつ進み、単位セル回路２０−２からの出力信号の信号レベルがハイレベルとなり、単位セル回路２０−３からの出力信号の信号レベルがハイレベルとなる。以下同様であり、時間ｔ８では、図６の垂直シフトレジスタ回路２０に入力されるＴＤＩ転送段指定信号φＴＳが模式的に表される。本実施の形態では、ＴＤＩ転送段指定信号φＴＳは、ＴＤＩ段数を５段に制御する。ここで、ＣＣＤイメージセンサ５０−ｎのライン選択回路１５の単位セル回路１５−１〜１５−８に伝達される信号レベルが図示される。
【００６９】
垂直シフトレジスタ回路２０にＴＤＩ転送段指定信号φＴＳの１つのクロックパターンのシグナルがすべて揃った時点で、ＣＣＤイメージセンサ５０−ｎのライン選択回路１５に同時に当該シグナルを与える。これによりＣＣＤイメージセンサ５０−ｎのＴＤＩ段数が決定され、撮像モードに移行する。
【００７０】
以上のように構成された実施の形態２に係る撮像装置の動作及び効果については、実施の形態１に係る撮像装置と同様である。さらに、実施の形態２に係る撮像装置は、実施の形態１に係る撮像装置と比較すると、ＴＤＩ段数（ＴＤＩ転送の積分段数）を設定することができるので、入射光の強度に合わせて高い感度が得られる最適なＴＤＩ段数を有するＣＣＤイメージセンサを設定することができる。
【００７１】
変形例１．
図１３は本発明の実施の形態１の変形例に係る図１の撮像装置のブロック図である。図１３の撮像装置は、図１の撮像装置と比較すると、ＣＣＤイメージセンサ５０−ｎの出力アンプ３の後段に暗電流補正部７０−ｎをそれぞれ備えたことを特徴とする。すなわち、暗電流補正部７０−ｎは、各ＣＣＤイメージセンサ５０−ｎと各比較器８１−ｎとの間に挿入されて設けられる。なお、暗電流補正部７０−ｎは暗電流補正回路７０を構成する。
【００７２】
暗電流補正部７０−ｎは、ＣＣＤイメージセンサ５０−ｎにおいて蓄積された信号電荷量から暗電流の成分を除去する。ここで、暗電流の成分は各ＣＣＤイメージセンサ５０−ｎの製造時において決定される。
【００７３】
変形例２．
図１４は本発明の実施の形態２の変形例に係る図５の撮像装置のブロック図である。図１４の撮像装置は、図５の撮像装置と比較すると、ＣＣＤイメージセンサ５０−ｎの出力アンプ３の後段に暗電流補正部７０−ｎをそれぞれ備えたことを特徴とする。すなわち、暗電流補正部７０−ｎは、各ＣＣＤイメージセンサ５０−ｎと各比較器８１−ｎとの間に挿入されて設けられる。なお、暗電流補正部７０−ｎは暗電流補正回路７０を構成する。
【００７４】
暗電流補正部７０−ｎは、ＣＣＤイメージセンサ５０−ｎにおいて蓄積された信号電荷量から暗電流の成分を除去する。ここで、暗電流の成分は各ＣＣＤイメージセンサ５０−ｎの製造時において決定される。
【００７５】
また、上述した実施の形態では、４相駆動の場合について説明したが、本発明はこれに限定されない。例えば、それ以外の相数の場合でも本発明を適用することが可能である。また、ＴＤＩ段数は、ＴＤＩ転送段指定信号φＴＳの信号レベルがハイレベル期間におけるトリガークロック信号φＴ１、φＴ２のクロックパルス数によって設定されてもよい。
【００７６】
さらに、上述した実施の形態では、ＴＤＩ段数をそれぞれ有する複数個のＴＤＩ方式ＣＣＤイメージセンサ５０−１〜５０−３を垂直方向に配置し、駆動パルス発生部４０を用いて一括制御したが、本発明はこれに限定されない。例えば、複数個配置されたＣＣＤイメージセンサ５０−１〜５０−３のＴＤＩ段数Ｓ１，Ｓ２，Ｓ３，Ｓ４において、Ｓ１＞Ｓ２＞Ｓ３＞Ｓ４の関係式が満たされるように配置されてもよい。この場合には、各ＣＣＤイメージセンサ５０−１〜５０−３に蓄積される信号電荷量を格納する所定のアドレスを設定することがより容易となる。従って、画像データ算出部１００において用いられるデータの読み出しがより容易となる。
【産業上の利用可能性】
【００７７】
以上詳述したように、本発明に係る撮像装置によれば、幅広い輝度を有する被写体に対して、より高いＳ／Ｎ比を有した鮮明な画像を得ることができる。
【符号の説明】
【００７８】
１  画素、２  水平転送部、３  出力アンプ、４  電荷蓄積部、５  電荷排出ドレイン部、６，６ａ，６ｂ，６ｃ，６ｄ  転送電極、７  オーバーフロードレイン、１５  ライン選択回路、１５−１〜１５−８  単位セル回路、２０  垂直シフトレジスタ回路、２０−１〜２０−８  単位セル回路、２１ａ，２１ｂ  伝達ゲート、３０−ｎ，３０−１〜３０−３  画素群、４０  駆動パルス発生部、２２ａ，２２ｂ，３１ａ，３１ｂ  インバータ、３２ａ〜３２ｄ  ＮＭＯＳトランジスタ、３３ａ〜３３ｄ  ＰＭＯＳトランジスタ、３４ａ〜３４ｄ  トランスミッションゲート、５０  ＣＣＤ撮像回路、６０  ＴＤＩ段数設定回路、７０  暗電流補正回路、７０−ｎ，７０−１〜７０−３  暗電流補正部、８０  判定回路、８１−ｎ，８１−１〜８１−３  比較器、８２  判定部、９０  メモリ回路、９１  入力バッファ、９２  アドレスバッファ、９３  アドレスデコーダ、９４  メモリアレイ、９５  出力バッファ、９６  アドレス信号発生部、１００  画像データ算出部、１１０  表示部、９８  カウンタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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