(57)【要約】【課題】カラムアンプにおける出力信号の飽和によるダイナミックレンジ低下を防止する。【解決手段】固体撮像装置は、アナログ信号を出力する出力部と、前記アナログ信号が所定の上限レベルまたは下限レベルを超えないように、前記アナログ信号の大きさに応じて、前記出力部における前記アナログ信号にオフセットを付与するオフセット付与部とを備える。【選択図】  図３
2016005054.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を出力する出力部と、
前記アナログ信号が所定の上限レベルまたは下限レベルを超えないように、前記アナログ信号の大きさに応じて、前記出力部における前記アナログ信号にオフセットを付与するオフセット付与部と、
を備えることを特徴とする固体撮像装置。
【請求項２】
前記アナログ信号をデジタル信号に変換するＡＤ変換部を備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記ＡＤ変換部は、前記アナログ信号にオフセットが付与されたことを示すｉビットのデジタルコードと、オフセットが付与された前記アナログ信号を変換したｊビットのデジタルコードとを、（ｉ＋ｊ）ビットの前記デジタル信号として出力することを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記出力部は増幅器を含み、前記アナログ信号は前記増幅器を介して出力されることを特徴とする請求項１〜３のいずれか一項に記載の固体撮像装置。
【請求項５】
前記オフセット付与部は、前記出力部の出力を制限するクリップ回路を有し、
前記上限レベルまたは下限レベルは、前記クリップ回路が動作しない閾値であることを特徴とする請求項１〜４のいずれか一項に記載の固体撮像装置。
【請求項６】
前記クリップ回路が動作した場合に、前記オフセット付与部は前記アナログ信号にオフセットを付与することを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記オフセット付与部は、
前記アナログ信号に第１のオフセットを付与する第１の処理と、
前記第１のオフセットを付与した前記アナログ信号が前記上限レベルまたは下限レベルを超える場合には、前記第１のオフセットを付与した前記アナログ信号に、さらに第２のオフセットを付与する第２の処理と、
を実行することを特徴とする請求項２〜６のいずれか一項に記載の固体撮像装置。
【請求項８】
前記ＡＤ変換部は、前記アナログ信号とランプ信号とを比較する比較器とを有することを特徴とする請求項２〜７のいずれか一項に記載の固体撮像装置。
【請求項９】
前記オフセット付与部によって前記アナログ信号にオフセットが付与されたアナログ信号と、オフセットが付与されたことを示すｉビットのデジタルコードとを合わせて出力することを特徴とする請求項１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関する。
【背景技術】
【０００２】
特許文献１には、画素信号を増幅するカラムアンプと、ＡＤ変換されるデータの各ビットに対応したレベルの異なる信号をカラムアンプに出力する複数の逐次比較コンデンサ手段とを設けた固体撮像装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第１０／１０９８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の従来技術では、画素信号が大きい場合、画素信号がカラムアンプの出力がＡＤ変換器の入力上限あるいは下限を超えてしまい、画素信号のダイナミックレンジが低下する課題があった。
【課題を解決するための手段】
【０００５】
本発明に係る固体撮像装置は、アナログ信号を出力する出力部と、前記アナログ信号が所定の上限レベルまたは下限レベルを超えないように、前記アナログ信号の大きさに応じて、前記出力部における前記アナログ信号にオフセットを付与するオフセット付与部とを備える。
【発明の効果】
【０００６】
本発明によれば、カラムアンプ出力での画素信号の飽和を防止する手段を設けたので、アナログ信号のダイナミックレンジの低下を防ぐ効果が得られる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る固体撮像装置のブロック図である。
【図２】第１実施形態に係る画素の構成図である。
【図３】第１実施形態に係る増幅器、信号レベル検出回路のブロック図である。
【図４】第１実施形態に係る動作を説明するタイミングチャートである。
【図５】第１実施形態に係る増幅器の入出力特性の図である。
【図６】第１実施形態に係る増幅器、クリップ回路の図である。
【図７】第１実施形態に係る増幅器、クリップ回路の動作を説明するタイミングチャートである。
【図８】第２実施形態に係る固体撮像装置のブロック図である。
【図９】第３実施形態に係る増幅器、信号レベル検出回路のブロック図である。
【図１０】第３実施形態に係る動作を説明するためのタイミングチャートである。
【図１１】第３実施形態に係る増幅器の入出力特性の図である。
【図１２】第４実施形態に係る増幅器、信号検出回路のブロック図である。
【図１３】第４実施形態に係る動作を説明するためのタイミングチャートである。
【図１４】第５実施形態に係る固体撮像装置のブロック図である。
【図１５】第６実施形態に係る固体撮像装置システムのブロック図である。
【発明を実施するための形態】
【０００８】
（第１実施形態）
図１は本発明の第１実施形態に係る固体撮像装置のブロック図である。図１において、固体撮像装置は画素アレイ１０１、垂直走査回路１０２、増幅器１０３、比較信号発生回路１０４、信号レベル検出回路１０５、比較器１０６、カウンタ１０７、メモリ１０８を備える。画素アレイ１０１はｍ行×ｎ列の行列状に配列された複数の画素１００から構成され、画素アレイの各列の画素１００は垂直信号線３０に接続されている。垂直走査回路１０２はデコーダまたはシフトレジスタなどにより構成され、画素アレイ１０１を行単位で走査する。画素アレイ１０１から、垂直走査回路１０２によって行ごとに随時画像信号が読み出され、読み出された信号は垂直信号線３０を介して増幅器１０３に出力される。
【０００９】
出力部としての増幅器１０３は反転増幅器から構成されたカラムアンプであって、画素１００から読み出された信号を所定のゲインで増幅する。増幅された信号は信号レベル検出回路１０５に入力され、信号レベル検出回路１０５は、増幅器１０３の出力信号レベルが増幅器１０３のダイナミックレンジ内であるかを判定する。信号レベル検出回路１０５は増幅器１０３の出力信号レベルを判定すると同時に、出力信号レベルがダイナミックレンジから大きく外れないよう出力制限（クリッピング）する機能も有することが望ましい。出力信号レベルの判定基準電圧は増幅器１０３の飽和信号レベルあるいは、飽和信号レベルに近い電圧に設定される。
【００１０】
信号レベル検出回路１０５は、出力信号レベルがダイナミックレンジ外であると判定すると、Ｄ／Ａコンバータ（ｄａｃ）１１０を制御し、増幅器１０３に印加するオフセットレベルを変更する。信号レベル検出回路１０５は、この判定を１回以上繰り返した後、判定結果をメモリ１０８に蓄積する。信号レベル検出回路１０５、ｄａｃ１１０はアナログ信号である画素信号にオフセットを付与するオフセット付与部として機能する。比較信号発生回路１０４、比較器１０６、カウンタ１０７はランプ信号を比較信号として用いるスロープ型のＡＤ変換部を構成している。比較器１０６は増幅器１０３の出力ＶＯＵＴと比較信号発生回路１０４が生成する比較信号ＶＲＭＰとを比較する。この比較結果によってカウンタ１０７を制御することにより出力ＶＯＵＴのＡＤ変換を順次行う。ＡＤ変換した結果はデジタル信号としてメモリ１０８に蓄積され、水平走査回路１０９によって順次読み出される。
【００１１】
図２は画素１００の構成図である。画素１００はフォトダイオード１０と転送トランジスタ１１とリセットトランジスタ１２と増幅トランジスタ１３及び選択トランジスタ１４から構成される。転送トランジスタ１１のゲート電極には信号ＰＴＸが接続され、リセットトランジスタ１２のゲート電極には信号ＰＲＥＳが接続され、選択トランジスタ１４のゲート電極には信号ＰＳＥＬが接続されている。ＰＴＸがローレベルのとき、フォトダイオード１０に光電荷が蓄積され、ＰＴＸをハイレベルにすることで光電荷は増幅トランジスタ１３のゲート電極に転送される。増幅トランジスタ１３のゲート電極部、即ちフローティングディフュージョン（ＦＤ）部の静電容量によって光電荷は電圧に変換され、選択トランジスタ１４をオンすることによって選択された行の増幅トランジスタ１３の出力電圧が、画素信号として、垂直信号線３０を介して増幅器１０３へ出力される。
【００１２】
以下ではおもに増幅器１０３、ｄａｃ１１０及び信号レベル検出回路１０５について、より詳細に説明する。
【００１３】
図３は本実施形態に係る増幅器１０３、ｄａｃ１１０、信号レベル検出回路１０５、比較器１０６の回路図である。増幅器１０３は反転増幅器１０３ａ、反転増幅器１０３ａの入出力を接続するリセットスイッチＳＷｒ、入力容量Ｃｉ、帰還容量Ｃｆを備えて構成されている。入力容量Ｃｉの静電容量値は２Ｃ、帰還容量Ｃｆの静電容量値は１Ｃで表される。なお２Ｃ、１Ｃは静電容量値を相対的に示しており、入力容量Ｃｉの静電容量値は帰還容量Ｃｆの静電容量値の２倍である。従って、増幅器１０３は入力信号ＶＩＮを概略２倍した信号ＶＯＵＴを出力する。
【００１４】
ｄａｃ１１０は容量Ｃａと、信号ＳＥＬ０によって切り替え可能なスイッチＳＷ０を備え、１ｂｉｔ相当のＤＡコンバータを構成している。容量Ｃａの静電容量値は帰還容量Ｃｆの静電容量値と同じである。容量Ｃａの一方の端子は反転増幅器１０３ａの入力に接続され、他方の端子はスイッチＳＷ０を介して基準電圧ＶＲＦまたは接地電圧ｇｎｄに切り替え可能に接続されている。基準電圧ＶＲＦは増幅器１０３に印加するオフセット量を制御する電圧であって、接地電圧ｇｎｄよりも高い電圧に設定される。信号ＳＥＬ０がローレベルの場合には、容量Ｃａに接地電圧ｇｎｄが印加され、信号ＳＥＬ０がハイレベルの場合には、容量Ｃａに基準電圧ＶＲＦが印加される。容量Ｃａに接地電圧よりも高い基準電圧ＶＲＦが印加されると、反転増幅器１０３ａの出力ＶＯＵＴは基準電圧ＶＲＦに基づくオフセット電圧（ここではＶＲＦ電圧）分だけ低くなる。
【００１５】
信号レベル検出回路１０５は判定基準電圧ＶＣＬＰに基づいて信号レベル判定を行う。すなわち、信号レベル検出回路１０５は判定基準電圧ＶＣＬＰに基づく閾値と増幅器１０３の出力ＶＯＵＴとを比較し、比較結果に応じた信号ＳＥＬ０を出力する。出力ＶＯＵＴが上限レベル（閾値）を超えない場合には、信号レベル検出回路１０５は信号ＳＥＬ０をローレベルにし、容量Ｃａに接地電圧ｇｎｄを印加する。一方、出力ＶＯＵＴが閾値を超える場合には、信号レベル検出回路１０５は信号ＳＥＬ０をハイレベルにし、容量Ｃａに基準電圧ＶＲＦを印加する。これにより、出力ＶＯＵＴが飽和レベルに近い場合において、出力ＶＯＵＴの出力電圧を下げ、出力ＶＯＵＴの飽和を防ぐことができる。比較器１０６は比較信号ＶＲＭＰと増幅器１０３の出力ＶＯＵＴとの大小比較を行う。カウンタ１０７は比較信号ＶＲＭＰが出力ＶＯＵＴを超えるまでの時間をカウントし、メモリ１０８はカウント値をＡＤ変換結果として蓄積する。
【００１６】
続いて図４のタイミングチャートを参照しながら本実施形態に係る固体撮像装置の動作を説明する。ｃａｓｅ１、ｃａｓｅ２は、画素の信号レベルがそれぞれ異なる２つのタイミングチャートを示している。ここでは、ｃａｓｅ１における光量がｃａｓｅ２における光量よりも少ないとして説明する。
【００１７】
まず、時刻Ｔ１において、信号ＰＳＥＬがハイレベルとなり、画素１００の選択トランジスタ１４がオンとなる。次に、信号ＰＲＥＳがハイレベルになり、リセットトランジスタ１２がオンとなり、フローティングディフュージョン部（ＦＤ）がリセットされる。信号ＰＲＥＳがハイレベルとなるのと同時に、信号ＰＣ０Ｒがハイレベルとなり、反転増幅器１０３ａのリセットスイッチＳＷｒがオンとなり、帰還容量Ｃｆがリセットされる。
【００１８】
続いて、時刻Ｔ２に信号ＰＲＥＳがローレベルとなり、時刻Ｔ３に信号ＰＣ０Ｒがローレベルとなる。このとき、信号ＳＥＬ０はローレベルであるため、容量Ｃａには接地電圧が印加されている。画素１００からリセットレベルが出力されている状態で、増幅器１０３はリセットレベルの入力ＶＩＮを反転増幅し、ＶＯＵＴを出力する。この出力ＶＯＵＴに対して１回目のＡＤ変換が行われ、この期間は図ではＮ＿ＡＤとして示されている。カウンタ１０７は、信号ＶＯＵＴと比較信号ＶＲＭＰの大小関係が反転するまでの時間を計測（カウント）することによってＡＤ変換したコードを得る。ここまでの動作はｃａｓｅ１、ｃａｓｅ２共に同様である。
【００１９】
時刻Ｔ４において、信号ＰＴＸがハイレベルとなると、転送トランジスタ１１がオンとなり、フォトダイオード１０から入射光量に依存した信号が読み出される。これに伴い、増幅器１０３の出力ＶＯＵＴは上昇する。増幅器１０３の入力ＶＩＮの信号変化量は、信号のＤＣ分であるリセットレベルを除いたδＶＩＮで表している。
【００２０】
まず、画素の信号レベルが低く増幅器１０３が飽和しない場合（ｃａｓｅ１）、信号ＳＥＬ０はローレベルのまま１回目のＡＤ変換Ｎ＿ＡＤと同様に２回目のＡＤ変換が行われる。図４では、２回目のＡＤ変換はＳ＿ＡＤとして示されている。２回目のＡＤ変換Ｓ＿ＡＤのカウント値の上位ビットＭＳＢに、信号ＳＥＬ０の１ｂｉｔが付加される。ｃａｓｅ１においては、信号ＳＥＬ０はローレベルであるため、「０」のコードがＳ＿ＡＤの上位ビットＭＳＢに付加される。なお、撮像装置においてはＳ＿ＡＤのコードからＮ＿ＡＤのコードを減算するデジタルＣＤＳ（correlated double sampling）が行われる。
【００２１】
一方、画素の信号レベルが高い場合（ｃａｓｅ２）、増幅器１０３の出力ＶＯＵＴが飽和する（Ｔ４〜Ｔ５）。時刻Ｔ５において、信号レベル検出回路１０５は信号ＶＣＬＰレベルに基づく上限レベルを出力ＶＯＵＴが上まわったことを検出し、ハイレベルの信号ＳＥＬ０を増幅器１０３にフィードバックする。このフィードバックにより、スイッチＳＷ０が切り替わり、容量Ｃａの端子電圧が接地電圧ｇｎｄから基準電圧ＶＲＦへ変化する。この結果、増幅器１０３の出力ＶＯＵＴは基準電圧ＶＲＦに基づくオフセットレベル分だけ減算される。この出力ＶＯＵＴに対して２回目のＡＤ変換Ｓ＿ＡＤが行われる。すなわち、カウンタ１０７は、信号ＶＯＵＴとランプ信号ＶＲＭＰの大小関係が反転するまでの時間をカウントし、Ｓ＿ＡＤのコードを得る。Ｓ＿ＡＤのカウント値の上位ビットＭＳＢに信号ＳＥＬ０の１ｂｉｔが付加される。ｃａｓｅ２においては、信号ＳＥＬ０はハイレベルであるため、「１」のコードがＳ＿ＡＤの上位ビットＭＳＢに付加される。このようにして得られたＡＤ変換コードはメモリ１０８に格納される。
【００２２】
図５は図４で説明した動作における増幅器１０３の入出力特性を示している。横軸は入力ＶＩＮからリセットレベルを減算したδＶＩＮを示し、縦軸は出力ＶＯＵＴを示している。δＶＩＮが基準電圧ＶＣＬＰに基づく上限レベル（閾値）Ｖ０を超えると、基準電圧ＶＲＦが容量Ｃａに印加され、出力ＶＯＵＴがオフセット電圧分だけ減算される。これにより、画素信号が増幅器１０３において飽和するのを回避し、増幅器１０３におけるダイナミックレンジを拡大した特性を実現できる。
【００２３】
図６は反転増幅器１０３ａ、信号レベル検出回路１０５の回路例である。信号レベル検出回路１０５は、クリップ回路２０５ａ、判定出力部２０５ｂを備える。判定出力部２０５ｂは増幅器１０３の出力レベルを判定する。クリップ回路２０５ａは、出力レベルが増幅器１０３のダイナミックレンジをオーバして飽和しないように、あるいは大きく外れないよう出力制限（クリッピング）する。反転増幅器１０３ａはトランジスタＭ１〜Ｍ４を備え、ｎｍｏｓソース接地増幅回路を構成している。入力はシングル入力のＡＭＰ＿ＩＮ、出力がＶＯＵＴで表されている。トランジスタＭ４はソース接地ｎｍｏｓ増幅トランジスタ、トランジスタＭ３はゲート接地ｎｍｏｓトランジスタ、トランジスタＭ１、Ｍ２はカスコード接続された定電流負荷ｐｍｏｓトランジスタであり、例えば４μＡの定電流を流す。電圧ＶＢＰＢ、ＶＢＰＧ、ＶＢＮＧは各動作点を決めるＤＣバイアス電圧である。
【００２４】
クリップ回路２０５ａはクリッピングのためのｐｍｏｓトランジスタＭ５を備え、ゲート電圧ＶＣＬＰが出力制限のしきい値を決定する。トランジスタＭ６はトランジスタＭ５がオンしたときに例えば１μＡの定電流を流すｎｍｏｓトランジスタである。トランジスタＭ６の動作点はＤＣバイアス電圧ＶＢＮＢによって決められる。ｎｍｏｓトランジスタＭ１１はクリッピングトランジスタＭ５を有効にするためのスイッチとして機能する。また、ｐｍｏｓトランジスタＭ１０はクリップトランジスタＭ５のゲート電圧をＶｄｄに接続し、クリップトランジスタＭ５を無効にするためのスイッチとして機能する。すなわち、信号ＰＣＬＰ＿ＥＮがローレベルである場合、トランジスタＭ１０はオン、トランジスタＭ１１はオフとなり、クリップトランジスタＭ５は無効となる。一方、信号ＰＣＬＰ＿ＥＮがハイレベルである場合、トランジスタＭ１０はオフ、トランジスタＭ１１はオンとなり、クリップトランジスタＭ５が有効となる。
【００２５】
以下、クリップ回路２０５ａのクリップ動作について説明する。反転増幅器１０３ａの出力ＶＯＵＴが低い場合、クリップトランジスタＭ５はオフ状態である。トランジスタＭ６がオン状態であるため、トランジスタＭ７のゲート電圧はほぼｇｎｄレベルとなり、トランジスタＭ７はオフ状態である。クリップトランジスタＭ５、トランジスタＭ７ともオフ状態のため、クリップ回路２０５ａは出力ＶＯＵＴに対してほとんど影響を与えない。
【００２６】
一方、高輝度信号が入力されることにより出力ＶＯＵＴが上昇し、信号ＶＣＬＰで決まる上限レベル（閾値）を上まわると、クリップトランジスタＭ５がオン状態となる。同時にトランジスタＭ７のゲート電圧も上がり、クリップトランジスタＭ５、トランジスタＭ７ともオン状態となる。この結果、反転増幅器１０３ａの負荷電流源であるトランジスタＭ１、Ｍ２からの電流がクリップ回路２０５ａへも流れ、反転増幅器１０３ａの出力ＶＯＵＴは所定レベルに制限される。従って、出力ＶＯＵＴはクリップ状態となり、出力ＶＯＵＴを制限することが可能となる。トランジスタＭ１２は第２の出力制限のためのｐｍｏｓクリップトランジスタであり、出力制限の閾値はゲート電圧である信号ＶＣＬＰ２で決定される。但し、信号ＶＣＬＰ２＞信号ＶＣＬＰの関係が成り立つものとする。
【００２７】
判定出力部２０５ｂは２段のインバータ回路によって構成されており、トランジスタＭ７のゲート電圧が上昇したことを検出し、出力制限がアクティブであることを示す信号を出力する。１段目のインバータはｐｍｏｓトランジスタＭ８、ｎｍｏｓトランジスタＭ９から構成されている。トランジスタＭ９はソース接地され、トランジスタＭ８はゲート電圧ＰＪＤＧに基づき判定出力のタイミングを決定する。１段目の出力は２段目のインバータＡ１によって反転され、出力される。
【００２８】
以下、図７のタイミングチャートを参照しながら、図６の回路動作を説明する。まず、光信号が入力されるまでクリップトランジスタＭ５が有効となるように、時刻Ｔ１において、信号ＰＣＬＰ＿ＥＮはハイレベルに制御される。これにより、クリップトランジスタＭ５のゲート電圧には信号ＶＣＬＰが印加される。ここでは、クリップトランジスタＭ５、Ｍ１２ともに有効であるが、信号ＶＣＬＰ２＞信号ＶＣＬＰである。このため、クリップトランジスタＭ１２よりも先にクリップトランジスタＭ５がオンとなり、出力ＶＯＵＴを制限する。信号ＰＴＸがハイレベルになる前に、時刻Ｔ２において信号ＰＪＤＧがハイレベルとなる。これにより、トランジスタＭ８、Ｍ９で構成されたインバータ出力はハイインピーダンスとなり、寄生容量によって出力がハイレベルに保持される。時刻Ｔ３において、信号ＰＴＸがハイレベルとなって高輝度信号が入力されると、クリップトランジスタＭ５がオンし、トランジスタＭ７、Ｍ９のゲート電圧が上昇する。このため、トランジスタＭ８、Ｍ９で構成されたインバータの出力はハイレベルからローレベルに反転する。この信号に基づき、信号レベル検出回路１０５が信号ＳＥＬ０をハイレベルに反転させる。そして、２回目のＡＤ変換Ｓ＿ＡＤ開始前に、時刻Ｔ４において、信号ＰＣＬＰ＿ＥＮ、ＰＪＤＧがローレベルとなり、クリップトランジスタＭ５はオフとなる。また、判定出力部２０５ｂは非動作状態になり、クリップトランジスタＭ１２のみが有効になる。出力ＶＯＵＴがクリップトランジスタＭ５の閾値電圧に対しわずかに低い場合には、クリップトランジスタＭ５はサブスレッショルド動作であり、完全にはオフにならない。このため、反転増幅器１０３ａの出力ＶＯＵＴに誤差が生じることがある。このため、本実施形態においては、第２のクリップトランジスタＭ１２を設けることにより、クリップトランジスタＭ５のサブスレッショルド動作に起因する誤差を回避することができる。このように、誤差が生じない状態において、２回目のＡＤ変換Ｓ＿ＡＤが実行される。
【００２９】
（第２実施形態）
図８は本発明の第２実施形態に係る固体撮像装置の回路ブロック図である。第１実施形態では列回路ごとにカウンタ１０７が設けられていたが、本実施形態では１つの共通カウンタ１１１が各列回路において共有されている。ラッチ回路１１２は各列に設けられており、共通カウンタ１１１のカウント値を保持する。ラッチ回路１１２に保持されたカウント値の上位ビットＭＳＧＢに信号ＳＥＬ０の１ｂｉｔが付加され、メモリ１０８に格納される。他の構成は第１実施形態に係る構成と同様であるため、その説明を省略する。
【００３０】
（第３実施形態）
図９は本発明の第３実施形態に係る増幅器１０３、ｄａｃ１１０、信号レベル検出回路１０５、比較器１０６の回路図である。本実施形態は、図３に示された構成に対し、ｄａｃ１１０が２ｂｉｔ相当である点、３つの容量Ｃａ０〜Ｃａ３を有する点、入力容量Ｃｉの静電容量値が４Ｃである点において異なる。入力容量Ｃｉの静電容量が４Ｃ、帰還容量Ｃｆの静電容量が１Ｃであるため、増幅器１０３のゲインは概略４倍である。ｄａｃ１１０は２ｂｉｔ相当であって、信号ＳＥＬ０〜ＳＥＬ２をサーモメータコードに割り当て、このサーモメータコードを２ｂｉｔのストレートバイナリにエンコードする。サーモメータコードのエンコーダは信号レベル検出回路１０５、メモリ１０８等に適宜設けることができる。このようにしてエンコードされた２ｂｉｔのバイナリコードはカウント値の上位ビットＭＳＢに付加され、コードが確定する。
【００３１】
続いて図１０のタイミングチャートを参照しながら本実施形態に係る固体撮像装置の動作を説明する。画素の信号レベルが低い場合（ｃａｓｅ１）の動作は図４の動作とほぼ同様である。ｃａｓｅ１においては、出力ＶＯＵＴは信号ＶＣＬＰに基づく上限レベル以下であるため、信号レベル検出回路１０５はローレベルの信号ＳＥＬ０〜ＳＥＬ２を出力する。容量Ｃａ０〜Ｃａ２のそれぞれに印加される電圧は接地電圧になる。この状態において、リセットレベルの信号が読み出され（Ｔ１〜Ｔ３）、増幅器１０３からの出力ＶＯＵＴに対して１回目のＡＤ変換Ｎ＿ＡＤが行われる。続いて、フォトダイオード１０から入射光量に依存した信号が読み出され（Ｔ４）、出力ＶＯＵＴに対して２回目のＡＤ変換Ｓ＿ＡＤが行われる。ｃａｓｅ１においては、信号ＳＥＬ０〜ＳＥＬ２のサーモメータコードは「０００」となり、２ｂｉｔのストレートバイナリ「００」がカウント値の上位ビットに付加される。
【００３２】
画素の信号レベルが高い場合（ｃａｓｅ２）において、１回目のＡＤ変換はｃａｓｅ１と同様に実行される（Ｔ１〜Ｔ３、Ｎ＿ＡＤ）。時刻Ｔ４において、信号ＰＴＸがハイレベルとなると、増幅器１０３は入射光量に依存した信号ＶＩＮを増幅し、信号ＶＯＵＴを出力する。時刻Ｔ５において、信号レベル検出回路１０５は信号ＶＣＬＰレベルに基づく上限レベルを信号ＶＯＵＴが上まわったことを検出すると、ハイレベルの信号ＳＥＬ２を増幅器１０３にフィードバックする。このフィードバックにより、スイッチＳＷ２が切り替わり、容量Ｃａ２に基準電圧ＶＲＦが印加され、出力ＶＯＵＴから基準電圧ＶＲＦに基づくオフセットレベルが減算される。時刻Ｔ６において、信号ＶＯＵＴが依然として上限レベルを上まわっている場合には、信号レベル検出回路１０５はハイレベルの信号ＳＥＬ１を増幅器１０３にフィードバックする。時刻Ｔ７において、依然として信号ＶＯＵＴが上限レベルを上まわっている場合には、信号レベル検出回路１０５はハイレベルの信号ＳＥＬ０を増幅器１０３にフィードバックする。容量Ｃａ０〜Ｃａ２には基準電圧ＶＲＦが印加され、出力ＶＯＵＴからオフセットレベルが減算され、出力ＶＯＵＴは上限レベル以下となる。
【００３３】
この出力ＶＯＵＴに対して、図４と同様に、２回目のＡＤ変換Ｓ＿ＡＤが行われる。信号ＳＥＬ０〜ＳＥＬ２はすべてハイレベルであるため、サーモメータコードは「１１１」となり、このサーモメータコードはストレートバイナリ「１１」にエンコードされる。このようにして得られた２ｂｉｔのコード「１１」は、カウント値の上位ビットに付加され、コードが確定される。
【００３４】
図１１は図１０で説明した動作における増幅器１０３の入出力特性を示している。本実施形態におけるｄａｃ１１０は２ｂｉｔ相当であるので、折り返しが３か所ある特性が得られる。すなわち、δＶＩＮが３つの閾値Ｖ０、Ｖ１、Ｖ２のそれぞれを超える毎に、出力ＶＯＵＴからオフセット分が減算される。本実施形態によれば、第１実施形態に比べて、増幅器１０３のダイナミックレンジをさらに拡大することが可能となる。
【００３５】
なお、本実施形態では、オフセットを制御するｄａｃ１１０の分解能を２ビットとしたが、任意のビット数（ｉビット）を用いることができる。従って、ＡＤ変換後のデジタルコード（ｊビット）にオフセットを示すデジタルコード（ｉビット）を付加し、（ｉ＋ｊ）ビットのデジタルコードを得ることができる。
【００３６】
（第４実施形態）
図１２は本発明の第４実施形態に係る増幅器１０３、ｄａｃ１１０、信号レベル検出回路１０５、比較器１０６の回路図である。本実施形態は、図９に示された構成に対し、ｄａｃ１１０が重み付けされた２つの容量Ｃａ１、Ｃａ２を備えている点において異なる。すなわち、容量Ｃａ１の静電容量値は１Ｃ、容量Ｃａ２の静電容量値は２Ｃである。また、本実施形態は、信号レベル検出回路１０５が出力ＶＯＵＴの上限レベルおよび下限レベルの判定を行う点において図９の構成と異なっている。信号レベル検出回路１０５は、上限レベルの基準電圧ＶＣＬＰＨと下限レベルの基準電圧ＶＣＬＰＬに基づき出力ＶＯＵＴの上限レベル、下限レベルともに判定することができる。
【００３７】
続いて図１３のタイミングチャートを参照しながら本実施形態に係る固体撮像装置の動作を説明する。画素の信号レベルが低い場合（ｃａｓｅ１）の動作は図４、図１０の動作とほぼ同様である。画素の信号レベルが高い場合（ｃａｓｅ２）において、１回目のＡＤ変換はｃａｓｅ１と同様に実行される（Ｔ１〜Ｔ３、Ｎ＿ＡＤ）。続いて、時刻Ｔ４において、信号ＰＴＸがハイレベルとなり、増幅器１０３は信号ＶＩＮを増幅し、信号ＶＯＵＴを出力する。図４、図１０の動作と同様に、時刻Ｔ５において、信号レベル検出回路１０５はＶＣＬＰＨに基づく上限レベルを出力ＶＯＵＴが上まわったことを検出すると、ハイレベルの信号ＳＥＬ１を増幅器１０３にフィードバックする。容量Ｃａ２には基準電圧ＶＲＦが印加され、基準電圧ＶＲＦに基づくオフセットレベルが出力ＶＯＵＴから減算される。
【００３８】
この後、時刻Ｔ５において、信号レベル検出回路１０５は出力ＶＯＵＴがＶＣＬＰＬに基づく下限レベルを下まわったことを検出すると、信号ＳＥＬ１を再びローレベルにする。時刻Ｔ７において、信号レベル検出回路１０５は再び出力ＶＯＵＴが上限レベルを上まわっていることを検出し、ハイレベルの信号ＳＥＬ０を増幅器１０３にフィードバックする。容量Ｃａ１に基準電圧ＶＲＦが印加され、出力ＶＯＵＴからオフセットレベルが減算される。容量Ｃａ１の容量値は容量Ｃａ２の容量値の１／２であるため、容量Ｃａ１に基づくオフセットレベルは容量Ｃａ２に基づくオフセットレベルよりも小さい。この結果、出力ＶＯＵＴは上限レベルおよび下限レベルの範囲内となる。この出力ＶＯＵＴに対して、比較器１０６、カウンタ１０７は２回目のＡＤ変換Ｓ＿ＡＤを行う。本実施形態では、信号ＳＥＬ０、ＳＥＬ１を上位２ビットとしてカウント値に付加することにより、コードが確定する。上述の説明においては、ｃａｓｅ１では「００」、ｃａｅ２では「０１」がカウント値に付加される。
【００３９】
以上の実施形態ではｄａｃ１１０により確定する上位ビットが２ｂｉｔ以下であるが、ｄａｃ１１０のビット数を増やし、さらにＡＤ変換を高分解能にすることも可能である。
【００４０】
（第５実施形態）
図１４は本発明の第５実施形態に係る固体撮像装置の回路ブロック図である。図１、図３の固体撮像装置は画像信号をデジタル出力するのに対して、本実施形態では、オフセット設定に基づくデジタルコードとオフセット減算後のアナログ信号を合わせて出力する。図１４において、アナログメモリ２０１は例えばサンプル・ホールド回路、若しくは浮遊ゲートトランジスタ等により構成され、増幅器１０３の出力ＶＯＵＴをアナログ信号のまま蓄積する。ｄａｃ１１０からの信号ＳＥＬに基づくデータは図１、図２と同様にメモリ１０８に蓄積される。水平走査回路１０９によってアナログメモリ２０１、メモリ１０８を走査することにより、アナログ信号とデジタルコードが順次読み出される。読み出されたアナログ信号は出力バッファ２０２から画像信号として出力される。固体撮像装置の外部回路において、例えばオフセット回路によって画像信号をデジタルコードで表されたオフセット電圧分を加算または減算することにより、アナログの画像信号をデコードすることができる。本実施形態によれば、ＡＤ変換回路を有さない固体撮像装置において画像信号の本発明を適用することが可能となる。
【００４１】
（第６実施形態）
図１５は、本発明の第６実施形態による撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、撮像素子１、映像信号処理部８３０、記録・通信部８４０、タイミング制御部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１及び映像信号処理部８３０を有する。撮像素子１は、先の実施例で説明した撮像素子１が用いられる。撮像システムはデジタルカメラ、ビデオカメラ、スマートフォンの他、撮影機能を有する様々な装置を含み得る。
【００４２】
レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１の、複数の画素が２次元状に配列された撮像素子１に結像させ、被写体の像を形成する。撮像素子１は、タイミング制御部８５０からの信号に基づくタイミングで、撮像素子１に結像された光に応じた信号を出力する。撮像素子１から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００４３】
システム制御部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御部８５０は、システム制御部８６０による制御に基づいて撮像素子１及び映像信号処理部８３０の駆動タイミングを制御する。
【００４４】
以上述べたように、本発明によれば、画素信号が所定の上限レベルまたは下限レベルを超えないように、画素信号にオフセットを付与することにより、画素信号の飽和を回避することができる。これにより、固体撮像装置において、大きな画素信号のダイナミックレンジの低下を防ぐことが可能となる。なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において適宜変更実施可能である。
【符号の説明】
【００４５】
１００    画素
１０３    増幅器
１０５    信号レベル検出回路
１１０    ｄａｃ
１０６    比較器
１１２    ラッチ回路
１０８    メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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