(57)【要約】【課題】ＭＯＳトランジスタと、バラツキが小さく且つ高いｈＦＥを実現可能なバイポーラトランジスタとを同一の半導体基板上に形成できるようにした半導体装置の製造方法と半導体装置を提供する。【解決手段】シリコン基板１０のバイポーラ領域１にベース領域４、エミッタ領域５及びコレクタ領域３をそれぞれ形成する工程と、シリコン基板１０のＭＯＳ領域２にゲート電極２０ｂ、ソース領域６及びドレイン領域７をそれぞれ形成する工程と、エミッタ領域５を部分的に覆う金属シリサイド膜５０ｂを形成する工程と、金属シリサイド膜５０ａ、５０ｂが形成されたシリコン基板１０上に層間絶縁膜６０を形成する工程と、エミッタ領域５のうちの金属シリサイド膜５０ｂで覆われた部位の直上に、層間絶縁膜６０を貫くコンタクトホール６１ｂを形成する工程と、コンタクトホール６１ｂ内に金属配線７１ｂを形成する工程と、を備える。【選択図】図１
2016157730.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域にバイポーラトランジスタのベース領域、エミッタ領域及びコレクタ領域をそれぞれ形成する工程と、
前記半導体基板の第２領域にＭＯＳトランジスタのゲート電極、ソース領域及びドレイン領域をそれぞれ形成する工程と、
前記エミッタ領域を部分的に覆う金属シリサイド膜を形成する工程と、
前記金属シリサイド膜が形成された前記半導体基板上に層間絶縁膜を形成する工程と、
前記エミッタ領域のうちの前記金属シリサイド膜で覆われた部位の直上に、前記層間絶縁膜を貫くコンタクトホールを形成する工程と、
前記コンタクトホール内に金属配線を形成する工程と、を備える半導体装置の製造方法。
【請求項２】
半導体基板の第１領域にバイポーラトランジスタのベース領域、エミッタ領域及びコレクタ領域をそれぞれ形成する工程と、
前記半導体基板の第２領域にＭＯＳトランジスタのゲート電極、ソース領域及びドレイン領域をそれぞれ形成する工程と、
前記ゲート電極、前記ソース領域、前記ドレイン領域、前記ベース領域及び前記コレクタ領域のうち少なくとも一部と、前記エミッタ領域の一部とを覆い、且つ前記エミッタ領域のうち前記一部以外の他の部位は覆わないように金属シリサイド膜を形成する工程と、
前記金属シリサイド膜が形成された前記半導体基板上に層間絶縁膜を形成する工程と、
前記ゲート電極、前記ソース領域、前記ドレイン領域、前記ベース領域及び前記コレクタ領域のそれぞれの直上と、前記エミッタ領域の前記金属シリサイド膜で覆われた前記一部の直上とに、前記層間絶縁膜を貫くコンタクトホールをそれぞれ形成する工程と、
前記コンタクトホール内に金属配線を形成する工程と、を備える半導体装置の製造方法。
【請求項３】
前記エミッタ領域は、
第１導電型の第１不純物拡散層と、
前記第１不純物拡散層よりも第１導電型の不純物濃度が高い第２不純物拡散層と、を有し、
前記金属シリサイド膜を形成する工程では、
前記第２不純物拡散層の一部を覆い、且つ前記第２不純物拡散層のうち前記一部以外の他の部位は覆わないように前記金属シリサイド膜を形成する、請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記金属シリサイド膜を形成する工程は、
前記半導体基板上に絶縁膜を形成する工程と、
前記金属シリサイド膜を形成する領域を露出し、且つ前記金属シリサイド膜を形成しない領域を覆うように前記絶縁膜をパターニングする工程と、
パターニングされた前記絶縁膜をマスクに前記半導体基板上に金属膜を形成する工程と、
前記金属膜が形成された前記半導体基板に熱処理を施して前記金属シリサイド膜を形成する工程と、を有する請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を形成する工程では、
前記半導体基板上に形成されたポリシリコンをパターニングして、前記第２領域に前記ゲート電極を形成するとともに、前記第１領域にポリシリコンパターンを形成し、
前記エミッタ領域を形成する工程では、
前記ポリシリコンパターンをマスクに用いて、前記ベース領域の内側に第１導電型の不純物を注入することにより、前記エミッタ領域を自己整合的に形成する請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記ベース領域を形成する工程では、
前記ポリシリコンパターンをマスクに用いて、前記ベース領域の内側であって前記ポリシリコンパターンを挟んで前記エミッタ領域の反対側に第２導電型の不純物を注入することにより、前記ベース領域を自己整合的に高濃度化する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記エミッタ領域を形成した後で、前記ゲート電極及び前記ポリシリコンパターンの各側面にサイドウォールを形成する工程と、
前記サイドウォールが形成された前記ポリシリコンパターンをマスクに用いて、前記エミッタ領域に第１導電型の不純物を注入して該エミッタ領域を高濃度化する工程と、
前記サイドウォールが形成された前記ポリシリコンパターンをマスクに用いて、前記ベース領域に第２導電型の不純物を注入して該ベース領域をさらに高濃度化する工程と、をさらに備える請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板の第１領域に形成され、ベース領域、コレクタ領域及びエミッタ領域を有するバイポーラトランジスタと、
前記半導体基板の第２領域に形成され、ゲート電極、ソース領域及びドレイン領域を有するＭＯＳトランジスタと、
前記エミッタ領域を部分的に覆う金属シリサイド膜と、
前記半導体基板上に形成された層間絶縁膜と、
前記エミッタ領域のうちの前記金属シリサイド膜で覆われた部位の直上に形成された、前記層間絶縁膜を貫くコンタクトホールと、
前記コンタクトホール内に形成された金属配線と、を備える半導体装置。
【請求項９】
半導体基板の第１領域に形成され、ベース領域、コレクタ領域及びエミッタ領域を有するバイポーラトランジスタと、
前記半導体基板の第２領域に形成され、ゲート電極、ソース領域及びドレイン領域を有するＭＯＳトランジスタと、
前記ゲート電極、前記ソース領域、前記ドレイン領域、前記ベース領域及び前記コレクタ領域のうち少なくとも一部と、前記エミッタ領域の一部とを覆い、且つ前記エミッタ領域のうち前記一部以外の他の部位は覆わない金属シリサイド膜と、
前記半導体基板上に形成された層間絶縁膜と、
前記ゲート電極、前記ソース領域、前記ドレイン領域、前記ベース領域及び前記コレクタ領域のそれぞれの直上と、前記エミッタ領域の前記金属シリサイド膜で覆われた前記一部の直上とに形成された、前記層間絶縁膜を貫くコンタクトホールと、
前記コンタクトホール内に形成された金属配線と、を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタトランジスタは、一般に低消費電力であり、工程の簡単さゆえに高集積度化に適する。一方、バイポーラトランジスタは、ＭＯＳトランジスタに比べて１／ｆノイズが低い特長があり、低ノイズが必要とされる回路で有効である。また、バイポーラトランジスタは大電流動作に特長があるため、例えばＩ／Ｏ回路などで使用される。さらに、バイポーラトランジスタの優れた温度特性を利用した温度センサー回路なども一般的である。ＭＯＳトランジスタとバイポーラトランジスタそれぞれの特長を生かすために、両者を同一基板上に形成する技術がＢｉＣＭＯＳプロセスであり、諸特性に優れたアナログ回路の実現を可能としている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００９／０８１８６７号
【特許文献２】特開昭６３−１１４１６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ＭＯＳトランジスタの動作の高速化を図るために、ＭＯＳトランジスタのゲート電極、ソース領域、ドレイン領域の各表面をシリサイド化する技術が知られている。ＢｉＣＭＯＳプロセスにおいて、ＭＯＳトランジスタとバイポーラトランジスタとを工程を兼用しながら（すなわち、共通の工程で）作成する場合、ＭＯＳトランジスタのゲート電極、ソース領域、ドレイン領域の各表面をシリサイド化する工程では、バイポーラトランジスタのベース領域、エミッタ領域、コレクタ領域の各表面も同時にシリサイド化される。
【０００５】
ここで、後述の第１参考例（図８参照）で示すように、バイポーラトランジスタのベース領域、エミッタ領域、コレクタ領域の各表面を全てシリサイド化すると、バイポーラトランジスタの主要特性の一つである直流電流増幅率（以下、ｈＦＥ）が低下してしまう。例えば、特許文献２では、ベースからエミッタに注入された正孔の濃度はシリサイド電極部では熱平衡以下になり、正孔の濃度勾配が大きくなって正孔電流が増え、結果としてｈＦＥが低下することが指摘されている。
【０００６】
そこで、後述の第２参考例（図９参照）で示すように、ＭＯＳトランジスタのゲート電極、ソース領域、ドレイン領域の各表面と、バイポーラトランジスタのベース領域、コレクタ領域の各表面をシリサイド化し、エミッタ領域の表面はシリサイド化しないことが考えられる。これにより、高いｈＦＥを得ることができる。
【０００７】
しかしながら、この第２参考例において、シリサイド化された領域（例えば、ソース領域及びドレイン領域）上と、シリサイド化されていないエミッタ領域上とにコンタクトホールを同時に形成すると、シリサイド化された領域ではエッチングの進行が金属シリサイド膜で止まる（Ｓｔｏｐ  Ｏｎ  Ｓｉｌｉｃｉｄｅ）のに対し、シリサイド化されていないエミッタ領域ではその表面ではエッチングの進行が止まらず、エミッタ領域を構成している不純物拡散層（すなわち、エミッタ拡散層）を掘り込んでしまう。この掘り込み量のバラツキは、エミッタ拡散層の深さのバラツキとなり、ひいてはバイポーラトランジスタのｈＦＥのバラツキとなる。したがって、エミッタ領域の非シリサイド化は量産安定性に乏しいという一面を持つ。
【０００８】
そこで、本発明は、このような事情に鑑みてなされたものであって、ＭＯＳトランジスタと、バラツキが小さく且つ高いｈＦＥを実現可能なバイポーラトランジスタとを同一の半導体基板上に形成できるようにした半導体装置の製造方法と半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、半導体基板の第１領域にバイポーラトランジスタのベース領域、エミッタ領域及びコレクタ領域をそれぞれ形成する工程と、前記半導体基板の第２領域にＭＯＳトランジスタのゲート電極、ソース領域及びドレイン領域をそれぞれ形成する工程と、前記エミッタ領域を部分的に覆う金属シリサイド膜を形成する工程と、前記金属シリサイド膜が形成された前記半導体基板上に層間絶縁膜を形成する工程と、前記エミッタ領域のうちの前記金属シリサイド膜で覆われた部位の直上に、前記層間絶縁膜を貫くコンタクトホールを形成する工程と、前記コンタクトホール内に金属配線を形成する工程と、を備えることを特徴とする。
【００１０】
また、本発明の別の態様に係る半導体装置の製造方法は、半導体基板の第１領域にバイポーラトランジスタのベース領域、エミッタ領域及びコレクタ領域をそれぞれ形成する工程と、前記半導体基板の第２領域にＭＯＳトランジスタのゲート電極、ソース領域及びドレイン領域をそれぞれ形成する工程と、前記ゲート電極、前記ソース領域、前記ドレイン領域、前記ベース領域及び前記コレクタ領域のうち少なくとも一部と、前記エミッタ領域の一部とを覆い、且つ前記エミッタ領域のうち前記一部以外の他の部位は覆わないように金属シリサイド膜を形成する工程と、前記金属シリサイド膜が形成された前記半導体基板上に層間絶縁膜を形成する工程と、前記ゲート電極、前記ソース領域、前記ドレイン領域、前記ベース領域及び前記コレクタ領域のそれぞれの直上と、前記エミッタ領域の前記金属シリサイド膜で覆われた前記一部の直上とに、前記層間絶縁膜を貫くコンタクトホールをそれぞれ形成する工程と、前記コンタクトホール内に金属配線を形成する工程と、を備えることを特徴とする。
【００１１】
本発明の一態様に係る半導体装置は、半導体基板の第１領域に形成され、ベース領域、コレクタ領域及びエミッタ領域を有するバイポーラトランジスタと、前記半導体基板の第２領域に形成され、ゲート電極、ソース領域及びドレイン領域を有するＭＯＳトランジスタと、前記エミッタ領域を部分的に覆う金属シリサイド膜と、前記半導体基板上に形成された層間絶縁膜と、前記エミッタ領域のうちの前記金属シリサイド膜で覆われた部位の直上に形成された、前記層間絶縁膜を貫くコンタクトホールと、前記コンタクトホール内に形成された金属配線と、を備えることを特徴とする。
【００１２】
本発明の別の態様に係る半導体装置は、半導体基板の第１領域に形成され、ベース領域、コレクタ領域及びエミッタ領域を有するバイポーラトランジスタと、前記半導体基板の第２領域に形成され、ゲート電極、ソース領域及びドレイン領域を有するＭＯＳトランジスタと、前記ゲート電極、前記ソース領域、前記ドレイン領域、前記ベース領域及び前記コレクタ領域のうち少なくとも一部と、前記エミッタ領域の一部とを覆い、且つ前記エミッタ領域のうち前記一部以外の他の部位は覆わない金属シリサイド膜と、前記半導体基板上に形成された層間絶縁膜と、前記ゲート電極、前記ソース領域、前記ドレイン領域、前記ベース領域及び前記コレクタ領域のそれぞれの直上と、前記エミッタ領域の前記金属シリサイド膜で覆われた前記一部の直上とに形成された、前記層間絶縁膜を貫くコンタクトホールと、前記コンタクトホール内に形成された金属配線と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明の一態様によれば、ＭＯＳトランジスタと、バラツキが小さく且つ高いｈＦＥを実現可能なバイポーラトランジスタとを同一の半導体基板上に形成することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
【図２】本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。
【図５】本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。
【図６】本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。
【図７】本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。
【図８】本発明の第１参考例に係る半導体装置２００の構成例を示す断面図である。
【図９】本発明の第２参考例に係る半導体装置３００の構成例を示す断面図である。
【図１０】エミッタ領域における金属シリサイド膜の被覆率と、バイポーラトランジスタのｈＦＥとの関係を示すグラフである。（実測結果）
【図１１】エミッタ領域における金属シリサイド膜の被覆率を説明する平面図である。
【図１２】エミッタ領域における金属シリサイド膜の被覆率を説明する断面図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら、本発明を実施するための形態について説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜構造＞
図１は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、Ｐ型のシリコン基板（Ｐ−Ｓｕｂ）１０と、シリコン基板１０のバイポーラ領域１に形成されたバイポーラトランジスタ１１０と、シリコン基板１０のＭＯＳ領域２に形成されたＭＯＳトランジスタ１２０と、シリコン基板１０に形成されたフィールド酸化膜１２と、バイポーラトランジスタ１１０とＭＯＳトランジスタ１２０とに形成された金属シリサイド膜５０ａ、５０ｂと、シリコン基板１０上に形成された層間絶縁膜６０と、層間絶縁膜６０に形成されたコンタクトホール６１ａ、６１ｂと、コンタクトホール６１ａ、６１ｂ内に形成された金属配線７１ａ、７１ｂと、を備える。フィールド酸化膜１２は、バイポーラ領域１とＭＯＳ領域２との間を分離したり、バイポーラ領域１内でコレクタ領域３とベース領域４との間を分離するための絶縁膜である。フィールド酸化膜１２は、例えばシリコン酸化膜である。
【００１６】
（１）バイポーラトランジスタ
バイポーラトランジスタ１１０は、例えばＮＰＮ型のバイポーラトランジスタである。このバイポーラトランジスタ１１０は、シリコン基板１０に形成されたＮ型のコレクタ領域３と、コレクタ領域３の内側に形成されたＰ型のベース領域４と、ベース領域４の内側に形成されたＮ型のエミッタ領域５とを有する。コレクタ領域３は、Ｎ型ウェル層（ＨＶＮＷ）１１と、Ｎ型ウェル層１１の表面側（図１では、上面側）に形成され、Ｎ型ウェル層１１よりもＮ型不純物の濃度が高い高濃度Ｎ型層（Ｎ＋層）４０ｂと、を有する。
【００１７】
また、ベース領域４は、低濃度Ｐ型層（ＰＢＡＳＥ）１３と、低濃度Ｐ型層１３の表面側に形成され、低濃度Ｐ型層１３よりもＰ型不純物の濃度が高い中濃度Ｐ型層（ＰＭ層）３１と、低濃度Ｐ型層１３の表面側に形成され、中濃度Ｐ型層３１よりもＰ型不純物の濃度が高い高濃度Ｐ型層（Ｐ＋層）４１と、を有する。中濃度Ｐ型層３１と高濃度Ｐ型層４１は互いに隣接している。
【００１８】
また、エミッタ領域５は、低濃度Ｐ型層１３の表面側に形成された中濃度Ｎ型層（ＮＭ層）３０ａと、低濃度Ｐ型層１３の表面側に形成され、中濃度Ｎ型層３０ａよりもＮ型不純物の濃度が高い高濃度Ｎ型層（Ｎ＋層）４０ａと、を有する。高濃度Ｎ型層４０ａの両側に中濃度Ｎ型層３０ａが隣接している。
図１に示すように、Ｎ型ウェル層１１と低濃度Ｐ型層１３とが隣接しており、Ｎ型ウェル層１１と低濃度Ｐ型層１３との境界を跨ぐようにフィールド酸化膜１２が形成されている。また、このフィールド酸化膜１２によって、高濃度Ｎ型層４０ｂと高濃度Ｐ型層４１との間が離されている。中濃度Ｐ型層３１と中濃度Ｎ型層３０ａは、低濃度Ｐ型層１３を挟んで向かい合っている。
【００１９】
低濃度Ｐ型層１３のうち、中濃度Ｐ型層３１と中濃度Ｎ型層３０ａとに挟まれた部位の上には、絶縁膜１９ａを介してポリシリコンパターン２０ａが形成されている。絶縁膜１９ａは、例えばシリコン酸化膜である。また、ポリシリコンパターン２０ａの両側にはサイドウォール２１が形成されている。サイドウォール２１は、例えばシリコン窒化膜又はシリコン酸化膜からなる。
【００２０】
図１に示すように、この半導体装置１００では、断面視で、エミッタ領域５の両側に、ベース領域４の中濃度Ｐ型層３１及び高濃度Ｐ型層４１がそれぞれ配置されている。また、エミッタ領域５の両側であって、中濃度Ｐ型層３１及び高濃度Ｐ型層４１のさらに外側には、コレクタ領域３の高濃度Ｎ型層４０ｂが配置されている。
なお、このバイポーラトランジスタ１１０は、高速動作を目的とするものではなく、ノイズ低減や大電流回路といった主にアナログ特性向上のために使用されることが好ましい。
【００２１】
（２）ＭＯＳトランジスタ
ＭＯＳトランジスタ１２０は、例えばＮ型のＭＯＳトランジスタである。このＭＯＳトランジスタ１２０は、シリコン基板１０に形成されたＰ型ウェル層１５と、このＰ型ウェル層１５上に絶縁膜１９ｂを介して形成されたゲート電極２０ｂと、Ｐ型ウェル層１５のうちのゲート電極２０ｂの両側下の領域にそれぞれ形成されたＮ型のソース領域６及びＮ型のドレイン領域７と、を有する。
【００２２】
ゲート電極２０ｂは、例えば、Ｎ型不純物又はＰ型不純物がドープされたポリシリコンからなる。ゲート電極２０ｂの両側にはサイドウォール２１が形成されている。また、このゲート電極２０ｂとＰ型ウェル層１５との間の絶縁膜１９ｂはゲート絶縁膜であり、例えばシリコン酸化膜である。
【００２３】
ソース領域６及びドレイン領域７は、それぞれＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造となっている。例えば、ソース領域６は、中濃度Ｎ型層３０ｃと、中濃度Ｎ型層３０ｃよりもＮ型の不純物濃度が高い高濃度Ｎ型層４０ｃと、を有する。中濃度Ｎ型層３０ｃと高濃度Ｎ型層４０ｃは互いに隣接している。同様に、ドレイン領域７は、中濃度Ｎ型層３０ｄと、中濃度Ｎ型層３０ｄよりもＮ型の不純物濃度が高い高濃度Ｎ型層４０ｄと、を有する。図１に示すように、中濃度Ｎ型層３０ｃと中濃度Ｎ型層３０ｄは、Ｐ型ウェル層１５を挟んで向かい合っている。
【００２４】
（３）金属シリサイド膜
金属シリサイド膜５０ａはバイポーラトランジスタ１１０とＭＯＳトランジスタ１２０とに形成されており、ゲート電極２０ｂ、ソース領域６、ドレイン領域７、ベース領域４及びコレクタ領域３、のうち少なくとも一部を覆っている。また、金属シリサイド膜５０ｂは、エミッタ領域５の一部を覆い、且つエミッタ領域５のうち一部以外の他の部位は覆っていない。つまり、エミッタ領域５の他の部位は、金属シリサイド膜５０ｂ下から露出している。
【００２５】
具体的には、例えば、金属シリサイド膜５０ａは、ゲート電極２０ｂの上面全体と、ソース領域６の上面全体と、ドレイン領域７の上面全体と、ポリシリコンパターン２０ａの上面のうちのベース領域４の中濃度Ｐ型層３１側の部位と、コレクタ領域３が有する高濃度Ｎ型層４０ｂの上面全体と、ベース領域４が有する高濃度Ｐ型層４１の上面全体と、を覆っている。また、金属シリサイド膜５０ｂは、エミッタ領域５が有する高濃度Ｎ型層４０ａの上面の一部（例えば、中央部）のみを覆っている。高濃度Ｎ型層４０ａの上面のうち、上記一部以外の他の部位（例えば、周辺部）と、中濃度Ｎ型層３０ａの上面全体は、金属シリサイド膜で覆われていない。なお、中濃度Ｎ型層３０ａの上面全体は、サイドウォール２１で覆われている。
【００２６】
金属シリサイド膜５０ａ、５０ｂは、同一工程で同時に形成された膜である。金属シリサイド膜５０ａ、５０ｂは、例えばコバルトとシリコンとの合金であるコバルトシリサイド、又は、チタンとシリコンとの合金であるチタンシリサイドである。また、金属シリサイド膜５０ａ、５０ｂは、コバルト又はチタン以外の他の金属とシリコンとの合金膜であってもよい。
【００２７】
（４）層間絶縁膜、コンタクトホール、金属配線等
層間絶縁膜６０はシリコン基板１０上に形成されており、バイポーラトランジスタ１１０及びＭＯＳトランジスタ１２０の両方を覆っている。この層間絶縁膜６０は、例えばシリコン酸化膜である。
コンタクトホール６１ａは、層間絶縁膜６０を貫く貫通穴である。コンタクトホール６１ａは、ゲート電極２０ｂ、ソース領域６、ドレイン領域７、コレクタ領域３、ベース領域４のうちの、金属シリサイド膜５０ａで覆われた部位の直上に形成されている。コンタクトホール６１ｂは、エミッタ領域５のうちの、金属シリサイド膜５０ｂで覆われた部位の直上に形成されている。これにより、コンタクトホール６１ａ、６１ｂの底部はそれぞれ、金属シリサイド膜５０ａ、５０ｂとなっている。
【００２８】
金属配線７１ａは、ゲート電極２０ｂ、ソース領域６、ドレイン領域７、コレクタ領域３及びベース領域４を層間絶縁膜６０上にそれぞれ引き出すための配線であり、コンタクトホール６１ａ内に形成されている。また、金属配線７１ｂは、エミッタ領域５を層間絶縁膜６０上に引き出すための配線であり、コンタクトホール６１ｂ内に形成されている。金属配線７１ａ、７１ｂは、例えばタングステンからなる。
なお、図示しないが、層間絶縁膜６０上には金属配線７１ａ、７１ｂに接続する第２の配線と、第２の配線を覆う第２の層間絶縁膜と、さらにその上側に必要に応じて配置される配線及び層間絶縁膜と、保護膜（パッシベーション膜）等が形成されている。
【００２９】
＜製造方法＞
次に、図１に示した半導体装置１００の製造方法について説明する。
図２（ａ）〜図７は、本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。
まず、図２（ａ）に示すように、シリコン基板１０のバイポーラ領域にＮ型ウェル層１１を形成する。このＮ型ウェル層１１は、次の方法で形成する。すなわち、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１０にＮ型不純物（例えば、リン）を選択的に導入する。次に、シリコン基板１０に熱処理を施して、導入されたＮ型不純物をシリコン基板１０中に拡散させる。このようにして、Ｎ型ウェル層１１を形成する。なお、このＮ型ウェル層１１の形成工程では、ＭＯＳ領域をレジストパターンで覆った状態（すなわち、ＭＯＳ領域をマスクした状態）で、Ｎ型不純物をイオン注入する。これにより、ＭＯＳ領域へのＮ型不純物の導入を防ぐことができる。
【００３０】
次に、図２（ｂ）に示すように、シリコン基板１０にフィールド酸化膜１２を形成する。フィールド酸化膜１２は、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成する。
次に、図３（ａ）に示すように、フォトリソグラフィ技術及びイオン注入技術を用いて、Ｎ型ウェル層１１の内側にＰ型不純物（例えば、ボロン）を導入して、Ｐ型ベース領域の低濃度Ｐ型層１３を形成する。また、この低濃度Ｐ型層１３の形成工程と前後して、或いは並行して、フォトリソグラフィ技術及びイオン注入技術を用いて、ＭＯＳ領域にＰ型不純物（例えば、ボロン）を導入して、Ｐ型ウェル層１５を形成する。Ｐ型ウェル層１５の形成工程では、ＭＯＳ領域に導入するＰ型不純物の濃度を調整することにより、ＭＯＳ領域に形成されるＭＯＳトランジスタの閾値電圧を調整することができる。
【００３１】
次に、図３（ｂ）に示すように、シリコン基板１０に絶縁膜を形成する。絶縁膜は、例えばシリコン基板１０を熱酸化することにより形成する。次に、絶縁膜上にポリシリコン膜を形成する。ポリシリコン膜の形成は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で行う。そして、フォトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン膜をパターニングする。
【００３２】
これにより、シリコン基板１０のバイポーラ領域上に絶縁膜１９ａを介してポリシリコンパターン２０ａを形成すると共に、シリコン基板１０のＭＯＳ領域上に絶縁膜１９ｂを介してゲート電極２０ｂを形成する。
次に、図４（ａ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１０上にレジストパターン２２を形成する。そして、このレジストパターン２２をマスクにシリコン基板１０にＮ型不純物（例えば、リン等）をイオン注入する。これにより、シリコン基板１０の表面及びその近傍にＮ型不純物が選択的に導入される。その後、レジストパターン２２を除去する。
【００３３】
次に、図４（ｂ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１０上にレジストパターン２３を形成する。そして、このレジストパターン２３をマスクにシリコン基板１０にＰ型不純物（例えば、ボロン等）をイオン注入する。これにより、シリコン基板１０の表面及びその近傍にＰ型不純物が選択的に導入される。その後、レジストパターン２３を除去する。なお、図４（ａ）と図４（ｂ）の工程はその実施の順番を入れ替えてもよい。すなわち、図３（ｂ）の工程の後で、図４（ｂ）の工程を行い、その後、図４（ａ）の工程を行ってもよい。
【００３４】
図４（ａ）及び（ｂ）の工程の後で、シリコン基板１０に熱処理を施す。これにより、シリコン基板１０の表面及びその近傍に導入されたＮ型不純物とＰ型不純物とが熱拡散する。その結果、図５（ａ）に示すように、シリコン基板１０に中濃度Ｎ型層３０ａ〜３０ｄと中濃度Ｐ型層３１とが形成される。本発明の実施形態では、バイポーラ領域にポリシリコンパターン２０ａが存在することにより、中濃度Ｎ型層３０ａが形成される領域と中濃度Ｐ型層３１が形成される領域との間への不純物の導入が阻止される。これにより、エミッタ領域の中濃度Ｎ型層３０ａは、Ｐ型ベース領域の中濃度Ｐ型層３１から自己整合的に分離した状態で形成される。
【００３５】
次に、ＣＶＤ法などによりシリコン基板１０上にシリコン窒化膜を堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などによりシリコン窒化膜を異方性エッチングする。これにより、ゲート電極２０ｂとポリシリコンパターン２０ａの各側面にサイドウォール２１を形成する。なお、サイドウォール２１は、シリコン窒化膜に限らず、例えばシリコン酸化膜を異方性エッチングすることにより形成してもよい。
【００３６】
次に、図５（ｂ）に示すように、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１０の表面及びその近傍にＮ型不純物を選択的にイオン注入する。また、このＮ型不純物のイオン注入と前後して、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１０の表面及びその近傍にＰ型不純物を選択的にイオン注入する。そして、Ｎ型不純物とＰ型不純物のイオン注入を行った後で、シリコン基板１０に熱処理を施す。これにより、シリコン基板１０の表面及びその近傍に導入されたＮ型不純物とＰ型不純物とが熱拡散する。その結果、図５（ｂ）に示すように、シリコン基板１０に高濃度Ｎ型層４０ａ〜４０ｄと高濃度Ｐ型層４１とが形成される。また、サイドウォール２１の直下には、低濃度の不純物拡散層（すなわち、中濃度Ｎ型層３０ａ、３０ｃ、３０ｄと、中濃度Ｐ型層３１）が残される。このため、ＭＯＳ領域に形成されるＭＯＳトランジスタはＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造となる。
【００３７】
次に、ＣＶＤ法などにより、シリコン基板１０上にシリコン酸化膜を堆積する。そして、図６（ａ）に示すように、フォトリソグラフィ技術を用いて、シリコン酸化膜上にレジストパターン３２を形成する。次に、このレジストパターン３２をマスクに、例えばＲＩＥ法などによりシリコン酸化膜を異方性エッチングする。これにより、シリコン酸化膜パターン３３を形成する。シリコン酸化膜パターン３３を形成した後、レジストパターン３２を除去する。
【００３８】
次に、このシリコン酸化膜パターン３３をマスクに、シリコン基板１０上に金属シリサイド膜を形成する。具体的には、金属膜（例えば、コバルト）をシリコン基板１０上にスパッタリング法で形成し、例えば４６０℃で３０秒程度の熱処理を施すことでシリコンとコバルトとの反応を促してコバルトモノシリサイドを形成する。続いて、シリコン基板１０にＡＰＭ（Ａｍｍｏｎｉｕｍ  ｈｙｄｒｏｇｅｎ−Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）洗浄を実施して未反応のコバルトを除去し、その後、シリコン基板１０に例えば７１０℃で６０秒程度のより高温の熱処理を施す。これにより、コバルトモノシリサイドはコバルトダイシリサイドへと変化して低抵抗化する。
【００３９】
その結果、図６（ｂ）に示すように、高濃度Ｎ型層４０ｂ〜４０ｄ、高濃度Ｐ型層４１や、ゲート電極２０ｂなどのシリコンが露出している領域に金属シリサイド膜５０ａが形成される。また、これと同時に、高濃度Ｎ型層４０ａのうちのシリコン酸化膜パターン下から露出している領域に金属シリサイド膜５０ｂが形成される。なお、本発明の実施形態において、金属膜はコバルトに限定されるものではなく、チタンでもよい。
【００４０】
次に、図７に示すように、例えばＣＶＤ法でシリコン基板１０上に層間絶縁膜６０を形成する。次に、フォトリソグラフィ及びエッチング技術を用いて層間絶縁膜６０を選択的にエッチングして、コンタクトホール６１ａ、６１ｂを形成する。ここで、コンタクトホール６１ｂの直下には金属シリサイド膜５０ｂが配されている。このため、層間絶縁膜６０をオーバーエッチングした場合でも、エミッタ領域５上でのエッチングの進行は金属シリサイド膜５０ｂで止められる。
【００４１】
その後、コンタクトホール６１ａ、６１ｂ内に金属配線７１ａ、７１ｂを形成する。例えば、金属配線７１ａ、７１ｂとしてプラグ電極を形成する場合は、層間絶縁膜６０上にタングステン等の金属膜を堆積する。そして、この金属膜にＣＭＰ等の処理を施して、金属膜をコンタクトホール６１ａ、６１ｂ内に残し、層間絶縁膜６０上から除去する。これにより、コンタクトホール６１ａ、６１ｂ内にそれぞれプラグ電極を形成する。以上の工程を経て、図１に示した半導体装置１００が完成する。
【００４２】
この実施形態では、Ｎ型が本発明の「第１導電型」に対応し、Ｐ型が本発明の「第２導電型」に対応している。また、バイポーラ領域１が本発明の「第１領域」に対応し、ＭＯＳ領域２が本発明の「第２領域」に対応している。また、シリコン基板１０が本発明の「半導体基板」に対応している。
【００４３】
＜実施形態の効果＞
本発明の実施形態は、以下の効果を奏する。
（１）金属シリサイド膜５０ａ、５０ｂを形成する工程では、高濃度Ｎ型層４０ａ（すなわち、エミッタ拡散層）の上面を部分的に覆うシリコン酸化膜パターン３３を予め形成しておき、このシリコン酸化膜パターン３３をマスクに金属シリサイド膜５０ｂを形成する。これにより、高濃度Ｎ型層４０ａを部分的に覆うように金属シリサイド膜５０ｂを形成することができる。
【００４４】
そして、コンタクトホール６１ａ、６１ｂを形成する工程では、高濃度Ｎ型層４０ａのうちの金属シリサイド膜５０ｂで覆われた部位の直上にコンタクトホール６１ｂを形成する。これにより、高濃度Ｎ型層４０ａ上でのエッチングの進行を金属シリサイド膜５０ｂの表面で止めることができ、層間絶縁膜６０をオーバーエッチングした場合でも、高濃度Ｎ型層４０ａを掘り込んでしまうことを防ぐことができる。
【００４５】
（２）上述したように、高濃度Ｎ型層４０ａを掘り込んでしまうことを防ぐことができるので、エミッタ領域５に接続するコンタクトホール６１ｂと、他のコンタクトホール６１ａとを同一の工程で同時に形成することができる（すなわち、コンタクトホールの形成工程を共通化することができる。）。これにより、エミッタ領域５に接続するコンタクトホール６１ｂと、他のコンタクトホール６１ａとを別々に形成する場合と比べて、工程数の増加を防ぐことができ、製造コストの増大を抑制することができる。
【００４６】
（３）また上述したように、高濃度Ｎ型層４０ａを掘り込んでしまうことを防ぐことができるので、コンタクトホール６１ａ、６１ｂの形成工程を共通化しても、バイポーラトランジスタ１１０のｈＦＥのバラツキを小さく抑えることができる。
（４）また上述したように、高濃度Ｎ型層４０ａを部分的に覆うように金属シリサイド膜５０ｂを形成する。すなわち、高濃度Ｎ型層４０ａの上面全体ではなく、高濃度Ｎ型層４０ａの上面の一部のみを覆うように金属シリサイド膜５０ｂを形成する。これにより、例えば後述の第１参考例と比較して、エミッタ領域５における金属シリサイド膜の被覆率を低くすることができ、バイポーラトランジスタ１１０のｈＦＥを高くすることができる。この点について、図１０を参照しながら説明する。
【００４７】
図１０は、本発明者が実験により得た結果であり、エミッタ領域における金属シリサイド膜の被覆率と、バイポーラトランジスタのｈＦＥとの関係を示すグラフである。横軸は金属シリサイド膜の被覆率を示し、縦軸はｈＦＥを示す。金属シリサイド膜の被覆率１００％は、エミッタ領域が金属シリサイド膜で完全に覆われている状態を示す。また、金属シリサイド膜の被覆率０％は、エミッタ領域上に金属シリサイド膜が一切形成されていない状態を示す。
【００４８】
図１０に示すように、エミッタ領域における金属シリサイド膜の被覆率が小さいほど、ｈＦＥは大きくなる傾向がある。本発明の実施形態によれば、例えば後述の第１参考例と比較して、エミッタ領域における金属シリサイド膜の被覆率を小さくすることができ、ｈＦＥを高くすることができる。
したがって、ＭＯＳトランジスタと、バラツキが小さく且つ高いｈＦＥを実現可能なバイポーラトランジスタとを同一の半導体基板上に形成することができる。
なお、エミッタ領域における金属シリサイド膜の被覆率は、以下のようにして算出する。
【００４９】
図１１及び図１２は、バイポーラ領域１のエミッタ領域５における金属シリサイド膜５０ｂの被覆率を説明する図である。図１１は、高濃度Ｎ型層４０ａの表面に金属シリサイド膜５０ｂが形成された状態を示すエミッタ領域５の平面図である。図１２は、図１１のａ−ａ’断面を示す断面図である。図１２には、図１１に図示されていない低濃度Ｐ型層１３、絶縁膜１９ａ、ポリシリコンパターン２０ａ、サイドウォール２１、中濃度Ｎ型層３０ａ、中濃度Ｐ型層３１及び金属シリサイド膜５０ｂを示している。
【００５０】
図１１では、高濃度Ｎ型層４０ａの横寸法をＡ、縦寸法をＡ’と定義し、金属シリサイド膜５０ｂの横寸法をＢ、縦寸法をＢ’と定義している。このため、高濃度Ｎ型層４０ａの面積はＡＡ’、金属シリサイド膜５０ｂの面積はＢＢ’と定義される。
図１１及び図１２に示すように、バイポーラトランジスタ１１０のエミッタ領域５における金属シリサイド膜５０ｂの被覆率は、エミッタ領域５の高濃度Ｎ型層４０ａの面積（ＡＡ’）に対する金属シリサイド膜５０ｂの面積（ＢＢ’）、すなわちＢＢ’／ＡＡ’で定義される。
【００５１】
（５）また、バイポーラトランジスタ１１０だけでなく、ＭＯＳトランジスタ１２０にも金属シリサイド膜５０ａを形成している。すなわち、ＭＯＳトランジスタ１２０のゲート電極２０ｂと金属配線７１ａとの接触箇所、ソース領域６と金属配線７１ａとの接触箇所、及びドレイン領域７と金属配線７１ａとの接触箇所をそれぞれシリサイド化している。これにより、ＭＯＳトランジスタ１２０の高速動作が可能である。
したがって、高速動作が可能なＭＯＳトランジスタと、バラツキが小さく且つ高いｈＦＥを実現可能なバイポーラトランジスタとを同一の半導体基板上に形成することができる。
【００５２】
（６）また、金属シリサイド膜５０ａ、５０ｂを同一の工程で同時に形成している。これにより、金属シリサイド膜５０ａ、５０ｂを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
（７）また、バイポーラ領域１の中濃度Ｎ型層３０ａと、ＭＯＳ領域２の中濃度Ｎ型層３０ｃ、３０ｄとを同一の工程で同時に形成している。これにより、中濃度Ｎ型層３０ａ、３０ｃ、３０ｄを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
【００５３】
（８）また、バイポーラ領域１の高濃度Ｎ型層４０ａと、ＭＯＳ領域２の高濃度Ｎ型層４０ｃ、４０ｄとを同一の工程で同時に形成している。これにより、高濃度Ｎ型層４０ａ、４０ｃ、４０ｄを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
（９）また、バイポーラ領域１のポリシリコンパターン２０ａと、ＭＯＳ領域２のゲート電極２０ｂとを同一の工程で同時に形成している。これにより、ポリシリコンパターン２０ａとゲート電極２０ｂとを別々に形成する場合と比べて、工程数の増加を抑制することができ、製造コストの増大を抑制することができる。
【００５４】
＜実施形態の変形例＞
（１）上記の実施形態では、バイポーラトランジスタ１１０がＮＰＮ型のトランジスタである場合について説明した。しかしながら、本発明において、バイポーラトランジスタはＮＰＮ型に限定されるものではなく、ＰＮＰ型でもよい。ＰＮＰ型の場合は、図１において、バイポーラ領域１のＰ型をＮ型に、Ｎ型をＰ型にそれぞれ入れ換えればよい。また、本発明では、バイポーラ領域１に、ＮＰＮ型のバイポーラトランジスタと、ＰＮＰ型のバイポーラトランジスタの両方が形成されていてもよい。
【００５５】
（２）また、上記の実施形態では、ＭＯＳトランジスタ１２０がＮ型のＭＯＳトランジスタである場合について説明した。しかしながら、本発明において、ＭＯＳトランジスタはＮ型に限定されるものではなく、Ｐ型でもよい。Ｐ型の場合は、図１において、ＭＯＳ領域２のＰ型をＮ型に、Ｎ型をＰ型にそれぞれ入れ換えればよい。また、本発明では、ＭＯＳ領域２に、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタの両方が形成されていてもよい（すなわち、ＣＭＯＳトランジスタが形成されていてもよい。）。
【００５６】
＜参考例＞
（１）第１参考例
図８は、本発明の第１参考例に係る半導体装置２００の構成例を示す断面図である。図８に示す第１参考例に係る半導体装置２００と、図１に示した実施形態に係る半導体装置１００との違いは金属シリサイド膜にある。すなわち、第１参考例に係る半導体装置２００では、図６（ａ）に示したシリコン酸化膜パターンを形成せずに、金属シリサイド膜１５０を形成する。これにより、バイポーラトランジスタ２１０において、金属シリサイド膜１５０は、エミッタ領域５が有する高濃度Ｎ型層４０ａの上面全体に形成される。コンタクトホール１６１ａ、１６１ｂと、金属配線１７１ａ、１７１ｂは、この金属シリサイド膜１５０上に形成される。
【００５７】
（２）第２参考例
図９は、本発明の第２参考例に係る半導体装置３００の構成例を示す断面図である。図９に示す第２参考例に係る半導体装置２００と、図１に示した実施形態に係る半導体装置１００との違いも金属シリサイド膜にある。すなわち、第２参考例に係る半導体装置３００では、エミッタ領域５が有する高濃度Ｎ型層４０ａの全体をシリコン酸化膜等で覆った状態で、金属シリサイド膜２５０を形成する。これにより、バイポーラトランジスタ３１０において、金属シリサイド膜２５０はエミッタ領域５に一切形成されない。コンタクトホール２６１ａ、２６１ｂと、金属配線２７１ａ、２７１ｂは、金属シリサイド膜２５０下から露出している高濃度Ｎ型層４０ａに形成される。
＜その他＞
【００５８】
本発明は、以上に記載した実施形態やその変形例に限定されるものではない。当業者の知識に基づいて実施形態やその変形例に設計の変更等を加えてもよく、また、実施形態やその変形例を任意に組み合わせてもよく、そのような変更等を加えた態様も本発明の技術的範囲に含まれる。
【符号の説明】
【００５９】
１  バイポーラ領域
２  ＭＯＳ領域
３  コレクタ領域
４  ベース領域
５  エミッタ領域
６  ソース領域
７  ドレイン領域
１０  シリコン基板
１１  Ｎ型ウェル層
１２  フィールド酸化膜
１３  低濃度Ｐ型層
１５  Ｐ型ウェル層
１９ａ、１９ｂ  絶縁膜
２０ａ  ポリシリコンパターン
２０ｂ  ゲート電極
２１  サイドウォール
２２、２３、３２  レジストパターン
３０ａ〜３０ｄ  中濃度Ｎ型層
３１  中濃度Ｐ型層
３３  シリコン酸化膜パターン
４０ａ〜４０ｄ  高濃度Ｎ型層
４１  高濃度Ｐ型層
５０ａ、５０ｂ、１５０、２５０  金属シリサイド膜
６０  層間絶縁膜
６１ａ、６１ｂ、１６１ａ、１６１ｂ、２６１ａ、２６１ｂ  コンタクトホール
７１ａ、７１ｂ、１７１ａ、１７１ｂ、２７１ａ、２７１ｂ  金属配線
１００、２００、３００  半導体装置
１１０、２１０、３１０  バイポーラトランジスタ
１２０  ＭＯＳトランジスタ
【図１】
2016157730.tif 000003
【図２】
2016157730.tif 000004
【図３】
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【図４】
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【図５】
2016157730.tif 000007
【図６】
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【図７】
2016157730.tif 000009
【図８】
2016157730.tif 000010
【図９】
2016157730.tif 000011
【図１０】
2016157730.tif 000012
【図１１】
2016157730.tif 000013
【図１２】
2016157730.tif 000014