(57)【要約】【課題】格子状に配置された複数の端子を有する１６ビット幅のＤＤＲ３メモリー及び制御回路の各端子間の配線に必要なスペースを低減する。【解決手段】制御装置に、格子状に配列された複数の端子を有する１６ビット幅のＤＤＲ３メモリー及び制御回路が配置された制御基板を備え、ＤＤＲ３メモリーの長手側の一辺は制御回路の第一辺に対向し、ＤＤＲ３メモリーの複数の端子はＤＤＲ３メモリーの長手方向に並ぶデータ端子グループと制御端子グループとに分類され、制御回路において第一辺と平行に配列されている第一辺から所定列数分の端子は、第一辺に沿った方向に並ぶ第一グループと第二グループとに分類され、データ端子グループに近い第一グループ内の端子がデータ端子グループ内の端子と接続される端子として設定され、第二グループ内の端子が制御端子グループ内の端子と接続される端子として設定されている。【選択図】図２
2016213340.tif 000002
【特許請求の範囲】
【請求項１】
格子状に配列された複数の端子を有する１６ビット幅のＤＤＲ３メモリーと、
格子状に配列された複数の端子を有する制御回路と、
前記ＤＤＲ３メモリーと前記制御回路とが配置された制御基板と、
を備え、
前記ＤＤＲ３メモリーの長手側の一辺は、前記制御回路の第一辺に対向するように配置され、
前記ＤＤＲ３メモリーの複数の端子は、前記ＤＤＲ３メモリーの長手方向に並ぶ、データ信号用の端子を含むデータ端子グループとクロック信号用の端子を含む制御端子グループとに分類され、
前記制御回路において前記第一辺と平行に配列されている前記第一辺から所定列数分の端子は、前記第一辺に沿った方向に並ぶ二個のグループに分類され、
前記二個のグループのうち前記データ端子グループに近い方の第一グループ内の端子が、前記データ端子グループ内の端子と接続される端子として設定され、
前記二個のグループのうち前記第一グループとは異なる第二グループ内の端子が、前記制御端子グループ内の端子と接続される端子として設定されている制御装置。
【請求項２】
格子状に配列された複数の端子を有する１６ビット幅のＤＤＲ３メモリーと、
格子状に配列された複数の端子を有する制御回路と、
前記ＤＤＲ３メモリーと前記制御回路とが配置された制御基板と、
を備え、
前記ＤＤＲ３メモリーの複数の端子は、前記ＤＤＲ３メモリーの長手方向に並ぶ、データ信号用の端子を含むデータ端子グループとクロック信号用の端子を含む制御端子グループとに分類され、
前記ＤＤＲ３メモリーは、長手側の一辺が前記制御回路の一辺と交差するように、且つ、前記データ端子グループが前記制御端子グループよりも前記制御回路に近くなるように配置され、
前記制御回路において前記データ端子グループに最も近い第一辺と平行に配列されている、前記第一辺から所定列数分の端子からなる第一グループ内の端子が、前記データ端子グループ内の端子と接続される端子として設定され、
前記制御回路において前記第一辺の次に前記データ端子グループに近い第二辺と平行に配列されている、前記第二辺から前記所定列数分の端子からなる第二グループ内の端子が、前記制御端子グループ内の端子と接続される端子として設定されている制御装置。
【請求項３】
前記制御基板は、四層の貫通ビア基板であり、
前記データ端子グループ内の端子に接続される信号線が前記制御基板の第一層又は第四層に設けられ、
前記制御端子グループ内の端子に接続される信号線が前記制御基板の第一層又は第四層に設けられている請求項１又は２に記載の制御装置。
【請求項４】
前記ＤＤＲ３メモリーの各端子は互いに所定の第一間隔を空けて配列され、
前記制御回路の各端子は互いに所定の第二間隔を空けて配列され、
前記所定列数は四列以下であり、
前記第一間隔は０．８又は１．０ｍｍであり、
前記第二間隔は０．８又は１．０ｍｍである請求項１から３の何れか一項に記載の制御装置。
【請求項５】
格子状に配列された複数の端子を有する１６ビット幅の第一ＤＤＲ３メモリー及び第二ＤＤＲ３メモリーと、
格子状に配列された複数の端子を有する制御回路と、
前記第一ＤＤＲ３メモリーと前記第二ＤＤＲ３メモリーと前記制御回路とが配置された、六層の貫通ビア基板からなる制御基板と、
を備え、
前記第一ＤＤＲ３メモリーの複数の端子は、前記第一ＤＤＲ３メモリーの長手方向に並ぶ、データ信号用の端子を含む第一データ端子グループとクロック信号用の端子を含む第一制御端子グループとに分類され、
前記第二ＤＤＲ３メモリーの複数の端子は、前記第二ＤＤＲ３メモリーの長手方向に並ぶ、データ信号用の端子を含む第二データ端子グループとクロック信号用の端子を含む第二制御端子グループとに分類され、
前記第一ＤＤＲ３メモリーの短手側の二辺のうち前記第一データ端子グループ側の一辺及び前記第二ＤＤＲ３メモリーの短手側の二辺のうち前記第二データ端子グループ側の一辺は、前記制御回路の第一辺に対向するように配置され、
前記制御回路において前記第一辺と平行に配列されている前記第一辺から所定列数分の端子は、前記第一辺に沿った方向に並ぶ三個のグループに分類され、
前記三個のグループにおける両端のグループのうち前記第一ＤＤＲ３メモリーに近い方の第一グループ内の端子が、前記第一データ端子グループ内の端子と接続される端子として設定され、
前記両端のグループのうち前記第一グループとは異なる第二グループ内の端子が、前記第二データ端子グループ内の端子と接続される端子として設定され、
前記三個のグループのうち前記両端のグループとは異なる第三グループ内の端子が、前記第一制御端子グループ内の端子及び前記第二制御端子グループ内の端子に接続される端子として設定されている制御装置。
【請求項６】
前記第一データ端子グループ内の端子に接続される第一信号線のうちデータストローブ信号を伝送するための信号線が前記制御基板の第一層に設けられ、前記第一信号線のうち前記データストローブ信号とは異なる信号を伝送するための信号線が前記制御基板の第一層又は第六層に設けられ、
前記第二データ端子グループ内の端子と接続される第二信号線のうちデータストローブ信号を伝送するための信号線が前記制御基板の第一層に設けられ、前記第二信号線のうちデータ信号を伝送するための信号線が前記制御基板の第一層又は第六層に設けられ、
前記第一制御端子グループ内の端子及び前記第二制御端子グループ内の端子に接続される第三信号線のうち、クロック信号を伝送するための信号線が前記制御基板の第六層に設けられ、前記第三信号線のうちクロック信号とは異なる信号を伝送するための信号線が前記制御基板の第三層又は第四層に設けられている請求項５に記載の制御装置。
【請求項７】
前記第一ＤＤＲ３メモリー及び前記第二ＤＤＲ３メモリーの各端子は互いに所定の第三間隔を空けて配列され、
前記制御回路の各端子は互いに所定の第四間隔を空けて配列され、
前記所定列数は四列以下であり、
前記第三間隔は０．８ｍｍであり、
前記第四間隔は０．８ｍｍである請求項５又は６に記載の制御装置。
【請求項８】
一列に配列された複数の端子からなる二個の端子グループを有する、３２ビット幅のＤＩＭＭが装着可能なＤＩＭＭソケットと、
格子状に配列された複数の端子を有する１６ビット幅の一又は二個のＤＤＲ３メモリーと、
格子状に配列された複数の端子を有する制御回路と、
前記ＤＩＭＭソケットと各前記ＤＤＲ３メモリーと前記制御回路とが配置された、六層の貫通ビア基板からなる制御基板と、
を備え、
前記二個の端子グループの一方は、データ信号用の端子を含むＤＩＭＭデータ端子グループであり、前記二個の端子グループの他方は、クロック信号用の端子を含むＤＩＭＭ制御端子グループであり、
各前記ＤＤＲ３メモリーの複数の端子は、各前記ＤＤＲ３メモリーの長手方向に並ぶ、データ信号用の端子を含むデータ端子グループとクロック信号用の端子を含む制御端子グループとに分類され、
前記制御回路の第一辺は、前記ＤＩＭＭソケットの長手側の二辺のうち前記ＤＩＭＭデータ端子グループ側の一辺に対向するように配置され、
各前記ＤＤＲ３メモリーの短手側の二辺のうち前記データ端子グループ側の一辺は、前記ＤＩＭＭソケットの長手側の二辺のうち前記ＤＩＭＭ制御端子グループ側の一辺に対向するように配置され、
前記制御回路において前記第一辺と平行に配列されている前記第一辺から所定列数分の端子は、前記第一辺に沿った方向に並ぶ三個のグループに分類され、
前記三個のグループにおける両端のグループ内の端子が、前記ＤＩＭＭデータ端子グループ内の端子及び各前記ＤＤＲ３メモリーの前記データ端子グループ内の端子と接続される端子として設定され、
前記三個のグループのうち前記両端のグループとは異なるグループ内の端子が、前記ＤＩＭＭ制御端子グループ内の端子及び各前記ＤＤＲ３メモリーの前記制御端子グループ内の端子と接続される端子として設定されている制御装置。
【請求項９】
前記ＤＩＭＭデータ端子グループ内の端子及び各前記ＤＤＲ３メモリーの前記データ端子グループ内の端子と接続される第四信号線のうちデータストローブ信号を伝送するための信号線が前記制御基板の第一層に設けられ、前記第四信号線のうちデータストローブ信号とは異なる信号を伝送するための信号線が前記制御基板の第一層又は第六層に設けられ、
前記ＤＩＭＭ制御端子グループ内の端子及び各前記ＤＤＲ３メモリーの前記制御端子グループ内の端子と接続される第五信号線のうちクロック信号を伝送するための信号線が前記制御基板の第六層に設けられ、前記第五信号線のうちクロック信号とは異なる信号を伝送するための信号線が前記制御基板の第三層又は第四層に設けられている請求項８に記載の制御装置。
【請求項１０】
前記ＤＩＭＭソケットの各端子は互いに所定の第五間隔を空けて配列され、
各前記ＤＤＲ３メモリーの各端子は互いに所定の第六間隔を空けて配列され、
前記制御回路の各端子は互いに所定の第七間隔を空けて配列され、
前記所定列数は四列以下であり、
前記第五間隔は０．８ｍｍであり、
前記第六間隔は０．８ｍｍであり、
前記第七間隔は０．８ｍｍである請求項８又は９に記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置に関し、特に、制御装置が備える制御基板にＤＤＲ３メモリーを配置する技術に関する。
【背景技術】
【０００２】
従来から、スキャナーや複合機等の画像処理装置等の電子機器では、例えば下記特許文献１等に記載のように、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やその周辺回路を集積したＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）と、１６ビット幅のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と、を配置した制御基板（プリント基板）を備えた制御装置が用いられている。
【０００３】
このような制御装置では、制御基板上に設けられた各部品の端子数が増大すると、端子間を接続する信号線がクロスしないよう配線するために信号線が長くなったり、信号線間の距離が短くなること等が原因で、信号が遅延したり、ノイズが発生する虞が高くなる。特に、近年では、電子機器の小型化やコスト削減の要望に応じて、制御基板も小型化する傾向にあり、信号線を配線するためのスペースが低減される傾向にある。このため、下記特許文献１では、ＡＳＩＣやＤＲＡＭの端子数や端子の配置位置に応じて配線パターンを変更することにより、信号線の配線スペースを低減する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２５０９００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記特許文献１には、具体的には、ＡＳＩＣやＤＲＡＭの長手側の二辺に端子が存在する場合の信号線の配線パターンが開示されているに過ぎず、格子状に配置された複数の端子を有する制御回路やＤＤＲ３メモリー等、外周部以外にも複数の端子を備えた部品を制御基板に配置する場合における信号線の配線パターンについては何ら開示されていない。
【０００６】
本発明は、上記の問題を解決するためになされたものであり、格子状に配置された複数の端子を有する１６ビット幅のＤＤＲ３メモリー及び制御回路の各端子間の配線に必要なスペースを低減することができる制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による制御装置は、格子状に配列された複数の端子を有する１６ビット幅のＤＤＲ３メモリーと、格子状に配列された複数の端子を有する制御回路と、前記ＤＤＲ３メモリーと前記制御回路とが配置された制御基板と、を備え、前記ＤＤＲ３メモリーの長手側の一辺は、前記制御回路の第一辺に対向するように配置され、前記ＤＤＲ３メモリーの複数の端子は、前記ＤＤＲ３メモリーの長手方向に並ぶ、データ信号用の端子を含むデータ端子グループとクロック信号用の端子を含む制御端子グループとに分類され、前記制御回路において前記第一辺と平行に配列されている前記第一辺から所定列数分の端子は、前記第一辺に沿った方向に並ぶ二個のグループに分類され、前記二個のグループのうち前記データ端子グループに近い方の第一グループ内の端子が、前記データ端子グループ内の端子と接続される端子として設定され、前記二個のグループのうち前記第一グループとは異なる第二グループ内の端子が、前記制御端子グループ内の端子と接続される端子として設定されている。
【０００８】
または、本発明による制御装置は、格子状に配列された複数の端子を有する１６ビット幅のＤＤＲ３メモリーと、格子状に配列された複数の端子を有する制御回路と、前記ＤＤＲ３メモリーと前記制御回路とが配置された制御基板と、を備え、前記ＤＤＲ３メモリーの複数の端子は、前記ＤＤＲ３メモリーの長手方向に並ぶ、データ信号用の端子を含むデータ端子グループとクロック信号用の端子を含む制御端子グループとに分類され、前記ＤＤＲ３メモリーは、長手側の一辺が前記制御回路の一辺と交差するように、且つ、前記データ端子グループが前記制御端子グループよりも前記制御回路に近くなるように配置され、前記制御回路において前記データ端子グループに最も近い第一辺と平行に配列されている、前記第一辺から所定列数分の端子からなる第一グループ内の端子が、前記データ端子グループ内の端子と接続される端子として設定され、前記制御回路において前記第一辺の次に前記データ端子グループに近い第二辺と平行に配列されている、前記第二辺から前記所定列数分の端子からなる第二グループ内の端子が、前記制御端子グループ内の端子と接続される端子として設定されていてもよい。
【０００９】
前記制御基板は、四層の貫通ビア基板であり、前記データ端子グループ内の端子に接続される信号線が前記制御基板の第一層又は第四層に設けられ、前記制御端子グループ内の端子に接続される信号線が前記制御基板の第一層又は第四層に設けられていることが好ましい。
【００１０】
前記ＤＤＲ３メモリーの各端子は互いに所定の第一間隔を空けて配列され、前記制御回路の各端子は互いに所定の第二間隔を空けて配列され、前記所定列数は四列以下であり、前記第一間隔は０．８又は１．０ｍｍであり、前記第二間隔は０．８又は１．０ｍｍであることが好ましい。
【００１１】
または、本発明による制御装置は、格子状に配列された複数の端子を有する１６ビット幅の第一ＤＤＲ３メモリー及び第二ＤＤＲ３メモリーと、格子状に配列された複数の端子を有する制御回路と、前記第一ＤＤＲ３メモリーと前記第二ＤＤＲ３メモリーと前記制御回路とが配置された、六層の貫通ビア基板からなる制御基板と、を備え、前記第一ＤＤＲ３メモリーの複数の端子は、前記第一ＤＤＲ３メモリーの長手方向に並ぶ、データ信号用の端子を含む第一データ端子グループとクロック信号用の端子を含む第一制御端子グループとに分類され、前記第二ＤＤＲ３メモリーの複数の端子は、前記第二ＤＤＲ３メモリーの長手方向に並ぶ、データ信号用の端子を含む第二データ端子グループとクロック信号用の端子を含む第二制御端子グループとに分類され、前記第一ＤＤＲ３メモリーの短手側の二辺のうち前記第一データ端子グループ側の一辺及び前記第二ＤＤＲ３メモリーの短手側の二辺のうち前記第二データ端子グループ側の一辺は、前記制御回路の第一辺に対向するように配置され、前記制御回路において前記第一辺と平行に配列されている前記第一辺から所定列数分の端子は、前記第一辺に沿った方向に並ぶ三個のグループに分類され、前記三個のグループにおける両端のグループのうち前記第一ＤＤＲ３メモリーに近い方の第一グループ内の端子が、前記第一データ端子グループ内の端子と接続される端子として設定され、前記両端のグループのうち前記第一グループとは異なる第二グループ内の端子が、前記第二データ端子グループ内の端子と接続される端子として設定され、前記三個のグループのうち前記両端のグループとは異なる第三グループ内の端子が、前記第一制御端子グループ内の端子及び前記第二制御端子グループ内の端子に接続される端子として設定されていてもよい。
【００１２】
前記第一データ端子グループ内の端子に接続される第一信号線のうちデータストローブ信号を伝送するための信号線が前記制御基板の第一層に設けられ、前記第一信号線のうち前記データストローブ信号とは異なる信号を伝送するための信号線が前記制御基板の第一層又は第六層に設けられ、前記第二データ端子グループ内の端子と接続される第二信号線のうちデータストローブ信号を伝送するための信号線が前記制御基板の第一層に設けられ、前記第二信号線のうちデータ信号を伝送するための信号線が前記制御基板の第一層又は第六層に設けられ、前記第一制御端子グループ内の端子及び前記第二制御端子グループ内の端子に接続される第三信号線のうち、クロック信号を伝送するための信号線が前記制御基板の第六層に設けられ、前記第三信号線のうちクロック信号とは異なる信号を伝送するための信号線が前記制御基板の第三層又は第四層に設けられていることが好ましい。
【００１３】
前記第一ＤＤＲ３メモリー及び前記第二ＤＤＲ３メモリーの各端子は互いに所定の第三間隔を空けて配列され、前記制御回路の各端子は互いに所定の第四間隔を空けて配列され、前記所定列数は四列以下であり、前記第三間隔は０．８ｍｍであり、前記第四間隔は０．８ｍｍであることが好ましい。
【００１４】
または、本発明による制御装置は、一列に配列された複数の端子からなる二個の端子グループを有する、３２ビット幅のＤＩＭＭが装着可能なＤＩＭＭソケットと、格子状に配列された複数の端子を有する１６ビット幅の一又は二個のＤＤＲ３メモリーと、格子状に配列された複数の端子を有する制御回路と、前記ＤＩＭＭソケットと各前記ＤＤＲ３メモリーと前記制御回路とが配置された、六層の貫通ビア基板からなる制御基板と、を備え、前記二個の端子グループの一方は、データ信号用の端子を含むＤＩＭＭデータ端子グループであり、前記二個の端子グループの他方は、クロック信号用の端子を含むＤＩＭＭ制御端子グループであり、各前記ＤＤＲ３メモリーの複数の端子は、各前記ＤＤＲ３メモリーの長手方向に並ぶ、データ信号用の端子を含むデータ端子グループとクロック信号用の端子を含む制御端子グループとに分類され、前記制御回路の第一辺は、前記ＤＩＭＭソケットの長手側の二辺のうち前記ＤＩＭＭデータ端子グループ側の一辺に対向するように配置され、各前記ＤＤＲ３メモリーの短手側の二辺のうち前記データ端子グループ側の一辺は、前記ＤＩＭＭソケットの長手側の二辺のうち前記ＤＩＭＭ制御端子グループ側の一辺に対向するように配置され、前記制御回路において前記第一辺と平行に配列されている前記第一辺から所定列数分の端子は、前記第一辺に沿った方向に並ぶ三個のグループに分類され、前記三個のグループにおける両端のグループ内の端子が、前記ＤＩＭＭデータ端子グループ内の端子及び各前記ＤＤＲ３メモリーの前記データ端子グループ内の端子と接続される端子として設定され、前記三個のグループのうち前記両端のグループとは異なるグループ内の端子が、前記ＤＩＭＭ制御端子グループ内の端子及び各前記ＤＤＲ３メモリーの前記制御端子グループ内の端子と接続される端子として設定されていてもよい。
【００１５】
前記ＤＩＭＭデータ端子グループ内の端子及び各前記ＤＤＲ３メモリーの前記データ端子グループ内の端子と接続される第四信号線のうちデータストローブ信号を伝送するための信号線が前記制御基板の第一層に設けられ、前記第四信号線のうちデータストローブ信号とは異なる信号を伝送するための信号線が前記制御基板の第一層又は第六層に設けられ、前記ＤＩＭＭ制御端子グループ内の端子及び各前記ＤＤＲ３メモリーの前記制御端子グループ内の端子と接続される第五信号線のうちクロック信号を伝送するための信号線が前記制御基板の第六層に設けられ、前記第五信号線のうちクロック信号とは異なる信号を伝送するための信号線が前記制御基板の第三層又は第四層に設けられていることが好ましい。
【００１６】
前記ＤＩＭＭソケットの各端子は互いに所定の第五間隔を空けて配列され、各前記ＤＤＲ３メモリーの各端子は互いに所定の第六間隔を空けて配列され、前記制御回路の各端子は互いに所定の第七間隔を空けて配列され、前記所定列数は四列以下であり、前記第五間隔は０．８ｍｍであり、前記第六間隔は０．８ｍｍであり、前記第七間隔は０．８ｍｍであることが好ましい。
【発明の効果】
【００１７】
この発明によれば、格子状に配置された複数の端子を有する制御回路及び１６ビット幅のＤＤＲ３メモリーの各端子間の配線に必要なスペースを低減することができる。
【図面の簡単な説明】
【００１８】
【図１】複合機の電気的構成を示すブロック図である。
【図２】本発明に係る制御装置の第一実施形態に係る制御部の概略構成図である。
【図３】本発明に係る制御装置の第二実施形態に係る制御部の概略構成図である。
【図４】本発明に係る制御装置の第三実施形態に係る制御部の概略構成図である。
【図５】本発明に係る制御装置の第四実施形態に係る制御部の概略構成図である。
【図６】本発明に係る制御装置の第四実施形態の変形実施形態に係る制御部の概略構成図である。
【発明を実施するための形態】
【００１９】
＜第一実施形態＞  以下、本発明に係る制御装置の第一実施形態について説明する。尚、第一実施形態及び後述する実施形態では、本発明に係る制御装置として、複合機に搭載された制御装置を例に説明する。しかし、本発明に係る制御装置は、複合機に搭載されるものに限らず、例えば、スキャナー、ファクシミリ装置、コピー機、又はプリンター等の画像処理装置や、カーナビゲーション装置や、ゲーム機等の電子機器に搭載される制御装置であってもよい。
【００２０】
図１は、複合機１の電気的構成を示すブロック図である。図１に示すように、複合機１は、画像読取部２００と画像形成部３００と操作部４００と記憶部５００と通信部６００と制御部１００（制御装置）とを備えている。
【００２１】
画像読取部２００は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）ラインセンサーや露光ランプ等を有する不図示の光学系ユニットを備えている。画像読取部２００は、光学系ユニットに原稿の画像を読み取らせ、原稿の画像を表す画像データを生成し、当該画像データを制御部１００へ出力する。制御部１００は、画像読取部２００により入力された画像データを、制御部１００が内部に備える後述のＤＤＲ３メモリーに一時的に記憶する。
【００２２】
画像形成部３００は、感光体ドラム、帯電部、露光部、現像部、クリーニング部等を備えた周知の構成を有し、制御部１００から入力された画像データが表す画像を用紙に形成する。制御部１００は、画像読取部２００により生成された画像データをＤＤＲ３メモリーから読み出し、当該読み出した画像データを画像形成部３００へ出力する。また、制御部１００は、後述する通信部６００を介して外部装置から受信した画像データを画像形成部３００へ出力する。
【００２３】
操作部４００は、ユーザーによる種々の操作指示を入力可能に構成されている。具体的には、操作部４００は、液晶ディスプレイ等の表示部４１０と、操作キー部４２０と、を備えている。操作キー部４２０は、例えば、数値や記号を入力するためのテンキーや、表示部４１０に表示されたポインター（カーソル）を移動させるための方向キー等の各種キーを備えている。
【００２４】
記憶部５００は、ＨＤＤ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）等の記憶装置である。通信部６００は、パソコン等の不図示の外部装置と制御部１００との間でＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）等のネットワークを介して通信を行うための通信インターフェイス回路である。
【００２５】
制御部１００は、画像読取部２００、画像形成部３００、操作部４００、記憶部５００及び通信部６００と不図示の制御バスを介して通信可能に接続されている。制御部１００は、画像データ等の各種データや制御信号を各部との間で送受信することにより、各部の動作を制御する。
【００２６】
図２は、本発明に係る制御装置の第一実施形態に係る制御部１００の概略構成図である。図２に示すように、制御部１００は、画像読取部２００により入力された画像データ等の各種データを一時的に記憶するためのＤＤＲ３メモリー２、所定の演算処理を実行するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の制御回路３、及びこれらの周辺回路（不図示）等を配置した制御基板１０ａを備えている。制御基板１０ａは、四層の貫通ビア基板により構成されている。
【００２７】
ＤＤＲ３メモリー２は、ＪＥＤＥＣにより標準化されているように、互いに所定の第一間隔Ｔ１を空けて格子状に配列された９６個の端子Ｐ２を有し、１６ビット幅のデータを入出力可能な周知の構成を有している。第一間隔Ｔ１は、０．８ｍｍ又は１．０ｍｍである。
【００２８】
９６個の端子Ｐ２は、ＤＤＲ３メモリー２の長手方向（図２のＸ方向）に並ぶ、データ端子グループＤＧと、制御端子グループＣＧと、に分類されている。以下、ＤＤＲ３メモリー２の長手方向をＸ方向と記載する。
【００２９】
データ端子グループＤＧ内の４８個の端子Ｐ２は、更に、Ｘ方向に並ぶ上位データ端子グループＤＧ１と、下位データ端子グループＤＧ２と、に分類されている。上位データ端子グループＤＧ１は、上位８ビットのデータ信号用の端子Ｐ２（黒塗部）や上位８ビットのデータ信号の読み書きタイミングを指定するデータストローブ信号用の端子Ｐ２（網掛部）等の２４個の端子Ｐ２を含む。同様に、下位データ端子グループＤＧ２は、下位８ビットのデータ信号用の端子Ｐ２（黒塗部）や下位８ビットのデータ信号の読み書きタイミングを指定するデータストローブ信号用の端子Ｐ２（網掛部）等の２４個の端子Ｐ２を含む。
【００３０】
一方、制御端子グループＣＧ内の４８個の端子Ｐ２は、更に、Ｘ方向に並ぶクロック端子グループＣＧ１と、アドレス端子グループＣＧ２と、に分類されている。クロック端子グループＣＧ１は、クロック信号用の端子Ｐ２（黒塗部）等の１２個の端子Ｐ２を含んでいる。アドレス端子グループＣＧ２は、アドレス信号用の端子Ｐ２（黒塗部）等の３６個の端子を含んでいる。
【００３１】
ＤＤＲ３メモリー２は、長手側の一辺ＸＥ２が制御回路３の第一辺Ｅ３１に対向するように配置されている。
【００３２】
制御回路３は、互いに所定の第二間隔Ｔ２を空けて格子状に配列された複数の端子Ｐ３を有する。第二間隔Ｔ２は、０．８ｍｍ又は１．０ｍｍである。
【００３３】
制御回路３が有する複数の端子Ｐ３のうち、第一辺Ｅ３１と平行に配列されている、第一辺Ｅ３１から４列分（所定数列分）の端子ＲＰ１１〜ＲＰ１４は、第一辺Ｅ３１に沿った方向に並ぶ二個のグループＧ１ａ、Ｇ２ａに分類されている。
【００３４】
二個のグループＧ１ａ、Ｇ２ａのうち、データ端子グループＤＧに近い方の第一グループＧ１ａ内の端子Ｐ３は、データ端子グループＤＧ内の端子Ｐ２と接続される端子として設定されている。
【００３５】
具体的には、第一グループＧ１ａ内の端子Ｐ３は、第一辺Ｅ３１に沿った方向に並ぶ、上位データ端子グループＧ１１ａと、下位データ端子グループＧ１２ａと、に分類されている。上位データ端子グループＧ１１ａ内の端子Ｐ３は、上位データ端子グループＤＧ１内の端子Ｐ２と接続される端子として設定されている。下位データ端子グループＧ１２ａ内の端子Ｐ３は、下位データ端子グループＤＧ２内の端子Ｐ２と接続される端子として設定されている。
【００３６】
一方、二個のグループＧ１ａ、Ｇ２ａのうち、第一グループＧ１ａとは異なる、制御端子グループＣＧに近い方の第二グループＧ２ａ内の端子Ｐ３は、制御端子グループＣＧ内の端子Ｐ２と接続される端子として設定されている。
【００３７】
具体的には、第二グループＧ２ａ内の端子Ｐ３は、第一辺Ｅ３１に沿った方向に並ぶ、クロック端子グループＧ２１ａと、アドレス端子グループＧ２２ａと、に分類されている。クロック端子グループＧ２１ａ内の端子Ｐ３は、クロック端子グループＣＧ１内の端子Ｐ２と接続される端子として設定されている。アドレス端子グループＧ２２ａ内の端子Ｐ３は、アドレス端子グループＣＧ２内の端子Ｐ２と接続される端子として設定されている。
【００３８】
第一グループＧ１ａ内の端子Ｐ３とデータ端子グループＤＧ内の端子Ｐ２とを接続する信号線は、制御基板１０ａの第一層又は第四層に設けられている。具体的には、上位データ端子グループＧ１１ａ内の端子Ｐ３と上位データ端子グループＤＧ１内の端子Ｐ２とを接続する信号線は、制御基板１０ａの第一層又は第四層における領域ＤＡ１ａ内で配線されている。下位データ端子グループＧ１２ａ内の端子Ｐ３と下位データ端子グループＤＧ２内の端子Ｐ２とを接続する信号線は、制御基板１０ａの第一層又は第四層における領域ＤＡ２ａ内で配線されている。
【００３９】
第二グループＧ２ａ内の端子Ｐ３と制御端子グループＣＧ内の端子Ｐ２とを接続する信号線は、制御基板１０ａの第一層又は第四層に設けられている。具体的には、クロック端子グループＧ２１ａ内の端子Ｐ３とクロック端子グループＣＧ１内の端子Ｐ２とを接続する信号線は、制御基板１０ａの第一層又は第四層における領域ＣＡ１ａ内で配線されている。アドレス端子グループＧ２２ａ内の端子Ｐ３とアドレス端子グループＣＧ２内の端子Ｐ２とを接続する信号線は、制御基板１０ａの第一層又は第四層における領域ＣＡ２ａ内で配線されている。
【００４０】
このように、第一実施形態の構成によれば、第一グループＧ１ａ内の端子Ｐ３とデータ端子グループＤＧ内の端子Ｐ２とを接続する信号線と、第二グループＧ２ａ内の端子Ｐ３と制御端子グループＣＧ内の端子Ｐ２とを接続する信号線と、がクロスしないように配線することができる。これにより、制御回路３の各端子Ｐ３とＤＤＲ３メモリー２の各端子Ｐ２との配線が煩雑になることを抑制することができる。その結果、制御回路３及びＤＤＲ３メモリー２を配置し、且つ、制御回路３及びＤＤＲ３メモリー２の各端子間を配線するために必要なスペースを低減することができる。
【００４１】
また、制御回路３及びＤＤＲ３メモリー２の各端子間を接続する信号線が、四層基板の最外層である第一層又は第四層において配線されている。このため、これらの信号線を貫通ビアを介して四層基板の中間層に配線する場合に比して、信号の品質が劣化することを抑制することができる。
【００４２】
また、出願人は、第一実施形態の構成によれば、ＤＤＲ３メモリー２の配置と、制御回路３及びＤＤＲ３メモリー２の各端子間の配線と、に必要な領域Ａａ（図２）の面積が、６２４平方ミリメートル以下になることを知見した。つまり、制御基板において制御回路の一辺に対向する６２４平方ミリメートルのスペースがあれば、第一実施形態の構成と同様にして、当該スペースに、ＤＤＲ３メモリーを配置し、制御回路及びＤＤＲ３メモリーの各端子間を信号線で接続することができる。
【００４３】
尚、第一グループＧ１ａ内の端子Ｐ３とデータ端子グループＤＧ内の端子Ｐ２とを接続する信号線が制御基板１０ａの第二層又は第三層に配線されてもよい。また、第二グループＧ２ａ内の端子Ｐ３と制御端子グループＣＧ内の端子Ｐ２とを接続する信号線が、制御基板１０ａの第二層又は第三層に配線されてもよい。
【００４４】
また、上位データ端子グループＧ１１ａ内の端子Ｐ３が、下位データ端子グループＤＧ２内の端子Ｐ２と接続される端子として設定されてもよい。これに合わせて、下位データ端子グループＧ１２ａ内の端子Ｐ３が、上位データ端子グループＤＧ１内の端子Ｐ２と接続される端子として設定されてもよい。そして、上位データ端子グループＧ１１ａ内の端子Ｐ３と下位データ端子グループＤＧ２内の端子Ｐ２とを接続する信号線と、下位データ端子グループＧ１２ａ内の端子Ｐ３と上位データ端子グループＤＧ１内の端子Ｐ２とを接続する信号線が、貫通ビアを用いる等してクロスしないように配線されてもよい。
【００４５】
また、制御回路３が有する端子の数に応じて、制御回路３の第一辺Ｅ３１と平行に配列されている、第一辺Ｅ３１から３列分の端子ＲＰ１１〜ＲＰ１３、第一辺Ｅ３１から２列分の端子ＲＰ１１〜ＲＰ１２、又は第一辺Ｅ３１から１列分の端子ＲＰ１１を、第一辺Ｅ３１に沿った方向に並ぶ二個のグループＧ１ａ、Ｇ２ａとして分類してもよい。
【００４６】
＜第二実施形態＞  以下、本発明に係る制御装置の第二実施形態について説明する。図３は、本発明に係る制御装置の第二実施形態に係る制御部１００の概略構成図である。尚、図３において、図２に示したものと同一構成のものについては、図２と同じ符号を付して説明を省略する。
【００４７】
図３に示すように、制御部１００は、ＤＤＲ３メモリー２、制御回路３、及びこれらの周辺回路（不図示）等を配置した制御基板１０ｂを備えている。制御基板１０ｂは、四層の貫通ビア基板により構成されている。
【００４８】
第一実施形態とは異なり、ＤＤＲ３メモリー２は、長手側の一辺ＸＥ２が制御回路３の第一辺Ｅ３１と交差するように、且つ、データ端子グループＤＧが制御端子グループＣＧよりも制御回路３に近くなるように配置されている。
【００４９】
制御回路３においては、データ端子グループＤＧに最も近い第一辺Ｅ３１と平行に配列されている、第一辺Ｅ３１から４列分（所定列数分）の端子ＲＰ１１〜１４からなる第一グループＧ１ｂ内の端子Ｐ３が、データ端子グループＤＧ内の端子Ｐ２と接続される端子として設定されている。
【００５０】
具体的には、第一グループＧ１ｂ内の端子Ｐ３は、第一辺Ｅ３１に沿った方向に並ぶ、上位データ端子グループＧ１１ｂと、下位データ端子グループＧ１２ｂと、に分類されている。上位データ端子グループＧ１１ｂ内の端子Ｐ３は、上位データ端子グループＤＧ１内の端子Ｐ２と接続される端子として設定されている。下位データ端子グループＧ１２ｂ内の端子Ｐ３は、下位データ端子グループＤＧ２内の端子Ｐ２と接続される端子として設定されている。
【００５１】
また、制御回路３においては、第一辺Ｅ３１の次にデータ端子グループＤＧに近い第二辺Ｅ３２と平行に配列されている、第二辺Ｅ３２から４列分（所定列数分）の端子ＲＰ２１〜ＲＰ２４からなる第二グループＧ２ｂ内の端子Ｐ３が、制御端子グループＣＧ内の端子Ｐ２と接続される端子として設定されている。
【００５２】
具体的には、第二グループＧ２ｂ内の端子Ｐ３は、第二辺Ｅ３２に沿った方向に並ぶ、クロック端子グループＧ２１ｂと、アドレス端子グループＧ２２ｂと、に分類されている。クロック端子グループＧ２１ｂ内の端子Ｐ３は、クロック端子グループＣＧ１内の端子Ｐ２と接続される端子として設定されている。アドレス端子グループＧ２２ｂ内の端子Ｐ３は、アドレス端子グループＣＧ２内の端子Ｐ２と接続される端子として設定されている。
【００５３】
第一グループＧ１ｂ内の端子Ｐ３とデータ端子グループＤＧ内の端子Ｐ２とを接続する信号線は、制御基板１０ｂの第一層又は第四層に設けられている。具体的には、上位データ端子グループＧ１１ｂ内の端子Ｐ３と上位データ端子グループＤＧ１内の端子Ｐ２とを接続する信号線、及び、下位データ端子グループＧ１２ｂ内の端子Ｐ３と下位データ端子グループＤＧ２内の端子Ｐ２とを接続する信号線は、制御基板１０ｂの第一層又は第四層における領域ＤＡｂ内で配線されている。
【００５４】
第二グループＧ２ｂ内の端子Ｐ３と制御端子グループＣＧ内の端子Ｐ２とを接続する信号線は、制御基板１０ｂの第一層又は第四層に設けられている。具体的には、クロック端子グループＧ２１ｂ内の端子Ｐ３とクロック端子グループＣＧ１内の端子Ｐ２とを接続する信号線は、制御基板１０ｂの第一層又は第四層における領域ＣＡ１ｂ内で配線されている。アドレス端子グループＧ２２ｂ内の端子Ｐ３とアドレス端子グループＣＧ２内の端子Ｐ２とを接続する信号線は、制御基板１０ｂの第一層又は第四層における領域ＣＡ２ｂ内で配線されている。
【００５５】
このように、第二実施形態の構成によれば、第一グループＧ１ｂ内の端子Ｐ３とデータ端子グループＤＧ内の端子Ｐ２とを接続する信号線と、第二グループＧ２ｂ内の端子Ｐ３と制御端子グループＣＧ内の端子Ｐ２とを接続する信号線と、がクロスしないように配線することができる。これにより、制御回路３の各端子Ｐ３とＤＤＲ３メモリー２の各端子Ｐ２との配線が煩雑になることを抑制することができる。その結果、制御回路３及びＤＤＲ３メモリー２を配置し、且つ、制御回路３及びＤＤＲ３メモリー２の各端子間を配線するために必要なスペースを低減することができる。
【００５６】
また、制御回路３及びＤＤＲ３メモリー２の各端子間を接続する信号線が、四層基板の最外層である第一層又は第四層において配線されている。このため、これらの信号線を貫通ビアを介して四層基板の中間層に配線する場合に比して、信号の品質が劣化することを抑制することができる。
【００５７】
また、出願人は、第二実施形態の構成によれば、ＤＤＲ３メモリー２の配置と、制御回路３及びＤＤＲ３メモリー２の各端子間の配線と、に必要な領域Ａｂ（図３）の面積が、６２４平方ミリメートル以下になることを知見した。つまり、制御基板において制御回路の隣り合う二辺の周辺に６２４平方ミリメートルのスペースがあれば、第二実施形態の構成と同様にして、当該スペースに、ＤＤＲ３メモリーを配置し、制御回路及びＤＤＲ３メモリーの各端子間を信号線で接続することができる。
【００５８】
尚、第一グループＧ１ｂ内の端子Ｐ３とデータ端子グループＤＧ内の端子Ｐ２とを接続する信号線が制御基板１０ｂの第二層又は第三層に配線されてもよい。また、第二グループＧ２ｂ内の端子Ｐ３と制御端子グループＣＧ内の端子Ｐ２とを接続する信号線が、制御基板１０ｂの第二層又は第三層に配線されてもよい。
【００５９】
また、上位データ端子グループＧ１１ｂ内の端子Ｐ３が、下位データ端子グループＤＧ２内の端子Ｐ２と接続される端子として設定されてもよい。これに合わせて、下位データ端子グループＧ１２ｂ内の端子Ｐ３が、上位データ端子グループＤＧ１内の端子Ｐ２と接続される端子として設定されてもよい。そして、上位データ端子グループＧ１１ｂ内の端子Ｐ３と下位データ端子グループＤＧ２内の端子Ｐ２とを接続する信号線と、下位データ端子グループＧ１２ｂ内の端子Ｐ３と上位データ端子グループＤＧ１内の端子Ｐ２とを接続する信号線が、貫通ビアを用いる等してクロスしないように配線されてもよい。
【００６０】
また、制御回路３が有する端子の数に応じて、制御回路３の第一辺Ｅ３１と平行に配列されている、第一辺Ｅ３１から３列分の端子ＲＰ１１〜ＲＰ１３、第一辺Ｅ３１から２列分の端子ＲＰ１１〜ＲＰ１２、又は第一辺Ｅ３１から１列分の端子ＲＰ１１を、第一グループＧ１ｂとしてもよい。同様に、制御回路３の第二辺Ｅ３２と平行に配列されている、第二辺Ｅ３２から３列分の端子ＲＰ２１〜ＲＰ２３、第二辺Ｅ３２から２列分の端子ＲＰ２１〜ＲＰ２２、又は第二辺Ｅ３２から１列分の端子ＲＰ２１を、第二グループＧ２ｂとしてもよい。
【００６１】
＜第三実施形態＞  以下、本発明に係る制御装置の第三実施形態について説明する。図４は、本発明に係る制御装置の第三実施形態に係る制御部１００の概略構成図である。図４に示すように、制御部１００は、画像読取部２００により入力された画像データ等の各種データを一時的に記憶するための二個のＤＤＲ３メモリー２ａ、２ｂ、所定の演算処理を実行するＣＰＵやＡＳＩＣ等の制御回路３ｃ、及びこれらの周辺回路（不図示）等を配置した制御基板１０ｃを備えている。制御基板１０ｃは、六層の貫通ビア基板により構成されている。
【００６２】
ＤＤＲ３メモリー２ａ（第一ＤＤＲ３メモリー）及びＤＤＲ３メモリー２ｂ（第二ＤＤＲ３メモリー）は、同じ構成である。ＤＤＲ３メモリー２ａとＤＤＲ３メモリー２ｂとは、長手側（図４のＸｃ方向）の辺が平行になるように配置されている。以下、ＤＤＲ３メモリー２ａ及びＤＤＲ３メモリー２ｂの長手方向をＸｃ方向と記載する。
【００６３】
ＤＤＲ３メモリー２ａ（２ｂ）は、ＪＥＤＥＣにより標準化されているように、互いに所定の第三間隔Ｔ３（第六間隔）を空けて格子状に配列された９６個の端子Ｐ２ａ（Ｐ２ｂ）を有し、１６ビット幅のデータを入出力可能な周知の構成を有している。第三間隔Ｔ３は、０．８ｍｍである。
【００６４】
９６個の端子Ｐ２ａは、Ｘｃ方向に並ぶ、データ端子グループＤＧａ（第一データ端子グループ）と、制御端子グループＣＧａ（第一制御端子グループ）と、に分類されている。同様に、９６個の端子Ｐ２ｂは、Ｘｃ方向に並ぶ、データ端子グループＤＧｂ（第二データ端子グループ）と、制御端子グループＣＧｂ（第二制御端子グループ）と、に分類されている。
【００６５】
データ端子グループＤＧａ（ＤＧｂ）内の４８個の端子Ｐ２ａ（Ｐ２ｂ）は、上述のＤＤＲ３メモリー２（図２、図３）と同様に、Ｘｃ方向に並ぶ上位データ端子グループＤＧ１ａ（ＤＧ１ｂ）と、下位データ端子グループＤＧ２ａ（ＤＧ２ｂ）と、に分類されている。制御端子グループＣＧａ（ＣＧｂ）の４８個の端子Ｐ２ａ（Ｐ２ｂ）は、上述のＤＤＲ３メモリー２（図２、図３）と同様に、Ｘｃ方向に並ぶクロック端子グループＣＧ１ａ（ＣＧ１ｂ）と、アドレス端子グループＣＧ２ａ（ＣＧ２ｂ）と、に分類されている。
【００６６】
ＤＤＲ３メモリー２ａ（２ｂ）の短手側の二辺のうち上位データ端子グループＤＧ１ａ（ＤＧ１ｂ）側の一辺ＹＥａ（ＹＥｂ）は、制御回路３ｃの第一辺Ｅ３１ｃに対向するように配置されている。
【００６７】
制御回路３ｃは、互いに所定の第四間隔Ｔ４を空けて格子状に配列された複数の端子Ｐ３ｃを有する。第四間隔Ｔ４は、０．８ｍｍである。制御回路３ｃが有する複数の端子Ｐ３ｃのうち、第一辺Ｅ３１ｃと平行に配列されている、第一辺Ｅ３１ｃから４列分（所定数列分）の端子ＲＰ１１ｃ〜ＲＰ１４ｃは、第一辺Ｅ３１ｃに沿った方向に並ぶ三個のグループＧ１ｃ、Ｇ２ｃ、Ｇ３ｃに分類されている。
【００６８】
三個のグループＧ１ｃ、Ｇ２ｃ、Ｇ３ｃにおける両端のグループＧ１ｃ、Ｇ２ｃのうち、ＤＤＲ３メモリー２ａに近い方の第一グループＧ１ｃ内の端子Ｐ３ｃは、データ端子グループＤＧａ内の端子Ｐ２ａと接続される端子として設定されている。
【００６９】
具体的には、第一グループＧ１ｃ内の端子Ｐ３ｃは、第一辺Ｅ３１ｃに沿った方向に並ぶ、上位データ端子グループＧ１１ｃと、下位データ端子グループＧ１２ｃと、に分類されている。上位データ端子グループＧ１１ｃ内の端子Ｐ３ｃは、上位データ端子グループＤＧ１ａ内の端子Ｐ２ａと接続される端子として設定されている。下位データ端子グループＧ１２ｃ内の端子Ｐ３ｃは、下位データ端子グループＤＧ２ａ内の端子Ｐ２ａと接続される端子として設定されている。
【００７０】
上記両端のグループＧ１ｃ、Ｇ２ｃのうち、第一グループＧ１ｃとは異なる、ＤＤＲ３メモリー２ｂに近い方の第二グループＧ２ｃ内の端子Ｐ３ｃは、データ端子グループＤＧｂ内の端子Ｐ２ｂと接続される端子として設定されている。
【００７１】
具体的には、第二グループＧ２ｃ内の端子Ｐ３ｃは、第一辺Ｅ３１ｃに沿った方向に並ぶ、上位データ端子グループＧ２１ｃと、下位データ端子グループＧ２２ｃと、に分類されている。上位データ端子グループＧ２１ｃ内の端子Ｐ３ｃは、上位データ端子グループＤＧ１ｂ内の端子Ｐ２ｂと接続される端子として設定されている。下位データ端子グループＧ２２ｃ内の端子Ｐ３ｃは、下位データ端子グループＤＧ２ｂ内の端子Ｐ２ｂと接続される端子として設定されている。
【００７２】
三個のグループＧ１ｃ、Ｇ２ｃ、Ｇ３ｃのうち両端のグループＧ１ｃ、Ｇ２ｃとは異なる第三グループＧ３ｃ内の端子Ｐ３ｃは、所謂フライバイ配線によって、制御端子グループＣＧａ内の端子Ｐ２ａ及び制御端子グループＣＧｂ内の端子Ｐ２ｂに接続される端子として設定されている。
【００７３】
具体的には、第三グループＧ３ｃ内の端子Ｐ３ｃは、第一辺Ｅ３１に沿った方向に並ぶ、第一アドレス端子グループＧ３１ｃと、クロック端子グループＧ３３ｃと、第二アドレス端子グループＧ３２ｃと、に分類されている。
【００７４】
クロック端子グループＧ３３ｃ内の端子Ｐ３ｃは、クロック端子グループＣＧ１ａ内の端子Ｐ２ａ及びクロック端子グループＣＧ１ｂ内の端子Ｐ２ｂと接続される端子として設定されている。第一アドレス端子グループＧ３１ｃ及び第二アドレス端子グループＧ３２ｃ内の端子Ｐ３ｃは、アドレス端子グループＣＧ２ａ内の端子Ｐ２ａ及びアドレス端子グループＣＧ２ｂ内の端子Ｐ２ｂと接続される端子として設定されている。
【００７５】
第一グループＧ１ｃ内の端子Ｐ３ｃとデータ端子グループＤＧａ内の端子Ｐ２ａとを接続する信号線（以下、第一信号線と記載する）のうち、データストローブ信号を伝送するための信号線は、制御基板１０ｃの第一層に設けられている。第一信号線のうち、データストローブ信号とは異なる信号を伝送するための信号線は、制御基板１０ｃの第一層又は第六層に設けられている。
【００７６】
具体的には、第一信号線には、上位データ端子グループＧ１１ｃ内の端子Ｐ３ｃと上位データ端子グループＤＧ１ａ内の端子Ｐ２ａとを接続する信号線が含まれる。また、第一信号線には、下位データ端子グループＧ１２ｃ内の端子Ｐ３ｃと下位データ端子グループＤＧ２ａ内の端子Ｐ２ａとを接続する信号線が含まれる。第一信号線は、制御基板１０ｃの第一層又は第六層における領域ＤＡ１ｃ内で配線されている。
【００７７】
第一信号線のうち、上位データ端子グループＤＧ１ａ内のデータストローブ信号用の二個の端子（網掛部）に接続される二本の信号線、及び、下位データ端子グループＤＧ２ａ内のデータストローブ信号用の二個の端子（網掛部）に接続される二本の信号線は、制御基板１０ｃの第一層における領域ＤＡ１ｃの外縁部（太線部）に配線されている。
【００７８】
これにより、第一信号線のうち当該四本の信号線（以下、四本の第一データストローブ信号線と記載する）とは異なる信号線が、第一層において四本の第一データストローブ信号線となるべくクロスしないように配線されている。ただし、四本の第一データストローブ信号線は、制御基板１０ｃの第一層における領域ＤＡ１ｃ内であれば、外縁部とは異なる位置に配線されてもよい。
【００７９】
第一信号線のうち四本の第一データストローブ信号線とは異なる信号線は、主に、制御基板１０ｃの第一層における領域ＤＡ１ｃ内で配線されているが、四本の第一データストローブ信号線とクロスしないように、貫通ビアを介して制御基板１０ｃの第六層における領域ＤＡ１ｃ内で配線されてもよい。
【００８０】
同様に、第二グループＧ２ｃ内の端子Ｐ３ｃとデータ端子グループＤＧｂ内の端子とを接続する信号線（以下、第二信号線と記載する）のうち、データストローブ信号を伝送するための信号線は、制御基板１０ｃの第一層に設けられている。第二信号線のうち、データストローブ信号とは異なる信号を伝送するための信号線は、制御基板１０ｃの第一層又は第六層に設けられている。
【００８１】
具体的には、第二信号線には、上位データ端子グループＧ２１ｃ内の端子Ｐ３ｃとＤＤＲ３メモリー２ｂの上位データ端子グループＤＧ１ｂ内の端子Ｐ２ｂとを接続する信号線が含まれる。また、第二信号線には、下位データ端子グループＧ２２ｃ内の端子Ｐ３ｃと下位データ端子グループＤＧ２ｂ内の端子Ｐ２ｂとを接続する信号線が含まれる。第二信号線は、制御基板１０ｃの第一層又は第六層における領域ＤＡ２ｃ内で配線されている。
【００８２】
第二信号線のうち、上位データ端子グループＤＧ１ｂ内のデータストローブ信号用の二個の端子（図４の網掛部）に接続される二本の信号線、及び、下位データ端子グループＤＧ２ｂ内のデータストローブ信号用の二個の端子（図４の網掛部）に接続される二本の信号線は、制御基板１０ｃの第一層における領域ＤＡ２ｃの外縁部（図４の太線部）に配線されている。
【００８３】
これにより、第二信号線のうち当該四本の信号線（以下、四本の第二データストローブ信号線と記載する）とは異なる信号線が、第一層において四本の第二データストローブ信号線となるべくクロスしないように配線されている。ただし、四本の第二データストローブ信号線は、制御基板１０ｃの第一層における領域ＤＡ２ｃ内であれば、外縁部とは異なる位置に配線されてもよい。
【００８４】
第二信号線のうち四本の第二データストローブ信号線とは異なる信号線は、主に、制御基板１０ｃの第一層における領域ＤＡ２ｃ内で配線されているが、四本の第二データストローブ信号線とクロスしないように、貫通ビアを介して制御基板１０ｃの第六層における領域ＤＡ２ｃ内で配線されてもよい。
【００８５】
一方、制御端子グループＣＧａ内の端子Ｐ２ａ及び制御端子グループＣＧｂ内の端子Ｐ２ｂに接続される信号線（以下、第三信号線と記載する）のうち、クロック信号を伝送するための信号線は、制御基板１０ｃの第六層に設けられている。第三信号線のうち、クロック信号とは異なる信号を伝送するための信号線は、制御基板１０ｃの第三層又は第四層に設けられている。
【００８６】
具体的には、第三信号線には、クロック端子グループＧ３３ｃ内の端子Ｐ３ｃと、クロック端子グループＣＧ１ａ内の端子Ｐ２ａ及びクロック端子グループＣＧ１ｂ内の端子Ｐ２ｂと接続される端子と、を接続する信号線（以下、クロック信号線と記載する）が含まれる。クロック信号線は、制御基板１０ｃの第六層における領域ＣＡ１ｃ内で配線されている。
【００８７】
また、第三信号線には、第一アドレス端子グループＧ３１ｃ及び第二アドレス端子グループＧ３２ｃ内の端子Ｐ３ｃと、アドレス端子グループＣＧ２ａ内の端子Ｐ２ａ及びアドレス端子グループＣＧ２ｂ内の端子Ｐ２ｂと接続される信号線（以下、アドレス信号線と記載する）が含まれる。アドレス信号線は、制御基板１０ｃの第三層又は第四層における領域ＣＡ２ｃ内で配線されている。
【００８８】
このように、第三実施形態の構成によれば、第一グループＧ１ｃ内の端子Ｐ３ｃとデータ端子グループＤＧａ内の端子とを接続する信号線と、第二グループＧ２ｃ内の端子Ｐ３ｃとデータ端子グループＤＧｂ内の端子Ｐ２ｂとを接続する信号線と、がクロスしないように配線することができる。これにより、制御回路３ｃの各端子Ｐ３と、各ＤＤＲ３メモリー２ａ（２ｂ）の各端子Ｐ２ａ（Ｐ２ｂ）との配線が煩雑になることを抑制することができる。その結果、制御回路３及び二個のＤＤＲ３メモリー２ａ、２ｂを配置し、且つ、制御回路３及び二個のＤＤＲ３メモリー２ａ、２ｂの各端子間を配線するために必要なスペースを低減することができる。
【００８９】
また、仮に制御基板１０ｃが単層基板であるとすると、第三グループＧ３ｃ内の端子Ｐ３ｃと制御端子グループＣＧａ、ＣＧｂ内の端子Ｐ２ａ、Ｐ２ｂとを所謂フライバイ配線によって接続する信号線は、第一グループＧ１ｃ内の端子Ｐ３ｃとデータ端子グループＤＧａ内の端子Ｐ２ａとを接続する信号線、又は、第二グループＧ２ｃ内の端子Ｐ３ｃとデータ端子グループＤＧｂ内の端子Ｐ２ｂとを接続する信号線にクロスする。しかし、第三実施形態の構成では、制御基板１０ｃが六層の貫通ビア基板であるので、貫通ビアを用いて信号線がクロスすることを解消することができる。
【００９０】
また、データストローブ信号やクロック信号等の高い品質が求められる信号を伝送するための信号線が制御基板１０ｃの最外層（第一層又は第六層）に配線されている。このため、これらの信号線を貫通ビアを介して六層基板の中間層に配線する場合に比して、信号の品質が劣化することを抑制することができる。
【００９１】
また、出願人は、第三実施形態の構成によれば、二個のＤＤＲ３メモリー２ａ、２ｂの配置と、制御回路３ｃ及び各ＤＤＲ３メモリー２ａ（２ｂ）の各端子間の配線と、に必要な領域Ａｃ（図４）の面積が、１１９４平方ミリメートル以下になることを知見した。つまり、六層の貫通ビア基板において制御回路の一辺に対向する１１９４平方ミリメートルのスペースがあれば、第三実施形態の構成と同様にして、当該スペースに、二個のＤＤＲ３メモリーを配置し、制御回路及び各ＤＤＲ３メモリーの各端子間を信号線で接続することができる。
【００９２】
尚、四本の第一データストローブ信号線及び四本の第二データストローブ信号線は、制御基板１０ｃの第二層乃至第五層の何れかの層に配線されてもよい。また、第一信号線及び第二信号線は、制御基板１０ｃの第二層乃至第五層の何れかの層に配線されてもよい。また、クロック信号線は、第一層乃至第五層の何れかの層に配線されてもよい。また、第三信号線は、制御基板１０ｃの第一層、第二層、第五層、及び第六層のうちの何れかの層に配線されてもよい。
【００９３】
また、上位データ端子グループＧ１１ｃ（Ｇ２１ｃ）内の端子Ｐ３ｃが、下位データ端子グループＤＧ２ａ（ＤＧ２ｂ）内の端子Ｐ２ａ（Ｐ２ｂ）と接続される端子として設定されてもよい。これに合わせて、下位データ端子グループＧ１２ｃ（Ｇ２２ｃ）内の端子Ｐ３ｃが、上位データ端子グループＤＧ１ａ（ＤＧ１ｂ）内の端子Ｐ２ａ（Ｐ２ｂ）と接続される端子として設定されてもよい。そして、上位データ端子グループＧ１１ｃ（Ｇ２１ｃ）内の端子Ｐ３ｃと下位データ端子グループＤＧ２ａ（ＤＧ２ｂ）内の端子Ｐ２ａ（Ｐ２ｂ）とを接続する信号線と、下位データ端子グループＧ１２ｃ（Ｇ２２ｃ）内の端子Ｐ３ｃと上位データ端子グループＤＧ１ａ（ＤＧ１ｂ）内の端子Ｐ２ａ（Ｐ２ｂ）とを接続する信号線が、貫通ビアを用いる等してクロスしないように配線されてもよい。
【００９４】
また、制御回路３ｃが有する端子の数に応じて、制御回路３ｃの第一辺Ｅ３１ｃと平行に配列されている、第一辺Ｅ３１ｃから３列分の端子ＲＰ１１ｃ〜ＲＰ１３ｃ、第一辺Ｅ３１ｃから２列分の端子ＲＰ１１ｃ〜ＲＰ１２ｃ、又は第一辺Ｅ３１ｃから１列分の端子ＲＰ１１ｃを、第一辺Ｅ３１ｃに沿った方向に並ぶ三個のグループＧ１ｃ、Ｇ２ｃ、Ｇ３ｃとして分類してもよい。
【００９５】
＜第四実施形態＞  以下、本発明に係る制御装置の第四実施形態について説明する。図５は、本発明に係る制御装置の第四実施形態に係る制御部１００の概略構成図である。尚、図５において、図４に示したものと同一構成のものについては、図４と同じ符号を付して説明を省略する。
【００９６】
図５に示すように、制御部１００は、ＤＩＭＭソケット４、二個のＤＤＲ３メモリー２ａ、２ｂ、所定の演算処理を実行するＣＰＵやＡＳＩＣ等の制御回路３ｄ、及びこれらの周辺回路（不図示）等を配置した制御基板１０ｄを備えている。制御基板１０ｄは、六層の貫通ビア基板により構成されている。
【００９７】
ＤＩＭＭソケット４は、ＪＥＤＥＣにより標準化されているように、互いに所定の第五間隔Ｔ５を空けて一列に配列された複数の端子Ｐ４からなる二個の端子グループＳＤＧ、ＳＣＧを有し、３２ビット幅のＤＩＭＭが装着可能な周知の構成を有している。第五間隔Ｔ５は、０．８ｍｍである。
【００９８】
端子グループＳＤＧは、３２ビット分のデータ信号用の端子Ｐ４や、３２ビット分のデータ信号の読み書きタイミングを指定するデータストローブ信号用の端子Ｐ４等の端子Ｐ４を含む。以下、端子グループＳＤＧを、ＤＩＭＭデータ端子グループＳＤＧと記載する。一方、端子グループＳＣＧは、クロック信号用の端子Ｐ４やアドレス信号用の端子Ｐ４等の端子Ｐ４を含んでいる。以下、端子グループＳＣＧを、ＤＩＭＭ制御端子グループＳＣＧと記載する。
【００９９】
ＤＩＭＭソケット４は、ＤＤＲ３メモリー２ａ、２ｂと同構成の一又は二個の１６ビット幅のＤＤＲ３メモリーを搭載したＤＩＭＭを装着可能に構成されている。以下、ＤＩＭＭソケット４に装着されたＤＩＭＭに搭載されている一のＤＤＲ３メモリー（不図示）を第一ＤＩＭＭメモリーと記載する。また、当該ＤＩＭＭに搭載されている第一ＤＩＭＭメモリーとは異なるＤＤＲ３メモリー（不図示）を第二ＤＩＭＭメモリーと記載する。
【０１００】
第一ＤＩＭＭメモリーが有する９６個の端子及び第二ＤＩＭＭメモリーが有する９６個の端子は、それぞれ、ＤＤＲ３メモリー２ａ、２ｂと同様に、データ端子グループと制御端子グループとに分類され、各データ端子グループは、更に上位データ端子グループと下位データ端子グループとに分類されている。
【０１０１】
第一ＤＩＭＭメモリー及び第二ＤＩＭＭメモリーを搭載したＤＩＭＭには、当該ＤＩＭＭがＤＩＭＭソケット４に装着された場合に、第一ＤＩＭＭメモリー及び第二ＤＩＭＭメモリーのデータ端子グループ内の各端子がＤＩＭＭデータ端子グループＳＤＧ内の各端子Ｐ４と接続されるように信号線が配線されている。また、第一ＤＩＭＭメモリー及び第二ＤＩＭＭメモリーを搭載したＤＩＭＭには、当該ＤＩＭＭがＤＩＭＭソケット４に装着された場合に、第一ＤＩＭＭメモリー及び第二ＤＩＭＭメモリーの制御端子グループ内の各端子がＤＩＭＭ制御端子グループＳＣＧ内の各端子Ｐ４と接続されるように信号線が配線されている。
【０１０２】
制御回路３ｄは、互いに所定の第七間隔Ｔ７を空けて格子状に配列された複数の端子Ｐ３ｄを有する。第七間隔Ｔ７は、０．８ｍｍである。
【０１０３】
制御回路３ｄの第一辺Ｅ３１ｄは、ＤＩＭＭソケット４の長手側の二辺のうちＤＩＭＭデータ端子グループＳＤＧ側の一辺ＸＥａに対向するように配置されている。ＤＤＲ３メモリー２ａ（２ｂ）の短手側の二辺のうちデータ端子グループＤＧａ（ＤＧｂ）側の一辺ＹＥａ（ＹＥｂ）は、ＤＩＭＭソケット４の長手側の二辺のうちＤＩＭＭ制御端子グループＳＣＧ側の一辺ＸＥｂに対向するように配置されている。
【０１０４】
制御回路３ｄが有する複数の端子Ｐ３ｄのうち、第一辺Ｅ３１ｄと平行に配列されている、第一辺Ｅ３１ｄから４列分（所定数列分）の端子ＲＰ１１ｄ〜ＲＰ１４ｄは、第一辺Ｅ３１ｄに沿った方向に並ぶ三個のグループＧ１ｄ、Ｇ２ｄ、Ｇ３ｄに分類されている。
【０１０５】
三個のグループＧ１ｄ、Ｇ２ｄ、Ｇ３ｄにおける両端のグループＧ１ｄ、Ｇ２ｄ内の端子Ｐ３ｄは、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４及び各ＤＤＲ３メモリー２ａ（２ｂ）のデータ端子グループＤＧａ（ＤＧｂ）内の端子Ｐ２ａ（Ｐ２ｂ）と接続される端子として設定されている。
【０１０６】
以下では、両端のグループＧ１ｄ、Ｇ２ｄのうち、ＤＤＲ３メモリー２ａに近い方のグループを、第一グループＧ１ｄと記載する。両端のグループＧ１ｄ、Ｇ２ｄのうち、ＤＤＲ３メモリー２ｂに近い方のグループを、第二グループＧ２ｄと記載する。また、三個のグループＧ１ｄ、Ｇ２ｄ、Ｇ３ｄのうち、両端のグループＧ１ｄ、Ｇ２ｄとは異なるグループを第三グループＧ３ｄと記載する。
【０１０７】
第一グループＧ１ｄ内の端子Ｐ３ｄは、第一辺Ｅ３１ｄに沿った方向に並ぶ、上位データ端子グループＧ１１ｄと、下位データ端子グループＧ１２ｄと、に分類されている。
【０１０８】
上位データ端子グループＧ１１ｄ内の端子Ｐ３ｄは、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第一ＤＩＭＭメモリーの上位データ端子グループ内の端子と接続される端子Ｐ４と接続される端子として設定されている。また、上位データ端子グループＧ１１ｄ内の端子Ｐ３ｄは、上位データ端子グループＤＧ１ａ内の端子Ｐ２ａと接続される端子としても設定されている。
【０１０９】
下位データ端子グループＧ１２ｄ内の端子Ｐ３ｄは、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第一ＤＩＭＭメモリーの下位データ端子グループ内の端子と接続される端子Ｐ４と接続される端子として設定されている。また、下位データ端子グループＧ１２ｄ内の端子Ｐ３ｄは、下位データ端子グループＤＧ２ａ内の端子Ｐ２ａと接続される端子としても設定されている。
【０１１０】
同様に、第二グループＧ２ｄ内の端子Ｐ３ｄは、第一辺Ｅ３１ｄに沿った方向に並ぶ、上位データ端子グループＧ２１ｄと、下位データ端子グループＧ２２ｄと、に分類されている。
【０１１１】
上位データ端子グループＧ２１ｄ内の端子Ｐ３ｄは、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第二ＤＩＭＭメモリーの上位データ端子グループ内の端子と接続される端子Ｐ４と接続される端子として設定されている。また、上位データ端子グループＧ２１ｄ内の端子Ｐ３ｄは、上位データ端子グループＤＧ１ｂ内の端子Ｐ２ｂと接続される端子としても設定されている。
【０１１２】
下位データ端子グループＧ２２ｄ内の端子Ｐ３ｄは、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第二ＤＩＭＭメモリーの下位データ端子グループ内の端子と接続される端子Ｐ４と接続される端子として設定されている。また、下位データ端子グループＧ２２ｄ内の端子Ｐ３ｄは、下位データ端子グループＤＧ２ｂ内の端子Ｐ２ｂと接続される端子としても設定されている。
【０１１３】
第三グループＧ３ｄ内の端子Ｐ３ｄは、所謂フライバイ配線によって、ＤＩＭＭ制御端子グループＳＣＧ内の端子Ｐ４及び各ＤＤＲ３メモリー２ａ（２ｂ）の制御端子グループＣＧａ（ＣＧｂ）内の端子Ｐ２ａ（Ｐ２ｂ）と接続される端子として設定されている。
【０１１４】
具体的には、第三グループＧ３ｄ内の端子Ｐ３ｄは、ＤＩＭＭ制御端子グループＳＣＧ内の端子Ｐ４のうち、第一ＤＩＭＭメモリー及び第二ＤＩＭＭメモリーの制御端子グループ内の端子と接続される端子Ｐ４と接続される端子として設定されている。また、第三グループＧ３ｄ内の端子Ｐ３ｄは、制御端子グループＣＧａ内の端子Ｐ２ａ及び制御端子グループＣＧｂ内の端子Ｐ２ｂと接続される端子としても設定されている。
【０１１５】
ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４及び各ＤＤＲ３メモリー２ａ（２ｂ）のデータ端子グループＤＧａ（ＤＧｂ）内の端子Ｐ２ａ（Ｐ２ｂ）と接続される信号線（以下、第四信号線と記載する）のうち、データストローブ信号を伝送するための信号線は、制御基板１０ｄの第一層に設けられている。第四信号線のうち、データストローブ信号とは異なる信号を伝送するための信号線は、制御基板１０ｄの第一層又は第六層に設けられている。
【０１１６】
具体的には、第四信号線には、上位データ端子グループＧ１１ｄ内の端子Ｐ３ｄと、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第一ＤＩＭＭメモリーの上位データ端子グループ内の端子と接続される端子Ｐ４とを接続する信号線（以下、第一上位信号線と記載する）が含まれる。
【０１１７】
第一上位信号線は、ＤＩＭＭソケット４の端子Ｐ４の近傍の分岐点で分岐し、上位データ端子グループＤＧ１ａ内の端子Ｐ２ａとも接続されている。以下、第一上位信号線のうち、端子Ｐ３ｄと端子Ｐ４とを接続する信号線を第一上位第一信号線と記載する。第一上位信号線のうち、分岐点と端子Ｐ２ａとを接続する信号線を、第一上位第二信号線と記載する。
【０１１８】
また、第四信号線には、下位データ端子グループＧ１２ｄ内の端子Ｐ３ｄと、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第一ＤＩＭＭメモリーの下位データ端子グループ内の端子と接続される端子Ｐ４とを接続する信号線（以下、第一下位信号線と記載する）が含まれる。
【０１１９】
第一下位信号線は、第一上位信号線と同様に、ＤＩＭＭソケット４の端子Ｐ４の近傍の分岐点で分岐し、下位データ端子グループＤＧ２ａ内の端子Ｐ２ａとも接続されている。以下、第一下位信号線のうち、端子Ｐ３ｄと端子Ｐ４とを接続する信号線を第一下位第一信号線と記載する。第一下位信号線のうち、分岐点と端子Ｐ２ａとを接続する信号線を、第一下位第二信号線と記載する。
【０１２０】
第一上位第一信号線及び第一下位第一信号線は、制御基板１０ｄの第一層又は第六層における領域ＤＡ１ｄ内で配線されている。特に、第一上位第一信号線及び第一下位第一信号線のうち、データストローブ信号を伝送するための信号線は、制御基板１０ｄの第一層における領域ＤＡ１ｄ内で配線されている。第一上位第一信号線及び第一下位第一信号線のうち、データストローブ信号とは異なる信号を伝送するための信号線は、制御基板１０ｄの第一層における領域ＤＡ１ｄ又は貫通ビアを介して第六層における領域ＤＡ１ｄ内で配線されている。
【０１２１】
第一上位第二信号線及び第一下位第二信号線は、制御基板１０ｄの第一層又は第六層における領域ＤＡ２ｄ内で配線されている。特に、第一上位第二信号線及び第一下位第二信号線のうち、データストローブ信号を伝送するための信号線は、制御基板１０ｄの第一層における領域ＤＡ２ｄ内で配線されている。第一上位第二信号線及び第一下位第二信号線のうち、データストローブ信号とは異なる信号を伝送するための信号線は、制御基板１０ｄの第一層における領域ＤＡ２ｄ又は貫通ビアを介して第六層における領域ＤＡ２ｄ内で配線されている。
【０１２２】
また、第四信号線には、上位データ端子グループＧ２１ｄ内の端子Ｐ３ｄと、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第二ＤＩＭＭメモリーの上位データ端子グループ内の端子と接続される端子Ｐ４とを接続する信号線（以下、第二上位信号線と記載する）が含まれる。
【０１２３】
第二上位信号線は、ＤＩＭＭソケット４の端子Ｐ４の近傍の分岐点で分岐し、上位データ端子グループＤＧ１ｂ内の端子Ｐ２ｂとも接続されている。以下、第二上位信号線のうち、端子Ｐ３ｄと端子Ｐ４とを接続する信号線を第二上位第一信号線と記載する。第二上位信号線のうち、分岐点と端子Ｐ２ｂとを接続する信号線を、第二上位第二信号線と記載する。
【０１２４】
また、第四信号線には、下位データ端子グループＧ２２ｄ内の端子Ｐ３ｄと、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第二ＤＩＭＭメモリーの下位データ端子グループ内の端子と接続される端子Ｐ４とを接続する信号線（以下、第二下位信号線と記載する）が含まれる。
【０１２５】
第二下位信号線は、第二上位信号線と同様に、ＤＩＭＭソケット４の端子Ｐ４の近傍の分岐点で分岐し、下位データ端子グループＤＧ２ｂ内の端子Ｐ２ｂとも接続されている。以下、第二下位信号線のうち、端子Ｐ３ｄと端子Ｐ４とを接続する信号線を第二下位第一信号線と記載する。第二下位信号線のうち、分岐点と端子Ｐ２ｂとを接続する信号線を、第二下位第二信号線と記載する。
【０１２６】
第二上位第一信号線及び第二下位第一信号線は、制御基板１０ｄの第一層又は第六層における領域ＤＡ３ｄ内で配線されている。特に、第二上位第一信号線及び第二下位第一信号線のうち、データストローブ信号を伝送するための信号線は、制御基板１０ｄの第一層における領域ＤＡ３ｄ内で配線されている。第二上位第一信号線及び第二下位第一信号線のうち、データストローブ信号とは異なる信号を伝送するための信号線は、制御基板１０ｄの第一層における領域ＤＡ３ｄ又は貫通ビアを介して第六層における領域ＤＡ３ｄ内で配線されている。
【０１２７】
第二上位第二信号線及び第二下位第二信号線は、制御基板１０ｄの第一層又は第六層における領域ＤＡ４ｄ内で配線されている。特に、第二上位第二信号線及び第二下位第二信号線のうち、データストローブ信号を伝送するための信号線は、制御基板１０ｄの第一層における領域ＤＡ４ｄ内で配線されている。第二上位第二信号線及び第二下位第二信号線のうち、データストローブ信号とは異なる信号を伝送するための信号線は、制御基板１０ｄの第一層における領域ＤＡ４ｄ又は貫通ビアを介して第六層における領域ＤＡ４ｄ内で配線されている。
【０１２８】
ＤＩＭＭ制御端子グループＳＣＧ内の端子Ｐ４及び各ＤＤＲ３メモリー２ａ（２ｂ）の制御端子グループＣＧａ（ＣＧｂ）内の端子Ｐ２ａ（Ｐ２ｂ）と接続される信号線（以下、第五信号線と記載する）のうち、クロック信号を伝送するための信号線は、制御基板１０ｄの第六層に設けられている。第五信号線のうちクロック信号とは異なる信号を伝送するための信号線は、制御基板１０ｄの第三層又は第四層に設けられている。
【０１２９】
具体的には、第五信号線には、第三グループＧ３ｄ内の端子Ｐ３ｄと、ＤＩＭＭ制御端子グループＳＣＧ内の端子Ｐ４のうち、第一ＤＩＭＭメモリー及び第二ＤＩＭＭメモリーの制御端子グループ内の端子と接続される端子Ｐ４とを接続する信号線（以下、ＤＩＭＭ側信号線と記載する）が含まれる。
【０１３０】
ＤＩＭＭ側信号線のうち、クロック信号を伝送するための信号線は、制御基板１０ｄの第六層における領域ＣＡ１ｄ内で配線されている。ＤＩＭＭ側信号線のうち、クロック信号とは異なる信号を伝送するための信号線は、制御基板１０ｄの第三層又は第四層における領域ＣＡ１ｄ内で配線されている。
【０１３１】
また、第五信号線には、第一ＤＩＭＭメモリー及び第二ＤＩＭＭメモリーの制御端子グループ内の端子と接続される端子Ｐ４と各ＤＤＲ３メモリー２ａ（２ｂ）の制御端子グループＣＧａ（ＣＧｂ）内の端子Ｐ２ａ（Ｐ２ｂ）とを接続する信号線（以下、メモリー側信号線と記載する）が含まれる。
【０１３２】
メモリー側信号線のうち、クロック信号を伝送するための信号線は、制御基板１０ｄの第六層における領域ＣＡ２ｄ内で配線されている。メモリー側信号線のうち、クロック信号とは異なる信号を伝送するための信号線は、制御基板１０ｄの第三層又は第四層における領域ＣＡ２ｄ内で配線されている。
【０１３３】
このように、第四実施形態の構成によれば、以下に示す効果を奏する。第一グループＧ１ｄ（第二グループＧ２ｄ）内の端子Ｐ３ｄからＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４までの各信号線（第一上位第一信号線、第一下位第一信号線、第二上位第一信号線、第二下位第一信号線）の長さと、当該端子Ｐ４から第一ＤＩＭＭメモリー及び第二ＤＩＭＭメモリーの各端子までの各信号線の長さと、の和を第一信号線長とする。第一グループＧ１ｄ（第二グループＧ２ｄ）内の端子Ｐ３ｄから各ＤＤＲ３メモリー２ａ（２ｂ）のデータ端子グループＤＧａ（ＤＧｂ）内の端子Ｐ２ａ（Ｐ２ｂ）までの信号線の長さを第二信号線長とする。
【０１３４】
この場合に、第四実施形態の構成によれば、制御回路３ｄと各ＤＤＲ３メモリー２ａ（２ｂ）との間にＤＩＭＭソケット４が配置されているので、第一信号線長と第二信号線長とが同じ長さになるように、ＤＩＭＭソケット４及び各ＤＤＲ３メモリー２ａ（２ｂ）を配置し易くなる。これにより、信号の反射を抑制し易くなる。
【０１３５】
また、ＤＩＭＭ制御端子グループＳＣＧがＤＩＭＭデータ端子グループＳＤＧよりも制御回路３ｄから離れた位置にある。また、各ＤＤＲ３メモリー２ａ（２ｂ）の制御端子グループＣＧａ（ＣＧｂ）が各ＤＤＲ３メモリー２ａ（２ｂ）のデータ端子グループＤＧａ（ＤＧｂ）よりもＤＩＭＭソケット４から離れた位置にある。
【０１３６】
このため、仮に制御基板１０ｄが単層基板であるとすると、第三グループＧ３ｄ内の端子Ｐ３ｄとＤＩＭＭ制御端子グループＳＣＧ内の端子Ｐ４及び各ＤＤＲ３メモリー２ａ（２ｂ）の制御端子グループＣＧａ（ＣＧｂ）内の端子Ｐ２ａ（Ｐ２ｂ）とを所謂フライバイ配線によって接続する信号線は、第一グループＧ１ｄ又は第二グループＧ２ｄ内の端子Ｐ３ｄと、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４と、を接続する信号線とクロスする。しかし、第四実施形態の構成では、制御基板１０ｄが六層の貫通ビア基板であるので、貫通ビアを用いて信号線がクロスすることを解消することができる。
【０１３７】
これにより、制御基板１０ｄ上における信号線の配線が煩雑になることを抑制することができる。その結果、制御基板１０ｄ上における信号線の配線に必要なスペースを低減することができる。
【０１３８】
また、データストローブ信号やクロック信号等の高い品質が求められる信号を伝送するための信号線が制御基板１０ｄの最外層（第一層又は第六層）に配線されている。このため、これらの信号線を貫通ビアを介して六層基板の中間層に配線する場合に比して、信号の品質が劣化することを抑制することができる。
【０１３９】
また、出願人は、第四実施形態の構成によれば、ＤＩＭＭソケット４及び各ＤＤＲ３メモリー２ａ（２ｂ）の配置と、制御回路３ｄ、ＤＩＭＭソケット４、及び各ＤＤＲ３メモリー２ａ（２ｂ）の各端子間の配線と、に必要な領域Ａｄ（図５）の面積が、３３１２平方ミリメートル以下になることを知見した。つまり、六層の貫通ビア基板において制御回路の一辺に対向する３３１２平方ミリメートルのスペースがあれば、第四実施形態の構成と同様にして、当該スペースに、ＤＩＭＭソケットと二個のＤＤＲ３メモリーとを配置し、制御回路、ＤＩＭＭソケット及び各ＤＤＲ３メモリーの各端子間を信号線で接続することができる。
【０１４０】
尚、データストローブ信号を伝送するための信号線が制御基板１０ｄの第二層乃至第五層の何れかの層に配線されてもよい。また、第四信号線のうち、データストローブ信号とは異なる信号を伝送するための信号線は、制御基板１０ｄの第二層乃至第五層の何れかの層に配線されてもよい。また、クロック信号を伝送するための信号線は、制御基板１０ｄの第一層乃至第五層の何れかの層に配線されてもよい。また、第五信号線のうち、クロック信号とは異なる信号を伝送するための信号線が、制御基板１０ｄの第一層、第二層、第五層、及び第六層のうちの何れかの層に配線されてもよい。
【０１４１】
また、上位データ端子グループＧ１１ｄ（Ｇ２１ｄ）内の端子Ｐ３ｄが、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第一ＤＩＭＭメモリー（第二ＤＩＭＭメモリー）の下位データ端子グループ内の端子と接続される端子Ｐ４及び下位データ端子グループＤＧ２ａ（ＤＧ２ｂ）内の端子Ｐ２ａ（Ｐ２ｂ）と接続される端子として設定されてもよい。これに合わせて、下位データ端子グループＧ１２ｄ（Ｇ２２ｄ）内の端子Ｐ３ｄが、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第一ＤＩＭＭメモリー（第二ＤＩＭＭメモリー）の上位データ端子グループ内の端子と接続される端子Ｐ４及び上位データ端子グループＤＧ１ａ（ＤＧ１ｂ）内の端子Ｐ２ａ（Ｐ２ｂ）と接続される端子として設定されてもよい。
【０１４２】
これに合わせて、上位データ端子グループＧ１１ｄ（Ｇ２１ｄ）内の各端子Ｐ３ｄ、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第一ＤＩＭＭメモリー（第二ＤＩＭＭメモリー）の下位データ端子グループ内の端子と接続される各端子Ｐ４、及び下位データ端子グループＤＧ２ａ（ＤＧ２ｂ）内の各端子Ｐ２ａ（Ｐ２ｂ）を接続する各信号線を第六信号線とする。また、下位データ端子グループＧ１２ｄ（Ｇ２２ｄ）内の各端子Ｐ３ｄ、ＤＩＭＭデータ端子グループＳＤＧ内の端子Ｐ４のうち、第一ＤＩＭＭメモリー（第二ＤＩＭＭメモリー）の上位データ端子グループ内の端子と接続される各端子Ｐ４、及び上位データ端子グループＤＧ１ａ（ＤＧ１ｂ）内の各端子Ｐ２ａ（Ｐ２ｂ）を接続する各信号線を第七信号線とする。この場合、第六信号線と第七信号線とが貫通ビアを用いる等してクロスしないように配線されてもよい。
【０１４３】
また、制御回路３ｄが有する端子の数に応じて、制御回路３ｄの第一辺Ｅ３１ｄと平行に配列されている、第一辺Ｅ３１ｄから３列分の端子ＲＰ１１ｄ〜ＲＰ１３ｄ、第一辺Ｅ３１ｄから２列分の端子ＲＰ１１ｄ〜ＲＰ１２ｄ、又は第一辺Ｅ３１ｄから１列分の端子ＲＰ１１ｄを、第一辺Ｅ３１ｄに沿った方向に並ぶ三個のグループＧ１ｄ、Ｇ２ｄ、Ｇ３ｄとして分類してもよい。
【０１４４】
また、図６に示すように、制御基板１０ｄに、一個のＤＤＲ３メモリー２ａだけが配置されていてもよい。
【符号の説明】
【０１４５】
２    ＤＤＲ３メモリー
２ａ  ＤＤＲ３メモリー（第一ＤＤＲ３メモリー）
２ｂ  ＤＤＲ３メモリー（第二ＤＤＲ３メモリー）
３、３ｃ、３ｄ  制御回路
４  ＤＩＭＭソケット
１０ａ〜１０ｄ  制御基板
１００  制御部（制御装置）
ＣＧ    制御端子グループ
ＣＧａ  制御端子グループ（第一制御端子グループ）
ＣＧｂ  制御端子グループ（第二制御端子グループ）
ＤＧ    データ端子グループ
ＤＧａ  データ端子グループ（第一データ端子グループ）
ＤＧｂ  データ端子グループ（第二データ端子グループ）
Ｅ３１、Ｅ３１ｃ、Ｅ３１ｄ  第一辺
Ｅ３２  第二辺
Ｇ１ａ〜Ｇ１ｃ  第一グループ
Ｇ２ａ〜Ｇ２ｃ  第二グループ
Ｇ３ｃ          第三グループ
Ｐ２、Ｐ２ａ、Ｐ２ｂ  端子（ＤＤＲ３メモリー）
Ｐ３、Ｐ３ｃ、Ｐ３ｄ  端子（制御回路）
Ｐ４    端子（ＤＩＭＭソケット）
ＳＣＧ  ＤＩＭＭ制御端子グループ
ＳＤＧ  ＤＩＭＭデータ端子グループ
Ｔ１  第一間隔
Ｔ２  第二間隔
Ｔ３  第三間隔（第六間隔）
Ｔ４  第四間隔
Ｔ５  第五間隔
Ｔ７  第七間隔
【図１】
2016213340.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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