(57)【要約】      （修正有）【課題】製造工程を増加することなく、ゲート酸化膜が破壊されない特徴をもち、ＳｉＣの材料特性に対応した素子耐圧を持つ半導体装置を提供する。【解決手段】第１導電型のドリフト領域１（半導体基板）と、ドリフト領域１の表面から形成されたトレンチ５と、ドリフト領域１内においてトレンチ５を挟んだ両側に形成された第２導電型のベース領域２と、ベース領域２とトレンチ５の側面の間に配置された第１導電型のチャネル領域１２と、ベース領域２及びチャネル領域１２の上部においてトレンチ５の両側に配置された第１導電型のソース領域３とを備える。トレンチ５の深さは、ベース領域２の深さよりも浅い。【選択図】図１
2016157817.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト領域と、
前記ドリフト領域の表面から形成されたトレンチと、
前記ドリフト領域内において前記トレンチを挟んだ両側に形成された第２導電型のベース領域と、
前記ベース領域と前記トレンチの側面の間に配置された第１導電型のチャネル領域と、
前記ベース領域及び前記チャネル領域の上部において前記トレンチの両側に配置された第１導電型のソース領域と、
を備え、
前記トレンチの深さは、前記ベース領域の深さよりも浅いことを特徴とする半導体装置。
【請求項２】
前記トレンチの深さは、前記半導体装置の耐圧Ｖｄｓｓの値が一定となる範囲に形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチの深さは、前記ベース領域の深さ方向の距離を１とした場合に、２／３以上となるように形成されたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記トレンチの深さは、前記ベース領域の深さ方向の距離を１とした場合に、２／３以上且つ３／４以下となるように形成されたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記トレンチの側面に、前記ベース領域の不純物濃度よりも低い濃度の第２導電型の低濃度半導体領域をさらに有し、
前記低濃度半導体領域は、前記ソース領域の下面に沿った領域で、前記ベース領域と接していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にトレンチゲート型の半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）を用いたＭＯＳＦＥＴが、パワー半導体素子として使用されている。ＳｉＣを用いたＭＯＳＦＥＴの構造は、例えば特許文献１に記載されている。この半導体装置（ＭＯＳＦＥＴ）は、縦型パワーデバイスからなるＳｉＣ半導体装置として、トレンチゲート型のＭＯＳＦＥＴである。
【０００３】
ＳｉＣはＳｉと比べ、絶縁破壊電界強度が１０倍大きい。この特長を利用して、素子特性を向上させるように素子の構造を最適化すると、ＳｉＣ中にはＳｉの絶縁破壊電界強度の十倍に近い電界が存在する。このため、絶縁破壊電界強度に近い電界が発生するＳｉＣ部分に接したゲート酸化膜中においても、両者の誘電率比によって定まる電界が発生し、その強度は酸化膜の絶縁破壊電界強度を越えることから、酸化膜中で絶縁破壊が生じる。またトレンチゲート構造では、特にゲートトレンチ底部の角部分で電界集中が生じる。
【０００４】
このような問題を解決するために、例えば特許文献１に示される半導体装置のように、ｎ型エピタキシャル層に形成されたゲートトレンチの両側にソーストレンチを形成し、当該ソーストレンチの周囲にｐ型領域を形成することで、ゲートトレンチよりも深い位置にｐ型領域を形成し、ゲートトレンチ底部の角部分での電界集中を緩和することが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−１１０４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１に示される半導体装置では、新たにソーストレンチを形成するため、製造工程が増えてしまうという問題がある。そこで本発明は、製造工程を増加することなく、ゲート酸化膜が破壊されない特徴をもち、ＳｉＣの材料特性に対応した素子耐圧を持つ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型のドリフト領域と、前記ドリフト領域の表面から形成されたトレンチと、前記ドリフト領域内において前記トレンチを挟んだ両側に形成された第２導電型のベース領域と、前記ベース領域と前記トレンチの側面の間に配置された第１導電型のチャネル領域と、前記ベース領域及び前記チャネル領域の上部において前記トレンチの両側に配置された第１導電型のソース領域とを備え、前記トレンチの深さは、前記ベース領域の深さよりも浅いことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、製造工程を増加することなく、ゲート酸化膜が破壊されない特徴をもち、ＳｉＣの材料特性に対応した素子耐圧を持つ半導体装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の実施の形態１に係る半導体装置の耐圧波形のシミュレーション結果である。
【図９】本発明の実施の形態１に係る半導体装置の耐圧とトレンチの深さ関係を表すシミュレーション結果である。
【図１０】本発明の実施の形態１に係る半導体装置のトレンチの深さとトレンチ底部のゲート酸化膜にかかる電界強度の分布を示した図である。
【図１１】本発明の実施の形態２に係る半導体装置の断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を示す工程断面図（その２）である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各領域の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
（実施の形態１）
図１は、この半導体装置（ＭＯＳＦＥＴ）２０の構造を示す断面図である。この半導体装置２０においては、ＳｉＣで構成されるｎ型の半導体基板１が用いられる。半導体基板１の表面には、局所的にｐ型層２によりベース領域が形成され、ｐ型層２の表面及び半導体基板１の表面のｐ型層２が形成されない領域には、ｎ型半導体基板１よりもキャリア濃度の高いｎ型のｎ＋層３が形成されている。ｐ型層２、ｎ＋層３は、それぞれ、イオン注入後に熱処理を行うことによって形成される。ｎ型半導体基板１はＭＯＳＦＥＴのドリフト領域となり、ｎ＋層３はＭＯＳＦＥＴのソース領域となる。
【００１２】
隣り合うｐ型層２の間に、半導体基板１の表面側から深さ方向に向かってトレンチ５が形成される。このとき、トレンチ５はｐ型層２とは完全には接触しない構造となっている。すなわち、トレンチ５の側面は、ｐ型層２から所定間隔離間して配置され、トレンチ５の側面とｐ型層２との間にｎ型半導体基板１のドリフト領域が残されている。具体的には、トレンチ５の側面とｐ型層２の間隔は、０．１μｍを超えない範囲で離間している。このドリフト領域のうちトレンチ５の側面とｐ型層２との間に残された部分がチャネル領域１２として機能する。このような構造にすることで、この半導体装置をノーマリーオンで作動させることができる。また、トレンチ５がｐ型層２を貫通しなくてもゲート電圧をかけない状態でドレイン電流が流れるため、トレンチ５の深さをｐ型層２よりも浅くすることができる。
【００１３】
トレンチ５内にはゲート酸化膜６を介して高濃度にドープされることによって導電性とされた多結晶シリコンからなるゲート電極７が形成される。ゲート電極７に印加された電圧によって、半導体装置２０のオン・オフが制御される。
【００１４】
トレンチ５の深さは上述した通り、ｐ型層２の深さよりも浅くなるように形成される。このような構造とすることで、トレンチ５底部における電界集中が緩和される。
【００１５】
この半導体装置２０は、以下の製造方法によって、容易に製造することができる。図２〜図７は、この製造方法を示す工程断面図である。
【００１６】
まず、図２に示すように、ＳｉＣからなる半導体基板１（ｎ型半導体基板）の表面に、ｐ型層２を形成する。具体的には、表面保護用注入前酸化膜を形成し、その後フォトレジストでｐ型層２を形成するための注入マスクを２umの膜厚で形成する。そして、イオン注入エネルギーを２８０〜７００ｋｅＶ、注入ドーズ量を８×１０１３ｃｍ２として段階的にＡｌイオン注入を行う。このとき、後にトレンチ５を形成する領域はｐ型層２を形成しない。
【００１７】
次に図３に示すように、ｎ型半導体基板１及びｐ型層２の表面に、ｎ＋層３を形成する。具体的には、フォトレジストでｎ＋層３の注入マスクを１．３ｕｍの膜厚で形成し、イオン注入エネルギーを３０〜１００ｋｅＶ、注入ドーズ量を１．０５×１０１５ｃｍ２で段階的にリンイオンの注入を行う。さらに、ｐ型層２の表面の一部に、ｐ＋層４を形成する。具体的には、フォトレジストでｐ＋層４を形成するための注入マスクを１．３ｕｍの膜厚で形成し、イオン注入エネルギーを７０〜１５０ｋｅＶ、注入ドーズ量を２．５×１０１５ｃｍ２で段階的にＡｌイオン注入を行う。なお、ｐ型層２、ｎ＋層３、ｐ＋層４の注入に関しては、マスクを酸化膜等の絶縁膜として高温での注入としてもよい。
【００１８】
その後、図４に示すように、隣り合うｐ型層２の間にトレンチ５を形成する。具体的には、トレンチマスクとして２．０ｕｍの酸化膜を半導体基板１、ｎ＋層３、ｐ＋層４の表面に形成する。次にこの酸化膜をＣＦ４、ＣＨＦ３等のガスでプラズマエッチングし、トレンチ５のマスクを形成した後、ＣＦ４、ＳＦ６等のガスで半導体基板１を例えば０．８〜１ｕｍ程度エッチングすることでトレンチ５が形成される。
【００１９】
その後、ゲート酸化膜６を形成するが、熱酸化の場合、ＳｉＣはトレンチ５の底部と側壁とで結晶軸が異なるため、酸化レートが異なる。トレンチ底部は熱酸化のレートが遅くなるため、トレンチ底部にはゲート酸化膜６を形成する前に、ＣＶＤの酸化膜、もしくは窒化膜などを厚く積み、エッチバックを行いトレンチ５底部に絶縁膜を形成してもよい。
【００２０】
ゲート酸化膜６の形成後、図５に示すように、ゲート電極７を形成する。ゲート電極７は、高濃度にドープされることによって導電性とされた多結晶シリコン（ポリシリコン）からなる。トレンチ５内にゲート酸化膜６を介してポリシリコンを積層し、当該ポリシリコンをエッチングすることで、トレンチ５内部にゲート電極７を形成する。
【００２１】
次に、図６に示すように、ゲート電極７上に、層間絶縁膜８を８０００Ａ程度で形成する。また、層間絶縁膜８の両側には、ｎ＋層３、ｐ＋層４とソース電極をコンタクトするため、ソースコンタクトエッチングを行う。ソースコンタクトエッチング後、露出したｎ＋層３、ｐ＋層４の表面及び、ｎ型半導体基板１の裏面にＮｉ電極を２５０〜１０００Ａ形成し、コンタクトアニールを９００〜１０００℃／２ｍｉｎの条件で行い、シリサイデーション層９の形成を行う。
【００２２】
その後、図７に示すように、Ｔｉ／Ａｌで電極形成を行う。ソース電極１０、裏面に接している電極をドレイン電極１１とし、半導体装置２０を作成した。
【００２３】
次に、ｐ型層２（ベース領域）とトレンチ５の深さ方向における関係について、シミュレーション結果を用いて詳細に説明する。
【００２４】
ｐ型層２を半導体基板１の表面から深さ方向に１．２μｍで形成した場合のトレンチ５の深さについてシミュレーションした結果を図８〜図１０を用いて説明する。
【００２５】
図８は、トレンチ５の深さを０．６〜１．１μｍまで推移させた場合の耐圧波形のシミュレーション結果である。また、図９は、Ｉｄ＝１×１０−４（Ａ）時における耐圧とトレンチ５の深さ関係を表すシミュレーション結果である。ゲート電圧は−５Ｖ印加している。図８及び図９を見ると、トレンチ５の深さを浅くしていくと、ｎ＋層３、トレンチ５の側面、半導体基板１を介して電流が流れ、低耐圧となることがわかる。一方で、トレンチ５の深さが０．８μｍ以上の領域では、耐圧Ｖｄｓｓ（Ｖ）の値は一定である。このため、トレンチ５の深さは０．８ｕｍ以上、１．２μｍ未満の範囲が望ましい。
【００２６】
さらに図１０は、トレンチ５の深さとトレンチ底部のゲート酸化膜６にかかる電界強度の分布を示したものである。一般的に、トレンチ底部のゲート酸化膜にかかる電界強度は５ＭＶ／ｃｍ以下の領域が最適領域であると言われている。そのため、図１０では、トレンチ５の深さは０．９μｍ以下の領域が好ましいことがわかる。すなわち図８〜図１０の特性より、ｐ型層２を半導体基板１から深さ方向に１．２μｍで形成した場合のトレンチ５の深さは、０．８μｍ以上、０．９μｍ以下であることが好ましい。言い換えると、ｐ型層２の半導体基板１表面から底部までの深さ方向の距離を１とした場合に、トレンチ５の深さは、２／３以上１未満であることが好ましく、さらに好ましくは２／３以上３／４以下である。
【００２７】
（実施の形態２）実施の形態１では、半導体装置２０をノーマリーオンで作動させたが、この半導体装置をノーマリーオフとして作動させる構造を実施の形態２として以下に説明する。
【００２８】
図１１は、実施の形態２に係る半導体装置３０の断面図である。実施の形態１と異なるのは、トレンチ５の側面にｐ−層（低濃度半導体領域）１３を形成した点である。ｐ−層１３の不純物濃度は、ｐ型層２よりも低い濃度で形成される。ｐ−層１３は、トレンチ５の側面において形成されるが、ｎ＋層３の下面に沿った領域ではｐ型層２と接し、その下側ではｐ−層１３とｐ型層２の間にチャネル領域１２が部分的に残るように形成する。このような構成とすることで、半導体装置３０はノーマリーオフとして作動する。ｐ−層１３とｐ型層２との間にチャネル領域１２が形成されているため、この半導体装置３０がオンした際、ｐ−層１３が完全に反転して、ｐ−層１３だけではなく、チャネル領域１２も電流通路となる。そのため、チャネル領域１２を形成しない場合と比べ、より多くの電流を流すことが可能となる。
【００２９】
図１２及び図１３は、実施の形態２に係る半導体装置３０の製造方法を示す工程断面図である。実施の形態２に係る半導体装置３０の製造方法は、実施の形態１に係る半導体装置２０の製造方法にｐ−層１３を形成する工程が追加されるが、その他は実施の形態１に係る半導体装置２０の製造方法と同じである。そのため、ここではｐ−層１３を形成する工程についてのみ説明し、その他の工程についての説明は省略する。
【００３０】
実施の形態２に係る半導体装置３０の製造方法は、実施の形態１に係る半導体装置２０の製造方法のうち、図４の工程と図５の工程の間に、ｐ−層１３を形成する工程が追加される。すなわち、図４の工程の後に続いて、図１２に示す工程が実施される。図１２に示すように、トレンチ５底部に絶縁膜１４を残した状態で、トレンチ５の開口部を介して、トレンチ５の側面にイオン注入エネルギーを５０〜４００ｋｅＶ、注入ドーズ量を１×１０１２ｃｍ２でＡｌイオン注入を行う。これにより、図１３に示すように、トレンチ５の側面にｐ−層１３が形成される。このように、トレンチ５を形成した後にトレンチ５の開口を介してトレンチ５の側面にｐ−層１３を形成することで、閾値電圧を容易に制御することが可能となる。また閾値電圧を低くすることができるため、ｐ−層１３を形成しない場合と比較し、半導体装置３０の動作電圧を低くすることができる。
【００３１】
この後の工程は、実施の形態１に係る半導体装置２０の製造方法において示した図５の工程が行われ、その後の工程も実施の形態１に係る半導体装置２０の製造方法において示したものと同じである。このようにして、実施の形態２に係る半導体装置３０は完成する。
【００３２】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００３３】
１・・・半導体基板
２・・・ｐ型層（ベース領域）
３・・・ｎ＋層（ソース領域）
４・・・ｐ＋層
５・・・トレンチ
６・・・ゲート酸化膜
７・・・ゲート電極
８・・・層間絶縁膜
９・・・シリサイデーション層
１０・・・ソース電極
１１・・・ドレイン電極
１２・・・チャネル領域
１３・・・ｐ−層（低濃度半導体領域）
１４・・・絶縁膜
２０、３０・・・半導体装置
【図１】
2016157817.tif 000003
【図２】
2016157817.tif 000004
【図３】
2016157817.tif 000005
【図４】
2016157817.tif 000006
【図５】
2016157817.tif 000007
【図６】
2016157817.tif 000008
【図７】
2016157817.tif 000009
【図８】
2016157817.tif 000010
【図９】
2016157817.tif 000011
【図１０】
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【図１１】
2016157817.tif 000013
【図１２】
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【図１３】
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