(57)【要約】【課題】  高周波領域におけるＱ値が高い積層セラミックコンデンサを提供する。【解決手段】  誘電体セラミック層３ａ〜３ｉと、内部電極４ａ〜４ｈとが積層された積層体１と、外部電極２ａ、２ｂとを備え、積層体１において、幅Ｗは厚みＴよりも大きく、長さＬは０．４ｍｍ以下であり、幅Ｗは０．１５ｍｍ以上、０．３５ｍｍ以下であり、厚みＴは０．２ｍｍ以下であり、内部電極４ａ〜４ｈはＣｕまたはＡｇを主成分とし、内部電極４ａ〜４ｈの幅ＷＥが積層体１の幅Ｗの６０％以上の大きさとなるようにした。【選択図】  図４
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【特許請求の範囲】
【請求項１】
積層された複数の誘電体層と複数の内部電極層とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面とを有する積層体と、前記積層体の前記端面に形成された１対の外部電極とを備えた積層セラミックコンデンサであって、
前記内部電極は少なくとも前記端面において前記外部電極と接続され、
前記積層体において、前記第１の端面と前記第２の端面との間の寸法を長さ寸法、前記第１の側面と前記第２の側面との間の寸法を幅寸法、前記第１の主面と前記第２の主面との間の寸法を厚み寸法とした場合に、
前記幅寸法は、前記厚み寸法よりも大きく、
前記長さ寸法は、０．４ｍｍ以下であり、
前記幅寸法は、０．１５ｍｍ以上、０．３５ｍｍ以下であり、
前記厚み寸法は、０．２ｍｍ以下であり、
前記内部電極は、ＣｕまたはＡｇを主成分とし、
前記内部電極の幅寸法が、前記積層体の前記幅寸法の６０％以上の大きさである積層セラミックコンデンサ。
【請求項２】
前記内部電極の厚み寸法が、１．２μｍ以上、２．４μｍ以下である、請求項１に記載された積層セラミックコンデンサ。
【請求項３】
前記内部電極と、前記積層体の前記側面との間の、前記内部電極が形成されていない幅ギャップ寸法が、２５μｍ以上である、請求項１または２に記載された積層セラミックコンデンサ。
【請求項４】
積層方向に連続して隣接する複数の前記内部電極が一方の前記外部電極に接続され、さらに積層方向に連続して隣接する複数の前記内部電極のうち一方の前記外部電極に接続されていない内部電極が他方の前記外部電極に接続された、請求項１ないし３のいずれか１項に記載された積層セラミックコンデンサ。
【請求項５】
積層方向に連続して隣接する２枚の前記内部電極が一方の前記外部電極に接続され、さらに積層方向に連続して隣接する２枚の前記内部電極のうち一方の前記外部電極に接続されていない内部電極が他方の前記外部電極に接続された、請求項４に記載された積層セラミックコンデンサ。
【請求項６】
前記積層体の内部に、さらに補助電極が形成された、請求項１ないし５のいずれか１項に記載された積層セラミックコンデンサ。
【請求項７】
基板に形成されたランド電極に、請求項１ないし６のいずれか１項に記載された積層セラミックコンデンサの前記外部電極が、はんだにより接合された積層セラミックコンデンサの実装構造であって、
前記積層セラミックコンデンサの前記内部電極の法線方向と、前記基板の法線方向とが垂直である、積層セラミックコンデンサの実装構造。
【請求項８】
基板に形成されたランド電極に、請求項１ないし６のいずれか１項に記載された積層セラミックコンデンサの前記外部電極が、はんだにより接合された積層セラミックコンデンサの実装構造であって、
前記積層体の前記側面が前記基板に対向するように配置された、積層セラミックコンデンサの実装構造。
【請求項９】
複数の凹部が形成された長尺状のキャリアテープと、前記キャリアテープの前記凹部を塞いだ長尺状のカバーテープとを備え、
前記凹部に、請求項１ないし６のいずれか１項に記載された積層セラミックコンデンサが収容された電子部品連であって、
前記積層セラミックコンデンサの前記内部電極の法線方向と、前記凹部の底面の法線方向とが垂直である、テーピング電子部品連。
【請求項１０】
複数の凹部が形成された長尺状のキャリアテープと、前記キャリアテープの前記凹部を塞いだ長尺状のカバーテープとを備え、
前記凹部に、請求項１ないし６のいずれか１項に記載された積層セラミックコンデンサが収容された電子部品連であって、
前記積層セラミックコンデンサの前記側面が、前記凹部の底面と対向するように配置された、テーピング電子部品連。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサに関し、さらに詳しくは、高周波領域におけるＱ値が高い積層セラミックコンデンサに関する。
【０００２】
また、本発明は、積層セラミックコンデンサの実装構造に関し、さらに詳しくは、高周波領域におけるＱ値が高い積層セラミックコンデンサの実装構造に関する。
なお、高周波領域とは、１００ＭＨｚ以上、１００ＧＨｚ以下を意図している。
【０００３】
さらに、本発明は、上記積層セラミックコンデンサが収容されたテーピング電子部品連に関する。
【背景技術】
【０００４】
近年、電子機器の小型化に伴い、電子機器に使用される積層セラミックコンデンサにおいても小型化が求められている。
【０００５】
また、ＰＡ（パワー・アンプ）モジュール等の電子機器においては、動作周波数の高周波化が進んでおり、使用される積層セラミックコンデンサにおいても、高周波領域において、損失が少なく、ＥＳＲが低く、Ｑ値が高いことが求められている。
【０００６】
高周波領域において高いＱ値を実現した積層セラミックコンデンサが、特許文献１（特開２０００−３０６７６２号公報）に開示されている。
【０００７】
特許文献１に開示された積層セラミックコンデンサでは、内部電極の厚みを大きくすることにより、内部電極の電気抵抗値を下げ、Ｑ値の向上をはかっている。特許文献１では、たとえば、内部電極の主成分にＰｄを使用した場合には、内部電極の厚みを１２μｍ以上とすることにより、大きなＱ値を得ることができるとしている。また、内部電極の主成分にＡｇやＣｕを使用した場合には、内部電極の厚みを９μｍ以上とすることにより、大きなＱ値を得ることができるとしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−３０６７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に開示された積層セラミックコンデンサは、内部電極の厚みが大きいため（内部電極の主成分が、Ｐｄの場合において１２μｍ以上、Ａｇ、Ｃｕの場合において９μｍ以上であるため）、積層セラミックコンデンサに求められる小型化の要求に応えることができなかった。
【００１０】
また、特許文献１に開示された積層セラミックコンデンサは、内部電極の厚みが大きいため、焼成時に、内部電極と誘電体セラミック層との収縮の差により、内部電極と誘電体セラミック層との界面が剥がれてしまう虞があった。
【課題を解決するための手段】
【００１１】
本発明は、上述した従来の課題を解決するためになされたものであり、その手段として本発明の積層セラミックコンデンサは、積層された複数の誘電体層と複数の内部電極層とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面とを有する積層体と、積層体の端面に形成された１対の外部電極とを備え、内部電極は少なくとも端面において外部電極と接続され、積層体において、第１の端面と第２の端面との間の寸法を長さ寸法、第１の側面と第２の側面との間の寸法を幅寸法、第１の主面と第２の主面との間の寸法を厚み寸法とした場合に、幅寸法は、厚み寸法よりも大きく、長さ寸法は、０．４ｍｍ以下であり、幅寸法は、０．１５ｍｍ以上、０．３５ｍｍ以下であり、厚み寸法は、０．２ｍｍ以下であり、内部電極は、ＣｕまたはＡｇを主成分とし、内部電極の幅寸法が、積層体の幅寸法の６０％以上の大きさとなるようにした。
【００１２】
内部電極の厚み寸法は、１．２μｍ以上、２．４μｍ以下であることが好ましい。内部電極の厚み寸法が１．２μｍよりも小さいと、Ｑ値が低下してしまうからである。また、内部電極の厚み寸法が２．４μｍよりも大きいと、焼成時に、内部電極と誘電体セラミック層との収縮の差により、内部電極と誘電体セラミック層との界面が剥がれてしまう虞があるからである。
【００１３】
内部電極と、積層体の側面との間の、内部電極が形成されていない幅ギャップ寸法は、２５μｍ以上であることが好ましい。２５μｍよりも小さいと、側面から水分が侵入して内部電極に到達し、耐湿性を確保することができない虞があるからである。
【００１４】
積層方向に連続して隣接する複数の内部電極が一方の外部電極に接続され、さらに積層方向に連続して隣接する複数の内部電極のうち一方の外部電極に接続されていない内部電極が他方の外部電極に接続されたものであることが好ましい。この場合には、１枚の内部電極の厚み寸法が小さくても、複数の内部電極で総合的な導電性を確保することができるため、Ｑ値の低下を抑制することができる。
【００１５】
この場合において、積層方向に連続して隣接する２枚の内部電極が一方の外部電極に接続され、さらに積層方向に連続して隣接する２枚の内部電極のうち一方の外部電極に接続されていない内部電極が他方の外部電極に接続されたものであることがより好ましい。３枚以上になると、限られた積層体の厚み寸法内において、容量の形成に必要な内部電極の枚数を確保することができなくなる虞があるからである。
【００１６】
積層体の内部に、さらに補助電極が形成されていることが好ましい。この場合には、外部電極と内部電極の接続性が向上し、内部電極と外部電極間の接続抵抗を低下させることができるからである。
【００１７】
また、本発明の積層セラミックコンデンサの実装構造は、基板に形成されたランド電極に、上述した本発明の積層セラミックコンデンサの外部電極が、はんだにより接合されたものであり、積層セラミックコンデンサの内部電極の法線方向と、基板の法線方向とが垂直となるようにした。この場合には、内部電極が基板に対して垂直になるため、１層の誘電体セラミック層と、その誘電体セラミック層を挟持する２枚の内部電極とで構成されるそれぞれの素子に均一に電流が流れ、高周波領域におけるＱ値が向上する。
【００１８】
あるいは、本発明の積層セラミックコンデンサの実装構造は、基板に形成されたランド電極に、上述した本発明の積層セラミックコンデンサの外部電極が、はんだにより接合されたものであり、積層体の側面が基板に対向するように配置されるようにした。この場合にも、内部電極が基板に対して垂直になるため、１層の誘電体セラミック層と、その誘電体セラミック層を挟持する２枚の内部電極とで構成されるそれぞれの素子に均一に電流が流れ、高周波領域におけるＱ値が向上する。
【００１９】
また、本発明のテーピング電子部品連は、複数の凹部が形成された長尺状のキャリアテープと、キャリアテープの凹部を塞いだ長尺状のカバーテープとを備え、凹部に、上述した本発明の積層セラミックコンデンサが収容されたものであって、積層セラミックコンデンサの内部電極の法線方向と、凹部の底面の法線方向とが垂直となるようにした。この場合には、キャリアテープからカバーテープを剥がした際に、凹部の開口部分に、積層セラミックコンデンサの積層体の側面が位置しており、この側面を、たとえば真空吸着による実装機で吸着して、基板に実装すれば、上述した本発明の積層セラミックコンデンサの実装構造を容易に実現することができる。
【００２０】
あるいは、本発明のテーピング電子部品連は、複数の凹部が形成された長尺状のキャリアテープと、キャリアテープの凹部を塞いだ長尺状のカバーテープとを備え、凹部に、上述した本発明の積層セラミックコンデンサが収容されたものであって、積層セラミックコンデンサの側面が、凹部の底面と対向するように配置されるようにした。この場合にも、キャリアテープからカバーテープを剥がした際に、凹部の開口部分に、積層セラミックコンデンサの積層体の側面が位置しており、この側面を、たとえば真空吸着による実装機で吸着して、基板に実装すれば、上述した本発明の積層セラミックコンデンサの実装構造を容易に実現することができる。
【発明の効果】
【００２１】
本発明の積層セラミックコンデンサは、高周波領域におけるＱ値が高い。また、本発明の積層セラミックコンデンサの実装構造は、高周波領域におけるＱ値が高い。さらに、本発明のテーピング電子部品連によれば、本発明の積層セラミックコンデンサの実装構造を容易に実現することができる。
【図面の簡単な説明】
【００２２】
【図１】第１実施形態にかかる積層セラミックコンデンサ１００を示す斜視図である。
【図２】積層セラミックコンデンサ１００の断面図であり、図１のＸ-Ｘ部分を示している。
【図３】積層セラミックコンデンサ１００の断面図であり、図１、２のＹ-Ｙ部分を示している。
【図４】積層セラミックコンデンサ１００の断面図であり、図１〜３のＺ-Ｚ部分を示している。
【図５】積層セラミックコンデンサの内部電極の厚みの測定方法を示した断面図である。
【図６】積層セラミックコンデンサの内部電極の厚みの測定方法を示した、ＳＥＭによる観察部分の拡大図である。
【図７】積層セラミックコンデンサの内部電極の幅、および幅ギャップの測定方法を示した断面図である。
【図８】図８（Ａ）、（Ｂ）はいずれも、積層セラミックコンデンサ１００の実装構造の断面図であり、図８（Ｂ）は図８（Ａ）のＲ-Ｒ部分を示している。
【図９】図９（Ａ）は、積層セラミックコンデンサ１００を収納したテーピング電子部品連の平面図である。図９（Ｂ）は、積層セラミックコンデンサ１００を収納したテーピング電子部品連の断面図であり、図８（Ａ）のＳ-Ｓ部分を示している。
【図１０】第２実施形態にかかる積層セラミックコンデンサ２００を示す断面図である。
【図１１】実施例および比較例それぞれについての、１ＧＨｚにおけるＱ値を示したグラフである。
【発明を実施するための形態】
【００２３】
以下、図面とともに、本発明を実施するための形態について説明する。
【００２４】
［第１実施形態］
図１〜４に、本発明の第１実施形態にかかる積層セラミックコンデンサ１００を示す。
【００２５】
ただし、図１は、積層セラミックコンデンサ１００の斜視図である。図２は、積層セラミックコンデンサ１００を側面方向から見た断面図であり、図１のＸ−Ｘ部分を示している。また、図３は、積層セラミックコンデンサ１００を平面方向から見た断面図であり、図１、２のＹ−Ｙ部分を示している。また、図４は、積層セラミックコンデンサ１００を端面方向から見た断面図であり、図１〜３のＺ−Ｚ部分を示している。
【００２６】
積層セラミックコンデンサ１００は、積層体１を備える。
【００２７】
積層体１は、第１の端面１ａ、第２の端面１ｂと、第１の側面１ｃ、第２の側面１ｄと、第１の主面１ｅ、第２の主面１ｆと備えた直方体形状からなる。
【００２８】
積層セラミックコンデンサ１００において、第１の端面１ａと第２の端面１ｂとの間の寸法を長さＬ、第１の側面１ｃと第２の側面１ｄとの間の寸法を幅Ｗ、第１の主面１ｅと第２の主面１ｆとの間の寸法を厚みＴとした場合に、各寸法は下記の条件を満たす。
【００２９】
積層セラミックコンデンサ１００において、長さＬは０．４ｍｍ以下であり、幅Ｗは０．３５ｍｍ以下であり、厚みＴは０．２ｍｍ以下である。すなわち、積層セラミックコンデンサ１００は、積層体１の長さＬ、幅Ｗ、厚みＴを上記のように小さくし、小型化を図ったものである。
【００３０】
ただし、積層体１の幅Ｗは、０．１５ｍｍ以上である。積層セラミックコンデンサ１００は、積層体１の幅Ｗに対する、後述する内部電極４ａ〜４ｈの幅ＷＥの割合大きくすることにより、高周波領域におけるＱ値を高くしたものであるため、積層体１の幅Ｗに下限値を設けたものである。なお、積層体１は、幅Ｗが厚みＴよりも大きい。
【００３１】
なお、積層体１は、角部および稜線に、所定の曲率半径以下の丸みが形成されていても良い。本実施形態においては、積層体１の角部および稜線に、バレル研磨により、丸みが形成されている。
【００３２】
積層体１の両端には、１対の外部電極２ａ、２ｂが形成されている。外部電極２ａ、２ｂは、積層体１の端面１ａ、１ｂから、側面１ｃ、１ｄおよび主面１ｅ、１ｆに回り込むように、キャップ形状に形成されている。
【００３３】
外部電極２ａ、２ｂは、下地層と、その下地層上に形成されるめっき層とで構成されることが好ましく、本実施形態においても、そのように構成されている。ただし、図２、３の断面図においては、見やすくするために、便宜上、外部電極２ａ、２ｂを１層に示している。
【００３４】
なお、外部電極２ａ、２ｂの下地層は必須のものではなく、積層体１に、直接、めっき層を形成するようにしても良い。
【００３５】
外部電極２ａ、２ｂの下地層には、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ-Ｐｄ合金、Ａｕ等を主成分とする金属を用いることができる。ただし、後述する内部電極４ａ〜４ｈとのコンタクト性においては、Ｃｕを主成分にした金属が優れている。なお、下地層は、内部電極４ａ〜４ｈと同時焼成されたコファイアによるものであっても良く、導電性ペーストを塗布して焼付けたポストファイアによるものであっても良い。  
【００３６】
なお、外部電極２ａ、２ｂに下地層を形成する場合は、厚みが１２μｍ以上、２０μｍ以下であることが好ましい。１２μｍよりも小さいと、外部電極によるシール性が低下し、好ましくないからである。また、２０μｍよりも大きいと、ＥＳＲが高くなり、好ましくないからである。
【００３７】
外部電極２ａ、２ｂのめっき層には、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ-Ｐｄ合金、Ａｕ等を主成分とする金属を用いることができる。
【００３８】
外部電極２ａ、２ｂのめっき層は、複数層に形成されていても良い。たとえば、外部電極２ａ、２ｂのめっき層を、Ｎｉめっき層と、そのＮｉめっき層上に形成されたＳｎめっき層の２層で構成することができる。なお、めっき層１層あたりの厚みは、１〜１０μｍ程度が好ましい。
【００３９】
積層体１は、複数の誘電体セラミック層３ａ〜３ｉと、複数の内部電極４ａ〜４ｈが積層されたものからなる。なお、図２〜４の断面図では、誘電体セラミック層３ａ〜３ｉの層数を９層、内部電極４ａ〜４ｈの枚数を８枚に示しているが、誘電体セラミック層３ａ〜３ｉの層数や内部電極４ａ〜４ｈの枚数は任意であり、積層セラミックコンデンサ１００の所望される容量に合わせて増減される。ただし、積層セラミックコンデンサ１００の厚みＴを小さくするためには、内部電極４ａ〜４ｈの枚数は３０枚以下であることが好ましい。
【００４０】
誘電体セラミック層３ａ〜３ｉは、たとえば、ＣａＺｒＯ３等を主成分とする誘電体セラミックからなる。あるいは、ＣａＺｒＯ３等の主成分に、Ｍｎ化合物、Ｓｉ化合物、Ｓｒ化合物等の副成分を添加した誘電体セラミックであっても良い。なお、内部電極４ａ〜４ｈにＣｕを主成分とする金属を使用する場合には、Ｃｕは焼結温度が低いので、誘電体セラミックに低温焼結ガラス（Ｂ２Ｏ３、ＣａＯ、Ｌｉ２Ｏ、ＳｉＯ２等）を添加して、焼結温度を抑えるようにしても良い。
【００４１】
内部電極４ａ〜４ｈは、ＣｕまたはＡｇを主成分とする金属からなる。内部電極４ａ〜４ｈは、積層体１の長さＬと同じ方向に長さＬＥ、積層体１の幅Ｗと同じ方向に幅ＷＥ、積層体１の厚みＴと同じ方向に厚みＴＥを備えた、矩形形状の膜からなる。
【００４２】
内部電極４ａ〜４ｈの長さＬＥは、積層セラミックコンデンサ１００の所望される容量等を考慮して、積層体１の長さＬの範囲内で設定することができる。
積層体１の厚みＴと同じ方向の内部電極４ａ〜４ｈの厚みＴＥは、１．２μｍ以上、２．４μｍ以下であることが好ましい。内部電極４ａ〜４ｈの厚みＴＥが１．２μｍよりも小さいと、Ｑ値が低下してしまうからである。また、内部電極４ａ〜４ｈの厚みＴＥが２．４μｍよりも大きいと、焼成時に、内部電極４ａ〜４ｈと誘電体セラミック層との収縮の差により、内部電極４ａ〜４ｈと誘電体セラミック層３ａ〜３ｉとの界面が剥がれてしまう虞があるからである。
【００４３】
なお、内部電極４ａ〜４ｈの厚みＴＥは、通常、幅方向端部が、幅方向中央部よりも大きい。上述した１．２μｍ以上、２．４μｍ以下という内部電極４ａ〜４ｈの厚みＴＥは、幅方向中央部の厚みを指している。
【００４４】
ここで、図５および図６を参照して、内部電極の厚みＴＥの測定方法について説明する。ただし、図５は積層セラミックコンデンサを側面方向から見たＬＴ（長さ・厚み）断面図、図６は走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ；以下「ＳＥＭ」という）により観察部分を拡大して示した拡大図である。また、図５および図６では、一般的な積層セラミックコンデンサを示しており、その積層体１１は、本実施形態にかかる積層セラミックコンデンサ１００の積層体１とは、内部電極の接続構造等の詳細が異なっている。
【００４５】
本明細書において、内部電極の厚みＴＥとは、複数の内部電極の厚みを測定して算出された平均厚みを意味する。
【００４６】
測定にあたっては、まず、積層体１１のＬＴ側面を研磨し、積層体１１のＷ（幅）方向の１／２の深さで研磨を終了し、図５に示すＬＴ断面を露出させる。必要に応じて、観察位置である露出させた断面をエッチング処理し、研磨で引き伸ばされた内部電極層を除去する。
【００４７】
次に、図５に示すように、露出させた断面のうち、長さ方向Ｌの中央であって積層方向における上部Ｕ、中央部Ｍ、下部Ｄのそれぞれ３箇所をＳＥＭにて観察する。観察する倍率は、５層の誘電体セラミック層と６層の内部電極層とが観察できる倍率であって、誘電体セラミック層と内部電極層を明瞭に区別できる倍率とする。
【００４８】
積層セラミックコンデンサの内部電極の厚みを測定する際には、まず、図６に示すように、積層セラミックコンデンサの断面の拡大像において、積層体１１の積層方向に延びる５本の直線Ｌａ〜Ｌｅを等間隔(ピッチＳ)に引く。ピッチＳは、測定しようとする内部電極の厚みの５倍〜１０倍程度で決めれば良く、たとえば、厚みが約１μｍの内部電極を測る場合には、ピッチＳ＝５μｍとする。次に、直線Ｌａ〜Ｌｅの各直線上において、内部電極の厚みを測定する。ただし、直線Ｌａ〜Ｌｅの各直線上において、内部電極層が欠損して、この内部電極層を挟む誘電体セラミック層同士が繋がっている場合、または、測定位置の拡大像が不明瞭である場合は、新たな直線を引き、内部電極の厚みを測定する。
【００４９】
具体的には、図６に示すように、直線Ｌａ上の厚みｄ１、直線Ｌｂ上の厚みｄ２、直線Ｌｃ上の厚みｄ３、直線Ｌｄ上の厚みｄ４、および、直線Ｌｅ上の厚みｄ５を測定し、これらの平均値を内部電極の厚みとする。なお、断面の上部Ｕまたは下部Ｄの位置において、内部電極の厚みを測定する場合、積層方向における最外の内部電極層は、測定対象から除外する。
【００５０】
複数の内部電極の平均厚みＴＥを算出する際には、上部Ｕ、中央部Ｍ、下部Ｄそれぞれについて、５層の内部電極の各々について上記の方法により厚みを測定し、その平均値を複数の内部電極の平均厚みＴＥとする。なお、内部電極の積層数が５層未満である場合には、全ての内部電極について上記の方法により厚みを測定し、その平均値を複数の内部電極の平均厚みＴＥとする。
【００５１】
以上、内部電極の厚みＴＥの測定方法を説明したが、図６における、直線Ｌａ上の厚みＤ１、直線Ｌｂ上の厚みＤ２、直線Ｌｃ上の厚みＤ３、直線Ｌｄ上の厚みＤ４、および、直線Ｌｅ上の厚みＤ５を測定すれば、誘電体セラミック層の厚みを測定することができる。
【００５２】
再び、第１実施形態にかかる積層セラミックコンデンサ１００の説明に戻る。
【００５３】
内部電極４ａ〜４ｈの幅ＷＥは、積層体１の幅Ｗの６０％以上の大きさに設定されている。内部電極４ａ〜４ｈの厚みＴＥが小さくても、内部電極４ａ〜４ｈの電気抵抗値を小さく保ち、高周波領域におけるＱ値を高くするためである。
【００５４】
その観点からは、内部電極４ａ〜４ｈの幅ＷＥは、できる限り大きいことが望ましい。しかしながら、内部電極４ａ〜４ｈと、積層体１の側面１ｃ、１ｄとの間の、内部電極４ａ〜４ｈが形成されていない幅ギャップＷｇは、２５μｍ以上であることが好ましい。幅ギャップＷｇが２５μｍよりも小さくなると、側面から水分が侵入して内部電極４ａ〜４ｈに到達し、耐湿性を確保することができない虞があるからである。
【００５５】
ここで、図７を参照して、内部電極の幅ＷＥおよび幅ギャップＷｇの測定方法について説明する。
【００５６】
本明細書において、内部電極の幅ＷＥとは、複数の内部電極の幅を測定して算出された平均幅を意味する。また、幅ギャップＷｇとは、複数の幅ギャップの測定により算出された平均幅ギャップを意味する。
【００５７】
測定にあたっては、まず、積層体１１のＷＴ（幅・厚み）端面を研磨し、積層体１１のＬ（長さ）方向の１／２の深さで研磨を終了し、図７に示すＷＴ断面を露出させる。必要に応じて、観察位置である露出させた断面をエッチング処理し、研磨で引き伸ばされた内部電極層を除去する。
【００５８】
次に、図７に示すように、積層方向における上部Ｕ、中央部Ｍ、下部Ｄのそれぞれ３箇所を光学顕微鏡において撮像し、内部電極の幅を測定する。また、内部電極の端部からＷ方向に平行な線分を側面に向かって引き、各々の線分の長さから幅ギャップを測定する。そして、内部電極の幅、幅ギャップそれぞれについて、平均値を算出する。さらに、それぞれの平均値を、上部Ｕ、中央部Ｍ、下部Ｄのそれぞれにおいて平均化することで、内部電極の幅ＷＥおよび幅ギャップＷｇが得られる。
【００５９】
なお、内部電極の幅ＷＥは、積層体１１の幅Ｗから、内部電極の両側の幅ギャップＷｇを減ずることによっても求めることができる。
【００６０】
再び、第１実施形態にかかる積層セラミックコンデンサ１００の説明に戻る。
【００６１】
本実施形態にかかる積層セラミックコンデンサ１００においては、積層方向に連続して隣接する２枚の内部電極４ａ、４ｂが一方の外部電極２ａに接続され、積層方向に連続して隣接する２枚の内部電極４ｃ、４ｄが他方の外部電極２ｂに接続され、さらに、積層方向に連続して隣接する２枚の内部電極４ｅ、４ｆが一方の外部電極２ａに接続され、積層方向に連続して隣接する２枚の内部電極４ｇ、４ｈが他方の外部電極２ｂに接続されている。
【００６２】
積層セラミックコンデンサ１００においては、内部電極４ａと４ｂ、内部電極４ｃと４ｄ、内部電極４ｅと４ｆ、内部電極４ｇと４ｈが、それぞれ１組として、外部電極２ａまたは２ｂに接続されているため、内部電極４ａ〜４ｈの１枚ごとの厚みＴＥが小さくても、総合的に大きな導電性を確保することができ、Ｑ値が低下しない。
【００６３】
なお、１組とされる複数の内部電極４ａ〜４ｈの枚数は任意であるが、本実施形態の内部電極４ａと４ｂのように、２枚であることが好ましい。３枚以上になると、限られた積層体１の厚みＴ寸法内において、容量の形成に必要な内部電極４ａ〜４ｈの枚数を確保することができなくなる虞があるからである。
【００６４】
本実施形態にかかる積層セラミックコンデンサ１００においては、内部電極４ａと同じ、誘電体セラミック層３ａと３ｂとの界面に、内部電極４ａから長さギャップＬｇを開けて、内部電極４ａと対向するように補助電極５ａが形成されている。補助電極５ａは、外部電極２ｂに接続されている。
【００６５】
同様に、内部電極４ｂと対向するように補助電極５ｂが、内部電極４ｃと対向するように補助電極５ｃが、内部電極４ｄと対向するように補助電極５ｄが、内部電極４ｅと対向するように補助電極５ｅが、内部電極４ｆと対向するように補助電極５ｆが、内部電極４ｇと対向するように補助電極５ｇが、内部電極４ｈと対向するように補助電極５ｈが、それぞれ形成されている。
【００６６】
補助電極５ａ〜５ｈを形成することにより、外部電極と内部電極の接続性を向上させ、接続抵抗を下げるという効果を奏することができる。
【００６７】
なお、内部電極４ａ〜４ｈと、補助電極５ａ〜５ｈとの間の長さギャップＬｇは、６０μｍ以上であることが好ましい。６０μｍ未満であると、長さギャップＬｇ部分において、内部電極４ａ〜４ｈと補助電極５ａ〜５ｈとが短絡してしまう虞があるからである。また、Ｌｇが６０μｍ以上であると、内部電極４ａ〜４ｈの厚みと、誘電体セラミック層３ａ〜３ｉの厚みとの差を吸収することができ、構造欠陥が起きにくくなるからである。
【００６８】
以上の構造からなる、本実施形態にかかる積層セラミックコンデンサ１００は、たとえば、次の方法で製造することができる。
【００６９】
まず、複数のセラミックグリーンシート、内部電極用導電性ペースト、外部電極用導電性ペーストを準備する。セラミックグリーンシートや各種導電性ペーストには、バインダおよび溶剤が含まれるが、公知の有機バインダや有機溶剤を用いることができる。
【００７０】
次に、一部のセラミックグリーンシート上に、たとえば、スクリーン印刷等により所定のパターンで内部電極用導電性ペーストを印刷し、内部電極パターンを形成する。なお、残りの一部のセラミックグリーンシートには、内部電極パターンは形成しない。
【００７１】
次に、内部電極パターンが形成されていない外層用セラミックグリーンシートを所定枚数積層し、その上に内部電極パターンが形成されたセラミックグリーンシートを順次積層し、その上に内部電極パターンが形成されていない外層用セラミックグリーンシートを所定枚数積層し、マザー積層体を作製する。
【００７２】
次に、マザー積層体を静水圧プレス等の手段により積層方向にプレスする。
【００７３】
次に、マザー積層体を所定のサイズにカットし、未焼成の積層体１’を得る。続けて、未焼成の積層体１’にバレル研磨等を行い、未焼成の積層体１’の角部や稜部に丸みをつけても良い。
【００７４】
次に、未焼成の積層体１’を焼成する。焼成温度は、誘電体セラミックや内部電極の材料により異なるが、９００〜１３００℃程度が好ましい。この結果、複数の誘電体セラミック層３ａ〜３ｉと、複数の内部電極４ａ〜４ｈが積層された、直方体形状からなる積層体１が作製される。
【００７５】
次に、積層体１の両端面に外部電極用導電性ペーストを塗布し、焼き付け、外部電極２ａ、２ｂの下地層を形成する。焼き付け温度は、７００〜９００℃程度が好ましい。
【００７６】
次に、必要に応じて、外部電極２ａ、２ｂの下地層表面にめっきを施す。たとえば、１層目としてＮｉめっき層を、２層目としてＳｎめっき層を、電解めっきにより形成する。以上により、本実施形態にかかる積層セラミックコンデンサ１００が完成する。
【００７７】
次に、積層セラミックコンデンサ１００の望ましい実装構造例を、図８（Ａ）、（Ｂ）に示す。ただし、図８（Ａ）、（Ｂ）は、いずれも断面図であり、図８（Ｂ）は図８（Ａ）のＲ-Ｒ部分を示している。
【００７８】
当該実装構造では、基板５０が使用される。基板５０の表面には、ランド電極５１ａ、５１ｂが形成されている。積層セラミックコンデンサ１００の外部電極２ａがランド電極５１ａに、外部電極２ｂがランド電極５１ｂに、それぞれ、はんだ５２により接合されている。
【００７９】
当該実装構造においては、積層セラミックコンデンサ１００の内部電極４ａ〜４ｈの法線方向と、基板５０の法線方向とが垂直になっている。
【００８０】
なお、当該実装構造は、図１に示した積層セラミックコンデンサ１００の積層体１の側面１ｃまたは１ｄが、基板５０に対向しているということもできる。
【００８１】
当該実装構造においては、内部電極４ａ〜４ｈが、基板５０に対して垂直になるため、１層の誘電体セラミック層と、その誘電体セラミック層を挟持する２枚の内部電極とで構成される各素子の電流分布が均一になり、高周波領域におけるＱ値が向上する。たとえば、誘電体セラミック層３ｃと内部電極４ｂ、４ｃとで構成される素子と、誘電体セラミック層３ｇと内部電極４ｆ、４ｇとで構成される素子とは、積層体１内で積層方向に離れた位置に形成されているが、両者の電流分布が均一になり、高周波領域におけるＱ値が向上する。
【００８２】
なお、当該実装構造においては、はんだ５２が形成するフィレットの最高部Ｆｈが、厚み方向において内部電極４ａ〜４ｈと重なっていることが好ましい。フィレットの最高部Ｆｈが内部電極４ａ〜４ｈと重なることにより、Ｑ値をより高くすることができるからである。
【００８３】
次に、積層セラミックコンデンサ１００が収納された、望ましいテーピング電子部品連の例を、図９（Ａ）、（Ｂ）に示す。ただし、図９（Ａ）は平面図、図９（Ｂ）は断面図であり、図９（Ｂ）は図９（Ａ）のＳ-Ｓ部分を示している。当該テーピング電子部品連では、キャリアテープ６０とカバーテープ６１とが使用される。
【００８４】
キャリアテープ６０は、樹脂または紙からなり、長尺状であり、長手方向に沿って、相互に間隔を開けて複数の凹部６０ａが形成されている。
【００８５】
また、カバーテープ６１も、樹脂または紙からなり、長尺状である。
【００８６】
キャリアテープ６０の各凹部６０ａに、積層セラミックコンデンサ１００を収容したうえで、カバーテープ６１によりキャリアテープ６０の凹部６０ａが封止されている。当該テーピング電子部品連においては、積層セラミックコンデンサ１００の内部電極４ａ〜４ｈの法線方向と、キャリアテープ６０の凹部６０ａの底面の法線方向とが垂直になっている。
【００８７】
なお、当該テーピング電子部品連は、図１に示した積層セラミックコンデンサ１００の積層体１の側面１ｃまたは１ｄが、キャリアテープ６０の凹部６０ａの底面に対向するように配置されているということもできる。
【００８８】
当該テーピング電子部品連においては、キャリアテープ６０からカバーテープ６１を剥がすと、凹部６０ａの開口部分に、積層セラミックコンデンサ１００の積層体１の側面１ｃまたは１ｄが位置している。この側面１ｃ、１ｄを、たとえば真空吸着による実装機で吸着して、基板に実装すれば、図８（Ａ）、（Ｂ）に示した、積層セラミックコンデンサ１００の望ましい実装構造を容易に実現することができる。
【００８９】
［第２実施形態］
図１０に、本発明の第２実施形態にかかる積層セラミックコンデンサ２００を示す。ただし、図１０は積層セラミックコンデンサ２００の断面図である。
【００９０】
図１〜４に示した第１実施形態にかかる積層セラミックコンデンサ１００では、隣接する２枚の内部電極４ａ、４ｂを一方の外部電極２ａに、隣接する２枚の内部電極４ｃ、４ｄを他方の外部電極２ｂに、さらに、隣接する２枚の内部電極４ｅ、４ｆを一方の外部電極２ａに、隣接する２枚の内部電極４ｇ、４ｈを他方の外部電極２ｂにというように、内部電極４ａ〜４ｈを２枚ずつ組にして外部電極２ａ、２ｂに接続しているが、積層セラミックコンデンサ２００では、内部電極１４ａ〜１４ｈを、１枚ずつ交互に外部電極２ａ、２ｂに接続するように変更した。また、内部電極１４ａ〜１４ｈの外部電極２ａ、２ｂへの接続方法の変更により、補助電極１５ａ〜１５ｈの形成位置も変更した。
【００９１】
積層セラミックコンデンサ２００の他の構成は、積層セラミックコンデンサ１００と同じである。
【００９２】
なお、図１０に示す積層セラミックコンデンサ２００では、誘電体セラミック層３ａ〜３ｉの層数を９層、内部電極１４ａ〜１４ｈの枚数を８枚に示しているが、誘電体セラミック層３ａ〜３ｉの層数や内部電極１４ａ〜１４ｈの枚数は任意であり、積層セラミックコンデンサ２００の所望される容量に合わせて増減させることができる。
【００９３】
このように、本発明の積層セラミックコンデンサは、内部電極１４ａ〜１４ｈを、１枚ずつ交互に外部電極２ａ、２ｂに接続するように構成することもできる。
【００９４】
以上、第１実施形態にかかる積層セラミックコンデンサ１００の構造、製造方法の一例、実装構造の一例、積層セラミックコンデンサ１００を収容したテーピング電子部品連の一例、第２実施形態にかかる積層セラミックコンデンサ２００の構造について説明した。しかしながら、本発明が上述した内容に限定されることはなく、発明の趣旨に沿って、種々の変更をなすことができる。また、各実施形態から構成要素を抜き出し、それらを組合せて実施することもできる。
【００９５】
たとえば、積層セラミックコンデンサ１００、２００において、補助電極５ａ〜５ｈ、１５ａ〜１５ｈは必須のものではなく、これらを省略して構成することもできる。
【００９６】
また、積層体１を構成するセラミック層の層数や内部電極の枚数も任意であり、積層セラミックコンデンサ１００、２００の所望される容量に合わせて増減させることができる。
【００９７】
さらに、外部電極２ａ、２ｂの構造および層数も任意であり、上述した内容には限定されない。
【００９８】
［実験例］
本発明の有効性を確認するために、以下の実験シミュレーションを行った。
【００９９】
まず、実施例として、上述した第１実施形態にかかる積層セラミックコンデンサ１００の構造で、０．７ｐＦ、１．０ｐＦ、１．５ｐＦ、２．０ｐＦ、３．０ｐＦの積層セラミックコンデンサを構成した。
【０１００】
実施例において、積層体１は、長さＬを０．４ｍｍ、幅Ｗを０．３ｍｍ、厚みＴを０．２ｍｍとした。
【０１０１】
また、実施例において、内部電極１４ａ〜１４ｈの幅ＷＥは、積層体１の幅Ｗの６８％、約０．２ｍｍとした。内部電極１４ａ〜１４ｈの厚みＴＥは、１．５μｍとした。ただし、内部電極１４ａ〜１４ｈの枚数については、要求される容量値に合わせて増減させた。
【０１０２】
一方、比較例においては、積層体の、長さＬを０．４ｍｍ、幅Ｗを０．２ｍｍ、厚みＴを０．２ｍｍとした。
【０１０３】
また、比較例において、内部電極の幅ＷＥは、積層体の幅Ｗの４５％、約０．０９ｍｍとした。内部電極の厚みＴＥは、１．５μｍとした。ただし、内部電極の枚数については、要求される容量値に合わせて増減させた。
【０１０４】
図１１に、実施例および比較例それぞれについて、１ＧＨｚにおけるＱ値のシミュレーション結果を示す。実施例は、比較例に対して、明らかに高いＱ値を示しており、本発明の有効性が確認できた。
【符号の説明】
【０１０５】
１、１１・・・積層体
１ａ、１ｂ・・・端面
１ｃ、１ｄ・・・側面
１ｅ、１ｆ・・・主面
Ｌ・・・積層体の長さ
Ｔ・・・積層体の厚み
Ｗ・・・積層体の幅
２ａ、２ｂ・・・外部電極
ＷＥ・・・外部電極の幅
Ｌｇ・・・長さギャップ
Ｗｇ・・・幅ギャップ
３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ・・・誘電体セラミック層
４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、４ｇ、４ｈ、１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ、１４ｇ、１４ｈ・・・内部電極
５ａ、５ｂ、５ｃ、５ｄ、５ｅ、５ｆ、５ｇ、５ｈ、１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１５ｆ、１５ｇ、１５ｈ・・・補助電極
５０・・・基板
５１ａ、５１ｂ・・・ランド電極
５２・・・はんだ
６０・・・キャリアテープ
６０ａ・・・凹部
６１・・・カバーテープ
１００、２００・・・積層セラミックコンデンサ 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016146469.tif 000009
【図８】
2016146469.tif 000010
【図９】
2016146469.tif 000011
【図１０】
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【図１１】
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