(57)【要約】【課題】Ｇａ２Ｏ３層上に成膜されたＡｌ２Ｏ３膜を有する、ヒステリシス特性を有しない半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法を提供する。【解決手段】一実施の形態として、Ｇａ２Ｏ３単結晶からなり、主面の面方位が（−２０１）であるＧａ２Ｏ３層１１と、Ｇａ２Ｏ３層１１上に形成された、非晶質のＡｌ２Ｏ３を主成分とする層のみからなるＡｌ２Ｏ３膜１２と、を有する、ヒステリシス特性を有しない半導体積層構造体１０を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｇａ２Ｏ３単結晶からなり、主面の面方位が（−２０１）であるＧａ２Ｏ３層と、
前記Ｇａ２Ｏ３層上に形成された、非晶質のＡｌ２Ｏ３を主成分とする層のみからなるＡｌ２Ｏ３膜と、
を有する、
ヒステリシス特性を有しない半導体積層構造体。
【請求項２】
前記Ａｌ２Ｏ３膜上に電極を有し、
前記Ａｌ２Ｏ３膜を介して電界効果を及ぼす、
請求項１に記載の半導体積層構造体を含む、半導体素子。
【請求項３】
Ｇａ２Ｏ３単結晶からなり、主面の面方位が（−２０１）であるＧａ２Ｏ３層の表面上に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、非晶質のＡｌ２Ｏ３を主成分とする層のみからなるＡｌ２Ｏ３膜を２５０℃以下の成長温度で形成する工程を含む、
半導体積層構造体の製造方法。
【請求項４】
前記Ａｌ２Ｏ３膜上に電極を形成する工程を含む、
請求項３に記載の半導体積層構造体の製造方法を含む、前記Ａｌ２Ｏ３膜を介して電界効果を及ぼす半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体素子として、主面の面方位が（０１０）であるＧａ２Ｏ３基板上に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ（ALD：Atomic Layer Deposition）法により２５０℃の成長温度で形成されたＡｌ２Ｏ３からなるゲート絶縁膜を有する、トランジスタが知られている（例えば、非特許文献１、２参照）。
【０００３】
また、他の従来の半導体素子として、主面の面方位が（−２０１）であるＧａ２Ｏ３層上に形成されたＡｌ２Ｏ３からなる酸化物絶縁膜を有する半導体素子が知られている（例えば、特許文献１）。
【０００４】
特許文献１には、Ａｌ２Ｏ３からなる酸化物絶縁膜が、結晶質層と非晶質層を有し、結晶質層が酸化物絶縁膜とＧａ２Ｏ３基板との界面の界面準位を低減することが開示されている。
【０００５】
また、他の従来の半導体素子として、主面の面方位が（−２０１）であるＧａ２Ｏ３層上に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により形成された非晶質のＡｌ２Ｏ３のみからなる酸化物絶縁膜を有する半導体素子が知られている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１５―２３４３号公報
【特許文献２】特開２０１５―２２９３号公報
【非特許文献】
【０００７】
【非特許文献１】Masataka Higashiwaki, et al., “Depletion-mode Ga2O3metal-oxide-semiconductor field-effect transistors on β-Ga2O3(010) substrates and temperature dependence of their device characteristics,” Applied Physics Letters 103, 123511 (2013)
【非特許文献２】Masataka Higashiwaki, et al., “Depletion-mode Ga2O3MOSFETs on β-Ga2O3 (010) substrates with Si-ion-implanted channel and contacts,” Technical Digest - International Electron Devices Meeting 28.7.1 (2013)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一般に、電界効果型の半導体素子が安定して動作するためには、その半導体素子を構成する、絶縁膜を含む積層構造体が、ヒステリシス特性を有しないことが求められる。
【０００９】
Ｇａ２Ｏ３層上に成膜されたＡｌ２Ｏ３膜を有し、Ａｌ２Ｏ３膜を介して電界効果を及ぼす半導体素子において、ヒステリシス特性を低減するためには、特許文献２に開示された半導体素子のように、Ａｌ２Ｏ３膜が非晶質のＡｌ２Ｏ３のみからなることが求められる。
【００１０】
しかしながら、Ａｌ２Ｏ３膜が非晶質のＡｌ２Ｏ３のみからなることは、ヒステリシス特性を低減するための条件の一つに過ぎず、半導体素子がヒステリシス特性を有しないことを意味するものではない。特許文献２には、半導体素子がヒステリシス特性を有しないことは開示されておらず、また、Ａｌ２Ｏ３膜のＡＬＤ法による成膜条件についても、酸素プラズマを酸化剤に用いることが開示されているのみである。
【００１１】
本発明の目的は、Ｇａ２Ｏ３層上に成膜されたＡｌ２Ｏ３膜を有する、ヒステリシス特性を有しない半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様は、上記目的を達成するために、以下の［１］の半導体積層構造体、［２］の半導体素子、［３］の半導体積層構造体の製造方法、又は［４］の半導体素子の製造方法を提供する。
【００１３】
［１］Ｇａ２Ｏ３単結晶からなり、主面の面方位が（−２０１）であるＧａ２Ｏ３層と、前記Ｇａ２Ｏ３層上に形成された、非晶質のＡｌ２Ｏ３を主成分とする層のみからなるＡｌ２Ｏ３膜と、を有する、ヒステリシス特性を有しない半導体積層構造体。
【００１４】
［２］前記Ａｌ２Ｏ３膜上に電極を有し、前記Ａｌ２Ｏ３膜を介して電界効果を及ぼす、上記［１］に記載の半導体積層構造体を含む、半導体素子。
【００１５】
［３］Ｇａ２Ｏ３単結晶からなり、主面の面方位が（−２０１）であるＧａ２Ｏ３層の表面上に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、非晶質のＡｌ２Ｏ３を主成分とする層のみからなるＡｌ２Ｏ３膜を２５０℃以下の成長温度で形成する工程を含む、半導体積層構造体の製造方法。
【００１６】
［４］前記Ａｌ２Ｏ３膜上に電極を形成する工程を含む、上記［３］に記載の半導体積層構造体の製造方法を含む、前記Ａｌ２Ｏ３膜を介して電界効果を及ぼす半導体素子の製造方法。
【発明の効果】
【００１７】
本発明によれば、Ｇａ２Ｏ３層上に成膜されたＡｌ２Ｏ３膜を有する、ヒステリシス特性を有しない半導体積層構造体及びその製造方法、並びに半導体素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１の実施の形態に係る半導体積層構造体の垂直断面図である。
【図２】図２は、第２の実施の形態に係るキャパシタの垂直断面図である。
【図３】図３（ａ）、（ｂ）は、それぞれ、実施例に係る半導体積層構造体試料と、比較例に係る半導体積層構造体試料の垂直断面のＴＥＭ（Transmission Electron Microscope）観察像である。
【図４】図４（ａ）、（ｂ）は、それぞれ、実施例に係るキャパシタ試料と、比較例に係るキャパシタ試料のアノード電圧を往復スイープしたときの容量特性を示すグラフである。
【発明を実施するための形態】
【００１９】
本発明は、Ｇａ２Ｏ３単結晶からなり、主面の面方位が（−２０１）であるＧａ２Ｏ３層と、Ｇａ２Ｏ３層上に酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により形成された、非晶質のＡｌ２Ｏ３を主成分とする層のみからなるＡｌ２Ｏ３膜とを有する、ヒステリシス特性を有しない半導体積層構造体、及びそれを含む半導体素子に関するものである。
【００２０】
本発明者らは、鋭意研究の結果、Ｇａ２Ｏ３層の主面の面方位により、Ａｌ２Ｏ３膜中に結晶質層が形成されるか否かを制御できること、さらには、非晶質のＡｌ２Ｏ３を主成分とする層のみからなるＡｌ２Ｏ３膜を特定の成膜条件下で形成することにより、半導体積層構造体のヒステリシス特性を除去できることを新規に見出し、本発明に至った。
【００２１】
以下、本発明の実施の形態について、詳細に説明する。
【００２２】
〔第１の実施の形態〕
図１は、第１の実施の形態に係る半導体積層構造体１０の垂直断面図である。半導体積層構造体１０は、Ｇａ２Ｏ３層１１と、Ｇａ２Ｏ３層１１上に形成されたＡｌ２Ｏ３膜１２を有する。
【００２３】
Ｇａ２Ｏ３層１１は、Ｇａ２Ｏ３単結晶からなり、主面の面方位が（−２０１）の板状又は膜状の部材である。Ｇａ２Ｏ３層１１は、Ｓｉ、Ｓｎ等のドーパントを含んでもよい。
【００２４】
図１に示される例では、Ｇａ２Ｏ３層１１はＧａ２Ｏ３基板である。しかしながら、Ｇａ２Ｏ３層１１の形態は基板に限られず、例えば、他の基板上に成長したＧａ２Ｏ３膜であってもよい。
【００２５】
Ａｌ２Ｏ３膜１２は、非晶質のＡｌ２Ｏ３を主成分とする層のみからなり、結晶質の層を含まない。
【００２６】
非晶質のＡｌ２Ｏ３を主成分とする層のみからなるＡｌ２Ｏ３膜１２は、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法によって、主面の面方位が（−２０１）であるＧａ２Ｏ３層１１上にＡｌ２Ｏ３を堆積させることにより形成される。
【００２７】
半導体積層構造体１０は、Ｇａ２Ｏ３層１１と、その上に形成された非晶質のＡｌ２Ｏ３を主成分とする層のみからなるＡｌ２Ｏ３膜１２から構成され、ヒステリシス特性を有しない。
【００２８】
Ａｌ２Ｏ３膜１２の結晶化を防ぎ、かつＧａ２Ｏ３層１１とＡｌ２Ｏ３膜１２の界面の界面準位密度を低減してヒステリシス特性を抑制するためには、Ａｌ２Ｏ３膜１２の成長温度は、２５０℃以下であることが求められる。
【００２９】
〔第２の実施の形態〕
第２の実施の形態は、第１の実施の形態に係る半導体積層構造体１０を含む半導体素子の一例としての、ＭＯＳ（Metal Oxide Semiconductor）キャパシタについての形態である。
【００３０】
図２は、第２の実施の形態に係るキャパシタ２０の垂直断面図である。キャパシタ２０は、半導体積層構造体１０と、半導体積層構造体１０のＧａ２Ｏ３層１１の裏面（Ａｌ２Ｏ３膜１２の反対側の面）上に形成されたカソード電極２１と、半導体積層構造体１０のＡｌ２Ｏ３膜１２の表面（Ｇａ２Ｏ３層１１の反対側の面）上に形成されたアノード電極２２を有する。
【００３１】
キャパシタ２０のＧａ２Ｏ３層１１は、例えば、Ｓｉ等のドーパントを含むＧａ２Ｏ３基板である。
【００３２】
カソード電極２１は、例えば、Ｔｉ／Ａｕの積層構造を有する、Ｇａ２Ｏ３層１１の裏面の全面に形成される電極である。
【００３３】
アノード電極２２は、例えば、Ａｕからなる円形電極である。
【００３４】
キャパシタ２０は、ヒステリシス特性を有しない半導体積層構造体１０を用いて作製されているため、動作の安定性が高い。
【００３５】
（実施の形態の効果）
上記第１、２の実施の形態によれば、ヒステリシス特性を有しない半導体積層構造体を得ることができ、その半導体積層構造体を用いて、動作特性に優れた半導体素子を製造することができる。
【実施例１】
【００３６】
実施例として、第１の実施の形態に係る半導体積層構造体１０の一形態である半導体積層構造体（以下、試料Ａ１と呼ぶ）を作製し、その垂直断面のＴＥＭによる観察を行った。
【００３７】
また、比較例として、Ｇａ２Ｏ３層の主面の面方位が（−２０１）と異なる半導体積層構造体（以下、試料Ｂ１と呼ぶ）を作製し、その垂直断面のＴＥＭによる観察を行った。
【００３８】
（試料Ａ１の作製）
まず、Ｇａ２Ｏ３層１１として、（−２０１）面を主面とするＧａ２Ｏ３基板を用意し、裏面にＢＣｌ３ＲＩＥ（Reactive Ion Etching）処理を施した。
【００３９】
次に、Ａｌ２Ｏ３膜１２として、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、厚さ２０ｎｍのＡｌ２Ｏ３膜を２５０℃でＧａ２Ｏ３層１１上に成膜し、試料Ａ１を得た。具体的には、Ａｌの有機金属を原子層レベルの厚さで一層堆積させた後、酸化剤によりＡｌを酸化し、Ａｌ２Ｏ３の薄膜を形成する。これを２１６サイクル繰り返すことにより、厚さ２０ｎｍのＡｌ２Ｏ３膜を得た。
【００４０】
（試料Ｂ１の作製）
まず、比較例に係るＧａ２Ｏ３層５１として、（０１０）を主面とするＧａ２Ｏ３基板を用意し、裏面から深さ１５０ｎｍ、濃度５×１０１９ｃｍ−３の条件でＳｉをイオン注入した後、有機洗浄を施し、さらに、温度９５０℃、時間３０ｍｉｎの条件で活性化アニールを施した。
【００４１】
次に、比較例に係るＡｌ２Ｏ３膜５２として、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、試料Ａ１のＡｌ２Ｏ３膜１２と同様に、厚さ２０ｎｍのＡｌ２Ｏ３膜を２５０℃でＧａ２Ｏ３層５１上に成膜し、試料Ｂ１を得た。
【００４２】
（断面の観察）
図３（ａ）、（ｂ）は、それぞれ、実施例に係る試料Ａ１と、比較例に係る試料Ｂ１の垂直断面のＴＥＭ観察像である。
【００４３】
図３（ａ）は、試料Ａ１のＡｌ２Ｏ３膜１２が、非晶質のＡｌ２Ｏ３を主成分とする層のみからなることを示している。
【００４４】
一方、図３（ｂ）は、試料Ｂ１のＡｌ２Ｏ３膜５２に、Ｇａ２Ｏ３層５１に接する結晶質層５２ａと、その上の非晶質層５２ｂが含まれることを示している。
【００４５】
試料Ｂ１のＡｌ２Ｏ３膜５２は、試料Ａ１のＡｌ２Ｏ３膜１２と同様に、酸素プラズマを酸化剤に用いたプラズマＡＬＤ法により、２５０℃で成膜されたものである。このことは、下地となるＧａ２Ｏ３層の主面の面方位により、結晶質層が形成されるか否かが決定されることを示している。
【００４６】
なお、試料Ａ１のＡｌ２Ｏ３膜１２上の層１３は、Ａｕ膜である。また、試料Ｂ１のＡｌ２Ｏ３膜５２上の層５３は、カーボン系材料からなる保護膜である。
【実施例２】
【００４７】
実施例として、上記の試料Ａ１を用いて第２の実施の形態に係るキャパシタ２０に相当するキャパシタ（以下、試料Ａ２と呼ぶ）を作製し、そのヒステリシス特性を調べた。
【００４８】
また、比較例として、上記の試料Ｂ１を用いてキャパシタ（以下、試料Ｂ２と呼ぶ）を作製し、そのヒステリシス特性を調べた。
【００４９】
（試料Ａ２の作製）
まず、試料Ａ１のＧａ２Ｏ３層１１の裏面に厚さ２０ｎｍのＴｉ膜と厚さ２３０ｎｍのＡｕ膜を蒸着により積層することにより、カソード電極２１に相当するカソード電極を形成した。
【００５０】
次に、試料Ａ１のＡｌ２Ｏ３膜１２の表面に蒸着した厚さ２５０ｎｍのＡｕ膜を、リフトオフによって直径２００μｍの円形に残すことにより、アノード電極２２に相当するアノード電極を形成した。これにより、試料Ａ２を得た。
【００５１】
（試料Ｂ２の作製）
試料Ｂ１に、試料Ａ２と同様の条件でカソード電極及びアノード電極を形成し、試料Ｂ２を得た。
【００５２】
（ヒステリシス特性の評価）
図４（ａ）、（ｂ）は、それぞれ、実施例に係る試料Ａ２と、比較例に係る試料Ｂ２のアノード電圧を往復スイープしたときの容量特性を示すグラフである。
【００５３】
図４（ａ）は、試料Ａ２がヒステリシス特性を有しないことを示している。一方、図４（ｂ）は、試料Ｂ２がヒステリシス特性を有することを示している。
【００５４】
試料Ｂ２のヒステリシス特性は、結晶質層５２ａと非晶質層５２ｂとの界面に捕獲される電荷に起因していると考えられる。
【００５５】
試料Ａ２のＡｌ２Ｏ３膜１２は、非晶質層のみから構成され、結晶質層を有しないために、電荷捕獲サイトの形成が抑制され、試料Ａ２のヒステリシス特性が抑制されているものと考えられる。
【００５６】
以上、本発明の実施の形態及び実施例を説明したが、本発明は、上記実施の形態及び実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００５７】
例えば、第２の実施の形態において、第１の実施の形態に係る半導体積層構造体１０を含む半導体素子の一例として、キャパシタ２０を挙げたが、半導体積層構造体１０を含む半導体素子はこれに限られず、ＭＯＳＦＥＴ等、Ａｌ２Ｏ３膜１２を介した電界効果によってチャネル領域の導電性が制御される素子であればよい。
【００５８】
また、上記に記載した実施の形態及び実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態及び実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【００５９】
１０…半導体積層構造体、  １１…Ｇａ２Ｏ３層、  １２…Ａｌ２Ｏ３膜、  ２０…キャパシタ
【図１】
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【図２】
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【図４】
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【図３】
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