(57)【要約】【課題】読み出し動作の信頼性を向上出来る半導体記憶装置及びメモリシステムを提供すること。【解決手段】実施形態に係る半導体記憶装置は、第１のワード線ＷＬに共通接続された第１乃至第３のメモリセルトランジスタＭＴが、それぞれ第１乃至第３のビット線ＢＬを介して第１乃至第３のセンスアンプユニットＳＡＵに接続される。隣り合う第１と第２のメモリセルトランジスタＭＴに接続される第１及び第２のセンスアンプユニットＳＡＵは、第１の信号線ＩＯに共通に接続され、異なるサイクルでデータの入出力を行い、第３のセンスアンプユニットＳＡＵは、第２の信号線ＩＯに接続され、第１のセンスアンプユニットと同じサイクルでデータの入出力を行う。【選択図】図１０
2016162466.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上方に隣り合って配置された第１及び第２のメモリセルトランジスタと、
半導体基板上方に設けられた第３のメモリセルトランジスタと、
前記第１乃至第３のメモリセルトランジスタにそれぞれ接続された第１乃至第３のビット線と、
前記第１乃至第３のメモリセルトランジスタに共通に接続された第１のワード線と、
前記第１乃至第３のビット線にそれぞれ接続された第１乃至第３のセンスアンプユニットと、
前記第１及び第２のセンスアンプユニットに共通に接続され、外部とデータの入出力を行う第１の信号線と、
前記第３のセンスアンプユニットに接続され、前記外部と前記データの入出力を行う第２の信号線と
を具備し、前記第１及び第２のセンスアンプユニットは、前記第１の信号線を用いて異なるサイクルで前記データの入出力を行い、
前記第３のセンスアンプユニットは、前記第２の信号線を用いて前記第１のセンスアンプユニットと同じサイクルで前記データの入出力を行う
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２のメモリセルトランジスタは、前記第１のメモリセルトランジスタの上方に位置し、前記第３のメモリセルトランジスタは、前記第１のメモリセルトランジスタと同じレイヤに位置することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１のメモリセルトランジスタの上方に位置する第４のメモリセルトランジスタと、
前記第２のメモリセルトランジスタの上方に位置する第５のメモリセルトランジスタと、
前記第３のメモリセルトランジスタの上方に位置する第６のメモリセルトランジスタと、
前記第４乃至第６のメモリセルトランジスタに共通に接続された第２のワード線と
を更に具備し、
前記第４乃至第６のメモリセルトランジスタは、前記第１乃至第３のメモリセルトランジスタとそれぞれ直列に接続され、
前記第１及び第４のメモリセルトランジスタは、前記第１のビット線に接続され、
前記第２及び第５のメモリセルトランジスタは、前記第２のビット線に接続され、
前記第３及び第６のメモリセルトランジスタは、前記第３のビット線に接続され、
前記第２のワード線は前記１のワード線の上方に位置する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１及び第２のメモリセルトランジスタは、互いにゲートサイズが異なることを特徴とする請求項１乃至３いずれか一項記載の半導体記憶装置。
【請求項５】
メモリセルトランジスタと、該メモリセルトランジスタに接続されたワード線とを有し、複数のデータ領域を含むページ単位でデータを読み出す半導体記憶装置と、
前記データ領域単位で誤り訂正を行うコントローラと
を具備し、前記コントローラは、いずれかの前記データ領域につき前記誤り訂正に失敗した際、前記半導体記憶装置に、前記ページの再読み出し命令と、読み出し対象となる前記メモリセルトランジスタが接続された前記ワード線に印加する電圧のシフト量を示す第１情報と、前記誤り訂正に失敗した前記データ領域を指定する第２情報を送信する
ことを特徴とするメモリシステム。
【請求項６】
前記半導体記憶装置は、
半導体基板上方に隣り合って配置された第１及び第２のメモリセルトランジスタと、
半導体基板上方に設けられた第３のメモリセルトランジスタと、
前記第１乃至第３のメモリセルトランジスタにそれぞれ接続された第１乃至第３のビット線と、
前記第１乃至第３のメモリセルトランジスタに共通に接続された第１のワード線と、
前記第１乃至第３のビット線にそれぞれ接続された第１乃至第３のセンスアンプユニットと、
前記第１及び第２のセンスアンプユニットに共通に接続され、外部と前記データの入出力を行う第１の信号線と、
前記第３のセンスアンプユニットに接続され、前記外部と前記データの入出力を行う第２の信号線と
を更に具備し、前記第１及び第２のセンスアンプユニットは、前記第１の信号線を用いて異なるサイクルで前記データの入出力を行い、
前記第３のセンスアンプユニットは、前記第２の信号線を用いて前記第１のセンスアンプユニットと同じサイクルで前記データの入出力を行う
ことを特徴とする請求項５記載のメモリシステム。
【請求項７】
前記ページは、第１及び第２のデータ領域を有し、
前記第１及び第３のセンスアンプユニットは、前記第１のデータ領域に属するデータを保持し、
前記第２のセンスアンプユニットは、前記第２のデータ領域に属するデータを保持する
ことを特徴とする請求項６記載のメモリシステム。
【請求項８】
前記コントローラは、前記ページの再読み出しのリトライ回数に応じて、前記ワード線の電圧を変更する前記電圧のシフト量を管理する情報を保持することを特徴とする請求項５記載のメモリシステム。
【請求項９】
前記コントローラは、前記再読み出し命令を発行した際、前記第２情報によって指定された領域のデータを前記半導体記憶装置から読み出し、指定されていない領域のデータは読み出さないことを特徴とする請求項５記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置及びメモリシステムに関する。
【背景技術】
【０００２】
メモリセルトランジスタが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−２５５４９５号公報
【特許文献２】特開２００３−６７２６０号公報
【特許文献３】特開２０１４−６９５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
読み出し動作の信頼性を向上出来る半導体記憶装置及びメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１乃至第３のメモリセルトランジスタと、第１乃至第３のビット線と、第１のワード線と、第１乃至第３のセンスアンプユニットと、第１及び第２の信号線とを備える。第１及び第２のメモリセルトランジスタは、半導体基板上方に隣り合って配置される。第３のメモリセルトランジスタは、半導体基板上方に設けられる。第１乃至第３のメモリセルトランジスタは第１乃至第３のビット線にそれぞれ接続され、第１のワード線に共通に接続される。第１乃至第３のビット線は、第１乃至第３のセンスアンプユニットにそれぞれ接続される。第１及び第２のセンスアンプユニットは、外部とデータの入出力を行う第１の信号線に共通に接続される。第３のセンスアンプユニットは、外部とデータの入出力を行う第２の信号線に接続される。第１及び第２のセンスアンプユニットは、第１の信号線を用いて異なるサイクルでデータの入出力を行い、第３のセンスアンプユニットは、第２の信号線を用いて第１のセンスアンプユニットと同じサイクルでデータの入出力を行う。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係るメモリシステムのブロック図である。
【図２】図２は、第１実施形態に係るメモリシステムの備えるＥＣＣ回路のブロック図である。
【図３】図３は、第１実施形態に係る半導体記憶装置のブロック図である。
【図４】図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図５】図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。
【図６】図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図７】図７は、図６における７−７線に沿った断面図である。
【図８】図８は、図６における８−８線に沿った断面図である。
【図９】図９は、図６における９−９線に沿った断面図である。
【図１０】図１０は、第１実施形態に係る半導体記憶装置の備えるカラムデコーダとセンスアンプとの接続を示すブロック図である。
【図１１】図１１は、第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットとビット線との接続を示すブロック図である。
【図１２】図１２は、第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図である。
【図１３】図１３は、第１実施形態に係る半導体記憶装置の備えるメモリセルトランジスタの閾値分布図である。
【図１４】図１４は、第１実施形態に係る半導体記憶装置における１ページの構成を示す模式図である。
【図１５】図１５は、第１実施形態に係る半導体記憶装置のデータ読み出し時におけるＮＡＮＤ型フラッシュメモリの動作を示すフローチャートである。
【図１６】図１６は、第１実施形態に係る半導体記憶装置の備えるＮＡＮＤ型フラッシュメモリからコントローラへのデータの送信順序と、カラムセレクト線、ゾーン、及びセンスアンプユニットとの関係を示すテーブルである。
【図１７】図１７は、第１実施形態に係る半導体記憶装置のデータ読み出し時における配線の電位を示すタイミングチャートである。
【図１８】図１８は、メモリセルトランジスタの閾値変動を示す図である。
【図１９】図１９は、ゾーンと不良ビットの関係を示すテーブルである。
【図２０】図２０は、第２実施形態に係るメモリシステムにおけるシフトテーブルの概念図である。
【図２１】図２１は、第２実施形態に係る半導体記憶装置のシフトリードにおける選択ワード線の電位の変化を示すタイミングチャートである。
【図２２】図２２は、第２実施形態に係る半導体記憶装置の下位ビットのデータ読み出し時における選択ワード線に印加される電圧を示すタイミングチャートである。
【図２３】図２３は、第２実施形態に係る半導体記憶装置の上位ビットのデータ読み出し時における選択ワード線に印加される電圧を示すタイミングチャートである。
【図２４】図２４は、第２実施形態に係るメモリシステムのデータ読み出し時におけるコントローラの動作を示すフローチャートである。
【図２５】図２５は、第２実施形態に係るメモリシステムのノーマルリード時の各種信号のタイミングチャートである。
【図２６】図２６は、第２実施形態に係るメモリシステムのシフトリード時の各種信号のタイミングチャートである。
【図２７】図２７は、第２実施形態に係る半導体記憶装置のゾーン毎の閾値のシフトを示す閾値分布図である。
【図２８】図２８は、第２実施形態に係るメモリシステムのデータ読み出し時におけるコントローラとＮＡＮＤ型フラッシュメモリ間のデータの送受信を示すフロー図である。
【図２９】図２９は、第３実施形態に係るメモリシステムのノーマルリード時のＥＣＣの処理フローを示す図である。
【図３０】図３０は、第３実施形態に係るメモリシステムの１回目のシフトリード時のＥＣＣの処理フローを示す図である。
【図３１】図３１は、第３実施形態に係るメモリシステムの２回目のシフトリード時のＥＣＣの処理フローを示す図である。
【図３２】図３２は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図３３】図３３は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
【図３４】図３４は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図３５】図３５は、第４実施形態に係る半導体記憶装置の備えるカラムデコーダとセンスアンプの接続を示すブロック図である。
【図３６】図３６は、第４実施形態に係る半導体記憶装置の各ゾーンに対応するラッチ回路を示すテーブルである。
【図３７】図３７は、第４実施形態に係る半導体記憶装置の備えるセンスアンプユニットとラッチ回路の回路図である。
【図３８】図３８は、ゾーンと不良ビットの関係を示すテーブルである。
【図３９】図３９は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
【図４０】図４０は、図３９における４０−４０線に沿った断面図である。
【図４１】図４１は、図３９における４１−４１線に沿った断面図である。
【図４２】図４２は、第６実施形態に係る半導体記憶装置のデータの書き込み時におけるＮＡＮＤ型フラッシュメモリの動作を示すフローチャートである。
【図４３】図４３は、第６実施形態に係る半導体記憶装置のデータの書き込み時におけるレイヤ毎のプログラムによる閾値変動とベリファイレベルを示す閾値分布図である。
【図４４】図４４は、第６実施形態に係る半導体記憶装置のデータの書き込み時における選択ワード線の電位を示すタイミングチャートである。
【図４５】図４５は、第６実施形態に係るメモリシステムのデータ読み出し時におけるコントローラとＮＡＮＤ型フラッシュメモリの動作を示すフローチャートである。
【図４６】図４６は、第６実施形態に係る半導体記憶装置のデータ読み出し時におけるセンスアンプユニットでのデータ保持を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係る半導体記憶装置及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成について  
１．１．１  メモリシステムの全体構成について  
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの全体構成について、図１を用いて説明する。
【００１０】
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ２００を備えており、ＮＡＮＤバスによりそれぞれが接続されている。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１１】
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成の詳細は後述する。
【００１２】
ＮＡＮＤバスは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００の間を電気的に接続し、例えば制御信号及びデータ信号の送受信に用いられる。データ信号は、ＮＡＮＤバス上では、例えば８ビットで送受信される。本明細書において、この８ビットのデータ信号を入出力信号Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］と表記する。
【００１３】
コントローラ２００は、外部のホスト機器からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対してデータの読み出し、書き込み、消去等を命令する。また、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。
【００１４】
１．１．２  コントローラの構成について
次にコントローラ２００の構成の詳細について、引き続き図１を用いて説明する。
【００１５】
図示するようにコントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を備えている。これらはコントローラ２００内の内部バスを介して、互いに接続されている。
【００１６】
ホストインターフェイス回路２１０は、図示せぬコントローラバスを介してホスト機器と接続され、ホスト機器との通信を司る。そして、ホスト機器から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器へ転送する。
【００１７】
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送し、また書き込み時にはバッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。
【００１８】
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００１９】
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器から書き込み命令を受信した際には、それに応答して、ＮＡＮＤインターフェイスに基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。
【００２０】
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。
【００２１】
次にＥＣＣ回路２６０の構成について、図２を用いて説明する。図示するようにＥＣＣ回路２６０は、大まかにデータの書き込み時に使用される符号化部２６１と、データの読み出し時に使用される復号化部２６４により構成されている。
【００２２】
符号化部２６１は、ＣＰＵ２３０の指示により、データの書き込みの際、バッファメモリ２４０内に保持された書き込みデータに対応する符号の生成を行う。具体的には、符号化部２６１は、誤り検出符号エンコーダ２６２及び誤り訂正符号エンコーダ２６３を備えている。まず誤り検出符号エンコーダ２６２は、書き込みデータに基づいて誤り検出符号を生成する。次に誤り訂正符号エンコーダ２６３は、書き込みデータ及び誤り検出符号に基づいて誤り訂正符号を生成する。生成された誤り検出符号及び誤り訂正符号は、コントローラ２００の内部バスを介してＮＡＮＤインターフェイス回路２５０に送られる。ＮＡＮＤインターフェイス回路２５０は、ＣＰＵ２３０による書き込み命令及びバッファメモリ２４０内に保持された書き込みデータとともに、生成されたこれらの符号を、ＮＡＮＤ型フラッシュメモリ１００に送信する。
【００２３】
復号化部２６４は、ＣＰＵ２３０の指示により、データの読み出しの際、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータ、誤り検出符号、及び誤り訂正符号に基づいて、データの訂正処理を行う。具体的には、復号化部２６４は、シンドローム計算部２６５、誤り位置多項式演算部２６６、チェンサーチ部（誤り位置計算部）、誤り検出符号デコーダ２６８、及びこれらを制御する復号制御部２６９を備えている。そして、シンドローム計算部２６５、誤り位置多項式演算部２６６、及びチェンサーチ部（誤り位置計算部）は、誤り訂正デコーダとして機能し、データの誤り訂正処理を行う。まずシンドローム計算部２６５は、復号制御部２６９の命令に基づいて、データ、誤り検出符号、及び誤り訂正符号を用いてシンドロームを算出する。次に誤り位置多項式演算部２６６は、算出されたシンドロームに基づいて誤り位置多項式演算を行う。次にチェンサーチ部２６７は、誤り位置多項式演算の結果から、誤り位置を特定し、誤り位置のビットを反転する。その後、誤り検出符号デコーダ２６８は、誤り訂正後のデータと誤り検出符号とを用いて誤り検出処理を実施し、訂正後のデータに誤りがあるか否かを判定する。そして復号制御部２６９は、訂正後のデータと判定結果を、内部バスを介してバッファメモリ２４０に転送する。
【００２４】
１．１．３  半導体記憶装置の構成について  
次にＮＡＮＤ型フラッシュメモリ１００の構成の詳細について説明する。
【００２５】
１．１．３．１  半導体記憶装置の全体構成について  
まず、半導体記憶装置の全体構成について図３を用いて説明する。図示するようにＮＡＮＤ型フラッシュメモリ１００は、大まかにはコア部１１０及び周辺回路１２０を備えている。
【００２６】
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、カラムデコーダ１１４、及びソース線ドライバ１１５を備えている。
【００２７】
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備えている。同一ブロックＢＬＫ内のデータは例えば一括して消去される。なお、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックＢＬＫが一括して消去されても良く、１つのブロックＢＬＫ内の一部の領域が一括して消去されても良い。
【００２８】
また、データの消去については、例えば、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２９】
ブロックＢＬＫの各々は、それぞれがワード線及びビット線に関連付けられたメモリセルトランジスタの集合である複数のメモリユニットＭＵ（ＭＵ０、ＭＵ１、…）を備えている。メモリユニットＭＵの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＳＲ（ＳＲ０、ＳＲ１、ＳＲ２、…）の集合である複数のストリンググループＧＲ（ＧＲ０、ＧＲ１、ＧＲ２、ＧＲ３、…）を備えている。もちろん、メモリセルアレイ１１１内のメモリユニットＭＵ数や、１メモリユニットＭＵ内のストリンググループＧＲ数、１ストリンググループ内のＮＡＮＤストリングＳＲ数は任意である。メモリセルアレイ１１１の詳細については後述する。
【００３０】
ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、メモリユニットＭＵのアドレスや後述するページのアドレスをデコードして、対象となるページに対応するワード線を選択する。そしてロウデコーダ１１２は、選択ワード線及び非選択ワード線に、適切な電圧を印加する。
【００３１】
センスアンプ１１３は、後述する複数のセンスアンプユニットを備える。センスアンプユニットは、ビット線に対応して設けられており、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。また、各センスアンプユニットは、それぞれデータを保持するためのラッチ回路を備えている。
【００３２】
カラムデコーダ１１４は、データの入出力を行う際、対応するセンスアンプユニットのラッチ回路を選択する。カラムデコーダ１１４及びセンスアンプユニットの詳細については後述する。
【００３３】
ソース線ドライバ１１５は、データの読み出し、書き込み、及び消去の際、ソース線に適切な電圧を転送する。
【００３４】
周辺回路１２０は、シーケンサ１２１、チャージポンプ１２２、レジスタ１２３、及びドライバ１２４を備える。
【００３５】
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００３６】
チャージポンプ１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ドライバ１２４に供給する。
【００３７】
ドライバ１２４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及び／またはソース線ドライバ１１５等に供給する。この電圧が、ロウデコーダ１１２、センスアンプ１１３、及び／またはソース線ドライバ１１５等によってメモリセルトランジスタに印加される。
【００３８】
レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。あるいは、レジスタ１２３は、種々のテーブルを保持することも可能である。
【００３９】
１．１．３．２  メモリセルアレイの構成について  
次に、メモリセルアレイ１１１の構成について、図４を用いて説明する。
【００４０】
図示するようにメモリユニットＭＵは、例えば４つのストリンググループＧＲ（ＧＲ０〜ＧＲ３）を備えている。もちろん、ストリンググループＧＲの数は４つに限らず、３つ以下でもあっても良いし、５つ以上であっても良い。なお、メモリユニットＭＵ間で区別する際には、メモリユニットＭＵ０のストリンググループＧＲをそれぞれＧＲ０−０〜ＧＲ３−０と呼び、メモリユニットＭＵ１のストリンググループＧＲをそれぞれＧＲ０−１〜ＧＲ３−１と呼ぶ。
【００４１】
ストリンググループＧＲの各々は、例えば８つのＮＡＮＤストリングＳＲ（ＳＲ０〜ＳＲ７）を備えている。もちろん、ＮＡＮＤストリングＳＲの数は８つに限らず、７つ以下でも９つ以上であっても良い。ＮＡＮＤストリングＳＲの各々は、選択トランジスタＳＴ１及びＳＴ２、並びに４つのメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ３）を備えている。メモリセルトランジスタＭＴの数は４つに限らず、５つ以上であっても良いし、３つ以下であっても良い。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備えるトランジスタを形成し、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。ＭＯＮＯＳ型の場合、隣接するメモリセルトランジスタ間で電荷蓄積層が連続していても良いが、ＦＧ型の場合、電荷蓄積層はメモリセルトランジスタ毎に分離される。以下では一例として、メモリセルトランジスタＭＴがＭＯＮＯＳ型である場合を例に説明する。
【００４２】
ストリンググループＧＲ内において、８つのＮＡＮＤストリングＳＲ０〜ＳＲ７は、半導体基板上方に順次積層されており、ＮＡＮＤストリングＳＲ０が最下層に形成され、ＮＡＮＤストリングＳＲ７が最上層に形成される。そして、同一のストリンググループＧＲに含まれる選択トランジスタＳＴ１及びＳＴ２のゲートは、それぞれ同一のセレクトゲート線ＧＳＬ１及びＧＳＬ２に接続され、同一列に位置するメモリセルトランジスタＭＴの制御ゲートは同一のワード線ＷＬに接続されている。更に、あるストリンググループＧＲ内の８つの選択トランジスタＳＴ１のドレインは、カラム選択トランジスタＣＳＧを介して、互いに異なるビット線ＢＬに接続され、選択トランジスタＳＴ２のソースは同一のソース線ＳＬに接続されている。
【００４３】
具体的には、偶数番目のストリンググループＧＲ０及びＧＲ２の選択トランジスタＳＴ１のドレインは、カラム選択トランジスタＣＳＧ０及びＣＳＧ２のソースにそれぞれ接続され、選択トランジスタＳＴ２のソースは、ソース線ＳＬ０に共通に接続される。一方、奇数番目のストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のドレインは、カラム選択トランジスタＣＳＧ１及びＣＳＧ３のソースにそれぞれ接続され、選択トランジスタＳＴ２のソースは、ソース線ＳＬ１に共通に接続される。
【００４４】
そして、ストリンググループＧＲ０及びＧＲ２の選択トランジスタＳＴ１のゲート、並びにストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ１に共通に接続される。また、ストリンググループＧＲ０及びＧＲ２の選択トランジスタＳＴ２のゲート、並びにストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ２に共通に接続されている。
【００４５】
またストリンググループＧＲ０及びＧＲ２では、メモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、及びＭＴ３の制御ゲートはワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３にそれぞれ接続される。これに対し、ストリンググループＧＲ１及びＧＲ３では、メモリセルトランジスタＭＴ３、ＭＴ２、ＭＴ１、及びＭＴ０の制御ゲートは、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３にそれぞれ接続される。
【００４６】
また、あるメモリユニットＭＵに含まれる４つのストリンググループＧＲ０〜ＧＲ３のＮＡＮＤストリングＳＲ０〜ＳＲ７は互いに同一のビット線ＢＬに接続され、異なるメモリユニットＭＵは互いに異なるビット線ＢＬに接続されている。より具体的には、メモリユニットＭＵ０において、ストリンググループＧＲ０〜ＧＲ３におけるＮＡＮＤストリングＳＲ０〜ＳＲ７の選択トランジスタＳＴ１のドレインはそれぞれ、カラム選択トランジスタＣＳＧ（ＣＳＧ０〜ＣＳＧ３）を介してビット線ＢＬ０〜ＢＬ７に接続されている。カラム選択トランジスタＣＳＧは、例えばメモリセルトランジスタＭＴや選択トランジスタＳＴ１及びＳＴ２等と同様の構成を有しており、各メモリユニットＭＵにおいて、ビット線ＢＬに選択する１つのストリンググループＧＲを選択する。従って、各ストリンググループＧＲに対応付けられたカラム選択トランジスタＣＳＧ０〜ＣＳＧ３のゲートは、それぞれ異なる制御信号線ＳＳＬ０〜ＳＳＬ３によって制御される。
【００４７】
以上説明した構成を有するメモリユニットＭＵが、図４を記載した紙面において上下方向に複数配列される。これらの複数のメモリユニットＭＵは、メモリユニットＭＵ０とワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２を共有する。他方で、ビット線ＢＬはメモリユニット毎に独立しており、例えばメモリユニットＭＵ１に対しては、メモリユニットＭＵ０と異なる８本のビット線ＢＬ８〜ＢＬ１５が対応付けられる。同様にして、メモリユニットＭＵ２にはビット線ＢＬ１６〜ＢＬ２３が対応付けられる。つまり、各メモリユニットＭＵに対応付けられるビット線ＢＬの本数は、１つのストリンググループＧＲに含まれるＮＡＮＤストリングＳＲの総数に対応する。従って、ＮＡＮＤストリングＳＲが８層あれば、１つのメモリユニットＭＵに対応するビット線数も８本であり、その他の数の場合も同様である。また、制御信号線ＳＳＬ０〜ＳＳＬ３は、メモリユニットＭＵ間で共通にされる。
【００４８】
次にメモリセルアレイ１１１の立体構造、平面構造、及び断面構造について図５〜図９を用いて説明する。
【００４９】
図示するように、半導体基板２０上には絶縁膜２１が形成され、絶縁膜２１上にメモリセルアレイ１１１が形成される。
【００５０】
絶縁膜２１上には、半導体基板２０表面に水平な第２方向に向かって延びる絶縁膜２２（２２−０〜２２−８）及び半導体層２３（２３−０〜２３−７）が交互に積層された積層体２４が第３方向に向かってストライプ状に配置されている。この積層体２４の各々が、図４で説明したストリンググループＧＲに相当し、例えば４つの積層体２４（２４−０〜２４−３）が形成されることで、１つのメモリユニットＭＵが形成されている。そして、半導体層２３−０〜２３−７がＮＡＮＤストリングＳＲ０〜ＳＲ７の電流経路（チャネルが形成される領域）に相当する。以下、半導体層２３−０と２３−１を第１の層、２３−２と２３−３を第２の層、２３−４と２３−５と第３の層、２３−６と２３−７を第４の層と呼ぶ。
【００５１】
積層体２４の上面及び側面には、トンネル絶縁膜２５、電荷蓄積層２６、ブロック絶縁膜２７、及び導電膜２８が順次形成されている（図７参照）。電荷蓄積層２６は例えば絶縁膜により形成される。また導電膜２８は例えば多結晶シリコン膜あるいは金属膜で形成され、ワード線ＷＬまたはセレクトゲート線ＧＳＬ１及びＧＳＬ２として機能する。ワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２は、複数のメモリユニットＭＵ間で、複数の積層体２４を跨ぐようにして形成される。他方で制御信号線ＳＳＬ０〜ＳＳＬ３は、個々の積層体２４毎に独立している。
【００５２】
積層体２４は、その一端部がメモリセルアレイ１１１の端部に引き出されて、引き出された領域においてビット線ＢＬと接続される。すなわち、一例としてメモリユニットＭＵ０に着目すると、偶数番目の積層体２４−０及び２４−２の一端部は、第２方向に沿ってある領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ０〜ＢＣ７が形成される。この領域に形成されたコンタクトプラグＢＣ０は、ストリンググループＧＲ０及びＧＲ２の半導体層２３−０とビット線ＢＬ０とを接続し、半導体層２３−１〜２３−７とは絶縁されている。コンタクトプラグＢＣ１は、ストリンググループＧＲ０及びＧＲ２の半導体層２３−１とビット線ＢＬ１とを接続し、半導体層２３−０及び２３−２〜２３−７とは絶縁されている。同様にコンタクトプラグＢＣ２〜ＢＣ７は、ストリンググループＧＲ０及びＧＲ２のそれぞれ対応する半導体層２３−２〜２３−７と、ビット線ＢＬ２〜ＢＬ７とをそれぞれ接続し、対応していない半導体層２３−０〜２３−７とは絶縁されている。
【００５３】
他方で、奇数番目の積層体２４−１及び２４−３の一端部は、積層体２４−０及び２４−２の一端部と第２方向で対向する領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ０〜ＢＣ７が形成される。この領域に形成されたコンタクトプラグＢＣ０は、ストリンググループＧＲ１及びＧＲ３の半導体層２３−０とビット線ＢＬ０とを接続し、半導体層２３−１〜２３−７とは絶縁されている。コンタクトプラグＢＣ１は、ストリンググループＧＲ２及びＧＲ４の半導体層２３−１とビット線ＢＬ１とを接続し、半導体層２３−０及び２３−２〜２３−７とは絶縁されている。同様にコンタクトプラグＢＣ２〜ＢＣ７は、ストリンググループＧＲ１及びＧＲ３のそれぞれ対応する半導体層２３−２〜２３−７と、ビット線ＢＬ２〜ＢＬ７とをそれぞれ接続し、対応していない半導体層２３−０〜２３−７とは絶縁されている。
【００５４】
上記のように、偶数番目の積層体２４−０及び２４−２（すなわちストリンググループＧＲ０及びＧＲ２）と、奇数番目の積層体２４−１及び２４−３（すなわちストリンググループＧＲ１及びＧＲ３）とは、ＮＡＮＤストリングＳＲの配列が互いに逆になるように配置されている。例えば図６では、偶数番目の積層体２４−０及び２４−２は、図面左側のビット線ＢＬに接続され、制御信号線ＳＳＬ０及びＳＳＬ２が、図面左側に配置される。従って選択トランジスタＳＴ１は、図面左側に位置し、選択トランジスタＳＴ２は、図面右側に位置する。また、メモリセルトランジスタＭＴ０〜ＭＴ３は、図面左側からＭＴ０〜ＭＴ３の順に位置する。これに対して、奇数番目の積層体２４−１及び２４−３は、図面右側のビット線ＢＬに接続され、制御信号線ＳＳＬ１及びＳＳＬ３が、図面右側に配置される。従って選択トランジスタＳＴ１は、図面右側に位置し、選択トランジスタＳＴ２に図面左側に位置する。また、メモリセルトランジスタＭＴ０〜ＭＴ３は、図面右側からＭＴ０〜ＭＴ３の順に位置する。
【００５５】
もちろん、上記の説明はメモリユニットＭＵ０の場合のものであり、例えばメモリユニットＭＵ１の場合には、コンタクトプラグＢＣ８〜ＢＣ１５が形成され、これらが半導体層２３−０〜２３−７をそれぞれビット線ＢＬ８〜ＢＬ１５に接続する。
【００５６】
また、積層体２４の他端上にはコンタクトプラグＳＣが形成される。コンタクトプラグＳＣは、半導体層２３−０〜２３−７をソース線ＳＬに接続する。
【００５７】
上記構成において、ＮＡＮＤストリングＳＲ０〜ＳＲ７に含まれるメモリセルトランジスタＭＴは、その製造過程におけるドライエッチングの特性等により、形状が互いに異なる場合がある。例えば、交互に積層された絶縁膜２２（２２−０〜２２−８）と半導体層２３（２３−０〜２３−７）を一括してエッチングする場合、図７に示すようにエッチング後の形状は上層ほど幅が狭く、また、側面は曲線形状となることがある。このとき、第１方向と第３方向で形成される平面で見た半導体層２３側面の長さ、すなわちメモリセルトランジスタＭＴのゲート長は、半導体層２３−０に形成されるメモリセルトランジスタＭＴが最も短い。そして、半導体層２３−７に形成されるメモリセルトランジスタＭＴが最も長い。つまりゲート長は、上層に位置するメモリセルトランジスタＭＴほど長く、下層に位置するメモリセルトランジスタＭＴほど短くなる。また、第３方向に沿った半導体層２３の幅は、半導体層２３−０が最も広く、半導体層２３−７が最も狭くなる。つまり半導体層２３の幅は、上層に位置するものほど狭く、下層に位置するものほど広くなる。
【００５８】
またワード線ＷＬ（導電膜２８）は、図９に示すように、上方ほど狭い形状となることがある。図示するように第２方向に沿ったワード線ＷＬの幅、すなわち、メモリセルトランジスタＭＴのゲート幅は、半導体層２３−０に形成されるメモリセルトランジスタＭＴが最も広い。そして、半導体層２３−７に形成されるメモリセルトランジスタＭＴが最も狭い。つまり、ゲート幅は、上層に位置するものほど狭く、下層に位置するものほど広くなる。
【００５９】
このように、製造ばらつきによって、各レイヤ（層）のメモリセルトランジスタＭＴは互いに異なる形状を有することがある。この結果、メモリセルトランジスタＭＴの書き込み、読み出し、及び消去特性は、レイヤ毎にばらつく。更に、メモリセルトランジスタＭＴの閾値は、長期間のデータの保持やディスターブ等により変動する場合があるが、このような閾値の変動量もレイヤ毎に異なる。
【００６０】
以下、本実施形態では、上層ほど書き込みが遅く（１回のプログラムによる閾値の変動量が小さく）且つ長期保持等によるメモリセルトランジスタＭＴの閾値の変動量が小さく、下層ほど書き込みが速く且つ長期保持等による変動量が大きい場合を例にして説明する。
【００６１】
なお、図７及び図９の例では被エッチング層が上方ほど細くなる場合を例に挙げて説明したが、ドライエッチングの特性により、例えば、下方ほど細い場合、あるいは中間部が細くなる場合がある。従って、レイヤ間におけるメモリセルトランジスタＭＴの特性のばらつきは一定ではない。しかし、本実施形態は、いずれの場合においても適用可能である。
【００６２】
また、メモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００６３】
１．１．３．３  カラム系回路の構成について
次に、カラム系の回路を構成するセンスアンプ１１３とカラムデコーダ１１４について説明する。
【００６４】
１．１．３．３．１  センスアンプユニットとカラムデコーダの接続について
まず、センスアンプユニットＳＡＵとカラムデコーダ１１４の接続について、図１０を用いて説明する。
【００６５】
図示するようにセンスアンプ１１３は、複数のセンスアンプユニットＳＡＵを備えている。センスアンプユニットＳＡＵは、読み出し動作時には、ビット線ＢＬに読み出されたデータをセンスし、内部に有するラッチ回路に一時的に保持する。またセンスアンプユニットＳＡＵは、書き込み動作時には、外部から与えられた書き込みデータをラッチ回路に一時的に保持し、書き込みデータに応じた電圧をビット線ＢＬに印加する。またセンスアンプユニットＳＡＵは、上記ラッチ回路を複数備え、更に演算回路を備え、演算回路によって、ラッチ回路内のデータに関する種々の演算を実行可能とされている。本実施形態におけるセンスアンプユニットＳＡＵは、ビット線ＢＬの電圧変動をセンスする電圧センス方式を用いており、偶数ビット線ＢＬｅと奇数ビット線ＢＬｏとの２本のビット線ＢＬ毎にセンスアンプユニットＳＡＵが設けられている。本実施形態では、１つのメモリユニットＭＵに８本のビット線ＢＬが対応しており、これら８本のビット線ＢＬが４つのセンスアンプユニットＳＡＵに接続されている。
【００６６】
例えば、ブロックＢＬＫ０のメモリユニットＭＵ０における第１の層（ＮＡＮＤストリングＳＲ０及びＳＲ１）に対応するビット線ＢＬ０及びＢＬ１がセンスアンプユニットＳＡＵ０に接続されている。第２の層（ＮＡＮＤストリングＳＲ２及びＳＲ３）に対応するビット線ＢＬ２及びＢＬ３がセンスアンプユニットＳＡＵ１に接続されている。第３の層（ＮＡＮＤストリングＳＲ４及びＳＲ５）に対応するビット線ＢＬ４及びＢＬ５がセンスアンプユニットＳＡＵ２に接続されている。そして第４の層（ＮＡＮＤストリングＳＲ６及びＳＲ７）に対応するビット線ＢＬ６及びＢＬ７がセンスアンプユニットＳＡＵ３に接続されている。他のメモリユニットＭＵに対するビット線ＢＬとセンスアンプユニットＳＡＵも同様の関係である。
【００６７】
また、１つのメモリユニットＭＵに対応する４つのセンスアンプユニットＳＡＵは、コントローラ２００とデータの入出力を行う信号線ＩＯ（０）〜ＩＯ（７）のいずれかに共通に接続されている。信号線ＩＯ（０）〜ＩＯ（７）は、８ビットの入出力信号Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］にそれぞれ対応する。具体的には、メモリユニットＭＵ０に対応するセンスアンプユニットＳＡＵ０〜ＳＡＵ３は、信号線ＩＯ（０）に共通に接続され、メモリユニットＭＵ１に対応するセンスアンプユニットＳＡＵ４〜ＳＡＵ７は、信号線ＩＯ（１）に共通に接続されている。このようにセンスアンプユニットＳＡＵは、メモリユニット毎に異なる信号線ＩＯに接続されている。従って、８つのメモリユニットＭＵが、信号線ＩＯ（０）〜ＩＯ（７）に対応する１つのグループとなる。図１０の例では、メモリユニットＭＵ０〜ＭＵ７が１つのグループとなり、メモリユニットＭＵ８〜ＭＵ１５が別のグループとなる。
【００６８】
また、カラムデコーダ１１４は、１つのカラムセレクト線ＣＳＬを選択することにより、１つのグループにおいて、信号線ＩＯ（０）〜ＩＯ（７）に対応する８つのセンスアンプユニットＳＡＵを選択する。カラムセレクト線ＣＳＬは、センスアンプユニット内部のラッチ回路と信号線ＩＯとを接続するか否かを制御するための信号線である。そして、シーケンサ１２１は、１回のサイクルで、カラムセレクト線ＣＳＬにより選択された８つのセンスアンプユニットＳＡＵのデータの入出力を行う。
【００６９】
本実施形態では、１つのメモリユニットＭＵに対応する４つのセンスアンプユニットＳＡＵが、それぞれ異なるカラムセレクト線ＣＳＬに接続されている。すなわち、４つのセンスアンプユニットＳＡＵがレイヤ毎に異なるカラムセレクト線ＣＳＬに接続されている。そして、１つのグループの８つのメモリユニットＭＵにおいて、同じレイヤに対応するメモリセルユニットＳＡＵが、同じカラムセレクト線ＣＳＬに共通に接続されている。よって、カラムデコーダ１１４は、１つのカラムセレクト線ＣＳＬを選択することにより、同じレイヤに対応した８つのセンスアンプユニットＳＡＵを選択する。
【００７０】
例えばメモリユニットＭＵ０〜ＭＵ７において、カラムデコーダ１１４がカラムセレクト線ＣＳＬ０を選択した場合は、メモリユニットＭＵ０〜ＭＵ７の第１の層に対応する８つのセンスアンプユニットＳＡＵ０、ＳＡＵ４、ＳＡＵ８、ＳＡＵ１２、ＳＡＵ１６、ＳＡＵ２０、ＳＡＵ２４、及びＳＡＵ２８が、信号線ＩＯ（０）〜ＩＯ（７）にそれぞれ電気的に接続される。同様に、カラムデコーダ１１４がカラムセレクト線ＣＳＬ１を選択した場合は、各メモリユニットＭＵの第２の層に対応する８つのセンスアンプユニットＳＡＵ１、ＳＡＵ５、ＳＡＵ９、ＳＡＵ１３、ＳＡＵ１７、ＳＡＵ２１、ＳＡＵ２５、及びＳＡＵ２９が、信号線ＩＯ（０）〜ＩＯ（７）にそれぞれ接続される。カラムデコーダ１１４がカラムセレクト線ＣＳＬ２を選択した場合は、各メモリユニットＭＵの第３の層に対応する８つのセンスアンプユニットＳＡＵ２、ＳＡＵ６、ＳＡＵ１０、ＳＡＵ１４、ＳＡＵ１８、ＳＡＵ２２、ＳＡＵ２６、及びＳＡＵ３０が、信号線ＩＯ（０）〜ＩＯ（７）にそれぞれ接続される。そしてカラムデコーダ１１４がカラムセレクト線ＣＳＬ３を選択した場合は、各メモリユニットＭＵの第４の層に対応する８つのセンスアンプユニットＳＡＵ３、ＳＡＵ７、ＳＡＵ１１、ＳＡＵ１５、ＳＡＵ１９、ＳＡＵ２３、ＳＡＵ２７、及びＳＡＵ３１が、信号線ＩＯ（０）〜ＩＯ（７）にそれぞれ接続される。
【００７１】
つまり図１０の例では、カラムセレクト線ＣＳＬの番号は、ＣＳＬ（Ａｎ＋Ｂ）（ｎは０以上の任意の自然数）と表すことが出来る。ここでＡは１つのメモリユニットに対応するセンスアンプユニット数（図１０の例ではＡ＝４）を示している。Ｂは各メモリユニットにおける半導体層の位置を示しており、次の関係がある。すなわち、
Ｂ＝０：第１の層、
Ｂ＝１：第２の層、
Ｂ＝２：第３の層、及び
Ｂ＝３：第４の層。
【００７２】
より具体的には、カラムセレクト線ＣＳＬ（４ｎ＋０）、すなわちカラムセレクト線ＣＳＬ０、ＣＳＬ４、ＣＳＬ８、…は、第１の層に対応するセンスアンプＳＡＵを選択し、カラムセレクト線ＣＳＬ（４ｎ＋１）、すなわちカラムセレクト線ＣＳＬ１、ＣＳＬ５、ＣＳＬ９、…は、第２の層に対応するセンスアンプＳＡＵを選択し、カラムセレクト線ＣＳＬ（４ｎ＋２）、すなわちカラムセレクト線ＣＳＬ２、ＣＳＬ６、ＣＳＬ１０、…は、第３の層に対応するセンスアンプＳＡＵを選択し、カラムセレクト線ＣＳＬ（４ｎ＋３）、すなわちカラムセレクト線ＣＳＬ３、ＣＳＬ７、ＣＳＬ１１、…は、第４の層に対応するセンスアンプＳＡＵを選択する。
【００７３】
またカラムセレクト線ＣＳＬに対応した８つのセンスアンプユニットＳＡＵの番号は、接続された信号線ＩＯの番号をＩＯ（ｘ）（ｘは０〜７の自然数）とすると、ＳＡＵ（３２ｎ＋４ｘ＋Ｂ）と表すことが出来る。例えば、ｎ＝０、Ｂ＝１の場合、すなわちカラムセレクト線ＣＳＬ１において、信号線ＩＯ（１）に接続されるセンスアンプユニットＳＡＵは、ＳＡＵ５であり、信号線ＩＯ（７）に接続されるセンスアンプユニットＳＡＵは、ＳＡＵ２９である。
【００７４】
１．１．３．３．２  センスアンプユニットの回路構成について
次に、センスアンプユニットＳＡＵの回路構成について説明する。本実施形態における電圧センス方式のセンスアンプユニットＳＡＵでは、隣接するビット線ＢＬをシールドしてセンス動作が行われる。すなわち、電圧センス方式では、偶数ビット線ＢＬｅ毎、及び奇数ビット線ＢＬｏ毎にデータを読み出す。従って、あるブロックＢＬＫの各メモリユニットＭＵで共通に選択されたいずれかのストリンググループＧＲにおいて、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴのうち、偶数ビット線ＢＬｅ、または奇数ビット線ＢＬｏに接続されたメモリセルトランジスタＭＴから一括してデータが読み出される。以下、一括して読み出されたデータが「ページ」と呼ばれる単位となる。なお、１つのページのデータ量、すなわち対応するメモリセルトランジスタＭＴの数は、メモリセルアレイ１１１及びセンスアンプ１１３の構成等により異なる。
【００７５】
まず、センスアンプユニットＳＡＵと、偶数ビット線ＢＬｅ及び奇数ビット線ＢＬｏとの接続について図１１を用いて説明する。図示するように、１つのセンスアンプユニットＳＡＵは、隣り合う２本のビット線ＢＬ（偶数ビット線ＢＬｅと奇数ビット線ＢＬｏ）に共有されている。偶数ビット線ＢＬｅは、トランジスタＨＮ２ｅを介してセンスアンプユニットＳＡＵとそれぞれ接続され、トランジスタＨＮ１ｅを介して信号線ＢＬＣＲＬに共通に接続されている。奇数ビット線ＢＬｏも同様に、トランジスタＨＮ２ｏを介してセンスアンプユニットＳＡＵにそれぞれ接続され、トランジスタＨＮ１ｏを介して信号線ＢＬＣＲＬに共通に接続されている。信号線ＢＬＣＲＬは、ビット線ＢＬに例えば接地電位ＶＳＳを供給するための信号線である。また、トランジスタＨＮ１ｅ、ＮＨ１ｏ、ＨＮ２ｅ、及びＨＮ２ｏのゲートには、信号ＢＩＡＳｅ、ＢＩＡＳｏ、ＢＬＳｅ、及びＢＬＳｏがそれぞれ入力される。
【００７６】
例えば、偶数ビット線ＢＬｅからデータを読み出す場合、シーケンサ１２１は、信号ＢＬＳｅを“Ｈ”レベルとしてトランジスタＨＮ２ｅをオン状態にし、偶数ビット線ＢＬｅを各センスアンプユニットＳＡＵに接続する。また、シーケンサ１２１は、信号ＢＩＡＳｏを“Ｈ”レベルとしてトランジスタＨＮ１ｏをオン状態にし、奇数ビット線ＢＬｏを信号線ＢＬＣＲＬに接続する。この状態で、各センスアンプユニットＳＡＵが偶数ビット線ＢＬｅをプリチャージすると、奇数ビット線ＢＬｏの電位はＶＳＳに保持されたままであるので、偶数ビット線ＢＬｅが奇数ビット線ＢＬｏから影響を受けることなく、適切にプリチャージが行われる。
【００７７】
一方、奇数ビット線ＢＬｏからデータを読み出す場合、シーケンサ１２１は、信号ＢＬＳｏ及び信号ＢＩＡＳｅを“Ｈ”レベルにして、奇数ビット線ＢＬｏを各センスアンプユニットＳＡＵに接続し、偶数ビット線ＢＬｅを信号線ＢＬＣＲＬに接続する。この状態で、センスアンプユニットＳＡＵは奇数ビット線ＢＬｏをプリチャージする。
【００７８】
このように、本実施形態における電圧センス方式においては、読出し動作時に隣接する非選択ビット線ＢＬを接地状態にすることにより、隣接するビット線ＢＬの信号の影響を受けることなく、正確な読み出し動作を行うことが可能となる。
【００７９】
次に、センスアンプユニットＳＡＵの回路構成について、図１２を用いて説明する。図示するように、センスアンプユニットＳＡＵの各々は、プライマリ・データ・キャッシュ（Primary Data Cache： PDC）４３０、セカンダリ・データ・キャッシュ（Secondary Data Cache: SDC）４３１、３つのダイナミック・データ・キャッシュ（Dynamic Data Cache: DDC）４３３（４３３−１〜４３３−３）、及びテンポラリ・データ・キャッシュ（Temporary Data Cache: TDC）４３４を有している。なお、ダイナミック・データ・キャッシュ４３３及びテンポラリ・データ・キャッシュ４３４は、必要に応じて設けるようにすれば良い。
【００８０】
プライマリ・データ・キャッシュ４３０は、クロックド・インバータＣＬＩ１及びＣＬＩ２並びにトランジスタＮＭＯＳ５を有している。セカンダリ・データ・キャッシュ４３１は、クロックド・インバータＣＬＩ３及びＣＬＩ４並びにトランジスタＮＭＯＳ６及びＮＭＯＳ７を有している。ダイナミック・データ・キャッシュ４３３は、トランジスタＮＭＯＳ４及びＮＭＯＳ９を有している。また、テンポラリ・データ・キャッシュ４３４は、容量Ｃを有している。
【００８１】
セカンダリ・データ・キャッシュ４３１は、トランジスタＮＭＯＳ２０及び２１を介して、信号線ＩＯｎ及びＩＯにそれぞれ接続される。信号線ＩＯは、入出力信号Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］のいずれかに対応する信号線であり、信号線ＩＯｎは、信号線ＩＯから出力される信号を反転した信号が出力される信号線である。そしてトランジスタＮＭＯＳ２０及び２１のゲートは、カラムセレクト線ＣＳＬｉ（ｉ＝Ａｎ＋Ｂ）を介して、カラムデコーダ１１４に接続される。なお、入出力信号Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］に対応するのは、信号線ＩＯｎから出力される信号でも良く、あるいは信号線ＩＯと信号線ＩＯｎから出力される信号の差分を用いた信号でも良い。
【００８２】
例えば、データの読み出しの場合、カラムデコーダ１１４は、カラムセレクト線ＣＳＬｉを“Ｈ”レベルにし、トランジスタＮＭＯＳ２０及び２１をオン状態とする。するとセカンダリ・データ・キャッシュ４３１に保持されたデータが信号線ＩＯに転送され、反転されたデータが信号線ＩＯｎに転送される。
【００８３】
トランジスタＮＭＯＳ１０は、ソースまたはドレインのいずれか一方がノードＳＡＢＬに接続され、他方がノードＳＢＢＬに接続され、ゲートに信号ＢＬＣＬＡＭＰが入力される。読み出し時において、シーケンサ１２１は、信号ＢＬＣＬＡＭＰにより、ビット線ＢＬに印加するプリチャージ電圧の制御、及びビット線ＢＬの電圧をセンス（ストローブ）するタイミング制御を行う。
【００８４】
トランジスタＮＭＯＳ１１は、ソースまたはドレインのいずれか一方に電圧ＶＰＲＥが印加され、他方がノードＳＢＢＬに接続され、ゲートに信号ＢＬＰＲＥが入力される。
【００８５】
トランジスタＮＭＯＳ１９は、ゲートに信号ＢＬＣ２が入力され、ソースまたはドレインのいずれか一方がセカンダリ・データ・キャッシュ４３１に接続され、他方がノードＳＢＢＬに接続されている。
【００８６】
１．１．４  メモリセルトランジスタの閾値分布について
次に、メモリセルトランジスタＭＴの取りうる閾値分布について、例えば２ビットのデータを保持可能な場合について、図１３を用いて説明する。
【００８７】
図示するように各メモリセルトランジスタＭＴの閾値電圧は、上位（ｕｐｐｅｒ）ビット（または上位データ）及び下位（ｌｏｗｅｒ）ビット（下位データ）による２ビットデータ、すなわち“１１”、“０１”、“００”、及び“１０”データを保持可能である。
【００８８】
“１１”データの閾値電圧は“Ｅ”レベルであり、電圧ＶＡよりも低い値である。
【００８９】
“０１”、“００”、及び“１０”データの閾値電圧は、それぞれ“Ａ”、“Ｂ”、及び“Ｃ”レベルである。そしてこれらの閾値電圧には、“Ｅ”レベル＜“Ａ”レベル＜“Ｂ”レベル＜“Ｃ”レベルの関係がある。“Ａ”レベルは、電圧ＶＡより高く、電圧ＶＢより低い電圧であり、“Ｂ”レベルは、電圧ＶＢより高く、電圧ＣＶより低い電圧であり、“Ｃ”レベルは、電圧ＶＣより高い電圧である。
【００９０】
なお、各データと閾値レベルとの関係は上記に限定されるものでは無く、適宜変更可能である。
【００９１】
データの書き込み及び読み出しは、ページ単位で行われる。この際、データは下位ビット毎、または上位ビット毎に書き込まれ、また読み出される。従って、メモリセルトランジスタＭＴが２ビットデータを保持している場合には、１つのページに、上位ビットに対応するデータと下位ビットに対応するデータが割り当てられていることになる。よって、下位ビットについて一括して書き込みまたは読み出されるページを下位ページと呼び、上位ビットについて一括して書き込みまたは読み出されるページを上位ページと呼ぶ。
【００９２】
１．１．５  ページの構成について
次に、本実施形態におけるページの構成について、図１４を用いて説明をする。
【００９３】
図示するように、ページ（上位ページまたは下位ページ）は、通常データ領域、及びＥＣＣデータ領域を含む。通常データ領域は、コントローラ２００から受信した書き込みデータ（誤り訂正符号及び誤り検出符号を含まない正味のデータ）を保持する領域であり、例えば４つのゾーンにより構成されている。本実施形態では、このゾーン毎にＥＣＣ処理が行われる。また、図１４に示す通常データ領域は、例えば４Ｋビット（１０２８ビットを１Ｋビットと記述する）のデータサイズである。よって、４つのゾーン（ゾーン０〜ゾーン３）は、それぞれ１Ｋビットのデータサイズとなる。なおゾーン数は４つに限らず、３つ以下でも５つ以上でも良く、通常データ領域のサイズとＥＣＣ処理単位に応じて適宜設定できる。
【００９４】
ＥＣＣデータ領域は、各ゾーンのＥＣＣ処理に必要なデータ、例えば誤り訂正符号及び誤り検出符号を保持する領域である。従って、ＥＣＣデータ領域は、通常データ領域のゾーン数と同じく４つの領域を含み、以下、それぞれの領域のデータを、第０〜第３のＥＣＣデータと呼ぶ。第０のＥＣＣデータはゾーン０の通常データに対応し、第１のＥＣＣデータはゾーン１の通常データに対応し、第２のＥＣＣデータはゾーン２の通常データに対応し、第３のＥＣＣデータはゾーン３の通常データに対応している。なお本実施形態では、１つのゾーンに対応するＥＣＣデータのサイズを１２８ビットとしているが、誤り訂正符号及び誤り検出符号を保持するための必要なサイズが確保できていれば良く、サイズは限定されない。更に本実施形態では、通常データ領域を４つのゾーンとする場合について説明したが、ページ全体を４つのゾーンとし、各ゾーンに通常データとＥＣＣデータが含まれても良い。具体的には、例えばゾーン０に第０の通常データとこれに対応する第０のＥＣＣデータが含まれても良い。ゾーン１〜ゾーン３も同様である。そして、ゾーン毎にコントローラ２００から受信した書き込みデータ（誤り訂正符号及び誤り検出符号を含む）を保持しても良い。
【００９５】
本実施形態では、１つのレイヤのデータが特定のゾーンにそれぞれ割り振られている。具体的には、例えば第１の層のメモリセルトランジスタＭＴのデータはゾーン０に割り振られている。同様に、第２の層のメモリセルトランジスタＭＴのデータはゾーン１に割り振られ、第３の層のメモリセルトランジスタＭＴのデータはゾーン２に割り振られ、第４の層のメモリセルトランジスタＭＴのデータはゾーン３に割り振られている。
【００９６】
従って、データの読み出しにおいては、カラムデコーダ１１４は、例えば、まずカラムセレクト線ＣＳＬ（４ｎ＋０）を選択して、ゾーン０のデータ及び第０のＥＣＣデータをコントローラ２００に出力する。次にカラムデコーダ１１４は、カラムセレクト線ＣＳＬ（４ｎ＋１）を選択して、ゾーン１のデータ及び第１のＥＣＣデータをコントローラ２００に出力する。次にカラムデコーダ１１４は、カラムセレクト線ＣＳＬ（４ｎ＋２）を選択して、ゾーン２のデータ及び第２のＥＣＣデータをコントローラ２００に出力する。最後にカラムデコーダ１１４は、カラムセレクト線ＣＳＬ（４ｎ＋３）を選択して、ゾーン３のデータ及び第３のＥＣＣデータをコントローラ２００に出力する。
【００９７】
なお、本実施形態では、カラムデコーダ１１４は、カラムセレクト線をＣＳＬ（４ｎ＋０）、ＣＳＬ（４ｎ＋１）、ＣＳＬ（４ｎ＋２）、ＣＳＬ（４ｎ＋３）の順に選択したが、順番は限定されず、適宜入れ替えても良く、レイヤ毎にデータを出力すれば良い。更に、本実施形態では４つのゾーンと４つの層（第１〜第４の層）が１対１に対応しているが、１対１の対応となっていなくても良い。例えば、ゾーンが８つの場合は、ゾーン０とゾーン１が第１の層に対応し、ゾーン２とゾーン３が第２の層に対応し、ゾーン４とゾーン５が第３の層に対応し、ゾーン６とゾーン７が第４の層に対応するようにしても良い。また、ゾーンが２つの場合、ゾーン０が第１及び第２の層に対応し、ゾーン１が第３及び第４の層に対応するようにしても良く、適宜設定できる。
【００９８】
１．２  データの読み出し動作について  
次に、本実施形態に係るデータの読み出し動作について説明する。
【００９９】
１．２．１  読み出し動作の全体の流れについて
まず、ＮＡＮＤ型フラッシュメモリ１００におけるデータの読み出し動作の全体の流れについて、図１５を用いて説明する。
【０１００】
図示するように、まずシーケンサ１２１は、コントローラ２００から読み出し命令と、読み出し対象のページアドレスを受信する（ステップＳ１１１）。
【０１０１】
するとシーケンサ１２１は、対象となるストリンググループＧＲ、ワード線ＷＬ、偶数ビット線ＢＬｅあるいは奇数ビット線ＢＬｏを選択して、読み出し対象のページアドレスに対応したメモリセルトランジスタＭＴのデータを読み出す（ステップＳ１１２）。
【０１０２】
次に、シーケンサ１２１は、読み出されたデータをセンスアンプ１１３からコントローラ２００のＮＡＮＤインターフェイス回路２５０に送信する（ステップＳ１１３）。読み出しデータは、図１４で説明したとおり、ゾーン毎に送信される。
【０１０３】
次に、データの送信順序と、これに対応するゾーン、カラムセレクト線ＣＳＬ、及びセンスアンプユニットＳＡＵの番号について、図１６を用いて説明する。図示するように、まずシーケンサ１２１は、ゾーン０のデータ及び第０のＥＣＣデータを、８ビット単位でｎ回に分けて転送する。このとき、カラムセレクト線ＣＳＬの番号及び信号線ＩＯ（０）〜ＩＯ（７）に対応するセンスアンプユニットＳＡＵの番号は図１６に示す通りである。例えばｎ回目において、シーケンサ１２１は、カラムセレクト線ＣＳＬ（４ｎ＋０）を選択し、信号線ＩＯ（０）よりセンスアンプユニットＳＡＵ（３２ｎ）に保持されたデータを送信する。同様に、シーケンサ１２１は、ｎ＋１回目から２ｎ回目においてゾーン１のデータ及び第１のＥＣＣデータを転送し、２ｎ＋１回目から３ｎ回目においてゾーン２のデータ及び第２のＥＣＣデータを転送し、３ｎ＋１回目から４ｎ回目においてゾーン３のデータ及び第３のＥＣＣデータを転送する。これにより読み出し動作が終了する。なお、データを転送するゾーンの順番は限定されず、適宜入れ替えても良い。
【０１０４】
１．２．２  読み出し時の電圧について
次に、データの読み出し時における各配線の電圧関係について、図１７を用いて説明する。なお、図１７は、ストリンググループＧＲ０の偶数ビット線ＢＬｅを選択した場合を例に示している。
【０１０５】
図示するように、時刻ｔ１で、ロウデコーダ１１２は、ストリンググループＧＲ０の選択トランジスタＳＴ１をオン状態にするため、セレクトゲート線ＧＳＬ１に電圧ＶＳＧ（例えば５Ｖ）を印加する。ＶＳＧは、選択トランジスタＳＴ１及びＳＴ２をオン状態にするための電圧である。また、シーケンサ１２１は、選択したストリンググループＧＲに対応する制御信号線ＳＳＬ０に電圧ＶＳＳＬを印加する。ＶＳＳＬは、カラム選択トランジスタＣＳＧをオン状態にするための電圧である。そしてセンスアンプユニットＳＡＵでは、電源電位ＶＰＲＥを例えばＶＤＤＳＡとする。ＶＤＤＳＡは、電源からセンスアンプユニットＳＡＵに供給される電源電圧である。
【０１０６】
次に時刻ｔ２で、ロウデコーダ１１２は、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤ（例えば７Ｖ）を印加する。電圧ＶＣＧＲＶは、読み出し対象データに応じた電圧である。電圧ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、ＶＲＥＡＤ＞ＶＣＧＲＶである。また、センスアンプユニットＳＡＵにおいて、シーケンサ１２１は、信号ＢＬＣＬＡＭＰの電圧を後述するＶｃｌａｍｐよりも低い電圧にする。また、シーケンサ１２１は、信号ＢＬＰＲＥの電圧をＶＤＤＳＡ＋Ｖｔ１１（Ｖｔ１１はトランジスタＮＭＯＳ１１の閾値電圧）としてトランジスタＮＭＯＳ１１をオン状態とし、テンポラリ・データ・キャッシュ（ＴＤＣ）４３４を例えばＶＤＤＳＡでプリチャージする。
【０１０７】
次に時刻ｔ３〜ｔ４で、シーケンサ１２１は、偶数ビット線選択信号ＢＬＳｅを“Ｈ”レベルとし、偶数ビット線ＢＬｅを選択する。また、シーケンサ１２１は、信号ＢＬＣＬＡＭＰの電圧をＶｃｌａｍｐとする。電圧Ｖｃｌａｍｐは、ビット線プリチャージ用のクランプ電圧であり、電源電位ＶＰＲＥの電圧ＶＤＤＳＡよりも低い電圧である。これにより偶数ビット線ＢＬｅは電圧ＶＢＬでプリチャージされる。ＶｃｌａｍｐとＶＢＬは、Ｖｃｌａｍｐ＝ＶＢＬ＋Ｖｔ１０の関係にある。Ｖｔ１０はトランジスタＮＭＯＳ１０の閾値である。
【０１０８】
次に時刻ｔ５で、シーケンサ１２１は、信号ＢＬＣＬＡＭＰの電圧を０Ｖにし、センスアンプユニットＳＡＵのトランジスタＮＭＯＳ１０をオフ状態とする。これにより、センスアンプ１１３から偶数ビット線ＢＬｅへの電圧の印加が停止される。
【０１０９】
次に時刻ｔ６において、シーケンサ１２１は、信号ＢＬＰＲＥを“Ｌ”レベルとし、テンポラリ・データ・キャッシュ（ＴＤＣ）４３４への電圧の印加を停止する。そしてシーケンサ１２１は、選択されたストリンググループＧＲ０の選択トランジスタＳＴ２をオン状態にするため、セレクトゲート線ＧＳＬ２にＶＳＧを印加する。これにより、メモリセルトランジスタＭＴの閾値がＶＣＧＲＶより高い場合、偶数ビット線ＢＬｅからソース線ＳＬに電流は流れないため、偶数ビット線ＢＬｅの電位は低下しない。これに対し、メモリセルトランジスタＭＴの閾値がＶＣＧＲＶより低い場合は、ビット線ＢＬからソース線ＳＬに電流が流れ、偶数ビット線ＢＬｅの電位は低下する。
【０１１０】
次に時刻ｔ１０〜ｔ１１において、電源電位ＶＰＲＥがＶＤＤＳＡになっている状態で、シーケンサ１２１は、信号ＢＬＰＲＥの電圧をＶＤＤＳＡ＋Ｖｔ１１にし、テンポラリ・データ・キャッシュ（ＴＤＣ）４３４をＶＤＤＳＡでプリチャージする。
【０１１１】
引き続き時刻ｔ１２〜ｔ１３において、シーケンサ１２１は、信号ＢＬＣＬＡＭＰの電圧をセンス用電圧Ｖｓｅｎにする。この時、選択ビット線ＢＬｅの電位がＶｓｅｎ−Ｖｔ１０（Ｖｔ１０はトランジスタＮＭＯＳ１０の閾値電圧）より高ければ、トランジスタＮＭＯＳ１０はカットオフのままであり、テンポラリ・データ・キャッシュ（ＴＤＣ）４３４にはＶＤＤＳＡが保持される。一方、選択ビット線ＢＬｅの電位がＶｓｅｎ−Ｖｔ１０より低ければ、トランジスタＮＭＯＳ１０はオンするため、テンポラリ・データ・キャッシュ（ＴＤＣ）４３４は放電されてほぼビット線ＢＬｅの電位と等しくなる。
【０１１２】
次に時刻ｔ１４〜ｔ１５において、センスされたデータがセカンダリ・データ・キャッシュ（ＳＤＣ）４３１に取り込まれる。具体的には、一旦、信号ＳＥＮ２及びＬＡＴ２がオフ状態とされ、信号ＥＱ２の電位がＶＤＤＳＡ＋Ｖｔ６（Ｖｔ６はトランジスタＮＭＯＳ６の閾値電圧）とされることでノードＳＥＮ１とノードＮ２とが同電位とされる。この後、信号ＢＬＣ２の電位がＶＤＤＳＡ＋Ｖｔ１９（Ｖｔ１９はトランジスタＮＭＯＳ１９の閾値電圧）とされ、テンポラリ・データ・キャッシュ（ＴＤＣ）４３４のデータがセカンダリ・データ・キャッシュ（ＳＤＣ）４３１に転送される。この結果、元々テンポラリ・データ・キャッシュ（ＴＤＣ）４３４が“Ｈ”レベルの場合、セカンダリ・データ・キャッシュ（ＳＤＣ）４３１のデータは“１”となる。また、テンポラリ・データ・キャッシュ（ＴＤＣ）４３４が“Ｌ”レベルの場合、セカンダリ・データ・キャッシュ（ＳＤＣ）４３１のデータは”０“となる。
【０１１３】
以上のようにして、偶数ビット線ＢＬｅからデータが読み出される。その後、時刻ｔ１５〜ｔ１６においてリカバリ動作が行われ、各ノード及び信号線がリセットされる。
【０１１４】
奇数ビット線ＢＬｏの読み出しも同様にして行われる。この場合には、信号ＢＬＳｏが“Ｈ”とされ信号ＢＬＳｅが“Ｌ”とされる。
【０１１５】
なお、図１８では１回のデータ読み出し時における電圧波形を示しているが、例えば多値のデータを読み出す場合など、データの読み出しを複数回行う。この場合、ＶＣＧＲＶを異なる電圧値とすることにより、異なる閾値を有するデータを読み出せる。
【０１１６】
１．３  本実施形態に係る効果について
本実施形態に係る構成であると、読み出し動作の信頼性を向上できる。本効果につき、以下説明する。
【０１１７】
三次元積層型メモリでは、形成されるレイヤによってメモリセルトランジスタＭＴのゲートサイズが異なる場合がある。例えば、積層体２４が図７に示す形状をしている場合、上層に位置するメモリセルトランジスタＭＴほどゲート長が長く（ゲートサイズが大きく）なり、その結果、例えばデータが書き込みにくく（書き込み速度が遅く）なる場合がある。また、このようにレイヤによりゲートサイズが異なると、長期間のデータの保持やディスターブ等によるメモリセルトランジスタＭＴの閾値の変動量が異なり、例えば下層に位置するメモリセルトランジスタＭＴほど、閾値の変動量が大きい場合がある。すると、ある特定のレイヤにおいて、読み出し不良が発生しやすくなる。
【０１１８】
具体例として、“Ａ”レベルのデータを読み出す際の、閾値の変動量とゲートサイズとの関係を、図１８を用いて説明する。図１８において、破線はデータ書き込み直後のメモリセルトランジスタＭＴの閾値分布を示し、実線は、書き込み後に長期間が経過した際の閾値分布を示す。
【０１１９】
図示するように、例えばゲートサイズが大きい第４の層のメモリセルトランジスタＭＴは、閾値の変動量が小さいため、閾値変動後においても、リードレベルＶＡで正常にデータを読み出すことが出来る。これに対し、ゲートサイズが小さい第１の層のメモリセルトランジスタＭＴは、閾値の変動量が大きいため、一部のメモリセルトランジスタＭＴで閾値がリードレベルＶＡ以下になってしまい、データを正常に読み出すことが困難となる。
【０１２０】
閾値がＶＡ以下となったメモリセルトランジスタＭＴから正しくデータを読み出そうとすれば、リードレベルを下げることが考えられる。しかしこの方法では、第４の層のメモリセルトランジスタＭＴからデータを正常に読み出すことが困難となる。このようにゲートサイズにより閾値の変動量が異なると、レイヤにより最適なリードレベルが異なるため、特定のレイヤ（ゲートサイズ）で不良ビットが発生しやすくなる。
【０１２１】
そして、ゲートサイズのばらつきは、メモリセルアレイ１１１の構造に起因しているため周期的に発生する。つまり、１ページのデータを構成するビット列において、不良となりやすいビットがほぼ均一に分布する。よって、このような原因で不良ビットが発生した場合、突発的に不良が発生する場合に比べて不良ビット数が多発しやすく、ＥＣＣ処理により誤り訂正できるビット数を超える、すなわちデータの読み出しが出来なくなる場合がある。
【０１２２】
そこで本実施形態に係る構成では、ＥＣＣ処理の実行単位（ゾーン）とレイヤ（ゲートサイズ）とを対応付けている。具体的には、ある特定のレイヤのメモリセルトランジスタＭＴから読み出されたデータは、特定のゾーンに属している。従って、ゾーン内でのメモリセルトランジスタＭＴのゲートサイズのばらつきを小さく出来る。これにより、ゾーン内における各メモリセルトランジスタＭＴの読み出し特性のばらつきを低減出来る。
【０１２３】
言い換えるならば、不良の発生し易いレイヤから読み出されたデータ（ビット）は、ある特定のゾーンにまとめて属する。従って、この他のゾーンで発生する不良ビット数を少なくすることが出来、データを正しく読み出すことが出来る。従って、データの読み出し信頼性を向上出来る。もちろん、不良の発生し易いレイヤに対応するゾーンでは、ＥＣＣで救済することが困難な程度の数の不良ビットが発生する可能性がある。しかしながら、このゾーンに関しては、第２実施形態で説明する方法によって正しく読み出すことが出来る。本方法の詳細は、第２実施形態で説明する。
【０１２４】
上記効果の具体例につき、図１９を用いて説明する。図１９では、第１の層のメモリセルトランジスタほど不良が発生し易い場合を例に挙げている。
【０１２５】
図１９の上段の表は、一例としてゾーンとレイヤが対応していない場合、すなわち、各ゾーンに全てのレイヤのデータが含まれる場合を示している。具体的には、レイヤとＩＯが対応しており、第１の層に対応するセンスアンプユニットＳＡＵが信号線ＩＯ［０］とＩＯ［４］に接続され、第２の層に対応するセンスアンプユニットＳＡＵが信号線ＩＯ［１］とＩＯ［５］に接続され、第３の層に対応するセンスアンプユニットＳＡＵが信号線ＩＯ［２］とＩＯ［６］に接続され、第４の層に対応するセンスアンプユニットＳＡＵが信号線ＩＯ［３］とＩＯ［７］に接続される。つまり、ビット線ＢＬ０〜ＢＬ７がそれぞれＳＡＵ０〜ＳＡＵ７及びＩＯ［０］〜ＩＯ［７］に対応する。
【０１２６】
図示するように、第１の層のメモリセルトランジスタＭＴのデータが正常に読み出せない場合、全てのゾーンにおいて、第１の層に対応する入出力信号Ｉ／Ｏ［０］とＩ／Ｏ［４］で不良ビットが発生する。この不良は、ページ内において周期的に発生する。そして不良ビット数がＥＣＣ処理における規定数を超えると、ＥＣＣ回路２６０は誤り訂正が出来なくなる。この結果、全てのゾーン、すなわちページ全体にわたりデータの読み出しが出来なくなる可能性が高くなる。
【０１２７】
図１９の下段の表は、本実施形態の場合を示している。本実施形態の場合、第１の層から読み出されたデータはゾーン０に属する。従って、不良ビットはゾーン０に集中する。この結果、第２の層に対応するゾーン１、第３の層に対応するゾーン２、及び第４の層に対応するゾーン３では、不良ビットの発生数が低減されるため、ＥＣＣ処理が可能となり、データの読み出しが正常に行われる。
【０１２８】
このようにゾーンとレイヤを対応させることにより、データ読み出しの信頼性が向上出来る。なお、ゾーン０については、リードレベルをシフトしてデータの再読出しを行うことで、正常な読み出しを可能にすることが出来る。これについては、第２実施形態で説明する。
【０１２９】
２．第２実施形態
次に、第２実施形態に係る半導体記憶装置及びメモリシステムについて説明する。本実施形態は、例えば第１実施形態の図１８及び図１９で説明したように、メモリセルトランジスタＭＴの閾値の変動等により正常な読み出し動作が出来なかったゾーンに対して、選択ワード線ＷＬに印加する電圧ＶＣＧＲＶをシフトさせてデータの再読出しを行うものである。以下では第１実施形態と異なる点についてのみ説明する。
【０１３０】
２．１  シフトリードについて
本実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００の命令に従って、データを読み出す際、通常の読み出し動作（以下、「ノーマルリード」と呼ぶ）に加えて、シフトリード動作を実行する。シフトリード動作とは、図１８で説明したように、長期間のデータの保持やディスターブ等によりメモリセルトランジスタＭＴの閾値が変動することによりＥＣＣ処理を失敗した場合に、読み出し時に選択ワード線ＷＬに印加する読み出し電圧ＶＣＧＲＶをシフトさせつつデータの読み出しを繰り返す動作である。以下、ＥＣＣ処理を成功した場合を「ＥＣＣ処理をパスした」と呼び、ＥＣＣ処理を失敗した場合を「ＥＣＣ処理をフェイルした」と呼ぶ。
【０１３１】
２．１．１  シフトテーブルについて  
ＶＣＧＲＶをシフトさせる場合、電圧のシフト量は、例えばコントローラ２００の内蔵メモリ２２０、また例えばＮＡＮＤ型フラッシュメモリ１００のレジスタ１２３に保持されたシフトテーブルの情報に基づいて決定される。以下では、本実施形態に係るシフトテーブルについて、内蔵メモリ２２０に保持されている場合を例として、図２０を用いて説明する。
【０１３２】
図示するように、シフトテーブルは、“Ａ”、“Ｂ”、及び“Ｃ”レベルのデータを読み出す際、偶数ビット線ＢＬｅ及び奇数ビット線ＢＬｏ毎に、データの再読出しの回数（以下、「リトライ回数」）に応じたＶＣＧＲＶのシフト量を保持している。具体的には、“Ａ”レベルのデータを読み出す際、偶数ビット線ＢＬｅに対応するＶＣＧＲＶのシフト量を、リトライ回数ｇ（ｇは１〜Ｌの自然数で、Ｌは１以上の自然数）に応じてＶｓ＿ＡＥ＿ｇとし、奇数ビット線ＢＬｏに対応するＶＣＧＲＶのシフト量をＶｓ＿ＡＯ＿ｇとする。同様に、“Ｂ”レベルのデータを読み出す際、偶数ビット線ＢＬｅに対応するシフト量をＶｓ＿ＢＥ＿ｇとし、奇数ビット線ＢＬｏに対応するシフト量をＶｓ＿ＢＯ＿ｇとし、“Ｃ”レベルのデータを読み出す際、偶数ビット線ＢＬｅに対応するシフト量をＶｓ＿ＣＥ＿ｇとし、 “奇数ビット線ＢＬｏに対応するシフト量をＶｓ＿ＣＯ＿ｇとする。
【０１３３】
例えば、“Ａ”レベルのデータを読み出す際、偶数ビット線ＢＬｅにおける１回目のシフトリードでは、ＶＣＧＲＶのシフト量はＶｓ＿ＡＥ＿１となる。同様に奇数ビット線ＢＬｏにおける１回目のシフトリードでは、ＶＣＧＲＶのシフト量はＶｓ＿ＡＯ＿１となる。“Ｂ”レベル及び“Ｃ”レベルの場合も同様である。
【０１３４】
次に、選択ワード線ＷＬに印加されるＶＣＧＲＶのシフトの一例について、図２１を用いて説明する。図２１の例では、偶数ビット線ＢＬｅにおいて、メモリセルトランジスタＭＴの閾値がマイナス側にシフトし、閾値の低い“Ａ”レベルに対応するシフト量｜Ｖｓ＿ＡＥ＿ｇ｜が最も小さく、閾値の高い“Ｃ”レベルに対応するシフト量｜Ｖｓ＿ＣＥ＿ｇ｜が最も大きい場合について説明する。すなわちシフト量Ｖｓ＿ＡＥ＿ｇ、Ｖｓ＿ＢＥ＿ｇ、及びＶｓ＿ＣＥ＿ｇは、０Ｖ＞Ｖｓ＿ＡＥ＿ｇ＞Ｖｓ＿ＢＥ＿ｇ＞Ｖｓ＿ＣＥ＿ｇの関係となる。従って各レベルのデータの読み出しに対応するＶＣＧＲＶは、シフトリードを繰り返す度にステップダウンする。
【０１３５】
例えば、“Ａ”、“Ｂ”、及び“Ｃ”レベルのデータを読み出す際のＶＣＧＲＶを、それぞれＶＣＧＲＶ＿Ａ、ＶＣＧＲＶ＿Ｂ、ＶＣＧＲＶ＿Ｃとし、ノーマルリード時におけるＶＣＧＲＶの電圧値を、それぞれＶＣＧＲＶ＿Ａ＝ＶＡ、ＶＣＧＲＶ＿Ｂ＝ＶＢ、及びＶＣＧＲＶ＿Ｃ＝ＶＣとする。すると図示するように、偶数ビット線ＢＬｅにおける１回目のシフトリードでは、ＶＣＧＲＶ＿Ａは、ＶＡからＶｓ＿ＡＥ＿１だけシフトされ、ＶＡ＋Ｖｓ＿ＡＥ＿１となる。同様にＶＣＧＲＶ＿Ｂは、ＶＢ＋Ｖｓ＿ＢＥ＿１となり、ＶＣＧＲＶ＿Ｃは、ＶＣ＋Ｖｓ＿ＣＥ＿１となる。同様にＬ回目のシフトリードにおけるＶＣＧＲＶ＿Ａ〜ＶＣＧＲＶ＿Ｃは、ＶＣＧＲＶ＿Ａ＝ＶＡ＋Ｖｓ＿ＡＥ＿Ｌ、ＶＣＧＲＶ＿Ｂ＝ＶＢ＋Ｖｓ＿ＢＥ＿Ｌ、ＶＣＧＲＶ＿Ｃ＝ＶＣ＋Ｖｓ＿ＣＥ＿Ｌとなる。
【０１３６】
なお、奇数ビット線ＢＬｏの場合も同様に、Ｌ回目のシフトリードにおけるＶＣＧＲＶ＿Ａ〜ＶＣＧＲＶ＿Ｃは、ＶＣＧＲＶ＿Ａ＝ＶＡ＋Ｖｓ＿ＡＯ＿Ｌ、ＶＣＧＲＶ＿Ｂ＝ＶＢ＋Ｖｓ＿ＢＯ＿Ｌ、ＶＣＧＲＶ＿Ｃ＝ＶＣ＋Ｖｓ＿ＣＯ＿Ｌとなる。
【０１３７】
なお、偶数ビット線ＢＬｅと奇数ビット線ＢＬｏにおけるシフト量は同じ値でも良い。
【０１３８】
また、以下の説明において、各シフト量を区別しない場合には、単にＶshiftと表記する。
【０１３９】
２．１．２  シフトリード時における選択ワード線の電圧の変化について
次に、下位ビット及び上位ビットのページを読み出す際、選択ワード線ＷＬに印加されるＶＣＧＲＶについて、偶数ビット線ＢＬｅに対応するメモリセルトランジスタＭＴからデータを読み出す場合を例として、図２２及び図２３を用いて説明する。
【０１４０】
まず、下位ビットのページを読み出す場合について説明する。図２２に示すように、“Ｂ”レベルに対応する電圧ＶＣＧＲＶが選択ワード線ＷＬに印加されることで、センスアンプ１１３は、メモリセルトランジスタＭＴが“Ｅ”または“Ａ”レベルのデータを保持しているのか、それとも“Ｂ”または“Ｃ”レベルのデータを保持しているのか判定をする。従って、図１７で説明したタイミングチャートにおいて、ロウデコーダ１１２は、選択ワード線ＷＬに、ノーマルリード時にはＶＢを印加し、１回目のシフトリード時にはＶＢ＋Ｖｓ＿ＢＥ＿１を印加し、Ｌ回目のシフトリード時にはＶＢ＋Ｖｓ＿ＢＥ＿Ｌを印加する。
【０１４１】
次に、上位ビットのページを読み出す場合について説明する。図２３に示すように上位ビット読み出しでは、“Ａ”レベルに対応する電圧ＶＣＧＲＶが選択ワード線ＷＬに印加されることで、センスアンプ１１３は、メモリセルトランジスタが“Ｅ”レベルのデータを保持しているか否かを判定する。また上位ビット読み出しでは、“Ｃ”レベルに対応する電圧ＶＣＧＲＶが選択ワード線ＷＬに印加されることで、センスアンプ１１３は、メモリセルトランジスタが“Ｃ”レベルのデータを保持しているか否かを判定する。従って、図１７で説明したタイミングチャートを２回繰り返す。なお、“Ａ”レベルに対応する読み出しと“Ｃ”レベルに対応する読み出しの順序は特に限定しない。
【０１４２】
ロウデコーダ１１２は、ノーマルリード時において、“Ａ”レベルのデータを読み出す場合は、選択ワード線ＷＬにＶＡを印加し、“Ｃ”レベルのデータを読み出す場合は、選択ワード線ＷＬにＶＣを印加する。また、ロウデコーダ１１２は、１回目のシフトリード時において、“Ａ”レベルのデータを読み出す場合は、選択ワード線ＷＬにＶＡ＋Ｖｓ＿ＡＥ＿１を印加し、“Ｃ”レベルのデータを読み出す場合は、選択ワード線ＷＬにＶＣ＋Ｖｓ＿ＣＥ＿１を印加する。同様に、ロウデコーダ１１２は、Ｌ回目のシフトリード時において、“Ａ”レベルのデータを読み出す場合は、選択ワード線ＷＬにＶＡ＋Ｖｓ＿ＡＥ＿Ｌを印加し、“Ｃ”レベルのデータを読み出す場合は、選択ワード線ＷＬにＶＣ＋Ｖｓ＿ＣＥ＿Ｌを印加する。
【０１４３】
２．２  メモリシステムの全体動作について
次に、本実施形態に係るメモリシステム１の全体動作について、図２４を用いて説明する。
【０１４４】
まずコントローラ２００のＣＰＵ２３０は、ホスト機器からの読み出しアクセスを受信する（ステップＳ２０１）と、アドレス情報とともに読み出し命令を発行し、ＮＡＮＤインターフェイス回路２５０は、これをＮＡＮＤ型フラッシュメモリ１００に送信する（ステップＳ２０２）。
【０１４５】
これに応答してＮＡＮＤ型フラッシュメモリ１００のシーケンサ１２１は、ノーマルリードを実行する（ステップＳ２０３）。すなわちシーケンサ１２１は、対応するデータ（誤り訂正符号及び誤り検出符号を含む）の読み出しを実行する。
【０１４６】
次にステップＳ２０３で読み出されたデータは、ＮＡＮＤインターフェイス回路２５０を介してコントローラ２００の例えばバッファメモリ２４０に保持される。そしてＥＣＣ回路２６０は、ＥＣＣ処理を実施し、ゾーン毎にＥＣＣ処理のパス／フェイルの判定を行う（ステップＳ２０４）。
【０１４７】
次に全てのゾーンでＥＣＣ処理をパスした場合（ステップＳ２０５  Ｙｅｓ）、当該ページのＥＣＣ処理は終了となる。そして、ＣＰＵ２３０は、訂正処理されたデータを、ホストインターフェイス回路２１０からホスト機器に送信し、読み出し動作は完了する。
【０１４８】
一方、いずれかゾーンでＥＣＣ処理をフェイルした場合（ステップＳ２０５  Ｎｏ）、すなわち、あるゾーンにおいて不良ビット数が規定数よりも多く、訂正できなかった場合、ＣＰＵ２３０は、リトライ回数ｇが予め設定された上限回数（１〜（Ｌ−１））を超えていないか確認する（ステップＳ２０６）。リトライ回数ｇが上限回数を超えた場合（ステップＳ２０６、Ｎｏ）、ＣＰＵ２３０は、同該ページからのデータの読み出し動作は失敗したと判断する。
【０１４９】
リトライ回数ｇが上限回数を超えていない場合（ステップＳ２０６、Ｙｅｓ）、ＣＰＵ２３０は、シフトテーブルを参照する。そしてＣＰＵ２３０は、アドレス情報、フェイルしたゾーン情報、電圧シフト量Ｖshiftに関する情報、及びシフトリード命令を発行する（ステップＳ２０７）。そしてＮＡＮＤインターフェイス回路２５０は、これらをＮＡＮＤ型フラッシュメモリ１００に送信する。
【０１５０】
ＮＡＮＤ型フラッシュメモリ１００は、受信した命令に応答して、シフトリードを実行する（ステップＳ２０８）。この際、ロウデコーダ１１２は、受信した電圧シフト量Ｖshiftの情報に応じてＶＣＧＲＶを変更する。
【０１５１】
次に、ＮＡＮＤ型フラッシュメモリ１００のシーケンサ１２１は、コントローラ２００から受信したフェイルしたゾーンの情報に基づき、フェイルしたゾーンに対応するデータ（誤り訂正符号及び誤り検出符号を含む）を、ＮＡＮＤインターフェイス回路２５０に送信する（ステップＳ２０９）。ＣＰＵ２３０は、受信したデータを例えばバッファメモリ２４０に保持する。そして、ステップＳ２０４に戻り、ＥＣＣ回路２６０は、受信したデータのＥＣＣ処理を行う。ＣＰＵ２３０は、全てのゾーンのＥＣＣ処理が完了するか、リトライ回数が設定上限回数を超えるまで、シフトリードを繰り返し行う。
【０１５２】
２．３  読み出し動作のコマンドシーケンスについて
次に、データ読み出しの際、コントローラ２００とＮＡＮＤ型フラッシュメモリ１００との間で送受信される信号のシーケンスについて、図２５及び図２６を用いて説明する。
【０１５３】
コントローラ２００のＣＰＵ２３０は、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥを、ＮＡＮＤインターフェイス回路２５０からＮＡＮＤ型フラッシュメモリ１００へ送信する。また、ＮＡＮＤ型フラッシュメモリ１００は、レディ／ビジー信号Ｒ／ＢをＮＡＮＤインターフェイス回路２５０へ送信する。入出力信号Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］は、コントローラ２００のＮＡＮＤインターフェイス回路２５０と、ＮＡＮＤ型フラッシュメモリ１００との間で送受信される例えば８ビットのデータである。
【０１５４】
チップイネーブル信号／ＣＥは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、ｌｏｗレベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、入出力信号Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］がアドレスであることを示す信号であり、ｈｉｇｈレベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、入出力信号Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］がコマンドであることを示す信号であり、ｈｉｇｈレベルでアサートされる。ライトイネーブル信号／ＷＥは、ＮＡＮＤ型フラッシュメモリ１００に各データを書き込むための信号であり、ＣＰＵ２３０がコマンド、アドレス、及びデータ等を発行する度に、／ＷＥをｌｏｗレベルでアサートする。よって、／ＷＥがトグルされる度に、信号がＮＡＮＤ型フラッシュメモリ１００に取り込まれる。リードイネーブル信号／ＲＥは、ＣＰＵ２３０が、ＮＡＮＤ型フラッシュメモリ１００から各データを読み出すための信号であり、ｌｏｗレベルでアサートされる。レディ／ビジー信号Ｒ／Ｂは、ＮＡＮＤ型フラッシュメモリ１００がビジー状態であるか否か（コマンドを受信不可能な状態か可能な状態か）を示す信号であり、ビジー状態の際にｌｏｗレベルとなる。
【０１５５】
まずノーマルリード時のタイミングチャートについて、図２５を用いて説明する。図示するように、コントローラ２００のＣＰＵ２３０は、読み出しを実行することを通知するコマンド“００ｈ”を発行するとともに、コマンドラッチイネーブル信号ＣＬＥをアサート（“Ｈ”レベル）する。
【０１５６】
次にＣＰＵ２３０は、アドレスデータ“Ａｄｄ”を発行すると共に、アドレスラッチイネーブル信号ＡＬＥをアサート（“Ｈ”レベル）する。なお、図２５の例では、ＣＰＵ２３０がアドレスデータをライトイネーブル信号／ＷＥの１サイクルで送信する場合を示しているが、複数のサイクルで送信しても良い。
【０１５７】
次にＣＰＵ２３０は、読み出しを実行するコマンド“３０ｈ”を発行するとともに、コマンドラッチイネーブル信号ＣＬＥをアサート（“Ｈ”レベル）する。
【０１５８】
これらのコマンド及びアドレスは、ＮＡＮＤ型フラッシュメモリ１００の例えばレジスタ１２３に格納される。
【０１５９】
次にＮＡＮＤ型フラッシュメモリ１００は、コマンド“３０ｈ”に応答して、読み出しを開始し、ビジー状態となる（レディ／ビジー信号Ｒ／Ｂ＝“Ｌ”）。
【０１６０】
その後、ＮＡＮＤ型フラッシュメモリ１００がレディ状態に復帰すると、ＣＰＵ２３０は、リードイネーブル信号／ＲＥをトグルする。すると、リードイネーブル信号／ＲＥに同期して、読み出したデータ（誤り訂正符号及び誤り検出符号含む）が、ゾーン毎にＮＡＮＤ型フラッシュメモリ１００からコントローラ２００へ転送される。“Ｚ０”〜“Ｚ３”は、それぞれゾーン０〜ゾーン３のデータを示している。なお、図２５の例では、各ゾーンのデータがリードイネーブル信号／ＲＥの１サイクルで送信される場合を示しているが、各ゾーンのデータは、例えば１Ｋビットの大きさがあるため、複数のサイクルで送信されても良い。
【０１６１】
次に、シフトリード時のタイミングチャートついて、図２６を用いて説明する。図示するように、ＣＰＵ２３０は、まずシフトリードを実行することを通知するコマンド“Ｓ−ｒｅａｄ”を発行するとともに、コマンドラッチイネーブル信号ＣＬＥをアサートする。
【０１６２】
次に、ＣＰＵ２３０は、シフトテーブルを参照して電圧シフト量Ｖshiftを示すデータ“Ｖ−ｓｈｉｆｔ”を発行する。
【０１６３】
次に、ＣＰＵ２３０は、シフトリードを行うページのアドレス情報、及びフェイルしたゾーンのアドレス情報を示す“Ｆ−ｚｏｎｅ”、を発行すると共に、アドレスラッチイネーブル信号ＡＬＥをアサートする。
【０１６４】
次に、ＣＰＵ２３０は、読み出しを実行するコマンド“３０ｈ”を発行するとともに、コマンドラッチイネーブル信号ＣＬＥをアサートする。
【０１６５】
これらのコマンド、データ、及びアドレスは、ＮＡＮＤ型フラッシュメモリ１００の例えばレジスタ１２３に格納される。
【０１６６】
次にＮＡＮＤ型フラッシュメモリ１００は、コマンド“３０ｈ”に応答して読み出し動作を開始し、ビジー状態となる。この際、シーケンサ１２１は、レジスタ内のコマンド“Ｓ−ｒｅａｄ”を参照することにより、実行すべき動作がノーマルリードでは無くシフトリードであることを認識する。更にシーケンサ１２１は、レジスタ内のデータ“Ｖ−ｓｈｉｆｔ”を参照することにより、電圧ＶＣＧＲＶのシフト量Ｖshiftを把握する。そしてシーケンサ１２１は、アドレス情報“Ａｄｄ”に対応するページに対してシフトリードを実行する。
【０１６７】
その後、ＣＰＵ２３０がリードイネーブル信号／ＲＥをトグルする毎に、シーケンサ１２１は、フェイルしたゾーンのアドレス情報を示す“Ｆ−ｚｏｎｅ”に基づき、ＥＣＣ処理をフェイルしたゾーンのデータをゾーン毎に、コントローラ２００へ転送する。図２６の例では、ゾーン０とゾーン１がＥＣＣ処理をフェイルしていたため、シーケンサ１２１は、ゾーン０とゾーン１のデータ“Ｚ０”と“Ｚ１”とをコントローラ２００に送信している。
【０１６８】
２．４  シフトリードの具体例について
上記２．３で説明したシフトリードの具体例として、偶数ビット線ＢＬｅに対応する“Ａ”レベルのデータを読み出す場合について、図２７を用いて説明する。なお、本例ではゾーン０に対応するメモリセルトランジスタＭＴの閾値の変動が最も大きく、ゾーン３に対応するメモリセルトランジスタＭＴの閾値の変動が最も小さい場合を示している。
【０１６９】
図示するように、ゾーン２及びゾーン３のデータは、閾値の変動量が小さいため、ノーマルリード（リードレベルＶＡ）でＥＣＣ処理をパスする。具体的には、ゾーン３に対応するメモリセルトランジスタＭＴは閾値変動が最も小さいため、“Ａ”レベルを有する全てのメモリセルトランジスタＭＴの閾値がＶＡ以上にある。他方で、ゾーン２のメモリセルトランジスタＭＴは、ゾーン３のメモリセルトランジスタＭＴよりも閾値の変動量が大きく、例えば一部のメモリセルトランジスタＭＴで閾値がＶＡ以下となっているが、ＥＣＣ処理の可能な不良数であるため、ノーマルリードで、ゾーン２及びゾーン３はＥＣＣ処理をパスする。
【０１７０】
また、ゾーン１のデータは、ノーマルリード時においては不良ビット数（ＶＡ以下の閾値のメモリセルトランジスタＭＴ）が多数存在するためＥＣＣ処理をフェイルし、１回目のシフトリード（リードレベルＶＡ＋Ｖｓ＿ＡＥ＿１）でＥＣＣ処理をパスする。
【０１７１】
また、ゾーン０のデータは、ノーマルリード及び１回目のシフトリードでもＥＣＣ処理をフェイルし、２回目のシフトリード（リードレベルＶＡ＋Ｖｓ＿ＡＥ＿２）でＥＣＣ処理をパスする。
【０１７２】
次に、上記の例におけるコントローラ２００とＮＡＮＤ型フラッシュメモリ１００間のデータの送受信について、図２８を用いて説明する。
【０１７３】
図示するように、まず、コントローラ２００は、アドレス情報とともにノーマルリード命令を送信する（ステップＳ２２１）。これに対しＮＡＮＤ型フラッシュメモリ１００は、ノーマルリードを実行し（ステップＳ２２２）、全ゾーンのデータをコントローラ２００に送信する（ステップＳ２２３）。コントローラ２００は、受信したデータのＥＣＣ処理をゾーン毎に行う（ステップＳ２２４）。ステップＳ２２４のＥＣＣ処理では、ゾーン０とゾーン１がフェイルし、ゾーン２とゾーン３がパスする。
【０１７４】
次にコントローラ２００は、フェイルしたゾーンのシフトリードを行うため、当該ページのアドレス情報、フェイルしたゾーン情報、電圧シフト量Ｖshiftに関する情報、及びシフトリード命令を送信する（ステップＳ２２５）。ＮＡＮＤ型フラッシュメモリ１００は、これに対応して１回目のシフトリードを行い（ステップＳ２２６）、前回のＥＣＣ処理にフェイルしたゾーン（ゾーン０とゾーン１）のデータをコントローラ２００に送信する（ステップＳ２２７）。コントローラ２００は、受信したゾーン０とゾーン１のデータのＥＣＣ処理を行う（ステップＳ２２８）。ステップＳ２２８のＥＣＣ処理では、ゾーン０がフェイルし、ゾーン１がパスする。
【０１７５】
次にコントローラ２００は、再度フェイルしたゾーンのシフトリードを行うため、当該ページのアドレス情報、フェイルしたゾーン情報、電圧シフト量Ｖshiftに関する情報、及びシフトリード命令を送信する（ステップＳ２２９）。ＮＡＮＤ型フラッシュメモリ１００は、これに対応して２回目のシフトリードを行い（ステップＳ２３０）、前回のＥＣＣ処理にフェイルしたゾーン０のデータをコントローラ２００に送信する（ステップＳ２３１）。コントローラ２００は、受信したゾーン０のデータのＥＣＣ処理を行う（ステップＳ２３２）。ステップＳ２３２のＥＣＣ処理では、ゾーン０がパスし、ＥＣＣ処理が完了する。
【０１７６】
２．５  本実施形態に係る効果について
本実施形態に係る構成であると、上記第１実施形態と同様の効果が得られる。
【０１７７】
また、本実施形態に係る構成では、ゾーン毎に最適なリードレベルでデータを読み出すことが出来る。例えば第１実施形態の図１８及び１９において、リードレベルをシフトさせてデータを読み出すことにより、第１の層に対応するゾーン０のデータを救済することが出来る。このため、各ゾーンにおける不良ビットの発生数を低減することが出来る。よってＥＣＣ処理をパスしやすくなり、読み出し動作の信頼性を向上することが出来る。
【０１７８】
また、本実施形態に係る構成では、シフトリード時、既にＥＣＣ処理にパスしたゾーンについては、ＮＡＮＤ型フラッシュメモリ１００からコントローラ２００へのデータの転送及びＥＣＣ処理を不要としている。そのため、シフトリード時のＥＣＣ処理時間を短縮出来る。従って、読み出し時の処理速度を向上することが出来る。
【０１７９】
３．第３実施形態  
次に、第３実施形態に係る半導体記憶装置及びメモリシステムについて説明する。本実施形態は、上記第１及び第２実施形態におけるＥＣＣ処理に関するものである。以下では第１及び第２実施形態と異なる点についてのみ説明する。
【０１８０】
３．１  ＥＣＣ処理の動作について
本実施形態では、図２８で説明したフローチャートにおけるＥＣＣ回路２６０の具体的な処理動作について、図２９〜図３１を用いて説明する。
【０１８１】
本実施形態におけるＥＣＣ回路２６０は、復号化部２６４のシンドローム計算部２６５、誤り位置多項式演算部２６６、チェンサーチ部２６７、及び誤り検出符号デコーダ２６８による４段のパイプライン処理によってデータの誤り訂正を行う。そしてＥＣＣ回路２６０は、訂正されたデータ及びＥＣＣ処理のパス／フェイルの判定結果を例えばバッファメモリ２４０に送信する。
【０１８２】
図２９（図２８のステップＳ２２４）に示すように、ノーマルリード時は全てのゾーンがＥＣＣ処理の対象となるため、ＥＣＣ回路２６０は、ゾーン０〜ゾーン３のデータを順次処理し、これらの結果を例えばバッファメモリ２４０に保持する。
【０１８３】
具体的には、まずステップ１で、シンドローム計算部２６５はゾーン０のデータを用いてシンドロームを算出する。
【０１８４】
次にステップ２で、誤り位置多項式演算部２６６は、ステップ１で得られたゾーン０に関するシンドロームに基づいて、誤り位置多項式演算を行う。この誤り位置多項式演算部２６６における処理と並行して、シンドローム計算部２６５はゾーン１のデータを用いてシンドロームを算出する。
【０１８５】
次にステップ３で、チェンサーチ部２６７は、ステップ２で得られたゾーン０に関する誤り位置多項式演算結果に基づいて、ゾーン０のデータにつき、誤りの位置を特定し、訂正する。このチェンサーチ部２６７における処理と並行して、誤り位置多項式演算部２６６は、ステップ２で得られたゾーン１に関するシンドロームに基づいて誤り位置多項式演算を行う。更に並行して、シンドローム計算部２６５はゾーン２のデータを用いてシンドロームを算出する。
【０１８６】
次にステップ４で、誤り検出符号デコーダ２６８は、ステップ３で得られたゾーン０の訂正後のデータに誤りがあるか否かを判定する。この誤り検出符号デコーダ２６８における処理と並行して、チェンサーチ部２６７は、ステップ３で得られたゾーン１に関する誤り位置多項式演算結果に基づいて、ゾーン１のデータにつき、誤りの位置を特定し、訂正する。更に並行して、誤り位置多項式演算部２６６は、ステップ３で得られたゾーン２に関するシンドロームに基づいて誤り位置多項式演算を行う。更に並行して、シンドローム計算部２６５は、ゾーン３のデータを用いてシンドロームを算出する。
【０１８７】
このように、シンドローム計算部２６５、誤り位置多項式演算部２６６、チェンサーチ部２６７、及び誤り検出符号デコーダ２６８は、各ゾーンのデータを並列に処理する。ステップ５以降も同様である。また、ステップ５〜ステップ８にかけて、ＣＰＵ２３０は、ゾーン毎にＥＣＣ処理の結果をバッファメモリ２４０に送信し、格納させる。具体的には、ＣＰＵ２３０は、ＥＣＣ処理をパスした場合は、誤り検出符号デコーダ２６８において行われた判定結果及び訂正後のデータをバッファメモリ２４０に送信し、ＥＣＣ処理をフェイルした場合は、誤り検出符号デコーダ２６８において行われた判定結果をバッファメモリ２４０に送信する。従って、バッファメモリ２４０は、ステップ５ではゾーン０のデータのＥＣＣ処理の結果を保持し、ステップ６ではゾーン０及びゾーン１のデータのＥＣＣ処理の結果を保持し、ステップ７ではゾーン０〜ゾーン２のデータのＥＣＣ処理の結果を保持し、ステップ８ではゾーン０〜ゾーン３のデータのＥＣＣ処理の結果を保持する。なお、ＥＣＣ処理されるゾーン０〜ゾーン３の順序は、これに限定されず、適宜入れ替えても良い。更に、ＣＰＵ２３０は、ＥＣＣ処理をフェイルした訂正後のデータもバッファメモリ２４０に送信し、これを保持させても良い。この場合、ＥＣＣ処理をフェイルした訂正後のデータは、後述のリトライリードの際、新しいデータに更新される。
【０１８８】
よって、ノーマルリードの場合、ゾーン０〜ゾーン３のデータのＥＣＣ処理を開始してから、その結果がメモリに格納されるまでに必要となるステップ数は８ステップである。図２９の例では、ゾーン０とゾーン１がＥＣＣ処理をフェイルし、ゾーン２とゾーン３がＥＣＣ処理をパスしている。よってＣＰＵ２３０は、ＥＣＣ処理をパスしたゾーン２とゾーン３の訂正後のデータをバッファメモリ２４０に保持させる。またＣＰＵ２３０は、ＥＣＣ処理をフェイルしたゾーン０とゾーン１のデータを１回目のシフトリードによりＮＡＮＤ型フラッシュメモリ１００から再度読み出す。この際、ゾーン２とゾーン３のデータは、ＮＡＮＤ型フラッシュメモリ１００からコントローラ２００へは転送されない。
【０１８９】
次に図３０（図２８のステップＳ２２８）に示すように、ＥＣＣ回路２６０は、ゾーン０とゾーン１のデータのＥＣＣ処理を行う。この場合、ＥＣＣ処理を完了するのに必要となるステップ数は６ステップである。図３０の例では、ゾーン０はＥＣＣ処理をフェイルし、ゾーン１はＥＣＣ処理をパスしている（ゾーン２とゾーン３はＥＣＣ処理の対象外）。この結果、ＣＰＵ２３０は、ゾーン１の訂正後のデータをバッファメモリ２４０に保持させる。更にＣＰＵ２３０は、ＥＣＣ処理をフェイルしたゾーン０のデータを２回目のシフトリードによりＮＡＮＤ型フラッシュメモリ１００から再度読み出す。もちろん、この際にはゾーン１〜ゾーン３のデータはコントローラ２００へ転送されない。
【０１９０】
次に図３１（図２８のステップＳ２３２）に示すように、ＥＣＣ回路２６０は、ゾーン０のデータのＥＣＣ処理を行う。この場合、ＥＣＣ処理に必要となるステップ数は５ステップである。このように、フェイルするゾーン数が少なくなると、ＥＣＣ処理で必要となるステップ数が低減される。そして、図３１の例では、ゾーン０はＥＣＣ処理をパスしている（ゾーン１〜ゾーン３はＥＣＣ処理の対象外）。すなわち、この時点において、ゾーン０〜ゾーン３の全てのデータにつき、誤り訂正後の正しいデータが得られる。そして全てのゾーンがＥＣＣ処理をパスすると、ＣＰＵ２３０は、ノーマルリードで読み出したゾーン２とゾーン３の訂正後のデータと、１回目のシフトリードで読み出したゾーン１の訂正後のデータと、２回目のシフトリードで読み出したゾーン０の訂正後のデータを、当該ページのデータとしてホスト機器に送信する。
【０１９１】
３．２  第３実施形態に係る効果について
以上のように、第１及び第２実施形態で説明したＥＣＣ処理を実現するには、例えば本実施形態に係る構成を適用することが出来る。
【０１９２】
４．第４実施形態  
次に、第４実施形態に係る半導体記憶装置及びメモリシステムについて説明する。本実施形態は、第１乃至第３実施形態おけるメモリセルアレイ１１１の構成を変形したものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
【０１９３】
４．１  メモリセルアレイの構成について
まず、メモリセルアレイ１１１の構成の詳細について、ブロックＢＬＫ０を例として図３２を用いて説明する。なお、他のブロックＢＬＫも同様の構成を有している。
【０１９４】
図示するように、ブロックＢＬＫ０は例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。
【０１９５】
ＮＡＮＤストリングＳＲの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴ０〜ＭＴ７は直列接続される。この直列接続の一端側のメモリセルトランジスタＭＴ７は選択トランジスタＳＴ１に接続され、他端側のメモリセルトランジスタＭＴ０は選択トランジスタＳＴ２に接続されている。
【０１９６】
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。他方で、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一のセレクトゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
【０１９７】
すなわち、ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
【０１９８】
また、メモリセルアレイ１１１内でマトリクス状に設けられたＮＡＮＤストリングＳＲのうち、同一行にあるＮＡＮＤストリングＳＲの選択トランジスタＳＴ１は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｋ−１）、（Ｋ−１）は１以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリングＳＲを共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端はソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリングＳＲを共通に接続する。
【０１９９】
次に本実施形態に係るＮＡＮＤ型フラッシュメモリ１００の平面構造と断面構造について、図３３及び図３４を用いて説明する。
【０２００】
図示するように、半導体基板２０の表面に対する垂直方向である第１方向にＮＡＮＤストリングＳＲが形成されており、各ＮＡＮＤストリングＳＲは、ストリングユニット毎に、ワード線ＷＬ、セレクトゲート線ＳＧＤ、及びＳＧＳが共通に接続されている。より具体的には、半導体基板２０にはｎ型ウェル２０ａが設けられ、ｎ型ウェル２０ａの表面領域にはｐ型ウェル２０ｂが設けられている。また、ｐ型ウェル２０ｂの表面領域に、ｎ＋型拡散層２０ｃが設けられている。そして半導体基板２０上には、セレクトゲート線ＳＧＳとして機能する複数の配線層、ワード線ＷＬとして機能する複数の配線層、及びセレクトゲート線ＳＧＤとして機能する複数の配線層が順次積層されている。ワード線ＷＬとして機能する複数の配線層は、例えば８層積層され、下層より図３２で説明したワード線ＷＬ０〜ＷＬ７として機能する。また各配線層間には図示せぬ絶縁膜が形成されている。
【０２０１】
そして、これらの配線層及び絶縁膜を貫通してｐ型ウェル２０ｂに達するメモリホールが形成されている。メモリホールの側面には図示せぬブロック絶縁膜、電荷蓄積層、及びトンネル絶縁膜が順次形成され、メモリホールの内部は半導体層により埋め込まれている。半導体層は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域である。以下、メモリホール内に埋め込まれた半導体層を「半導体柱ＳＰ」と呼ぶ。半導体柱ＳＰは、上面にコンタクトプラグ（以下、ビット線コンタクトＣＴ）が形成され、ストリングユニット内のビット線コンタクトＣＴは、それぞれ異なるビット線ＢＬに接続される。この半導体柱ＳＰとワード線ＷＬ０〜ＷＬ７とにより、メモリセルトランジスタＭＴ０〜ＭＴ７が形成される。同様に、この半導体柱ＳＰとセレクトゲート線ＳＧＤ及びＳＧＳとにより、選択トランジスタＳＴ１及びＳＴ２が形成される。なお、図３２では、セレクトゲート線ＳＧＤ及びＳＧＳはそれぞれ４層設けられており、これらは電気的にそれぞれ共通に接続されて、実質的に１つの選択トランジスタＳＴ１及びＳＴ２のゲート電極として機能する。更に、セレクトゲート線ＳＧＤ及びＳＧＳは１層以上設けられていれば良く、その数は限定されるものではない。
【０２０２】
また、半導体基板２０上には、上面から見ると（つまり第２方向と第３方向で形成される平面において）第３方向に沿ったライン形状となるコンタクトプラグ（以下、ソース線コンタクトＬＩｓｒｃ）が形成されている。ソース線コンタクトＬＩｓｒｃの底面はｎ＋型拡散層２０ｃに接続され、上面はソース線ＳＬに接続される。また、複数のソース線コンタクトＬＩｓｒｃが第２方向において周期的に配置され、２つのソース線コンタクトＬＩｓｒｃの間に、１つのストリングユニットＳＵが設けられる。図３３の例では、ソース線コンタクトＬＩｓｒｃ＿０とソース線コンタクトＬＩｓｒｃ＿１の間にストリングユニットＳＵ０が設けられ、ソース線コンタクトＬＩｓｒｃ＿１とソース線コンタクトＬＩｓｒｃ＿２の間にストリングユニットＳＵ１が設けられる。なお、ソース線コンタクトＬＩｓｒｃ＿０、ＬＩｓｒｃ＿１等を区別しない場合は、単にソース線コンタクトＬＩとも呼ぶ。
【０２０３】
各ストリングユニットＳＵにおける半導体柱ＳＰは、例えば４列の千鳥配列となるように配置されている。具体的には、図３４に示すように、第２方向と第３方向で形成される平面において、第３方向に沿ってライン形状に形成されたソース線コンタクトＬＩｓｒｃ＿０側から、第２方向に沿って、半導体柱ＳＰ０〜ＳＰ３が順次配列され、半導体柱ＳＰ３がソース線コンタクトＬＩｓｒｃ＿１に最も近い位置に配置される。
【０２０４】
より具体的には、半導体柱ＳＰ０＿ｊ（ｊは０以上の自然数）は、第２方向においてソース線コンタクトＬＩｓｒｃ＿０に最も近い位置に配置される。そして、半導体柱ＳＰ０＿０、ＳＰ０＿１、ＳＰ０＿２、…は、ソース線コンタクトＬＩｓｒｃ＿０に隣り合うように第３方向に沿って配置される。
【０２０５】
半導体柱ＳＰ１＿ｊは、第２方向において半導体柱ＳＰ０＿ｊとＳＰ２＿ｊの間に位置するように配置される。そして、半導体柱ＳＰ１＿０は、第３方向における位置が、半導体柱ＳＰ０＿０と半導体柱ＳＰ０＿１との間に位置するように配置され、半導体柱ＳＰ１＿１は、半導体柱ＳＰ０＿１と半導体柱ＳＰ０＿２との間に位置するように配置される。半導体柱ＳＰ１＿２、…も同様である。
【０２０６】
半導体柱ＳＰ２＿ｊは、第２方向において半導体柱ＳＰ１＿ｊとＳＰ３＿ｊの間に位置するように配置される。そして半導体柱ＳＰ２＿０、ＳＰ２＿１、ＳＰ２＿２、…は、第３方向において半導体柱ＳＰ０＿０、ＳＰ０＿１、ＳＰ０＿２、…と同じ位置にそれぞれ配置される。
【０２０７】
半導体柱ＳＰ３＿ｊは、第２方向において半導体柱ＳＰ２＿ｎとソース線コンタクトＬＩｓｒｃ＿１の間に位置するように配置される。半導体柱ＳＰ３＿０、ＳＰ３＿１、ＳＰ３＿２、…は、第３方向において半導体柱ＳＰ１＿０、ＳＰ１＿１、ＳＰ１＿２、…と同じ位置にそれぞれ配置される。すなわち半導体柱ＳＰ０＿ｊ〜ＳＰ３＿ｊは、第３方向において、互いの位置が交互になるように配置されている。
【０２０８】
また、半導体柱ＳＰ＿ｊがビット線コンタクトＣＴを介して接続されるビット線ＢＬは、ＢＬ（４ｊ＋Ｃ）（（Ｃ＝０：半導体柱ＳＰ０、１：半導体柱ＳＰ２、２：半導体柱ＳＰ１、３：半導体柱ＳＰ３）と表すことが出来る。具体的には、半導体柱ＳＰ０＿ｊ（Ｃ＝０）は、ビット線コンタクトＣＴ０＿ｊを介してビット線ＢＬ（４ｊ）に接続される。半導体柱ＳＰ２＿ｊ（Ｃ＝１）は、ビット線コンタクトＣＴ２＿ｊを介してビット線ＢＬ（４ｊ＋１）に接続される。半導体柱ＳＰ１＿ｊ（Ｃ＝２）は、ビット線コンタクトＣＴ１＿ｊを介してビット線ＢＬ（４ｊ＋２）に接続される。半導体柱ＳＰ３＿ｊ（Ｃ＝３）は、ビット線コンタクトＣＴ３＿ｊを介してビット線ＢＬ（４ｊ＋３）に接続される。
【０２０９】
また、本実施形態では、４つの半導体柱ＳＰ０＿ｊ、ＳＰ１＿ｊ、ＳＰ２＿ｊ、及びＳＰ３＿ｊの集合を１つの半導体柱ユニットＳＰＵｊと定義する。具体的には半導体柱ＳＰ０＿０〜ＳＰ３＿０によるユニットを半導体柱ユニットＳＰＵ０と定義し、半導体柱ＳＰ０＿１〜ＳＰ３＿１によるユニットを半導体柱ユニットＳＰＵ１と定義する。他の半導体柱ＳＰも同様である。
【０２１０】
また、ソース線コンタクトＬＩｓｒｃに隣り合う半導体柱ＳＰ０とＳＰ３を、第１の半導体柱グループＳＰＧ１と分類し、ソース線コンタクトＬＩｓｒｃに隣り合わない半導体柱ＳＰ１、ＳＰ２を、第２の半導体柱グループＳＰＧ２と分類する。
【０２１１】
第１の半導体柱グループＳＰＧ１と第２の半導体柱グループＳＰＧ２とでは、メモリホールをエッチングする際、ソース線コンタクトＬＩｓｒｃとの位置関係により、メモリホールの径、すなわちゲートサイズが異なる場合がある。以下、本実施形態では、第１の半導体柱グループＳＰＧ１の半導体柱ＳＰ０及びＳＰ３に属するメモリセルトランジスタＭＴのゲートサイズの方が小さく、長期間のデータ保持等によるメモリセルトランジスタＭＴの閾値の変動が大きい場合を例として説明する。
【０２１２】
４．２  カラム系回路の構成について
次に、本実施形態に係るカラム系回路の構成について説明する。以下ではカラム系回路の具体例として、センスアンプユニットとカラムデコーダについて説明する。
【０２１３】
４．２．１  センスアンプユニットとカラムデコーダの接続について
まず、本実施形態におけるセンスアンプ１１３とカラムデコーダ１１４の接続について、図３５を用いて説明する。
【０２１４】
本実施形態におけるセンスアンプユニットＳＡＵは、ビット線ＢＬに流れる電流をセンスする電流センス方式である。そして図示するように、１本のビット線ＢＬに１つのセンスアンプユニットＳＡＵが設けられている。また、各センスアンプユニットＳＡＵに１つのラッチ回路ＸＤＬが接続され、ラッチ回路ＸＤＬから信号線ＩＯに対してデータの入出力が行われる。そしてカラムデコーダ１１４は、ラッチ回路ＸＤＬにおけるデータの入出力を制御する。
【０２１５】
本実施形態では、１つの半導体柱ユニットＳＰＵｊに対応する４つのラッチ回路ＸＤＬが、コントローラ２００とデータの入出力を行う信号線ＩＯ（０）〜ＩＯ（７）のいずれかの信号線ＩＯに共通に接続されている。具体的には半導体柱ユニットＳＰＵ０に対応するラッチ回路ＸＤＬ０〜ＸＤＬ３は、信号線ＩＯ（０）に共通に接続され、半導体柱ユニットＳＰＵ１に対応するラッチ回路ＸＤＬ４〜ＸＤＬ７は、信号線ＩＯ（１）に共通に接続されている。従って、８つの半導体柱ユニットＳＰＵで信号線ＩＯ（０）〜ＩＯ（７）に対応する１つのグループとなる。図３５の例では、半導体柱ユニットＳＰＵ０〜ＳＰＵ７で信号線ＩＯ（０）〜ＩＯ（７）に対応する１つのグループとなる。また、半導体柱ユニットＳＰＵ８〜ＳＰＵ１５で信号線ＩＯ（０）〜ＩＯ（７）に対応する別のグループとなる。
【０２１６】
また、１つの半導体柱ユニットＳＰＵｊに対応する４つのラッチ回路ＸＤＬは、それぞれ異なるカラムセレクト線ＣＳＬに接続されている。すなわち、４つのラッチ回路ＸＤＬが半導体柱ＳＰ毎に異なるカラムセレクト線ＣＳＬに接続されている。そして、１つのグループに含まれる８つの半導体ユニットＳＰＵｊにおいて、同じ半導体柱ＳＰに対応する８つのラッチ回路ＸＤＬが、同じカラムセレクト線ＣＳＬに共通に接続されている。よって、カラムデコーダ１１４は、１つのカラムセレクト線ＣＳＬを選択することにより、同じ半導体柱ＳＰに対応した８つのラッチ回路ＸＤＬを選択する。
【０２１７】
例えば、カラムデコーダ１１４がカラムセレクト線ＣＳＬ０を選択した場合は、半導体柱ユニットＳＰＵ０〜ＳＰＵ７において、半導体柱ＳＰ０に対応する８つのラッチ回路ＸＤＬ０、ＸＤＬ４、ＸＤＬ８、ＸＤＬ１２、ＸＤＬ１６、ＸＤＬ２０、ＸＤＬ２４、及びＸＤＬ２８が、信号線ＩＯ（０）〜ＩＯ（７）にそれぞれ電気的に接続される。また、カラムデコーダ１１４がカラムセレクト線ＣＳＬ１を選択した場合は、半導体柱ＳＰ２群に対応する８つのラッチ回路ＸＤＬ１、ＸＤＬ５、ＸＤＬ９、ＸＤＬ１３、ＸＤＬ１７、ＸＤＬ２１、ＸＤＬ２５、及びＸＤＬ２９が、信号線ＩＯ（０）〜ＩＯ（７）にそれぞれ接続される。カラムデコーダ１１４がカラムセレクト線ＣＳＬ２あるいはＣＳＬ３を選択した場合も同様である。
【０２１８】
次に、ゾーン０〜ゾーン３に対応する半導体柱ＳＰ、半導体柱グループＳＰＧ、カラムセレクト線ＣＳＬ、及びラッチ回路ＸＤＬの関係について、図３６を用いて説明する。本実施形態では、第１実施形態の図１４と同様に、１ページの通常データ領域が４つのゾーンを備えている。
【０２１９】
図示するように、ゾーン０には半導体柱ＳＰ０のデータが割り振られ、ゾーン１には半導体柱ＳＰ２のデータが割り振られ、ゾーン２には半導体柱ＳＰ１のデータが割り振られ、ゾーン３には半導体柱ＳＰ３のデータが割り振られる。また、ゾーン０とゾーン３は、第１の半導体柱グループＳＰＧ１に対応し、ゾーン１とゾーン２は、第２の半導体柱グループＳＰＧ２に対応する。
【０２２０】
またゾーンに対応したカラムセレクト線ＣＳＬの番号は、ＣＳＬ（４ｎ＋Ｃ）（ｎは０以上の自然数と表すことが出来る。ここで“４”は、１つの半導体柱ユニットＳＰＵｊに対応するセンスアンプユニット数である。またカラムセレクト線ＣＳＬ（４ｎ＋Ｃ）に対応した８のラッチ回路ＸＤＬの番号は、接続された信号線ＩＯの番号をＩＯ（ｘ）（ｘは０〜７の自然数）とすると、ＸＤＬ（３２ｎ＋４ｘ＋Ｃ）と表すことが出来る。Ｃは半導体柱ＳＰの番号すなわち対応するゾーンの番号を示しており、次の関係がある。すなわち、
Ｃ＝０：半導体柱ＳＰ０（ゾーン０）、  
Ｃ＝１：半導体柱ＳＰ２（ゾーン１）、  
Ｃ＝２：半導体柱ＳＰ１（ゾーン２）、及び  
Ｃ＝３：半導体柱ＳＰ３（ゾーン３）。
【０２２１】
例えば、ゾーン０（Ｃ＝０）に対応するカラムセレクト線ＣＳＬは、ＣＳＬ（４ｎ）である。そして、カラムセレクト線ＣＳＬ（４ｎ）に対応し、且つ信号線ＩＯ（０）（ｘ＝０）に対応するラッチ回路ＸＤＬは、ＸＤＬ（３２ｎ）となる。また例えばゾーン１（Ｃ＝１）に対応するカラムセレクト線は、ＣＳＬ（４ｎ＋１）であり、信号線ＩＯ（１）（ｘ＝１）に対応するラッチ回路ＸＤＬは、ＸＤＬ（３２ｎ＋５）となる。
【０２２２】
４．２．２  センスアンプの回路構成について
次にセンスアンプ１１３の構成について、図３７を用いて説明する。本実施形態では、ビット線ＢＬを流れる電流をセンスする電流センス方式のセンスアンプ１１３を例に説明する。なお、電流センス方式では、全ビット線ＢＬのデータを一括して読み出すことが出来る。従って、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴが「ページ」と呼ばれる単位となる。
【０２２３】
図示するようにセンスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びに３つのラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬを備えている。そして１つのセンスアンプユニットＳＡＵに対し１つのラッチ回路ＸＤＬを備え、センスアンプユニットＳＡＵは更に、プリチャージ回路３３０及びバススイッチ３３２を備えている。
【０２２４】
プリチャージ回路３３０は、バスＬＢＵＳをプリチャージする。プリチャージ回路３３０は、例えば低耐圧ＮチャネルＭＯＳトランジスタ３３１を含む。トランジスタ３３１は、ソースまたはドレインのいずれか一方がバスＬＢＵＳに接続され、ゲートには信号ＬＰＣが入力される。そしてプリチャージ回路３３０は、センスアンプユニットＳＡＵで使用される電源電圧ＶＤＤＳＡに、バスＬＢＵＳをプリチャージする。
【０２２５】
バススイッチ３３２は、バスＤＢＵＳとバスＬＢＵＳとを接続する。すなわちバススイッチ３３２は、例えば低耐圧ＮチャネルＭＯＳトランジスタ３３３を含む。トランジスタ３３３は、ソースまたはドレインのいずれか一方がバスＤＢＵＳに接続され、他方がバスＬＢＵＳに接続され、ゲートには信号ＤＳＷが入力される。
【０２２６】
次に、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬの構成について説明する。
【０２２７】
センスアンプ部ＳＡは、高耐圧ＮチャネルＭＯＳトランジスタ４０、低耐圧ＮチャネルＭＯＳトランジスタ４１〜５０、低耐圧ＰチャネルＭＯＳトランジスタ５１、及びキャパシタ素子５２を備えている。
【０２２８】
トランジスタ４０は、ゲートに信号ＢＬＳが入力され、ソースまたはドレインのいずれか一方が対応するビット線ＢＬに接続される。トランジスタ４１は、ソースまたはドレインのいずれか一方がトランジスタ４０に接続され、他方がノードＳＣＯＭに接続され、ゲートに信号ＢＬＣが入力される。トランジスタ４１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。
【０２２９】
トランジスタ４５は、ソースまたはドレインのいずれか一方がノードＳＣＯＭに接続され、他方がノードＳＲＣＧＮＤ（例えば０Ｖ）に接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ４２は、ソースまたはドレインのいずれか一方がノードＳＣＯＭに接続され、他方がノードＳＳＲＣに接続され、ゲートに信号ＢＬＸが入力される。トランジスタ５１は、ソースまたはドレインのいずれか一方がノードＳＳＲＣに接続され、他方が電源に接続され、電源から電圧ＶＤＤＳＡが与えられる。またトランジスタ５１は、ゲートにノードＩＮＶ＿Ｓが接続される。トランジスタ４３は、ソースまたはドレインのいずれか一方がノードＳＣＯＭに接続され、他方がノードＳＥＮとの間に接続され、ゲートに信号ＸＸＬが入力される。トランジスタ４４は、ソースまたはドレインのいずれか一方がノードＳＳＲＣに接続され、他方がノードＳＥＮとの間に接続され、ゲートに信号ＨＬＬが入力される。キャパシタ素子５２は、一方の電極がノードＳＥＮに接続され、他方の電極にはクロック信号ＣＬＫが入力される。トランジスタ４７は、ゲートにノードＳＥＮが接続され、ソースまたはドレインのいずれか一方が接地されている。トランジスタ４８は、ソースまたはドレインのいずれか一方がトランジスタ４７に接続され、他方がバスＬＢＵＳに接続され、ゲートに信号ＳＴＢが入力される。
【０２３０】
トランジスタ４６は、ソースまたはドレインのいずれか一方がノードＳＥＮに接続され、他方がバスＬＢＵＳに接続され、ゲートに信号ＢＬＱが入力される。トランジスタ５０は、ソースまたはドレインのいずれか一方が接地され、ゲートがバスＬＢＵＳに接続される。トランジスタ４９は、ソースまたはドレインのいずれか一方がトランジスタ５０に接続され、他方がノードＳＥＮに接続され、ゲートに信号ＬＳＬが入力される。
【０２３１】
次に、ラッチ回路ＳＤＬについて説明する。ラッチ回路ＳＤＬは、低耐圧ＮチャネルＭＯＳトランジスタ６０〜６３及び低耐圧のＰチャネルＭＯＳトランジスタ６４〜６７を備えている。
【０２３２】
トランジスタ６０は、ソースまたはドレインのいずれか一方がバスＬＢＵＳに接続され、他方がノードＬＡＴ＿Ｓに接続され、ゲートに信号ＳＴＬが入力される。トランジスタ６１は、ソースまたはドレインのいずれか一方がバスＬＢＵＳに接続され、他方がノードＩＮＶ＿Ｓに接続され、ゲートに信号ＳＴＩが入力される。トランジスタ６２は、ソースまたはドレインのいずれか一方がノードＬＡＴ＿Ｓに接続され、他方が接地に接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ６３は、ソースまたはドレインのいずれか一方がノードＩＮＶ＿Ｓに接続され、他方が接地に接続され、ゲートがノードＬＡＴ＿Ｓに接続される。トランジスタ６４は、ソースまたはドレインのいずれか一方がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ６５は、ソースまたはドレインのいずれか一方がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。トランジスタ６６は、ソースまたはドレインのいずれか一方がトランジスタ６４に接続され、他方が電源に接続され、電源より電圧ＶＤＤＳＡが印加される。またトランジスタ６６は、ゲートに信号ＳＬＬが入力される。トランジスタ６７は、ソースまたはドレインのいずれか一方がトランジスタ６５に接続され、他方が電源に接続され、電源より電圧ＶＤＤＳＡが印加される。またトランジスタ６７は、ゲートに信号ＳＬＩが入力される。
【０２３３】
ラッチ回路ＳＤＬでは、トランジスタ６２、６４で第１インバータが構成され、トランジスタ６３、６５で第２インバータが構成されている。そして、第１インバータの出力及び第２インバータの入力（ノードＬＡＴ＿Ｓ）が、データ転送用のトランジスタ６０を介してバスＬＢＵＳに接続され、第１インバータの入力及び第２インバータの出力（ノードＩＮＶ＿Ｓ）が、データ転送用のトランジスタ６１を介してバスＬＢＵＳに接続される。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。
【０２３４】
ラッチ回路ＬＤＬ及びＵＤＬは、ラッチ回路ＳＤＬと同様の構成を有しているので、説明は省略するが、各トランジスタの参照番号及び制御信号名は、図３７に示す通り、ラッチ回路ＳＤＬのものとは区別して以下説明する。
【０２３５】
次にラッチ回路ＸＤＬについて説明する。ラッチ回路ＸＤＬは、低耐圧ＮチャネルＭＯＳトランジスタ９１〜９４及び低耐圧ＰチャネルＭＯＳトランジスタ９５〜９８を備えている。
【０２３６】
トランジスタ９１は、ソースまたはドレインのいずれか一方が入出力信号Ｉ／Ｏ［０］〜Ｉ／Ｏ［７］のいずれかに対応する信号線ＩＯに接続され、他方がノードＬＡＴ＿Ｘに接続され、ゲートにカラムセレクト線ＣＳＬｉが接続される。トランジスタ９２は、ソースまたはドレインのいずれか一方がノードＬＡＴ＿Ｘに接続され、ゲートがノードＩＮＶ＿Ｘに接続される。トランジスタ９３は、ソースまたはドレインのいずれか一方がトランジスタ９２に接続され、他方が接地に接続され、ゲートに信号ＸＮＬが入力される。トランジスタ９５は、ソースまたはドレインのいずれか一方がノードＬＡＴ＿Ｘに接続され、ゲートにノードＩＮＶ＿Ｘが接続される。トランジスタ９６は、ソースまたはドレインのいずれか一方がノードＩＮＶ＿Ｘに接続され、ゲートにノードＬＡＴ＿Ｘが接続される。トランジスタ９７は、ソースまたはドレインのいずれか一方が電源に接続され、他方がトランジスタ９５に接続され、電源より電圧ＶＤＤＳＡが供給される。またトランジスタ９７は、ゲートに信号ＸＬＬが入力される。トランジスタ９８は、ソースまたはドレインのいずれか一方が電源に接続され、他方がトランジスタ９６に接続され、電源より電圧ＶＤＤＳＡが供給される。また、トランジスタ９８は、ゲートに信号ＸＬＩが入力される。
【０２３７】
例えば読み出したデータをラッチ回路ＸＤＬから信号線ＩＯに転送する場合、カラムデコーダ１１４は、カラムセレクト線ＣＳＬを“Ｈ”レベルにし、トランジスタ９１をオン状態とする。これによりラッチ回路ＸＤＬが信号線ＩＯと電気的に接続され、データの転送が行われる。
【０２３８】
次にプリチャージ回路３２０とディスチャージ回路３２２について説明する。プリチャージ回路３２０は、バスＤＢＵＳをプリチャージし、ディスチャージ回路３２２は、バスＤＢＵＳをディスチャージする。プリチャージ回路３２０は、例えば低耐圧ＮチャネルＭＯＳトランジスタ３２１を含む。またディスチャージ回路３２２は、例えば低耐圧ＮチャネルＭＯＳトランジスタ３２３を含む。トランジスタ３２１及び３２３は、バスＤＢＵＳに共通に接続され、ゲートに信号ＤＰＣ及び信号ＤＤＳがそれぞれ入力される。
【０２３９】
次に、上記構成のセンスアンプユニットＳＡＵの動作について簡単に説明する。まずデータの書き込み時について説明する。メモリセルトランジスタＭＴにデータを書き込む場合（電荷を注入して閾値を上昇させる場合）、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓには“Ｈ”レベル（“１”データ）が格納される。この結果、トランジスタ４５がオン状態とされ、ビット線ＢＬは０Ｖとされる。他方、メモリセルトランジスタＭＴにデータを書き込まない場合（電荷を注入せず、閾値を変えない場合）、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓには“Ｌ”レベル（“０”データ）が格納される。この結果、トランジスタ５１がオン状態とされ、ビット線ＢＬには正電圧（例えば選択トランジスタＳＴ１がオフ状態となる電圧）が与えられる。
【０２４０】
次に読み出し時について説明する。読み出し時には、まずノードＩＮＶ＿Ｓが“Ｌ”レベルとされ、トランジスタ５１がオン状態とされる。そして、トランジスタ４０〜４２を介して、ビット線ＢＬがプリチャージされる。またトランジスタ４４もオン状態とされ、ノードＳＥＮが充電される。
【０２４１】
その後、トランジスタ４４がオフ状態とされ、信号ＸＸＬが“Ｈ”レベルとされてトランジスタ４３がオン状態とされる。すると、対応するメモリセルトランジスタがオン状態であれば、ノードＳＥＮの電位は低下し、トランジスタ４７はオフ状態となる。他方、対応するメモリセルトランジスタがオフ状態であれば、ノードＳＥＮの電位は“Ｈ”レベルを維持し、この結果、トランジスタ４７はオン状態となる。
【０２４２】
そして、信号ＳＴＢが“Ｈ”レベルとされてトランジスタ４８がオン状態とされ、トランジスタ４７のオン／オフに応じた電位がバスＬＢＵＳに読み出され、ラッチ回路ＳＤＬ、ＬＤＬ、及びＵＤＬのいずれかに保持される。
【０２４３】
４．３  本実施形態に係る効果について
本実施形態に係る構成であると、上記第１乃至第３実施形態と同様の効果が得られる。
【０２４４】
以下、本実施形態における効果につき、図３８の具体例を用いて説明する。本実施形態では、ゾーンと半導体柱ＳＰとを対応させており、図３８の例では、ゾーン０が半導体柱ＳＰ０のデータに対応し、ゾーン１が半導体柱ＳＰ２のデータに対応し、ゾーン２が半導体柱ＳＰ１のデータに対応し、ゾーン３が半導体柱ＳＰ３のデータに対応する。
【０２４５】
例えば長期間のデータ保持等により、メモリセルトランジスタＭＴの閾値が変動した場合、第１の半導体柱グループＳＰＧ１に属するメモリセルトランジスタＭＴの方が、第２の半導体柱グループＳＰＧ２に属するメモリセルトランジスタＭＴよりも閾値の変動が大きくなり、ノーマルリード時に不良ビットが発生しやすくなる。よってノーマルリード時には、ゾーン０（半導体柱ＳＰ０）とゾーン３(半導体柱ＳＰ３)から読み出されたデータで不良ビットが多く発生する。この結果、例えばゾーン１（半導体柱ＳＰ２）とゾーン２（半導体柱ＳＰ１）のデータは、ノーマルリードにおいてＥＣＣ処理をパスし、ゾーン０とゾーン３のデータは、ＥＣＣ処理をフェイルする。
【０２４６】
その後、ゾーン０とゾーン３のデータは、シフトリードにより最適なリードレベルが設定された状態で、再度、読み出される。このようにゾーンと半導体柱ＳＰを対応させることにより、ゾーン毎にメモリセルトランジスタＭＴの閾値に応じた最適なリードレベルを設定出来、読み出し動作の信頼性を向上することが出来る。
【０２４７】
５．第５実施形態  
次に、第５実施形態に係る半導体記憶装置及びメモリシステムについて説明する。本実施形態は、第１乃至第４実施形態を、メモリセルトランジスタＭＴが半導体基板上に二次元的に配列された平面ＮＡＮＤ型フラッシュメモリに適用したものである。また、本実施形態では第４実施形態で説明した電流センス方式のセンスアンプを適用した場合について説明する。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
【０２４８】
５．１  メモリセルアレイの構成について
本実施形態におけるメモリセルアレイ１１１の平面及び断面構成について、図３９〜図４１を用いて説明する。
【０２４９】
まず、メモリセルアレイ１１１の平面構成について、図３９を用いて説明する。図示するように、第２方向と第３方向による平面上において、半導体基板２０中には第２方向に沿ったストライプ形状の素子領域（Active area）が、第３方向に沿って複数設けられている。隣り合う素子領域間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって、素子領域は電気的に分離されている。半導体基板２０上には、複数の素子領域を跨ぐようにして、第３方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ（Ｈ−１）（（Ｈ−１）は１以上の自然数）、並びにセレクトゲート線ＳＧＤ及びＳＧＳが形成されている。そして、ワード線ＷＬと素子領域とが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域とが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第２方向で隣接するワード線間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【０２５０】
第２方向で隣接するセレクトゲート線ＳＧＤ間の素子領域に形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第２方向に沿って設けられたストライプ形状のダミービット線及びビット線ＢＬ０〜ＢＬ（Ｋ−１）にそれぞれ接続される。また、第２方向で隣接するセレクトゲート線ＳＧＳ間の素子領域に形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線ＳＬに共通に接続される。また、１つの素子領域が、１つのＮＡＮＤストリングＳＲに対応し、ビット線ＢＬ０〜ＢＬ（Ｋ−１）に対応するＮＡＮＤストリングをＳＲ０〜ＳＲ（Ｋ−１）とする。なお、図３９の例では、１つのブロックＢＬＫにおいて、第３方向における端部の素子領域（図面右端及び左端の素子領域）上に形成されるメモリセルトランジスタＭＴ等をダミーパターンとし、その上方に形成させるビット線ＢＬをダミー配線としているが、ダミーパターン及びダミー配線等を設けなくても良い。
【０２５１】
次に、ＮＡＮＤストリングＳＲの断面構成について説明する。図４０に示すように、半導体基板２０の表面領域内にｎ型ウェル２０ａが形成され、ｎ型ウェル２０ａの表面領域内にｐ型ウェル２０ｂが形成されている。ｐ型ウェル２０ｂ上にはゲート絶縁膜２５が形成され、ゲート絶縁膜２５上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２５上に形成された多結晶シリコン層２９、多結晶シリコン層２９上に形成されたゲート間絶縁膜２７、及びゲート間絶縁膜２７上に形成された多結晶シリコン層２８を有している。
【０２５２】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層２９は電荷蓄積層（浮遊ゲート（ＦＧ））として機能する。また、多結晶シリコン層２８は、ワード線ＷＬとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２９、２８はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層２９、２８が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層２９のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層２８の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板２０表面内には、ｎ＋型拡散層２０ｃが形成されている。ｎ＋型拡散層２０ｃは隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型拡散層２０ｃ、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
【０２５３】
半導体基板２０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜３０が形成されている。層間絶縁膜３０中には、ソース側の選択トランジスタＳＴ２のｎ＋型拡散層（ソース）２０ｃに達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜３０上には、コンタクトプラグＣＰ２に接続される金属配線層３１が形成されている。金属配線層３１はソース線ＳＬの一部として機能する。また層間絶縁膜３０中には、ドレイン側の選択トランジスタＳＴ１のｎ＋型拡散層（ドレイン）２０ｃに達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜３０上に、コンタクトプラグＣＰ３に接続される金属配線層３２が形成されている。
【０２５４】
層間絶縁膜３０上には、金属配線層３１、３２を被覆するようにして、層間絶縁膜３３が形成されている。そして層間絶縁膜３３中に、金属配線層３２に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜３３上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層３４が形成されている。金属配線層３４はビット線ＢＬとして機能する。また、コンタクトプラグＣＰ３、ＣＰ４及び金属配線層３２が、図３９におけるコンタクトプラグＣＰ１に相当する。
【０２５５】
層間絶縁膜３３上には、金属配線層３４を被覆するようにして、層間絶縁膜３５が形成されている。そして層間絶縁膜３５上に、メモリセルアレイ１１１の上部を被覆する金属配線層３６が形成されている。金属配線層３６は、ソース線ＳＬとして機能し、図示せぬ領域にて、金属配線層３１と接続されている。
【０２５６】
また、図４１に示すように、メモリセルトランジスタＭＴを形成するゲート絶縁膜２５及び多結晶シリコン層２９を分離するように、メモリセルトランジスタＭＴ間及び周辺領域には、半導体基板まで掘り込んだ素子分離領域ＳＴＩが形成され、絶縁膜２１が埋め込まれている。そして絶縁膜２１及び多結晶シリコン層２９を覆うようにゲート間絶縁膜２７が形成され、その上面に多結晶シリコン層２８によるワード線ＷＬが形成されている。また、層間絶縁膜３３の上面には、ＮＡＮＤストリングＳＲに対応して同じ本数のビット線ＢＬが形成されている。
【０２５７】
図４１の例では、素子分離領域ＳＴＩは、半導体基板に溝を形成する際のエッチングのばらつきにより、例えば第３方向において幅ＡＡ、ＬＰ、及びＰＡを有する３つのサイズの素子分離領域ＳＴＩが形成されている。そして、３つのサイズの素子分離領域ＳＴＩは、例えば第３方向における素子分離領域ＳＴＩの幅がＡＡ、ＬＰ、ＰＡ、及びＬＰの順番のサイクルを繰り返すように配置されている。
【０２５８】
また、幅ＡＡと幅ＬＰの素子分離領域ＳＴＩに挟まれた素子領域上に形成されるＮＡＮＤストリングＳＲのメモリセルトランジスタＭＴをトランジスタグループＴＧ１に分類し、幅ＬＰと幅ＰＡの素子分離領域ＳＴＩに挟まれた素子領域上に形成されるＮＡＮＤストリングＳＲのメモリセルトランジスタＭＴをトランジスタグループＴＧ２に分類する。
【０２５９】
素子分離領域ＳＴＩの幅がばらつくと、素子領域に形成されるメモリセルトランジスタＭＴのゲート幅がばらつく。よって、トランジスタグループＴＧ１に属するメモリセルトランジスタＭＴのゲート幅をＷ１、トランジスタグループＴＧ２に属するメモリセルトランジスタＭＴのゲート幅をＷ２とすると、ゲート幅Ｗ１とＷ２は異なる。具体的には、素子分離領域ＳＴＩの幅に、ＡＡ＞ＬＰ＞ＰＡの関係がある場合、メモリセルトランジスタＭＴのゲート幅は、Ｗ１＜Ｗ２の関係となる。
【０２６０】
メモリセルトランジスタＭＴは、第３方向にトランジスタグループＴＧ１、ＴＧ２、ＴＧ２、及びＴＧ１を１つのユニット（以下、「トランジスタユニットＴＧＵ」と呼ぶ）とする繰り返しで配置される。よって、１つのトランジスタユニットＴＧＵは、４つのＮＡＮＤストリングＳＲ（メモリセルトランジスタＭＴ）に対応する。
【０２６１】
例えば、ＮＡＮＤストリングＳＲ０及びＳＲ３のメモリセルトランジスタＭＴは、トランジスタグループＴＧ１に属し、ＮＡＮＤストリングＳＲ１及びＳＲ２のメモリセルトランジスタＭＴは、トランジスタグループＴＧ２に属する。そしてＮＡＮＤストリングＳＲ０〜ＳＲ３のメモリセルトランジスタＭＴは、トランジスタユニットＴＧＵ０に属する。
【０２６２】
５．２  カラム系回路の構成について
本実施形態におけるカラム系の回路を構成するセンスアンプ１１３とカラムデコーダ１１４の接続について説明する。
【０２６３】
本実施形態におけるセンスアンプ１１３とカラムデコーダ１１４の接続は、１つのトランジスタユニットＴＧＵに４つのラッチ回路ＸＤＬが対応するため、図３５と同じとなる。但し本実施形態では、図３５における半導体柱ユニットＳＰＵにトランジスタユニットＴＧＵが対応し、半導体柱ＳＰ０及びＳＰ３にトランジスタグループＴＧ１が対応し、半導体柱ＳＰ２及びＳＰ１にトランジスタグループＴＧ２が対応する。よってカラムセレクト線ＣＳＬに対応した８のラッチ回路ＸＤＬの番号は、接続された信号線ＩＯの番号をＩＯ（ｘ）（ｘは０〜７の自然数）とすると、ＸＤＬ（３２ｎ＋４ｘ＋Ｄ）と表すことが出来る。但し、  
Ｄ＝０またはＤ＝３：トランジスタグループＴＧ０、  
Ｄ＝１またはＤ＝２：トランジスタグループＴＧ１、  
である。
【０２６４】
５．３  本実施形態に係る効果について
本実施形態に係る構成であると、上記第１乃至第４実施形態と同様の効果が得られる。以下、本実施形態における効果について説明する。
【０２６５】
メモリセルトランジスタＭＴが半導体基板上に二次元に配列されたＮＡＮＤ型フラッシュメモリの場合、パターニング工程の過程でメモリセルトランジスタＭＴのサイズがばらつく。例えば図４１で説明したように、メモリセルトランジスタＭＴのゲート幅が周期的に異なる場合ある。メモリセルトランジスタＭＴのゲート幅が異なると、データの読み出しにおける最適なリードレベルが異なる場合がある。つまり、トランジスタグループＴＧ１とトランジスタグループＴＧ２との間で、書き込み時の閾値変動量や、データの長期保持時における閾値変動量が異なる場合がある。より具体的には、トランジスタユニットＴＧＵ０において、トランジスタグループＴＧ１に属するＮＡＮＤストリングＳＲ０及びＳＲ３のメモリセルトランジスタＭＴの最適なリードレベルと、トランジスタグループＴＧ２に属するＮＡＮＤストリングＳＲ１及びＳＲ２のメモリセルトランジスタＭＴの最適なリードレベルが異なる。
【０２６６】
そこで本実施形態では、上記第１乃至第４実施形態と同様に、ゾーンとトランジスタグループＴＧを対応付けている。すなわち、不良の発生し易いトランジスタグループＴＧのデータを、ある特定のゾーンに割り当てることで、その他のゾーンにおける不良ビット数を低減させている。より具体的には、例えばトランジスタグループＴＧ１のデータはゾーン０とゾーン３に属し、トランジスタグループＴＧ２のデータはゾーン１とゾーン２に属する。これにより、ゾーン毎に最適なリードレベルによるデータの読み出しが出来る。従って、第１乃至第４実施形態と同様の効果を得ることが出来る。
【０２６７】
６．第６実施形態  
次に、第６実施形態に係る半導体記憶装置及びメモリシステムについて説明する。本実施形態は、第１乃至第５実施形態において、データの書き込み及び読み出しの際、ゾーン毎に異なるベリファイレベル及びリードレベルを設定するものである。以下では一例として、第１実施形態に本例を適用した場合について説明するが、第２乃至第５実施形態に適用しても良い。以下では、第１乃至第５実施形態と異なる点についてのみ説明する。
【０２６８】
６．１  データの書き込み動作について
まず、本実施形態のＮＡＮＤ型フラッシュメモリ１００におけるデータの書き込み動作の流れについて、図４２を用いて説明する。
【０２６９】
図示するように、例えばシーケンサ１２１は、コントローラ２００から書き込み命令、ページアドレス、及び書き込みデータ（誤り訂正符号および誤り検出符号を含む）を受信する（ステップＳ１０１）。カラムデコーダ１１４は、シーケンサ１２１の指示により、カラムセレクト線ＣＳＬを選択して、センスアンプ１１３の各センスアンプユニットＳＡＵのラッチ回路に書き込みデータを保持させる。
【０２７０】
次に、シーケンサ１２１は、センスアンプユニットＳＡＵのラッチ回路に保持されたデータを、受信したページアドレスに対応するメモリセルトランジスタＭＴに書き込む（ステップＳ１０２）。以下の説明では、書き込み動作において電荷蓄積層２６に電荷を注入してメモリセルトランジスタＭＴの閾値を変動させる動作を「プログラム」と呼ぶ。
【０２７１】
次に、シーケンサ１２１は、レイヤ毎に異なるベリファイレベルを設定し、ベリファイを実行する（ステップＳ１０３）。ベリファイとは、プログラム後のメモリセルトランジスタＭＴの閾値と、ベリファイレベルとを比較し、目標とする閾値を有しているか否かを判定する処理である。以下、プログラムとベリファイを含む一連の処理を「プログラムループ」と呼ぶ。また、ベリファイレベルとは、目標となる閾値レベルに対応した電圧であり、例えば“Ａ”レベルの書き込みにおけるベリファイレベルをＡＶとすると、ＡＶ＞ＶＡの関係にある。シーケンサ１２１は、ベリファイをパスするか、あるいはプログラムループの繰り返し回数が予め設定された上限回数に達するまで、ステップＳ１０２及びＳ１０３の処理を繰り返す。
【０２７２】
そしてベリファイをパスすると（ステップＳ１０４  Ｙｅｓ）、データの書き込みは終了する。
【０２７３】
本実施形態の具体例として図４３に、メモリセルトランジスタＭＴに“Ａ”レベルのデータを書き込む際の各レイヤのベリファイレベルを示す。なお、本例では第１実施形態と同様に、第４の層が最も書き込みが遅く（１回のプログラムによる閾値の変動量が小さく）、第１の層が最も書き込みが速い（１回のプログラムによる閾値の変動量が大きい）場合について説明する。また、図４３の例では、閾値の変動量が最も小さい第４の層のベリファイレベルをＡＶ２とし、第１〜第３の層のベリファイレベルをＡＶ１（ＡＶ１＞ＡＶ２）とする。
【０２７４】
図示するように、１回のプログラムによるメモリセルトランジスタＭＴの閾値の変動量は、第１の層のメモリセルトランジスタＭＴほど大きく、第４の層のメモリセルトランジスタＭＴほど小さい。よって図４３の例では、第１の層のメモリセルトランジスタＭＴに対する書き込みが３回のプログラムループで終了しているのに対して、第２及び第３の層に対する書き込みは、６回のプログラムループで終了している。
【０２７５】
また、第４の層のメモリセルトランジスタＭＴの１回のプログラムによる閾値の変動量は、他のレイヤのメモリセルトランジスタＭＴと比較して最も小さい。しかし、ベリファイレベルがＡＶ１より小さいＡＶ２のため、第４の層のメモリセルトランジスタＭＴの書き込みは、６回のプログラムループで終了している。
【０２７６】
“Ｂ”レベル及び“Ｃ”レベルのデータを書き込む場合においても、同様にレイヤにより異なるベリファイレベルを設定する。
【０２７７】
なお図４３では、第２及び第３の層のメモリセルトランジスタＭＴのベリファイレベルが第１の層のメモリセルトランジスタＭＴと同じＡＶ１である場合を例に説明したが、ＡＶ１とＡＶ２との間の電圧値を設定しても、ＡＶ２としても良い。また、第２の層と第３の層は異なるベリファイレベルとしても良い。
【０２７８】
次に、図４３で説明したプログラムループの回数と、ＶＰＧＭの関係について、図４４を用いて説明する。図示するように、本実施形態におけるＶＰＧＭは、プログラムループを繰り返す毎に電圧値がステップアップ幅ＤＶＰＧＭだけステップアップされる。
【０２７９】
同じベリファイレベルＡＶ１を設定されている第１の層と第２及び第３の層とのプログラムループの回数を比較すると、第２及び第３の層の書き込みが遅い（１回のプログラムによるメモリセルトランジスタＭＴの閾値の変動が小さい）ため、プログラムループの回数が多くなる。これに対し、書き込みが最も遅い第４の層では、ＡＶ１より小さいベリファイレベルＡＶ２が設定されているため、１回のプログラムによる閾値の変動量に対応して書き込み回数が増えることはなく、第２及び第３の層と同じ６回で書き込みが完了している。
【０２８０】
６．２  データの読み出し動作について
次に、本実施形態のデータ読み出し動作について、図４５を用いて説明する。本例では、偶数ビット線ＢＬｅにおける“Ａ”レベルのデータの読み出しにおいて、ノーマルリード時の第４の層のリードレベルをＶＡ２、第１〜第３の層のリードレベルをＶＡ１とした場合について説明する。以下、リードレベルＶＡ１を用いたノーマルリードを「第１のノーマルリード」、リードレベルＶＡ２を用いたノーマルリードを「第２のノーマルリード」と定義する。また以下では、図２４と異なる点についてのみ説明する。
【０２８１】
図示するように、ステップＳ２０２においてコントローラ２００が読み出し命令を発行すると、ＮＡＮＤ型フラッシュメモリ１００のシーケンサ１２１は、まず第１のノーマルリードを実行し（ステップＳ２４０）、次に第２のノーマルリードを実行する（ステップ２４１）。その後、シーケンサ１２１は、リードレベルＶＡ１に対応するデータ、すなわちゾーン０（第１の層）、ゾーン１（第２の層）、及びゾーン２（第３の層）のデータと、リードレベルＶＡ２に対応するデータ、すなわちゾーン３（第４の層）のデータとを、コントローラ２００に送信する。
【０２８２】
引き続きコントローラ２００は、図２４で説明したようにＥＣＣ処理を行う（ステップＳ２０４）。そして、フェイルしたゾーンが有る場合、ＣＰＵ２３０は、シフトリード命令を発行する（ステップＳ２０７）。
【０２８３】
シフトリード命令を受信したシーケンサ１２１は、シフトリードを実行する。この際、シーケンサ１２１は、フェイルしたゾーンに応じて、リードレベルＶＡ１をシフトさせてデータを読み出す第１のシフトリードと、リードレベルＶＡ２をシフトさせてデータを読み出す第２のシフトリードとを実行する。
【０２８４】
より具体的には、フェイルしたゾーンにゾーン３（第４の層）が含まれていない場合（ステップＳ２４２、Ｎｏ）、すなわち、リードレベルＶＡ２に対応したゾーンが含まれていない場合、シーケンサ１２１は、第１のシフトリードを実行する（ステップＳ２４３）。その後、シーケンサ１２１は、前回のＥＣＣ処理にフェイルしたゾーンのシフトリード結果をコントローラ２００に送信する。
【０２８５】
また、フェイルしたゾーンにゾーン３と他のゾーンが含まれている場合（ステップＳ２４４、Ｙｅｓ）、すなわちリードレベルＶＡ１及びＶＡ２に対応したゾーンの両方がある場合、シーケンサ１２１は、第１のシフトリード（ステップＳ２４５）と、第２のシフトリードを実行する（ステップＳ２４６）。その後、シーケンサ１２１は、前回のＥＣＣ処理にフェイルしたゾーンのシフトリード結果をコントローラ２００に送信する。
【０２８６】
また、フェイルしたゾーンがゾーン３のみの場合（ステップＳ２４４  Ｎｏ）、すなわちリードレベルＶＡ１に対応したゾーンが含まれていない場合、シーケンサ１２１は、第１のシフトリードを行うことなく、第２のシフトリードを実行する（ステップ２４６）。その後、シーケンサ１２１は、ゾーン３の再読出しデータをコントローラ２００に送信する。
【０２８７】
次に、ステップＳ２０４に戻り、ＥＣＣ回路２６０は、受信したデータのＥＣＣ処理を実行する。シフトリード動作は、全てのゾーンでＥＣＣ処理をパスするまで、またはリトライ回数が設定上限回数に達するまで、繰り返し行われる。
【０２８８】
なお、図２０のシフトテーブルでは、例えば偶数ビット線ＢＬｅにおける“Ａ”レベルのシフト量は、リトライ回数に応じて１つの値（例えばリトライ回数ＬにおいてはＶｓ＿ＡＥ＿Ｌ）が設定されているが、リードレベル毎に異なるシフト量が設定されても良い。例えば、図５０で説明したＶＡ１に対してシフト量Ｖｓ＿Ａ１Ｅ＿Ｌが設定され、ＶＡ２に対してシフト量Ｖｓ＿Ａ２Ｅ＿Ｌが設定されても良い。
【０２８９】
“Ｂ”レベル及び“Ｃ”レベルのデータを読み出す場合においても、同様にレイヤにより異なるＶＣＧＲＶを設定する。
【０２９０】
上記の具体例を、図４６を用いて説明する。図示するように、第１のノーマルリードにおいて、リードレベルＶＡ１を用いて読み出されたデータは、各センスアンプユニットＳＡＵのダイナミック・データ・キャッシュ４３３−１（図４６のＤＤＣ１）に保持される。次にシーケンサ１２１は、第２のノーマルリードにおいて、リードレベルＶＡ２を用いて読み出したデータを、ダイナミック・データ・キャッシュ４３３−２（図４６のＤＤＣ２）に保持させる。
【０２９１】
シーケンサ１２１は、ダイナミック・データ・キャッシュ４３３−１及び４３３−２に保持されたデータのうち、斜線部で示す有効データを、セカンダリ・データ・キャッシュ４３１（図４６のＳＤＣ）に転送する。有効データとは、レイヤに応じて適切なリードレベルで読み出されたデータのことである。図４６の例では、センスアンプユニットＳＡＵ０〜ＳＡＵ２、及びＳＡＵ４〜ＳＡＵ６は第１〜第３の層に対応するので、これらのセンスアンプユニットＳＡＵでは、リードレベルＶＡ１で読み出されたデータが有効データである。他方で、センスアンプユニットＳＡＵ３及びＳＡＵ７は第４の層に対応するので、これらのセンスアンプユニットＳＡＵでは、リードレベルＶＡ２で読み出されたデータが有効データである。
【０２９２】
そして、シーケンサ１２１は、セカンダリ・データ・キャッシュ４３１に保持されたデータをコントローラ２００に送信する。なお、本例ではシーケンサ１２１は、第１のノーマルリードと第２のノーマルリードとが終了してから、コントローラ２００にデータを送信しているが、第１のノーマルリードが終了後に、リードレベルＶＡ１に対応する有効データを送信し、第２のノーマルリードが終了後に、リードレベルＶＡ２に対応する有効データを送信しても良い。更に、第１のノーマルリードと第２のノーマルリードの順序を入れ替えても良い。
【０２９３】
６．３  本実施形態に係る効果について
本実施形態に係る構成であると、上記第１乃至第５実施形態と同様の効果が得られる。
【０２９４】
また、本実施形態における構成では、データの書き込みにおいて、レイヤ毎に異なるベリファイレベルを設定している。これにより、１回のプログラムによる閾値の変動量が小さいメモリセルトランジスタＭＴを有するレイヤにおいても、プログラムループの回数を低減出来る。従って、データの書き込み速度を向上することが出来る。
【０２９５】
そしてデータの読み出しには、レイヤ毎に異なるリードレベルを設定する。これにより、レイヤ毎に最適なリードレベルを設定してデータを読み出すことが出来るため、シフトリードのリトライ回数を低減することが出来る。従って、データの読み出し速度を向上することが出来る。
【０２９６】
また、シフトリードを行う際、ＥＣＣ処理をパスしたレイヤのデータ読み出しを不要とし、ＥＣＣ処理をフェイルしたレイヤに対応するリードレベルをシフトさせてデータを読み出す。これにより、１回のシフトリードで行われるデータ読み出し回数を低減出来る。従って、シフトリード時の読み出し動作の処理速度を向上することが出来る。
【０２９７】
なお、第４実施形態で説明した三次元積層型ＮＡＮＤ型フラッシュメモリに、本実施形態を適用する場合、ゾーン毎に異なる半導体柱ＳＰを対応させれば良い。例えばゲートサイズが小さい第１の半導体柱グループＳＰＧ１のベリファイレベルをＡＶ１とし、リードレベルをＶＡ１（ＶＡ１＜ＡＶ１）とし、ゲートサイズが大きい第２の半導体柱グループＳＰＧ２のベリファイレベルをＡＶ２とし、リードレベルをＶＡ２（ＶＡ２＜ＡＶ１）とすれば良い。
【０２９８】
更に、第５実施形態で説明した平面ＮＡＮＤ型フラッシュメモリに、本実施形態を適用する場合、ゾーン毎にトランジスタグループＴＧ１及びＴＧ２に対応させて、例えばゲートサイズが小さいトランジスタグループＴＧ１のベリファイレベルをＡＶ１とし、リードレベルをＶＡ１とし、ゲートサイズが大きいトランジスタグループＴＧ２のベリファイレベルをＡＶ２とし、リードレベルをＶＡ２とすることで、本実施形態を適用出来る。
【０２９９】
７．変形例等
上記実施形態に係る半導体記憶装置は、第１乃至第３のメモリセルトランジスタＭＴ（例えば図４のメモリユニットＭＵ０のストリンググループＧＲ０−０におけるＮＡＮＤストリングＳＲ１のＭＴ０とＮＡＮＤストリングＳＲ２のＭＴ０、及び図示しないメモリユニットＭＵ１のストリンググループＧＲ０−１におけるＮＡＮＤストリングＳＲ１のＭＴ０）と、第１乃至第３のビット線ＢＬ（例えば図１０のＢＬ１、ＢＬ２、及びＢＬ９）と、第１のワード線ＷＬ（例えば図４のＷＬ０）と、第１乃至第３のセンスアンプユニットＳＡＵ（例えば図１０のＳＡＵ０、ＳＡＵ１、及びＳＡＵ４）と、第１及び第２の信号線ＩＯ（例えば図１０のＩＯ（０）及びＩＯ（１））とを備える。第１及び第２のメモリセルトランジスタは、半導体基板上方に隣り合って配置される。第３のメモリセルトランジスタは、半導体基板上方に設けられる。第１乃至第３のメモリセルトランジスタは第１乃至第３のビット線にそれぞれ接続され、第１のワード線に共通に接続される。第１乃至第３のビット線は、第１乃至第３のセンスアンプユニットにそれぞれ接続される。第１及び第２のセンスアンプユニットは、外部とデータの入出力を行う第１の信号線に共通に接続される。第３のセンスアンプユニットは、外部とデータの入出力を行う第２の信号線に接続される。第１及び第２のセンスアンプユニットは、第１の信号線を用いて異なるサイクルでデータの入出力を行い、第３のセンスアンプユニットは、第２の信号線を用いて第１のセンスアンプユニットと同じサイクルでデータの入出力を行う。
【０３００】
上記実施形態により、読み出し動作の信頼性を向上したメモリシステム及び半導体記憶装置を提供出来る。
【０３０１】
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能であり、また各実施形態は適宜組み合わせて実施することが出来、または単独で実行出来る。例えば、第１乃至第３、及び第６実施形態に、例えば図３７に示した電流センス方式のセンスアンプを用いることが出来、第４及び第５実施形態に、例えば図１２で説明した電圧センス方式のセンスアンプを用いることが出来る。更に、第３実施形態において、ＥＣＣ処理を行った全てのゾーンのデータと、ＥＣＣ処理の判定結果をバッファメモリ２４０に送信したが、ＥＣＣ処理をパスしたゾーンのデータとＥＣＣ処理の判定結果をバッファメモリ２４０に送信しても良い。更に、第４実施形態において、半導体柱ＳＰは４列の千鳥配列となるよう配列されていたが、３列以下でも５列以上の配列でも良く、千鳥配列でなくても良い。
【０３０２】
更に、上記実施形態は、ＮＡＮＤ型フラッシュメモリに限定されず、他の記憶素子を用いた半導体記憶装置においても適用出来る。例えば、周期的に不良が発生し易い半導体メモリであれば、上記実施形態と適用することが好ましい。もちろん、半導体メモリに限らず、種々の記憶装置に適用することが出来る。更に、上記実施形態で説明したフローチャートは、可能な限り適宜入れ替え可能である。例えば図４５において、第１のノーマルリードと第２のノーマルリードの順序を入れ替えても良い。更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０３０３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【０３０４】
なお、本発明に関する各実施形態において、以下の通りであっても良い。
【０３０５】
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
【０３０６】
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V,  2.1V〜2.3Vいずれかの間にしてもよい。
【０３０７】
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
【０３０８】
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
【０３０９】
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
【０３１０】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０３１１】
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０３１２】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
【０３１３】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
【０３１４】
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
【０３１５】
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
【０３１６】
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０３１７】
また、メモリセル間にはエアギャップを形成することができる。
【符号の説明】
【０３１８】
１…メモリシステム、２０…半導体基板、２０ａ…ｎ型ウェル、２０ｂ…ｐ型ウェル、２０ｃ…ｎ＋型拡散層、２１、２２−１〜２２−４、２５、２７、３０、３３、３５、４０１、４０５、４０７…絶縁膜、２３−１〜２３−３、２９…半導体層、２６…電荷蓄積層、２４…積層体、２８…導電膜、３１、３２、３４、３６…金属膜、４０〜５０、６１〜６３、７０〜７３、８０〜８３、９１〜９４、３２１、３２３、３３１、３３３…ＮチャネルＭＯＳトランジスタ、５１、６４〜６７、７４〜７７、８４〜８７、９５〜９８…ＰチャネルＭＯＳトランジスタ、５２…キャパシタ素子、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…カラムデコーダ、１２０…周辺回路、１２１…シーケンサ、１２２…チャージポンプ、１２３…レジスタ、１２４…ドライバ、２００…コントローラ、２１０…ホストインターフェイス回路、２２０…内蔵メモリ、２３０…ＣＰＵ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、２６０…ＥＣＣ回路、２６１…符号化部、２６２…誤り検出符号エンコーダ、２６３…誤り訂正符号エンコーダ、２６４…復号化部、２６５…シンドローム計算部、２６６…誤り位置多項式演算部、２６７…チェンサーチ部、２６８…誤り検出符号デコーダ、２６９…復号制御部、３２０…プリチャージ回路、３２２…ディスチャージ回路、３３０…プリチャージ回路、３３２…バススイッチ、４０２…アモルファスシリコン膜、４０３…有機塗布膜、４０４、４０６…レジスト
【図１】
2016162466.tif 000003
【図２】
2016162466.tif 000004
【図３】
2016162466.tif 000005
【図４】
2016162466.tif 000006
【図５】
2016162466.tif 000007
【図６】
2016162466.tif 000008
【図７】
2016162466.tif 000009
【図８】
2016162466.tif 000010
【図９】
2016162466.tif 000011
【図１０】
2016162466.tif 000012
【図１１】
2016162466.tif 000013
【図１２】
2016162466.tif 000014
【図１３】
2016162466.tif 000015
【図１４】
2016162466.tif 000016
【図１５】
2016162466.tif 000017
【図１６】
2016162466.tif 000018
【図１７】
2016162466.tif 000019
【図１８】
2016162466.tif 000020
【図１９】
2016162466.tif 000021
【図２０】
2016162466.tif 000022
【図２１】
2016162466.tif 000023
【図２２】
2016162466.tif 000024
【図２３】
2016162466.tif 000025
【図２４】
2016162466.tif 000026
【図２５】
2016162466.tif 000027
【図２６】
2016162466.tif 000028
【図２７】
2016162466.tif 000029
【図２８】
2016162466.tif 000030
【図２９】
2016162466.tif 000031
【図３０】
2016162466.tif 000032
【図３１】
2016162466.tif 000033
【図３２】
2016162466.tif 000034
【図３３】
2016162466.tif 000035
【図３４】
2016162466.tif 000036
【図３５】
2016162466.tif 000037
【図３６】
2016162466.tif 000038
【図３７】
2016162466.tif 000039
【図３８】
2016162466.tif 000040
【図３９】
2016162466.tif 000041
【図４０】
2016162466.tif 000042
【図４１】
2016162466.tif 000043
【図４２】
2016162466.tif 000044
【図４３】
2016162466.tif 000045
【図４４】
2016162466.tif 000046
【図４５】
2016162466.tif 000047
【図４６】
2016162466.tif 000048