(57)【要約】【課題】不揮発性メモリを備えた半導体装置において、新たな積層型容量素子を提供する。【解決手段】半導体装置は、半導体基板１の内部に形成されたｎ型ウエル領域ＮＷ２からなる第１容量電極ＣＥ１と、第１容量絶縁膜ＣＺ１を介して第１容量電極ＣＥ１と重なるように形成された第２容量電極ＣＥ２と、第２容量絶縁膜ＣＺ２を介して第２容量電極ＣＥ２と重なるように形成された第３容量電極ＣＥ３と、第３容量絶縁膜ＣＺ３を介して第３容量電極ＣＥ３と重なるように形成された第４容量電極ＣＥ４と、を有し、第１容量電極ＣＥ１と第３容量電極ＣＥ３には、第１電位が印加され、第２容量電極ＣＥ２と第４容量電極ＣＥ４には、第１電位と異なる第２電位が印加される積層型容量素子ＣＳを有する。【選択図】図２
2016162904.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）主面を有する半導体基板と、
（ｂ）前記半導体基板の内部に形成された半導体領域からなる第１容量電極と、
（ｃ）平面視において、前記第１容量電極と重なるように、前記半導体基板の前記主面に形成された第１容量絶縁膜と、
（ｄ）平面視において、前記第１容量電極と重なるように、前記第１容量絶縁膜上に形成された第２容量電極と、
（ｅ）前記第２容量電極を覆うように、前記第２容量電極上に形成された第２容量絶縁膜と、
（ｆ）平面視において、前記第２容量電極と重なるように、前記第２容量絶縁膜上に形成された第３容量電極と、
（ｇ）前記第３容量電極を覆うように、前記第３容量電極上に形成された第３容量絶縁膜と、
（ｈ）平面視において、前記第３容量電極と重なるように、前記第３容量絶縁膜上に形成された第４容量電極と、
を有し、
前記第１容量電極と前記第３容量電極には、第１電位が印加され、前記第２容量電極と前記第４容量電極には、前記第１電位と異なる第２電位が印加される容量素子を含む、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２容量絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成された第１窒化シリコン膜と、前記第１窒化シリコン膜上に形成された第２酸化シリコン膜との積層膜からなる、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第３容量絶縁膜は、第２窒化シリコン膜を含む、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第２容量電極は、第１上面と第１側面とを有し、前記第２容量絶縁膜と前記第３容量電極とは、前記第１上面と前記第１側面とを覆うように形成されている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第３容量電極は、第２上面と第２側面とを有し、前記第３容量絶縁膜と前記第４容量電極とは、前記第２上面と前記第２側面とを覆うように形成されている、半導体装置。
【請求項６】
（ａ）主面と前記主面に形成された溝を有する半導体基板と、
（ｂ）前記溝を囲むように前記半導体基板の内部に形成された半導体領域からなる第１容量電極と、
（ｃ）前記溝の側壁に形成された第１容量絶縁膜と、
（ｄ）前記溝を埋めるように、前記第１容量絶縁膜上に形成された第２容量電極と、
（ｅ）前記第２容量電極を覆うように、前記第２容量電極上に形成された第２容量絶縁膜と、
（ｆ）平面視において、前記第２容量電極と重なるように、前記第２容量絶縁膜上に形成された第３容量電極と、
（ｇ）前記第３容量電極を覆うように、前記第３容量電極上に形成された第３容量絶縁膜と、
（ｈ）平面視において、前記第３容量電極と重なるように、前記第３容量絶縁膜上に形成された第４容量電極と、
を有し、
前記第１容量電極と前記第３容量電極には、第１電位が印加され、前記第２容量電極と前記第４容量電極には、前記第１電位と異なる第２電位が印加される容量素子を含む、半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記溝の幅は、前記第２容量電極の膜厚の２倍よりも狭い、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２容量電極の上端は、前記半導体基板の前記主面よりも低い、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第３容量電極の上面は、前記溝に対応する位置に凹部を有し、前記第３容量絶縁膜および前記第４容量電極は、前記凹部内に形成されている、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第３容量電極の膜厚は、前記第４容量電極の膜厚よりも薄い、半導体装置。
【請求項１１】
請求項６記載の半導体装置において、さらに、
（ｉ）前記第４容量電極を覆い、前記第２容量電極に達する第１開口を有する層間絶縁膜と、
（ｊ）前記第１開口内に形成された第１プラグ電極と、
（ｋ）前記層間絶縁膜上に形成され、前記第１プラグ電極に接続された第１金属配線と、
を有する、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１プラグ電極は、平面視において、前記溝内に位置する、半導体装置。
【請求項１３】
（ａ）主面と前記主面に形成された溝を有する半導体基板と、
（ｂ）前記溝を囲むように前記半導体基板の内部に形成された半導体領域からなる第１容量電極と、
（ｃ）前記溝の側壁に形成された第１容量絶縁膜と、
（ｄ）前記溝の側壁に沿って、前記第１容量絶縁膜上に形成された第２容量電極と、
（ｅ）前記溝の側壁に沿って、前記第２容量電極上に形成された第２容量絶縁膜と、
（ｆ）前記溝の側壁に沿って、前記第２容量絶縁膜上に形成された第３容量電極と、
（ｇ）前記溝の側壁に沿って、前記第３容量電極上に形成された第３容量絶縁膜と、
（ｈ）前記溝内において、前記第３容量絶縁膜上に形成された第４容量電極と、
を有し、
前記第１容量電極と前記第３容量電極には、第１電位が印加され、前記第２容量電極と前記第４容量電極には、前記第１電位と異なる第２電位が印加される容量素子を含む、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記溝の幅は、前記第２容量電極の膜厚と前記第３容量電極の膜厚の和の２倍よりも大きい、半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記溝の幅は、前記第２容量電極の膜厚、前記第３容量電極の膜厚、および前記第４容量電極の膜厚の和の２倍よりも小さい、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、不揮発性メモリセルを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上に、例えば不揮発性メモリなどのメモリセルなどが形成されたメモリセル領域と、半導体基板上に、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などからなる周辺回路が形成された周辺回路領域と、を有する半導体装置が、広く用いられている。
【０００３】
例えば不揮発性メモリとして、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルからなるメモリセルを形成する場合がある。このメモリセルは、制御ゲート電極を有する制御トランジスタと、メモリゲート電極を有するメモリトランジスタとの２つのＭＩＳＦＥＴにより形成される。また、メモリトランジスタのゲート絶縁膜は、例えば酸化シリコン膜と、窒化シリコン膜と、酸化シリコン膜と、を含み、ＯＮＯ（Oxide Nitride Oxide）膜と称される積層膜からなる。
【０００４】
さらに、不揮発性メモリに対する電気的な書込み、消去動作の為には、半導体装置の外部から供給される電源電圧よりも高い電圧が必要となるため、半導体装置の周辺回路領域には、容量素子を含む昇圧回路が形成されている。また、電源の安定化の為に、半導体装置の電源配線（Ｖｃｃ）と接地配線（Ｇｎｄ）との間に接続されるバイパスコンデンサ（容量素子）も、半導体装置に内蔵されている。これらの容量素子には、メモリセルの製造プロセスとの整合性が良いＰＩＰ（Polysilicon Insulator Polysilicon）容量素子が用いられている。
【０００５】
特開２００９−９９６４０号公報（特許文献１）には、制御電極（上記の制御ゲート電極に対応）１５、メモリゲート電極２６、および、制御電極１５および半導体基板１０とメモリゲート電極２６間に設けられた積層膜（上記のＯＮＯ膜に対応）を有する不揮発性メモリセルが開示されている。また、下部電極１６、容量絶縁膜２７および上部電極２３からなるＰＩＰ容量素子も開示されている。そして、メモリセルの制御電極１５と容量素子の下部電極１６をポリシリコン膜１４で形成し、メモリセルのメモリゲート電極２６と容量素子の上部電極２３をポリシリコン膜２０で形成し、メモリセルの積層膜で、容量素子の容量絶縁膜２７を形成する製法が開示されている。
【０００６】
さらに、特許文献１には、並列接続された第１容量素子と第２容量素子とを積層した構造が開示されている。第１容量素子は、半導体基板を第１電極とし、この半導体基板上にゲート絶縁膜１３を介して形成された下部電極１６を第２電極として備えている。そして、下部電極１６（第２電極）上に容量絶縁膜２７を介して上部電極２３が形成されており、下部電極１６と容量絶縁膜２７と上部電極２３（第３電極）よりなる第２容量素子が形成されている。
【０００７】
特開２００３−３０９１８２号公報（特許文献２）には、キャパシタ形成領域の表面に、凸凹なキャパシタ形成溝４ａを形成することでキャパシタの表面積を増加し、単位面積当たりの容量を向上するキャパシタ構造とその製法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−９９６４０号公報
【特許文献２】特開２００３−３０９１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本願発明者が検討した不揮発性メモリセルを有する半導体装置は、メモリセル領域には、第１層ポリシリコン膜からなる制御ゲート電極、ＯＮＯ膜および第２層ポリシリコン膜からなるメモリゲート電極を含む不揮発性メモリセルを有し、周辺回路領域には、第３層ポリシリコン膜からなるゲート電極を有するＭＩＳＦＥＴを有している。
【００１０】
そこで、３層のポリシリコン膜を用いて、単位面積当たりの容量を向上させた新たな構造の容量素子を含む不揮発性メモリを備えた半導体装置の検討が必要となった。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
一実施の形態によれば、半導体装置は容量素子を有し、容量素子は、半導体基板の内部に形成された半導体領域からなる第１容量電極と、平面視において、第１容量電極と重なるように、半導体基板の主面に形成された第１容量絶縁膜と、第１容量電極と重なるように、第１容量絶縁膜上に形成された第１ポリシリコン膜からなる第２容量電極と、を有する。さらに、第２容量電極を覆うように、第２容量電極上に形成された第２容量絶縁膜と、平面視において、第２容量電極と重なるように、第２容量絶縁膜上に形成された第２ポリシリコン膜からなる第３容量電極と、を有する。さらに、第３容量電極を覆うように、第３容量電極上に形成された第３容量絶縁膜と、平面視において、第３容量電極と重なるように、第３容量絶縁膜上に形成された第３ポリシリコン膜からなる第４容量電極と、をする。そして、第１容量電極と第３容量電極には、第１電位が印加され、第２容量電極と第４容量電極には、第１電位と異なる第２電位が印加される。
【発明の効果】
【００１３】
一実施の形態によれば、単位面積当たりの容量を向上させた容量素子を含む不揮発性メモリを備えた半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１における半導体装置のレイアウト構成例を示す図である。
【図２】実施の形態１の半導体装置の要部断面図である。
【図３】（ａ）は、積層型容量素子の要部平面図であり、（ｂ）は、積層型容量素子の回路構成を示す説明図である。
【図４】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図５】実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中における要部断面図である。
【図１４】（ａ）は、実施の形態２の積層型容量素子の要部平面図であり、（ｂ）は、実施の形態２の積層型容量素子の回路構成を示す説明図である。
【図１５】（ａ）は、図１４（ａ）のＸ２−Ｘ２に沿う積層型容量素子の要部断面図であり、（ｂ）は、図１４（ａ）のＹ１−Ｙ１に沿う積層型容量素子の要部断面図である。
【図１６】（ａ）は、図１４（ａ）のＸ２−Ｘ２に沿う積層型容量素子の製造工程中における要部断面図であり、（ｂ）は、図１４（ａ）のＹ１−Ｙ１に沿う積層型容量素子の製造工程中における要部断面図である。
【図１７】（ａ）は、図１４（ａ）のＸ２−Ｘ２に沿う積層型容量素子の製造工程中の要部断面図であり、（ｂ）は、図１４（ａ）のＹ１−Ｙ１に沿う積層型容量素子の製造工程中の要部断面図である。
【図１８】（ａ）は、図１４（ａ）のＸ２−Ｘ２に沿う積層型容量素子の製造工程中の要部断面図であり、（ｂ）は、図１４（ａ）のＹ１−Ｙ１に沿う積層型容量素子の製造工程中の要部断面図である。
【図１９】（ａ）は、図１４（ａ）のＸ２−Ｘ２に沿う積層型容量素子の製造工程中の要部断面図であり、（ｂ）は、図１４（ａ）のＹ１−Ｙ１に沿う積層型容量素子の製造工程中の要部断面図である。
【図２０】（ａ）は、実施の形態３の積層型容量素子の要部平面図であり、（ｂ）は、実施の形態３の積層型容量素子の回路構成を示す説明図である。
【図２１】（ａ）は、図２０（ａ）のＸ３−Ｘ３に沿う積層型容量素子の要部断面図であり、（ｂ）は、図２０（ａ）のＹ２−Ｙ２に沿う積層型容量素子の要部断面図であり、（ｃ）は、図２０（ａ）のＹ３−Ｙ３に沿う積層型容量素子の要部断面図である。
【図２２】（ａ）は、図２０（ａ）のＸ３−Ｘ３に沿う積層型容量素子の製造工程中の要部断面図であり、（ｂ）は、図２０（ａ）のＹ２−Ｙ２に沿う積層型容量素子の製造工程中の要部断面図であり、（ｃ）は、図２０（ａ）のＹ３−Ｙ３に沿う積層型容量素子の製造工程中の要部断面図である。
【図２３】（ａ）は、図２０（ａ）のＸ３−Ｘ３に沿う積層型容量素子の製造工程中の要部断面図であり、（ｂ）は、図２０（ａ）のＹ２−Ｙ２に沿う積層型容量素子の製造工程中の要部断面図であり、（ｃ）は、図２０（ａ）のＹ３−Ｙ３に沿う積層型容量素子の製造工程中の要部断面図である。
【図２４】（ａ）は、図２０（ａ）のＸ３−Ｘ３に沿う積層型容量素子の製造工程中の要部断面図であり、（ｂ）は、図２０（ａ）のＹ２−Ｙ２に沿う積層型容量素子の製造工程中の要部断面図であり、（ｃ）は、図２０（ａ）のＹ３−Ｙ３に沿う積層型容量素子の製造工程中の要部断面図である。
【図２５】（ａ）は、図２０（ａ）のＸ３−Ｘ３に沿う積層型容量素子の製造工程中の要部断面図であり、（ｂ）は、図２０（ａ）のＹ２−Ｙ２に沿う積層型容量素子の製造工程中の要部断面図であり、（ｃ）は、図２０（ａ）のＹ３−Ｙ３に沿う積層型容量素子の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００２０】
（実施の形態１）
＜半導体チップのレイアウト構成例＞
本実施の形態１における不揮発性メモリを有する半導体装置（半導体集積回路装置）について図面を参照しながら説明する。まず、不揮発性メモリを含むシステムが形成された半導体装置（半導体チップ）のレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成例を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）５１、ＲＡＭ（Random Access Memory）５２、アナログ回路５３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）５４、フラッシュメモリ５５およびＩ／Ｏ（Input/Output）回路５６を有し、半導体装置を構成している。
【００２１】
ＣＰＵ（回路）５１は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２２】
ＲＡＭ（回路）５２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２３】
アナログ回路５３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。そして、アナログ回路５３には、複数の容量素子が含まれている。
【００２４】
ＥＥＰＲＯＭ５４およびフラッシュメモリ５５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ５４およびフラッシュメモリ５５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ５４およびフラッシュメモリ５５の書き込み動作および消去動作には、例えば、ファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ５４およびフラッシュメモリ５５の書き込み動作および消去動作には、外部電源電圧よりも高い電圧が必要となるため、ＥＥＰＲＯＭ５４およびフラッシュメモリ５５には、昇圧回路などが含まれており、昇圧回路には、複数の容量素子が含まれている。ＥＥＰＲＯＭ５４とフラッシュメモリ５５の相違点は、ＥＥＰＲＯＭ５４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５５には、ＣＰＵ５１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ５４には、書き換え頻度の高い各種データが記憶されている。
【００２５】
Ｉ／Ｏ回路５６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。また、半導体チップＣＨＰの電源配線（Ｖｃｃ）と接地配線（Ｇｎｄ）との間に接続されるバイパスコンデンサ（容量素子）もＩ／Ｏ回路５６に配置されている。
【００２６】
ＥＥＰＲＯＭ５４とフラッシュメモリ５５には、複数の不揮発性メモリであるメモリセルが行列状に配置されている。そして、ＣＰＵ５１、ＲＡＭ５２、アナログ回路５３、Ｉ／Ｏ回路５６、および、ＥＥＰＲＯＭ５４とフラッシュメモリ５５のメモリセル以外の部分は、高耐圧ＭＩＳＦＥＴおよび、または、低耐圧ＭＩＳＦＥＴを用いて形成されている。高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴは、それぞれ、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴで構成されている。
【００２７】
＜半導体装置の構造＞
図２は、実施の形態１の半導体装置の要部断面図である。図３（ａ）は、積層型容量素子の要部平面図、図３（ｂ）は、積層型容量素子の回路構成の一例を示す説明図である。
【００２８】
図２に示すように、半導体装置は、半導体基板１を有している。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハである。
【００２９】
半導体装置は、半導体基板１の主面の一部の領域として、メモリセル領域１Ａ、ならびに、周辺回路領域１Ｂ、１Ｃおよび１Ｄを有している。メモリセル領域１ＡにはメモリセルＭＣが形成されており、周辺回路領域１Ｂにはｐチャネル型の高耐圧ＭＩＳＦＥＴであるＭＩＳＦＥＴＱＨが形成されており、周辺回路領域１Ｃにはｎチャネル型の低耐圧ＭＩＳＦＥＴであるＭＩＳＦＥＴＱＬが形成されており、周辺回路領域１Ｄには積層型容量素子ＣＳが形成されている。メモリセル領域１Ａは、図１のＥＥＰＲＯＭ５４またはフラッシュメモリ５５に対応している。メモリセル領域１Ａ、周辺回路領域１Ｂ、１Ｃおよび１Ｄは、隣り合っていなくてもよい。
【００３０】
初めに、メモリセル領域１Ａに形成されたメモリセルＭＣの構成を具体的に説明する。
【００３１】
メモリセル領域１Ａにおいて、半導体装置は、活性領域ＡＲ１と素子分離領域ＩＲとを有している。素子分離領域ＩＲは、活性領域ＡＲ１に形成された素子を分離するためのものであり、素子分離領域ＩＲには、素子分離膜２が形成されている。活性領域ＡＲ１は、素子分離領域ＩＲにより規定、すなわち区画され、素子分離領域ＩＲにより他の活性領域と電気的に分離されており、活性領域ＡＲ１には、ｐ型ウエルＰＷ１が形成されている。ｐ型ウエルＰＷ１は、ｐ型の導電型を有する。
【００３２】
図２に示すように、メモリセル領域１Ａのｐ型ウエルＰＷ１には、メモリトランジスタＭＴおよび制御トランジスタＣＴからなるメモリセルＭＣが形成されている。メモリセル領域１Ａには、実際には複数のメモリセルＭＣがアレイ状に形成されており、図２には、そのうちの１つのメモリセルＭＣの断面が示されている。
【００３３】
メモリセルＭＣは、スプリットゲート型のメモリセルである。すなわち、図２に示すように、メモリセルＭＣは、制御ゲート電極ＣＧを有する制御トランジスタＣＴと、制御トランジスタＣＴに直列接続され、メモリゲート電極ＭＧを有するメモリトランジスタＭＴと、を有している。
【００３４】
図２に示すように、メモリセルＭＣは、ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤと、制御ゲート電極ＣＧと、メモリゲート電極ＭＧと、を有している。ｎ型の半導体領域ＭＳと、ｎ型の半導体領域ＭＤとは、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。また、メモリセルＭＣは、制御ゲート電極ＣＧと半導体基板１のｐ型ウエルＰＷ１との間に形成されたゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと半導体基板１のｐ型ウエルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に形成されたゲート絶縁膜ＧＩｍと、を有している。
【００３５】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの互いに対向する側面（側壁）の間にゲート絶縁膜ＧＩｍを介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図２の紙面に垂直な方向である。制御ゲート電極ＣＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウエルＰＷ１上に、すなわち半導体基板１の主面上に、ゲート絶縁膜ＧＩｔを介して形成されている。また、メモリゲート電極ＭＧは、半導体領域ＭＤと半導体領域ＭＳとの間に位置する部分のｐ型ウエルＰＷ１上に、すなわち半導体基板１の主面上に、ゲート絶縁膜ＧＩｍを介して形成されている。また、半導体領域ＭＳ側にメモリゲート電極ＭＧが配置され、半導体領域ＭＤ側に制御ゲート電極ＣＧが配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、メモリセルＭＣ、すなわち不揮発性メモリを形成するゲート電極である。
【００３６】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間にゲート絶縁膜ＧＩｍを介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面上、すなわち側壁上に、ゲート絶縁膜ＧＩｍを介してサイドウォールスペーサ状に形成されている。また、ゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと半導体基板１のｐ型ウエルＰＷ１の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の領域の、両領域にわたって延在している。
【００３７】
ゲート絶縁膜ＧＩｔは、絶縁膜３からなる。絶縁膜３は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。なお、本願において、Ｈｉｇｈ−ｋ膜または高誘電率膜というときは、窒化シリコン膜よりも誘電率（比誘電率）が高い膜を意味する。絶縁膜３としては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
【００３８】
ゲート絶縁膜ＧＩｍは、絶縁膜７からなる。絶縁膜７は、酸化シリコン膜と、酸化シリコン膜上の電荷蓄積部としての窒化シリコン膜と、窒化シリコン膜上の酸化シリコン膜と、を含み、ＯＮＯ膜と称される積層膜からなる。なお、メモリゲート電極ＭＧとｐ型ウエルＰＷ１との間のゲート絶縁膜ＧＩｍは、前述したように、メモリトランジスタＭＴのゲート絶縁膜として機能する。一方、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間のゲート絶縁膜ＧＩｍは、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁、すなわち電気的に分離するための絶縁膜として機能する。
【００３９】
絶縁膜７のうち、窒化シリコン膜は、電荷を蓄積するための絶縁膜であり、電荷蓄積部として機能する。すなわち、窒化シリコン膜は、絶縁膜７中に形成されたトラップ性絶縁膜である。このため、絶縁膜７は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
【００４０】
窒化シリコン膜の上下に位置する酸化シリコン膜は、電荷を閉じ込める電荷ブロック層として機能することができる。つまり、窒化シリコン膜を上下層の酸化シリコン膜で挟んだ構造とすることで、窒化シリコン膜に蓄積された電荷のリークを防止している。
【００４１】
制御ゲート電極ＣＧは、導体膜４からなる。導体膜４は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。具体的には、制御ゲート電極ＣＧは、パターニングされた導体膜４からなる。
【００４２】
メモリゲート電極ＭＧは、導体膜８からなる。導体膜８は、シリコンからなり、例えばｎ型の不純物を導入した多結晶シリコン膜であるｎ型ポリシリコン膜などからなる。メモリゲート電極ＭＧは、そのメモリゲート電極ＭＧと隣接する制御ゲート電極ＣＧの第１の側に位置する側壁上に、絶縁膜７を介してサイドウォールスペーサ状に形成されている。
【００４３】
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳは、例えばソース領域として機能する半導体領域であり、半導体領域ＭＤは、例えばドレイン領域として機能する半導体領域である。半導体領域ＭＳおよび半導体領域ＭＤの各々は、ｎ型の不純物が導入された半導体領域からなり、それぞれＬＤＤ（Lightly doped drain）構造を備えている。
【００４４】
ソース用の半導体領域ＭＳは、ｎ−型半導体領域１４と、ｎ−型半導体領域１４よりも高い不純物濃度を有するｎ＋型半導体領域１７と、を有している。また、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域１４と、ｎ−型半導体領域１４よりも高い不純物濃度を有するｎ＋型半導体領域１７と、を有している。ｎ＋型半導体領域１７は、ｎ−型半導体領域１４よりも接合深さが深く、かつ、不純物濃度が高い。
【００４５】
制御ゲート電極ＣＧのドレイン領域側の側壁上、および、メモリゲート電極ＭＧのソース領域側の側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
【００４６】
ソース用の半導体領域ＭＳを構成するｎ−型半導体領域１４は、メモリゲート電極ＭＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域１７は、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１４は、メモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域１７は、低濃度のｎ−型半導体領域１４の外側に形成されている。
【００４７】
ドレイン用の半導体領域ＭＤを構成するｎ−型半導体領域１４は、制御ゲート電極ＣＧの側面に対して自己整合的に形成され、ｎ＋型半導体領域１７は、サイドウォールスペーサＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１４は、制御ゲート電極ＣＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域１７は、低濃度のｎ−型半導体領域１４の外側に形成されている。したがって、低濃度のｎ−型半導体領域１４は、制御トランジスタＣＴのチャネル領域としてのｐ型ウエルＰＷ１に隣接するように形成されている。
【００４８】
メモリゲート電極ＭＧ下のゲート絶縁膜ＧＩｍの下には、メモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下のゲート絶縁膜ＧＩｔの下には、制御トランジスタＣＴのチャネル領域が形成される。
【００４９】
ｎ＋型半導体領域１７上、すなわちｎ＋型半導体領域１７の上面には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、金属シリサイド層１８が形成されている。金属シリサイド層１８は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、プラチナ添加ニッケルシリサイド層などからなる。金属シリサイド層１８により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。なお、金属シリサイド層１８は、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上にも形成されている。
【００５０】
次に、周辺回路領域１Ｂに形成されたｐチャネル型の高耐圧のＭＩＳＦＥＴＱＨの構成を具体的に説明する。
【００５１】
周辺回路領域１Ｂにおいて、半導体装置は、活性領域ＡＲ２と素子分離領域ＩＲとを有している。素子分離領域ＩＲの構造および機能は、前述のとおりである。活性領域ＡＲ２は、素子分離領域ＩＲにより規定、すなわち区画され、素子分離領域ＩＲにより他の活性領域と電気的に分離されており、活性領域ＡＲ２には、ｎ型ウエルＮＷ１が形成されている。すなわち、活性領域ＡＲ２は、ｎ型ウエルＮＷ１が形成された領域である。ｎ型ウエルＮＷ１は、ｎ型の導電型を有する。
【００５２】
図２に示すように、高耐圧のＭＩＳＦＥＴＱＨは、ｐ−型半導体領域１３およびｐ＋型半導体領域１６からなる半導体領域と、ｎ型ウエルＮＷ１上に形成されたゲート絶縁膜ＧＩＨと、ゲート絶縁膜ＧＩＨ上に形成されたゲート電極ＧＥＨと、を有している。ｐ−型半導体領域１３およびｐ＋型半導体領域１６は、半導体基板１のｎ型ウエルＮＷ１の上層部に形成されている。ｐ−型半導体領域１３およびｐ＋型半導体領域１６は、ｎ型の導電型とは反対の導電型であるｐ型の導電型を有する。
【００５３】
ゲート絶縁膜ＧＩＨは、ＭＩＳＦＥＴＱＨのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＨは、絶縁膜１１からなる。絶縁膜１１は、酸化シリコン膜、窒化シリコン膜もしくは酸窒化シリコン膜、または、窒化シリコン膜よりも高い比誘電率を有する高誘電率膜、すなわちいわゆるＨｉｇｈ−ｋ膜からなる。Ｈｉｇｈ−ｋ膜からなる絶縁膜１１として、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができる。
【００５４】
ゲート電極ＧＥＨは、導体膜１２からなる。導体膜１２は、シリコンからなり、例えばｐ型の不純物を導入した多結晶シリコン膜であるｐ型ポリシリコン膜などからなる。具体的には、ゲート電極ＧＥＨは、パターニングされた導体膜１２からなる。導体膜１２は、制御ゲート電極ＣＧに含まれる導体膜４とは異なる導体膜で形成されている。
【００５５】
ｐ−型半導体領域１３およびｐ＋型半導体領域１６からなる半導体領域は、ｐ型の不純物が導入されたソース用およびドレイン用の半導体領域（ソース領域およびドレイン領域）であり、ＤＤＤ（Double Diffused Drain）構造を備えている。すなわち、ｐ−型半導体領域１３は、ｐ＋型半導体領域１６よりも接合深さが深くかつ不純物濃度が低い。
【００５６】
ゲート電極ＧＥＨの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
【００５７】
ｐ＋型半導体領域１６上、すなわちｐ＋型半導体領域１６の上面には、メモリセルＭＣにおけるｎ＋型半導体領域１７上と同様に、サリサイド技術などにより、金属シリサイド層１８が形成されている。なお、金属シリサイド層１８は、ゲート電極ＧＥＨ上にも形成されている。
【００５８】
次に、周辺回路領域１Ｃに形成されたｎチャネル型の低耐圧のＭＩＳＦＥＴＱＬの構成を具体的に説明する。
【００５９】
周辺回路領域１Ｃにおいて、半導体装置は、活性領域ＡＲ３と素子分離領域ＩＲとを有している。素子分離領域ＩＲの構造および機能は、前述のとおりである。活性領域ＡＲ３は、素子分離領域ＩＲにより規定、すなわち区画され、素子分離領域ＩＲにより他の活性領域と電気的に分離されており、活性領域ＡＲ３には、ｐ型ウエルＰＷ２が形成されている。すなわち、活性領域ＡＲ３は、ｐ型ウエルＰＷ２が形成された領域である。ｐ型ウエルＰＷ２は、ｐ型の導電型を有する。
【００６０】
図２に示すように、低耐圧のＭＩＳＦＥＴＱＬは、ｎ−型半導体領域１４およびｎ＋型半導体領域１７からなる半導体領域と、ｐ型ウエルＰＷ２上に形成されたゲート絶縁膜ＧＩＬと、ゲート絶縁膜ＧＩＬ上に形成されたゲート電極ＧＥＬと、を有している。ｎ−型半導体領域１４およびｎ＋型半導体領域１７は、半導体基板１のｐ型ウエルＰＷ２の上層部に形成されている。ｎ−型半導体領域１４およびｎ＋型半導体領域１７は、ｐ型の導電型とは反対の導電型であるｎ型の導電型を有する。
【００６１】
ゲート絶縁膜ＧＩＬは、ＭＩＳＦＥＴＱＬのゲート絶縁膜として機能する。ゲート絶縁膜ＧＩＬは、絶縁膜１０からなる。
【００６２】
ゲート電極ＧＥＬは、導体膜１２からなり、ＭＩＳＦＥＴＱＨのゲート電極ＧＥＨに含まれる導体膜１２と同層に形成された導体膜からなる。
【００６３】
ｎ−型半導体領域１４およびｎ＋型半導体領域１７からなる半導体領域は、ｎ型の不純物が導入されたソース用およびドレイン用の半導体領域（ソース領域およびドレイン領域）であり、メモリセルＭＣの半導体領域ＭＳおよびＭＤと同様に、ＬＤＤ構造を備えている。すなわち、ｎ＋型半導体領域１７は、ｎ−型半導体領域１４よりも接合深さが深くかつ不純物濃度が高い。
【００６４】
ゲート電極ＧＥＬの側壁上には、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなるサイドウォールスペーサＳＷが形成されている。
【００６５】
ｎ＋型半導体領域１７上、すなわちｎ＋型半導体領域１７の上面には、メモリセルＭＣにおけるｎ＋型半導体領域１７上と同様に、サリサイド技術などにより、金属シリサイド層１８が形成されている。なお、金属シリサイド層１８は、ゲート電極ＧＥＬ上にも形成されている。
【００６６】
好適には、高耐圧のＭＩＳＦＥＴＱＨのゲート長は、低耐圧のＭＩＳＦＥＴＱＬのゲート長よりも長い。また、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧は、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高く、高耐圧のＭＩＳＦＥＴＱＨの耐圧は、低耐圧のＭＩＳＦＥＴＱＬの耐圧よりも高い。
【００６７】
好適には、ゲート絶縁膜ＧＩＨの膜厚は、ゲート絶縁膜ＧＩＬの膜厚ＴＩＬよりも厚い。これにより、高耐圧のＭＩＳＦＥＴＱＨの駆動電圧を、低耐圧のＭＩＳＦＥＴＱＬの駆動電圧よりも高くすることができる。
【００６８】
次に、周辺回路領域１Ｄに形成された積層型容量素子ＣＳの構成を具体的に説明する。
【００６９】
周辺回路領域１Ｄにおいて、半導体装置は、活性領域ＡＲ４１、ＡＲ４２と素子分離領域ＩＲを有している。素子分離領域ＩＲの構造および機能は、前述のとおりである。活性領域ＡＲ４１、ＡＲ４２および素子分離領域ＩＲの下部には、連続的にｎ型ウエル（ｎ型ウエル領域）ＮＷ２が形成されている。活性領域ＡＲ４２は、ｎ型ウエルＮＷ２に所望の電位を供給するための領域であり、活性領域ＡＲ４２にはｎ＋型半導体領域１７およびｎ−型半導体領域１４が設けられている。ｎ型ウエルＮＷ２は、第１容量電極ＣＥ１を構成している。第１容量電極ＣＥ１を構成するｎ型ウエルＮＷ２は、ｐ型ＭＩＳＦＥＴＱＨが形成されたｎ型ウエルＮＷ１と同一の工程で形成されている。
【００７０】
活性領域ＡＲ４１上には、第１容量絶縁膜ＣＺ１を介して第２容量電極ＣＥ２が形成されている。第２容量電極ＣＥ２は、平面視において、活性領域ＡＲ４１を完全に覆うとともに活性領域ＡＲ４１に隣接する素子分離領域ＩＲにまで延在している。第１容量絶縁膜ＣＺ１は、例えば、ゲート絶縁膜ＧＩｔと同一層の絶縁膜３で形成することができる。好適には、第１容量絶縁膜ＣＺ１は、ゲート絶縁膜ＧＩｔよりも膜厚の厚い絶縁膜で形成するのがよい。第２容量電極ＣＥ２は、制御ゲート電極ＣＧと同一層の導体膜４で形成されている。また、第２容量電極ＣＥ２と第１容量絶縁膜ＣＺ１は、平面視において、等しい形状を有している。
【００７１】
つまり、活性領域ＡＲ４１に、第１容量電極ＣＥ１、第１容量絶縁膜ＣＺ１、および、第２容量電極ＣＥ２からなる第１容量が形成されている。
【００７２】
第２容量電極ＣＥ２の上面および側面を覆うように、第２容量絶縁膜ＣＺ２を介して第３容量電極ＣＥ３が形成されている。第３容量電極ＣＥ３は、平面視において、第２容量電極ＣＥ２と重なる部分と、第２容量電極ＣＥ２からはみ出して素子分離領域ＩＲに延在する部分とを有している。第３容量電極ＣＥ３は、メモリゲート電極ＭＧと同一層の導体層８で形成されている。また、第２容量絶縁膜ＣＺ２は、ゲート絶縁膜ＧＩｍと同一層の絶縁膜７で形成されている。第３容量電極ＣＥ３と第２容量絶縁膜ＣＺ２は、平面視において、等しい形状を有している。
【００７３】
つまり、平面視において、第１容量と重なるように、第２容量電極ＣＥ２、第２容量絶縁膜ＣＺ２、および、第３容量電極ＣＥ３からなる第２容量が形成されている。
【００７４】
第３容量電極ＣＥ３の上面および側面を覆うように、第３容量絶縁膜ＣＺ３を介して第４容量電極ＣＥ４が形成されている。第４容量電極ＣＥ４は、平面視において、第３容量電極ＣＥ３と重なる部分と、第３容量電極ＣＥ３からはみ出して素子分離領域ＩＲに延在する部分とを有している。第４容量電極ＣＥ４は、ＭＩＳＦＥＴＱＨのゲート電極ＧＥＨ、または、ＭＩＳＦＥＴＱＬのゲート電極ＧＥＬと同一層の導体膜１２で形成されている。また、第３容量絶縁膜ＣＺ３は、絶縁膜９からなる。絶縁膜９は、たとえば、酸化シリコン膜と、酸化シリコン膜上の窒化シリコン膜からなる積層膜で構成されている。第４容量電極ＣＥ４と第３容量絶縁膜ＣＺ３は、平面視において、等しい形状を有している。
【００７５】
つまり、平面視において、第２容量と重なるように、第３容量電極ＣＥ３、第３容量絶縁膜ＣＺ３、および、第４容量電極ＣＥ４からなる第３容量が形成されている。活性領域ＡＲ４１に、第１容量、第２容量および第３容量が積層された積層型容量素子ＣＳが形成されている。
【００７６】
第３容量電極ＣＥ３および第２容量電極ＣＥ２の側壁には、サイドウォールスペーサＳＷが形成されている。ｎ＋型半導体領域１７上、第４容量電極ＣＥ４およびサイドウォールスペーサＳＷから露出した第３容量電極ＣＥ３の上面、および第２容量電極ＣＥ２の上面には、金属シリサイド層１８が形成されている。なお、第２容量電極ＣＥ２の上面の金属シリサイド層は図示していない。
【００７７】
図３（ａ）は、積層型容量素子の要部平面図であり、図３（ｂ）は、積層型容量素子の回路構成を示す説明図である。図３（ａ）および図３（ｂ）を用いて、積層型容量素子ＣＳの構成を説明する。
【００７８】
図３（ａ）に示すように、積層型容量素子ＣＳは、例えば、横方向に長辺を有する長方形の第１容量電極ＣＥ１、縦方向に長辺を有する長方形の第２容量電極ＣＥ２、横方向に長辺を有する長方形の第３容量電極ＣＥ３、および、横方向に長辺を有する長方形の第４容量電極ＣＥ４が積層された構造を有する。第１容量電極ＣＥ１の中央部には、活性領域ＡＲ４１が配置され、活性領域ＡＲ４１から離間して活性領域ＡＲ４２が配置されている。活性領域ＡＲ４２は、前述したとおり、第１容量電極ＣＥ１を構成するｎ型ウエルＮＷ２に所望の電位を供給するための領域である。活性領域ＡＲ４１およびＡＲ４２は、上記の配置に限定されるものではない。また、第１、第２、第３および第４容量電極ＣＥ１、ＣＥ２、ＣＥ３およびＣＥ４の形状も長方形に限定されるものではない。
【００７９】
図３（ａ）の紙面のＸ方向およびＹ方向において、活性領域ＡＲ４１を完全に覆うように第２容量電極ＣＥ２が配置され、また、活性領域ＡＲ４１を完全に覆うように第３容量電極ＣＥ３が、第２容量電極ＣＥ２上に形成されている。さらに、活性領域ＡＲ４１を完全に覆うように第４容量電極ＣＥ４が、第３容量電極ＣＥ３上に形成されている。第２容量電極ＣＥ２は、Ｙ方向において、活性領域ＡＲ４１、第３容量電極ＣＥ３および第４容量電極ＣＥ４と重ならない、突出部を有している。第３容量電極ＣＥ３は、Ｘ方向において、活性領域ＡＲ４１、第２容量電極ＣＥ２および第４容量電極ＣＥ４と重ならない、突出部を有している。第４容量電極ＣＥ４は、Ｘ方向において、活性領域ＡＲ４１、第２容量電極ＣＥ２および第３容量電極ＣＥ３と重ならない、突出部を有している。なお、図２の周辺回路領域１Ｄに示す積層型容量素子ＣＳの要部断面図は、図３のＸ１−Ｘ１線に沿う断面である。
【００８０】
図３（ｂ）に示すように、積層型容量素子ＣＳは、第１容量、第２容量および第３容量が並列接続された構造となっている。第１容量は、第１容量電極ＣＥ１と第２容量電極ＣＥ２とを有し、第２容量は、第２容量電極ＣＥ２と第３容量電極ＣＥ３とを有し、第３容量は、第３容量電極ＣＥ３と第４容量電極ＣＥ４とを有している。第１容量と第２容量の第２容量電極ＣＥ２は共通であり、第２容量と第３容量の第３容量電極ＣＥ３は共通である。第１容量電極ＣＥ１および第３容量電極ＣＥ３には、第１電位が印加され、第２容量電極ＣＥ２および第４容量電極ＣＥ４には、第１電位とは異なる電位である第２電位が印加される。つまり、第１容量、第２容量および第３容量は、並列接続されている。
【００８１】
次に、図２を用いて、メモリセル領域１Ａに形成されたメモリセルＭＣ上、周辺回路領域１Ｂに形成されたＭＩＳＦＥＴＱＨ上、周辺回路領域１Ｃに形成されたＭＩＳＦＥＴＱＬ上、および周辺回路領域１Ｄに形成された積層型容量素子ＣＳ上の構成を具体的に説明する。
【００８２】
半導体基板１上には、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、ゲート電極ＧＥＬ、第４容量電極ＣＥ４およびサイドウォールスペーサＳＷを覆うように、層間絶縁膜１９が形成されている。層間絶縁膜１９は、例えば、窒化シリコン膜と窒化シリコン膜上の酸化シリコン膜の積層膜からなり、層間絶縁膜１９の上面は平坦化されている。
【００８３】
層間絶縁膜１９にはコンタクトホール（開口）が形成されており、コンタクトホール内には導電性のプラグ電極２０が埋め込まれている。
【００８４】
プラグ電極２０は、コンタクトホールの底部、および、側壁上すなわち側面上に形成された薄いバリア導体膜と、このバリア導体膜上に位置しコンタクトホールを埋め込むように形成された主導体膜と、により形成されている。図２では、図面の簡略化のために、プラグ電極２０を構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグ電極２０を構成するバリア導体膜は、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、またはそれらの積層膜とすることができ、プラグ電極２０を構成する主導体膜は、タングステン（Ｗ）膜とすることができる。
【００８５】
コンタクトホールに埋め込まれたプラグ電極２０は、ｎ＋型半導体領域１７、ｐ＋型半導体領域１６、第３容量電極ＣＥ３ならびに、第４容量電極ＣＥ４などに電気的に接続される。図示しないが、第２容量電極ＣＥ２に電気的に接続しているプラグ電極２０も存在する。
【００８６】
層間絶縁膜１９上には、金属配線２１が形成されており、プラグ電極２０に電気的に接続している。金属配線２１は、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線で形成する。また、銅（Ｃｕ）を主導電材料とする埋込配線としてもよい。
【００８７】
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。
【００８８】
図４および図５は、実施の形態１の半導体装置の製造工程の一部を示すプロセスフロー図である。図６〜図１３は、実施の形態１の半導体装置の製造工程中の要部断面図である。図６〜図１３の断面図には、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴＱＨが、周辺回路領域１ＣにＭＩＳＦＥＴＱＬが、周辺回路領域１Ｄに積層型容量素子ＣＳが、それぞれ形成される様子が示されている。
【００８９】
また、本実施の形態１においては、メモリセル領域１Ａにｎチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型の制御トランジスタＣＴおよびメモリトランジスタＭＴをメモリセル領域１Ａに形成することもできる。
【００９０】
同様に、本実施の形態１においては、周辺回路領域１Ｂにｐチャネル型のＭＩＳＦＥＴＱＨを形成する場合について説明するが、導電型を逆にしてｎチャネル型のＭＩＳＦＥＴＱＨを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。さらに同様に、本実施の形態１においては、周辺回路領域１Ｃにｎチャネル型のＭＩＳＦＥＴＱＬを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴＱＬを周辺回路領域１Ｃに形成することもでき、また、周辺回路領域１ＣにＣＭＩＳＦＥＴなどを形成することもできる。
【００９１】
図６に示すように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体ウェハとしての半導体基板１を用意、すなわち準備する（図４のステップＳ１）。
【００９２】
次に、図６に示すように、素子分離膜２を形成する（図４のステップＳ２）。素子分離膜２は、半導体基板１の主面のメモリセル領域１Ａにおいて、活性領域ＡＲ１を区画する素子分離領域ＩＲとなる。また、素子分離膜２は、半導体基板１の主面の周辺回路領域１Ｂにおいて、活性領域ＡＲ２を区画する素子分離領域ＩＲとなり、半導体基板１の主面の周辺回路領域１Ｃにおいて、活性領域ＡＲ３を区画する素子分離領域ＩＲとなり、半導体基板１の主面の周辺回路領域１Ｄにおいて、活性領域ＡＲ４１およびＡＲ４２を区画する素子分離領域ＩＲとなる。
【００９３】
素子分離膜２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。例えば、素子分離領域ＩＲに素子分離溝を形成した後、この素子分離溝内に、例えば酸化シリコンからなる絶縁膜を選択的に形成することで、素子分離膜２とすることができる。
【００９４】
次に、図６に示すように、周辺回路領域１Ｂおよび１Ｄで、活性領域ＡＲ２、ＡＲ４１およびＡＲ４２に、ｎ型ウエルＮＷ１およびＮＷ２を形成する（図４のステップＳ３）。ｎ型ウエルＮＷ１およびＮＷ２は、例えばリン（Ｐ）などのｎ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｎ型ウエルＮＷ１およびＮＷ２は、半導体基板１の主面から所定の深さにわたって、素子分離溝よりも深く形成される。つまり、素子分離膜２の下部にもｎ型ウエルＮＷ１およびＮＷ２が形成されている。ｎ型ウエルＮＷ２は、積層型容量素子ＣＳの第１容量電極ＣＥ１となる。
【００９５】
次に、図６に示すように、メモリセル領域１Ａで、活性領域ＡＲ１に、ｐ型ウエルＰＷ１を形成する（図４のステップＳ４）。ｐ型ウエルＰＷ１は、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウエルＰＷ１は、半導体基板１の主面から所定の深さにわたって形成される。なお、ステップＳ３とステップＳ４の順序は、逆にしても良い。
【００９６】
次に、図７に示すように、半導体基板１の主面全面に、絶縁膜３および導体膜４を形成する（図４のステップＳ５）。
【００９７】
ステップＳ５では、まず、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、半導体基板１の主面に、絶縁膜３を形成する。メモリセル領域１Ａにおいて、ｐ型ウエルＰＷ１上に形成される絶縁膜３は、メモリセルＭＣのゲート絶縁膜ＧＩｔ用の絶縁膜となる。また、周辺回路領域１Ｄにおいて、絶縁膜３は、第１容量絶縁膜ＣＺ１となる。絶縁膜３は、熱酸化法、スパッタリング法、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法または化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法などを用いて形成することができる。
【００９８】
第１容量絶縁膜ＣＺ１の膜厚を、ゲート絶縁膜ＧＩｔの膜厚よりも厚くする場合には、半導体基板１上に第１容量絶縁膜ＣＺ１用の厚い絶縁膜を形成した後、メモリセル領域１Ａの厚い絶縁膜を選択的に除去し、次に、メモリセル領域１Ａにゲート絶縁膜ＧＩｔ用の薄い絶縁膜を形成する。
【００９９】
ステップＳ５では、次に、図７に示すように、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、絶縁膜３上に、導体膜４を形成する。導体膜４は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導体膜４は、ＣＶＤ法などを用いて形成することができる。また、成膜時は導体膜４をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。導体膜４の膜厚は、７０〜１２０ｎｍとする。
【０１００】
導体膜４として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。
【０１０１】
次に、図７に示すように、導体膜４をパターニングする（図４のステップＳ６）。このステップＳ６では、例えばフォトリソグラフィおよびエッチングを用いて、導体膜４を所望の平面形状にパターニングする。
【０１０２】
まず、導体膜４上にレジスト膜ＰＲ１を形成する。レジスト膜ＰＲ１は、メモリセル領域１Ａでは、制御ゲート電極ＣＧを形成する予定の領域を覆い、それ以外の部分を露出するパターンを有する。さらに、レジスト膜ＰＲ１は、周辺回路領域１Ｂおよび１Ｃを覆い、周辺回路領域１Ｄでは、第２容量電極ＣＥ２を形成する予定の領域を覆い、それ以外の部分を露出するパターンを有する。
【０１０３】
次いで、レジスト膜ＰＲ１をエッチングマスクとして用いて、導体膜４を、例えば異方性ドライエッチングなどによりエッチングしてパターニングする。これにより、メモリセル領域１Ａで、導体膜４からなる制御ゲート電極ＣＧが形成され、制御ゲート電極ＣＧと半導体基板１のｐ型ウエルＰＷ１との間の絶縁膜３からなるゲート絶縁膜ＧＩｔが形成される。すなわち、制御ゲート電極ＣＧは、メモリセル領域１Ａで、半導体基板１のｐ型ウエルＰＷ１上に、ゲート絶縁膜ＧＩｔを介して形成される。
【０１０４】
また、周辺回路領域１Ｄでは、活性領域ＡＲ４２を覆うように第１容量絶縁膜ＣＺ１および第２容量電極ＣＥ２が形成される。一方、周辺回路領域１Ｂおよび１Ｃでは、導体膜４が残される。その後、レジスト膜、すなわちレジスト膜ＰＲ１を除去する。
【０１０５】
なお、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われない部分の絶縁膜３は、ステップＳ６のドライエッチングを行うことによって、または、ステップＳ６のドライエッチングの後にウェットエッチングを行うことによって、除去される。そして、メモリセル領域１Ａのうち、制御ゲート電極ＣＧが形成されていない部分では、半導体基板１のｐ型ウエルＰＷ１が露出する。周辺回路領域１Ｄおいて、第２容量電極ＣＥ２から露出した絶縁膜３も同様に、ステップＳ６のドライエッチングまたはドライエッチングの後にウェットエッチングを行うことによって、除去される。平面視において、第１容量絶縁膜ＣＺ１は、第２容量電極ＣＥ２と等しいパターンを有する。
【０１０６】
ステップＳ７では、まず、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、半導体基板１の主面に、メモリトランジスタＭＴのゲート絶縁膜ＧＩｍ用の絶縁膜７を形成する。このとき、メモリセル領域１Ａでは、露出した部分の半導体基板１の主面、制御ゲート電極ＣＧの上面および側面に、絶縁膜７が形成される。また、周辺回路領域１Ｂおよび１Ｃに残された部分の導体膜４の上面に、絶縁膜７が形成される。また、周辺回路領域１Ｄにおいて、第２容量電極ＣＥ２の上面および側面、ならびに、半導体基板１の主面上に絶縁膜７が形成される。周辺回路領域１Ｄにおいて、絶縁膜７は、第２容量絶縁膜ＣＺ２となる。
【０１０７】
絶縁膜７は、前述したように、内部に電荷蓄積部を有する絶縁膜であり、絶縁膜として、下から順に形成された酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜からなる。
【０１０８】
絶縁膜７のうち、下層の酸化シリコン膜を、例えば１０００〜１１００℃程度の温度で、熱酸化法またはＩＳＳＧ（in-site steam generation）酸化法などにより形成することができる。また、絶縁膜７のうち、窒化シリコン膜を、例えばＣＶＤ法により形成することができる。さらに、絶縁膜７のうち、上層の酸化シリコン膜を、例えばＣＶＤ法により形成することができる。
【０１０９】
なお、本実施の形態１においては、トラップ準位を有する絶縁膜として、窒化シリコン膜を用いるが、窒化シリコン膜に限定されず、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を用いることができる。
【０１１０】
ステップＳ７では、次に、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、絶縁膜７上に導体膜８を形成する。
【０１１１】
好適には、導体膜８は、例えば多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導体膜８を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導体膜８をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。導体膜８の膜厚は、５０〜７０ｎｍとする。導体膜８は、導体膜４または後述する導体膜１２の膜厚よりも薄くする。
【０１１２】
導体膜８として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。
【０１１３】
次に、図８に示すように、異方性ドライエッチング技術により導体膜８をエッチバックして、メモリゲート電極ＭＧおよび第３容量電極ＣＥ３を形成する（図４のステップＳ８）。
【０１１４】
このステップＳ８では、先ず、フォトリソグラフィを用いてレジスト膜ＰＲ２を形成する。レジスト膜ＰＲ２は、周辺回路領域１Ｄの第３容量電極ＣＥ３を形成する部分を覆い、その他の領域は露出するパターンを有する。また、レジスト膜ＰＲ２は、メモリセル領域１Ａおよび周辺回路領域１Ｂおよび１Ｃは露出するパターンを有する。次に、導体膜８に異方性ドライエッチングを施すことで、導体膜８をエッチバックして、制御ゲート電極ＣＧの両側の側壁上、すなわち側面上に、絶縁膜７を介して導体膜８をサイドウォールスペーサ状に残してメモリゲート電極ＭＧおよびスペーサＳＰ１を形成する。
【０１１５】
上記のエッチバックにおいて、周辺回路領域１Ｂおよび１Ｃの導体膜８および絶縁膜７を除去する。さらに、周辺回路領域１Ｄにおいては、レジスト膜ＰＲ２で覆われた部分にのみ導体膜８が残り、第３容量電極ＣＥ３が形成される。周辺回路領域１Ｄにおいて、第３容量電極ＣＥ３から露出した絶縁膜７も除去されるので、平面視において、第２容量絶縁膜ＣＺ２は、第３容量電極ＣＥ３と等しいパターンを有する。
【０１１６】
次に、図９に示すように、スペーサＳＰ１および絶縁膜７を除去する（図４のステップＳ９）。
【０１１７】
ステップＳ９では、まず、フォトリソグラフィを用いて、メモリゲート電極ＭＧが覆われ、かつ、スペーサＳＰ１が露出されるようなレジスト膜（図示せず）を半導体基板１上に形成する。そして、形成されたレジスト膜をエッチングマスクとしたドライエッチングにより、スペーサＳＰ１を除去する。一方、メモリゲート電極ＭＧは、レジスト膜で覆われていたので、エッチングされずに残される。その後、このレジスト膜を除去する。また、このレジスト膜（図示せず）は、周辺回路領域１Ｂ、１Ｃ、および周辺回路領域１Ｄを覆っている。
【０１１８】
ステップＳ９では、次に、メモリゲート電極ＭＧで覆われていない部分の絶縁膜７を、例えばウェットエッチングなどのエッチングによって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとｐ型ウエルＰＷ１との間、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に位置する絶縁膜７は、除去されずに残され、他の領域に位置する絶縁膜７は除去される。このとき、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧとｐ型ウエルＰＷ１との間に残された部分、および、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に残された部分の絶縁膜７からなるゲート絶縁膜ＧＩｍが形成される。
【０１１９】
次に、半導体基板上に絶縁膜９を形成する（図４のステップＳ１０）。
【０１２０】
ステップＳ１０では、まず、メモリセル領域１Ａならびに周辺回路領域１Ｂ、１Ｃおよび１Ｄで、半導体基板１の主面に、絶縁膜９を形成する。絶縁膜９は、メモリセル領域１Ａで、露出した部分の半導体基板１の主面、制御ゲート電極ＣＧ、および、メモリゲート電極ＭＧを覆うように、形成される。また、絶縁膜９は、周辺回路領域１Ｂおよび１Ｃに残された部分の導体膜４を覆うように、さらに、周辺回路領域１Ｄの半導体基板１の主面、第２容量電極ＣＥ２および第３容量電極ＣＥ３を覆うように、形成される。
【０１２１】
絶縁膜９は、例えば、酸化シリコン膜と、酸化シリコン膜上の窒化シリコン膜との積層膜で構成する。酸化シリコン膜は、熱酸化法またはＩＳＳＧ酸化法により形成する。窒化シリコン膜は、例えばＣＶＤ法などを用いて形成することができる。
【０１２２】
絶縁膜９は、メモリセルＭＣの保護膜（保護絶縁膜）であり、メモリセルＭＣを覆うように形成される。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ、ゲート絶縁膜ＧＩｔおよびＧＩｍ、メモリゲート電極ＭＧ、および、半導体基板１（ｐ型ウエルＰＷ１）の主面を覆うように形成される。図４に示すステップＳ１１以降で、周辺回路領域１Ｂには、ＭＩＳＦＥＴＱＨを、周辺回路領域１Ｃには、ＭＩＳＦＥＴＱＬを形成するが、その形成工程において、熱酸化（例えば、ステップＳ１３）およびエッチング（例えば、ステップＳ１５）などの処理が実施される。絶縁膜９は、上記の熱酸化およびエッチングなど処理の際に、メモリセル領域１Ａに形成されている制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート絶縁膜ＧＩｔおよびＧＩｍ、ならびに、半導体基板１の主面などが、酸化またはエッチングされるのを防止するために設けられている。
【０１２３】
また、絶縁膜９は、周辺回路領域１Ｄにおいて、積層型容量素子ＣＳの第３容量絶縁膜ＣＺ３となる膜である。
【０１２４】
次に、図１０に示すように、周辺回路領域１Ｂおよび１Ｃで、絶縁膜９および導体膜４を除去する（図５のステップＳ１１）。
【０１２５】
ステップＳ１１では、図１０に示すように、メモリセル領域１Ａおよび周辺回路領域１Ｄを覆い、周辺回路領域１Ｂおよび１Ｃを露出するパターンを有するレジスト膜ＰＲ３を形成する。次いで、レジスト膜ＰＲ３をエッチングマスクとして用いて、絶縁膜９および導体膜４を例えばドライエッチングなどによりエッチングして除去する。これにより、図１０に示すように、周辺回路領域１Ｂおよび１Ｃの導体膜４を完全に除去することができる。さらに、周辺回路領域１Ｂおよび１Ｃの絶縁膜３も除去する。その後、レジスト膜ＰＲ３を除去し、メモリセル領域１Ａおよび周辺回路領域１Ｄには、絶縁膜９を残す。
【０１２６】
次に、図１１に示すように、周辺回路領域１Ｃで活性領域ＡＲ３にｐ型ウエルＰＷ２を形成する（図５のステップＳ１２）。ｐ型ウエルＰＷ２は、ｐ型ウエルＰＷ１と同様に、例えばホウ素（Ｂ）などのｐ型の不純物を、半導体基板１に、イオン注入法などで導入することにより、形成することができる。ｐ型ウエルＰＷ２は、半導体基板１の主面から所定の深さにわたって形成される。
【０１２７】
次に、図１１に示すように、半導体基板１の主面全面に、絶縁膜１０および１１ならびに導体膜１２を形成する（図５のステップＳ１３）。
【０１２８】
ステップＳ１３では、まず、図１１に示すように、周辺回路領域１Ｂおよび１Ｃに、絶縁膜１１および１０を形成する。絶縁膜１１は、ＭＩＳＦＥＴＱＨのゲート絶縁膜ＧＩＨ用の絶縁膜であり、絶縁膜１０は、ＭＩＳＦＥＴＱＬのゲート絶縁膜ＧＩＬ用の絶縁膜である。したがって、絶縁膜１１の膜厚は、絶縁膜１０の膜厚よりも厚い。また、絶縁膜１１は、ｎ型ウエルＮＷ１上に形成され、絶縁膜１０は、ｐ型ウエルＰＷ２上に形成される。
【０１２９】
絶縁膜１１および１０は、例えば、熱酸化法により形成することができる。この場合、絶縁膜１１および１０は、酸化シリコン膜からなるが、酸化シリコン膜に対して窒化処理を施し、酸窒化シリコン膜としても良い。また、例えば、絶縁膜１１は、ＩＳＳＧ酸化法により形成しても良い。
【０１３０】
ステップＳ１３では、次に、半導体基板１上に、導体膜１２を形成する。導体膜１２は、ＭＩＳＦＥＴＱＨのゲート電極ＧＥＨ、ＭＩＳＦＥＴＱＬのゲート電極ＧＥＬおよび第４容量電極ＣＥ４を構成するための導体膜である。
【０１３１】
好適には、導体膜１２は、多結晶シリコン膜、すなわちポリシリコン膜からなる。このような導体膜１２を、ＣＶＤ法などを用いて形成することができる。また、成膜時は導体膜１２をアモルファスシリコン膜として成膜してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。導体膜１２の膜厚は、７０〜１２０ｎｍとし、導体膜８よりも厚くする。
【０１３２】
導体膜１２として、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物またはホウ素（Ｂ）などのｐ型の不純物を導入して低抵抗率としたものを用いることが、好ましい。例えば、周辺回路領域１Ｂの導体膜１２には、ｐ型の不純物を、周辺回路領域１Ｃの導体膜１２には、ｎ型の不純物を導入するのが好ましい。
【０１３３】
次に、図１１に示すように、メモリセル領域１Ａで、導体膜１２を除去するとともに、周辺回路領域１Ｄで、第４容量電極ＣＥ４形成する。（図５のステップＳ１４）。
【０１３４】
ステップＳ１４では、まず、メモリセル領域１Ａを露出し、周辺回路領域１Ｂおよび１Ｃを覆い、周辺回路領域１Ｄでは、第４容量電極ＣＥ４を形成する領域を覆い、それ以外の領域を露出するパターンを有するレジスト膜ＰＲ４を形成する。
【０１３５】
次いで、レジスト膜ＰＲ４をエッチングマスクとして用いて、導体膜１２を例えばドライエッチングなどによりエッチングして除去する。これにより、図１１に示すように、メモリセル領域１Ａに残された部分の導体膜１２を除去し、さらに、絶縁膜９も除去する。周辺回路領域１Ｄにおいては、レジスト膜ＰＲ４を用いて、導体膜１２、絶縁膜９をパターニングすることにより、第４容量電極ＣＥ４および第３容量絶縁膜ＣＺ３を形成することができる。その後、周辺回路領域１Ｂおよび１Ｃに残された部分のレジスト膜ＰＲ４を除去する。
【０１３６】
次に、図１２に示すように、周辺回路領域１Ｂおよび１Ｃで、導体膜１２をパターニングする（図５のステップＳ１５）。
【０１３７】
まず、半導体基板１の主面上に、レジスト膜（図示せず）を形成する。レジスト膜は、メモリセル領域１Ａと周辺回路領域１Ｄを覆い、周辺回路領域１Ｂでは、ゲート電極ＧＥＨを形成する領域を覆い、それ以外の部分を露出し、周辺回路領域１Ｃでは、ゲート電極ＧＥＬを形成する領域を覆い、それ以外の部分を露出するパターンを有する。
【０１３８】
次いで、上記レジスト膜を用いて、導体膜１２を、例えば異方性ドライエッチングなどによりエッチングしてパターニングする。
【０１３９】
これにより、周辺回路領域１Ｂで、導体膜１２からなるゲート電極ＧＥＨが形成され、ゲート電極ＧＥＨと半導体基板１のｎ型ウエルＮＷ１との間の絶縁膜１１からなるゲート絶縁膜ＧＩＨが形成される。また、周辺回路領域１Ｃで、導体膜１２からなるゲート電極ＧＥＬが形成され、ゲート電極ＧＥＬと半導体基板１のｐ型ウエルＰＷ２との間の絶縁膜１０からなるゲート絶縁膜ＧＩＬが形成される。その後、上記レジスト膜を除去する。なお、第４容量電極ＣＥ４、ゲート電極ＧＥＨおよびゲート電極ＧＥＬは、同一工程でパターニングしても良い。
【０１４０】
次に、図１２に示すように、ｎ−型半導体領域１４およびｐ−型半導体領域１３を、イオン注入法などを用いて形成する（図５のステップＳ１６）。このステップＳ１６では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＬおよび素子分離膜２をマスクとして用いて、半導体基板１のｐ型ウエルＰＷ１、ＰＷ２およびＮＷ２に導入する。これにより、ｎ−型半導体領域１４が形成される。また、例えばボロン（Ｂ）からなるｐ型の不純物を、ゲート電極ＧＥＨおよび素子分離膜２をマスクとして、半導体基板１のｎ型ウエルＮＷ１に導入する。これにより、ｐ−型半導体領域１３が形成される。
【０１４１】
この際、メモリセル領域１Ａにおいて、ｎ−型半導体領域１４は、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側面に自己整合して形成される。さらに、周辺回路領域１Ｃにおいて、ｎ−型半導体領域１４は、ゲート電極ＧＥＬの側面に自己整合して形成され、周辺回路領域１Ｄにおいて、ｎ−型半導体領域１４は、素子分離膜２に自己整合して形成される。また、周辺回路領域１Ｂにおいて、ｐ−型半導体領域１３は、ゲート電極ＧＥＨの側面に自己整合して形成される。
【０１４２】
次に、図１３に示すように、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、ゲート電極ＧＥＬの側壁上、第３容量電極ＣＥ３の側壁上、および、第４容量電極ＣＥ４の側壁上に、サイドウォールスペーサＳＷを形成する（図５のステップＳ１７）。図示しないが、同時に、第２容量電極ＣＥ２の側壁上にもサイドウォールスペーサＳＷが形成される。
【０１４３】
まず、半導体基板１の主面全面に、サイドウォールスペーサＳＷ用の絶縁膜を形成し、形成された絶縁膜を例えば異方性エッチングによりエッチバックする。このようにして、制御ゲート電極ＣＧの側壁上、メモリゲート電極ＭＧの側壁上、ゲート電極ＧＥＨの側壁上、ゲート電極ＧＥＬの側壁上、第３容量電極ＣＥ３の側壁上に、および、第４容量電極ＣＥ４の側壁上に選択的にこの絶縁膜を残すことにより、サイドウォールスペーサＳＷを形成する。このサイドウォールスペーサＳＷは、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜などの絶縁膜からなる。
【０１４４】
次に、図１３に示すように、ｎ＋型半導体領域１７、およびｐ＋型半導体領域１６を、イオン注入法などを用いて形成する（図５のステップＳ１８）。このステップＳ１８では、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびゲート電極ＧＥＬと、それらの側壁上のサイドウォールスペーサＳＷと素子分離膜２をマスクとして用いて、半導体基板１のｐ型ウエルＰＷ１、ＰＷ２およびＮＷ２に導入することにより、ｎ＋型半導体領域１７が形成される。また、例えばボロン（Ｂ）からなるｐ型の不純物を、ゲート電極ＧＥＨとその側壁上に形成されたサイドウォールスペーサＳＷおよび素子分離膜２をマスクとして、半導体基板１のｎ型ウエルＮＷ１に導入することにより、ｐ＋型半導体領域１６が形成される。
【０１４５】
この際、メモリセル領域１Ａにおいて、ｎ＋型半導体領域１７は、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷに自己整合して形成される。さらに、周辺回路領域１Ｃにおいて、ｎ＋型半導体領域１７は、ゲート電極ＧＥＬの両側壁上のサイドウォールスペーサＳＷに自己整合して形成され、周辺回路領域１Ｂにおいて、ｐ＋型半導体領域１６は、ゲート電極ＧＥＨの両側壁上のサイドウォールスペーサＳＷに自己整合して形成される。また、周辺回路領域１Ｄにおいて、ｎ＋型半導体領域１７は、素子分離膜２に自己整合してｎ型ウエルＮＷ２内に形成される。ｎ＋型半導体領域１７は、ｎ−型半導体領域１４よりも深く形成されるため、図１３では、ｎ＋型半導体領域１７のみ表示している。
【０１４６】
このようにして、図２に示すように、メモリセル領域１Ａで、制御トランジスタＣＴおよびメモリトランジスタＭＴからなるメモリセルＭＣが形成される。すなわち、制御ゲート電極ＣＧと、ゲート絶縁膜ＧＩｔと、メモリゲート電極ＭＧと、ゲート絶縁膜ＧＩｍとにより、不揮発性メモリとしてのメモリセルＭＣが形成される。
【０１４７】
また、図２に示すように、周辺回路領域１Ｂで、高耐圧のＭＩＳＦＥＴＱＨが形成され、周辺回路領域１Ｃで、低耐圧のＭＩＳＦＥＴＱＬが形成される。すなわち、ゲート電極ＧＥＨと、ゲート絶縁膜ＧＩＨとにより、高耐圧のＭＩＳＦＥＴＱＨが形成され、ゲート電極ＧＥＬと、ゲート絶縁膜ＧＩＬとにより、低耐圧のＭＩＳＦＥＴＱＬが形成される。周辺回路領域１Ｄには、第１容量電極ＣＥ１、第１容量絶縁膜ＣＺ１、および、第２容量電極ＣＥ２からなる第１容量と、第２容量電極ＣＥ２、第２容量絶縁膜ＣＺ２、および、第３容量電極ＣＥ３からなる第２容量と、第３容量電極ＣＥ３、第３容量絶縁膜ＣＺ３、および、第４容量電極ＣＥ４からなる第３容量とが形成される。第１容量、第２容量、および、第３容量は、積層して配置されており、積層型容量素子ＣＳを構成している。
【０１４８】
次に、図２に示すように、金属シリサイド層１８、および層間絶縁膜１９を形成する（図５のステップＳ１９）。
【０１４９】
ステップＳ１９では、まず、図２に示すように、金属シリサイド層１８を形成する。公知のサリサイドプロセスを行うことによって、図２に示すように、ｎ＋型半導体領域１７ならびにｐ＋型半導体領域１６の各々の上に、金属シリサイド層１８を形成することができる。
【０１５０】
金属シリサイド層１８は、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨ、ゲート電極ＧＥＬ、第３容量電極ＣＥ３、および、第４容量電極ＣＥ４の上面にも形成される。図示しないが、第２容量電極ＣＥ２の上面にも形成される。金属シリサイド層１８は、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層とすることができる。
【０１５１】
ステップＳ１９では、次に、図２に示すように、層間絶縁膜１９を形成する。制御ゲート電極ＣＧ、ゲート絶縁膜ＧＩｍ、メモリゲート電極ＭＧ、ゲート電極ＧＥＨおよびＧＥＬ、第２容量電極ＣＥ２、第３容量電極ＣＥ３、第４容量電極ＣＥ４ならびに、サイドウォールスペーサＳＷを覆うように、層間絶縁膜１９を形成する。層間絶縁膜１９は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と酸化シリコン膜との積層膜などからなる。層間絶縁膜１９を、例えばＣＶＤ法により形成した後、層間絶縁膜１９の上面を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化する。
【０１５２】
次に、図２に示すように、層間絶縁膜１９を貫通するプラグ電極２０を形成する（図５のステップＳ２０）。まず、フォトリソグラフィを用いて層間絶縁膜１９上に形成したレジスト膜（図示せず）をエッチングマスクとして、層間絶縁膜１９をドライエッチングすることにより、層間絶縁膜１９にコンタクトホールを形成する。次に、コンタクトホール内に導体膜を形成した後、ＣＭＰ法により層間絶縁膜１９上の導体膜を除去することにより、コンタクトホール内にプラグ電極２０を形成する。
【０１５３】
コンタクトホールおよびそれに埋め込まれたプラグ電極２０は、ｎ＋型半導体領域１７上、および、ｐ＋型半導体領域１６上に形成される。また、プラグ電極２０は、第３容量電極ＣＥ３上、第４容量電極ＣＥ４上に形成される。また、図３（ａ）に示すようにプラグ電極２０は、第２容量電極ＣＥ２上にも形成される。
【０１５４】
次に、図５のステップ２１では、図２に示すように、層間絶縁膜１９上に複数の金属配線２１が形成される。
【０１５５】
＜本実施の形態の主要な特徴と効果＞
積層型容量素子ＣＳは、ｎ型ウエルＮＷ２（半導体領域）からなる第１容量電極ＣＥ１上に第１容量絶縁膜ＣＺ１を介して第２容量電極ＣＥ２を積層し、第２容量電極ＣＥ２上に第２容量絶縁膜ＣＺ２を介して第３容量電極ＣＥ３を積層し、第３容量電極ＣＥ３上に第３容量絶縁膜ＣＺ３を介して第４容量電極ＣＥ４を積層した構造となっている。つまり、第１容量電極ＣＥ１、第２容量電極ＣＥ２、第３容量電極ＣＥ３および第４容量電極ＣＥ４は、平面視において互いに重なる領域を有しており、平面視において、各電極は、活性領域ＡＲ４１と重なっている。
【０１５６】
そして、第１容量電極ＣＥ１、第１容量絶縁膜ＣＺ１および第２容量電極ＣＥ２で第１容量が構成され、第２容量電極ＣＥ２、第２容量絶縁膜ＣＺ２および第３容量電極ＣＥ３で第２容量が構成され、第３容量電極ＣＥ３、第３容量絶縁膜ＣＺ３および第４容量電極ＣＥ４で第３容量が構成されている。積層型容量素子ＣＳは、第１容量、第２容量および第３容量を並列接続して構成している。
【０１５７】
このように、積層型容量素子ＣＳは、互いに重なりあった複数の電極で構成された複数の容量を並列接続した構成となっているので、単位面積当たりの容量を向上させることができ、小型で大容量の容量素子を形成することができる。
【０１５８】
メモリセルＭＣとＭＩＳＦＥＴ（高耐圧ＭＩＳＦＥＴと低耐圧ＭＩＳＦＥＴの両方）を構成する半導体領域、導体膜または絶縁膜を用いて積層型容量素子ＣＳの容量電極および容量絶縁膜を形成するため、半導体装置の製造工程を増加させることなく、大容量の積層型容量素子ＣＳを有する半導体装置を提供できる。
【０１５９】
窒化シリコン膜を含む絶縁膜７を用いて第２容量絶縁膜ＣＺ２を形成しているので、第２容量の容量値を増加できる。また、容量絶縁膜ＣＺ３も窒化シリコン膜を含むため、第３容量の容量値を増加できる。
【０１６０】
酸化シリコン膜と窒化シリコン膜を含む絶縁膜７を用いて第２容量絶縁膜ＣＺ２を形成しているので、リーク電流を低減した積層型容量素子ＣＳを提供できる。また、容量絶縁膜ＣＺ３も酸化シリコン膜と窒化シリコン膜を含むため、同様の効果がある。
【０１６１】
（実施の形態２）
実施の形態２は、実施の形態１の変形例であり、実施の形態１と共通する部分には同様の符号を付している。実施の形態２では、半導体基板の主面に形成された溝内に第１容量電極および第２容量電極の一部が形成されている。メモリセルＭＣ、ＭＩＳＦＥＴＱＨおよびＭＩＳＦＥＴＱＬの構造および製法は、実施の形態１と同様であるため、ここでは、周辺回路領域１Ｄに形成された積層型容量素子の構造と製法について説明する。
【０１６２】
＜半導体装置の構造＞
図１４（ａ）は、積層型容量素子の要部平面図、図１４（ｂ）は、積層型容量素子の回路構成の一例を示す説明図である。図１５（ａ）は、図１４（ａ）のＸ２−Ｘ２に沿う要部断面図、図１５（ｂ）は、図１４（ａ）のＹ１−Ｙ１に沿う要部断面図である。
【０１６３】
図１４（ａ）に示すように、積層型容量素子ＣＳは、横方向に長辺を有する長方形の第１容量電極ＣＥ１、縦方向に長辺を有する長方形の第２容量電極ＣＥ２、横方向に長辺を有する長方形の第３容量電極ＣＥ３、および、横方向に長辺を有する長方形の第４容量電極ＣＥ４が積層された構造を有する。第１容量電極ＣＥ１の中央部には、活性領域ＡＲ４３が配置され、活性領域ＡＲ４３から離間して活性領域ＡＲ４２が配置されている。活性領域ＡＲ４２は、前述したとおり、第１容量電極ＣＥ１を構成するｎ型ウエルＮＷ２に所望の電位を供給するための領域である。活性領域ＡＲ４３およびＡＲ４２は、上記の配置に限定されるものではない。また、第１、第２、第３および第４容量電極ＣＥ１、ＣＥ２、ＣＥ３およびＣＥ４の形状も長方形に限定されるものではない。
【０１６４】
図１４（ａ）の紙面のＸ方向およびＹ方向において、第２容量電極ＣＥ２を完全に覆うように活性領域ＡＲ４３が配置されている。活性領域ＡＲ４３の内側には、所望の幅で環状の溝ＧＶが形成されている。環状の溝ＧＶは、互いに平行でＸ方向に延在する２つの溝ＧＶと、互いに平行でＹ方向に延在する２つの溝ＧＶが連結されて構成されている。さらに、Ｙ方向に延在する２つの溝ＧＶの間には、さらなる溝ＧＶが形成されており、Ｘ方向に延在する２つの溝ＧＶを連結している。図１４（ａ）では、溝ＧＶの外形を破線で表している。
【０１６５】
第２容量電極ＣＥ２は、溝ＧＶ内にのみ形成されており、図１４（ａ）の隣り合う破線に囲まれた領域に形成されている。第３容量電極ＣＥ３は、第２容量電極ＣＥ２上に配置され、Ｙ方向に延在する溝ＧＶと交差してＸ方向に延在している。第４容量電極ＣＥ４は、第３容量電極ＣＥ３上に配置され、Ｙ方向に延在する溝ＧＶと交差してＸ方向に延在している。第４容量電極ＣＥ４は、Ｙ方向において、第３容量電極ＣＥ３よりも幅が広く、第３容量電極ＣＥ３を完全に覆っている。
【０１６６】
また、第２容量電極ＣＥ２は、Ｙ方向において、第３容量電極ＣＥ３および第４容量電極ＣＥ４と重ならない、突出部を有している。第３容量電極ＣＥ３は、Ｘ方向において、活性領域ＡＲ４３、第２容量電極ＣＥ２および第４容量電極ＣＥ４と重ならない、突出部を有している。第４容量電極ＣＥ４は、Ｘ方向において、活性領域ＡＲ４３、第２容量電極ＣＥ２および第３容量電極ＣＥ３と重ならない、突出部を有している。
【０１６７】
図１４（ｂ）に示す回路構成は、図３（ｂ）と同様である。
【０１６８】
図１５（ａ）または１５（ｂ）に示すように、周辺回路領域１Ｄにおいて、半導体装置は、活性領域ＡＲ４３、ＡＲ４２と素子分離領域ＩＲを有している。活性領域ＡＲ４３、ＡＲ４２および素子分離領域ＩＲの下部には、連続的にｎ型ウエルＮＷ２が形成されている。活性領域ＡＲ４３には溝ＧＶが、半導体基板１の主面から内部に向かって形成されている。溝ＧＶは、側壁と底面によって規定されている。ｎ型ウエルＮＷ２は、溝ＧＶよりも深く、溝ＧＶの側壁を覆うように、溝ＧＶを囲むように形成されている。ｎ型ウエルＮＷ２は、第１容量電極ＣＥ１を構成している。
【０１６９】
溝ＧＶ内には、絶縁膜３からなる第１容量絶縁膜ＣＺ１を介して、導体膜４からなる第２容量電極ＣＥ２が形成されている。溝ＧＶの側壁と底面には第１容量絶縁膜ＣＺ１が形成されており、第２容量電極ＣＥ２と半導体基板１間には第１容量絶縁膜ＣＺ１が介在している。溝ＧＶは、所定の深さまで第２容量電極ＣＥ２で埋められている。ただし、第２容量電極ＣＥ２の上端（上面）は、半導体基板１の主面よりも距離ｄだけ低い。第１容量電極ＣＥ１、第１容量絶縁膜ＣＺ１および第２容量電極ＣＥ２で構成される第１容量は、溝ＧＶの底面と側壁に沿って形成されている。したがって、実施の形態１に比べ、第１容量の容量値を増加することができる。
【０１７０】
溝ＧＶ内において、第２容量電極ＣＥ２上に、絶縁膜７からなる第２容量絶縁膜ＣＺ２を介して、導体膜８からなる第３容量電極ＣＥ３が延在している。第２容量電極ＣＥ２と第３容量電極ＣＥ３が対向する領域に、第２容量電極ＣＥ２、第２容量絶縁膜ＣＺ２および第３容量電極ＣＥ３で構成される第２容量が形成されている。
【０１７１】
導体膜８の膜厚は、例えば、導体膜４または１２より薄くしているので、図１５（ａ）に示すように、第３容量電極ＣＥ３の上面には、溝ＧＶに対応する位置に凹部が出来ている。第３容量電極ＣＥ３上に、絶縁膜９からなる第３容量絶縁膜ＣＺ３と導体膜１２からなる第４容量電極ＣＥ４を形成し、第３容量電極ＣＥ３と第４容量電極ＣＥ４が対向する領域に、第３容量電極ＣＥ３、第３容量絶縁膜ＣＺ３および第４容量電極ＣＥ４で構成される第３容量が形成されている。第３容量電極ＣＥ３の上面の凹部内にも第３容量絶縁膜ＣＺ３を介して第４容量電極ＣＥ４を形成しており、凹部の側壁も利用することで、第３容量の容量値を増加している。また、第４容量電極ＣＥ４は、図１５（ａ）および（ｂ）に示すように、第３容量絶縁膜ＣＺ３を介して、第３容量電極ＣＥ３の側面をも覆っている。
【０１７２】
図１５（ｂ）に示すように、溝ＧＶ内に形成された第２容量電極ＣＥ２は、層間絶縁膜１９に形成された開口を埋めるプラグ電極２０を介して金属電極２１に接続されている。第２容量電極ＣＥ２の上端（上面）が、半導体基板１の主面よりも低いので、第２容量電極ＣＥ２に接続されたプラグ電極２０が形成された開口の深さを、実施の形態１（図２）における第１容量電極ＣＥ１に接続されるプラグ電極２０が形成された開口の深さよりも浅くできる。開口の深さを浅くできることで、開口の加工精度が向上し、製造歩留りも向上する。さらに説明すると、実施の形態２の場合、開口の深さは、およそ、第３容量電極ＣＥの膜厚、第４容量電極ＣＥ４の膜厚および第４容量電極ＣＥ４上の層間絶縁膜１９の膜厚の和である。これに対し、実施の形態１では、開口の深さは、およそ、第２容量電極ＣＥの膜厚、第３容量電極ＣＥの膜厚、第４容量電極ＣＥ４の膜厚および第４容量電極ＣＥ４上の層間絶縁膜１９の膜厚の和である。つまり、実施の形態１に比べ、実施の形態２では、第２容量電極ＣＥ２の膜厚に相当する分だけ、開口の深さを浅くできる。なお、実施の形態１における最も深い開口が、第１容量電極ＣＥ１に接続されるプラグ電極２０が形成された開口（メモリセルＭＣまたはＭＩＳＦＥＴＱＨ、ＱＬのソースまたはドレイン領域に対する開口も同様）であり、実施の形態２における最も深い開口が、第１容量電極ＣＥ１に接続されるプラグ電極２０が形成された開口である。
【０１７３】
＜半導体装置の製法＞
次に、図１６〜図１９を用いて、実施の形態２の半導体装置の製造方法を説明する。前述のとおり、図１６〜図１９では、周辺回路領域１Ｄについてのみ説明する。図１６（ａ）、１７（ａ）、１８（ａ）および１９（ａ）は、図１５（ａ）に対応する実施の形態２の半導体装置の製造工程中の要部断面図であり、図１６（ｂ）、１７（ｂ）、１８（ｂ）および１９（ｂ）は、図１５（ｂ）に対応する実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１７４】
まず、実施の形態２の半導体装置の製造工程の一部を示すプロセスフローは、図４および５と同様である。ただし、実施の形態２では、ステップＳ２とステップＳ３の間に、「溝ＧＶ形成」のステップＳ２２が追加される。
【０１７５】
実施の形態１と同様に、ステップＳ１およびＳ２を実施する。ただし、実施の形態２では、素子分離溝に加えて、周辺回路領域１Ｄに容量素子形成溝も形成しておく。容量素子形成溝の平面パターンは、図１４（ａ）に破線で示している。つまり、ステップＳ２において素子分離溝と同時に容量素子形成溝も形成しておき、素子分離溝と容量素子形成溝内に酸化シリコン膜からなる絶縁膜を埋め込む。その後に、図１６（ａ）および（ｂ）に示すように、容量素子形成溝の絶縁膜を選択的に除去し、溝ＧＶを形成する。この時、素子分離溝の素子分離膜２は除去せずに残しておく。
【０１７６】
次に、図１６（ａ）および（ｂ）に示すように、周辺回路領域１Ｄで、活性領域ＡＲ４３およびＡＲ４２に、ｎ型ウエルＮＷ２を形成する。この工程は、図４のステップＳ３に対応している。ｎ型ウエルＮＷ２は、活性領域ＡＲ４３およびＡＲ４２に形成され、素子分離膜２の下部にも形成されており、活性領域ＡＲ４３およびＡＲ４２で一体的に形成されている。また、ｎ型ウエルＮＷ２は、溝ＧＶの側壁および底面を囲むように形成されている。ｎ型ウエルＮＷ２は、第１容量電極ＣＥ１となる。
【０１７７】
次に、図４のステップＳ４を経た後、ステップＳ５を実施する。図１７（ａ）および（ｂ）に示すように、溝ＧＶの底面および側壁の半導体基板１の表面に絶縁膜３からなる第１容量絶縁膜ＣＺ１を形成する。次に、第１容量絶縁膜ＣＺ１上に、導体膜４を形成した後、ステップＳ６を実施し、周辺回路領域１Ｄでは、溝ＧＶ内にのみ導体膜４を残して、第２容量電極ＣＥ２を形成する。
【０１７８】
溝ＧＶの幅Ｗ１は、導体膜４の膜厚の２倍よりも小さくしており、ポリシリコン膜からなる導体膜４を堆積した際に、溝ＧＶは完全に埋まる。そして、ステップＳ６の異方性ドライエッチングにより、第２容量電極ＣＥ２の上端（上面）が半導体基板の主面より距離ｄ（＞０）だけ低くなるように形成する。つまり、導体膜４は、溝ＧＶ内にのみ残る。実施の形態１では、ステップＳ６において、周辺回路領域１Ｄにレジスト膜ＰＲ１を設けていたが、実施の形態２では、周辺回路領域１Ｄはレジスト膜ＰＲ１で被覆されず、導体膜４が露出されている。
【０１７９】
次に、ステップＳ７およびＳ８を実施する。実施の形態１と同様に、第２容量電極ＣＥ２上に絶縁膜７および導体膜８を堆積する。さらに、図１８（ａ）および（ｂ）に示すように、導体膜８上に、第３容量電極ＣＥ３を形成する部分を覆い、その他の領域は露出するパターンを有するレジスト膜ＰＲ２を形成し、レジスト膜ＰＲ２をマスクとして、導体膜８をパターニングすることにより、第３容量電極ＣＥ３を形成する。さらに、第３容量電極ＣＥ３と同様のパターンに絶縁膜７をエッチングし、第２容量絶縁膜ＣＺ２を形成する。溝ＧＶ内において、第２容量電極ＣＥ２の上端が、半導体基板１の主面よりも低くなっているので、溝ＧＶの上部において、第３容量電極ＣＥ３の表面には凹部が形成される。
【０１８０】
次に、ステップＳ９を実施した後、実施の形態１と同様に、ステップＳ１０を実施して、半導体基板１上に絶縁膜９を形成する。周辺回路領域１Ｄでは、半導体基板１の主面および第３容量電極ＣＥ３を覆うように、絶縁膜９が形成される。
【０１８１】
次に、ステップＳ１０〜Ｓ１２を経た後、ステップＳ１３を実施する。ステップＳ１３の導体膜１２の形成工程では、実施の形態１と同様に、周辺回路領域１Ｄの絶縁膜９上に導体膜１２が形成される。次に、図１９（ａ）および（ｂ）に示すように、実施の形態１と同様に、ステップＳ１４を実施し、周辺回路領域１Ｄで第４容量電極ＣＥ４および第３容量絶縁膜ＣＺ３を形成する。ここで、第３容量絶縁膜ＣＺ３および第４容量電極ＣＥ４は、第３容量電極ＣＥ３の表面に形成された凹部内にも形成されている。
【０１８２】
次に、実施の形態１と同様に、ステップＳ１５〜Ｓ２１を実施して図１５（ａ）および（Ｂ）に示す実施の形態２の半導体装置が完成する。
【０１８３】
＜本実施の形態の主要な特徴と効果＞
本実施の形態によれば、積層型容量素子ＣＳの第２容量電極ＣＥ２が溝ＧＶの底面と側壁に沿って形成されているため、第１容量の容量値を増加することができる。
【０１８４】
また、第３容量電極ＣＥ３の表面が凹部を有し、第３容量絶縁膜ＣＺ３および第４容量電極ＣＥ４が前記凹部内に形成されているため、第３容量の容量値を増加することができる。
【０１８５】
第２容量電極ＣＥ２が溝ＧＶ内に形成され、第２容量電極ＣＥ２に接続されるプラグ電極２０が溝ＧＶ内に配置されているため、プラグ電極２０が設けられた層間絶縁膜１９の開口を浅くすることが出来、開口の加工精度が向上し、製造歩留りも向上する。
【０１８６】
（実施の形態３）
実施の形態３の半導体装置は、実施の形態２の変形例であり、実施の形態２と共通する部分には同様の符号を付している。実施の形態３の積層型容量素子では、半導体基板の主面に形成された溝の側壁に沿って、第１容量電極、第２容量電極および第３容量電極が形成されている。メモリセルＭＣ、ＭＩＳＦＥＴＱＨおよびＭＩＳＦＥＴＱＬの構造および製法は、実施の形態２と同様（つまり、実施の形態１と同様）であるため、ここでは、周辺回路領域１Ｄに形成された積層型容量素子の構造と製法について説明する。
【０１８７】
＜半導体装置の構造＞
図２０（ａ）は、積層型容量素子の要部平面図、図２０（ｂ）は、積層型容量素子の回路構成の一例を示す説明図である。図２１（ａ）は、図２０（ａ）のＸ３−Ｘ３に沿う積層型容量素子の要部断面図、図２１（ｂ）は、図２０（ａ）のＹ２−Ｙ２に沿う積層型容量素子の要部断面図、図２１（ｃ）は、図２０（ｃ）のＹ３−Ｙ３に沿う積層型容量素子の要部断面図である。
【０１８８】
図２０（ａ）に示すように、積層型容量素子ＣＳは、横方向に長辺を有する長方形の第１容量電極ＣＥ１、縦方向に長辺を有する長方形の第２容量電極ＣＥ２、横方向に長辺を有する長方形の第３容量電極ＣＥ３、および、横方向に長辺を有する長方形の第４容量電極ＣＥ４が積層された構造を有する。第１容量電極ＣＥ１の中央部には、活性領域ＡＲ４４が配置され、活性領域ＡＲ４４から離間して活性領域ＡＲ４２が配置されている。活性領域ＡＲ４２は、前述したとおり、第１容量電極ＣＥ１を構成するｎ型ウエルＮＷ２に所望の電位を供給するための領域である。活性領域ＡＲ４４およびＡＲ４２は、上記の配置に限定されるものではない。また、第１、第２、第３および第４容量電極ＣＥ１、ＣＥ２、ＣＥ３およびＣＥ４の形状も長方形に限定されるものではない。
【０１８９】
図２０（ａ）の紙面のＸ方向およびＹ方向において、活性領域ＡＲ４４を完全に覆うように第２容量電極ＣＥ２が配置されている。活性領域ＡＲ４４の内側には、所望の幅で環状の溝ＧＶが形成されている。環状の溝ＧＶは、互いに平行でＸ方向に延在する２つの溝ＧＶと、互いに平行でＹ方向に延在する２つの溝ＧＶが連結されて構成されている。さらに、Ｙ方向に延在する２つの溝ＧＶの間には、さらなる溝ＧＶが形成されており、Ｘ方向に延在する２つの溝ＧＶを連結している。図２０（ａ）では、溝ＧＶの外形を破線で表している。
【０１９０】
第２容量電極ＣＥ２は、溝ＧＶの底面および側壁に沿って形成され、半導体基板１の主面上にまで延在している。第３容量電極ＣＥ３は、第２容量電極ＣＥ２上に配置され、Ｙ方向に延在する溝ＧＶと交差してＸ方向に延在している。第３容量電極ＣＥ３も溝ＧＶの底面および側壁に沿って形成され、導体基板１の主面上にまで延在している。第４容量電極ＣＥ４は、第３容量電極ＣＥ３上に配置され、溝ＧＶ内に形成され、溝ＧＶの縮小パターンを有している。
【０１９１】
また、第２容量電極ＣＥ２は、Ｙ方向において、第３容量電極ＣＥ３および第４容量電極ＣＥ４と重ならない、突出部を有している。第３容量電極ＣＥ３は、Ｘ方向において、活性領域ＡＲ４４、第２容量電極ＣＥ２および第４容量電極ＣＥ４と重ならない、突出部を有している。第４容量電極ＣＥ４は、Ｙ方向において、第３容量電極ＣＥ３と重ならない、突出部を有している。
【０１９２】
図２０（ｂ）に示す回路構成は、図３（ｂ）と同様である。
【０１９３】
図２１（ａ）、２１（ｂ）または２１（ｃ）に示すように、周辺回路領域１Ｄにおいて、半導体装置は、活性領域ＡＲ４４、ＡＲ４２と素子分離領域ＩＲを有している。活性領域ＡＲ４４、ＡＲ４２および素子分離領域ＩＲの下部には、連続的にｎ型ウエルＮＷ２が形成されている。活性領域ＡＲ４４には溝ＧＶが、半導体基板１の主面から内部に向かって形成されている。溝ＧＶは、側壁と底面によって規定されている。ｎ型ウエルＮＷ２は、溝ＧＶよりも深く、溝ＧＶの側壁を覆うように、溝ＧＶを囲むように形成されている。ｎ型ウエルＮＷ２は、第１容量電極ＣＥ１を構成している。
【０１９４】
図２１（ａ）に示すように、溝ＧＶ内には、絶縁膜３からなる第１容量絶縁膜ＣＺ１を介して、導体膜４からなる第２容量電極ＣＥ２が形成されている。第２容量電極ＣＥ２は、溝ＧＶの側壁と底面に沿って形成されており、第２容量電極ＣＥ２と半導体基板１間には第１容量絶縁膜ＣＺ１が介在している。第１容量電極ＣＥ１、第１容量絶縁膜ＣＺ１および第２容量電極ＣＥ２で構成される第１容量は、溝ＧＶの底面と側壁に沿って形成されている。
【０１９５】
また、溝ＧＶ内には、絶縁膜７からなる第２容量絶縁膜ＣＺ２を介して、導体膜８からなる第３容量電極ＣＥ３が形成されている。第３容量電極ＣＥ３は、溝ＧＶの側壁と底面に沿って形成されており、第３容量電極ＣＥ３と第２容量電極ＣＥ２間には第２容量絶縁膜ＣＺ２が介在している。第２容量電極ＣＥ２、第２容量絶縁膜ＣＺ２および第３容量電極ＣＥ３で構成される第２容量は、溝ＧＶの底面と側壁に沿って形成されている。
【０１９６】
さらに、溝ＧＶ内には、絶縁膜９からなる第３容量絶縁膜ＣＺ３を介して、導体膜１２からなる第４容量電極ＣＥ４が形成されている。第４容量電極ＣＥ４は、溝ＧＶの側壁と底面に沿って形成されており、第４容量電極ＣＥ４と第３容量電極ＣＥ３間には第３容量絶縁膜ＣＺ３が介在している。第３容量電極ＣＥ３、第３容量絶縁膜ＣＺ３および第４容量電極ＣＥ４で構成される第３容量は、溝ＧＶの底面と側壁に沿って形成されている。
【０１９７】
溝ＧＶの側壁を利用して第１、第２および第３容量を形成したことにより、第１、第２および第３容量の容量値を増加することができる。実施の形態３において、溝ＧＶのＸ方向における幅は、実施の形態２の溝ＧＶよりも広く形成されている。
【０１９８】
図２１（ａ）、（ｂ）または（ｃ）において、第２容量電極ＣＥ２、第３容量電極ＣＥ３および第４容量電極ＣＥ４の側壁には、サイドウォールスペーサＳＷが形成されており、半導体領域１７の第２容量電極ＣＥ２、第３容量電極ＣＥ３、第４容量電極ＣＥ４および半導体領域１７の表面（上面）には金属シリサイド層１８が形成されている。
【０１９９】
図２１（ａ）に示す溝ＧＶの幅は、溝ＧＶ内に導体膜４、８および１２を形成するために、導体膜４（第２容量電極ＣＥ２）および導体膜８（第３容量電極ＣＥ３）の膜厚の和の２倍よりも広い。さらに、溝ＧＶの内部において、導体膜４（第２容量電極ＣＥ２）および導体膜８（第３容量電極ＣＥ３）を形成した後に、溝ＧＶ内を導体膜１２（第４容量電極ＣＥ４）で埋めるために、溝ＧＶの幅は、導体膜４（第２容量電極ＣＥ２）、導体膜８（第３容量電極ＣＥ３）および導体膜１２（第４容量電極ＣＥ４）の膜厚の和の２倍よりも小さくしている。
【０２００】
＜半導体装置の製法＞
次に、図２２〜図２５を用いて、実施の形態３の半導体装置の一部である積層型容量素子の製造方法を説明する。前述のとおり、図２２〜図２５では、周辺回路領域１Ｄについてのみ説明する。図２２（ａ）、２３（ａ）、２４（ａ）および２５（ａ）は、図２１（ａ）に対応する実施の形態３の積層型容量素子の製造工程中の要部断面図である。図２２（ｂ）、２３（ｂ）、２４（ｂ）および２５（ｂ）は、図２１（ｂ）に対応する実施の形態３の積層型容量素子の製造工程中の要部断面図である。図２２（ｃ）、２３（ｃ）、２４（ｃ）および２５（ｃ）は、図２１（ｃ）に対応する実施の形態３の積層型容量素子の製造工程中の要部断面図ある。
【０２０１】
まず、実施の形態３の半導体装置の製造工程の一部を示すプロセスフローは、実施の形態２と同様である。
【０２０２】
実施の形態２と同様に、ステップＳ１およびＳ２を実施する。ただし、実施の形態２と同様に、素子分離溝に加えて、周辺回路領域１Ｄに容量素子形成溝も形成しておく。容量素子形成溝の平面パターンは、図２０（ａ）に破線で示している。つまり、素子分離溝と同時に容量素子形成溝も形成しておき、容量素子形成溝内にも酸化シリコン膜からなる絶縁膜を埋め込む。その後に、図２２（ａ）、（ｂ）および（ｃ）に示すように、容量素子形成溝の絶縁膜を選択的に除去し、溝ＧＶを形成する。この時、素子分離溝の素子分離膜２は除去せずに残しておく。
【０２０３】
次に、図２２（ａ）、（ｂ）および（ｃ）に示すように、周辺回路領域１Ｄで、活性領域ＡＲ４４およびＡＲ４２に、ｎ型ウエルＮＷ２を形成する。この工程は、図４のステップＳ３に対応している。ｎ型ウエルＮＷ２は、活性領域ＡＲ４４およびＡＲ４２に形成され、素子分離膜２の下部にも形成されており、活性領域ＡＲ４４およびＡＲ４２で一体的に形成されている。また、ｎ型ウエルＮＷ２は、溝ＧＶの側壁および底面を囲むように形成されている。ｎ型ウエルＮＷ２は、第１容量電極ＣＥ１となる。
【０２０４】
次に、図４のステップＳ４を経た後、ステップＳ５を実施する。図２３（ａ）、（ｂ）および（ｃ）に示すように、溝ＧＶの底面および側壁の半導体基板１の表面に絶縁膜３からなる第１容量絶縁膜ＣＺ１を形成する。次に、第１容量絶縁膜ＣＺ１上に、導体膜４を形成した後、ステップＳ６を実施し、周辺回路領域１Ｄでは、溝ＧＶの底面および側壁に沿って導体膜４を残して、第２容量電極ＣＥ２を形成する。
【０２０５】
溝ＧＶの幅Ｗ２は、導体膜４の膜厚の２倍よりも大きくしており、ポリシリコン膜からなる導体膜４を堆積した際に、溝ＧＶは埋まらない。つまり、導体膜４は、溝ＧＶの底面および側面に沿って形成される。実施の形態１と同様に、ステップＳ６において、周辺回路領域１Ｄの第２容量電極ＣＥ２の形成領域に対応するレジスト膜ＰＲ１を設けて、導体膜４をパターニングする。
【０２０６】
次に、ステップＳ７およびＳ８を実施する。実施の形態２と同様に、第２容量電極ＣＥ２上に絶縁膜７および導体膜８を堆積する。さらに、導体膜８上に、第３容量電極ＣＥ３を形成する部分を覆い、その他の領域は露出するパターンを有するレジスト膜（図示せず）を形成し、レジスト膜をマスクとして、導体膜８をパターニングすることにより、図２４（ａ）、（ｂ）および（ｃ）に示すように、第３容量電極ＣＥ３を形成する。さらに、第３容量電極ＣＥ３と同様のパターンに絶縁膜７をエッチングし、第２容量絶縁膜ＣＺ２を形成する。
【０２０７】
溝ＧＶの幅Ｗ２が十分に大きいため、第３容量電極ＣＥ３は、溝ＧＶの底面および側壁に沿って形成されている。そして、第３容量電極ＣＥ３の形成後も溝ＧＶは埋まっていない。
【０２０８】
次に、ステップＳ９を実施した後、実施の形態２と同様に、ステップＳ１０を実施して、半導体基板１上に絶縁膜９を形成する。周辺回路領域１Ｄでは、半導体基板１の主面および第３容量電極ＣＥ３を覆うように、絶縁膜９が形成される。
【０２０９】
次に、ステップＳ１０〜Ｓ１２を経た後、ステップＳ１３を実施する。ステップＳ１３の導体膜１２の形成工程では、実施の形態２と同様に、周辺回路領域１Ｄの絶縁膜９上に導体膜１２が形成される。次に、図２５（ａ）、（ｂ）および（ｃ）に示すように、ステップＳ１４を実施し、周辺回路領域１Ｄで第４容量電極ＣＥ４および第３容量絶縁膜ＣＺ３を形成する。ここで、第３容量絶縁膜ＣＺ３および第４容量電極ＣＥ４は、溝ＧＶ内に形成されている。
【０２１０】
次に、実施の形態２と同様に、ステップＳ１５〜Ｓ２１を実施して図２１（ａ）、（ｂ）および（ｃ）に示す実施の形態３の半導体装置が完成する。
【０２１１】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３によれば、第１容量だけでなく、第２および第３容量も溝ＧＶの側壁を用いて形成しているので、第２および第３容量の容量値も増加することができる。
【０２１２】
また第１容量だけでなく、第２および第３容量を溝ＧＶ内に形成したことで、層間絶縁膜１９の開口を浅くすることが出来、開口の加工精度が向上し、製造歩留りも向上する。
【０２１３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２１４】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０２１５】
〔付記１〕
半導体基板の主面の第１領域に形成されたメモリセルと、前記主面の第２領域に形成された第１ＭＩＳＦＥＴと、前記主面の第３領域に形成された容量素子とを有し、
前記メモリセルは、前記半導体基板の前記主面上に第１ゲート絶縁膜を介して形成された制御ゲート電極と、前記半導体基板の前記主面上に第２ゲート絶縁膜を介して形成されたメモリゲート電極と、を有し、前記第２ゲート絶縁膜は、電荷蓄積部を有し、前記制御ゲート電極と前記メモリゲート電極との間にも介在し、
前記第１ＭＩＳＦＥＴは、前記半導体基板の主面上に形成された第１ゲート電極を有し、
前記容量素子は、前記半導体基板の内部に形成された第１容量電極と、平面視において、前記第１容量電極と重なり、前記半導体基板の前記主面上に形成された第２容量電極と、平面視において、前記第２容量電極と重なり、前記第２容量電極上に形成された第３容量電極と、平面視において、前記第３容量電極と重なり、前記第３容量電極上に形成された第４容量電極と、前記第１容量電極と前記第２容量電極との間に介在する第１容量絶縁膜と、前記第２容量電極と前記第３容量電極との間に介在する第２容量絶縁膜と、前記第３容量電極と前記第４容量電極との間に介在する第３容量絶縁膜と、を有する半導体装置の製造方法であって、
（ａ）前記第１領域、前記第２領域および前記第３領域を有する前記半導体基板を用意する工程、
（ｂ）前記第３領域において、前記半導体基板の内部に、前記第１容量電極となる第１半導体領域を形成する工程、
（ｃ）前記第３領域において、前記半導体基板の表面上に第１絶縁膜を形成し、前記第１容量絶縁膜を形成する工程、
（ｄ）前記第１領域において、前記半導体基板の表面上に第２絶縁膜を形成し、前記第１ゲート絶縁膜を形成する工程、
（ｅ）前記半導体基板上に第１ポリシリコン膜を形成し、前記第１領域において、前記第１ゲート絶縁膜上に前記制御ゲート電極を、前記第３領域において、前記第１容量絶縁膜上に前記第２容量電極を形成する工程、
（ｆ）前記半導体基板上に第３絶縁膜を形成し、前記第１領域において、前記半導体基板の前記主面上および前記制御ゲート電極の側面に第２ゲート絶縁膜を形成し、前記第３領域において、前記第２容量電極上に、前記第２容量絶縁膜を形成する工程、
（ｇ）前記半導体基板上に第２ポリシリコン膜を形成し、前記第１領域において、前記第２ゲート絶縁膜上に前記メモリゲート電極を、前記第３領域において、前記第２容量絶縁膜上に前記第３容量電極を形成する工程、
（ｈ）前記第１領域において、前記制御ゲート電極および前記メモリゲート電極を覆うように、前記第３領域において、前記第３容量電極を覆うように、第４絶縁膜を形成し、前記第３領域に前記第３容量絶縁膜を形成する工程、
（ｉ）前記半導体基板上に第３ポリシリコン膜を形成し、前記第２領域に前記第１ゲート電極を、前記第３領域において、前記第３容量絶縁膜上に前記第４容量電極を形成する工程、
を有する、半導体装置の製造方法。
【０２１６】
〔付記２〕
付記１記載の半導体装置の製造方法において、
前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも薄い、半導体装置の製造方法。
【０２１７】
〔付記３〕
付記１記載の半導体装置の製造方法において、
前記第３絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成された第１窒化シリコン膜と、前記第１窒化シリコン膜上に形成された第２酸化シリコン膜との積層膜からなる、半導体装置の製造方法。
【０２１８】
〔付記４〕
付記１記載の半導体装置の製造方法において、
前記第４絶縁膜は、第２窒化シリコン膜を含む、半導体装置の製造方法。
【０２１９】
〔付記５〕
半導体基板の主面の第１領域に形成されたメモリセルと、前記主面の第２領域に形成された第１ＭＩＳＦＥＴと、前記主面の第３領域に形成された容量素子とを有し、
前記メモリセルは、前記半導体基板の前記主面上に第１ゲート絶縁膜を介して形成された制御ゲート電極と、前記半導体基板の前記主面上に第２ゲート絶縁膜を介して形成されたメモリゲート電極と、を有し、前記第２ゲート絶縁膜は、電荷蓄積部を有し、前記制御ゲート電極と前記メモリゲート電極との間にも介在し、
前記第１ＭＩＳＦＥＴは、前記半導体基板の主面上に形成された第１ゲート電極を有し、
前記容量素子は、前記半導体基板の内部に形成された第１容量電極と、平面視において、前記第１容量電極と重なり、前記半導体基板の前記主面上に形成された第２容量電極と、平面視において、前記第２容量電極と重なり、前記第２容量電極上に形成された第３容量電極と、平面視において、前記第３容量電極と重なり、前記第３容量電極上に形成された第４容量電極と、前記第１容量電極と前記第２容量電極との間に介在する第１容量絶縁膜と、前記第２容量電極と前記第３容量電極との間に介在する第２容量絶縁膜と、前記第３容量電極と前記第４容量電極との間に介在する第３容量絶縁膜と、を有する半導体装置の製造方法であって、
（ａ）前記第１領域、前記第２領域および前記第３領域を有する前記半導体基板を用意する工程、
（ｂ）前記第１領域、前記第２領域および前記第３領域において、前記半導体基板の前記主面に複数の溝を形成し、前記溝の内部に素子分離用絶縁膜を形成し、さらに、前記第３領域において、前記溝の内部の前記素子分離用絶縁膜を除去し、前記溝の側壁を露出する工程、
（ｃ）前記第３領域において、前記溝を囲むように、前記半導体基板の内部に前記第１容量電極となる第１半導体領域を形成する工程、
（ｄ）前記第３領域において、前記溝の側壁上に第１絶縁膜を形成し、前記第１容量絶縁膜を形成する工程、
（ｅ）前記第１領域において、前記半導体基板の表面上に第２絶縁膜を形成し、前記第１ゲート絶縁膜を形成する工程、
（ｆ）前記半導体基板上に第１ポリシリコン膜を形成し、前記第１領域において、前記第１ゲート絶縁膜上に前記制御ゲート電極を、前記第３領域において、前記第１容量絶縁膜上に前記第２容量電極を形成する工程、
（ｇ）前記半導体基板上に第３絶縁膜を形成し、前記第１領域において、前記半導体基板の前記主面上および前記制御ゲート電極の側面に第２ゲート絶縁膜を形成し、前記第３領域において、前記第２容量電極上に、前記第２容量絶縁膜を形成する工程、
（ｈ）前記半導体基板上に第２ポリシリコン膜を形成し、前記第１領域において、前記第２ゲート絶縁膜上に前記メモリゲート電極を、前記第３領域において、前記第２容量絶縁膜上に前記第３容量電極を形成する工程、
（ｉ）前記第１領域において、前記制御ゲート電極および前記メモリゲート電極を覆うように、前記第３領域において、前記第３容量電極を覆うように、第４絶縁膜を形成し、前記第３領域に前記第３容量絶縁膜を形成する工程、
（ｊ）前記半導体基板上に第３ポリシリコン膜を形成し、前記第２領域に前記第１ゲート電極を、前記第３領域において、前記第３容量絶縁膜上に前記第４容量電極を形成する工程、
を有する、半導体装置の製造方法。
【０２２０】
〔付記６〕
付記５記載の半導体装置の製造方法において、
前記溝の幅は、前記第１ポリシリコン膜の膜厚の２倍よりも小さい、半導体装置の製造方法。
【０２２１】
〔付記７〕
付記６記載の半導体装置の製造方法において、
前記第２容量電極の上端は、前記半導体基板の前記主面よりも低い、半導体装置の製造方法。
【０２２２】
〔付記８〕
付記７記載の半導体装置の製造方法において、
前記第３容量電極の上面は、前記溝に対応する位置に凹部を有する、半導体装置の製造方法。
【０２２３】
〔付記９〕
付記８記載の半導体装置の製造方法において、
前記第３容量絶縁膜および前記第４容量電極は、前記凹部内に形成されている、半導体装置の製造方法。
【０２２４】
〔付記１０〕
付記９記載の半導体装置の製造方法において、
前記第２ポリシリコン膜の膜厚は、前記第３ポリシリコン膜の膜厚よりも薄い、半導体装置の製造方法。
【０２２５】
〔付記１１〕
付記７記載の半導体装置の製造方法において、さらに、
（ｋ）前記第４容量電極を覆うように層間絶縁膜を形成する工程、
（ｌ）前記第２容量電極に達するように、前記層間絶縁膜に開口を形成する工程、
（ｍ）前記開口内にプラグ電極を形成する工程、
（ｎ）前記層間絶縁膜上に、前記プラグ電極に接続された金属配線を形成する工程、
を有する、半導体装置の製造方法。
【０２２６】
〔付記１２〕
付記５記載の半導体装置の製造方法において、
前記溝の幅は、前記第１ポリシリコン膜の膜厚と前記第２ポリシリコン膜の膜厚の和の２倍よりも大きい、半導体装置の製造方法。
【０２２７】
〔付記１３〕
付記１２記載の半導体装置の製造方法において、
前記第２容量電極および前記第３容量電極は、前記溝の側壁に沿って形成されている、半導体装置の製造方法。
【０２２８】
〔付記１４〕
付記１３記載の半導体装置の製造方法において、
前記第４容量電極は、前記溝内に形成されている、半導体装置の製造方法。
【０２２９】
〔付記１５〕
半導体基板の内部に形成された第１容量電極と、平面視において、前記第１容量電極と重なり、前記半導体基板の主面上に形成された第２容量電極と、平面視において、前記第２容量電極と重なり、前記第２容量電極上に形成された第３容量電極と、平面視において、前記第３容量電極と重なり、前記第３容量電極上に形成された第４容量電極と、前記第１容量電極と前記第２容量電極との間に介在する第１容量絶縁膜と、前記第２容量電極と前記第３容量電極との間に介在する第２容量絶縁膜と、前記第３容量電極と前記第４容量電極との間に介在する第３容量絶縁膜と、を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板の内部に、前記第１容量電極となる第１半導体領域を形成する工程、
（ｃ）前記半導体基板の前記主面上に第１絶縁膜を形成し、前記第１容量絶縁膜を形成する工程、
（ｄ）前記半導体基板上に第１ポリシリコン膜を形成し、前記第１容量絶縁膜上に前記第２容量電極を形成する工程、
（ｅ）前記半導体基板上に第２絶縁膜を形成し、前記第２容量電極上に、前記第２容量絶縁膜を形成する工程、
（ｆ）前記半導体基板上に第２ポリシリコン膜を形成し、前記第２容量絶縁膜上に前記第３容量電極を形成する工程、
（ｇ）前記半導体基板上に第３絶縁膜を形成し、前記第３容量電極上に前記第３容量絶縁膜を形成する工程、
（ｈ）前記半導体基板上に第３ポリシリコン膜を形成し、前記第３容量絶縁膜上に前記第４容量電極を形成する工程、
を有する、半導体装置の製造方法。
【０２３０】
〔付記１６〕
半導体基板の内部に形成された第１容量電極と、平面視において、前記第１容量電極と重なり、前記半導体基板上に形成された第２容量電極と、平面視において、前記第２容量電極と重なり、前記第２容量電極上に形成された第３容量電極と、平面視において、前記第３容量電極と重なり、前記第３容量電極上に形成された第４容量電極と、前記第１容量電極と前記第２容量電極との間に介在する第１容量絶縁膜と、前記第２容量電極と前記第３容量電極との間に介在する第２容量絶縁膜と、前記第３容量電極と前記第４容量電極との間に介在する第３容量絶縁膜と、を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板の前記主面に、側壁を有する溝を形成する工程、
（ｃ）前記半導体基板の内部に、前記溝を囲むように前記第１容量電極となる第１半導体領域を形成する工程、
（ｄ）前記溝の側壁上に第１絶縁膜を形成し、前記第１容量絶縁膜を形成する工程、
（ｅ）前記半導体基板上に第１ポリシリコン膜を形成し、前記第１容量絶縁膜上に前記第２容量電極を形成する工程、
（ｆ）前記半導体基板上に第２絶縁膜を形成し、前記第２容量電極上に、前記第２容量絶縁膜を形成する工程、
（ｇ）前記半導体基板上に第２ポリシリコン膜を形成し、前記第２容量絶縁膜上に前記第３容量電極を形成する工程、
（ｈ）前記半導体基板上に第３絶縁膜を形成し、前記第３容量電極上に前記第３容量絶縁膜を形成する工程、
（ｉ）前記半導体基板上に第３ポリシリコン膜を形成し、前記第３容量絶縁膜上に前記第４容量電極を形成する工程、
を有する、半導体装置の製造方法。
【０２３１】
〔付記１７〕
付記１６記載の半導体装置の製造方法において、
前記第２容量電極の上端は、前記半導体基板の前記主面よりも低い、半導体装置の製造方法。
【０２３２】
〔付記１８〕
付記１７記載の半導体装置の製造方法において、
前記第３容量電極の上面は、前記溝に対応する位置に凹部を有し、前記第３容量絶縁膜および前記第４容量電極は、前記凹部内に形成されている、半導体装置の製造方法。
【０２３３】
〔付記１９〕
付記１８記載の半導体装置の製造方法において、
前記第２ポリシリコン膜の膜厚は、前記第３ポリシリコン膜の膜厚よりも薄い、半導体装置の製造方法。
【０２３４】
〔付記２０〕
付記１６記載の半導体装置の製造方法において、
前記溝の幅は、前記第１ポリシリコン膜の膜厚と前記第２ポリシリコン膜の膜厚の和の２倍よりも大きい、半導体装置の製造方法。
【０２３５】
〔付記２１〕
付記２０記載の半導体装置の製造方法において、
前記第２容量電極および前記第３容量電極は、前記溝の側壁に沿って形成されている、半導体装置の製造方法。
【０２３６】
〔付記２２〕
付記２１記載の半導体装置の製造方法において、
前記第４容量電極は、前記溝内に形成されている、半導体装置の製造方法。
【符号の説明】
【０２３７】
１  半導体基板
ＣＥ１、ＣＥ２、ＣＥ３、ＣＥ４  容量電極
ＣＳ  積層型容量素子
ＣＺ１、ＣＺ２、ＣＺ３  容量絶縁膜
ＮＷ２  ｎ型ウエル
【図１】
2016162904.tif 000003
【図２】
2016162904.tif 000004
【図３】
2016162904.tif 000005
【図４】
2016162904.tif 000006
【図５】
2016162904.tif 000007
【図６】
2016162904.tif 000008
【図７】
2016162904.tif 000009
【図８】
2016162904.tif 000010
【図９】
2016162904.tif 000011
【図１０】
2016162904.tif 000012
【図１１】
2016162904.tif 000013
【図１２】
2016162904.tif 000014
【図１３】
2016162904.tif 000015
【図１４】
2016162904.tif 000016
【図１５】
2016162904.tif 000017
【図１６】
2016162904.tif 000018
【図１７】
2016162904.tif 000019
【図１８】
2016162904.tif 000020
【図１９】
2016162904.tif 000021
【図２０】
2016162904.tif 000022
【図２１】
2016162904.tif 000023
【図２２】
2016162904.tif 000024
【図２３】
2016162904.tif 000025
【図２４】
2016162904.tif 000026
【図２５】
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