(57)【要約】【課題】多層配線層中の上下に隣接する、同電位の信号用の第１及び第２の配線層を接続すべき位置に、レイアウト設計通りにビアが存在するか否かを検証する。【解決手段】制御部が多層配線層の配線レイアウト情報が記憶された記憶部から、上下に隣接し、かつ、同電位の信号用の第１及び第２の配線層が重なり合った配線の図形を抽出し、その図形の各配線端部毎に配線端部を一辺とする四角形の領域を重なり合った配線の図形内に作成する（Ｓ１１〜Ｓ１６）。続いて、配線レイアウトされたビアの接続位置の図形と、作成された四角形領域の図形とを幾何演算して、四角形領域内に配線レイアウトされたビアが存在するか否かを示す演算結果を出力する（Ｓ１７）。演算結果に基づいて検証結果を得る。【選択図】図１
2016162028.tif 000002
【特許請求の範囲】
【請求項１】
制御部が、
多層配線層の配線レイアウト情報が記憶された記憶部から、上下に隣接し、かつ、同電位の信号用の第１及び第２の配線層が重なり合った配線の図形を抽出する重なり配線図形抽出ステップと、
抽出された前記重なり合った配線の図形から、その図形の各配線端部毎に配線端部を一辺とする四角形の領域を前記重なり合った配線の図形内に作成する四角形領域作成ステップと、
前記記憶部から読み出した前記配線レイアウト情報中の配線レイアウトされたビアの接続位置の図形と、作成された前記四角形領域の図形とを幾何演算して、前記四角形領域内に配線レイアウトされた前記ビアが存在するか否かを示す演算結果を出力する演算ステップと、
前記演算ステップの演算結果に基づいて検証結果を出力する出力ステップと
を実行することを特徴とする配線レイアウト検証方法。
【請求項２】
前記制御部が、
前記記憶部から、上下に隣接し、かつ、互いに重なり合った重なり配線領域と重なり合わない分岐配線領域とを有する同電位の信号用の第３及び第４の配線層の図形を抽出する配線図形抽出ステップと、
抽出された前記第３及び第４の配線層のうち互いに重なり合った前記重なり配線領域の図形と、互いに重なり合わない前記分岐配線領域の図形とを幾何演算によりそれぞれ抽出する配線領域抽出ステップと、
前記重なり配線領域の図形と前記分岐配線領域の図形とに基づいて、前記分岐配線領域の前記重なり配線領域との境界を一辺とし、かつ、配線パターン幅の四角形を前記重なり配線領域内に作成する四角形作成ステップと、
を更に実行し、前記演算ステップは、前記記憶部から読み出した前記配線レイアウト情報中の配線レイアウトされたビアの接続位置の図形と、作成された前記四角形の図形とを幾何演算して、前記四角形内に配線レイアウトされた前記ビアが存在するか否かを示す演算結果を出力することを特徴とする請求項１記載の配線レイアウト検証方法。
【請求項３】
前記制御部が、
前記記憶部から、上下に隣接し、かつ、同電位の信号用の第５及び第６の配線層が交差した配線の図形を抽出する交差配線図形抽出ステップと、
抽出された前記交差した配線の図形から、前記第５及び第６の配線層の交差領域を抽出する交差領域抽出ステップと、
前記第６の配線層と重なり合うように配置した第７の配線層の、抽出された前記交差領域を投影した領域を前記第５乃至第７の配線層の図形の幾何演算により求める第１の演算ステップと、
前記記憶部から読み出した前記配線レイアウト情報中の配線レイアウトされたビアの接続位置の図形と、前記幾何演算により求めた前記交差領域を投影した前記第７の配線層の領域の図形とを幾何演算して、投影した前記第７の配線層の領域内に配線レイアウトされた前記ビアが存在するか否かを示す演算結果を出力する第２の演算ステップと、
を更に実行することを特徴とする請求項１又は２記載の配線レイアウト検証方法。
【請求項４】
記憶部から読み出した多層配線層の配線レイアウト情報が、レイアウト設計したビア位置にビアが存在するか否かの検証をコンピュータにより実行させる配線レイアウト検証プログラムにおいて、
前記コンピュータに、
前記記憶部から、上下に隣接し、かつ、互いに重なり合った同電位の信号用の２つの配線層の第１の図形、又は上下に隣接し、かつ、互いに重なり合った配線領域と重なり合わない分岐配線領域とを有する同電位の信号用の２つの配線層の第２の図形、又は上下に隣接し、かつ、互いに交差する領域を有する同電位の信号用の２つの配線層の第３の図形を読み出す図形抽出機能と、
抽出された前記第１の図形から、その図形の各配線領域毎に配線端部を一辺とする第１の四角形の領域を前記第１の図形内に作成する第１の四角形作成機能と、
抽出された前記第２の図形から、前記互いに重なり合った配線領域と前記互いに重なり合わない分岐配線領域とを幾何演算によりそれぞれ抽出し、前記分岐配線領域の前記重なり合った配線領域との境界を一辺とし、かつ、配線パターン幅の第２の四角形の領域を前記重なり合った配線領域内に作成する第２の四角形作成機能と、
抽出された前記第３の図形から、２つの配線層が交差する交差領域を幾何演算により抽出する交差領域抽出機能と、
前記記憶部から読み出した前記配線レイアウト情報中のビアの接続位置を示す図形と、前記第１の四角形とを幾何演算して、前記第１の四角形の領域内に配線レイアウトされた前記ビアが存在するか否かを示す演算結果を出力する第１の演算機能と、
前記記憶部から読み出した前記配線レイアウト情報中のビアの接続位置を示す図形と、前記第２の四角形とを幾何演算して、前記第２の四角形の領域内に配線レイアウトされた前記ビアが存在するか否かを示す演算結果を出力する第２の演算機能と、
交差する第１及び第２の配線層からなる前記第３の図形中の前記第２の配線層と重なり合うように配置した第３の配線層の、抽出された前記交差領域を投影した領域を第１乃至第３の配線層の幾何演算により求める第３の演算機能と、
前記記憶部から読み出した前記配線レイアウト情報中のビアの接続位置の図形と、前記第３の配線層中の前記交差領域を投影した領域内に配線レイアウトされた前記ビアが存在するか否かを示す演算結果を出力する第４の演算機能と
を実現させることを特徴とする配線レイアウト検証プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線レイアウト検証方法及び検証プログラムに係り、特に半導体集積回路のレイアウト設計において配線抵抗低減のために多層化した配線層が設計通りにレイアウトされているかを検証する配線レイアウト検証方法及び検証プログラムに関する。
【背景技術】
【０００２】
半導体集積回路は近年、微細化、電源の低電圧化、回路の大規模化、高速化が進み、それに対応するようにそのレイアウト設計は益々複雑化している。半導体集積回路が動作すると電源配線に電流が流れる。このとき電源配線の抵抗によって電源電圧の降下（ＩＲドロップ）が起こる。このＩＲドロップが大きいと、機能回路に供給する電源電圧が規定値未満となり、機能回路の動作不良の原因となる。また、配線に許容以上の電流が集中すると、エレクトロマイグレーションによって配線の切断等が発生し、信頼性を大きく損なう。このようなことから、配線レイアウト設計において電源配線等の配線はできるだけ低抵抗にする必要がある。
【０００３】
配線の低抵抗化の方法として、配線を上配線層と下配線層に重ね合わせ、それら上配線層と下配線層の両端をビアを介して接続することで、配線抵抗を上下の配線層の配線抵抗の並列合成値とする方法がある。しかし、配線レイアウト設計で設計した上記のビアが存在しない、いわゆるビア抜けが発生すると、配線の低抵抗化ができない。
【０００４】
また、アナログ回路等を含むフルカスタムＬＳＩ（Large Scale Integrated circuit；大規模半導体集積回路）のレイアウト設計では、配線の低抵抗化のために配線層の上層又は下層に別の配線層を設けるレイアウトを手動で行うことがある。その際、上下に隣接する２つの配線層の図形を重ねたり、同じ場所にビアを配置するので、上層の配線層の図形に隠れた下層の配線層の図形は目視のチェックから外れてビアの配置抜け（以下、ビア抜けともいう）が発生し易い。
【０００５】
ビア抜けによる配線の低抵抗化のため、特許文献１では、電源配線レイアウト情報の中から電源配線のビア抜け箇所を検出し、ビア抜けの箇所にビア配置を想定して、電源パッドから電源配線とその下層の同電位の配線との交差ポイントまでの抵抗値が最小となる経路を探索する方法が開示されている。
【０００６】
一方、特許文献２には、ノイズ低減用の容量セルの上の配線層の空き領域（スペース）を利用し、電源供給補強用の容量セル（デカップリング容量セル）上層の配線層の容量セルの配置領域に対応する領域に、給電経路の配線抵抗を緩和する経路を有することで、ＩＲドロップを緩和するようにした半導体装置が開示されている。なお、上記経路には、容量セルが配置される領域上層の配線層に配置されている電源配線と、上記配線層よりも上層の配線層に配置されている電源配線とを接続するビア（接続孔）を含む構成である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−３９６７９号公報
【特許文献２】特開２００４−３４２９２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１には配線抵抗の低抵抗化のために、ビア抜けの箇所を検出し、その箇所を迂回して配線抵抗が最小となる経路を探索する方法が開示されているに過ぎず、上記のフルカスタムＬＳＩのレイアウト設計のような、配線層を上下方向に重ね合わせてそれら配線層の両末端をビアを介して接続することで配線抵抗を低抵抗化するときの当該ビア位置の探索には適用できない。また、特許文献２には上下の電源配線層をビアを介して接続することが開示されているが、同じ図形の電源配線層を上下方向に重ね合わせてそれら配線層の両末端をビアを介して接続することで配線抵抗を低抵抗化するときの当該ビア位置の探索については記載されていない。
【０００９】
また、電源配線の途中に分岐する配線がある場合、分岐する地点までの配線抵抗を下げるためには、重ね合わせる上下の配線層の分岐点にもビアを配置する必要があるが、配線レイヤが幾層にも重なり合い、上層のレイヤに隠れて中間や下層にあるべきビアを特許文献１及び２記載の方法では探索することができないという問題もある。
【００１０】
なお、従来からエンジニアリングワークステーション（ＥＷＳ）による回路検証があるが、これは回路として１か所でも接続があれば接続に誤りがないという検証を行うため、低抵抗化のために互いにビアを介して接続される上下の配線層の検証（ＬＶＳ；Layout Versus Schematic）では、ビア抜けがあっても回路としての本来の接続があれば、回路的には間違っていないためビア抜けを検出できない。また、図形的寸法の誤りが無ければ、デザインルールチェック（ＤＲＣ）では検出できないので、従来はビア抜けの発見が困難である。
【００１１】
また、配線の抵抗（Ｒ）、容量（Ｃ）を抽出して（ＲＣ抽出）、配線抵抗の影響を考慮したネットリストを作成し、回路シミュレーションを行えば配線抵抗の影響による動作不良などを知ることは可能である。しかし、チップ全体の電源配線の状態を知るために、チップ全体でＲＣ付きネットリストでのシミュレーションを実行するには規模が膨大になり過ぎて現実的には不可能である。更に、全体のレイアウトが終わってからＲＣ抽出するので、修正、変更の出戻りが大きく、開発時間が多くかかり、また開発コストの増大等を招くことになる。
【００１２】
本発明は以上の点に鑑みなされたもので、多層配線層中の上下に隣接する、同電位の信号用の第１及び第２の配線層を接続すべき位置に、レイアウト設計通りにビアが存在するか否かを検証する配線レイアウト検証方法及び検証プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するため、第１の発明の配線レイアウト検証方法は、制御部が、多層配線層の配線レイアウト情報が記憶された記憶部から、上下に隣接し、かつ、同電位の信号用の第１及び第２の配線層が重なり合った配線の図形を抽出する重なり配線図形抽出ステップと、抽出された重なり合った配線の図形から、その図形の各配線端部毎に配線端部を一辺とする四角形の領域を重なり合った配線の図形内に作成する四角形領域作成ステップと、記憶部から読み出した配線レイアウト情報中の配線レイアウトされたビアの接続位置の図形と、作成された四角形領域の図形とを幾何演算して、四角形領域内に配線レイアウトされたビアが存在するか否かを示す演算結果を出力する演算ステップと、演算ステップの演算結果に基づいて検証結果を出力する出力ステップとを実行することを特徴とする。
【００１４】
また、上記の目的を達成するため、第２の発明の配線レイアウト検証方法は、制御部が、記憶部から、上下に隣接し、かつ、互いに重なり合った重なり配線領域と重なり合わない分岐配線領域とを有する同電位の信号用の第３及び第４の配線層の図形を抽出する配線図形抽出ステップと、抽出された第３及び第４の配線層のうち互いに重なり合った重なり配線領域の図形と、互いに重なり合わない分岐配線領域の図形とを幾何演算によりそれぞ  
【００１５】
れ抽出する配線領域抽出ステップと、重なり配線領域の図形と分岐配線領域の図形とに基づいて、分岐配線領域の重なり配線領域との境界を一辺とし、かつ、配線パターン幅の四角形を重なり配線領域内に作成する四角形作成ステップと、を第１の発明に更に含み、演算ステップは、記憶部から読み出した配線レイアウト情報中の配線レイアウトされたビアの接続位置の図形と、作成された四角形の図形とを幾何演算して、四角形内に配線レイアウトされたビアが存在するか否かを示す演算結果を出力することを特徴とする。
【００１６】
また、上記の目的を達成するため、第３の発明の配線レイアウト検証方法は、第１又は第２の発明において、制御部が、記憶部から、上下に隣接し、かつ、同電位の信号用の第５及び第６の配線層が交差した配線の図形を抽出する交差配線図形抽出ステップと、抽出された交差した配線の図形から、第５及び第６の配線層の交差領域を抽出する交差領域抽出ステップと、第６の配線層と重なり合うように配置した第７の配線層の、抽出された交差領域を投影した領域を第５乃至第７の配線層の図形の幾何演算により求める第１の演算ステップと、記憶部から読み出した配線レイアウト情報中の配線レイアウトされたビアの接続位置の図形と、幾何演算により求めた交差領域を投影した第７の配線層の領域の図形とを幾何演算して、投影した第７の配線層の領域内に配線レイアウトされたビアが存在するか否かを示す演算結果を出力する第２の演算ステップと、を更に含むことを特徴とする。
【００１７】
更に、上記の目的を達成するため、本発明の配線レイアウト検証プログラムは、記憶部から読み出した多層配線層の配線レイアウト情報が、レイアウト設計したビア位置にビアが存在するか否かの検証をコンピュータにより実行させる配線レイアウト検証プログラムにおいて、コンピュータに、
記憶部から、上下に隣接し、かつ、互いに重なり合った同電位の信号用の２つの配線層の第１の図形、又は上下に隣接し、かつ、互いに重なり合った配線領域と重なり合わない分岐配線領域とを有する同電位の信号用の２つの配線層の第２の図形、又は上下に隣接し、かつ、互いに交差する領域を有する同電位の信号用の２つの配線層の第３の図形を読み出す図形抽出機能と、抽出された第１の図形から、その図形の各配線領域毎に配線端部を一辺とする第１の四角形の領域を第１の図形内に作成する第１の四角形作成機能と、抽出された第２の図形から、互いに重なり合った配線領域と互いに重なり合わない分岐配線領域とを幾何演算によりそれぞれ抽出し、分岐配線領域の重なり合った配線領域との境界を一辺とし、かつ、配線パターン幅の第２の四角形の領域を重なり合った配線領域内に作成する第２の四角形作成機能と、抽出された第３の図形から、２つの配線層が交差する交差領域を幾何演算により抽出する交差領域抽出機能と、記憶部から読み出した配線レイアウト情報中のビアの接続位置を示す図形と、第１の四角形とを幾何演算して、第１の四角形の領域内に配線レイアウトされたビアが存在するか否かを示す演算結果を出力する第１の演算機能と、記憶部から読み出した配線レイアウト情報中のビアの接続位置を示す図形と、第２の四角形とを幾何演算して、第２の四角形の領域内に配線レイアウトされたビアが存在するか否かを示す演算結果を出力する第２の演算機能と、交差する第１及び第２の配線層からなる第３の図形中の第２の配線層と重なり合うように配置した第３の配線層の、抽出された交差領域を投影した領域を第１乃至第３の配線層の幾何演算により求める第３の演算機能と、記憶部から読み出した配線レイアウト情報中のビアの接続位置の図形と、第３の配線層中の交差領域を投影した領域内に配線レイアウトされたビアが存在するか否かを示す演算結果を出力する第４の演算機能とを実現させることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、多層配線層の配線レイアウトにおいて、上下に隣接する、同電位の信号用の第１及び第２の配線層を接続すべき位置に、レイアウト設計通りにビアが存在するか否かを検証することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の配線レイアウト検証方法の第１の実施形態のフローチャートである。
【図２】検証装置の一例のブロック図である。
【図３】第１の実施形態で配線レイアウトする配線を示す図である。
【図４】図１の配線レイアウト検証方法の説明図（その１）である。
【図５】図１の配線レイアウト検証方法の説明図（その２）である。
【図６】図１の配線レイアウト検証方法の説明図（その３）である。
【図７】図１の配線レイアウト検証方法の説明図（その４）である。
【図８】図１の配線レイアウト検証方法の説明図（その５）である。
【図９】図１の配線レイアウト検証方法の説明図（その６）である。
【図１０】図１の配線レイアウト検証方法の説明図（その７）である。
【図１１】図１の配線レイアウト検証方法の説明図（その８）である。
【図１２】本発明の配線レイアウト検証方法の第２の実施形態のフローチャートである。
【図１３】図１２の配線レイアウト検証方法の説明図（その１）である。
【図１４】図１２の配線レイアウト検証方法の説明図（その２）である。
【図１５】図１２の配線レイアウト検証方法の説明図（その３）である。
【図１６】図１２の配線レイアウト検証方法の説明図（その４）である。
【図１７】図１２の配線レイアウト検証方法の説明図（その５）である。
【図１８】図１２の配線レイアウト検証方法の説明図（その６）である。
【図１９】図１２の配線レイアウト検証方法の説明図（その７）である。
【図２０】本発明の配線レイアウト検証方法の第３の実施形態のフローチャートである。
【図２１】図２０の配線レイアウト検証方法の説明用斜視図（その１）である。
【図２２】図２１のＡ方向から見た側面図である。
【図２３】図２１の平面図である。
【図２４】第１層配線層と第２層配線層とが交差する領域を示す図である。
【図２５】図２０の配線レイアウト検証方法の説明用斜視図（その２）である。
【図２６】図２０のＢ方向から見た側面図である。
【図２７】図２０の配線状態の問題を説明する図である。
【図２８】図２０の配線状態の問題を解決した配線状態を示す斜視図である。
【図２９】図２８のＢ方向から見た側面図である。
【図３０】図２９の等価回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図面とともに説明する。
本発明に係る配線レイアウト検証方法は、検証装置により実行される。図２は、検証装置の一例のブロック図を示す。同図において、検証装置１００は、コンピュータで構成された制御部１０１、記憶部１０２、入力部１０３、出力部１０４が双方向のバス１０５で接続された構成である。記憶部１０２は、制御部１０１の動作用プログラムを格納するとともに、多層配線層の配線レイアウト済みの配線レイアウト図形を示すデータを記憶しており、また必要に応じて修正された配線レイアウト図形のデータの書き込みとその読み出しも可能な構成である。入力部１０３は各種の情報を入力して制御部１０１に供給する。出力部１０４は、表示機能や印刷機能を備えており、配線レイアウト検証結果の情報を表示したり、印刷出力できる機能を備えている。制御部１０１は、検証装置１００を統括的に制御し、以下説明する配線レイアウト検証方法の各ステップを実行する。
【００２１】
（第１の実施形態）
図１は、本発明になる配線レイアウト検証方法の第１の実施形態のフローチャートを示す。図３〜図１１はそれぞれ第１の実施形態の配線レイアウト検証方法の各ステップの説明図を示す。本実施形態では、図３（Ａ）の平面図に示す形状の第１層のＧＮＤ配線１１と、図３（Ｂ）に示す形状の第２層のＧＮＤ配線１２ａ及びＶＤＤ配線１２ｂとを上下に隣接して配線する配線レイアウトの検証を行うものとする。ここで、第２層のＧＮＤ配線１２ａは第１層のＧＮＤ配線１１と同一形状であり、互いに上下に離間対向して平行に配置される重なり合った同電位の低電位側電源配線である。一方、第２層のＶＤＤ配線１２ｂは、第１層のＧＮＤ配線１１とは重ならない位置に配置される高電位側電源配線である（ビア１５の右側では交差しており重なってはいない）。また、第１層のＧＮＤ配線１１と第２層のＧＮＤ配線１２ａとは、配線レイアウトの結果、図中、左上端部にビア１４が、中間部にビア１５が、右端部にビア１６がそれぞれ配置されたものとする。
【００２２】
まず、制御部１０１が記憶部１０２から読み出した特定のネットの同電位の電源配線のレイアウト図形を抽出する（ステップＳ１１）。ここでは、図３（Ａ）に示した第１層のＧＮＤ配線１１と図３（Ｂ）に示した第２層のＧＮＤ配線１２ａ及びＶＤＤ配線１２ｂとビア１４〜１６の位置情報とが重なり合った図４の平面図に示すレイアウト図形から、図５に示す同電位のＧＮＤ配線のレイアウト図形のみを抽出する。図５中、図３及び図４と同一構成部分には同一符号を付してある。ただし、図４及び図５において、第１層のＧＮＤ配線１１と第２層のＧＮＤ配線１２ａとが重なり合った領域は、重なり配線１３として示してある。
【００２３】
続いて、制御部１０１が抽出したレイアウト図形から上下の配線層が重なり合っている部分の図形を抽出する（ステップＳ１２）。これにより、図６に示すように、同電位のＧＮＤの重なり配線１３の図形が抽出される。続いて、制御部がステップＳ１２で抽出した図６の図形中の、図形の内側から見て９０°の角を抽出する（ステップＳ１３）。これにより、図７に示すように、丸印１８ａ〜１８ｋに示す１０か所の角が抽出される。続いて、ステップＳ１３で抽出した角のうち、近接する３つの角の各頂点を結ぶ２辺のうち、短い辺を作成する（ステップＳ１４）。すなわち、ステップＳ１４では、図８に示すように、近接する３つの角の頂点を結ぶ辺Ａ１〜Ａ８のうち、一つの頂点を共有する２つの辺については、短い方の辺のみを選択し、長い方の辺は削除する辺の作成を行う。従って、例えば角１８ａの頂点を共有する辺Ａ１及びＡ６は、短い方の辺Ａ１を選択し、長い方の辺Ａ６は削除する。同様にして、角１８ｅの頂点を共有する辺Ａ２及びＡ７は短い方の辺Ａ２を選択し、角１８ｆの頂点を共有する辺Ａ３及びＡ８は短い方の辺Ａ３を選択し、角１８ｊの頂点を共有する辺Ａ４及びＡ８は短い方の辺Ａ４を選択する。辺Ａ５は頂点を共有する他の辺がないので、そのまま選択する。これにより、ステップＳ１４では辺Ａ１〜Ａ５が作成される。
【００２４】
続いて、制御部１０１は作成した辺Ａ１〜Ａ５の長さを計測した後（ステップＳ１５）、作成した辺から図形の内側に向って、ステップＳ１５で計測した長さを一辺とする正方形を作成する（ステップＳ１６）。これにより、図９に示すように、辺Ａ１〜Ａ５のそれぞれを一辺とする正方形１９ａ〜１９ｅが重なり配線１３の図形の内側に作成される。すなわち、正方形１９ａは、重なり配線１３の図形の辺Ａ１の端部に作成された辺Ａ１の長さを一辺とする正方形である。同様に、正方形１９ｂ、１９ｃ、１９ｄ及び１９ｅは、図９に示すように、重なり配線１３の図形の端部に作成された、各々辺Ａ２、Ａ３、Ａ４及びＡ５を一辺とする正方形である。この正方形１９ａ〜１９ｅが示す領域は、重なり配線１３の各端部における本来ビアが存在すべき領域を示す。
【００２５】
続いて、制御部１０１はステップＳ１６で作成した正方形の図形と、上層、下層又は上下層に接続する、配線レイアウトされたビアの図形とのＡＮＤの幾何演算を行う（ステップＳ１７）。図１０は、第１層のＧＮＤ配線１１とその上層の第２層のＧＮＤ配線１２ａとを接続するビアの図形２０、２１及び２２を示す。ビアの図形２０、２１及び２２は、図５に示した重なり配線１３の図形中のビア１４、１５及び１６の図形に相当する。
【００２６】
ステップＳ１７のＡＮＤの幾何演算によりステップＳ１６で作成した正方形の領域内にビアの図形が存在する場合は所定の論理値が得られる。従って、制御部１０１はステップＳ１７の幾何演算の結果が上記所定の論理値であるか否かを判定し（ステップＳ１８）、所定の論理値が得られるときは、ビアが存在すべき正方形の領域内に配線レイアウトされたビアが正常に存在すると判断してビアの配置が問題ないと判断する（ステップＳ１９）。
【００２７】
一方、制御部１０１はステップＳ１８で所定の論理値が得られないと判定したときは、ビアが存在すべき正方形の領域内にビアが配置されていないと判断し、ビアが配置されていないと判断された領域のデータを記憶部１０２に保存した後（ステップＳ２０）、その結果を出力する（ステップＳ２１）。ステップＳ２１の結果出力としては、出力部１０４による警告の表示などがある。ここで、図９に示した本来ビアが存在すべき正方形の領域１９ｃ及び１９ｅには、図１０に示したようにビアが配置されていないため、制御部１０１は図１１に２５及び２６に示す領域にビアが配置されていないという警告を出力部１０４により出力させる。
【００２８】
このようにして、本実施形態によれば、配線抵抗の低抵抗化のために、上下に隣接する、同電位の信号用（ここではＧＮＤ用）の第１及び第２の配線層をビアを介して接続するための配線レイアウトに際し、ビアが存在すべき位置に、レイアウト設計通りにビアが存在するか否かを検証することができる。
【００２９】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図１２は、本発明になる配線レイアウト検証方法の第２の実施形態のフローチャート、図１３〜図１９はそれぞれ本実施形態の配線レイアウト検証方法の各ステップの説明図を示す。本実施形態では、配線抵抗の低抵抗化のために、上下に隣接し、かつ、ビアを介して接続される同電位の信号用の２つの配線が、配線の途中に分岐点を有する場合の配線レイアウト検証方法である。配線抵抗の低抵抗化のためには上記の分岐点にもビアを配置する必要がある。
【００３０】
まず、制御部１０１が記憶部１０２から読み出した特定のネットの配線レイアウト済みの同電位配線の電源配線のレイアウト図形を抽出する（ステップＳ３１）。ここでは、図１３の平面図に示すようなＧＮＤ配線のレイアウト図形が抽出されたものとする。図１３に示すＧＮＤ配線のレイアウト図形は、第１層のＧＮＤ配線３１と、第２層のＧＮＤ配線と第１層のＧＮＤ配線とが重なり合った重なり配線３２と、ビア３３〜３６の位置情報とが重なり合った図形である。第１層のＧＮＤ配線３１は、第２層のＧＮＤ配線とは重なり合っていない第１層のみの配線領域を示している。また、配線レイアウトの結果、図１３に示すように、重なり配線３２の左上端部にビア３３が、中間部にビア３４が、第１層のみのＧＮＤ配線３１の右端の分岐点付近にビア３５が、重なり配線３２の右端部にビア３６がそれぞれ配置されたものとする。
【００３１】
続いて、制御部１０１はステップＳ３１で抽出した図１３のレイアウト図形から上下の第１及び第２の配線層の図形のＯＲ幾何演算を行う（ステップＳ３２）。これにより、図１４の平面図に示すように、第１層のＧＮＤ配線と第２層のＧＮＤ配線のどちらか一方あるいは両方が存在する配線３７の図形が得られる。続いて、ステップＳ３２のＯＲ幾何演算で得られた図形の、図形内側から見て２７０°の角にある頂点を抽出する（ステップＳ３３）。これにより、図１５の平面図に丸印で示すように、２７０°の角にある７つの頂点３８ａ〜３８ｇが抽出される。
【００３２】
また、制御部１０１はステップＳ３１で抽出した図１３のレイアウト図形から上下の第１及び第２の配線層の図形のＥＸＯＲ幾何演算を行う（ステップＳ３４）。これにより、図１６の平面図に示すように、第１層のＧＮＤ配線と第２層のＧＮＤ配線が重なり合っていないどちらか一方の配線の領域４０、４１ａ及び４１ｂが抽出される。ここでは、領域４０、４１ａ及び４１ｂは、図１３から分かるようにいずれも第１層のＧＮＤ配線３１の領域であるが、そのうち領域４１ａ及び４１ｂは第１層のＧＮＤ配線の分岐した配線領域である。
【００３３】
続いて、制御部１０１はステップＳ３３で抽出した図１５の図形とステップ３４でＥＸＯＲ幾何演算して得られた図１６の図形とが重なる部分の図形を抽出する（ステップＳ３５）。これにより、図１７の平面図に示すように、図１５の配線３７の図形と図１６の領域４０とが重なる領域４４と、図１５の配線３７の図形と図１６の領域４１ａ及び４１ｂとが重なる領域４３ａ及び４３ｂとからなる図形が抽出される。この図形４３ａ及び４３ｂの頂点は図１５に示した頂点３８ｄ、３８ｅ、３８ｆ及び３８ｇである。これらの頂点は第１層のＧＮＤ配線が第２層のＧＮＤ配線と重ならずに分岐する分岐点を示している。
【００３４】
続いて、制御部１０１はステップＳ３５で抽出した図１７の図形の頂点を結ぶ辺を一辺とする四角形、すなわちパターン幅の領域をステップＳ３２のＯＲ幾何演算で得た図１４の図形の内側に作成する（ステップＳ３６）。これにより、図１８の平面図に示すように、ステップＳ３５で抽出した図形４３ａの頂点３８ｄ及び３８ｅを一辺とする四角形であるパターン幅の領域４５ａを図形３７内に作成し、ステップＳ３５で抽出した図形４３ｂの頂点３８ｆ及び３８ｇを一辺とする四角形であるパターン幅の領域４５ｂを図形３７内に作成する。パターン幅の領域４５ａ及び４５ｂは、第１層のＧＮＤ配線が第２層のＧＮＤ配線と重ならずに分岐する分岐点におけるビアが存在すべきビア配置領域を示す。
【００３５】
続いて、制御部１０１はステップＳ３６で作成したパターン幅の領域と、その上層又は下層に接続するレイアウトしたビアの図形とのＡＮＤ幾何演算を行う（ステップＳ３７）。図１９は、ステップＳ３７のＡＮＤ幾何演算による図形を示す。図１９において、領域４８は、図１３に示したレイアウト配置されたビア３５の図形と図１８に示した作成されたパターン幅の領域４５ｂとのＡＮＤ幾何演算により得られた所定の論理値の図形を示す。他方、図１８に示した作成されたパターン幅の領域４５ａの位置には、図１３にはレイアウト配置されたビアが存在しないので、ＡＮＤ幾何演算結果は所定の論理値が得られないので、図形に変化はない。
【００３６】
従って、制御部１０１はステップＳ３７のＡＮＤ幾何演算の結果が上記所定の論理値のデータがあるか否かを判定し（ステップＳ３８）、所定の論理値のデータがあるときはビアが存在すべき領域内に、配線レイアウトされたビアが正常に存在すると判断してビアの配置が問題ないと判断する（ステップＳ３９）。
【００３７】
一方、制御部１０１はステップＳ３８で所定の論理値のデータがないと判定したときは、ビアが存在すべき領域内に、ビアが配置されていないと判断し、ビアが存在しない領域のデータを記憶部１０２に保存し（ステップＳ４０）、出力部１０４により接続不良の警告を出力をする（ステップＳ４１）。ここでは、図１９に示すように、本来ビアが存在すべき領域４５ａにはビアが配置されていないため、制御部１０１は領域４５ａにビアが配置されていないというデータの保存と警告を行う。このようにして、本実施形態によれば、隣接する上下の電源配線の途中に分岐点を有し、その分岐点でビアを介して接続される電源配線の配線レイアウトにおいて、分岐点にビアが存在するか否かを検証することができる。
【００３８】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図２０は、本発明になる配線レイアウト検証方法の第３の実施形態のフローチャート、図２１〜図３０はそれぞれ本実施形態の配線レイアウト検証方法の各ステップの説明図を示す。ＬＳＩの配線レイアウトの一例として、水平方向の第１の配線層と垂直方向の第２の配線層との交点にビアを配置し、そのビアを介して第１の配線層と第２の配線層とを電気的に接続して配線を構築する。このとき、配線抵抗の低抵抗化のため、第３の配線層及び第４の配線層を用い、必要な個所に第２のビア、第３のビアを配置して、第１及び第２の配線層のそれぞれの上又は下に配置した第３及び第４の配線層と接続する。この場合、一地点のビアから配線層を経由し次の地点のビアに到達する部分は上下重ね合わせた配線層となり、配線抵抗はこの２つの地点間の重ね合わせ配線層の配線抵抗の並列合成値となり、配線抵抗の低抵抗化が実現できる。なお、本実施形態では、後述するように、第３の配線層を第２の配線層の上方に配置し、ビアを介して接続する構成について説明する。
【００３９】
ＬＳＩの配線レイアウトはＣＡＤ（Computer Aided Design：コンピュータ支援設計）上で通常、配線レイアウトを真上から見た状態でレイアウト図形を作成していく。このとき何重もの配線の重なりがあるので、各ビアは重なって表示され、どこかの層に本来あるべきビアが配置されていなくても、目視では発見しにくいことがある。本実施形態は、このような配線レイアウトに適用される。
【００４０】
まず、制御部１０１が記憶部１０２から配線レイアウト済みの同電位配線の電源配線のレイアウト図形を抽出する（ステップＳ５１）。ステップＳ５１においては、各配線レイヤ、ビアの接続情報、テキスト等からネット名を識別し、これらの情報から同電位ネット（例えば高電位側電源電圧ＶＤＤのネット）の図形を抽出する。これにより、例えば、図２１に示す斜視図、図２１の矢印Ａ方向から見た図２２に示す側面図及び図２３に示す平面図で表される図形が抽出されたものとする。図２１〜図２３に示す抽出されたレイアウト図形は、水平方向に配置された第１層の配線層（以下、これをＭ１ともいう）５１、垂直方向に配置された第２層の配線層（以下、これをＭ２ともいう）５２とが、その交点の位置でビア５３を介して接続されていることを示している。ここでは、配線層Ｍ１及びＭ２は、例えばいずれも同電位の高電位側電源用のＶＤＤ配線である。
【００４１】
続いて、制御部１０１は抽出されたレイアウト図形から第１層の配線層Ｍ１と第２層の配線層Ｍ２の重なり図形のうちビアが配置されている領域（以下、これを重なりビアエリアという）を抽出する（ステップＳ５２）。すなわち、第１層の配線層Ｍ１と第２層の配線層Ｍ２の図形のＡＮＤ幾何演算を行うことで、重なり図形を求め、その重なり図形のうちビアが配置されている図２４にＡＲで示す重なりビアエリアを求める。重なりビアエリアＡＲは、第１層の配線層Ｍ１と第２層の配線層Ｍ２とが交差する領域を示しており、後述する図２５及び図２６中のビア５３が配置されている領域である。
【００４２】
続いて、制御部１０１は図２５の斜視図、及び図２５の矢印Ｂ方向から見た図２６の側面図に示すように、第２層の配線層Ｍ２の上方に第２層の配線層Ｍ２と離間平行して、第２層の上方に配置された第３層の配線層（以下、これをＭ３ともいう）５４を抽出する（ステップＳ５３）。第３層の配線層Ｍ３は第２層の配線層Ｍ２の重ね配線である。
【００４３】
続いて、制御部１０１は抽出された第２層の配線層Ｍ２及び第３層の配線層Ｍ３の両末端部分にビアが配置されているかを幾何演算により判定する（ステップＳ５４）。ここでは、図２５及び図２６に示すように、Ｍ２とＭ３の各両端部分にビア５５ａ、５５ｂが配置されていると判定し（ステップＳ５４のYES）、次のステップＳ５７に進む。ビア５５ａ、５５ｂにより第２層の配線層Ｍ２及び第３層の配線層Ｍ３の両末端を電気的に接続することで、ビア５５ａからビア５５ｂまでの配線抵抗はＭ２及びＭ３の各配線抵抗の並列合成抵抗値となる。この並列合成抵抗値は、Ｍ２及びＭ３が、シート抵抗が同じで幅も同じであれば、Ｍ２又はＭ３の１本の配線抵抗の１／２であり、これにより低抵抗化が実現できる。
【００４４】
従って、第２層の配線層Ｍ２及び第３層の配線層Ｍ３の両末端部分は、配線抵抗の低抵抗化のため本来ビアが配置されるべき領域である。そこで、制御部１０１は抽出された第２層の配線層Ｍ２及び第３層の配線層Ｍ３の両末端部分の少なくとも一方にビアが配置されていないと判定したときは（ステップＳ５４のNO）、ビアを配置すべき配線層Ｍ２及びＭ３の末端部分の領域を記憶部１０２に保存し（ステップＳ５５）、出力部１０４よりビアが配置されていない領域の警告表示を行う（ステップＳ５６）。
【００４５】
一方、制御部１０１は、ステップＳ５４でＹＥＳの判定結果を得たときは、続いてステップＳ５２で求めた重なりビアエリアを投影した第３層の配線層Ｍ３の領域にビアが配置されているか否かを幾何演算を行って判定する（ステップＳ５７）。ステップＳ５７で判定する、重なりビアエリアを投影した第３層の配線層Ｍ３の領域は、配線抵抗の低抵抗化のためビアが配置されるべき領域を示している。このことについて更に説明する。
【００４６】
図２５及び図２６に示すように、配線層Ｍ２の途中から配線層Ｍ１にビア５３を介して接続されている場合、配線層Ｍ２及びＭ３からなる重ね配線の配線抵抗は、図２７の等価回路に示すように、ビア５３から配線層Ｍ２の一端までの配線部分Ｍ２ａの配線抵抗ＲM2aと、ビア５３から配線層Ｍ２の他端までの配線部分Ｍ２ｂの配線抵抗ＲM2bとの直列回路が、配線層Ｍ３の配線抵抗ＲM3に並列に接続された構成となり、配線層Ｍ３の重ね合わせ分の配線経路が長くなってしまい、重ね配線による配線抵抗の低抵抗化の効果が十分ではない。
【００４７】
しかし、図２８の斜視図及び図２８の矢印Ｂ方向から見た図２９の側面図に示すように、第２層の配線層５２（Ｍ２）及び第３層の配線層５４（Ｍ３）の間であって、かつ、第１の配線層５１（Ｍ１）と第２層の配線層５２（Ｍ２）の重なりビアエリアＡＲを投影した領域にビア５７を配置し、第２層の配線層５２（Ｍ２）及び第３層の配線層５４（Ｍ３）を接続したものとする。
【００４８】
この場合は、配線層Ｍ２及びＭ３からなる重ね配線の配線抵抗は、図３０に示す等価回路のように、ビア５３から配線層Ｍ２の一端までの配線部分Ｍ２ａの配線抵抗ＲM2aとビア５７から配線層Ｍ３の一端までの配線部分Ｍ３ａの配線抵抗ＲM3aとからなる第１の並列回路と、ビア５３から配線層Ｍ２の他端までの配線部分Ｍ２ｂの配線抵抗ＲM2bとビア５７から配線層Ｍ３の他端までの配線部分Ｍ３ｂの配線抵抗ＲM3bとからなる第２の並列回路とが直列に接続された構成となる。この結果、配線層Ｍ２及びＭ３の並列合成抵抗が最短距離で配線層Ｍ１に接続されることとなり、最も効果的な配線抵抗の低抵抗化を実現できる。
【００４９】
そこで、本実施形態では、重なりビアエリアを投影した第３層の配線層Ｍ３の領域はビアが配線抵抗の低抵抗化のため必要な領域であるとして、その領域にビアが配線レイアウトで配置されているかをステップＳ５７で判定するのである。ステップＳ５７では、制御部１０１はステップＳ５２で得た重なりビアエリアと記憶部１０２から読み出したビア位置を示す図形とのＡＮＤ幾何演算を行い、所定の論理値のデータが得られたときは重なりビアエリアにビアが配置されていると判定する。
【００５０】
従って、制御部１０１はステップＳ５７で上記のＡＮＤ幾何演算の結果が所定の論理値のデータであるか否かを判定し、所定の論理値のデータであるときはビアが存在すべき領域内に正常に存在すると判断してビアの配置が正常であるとの結果を出力部１０４により出力させる（ステップＳ５８）。一方、制御部１０１はステップＳ５７で所定の論理値のデータでないと判定したときは、ビアが存在すべき領域内のビアが配置されていないと判断し、ビアが存在しない領域のデータを記憶部１０２に保存し（ステップＳ５９）、出力により接続不良の警告の結果を出力させる（ステップＳ６０）。
【００５１】
このように、本実施形態によれば、配線層Ｍ２の配線抵抗の低抵抗化のために重なり配線Ｍ３を配線した場合において、配線層Ｍ３の配線層Ｍ１及びＭ２が交差する重なりビアエリアを投影した領域内にビアが配置されているか否かを検証することができる。
【００５２】
なお、図２８では配線層Ｍ２の上方に重ね合わせの配線層Ｍ３を設けているが、配線層Ｍ１の下方に重ね合わせの配線層Ｍ３を設け、配線層Ｍ２とＭ３とをビアで接続するようにしてもよい。また、Ｍ１、Ｍ２、Ｍ３の間には他の配線層が存在しないように図示しているが、Ｍ１とＭ２の間、あるいはＭ２とＭ３との間の一方又は両方に別の配線層が重ならないように交差していても構わない。
【００５３】
なお、本発明は、以上の実施形態の各方法のステップをコンピュータにより実行させる検証プログラムも包含するものである。この検証プログラムは、媒体に記憶されてコンピュータにダウンロードすることができ、あるいはインターネットなどの通信ネットワークを介して配信されてコンピュータにダウンロードすることができる。
【００５４】
なお、本発明は以上の実施形態に限定されるものではなく、例えば、配線層Ｍ１と配線層Ｍ２及びＭ３とは互いに直交していなくてもよく、ある角度で交差していれば本発明を適用できる。また、本発明は、電源配線以外の配線が多層化された配線層のビア抜けの検証も可能である。
【符号の説明】
【００５５】
１１  第１層のＧＮＤ配線
１２ａ  第２層のＧＮＤ配線
１２ｂ  第２層のＶＤＤ配線
１３、３２  重なり配線
１４〜１６、３３〜３６  ビア
１８ａ〜１８ｋ  ９０°の角
１９ａ〜１９ｅ  ビアがあるべき領域
２０〜２２  ビアの図形
２５、２６  ビアが配置されていない領域
３１  第１層のＧＮＤ配線
３７  ＯＲ幾何演算により得た配線図形
３８ａ〜３８ｇ  ２７０°の頂点
４１ａ〜４１ｃ  ＥＸＯＲ幾何演算により得た配線図形
４３ａ、４３ｂ  ステップＳ３５により得られる図形
４５ａ、４５ｂ  ステップＳ３６により得られる四角形
４８  ビアが配置されていることを示す図形
４９  ビアが配置されていないことを示す図形
５１  水平方向に配置された第１層のＶＤＤ配線（Ｍ１）
５２  垂直方向に配置された第２層のＶＤＤ配線（Ｍ２）
５３  Ｍ１とＭ２を接続するビア
５４  垂直方向に配置された第３層の配線（Ｍ３）
５５ａ、５５ｂ  Ｍ２とＭ３をそれぞれの両端部付近で接続するビア
５７  Ｍ１とＭ２との交差部に対応したＭ２の領域で、Ｍ２とＭ３を接続するビア
１００  検証装置
１０１  制御部
１０２  記憶部
１０３  入力部
１０４  出力部
１０５  バス
【図１】
2016162028.tif 000003
【図２】
2016162028.tif 000004
【図７】
2016162028.tif 000005
【図８】
2016162028.tif 000006
【図１０】
2016162028.tif 000007
【図１１】
2016162028.tif 000008
【図１２】
2016162028.tif 000009
【図１４】
2016162028.tif 000010
【図１６】
2016162028.tif 000011
【図１７】
2016162028.tif 000012
【図２０】
2016162028.tif 000013
【図２２】
2016162028.tif 000014
【図２３】
2016162028.tif 000015
【図２４】
2016162028.tif 000016
【図２５】
2016162028.tif 000017
【図２６】
2016162028.tif 000018
【図２９】
2016162028.tif 000019
【図３０】
2016162028.tif 000020
【図３】
2016162028.tif 000021
【図４】
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【図５】
2016162028.tif 000023
【図６】
2016162028.tif 000024
【図９】
2016162028.tif 000025
【図１３】
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【図１５】
2016162028.tif 000027
【図１８】
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【図１９】
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【図２１】
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【図２７】
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【図２８】
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