(57)【要約】【課題】Ｉ／Ｏピンの出力インピーダンスを個別に調整可能な半導体装置を提供する。【解決手段】半導体装置は、出力バッファ１１と、キャリブレーションコードを生成するキャリブレーション回路と、出力イネーブル信号がアクティブのときキャリブレーションコードを出力バッファ１１に供給するインピーダンス調整回路とを含む。出力バッファ１１は、キャリブレーションコードによって各々が個別にゲート制御される複数のメイントランジスタＴＲＤ０〜ＴＲＤ４の並列回路と並列に接続され、出力イネーブル信号によってゲート制御される追加トランジスタＴＲＤ５、ＴＲＤ６と、追加トランジスタＴＲＤ５、ＴＲＤ６のゲートに接続された電気ヒューズＦＵＤ１、ＦＵＤ２とを備える。追加トランジスタＴＲＤ５、ＴＲＤ６は、電気ヒューズＦＵＤ１、ＦＵＤ２が切断されることにより、出力イネーブル信号によらず常にオン又はオフの状態になる。【選択図】図２
2016076865.tif 000002
【特許請求の範囲】
【請求項１】
出力バッファと、
前記出力バッファの出力インピーダンスを調整するためのキャリブレーションコードを生成するキャリブレーション回路と、
出力イネーブル信号がアクティブのとき前記キャリブレーションコードに基づいて前記出力バッファの出力インピーダンスを調整するインピーダンス調整回路とを含み、
前記出力バッファは、
互いに並列に接続され、前記キャリブレーションコードによって各々が個別に制御される複数のメイントランジスタと、
前記複数のメイントランジスタと並列に接続され、前記出力イネーブル信号によって制御される少なくとも１つの追加トランジスタと、
前記追加トランジスタのゲートに電気的に接続された電気ヒューズとを備え、
前記複数のメイントランジスタの各々は、互いに異なるチャネル幅を有し、
前記追加トランジスタは、前記電気ヒューズが切断されることにより、前記出力イネーブル信号によらず常にオン又はオフの状態になることを特徴とする半導体装置。
【請求項２】
前記複数のメイントランジスタは、第１〜第ｎ（ｎは正の整数）のＭＯＳトランジスタを含み、
前記第１のＭＯＳトランジスタは、基準サイズのチャネル幅を有し、
前記第ｎのＭＯＳトランジスタは、前記基準サイズの２（ｎ−１）倍のチャネル幅を有する、請求項１に記載の半導体装置。
【請求項３】
前記複数のメイントランジスタは、
基準サイズのチャネル幅を有する第１のＭＯＳトランジスタと、
前記基準サイズの２倍のチャネル幅を有する第２のＭＯＳトランジスタと、
前記基準サイズの４倍のチャネル幅を有する第３のＭＯＳトランジスタと、
前記基準サイズの８倍のチャネル幅を有する第４のＭＯＳトランジスタと、
前記基準サイズの１６倍のチャネル幅を有する第５のＭＯＳトランジスタとを含む、請求項１に記載の半導体装置。
【請求項４】
前記追加トランジスタは、前記基準サイズのチャネル幅を有する、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記追加トランジスタは、第１の追加トランジスタと、前記第１の追加トランジスタとは反対の論理動作を行う第２の追加トランジスタとを含む、請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記出力バッファは、
第１電圧源と前記ＤＱピンとの間に設けられたプルアップ回路と、
前記第１電圧源よりも低い第２電圧源と前記ＤＱピンとの間に設けられたプルダウン回路とを含み、
前記プルアップ回路及び前記プルダウン回路の各々は、前記複数のメイントランジスタ、前記追加トランジスタ及び前記電気ヒューズを含む、請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
複数のＩ／Ｏピンを有するパッケージ基板と、
前記パッケージ基板上に搭載された少なくとも一つの半導体チップとを備え、
前記半導体チップは複数の前記出力バッファを含み、
前記複数の出力バッファの各々は、対応する一つのワイヤを介して、対応する一つのＩ／Ｏピンに接続されている、請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体チップを複数備え、
前記複数の半導体チップの各々に設けられた前記複数の出力バッファの各々は、対応する一つのワイヤを介して、対応する一つのＩ／Ｏピンに接続されている、請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、Ｉ／Ｏピンの出力インピーダンスを個別に調整可能な出力バッファを有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路におけるＩ／Ｏピン（データ入出力端子）の出力インピーダンスはＰＶＴ条件に応じて変動することが知られている。出力インピーダンスの変動はシグナルインテギュリティに対して悪影響を及ぼすため、高速な動作を要求されるＤＲＡＭ（Dynamic Random Access Memory）などのデバイスにおいては、出力インピーダンスを補正するためのキャリブレーション機能が設けられている（例えば特許文献１、２参照）。
【０００３】
図３は、キャリブレーション機能を有する従来の出力バッファの構成の一例を示す回路図である。
【０００４】
図３に示すように、出力バッファ３０は、電圧源ＶＤＤとデータ出力端子（ＤＱピン）３３との間に設けられたプルアップ回路３１と、グランドＧＮＤとＤＱピン３３との間に設けられたプルダウン回路３２とを備えている。プルアップ回路３１及びプルダウン回路３２の各々は、チャネル幅を基準サイズの１倍、２倍、４倍 ・・・と倍々に大きくした複数（ここでは５つ）のＭＯＳトランジスタの並列回路を含む。プルアップ回路３１のトランジスタはＰＭＯＳであり、プルダウン回路３２のトランジスタはＮＭＯＳである。そして、各ＭＯＳトランジスタのゲートに５ビットのキャリブレーションコードφ０〜φ４並びにψ０〜ψ４をそれぞれ対応させることで出力バッファ３０のＭＯＳトランジスタのチャネル幅を基準サイズの１〜３１倍まで可変させることができる。一般に、ＭＯＳトランジスタの電流駆動能力はチャネル幅に比例するため、精度の高い外部抵抗を基準にしてキャリブレーションを行うことで、製造ばらつきや使用条件によって変化する出力インピーダンスを一定に保つことが可能となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−８１８９３号公報
【特許文献２】特開２０１３−２１５２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
キャリブレーションコードは出力バッファと同一構成を有するレプリカバッファを含むキャリブレーション回路によって生成される。キャリブレーション回路は、キャリブレーション用外部端子（ＺＱピン）の出力インピーダンスの値をもとにキャリブレーションを行うため、ＺＱピンから距離が離れたＩ／Ｏピンでは、出力インピーダンスに誤差が生じる可能性がある。
【０００７】
図４は、ワイヤボンディング時に生じる配線長の差を説明するための模式図である。
【０００８】
図４に示すように、半導体集積回路を含む半導体チップ（ダイ）４１はパッケージ基板４３上に搭載されており、半導体チップ４１上のＤＱピン４２はボンディングワイヤ４５を介してパッケージ基板４３上のＩ／Ｏピン４４に接続されている。ここで、ボンディングワイヤ４５の配線長はＩ／Ｏピン４４の配置によって異なるため、Ｉ／Ｏピン４４ごとに寄生抵抗や寄生容量が異なるはずである。しかし、従来のキャリブレーション回路は、すべてのＩ／Ｏピン４４に対して一律の補正値を使用しているため、配線長の短いワイヤ４５を用いるＩ／Ｏピン４４と、配線長の長いワイヤ４５を用いるＩ／Ｏピン４４とでは誤差が生じることになる。
【０００９】
またスマートフォンのような近年の携帯電子機器では、パッケージの実装面積削減のため、図５に示すような複数の半導体チップ４１を積層するＭＣＰ（Multi-Chip Package）のような実装形態が一般的になっている。そのような実装形態は、一つのパッケージに一つの半導体チップ４１を実装する従来のパッケージに比べて配線長の長いワイヤ４５が用いられる傾向にあり、Ｉ／Ｏピン間での寄生抵抗や寄生容量の差異は無視できなくなっている。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明による半導体装置は、出力バッファと、前記出力バッファの出力インピーダンスを調整するためのキャリブレーションコードを生成するキャリブレーション回路と、出力イネーブル信号がアクティブのとき前記キャリブレーションコードを前記出力バッファに供給して前記出力バッファの出力インピーダンスを調整するインピーダンス調整回路とを含み、前記出力バッファは、互いに並列に接続され、前記キャリブレーションコードによって各々が個別にゲート制御される複数のメイントランジスタと、前記複数のメイントランジスタと並列に接続され、前記出力イネーブル信号によってゲート制御される少なくとも１つの追加トランジスタと、前記追加トランジスタのゲートに電気的に接続された電気ヒューズとを備え、前記複数のメイントランジスタの各々は、互いに異なるチャネル幅を有し、前記追加トランジスタは、前記電気ヒューズが切断されることにより、前記出力イネーブル信号によらず常にオン又はオフの状態になることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、出力インピーダンスを個別に調整可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態による半導体装置の構造を示すブロック図である。
【図２】出力バッファの構成を示す回路図である。
【図３】キャリブレーション機能を有する従来の出力バッファの構成の一例を示す回路図である。
【図４】ワイヤボンディング時に生じる配線長の差を説明するための模式図である。
【図５】従来の積層パッケージの構造の一例を示す側面図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の第１の実施の形態による半導体装置の構成を示すブロック図であって、特に、Ｉ／Ｏ ピンの出力インピーダンスの個別補正機能を有するデータ出力回路の構成を示す図である。
【００１５】
図１に示すように、半導体装置１は、複数のＩ／Ｏピン１０にそれぞれ接続された複数の出力バッファ１１と、複数の出力バッファ１１の出力インピーダンスを調整するためのキャリブレーションコードを生成するキャリブレーション回路１２と、出力イネーブル信号がアクティブのときキャリブレーションコードに対応する出力バッファ１１のＭＯＳトランジスタを駆動するインピーダンス調整回路１３とを備えている。
【００１６】
キャリブレーション回路１２は、出力バッファ１１と実質同一の構成を有するレプリカバッファを含み、レプリカバッファのインピーダンス測定結果に基づいてキャリブレーションコードを生成する。出力バッファ１１のインピーダンス調整を行う場合、例えば、半導体チップに設けられたＺＱピン１５とこの半導体チップが搭載されるパッケージ基板のグランドとの間に外部抵抗１６を接続し、ＺＱピン１５に現れる電圧を基準電圧と比較し、比較結果に応じてレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容（キャリブレーションコード）を内部レジスタ１４に記憶し、出力バッファ１１に反映させることにより、出力バッファ１１の出力インピーダンスを所望の値に調整する。
【００１７】
さらに、出力バッファ１１でＩ／Ｏピン１０間の出力インピーダンスのばらつきを個別に補正することで従来以上に精度の高いキャリブレーションが実現される。各Ｉ／Ｏピン１０の出力インピーダンスは電流値から計算できるので、半導体集積回路をパッケージに組み立てた後、テスト工程において各Ｉ／Ｏピン１０の電流値を測定することで出力インピーダンスばらつきを調べることが可能である。そして、測定結果を格納した半導体テスタ内で補正値を求め、テスト工程内で電気ヒューズをカットすることでトリミングを行い、キャリブレーションコードによって設定された出力インピーダンスを高めないし低めに調整することで、Ｉ／Ｏピン１０間の出力インピーダンスのばらつきを低減することができる。
【００１８】
図２は、出力バッファ１１の構成を示す回路図である。
【００１９】
図２に示すように、出力バッファ１１は、電圧源ＶＤＤ（第１電圧源）とＤＱピン２３との間に設けられたプルアップ回路２１と、グランドＧＮＤ（第２電圧源）とＤＱピン２３との間に設けられたプルダウン回路２２とを備えている。ＤＱピン２３はボンディングワイヤを介してＩ／Ｏピンに接続されており（図４参照）、Ｉ／Ｏピンの出力インピーダンスがボンディングワイヤの長さのばらつきの影響を受けることは上述の通りである。なおＤＱピン２３は抵抗Ｒを介してプルアップ回路２１並びにプルダウン回路２２に接続されている。
【００２０】
プルアップ回路２１は複数（ここでは７つ）のＰＭＯＳトランジスタ（出力トランジスタ）ＴＲＰ０〜ＴＲＰ６の並列回路を含み、各々のソースは電圧源ＶＤＤに接続されており、各々のドレインは抵抗Ｒを介してＤＱピン２３に接続されている。プルダウン回路２２は複数（ここでは７つ）のＮＭＯＳトランジスタ（出力トランジスタ）ＴＲＤ０〜ＴＲＤ６の並列回路を含み、各々のソースはグランドＧＮＤに接続されており、各々のドレインは抵抗Ｒを介してＤＱピン２３に接続されている。ＮＭＯＳトランジスタの数はＰＭＯＳトランジスタと同数である。
【００２１】
また出力バッファ１１は、ＰＭＯＳトランジスタＴＲＰ５のゲートに接続された電気ヒューズＦＵＰ１と、ＰＭＯＳトランジスタＴＲＰ６のゲートに接続されたＮＡＮＤゲートＮＤＰと、ＮＡＮＤゲートＮＤＰの一方の入力端子に接続された電気ヒューズＦＵＰ２と、ＮＭＯＳトランジスタＴＲＤ５のゲートに接続された電気ヒューズＦＵＤ１と、ＮＭＯＳトランジスタＴＲＤ６のゲートに接続されたＮＡＮＤゲートＮＤＤと、ＮＡＮＤゲートＮＤＤの一方の入力端子に接続された電気ヒューズＦＵＤ２とを備えている。出力イネーブル信号φは、電気ヒューズＦＵＰ１を介してＰＭＯＳトランジスタＴＲＰ５のゲートに入力され、電気ヒューズＦＵＰ２を介してＮＡＮＤゲートＮＤＰの一方の入力端子に入力され、さらにＮＡＮＤゲートＮＤＰの他方の入力端子に直接入力される。出力イネーブル信号ψは、電気ヒューズＦＵＤ１を介してＮＭＯＳトランジスタＴＲＤ５のゲートに入力され、電気ヒューズＦＵＤ２を介してＮＡＮＤゲートＮＤＤの一方の入力端子に入力され、さらにＮＡＮＤゲートＮＤＤの他方の入力端子に直接入力される。
【００２２】
プルアップ回路２１の５つのＰＭＯＳトランジスタＴＲＰ０〜ＴＲＰ４（メイントランジスタ）は従来の出力バッファのプルアップ回路の構成と同じであり、プルダウン回路２２の５つのＮＭＯＳトランジスタＴＲＤ０〜ＴＲＤ４（メイントランジスタ）もまた従来の出力バッファのプルダウン回路の構成と同じである。５つのＰＭＯＳトランジスタＴＲＰ０〜ＴＲＰ４は、チャネル幅が基準サイズの１倍、２倍、４倍、８倍、１６倍にそれぞれ設定されており、それぞれに５ビットのキャリブレーションコードφ０〜φ４を対応させることで、ＰＭＯＳトランジスタ全体のチャネル幅を基準サイズの１〜３１倍まで可変させることができる。同様に、５つのＮＭＯＳトランジスタＴＲＤ０〜ＴＲＤ４は、チャネル幅が基準サイズの１倍、２倍、４倍、８倍、１６倍にそれぞれ設定されており、それぞれに５ビットのキャリブレーションコードψ０〜ψ４を対応させることで、ＮＭＯＳトランジスタ全体のチャネル幅を基準サイズの１〜３１倍まで可変させることができる。
【００２３】
本実施形態によるプルアップ回路２１は、従来のプルアップ回路に２つのＰＭＯＳトランジスタＴＲＰ５、ＴＲＰ６を追加したものである。ＰＭＯＳトランジスタＴＲＰ５、ＴＲＰ６は、キャリブレーションコードとは独立に、複数の出力バッファ１１の各々の出力インピーダンスを個別に微調整するために設けられている。
【００２４】
ＰＭＯＳトランジスタＴＲＰ５（第１の追加ＰＭＯＳトランジスタ）は、電気ヒューズＦＵＰ１が切断されていなければ出力イネーブル信号φに応じて変化し、出力イネーブル信号φが「Ｌ」のときにオン、「Ｈ」のときにオフとなるが、電気ヒューズＦＵＰ１を切断することで出力イネーブル信号φによらず常にオン状態となる。なお図示されていないが、グランド電位が供給された節点と、ＰＭＯＳトランジスタＴＲＰ５のゲートの間にはプルダウン抵抗が設けられている。
【００２５】
またＰＭＯＳトランジスタＴＲＰ６（第２の追加ＰＭＯＳメイントランジスタ）は、電気ヒューズＦＵＰ２が切断されていなければ出力イネーブル信号φに応じて変化し、出力イネーブル信号φが「Ｌ」のときにオフ、「Ｈ」のときにオンとなるが、電気ヒューズＦＵＰ２を切断することで出力イネーブル信号φによらず常にオフ状態となる。なお図示されていないが、グランド電位が供給された節点と、ＮＡＮＤゲートＮＤＰの入力ゲートと電気ヒューズＦＵＰ２の間の節点との間にはプルダウン抵抗が設けられている。
【００２６】
このように、ＰＭＯＳトランジスタＴＲＰ６は、ＰＭＯＳトランジスタＴＲＰ５とは反対の論理動作を行うので、２つの電気ヒューズＦＵＰ１、ＦＵＰ２の両方が未切断の場合には、出力イネーブル信号φに応じてＰＭＯＳトランジスタＴＲＰ５、ＴＲＰ６のどちらか一方だけが常にオン状態となる。また、２つの電気ヒューズＦＵＰ１、ＦＵＰ２の両方を切断した場合には、出力イネーブル信号によらずＰＭＯＳトランジスタＴＲＰ５だけが常にオン状態となる。
【００２７】
また、一方の電気ヒューズＦＵＰ１だけを切断した場合には、ＰＭＯＳトランジスタＴＲＰ５はオン状態で固定され、ＰＭＯＳトランジスタＴＲＰ６は出力イネーブル信号φに応じて変化し、出力イネーブル信号φが「Ｈ」のときに２つのＰＭＯＳトランジスタＴＲＰ５、ＴＲＰ６の両方がオン状態となる。さらに、他方の電気ヒューズＦＵＰ２だけを切断した場合には、ＰＭＯＳトランジスタＴＲＰ６がオフ状態に固定され、ＰＭＯＳトランジスタＴＲＰ５は出力イネーブル信号φに応じて変化し、出力イネーブル信号φが「Ｈ」のときに２つのＰＭＯＳトランジスタＴＲＰ５、ＴＲＰ６の両方がオフ状態となる。
【００２８】
本実施形態によるプルダウン回路２２もまた、従来のプルアップ回路に２つのＮＭＯＳトランジスタＴＲＤ５、ＴＲＤ６を追加したものである。ＮＭＯＳトランジスタＴＲＤ５、ＴＲＤ６は、キャリブレーションコードとは独立に、複数の出力バッファ１１の各々の出力インピーダンスを個別に微調整するために設けられている。
【００２９】
ＮＭＯＳトランジスタＴＲＤ５（第１の追加ＮＭＯＳトランジスタ）は、電気ヒューズＦＵＤ１が切断されていなければ出力イネーブル信号ψに応じて変化し、出力イネーブル信号ψが「Ｌ」のときにオフ、「Ｈ」のときにオンとなるが、電気ヒューズＦＵＤ１を切断することで出力イネーブル信号ψによらず常にオフ状態となる。
【００３０】
またＮＭＯＳトランジスタＴＲＤ６（第２の追加ＮＭＯＳトランジスタ）は、電気ヒューズＦＵＤ２が切断されていなければ出力イネーブル信号ψに応じて変化し、出力イネーブル信号ψが「Ｌ」のときにオン、「Ｈ」のときにオフとなるが、電気ヒューズＦＵＤ２を切断することで出力イネーブル信号ψによらず常にオン状態となる。
【００３１】
このように、ＮＭＯＳトランジスタＴＲＤ６は、ＮＭＯＳトランジスタＴＲＤ５とは反対の論理動作を行うので、２つの電気ヒューズＦＵＤ１、ＦＵＤ２の両方が未切断の場合には、出力イネーブル信号ψに応じてＮＭＯＳトランジスタＴＲＤ５、ＴＲＤ６のどちらか一方だけが常にオン状態となる。また、２つの電気ヒューズＦＵＤ１、ＦＵＤ２の両方を切断した場合には、出力イネーブル信号によらずＮＭＯＳトランジスタＴＲＤ６だけが常にオン状態となる。
【００３２】
また、一方の電気ヒューズＦＵＤ１だけを切断した場合には、ＮＭＯＳトランジスタＴＲＤ５はオフ状態で固定され、ＮＭＯＳトランジスタＴＲＤ６は出力イネーブル信号ψに応じて変化し、出力イネーブル信号ψが「Ｈ」のときに２つのＮＭＯＳトランジスタＴＲＤ５、ＴＲＤ６の両方がオフ状態となる。さらに、他方の電気ヒューズＦＵＤ２だけを切断した場合には、ＮＭＯＳトランジスタＴＲＤ６がオン状態に固定され、ＮＭＯＳトランジスタＴＲＤ５は出力イネーブル信号ψに応じて変化し、出力イネーブル信号ψが「Ｈ」のときに２つのＮＭＯＳトランジスタＴＲＤ５、ＴＲＤ６の両方がオン状態となる。
【００３３】
以上のように、追加したＭＯＳトランジスタＴＲＰ５、ＴＲＰ６のゲートにそれぞれ設けられた電気ヒューズＦＵＰ１、ＦＵＰ２の切断パターンにより、出力イネーブル信号φに応じてオンするＰＭＯＳトランジスタの数を２つ、もしくは０にすることが可能である。また、追加したＭＯＳトランジスタＴＲＤ５、ＴＲＤ６のゲートにそれぞれ設けられた電気ヒューズＦＵＤ１、ＦＵＤ２の切断パターンにより、出力イネーブル信号ψに応じてオンするＮＭＯＳトランジスタの数を２つ、もしくは０にすることが可能である。この調整によって、出力インピーダンスを１ＴＡＰ高め、あるいは１ＴＡＰ低めに調整することができる。
【００３４】
以上説明したように、本実施形態による半導体装置１は、配線長や端子位置の違いによる寄生抵抗や寄生容量のばらつきを、内部キャリブレーション機能とは独立に補正することによって、出力信号のシグナルインテギュリティの向上を図ることができる。近年の半導体集積回路は、動作周波数の向上や積層パッケージの発展等を通して、要求される信号品質のレベルが上がっており、Ｉ／Ｏピン間の出力インピーダンスのばらつきを抑える必要性が増しているが、本発明によればこのような要求に答えることができる。
【００３５】
なお、半導体集積回路のテスト工程におけるトリミングを通して素子の特性の調整することは一般的に行われているため、本機能を実装するに当たって特別な設備の追加や新規手法の開発は不要であり、実装が容易であることも本発明のメリットである。
【００３６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００３７】
例えば、上記実施形態において、プルアップ回路２１及びプルダウン回路２２には、キャリブレーションコードによって制御される出力トランジスタが５つずつ設けられているが、出力トランジスタの数は特に限定されず、４つ以下であってもよく、６つ以上であってもよい。すなわち、プルアップ回路２１及びプルダウン回路２２は、第１〜第ｎ（ｎは正の整数）のＭＯＳトランジスタを含み、第ｎのＭＯＳトランジスタは、基準サイズの２（ｎ−１）倍のチャネル幅を有していればよい。さらに各出力トランジスタのチャネル幅は２ｎずつ大きくなっているが、かならずしもこのようにする必要はなく、出力インピーダンスを調整しやすいようにチャネル幅が互いに異なっていればよい。
【００３８】
また、上記実施形態においては、プルアップ回路２１及びプルダウン回路２２には、出力イネーブル信号によって制御される出力トランジスタが２つずつ設けられているが、それらの数は特に限定されず、１つであってもよく、３つ以上であってもよい。さらに、これらのチャネル幅は基準サイズと同じである場合に限定されず、基準サイズと異なるチャネル幅を有するものであってもよい。
【００３９】
また、本発明の半導体装置は、特開２０１１−８１８９３号公報又は特開２０１３−２１５２８号公報にて開示される半導体装置にて適用可能である。
【符号の説明】
【００４０】
１    半導体装置
１０    Ｉ／Ｏピン
１１    出力バッファ
１２    キャリブレーション回路
１３    インピーダンス調整回路
１４    内部レジスタ
１５    ＺＱピン
１６    外部抵抗
２１    プルアップ回路
２２    プルダウン回路
２３    ＤＱピン
３０    出力バッファ
３１    プルアップ回路
３２    プルダウン回路
３３    ＤＱピン
４１    半導体チップ
４２    ＤＱピン
４３    パッケージ基板
４４    Ｉ／Ｏピン
４５    ワイヤ
ＦＵＤ１    電気ヒューズ
ＦＵＤ２    電気ヒューズ
ＦＵＰ１    電気ヒューズ
ＦＵＰ２    電気ヒューズ
ＧＮＤ    グランド
ＮＤＤ    ＮＡＮＤゲート
ＮＤＰ    ＮＡＮＤゲート
Ｒ    抵抗
ＴＲＤ０〜ＴＲＤ４    ＭＯＳトランジスタ
ＴＲＤ５    ＭＯＳトランジスタ
ＴＲＤ６    ＭＯＳトランジスタ
ＴＲＰ０〜ＴＲＰ４    ＭＯＳトランジスタ
ＴＲＰ５    ＭＯＳトランジスタ
ＴＲＰ６    ＭＯＳトランジスタ
ＶＤＤ    電圧源
φ    出力イネーブル信号
φ０〜φ４    キャリブレーションコード
ψ    出力イネーブル信号
ψ０〜ψ４    キャリブレーションコード
【図１】
2016076865.tif 000003
【図２】
2016076865.tif 000004
【図３】
2016076865.tif 000005
【図４】
2016076865.tif 000006
【図５】
2016076865.tif 000007