(57)【要約】【課題】半導体素子を重ね合わせた電子部品であって、配線の接続が容易で小型な電子部品を１種類の半導体素子で構成することができる電子部品、及び当該電子部品の製造方法を提供する。【解決手段】表面に第１表面電極と第２表面電極とが形成されて裏面に裏面電極が形成された１種類の半導体素子１１、１２を重ね合わせた電子部品であって、第２表面電極１１Ｇ、１２Ｇは中央部よりも縁部に近い位置に形成されており、半導体素子には、中央部よりも縁部に近い位置であって第１表面電極１２Ｓも第２表面電極１２Ｇも形成されていない位置に、貫通孔１２Ｋあるいは切欠部が形成されている。そして、重ね合わされた一方である第１半導体素子１１の第２表面電極１１Ｇが、重ね合わされた他方である第２半導体素子１２の貫通孔１２Ｋあるいは切欠部の位置と一致するように、第１半導体素子１１と第２半導体素子１２とが重ね合わされている。【選択図】図１０
2016162885.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を重ね合わせた電子部品であって、
表面に第１表面電極と第２表面電極とが形成されて裏面に裏面電極が形成された１種類の前記半導体素子を重ね合わせ、
前記第２表面電極は、前記半導体素子における中央部よりも縁部に近い位置に形成されており、
前記半導体素子には、前記半導体素子における中央部よりも縁部に近い位置であって前記第１表面電極も前記第２表面電極も形成されていない位置に、貫通孔あるいは切欠部が形成されており、
重ね合わされた一方の前記半導体素子である第１半導体素子の表面と、重ね合わされた他方の前記半導体素子である第２半導体素子の裏面と、が重ね合わされ、前記第１半導体素子の前記第１表面電極と、前記第２半導体素子の前記裏面電極とが電気的に接続されているとともに、前記第１半導体素子の前記第２表面電極が、前記第２半導体素子の前記貫通孔あるいは前記切欠部の位置と一致するように重ね合わされている、
電子部品。
【請求項２】
請求項１に記載の電子部品であって、
さらに実装基板を備え、
前記第１半導体素子の前記裏面電極は、前記実装基板に設けられた裏面電極用導電部に電気的に接続されており、
前記第１半導体素子の前記第１表面電極と前記第２半導体素子の前記裏面電極との間には導電板が挟み込まれ、前記第１半導体素子の前記第１表面電極と前記第２半導体素子の前記裏面電極は前記導電板を介して電気的に接続されており、
前記導電板は、前記第１半導体素子の前記第２表面電極の少なくとも一部を覆わないように挟み込まれ、前記実装基板に設けられた導電板用導電部に接続されており、
前記第２半導体素子の前記第２表面電極には、ボンディングワイヤが接続されて当該ボンディングワイヤは前記実装基板に設けられた表面電極用導電部に接続されている、
電子部品。
【請求項３】
半導体素子を重ね合わせた電子部品の製造方法であって、
前記電子部品は、表面に第１表面電極と第２表面電極とが形成されて裏面に裏面電極が形成された１種類の前記半導体素子が重ね合わされており、
前記第２表面電極を、前記半導体素子における中央部よりも縁部に近い位置に形成し、
貫通孔あるいは切欠部を、前記半導体素子における中央部よりも縁部に近い位置であって前記第１表面電極も前記第２表面電極も形成されていない位置に形成し、
重ね合わせた一方の前記半導体素子である第１半導体素子の表面と、重ね合わせた他方の前記半導体素子である第２半導体素子の裏面と、を重ね合わせる際、前記第１半導体素子の前記第２表面電極が前記第２半導体素子の前記貫通孔あるいは前記切欠部の位置と一致するように重ね合わせ、前記第１半導体素子の前記第１表面電極と前記第２半導体素子の前記裏面電極とを電気的に接続する、
電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの半導体素子を重ね合わせた電子部品、及び当該電子部品の製造方法に関する。
【背景技術】
【０００２】
近年では、例えば車両の場合、燃費の向上とコストの低減等のために、部品の小型化・軽量化が要求されている。例えば車両に搭載された種々のアクチュエータを制御する制御ユニット（コントローラ）の小型化・軽量化を行うためには、制御ユニットに搭載する電子回路の実装面積を低減する必要がある。そこで、電子回路の実装面積を低減するために半導体素子を積層する種々の技術が実用化されつつある。
【０００３】
例えば特許文献１には、２つの半導体チップ（半導体素子に相当）を上下に積み重ねた半導体装置（電子部品に相当）が開示されている。そして下段の半導体チップの上面の電極パッドに覆いかぶさる位置となる上段の半導体チップの位置には、下段の半導体チップの上面の電極パッドの上方に間隙を形成するためのオーバーハング状の段差部が形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３４０４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体素子を積層する場合、積層相手の半導体素子に覆われてしまう面に形成されている電極に、いかにして必要な配線を接続するか、が重要である。特許文献１に記載の発明では、上段の半導体チップには、下段の半導体チップの電極パッドに覆いかぶさる位置に段差部が形成されているが、下段の半導体チップには段差部は形成されていない。従って、どちらの半導体チップにも同一の半導体素子が形成されている場合であっても、外形が異なるので２種類の半導体チップを形成しなければならない。同一の半導体素子が形成されているが外形が異なる２種類の半導体チップを製造する場合、それぞれにて、専用の加工装置や専用の製造ラインを構成しなければならなくなる場合があるので、好ましくない。また、異なる工程や異なる製造ラインで半導体チップを製造した場合、同一の半導体素子を形成したつもりでも、特性のバラツキや歩留まりのバラツキや製造ロットのバラツキ等、種々のバラツキが発生する場合があるので、好ましくない。
【０００６】
また特許文献１の半導体装置（電子部品）の製造工程では、実装基板に下段の半導体チップを実装した後、下段の半導体チップの電極パッドにボンディングワイヤで配線を行い、次に下段の半導体チップの上に上段の半導体チップを実装した後、上段の半導体チップの電極パッドにボンディングワイヤで配線を行っている。つまり、半導体装置の構造上、上段の半導体チップを実装する前に、下段の半導体チップのボンディングを行わなければならず、下段の半導体チップのボンディングと上段の半導体チップのボンディングとをまとめて一緒に行うことができない。従って、下段の半導体チップのボンディングと上段の半導体チップのボンディングとを別々に行わなければならず、製造工程が増加するとともに時間がかかる。
【０００７】
本発明は、このような点に鑑みて創案されたものであり、半導体素子を重ね合わせた電子部品であって、配線の接続が容易で小型な電子部品を１種類の半導体素子で構成することができる電子部品、及び当該電子部品の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る電子部品及び電子部品の製造方法は、次の手段をとる。まず、本発明の第１の発明は、半導体素子を重ね合わせた電子部品であって、表面に第１表面電極と第２表面電極とが形成されて裏面に裏面電極が形成された１種類の前記半導体素子を重ね合わせ、前記第２表面電極は、前記半導体素子における中央部よりも縁部に近い位置に形成されている。そして、前記半導体素子には、前記半導体素子における中央部よりも縁部に近い位置であって前記第１表面電極も前記第２表面電極も形成されていない位置に、貫通孔あるいは切欠部が形成されており、重ね合わされた一方の前記半導体素子である第１半導体素子の表面と、重ね合わされた他方の前記半導体素子である第２半導体素子の裏面と、が重ね合わされ、前記第１半導体素子の前記第１表面電極と、前記第２半導体素子の前記裏面電極とが電気的に接続されているとともに、前記第１半導体素子の前記第２表面電極が、前記第２半導体素子の前記貫通孔あるいは前記切欠部の位置と一致するように重ね合わされている。
【０００９】
次に、本発明の第２の発明は、上記第１の発明に係る電子部品であって、さらに実装基板を備え、前記第１半導体素子の前記裏面電極は、前記実装基板に設けられた裏面電極用導電部に電気的に接続されており、前記第１半導体素子の前記第１表面電極と前記第２半導体素子の前記裏面電極との間には導電板が挟み込まれ、前記第１半導体素子の前記第１表面電極と前記第２半導体素子の前記裏面電極は前記導電板を介して電気的に接続されている。そして、前記導電板は、前記第１半導体素子の前記第２表面電極の少なくとも一部を覆わないように挟み込まれ、前記実装基板に設けられた導電板用導電部に接続されており、前記第２半導体素子の前記第２表面電極には、ボンディングワイヤが接続されて当該ボンディングワイヤは前記実装基板に設けられた表面電極用導電部に接続されている。
【００１０】
次に、本発明の第３の発明は、半導体素子を重ね合わせた電子部品の製造方法であって、前記電子部品は、表面に第１表面電極と第２表面電極とが形成されて裏面に裏面電極が形成された１種類の前記半導体素子が重ね合わされており、前記第２表面電極を、前記半導体素子における中央部よりも縁部に近い位置に形成し、貫通孔あるいは切欠部を、前記半導体素子における中央部よりも縁部に近い位置であって前記第１表面電極も前記第２表面電極も形成されていない位置に形成する。そして、重ね合わせた一方の前記半導体素子である第１半導体素子の表面と、重ね合わせた他方の前記半導体素子である第２半導体素子の裏面と、を重ね合わせる際、前記第１半導体素子の前記第２表面電極が前記第２半導体素子の前記貫通孔あるいは前記切欠部の位置と一致するように重ね合わせ、前記第１半導体素子の前記第１表面電極と前記第２半導体素子の前記裏面電極とを電気的に接続する、電子部品の製造方法である。
【発明の効果】
【００１１】
第１の発明によれば、第１半導体素子と第２半導体素子を１種類の半導体素子として形成し、貫通孔あるいは切欠部を形成しておく。そして、第１半導体素子の第２表面電極を、第２半導体素子の貫通孔あるいは切欠部から露出させることができるので、配線の接続が容易で小型な電子部品を１種類の半導体素子で構成することができる。
【００１２】
第２の発明によれば、実装基板の上に、第１半導体素子と第２半導体素子とを適切に積層することが可能である。また、ボンディングワイヤを用いることで、必要な配線を容易に接続することが可能である。
【００１３】
第３の発明によれば、第１半導体素子と第２半導体素子を１種類の半導体素子として形成し、貫通孔あるいは切欠部を形成しておく。そして、第１半導体素子の第２表面電極を、第２半導体素子の貫通孔あるいは切欠部から露出させる製造方法を実施することで、第１半導体素子の電極に必要な配線を容易に接続することが可能である。
【図面の簡単な説明】
【００１４】
【図１】半導体素子を表側から見た外観の斜視図である。
【図２】図１０に示した電子部品の等価回路である。
【図３】電子部品の実装工程（製造方法）の例を説明するフローチャートである。
【図４】実装基板の外観の例を説明する平面図である。
【図５】第１半導体素子の上に導電板を載せ、さらに導電板の上に第２半導体素子を載せたモジュールを実装する様子を説明する斜視図である。
【図６】図５において第１半導体素子と導電板と第２半導体素子とを実装して一体化したモジュールを、ＶＩ方向から見た図である。
【図７】実装基板の上に、モジュール及び第３半導体素子、を実装する様子を説明する斜視図である。
【図８】図７においてモジュール及び第３半導体素子を実装した後、ＶＩＩＩ方向から見た図である。
【図９】図７においてモジュール及び第３半導体素子を実装した状態を説明する斜視図である。
【図１０】図９に示す状態から、第１半導体素子のゲート電極、第２半導体素子のゲート電極、第３半導体素子のゲート電極、のそれぞれにボンディングワイヤを接続した状態を説明する斜視図である。
【図１１】図１０に示す電子部品をＸＩ方向から見た図である。
【図１２】図１に示す半導体素子に対して、貫通孔の代わりに切欠部が形成された半導体素子を表側から見た外観の斜視図である。
【図１３】図１に示す半導体素子に対して、貫通孔の代わりに欠損部（切欠部に相当）が形成された半導体素子を表側から見た外観の斜視図である。
【発明を実施するための形態】
【００１５】
●［半導体素子１０の外観と構造（図１）］
半導体素子１０の表側の面の外観を図１に示す。本実施の形態の説明では、ｎチャネルＭＯＳＦＥＴが形成された半導体素子１０を例として説明する。
【００１６】
半導体素子１０のウェハ１０Ｗの表面１０ＷＡには、図１に示すように、ソース電極１０Ｓ（第１表面電極に相当）と、ゲート電極１０Ｇ（第２表面電極に相当）とが形成されている。また半導体素子１０の裏面１０ＷＢには、ドレイン電極１０Ｄ（裏面電極に相当）が形成されている。なお図１の例では、ソース電極１０Ｓは半導体素子１０の表面１０ＷＡの略中央部に略矩形状に形成されており、ゲート電極１０Ｇは半導体素子１０の表面１０ＷＡの中央部よりも縁部に近い位置に略矩形状に形成されている例を示している。なお、中央部よりも縁部に近い位置とは、半導体素子１０の中心軸Ｃ回りに半導体素子１０を回転させた場合に移動する位置であり、回転前の位置と回転後の位置が変わる位置である。例えば図１に示す例におけるゲート電極１０Ｇの位置は、当該半導体素子１０の中心軸Ｃ回りに半導体素子１０を回転させると、図１における貫通孔１０Ｋの位置に移動することができる。なお、ゲート電極１０Ｇの位置は、表面１０ＷＡにおいて半導体素子１０の縁部により近い位置に形成されていることが、より好ましい。また図１の例では、ドレイン電極１０Ｄは半導体素子１０の裏面１０ＷＢの略全面に略円形状に形成されている例を示している。また大電流が流れるソース電極１０Ｓの面積、及び大電流が流れるドレイン電極１０Ｄの面積は、電流がほとんど流れないゲート電極１０Ｇの面積よりも大きい。
【００１７】
そして、半導体素子１０の中央部よりも縁部に近い位置であってソース電極１０Ｓもゲート電極１０Ｇも形成されていない位置に、ゲート電極１０Ｇよりも大きな面積であって半導体チップ１０の表面１０ＷＡから裏面１０ＷＢへと貫通する貫通孔１０Ｋあるいは切欠部（欠損部を含む）が形成されている（図１２の切欠部１０Ｌ、図１３の欠損部１０Ｍを参照）。なお図１に示す例では、ゲート電極１０Ｇの位置に対して貫通孔１０Ｋの位置は、反時計回り方向に９０［°］旋回した位置に形成された例を示している。なお、表面１０ＷＡから裏面１０ＷＢへと貫通する貫通孔１０Ｋあるいは切欠部は、ウェハ１０Ｗをエッチング処理等することで形成することができる。また欠損部は、例えばウェハ１０Ｗの一部をカット等することで形成することができる。
【００１８】
●［所望する電子回路の例（図２）］
近年、比較的大きな電流を必要とする電動モータの駆動回路として、ＭＯＳＦＥＴを用いた電子回路が利用され、例えばＵ相、Ｖ相、Ｗ相を有する３相モータの各相の駆動回路として、図２の例に示す３個のｎチャネルＭＯＳＦＥＴで構成された電子回路を利用する。そして、図２の例に示した電子回路を３つ用意し、それぞれの電子回路をＵ相、Ｖ相、Ｗ相に接続する。この図２の例に示す電子回路を、所望する電子回路の例として、以下を説明する。
【００１９】
図２の例に示す電子回路では、Ｔｒ１〜Ｔｒ３のそれぞれは、ｎチャネルＭＯＳＦＥＴで構成され、Ｔｒ１のソースＳ１とＴｒ２のドレインＤ２とが接続され、Ｔｒ２のドレインＤ２は、さらにＴｒ３のドレインＤ３と接続されている。また３相モータの駆動回路として用いる場合、例えばＴｒ１のドレインＤ１は電源Ｖｄｄに接続され、Ｔｒ２のソースＳ２はアースＶｓｓに接続され、Ｔｒ３のソースＳ３である出力ＶｏｕｔはＵ相（またはＶ相、またはＷ相）に接続される。またＴｒ１のゲートＧ１である入力Ｖｉｎ１、Ｔｒ２のゲートＧ２である入力Ｖｉｎ２、Ｔｒ３のゲートＧ３である入力Ｖｉｎ３のそれぞれには、３相モータを制御するＣＰＵ等の制御装置からの制御信号が入力される。次に図３を用いて、図２に示す電子回路を実現する電子部品１の実装工程について説明する。
【００２０】
●［電子部品１の実装工程（図３〜図１１）］
図３は、図１０に示す電子部品１の実装工程の手順の例を示すフローチャートであり、図４は実装基板５０の例を示し、図５〜図１１は、実装工程の各ステップでの実装状態の外観等を説明する図である。以下、図３に示す実装工程の各ステップでの処理内容と、各ステップによる実装状態の例を順に説明する。
【００２１】
●［ステップＳ１０：第１半導体素子１１の上に導電板６０を載せ、更に導電板６０の上に第２半導体素子１２を載せ、一括で実装（接続）（図５、図６）］
図３に示すステップＳ１０にて、実装装置（図示省略）は、以下に説明するように、第１半導体素子１１の上に導電板６０を位置決めし、当該導電板６０の上に第２半導体素子１２を位置決めする。そして実装装置は、第１半導体素子１１と導電板６０、及び導電板６０と第２半導体素子１２、をハンダ等にて一括して接続する。
【００２２】
実装装置は、１種類の３個の半導体素子１０である第１半導体素子１１、第２半導体素子１２、第３半導体素子１３と、導電板６０を用意する。なお、第１半導体素子１１がＴｒ１に相当し、第２半導体素子１２がＴｒ２に相当し、第３半導体素子１３がＴｒ３に相当する。また、第１半導体素子１１、第２半導体素子１２、第３半導体素子１３は、いずれも上述した半導体素子１０と同じである。第１半導体素子１１はソース電極１１Ｓとゲート電極１１Ｇとドレイン電極１１Ｄと貫通孔１１Ｋを有し、第２半導体素子１２はソース電極１２Ｓとゲート電極１２Ｇとドレイン電極１２Ｄと貫通孔１２Ｋを有し、第３半導体素子１３はソース電極１３Ｓとゲート電極１３Ｇとドレイン電極１３Ｄと貫通孔１３Ｋを有している。なお、第３半導体素子１３は、ステップＳ１０では使用されず、ステップＳ２０にて実装に使用される。
【００２３】
導電板６０は、図５及び図６に示すように、第１半導体素子１１のソース電極１１Ｓと対向する裏面６０Ｂと、第２半導体素子１２のドレイン電極１２Ｄと対向する表面６０Ａと、を有している。また導電板６０は、裏面６０Ｂと、導電板用導電部５１ＳＰ（図４、図７参照）に対向する基板接続面６０Ｃと、が段差部６０Ｄとなるように、略矩形の金属または合金の板状の導電体を折り曲げた形状を有している。また、導電板６０における裏面６０Ｂ及び表面６０Ａは、より広いことが好ましく、例えば図５において導電板６０における基板接続面６０Ｃの長手方向の幅は、第１半導体素子１１の外径と同等に設定されている。
【００２４】
そして実装装置は、治具等を用いて、図５の斜視図に示すように、第１半導体素子１１に対する導電板６０の位置を、第１半導体素子１１のソース電極１１Ｓと導電板６０の裏面６０Ｂとが対向するように、かつ、導電板６０の基板接続面６０Ｃが下方となるように、かつ、導電板６０がゲート電極１１Ｇの少なくとも一部を覆うことの無い位置（図６参照）に位置決めする。また実装装置は、第１半導体素子１１及び導電板６０に対する第２半導体素子１２の位置を、導電板６０の表面６０Ａと第２半導体素子１２のドレイン電極１２Ｄとが対向するように、かつ、第１半導体素子１１のゲート電極１１Ｇの位置と第２半導体素子１２の貫通孔１２Ｋまたは切欠部の位置とが一致するように（図７参照）位置決めする。つまり実装装置は、第２半導体素子１２の上から見た場合、第２半導体素子１２の貫通孔１２Ｋ内または切欠部内に、第１半導体素子１１のゲート電極１１Ｇが視認できるように（露出するように）、第１半導体素子１１に対する導電板６０の位置及び第２半導体素子１２の位置、を位置決めする。
【００２５】
そして実装装置は、図６の側面図に示すように、第１半導体素子１１のソース電極１１Ｓと導電板６０の裏面６０Ｂ、及び、第２半導体素子１２のドレイン電極１２Ｄと導電板６０の表面６０Ａ、をハンダ等にて電気的に一括して接続する。また、第１半導体素子１１と導電板６０と第２半導体素子１２とが実装されて一体化された物（図６）を、モジュールＭ１とする。なおモジュールＭ１は、第１半導体素子１１のソース電極１１Ｓと、第２半導体素子１２のドレイン電極１２Ｄとが、導電板６０を介して電気的に接続された電子部品の１つである。
【００２６】
●［ステップＳ２０：実装基板５０の上にモジュールＭ１と第３半導体素子１３を実装（図４、図７〜図９）］
【００２７】
図３に示すステップＳ２０にて、実装装置は、以下に説明するように、実装基板５０の上にモジュールＭ１を位置決めし、実装基板５０の上に第３半導体素子１３を位置決めする。そして実装装置は、実装基板５０とモジュールＭ１、及び実装基板５０と第３半導体素子１３、をハンダ等にて一括して接続する。
【００２８】
実装装置は、実装基板５０と、ステップＳ１０にて作成したモジュールＭ１と、ステップＳ１０にて既に用意している第３半導体素子１３と、を用意する。図４に、実装基板５０の外観の例を示す。実装基板５０には、モジュールＭ１の第１半導体素子１１のドレイン電極１１Ｄ（図６参照）が接続されるドレイン導電部５１Ｄ（裏面電極用導電部に相当）と、第３半導体素子１３のドレイン電極１３Ｄ（図７参照）が接続されるドレイン導電部５３Ｄと、導電板６０の基板接続面６０Ｃ（図６参照）が接続される導電板用導電部５１ＳＰと、が形成されている。
【００２９】
実装基板５０には、第１半導体素子１１が実装される領域である実装領域５０Ａの外側、及び第３半導体素子１３が実装される領域である実装領域５０Ｃの外側に、導電板用導電部５１ＳＰ、ドレイン引出部５１ＤＰ、第１電極パッド５１ＧＢ、第１ゲート引出部５１ＧＰ、第２電極パッド５２ＧＢ、第２ゲート引出部５２ＧＰ、第３電極パッド５３ＧＢ、第３ゲート引出部５３ＧＰ、が形成されている。導電板用導電部５１ＳＰは、配線部５１ＳＨを介してドレイン導電部５３Ｄに接続され、ドレイン引出部５１ＤＰは、配線部５１ＤＨを介してドレイン導電部５１Ｄに接続されている。第１電極パッド５１ＧＢ（第１半導体素子１１用の表面電極用導電部に相当）は、第１半導体素子１１のゲート電極１１Ｇ（図５参照）とボンディングワイヤを介して接続するための電極であり、外部配線等に接続するための第１ゲート引出部５１ＧＰに接続されている。第２電極パッド５２ＧＢ（第２半導体素子１２用の表面電極用導電部に相当）は、第２半導体素子１２のゲート電極１２Ｇ（図５参照）とボンディングワイヤを介して接続するための電極であり、外部配線等に接続するための第２ゲート引出部５２ＧＰに接続されている。第３電極パッド５３ＧＢ（第３半導体素子１３用の表面電極用導電部に相当）は、第３半導体素子１３のゲート電極１３Ｇ（図７参照）とボンディングワイヤを介して接続するための電極であり、外部配線等に接続するための第３ゲート引出部５３ＧＰに接続されている。
【００３０】
実装装置は、実装基板５０のドレイン導電部５１Ｄと、モジュールＭ１における第１半導体素子１１のドレイン電極１１Ｄと、が対向するように、かつ、実装基板５０の導電板用導電部５１ＳＰと、モジュールＭ１における基板接続面６０Ｃと、が対向するように、実装基板５０の上にモジュールＭ１を位置決めする。また実装装置は、実装基板５０のドレイン導電部５３Ｄと、第３半導体素子１３のドレイン電極１３Ｄと、が対向するように、実装基板５０の上に第３半導体素子１３を位置決めする。なお、実装基板５０の上に第３半導体素子１３を位置決めする際、図９に示すように、第３半導体素子１３のゲート電極１３Ｇが、第３電極パッド５３ＧＢにより近くなるように第３半導体素子１３の旋回角度を適切に設定して位置決めすると、後述するボンディングワイヤをより短くすることができるので、より好ましい。そして実装装置は、ドレイン導電部５１Ｄとドレイン電極１１Ｄ、及び、導電板用導電部５１ＳＰと基板接続面６０Ｃ、及び、ドレイン導電部５３Ｄとドレイン電極１３Ｄ、をハンダ等にて電気的に一括して接続する。なお、図８に示すように、第１半導体素子１１のゲート電極１１Ｇの下方には、ドレイン電極１１Ｄ、ドレイン導電部５１Ｄ、実装基板５０の基板部、が隙間なく配置され、ゲート電極１１Ｇの下方に空洞部が形成されないように構成されている。この空洞部を形成しない理由については、後述するステップＳ３０にて説明する。またステップＳ２０の実装後の状態は、図９に示すとおりである。
【００３１】
●［ステップＳ３０：各半導体素子のゲート電極と、各電極パッドとをボンディングワイヤで接続（図１０、図１１）］
図３に示すステップＳ３０にて、実装装置は、図１０及び図１１に示すように、第１半導体素子１１のゲート電極１１Ｇと第１電極パッド５１ＧＢとをボンディングワイヤＢで接続し、第２半導体素子１２のゲート電極１２Ｇと第２電極パッド５２ＧＢとをボンディングワイヤＢで接続し、第３半導体素子１３のゲート電極１３Ｇと第３電極パッド５３ＧＢとをボンディングワイヤＢで接続する。モジュールＭ１の作成時に下方に配置された第１半導体素子１１のゲート電極１１Ｇは、モジュールＭ１の作成時に上方に配置された第２半導体素子１２の貫通孔１２Ｋまたは切欠部を経由してボンディングワイヤＢで第１電極パッド５１ＧＢに接続される（図１１参照）。そして図１０に示す電子部品１において、ドレイン引出部５１ＤＰは図２における電源Ｖｄｄに相当し、第２半導体素子１２のソース電極１２Ｓは図２におけるアースＶｓｓに相当し、第３半導体素子１３のソース電極１３Ｓは図２における出力Ｖｏｕｔに相当している。また図１０に示す電子部品１において、第１ゲート引出部５１ＧＰは図２における入力Ｖｉｎ１に相当し、第２ゲート引出部５２ＧＰは図２における入力Ｖｉｎ２に相当し、第３ゲート引出部５３ＧＰは図２における入力Ｖｉｎ３に相当している。
【００３２】
以上、本発明の電子部品１（または電子部品の製造方法）は、モジュールＭ１の下方に配置した第１半導体素子１１のゲート電極１１Ｇの位置と、モジュールＭ１の上方に配置した第２半導体素子１２の貫通孔１２Ｋまたは切欠部の位置と、を一致させる。これにより、１種類の半導体素子１０（第１半導体素子１１と第２半導体素子１２）を重ね合わせた際、図１０及び図１１に示すように、下方に配置された第１半導体素子１１のゲート電極１１Ｇに、上方に配置された第２半導体素子１２の貫通孔１２Ｋまたは切欠部を経由してボンディングワイヤＢを接続することが可能である。このように、１種類の半導体素子１０（第１半導体素子１１と第２半導体素子１２）を重ね合わせた電子部品１（または電子部品の製造方法）であって、貫通孔１０Ｋまたは切欠部を形成しておく、という非常にシンプルな構造にて、下段の第１半導体素子１１の電極（この場合、ゲート電極１１Ｇ）に必要な配線（この場合、ボンディングワイヤ）を容易に接続することが可能である。
【００３３】
なお、ボンディングワイヤを接続する際は、例えばボンディングワイヤを電極に圧接させて超音波加振するが、図１１に示すように、第１半導体素子１１のゲート電極１１Ｇの下方が、ドレイン電極１１Ｄ、ドレイン導電部５１Ｄ、実装基板５０の基板部にて、隙間無く支持されるように構成して、当該ゲート電極１１Ｇの下方に空洞部を形成しないように構成することが好ましい。このように、ボンディングワイヤの接続対象の電極の下方に空洞部を形成しないことで、超音波抜け（超音波加振による接合の不良）を防止することができる。また、第２半導体素子１２のゲート電極１２Ｇ、第３半導体素子１３のゲート電極１３Ｇ、の下方も同様に、空洞部を形成しないように構成することで、超音波抜け（超音波加振による接合の不良）を防止することができる。なお、図２に示す電子回路において、Ｔｒ１、Ｔｒ２、Ｔｒ３は、ｎチャネルＭＯＳＦＥＴであることが好ましい。また、本実施の形態にて説明した、図１０及び図１１に示す電子部品１は、１種類の３個の半導体素子１０を用いるので、製造工程や製造ラインの違いが無く、同一の製造工程で同一の製造ラインにて同時期に製造された半導体素子を用いることができる。従って、製造ロットの違いも無く、特性のバラツキが非常に小さな半導体素子を利用することができるので、非常に好ましい。
【００３４】
本発明の電子部品１の構成、構造、外観、形状、製造方法等は、本発明の要旨を変更しない範囲で種々の変更、追加、削除が可能である。例えば、本実施の形態の説明では、ｎチャネルＭＯＳＦＥＴを例として説明したが、ｐチャネルＭＯＳＦＥＴとしてもよい。また電子部品の実装工程については、本実施の形態にて説明した実装工程に限定されるものではない。
【００３５】
また、電子部品１で実現する電子回路は、図２の例に示した電子回路に限定されず、種々の電子回路を、１種類の半導体素子を重ね合わせて実現した種々の電子部品に適用することが可能である。
【００３６】
本実施の形態の説明では、図１０及び図１１に示すように、実装基板５０の上に複数の半導体素子を実装したものを電子部品１としたが、実装基板５０及び第３半導体素子１３を省略して１種類の半導体素子である第１半導体素子１１と第２半導体素子１２とを重ね合わせたもの、及び導電板６０を挟んで第１半導体素子１１と第２半導体素子１２とを重ね合わせたもの、も電子部品に含む。
【００３７】
また半導体素子１０は、ＭＯＳＦＥＴに限定されるものではなく、第１表面電極はソース電極に限定されず、第２表面電極はゲート電極に限定されず、裏面電極はドレイン電極に限定されるものではない。
【００３８】
半導体素子１０における貫通孔１０Ｋが形成されている位置は、ゲート電極１０Ｇの位置に対して９０［°］旋回した位置に限定されるものではなく、１８０［°］を除く任意の旋回角度に相当する位置であってもよい（１８０［°］の場合は、重ね合わせた際に上段の半導体素子のゲート電極の下方に、下段の半導体素子の貫通孔または切欠部による空洞部が位置してしまうため、好ましくない）。
【００３９】
また半導体素子１０に形成する切欠部の形状は、例えば図１２に示す半導体素子１０Ｂの切欠部１０Ｌのような形状であってもよいし、図１３に示す半導体素子１０Ｃの欠損部１０Ｍのような形状であってもよい。このような欠損部も切欠部に含む。また、切欠部の形状や、欠損部の形状は、どのような形状であってもよい。
【符号の説明】
【００４０】
１          電子部品
１０、１０Ｂ、１０Ｃ    半導体素子
１１        第１半導体素子
１２        第２半導体素子
１３        第３半導体素子
１０Ｄ、１１Ｄ、１２Ｄ、１３Ｄ    ドレイン電極（裏面電極）
１０Ｇ、１１Ｇ、１２Ｇ、１３Ｇ    ゲート電極（第２表面電極）
１０Ｋ、１１Ｋ、１２Ｋ、１３Ｋ    貫通孔
１０Ｌ      切欠部
１０Ｍ      欠損部
１０Ｓ、１１Ｓ、１２Ｓ、１３Ｓ    ソース電極（第１表面電極）
１０Ｗ      ウェハ
１０ＷＡ    表面
１０ＷＢ    裏面
５０        実装基板
５０Ａ、５０Ｃ    実装領域
５１Ｄ      ドレイン導電部（裏面電極用導電部）
５１ＤＰ    ドレイン引出部
５１ＤＨ、５１ＳＨ    配線部
５１ＧＢ    第１電極パッド（第１半導体素子用の表面電極用導電部）
５１ＧＰ    第１ゲート引出部
５１ＳＰ    導電板用導電部
５２ＧＢ    第２電極パッド（第２半導体素子用の表面電極用導電部）
５２ＧＰ    第２ゲート引出部
５３Ｄ      ドレイン導電部
５３ＧＢ    第３電極パッド（第３半導体素子用の表面電極用導電部）
５３ＧＰ    第３ゲート引出部
６０        導電板
６０Ｃ      基板接続面
Ｂ          ボンディングワイヤ
Ｍ１        モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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