(57)【要約】【課題】より高品質な画像を得ることができるようにする。【解決手段】固体撮像素子は、入射した光を光電変換する複数の画素が設けられた画素アレイ部を有している。画素アレイ部では、少なくとも一部に導電性を有する領域があるトレンチ型MOSにより各画素が電気的に分離されており、そのトレンチ型MOSの側面に沿って各画素のPDを構成する縦型PN接合が形成されている。このようにトレンチ型MOSの側面に沿って縦型PN接合を形成することで、最大飽和電荷数を増加させ、より高品質な画像を得ることができる。しかも、各画素を分離するトレンチ型MOSの少なくとも一部に導電性を有する領域を設けることで、トレンチ型MOSに電圧を印加し、暗電流の発生を抑制することができる。本技術は、固体撮像素子に適用することができる。【選択図】図３
2016162917.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、
前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合と
を備える固体撮像素子。
【請求項２】
前記画素分離部に電圧を印加することが可能な構成となっている
請求項１に記載の固体撮像素子。
【請求項３】
前記画素内の前記PN接合が外部から入射した光を光電変換して得られた電荷を、他の領域に転送する転送ゲートをさらに備える
請求項１に記載の固体撮像素子。
【請求項４】
前記半導体基板内の前記画素における外部から前記画素へと光が入射する側とは反対側に設けられたウェル不純物によって各前記画素の前記PN接合が電気的に分離されている
請求項１に記載の固体撮像素子。
【請求項５】
前記半導体基板内の前記画素における外部から前記画素へと光が入射する側に設けられたピンニング層をさらに備える
請求項１に記載の固体撮像素子。
【請求項６】
前記画素分離部に埋め込まれ、前記画素間の遮光を行う遮光メタルをさらに備える
請求項１に記載の固体撮像素子。
【請求項７】
互いに隣接する前記画素間における前記画素分離部が形成されていない領域に設けられ、前記互いに隣接する前記画素で共有される素子または浮遊拡散領域をさらに備える
請求項１に記載の固体撮像素子。
【請求項８】
前記半導体基板には、
前記PN接合と、
前記画素分離部と、
前記転送ゲートと、
前記転送ゲートにより前記画素から転送されてきた電荷を蓄積する浮遊拡散領域と
が形成され、
前記半導体基板に接合され、前記画素を駆動するための素子が形成された他の半導体基板をさらに備え、
前記半導体基板内の前記浮遊拡散領域と、前記他の半導体基板内の前記素子とは、前記浮遊拡散領域表面に設けられたコンタクトによって電気的に接続されている
請求項３に記載の固体撮像素子。
【請求項９】
半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、
前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合と
を有する固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は固体撮像素子および電子機器に関し、特に、より高品質な画像を得ることができるようにした固体撮像素子および電子機器に関する。
【背景技術】
【０００２】
従来、固体撮像素子は、例えばデジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置などの電子機器において、様々な用途に供されている。
【０００３】
固体撮像素子には、画素ごとに増幅素子を備えたAPS（Active Pixel Sensor）と呼ばれるものがあり、例えば光電変換素子であるフォトダイオード（PD（Photo Diode））に蓄積された信号電荷を、MOS（Metal Oxide Semiconductor）トランジスタを介して読み出すCMOS（Complementary MOS）イメージセンサが広く利用されている。
【０００４】
従来のCMOSイメージセンサの単位画素は、例えば、HAD（Hole Accumulated Diode）構造からなるPDと、PDに対し転送ゲートを挟んだ位置に配置される浮遊拡散領域（FD（Floating Diffusion））とを有する構成とされる。これらに加えて、単位画素は、リセットトランジスタ、セレクトトランジスタ、およびアンプトランジスタを備えている。
【０００５】
一般的に、PDに蓄積可能な最大飽和電荷数（QS）は、PDのPN接合容量、およびPD空乏時と飽和時のポテンシャル差から決定される。これらの各要素は他の様々な撮像特性とトレードオフの関係にあり、最大飽和電荷数QSを増加させることは容易ではない。
【０００６】
シリコン基板表面にPN接合を形成する一般的なPDでは、そのPN接合容量は画素サイズに比例し、画素微細化に伴いPN接合容量が低下する。PN接合容量が低下すると、PDの最大飽和電荷数QSが低下することから、例えば画像のダイナミックレンジが狭くなるなど、固体撮像素子で得られる画像の品質が低下してしまうことになる。
【０００７】
そのため、最大飽和電荷数QSを増加させるために、シリコン基板表面だけではなく、シリコン基板内部にPN接合を埋め込む構造とする技術（例えば、特許文献１参照）や、シリコン基板に対して垂直方向にPN接合を形成する技術（例えば、特許文献２参照）が提案されている。
【０００８】
また、シリコン基板に垂直なPN接合のみでPDを形成する構造とする技術も提案されている（例えば、非特許文献１参照）。この技術では、画素間を分離する領域に沿って縦型PN接合が形成されるため、実効的なPN接合面積を大きくすることができ、シリコン基板表面にPN接合がなくても十分な最大飽和電荷数QSを確保することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１５９７５７号公報
【特許文献２】特開２０１３−４１９１５号公報
【非特許文献】
【００１０】
【非特許文献１】J.Michelot, F.Roy, J.Prima, C.Augier, F.Barbier, S.Ricq, P.Boulenc, Z.Essa, L.Pinzelli, H.Leininger, M.Gatefait, J.-E.Broquin “Back Illuminated Vertically Pinned Photodiode with in Depth Charge Storage” 2011年 International Image Sensor Workshop (IISW)
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら上述した技術では、十分に高品質な画像を得ることが困難であった。
【００１２】
例えば特許文献１に記載の技術では、シリコン基板内部のPN接合は、シリコン基板表面のPN接合（PD）の形成時と比べて、より高い加速エネルギのイオン注入によって形成されるため、PN接合プロファイルが急峻でなくなる。そうすると、PN接合における単位面積当たりのPN接合容量が小さくなり、最大飽和電荷数QSの増加効果も限定的となってしまう。さらに、シリコン基板内部に埋め込まれたPN接合から信号電荷を読み出すため、画素毎に埋め込み転送ゲートが必要になり、その分だけPN接合を形成する領域の有用面積が小さくなってしまう。
【００１３】
また、特許文献２に記載の技術など、シリコン基板に対して垂直方向にPN接合を形成する構造として、PDの四辺の一部、埋め込み転送ゲートの側面、素子分離領域の側面等、PDの一部領域に縦型PN接合を形成する技術が提案されている。しかし、それらの技術では最大飽和電荷数QSの増加効果は限定的であり、シリコン基板表面のPN接合に縦型PN接合を付加する構造をとらざるを得ない。
【００１４】
さらに、非特許文献１に記載の技術では、十分な最大飽和電荷数QSを確保することができるが、縦型PN接合を形成するためのトレンチが絶縁膜で埋め込まれるため、トレンチ部分の絶縁膜とシリコン基板との界面に暗電流が発生する。そうすると、PDで得られる信号に含まれるノイズが多くなり、固体撮像素子で得られる画像の品質が低下してしまう。
【００１５】
本技術は、このような状況に鑑みてなされたものであり、より高品質な画像を得ることができるようにするものである。
【課題を解決するための手段】
【００１６】
本技術の一側面の固体撮像素子は、半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合とを備える。
【００１７】
前記画素分離部を、電圧を印加することが可能な構成とすることができる。
【００１８】
固体撮像素子には、前記画素内の前記PN接合が外部から入射した光を光電変換して得られた電荷を、他の領域に転送する転送ゲートをさらに設けることができる。
【００１９】
前記半導体基板内の前記画素における外部から前記画素へと光が入射する側とは反対側に設けられたウェル不純物によって各前記画素の前記PN接合が電気的に分離されているようにすることができる。
【００２０】
固体撮像素子には、前記半導体基板内の前記画素における外部から前記画素へと光が入射する側に設けられたピンニング層をさらに設けることができる。
【００２１】
固体撮像素子には、前記画素分離部に埋め込まれ、前記画素間の遮光を行う遮光メタルをさらに設けることができる。
【００２２】
固体撮像素子には、互いに隣接する前記画素間における前記画素分離部が形成されていない領域に設けられ、前記互いに隣接する前記画素で共有される素子または浮遊拡散領域をさらに設けることができる。
【００２３】
前記半導体基板には、前記PN接合と、前記画素分離部と、前記転送ゲートと、前記転送ゲートにより前記画素から転送されてきた電荷を蓄積する浮遊拡散領域とが形成され、固体撮像素子に、前記半導体基板に接合され、前記画素を駆動するための素子が形成された他の半導体基板をさらに設け、前記半導体基板内の前記浮遊拡散領域と、前記他の半導体基板内の前記素子とは、前記浮遊拡散領域表面に設けられたコンタクトによって電気的に接続されているようにすることができる。
【００２４】
本技術の一側面の電子機器は、半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合とを有する固体撮像素子を備える。
【００２５】
本技術の一側面においては、固体撮像素子に、半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合とが設けられる。
【発明の効果】
【００２６】
本技術の一側面によれば、より高品質な画像を得ることができる。
【図面の簡単な説明】
【００２７】
【図１】一般的な固体撮像素子について説明する図である。
【図２】固体撮像素子の構成例を示す図である。
【図３】画素アレイ部の構成例を示す図である。
【図４】画素アレイ部の他の構成例を示す図である。
【図５】画素アレイ部の他の構成例を示す図である。
【図６】画素アレイ部の他の構成例を示す図である。
【図７】画素アレイ部の他の構成例を示す図である。
【図８】画素アレイ部の他の構成例を示す図である。
【図９】撮像装置の構成例を示す図である。
【図１０】固体撮像素子を使用する使用例を示す図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照して、本技術を適用した実施の形態について説明する。
【００２９】
〈第１の実施の形態〉
〈固体撮像素子の構成例〉
本技術は、半導体基板内に埋め込まれたトレンチ型MOSにより各画素間を分離し、そのトレンチ型MOSの側面に沿って半導体基板に垂直なPN接合を形成することにより、最大飽和電荷数QSを増加させるようにした固体撮像素子に関するものである。
【００３０】
本技術を適用した固体撮像素子では、各画素を電気的に分離する画素分離部であるトレンチ型MOSの少なくとも一部を導電性材料により形成することで、トレンチ型MOSと半導体基板との界面での暗電流の発生を抑制し、より高品質な画像を得ることができるようになされている。
【００３１】
例えば、半導体基板表面にPN接合が形成されてPDとされる一般的な固体撮像素子の構成は、図１に示すようになっている。なお、図１において矢印Q11に示す図は、固体撮像素子の画素アレイ部の一部を半導体基板と垂直な方向から見た図であり、矢印Q12に示す図は、矢印Q11に示す画素アレイ部における点線部分の断面図、つまりA-A線断面図を示している。
【００３２】
固体撮像素子の画素アレイ部には複数の画素が設けられており、例えば矢印Q11に示すように画素アレイ部における矩形の領域R11が１つの画素領域となっている。
【００３３】
画素アレイ部の表面にはp型半導体領域１１が設けられており、このp型半導体領域１１と、その直下に設けられたn型半導体領域１２とのPN接合により、各画素のPDが形成されている。
【００３４】
また、固体撮像素子では、半導体基板がn−型半導体領域１３により構成されており、半導体基板内にはp−型半導体領域１４も形成されている。また、半導体基板の表面にp型半導体領域１１とn型半導体領域１２とが形成されており、それらの接合面、つまりPN接合の接合面は、半導体基板と平行な面となっている。
【００３５】
さらに、各画素には、それらの画素の駆動に必要な素子等が設けられている、例えば領域R11には、転送ゲート１５やFD１６、駆動FET（Field Effect Transistor）１７、および駆動FET１８が設けられている。ここで、駆動FET１７および駆動FET１８は、例えば画素を駆動するためのリセットトランジスタや、セレクトトランジスタ、アンプトランジスタなどとされる。
【００３６】
この例では、矢印Q12に示す図における図中、上側から各画素のPDに光が入射する。PDは入射した光を光電変換し、その結果得られた電荷を蓄積する。また、PDに蓄積された電荷は、転送ゲート１５を介してFD16に転送され、FD16に転送された電荷に応じた信号が駆動FET１７や駆動FET１８を介して外部に読み出される。
【００３７】
このような半導体基板表面にPN接合が形成された固体撮像素子では、画素の微細化によって１画素分の領域が狭くなると、その分だけPN接合部分の面積が狭くなってPN接合容量が低下し、その結果、PDの最大飽和電荷数QSも低下してしまう。
【００３８】
そこで本技術では、トレンチ型MOSによって各画素を電気的に分離するとともに、そのトレンチ型MOSの側面に沿って、半導体基板に垂直なPN接合を形成することで、画素表面の領域の面積が狭い場合でも十分なPN接合容量を確保し、最大飽和電荷数QSを増加させるようにした。
【００３９】
次に、このような本技術を適用した固体撮像素子の具体的な実施の形態について説明する。図２は、本技術を適用した固体撮像素子の一実施の形態の構成例を示す図である。
【００４０】
図２に示す固体撮像素子４１は、例えばCMOSイメージセンサであり、画素アレイ部５１、垂直駆動回路５２、シャッタ駆動回路５３、CDS（Correlated Double Sampling）回路５４、水平駆動回路５５、AGC（Automatic Gain Controller）５６、A/D（Analog/Digital）変換部５７、およびタイミングジェネレータ５８を有している。
【００４１】
画素アレイ部５１は、２次元状に配置された複数の画素を有しており、各画素はPDなどから構成される。また、画素アレイ部５１には、垂直駆動回路５２からの信号を各画素に供給するための複数の信号配線が行ごとに接続されるとともに、各画素からの画素信号をCDS回路５４に出力するための複数の信号配線が列ごとに接続されている。
【００４２】
垂直駆動回路５２は、画素アレイ部５１に設けられた画素からなる画素行を選択する信号を、信号配線を介して各画素に供給する。
【００４３】
シャッタ駆動回路５３は、シャッタ駆動を行うための駆動信号を、画素アレイ部５１を構成する画素行に順次、供給する。例えば、シャッタ駆動回路５３から出力される駆動信号と、垂直駆動回路５２から出力される信号との間隔を調整することで、画素の露光時間（電荷蓄積時間）を調整することができる。
【００４４】
CDS回路５４は、垂直駆動回路５２からの信号によって選択された行の画素から画素信号を読み出して、CDS処理を行う。すなわち、CDS回路５４は、各画素に電荷が蓄積されたレベルに応じた画素信号と、各画素のリセットレベルの画素信号との差を取る処理を行うことにより、各画素の画素値を示す信号を算出する。そして、CDS回路５４は、水平駆動回路５５からの駆動信号に従って、算出された画素値を示す信号をAGC５６に出力する。
【００４５】
水平駆動回路５５は、画素アレイ部５１が有する画素を列方向に順番に選択して、画素値を示す信号を出力させる駆動信号をCDS回路５４に出力する。
【００４６】
AGC５６は、CDS回路５４から供給される画素値を示す信号を、適切なゲインで増幅して、A/D変換部５７に出力する。A/D変換部５７は、AGC５６から供給されたアナログの信号をデジタル信号に変換して得られた画素データを、固体撮像素子４１の外部に出力する。
【００４７】
タイミングジェネレータ５８は、所定の周波数のクロック信号に基づいて、固体撮像素子４１の各ブロックの駆動に必要なタイミングを示す信号を生成して、それぞれのブロックに供給する。
【００４８】
〈画素アレイ部の構成例〉
次に、画素アレイ部５１のより詳細な構成例について説明する。
【００４９】
画素アレイ部５１では、例えば図３に示すように、画素アレイ部５１を構成する半導体基板に埋め込まれたトレンチ型MOS８１によって、各画素が電気的に分離されている。
【００５０】
なお、図３において矢印Q21に示す図は、画素アレイ部５１の一部を、その画素アレイ部５１を構成する半導体基板と垂直な方向（法線方向）から見た図であり、矢印Q22に示す図は、矢印Q21に示す画素アレイ部５１における点線部分の断面図、つまりB-B線断面図を示している。
【００５１】
この例では、例えば領域R21の部分が１つの画素の領域となっており、この画素の領域がポリシリコンからなるトレンチ型MOS８１によって囲まれ、これにより各画素がトレンチ型MOS８１により電気的に分離されている。すなわち、トレンチ型MOS８１は画素間に設けられ、電気的に各画素を分離する画素分離部として機能する。
【００５２】
また、画素領域である領域R21には、転送ゲート８２、FD８３、駆動FET８４、および駆動FET８５が設けられている。ここで、駆動FET８４および駆動FET８５は、例えば画素を駆動するためのリセットトランジスタや、セレクトトランジスタ、アンプトランジスタなどである。
【００５３】
画素アレイ部５１には、領域R21と同様の複数の画素領域が、矢印Q21に示す図における横方向および縦方向に行列状に配置されている。
【００５４】
また、矢印Q22に示すように、画素アレイ部５１の断面を見ると、画素アレイ部５１では半導体基板を構成するn−型半導体領域８６の一部に、p型半導体領域８７、n型半導体領域８８、およびp−型半導体領域８９が形成されている。
【００５５】
画素アレイ部５１では、半導体基板を構成するn−型半導体領域８６に、図中、縦方向、つまり半導体基板の面と垂直な方向に深いトレンチ（溝）が形成されており、そのトレンチ部分にポリシリコンを埋め込むことで、トレンチ型MOS８１が形成されている。このトレンチ型MOS８１の表面におけるp型半導体領域８７と接する部分には、絶縁膜９０が形成されている。
【００５６】
また、n−型半導体領域８６では、トレンチ型MOS８１の側面に沿ってp型半導体領域８７が形成されている。このp型半導体領域８７は、トレンチ型MOS８１の側面部分だけでなく、トレンチ型MOS８１の図中、下側、つまり半導体基板の深い部分にまで形成されている。
【００５７】
さらに、n−型半導体領域８６では、トレンチ型MOS８１の側面に沿う方向に、p型半導体領域８７に隣接してn型半導体領域８８が形成されており、これらのp型半導体領域８７とn型半導体領域８８の接合である縦型PN接合により、各画素のPDが形成されている。
【００５８】
例えば画素アレイ部５１における領域R21の部分では、点線で囲まれる領域R22がその画素に設けられたPD部分の領域となる。このように画素内のPDは、接合面が半導体基板に対して垂直であり、かつ画素領域（トレンチ型MOS８１）の側面に沿って形成されたPN接合によって構成される。
【００５９】
画素アレイ部５１では、各画素を囲むように設けられたトレンチ型MOS８１と、そのトレンチ型MOS８１の直下、つまり半導体基板の深い位置に形成されたPWELL（ウェル不純物）であるp型半導体領域８７の一部分とにより、各画素のPDが電気的に分離される。
【００６０】
ここでは、互いに隣接する画素内のPDを電気的に分離するためのウェル不純物として機能するp型半導体領域８７の部分は、各画素の領域における、外部からの光が画素へと入射する側（p−型半導体領域８９側）とは反対側に位置する部分となっている。
【００６１】
この例では、トレンチ型MOS８１は転送ゲートとして機能せず、画素分離部としてのみ機能する。そのため、画素アレイ部５１表面（半導体基板表面）に、ポリシリコンからなる転送ゲート８２が設けられている。
【００６２】
また、p型半導体領域８７とn型半導体領域８８の形成は、トレンチ型MOS８１の形成よりも前に行われる。
【００６３】
すなわち、まず、半導体基板であるn−型半導体領域８６にパターニングによりトレンチ型MOS８１を形成するためのトレンチ（溝）が形成される。そして、そのトレンチ部分からヒ素やリン等の不純物をイオン注入することで、n型半導体領域８８が形成されるとともに、さらにトレンチ部分からボロン等の不純物をイオン注入することで、p型半導体領域８７が形成される。これにより、トレンチの側面に沿って縦型PDを構成するPN接合が形成されたことになる。
【００６４】
その後、トレンチ部分に絶縁膜９０が形成され、さらにトレンチ部分にポリシリコン等の導電性材料が埋め込まれて、絶縁膜９０と、埋め込まれた導電性材料とからなるトレンチ型MOS８１が形成される。
【００６５】
さらに、画素アレイ部５１では、半導体基板であるn−型半導体領域８６の図中、上側にp−型半導体領域８９が形成されており、そのp−型半導体領域８９部分には転送ゲート８２、FD８３、駆動FET８４、および駆動FET８５が設けられている。ここでは、p−型半導体領域８９内にn型半導体領域を形成することで、FD８３が形成されている。また、例えば駆動FET８４および駆動FET８５は、ポリシリコンにより形成される。
【００６６】
図３に示す例では、固体撮像素子４１は表面照射型の固体撮像素子であり、図示せぬオンチップレンズと、領域R22部分等のPDとの間に、転送ゲート８２乃至駆動FET８５や、図示せぬ配線が設けられている。
【００６７】
そして、撮影時においては、被写体からの光が矢印Q22に示す図における、図中、上側から領域R22のPDに入射し、PDにおいて入射してきた光に対する光電変換が行われ、その結果得られた電荷がPDに蓄積される。さらに、PDに蓄積された電荷は、転送ゲート８２を介してFD８３に転送され、FD８３に転送された電荷に応じた電圧信号が駆動FET８４や駆動FET８５、垂直信号線を介してCDS回路５４に読み出される。
【００６８】
また、画素アレイ部５１はトレンチ型MOS８１に電圧が印加可能な構成となっており、少なくとも撮影時にはトレンチ型MOS８１に任意の電圧が印加される。これにより、トレンチ型MOS８１の表面部分、つまり絶縁膜９０の部分と、p型半導体領域８７との界面（シリコン界面）からの暗電流の発生を抑制することができる。これにより、PDに蓄積されるノイズを低減させ、より高品質な画像を得ることができるようになる。
【００６９】
以上において説明した固体撮像素子４１によれば、より簡単な構成で、より高品質な画像を得ることができる。
【００７０】
すなわち、固体撮像素子４１では画素領域の周囲を囲むトレンチ型MOS８１の側面に沿って、画素の受光面とは垂直な方向、つまり半導体基板と垂直な方向に縦型のPN接合が形成されて縦型のPDとされている。そのため、画素を囲む領域全域に、かつ半導体基板と垂直な方向に接合面積の広い縦型PN接合を形成することが可能となる。これにより、最大飽和電荷数QSを増加させ、例えばダイナミックレンジの広い、より高品質な画像を得ることができるようになる。
【００７１】
しかも固体撮像素子４１では、PDに蓄積された電荷を転送するための転送ゲート８２を埋め込み型にする必要がないことや、トレンチ部分からイオン注入を行ってPN接合を形成することから、より簡単に固体撮像素子４１を製造することができる。また、固体撮像素子４１の構成も簡単な構成とすることができる。
【００７２】
さらに、トレンチ部分からイオン注入を行うことで、比較的低い加速エネルギのイオン注入でPN接合を形成することができるため、急峻なPN接合プロファイルのPN接合を得ることができる。つまり、PDを構成するPN接合部分において強い電界強度を得ることができる。これにより、PDを構成するPN接合部分のPN接合容量を増加させて、最大飽和電荷数QSを増加させ、より高品質な画像を得ることができる。
【００７３】
さらに、トレンチ型MOS８１の少なくとも一部の領域をポリシリコン等の導電性材料で構成することにより、トレンチ型MOS８１に電圧を印加して、トレンチ型MOS８１とp型半導体領域８７との界面からの暗電流の発生を抑制し、より高品質な画像を得ることができる。
【００７４】
〈第２の実施の形態〉
〈画素アレイ部の構成例〉
また、図３を参照して説明した画素アレイ部５１の構成例では、固体撮像素子４１が表面照射型である場合について説明したが、固体撮像素子４１は裏面照射型の固体撮像素子であってもよい。ここで、裏面照射型の固体撮像素子とは、画素に設けられたオンチップレンズと、転送ゲートや駆動FET、配線などが設けられた配線層との間に光電変換素子であるPDが設けられた構成の固体撮像素子である。
【００７５】
そのような場合、画素アレイ部５１の構成は、例えば図４に示す構成とされる。なお、図４において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００７６】
図４では、矢印Q31に示す図は、画素アレイ部５１の一部を、その画素アレイ部５１を構成する半導体基板と垂直な方向から見た図であり、矢印Q32に示す図は、矢印Q31に示す画素アレイ部５１のB-B線断面図を示している。
【００７７】
図４に示す画素アレイ部５１の構成は、n−型半導体領域８６の端部分にピンニング層１１１が設けられている点で図３に示した構成と異なる。
【００７８】
図４の矢印Q32に示す例では、n−型半導体領域８６におけるトレンチ型MOS８１やPDを構成する縦型PN接合の図中、下側に、SiO2などの絶縁膜または半導体材料からなるピンニング層１１１が形成されている。すなわち、ピンニング層１１１は、各画素の領域における、外部からの光が画素へと入射する側の端部分に設けられている。
【００７９】
図３の例では、半導体基板の深い位置に形成されたPWELL、つまりp型半導体領域８７によって、画素部分の領域が終端されていたのに対して、図４に示す構成ではピンニング層１１１によって画素部分の領域が終端されている。このピンニング層１１１とトレンチ型MOS８１により、各画素間の領域、つまり各画素のPDの領域が電気的に分離されるとともに、ピンニング層１１１により画素部分の領域の図中、下側の界面部分での暗電流の発生を抑制することができる。
【００８０】
このように固体撮像素子４１が裏面照射型とされる場合には、外部からの光は、矢印Q32に示す図における図中、下側からピンニング層１１１を介して各画素の領域、つまりp型半導体領域８７とn型半導体領域８８からなる縦型のPN接合部分に入射する。
【００８１】
〈第３の実施の形態〉
〈画素アレイ部の構成例〉
さらに、固体撮像素子４１が表面照射型である場合に、画素分離部として機能するトレンチ型MOS８１に画素間の遮光を行う遮光メタルを埋め込んで、外部からの光が隣接する画素に漏れてしまうことを防止するようにしてもよい。
【００８２】
そのような場合、画素アレイ部５１の構成は、例えば図５に示す構成とされる。なお、図５において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００８３】
図５では、矢印Q41に示す図は、画素アレイ部５１の一部を、その画素アレイ部５１を構成する半導体基板と垂直な方向から見た図であり、矢印Q42に示す図は、矢印Q41に示す画素アレイ部５１のB-B線断面図を示している。
【００８４】
図５に示す画素アレイ部５１の構成は、トレンチ型MOS８１を構成するポリシリコン等の導電性材料部分に、タングステン等のメタル（金属）により埋め込みの遮光メタル１４１が形成されている点で図３に示した構成と異なる。
【００８５】
遮光メタル１４１は、トレンチ型MOS８１を形成するためのトレンチにポリシリコン等の導電性材料が埋め込まれた後、その導電性材料に対して受光面側、つまり矢印Q42に示す図における図中、上側から半導体基板と垂直な方向にメタルを埋め込むことで形成される。ここでは、トレンチ型MOS８１の図中、上側の端から図中、下側の端にある絶縁膜９０の部分までメタルが埋め込まれて遮光メタル１４１とされている。
【００８６】
また、この例では、矢印Q41に示すように、各画素の領域を囲むようにしてトレンチ型MOS８１に遮光メタル１４１が形成されている。このような遮光メタル１４１は、ある画素のPDの領域へと外部から入射した光が、そのPDの領域を通過して隣接する他の画素のPDの領域へと入射してしまうことを防止するための遮光部材である。
【００８７】
なお、ここではトレンチ型MOS８１の上端から下端まで遮光メタル１４１が形成される例について説明したが、遮光メタル１４１はトレンチ型MOS８１内の途中まで形成されるようにしてもよい。つまり、トレンチ型MOS８１における遮光メタル１４１部分が設けられる深さは、トレンチ型MOS８１の上端、つまり受光面側の端から、任意の位置までとすることができる。
【００８８】
このようにトレンチ型MOS８１に遮光メタル１４１を形成する場合には、トレンチ型MOS８１は既に絶縁膜９０により絶縁されているので、トレンチ型MOS８１を構成するポリシリコン等の導電性材料と、遮光メタル１４１とを電気的に絶縁する必要がない。そのため、画素を分離するトレンチ型MOS８１の細線化に有利である。
【００８９】
また、トレンチ型MOS８１は絶縁膜９０により外部領域と絶縁されているので、遮光メタル１４１を形成する際にトレンチ型MOS８１内部に加工ダメージが生じても、トレンチ型MOS８１外部に加工ダメージが生じなければ、画素を構成するPDの特性に影響は生じない。このように遮光メタル１４１の形成時には、トレンチ型MOS８１内部でのある程度のダメージは許容されるため、遮光メタル１４１の加工プロセスの自由度を高くすることができ、トレンチ型MOS８１の細線化にも有利である。
【００９０】
〈第４の実施の形態〉
〈画素アレイ部の構成例〉
なお、第３の実施の形態では、表面照射型の固体撮像素子４１においてトレンチ型MOS８１に遮光メタル１４１を形成する例について説明したが、固体撮像素子４１が裏面照射型である場合においても遮光メタル１４１が形成されるようにしてもよい。
【００９１】
そのような場合、画素アレイ部５１の構成は、例えば図６に示す構成とされる。なお、図６において図４または図５における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【００９２】
図６では、矢印Q51に示す図は、画素アレイ部５１の一部を、その画素アレイ部５１を構成する半導体基板と垂直な方向から見た図であり、矢印Q52に示す図は、矢印Q51に示す画素アレイ部５１のB-B線断面図を示している。
【００９３】
図６に示す画素アレイ部５１の構成は、トレンチ型MOS８１を構成するポリシリコン等の導電性材料部分に遮光メタル１４１が形成されている点で図４に示した構成と異なる。
【００９４】
図６に示す例においても、例えば矢印Q51に示すように、各画素の領域を囲むようにしてトレンチ型MOS８１に遮光メタル１４１が形成されている。
【００９５】
また、この例では矢印Q52に示すように、遮光メタル１４１は、トレンチ型MOS８１の図中、上側の端部分から、図中、下側にあるピンニング層１１１の端部分まで形成されている。なお、遮光メタル１４１は、矢印Q52に示す図における図中、上側、つまり非受光面側から埋め込まれるようにしてもよいし、図中、下側、つまりピンニング層１１１が形成された受光面側から埋め込まれるようにしてもよい。
【００９６】
この場合、遮光メタル１４１が周囲の領域と絶縁された、トレンチ型MOS８１内部、またはトレンチ型MOS８１とピンニング層１１１の内部に形成されるので、遮光メタル１４１が設けられる領域の深さは任意の深さとすることができる。
【００９７】
例えば遮光メタル１４１が、トレンチ型MOS８１の図中、下側の端を突き抜けてピンニング層１１１に達しても、また遮光メタル１４１がピンニング層１１１自体を突き抜けて形成されても電気的なショートが生じないので、PDの特性に影響することはない。
【００９８】
〈第５の実施の形態〉
〈画素アレイ部の構成例〉
また、以上においては画素の領域の側面を囲むようにトレンチ型MOS８１が形成される例について説明したが、局所的にトレンチ型MOS８１を形成しない領域を設けることで、互いに隣接する画素同士でFD等の電荷蓄積領域や駆動FETを共有する構成とすることができる。
【００９９】
そのような場合、画素アレイ部５１の構成は、例えば図７に示す構成とされる。なお、図７において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１００】
図７は、画素アレイ部５１の一部を、その画素アレイ部５１を構成する半導体基板と垂直な方向から見た図を示している。
【０１０１】
この例では、例えば領域R31が１つの画素の領域を示しており、その領域R31に隣接する領域R32も１つの画素の領域を示している。そして、それらの互いに隣接する画素間には、局所的にトレンチ型MOS８１が形成されていない領域があり、その領域部分に転送ゲート１７１、FD１７２、および転送ゲート１７３が形成されている。
【０１０２】
すなわち、領域R31には転送ゲート１７１とFD１７２が設けられており、画素領域である領域R31内のPDで得られた電荷は、転送ゲート１７１を介してFD１７２に転送され、FD１７２から電荷に応じた信号が読み出される。
【０１０３】
同様に、領域R32には転送ゲート１７３とFD１７２が設けられており、画素領域である領域R32内のPDで得られた電荷は、転送ゲート１７３を介してFD１７２に転送され、FD１７２から電荷に応じた信号が読み出される。
【０１０４】
このように領域R31に設けられた画素と、領域R32に設けられた画素は、１つのFD１７２を共有している。このようにして互いに隣接する画素が一部の電荷蓄積領域や駆動素子を共有する構成とすれば、画素アレイ部５１に形成する電荷蓄積領域や駆動素子の数を低減させることができる。
【０１０５】
なお、ここでは画素間で共有される電荷蓄積領域の例として、浮遊拡散領域であるFD１７２について説明した。しかし、その他、画素で得られた電荷をFDへと転送する前に、その電荷を蓄積しておく領域や、必要に応じてFDに付加される容量など、画素で得られた電荷を一時的に蓄積しておく領域であれば、電荷蓄積領域はどのような領域であってもよい。また、隣接する画素間で共有される駆動素子（駆動FET）もリセットトランジスタやセレクトトランジスタなど、どのような素子であってもよい。
【０１０６】
〈第６の実施の形態〉
〈画素アレイ部の構成例〉
さらに、積層チップ技術を利用して、転送ゲートとFD以外の駆動FETを別のチップに形成するようにしてもよい。
【０１０７】
そのような場合、画素アレイ部５１の構成は、例えば図８に示す構成とされる。なお、図８において図３における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
【０１０８】
図８では、矢印Q61に示す図は、画素アレイ部５１の一部を、その画素アレイ部５１を構成する半導体基板と垂直な方向から見た図であり、矢印Q62に示す図は、矢印Q61に示す画素アレイ部５１のB-B線断面図を示している。また、矢印Q63に示す図は、画素アレイ部５１を、矢印Q62に示す図と同じ方向から見たときの基板構成を示す図である。
【０１０９】
図８に示す画素アレイ部５１の構成は、n−型半導体領域８６により構成される半導体基板、すなわち半導体チップ（以下、センサチップと称する）と、その半導体チップとは異なる、図示せぬ他の半導体チップ（以下、ロジックチップと称する）とから構成される。
【０１１０】
矢印Q61に示すようにn−型半導体領域８６により構成される半導体基板（センサチップ）における画素領域の部分には、画素を駆動するための構成としてPD、転送ゲート、およびFDのみが形成されている。
【０１１１】
例えば、画素の領域である領域R21には、PDを構成するp型半導体領域８７、転送ゲート８２、およびFD８３が形成されているが、図３に示した例で領域R21内に形成されていた駆動FET８４および駆動FET８５は設けられておらず、これらの駆動FET８４および駆動FET８５は、図示せぬロジックチップに形成されている。
【０１１２】
また、矢印Q62に示すようにn−型半導体領域８６により構成されるセンサチップに設けられたFDと、ロジックチップの駆動FETとは、例えばタングステン等からなり、FD表面（上部）に設けられたコンタクトによって電気的に接続される。この例では、FD８３の図中、上側の表面にコンタクト２０１が形成されており、このコンタクト２０１および図示せぬ配線や電極等により、FD８３と、ロジックチップとが電気的に接続される。
【０１１３】
例えばセンサチップとロジックチップとの接合時には、それらのチップの表層に設けられた銅（Cu）の電極同士を貼り合わせることで接合を行うCu-Cu接合によって、センサチップとロジックチップが接合される。
【０１１４】
これにより、例えば矢印Q63に示すように、n−型半導体領域８６により構成される半導体基板であるセンサチップ２１１と、ロジックチップ２１２とがCu-Cu接合により貼り合わせられて、最終的な画素アレイ部５１とされる。
【０１１５】
この例では、上述した駆動FET８４や駆動FET８５はロジックチップ２１２内に形成され、それらの駆動FETと、センサチップ２１１内に形成されたFD８３とがコンタクト２０１により電気的に接続される。
【０１１６】
なお、固体撮像素子４１の構成は、以上において説明した第１の実施の形態乃至第６の実施の形態を適宜組み合わせたものとしてもよい。
【０１１７】
〈撮像装置の構成例〉
さらに、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、光電変換部に固体撮像素子を用いる電子機器全般に対して適用可能である。
【０１１８】
図９は、本技術を適用した電子機器としての、撮像装置の構成例を示す図である。
【０１１９】
図９の撮像装置９０１は、レンズ群などからなる光学部９１１、固体撮像素子（撮像デバイス）９１２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路９１３を備える。また、撮像装置９０１は、フレームメモリ９１４、表示部９１５、記録部９１６、操作部９１７、および電源部９１８も備える。DSP回路９１３、フレームメモリ９１４、表示部９１５、記録部９１６、操作部９１７および電源部９１８は、バスライン９１９を介して相互に接続されている。
【０１２０】
光学部９１１は、被写体からの入射光（像光）を取り込んで固体撮像素子９１２の撮像面上に結像する。固体撮像素子９１２は、光学部９１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子９１２は、図２に示した固体撮像素子４１に対応する。
【０１２１】
表示部９１５は、例えば、液晶パネルや有機ＥＬ(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子９１２で撮影された動画像または静止画像を表示する。記録部９１６は、固体撮像素子９１２で撮影された動画像または静止画像を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
【０１２２】
操作部９１７は、ユーザによる操作の下に、撮像装置９０１が持つ様々な機能について操作指令を発する。電源部９１８は、DSP回路９１３、フレームメモリ９１４、表示部９１５、記録部９１６および操作部９１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１２３】
なお、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、固体撮像素子全般に対して適用可能である。
【０１２４】
＜固体撮像素子の使用例＞
図１０は、上述の固体撮像素子（イメージセンサ）を使用する使用例を示す図である。
【０１２５】
上述した固体撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０１２６】
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１２７】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２８】
さらに、本技術は、以下の構成とすることも可能である。
【０１２９】
［１］
半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、
前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合と
を備える固体撮像素子。
［２］
前記画素分離部に電圧を印加することが可能な構成となっている
［１］に記載の固体撮像素子。
［３］
前記画素内の前記PN接合が外部から入射した光を光電変換して得られた電荷を、他の領域に転送する転送ゲートをさらに備える
［１］または［２］に記載の固体撮像素子。
［４］
前記半導体基板内の前記画素における外部から前記画素へと光が入射する側とは反対側に設けられたウェル不純物によって各前記画素の前記PN接合が電気的に分離されている
［１］乃至［３］の何れか一項に記載の固体撮像素子。
［５］
前記半導体基板内の前記画素における外部から前記画素へと光が入射する側に設けられたピンニング層をさらに備える
［１］乃至［３］の何れか一項に記載の固体撮像素子。
［６］
前記画素分離部に埋め込まれ、前記画素間の遮光を行う遮光メタルをさらに備える
［１］乃至［５］の何れか一項に記載の固体撮像素子。
［７］
互いに隣接する前記画素間における前記画素分離部が形成されていない領域に設けられ、前記互いに隣接する前記画素で共有される素子または浮遊拡散領域をさらに備える
［１］乃至［６］の何れか一項に記載の固体撮像素子。
［８］
前記半導体基板には、
前記PN接合と、
前記画素分離部と、
前記転送ゲートと、
前記転送ゲートにより前記画素から転送されてきた電荷を蓄積する浮遊拡散領域と
が形成され、
前記半導体基板に接合され、前記画素を駆動するための素子が形成された他の半導体基板をさらに備え、
前記半導体基板内の前記浮遊拡散領域と、前記他の半導体基板内の前記素子とは、前記浮遊拡散領域表面に設けられたコンタクトによって電気的に接続されている
［３］に記載の固体撮像素子。
［９］
半導体基板内に埋め込まれ、少なくとも一部に導電性領域を有する、各画素を分離する画素分離部と、
前記半導体基板における前記画素内に、前記画素分離部の側面に沿って形成された前記半導体基板に垂直なPN接合と
を有する固体撮像素子を備える電子機器。
【符号の説明】
【０１３０】
４１  固体撮像素子，  ５１  画素アレイ部，  ８１  トレンチ型MOS，  ８２  転送ゲート，  ８３  FD，  ８６  n−型半導体領域，  ８７  p型半導体領域，  ８８  n型半導体領域，  ９０  絶縁膜，  １１１  ピンニング層，  １４１  遮光メタル
【図１】
2016162917.tif 000003
【図２】
2016162917.tif 000004
【図３】
2016162917.tif 000005
【図４】
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【図５】
2016162917.tif 000007
【図６】
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【図７】
2016162917.tif 000009
【図８】
2016162917.tif 000010
【図９】
2016162917.tif 000011
【図１０】
2016162917.tif 000012