(57)【要約】【課題】本実施形態の課題は、面積が小さい記憶装置及びその製造方法を提供することである。【解決手段】本実施形態に係る記憶装置は、基板と、前記基板の上方の少なくとも一部に第一間隙を有して形成された第一配線接続部と、前記第一間隙の上方であって、前記第一間隙の上方から見て前記第一間隙と重畳する位置に第二間隙を有して形成された第二配線接続部と、少なくとも前記第一配線接続部の端部に設けられると共に、前記第一間隙よりも下方に伸び、かつ前記第一配線接続部と回路素子を電気的に接続する第一側壁コンタクトと、前記第一側壁コンタクトの上方に設けられた第一スペーサー絶縁部と、前記第一スペーサー絶縁部の上方であって、少なくとも前記第二配線接続部の端部に設けられると共に、前記第二間隙よりも下方に伸び、かつ前記第一配線接続部が接続する前記回路素子とは別の回路素子と電気的に接続して設けられた第一コンタクトと、を有する。【選択図】図５
2016076560.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方の少なくとも一部に第一間隙を有して形成された第一配線接続部と、
前記第一間隙の上方であって、前記第一間隙の上方から見て前記第一間隙と重畳する位置に第二間隙を有して形成された第二配線接続部と、
少なくとも前記第一配線接続部の端部に設けられると共に、前記第一間隙よりも下方に伸び、かつ前記第一配線接続部と回路素子を電気的に接続する第一側壁コンタクトと、
前記第一側壁コンタクトの上方に設けられた第一スペーサー絶縁部と、
前記第一スペーサー絶縁部の上方であって、少なくとも前記第二配線接続部の端部に設けられると共に、前記第二間隙よりも下方に伸び、かつ前記第一配線接続部が接続する前記回路素子とは別の回路素子と電気的に接続して設けられた第一コンタクトと、
を有する記憶装置。
【請求項２】
前記基板の上方であって、前記第一配線接続部より下方に設けられた第一下層配線及び第二下層配線をさらに有し、
前記第一側壁コンタクトは、前記第一下層配線との接続を経由して、前記回路素子と電気的に接続し、
前記第一コンタクトは、前記第二下層配線との接続を経由して、別の前記回路素子と電気的に接続する
請求項１記載の記憶装置。
【請求項３】
前記第一側壁コンタクトは、その接続する前記第一下層配線との接続において、前記第一下層配線の上側部と接続し、
前記第一コンタクトは、その接続する前記第二下層配線との接続において、前記第二下層配線の上側部と接続する、
請求項２記載の記憶装置。
【請求項４】
前記第一配線接続部は、前記第一間隙を挟んで２つの第一配線接続領域を有し、
前記第二配線接続部は、前記第二間隙を挟んで２つの第二配線接続領域を有する、
請求項１〜３何れか一項記載の記憶装置。
【請求項５】
前記第一配線接続領域の一つはその端部において前記第一側壁コンタクトと接続し、
前記第二配線接続領域の一つはその端部において前記第一コンタクトと接続する、
請求項４記載の記憶装置。
【請求項６】
前記第二配線接続領域の間の最短距離は、前記第一配線接続領域の間の最短距離よりも長い、
請求項４又は請求項５記載の記憶装置。
【請求項７】
２つの前記第一配線接続領域に接続する前記第一側壁コンタクトは、一方の前記第一配線接続領域に接続する前記第一側壁コンタクトと、他方の前記第一配線接続領域に接続する前記第一側壁コンタクトとが離隔して設けられる、
請求項４〜６何れか一項記載の記憶装置。
【請求項８】
前記基板の上方であって、前記第一配線接続部より下方に設けられた第三下層配線をさらに備え、
前記第二間隙の上方であって、前記第二間隙の上方から見て前記第二間隙と重畳する位置に第三間隙を有して形成された第三配線接続部をさらに備え、
前記第一コンタクトは、側壁状のコンタクトであって、
前記第一コンタクトの上方に、第二スペーサー絶縁部をさらに備え、
前記第二スペーサー絶縁部の上方であって、少なくとも前記第三配線接続部の側部に設けられると共に、前記第三間隙よりも下方に伸び、かつ前記第一配線接続部又は前記第二配線接続部が接続する前記回路素子とは別の回路素子と前記第三配線接続部とを電気的に接続する第二コンタクトとをさらに備える、
請求項２記載の記憶装置。
【請求項９】
前記第一配線接続部は第一配線と接続し、
前記第二配線接続部は第二配線と接続し、
前記第一配線及び前記第二配線はメモリ部で平行に第一方向に延伸して形成され、
前記第一配線接続部及び前記第二配線接続部は、前記第一方向に交差する第二方向に延伸して形成される、
請求項１〜７何れか一項記載の記憶装置。
【請求項１０】
基板の上方に第一下層配線及び第二下層配線を形成し、
前記第一下層配線及び前記第二下層配線の上方であって、前記第一下層配線及び前記第二下層配線の上方から見て、前記第一下層配線及び前記第二下層配線と重畳する位置に第一間隙を有する第一配線接続部を形成し、
前記第一配線接続部の上方であって、前記第一間隙の上方から見て前記第一間隙と重畳する位置に第二間隙を有する第二配線接続部を形成し、
少なくとも前記第一配線接続部の端部に設けられると共に、前記第一間隙よりも下方に伸び、かつ前記第一配線接続部と前記第一下層配線を接続する第一側壁コンタクトを形成し、
前記第一側壁コンタクトの上方に、第一スペーサー絶縁部を形成し、
前記第一スペーサー絶縁部の上方に、前記第二配線接続部と前記第二下層配線を接続する第二コンタクトを形成する、
記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体メモリデバイスの高集積化が進んでいる。高集積化の一つの手法として、三次元型メモリデバイスの開発がなされている。この三次元型メモリデバイスの一つの候補として３次元積層型のクロスポイント型メモリが提案されている。
【０００３】
このクロスポイント型メモリにおいて、ワード線及びビット線の引出部の形成が難しく、引出部のコンタクトの領域を広く確保しなければならず、チップ面積が増大してしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８５５３４４５号明細書
【特許文献２】米国特許第８６４４０６９号明細書
【特許文献３】米国特許出願公開第２０１１／０２０４３０９号明細書
【特許文献４】米国特許第８０１３３１７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の課題は、面積が小さい記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本実施形態に係る記憶装置は、基板と、前記基板の上方の少なくとも一部に第一間隙を有して形成された第一配線接続部と、前記第一間隙の上方であって、前記第一間隙の上方から見て前記第一間隙と重畳する位置に第二間隙を有して形成された第二配線接続部と、少なくとも前記第一配線接続部の端部に設けられると共に、前記第一間隙よりも下方に伸び、かつ前記第一配線接続部と回路素子を電気的に接続する第一側壁コンタクトと、前記第一側壁コンタクトの上方に設けられた第一スペーサー絶縁部と、前記第一スペーサー絶縁部の上方であって、少なくとも前記第二配線接続部の端部に設けられると共に、前記第二間隙よりも下方に伸び、かつ前記第一配線接続部が接続する前記回路素子とは別の回路素子と電気的に接続して設けられた第一コンタクトと、を有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る記憶装置のメモリセルアレイの平面図。
【図２】第１の実施形態に係る記憶装置のメモリ部の模式的な構成を示す斜視図。
【図３】第１の実施形態に係る記憶装置のメモリセルの模式的な構成を示す斜視図。
【図４】第１の実施形態に係る記憶装置のメモリセルアレイのメモリ部Ｍとビット線引出部ＢＰａの模式的な平面図。
【図５】第１の実施形態に係る記憶装置の接続部の模式的な断面図。
【図６】第１の実施形態に係る記憶装置の模式的な平面図。
【図７】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図８】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図９】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１０】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１１】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図１２】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１３】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１４】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図１５】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１６】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１７】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１８】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図１９】第１の実施形態に係る記憶装置の変形例を示す模式的な断面図。
【図２０】第２の実施形態に係る記憶装置の模式的な断面図。
【図２１】第２の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図２２】第２の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図２３】第２の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図２４】第２の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図２５】第２の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図２６】第２の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図２７】第２の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図２８】第２の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図２９】第２の実施形態に係る記憶装置の変形例を示す模式的な平面図。
【図３０】第２の実施形態に係る記憶装置の変形例を示す模式的な平面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
なお、以下の説明中、便宜的に基板側に近い方を下側と表現して記載する。
【００１０】
（第１の実施形態）
図１は、第一の実施形態に係る記憶装置のメモリセルアレイ１０全体を簡略的に示す平面図である。
【００１１】
図１に示すように、基板（例えばシリコン基板）１００が設けられる。基板１００の上層部分及び上面上には、周辺回路（図示せず）が形成される。
【００１２】
基板１００の上方には、例えば正方形のメモリ部Ｍが設けられる。メモリ部Ｍから見てワード線方向側には、２か所のワード線引出部ＷＰａ及びＷＰｂが設けられる。また、メモリ部Ｍから見てビット線方向の両側には２か所のビット線引出部ＢＰａ及びＢＰｂが設けられる。
【００１３】
図２は、メモリセルアレイ１０に係るメモリ部Ｍの基本的な構成を示した斜視図である。メモリ部Ｍが、Ｚ方向にスタックされた４つのメモリセルアレイレイヤーＭ１，Ｍ２，Ｍ３，Ｍ４を含む場合の例を示している。
【００１４】
基板１００上には、基板１００側から順に第一ビット線ＢＬ１、第一ワード線ＷＬ１、第二ビット線ＢＬ２、第二ワード線ＷＬ２、第三ビット線ＢＬ３が配置される。以下では、区別を要さない場合は、第一ビット線ＢＬ１、第二ビット線ＢＬ２、第三ビット線ＢＬ３を、ビット線ＢＬと呼び、第一ワード線ＷＬ１、第二ワード線ＷＬ２を、ワード線ＷＬと呼ぶ。
【００１５】
なお、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、メモリ部Ｍにおいては相互に接していない。
【００１６】
そして、ワード線ＷＬの延伸方向を、「ワード線方向」とし、ビット線ＢＬの延伸方向を、「ビット線方向」とする。また、基板１００の上面に対して垂直な方向を「Ｚ方向」とする。
【００１７】
ビット線とワード線の間にはメモリセルＭＣが形成される。図２で示すように、第一ビット線ＢＬ１と第一ワード線ＷＬ１の間には、メモリセルＭＣ１が形成され、第一ワード線ＷＬ１と第二ビット線ＢＬ２の間には、メモリセルＭＣ２が形成され、第二ビット線ＢＬ２と第二ワード線ＷＬ２の間には、メモリセルＭＣ３が形成され、第二ワード線ＷＬ２と第三ビット線ＢＬ３の間には、メモリセルＭＣ４が形成される。
【００１８】
メモリセルアレイレイヤーＭ１は、ワード線方向及びビット線方向にアレイ上に配置された複数のメモリセルＭＣ１を含む。同様に、メモリセルアレイレイヤーＭ２は、アレイ上に配置された複数のメモリセルＭＣ２を含み、メモリセルアレイレイヤーＭ３は、アレイ上に配置された複数のメモリセルＭＣ３を含み、メモリセルアレイレイヤーＭ４は、アレイ上に配置された複数のメモリセルＭＣ４を含む。
【００１９】
以下、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４を区別しない場合には、単にメモリセルＭＣと呼ぶ。
【００２０】
図３を用いて、メモリセルＭＣの基本的な構成について説明する。なお、図３はメモリセルＭＣの例として、メモリセルＭＣ１を例示している。
【００２１】
メモリセルＭＣは、素子選択膜７０と、その上に抵抗変化膜７５が設けられる。素子選択膜７０は、メモリセルＭＣに電流を流すか否かを制御する膜であり、例えばシリコンダイオードを用いる。抵抗変化膜７５は、例えば、金属酸化物を用い、電圧が印加されると内部にフィラメントが形成されて、電気抵抗値が低下し、再び電圧が印加されると、フィラメントが収縮して、電気抵抗値が増加する膜である。つまり、抵抗変化膜７５の電気抵抗値が低抵抗状態を“０”とし、高抵抗状態を“１”とすることにより、メモリセルＭＣに例えば２値のデータを記憶することができる。勿論であるが、低抵抗状態を“１”とし、高抵抗状態を“０”としてもよい。
【００２２】
なお、メモリセルＭＣとしては、他にも抵抗変化メモリ（ＲｅＲＡＭ）、相変化メモリ（ＰＣＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）等、各種のメモリのメモリセルを用いても良い。
【００２３】
図４を用いて、本実施形態に係る記憶装置の平面レイアウトについて説明する。図４は、第二ビット線ＢＬ２を形成し、第一ビット線ＢＬ１及び第二ビット線ＢＬ２の接続部ＣＯＮを形成した後の平面レイアウトであって、メモリ部Ｍ及びビット線引出部ＢＰａを示す。なお、分かり易さのため、第一ワード線より上層の層間絶縁膜については透明として記載し、第一ワード線と第二ビット線はハッチングを付して記載している。
【００２４】
メモリ部Ｍに対して、ビット線方向には、ビット線引出部ＢＰａが設けられる。なお、図示しない反対側のビット線方向にはビット線引出部ＢＰｂが設けられる。
【００２５】
まず、メモリ部Ｍにおいて、第一ワード線ＷＬ１と第一ビット線ＢＬ１（図示せず）及び第二ビット線ＢＬ２が交差する。前述のとおり、この領域にはメモリセルＭＣが形成される。
【００２６】
ビット線引出部ＢＰａとビット線引出部ＢＰｂとには、第二ビット線ＢＬ２が交互に引き出される。ビット線引出部ＢＰａに引き出された第二ビット線ＢＬ２は、図４に示すように引き回される。
【００２７】
第二ビット線ＢＬ２は、第二ビット線ＢＬ２に接続して設けられた、ワード線方向に延伸する第二ビット線接続部１９０ａ及び１９０ｂを備える。第二ビット線接続部１９０ａ及び１９０ｂは、離隔して設けられており、その間には接続部ＣＯＮが設けられる。
【００２８】
また、第一ビット線ＢＬ１は、例えば、第二ビット線ＢＬ２と同様のパターンで形成される。第一ビット線ＢＬ１も、第二ビット線ＢＬ２と同様に、第一ビット線に接続して設けられた、ワード線方向に延伸する第一ビット線接続部１８０ａ及び１８０ｂを備える。第一ビット線接続部１８０ａ及び１８０ｂは、離隔して設けられており、その間には接続部ＣＯＮが設けられる。
【００２９】
接続部ＣＯＮは、第一ビット線接続部１８０ａ及び１８０ｂと、第二ビット線接続部１９０ａ及び１９０ｂに対して設けられ、第一ビット線及び第二ビット線を別々の回路素子へと接続する複数のコンタクトが形成される領域である。第一ビット線接続部１８０ａ及び１８０ｂは、接続部ＣＯＮを介して、トランジスタ、ダイオード、キャパシタ等の下層の回路素子と電気的に接続される。他方、第二ビット線接続部１９０ａ及び１９０ｂは、接続部ＣＯＮを介して、別の下層の回路素子と電気的に接続される。
【００３０】
図５及び図６を用いて、接続部ＣＯＮについてより詳細を説明する。図５は、図４のＡ−Ａ’線の断面図である。図６は、図４で領域Ｓとした部分の平面図である。
【００３１】
まず、図５に基づいて断面について説明する。
【００３２】
基板１００上（図示せず）上には、層間絶縁膜１５０ａが形成される。層間絶縁膜１５０ａの上方には、下層コンタクト１６０及び、順に配線層１７０ａ，１７０ｂ，１７０ｃが形成される。配線層１７０ａ，１７０ｂ，１７０ｃは、特に区別を必要としない場合は、単に配線層１７０と呼ぶ。
【００３３】
配線層１７０ｂは、その下側部に下層コンタクト１６０を備える。そして、配線層１７０ｂは、この下層コンタクト１６０を介して、回路素子に接続される。
【００３４】
配線層１７０ａ及び１７０ｃは図示しない領域で短絡しても良く、１７０ｂとは別の回路素子に接続される。なお、配線層１７０ａ及び１７０ｃに対しても下層コンタクト１６０を設けても良い。
【００３５】
下層コンタクト１６０及び配線層１７０は、タングステン、銅等の導電体を用いる。
【００３６】
配線層１７０の上方には、第一ビット線接続部１８０ａ及び１８０ｂが離隔して形成される。言い換えれば、第一ビット線接続部１８０ａ及び１８０ｂは、その間に第一間隙１８３を持って形成される。なお、第一間隙１８３は配線層１７０の上方に形成される。別の言い方をすれば、第一間隙１８３の上方から見て、配線層１７０と重畳する位置に第一間隙１８３は形成される。
【００３７】
また、第一ビット線接続部１８０ａ及び１８０ｂの上方には、第二ビット線接続部１９０ａ及び１９０ｂが同様に離隔して形成される。同様に言い換えれば、第二ビット線接続部１９０ａ及び１９０ｂは、その間に第二間隙１９３を持って形成される。なお、第二間隙１９３は第一間隙１８３の上方であって、配線層１７０の上方に形成される。別の言い方をすれば、第一間隙１８３の上方から見て、第一間隙１８３と重畳する位置に第二間隙１９３は形成される。また、第一間隙１８３の上方から見て、配線層１７０と重畳する位置に第二間隙１９３は形成される。
【００３８】
また、配線層１７０ａに近い方を、第一ビット線接続部１８０ａ、第二ビット線接続部１９０ａとする。その逆側を、第一ビット線接続部１８０ｂ、第二ビット線接続部１９０ｂとする。特に区別を必要としない場合には、第一ビット線接続部１８０、第二ビット線接続部１９０と呼ぶ。
【００３９】
第一ビット線接続部１８０は、第一ビット線ＢＬ１の引出部であり、第一ビット線ＢＬ１の一部であり、第一ビット線ＢＬ１と同じ材料で形成される。同様に、第二ビット線接続部１９０は、第二ビット線ＢＬ２の引出部であり、第二ビット線ＢＬ２の一部であり、第二ビット線ＢＬ２と同じ材料で形成される。また、第一ビット線ＢＬ１及び第二ビット線ＢＬ２は、図２に示した通り、メモリセルＭＣに接続され、第一ビット線ＢＬ１及び第二ビット線ＢＬ２の間にはメモリセルＭＣをすくなくとも二つ備える。
【００４０】
第一ビット線接続部１８０ａ及び１８０ｂの間、並びに第二ビット線接続部１９０ａ及び１９０ｂの間には、コンタクトホール２０５が形成される。なお、説明の便宜のため、コンタクトホール２０５の中心方向を内側方向と呼ぶ。また、その逆方向を外側方向と呼ぶ。
【００４１】
なお、コンタクトホール２０５形成時において、配線層１７０において、配線層１７０ｂが最もコンタクトホール２０５の中心に近く、配線層１７０ａ及び１７０ｃは、配線層１７０ｂより外側である。
【００４２】
コンタクトホール２０５の側部には、側壁コンタクト２１０が形成される。側壁コンタクト２１０は、導電体が用いられ、第一ビット線接続部１８０と配線層１７０ａ及び１７０ｃを電気的に接続する。側壁コンタクト２１０は、例えばタングステン、銅等を用いる。
【００４３】
コンタクトホール２０５の内側であって、側壁コンタクト２１０を覆うようにスペーサー絶縁部２２０が形成される。スペーサー絶縁部２２０は、絶縁体が用いられ、側壁コンタクト２１０とセンターコンタクト２３０を絶縁する。スペーサー絶縁部２２０は、例えばシリコン酸化膜を用いる。
【００４４】
コンタクトホール２０５の内側であって、スペーサー絶縁部２２０が形成される内側には、センターコンタクト２３０が形成される。センターコンタクト２３０は、導電体が用いられ、第二ビット線接続部１９０と配線層１７０ｂを電気的に接続する。センターコンタクト２３０は、例えばタングステン、銅等を用いる。
【００４５】
なお、説明の便宜のため、以下に語の説明をする。
【００４６】
まず、境界２０７は、コンタクトホール２０５の上側部のセンターコンタクト２３０と層間絶縁膜１５０ｄとの境界をいう。
【００４７】
次に、端部１８５ａ及び１８５ｂは、コンタクトホール２０５内であって、第一ビット線接続部１８０ａ及び１８０ｂの向かい合うそれぞれの端部をいう。端部１９５ａ及び１９５ｂは、コンタクトホール２０５内であって、第二ビット線接続部１９０ａ及び１９０ｂの向かい合うそれぞれの端部をいう。端部１７５ａとは、コンタクトホール２０５の下方であって、配線層１７０ａにおける配線層１７０ｂ寄りの端部をいう。端部１７５ｃとは、コンタクトホール２０５の下方であって、配線層１７０ｃにおける配線層１７０ｂ寄りの端部を呼ぶ。
【００４８】
以下、特に、区別を要さない場合は、端部１８５ａ及び１８５ｂは端部１８５と呼び、端部１９５ａ及び１９５ｂは端部１９５と呼び、端部１７５ａ及び１７５ｂは端部１７５と呼ぶ。
【００４９】
さらに、距離ｄ０は、配線層１７０ａと１７０ｃ間の特に上部側の距離をいい、距離ｄ１は、第一ビット線接続部１８０ａと１８０ｂ間の距離をいい、距離ｄ２は、第二ビット線接続部１９０ａと１９０ｂ間の距離をいう。
【００５０】
次に、上記の語を用いて、コンタクトホール２０５、側壁コンタクト２１０、センターコンタクト２３０等をセルフアライメントに形成する場合に望ましい各要素の関係について、述べる。なお、セルフアライメントな形成方法については、製造方法で後述する。
【００５１】
すなわち、（１）境界２０７の一部は、第二ビット線接続部１９０の上方に形成されるのが望ましい。（２）端部１９５は、第一ビット線接続部１８０上に形成されるのが望ましい。（３）端部１８５は、端部１７５の外側に形成されるのが望ましい。（４）各距離においては、距離ｄ２は距離ｄ１より大きく、距離ｄ１は距離ｄ０より大きいのが望ましい。
【００５２】
なお、コンタクトホール２０５、側壁コンタクト２１０、センターコンタクト２３０等は、部分的にセルフアライメントに形成されればよい。すなわち、コンタクトホール２０５等を、合わせズレ等により意図せずに部分的にセルフアライメントに形成しても良いし、意図的に一部の領域のみをセルフアライメントに形成しても良い。
【００５３】
よって、上記の（１）〜（４）の関係はコンタクトホール２０５が形成される全ての領域で成立する必要はない。コンタクトホール２０５が形成される領域のうち、一部で上記の関係であれば足りる。また、同時に全ての条件を満たす必要もない。
【００５４】
部分的に一部でも上記の関係であれば、その部分についてはセルフアライメントにコンタクトホール２０５、側壁コンタクト２１０、センターコンタクト２３０等が形成できるためである。
【００５５】
具体的な一例として、次の関係でも良い。（１）’境界２０７は、第二ビット線接続部１９０ａまたは１９０ｂの一方の上方に形成される。（２）’端部１９５ａは、第一ビット線接続部１８０ａ上に形成される。（３）’端部１８５ａは、端部１７５ａの外側方向に形成される。このような場合も、部分的にコンタクトホール２０５がセルフアライメントに形成可能である。
【００５６】
図６は図４の領域Ｓを拡大した平面図である。なお、側壁コンタクト２１０、第一ビット線接続部１８０ａ及び１８０ｂ、第二ビット線接続部１９０ａ及び１９０ｂ、並びに配線層１７０ａ、１７０ｂ及び１７０ｃは破線で示す。
【００５７】
第一ビット線接続部１８０ａ及び１８０ｂは離隔して、ワード線方向に延伸して設けられる。なお、図４で説明した通り、第一ビット線接続部１８０ａ及び１８０ｂは、図面に向かって上のほうで図示しない第一ビット線ＢＬ１と接続する。
【００５８】
第二ビット線接続部１９０ａ及び１９０ｂは離隔して、ワード線方向に延伸して設けられる。なお、図４で説明した通り、第二ビット線接続部１９０ａ及び１９０ｂは、図面に向かって上のほうで図示しない第二ビット線ＢＬ２と接続する。
【００５９】
配線層１７０ａ、１７０ｂ、１７０ｃは分離して設けられる。配線層１７０ａ及び１７０ｃは、図面に向かって下側に引き出される。また、配線層１７０ｂは先述の通り、図示しない下層コンタクト１６０によって引き出される。引き出された配線層１７０ａ、１７０ｂ、１７０ｃは、トランジスタ等の回路素子や他の下層配線等に接続する。なお、配線層１７０ａ及び１７０ｃは前述のとおり、接続しても構わない。
【００６０】
図示しない側壁コンタクト２１０は、第一ビット線接続部１８０の端部に被さる様に形成され、第一ビット線接続部１８０と配線層１７０ａ及び１７０ｃを導通させる。
【００６１】
センターコンタクト２３０は第二ビット線接続部１９０の端部に被さる様に形成され、第二ビット線接続部１９０と配線層１７０ｂを導通させる。
【００６２】
以下、第１の実施例に従った記憶装置５の製造方法について図７〜図１７を参照しながら説明する。なお、メモリセルＭＣの形成については、必要に応じて適宜途中で行えばよいため、説明を省略する。
【００６３】
図７に示すように、トランジスタ等の回路素子（図示せず）を形成された、基板（図示せず）に層間絶縁膜１５０ａを形成する。層間絶縁膜１５０ａは、例えばシリコン酸化膜である。
【００６４】
層間絶縁膜１５０ａに、下層コンタクト１６０及び配線層１７０を形成する。下層コンタクト１６０や配線層１７０は、例えばバリアメタル膜と金属膜を用いる。バリアメタル膜は、チタン、タンタル、窒化チタン、窒化タンタル、又はこれらの積層を用いる。金属膜は、タングステン、銅等を用いる。
【００６５】
続いて、図８に示すように、層間絶縁膜１５０ｂを形成する。必要に応じて、平坦化等のＣＭＰ（Chemical Mechanical Polishing）処理等を行っても良い。さらに、層間絶縁膜１５０ｂの上方に、材料となる膜を成膜した後、リソグラフィー法によるマスクパターン形成とＲＩＥ（Reactive Ion Etching）により、間隙を設けて第一ビット線接続部１８０を形成する。第一ビット線接続部１８０は、配線層１７０と同様の材料を用いれば良い。
【００６６】
続いて、図９に示すように、層間絶縁膜１５０ｃを形成し、層間絶縁膜１５０ｃ上に、間隙を設けて第二ビット線接続部１９０を形成する。これらの形成方法は、層間絶縁膜１５０ｂ及び第一ビット線接続部１８０の形成方法と同様である。さらに、層間絶縁膜１５０ｄを成膜する。
【００６７】
続いて、図１０に示すように、リソグラフィー法等により、マスクパターン２００を形成する。このマスクパターン２００をマスクとして、ＲＩＥ法等により配線層１７０が露出するまでエッチング加工を行う。このエッチング加工により、第一ビット線接続部１８０及び第二ビット線接続部の間の間隙にコンタクトホール２０５が設けられる。この状態を図１０に示す。なお、実際には、層間絶縁膜１５０ａも上記のエッチング加工により多少エッチングをされるが、図１０では記載を省略する。
【００６８】
エッチング加工後に層間絶縁膜１５０ｄの境界２０７の一部が第二ビット線接続部の上方に形成されるように、マスクパターン２００は形成するのが望ましい。マスクパターン２００の開口の大きさがエッチング加工後に広がる場合は、その広がる大きさを予め考慮して、マスクパターン２００を形成すればよい。
【００６９】
また、上記のエッチングは、層間絶縁膜１５０ａ〜１５０ｄのエッチング速度が、第一ビット線接続部１８０及び第二ビット線接続部１９０のエッチング速度に対して、早いエッチング条件を用いる。
【００７０】
そのようなエッチング条件を選択すると、図１０に示すように、第二ビット線接続部１９０より下の層のエッチングにおいては、第二ビット線接続部１９０がマスクとして機能する。すなわち、第二ビット線接続部１９０下の層間絶縁膜１５０ｃは、ほとんどエッチングされない。また、同様に、第一ビット線接続部１８０下の層のエッチングにおいては、第一ビット線接続部がマスクとして機能する。
【００７１】
このように、第一ビット線接続部１８０及び第二ビット線接続部１９０の形状に基づいて、第二ビット線接続部１９０以下のコンタクトホール２０５の形状が形成される。すなわち、リソグラフィー法のマスクパターン２００やエッチング加工のバラツキ等の影響を低減することが可能である。このように、第一ビット線接続部１８０及び第二ビット線接続部１９０という既に形成済みの構造により、セルフアライメントに一定の形状にコンタクトホール２０５が形成される。
【００７２】
このコンタクトホール２０５が形成された後の平面図を図１１に示す。なお、図１１では、第一ビット線接続部１８０、第二ビット線接続部１９０、配線層１７０については破線で示した。
【００７３】
図１１に示す通り、コンタクトホール２０５内には、配線層１７０、第一ビット線接続部１８０、第二ビット線接続部１９０が露出する。また、配線層１７０の両端の１７０ａ及び１７０ｃは図面に向かって下側に引き出される。
【００７４】
続いて、図１２に示すように、側壁コンタクト材料２０９を成膜する。側壁コンタクト材料２０９はカバレッジの良い成膜方法を用いることで、コンタクトホール２０５の側壁にも成膜することが可能である。側壁コンタクト材料２０９は、例えば、バリアメタル膜と金属膜を用いる。バリアメタル膜は、チタン、タンタル、窒化チタン、窒化タンタル、又はこれらの積層を用いる。金属膜は、タングステン等を用いる。
【００７５】
続いて、図１３に示すように、側壁コンタクト材料２０９を、例えばＲＩＥ法等の異方性エッチングにより、全面エッチバックする。これにより、側壁コンタクト２１０が形成される。このエッチバックは例えば時間制御により行う。
【００７６】
エッチバックにより、側壁コンタクト材料２０９は、層間絶縁膜１５０ｄ上の領域、第二ビット線接続部１９０と接触する領域及び配線層１７０ｂの上層の領域からは除去される。また、第一ビット線接続部１８０がコンタクトホール２０５内に露出した領域の少なくとも一部と、層間絶縁膜１５０ｂの側壁と、配線層１７０ａ及び１７０ｃがコンタクトホール２０５内に露出した領域の少なくとも一部には側壁コンタクト材料２０９が残る様にエッチバックを行う。図１３に示すように、第一ビット線接続部１８０がコンタクトホール２０５内に露出した領域を覆うように、側壁コンタクト材料２０９を残すのが望ましい。
【００７７】
第一ビット線接続部１８０と層間絶縁膜１５０ｂの側壁に側壁コンタクト２１０が形成される。この状態の平面図を図１４に示す。
【００７８】
続いて、図１５に示すように、スペーサー絶縁材料２１５を成膜する。スペーサー絶縁材料２１５は、例えば、シリコン酸化膜を用いる。
【００７９】
続いて、図１６に示すように、スペーサー絶縁材料２１５を、例えばＲＩＥ法等の異方性エッチングにより、全面エッチバックする。これにより、スペーサー絶縁部２２０が形成される。このエッチバックは例えば時間制御により行う。なお、配線層１７０ｂの露出によるプラズマ中の活性種やイオンからの発光強度の変化を検出して制御しても構わない。
【００８０】
エッチバックにより、スペーサー絶縁材料２１５は、層間絶縁膜１５０ｄ上の領域、第二ビット線接続部１９０がコンタクトホール２０５内に露出した領域の一部の領域、及び配線層１７０ｂ上の一部の領域からは除去される。また、側壁コンタクト２１０と後に形成するセンターコンタクトとを絶縁するため、側壁コンタクト２１０を覆うようにスペーサー絶縁材料２１５を残す。図１６に示すように、第二ビット線接続部１９０がコンタクトホール２０５内に露出した領域全体から、スペーサー絶縁材料２１５が除去され、層間絶縁膜１５０ｃの途中の高さまで除去されるのが望ましい。
【００８１】
続いて、図１７に示すように、センターコンタクト２３０を形成する。センターコンタクト材料を形成し、ＣＭＰにより平坦化する。ＣＭＰにより、層間絶縁膜１５０ｄ上のセンターコンタクト材料を除去することで、センターコンタクト２３０が形成される。
【００８２】
以降は標準的な製造方法によれば、本実施形態の記憶装置が製造される。
【００８３】
本実施形態の記憶装置によれば、接続部ＣＯＮを設けることにより、同一領域で第一ビット線ＢＬ１及び第二ビット線ＢＬ２のそれぞれに対し、それぞれ別の回路素子へのコンタクトを形成することができる。第一ビット線ＢＬ１と第二ビット線ＢＬ２の接続部を別々に形成する場合に比べ、接続部に要する面積を小さくすることができ、記憶装置の面積を小さくすることができる。
【００８４】
また、接続部ＣＯＮをマスクパターン形成とそれに続く加工により形成ができる。これは、第一ビット線ＢＬ１及び第二ビット線ＢＬ２の配線層１７０への接続を別々に形成する場合に比べて少ない工程数で製造が可能である。
【００８５】
具体的には、別々に形成する場合は、少なくとも２回のマスクパターン形成工程、２回の加工工程、２回の導電材料の成膜工程、２回のＣＭＰ処理工程が必要となる。それに対し、本実施形態では、例えば、１回のマスクパターン形成工程、２回の加工工程、２回の導電材料の成膜工程、１回の絶縁膜材料の成膜工程、１回のＣＭＰ工程を要する。すなわち、マスクパターン形成とＣＭＰ処理工程が１回少なくなり、代わりに絶縁膜の成膜が１回多い。すなわち、少なくとも１回工程が少ない。処理回数が少ないほうが、費用が安く、また歩留り向上にも資する。さらに、マスクパターン形成のリソグラフィー工程とＣＭＰ処理のほうが絶縁膜材料の成膜よりも費用が安い場合が多い。
【００８６】
以下、第１の実施形態の変形例を説明する。
【００８７】
図１３及び図１４に示す側壁コンタクト２１０の形成までは同様に行う。その後、図１８に示すように、側壁コンタクト２１０を第一ビット線接続部１８０ａと１８０ｂ側で２つに分離する。または、言い換えれば、側壁コンタクト２１０のうち、第一ビット線接続部１８０及び第二ビット線接続部１９０に沿って形成されていない領域の一部を除去する。なお、上記の分離は、例えばリソグラフィー法によりマスクを形成し、ＲＩＥ法によりエッチングすることで可能である。
【００８８】
これにより、配線層１７０ｂに対して、下層コンタクト１６０を設けなくとも、配線層１７０ｂを他の回路素子などに引き出すことが可能となる。
【００８９】
別の変形例を説明する。図５において配線層１７０が３つある例を示したが、２つでも構わない。例えば、配線層１７０ａと１７０ｂのみでも構わない。この場合は、第一ビット線ＢＬ１は配線層１７０ａに引き出されるし、第二ビット線ＢＬ２は配線層１７０ｂに引き出される。
【００９０】
また、別の変形例を説明する。図２において、メモリセルＭＣがシリコンダイオードを用いる素子選択膜７０と金属酸化物を用いる抵抗変化膜７５を含む例を示したが、これには限定されない。例えば、素子選択膜７０は設けられていなくてもよい。また、抵抗変化膜７５は、金属酸化膜には限定されない。例えば、抵抗変化膜７５にアモルファスシリコンを用い、抵抗変化膜７５上に、例えば銀を含むイオン供給膜が設けられていてもよい。この場合は、イオン供給膜が正極、抵抗変化膜７５が負極となる正電圧を印加することにより、イオン供給膜に含まれる銀がイオン化して抵抗変化膜７５中を移動し、抵抗変化膜７５内にフィラメントを形成して、抵抗変化膜７５の電気抵抗値を低下させる。また、逆電圧を印加することにより、抵抗変化膜７５内でフィラメントを形成していた銀がイオン化してイオン供給膜に向かって移動する。これにより、フィラメントが途切れ、抵抗変化膜７５の電気抵抗値が増加する。
【００９１】
さらに、別の変形例を図１９を用いて説明する。図9は、配線層１７０の代わりに下層コンタクト１６５ａ、１６５ｂ、１６５ｃを配置した場合である。第一ビット線接続部１８０は下層コンタクト１６５ａ及び１６５ｃと、第二ビット線接続部１９０は下層コンタクト１６５ｂと接続する。この場合も第一ビット線ＢＬ１及び第二ビット線ＢＬ２は下層コンタクト１６５を介して下層配線や他の回路素子等に引き出すことが可能である。
【００９２】
さらに、別の変形例を説明する。第一ビット線接続部１８０が離隔して設けられた第一ビット線接続部１８０ａ及び１８０ｂを含む場合を説明したが、第一ビット線接続部１８０ａ及び１８０ｂが分離されている必要はない。つまり、例えば、第一ビット線接続部１８０ａ及び１８０ｂは、その先端方向で接続し、、第一間隙１８３はホール状に形成されても構わない。第二ビット線接続部１９０においても同様である。
【００９３】
さらに、別の製造方法を説明する。前述の説明において、第一ビット線接続部１８０ａ及び１８０ｂが予め第一間隙１８３を備えて形成される場合を説明したが、第一ビット線接続部１８０ａ及び１８０ｂの間に間隙を有せずに第一ビット線接続部１８０を形成しても構わない。この場合は、コンタクトホール２０５の形成時に第一ビット線接続部１８０を加工した領域が第一間隙１８３となる。また、第二ビット線接続部１９０においても同様である。
【００９４】
なお、コンタクトホール２０５はテーパー角（コンタクトホール形成後のコンタクトホール側面の傾斜角度）が９０度以下になるのが一般的である。テーパー角が９０度以下であるため、第二間隙１９３の距離ｄ２が第一間隙の距離ｄ１より大きく形成することが可能である。
【００９５】
また、以上の説明はビット線引出部に対して説明を行ったが、ワード線引出部においても同様に形成可能である。
【００９６】
（第二の実施形態）
続いて、第二の実施形態を図２０を用いて説明する。図２０は、第一ビット線ＢＬ１、第二ビット線ＢＬ２、第三ビット線ＢＬ３の接続部ＣＯＮを同じ領域に形成している。
【００９７】
基板１００上（図示せず）上には、下層コンタクト３６０ａ、３６０ｂ、３６０ｃ、及び平行に配線層３７０ａ、３７０ｂ、３７０ｃ、３７０ｄ、３７０ｅが形成される。区別を必要としない場合は、単に下層コンタクト３６０、配線層３７０と呼ぶ。
【００９８】
配線層３７０は、図２０に示すように、順に配線層３７０ａ、３７０ｂ、３７０ｃ、３７０ｄ、３７０ｅと形成される。そのうち、配線層３７０ｂ、３７０ｃ、３７０ｄはその下側部に下層コンタクト３６０ａ、３６０ｂ、３６０ｃを備える。この下層コンタクト３６０を介して、配線層３７０ｂ、３７０ｃ、３７０ｄは、トランジスタ等の他の回路素子に引き出される。なお、５つの配線層３７０に別個の下層コンタクト３６０を設けても構わない。また、配線層３７０ａと３７０ｅは導通しても構わないし，３７０ｂと３７０ｄも導通しても構わない。下層コンタクト３６０及び配線層３７０は、タングステン、銅等の導電体を用いる。
【００９９】
配線層３７０の上方には、第一ビット線接続部３８０ａ及び３８０ｂが離隔して形成される。言い換えれば、第一ビット線接続部３８０ａ及び３８０ｂは、その間に第一間隙３８３を持って形成される。なお、第一間隙３８３は配線層３７０の上方に形成される。別の言い方をすれば、第一間隙３８３の上方から見て、配線層３７０と重畳する位置に第一間隙３８３は形成される。
【０１００】
また、第一ビット線接続部３８０ａ及び３８０ｂの上方には、第二ビット線接続部３９０ａ及び３９０ｂが同様に離隔して形成される。同様に言い換えれば、第二ビット線接続部３９０ａ及び３９０ｂは、その間に第二間隙３９３を持って形成される。なお、第二間隙３９３は第一間隙３８３の上方であって、配線層３７０の上方に形成される。別の言い方をすれば、第一間隙３８３の上方から見て、第一間隙３８３と重畳する位置に第二間隙３９３は形成される。また、第一間隙３８３の上方から見て、配線層３７０と重畳する位置に第二間隙３９３は形成される。
【０１０１】
また、第二ビット線接続部３９０ａ及び３９０ｂの上方には、第三ビット線接続部４００ａ及び４００ｂが同様に離隔して形成される。同様に言い換えれば、第三ビット線接続部４００ａ及び４００ｂは、その間に第三間隙４０３を持って形成される。なお、第三間隙４０３は第一間隙３８３及び第二間隙３９３の上方であって、配線層３７０の上方に形成される。別の言い方をすれば、第二間隙３９３の上方から見て、配線層３７０、第一間隙３８３、第二間隙３９３と重畳する位置に第三間隙４０３は形成される。
【０１０２】
なお、第一ビット線接続部３８０ａに近い方が第二ビット線接続部３９０ａ、第三ビット線接続部４００ａである。第一ビット線接続部１８０ａから遠い方、すなわち、第一ビット線接続部３８０ｂから近い方が第二ビット線接続部３９０ｂ、第三ビット線接続部４００ｂである。特に区別を必要としない場合には、それぞれ第一ビット線接続部３８０、第二ビット線接続部３９０、第三ビット線接続部４００と呼ぶ。
【０１０３】
第一ビット線接続部３８０は、第一ビット線ＢＬ１の引出部であり、第一ビット線ＢＬ１の一部であり、第一ビット線ＢＬ１と同じ材料で形成される。同様に、第二ビット線接続部３９０は、第二ビット線ＢＬ２の引出部であり、第二ビット線ＢＬ２の一部であり、第二ビット線ＢＬ２と同じ材料で形成される。同様に、第三ビット線接続部４００は、第三ビット線ＢＬ３の引出部であり、第三ビット線ＢＬ３の一部であり、第三ビット線ＢＬ３と同じ材料で形成される。
【０１０４】
第一ビット線接続部３８０a及び３８０ｂの間、第二ビット線接続部３９０ａ及び３９０ｂの間、並びに第三ビット線接続部４００ａ及び４００ｂの間には、コンタクトホール４１５が形成される。
【０１０５】
コンタクトホール４１５の側部には、第一側壁コンタクト４１０が形成される。第一側壁コンタクト４１０は、導電体が用いられ、第一ビット線接続部３８０と配線層３７０ａ及び３７０ｅを電気的に接続する。第一側壁コンタクト４１０は、例えばタングステン、銅等を用いる。
【０１０６】
コンタクトホール４１５の内側であって、第一側壁コンタクト４１０を覆うように第一スペーサー絶縁部４２０が形成される。第一スペーサー絶縁部４２０は、絶縁体が用いられ、第一側壁コンタクト４１０と第二側壁コンタクト４３０を絶縁する。第一スペーサー絶縁部４２０は、例えばシリコン酸化膜を用いる。
【０１０７】
コンタクトホール４１５の内側であって、第一スペーサー絶縁部４２０が形成される内側には、第二側壁コンタクト４３０が形成される。第二側壁コンタクト４３０は、導電体が用いられ、第二ビット線接続部３９０と配線層３７０ｂ及び３７０ｄを電気的に接続する。第二側壁コンタクト４３０は、例えばタングステン、銅等を用いる。
【０１０８】
コンタクトホール４１５の内側であって、第二側壁コンタクト４３０を覆うように第二スペーサー絶縁部４４０が形成される。第二スペーサー絶縁部４４０は、絶縁体が用いられ、第二側壁コンタクト４３０とセンターコンタクト４５０を絶縁する。第二スペーサー絶縁部４４０は、例えばシリコン酸化膜を用いる。
【０１０９】
コンタクトホール４１５の内側であって、第二スペーサー絶縁部４４０の内側にはセンターコンタクト４５０が形成される。センターコンタクト４５０は、導電体が用いられ、第三ビット線接続部４００と配線層３７０ｃを電気的に接続する。センターコンタクト４５０は、例えばタングステン、銅等を用いる。
【０１１０】
なお、説明の便宜のため、以下に語の説明をする。
【０１１１】
まず、境界４０７は、コンタクトホール４１５の上側部の層間絶縁膜３５０ｂとの境界をいう。
【０１１２】
次に、端部３８５ａ及び３８５ｂは、コンタクトホール４１５内であって、第一ビット線接続部３８０ａ及び３８０ｂの向かい合うそれぞれの端部をいう。端部３９５ａ及び３９５ｂは、コンタクトホール４１５内であって、第二ビット線接続部３９０ａ及び３９０ｂの向かい合うそれぞれの端部をいう。境界４０７ａ及び４０７ｂは、コンタクトホール４１５内であって、第三ビット線接続部４００ａ及び４００ｂの向かい合うそれぞれの端部をいう。端部３７５ａとは、コンタクトホール４１５の下方であって、配線層３７０ａにおける配線層３７０ｂ寄りの端部を呼ぶ。端部３７５ｅとは、コンタクトホール４１５の下方であって、配線層３７０ｅにおける配線層３７０ｄ寄りの端部を呼ぶ。
【０１１３】
以下、特に、区別を要さない場合は、端部３８５ａ及び３８５ｂは端部３８５と呼び、端部３９５ａ及び３９５ｂは端部３９５と呼び、境界４０７ａ及び４０７ｂは境界４０７と呼び、端部３７５ａ及び３７５ｅは端部３７５と呼ぶ。
【０１１４】
さらに、距離ｄ０は、配線層３７０ａと３７０ｅ間の特に上部側の距離をいい、距離ｄ１は、第一ビット線接続部３８０ａと３８０ｂ間の距離をいい、距離ｄ２は、第二ビット線接続部３９０ａと３９０ｂ間の距離をいい、距離ｄ３は、第三ビット線接続部４００ａと４００ｂ間の距離をいう。
【０１１５】
次に、上記の語を用いて、コンタクトホール４１５、第一側壁コンタクト４１０、第二側壁コンタクト４３０、センターコンタクト４５０等をセルフアライメントに形成する場合に望ましい各要素の関係について、述べる。
【０１１６】
つまり、（１）境界４０７の一部は、第三ビット線接続部４００の上方に形成されるのが望ましい。（２）境界４０７は、第二ビット線接続部３９０上に形成されるのが望ましい。（３）端部３９５は、第一ビット線接続部３８０上に形成されるのが望ましい。（４）端部３８５は、端部３７５の外側方向に形成されるのが望ましい。（４）各距離においては、距離ｄ３は距離ｄ２より大きく、距離ｄ２は距離ｄ２より大きく、距離ｄ１は距離ｄ０より大きい。
【０１１７】
コンタクトホール４１５、第一側壁コンタクト４１０、第二側壁コンタクト４３０、センターコンタクト４５０等は、部分的にセルフアライメントに形成されれば良い十分である。したがって、上記の関係はコンタクトホール４１５が形成される全ての領域で成立する必要はない。コンタクトホール４１５が形成される領域のうち、一部で上記の関係であれば足りる。部分的でも上記の関係であれば、その部分についてはセルフアライメントにコンタクトホール４１５、第一側壁コンタクト４１０、第二側壁コンタクト４３０、センターコンタクト４５０が形成できるためである。なお、部分的に形成する場合は、（４）に挙げた距離の関係は必ずしも必要ではない。
【０１１８】
以下、第２の実施例に従った記憶装置の製造方法について図２１〜図２９を参照しながら説明する。なお、第１の実施例と同様に形成できる工程が多いため、同じように形成できる点については説明を適宜省略する。
【０１１９】
まず、図２１に示すように、基板１００（図示せず）上にトランジスタ等の回路素子（図示せず）を形成する。続いて、基板１００上に層間絶縁膜３５０ａを形成する。層間絶縁膜３５０ａは、例えばシリコン酸化膜である。
【０１２０】
層間絶縁膜３５０ａの上層に、下層コンタクト３６０及び配線層３７０を形成する。下層コンタクト３６０や配線層３７０は、例えばバリアメタル膜と金属膜を用いる。
【０１２１】
次に、第一ビット線接続部３８０、第二ビット線接続部３９０、第三ビット線接続部４００、層間絶縁膜３５０ｂを形成する。途中、必要に応じて、ＣＭＰにより平坦化を行っても良い。
【０１２２】
続いて、図２２に示すように、リソグラフィー法等により、層間絶縁膜３５０ｂ上にマスクパターン４０４を形成する。このマスクパターン４０４をマスクとして、ＲＩＥ法等によりエッチング加工を行う。このエッチング加工により、コンタクトホール４１５が形成される。この状態を図２２に示す。なお、実際には、層間絶縁膜３５０ａも上記のエッチング加工により多少エッチングをされるが、図２２では記載を省略する。
【０１２３】
エッチング加工後に第三ビット線接続部４００上の層間絶縁膜３５０ｂの境界４０７が第三ビット線接続部４００上方に形成されるように、マスクパターンを形成するのが望ましい。
【０１２４】
また、上記のエッチング条件は第１の実施形態と同様に、層間絶縁膜３５０ａ及び３５０ｂのエッチング速度が、第一ビット線接続部３８０、第二ビット線接続部３９０及び第三ビット線接続部４００のエッチング速度に対して、早いエッチング条件を用いる。
【０１２５】
そのようなエッチング条件を選択すると、第１の実施形態と同様に、第一ビット線接続部３８０、第二ビット線接続部３９０、第三ビット線接続部４００という既に形成済みの構造により、セルフアライメントに一定の形状にコンタクトホール４１５が形成される。
【０１２６】
このコンタクトホール４１５が形成された後の平面図を図２３に示す。なお、図２３において、層間絶縁膜３５０ｂ下の配線層３７０、第一ビット線接続部３８０、第二ビット線接続部３９０、第三ビット線接続部４００については、破線で表記する。
【０１２７】
図２３に示す通り、コンタクトホール４１５内には、配線層３７０、第一ビット線接続部３８０、第二ビット線接続部３９０、第三ビット線接続部４００が露出する。また、配線層３７０の両端の３７０ａ及び３７０ｅは図面に向かって下側に引き出される。
【０１２８】
続いて、図２４に示すように、第一側壁コンタクト４１０を形成する。これは、第一側壁コンタクト材料を成膜し、ＲＩＥにより、全面エッチバックすることで形成される。この第一側壁コンタクトの形成方法及び材料は、図１２及び図１３で説明した第一の実施形態に係る側壁コンタクト２１０の形成方法と同様である。
【０１２９】
また、この状態の平面図を図２５に示す。なお、図２５において、層間絶縁膜３５０ｂ下の第一ビット線接続部３８０、第二ビット線接続部３９０、第三ビット線接続部４００については、破線で表記する。
【０１３０】
続いて、図２６に示すように、第一スペーサー絶縁部４２０を形成する。これは、第一スペーサー絶縁材料を成膜し、ＲＩＥにより、全面エッチバックすることで形成される。第一スペーサー絶縁部４２０の形成方法及び材料は、図１５及び図１６に説明した第一の実施形態に係るスペーサー絶縁部２２０の形成方法と同様である。
【０１３１】
続いて、図２７に示すように、第二側壁コンタクト４３０を形成する。第二側壁コンタクト４３０も第一側壁コンタクト４１０と同様に、第二側壁コンタクト材料を成膜した後にエッチバックすることにより形成可能である。材料は下層コンタクト材料と同じ材料を用いることができる。この状態の平面図を図２８に示す。なお、図２８において、層間絶縁膜３５０ｂ下の第一ビット線接続部３８０、第二ビット線接続部３９０、第三ビット線接続部４００については、破線で表記する。
【０１３２】
なお、エッチバックにより、第二側壁コンタクト材料は、第三ビット線接続部４００と接触する領域、第三ビット線接続部４００より上方の層間絶縁膜３５０ｂ側壁、及び配線層３７０ｃがコンタクトホール２０５内に露出した領域の少なくとも一部が露出するように除去される。また、第二ビット線接続部３９０がコンタクトホール４１５内に露出した領域の少なくとも一部には第二側壁コンタクト材料が残る様にエッチバックを行う。図２７に示すように、第二ビット線接続部３９０がコンタクトホール４１５内に露出した領域を覆うように、側壁コンタクト材料を残すのが望ましい。
【０１３３】
続いて、図２０に示したように、第二スペーサー絶縁部４４０及びセンターコンタクト４５０を形成する。第二スペーサー絶縁部４４０は、第二スペーサー絶縁材料を成膜した後、ＲＩＥにより全面エッチバックすることで形成される。第二側壁コンタクト４３０と後に形成するセンターコンタクト４５０とを絶縁するため、エッチバックを調整することで、第二側壁コンタクト４３０を被覆するように第二スペーサー絶縁材料を残す。センターコンタクト４５０は、センターコンタクト材料を成膜した後、ＲＩＥにより全面エッチバックすることで形成される。
【０１３４】
以降は標準的な製造方法によれば、本実施形態の記憶装置が製造される。
【０１３５】
本実施形態の記憶装置によれば、接続部ＣＯＮを設けることにより、同一領域で第一ビット線ＢＬ１、第二ビット線ＢＬ２、第三ビット線ＢＬ３のそれぞれに対し、それぞれ別の回路素子へのコンタクトを形成することができる。それぞれのビット線ＢＬの接続部を別々に形成する場合に比べ、接続部に要する面積を小さくすることができ、記憶装置の面積を小さくすることができる。
【０１３６】
少ない工程数で製造が可能な点や、歩留り向上が可能な点等、第一実施形態と同様の効果を得ることが可能である。
【０１３７】
第一実施形態が第一ビット線ＢＬ１と第二ビット線ＢＬ２の２つのビット線に対する接続部ＣＯＮであったのに対し、本実施形態では、第一ビット線ＢＬ１、第二ビット線ＢＬ２、第三ビット線ＢＬ３の３つのビット線に対する接続部ＣＯＮを形成可能である。よって、第一実施形態に比べて、より少ない工程で、より歩留り良く、製造可能である。
【０１３８】
以下、第２の実施形態の変形例を説明する。なお、以下の説明で用いる図２９及び図３０において、層間絶縁膜３５０ｂ下の第一ビット線接続部３８０、第二ビット線接続部３９０、第三ビット線接続部４００については、破線で表記する。
【０１３９】
第一の実施形態の変形例として図１８で説明したのと同様の変形が可能である。すなわち、図２９に示すように、第一側壁コンタクト３１０を形成した後に、第一側壁コンタクト３１０を第一ビット線接続部３８０ａと３８０ｂ側で２つに分離する。または、言い換えれば、第一側壁コンタクト４１０のうち、第一ビット線接続部３８０及び第二ビット線接続部３９０に沿って形成されていない領域の一部を除去する。なお、上記の分離は、例えばリソグラフィー法によりマスクを形成し、ＲＩＥ法によりエッチングすることで可能である。
【０１４０】
同様に、図３０に示すように、第二側壁コンタクト４３０を形成した後に、第二側壁コンタクト４３０を第二ビット線接続部３９０ａと３９０ｂ側で２つに分離する。または、言い換えれば、第二側壁コンタクト４３０のうち、第二ビット線接続部３９０に沿って形成されていない領域の一部を除去する。
【０１４１】
これにより、配線層３７０ｂ、３７０ｃ、３７０ｄに対して、下層コンタクト３６０を設けなくとも、配線層３７０ｂ、３７０ｃ、３７０ｄを他の回路素子などに引き出すことが可能となる。
【０１４２】
別の変形例を説明する。図２０において配線層３７０が５つある例を示したが、３つでも構わない。例えば、配線層３７０ａ、３７０ｂ、３７０ｃのみでも構わない。この場合は、第一ビット線ＢＬ１は配線層３７０ａに引き出されるし、第二ビット線ＢＬ２は配線層３７０ｂ、第三ビット線ＢＬ３は配線層３７０ｃに引き出される。
【０１４３】
さらに、別の変形例を説明する。
【０１４４】
第一の実施形態では二つのビット線、第二の実施形態では三つのビット線に対する接続部ＣＯＮを説明したが、これに限られない。すなわち任意の本数のビット線の接続部ＣＯＮを形成可能である。
【０１４５】
例えば、第二の実施形態に対して、センターコンタクト形成前に、任意の回数のスペーサー絶縁部と側壁コンタクトを設けることにより、任意のビット線の本数に対する接続部ＣＯＮを形成可能である。
【０１４６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とのその均等の範囲に含まれる。
【符号の説明】
【０１４７】
１０…メモリセルアレイ
１００…基板
１１０…コンタクト部材
１０３…層間絶縁膜
１５０…層間絶縁膜
１６０…下層コンタクト
１７０…配線層
１８０…第一ビット線接続部
１８３…第一間隙
１８５…端部
１９０…第二ビット線接続部
１９３…第二間隙
１９５…端部
２００…マスクパターン
２０５…コンタクトホール
２０７…境界
２０９…側壁コンタクト材料
２１０…側壁コンタクト
２１５…スペーサー絶縁材料
２２０…スペーサー絶縁部
２２５…センターコンタクト材料
２３０…センターコンタクト
３５０…層間絶縁膜
３６０…下層コンタクト
３７０…配線層
３８０…第一ビット線接続部
３８３…第一間隙
３８５…端部
３９０…第二ビット線接続部
３９３…第二間隙
３９５…端部
４００…第三ビット線接続部
４０３…第三間隙
４０７…境界
４１０…第一側壁コンタクト
４１５…コンタクトホール
４２０…第一スペーサー絶縁部
４３０…第二側壁コンタクト
４４０…第二スペーサー絶縁部
４５０…センターコンタクト
【図１】
2016076560.tif 000003
【図２】
2016076560.tif 000004
【図３】
2016076560.tif 000005
【図４】
2016076560.tif 000006
【図５】
2016076560.tif 000007
【図６】
2016076560.tif 000008
【図７】
2016076560.tif 000009
【図８】
2016076560.tif 000010
【図９】
2016076560.tif 000011
【図１０】
2016076560.tif 000012
【図１１】
2016076560.tif 000013
【図１２】
2016076560.tif 000014
【図１３】
2016076560.tif 000015
【図１４】
2016076560.tif 000016
【図１５】
2016076560.tif 000017
【図１６】
2016076560.tif 000018
【図１７】
2016076560.tif 000019
【図１８】
2016076560.tif 000020
【図１９】
2016076560.tif 000021
【図２０】
2016076560.tif 000022
【図２１】
2016076560.tif 000023
【図２２】
2016076560.tif 000024
【図２３】
2016076560.tif 000025
【図２４】
2016076560.tif 000026
【図２５】
2016076560.tif 000027
【図２６】
2016076560.tif 000028
【図２７】
2016076560.tif 000029
【図２８】
2016076560.tif 000030
【図２９】
2016076560.tif 000031
【図３０】
2016076560.tif 000032