(57)【要約】【課題】電子部品周りの回路をコンパクトにすることが可能な電子部品内蔵配線板及びその製造方法を提供する。【解決手段】本発明の電子部品内蔵配線板１０では、第１導体層２２に、ＭＬＣＣ１７の３つの負端子電極４２Ａ，４２Ｃ，４２Ｅを短絡するラインパターン５０と、３つの正端子電極４２Ｂ，４２Ｄ，４２Ｆを短絡するベタパターン５１とを備えたことで、電子部品内蔵配線板１０の表裏の各１つの第１導体層２２で、６極の端子電極４２を２極に纏めることができると考えられる。これにより、ＭＬＣＣ１７周りの回路をコンパクトにすることができると考えられる。【選択図】図４
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【特許請求の範囲】
【請求項１】
キャビティを有する基板と、
直方体状をなしかつ外面に金属膜状の端子電極を有し、前記キャビティに収容される電子部品と、
前記基板と前記電子部品との上に層間絶縁層を介して積層される導体層と、
前記導体層と前記電子部品の前記端子電極との間を接続するビア導体と、を有する電子部品内蔵配線板であって、
前記端子電極は、前記電子部品のうち前記層間絶縁層が積層される外面に２行かつ３以上の複数列の行列状に並べられかつ、行方向及び列方向の両方向で隣り合う前記端子電極同士の極性が逆に配置され、
前記導体層には、一方の極性の複数の前記端子電極を短絡するラインパターンと、他方の極性の前記端子電極を短絡し、前記ラインパターンから絶縁されたベタパターンとが形成されている。
【請求項２】
請求項１に記載の電子部品内蔵配線板であって、
前記導体層に形成され、前記行列状に並ぶ前記端子電極に対して前記層間絶縁層を挟んで対向して行列状に並ぶ電極対向部と、
互いに対向する前記電極対向部と前記端子電極とを接続する前記ビア導体とを備え、
前記ラインパターンは、一方の極性の複数の前記端子電極に対向し、千鳥配置になっている複数の前記ビア導体を三角波状に接続し、
前記ベタパターンは、全ての前記電極対向部及び前記ラインパターンを囲む枠状をなして、前記ラインパターンに接続されていない複数の前記端子電極に接続されると共に、前記ラインパターンに接続されている複数の前記端子電極との間に絶縁スペースを有する。
【請求項３】
請求項１又は２に記載の電子部品内蔵配線板であって、
前記基板を貫通し、前記電子部品を収容する前記キャビティと、
前記基板の表裏の両面に備えられる前記層間絶縁層、前記導体層及び前記ビア導体とを備え、
前記端子電極は、前記電子部品の表裏の両面に２行かつ３以上の複数列の行列状に並べられかつ、行方向及び列方向の両方向で隣り合う前記端子電極同士の極性が逆に配置されている。
【請求項４】
請求項１乃至３の何れか１の請求項に記載の電子部品内蔵配線板であって、
前記基板のうち前記層間絶縁層が積層される面に形成されて前記キャビティを囲む導電性の枠状パターンを備え、
正極又は負極の一方の前記端子電極と前記枠状パターンの内縁部との間の最短距離より、正極又は負極の他方の前記端子電極と前記枠状パターンの内縁部との間の最短距離が大きくなっている。
【請求項５】
請求項１乃至４の何れか１の請求項に記載の電子部品内蔵配線板であって、
前記ベタパターンは、グランドである一方、前記ラインパターンは、前記グランドより電位が高い電源ライン又は信号ラインである。
【請求項６】
請求項１乃至５の何れか１の請求項に記載の電子部品内蔵配線板であって、
前記電子部品は、積層セラミックコンデンサである。
【請求項７】
基板にキャビティを形成することと、
前記キャビティに電子部品を収容することと、
前記基板及び前記電子部品の上に層間絶縁層を介して導体層を積層することと、
前記導体層と前記電子部品の前記端子電極との間を接続するビア導体を形成することと、を行う電子部品内蔵配線板の製造方法であって、
前記電子部品のうち前記層間絶縁層が積層される外面に前記端子電極を２行かつ３以上の複数列の行列状に並べかつ、行方向及び列方向の両方向で隣り合う前記端子電極同士の極性を逆に配置することと、
前記導体層に、一方の極性の複数の前記端子電極を短絡するラインパターンと、他方の極性の前記端子電極を短絡しかつ前記ラインパターンから絶縁されたベタパターンとを形成することとを行う。
【請求項８】
請求項７に記載の電子部品内蔵配線板の製造方法であって、
前記行列状に並ぶ前記端子電極に対して前記層間絶縁層を挟んで対向して行列状に並ぶ電極対向部を前記導体層に形成すると共に、互いに対向する前記電極対向部と前記端子電極とを接続する前記ビア導体を前記層間絶縁層に形成することと、
一方の極性の複数の前記端子電極に対向し、千鳥配置になっている複数の前記ビア導体を三角波状に接続するように前記ラインパターンを形成することと、
全ての前記電極対向部及び前記ラインパターンを囲む枠状に前記ベタパターンを形成することとを行い、
前記ラインパターンに接続されていない複数の前記端子電極に前記ベタパターンを接続すると共に、前記ラインパターンに接続されている複数の前記端子電極と前記ベタパターンとの間に絶縁スペースを形成する。
【請求項９】
請求項７又は８に記載の電子部品内蔵配線板の製造方法であって、
前記キャビティを前記基板の表裏の両面に開口させると共に、前記基板の表裏の両面に前記層間絶縁層、前記導体層及び前記ビア導体を設けることと、
前記電子部品の表裏の両面に前記端子電極を３つ以上平行に並べかつ、隣り合う前記端子電極同士の極性を逆に配置することと、
前記電子部品の表裏の両面に前記端子電極を２行かつ３以上の複数列の行列状に並べかつ、行方向及び列方向の両方向で隣り合う前記端子電極同士の極性を逆に配置することとを行う。
【請求項１０】
請求項７乃至９の何れか１の請求項に記載の電子部品内蔵配線板の製造方法であって、
前記電子部品は、積層セラミックコンデンサである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直方体状をなしかつ外面に金属膜状の端子電極を有する電子部品を、基板のキャビティに収容して備える電子部品内蔵配線板及びその製造方法に関する。
【背景技術】
【０００２】
電子部品として、外面に端子電極を行列状に並べて備え、行方向及び列方向の両方向で隣り合う端子電極同士の極性が逆に配置されているものがある（例えば、特許文献１参照）。そして、このような電子部品を電子部品内蔵配線板に内蔵し、正負の一方の端子電極の全てを所定のラインに共通接続する一方、他方の端子電極の全てを別のラインに共通接続する使われ方が求められることがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−００４７３４（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の電子部品内蔵配線板で上記した回路構成を実現しようとすると、電子部品を収容するキャビティを有する基板の上に、電子部品の正負の一方の端子電極の全てを短絡するラインを形成する導体層と、他方の端子電極の全てを短絡するラインを形成する導体層との少なくとも２つの導体層を積層する構造になり、電子部品周りの回路が大きくなるという問題が考えられる。
【０００５】
本発明は、上記事情に鑑みてなされたもので、電子部品周りの回路をコンパクトにすることが可能な電子部品内蔵配線板及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するためなされた請求項１に係る発明は、キャビティを有する基板と、直方体状をなしかつ外面に金属膜状の端子電極を有し、前記キャビティに収容される電子部品と、前記基板と前記電子部品との上に層間絶縁層を介して積層される導体層と、前記導体層と前記電子部品の前記端子電極との間を接続するビア導体と、を有する電子部品内蔵配線板であって、前記端子電極は、前記電子部品のうち前記層間絶縁層が積層される外面に２行かつ３以上の複数列の行列状に並べられかつ、行方向及び列方向の両方向で隣り合う前記端子電極同士の極性が逆に配置され、前記導体層には、一方の極性の複数の前記端子電極を短絡するラインパターンと、他方の極性の前記端子電極を短絡し、前記ラインパターンから絶縁されたベタパターンとが形成されている。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１実施形態に係る電子部品内蔵配線板の側断面図
【図２】ＭＬＣＣの斜視図
【図３】ＭＬＣＣの概念図
【図４】ＭＬＣＣの平面図
【図５】電子部品内蔵配線板の製造工程を示す側断面図
【図６】電子部品内蔵配線板の製造工程を示す側断面図
【図７】電子部品内蔵配線板の製造工程を示す側断面図
【図８】電子部品内蔵配線板の製造工程を示す側断面図
【図９】電子部品内蔵配線板の製造工程を示す側断面図
【図１０】電子部品内蔵配線板の製造工程を示す側断面図
【図１１】電子部品内蔵配線板を含むＰｏＰの側断面図
【図１２】第２実施形態に係る電子部品内蔵配線板の側断面図
【図１３】その電子部品内蔵配線板の平断面図
【発明を実施するための形態】
【０００８】
［第１実施形態］
以下、本発明の第１実施形態を図１〜図１１に基づいて説明する。図１に示すように、本実施形態の電子部品内蔵配線板１０は、コア基板１１（本発明の「基板」に相当する）の表裏の両面にビルドアップ層２０，２０を積層してなる。コア基板１１には、キャビティ１６が貫通形成され、そのキャビティ１６に電子部品としての積層セラミックコンデンサ１７（以下、「ＭＬＣＣ１７」という）が収容されている。
【０００９】
ＭＬＣＣ１７は、図２に示すように外面を覆う金属膜状の６つの端子電極４２を備えている。具体的には、ＭＬＣＣ１７のうち端子電極４２を除いた素子本体４３は、例えば、図３（Ｂ）に示すように、長方形の複数のセラミックシート４４を積層してなり、平面形状が長方形の直方体状になっている。それら複数のセラミックシート４４は、内部電極４４Ｄが片面に印刷されている複数の内部電極シート４４Ａと、内部電極４４Ｄを印刷されていない外装シート４４Ｘとからなる。また、複数の内部電極シート４４Ａは、負極用の第１内部電極シート４４Ａ１と正極用の第２内部電極シート４４Ａ２とに分けられている。
【００１０】
負極用の第１内部電極シート４４Ａ１は、セラミックシート４４の１対の長辺外縁部のうち図３（Ｂ）における手前側の長辺外縁部における両端部と、その反対側の長辺外縁部における中央部とに、内部電極４４Ｄを延長してなる３つの第１側面電極４４Ｔ１を有する構造になっている。一方、正極用の第２内部電極シート４４Ａ２は、セラミックシート４４の１対の長辺外縁部のうち図３（Ｂ）における手前側の長辺外縁部における中央部と、その反対側の長辺外縁部における両端部とに、内部電極４４Ｄを延長してなる３つの第１側面電極４４Ｔ２を有する構造になっている。
【００１１】
そして、第１内部電極シート４４Ａ１と第２内部電極シート４４Ａ２とが交互に積層したものが、外装シート４４Ｘ，４４Ｘに挟まれて素子本体４３になっている。これにより、素子本体４３には、図３（Ａ）における手前側の長辺側の側面のうち横方向の両端部に負極の第１側面電極４４Ｔ１群が配置されると共に、横方向の中央部に正極の第２側面電極４４Ｔ２群が配置され、さらに、その反対側の長辺側の側面のうち横方向の両端部に正極の第２側面電極４４Ｔ２群が配置されると共に、横方向の中央部に負極の第１側面電極４４Ｔ１群が配置されている。即ち、素子本体４３のうち対向した１対の側面に３組ずつ計６組の側面電極群が備えられている。そして、図２に示すように素子本体４３の外面を覆う６つの端子電極４２に６組の側面電極群が接続されている。
【００１２】
各端子電極４２は、素子本体４３の長辺側の側面をセラミックシート４４の積層方向に延びかつ端子電極４２の上下の両面に折り曲げられた構造をなしている。また、素子本体４３の長辺側の側面における横方向の両端部の側面電極群に接続されている端子電極４２に関しては、素子本体４３の短辺側の側面にも折り曲げられて素子本体４３のコーナー部を覆った構造になっている。これにより、ＭＬＣＣ１７の上下の両面において、端子電極４２が２行３列の行列状に並べられかつ、行方向及び列方向の両方向で隣り合う端子電極４２同士の極性が逆に配置された構造になっている。具体的には、図２に示すように、ＭＬＣＣ１７の上面には、その一方の長辺の外縁部に沿って、第１行目の負極の端子電極４２Ａ、正極の端子電極４２Ｂ及び負極の端子電極４２Ｃがそれぞれ四角形の形状をなして並ぶと共に、他方の長辺の外縁部に沿って、第２行目の正極の端子電極４２Ｄ、負極の端子電極４２Ｅ及び正極の端子電極４２Ｆがそれぞれ四角形の形状をなして並んでいる。また、ＭＬＣＣ１７の下面にも、それら正負の端子電極４２Ａ〜４２Ｆが同様に配置されている。
【００１３】
なお、以下の説明において、負極の端子電極４２Ａ，４２Ｃ，４２Ｅを、「負端子電極４２Ａ，４２Ｃ，４２Ｅ」といい、正極の端子電極４２Ｂ，４２Ｄ，４２Ｆを、「正端子電極４２Ｂ，４２Ｄ，４２Ｆ」ということとする。また、負端子電極４２Ａ，４２Ｃ，４２Ｅ及び正端子電極４２Ｂ，４２Ｄ，４２Ｆを区別しないで説明する場合には、単に「端子電極４２」ということとする。
【００１４】
図１に示されるコア基板１１は、絶縁性部材で構成されている。コア基板１１の表側面であるＦ面１１Ｆと、コア基板１１の裏側面であるＳ面１１Ｓとには、導体回路層１２がそれぞれ形成されている。また、コア基板１１には、複数のキャビティ１６が形成され、それらキャビティ１６とは別に複数の導電用貫通孔１４が形成されている。
【００１５】
ＭＬＣＣ１７は、コア基板１１の複数のキャビティ１６にそれぞれ収容され、例えば、ＭＬＣＣ１７の上面がコア基板１１のＦ面１１Ｆ側に配置される一方、ＭＬＣＣ１７の下面がコア基板１１のＳ面１１Ｓ側に配置されている。また、キャビティ１６は、端子電極４２を含むＭＬＣＣ１７全体の平面形状より一回り大きくなっている。そして、ＭＬＣＣ１７とキャビティ１６の内側面との間に素子保持樹脂１６Ｊが充填され、ＭＬＣＣ１７がキャビティ１６の内側面の全体から離間する位置に配置されている。
【００１６】
また、ＭＬＣＣ１７全体の厚さは、コア基板１１の板厚より僅かに大きくなっている。そして、コア基板１１のＦ面１１Ｆ側の導体回路層１２の最外面と、ＭＬＣＣ１７の表側面の端子電極４２の最外面とが略面一になる一方、コア基板１１のＳ面１１Ｓ側の導体回路層１２の最外面と、ＭＬＣＣ１７の表側面の端子電極４２の最外面とが略面一になっている。
【００１７】
導電用貫通孔１４は、コア基板１１のＦ面１１Ｆ及びＳ面１１Ｓの両面からそれぞれ穿孔しかつ奥側に向かって徐々に縮径したテーパー孔１４Ａ，１４Ａの小径側端部を互いに連通させた中間括れ形状をなしている。各導電用貫通孔１４内にはめっきが充填されて複数のスルーホール導電導体１５がそれぞれ形成され、それらスルーホール導電導体１５によってＦ面１１Ｆの導体回路層１２とＳ面１１Ｓの導体回路層１２との間が接続されている。
【００１８】
コア基板１１のＦ面１１Ｆ側のビルドアップ層２０も、Ｓ面１１Ｓ側のビルドアップ層２０も共に、コア基板１１側から順番に、第１絶縁樹脂層２１（本発明の「層間絶縁層」に相当する）、第１導体層２２（本発明の「導体層」に相当する）、第２絶縁樹脂層２３、第２導体層２４とを積層してなり、第２導体層２４上には、ソルダーレジスト層２５が積層されている。
【００１９】
第１絶縁樹脂層２１及び第２絶縁樹脂層２３には、それぞれ複数のビアホール２１Ｈ，２３Ｈが形成され、それらビアホール２１Ｈ，２３Ｈは、共にコア基板１１側に向かって徐々に縮径したテーパー状になっている。これらビアホール２１Ｈ，２３Ｈ内にめっきが充填されて複数のビア導体２１Ｄ，２３Ｄが形成されている。そして、第１絶縁樹脂層２１のビア導体２１Ｄによって、導体回路層１２と第１導体層２２との間及び、ＭＬＣＣ１７と第１導体層２２との間が接続され、第２絶縁樹脂層２３のビア導体２３Ｄによって、第１導体層２２と第２導体層２４の間が接続されている。
【００２０】
コア基板１１の複数のキャビティ１６に収容されている一部のＭＬＣＣ１７に関しては、以下のように全ての負端子電極４２Ａ，４２Ｃ，４２Ｅがベタパターン５１に共通接続されると共に、正端子電極４２Ｂ，４２Ｄ，４２Ｆがラインパターン５０に共通接続され、別のＭＬＣＣ１７に関しては、負端子電極４２Ａ，４２Ｃ，４２Ｅ及び正端子電極４２Ｂ，４２Ｄ，４２Ｆの一方又は両方が、複数の接続対象ラインパターンに分けて接続されている。
【００２１】
具体的には、一部のＭＬＣＣ１７に関しては以下のようになっている。即ち、図４に示すように、コア基板１１の表裏の第１導体層２２には、ＭＬＣＣ１７の上下両面における２行３列の端子電極４２に対応して、複数の電極対向部５２が２行３列に並べて設けられている。そして、対応する端子電極４２と電極対向部５２との間が１つずつのビア導体２１Ｄによって接続されている。また、第１導体層２２には、そのキャビティ１６の投影領域を囲むように枠状のベタパターン５１が設けられている。そして、負端子電極４２Ａ，４２Ｃ，４２Ｅに対応する電極対向部５２とベタパターン５１の内縁部との間が延長部５３によって連絡されている。さらには、ＭＬＣＣ１７の第１行目の中央の正端子電極４２Ｂに対応した電極対向部５２と、第２行目の両端の正端子電極４２Ｄ，４２Ｆに対応した電極対向部５２，５２とが、第１導体層２２に備えたラインパターン５０によって直線状に連絡されている。即ち、正端子電極４２Ｂ，４２Ｄ，４２Ｆが三角波状のラインパターン５０によって連絡されている。
【００２２】
ソルダーレジスト層２５には、複数のパッド用孔が形成され、第２導体層２４の一部がパッド用孔内に位置してパッドになっている。電子部品内蔵配線板１０全体の表側面であるＦ面１０Ｆにおいては、複数のパッドが、大パッド２６Ａ群と小パッド２６Ｃ群とからなり、小パッド２６Ｃ群が行列状に並べられ、その回りを大パッド２６Ａ群が枠状に並べられて囲んでいる。一方、電子部品内蔵配線板１０全体の裏側面であるＳ面１０Ｓのパッドは、小パッド２６Ｃより大きな中パッド２６Ｂになっている。
【００２３】
本実施形態の電子部品内蔵配線板１０は、以下のようにして製造される。
（１）図５（Ａ）に示すように、コア基板１１としてエポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表裏の両面に、銅箔１１Ｃがラミネートされているものが用意される。
【００２４】
（２）図５（Ｂ）に示すように、コア基板１１にＦ面１１Ｆ側から例えばＣＯ２レーザが照射されて導電用貫通孔１４（図１参照）を形成するためのテーパー孔１４Ａが穿孔される。
【００２５】
（３）図５（Ｃ）に示すように、コア基板１１のＳ面１１Ｓのうち前述したＦ面１１Ｆ側のテーパー孔１４Ａの真裏となる位置にＣＯ２レーザが照射されてテーパー孔１４Ａが穿孔され、それらテーパー孔１４Ａ，１４Ａから導電用貫通孔１４が形成される。
【００２６】
（４）無電解めっき処理が行われ、銅箔１１Ｃ上と導電用貫通孔１４の内面に無電解めっき膜（図示せず）が形成される。
【００２７】
（５）図５（Ｄ）に示すように、銅箔１１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。
【００２８】
（６）電解めっき処理が行われ、図６（Ａ）に示すように、電解めっきが導電用貫通孔１４内に充填されてスルーホール導電導体１５が形成されると共に、銅箔１１Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３４が形成される。
【００２９】
（７）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔１１Ｃが除去され、図６（Ｂ）に示すように、残された電解めっき膜３４、無電解めっき膜及び銅箔１１Ｃにより、コア基板１１のＦ面１１Ｆ上に導体回路層１２が形成されると共に、コア基板１１のＳ面１１Ｓ上に導体回路層１２が形成される。そして、Ｆ面１１Ｆの導体回路層１２とＳ面１１Ｓの導体回路層１２とがスルーホール導電導体１５によって接続された状態になる。
【００３０】
（８）図６（Ｃ）に示すように、コア基板１１に、ルーター又はＣＯ２レーザによってキャビティ１６が形成される。
【００３１】
（９）図６（Ｄ）に示すように、キャビティ１６が塞がれるように、ＰＥＴフィルムからなるテープ９０がコア基板１１のＦ面１１Ｆ上に張り付けられる。
【００３２】
（１０）ＭＬＣＣ１７が用意される。
【００３３】
（１１）図７（Ａ）に示すように、ＭＬＣＣ１７がマウンター（図示せず）によってキャビティ１６に収められる。
【００３４】
（１２）図７（Ｂ）に示すように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に、第１絶縁樹脂層２１としてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）と銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＳ面１１Ｓの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面とＭＬＣＣ１７との隙間に充填される。
【００３５】
（１３）図７（Ｃ）に示すように、テープ９０が除去される。
（１４）図７（Ｄ）に示すように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に第１絶縁樹脂層２１としてのプリプレグと銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＦ面１１Ｆの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面とＭＬＣＣ１７との隙間に充填される。また、コア基板１１のＦ面１１Ｆ及びＳ面１１Ｓのプリプレグから染み出てキャビティ１６の内面とＭＬＣＣ１７との隙間に充填された熱硬化性樹脂によって前述の素子保持樹脂１６Ｊが形成される。
【００３６】
なお、第１絶縁樹脂層２１としてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。
【００３７】
（１５）図８（Ａ）に示すように、上記したプリプレグによって形成されたコア基板１１の表裏の両側の第１絶縁樹脂層２１，２１にＣＯ２レーザが照射されて、複数のビアホール２１Ｈが形成される。それら複数のビアホール２１Ｈの一部のビアホール２１Ｈは、導体回路層１２上に配置され、他の一部のビアホール２１ＨはＭＬＣＣ１７上に配置される。
【００３８】
（１６）無電解めっき処理が行われ、第１絶縁樹脂層２１，２１上と、ビアホール２１Ｈ，２１Ｈ内とに無電解めっき膜（図示せず）が形成される。
【００３９】
（１７）図８（Ｂ）に示すように、銅箔３７上の無電解めっき膜上に、所定パターンのめっきレジスト４０が形成される。
【００４０】
（１８）電解めっき処理が行われ、図８（Ｃ）に示すように、めっきがビアホール２１Ｈ，２１Ｈ内に充填されてビア導体２１Ｄ，２１Ｄが形成され、さらには、第１絶縁樹脂層２１，２１上の無電解めっき膜（図示せず）のうちめっきレジスト４０から露出している部分に電解めっき膜３９，３９が形成される。
【００４１】
（１９）めっきレジスト４０が剥離されると共に、めっきレジスト４０の下方の無電解めっき膜（図示せず）及び銅箔３７が除去され、図９（Ａ）に示すように、残された電解めっき膜３９、無電解めっき膜及び銅箔３７により、コア基板１１の表裏の各第１絶縁樹脂層２１上に第１導体層２２が形成される。そして、コア基板１１の表裏の各第１導体層２２の一部と導体回路層１２とがビア導体２１Ｄによって接続されると共に、各第１導体層２２の他の一部とＭＬＣＣ１７とがビア導体２１Ｄによって接続された状態になる。
【００４２】
（２０）上記した（１２）〜（１９）と同様の処理により、図９（Ｂ）に示すように、コア基板１１の表裏の各第１導体層２２上に第２絶縁樹脂層２３と第２導体層２４とが形成されて、各第２導体層２４の一部と第１導体層２２とがビア導体２３Ｄによって接続された状態になる。
【００４３】
（２１）図９（Ｃ）に示すように、コア基板１１の表裏の各第２導体層２４上にソルダーレジスト層２５，２５が積層される。
【００４４】
（２２）図１０に示すように、コア基板１１の表裏のソルダーレジスト層２５，２５の所定箇所にテーパー状のパッド用孔が形成され、コア基板１１の表裏の各第２導体層２４のうちパッド用孔から露出した部分がパッド２６になる。
【００４５】
（２３）パッド２６上に、ニッケル層、パラジウム層、金層の順に積層されて図１に示した金属膜４１が形成される。以上で電子部品内蔵配線板１０が完成する。
【００４６】
本実施形態の電子部品内蔵配線板１０の構造及び製造方法に関する説明は以上である。次に電子部品内蔵配線板１０の作用効果を、電子部品内蔵配線板１０の使用例と共に説明する。本実施形態の電子部品内蔵配線板１０は、例えば、以下のようにして使用される。即ち、図１１に示すように、電子部品内蔵配線板１０の有する前述の大、中、小のパッド２６Ａ，２６Ｂ，２６Ｃ上に、それら各パッドの大きさに合った大、中、小の半田バンプ２７Ａ，２７Ｂ，２７Ｃが形成される。そして、例えば、電子部品内蔵配線板１０のＦ面１０Ｆの小パッド群と同様に配置されたパッド群を下面に有するＣＰＵ８０が、各製品領域Ｒ２の小半田バンプ２７Ｃ群上に搭載されて半田付けされて、第１パッケージ基板１０Ｐが形成される。ここで、ＣＰＵ８０のパッドが、ビア導体２１Ｄ，２３Ｄを介してＭＬＣＣ１７に接続される。
【００４７】
次いで、メモリ８１を回路基板８２のＦ面８２Ｆに実装してなる第２パッケージ基板８２Ｐが、ＣＰＵ８０の上方から第１パッケージ基板１０Ｐ上に配されて、その第２パッケージ基板８２Ｐにおける回路基板８２のＳ面８２Ｓに備えるパッドに第１パッケージ基板１０Ｐにおける電子部品内蔵配線板１０の大半田バンプ２７Ａが半田付けされてＰｏＰ８３（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ８３）が形成される。なお、ＰｏＰ８３における電子部品内蔵配線板１０と回路基板８２の間には図示しない樹脂が充填される。
【００４８】
次いで、ＰｏＰ８３がマザーボード８４上に配されて、そのマザーボード８４が有するパッド群にＰｏＰ８３における電子部品内蔵配線板１０の中半田バンプ２７Ｂが半田付けされる。これにより、電子部品内蔵配線板１０に内蔵の複数のＭＬＣＣ１７が備えられた回路が構成される。
【００４９】
ここで、電子部品内蔵配線板１０に内蔵されている複数のＭＬＣＣ１７は、正負の６つの端子電極４２を２行３列の行列状に並べて備えているので、電子部品内蔵配線板１０の回路上において、ＭＬＣＣ１７が有するＥＳＬ及びＥＳＲの配置の自由度が高くなり、これにより、回路に通電される電力又は信号の周波数に応じて電力ロスが低くなるようにＭＬＣＣ１７を接続することができると考えられる。また、キャビティ１６がコア基板１１を貫通していて、そのキャビティ１６内に収容されているＭＬＣＣ１７は表裏の両面に端子電極４２を備えているので、ＭＬＣＣ１７をコア基板１１の表裏の回路に短い距離で接続することができ、ＭＬＣＣ１７を含む電子部品内蔵配線板１０の回路全体のＥＳＬ及びＥＳＲを抑えることができ、電力ロスを低くすることができると考えられる。
【００５０】
そして、同じ６極構造のＭＬＣＣ１７を２極のＭＬＣＣ１７として使用する部分においては、第１導体層２２に、ＭＬＣＣ１７の一方の極性の複数の端子電極４２（具体的には、負端子電極４２Ａ，４２Ｃ，４２Ｅ）を短絡するラインパターン５０と、他方の極性の端子電極４２（具体的には、正端子電極４２Ｂ，４２Ｄ，４２Ｆ）を短絡するベタパターン５１とを備えたことで、電子部品内蔵配線板１０の表裏の各１つの第１導体層２２で、６極の端子電極４２を２極に纏めることができると考えられる。これにより、ＭＬＣＣ１７周りの回路をコンパクトにすることができると考えられる。さらに、正、負の端子電極４２としてそれぞれ３つに分岐されたものを電子部品内蔵配線板１０の回路上で再度短絡することでＥＳＲが約１／３に下がると考えられる。また、外面に２つの端子電極４２しか有しない２極構造のＭＬＣＣ１７を、６極構造のＭＬＣＣ１７とは別に電子部品内蔵配線板１０に内蔵する構成にすると、電子部品内蔵配線板１０を製造する際に、２種類のＭＬＣＣ１７を分けて実装することになり、生産性の低下が問題になり得るが、そのような問題も生じないと考えられる。
【００５１】
［第２実施形態］
図１２及び図１３には、第２実施形態に係る電子部品内蔵配線板１０Ｖが示されている。図１２に示すように、本実施形態の電子部品内蔵配線板１０Ｖでは、コア基板１１のＦ面１１Ｆ上及びＳ面１１Ｓ上に、キャビティ１６を囲むように枠状パターン６０が形成されている。そして、ベタパターン５１と枠状パターン６０とがビア導体２１Ｄによって接続され、ベタパターン５１と枠状パターン６０とがグランドして使用されている。
【００５２】
また、コア基板１１のＦ面１１Ｆ及びＳ面１１Ｓ上では、図１３に示すように、負端子電極４２Ａ，４２Ｃ，４２Ｅと枠状パターン６０の内縁部との間の最短距離Ｌ１より、正端子電極４２Ｂ，４２Ｄ，４２Ｆと枠状パターン６０の内縁部との間の最短距離Ｌ２が大きくなっている。これにより、製造状のばらつきで、正端子電極４２Ｂ，４２Ｄ，４２Ｆが枠状パターン６０に導通することが防がれると考えられる。また、製造状のばらつきで負端子電極４２Ａ，４２Ｃ，４２Ｅが枠状パターン６０に導通することがあっても、そもそも負端子電極４２Ａ，４２Ｃ，４２Ｅは第１導体層２２等を介して枠状パターン６０に接続されて同電位になっているので問題にはならない。
【００５３】
［他の実施形態］
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
【００５４】
（１）前記第１及び第２実施形態の電子部品内蔵配線板１０，１０Ｖでは、コア基板１１の表裏にビルドアップ層２０，２０が積層されていたが、基板の表裏の一方の面のみにビルドアップ層を積層した構成にしてもよい。
【００５５】
（２）前記第１及び第２実施形態の電子部品内蔵配線板１０，１０Ｖに内蔵されているＭＬＣＣ１７は、端子電極４２を２行３列に並べてそなえていたが、２行、４列以上の端子金具４２を備えた構成にしてもよい。
【００５６】
（３）前記第１及び第２実施形態の電子部品内蔵配線板１０，１０Ｖでは、２極のＭＬＣＣ１７として使用されるＭＬＣＣ１７が内蔵されているＭＬＣＣ１７の一部のみであったが、内蔵されているＭＬＣＣ１７の全てが２極のＭＬＣＣ１７として使用される構成であってもよい。
【符号の説明】
【００５７】
１０，１０Ｖ    電子部品内蔵配線板
１１    コア基板（基板）
１６    キャビティ
１７    ＭＬＣＣ（積層セラミックコンデンサ，電子部品）
２１    第１絶縁樹脂層（層間絶縁層）
２１Ｄ  ビア導体
２２    第１導体層（導体層）
４２    端子電極
５０    ラインパターン
５１    ベタパターン
６０    枠状パターン
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図３】
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