(57)【要約】【課題】精度が高く、製造ばらつきにも強い昇降圧回路を備え、耐圧を確保しつつ、オン抵抗も十分低減したＭＯＳスイッチ回路を提供すること。【解決手段】第１のスイッチ制御信号ＩＮ２が入力される昇圧回路１１０と、昇圧回路の出力信号ＩＮ４がゲート端子Ｇｎに供給されるＮＭＯＳトランジスタ１０８と、第２のスイッチ制御信号ＩＮ１が入力される降圧回路１２０と、降圧回路の出力信号ＩＮ３がゲート端子Ｇｐに供給されるＰＭＯＳトランジスタ１０７と、ＮＭＯＳトランジスタのドレイン端子ＤｎとＰＭＯＳトランジスタのドレイン端子Ｄｐとが接続される出力端子１０５と、昇圧回路の接地端子１０２と出力端子２０７との間に接続される第１の容量素子２０９と、降圧回路の電源端子１０１と出力端子３０７との間に接続される第３の容量素子３１４とを備えている。【選択図】図１
2016162071.tif 000002
【特許請求の範囲】
【請求項１】
第１のスイッチ制御信号が入力される昇圧回路と、
前記昇圧回路の出力信号がゲート端子に供給されるＮＭＯＳトランジスタと、を備えたＭＯＳスイッチ回路であり、
前記昇圧回路が、
前記第１のスイッチ制御信号が入力される第１のインバータと、
前記第１のスイッチ制御信号がゲート端子に入力され、ソース端子が前記接地端子に接続され、ドレイン端子が前記出力端子に接続される第１のトランジスタと、
前記第１のスイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第２のトランジスタと、
前記出力端子がゲート端子に接続され、ソース端子が前記電源端子に接続され、ドレイン端子が前記第２のトランジスタのソース端子に接続される第３のトランジスタと、
前記出力端子と前記接地端子との間に接続される第１の容量素子と、
前記第１のインバータの出力端子と前記第３のトランジスタのドレイン端子との間に接続される第２の容量素子と、
を備えるＭＯＳスイッチ回路。
【請求項２】
さらに、第２スイッチ制御信号に応じて制御されるＰＭＯＳトランジスタを備える請求項１に記載のＭＯＳスイッチ回路。
【請求項３】
第２のスイッチ制御信号が入力される降圧回路と、
前記降圧回路の出力信号がゲート端子に供給されるＰＭＯＳトランジスタと、を備えたＭＯＳスイッチ回路であり、
前記降圧回路が、
前記第２のスイッチ制御信号が入力される第２のインバータと、
前記第２のスイッチ制御信号がゲート端子に入力され、ソース端子が前記電源端子に接続され、ドレイン端子が前記出力端子に接続される第４のトランジスタと、
前記第の２スイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第５のトランジスタと、
前記出力端子がゲート端子に接続され、ソース端子が前記接地端子に接続され、ドレイン端子が前記第５のトランジスタのソース端子に接続される第６のトランジスタと、
前記出力端子と前記電源端子との間に接続される第３の容量素子と、
前記第２のインバータの出力端子と前記第６のトランジスタのドレイン端子との間に接続される第４の容量素子と、
を備えるＭＯＳスイッチ回路。
【請求項４】
さらに、第１スイッチ制御信号に応じて制御されるＮＭＯＳトランジスタを備える請求項３に記載のＭＯＳスイッチ回路。
【請求項５】
第１のスイッチ制御信号が入力される第１のインバータと、
前記第１のスイッチ制御信号がゲート端子に入力され、ソース端子が接地端子に接続され、ドレイン端子が出力端子に接続される第１のトランジスタと、
前記第１のスイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第２のトランジスタと、
前記出力端子がゲート端子に接続され、ソース端子が電源端子に接続され、ドレイン端子が前記第２のトランジスタのソース端子に接続される第３のトランジスタと、
前記出力端子と前記接地端子の間に接続される第１の容量素子と、
前記第１のインバータの出力端子と前記第３のトランジスタのドレイン端子との間に接続される第２の容量素子と、
を備えている昇圧回路と、
第２のスイッチ制御信号が入力される第２のインバータと、
前記第２のスイッチ制御信号がゲート端子に入力され、ソース端子が電源端子に接続され、ドレイン端子が出力端子に接続される第４のトランジスタと、
前記第２のスイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第５のトランジスタと、
前記出力端子がゲート端子に接続され、ソース端子が接地端子に接続され、ドレイン端子が前記第５のトランジスタのソース端子に接続される第６のトランジスタと、
前記出力端子と前記電源端子との間に接続される第３の容量素子と、
前記第２のインバータの出力端子と前記第６のトランジスタのドレイン端子との間に接続される第４の容量素子と、
を備えている降圧回路と、
前記昇圧回路及び前記降圧回路の出力電圧がそれぞれ入力されるスイッチと、
前記第１のスイッチ制御信号及び前記第２のスイッチ制御信号を生成するスイッチ制御信号生成部と、
を備える半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳスイッチ回路及びその半導体集積回路に関し、より詳細には、昇降圧回路を備え、耐圧を確保しつつ、オン抵抗も十分低減したＭＯＳスイッチ回路及びその半導体集積回路に関する。
【背景技術】
【０００２】
従来からＰＭＯＳトランジスタとＮＭＯＳトランジスタを備えたＭＯＳスイッチ回路は知られている。この種のＭＯＳスイッチ回路は、例えば、特許文献１に開示されている。
図８は、特許文献１に記載されたＭＯＳスイッチ回路を説明するための回路構成図である。なお、以下に記載のＭＯＳスイッチ回路とは、ＭＯＳトランジスタを利用したスイッチ回路を指すものとする。
【０００３】
図８に示したＭＯＳスイッチ８００は、ｐ型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）１７とｎ型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１８を備えている。ＰＭＯＳトランジスタ１７のゲート端子には、入力信号ＩＮ１が入力される。また、ＮＭＯＳトランジスタ１８のゲート端子には、入力信号ＩＮ２が入力され、入力信号ＩＮ１，ＩＮ２は、互いに逆の極性を有する電圧信号である。ＭＯＳスイッチ８００から出力される出力信号ＯＵＴは、入力信号ＩＮ１，ＩＮ２の変化に応じて変化する。
【０００４】
すなわち、入力信号ＩＮ１として、Ｌｏｗレベルの電圧ＧＮＤ（グランド）がＭＯＳトランジスタ１７のゲート端子に入力されると、ＰＭＯＳトランジスタ１７がオンする。ＰＭＯＳトランジスタ１７のオンにより、出力信号ＯＵＴは、Ｈｉｇｈレベルの電圧ＶＣＣとなる。一方、ＮＭＯＳトランジスタ１８に電圧ＶＣＣが入力されると、ＮＭＯＳトランジスタ１８がオンする。ＮＭＯＳトランジスタ１８のオンにより、出力信号ＯＵＴとして、電圧ＧＮＤが出力される。
【０００５】
以上説明したＭＯＳスイッチにおいて、電圧ＶＣＣが低い場合について説明する。電圧ＶＣＣが閾値電圧Ｖｔｈ以下の場合、電圧ＶＣＣが入力信号ＩＮ１，ＩＮ２として入力されたＭＯＳトランジスタ１７，１８のゲート・ソース端子間の電圧Ｖｇｓは小さく、閾値電圧を超えることがない。このため、ＭＯＳトランジスタ１７，１８は、それぞれオフ状態になっている。
【０００６】
また、入力信号ＩＮ１に電圧ＧＮＤが入力され、ＭＯＳトランジスタ１７，１８のゲート・ソース端子間の電圧Ｖｇｓがそれぞれの閾値電圧を超えると、ＰＭＯＳトランジスタ１７がオンして出力信号ＯＵＴは電圧ＶＣＣとなる。このとき、ＰＭＯＳトランジスタ１７のゲート・ソース端子間の電圧Ｖｇｓは、以下のように表される。
Ｖｇｓ＝｜ＧＮＤ−ＶＣＣ｜
【０００７】
しかし、上述したように、電圧ＶＣＣが低い場合、｜ＧＮＤ−ＶＣＣ｜の値が小さくなる。ＭＯＳトランジスタのオン抵抗は、｜Ｖｇｓ−Ｖｔｈ｜の値に反比例する。このため、図８に示したＭＯＳスイッチでは、ＰＭＯＳトランジスタ１７のオン抵抗が大きくなってしまう。
また、入力信号ＩＮ２としてＨｉｇｈレベルの電圧ＶＣＣが入力されると、ＮＭＯＳトランジスタ１８がオンし、出力信号ＯＵＴとして電圧ＧＮＤが出力される。このときにも、電圧ＶＣＣが低ければ、｜ＶＣＣ−ＧＮＤ｜の値は小さく、ＮＭＯＳトランジスタ１８のオン抵抗が大きくなってしまう。
【０００８】
以上の課題を解決するための方法としては、ＭＯＳトランジスタ１７，１８に入力する入力信号を昇圧又は降圧させてオン抵抗を低減することが考えられる。
上述した特許文献１では、ＭＯＳトランジスタの入力信号を昇圧又は降圧させている。昇圧の場合は、２倍のＶＣＣがＭＯＳトランジスタの入力信号となり、降圧の場合は、−ＶＣＣがＭＯＳトランジスタの入力信号となる。上述した特許文献１では、入力信号がプロセスの最大定格電圧を超えないように、図９及び図１０に示すＭＯＳトランジスタユニット２０８，７０８によって対処している。
【０００９】
図９は、特許文献１に記載された昇圧回路を説明するための回路構成図である。ＭＯＳトランジスタ２０５のソース・ドレイン端子間に、直列に接続された３つのＰＭＯＳトランジスタ２０８ａ，２０８ｂ，２０８ｃによって構成されるトランジスタユニット２０８を備えている。
図１０は、特許文献１に記載された降圧回路を説明するための回路構成図である。ＭＯＳトランジスタ３１３と出力端子３０７に接続されるノードとの間に、直列に接続された３つのＮＭＯＳトランジスタ７０８ａ，７０８ｂ，７０８ｃによって構成されるトランジスタユニット７０８を備えている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１３−１１４３２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、図９に示したＭＯＳトランジスタユニット２０８のように、ＭＯＳトランジスタを複数個重ねて構成した場合、ＭＯＳトランジスタの閾値と使用する個数の掛け合わせとなり、出力電圧がＭＯＳトランジスタの閾値に依存するため精度が乏しい。
また、ＭＯＳトランジスタの閾値自体のばらつきに対しても影響が大きく精度を悪化させる原因となっている。
【００１２】
その結果、従来の昇降圧回路を有するＭＯＳスイッチ回路は、昇圧電圧又は降圧電圧の精度が低いため、昇圧電圧又は降圧電圧が入力されるＭＯＳトランジスタの耐圧を確保した上での、オン抵抗の低減が不十分であった。そのため、オン抵抗によって、入力信号に対する出力電圧の応答性の向上も不十分であった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、精度が高く、製造ばらつきにも強い昇降圧回路を備え、耐圧を確保しつつ、オン抵抗も十分低減したＭＯＳスイッチ回路及びその半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の態様においては、第１のスイッチ制御信号が入力される昇圧回路と、前記昇圧回路の出力信号がゲート端子に供給されるＮＭＯＳトランジスタと、を備えたＭＯＳスイッチ回路であり、前記昇圧回路が、前記第１のスイッチ制御信号が入力される第１のインバータと、前記第１のスイッチ制御信号がゲート端子に入力され、ソース端子が前記接地端子に接続され、ドレイン端子が前記出力端子に接続される第１のトランジスタと、前記第１のスイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第２のトランジスタと、前記出力端子がゲート端子に接続され、ソース端子が前記電源端子に接続され、ドレイン端子が前記第２のトランジスタのソース端子に接続される第３のトランジスタと、前記出力端子と前記接地端子との間に接続される第１の容量素子と、前記第１のインバータの出力端子と前記第３のトランジスタのドレイン端子との間に接続される第２の容量素子と、を備える。
【００１４】
本発明の第２の態様においては、第２のスイッチ制御信号が入力される降圧回路と、前記降圧回路の出力信号がゲート端子に供給されるＰＭＯＳトランジスタと、を備えたＭＯＳスイッチ回路であり、前記降圧回路が、前記第２のスイッチ制御信号が入力される第２のインバータと、前記第２のスイッチ制御信号がゲート端子に入力され、ソース端子が前記電源端子に接続され、ドレイン端子が前記出力端子に接続される第４のトランジスタと、前記第の２スイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第５のトランジスタと、前記出力端子がゲート端子に接続され、ソース端子が前記接地端子に接続され、ドレイン端子が前記第５のトランジスタのソース端子に接続される第６のトランジスタと、前記出力端子と前記電源端子との間に接続される第３の容量素子と、前記第２のインバータの出力端子と前記第６のトランジスタのドレイン端子との間に接続される第４の容量素子と、を備える。
【００１５】
本発明の第３の態様においては、第１のスイッチ制御信号が入力される第１のインバータと、前記第１のスイッチ制御信号がゲート端子に入力され、ソース端子が接地端子に接続され、ドレイン端子が出力端子に接続される第１のトランジスタと、前記第１のスイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第２のトランジスタと、前記出力端子がゲート端子に接続され、ソース端子が電源端子に接続され、ドレイン端子が前記第２のトランジスタのソース端子に接続される第３のトランジスタと、前記出力端子と前記接地端子の間に接続される第１の容量素子と、前記第１のインバータの出力端子と前記第３のトランジスタのドレイン端子との間に接続される第２の容量素子と、を備えている昇圧回路と、第２のスイッチ制御信号が入力される第２のインバータと、前記第２のスイッチ制御信号がゲート端子に入力され、ソース端子が電源端子に接続され、ドレイン端子が出力端子に接続される第４のトランジスタと、前記第２のスイッチ制御信号がゲート端子に入力され、ドレイン端子が前記出力端子に接続される第５のトランジスタと、前記出力端子がゲート端子に接続され、ソース端子が接地端子に接続され、ドレイン端子が前記第５のトランジスタのソース端子に接続される第６のトランジスタと、前記出力端子と前記電源端子との間に接続される第３の容量素子と、前記第２のインバータの出力端子と前記第６のトランジスタのドレイン端子との間に接続される第４の容量素子と、を備えている降圧回路と、前記昇圧回路及び前記降圧回路の出力電圧がそれぞれ入力されるスイッチと、前記第１のスイッチ制御信号及び前記第２のスイッチ制御信号を生成するスイッチ制御信号生成部と、を備える半導体集積回路である。
なお、上述した態様は、本発明の必要な特徴的な構成のすべてを記載したものではなく、その他の構成を組み合わせることにより本発明を構成することも可能である。
【発明の効果】
【００１６】
本発明によれば、精度が高く、製造ばらつきに強い昇降圧回路を備え、耐圧を確保しつつ、オン抵抗も十分低減したＭＯＳスイッチ回路及びその半導体集積回路を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るＭＯＳスイッチ回路の前提技術を説明するための回路構成図である。
【図２】図１に示した昇圧回路を説明するための回路構成図である。
【図３】図１に示した降圧回路を説明するための回路構成図である。
【図４】本発明に係るＭＯＳスイッチ回路の実施形態１を説明するための回路構成図で、昇圧回路を示した図である。
【図５】（ａ）乃至（ｄ）は、図４に示した本実施形態１における昇圧回路の動作を説明するためのフローチャートを示す図である。
【図６】本発明に係るＭＯＳスイッチ回路の実施形態２を説明するための回路構成図で、降圧回路を示した図である。
【図７】（ａ）乃至（ｄ）は、図６に示した本実施形態２における降圧回路の動作を説明するためのフローチャートを示す図である。
【図８】特許文献１に記載されたＭＯＳスイッチ回路を説明するための回路構成図である。
【図９】特許文献１に記載された昇圧回路を説明するための回路構成図である。
【図１０】特許文献１に記載された降圧回路を説明するための回路構成図である。
【発明を実施するための形態】
【００１８】
以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
【００１９】
以下、図面を参照して本発明の各実施形態について説明する。  
まず、実施形態の説明の前に、本発明に係るＭＯＳスイッチ回路の前提技術について以下に説明する。
図１は、本発明に係るＭＯＳスイッチ回路の前提技術を説明するための回路構成図である。
図１に示したＭＯＳスイッチ回路は、電源電圧ＶＣＣを供給するための電源端子１０１と、接地電圧ＧＮＤを供給するための接地端子１０２との間に接続された、ＰＭＯＳトランジスタ１０７と、ＮＭＯＳトランジスタ１０８と、ＰＭＯＳトランジスタ１０７のゲート端子Ｇｐに接続されている降圧回路１２０と、ＮＭＯＳトランジスタ１０８のゲート端子Ｇｎに接続されている昇圧回路１１０とを備えている。
【００２０】
降圧回路１２０は、外部から電圧信号が入力される入力端子１０３と接続されている。入力端子１０３に入力される電圧信号を入力信号ＩＮ１とする。入力信号ＩＮ１は、降圧回路１２０によって入力信号ＩＮ３に降圧され、ＰＭＯＳトランジスタ１０７のゲート端子Ｇｐに入力される。また、昇圧回路１１０は、外部から電圧信号が入力される入力端子１０４と接続されている。入力端子１０４に入力される電圧信号を入力信号ＩＮ２とする。入力信号ＩＮ２は、昇圧回路１１０によって入力信号ＩＮ４に昇圧され、ＮＭＯＳトランジスタ１０８のゲート端子Ｇｎに入力される。
入力信号ＩＮ１、入力信号ＩＮ２として、Ｌｏｗレベルの電圧ＧＮＤ又はＨｉｇｈレベルの電圧ＶＣＣが入力される。ＰＭＯＳトランジスタ１０７とＮＭＯＳトランジスタ１０８との間に接続された出力端子１０５からは、入力信号ＩＮ１，ＩＮ２の変化に応じた出力信号ＯＵＴが出力される。
【００２１】
電圧ＧＮＤが入力信号ＩＮ１として降圧回路１２０に入力された場合、降圧回路１２０から出力される入力信号ＩＮ３の値は、Ｈｉｇｈレベルの電圧ＶＣＣとなる。また、電圧ＶＣＣが入力信号ＩＮ１として降圧回路１２０に入力された場合、降圧回路１２０から出力される入力信号ＩＮ３の値は、Ｌｏｗレベルの電圧−ＶＣＣとなる。また、電圧ＶＣＣが入力信号ＩＮ２として昇圧回路１１０に入力された場合、昇圧回路１１０から出力される入力信号ＩＮ４の値は、Ｌｏｗレベルの電圧ＧＮＤとなる。また、Ｌｏｗレベルの電圧ＧＮＤが入力信号ＩＮ２として昇圧回路１１０に入力された場合、昇圧回路１１０から出力される入力信号ＩＮ４の値は、Ｈｉｇｈレベルの電圧２ＶＣＣとなる。
【００２２】
次に、図１におけるＭＯＳスイッチ回路の動作について以下に説明する。
入力信号ＩＮ１として電圧ＶＣＣが入力されると、降圧回路１２０は、入力信号ＩＮ３として電圧−ＶＣＣを出力する。ＰＭＯＳトランジスタ１０７は、ゲート端子Ｇｐに電圧−ＶＣＣが入力されたことによってオンし、電源端子１０１から供給される電圧ＶＣＣがＨｉｇｈレベルの出力信号ＯＵＴとして、出力端子１０５から出力される。なお、このとき、昇圧回路１１０にも、入力信号ＩＮ２として電圧ＶＣＣが入力される。昇圧回路１１０は、電圧ＧＮＤをＮＭＯＳトランジ１０８に出力する。ゲート端子Ｇｎに電圧ＧＮＤが印加されたＮＭＯＳトランジスタ１０８は、オフされる。
【００２３】
以上の動作において、ＰＭＯＳトランジスタ１０７のゲート・ソース端子間の電圧Ｖｇｓは、以下のように表される。
Ｖｇｓ＝｜（−Ｖｃｃ）−Ｖｃｃ｜
｜（−Ｖｃｃ）−Ｖｃｃ｜の値は、先に背景技術で説明した、ゲート・ソース端子間の電圧Ｖｇｓ｜ＧＮＤ−ＶＣＣ｜よりも大きくなる。そして、ＭＯＳトランジスタのオン抵抗の値は、Ｖｇｓ−Ｖｔｈに反比例する。このため、回路を駆動する電圧ＶＣＣが低い場合であっても、ＰＭＯＳトランジスタ１０７のオン抵抗の値が小さくなることが分かる。
【００２４】
入力信号ＩＮ２として電圧ＧＮＤが入力されると、昇圧回路１１０は、入力信号ＩＮ４として電圧２ＶＣＣを出力する。ＮＭＯＳトランジスタ１０８は、ゲート端子Ｇｎに電圧２ＶＣＣが入力されたことによってオンし、電源端子１０１から供給される電圧ＧＮＤがＬｏｗレベルの出力信号ＯＵＴとして、出力端子１０５から出力される。なお、このとき、降圧回路１２０にも、入力信号ＩＮ１として電圧ＧＮＤが入力される。降圧回路１２０は、電圧ＶＣＣをＰＭＯＳトランジ１０７に出力する。ゲート端子Ｇｐに電圧ＶＣＣが印加されたＰＭＯＳトランジスタ１０７は、オフされる。
【００２５】
以上の動作において、ＮＭＯＳトランジスタ１０８のゲート・ソース端子間の電圧Ｖｇｓは、以下のように表される。
Ｖｇｓ＝｜２ＶＣＣ−ＧＮＤ｜
｜２ＶＣＣ−ＧＮＤ｜の値は、従来の図８の構成である、ゲート・ソース端子間の電圧Ｖｇｓ｜ＶＣＣ−ＧＮＤ｜よりも大きくなる。そして、ＭＯＳトランジスタのオン抵抗の値は、Ｖｇｓ−Ｖｔｈに反比例する。このため、回路を駆動する電圧ＶＣＣが低い場合であっても、ＮＭＯＳトランジスタ１０８のオン抵抗の値が小さくなることが分かる。
【００２６】
以上説明したように、図１に示した前提技術におけるＭＯＳスイッチ回路では、ＰＭＯＳトランジスタ１０７のゲート端子ＧｐをＨｉｇｈレベルの電圧ＶＣＣ、Ｌｏｗレベルの電圧−ＶＣＣで動作させることができる。このため、ＰＭＯＳトランジスタ１０７のオン抵抗を低減することができる。また、図１に示したＭＯＳスイッチ回路によれば、ＮＭＯＳトランジスタ１０８のゲート端子Ｇｎを、Ｈｉｇｈレベルの電圧２ＶＣＣ、Ｌｏｗレベルの電圧ＧＮＤで動作させることができる。このため、ＮＭＯＳトランジスタ１０８のオン抵抗を低減することができる。
【００２７】
図２は、図１に示したＭＯＳスイッチ回路における昇圧回路を説明するための具体的な回路構成図である。昇圧回路１１０は、ＰＭＯＳトランジスタ２０１，２０２，２０５と、ＮＭＯＳトランジスタ２０３，２０４と、容量素子２０６とによって構成されている。
ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０３とは、ドレイン端子Ｄ１，Ｄ３同士、ゲート端子Ｇ１，Ｇ３同士が互いに接続されている。ＰＭＯＳトランジスタ２０１のソース端子Ｓ１は、電源端子１０１に接続されて電圧ＶＣＣの供給を受けている。ＮＭＯＳトランジスタ２０３のソース端子Ｓ３は、接地端子１０２に接続され、電圧ＧＮＤの供給を受けている。ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０３は、インバータを構成している。
【００２８】
また、ＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０４とは、ドレイン端子Ｄ２，Ｄ４同士、ゲート端子Ｇ２，Ｇ４同士が互いに接続されている。ＰＭＯＳトランジスタ２０２のソース端子Ｓ２は、電源端子１０１及びＰＭＯＳトランジスタ２０１のソース端子Ｓ１にＰＭＯＳトランジスタ２０５を介して接続されている。ＮＭＯＳトランジスタ２０４のソース端子Ｓ４は、ＮＭＯＳトランジスタ２０３のソース端子Ｓ３及び接地端子１０２に接続されている。ＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０４は、インバータを構成している。
【００２９】
ＭＯＳトランジスタ２０１〜２０４のゲート端子Ｇ１〜Ｇ４は、入力端子１０４に接続され、ゲート端子Ｇ１〜Ｇ４には入力信号ＩＮ２が入力される。ＰＭＯＳトランジスタ２０５のゲート端子Ｇ５は、ＮＭＯＳトランジスタ１０８に対する入力端子に接続されている。入力端子からは、入力信号ＩＮ４が入力される。入力信号ＩＮ４は、図１に示したＮＭＯＳトランジスタ１０８のゲート端子Ｇｎに入力される。
容量素子２０６の一端は、ＭＯＳトランジスタ２０１，２０３のドレイン端子Ｄ１，Ｄ３に接続されている。また、容量素子の他の一端は、ＰＭＯＳトランジスタ２０２のソース端子Ｓ２と、ＰＭＯＳトランジスタ２０５のドレイン端子Ｄ５とに接続されている。
【００３０】
次に、図２に示した昇圧回路の動作について以下に説明する。
図２において、第１の期間Ｐｈ１の入力信号ＩＮ２が電圧ＶＣＣであるとすると、ＮＭＯＳトランジスタ２０３がオンされて、ＰＭＯＳトランジスタ２０１はオフされる。このとき、ＮＭＯＳトランジスタ２０３のドレイン端子Ｄ３と容量素子２０６の一端との間の電圧が、電圧ＧＮＤになる。ＮＭＯＳトランジスタ２０３のドレイン端子Ｄ３と容量素子２０６の一端との間のノードをノードＡとする。ノードＡを図２中に示す。
【００３１】
以上の動作と同時に、ＮＭＯＳトランジスタ２０４がオンされて、ＰＭＯＳトランジスタ２０２がオフされる。ＮＭＯＳトランジスタ２０４のオンにより、出力端子２０７からは電圧ＧＮＤが出力される。出力端子２０７から電圧ＧＮＤが出力されるとき、ＰＭＯＳトランジスタ２０５がオンされる。このため、ＰＭＯＳトランジスタ２０５のドレインＤ５と接続される一点に電圧ＶＣＣが印加される。このノードをノードＢとする。ノードＢを図２中に示す。このとき、容量素子２０６には、ノードＡの電位を基準にして、電圧ＶＣＣに相当する電荷が蓄積される。
【００３２】
次の第２の期間Ｐｈ２では、入力信号ＩＮ２として、電圧ＧＮＤが昇圧回路１１０に入力される。このとき、ＰＭＯＳトランジスタ２０１がオンし、ＮＭＯＳトランジスタ２０３がオフされる。ＰＭＯＳトランジスタ２０１のオンにより、ノードＡの電位が電圧ＶＣＣになる。このとき、第２の期間Ｐｈ２では、第１の期間Ｐｈ１において、容量素子２０６に＋ＶＣＣの電荷がチャージされているため、ノードＡの電位がＶＣＣになると、ノードＢの電位が２ＶＣＣとなる。
【００３３】
また、入力信号ＩＮ２として電圧ＧＮＤが入力されたことにより、ＰＭＯＳトランジスタ２０２がオンされて、ノードＢにかかる電圧２ＶＣＣが、出力端子２０７から出力される。電圧２ＶＣＣがゲート端子Ｇ５に入力されたＰＭＯＳトランジスタ２０５は、オフされる。
このような昇圧回路１１０は、図１に示したＮＭＯＳトランジスタ１０８のゲート端子Ｇｎを、Ｈｉｇｈレベルの電圧ＶＣＣと、Ｌｏｗレベルの電圧ＧＮＤとによって動作させることができる。このため、図２に示した昇圧回路１１０によれば、ＮＭＯＳトランジスタ１０８のオン抵抗を、背景技術で説明した図８の構成よりも小さくすることができる。
【００３４】
図３は、図１に示したＭＯＳスイッチ回路における降圧回路を説明するための具体的な回路構成図である。降圧回路１２０は、ＰＭＯＳトランジスタ３０９，３１０と、ＮＭＯＳトランジスタ３１１，３１２，３１３と、容量素子３０６とによって構成されている。
ＰＭＯＳトランジスタ３０９とＮＭＯＳトランジスタ３１１とは、ドレイン端子Ｄ９，Ｄ１１同士、ゲート端子Ｇ９，Ｇ１１同士が互いに接続されている。ＰＭＯＳトランジスタ３０９のソース端子Ｓ９は、電源端子１０１に接続されて電圧ＶＣＣの供給を受けている。ＮＭＯＳトランジスタ３１１のソース端子Ｓ１１は、接地端子１０２に接続され、電圧ＧＮＤの供給を受けている。ＰＭＯＳトランジスタ３０９とＮＭＯＳトランジスタ３１１は、インバータを構成している。
【００３５】
また、ＰＭＯＳトランジスタ３１０とＮＭＯＳトランジスタ３１２とは、ドレイン端子Ｄ１０，Ｄ１２同士、ゲート端子Ｇ１０，Ｇ１２同士が互いに接続されている。ＰＭＯＳトランジスタ３１０のソース端子Ｓ１０は、電源端子１０１及びＰＭＯＳトランジスタ３０９のソース端子Ｓ９に接続されている。ＮＭＯＳトランジスタ３１２のソース端子Ｓ１２は、ＮＭＯＳトランジスタ３１１のソース端子Ｓ１１及び接地端子１０２に、ＮＭＯＳトランジスタ３１３を介して接続されている。ＰＭＯＳトランジスタ３１０とＮＭＯＳトランジスタ３１２は、インバータを構成している。
【００３６】
ＭＯＳトランジスタ３０９〜３１２のゲート端子Ｇ９〜Ｇ１２は、入力端子１０３に接続され、ゲート端子にＧ９〜Ｇ１２は入力信号ＩＮ１が入力される。ＮＭＯＳトランジスタ３１３のゲート端子Ｇ１３は、図１に示したＰＭＯＳトランジスタ１０７に対する、入力端子に接続されている。入力端子からは、入力信号ＩＮ３が入力される。入力信号ＩＮ３は、図１に示したＰＭＯＳトランジスタ１０７のゲート端子Ｇｐに入力される。
容量素子３０６の一端は、ＭＯＳトランジスタ３０９，３１１のドレイン端子Ｄ９，Ｄ１１に接続されている。また、容量素子３０６の他の一端は、ＮＭＯＳトランジスタ３１２のソース端子Ｓ１２と、ＮＭＯＳトランジスタ３１３のドレイン端子Ｄ１３とに接続されている。
【００３７】
次に、図３に示した降圧回路の動作について以下に説明をする。
図３において、第１の期間Ｐｈ１に入力信号ＩＮ１として電圧ＧＮＤが入力される。このとき、ＰＭＯＳトランジスタ３０９がオンし、ＰＭＯＳトランジスタ３０９のオンによってＮＭＯＳトランジスタ３１１と容量素子３０６との間の一点に電圧ＶＣＣが印加される。この一点をノードＣとする。ノードＣを図３中に示す。また、入力信号ＩＮ１として電圧ＧＮＤが入力されたことにより、ＰＭＯＳトランジスタ３１０がオンされる。ＰＭＯＳトランジスタ３１０のオンによって入力端子３０７からは出力信号ＩＮ３として電圧ＶＣＣが出力される。
【００３８】
電圧ＶＣＣは、ＮＭＯＳトランジスタ３１３のゲート端子Ｇ１３に入力されて、ＮＭＯＳトランジスタ３１３がオンされる。このため、ＮＭＯＳトランジスタ３１３のソース端子Ｓ１３と容量素子３０６との間の一点には、電圧ＧＮＤが印加される。この一点をノードＤとし、ノードＤを図３中に示す。ノードＤがＧＮＤになったことにより、容量素子３０６には、ノードＣを基準にして、−ＶＣＣの電荷がチャージされる。
【００３９】
次の第２の期間Ｐｈ２では、入力信号ＩＮ１として、電圧ＶＣＣが入力される。電圧ＶＣＣの入力により、ＮＭＯＳトランジスタ３１１がオンされる。ＮＭＯＳトランジスタ３１１のオンにより、ノードＣには電圧ＧＮＤが印加される。
このとき、期間Ｐｈ２において、容量素子３０６には−ＶＣＣの電荷がチャージされている。このため、ノードＣに電圧ＧＮＤがかかると、ノードＤの電圧は、−ＶＣＣになる。入力信号ＩＮ１としてＶＣＣが入力されたことによって、ＮＭＯＳトランジスタ３１２はオンされている。ＮＭＯＳトランジスタ３１２のオンにより、ノードＤの電圧である、−ＶＣＣが出力端子３０７から出力される。
【００４０】
以上、説明したように、降圧回路１２０は、図１に示したＰＭＯＳトランジスタ１０７のゲート端子Ｇｐを、Ｈｉｇｈレベルの電圧ＶＣＣと、Ｌｏｗレベルの電圧−ＶＣＣとによって動作させることができる。このため、実施形態１の降圧回路１２０によれば、ＰＭＯＳトランジスタ１０７のオン抵抗を、背景技術で説明した図８の構成よりも小さくすることができる。
【００４１】
本発明に係るＭＯＳスイッチ回路は、昇降圧回路の出力電圧が入力されるＭＯＳスイッチ回路である。
第１のスイッチ制御信号ＩＮ２が入力される昇圧回路１１０と、この昇圧回路１１０の出力信号ＩＮ４がゲート端子Ｇｎに供給されるＮＭＯＳトランジスタ１０８と、第２のスイッチ制御信号ＩＮ１が入力される降圧回路１２０と、この降圧回路１２０の出力信号ＩＮ３がゲート端子Ｇｐに供給されるＰＭＯＳトランジスタ１０７と、ＮＭＯＳトランジスタ１０８のドレイン端子ＤｎとＰＭＯＳトランジスタ１０７のドレイン端子Ｄｐとが接続される出力端子１０５と、昇圧回路１１０の接地端子１０２と出力端子２０７との間に接続される第１の容量素子２０９と、降圧回路１２０の電源端子１０１と出力端子３０７との間に接続される第３の容量素子３１４とを備え、ＮＭＯＳトランジスタ１０８とＰＭＯＳトランジスタ１０７とのオン抵抗の値を低減するように構成されている。
【００４２】
＜実施形態１＞
図４は、本発明に係るＭＯＳスイッチ回路の実施形態１を説明するための回路構成図で、昇圧回路を示した図である。なお、図２と同じ機能を有する構成要素には同一の符号を付してあり、その説明は省略する。
図２に示した前提技術の昇圧回路１１０は、ＮＭＯＳトランジスタ１０８に対して電圧２ＶＣＣを入力することができる。ただし、昇圧回路１１０では、ＮＭＯＳトランジスタ１０８に入力される入力信号ＩＮ４が、プロセスの最大定格電圧を超える恐れがある。例えば、プロセスの最大定格電圧が４Ｖである場合、電圧ＶＣＣが０．８Ｖ等、２Ｖ以下であれば、昇圧回路１１０は問題なく動作する。しかし、電圧ＶＣＣが、例えば３Ｖの場合、入力信号ＩＮ４が６Ｖになり、ＮＭＯＳトランジスタ１０８に最大定格電圧を超える電圧がかかることになる。
【００４３】
本実施形態１のＭＯＳスイッチ回路の昇圧回路は、図２に示した昇圧回路１１０に容量素子２０９を追加したものである。
本実施形態１の昇圧回路１１０は、第１のインバータ２０１，２０３と、第１のトランジスタ２０４と、第２のトランジスタ２０２と、第３のトランジスタ２０５と、第１の容量素子２０９と、第２の容量素子２０６と、を備えている。
第１のインバータ２０１，２０３は、第１のスイッチ制御信号ＩＮ２が入力される。また、第１のトランジスタ２０４は、第１のスイッチ制御信号ＩＮ２がゲート端子Ｇ４に入力され、ソース端子Ｓ４が接地端子１０２に接続され、ドレイン端子Ｄ４が出力端子２０７に接続されている。
【００４４】
また、第２のトランジスタ２０２は、第１のスイッチ制御信号ＩＮ２がゲート端子Ｇ２に入力され、ドレイン端子Ｄ２が出力端子２０７に接続されている。
また、第３のトランジスタ２０５は、出力端子２０７がゲート端子Ｇ５に接続され、ソース端子Ｓ５が電源端子１０１に接続され、ドレイン端子Ｄ５が第２のトランジスタ２０２のソース端子Ｓ２に接続されている。
また、第１の容量素子２０９は、出力端子２０７と接地端子１０２との間に接続されている。また、第２の容量素子２０６は、第１のインバータ２０１，２０３の出力端子と第３のトランジスタ２０５のドレイン端子Ｄ５との間に接続されている。
【００４５】
つまり、本実施形態１における昇圧回路では、ＮＭＯＳトランジスタ２０４のソース・ドレイン端子間に、容量素子２０９が接続されている。そして、実施形態１における昇圧回路には、ＭＯＳスイッチ回路を制御するための第１のスイッチ制御信号ＩＮ２が入力される。
このような本実施形態１における昇圧回路では、第１の期間Ｐｈ１の入力信号ＩＮ２が電圧ＶＣＣであるとすると、ＮＭＯＳトランジスタ２０３がオンされて、ＰＭＯＳトランジスタ２０１はオフされる。このとき、ＮＭＯＳトランジスタ２０３のドレイン端子Ｄ３と容量素子２０６の一端との間の電圧が、電圧ＧＮＤになる。本実施形態１では、ＭＯＳトランジスタ２０３のドレイン端子Ｄ３と容量素子２０６の一端との間の一点をノードＡとする。ノードＡを図４中に示す。
【００４６】
図５（ａ）乃至（ｄ）は、図４に示した本実施形態１における昇圧回路の動作を説明するためのフローチャートを示す図である。
まず、図５（ａ）に示すように、第１の期間Ｐｈ１の入力信号ＩＮ２が電圧ＶＣＣであるとすると、ＮＭＯＳトランジスタ２０４がオンされて、ＰＭＯＳトランジスタ２０２はオフされる。
このとき、ＮＭＯＳトランジスタ２０４のドレイン端子Ｄ４と容量素子２０９の一端との間の電圧が、電圧ＧＮＤになり、容量素子２０９は両端とも電圧が電圧ＧＮＤとなる。
【００４７】
以上の動作と同時に、ＮＭＯＳトランジスタ２０４がオンされて、ＰＭＯＳトランジスタ２０２がオフされる。ＮＭＯＳトランジスタ２０４のオンにより、出力端子２０７からは電圧ＧＮＤが出力される。出力端子２０７から電圧ＧＮＤが出力されるとき、ＰのＭＯＳトランジスタ２０５がオンされる。このため、ＰＭＯＳトランジスタ２０５のドレイン端子Ｄ５と接続される一点に電圧ＶＣＣが印加される。この一点をノードＢとする。ノードＢにおける電圧は、図５（ｃ）に示されている。このとき、容量素子２０６には、ノードＡの電位を基準にして、電圧ＶＣＣに相当する電荷が蓄積される。ノードＡにおける電圧は、図５（ｂ）に示されている。
【００４８】
次の第２の期間Ｐｈ２では、入力信号ＩＮ２として、電圧ＧＮＤが昇圧回路に入力される。このとき、ＰＭＯＳトランジスタ２０１がオンし、ＮＭＯＳトランジスタ２０３がオフされる。ＰＭＯＳトランジスタ２０１のオンにより、図５（ｂ）に示されているように、ノードＡの電位が電圧ＶＣＣになる。なお、ＰＭＯＳトランジスタ２０５はオフとなる。
また、入力信号ＩＮ２として電圧ＧＮＤが入力されたことにより、ＰＭＯＳトランジスタ２０２がオンされて、容量素子２０６と容量素子２０９の一端は出力端子２０７に接続されている。このとき、第２の期間Ｐｈ２では、第１の期間Ｐｈ１において、容量素子２０６に＋ＶＣＣの電荷がチャージされており、容量素子２０９には電荷がチャージされていない。
【００４９】
これより、出力端子２０７の電圧をＩＮ４、容量素子２０６の静電容量をＣ１、容量素子２０６の静電容量をＣ２とした場合、出力端子２０７の電圧は、図５（ｄ）に示されるように、以下の式となる。
ＩＮ４＝２×Ｃ１／（Ｃ１＋Ｃ２）×ＶＣＣ
これより、容量素子２０６と容量素子２０９の静電容量を調整することで出力端子２０７の電圧を決めることができる。
【００５０】
本実施形態１における昇圧回路によれば、容量素子の容量値の比に応じた出力電圧とすることができるため、精度が高く、製造ばらつきに強い昇圧回路を提供できる。また、容量素子の容量値の比に応じた出力電圧であるため、容量値の温度変動に対しても強い。
そのため、本実施形態１のＭＯＳスイッチ回路によれば、電源電圧が低電圧であっても、ＭＯＳトランジスタのオン抵抗が小さくすることもできる。加えて、昇圧回路の出力電圧が精度が高く、製造ばらつきに強いため、昇圧電圧が入力されるＭＯＳトランジスタの耐圧を確保した上での、オン抵抗の低減を十分に行える。そのため、入力信号に対するＭＯＳスイッチ回路の出力電圧の応答性を十分向上できる。
【００５１】
＜実施形態２＞
図６は、本発明に係るＭＯＳスイッチ回路の実施形態２を説明するための回路構成図で、降圧回路を示した図である。なお、図３と同じ機能を有する構成要素には同一の符号を付してあり、その説明は省略する。
図３に示した前提技術の降圧回路１２０は、ＰＭＯＳトランジスタ１０７に対して電圧−ＶＣＣを入力することができる。ただし、降圧回路１２０では、ＰＭＯＳトランジスタ１０７に入力される入力信号ＩＮ３が、プロセスの最大定格電圧を超える恐れがある。例えば、プロセスの最大定格電圧が４Ｖである場合、電圧ＶＣＣが０．８Ｖなどであれば、降圧回路１２０は問題なく動作する。しかし、電圧ＶＣＣが、例えば３Ｖの場合、入力信号ＩＮ３が−３Ｖになり、ＰＭＯＳトランジスタ１０７に最大定格電圧を超える電圧（ＶＣＣ−ＩＮ４＝６Ｖ＞４Ｖ）がかかることになる。
【００５２】
本実施形態２のＭＯＳスイッチ回路の降圧回路は、図３に示した降圧回路１２０に容量素子３１４を追加したものである。
本実施形態２の降圧回路１２０は、第２のインバータ３０９，３１１と、第４のトランジスタ３１０と、第６のトランジスタ３１３と、第３の容量素子３１４と、第４の容量素子３０６と、を備えている。
第２のインバータ３０９，３１１は、第２のスイッチ制御信号ＩＮ１が入力される。また、第４のトランジスタ３１０は、第２のスイッチ制御信号ＩＮ１がゲート端子Ｇ１０に入力され、ソース端子Ｓ１０が電源端子１０１に接続され、ドレイン端子Ｄ１０が出力端子３０７に接続されている。
【００５３】
また、第５のトランジスタ３１２は、第の２スイッチ制御信号ＩＮ２がゲート端子Ｇ１２に入力され、ドレイン端子Ｄ１２が出力端子３０７に接続されている。
また、第６のトランジスタ３１３は、出力端子３０７がゲート端子Ｇ１３に接続され、ソース端子Ｓ１３が接地端子１０２に接続され、ドレイン端子Ｄ１３が第５のトランジスタ３１２のソース端子Ｓ１２に接続されている。
【００５４】
また、第３の容量素子３１４は、出力端子３０７と電源端子１０１との間に接続されている。また、第４の容量素子３０６は、第２のインバータ３０９，３１１の出力端子と第６のトランジスタ３１３のドレイン端子Ｄ１３との間に接続されている。
つまり、本実施形態２における降圧回路では、ＰＭＯＳトランジスタ３１０のソース・ドレイン端子間に、容量素子３１４が接続されている。そして、本実施形態２における降圧回路には、ＭＯＳスイッチ回路を制御するための第２スイッチ制御信号ＩＮ１が入力される。この第２スイッチ制御信号ＩＮ１は、例えば、第１のスイッチ制御信号ＩＮ２と逆相の信号である。
【００５５】
図７（ａ）乃至（ｄ）は、図６に示した本実施形態２における降圧回路の動作を説明するためのフローチャートを示す図である。
まず、図７（ａ）に示すように、第１の期間Ｐｈ１に入力信号ＩＮ１として電圧ＧＮＤが入力される。このとき、ＰＭＯＳトランジスタ３０９がオンし、ＰＭＯＳトランジスタ３０９のオンによってＮＭＯＳトランジスタ３１１と容量素子３０６との間の一点に電圧ＶＣＣが印加される。この一点をノードＣとする。ノードＣの電圧は、図７（ｂ）に示してある。また、入力信号ＩＮ１として電圧ＧＮＤが入力されたことにより、ＰＭＯＳトランジスタ３１０がオンされる。ＰＭＯＳトランジスタ３１０のオンによって出力端子３０７からは出力信号ＩＮ３として電圧ＶＣＣが出力され、容量素子３１４は両端とも電圧ＶＣＣが印加される。
【００５６】
電圧ＶＣＣは、ＮＭＯＳトランジスタ３１３のゲート端子Ｇ１３に入力されて、ＮＭＯＳトランジスタ３１３がオンされる。このため、ＮＭＯＳトランジスタ３１３のソース端子Ｓ１３と容量素子３０６との間の一点には、電圧ＧＮＤが印加される。この一点をノードＤとし、ノードＤの電圧は、図７（ｃ）に示されている。ノードＤがＧＮＤになったことにより、容量素子３０６には、ノードＣを基準にして、−ＶＣＣの電荷がチャージされる。
【００５７】
次の第２の期間Ｐｈ２では、入力信号ＩＮ１として、電圧ＶＣＣが入力される。電圧ＶＣＣの入力により、ＮＭＯＳトランジスタ３１１がオンされる。ＮＭＯＳトランジスタ３１１のオンにより、ノードＣには、図７（ｂ）に示すように、電圧ＧＮＤが印加される。
このとき、第２の期間Ｐｈ２では、第１の期間Ｐｈ１において、容量素子３０６に−ＶＣＣの電荷がチャージされており、容量素子３１４には電荷がチャージされていない。
【００５８】
これより、出力端子３０７の電圧をＩＮ３、容量素子３０６の静電容量をＣ１、容量素子３１４の静電容量をＣ２とした場合、出力端子３０７の電圧は、図７（ｄ）に示すように、以下の式となる。
ＩＮ３＝（Ｃ２−Ｃ１）／（Ｃ１＋Ｃ２）×ＶＣＣ    条件Ｃ１＞Ｃ２
これより、容量素子３０６と容量素子３１４の静電容量を調整することで入力端子３０７の電圧を決めることができる。
【００５９】
本実施形態２における降圧回路によれば、容量素子の容量値の比に応じた出力電圧とすることができるため、精度が高く、製造ばらつきに強い降圧回路を提供できる。また、容量素子の容量値の比に応じた出力電圧であるため、容量値の温度変動に対しても強い。
そのため、本実施形態２のＭＯＳスイッチ回路によれば、電源電圧が低電圧であっても、ＭＯＳトランジスタのオン抵抗が小さくすることもできる。加えて、降圧回路の出力電圧が精度が高く、製造ばらつきに強いため、降圧電圧が入力されるＭＯＳトランジスタの耐圧を確保した上での、オン抵抗の低減を十分に行える。そのため、入力信号に対するＭＯＳスイッチ回路の出力電圧の応答性を十分向上できる。
【００６０】
＜実施形態３＞
本実施形態３のＭＯＳスイッチ回路は、図１に示すように、上述した図４の実施形態１における昇圧回路１１０と、上述した図６の実施形態２における降圧回路１２０と、昇圧電圧がゲート端子Ｇｎに入力される第１のＭＯＳトランジスタ１０８と、降圧電圧がゲート端子Ｇｐに入力される第２のＭＯＳトランジスタ１０７と、を備えている。
昇圧電圧及び降圧電圧の精度が良く、製造バラツキにも強いため、駆動トランジスタの耐圧ぎりぎりまで昇圧又は降圧した電圧をゲート端子に入力することができる。それによって、駆動トランジスタのオン抵抗を下げることができ、第１のスイッチ制御信号ＩＮ２及び第２のスイッチ制御信号ＩＮ１に対する、出力端子１０５の出力電圧の応答性を向上させることができる。
【００６１】
ＭＯＳスイッチ回路としては、ＣＭＯＳゲート端子スイッチなどが挙げられる。特に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの一端同士が接続され、もう一端同士が接続され、それぞれのゲートにスイッチ制御信号が入力されるＭＯＳスイッチ回路等が挙げられる。なお、ＭＯＳスイッチ回路のＮＭＯＳにのみスイッチ制御信号を昇圧する構成であっても、ＰＭＯＳのみにスイッチ制御信号を降圧する構成であっても、その両方であってもよい。特に、オン抵抗の影響が大きいスイッチ回路への適用が好適である。
【００６２】
上述した図４の実施形態１における昇圧回路１１０と、上述した図６の実施形態２における降圧回路１２０と、を備えた半導体集積回路も可能である。
昇圧回路１１０は、第１のスイッチ制御信号ＩＮ２が入力される第１のインバータ２０１，２０３と、第１のスイッチ制御信号ＩＮ２がゲート端子Ｇ４に入力され、ソース端子Ｓ４が接地端子１０２に接続され、ドレイン端子Ｄ４が出力端子２０７に接続される第１のトランジスタ２０４と、第１のスイッチ制御信号ＩＮ２がゲート端子Ｇ２に入力され、ドレイン端子Ｄ２が出力端子２０７に接続される第２のトランジスタ２０２と、出力端子２０７がゲート端子Ｇ５に接続され、ソース端子Ｓ５が電源端子１０１に接続され、ドレイン端子Ｄ５が第２のトランジスタ２０２のソース端子Ｓ２に接続される第３のトランジスタ２０５と、出力端子２０７と接地端子１０２の間に接続される第１の容量素子２０９と、第１のインバータ２０１，２０３の出力端子と第３のトランジスタ２０５のドレイン端子Ｄ５との間に接続される第２の容量素子２０６と、を備えている。
【００６３】
また、降圧回路１２０は、第２のスイッチ制御信号ＩＮ１が入力される第２のインバータ３０９，３１１と、第２のスイッチ制御信号ＩＮ１がゲート端子Ｇ１０に入力され、ソース端子Ｓ１０が電源端子１０１に接続され、ドレイン端子Ｄ１０が出力端子３０７に接続される第４のトランジスタ３１０と、第２のスイッチ制御信号ＩＮ１がゲート端子Ｇ１２に入力され、ドレイン端子Ｄ１２が出力端子３０７に接続される第５のトランジスタ３１２と、出力端子３０７がゲート端子Ｇ１３に接続され、ソース端子Ｓ１３が接地端子１０２に接続され、ドレイン端子Ｄ１３が第５のトランジスタ３１２のソース端子Ｓ１２に接続される第６のトランジスタ３１３と、出力端子３０７と電源端子１０１との間に接続される第３の容量素子３１４と、第２のインバータ３０９，３１１の出力端子と第６のトランジスタ３１３のドレイン端子Ｄ１３との間に接続される第４の容量素子３０６と、を備えている。
【００６４】
また、昇圧回路１１０及び降圧回路１２０の出力電圧がそれぞれ入力されるスイッチ１０７，１０８と、第１のスイッチ制御信号ＩＮ２及び第２のスイッチ制御信号ＩＮ１を生成するスイッチ制御信号生成部（図示せず）と、を備えている。
以上、本発明の実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００６５】
本発明は、ＭＯＳトランジスタを利用したスイッチ全般に適用することが可能であり、特に、消費電力の低減及び小型化が要求される機器に搭載されるスイッチ回路に好適である。
【符号の説明】
【００６６】
１７  ＰＭＯＳトランジスタ
１８  ＮＭＯＳトランジスタ
１０１  電源端子
１０２  接地端子
１０３，１０４  入力端子
１０７，２０１，２０２，２０５，３０９，３１０  ＰＭＯＳトランジスタ
１０８，２０３，２０４，３１１，３１２，３１３  ＮＭＯＳトランジスタ
１１０  昇圧回路
１２０  降圧回路
２０７，３０７  出力端子
２０８，７０８  ＭＯＳトランジスタユニット
２０８ａ，２０８ｂ，２０８ｃ  ＰＭＯＳトランジスタ
７０８ａ，７０８ｂ，７０８ｃ  ＮＭＯＳトランジスタ
２０６，２０９，３０６，３１４  容量素子
８００  ＭＯＳスイッチ
【図１】
2016162071.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016162071.tif 000009
【図８】
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【図９】
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【図１０】
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