(57)【要約】【課題】消費電力を低減出来る半導体記憶装置を提供すること。【解決手段】実施形態に係る半導体記憶装置は、ＳＲＡＭセル１１３に電源電圧を供給する電源配線に電圧を供給する第１電圧発生回路１２０を備える。第１電圧発生回路１２０は、第１配線から第１電圧を供給され、第１及び第２回路１２２及び１２３と、電源配線と第１回路１２２との間及び電源配線と第２回路１２３との間の接続を切り替え可能な第１スイッチ回路１２１とを含む。第１及び第２回路１２２及び１２３は、駆動能力が異なる第１及び第２トランジスタ２０及び２１をそれぞれ備える。第１電圧発生回路１２０は、動作状態の時に電源配線に第１電圧を供給し、待機状態の時に第１または第２回路を介して第２電圧または第３電圧を供給する。【選択図】図１
2016162476.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭ（Static Random Access Memory）セルを備えたメモリセルアレイと、
前記ＳＲＡＭセルに低電圧側の電源電圧を供給する第１電源配線と、
前記ＳＲＡＭセルに前記低電圧側の電源電圧よりも高い高電圧側の電源電圧を供給する第２電源配線と、
前記第１電源配線及び前記第２電源配線の一方の電源配線に電圧を供給する第１電圧発生回路と、
前記第１電圧発生回路に第１電圧を供給する第１配線と
を備え、前記第１電圧発生回路は、第１回路及び第２回路と、前記一方の電源配線と前記第１配線との間に前記第１回路を接続すること、または、前記一方の電源配線と前記第１配線との間に前記第２回路を接続すること、を切り替え可能な第１スイッチ回路とを含み、
前記第１回路は、前記一方の電源配線と前記第１配線とを接続するダイオード接続された第１トランジスタを有し、
前記第２回路は、前記一方の電源配線と前記第１配線とを接続するダイオード接続された第２トランジスタを有し、
前記第１トランジスタの駆動能力と、前記第２トランジスタの駆動能力とは異なり、
前記ＳＲＡＭセルが動作状態の時は、前記第１電圧発生回路は、前記一方の電源配線に前記第１電圧を供給し、
前記ＳＲＡＭセルが待機状態の時は、前記第１電圧発生回路は、前記一方の電源配線に、前記第１回路または前記第２回路を介して前記第１電圧を供給することによって、第２電圧または第３電圧を供給する、半導体記憶装置。
【請求項２】
前記第１スイッチ回路を切り替えることにより、
前記第１回路を介して前記第１電圧を供給することによって前記第２電圧は供給され、または、
前記第２回路を介して前記第１電圧を供給することによって前記第３電圧は供給される、請求項１記載の半導体記憶装置。
【請求項３】
前記第１電圧発生回路は、前記一方の電源配線と前記第１配線とを接続する第３トランジスタを更に備え、
前記ＳＲＡＭセルが動作状態の時は、前記第１トランジスタ及び前記第２トランジスタよりも駆動能力が高い前記第３トランジスタが導通することにより、前記第１電圧が前記一方の電源配線に供給され、
前記ＳＲＡＭセルが待機状態の時は、前記第３トランジスタが非導通となることにより、前記第２電圧または前記第３電圧が前記一方の電源配線に供給される、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記一方の電源配線が前記第１電源配線の場合は、前記第２電圧及び前記第３電圧は前記第１電圧より高く、
前記一方の電源配線が前記第２電源配線の場合は、前記第２電圧及び前記第３電圧は前記第１電圧よりも低い、請求項１から３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記一方の電源配線は前記第１電源配線であり、前記第１電圧は接地電圧であり、前記第１トランジスタ及び前記第２トランジスタは、ｎチャネルＭＯＳトランジスタである請求項１から４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記一方の電源配線は前記第２電源配線であり、前記第１電圧は電源電圧であり、前記第１トランジスタ及び前記第２トランジスタは、ｐチャネルＭＯＳトランジスタである請求項１から４のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記第１電源配線及び前記第２電源配線の他方の電源配線に電圧を供給する第２電圧発生回路と、
前記第２電圧発生回路に第４電圧を供給する第２配線と
を更に備え、前記第２電圧発生回路は、第３回路及び第４回路と、前記他方の電源配線と前記第２配線との間に前記第３回路を接続すること、または、前記他方の電源配線と前記第２配線との間に前記第４回路を接続すること、を切り替え可能な第２スイッチ回路とを含み、
前記第３回路は、前記他方の電源配線と前記第２配線とを接続するダイオード接続された第４トランジスタを有し、
前記第４回路は、前記他方の電源配線と前記第２配線とを接続するダイオード接続された第５トランジスタを有し、
前記第４トランジスタの駆動能力と前記第５トランジスタの駆動能力とは異なり、
前記ＳＲＡＭセルが動作状態の時は、前記第２電圧発生回路は、前記他方の電源配線に前記第４電圧を供給し、
前記ＳＲＡＭセルが待機状態の時は、前記第２電圧発生回路は、前記他方の電源配線に、前記第３回路または前記第４回路を介して前記第４電圧を供給することによって、第５電圧または第６電圧を供給する、請求項１から６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記第２スイッチ回路を切り替えることにより、
前記第３回路を介して前記第４電圧を供給することによって前記第５電圧は供給され、または、
前記第４回路を介して前記第４電圧を供給することによって前記第６電圧は供給される、請求項７記載の半導体記憶装置。
【請求項９】
前記第２電圧発生回路は、前記他方の電源配線と前記第２配線とを接続する第６トランジスタを更に備え、
前記ＳＲＡＭセルが動作状態の時は、前記第４トランジスタ及び前記第５トランジスタよりも駆動能力が高い前記第６トランジスタが導通することにより、前記第４電圧が前記他方の電源配線に供給され、
前記ＳＲＡＭセルが待機状態の時は、前記第６トランジスタが非導通となることにより、前記第５電圧または前記第６電圧が前記他方の電源配線に供給される、請求項７または８に記載の半導体記憶装置。
【請求項１０】
前記他方の電源配線が前記第２電源配線の場合は、前記第５電圧及び前記第６電圧は前記第４電圧より低く、
前記他方の電源配線が前記第１電源配線の場合は、前記第５電圧及び前記第６電圧は、前記第４電圧よりも高い、請求項７から９のいずれか１つに記載の半導体記憶装置。
【請求項１１】
前記メモリセルアレイの温度を判定する温度判定回路、前記ＳＲＡＭセルが前記動作状態から前記待機状態に移行した際の経過時間を計測するタイマー回路、及び前記一方の電源配線の電圧を検知する電圧検知回路のいずれかを更に具備し、前記第１電圧発生回路は、前記温度判定回路、前記タイマー回路、及び前記電圧検知回路のいずれかに応じて、前記第１スイッチ回路を切り替える請求項１から１０のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置として、ＳＲＡＭ（Static Random Access Memory）が知られている。ＳＲＡＭでは、低消費電力化のため、データ保持状態におけるＳＲＡＭのリーク電流の低減が重要となっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２５６４２３号公報
【特許文献２】特許第５５３９２４１号公報
【特許文献３】特開２００７−１２２８１４号公報
【特許文献４】特許第４６６０２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電力を低減出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）セル、メモリセルアレイ、第１及び第２電源配線、第１配線及び第１電圧発生回路を備える。メモリセルアレイはＳＲＡＭセルを備える。第１電源配線は、ＳＲＡＭセルに低電圧側の電源電圧を供給する。第２電源配線は、ＳＲＡＭセルに低電圧側の電源電圧よりも高い高電圧側の電源電圧を供給する。第１電圧発生回路は、第１電源配線及び第２電源配線の一方の電源配線に電圧を供給する。第１配線は、第１電圧発生回路に第１電圧を供給する。第１電圧発生回路は、第１回路及び第２回路と、一方の電源配線と第１配線との間に第１回路を接続すること、または、一方の電源配線と第１配線との間に第２回路を接続すること、を切り替え可能な第１スイッチ回路とを含む。第１回路は、一方の電源配線と第１配線とを接続するダイオード接続された第１トランジスタを有する。第２回路は、一方の電源配線と第１配線とを接続するダイオード接続された第２トランジスタを有する。第１トランジスタの駆動能力と、第２トランジスタの駆動能力とは異なる。ＳＲＡＭセルが動作状態の時は、第１電圧発生回路は、一方の電源配線に第１電圧を供給する。ＳＲＡＭセルが待機状態の時は、第１電圧発生回路は、一方の電源配線に、第１回路または第２回路を介して第１電圧を供給することによって、第２電圧または第３電圧を供給する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体記憶装置のブロック図である。
【図２】図２は、第１実施形態に係る半導体記憶装置の備える第１電圧発生回路の各配線の電位を示すタイミングチャートである。
【図３】図３は、第１実施形態に係る半導体記憶装置の備えるノードＶＳＩＮＴにおける電流と電圧との関係を示すグラフである。
【図４】図４は、ノードＶＳＩＮＴにおける電流と電圧の関係の一例を示すグラフである。
【図５】図５は、第２実施形態に係る半導体記憶装置のブロック図である。
【図６】図６は、第２実施形態に係る半導体記憶装置の備える第２電圧発生回路の各配線の電位を示すタイミングチャートである。
【図７】図７は、第２実施形態に係る半導体記憶装置の備えるノードＶＤＩＮＴの電流と、ＶＤＤからノードＶＤＩＮＴの電圧を引いた電圧との関係を示すグラフである。
【図８】図８は、第３実施形態に係る半導体記憶装置のブロック図である。
【図９】図９は、第３実施形態に係る半導体記憶装置の備える第１及び第２電圧発生回路の各配線の電位を示すタイミングチャートである。
【図１０】図１０は、第４実施形態に係る半導体記憶装置のブロック図である。
【図１１】図１１は、第４実施形態に係る半導体記憶装置の備える第１電圧発生回路及び電圧検知回路の各配線の電位を示すタイミングチャートである。
【図１２】図１２は、第５実施形態に係る半導体記憶装置のブロック図である。
【図１３】図１３は、第５実施形態に係る半導体記憶装置の備える第１電圧発生回路及びタイマー回路の各配線の電位を示すタイミングチャートである。
【図１４】図１４は、第６実施形態に係る半導体記憶装置のブロック図である。
【図１５】図１５は、第６実施形態に係る半導体記憶装置の備える第２電圧発生回路及び電圧検知回路の各配線の電位を示すタイミングチャートである。
【図１６】図１６は、第１実施形態の変形例に係る半導体記憶装置のブロック図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置がＳＲＡＭ（Static Random Access Memory）である場合を例に挙げて説明する。
【０００９】
１．１  ＳＲＡＭの構成について
まず、ＳＲＡＭの構成について、図１を用いて説明する。図示するようにＳＲＡＭ１００は、メモリセルアレイ１１１、コントローラ１１２、及び第１電圧発生回路１２０を備えている。
【００１０】
メモリセルアレイ１１１は、マトリクス配置された複数のＳＲＡＭセル１１３を備えている。そして、同じ行に配置されたＳＲＡＭセル１１３は、同一のワード線ＷＬに共通に接続され、同一列に配置されたＳＲＡＭセル１１３は、同一のビット線対ＢＬ及び／ＢＬに接続される。なお、ＳＲＡＭセル１１３の数は任意である。
【００１１】
ＳＲＡＭセル１１３の各々は、２つのｐチャネルＭＯＳトランジスタ１０及び１１と、４つのｎチャネルＭＯＳトランジスタ１２〜１５とを備える。そして、トランジスタ１０及び１１はロードトランジスタとして機能し、トランジスタ１２及び１３はドライバトランジスタとして機能し、トランジスタ１４及び１５はトランスファーゲートトランジスタとして機能する。
【００１２】
トランジスタ１０は、ゲートにノードＮ２が接続され、ソースが高電圧側電源電圧ノードＶＤＩＮＴに接続され、ドレインがノードＮ１に接続される。トランジスタ１１は、ゲートにノードＮ１が接続され、ソースがノードＶＤＩＮＴに接続され、ドレインがノードＮ２に接続される。そして、トランジスタ１０及び１１のバックゲートには、例えば電源電圧ＶＤＤ（例えば３．３Ｖ）が供給される。
【００１３】
トランジスタ１２は、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続され、ソースが低電圧側電源電圧ノードＶＳＩＮＴに接続される。低電圧側電源電圧ノードＶＳＩＮＴには、高電圧側電源電圧ノードＶＤＩＮＴよりも低い電源電圧が印加される。トランジスタ１３は、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続され、ソースがノードＶＳＩＮＴに接続される。そして、トランジスタ１２及び１３のバックゲートには、接地電圧ＶＳＳ（例えば０Ｖ）が供給される。
【００１４】
トランジスタ１０及び１２で第１インバータが形成され、トランジスタ１１及び１３で第２インバータが形成されている。そして、第１インバータの出力及び第２インバータの入力にノードＮ１が接続され、第１インバータの入力及び第２インバータの出力にノードＮ２が接続される。よって、ノードＮ１に保持されたデータの反転したデータが、ノードＮ２に保持される。具体的には、例えばノードＮ１に“Ｈ”レベルのデータが与えられると、ノードＮ２には“Ｌ”レベルのデータが与えられる。
【００１５】
トランジスタ１４は、ゲートがワード線ＷＬに接続され、ソースまたはドレインのいずれか一方がノードＮ１に接続され、他方がビット線ＢＬに接続される。トランジスタ１５は、ゲートがワード線ＷＬに接続され、ソースまたはドレインのいずれか一方がノードＮ２に接続され、他方がビット線／ＢＬに接続される。そして、トランジスタ１４及び１５のバックゲートには、接地電圧ＶＳＳが供給される。
【００１６】
例えばデータの書き込みにおいて、選択ワード線ＷＬに接続されたトランジスタ１４及び１５はオン状態とされ、ビット線ＢＬを介して、第１インバータに“Ｈ”また“Ｌ”レベルのデータが与えられ、ビット線／ＢＬを介して、第２インバータに第１インバータの反転したデータが与えられる。
【００１７】
コントローラ１１２は、第１電圧発生回路１２０を制御する。より具体的には、コントローラ１１２は、メモリセルアレイ１１１の状態に応じて、信号ＳＴＢ及びスイッチ回路１２１の設定を行う。信号ＳＴＢは、例えばメモリセルアレイ１１１にデータの書き込み及び読み出しが行われる状態（以下、「動作状態」と呼ぶ）において“Ｈ”レベルとされ、またメモリセルアレイ１１１にデータが保持されている状態（以下、「待機状態」と呼ぶ）において“Ｌ”レベルとされる。
【００１８】
第１電圧発生回路１２０は、動作状態及び待機状態において必要な電圧を、ノードＶＳＩＮＴを介してメモリセルアレイ１１１に供給する。第１電圧発生回路１２０は、ｎチャネルＭＯＳトランジスタ１６、スイッチ回路１２１、第１駆動回路１２２、及び第２駆動回路１２３を備える。
【００１９】
トランジスタ１６は、ゲートに信号ＳＴＢが入力され、ドレインがノードＶＳＩＮＴに接続され、ソースに接地ノードを介して接地電圧ＶＳＳが印加される。例えばトランジスタ１６がオン状態の場合、第１電圧発生回路１２０はノードＶＳＩＮＴにＶＳＳを供給する。
【００２０】
スイッチ回路１２１は、コントローラ１１２からの命令を受け、ノードＶＳＩＮＴと第１駆動回路１２２に接続されるノードＮＤ１との接続、またはノードＶＳＩＮＴと第２駆動回路１２３に接続されるノードＮＤ２との接続、に切り替える。
【００２１】
第１駆動回路１２２及び第２駆動回路１２３は、ノードＶＳＩＮＴに低電圧側電源電圧を供給する。第１駆動回路１２２は、ｎチャネルＭＯＳトランジスタ２０を備える。トランジスタ２０は、ダイオード接続されており、ゲート及びドレインはノードＮＤ１に接続され、ソースには接地ノードを介してＶＳＳが印加されている。第２駆動回路１２３は、ｎチャネルＭＯＳトランジスタ２１を備える。トランジスタ２１は、ダイオード接続されており、ゲート及びドレインはノードＮＤ２に接続され、ソースには接地ノードを介してＶＳＳが印加されている。
【００２２】
第１駆動回路１２２と第２駆動回路１２３は電流駆動能力が異なる。具体的には、トランジスタ２０と２１とは、トランジスタサイズ、すなわちゲート幅、ゲート長、あるいはゲート酸化膜の膜厚の違いにより、ドレイン電流とドレイン電圧との関係が異なる。言い換えれば、ダイオードとして比較すると、順方向バイアスにおける電流−電圧特性が異なる。
【００２３】
以下、本実施形態では、第１駆動回路１２２と第２駆動回路１２３、すなわちダイオード接続されたトランジスタ２０と２１とを比較した場合に、トランジスタ２０の方が、同じ電圧でドレイン電流が多く流れる（電流駆動能力が高い）場合について説明する。具体的には、例えばトランジスタ２０と２１のゲート幅Ｗは、［トランジスタ２０のゲート幅Ｗ１］＞［トランジスタ２１のゲート幅Ｗ２］の関係にある。
【００２４】
以下、本明細書における“電流駆動能力が異なる”駆動回路とは、例えば第１駆動回路１２２と第２駆動回路１２３のように、駆動回路に含まれる単体のトランジスタの特性が異なる場合だけではなく、複数のダイオード接続されたトランジスタが接続された電流経路の電流−電圧特性が異なる場合も含める。例えば、同じ特性のトランジスタが２個直列接続された電流経路を有する駆動回路と３個直列接続された電流経路を有する駆動回路とでは電流駆動能力が異なり、電流−電圧特性が異なる。なお、１つの電流経路に複数のトランジスタが並列接続されていても良く、直列接続された複数のトランジスタと並列接続された複数のトランジスタの両方が接続されていても良い。更に、例えばトランジスタ１６が接続された電流経路は、第１及び第２駆動回路が接続された電流経路とは電流−電圧特性が異なり（電流駆動能力が異なり）、トランジスタ１６がオン状態の場合、電流駆動能力が高い状態にある。
【００２５】
１．２  動作状態及び待機状態の電圧について
次に、動作状態及び待機状態における各配線の電圧について、図２を用いて説明する。図２の例では、ＳＲＡＭ１００は、時刻ｔ１〜ｔ２間及び時刻ｔ４〜ｔ５間、動作状態（例えば、データの書き込みや読み出し動作時）にあり、時刻ｔ２〜ｔ４間、待機状態にある。
【００２６】
図示するように、まず時刻ｔ１において、コントローラ１１２は、信号ＳＴＢを“Ｈ”レベルにし、トランジスタ１６をオン状態にする。これにより第１電圧発生回路１２０は、ノードＶＳＩＮＴにＶＳＳ（例えば０Ｖ）を印加する。またコントローラ１１２は、スイッチ回路１２１において、ノードＮＤ１を選択する。但し、メモリセルアレイ１１１から接地ノードに流れる電流は、トランジスタ１６がオン状態のため、トランジスタ１６を介した電流経路から主に流れる。よって、スイッチ回路１２１において、ノードＮＤ２が選択されても良く、ノードＮＤ１及びノードＮＤ２のどちらも選択されていない状態であっても良い。
【００２７】
次に時刻ｔ２において、ＳＲＡＭ１００は待機状態になる。これに応答してコントローラ１１２は、信号ＳＴＢを“Ｌ”レベルにして、トランジスタ１６をオフ状態にする。これにより、ノードＶＳＩＮＴからノードＮＤ１（第１駆動回路１２２）を介して接地ノードに電流が流れる。この時、トランジスタ２０における電圧降下により、ノードＶＳＩＮＴの電位はＶＳ＿ＮＤ１とされる。すると、メモリセルアレイ１１１における電位差（ノードＶＤＩＮＴとノードＶＳＩＮＴの電位差）をＶcellとし、ＳＲＡＭがデータを保持するのに必要なＶcellの最小値をＶcell_min（例えば０．８Ｖ）とすると、ノードＶＤＩＮＴの電圧（＝ＶＤＤ）と電圧ＶＳ＿ＮＤ１とは、（ＶＤＤ−ＶＳ＿ＮＤ１）＝Ｖcell＞Ｖcell_minの関係にある。
【００２８】
そして、時刻ｔ２〜ｔ３間において、メモリセルアレイ１１１の温度（以下、「内部温度」と呼ぶ）が低下する。メモリセルアレイ１１１では、動作状態になると消費電流が増加し、内部温度が上昇する。そして待機状態になると内部温度が次第に低下していく。内部温度が低下していくと、ＳＲＡＭセル１１３を形成するトランジスタのリーク電流が低減し、Ｖcellが増加していく。ＶcellはＶＤＤ−ＶＳ＿ＮＤ１＝Ｖcellの関係にあるため、Ｖcellが増加すると、その分ＶＳ＿ＮＤ１は減少する。
【００２９】
次に時刻ｔ３において、コントローラ１１２は、例えば内部温度の変化をトリガとして（具体例は第４乃至第６実施形態で詳述する）、スイッチ回路１２１において、ノードＮＤ２（第２駆動回路１２３）を選択する。従って、ノードＶＳＩＮＴからノードＮＤ１ではなくノードＮＤ２を介して、接地ノードに電流が流れる。そして、トランジスタ２１における電圧降下により、ノードＶＳＩＮＴの電圧はＶＳ＿ＮＤ２とされる。ノードＶＤＩＮＴの電圧と電圧ＶＳ＿ＮＤ２とは、ＶＳ＿ＮＤ１と同様に（ＶＤＤ−ＶＳ＿ＮＤ）＝Ｖcell＞Ｖcell_minの関係にある。また、ＶＳ＿ＮＤ１とＶＳ＿ＮＤ２とは、同じ内部温度において、ＶＳ＿ＮＤ１＜ＶＳ＿ＮＤ２の関係にある。そして、時刻ｔ３〜ｔ４間において、内部温度の低下にともない、ＶＳ＿ＮＤ２は減少する。
【００３０】
次に時刻ｔ４において、ＳＲＡＭ１００は動作状態になる。これに応答してコントローラ１１２は、時刻ｔ１と同様に、信号ＳＴＢを“Ｈ”レベルにし、第１電圧発生回路１２０は、ノードＶＳＩＮＴにＶＳＳを印加する。また、コントローラ１１２は、スイッチ回路１２１において、ノードＮＤ１を選択する。
【００３１】
１．３  本実施形態に係る効果について
本実施形態に係る構成であると、消費電力を低減出来る。本効果につき、以下説明する。
【００３２】
待機状態でデータを保持するためには、メモリセルアレイ１１１には、Ｖcell_min(例えば０．８Ｖ)以上印加される必要がある。このため、待機状態においてもメモリセルアレイ１１１にはリーク電流が流れ、電力が消費される。しかし、待機状態で必要とされる電圧は動作状態よりも小さいため、待機状態におけるＶcellを小さくすることで、リーク電流を低減出来る。この場合、例えばノードＶＳＩＮＴの電圧を上げてＶcellを小さくすると、ＳＲＡＭセル１１３のｎチャネルＭＯＳトランジスタ１２〜１５においては、ソース側（ノードＶＳＩＮＴ）の電圧が上がり、バックゲートの電圧（例えばＶＳＳ）が相対的に下がる。よって基板バイアス効果によりトランジスタの閾値電圧が高くなるため、ｎチャネルＭＯＳトランジスタのリーク電流を低減させることが出来る。
【００３３】
但し、リーク電流とＶcellは内部温度により変化する。具体的には内部温度が上昇すると、リーク電流が増加しＶcellが低下する。このためノードＶＳＩＮＴの電圧を設定する場合、動作保証温度範囲の上限温度（例えば１２５℃）において、Ｖcell＞Ｖcell_minとなるようにする必要がある。しかし、待機状態における内部温度は、ほとんどの場合において上限温度よりも低いため、Ｖcellは上限温度で設定した電位差よりも大きくなる。よって、Ｖcellを小さくすることによるリーク電流の低減効果が得難くなる。更には内部温度が低下すると、Ｖcellの増加に伴いノードＶＳＩＮＴの電圧が低下するため、基板バイアス効果によるリーク電流の低減効果は得難くなる。
【００３４】
これに対し、本実施形態では、待機状態におけるノードＶＳＩＮＴの電圧を制御するため、第１電圧発生回路が電流駆動能力の異なる複数の駆動回路を備える。そして、これらの駆動回路を切り替えて用いることにより、内部温度が変化した場合においても、リーク電流を効果的に低減し、消費電力を低減することが出来る。この効果について図３を用いて説明する。
【００３５】
図３は、ノードＶＳＩＮＴの電圧と電流の関係を示す。図示するように、グラフ（Ａ）及びグラフ（Ｂ）は、内部温度１２５℃と６０℃における、メモリセルアレイ１１１のリーク電流とノードＶＳＩＮＴの電圧との関係を示している。ノードＶＳＩＮＴの電圧の上昇、すなわちＶcellの減少に伴い、リーク電流は低下する。内部温度が高い方がリーク電流は多くなる。また、グラフ（Ｃ）及びグラフ（Ｄ）は、ダイオード接続されたトランジスタ２０及び２１の電流−電圧特性を示している。
【００３６】
例えば内部温度１２５℃においてトランジスタ２０が選択された場合には、グラフ（Ａ）とグラフ（Ｃ）との交点がＳＲＡＭの動作点となり、例えば内部温度６０℃でトランジスタ２１が選択された場合には、グラフ（Ｂ）とグラフ（Ｄ）の交点がＳＲＡＭの動作点となる。よって、リーク電流及びノードＶＳＩＮＴの電圧と内部温度との関係は、グラフ（Ｃ）及びグラフ（Ｄ）の太い実線部で示す関係となる。
【００３７】
図３の例では、内部温度が例えば６０〜１２５℃の間、コントローラ１１２は、トランジスタ２０（第１駆動回路１２２）を選択する。これにより、内部温度１２５℃においてもメモリセルアレイ１１１には、Ｖcell_min以上の電位差が印加される。内部温度の低下に伴いノードＶＳＩＮＴの電圧は低下する。そして、内部温度が６０℃に達するとコントローラ１１２は、トランジスタ２０からトランジスタ２１（第２駆動回路１２３）に切り替える。トランジスタ２０と２１の電流駆動能力の違いにより、ノードＶＳＩＮＴの電圧は上昇され、トランジスタ２０を用いた場合よりもリーク電流を低減することが出来る。例えば、動作状態から待機状態に移行した直後は内部温度が高いため、コントローラ１１２は、トランジスタ２０を選択し、内部温度が６０℃以下に低下した段階でトランジスタ２１に切り替える。このように第１電圧発生回路１２０は、トランジスタ（すなわち駆動回路）を切り替えることにより異なる電圧をメモリセルアレイ１１１に印加し、内部温度が低下した場合においてもリーク電流を効果的に低減し、消費電力を低減することが出来る。
【００３８】
更に、本実施形態では、待機状態において電流駆動能力の異なる駆動回路を切り替えて用いることにより、内部温度によるノードＶＳＩＮＴの電圧の変動を小さくすることが出来る。更には、内部温度が異なる場合においてもノードＶＳＩＮＴの電圧を同じにすることが出来る。例えば図３において、トランジスタ２０とトランジスタ２１を切り替えることにより６０℃と１２５℃におけるノードＶＳＩＮＴの電圧を同じにすることが出来る。このように、内部温度の低下によるノードＶＳＩＮＴの電圧の変動（低下）を抑制することが出来る。よって、特に低温時における基板バイアス効果によるリーク電流低減効果を向上し、消費電力を低減することが出来る。
【００３９】
更に、本実施形態では、ダイオード接続したトランジスタを用いることにより、例えば抵抗素子を用いた場合よりリーク電流を低減することが出来る。例えば、図４に示すように、グラフ（Ｂ）とグラフ（Ｄ）の交点を通るような特性を有する抵抗素子（グラフ（Ｆ））とトランジスタ２１を比較した場合、例えば２５℃におけるリーク電流は、抵抗素子を用いた場合の方が多くなる。これは抵抗素子とトランジスタとの電流−電圧特性の違いによるものである。抵抗素子を用いた場合、電流は、グラフ（Ｆ）に示すように電圧に比例した線形の特性であるのに対し、トランジスタを用いた場合、図４のグラフ（Ｄ）で示すような非線形の特性となる。このように、トランジスタを用いることにより、内部温度が低い場合においてもリーク電流の低減効果を向上し、消費電力を低減することが出来る。
【００４０】
更に、本実施形態では、例えば電池のように容量が固定の電源を用いてデータを長期保持する場合、データの保持期間を長くすることが出来る。待機状態が長く続くと、内部温度は例えば６０℃以下の低温状態に保たれる。このような場合、本実施形態に係る構成では、そのときの内部温度に最適な駆動回路に切り替えることによりリーク電流を低減し、消費電力を低減することができる。従って、電源の容量が固定の場合、データの保持期間を長くすることが出来る。
【００４１】
なお、本実施形態では、第１電圧発生回路１２０は、２つの駆動回路を有しているが、３つ以上でも良く、それぞれの駆動回路における電流駆動能力が異なっていれば良い。
【００４２】
更に、スイッチ回路１２１は、ノードＮＤ１またはノードＮＤ２のいずれかを選択しているが、ノードＮＤ１及びノードＮＤ２がそれぞれ別にスイッチ素子を備えても良い。この場合、ノードＮＤ１及びノードＮＤ２を同時に選択しても良い。
【００４３】
更に、第１駆動回路１２２及び第２駆動回路１２３がそれぞれ２つ以上のトランジスタを有していても良い。
【００４４】
更に、第１電圧発生回路１２０は、動作状態において、トランジスタ１６を介する電流経路を有しているが廃されても良く、トランジスタ１６を介する電流経路に第１及び第２駆動回路とは電流駆動能力が異なる駆動回路が設けられていても良い。また、動作状態においても信号ＳＴＢを“Ｌ”レベルとしても良い。
【００４５】
更に、第１電圧発生回路は接地ノードに接続されてＶＳＳが印加されているが、ＶＳＳとは異なる電位の配線に接続されていても良い。
【００４６】
２．第２実施形態  
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、ノードＶＤＩＮＴ側に電圧発生回路を備えるものである。以下では、第１実施形態と異なる点についてのみ説明する。
【００４７】
２．１  ＳＲＡＭの構成について
まず、本実施形態に係るＳＲＡＭ１００の構成について、図５を用いて説明する。
【００４８】
図示するように、ＳＲＡＭ１００は、第２電圧発生回路１３０を備えている。
【００４９】
第２電圧発生回路１３０は、動作状態及び待機状態において必要な電圧を、ノードＶＤＩＮＴを介してメモリセルアレイ１１１に供給する。第２電圧発生回路１３０は、ｐチャネルＭＯＳトランジスタ１７、スイッチ回路１３１、第３駆動回路１３２、及び第４駆動回路１３３を備える。
【００５０】
トランジスタ１７は、ゲートに信号／ＳＴＢが入力され、ソースに電源ノードを介して電源電圧ＶＤＤが印加され、ドレインがノードＶＤＩＮＴに接続される。例えば信号／ＳＴＢは、動作状態で“Ｌ”レベルとされ、待機状態で“Ｈ”レベルとされる。
【００５１】
スイッチ回路１３１は、コントローラ１１２からの命令を受け、ＶＤＤを転送する電源ノードと第３駆動回路１３２に接続されるノードＰＤ１との接続、またはＶＤＤを転送する電源ノードと第４駆動回路１３３に接続されるノードＰＤ２との接続、に切り替える。
【００５２】
第３駆動回路１３２及び第４駆動回路１３３は、ノードＶＤＩＮＴに高電圧側電源電圧を供給する。第３駆動回路１３２は、ｐチャネルＭＯＳトランジスタ３０を備える。トランジスタ３０は、ダイオード接続されており、ソースはノードＰＤ１に接続され、ゲート及びドレインがノードＶＤＩＮＴに接続されている。第４駆動回路１３３は、ｐチャネルＭＯＳトランジスタ３１を備える。トランジスタ３１は、ダイオード接続されており、ソースはノードＰＤ２に接続され、ゲート及びドレインがノードＶＤＩＮＴに接続されている。
【００５３】
第３駆動回路１３２と第４駆動回路１３３の電流駆動能力は異なる。すなわちトランジスタ３０とトランジスタ３１は、電流−電圧特性が異なる。以下、本実施形態では、同じ電圧においてトランジスタ３０の方がトランジスタ３１よりも電流が多く流れる場合について説明する。
【００５４】
２．２  動作状態及び待機状態の電圧について
次に、動作状態及び待機状態における各配線の電圧について、図６を用いて説明する。図６の例では、ＳＲＡＭ１００は、時刻ｔ１〜ｔ２間及び時刻ｔ４〜ｔ５間、動作状態にあり、時刻ｔ２〜ｔ４間、待機状態にある。
【００５５】
図示するように、まず時刻ｔ１において、コントローラ１１２は、信号／ＳＴＢを“Ｌ”レベルにし、トランジスタ１７をオン状態にする。これにより第２電圧発生回路１３０は、ノードＶＤＩＮＴにＶＤＤを印加する。また、コントローラ１１２は、スイッチ回路１３１において、ノードＰＤ１を選択する。なお、スイッチ回路１３１において、ノードＰＤ２が選択されても良く、ノードＰＤ１及びノードＰＤ２のどちらも選択されていない状態であっても良い。
【００５６】
次に時刻ｔ２において、ＳＲＡＭ１００は待機状態になる。これに応答してコントローラ１１２は、信号／ＳＴＢを“Ｈ”レベルにして、トランジスタ１７をオフ状態にする。これにより、ＶＤＤが印加された電源ノードからノードＰＤ１（第３駆動回路１３２）を介してノードＶＤＩＮＴに電流が流れる。この時、トランジスタ３０における電圧降下により、ノードＶＤＩＮＴの電圧はＶＤ＿ＰＤ１とされる。すると、電圧ＶＤ＿ＰＤ１は、ＶＤ＿ＰＤ１−“ノードＶＳＩＮＴの電圧（ＶＳＳ）”＞Ｖcell_minの関係にある。そして時刻ｔ２〜ｔ３間において、内部温度の低下によりＶＤ＿ＰＤ１、すなわちＶcellは次第に増加していく。
【００５７】
次に時刻ｔ３において、コントローラ１１２は、例えば内部温度の変化をトリガとして、スイッチ回路１３１において、ノードＰＤ２（第４駆動回路１３３）を選択する。この時、トランジスタ３１における電圧降下により、ノードＶＤＩＮＴの電圧はＶＤ＿ＰＤ２とされる。電圧ＶＤ＿ＰＤ２は、ＶＤ＿ＰＤ１と同様に、ＶＤ＿ＰＤ２−ＶＳＳ＞Ｖcell_minの関係にある。また、ＶＤ＿ＰＤ１とＶＤ＿ＰＤ２とは、同じ内部温度において、ＶＤ＿ＰＤ１＞ＶＤ＿ＰＤ２の関係にある。
【００５８】
次に時刻ｔ４において、ＳＲＡＭ１００は動作状態になる。これに応答してコントローラ１１２は、時刻ｔ１と同様に、信号／ＳＴＢを“Ｌ”レベルにし、第２電圧発生回路１３０は、ノードＶＤＩＮＴにＶＤＤを印加する。また、コントローラ１１２は、スイッチ回路１３１において、ノードＰＤ１を選択する。
【００５９】
２．３  本実施形態に係る効果について
本実施形態に係る構成であると、上記第１実施形態と同様の効果が得られる。
【００６０】
以下、本効果について、図７を用いて説明する。
【００６１】
図７は、本実施形態を適用した場合のリーク電流と、ＶＤＤからノードＶＤＩＮＴの電圧を引いた値との関係を示す。図示するように、例えば内部温度が６０〜１２５℃の間、コントローラ１１２は、トランジスタ３０（第３駆動回路１３２、グラフ（Ｇ））を選択する。これによりメモリセルアレイ１１１には、上限温度においてもＶcell_min以上の電位差が印加される。内部温度の低下に伴いＶＤＤ−（ノードＶＤＩＮＴの電圧）は低下、すなわちノードＶＤＩＮＴの電圧は増加する。そして、内部温度が６０℃に達するとコントローラ１１２は、トランジスタ３０からトランジスタ３１（第４駆動回路１３３、グラフ（Ｈ））に切り替える。トランジスタ３０と３１の電流駆動能力の違いにより、ノードＶＤＩＮＴの電圧は低下され、トランジスタ３０を用いた場合よりもリーク電流を低減することが出来る。このように第２電圧発生回路１３０は、トランジスタ（すなわち駆動回路）を切り替えることにより異なる電圧をメモリセルアレイ１１１に印加し、内部温度が低下した場合においてもリーク電流を効果的に低減し、消費電力を低減することが出来る。
【００６２】
更に、本実施形態では、ノードＶＤＩＮＴの電圧がＶＤＤより低くなることにより、メモリセルアレイ１１１のｐチャネルＭＯＳトランジスタにおいては、バックゲートの電圧がソース側の電圧よりも高くなるため、基板バイアス効果によりリーク電流を低減することが出来る。更に、本実施形態では、第２電圧発生回路１３０において電流駆動能力の異なる駆動回路を切り替えることにより、内部温度によるＶcell、すなわちノードＶＤＩＮＴの電圧の変動を小さくすることが出来る。よって、特に低温時における基板バイアス効果によるリーク電流低減効果を向上し、消費電力を低減することが出来る。
【００６３】
なお、本実施形態では、第２電圧発生回路１３０は、２つの駆動回路を有しているが、３つ以上でも良く、それぞれの電流駆動能力が異なっていれば良い。
【００６４】
更に、スイッチ回路１３１は、ノードＰＤ１またはノードＰＤ２のいずれかを選択しているが、ノードＰＤ１及びノードＰＤ２がそれぞれ別にスイッチ素子を備えても良い。この場合、ノードＰＤ１及びノードＰＤ２を同時に選択しても良い。
【００６５】
更に、第３駆動回路１３２及び第４駆動回路１３３がそれぞれ２つ以上のトランジスタを有していても良い。
【００６６】
更に、第２電圧発生回路１３０は、動作状態において、トランジスタ１７を介する電流経路を有しているが廃されても良く、トランジスタ１７を介する電流経路に第３及び第４駆動回路とは電流駆動能力が異なる駆動回路が設けられていても良い。また、動作状態においても信号／ＳＴＢを“Ｈ”レベルとしても良い。
【００６７】
更に、第２電圧発生回路は電源ノードに接続されてＶＤＤが印加されているが、ＶＤＤとは異なる電位の配線に接続されていても良い。
【００６８】
３．第３実施形態  
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、ノードＶＤＩＮＴとノードＶＳＩＮＴにそれぞれ電圧発生回路が接続されるものである。以下では、第１及び第２実施形態と異なる点についてのみ説明する。
【００６９】
３．１  ＳＲＡＭの構成について
本実施形態に係るＳＲＡＭ１００の構成について、図８を用いて説明する。
【００７０】
図示するように、ＳＲＡＭ１００は、電源とメモリセルアレイ１１１との間に第２電圧発生回路１３０を備え、メモリセルアレイ１１１と接地ノードとの間に第１電圧発生回路１２０を備える。コントローラ１１２は、第１電圧発生回路１２０及び第２電圧発生回路１３０の制御を行う。第１電圧発生回路１２０及び第２電圧発生回路１３０の構成は、第１及び第２実施形態と同じである。
【００７１】
３．２  動作状態及び待機状態の電圧について
次に、動作状態及び待機状態における各配線の電圧について、図９を用いて説明する。図９は、図２及び図６を合わせたものであり、各時刻におけるスイッチの状態及び配線の電圧は図２及び図６と同じである。そして、時刻ｔ２において、ＶＳ＿ＮＤ１及びＶＤ＿ＰＤ１は、ＶＤ＿ＰＤ１−ＶＳ＿ＮＤ１＞Ｖcell_minの関係にある。また、時刻ｔ３において、ＶＳ＿ＮＤ２及びＶＤ＿ＰＤ２は、ＶＤ＿ＰＤ２−ＶＳ＿ＮＤ２＞Ｖcell_minの関係にある。
【００７２】
３．３  本実施形態に係る効果について
本実施形態に係る構成であると、上記第１及び第２実施形態と同様の効果が得られる。
【００７３】
また、本実施形態では、ＳＲＡＭセル１１３のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの両方において基板バイアス効果を用いることによりリーク電流を低減することが出来る。
【００７４】
４．第４実施形態  
次に、第４実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第３実施形態に係る半導体記憶装置において、メモリセルアレイ１１１の温度判定回路を備えるものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
【００７５】
４．１  ＳＲＡＭの構成について
本実施形態に係るＳＲＡＭ１００の構成について、図１０を用いて説明する。図１０は、第１実施形態で説明した図１に、温度センサ及び温度判定回路が追加されたものである。以下、図１と異なる点についてのみ説明する。
【００７６】
図示するように、ＳＲＡＭ１００は、温度判定回路１４０及びメモリセルアレイ１１１内に設けられた温度センサ１４１を備えている。温度センサ１４１は、例えばサーミスタを用いた構造でも良く、あるいはダイオードを用いた構造でも良く、構造は特に限定しない。温度判定回路１４０は、温度センサ１４１から得られた信号に基づいて、内部温度が設定温度（例えば６０℃）より高い温度であるか否かを判定し、その結果をコントローラ１１２に送信する。コントローラ１１２は、メモリセルアレイ１１１の状態（動作状態または待機状態）と受信した判定結果とに基づいて、信号ＳＴＢ及びスイッチ回路１２１の制御を行う。
【００７７】
４．２  動作状態及び待機状態の電圧について
次に、動作状態及び待機状態における各配線の電圧について、図１１を用いて説明する。図２と異なる点は温度判定回路１４０の信号が追加されている点であり、その他のスイッチの状態及び、信号については図２と同じである。
【００７８】
図示するように、温度判定回路１４０は内部温度が６０℃より高い温度で“Ｈ”レベルを出力し、６０℃以下で“Ｌ”レベルを出力する。そして、時刻ｔ３において、温度判定回路１４０の出力信号が“Ｈ”レベルから“Ｌ”レベルに切り替わると、コントローラ１１２は、その信号に基づいて、ノードＮＤ１からノードＮＤ２に切り替えている。また時刻ｔ４におけるノードＮＤ２からノードＮＤ１への切り替えについては、温度判定回路１４０の信号によらず、メモリセルアレイ１１１の状態に基づいて行われる。
【００７９】
４．３  本実施形態に係る効果について
以上のように、第１乃至第３実施形態で説明した待機状態を実現するには、例えば本実施形態に係る構成を適用することが出来る。例えば第３実施形態においては、温度判定回路１４０の信号に基づいて、コントローラ１１２は、第１電圧発生回路１２０においてノードＮＤ１とノードＮＤ２とを切り替え、第２電圧発生回路１３０においてノードＰＤ１とノードＰＤ２とを切り替えることが出来る。
【００８０】
５．第５実施形態  
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第３実施形態に係る半導体記憶装置がタイマー回路を備えるものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
【００８１】
５．１  ＳＲＡＭの構成について
本実施形態に係るＳＲＡＭ１００の構成について、図１２を用いて説明する。図１２は、第１実施形態で説明した図１に、タイマー回路が追加されたものである。以下、図１と異なる点についてのみ説明する。
【００８２】
図示するように、ＳＲＡＭ１００は、タイマー回路１５０を備えている。タイマー回路１５０は、コントローラ１１２からＳＲＡＭ１００が動作状態から待機状態に移行する際の信号（例えば信号ＳＴＢ）を受信するとカウントを開始し、設定時間（カウント数）に達するとその結果をコントローラ１１２に送信する。
【００８３】
５．２  動作状態及び待機状態の電圧について
次に、動作状態及び待機状態における各配線の電圧について、図１３を用いて説明する。
【００８４】
図示するように、タイマー回路１５０は、信号ＳＴＢが“Ｈ”レベルから“Ｌ”レベルに切り替わるとカウントを開始する。コントローラ１１２は、カウント数がＴ１に達した段階で、ノードＮＤ１からノードＮＤ２へ切り替える。このタイミングが時刻ｔ３となる。
【００８５】
カウント数Ｔ１は、例えば動作状態から待機状態に移行した際、内部温度が例えば６０℃以下に下がる時間より長い時間となるカウント数を設定する。
【００８６】
なお、タイマー回路は、信号ＳＴＢが“Ｈ”レベルから“Ｌ”レベルに切り替わるとカウントを開始したが、例えばコントローラ１１２から別の制御信号を受信して、動作状態から待機状態に移行する前、あるいは待機状態に移行した後、一定時間が経過してからカウントを開始しても良い。
【００８７】
５．３  本実施形態に係る効果について
以上のように、第１乃至第３実施形態で説明した待機状態を実現するには、例えば本実施形態に係る構成を適用することが出来る。例えば第３実施形態においては、タイマー回路１５０の信号に基づいて、コントローラ１１２は、第１電圧発生回路１２０においてノードＮＤ１とノードＮＤ２とを切り替え、第２電圧発生回路１３０においてノードＰＤ１とノードＰＤ２とを切り替えることが出来る。
【００８８】
６．第６実施形態  
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、第１乃至第３実施形態に係る半導体記憶装置が電圧検知回路を備えるものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
【００８９】
６．１  ＳＲＡＭの構成について
本実施形態に係るＳＲＡＭ１００の構成について、図１４を用いて説明する。図１４は、第２実施形態で説明した図５に、電圧検知回路が追加されたものである。以下、図５と異なる点についてのみ説明する。
【００９０】
図示するように、ＳＲＡＭ１００は、ノードＶＤＩＮＴに電圧検知回路１６０が接続されている。電圧検知回路１６０は、第２電圧発生回路１３０がノードＶＤＩＮＴに印加する電圧を検知しており、その結果をコントローラ１１２に送信する。
【００９１】
６．２  動作状態及び待機状態の電圧について
次に、動作状態及び待機状態における各配線の電圧について、図１５を用いて説明する。図６と異なる点は電圧検知回路１６０の信号が追加されている点であり、その他のスイッチの状態及び、信号については図６と同じである。
【００９２】
図示するように、電圧検知回路１６０はノードＶＤＩＮＴの電圧が検知レベルより低くなると“Ｈ”レベルを出力する。そして、時刻ｔ３において、ＶＤ＿ＰＤ１が上昇し、検知レベル以上になると、電圧検知回路１６０は出力信号を“Ｈ”レベルから“Ｌ”レベルに切り替える。コントローラ１１２は、その信号に基づいて、ノードＰＤ１からノードＰＤ２に切り替えている。
【００９３】
６．３  本実施形態に係る効果について
以上のように、第１乃至第３実施形態で説明した待機状態を実現するには、例えば本実施形態に係る構成を適用することが出来る。例えば第１実施形態においては、ノードＶＳＩＮＴに電圧検知回路１６０を接続させて、ノードＶＳＩＮＴの電圧を検知しても良く、例えば第３実施形態においては、ノードＶＤＩＮＴ及びノードＶＳＩＮＴの電圧を検知しても良い。
【００９４】
更に、本実施形態では、ＶＤＤが低下した場合においても、メモリセルアレイ１１１にＶcell_min以上の電位差を与えることが出来る。例えば、図７において、内部温度が６０℃以下でコントローラ１１２がトランジスタ３１を選択している状態において、ＶＤＤが低下した場合、コントローラ１１２はトランジスタ３１からトランジスタ３０に切り替えることにより、ノードＶＤＩＮＴの電圧を上昇させて、ＶcellがＶcell_min以上の電位差を得られるようにすることが出来る。よって、電源電圧ＶＤＤが低下した場合においてもメモリセルアレイ１１１に保持されているデータが消えにくくなるため、待機状態におけるデータの信頼性を向上することが出来る。
【００９５】
７．変形例等
上記実施形態に係る半導体記憶装置は、ＳＲＡＭセル(113@図1)、メモリセルアレイ(111@図1)、第１及び第２電源配線(VSINT, VDINT@図1)、第１配線（接地ノード@図1）及び第１電圧発生回路(120@図1)を備える。メモリセルアレイはＳＲＡＭセルを備える。第１電源配線(VSINT)は、ＳＲＡＭセルに低電圧側の電源電圧を供給する。第２電源配線(VDINT)は、ＳＲＡＭセルに低電圧側の電源電圧よりも高い高電圧側の電源電圧を供給する。第１電圧発生回路は、第１電源配線及び第２電源配線の一方の電源配線に電圧を供給する。第１配線は、第１電圧発生回路に第１電圧(VSS@図1)を供給する。第１電圧発生回路は、第１回路及び第２回路(122, 123@図1)と、一方の電源配線と第１配線との間に第１回路を接続すること、または、一方の電源配線と第１配線との間に第２回路を接続すること、を切り替え可能な第１スイッチ回路(121@図1)とを含む。第１回路は、一方の電源配線と第１配線とを接続するダイオード接続された第１トランジスタ(20@図1)を有する。第２回路は、一方の電源配線と第１配線とを接続するダイオード接続された第２トランジスタ(21@図1)を有する。第１トランジスタの駆動能力と、第２トランジスタの駆動能力とは異なる。ＳＲＡＭセルが動作状態の時は、第１電圧発生回路は、一方の電源配線に第１電圧を供給する(VSINTにVSS@図2)。ＳＲＡＭセルが待機状態の時は、第１電圧発生回路は、一方の電源配線に、第１回路または第２回路を介して第１電圧を供給することによって、第２電圧(VS_ND1@図2）または第３電圧(VS_ND2@図2)を供給する。
【００９６】
上記実施形態を適用することにより、消費電力を低減出来る半導体記憶装置を提供出来る。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【００９７】
例えば上記実施形態において、第１電圧発生回路１２０は、３つの駆動回路を備えても良く、３つの駆動回路は、それぞれ異なる個数のトランジスタが直列に接続されていても良い。このような例を図１６に示す。
【００９８】
図示するように、第１電圧発生回路１２０は、スイッチ回路１２１とこれに接続される第５駆動回路１２４、第６駆動回路１２５、及び第７駆動回路１２６を備えている。スイッチ回路１２１は、３つのｎチャネルＭＯＳトランジスタ２３を備える。３つのトランジスタ２３は、それぞれのゲートに入力される信号ＳＷ１〜ＳＷ３により、ノードＮＤ１と第５駆動回路１２４との接続、ノードＮＤ２と第６駆動回路１２５との接続、ノードＮＤ３と第７駆動回路１２６との接続を制御する。第５駆動回路１２４は、１個のダイオード接続されたｎチャネルＭＯＳトランジスタ２２を備える。第６駆動回路１２５は、直列接続された２個のダイオード接続されたトランジスタ２２を備える。第７駆動回路１２６は、直列接続された３個のダイオード接続されたトランジスタ２２を備える。第５乃至第７駆動回路１２４〜１２６は、直列接続されたトランジスタ２２の個数が異なるため、電流駆動能力がそれぞれ異なる。コントローラ１１２は、待機状態において、スイッチ回路１２１のトランジスタ２３のゲートにそれぞれ入力される信号ＳＷ１〜ＳＷ３を制御して第５乃至第７駆動回路１２４〜１２６の選択を行う。この際、コントローラ１１２は、複数の駆動回路を同時に選択しても良い。例えばコントローラ１１２は、第５駆動回路１２４と第６駆動回路１２５を同時に選択しても良いし、第５乃至第７駆動回路１２４〜１２６を同時に選択しても良い。なお、第２及び第３実施形態において第２電圧発生回路１３０も同様な構成にしても良い
更に、上記実施形態において、スイッチ回路１２１は、ノードＶＳＩＮＴと駆動回路との間に設けられているが、駆動回路と接地ノードとの間に設けられても良い。更に、スイッチ回路１３１は、ＶＤＤを転送する電源ノードと駆動回路との間に設けられているが、駆動回路とノードＶＤＩＮＴとの間に設けられても良い。
【００９９】
更に、上記実施形態において、３つ以上の実施形態を組み合わせて適用しても良い。例えば、第３実施形態に係る半導体記憶装置において、第４実施形態の温度判定回路１４０と第６実施形態の電圧検知回路１６０を適用しても良い。
【０１００】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【０１０１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１０２】
１０、１１、１７、３０、３１…ｐチャネルＭＯＳトランジスタ、１２〜１６、２０〜２３…ｎチャネルＭＯＳトランジスタ、１００…ＳＲＡＭ、１１１…メモリセルアレイ、１１２…コントローラ、１１３…ＳＲＡＭセル、１２０…第１電圧発生回路、１２１、１３１…スイッチ回路、１２２〜１２６、１３２、１３３…駆動回路、１３０…第２電圧発生回路、１４０…温度判定回路、１４１…温度センサ、１５０…タイマー回路、１６０…電圧検知回路。
【図１】
2016162476.tif 000003
【図２】
2016162476.tif 000004
【図３】
2016162476.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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