(57)【要約】【課題】インクジェット印刷による配線形成及び半導体層の形成を容易にする、電界効果トランジスタの作製方法を提供する。【解決手段】ゲート絶縁膜上又は基材上に、親液部と撥液部とを有する親撥パターンを作製する工程と、前記親液部にインクジェット印刷で導電性インクを印刷してソース・ドレイン電極を形成する工程と、前記ソース・ドレイン電極上にインクジェット印刷で半導体層を形成する工程とを備え、前記ソース・ドレイン電極において、チャネル部の幅が２０μｍ以下であり、チャネル部の形状が櫛形であり、前記ソース・ドレイン電極の幅が２０〜５０μｍであるボトムコンタクト型の電界効果トランジスタの作製方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート絶縁膜上又は基材上に、親液部と撥液部とを有する親撥パターンを作製する工程と、
前記親液部にインクジェット印刷で導電性インクを印刷してソース・ドレイン電極を形成する工程と、
前記ソース・ドレイン電極上にインクジェット印刷で半導体層を形成する工程とを備え、
前記ソース・ドレイン電極において、チャネル部の幅が２０μｍ以下であり、チャネル部の形状が櫛形であり、前記ソース・ドレイン電極の幅が２０〜５０μｍであるボトムコンタクト型の電界効果トランジスタの作製方法。
【請求項２】
導電性インクに対する、親液部の接触角と、撥液部の接触角との差が、２０°以上である請求項１に記載の電界効果トランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は特にインクジェット印刷を用いた、電界効果トランジスタの作製方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（以下、ＦＥＴとも表す）は、ディスプレイやセンサ等の駆動素子として広く用いられている。代表的なＦＥＴの構造は、ゲート電極をゲート絶縁膜の下層に配したボトムゲート型と、ゲート電極をゲート絶縁膜の上層に配したトップゲート型とに分けられる。また、ソース・ドレイン電極の上層に半導体層を配したボトムコンタクト型ＦＥＴと、ソース・ドレイン電極の下層に半導体層を配したトップコンタクト型ＦＥＴに分けられる。ＦＥＴは、従来フォトリソグラフィを用いた配線形成、蒸着・スパッタリング等の真空装置を用いて作製される。
【０００３】
しかし、フォトリソグラフィによる回路形成では、エッチングや現像により廃液の増大が問題となり、また、真空装置は、処理面積の大きさに伴い設備が大きくなり、コスト高となる。
【０００４】
そこで、近年、印刷法を用いたＦＥＴの作製方法が注目されている。印刷法では、電極や半導体層などの各構成要素を必要な領域のみに付加的に作製することができるため、コストを低減することが可能である。また、連続生産性にも優れており、基材をフィルムのような屈曲性のあるものにすることも容易である。
【０００５】
配線形成などパターニングが可能な印刷法としては、グラビア印刷、グラビアオフセット印刷、フレキソ印刷、反転オフセット印刷、インクジェット印刷、スクリーン印刷などがあるが、このうちインクジェット印刷は、印刷版が不要で、かつ必要な個所にのみインクを印刷することが可能であり、インクの使用量が大幅に削減できることから注目されている。
【０００６】
しかし、インクジェット印刷は、比較的低粘度のインクを滴下するために流動が起こり易く、微細な配線の形成性が有版印刷と比較して劣るために、高精細な配線形成には不向きである。
【０００７】
しかし、高精細な配線を形成する方法の一つとして、インクに対する親液性と撥液性を利用して、事前に被印刷物に親液部と撥液部を形成しておく親撥処理が挙げられる。例えば、特許文献１には、基材の表面に、パターンを形成するための材料が優先的に堆積される表面特性（親液性）を有する第１の領域と、前記第１の領域に比較して前記パターンを形成するための材料が堆積されにくい表面特性（撥液性）を有する第２の領域を形成する工程と、前記基材に対して、前記パターンを形成するための材料を付与し、前記第１の領域にその材料を選択的に堆積させる工程と、前記パターンを形成するための材料に対し相溶性の低い第２の材料を堆積させる工程と、を具備するパターン形成法が記載されている。このように、印刷前に基材表面に親撥処理をすることで、微細な配線を作製することができる。
【０００８】
しかしながら、親撥処理は微細なＦＥＴを作製する方法として有効な手段であるが、ボトムコンタクト型のＦＥＴを作製する場合、ソース・ドレイン電極作製後に半導体インクを印刷すると、インクが撥液部から弾かれてしまい、安定してチャネル部を形成できないという問題があった。また、トップコンタクト型のＦＥＴを作製しようとすると、半導体層上に親撥処理をしなくてはならなくなり、半導体にダメージがあるという問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−３０３１９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、インクジェット印刷による配線形成及び半導体層の形成を容易にする、電界効果トランジスタ（ＦＥＴ）の作製方法を提供することである。
【課題を解決するための手段】
【００１１】
すなわち、本発明は、ゲート絶縁膜上又は基材上に、親液部と撥液部とを有する親撥パターンを作製する工程と、前記親液部にインクジェット印刷で導電性インクを印刷してソース・ドレイン電極を形成する工程と、前記ソース・ドレイン電極上にインクジェット印刷で半導体層を形成する工程とを備え、前記ソース・ドレイン電極において、チャネル部の幅が２０μｍ以下であり、チャネル部の形状が櫛形であり、前記ソース・ドレイン電極の幅が２０〜５０μｍであるボトムコンタクト型の電界効果トランジスタの作製方法に関する。
また、本発明は、導電性インクに対する、親液部の接触角と、撥液部の接触角との差が、２０°以上である前記の電界効果トランジスタの作製方法に関する。
【００１２】
本発明によれば、インクの流れ込みを利用することでチャネル部近傍に着弾させること無くインクジェット印刷による配線形成が可能で、かつチャネル部の形状を櫛型にすることで、インクジェット印刷で半導体層を形成する際、半導体インクが撥液性のチャネル部から弾かれること無く、容易に半導体層を形成できるトランジスタの作製方法を提供できる。
【発明の効果】
【００１３】
本発明により、インクジェット印刷を用いたボトムコンタクト型のＦＥＴを作製する際、親撥処理によって作製する親液部と撥液部の形状を制御することで、インクジェット印刷による配線形成を容易にし、かつインクジェット印刷による半導体層の形成を容易にする電界効果トランジスタ（ＦＥＴ）の作製方法を提供することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係るソース・ドレイン電極を示す模式図である。
【図２】本発明の実施例１における導電性インク印刷後のソース・ドレイン電極の写真である。
【図３】本発明の実施例１における半導体インク印刷後のソース・ドレイン電極及び半導体層の写真である。
【発明を実施するための形態】
【００１５】
本実施形態のボトムコンタクト型の電界効果トランジスタ（ＦＥＴ）の作製方法は、ゲート絶縁膜上又は基材上に、親液部と撥液部とを有する親撥パターンを作製する工程と、前記親液部にインクジェット印刷で導電性インクを印刷してソース・ドレイン電極を形成する工程と、前記ソース・ドレイン電極上にインクジェット印刷で半導体層を形成する工程とを備え、前記ソース・ドレイン電極において、チャネル部の幅が２０μｍ以下であり、チャネル部の形状が櫛形であり、前記ソース・ドレイン電極の幅が２０〜５０μｍである。
【００１６】
本実施形態で作製する親撥パターンは、ＦＥＴがボトムゲート構造の場合はゲート絶縁膜上に、また、トップゲート構造の場合は基材上に形成する。親撥パターンは、親液部（親液層とも表す）の上に極薄の撥液部（撥液層とも表す）を形成し、回路となるべき部位の撥液部をアブレーション（分解）などにより除去する方法や、紫外光などによる撥液部の表面改質による親液化処理、または親液部の表面改質による撥液化処理で作製されるが、これらに限定されない。
【００１７】
ＦＥＴが、ボトムゲート構造の場合、親撥パターンを作製するゲート絶縁膜は、ゲート電極の上部に作製する。ＦＥＴがトップゲート構造の場合、親撥パターンを作製する基材は、親撥パターンが作製できるものあればどのようなものでもよく、ソース・ドレイン電極及び半導体層の上部にゲート絶縁膜を形成し、その上部にゲート電極を形成する。なお、基材としては、単結晶シリコンやガラス基板、プラスチック等の基板が挙げられる。
【００１８】
ゲート絶縁膜には、無機絶縁膜と有機絶縁膜があり、その作製方法は特に限定しない。例えば、スピンコート法やスリットダイコートによる絶縁膜インクの塗布、続いてインク溶剤の乾燥、焼成又は硬化することで作製することができる。
【００１９】
ゲート絶縁膜の厚みは、５０〜３０００ｎｍであることが好ましく、１００〜２０００ｎｍであることがより好ましい。ゲート絶縁膜の厚みが５０ｎｍ未満であると、ショートが発生する可能性が高くなり、好ましくなく、厚みが３０００ｎｍを超えると、ゲート電極が、スイッチングゲートの役割を果たせなくなるため好ましくない。
【００２０】
ゲート絶縁膜の絶縁破壊電圧は２ＭＶ／ｃｍ以上であることが好ましく、３ＭＶ／ｃｍ以上であることがより好ましい。また、誘電率は３〜４であることが好ましい。
【００２１】
本実施形態において、親液部と撥液部とを有する親撥パターンの、前記親液部にインクジェット印刷で導電性インクを印刷してソース・ドレイン電極が形成される。
親液部と撥液部の表面状態は、通常、接触角計を用いて把握することができる。接触角測定には、水、有機溶媒などが用いられるが、インクジェット印刷に用いる電極作製用の導電性インクが好ましい。
親撥パターンとしては、導電性インクに対する、親液部の接触角と、撥液部の接触角との差が、２０°以上であることが好ましく、３０°以上がより好ましく、４０°以上がさらに好ましい。２０°以上であることによって、親液部上に導電性インクが、にじみ等なく印刷され、精度の良いソース・ドレイン電極が形成される。
また、上記接触角は、前進接触角であることが好ましく、基材を斜めにして液滴を滑落させる方法や、液滴量を増加／減少させる拡張／収縮法を用いて、動的接触角として測定することができる。
なお、動的接触角としては、前進接触角と後退接触角があり、例えば、基材を斜めにして液滴を滑落（移動）させた場合、その液滴の前方（滑落方向又は前進方向）が前進接触角であり、その液滴の後方が後退接触角である。
また、使用する導電性インクの表面張力としては、室温（２５℃）において、通常２０〜５０ｍＮ／ｍであり、好ましくは２５〜４０ｍＮ／ｍである。
【００２２】
電極作製用の導電性インクには、金属粒子又は金属化合物粒子を分散したインクを用いることができる。該金属は貴金属であることが好ましく、金、銀、銅、白金、アルミニウム、ニッケル、クロム、パラジウム、イリジウム、ロジウム、ルテニウムなどが挙げられるが、これらに限定しない。
【００２３】
インクジェット印刷で作製するソース・ドレイン電極は、図１に示すような櫛形であることを特徴とする。チャネル部の形状を櫛形にすることで、インクジェット印刷した半導体インクがチャネル部から弾かれにくくなる。また、ソース・ドレイン電極の電極幅は、２０〜５０μｍの範囲とすることを特徴としている。電極幅が２０μｍ未満であると、回路形成用インク（導電性インク）が流れ込まず、ソース電極又はドレイン電極が作製できないおそれがある。また、電極幅が５０μｍを超えると、電極形成後に半導体インクを印刷する際に、前記半導体インクが電極上を流れ、チャネル部から半導体インクが弾かれて安定して半導体層を形成できないおそれがある。なお、半導体インクとは、ソース・ドレイン電極上に半導体層を形成するためのインクである。
【００２４】
インクジェット印刷で作製するソース・ドレイン電極のチャネル部の幅は、２０μｍ以下であり、さらに３〜２０μｍであることが好ましく、３〜１０μｍであることがより好ましい。チャネル部の幅が２０μｍを超えると、インクジェット印刷した半導体インクがチャネル部から弾かれやすくなり、安定して半導体層を形成できないおそれがある。また、チャネル部の幅が３μｍ未満であると、ソース電極とドレイン電極が接触して短絡する可能性が大きくなるため好ましくない。
【００２５】
インクジェット印刷で作製するソース・ドレイン電極の厚みは、２０ｎｍ以上であることが好ましく、５０ｎｍ以上であることがより好ましい。２０ｎｍ未満であると、スイッチングのための電流が供給できなくなるため好ましくない。
【００２６】
ソース・ドレイン電極を作製するためのインクジェット印刷では、インクジェット印刷機の着滴位置の精度を考慮に入れて、チャネル部から２０μｍ以上離れた部位に着滴させることが好ましく、３０μｍ以上離れた部位に着滴させることがより好ましい。２０μｍ未満に着滴させると、導電性インクが親液部からはみだし、チャネル部が形成できなくなることがあるため好ましくない。
【００２７】
半導体層を作製するためのインクジェット印刷用インク（半導体インク）は、インクジェットで印刷できるものであればよく、半導体が水や有機溶剤に分散又は溶解し、分散媒又は溶媒が乾燥することで半導体層を形成できるものが好ましい。
例えば、半導体インクとしては、ＴＩＰＳペンタセンやベンゾチオフェン誘導体などの低分子有機半導体、ポリ（３−アルキルチオフェン）（Ｐ３ＨＴ）やポリ［（９，９−ジオクチルフルオレニル−２，７−ジイル）−ｃｏ−ビチオフェン］（Ｆ８Ｔ２）等の高分子有機半導体、ポリシリコンやカーボンナノチューブ、酸化物半導体等が挙げられるが、特に限定しない。
【００２８】
インクジェット印刷で作製する半導体層の厚みは、１０ｎｍ以上であることが好ましく、３０ｎｍ以上であることがより好ましい。１０ｎｍ未満であると、スイッチングのための電流が供給できなくなるため好ましくない。
【００２９】
ＦＥＴのゲート電極は、スイッチングのゲートとして作用できればよい。ゲート電極の作製方法は特に限定しないが、他の層の作製方法に合わせ、印刷法によるものが好ましい。
【００３０】
また、ＦＥＴのスイッチングを安定して行うために、半導体層を有機又は無機の絶縁層でカバーすることが好ましい。
【実施例】
【００３１】
以下に、本発明を用いた実施例を記すが、これに限定されるものではない。
（実施例１）
１０×１０ｃｍのガラス基板上に、反転オフセット印刷機（ＭＨＩソリューションテクノロジーズ株式会社製ＰＥ  ＴＥＳＴＥＲ）を用いてゲート電極を作製した。続いて、ゲート電極上に、有機系絶縁体インク（住友化学株式会社製ＳＣ−ＧＩ０１）を、スピンコータ（ミカサ株式会社製ＭＳ−Ａ１５０）を用いて塗布し、オーブンで１８０℃、１時間硬化してゲート絶縁膜を作製した。
【００３２】
ゲート絶縁膜にＵＶオゾン洗浄改質装置（株式会社たけでん製）を用いてＵＶオゾン処理を３分間行った後、フッ素系インク（旭硝子株式会社製サイトップ）を、スピンコータを用いて形成し、ホットプレートで８０℃、３分乾燥して撥液層（撥液部）を作製した。
【００３３】
撥液層（撥液部）をエキシマステッパ露光機（ＳＵＳＳ  ＭｉｃｒｏＴｅｃ社製ＥＬＰ−３００、露光量１００ｍＪ／ｃｍ２）を用いてアブレーションを行い、撥液部を除去して親液部を露出させることで親撥パターンを作製した。ここで、親撥パターンのチャネル部の長さは１０μｍ、チャネル部の幅は２０μｍで櫛形、電極幅は３０μｍとした。
【００３４】
作製した親撥パターンにＵＶオゾン処理を３分間行った後、導電性の銀インク（株式会社アルバック製Ｌ−Ａｇ１ＴｅＨ）をインクジェット印刷した。インクジェット装置にはＦＵＪＩＦＩＬＭ  Ｄｉｍａｔｉｘ社製マテリアルプリンター（ＤＭＰ−３０００）を用いた。吐出位置は、チャネル部から最短で３０μｍ離れた位置に印刷するようにした。印刷後、オーブンで１５０℃・１時間焼成を行った。
図２に示すように親撥パターンに沿ってソース・ドレイン電極が作製できた。ソース・ドレイン電極の厚みを接触式の段差計（ＫＬＡ  Ｔｅｎｃｏｒ社製Ｐ−１５）で測定したところ、ソース電極の厚みが２０４ｎｍ、ドレイン電極の厚みが１８６ｎｍ（いずれも平均値）であった。
また、作製したソース・ドレイン電極のチャネル部の長さは１０μｍ、チャネル部の幅は２０μｍであり、形状は櫛形、電極幅は３０μｍであった。
【００３５】
作製したソース・ドレイン電極に、半導体インク（Ｆｌｅｘｉｎｋ社製ＦＳ００８５）をインクジェット印刷してボトムゲート−ボトムコンタクト型のＦＥＴを作製した。インクジェット装置にはソース・ドレイン電極作製に用いた装置と同じものを用いた。半導体インクの吐出量は１２０ｐＬとした。図３に示すように、チャネル部の撥液部からインクが弾かれず半導体層を形成できた。半導体層の厚みを接触式の段差計で測定したところ、５６０ｎｍ（平均値）であった。また、ＦＥＴ特性を半導体デバイスアナライザ（アジレントテクノロジ社製Ｂ１５００Ａ）を用いて測定したところ、移動度は７×１０−２ｃｍ２／Ｖｓ、オン／オフ比は２×１０４であった。
【００３６】
作製した親撥パターン上のインクの接触角を測定した。接触角測定には、協和界面科学株式会社製の固液界面解析システム（ＤｒｏｐＭａｓｔｅｒ５００）を用いた。測定方法は、液滴量を増加／減少させる拡張／収縮法を使用して前進接触角と後退接触角を測定した。インクは、ソース・ドレイン電極を作製したときに用いた導電性インクを使用した。
先ずシリンジ先端に０．５μＬの液滴を作製して基材に接触させ、その後、シリンジからインクを６μＬ／ｓｅｃで押し出して液滴量を２２μＬまで増加（拡張）させることで前進接触角を測定した。その後、シリンジにインクを６μＬ／ｓｅｃで吸い込み液適量を減少（収縮）させることで後退接触角を測定した。作製した親撥パターンの親液部の前進接触角は６°、後退接触角は０°であった。一方、撥液部の前進接触角は５２°、後退接触角は７°であった。
【００３７】
（比較例１）
親撥パターンのチャネル部の長さを３０μｍ、チャネル部の幅を１１０μｍで櫛形、ソース・ドレイン電極の幅を３０μｍとした以外は、全て実施例１と同じ条件でＦＥＴを作製した。チャネル部の撥液部に沿って、ソース・ドレイン電極が作製できたが、チャネル部から半導体インクが弾かれ、半導体層を形成できなかった。
【００３８】
（比較例２）
親撥パターンのチャネル部の長さを１０μｍ、チャネル部の幅を１１０μｍで直線型、ソース・ドレイン電極の幅を３０μｍとした以外は、全て実施例１と同じ条件でＦＥＴを作製した。親撥パターンに沿ってソース・ドレイン電極が作製できたが、半導体インクをインクジェット印刷するとチャネル部から半導体インクが弾かれ、半導体層を形成できなかった。
【００３９】
（比較例３）
親撥パターンのチャネル部の長さを１０μｍ、チャネル部の幅を１１０μｍで櫛形、ソース・ドレイン電極の幅を１０μｍとした以外は、全て実施例１と同じ条件でＦＥＴを作製した。親撥パターンに沿ってソース・ドレイン電極が作製できなかった。
【００４０】
（比較例４）
親撥パターンのチャネル部の長さを１０μｍ、チャネル部の幅を１１０μｍで櫛形、ソース・ドレイン電極の幅を６０μｍとした以外は、全て実施例１と同じ条件でＦＥＴを作製した。親撥パターンに沿ってソース・ドレイン電極が作製できたが、半導体インクをインクジェット印刷すると電極上に半導体インクがぬれ広がり、チャネル部から半導体インクが弾かれ、半導体層を形成できなかった。
【００４１】
実施例に示したように、インクジェット印刷を用いたボトムコンタクト型のＦＥＴを作製する際、親撥処理によって作製する親撥パターン（親液部と撥液部）の形状や寸法を制御することで、インクジェット印刷による配線形成を容易にし、かつインクジェット印刷による半導体層の形成を容易にすることが可能となった。
【符号の説明】
【００４２】
１：ソース電極、２：ドレイン電極、３：チャネル部。
【図１】
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【図２】
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【図３】
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