(57)【要約】 【課題】負荷変動に対する高速応答性に優れた電源回路を提供する。【解決手段】電源回路は、入力電圧に応じた出力電圧を生成するＬＤＯレギュレータと、出力電圧の変動に対するＬＤＯレギュレータの応答性を向上させるブースタ回路と、を備え、ＬＤＯレギュレータは、出力電圧の変動に応じた電圧を出力するアンプと、アンプから出力された電圧に応じた電圧レベルの出力電圧を出力する第１トランジスタと、を有し、ブースタ回路は、第１トランジスタの出力電流に比例した出力電流を流す第２トランジスタと、第２トランジスタの出力電流に応じた電圧と第１基準電圧との電圧差に応じた電圧信号を出力する第１差動増幅器と、電圧差に応じた電圧信号に応じて、アンプの応答性を制御する制御回路と、を有する。【選択図】図１
2016162097.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧に応じた出力電圧を生成するＬＤＯ（Low Drop Out）レギュレータと、
前記出力電圧の変動に対する前記ＬＤＯレギュレータの応答性を向上させるブースタ回路と、を備え、
前記ＬＤＯレギュレータは、
前記出力電圧の変動に応じた電圧を出力するアンプと、
前記アンプから出力された電圧に応じた電圧レベルの前記出力電圧を出力する第１トランジスタと、を有し、
前記ブースタ回路は、
前記第１トランジスタの出力電流に比例した出力電流を流す第２トランジスタと、
前記第２トランジスタの出力電流に応じた電圧と第１基準電圧との電圧差に応じた電圧信号を出力する第１差動増幅器と、
前記電圧差に応じた電圧信号に応じて、前記アンプの応答性を制御する制御回路と、を有する電源回路。
【請求項２】
前記第２トランジスタの出力電流は、前記第１トランジスタの出力電流より小さい請求項１に記載の電源回路。
【請求項３】
前記第１トランジスタおよび前記第２トランジスタは、互いのゲートまたはベースを接続したカレントミラー回路であり、
前記第１トランジスタのゲート幅をゲート長で割った値は、前記第２トランジスタのゲート幅をゲート長で割った値よりも大きい請求項２に記載の電源回路。
【請求項４】
前記ＬＤＯレギュレータは、前記第１トランジスタの出力電流経路に直列接続される第１インピーダンス回路を有し、
前記ブースタ回路は、前記第２トランジスタの出力電流経路に直列接続され前記第１インピーダンス回路に流れる電流に比例した電流を流す第２インピーダンス回路を有し、
前記第１トランジスタおよび前記第１インピーダンス回路の接続ノードから前記出力電圧が出力され、
前記第１差動増幅器は、前記第２トランジスタおよび前記第２インピーダンス回路の接続ノードの電圧と前記第１基準電圧との電圧差に応じた電圧信号を出力する請求項１乃至３のいずれかに記載の電源回路。
【請求項５】
入力電圧に応じた出力電圧を出力するＬＤＯレギュレータと、
前記出力電圧の変動に対する前記ＬＤＯレギュレータの応答性を向上させるブースタ回路と、を備え、
前記ＬＤＯレギュレータは、
前記出力電圧の変動に応じた電圧を出力するアンプと、
前記アンプから出力された電圧に応じた電圧レベルの前記出力電圧を出力する第１トランジスタと、を有し、
前記ブースタ回路は、
前記第１トランジスタのゲートまたはベース電圧と第１基準電圧との電圧差に応じた電圧信号を出力する第１差動増幅器と、
前記電圧差に応じた電圧信号に応じて、前記アンプの応答性を制御する制御回路と、を有する電源回路。
【請求項６】
前記第１差動増幅器は、対になった第２トランジスタおよび第３トランジスタを有し、
前記第２トランジスタのゲートまたはベースは、前記第１トランジスタのゲートまたはベースに接続され、
前記第３トランジスタのゲートまたはベースには前記第１基準電圧が供給される請求項５に記載の電源回路。
【請求項７】
前記制御回路は、前記第１トランジスタの出力電流がゼロでない限り、継続して前記アンプの応答性を向上させる請求項１乃至６のいずれかに記載の電源回路。
【請求項８】
前記アンプは、
前記出力電圧に応じた電圧と第２基準電圧との電圧差に応じた電圧信号を出力する第２差動増幅器と、
前記第２差動増幅器に流す電流を生成する電流源と、
前記第２差動増幅器に流す電流を調整する制御ポートと、を有し、
前記制御回路は、前記第１差動増幅器から出力された電圧信号に応じて、前記制御ポートを介して前記第２差動増幅器に流す電流を調整する請求項１乃至７のいずれかに記載の電源回路。
【請求項９】
前記第１トランジスタに接続され前記出力電圧を出力する出力ポートを備え、
前記第１トランジスタから前記出力ポートに流れる負荷電流が増えると、前記ブースタ回路内の前記第１差動増幅器の前記第１基準電圧と比較する電圧をより高くする電圧ヒステリシス回路を備える請求項１乃至８のいずれかに記載の電源回路。
【請求項１０】
前記第１トランジスタに接続され前記出力電圧を出力する出力ポートを備え、
前記第１トランジスタから前記出力ポートに流れる負荷電流がゼロになったときの前記アンプの応答性向上動作を停止させるタイミングを所定期間遅延させる遅延回路を備える請求項１乃至８のいずれかに記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＬＤＯレギュレータを備えた電源回路に関する。
【背景技術】
【０００２】
スマートフォンや携帯電話などの小型の電子デバイスでは、放熱のための筐体スペースが限られており、ファンを実装するスペースもないことから、発熱が問題になることが多い。このため、この種の電子デバイスの電源回路では、入力電圧に対する出力電圧の電圧降下を抑えたＬＤＯ（Low Drop Out）レギュレータを用いることがある。
【０００３】
ＬＤＯレギュレータにおいて、負荷変動に対する出力電圧の低下を抑制するには、ＬＤＯレギュレータ内の出力トランジスタのサイズを大きくするのが望ましい。ところが、出力トランジスタのサイズを大きくするほど、応答性が悪くなるという問題がある。そこで、ＬＤＯレギュレータの前段にブースタ回路を設けて、応答性の向上を図る提案もなされている。
【０００４】
しかしながら、従来は、負荷変動が生じたときだけブースタ回路を動作させており、ブースタ回路が動作を開始するまでに多少の時間的なロスが生じ、必ずしも応答性がよいとは言えなかった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許5014194号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、負荷変動に対する高速応答性に優れた電源回路を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態によれば、入力電圧に応じた出力電圧を生成するＬＤＯ（Low Drop Out）レギュレータと、
前記出力電圧の変動に対する前記ＬＤＯレギュレータの応答性を向上させるブースタ回路と、を備え、
前記ＬＤＯレギュレータは、
前記出力電圧の変動に応じた電圧を出力するアンプと、
前記アンプから出力された電圧に応じた電圧レベルの前記出力電圧を出力する第１トランジスタと、を有し、
前記ブースタ回路は、
前記第１トランジスタの出力電流に比例した出力電流を流す第２トランジスタと、
前記第２トランジスタの出力電流に応じた電圧と第１基準電圧との電圧差に応じた電圧信号を出力する第１差動増幅器と、
前記電圧差に応じた電圧信号に応じて、前記アンプの応答性を制御する制御回路と、を有する電源回路が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態による電源回路１の回路図。
【図２】初段アンプ４の内部構成の一例を示す回路図。
【図３】一比較例による電源回路１の回路図。
【図４】第１トランジスタＱ１と第２トランジスタＱ２をＮＭＯＳトランジスタで構成した電源回路１の回路図。
【図５】第２の実施形態による電源回路１の回路図。
【図６】図５の一変形例による電源回路１の回路図。
【図７】第３の実施形態による電源回路１の回路図。
【図８】図５に電圧ヒステリシス回路１１を追加した電源回路１の回路図。
【図９】第４の実施形態による電源回路１の回路図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、電源回路内の特徴的な構成および動作を中心に説明するが、電源回路には以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。
【００１０】
（第１の実施形態）
図１は第１の実施形態による電源回路１の回路図である。図１の電源回路１は、入力電圧Ｖinに応じた出力電圧Ｖoを出力するＬＤＯレギュレータ２と、出力電圧Ｖoの変動に対するＬＤＯレギュレータ２の応答性を向上させるブースタ回路３と、を備えている。
【００１１】
ＬＤＯレギュレータ２の出力電圧Ｖoは、図１の電源回路１の出力電圧Ｖoであり、この出力電圧Ｖoを出力するポート（端子）を以下では出力ポートＰ０と呼ぶ。出力ポートＰ０には、通常、電子デバイスなどの負荷が接続される。負荷によっては、マイクロ秒オーダーという非常に短い時間でＬＤＯレギュレータ２の負荷電流を数百ミリアンペアのオーダーで急変させることがある。数マイクロアンペア以下の消費電流で動作するＬＤＯレギュレータ２は、数百ミリアンペアもの負荷電流の変動には追従できないため、出力電圧Ｖoが大きく低下してしまうおそれがある。この一時的な出力電圧Ｖoの低下を抑制するために、ブースタ回路３が設けられている。
【００１２】
図１のＬＤＯレギュレータ２は、出力電圧Ｖoの変動に応じた電圧を出力する初段アンプ４と、初段アンプ４から出力された電圧に応じた電圧レベルの出力電圧Ｖoを出力する第１トランジスタＱ１とを有する。
【００１３】
ブースタ回路３は、第１トランジスタＱ１の出力電流に比例した出力電流を流す第２トランジスタＱ２と、第２トランジスタＱ２の出力電流に応じた電圧と第１基準電圧Ｖr1との電圧差に応じた電圧信号を出力する第１差動増幅器５と、第１差動増幅器５から出力された電圧信号に応じて初段アンプ４の応答性を制御する制御回路６とを有する。
【００１４】
図１における第１トランジスタＱ１と第２トランジスタＱ２はいずれもＰＭＯＳトランジスタであるが、後述するようにＮＭＯＳトランジスタでもよい。また、バイポーラトランジスタで構成することも可能である。本明細書では、第１トランジスタＱ１および第２トランジスタＱ２のソース−ドレイン電流を、第１トランジスタＱ１および第２トランジスタＱ２の出力電流と呼ぶ。
【００１５】
まず、ＬＤＯレギュレータ２内の回路構成および動作を詳細に説明する。ＬＤＯレギュレータ２内の第１トランジスタＱ１のソースには入力電圧Ｖinが供給され、第１トランジスタＱ１のドレインから出力電圧Ｖoが出力される。第１トランジスタＱ１のドレイン、すなわち出力ポートＰ０と接地電圧ノードＶssとの間には２つのインピーダンス回路（第１インピーダンス回路）Ｒ１，Ｒ２が直列接続されている。第１トランジスタＱ１のゲートには、初段アンプ４から出力された電圧が入力される。
【００１６】
入力電圧Ｖinは、不図示の別個の電源回路で生成される。ＬＤＯレギュレータ２は、入力電圧Ｖinに近似する電圧レベルの出力電圧Ｖoを生成するものであり、負荷変動が生じても出力電圧Ｖoの変動が小さいという特徴を有する。
【００１７】
ＬＤＯレギュレータ２内の初段アンプ４は、出力電圧Ｖoを２つのインピーダンス回路Ｒ１，Ｒ２で分圧した電圧を第２基準電圧Ｖr2と比較し、両電圧の電圧差に応じた電圧信号を第１トランジスタＱ１のゲートに供給する。
【００１８】
第１トランジスタＱ１のドレインは、出力電圧Ｖoを出力する出力ポートＰ０に接続されている。この出力ポートＰ０に接続される不図示の負荷が重くなると、第１トランジスタＱ１のドレイン電流が増えるとともに、第１トランジスタＱ１のドレイン電圧である出力電圧Ｖoが下がる。初段アンプ４は、出力電圧Ｖoの低下を抑制する帰還動作を行うため、初段アンプ４から出力される電圧は低くなり、第１トランジスタＱ１はオンする方向に動作し、第１トランジスタＱ１のドレイン電流を増やして出力電圧Ｖoを上げる動作が行われる。
【００１９】
逆に、負荷が軽くなると、第１トランジスタＱ１のドレイン電流が減少するとともに、出力電圧Ｖoが高くなる。よって、初段アンプ４から出力される電圧は高くなり、第１トランジスタＱ１はオフする方向に動作し、第１トランジスタＱ１のドレイン電流を減らして出力電圧Ｖoを下げる動作が行われる。このようにして、ＬＤＯレギュレータ２は、負荷変動による出力電圧Ｖoの変動を抑制するような動作を行う。
【００２０】
次に、ブースタ回路３内の回路構成および動作を詳細に説明する。ブースタ回路３は、電源電圧ノードＶddと接地電圧ノードＶssとの間に接続された第１差動増幅器５と、電源電圧ノードＶddと接地電圧ノードＶssとの間に直列接続された第２トランジスタＱ２およびインピーダンス回路（第２インピーダンス回路）Ｒ３と、電源電圧ノードＶddと接地電圧ノードＶssとの間に接続された制御回路６とを有する。インピーダンス回路Ｒ３は、例えば一つ以上の抵抗素子で構成可能である。
【００２１】
第２トランジスタＱ２は、第１トランジスタＱ１のソース−ドレイン間を流れる電流に比例した電流を流す。第２トランジスタＱ２のゲートは第１トランジスタＱ１のゲートに接続されており、第１トランジスタＱ１と第２トランジスタＱ２はカレントミラー回路を構成している。第１トランジスタＱ１のゲート幅をゲート長で割った値は、第２トランジスタＱ２のゲート幅をゲート長で割った値よりも大きくしている。これにより、第２トランジスタＱ２のソース−ドレイン電流は、第１トランジスタＱ１のソース−ドレイン電流よりも小さくなる。このように、第２トランジスタＱ２のソース−ドレイン電流を第１トランジスタＱ１のソース−ドレイン電流よりも少なくすることで、ブースタ回路３での消費電力を抑制できる。
【００２２】
第１差動増幅器５は、第２トランジスタＱ２の出力電流に応じた電圧と第１基準電圧Ｖr1との電圧差に応じた電圧信号を出力する。
【００２３】
制御回路６は、第１差動増幅器５から出力された電圧信号に応じて、初段アンプ４の応答性を制御する。より具体的には、制御回路６は、電源電圧ノードＶddと接地電圧ノードＶssの間に直列接続された第１電流源７および第３トランジスタＱ３と、これら第１電流源７および第３トランジスタＱ３の接続ノードの電圧を反転するインバータ８と、初段アンプ４の制御ポートＰ１と接地電圧ノードＶssとの間に直列接続された第２電流源９および第４トランジスタＱ４とを有する。
【００２４】
図１の例では、第３トランジスタＱ３と第４トランジスタＱ４をともにＮＭＯＳトランジスタとしているが、ＰＭＯＳトランジスタで構成することも可能である。第３トランジスタＱ３のゲートには、第１差動増幅器５から出力された電圧信号が入力されている。第３トランジスタＱ３のドレインは第１電流源７とインバータ８の入力端子に接続され、第３トランジスタＱ３のソースは接地されている。第４トランジスタＱ４のゲートには、インバータ８の出力電圧が入力されている。第４トランジスタＱ４のドレインは第２電流源９に接続され、第４トランジスタＱ４のソースは接地されている。
【００２５】
ブースタ回路３内の電源電圧ノードＶddの電圧レベルは、ＬＤＯレギュレータ２内の入力電圧Ｖinの電圧レベルと同じでもよいし、異なっていてもよい。
制御回路６は、ＬＤＯレギュレータ２の出力ポートＰ０に負荷電流が流れている限りは、負荷電流の大小に関係なく、第４トランジスタＱ４をオンさせて、ＬＤＯレギュレータ２内の初段アンプ４の応答性を向上させる制御を行う。
【００２６】
次に、図１の電源回路１の動作を説明する。急に負荷が重くなって、第１トランジスタＱ１から出力ポートＰ０を介して負荷に流れる負荷電流が増えたとすると、第１トランジスタＱ１とカレントミラー回路を構成する第２トランジスタＱ２のソース−ドレイン電流も増える。これにより、第２トランジスタＱ２のドレイン電圧は高くなる。よって、第１差動増幅器５の出力電圧が高くなり、第３トランジスタＱ３はオンする方向に動作する。これにより、インバータ８の入力電圧は低下し、インバータ８の出力電圧は高くなる。よって、第４トランジスタＱ４はオンする方向に動作し、初段アンプ４の制御ポートＰ１からより多くの電流が引き出されて、第４トランジスタＱ４のドレイン−ソース間を通って接地電圧ノードＶssまで流れる動作が行われる。
【００２７】
初段アンプ４の制御ポートＰ１からより多くの電流が引き出されるということは、初段アンプ４の周波数特性すなわち応答性が向上することを意味する。以下、このことを詳細に説明する。
【００２８】
図２は初段アンプ４の内部構成の一例を示す回路図である。図２の初段アンプ４は、第２差動増幅器１０と、電流源２０と、第２差動増幅器１０の出力を増幅するＰＭＯＳトランジスタ２１と、このトランジスタ２１のドレインに接続される電流源２２とを有する。トランジスタ２１のドレインと電流源２２との接続ノードＰ２が初段アンプ４の出力ノードであり、図１の第１トランジスタＱ１のゲートに接続されている。第２差動増幅器１０は、第２基準電圧Ｖr2がゲートに入力される第５トランジスタＱ５と、出力電圧Ｖoを分圧した分圧電圧がゲートに入力される第６トランジスタＱ６とを有する。これら第５トランジスタＱ５と第６トランジスタＱ６の両ソースは電流源２０に接続されている。よって、第５トランジスタＱ５と第６トランジスタＱ６のドレイン−ソース間電流は、電流源２０が供給する電流に依存し、電流源２０がより多くの電流を流すほど、第５トランジスタＱ５と第６トランジスタＱ６のドレイン−ソース間電流が増えて、これらトランジスタの動作速度が速くなる。制御ポートＰ１は、電流源２０の一端に接続されており、制御ポートＰ１からより多くの電流を引き出せば、電流源２０の供給電流を増やしたのと同じ効果が得られ、第５トランジスタＱ５と第６トランジスタＱ６の動作速度が向上し、初段アンプ４の周波数特性すなわち応答性が向上する。よって、負荷電流の増大による出力電圧Ｖoの低下が迅速に抑制される。
【００２９】
図１の電源回路１において、急に負荷が軽くなって、第１トランジスタＱ１から出力ポートＰ０を介して負荷に流れる負荷電流が減ったとすると、第１トランジスタＱ１とカレントミラー回路を構成する第２トランジスタＱ２のソース−ドレイン電流も減る。ただし、負荷電流が流れている限りは、第２トランジスタＱ２のソース−ドレイン電流も流れ続け、よって、第１差動増幅器５の出力電圧は、第３トランジスタＱ３をオンし続ける電圧レベルを維持する。よって、第４トランジスタＱ４もオン状態を維持し、初段アンプ４の制御ポートＰ１から電流を引き出す動作が継続され、初段アンプ４の応答性を向上させる動作も継続して行われる。このように、負荷電流が流れている限りは、ブースタ回路３は初段アンプ４の応答性を向上させる動作を行う。
一方、負荷電流が完全にゼロになったとすると、第２トランジスタＱ２のドレイン電圧は低くなる。よって、第１差動増幅器５の出力電圧は低くなり、第３トランジスタＱ３はオフする方向に動作する。これにより、インバータ８の入力電圧は高くなり、インバータ８の出力電圧は低くなる。よって、第４トランジスタＱ４はオフする方向に動作し、初段アンプ４の制御ポートＰ１から電流を引き出す動作、すなわち初段アンプ４の応答性を向上させる動作が行われなくなる。
【００３０】
図３は一比較例による電源回路１の回路図である。図３では、図１に対応する構成部品には同一符号を付している。図３の電源回路１では、ＬＤＯレギュレータ２の出力ポートＰ０をブースタ回路３内の第１差動増幅器５の入力ノードｎ０に接続している。図３の電源回路１には、図１の電源回路１における第２トランジスタＱ２およびインピーダンス回路Ｒ３は存在しない。
【００３１】
図３の電源回路１では、急に負荷電流が増えると、出力電圧Ｖoが低下し、これにより、第１差動増幅器５の出力電圧が低くなる。以降は、図１と同様の動作が行われて、初段アンプ４の応答性が向上する。
【００３２】
このように、図３の電源回路１では、ＬＤＯレギュレータ２の出力電圧Ｖoをブースタ回路３内の第１差動増幅器５の入力ノードｎ０に直接入力して出力電圧Ｖoの変動を検出する。ＬＤＯレギュレータ２の出力電圧Ｖoは、負荷変動により瞬間的に電圧レベルが変動する。図３の電源回路１のように、出力電圧Ｖoを直接ブースタ回路３に帰還させて、ＬＤＯレギュレータ２を制御しようとしても、出力電圧Ｖoの変動にブースタ回路３が追随できず、結果として、出力電圧Ｖoの変動を迅速に抑制できない。
【００３３】
また、図３に示す一比較例による電源回路１のように、ＬＤＯレギュレータ２の出力電圧Ｖoをブースタ回路３に帰還させる方式では、半導体チップ化した際に、レイアウトパターン上の第１トランジスタＱ１とブースタ回路３の配置場所によっても、負荷変動に対するＬＤＯレギュレータ２の応答性に差が生じてしまう。すなわち、レイアウトパターンにより、ブースタ回路３の効き具合が異なってしまうおそれがある。
【００３４】
これに対して、図１の電源回路１では、負荷電流が流れている期間は継続して、カレントミラー回路を構成する第２トランジスタＱ２を用いて、初段アンプ４の応答性を向上させる動作を行うため、図３の電源回路１よりも迅速に出力電圧Ｖoの低下を抑制することができる。
【００３５】
図１の電源回路１では、カレントミラー回路を構成する第１トランジスタＱ１と第２トランジスタＱ２をＰＭＯＳトランジスタで構成する例を示したが、これらトランジスタをＮＭＯＳトランジスタで構成することも可能である。図４は第１トランジスタＱ１と第２トランジスタＱ２をＮＭＯＳトランジスタで構成した電源回路１の回路図である。図４では、図１と共通する構成部品には同一符号を付している。
【００３６】
図４のＬＤＯレギュレータ２内の第１トランジスタＱ１とカレントミラー回路を構成するブースタ回路３内の第２トランジスタＱ２のドレインは、第７トランジスタＱ７のソースに接続され、第２トランジスタＱ２のソースはＬＤＯレギュレータ２の出力電圧Ｖoと同じ電圧に設定されている。第７トランジスタＱ７は第８トランジスタＱ８とカレントミラー回路を構成しており、第８トランジスタＱ８のソースには入力電圧Ｖinが供給されている。第７トランジスタＱ７のドレインには、第９トランジスタＱ９のドレインが接続されている。第９トランジスタＱ９は、第１０トランジスタＱ１０とカレントミラー回路を構成しており、第１０トランジスタＱ１０のソースは電源電圧ノードＶddに接続され、第１０トランジスタＱ１０のドレインと接地電圧ノードＶssとの間には、２つのインピーダンス回路Ｒ４，Ｒ５が直列接続されている。第１０トランジスタＱ１０のドレインは第１差動増幅器５の入力ノードｎ０に接続されている。
【００３７】
図４のブースタ回路３内の制御回路６は、図１と同様であるため、説明を省略する。図４の電源回路１においても、負荷電流が増加すると、第１トランジスタＱ１のドレイン−ソース間電流が増えて、それに伴って、第１トランジスタＱ１とカレントミラー回路を構成する第２トランジスタＱ２のドレイン−ソース間電流も増える。これにより、第１０トランジスタＱ１０のソース−ドレイン電流も増えて、第１差動増幅器５の入力ノードｎ０の電圧が高くなり、第１差動増幅器５の出力電圧が低下増加して、第３トランジスタＱ３はオンする方向に動作し、ＬＤＯレギュレータ２内の初段アンプ４の制御ポートＰ１から、より電流を引き出す動作が行われ、初段アンプ４の応答性が向上する。
【００３８】
このように、第１の実施形態による電源回路１では、ＬＤＯレギュレータ２の出力ポートＰ０に接続された第１トランジスタＱ１とカレントミラー回路を構成する第２トランジスタＱ２をブースタ回路３内に設け、負荷電流が流れている限り、ＬＤＯレギュレータ２内の初段アンプ４の応答性を向上させる動作を継続して行うため、回路構成を複雑化することなく、また消費電流を増やさずに、負荷電流の増加に伴う出力電圧Ｖoの低下を迅速に抑制できる。これにより、出力電圧Ｖoの変動にブースタ回路３が追随できないという問題も解消される。
【００３９】
上述したカレントミラー回路がない場合には、レイアウトパターン上の第１トランジスタＱ１とブースタ回路３との位置関係によって、負荷変動時のブースタ回路３の効き具合が変化するなどの問題が生じ得たが、本実施形態の場合、カレントミラー回路によって、強制的にブースタ回路３の応答性を向上させるため、レイアウトパターンによらず、安定して負荷変動に対する出力電圧Ｖoの変動を抑制できる。
【００４０】
（第２の実施形態）
以下に説明する第２の実施形態は、負荷電流の検出の仕方が第１の実施形態と異なるものである。
【００４１】
図５は第２の実施形態による電源回路１の回路図である。図５では、図１と共通する構成部品には同一符号を付しており、以下では相違点を中心に説明する。
【００４２】
図５の電源回路１は、ＬＤＯレギュレータ２内の初段アンプ４の出力電圧を、ブースタ回路３内の第１差動増幅器５の一方の入力ノードｎ０に供給している。第１差動増幅器５の出力ノードは、図１とは反対側に設けられている。また、図５の電源回路１には、図１の電源回路１における第２トランジスタＱ２とインピーダンス回路Ｒ３は存在しない。これら以外は、図５の電源回路１は図１の電源回路１と共通する。
【００４３】
以下、図５の電源回路１の動作を説明する。ＬＤＯレギュレータ２内の第１トランジスタＱ１から出力ポートＰ０を介して流れる負荷電流が急に増加した場合、第１トランジスタＱ１のゲート電圧は低くなる。これにより、ブースタ回路３内の第１差動増幅器５の一方の入力ノードｎ０の電圧も低くなり、第１差動増幅器５の出力電圧は高くなる。よって、第３トランジスタＱ３はオンする方向に動作し、インバータ８の出力電圧は高くなる。これにより、第４トランジスタＱ４もオンする方向に動作し、ＬＤＯレギュレータ２内の初段アンプ４の制御ポートＰ１からより多くの電流が引き出されるようになり、初段アンプ４の応答性が向上し、負荷電流の増加に伴う出力電圧Ｖoの低下が迅速に抑制される。
【００４４】
逆に、負荷電流が急に減少した場合、第１トランジスタＱ１のゲート電圧は高くなるが、負荷電流が流れている限りは、第１トランジスタＱ１のゲート電圧の上昇は、第１トランジスタＱ１が完全にオフするゲート電圧よりも低い電圧に抑えられる。よって、ブースタ回路３内の第３トランジスタＱ３はオン状態を維持し、第４トランジスタＱ４もオン状態を維持する。したがって、第１の実施形態と同様に、負荷電流が流れている限りは、ブースタ回路３は、ＬＤＯレギュレータ２内の初段アンプ４の応答性を向上させる動作を継続して行う。一方、負荷電流が完全にゼロになると、第１トランジスタＱ１のゲート電圧は、第１トランジスタＱ１をオフさせる電圧レベルにまで上昇し、ブースタ回路３内の第１差動増幅器５の出力電圧が低下して、第３トランジスタＱ３と第４トランジスタＱ４はともにオフして、初段アンプ４の応答性を向上させる動作は行われなくなる。
【００４５】
図５の電源回路１では、第１トランジスタＱ１のゲート電圧をブースタ回路３内の第１差動増幅器５の一方の入力ノードｎ０に帰還させているが、そのようにする理由は、第１トランジスタＱ１のゲート電圧は、負荷電流に対応する第１トランジスタＱ１のソース−ドレイン電流の変動に応じて、迅速に変動するためであり、第１トランジスタＱ１のソース−ドレイン電流をカレントミラー回路でブースタ回路３に帰還させる図１の電源回路１と同等の迅速性で負荷電流の変動をブースタ回路３に帰還させることができる。
【００４６】
また、負荷電流の変動による出力電圧Ｖoの変動は瞬間的であり、その変動を検出して出力電圧Ｖoの変動を抑制するには、ブースタ回路３の応答性がよくなければならない。瞬間的に変動する出力電圧Ｖoを捉えて帰還させるよりも、負荷電流の変動に応じて変化する第１トランジスタＱ１のゲート電圧を帰還させる方が制御が容易である。つまり、負荷電流が流れている間は常に初段アンプ４の制御ポートＰ１からより多くの電流を引き出すことで、初段アンプ４の応答性を向上させ、出力電圧Ｖoの瞬間的な変動に対応することができる。そこで、図５の電源回路１では、第１トランジスタＱ１のゲート電圧をブースタ回路３に帰還させている。
【００４７】
さらに、図５の電源回路１は、図１の電源回路１と異なり、カレントミラー回路を用いないで負荷電流をブースタ回路３に帰還させるため、カレントミラー回路での消費電流が発生しないという利点もある。
【００４８】
図５では、第１トランジスタＱ１がＰＭＯＳトランジスタの例を示したが、第１トランジスタＱ１をＮＭＯＳトランジスタにすることも可能である。図６は図５の一変形例による電源回路１の回路図であり、第１トランジスタＱ１をＮＭＯＳトランジスタにした例を示している。
【００４９】
図６の電源回路１は、第１トランジスタＱ１のゲート電圧を、ブースタ回路３内の第１差動増幅器５の一方の入力ノードｎ０に帰還させる点では図５と同様であるが、第１差動増幅器５の出力ノードが第１基準電圧Ｖr1がゲート入力されるトランジスタのドレイン側にある点で、図５とは異なっている。
【００５０】
このように、第２の実施形態では、ＬＤＯレギュレータ２内の第１トランジスタＱ１から出力ポートＰ０を介して流れる負荷電流の変動を第１トランジスタＱ１のゲート電圧で検出し、このゲート電圧をブースタ回路３内の第１差動増幅器５に帰還させるため、図１の電源回路１よりも簡易な回路構成で、負荷電流の変動に対して迅速に出力電圧Ｖoの変動を抑制できる。
【００５１】
（第３の実施形態）
以下に説明する第３の実施形態は、電源回路１に発振を防止する機能を持たせたものである。
図７は第３の実施形態による電源回路１の回路図である。図７の電源回路１は、図１の電源回路１に、発振防止用の電圧ヒステリシス回路１１を追加したものである。電圧ヒステリシス回路１１は、ブースタ回路３内に設けられる。より具体的には、電源電圧ノードＶddと接地電圧ノードＶssとの間に、第２トランジスタＱ２、インピーダンス回路Ｒ３および電圧ヒステリシス回路１１が直列接続されている。
【００５２】
電圧ヒステリシス回路１１は、インピーダンス回路Ｒ６と第１１トランジスタＱ１１を並列接続した回路である。第１１トランジスタＱ１１は、例えばＮＭＯＳトランジスタであり、そのゲートはインバータ８の入力ノードに接続されている。
【００５３】
インバータ８の入力ノードは、負荷電流が流れていない通常状態では、ハイレベルである。よって、通常状態では、第１１トランジスタＱ１１はオンし、電圧ヒステリシス回路１１での電圧降下は生じない。負荷電流が流れると、インバータ８の入力ノードがロウレベルになり、第１１トランジスタＱ１１はオフする。これにより、電源電圧ノードＶddと接地電圧ノードＶssの間に、第２トランジスタＱ２と２つのインピーダンス回路Ｒ３，Ｒ６とが直列接続された状態となり、第１差動増幅器５の一方の入力ノードｎ０の電圧はより持ち上げられる。よって、第１差動増幅器５の出力ノードの電圧は高くなり、第３トランジスタＱ３は迅速にオンし、より速いタイミングで、初段アンプ４の制御ポートＰ１から電流が引き出されることになる。この状態で、負荷電流が減ると、第１差動増幅器５の一方の入力ノードｎ０の電圧は低下し、第１差動増幅器５の出力電圧が上昇するが、インバータ８の入力ノードの電圧が第１１トランジスタＱ１１の閾値電圧を超えるまで、すなわち負荷電流が完全にゼロになるまでは、電圧ヒステリシス回路１１により、第１差動増幅器５の一方の入力ノードｎ０の電圧は持ち上げられたままであり、第１差動増幅器５の出力電圧の電圧レベルが短い周期で変化する発振状態になることを防止でき、発振に対する安定性を向上できる。
【００５４】
なお、電圧ヒステリシス回路１１は、図１の他に、図２、図５および図６の電源回路１にも設けることが可能である。例えば、図８は図５に電圧ヒステリシス回路１１を追加した電源回路１の回路図である。図８の電圧ヒステリシス回路１１は、ブースタ回路３内の第１基準電圧Ｖr1を制御するものであり、電源電圧ノードＶddと接地電圧ノードＶssとの間に直列接続される電流源１２および複数のインピーダンス回路Ｒ７，Ｒ８と、インピーダンス回路Ｒ８に並列接続される第１２トランジスタＱ１２とを有する。第１２トランジスタＱ１２のゲートは、インバータ８の入力ノードに接続されている。電流源１２に接続されたインピーダンス回路Ｒ７と電流源１２との接続ノードから第１基準電圧Ｖr1が出力されて、第１差動増幅器５に供給される。
【００５５】
図８の電源回路１において、負荷電流が流れない通常状態では、インバータ８の入力ノードはハイレベルであり、第１２トランジスタＱ１２はオンする。この状態では、第１２トランジスタＱ１２のドレイン−ソース間は短絡状態になる。負荷電流が流れると、インバータ８の入力ノードがロウになり、第１２トランジスタＱ１２はオフする。これにより、第１差動増幅器５に供給される第１基準電圧Ｖr1の電圧レベルが高くなる。その後、負荷電流が減少しても、インバータ８の入力ノードがハイになるまでは、第１差動増幅器５に供給される第１基準電圧Ｖr1の電圧レベルは高いままであり、第１差動増幅器５の出力電圧が発振するおそれがなくなる。
【００５６】
このように、第３の実施形態では、ブースタ回路３内に電圧ヒステリシス回路１１を設けるため、ブースタ回路３が発振するおそれがなくなり、発振に対する安定性を向上できる。
【００５７】
（第４の実施形態）
以下に説明する第４の実施形態は、負荷が軽くなったときに、出力電圧Ｖoが急激に上がらないような機能を電源回路１に持たせるものである。
【００５８】
図９は第４の実施形態による電源回路１の回路図である。図９の電源回路１は、図４の電源回路１に、遅延回路１３を追加したものである。遅延回路１３は、ブースタ回路３内のインバータ８の入力ノードの電圧を反転させる奇数段のインバータ群１４と、奇数段のインバータ群１４の最終出力ノードがゲートに接続される第１３トランジスタＱ１３と、第１３トランジスタＱ１３のドレインとＬＤＯレギュレータ２内の初段アンプ４の制御ポートＰ２との間に接続される電流源１５とを有する。インバータ群１４のインバータの段数は図９に示したように３段には限らない。
【００５９】
遅延回路１３は、負荷電流が流れている間は、初段アンプ４から電流を引き出して、電流源１５と第１３トランジスタＱ１３に流す動作を行う。これにより、初段アンプ４の応答性向上を図ることができる。
【００６０】
より具体的には、負荷電流が流れると、ブースタ回路３内のインバータ８の入力ノードはロウレベルになり、遅延回路１３内のインバータ群１４の出力はハイレベルになる。よって、第１３トランジスタＱ１３はオンし、初段アンプ４からより多くの電流が引き出されて、電流源１５と第１３トランジスタＱ１３を通って、接地電圧ノードＶssに流れる。これにより、初段アンプ４の応答性は向上する。この動作は、負荷電流が流れている限り、継続して行われる。
【００６１】
負荷電流がゼロになると、ブースタ回路３内のインバータ８の入力ノードはハイ電圧になり、ブースタ回路３は初段アンプ４から電流を引き出す動作を行わなくなる。ただし、遅延回路１３内には、インバータ群１４があるために、負荷電流がゼロになってもしばらくの間は、第１３トランジスタＱ１３はオン状態を維持し、初段アンプ４から電流を引き出す動作を行い続ける。これにより、負荷電流がゼロになっても、出力電圧Ｖoが急激に高くなる不具合が生じなくなる。
【００６２】
図９の遅延回路１３は、図１の他に、図２、図５および図６の電源回路１に追加可能である。また、第３の実施形態で説明した電圧ヒステリシス回路１１と遅延回路１３とを共に図１等の電源回路１に追加してもよい。
【００６３】
このように、第４の実施形態では、遅延回路１３を設けることで、負荷電流が流れるときに、ＬＤＯレギュレータ２内の初段アンプ４の応答性をさらに向上させる動作を行い、負荷電流がゼロになっても、しばらくの間は初段アンプ４の応答性を向上させる動作を継続させるようにしたため、負荷電流がゼロになった直後に出力電圧Ｖoが急激に高くなるような不具合を防止できる。
【００６４】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００６５】
１  電源回路、２  ＬＤＯレギュレータ、３  ブースタ回路、４  初段アンプ、５  第１差動増幅器、６  制御回路、７  第１電流源、８  インバータ、９  第２電流源、１０  第２差動増幅器、１１  電圧ヒステリシス回路、１２  電流源、１３  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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