(57)【要約】【課題】半導体集積回路のＡＣ特性評価に係る工数や時間をより低減する。【解決手段】半導体集積回路1の入力端子３０１ｃからテストパターン信号を入力し、入力端子３０１ｃから初段フリップフロップ回路３０３ｃにテストパターン信号を出力し、初段フリップフロップ回路３０３ｃの出力端からテストパターン信号を取り出し、そのテストパターン信号を基に、入力端子３０１ｃから初段フリップフロップ回路３０３ｃまでの伝達遅延時間を計測する。また、半導体集積回路1のモジュール内の最終段のフリップフロップ回路５０２ｅ１に対して、テストパターン信号を印加し、出力端子５０５ｅ１からテストパターン信号を取り出すステップと、取り出されたテストパターン信号を基に、最終段フリップフロップ回路から出力端子までの伝達遅延時間を計測する。【選択図】  図2
2016205834.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
前記入力端子に接続され、少なくとも一つのフリップフロップ回路を含む第１モジュールと、
前記第１モジュールの内の初段フリップフロップ回路の出力端からの信号を出力する観測用端子と、
を備えることを特徴とする半導体集積回路。
【請求項２】
出力端子と、
少なくとも一つのフリップフロップ回路を含むとともに、前記出力端子に接続される第２モジュールと、
前記第２モジュールに含まれるフリップフロップ回路のうちの最終段のフリップフロップ回路に対して、テストパターン信号を印加するためのテストパターン印加回路と、
を備えることを特徴とする半導体集積回路。
【請求項３】
複数の入力端子と、
前記入力端子毎の入力制御を行う入力制御コントローラと、
前記入力制御コントローラをイネーブル又はディセーブルに設定するための信号を出力する入力制御回路と、を更に備え、
前記入力制御回路は、評価対象となる入力端子に接続された入力制御コントローラをイネーブルに設定する信号を出力し、評価対象ではない入力端子に接続された入力制御コントローラをディセーブルに設定する信号を出力する、
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
複数の出力端子と、
前記出力端子毎の出力制御を行う出力制御コントローラと、
前記出力制御コントローラをイネーブル又はディセーブルに設定するための信号を出力する出力制御回路と、を更に備え、
前記出力制御回路は、評価対象となる出力端子に接続された出力制御コントローラをイネーブルに設定する信号を出力し、評価対象ではない出力端子に接続された入力制御コントローラをディセーブルに設定する信号を出力する、
ことを特徴とする請求項２に記載の半導体集積回路。
【請求項５】
入力端子及び前記入力端子に接続され、初段フリップフロップ回路を含む第１モジュールを備えた半導体集積回路における端子特性評価方法であって、
前記入力端子にテストパターン信号を入力するステップと、
前記入力端子から前記初段フリップフロップ回路に前記テストパターン信号を出力するステップと、
前記初段フリップフロップ回路の出力端から前記テストパターン信号を取り出すステップと、
前記取り出された前記テストパターン信号を基に、前記入力端子から前記初段フリップフロップ回路までの伝達遅延時間を計測するステップと、
を含むことを特徴とする端子特性評価方法。
【請求項６】
出力端子と、
少なくとも一つのフリップフロップ回路を含むとともに、前記出力端子に接続される第２モジュールと、
前記第２モジュールに含まれるフリップフロップ回路のうちの最終段フリップフロップ回路に対して、テストパターン信号を印加するためのテストパターン信号印加回路と、を含む半導体集積回路における端子特性評価方法であって、
前記最終段フリップフロップ回路に前記テストパターン信号を印加するステップと、
前記最終段フリップフロップ回路から前記出力端子に前記テストパターンを出力するステップと、
前記出力端子から前記テストパターンを取り出すステップと、
前記取り出された前記テストパターン信号を基に、前記最終段フリップフロップ回路から前記出力端子までの伝達遅延時間を計測するステップと、
を含むことを特徴とする端子特性評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及び端子特性評価方法に関し、特に入力端子や出力端子のＡＣ特性評価技術に関する。
【背景技術】
【０００２】
半導体集積回路のＡＣ特性評価に関する技術として、特許文献１がある。同文献には、半導体集積回路内に評価用リングオシータを形成しておいて、その発振信号を外部に取り出して周波数カウンタにより測定することにより内部回路のＡＣ特性評価を行うことが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８―２６７９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＤＦＴ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｔｅｓｔａｂｉｌｉｔｙ）回路方式は、ＭＵＸスキャン（フリップフロップ間転送、ＭＵＸ：Ｍｕｌｔｉｐｌｅｘｅｒ）、メモリＢＩＳＴ（メモリ向け自己診断回路、ＢＩＳＴ：Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）、ロジックＢＩＳＴ（論理回路向け自己診断回路）等が挙げられるが、フリップフロップ−端子間のＡＣ特性評価に関するＤＦＴが存在しない。従って、フリップフロップ−端子間のＡＣ特性評価は、搭載されたモジュールを実際のユースケースに則って動作させ、端子状態を観測することによって実施している。
【０００５】
従来は、搭載機能および割り付け端子毎に、実際にプロトコルに則った動作を行うＡＣ特性評価専用の評価パターン開発に多くの時間を費やして、特性評価を行っていた。
【０００６】
また、ＡＣ特性評価専用の評価パターンは、搭載機能のプロトコルに則った動作を行う為、パターン長が大きくなる傾向が強く、テストパターン走行時間がかかり、高分解能のデータを取得するための時間が増大しているという実情がある。
【０００７】
本発明は上記実情に鑑みてなされたものであり、半導体集積回路のＡＣ特性評価に係る工数や時間をより低減することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を達成するために本発明に係る半導体集積回路は、入力端子と、前記入力端子に接続され、少なくとも一つのフリップフロップ回路を含む第１モジュールと、前記第１モジュールの内の初段フリップフロップ回路の出力端からの信号を出力する観測用端子と、を備えることを特徴とする。
【０００９】
また本発明に係る半導体集積回路は、出力端子と、少なくとも一つのフリップフロップ回路を含むとともに、前記出力端子に接続される第２モジュールと、前記第２モジュールに含まれるフリップフロップ回路のうちの最終段のフリップフロップ回路に対して、テストパターン信号を印加するためのテストパターン印加回路と、を備えることを特徴とする。
【００１０】
また本発明に係る端子特性評価方法は、入力端子及び前記入力端子に接続され、初段フリップフロップ回路を含む第１モジュールを備えた半導体集積回路における端子特性評価方法であって、前記入力端子にテストパターン信号を入力するステップと、前記入力端子から前記初段フリップフロップ回路に前記テストパターン信号を出力するステップと、前記初段フリップフロップ回路の出力端から前記テストパターン信号を取り出すステップと、前記取り出された前記テストパターン信号を基に、前記入力端子から前記初段フリップフロップ回路までの伝達遅延時間を計測するステップと、を含むことを特徴とする。
【００１１】
また本発明に係る端子特性評価方法は、出力端子と、少なくとも一つのフリップフロップ回路を含むとともに、前記出力端子に接続される第２モジュールと、前記第２モジュールに含まれるフリップフロップ回路のうちの最終段フリップフロップ回路に対して、テストパターン信号を印加するためのテストパターン信号印加回路と、を含む半導体集積回路における端子特性評価方法であって、前記最終段フリップフロップ回路に前記テストパターン信号を印加するステップと、前記最終段フリップフロップ回路から前記出力端子に前記テストパターンを出力するステップと、前記出力端子から前記テストパターンを取り出すステップと、前記取り出された前記テストパターン信号を基に、前記最終段フリップフロップ回路から前記出力端子までの伝達遅延時間を計測するステップと、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、入力端子のＡＣ特性評価用として、初段のフリップフロップの値を観測できる。また、出力端子のＡＣ特性評価用として、最終段のフリップフロップの値を制御することができる。これにより、モジュールのプロトコルに従った動作をさせることなく、測定対象端子のみＡＣ特性評価を実施することができ、半導体集積回路のＡＣ特性評価工数を低減することができる。なお、上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係る半導体集積回路の構成を示す概略ブロック図
【図２】入力端子のＡＣ特性評価を説明する図
【図３】出力端子のＡＣ特性評価を説明する図
【図４】入力ＡＣ特性評価処理の流れを示すフローチャート
【図５】期待値と観測用端子４００から出力した値との比較例を示す図
【図６】出力ＡＣ特性評価処理の流れを示すフローチャート
【発明を実施するための形態】
【００１４】
以下、本発明の好適な実施の形態を図面を参照しながら詳細に説明する。本実施形態は、半導体集積回路内にＣＰＵバス経由でレジスタ制御できる端子評価専用回路を設けることにより、半導体集積回路内のモジュールのプロトコルに従った動作をさせることなく、端子評価専用回路内のレジスタ設定のみで評価端子の入出力制御を行いつつ、評価端子の入出力端子のＡＣ特性評価を行うものである。以下、その詳細について説明する。
【００１５】
図１は、本実施形態に係る半導体集積回路の構成を示す概略ブロック図である。本実施形態にかかる半導体集積回路１は、端子評価専用回路１００、ＣＰＵ２１０、複数のモジュール（モジュールＡ３０４、モジュールＢ３０５、モジュールＣ３０６、モジュールＤ５００、モジュールＥ５０１、モジュールｎ（符号５０ｎ）、クロック生成回路６００、複数の入力端子３０１ａ、３０１ｂ、３０１ｃ、３０１ｄ、・・・、３０１ｎ及び複数の出力端子５０５ａ、５０５ｂ、５０５ｃ、５０５ｄ、・・・、５０５ｎを含む。
【００１６】
端子評価専用回路１００、ＣＰＵ２１０、及び各モジュール（モジュールＡ３０４、モジュールＢ３０５、モジュールＣ３０６、モジュールＤ５００、モジュールＥ５０１、モジュールｎ５０ｎ）は、ＣＰＵバス２００を介して互いに接続される。すなわち、各モジュール３０４〜５０ｎは、ＣＰＵバス２００を介して端子評価専用回路１００に接続されている。
【００１７】
また、各モジュール３０４〜５０ｎのそれぞれは、少なくとも一つの入力端子３０１ａ〜３０１ｎ及び少なくともひとつの出力端子５０５ａ〜５０５ｎのそれぞれと接続している。更に、クロック生成回路６００は、各モジュール３０４〜５０ｎ及び端子評価専用回路１００のそれぞれに接続され、クロック生成回路６００から生成されたクロック信号（ＴＣＫ）が各モジュール３０４〜５０ｎ及び端子評価専用回路１００に印加される。
【００１８】
図２及び図３を参照して、本実施形態に係る入力／出力端子のＡＣ特性評価について説明する。図２は、入力端子のＡＣ特性評価を説明する図である。図３は、出力端子のＡＣ特性評価を説明する図である。以下では、入力／出力端子それぞれ１端子分のみを例示して説明するが、ＡＣ特性評価を行うすべての端子のそれぞれに下記で示す構成が接続され、本発明に係る入力／出力ＡＣ特性評価を実行することができる。
【００１９】
図２に示すように半導体集積回路１のモジュールＣ３０６内において、入力端子３０１ｃから見て組み合わせ論理回路３０８ｃ１、初段フリップフロップ回路３０３ｃ（以下「フリップフロップ回路」を「フリップフロップ」と略記する）、及び制御論理回路３０８ｃ２の順に接続されている。入力端子３０１ｃは、入力Ｉ／Ｏコントロール３０２ｃ、及び組み合わせ論理回路３０８ｃ１を介して初段フリップフロップ３０３ｃに接続される。
【００２０】
初段フリップフロップ３０３ｃは、組み合わせ論理回路３０８ｃ１、制御論理回路３０８ｃ２及びクロック生成回路６００のそれぞれに接続されている。入力ＡＣ特性評価対象ｐａｔｈ３００は、入力端子３０１ｃのＡＣ特性評価経路を示しているもので、より詳しくは、入力端子３０１ｃから初段フリップフロップ３０３ｃまでのＡＣ特性評価経路に相当する。
【００２１】
モジュールＡ３０４は制御論理回路３０８ａ及び選択器１０５ｃを備える。選択器１０５ｃの入力側は、制御論理回路３０８ａ及び端子評価専用回路１００に接続され、出力側は入力Ｉ／Ｏコントロール３０２ｃに接続される。選択器１０５ｃは、端子評価専用回路１００から入力切替制御信号を受信し、制御論理回路３０８ａからの出力信号又は端子評価専用回路１００からのテストパターン信号のどちらかを出力する。
【００２２】
モジュールＢ３０５も制御論理回路３０８ｂ及び選択器１０６ｂを備える。選択器１０６ｂの入力側は、制御論理回路３０８ｂ及びモジュールＣ３０６の初段フリップフロップ３０３ｃの出力端に接続され、制御論理回路３０８ｂからの出力信号又は初段フリップフロップ３０３ｃからの出力信号が入力される。選択器１０６ｂの出力側はモジュールＢ３０５の出力端子５０５ｂに接続される。
【００２３】
選択器１０６ｂは更に端子評価専用回路１００に接続され、これから入力切替制御信号を受信し、制御論理回路３０８ｂからの出力信号又は初段フリップフロップ３０３ｃの出力信号のどちらかがモジュールＢの出力端子５０５ｂに出力される。出力端子５０５ｂは初段フリップフロップ３０３ｃのＡＣ特性テスト時には、初段フリップフロップ３０３ｃからの出力されるテストパターンの出力に用いられるのでここでは観測用端子４００と称する。
【００２４】
端子評価専用回路１００は、後述する各制御レジスタにそれぞれに接続されて各制御レジスタへのアクセスを行うレジスタアクセス制御回路１０１、入力Ｉ／Ｏコントローラ３０２ｃに印加する信号を保持する入力Ｉ／Ｏイネーブル制御レジスタ１０２、制御論理回路３０８ａから出力信号又は入力Ｉ／Ｏイネーブル制御レジスタ１０２からの信号を選択する選択器１０５ｃの選択動作を制御するための制御信号を出力する入力セレクタ制御レジスタ１０３、及びモジュールＢ３０５の制御論理回路３０８ｂからの出力信号又は初段フリップフロップ３０３ｃの出力端からのテストパターン信号を選択する選択器１０６ｂの選択動作を制御するための制御信号を出力するテストパターン選択レジスタ１０４を備える。
【００２５】
また図３に示すように、半導体集積回路１のモジュールＥ５０１内において、出力端子５０５ｅ１側から見て、組み合わせ論理回路５０７ｅ１、最終段フリップフロップ５０２ｅ１、選択器１１１ｅ１、及び制御論理回路５０７ｅ２の順に接続される。選択器１１１ｅ１の入力側は、制御論理回路５０７ｅ２に加え、端子評価専用回路１００も接続される。また、組み合わせ論理回路５０７ｅ１には入力側にさらにもう一つの最終段フリップフロップ５０２ｅ２が最終段フリップフロップ５０２ｅ１と並列接続され、これに選択器１１１ｅ２、及び制御論理回路５０７ｅ３が接続される。選択器１１１ｅ２の入力側は、制御論理回路５０７ｅ３に加え、端子評価専用回路１００も接続される。
【００２６】
各最終段フリップフロップ５０２ｅ１、５０２ｅ２は、クロック生成回路６００に接続されている。出力ＡＣ特性評価対象ｐａｔｈ５０４は、各出力端子５０５ｅ１、５０５ｅ２のＡＣ特性評価経路を示しているもので、より詳しくは、最終段フリップフロップ５０２ｅ１から出力端子５０５ｅ１まで、最終段フリップフロップ５０２ｅ２から出力端子５０５ｅ２までのそれぞれのＡＣ特性評価経路に相当する。
【００２７】
組み合わせ論理回路５０７ｅ１は、出力Ｉ／Ｏコントロール５０６ｅ１を介して出力端子５０５ｅ１に接続される。更に組み合わせ論理回路５０７ｅ１は、出力Ｉ／Ｏコントロール５０６ｅ２を介して出力端子５０５ｅ２に接続される。
【００２８】
モジュールＤ５００内では制御論理回路５０７ｄ１が選択器１１２ｄ１の入力側に接続される。選択器１１２ｄ１の入力側は更に端子評価専用回路１００に接続される。また選択器１１２ｄ１の出力側は出力Ｉ／Ｏコントローラ５０６ｅ１に接続される。
【００２９】
選択器１１２ｄ１は、端子評価専用回路１００からの出力切替制御信号、及び制御論理回路５０７ｄ１からの出力信号を受信し、出力Ｉ／Ｏコントローラ５０６ｅ１をイネーブルにするための信号を出力する。
【００３０】
更にモジュールＤ５００は制御論理回路５０７ｄ２及び選択器１１２ｄ２を備える。そして選択器１１ｄ１と同様、選択器１１１ｄ２の入力側には制御論理回路５０７ｄ２及び端子評価専用回路１００が接続され、出力側は出力Ｉ／Ｏコントローラ５０６ｅ２に接続される。選択器１１１ｄ２も、制御論理回路５０７ｄ２からの出力信号又は端子評価専用回路１００からの出力信号を受信し出力Ｉ／Ｏコントローラ５０６ｅ２をイネーブルにするための信号を出力する。
【００３１】
端子評価専用回路１００内には、テストパターン信号を保持する第１保持レジスタ１０７１、第２保持レジスタ１０７２、モジュールＥ５０１の制御論理回路５０７ｅ２からの出力信号と第１保持レジスタ１０７１からのテストパターン信号を選択する選択器１１１ｅ１の選択動作を制御するための制御信号を出力する第１テストパターン選択レジスタ１０８１、制御論理回路５０７ｅ３からの出力信号と第２保持レジスタ１０７２からのテストパターンデータを選択する選択器１１１ｅ２の選択動作を制御するための制御信号を出力する第２テストパターン選択レジスタ１０８２、出力端子５０５ｅ１のイネーブル／ディセーブルを定める値を保持する第１出力Ｉ／Ｏイネーブル制御レジスタ１０９１、モジュールＤ５００の制御論理回路５０７ｄ１からの出力信号又は第１出力Ｉ／Ｏイネーブル制御レジスタ１０９１からの制御信号を選択する選択器１１２ｄ１の選択動作を制御する第１出力セレクタ制御レジスタ１１０１、出力端子５０５ｅ２のイネーブル／ディセーブルを定める値を保持する第２出力Ｉ／Ｏイネーブル制御レジスタ１０９２、モジュールＤ５００の制御論理回路５０７ｄ２からの出力信号又は第２出力Ｉ／Ｏイネーブル制御レジスタ１０９２からの制御信号を選択する選択器１１２ｄ２の選択動作を制御する第２出力セレクタ制御レジスタ１１０２と、を含む。なお、保持レジスタ及び出力Ｉ／Ｏイネーブル制御レジスタの組み合わせをテストパターン印加回路という。
【００３２】
最終段フリップフロップ５０２ｅ１は、第１保持レジスタ１０７１からのテストパターンデータが入力され、組み合わせ論理回路５０７ｅ１、出力Ｉ／Ｏコントロール５０６ｅ１を経由して出力端子５０５ｅ１に信号を出力する。
【００３３】
上記図２及び図３で説明した各レジスタの値は、ＣＰＵ２１０からの実行命令に従ってレジスタアクセス制御回路１０１が書き換える。従って、ＣＰＵ２１０からの実行命令に従って半導体集積回路１の動作モードは、入力端子特性評価の動作モード（後述する図４参照）、出力端子特性評価の動作モード（後述する図６参照）、及びこれらの評価モードではない、通常動作モードのいずれかに切り変わる。
【００３４】
図４を参照して、端子評価専用回路１００を用いた入力ＡＣ特性評価テスト時の動作の流れについて説明する。図４は、入力ＡＣ特性評価処理の流れを示すフローチャートである。
【００３５】
評価対象となる入力端子、例えば入力端子３０１ｃ以外の入力端子に対してディセーブル処理を行う（Ｓ４０１）。本例の場合、入力端子３０１ｃは評価端子、入力端子３０１ｃ以外の入力端子を非評価対象端子という。ディセーブル処理では、具体的には非評価対象端子（例えば３０１ｂ）の入力Ｉ／Ｏコントローラ、及び選択器を介して接続される入力Ｉ／Ｏイネーブル制御レジスタ１０２を“０”、入力セレクタ制御レジスタ１０３を“１”、テストパターン選択レジスタ１０４を“１”に設定することで、非評価対象端子がディセーブルされる。
【００３６】
次に評価対象端子３０１ｃの入力Ｉ／Ｏイネーブル制御レジスタ１０２に”１”を設定し（Ｓ４０２）、入力セレクタ制御レジスタ１０３に”１”を設定し（Ｓ４０３）、テストパターン選択レジスタ１０４に”１”を設定する（Ｓ４０４）。これにより、端子評価専用回路１００を使用した入力ＡＣ特性評価対象ｐａｔｈ３００の設定が有効となり、評価対象端子である入力端子３０１ｃから入力した信号が観測用端子４００で観測可能となる。
【００３７】
この状態で、入力タイミング変更処理（Ｓ４０５）を実行することにより、入力ＡＣ特性評価対象ｐａｔｈ３００の信号が観測用端子４００に伝搬する境界値を観測する（Ｓ４０６）。観測用端子４００からの出力信号の観測し、ＬＳＩテスタが期待値と観測用端子４００から出力した値を比較し、期待値との一致／不一致の境界を検出することで入力ＡＣ特性評価を行う。
【００３８】
図５は、期待値と観測用端子４００から出力した値との比較例を示す図である。入力端子３０１ｃのテストパターン入力タイミングを固定したままステップＳ４０５においてＴＣＫの入力タイミングを変更し、例えば、ＴＣＫ＿ｄｅｌａｙ２（実際の入力タイミング１）、ＴＣＫ＿ｄｅｌａｙ３（実際の入力タイミング２）のように異なるタイミングで入力するものとする。ＯＵＴＰＵＴデータ＿ｄｅｌａｙ２、ＯＵＴＰＵＴデータ＿ｄｅｌａｙ３は、観測用端子４００で実際に観測されたＴＣＫ＿ｄｅｌａｙ２、ＴＣＫ＿ｄｅｌａｙ３の其々に対する出力信号である。ＯＵＴＰＵＴデータ＿ｄｅｌａｙ１は、仮想的な入力ＴＣＫ＿ｄｅｌａｙ１に対する期待値を示す。
【００３９】
ＯＵＴＰＵＴデータ＿ｄｅｌａｙ１、ＯＵＴＰＵＴデータ＿ｄｅｌａｙ２、ＯＵＴＰＵＴデータ＿ｄｅｌａｙ３のそれぞれにおいて、Ｔ０〜Ｔ８までの各タイミングが期待値との比較ポイントを示すものとする。ＯＵＴＰＵＴデータ＿ｄｅｌａｙ１で信号レベルがＬからＨに遷移したタイミングと、ＯＵＴＰＵＴデータ＿ｄｅｌａｙ２、ＯＵＴＰＵＴデータ＿ｄｅｌａｙ３のそれぞれにおいて信号レベルがＬからＨに遷移したタイミングとの時間の差（ＯＵＴＰＵＴデータ＿ｄｅｌａｙ１（期待値）からの伝達遅延時間）が許容範囲内にあれば入力信号の遅延レベルが、予め定められた性能を満たすと判定される。
【００４０】
図６を参照して、端子評価専用回路１００を用いた出力ＡＣ特性評価対象ｐａｔｈ５０４のテスト動作の処理の流れについて説明する。図６は、出力ＡＣ特性評価処理の流れを示すフローチャートである。
【００４１】
評価対象となる出力端子、例えば出力端子５０５ｅ１以外の出力端子（非評価対象端子という、出力端子５０５ｅ２が相当する）に対してディセーブル処理を行う（Ｓ６０１）。具体的には、非評価対象端子５０５ｅ２の出力Ｉ／Ｏコントローラ５０６ｅ２に接続される第２出力Ｉ／Ｏイネーブル制御レジスタ１０９２を“０”、第２出力セレクタ制御レジスタ１１０２を“１”に設定することで、非評価対象端子がディセーブルされる。
【００４２】
次に評価対象となる出力端子のイネーブル処理を行う。具体的には、第１テストパターン選択レジスタ１０８１に”１”を設定（Ｓ６０２）、第１出力Ｉ／Ｏイネーブル制御レジスタ１０９１に”１”を設定（Ｓ６０３）、第１出力セレクタ制御レジスタ１１０１に”１”を設定（Ｓ６０４）する。これにより、端子評価専用回路１００を使用した出力端子５０５ｅ１の出力特性評価対象５０４の測定の設定が有効となり、第１保持レジスタ１０７１から入力した信号が出力端子５０５ｅ１で観測可能となる。
【００４３】
この状態で、第１保持レジスタ１０７１の信号が出力端子５０５ｅ１に伝搬する境界値を観測する（Ｓ６０５）。出力端子５０５ｅ１からの出力信号の観測し、ＬＳＩテスタが期待値と評価端子５０５ｅ１から出力した値を比較し、期待値との一致／不一致の境界を検出することで出力ＡＣ特性評価を行う。
【００４４】
本発明の端子評価専用回路によれば、端子評価専用回路の仕様のみを理解すればよいため、モジュールの仕様を調査する期間が不要となり、評価パターン開発コスト削減に大きな効果を得ることができる。また測定対象端子を動作させる各モジュールの設定が不要となることで評価パターン長が短くなり、ＬＳＩテスタでの評価時間を短縮できる。非測定対象端子の入出力制御を行うことで、測定対象端子へのノイズの影響を軽減できるため、評価の安定性が向上し、測定精度が向上する。
【００４５】
上記実施形態は、本発明の一実施形態を例示したものに過ぎず、本発明を限定するものではない。また、本発明の趣旨を逸脱しない範囲で、さまざまな変更態様がありうる。例えば、選択器１０５、１０６、１１１、１１２を各モジュールではなく端子評価専用回路に実装してもよい。
【符号の説明】
【００４６】
１      ・・・半導体集積回路
１００  ・・・端子評価専用回路
１０１  ・・・レジスタアクセス制御回路
１０２  ・・・入力Ｉ／Ｏイネーブル制御レジスタ
１０３  ・・・入力セレクタ制御レジスタ
１０４  ・・・テストパターン選択レジスタ
３０１  ・・・入力端子
３０３ｃ・・・初段フリップフロップ
４００  ・・・観測用端子
５０２ｅ１・・最終段フリップフロップ
１０７１・・・第１保持レジスタ
１０８１・・・テストパターン選択レジスタ
１０９１・・・出力Ｉ／Ｏイネーブル制御レジスタ
１１０１・・・出力セレクタ制御レジスタ
【図１】
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【図２】
2016205834.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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