(57)【要約】【課題】遊技機制御用チップにおいて、ソフトウェアで実行していた処理の一部を、遊技機制御用チップに内蔵したハードウェアによる処理で実現する。【解決手段】遊技機制御用チップは、中央処理部と、遊技に関する遊技情報が書き込まれるメモリと、レジスタ及び出力信号生成回路を含む遊技情報出力回路と、中央処理部、メモリ、及び遊技情報出力回路を接続するバスと、出力信号を出力するための出力端子と、を備える。遊技情報出力回路は、バスをモニタし、中央処理部がメモリの所定のアドレスに遊技情報を書き込むことを検知すると、その書き込まれる遊技情報を取得してレジスタに書き込むものであり、出力信号生成回路は、レジスタに書き込まれた遊技情報の所定のビット位置のビットの情報に基づいて出力信号を生成し出力端子より出力する。【選択図】図３
2016123803.tif 000002
【特許請求の範囲】
【請求項１】
中央処理部と、
遊技に関する遊技情報が書き込まれるメモリと、
レジスタ及び出力信号生成回路を含む遊技情報出力回路と、
前記中央処理部、前記メモリ、及び前記遊技情報出力回路を接続するバスと、
出力信号を出力するための出力端子と、を備える遊技機制御用チップであって、
前記遊技情報出力回路は、前記バスをモニタし、前記中央処理部が前記メモリの所定のアドレスに前記遊技情報を書き込むことを検知すると、その書き込まれる前記遊技情報を取得して前記レジスタに書き込むものであり、
前記出力信号生成回路は、前記レジスタに書き込まれた前記遊技情報の所定のビット位置のビットの情報に基づいて出力信号を生成し前記出力端子より出力するものである、ことを特徴とする遊技機制御用チップ。
【請求項２】
前記メモリは、前記中央処理部がプログラム実行時に使用するＲＡＭである、請求項１に記載の遊技機制御用チップ。
【請求項３】
前記遊技情報出力回路は、複数の前記所定のアドレスそれぞれに対応する各前記レジスタを含む、請求項１又は２に記載の遊技機制御用チップ。
【請求項４】
前記遊技情報出力回路は、前記レジスタと前記出力信号生成回路の間に配置されるキュー構造の記憶回路をさらに備え、
前記出力信号生成回路は、前記キュー構造の記憶回路に蓄積され順次出力される前記遊技情報の所定のビット位置のビットの情報に基づいて出力信号を生成し前記出力端子より出力するものである、請求項１から３のいずれか一つに記載の遊技機制御用チップ。
【請求項５】
前記キュー構造の記憶回路は、ＦＩＦＯカウンタ又はＦＩＦＯ型メモリで構成される請求項１から４のいずれか一つに記載の遊技機制御用チップ。
【請求項６】
前記出力信号生成回路は、前記レジスタに書き込まれた前記遊技情報の所定のビット位置のビットの情報に基づいて既定の数のパルス信号を生成する、請求項１から５のいずれか一つに記載の遊技機制御用チップ。
【請求項７】
前記出力信号生成回路は、前記レジスタに書き込まれた前記遊技情報に基づいてシリアル出力信号を生成する、請求項１から５のいずれか一つに記載の遊技機制御用チップ。
【請求項８】
請求項１から請求項７のいずれか一つに記載の前記遊技機制御用チップを組み込んだ基板。
【請求項９】
請求項８に記載の前記基板を含む遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遊技機制御用チップに関する。
【背景技術】
【０００２】
従来、パチンコ遊技機などの遊技機には遊技機制御用チップが搭載され、当該遊技機は遊技機制御用チップのプログラムの実行により制御される。遊技機は、国家公安委員会の規則（遊技機に関する規則）に従って第三者機関の認定を受けなければならず、遊技機制御用チップにおいても当該規則に基づく規定が定められている。例えば、遊技の制御等に関するプログラムやこれに関するデータ等は遊技機制御用チップに内蔵された内蔵ＲＯＭに格納されているが、当該規則により内蔵ＲＯＭ内に当該プログラムや当該データ等を格納する記憶容量が規定されている。
【０００３】
上記事情により、限られた記憶容量の内蔵ＲＯＭ内では、ユーザプログラムに使用可能な容量が制約される。遊技機のゲーム性の多様化に伴い、プログラムで使用したい容量は増えているのに対して、ユーザプログラムが制約されると、遊技の内容も制約されることとなるので遊技の興趣が低下してしまう恐れがある。
【０００４】
一般的に遊技機では、ナンバーランプ（呼び出しランプ）やホールコンピュータと接続するための信号を、外部端子板（盤用外部端子板、枠用外部端子板、外部集中端子板等）に出力する。その信号の出力は、マイコンの外部Ｉ／Ｏとして設けられており、例えば内蔵ＲＯＭに格納されるプログラム等のソフトウェアによって出力を行う。また、試験機関の試射試験用にも同様の信号の出力が、外部Ｉ／Ｏとして設けられている。これらのソフトウェアで実行していた処理の一部を、遊技機制御用チップに内蔵したハードウェアによる処理で実現することができれば、限りあるプログラムの容量をより効率的に使用することが可能となる。さらに、従来は外部Ｉ／Ｏ用のためにデコーダ・バッファ等のＩＣが必要であったが、上記の通り遊技機制御用チップに内蔵したハードウェアによる処理で実現することができれば、デコーダ・バッファ等のＩＣを基板上から取り除くことが可能となる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、遊技機制御用チップにおいて、ソフトウェアで実行していた処理の一部を、遊技機制御用チップに内蔵したハードウェアによる処理で実現する。これによって、興趣の豊かな遊技を実現することができる遊技機制御用チップを提供することが可能となる。さらに外部Ｉ／Ｏのためのデコーダ・バッファ等のＩＣを基板上から取り除くことが可能となる。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明に係る遊技機制御用チップは、中央処理部と、遊技に関する遊技情報が書き込まれるメモリと、レジスタ及び出力信号生成回路を含む遊技情報出力回路と、中央処理部、メモリ、及び遊技情報出力回路を接続するバスと、出力信号を出力するための出力端子と、を備える。遊技情報出力回路は、バスをモニタし、中央処理部がメモリの所定のアドレスに遊技情報を書き込むことを検知すると、その書き込まれる遊技情報を取得してレジスタに書き込むものであり、出力信号生成回路は、レジスタに書き込まれた遊技情報の所定のビット位置のビットの情報に基づいて出力信号を生成し出力端子より出力するものであることができる。当該遊技機制御用チップによれば、外部への出力をハードウェアにより処理することができる。
【０００７】
本発明に係る遊技機制御用チップにおいて、メモリは、中央処理部がプログラム実行時に使用するＲＡＭであることもできる。
【０００８】
本発明に係る遊技機制御用チップにおいて、遊技情報出力回路は、複数の所定のアドレスそれぞれに対応する各レジスタを含むこともできる。
【０００９】
本発明に係る遊技機制御用チップにおいて、遊技情報出力回路は、レジスタと出力信号生成回路の間に配置されるキュー構造の記憶回路をさらに備え、出力信号生成回路は、キュー構造の記憶回路に蓄積され順次出力される遊技情報の所定のビット位置のビットの情報に基づいて出力信号を生成し前記出力端子より出力することもできる。当該遊技機制御用チップによれば、出力信号生成回路が出力信号を生成し出力する前に、レジスタに次々と書き込みがされる場合に、レジスタに書き込まれる情報の欠損を防ぐことができる。キュー構造の記憶回路は、先入れ先出し（ＦＩＦＯ）カウンタ又はＦＩＦＯ型メモリで構成することもできる。
【００１０】
本発明に係る遊技機制御用チップにおいて、出力信号生成回路は、レジスタに書き込まれた遊技情報の所定のビット位置のビットの情報に基づいて既定の数のパルス信号を生成することもできる。
【００１１】
本発明に係る遊技機制御用チップにおいて、出力信号生成回路は、レジスタに書き込まれた遊技情報に基づいてシリアル出力信号を生成することもできる。
【００１２】
また本発明に係る１つの実施形態において、当該遊技機制御用チップを基板に組み込むこともでき、当該基板を遊技機に含むこともできる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例による遊技機システムの外観を示す図である。
【図２】本発明の実施例による遊技機における各チップの概要図である。
【図３】本発明の実施例による遊技機制御用チップの概略を示したブロック図である。
【図４】本発明の実施例による遊技機制御用チップが有するユーザＲＯＭのメモリマップを示す図である。
【図５】従来のプログラムの実行により大当たり信号が出力処理されるフローを示す図である。
【図６】本発明の実施例による遊技情報出力回路を含む遊技機制御用チップの概要を説明するブロック図である。
【図７】本発明の実施例による遊技情報出力回路のデータ取り込み動作のフローを示す図である。
【図８】ＣＰＵコアが大当たり信号を示すスタティック信号をＲＡＭの所定のアドレスに書き込む場合の遊技情報出力回路の動作を示す図である。
【図９】ＣＰＵコアが図柄停止信号を示すパルス信号をＲＡＭの所定のアドレスに書き込む場合の遊技情報出力回路の動作を示す図である。
【図１０】ＣＰＵコアが、賞球信号を示すパルス連続信号を、ＲＡＭの所定のアドレスに書き込む場合の遊技情報出力回路の動作を示す図である。
【図１１】出力信号生成回路の１つの入力位置に対応するパルス生成回路の機能フローを示す図である。
【図１２】出力信号生成回路の１つの入力位置に対応するパルス生成回路の機能ブロックを示す図である。
【図１３】本発明の実施例による遊技機制御用チップの遊技情報出力の概要を説明するブロック図である。
【発明を実施するための形態】
【００１４】
これより図面を参照して、本発明に係る遊技機制御用チップについて説明する。その前に当該チップに関係する遊技システムの構成、遊技システムにおける各チップの構成を説明する。
【００１５】
遊技機システムの構成
図１は、本発明の実施例によるパチンコシステム１００を示す。本実施例では、遊技機の一例としてパチンコ機を用いて説明するが、パチスロ機などの他の遊技機に置き換えてもよい。図１において、システム１００は、２台のパチンコ機１０５、１１０、及び抽選媒体供給装置（玉貸し装置又はサンドとも呼ばれる）１１５を備える。
【００１６】
パチンコ機１０５は、抽選の実行及び抽選結果の表示を行う遊技盤部１２０、抽選結果に応じて払出を行う払出部１２５、及び、ハンドル部１３０を備える。パチンコ機１１０は、パチンコ機１０５と同様な構成を備えている。パチンコ機１０５、１１０は、払出部１２５から実際の玉を排出することができる。
【００１７】
抽選媒体供給装置１１５は、購入したパチンコ玉をパチンコ機１０５に供給する。抽選媒体供給装置１１５は、コイン投入部１３５を有し、遊技者によるコインの投入に応じて、抽選媒体であるパチンコ玉やメダルをパチンコ機１０５に供給する。抽選媒体が、紙幣やプリペイドカードなどの投入に応じて供給される場合、コイン投入部１３５は、紙幣やプリペイドカードなどの投入部とすることができる。遊技者が抽選媒体供給装置１１５にコイン等を投入することによって、抽選媒体供給装置１１５は、投入されたコイン等に対応する抽選媒体をパチンコ機１０５に供給する。パチンコ機１０５は、抽選媒体に応じて、遊技者にゲームを行わせる。ハンドル部１３０は、遊技者がパチンコ玉をパチンコ機１０５に打ち出すのに使用される。
【００１８】
遊技機システムにおける各チップの構成
図２は、本発明の実施例による遊技機における各チップ２００の概要を示した図である。遊技機システムにおいて、遊技盤部１２０、払出部１２５は、それぞれ独立した基板で構成されており、それぞれ独立したチップ（マイクロプロセッサ）を有する。
【００１９】
遊技盤部１２０は、遊技機制御用基板２１０上に搭載された遊技機制御用チップ２１５によって制御される。払出部１２５は、払出制御用基板２２０上に搭載された払出制御用チップ２２５によって制御される。遊技機制御用チップ２１５は払出制御用チップ２２５に接続される。
【００２０】
遊技機制御用チップ２１５は、玉の検出、抽選、入賞時の払出の通知、画像や音などの演出制御などを行う。具体的には例えば、入賞時などの玉の払出しが必要なときに払出制御用チップ２２５に対し払出命令を送信したり、遊技機に搭載される液晶画面（図示せず）の制御を行うときに画像制御用チップ（図示せず）に画像制御命令を送信したりすることで遊技の制御を行う。本発明に係る実施形態においては、遊技機制御用チップ２１５に、外部端子板や試射試験用中継基板を接続することで、所望の信号を出力することができる。
【００２１】
払出制御用チップ２２５は、遊技機制御用チップ２１５が制御する処理以外である払出などの制御を行う。具体的には例えば、遊技機制御用チップ２１５からの払出命令を受けて、パチンコ玉の払い出しを行う。なお本発明に係る他の実施形態においては、払出制御用チップ２２５に、外部端子板や試射試験用中継基板を接続することで、所望の信号を遊技機外部へ出力することができる。
【００２２】
１つの実施例として、遊技機制御用チップ、及び払出制御用チップは、チップセットとして構成されていてもよい。
【００２３】
遊技機制御用チップの構成
図３は、本発明の実施の一形態に係る遊技機制御用チップ３００のブロック図である。遊技機制御用チップ３００は、ＣＰＵコア３１０と、メモリ３２０と、外部バスインタフェース３３０と、クロック回路３３２と、照合用回路３３４と、固有情報３３６と、演算回路３３８と、アドレスデコーダ回路３４０と、リセットコントローラ３４２と、モード制御回路３４８と、セキュリティ回路３５０と、乱数回路３５２と、フリーランカウンタ回路３５４と、タイマ回路３５６と、割込みコントローラ３５８と、パラレル出力ポート３６０と、パラレル入力ポート３６２と、通信回路３６４と、遊技情報出力回路３７０と、これらを接続するＣＰＵバス３１２と、を備える。
【００２４】
ＣＰＵコア３１０は、中央処理部として遊技機の全体的な動作を制御し、１つ以上のレジスタを内蔵する。レジスタとしては、アキュムレータを含む他の専用レジスタや汎用レジスタを用いることができる。
【００２５】
ＣＰＵバス３１２はＣＰＵコア３１０に接続されたバスであって、データバス、アドレスバス、制御信号等を含む。
【００２６】
メモリ３２０は、ブートＲＯＭ３２２、ブートＲＡＭ３２４、ユーザＲＯＭ３２６、及びユーザＲＡＭ３２８を含む。ブートＲＯＭ３２２はブートプロフラムを格納する。ブートプログラムはセキュリティチェックやチップの初期化を行う。ブートＲＡＭ３２４は、ブートプログラム実行時のＲＡＭである。ブートＲＡＭ３２４がユーザＲＡＭ３２８と異なるＲＡＭとして配置されることによって、ブートＲＡＭ３２４は、ユーザＲＡＭ３２８の情報に影響を与えない構造であり、さらに、ユーザＲＡＭ３２８は、ブートＲＡＭ３２４の情報に影響を与えない構造となっている。
【００２７】
ユーザＲＯＭ３２６は、ユーザプログラムなどの遊技制御用プログラム、遊技機制御用データを格納する。
【００２８】
図４に、１つの実施例としてのユーザＲＯＭ３２６のメモリマップを示す。プログラムコードエリアとプログラムデータエリアは、示された範囲の中で自由に設定することができる。例えば遊技機メーカ等のユーザは、遊技機のソフトウェアの開発を実行する際に、プログラムコードエリア及びプログラムデータエリアに自社の遊技機を制御するプログラムを書き込む。下位の６４バイトはＣＰＵコア３１０がユーザプログラムを実行するのに必要な情報を格納するプログラム管理エリアであり、各種コード、チップ内の内部機能設定のためのデータ、不正改造を防止するための情報等を格納する。なお前述した遊技機に関する規則の制約とは、本実施例で示すユーザＲＯＭ３２６の記憶容量、制御領域の容量、データ領域の容量等の制限を意味する。図示したメモリマップのアドレスやサイズは実施時の一例であり、この限りではない。
【００２９】
ユーザＲＡＭ３２８は、ＣＰＵコア３１０が主にユーザプログラムなどを実行する際に用いられるワークＲＡＭである。ユーザＲＡＭ３２８は、ＣＰＵコア３１０のレジスタに保存されている情報や遊技機制御に必要な情報、遊技結果を示す情報等を保存することもできる。さらにＲＡＭは電源切断後のバックアップ機能を有し、電源切断後もＲＡＭ内のデータの保存が可能である。
【００３０】
外部バスインタフェース３３０は、アドレスバス、データバス、及び各制御信号の方向制御や、駆動能力を強化するバスインタフェースである。
【００３１】
クロック回路３３２は、当該クロック回路が備えうるＥＸ端子（図示せず）から入力されたクロックを分周し、ＣＰＵコア３１０や内部の各回路にシステムクロックとして供給する回路である。生成されたシステムクロックは、当該クロック回路３３２が備えうるＣＬＫＯ端子（図示せず）から外部に出力することができる。また、システムクロックを分周したクロックを出力することができる。
【００３２】
照合用回路３３４は、外部の照合機と接続し、チップの照合（チップの真がんについてのチェック）を行う回路である。
【００３３】
固有情報３３６は、複数の固有情報（ＩＤ）を含み、その中の特定情報は、ユーザプログラムから読み取ることができる。また、照合用回路３３４経由で外部より読み出すことが可能である。
【００３４】
演算回路３３８は、乗算・除算を含む演算を行う回路である。
【００３５】
アドレスデコーダ回路３４０は、ユーザプログラムの外部デバイス用のデコード回路であり、チップセレクト信号を出力する。
【００３６】
リセットコントローラ３４２は、システムリセット端子から入力された外部システムリセット、内部システムリセット、及び内部ユーザリセットを制御する回路である。内部システムリセット及び内部ユーザリセットは、ウォッチドッグタイマタイムアウト信号又は指定エリア外走行禁止（ＩＡＴ）発生信号を受けて発生する。システムリセットを受け付けるとＣＰＵコア３１０を含むすべての内部回路が初期化される。ユーザリセットを受け付けるとＣＰＵコア３１０と一部の内部回路が初期化される。内部システムリセットと内部ユーザリセットは、プログラム管理エリアで選択設定される。ウォッチドッグタイマ３４４は、チップの暴走を監視するタイマで一定時間内にアクセスがないとタイムアウト信号としてリセットを発生させる回路である。前述したプログラム管理エリアは、ユーザＲＯＭ３２６内において、ユーザプログラムを実行するのに必要な情報を格納するエリアであるが、プログラム管理エリアを設定することによりタイムアウト時間を選択することができる。指定エリア外走行禁止（ＩＡＴ）３４６は、ユーザプログラムがプログラム管理エリアで設定された指定エリア内で正しく実行されているかどうかを監視する回路である。指定エリア外でユーザプログラムが実行されると、ＩＡＴ発生信号を出力する。
【００３７】
モード制御回路３４８は、システムリセットの入力やＰＲＯＭモードを要求する信号の入力やセキュリティチェックの結果により、遊技機制御用チップのモードをＰＲＯＭモード、セキュリティモード、ユーザモードに切り替える回路である。ここで各モードについて説明する。ＰＲＯＭモードは、ユーザＲＯＭ３２６にプログラムを書き込むモードで、市販される遊技機に搭載される量産用の遊技機制御用チップにおいては、書き込みは一度だけ可能になっている。セキュリティモードは、ブートＲＯＭ３２２により実行されチップの初期化を行った後、遊技機制御用チップのユーザＲＯＭ３２６内のプログラムが改ざんされていないか判定するセキュリティチェックを行うモードである。セキュリティチェックは、後述のセキュリティ回路が行う。ユーザモードは、ユーザプログラムに従い、遊技機を動作させるモードで、いわゆる遊技場でユーザが遊技を興じるモードである。遊技機制御用チップは、電源投入後、システムリセット信号が入力され、ＰＲＯＭモード信号の入力があると、ＰＲＯＭモードに移行し、ＰＲＯＭモード信号の入力がなければ、セキュリティモードに移行する。
【００３８】
セキュリティ回路３５０は、セキュリティモードにおいて、ユーザＲＯＭ３２６内のプログラム等の情報が正規のものであるか否かを検査する回路で、ユーザＲＯＭ３２６内のプログラムに所定の演算を行い得たコードと、プログラム管理エリア内のセキュリティコードを比較することで、適合を受けたプログラムが改変されていないかを調べる回路である。ここでセキュリティコードとは、ユーザＲＯＭ３２６内に格納されているプログラム等の情報をハッシュ計算などの所定の計算式で演算して求めたコードである。比較した結果、一致していれば、正規のプログラムであると判断し、ユーザモードに移行する。一致しなければ、正規のプログラムではないと判断し、ＣＰＵコア３１０を停止し、遊技機は動作しない。なお、このセキュリティモードの時間は設定することで、固定時間で延長したり、ある範囲内でランダムに遅延させたりすることができる。
【００３９】
乱数回路３５２は、乱数を発生させる回路であり、例えば８ビット乱数を６チャネル、１６ビット乱数を４チャネル発生させることができる。
【００４０】
フリーランカウンタ３５４は、カウント動作を行うものであり、例えば８ビットのカウンタ４チャネルとすることができる。
【００４１】
タイマ回路３５６は、８ビットのプログラマブルタイマであり、８ビットのカウンタを３チャネル内蔵する。ユーザプログラムの設定により、リアルタイム割込み要求や時間計測をすることができる。
【００４２】
割込みコントローラ３５８は、外部割込み要求や、内蔵の周辺回路（タイマ回路、フリーランカウンタ回路、通信回路、乱数回路）からの割込み要求を制御する回路である。割込み要求をマスク制御することもできる。
【００４３】
パラレル出力ポート３６０は、例えば８ビット幅の出力ポートとすることができ、他の機能との兼用端子であることができる。なおパラレル出力ポート３６０は、遊技機制御用チップの外部に構成することもできる。
【００４４】
パラレル入力ポート３６２は、例えば６ビット幅の入力ポートとすることができ、一部の入力端子は他の機能との兼用端子とすることができる。例えば玉の通過センサー等の情報は、パラレル入力ポート３６２で受信することができる。なおパラレル入力ポート３６２は、遊技機制御用チップの外部に構成することもできる。
【００４５】
通信回路３６４は、遊技機制御用チップ３００の外部Ｉ／Ｏ及び外部の機器との非同期、又は同期でシリアル通信を行う回路を備える。
【００４６】
遊技情報出力回路３７０は、本発明の目的の機能を果たすためのハードウェア回路であって、１つ以上の遊技情報出力データレジスタ（以下「データレジスタ」という）及び出力信号生成回路３７２を備える。ＣＰＵコア３１０がユーザＲＡＭ３２８の所定のアドレスに遊技情報を書き込むときに、ＣＰＵバス３１２には遊技情報のデータ及びアドレスが出力されるが、１つの実施例としては、遊技情報出力回路３７０は、ＣＰＵバス３１２で所定のアドレスへの書き込みを検知すると、ＣＰＵバス３１２から遊技情報のデータを取得し、取得したデータをデータレジスタに書き込む。続いて遊技情報出力回路３７０は、データレジスタに記憶されたデータに基づいて出力信号生成回路３７２に入力する。データレジスタは、書き込まれたデータを記憶するレジスタであり、例えば１ビットのデータを記憶するフリップフロップ（例えばＤ‐フリップフロップ）を１個以上（例えば８個）並べて構成される。また、遊技情報出力回路における出力信号生成回路３７２への入力は、ユーザＲＡＭの所定のアドレスに対応する出力信号生成回路３７２の入力位置に対応させて入力するように、遊技情報出力回路は構成されることができる。これは例えば、遊技情報出力回路がそれぞれの所定のアドレスに対応するデータレジスタを備え、各データレジスタと出力信号生成回路３７２の入力位置を関連付けることで、実現されうる。上記の実施例によって、ＣＰＵコアを介さず遊技情報出力回路は遊技情報を取得することができる。なお、遊技情報出力回路はクロック（又は分周したクロック）に同期して動作するように構成される。また、上記データレジスタはメモリ回路で構成されても良い、さらに上記データレジスタはＣＰＵより読み書きできる構造とすることもできる。
【００４７】
また遊技情報出力回路３７０は、比較回路及び比較用レジスタをさらに備えることができる。比較回路は、データレジスタに書き込まれたデータ内容を、比較用レジスタのデータ内容と比較する。遊技情報出力回路３７０は、比較用レジスタのデータを所定の値にすることもできるし、又は比較用レジスタのデータがデータレジスタのデータと差異があった場合にデータレジスタのデータを比較用レジスタに前回値として書き込むようにすることもできる。遊技情報出力回路３７０は比較回路を備える場合、データレジスタに記憶されたデータに代えて、比較回路による比較結果に基づいて出力信号生成回路３７２に入力することができる。これは遊技情報が所定の変化をした場合のみ、出力信号生成回路３７２へ入力する場合に好適である。
【００４８】
出力信号生成回路３７２は、データレジスタと電気的に接続され、データレジスタに書き込まれた遊技情報の所定のビット位置のビット情報に基づいて、出力信号を生成する。出力信号生成回路３７２は、データレジスタの各ビットに対応した複数の入力位置を有し、各入力位置とデータレジスタの各ビットを電気的に接続されるように構成することもできる。さらにデータレジスタが複数有る場合には、各データレジスタの各ビットに対応した複数の入力位置を有し、各入力位置と各データレジスタの各ビットが電気的に接続されるように構成することもできる。また、遊技機制御用チップは、出力信号を出力するための出力端子を備えることができる。出力信号の出力方法の１つの実施例としては、出力信号生成回路３７２は、データレジスタに記憶された遊技情報の所定のビット位置のビット情報に基づいてそれぞれの波形を生成し、パラレル信号として出力端子から出力するか、又は当該ビット情報を順番に取り出して並べて１つのシリアル信号として波形を生成し出力端子から出力することもできる。他の実施例としては、出力信号生成回路３７２は、データレジスタからの入力信号に基づいて、所定の時間幅と電圧を有するパルス波形を生成する。入力信号（トリガー信号）の入力位置に基づいた数量のパルスを生成することや入力信号の入力位置に基づいた出力端子から出力することもできる。これは所定のアドレス（ビット）ごとにパラレル信号として波形を生成し出力端子から出力することもできるし、これらの信号を１つにまとめてシリアル信号として波形を生成し出力端子から出力することもできる。なお、パルス波形の時間幅と電圧、出力する出力端子位置、及び生成するパルス数量については、遊技情報出力回路でハードウェア的に設定することもできるし、又はユーザプログラム若しくはブートプログラムによりプログラム管理エリアに置かれたデータをソフトウェア的に設定することもできる。またさらなる実施例としては、出力信号生成回路３７２は、データレジスタに書き込まれた遊技情報の所定のビット位置のビット情報に基づいて予め定められた出力波形を有するシリアル出力信号を生成し出力端子より出力することができる。遊技機制御用チップと専用ＩＣは、さらに暗号回路と復号回路を備えることにより、当該シリアル出力信号を暗号化して通信することができる。
【００４９】
上記のように遊技機専用チップからパラレル信号かパルス信号かシリアル信号により出力されるが遊技機外部装置でこの信号を受信し、遊技機の状態が外部で把握でき、その信号は試射試験装置の入力情報にも使用可能となる。
【００５０】
また遊技機の遊技情報出力がシリアルデータの場合は遊技機の内部又は外部基板上の専用回路（専用ＩＣ）によって、遊技機制御用チップの出力端子を介した通信により当該シリアル出力信号を受信し、パラレルデータに変換したあと各ビットの情報により遊技機の状態が把握できる。
【００５１】
ここで出力信号生成回路３７２が、出力信号を生成し、出力端子から出力する前に、遊技情報出力回路３７０が出力信号生成回路３７２へ信号を次々に入力してしまう可能性がある。これによる情報の欠損を防ぐため、遊技情報出力回路は、キュー構造の記憶回路をさらに備えることができるか、又はデータレジスタがＦＩＦＯタイプのレジスタであることができる。これによって、データレジスタに書き込まれるデータをキュー構造の記憶回路に蓄積し、順次出力信号生成回路３７２に入力することができる。
【００５２】
遊技機制御用チップの遊技情報出力
以下、本発明の実施の一形態に係る遊技機制御用チップにおける遊技情報出力について説明する。最初に遊技情報について説明する。遊技情報は所定のビット数を持つ（一般的には複数のビットから構成される）遊技に関する遊技情報であって、パラレル入力ポートから受信する玉の通過センサー等の情報に基づいて、遊技機制御用チップが作成する。１つの実施例において遊技情報は、大当たり信号を示すスタティック信号、図柄停止信号を示すパルス信号、賞球信号を示すパルス連続信号を含む。
【００５３】
次にＣＰＵコアの動作について説明する。ＣＰＵコアは、遊技の結果発生した当該遊技情報を遊技情報用エリアに格納した後、ユーザＲＡＭの所定のアドレスに書き込む。なお遊技機制御用チップのユーザは、遊技情報のビットサイズ、遊技情報を格納するユーザＲＡＭのアドレス等を設定することができる。
【００５４】
従来、ユーザＲＡＭの所定のアドレスに記憶された遊技情報は、ＣＰＵコアでのプログラムの実行により、液晶・役物出力、外部端子板出力、及び試射試験用出力を行っていた。その例示として、大当たり信号がプログラムによって出力処理するフローを図５に示す。なおＣＰＵコア内のレジスタの動作等の詳細の流れは省略する。遊技機制御用チップは、玉の通過センサー等の情報に基づいて大当たりや小当たりの動作を行いその遊技情報を出力するように構成される。遊技機の動作が開始すると、大当たりや小当たり等の当たりの状況に応じた遊技情報を出力した場合に（Ｓ５０１）、当該遊技情報を遊技情報用エリアに格納した後、ユーザＲＡＭの所定のアドレスに格納する（Ｓ５０２）。続いて格納された遊技情報を、外部出力用に設定されたＩ／Ｏ領域に書き込み（Ｓ５０３）、外部Ｉ／Ｏに出力し、各種状態出力処理を行う（Ｓ５０４）。遊技が終了すると本フローは終了する（Ｓ５０５）。この時、外部Ｉ／Ｏに出力される信号はプログラムにより信号の属性により、スタティックな状態出力で出力するか又はタイマ割込み処理等により波形を形成した信号によるパルス信号又は連続したパルス信号で出力されていた。
【００５５】
続いて遊技情報出力回路の動作について説明する。本発明においては、他の動作と連動したプログラムにおいて出力される液晶・役物出力以外の外部端子板出力及び試射試験用出力について、遊技情報出力回路がＣＰＵコアを介さずに行う。すなわち、前述したＳ５０３、Ｓ５０４をプログラムの実行により行うのではなく、遊技情報出力回路により行う。その遊技情報出力回路を含む遊技機制御用チップの概要図を図６に、遊技情報出力回路でのデータ取り込み動作フローを図７に示す。図６に示すように、ＣＰＵバス３１２は、データバス（Ｄ０−Ｄ７）、アドレスバス（Ａ０−Ａ１５）、制御信号（ＲＤ、ＷＲ）を含む。なお、その他の制御信号（チップセレクト信号や当該信号に関係するアドレスデコーダ回路）については省略する。ＣＰＵコア３１０は、ユーザＲＡＭ３２８の所定のアドレスに遊技情報を書き込むときに、ＣＰＵバス３１２上に遊技情報のデータ（Ｄ０−Ｄ７）、ユーザＲＡＭの所定のアドレスデータ（Ａ０−Ａ１５）、及び書き込み信号（ＷＲ）を出力する。ここで遊技情報出力回路３７０は、ＣＰＵバス３１２をモニタし、ユーザＲＡＭ３２８の所定のアドレスデータへの書き込みを受信（検知）した場合に（Ｓ７０１）、当該所定のアドレスに書き込まれる遊技情報のデータを取得し（Ｓ７０２）、データレジスタに書き込みを行う（Ｓ７０３）。データレジスタへの書き込みは、所定のアドレスのデータ（８ビット）をそのまま書き込む構成とすることもできるし、所定のアドレスのデータの一部のビットを選択的に書き込む構成とすることもできる。なおデータレジスタはデータとして取得する遊技情報を格納することができるサイズを有する。
【００５６】
なお遊技機制御用チップは、遊技情報出力回路が行う以外の動作についてはＣＰＵコアを介したプログラムの実行により行う。プログラムの実行は、主に命令フェッチ（命令コードの読み込み）、デコード（命令コードの解析）、命令実行（命令コードに対応する動作）の流れになり、命令フェッチ、命令実行時にＣＰＵバスを使用することになる。前述した遊技情報出力回路におけるデータ取得は、このＣＰＵコアの命令実行時におけるＲＡＭへのデータ格納時の動作である。またユーザプログラムを設定することにより、ＣＰＵコアを介して遊技情報を、遊技情報出力回路のデータレジスタに書き込むことができてもよい。
【００５７】
さらに遊技情報出力回路の動作について説明する。第１の実施例においては、遊技情報出力回路は、ユーザＲＡＭの所定のアドレスデータへの書き込みを検知すると、当該アドレスに書き込まれる遊技情報のデータを取得し、データレジスタ（保持用レジスタ）に取得したデータを書き込み、データレジスタに記憶されたデータに基づいて出力信号生成回路に入力する。なお、データレジスタは書き込まれたビット情報を、新たに書き込まれるまで保持するように構成される。出力信号生成回路は、データレジスタが記憶するビット情報に基づいて、データレジスタの各ビット情報に対応する信号をパラレル信号として出力するか、又はデータレジスタの各ビット情報を順番に取り出して並べて１つのシリアル信号として出力する。いずれの場合も遊技機制御用チップは、出力に必要な数の端子を備える。シリアル信号として出力する場合、出力信号生成回路はさらに暗号通信機能を備えることができる。
【００５８】
第１の実施例の１つとして、図８は、ＣＰＵコア３１０が大当たり信号を示すスタティック信号をＲＡＭ３２８の所定のアドレス（例えば「７ＸＸ１ｈ」）に書き込む場合の遊技情報出力回路３７０の動作を示す図である。アドレス「７ＸＸ１ｈ」はビット０からビット７までの８ビットからなり、各ビットはそれぞれスタティック出力０からスタティック出力７に対応する。８ビットの一部のビットのみをスタティック出力に対応させてもよい。ＣＰＵコア３１０は大当たりが開始すると対応するビットに「１」を、大当たりが終了すると対応するビットに「０」を書き込む。この場合遊技情報出力回路３７０は、ＣＰＵバス３１２をモニタし、アドレス「７ＸＸ１ｈ」の書き込みを検知すると、アドレス「７ＸＸ１ｈ」のビット０からビット７へ書き込まれた「０」又は「１」をＣＰＵバス３１２から取得し、対応するデータレジスタのビット０からビット７に当該ビット情報を書き込む。出力信号生成回路３７２は、データレジスタの各ビットに対応した複数の入力位置を有し、各入力位置とデータレジスタの各ビットが電気的に接続される構成とすることもできる。出力信号生成回路３７２は、データレジスタに記憶されたビット０からビット７のビット情報（スタティック出力０からスタティック出力７）に基づいてスタティック信号波形を生成し、パラレル信号を出力するか、又はデータレジスタに記憶されたビット０からビット７のビット情報を順番に取り出して並べて１つのシリアル信号として出力する。このようにして本実施例では、ＲＡＭへの書き込みデータを、ＣＰＵコアを介さずに出力端子へ出力することができる。
【００５９】
第２の実施例においては、遊技情報出力回路は、ユーザＲＡＭの所定のアドレスデータへの書き込みを検知すると、当該アドレスに書き込まれる遊技情報のデータを取得し、データレジスタに取得したデータを書き込み、データレジスタは書き込まれたビット情報を、出力信号生成回路へ入力信号（トリガー信号）を入力するように構成される。出力信号生成回路は、入力信号に基づいて、所定の時間幅と電圧を有するパルス波形を生成し、入力信号の入力位置に基づいた出力端子から出力する。また、入力信号の入力位置に基づいたパルス数を生成するように構成されることもできる。遊技機制御用チップは、ユーザＲＡＭの所定のアドレス又はビットに対応した出力端子を備えることで、ユーザＲＡＭの各ビットに対応して１パルス波形又は複数のパルス波形を出力することができる。
【００６０】
第２の実施例の１つとして、図９は、ＣＰＵコア３１０が図柄停止信号を示すパルス信号をＲＡＭ３２８の所定のアドレス（例えば「７ＸＸ２ｈ」）に書き込む場合の遊技情報出力回路３７０の動作を示す図である。アドレス「７ＸＸ２ｈ」はビット０からビット７までの８ビットからなり、各ビットはそれぞれパルス出力０からパルス出力７に対応する。８ビットの一部のビットのみをパルス出力に対応させてもよい。ＣＰＵコア３１０は図柄停止毎に対応するビットに「１」を書き込む（「０」は書き込まない）。この場合遊技情報出力回路３７０は、ＣＰＵバス３１２をモニタすることでアドレス「７ＸＸ２ｈ」の書き込みを検知すると、アドレス「７ＸＸ２ｈ」のビット０からビット７へ書き込まれたビット情報（「１」）をＣＰＵバス３１２から取得し、所定のアドレス「７ＸＸ２ｈ」に対応するデータレジスタのうち、アドレス「７ＸＸ２ｈ」で「１」が書き込まれたビットに対応するビットに「１」を書き込む。続いて遊技情報出力回路３７０は、アドレス「７ＸＸ２ｈ」のビット０からビット７に対応する出力信号生成回路３７２の入力位置に、データレジスタに書き込まれたビット情報を入力する。すなわちここでは、データレジスタに「１」が書き込まれたビットに対応する出力信号生成回路３７２の入力位置のみ「１」が入力される。出力信号生成回路３７２は、「１」が入力されるごとに所定の時間幅と電圧を有する１パルス波形を１つ生成する。また、入力位置に対応した既定の出力端子へ出力することもできる。このようにして本実施例では、ＣＰＵコアを介さずに出力端子へ１パルス出力をすることができる。
【００６１】
さらに第２の実施例の１つとして、図１０は、ＣＰＵコア３１０が、賞球信号を示すパルス連続信号を、ＲＡＭ３２８の所定のアドレス（例えば「７ＸＸ３ｈ」）に書き込む場合の遊技情報出力回路３７０の動作を示す図である。アドレス「７ＸＸ３ｈ」はビット０からビット７までの８ビットからなり、各ビットはそれぞれパルス出力０からパルス出力７に対応する。８ビットの一部のビットのみをパルス出力に対応させてもよい。ＣＰＵコア３１０は賞球の球数に応じて当該ビットに「１」を書き込む（「０」は書き込まない。）。ここでは、ＣＰＵコア３１０は賞球１０個毎に１パルス出す等のようにＲＡＭ３２８に書き込み命令を実行し、例えばＲＡＭ３２８のあるビットに「１」を書き込むと２パルス出力し、別のあるビットに「１」を書き込むと３パルス出力するように構成される。この場合遊技情報出力回路３７０は、ＣＰＵバス３１２をモニタすることでアドレス「７ＸＸ３ｈ」の書き込みを検知すると、アドレス「７ＸＸ３ｈ」のビット０からビット７へ書き込まれたビット情報（「１」）をＣＰＵバス３１２から取得し、所定のアドレス「７ＸＸ３ｈ」に対応するデータレジスタのうち、アドレス「７ＸＸ３ｈ」で「１」が書き込まれたビットに対応するビットに「１」を書き込む。続いて遊技情報出力回路３７０は、アドレス「７ＸＸ３ｈ」のビット０からビット７に対応する出力信号生成回路３７２の入力位置に、データレジスタに書き込まれたビット情報を入力する。すなわちここでは、データレジスタに「１」が書き込まれたビットに対応する出力信号生成回路３７２の入力位置のみ「１」が入力される。出力信号生成回路３７２は、「１」が入力されるごとに、入力位置に対応した既定の数、所定の時間幅と電圧を有するパルス波形を生成する。入力位置に対応した既定の出力端子へ出力することもできる。このようにして本実施例では、ＣＰＵコアが連続パルス出力を命令する場合に、ＣＰＵコアを介さずに出力端子へ連続パルス出力をすることができる。遊技情報出力回路は、所定のアドレス（例えば「７ＸＸ４ｈ」等）に対応させたデータレジスタをさらに含むことができ、それぞれのデータレジスタの各ビットに対応させた出力信号生成回路の入力位置へビット情報を入力するように構成することができる。このような構成により、入力位置に対応した様々な種類、数のパルスを生成することが可能となる。
【００６２】
ここで第２の実施例における１つの実施形態に係る出力信号生成回路３７２の１つの入力位置に対応するパルス生成回路３７４の機能フローを図１１に示す。出力信号生成回路は１つ以上のパルス生成回路を備えることができる。なお、出力信号生成回路（パルス生成回路）の初期値の設定、例えばパルスカウント数の初期値の設定、パルス出力値（電圧）の初期値の設定、パルス幅時間（Ｔ１）の設定、又はパルス間隔幅時間（Ｔ２）の設定は、ハードウェア回路にて固定としても良いがＣＰＵバスを通してプログラム（ユーザプログラム若しくはブートプログラム）にて行うこともできる。データレジスタからの保持データ（「１」）を受信すると（Ｓ１１０１）、カウンタを起動し、パルスカウント数の初期値を設定する（Ｓ１１０２）。続いて出力値に初期値をセットし、初期値の出力を開始する。（Ｓ１１０３）。なお、ここでは出力開始前の信号を「０（０Ｖ）」、出力開始後の信号を「１（５Ｖ）」での構成を想定しているが、信号はこの逆であっても構わない。出力を開始すると既定のパルス幅の時間（Ｔ１）カウントを開始し（Ｓ１１０４）、Ｔ１経過時に出力信号を反転する（Ｓ１１０５）。出力信号の反転は、元の出力が「０」であった場合は「１」の出力となり、元の出力が「１」であった場合は「０」の出力となることを意味する。続いて既定のパルス間隔幅の時間（Ｔ２）カウントを開始し（Ｓ１１０６）、パルスカウント数を更新する（Ｓ１１０７）。本フローではカウンタはダウンカウンタであるため、更新すると回数が「−１」される。パルスカウント数が「０」に達した場合に（Ｓ１１０８）パルス出力を終了する（Ｓ１１０９）。パルスカウント数が「０」でない場合は（Ｓ１１０８）、パルス生成を継続する。以上の動作をパルスカウント数が「０」となるまで継続する。
【００６３】
図１２に、第２の実施例における１つの実施形態に係る出力信号生成回路３７２の１つの入力位置に対応するパルス生成回路３７４の機能ブロック図を示す。パルス生成回路３７４は、レジスタに「１」が書き込まれると、カウンタを起動し、パルス回数初期値においてパルスカウント数を設定する。続いて初期値設定により出力値に初期値をセットすることで初期値の出力を開始するとともに、パルス幅Ｔ１初期値によりパルス幅Ｔ１を設定し、パルス幅Ｔ１カウンタにおいてパルス幅時間Ｔ１の計測を開始する。なお、遊技情報出力回路３７２は好ましくはクロック（又は分周したクロック）に同期して動作するように構成され、この場合パルス幅Ｔ１（Ｔ２）カウンタは分周したクロックを使用して計測を行う。パルス幅時間Ｔ１が経過すると、データ反転により出力データの反転をするとともに、パルス幅Ｔ２初期値によりパルス幅Ｔ２を設定し、パルス幅Ｔ２カウンタにおいてパルス幅時間Ｔ２の計測を開始する。パルス幅時間Ｔ２が経過すると、パルス回数カウンタによりパルスカウント数を更新するとともに、データの初期値を出力値とするが、パルスカウント数が「０」に達した場合にはパルス出力を終了する。パルスカウント数が「１」以上である場合は、パルスカウント数が「０」となるまでパルス生成を継続する。なお、出力信号生成回路３７２の各パルス生成回路３７４は、パルス出力中であるか否かを示すステータスレジスタをさらに備えることができる。
【００６４】
これら第１、第２の実施例において、遊技情報出力回路はキュー構造の記憶回路をさらに備えることができる。遊技情報出力回路は、データレジスタに書き込んだ遊技情報のデータをキュー構造の記憶回路に蓄積する。キュー構造の記憶回路は蓄積されたビット情報を順次、出力信号生成回路に入力する。データレジスタの各ビットと出力信号生成回路の各入力位置が、それぞれ電気的に接続されている構成である場合、キュー構造の記憶回路はそれぞれのビット毎に配置することもできるし、１バイト毎に配置することもできる。例えば、図１０におけるアドレス「７ＸＸ３ｈ」用のデータレジスタのビット０と出力信号生成回路の対応する入力位置の間にキュー構造の記憶回路を配置する場合、キュー構造の記憶回路は図１１又は図１２のパルス出力終了を検知することで、順次「１」の入力信号を出力信号生成回路の対応する入力位置に入力することができる。この場合、キュー構造の記憶回路はステータスレジスタに基づいて、順次「１」の入力信号を出力信号生成回路に入力するように構成してもよい。キュー構造の記憶回路は、「１」が入力されると「１」が加算され、「１」を転送すると「１」が減算されるＦＩＦＯカウンタ又はキュー構造のメモリ（レジスタ）で構成することができる。ＦＩＦＯカウンタは、キュー構造の記憶回路をそれぞれのビット毎に配置する場合に使用され、ＦＩＦＯメモリは、キュー構造の記憶回路を１バイト毎に配置する場合に使用されうるが、ＦＩＦＯメモリは、一部のビットのみ使用する構成としてもよい。さらなる変形形態として遊技情報出力回路は、キュー構造の記憶回路をさらに備える代わりに、データレジスタがＦＩＦＯレジスタであることもできる。これらのキュー構造の記憶回路を備える実施例においては、遊技情報出力回路が、出力信号生成回路において出力信号を生成し出力端子から出力する前に、出力信号生成回路に次々と入力するのを防ぎたい場合に、キュー構造の記憶回路に情報を蓄積することができる点で有効である。
【００６５】
以上に遊技情報出力回路の動作を中心とした実施例を説明してきたが、１つの実施例による遊技機制御用チップの遊技情報出力の概要を説明するブロック図を図１３に示す。遊技情報出力回路３７０は、ユーザＲＡＭの所定のアドレスに対応したデータレジスタＡ、データレジスタＢ及びデータレジスタＣを含み、出力信号生成回路３７２は、スタティック出力の波形を生成する出力信号生成回路Ａ、パルス出力（連続パルスを含む）の波形を生成する出力信号生成回路Ｂ、及びシリアルデータ出力の波形を生成する出力信号生成回路Ｃを含む。出力信号生成回路Ｃは暗号化回路を含むことができる。遊技情報出力回路３７０は、ＣＰＵコア３１０のユーザＲＡＭ３２８の複数の所定のアドレスへの書き込みをＣＰＵバス３１２で検知すると、ＣＰＵバス３１２から遊技情報のデータを取得し、取得したデータをそれぞれの所定のアドレスに対応するデータレジスタＡ、データレジスタＢやデータレジスタＣに書き込む。１つの実施例として、データレジスタＡのすべてのビットに書き込まれるデータがスタティック出力対象のデータであり、データレジスタＢのすべてのビットに書き込まれるデータがパルス出力対象のデータであり、データレジスタＣのすべてのビットに書き込まれるデータがシリアル信号出力対象のデータである場合、出力信号生成回路Ａ、Ｂ、Ｃの各入力位置はデータレジスタＡ、Ｂ、Ｃの各ビット位置とそれぞれ電気的に接続されるように構成することで、出力信号生成回路Ａ、Ｂ、ＣはそれぞれデータレジスタＡ、Ｂ、Ｃに書き込まれた各ビット情報に基づいて、スタティック出力、パルス出力、シリアル信号出力を行うことができる。他の１つの実施例として、データレジスタＡの一部ビットに書き込まれるデータがスタティック出力対象のデータであり、残りの一部ビットに書き込まれるデータがパルス出力対象のデータである場合、出力信号生成回路Ａの入力位置はスタティック出力対象のデータが書き込まれるデータレジスタＡの各ビット位置とそれぞれ電気的に接続され、出力信号生成回路Ｂの入力位置はパルス出力対象のデータが書き込まれるデータレジスタＡの各ビット位置とそれぞれ電気的に接続されるように構成することで、出力信号生成回路Ａ、ＢはそれぞれデータレジスタＡに書き込まれた各ビット情報に基づいて、スタティック出力、パルス出力を行うことができる。さらに別の１つの実施例として、データレジスタＡのすべてのビットに書き込まれるデータがスタティック出力対象のデータであり、データレジスタＢのすべてのビットに書き込まれるデータがパルス出力対象のデータである場合、出力信号生成回路Ａ、Ｂの各入力位置はデータレジスタＡ、Ｂの各ビット位置とそれぞれ電気的に接続されるように構成するとともに、出力信号生成回路Ｃの各入力位置はデータレジスタＡ、Ｂの所定のビット位置とそれぞれ電気的に接続されるように構成することで、出力信号生成回路Ａ、Ｂ、ＣはそれぞれデータレジスタＡ、Ｂに書き込まれた各ビット情報に基づいて、スタティック出力、パルス出力、シリアル信号出力を行うことができる。この場合、データレジスタＡ又はデータレジスタＢの所定のビット位置は、出力信号生成回路Ａ又は出力信号生成回路Ｂの各入力位置にそれぞれ電気的に接続されるとともに、出力信号生成回路Ｃの入力位置にそれぞれ電気的に接続されるように構成することができる。このようにデータレジスタＡ、Ｂに書き込まれたデータは出力信号生成回路Ａ又は出力信号生成回路Ｂを介してスタティック又はパルス波形を生成すると同時に出力信号生成回路Ｃを介してシリアル出力を構成することができるが、さらにすべてのデータレジスタＡ、Ｂ、Ｃに書き込まれたデータを出力信号生成回路Ａ又は出力信号生成回路Ｂを介さずにシリアル通信で出力する構成とすることもできる。この場合、スタティック出力やパルス出力用の出力端子が省略できる効果もある。
【００６６】
上記の各出力信号生成回路より出力される出力信号は、出力端子を介した通信により、外部端子板や中継基板などの遊技機外部装置で受信することができる。遊技機外部装置は、受信した信号から遊技情報出力回路３７０のデータレジスタに書き込まれたデータに復元することができる。これによって、遊技機の状態が外部で把握でき、その信号はホールコンピュータ、ナンバーランプ（呼び出しランプ）や試射試験装置の入力情報にも使用可能となる。なお出力信号がシリアルデータの場合は、中継基板又は遊技機外部装置の専用回路（専用ＩＣ）によってパラレルデータに変換することで、各ビットの情報により遊技機の状態が把握できる。出力信号生成回路Ｃにおいて暗号化されている場合は、専用回路（専用ＩＣ）によって復号化を行った後、上記処理を行う。
【００６７】
これまでの実施例で遊技情報出力回路が書込みを検知するアドレスをＲＡＭ（ユーザＲＡＭ）上としたが、検知するアドレスはＲＡＭ以外のアドレスでも良く任意のメモリ上に割り付けても良い。ＲＡＭ上に割り振る場合は、プログラム実行におけるワークＲＡＭ上のデータ格納エリアに検知アドレスを割り付けることにより、データレジスタに書き込んだデータをＲＡＭ上のデータとして読み出すことが可能となる。
【００６８】
以上のように遊技機制御用チップから遊技情報を出力することにより、ユーザＲＯＭのプログラムの容量を減らすことができる。また前述の通り、従来は外部出力用に設定されたＩ／Ｏ領域から外部Ｉ／Ｏ出力用のデコーダ・バッファ等介していたため、そのためのＩＣが基板上に必要であったが、本発明に係る遊技機制御用チップによれば、出力信号生成回路が出力端子より信号を出力するため、当該ＩＣを基板上から取り除くことができる。また従来は、基板上のバッファ等のＩＣから、遊技情報をそのままパラレル信号でコネクタに出力していたが、本発明に係る遊技機制御用チップによれば、出力信号生成回路でシリアル信号を出力する構成とすることで、基板と外部端子板接続コネクタの配線及び基板と試射試験用中継基板接続コネクタの配線を削減することができる。さらに従来は、接続コネクタからのパラレル信号に対応した回路を外部端子板や試射試験用中継基板上に用意しなければならなかったが、前述と同様に出力信号生成回路でシリアル信号を出力する構成とすることで、外部端子板等をシンプルな構成とすることができる。この時、出力されるシリアル信号は出力信号生成回路でさらに暗号化することができ、外部端子板や試射試験用中継基板上に復号回路等を設ければ信号の秘匿化ができ不正改造や信号の改ざんが困難となる。
【００６９】
以上に説明した処理又は動作において、あるステップにおいて、そのステップではまだ利用することができないはずのデータを利用しているなどの処理又は動作上の矛盾が生じない限りにおいて、処理又は動作を自由に変更することができる。
【００７０】
以上に説明してきた各実施例は、本発明を説明するための例示であり、本発明はこれらの実施例に限定されるものではない。例えばこれらの各実施例は組み合わせることが可能であり、これにより、２以上の実施例を組み合わせて１つの実施例にすることができる。本発明は、その要旨を逸脱しない限り、種々の形態で実施することができる。
【符号の説明】
【００７１】
１００  パチンコシステム
１０５、１１０  パチンコ機
１１５  抽選媒体供給装置
１２０  遊技盤部
１２５  払出部
１３０  ハンドル部
２００  各チップ
２１０  遊技機制御用基板
２１５  遊技機制御用チップ
２２０  払出制御用基板
２２５  払出制御用チップ
３００  遊技機制御用チップ
３１０  ＣＰＵコア
３１２  ＣＰＵバス
３２０  メモリ
３２２  ブートＲＯＭ
３２４  ブートＲＡＭ
３２６  ユーザＲＯＭ
３２８  ユーザＲＡＭ
３３０  外部バスインタフェース
３３２  クロック回路
３３４  照合用回路
３３６  固有情報
３３８  演算回路
３４０  アドレスデコーダ回路
３４２  リセットコントローラ
３４４  ウォッチドッグタイマ
３４６  指定エリア外走行禁止（ＩＡＴ）回路
３４８  モード制御回路
３５０  セキュリティ回路
３５２  乱数回路
３５４  フリーランカウンタ回路
３５６  タイマ回路
３５８  割込みコントローラ
３６０  パラレル出力ポート
３６２  パラレル入力ポート
３６４  通信回路
３７０  遊技情報出力回路
３７２  出力信号生成回路
３７４  パルス生成回路
【図１】
2016123803.tif 000003
【図２】
2016123803.tif 000004
【図３】
2016123803.tif 000005
【図４】
2016123803.tif 000006
【図５】
2016123803.tif 000007
【図６】
2016123803.tif 000008
【図７】
2016123803.tif 000009
【図８】
2016123803.tif 000010
【図９】
2016123803.tif 000011
【図１０】
2016123803.tif 000012
【図１１】
2016123803.tif 000013
【図１２】
2016123803.tif 000014
【図１３】
2016123803.tif 000015