(57)【要約】【課題】画素間のクロストークを減少させ且つ量子効率を改良し得るイメージセンサ及びその製造方法の改良をもたらす。【解決手段】イメージセンサデバイスが第１の導電型を有する基板を含む。Ｒ、Ｇ、及びＢ画素に対応する第１、第２、及び第３の感光領域を含む複数の感光領域が基板上に設けられる。感光領域を互いに分離するために、絶縁構造が基板上に配置される。フォトダイオード構造が各感光領域内に形成される。深井戸構造が第２の導電型を有する。深井戸構造は第２及び第３の感光領域とだけ重なり合う。深井戸構造は第１の感光領域と重なり合わない。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体基板であり、複数の感光領域がその上に設けられる半導体基板と、
前記感光領域を互いに分離するために、前記半導体基板上に配置される絶縁構造と、
前記感光領域の各々の感光領域内で前記半導体基板内に形成される光感受性構造と、
第２の導電型を有する深井戸構造とを含み、
該深井戸構造は、一部の前記感光領域の下にのみ配置される、
イメージセンサデバイス。
【請求項２】
前記半導体基板は、エピタキシャル層を含む、請求項１に記載のイメージセンサデバイス。
【請求項３】
前記エピタキシャル層は、Ｐ＋シリコン基板上に成長させられるＰ−エピタキシャルシリコン層である、請求項２に記載のイメージセンサデバイス。
【請求項４】
前記光感受性構造は、前記第２の導電型を有する低濃度ドープ井戸と前記第１の導電型を有する高濃度ドープ表面層とで構成されるダイオード構造を含む、請求項１に記載のイメージセンサデバイス。
【請求項５】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型である、請求項４に記載のイメージセンサデバイス。
【請求項６】
前記半導体基板上に誘電体層を更に含む、請求項１に記載のイメージセンサデバイス。
【請求項７】
前記誘電体層上に配置されるカラーフィルタ膜とマイクロレンズ層とを更に含む、請求項６に記載のイメージセンサデバイス。
【請求項８】
前記複数の感光領域は、Ｒ、Ｇ、及びＢ画素にそれぞれ対応する第１、第２、及び第３の感光領域を含む、請求項１に記載のイメージセンサデバイス。
【請求項９】
前記深井戸構造は、前記第２及び第３の感光領域の下にのみ配置される、請求項８に記載のイメージセンサデバイス。
【請求項１０】
イメージセンサデバイスを製造する方法であって、
第１の導電型を有する半導体基板であり、複数の感光領域がその上に設けられる半導体基板を提供すること、
前記感光領域の一部を露出する開口を有するフォトレジストパターンを前記半導体基板上に形成すること、
前記露出させられる感光領域に対応する前記開口を通じて前記半導体基板内にドーパントを注入し、それにより、第２の導電型を有する深井戸構造を形成するために、イオン注入プロセスを遂行すること、
前記感光領域を互いに分離するために、前記半導体基板上に絶縁構造を形成すること、及び
前記感光領域の各々の感光領域内で前記半導体基板内に光感受性構造を形成することを含み、
前記深井戸構造を前記光感受性構造より下に位置付ける、
方法。
【請求項１１】
前記半導体基板は、エピタキシャル層を含む、請求項１０に記載の方法。
【請求項１２】
前記エピタキシャル層は、Ｐ＋シリコン基板上に成長させられるＰ−エピタキシャルシリコン層である、請求項１１に記載の方法。
【請求項１３】
前記光感受性構造は、前記第２の導電型を有する低濃度ドープ井戸と前記第１の導電型を有する高濃度ドープ表面層とで構成されるダイオード構造を含む、請求項１０に記載の方法。
【請求項１４】
前記第１の導電型はＰ型であり、前記第２の導電型はＮ型である、請求項１３に記載の方法。
【請求項１５】
前記光感受性構造を形成した後に、前記半導体基板上に誘電体層を形成することを更に含む、請求項１０に記載の方法。
【請求項１６】
前記誘電体層上にカラーフィルタ膜を形成し、然る後、該カラーフィルタ膜上にマイクロレンズ層を形成することを更に含む、請求項１５に記載の方法。
【請求項１７】
前記複数の感光領域は、Ｒ、Ｇ、及びＢ画素にそれぞれ対応する第１、第２、及び第３の感光領域を含む、請求項１０に記載の方法。
【請求項１８】
前記深井戸構造を前記第２及び第３の感光領域の下にのみ配置する、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の参照）
この出願は２０１４年１０月３日に出願された台湾特許出願第１０３１３４６４１号の利益を主張し、その開示全体を参照としてここに援用する。
【０００２】
本発明はイメージセンサデバイスに関し、より具体的には、画素クロストークを減少させ且つ量子効率を向上させ得る、深井戸構造を有するＣＭＯＳイメージセンサに関する。
【背景技術】
【０００３】
ＣＭＯＳアクティブ画素センサは当該技術分野において知られている。アクティブ画素センサは、各画素と関連付けられるトランジスタのようなアクティブ素子を備える、電子画像センサを指す。それはＣＭＯＳプロセスと適合するので、利点は同じ集積回路内に信号処理及びセンサ回路構成を集積させる能力である。
【０００４】
上述のＣＭＯＳアクティブ画素センサは、典型的には、４つのトランジスタと「ピン止め」フォトダイオードとで構成される。ピン止めフォトダイオードは暗電流及び残像を改良することができ、青色光に対する良好な色応答を有する。ダイオードの表面電位はＰ井戸又はＰ基板（接地）内のＰ＋領域を通じて「ピン止め」され、暗電流を減少させる。
【０００５】
しかしながら、上述のＣＭＯＳアクティブ画素センサは、赤外波長域（約７００ｎｍ〜約１ｍｍまでの波長）における感度減少及びクロストークに直面する。これはこの波長域における吸収深度が画素深度よりも大きいためである。イメージセンサに投射される光はイメージセンサのシリコン表面まで深く進み、シリコン基板内に画素の収集域を超える電子正孔対を生成するので、クロストークは減少させられる。従って、光発生キャリアは全ての方向において自由に散乱する。基板の深部で生成される多くのキャリアは再結合するので、遠赤外から赤外波長域における上述のＣＭＯＳイメージセンサの感度は減少させられる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このことから、当該技術分野には画素間のクロストークを減少させ且つ量子効率を改良し得るイメージセンサ及びその製造方法の改良の必要が依然としてある。
【課題を解決するための手段】
【０００７】
本発明の１つの特徴によれば、イメージセンサデバイスが、第１の導電型を有する半導体基板を含む。Ｒ、Ｇ、及びＢ画素に対応する第１、第２、及び第３の感光領域を含む複数の感光領域が半導体基板上に設けられる。絶縁構造が半導体基板上に配置され、感光領域を互いに分離する。光感受性構造が各感光領域内に形成される。深井戸構造が第２の導電型を有する。深井戸構造は第２及び第３の感光領域とだけ重なり合う。深井戸構造は第１の感光領域と重なり合わない。
【０００８】
本発明の１つの特徴によれば、第１の導電型はＰ型であり、第２の導電型はＮ型である。
【０００９】
本発明の１つの特徴によれば、半導体基板はエピタキシャル層を含む。本発明の１つの特徴によれば、エピタキシャル層はＰ＋シリコン基板上に成長させられるＰ−エピタキシャルシリコン層である。
【００１０】
本発明の１つの特徴によれば、光感受性構造は低濃度ドープ井戸と高濃度ドープ表面層とで構成されるダイオード構造を含む。本発明の１つの特徴によれば、低濃度ドープ井戸は第２の導電型を有し、高濃度ドープ表面層は第１の導電型を有する。
【００１１】
本発明の１つの特徴によれば、イメージセンサデバイスは半導体基板の表面上に誘電体層を更に含む。本発明の１つの特徴によれば、イメージセンサデバイスは誘電体層上に配置されるカラーフィルタ膜とマイクロレンズ層とを更に含む。
【００１２】
本発明のこれらの及び他の目的は、様々の図面及び図に例示される好適実施態様の以下の詳細な記載を判読した後に、当業者に疑義なく明らかになるであろう。
【図面の簡単な説明】
【００１３】
【図１】本発明の１つの実施態様に従ったイメージセンサデバイスの構造を概略的に示す断面図である。
【図２】本発明の実施態様に従ったイメージセンサの感光領域に対応する例示的なＲ／Ｇ／Ｂ画素配列を示す図である。
【図３】本発明の他の実施態様に従ったイメージセンサデバイスを製造するための方法を示す概略図である。
【図４】本発明の他の実施態様に従ったイメージセンサデバイスを製造するための方法を示す概略図である。
【図５】本発明の他の実施態様に従ったイメージセンサデバイスを製造するための方法を示す概略図である。
【図６】本発明の他の実施態様に従ったイメージセンサデバイスを製造するための方法を示す概略図である。
【発明を実施するための形態】
【００１４】
本発明の以下の詳細な記載では、その一部を形成する添付の図面を参照する。図面には本発明を実施し得る特定の実施態様が一例として示されている。これらの実施態様は当業者が本発明を実施することを可能にするよう十分に詳細に記載されている。他の実施態様を利用し得るし、本発明の範囲から逸脱せずに構造的、論理的、及び電気的な変更を行い得る。従って、以下の詳細な記載は限定的な意味で取られるべきでなく、本発明の範囲は付属の請求項によって定められる。
【００１５】
様々の素子、構成部品、領域、層、及び／又は区画を記載するために、第１、第２等の用語をここで用いるが、これらの素子、構成部品、領域、層、及び／又は区画は、これらの用語によって限定されるべきでないことが理解されよう。これらの用語は、１つの素子、構成要素、領域、層、又は区画を他の領域、層、又は区画から区別するために用いられているに過ぎない。よって、本発明の教示から逸脱せずに、以下に議論する第１の素子、構成要素、領域、層、又は区画を、第２の素子、構成要素、領域、層、又は区画と呼び得る。
【００１６】
ここで用いるウェーハ及び基板という用語は、例えば、集積回路（ＩＣ）構造を形成するために、本発明に従って層が配置される露出表面を有する如何なる基板をも含む。基板という用語は、半導体ウェーハを含むものとして理解される。基板という用語は、処理中の半導体構造を指すためにも用いられ、その上に組み立てられる他の層を含み得る。ウェーハ及び基板の両方は、ドープ半導体及び非ドープ半導体、ベース半導体又は絶縁体によって支持されるエピタキシャル半導体層、並びに当業者に周知の他の半導体構造を含む。
【００１７】
図１を参照のこと。図１は本発明の１つの実施態様に従ったイメージセンサデバイスの構造を示す概略的な断面図である。図１に示されるよう、イメージセンサデバイス１は、ＣＭＯＳイメージセンサデバイスであり得る。イメージセンサデバイス１は、基板１０、例えば、Ｐ型のような第１の導電型を有する半導体基板を含む。実施態様によれば、基板１０は、エピタキシャル層（図示せず）、例えば、Ｐ＋シリコン基板上で成長させられるＰエピタキシャルシリコン層を含み得るが、それに限定されない。
【００１８】
実施態様によれば、基板１０は複数の感光領域２１，２２，２３をその上に有し、それらの感光領域はイメージセンサデバイス１のＲ，Ｇ，Ｂ画素にそれぞれ対応する。複数の感光領域２１，２２，２３を図２に描写するような配列において配置し得る。図２に示される部分的なＲ／Ｇ／Ｂ配列は例示の目的のために過ぎず、一部の実施態様では、他の配列又はパターンを適用し得る。複数の感光領域２１，２２，２３は、シャロートレントアイソレーション（ＳＴＩ）構造のような絶縁構造１１によって互いに分離される。
【００１９】
感光領域２１，２２，２３の各々を用いるならば、光感受性構造が基板１０の表面付近に形成される。例えば、光感受性構造は、低濃度ドープ井戸１４と高濃度ドープ表面層１６とで構成されるダイオード構造を含み得る。実施態様によれば、低濃度ドープ井戸１４は第２の導電型を有し、高濃度ドープ表面層１６は第１の導電型を有する。実施態様によれば、第１の導電型はＰ型であり、第２の導電型はＮ型である。
【００２０】
イメージセンサデバイス１はトランジスタ構造、例えば、選択トランジスタ、転送トランジスタ、及び／又はリセットトランジスタを更に含み得ることが当業者によって理解されなければならない。これらのトランジスタは、簡潔性のために図面中に示されていない。
【００２１】
少なくとも１つの誘電体層３０が基板１０上に設けられる。金属相互接続構造（図示せず）を誘電体層３０内に設け得る。カラーフィルタ膜４０が誘電体層３０上に形成される。次に、マイクロレンズ層５０がカラーフィルタ膜４０上に形成される。カラーフィルタ膜４０を図２に描写されるような配列において配置し得る。カラーフィルタ膜４０は、感光領域２１，２２，２３にそれぞれ対応するカラーフィルタリング領域４１，４２，４３を含み得る。入射光を感光領域２１，２２，２３にそれぞれ集束させ或いは集中させるために、マイクロレンズ層５０をレンズ領域５１，５２，５３を含む配列において配置し得る。カラーフィルタ膜４０及びマイクロレンズ層５０は当該技術分野において周知の素子である。従って、それらの更なる詳細は省略する。
【００２２】
基板１０内に深井戸構造１２が設けられるのが、本発明の１つの技術的特徴である。深井戸構造１２は、第２の導電型、例えば、実施態様ではＮ型を有する。上から見るとき、深井戸構造１２は、感光領域２２，２３とだけ重なり合う。即ち、深井戸構造１２は、Ｇ画素及びＢ画素とだけ重なり合う。深井戸構造１２は、図２に示されるように、感光領域２１と重なり合わない。深井戸構造１２は、感光領域２１に対応する開口を有する。そのような深井戸構造１２を用いるのは有利である。何故ならば、Ｒ画素において遠赤外から赤外波長域の光のためにより深い吸収深度を取得し、それにより、量子効率を向上させ得るからである。動作中、Ｖｃｃのような正電圧を第２の導電型を備える深井戸構造１２に印可し、それにより、クロストークを軽減し或いは除去し得る。
【００２３】
図３乃至図６を参照のこと。図３乃至図６は、本発明の他の実施態様に従ったイメージセンサデバイスを製造する方法を示す概略図である。第１に、図３に示すように、基板１０を提供する。例えば、基板１０は、Ｐ型のような第１の導電型を有する半導体基板であり得る。実施態様によれば、基板１０は、エピタキシャル層（図示せず）、例えば、Ｐ＋シリコン基板上に成長させられるＰ−エピタキシャルシリコン層を含むが、それに限定されない。実施態様によれば、基板１０は、複数の感光領域２１，２２，２３をその上に有し、それらの感光領域は、イメージセンサデバイス１のＲ，Ｇ，Ｂ画素にそれぞれ対応する。複数の感光領域２１，２２，２３を図２に描写するような配列において配置し得る。
【００２４】
図４に示すように、基板１０上にフォトレジストパターン１０２を形成する。フォトレジストパターン１０２は、感光領域２２，２３を露出する開口１０４を有するが、感光領域２１は、フォトレジストパターン１０２によってマスクされる。Ｎ型ドーパントのようなドーパントを開口１０４を通じて基板１０内に注入し、それにより、Ｎ型のような第２の導電型を有する深井戸構造１２を形成するために、イオン注入プロセスを遂行する。
【００２５】
次に、図５に示すように、シャロートレンチアイソレーション（ＳＴＩ）構造のような絶縁構造１１を基板１０上に形成する。絶縁構造１１は感光領域２１，２２，２３を互いに分離する。然る後、低濃度ドープ井戸１４と高濃度ドープ表面層１６とで構成されるダイオード構造のような光感受性構造が、感光領域２１，２２，２３内に形成される。実施態様によれば、低濃度ドープ井戸１４は第２の導電型を有し、高濃度ドープ表面層１６は第１の導電型を有する。実施態様によれば、第１の導電型はＰ型であり、第２の導電型はＮ型である。
【００２６】
図６に示すように、次に、誘電体層３０を基板１０上に形成する。誘電体層３０内に金属相互接続構造３２を設け得る。カラーフィルタ膜４０を誘電体層３０上に形成する。次に、マイクロレンズ層５０をカラーフィルタ膜４０上に形成する。カラーフィルタ膜４０を図２に描写するような配列において配置し得る。カラーフィルタ膜４０は感光領域２１，２２，２３にそれぞれ対応するカラーフィルタリング領域４１，４２，４３を含み得る。入射光を感光領域２１，２２，２３上にそれぞれ集束させ或いは集中させるために、マイクロレンズ層５０をレンズ領域５１，５２，５３を含む配列において配置し得る。
【００２７】
当業者は本発明の教示を維持しながら装置及び方法の様々の変更及び変形を行い得ることに直ちに気付くであろう。従って、上述の開示は付属の請求項の境界によってのみ限定されるものとして理解されなければならない。
【符号の説明】
【００２８】
１    イメージセンサデバイス  (image  sensor  device)
１０  基板  (substrate)
１１  絶縁構造  (insulation  structure)
１２  深井戸構造  (deep  well  structure)
１４  低濃度ドープ井戸  (lightly  doped  well)
１６  高濃度ドープ表面層  (heavily  doped  surface  layer)
２１  感光領域  (photo-sensing  region)
２２  感光領域  (photo-sensing  region)
２３  感光領域  (photo-sensing  region)
３０  誘電体層  (dielectric  layer)
３２  金属相互接続構造  (metal  interconnection  structure)
４０  カラーフィルタ膜  (color  filter  film)
４１  カラーフィルタリング領域  (color  filtering  region)
４２  カラーフィルタリング領域  (color  filtering  region)
４３  カラーフィルタリング領域  (color  filtering  region)
５０  マイクロレンズ層  (micro-lens  layer)
５１  レンズ領域  (lens  region)
５２  レンズ領域  (lens  region)
５３  レンズ領域  (lens  region)
１０２  フォトレジストパターン  (photo  resist  pattern)
１０４  開口  (opening)
１２０  イオン注入プロセス  (ion  implantation  process)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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