(57)【要約】【課題】電源の電力負荷をプロセッサの性能カウンタを用いて情報として直接取り出して電源制御を行うことができるようにする。【解決手段】プロセッサ１に内蔵される性能計測回路２からの出力として取得されるプロセッサの性能カウンタ情報を用いて消費電力予測回路３においてプロセッサ１の消費電力を推定する（Ｓ１，Ｓ２）と共に当該プロセッサ１の消費電力に対応する電源出力制御のためのフィードフォワード制御によるＰＷＭデューティ比ＤＦＦを算出し（Ｓ３，Ｓ４）、当該ＰＷＭデューティ比ＤＦＦを用いて加算回路６及びパルス幅変調回路７を介して電源回路９からの出力電圧Ｖoutを調整する（Ｓ５）、具体的には電源回路９内で電源出力を制御するＭＯＳＦＥＴのオン／オフを切り替えるようにした。【選択図】図１
2016146158.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサの性能カウンタ情報を用いてプロセッサの消費電力を推定し、当該プロセッサの消費電力に対応する電源出力制御のためのＰＷＭデューティ比を算出し、当該ＰＷＭデューティ比を用いて出力電圧を調整することを特徴とするデジタル制御電源の制御方法。
【請求項２】
制御対象の計算機において計測されたプロセッサの性能カウンタ情報とプロセッサの消費電力値との組み合わせデータを用いて前記プロセッサの消費電力値を目的変数とすると共に前記プロセッサの性能カウンタ情報を説明変数とする回帰分析を行ってパラメータが決定された消費電力推定モデルによって前記プロセッサの消費電力を推定することを特徴とする請求項１記載のデジタル制御電源の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル制御電源の制御方法に関する。さらに詳述すると、本発明は、計算機のデジタル制御電源の制御に用いて好適な電源制御方法に関する。
【背景技術】
【０００２】
本明細書や図面において、ＤＶＦＳ は Ｄynamic Ｖoltage Ｆrequency Ｓcaling の略であり、ＰＯＬ は Ｐoint Ｏf Ｌoad の略であり、ＭＯＳＦＥＴ は Ｍetal-Ｏxide-Ｓemiconductor Ｆield-Ｅffect Ｔransistor の略であり、ＣＰＵ は Ｃentral Ｐrocessing Ｕnit の略であり、ＤＲＡＭ は Ｄynamic Ｒandom Ａccess Ｍemory の略であり、Ｉ／Ｏ，ＩＯ は Ｉnput／Ｏutput の略であり、ＳＦＦ は Ｓmall Ｆorm Ｆactor の略であり、ＳＳＤ は Ｓolid Ｓtate Ｄrive の略であり、ＨＤＤ は Ｈard Ｄisk Ｄrive の略であり、ＭＡＩＤ は Ｍassive Ａrray of Ｉdle Ｄisks の略であり、ＤＣＲ は Ｄirect Ｃurrent Ｒesistance の略であり、ＰＩＤ は Ｐroportional-Ｉntegral-Ｄerivative の略であり、ＦＰＧＡ は Ｆield-Ｐrogrammable Ｇate Ａrray の略であり、ＰＷＭ は Ｐulse Ｗidth Ｍodulation の略であり、ＤＳＰ は Ｄigital Ｓignal Ｐrocessor の略であり、ＧＰＵ は Ｇraphics Ｐrocessing Ｕnit の略であり、ＭＡ は Ｍoving Ａverage の略であり、ＭＳＲ は Ｍodel Ｓpecific Ｒegister の略であり、さらに、ＬＳＩ は Ｌarge Ｓcale Ｉntegration の略である。
【０００３】
本明細書や図面において、ＡＤ変換 は アナログ−デジタル変換 のことであり、また、Ｉ／Ｆ は インタフェースのことである。
【０００４】
（計算機における省電力化の取り組み）
一般的な計算機（サーバ）におけるコンポーネント毎の電力消費内訳として、電力消費が多い順にプロセッサ：３２．０％，電源：２４．８％，メインメモリ：１４．４％，ＩＯ／ＨＤＤ：１４．８％，マザーボード：１０．０％，及び冷却：４．０％であるという評価事例があり、機器によってコンポーネント毎の電力消費の構成比に多少の増減はあっても、計算機での電力消費の第一要因はプロセッサであると言える。このため、計算機の電力消費を抑制するため、プロセッサの省電力化として様々な取り組みが行われてきた。その具体的な例の一つにプロセッサＬＳＩ内のコア電圧の低電圧化が挙げられる。
【０００５】
プロセッサの消費電力Ｐcpuは、数式１が示すように、動作電圧（即ち、コア電圧Ｖ）の二乗，動作周波数ｆ，内部の動作率α，及び負荷容量Ｃに比例する。特に動作電圧（コア電圧Ｖ）の低減は消費電力削減に大きな効果をもたらすことから、最近のプロセッサ製品のコア電圧は１．０ Ｖ から１．２ Ｖ 程度に低電圧化されている。
【０００６】
（数１）  Ｐcpu＝αｆＣＶ２＋ＩleakＶ
ここに、  Ｐcpu：プロセッサの消費電力［Ｗ］，
α：動作率［−］，
ｆ：動作周波数［Ｈｚ］，
Ｃ：負荷容量［ＶＡ］，
Ｖ：コア電圧［Ｖ］，
Ｉleak：リーク電流［Ａ］  をそれぞれ表す。
【０００７】
これに加えて、処理負荷（例えば、データ処理，計算処理や種々の演算処理など）の状況に応じて動作電圧（コア電圧）や動作周波数を動的に変更するＤＶＦＳ機能や、プロセッサ内で使用されていない演算モジュールや制御ユニットへのクロック供給を停止するクロックゲートなどの省電力化技術が適用され始めている。ＤＶＦＳやクロックゲートの技術は、サーバが軽負荷状態であるときの省電力化に特に効果的な技術である。
【０００８】
計算機での電力消費の第二要因としては電源や電力供給系での損失が挙げられる。このため、計算機に搭載される電源においても電力損失の抑制に向けた様々な取り組みが行われている。プロセッサ電源（ＰＯＬやＰＯＬ電源とも表記される）のフリー・ホイール・ダイオードをＭＯＳＦＥＴに置き換え、ダイオード順方向電圧での損失を抑制する同期整流方式の採用や、供給電流をマルチフェーズで分散させることで抵抗損失を抑制し効率を改善させる手法などが一般的になりつつある。また、一次電源においては８０ＰＬＵＳ認証電源のチタンランクにおいて最大効率が９５％を超える製品が開発されている。計算機へ直流による電力供給を行うことで、計算機内の交流から直流への変換損失を削減した電源アーキテクチャの採用に向けた研究も行われている。さらに、従来のアナログ制御の電源に代わりデジタル制御電源を採用することで、そのフレキシビリティの高さを利用し、電源動作条件の変化に対してパラメータを自動調整することによって効率化を実現する取り組みも行われている。
【０００９】
また、メインメモリにおいてもＣＰＵがアイドル状態である時にＤＲＡＭのインタフェース回路の電力供給を停止し、ＤＲＡＭが個別にリフレッシュを実施するセルフリフレッシュ機能などの適用が進められている。また、Ｉ／Ｏモジュールにおいても消費電力の少ないスモールフォームファクタ（ＳＦＦとも表記される）ドライブやＳＳＤドライブの採用、未使用ＨＤＤの電源供給を停止するＭＡＩＤ技術の適用などが進められている。
【００１０】
以上のように各コンポーネントで省電力化への取り組みが進められているが、上述のようにプロセッサと電源とは計算機の電力消費の５０％以上を占める箇所であり、それぞれ省電力化が特に求められている。このため、上述したように各種のプロセッサ省電力化のアプローチが進められているが、これらのアプローチを適用する場合、プロセッサへの電力供給という観点においては課題が挙げられる。また、電源の省電力化についても実際の計算機運用を考慮した場合にはいくつかの課題がある。
【００１１】
（プロセッサへの電力供給の低電圧化がもたらす課題）
具体的には、上述したようにプロセッサへの電力供給は低電圧化が進んでおり、それに伴い、プロセッサ内の論理回路における閾値電圧レベルも低下し、電源電圧が変動することに起因してプロセッサ内の論理回路における動作不正を引き起こす可能性が高くなる。このため、供給電力の電圧変動抑制に対する要求はより一層厳しいものになる。また、電力供給の低電圧化は一方で大電流化をもたらす。このため、プロセッサでは低電圧且つ大電流という状況において極めて厳しい電圧変動条件を満足する必要がある。さらに、ＤＶＦＳやクロックゲートの適用により、プロセッサが演算を停止しているアイドル状態とプロセッサが最大性能で動作している状態とでの消費電力の変動が急速になり且つ大きくなる。このように処理負荷が著しく変化して消費電力の大きな変動が発生する場合でも、供給電力の電圧変動を或る一定の範囲に抑える必要がある。
【００１２】
（一般的な従来の対応手法における課題）
プロセッサの処理負荷の変動に起因する消費電力の変動に対応するため、これまでは一般的に、電源とプロセッサとの間に電気的に接続するコンデンサを備えるようにし、当該コンデンサの容量を増やす手法がとられてきた。すなわち、プロセッサの消費電力の変動の発生に対して電源の出力が変動に追従するまでの間、コンデンサが電力供給を補って電圧の変動を吸収する手法がとられてきた。この場合、プロセッサへの電力供給は低電圧でありながらも、消費電力の変動が大きい場合にもプロセッサの動作不正を防止するためには、コンデンサ容量の十分な余裕を確保する必要がある。
【００１３】
（計算機内電源における課題）
ハイエンドプロセッサにおける電源要求仕様（Ｉntel（登録商標） Ｖoltage Ｒegulator Ｍodule（ＶＲＭ） and Ｅnterprise Ｖoltage Ｒegulator-Ｄown（ＥＶＲＤ） 11.1）では、最大スルーレート３００ Ａ／μｓ の負荷変動の可能性が示されており、その中で電源電圧を規定値の±５％の範囲に抑えなければならないことが規定されている。特に利用の拡大が期待されているデジタル制御電源では、出力電圧レベルをアナログ信号からデジタル信号へ変換する際の伝搬遅延や、内部のデジタル信号処理での演算遅延が、電源の過渡応答を悪化させる要因となっている。このため、計算機内電源へのデジタル制御電源の使用、言い換えると計算機内電源としてのデジタル制御電源の使用を拡大させるためには、プロセッサの消費電力の変動に対する過渡応答性能を改善させることが求められる。
【００１４】
以上述べたように、計算機のプロセッサ電源においては、プロセッサの処理負荷の変動に起因する消費電力の変動に対する過渡応答性能を改善するという課題を解決する必要がある。
【００１５】
特にデジタル制御電源は、その柔軟性による省電力化に加え、部品点数削減によるコストダウン、自動調整による製造容易性の実現など多くの機能の実現が期待されることから、デジタル制御電源の利用拡大に向けて上記課題の解決が強く望まれるところである。以上を踏まえ、本発明は、デジタル制御でのプロセッサ電源（ＰＯＬ電源）を対象として上記課題を解決するアプローチを提案する。
【００１６】
（電源最適制御のための従来の負荷検出手法）
電源負荷となる出力電流の状況に応じて電源制御を最適化するための取り組みはこれまでも行われてきたものの、出力電流負荷検出の有効な手段が未だ確立されていない状況であると言える。従来研究における電源負荷の検出は、電源出力部へ挿入する電流検出用抵抗の電圧をモニタする手法（非特許文献１），インダクタのＤＣＲを検出用抵抗として電圧をモニタする手法，及びハイサイドＭＯＳＦＥＴのオン抵抗の電圧をモニタする手法の主に三つの方法が適用されていた。
【００１７】
（過渡応答性能の従来の改善手法）
デジタル制御プロセッサ電源（デジタル制御ＰＯＬ電源）における過渡応答性能を改善する従来の手法としては、例えば、ＰＩＤ演算においてフィードバック出力誤差信号の２次導関数を予測演算項として追加することでフィードバックループのバンド幅を向上させて過渡応答性能の改善を図るものや、ΔΣ変調とデジタル制御ＦＰＧＡが持つクロック調整機能とを用いることでデジタルＰＷＭの分解能を向上させて電源スイッチング周波数を高めることによって過渡応答性能の改善を図るものがある。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】Neil Zhao, Wenshuai Liao, Henri Sino  「High-Side Current Sensing with Wide Dynamic Range: Three Solutions」，Analog Dialogue 44-12，２０１０年１２月http://www.analog.com/library/analogDialogue/archives/44-12/high_side.pdf
【発明の概要】
【発明が解決しようとする課題】
【００１９】
（コンデンサによる対応手法の課題）
プロセッサの消費電力の変動にコンデンサによって対応する場合には、上述のようにコンデンサ容量の十分な余裕を確保する必要がある。しかしながらコンデンサの増加はコストの上昇や占有面積の増加という点で問題になり、一方でコンデンサ容量の余裕が十分でない場合には信頼性を悪化させるという問題をもたらしてしまう。
【００２０】
（電源最適制御のための従来の負荷検出手法の課題）
また、非特許文献１の電源出力部に電流検出用抵抗を挿入する手法では、検出できる電流値の精度は高いものの、検出用抵抗によって電力損失があるという問題がある。特にプロセッサへは大電流での電力供給が行われることから、プロセッサ電源での負荷検出に適する手法とは言えない。さらに、検出用抵抗の実装が必要になる点では、コスト及び実装面積の増加という点で問題になる。
【００２１】
また、インダクタのＤＣＲやハイサイドＭＯＳＦＥＴのオン抵抗を検出用抵抗として用いる場合は、新たな検出用抵抗の挿入による損失増加は無いものの、抵抗値が温度に対して変動するために温度補償のための特別な追加回路が必要になることがコスト及び実装面積の増加に繋がるという問題がある。また、個体毎の抵抗のばらつきもあるために検出電流精度が安定しないという問題もある。
【００２２】
また、検出用抵抗を用いずカレントトランスを適用する手法も提案されているが、追加のハードウェアが大きく、コスト及び実装面積が増加するという問題がある。さらに、検出手法上の問題に加えて、負荷を検出する電源出力部は電源制御のフィードバックループ上に位置することから、電源出力部の負荷変動に電源制御を連動させる場合には、電源出力の安定性への影響が制約になる。このため、電源の過渡応答性能向上はフィードバックループでの安定性が損なわれない範囲に限定されるという問題がある。
【００２３】
（過渡応答性能の従来の改善手法の課題）
フィードバックループのバンド幅を向上させる手法では、安定性を維持するために十分な位相余裕を確保する必要があるという点が制約になるという問題がある。
【００２４】
また、電源スイッチング周波数を高速化させる手法では、スイッチングに伴う損失増加による効率悪化という点が問題になる。
【００２５】
（計算機の消費電力に連動させた電源制御）
ここで、上記背景技術の欄で挙げた、計算機内のデジタル制御プロセッサ電源における、プロセッサの消費電力の変動に対する過渡応答性能を改善するという課題は、電源の負荷状況に対する電源制御の適応性の向上が求められたものである。このため、本発明では、電源の負荷状況と電源制御とを連動させることによって電源システム全体としての最適化を図ることを目指す。
【００２６】
そして、本発明における手法を実現するためには、計算機のデータ処理・計算処理や種々の演算処理等に応じた電源の負荷状況を的確にモニタする手法を確立する必要がある。前述の通り、プロセッサの消費電力は数式１によって表される。数式１が示す通り、消費電力の変動は、動作率αが要因になる。この指標は、プロセッサの内部でどのような種類のデータ処理・計算処理や種々の演算処理等がどの程度の頻度で実行されているのかによって決まる。このため、内部のデータ処理状況・計算処理状況や種々の演算処理状況等の処理負荷をモニタすることにより、プロセッサの消費電力の状況を把握することが可能である。内部のデータ処理状況・計算処理状況や種々の演算処理状況等の処理負荷はプロセッサが備えるパフォーマンスカウンタ機能によって計測することができる。このことから、本発明ではプロセッサのパフォーマンスカウンタ機能を用いてプロセッサの処理負荷をモニタし、当該処理負荷の情報に基づいて電源制御を最適に適応させる手法を提案する。
【００２７】
（従来の研究の対象領域と本発明の対象領域との対比）
計算機に搭載される電源に関する従来の研究の対象領域と本発明の対象領域とを対比すると、図１７Ａと図１７Ｂとのようにそれぞれ整理される。具体的には、計算機に搭載される電源に関する従来の研究開発では電源の入力・出力を境界とする電源単体での性能の追求による課題解決が中心的に行われていたのに対し（図１７Ａ）、本発明は電力負荷となるプロセッサ内部機能も電源システムの一部として対象に取り入れてプロセッサ電源システム全体での最適化を目指している（図１７Ｂ）。
【００２８】
（性能カウンタ情報を用いた電源の過渡応答性能の改善）
計算機の電力消費の主要因となるプロセッサでは、消費電力抑制のために電源の低電圧化が進められ、それに伴い供給電流は大きく増加した。さらに、高度な省電力機能の内蔵により、プロセッサによる消費電力はアイドル状態の軽負荷時と最大性能での動作状態の高負荷時との差が広がる傾向にある。このため、プロセッサ電源では、低電圧且つ大電流での電力供給条件に加えてプロセッサの急峻な消費電力の変動への過渡応答要求を満足させる必要がある。このような中、従来のアナログ制御での電源に代わってデジタル制御による電源の研究が進められている。デジタル制御電源は、フレキシビリティが高く、部品点数の削減やパラメータ自動調整機能による生産効率の向上、デッドタイム調整機能による電源効率の改善など、多くの利点を持つ電源方式である。
【００２９】
このような利点に鑑みると、プロセッサ電源についてもデジタル制御電源の適用が望まれる。ただし、低電圧且つ大電流化とともに処理負荷の変動延いては消費電力の変動への対応が求められるプロセッサ電源へのデジタル制御電源の採用拡大には、過渡応答性能という点で課題が残されている。そこで、本発明では、デジタル制御電源をプロセッサ電源に適用する際の過渡応答性能改善という課題に対して、プロセッサの性能カウンタ情報を利用する消費電力推定モデルを応用するという新たなプロセッサ電源（ＰＯＬ電源）システム方式を提案する。
【００３０】
なお、性能カウンタは、プロセッサのパフォーマンスカウンタ，プロセッサの性能カウンタ，プロセッサのイベントカウンタや、ＣＰＵのパフォーマンスカウンタ，ＣＰＵの性能カウンタ，ＣＰＵのイベントカウンタなどとも呼ばれる。
【００３１】
図１８に一般的なデジタル制御電源の構成を示す。デジタル制御電源では、出力電圧Ｖoutのモニタ信号をＡＤ変換部（図中の「ＡＤＣ」）によってデジタル信号に変換し、当該デジタル信号が入力される差分検出回路（図中の「Σ」）において基準電圧Ｖrefとの比較を行って生成される差分信号を用いて位相調整回路での位相調整を行い、さらに、当該位相調整の結果をパルス幅変調回路（図中の「ＰＷＭ」）においてＰＷＭ信号に変換して電源主回路のスイッチングでのオン時間を制御することで一定電圧出力を維持するようにしている。なお、図中の「Ｄriver」は ＭＯＳＦＥＴ のオン／オフを制御するゲートドライバであり、Ｖin はデジタル制御電源としての電源回路へと供給される電圧（言い換えると、入力電圧）である。
【００３２】
このフィードバックループの中で、特にＡＤ変換部ＡＤＣや位相調整回路の信号伝搬は従来のアナログ制御電源に比べて遅延時間が大きい。これらの遅延時間（具体的には、ＡＤ変換遅延及びデジタル演算遅延；図中の「Ｔdelay」として示される範囲の処理時間が相当する）はフィードバック制御上のむだ時間要素として作用する。このため、デジタル制御電源では従来のアナログ制御電源に比べて消費電力の変動に対する過渡応答性能が悪化する。計算機のプロセッサにおける消費電力の変動への対応では、例えば、３００ Ａ／μｓ の変動スルーレートに対して５％の電圧変動に抑える必要がある（Ｉntel（登録商標） Ｖoltage Ｒegulator Ｍodule（ＶＲＭ） and Ｅnterprise Ｖoltage Ｒegulator-Ｄown（ＥＶＲＤ） 11.1 を参照）。以上のことに鑑みると、デジタル制御電源のプロセッサ電源への利用拡大のためには過渡応答性能の改善が解決すべき課題として挙げられる。
【００３３】
そこで、本発明は、電源の電力負荷を、追加の検出用抵抗や回路などの追加のハードウェアを用いることなく、電力需要元であるプロセッサから当該プロセッサの性能カウンタを用いて情報として直接取り出して電源制御を行うことができるデジタル制御電源の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００３４】
かかる目的を達成するため、本発明のデジタル制御電源の制御方法は、プロセッサの性能カウンタ情報を用いてプロセッサの消費電力を推定し、当該プロセッサの消費電力に対応する電源出力制御のためのＰＷＭデューティ比を算出し、当該ＰＷＭデューティ比を用いて出力電圧を調整する、具体的には電源回路内で電源出力を制御するＭＯＳＦＥＴのオン／オフを切り替えるようにしている。
【００３５】
したがって、このデジタル制御電源の制御方法によると、計算機の処理負荷の変動の際にプロセッサへの供給電圧が増加或いは減少する前にデジタル制御電源の出力を制御するフィードフォワード制御が行われる。
【００３６】
また、本発明のデジタル制御電源の制御方法は、制御対象の計算機において計測されたプロセッサの性能カウンタ情報とプロセッサの消費電力値との組み合わせデータを用いてプロセッサの消費電力値を目的変数とすると共にプロセッサの性能カウンタ情報を説明変数とする回帰分析を行ってパラメータが決定された消費電力推定モデルによってプロセッサの消費電力を推定するようにしても良い。この場合には、実測されるプロセッサの性能カウンタ情報と消費電力値との組み合わせデータに基づいて決定されるパラメータを用いた精度の良いプロセッサの消費電力の推定が行われる。
【発明の効果】
【００３７】
本発明によれば、追加のハードウェアを必要としないためコスト及び実装面積という点で従来の電源負荷の検出における課題を解決することが可能になる。さらに、プロセッサの性能カウンタは電源制御のフィードバックループ外に位置することから、プロセッサの性能カウンタを用いた電源制御がフィードバックループの安定性に影響を与えることはない。その結果、電源制御の安定性を損なうことなく過渡応答性能の向上を実現することができる方式になる。これまでのデジタル制御電源研究では、図１７Ａに示される範囲において、主にアナログ制御で実現されていた機能をデジタル制御によって実現することで性能の向上が図られてきた。しかし、デジタル制御電源に使用されるＤＳＰ（即ち、デジタルシグナルプロセッサ）やマイクロプロセッサが備えるデジタルデータ通信やデジタルデータ演算の機能を利用することで、プロセッサと電源とを合わせた電源システムレベルでの高度な機能の実現が可能になる。本発明では、これらデジタル制御電源の情報処理能力に着目し、計算機のプロセッサの性能カウンタ情報を利用して生成する処理負荷の情報をデジタル制御電源に効率的に入力することにより、電源の効率向上及び性能向上を実現する。
【００３８】
本発明のデジタル制御電源の制御方法によれば、具体的には、計算機の処理負荷の変動の際にプロセッサへの供給電圧が増加或いは減少する前にデジタル制御電源の出力を制御するフィードフォワード制御を行うことができるので、デジタル制御電源の過渡応答性能を改善して処理負荷の変動延いては消費電力の変動（特に急変）に対するプロセッサへの供給電圧の変動を抑制すると共に処理負荷の変動延いては消費電力の変動の際に電圧レベルが定常値に復帰するまでの応答時間を改善することが可能になる。
【００３９】
本発明のデジタル制御電源の制御方法によれば、加えて、プロセッサの消費電力の変動に対するデジタル制御電源の過渡応答性能を向上させることができるので、電源とプロセッサとの間に備えられるコンデンサの容量を減少させることが可能になり、場合によってはコンデンサを備えないようにすることも可能になり、延いては、コストを低減させると共に専有面積を減少させることが可能になる。
【００４０】
さらに、本発明のデジタル制御電源の制御方法は、制御対象の計算機において計測されたプロセッサの性能カウンタ情報と消費電力値との組み合わせデータを用いてパラメータが決定された消費電力推定モデルによってプロセッサの消費電力を推定するようにした場合には、実測されるプロセッサの性能カウンタ情報と消費電力値との組み合わせデータに基づいて決定されるパラメータを用いた精度の良いプロセッサの消費電力の推定を行うことができるので、プロセッサの消費電力の推定の信頼性を向上させ、延いてはデジタル制御電源の出力制御の信頼性を向上させることが可能になる。
【図面の簡単な説明】
【００４１】
【図１】本発明のデジタル制御電源の制御方法の実施形態の一例を説明するフローチャートである。
【図２Ａ】実施形態のデジタル制御電源の制御方法が実行される計算機の回路構成を示す図である。
【図２Ｂ】実施形態のデジタル制御電源の制御方法が適用されるベースとなる計算機の回路構成であり、従来の計算機の回路構成を示す図である。
【図３】プロセッサの性能カウンタ情報と消費電力データとの組み合わせデータの整備手順を説明する図である。
【図４】プロセッサの性能カウンタから出力されるＢＰＭ信号の取得の一例を説明する図である。
【図５】プロセッサの性能カウンタから出力されるＢＰＭ信号データと消費電力データとの組み合わせデータの採取の一例を説明する図である。
【図６】デジタル制御ＰＯＬ電源の過渡応答性能を改善する方式（フィードフォワード）の構成を説明する図である。
【図７】デジタル制御ＰＯＬ電源の制御タイムチャートを説明する図である。
【図８】実施例１におけるプロセッサの性能カウンタ情報と消費電力データとの組み合わせデータの計測・整備のための実験計算機の構成を説明する図である。
【図９】実施例１におけるＭＡモデルの次数に対する決定係数の変化を示す図である。
【図１０】実施例１における消費電力の推定値と実測値とを比較した電力プロファイルを示す図である。
【図１１】実施例２におけるシミュレーションモデルを示す図である。
【図１２】実施例２におけるシミュレーションモデルの回路パラメータを示す図である。
【図１３】実施例２におけるシミュレーションの入力となるプロセッサ負荷電流プロファイルを示す図である。
【図１４】実施例２におけるシミュレーションによるフィードフォワード制御によるＰＷＭデューティ比出力を示す図である。
【図１５】実施例２におけるシミュレーション結果としてのＰＯＬ電源の出力電流の推移を示す図である。
【図１６】実施例２におけるシミュレーション結果としてのＰＯＬ電源がプロセッサに対して出力する電源ラインの電圧値の推移を示す図である。
【図１７Ａ】計算機に搭載される電源に関する従来の研究の対象領域を説明する図である。
【図１７Ｂ】計算機に搭載される電源に関する本発明の対象領域を説明する図である。
【図１８】一般的なデジタル制御電源の構成を説明する図である。
【発明を実施するための形態】
【００４２】
以下、本発明の構成を図面に示す実施の形態の一例に基づいて詳細に説明する。
【００４３】
図１乃至図７に、本発明のデジタル制御電源の制御方法の実施形態の一例を示す。本実施形態では、本発明のデジタル制御電源の制御方法を例えば図２Ａに示す回路構成を備える計算機（サーバ）のデジタル制御電源の制御に適用した場合を例に挙げて説明する。なお、図２Ａの回路構成は、図２Ｂに示す計算機の従来のデジタル制御電源に纏わる回路構成に対して本発明を適用した場合の計算機のデジタル制御電源に纏わる回路構成である。したがって、図２Ａの回路構成と図２Ｂの回路構成との相違点が、本発明の要点である。
【００４４】
本実施形態のデジタル制御電源の制御方法は、図１に示すように、プロセッサ１に内蔵される性能計測回路２からの出力として取得されるプロセッサの性能カウンタ情報を用いて消費電力予測回路３においてプロセッサ１の消費電力を推定する（Ｓ１，Ｓ２）と共に当該プロセッサ１の消費電力に対応する電源出力制御のためのフィードフォワード制御によるＰＷＭデューティ比ＤＦＦを算出し（Ｓ３，Ｓ４）、当該ＰＷＭデューティ比ＤＦＦを用いて加算回路６及びパルス幅変調回路７を介して電源回路９からの出力電圧Ｖoutを調整する（Ｓ５）、具体的には電源回路９内で電源出力を制御するＭＯＳＦＥＴのオン／オフを切り替えるようにしている。
【００４５】
また、本実施形態のデジタル制御電源の制御方法は、Ｓ２の処理において、制御対象の計算機において計測されたプロセッサの性能カウンタ情報とプロセッサの消費電力値との組み合わせデータを複数組用いてプロセッサの消費電力値を目的変数とすると共にプロセッサの性能カウンタ情報を説明変数とする回帰分析を行ってパラメータが決定された消費電力推定モデル（数式２並びに数式３及び数式４）によってプロセッサ１の消費電力を推定するようにしている。
【００４６】
性能計測回路２は、プロセッサ１のデータ処理・計算処理や種々の演算処理などに係る処理負荷を表す指標を出力するためのものである。なお、処理負荷を表す指標は、プロセッサ内部での振る舞いを示す指標であり、例えば、処理負荷の実際の大きさを実数で表現するカウント値のようなものでも良いし、或いは、処理負荷が発生したり増加したりしたことを通知する所定値でも良い。
【００４７】
（電源最適制御に向けた計算機の処理負荷の情報の定義）
計算機では内部のデータ処理状況・計算処理状況や種々の演算処理状況等の処理負荷に応じて消費電力が大きく変動する。特に計算機の電力消費の主要因とされているプロセッサでの消費電力の変動は顕著であり、プロセッサ電源は処理負荷の変動に起因する消費電力の変動に適切に対応することが求められる。このため、プロセッサ電源においては、負荷デバイスを含めた電源システムとして、実際の電源の負荷状況に最適に対応する電源制御を実現することで課題解決を図る必要がある。本発明は、上記で示した計算機のプロセッサ電源における課題への対策として、プロセッサの処理負荷に連動して動作する電源システムを実現する。
【００４８】
以下に、プロセッサの処理負荷に連動して動作する電源システムを実現するための要素を挙げると共に、その前段となる、本発明における、電源制御に向けたプロセッサの処理負荷の情報のモニタ手法を説明する。
【００４９】
（プロセッサ電源の負荷連動制御を実現するための要素）
本発明では、時々刻々と変化する処理負荷（延いてはこれに起因する消費電力の変動）に動的に連動し、最適な給電制御を行う電源システムを実現する。この方式を実現するためには、
１）電源制御に最適な計算機の処理負荷のモニタリング手法
２）処理負荷の情報に応じた電源制御方法
が必要である。
【００５０】
（プロセッサの処理負荷について）
プロセッサの消費電力は前述の数式１によって表わされる。数式１は、プロセッサの消費電力が動作電圧（コア電圧）の二乗，動作周波数，及び内部の動作率によって決まることを示している。これらのうち動作周波数及び動作率は、単位時間あたりにプロセッサ内部でどのような処理がどの程度実行されたのかを意味する。
【００５１】
プロセッサ内部での振る舞いを示す指標として、プロセッサに内蔵される性能カウンタ（言い換えると、性能カウンタ機能）によって把握されている情報が挙げられる。本実施形態では、性能計測回路２が、少なくとも性能カウンタ（性能カウンタ機能）を含むものとして構成される。
【００５２】
ここで、性能カウンタ（性能カウンタ機能）によって把握されている情報、言い換えると、性能カウンタから出力される情報、及び、これら性能カウンタによって把握されている情報や性能カウンタから出力される情報に基づいて（言い換えると、前記情報を加工して）作成された指標等のことを性能カウンタ情報と呼ぶ。
【００５３】
プロセッサの性能カウンタは、主に以下を目的として実装されている。
１）アプリケーションのチューニング
２）ソフトウェア，ハードウェアのデバッキング
３）ソフトウェアの性能測定，ボトルネック解析
【００５４】
そして、本発明では、計算機内電源の制御を目的として性能カウンタを利用する。具体的には、プロセッサの性能カウンタ情報を変数とする消費電力推定モデルを定義し、一定時間後にプロセッサにおいて消費される電力を推定する。さらに、推定された消費電力を用いて計算機内電源を制御する。
【００５５】
プロセッサの性能カウンタへのアクセス方法としては、例えば以下の二つの方法が存在する（例えば、Ｉntel（登録商標） 64 and ＩＡ-32 Ａrchitectures Ｓoftware Ｄeveloper's Ｍanual、及び、Ｉntel Ｐeintium（登録商標） Ｍ Ｐrocessor Ｄatasheet Ａpril 2004）。
【００５６】
１）ハードウェアＩ／Ｆによる信号取得（即ち、ハードウェアＩ／Ｆ経由の信号取得）
プロセッサＬＳＩが持つ例えばｐｉｎ(ピン)などのハードウェアＩ／Ｆ経由で性能カウンタの信号を取得する。専用ハードウェアによって信号を取得するため、内部のデータ演算回路への影響がない。性能カウンタ情報の低レイテンシでの取得が可能である。
【００５７】
２）ＭＳＲアクセスによる信号取得（即ち、ソフトウェアレジスタ経由の信号取得）
ＭＳＲとして定義された性能カウンタレジスタに対する専用命令（具体的には、rdpmc）によるレジスタリードで性能カウンタの信号を取得する。専用命令の発行は、ソフトウェア（ＯＳの特権レベル又はデバイスドライバ）経由で信号を取得する。
【００５８】
ただし、プロセッサの性能カウンタへのアクセス方法、言い換えると、プロセッサの性能カウンタ情報の取得方法は、上記二つの方法に限定されるものではなく、制御対象の計算機／サーバ（内蔵されているプロセッサを含む）の構成・構造や仕様などに応じて適当なものが適宜選択される。
【００５９】
（消費電力推定モデルの考え方）
本発明では、性能カウンタ情報を利用して推定されるプロセッサの消費電力に基づく制御パラメータを電源のデジタル制御へと入力することにより、従来のフィードバックループによる過渡応答よりも速く、電源出力をプロセッサの処理負荷の変動に適応させることができる。
【００６０】
本発明における、性能カウンタ情報を利用した消費電力の推定としては、デジタル制御電源でのスイッチング周期に対応する時間粒度（言い換えると、時間間隔）での推定、すなわち、デジタル制御電源でのスイッチング周期よりも少なくとも細かい時間粒度（言い換えると、短い時間間隔）での推定が必要とされる。消費電力の推定は、具体的には例えば、あくまで一例として挙げると、デジタル制御電源でのスイッチング周期が数μｓ程度である場合に数百ｎｓ程度の時間間隔で行われるようにすることが考えられる。
【００６１】
（消費電力推定モデルの定義）
性能カウンタ情報を利用したプロセッサの消費電力の推定の仕方は、例えば大凡数百ｎｓ程度という推定時間粒度に対応し得るものであれば、特定の方式やモデルに限定されるものではなく、望ましい推定精度などが考慮されて適当なものが適宜選択される。
【００６２】
具体的には例えば、あくまで一例として挙げると、過去ｑステップ（ただし、ｑは自然数）の性能カウンタ情報の線形結合によって消費電力の推定値を算出するＭＡモデル（即ち、移動平均モデル）が用いられ得る。
【００６３】
ＭＡモデルは有限個のインパルス応答から構成されている（例えば、足立修一，丸田一郎  「カルマンフィルタの基礎」，東京電機大学出版局，２０１２年１０月）。このため、内部論理回路動作（言い換えると、性能カウンタの動作）から電力消費発生までの伝搬遅延を表現することが可能なモデルであると言える。
【００６４】
プロセッサの消費電力を推定するためのモデル定義式の一例を数式２に示す。
【００６５】
【数２】
2016146158.tif 000003
【００６６】
数式２において、Ｐｋ（ただし、Ｐの頂部に＾が付く）：時刻ｋステップにおける消費電力の推定値［Ｗ］，ＣＮＴｉ，ｋ−ｊ（ただし、ＣＮＴの頂部に―が付く）：性能カウンタｉ（言い換えると、性能カウンタ情報の種類ｉ，プロセッサの性能指標の種類ｉ，或いは性能カウンタのイベントの種類ｉ）の時刻[ｋ−ｊ]ステップにおける性能カウンタの更新信号の平均値（言い換えると、性能カウンタの更新率），ａｉ，ｊ：性能カウンタｉのｊステップ過去の性能カウンタ情報に対する係数（係数パラメータ），ｂ：一定値（定数項，一定パラメータ），ｑ：過去の性能カウンタ情報の線形結合によって時刻ｋステップにおける消費電力を推定する際の、過去を遡るステップ数の最大値  をそれぞれ表す。ただし、ｉ，ｊ，ｋ，及びｑはいずれも自然数である。なお、ｂは処理負荷の変動に依存しないプロセッサ全体での一定の消費電力値に事実上相当する。
【００６７】
数式２におけるＣＮＴｉ，ｋ（ただし、ＣＮＴの頂部に―が付く）は数式３によって得られる。
【００６８】
【数３】
2016146158.tif 000004
【００６９】
ただし、数式３におけるＢＰＭｉ，ｋｓは数式４に示すように０または１の値をとる。
【００７０】
【数４】
2016146158.tif 000005
【００７１】
数式３，数式４において、Ｎsｉ，ｋ：性能カウンタｉに関して時刻ｋステップの間に取得されるデータ数（具体的には、ＢＰＭ信号の取得回数），ＢＰＭｉ，ｋｓ：性能カウンタｉに関して時刻ｋステップの間に取得される各ＢＰＭ信号の値，ｓ：時刻ｋステップの間に取得される個々のＢＰＭ信号を示すインデックス（言い換えると、識別子）  をそれぞれ表す。なお、ｓ＝１，２，３，…，Ｎsｉ，ｋである。
【００７２】
ここで、上記の説明における「時刻ｋステップ」は、時間Ｔsで区画される区間（言い換えると、期間）であり、消費電力を推定する時間粒度に対応する。なお、時間Ｔsで区画される区間のことを「サンプル平均区間」と呼ぶ。すなわち、サンプル平均区間は消費電力を推定する時間粒度である。
【００７３】
時間Ｔs、即ちサンプル平均区間の時間長は、特定の時間に限定されるものではなく、例えばプロセッサの仕様や想定される処理負荷の変動周期や電源回路の特性などが考慮されたり消費電力の推定精度が比較・検討されたりした上で適当な時間に適宜設定される。時間Ｔs、即ちサンプル平均区間の時間長は、また、ＢＰＭ信号の取得間隔が考慮された上で、或る時刻ｋステップにおいて、言い換えると、或るサンプル平均区間において、複数個のＢＰＭ信号が取得され得る時間に設定される。時間Ｔs、即ちサンプル平均区間の時間長は、さらに、デジタル制御電源でのスイッチング周期が考慮された上で、当該デジタル制御電源でのスイッチング周期に対応し得る時間、すなわち、デジタル制御電源でのスイッチング周期よりも少なくとも短い時間に設定される。
【００７４】
時間Ｔs、即ちサンプル平均区間の時間長は、具体的には例えば、あくまで一例として挙げると、ＢＰＭ信号の取得間隔が数十ｎｓ程度であると共にデジタル制御電源でのスイッチング周期が数μｓ程度である場合に数百ｎｓ程度に設定されることが考えられる。
【００７５】
なお、本発明者の検討によると、時間Ｔsが、即ち、サンプル平均区間の時間長が、適当な範囲よりも長い場合には消費電力の推定精度が低下し、一方で、一層短くしても消費電力の推定精度が向上しない範囲がある。
【００７６】
ＢＰＭ信号は、プロセッサ内部の性能カウンタｉが更新されるときに、言い換えると、プロセッサにおいて何らかの処理・命令が実行されて性能カウンタｉの値がプラス１されるときに論理レベル１になり、計測対象のイベントが発生したことを、外部信号であるＢＰＭｉの値を０→１に変化させることによって外部に情報として出力するものである。なお、このＢＰＭ信号という呼び方は、当該信号を取得する際に使われるプロセッサのＩ／Ｏピンの名前である Ｂreak Ｐoint Ｍonitor の略を便宜上用いているに過ぎず、「ＢＰＭ」自体に特別の意味は無い。プロセッサ製品によってはＩ／Ｏピンの名前として異なる呼び名が使われている場合もあり、ＢＰＭ信号は例えば性能カウンタ更新信号とも言い得るものである。
【００７７】
なお、本実施形態では、数式３によって算出されるＣＮＴｉ，ｋ（ただし、ＣＮＴの頂部に―が付く）が「性能カウンタ情報」である。
【００７８】
数式２は、端的に言うと、サンプル平均区間毎（具体的には、時間Ｔs毎）にプロセッサの消費電力を推定するものであり、所定期間（即ち、ｑステップ過去まで）のプロセッサの性能カウンタ情報を線形結合して前記所定期間に続く消費電力を算出するＭＡモデルである。
【００７９】
数式２のパラメータａｉ，ｊ及びｂを決定するために、テストジョブ（ベンチマークジョブとも呼ばれる）を実行させた状態で制御対象の計算機においてプロセッサの性能カウンタ情報と消費電力データ（即ち、消費電力値）との組み合わせデータを時系列で複数組採取する。
【００８０】
その上で、上記複数組の組み合わせデータを用い、時刻ｋステップにおけるプロセッサの消費電力値を目的変数とすると共にプロセッサの性能カウンタ情報（具体的には、時刻[ｋ−１]ステップから[ｋ−ｑ]ステップまでの過去の情報）を説明変数とする回帰分析を実施することによって数式２のパラメータａｉ，ｊ及びｂを決定する。
【００８１】
そして、数式２により、時刻[ｋ−１]ステップまでのプロセッサの性能カウンタ情報が用いられて時刻ｋステップにおける消費電力が推定される。
【００８２】
プロセッサの性能カウンタ情報と消費電力データ（即ち、消費電力値）との組み合わせデータの整備手順及び数式２のパラメータ決定の考え方を図３に示す。
【００８３】
図３に示す例では、性能カウンタ情報の算出に用いる性能カウンタから出力されるＢＰＭ信号データと消費電力データとの組み合わせデータの計測手順を丸数字によって示している。具体的には、テストジョブのジョブプログラムを実行（図中丸１）させた状態で、性能カウンタによるイベント計測を開始する（図中丸２）。その後、トリガ信号によって開始（図中丸３）されて性能カウンタｉ毎のＢＰＭ信号（ＢＰＭｉ）の観測（図中丸４）及び消費電力の計測（図中丸５）が行われる。そして、時間Ｔsによって区画されるサンプル平均区間の区切りに対応するトリガ信号によってこれら観測及び計測が区切られ（図中丸６）、引き続いて次のサンプル平均区間に関する性能カウンタｉ毎のＢＰＭ信号の観測（図中丸７）及び消費電力の計測（図中丸８）が行われる。そして、時間Ｔsによって区画されるサンプル平均区間の区切りに対応するトリガ信号によってこれら観測及び計測が区切られ（図中丸９）、引き続いて観測及び計測が行われる。以下同様に、時間Ｔs毎のトリガ信号によって区切られながら性能カウンタｉ毎のＢＰＭ信号の観測及び消費電力の計測が行われ、これにより、時間Ｔs毎の、即ちサンプル平均区間毎のＢＰＭ信号データと消費電力データとの組み合わせデータが取得される。
【００８４】
そして、図３の下段に示すように、上記組み合わせデータが用いられて、数式３によってサンプル平均区間毎に性能カウンタ情報としてのＣＮＴｉ，ｋ（ただし、ＣＮＴの頂部に―が付く）が算出され（図３では、ＣＮＴｉ，ｋの添字ｉは省略している）、サンプル平均区間毎の（言い換えると、時刻ｋステップにおける）性能カウンタ情報と消費電力値との組み合わせデータが整備される。
【００８５】
また、プロセッサの性能カウンタ情報の算出に用いる性能カウンタから出力されるＢＰＭ信号データと消費電力データとの採取の一例を図４及び図５に示す。
【００８６】
図４は、プロセッサの性能カウンタから出力されるＢＰＭ信号の取得（言い換えると、プロセッサの性能カウンタへのアクセス方法）の一例を説明する図であり、具体的にはプロセッサとしてインテル社の Ｐentium（登録商標） Ｍ  １．８６ＧＨｚ を使用する場合の性能カウンタｉから出力されるＢＰＭ信号（ＢＰＭｉ）の取得の概念図である。
【００８７】
Ｐentium（登録商標） Ｍ には２２個のイベント検出回路が内蔵されている（即ち、個々の性能カウンタを識別するためのインデックスとしてのｉ＝１，２，３，…，２２である）。また、同時に２イベントまでの計測が可能である。性能カウンタはＭＳＲによって制御及びアクセスすることができ、この方式は上述のＭＳＲアクセスによる信号取得に該当する。
【００８８】
また、Ｐentium（登録商標） Ｍ はＭＳＲアクセスに加えてプロセッサのハードウェア外部ピンを経由した観測機能も備えており、この方式は上述のハードウェアＩ／Ｆによる信号取得に該当する。図４に示すように内部の性能カウンタでのインクリメント発生によってＢＰＭ信号が外部のハードウェアピンに出力されることから、ソフトウェアによる介在なく、ハードウェアピンを観測することで性能カウンタの状態をモニタすることができる。
【００８９】
この外部ピンによる観測機能を利用することにより、１ μｓ よりもさらに細かなサンプリング間隔で性能カウンタの動作を観測することが可能になる。具体的には例えば、あくまで一例として挙げると、性能カウンタの動作を１０ ｎｓ 毎にサンプリングすることなどが可能である。
【００９０】
図５は、プロセッサの性能カウンタから出力されるＢＰＭ信号データと消費電力データ（即ち、消費電力値）との組み合わせデータの採取の一例を説明する図である。なお、図５では、具体的にはプロセッサとしてインテル社の Ｐentium（登録商標） IV  ３．０ＧＨｚ を使用する場合を一例として挙げている。
【００９１】
図５に示す例は、ソフトウェア経由で性能カウンタの信号を取得するものであり、各種の性能カウンタにアクセスするためのデバイスドライバを作成して計測プログラムから発生イベント数を採取することによって性能カウンタの信号を取得するものである。
【００９２】
計測の際には、プロセッサ内部のソフトウェアの動きと外部での電力計測との時間を同期させるため、性能カウンタ（図中では「パフォーマンスカウンタ」と表記）の計測開始タイミングと計測終了タイミングとには計測プログラムから外部に対してトリガ信号（図中では「同期トリガ」と表記）が出力される。トリガ信号としては、具体的には例えば、ＲＳ２３２ＣインタフェースのＲＴＳ ｐｉｎ(ピン)のアサートが利用され得る。
【００９３】
図５に示す例では、丸１から丸６までを１ラウンドの計測としている。具体的には、テストジョブのジョブプログラムを実行（図中丸１）させた状態で、計測プログラムが出力したトリガ信号によって性能カウンタをスタートさせ（図中丸２）、時間Ｔsによって区画されるサンプル平均区間ｔｋに関する性能カウンタの計測を行うとともにＶＲＭへの供給電流の計測を行う（図中丸３）。さらに、サンプル平均区間ｔｋで計測した性能カウンタの信号を用いて次の区間ｔｋ＋１におけるプロセッサでの消費電力を推定するための数式２のパラメータａｉ，ｊ及びｂを決定する目的で、性能カウンタを停止（図中丸４）させた以降も、サンプル平均区間（時間Ｔs）分の消費電力を計測してデータを採取する（図中丸５）。
【００９４】
ここで、サンプル平均区間毎のプロセッサの性能カウンタ情報と消費電力データとの組み合わせデータを用いて数式２のパラメータを例えば回帰分析を行って決定する場合などには、必要に応じて丸２乃至丸５の処理・計測が繰り返し行われた後にジョブプログラムを終了させ（図中丸６）、更に必要に応じて他のジョブプログラムを実行させて丸１乃至丸６の処理・計測を行う。
【００９５】
なお、数式２のパラメータの決定に使用する性能カウンタ情報と消費電力データとの組み合わせを採取するために制御対象の計算機に実行させるテストジョブ用のジョブプログラムは、特定のものに限定されるものではなく、性能カウンタが適度に更新されることが期待されるプログラムが適宜選択される。
【００９６】
具体的には例えば、あくまで一例として挙げると、米国Ｐhoronix Ｍedia社開発のオープンソースベンチマークテストツールＰhoronix Ｔests Ｓuiteのジョブプログラム群に含まれるプログラムなどが使用され得る。Ｐhoronix Ｔests Ｓuiteのジョブプログラム群には、処理負荷の特徴として例えばプロセッサの処理負荷が高いＣＰＵ（ＣＰＵバウンド系），比較的システム全体が使用されるＳｙｓｔｅｍ（メモリバウンド），及びＩ／Ｏアクセスが頻繁に発生するＤＩＳＫ（Ｉ／Ｏバウンド系）のそれぞれに対応した複数のジョブプログラムが含まれており、具体的には例えば、Ｎ−ＱＵＥＥＮ計算問題ジョブである n-queens（処理負荷の特徴：ＣＰＵ），ＷＥＢサーバテストプログラムである apache(ab)（処理負荷の特徴：ＳＹＳＴＥＭ），コンパイルジョブである compilebench（処理負荷の特徴：ＳＹＳＴＥＭ），或いはリレーショナルデータベースジョブである pgbench（処理負荷の特徴：ＤＩＳＫ）などが含まれている。
【００９７】
また、プロセッサが内蔵する性能カウンタの個数や性能カウンタによって測定されるイベント（言い換えると、プロセッサの性能指標）の内容は、プロセッサ製品によって異なる。そして、本発明において使用される性能カウンタ情報の内容（言い換えると、プロセッサの性能指標の種類、或いは、性能カウンタのイベントの種類）は、特定のものに限定されるものではなく、制御対象の計算機において設定されている内容・種類の範囲で、例えばプロセッサ内部の回路動作に影響を与えて処理負荷を変動させ得ることが考慮されるなどして適当なものが適宜選択される。
【００９８】
具体的な性能カウンタのイベントの種類の一例としては表１のようなものが挙げられる。
【００９９】
【表１】
2016146158.tif 000006
【０１００】
なお、複数の性能カウンタのイベントを用いる場合に、性能カウンタのイベント群の中で機能上の関連性から相互に相関が高いイベント項目については、目的変数への多重の影響を取り除くため、説明変数としてのイベント項目の絞り込みを行うことが好ましい。具体的には例えば、計測によって取得・整備された性能カウンタ情報を用いてイベント項目間の相関を求め、相互に相関の高い項目を集めたイベント項目グループ毎に各グループ内において消費電力に対して最も高い相関を持つイベント項目を一つずつ選択することにより、説明変数として採用するイベント項目を選定することが考えられる。
【０１０１】
ここで、本発明者がプロセッサの処理負荷変動期間のデータにおいて回帰分析を実施する区間を変えながら数式２のパラメータ推定を試験的に行った結果、処理負荷変動時は最適パラメータが時間とともに変化するという知見が得られた。このことから、使用するパラメータを処理負荷変動開始から時刻が進む毎に切替えながら、言い換えると、パラメータの決定を繰り返し行ってパラメータを随時更新しながら消費電力の推定を行うことが好ましいと言える。
【０１０２】
また、ＭＡモデルの次数（即ち、数式２における過去を遡るステップ数の最大値ｑ）は、特定の値に限定されるものではなく、例えばプロセッサの処理速度などが考慮されたり消費電力の推定精度が比較・検討されたりした上で適当な値に適宜設定される。なお、本発明者がＭＡモデルの次数（ｑ）を変えながら数式２のパラメータ推定を試験的に行った結果、ＭＡモデルの次数ｑが１次から１０次まで増加するに伴って推定されたパラメータの当てはまりの良さ（言い換えると、消費電力の推定精度）が次第に改善する一方で、次数ｑが１０次よりも大きい場合には推定されたパラメータの当てはまりの良さに大きな改善は見られないという知見が得られた。このことから、ＭＡモデルの次数は、大凡１０次程度が好ましく、１０次がより一層好ましいと言える。
【０１０３】
（フィードフォワード制御による過渡応答性能改善）
上述したようにプロセッサ電源へのデジタル制御電源の利用拡大のためにはプロセッサの消費電力の変動に対する過渡応答性能の改善が解決すべき課題として挙げられるところ、本実施形態では従来のフィードバック制御に加えてフィードフォワード制御を追加することによって過渡応答性能の改善を実現する。
【０１０４】
従来のフィードバック制御に加えて本発明によるフィードフォワード制御を追加する場合の計算機の回路構成の例を図２Ａに示す。なお、図６及び図１７Ｂに示す構成もフィードフォワード制御を追加する場合の回路構成の例である。また、フィードフォワード制御を追加するベースとしての、従来のフィードバック制御の計算機の回路構成の例を図２Ｂに示す。なお、図１７Ａ及び図１８に示す構成も従来のフィードバック制御の回路構成の例である。
【０１０５】
従来のフィードバック制御は周知の技術であるのでここでは詳細については省略するが、ここでの説明として挙げた回路構成の例での制御の概要は以下の通りである。
【０１０６】
電源回路９（言い換えると、デジタル制御ＰＯＬ電源）の出力電圧Ｖoutを検出すると共に当該出力電圧Ｖoutをデジタル信号に変換する（図６及び図１８ではＡＤ変換部を表すＡＤＣにおいて行われる；図１７Ａ及び図１７Ｂではフィードバック補償において行われる）。
【０１０７】
当該出力電圧Ｖoutのデジタル信号が差分検出回路４（図６及び図１８ではΣ）に入力され、当該差分検出回路４において基準電圧Ｖref（なお、デジタル信号である）との比較を行って差分信号（エラー情報や単にエラーとも呼ばれる）を生成して出力する（図１７Ａ及び図１７Ｂではフィードバック補償において行われる）。
【０１０８】
当該差分信号が位相調整回路５に入力され、当該位相調整回路５において位相調整を行ってＰＷＭデューティ比ＤＦＢを算定して出力する（図１７Ａ及び図１７Ｂではフィードバック補償において行われる）。
【０１０９】
そして、図２Ｂ，図１７Ａ，及び図１８に示す例のような従来のフィードバック制御のみによるデジタル制御ＰＯＬ電源の制御では、上記ＰＷＭデューティ比ＤＦＢがパルス幅変調回路７（図中の「ＰＷＭ」）に入力され、当該パルス幅変調回路７においてＰＷＭデューティ比ＤＦＢに基づいてＰＷＭ信号を生成し、当該ＰＷＭ信号を電源回路９の制御信号として出力する。
【０１１０】
そして、ＰＷＭ信号が電源回路９内のゲートドライバに入力され、当該ゲートドライバから電源回路９内のＭＯＳＦＥＴに対して駆動パルスが供給され、当該駆動パルスによりＭＯＳＦＥＴがオン／オフを切り替える動作をすることによって出力電圧Ｖoutが設定値（即ち、基準電圧Ｖref）に一致するように調整する。なお、図６，図１７Ａ及び図１７Ｂ，並びに図１８では、ゲートドライバは Ｄriver である。
【０１１１】
一方、本実施形態では、上述の従来のフィードバック制御に加えて以下の動作ステップを含むフィードフォワード制御を追加する。
【０１１２】
まず、消費電力予測回路３が、プロセッサ１の内部動作を示す情報であって性能カウンタ（図２に示す例では、プロセッサ１に内蔵されている性能計測回路２に含まれる）によって把握されている情報、言い換えると、性能カウンタから出力される情報（具体的には例えば、ＢＰＭ信号）を取得する（Ｓ１）。
【０１１３】
性能カウンタから出力される信号はプロセッサのハードウェアＩ／Ｆ若しくはソフトウェアレジスタを経由して取得する。なお、ハードウェアＩ／Ｆを使用する場合には、プロセッサ内の性能カウンタから出力される信号をデジタルデータとして消費電力予測回路３に直接に、したがって低遅延で入力できる。この点において、ハードウェアＩ／Ｆ経由で信号を取得することが好ましい。
【０１１４】
次に、消費電力予測回路３において、Ｓ１の処理によって取得した性能カウンタによって把握されている情報を用いて性能カウンタ情報を算出し（具体的には例えば上述の数式３及び数式４を用いる）、当該性能カウンタ情報を用いて消費電力推定モデル（具体的には例えば上述の数式２）によってプロセッサ１の消費電力を推定する（Ｓ２）。なお、図１７Ｂでは、「従来のフィードバック制御に本発明によるフィードフォワード制御を追加する」という構成を強調するため、性能カウンタによって把握されている情報をフィードバック補償に追加するという概念として表している。
【０１１５】
Ｓ２の処理では、消費電力予測回路３内において、例えばデジタルフィルタとして実装された消費電力推定モデルを用いて、プロセッサの消費電力の推定値を算出する（言い換えると、プロセッサの消費電力を推定する）。
【０１１６】
次に、消費電力予測回路３において、Ｓ２の処理によって推定されたプロセッサの消費電力に対応する電源出力制御のためのＰＷＭデューティ比ＤＦＦを算出する（Ｓ３）。
【０１１７】
具体的には、Ｓ２の処理によって得られた消費電力の推定値を用いて、数式５によってフィードフォワード制御によるＰＷＭデューティ比ＤＦＦ(ｍ)を算出する。
【０１１８】
【数５】
2016146158.tif 000007
【０１１９】
数式５において、ＤＦＦ(ｍ)：デジタル制御ＰＯＬ電源の制御サイクルｍに関するフィードフォワード制御によるＰＷＭデューティ比，Ｐｍ（ただし、Ｐの頂部に＾が付く；以下同じ）：時刻ｔｍステップにおけるプロセッサの消費電力の推定値［Ｗ］，Ｋｆｆ：調整係数  をそれぞれ表す。
【０１２０】
数式５の調整係数Ｋｆｆは、電源回路９（言い換えると、デジタル制御ＰＯＬ電源）を含む電源システムの回路特性に応じて決定されるものであり、性能カウンタ情報に基づくプロセッサの消費電力の予測による電源制御の影響度を調整するためのゲイン係数として働くもの、言い換えると、処理負荷変動延いては消費電力変動への応答におけるフィードフォワード制御が作用する度合いを調整するためのパラメータである。具体的には例えば、制御対象の計算機における実回路での変動への応答特性を観察してフィードフォワード制御の作用の度合いとしてオーバーシュートやアンダーシュートが無い範囲で最大の過渡応答性能を実現する値が試行錯誤的に決定されることが考えられる。
【０１２１】
次に、加算回路６（図６では＋）において、Ｓ３の処理によって算出されたＰＷＭデューティ比ＤＦＦをフィードフォワード制御パスとして、フィードバック制御によるＰＷＭデューティ比ＤＦＢに加算して合算ＰＷＭデューティ比Ｄを算出して出力する（Ｓ４）。
【０１２２】
具体的には、デジタル制御ＰＯＬ電源の制御サイクルｍに関する合算ＰＷＭデューティ比Ｄ(ｍ)は、数式６に示すように、従来のフィードバック制御によって算出されるＰＷＭデューティ比ＤＦＢ(ｍ)と、プロセッサ内の性能カウンタの情報を用いたフィードフォワード制御によって算出するＰＷＭデューティ比ＤＦＦ(ｍ)とを加算することで得られる。
【０１２３】
（数６）  Ｄ(ｍ)＝ＤＦＢ(ｍ)＋ＤＦＦ(ｍ)
【０１２４】
次に、Ｓ４の処理によって算出されて出力された合算ＰＷＭデューティ比Ｄがパルス幅変調回路７（図中の「ＰＷＭ」）に入力され、当該パルス幅変調回路７において合算ＰＷＭデューティ比Ｄに基づいてＰＷＭ信号を生成し、当該ＰＷＭ信号を電源回路９の制御信号として出力する。
【０１２５】
そして、ＰＷＭ信号が電源回路９内のゲートドライバに入力され、スイッチングが制御される（Ｓ５）。
【０１２６】
具体的には、ゲートドライバから電源回路９内のＭＯＳＦＥＴに対して駆動パルスが供給され、当該駆動パルスによりＭＯＳＦＥＴがオン／オフを切り替える動作をすることによって出力電圧Ｖoutが設定値（即ち、基準電圧Ｖref）に一致するように調整される。
【０１２７】
そして、上記Ｓ１からＳ５までの動作・処理が電源回路９（デジタル制御ＰＯＬ電源）におけるスイッチング周期毎に繰り返されることにより、本発明によれば、電源電圧の低下を伴わずにプロセッサの処理負荷の変動に起因する消費電力の変動に対する電源回路９の出力電圧Ｖoutを調整することが可能になる。
【０１２８】
なお付け加えると、上述したように、あくまで一例として挙げると、性能カウンタによって把握されている情報の取得間隔が数十ｎｓ程度であると共に電源回路９（デジタル制御ＰＯＬ電源）でのスイッチング周期が数μｓ程度である場合にサンプル平均区間の時間長Ｔsが数百ｎｓ程度に設定されることが考えられる。すなわち、上述のＳ１の処理では上記情報のサンプリングが数十ｎｓ程度の間隔で繰り返し行われ、Ｓ１及びＳ２の処理として消費電力の推定が数百ｎｓ程度（即ち、サンプル平均区間）の周期でループして繰り返し行われ、そして、Ｓ１乃至Ｓ５の処理としてスイッチングの制御が数μｓ程度の周期（即ち、スイッチング周期）でループして繰り返し行われる。
【０１２９】
また、上述の実施形態では、フィードバック制御によるＰＷＭデューティ比の算出とフィードフォワード制御によるＰＷＭデューティ比の算出とは、それらの算出周期が電源回路９（デジタル制御ＰＯＬ電源）でのスイッチング周期に同期されて同時に並行して演算される。したがって、上述のＳ３の処理の説明における「時刻ｔｍステップ」は、デジタル制御ＰＯＬ電源の或る制御サイクルｍの間における、フィードバック制御によるＰＷＭデューティ比の算出と同期している（或いは、前記算出の直前の）タイミングであり、デジタル制御ＰＯＬ電源のスイッチングと同期している（或いは、前記スイッチングの直前の）タイミングである。
【０１３０】
図７に、本発明によるデジタル制御ＰＯＬ電源の制御のタイムチャートを示す。
【０１３１】
図７におけるスイッチング区間の時間Ｔwはデジタル制御ＰＯＬ電源のスイッチング周期（言い換えると、制御サイクル）を示す。そして、スイッチング周期（或る制御サイクルｍ）毎に次のスイッチング周期（制御サイクルｍ＋１）におけるスイッチングを制御するＰＷＭ信号が生成される。
【０１３２】
図７に示す例では、具体的には、或る制御サイクルｍの間において、時刻ｔｍステップにおけるプロセッサの消費電力の推定値Ｐｍが算出されると共に当該推定値Ｐｍが用いられて制御サイクルｍにおけるフィードフォワード制御によるＰＷＭデューティ比ＤＦＦ(ｍ)が算出され、また、従来のフィードバック制御によるＰＷＭデューティ比ＤＦＢ(ｍ)が算出され、これらＰＷＭデューティ比ＤＦＦ(ｍ)とＤＦＢ(ｍ)とが加算されてＰＷＭデューティ比が合算ＰＷＭデューティ比Ｄ(ｍ)であるＰＷＭ信号が生成される。
【０１３３】
そして、制御サイクルｍの間において生成されたＰＷＭ信号（合算ＰＷＭデューティ比Ｄ(ｍ)）によって次の制御サイクル[ｍ＋１]のスイッチングが制御される。
【０１３４】
なお、例えば図２Ａに示す例では、上述したように、従来のフィードバック制御によって算出されるＰＷＭデューティ比ＤＦＢ(ｍ)は、電源回路９の出力電圧Ｖoutに基づいて差分検出回路４及び位相調整回路５によって算出される。そして、このＰＷＭデューティ比ＤＦＢ(ｍ)の算出が、デジタル制御ＰＯＬ電源のスイッチング周期によって定められる制御サイクル毎に行われる。
【０１３５】
また、フィードフォワード制御によって算出されるＰＷＭデューティ比ＤＦＦ(ｍ)は、プロセッサ１に内蔵されている性能計測回路２に含まれる性能カウンタによって把握されている情報に基づいて消費電力予測回路３によって算出される。そして、このＰＷＭデューティ比ＤＦＦ(ｍ)の算出は、デジタル制御ＰＯＬ電源のスイッチング周期によって定められる制御サイクル毎に、且つ、上記のＰＷＭデューティ比ＤＦＢ(ｍ)の算出と同期して行われる。
【０１３６】
そして、図２Ａに示す例では、フィードバック制御によるＰＷＭデューティ比ＤＦＢ(ｍ)と、フィードフォワード制御によるＰＷＭデューティ比ＤＦＦ(ｍ)とが、加算回路６に入力されて加算されて合算ＰＷＭデューティ比Ｄ(ｍ)が算出される。
【０１３７】
さらに、加算回路６によって算出された合算ＰＷＭデューティ比Ｄ(ｍ)が、パルス幅変調回路７（図中の「ＰＷＭ」）に入力され、当該パルス幅変調回路７から電源回路９に対して制御信号としてＰＷＭ信号が出力される。これにより、フィードフォワード制御が加味された内容で電源回路９のスイッチングが制御される。
【０１３８】
以上のように構成されたデジタル制御電源の制御方法によれば、制御対象の計算機においてテストジョブのジョブプログラム（ベンチマークプログラム）を実行することによって計測されるプロセッサの性能カウンタ情報と消費電力値との組み合わせデータに基づいて決定されるパラメータを数式２に適用することにより、プロセッサの消費電力を精度良く推定することが可能になる。
【０１３９】
以上のように構成されたデジタル制御電源の制御方法によれば、さらに、推定されたプロセッサの消費電力を利用して、デジタル制御ＰＯＬ電源におけるＡＤ変換の遅延及びデジタル演算処理の遅延に対して処理負荷の変動に起因する消費電力の変動への過渡応答性能を改善することができる。具体的には、電源制御のスイッチング周期よりも少なくとも細かい時間粒度（言い換えると、短い時間間隔）でのプロセッサの消費電力の推定を行い、計算機の処理負荷の変動の際にプロセッサへの供給電圧が増加或いは減少する前にデジタル制御電源の出力を制御するフィードフォワード制御を行うことが可能になり、デジタル制御電源の過渡応答性能を改善して処理負荷の変動延いては消費電力の変動（特に急変）に対するプロセッサへの供給電圧の変動を抑制すると共に処理負荷の変動延いては消費電力の変動の際に電圧レベルが定常値に復帰するまでの応答時間を改善することが可能になる。
【０１４０】
以上のように構成されたデジタル制御電源の制御方法によれば、また、プロセッサの消費電力の変動に対するデジタル制御電源の過渡応答性能を向上させることができるので、電源とプロセッサとの間に備えられるコンデンサの容量を減少させることが可能になり、場合によってはコンデンサを備えないようにすることも可能になり、延いては、コストを低減させると共に専有面積を減少させることが可能になる。
【０１４１】
なお、上述の形態は本発明を実施する際の好適な形態の一例ではあるものの本発明の実施の形態が上述のものに限定されるものではなく、本発明の要旨を逸脱しない範囲において本発明は種々変形実施可能である。
【０１４２】
例えば、上述の実施形態では図２Ａに示す回路構成を備える計算機のデジタル制御電源の制御を本発明によって行う場合を例に挙げて説明したが、本発明の適用対象は、図２Ａに示す回路構成を備える計算機に限定されるものではなく、例えば演算回路・素子における少なくとも処理負荷（例えば、データ処理・計算処理や種々の演算処理など）の程度を示す情報を出力することができる回路・素子を備えると共に前記演算回路・素子に電力を供給する電源であって電圧調整のためのスイッチングの制御信号の入力が可能であるデジタル制御電源（若しくは、それと同等の機能を備える電源）を備えていればどのような計算機（サーバ）であっても良い。さらに言えば、本発明の適用対象は、計算機（サーバ）に限られるものではなく、少なくとも処理負荷の程度を示す情報を出力することができる回路・素子を備えると共に電圧調整のためのスイッチングの制御信号の入力が可能であるデジタル制御電源（若しくは、それと同等の機能を備える電源）を備える電気・電子機器であれば、どのような機器であっても良い。
【０１４３】
また、上述の実施形態では処理負荷が与えられると共に計算機内電源から電力が供給される対象をプロセッサ１と表現しているが、当該プロセッサ１としては具体的には種々のものが考えられる、言い換えると、変動する処理負荷が発生する種々の回路・素子などが本発明におけるプロセッサ１になり得る。具体的には例えば、あくまで一例として挙げると、（通常の、言い換えると、汎用の）ＣＰＵ，ＤＳＰ，ＧＰＵ，或いはＦＰＧＡなどが本発明におけるプロセッサ１になり得る。なお、例えばＦＰＧＡへの電力供給に関して本発明が適用される場合には、図２Ａに示す回路構成のうち、プロセッサ１のみがＦＰＧＡとされるようにしても良いし、プロセッサ１に加えて例えば消費電力予測回路３などの一部の回路がＦＰＧＡ内に論理回路として構成される（言い換えると、実装される）ようにしても良いし、或いは、図２Ａに表されている全ての回路がＦＰＧＡ内に論理回路として構成されたり要素として内蔵されたりする（実装される）ようにしても良い。さらに言えば、図２Ａに例として示す回路構成の、計算機（サーバ）や種々の電気・電子機器への実装の態様は、特定のハード要素の組み合わせに限定されるものではなく、例えば機器全体としての設計の妥当性・適当性などが考慮された上で適当なハード要素が適宜選択されて組み合わされる。
【０１４４】
また、上述の実施形態ではプロセッサの消費電力を推定する際に数式２を用いるようにしているが、本発明における消費電力推定モデルは、数式２に限られるものではなく、さらに言えばＭＡモデルに限られるものでもなく、プロセッサの性能カウンタによって把握されている情報と消費電力データ（即ち、消費電力値）との組み合わせデータを用いてデジタル制御ＰＯＬ電源の制御のスイッチング周期よりも少なくとも細かい時間粒度（言い換えると、短い時間間隔）で次ステップ（次サイクル）のプロセッサの消費電力を推定（言い換えると、予測）し得るものであれば、どのようなモデル式であっても良い。具体的には例えば、数式２では数式３によって算出される性能カウンタの更新信号の平均値を用いるようにしているが、性能カウンタが例えば処理負荷の実際の大きさを実数で表現するカウント値を出力する場合には当該カウント値の時刻ｋステップ（また、上述の実施形態ではサンプル平均区間）における増減分を変数とするモデル式を用いるようにしても良い。この場合には、カウント値の増減値（差分値）が「性能カウンタ情報」である。
【０１４５】
また、上述の実施形態ではフィードバック制御によるＰＷＭデューティ比ＤＦＢ(ｍ)と本発明によるフィードフォワード制御によるＰＷＭデューティ比ＤＦＦ(ｍ)とを加算して得られる合算ＰＷＭデューティ比Ｄ(ｍ)に基づくＰＷＭ信号を制御信号として電源回路９に入力するようにしているが、これに限られるものではなく、フィードバック制御によるＰＷＭデューティ比ＤＦＢ(ｍ)を用いることなく本発明によるフィードフォワード制御によるＰＷＭデューティ比ＤＦＦ(ｍ)のみに基づくＰＷＭ信号を制御信号として電源回路９に入力するようにしても良い。
【実施例１】
【０１４６】
上述の実施形態における消費電力推定モデルである数式２のパラメータの決定例及び当該パラメータによるプロセッサの消費電力の推定例を図８乃至図１０を用いて説明する。
【０１４７】
本実施例においてプロセッサの性能カウンタ情報と消費電力データとの組み合わせデータを計測・整備した実験計算機の構成を図８に示す。
【０１４８】
図８に示す機器構成を用いた計測によって得られた性能カウンタ情報と消費電力データとを用いて消費電力値を目的変数とすると共に性能カウンタ情報を説明変数とする回帰分析を実施して数式２のパラメータを決定し、表２に示す結果が得られた。
【０１４９】
【表２】
2016146158.tif 000008
【０１５０】
表２に示す結果から、処理負荷変動時は時間とともに（言い換えると、処理負荷変動期間のデータにおいて回帰分析を実施する区間を変えると）最適パラメータが変化することが確認された。
【０１５１】
表２に示す結果から、また、決定係数Ｒ２はすべての時間区間で０．７以上の値になっており、良好なモデル化が可能であることが確認された。
【０１５２】
また、ＭＡモデルの次数（ｑ）に対する決定係数Ｒ２の変化について図９に示す結果が得られた。
【０１５３】
図９に示す結果から、ＭＡモデルの次数ｑが１次から１０次まで増加するに伴って決定係数Ｒ２は次第に改善する一方で、次数ｑが１０次よりも大きい場合には決定係数Ｒ２に大きな改善は見られず、１０次以降では飽和する傾向にあることが確認された。このことから、数式２に示すＭＡモデルの次数は、大凡１０次程度が好ましく、１０次がより一層好ましいと考えられた。
【０１５４】
次に、表２に示すパラメータを数式２に適用した消費電力推定モデルによって算出された消費電力の推定値と実際に採取された消費電力値とを比較して図１０に示す結果が得られた。なお、本実施例では、図１０に示す消費電力値はcompilebenchジョブプログラム実行時の電力プロファイルとして得られた。また、消費電力の推定は５００ ｎｓ 毎に実施された。
【０１５５】
図１０に示す結果から、性能カウンタ情報を用いた数式２のモデル化によって１ μｓ 以下の時間粒度においてプロセッサの消費電力の推定が可能であることが確認された。プロセッサ電源のスイッチング周波数は一般的には数百 ｋＨｚ 〜数 ＭＨｚ であり、性能カウンタ情報を利用する消費電力推定モデルは、電源制御に適用可能な推定時間粒度を提供し得ることが確認された。
【実施例２】
【０１５６】
本発明のデジタル制御電源の制御方法による過渡応答性能の改善の検証例を図１１乃至図１６を用いて説明する。
【０１５７】
本実施例では、プロセッサＰＯＬ電源にデジタル制御電源を採用する際の処理負荷の変動に起因する消費電力の変動への過渡応答性能での課題に対して本発明を適用した場合の改善効果を回路シミュレーションによって検証した。
【０１５８】
本実施例で用いたシミュレーションモデルを図１１に示す。
【０１５９】
回路シミュレータにはＣａｄｅｎｃｅ社の ＯｒＣＡＤ  ＰＳＰＩＣＥ を使用した。シミュレーションモデル上のプロセッサは、実施例１によって取得された性能カウンタデータ及び消費電力データをシミュレーション上で再現するビヘイビアモデルによって実現された。シミュレーションモデルにおける回路パラメータを図１２に示す。デジタル制御電源を模擬するためにＡＤ変換部及びＰＩＤ制御部に信号伝搬遅延要素（Ｔadc，Ｔpid）が加えられた。
【０１６０】
シミュレーションでは、実施例１においてcompilebenchベンチマークプログラムを実行した際に採取されたプロセッサの消費電力変動プロファイルを入力として使用した。シミュレーションの入力となるプロセッサの消費電力変動プロファイルを図１３に示す。また、プロセッサからの性能カウンタ情報によって生成されたフィードフォワード制御によるＰＷＭデューティ比出力（ＤＦＦ）を図１４に示す。
【０１６１】
上述の条件によって回路シミュレーションを実行し、図１５及び図１６に示す検証結果が得られた。各図では、本発明によるフィードフォワード制御を適用した場合と未適用の場合とのそれぞれの出力電流や出力電圧を示している。
【０１６２】
具体的には、回路シミュレーションにより、ＰＯＬ電源の出力電流の推移として図１５に示す結果が得られ、ＰＯＬ電源がプロセッサに対して出力する電源ラインの電圧値（Ｖcore）の推移として図１６に示す結果が得られた。
【０１６３】
図１６に示す結果から、本発明によるフィードフォワード制御が未適用の場合には、図１３で示すプロセッサの負荷電流が増加した後の２ μｓ の間に電源ラインの電圧値（Ｖcore）がドロップしていることが確認された。そして、電圧値のドロップが検出されてフィードバック制御によって電源主回路のスイッチングが制御され、図１５の供給電流が１０ μｓ の間で遅れて増加する動作が確認された。
【０１６４】
一方、本発明によるフィードフォワード制御が適用された場合には、図１４に示す通り性能カウンタ情報を利用した消費電力の推定に基づくフィードフォワード制御によるＰＷＭデューティ比信号が生成されてスイッチング制御信号に印加されることが確認された。このため、電源ラインの電圧値Ｖcoreがドロップする前にプロセッサへの供給電流の増加が開始され、電源ラインの電圧Ｖcoreのドロップが抑えられていることが確認された。
【０１６５】
図１６に示されるように、本発明によるフィードフォワード制御が未適用の場合の電圧変動が１．１６〜１．２７ Ｖ （出力電力Ｖcore＝１．２５ Ｖ に対し、−７．２〜＋１．６ ％ ）であるのに対し、本発明によるフィードフォワード制御が適用された場合には１．２０５〜１．２６ Ｖ （出力電力Ｖcore＝１．２５ Ｖ に対し、−３．６〜＋０．８ ％ ）の電圧変動に改善されていることが確認された。
【０１６６】
以上の結果から、性能カウンタ情報を用いることにより、デジタル制御電源での過渡応答性能が良好に改善されることが確認された。
【産業上の利用可能性】
【０１６７】
本発明のデジタル制御電源の制御方法は、例えば、計算機におけるプロセッサの消費電力の推定を精度良く行うと共にプロセッサの消費電力の変動に対する過渡応答性能を改善することができるので、計算機のデジタル制御電源の出力制御の分野に好適に利用され得る。
【符号の説明】
【０１６８】
１  プロセッサ
２  性能計測回路
３  消費電力予測回路
４  差分検出回路
５  位相調整回路
６  加算回路
７  パルス幅変調回路
９  電源回路
【図１】
2016146158.tif 000009
【図２Ａ】
2016146158.tif 000010
【図２Ｂ】
2016146158.tif 000011
【図３】
2016146158.tif 000012
【図４】
2016146158.tif 000013
【図５】
2016146158.tif 000014
【図６】
2016146158.tif 000015
【図７】
2016146158.tif 000016
【図８】
2016146158.tif 000017
【図９】
2016146158.tif 000018
【図１０】
2016146158.tif 000019
【図１１】
2016146158.tif 000020
【図１２】
2016146158.tif 000021
【図１３】
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【図１４】
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【図１５】
2016146158.tif 000024
【図１６】
2016146158.tif 000025
【図１７Ａ】
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【図１７Ｂ】
2016146158.tif 000027
【図１８】
2016146158.tif 000028