(57)【要約】【課題】スイッチング回路を動作させた際に基板内に生じる基板電位の変動を低減することができる半導体装置を提供する。【解決手段】半導体装置１は、ＳＯＩ（Silicon On Insulator）基板に形成され、ハイサイド側のスイッチング素子Ｑ１とローサイド側のＮチャネル型のスイッチング素子Ｑ２とを直列に接続して出力電位を変動させて負荷を駆動するスイッチング回路３と、ＳＯＩ基板に形成され、ローサイド側のスイッチング素子Ｑ２とはオン／オフ状態を逆相で切り替えることによりスイッチング回路３の出力電位とは逆相で変動する補償電位を生成する償用スイッチング素子であるスイッチング素子Ｑ３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ（Silicon On Insulator）基板に形成され、ハイサイド側のスイッチング素子（Ｑ１）とローサイド側のＮチャネル型のスイッチング素子（Ｑ２）とを直列に接続し、前記ハイサイド側のスイッチング素子（Ｑ１）と前記ローサイド側のスイッチング素子（Ｑ２）のオン／オフ状態を交互に切り替えることによって出力電位を変動させて負荷（５）を駆動するスイッチング回路（３）と、
前記ＳＯＩ基板に形成され、前記ローサイド側のスイッチング素子（Ｑ２）とはオン／オフ状態を逆相で切り替えることにより前記スイッチング回路（３）の出力電位とは逆相で変動する補償電位を生成する償用スイッチング素子（Ｑ３）と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ＳＯＩ基板に形成され、基準電位を生成するバンドギャップ回路（６ａ）を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記補償用スイッチング素子（Ｑ３）は、自身の寄生容量（Ｃｐ２）と前記ローサイド側のスイッチング素子（Ｑ２）の寄生容量（Ｃｐ１）との比率が、基板電位の変動を抑制する際の特性に応じて定められている大きさで前記ＳＯＩ基板上に形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記補償用スイッチング素子（Ｑ３）の出力端子側にダミー負荷（１１）を接続するための外部接続端子（Ｐ４）を備えることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記ＳＯＩ基板に形成され、前記補償用スイッチング素子（Ｑ３）の出力端子側に接続されるダミー負荷（１１）を内蔵していることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記スイッチング回路（３）は、前記ＳＯＩ基板に複数形成されており、
前記補償用スイッチング素子（Ｑ３）は、複数の前記スイッチング回路（３）のそれぞれの前記ローサイド側のスイッチング素子（Ｑ２）に対応して、複数設けられていること特徴とする請求項１から５のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の大集積化に伴い、複数の機能を実現するために１つのパッケージ内に複数種類の回路を設けた半導体装置がある。そのような半導体装置では、ある回路から生じたノイズが他の回路に影響を与えるおそれがあることから、例えば特許文献１では、半導体装置内に発生するノイズに応じてそのノイズを低減する手法が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平成１１−２３３７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
さて、２つのスイッチング素子を直列に接続したスイッチング回路の場合、その出力電位に高周波のノイズ成分が重畳されるいわゆるスイッチングノイズがよく知られている。
しかしながら、スイッチング回路を半導体装置内に設けた場合には、スイッチングノイズではなく、出力電位の変動自体が他の回路に影響を与えることがある。すなわち、半導体装置内にスイッチング素子を形成する場合、Ｎチャネル型の例えばＭＯＳＦＥＴで構成することがある。この場合、スイッチング回路の出力段側に大きな寄生容量がつきやすく、出力電位が変動すると、その変動が寄生容量によってＳＯＩ基板側に伝達されて基板電位を変動させる。
【０００５】
そして、基板電位の変動が基板抵抗を介してＳＯＩ基板上に形成されている他の回路に影響を与えるのである。そのため、スイッチング回路を内蔵する半導体装置においては、基板電位の変動を抑制することが求められている。換言すると、スイッチング回路を内蔵した半導体装置の場合、他の回路に影響を与えるノイズの発生源の１つが明らかになっていることから、そのノイズつまり基板電位の変動を抑制することが求められている。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、Ｎチャネル型のスイッチング素子を備えたスイッチング回路を内蔵する半導体装置において、スイッチング回路を動作させた際に基板内に生じる基板電位の変動を低減することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の発明では、半導体装置は、ＳＯＩ（Silicon On Insulator）基板に形成され、ハイサイド側のスイッチング素子（Ｑ１）とローサイド側のＮチャネル型のスイッチング素子（Ｑ２）とを直列に接続し、出力電位を変動させて負荷を駆動するスイッチング回路と、ＳＯＩ基板に形成され、ローサイド側のスイッチング素子とはオン／オフ状態を逆相で切り替えることによりスイッチング回路の出力電位とは逆相で変動する補償電位を生成する償用スイッチング素子とを備える。これにより、半導体装置は、ローサイド側のスイッチング素子の出力端子側に存在する寄生容量によって出力電位の変動が伝達されてＳＯＩ基板内に生じる基板電位の変動が、補償用スイッチング素子の出力端子側に存在する寄生容量によって補償電位の変動がＳＯＩ基板に伝達されることによって打ち消される。したがって、スイッチング回路を動作させた際に基板内に生じる基板電位の変動を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の半導体装置の電気的構成を模式的に示す図
【図２】バンドギャップ回路の電気的構成を模式的に示す図
【図３】ＳＯＩ基盤の構造の一部を模式的に示す断面図
【図４】ローサイド側のスイッチング素子の立ち上がり時の電位の変動を示す図
【図５】ローサイド側のスイッチング素子の立ち下がり時の電位の変動を示す図
【図６】ダミー回路の有無による内部電源の変動状態を示す図
【図７】第２実施形態の半導体装置におけるダミー回路の寄生容量の大きさの違いによる内部電源の変動状態を示す図
【図８】第３実施形態の半導体装置の電気的構成を模式的に示す図
【図９】ダミー負荷の抵抗値の違いを示す図で、（Ａ）は内部電源の変動状態を示す図、（Ｂ）はダミー駆動信号の立ち上がりの遅延状態を示す図
【図１０】ダミー負荷のコンデンサ容量の違いを示す図で、（Ａ）は内部電源の変動状態を示す図、（Ｂ）はダミー駆動信号の遅延状態を示す図
【図１１】ダミー負荷の有無、抵抗値の違い、およびコンデンサ容量の違いによる内部電源の変動量を示す図
【図１２】第４実施形態の半導体装置の電気的構成を模式的に示す図
【発明を実施するための形態】
【０００９】
以下、本発明の複数の実施形態について、図面を参照しながら説明する。なお、各実施形態において実質的に共通する部位には同一の符号を付して説明する。
（第１実施形態）
以下、第１実施形態について、図１から図６を参照しながら説明する。
図１に示すように、本実施形態の半導体装置１は、ＳＯＩ（Silicon On Insulator）基板上に形成された主駆動回路２、主駆動回路２により駆動されるスイッチング回路３、およびダミー回路４が１つのパッケージ内に設けられている。
【００１０】
主駆動回路２は、スイッチング回路３を構成するスイッチング素子Ｑ１、Ｑ２のオン／オフ状態を切り替えるための駆動信号（図１に示すdrive_pulseHとdrive_pulseL）を生成する。各スイッチング素子Ｑ１、Ｑ２は、ＳＯＩ基板上に形成されたＭＯＳＦＥＴであり、駆動電源（図１に示すＰＶＳ端子Ｐ１）とＧＮＤ電位（図１に示すＧＮＤ端子Ｐ３）との間に互いに直列に接続されていわゆるブリッジ回路を形成している。
【００１１】
より具体的には、スイッチング回路３のハイサイド側に設けられているスイッチング素子Ｑ１は、ドレイン端子が駆動電源に接続され、ソース端子がローサイド側のスイッチング素子Ｑ２のドレイン端子に接続されている。また、スイッチング回路３のローサイド側に設けられているスイッチング素子Ｑ２は、ソース端子がＧＮＤ電位に接続されている。また、各スイッチング素子Ｑ１、Ｑ２には、それぞれダイオードＤ１、Ｄ２が逆並列に接続されている。
ハイサイド側のスイッチング素子Ｑ１のゲート端子には、ハイサイド側の駆動信号であるdrive_pulseHが主駆動回路２から入力され、ローサイド側のＮチャネル型のスイッチング素子Ｑ２のゲート端子には、ローサイド側の駆動信号であるdrive_pulseLが主駆動回路２から入力される。
【００１２】
スイッチング素子Ｑ１およびスイッチング素子Ｑ２との接続点は、図１に示すＯＵＴ端子Ｐ２（出力端子）に接続されており、外部の負荷５が接続される。そして、半導体装置１は、主駆動回路２から駆動信号を出力し、スイッチング素子Ｑ１、Ｑ２のオン／オフ状態を交互に切り替えることで、スイッチング素子Ｑ１とスイッチング素子Ｑ２との接続点の電位（以下、出力電位と称する）を変動させて、外部に接続された負荷５を駆動する。このとき、出力電位は、例えば数１０Ｖを超えるような比較的大きな電圧振幅で変動する。
【００１３】
これらのスイッチング素子Ｑ１、Ｑ２のうちローサイド側のスイッチング素子Ｑ２はＮチャネル型のＭＯＳＦＥＴで構成されており、出力端子側となるドレイン端子側に比較的大きな寄生容量がつき易い。図１では、スイッチング素子Ｑ２のドレイン端子側に付いた寄生容量をＣｐ１として示している。なお、スイッチング素子Ｑ２の他の端子側にも寄生容量が存在することが考えられるが、本実施形態では出力電位の変動が半導体装置１内の他の回路に与える影響を抑制することを目的としていることから、図１には出力電位の変動を最も伝達し易い寄生容量としてＣｐ１を示している。
【００１４】
さて、半導体装置１内には、複数の他の回路も設けられている。これら他の回路は、スイッチング回路３と同様に、ＳＯＩ基板上に形成されている。そのため、スイッチング回路３が駆動されるとき、その出力電位の変動がノイズとして伝達されることがある。図１では、それら他の回路を、スイッチング回路３が駆動された際に生じるノイズを受信するノイズ受信部位６として示している。
【００１５】
本実施形態の場合、ノイズ受信部位６として、図２に示すバンドギャップ回路（以下、ＢＧ回路６ａと称する）を想定している。ＢＧ回路６ａは、シリコンの物性を利用して温度等による変動が抑制された基準電位を生成するものであり、バンドギャップリファレンス回路とも称される。本実施形態では、ＢＧ回路６ａは、シリコンのバンドギャップ電圧（ＢＧ）を抵抗Ｒ１、Ｒ２で分圧して抵抗Ｒ３を介してトランジスタＴｒ１〜Ｔｒ５、コンデンサＣ１、定電流源Ｉ１等を組み合わせて構成されているバッファ回路に入力している。この、ＢＧ回路６ａは、基準電位として１．０Ｖを生成する。以下、ＢＧ回路６ａが生成する基準電位の出力ノードを便宜的に「１．０Ｓ」とも称する。なお、ＢＧ回路６ａの構成や基準電位は、図２に示したものに限定されるものではなく、回路構成が異なっていてもよいし、異なる基準電位を生成するものであってもよい。
【００１６】
図３にＳＯＩ基板の構造を模式的に示しているが、ＢＧ回路６ａのコンデンサＣ１は、ＳＯＩ基板側にＢＯＸ容量がつくので、ノイズの影響を受け易くなっている。また、コンデンサＣ１が入力インピーダンスの低いＴｒ４のベース端子に接続されているので、ノイズが増幅されて基準電位が揺れやすくなっている。そのため、スイッチング回路３が駆動された際、その出力電位の変動がローサイド側のスイッチング素子Ｑ２の寄生容量Ｃｐ１によって支持基板に伝達され、基板抵抗Ｒｐ１を介してＢＧ回路６ａ側に伝達され、さらに、コンデンサＣ１の寄生容量Ｃｐ３、トランジスタＴｒ４の寄生容量Ｃｐ４、トランジスタＴｒ３の寄生容量Ｃｐ５等によってＢＧ回路６ａに伝達されて、基準電位の変動を招くことになる。
【００１７】
なお、図示は省略するが、トランジスタＴｒ１とトランジスタＴｒ２のコレクタ端子側の接続ノード、トランジスタＴｒ１とトランジスタＴｒ３のベース端子側の接続ノード、コンデンサＣ１とトランジスタＴｒ４のコレクタ端子側の接続ノード等もノイズの影響を受け易い部位になっている。
【００１８】
また、本実施形態では、図２に示すように、ＢＧ回路６ａが生成する基準電位は、内部電源回路７に入力されており、半導体装置１内の例えば制御回路（図示省略）により使用される内部電源（以下、「Ｖｃｃ」とも称する）を生成する基準として利用されている。このため、基準電位がノイズの影響を受けた場合には、内部電源にもノイズの影響が現れることになる。
【００１９】
この半導体装置１は、図１に示すように、ダミー回路４を備えている。このダミー回路４は２つのスイッチング素子Ｑ３、Ｑ４、および、スイッチング素子Ｑ３、Ｑ４に対して駆動信号（dummy_pulseH、dummy_pulseL）を出力するダミー駆動回路４ａにより構成されている。スイッチング素子Ｑ３、Ｑ４は、互いに直列に接続され、駆動電源とＧＮＤ電位との間にスイッチング回路３と並列な状態で設けられている。
【００２０】
スイッチング素子Ｑ３は、ローサイド側のスイッチング素子Ｑ２と同じくＮチャネル型のＭＯＳＦＥＴで構成されており、スイッチング素子Ｑ２に対応してその近傍に形成されている。本実施形態では、スイッチング素子Ｑ３は、ＳＯＩ基板上における面積およびその物理的な構造（図３参照）がスイッチング素子Ｑ２とほぼ同一となるように形成されている。このスイッチング素子Ｑ３には、駆動信号としてdummy_pulseLが入力される。このdummy_pulseLは、スイッチング素子Ｑ２に入力されるdrive_pulseLとは逆相の信号となっている。つまり、スイッチング素子Ｑ３は、スイッチング素子Ｑ２とはオン／オフ状態が逆相で駆動される。このスイッチング素子Ｑ３のドレイン端子側には、寄生容量Ｃｐ２が存在している。
【００２１】
スイッチング素子Ｑ４は、ハイサイド側のスイッチング素子Ｑ１と同じくＰチャネル型のＭＯＳＦＥＴであり、スイッチング素子Ｑ１に対応してその近傍に形成されている。本実施形態では、スイッチング素子Ｑ４は、ＳＯＩ基板上における面積がスイッチング素子Ｑ１とほぼ同一となるように形成されている。このスイッチング素子Ｑ４には、駆動信号としてdummy_pulseHが入力される。このdummy_pulseHは、スイッチング素子Ｑ１に入力されるdrive_pulseHとは逆相の信号となっている。つまり、スイッチング素子Ｑ４は、スイッチング素子Ｑ１とはオン／オフ状態が逆相で駆動される。
【００２２】
ダミー駆動回路４ａは、本実施形態ではスイッチング回路３の駆動信号とは逆装置なる駆動信号（dummy_pulseH、dummy_pulseH。以下、ダミー駆動信号とも称する）を生成する。なお、後述する図１２に示すようにインバータバッファ４ｂ（ＮＯＴゲート）を設け、駆動信号の論理を反転させてダミー駆動信号を出力する構成としてもよい。
次に、上記した構成の作用について説明する。
まず、半導体装置１内のノイズの発生および伝達の態様についてまとめて説明する。本実施形態では、基板電位の変動および基板電位の変動が他の回路に与える影響を総称してノイズと称している。
【００２３】
半導体装置１では、各回路がＳＯＩ基板上に形成されていることから、スイッチング回路３が駆動されるとき、スイッチング素子Ｑ２のドレイン端子側の出力電位が変動する。この出力電位の変動は、スイッチング素子Ｑ２の寄生容量Ｃｐ１によってＳＯＩ基板内に伝達される。ここで、寄生容量Ｃｐ１により伝達される部位を、図１、図３に示すように便宜的にＢＬ１と称する。このＢＬ１の電位の変動は、基板抵抗Ｒｐ１を介してＢＧ回路６ａ側に伝達される。ＢＬ１の電位の変動が伝達されるＢＧ回路６ａ側の部位を、便宜的にＢＬ２と称する。
【００２４】
そして、ＢＬ２の電位の変動が、図３に示す寄生容量Ｃｐ３〜Ｃｐ５等によりＢＧ回路６ａに伝達される。その結果、ＢＧが変動し、ＢＧ回路６ａで生成する基準電位および内部電源回路７で生成する内部電源に影響を与えることになる。つまり、基板電位の変動による影響が、基準電位や内部電源にノイズとして現れる。
【００２５】
これらの電位の変動状態を図４および図５に示している。これら図４および図５では、dummy_pulseLを入力した状態、つまり、ダミー回路４が駆動されてスイッチング素子Ｑ３のオン／オフ状態が切り替えられる状態を「ダミーパルス有り」としている。また、dummy_pulseLを入力していない状態、つまり、ダミー回路４を駆動していない状態（なお、従来構成のようにダミー回路４自体が存在しない場合も含む）を「ダミーパルス無し」としている。
【００２６】
また、スイッチング素子Ｑ３のドレイン端子側（出力端子側）の電位の変動をダミー出力電位（補償電位に相当する）と示している。この場合、dummy_pulseLは、上記したようにdrive_pulseLとは逆相の信号となっている（図６参照）。そのため、出力電位の変動とは逆相でダミー出力電位が変動する。
【００２７】
また、ＢＬ１の電位の変動を「ＢＬ１変動」と示し、ＢＬ２の電位の変動を「ＢＬ２変動」と示し、ＢＧの電位の変動を「ＢＧ変動」と示し、１．０Ｓの電位の変動を「１．０Ｓ変動」と示し、ダミーパルス有りの場合における変動状態を実線で示し、ダミーパルス無しの場合における変動状態を破線で示している。なお、各電位の変動状態は、ダミーパルス有りとダミーパルス無しの場合におけるシミュレーション結果を示している。
図４は、出力電位の立ち上がり時の変動状態を示している。なお、出力電位が立ち上がるのは、スイッチング素子Ｑ１がオンされ、スイッチング素子Ｑ２がオフされたときに相当する。
【００２８】
ダミーパルス無しの場合、図４のＢＬ１変動に破線にて示すように、出力電位の立ち上がりに応じて、ＢＬ１の電位が概ね−１０Ｖから０Ｖ付近まで引き上げられている。つまり、ＢＬ１の電位は、出力電圧の変動により変動している。このＢＬ１の電位の変動は、上記したように基板抵抗Ｒｐ１を介してＢＬ２に伝達される。そのため、図４のＢＬ２変動に破線にて示すように、ＢＬ２の電位も、出力電位の立ち上がりに応じて変動している。その結果、図４のＢＧ変動に破線にて示すように、ＢＧ回路６ａのＢＧ（バンドギャップ電圧）も変動し、図４の１．０Ｓ変動に破線にて示すように、ＢＧ回路６ａが生成する基準電位（１．０Ｓ）が変動する。
【００２９】
これに対して、ダミーパルス有りの場合、出力電位の立ち上がりに応じてダミー出力電位は立ち下がる。そして、ダミー出力電位の変動が、寄生容量Ｃｐ２を介してＢＬ１に伝達される。そのため、図４のＢＬ１変動に実線にて示すように、ＢＬ１の電位は、概ね０Ｖ付近で安定する。つまり、ＢＬ１の電位は、出力電圧の変動がダミー出力電圧の変動によって打ち消されることによって大きな変動が現れなくなっている。
【００３０】
このため、図４のＢＬ２変動に実線にて示すように、基板抵抗Ｒｐ１を介してつながっているＢＬ２の電位は、概ね０Ｖ付近で安定した状態となる。そして、ＢＬ２の電位が安定していることから、図４のＢＧ変動に実線にて示すように、ＢＧ回路６ａのＢＧ（バンドギャップ電圧）も安定し、その結果、図４の１．０Ｓ変動に実線にて示すように、ＢＧ回路６ａが生成する基準電位（１．０Ｓ）も安定する。
図５は、出力電位の立ち下がり時の変動状態を示している。なお、出力電位が立ち下がるのは、スイッチング素子Ｑ１がオフされ、スイッチング素子Ｑ２がオンされたときに相当する。
【００３１】
ダミーパルス無しの場合、図５のＢＬ１変動に破線にて示すように、出力電位の立ち下がりに応じて、ＢＬ１の電位が概ね０Ｖから−１０Ｖ付近まで引き下げられている。つまり、ＢＬ１の電位は、出力電圧の変動により変動している。このＢＬ１の電位の変動は、基板抵抗Ｒｐ１を介してＢＬ２に伝達され、図５のＢＬ２変動に破線にて示すように、ＢＬ２の電位も出力電位の立ち下がりに応じて変動している。その結果、図５のＢＧ変動に破線にて示すように、ＢＧ回路６ａのＢＧ（バンドギャップ電圧）も変動し、図５の１．０Ｓ変動に破線にて示すように、ＢＧ回路６ａが生成する基準電位（１．０Ｓ）が変動する。
【００３２】
これに対して、ダミーパルス有りの場合、出力電位の立ち下がりに応じてダミー出力電位が立ち下がる。そして、ダミー出力電位の変動が、寄生容量Ｃｐ２を介してＢＬ１に伝達される。そのため、図５のＢＬ１変動に実線にて示すように、ＢＬ１の電位は、概ね０Ｖ付近で安定する。つまり、ＢＬ１の電位は、出力電圧の変動がダミー出力電圧の変動によって打ち消されることによって大きな変動が現れなくなっている。
【００３３】
このため、図５のＢＬ２変動に実線にて示すように、基板抵抗Ｒｐ１を介してつながっているＢＬ２の電位も、概ね０Ｖ付近で安定した状態となる。そして、ＢＬ２の電位が安定していることから、図５のＢＧ変動に実線にて示すように、ＢＧ回路６ａのＢＧも安定し、その結果、図５の１．０Ｓ変動に実線にて示すように、ＢＧ回路６ａが生成する基準電位（１．０Ｓ）も安定する。さらに、ＢＧ回路６ａが生成する基準電位が安定することから、図６に示すように、drive_pulseLの逆相となるdummy_pulseLをすることによって、内部電源（Ｖｃｃ）も安定化される。
【００３４】
このように、半導体装置１は、スイッチング回路３のローサイド側のスイッチング素子Ｑ２とは逆相で駆動されるスイッチング素子Ｑ３を有するダミー回路４を設け、スイッチング素子Ｑ２の駆動信号（drive_pulseL）とは逆相となるダミーパルスでスイッチング素子Ｑ３のオン／オフ状態を切り替えることで、ＳＯＩ基板内に生じる基板電位の変動を抑制している。
【００３５】
以上説明した本実施形態によれば、次のような効果を得ることができる。
半導体装置１は、ＳＯＩ基板に形成されたハイサイド側のＰチャネル型のスイッチング素子Ｑ１とローサイド側のＮチャネル型のスイッチング素子Ｑ２とが直列に接続されて構成されるスイッチング回路３に対して、ローサイド側のスイッチング素子Ｑ２とはオン／オフ状態が逆相で切り替わり、出力電位とは逆相で電位が変動する補償電位（ダミー出力電位）を生成するスイッチング素子Ｑ３を備えている。そして、スイッチング回路３を駆動する際にスイッチング素子Ｑ３を駆動することにより、出力電位の変動がローサイド側のスイッチング素子Ｑ２の寄生容量Ｃｐ１によって伝達されてＳＯＩ基板内に生じる基板電位の変動を、補償電位の変動を自身の寄生容量Ｃｐ２によりＳＯＩ基板に伝達することにより打ち消している（相殺している）。これにより、Ｎチャネル型のスイッチング素子で構成したスイッチング回路３を内蔵する半導体装置１において、スイッチング回路３を動作させた際に基板内に生じる基板電位の変動を低減することができる。
【００３６】
半導体装置１は、ＳＯＩ基板に形成され、予め定められている基準電位を生成するＢＧ回路６ａを備えているものの、上記したように基板電位の変動を抑制することができることから、基板電位の変動がＢＧ回路６ａに与える影響を抑制することができる。すなわち、ＢＧ回路６ａが生成する基準電位にノイズが乗ること、つまり、基準電位が変動することを抑制することができる。
【００３７】
半導体装置１は、ＢＧ回路６ａで生成された基準電位に基づいて内部電源を生成する内部電源回路７を備えているが、上記したようにＢＧ回路６ａが生成する基準電位の変動を抑制することができるため、内部電源回路７が生成する内部電源の変動も抑制することができる。そして、内部電源が安定化することから、内部電源を利用する他の回路も安定化することができ、半導体装置１の信頼性を高めることができる。
【００３８】
（第２実施形態）
以下、第２実施形態について、図７を参照しながら説明する。第２実施形態では、ローサイド側のスイッチング素子Ｑ２の寄生容量Ｃｐ１と補償用スイッチング素子であるスイッチング素子Ｑ３の寄生容量Ｃｐ２との比率による基板電位の変動抑制効果の違いについて説明する。なお、半導体装置１の電気的構成は第１実施形態と共通するので、図１をも参照しながら説明する。
【００３９】
本実施形態では、ＳＯＩ基板上に形成するスイッチング素子Ｑ３の大きさを変えることにより、スイッチング素子Ｑ２の寄生容量Ｃｐ１とスイッチング素子Ｑ３の寄生容量Ｃｐ２との比率を変更している。これは、周知のように、半導体装置１の製造プロセスから単位面積当たりの容量を求めることができ、スイッチング素子Ｑ３を形成した際のレイアウト面積を変更することで、ＭＯＳＦＥＴの寄生容量を変更できるためである。
【００４０】
図７は、スイッチング素子Ｑ２の寄生容量Ｃｐ１とスイッチング素子Ｑ３の寄生容量Ｃｐ２との比率を変更した際の内部電源（Ｖｃｃ）の変動状態を示している。
第１実施形態のようにスイッチング素子Ｑ３をスイッチング素子Ｑ２と同じレイアウト面積に形成した場合、寄生容量の比率（以下、ダミー容量比（＝Ｃｐ２／Ｃｐ１））と称する）は、１となる。この場合、図７に示すように、内部電源には、およそ３〜４ｍＶ程度の変動が現れている。
【００４１】
また、スイッチング素子Ｑ３をスイッチング素子Ｑ２の約半分のレイアウト面積に形成した場合、ダミー容量比は０．５となる。この場合、内部電源には、およそ１５ｍＶ程度の変動が現れている。
また、スイッチング素子Ｑ３をスイッチング素子Ｑ２の約１／１０のレイアウト面積に形成した場合、ダミー容量比は０．１となる。この場合、内部電源には、およそ２６ｍＶ程度の変動が現れている。
【００４２】
このように、ダミー容量比が大きくなるにつれて、内部電源（Ｖｃｃ）の変動を抑制する抑制効果は高くなる。なお、図７では内部電源の変動状態を示しているが、内部電源の変動が小さいと言うことは基板電位の変動が小さいことを意味している。
ところで、ＭＯＳＦＥＴは、半導体装置１内に形成するとき、そのレイアウト面積が比較的大きくなる。そのため、例えばダミー容量比が１となるようにスイッチング素子Ｑ３を形成すると、半導体装置１内に占めるレイアウト面積が大きくなり、半導体装置１の大型化を招くおそれがある。
【００４３】
そのため、本実施形態の半導体装置１では、スイッチング素子Ｑ３を、自身の寄生容量Ｃｐ２とスイッチング素子Ｑ２の寄生容量Ｃｐ１との比率が、基板電位の変動を抑制する際の特性に応じて定められている比率となる大きさで形成している。つまり、電位変動の抑制効果を追求する場合にはスイッチング素子Ｑ３はレイアウト面積が大きく形成され、必要とされる水準で電位変動を抑制できるのであれば、その水準を満たすレイアウト面積でスイッチング素子Ｑ３は形成される。これにより、過度に大型化を招くことなく、基板電位の変動を抑制することができる。
【００４４】
（第３実施形態）
以下、第３実施形態について、図８から図１１を参照しながら説明する。第３実施形態では、ダミー回路４の出力ノードにダミー負荷１１を接続可能とした点において第１実施形態と異なっている。
【００４５】
図８に示すように、本実施形態の半導体装置１は、概ね第１実施形態の半導体装置１の電気的構成と共通する一方、ダミー回路４の出力ノードつまりスイッチング素子Ｑ３のドレイン端子側（出力端子側）のノードが、外部接続端子であるＯＵＴｄ端子Ｐ４に接続されている。このＯＵＴｄ端子Ｐ４には、半導体装置１の駆動対象となる負荷５とは異なるダミー負荷１１が接続される。
【００４６】
さて、第１実施形態で示したように、ダミー回路４を設けることによって基板電位の変動を抑えることができる。ただし、半導体装置１を実際に使用する場合には、当然のことながら負荷５が接続される。その場合、出力電位の変動つまりは基板電位の変動は、駆動対象となる負荷５の種類や大きさによって変化することが考えられる。つまり、駆動対象の負荷５が接続されていない状態におけるダミー回路４による変動抑制効果は、駆動対象の負荷５が接続された場合とは異なることが考えられる。
【００４７】
そこで、本実施形態の半導体装置１では、ダミー回路４の出力ノードにＯＵＴｄ端子Ｐ４を設け、駆動対象の負荷５の種類等に応じて、ダミー回路４による変動抑制効果を高めるためのダミー負荷１１を接続可能としている。以下、ダミー負荷１１の有無による変動抑制効果の違いを検証したシミュレーション結果を説明する。
【００４８】
本実施形態では、駆動対象の負荷５としてＭＯＳ型の半導体回路（以下、便宜的にＭＯＳ半導体と称する）を想定した。そのため、図８では、ＭＯＳ半導体のゲート抵抗を抵抗Ｒ１０、ゲート容量をコンデンサＣ１０と示している。シミュレーションでは、抵抗Ｒ１０は１００Ω、コンデンサＣ１０は２０ｎＦとしている。また、ダミー負荷１１は、ＭＯＳ半導体に対応して、抵抗Ｒ１１とコンデンサＣ１１等により構成している。なお、負荷５の種類によっては、ダミー負荷１１としてインダクタ等を用いてもよい。シミュレーションでは、抵抗Ｒ１１の抵抗値を１０Ω、５０Ω、１００Ωで変更し（図９参照）、コンデンサＣ１１を０．００２ｎＦ、０．０２ｎＦ、０．２ｎＦ、２ｎＦ、２０ｎＦで変更している（図１０参照）。
【００４９】
ダミー負荷１１が存在する場合、図９（Ｂ）に示すように、ダミー出力電位（ここでは、図８に示すＯＵＴｄ端子Ｐ４の電位）は、出力電位（ここでは、図８に示ＯＵＴ端子Ｐ２の電位）が立ち下がった際、自身が立ち上がるまでに要する遅延時間が、抵抗値によって異なっている。具体的には、１００Ωの場合が最も遅延時間が短く、続いて５０Ω、１０Ωの順で遅延時間が長くなっている。つまり、抵抗Ｒ１１の抵抗値が小さくなるほど、遅延時間が増加して駆動信号の変化に対する応答性が低下している。
【００５０】
この場合、出力電位が変動することで基板電位の変動が生じていることから、遅延時間が長くなると、出力電位の変動を相殺する（キャンセルする）タイミングが遅れてしまう。その結果、図９（Ａ）に示すように、内部電源（Ｖｃｃ）は、１００Ωの場合が最も変動が少なく、続いて５０Ω、１０Ωの順に変動が大きくなる。つまり、抵抗値が大きくなるほど、内部電源の変動つまりは基板電位の変動を抑制する効果が高くなっている。
【００５１】
次に、コンデンサＣ１１の容量を変化させた場合について説明する。
ダミー負荷１１が存在する場合、図１０（Ｂ）に示すように、ダミー出力電位ここでは、図８に示すＯＵＴｄ端子Ｐ４の電位）は、出力電位ここでは、図８に示ＯＵＴ端子Ｐ２の電位）が変動した際の立ち上がり速度が、容量によって異なっている。具体的には、２０ｎＦの場合が最も立ち上がりが遅く、続いて２ｎＦ、０．２ｎＦ、０．０２ｎＦ、０．００２ｎＦの順で立ち上がり速度が速くなっている。つまり、コンデンサＣ１１の容量が小さくなるほど、立ち上がり速度が早くなっている。
【００５２】
そして、負荷５が小さすぎる場合には、出力電位の変動の立ち下がり速度に対してダミー出力電位の立ち上がり速度が速すぎる状態となる。つまり、ダミー出力電位が変動する際の傾きが、出力電位が変動する際の傾きとずれた状態となり、出力電位の変動を相殺しきれなくなる。その結果、図１０（Ａ）に示すように、内部電源（Ｖｃｃ）は、２０ｎＦの場合が最も変動が少なく、続いて２ｎＦ、０．２ｎＦ、０．０２ｎＦ、０．００２ｎＦの順に変動が大きくなっている。つまり、容量が小さくなる程、内部電源の変動つまりは基板電位の変動を抑制する効果が低くなっている。
【００５３】
これらを纏めた結果を図１１に示す。図１１では、ダミー回路４を設けていない結果を「default」と示している。また、ダミー回路４を設けた結果を、ダミー負荷１１が無い「無負荷」と示し、抵抗Ｒ１１の抵抗値を変化させた場合の結果を「抵抗１００（１００Ω）」、「抵抗５０（５０Ω）」、「抵抗１０（１０Ω）」と示し、コンデンサＣ１１の容量を変化させた場合の結果を「Ｃ２０ｎ（２０ｎＦ）」、「Ｃ２ｎ（２ｎＦ）」、「Ｃ０．２ｎ（０．２ｎＦ）」、「Ｃ０．０２ｎ（０．０２ｎＦ）」、「Ｃ０．００２ｎ（０．００２ｎＦ）」と示している。
【００５４】
この図１１から、ダミー回路４の有無によって内部電源の変動量が変化し、ダミー回路４が有ることで内部電源の変動量を抑制できることが分かる。また、ダミー負荷１１の抵抗値や容量値によって、変動抑制効果に差が出ることが分かる。なお、ダミー負荷１１の抵抗値が１０Ωの場合であっても、ダミー回路４を設けないdefaultよりも変動抑制効果は高くなっていることが分かる。
【００５５】
このように、ダミー回路４の出力ノードにダミー負荷１１を接続することにより、基板電位の変動を抑制する効果を高めることができる。
また、本実施形態ではＯＵＴｄ端子Ｐ４を設けているので、ユーザ側でダミー負荷１１の値や種類を変更することができる。
【００５６】
この場合、本実施形態のシミュレーション結果は上記した構成の負荷５に対するものであるが、ＯＵＴｄ端子Ｐ４を設けているので、実際に駆動対象となる負荷５の種類等に応じてダミー負荷１１を選定することができ、効果的に基板電位の変動を抑制することができる。
【００５７】
（第４実施形態）
以下、第４実施形態について、図１２を参照しながら説明する。第４実施形態では、ダミー回路４のハイサイド側の構成が第１実施形態と異なっている。
図１２に示すように、本実施形態の半導体装置１は、第１実施形態等で示したスイッチング素子Ｑ４の代わりに抵抗Ｒ２０を設け、スイッチング素子Ｑ３のドレイン端子を駆動電源にプルアップしている。このような構成であっても、ダミー出力電位つまりスイッチング素子Ｑ３と抵抗Ｒ２０との間のノードの電位が変動することで、駆動回路の出力電位の変動による基板電位の変動を相殺することができ、基板電位の変動を抑制することができる。
【００５８】
また、ダミー駆動回路４ａを、インバータバッファ４ｂで構成しているので、ダミー駆動回路４ａを簡単な構成とすることができる。なお、ノイズの影響を低減するために、ヒステリシス付きのインバータバッファ（いわゆるシュミットインバータ）を採用してもよい。
【００５９】
（その他の実施形態）
本発明は、上記した実施形態に限定されることはなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、拡張することができる。
実施形態で示した各種の数値は例示であり、それらに限定されるものではない。
半導体装置１内に複数のスイッチング回路３が形成されている場合には、それぞれのスイッチング回路３のローサイド側のスイッチング素子に対応して、補償用スイッチング素子を複数設けるとよい。
【００６０】
各実施形態ではハイサイド側のスイッチング素子Ｑ１にＰチャネル型のものを採用した例を示したが、ハイサイド側のスイッチング素子Ｑ１は、Ｎチャネル型のものを採用してもよい。この場合、スイッチング素子Ｑ１に対応して形成されるスイッチング素子Ｑ４も、ＳＯＩ基板上の面積およびその構造がスイッチング素子Ｑ１と共通となるようにＮチャネル型にするとよい。
【００６１】
実施形態ではノイズ受信源としてＢＧ回路６ａと内部電源回路７を例示したが、ノイズ受信源としては、例えば内部電源を利用するＡＤコンバータや、アナログ回路等、他の回路構成のものも含まれる。
第２実施形態のレイアウト面積を変更可能とする構成と、第３実施形態のダミー負荷１１を接続可能とする構成とを組み合わせてもよい。すなわち、ダミー負荷１１による基板電位の変動抑制効果を加味することで、スイッチング素子Ｑ３のレイアウト面積を小さくする等、半導体装置１の小型化を図ることができる。
【００６２】
第２実施形態のレイアウト面積を変更可能とする構成と、第４実施形態のプルアップ抵抗を用いる構成とを組み合わせてもよい。また、第３実施形態のダミー負荷１１を接続可能とする構成と第４実施形態のプルアップ抵抗を用いる構成とを組み合わせてもよい。
第３実施形態ではダミー負荷１１を外付けするようにＯＵＴｄ端子Ｐ４を設けたが、ダミー負荷１１を半導体装置１内に内蔵する構成としてもよい。また、ダミー負荷１１を内蔵した上で、ＯＵＴｄ端子Ｐ４を設ける構成としてもよい。
【符号の説明】
【００６３】
図面中、１は半導体装置、３はスイッチング回路、５は負荷、６はノイズ受信部位、６ａはＢＧ回路（バンドギャップ回路）、７は内部電源回路、１１はダミー負荷、Ｃ１はコンデンサ（負荷）、Ｃ１１はコンデンサ（ダミー負荷）、Ｒ１０は抵抗（負荷）、Ｒ１１は抵抗（ダミー負荷）、Ｃｐ１、Ｃｐ２、Ｃｐ３、Ｃｐ４、Ｃｐ５は寄生容量、Ｐ４はＯＵＴｄ端子（外部接続端子）、Ｑ２はスイッチング素子（ローサイド側のスイッチング素子）、Ｑ３はスイッチング素子（償用スイッチング素子）、Ｒｐ１は基板抵抗を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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