(57)【要約】【課題】劣化及び不良率が減少されたトランジスタを含むゲート駆動回路を提供する。【解決手段】ゲート駆動回路は表示パネルの第１及び第２ゲートラインを各々駆動する第１及び第２駆動ステージ含む。第１駆動ステージは出力トランジスタ第１ゲート信号が出力される前に入力端子を通じて第２駆動ステージから受信された信号に基づいて制御ノードの電位を制御する第１制御トランジスタ及び第１ゲート信号が出力される間に第１キャリー信号を第１制御トランジスタの入力電極に提供する第２制御トランジスタを含む。【選択図】図６
2016130850.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルの第１及び第２ゲートラインを各々駆動する第１及び第２駆動ステージを含むゲート駆動回路において、
前記第１駆動ステージは、
制御ノードに接続された制御電極、クロック信号を受信する入力電極及び前記クロック信号に基づいて生成された第１ゲート信号を出力する出力電極を含む第１出力トランジスタと、
前記制御ノードに接続された制御電極、前記クロック信号を受信する入力電極、及び前記クロック信号に基づいて生成された第１キャリー信号を出力する出力電極を含む第２出力トランジスタと、
前記第１ゲート信号が出力される前に、前記第１駆動ステージの入力端子を通じて前記第２駆動ステージから受信された信号に基づいて前記制御ノードの電位を制御する第１制御トランジスタと、
前記第１ゲート信号が出力される間に、前記第１キャリー信号を前記第１制御トランジスタの入力電極に提供する第２制御トランジスタと、を含むことを特徴とするゲート駆動回路。
【請求項２】
前記第２駆動ステージから受信された信号は、前記第２駆動ステージの第２キャリー信号であることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記第１制御トランジスタは、前記入力端子に共通に接続された入力電極及び制御電極、並びに前記制御ノードと接続された出力電極を含むことを特徴とする請求項２に記載のゲート駆動回路。
【請求項４】
前記第２制御トランジスタは、前記第１キャリー信号を共通に受信する入力電極及び制御電極、並びに前記第１制御トランジスタの前記入力電極に接続された出力電極を含むことを特徴とする請求項３に記載のゲート駆動回路。
【請求項５】
前記表示パネルの第３及び第４ゲートラインを各々駆動する第３及び第４駆動ステージをさらに含み、
前記第１駆動ステージは、
前記クロック信号を受信し、受信されたクロック信号に基づいて出力ノードにスイッチング信号を出力するインバータ部と、
前記第１出力トランジスタの出力電極及び第１電圧入力端子の間に提供され、前記出力ノードの前記スイッチング信号又は第１制御端子を通じて前記第３駆動ステージから受信される信号に応答して前記第１出力トランジスタの出力端子に前記第１電圧入力端子を通じて受信される第１放電電圧を提供する第１プルダウン部と、
前記第２出力トランジスタの出力電極及び第２電圧入力端子の間に提供され、前記出力ノードのスイッチング信号又は第２制御端子を通じて前記第４駆動ステージから受信される信号に応答して前記第２出力トランジスタの出力端子に前記第２電圧入力端子を通じて受信される第２放電電圧を提供する第２プルダウン部と、をさらに含むことを特徴とする請求項１に記載のゲート駆動回路。
【請求項６】
前記第３駆動ステージから受信される信号は、第３キャリー信号であり、
前記第４駆動ステージから受信される信号は、第４キャリー信号であることを特徴とする請求項５に記載のゲート駆動回路。
【請求項７】
前記第１キャリー信号は、前記第２駆動ステージの入力端子に提供され、前記第２キャリー信号は、前記第３駆動ステージの入力端子に提供され、前記第３キャリー信号は、前記前記第４駆動ステージの入力端子に提供されることを特徴とする請求項６に記載のゲート駆動回路。
【請求項８】
前記第１プルダウン部は、第１及び第２プルダウントランジスタを含み、
前記第１プルダウントランジスタは、前記第１電圧入力端子と接続された入力電極、前記出力ノードと接続された制御電極、及び前記第１出力トランジスタの出力電極と接続された出力電極を含み、
前記第２プルダウントランジスタは、前記第１電圧入力端子と接続された入力電極、前記第１制御端子と接続された制御電極、及び前記第１出力トランジスタの出力電極と接続された出力電極を含み、
前記第１プルダウントランジスタは、前記スイッチング信号によって駆動され、前記第２プルダウントランジスタは、前記第３キャリー信号によって駆動されることを特徴とする請求項６に記載のゲート駆動回路。
【請求項９】
前記第２プルダウン部は、第１及び第２プルダウントランジスタを含み、
前記第１プルダウントランジスタは、前記第２電圧入力端子と接続された入力電極、前記出力ノードと接続された制御電極、及び前記第２出力トランジスタの出力電極と接続された出力電極を含み、
前記第２プルダウントランジスタは、前記第２電圧入力端子と接続された入力電極、前記第２制御端子と接続された制御電極、及び前記第２出力トランジスタの出力電極と接続された出力電極を含み、
前記第１プルダウントランジスタは、前記スイッチング信号によって駆動され、前記第２プルダウントランジスタは、前記第４キャリー信号によって駆動されることを特徴とする請求項６に記載のゲート駆動回路。
【請求項１０】
前記第１駆動ステージは、
前記制御ノード及び前記第２電圧入力端子の間に直列接続され、前記第１制御端子を通じて受信される前記第３キャリー信号に応答して前記制御ノードに前記第２放電電圧を提供する少なくとも１つの第３制御トランジスタと、
前記制御ノード及び前記第２電圧入力端子間に直列接続され、前記スイッチング信号に応答して前記制御ノードに前記第２放電電圧を提供する少なくとも１つの第４制御トランジスタと、をさらに含むことを特徴とする請求項６に記載のゲート駆動回路。
【請求項１１】
表示パネルの第１及び第２ゲートラインを各々駆動する第１及び第２駆動ステージ含むゲート駆動回路において、
前記第１駆動ステージは、
制御ノードの電圧に応答してクロック信号に基づいて生成された第１ゲート信号及び第１キャリー信号を出力する出力部と、
前記第２駆動ステージから出力される第２キャリー信号に基づいて前記制御ノードの電圧を制御する制御部と、
前記クロック信号に基づいて生成されたスイッチング信号を出力するインバータ部と、
前記第１ゲート信号が出力された後に前記出力部から出力される前記第１ゲート信号及び第１キャリー信号の電圧をダウンさせるプルダウン部と、を含み、
前記制御部は、
前記第２キャリー信号に基づいて前記制御ノードの電位を制御する第１制御トランジスタと、
前記第１キャリー信号に応答して前記第２キャリー信号を前記第１制御トランジスタの入力電極に提供する第２制御トランジスタと、を含むことを特徴とするゲート駆動回路。
【請求項１２】
前記第１制御トランジスタは、前記制御ノードと接続された出力電極と、
前記第２キャリー信号を共通に受信する前記入力電極及び制御電極と、を含み、
前記第２制御トランジスタは、前記第１キャリー信号を共通に受信する入力電極及び制御電極と、前記第１制御トランジスタの前記入力電極に接続された出力電極を含むことを特徴とする請求項１１に記載のゲート駆動回路。
【請求項１３】
前記出力部は、
前記クロック信号を受信する入力電極、前記制御ノードと接続された制御電極、及び前記第１ゲート信号を出力する出力電極を含む第１出力トランジスタと、
前記クロック信号を受信する入力電極、前記制御ノードと接続された制御電極、及び前記第１キャリー信号を出力する出力電極を含む第２出力トランジスタと、を含むことを特徴とする請求項１１に記載のゲート駆動回路。
【請求項１４】
前記ゲート駆動回路は、前記表示パネルの第３及び第４ゲートラインを各々駆動する第３及び第４駆動ステージをさらに含み、
前記制御部は、
前記制御ノード及び第１電圧入力端子の間に直列接続され、前記第１制御端子を通じて前記第３駆動ステージから受信される第３キャリー信号に応答して前記制御ノードに第１放電電圧を提供する少なくとも１つの第３制御トランジスタと、
前記制御ノード及び前記第１電圧入力端子の間に直列接続され、前記スイッチング信号に応答して前記制御ノードに前記第２放電電圧を提供する少なくとも１つの第４制御トランジスタをさらに含むことを特徴とする請求項１３に記載のゲート駆動回路。
【請求項１５】
前記プルダウン部は、
前記スイッチング信号又は前記第３駆動ステージからの前記第３キャリー信号に応答して前記第１ゲート信号をダウンさせる第１プルダウン部と、
前記スイッチング信号又は前記第４駆動ステージからの第４キャリー信号に応答して前記第１キャリー信号をダウンさせる第２プルダウン部と、を含むことを特徴とする請求項１４に記載のゲート駆動回路。
【請求項１６】
前記第１プルダウン部は、第１及び第２プルダウントランジスタを含み、
前記第１プルダウントランジスタは、第２電圧入力端子と接続された入力電極と、前記スイッチング信号を受信する制御電極と、前記第１出力トランジスタの出力端子と接続された出力端子と、を含み、
前記第２プルダウントランジスタは、前記第２電圧入力端子と接続された入力電極と、前記第３キャリー信号を受信する制御電極と、前記第１出力トランジスタの出力端子と接続された出力端子と、を含むことを特徴とする請求項１５に記載のゲート駆動回路。
【請求項１７】
前記第２プルダウン部は、第１及び第２プルダウントランジスタを含み、
前記第１プルダウントランジスタは、第２電圧入力端子と接続された入力電極と、前記スイッチング信号を受信する制御電極と、前記第２出力トランジスタの出力端子と接続された出力端子と、を含み、
前記第２プルダウントランジスタは、前記第２電圧入力端子と接続された入力電極と、前記第４キャリー信号を受信する制御電極と、前記第２出力トランジスタの出力端子と接続された出力端子と、を含むことを特徴とする請求項１５に記載のゲート駆動回路。
【請求項１８】
前記第１キャリー信号は、前記第３駆動ステージの入力端子に提供され、前記第３キャリー信号は、前記第４駆動ステージの入力端子に提供されることを特徴とする請求項１４に記載のゲート駆動回路。
【請求項１９】
前記制御部は、
前記制御ノード及び前記第１電圧入力端子の間に直列接続され、前記第３キャリー信号に応答して前記制御ノードに第１放電電圧を提供する少なくとも１つの第１制御トランジスタと、
前記制御ノード及び前記第１電圧入力端子の間に直列接続され、前記スイッチング信号に応答して前記制御ノードに前記第１放電電圧を提供する少なくとも１つの第２制御トランジスタと、を含むことを特徴とする請求項１４に記載のゲート駆動回路。
【請求項２０】
ｉ−１番目（ここで、ｉは２以上の自然数）のゲートライン及びｉ番目のゲートラインにｉ−１番目のゲート信号及びｉ番目のゲート信号を各々出力するｉ−１番目の駆動ステージ及びｉ番目の駆動ステージを含み、
前記ｉ番目の駆動ステージは、
制御ノードに接続された制御電極、クロック信号を受信する入力電極及び前記ｉ番目のゲート信号を出力する出力電極を含む第１出力トランジスタと、
前記制御ノードに接続された制御電極、前記クロック信号を受信する入力電極、ｉ番目のキャリー信号を出力する出力電極を含む第２出力トランジスタと、
前記第２駆動ステージから受信されたｉ−１番目のキャリー信号を前記制御ノードに出力する第１制御トランジスタと、
前記ｉ番目のキャリー信号を前記第１制御トランジスタの前記入力電極に出力する第２制御トランジスタと、を含むことを特徴とするゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置の駆動回路に関し、さらに詳細には表示パネルに集積されたゲート駆動回路に関する。
【背景技術】
【０００２】
表示装置は複数のゲートライン、複数のデータライン、及び複数の画素を含む。複数の画素の各々は複数のゲートライン及び複数のデータラインと各々接続される。表示装置は複数のゲートラインを各々制御するゲート駆動回路及び複数のデータラインを各々制御するデータ駆動回路を含む。ゲート駆動回路は複数のゲートラインの各々にゲート信号を提供し、データ駆動回路は複数のデータラインの各々にデータ信号を提供する。
【０００３】
ゲート駆動回路は複数の駆動ステージ回路（以下で、「駆動ステージ」と称する）を含むシフトレジスタを含む。複数の駆動ステージの各々は複数のゲートラインの各々に対応するゲート信号を出力する。複数の駆動ステージの各々は有機的に接続された複数のトランジスタを含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，８２５，４６３号公報
【特許文献２】米国特許公開第２０１５／００７７４０７号明細書
【特許文献３】米国特許公開第２０１４／００４９４５８号明細書
【特許文献４】米国特許公開第２０１５／００４２６８９号明細書
【特許文献５】米国特許公開第２０１５／００４２３８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は劣化及び不良率が減少されたトランジスタを含むゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態によるゲート駆動回路は、表示パネルの第１及び第２ゲートラインを各々駆動する第１及び第２駆動ステージ含む。前記第１駆動ステージは、制御ノードに接続された制御電極、クロック信号を受信する入力電極及び前記クロック信号に基づいて生成された第１ゲート信号を出力する出力電極を含む第１出力トランジスタと、前記制御ノードに接続された制御電極、前記クロック信号を受信する入力電極、前記クロック信号に基づいて生成された第１キャリー信号を出力する出力電極を含む第２出力トランジスタと、前記第１ゲート信号が出力される前に、前記第１駆動ステージの入力端子を通じて前記第２駆動ステージから受信された信号に基づいて前記制御ノードの電位を制御する第１制御トランジスタと、前記第１ゲート信号が出力される間に、前記第１キャリー信号を前記第１制御トランジスタの入力電極に提供する第２制御トランジスタと、を含む。
【０００７】
実施形態として、前記第２駆動ステージから受信された信号は、前記第２駆動ステージの第２キャリー信号である。
【０００８】
実施形態として、前記第１制御トランジスタは、前記入力端子に共通に接続された入力電極及び制御電極、並びに前記制御ノードに接続された出力電極を含む。
【０００９】
実施形態として、前記第２制御トランジスタは、前記第１キャリー信号を共通に受信する入力電極及び制御電極、並びに前記第１制御トランジスタの前記入力電極に接続された出力電極を含む。
【００１０】
実施形態として、前記ゲート駆動回路は、前記表示パネルの第３及び第４ゲートラインを各々駆動する第３及び第４駆動ステージをさらに含み、前記第１駆動ステージは、前記クロック信号を受信し、受信されたクロック信号に基づいて出力ノードにスイッチング信号を出力するインバータ部と、前記第１出力トランジスタの出力電極及び第１電圧入力端子の間に提供され、前記出力ノードの前記スイッチング信号又は第１制御端子を通じて前記第３駆動ステージから受信される信号に応答して前記第１出力トランジスタの出力端子に前記第１電圧入力端子を通じて受信される第１放電電圧を提供する第１プルダウン部と、前記第２出力トランジスタの出力電極及び第２電圧入力端子の間に提供され、前記出力ノードのスイッチング信号又は第２制御端子を通じて前記第４駆動ステージから受信される信号に応答して前記第２出力トランジスタの出力端子に前記第２電圧入力端子を通じて受信される第２放電電圧を提供する第２プルダウン部と、をさらに含む。
【００１１】
実施形態として、前記第３駆動ステージから受信される信号は、第３キャリー信号であり、前記第４駆動ステージから受信される信号は、第４キャリー信号である。
【００１２】
実施形態として、前記第１キャリー信号は、前記第２駆動ステージの入力端子に提供され、前記第２キャリー信号は、前記第３駆動ステージの入力端子に提供され、前記第３キャリー信号は、前記前記第４駆動ステージの入力端子に提供される。
【００１３】
実施形態として、前記第１プルダウン部は、前記第１プルダウントランジスタは、前記第１電圧入力端子と接続された入力電極、前記出力ノードと接続された制御電極、及び前記第１出力トランジスタの出力電極と接続された出力電極を含み、前記第２プルダウントランジスタは、前記第１電圧入力端子と接続された入力電極、前記第１制御端子と接続された制御電極、及び前記第１出力トランジスタの出力電極と接続された出力電極を含み、前記第１プルダウントランジスタは、前記スイッチング信号によって駆動され、前記第２プルダウントランジスタは、前記第３キャリー信号によって駆動される。
【００１４】
実施形態として、前記第２プルダウン部は、第１及び第２プルダウントランジスタを含み、前記第１プルダウントランジスタは、前記第２電圧入力端子と接続された入力電極、前記出力ノードと接続された制御電極、及び前記第２出力トランジスタの出力電極と接続された出力電極を含み、前記第２プルダウントランジスタは、前記第２電圧入力端子と接続された入力電極、前記第２制御端子と接続された制御電極、及び前記第２出力トランジスタの出力電極と接続された出力電極を含み、前記第１プルダウントランジスタは、前記スイッチング信号によって駆動され、前記第２プルダウントランジスタは、前記第４キャリー信号によって駆動される。
【００１５】
実施形態として、前記第１駆動ステージは、前記制御ノード及び前記第２電圧入力端子の間に直列接続され、前記第１制御端子を通じて受信される前記第３キャリー信号に応答して前記制御ノードに前記第２放電電圧を提供する少なくとも１つの第３制御トランジスタと、前記制御ノード及び前記第２電圧入力端子間に直列接続され、前記スイッチング信号に応答して前記制御ノードに前記第２放電電圧を提供する少なくとも１つの第４制御トランジスタと、をさらに含む。
【００１６】
本発明の他の実施形態によるゲート駆動回路は、表示パネルの第１及び第２ゲートラインを各々駆動する第１及び第２駆動ステージ含む。前記第１駆動ステージは、制御ノードの電圧に応答してクロック信号に基づいて生成された第１ゲート信号及び第１キャリー信号を出力する出力部と、前記第２駆動ステージから出力される第２キャリー信号に基づいて前記制御ノードの電圧を制御する制御部と、前記クロック信号に基づいて生成されたスイッチング信号を出力するインバータ部と、前記第１ゲート信号が出力された後に前記出力部から出力される前記第１ゲート信号及び第１キャリー信号の電圧をダウンさせるプルダウン部と、を含み、前記制御部は、前記第２キャリー信号に基づいて前記制御ノードの電位を制御する第１制御トランジスタと、前記第１キャリー信号に応答して前記第２キャリー信号を前記第１制御トランジスタの入力電極に提供する第２制御トランジスタと、を含む。
実施形態として、前記第１制御トランジスタは、前記制御ノードと接続された出力電極と、前記第２キャリー信号を共通に受信する前記入力電極及び制御電極と、を含み、前記第２制御トランジスタは、前記第１キャリー信号を受信する入力電極及び前記第１制御トランジスタの前記入力電極に共通に接続された入力電極及び制御電極を含む。
【００１７】
実施形態として、前記出力部は、前記クロック信号を受信する入力電極、前記制御ノードと接続された制御電極、及び前記第１ゲート信号を出力する出力電極を含む第１出力トランジスタと、前記クロック信号を受信する入力電極、前記制御ノードと接続された制御電極、及び前記第１キャリー信号を出力する出力電極を含む第２出力トランジスタと、を含む。
【００１８】
実施形態として、前記ゲート駆動回路は、前記表示パネルの第３及び第４ゲートラインを各々駆動する第３及び第４駆動ステージをさらに含み、前記制御部は、前記制御ノード及び第１電圧入力端子の間に直列接続され、前記第１制御端子を通じて前記第３駆動ステージから受信される第３キャリー信号に応答して前記制御ノードに第１放電電圧を提供する少なくとも１つの第３制御トランジスタと、前記制御ノード及び前記第１電圧入力端子の間に直列接続され、前記スイッチング信号に応答して前記制御ノードに前記第２放電電圧を提供する少なくとも１つの第４制御トランジスタをさらに含む。
【００１９】
実施形態として、前記プルダウン部は、前記スイッチング信号又は前記第３駆動ステージからの前記第３キャリー信号に応答して前記第１ゲート信号をダウンさせる第１プルダウン部と、前記スイッチング信号又は前記第４駆動ステージからの第４キャリー信号に応答して前記第１キャリー信号をダウンさせる第２プルダウン部と、を含む。
【００２０】
実施形態として、前記第１プルダウン部は、第１及び第２プルダウントランジスタを含み、前記第１プルダウントランジスタは、第２電圧入力端子と接続された入力電極と、前記スイッチング信号を受信する制御電極と、前記第１出力トランジスタの出力端子と接続された出力端子と、を含み、前記第２プルダウントランジスタは、前記第２電圧入力端子と接続された入力電極と、前記第３キャリー信号を受信する制御電極と、前記第１出力トランジスタの出力端子と接続された出力端子と、を含む。
【００２１】
実施形態として、前記第２プルダウン部は、第１及び第２プルダウントランジスタを含み、前記第１プルダウントランジスタは、第２電圧入力端子と接続された入力電極と、前記スイッチング信号を受信する制御電極と、前記第２出力トランジスタの出力端子と接続された出力端子と、を含み、前記第２プルダウントランジスタは、前記第２電圧入力端子と接続された入力電極と、前記第４キャリー信号を受信する制御電極と、前記第２出力トランジスタの出力端子と接続された出力端子と、を含む。
【００２２】
実施形態として、前記第１キャリー信号は、前記第３駆動ステージの入力端子に提供され、前記第３キャリー信号は、前記第４駆動ステージの入力端子に提供される。
【００２３】
実施形態として、前記制御部は、前記制御ノード及び前記第１電圧入力端子の間に直列接続され、前記第３キャリー信号に応答して前記制御ノードに第１放電電圧を提供する少なくとも１つの第１制御トランジスタと、前記制御ノード及び前記第１電圧入力端子の間に直列接続され、前記スイッチング信号に応答して前記制御ノードに前記第１放電電圧を提供する少なくとも１つの第２制御トランジスタと、を含む。
【００２４】
本発明の他の実施形態によるゲート駆動回路は、ｉ−１番目（ここで、ｉは２以上の自然数）のゲートライン及びｉ番目のゲートラインにｉ−１番目のゲート信号及びｉ番目のゲート信号を各々出力するｉ−１番目の駆動ステージ及びｉ番目の駆動ステージを含み、前記ｉ番目の駆動ステージは、制御ノードに接続された制御電極、クロック信号を受信する入力電極及び前記ｉ番目のゲート信号を出力する出力電極を含む第１出力トランジスタと、前記制御ノードに接続された制御電極、前記クロック信号を受信する入力電極、ｉ番目のキャリー信号を出力する出力電極を含む第２出力トランジスタと、前記第２駆動ステージから受信されたｉ−１番目のキャリー信号を前記制御ノードに出力する第１制御トランジスタと、前記ｉ番目のキャリー信号を前記第１制御トランジスタの前記入力電極に出力する第２制御トランジスタと、を含む。
【発明の効果】
【００２５】
本発明によれば、前のステージから出力されたキャリー信号が第１制御トランジスタを通じて制御ノードに提供される。制御ノードには出力トランジスタの制御電極が接続される。該当ステージのゲート信号が出力される間に第１制御トランジスタの入力電極及び制御電極が接続された出力ノードに該当ステージのキャリー信号が印加される。したがって、該当ステージのゲート信号が出力される間に第１制御トランジスタのドレイン−ソース電圧が減少される。したがって、第１制御トランジスタの劣化及び不良率が減少される。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態による表示装置の平面図である。
【図２】本発明の実施形態による表示装置で使用される信号のタイミング図である。
【図３】図１の複数の画素の中でいずれか１つの画素を例示的に示す等価回路図である。
【図４】図１の複数の画素の中でいずれか１つの画素を例示的に示す断面図である。
【図５】図１のゲート駆動回路を詳細に示すブロック図である。
【図６】図５の複数の駆動ステージの中で第３駆動ステージを例示的に示す回路図である。
【図７】図６の第３駆動ステージの入出力信号の波形図である。
【図８】本発明による効果を説明するためのシミュレーショングラフである。
【発明を実施するための形態】
【００２７】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の実施形態を添付された図面を参照して説明する。
【００２８】
図１は本発明の一実施形態による表示装置の平面図である。図２は本発明の実施形態による表示装置で使用される信号のタイミング図である。図１及び図２を参照すれば、表示装置１００は表示パネル（ＤＰ、Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ゲート駆動回路１１０、及びデータ駆動回路１２０を含む。
【００２９】
表示パネルＤＰは液晶表示パネル（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）、有機発光表示パネル（ｏｒｇａｎｉｃ  ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）、電気泳動表示パネル（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）、エレクトロ・ウェッティング表示パネル（ｅｌｅｃｔｒｏｗｅｔｔｉｎｇ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）等のような多様な表示パネルを含む。
【００３０】
以下で説明を簡単にするために、表示パネルＤＰは液晶表示パネルであると仮定する。しかし、本発明による表示パネルＤＰがこれに限定されることはなく、本発明による表示パネルＤＰは上述された表示パネル又は他の表示パネルとして具現されることができる。例示的に、液晶表示パネルを含む液晶表示装置は偏光子（図示せず）、バックライトユニット（図示せず）等をさらに含む。
【００３１】
表示パネルＤＰは第１基板ＤＳ１及び第１基板ＤＳ１と離隔された第２基板ＤＳ２を含む。例示的に、表示パネルＤＰは第１基板ＤＳ１及び第２基板ＤＳ２の間に配置された液晶層をさらに含む。表示パネルＤＰの平面上で、表示パネルＤＰは複数の画素ＰＸ１１〜ＰＸｎｍが配置された表示領域ＤＡ及び表示領域を囲む非表示領域ＮＤＡを含む。
【００３２】
表示パネルＤＰは第１基板ＤＳ１上に配置された複数のゲートラインＧＬ１〜ＧＬｎ及び複数のデータラインＤＬ１〜ＤＬｍを含む。複数のゲートラインＧＬ１〜ＧＬｎ及び複数のデータラインＤＬ１〜ＤＬｍは互いに交差されて配置される。複数のゲートラインＧＬ１〜ＧＬｎはゲート駆動回路１１０と接続される。複数のデータラインＤＬ１〜ＤＬｍはデータ駆動回路１２０と接続される。
【００３３】
複数の画素ＰＸ１１〜ＰＸｎｍの各々は複数のゲートラインＧＬ１〜ＧＬｎの中で対応するゲートライン及び複数のデータラインＤＬ１〜ＤＬｍの中で対応するデータラインに各々接続される。複数の画素ＰＸ１１〜ＰＸｎｍは表示するカラーによって複数のグループに区分される。複数の画素ＰＸ１１〜ＰＸｎｍは主要色（ｐｒｉｍａｒｙ  ｃｏｌｏｒ）の中で１つを表示する。主要色はレッド、グリーン、ブルー、及びホワイトを含む。一方、これに制限されることはなく、主要色はイエロー、シアン、マゼンタ等の多様な色相をさらに含んでもよい。
【００３４】
例示的に、図面に示されなかったが、表示パネルＤＰは第１基板ＤＳ１の非表示領域ＮＤＡに配置されたダミーゲートラインをさらに含んでもよい。例示的に、ダミーゲートラインには画素が接続されなくともよい。ダミーゲートラインはゲート駆動回路１１０と接続される。
【００３５】
ゲート駆動回路１１０及びデータ駆動回路１２０は信号制御部ＳＣ（例えば、タイミングコントローラ）から制御信号を受信する。信号制御部ＳＣはメイン回路基板ＭＣＢに実装される。信号制御部ＳＣは外部グラフィック制御部（図示せず）から映像データ及び制御信号を受信する。制御信号は垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号、及びクロック信号を含む。
【００３６】
垂直同期信号Ｖｓｙｎｃはフレーム区間Ｆｎ−１、Ｆｎ、Ｆｎ＋１を区別する信号である。水平同期信号Ｈｓｙｎｃは水平区間ＨＰを区別する信号、即ち、行区別信号である。データイネーブル信号はデータが入ってくる区域を表示するための信号としてデータが出力される間のみハイレベルになる。クロック信号は一定の周期間隔で信号を切り替える。
【００３７】
ゲート駆動回路１１０はフレーム区間Ｆｎ−１、Ｆｎ、Ｆｎ＋１の間に信号制御部ＳＣから受信した制御信号（以下、ゲート制御信号と称する）に基づいてゲート信号ＧＳ１〜ＧＳｎを生成し、ゲート信号ＧＳ１〜ＧＳｎを複数のゲートラインＧＬ１〜ＧＬｎに出力する。ゲート信号ＧＳ１〜ＧＳｎは水平区間ＨＰに対応するように順次出力される。ゲート駆動回路１１０は薄膜工程を通じて画素ＰＸ１１〜ＰＸｎｍと共に形成される。例示的に、ゲート駆動回路１１０は非表示領域ＮＤＡにＡＳＧ（Ａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ  ＴＦＴ  Ｇａｔｅ  ｄｒｉｖｅｒ  ｃｉｒｃｕｉｔ）の形態又はＯＳＧ（Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＴＦＴ  Ｇａｔｅ  ｄｒｉｖｅｒ  ｃｉｒｃｕｉｔ）の形態で実装される。
【００３８】
例示的に、表示装置１００は少なくとも２つ以上のゲート駆動回路を含んでもよい。少なくとも２つ以上のゲート駆動回路の中で一部は複数のゲートラインＧＬ１〜ＧＬｎの左側末端（即ち、第１方向の末端）に接続され、残りは複数のゲートラインＧＬ１〜ＧＬｎの右側末端（即ち、第２方向の末端）に接続される。また、少なくとも２つ以上のゲート駆動回路の中で一部は奇数番目のゲートラインに接続され、残りは偶数番目のゲートラインに接続される。
【００３９】
データ駆動回路１２０は信号制御部ＳＣから受信された制御信号（以下で、「データ信号」と称する）に応答して信号制御部ＳＣから提供された映像データに基づいて階調電圧を生成する。データ駆動回路１２０は階調電圧をデータ電圧ＤＳとして複数のデータラインＤＬ１〜ＤＬｍに提供する。
【００４０】
データ電圧ＤＳは共通電圧に対して正の値を有する正極性データ電圧及び／又は負の値を有する負極性データ電圧を含む。各々の水平区間ＨＰの間にデータラインＤＬ１〜ＤＬｍに印加されるデータ電圧の一部は正極性を有し、他の一部は負極性を有する。データ電圧ＤＳの極性は液晶の劣化を防止するためにフレーム区間Ｆｎ−１、Ｆｎ、Ｆｎ＋１によって反転される。データ駆動回路１２０は反転信号に応答してフレーム区間単位で反転されたデータ電圧を生成する。
【００４１】
データ駆動回路１２０は駆動チップ１２１及び駆動チップ１２１が実装された軟性回路基板１２２を含む。軟性回路基板１２２及び駆動チップ１２１はそれぞれ複数提供されてもよい。軟性回路基板１２２はメイン回路基板ＭＣＢと第１基板ＤＳ１とを電気的に接続する。複数の駆動チップ１２１は複数のデータラインＤＬ１〜ＤＬｍの中で対応するデータラインを駆動する。例えば、複数の駆動チップ１２１は複数のデータラインＤＬ１〜ＤＬｍの中で対応するデータラインに対応するデータ信号（又はデータ電圧）を提供する。例示的に、複数の駆動チップ１２１の中でいずれか１つは複数のデータラインＤＬ１〜ＤＬｍの中で少なくとも２つのデータラインを駆動する。
【００４２】
図１はテープキャリアパッケージ（ＴＣＰ；Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）タイプのデータ駆動回路１２０を例示的に図示した。例示的に、データ駆動回路１２０はチップオンガラス（ＣＯＧ：Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式で第１基板ＤＳ１の非表示領域ＮＤＡ上に配置されてもよい。
【００４３】
図３は図１の複数の画素の中でいずれか１つの画素を例示的に示す等価回路図である。図４は図１の複数の画素の中でいずれか１つの画素を例示的に示す断面図である。例示的に、図１の複数の画素ＰＸ１１〜ＰＸｎｍの各々は図３及び図４に図示された画素ＰＸｉｊと類似する構造を有する。
【００４４】
図３及び図４を参照すれば、画素ＰＸｉｊは画素薄膜トランジスタＴＲ（以下で、「画素トランジスタ」と称する）、液晶キャパシタＣｌｃ、及びストレージキャパシタＣｓｔを含む。以下で記載されるトランジスタは薄膜トランジスタを意味する。例示的に、ストレージキャパシタＣｓｔは省略されてもよい。
【００４５】
画素トランジスタＴＲは第ｉゲートラインＧＬｉ及び第ｊデータラインＤＬｊと電気的に接続される。例えば、画素トランジスタＴＲの制御電極は第ｉゲートラインＧＬｉと電気的に接続され、入力電極は第ｊデータラインＤＬｊと電気的に接続される。画素トランジスタＴＲは第ｉゲートラインＧＬｉから受信したゲート信号に応答して第ｊデータラインＤＬｊから受信したデータ信号に対応する画素電圧を出力する。
【００４６】
液晶キャパシタＣｌｃは画素トランジスタＴＲの出力電極と電気的に接続され、画素トランジスタＴＲから出力された画素電圧を充電する。液晶キャパシタＣｌｃに充電された電荷量にしたがって、液晶層ＬＣＬに含まれた液晶ディレクタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｒｅｃｔｏｒｓ）の配列が変化される。液晶ディレクタの配列によって液晶層へ入射された光は透過されるか、或いは遮断される。
【００４７】
ストレージキャパシタＣｓｔは液晶キャパシタＣｌｃに並列に接続される。ストレージキャパシタＣｓｔは液晶ディレクタの配列を一定の間維持させる。
【００４８】
図４に示したように画素トランジスタＴＲは第ｉゲートラインＧＬｉに接続された制御電極ＧＥ、制御電極ＧＥに重畳する活性化部ＡＬ、第ｊデータラインＤＬｊに接続された入力電極ＳＥ、及び入力電極ＳＥと離隔されて配置された出力電極ＤＥを含む。
【００４９】
液晶キャパシタＣｌｃは画素電極ＰＥと共通電極ＣＥとを含む。ストレージキャパシタＣｓｔは画素電極ＰＥとストレージラインＳＴＬの一部分を含む。
【００５０】
第１基板ＤＳ１の上部面に第ｉゲートラインＧＬｉ及びストレージラインＳＴＬが配置される。制御電極ＧＥは第ｉゲートラインＧＬｉから分岐される。第ｉゲートラインＧＬｉ及びストレージラインＳＴＬはアルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）等の金属、又はこれらの合金等を含む。第ｉゲートラインＧＬｉ及びストレージラインＳＴＬは、例えば、チタニウム層及び銅層の多層構造を有してもよい。
【００５１】
第１基板ＤＳ１に制御電極ＧＥ及びストレージラインＳＴＬをカバーする第１絶縁層１０が配置される。第１絶縁層１０は無機物及び有機物のうち少なくとも１つを含んでもよい。したがって，第１絶縁層１０は有機膜であるか、或いは無機膜である。第１絶縁層１０は、例えば、シリコン窒化物層及びシリコン酸化物層とを含む多層構造を有してもよい。
【００５２】
第１絶縁層１０上に制御電極ＧＥと重畳する活性化部ＡＬが配置される。活性化部ＡＬは半導体層とオーミックコンタクト層とを含む。第１絶縁層１０上に半導体層が配置され、半導体層上にオーミックコンタクト層が配置される。
【００５３】
半導体層はアモルファスシリコン又はポリシリコンを含む。また，半導体層は金属酸化物半導体を含む。オーミックコンタクト層は半導体層より高密度にドーピングされたドーパントを含む。オーミックコンタクト層は離隔された２つの部分を含む。本発明の一実施形態でオーミックコンタクト層は一体の形状を有する。
【００５４】
活性化部ＡＬ上に出力電極ＤＥと入力電極ＳＥとが配置される。出力電極ＤＥと入力電極ＳＥとは互いに離隔されて配置される。出力電極ＤＥと入力電極ＳＥとの各々は制御電極ＧＥに部分的に重畳する。
【００５５】
さらに具体的には、出力電極ＤＥと入力電極ＳＥは活性化部ＡＬ上に配置される。平面上で出力電極ＤＥは活性化部ＡＬの一部分に完全に重畳し、入力電極ＳＥは活性化部ＡＬの他の部分に完全に重畳する。
【００５６】
第１絶縁層１０上に活性化部ＡＬ、出力電極ＤＥ、及び入力電極ＳＥをカバーする第２絶縁層２０が配置される。第２絶縁層２０は無機物及び有機物のうち少なくとも１つを含んでもよい。第２絶縁層２０は有機膜であるか、或いは無機膜である。第２絶縁層２０は、例えば、シリコン窒化物層及びシリコン酸化物層とを含む多層構造を有してもよい。
【００５７】
図１には積層構造（ｓｔａｇｇｅｒｅｄ  ｓｔｒｕｃｔｕｒｅ）を有する画素トランジスタＴＲを例示的に図示したが、画素トランジスタＴＲの構造はこれに制限されない。画素トランジスタＴＲは平坦構造（ｐｌａｎａｒ  ｓｔｒｕｃｔｕｒｅ）を有してもよい。
【００５８】
第２絶縁層２０上に第３絶縁層３０が配置される。第３絶縁層３０は平坦面を提供する。第３絶縁層３０は有機物を含む。
【００５９】
第３絶縁層３０上に画素電極ＰＥが配置される。画素電極ＰＥは第２絶縁層２０及び第３絶縁層３０を貫通するコンタクトホールＣＨを通じて出力電極ＤＥに接続される。第３絶縁層３０上に画素電極ＰＥをカバーする配向膜（図示せず）が配置されてもよい。
【００６０】
第２基板ＤＳ２の表面上にカラーフィルタ層ＣＦが配置される。カラーフィルタ層ＣＦ上に共通電極ＣＥが配置される。共通電極ＣＥには共通電圧が印加される。共通電圧と画素電圧とは異なる値を有する。共通電極ＣＥ上に共通電極ＣＥをカバーする配向膜（図示せず）が配置されてもよい。カラーフィルタ層ＣＦと共通電極ＣＥとの間にその他の絶縁層が配置されてもよい。
【００６１】
液晶層ＬＣＬを介して配置された画素電極ＰＥと共通電極ＣＥとは液晶キャパシタＣｌｃを形成する。また、第１絶縁層１０、第２絶縁層２０、及び第３絶縁層３０を介して配置された画素電極ＰＥ及びストレージラインＳＴＬの一部分はストレージキャパシタＣｓｔを形成する。ストレージラインＳＴＬは画素電圧と異なる値のストレージ電圧を受信する。ストレージ電圧は共通電圧と同一の値を有する。
【００６２】
一方、図３に図示された画素ＰＸｉｊの断面は１つの例示に過ぎない。図３に図示されたのと異なり、カラーフィルタ層ＣＦ及び共通電極ＣＥのうち少なくとも１つは第１基板ＤＳ１上に配置されてもよい。言い換えると、液晶表示パネルはＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（ｉｎ−ｐｌａｎｅ  ｓｗｉｔｃｈｉｎｇ）モード又はＦＦＳ（ｆｒｉｎｇｅ−ｆｉｅｌｄ  ｓｗｉｔｃｈｉｎｇ）モード、及びＰＬＳ（Ｐｌａｎｅ  ｔｏ  Ｌｉｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード等の画素を含んでもよい。
【００６３】
図５は図１のゲート駆動回路を詳細に示すブロック図である。図５を参照すれば、ゲート駆動回路１１０は複数の駆動ステージＳＲＣ１〜ＳＲＣｎを含む。複数の駆動ステージＳＲＣ１〜ＳＲＣｎは互いに従属的に（又は直列に）接続される。以下で説明を簡単にするために、第１駆動ステージＳＣＲ１は複数の駆動ステージＳＲＣ１〜ＳＲＣｎの中で第１番目の駆動ステージであり、第１乃至第ｎ駆動ステージＳＲＣ１〜ＳＲＣｎは順次に直列接続されたものと仮定する。しかし、本発明の範囲はこれに限定されない。
【００６４】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎは複数のゲートラインＧＬ１〜ＧＬｎに各々接続される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々は接続されたゲートラインにゲート信号ＧＳ１〜ＧＳｎを提供する。例示的に、複数の駆動ステージＳＲＣ１〜ＳＲＣｎに接続されたゲートラインは全体のゲートラインの中で奇数番目のゲートラインであってもよく、または偶数番目のゲートラインであってもよい。
【００６５】
ゲート駆動回路１１０は複数の駆動ステージＳＲＣ１〜ＳＲＣｎの中で末端に配置された駆動ステージＳＲＣｎに接続されたダミーステージＳＲＣ−Ｄ１、ＳＲＣ−Ｄ２をさらに含む。ダミーステージＳＲＣ−Ｄ１、ＳＲＣ−Ｄ２はダミーゲートラインＧＬ−Ｄ１、ＧＬ−Ｄ２に接続される。例示的に、ダミーステージＳＲＣ−Ｄ１、ＳＲＣ−Ｄ２の数は増加又は減少されてもよい。ダミーステージＳＲＣ−Ｄ１、ＳＲＣ−Ｄ２の数が変化することによって、ダミーゲートラインＧＬ−Ｄ１、ＧＬ−Ｄ２の数もまた変化される。ダミーステージＳＲＣ−Ｄ１、ＳＲＣ−Ｄ２は複数の駆動ステージＳＲＣ１〜ＳＲＣｎと類似する構造を有してもよいし、複数の駆動ステージＳＲＣ１〜ＳＲＣｎと異なる構造を有してもよい。
【００６６】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々は出力端子ＯＵＴ、キャリー端子ＣＲＴ、入力端子ＩＮ、第１制御端子ＣＴ１、第２制御端子ＣＴ２、クロック端子ＣＫ、第１電圧入力端子Ｖ１、及び第２電圧入力端子Ｖ２を含む。
【００６７】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の出力端子ＯＵＴは複数のゲートラインＧＬ１〜ＧＬｎの中で対応するゲートラインと接続される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎから生成されたゲート信号ＧＳ１〜ＧＳｎは複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の出力端子ＯＵＴを通じて複数のゲートラインＧＬ１〜ＧＬｎに提供される。
【００６８】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々のキャリー端子ＣＲＴは該当駆動ステージの次の駆動ステージの入力端子ＩＮと電気的に接続される。例えば、第３駆動ステージＳＲＣ３のキャリー端子ＣＲＴは次の駆動ステージである第４駆動ステージＳＲＣ４の入力端子ＩＮと電気的に接続される。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々のキャリー端子ＣＲＴはキャリー信号ＣＲＳ１〜ＣＲＳｎを出力する。
【００６９】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の入力端子ＩＮは該当駆動ステージの前の駆動ステージのキャリー信号を受信する。例えば、第３駆動ステージＳＲＣ３の入力端子ＩＮは前の駆動ステージである第２駆動ステージＳＲＣ２のキャリー信号ＣＲＳ２（以下、第２キャリー信号）を受信する。例示的に、複数の駆動ステージＳＲＣ１〜ＳＲＣｎの中で第１番目の駆動ステージである第１駆動ステージＳＲＣ１の入力端子ＩＮはゲート駆動回路１１０の駆動を開始する開示信号ＳＴＶを受信する。
【００７０】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の第１及び第２制御端子ＣＴ１、ＣＴ２は複数の駆動ステージＳＲＣ１〜ＳＲＣｎのキャリー信号を受信する。さらに詳細な例として複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の第１制御端子ＣＴ１は該当駆動ステージの次の駆動ステージのキャリー信号を受信する。例えば、第３駆動ステージＳＲＣ３の第１制御端子ＣＴ１は次の駆動ステージである第４駆動ステージＳＲＣ４の第４キャリー信号ＣＲＳ４を受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の第２制御端子ＣＴ２は該当駆動ステージの次の次の駆動ステージのキャリー信号を受信する。例えば、第３駆動ステージＳＲＣ３の第２制御端子ＣＴ２は第５駆動ステージＳＲＣ５の第５キャリー信号ＣＲＳ５を受信する。例示的に、複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の制御端子の数は増加又は減少されてもよい。
【００７１】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々のクロック端子ＣＫは第１クロック信号ＣＫＶ又は第２クロック信号ＣＫＶＢを受信する。例えば、複数の駆動ステージＳＲＣ１〜ＳＲＣｎの中で奇数番目の駆動ステージ（即ち、ＳＲＣ１、ＳＲＣ３、ＳＲＣ５）のクロック端子ＣＫは第１クロック信号ＣＫＶを各々受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの中で偶数番目の駆動ステージＳＲＣ２、ＳＲＣ４、ＳＲＣｎのクロック端子ＣＫは第２クロック信号ＣＫＶＢを各々受信する。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとは位相が異なる信号である。第２クロック信号ＣＫＶＢは第１クロック信号ＣＫＶが反転された信号である。
【００７２】
複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の第１電圧入力端子Ｖ１は第１放電電圧ＶＳＳ１を受信する。複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々の第２電圧入力端子Ｖ２は第２放電電圧ＶＳＳ２を受信する。第２放電電圧ＶＳＳ２は第１放電電圧ＶＳＳ１と異なる電圧を有する。一実施形態で、第２放電電圧ＶＳＳ２は第１放電電圧ＶＳＳ１より低いレベルを有する。
【００７３】
例示的に、ダミーステージＳＲＣ−Ｄ１、ＳＲＣ−Ｄ２の制御端子ＣＴ１、ＣＴ２のうちでいずれか１つは開始信号ＳＴＶを受信する。
【００７４】
例示的に、複数の駆動ステージＳＲＣ１〜ＳＲＣｎの各々は回路構成によって、出力端子ＯＵＴ、入力端子ＩＮ、キャリー端子ＣＲ、第１及び第２制御端子ＣＴ１、ＣＴ２、クロック端子ＣＫ、第１電圧入力端子Ｖ１、及び第２電圧入力端子Ｖ２のうちいずれか１つが省略されてもよく、或いは他の端子がさらに含まれてもよい。例えば、第１電圧入力端子Ｖ１及び第２電圧入力端子Ｖ２のうちいずれか１つは省略されてもよい。また、複数の駆動ステージＳＲＣ１〜ＳＲＣｎの接続関係も変更され得る。
【００７５】
図６は図５の複数の駆動ステージの中で第３駆動ステージを例示的に示す回路図である。図７は図６の第３駆動ステージの入出力信号の波形図である。例示的に、図６及び図７を参照して第３駆動ステージＳＲＣ３が説明されるが、本発明の範囲はこれに限定されるものではなく、残る駆動ステージもまた第３駆動ステージＳＲＣ３と類似する構造を有する。例示的に、図７の波形図は、図面を簡単にするために簡略化された波形図であり、実際の信号レベルと差があり得るので、本発明がこれに限定されるものではない。
【００７６】
また、説明を簡単にするために、当該駆動ステージは第３駆動ステージＳＲＣ３であり、前の駆動ステージは第２駆動ステージＳＲＣ２であり、次の駆動ステージは第４駆動ステージＳＲＣ４であり、次の次の駆動ステージは第５駆動ステージＳＲＣ５であると仮定する。しかし、本発明の範囲がこれに限定されるものではない。
【００７７】
図６及び図７を参照すれば、第３駆動ステージＳＲＣ３は出力部１１１−１、１１１−２、制御部１１２、インバータ部１１３、及びプルダウン部１１４−１、１１４−２を含む。出力部１１１−１、１１１−２は第３ゲート信号ＧＳ３を出力する第１出力部１１１−１及び第３キャリー信号ＣＲＳ３を出力する第２出力部１１１−２を含む。プルダウン部１１４−１、１１４−２は出力端子ＯＵＴをダウンさせる第１プルダウン部１１４−１及びキャリー端子ＣＲＴをダウンさせる第２プルダウン部１１４−２を含む。第３駆動ステージＳＲＣ３の回路は例示的なものに過ぎず、変更され得る。
【００７８】
第１出力部１１１−１は第１出力トランジスタＴＲ＿Ｏ１を含む。第１出力トランジスタＴＲ＿Ｏ１は第１クロック信号ＣＫＶを受信する入力電極、第１ノード（ＮＱ又は制御ノード）に接続された制御電極、及び第３ゲート信号ＧＳ３を出力する出力電極を含む。
【００７９】
第２出力部１１１−２は第２出力トランジスタＴＲ＿Ｏ２を含む。第２出力トランジスタＴＲ＿Ｏ２は第１クロック信号ＣＫＶを受信する入力電極、第１ノードＮＱに接続された制御電極、及び第３キャリー信号ＣＲＳ３を出力する出力電極を含む。
【００８０】
制御部１１２は第１出力部１１１−１及び第２出力部１１１−２の動作を制御する。制御部１１２は第２駆動ステージＳＲＣ２（即ち、前の駆動ステージ）から出力された第２キャリー信号ＣＲＳ２を入力端子ＩＮを通じて受信する。制御部１１２は入力端子ＩＮを通じて受信された第２キャリー信号ＣＲＳ２に応答して第１出力部１１１−１及び第２出力部１１１−２をターンオンさせる。制御部１１２は第４駆動ステージＳＲＣ４（即ち、次の駆動ステージ）から出力された第４キャリー信号ＣＲＳ４に応答して第１出力部１１１−１及び第２出力部１１１−２をターンオフさせる。
【００８１】
例示的に、制御部１１２はインバータ部１１３から出力されたスイッチング信号にしたがって、第１出力部１１１−１及び第２出力部１１１−２のタンオフを維持させる。制御部１１２はキャリー端子ＣＲＴを通じて出力される第３キャリー信号ＣＲＳ３を使用してオフ時のリーク電流を防止することができる。
【００８２】
制御部１１２は第１制御トランジスタＴＲ＿Ｃ１、第２制御トランジスタＴＲ＿Ｃ２、第３制御トランジスタＴＲ＿Ｃ３１、ＴＲ＿Ｃ３２、第４制御トランジスタＴＲ＿Ｃ４１、ＴＲ＿Ｃ４２、及びキャパシタＣＡＰを含む。例示的に、図６の実施形態では直列接続された２つの第３制御トランジスタＴＲ＿Ｃ３１、ＴＲ＿Ｃ３２及び直列接続された２つの第４制御トランジスタＴＲ＿Ｃ４１、ＴＲ＿Ｃ４２を例示的に図示した。
【００８３】
第１制御トランジスタＴＲ＿Ｃ１は第１ノードＮＱと接続された出力電極、及び第２ノードＮＢ又は入力ノードに共通に接続される制御電極及び入力電極を含む。本実施形態によれば、第２ノードＮＢは入力端子ＩＮと接続される。第１制御トランジスタＴＲ＿Ｃ１は第２ノードＮＢから第１ノードＮＱに電流パスが形成されるようにダイオード接続される。第１制御トランジスタＴＲ＿Ｃ１は入力端子ＩＮから受信される信号（即ち、第２キャリー信号ＣＲＳ２）を第１ノードＮＱに提供する。第１ノードＮＱは第１制御トランジスタＴＲ＿Ｃ１から提供される第２キャリー信号ＣＲＳ２によって電位が上昇する。また、第１ノードＮＱの電位は第３ゲート信号ＧＳ３が出力されるとき、再度ブースティングされる。
【００８４】
第２制御トランジスタＴＲ＿Ｃ２はキャリー端子ＣＲＴに共通に接続される制御電極及び入力電極、及び第２ノードＮＢに接続された出力電極を含む。即ち、第２制御トランジスタＴＲ＿Ｃ２はキャリー端子ＣＲＴから第２ノードＮＢに電流パスが形成されるようにダイオード接続される。第２制御トランジスタＴＲ＿Ｃ２はキャリー端子ＣＴＲからの信号（即ち、第３キャリー信号ＣＲＳ３）を第２ノードＮＢに提供する。第２制御トランジスタＴＲ＿Ｃ２から提供される信号によって、第２ノードＮＢの電位が所定のレベルまで上昇する。例示的に、所定のレベルは第３キャリー信号ＣＲＳ３の電位より低いレベルである。例示的に、所定のレベルは第３キャリー信号ＣＲＳ３の電位よりも第２制御トランジスタＴＲ＿Ｃ２の臨界電圧ぐらい低い電圧である。
【００８５】
例えば、図７に示したように第３水平区間ＨＰ３の間、第３キャリー信号ＣＲＳ３はハイ電圧ＶＨ−Ｃである。第２制御トランジスタＴＲ＿Ｃ２は第３キャリー信号ＣＲＳ３を第２ノードＮＢに提供し、第２ノードＮＢの電位はミドル電圧ＶＭ−Ｃに上昇される。
【００８６】
上述したように、第２制御トランジスタＴＲ＿Ｃ２を通じて提供される第３キャリー信号ＣＲＳ３によって、第２ノードＮＢの電位が上昇することによって、第３水平区間ＨＰ３の間に第１制御トランジスタＴＲ＿Ｃ１のドレイン−ソース電圧ＶＤＳが低くなる。これによって、第１制御トランジスタＴＲ＿Ｃ１の不良又は劣化を防止することができる。また、第３水平区間ＨＰ３の間の第２ノードＮＱのオフ時のリーク電流を防止することができる。
【００８７】
キャパシタＣＡＰは第１出力部１１１−１の第１出力トランジスタＴＲ＿Ｏ１の制御電極及び出力電極の間に提供される。または、キャパシタＣＡＰは出力端子ＯＵＴ及び第１ノードＮＱの間に提供される。
【００８８】
第３制御トランジスタＴＲ＿Ｃ３１ＴＲ＿Ｃ３２は第２電圧入力端子Ｖ２と第１ノードＮＱとの間に直列に接続される。第３制御トランジスタＴＲ＿Ｃ３１、ＴＲ＿Ｃ３２の制御電極は共通的に第１制御端子ＣＴ１に接続される。第３制御トランジスタＴＲ＿Ｃ３１、ＴＲ＿Ｃ３２は第１制御端子ＣＴ１から提供される第４キャリー信号ＣＲＳ４に応答して第１ノードＮＱに第２放電電圧ＶＳＳ２を提供する。
【００８９】
第４制御トランジスタＴＲ＿Ｃ４１、ＴＲ＿Ｃ４２は第２電圧入力端子Ｖ２と第１ノードＮＱとの間に直列に接続される。第４制御トランジスタＴＲ＿Ｃ４１、ＴＲ＿Ｃ４２の制御電極は共通的に第３ノードＮＣ又は出力ノードに接続される。第３ノードＮＣはインバータ部１１３の出力端子に接続される。第４制御トランジスタＴＲ＿Ｃ４１、ＴＲ＿Ｃ４２はインバータ部１１３から出力されたスイッチング信号に応答して第１ノードＮＱに第２放電電圧ＶＳＳ２を提供する。
【００９０】
例示的に、第３制御トランジスタＴＲ＿Ｃ３１、ＴＲ＿Ｃ３２のうちいずれか１つが省略されてもよく、又は第４制御トランジスタＴＲ＿Ｃ４１、ＴＲ＿Ｃ４２のうちいずれか１つが省略されてもよい。また、第３制御トランジスタＴＲ＿Ｃ３１、ＴＲ＿Ｃ３２及び第４制御トランジスタＴＲ＿Ｃ４１、ＴＲ＿Ｃ４２のうちいずれか１つは第２電圧入力端子Ｖ２ではなく第１電圧入力端子Ｖ１に接続されてもよい。
【００９１】
続いて、図６及び図７を参照すれば、インバータ部１１３は第３ノードＮＣのスイッチング信号を出力する。インバータ部１１３は第１乃至第４インバータトランジスタＴＲ＿Ｉ１、ＴＲ＿Ｉ２、ＴＲ＿Ｉ３、ＴＲ＿Ｉ４を含む。第１インバータトランジスタＴＲ＿Ｉ１はクロック端子ＣＫに共通に接続された入力電極と制御電極、及び第２インバータトランジスタＴＲ＿Ｉ２の制御電極に接続された出力電極を含む。第２インバータトランジスタＴＲ＿Ｉ２はクロック端子ＣＫに接続された入力電極、及び第３ノードＮＣに接続された出力電極を含む。
【００９２】
第３インバータトランジスタＴＲ＿Ｉ３は第１インバータトランジスタＴＲ＿Ｉ１の出力電極に接続された出力電極、キャリー端子ＣＲＴに接続された制御電極、及び第２電圧入力端子Ｖ２に接続された入力電極を含む。第４インバータトランジスタＴＲ＿Ｉ４は第３ノードＮＣに接続された出力電極、キャリー端子ＣＲＴに接続された制御電極、及び第２電圧入力端子Ｖ２に接続された入力電極を含む。
【００９３】
例示的に、第３及び第４インバータトランジスタＴＲ＿Ｉ３、ＴＲ＿Ｉ４の制御電極は出力端子ＯＵＴに接続され、第３及び第４インバータトランジスタＴＲ＿Ｉ３、ＴＲ＿Ｉ４の出力電極は第１電圧入力端子Ｖ１に接続される。
【００９４】
第１プルダウン部１１４−１は第１プルダウントランジスタＴＲ＿Ｄ１及び第２プルダウントランジスタＴＲ＿Ｄ２を含む。第１プルダウントランジスタＴＲ＿Ｄ１は第１電圧入力端子Ｖ１に接続された入力電極、第３ノードＮＣに接続された制御電極、及び出力端子ＯＵＴに接続された出力電極を含む。第２プルダウントランジスタＴＲ＿Ｄ２は第１電圧入力端子Ｖ１に接続された入力電極、第１制御端子ＣＴ１に接続された制御電極、及び出力端子ＯＵＴに接続された出力電極を含む。例示的に、第１プルダウントランジスタＴＲ＿Ｄ１の入力電極及び第２プルダウントランジスタＴＲ＿Ｄ２の入力電極のうち少なくとも１つは第２電圧入力端子Ｖ２に接続される。
【００９５】
第２プルダウン部１１４−２は第３プルダウントランジスタＴＲ＿Ｄ３及び第４プルダウントランジスタＴＲ＿Ｄ４を含む。第３プルダウントランジスタＴＲ＿Ｄ３は第２電圧入力端子Ｖ２に接続された入力電極、第３ノードＮＣに接続された制御電極、及びキャリー端子ＣＲＴに接続された出力電極を含む。第４プルダウントランジスタＴＲ＿Ｄ４は第２電圧入力端子Ｖ２に接続された入力電極、第２制御端子ＣＴ２に接続された制御電極、及びキャリー端子ＣＲＴに接続された出力電極を含む。例示的に、第３プルダウントランジスタＴＲ＿Ｄ３の入力電極及び第４プルダウントランジスタＴＲ＿Ｄ４の入力電極のうち少なくとも１つは第１電圧入力端子Ｖ１に接続されてもよい。
【００９６】
続いて、図６及び図７を参照すると、第３駆動ステージＳＲＣ３の動作がさらに詳細に説明される。図７に示したように、第１及び第２クロック信号ＣＫＶ、ＣＫＶＢは互いに位相が反対である信号（即ち、反転された信号（ｉｎｖｅｒｔｉｎｇ  ｓｉｇｎａｌ））である。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとは１８０°の位相差を有する。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとの各々はレベルが低いロー区間ＶＬ−Ｃ（ロー電圧）とレベルが相対的に高いハイ区間ＶＨ−Ｃ（ハイ電圧）とを含む。第１クロック信号ＣＫＶと第２クロック信号ＣＫＶＢとの各々は交互するロー区間とハイ区間とを含む。ハイ電圧ＶＨ−Ｃは約１０Ｖである。ロー電圧ＶＬ−Ｃは約−１６Ｖである。ロー電圧ＶＬ−Ｃは第２放電電圧ＶＳＳ２（図５参照）と同一のレベルを有する。
【００９７】
第３ゲート信号ＧＳ３はレベルが低いロー区間ＶＬ−Ｇ（ロー電圧）とレベルが相対的に高いハイ区間ＶＨ−Ｇ（ハイ電圧）を含む。第３ゲート信号ＧＳ３のロー電圧ＶＬ−Ｇは第１放電電圧ＶＳＳ１（図５参照）と同一のレベルを有する。ロー電圧ＶＬ−Ｇは約−１３Ｖである。第３ゲート信号ＧＳ３は一部の区間の間に第１クロック信号ＣＫＶのロー電圧ＶＬ−Ｃと同一のレベルを有する。第３ゲート信号ＧＳ３のハイ電圧ＶＨ−Ｇは第１クロック信号ＣＫＶのハイ電圧ＶＨ−Ｃと同一のレベルを有する。
【００９８】
第３キャリー信号ＣＲＳ３はレベルが低いロー区間とレベルが相対的に高いハイ区間とを含む。第３キャリー信号ＣＲＳ３は互いに異なる区間にロー電圧ＶＬ−Ｃとハイ電圧ＶＨ−Ｃとを有する。第３キャリー信号ＣＲＳ３は第１クロック信号ＣＫＶに基づいて生成されるので，第１クロック信号ＣＫＶと類似する電圧レベルを有する。
【００９９】
例示的に、図７に図示された第２乃至第７水平区間ＨＰ２〜ＨＰ７の各々は第２乃至第７駆動ステージＳＲＣ２〜ＳＲＣ７から各々第２乃至第７ゲート信号ＧＳ２〜ＧＳ７が出力される区間を示す。
【０１００】
図７に示したように、第２水平区間ＨＰ２の間に第２駆動ステージＳＲＣ２から出力された第２キャリー信号ＣＲＳ２はハイ電圧ＶＨ−Ｃである。この時、第１制御トランジスタＴＲ＿Ｃ１は第２キャリー信号ＣＲＳ２に応答して第１ノードＮＱの電位を第１電圧ＶＱ１にプリチャージする。例示的に、第２水平区間ＨＰ２の間に第２駆動ステージＳＲＣ２からハイ電圧ＶＧ−Ｈの第２ゲート信号ＧＳ２が出力される。
【０１０１】
第２水平区間ＨＰ２の間に第１電圧ＶＱ１にプリチャージされた第１ノードＮＱによって、第１及び第２出力トランジスタＴＲ＿Ｏ１ＴＲ＿Ｏ２はターンオンされる。その後、第３水平区間ＨＰ３の間に第１クロック信号ＣＫＶがハイ電圧ＶＨ−Ｃになる場合、第１出力トランジスタＴＲ＿Ｏ１を通じて第３ゲート信号ＧＳ３がキャパシタＣＡＰに提供される。これによって、第１ノードＮＱは第２電圧ＶＱ２に上昇される。第３水平区間ＨＰ３の間のハイ電圧ＶＨ−Ｃの第１クロック信号ＣＫＶによって、第３キャリー信号ＣＲＳ３及び第３ゲート信号ＧＳ３のレベルは各々ハイ電圧ＶＨ−ＣＶＨ−Ｇに上昇する。
【０１０２】
第３水平区間ＨＰ３の間に第２制御トランジスタＴＲ＿Ｃ２はキャリー端子ＣＲＴから第２ノードＮＢへの電流パスを形成する。即ち、キャリー端子ＣＲＴからの第３キャリー信号ＣＲＳ３がハイ電圧ＶＨ−Ｃに上昇することによって、第２ノードＮＢのレベルが上昇する。この時、上昇された第２キャリー信号ＣＲＳ２のレベルは第３キャリー信号ＣＲＳ３のハイ電圧ＶＨ−Ｃより低い。
【０１０３】
その後、第４水平区間ＨＰ４で第１制御端子ＣＴ１を通じて提供される第４駆動ステージＳＲＣ４の第４キャリー信号ＣＲＳ４がハイ電圧ＶＨ−Ｃに上昇し、第１クロック信号ＣＫＶがロー電圧ＶＬ−Ｃに下降する。この時、第４キャリー信号ＣＲＳ４に応答して第３制御トランジスタＴＲ＿Ｃ３１、ＴＲ＿Ｃ３２及び第２プルダウントランジスタＴＲ＿Ｄ２がターンオンされ、インバータ部１１３からの第３ノードＮＣのスイッチング信号に応答して第４制御トランジスタＴＲ＿Ｃ４１、ＴＲ＿Ｃ４２、第１プルダウントランジスタＴＲ＿Ｄ１及び第３プルダウントランジスタＴＲ＿Ｄ３がターンオンされる。ターンオンされたトランジスタによって、出力端子ＯＵＴの第３ゲート信号ＧＳ３及びキャリー端子ＣＲＴの第３キャリー信号ＣＲＳ３は各々ロー電圧ＶＬ−ＧＶＬ−Ｃに下降する。
【０１０４】
この時、上述したのと同様に、第３キャリー信号ＣＲＳ３は第４駆動ステージＳＲＣ４の第４キャリー信号ＣＲＳ４によって、所定のレベルまで上昇する。その後の第５乃至第７水平区間ＨＰ５〜ＨＰ７で各該当駆動ステージ（例えば、第５乃至第７駆動ステージＳＲＣ５〜ＳＲＣ７）は上述したのと類似した方法で動作する。
【０１０５】
図８は本発明による効果を説明するためのグラフである。例示的に、図８のグラフのＸ軸は時間を示し、Ｙ軸は電圧レベルを示す。例示的に、図８の第１セクションは従来技術による第１ノードＮＱの電圧、第２ノードＮＢの電圧、及び第１ノードＮＱと第２ノードＮＢとの間の電圧差を示すグラフである。図８の第２セクションは本発明による第１ノードＮＱの電圧、第２ノードＮＢの電圧、及び第１ノードＮＱと第２ノードＮＢと間の電圧差を示す図面である。
【０１０６】
図８の第１セクション（１ｓｔ  ｓｅｃｔｉｏｎ）を参照すれば、第３水平区間ＨＰ３の間に第１ノードＮＱの電圧は第２電圧ＶＱ２に充電され、第２キャリー信号ＣＲＳ２はロー電圧ＶＬ−Ｃに下降する。この時、第３水平区間ＨＰ３の間の第１ノードＮＱ及び第２ノードＮＢの間の電圧差ＮＱ−ＣＲＳ２（即ち、第１制御トランジスタＴＲ＿Ｃ１のドレイン−ソース電圧）は第１電圧差ΔＶ１を有する。
【０１０７】
次に、図８の第２セクション（２ｎｄ  ｓｅｃｔｉｏｎ）を参照すれば、第３水平区間ＨＰ３の間の第１ノードＮＱの電圧は第２電圧ＶＱ２に充電され、第２キャリー信号ＣＲＳ２はロー電圧ＶＬ−Ｃに下降する。しかし、図６及び図７を参照して説明したように第３水平区間ＨＰ３の間の第３キャリー信号ＣＲＳ３がハイ電圧ＶＨ−Ｃに上昇することによって、第２ノードＮＢの電圧は所定のレベルまで増加する。この時、第３水平区間ＨＰ３の間の第１ノードＮＱ及び第２ノードＮＢの間の電圧差ＮＱ−ＣＲＳ２（即ち、第１制御トランジスタＴＲ＿Ｃ１のドレイン−ソース電圧）は第２電圧差ΔＶ２を有する。
【０１０８】
図８に示したように第２電圧差ΔＶ２は第１電圧差ΔＶ１より小さい。即ち、本発明によれば、第１制御トランジスタＴＲ＿Ｃ１のドレイン−ソース電圧差を低くすることによって、第１制御トランジスタＴＲ＿Ｃ１の劣化及び不良を防止することができる。したがって、向上された信頼性を有するゲート駆動装置が提供される。
【０１０９】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々に変形され得る。したがって、本発明の範囲は上述した実施形態に限定されて定められてはならないし、後述する特許請求の範囲のみでなく、この発明の特許請求の範囲と均等なものによって定められる。
【符号の説明】
【０１１０】
１００  表示装置
ＤＰ    表示パネル
ＤＳ１  第１基板
ＤＳ２  第２基板
１１０  ゲート駆動回路
１２０  データ駆動回路
ＭＣＢ  メイン回路基板
ＳＲＣ１〜ＳＲＣｎ  駆動ステージ
１１１−１   第１出力部   
１１１−２   第２出力部
１１２  制御部
１１３  インバータ部
１１４−１   第１プルダウン部
１１４−２   第２プルダウン部
【図１】
2016130850.tif 000003
【図２】
2016130850.tif 000004
【図３】
2016130850.tif 000005
【図４】
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【図５】
2016130850.tif 000007
【図６】
2016130850.tif 000008
【図７】
2016130850.tif 000009
【図８】
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