(57)【要約】【課題】スイッチング損失の低減効果に優れる半導体装置およびそれを用いた電力変換装置を提供する。【解決手段】半導体装置１００は、ｐ型チャネル層１０３の表面からｐ型チャネル層１０３を貫通してｎ型ドリフト層１０１まで達する複数のトレンチ１０４と、トレンチ１０４の内側に形成された導電体１０５の周囲に形成された絶縁膜１０６を含んで構成される第１および第２のゲート電極１０７，１０８と、ｎ型ドリフト層１０１において、第１および第２のゲート電極１０７，１０８に隣接し、かつトレンチ１０４の下部に選択的に形成されたｐ型フローティング領域１１２と、を備える。【選択図】図１
2016162855.tif 000002
【特許請求の範囲】
【請求項１】
チャネル層の表面から当該チャネル層を貫通してドリフト層まで達する複数のトレンチと、
前記トレンチの内側に形成された導電体の周囲に形成された絶縁膜を含んで構成される第１および第２のゲート電極と、
前記ドリフト層において、前記第１および第２のゲート電極に隣接し、かつ前記トレンチの下部に選択的に形成されたフローティング領域と、を備え、
前記第１および第２のゲート電極にエミッタ電極の電位を基準とした電位差が０Ｖとなる電圧が印加されているときは、前記チャネル層と前記フローティング領域との間にドリフト層が第１導電型の状態で介在し、
前記第１ゲート電極にエミッタ電極の電位を基準とした電位差を正の値とするような電圧が印加され、かつ、前記第２ゲート電極に前記エミッタ電極の電位を基準とした電位差を負の値とするような電圧が印加されているときは、前記チャネル層と、前記第２ゲート電極に隣接する前記フローティング領域との間が、第２導電型に反転した前記ドリフト層を介して互いに接続されることを特徴とする半導体装置。
【請求項２】
第１導電型の第１半導体層と、
前記第１半導体層の第１表面に形成された第２導電型の第２半導体層と、
前記第１半導体層の第２表面に形成された第２導電型の第３半導体層と、
前記第３半導体層の表面から当該第３半導体層を貫通して前記第１半導体層まで達する複数のトレンチと、
前記トレンチの内側に形成された導電体および前記導電体の周囲に形成された絶縁膜を含んで構成される少なくとも２つのゲート電極と、
前記第３半導体層の表面において、前記ゲート電極と隣接して形成された第１導電型の第４半導体層と、
前記第１半導体層において、前記ゲート電極に隣接し、かつ前記第３半導体層と接することなく選択的に形成された第２導電型の第５半導体層と、
前記第３半導体層の表面に形成されたエミッタ電極と、
前記第２半導体層の表面に形成されたコレクタ電極と、を備え、
少なくとも２つの前記ゲート電極は、印加される電圧が互いに独立に制御される第１ゲート電極および第２ゲート電極を含んで構成され、
前記第１ゲート電極および前記第２ゲート電極に前記エミッタ電極の電位を基準とした電位差を０Ｖとするような電圧が印加されているときは、前記第３半導体層と前記第５半導体層との間に第１半導体層が第１導電型の状態で介在し、
前記第１ゲート電極にエミッタ電極の電位を基準とした電位差を正の値とするような電圧が印加され、かつ、前記第２ゲート電極にエミッタ電極の電位を基準とした電位差を負の値とするような電圧が印加されているときは、前記第３半導体層と、前記第２ゲート電極に隣接する前記第５半導体層との間が、第２導電型に反転した前記第１半導体層を介して互いに接続されることを特徴とする半導体装置。
【請求項３】
第１導電型の第１半導体層と、
前記第１半導体層の第１表面に形成された第２導電型の第２半導体層と、
前記第１半導体層の第２表面に形成された第２導電型の第３半導体層と、
前記第３半導体層の表面から当該第３半導体層を貫通して前記第１半導体層まで達する複数のトレンチと、
前記トレンチの内側に形成された導電体および前記導電体の周囲に形成された絶縁膜を含んで構成される少なくとも２つのゲート電極と、
前記第３半導体層の表面において、前記ゲート電極と隣接して形成された第１導電型の第４半導体層と、
前記第１半導体層において、前記ゲート電極に隣接し、かつ前記第３半導体層と接することなく選択的に形成された第２導電型の第５半導体層と、
前記第３半導体層の表面に形成されたエミッタ電極と、
前記第２半導体層の表面に形成されたコレクタ電極と、を備え、
少なくとも２つの前記ゲート電極は、印加される電圧が互いに独立に制御される第１ゲート電極および第２ゲート電極を含んで構成され、
前記第１ゲート電極および第２ゲート電極に前記エミッタ電極の電位を基準とした電位差を０Ｖとするような電圧が印加されているときは、前記第３半導体層と第５半導体層との間に前記第１半導体層が第１導電型の状態で介在し、
前記第１ゲート電極に前記エミッタ電極の電位を基準とした電位差を負の値とするような電圧が印加され、かつ、前記第２ゲート電極にエミッタ電極の電位を基準とした電位差を正の値とするような電圧が印加されているときは、前記第３半導体層と、前記第２ゲート電極に隣接する前記第５半導体層との間が、第２導電型に反転した前記第１半導体層を介して互いに接続されることを特徴とする半導体装置。
【請求項４】
前記第１ゲート電極および前記第２ゲート電極にエミッタ電極の電位を基準とした電位差が正の値となる電圧が印加されている状態から、前記第１ゲート電極に前記エミッタ電極の電位を基準とした電圧が負の値となる電圧が印加されている状態に切り替えるとき、
前記第１ゲート電極に前記エミッタ電極の電位を基準とした電圧が負の値となる電圧が印加されている状態に切り替える時刻より先だって前記第２ゲート電極に前記エミッタ電極の電位を基準とした電圧が負の値となる電圧が印加されている状態に切り替える駆動回路を備えることを特徴とする請求項１ないし請求項３のいずれか一項に記載の半導体装置。
【請求項５】
第一のレグの上アームのスイッチングデバイスと第一のレグの下アームのフライホイールダイオードを第一の対とし、
第一のレグの下アームのスイッチングデバイスと、第一のレグの上アームのフライホイールダイオードを第二の対とし、
第二のレグの上アームのスイッチングデバイスと第二のレグの下アームのフライホイールダイオードを第三の対とし、
第二のレグの下アームのスイッチングデバイスと、第二のレグの上アームのフライホイールダイオードを第四の対とし、
第三のレグの上アームのスイッチングデバイスと第三のレグの下アームのフライホイールダイオードを第五の対とし、
第三のレグの下アームのスイッチングデバイスと、第三のレグの上アームのフライホイールダイオードを第六の対とし、
第一から第六までの対を含んで構成される電力変換装置であって、
第一から第六までの対の各々は半導体装置の一部として構成され、
前記半導体装置は、
スイッチングデバイスと、
ダイオードとを具備し、
第一から第六までの対の各々におけるスイッチングデバイスは、前記半導体装置が具備する請求項１ないし請求項４のいずれか一項に記載の半導体装置によって構成され、
第一から第六までの対の各々におけるフライホイールダイオードは、前記半導体装置が具備するダイオードによって構成されることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に代表される電力変換用スイッチング素子は、家庭用のエアコンや電子レンジなどの小電力機器から、鉄道や製鉄所などで用いられる大電力機器に至るまで幅広く応用されるようになった。そして、再生可能なエネルギの利用や省エネルギを促進するには、直流から交流へ、または、交流から直流への電力変換が不可欠であることから、電力変換用スイッチング素子は、これからの低炭素社会を実現するためのキーコンポーネントになっている。
ところで、ＩＧＢＴをコンバータやインバータなどの電力変換装置に応用した場合、導通時にはオン抵抗に伴う導通損失が発生し、スイッチング時にはスイッチング動作に伴うスイッチング損失が発生する。そこで、インバータの高効率化、小型化を図るには、導通損失およびスイッチング損失を低減する必要がある。
【０００３】
特許文献１には、トレンチゲートを２つのゲートの組に分割し、それぞれを異なる制御信号で駆動することにより、スイッチング損失を低減することが可能となるＩＧＢＴが記載されている。特許文献１に記載の半導体装置は、導通時に、片方の組のゲートに他の組より先行してオフ信号を供給することにより、素子全体のターンオフに先駆けて、蓄積キャリアの一部を排出する。素子全体をターンオフする時点では、残りの組のゲートのみをオフすればよく、蓄積キャリアが少ないためスイッチング損失を低減できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】ＷＯ２０１４／０３８０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、本願の発明者らの検討によれば、特許文献１に開示された構造のＩＧＢＴではスイッチング損失の低減効果が十分でなく、さらにスイッチング損失を低減できる構造の半導体装置が望まれる。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、スイッチング損失の低減効果に優れる半導体装置およびそれを用いた電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体装置は、チャネル層の表面から当該チャネル層を貫通してドリフト層まで達する複数のトレンチと、前記トレンチの内側に形成された導電体の周囲に形成された絶縁膜を含んで構成される第１および第２のゲート電極と、前記ドリフト層において、前記第１および第２のゲート電極に隣接し、かつ前記トレンチの下部に選択的に形成されたフローティング領域と、を備え、前記第１および第２のゲート電極にエミッタ電極の電位を基準とした電位差が０Ｖとなる電圧が印加されているときは、前記チャネル層と前記フローティング領域との間にドリフト層が第１導電型の状態で介在し、前記第１ゲート電極にエミッタ電極の電位を基準とした電位差を正の値とするような電圧が印加され、かつ、前記第２ゲート電極に前記エミッタ電極の電位を基準とした電位差を負の値とするような電圧が印加されているときは、前記チャネル層と、前記第２ゲート電極に隣接する前記フローティング領域との間が、第２導電型に反転した前記ドリフト層を介して互いに接続されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、スイッチング損失の低減効果に優れる半導体装置およびそれを用いた電力変換装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の断面構造を模式的に示す図である。
【図２】上記第１の実施形態に係る半導体装置の第１の絶縁ゲートの組、第２の絶縁ゲートの組、第１のゲート電極と第２のゲート電極を抜粋して互いの接続関係を示す図である。
【図３】上記第１の実施形態に係る半導体装置の第１の絶縁ゲートの組と第２の絶縁ゲートの組に含まれる導電体をそれぞれ集合し、第１のゲート電極と第２のゲート電極に構造の一例を示す斜視図である。
【図４】上記第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】上記第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】上記第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】上記第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】上記第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】上記第１の実施形態に係る半導体装置の第１の導通状態における断面模式図である。
【図１０】上記第１の実施形態に係る半導体装置の第２の導通状態における断面模式図である。
【図１１】上記第１の実施形態に係る半導体装置が第１の導通状態または第２の導通状態であるときのｎ型ドリフト層内部の電荷密度の分布を比較して示す図である。
【図１２】上記第１の実施形態に係る半導体装置が第１の導通状態または第２の導通状態であるときの電圧−電流特性を比較して示す図である。
【図１３】電力変換用スイッチング素子の回路図記号の例を示す図である。
【図１４】電力変換用スイッチング素子の回路図である。
【図１５】図１４に示す回路の駆動電圧および動作波形図である。
【図１６】本発明の第２の実施形態に係る半導体装置の断面構造を模式的に示す図である。
【図１７】上記第２の実施形態に係る電力変換装置を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の断面構造を模式的に示す図である。
本実施形態の半導体装置は、電力変換用スイッチング素子に適用した場合の例である。なお、ｎ型Ｓｉ基板を用いたダイオードをもとに説明するが、これに限定されるものではない。ｐ型Ｓｉ基板を用いた場合においても同様に、取り扱うことができる。また、縦方向に電流を流すＩＧＢＴの電極構造においても、同様に取り扱うことができる。
図１に示すように、半導体装置１００は、第１導電型（ここではｎ型）のｎ型ドリフト層１０１（第１半導体層）と、ｎ型ドリフト層１０１の第１表面１０１ａに形成された第２導電型（ここではｐ型）のｐ型コレクタ層１０２（第２半導体層）と、ｎ型ドリフト層１０１の第２表面１０１ｂに形成された第２導電型のｐ型チャネル層１０３（第３半導体層）と、ｐ型チャネル層１０３の表面からｐ型チャネル層１０３を貫通してｎ型ドリフト層１０１まで達する複数のトレンチ１０４と、を備える。
【００１１】
また、半導体装置１００は、トレンチ１０４の内側に形成された導電体１０５および導電体１０５の周囲に形成された絶縁膜１０６を含んで構成される少なくとも２つのゲート電極１０７，１０８と、ｐ型チャネル層１０３の表面において、ゲート電極１０７，１０８と隣接して（ここでは接して）形成された第１導電型のｎ型ソース領域１１１（第４半導体層）と、ｎ型ドリフト層１０１において、ゲート電極１０７，１０８に隣接し、かつｐ型チャネル層１０３と接することなく選択的に形成された第２導電型のｐ型フローティング領域１１２（第５半導体層）と、を備える。
【００１２】
また、半導体装置１００は、ｐ型チャネル層１０３の表面に形成されたエミッタ電極１１４と、ｐ型のコレクタ層１０２の表面に形成されたコレクタ電極１１３とを備え、少なくとも２つのゲート電極１０７，１０８は、印加される電圧が互いに独立に制御される第１ゲート電極１０９および第２ゲート電極１１０を含んで構成される。
【００１３】
半導体装置１００は、第１ゲート電極１０９および第２ゲート電極１１０にエミッタ電極１１４の電位を基準とした電位差を０Ｖとするような電圧が印加されているときは、ｐ型チャネル層１０３とｐ型フローティング領域１１２との間にｎ型ドリフト層１０１が第１導電型の状態で介在する。さらに、半導体装置１００は、第１ゲート電極１０９にエミッタ電極１１４の電位を基準とした電位差を正の値とするような電圧が印加され、かつ、第２ゲート電極１１０にエミッタ電極１１４の電位を基準とした電位差を負の値とするような電圧が印加されているときは、ｐ型チャネル層１０３と、第２ゲート電極１１０に隣接するｐ型フローティング領域１１２との間（つまりｐ型チャネル層１０３とｐ型フローティング領域１１２との間）が、第２導電型に反転したｎ型ドリフト層１０１を介して互いに接続される。
【００１４】
図１に示すように、半導体装置１００は、ｎ型半導体で形成されたｎ型ドリフト層１０１の片面（第１表面１０１ａ）にｐ型のコレクタ層１０２が形成され、他方の面（第２表面１０１ｂ）にはｐ型チャネル層１０３が形成されている。ｐ型チャネル層１０３の表面から、ｐ型チャネル層１０３を貫通してｎ型ドリフト層１０１まで達するトレンチ１０４が複数形成されている。
トレンチ１０４には、トレンチ１０４の内側に形成された導電体１０５および導電体１０５の周囲に形成された絶縁膜１０６を含んで構成される第１の絶縁ゲートの組１０７と第２の絶縁ゲートの組１０８が形成されている。第１の絶縁ゲートの組１０７と第２の絶縁ゲートの組１０８に含まれる導電体１０５は、図１には示されない領域においてそれぞれ集合され、第１のゲート電極１０９と第２のゲート電極１１０にそれぞれ接続されている。
【００１５】
図２は、第１の絶縁ゲートの組１０７、第２の絶縁ゲートの組１０８、第１のゲート電極１０９と第２のゲート電極１１０を抜粋して互いの接続関係を示す図である。
図２に示すように、第１の絶縁ゲートの組１０７と第２の絶縁ゲートの組１０８が、第１のゲート電極１０９と第２のゲート電極１１０にそれぞれ接続される。
第１の絶縁ゲートの組１０７と第２の絶縁ゲートの組１０８に含まれる導電体１０５をそれぞれ集合し、第１のゲート電極１０９と第２のゲート電極１１０にそれぞれ接続する構造は様々に考え得る。例えば、図３に示す構造を例示する。
【００１６】
図３は、第１の絶縁ゲートの組１０７と第２の絶縁ゲートの組１０８に含まれる導電体１０５をそれぞれ集合し、第１のゲート電極１０９と第２のゲート電極１１０に構造の一例を示す斜視図である。図３では構造の一部を省略もしくは透過して示している。
図２および図３に示すように、トレンチ１０４内部を充填する導電体１０５は、絶縁膜１０６上に導電体で形成された複数のコンタクト領域１１５と１１６に接続されている。複数のコンタクト領域１１５は、導電体で形成されたコンタクト１１７を介して第１のゲート電極１０９に集合され、互いに接続される。同様に、複数のコンタクト領域１１６は、導電体で形成されたコンタクト１１８を介して第２のゲート電極１１０に集合され、互いに接続される。
【００１７】
図１に戻って、ｐ型チャネル層１０３の表面の一部で、絶縁膜１０６に隣接してｎ型ソース領域１１１が島状に形成（つまり「選択的に形成」）されている。ｎ型ドリフト層１０１の一部で、絶縁膜１０６に隣接し、かつｐ型チャネル層１０３とは接しないｐ型フローティング領域１１２が島状に形成されている。ｐ型コレクタ層１０２の表面にはコレクタ電極１１３が、ｎ型チャネル層１０３の表面にはエミッタ電極１１４がそれぞれ導電体で形成されている。
【００１８】
［半導体装置１００の製造方法］
次に、本発明の第１の実施形態の半導体装置１００の製造方法について説明する。
本実施形態に係る電力変換用スイッチング素子（半導体装置１００）を製造する工程は様々に考え得る。例えば、図４ないし図８で示される工程を例示する。
図４ないし図８は、半導体装置１００の製造工程を示す断面図である。
図４（ａ）に示すように、ｎ型ドリフト層１０１を形成するｎ型シリコンの表面に絶縁体であるシリコン酸化膜１１９を堆積させる。
図４（ｂ）に示すように、エッチングにより酸化膜１１９に複数の開口部１２０を形成する。
図４（ｃ）に示すように、エッチングにより複数のトレンチ１０４を形成する。
【００１９】
図５（ａ）に示すように、熱酸化により酸化膜１２１を成膜する。ここで、酸化膜１２１は酸化膜１１９と比較して薄い。
図５（ｂ）に示すように、イオン注入によってｐ型フローティング領域１１２を形成する。
図５（ｃ）に示すように、酸化膜１２１が酸化膜１１９と比較して薄いことから、ホトレジスト加工を用いることなくトレンチ下部に島状のフローティング領域１１２を形成することができる。エッチングにより酸化膜１１９，１２１を除去する。
【００２０】
図６（ａ）に示すように、熱酸化により酸化膜１０６を成膜する。
図６（ｂ）に示すように、導電体である多結晶シリコン１０５を堆積させる。
図６（ｃ）に示すように、イオン注入によってｐ型チャネル層１０３を形成する。
図７（ａ）に示すように、イオン注入によってｎ型ソース領域１１１を形成する。
図７（ｂ）に示すように、酸化膜１２２を堆積させる。
図７（ｃ）に示すように、エッチングにより酸化膜１２２の一部を除去してエミッタコンタクト１２３を形成する。
【００２１】
図８（ａ）に示すように、導電体であるアルミニウムを堆積させエミッタ電極１１４を形成する。
図８（ｂ）に示すように、イオン注入によってｐ型コレクタ層１０２を形成する。
以上の図４〜図８の工程後、アルミニウムを堆積させコレクタ電極１１３を形成させることで、図１に示した電力変換用スイッチング素子（半導体装置１００）を得る。
【００２２】
次に、電力変換用スイッチング素子（半導体装置１００）の動作について説明する。
［半導体装置１００の動作説明］
電力変換用スイッチング素子（半導体装置１００）は、第１のゲート電極１０９と第２のゲート電極１１０に印加する電圧を独立に制御することで、２つの異なる導通状態を取ることを特徴としている。
第１のゲート電極１０９と第２のゲート電極１１０にエミッタ電極１１４の電位を基準として正の電圧が印加されているときの導通状態を「第１の導通状態」とし、第１のゲート電極１０９にエミッタ電極１１４の電位を基準として正の電圧が印加され、第２のゲート電極１１０にエミッタ電極１１４の電位を基準として負の電圧が印加されているときの導通状態を「第２の導通状態」とする。
【００２３】
<第１の導通状態>
図９は、第１の導通状態における電力変換用スイッチング素子（半導体装置１００）の断面模式図である。図９は、エミッタ電極１１４の電位を基準として正の電圧がコレクタ電極１１３に電圧源１２４によって印加されている。また、エミッタ電極１１４の電位を基準として正の電圧が第１のゲート電極１０９に電圧源１２５によって印加されている。さらに、エミッタ電極１１４の電位を基準として正の電圧が第２のゲート電極１１０に電圧源１２６によって印加されている。
【００２４】
このとき、エミッタ電極１１４の電位を基準として正の電圧が第１のゲート電極１０９に印加されていることから、第１の絶縁ゲート１０７の周辺で、絶縁膜１０６を介して導電体１０５と対向する部分に電子（○印で囲んだ「−」参照）が凝集し、電子チャネル１２７を形成する。また、エミッタ電極１１４の電位を基準として正の電圧が第２のゲート電極１１０にも印加されていることから、第２の絶縁ゲート１０８の周辺で、絶縁膜１０６を介して導電体１０５と対向する部分に電子（○印で囲んだ「−」参照）が凝集し、電子チャネル１２７を同様に形成する。
【００２５】
ここで、エミッタ電極１１４の電位を基準として正の電圧がコレクタ電極１１３に印加されていることから、エミッタ電極１１４−ｎ型ソース領域１１１−電子チャネル１２７−ｎ型ドリフト層１０１、の経路を通じて電子（○印で囲んだ「−」参照）がｎ型ドリフト層１０１に注入される。電子の注入に応じて、コレクタ電極１１３−ｐ型コレクタ層１０２−ｎ型ドリフト層１０１、の経路を通じてホール（○印で囲んだ「＋」参照）がｎ型ドリフト層１０１に注入される。ｎ型ドリフト層１０１に注入されたホールの一部は、ｎ型ドリフト層１０１−ｐ型チャネル層１０３−エミッタ電極１１４、の経路を通じて排出される。
ｎ型ドリフト層１０１には、注入と排出がバランスする濃度で電子とホールが蓄積する。蓄積した電子とホールによりｎ型ドリフト層１０１は伝導度変調を起こし、その抵抗が下がるため、コレクタ電極１１３からエミッタ電極１１４へ電流が流れる。
【００２６】
<第２の導通状態>
図１０は、第２の導通状態における電力変換用スイッチング素子（半導体装置１００）の断面模式図である。図１０は、エミッタ電極１１４の電位を基準として正の電圧がコレクタ電極１１３に電圧源１２４によって印加されている。また、エミッタ電極１１４の電位を基準として正の電圧が第１のゲート電極１０９に電圧源１２５によって印加されている。さらに、エミッタ電極１１４を基準として負の電圧が第２のゲート電極１１０に電圧源１２８によって印加されている。
【００２７】
このとき、エミッタ電極１１４の電位を基準として正の電圧が第１のゲート電極１０９に印加されていることから、第１の絶縁ゲート１０７の周辺で、絶縁膜１０６を介して導電体１０５と対向する部分に電子（○印で囲んだ「−」参照）が凝集し、電子チャネル１２７を形成する。一方、エミッタ電極１１４の電位を基準として負の電圧が第２のゲート電極１１０に印加されていることから、第２の絶縁ゲート１０８の周辺で、絶縁膜１０６を介して導電体１０５と対向する部分にホール（○印で囲んだ「＋」参照）が凝集し、ホールチャネル１２９を形成する。
【００２８】
ここで、エミッタ電極１１４の電位を基準として正の電圧がコレクタ電極１１３に印加されていることから、エミッタ電極１１４−ｎ型ソース領域１１１−電子チャネル１２７−ｎ型ドリフト層１０１、の経路を通じて電子がｎ型ドリフト層１０１に注入される。ただし、第１の導通状態と比較して第２の導通状態では、電子チャネル１２７の数が少ない（図１０の場合１／２）ため、電子（○印で囲んだ「−」参照）の注入量も第１の導通状態と比較して第２の導通状態では少なくなる。
電子の注入に応じて、コレクタ電極１１３−ｐ型コレクタ層１０２−ｎ型ドリフト層１０１、の経路を通じてホールがｎ型ドリフト層１０１に注入される。ただし、第１の導通状態と比較して第２の導通状態では電子の注入量が少ないため、ホール（○印で囲んだ「＋」参照）の注入量も第１の導通状態と比較して第２の導通状態では少なくなる。
【００２９】
ｎ型ドリフト層１０１に注入されたホールの一部は、ｎ型ドリフト層１０１−ｐ型チャネル層１０３−エミッタ電極１１４、の経路を通じて排出される。これに加え、ｎ型ドリフト層１０１に注入されたホールの一部は、ｎ型ドリフト層１０１−ｐ型フローティング領域１１２−ホールチャネル１２９−ｐ型チャネル層１０３−エミッタ電極１１４、の経路を通じて排出される。したがって、ホールの排出量は第１の導通状態と比較して第２の導通状態では多くなる。
【００３０】
ｎ型ドリフト層１０１には、注入と排出がバランスする濃度で電子とホールが蓄積するが、第２の導通状態では第１の導通状態と比較して、電子とホールの注入量は少なく、ホールの排出量は多い。したがって、第２の導通状態においてｎ型ドリフト層１０１に蓄積する電子とホールの量は第１の導通状態と比較して少ない。このため、蓄積した電子とホールによりｎ型ドリフト層１０１は伝導度変調を起こし、その抵抗が下がるため、コレクタ電極１１３からエミッタ電極１１４へ電流が流れるものの、第２の導通状態においてはその伝導導度変調と抵抗低下の程度が第１の導通状態と比較して少ない。
【００３１】
図１１は、電力変換用スイッチング素子（半導体装置１００）が第１の導通状態または第２の導通状態であるときのｎ型ドリフト層１０１内部の電荷密度の分布を比較して示す図である。図１１は、横軸が電荷密度を、縦軸がエミッタ電極１１４からコレクタ電極１１３に向かう方向を正とした深さをそれぞれ示している。
図１１に示すように、第１の導通状態における電荷密度の分布１３０と比較して、第２の導通状態における電荷密度の分布１３１は小さくなっている。すなわち、どの深さにおいても電荷密度の分布１３１の方が電荷密度が小さな値となっている。
【００３２】
図１２は、電力変換用スイッチング素子（半導体装置１００）が第１の導通状態または第２の導通状態であるときの電圧−電流特性を比較して示す図である。図１２は、横軸がエミッタ電極１１４の電位を基準としたコレクタ電極１１３の電圧を、縦軸がコレクタ電極１１３からエミッタ電極１１４へ流れる向きを正としたコレクタ電流をそれぞれ示している。
図１２に示すように、第１の導通状態における電圧−電流特性１３２と比較して第２の導通状態における電圧−電流特性１３３は、同じ電圧における電流を比較した場合、流れる電流が少ない。これは、第１の導通状態と比較して第２の導通状態はｎ型ドリフト層に蓄積キャリアが少なく、伝導度変調の程度が小さいために、抵抗値が大きくなるからである。
【００３３】
図１３は、電力変換用スイッチング素子の回路図記号の例を示す図である。図１３に示すように、コレクタ電極１１３に接続されたコレクタ端子１３４、エミッタ電極１１４に接続されたエミッタ端子１３５、第１のゲート電極１０９に接続された第１のゲート端子１３６と第２のゲート電極１１０に接続された第２のゲート端子１３７を備えた４端子素子として記述される。
【００３４】
次に、図１４に示す回路を用いて、電力変換用スイッチング素子（半導体装置１００）によりターンオフ損失が低減する理由を説明する。
［半導体装置１００のターンオフ損失低減］
図１４は、電力変換用スイッチング素子の回路図である。図１５は、図１４に示す回路の駆動電圧および動作波形図である。
図１４に示すように、直流電圧源１３８の正極にダイオード１３９のカソード端子が接続され、ダイオード１３９のアノード端子に電力変換用スイッチング素子（半導体装置１００）のコレクタ端子が接続され、電力変換用スイッチング素子（半導体装置１００）のエミッタ端子に直流電圧源１３８の負極が接続されている。ダイオード１３９と並列にインダクタ１４１が接続されている。電力変換用スイッチング素子（半導体装置１００）の第１のゲート端子とエミッタ端子の間に第１の駆動電圧源１４２が接続され、第２のゲート端子とエミッタ端子の間に第２の駆動電圧源１４３が接続されている。
【００３５】
図１４に示す回路の初期状態として、第１の駆動電圧源１４２と第２の駆動電圧源１４３の電圧（それぞれＶｇ１、Ｖｇ２）は、本発明の第１の実施形態に係る電力変換用スイッチング素子１４０のエミッタ端子の電位を基準として＋１５Ｖであるとする。
電力変換用スイッチング素子（半導体装置１００）の第１のゲート端子と第２のゲート端子には、エミッタ端子の電位を基準として正の電圧が印加されており、電力変換用スイッチング素子（半導体装置１００）は第１の導通状態である。直流電圧源１３８の電圧はＶｃｃであり、インダクタ１４１にはＩ０の電流が流れているとする。ダイオード１３９に電流は流れておらず、このためインダクタ１４１に流れる電流Ｉ０は全て電力変換用スイッチング素子（半導体装置１００）に流れている。すなわち、電力変換用スイッチング素子（半導体装置１００）の電流値ＩｓはＩ０に等しいとする。
【００３６】
上記初期状態を時刻ｔ＝ｔ０における状態とし、第１の駆動電圧源１４２と第２の駆動電圧源１４３に図１５（ａ）（ｂ）に示す駆動電圧を与える。上述したように、ｔ＝ｔ０において電力変換用スイッチング素子（半導体装置１００）は第１の導通状態であるから、低い導通損失で動作している。第１の導通状態では低い導通損失動作となることについては既に述べた。ｔ＝ｔ１において第２の駆動電圧源１４３の電圧が＋１５Ｖから−１５Ｖに切り替わる。
【００３７】
これにより、図１５（ｃ）に示すように、電力変換用スイッチング素子（半導体装置１００）は、第１の導通状態から第２の導通状態に切り替わる。すなわち、内部に蓄積する電荷が減少する。その後、ｔ＝ｔ２において第２の駆動電圧源１４３の電圧が＋１５Ｖから−１５Ｖに切り替わる。これにより、電子チャネルは全て消失し、電子注入がなくなるため、ホール注入も停止し、ターンオフを開始する。ターンオフ中に、蓄積電荷が放出されることによりテール電流１４４を生じ、このテール電流１４４とコレクタ電圧の積で決まる損失（ターンオフ損失）が発生する。
ここで、電力変換用スイッチング素子（半導体装置１００）においては、ターンオフの直前に第１の導通状態から第２の導通状態へ切り替えることで内部の電荷が減少している。このため、蓄積電荷が原因で生じるテール電流が小さくなり、従ってターンオフ損失も小さくなる。
【００３８】
以上説明したように、本実施形態の半導体装置１００は、ｐ型チャネル層１０３の表面からｐ型チャネル層１０３を貫通してｎ型ドリフト層１０１まで達する複数のトレンチ１０４と、トレンチ１０４の内側に形成された導電体１０５の周囲に形成された絶縁膜１０６を含んで構成される第１および第２のゲート電極１０７，１０８と、ｎ型ドリフト層１０１において、第１および第２のゲート電極１０７，１０８に隣接し、かつトレンチ１０４の下部に選択的に形成されたｐ型フローティング領域１１２と、を備える。そして、第１および第２のゲート電極１０７，１０８にエミッタ電極１１４の電位を基準とした電位差を０Ｖとするような電圧が印加されているときは、ｐ型チャネル層１０３とｐ型フローティング領域１１２との間にｎ型ドリフト層１０１が第１導電型の状態で介在し、第１ゲート電極１０７にエミッタ電極１１４の電位を基準とした電位差を正の値とするような電圧が印加され、かつ、第２ゲート電極１０８にエミッタ電極１１４の電位を基準とした電位差を負の値とするような電圧が印加されているときは、ｐ型チャネル層１０３と、第２ゲート電極１１０に隣接するｐ型フローティング領域１１２との間が、第２導電型に反転したｎ型ドリフト層１０１を介して互いに接続される。
【００３９】
上述したように、ターンオフの直前に第１の導通状態から第２の導通状態へ切り替えることで内部の電荷が減少するので、蓄積電荷が原因で生じるテール電流が小さくなり、ターンオフ時のスイッチング損失を低減させることができる。例えば、本実施形態の半導体装置１００をＩＧＢＴに用いることで、このＩＧＢＴのスイッチング損失の低減効果を向上させることができる。
【００４０】
（第２の実施形態）
図１６は、本発明の第２の実施形態に係る半導体装置の断面構造を模式的に示す図である。図１と同一構成部分には同一符号を付して重複箇所の説明を省略する。
図１６に示すように、半導体装置２００は、第１導電型（ここではｐ型）のｐ型ドリフト層２０１（第１半導体層）と、ｐ型ドリフト層２０１の第１表面２０１ａに形成された第２導電型（ここではｎ型）のｎ型コレクタ層２０２（第２半導体層）と、ｐ型ドリフト層２０１の第２表面２０１ｂに形成された第２導電型のｎ型チャネル層２０３（第３半導体層）と、ｎ型チャネル層２０３の表面からｎ型チャネル層２０３を貫通してｐ型ドリフト層２０１まで達する複数のトレンチ１０４と、を備える。
【００４１】
また、半導体装置２００は、トレンチ１０４の内側に形成された導電体１０５および導電体１０５の周囲に形成された絶縁膜１０６を含んで構成される少なくとも２つのゲート電極１０７，１０８と、ｎ型チャネル層２０３の表面において、ゲート電極１０７，１０８と隣接して形成された第１導電型のｐ型ソース領域２１１（第４半導体層）と、ｐ型ドリフト層２０１において、ゲート電極１０７，１０８に隣接し、かつｎ型チャネル層２０３と接することなく選択的に形成された第２導電型のｎ型フローティング領域２１２（第５半導体層）と、ｎ型チャネル層２０３の表面に形成されたエミッタ電極１１４と、ｎ型のコレクタ層２０２の表面に形成されたコレクタ電極１１３と、を備える。
【００４２】
また、半導体装置２００は、少なくとも２つのゲート電極１０７，１０８は、印加される電圧が互いに独立に制御される第１ゲート電極１０９および第２ゲート電極１１０を含んで構成され、第１ゲート電極１０９および第２ゲート電極１１０にエミッタ電極１１４の電位を基準とした電位差が０Ｖとなる電圧が印加されているときは、ｎ型チャネル層２０３とｎ型フローティング領域２１２との間にｎ型ドリフト層１０１が第１導電型の状態で介在する。さらに、半導体装置２００は、第１ゲート電極１０９にエミッタ電極１１４の電位を基準とした電位差を負の値とするような電圧が印加され、かつ、第２ゲート電極１１０にエミッタ電極１１４の電位を基準とした電位差を正の値とするような電圧が印加されているときは、ｎ型チャネル層２０３と、第２ゲート電極１１０に隣接するｎ型フローティング領域２１２との間が、第２導電型に反転したｐ型ドリフト層２０１を介して互いに接続される。
【００４３】
本実施形態に係る半導体装置２００は、図１の半導体装置１００の全てのｎ型とｐ型を反転させた構成を採ることができる。この場合、各電極に印加する電圧も全てその正負を逆転させる。
このように、半導体装置１００の全てのｎ型とｐ型を反転させた半導体装置２００にあっても、ターンオフの直前に第１の導通状態から第２の導通状態へ切り替えることで内部の電荷が減少するので、ターンオフ時のスイッチング損失を低減させることができる。
【００４４】
（第３の実施形態）
本発明の半導体装置を電力変換装置に適用した第３の実施形態について説明する。
図１７は、第１の実施形態に係る電力変換用スイッチング素子（半導体装置１００）を採用した電力変換装置５００を示す回路図である。図１７は、本実施形態の電力変換装置５００の回路構成の一例と直流電源Ｖｃｃと三相交流モータ３３０（交流負荷）との接続の関係を示す。
本実施形態の電力変換装置５００では、第１の実施形態の半導体装置１００を電力スイッチング素子５０１〜５０６として用いている。電力スイッチング素子５０１〜５０６は、例えばＩＧＢＴである。
【００４５】
図１７に示すように、第２の実施形態の電力変換装置５００は、一対の直流端子であるＰ端子５３１、Ｎ端子５３２と、交流出力の相数と同数の交流端子であるＵ端子５３３、Ｖ端子５３４、Ｗ端子５３５とを備えている。
また、一対の電力スイッチング素子５０１および５０２の直列接続からなり、その直列接続点に接続されるＵ端子５３３を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子５０３および５０４の直列接続からなり、その直列接続点に接続されるＶ端子５３４を出力とするスイッチングレッグを備える。また、それと同じ構成の電力スイッチング素子５０５および５０６の直列接続からなり、その直列接続点に接続されるＷ端子５３５を出力とするスイッチングレッグを備える。
【００４６】
電力スイッチング素子５０１〜５０６からなる３相分のスイッチングレッグは、Ｐ端子５３１、Ｎ端子５３２の直流端子間に接続されて、図示しない直流電源Ｖｃｃから直流電力が供給される。電力変換装置５００の３相の交流端子であるＵ端子５３３、Ｖ端子５３４、Ｗ端子５３５は三相交流モータ５３０に三相交流電源として接続されている。
電力スイッチング素子５０１〜５０６には、それぞれ逆並列にダイオード５２１〜５２６が接続されている。ＩＧＢＴからなる電力スイッチング素子５０１〜５０６のそれぞれのゲートの入力端子には、駆動回路５１１〜５１６によって制御される。なお、駆動回路５１１〜５１６は統括制御回路（不図示）によって統括的に制御されている。
駆動回路５１１〜５１６によって、それぞれ電力スイッチング素子５０１〜５０６を統括的に適切に制御して、直流電源５３１の直流電力は、三相交流電力に変換され、Ｕ端子５３３、Ｖ端子５３４、Ｗ端子５３５から出力される。
【００４７】
電力変換装置５００の動作において、電力スイッチング素子５０１〜５０６を図１５で述べた方法で駆動することにより、各スイッチング素子のターンオフ損失を低減することが可能となる。これにより、高効率な電力変換装置を実現することができる。
なお、第２の実施形態に係る電力変換用スイッチング素子（半導体装置２００）を用いてもよく同様の効果を得ることができる。
また、本実施形態では、本発明の半導体装置の電力変換装置への適用例として、インバータ装置の場合について説明したが、これに限定されるものではなく、直流−直流コンバータや、交流−直流コンバータなど、他の電力変換装置に適用することもできる。
【００４８】
（その他の実施形態）
以上、各実施形態について図面を参照して詳述したが、本発明はこれら実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲の工程、製造、設計変更等があってもよく、以下にその例を挙げる。
例えば、第１の実施形態では、第１導電型をｎ型とし、第２導電型をｐ型としたが、第２の実施形態のように第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【００４９】
また、本発明は、ＩＧＢＴに限らず、トレンチゲート構造を有する半導体装置に適用することができる。
【００５０】
また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
【００５１】
また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、電気配線は説明上必要と考えられるものを示しており、製品上、必ずしも全ての電気配線を示しているとは限らない。
【符号の説明】
【００５２】
１００，２００  半導体装置
１０１  ｎ型ドリフト層（第１半導体層）
１０２  ｐ型のコレクタ層（第２半導体層）
１０３  ｐ型チャネル層（第３半導体層）
１０４  トレンチ
１０５  導電体
１０６  絶縁膜
１０７，１０８  ゲート電極
１１１  ｎ型ソース領域（第４半導体層）
１１２  ｐ型フローティング領域（第５半導体層）
１０９  第１ゲート電極
１１０  第２ゲート電極
１１４  エミッタ電極
１０７  第１の絶縁ゲートの組
１０８  第２の絶縁ゲートの組
１１５，１１６  コンタクト領域
１１７，１１８  コンタクト
２０１  ｐ型ドリフト層（第１半導体層）
２０２  ｎ型のコレクタ層（第２半導体層）
２０３  ｎ型チャネル層（第３半導体層）
２１１  ｐ型ソース領域（第４半導体層）
２１２  ｎ型フローティング領域（第５半導体層）
５００  電力変換装置
５０１〜５０６  電力スイッチング素子
５２１〜５２６  ダイオード
５１１〜５１６  駆動回路
【図１】
2016162855.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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