(57)【要約】【課題】基板上に形成される金属電極を用いて複数のキャパシタを形成するキャパシタ回路において、キャパシタの容量値を従来技術に比較して高精度で調整する。【解決手段】基板上の絶縁膜を介して互いに対向する１対の金属電極によりそれぞれ形成される複数のＭＯＭ（Metal-Oxide-Metal）キャパシタを備えたＭＯＭキャパシタ回路であって、上記複数のＭＯＭキャパシタの各１対の金属電極を、接続導体を介して第１及び第２の端子に接続することにより少なくとも１つのキャパシタ素子からなるＭＯＭキャパシタ回路を構成し、上記複数の金属電極と、上記第１及び第２の端子の少なくとも１つとを接続する少なくとも１つのスイッチ素子を備え、上記スイッチ素子をオン又はオフすることで上記ＭＯＭキャパシタ回路の容量を調整する。【選択図】図６Ａ
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【特許請求の範囲】
【請求項１】
基板上の絶縁膜を介して互いに対向する１対の金属電極によりそれぞれ形成される複数のＭＯＭ（Metal-Oxide-Metal）キャパシタを備えたＭＯＭキャパシタ回路であって、
上記複数のＭＯＭキャパシタの各１対の金属電極を、接続導体を介して第１及び第２の端子に接続することにより少なくとも１つのキャパシタ素子からなるＭＯＭキャパシタ回路を構成し、
上記複数の金属電極と、上記第１及び第２の端子の少なくとも１つとを接続する少なくとも１つのスイッチ素子を備え、
上記スイッチ素子をオン又はオフすることで上記ＭＯＭキャパシタ回路の容量を調整することを特徴とするＭＯＭキャパシタ回路。
【請求項２】
上記複数の金属電極は、上記複数層の断面において格子形状で配置されたことを特徴とする請求項１記載のＭＯＭキャパシタ回路。
【請求項３】
上記ＭＯＭキャパシタ回路は、
複数の第１の金属電極を備え、上記複数の第１の金属電極のうちの少なくとも一部を、各スイッチ素子を介して上記第１及び第２の端子のうちのいずれかに接続して可変容量を有する調整容量部を備えることを特徴とする請求項１又は２記載のＭＯＭキャパシタ回路。
【請求項４】
上記ＭＯＭキャパシタ回路は、
複数の第２の金属電極を備え、上記複数の第２の金属電極をそれぞれ上記第１及び第２の端子のうちのいずれかに接続して固定容量を有する固定容量部をさらに備えることを特徴とする請求項３記載のＭＯＭキャパシタ回路。
【請求項５】
上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部を、各スイッチ素子を介して上記第１の端子に接続したことを特徴とする請求項３又は４記載のＭＯＭキャパシタ回路。
【請求項６】
上記各スイッチ素子をオフしたときに当該各スイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする請求項５記載のＭＯＭキャパシタ回路。
【請求項７】
上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部を、第１のスイッチ素子を介して上記第１の端子に接続しかつ第２のスイッチ素子を介して上記第２の端子に接続したことを特徴とする請求項３又は４記載のＭＯＭキャパシタ回路。
【請求項８】
上記第１及び第２のスイッチ素子をともにオフしたときに当該第１及び第２のスイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする請求項７記載のＭＯＭキャパシタ回路。
【請求項９】
上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部を、第１のスイッチ素子を介して上記第１の端子に接続し、
上記調整容量部の上記複数の第１の金属電極のうちの上記少なくとも一部以外の少なくとも一部を、第２のスイッチ素子を介して上記第２の端子に接続したことを特徴とする請求項３又は４記載のＭＯＭキャパシタ回路。
【請求項１０】
上記第１のスイッチ素子又は上記第２のスイッチ素子をオフしたときに当該第１又は第２のスイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする請求項９記載のＭＯＭキャパシタ回路。
【請求項１１】
上記調整容量部は、
上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部に属する複数の金属電極を互いに接続しかつ、第１のスイッチ素子を介して上記第１の端子に接続しかつ第２のスイッチ素子を介して上記第２の端子に接続する粗調整容量部と、
上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部以外の金属電極を、第３のスイッチ素子を介して上記第１の端子に接続しかつ第４のスイッチ素子を介して上記第２の端子に接続する微調整容量部とを備えることを特徴とする請求項３又は４記載のＭＯＭキャパシタ回路。
【請求項１２】
上記第１及び第２のスイッチ素子をともにオフしたときに当該第１及び第２のスイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする請求項１１記載のＭＯＭキャパシタ回路。
【請求項１３】
請求項１〜１２のうちのいずれか１つに記載のＭＯＭキャパシタ回路を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）等の半導体装置のＭＯＭキャパシタ回路及び半導体装置に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照。）。
【０００３】
図１は従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【０００４】
図１において、従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路を含むページバッファ回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。
【０００５】
メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。ページバッファ回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含む。
【０００６】
図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個のデータ入出力端子５１との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【０００７】
データ入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、データ入出力バッファ５０及びデータ信号線５２を介して、データ入出力端子５１とページバッファ回路１４の間でデータの転送が行われる。データ入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。データ入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントローラ１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、データ入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。
【０００８】
ページバッファ回路１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。
【０００９】
図３Ａは、例えば大規模半導体集積回路（ＬＳＩ）において一般的に形成される、従来例に係るＭＯＭ（Metal-Oxide-Metal）キャパシタの構成例を示す平面図であり、図３Ｂは図３ＡのＡ−Ａ’線についての縦断面図である。図３Ａ及び図３Ｂにおいて、半導体基板２０上に例えばシリコン酸化膜などの酸化膜２１を形成した後、酸化膜２１上にＮ番目の金属層ＭＬＮの金属電極３１〜３４が形成される。また、酸化膜２２を形成した後、酸化膜２２上にＮ＋１番目の金属層ＭＬＮ＋１の金属電極３５〜３８が形成される。さらに、酸化膜２３を形成した後、酸化膜２３上にＮ＋２番目の金属層ＭＬＮ＋２の金属電極３９〜４２が形成される。以上のようにして、例えば、酸化膜２３を挟設する１対の金属電極３６，４０によりキャパシタＣ１０１が形成され、酸化膜２３を挟設する１対の金属電極３６，３７によりキャパシタＣ１０２が形成されている。なお、ＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置においてもこのような複数のＭＯＭキャパシタを備えたキャパシタ回路が形成されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平９−１４７５８２号公報
【特許文献２】特開２０１１−２２８３９６号公報
【特許文献３】特開２０１４−１０７４１５号公報
【特許文献４】米国特許出願公開第２０１４／０２６６４０８号明細書
【特許文献５】米国特許出願公開第２００６／００８７００４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述のＭＯＭキャパシタの利点は容量値が固定で、バイアス電圧に応じて容量値が変化しないことである。また、複数のＭＯＭキャパシタを直列に接続することが容易であり、耐圧を上げることも容易である。これに対して、ＭＯＳ（Metal-Oxide-Silicon）トランジスタは一方の電極が半導体基板又はウェルに形成されるので直列に接続することは比較的難しく、高電圧用ＭＯＳキャパシタは比較的低い容量値を有し、バイアス電圧に応じて容量値が変化するという問題点があった。
【００１２】
次いで、半導体装置においてキャパシタの容量値を調整する必要性について以下に説明する。
【００１３】
図４Ａは従来例のＲＣ遅延回路の構成例を示す回路図である。図４Ａにおいて、ＲＣ遅延回路は、インバータ１０１，１０２と、抵抗Ｒ１０１と、キャパシタＣ１０１とを備えて構成される。例えば、キャパシタＣ１０１の容量値を変化させることで遅延量を調整する。
【００１４】
図４Ｂは従来例の分圧キャパシタ回路の構成例を示す回路図である。図４Ｂにおいて、分圧キャパシタ回路は、キャパシタＣ１１１〜Ｃ１１３，Ｃ１２１〜Ｃ１２３と、伝送ゲートＴＧ１０１〜ＴＧ１０３とを備えて構成される。端子Ｔ１に入力される入力電圧を、伝送ゲートＴＧ１０１〜ＴＧ１０３にそれぞれ接続されるキャパシタＣ１２１〜Ｃ１２３の接続をオンオフすることで端子Ｔ２に出力される出力電圧を変化させることができる。
【００１５】
図４Ｃは従来例の電荷転送型ＤＡ変換回路の構成例を示す回路図である。図４Ｃにおいて、電荷転送型ＤＡ変換回路は、差動増幅器Ａ１と、キャパシタＣ１３１〜Ｃ１３４と、それぞれ制御信号φ０〜φ４によりオンオフ制御されるスイッチＳＷ０〜ＳＷ４とを備えて構成される。入力データに応じてスイッチＳＷ１〜ＳＷ４をオンオフすることで端子Ｔ２に出力される出力電圧を変化させることができる。
【００１６】
以上説明したように、多くのアプリケーションでは、キャパシタの容量値を変化又は調整することで所定の正確な物理量を得る。従来技術に係る方法としては、ＭＯＳキャパシタ又はＭＩＭ（Metal-Insulator-Metal）キャパシタを用いて、例えば単位キャパシタを複数Ｎ個用いて構成できるが、例えばプロセスバラツキにより各キャパシタの容量値を正確に調整することが難しいという問題点があった。
【００１７】
本発明の目的は、半導体装置の基板上に形成される金属電極を用いて複数のキャパシタを形成するキャパシタ回路において、キャパシタの容量値を従来技術に比較して高精度で調整することができる、半導体装置のＭＯＭキャパシタ回路及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１８】
第１の発明に係るＭＯＭキャパシタ回路は、基板上の絶縁膜を介して互いに対向する１対の金属電極によりそれぞれ形成される複数のＭＯＭ（Metal-Oxide-Metal）キャパシタを備えたＭＯＭキャパシタ回路であって、
上記複数のＭＯＭキャパシタの各１対の金属電極を、接続導体を介して第１及び第２の端子に接続することにより少なくとも１つのキャパシタ素子からなるＭＯＭキャパシタ回路を構成し、
上記複数の金属電極と、上記第１及び第２の端子の少なくとも１つとを接続する少なくとも１つのスイッチ素子を備え、
上記スイッチ素子をオン又はオフすることで上記ＭＯＭキャパシタ回路の容量を調整することを特徴とする。
【００１９】
上記ＭＯＭキャパシタ回路において、上記複数の金属電極は、上記複数層の断面において格子形状で配置されたことを特徴とする。
【００２０】
また、上記ＭＯＭキャパシタ回路において、上記ＭＯＭキャパシタ回路は、
複数の第１の金属電極を備え、上記複数の第１の金属電極のうちの少なくとも一部を、各スイッチ素子を介して上記第１及び第２の端子のうちのいずれかに接続して可変容量を有する調整容量部を備えることを特徴とする。
【００２１】
さらに、上記ＭＯＭキャパシタ回路において、上記ＭＯＭキャパシタ回路は、
複数の第２の金属電極を備え、上記複数の第２の金属電極をそれぞれ上記第１及び第２の端子のうちのいずれかに接続して固定容量を有する固定容量部をさらに備えることを特徴とする。
【００２２】
またさらに、上記ＭＯＭキャパシタ回路において、上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部を、各スイッチ素子を介して上記第１の端子に接続したことを特徴とする。
【００２３】
上記ＭＯＭキャパシタ回路において、上記各スイッチ素子をオフしたときに当該各スイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする。
【００２４】
また、上記ＭＯＭキャパシタ回路において、上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部を、第１のスイッチ素子を介して上記第１の端子に接続しかつ第２のスイッチ素子を介して上記第２の端子に接続したことを特徴とする。
【００２５】
さらに、上記ＭＯＭキャパシタ回路において、上記第１及び第２のスイッチ素子をともにオフしたときに当該第１及び第２のスイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする。
【００２６】
またさらに、上記ＭＯＭキャパシタ回路において、
上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部を、第１のスイッチ素子を介して上記第１の端子に接続し、
上記調整容量部の上記複数の第１の金属電極のうちの上記少なくとも一部以外の少なくとも一部を、第２のスイッチ素子を介して上記第２の端子に接続したことを特徴とする。
【００２７】
上記ＭＯＭキャパシタ回路において、上記第１のスイッチ素子又は上記第２のスイッチ素子をオフしたときに当該第１又は第２のスイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする。
【００２８】
また、上記ＭＯＭキャパシタ回路において、上記調整容量部は、
上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部に属する複数の金属電極を互いに接続しかつ、第１のスイッチ素子を介して上記第１の端子に接続しかつ第２のスイッチ素子を介して上記第２の端子に接続する粗調整容量部と、
上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部以外の金属電極を、第３のスイッチ素子を介して上記第１の端子に接続しかつ第４のスイッチ素子を介して上記第２の端子に接続する微調整容量部とを備えることを特徴とする。
【００２９】
さらに、上記ＭＯＭキャパシタ回路において、上記第１及び第２のスイッチ素子をともにオフしたときに当該第１及び第２のスイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする。
【００３０】
第２の発明に係る半導体装置は、上記ＭＯＭキャパシタ回路を備えることを特徴とする。
【発明の効果】
【００３１】
本発明に係る半導体装置のキャパシタ回路によれば、半導体装置の基板上に形成される金属電極を用いて複数のキャパシタを形成するキャパシタ回路において、キャパシタの容量値を従来技術に比較して高精度で調整することができる。
【図面の簡単な説明】
【００３２】
【図１】従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図２】図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図３Ａ】従来例に係るＭＯＭ（Metal-Oxide-Metal）キャパシタの構成例を示す平面図である。
【図３Ｂ】図３ＡのＡ−Ａ’線についての縦断面図である。
【図４Ａ】従来例のＲＣ遅延回路の構成例を示す回路図である。
【図４Ｂ】従来例の分圧キャパシタ回路の構成例を示す回路図である。
【図４Ｃ】従来例の電荷転送型ＤＡ変換回路の構成例を示す回路図である。
【図５Ａ】本発明の実施形態１に係るＭＯＭキャパシタ回路の製造方法を示す第１の工程の縦断面の模式図である。
【図５Ｂ】本発明の実施形態１に係るＭＯＭキャパシタ回路の製造方法を示す第２の工程の縦断面の模式図である。
【図５Ｃ】本発明の実施形態１に係るＭＯＭキャパシタ回路の製造方法を示す第３の工程の縦断面の模式図である。
【図５Ｄ】本発明の実施形態１に係るＭＯＭキャパシタ回路の製造方法を示す第４の工程の縦断面の模式図である。
【図６Ａ】本発明の実施形態２に係るＭＯＭキャパシタ回路の構成例を示す縦断面の模式図である。
【図６Ｂ】図６ＡのＭＯＭキャパシタ回路の等価回路図である。
【図７】本発明の実施形態３に係るＭＯＭキャパシタ回路の構成例を示す平面図であって、（ａ）は金属層Ｍ４の平面図であり、（ｂ）は金属層Ｍ３の平面図であり、（ｃ）は金属層Ｍ２の平面図であり、（ｄ）は金属層Ｍ１及びＭＯＳトランジスタＱ１〜Ｑ５の模式平面図である。
【図８Ａ】本発明の実施形態４に係るＭＯＭキャパシタ回路の構成例を示す縦断面の模式図である。
【図８Ｂ】図８ＡのＭＯＭキャパシタ回路の等価回路図である。
【図９】本発明の実施形態５に係るＭＯＭキャパシタ回路の構成例を示す縦断面の模式図である。
【図１０】本発明の実施形態６に係るＭＯＭキャパシタ回路の構成例を示す縦断面の模式図である。
【発明を実施するための形態】
【００３３】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００３４】
実施形態１．
本実施形態はＭＯＭキャパシタの容量値の調整の基本方法を示すものである。図５Ａ〜図５Ｄは本発明の実施形態１に係るＭＯＭキャパシタ回路の製造方法を示す第１〜第４の工程の縦断面の模式図である。図５Ａ〜図５Ｄは例えば半導体基板上に酸化膜を介して金属層ＭＬ２〜ＭＬ４に形成された複数の金属電極Ｍ２１〜Ｍ４５を示しており、半導体基板及び酸化膜の図示を省略しており、以下の「縦断面の模式図」においても同様である。なお、具体的な製造方法は図３Ａ及び図３Ｂと同様であり、Ｎは金属電極の形成位置の列番号である。以下、図５Ａ〜図５Ｄを参照して、キャパシタ回路の全体の容量値を減少させる製造方法について説明する。
【００３５】
キャパシタ回路の基本構成を示す図５Ａにおいて、金属層ＭＬ２に金属電極Ｍ２１〜Ｍ２５を形成し、金属層ＭＬ３に金属電極Ｍ３１〜Ｍ３５を形成し、金属層ＭＬ４に金属電極Ｍ４１〜Ｍ４５を形成する。ここで、水平方向のキャパシタについては、金属層ＭＬ２の金属電極Ｍ２１〜Ｍ２５のうちの各隣接する１対の金属電極間でそれぞれキャパシタＣ１が形成され、金属層ＭＬ３の金属電極Ｍ３１〜Ｍ３５のうちの各隣接する１対の金属電極間でそれぞれキャパシタＣ３が形成され、金属層ＭＬ４の金属電極Ｍ４１〜Ｍ４５のうちの各隣接する１対の金属電極間でそれぞれキャパシタＣ５が形成される。また、垂直方向のキャパシタについては、以下の通り複数のキャパシタが形成される。なお、複数の金属電極Ｍ２１〜Ｍ４５は半導体基板上の複数層の断面において格子形状（又は行列形状）の位置で配置される。
【００３６】
（１）列Ｎ＝１において、１対の金属電極Ｍ２１，Ｍ３１によりキャパシタＣ２が形成され、１対の金属電極Ｍ３１，Ｍ４１によりキャパシタＣ４が形成される。
（２）列Ｎ＝２において、１対の金属電極Ｍ２２，Ｍ３２によりキャパシタＣ２が形成され、１対の金属電極Ｍ３２，Ｍ４２によりキャパシタＣ４が形成される。
（３）列Ｎ＝３において、１対の金属電極Ｍ２３，Ｍ３３によりキャパシタＣ２が形成され、１対の金属電極Ｍ３３，Ｍ４３によりキャパシタＣ４が形成される。
（４）列Ｎ＝４において、１対の金属電極Ｍ２４，Ｍ３４によりキャパシタＣ２が形成され、１対の金属電極Ｍ３４，Ｍ４４によりキャパシタＣ４が形成される。
（５）列Ｎ＝５において、１対の金属電極Ｍ２５，Ｍ３５によりキャパシタＣ２が形成され、１対の金属電極Ｍ３５，Ｍ４５によりキャパシタＣ４が形成される。
【００３７】
以上のように構成されたキャパシタ回路の基本構成のうちの、金属電極Ｍ４５とその周りのキャパシタＣ４，Ｃ５を含む回路部分Ｐ１において、図５Ｂに示すように、金属電極Ｍ４５を、例えばフラッシュメモリなどのフローティングゲート電極と同様に、いずれの電極にも接続しないフローティング電極Ｆ４５として形成する。ここで、フローティング電極Ｆ４５は酸化膜中において浮いた状態となっている。これにより、回路部分Ｐ１のキャパシタＣ４，Ｃ５を除去することができる。これにより、全体の容量は図５Ａの構成に比べ８．７％減少する。なお、図５Ｂにおいて、フローティング電極となる金属電極を複数形成してもよい。例えば、Ｆ２６，Ｆ３６及びＦ４６をＭ２１〜Ｍ４４，Ｆ４５の形状を正確に保つためのダミー電極として形成する。
【００３８】
次いで、図５Ｃに示すように、金属電極Ｍ２５とその周りのキャパシタＣ１，Ｃ２を含む回路部分Ｐ２において、金属電極Ｍ２５を、例えばフラッシュメモリなどのフローティングゲート電極と同様に、いずれの電極にも接続しないフローティング電極Ｆ２５として形成する。ここで、フローティング電極Ｆ２５は酸化膜中において浮いた状態となっている。これにより、回路部分Ｐ２のキャパシタＣ１，Ｃ２を除去することができ、同様に、図５Ｂに比べ８．７％減少する。なお、図５Ｃにおいて、同様に、フローティング電極となる金属電極を複数の層において複数形成してもよい。
【００３９】
また、図５Ｂの構成から、図５Ｄに示すように、金属電極Ｍ３４とその周りのキャパシタＣ２，Ｃ３，Ｃ３，Ｃ４を含む回路部分Ｐ３において、金属電極Ｍ３４を、例えばフラッシュメモリなどのフローティングゲート電極と同様に、いずれの電極にも接続しないフローティング電極Ｆ３４として形成する。ここで、フローティング電極Ｆ３４は酸化膜中において浮いた状態となっている。これにより、回路部分Ｐ３のキャパシタＣ２，Ｃ３，Ｃ３，Ｃ４を除去することができる。図５Ｄのキャパシタ回路におけるキャパシタの除去により、図５Ｃの構成に比較して全体の容量値を８．７％減少させることができる。
【００４０】
なお、図５Ｄにおいて、同様に、フローティング電極となる金属電極を複数の層において複数形成してもよい。
【００４１】
以上説明したように、本実施形態によれば、上記の製造工程は、通常のフラッシュメモリの製造工程と同様であり、半導体基板上に形成された複数のキャパシタの容量値を従来技術に比較して容易に減少させることができる。図５では各設定で容量値は８．７％ずつ減少したが、これは金属電極の各層での本数や層数を増やすことにより、この減少率を小さくすることができ、電極の長さと組み合わせることにより、減少率と全体の容量値を兼ね合わせた設計ができる。
【００４２】
実施形態１ではＭＯＭキャパシタ回路の容量値を変えるには金属電極のパターン形成マスクを修正する必要があり、全ての製造工程を終えた後に変えることはできない。それでは実用的とは言えない。以下に示す実施形態は製造工程を終えた後に容量値を調整する方法と構成を示す。
【００４３】
実施形態２．
図６Ａは本発明の実施形態２に係るＭＯＭキャパシタ回路の構成例を示す縦断面の模式図であり、図６Ｂは図６ＡのＭＯＭキャパシタ回路の等価回路図である。図６Ａにおいて、ＭＯＭキャパシタ回路は、容量が固定である固定容量部６０と、容量を調整可能な調整容量部６１とを備えたことを特徴とする。
【００４４】
図６Ａの金属層ＭＬ２において、金属電極Ｍ２１〜Ｍ２５が形成される。ここで、金属電極Ｍ２１は内部金属線を介して正電極端子ＴＰに接続され、金属電極Ｍ２２，Ｍ２４は内部金属線を介して負電極端子ＴＮに接続される。また、金属電極Ｍ２３は伝送ゲートＴＧ２を介して正電極端子ＴＰに接続され、金属電極Ｍ２５は伝送ゲートＴＧ５を介して正電極端子ＴＰに接続される。
【００４５】
金属層ＭＬ３において、金属電極Ｍ３１〜Ｍ３５が形成される。ここで、金属電極Ｍ３１，Ｍ３３，Ｍ３５は内部金属線を介して負電極端子ＴＮに接続され、金属電極Ｍ３２は内部金属線を介して正電極端子ＴＰに接続される。また、金属電極Ｍ３４は伝送ゲートＴＧ３を介して正電極端子ＴＰに接続される。
【００４６】
金属層ＭＬ４において、金属電極Ｍ４１〜Ｍ４５が形成される。ここで、金属電極Ｍ４１は内部金属線を介して正電極端子ＴＰに接続され、金属電極Ｍ４２，Ｍ４４は内部金属線を介して負電極端子ＴＮに接続される。また、金属電極Ｍ４３は伝送ゲートＴＧ１を介して正電極端子ＴＰに接続され、金属電極Ｍ４５は伝送ゲートＴＧ４を介して正電極端子ＴＰに接続される。
【００４７】
なお、伝送ゲートＴＧ１〜ＴＧ５は例えばＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとが並列に接続され、制御信号によりオンオフ制御されるスイッチ素子である。
【００４８】
図６ＡのＭＯＭキャパシタ回路の等価回路を示す図６Ｂにおいて、正電極端子ＴＰと負電極端子ＴＮとの間に、キャパシタＣ１０が接続され、伝送ゲートＴＧ１を介してキャパシタＣ１１が接続され、同様に、伝送ゲートＴＧｎを介してキャパシタＣ１ｎが接続される（ｎ＝２，３，４，５）。また、制御信号ＳＣ１は伝送ゲートＴＧ１の反転入力端子に入力されるとともにインバータＩＮＶ１を介して伝送ゲートＴＧ１の非反転入力端子に入力され、同様に、制御信号ＳＣｎは伝送ゲートＴＧｎの反転入力端子に入力されるとともにインバータＩＮＶｎを介して伝送ゲートＴＧｎの非反転入力端子に入力される（ｎ＝２，３，４，５）。
【００４９】
以上のように構成されたＭＯＭキャパシタ回路において、調整容量部６１を備えたので、以下のようにＭＯＭキャパシタ回路の容量値が変化させることができる。
（１）制御信号ＳＣ１により伝送ゲートＴＧ１をオフしたとき、金属電極Ｍ４３はフローティング電極Ｆ４３となり、当該フローティング電極Ｆ４３の周囲の容量値は減少する。
（２）制御信号ＳＣ２により伝送ゲートＴＧ２をオフしたとき、金属電極Ｍ２３はフローティング電極Ｆ２３となり、当該フローティング電極Ｆ２３の周囲の容量値は減少する。
（３）制御信号ＳＣ３により伝送ゲートＴＧ３をオフしたとき、金属電極Ｍ３４はフローティング電極Ｆ３４となり、当該フローティング電極Ｆ３４の周囲の容量値は減少する。
（４）制御信号ＳＣ４により伝送ゲートＴＧ４をオフしたとき、金属電極Ｍ４５はフローティング電極Ｆ４５となり、当該フローティング電極Ｆ４５の周囲の容量値は減少する。
（５）制御信号ＳＣ５により伝送ゲートＴＧ５をオフしたとき、金属電極Ｍ２５はフローティング電極Ｆ２５となり、当該フローティング電極Ｆ２５の周囲の容量値は減少する。
【００５０】
当該ＭＯＭキャパシタ回路において、各キャパシタは各隣接する１対の金属電極により形成され、当該１対の金属電極はそれぞれ正電極端子ＴＰ及び負電極端子ＴＮに接続される。ＭＯＭキャパシタ回路全体のキャパシタの容量値を調整するために、スイッチ素子である伝送ゲートＴＧ１〜ＴＧ５が設けられ、本実施形態では、正電極端子ＴＰに容量調整のために接続される。ＭＯＭキャパシタ回路全体のキャパシタの容量値を調整した後は、各伝送ゲートＴＧ１〜ＴＧ５のオン又はオフの状態の組み合わせは固定されて、ＭＯＭキャパシタ回路全体のキャパシタの容量値が固定される。
【００５１】
キャパシタの容量値の調整テストでは、各キャパシタの容量値を測定することは難しいので、実際のテストでは、端子ＴＰ，ＴＮ間の容量値を変えたときの、当該ＭＯＭキャパシタ回路を含む回路の出力である電圧、周波数、あるいは信号のタイミングなどが測定される。
【００５２】
以上説明したように、本実施形態によれば、半導体基板２０上に形成される金属電極を用いて複数のキャパシタを形成するキャパシタ回路において、調整容量部６１を備え、スイッチ素子である伝送ゲートＴＧ１〜ＴＧ５を形成してオンオフすることにより、キャパシタの容量値を従来技術に比較して高精度で調整することができる。
【００５３】
実施形態３．
図７は本発明の実施形態３に係るＭＯＭキャパシタ回路の構成例を示す平面図であって、図７（ａ）は金属層Ｍ４の平面図であり、図７（ｂ）は金属層Ｍ３の平面図であり、（ｃ）は金属層Ｍ２の平面図であり、図７（ｄ）は金属層Ｍ１及びＭＯＳトランジスタＱ１〜Ｑ５の模式平面図である。
【００５４】
図７（ａ）の金属層Ｍ４において、金属電極Ｍ４１〜Ｍ４５及びＭ４Ｃが形成され、ここで、金属電極Ｍ４１，Ｍ４３，Ｍ４５は所定幅のストリップ形状を有し、金属電極Ｍ４２、Ｍ４４及びＭ４Ｃは連結していて櫛形形状を有する。１対の金属電極Ｍ４１，Ｍ４２と、１対の金属電極Ｍ４２，Ｍ４３と、１対の金属電極Ｍ４３，Ｍ４４と１対の金属電極Ｍ４４，Ｍ４５とによりそれぞれライン長ＬＷのキャパシタが形成される。
【００５５】
図７（ｂ）の金属層Ｍ３において、金属電極Ｍ３１〜Ｍ３５及びＭ３Ｃ，Ｍ３Ｖ２，Ｍ３Ｖ４が形成され、ここで、金属電極Ｍ３２，Ｍ３４は所定幅のストリップ形状を有し、金属電極Ｍ３１，Ｍ３３，Ｍ３５及びＭ３Ｃは連結していて櫛形形状を有する。１対の金属電極Ｍ３１，Ｍ３２と、１対の金属電極Ｍ３２，Ｍ３３と、１対の金属電極Ｍ３３，Ｍ３４と、１対の金属電極Ｍ３４，Ｍ３５とによりそれぞれライン長ＬＷのキャパシタが形成される。また、１対の金属電極Ｍ３１，Ｍ４１と、１対の金属電極Ｍ３２，Ｍ４２と、１対の金属電極Ｍ３３，Ｍ４３と、１対の金属電極Ｍ３４，Ｍ４４と、１対の金属電極Ｍ３５，Ｍ４５とにより、金属層Ｍ４との間で、それぞれライン長ＬＷのキャパシタが同様に形成される。
【００５６】
図７（ｃ）の金属層Ｍ２において、金属電極Ｍ２１〜Ｍ２５及びＭ２Ｃ，Ｍ２Ｖ２〜Ｍ２Ｖ４が形成され、ここで、金属電極Ｍ２１，Ｍ２３，Ｍ２５は所定幅のストリップ形状を有し、金属電極Ｍ２２，Ｍ２４及びＭ２Ｃは連結していて櫛形形状を有する。１対の金属電極Ｍ２１，Ｍ２２と、１対の金属電極Ｍ２２，Ｍ２３と、１対の金属電極Ｍ２３，Ｍ２４と、１対の金属電極Ｍ２４，Ｍ２５とによりそれぞれライン長ＬＷのキャパシタが形成される。また、１対の金属電極Ｍ２１，Ｍ３１と、１対の金属電極Ｍ２２，Ｍ３２と、１対の金属電極Ｍ２３，Ｍ３３と、１対の金属電極Ｍ２４，Ｍ３４と、１対の金属電極Ｍ２５，Ｍ３５とにより、金属層Ｍ３との間で、それぞれライン長ＬＷのキャパシタが同様に形成される。
【００５７】
なお、各キャパシタのライン長ＬＷは例えば数十μｍ〜数百μｍの長さである。また、金属電極Ｍ３Ｖ２，Ｍ３Ｖ４，Ｍ２Ｖ２，Ｍ２Ｖ３，Ｍ２Ｖ４は上下層の金属電極を接続する各コンタクトホールＶ２，Ｖ３，Ｖ４のためにある。
【００５８】
図７（ｄ）の金属層Ｍ１及びＭＯＳトランジスタＱ１〜Ｑ５において、矩形形状の金属電極Ｍ１Ｖ１〜Ｍ１Ｖ８、接続導体Ｌ１〜Ｌ１３及びスイッチ素子であるＭＯＳトランジスタＱ１〜Ｑ５が形成される。
【００５９】
ここで、
（１）金属電極Ｍ１Ｖ１は接続導体Ｌ１、ＭＯＳトランジスタＱ１のドレイン、及び接続導体Ｌ１１を介して正電極端子ＴＰに接続される。
（２）金属電極Ｍ１Ｖ２は接続導体Ｌ２を介してＭＯＳトランジスタＱ１のソースに接続される。
（３）金属電極Ｍ１Ｖ３は接続導体Ｌ３を介してＭＯＳトランジスタＱ３のソースに接続される。
（４）金属電極Ｍ１Ｖ４は接続導体Ｌ４を介してＭＯＳトランジスタＱ５のソースに接続される。
（５）金属電極Ｍ１Ｖ７は接続導体Ｌ５を介してＭＯＳトランジスタＱ２のソースに接続される。
（６）金属電極Ｍ１Ｖ８は接続導体Ｌ６を介してＭＯＳトランジスタＱ４のソースに接続される。
（７）ＭＯＳトランジスタＱ２のドレインは接続導体Ｌ７，Ｌ１１を介して正電極端子ＴＰに接続される。
（８）ＭＯＳトランジスタＱ３のドレインは接続導体Ｌ８，Ｌ１１を介して正電極端子ＴＰに接続される。
（９）ＭＯＳトランジスタＱ４のドレインは接続導体Ｌ９，Ｌ１１を介して正電極端子ＴＰに接続される。
（１０）ＭＯＳトランジスタＱ５のドレインは接続導体Ｌ１０，Ｌ１１を介して正電極端子ＴＰに接続される。
（１１）金属電極Ｍ１Ｖ５は接続導体Ｌ１２、金属電極Ｍ１Ｖ６は接続導体Ｌ１３を介して負電極端子ＴＮに接続される。
【００６０】
なお、金属電極Ｍ１Ｖ１，Ｍ２１，Ｍ３２，Ｍ４１は厚さ方向に貫通するビア内に形成されたビア導体Ｖ１を介して互いに接続される。金属電極Ｍ１Ｖ２，Ｍ２Ｖ２，Ｍ３Ｖ２，Ｍ４３は厚さ方向に貫通するビア内に形成されたビア導体Ｖ２を介して互いに接続される。金属電極Ｍ１Ｖ３，Ｍ２Ｖ３，Ｍ３４は厚さ方向に貫通するビア内に形成されたビア導体Ｖ３を介して互いに接続される。金属電極Ｍ１Ｖ４，Ｍ２Ｖ４，Ｍ３Ｖ４，Ｍ４５は厚さ方向に貫通するビア内に形成されたビア導体Ｖ４を介して互いに接続される。金属電極Ｍ４Ｃ，Ｍ３Ｃ，Ｍ２Ｃ，Ｍ１Ｖ５は厚さ方向に貫通するビア内に形成されたビア導体Ｖ５を介して互いに接続される。金属電極Ｍ４Ｃ，Ｍ３Ｃ，Ｍ２Ｃ，Ｍ１Ｖ６は厚さ方向に貫通するビア内に形成されたビア導体Ｖ６を介して互いに接続される。金属電極Ｍ２３，Ｍ１Ｖ７は厚さ方向に貫通するビア内に形成されたビア導体Ｖ７を介して互いに接続される。金属電極Ｍ２５，Ｍ１Ｖ８は厚さ方向に貫通するビア内に形成されたビア導体Ｖ８を介して互いに接続される。
【００６１】
以上のように構成されたＭＯＭキャパシタ回路は実施形態２に係るＭＯＭキャパシタ回路に対応しており、当該ＭＯＭキャパシタ回路において、スイッチ素子であるＭＯＳトランジスタＱ１〜Ｑ５（他の実施形態の伝送ゲートの１つのＭＯＳトランジスタに対応する）が半導体基板上に形成され、ＭＯＳトランジスタＱ１〜Ｑ５がそれぞれゲートに印加される制御信号に応じてオンオフ制御され、これにより、当該ＭＯＭキャパシタ回路内の複数のキャパシタの接続がオン又はオフされて、当該ＭＯＭキャパシタ回路全体の容量値を調整できる。
【００６２】
実施形態４．
図８Ａは本発明の実施形態４に係るＭＯＭキャパシタ回路の構成例を示す縦断面の模式図であり、図８Ｂは図８ＡのＭＯＭキャパシタ回路の等価回路図である。図８Ａの実施形態４に係るＭＯＭキャパシタ回路は、図６Ａの実施形態２に係るＭＯＭキャパシタ回路に比較して以下の点が異なる。
（１）調整容量部６１に代えて、調整容量部６２を備えた。
（２）調整容量部６２において以下のように構成した。
（２−１）金属電極Ｍ４３をさらに伝送ゲートＴＧ１１を介して負電極端子ＴＮに接続した。
（２−２）金属電極Ｍ２３をさらに伝送ゲートＴＧ１２を介して負電極端子ＴＮに接続した。
（２−３）金属電極Ｍ３４をさらに伝送ゲートＴＧ１３を介して負電極端子ＴＮに接続した。
（２−４）金属電極Ｍ４５をさらに伝送ゲートＴＧ１４を介して負電極端子ＴＮに接続した。
（２−５）金属電極Ｍ２５をさらに伝送ゲートＴＧ１５を介して負電極端子ＴＮに接続した。
【００６３】
また、図８Ｂの等価回路は図６Ｂの等価回路に比較して、伝送ゲートＴＧ１１〜１５と、それらのためのインバータＩＮＶ１１〜ＩＮＶ１５をさらに備えた。
【００６４】
図８Ａの調整容量部６２において、伝送ゲートＴＧ１をオンにしたときは伝送ゲートＴＧ１１をオフするが、伝送ゲートＴＧ１をオフにしたときは伝送ゲートＴＧ１１をオンにすることで１対の伝送ゲートＴＧ１，ＴＧ１１は互いに相補的にオン又はオフされる。ここで、前者のときは伝送ゲートＴＧ１に接続されるキャパシタＣ１１を正電極端子ＴＰ及び負電極端子ＴＮ間に接続して容量値を増大させるが、後者のときは伝送ゲートＴＧ１に接続されるキャパシタＣ１１の両端が短絡されて容量値を減少させる。
【００６５】
また、同様に、１対の伝送ゲートＴＧ２，ＴＧ１２、１対の伝送ゲートＴＧ３，ＴＧ１３、１対の伝送ゲートＴＧ４，ＴＧ１４、１対の伝送ゲートＴＧ５，ＴＧ１５も同様に互いに相補的にオン又はオフされ、対応して接続されるキャパシタＣ１２〜Ｃ１５を正電極端子ＴＰ及び負電極端子ＴＮ間に接続して容量値を増大させ、もしくは対応するキャパシタＣ１２〜Ｃ１５の両端が短絡されて容量値を減少させる。
【００６６】
以上のように構成されたＭＯＭキャパシタ回路の調整容量部６２においては、各１対の伝送ゲートを互いに相補的にオン又はオフすることで金属電極Ｍ４３，Ｍ４５，Ｍ３４，Ｍ２３，Ｍ２５がフローティング状態にならず、当該ＭＯＭキャパシタ回路全体の容量値を増大又は減少させることができ、当該ＭＯＭキャパシタ回路全体の容量値を高精度で調整できる。
【００６７】
なお、各１対の伝送ゲートをともにオフとすることで、金属電極Ｍ４３，Ｍ４５，Ｍ３４，Ｍ２３，Ｍ２５をフローティング状態にしてもよい。厳密には、それらキャパシタの両端子が負電極端子ＴＮに短絡されているときの全体の容量と一方の端子がフローティングのときの容量は異なるので、その効果も使用できる。当該両状態では隣接層間の斜め隣の金属電極間の容量成分が見えてくるが、フローティング状態と負電極端子ＴＮに接続の状態ではその等価容量に差ができるからである。容量成分が直列で見えてくるフローティング状態の方が等価容量はわずかに小さくなる。
【００６８】
実施形態５．
図９は本発明の実施形態５に係るＭＯＭキャパシタ回路の構成例を示す縦断面の模式図である。図９の実施形態５に係るＭＯＭキャパシタ回路は、図６Ａの実施形態２に係るＭＯＭキャパシタ回路に比較して以下の点が異なる。
（１）調整容量部６１に代えて、調整容量部６３を備えた。
（２）調整容量部６３において以下のように構成した。
（２−１）金属電極Ｍ３３を直接に負電極端子ＴＮに接続せずに、伝送ゲートＴＧ２１を介して負電極端子ＴＮに接続した。
（２−２）金属電極Ｍ４４を直接に負電極端子ＴＮに接続せずに、伝送ゲートＴＧ２２を介して負電極端子ＴＮに接続した。
（２−３）金属電極Ｍ２４を直接に負電極端子ＴＮに接続せずに、伝送ゲートＴＧ２３を介して負電極端子ＴＮに接続した。
（２−４）金属電極Ｍ３５を直接に負電極端子ＴＮに接続せずに、伝送ゲートＴＧ２４を介して負電極端子ＴＮに接続した。
【００６９】
ここで、調整容量部６３において、伝送ゲートＴＧ１〜ＴＧ５の動作による当該ＭＯＭキャパシタ回路の容量値の調整は実施形態２と同様である。
【００７０】
（１）伝送ゲートＴＧ２１をオンしたとき金属電極Ｍ３３は負電極となる一方、伝送ゲートＴＧ２１をオフしたとき金属電極Ｍ３３はフローティング電極となる。
（２）伝送ゲートＴＧ２２をオンしたとき金属電極Ｍ４４は負電極となる一方、伝送ゲートＴＧ２２をオフしたとき金属電極Ｍ４４はフローティング電極となる。
（３）伝送ゲートＴＧ２３をオンしたとき金属電極Ｍ２４は負電極となる一方、伝送ゲートＴＧ２３をオフしたとき金属電極Ｍ２４はフローティング電極となる。
（４）伝送ゲートＴＧ２４をオンしたとき金属電極Ｍ３５は負電極となる一方、伝送ゲートＴＧ２４をオフしたとき金属電極Ｍ３５はフローティング電極となる。
【００７１】
各金属電極Ｍ３３，Ｍ４４，Ｍ２４，Ｍ３５が負電極となっているときは、正電極との間の面積が増大するので、当該ＭＯＭキャパシタ回路の容量値が増大するが、各金属電極Ｍ３３，Ｍ４４，Ｍ２４，Ｍ３５がフローティング電極となっているときは、正電極との間の面積が減少するので、当該ＭＯＭキャパシタ回路の容量値が減少する。上記のようにフローティング状態と固定電圧状態では容量値が変わってくるので、より細かに容量を調整が可能になる。
【００７２】
以上のように構成されたＭＯＭキャパシタ回路の調整容量部６３によれば、伝送ゲートＴＧ１〜ＴＧ５をオフするか否かにより金属電極Ｍ４３，Ｍ４５，Ｍ３４，Ｍ２３，Ｍ２５をフローティング状態するか否か、さらには、伝送ゲートＴＧ２１〜ＴＧ２５をオフするか否かにより金属電極Ｍ３３，Ｍ４４，Ｍ２４，Ｍ３５をフローティング状態するか否かに応じて、当該ＭＯＭキャパシタ回路全体の容量値を増大又は減少させることができ、当該ＭＯＭキャパシタ回路全体の容量値を高精度で調整できる。
【００７３】
実施形態６．
図１０は本発明の実施形態６に係るＭＯＭキャパシタ回路の構成例を示す縦断面の模式図である。図１０において、実施形態６に係るＭＯＭキャパシタ回路は、固定容量部６０と、粗調整容量部６４と、微調整容量部６５とを備えて構成される。
【００７４】
固定容量部６０において、金属電極Ｍ４１，Ｍ３２，Ｍ２１は正電極端子ＴＰに接続され、金属電極Ｍ４２，Ｍ３１，Ｍ２２は負電極端子ＴＮに接続され、固定容量部６０の全体容量は所定の固定容量を有する。
【００７５】
粗調整容量部６４において、金属電極Ｍ４４，Ｍ３３，Ｍ３５，Ｍ２４は負電極端子ＴＮに接続される。金属電極Ｍ４３，Ｍ２３は伝送ゲートＴＧ１を介して正電極端子ＴＰに接続されるとともに、伝送ゲートＴＧ１１を介して負電極端子ＴＮに接続される。また、金属電極Ｍ３４は伝送ゲートＴＧ２を介して正電極端子ＴＰに接続されるとともに、伝送ゲートＴＧ１２を介して負電極端子ＴＮに接続される。さらに、金属電極Ｍ４５，Ｍ２５は伝送ゲートＴＧ３を介して正電極端子ＴＰに接続されるとともに、伝送ゲートＴＧ１３を介して負電極端子ＴＮに接続される。これにより、伝送ゲートＴＧ１〜ＴＧ３のうちの１つ、２つ又は３つをオンにすることで正電極端子ＴＰに接続され金属電極を正電極に設定して所定の容量を発生させる一方、伝送ゲートＴＧ１１〜ＴＧ１３のうちの１つ、２つ又は３つをオンにすることで負電極端子ＴＮに接続され金属電極を負電極に設定して所定の容量を発生させる。
【００７６】
微調整容量部６５において、金属電極Ｍ４６，Ｍ４８，Ｍ３７，Ｍ２６，Ｍ２８は負電極端子ＴＮに接続される。金属電極Ｍ３６は伝送ゲートＴＧ４を介して正電極端子ＴＰに接続されるとともに、伝送ゲートＴＧ１４を介して負電極端子ＴＮに接続される。金属電極Ｍ４７は伝送ゲートＴＧ５を介して正電極端子ＴＰに接続されるとともに、伝送ゲートＴＧ１５を介して負電極端子ＴＮに接続される。金属電極Ｍ２７は伝送ゲートＴＧ６を介して正電極端子ＴＰに接続されるとともに、伝送ゲートＴＧ１６を介して負電極端子ＴＮに接続される。金属電極Ｍ３８は伝送ゲートＴＧ７を介して正電極端子ＴＰに接続されるとともに、伝送ゲートＴＧ１７を介して負電極端子ＴＮに接続される。これにより、伝送ゲートＴＧ４〜ＴＧ７のうちの１つ、２つ、３つ又は４つをオンにすることで正電極端子ＴＰに接続され金属電極を正電極に設定して所定の容量を発生させる一方、伝送ゲートＴＧ１４〜ＴＧ１７のうちの１つ、２つ、３つ又は４つをオンにすることで負電極端子ＴＮに接続され金属電極を負電極に設定して所定の容量を発生させる。
【００７７】
粗調整容量部６４の構成と微調整容量部６５の構成とを比較すると、粗調整容量部６４では、各伝送ゲートＴＧ１〜ＴＧ３又はＴＧ１１〜ＴＧ１３に接続されている金属電極は同じ列の縦方向の正電極である一方、微調整容量部６５では、各伝送ゲートＴＧ４〜ＴＧ７又はＴＧ１４〜ＴＧ１７に接続されている金属電極の数はそれぞれ１つである。従って、各伝送ゲートをオン／オフ制御したときの当該ＭＯＭキャパシタ回路の全体容量の変化量は、粗調整容量部６４は微調整容量部６５に比較して大きいので、粗調整容量部６４では全体容量を粗調整する一方、微調整容量部６５では全体容量を微調整できる。
【００７８】
なお、粗調整容量部６４では、各伝送ゲートに接続する金属電極の数を２つにしているが、本発明はこれに限らず、３つ以上の複数にしてもよい。例えば、金属配線層を４層以上使用する場合の他、縦方向ではなく同じ金属層の横方向の金属電極を共通接続する方法もあり、さらにそれらをミックスするのも良い。
【００７９】
変形例．
以上の実施形態においては、基板上の絶縁膜を介して互いに対向する１対の金属電極によりそれぞれ形成される複数のＭＯＭ（Metal-Oxide-Metal）キャパシタを備えたＭＯＭキャパシタ回路であって、上記複数のＭＯＭキャパシタの各１対の金属電極を、接続導体を介して第１及び第２の端子に接続することにより１つのキャパシタ素子からなるＭＯＭキャパシタ回路を構成しているが、本発明はこれに限らず、複数のキャパシタ素子からなるＭＯＭキャパシタ回路を構成してもよい。
【００８０】
以上の実施形態においては、半導体基板２０上に金属電極を形成して複数のキャパシタを形成しているが、本発明はこれに限らず、誘電体基板などの他の基板上に形成してもよい。また、金属電極間の絶縁体は酸化膜として説明してきたが、本発明はこれに限らず、窒化膜などの他の絶縁体もしくは誘電体で形成してもよい。金属層間と横方向の金属電極間の絶縁膜が違う材質でももちろん良い。
【００８１】
以上の実施形態においては、半導体基板２０上に形成した金属層の３つの金属層を使用してキャパシタを形成しているが、本発明はこれに限らず、２層以上の金属層で形成してもよい。
【００８２】
以上の実施形態においては、調整容量部６１〜６３、粗調整容量部６４、微調整容量部６５においては、各部に属するすべての金属電極を伝送ゲートを介して正電極端子ＴＰ又は負電極端子ＴＮに接続しているが、本発明はこれに限らず、調整容量部６１〜６３、粗調整容量部６４、微調整容量部６５に属する金属電極のうちの少なくとも一部を伝送ゲートを介して正電極端子ＴＰ又は負電極端子ＴＮに接続してもよい。
【００８３】
以上の実施形態においては、固定容量部６０を備えているが、本発明はこれに限らず、固定容量部６０を備えず構成してもよい。
【産業上の利用可能性】
【００８４】
以上詳述したように、本発明に係る半導体装置のキャパシタ回路によれば、半導体装置の基板上に形成される金属電極を用いて複数のキャパシタを形成するキャパシタ回路において、キャパシタの容量値を従来技術に比較して高精度で調整することができる。本発明に係る半導体装置のキャパシタ回路は、パーソナルコンピュータ、スマートホンなどの電子機器に限らず、ＣＰＵ、記憶装置などの種々の半導体装置に広く適用することができる。
【符号の説明】
【００８５】
１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…データ書き換え及び読み出し回路（ページバッファ回路）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
２０…半導体基板、
２１〜２３…酸化膜層、
３１〜４２…金属導体、
６０…固定容量部、
６１，６２，６３…調整容量部、
６４…粗調整容量部、
６５…微調整容量部、
１０１〜１０２…インバータ、
Ａ１…差動増幅器、
Ｃ１〜Ｃ１５，Ｃ１０１〜Ｃ１３４…キャパシタ、
Ｆ２３〜Ｆ２５，Ｆ２７，Ｆ３３〜Ｆ３６，Ｆ３８，Ｆ４３〜Ｆ４５，Ｆ４７…フローティング電極、
ＩＮＶ１〜ＩＮＶ５…インバータ、
Ｌ１〜Ｌ１３…接続導体、
ＭＬ２〜ＭＬ４，ＭＬＮ，ＭＬＮ＋１，ＭＬＮ＋２…金属層、
Ｍ２Ｃ〜Ｍ４Ｃ，Ｍ１０〜Ｍ４８，Ｍ１Ｖ１〜Ｍ３Ｖ４…金属電極、
Ｐ１〜Ｐ３…回路部分、
Ｒ１０１…抵抗、
ＳＷ０〜ＳＷ４…スイッチ、
Ｔ１，Ｔ２…端子、
ＴＧ１〜ＴＧ１７，ＴＧ２１〜ＴＧ２４，ＴＧ１０１〜ＴＧ１０３…伝送ゲート、
ＴＰ…正電極端子、
ＴＮ…負電極端子、
Ｖ１〜Ｖ８…ビア導体。
【図１】
2016162925.tif 000003
【図２】
2016162925.tif 000004
【図３Ａ】
2016162925.tif 000005
【図３Ｂ】
2016162925.tif 000006
【図４Ａ】
2016162925.tif 000007
【図４Ｂ】
2016162925.tif 000008
【図４Ｃ】
2016162925.tif 000009
【図５Ａ】
2016162925.tif 000010
【図５Ｂ】
2016162925.tif 000011
【図５Ｃ】
2016162925.tif 000012
【図５Ｄ】
2016162925.tif 000013
【図６Ａ】
2016162925.tif 000014
【図６Ｂ】
2016162925.tif 000015
【図７】
2016162925.tif 000016
【図８Ａ】
2016162925.tif 000017
【図８Ｂ】
2016162925.tif 000018
【図９】
2016162925.tif 000019
【図１０】
2016162925.tif 000020
【手続補正書】
【提出日】平成28年7月11日(2016.7.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上の絶縁膜を介して互いに対向する１対の金属電極によりそれぞれ形成される複数のＭＯＭ（Metal-Oxide-Metal）キャパシタを備えたＭＯＭキャパシタ回路であって、
上記複数のＭＯＭキャパシタの各１対の金属電極を、接続導体を介して第１及び第２の端子に接続することにより少なくとも１つのキャパシタ素子からなるＭＯＭキャパシタ回路を構成し、
上記複数の金属電極と、上記第１及び第２の端子の少なくとも１つとを接続する少なくとも１つのスイッチ素子を備え、
上記複数の金属電極は複数層の断面において格子形状で配置され、
上記ＭＯＭキャパシタ回路は、
複数の第１の金属電極を備えた調整容量部であって、上記複数の第１の金属電極のうちの少なくとも一部を、第１のスイッチ素子を介して上記第１の端子に接続しかつ第２のスイッチ素子を介して上記第２の端子に接続して、上記第１のスイッチ素子と上記第２のスイッチ素子のうちの少なくとも一方をオン又はオフすることにより、上記調整容量部の容量を３つの状態で選択的に調整可能である可変容量を有する調整容量部を備えたことを特徴とするＭＯＭキャパシタ回路。
【請求項２】
上記ＭＯＭキャパシタ回路は、
複数の第２の金属電極を備え、上記複数の第２の金属電極をそれぞれ上記第１及び第２の端子のうちのいずれかに接続して固定容量を有する固定容量部をさらに備えることを特徴とする請求項１記載のＭＯＭキャパシタ回路。
【請求項３】
上記第１及び第２のスイッチ素子をともにオフしたときに当該第１及び第２のスイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする請求項１又は２記載のＭＯＭキャパシタ回路。
【請求項４】
基板上の絶縁膜を介して互いに対向する１対の金属電極によりそれぞれ形成される複数のＭＯＭ（Metal-Oxide-Metal）キャパシタを備えたＭＯＭキャパシタ回路であって、
上記複数のＭＯＭキャパシタの各１対の金属電極を、接続導体を介して第１及び第２の端子に接続することにより少なくとも１つのキャパシタ素子からなるＭＯＭキャパシタ回路を構成し、
上記複数の金属電極と、上記第１及び第２の端子の少なくとも１つとを接続する少なくとも１つのスイッチ素子を備え、
上記複数の金属電極は複数層の断面において格子形状で配置され、
上記ＭＯＭキャパシタ回路は、
複数の第１の金属電極を備えた調整容量部であって、上記複数の第１の金属電極のうちの少なくとも一部を、第１のスイッチ素子を介して上記第１の端子に接続し、上記調整容量部の上記複数の第１の金属電極のうちの上記少なくとも一部以外の少なくとも一部を、第２のスイッチ素子を介して上記第２の端子に接続して、上記第１のスイッチ素子と上記第２のスイッチ素子のうちの少なくとも一方をオン又はオフすることにより、上記調整容量部の容量を調整可能である可変容量を有する調整容量部を備えたことを特徴とするＭＯＭキャパシタ回路。
【請求項５】
上記ＭＯＭキャパシタ回路は、
複数の第２の金属電極を備え、上記複数の第２の金属電極をそれぞれ上記第１及び第２の端子のうちのいずれかに接続して固定容量を有する固定容量部をさらに備えることを特徴とする請求項４記載のＭＯＭキャパシタ回路。
【請求項６】
上記第１のスイッチ素子又は上記第２のスイッチ素子をオフしたときに当該第１又は第２のスイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする請求項４又は５記載のＭＯＭキャパシタ回路。
【請求項７】
基板上の絶縁膜を介して互いに対向する１対の金属電極によりそれぞれ形成される複数のＭＯＭ（Metal-Oxide-Metal）キャパシタを備えたＭＯＭキャパシタ回路であって、
上記複数のＭＯＭキャパシタの各１対の金属電極を、接続導体を介して第１及び第２の端子に接続することにより少なくとも１つのキャパシタ素子からなるＭＯＭキャパシタ回路を構成し、
上記複数の金属電極と、上記第１及び第２の端子の少なくとも１つとを接続する少なくとも１つのスイッチ素子を備え、
上記スイッチ素子をオン又はオフすることで上記ＭＯＭキャパシタ回路の容量を調整し、
上記複数の金属電極は複数層の断面において格子形状で配置され、
上記ＭＯＭキャパシタ回路は、
複数の第１の金属電極を備え、上記複数の第１の金属電極のうちの少なくとも一部を、各スイッチ素子を介して上記第１及び第２の端子のうちのいずれかに接続して可変容量を有する調整容量部を備え、
上記調整容量部は、
上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部に属する複数の金属電極を互いに接続しかつ、第１のスイッチ素子を介して上記第１の端子に接続しかつ第２のスイッチ素子を介して上記第２の端子に接続する粗調整容量部と、
上記調整容量部の上記複数の第１の金属電極のうちの少なくとも一部以外の金属電極を、第３のスイッチ素子を介して上記第１の端子に接続しかつ第４のスイッチ素子を介して上記第２の端子に接続する微調整容量部とを備えることを特徴とする記載のＭＯＭキャパシタ回路。
【請求項８】
上記ＭＯＭキャパシタ回路は、
複数の第２の金属電極を備え、上記複数の第２の金属電極をそれぞれ上記第１及び第２の端子のうちのいずれかに接続して固定容量を有する固定容量部をさらに備えることを特徴とする請求項７記載のＭＯＭキャパシタ回路。
【請求項９】
上記第１及び第２のスイッチ素子をともにオフしたときに当該第１及び第２のスイッチ素子に接続された金属電極をフローティング状態にすることを特徴とする請求項７又は８記載のＭＯＭキャパシタ回路。
【請求項１０】
請求項１〜９のうちのいずれか１つに記載のＭＯＭキャパシタ回路を備えることを特徴とする半導体装置。