(57)【要約】【課題】  回路規模の増加やチップサイズの増大を招くことなく、半導体装置の安定動作を図る。【解決手段】  IOバッファ群102は、バッファ制御部109によって構成が制御され、メモリ110との間でデータの送受信を行う。電源ライン111は、IOバッファ群102へ電源を供給する。電源ライン112は、複数の回路ブロック104、105へ電源を供給する。電源切替部106は、電源制御部107の制御に従い、各回路ブロックに対する電源供給および電源遮断を行う。電源結合スイッチ103は、結合制御部108の制御に従い、電源ライン111と112の結合または分離を行う。結合制御部108は、電源制御部107およびバッファ制御部109から得られる情報に基づき、電源切替部106および電源結合スイッチ103の動作を判定する。【選択図】  図1
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【特許請求の範囲】
【請求項１】
半導体回路、メモリ、および、第一から第三の制御手段を有する半導体装置であって、前記半導体回路は、
前記第一の制御手段によって構成が制御され、前記メモリとの間でデータの送受信を行う入出力手段と、
前記入出力手段へ電源を供給する第一の電源ラインと、
前記メモリから読み出されたデータに所定の処理を実行し、処理後のデータを前記メモリに書き込む複数の回路ブロックと、
前記複数の回路ブロックへ電源を供給する第二の電源ラインと、
前記複数の回路ブロックと前記第二の電源ラインの間に配置され、前記第二の制御手段の制御に従い、前記複数の回路ブロックそれぞれに対する電源供給および電源遮断を行う電源切替手段と、
前記第一および第二の電源ラインの間に配置され、前記第三の制御手段の制御に従い、前記第一および第二の電源ラインの結合または分離を行う電源結合手段とを有し、
前記第三の制御手段は、前記第一および第二の制御手段から得られる情報に基づき、前記電源切替手段および前記電源結合手段の動作を判定する半導体装置。
【請求項２】
前記半導体装置は、さらにシステム制御手段を有し、
前記システム制御手段から省電力要求を受信すると、前記第三の制御手段は、前記第二の制御手段に省電力モードへの移行を通知し、前記省電力モードへの移行後の前記第二の電源ラインに対する回路ブロックの静電容量値を前記第二の制御手段から受信し、前記受信した静電容量値に基づき静電容量の補充が必要か否かを判定する請求項1に記載された半導体装置。
【請求項３】
前記第二の制御手段は、前記省電力モードと前記静電容量値の対応を示すテーブルを有する請求項2に記載された半導体装置。
【請求項４】
前記静電容量の補充が不要と判定した場合、前記第三の制御手段は、前記第二の制御手段に省電力モードへの移行を指示し、
前記第二の制御手段は、前記指示に従い前記電源切替手段を制御して、前記複数の回路ブロックの少なくとも一部に対する前記電源遮断を行う請求項2または請求項3に記載された半導体装置。
【請求項５】
前記静電容量の補充が必要と判定した場合、前記第二の制御手段は、前記補充すべき静電容量値を前記第一の制御手段に通知して、前記入出力手段の構成によって前記補充すべき静電容量値を確保可能か否かを示す判定結果を前記第一の制御手段から受信する請求項2から請求項4の何れか一項に記載された半導体装置。
【請求項６】
前記第一の制御手段は、前記入出力手段の構成要素と、少なくとも静電容量値およびバッファ遅延量の対応を示すテーブルを有する請求項5に記載された半導体装置。
【請求項７】
前記第一の制御手段は、前記テーブルに基づき、設計制約のバッファ遅延量を満たし、前記補充すべき静電容量値を確保可能な前記入出力手段の構成があるか否かを判定する請求項6に記載された半導体装置。
【請求項８】
前記判定結果により前記補充すべき静電容量値の確保が可能なことが示される場合、前記第三の制御手段は、前記判定結果に対応する前記入出力手段の構成を前記第一の制御手段に指示し、前記第二の制御手段に省電力モードへの移行を指示し、
前記第一の制御手段は前記指示に従い前記入出力手段を構成し、前記第三の制御手段は前記電源結合手段を制御して前記第一および第二の電源ラインの結合を行い、前記第二の制御手段は前記指示に従い前記電源切替手段を制御して前記複数の回路ブロックの少なくとも一部に対する前記電源遮断を行う請求項5から請求項7の何れか一項に記載された半導体装置。
【請求項９】
前記判定結果により前記補充すべき静電容量値の確保が不可能なことが示される場合、前記第三の制御手段は、前記省電力モードへの移行の待機を前記システム制御手段に通知する請求項5から請求項8の何れか一項に記載された半導体装置。
【請求項１０】
前記第一の半導体回路は、前記第一から第三の制御手段を含む請求項1から請求項9の何れか一項に記載された半導体装置。
【請求項１１】
半導体回路、メモリ、および、第一から第三の制御手段を有する半導体装置の制御方法であって、前記半導体回路は、
前記第一の制御手段によって構成が制御され、前記メモリとの間でデータの送受信を行う入出力手段と、
前記入出力手段へ電源を供給する第一の電源ラインと、
前記メモリから読み出されたデータに所定の処理を実行し、処理後のデータを前記メモリに書き込む複数の回路ブロックと、
前記複数の回路ブロックへ電源を供給する第二の電源ラインと、
前記複数の回路ブロックと前記第二の電源ラインの間に配置され、前記第二の制御手段の制御に従い、前記複数の回路ブロックそれぞれに対する電源供給および電源遮断を行う電源切替手段と、
前記第一および第二の電源ラインの間に配置され、前記第三の制御手段の制御に従い、前記第一および第二の電源ラインの結合または分離を行う電源結合手段とを有し、
前記第三の制御手段が、前記第一および第二の制御手段から得られる情報に基づき、前記電源切替手段および前記電源結合手段の動作を判定する制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の安定動作に関する。
【背景技術】
【０００２】
半導体プロセス技術の進化に伴い、システムLSIの高速化、高機能化が進んでいる。高速化、高機能化は、集積されるトランジスタ数の増加、入出力ピンの増加、動作周波数の向上を表し、システムLSIの消費電流の増加に直結する。消費電流が増加すれば、それに伴う電源ノイズ量も必然的に増加し、LSI自体が生み出した電源ノイズによりLSI自体が誤動作する虞がある。
【０００３】
また、半導体素子が微細化されると、素子特性を維持するために電源電圧を下げる必要がある。低電圧化の流れは、省電力化の観点からは良いことだが、ノイズ耐性という観点からは好ましくない。その理由は、低電圧化が進むとノイズとして許されるマージンが減少し、従来と同レベルのノイズによっても誤動作の発生リスクが高まるからである。
【０００４】
このような消費電流の増加に伴う電源ノイズ量の増加と、低電圧化に伴うノイズ耐性の低下という二つの負の相乗効果を受け、システムLSIのノイズ設計は必要不可欠になる。システムLSIの電源ノイズは、多くの場合、LSIコア内の電源ノイズと、入出力回路（IO回路）の電源ノイズに分けて検討される。
【０００５】
LSIコア内の電源ノイズは、LSI内部の論理回路動作に伴うノイズであり、当該ノイズが発生すると瞬間的にLSIコア内の電源電圧が変動するため、LSIコア内のトランジスタの論理反転動作に不具合が生じたり、LSIの速度性能が劣化したりする。
【０００６】
近年、PSO (power shutoff)、AVS (adaptive voltage scaling)、DVFS (dynamic voltage and frequency scaling)などの省電力技術が使用され始めた。これら技術を適用すると、LSIの省電力化を図ることができる。その一方、LSI内部の論理回路動作とともにコア内の電源電圧が動的に変動し、たとえ同じ動作状態においても電源ノイズ量が異なる現象が現れ、電源ノイズ設計は複雑化し、難易度が上昇する。
【０００７】
また、入出力回路の電源ノイズは、入出力回路の同時スイッチングに伴うノイズであり、当該ノイズが発生すると論理反転による誤動作、入出力回路の遅延増大によるタイミング劣化を招く。とくに、DDR (double data rate)やPCI Express（登録商標）といった転送レートがギガヘルツ級の高速インタフェイスを実装する際に問題になることが多い。
【０００８】
LSIコア内の電源ノイズと入出力回路の電源ノイズを抑制する対策として静電容量素子を挿入する方法がよく採られる。特許文献1は、入出力回路の電源ノイズを抑制するために、入出力回路にデカップリング素子を備え、入出力回路の動作に応じて、電源系に接続するデカップリング素子の静電容量（以下、デカップリング容量）を動的に変更することを開示する。
【０００９】
また、特許文献2は、LSIコア内の電源ノイズを抑制するために、LSIコア内部にノイズ測定回路、ノイズ判定回路、デカップリング容量の制御回路を備え、ノイズ量に応じてデカップリング容量を動的に変更することを開示する。
【００１０】
しかし、LSIコア内に存在する省電力対象の個々の回路ブロックに省電力技術（PSO、AVS、DVFS）を適用する場合、LSIに供給する主電源から分離した個別電源を供給する必要がある。回路ブロックの個別電源が主電源と同一の電圧で動作する場合は主電源と導通状態になるように異なる電圧で動作、あるいは、電源遮断している場合は主電源と非導通状態になるように個別電源と主電源の接続を切り替える必要がある。この切替は、LSIの動作に応じて頻繁に実施され、切替前後において、主電源につながる電源メッシュ数、トランジスタ数、DECAP Cellの数が異なるため、主電源の電源インピーダンスが大きく変動する。なお、DECAP Cellは、デカップリング容量フィラーセルのことである（特許文献3参照）。
【００１１】
電源ノイズ設計においては、変動する電源インピーダンスの中からインピーダンスが高くなる動作状態を抽出し、その状態における電源ノイズが規定に収まるようにデカップリング素子数を調整する必要がある。特許文献1の技術によれば、入出力回路のノイズが抑制されるが、LSIコア内の電源ノイズを抑制することはできない。
【００１２】
また、特許文献2の技術によれば、PSO、AVS、DVFSの実施時、LSIコア内部に複数のノイズ測定回路、ノイズ判定回路、デカップリング容量の制御回路を設ける必要があり、回路規模の増加やチップサイズの増大を招く。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開2010-062304号公報
【特許文献２】特開2008-085321号公報
【特許文献３】特開2013-045339号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明は、回路規模の増加やチップサイズの増大を招くことなく、半導体装置の安定動作を図ることを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、前記の目的を達成する一手段として、以下の構成を備える。
【００１６】
本発明にかかる半導体装置は、半導体回路、メモリ、および、第一から第三の制御手段を有する半導体装置であって、前記半導体回路は、前記第一の制御手段によって構成が制御され、前記メモリとの間でデータの送受信を行う入出力手段と、前記入出力手段へ電源を供給する第一の電源ラインと、前記メモリから読み出されたデータに所定の処理を施し、処理後のデータを前記メモリに書き込む複数の回路ブロックと、前記複数の回路ブロックへ電源を供給する第二の電源ラインと、前記複数の回路ブロックと前記第二の電源ラインの間に配置され、前記第二の制御手段の制御に従い、前記複数の回路ブロックそれぞれに対する電源供給および電源遮断を行う電源切替手段と、前記第一および第二の電源ラインの間に配置され、前記第三の制御手段の制御に従い、前記第一および第二の電源ラインの結合または分離を行う電源結合手段とを有し、前記第三の制御手段は、前記第一および第二の制御手段から得られる情報に基づき、前記電源切替手段および前記電源結合手段の動作を判定する。
【発明の効果】
【００１７】
本発明によれば、回路規模の増加やチップサイズの増大を招くことなく、半導体装置の安定動作を図ることができる。
【図面の簡単な説明】
【００１８】
【図１】実施例の半導体装置の構成例を説明する図。
【図２】半導体装置の物理構造例を示す図。
【図３】電源制御部の構成例を示すブロック図。
【図４】コア容量テーブルの一例を示す図。
【図５】バッファ制御部の構成例を示すブロック図。
【図６】バッファテーブルの一例を示す図。
【図７】結合制御部の構成例を示すブロック図。
【図８】動作モードテーブルの一例を示す図。
【図９】予測部の判定結果の一例を示す図。
【図１０】コア容量と電源インピーダンスの関係および電源インピーダンスと遅延量の関係を示す図。
【発明を実施するための形態】
【００１９】
以下、本発明にかかる実施例の半導体装置を図面を参照して詳細に説明する。なお、実施例は特許請求の範囲にかかる本発明を限定するものではなく、また、実施例において説明する構成の組み合わせのすべてが本発明の解決手段に必須とは限らない。
【００２０】
［装置の構成］
図1により実施例の半導体装置114の構成例を説明する。半導体装置114は、半導体回路101とメモリ110から構成され、ポータブルオーディオやディジタルカメラなど特定用途のLSIとして電子機器に組み込まれる。半導体回路101は、画像処理、圧縮・伸長処理、暗号・復号処理などの多数の機能が集積された回路である。メモリ110は、半導体回路101の機能、処理を実行する際にCPUによって使用される主記憶装置であり、例えばDRAMである。
【００２１】
●半導体回路
半導体回路101の構成例について簡潔に説明する。第一回路ブロック104と第二回路ブロック105は、画像処理、圧縮・伸長処理、暗号・復号処理などの各種の機能が集積された回路であり、メモリ110から読み出されたデータに所定の処理を施し、処理後のデータをメモリ110に書き込む。なお、図1には示さないが、半導体回路101は、第一回路ブロック104と第二回路ブロック105以外にも複数の回路ブロックを有する場合がある。また、以下では、これら回路ブロックをまとめて「コア」と表現する場合がある。
【００２２】
電源切替部106は、コア用電源ライン112を介して第一回路ブロック104や第二回路ブロック105などの回路ブロックそれぞれに供給される電源の供給と遮断を切り替えるスイッチ素子群を有す。言い替えれば、電源切替部106の各スイッチ素子は、対応する回路ブロックに対する電源供給と電源遮断を切り替える。電源制御部107は、詳細は後述するが、電源切替部106の各スイッチ素子の開閉を制御する。システム制御部113は、半導体回路101全体を制御する。
【００２３】
IOバッファ群102は、メモリ110との間でデータ、アドレス、コマンドの送受信を行う入出力回路である。バッファ制御部109は、詳細は後述するが、IOバッファ群102の構成および動作を制御する。バッファ用電源ライン111は、IOバッファ群102に電源を供給する。
【００２４】
結合制御部108は、詳細は後述するが、コア用電源ライン112とバッファ用電源ライン111の間の結合と分離を制御する。つまり、結合制御部108の制御に従い、電源結合スイッチ103は、コア用電源ライン112とバッファ用電源ライン111の間の接続と切断を行う。
【００２５】
●半導体装置の物理構造
図2により半導体装置114の物理構造例を示す。図2(a)はパッケージ基板1005の上に他のチップのパッケージ基板を搭載したパッケージオンパッケージ(PoP)構造を示し、図2(b)はシリコン貫通電極(TSV)1004を使用してパッケージ基板を介さずにチップ間を接続したTSV構造を示す。両構造とも、パッケージ基板1005とプリント基板1007は、ソルダボール1006を介して接続される。
【００２６】
図2(A)に示すPoP構造の場合、パッケージ基板1005とコントローラチップ1009は、ボンディングワイヤを介して接続される。パッケージ基板1005と積層チップ1010は、バンプ1003を介して接続される。そして、積層チップ1010のチップ間は、マイクロバンプ1002を介して接続される。
【００２７】
図2(B)にはコントローラチップ1009を示さないが、コントローラチップ1009は積層チップ1010の一つとして搭載されている。従って、図2(B)に示すTSV構造の場合、パッケージ基板1005とコントローラチップ1009は、マイクロバンプ1002（および、必要ならばTSV）を介して接続される。そして、積層チップ1010のチップ間は、TSV1004を介して接続される。
【００２８】
プリント基板1007に搭載されたバイパスコンデンサ1008は、コントローラチップ1009が発生する電源ノイズを吸収する。また、パッケージ基板1005に搭載されたバイパスコンデンサ1001は、コントローラチップ1009から積層チップ1010にデータを送る際に発生する電源ノイズを吸収する。なお、図2(B)にはバイパスコンデンサ1001を示さないが、バイパスコンデンサ1001はパッケージ基板1005に搭載されている。
【００２９】
●電源制御部
図3のブロック図により電源制御部107の構成例を示す。予測部601は、結合制御部108から省電力モードへの移行を示す通知（以下、省電力移行通知）を受信すると、省電力移行通知が示す省電力モードに移行後のコアの静電容量値（以下、コア容量値）をコア容量テーブル603から取得する。そして、取得したコア容量値を結合制御部108に返す。
【００３０】
コア容量値とは、コア用電源ライン112に接続された複数の回路ブロック（コア）のコア用電源ライン112に対する静電容量値の合計（以下、総コア容量値）を示す。従って、省電力モードにおけるコア容量値は、総コア容量値からコア用電源ライン112から遮断される回路ブロックの静電容量値を減算したものに相当する。言い替えれば、コア容量値とは、コア用電源ライン112に接続される回路ブロックのコア用電源ライン112に対する静電容量値を示す。
【００３１】
図4によりコア容量テーブル603の一例を示す。図4において省電力モード1は、すべての回路ブロックに電源が供給されている状態にあり、コア容量値500nFは総コア容量値に相当する。また、省電力モード2は、すべての回路ブロックの電源が遮断された状態にあるが、全回路ブロックの電源遮断が行われてもコア容量値30nFが残ることを示している。
【００３２】
例えば、省電力モード3への移行を示す省電力移行通知を受信した場合、予測部601は、コア容量値300nFを示す信号を結合制御部108に返す。その後、電源設定部602は、結合制御部108から省電力指示を受信すると、省電力指示が示す省電力モードに従い、電源切替部106の省電力対象の回路ブロックに対応するスイッチ素子を開状態にする。その結果、複数の回路ブロックの少なくとも一部に相当する回路ブロックの電源を遮断される。
【００３３】
●バッファ制御部
図5のブロック図によりバッファ制御部109の構成例を示す。予測部401は、結合制御部108から省電力移行通知を受信する。バッファ制御部109に通知される省電力移行通知には、バッファ用電源ライン111に対してIOバッファ群102によって確保すべき静電容量値（以下、バッファ容量値）が含まれる。
【００３４】
省電力移行通知を受信した予測部401は、バッファテーブル402に基づき、設計制約のバッファ遅延量に収まることを前提に、IOバッファ群102の構成によって省電力移行通知が示すバッファ容量値を確保可能か否かを判定する。そして、判定結果を結合制御部108に返す。
【００３５】
図6によりバッファテーブル402の一例を示す。バッファテーブルは、バッファタイプごとに、バッファ駆動力、オンダイ(on die)容量、バッファ遅延量を示すテーブルである。なお、バッファセルの電源端子と半導体チップの間の静電容量を「オンダイ容量」と呼ぶことにする。言い替えれば、バッファテーブル402は、IOバッファ群102の構成要素（バッファタイプ）と、バッファ駆動力、オンダイ容量、バッファ遅延量の対応を示すテーブルである。
【００３６】
例えば、IOバッファ群102のバッファ数を64、設計制約のバッファ遅延量を20ps以下、省電力移行通知が示すバッファ容量値が100nFと仮定する。この場合、予測部401は、バッファ遅延量20ps以下で、バッファ容量値100nFを確保可能なIOバッファ群102が構成可能か否かを判定する。
【００３７】
予測部401は、バッファテーブル402からバッファ遅延量が20ps以下に収まるバッファを抽出し、そのバッファ駆動力およびオンダイ容量を取得する。そして、取得したバッファ駆動力とオンダイ容量がともに最小のバッファを64個のIOバッファに設定した場合の総静電容量を算出する。算出した総静電容量が100nFに達すれば、抽出・取得したバッファに関する情報を判定結果として結合制御部108に返す。
【００３８】
また、算出した総静電容量が100nFに達しない場合、予測部401は、バッファ駆動力が最小、オンダイ容量が二番目に小さいバッファを64個のIOバッファに設定した場合の総静電容量を算出する。この場合も総静電容量が100nFに達しないと、予測部401は、バッファ駆動力を最小に固定したまま、オンダイ容量が一段大きいバッファに変更して総静電容量の算出を続ける。または、バッファ駆動力を一段大きくして、オンダイ容量が最小のバッファに変更して総静電容量の算出を続ける。
【００３９】
つまり、予測部401は、バッファ遅延量を満たすバッファの中で、バッファ容量値を確保可能なバッファを見付けるまで、バッファ駆動力が小さい順、さらにオンダイ容量が小さい順に所定数のバッファの総静電容量の算出を繰り返す。
【００４０】
図6の例によれば、バッファ遅延量20ps以下を満たすタイプ4が抽出され、バッファ駆動力12mA、オンダイ容量1.4nFと1.6nFが取得される。まず、総静電容量として1.4nF×64=89.6nFが算出されるが、バッファ容量値100nFに達しない。そのため、オンダイ容量が一段大きい1.6nFに変更され、総静電容量1.6nF×64=102.4nFが算出されてバッファ容量100nFに達する。その結果、予測部401は、バッファタイプ4、バッファ駆動力12mA、オンダイ容量1.6nF、バッファ遅延量15psなどの情報を判定結果として結合制御部108に返す。また、条件（バッファ遅延量とバッファ容量値）を満たすバッファが存在しない場合、予測部401は、その旨を結合制御部108に返す。
【００４１】
条件を満たすバッファが存在する旨の判定結果を返した後、バッファ選定部403は、結合制御部108から判定結果に基づくバッファ選定指示を受信する。バッファ選定部403は、バッファ選定指示に従いバッファテーブル402から必要な値を取得し、バッファ選定指示に従うIOバッファ群102を構成するために、取得した値を駆動力設定404と容量設定405に設定する。
【００４２】
●結合制御部
図7のブロック図により結合制御部108の構成例を示す。通信部201は、システム制御部113の通信部113aから省電力モードを示す省電力要求を受信する。省電力要求の受信後、結合制御部108は、電源の結合制御を開始する。なお、省電力要求は、半導体回路101の処理に応じて、動作が不要な回路ブロックが電源オン状態にある場合、言い替えれば、電源オフ状態にすることが可能な回路ブロックがある場合に発行される。
【００４３】
省電力要求が受信されると、結合判定部202は、コア用電源ライン112とバッファ用電源ライン111を接続（以下、電源結合）するか否かを判定する。この判定は二段階で行われる。一段目の判定は、電源制御部107の予測部601から受信したコア容量値と、結合判定部202内の動作モードテーブル203に基づき行われる。図8により動作モードテーブル203の一例を示す。また、判定の前提例として次を定義する。
コア電圧：1.2V、
コア容量テーブル：図4、
動作モードテーブル：図8、
バッファテーブル：図6
省電力要求：省電力モード2への移行、
動作モード：省電力モード2へ移行後、動作モード2。
【００４４】
まず、予測部601から受信されるコア容量値は、省電力モード2に対応する30nFである（図4参照）。一方、動作モード2において必要なコア容量値（以下、必要容量値）は、図8に示すように、200nFである。従って、200-30=170nFの静電容量が不足する。そのため、コア用電源ライン112とバッファ用電源ライン111を接続してバッファ容量により170nFを補う必要があり、その結果、結合判定部202は、電源結合を行うと判定する。
【００４５】
また、一段目の判定において、コア容量値＞必要容量の場合、結合判定部202は、電源結合を行わないと判定する。この場合、二段目の判定はスキップされ、結合判定部202は、システム制御部113に電源結合を行わない旨を通知し、電源制御部107の電源設定部602に省電力指示を送信する。システム制御部113は、電源制御部107に省電力モードへの移行を指示する。この指示に従い、電源制御部107は、省電力対象の回路ブロックに接続された電源切替部106のスイッチ素子を開状態にして、当該回路ブロックの電源を遮断する。
【００４６】
二段目の判定は、一段目の判定で不足すると判定した静電容量値をバッファ容量によって補うことができるか否かの判定である。従って、二段目の判定は、バッファ制御部109の予測部401から受信した判定結果に基づき行われる。
【００４７】
つまり、結合判定部202は、要求内容として170nFのバッファ容量を含む省電力移行通知をバッファ制御部109の予測部401に送信する。そして、予測部401から受信する判定結果に基づき170nFの補充が可能か否かを判定する。図9により予測部401の判定結果の一例を示す。図9は、設計制約のバッファ遅延量を50ps以下、IOバッファの数を128個とする場合の一例を示す。
【００４８】
図9において、電源結合前はタイプ3のバッファ「バッファ駆動力8mA、オンダイ容量0.8pF、遅延量45ps」がIOバッファ群102に使用され、総静電容量は102.4pFである。IOバッファ群102としてタイプ2のバッファ「同6mA、同1.4pF、同50ps」を使用すると、総静電容量は179.2pFに増加する。この場合、結合判定部202は、静電容量の不足を補充可能と判定し、バッファ制御部109のバッファ選定部403にバッファ選定指示を送信し、電源制御部107の電源設定部602に省電力指示を送信する。
【００４９】
システム制御部113は、バッファ制御部109からIOバッファ群102の構成が完了した旨の通知を受信すると、結合制御部108に電源結合を指示する。この指示に従い、結合制御部108は電源結合スイッチ103を閉状態にして、バッファ用電源ライン111とコア用電源ライン112を結合する。続いて、システム制御部113は、電源制御部107に省電力モードへの移行を指示する。この指示に従い、電源制御部107は、省電力対象の回路ブロックに接続された電源切替部106のスイッチ素子を開状態にして、当該回路ブロックの電源を遮断する。
【００５０】
また、二段目の判定において、静電容量の不足の補充が不可能と判定した場合、結合判定部202は、通信部201、113aを介して、システム制御部113にその旨を通知し、省電力モードへの移行を遅延させる。
【００５１】
電源を遮断して回路ブロックを省電力モードに移行させると、コア用電源ライン112に対する静電容量（コア容量）が減少する。図10によりコア容量と電源インピーダンスの関係および電源インピーダンスと遅延量の関係を示す。つまり、コア容量の減少により電源インピーダンスが上昇し（図10(B)）、電源インピーダンスの上昇によりコア内部の遅延量が増加し（図10(A)）、コアの安定動作を妨げる。その対策として、電源インピーダンスの上昇分を低減するため、コアのデカップリング容量を増やす必要があり、例えば、DECAP Cellなどの静電容量素子の挿入が行われる。ただし、DECAP Cellを過剰に挿入すればチップサイズが大きくなりチップ単価も上昇する。
【００５２】
そこで、本実施例においては、コア用電源ライン112とバッファ用電源ライン111を結合することで、コア容量値の不足を補充する。その際、結合制御部108は、電源結合により、IOバッファ群102の動作への影響がないことを省電力モードへの移行前に確認する。そして、電源結合によりコア容量値の不足が補えないと判定した場合、結合制御部108は、システム制御部113に省電力モードへの移行の待機を通知する。従って、回路規模の増加やチップサイズの増大を招くことなくコアの安定動作を図ることができ、省電力モードへの移行による電源インピーダンスの増加を抑制し、コアの安定動作を図ることができる。
【００５３】
［変形例］
上記では、半導体回路101内に電源制御部107、結合制御部108、バッファ制御部109を設ける例を示したが、これら構成は同一の半導体装置114内に配置されていればよく、半導体回路101の外部に設けることもできる。
【００５４】
例えば、図2(a)に示すコントローラチップ1009が、半導体回路101である場合、必ずしもコントローラチップ1009内に電源制御部107、結合制御部108、バッファ制御部109を配置する必要はない。図2(a)に示す積層チップ1010内に電源制御部107、結合制御部108、バッファ制御部109を配置することができる。
【００５５】
［その他の実施例］
本発明は、上述の実施形態の一以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける一以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、一以上の機能を実現する回路（例えば、ASIC）によっても実現可能である。
【符号の説明】
【００５６】
101 … 半導体回路、110 … メモリ、102 … IOバッファ群、111 … バッファ用電源ライン、104、105 … 回路ブロック、112 … コア用電源ライン、106 … 電源切替部、103 … 電源結合スイッチ、108 … 結合制御部、107 … 電源制御部、109 … バッファ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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