(57)【要約】【課題】１水平走査期間の長さに依存せずに、駆動トランジスタの閾値電圧の補償を、より好適な態様で実現する。【解決手段】複数の画素回路と、制御部と、を備えた表示装置であって、画素回路は、発光素子と、駆動トランジスタと、駆動トランジスタのソース端子側に、一方の端子が接続された保持容量と、を含み、発光期間の事前に、互いに異なる第１の期間と第２の期間とが、この順序で設定され、制御部は、第１の期間において、保持容量の一方の端子の電位を、駆動トランジスタの閾値電圧に応じて決定される電位に制御し、第２の期間において、保持容量の他方の端子に、発光素子の発光量に応じた信号電圧を印加することで、当該保持容量に、閾値電圧が補償された信号電圧を保持させ、発光期間において、保持容量に保持された当該信号電圧に応じて、駆動トランジスタを駆動させることを特徴とする、表示装置。【選択図】図２
2016102855.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数の画素回路と、前記画素回路の動作を制御する制御部と、を備えた表示装置であって、
前記画素回路は、
電流量に応じた輝度で発光する発光素子と、
ドレイン端子側に接続された前記発光素子に供給される電流量を、印加された信号電圧に応じて制御する駆動トランジスタと、
前記駆動トランジスタのソース端子側に、一方の端子が接続された保持容量と、
を含み、
画像を表示するために前記発光素子を発光させるための発光期間の事前に、互いに異なる第１の期間と第２の期間とが、この順序で設定され、
前記制御部は、
前記第１の期間において、前記保持容量の前記一方の端子の電位を、前記駆動トランジスタの閾値電圧に応じて決定される電位に制御し、
前記第２の期間において、前記保持容量の他方の端子に、前記発光素子の発光量に応じた信号電圧を印加することで、当該保持容量に、前記閾値電圧が補償された前記信号電圧を保持させ、
前記発光期間において、前記保持容量に保持された当該信号電圧に応じて、前記駆動トランジスタを駆動させる
ことを特徴とする、表示装置。
【請求項２】
前記第１の期間は、１水平走査期間よりも長く設定されていることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記画素回路は、前記駆動トランジスタのゲート端子側と、前記保持容量の前記他方の端子との間の接続関係を切り替える第１のスイッチング素子を含み、
前記制御部は、
前記第１の期間及び前記第２の期間において、前記第１のスイッチング素子をオフ状態に制御することで、前記保持容量に、前記閾値電圧が補償された前記信号電圧を保持させ、
前記発光期間において、当該第１のスイッチング素子をオン状態に制御することで、前記保持容量に保持された当該信号電圧を、前記駆動トランジスタのゲート端子に印加することを特徴とする、請求項１または２に記載の表示装置。
【請求項４】
前記制御部は、前記第１のスイッチング素子をオフ状態に制御し、前記駆動トランジスタのゲート端子に所定の電圧を印加した状態で、当該駆動トランジスタのソース端子をフローティング状態に制御することで、前記保持容量の前記一方の端子の電位を、前記閾値電圧に応じて決定される電位に制御することを特徴とする、請求項３に記載の表示装置。
【請求項５】
前記第１の期間は、前記フローティング状態における、前記駆動トランジスタのゲート−ソース間電圧の特性に応じて、あらかじめ設定されることを特徴とする、請求項４に記載の表示装置。
【請求項６】
前記制御部は、前記発光期間において、前記駆動トランジスタのゲート端子への前記所定の電圧の印加を停止し、前記第１のスイッチング素子をオン状態に制御することで、前記保持容量に保持された当該信号電圧を、前記駆動トランジスタのゲート端子に印加することを特徴とする、請求項４または５に記載の表示装置。
【請求項７】
前記制御部は、前記第１の期間の事前に設定された第３の期間において、前記第１のスイッチング素子をオン状態に制御することで、前記保持容量の前記他方の端子の電位を、所定の電位に制御する、請求項３〜６のいずれか一項に記載の表示装置。
【請求項８】
前記画素回路は、前記発光素子を発光させるための電源電圧と、前記駆動トランジスタのソース端子との間の接続関係を切り替える第２のスイッチング素子を含み、
前記制御部は、前記第２のスイッチング素子をオフ状態に制御することで、当該駆動トランジスタのソース端子をフローティング状態に制御することを特徴とする、請求項３〜７のいずれか一項に記載の表示装置。
【請求項９】
前記第１のスイッチング素子は、前記第２のスイッチング素子に同期して切り替えられることを特徴とする、請求項８に記載の表示装置。
【請求項１０】
前記画素回路は、前記発光素子をバイパスする第３のスイッチング素子を含み、
前記制御部は、前記第１の期間及び前記第２の期間において、前記発光素子がバイパスされるように前記第３のスイッチング素子を切り替えることを特徴とする、請求項１〜９のいずれか一項に記載の表示装置。
【請求項１１】
前記第２の期間は、１水平走査期間となるように設定されていることを特徴とする、請求項１〜１０のいずれか一項に記載の表示装置。
【請求項１２】
前記駆動トランジスタは、Ｐチャネル型のトランジスタであることを特徴とする、請求項１〜１１のいずれか一項に記載の表示装置。
【請求項１３】
マトリックス状に配置された複数の画素回路と、前記画素回路の動作を制御する制御部と、を備えた表示装置の駆動方法であって、
前記画素回路は、
電流量に応じた輝度で発光する発光素子と、
ドレイン端子側に接続された前記発光素子に供給される電流量を、印加された信号電圧に応じて制御する駆動トランジスタと、
前記駆動トランジスタのソース端子側に、一方の端子が接続された保持容量と、
を含み、
画像を表示するために前記発光素子を発光させるための発光期間の事前に、互いに異なる第１の期間と第２の期間とが、この順序で設定され、
前記第１の期間において、前記保持容量の前記一方の端子の電位を、前記駆動トランジスタの閾値電圧に応じて決定される電位に制御することと、
前記第２の期間において、前記保持容量の他方の端子に、前記発光素子の発光量に応じた信号電圧を印加することで、当該保持容量に、前記閾値電圧が補償された前記信号電圧を保持させることと、
前記発光期間において、前記保持容量に保持された当該信号電圧に応じて、前記駆動トランジスタを駆動させることと、
を含むことを特徴とする、表示装置の駆動方法。
【請求項１４】
コンピュータに、
マトリックス状に配置された複数の画素回路と、前記画素回路の動作を制御する制御部と、を備えた表示装置を駆動させるためのプログラムであって、
前記画素回路は、
電流量に応じた輝度で発光する発光素子と、
ドレイン端子側に接続された前記発光素子に供給される電流量を、印加された信号電圧に応じて制御する駆動トランジスタと、
前記駆動トランジスタのソース端子側に、一方の端子が接続された保持容量と、
を含み、
画像を表示するために前記発光素子を発光させるための発光期間の事前に、互いに異なる第１の期間と第２の期間とが、この順序で設定され、
前記第１の期間において、前記保持容量の前記一方の端子の電位を、前記駆動トランジスタの閾値電圧に応じて決定される電位に制御することと、
前記第２の期間において、前記保持容量の他方の端子に、前記発光素子の発光量に応じた信号電圧を印加することで、当該保持容量に、前記閾値電圧が補償された前記信号電圧を保持させることと、
前記発光期間において、前記保持容量に保持された当該信号電圧に応じて、前記駆動トランジスタを駆動させることと、
を実行させることを特徴とする、プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、表示装置の駆動方法、及びプログラムに関する。
【背景技術】
【０００２】
近年では、有機ＥＬ（Organic   Electro-Luminescence）素子などのように、供給される電流に応じた強度で発光する発光素子を用いた表示装置が開発されている。このような表示装置では、画素回路ごとに設けられた駆動トランジスタにより、発光素子への電流の供給量が制御されることで、表示階調が制御される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１１３５８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方で、駆動トランジスタには、素子ごとに特性のばらつき（特に、閾値電圧のばらつき）があり、この素子ごとの特性のばらつきが、表示のムラ（即ち、輝度の違いに伴い生じるムラ）として顕在化する場合がある。このような現象の発生を抑制するために、特許文献１には、駆動トランジスタの閾値電圧のばらつきを補償する技術が開示されている。この、特許文献１に開示された技術では、画素回路に対して、所望の表示階調で発光素子を発光させるためのデータ信号を書き込む１水平走査期間中に、駆動トランジスタの閾値補償を行っている。
【０００５】
他方で、表示装置に対する高精細化及び高解像度化の要求はより高くなる傾向にあり、近年では、ＦＨＤ：Full  High  Definition（１９２０×１０８０）よりもさらに高解像度のＵＨＤ：Ultra  High  Definition（３８４０×２１６０）を実現可能な表示装置が要求されている。
【０００６】
さらなる高精細化を実現するためには、画素回路の小型化を要する一方で、発光素子自体の小型化に伴い、当該発光素子をより低い電流で駆動することが必要となる。そのため、発光素子の輝度制御に対する、駆動トランジスタの閾値電圧のばらつきの影響が大きくなり、より高い補償精度が求められることとなる。
【０００７】
また、高解像度化による画素数の増大に伴い、１水平走査期間が短くなる傾向にある。そのため、１水平走査期間中に駆動トランジスタの閾値補償に係る一連の処理を行う構成では、高解像度化が進むほど、当該閾値補償のための処理の時間を十分に確保することが困難となり、ひいては、閾値補償の精度の低下につながる可能性もある。
【０００８】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、１水平走査期間の長さに依存せずに、駆動トランジスタの閾値電圧の補償を、より好適な態様で実現することが可能な、表示装置、表示装置の駆動方法、及びプログラムを提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある観点によれば、マトリックス状に配置された画素回路と、前記画素回路の動作を制御する制御部と、を備えた表示装置であって、前記画素回路は、電流量に応じた輝度で発光する発光素子と、ドレイン端子側に接続された前記発光素子に供給される電流量を、印加された信号電圧に応じて制御する駆動トランジスタと、前記駆動トランジスタのソース端子側に、一方の端子が接続された保持容量と、を含み、画像を表示するために前記発光素子を発光させるための発光期間の事前に、互いに異なる第１の期間と第２の期間とが、この順序で設定され、前記制御部は、前記第１の期間において、前記保持容量の前記一方の端子の電位を、前記駆動トランジスタの閾値電圧に応じて決定される電位に制御し、前記第２の期間において、前記保持容量の他方の端子に、前記発光素子の発光量に応じた信号電圧を印加することで、当該保持容量に、前記閾値電圧が補償された前記信号電圧を保持させ、前記発光期間において、前記保持容量に保持された当該信号電圧に応じて、前記駆動トランジスタを駆動させることを特徴とする、表示装置が提供される。
【００１０】
前記第１の期間は、１水平走査期間よりも長く設定されてもよい。
【００１１】
前記画素回路は、前記駆動トランジスタのゲート端子側と、前記保持容量の前記他方の端子との間の接続関係を切り替える第１のスイッチング素子を含み、前記制御部は、前記第１の期間及び前記第２の期間において、前記第１のスイッチング素子をオフ状態に制御することで、前記保持容量に、前記閾値電圧が補償された前記信号電圧を保持させ、前記発光期間において、当該第１のスイッチング素子をオン状態に制御することで、前記保持容量に保持された当該信号電圧を、前記駆動トランジスタのゲート端子に印加してもよい。
【００１２】
前記制御部は、前記第１のスイッチング素子をオフ状態に制御し、前記駆動トランジスタのゲート端子に所定の電圧を印加した状態で、当該駆動トランジスタのソース端子をフローティング状態に制御することで、前記保持容量の前記一方の端子の電位を、前記閾値電圧に応じて決定される電位に制御してもよい。
【００１３】
前記第１の期間は、前記フローティング状態における、前記駆動トランジスタのゲート−ソース間電圧の特性に応じて、あらかじめ設定されてもよい。
【００１４】
前記制御部は、前記発光期間において、前記駆動トランジスタのゲート端子への前記所定の電圧の印加を停止し、前記第１のスイッチング素子をオン状態に制御することで、前記保持容量に保持された当該信号電圧を、前記駆動トランジスタのゲート端子に印加してもよい。
【００１５】
前記制御部は、前記第１の期間の事前に設定された第３の期間において、前記第１のスイッチング素子をオン状態に制御することで、前記保持容量の前記他方の端子の電位を、所定の電位に制御してもよい。
【００１６】
前記画素回路は、前記発光素子を発光させるための電源電圧と、前記駆動トランジスタのソース端子との間の接続関係を切り替える第２のスイッチング素子を含み、前記制御部は、前記第２のスイッチング素子をオフ状態に制御することで、当該駆動トランジスタのソース端子をフローティング状態に制御してもよい。
【００１７】
前記第１のスイッチング素子は、前記第２のスイッチング素子に同期して切り替えられてもよい。
【００１８】
前記画素回路は、前記発光素子をバイパスする第３のスイッチング素子を含み、前記制御部は、前記第１の期間及び前記第２の期間において、前記発光素子がバイパスされるように前記第３のスイッチング素子を切り替えてもよい。
【００１９】
前記第２の期間は、１水平走査期間となるように設定されていてもよい。
【００２０】
前記駆動トランジスタは、Ｐチャネル型のトランジスタであってもよい。
【００２１】
また、上記課題を解決するために、本発明の別の観点によれば、マトリックス状に配置された画素回路と、前記画素回路の動作を制御する制御部と、を備えた表示装置の駆動方法であって、前記画素回路は、電流量に応じた輝度で発光する発光素子と、ドレイン端子側に接続された前記発光素子に供給される電流量を、印加された信号電圧に応じて制御する駆動トランジスタと、前記駆動トランジスタのソース端子側に、一方の端子が接続された保持容量と、を含み、画像を表示するために前記発光素子を発光させるための発光期間の事前に、互いに異なる第１の期間と第２の期間とが、この順序で設定され、前記第１の期間において、前記保持容量の前記一方の端子の電位を、前記駆動トランジスタの閾値電圧に応じて決定される電位に制御することと、前記第２の期間において、前記保持容量の他方の端子に、前記発光素子の発光量に応じた信号電圧を印加することで、当該保持容量に、前記閾値電圧が補償された前記信号電圧を保持させることと、前記発光期間において、前記保持容量に保持された当該信号電圧に応じて、前記駆動トランジスタを駆動させることと、を含むことを特徴とする、表示装置の駆動方法が提供される。
【００２２】
また、上記課題を解決するために、本発明の別の観点によれば、コンピュータに、マトリックス状に配置された画素回路と、前記画素回路の動作を制御する制御部と、を備えた表示装置を駆動させるためのプログラムであって、前記画素回路は、電流量に応じた輝度で発光する発光素子と、ドレイン端子側に接続された前記発光素子に供給される電流量を、印加された信号電圧に応じて制御する駆動トランジスタと、前記駆動トランジスタのソース端子側に、一方の端子が接続された保持容量と、を含み、画像を表示するために前記発光素子を発光させるための発光期間の事前に、互いに異なる第１の期間と第２の期間とが、この順序で設定され、前記第１の期間において、前記保持容量の前記一方の端子の電位を、前記駆動トランジスタの閾値電圧に応じて決定される電位に制御することと、前記第２の期間において、前記保持容量の他方の端子に、前記発光素子の発光量に応じた信号電圧を印加することで、当該保持容量に、前記閾値電圧が補償された前記信号電圧を保持させることと、前記発光期間において、前記保持容量に保持された当該信号電圧に応じて、前記駆動トランジスタを駆動させることと、を実行させることを特徴とする、プログラムが提供される。
【発明の効果】
【００２３】
以上説明したように本発明によれば、１水平走査期間の長さに依存せずに、駆動トランジスタの閾値電圧の補償を、より好適な態様で実現することが可能な、表示装置、表示装置の駆動方法、及びプログラムが提供される。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に係る表示装置の概略構成の一例について説明するための説明図である。
【図２】同実施形態に係る画素回路の構成の一例について説明するための説明図である。
【図３】同実施形態に係る画素回路の駆動タイミングの一例を示した概略的なタイミングチャートである。
【図４】同実施形態に係る画素回路の駆動タイミングの一例について説明するための説明図である。
【図５】同実施形態に係る画素回路を構成する素子間の、駆動タイミングに応じた接続関係について説明するための説明図である。
【図６】同実施形態に係る画素回路を構成する素子間の、駆動タイミングに応じた接続関係について説明するための説明図である。
【図７】同実施形態に係る画素回路を構成する素子間の、駆動タイミングに応じた接続関係について説明するための説明図である。
【図８】同実施形態に係る画素回路を構成する素子間の、駆動タイミングに応じた接続関係について説明するための説明図である。
【図９】変形例に係る画素回路の構成の一例について説明するための説明図である。
【図１０】変形例に係る画素回路を構成する素子間の、駆動タイミングに応じた接続関係について説明するための説明図である。
【図１１】変形例に係る画素回路を構成する素子間の、駆動タイミングに応じた接続関係について説明するための説明図である。
【図１２】変形例に係る画素回路を構成する素子間の、駆動タイミングに応じた接続関係について説明するための説明図である。
【図１３】変形例に係る画素回路を構成する素子間の、駆動タイミングに応じた接続関係について説明するための説明図である。
【発明を実施するための形態】
【００２５】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２６】
＜１．表示装置の構成＞
まず、図１を参照して、本発明の一実施形態に係る表示装置の概略構成の一例について説明する。図１は、本実施形態に係る表示装置の構成の一例について説明するための説明図である。なお、図１において、図面の横方向を行方向（Ｘ方向）、縦方向を列方向（Ｙ方向）と称する場合がある。図１に示すように、本実施形態に係る表示装置１０は、表示部１００と、走査線駆動回路１３０と、データ線駆動回路１４０とを有する。
【００２７】
表示部１００は、複数の画素回路１１０を有し、データ信号に対応する画像を、当該複数の画素回路１１０により形成される表示画面に表示させる。表示部１００には、複数行の走査線１１２、発光制御線１１３、初期化制御線１１４、及び初期化信号線１１５のそれぞれが、行方向（Ｘ方向）に向けて延伸するように設けられている。また、表示部１００には、複数列のデータ線１２２及び電源線１２３が、列方向（Ｙ方向）に向けて延伸するように設けられている。なお、本説明では、図１に示すように、表示部１００には、ｍ（ｍは２以上の整数）行の走査線１１２、発光制御線１１３、初期化制御線１１４、及び初期化信号線１１５と、ｎ（ｎは２以上の整数）列のデータ線１２２及び電源線１２３とが設けられているものとして説明する。
【００２８】
複数の画素回路１１０のそれぞれは、行方向（Ｘ方向）に延伸する複数の走査線１１２と、列方向（Ｙ方向）に延伸する複数のデータ線１２２との交差箇所それぞれに対応して配置されている。なお、画素回路１１０の詳細な構成については別途後述する。
【００２９】
走査線駆動回路１３０は、ｍ行の走査線１１２、発光制御線１１３、及び初期化制御線１１４のそれぞれに対して走査信号を供給するための構成である。走査線駆動回路１３０は、走査信号シフトレジスタ１３２と、発光制御信号シフトレジスタ１３４と、初期化制御信号シフトレジスタ１３６とを含む。
【００３０】
走査信号シフトレジスタ１３２は、上位の制御回路（図示を省略する）から供給される走査クロック信号ＣＬＹに同期して、ｍ行の走査線１１２のそれぞれを順次選択し、各走査線１１２に対して、上位の制御回路から供給される走査スタートパルス信号ＧＳを出力する。これにより、ｍ行の走査線１１２それぞれに対して、Ｌレベルの走査信号Ｇ［１］、Ｇ［２］、Ｇ［３］、…、Ｇ［ｍ］が、順次排他的に出力される。
【００３１】
発光制御信号シフトレジスタ１３４は、上位の制御回路から供給される走査クロック信号ＣＬＹに同期して、ｍ行の発光制御線１１３のそれぞれを順次選択し、各発光制御線１１３に対して、上位の制御回路から供給される発光制御スタートパルス信号ＥＭＳを出力する。これにより、ｍ行の発光制御線１１３それぞれに対して、Ｈレベルの発光制御信号ＥＭ［１］、ＥＭ［２］、ＥＭ［３］、…、ＥＭ［ｍ］が、順次出力される。
【００３２】
初期化制御信号シフトレジスタ１３６は、上位の制御回路から供給される走査クロック信号ＣＬＹに同期して、ｍ行の初期化制御線１１４のそれぞれを順次選択し、各初期化制御線１１４に対して、上位の制御回路から供給される初期化制御スタートパルス信号ＩＮＴＳを出力する。これにより、ｍ行の初期化制御線１１４それぞれに対して、Ｌレベルの初期化制御信号ＩＮＴ［１］、ＩＮＴ［２］、ＩＮＴ［３］、…、ＩＮＴ［ｍ］が、順次出力される。
【００３３】
なお、以降の説明では、表示部１００における特定の行に対応する構成を特に限定しない場合には、１≦ｉ≦ｍの整数ｉを用いて当該構成を示すものとする。具体的な一例として、ｉ行目の走査線１１２に供給される走査信号をＧ［ｉ］、ｉ行目の発光制御線１１３に供給される発光制御信号をＥＭ［ｉ］、ｉ行目の初期化制御線１１４に供給される初期化制御信号をＩＮＴ［ｉ］として記載する場合がある。なお、各信号の詳細については別途後述する。
【００３４】
データ線駆動回路１４０は、ｎ列のデータ線１２２それぞれに対してデータ信号を供給するための構成である。データ線駆動回路１４０は、ｉ−１番目の水平走査期間において、ｉ番目の水平走査期間に選択される走査線１１２と、ｎ列のデータ線１２２それぞれとの間の交差箇所に設けられた各画素回路１１０に対して、発光輝度に応じた表示データＤＴを、ｎ個順次ラッチする。そして、データ線駆動回路１４０は、ｉ番目の水平走査期間において、ラッチしたｎ個の表示データＤＴの各々を、対応するデータ線１２２にデータ信号Ｖｄａｔ［１］、Ｖｄａｔ［２］、Ｖｄａｔ［３］、…、Ｖｄａｔ［ｎ］として供給する。
【００３５】
ここで、データ線駆動回路１４０の構成についてさらに詳しく説明する。図１に示すように、データ線駆動回路１４０は、データ信号シフトレジスタ１４２と、第１ラッチ回路１４４と、第２ラッチ回路１４６と、デジタル−アナログ変換回路１４８とを含む。
【００３６】
データ信号シフトレジスタ１４２は、上位の制御回路（図示を省略する）から各水平走査期間の最初に供給されるデータスタートパルス信号ＤＳを、データクロック信号ＣＬＸに同期して転送する。これにより、データ信号シフトレジスタ１４２から、各列に対応するＨレベルのラッチ信号Ｓ［１］、Ｓ［２］、Ｓ［３］、…、Ｓ［ｎ］が、順次排他的に出力される。
【００３７】
第１ラッチ回路１４４は、上位の制御回路から供給される表示データＤＴを、データ信号シフトレジスタ１４２から出力されるラッチ信号Ｓ［１］、Ｓ［２］、Ｓ［３］、…、Ｓ［ｎ］の立ち下がりにおいて順次ラッチし、第２ラッチ回路１４６に供給する。
【００３８】
第２ラッチ回路１４６は、第１ラッチ回路１４４によってラッチされた表示データＤＴの各々を、上位の制御回路から供給されるデータスタートパルス信号ＤＳの立ち下がりにおいて一斉にラッチし、デジタル−アナログ変換回路１４８に供給する。
【００３９】
デジタル−アナログ変換回路１４８は、第２ラッチ回路１４６から供給された表示データＤＴをアナログ電圧に変換し、ｎ列のデータ線１２２それぞれに対して、データ信号Ｖｄａｔ［１］、Ｖｄａｔ［２］、Ｖｄａｔ［３］、…、Ｖｄａｔ［ｎ］として一斉に供給する。
【００４０】
なお、以降の説明では、表示部１００における特定の列に対応する構成を特に限定しない場合には、１≦ｊ≦ｎの整数ｊを用いて当該構成を示すものとする。具体的な一例として、ｊ列目のデータ線１２２に供給されるデータ信号をＶｄａｔ［ｊ］と記載する場合がある。
【００４１】
また、表示部１００には、上位の制御回路（図示を省略する）から、発光素子用電源電圧ＥＬＶＤＤ及びＥＬＶＳＳのそれぞれが供給される。発光素子用電源電圧ＥＬＶＤＤ及びＥＬＶＳＳは、画素回路１１０の発光素子ＥＬを発光させるために、当該発光素子ＥＬに対して電流を供給するための信号である。ここで、発光素子ＥＬを発光させるための電流は、発光素子ＥＬを１フレーム期間発光させた場合に、全白輝度が得られる電流値に設定される。なお、発光素子用電源電圧ＥＬＶＤＤは、電源線１２３を介して各画素回路１１０に供給され、発光素子用電源電圧ＥＬＶＳＳは、図示しない共通電極から各画素回路１１０に供給される。
【００４２】
以上、図１を参照して、本実施形態に係る表示装置の構成の一例について説明した。なお、走査線駆動回路１３０及びデータ線駆動回路１４０、または、当該走査線駆動回路１３０及びデータ線駆動回路１４０の動作を制御する上位の制御回路が、「制御部」の一例に相当する。
【００４３】
＜２．画素回路の構成＞
次に、図２を参照して、本実施形態に係る画素回路の構成の一例について説明する。図２は、本実施形態に係る画素回路の構成の一例について説明するための説明図である。
【００４４】
図２では、図１に示す表示部１００を構成する複数の画素回路１１０のうち、ｉ行ｊ列の交差箇所に対応して配置される画素回路１１０の一例を示している。また、表示部１００を構成する他の画素回路１１０については、図２に示す画素回路１１０の構成と同様の構成をとることが可能であるため、詳細な説明を省略する。
【００４５】
図２に示すように、画素回路１１０は、発光素子ＥＬと、容量Ｃ１と、駆動トランジスタＭ１と、第１のスイッチＭ２と、第２のスイッチＭ３と、第３のスイッチＭ４と、第４のスイッチＭ５とを有する。
【００４６】
駆動トランジスタＭ１は、例えば、Ｐチャネル型のＭＯＳＦＥＴ（metal−oxide−semiconductor  field−effect  transistor）により構成され得る。
【００４７】
図２に示すように、駆動トランジスタＭ１のドレイン端子（ノードＮＤ）は、発光素子ＥＬのアノード端子側に接続される。また、駆動トランジスタＭ１のソース端子（ノードＮＳ）は、容量Ｃ１の一方の端子に接続される。また、駆動トランジスタＭ１のゲート端子（ノードＮＧ）は、第２のスイッチＭ３を介して、容量Ｃ１の他方の端子（ノードＮＡ）に接続される。なお、第２のスイッチＭ３は、発光制御線１１３を介して供給される発光制御信号ＥＭ［ｉ］に応じて、オン状態またはオフ状態に切り替えられる。また、第２のスイッチＭ３が、「第１のスイッチング素子」の一例に相当する。
【００４８】
また、駆動トランジスタＭ１のソース端子（ノードＮＳ）は、第１のスイッチＭ２を介して、発光素子用電源電圧ＥＬＶＤＤが供給される電源線１２３に接続される。なお、第１のスイッチＭ２は、発光制御線１１３を介して供給される発光制御信号ＥＭ［ｉ］に応じて、オン状態またはオフ状態に切り替えられる。また、第１のスイッチＭ２が、「第２のスイッチング素子」の一例に相当する。
【００４９】
また、駆動トランジスタＭ１のゲート端子（ノードＮＧ）は、第４のスイッチＭ５を介して、初期化電圧Ｖｉｎｔが供給される初期化信号線１１５に接続される。なお、詳細は後述するが、初期化電圧Ｖｉｎｔは、駆動トランジスタＭ１の閾値電圧をＶｔｈとした場合に、ＥＬＶＤＤ−Ｖｔｈ＞Ｖｉｎｔとなるように設定されることが望ましい。また、第４のスイッチＭ５は、初期化制御線１１４を介して供給される初期化制御信号ＩＮＴ［ｉ］に応じて、オン状態またはオフ状態に切り替えられる。
【００５０】
また、容量Ｃ１の各端子のうち、駆動トランジスタＭ１のソース端子（ノードＮＳ）に接続された一方の端子とは逆側の他方の端子（ノードＮＡ）は、第３のスイッチＭ４を介して、データ線１２２に接続される。なお、第３のスイッチＭ４は、走査線１１２を介して供給される走査信号Ｇ［ｉ］に応じて、オン状態またはオフ状態に切り替えられる。
【００５１】
本実施形態に係る画素回路１１０では、発光制御線１１３を介して供給される発光制御信号ＥＭ［ｉ］がＬレベルの期間中は、当該発光制御信号ＥＭ［ｉ］により、第１のスイッチＭ２及び第２のスイッチＭ３がオン状態に切り替わる。そして、当該期間中に、第４のスイッチＭ５がオン状態に切り替わることで、容量Ｃ１が初期化電圧Ｖｉｎｔにより初期化され、駆動トランジスタＭ１のゲート端子（ノードＮＧ）の電位が、初期化電圧Ｖｉｎｔに設定される。
【００５２】
次いで、初期化制御信号ＩＮＴ［ｉ］がＬレベルのまま、発光制御信号ＥＭ［ｉ］がＨレベルになると、第１のスイッチＭ２及び第２のスイッチＭ３がオフ状態に切り替わり、駆動トランジスタＭ１のソース端子（ノードＮＳ）がフローティング状態となる。これにより、駆動トランジスタＭ１のソース端子（ノードＮＳ）の電位は、ゲート端子（ノードＮＧ）の電位である初期化電圧Ｖｉｎｔに追従して変動する。そして、ソース端子（ノードＮＳ）の電位は、ゲート端子（ノードＮＧ）に対して、当該駆動トランジスタＭ１の閾値電圧Ｖｔｈ分だけ高い電位Ｖｉｎｔ＋Ｖｔｈで安定する。
【００５３】
その後、走査信号Ｇ［ｉ］がＬレベルになると、第３のスイッチＭ４がオン状態に切り替わり、データ線１２２から当該第３のスイッチＭ４を介して容量Ｃ１の他方の端子（ノードＮＡ）に、データ信号Ｖｄａｔ［ｊ］が印加される。次いで、走査信号Ｇ［ｉ］がＨレベルになり第３のスイッチＭ４がオフ状態に切り替わると、当該データ信号Ｖｄａｔ［ｊ］が容量Ｃ１に保持される。ここで、データ信号Ｖｄａｔ［ｊ］を、全画素回路１１０に対して一般化するため、Ｖｄａｔと表記した場合、容量Ｃ１の両端の電位差は、駆動トランジスタＭ１のソース端子（ノードＮＳ）を基準とするとＶｉｎｔ＋Ｖｔｈ−Ｖｄａｔとなる。
【００５４】
次いで、初期化制御信号ＩＮＴ［ｉ］がＨレベルになり、発光制御信号ＥＭ［ｉ］がＬレベルになると、第４のスイッチＭ５がオフ状態に切り替わり、続いて、第１のスイッチＭ２及び第２のスイッチＭ３がオン状態に切り替わる。これにより、駆動トランジスタＭ１のソース端子（ノードＮＳ）には、発光素子用電源電圧ＥＬＶＤＤが供給され、駆動トランジスタＭ１のゲート端子（ノードＮＧ）は、容量Ｃ１の他方の端子（ノードＮＡ）と接続される。このとき、駆動トランジスタＭ１のゲート−ソース間電圧Ｖｇｓは、以下に示す（式１）で表される。
【００５５】
【数１】
2016102855.tif 000003
【００５６】
また、このとき、駆動トランジスタＭ１を介して発光素子ＥＬに供給される電流Ｉｄｓは、以下に示す（式２）で表される。
【００５７】
【数２】
2016102855.tif 000004
【００５８】
なお、（式２）において、Ｗは駆動トランジスタＭ１のチャネル幅、Ｌは駆動トランジスタＭ１のチャネル長、μｎは駆動トランジスタＭ１のキャリア移動度、ＣＯＸは駆動トランジスタＭ１の単位面積当たりのゲート容量を示している。
【００５９】
上述した（式２）に対して、（式１）を代入すると、以下に示す（式３）で示される関係式が導かれる。
【００６０】
【数３】
2016102855.tif 000005
【００６１】
（式３）に示すように、上記に説明した構成及び制御により、電流Ｉｄｓは、駆動トランジスタＭ１の閾値電圧Ｖｔｈに関わらず、初期化電圧Ｖｉｎｔと、画素回路１１０に取り込まれて容量Ｃ１に保持されたデータ信号Ｖｄａｔとに基づき決定されることとなる。
【００６２】
＜３．駆動タイミング＞
次に、図３を参照して、本実施形態に係る画素回路１１０を構成する各素子の駆動タイミングの一例について説明する。図３は、本実施形態に係る画素回路１１０の駆動タイミングの一例を示した概略的なタイミングチャートである。
【００６３】
図３に示すように、１垂直走査期間（１Ｆ）において、上位の制御回路（図示を省略する）から、走査信号シフトレジスタ１３２に対して、１水平走査期間（１Ｈ）幅のＬレベルの走査スタートパルス信号ＧＳが供給される。この走査スタートパルス信号ＧＳの供給を受けて、走査信号シフトレジスタ１３２は、走査クロック信号ＣＬＹに同期して１、２、３、…、ｍ行の順番で、各走査線１１２に、走査信号Ｇ［１］、Ｇ［２］、Ｇ［３］、…、Ｇ［ｍ］を順次排他的に出力する。
【００６４】
また、上位の制御回路は、初期化制御信号シフトレジスタ１３６に対して、Ｌレベルの初期化制御スタートパルス信号ＩＮＴＳを供給する。なお、図３に示す例では、初期化制御スタートパルス信号ＩＮＴＳは、６水平走査期間（６Ｈ）幅のＬレベルの信号であって、走査信号シフトレジスタ１３２にＬレベルの走査スタートパルス信号ＧＳを供給されるよりも４水平走査期間（４Ｈ）前に供給が開始される。これにより、初期化制御信号シフトレジスタ１３６は、走査クロック信号ＣＬＹに同期して１、２、３、…、ｍ行の順番で、各初期化制御線１１４に、初期化制御信号ＩＮＴ［１］、ＩＮＴ［２］、ＩＮＴ［３］、…、ＩＮＴ［ｍ］を順次出力する。
【００６５】
また、上位の制御回路は、発光制御信号シフトレジスタ１３４に対して、Ｈレベルの発光制御スタートパルス信号ＥＭＳを供給する。なお、図３に示す例では、発光制御スタートパルス信号ＥＭＳは、６水平走査期間（６Ｈ）幅のＨレベルの信号であって、走査信号シフトレジスタ１３２にＬレベルの走査スタートパルス信号ＧＳを供給されるよりも３水平走査期間（３Ｈ）前に供給が開始される。これにより、発光制御信号シフトレジスタ１３４は、走査クロック信号ＣＬＹに同期して１、２、３、…、ｍ行の順番で、各発光制御線１１３に、発光制御信号ＥＭ［１］、ＥＭ［２］、ＥＭ［３］、…、ＥＭ［ｍ］を順次出力する。
【００６６】
なお、図３に示した、初期化制御スタートパルス信号ＩＮＴＳのパルス幅及び供給タイミングと、発光制御スタートパルス信号ＥＭＳのパルス幅及び供給タイミングとは、あくまで一例であり、当該制御に必ずしも限定されない。以降で詳細を説明する、画素回路１１０の初期化期間と、駆動トランジスタＭ１の閾値電圧を補償するための準備期間とが十分に確保でき、かつ、走査信号Ｇ［ｉ］がＨレベルに遷移した後、初期化制御信号ＩＮＴ［ｉ］がＨレベルに遷移し、次いで発光制御信号ＥＭ［ｉ］がＬレベルに遷移するパルス幅および駆動タイミングであれば、当該制御の内容は特に限定されない。
【００６７】
また、図３の下段には、前述したデータ線駆動回路１４０が、上位の制御回路（図示を省略する）から各水平走査期間の最初に供給されるデータスタートパルス信号ＤＳを、データクロック信号ＣＬＸに同期して転送する制御のタイミングについても示している。即ち、図３の下段には、前述した、データクロック信号ＣＬＸ、データスタートパルス信号ＤＳ、ラッチ信号Ｓ［１］、Ｓ［２］、…、Ｓ［ｎ］、及び、データ信号Ｖｄａｔ［１］、及びＶｄａｔ［２］、…、Ｖｄａｔ［ｎ］の間の時系列に沿った関係（供給タイミング）が示されている。
【００６８】
次に、図４〜図８を参照して、画素回路１１０ごとの駆動タイミングの詳細について、ｉ行ｊ列に位置する画素回路１１０の場合を例に説明する。図４は、本実施形態に係る画素回路１１０の駆動タイミングの一例について説明するための説明図である。また、図５〜図８は、図４に示した各タイミングにおける画素回路１１０の動作について説明するための説明図であり、画素回路１１０を構成する素子間の接続関係を示している。
【００６９】
図４において、参照符号ｔ１は、初期化期間を示している。また、図５は、初期化期間ｔ１における、画素回路１１０の各素子間の接続関係を示している。
【００７０】
図４及び図５に示すように、初期化期間ｔ１においては、発光制御信号ＥＭ［ｉ］がＬレベルであるため、第１のスイッチＭ２及び第２のスイッチＭ３がオン状態となる。また、初期化制御信号ＩＮＴ［ｉ］がＬレベルになるため、第４のスイッチＭ５がオン状態となる。これにより、発光素子用電源電圧ＥＬＶＤＤが第１のスイッチＭ２を介してノードＮＳに印加される。
【００７１】
また、初期化電圧Ｖｉｎｔが、第４のスイッチＭ５を介して駆動トランジスタＭ１のゲート端子（ノードＮＧ）に印加され、さらに、当該初期化電圧Ｖｉｎｔが、第２のスイッチＭ３を介してノードＮＡに印加される。これにより、容量Ｃ１が初期化電圧Ｖｉｎｔにより初期化され、駆動トランジスタＭ１のゲート端子（ノードＮＧ）の電位が、初期化電圧Ｖｉｎｔに設定される。なお、初期化期間ｔ１が、「第３の期間」の一例に相当する。
【００７２】
次に、図４の参照符号ｔ２で示された、駆動トランジスタＭ１の閾値電圧を補償するための準備期間に着目する。なお、準備期間ｔ２が、「第１の期間」の一例に相当する。また、図６は、準備期間ｔ２における、画素回路１１０の各素子間の接続関係を示している。
【００７３】
図４及び図６に示すように、準備期間ｔ２においては、発光制御信号ＥＭ［ｉ］がＨレベルになるため、第１のスイッチＭ２及び第２のスイッチＭ３がオフ状態となる。そのため、駆動トランジスタＭ１のゲート端子（ノードＮＧ）の電位は、初期化電圧Ｖｉｎｔに固定される。また、駆動トランジスタＭ１のソース端子（ノードＮＳ）は、フローティング状態となる。
【００７４】
また、準備期間ｔ２の開始時においては、ソース端子（ノードＮＳ）の電位（即ち、容量Ｃ１の一方の端子の電位）は、発光素子用電源電圧ＥＬＶＤＤとなる。ここで、初期化電圧Ｖｉｎｔが、ＥＬＶＤＤ−Ｖｔｈ＞Ｖｉｎｔとなるように設定されることで、駆動トランジスタＭ１はオン状態となり、ドレイン−ソース間に電流Ｉｄｓが流れ、ソース端子（ノードＮＳ）の電位が減少する。そして、ソース端子（ノードＮＳ）の電位が、ゲート端子（ノードＮＧ）よりも、駆動トランジスタＭ１の閾値電圧Ｖｔｈ分だけ高いＶｉｎｔ＋Ｖｔｈになると、駆動トランジスタＭ１はオフ状態となり、ソース端子（ノードＮＳ）の電位はＶｉｎｔ＋Ｖｔｈで安定する。
【００７５】
次に、図４の参照符号ｔ３で示された、データ書き込み期間に着目する。なお、図７は、データ書き込み期間ｔ３における、画素回路１１０の各素子間の接続関係を示している。また、データ書き込み期間ｔ３が、「第２の期間」の一例に相当する。
【００７６】
図４及び図７に示すように、データ書き込み期間ｔ３においては、走査信号Ｇ［ｉ］がＬレベルになるため、第３のスイッチＭ４がオン状態となる。そのため、データ線１２２から当該第３のスイッチＭ４を介して容量Ｃ１の他方の端子（ノードＮＡ）に、データ信号Ｖｄａｔ［ｊ］が印加される。次いで、走査信号Ｇ［ｉ］がＨレベルになり第３のスイッチＭ４がオフ状態に切り替わると、当該データ信号Ｖｄａｔ［ｊ］が容量Ｃ１に保持される。ここで、データ信号Ｖｄａｔ［ｊ］を、全画素回路１１０に対して一般化するため、Ｖｄａｔと表記した場合、容量Ｃ１の両端の電位差は、駆動トランジスタＭ１のソース端子（ノードＮＳ）を基準とするとＶｉｎｔ＋Ｖｔｈ−Ｖｄａｔとなる。
【００７７】
データ書き込み期間ｔ３が終了すると、初期化制御信号ＩＮＴ［ｉ］がＨレベルになり、当該初期化制御信号ＩＮＴ［ｉ］により第４のスイッチＭ５がオフ状態に切り替わる。続いて、発光制御信号ＥＭ［ｉ］がＬレベルになり、当該発光制御信号ＥＭ［ｉ］により第１のスイッチＭ２及び第２のスイッチＭ３がオン状態に切り替わる。これにより、図４の参照符号ｔ４で示された発光期間に遷移する。例えば、図８は、発光期間ｔ４における、画素回路１１０の各素子間の接続関係を示している。
【００７８】
図８に示すように、発光期間ｔ４においては、駆動トランジスタＭ１のソース端子（ノードＮＳ）には、発光素子用電源電圧ＥＬＶＤＤが供給され、駆動トランジスタＭ１のゲート端子（ノードＮＧ）は、容量Ｃ１の他方の端子（ノードＮＡ）と接続される。この結果、駆動トランジスタＭ１のゲート−ソース間電圧Ｖｇｓは、前述した（式１）で示した電圧となり、駆動トランジスタＭ１の閾値電圧が補償される。そして、補償後のゲート−ソース間電圧Ｖｇｓに応じたドレイン−ソース間電流Ｉｄｓが発光素子ＥＬに供給され、当該発光素子ＥＬが当該ドレイン−ソース間電流Ｉｄｓに応じた輝度で発光することとなる。
【００７９】
なお、前述したように、図３に示した、初期化制御スタートパルス信号ＩＮＴＳのパルス幅及び供給タイミングと、発光制御スタートパルス信号ＥＭＳのパルス幅及び供給タイミングとは、あくまで一例であり、当該制御に必ずしも限定されない。即ち、図４に示す初期化期間ｔ１と準備期間ｔ２とが十分に確保でき、かつ、走査信号Ｇ［ｉ］がＨレベルに遷移した後、初期化制御信号ＩＮＴ［ｉ］がＨレベルに遷移し、次いで発光制御信号ＥＭ［ｉ］がＬレベルに遷移するパルス幅および駆動タイミングであれば、当該制御の内容は特に限定されない。
【００８０】
なお、準備期間ｔ２については、駆動トランジスタＭ１のソース端子（ノードＮＳ）がフローティング状態となったときに、当該ソース端子（ノードＮＳ）の電位が、ゲート端子（ノードＮＧ）よりも、当該駆動トランジスタＭ１の閾値電圧Ｖｔｈ分だけ高い電位Ｖｉｎｔ＋Ｖｔｈで安定するために十分な期間が確保されることが望ましい。そのため、例えば、当該フローティング状態における、駆動トランジスタＭ１のゲート−ソース間電圧の変化の特性をあらかじめ実験等により調査し、当該調査結果に基づいて準備期間ｔ２の長さが設定されるとよい。
【００８１】
また、上記の説明では、第２のスイッチＭ３を発光制御信号ＥＭ［ｉ］で制御する場合を例に説明したが、必ずしも同構成には限定されない。即ち、第４のスイッチＭ５がオフ状態に切り替わった後に、第２のスイッチＭ３がオン状態に切り替わるように制御されるように、第２のスイッチＭ３を、発光制御信号ＥＭ［ｉ］とは別の制御信号に基づき制御する構成としてもよい。なお、高精細化に伴い、各種制御信号を供給するための信号線の数がより少なくなるように構成されることが望ましい。そのため、上記に説明する例では、第１のスイッチＭ２及び第２のスイッチＭ３を、共通の発光制御信号ＥＭ［ｉ］に基づき制御する構成としている。
【００８２】
なお、上述した一連の動作は、本実施形態に係る表示装置１０の各構成を動作させる装置のＣＰＵを機能させるためのプログラムによって構成することができる。このプログラムは、その装置にインストールされたＯＳ（Ｏｐｅｒａｔｉｎｇ  Ｓｙｓｔｅｍ）を介して実行されるように構成してもよい。また、このプログラムは、上述した処理を実行する構成が含まれる装置が読み出し可能であれば、記憶される位置は限定されない。例えば、装置の外部から接続される記録媒体にプログラムが格納されていてもよい。この場合には、プログラムが格納された記録媒体を装置に接続することによって、その装置のＣＰＵに当該プログラムを実行させるように構成するとよい。
【００８３】
＜４．変形例＞
次に、本実施形態の変形例に係る表示装置の構成及び駆動方法について、特に、前述した実施形態に係る表示装置と異なる、画素回路の構成及び駆動方法に着目して説明する。
【００８４】
まず、図９を参照して、変形例に係る画素回路の構成の一例について説明する。図９は、変形例に係る画素回路の構成の一例について説明するための説明図である。
【００８５】
図９に示すように、変形例に係る画素回路１１０は、第５のスイッチＭ６を含む点で、前述した実施形態に係る画素回路１１０（図２参照）と異なる。
【００８６】
第５のスイッチＭ６は、発光素子ＥＬをバイパスするように設けられており、初期化制御線１１４を介して供給される初期化制御信号ＩＮＴ［ｉ］に応じて、オン状態またはオフ状態に切り替えられる。即ち、第５のスイッチＭ６がオン状態となることで、駆動トランジスタＭ１のドレイン端子（ノードＮＤ）は、当該第５のスイッチＭ６を介して、発光素子用電源電圧ＥＬＶＳＳが供給される、図示しない共通電極に接続される。なお、第５のスイッチＭ６が、「第３のスイッチング素子」の一例に相当する。
【００８７】
次に、図４と、図１０〜図１３とを参照して、変形例に係る画素回路１１０の駆動タイミングの詳細について、ｉ行ｊ列に位置する画素回路１１０の場合を例に説明する。図１０〜図１３は、変形例に係る画素回路１１０の動作について説明するための説明図であり、図４に示した各タイミングにおける、画素回路１１０を構成する素子間の接続関係を示している。
【００８８】
例えば、図１０は、初期化期間ｔ１における、画素回路１１０の各素子間の接続関係を示している。また、図１１は、準備期間ｔ２における、画素回路１１０の各素子間の接続関係を示している。また、図１２は、データ書き込み期間ｔ３における、画素回路１１０の各素子間の接続関係を示している。
【００８９】
図４と、図１０〜図１２とに示すように、初期化期間ｔ１、準備期間ｔ２、及びデータ書き込み期間ｔ３においては、初期化制御信号ＩＮＴ［ｉ］がＬレベルになるため、第５のスイッチＭ６がオン状態となる。これにより、駆動トランジスタＭ１のドレイン−ソース間電流Ｉｄｓは、第５のスイッチＭ６を介して、発光素子用電源電圧ＥＬＶＳＳが供給される共通電極に流れる。即ち、初期化期間ｔ１及び準備期間ｔ２において、駆動トランジスタＭ１のドレイン−ソース間を流れる電流Ｉｄｓが、発光素子ＥＬに供給される事態が防止され、結果として、当該期間中における当該電流Ｉｄｓによる発光素子ＥＬの発光を防止することが可能となる。また、初期化期間ｔ１、準備期間ｔ２、及びデータ書き込み期間ｔ３においては、発光素子ＥＬの容量電荷が放電され、黒表示画素における残留容量電荷による発光素子ＥＬの誤発光を防止することが可能となる。
【００９０】
また、図１３は、図４に示した発光期間ｔ４における、画素回路１１０の各素子間の接続関係を示している。即ち、データ書き込み期間ｔ３が終了すると、初期化制御信号ＩＮＴ［ｉ］がＨレベルになり、当該初期化制御信号ＩＮＴ［ｉ］により第４のスイッチＭ５及び第５のスイッチＭ６がオフ状態に切り替わる。続いて、発光制御信号ＥＭ［ｉ］がＬレベルになり、当該発光制御信号ＥＭ［ｉ］により第１のスイッチＭ２及び第２のスイッチＭ３がオン状態に切り替わる。これにより、図４の参照符号ｔ４で示された発光期間に遷移する。
【００９１】
なお、前述した実施形態に係る画素回路１１０（図８参照）と同様に、発光期間ｔ４においては、駆動トランジスタＭ１のソース端子（ノードＮＳ）には、発光素子用電源電圧ＥＬＶＤＤが供給され、駆動トランジスタＭ１のゲート端子（ノードＮＧ）は、容量Ｃ１の他方の端子（ノードＮＡ）と接続される。即ち、駆動トランジスタＭ１のゲート−ソース間電圧Ｖｇｓは、（式１）として前述した電圧となり、駆動トランジスタＭ１の閾値電圧が補償され、補償後の電圧に基づき駆動トランジスタＭ１が駆動する。
【００９２】
また、図１３に示すように、発光期間ｔ４においては、第５のスイッチＭ６がオフ状態となるため、発光素子ＥＬがバイパスされていない状態となる。即ち、補償後のゲート−ソース間電圧Ｖｇｓに応じたドレイン−ソース間電流Ｉｄｓが発光素子ＥＬに供給され、当該発光素子ＥＬが当該ドレイン−ソース間電流Ｉｄｓに応じた輝度で発光することとなる。
【００９３】
以上、図９〜図１３を参照して、本実施形態の変形例に係る表示装置の構成及び駆動方法について、特に、前述した実施形態に係る表示装置と異なる、画素回路の構成及び駆動方法に着目して説明した。
【００９４】
＜５．まとめ＞
以上、説明したように、本実施形態に係る表示装置は、画素回路にデータ信号を書き込むための期間（即ち、データ書き込み期間ｔ３）とは独立して、駆動トランジスタＭ１の閾値電圧を補償するための準備期間（即ち、準備期間ｔ２）が設定されるように動作する。
【００９５】
そのため、本実施形態に係る表示装置は、１水平走査期間の長さに依存せずに、準備期間ｔ２として、ソース端子（ノードＮＳ）の電位が、ゲート端子（ノードＮＧ）よりも閾値電圧Ｖｔｈ分だけ高い電位Ｖｉｎｔ＋Ｖｔｈで安定するために十分な期間を確保することが可能となる。これにより、本実施形態に係る表示装置は、高精細化に伴い従来に比べて１水平走査期間が短くなるような状況下においても、当該１水平走査期間の長さに依存せずに準備期間ｔ２を設けられるため、閾値補償の精度の低下を抑制することが可能となる。
【００９６】
また、本実施形態に係る表示装置は、準備期間ｔ２とデータ書き込み期間ｔ３とを独立して設定することが可能なため、データ書き込み期間ｔ３として１水平走査期間を確保することが可能となる。
【００９７】
また、本実施形態に係る表示装置は、上記に説明したような閾値補償のための制御を、図２に示すように、駆動トランジスタＭ１としてＰチャネル型のトランジスタを利用し、かつ、より簡素化した回路構成により実現している。そのため、本実施形態に係る表示装置は、上記に説明した閾値補償と、画素回路の小型化とを両立することが可能となる。即ち、本実施形態に係る表示装置に依れば、表示のムラの少ない高解像度の画像を提示することが可能となる。
【００９８】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【符号の説明】
【００９９】
１０    表示装置
１００  表示部
１１０  画素回路
１１２  走査線
１１３  発光制御線
１１４  初期化制御線
１１５  初期化信号線
１２２  データ線
１２３  電源線
１３０  走査線駆動回路
１３２  走査信号シフトレジスタ
１３４  発光制御信号シフトレジスタ
１３６  初期化制御信号シフトレジスタ
１４０  データ線駆動回路
１４２  データ信号シフトレジスタ
１４４  第１ラッチ回路
１４６  第２ラッチ回路
１４８  デジタル−アナログ変換回路
【図１】
2016102855.tif 000006
【図２】
2016102855.tif 000007
【図３】
2016102855.tif 000008
【図４】
2016102855.tif 000009
【図５】
2016102855.tif 000010
【図６】
2016102855.tif 000011
【図７】
2016102855.tif 000012
【図８】
2016102855.tif 000013
【図９】
2016102855.tif 000014
【図１０】
2016102855.tif 000015
【図１１】
2016102855.tif 000016
【図１２】
2016102855.tif 000017
【図１３】
2016102855.tif 000018