(57)【要約】【課題】ＥＳＤ耐性が高い半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域に接した第２導電形の第２半導体領域と、前記第２半導体領域に接し、前記第１半導体領域から離隔した第１導電形の第３半導体領域と、前記第２半導体領域上であって、前記第１半導体領域及び前記第３半導体領域間に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１電極と、前記第１半導体領域と前記第３半導体領域との間に接続されたハイパスフィルタと、前記第２半導体領域と前記第３半導体領域との間に接続されたローパスフィルタと、を備える。【選択図】図１
2016162910.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域に接した第２導電形の第２半導体領域と、
前記第２半導体領域に接し、前記第１半導体領域から離隔した第１導電形の第３半導体領域と、
前記第２半導体領域上であって、前記第１半導体領域及び前記第３半導体領域間に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第１電極と、
前記第１半導体領域と前記第３半導体領域との間に接続されたハイパスフィルタと、
前記第２半導体領域と前記第３半導体領域との間に接続されたローパスフィルタと、
を備えた半導体装置。
【請求項２】
前記第１半導体領域に接続された第２電極と、
前記第２半導体領域に接続された第３電極と、
前記第３半導体領域に接続された第４電極と、
をさらに備え、
前記第２半導体領域は前記第１半導体領域上の一部に配置されており、
前記第３半導体領域は前記第２半導体領域上の一部に配置されており、
前記ハイパスフィルタは、前記第２電極と前記第４電極との間に接続されており、
前記ローパスフィルタは、前記第３電極と前記第４電極との間に接続されている請求項１記載の半導体装置。
【請求項３】
第２絶縁膜をさらに備え、
前記第１半導体領域は、
前記第２半導体領域に接したドリフト領域と、
前記第２電極に接し、キャリア濃度が前記ドリフト領域のキャリア濃度よりも高い第１コンタクト層と、
を有し、
前記第２半導体領域は、
前記第１半導体領域及び前記第３半導体領域に接したバックゲート領域と、
前記第３電極に接し、キャリア濃度が前記バックゲート領域のキャリア濃度よりも高い第２コンタクト層と、
を有し、
前記第２絶縁膜は、前記第１コンタクト層と前記第２半導体領域との間に配置された請求項２記載の半導体装置。
【請求項４】
第１導電形の第１半導体領域と、
前記第１半導体領域に接した第２導電形の第２半導体領域と、
前記第２半導体領域に接し、前記第１半導体領域から離隔した第１導電形の第３半導体領域と、
前記第２半導体領域上であって、前記第１半導体領域及び前記第３半導体領域間に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた第１電極と、
前記第１半導体領域と前記第３半導体領域との間に接続されたキャパシタと、
前記第２半導体領域と前記第３半導体領域との間に接続されたインダクタと、
を備えた半導体装置。
【請求項５】
前記キャパシタ及び前記インダクタは、配線により構成されており、
前記キャパシタは、ＭＩＭキャパシタである請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、ＥＳＤ（Electrostatic Discharge：静電気放電）耐性が要求される。しかしながら、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）にＥＳＤが入力されると、ＭＯＳＦＥＴ内の一部に電流が集中し、破壊に至りやすいという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８８１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の目的は、ＥＳＤ耐性が高い半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域に接した第２導電形の第２半導体領域と、前記第２半導体領域に接し、前記第１半導体領域から離隔した第１導電形の第３半導体領域と、前記第２半導体領域上であって、前記第１半導体領域及び前記第３半導体領域間に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた第１電極と、前記第１半導体領域と前記第３半導体領域との間に接続されたハイパスフィルタと、前記第２半導体領域と前記第３半導体領域との間に接続されたローパスフィルタと、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態のキャパシタを示す断面図である。
【図３】第１の実施形態のインダクタを示す平面図である。
【図４】第１の実施形態に係る半導体装置の動作を示す模式的断面図である。
【図５】第１の実施形態の比較例に係る半導体装置を示す模式的断面図である。
【図６】第１の実施形態の変形例のインダクタを示す平面図である。
【図７】第２の実施形態に係る半導体装置を示す模式的断面図である。
【図８】第３の実施形態に係る半導体装置を示す平面図である。
【図９】第３の実施形態に係る半導体装置を示す模式的断面図であり、図８のＡ−Ａ’線による断面を示す。
【図１０】（ａ）及び（ｂ）は、横軸に時間をとり、縦軸にソース電位及びソース電極に流れる正孔電流をとって、半導体装置にＥＳＤを印加したときのシミュレーション結果を示すグラフ図であり、（ａ）は第１の実施形態に係る半導体装置を想定した場合を示し、（ｂ）は比較例に係る半導体装置を想定した場合を示す。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
図２は、本実施形態のキャパシタを示す断面図である。
図３は、本実施形態のインダクタを示す平面図である。
【０００８】
図１に示すように、本実施形態に係る半導体装置１においては、ｎチャネル形のＬＤＭＯＳ（Laterally Diffused MOSfet：横方向拡散ＭＯＳＦＥＴ）が形成されている。具体的には、半導体装置１においては、導電形がｐ−形の半導体基板１１が設けられている。半導体基板１１上の一部には、導電形がｎ−形のドリフト領域１２が設けられている。ドリフト領域１２上の一部には、導電形がｎ＋形のドレインコンタクト層１４が設けられている。ドリフト領域１２及びドレインコンタクト層１４により、ドレイン領域が形成されている。
【０００９】
なお、本明細書において、導電形を表す「ｐ」及び「ｎ」の文字に付した上付きの「＋」及び「−」の文字は、キャリア濃度を相対的に表している。例えば、導電形がｐ形の領域に関しては、キャリア濃度が高い順に、「ｐ＋形」、「ｐ形」、「ｐ−形」と表記する。ｎ形についても同様である。キャリア濃度は実効的な不純物濃度とみなす。「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、ある部分がドナーとなる不純物及びアクセプタとなる不純物の双方を含む場合は、それらの相殺分を除いた濃度をいう。
【００１０】
ドリフト領域１２上の他の一部には、導電形がｐ形のバックゲート領域１３が設けられている。バックゲート領域１３は、ドリフト領域１２により、ドレインコンタクト層１４から離隔されている。バックゲート領域１３上の一部には、導電形がｐ＋形のバックゲートコンタクト層１６が設けられている。
【００１１】
バックゲート領域１３上の他の一部には、導電形がｎ＋形のソースコンタクト層１５が設けられている。ソースコンタクト層１５はソース領域を構成している。ソースコンタクト層１５はドレインコンタクト層１４とバックゲートコンタクト層１６との間に配置され、バックゲート領域１３によってバックゲートコンタクト層１６及びドリフト層１２から離隔されている。
【００１２】
半導体基板１１、ドリフト領域１２、バックゲート領域１３、ドレインコンタクト層１４、ソースコンタクト層１５及びバックゲートコンタクト層１６は、半導体部分１０の一部である。半導体部分１０は、連続した半導体材料によって形成されており、例えば、単結晶のシリコンによって形成されている。このため、隣り合う領域及び層は相互に接している。例えば、ドリフト領域１２は、半導体基板１１、バックゲート領域１３及びドレインコンタクト層１４と接している。また、バックゲート領域１３は、ソースコンタクト層１５及びバックゲートコンタクト層１６と接している。なお、半導体基板１１は、基板自体に限らず、基板に不純物をドープした半導体層であってもよい。
【００１３】
ドリフト領域１２上であって、ドレインコンタクト層１４とバックゲート領域１３との間には、フィールド絶縁膜２１が設けられている。フィールド絶縁膜２１はバックゲート領域１３からは離隔しており、フィールド絶縁膜２１の下部は、ドリフト領域１２内に配置されている。フィールド絶縁膜２１は電界を緩和し、ＬＤＭＯＳの耐圧を向上させるために設けられている。
【００１４】
半導体部分１０上であって、バックゲート領域１３におけるソースコンタクト層１５とドリフト領域１２との間のチャネル部分１７、ドリフト領域１２におけるバックゲート領域１３とフィールド絶縁膜２１との間の部分、フィールド絶縁膜２１におけるバックゲート領域１３側の部分に対向する位置には、ゲート電極２６が設けられている。半導体部分１０とゲート電極２６との間には、ゲート絶縁膜２２が設けられている。これにより、ゲート電極２６におけるソースコンタクト層１５側の部分はゲート絶縁膜２２上に配置され、ゲート電極２６におけるドレインコンタクト層１４側の部分はフィールド絶縁膜２１上に配置されている。
【００１５】
また、半導体部分１０上には、ゲート電極２６を覆うように、層間絶縁膜２３が設けられている。フィールド絶縁膜２１の上面は、ゲート電極２６及び層間絶縁膜２３によって覆われている。フィールド絶縁膜２１、ゲート絶縁膜２２及び層間絶縁膜２３は、絶縁部分２０の一部である。絶縁部分２０は、例えば、シリコン酸化物により形成されている。
【００１６】
層間絶縁膜２３内には、ドレイン電極２７、ソース電極２８及びバックゲート電極２９が設けられている。ドレイン電極２７の下端はドレインコンタクト層１４にオーミック接続されており、ソース電極２８の下端はソースコンタクト層１５にオーミック接続されており、バックゲート電極２９の下端はバックゲートコンタクト層１６にオーミック接続されている。
【００１７】
ドレイン電極２７はドレイン端子３１に接続されている。バックゲート電極２９はソース端子３２に接続されている。ドレイン電極２７とソース電極２８との間にはキャパシタ３３が接続されている。ソース電極２８とバックゲート電極２９との間にはインダクタ３４が接続されている。
【００１８】
図２に示すように、キャパシタ３３は、例えば、ＭＩＭ（Metal-Insulator-Metal：金属−絶縁物−金属）キャパシタである。キャパシタ３３においては、配線４１と配線４２が層間絶縁膜２３の一部分２４を介して対向している。配線４１はドレイン電極２７に接続され、配線４２はソース電極２８に接続されている。キャパシタ３３は、半導体装置１の通常の動作時にドレイン端子３１とソース端子３２との間に印加されるＳＤ信号のような周波数が比較的低い電流は遮断し、ＥＳＤのような周波数が比較的高い電流は通過させるハイパスフィルタである。なお、通常、ＥＳＤの波形はパルス状であるが、高周波信号の一部とみなすことができる。この場合、ＥＳＤの立ち上がりの時間幅を（１／４λ）とすると、対応する高周波信号の周期はλとみなせる。一例を挙げると、ドレイン端子３１とソース端子３２との間に印加されるＳＤ信号の周波数は１ＭＨｚ程度であり、ＥＳＤに相当する周波数は５０ＭＨｚ程度であり、キャパシタ３３は、例えば、周波数が概ね２５ＭＨｚ以上の信号を選択的に通過させるフィルタである。
【００１９】
図３に示すように、インダクタ３４は、例えば、蛇行した配線４３によって構成されている。インダクタ３４は、ＳＤ信号のような周波数が比較的低い電流は通過させ、ＥＳＤのような周波数が比較的高い電流は遮断するローパスフィルタである。インダクタ３４は、例えば、周波数が概ね２ＭＨｚ以下の信号を選択的に通過させるフィルタである。
【００２０】
次に、本実施形態に係る半導体装置の動作について説明する。
図４は、本実施形態に係る半導体装置の動作を示す模式的断面図である。
図４に示すように、半導体装置１の通常の動作時には、ドレイン端子３１に正極のドレイン電位が印加され、ソース端子３２に負極のソース電位、例えば、接地電位が印加される。このとき、ドレイン電極２７にはドレイン電位が印加され、バックゲート電極２９にはソース電位が印加される。また、ソース電極２８にも、インダクタ３４を介してソース電位が印加される。一方、ドレイン電極２７とソース電極２８との間には、キャパシタ３３が介在しているため、ドレイン電極２７とソース電極２８とが短絡することはない。そして、ゲート電極２６の電位が閾値未満であると、ｎ−形のドリフト領域１２とｐ形のバックゲート領域１３との間のｐｎ界面５１を起点として空乏層が拡がり、ドレイン端子３１とソース端子３２との間に電流が流れない。
【００２１】
この状態において、ドレイン端子３１に正極のＥＳＤ電流５０が入力されると、このＥＳＤ電流５０がドレイン電極２７及びドレインコンタクト層１４を介してドリフト領域１２に流入し、ドリフト領域１２の電位が上昇する。そして、ドリフト領域１２とバックゲート領域１３との電位差が降伏電圧を超えると、ｐｎ界面５１においてアバランシェ降伏が生じ、正孔−電子対が生成される。発生した電子電流５２はドレイン電極２７に吸収され、正孔電流５３はバックゲート電極２９に吸収される。
【００２２】
このとき、ドレイン端子３１に入力されたＥＳＤ電流５０の一部は、キャパシタ３３を介してソース電極２８に流入するため、ソースコンタクト層１５の電位が上昇する。これにより、ｐ形のバックゲート領域１３とｎ＋形のソースコンタクト層１５とのｐｎ界面５４は逆バイアス状態となり、正孔電流５３がソースコンタクト層１５に流入することを防止できる。これにより、正孔電流５３がソースコンタクト層１５に流入することに起因して、ソースコンタクト層１５からバックゲート領域１３に電子電流が流れることを防止できる。この結果、ｎ−形のドリフト領域１２、ｐ形のバックゲート領域１３及びｎ＋形のソースコンタクト層１５からなる寄生ｎｐｎバイポーラトランジスタが導通することがなく、スナップバック現象が生じない。このため、ＥＳＤ電流５０に起因して寄生ｎｐｎバイポーラトランジスタが導通し、導通した部分に大電流が流れて半導体装置１が破壊されてしまうことを防止できる。
【００２３】
なお、ローパスフィルタとして機能するインダクタ３４はＥＳＤ電流５０を流さないため、ＥＳＤ電流５０がバックゲート電極２９を介してバックゲートコンタクト層１６に流入することがない。このため、正孔電流５３がバックゲートコンタクト層１６に流れることは阻害されない。また、ドレイン端子３１に負極のＥＳＤ電流が入力された場合は、ｐｎ界面５１が順バイアス状態となり、ＥＳＤ電流をそのまま流すため、問題は生じにくい。
【００２４】
次に、本実施形態の効果について説明する。
上述の如く、半導体装置１においては、ドレイン電極２７とソース電極２８との間にハイパスフィルタとして機能するキャパシタ３３が接続されているため、ドレイン端子３１に正極のＥＳＤ電流５０が入力されたときに、ＥＳＤ電流５０の一部がソース電極２８に流入し、ソースコンタクト層１５の電位を上昇させる。このため、ドレイン電極２７を介してドリフト領域１２に流入したＥＳＤ電流５０によってアバランシェ降伏が生じても、アバランシェ降伏により発生した正孔電流がソースコンタクト層１５に流入することを抑制し、寄生ｎｐｎバイポーラトランジスタの導通を抑制するため、スナップバック電流が流れにくい。この結果、スナップバック現象による局所的な電圧降下が発生しないため、ＥＳＤ電流の局所集中が発生することがなく、半導体装置１が破壊されにくい。このように、本実施形態によれば、ＥＳＤ耐性が高い半導体装置を実現することができる。
【００２５】
（第１の実施形態の比較例）
次に、第１の実施形態の比較例について説明する。
図５は、本比較例に係る半導体装置を示す模式的断面図である。
図５に示すように、本比較例に係る半導体装置１０１においては、キャパシタ３３（図１参照）及びインダクタ３４（図１参照）が設けられておらず、ソース電極２８はバックゲート電極２９に短絡されている。
【００２６】
本比較例に係る半導体装置１０１においては、ドレイン端子３１に正極のＥＳＤ電流５０が入力されたときに、このＥＳＤ電流５０がソース電極２８に流入することがなく、ソースコンタクト層１５の電位が上昇することがない。このため、ドレイン電極２７を介してドリフト領域１２に流入したＥＳＤ電流５０によってアバランシェ降伏が発生し、ｐｎ界面５１から電子電流５２及び正孔電流５３が生じると、正孔電流５３はバックゲートコンタクト層１６に流入し、バックゲートコンタクト層１６の電位が上昇すると、正孔電流５３の一部はソースコンタクト層１５に流入する。
【００２７】
正孔電流５３の流入により、ソースコンタクト層１５から電子電流５６がバックゲート領域１３に流れ、ドリフト領域１２及びドレインコンタクト層１４を介してドレイン電極２７に吸収される。すなわち、ｎ−形のドリフト領域１２をコレクタとし、ｐ形のバックゲート領域１３をベースとし、ｎ＋形のソースコンタクト層１５をエミッタとした寄生ｎｐｎバイポーラトランジスタにコレクタ電流が流れる。この電子電流５６は、ｐｎ界面５１において更に大きなアバランシェ降伏を発生させる。この現象が生じると、ｐｎ界面５１の降伏電圧が極端に低下し、所謂スナップバック現象が生じる。一旦、ある部分でスナップバック現象が生じると、他の部分に印加される電圧が緩和され、ＥＳＤ電流が流れなくなるため、最初にスナップバック現象が生じた部分に集中的に電流が流れ、半導体装置１０１を破壊してしまう。このように、本比較例に係る半導体装置１０１は、第１の実施形態に係る半導体装置１よりも、ＥＳＤ耐性が低い。
【００２８】
（第１の実施形態の変形例）
次に、第１の実施形態の変形例について説明する。
図６は、本変形例のインダクタを示す平面図である。
図６に示すように、本変形例においては、ソース電極２８（図１参照）とバックゲート電極２９（図１参照）との間にインダクタ４４が接続されている。インダクタ４４においては、渦巻状の配線４５と、渦巻の中心に位置する配線４５の端部に接続されたビア４６と、ビア４６に接続された配線４７が設けられている。配線４７は配線４５よりも下層に配置されている。なお、図示の便宜上、配線４５にはハッチングを付している。配線４５はバックゲート電極２９に接続され、配線４７はソース電極２８に接続されている。インダクタ４４によっても、必要なインダクタンスを得ることができる。
本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００２９】
（第２の実施形態）
次に、第２の実施形態について説明する。
図７は、本実施形態に係る半導体装置を示す模式的断面図である。
図７に示すように、本実施形態に係る半導体装置２においては、導電形がｐ−形の半導体基板１１上にｎ形のウェル１９が形成されており、ウェル１９上にｐチャネル形のＬＤＭＯＳが形成されている。ｐチャネル形のＬＤＭＯＳにおいては、前述の第１の実施形態におけるｎチャネル形のＬＤＭＯＳと比較して、各半導体領域の導電形が逆になっている。
【００３０】
具体的には、ｐ−形の半導体基板１１上に、ｎ形のウェル１９が形成されており、ウェル１９上に、ｐ−形のドリフト領域１２ｒが設けられており、その上に、ｎ形のバックゲート領域１３ｒ及びｐ＋形のドレインコンタクト層１４ｒが相互に離隔して設けられている。バックゲート領域１３ｒ上には、ｐ＋形のソースコンタクト層１５ｒ及びｎ＋形のバックゲートコンタクト層１６ｒが相互に離隔して設けられている。また、バックゲート領域１３ｒとドレインコンタクト層１４ｒとの間には、フィールド絶縁膜２１が設けられている。半導体装置２における上記以外の構成は、第１の実施形態に係る半導体装置１（図１参照）と同様である。
【００３１】
次に、本実施形態に係る半導体装置の動作について説明する。
半導体装置２においては、ドレイン端子３１に負極のドレイン電位、例えば、接地電位が印加され、ソース端子３２に正極のソース電位が印加される。そして、本実施形態においては、ドレイン端子３１に負極のＥＳＤ電流５０ｒが入力される場合について説明する。なお、この状況は、ドレイン電位は接地電位に固定されたまま、ソース端子３２に正極のＥＳＤ電流が入力される場合と等価である。
【００３２】
ドレイン端子３１に入力された負極のＥＳＤ電流５０ｒは、ドレイン電極２７及びドレインコンタクト層１４ｒを介してドリフト領域１２ｒに流入し、ドリフト領域１２ｒの電位を降下させる。そして、ｐ−形のドリフト領域１２ｒとｎ形のバックゲート領域１３ｒとの電位差が降伏電圧を超えると、ｐｎ界面５１においてアバランシェ降伏が生じ、正孔−電子対が生成される。発生した電子電流５２はバックゲート電極２９に吸収され、正孔電流５３はドレイン電極２７に吸収される。
【００３３】
このとき、ドレイン端子３１に入力されたＥＳＤ電流５０ｒの一部は、キャパシタ３３を介してソース電極２８に流入するため、ソースコンタクト層１５ｒの電位が下降する。これにより、ｎ形のバックゲート領域１３ｒとｐ＋形のソースコンタクト層１５ｒとのｐｎ界面５４は逆バイアス状態となり、電子電流５２がソースコンタクト層１５ｒに流入することを抑制できる。これにより、電子電流５２がソースコンタクト層１５ｒに流入することに起因して、ソースコンタクト層１５ｒからバックゲート領域１３ｒに正孔電流が流れることを防止できる。この結果、ｐ−形のドリフト領域１２ｒ、ｎ形のバックゲート領域１３ｒ及びｐ＋形のソースコンタクト層１５ｒからなる寄生ｐｎｐバイポーラトランジスタの導通を抑制することができ、スナップバック現象が生じにくい。このため、ＥＳＤ電流５０ｒに起因して寄生ｐｎｐバイポーラトランジスタが導通し、局所的に大電流が流れて半導体装置２が破壊されてしまうことを抑制できる。
【００３４】
次に、本実施形態の効果について説明する。
本実施形態においても、前述の第１の実施形態と同様に、ドレイン電極２７とソース電極２８との間にハイパスフィルタとして機能するキャパシタ３３が接続されているため、ドレイン端子３１に負極のＥＳＤ電流５０ｒが入力されたときに、ＥＳＤ電流５０ｒの一部がソース電極２８に流入し、ソースコンタクト層１５ｒの電位を降下させる。このため、アバランシェ降伏により発生した電子電流がソースコンタクト層１５ｒに流入することを抑制し、寄生ｐｎｐバイポーラトランジスタが導通しにくいため、スナップバック電流が流れにくい。このように、本実施形態によっても、ＥＳＤ耐性が高い半導体装置を実現することができる。
【００３５】
（第３の実施形態）
次に、第３の実施形態について説明する。
図８は、本実施形態に係る半導体装置を示す平面図である。
図９は、本実施形態に係る半導体装置を示す模式的断面図であり、図８のＡ−Ａ’線による断面を示す。
なお、図示の便宜上、図８及び図９においては、ゲート絶縁膜２２及び層間絶縁膜２３は省略されている。また、ドレイン電極２７、ソース電極２８及びバックゲート電極２９は、図８においては省略され、図９においてはノードとして示されている。
【００３６】
図８及び図９に示すように、本実施形態に係る半導体装置３においては、フィンガータイプのＭＯＳＦＥＴが形成されている。すなわち、ｐ−形の半導体基板１１上にｎ−形のドリフト層１２が設けられている。ドリフト層１２上に、帯状のｎ＋形のドレインコンタクト層１４と帯状のｐ形のバックゲート領域１３が、交互に且つ相互に離隔して配列されている。各バックゲート領域１３においては、１本の帯状のｐ＋形のバックゲートコンタクト層１６と、２本の帯状のｎ＋形のソースコンタクト層１５が設けられている。ソースコンタクト層１５はバックゲートコンタクト層１６の両側に配置されている。なお、図８及び図９に示す例では、フィールド絶縁膜２１（図１参照）は設けられていないが、図１に示すように、フィールド絶縁膜２１を設けてもよい。
【００３７】
そして、半導体装置３においても、半導体装置１（図１参照）と同様に、ドレイン電極２７とソース電極２８との間にハイパスフィルタ６３が接続されており、ソース電極２８とバックゲート電極２９との間にローパスフィルタ６４が接続されている。ハイパスフィルタ６３はキャパシタであってもよく、ローパスフィルタ６４はインダクタであってもよい。
【００３８】
本実施形態においても、前述の第１の実施形態と同様に、ドリフト端子３１に正極のＥＳＤ電流が入力されたときに、ハイパスフィルタ６３を介してソースコンタクト層１５の電位を上昇させることにより、スナップバック現象を抑制することができる。この結果、帯状のトランジスタ領域の全体にＥＳＤ電流を流すことができ、電流集中による半導体装置３の破壊を回避できる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３９】
（試験例）
次に、前述の第１の実施形態の効果を示す試験例について説明する。
図１０（ａ）及び（ｂ）は、横軸に時間をとり、縦軸にソース電位（実線）及びソース電極に流れる正孔電流（点線）をとって、半導体装置にＥＳＤを印加したときのシミュレーション結果を示すグラフ図であり、（ａ）は第１の実施形態に係る半導体装置を想定した場合を示し、（ｂ）は比較例に係る半導体装置を想定した場合を示す。
【００４０】
本試験例においては、ゲート幅が８００μｍのｎチャネル形ＬＤＭＯＳを想定して、シミュレーションを行った。第１の実施形態に係る半導体装置（図１参照）においては、ドレイン電極とソース電極との間に、ハイパスフィルタとして容量が０．５ｐＦのキャパシタを接続し、ソース電極とバックゲート電極との間に、ローパスフィルタとしてインダクタンスが５０ｎＨのインダクタを接続した。一方、比較例に係る半導体装置（図５参照）においては、ドレイン電極とソース電極との間にハイパスフィルタは接続せず、ソース電極とバックゲート電極とは短絡させた。そして、ソース電極及びバックゲート電極を基準として、ドレイン電極にＪＥＤＥＣのＨＢＭ（Human Body Model：人体モデル）に準拠した＋２０００ＶのＥＳＤ電流を印加した。
【００４１】
図１０（ａ）に示すように、第１の実施形態に係る半導体装置においては、ソース電位が６Ｖ程度まで上昇し、ソース電極に流れる正孔電流を５．５×１０−３Ａ（アンペア）程度に抑えることができた。
一方、図１０（ｂ）に示すように、比較例に係る半導体装置においては、ソース電位は上昇せず、ソース電極に流れる正孔電流は１．７×１０−２Ａ程度となった。
このように、第１の実施形態によれば、比較例と比較して、ソース電極に流れる正孔電流を（１／３）倍程度に抑えることができた。上述の如く、ソース電極に流れる正孔電流を抑制することにより、スナップバック現象を防止できる。
【００４２】
以上説明した実施形態によれば、ＥＳＤ耐性が高い半導体装置を実現することができる。
【００４３】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４４】
１、２、３：半導体装置、１０：半導体部分、１１：半導体基板、１２、１２ｒ：ドリフト領域、１３、１３ｒ：バックゲート領域、１４、１４ｒ：ドレインコンタクト層、１５、１５ｒ：ソースコンタクト層、１６、１６ｒ：バックゲートコンタクト層、１７：チャネル部分、１９：ウェル、２０：絶縁部分、２１：フィールド絶縁膜、２２：ゲート絶縁膜、２３：層間絶縁膜、２６：ゲート電極、２７：ドレイン電極、２８：ソース電極、２９：バックゲート電極、３１：ドレイン端子、３２：ソース端子、３３：キャパシタ、３４：インダクタ、４１、４２、４３：配線、４４：インダクタ、４５：配線、４６：ビア、４７：配線、５０、５０ｒ：ＥＳＤ電流、５１：ｐｎ界面、５２：電子電流、５３：正孔電流、５４：ｐｎ界面、５６：電子電流、６３：ハイパスフィルタ、６４：ローパスフィルタ、１０１：半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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