(57)【要約】【課題】消費電力を低減するとともに、表示品位の劣化を抑制する。【解決手段】ゲート配線と、ゲート配線と交差する複数のソース配線と、ゲート配線とソース配線の各々と電気的に接続された複数のスイッチング素子と、を備えた表示パネルと、ゲート配線に所定の電圧を供給することによりゲート配線を選択するゲートドライバと、フレーム期間毎にソース配線に対して画像信号を供給するソースドライバとを含む駆動部と、を備え、ゲートドライバが選択したゲート配線に接続したスイッチング素子は、接続したソース配線から画像信号を導通し、１フレーム期間は、ゲートドライバによってゲート配線が選択される第１走査期間と、第１走査期間に続く第１保持期間と、第１保持期間に続きゲートドライバによってゲート配線が少なくとも１回選択される第２走査期間と、第２走査期間に続く第２保持期間とを有し、第１保持期間は第２保持期間よりも長い表示装置。【選択図】図４
2016133538.tif 000002
【特許請求の範囲】
【請求項１】
ゲート配線と、前記ゲート配線と交差する複数のソース配線と、前記ゲート配線と前記ソース配線の各々と電気的に接続された複数のスイッチング素子と、を備えた表示パネルと、
前記ゲート配線に所定の電圧を供給することにより前記ゲート配線を選択するゲートドライバと、フレーム期間毎に前記ソース配線に対して画像信号を供給するソースドライバとを含む駆動部と、を備え、
前記ゲートドライバが選択した前記ゲート配線に接続した前記スイッチング素子は、接続した前記ソース配線から前記画像信号を導通し、
１フレーム期間は、前記ゲートドライバによって前記ゲート配線が選択される第１走査期間と、前記第１走査期間に続く第１保持期間と、前記第１保持期間に続き前記ゲートドライバによって前記ゲート配線が少なくとも１回選択される第２走査期間と、前記第２走査期間に続く第２保持期間と、を有し、
前記第１保持期間は、前記第２保持期間よりも長い、表示装置。
【請求項２】
前記第１保持期間は、１フレーム期間の１／２の期間より長い、請求項１に記載の表示装置。
【請求項３】
前記第２走査期間は、前記ゲート配線が選択される第１期間と、当該ゲート配線が再び選択される第２期間と、を含み、前記第１期間と前記第２期間との間隔は、前記第１保持期間より短い、請求項１に記載の表示装置。
【請求項４】
前記第１走査期間における前記画素電極と前記共通電極との電位差をＶ０とし、前記第１保持期間が経過した時点での前記画素電極と前記共通電極との電位差をＶ１とし、前記第２走査期間における前記画素電極と前記共通電極との電位差をＶａとしたとき、Ｖ１＜Ｖａ≦Ｖ０、の関係を満たす、請求項１に記載の表示装置。
【請求項５】
前記Ｖ０は、前記Ｖａより大きい、請求項４に記載の表示装置。
【請求項６】
前記Ｖａは、前記Ｖ０の９０％以上である、請求項５に記載の表示装置。
【請求項７】
前記第１走査期間における前記画素電極と前記共通電極との電位差をＶ０とし、前記第２走査期間のうち前記ゲート配線が選択される第１期間における前記画素電極と前記共通電極との電位差をＶａ１とし、前記第２走査期間のうち前記第１期間の後に当該ゲート配線が再び選択される第２期間における前記画素電極と前記共通電極との電位差をＶａ２としたとき、Ｖａ１≦Ｖａ２≦Ｖ０、の関係を満たす、請求項１に記載の表示装置。
【請求項８】
マトリクス状に配置された画素によって構成されたアクティブエリアを備える表示パネルと、
前記表示パネルに画像を表示するための信号を供給する駆動部と、を備え、
前記駆動部は、前記アクティブエリアを走査する第１主書込期間において、各画素に第１画像信号を書き込み、
前記第１主書込期間の後に前記アクティブエリアを走査する追加書込期間において、各画素に第２画像信号を書き込み、
前記追加書込期間の後に前記アクティブエリアを走査する第２主書込期間において、各画素に第３画像信号を書き込み、
前記第１主書込期間と前記追加書込期間との間を非走査状態とする第１休止期間と、前記追加書込期間と前記第２主書込期間との間を非走査状態とする第２休止期間と、を設け、
前記第１休止期間は、前記第２休止期間より長い、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置に関する。
【背景技術】
【０００２】
液晶表示装置の消費電力を低減するための手段の一つとして、フレーム周波数を低減する技術が知られている。例えば、画面を走査する走査期間と走査期間との間に、全走査信号線を非走査状態とする休止期間を設け、この休止期間に表示部を駆動するための駆動回路の駆動を停止させる技術が提案されている（特許文献１）。
【０００３】
一方で、フレーム周波数を低減して駆動した場合に、各画素に保持された電圧が時間の経過とともに変化する傾向がある。このため、表示された画像において、フレーム間での電位差に起因して輝度差がフリッカとして視認されやすくなり、表示品位の劣化を招く虞がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０７０２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、消費電力を低減するとともに、表示品位の劣化を抑制することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、
ゲート配線と、前記ゲート配線と交差する複数のソース配線と、前記ゲート配線と前記ソース配線の各々と電気的に接続された複数のスイッチング素子と、を備えた表示パネルと、前記ゲート配線に所定の電圧を供給することにより前記ゲート配線を選択するゲートドライバと、フレーム期間毎に前記ソース配線に対して画像信号を供給するソースドライバとを含む駆動部と、を備え、前記ゲートドライバが選択した前記ゲート配線に接続した前記スイッチング素子は、接続した前記ソース配線から前記画像信号を導通し、１フレーム期間は、前記ゲートドライバによって前記ゲート配線が選択される第１走査期間と、前記第１走査期間に続く第１保持期間と、前記第１保持期間に続き前記ゲートドライバによって前記ゲート配線が少なくとも１回選択される第２走査期間と、前記第２走査期間に続く第２保持期間と、を有し、前記第１保持期間は、前記第２保持期間よりも長い、表示装置が提供される。
【０００７】
本実施形態によれば、
マトリクス状に配置された画素によって構成されたアクティブエリアを備える表示パネルと、前記表示パネルに画像を表示するための信号を供給する駆動部と、を備え、前記駆動部は、前記アクティブエリアを走査する第１主書込期間において、各画素に第１画像信号を書き込み、前記第１主書込期間の後に前記アクティブエリアを走査する追加書込期間において、各画素に第２画像信号を書き込み、前記追加書込期間の後に前記アクティブエリアを走査する第２主書込期間において、各画素に第３画像信号を書き込み、前記第１主書込期間と前記追加書込期間との間を非走査状態とする第１休止期間と、前記追加書込期間と前記第２主書込期間との間を非走査状態とする第２休止期間と、を設け、前記第１休止期間は、前記第２休止期間より長い、表示装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】図１は、本実施形態における表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示した表示パネルＰＮＬの断面を概略的に示す図である。
【図３】図３は、アクティブエリアＡＣＴの各画素ＰＸに画像信号を書き込むためのタイミングチャートの一例を示す図である。
【図４】図４は、画素電極ＰＥ１を有する画素ＰＸに画像信号を書き込むためのタイミングチャートの一例を示す図である。
【図５】図５は、画素電極ＰＥ１を有する画素ＰＸに画像信号を書き込むためのタイミングチャートの他の例を示す図である。
【図６】図６は、画素電極ＰＥ１を有する画素ＰＸに画像信号を書き込むためのタイミングチャートの他の例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
【００１０】
図１は、本実施形態における表示装置の構成を概略的に示す図である。なお、本実施形態においては、表示装置が液晶表示装置である場合について説明するが、これに限らず、有機エレクトロルミネッセンス等の自発光型の表示装置であっても良いし、電気泳動素子等を有する電子ペーパ型の表示装置等であっても良い。
【００１１】
表示装置は、アクティブマトリクスタイプの表示パネルＰＮＬと、表示パネルＰＮＬに画像を表示するための信号を供給する駆動部と、表示パネルＰＮＬを照明するバックライトユニットＢＬＴと、を備えている。
【００１２】
表示パネルＰＮＬは、後述するように、一対の基板間に液晶層が保持された液晶表示パネルである。表示パネルＰＮＬは、画像を表示するアクティブエリア（表示エリア）ＡＣＴを備えている。アクティブエリアＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。表示パネルＰＮＬは、アクティブエリアＡＣＴにおいて、ｍ本のゲート配線ＧＬ（ＧＬ１〜ＧＬｍ）、ｎ本のソース配線ＳＬ（ＳＬ１〜ＳＬｎ）などを備えている。但し、ｍ及びｎは、正の整数である。一例では、ゲート配線ＧＬは、それぞれ第１方向Ｘに沿って延出しており、第２方向Ｙに並んでいる。また、ソース配線ＳＬは、それぞれ第２方向Ｙに沿って延出しており、第１方向Ｘに並んでいる。なお、これらのゲート配線ＧＬ及びソース配線ＳＬは、直線状に形成されていなくても良い。すなわち、ゲート配線ＧＬ及びソース配線ＳＬは、それぞれの一部が屈曲していても良いし、一部が分岐していても良い。
【００１３】
駆動部は、ゲートドライバＧＤ、ソースドライバＳＤ、及び、制御回路ＣＮＴを備えている。ゲートドライバＧＤ及びソースドライバＳＤは、それらの少なくとも一部が表示パネルＰＮＬに形成されている。制御回路ＣＮＴは、表示パネルＰＮＬに実装される駆動ＩＣチップやフレキシブル・プリント・回路基板などに備えられている。
【００１４】
各ゲート配線ＧＬは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤ（ＧＤ１、ＧＤ２）と電気的に接続されている。図示した例では、奇数番目のゲート配線ＧＬはゲートドライバＧＤ１に接続され、偶数番目のゲート配線ＧＬはゲートドライバＧＤ２に接続されている。各ソース配線ＳＬは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤと電気的に接続されている。なお、ゲートドライバＧＤ及びソースドライバＳＤの構成は図示した例に限らない。
【００１５】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタによって構成されている。スイッチング素子ＳＷは、ゲート配線ＧＬ及びソース配線ＳＬと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。共通電極ＣＥは、複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。共通電極ＣＥと各画素電極ＰＥとの間には容量が形成され、各画素ＰＸの表示に必要な画像信号（電圧）が保持される。
【００１６】
図示した例では、アクティブエリアＡＣＴは、第２方向Ｙに並んだｍ本のラインによって構成されている。各ラインは、第１方向Ｘに並んだｎ個の画素ＰＸによって構成され、同一のゲート配線ＧＬと電気的に接続されている。つまり、１本のゲート配線ＧＬに対してｎ本のソース配線ＳＬが交差している。１ラインは、ｎ個のスイッチング素子ＳＷ及びｎ個の画素電極ＰＥを備えている。各スイッチング素子ＳＷは、１本のゲート配線ＧＬとソース配線ＳＬの各々と電気的に接続されている。各画素電極ＰＥは、スイッチング素子ＳＷの各々と電気的に接続されている。なお、アクティブエリアＡＣＴにおける各画素ＰＸの接続関係は、図示した例に限らない。
【００１７】
制御回路ＣＮＴは、外部信号源から供給される外部信号に基づいて、アクティブエリアＡＣＴに画像を表示するのに必要な各種信号を生成し、ゲートドライバＧＤ及びソースドライバＳＤにそれぞれ出力する。また、制御回路ＣＮＴは、共通電極ＣＥに対してコモン電位（ＶＣＯＭ）を印加する。ゲートドライバＧＤは、各ゲート配線ＧＬに対して走査信号を供給する。ソースドライバＳＤは、各ソース配線ＳＬに対して画像信号を供給する。各ゲート配線ＧＬに供給された走査信号に基づいて、同一ゲート配線ＧＬに接続されたスイッチング素子ＳＷが導通状態となり、１ライン分の各画素ＰＸに画像信号が書き込み可能となる。すなわち、１ライン分のスイッチング素子ＳＷが導通状態のときに、各ソース配線ＳＬに画像信号が供給されると、導通状態のスイッチング素子ＳＷを介して画素電極ＰＥに画像信号が供給される。このとき、画素電極ＰＥの電位と共通電極ＣＥの電位との間の電位差に応じて電界が形成される。液晶層に含まれる液晶分子は、画素電極ＰＥと共通電極ＣＥとの間に形成された電界によってその配向方向が制御される。各画素ＰＸに書き込まれた画像信号は、次の画像信号が書き込まれるまでの間、画素電極ＰＥと共通電極ＣＥとの間の容量で保持される。
【００１８】
駆動部は、アクティブエリアＡＣＴに動画や静止画などの画像を表示する場合、フレーム期間毎にゲート配線ＧＬに対して順次走査信号を供給するとともに、ソース配線ＳＬに対して画像信号を供給する。但し、アクティブエリアＡＣＴに静止画や動きの小さい動画を表示する際には、駆動部は、通常のフレーム周波数よりも低いフレーム周波数でゲート配線ＧＬに走査信号を供給するとともにソース配線ＳＬに画像信号を供給する（間欠駆動）。例えば、アクティブエリアＡＣＴに動画などを表示する際の通常のフレーム周波数を６０Ｈｚとすると、駆動部は、１秒間に６０フレーム期間を割り当て、１／６０秒の１フレーム期間にアクティブエリアＡＣＴの全ての画素ＰＸに画像信号を書き込む。一方、間欠駆動を行う際のフレーム周波数を１Ｈｚとすると、駆動部は、１秒間のうちの１／６０秒に１フレーム期間を割り当ててアクティブエリアＡＣＴの全ての画素ＰＸに画像信号を書き込む。このとき、残りの５９／６０秒の間には、各画素ＰＸは、書き込まれた画像信号を保持する。このようにフレーム周波数を低減した間欠駆動を行うことにより、表示装置の低消費電力化が可能となる。
【００１９】
なお、ここでは表示パネルＰＮＬの詳細な構成については説明を省略するが、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｅｎｄ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｅｄ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどに対応した構成が表示パネルＰＮＬに適用可能である。
【００２０】
また、表示パネルＰＮＬは、図示した例のようにその背面側に配置されたバックライトユニットＢＬＴからの光を選択的に透過することによって画像を表示する透過型パネルとして構成されても良いし、表示パネルＰＮＬに入射した外光を選択的に反射することによって画像を表示する反射型パネルとして構成されても良いし、透過型及び反射型を組み合わせた半透過型パネルとして構成されても良い。
【００２１】
バックライトユニットＢＬＴとしては、種々の形態が適用可能であるが、詳細な構造については説明を省略する。
【００２２】
図２は、図１に示した表示パネルＰＮＬの断面を概略的に示す図である。なお、ここでは、一例として、ＦＦＳモードを適用した表示パネルＰＮＬについて説明する。
【００２３】
表示パネルＰＮＬは、第１基板であるアレイ基板ＡＲ、第２基板である対向基板ＣＴ、及び、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱを備えている。
【００２４】
アレイ基板ＡＲは、第１絶縁基板１０、第１絶縁膜１１、共通電極ＣＥ、第２絶縁膜１２、画素電極ＰＥ、第１配向膜ＡＬ１等を備えている。なお、以下のアレイ基板ＡＲの説明において、「上」とは、対向基板ＣＴに近接する側を意味する。
【００２５】
第１絶縁基板１０は、ガラス基板や樹脂基板等の光透過性を有する絶縁材料によって形成されている。第１絶縁膜１１は、第１絶縁基板１０の上に形成されている。また、図示しないゲート配線やソース配線、スイッチング素子などは、第１絶縁基板１０と第１絶縁膜１１との間に形成されている。共通電極ＣＥは、第１絶縁膜１１の上に形成されている。共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。共通電極ＣＥは、第２絶縁膜１２によって覆われている。画素電極ＰＥは、第２絶縁膜１２の上に形成され、共通電極ＣＥと対向している。画素電極ＰＥには、スリットＳＬＡが形成されている。画素電極ＰＥは、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されている。第１配向膜ＡＬ１は、画素電極ＰＥを覆うとともに、第２絶縁膜１２の上にも形成されている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成され、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。
【００２６】
対向基板ＣＴは、第２絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦ１乃至ＣＦ３、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。第２絶縁基板２０は、ガラス基板や樹脂基板等の光透過性を有する絶縁材料によって形成されている。遮光層ＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面に形成されている。カラーフィルタＣＦ１乃至ＣＦ３は、それぞれ第２絶縁基板２０の内面に形成され、それぞれの端部が遮光層ＢＭと重なっている。カラーフィルタＣＦ１乃至ＣＦ３は、それぞれ異なる色に着色された樹脂材料によって形成されている。オーバーコート層ＯＣは、カラーフィルタＣＦ１乃至ＣＦ３を覆っている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成され、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。
【００２７】
液晶層ＬＱは、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に封入されている。  
第１偏光板ＰＬ１を含む第１光学素子ＯＤ１は、アレイ基板ＡＲに接着されている。第２偏光板ＰＬ２を含む第２光学素子ＯＤ２は、対向基板ＣＴに接着されている。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、位相差板などの他の光学素子を含んでいても良い。
【００２８】
図３は、アクティブエリアＡＣＴの各画素ＰＸに画像信号を書き込むためのタイミングチャートの一例を示す図である。
【００２９】
図中のＶ（ＧＬ１）、Ｖ（ＧＬｍ／２）、及び、Ｖ（ＧＬｍ）は、それぞれゲート配線ＧＬ１、ゲート配線ＧＬｍ／２、及び、ゲート配線ＧＬｍに供給される走査信号に相当する。ゲート配線ＧＬ１はアクティブエリアＡＣＴの他端側に位置し、ゲート配線ＧＬｍ／２はアクティブエリアＡＣＴの中段に位置し、ゲート配線ＧＬｍはアクティブエリアＡＣＴの他端側に位置する。なお、各走査信号においてパルスがハイレベル（Ｈ）の状態では各ゲート配線に接続されたスイッチング素子が導通状態となり、パルスがローレベル（Ｌ）の状態では各ゲート配線に接続されたスイッチング素子が非導通状態となることを示している。以下の説明において、『ゲート配線ＧＬが選択される』とは、ゲートドライバＧＤが各ゲート配線ＧＬに対してハイレベルの走査信号を供給することで当該ゲート配線ＧＬに接続されたスイッチング素子が導通状態となることに相当する。
【００３０】
図中のＶＳは、１本のソース配線ＳＬに供給される画像信号に相当する。この画像信号は、後述する第１画像信号Ｉ１、第２画像信号Ｉ２、及び、第３画像信号Ｉ３を含んでいる。なお、ソース配線ＳＬは、ゲート配線ＧＬ１、ゲート配線ＧＬｍ／２、及び、ゲート配線ＧＬｍのそれぞれと交差している。
【００３１】
図中のＶ（ＰＥ１）、Ｖ（ＰＥｍ／２）、及び、Ｖ（ＰＥｍ）は、それぞれは画素電極ＰＥ１、画素電極ＰＥｍ／２、及び、画素電極ＰＥｍと共通電極との電位差の絶対値に相当する。画素電極ＰＥ１は、ゲート配線ＧＬ１及びソース配線ＳＬに接続されたスイッチング素子と電気的に接続されている。画素電極ＰＥｍ／２は、ゲート配線ＧＬｍ／２及びソース配線ＳＬに接続されたスイッチング素子と電気的に接続されている。画素電極ＰＥｍは、ゲート配線ＧＬｍ及びソース配線ＳＬに接続されたスイッチング素子と電気的に接続されている。フレーム毎に極性が反転する（つまり、液晶層を交流駆動する）駆動方法が適用される場合も含めて、以下説明する。
【００３２】
１フレーム期間Ｔは、主書込期間Ｗ、第１休止期間Ｒ１、追加書込期間ＷＡ、及び、第２休止期間Ｒ２を有している。
【００３３】
主書込期間Ｗは、アクティブエリアＡＣＴを走査する期間に相当し、アクティブエリアＡＣＴの全画素ＰＸに対して本来表示すべき画像に対応した第１画像信号Ｉ１が書き込まれる。つまり、主書込期間Ｗでは、ゲートドライバＧＤからアクティブエリアＡＣＴのｍ本のゲート配線ＧＬに対して順次の走査信号が供給され、各ゲート配線ＧＬに接続されたスイッチング素子が導通状態となる。このとき、ソース配線ＳＬに供給される第１画像信号Ｉ１は、スイッチング素子を介して各画素電極に供給される。図示した例では、ゲート配線ＧＬ１の走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングでソース配線ＳＬに供給された第１画像信号Ｉ１が画素電極ＰＥ１に供給される。その後、ゲート配線ＧＬｍ／２の走査信号Ｖ（ＧＬｍ／２）のパルスが立ち上がったタイミングでソース配線ＳＬに供給された第１画像信号Ｉ１が画素電極ＰＥｍ／２に供給される。その後、ゲート配線ＧＬｍの走査信号Ｖ（ＧＬｍ）のパルスが立ち上がったタイミングでソース配線ＳＬに供給された第１画像信号Ｉ１が画素電極ＰＥｍに供給される。このようにして各画素ＰＸに対して第１画像信号Ｉ１が書き込まれる。各画素ＰＸに書き込まれた第１画像信号Ｉ１は、次の画像信号が書き込まれるまでの間、保持される。図示した例では、主書込期間Ｗは、ゲート配線ＧＬ１の走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングから、ゲート配線ＧＬｍの走査信号Ｖ（ＧＬｍ）のパルスが立ち下がったタイミングまでの期間に相当する。
【００３４】
主書込期間Ｗに続く第１休止期間Ｒ１は、アクティブエリアＡＣＴのｍ本のゲート配線ＧＬを同時に非走査状態とする期間である。つまり、第１休止期間Ｒ１では、アクティブエリアＡＣＴのいずれの画素ＰＸに対しても画像信号が書き込まれない。すなわち、この第１休止期間Ｒ１において、各画素ＰＸは、主書込期間Ｗに書き込まれた第１画像信号Ｉ１を保持している。図示した例では、第１休止期間Ｒ１は、主書込期間Ｗにおいてゲート配線ＧＬｍの走査信号Ｖ（ＧＬｍ）のパルスが立ち下がったタイミングから、後述する追加書込期間ＷＡにおいてゲート配線ＧＬ１の走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングまでの期間に相当する。
【００３５】
第１休止期間Ｒ１に続く追加書込期間ＷＡは、アクティブエリアＡＣＴを走査する期間に相当し、アクティブエリアＡＣＴの全画素ＰＸに対して第２画像信号Ｉ２が追加書込みされる。追加書込みされる第２画像信号Ｉ２は、第１画像信号Ｉ１に対応した信号であり、同じ画像信号であってもよい。また、第２画像信号Ｉ２は、第１画像信号Ｉ１より小さい電圧値の信号であってもよい。第１画像信号Ｉ１と第２画像信号Ｉ２との関係については後に詳述する。このような追加書込期間ＷＡでは、主書込期間Ｗと同様に、ゲートドライバＧＤからアクティブエリアＡＣＴのｍ本のゲート配線ＧＬに対して順次走査信号が供給され、各ゲート配線ＧＬに接続されたスイッチング素子が導通状態となる。このとき、ソース配線ＳＬに供給される第２画像信号Ｉ２は、スイッチング素子を介して各画素電極に供給される。図示した例では、ゲート配線ＧＬ１の走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングでソース配線ＳＬに供給された第２画像信号Ｉ２が画素電極ＰＥ１に供給される。その後、ゲート配線ＧＬｍ／２の走査信号Ｖ（ＧＬｍ／２）のパルスが立ち上がったタイミングでソース配線ＳＬに供給された第２画像信号Ｉ２が画素電極ＰＥｍ／２に供給される。その後、ゲート配線ＧＬｍの走査信号Ｖ（ＧＬｍ）のパルスが立ち上がったタイミングでソース配線ＳＬに供給された第２画像信号Ｉ２が画素電極ＰＥｍに供給される。このようにして各画素ＰＸに対して第２画像信号Ｉ２が書き込まれる。各画素ＰＸに書き込まれた第２画像信号Ｉ２は、次の画像信号が書き込まれるまでの間、保持される。図示した例では、追加書込期間ＷＡは、ゲート配線ＧＬ１の走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングから、ゲート配線ＧＬｍの走査信号Ｖ（ＧＬｍ）のパルスが立ち下がったタイミングまでの期間に相当する。
【００３６】
追加書込期間ＷＡに続く第２休止期間Ｒ２は、アクティブエリアＡＣＴのｍ本のゲート配線ＧＬを同時に非走査状態とする期間である。つまり、第２休止期間Ｒ２では、アクティブエリアＡＣＴのいずれの画素ＰＸに対しても画像信号が書き込まれない。すなわち、この第２休止期間Ｒ２において、各画素ＰＸは、追加書込期間ＷＡに書き込まれた第２画像信号Ｉ２を保持している。図示した例では、第２休止期間Ｒ２は、追加書込期間ＷＡにおいてゲート配線ＧＬｍの走査信号Ｖ（ＧＬｍ）のパルスが立ち下がったタイミングから、後述する次のフレーム期間の主書込期間Ｗにおいてゲート配線ＧＬ１の走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングまでの期間に相当する。
【００３７】
次のフレーム期間における主書込期間Ｗは、アクティブエリアＡＣＴを走査する期間に相当し、アクティブエリアＡＣＴの全画素ＰＸに対して本来表示すべき画像に対応した第３画像信号Ｉ３が書き込まれる。画像信号Ｉ３は、画像信号Ｉ１の次のフレームに相当する画像信号であるが、静止画を表示する場合、第３画像信号Ｉ３は、第１画像信号Ｉ１と同等の信号である。
【００３８】
１フレーム期間Ｔにおいて、追加書込期間ＷＡとしては、主書込期間Ｗと同等以上の時間が割り当てられている。すなわち、追加書込期間ＷＡの長さは、追加書込を行う回数に応じて設定される。図示した例のように、追加書込期間ＷＡにおいて１回の追加書込を行う場合（つまり、ｍ本のゲート配線ＧＬがすべて１回ずつ選択される場合）には、追加書込期間ＷＡの長さは、主書込期間Ｗの長さと同等となる。この場合、一例では、主書込期間Ｗ及び追加書込期間ＷＡは、いずれも１／６０秒である。また、追加書込期間ＷＡにおいて、複数回の追加書込を行う場合（つまり、ｍ本のゲート配線ＧＬがすべて複数回選択される場合）には、追加書込期間ＷＡの長さは、主書込期間Ｗの長さよりも長くなる。一例では、追加書込の回数をｐ回とした場合（但し、ｐは２以上の整数である）、主書込期間Ｗの長さがいずれも１／６０秒であるのに対して、追加書込期間ＷＡの長さは、ｐ／６０秒である。
【００３９】
一方、第１休止期間Ｒ１及び第２休止期間Ｒ２としては、１フレーム期間Ｔにおいて主書込期間Ｗよりも長い時間が割り当てられている。しかも、第１休止期間Ｒ１は、第２休止期間Ｒ２よりも長く設定されている。つまり、追加書込期間ＷＡは、１フレーム期間Ｔの後半（換言すると、主書込期間Ｗが開始されてからＴ／２よりも長い時間が経過した後）に開始される。
【００４０】
図示した例では、追加書込期間ＷＡを設けず、追加書込を行わなかった場合には、画素電極ＰＥ１の電位Ｖ（ＰＥ１）は、図中に破線で示したように、時間の経過とともに次第に低下する。このため、次のフレーム期間の主書込期間Ｗで画素電極ＰＥ１に第１画像信号Ｉ１と同等の第３画像信号Ｉ３を供給した際に、比較的大きな電位差ΔＶ１が生ずる。このような現象は、他の画素電極の電位についても同様である。したがって、アクティブエリアＡＣＴに表示した画像において、各画素ＰＸのフレーム間での電位差に起因して輝度差がフリッカとして視認されやすくなる。
【００４１】
本実施形態によれば、追加書込期間ＷＡにおいて第２画像信号Ｉ２の追加書込を行うことにより、各画素に保持されている第１画像信号Ｉ１の電位の低下が抑制される、あるいは、主書込期間Ｗで書き込まれた第１画像信号Ｉ１に近いレベルの電位まで回復する。このため、次のフレーム期間の主書込期間Ｗで各画素ＰＸに第１画像信号Ｉ１と同等の第３画像信号Ｉ３を書き込んだ際に生ずる電位差ΔＶ２は電位差ΔＶ１よりも小さくなる。これにより、表示した画像の輝度差がフリッカとして視認されにくくなる。
【００４２】
特に、このような追加書込は、各画素ＰＸに保持されていた画像信号の電位の低下が顕著となるタイミングに行うことが望ましい。保持されていた画像信号の電位は、時間の経過とともに次第に低下するため、追加書込は、１フレーム期間Ｔの後半に開始されることが望ましい。これにより、次のフレーム期間で書き込まれる画像信号との電位差をより小さくすることが可能となり、画像の輝度差をより低減することが可能となる。
【００４３】
したがって、フレーム周波数を低減して駆動した場合であっても、表示された画像において輝度の差がフリッカとして視認されにくくなり、消費電力を低減するとともに表示品位の劣化を抑制することが可能となる。
【００４４】
なお、第３画像信号Ｉ３の極性は、第１画像信号Ｉ１の極性とは異なっていても、１つのフレーム期間において追加書き込みを行うことにより、当該フレーム期間の後半における画像信号の電位と、その次のフレーム期間における主書込が行われた際の画像信号の電位とは、絶対値の差分が小さくなる。従って、フレーム間の輝度の差は小さくなるので、フリッカは低減される。
【００４５】
追加書込期間ＷＡにおいて各画素ＰＸに複数回の追加書込を行う場合には、追加書込期間ＷＡは、第１走査期間Ｓ１が開始されてからＴ／２の時間が経過する以前から開始しても良い。
【００４６】
次に、アクティブエリアにおける１本のゲート配線ＧＬ１及びこのゲート配線ＧＬ１に接続された１個の画素電極ＰＥ１に着目して説明する。
【００４７】
図４は、画素電極ＰＥ１を有する画素ＰＸに画像信号を書き込むためのタイミングチャートの一例を示す図である。
【００４８】
１フレーム期間Ｔは、第１走査期間Ｓ１、第１保持期間Ａ、第２走査期間Ｓ２、及び、第２保持期間Ｂを有している。
【００４９】
第１走査期間Ｓ１は、ゲート配線ＧＬ１と電気的に接続された全ての画素ＰＸに対して本来表示すべき画像に対応した画像信号が書き込まれる期間に相当する。すなわち、ゲートドライバＧＤによってゲート配線ＧＬ１が選択される第１走査期間Ｓ１には、ゲート配線ＧＬ１に接続されたスイッチング素子が導通状態となり、画像信号が画素電極ＰＥ１に供給される。このような第１走査期間Ｓ１は、上記の主書込期間Ｗに含まれる。ｍ本のゲート配線ＧＬに対して順次走査信号が供給される主書込期間Ｗが１／６０秒である場合、第１走査期間Ｓ１は（１／６０）・（１／ｍ）秒以下である。一例では、第１走査期間Ｓ１は、走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングから立ち下がるタイミングまでの期間、あるいは、走査信号Ｖ（ＧＬ１）のパルスがピークとなる時間、あるいは、走査信号Ｖ（ＧＬ１）のパルスがゲート配線ＧＬ１に接続されたスイッチング素子を導通状態とするための閾値電圧以上となる時間である。
図中に、走査信号Ｖ（ＧＬ１）の一部を拡大しているが、一例では、パルス形状は、概ね矩形状ではあるものの、立ち上がりの際にピークに達するまでの間、及び、立ち下りの際にボトムに達するまでの間に波形がなまる傾向がある。このようなパルス波形の場合、第１走査期間Ｓ１は、例えば、パルス波形がボトムから急峻に立ち上がったタイミングから、ピークから急峻にたち下がったタイミングまでの期間と定義できる。
【００５０】
第１走査期間Ｓ１に続く第１保持期間Ａは、画素ＰＸに書き込まれた画像信号を保持する期間に相当する。第１保持期間Ａは、上記の第１休止期間Ｒ１と、主書込期間Ｗのうちの他のゲート配線が選択される期間と、を含む。一例では、第１保持期間Ａは、第１走査期間Ｓ１において走査信号Ｖ（ＧＬ１）のパルスが立ち下がったタイミングから、後述する第２走査期間Ｓ２において走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングまでの期間に相当する。
【００５１】
第１保持期間Ａに続く第２走査期間Ｓ２は、ゲート配線ＧＬ１と電気的に接続された全ての画素ＰＸに対して画像信号が追加書込される期間に相当する。すなわち、ゲートドライバＧＤによってゲート配線ＧＬ１が選択される第２走査期間Ｓ２には、ゲート配線ＧＬ１に接続されたスイッチング素子が導通状態となり、画像信号が画素電極ＰＥ１に供給される。このような第２走査期間Ｓ２は、上記の追加書込期間ＷＡに含まれる。第２走査期間Ｓ２では、ゲート配線ＧＬ１が１回以上選択可能であるが、図示した例のように、ゲート配線ＧＬ１が１回のみ選択される場合には、その時間は上記の第２走査期間Ｓ１と同様に定義できる。図示した例のように、第２走査期間Ｓ２において１回の追加書込を行う場合（つまり、ゲート配線ＧＬ１が１回選択される場合）には、第２走査期間Ｓ２の長さは、第１走査期間Ｓ１の長さと同等となる。
【００５２】
第２走査期間Ｓ２に続く第２保持期間Ｂは、画素ＰＸに書き込まれた画像信号を保持する期間に相当する。第２保持期間Ｂは、上記の第２休止期間Ｒ２と、追加書込期間ＷＡのうちの他のゲート配線が選択される期間と、を含む。一例では、第２保持期間Ｂは、第２走査期間Ｓ２において走査信号Ｖ（ＧＬ１）のパルスが立ち下がったタイミングから、後述する次のフレーム期間において走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングまでの期間に相当する。
【００５３】
次のフレーム期間における第１走査期間Ｓ１は、ゲート配線ＧＬ１と電気的に接続された全ての画素ＰＸに対して本来表示すべき画像に対応した画像信号が書き込まれる期間に相当する。
【００５４】
第１保持期間Ａ及び第２保持期間Ｂとしては、１フレーム期間Ｔにおいて第１走査期間Ｓ１及び第２走査期間Ｓ２よりも長い時間が割り当てられている。しかも、第１保持期間Ａは、第２保持期間Ｂよりも長く設定されている。つまり、第２走査期間Ｓ２は、１フレーム期間Ｔのうち、次のフレーム期間に近い期間である。
【００５５】
図３を参照して既に説明した通り、画素電極ＰＥの電位Ｖ（ＰＥ）は、時間の経過とともに次第に低下する。このため、第２走査期間Ｓ２における追加書込が次のフレーム期間に近いタイミングで行われることにより、画素電極ＰＥの電位Ｖ（ＰＥ）の低下が抑制され、次のフレーム期間で書き込まれる画像信号との電位差を低減することが可能となる。これにより、表示した画像の輝度差に起因したフリッカを抑制することが可能となり、表示品位の劣化が抑制される。
【００５６】
また、第１保持期間Ａは、１フレーム期間Ｔの１／２の期間Ｔ／２よりも長く設定されることが望ましい。つまり、第２走査期間Ｓ２は、１フレーム期間Ｔの後半に開始されることが望ましい。これにより、画素電極ＰＥの電位Ｖ（ＰＥ）の低下を効果的に抑制することが可能となる。
【００５７】
ところで、第１走査期間Ｓ１に書き込まれる画像信号（上記の第１画像信号Ｉ１に相当）と、第２走査期間Ｓ２に書き込まれる画像信号（上記の第２画像信号Ｉ２に相当）との関係について説明する。
【００５８】
第１走査期間Ｓ１における画素電極ＰＥ１と共通電極ＣＥとの電位差（つまり、第１走査期間Ｓ１に書き込まれる第１画像信号Ｉ１の電位）をＶ０とし、第１保持期間Ａが経過した時点での画素電極ＰＥ１と共通電極ＣＥとの電位差（あるいは、第１保持期間Ａが経過した時点での画素電極ＰＥ１の電位Ｖ（ＰＥ１））をＶ１とし、第２走査期間Ｓ２における画素電極ＰＥ１と共通電極ＣＥとの電位差（つまり、第２走査期間Ｓ２において追加書き込みされる第２画像信号Ｉ２の電位）をＶａとしたとき、Ｖ１＜Ｖａ≦Ｖ０、の関係を満たすことが望ましい。
【００５９】
すなわち、Ｖ１は、フレーム周波数、第１保持期間Ａの長さ、液晶材料の物性などに基づいて、予測可能である。Ｖａは、Ｖ１よりも高く設定する必要がある。一例では、Ｖａは、Ｖ０の９０％以上に設定され、Ｖ０の９５％以上に設定されることが望ましい。一方で、ＶａがＶ１よりも過度に高い場合には、追加書込を行った際の電位差が輝度差として視認されやすくなる。このため、Ｖａは、Ｖ０以下、あるいは、Ｖ０より小さく設定される。一例では、Ｖａは、Ｖ０の９９％以下に設定されることが望ましい。  
以上、図４に示した例では、第２走査期間Ｓ２において１回の追加書込を行う場合について説明したが、第２走査期間Ｓ２において複数回の追加書込を行っても良い。
【００６０】
図５は、画素電極ＰＥ１を有する画素ＰＸに画像信号を書き込むためのタイミングチャートの他の例を示す図である。
【００６１】
図５に示した例は、図４に示した例と比較して、１フレーム期間Ｔの第２走査期間Ｓ２において複数回の追加書込を行う点で相違している。  
１フレーム期間Ｔは、図４に示した例と同様に、第１走査期間Ｓ１、第１保持期間Ａ、第２走査期間Ｓ２、及び、第２保持期間Ｂを有している。
【００６２】
第１走査期間Ｓ１は、ゲート配線ＧＬ１と電気的に接続された全ての画素ＰＸに対して本来表示すべき画像に対応した画像信号が書き込まれる期間に相当する。画素ＰＸに書き込まれた画像信号は、第１走査期間Ｓ１に続く第１保持期間Ａにおいて保持される。
【００６３】
第１保持期間Ａに続く第２走査期間Ｓ２は、ゲート配線ＧＬ１と電気的に接続された全ての画素ＰＸに対して画像信号が追加書込される期間に相当する。第２走査期間Ｓ２は、第１走査期間Ｓ１よりも長い時間が割り当てられている。この第２走査期間Ｓ２では、ゲート配線ＧＬ１は複数回選択され、複数回の追加書込が行われる。図示した例では、第２走査期間Ｓ２において、３回の追加書込が行われる。
【００６４】
より具体的には、第２走査期間Ｓ２は、第１期間Ｓ２１、第２期間Ｓ２２、及び、第３期間Ｓ２３を含んでいる。ゲート配線ＧＬ１は、ゲートドライバＧＤにより第１期間Ｓ２１、第２期間Ｓ２２、及び、第３期間Ｓ２３にそれぞれ選択される。第１乃至第３期間Ｓ２１乃至Ｓ２３には、ゲート配線ＧＬ１に接続されたスイッチング素子が導通状態となり、導通状態となったスイッチング素子を介して画素電極ＰＥ１に画像信号が供給される。このようにして画素ＰＸに書き込まれた画像信号は、第２走査期間Ｓ２に続く第２保持期間Ｂにおいて保持される。
【００６５】
次のフレーム期間における第１走査期間Ｓ１は、ゲート配線ＧＬ１と電気的に接続された全ての画素ＰＸに対して本来表示すべき画像に対応した画像信号が書き込まれる期間に相当する。
【００６６】
一例では、第１走査期間Ｓ１は、走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングから立ち下がるタイミングまでの期間である。第１保持期間Ａは、第１走査期間Ｓ１において走査信号Ｖ（ＧＬ１）のパルスが立ち下がったタイミングから、第２走査期間Ｓ２の第１期間Ｓ２１において走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングまでの期間に相当する。第２走査期間Ｓ２は、第１期間Ｓ２１において走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングから、第３期間Ｓ２３において走査信号Ｖ（ＧＬ１）のパルスが立ち下がったタイミングまでの期間に相当する。第２保持期間Ｂは、第２走査期間Ｓ２の第３期間Ｓ２３において走査信号Ｖ（ＧＬ１）のパルスが立ち下がったタイミングから、次のフレーム期間の第１走査期間Ｓ１において走査信号Ｖ（ＧＬ１）のパルスが立ち上がったタイミングまでの期間に相当する。
【００６７】
このような例においても、第１保持期間Ａは、第２保持期間Ｂよりも長く設定されている。第２走査期間Ｓ２は、１フレーム期間Ｔのうち、次のフレーム期間に近い期間である。図示した例では、第２走査期間Ｓ２は、第１走査期間Ｓ１が開始されてからＴ／２よりも長い時間が経過した後（つまり、１フレーム期間Ｔの後半）に開始される。
【００６８】
第２走査期間Ｓ２において、ゲート配線ＧＬ１が選択される第１乃至第３期間Ｓ２１乃至Ｓ２３の間隔（インターバル）は、第１保持期間Ａより短い。より具体的には、第１期間Ｓ２１と第２期間Ｓ２２との間の間隔ｔ１２、及び、第２期間Ｓ２２と第３期間Ｓ２３との間の間隔ｔ２３は、いずれも第１保持期間Ａより短い。さらには、間隔ｔ１２及び間隔ｔ２３は、第２保持期間Ｂより短い場合もあり得る。一方で、これらの間隔ｔ１２及び間隔ｔ２３は、１秒間に６０フレーム期間を割り当てた場合には、１／６０秒以上である。但し、間隔ｔ１２の長さは、間隔ｔ２３の長さと同じであっても良いし、異なっていても良い。
【００６９】
ところで、第２走査期間Ｓ２において、複数回に亘って書き込まれる画像信号のそれぞれの関係について説明する。
【００７０】
第１走査期間Ｓ１における画素電極ＰＥ１と共通電極ＣＥとの電位差（つまり、第１走査期間Ｓ１に書き込まれる画像信号の電位）をＶ０とし、第２走査期間Ｓ２のうちゲート配線ＧＬ１が選択される第１期間Ｓ２１における画素電極ＰＥ１と共通電極ＣＥとの電位差（つまり、第１期間Ｓ２１に追加書き込みされる画像信号の電位）をＶａ１とし、第２走査期間Ｓ２のうち第１期間Ｓ２１の後に再びゲート配線ＧＬ１が選択される第２期間Ｓ２２における画素電極ＰＥ１と共通電極ＣＥとの電位差（つまり、第２期間Ｓ２２に追加書き込みされる画像信号の電位）をＶａ２としたとき、Ｖａ１≦Ｖａ２≦Ｖ０、の関係を満たすことが望ましい。
【００７１】
また、第２走査期間Ｓ２のうちの第３期間Ｓ２３における画素電極ＰＥ１と共通電極ＣＥとの電位差（つまり、第３期間Ｓ２３に追加書き込みされる画像信号の電位）をＶａ３としたとき、Ｖａ１≦Ｖａ２≦Ｖ３≦Ｖ０、の関係を満たすことが望ましい。但し、追加書き込みされる画像信号のそれぞれの電位Ｖａ１乃至Ｖａ３は、第１保持期間Ａが経過した時点での画素電極ＰＥ１の電位Ｖ（ＰＥ１）＝Ｖ１よりも高く設定される。
【００７２】
第２走査期間Ｓ２において複数回に亘って追加書込を行う場合、Ｖａ１乃至Ｖａ３は、第１保持期間Ａが経過した時点で低下した画素電極ＰＥの電位に対して、第１走査期間Ｓ１に書き込まれた画像信号の電位Ｖ０に段階的に近づくように設定することが望ましい。つまり、Ｖａ１乃至Ｖａ３は、Ｖ１＜Ｖａ１＜Ｖａ２＜Ｖ３≦Ｖ０、の関係を満たすことが望ましい。これにより、追加書込を行った際の電位差（例えば、図中のＶ１とＶａ１との電位差、Ｖ２とＶａ２との電位差、Ｖ３とＶａ３との電位差）が小さくなり、この電位差に起因した輝度差が視認されにくくなる。このため、表示品位の劣化を抑制することが可能となる。
【００７３】
図６は、画素電極ＰＥ１を有する画素ＰＸに画像信号を書き込むためのタイミングチャートの他の例を示す図である。
【００７４】
図６に示した例は、図５に示した例と比較して、第２走査期間Ｓ２が１フレーム期間の前半から開始される点で相違している。つまり、第２走査期間Ｓ２は、第１走査期間Ｓ１が開始されてからＴ／２の時間が経過する以前に開始される。
【００７５】
このような例においても、第１保持期間Ａは、第２保持期間Ｂよりも長く設定されている。これにより、図５に示した例と同様の効果が得られる。但し、追加書込の回数が多くなるほど、消費電力が増大するため、第２走査期間Ｓ２における追加書込の回数は多くとも１秒間に６０フレームの場合には、１０回程度とすることが望ましい。
【００７６】
以上説明したように、本実施形態によれば、消費電力を低減するとともに、表示品位の劣化を抑制することが可能な表示装置を提供することができる。
【００７７】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
ＰＮＬ…表示パネル  ＡＣＴ…アクティブエリア  ＰＸ…画素
ＧＬ（ＧＬ１〜ＧＬｍ）…ゲート配線
ＧＤ…ゲートドライバ  ＳＤ…ソースドライバ  ＣＮＴ…制御回路
ＰＥ…画素電極  ＣＥ…共通電極
Ｔ…フレーム期間  Ｓ１…第１走査期間  Ｒ１…第１休止期間  Ｓ２…第２走査期間  Ｒ２…第２休止期間
Ａ…第１保持期間  Ｂ…第２保持期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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