(57)【要約】      （修正有）【課題】ＣＰＵに負担をかけることなく複数系列のアナログ信号のＡＤ変換を行うことができるとともに、それら複数系列のアナログ信号の種類や性質などが異なることに応じて異なる時間分解能でＡＤ変換することができるＡＤ変換装置を提供する。【解決手段】複数のタイムスロットからなる１変換周期の動作を周期的に繰り返すための制御信号を送出するとともに、タイムスロット毎にそのタイムスロットでアナログデジタル変換する１つのアナログ信号を特定する制御信号を送出する制御信号送出手段２０６を設け、該制御信号に基づいて選択されたアナログ信号をデジタル信号に変換する。変換結果は外部の処理装置から一括して読み出し可能な記憶手段２０５に格納する。１変換周期の最終のタイムスロットにおける変換処理が終了したとき、外部の処理装置に１変換周期の処理が終了した旨を通知する。【選択図】図２
2016123060.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログ信号を時分割でアナログデジタル変換するアナログデジタル変換装置であって、
複数のタイムスロットからなる１変換周期の動作を周期的に繰り返すための制御信号を送出するとともに、前記タイムスロット毎にそのタイムスロットでアナログデジタル変換する１つのアナログ信号を特定する制御信号を送出する、制御信号送出手段と、
前記１つのアナログ信号を特定する制御信号を受けて、前記複数のアナログ信号から１つのアナログ信号を選択出力するアナログ信号選択手段と、
選択されたアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、
１変換周期の各タイムスロットで前記アナログデジタル変換手段から出力されるデジタル信号の値を格納する複数の記憶領域を備えたアナログデジタル変換結果記憶手段と、
１変換周期の処理の終了に同期して、前記複数の記憶領域に格納された値を処理することあるいは外部の処理装置に一括して出力処理することが可能な処理手段と
を備えたことを特徴とするアナログデジタル変換装置。
【請求項２】
請求項１に記載のアナログデジタル変換装置において、
前記アナログデジタル変換結果記憶手段は、前記１変換周期の各タイムスロットに１対１で対応する記憶領域を備え、あるタイムスロットのアナログデジタル変換結果は、そのタイムスロットに対応する記憶領域に格納する
ことを特徴とするアナログデジタル変換装置。
【請求項３】
請求項１または２に記載のアナログデジタル変換装置において、
前記制御信号送出手段は、１変換周期内の所定の複数のタイムスロットで同じアナログ信号をアナログデジタル変換対象として選択する制御信号を送出するものである
ことを特徴とするアナログデジタル変換装置。
【請求項４】
請求項３に記載のアナログデジタル変換装置において、
１変換周期内で、同じアナログ信号に対する複数のアナログデジタル変換結果が求められたとき、それらを平滑化した値を前記アナログデジタル変換結果記憶手段の記憶領域に書き込む
ことを特徴とするアナログデジタル変換装置。
【請求項５】
請求項１から４の何れか１つに記載のアナログデジタル変換装置において、
前記制御信号送出手段は、各タイムスロット毎にアナログデジタル変換するアナログ信号を特定する情報を記憶した変換パターン記憶手段を備え、該変換パターン記憶手段に記憶されている情報に基づいて各タイムスロット毎の制御信号を送出するものである
ことを特徴とするアナログデジタル変換装置。
【請求項６】
請求項１から５の何れか１つに記載のアナログデジタル変換装置において、
前記アナログデジタル変換結果記憶手段の複数の記憶領域は、２ポートメモリ、ダブルバッファ、またはリングバッファから構成されている
ことを特徴とするアナログデジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の入力チャンネル（ｃｈ）のアナログ信号に対するアナログデジタル変換を行うＡＤ（アナログデジタル）変換装置に関し、特に、各入力ｃｈに入力するアナログ信号の種類や性質などに応じた柔軟な処理を可能とするＡＤ変換装置に関する。
【背景技術】
【０００２】
ＡＤ変換装置は、アナログ信号をデジタル信号に変換する種々の場面で利用される。例えば、複数のパッド（演奏者が叩くための演奏操作子）とスライドボリューム（音量・音色・効果などを調整するための操作子）などを備えた電子ドラムがある。電子ドラムは、全体の動作を制御するＣＰＵ（中央処理装置）や楽音を生成する音源などを備えている。ＣＰＵは、各パッドに付けられたセンサの出力であるアナログ値をそれぞれ監視してどのパッドがいつどんな強さで叩かれたかを検出するとともに、スライドボリュームなどの操作子の値も検出して、音源での楽音生成処理に反映させている。このようなアナログ値をＣＰＵで処理するためにはＡＤ変換してデジタル値にしなければならない。しかし、一般にＡＤ変換器は高価なため、複数のアナログ入力に対して一基のＡＤ変換器を時分割（マルチプレックス）で利用して、各アナログ入力に対するデジタル値を得ることが多い。
【０００３】
特許文献１には、ＣＰＵとは別のハードウェアを用いて、複数の操作子をスキャンして時分割でそれら複数の操作子のアナログ出力値をＡＤ変換する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５８７８０
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の電子ドラムなどの場合、複数のパッドに付けられた各センサの出力を検出するには高い時間分解能が要求されるため、ＡＤ変換の時分割の切り替えは高速で行わなければならないが、それをＣＰＵで実行しようとすると切り替えの処理の負荷が大きくなって他の処理ができなくなったり、あるいは高価で高性能のＣＰＵを用いなければならなかった。
【０００６】
一方、スライドボリュームなどの操作子の値を検出するには時間分解能は低くてかまわない。そのため装置によっては、パッドのような高い時間分解能を必要とする演奏操作子とスライドボリュームなどの低い時間分解能でよい操作子とが混在する。その結果、ＡＤ変換する対象である複数のアナログ信号の種類や性質などがまちまちとなり、それに伴ってＡＤ変換する対象に対して要求される時間分解能がまちまちとなる場合がある。そのような場合、従来のＡＤ変換装置では、それらを効率よく処理することができなかった。上述の特許文献１などの従来技術においても、ある入力ｃｈは高い頻度でＡＤ変換し、他の入力ｃｈは低い頻度でＡＤ変換するといった処理は為されていない。
【０００７】
本発明は、ＣＰＵに負担をかけることなく複数系列のアナログ信号のＡＤ変換を行うことができるとともに、それら複数系列のアナログ信号の種類や性質などが異なることに応じて異なる時間分解能でＡＤ変換することができるようなＡＤ変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に係る発明は、複数のアナログ信号を時分割でアナログデジタル変換するアナログデジタル変換装置であって、複数のタイムスロットからなる１変換周期の動作を周期的に繰り返すための制御信号を送出するとともに、前記タイムスロット毎にそのタイムスロットでアナログデジタル変換する１つのアナログ信号を特定する制御信号を送出する、制御信号送出手段と、前記１つのアナログ信号を特定する制御信号を受けて、前記複数のアナログ信号から１つのアナログ信号を選択出力するアナログ信号選択手段と、選択されたアナログ信号をデジタル信号に変換するアナログデジタル変換手段と、１変換周期の各タイムスロットで前記アナログデジタル変換手段から出力されるデジタル信号の値を格納する複数の記憶領域を備えたアナログデジタル変換結果記憶手段と、１変換周期の処理の終了に同期して、前記複数の記憶領域に格納された値を処理することあるいは外部の処理装置に一括して出力処理することが可能な処理手段とを備えたことを特徴とする。
【０００９】
請求項２に係る発明は、請求項１に記載のアナログデジタル変換装置において、前記アナログデジタル変換結果記憶手段は、前記１変換周期の各タイムスロットに１対１で対応する記憶領域を備え、あるタイムスロットのアナログデジタル変換結果は、そのタイムスロットに対応する記憶領域に格納することを特徴とする。
【００１０】
請求項３に係る発明は、請求項１または２に記載のアナログデジタル変換装置において、前記制御信号送出手段は、１変換周期内の所定の複数のタイムスロットで同じアナログ信号をアナログデジタル変換対象として選択する制御信号を送出するものであることを特徴とする。
【００１１】
請求項４に係る発明は、請求項３に記載のアナログデジタル変換装置において、１変換周期内で、同じアナログ信号に対する複数のアナログデジタル変換結果が求められたとき、それらを平滑化した値を前記アナログデジタル変換結果記憶手段の記憶領域に書き込むことを特徴とする。
【００１２】
請求項５に係る発明は、請求項１から４の何れか１つに記載のアナログデジタル変換装置において、前記制御信号送出手段は、各タイムスロット毎にアナログデジタル変換するアナログ信号を特定する情報を記憶した変換パターン記憶手段を備え、該変換パターン記憶手段に記憶されている情報に基づいて各タイムスロット毎の制御信号を送出するものであることを特徴とする。
【００１３】
請求項６に係る発明は、請求項１から５の何れか１つに記載のアナログデジタル変換装置において、前記アナログデジタル変換結果記憶手段の複数の記憶領域は、２ポートメモリ、ダブルバッファ、またはリングバッファから構成されていることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、１変換周期の複数のタイムスロットでそれぞれＡＤ変換を行いそれらの結果はＣＰＵ（処理装置）が一括して取得できるように構成しているので、ＣＰＵがＡＤ変換のための切替に負担を強いられることがない。また、各タイムスロットでどの入力ｃｈのＡＤ変換を実行するかを柔軟に設定でき、例えばある入力ｃｈは処理を頻繁にし、別の入力ｃｈは時折にしか処理しないということが可能になる。結果として、ＣＰＵに負担をかけることなく複数系列のアナログ信号のＡＤ変換を行うことができるとともに、それら複数系列のアナログ信号の種類や性質などが異なることに応じて異なる時間分解能でＡＤ変換することができるようなＡＤ変換装置を提供することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】この発明を適用した一実施形態である電子楽器のハードウェア構成図
【図２】ＡＤ変換部の詳細構成（見かけ上の変換周波数をアップしない場合）および各タイムスロットの動作を説明する図
【図３】ＡＤ変換部の詳細構成（見かけ上の変換周波数をアップする場合）および各タイムスロットの動作を説明する図
【図４】変換パターンレジスタを設けた変形例を示す図
【図５】ＡＤ変換部側およびＣＰＵ側の処理を示すフローチャート
【発明を実施するための形態】
【００１６】
以下、図面を用いて本発明の実施の形態を説明する。
【００１７】
図１は、この発明の実施の形態であるＡＤ変換装置を適用した電子楽器のハードウェア（一部）構成を示すブロック図である。ＣＰＵ１０１は、この電子楽器全体の動作を制御する処理装置である。メモリ１０２は、ＣＰＵ１０１が実行する各種のプログラムや各種のデータなどを格納した記憶装置であり、ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクなどを適宜組み合わせて構成することができる。表示器１１５はこの電子楽器の操作パネル上に設けられた各種の情報を表示するためのディスプレイであり、表示器インターフェース（Ｉ／Ｆ）１０３は表示器１１５を接続するためのインターフェースである。ＡＤ変換部１０４は、外部からアナログ信号を入力してＡＤ変換し、変換後のデジタル信号をＣＰＵ１０１に渡す。音源部１０５は、ＣＰＵ１０１からの楽音発生指示に応じて楽音信号を発生し波形Ｉ／Ｏ１０６に出力する。音源部１０５は、時分割動作で、複数チャンネル（ｃｈ）の楽音生成処理を行うものである。波形Ｉ／Ｏ１０６は、音源部１０５から入力した楽音信号をＤＡ（デジタルアナログ）変換してサウンドシステムに出力する。バス１０７は、これら各部を接続するバスラインであり、コントロールバス、データバス、およびアドレスバスを総称したものである。なお、点線１００で囲まれた部分は１つの半導体チップである音源ＬＳＩ（Large Scale Integrated-circuit）より構成されている。
【００１８】
１１１から１１４は４機のマルチプレクサＭＵＸ０〜３を示す。各ＭＵＸは、８個のアナログ信号入力端子を備え、ＡＤ変換部１０４から送出される選択信号に基づいてそれら８個のアナログ信号から１つを選択して出力する。不図示だが、本電子楽器は演奏者が叩くための複数のパッド、および、操作パネル上に設けられたユーザが操作するための複数の操作子（パッドも「演奏操作子」であるので広い意味では「操作子」と言えるが、本願では単に「操作子」というときは操作パネル上のスライドボリュームやロータリーエンコーダなどの操作子を意味するものとする）を備える。それらのパッドおよび操作子からの操作信号であるアナログ信号がＭＵＸ０〜４に入力する。
【００１９】
ＡＤ変換部１０４の詳細は後に詳述するが、ＡＤ変換部１０４は、ＭＵＸ０〜４経由で上記複数のアナログ信号を入力し、それぞれデジタル信号に変換し、ＡＤ変換部１０４内の所定のレジスタにそれらの変換結果であるデジタル信号をセットしてＣＰＵ１０１に渡す。ＣＰＵ１０１は、前記レジスタの値を読み出すことによりそれらのデジタル信号を入力する。ＣＰＵ１０１は、該デジタル信号に基づいて何れかのパッドが叩かれていることを検出したら、音源部１０５の複数の発音ｃｈの何れか１つを割り当て、その発音ｃｈに前記検出結果に応じて新たな楽音（ドラム音）の発音指示を送出する。その発音指示を受けて、音源部１０５は当該発音ｃｈにおける楽音生成処理を開始する。また、ＣＰＵ１０１は、該デジタル信号に基づいて何れかの操作子が操作されていることを検出したら、その検出結果に応じて音源部１０５にパラメータ変更の指示を送出する。
【００２０】
図２（ａ）は、図１のＡＤ変換部１０４の詳細な構成を示すブロック図である。ＭＵＸ０〜３は、それぞれ８個のアナログ信号入力端子を備えるマルチプレクサであるが、図では各アナログ信号入力の矢印近傍に、入力する外部ｃｈのｃｈ番号を記載した。例えば、ＭＵＸ０には外部ｃｈ０，４，８，…，２８の８ｃｈのアナログ信号が入力している。ＡＤ変換部１０４は、ＳＥＬ１信号送出回路２０１、ＳＥＬ２信号送出回路２０２、ＭＵＸ回路２０３、ＡＤ変換回路２０４、レジスタ２０５、制御信号生成回路２０６、および通知回路２０７を備える。
【００２１】
ＡＤ変換部１０４内の各部は、制御信号生成回路２０６から出力される制御信号に基づいて動作し、これにより周期的な動作を繰り返し実行している。その１周期を「変換周期」と呼ぶ。１変換周期は、同じ時間長の３２個のタイムスロット０〜３１からなる。１タイムスロットで、１つのＡＤ変換動作を行う。タイムスロットｎ（ｎは０〜３１の整数）というときのｎはスロット番号と呼ぶ。スロット番号は、１変換周期内での処理の順番を示している。
【００２２】
ＳＥＬ１信号送出回路２０１は、制御信号生成回路２０６からの制御信号に基づいてＭＵＸ０および１向けの選択信号ＳＥＬ１を生成出力する。図では、ＳＥＬ１信号送出回路２０１からＭＵＸ０および１に入る結線を３本描いてあるが、これらは選択信号ＳＥＬ１が２0，２1，２2の３ビットの信号であることを示している。従って、１０進の数値でいえば、選択信号ＳＥＬ１は０〜７の値をとる。ＭＵＸ０および１は、それぞれ、この選択信号ＳＥＬ１の値に応じた入力端子のアナログ信号を選択出力する。具体的には、ＳＥＬ１の値０〜７をＭＵＸの８本の入力端子に上から順に割り当てている。例えば、ＭＵＸ０で外部ｃｈ番号で言えば、ＳＥＬ１＝０のときは外部ｃｈ０が、ＳＥＬ１＝１のときは外部ｃｈ４が、ＳＥＬ１＝２のときは外部ｃｈ８が、…というように選択出力される。
【００２３】
ＳＥＬ２信号送出回路２０２もＳＥＬ１信号送出回路２０１とほぼ同様である。上述のＳＥＬ１信号送出回路２０１の説明で、「ＳＥＬ１信号送出回路２０１」を「ＳＥＬ２信号送出回路２０２」に、「ＭＵＸ０」を「ＭＵＸ２」に、「ＭＵＸ１」を「ＭＵＸ３」に、「ＳＥＬ１」を「ＳＥＬ２」に、それぞれ読み替えればよい。例えば、ＭＵＸ２で言えば、ＳＥＬ２＝０のときは外部ｃｈ２が、ＳＥＬ２＝１のときは外部ｃｈ６が、ＳＥＬ２＝２のときは外部ｃｈ１０が、…というように選択出力される。ただし、ＳＥＬ１信号送出回路２０１からの出力ＳＥＬ１とＳＥＬ２信号送出回路２０２からの出力ＳＥＬ２とは時間差が設けてある。このようにすることで、ＳＥＬ１が確定しＭＵＸ０およびＭＵＸ１の状態遷移が完了しＡＩＮ０およびＡＩＮ１からの値を読み込んでいる間に、ＳＥＬ２の値を変更しＭＵＸ２およびＭＵＸ３の状態遷移をすることができる。また、ＳＥＬ２が確定しＭＵＸ２およびＭＵＸ３の状態遷移が完了しＡＩＮ２およびＡＩＮ３からの値を読み込んでいる間に、ＳＥＬ１の値を変更しＭＵＸ０およびＭＵＸ１の状態遷移をすることができる。ＳＥＬ１およびＳＥＬ２の信号の切り替えをする際、電圧が安定するまでのチャージ時間が必要となるが、片方の切り替えをしてチャージ時間が経過する間に他方を読み出すことにより、全体として高速に切り替えながら読みだすことができる。
【００２４】
ＭＵＸ回路２０３は、４個のアナログ入力端子ＡＩＮ０〜４を備え、制御信号生成回路２０６からの制御信号に基づいて、それらのアナログ入力信号から１つを選択出力するマルチプレクサである。ＭＵＸ０の選択出力がＡＩＮ０に、ＭＵＸ１の選択出力がＡＩＮ１に、ＭＵＸ２の選択出力がＡＩＮ２に、ＭＵＸ３の選択出力がＡＩＮ３に、それぞれ入力するように接続されている。ＭＵＸ回路２０３がタイムスロット毎にこれら４つの入力から何れを選択出力するかについては、図２（ｂ）で詳しく説明する。ＭＵＸ回路２０３が選択出力したアナログ信号が、ＡＤ変換回路２０４によってデジタル信号に変換される。
【００２５】
レジスタ２０５は、ＡＤ変換回路２０４の変換結果を格納する記憶手段である。レジスタ２０５は、番地０〜３１で特定される３２個の記憶領域を持ち、この番地はスロット番号に対応している。すなわち、タイムスロット０のＡＤ変換結果はレジスタ２０５の番地０に格納され、タイムスロット１のＡＤ変換結果はレジスタ２０５の番地１に格納され、…、タイムスロット３１のＡＤ変換結果はレジスタ２０５の番地３１に格納され、というように処理が進む。当然に、タイムスロット３１の次はタイムスロット０に戻る。なお、レジスタ２０５はいわゆる２ポートメモリから構成されており、ＡＤ変換回路２０４による書き込みとＣＰＵ１０１による読み出しが同時に実行できるものである。図では、２ポートメモリであることを示すため、レジスタ２０５の各番地を点線で２つに分け、書き込みと読み出しが同時にできることを示した（番地０〜３１は便宜上図示したものである）。
【００２６】
通知回路２０７は、タイムスロット３１の処理が終了した時点、すなわちレジスタ２０５の番地３１にＡＤ変換結果が格納されたときに、ＣＰＵ１０１に割込信号を送出する。ＣＰＵ１０１は、その割込信号を受けて、後述する割込処理で、１変換周期における変換結果（レジスタ２０５の番地０〜３１）を全て読み取り、楽音生成処理に反映させる。
【００２７】
図２（ｂ）は、本実施形態のＡＤ変換部１０４における１変換周期の各タイムスロットでの動作を説明する表である。２１１は１変換周期内のスロット番号を示す。２１４は、各タイムスロットにおけるＳＥＬ１の値を示す。ＳＥＬ１は、タイムスロット０，１で「０」をとり、タイムスロット２，３で「０→１に遷移」し、…、タイムスロット３０，３１で「７→０に遷移」し、…というように繰り返される。２１５は、各タイムスロットにおけるＳＥＬ２の値を示す。ＳＥＬ２は、タイムスロット０，１で「７→０に遷移」し、タイムスロット２，３で「０」をとり、…、タイムスロット３０，３１で「７」をとり、…というように繰り返される。
【００２８】
２１２はＭＵＸ回路２０３が選択するアナログ入力端子を示す。結果として、各タイムスロットでＭＵＸ回路２０３に入力する外部ＭＵＸは２１３に示すようになる。２１６は各タイムスロットでＡＤ変換結果を格納するレジスタ番地を示す。タイムスロット番号とＡＤ変換結果を格納するレジスタ番地とは対応させているので、２１６は２１１と同じである。２１３，２１４，２１５から、各タイムスロットでＡＤ変換され対応するレジスタ番地に格納される外部ｃｈの番号が２１７に示すものとなる。
【００２９】
ここで図５（ａ）のフローチャートを参照して、ＡＤ変換部１０４の動作を説明する。なお、このような動作はＡＤ変換部１０４を構成するロジック回路にて実行されるハードウェア処理で実現される。
【００３０】
電源投入後あるいはリセット後、初期設定処理として、ステップ５０１でスロット番号ｎ＝０とする。ステップ５０２〜５０８はタイムスロット毎の処理であり、制御信号生成回路２０６からの制御信号に基づき１タイムスロットでステップ５０２〜５０８が実行されるように実行タイミングが調整されている。ステップ５０２では、スロット番号ｎに応じてＭＵＸ回路２０３への選択信号を送出するとともに、ＳＥＬ１信号送出回路２０１とＳＥＬ２信号送出回路２０２がスロット番号ｎに応じたＳＥＬ１値およびＳＥＬ２値を送出するように制御する。これにより、図２（ｂ）の２１２〜２１５で説明したように各ＭＵＸが動作し、ＭＵＸ回路２０３からスロット番号ｎに応じた外部ｃｈ（図２（ｂ）の２１７）のアナログ信号が選択出力される。
【００３１】
次にステップ５０３でＡＤ変換回路２０４によるＡＤ変換を行い、ステップ５０４でその結果をレジスタ２０５の番地ｎに格納する。ステップ５０５でｎ＝３１でないなら、ステップ５０６でｎを歩進し、次のタイムスロットの処理のためにステップ５０２に戻る。ｎ＝３１になったら、ステップ５０７でｎ＝０に戻し、ステップ５０８で通知回路２０７からＣＰＵ１０１へ割込信号を送出する。
【００３２】
この割込信号を受けたＣＰＵ１０１は、割込処理によりレジスタ２０５をまとめて読み込む。これによりＣＰＵ１０１は、外部ｃｈ０〜３１のＡＤ変換結果を一括して取得できる。結果として、外部ｃｈ０〜３１のどのｃｈに対しても、１変換周期に１回のＡＤ変換が実行されるので、
変換周波数（単位時間当たりのＡＤ変換数）＝単位時間／変換周期
である。
【００３３】
上記実施形態の第１の変形例を説明する。この変形例では、図２（ａ）の３２個の外部ｃｈ入力端子のうちの幾つかに同じ信号源を接続する。例えば、ある１つのドラムパッドのセンサ出力を外部ｃｈ０，１，２，３の４つの端子に入力するように接続したとする。この場合、１変換周期でＣＰＵ１０１が取得したレジスタ２０５の内容中、番地０，１，２，３には１変換周期を４等分した各時間区間で上記パッド出力をＡＤ変換した結果が格納されていることになる。従って、このパッドについては、見かけ上、
変換周波数＝（単位時間／変換周期）×４
となる。ＣＰＵ１０１は、このパッドについては、他のＡＤ変換対象に比較して４倍の時間分解能でＡＤ変換結果を所得できるので、それに応じたきめ細かな楽音発生指示を音源部１０５に与えることができる。
【００３４】
また、この第１の変形例では、例えば１つのパッドに対して、１変換周期内の任意の複数のタイムスロットでパッド出力を検出するようにできる。従って、極端な例で言えば、サンプリング周期が一定でないことが許容できるものとして、タイムスロット０〜３０で１つのパッドの出力を検出し、タイムスロット３１で操作子出力を検出し、パッドの処理では３１個のパッド出力から値がピークになったタイミングを検出して楽音に反映させる、といった処理も可能である。
【００３５】
次に、上記実施形態の第２の変形例を説明する。図３（ａ）は、第２の変形例におけるＡＤ変換部辺りの接続状態を示す。図３（ａ）のＭＵＸ０〜４およびＡＤ変換部１０４は、ハードウェアとしては図２の同部分と同じものである。接続の仕方として、図３（ａ）では、ＭＵＸ０の外部ｃｈ１６，２０，２４，２８およびＭＵＸ１の外部ｃｈ９，１３，１７，２１，２５，２９の端子には何も接続しない。ＭＵＸ０の外部ｃｈ０，４，８，１２とＭＵＸ１の外部ｃｈ１，５の端子にはそれぞれにパッドのセンサのアナログ信号が入力する。また、ＳＥＬ１信号送出回路２０１から出力される３ビットのＳＥＬ１信号のうち、下位２ビットすなわち２0と２1ビットを選択信号ＳＥＬ１としてＭＵＸ０に入力させ、下位１ビットすなわち２0を選択信号ＳＥＬ１としてＭＵＸ１に入力させるものとする。なお、ＭＵＸ２，３へのアナログ信号の入力やＡＤ変換部１０４との接続関係は図２（ａ）と同じであるので、これらの入力のＡＤ変換については図２で説明したのと同じである。
【００３６】
図３（ｂ）は、図３（ａ）の変形例における１変換周期の各タイムスロットの動作を説明する表である。３１１は１変換周期内のスロット番号を示す。３１４は、各タイムスロットにおいてＭＵＸ０に入力するＳＥＬ１の値を示す。ＳＥＬ１信号送出回路２０１から出力される３ビットのうち２0と２1ビットの２ビットが選択信号ＳＥＬ１としてＭＵＸ０に入力しているので、３１４に示すように１変換周期で０→１→２→３を２周するようにＳＥＬ１値がＭＵＸ０に入力する。３１５は、各タイムスロットにおいてＭＵＸ１に入力するＳＥＬ１の値を示す。ＳＥＬ１信号送出回路２０１から出力される３ビットのうち２0ビットの１ビットが選択信号ＳＥＬ１としてＭＵＸ１に入力しているので、３１５に示すように１変換周期で０→１を４周するようにＳＥＬ１値がＭＵＸ１に入力する。ＭＵＸ回路２０３が選択するアナログ端子は３１２，３１３に示す通り（図２のケースと同じ）であるので、結果として、各タイムスロットでＡＤ変換され対応するレジスタ番地に格納される外部ｃｈの番号が３１７に示すものとなる。従って、１変換周期の最後で発生する割込処理でＣＰＵ１０１が取得するレジスタ２０５の内容は、３１７に示されている外部ｃｈのＡＤ変換結果となる。なお、ＭＵＸ２，３へのアナログ信号の入力やＡＤ変換部１０４との接続関係は図２（ａ）と同じであるので、各タイムスロットにおけるＭＵＸ２やＭＵＸ３に入力するＳＥＬ２信号の値は図３（ｂ）の表では省略してある。
【００３７】
本変形例では、１変換周期でＣＰＵ１０１が取得したレジスタ２０５の内容中、番地０，１６には１変換周期を２等分した各時間区間で外部ｃｈ０のパッド出力をＡＤ変換した結果が格納されていることになる。従って、この外部ｃｈ０のセンサ出力のパッドについては、見かけ上、
変換周波数＝（単位時間／変換周期）×２
となる。ＣＰＵ１０１は、このパッドについては、他のＡＤ変換対象に比較して２倍の時間分解能でＡＤ変換結果を所得できるので、それに応じたきめ細かな楽音発生指示を音源部１０５に与えることができる。外部ｃｈ４，８，１２についても同様である。
【００３８】
さらに、本変形例では、１変換周期でＣＰＵ１０１が取得したレジスタ２０５の内容中、番地１，９，１７，２５には１変換周期を４等分した各時間区間で外部ｃｈ１のパッド出力をＡＤ変換した結果が格納されていることになる。従って、この外部ｃｈ１のセンサ出力のパッドについては、見かけ上、
変換周波数＝（単位時間／変換周期）×４
となる。ＣＰＵ１０１は、このパッドについては、他のＡＤ変換対象に比較して４倍の時間分解能でＡＤ変換結果を所得できるので、それに応じたきめ細かな楽音発生指示を音源部１０５に与えることができる。外部ｃｈ５についても同様である。
【００３９】
なお、ＭＵＸ２，３に入力するアナログ信号については、図２の例と同じ変換周波数でＡＤ変換されていることになる。
【００４０】
次に、本発明の第２の実施形態を説明する。図４は、第２の実施形態のＡＤ変換部１０４の構成を示す。同図のＭＵＸ０〜４の構成と接続関係は図２と同じである。ＡＤ変換部１０４内の構成も図２（ａ）で説明した上記第１の実施形態と同様である。図４の４００番台の付番の各部と図２（ａ）の２００番台の付番の各部とは、下１桁が同じ付番同士で対応している。
【００４１】
第２の実施形態が第１の実施形態と異なる部分について説明する。図４の第２の実施形態では、制御信号生成回路４０６内に変換パターンレジスタ４０８を備えている。変換パターンレジスタ４０８には、各タイムスロット毎の制御情報が格納されている。この制御情報は、各タイムスロット毎に、ＳＥＬ１として出力する値、ＳＥＬ２として出力する値、および、ＭＵＸ回路４０３がＡＩＮ０〜３の何れの入力を選択出力するかを示す指示情報を規定する。制御信号生成回路４０６は、各タイムスロット毎に、変換パターンレジスタ４０８から当該タイムスロットに対応する制御情報を読み取り、その制御情報に基づく制御信号をＳＥＬ１信号送出回路４０１、ＳＥＬ２信号送出回路４０２、およびＭＵＸ回路４０３などに送出する。該制御信号を受けたＳＥＬ１信号送出回路４０１とＳＥＬ２信号送出回路４０２は、それぞれ当該タイムスロットに対応する制御情報で指示されたＳＥＬ１値およびＳＥＬ２値を出力し、また、該制御信号を受けたＭＵＸ回路４０３は、当該タイムスロットに対応する制御情報で指示されたＡＩＮ０〜３のうちの１つの入力を選択出力する。
【００４２】
これ以降の動作は、上記第１の実施形態と同様である。図５（ａ）で説明した処理の流れも、基本的な流れは第１の実施形態と同様である。ただし、第２の実施形態におけるステップ５０２の処理は、「スロット番号に応じた制御情報を変換パターンレジスタ４０８から読み取り、該制御情報に応じたＭＵＸ選択信号およびＳＥＬ１値、ＳＥＬ２値を送出」と読み替えるものとする。第２の実施形態においても、通知回路４０７は、１変換周期の最後すなわちレジスタ４０５の番地３１にＡＤ変換結果が格納された後に割込信号を送出する。ＣＰＵ１０１は、その割込信号を受けて、割込処理で１変換周期における変換結果（レジスタ４０５の番地０〜３１）を全て読み取り、楽音生成処理に反映させる。
【００４３】
変換パターンレジスタ４０８の内容は、ＣＰＵ１０１からの指示で任意に設定・変更できる。従って、どのタイムスロットでどの外部入力ｃｈをＡＤ変換するかはユーザが任意に設定でき、汎用性の高いＡＤ変換装置が実現できる。
【００４４】
なお、上記第２の実施形態では、タイムスロットｎのＡＤ変換結果をレジスタ４０５の番地ｎに格納するようにしているが、タイムスロットｎのＡＤ変換結果をどの番地に格納するかを変換パターンレジスタ４０８で設定できるようにしてもよい。また、第２の実施形態において、ＳＥＬ１信号送出回路４０１やＳＥＬ２信号送出回路４０２を第１の実施形態と同様に機械的に０〜７を繰り返すものとしてもよいし、ＭＵＸ回路４０３を第１の実施形態と同様に機械的にＡＩＮ０〜４を繰り返し選択出力するものとしてもよい。さらに、第２の実施形態に対し、上記第１の実施形態の第１の変形例や第２の変形例のような変形を施すことも可能である。
【００４５】
図５（ｂ）は、上記第１の実施形態とその変形例および上記第２の実施形態とその変形例の全てに適用できるＣＰＵ１０１側の割込処理の例を示す。この処理は、通知回路（２０７や４０７）から割込信号を受けたときＣＰＵ１０１で実行する処理である。割込信号を受けたときに、レジスタ（２０５や４０５）の、どの番地にパッド出力が設定され、どの番地に操作子出力が設定されているかは、予め設計時に決定されており、それに応じて、割込処理では、どの番地からパッド出力を読んで処理し、どの番地から操作子出力を読んで処理するかが決定されている。すなわち、そのような前提の元でＣＰＵ１０１側で実行されるプログラムが設計されている。
【００４６】
まず、ステップ５１１で、レジスタ（２０５や４０５）の番地０〜３１を全て読み込む。次にステップ５１２で、パッド出力が格納されている番地からＡＤ変換結果を読み出し、パッドの処理を行う。例えば、あるパッドが叩かれたときの初回のＡＤ変換結果が検出されたのであれば、音源部１０５の発音ｃｈを１つ割り当て、その発音ｃｈに検出されたＡＤ変換結果に応じた発音指示を送出する処理を行う。また、あるパッドについて現在発音中の状況で、そのパッド出力が検出されたときには、音源部１０５の発音中の当該発音ｃｈに対し、検出されたＡＤ変換結果を反映させる処理を行う。
【００４７】
次に、ステップ５１３で、操作子出力が格納されている番地からＡＤ変換結果を読み出し、操作子の処理を行う。例えば、あるスライダが操作されたことが検出されたのであれば、そのスライダに割り当てられているパラメータ値を変更する処理を行う。ステップ５１４でその他の処理を行い、割込処理を終了する。
【００４８】
図５（ｃ）は、上記ステップ５１２の具体例である。この具体例は、図３の変形例の場合のＣＰＵ１０１の処理例である。図３の変形例では、１変換周期で、外部ｃｈ０はレジスタ番地０，１６の２サンプルを取得している。そこでステップ５２１では、レジスタ番地０，１６の２サンプルを用いて外部ｃｈ０のパッドの処理を行う。同様に、ステップ５２２では、それぞれ２サンプルを用いて外部ｃｈ４，８，１２のパッドの処理を行う。
【００４９】
次に、図３の変形例では、１変換周期で、外部ｃｈ１はレジスタ番地１，９，１７，２５の４サンプルを取得している。そこでステップ５２３では、レジスタ番地１，９，１７，２５の４サンプルを用いて外部ｃｈ１のパッドの処理を行う。同様に、ステップ５２４では、４サンプルを用いて外部ｃｈ５のパッドの処理を行う。ステップ５２５では、レジスタ番地２の１サンプルを用いて外部ｃｈ２のパッドの処理を行う。同様にステップ５２６では、１サンプルを用いて外部ｃｈ３のパッドの処理を行う。
【００５０】
以上の図５（ｃ）の処理では、ステップ５２１，５２２で処理するパッドは２サンプルを用い、ステップ５２３，５２４で処理するパッドは４サンプルを用いている。従って、音源部１０５に対する指示は高い時間分解能で取得した複数サンプルに応じたきめ細かな指示を行うことができる。
【００５１】
図５（ｄ）は、操作子の処理であるステップ５１３の変形例である。操作子については低い時間分解能で済ませるため、ステップ５３１で所定回数スキップし、該所定回数毎に１回ステップ５３２に進んで、操作子の処理を行うものである。
【００５２】
上記実施形態および変形例では、電子ドラムを例として説明したが、本発明の適用対象はこれに限られない。種類や性質が異なる複数のアナログ信号であって、特に異なる時間分解能でＡＤ変換を行いたい複数のアナログ信号であれば、本発明を適用してＡＤ変換することでそれらのアナログ信号にそれぞれ好適な時間分解能でＡＤ変換することができる。
【００５３】
上記実施形態および変形例では、１変換周期の終了に同期してＡＤ変換部の変換結果が処理部に渡されるようにする方式として、１変換周期の最後に通知回路２０７，４０７で割込信号を発生し、これを受けてＣＰＵ１０１が割込処理でレジスタ２０５，４０５の内容を読み込む方式とした。これは、ＡＤ変換を行うＡＤ変換部からＡＤ変換結果を処理する処理部に、割込信号や所定情報の通信などによって能動的に１変換周期の終了を通知する方式である。しかし、能動的に通知する代わりに、処理部からＡＤ変換部に１変換周期が終了したかどうかを調べに行く方式を採ってもよい。そのような方式の１つとして、割込の代わりに状態フラグを用いたポーリング方式がある。すなわち、通知回路２０７，４０７をＣＰＵ１０１から参照できる状態フラグで構成し、１変換周期の終わりで状態フラグをオンする。ＣＰＵ１０１は、任意のタイミングで状態フラグを参照し、それがオンされていたら、レジスタ２０５，４０５の内容を読み込み、楽音生成処理に反映させるとともに、状態フラグをオフする。
【００５４】
さらに、ＡＤ変換部１０４をＣＰＵ１０１と共通のクロックで動作する論理回路で構成することにより、上述の割込やポーリングという手段をとらずとも、ＡＤ変換部１０４とＣＰＵ１０１とが１変換周期に同期してデータを受け渡しできるようにしてもよい。これは、能動的な通知処理や処理部からＡＤ変換部への状態取得処理を行うこと無く、始めからＡＤ変換部と処理部とを同期させて動作させることにより、ＡＤ変換部の変換結果が自然に処理部に渡されるようにする方式である。
【００５５】
上記実施形態および変形例では、１つの外部ｃｈに関して１変換周期で複数のＡＤ変換結果を取得した場合、それらのＡＤ変換結果をレジスタの別番地に格納して全てをＣＰＵに知らせるようにしたが、ＡＤ変換部１０４内部でそれら複数のＡＤ変換結果の平滑化を行い、平滑化した結果をレジスタに書き込むようにしてもよい。平滑化することにより、ノイズが除去できるなどの効果がある。
【００５６】
例えば、図３の変形例では外部ｃｈ０については１変換周期で２つのＡＤ変換結果がレジスタ２０５の番地０，１６に格納されているが、これら２つのＡＤ変換結果の平均を求めて番地０に書き込むようにする。ＣＰＵ１０１は、この番地０の値を読み込み、平均値と解釈して楽音生成処理に反映させる。
【００５７】
なお、上記実施形態および変形例では、ＡＤ変換部１０４とＣＰＵ１０１とが一つの半導体チップ内にあるものとして説明していたが、ＡＤ変換部１０４とＣＰＵ１０１とをそれぞれ別体の半導体チップとしそれらを組み合わせて構成してもよい。
【００５８】
また、上記実施形態および変形例では、レジスタ２０５はＡＤ変換部１０４内にある２ポートメモリとして構成したが、ダブルバッファやリングバッファなど、ＡＤ変換回路２０４による書き込みとＣＰＵ１０１による読み出しが同時に実行できるものであれば他のもので構成してもよい。
【符号の説明】
【００５９】
１０１…中央処理装置（ＣＰＵ）、１０２…メモリ、１０３…表示器Ｉ／Ｆ、１０４…ＡＤ変換部、１０５…音源部、１０６…波形Ｉ／Ｏ、１１１〜１１４…マルチプレクサ（ＭＵＸ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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