(57)【要約】【課題】Ｉ／Ｏエリアの面積の縮小化を図ること。【解決手段】設計装置１００は、Ｉ／Ｏアサイン定義情報１０２が示す複数の信号セルと電源セルとの配置状態に応じた抵抗値が特定値１０３以上である場合に、電源配線を追加した場合の追加される電源配線の第１面積と、電源セルを追加した場合の追加される電源セルの第２面積と、を算出する。電源配線を追加した場合とは、複数のＩ／Ｏセルの外周部に抵抗値が特定値１０３以下となるような電源配線を追加した場合である。電源セルを追加した場合とは、抵抗値が特定値１０３以下となるように電源セルを追加した場合である。設計装置１００は、第１面積が第２面積よりも小さい場合に、Ｉ／Ｏアサイン定義情報１０２に基づいて、複数の信号セルと電源セルと外周部に設けられる抵抗値が特定値１０３以下となるＩ／Ｏ電源リングと、を示すレイアウトデータ１０６を生成する。【選択図】図１
2016146149.tif 000002
【特許請求の範囲】
【請求項１】
入力または出力の少なくとも一方を含む入出力回路と、前記入出力回路の駆動能力に対応する電源配線と、を各々が有する複数の入出力用のセルと、前記複数の入出力用のセルに電源を供給する電源セルと、を有する設計対象の半導体装置に含まれる第１領域における配置状態を示す第１配置情報を記憶する記憶部と、
前記記憶部に記憶された前記第１配置情報が示す前記配置状態に応じた抵抗値が特定値以上である場合に、前記第１領域において前記複数の入出力用のセルの外周部に前記抵抗値が前記特定値以下となるような電源配線を追加した場合の追加される前記電源配線の第１面積と、前記抵抗値が前記特定値以下となるように前記第１領域において前記電源セルを追加した場合の追加される前記電源セルの第２面積と、を算出し、算出した前記第１面積が算出した前記第２面積よりも小さい場合に、前記第１配置情報に基づいて、前記複数の入出力用のセルと、前記電源セルと、追加される前記電源配線と、を示すレイアウトデータを生成する制御部と、
を有することを特徴とする設計装置。
【請求項２】
前記制御部は、
算出した前記第１面積が算出した前記第２面積以上である場合に、前記第１配置情報に基づいて、前記複数の入出力用のセルと、前記電源セルと、追加される前記電源セルと、の配置状態を示す第２配置情報を生成する、
ことを特徴とする請求項１に記載の設計装置。
【請求項３】
前記制御部は、
前記配置状態に基づいて前記電源セルあたりの前記複数の入出力用のセルの数を抽出し、抽出した前記セルの数が特定のセルの数以上であるか否かに基づいて前記抵抗値が前記特定値以上であるか否かを判断する、
ことを特徴とする請求項１または２に記載の設計装置。
【請求項４】
前記第１配置情報は、前記半導体装置の外郭を形成する辺の各々が有する領域の各々について、前記領域に含まれる前記複数の入出力用のセルと前記電源セルとの配置を示し、
前記半導体装置の外郭を形成する前記辺のうち、前記第１領域の外郭を形成する辺と隣り合う辺が外郭を形成する第２領域に配置される電源セルが供給する電源電圧と、前記第１領域が有する前記電源セルが供給する電源電圧とが同じ場合に、前記セルの数を抽出する処理では、前記第１領域に配置される前記第２領域に最も近い前記電源セルと、前記第２領域に配置される前記第１領域に最も近い前記電源セルと、の間にある前記第１領域に配置される前記入出力用のセルから前記第１領域に最も近い前記電源セルまでの数に基づいて、前記電源セルあたりの前記複数の入出力用のセルの数を抽出することを特徴とする請求項３に記載の設計装置。
【請求項５】
前記第１面積を算出する処理では、前記第１領域について追加される前記電源配線の幅と、前記半導体装置において前記第１領域の外郭を形成する辺と同一の辺によって外郭が形成される第２領域について追加される前記電源配線の幅と、を算出し、算出した前記電源配線の幅のうち大きい方の幅に基づいて、前記第１領域と前記第２領域との各々について、前記第１面積を算出し、
前記第２面積を算出する処理では、前記第１領域について追加される前記電源セルの面積と、前記第２領域について前記第２面積と、を算出し、
前記レイアウトデータを生成する処理では、前記第１領域および前記第２領域に追加される前記第１面積の合計値が、前記第１領域および前記第２領域に追加される前記第２面積の合計値よりも小さい場合に、前記第１配置情報に基づいて、前記複数の入出力用のセルと、前記電源セルと、追加される前記電源配線と、を示すレイアウトデータを生成する、
ことを特徴とする請求項１〜４のいずれか一つに記載の設計装置。
【請求項６】
入力または出力の少なくとも一方を含む入出力回路と、前記入出力回路の駆動能力に対応する電源配線と、を各々が有する複数の入出力用のセルと、前記複数の入出力用のセルに電源を供給する電源セルと、を有する設計対象の半導体装置に含まれる第１領域における配置状態を示す配置情報を記憶する記憶部にアクセス可能なコンピュータが、
前記記憶部に記憶された前記配置情報が示す前記配置状態に応じた抵抗値が特定値以上である場合に、前記第１領域において前記複数の入出力用のセルの外周部に前記抵抗値が前記特定値以下となるような電源配線を追加した場合の追加される前記電源配線の第１面積と、前記抵抗値が前記特定値以下となるように前記第１領域において前記電源セルを追加した場合の追加される前記電源セルの第２面積と、を算出し、
算出した前記第１面積が算出した前記第２面積よりも小さい場合に、前記配置情報に基づいて、前記複数の入出力用のセルと、前記電源セルと、追加される前記電源配線と、を示すレイアウトデータを生成する、
処理を実行することを特徴とする設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、設計装置、および設計方法に関する。
【背景技術】
【０００２】
従来、半導体装置において入出力用のセルが配置される際に、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）電源リングが作成されることが公知である（例えば、以下特許文献１参照。）。
【０００３】
また、従来、エリアバンプ構造の半導体装置に合うように入出力用のセルのレイアウトを施すことにより、半導体集積回路の面積の縮小化を図る技術が公知である（例えば、以下特許文献２参照。）。
【０００４】
また、従来、パッドを入出力用のセルの上に配置する構造において、パッド引き出し部のレイアウトを入出力用のセルの略中心に配置して、半導体装置の面積の縮小化を図る技術が公知である（例えば、以下特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２２２３５１号公報
【特許文献２】特開２０１０−１６１１５８号公報
【特許文献３】特開２０１０−１４７２８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来、例えば、入出力用のセルと、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路などを有する電源セルと、が配置されるＩ／Ｏエリアの設計時に、ＥＳＤルールに基づく配線抵抗値を遵守するために、電源セルを追加すると、面積が増大する場合があるという問題点がある。
【０００７】
１つの側面では、本発明は、Ｉ／Ｏエリアの面積の縮小化を図ることができる設計装置、および設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一側面によれば、設計対象の半導体装置に含まれる第１領域について、入力または出力の少なくとも一方を含む入出力回路と、前記入出力回路の駆動能力に対応する電源配線と、を各々が有する複数の入出力用のセルと、前記複数の入出力用のセルに電源を供給する電源セルと、の前記第１領域における配置状態を示す第１配置情報を記憶する記憶部と、前記記憶部に記憶された前記第１配置情報が示す前記配置状態に応じた抵抗値が特定値以上である場合に、前記第１領域において前記複数の入出力用のセルの外周部に前記抵抗値が前記特定値以下となるような電源配線を追加した場合の追加される前記電源配線の面積と、前記抵抗値が前記特定値以下となるように前記第１領域において前記電源セルを追加した場合の追加される前記電源セルの面積と、を算出し、算出した前記電源配線の面積が算出した前記電源セルの面積よりも小さい場合に、前記第１配置情報に基づいて、前記複数の入出力用のセルと、前記電源セルと、追加される前記電源配線と、を示すレイアウトデータを生成する制御部と、を有する設計装置、および設計方法が提案される。
【発明の効果】
【０００９】
本発明の一態様によれば、面積の縮小化を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、設計装置による一動作例を示す説明図である。
【図２】図２は、Ｉ／Ｏ回路縮小前後のＩ／Ｏエリア例を示す説明図である。
【図３】図３は、Ｉ／Ｏ回路縮小後の従来および本実施の形態との比較例を示す説明図である。
【図４】図４は、設計装置のハードウェア構成例を示すブロック図である。
【図５】図５は、設計装置の機能的構成例を示すブロック図である。
【図６】図６は、隣り合う辺によって共有可能な電源セルが使用されている例を示す説明図である。
【図７】図７は、各追加例を示す説明図である。
【図８】図８は、Ｉ／Ｏ電源リング追加と電源セル追加例とを示す説明図である。
【図９】図９は、Ｉ／Ｏ縮小率に対するＩ／Ｏエリアの削減効果例を示す説明図である。
【図１０】図１０は、設計装置による設計処理手順例を示すフローチャートである。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明にかかる設計装置、および設計方法の実施の形態を詳細に説明する。
【００１２】
図１は、設計装置による一動作例を示す説明図である。設計装置１００は、半導体装置１１１に含まれるＩ／Ｏエリア内の設計を行うコンピュータである。
【００１３】
従来、半導体装置１１１のパッケージがエリアバンプフレーム品などのＩ／Ｏエリア内の電源セルの配置がＥＳＤルールによって決まる品種が公知である。また、従来、半導体装置１１１のパッケージがワイヤーボンディングフレーム品などのＩ／Ｏエリア内の電源セル配置がＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｓｗｉｔｃｈｉｎｇ  Ｎｏｉｓｅ、同時スイッチングノイズ）ルールによって決まる品種が公知である。
【００１４】
ＥＳＤルールによって決まる品種の場合、Ｉ／Ｏエリアを縮小するために入出力用のセルのサイズを縮小すると、入出力用のセル上に配置されるＩ／Ｏ電源リングの本数が減る。そのため、Ｉ／Ｏ電源リングの配線抵抗が増大する。配線抵抗が増大すると、電源セルに含まれるＥＳＤ保護回路の放電能力が低下するため、電源セルを追加で配置しなくてはならなくなる。そのため、入出力用のセルの縮小によるＩ／Ｏエリアの縮小効果が十分に得られない場合がある。
【００１５】
ここで、ＥＳＤ保護回路には放電能力を決める２つの要素がある。１つの要素はＥＳＤクランプの能力であり、もう１つの要素はＩ／Ｏ電源リングの配線抵抗である。ＥＳＤ保護回路は、電源セルに搭載されており、ＥＳＤクランプの能力は電源セルの数に比例する。一方、Ｉ／Ｏ電源リングの配線抵抗は、ＥＳＤ放電経路の抵抗値である。Ｉ／Ｏ電源リングの配線抵抗が低い方がＥＳＤの放電能力が高くなり、Ｉ／Ｏ縮小によってＩ／Ｏ電源リングの抵抗値が上昇した場合、ＥＳＤ放電能力が低下することになるため、電源セルを追加しなければならない。
【００１６】
一方、ＳＳＮルールにより電源セル配置が決まる品種では、Ｉ／Ｏ電源リングの抵抗増加を考慮することなく入出力用のセルのサイズの縮小化を図ることができる。
【００１７】
しかしながら、品種ごとに入出力用のセルを開発することは、開発コストがかかるため行われる可能性が低い。
【００１８】
そのため、上述したように、従来、出力用のセルと、ＥＳＤ保護回路などを有する電源セルと、がＩ／Ｏエリアに配置される際に、ＥＳＤルールに基づく配線抵抗値を遵守するために、電源セルを追加すると、面積が増大する場合があるという問題点がある。
【００１９】
そこで、本実施の形態では、設計装置１００は、Ｉ／ＯエリアのＩ／Ｏ配置に応じた電源リングの抵抗値が許容値よりも高い場合に、Ｉ／Ｏ外周に電源リングを追加した際の面積が電源セルを追加した際の面積より小さければ、電源リングを追加する。これにより、Ｉ／Ｏエリアの縮小化を図ることができる。
【００２０】
ここで、半導体装置１１１は、外周に、Ｉ／Ｏエリア１１２を有する。図１の例では、８つのＩ／Ｏエリア１１２を有する。また、図１の例では、半導体装置１１１の外郭を形成する４つの辺の各々について、辺を外郭として形成するＩ／Ｏエリア１１２が２つある。入出力用のセルとは、例えば、入力と出力との少なくとも一方を含む入出力回路と、入出力回路の駆動能力に対応する電源配線と、を有するセルである。入出力用のセルは信号セルやＩ／Ｏセルとも称する。図１において信号と記載された長方形のブロックが信号セルである。ここで、電源セルは、信号セルに電源電圧を供給するためのセルであり、ＥＳＤ保護回路などを有する。ここでは、図１の例では、電源セルは、グラウンド用（ＶＳＳ）、電源電圧用（ＶＤＤＱ）、電源電圧用（ＶＤＤ）の３つで１つのセットである。
【００２１】
記憶部１０１には、入出力回路と、複数の入出力用のセルに電源を供給する電源セルと、を有する設計対象の半導体装置１１１に含まれる第１領域における配置状態を示す第１配置情報を記憶する。ここでは、第１配置情報は、Ｉ／Ｏアサイン定義情報１０２とも称する。図１の例では、電源セルの１つのセットについて、信号セルが１０個並んでいる。
【００２２】
設計装置１００は、配置状態に応じた抵抗値が特定値１０３以上である場合に、電源配線を追加した場合の追加される電源配線の第１面積と、電源セルを追加した場合の追加される電源セルの第２面積と、を算出する。配置状態とは、Ｉ／Ｏアサイン定義情報１０２が示す複数の信号セルと電源セルとの配置状態である。特定値１０３は、ＥＳＤルールによって定められた値である。特定値１０３は、例えば、記憶部１０１に記憶されてあってもよい。
【００２３】
Ｉ／Ｏアサイン定義情報１０２が示す複数の入出力用のセルと電源セルとの配置状態に応じた抵抗値が特定値１０３以上である場合とは、電源セル１セットに対して接続されている信号セルの数が許容される信号セルの数を超えている場合である。
【００２４】
また、電源配線を追加した場合とは、領域において複数のＩ／Ｏセルの外周部に抵抗値が特定値１０３以下となるような電源配線を追加した場合である。追加される電源配線の面積は、Ｉ／Ｏ電源リングの面積である。電源セルを追加した場合とは、抵抗値が特定値１０３以下となるように領域において電源セルを追加した場合である。図１の例では、電源セルの面積とは、ＶＳＳとＶＤＤＱとＶＤＤとの電源セルの１セットの面積である。
【００２５】
設計装置１００は、Ｉ／Ｏ電源リングの面積を算出するために、Ｉ／Ｏ電源リングのターゲット抵抗値Ｔを算出する。ターゲット抵抗値Ｔは、例えば、配線抵抗の許容値を、電源１セットに対して許容されている信号セルの数／電源１セットに対して接続されている信号セルの数倍小さくした値である。
【００２６】
つぎに、設計装置１００は、Ｉ／ＯエリアにＩ／Ｏ電源リングを追加した場合のＩ／Ｏ電源リングの高さＹ２を算出する。設計装置１００は、配線抵抗値に対して、追加されるＩ／Ｏ電源リングに応じた並列抵抗値を加算して高さＹ２を算出する。より具体的に、設計装置１００は、使用可能な全ての配線層を使用してターゲット抵抗値Ｔを満たすまで数［μｍ］単位でＩ／Ｏ電源リングを追加することによって、最終的に追加されるＩ／Ｏ電源リングの高さＹ２を算出する。
【００２７】
そして、設計装置１００は、例えば、高さＹ２と、電源幅Ｎと信号幅Ｍ２との合計幅と、を乗算することによって、Ｉ／Ｏ電源リングを追加した場合の追加される第１面積Ａｎを算出する。
【００２８】
設計装置１００は、電源セル１セットあたりの許容信号セル数に接続される信号セル数が納まるように、電源セルを追加した場合の追加される第２面積Ｂｎを算出する。図１の例では、信号幅Ｍ１が５セル分の幅となるような位置に電源セルが追加される。図１の例では、設計装置１００は、信号セルおよび電源セルの高さＹ１と、電源セル１セットの電源幅Ｎとを乗算することによって第２面積Ｂｎを算出する。
【００２９】
そして、設計装置１００は、算出した第１面積が算出した第２面積よりも小さい場合に、Ｉ／Ｏアサイン定義情報１０２に基づいて、複数の信号セルと、電源セルと、追加されるＩ／Ｏ電源リングと、を示すレイアウトデータ１０６を生成する。
【００３０】
これにより、ＥＳＤルールを遵守しつつ、Ｉ／Ｏエリアの縮小化を図ることができる。
【００３１】
図２は、Ｉ／Ｏ回路縮小前後のＩ／Ｏエリア例を示す説明図である。近年、半導体集積回路のサイズを縮小するために、半導体集積回路において、Ｉ／Ｏ回路のサイズの縮小化が進んでいる。
【００３２】
図２（１）に示すように、Ｉ／Ｏ回路縮小前のＩ／Ｏエリアでは、Ｉ／Ｏ電源リングの配線抵抗は十分低い。しかしながら、図２（２）に示すように、Ｉ／Ｏ回路のサイズを縮小すると、Ｉ／Ｏ回路上に配置されるＩ／Ｏ電源リングの本数が減り、Ｉ／Ｏ電源リングの配線抵抗が増大する。このため、ＥＳＤルールによってＥＳＤ保護回路などが搭載された電源セルの放電能力が低下する。ＥＳＤルールによってＥＳＤ保護回路などが搭載された電源セルの配置が決まっている品種では、Ｉ／Ｏエリア内に電源セルが追加されることになる。
【００３３】
図３は、Ｉ／Ｏ回路縮小後の従来および本実施の形態との比較例を示す説明図である。図３（１）に示すように、従来では、Ｉ／Ｏ回路縮小後に電源セルが配置される。本実施の形態では、図３（２）に示すように、Ｉ／Ｏ回路縮小後に、Ｉ／Ｏ外周にＩ／Ｏ電源リングが追加して配置される。
【００３４】
（設計装置１００のハードウェア構成例）
図４は、設計装置のハードウェア構成例を示すブロック図である。図４において、設計装置１００は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）４０１と、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）４０２と、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）４０３と、ディスクドライブ４０４と、ディスク４０５と、を有する。設計装置１００は、Ｉ／Ｆ（Ｉｎｔｅｒ／Ｆａｃｅ）４０６と、キーボード４０７と、マウス４０８と、ディスプレイ４０９と、を有する。また、ＣＰＵ４０１と、ＲＯＭ４０２と、ＲＡＭ４０３と、ディスクドライブ４０４と、Ｉ／Ｆ４０６と、キーボード４０７と、マウス４０８と、ディスプレイ４０９とは、バス４００によってそれぞれ接続されている。
【００３５】
ＣＰＵ４０１は、設計装置１００の全体の制御を司る。ＲＯＭ４０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ４０３は、ＣＰＵ４０１のワークエリアとして使用される。ディスクドライブ４０４は、ＣＰＵ４０１の制御にしたがってディスク４０５に対するデータのリード／ライトを制御する。ディスク４０５は、ディスクドライブ４０４の制御で書き込まれたデータを記憶する。ディスク４０５としては、磁気ディスク、光ディスクなどが挙げられる。
【００３６】
Ｉ／Ｆ４０６は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）、インターネットなどのネットワーク４１０に接続され、このネットワーク４１０を介して他の装置に接続される。そして、Ｉ／Ｆ４０６は、ネットワーク４１０と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ４０６には、例えばモデムやＬＡＮアダプタなどを採用することができる。
【００３７】
キーボード４０７やマウス４０８は、利用者の操作により、各種データの入力を行うインターフェースである。ディスプレイ４０９は、ＣＰＵ４０１の指示により、データを表示する表示装置である。
【００３８】
また、図示省略するが、設計装置１００は、例えば、カメラから画像や動画を取り込むことができる入力装置、マイクから音声を取り込むことができる入力装置などが設けられていてもよい。また、設計装置１００は、例えば、プリンタなどの出力装置が設けられていてもよい。
【００３９】
また、図示省略するが、設計装置１００は、例えば、３Ｄプリンタと接続可能なＩ／Ｆが設けられていてもよい。または、設計装置１００は、例えば、ネットワーク４１０を介して３Ｄプリンタに接続されてもよい。
【００４０】
また、図４のハードウェア構成例では、設計装置１００がデスクトップ型のＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）やノート型のＰＣである場合を例に挙げているが、これに限らず、設計装置１００はサーバであってもよい。設計装置１００がサーバである場合、例えば、設計装置１００が、ネットワーク４１０を介して利用者が操作可能な装置にアクセス可能とする。この場合、各処理の処理結果は、例えば、設計装置１００のＲＯＭ４０２、ＲＡＭ４０３、ディスク４０５などの記憶装置に記憶されてもよいし、利用者が操作可能な装置の記憶装置に記憶されてもよい。また、設計装置１００は、ネットワーク４１０を介して、利用者が操作可能な装置が有するディスプレイ４０９などに処理結果を表示してもよい。
【００４１】
（設計装置１００の機能的構成例）
図５は、設計装置の機能的構成例を示すブロック図である。設計装置１００は、記憶部１０１と、抽出部５０１と、第１判断部５０２と、第１算出部５０３と、第２算出部５０４と、第３算出部５０６と、第２判断部５０５と、生成部５０７と、を有する。抽出部５０１から生成部５０７までの制御部の処理は、例えば、図４に示すＣＰＵ４０１がアクセス可能なＲＯＭ４０２、ＲＡＭ４０３、ディスク４０５などの記憶部１０１に記憶されたプログラムにコーディングされている。そして、ＣＰＵ４０１が記憶部１０１から該プログラムを読み出して、プログラムにコーディングされている処理を実行する。これにより、制御部の処理が実現される。また、制御部の処理結果は、例えば、ＲＯＭ４０２、ＲＡＭ４０３、ディスク４０５などの記憶装置に記憶される。
【００４２】
記憶部１０１は、セルライブラリ５１１、ライブラリ５１２、ライブラリ５１３、Ｉ／Ｏアサイン定義情報１０２などが記憶されてある。セルライブラリ５１１には、電源セル、信号セル、などのレイアウトデータが含まれる。ライブラリ５１２には、電源セル１セットあたりに許容される信号セル数Ｂが登録されてある。例えば、信号セル数Ｂは以下式（１）によって算出される。
【００４３】
信号セル数Ｂ＝電源セルまでの放電経路における配線抵抗の許容値／配線抵抗値Ｃ・・・（１）
【００４４】
例えば、電源セルまでの放電経路における配線抵抗の許容値が２［Ω］であり、信号セルの電源リングの配線抵抗値Ｃが０．４［Ω］とする。そのため、１つの電源セルに５つの信号セルまで接続することが可能となる。信号セルとは、入力と出力との少なくともいずれか一方を含む回路である。
【００４５】
また、ライブラリ５１３は、信号セル１つあたりのＩ／Ｏ電源リングの配線抵抗値Ｃである。配線抵抗値Ｃは、例えば、０．４［Ω］である。この配線抵抗値Ｃの例の場合には、電源セルから２［Ω］以内に信号セルを配置しなければならないことを示す。また、ライブラリ５１３には、信号セル１セルあたりのコーナーセルの配線抵抗値が含まれていてもよい。
【００４６】
Ｉ／Ｏアサイン定義情報１０２は、半導体装置１１１の辺の各々に含まれる領域の各々について、複数の信号セルと、電源セルと、の配置を示す配置情報である。Ｉ／Ｏアサイン定義情報１０２は、信号セル数Ｂを満足するように信号セルを配置せずに、Ｉ／Ｏ縮小前相当と同等となるように信号セルの配置が行われる。Ｉ／Ｏ縮小前相当とは、信号セル数Ｂよりも大きいセル数である。
【００４７】
抽出部５０１は、Ｉ／Ｏアサイン定義情報１０２に基づいて、あるＩ／Ｏエリアについて、電源セル１セットあたりに接続される信号セル数を抽出する。Ｉ／Ｏエリアとは、同一の電源ネットリストを持つＩ／Ｏ回路と電源セルとが配置される領域である。信号セル数はＡで表す。抽出部５０１は、例えば、電源セル１セットあたりに接続される信号セルの数のうち最も大きい数を抽出する。
【００４８】
また、対象の領域の外郭を形成する辺と隣り合う辺によって外郭が形成される領域に配置される電源セルが信号セルに供給する電源電圧と、対象の領域が有する電源セルが信号セルに供給する電源電圧とが同じ場合に、電源セルを共有可能である。ここでは、例えば、対象の領域を第１領域とし、第１領域の外郭を形成する辺と隣り合う辺によって外郭が形成される領域を第２領域とする。抽出部５０１は、例えば、第１領域に配置される信号セルから第１領域に最も近い電源セルまでの数に基づいて、信号セル数Ａを抽出する。より具体的に、抽出部５０１は、例えば、隣り合う辺で共有可能な電源セルが使用されている場合、コーナーセルの配線抵抗も加味した上でコーナーセルを介した先の電源セルも考慮して信号セル数Ａを抽出する。
【００４９】
図６は、隣り合う辺によって共有可能な電源セルが使用されている例を示す説明図である。例えば、コーナーセルの配線抵抗値が信号セルの配線抵抗値の３倍とする。例えば、図６に示す着目する信号セルの場合、同一辺側の電源セルが６セル先にあったとしても、コーナーセル越しの最初のセルが共有可能な電源セルであれば、信号セル数は６ではなく、４とすることが可能であり、電源リングの追加は行わなくてよくなる。コーナーセルの配線抵抗値が信号セルの配線抵抗値の何倍であるかは、ライブラリ５１２に記述されてある。
【００５０】
第１判断部５０２は、抽出した信号セル数Ａが特定のセルの数以上であるか否かを判断することによって、抵抗値が特定値以上であるか否かを判断する。
【００５１】
第１判断部５０２は、抽出された信号セル数Ａと電源セル１セットあたりが許容する信号セル数Ｂとを比較する。第１判断部５０２は、例えば、信号セル数Ａが電源セル１セットあたりの許容する信号セル数Ｂ以上であるか否かを判断する。これにより、第１判断部５０２は、Ｉ／Ｏアサイン定義情報１０２が示す複数の信号セルと電源セルとの配置状態に応じた抵抗値が特定値以上であるかを判断する。第１判断部５０２は、抽出された信号セル数Ａが、電源セル１セットあたりが許容する信号セル数Ｂより小さければ、処理を終了する。
【００５２】
信号セル数Ａが信号セル数Ｂ以上であると判断された場合、追加面積の算出が行われて、Ｉ／Ｏ電源リングの追加と、電源セルの追加と、が行われる。
【００５３】
ここでは、現在接続されている信号セルの数が許容値を超えているため、ＥＳＤ放電経路のＩ／Ｏ電源リングの配線抵抗の許容値をさらに小さくする。第１算出部５０３は、信号セル数Ａが信号セル数Ｂ以上であると判断された場合、Ｉ／Ｏ電源リングのターゲット抵抗値Ｔを算出する。具体的に、第１算出部５０３は、例えば、ターゲット抵抗値Ｔを以下の式（２）によって算出する。
【００５４】
ターゲット抵抗値Ｔ＝Ｃ／（Ａ／Ｂ）・・・（２）
【００５５】
式（２）は、配線許容抵抗値をさらにＢ／Ａ倍相当小さくすることを意味する。上述例において、式（２）によれば、ターゲット抵抗値Ｔ＝Ｃ／（Ａ／Ｂ）＝０．４／（１０／５）＝０．２となる。
【００５６】
つぎに、第２算出部５０４は、Ｉ／ＯエリアにＩ／Ｏ電源リングを追加した場合のＩ／Ｏ電源リングの高さＹ２を算出する。第２算出部５０４は、現在の配線抵抗値に対して、追加されるＩ／Ｏ電源リングに応じた並列抵抗値を加算して高さＹ２を算出する。具体的に、第２算出部５０４は、使用可能な全ての配線層を使用してターゲット抵抗値Ｔ以下となる配線抵抗値になるまで数［μｍ］単位でＩ／Ｏ電源リングを追加することによって、最終的に追加されるＩ／Ｏ電源リングの高さＹ２を算出する。
【００５７】
具体的には、例えば、Ｉ／Ｏ電源リングの配線抵抗値が０．４［Ω］でターゲット抵抗値が０．２［Ω］の場合、使用可能な全ての配線層を使用して、０．４［Ω］分のＩ／Ｏ電源リングが追加される。その際に追加されたＩ／Ｏ電源リングの高さがＹ２となる。Ｙ２は追加される配線層とその配線抵抗値により決まり、信号セルが５層構造であり、各配線層の抵抗値が２０［Ω］であれば、高さＹ２は１０［μｍ］となる。５層積んだ場合に＋１［μｍ］あたり４［Ω］のため、＋１０［Ω］で０．４［Ω］である。
【００５８】
第２算出部５０４は、高さＹ２に基づいて、Ｉ／Ｏ電源リングを追加した場合の第１面積Ａｎを算出する。具体的に、第２算出部５０４は、例えば、以下式（３）に基づいて第１面積Ａｎを算出する。
【００５９】
Ａｎ＝Ｙ２＊（Ｎ＋Ｍ２）・・・（３）
【００６０】
ここで、Ｙ２は、上述したように、追加されたＩ／Ｏ電源リングの高さである。Ｎは対象Ｉ／Ｏエリアの電源セルの幅である。Ｍ２は対象Ｉ／Ｏエリアの信号セルの幅である。
【００６１】
図７は、各追加例を示す説明図である。図７（１）には、追加Ｉ／Ｏ電源リングの追加例を示し、図７（２）には、電源セルの追加例を示す。
【００６２】
図７（１）の例では、例えば、高さＹ２が１０［μｍ］である。４０［μｍ］幅の電源セルが３セル配置であるため、対象Ｉ／Ｏエリアの電源セルの幅Ｎが１２０［μｍ］である。４０［μｍ］幅が１０セル配置の場合に、信号セルの幅Ｍ２が４００［μｍ］である。
【００６３】
したがって、Ａｎは、１０［μｍ］＊（１２０［μｍ］＋４００［μｍ］）＝５２００［μｍ2］となる。
【００６４】
また、半導体装置１１１において対象のＩ／Ｏエリアと同一辺の異なるＩ／Ｏエリアがある場合についての第２算出部５０４の処理を説明する。ここで、対象のＩ／Ｏエリアを第１領域とし、異なるＩ／Ｏエリアを第２領域とした場合、第２算出部５０４は、第１領域について追加される電源配線の幅と、第２領域について追加される電源配線の幅と、を算出する。そして、第２算出部５０４は、第１領域について追加される電源配線の幅Ｙ２1と、第２領域について追加される電源配線の幅Ｙ２2と、のうち大きい方の幅Ｙ２maxに基づいて、第１領域と第２領域との各々について、追加される電源配線の面積を算出する。
【００６５】
半導体装置１１１の外郭を形成する４つの辺のうち対象のＩ／Ｏエリアの外郭を形成する辺と同一の辺によって外郭が形成される他のＩ／Ｏエリアにおいて、Ｙ２が１０［μｍ］以上である場合、第２算出部５０４は、Ｙ２が最大の数を利用する。対象のＩ／Ｏエリアの外郭を形成する辺と同一の辺によって外郭が形成される他のＩ／Ｏエリアの例は、図８に示す。
【００６６】
例えば、同一辺の他のＩ／ＯエリアにおいてＹ２が２０［μｍ］であり、４０［μｍ］幅のＩ／Ｏセルが２０セル配置される場合、信号セルの幅Ｍ２が４００［μｍ］である。高さＹ２はともに２０［μｍ］となり、算出対象となる辺のＩ／Ｏ電源リングの総増加面積ΣＡｎは、２０［μｍ］＊（１２０［μｍ］＋４００［μｍ］）＋２０［μｍ］＊（１２０［μｍ］＋４００［μｍ］）＝２０８００［μｍ2］となる。
【００６７】
第３算出部５０６は、電源セルを追加した場合の第２面積Ｂｎを算出する。具体的には、第３算出部５０６は、電源セル１セットあたりの許容信号セル数に信号セル数Ａが納まるように、電源セルを追加した場合の第２面積Ｂｎを算出する。第３算出部５０６は、例えば、以下式（４）に基づいて第２面積Ｂｎを算出する。
【００６８】
Ｂｎ＝Ｙ１＊Ｎ・・・（４）
【００６９】
また、図７（２）の例では、電源セルを１セット追加した場合の例である。例えば、信号セルの高さＹ１が１００［μｍ］である。例えば、追加された電源セル幅Ｎが１２０［μｍ］幅である。１２０［μｍ］幅とは、４０［μｍ］幅の電源セルが３セル配置された場合の幅である。また、図７（２）に示すように、電源セルは、信号セル数Ｂを満たすような位置に追加されるため、信号幅Ｍ１は５となる。
【００７０】
Ｂｎは１００［μｍ］＊１２０［μｍ］＝１２０００［μｍ2］である。一辺に同じＩ／Ｏエリアが２セット存在する場合には、一辺の総追加面積ΣＢｎは１２０００［μｍ2］＋１２０００［μｍ2］＝２４０００［μｍ2］となる。
【００７１】
また、半導体装置１１１において対象のＩ／Ｏエリアの外郭を形成する辺と同一の辺によって外郭が形成される他のＩ／Ｏエリアがある場合についての第３算出部５０６の処理を説明する。ここで、対象のＩ／Ｏエリアを第１領域とし、他のＩ／Ｏエリアを第２領域とした場合、第３算出部５０６は、第１領域について追加される電源セルの面積と、第２領域について追加される電源セルの面積と、を算出する。
【００７２】
つぎに、第２判断部５０５は、第１面積Ａｎが第２面積Ｂｎよりも小さいか否かを判断する。生成部５０７は、第１面積Ａｎが第２面積Ｂｎよりも小さい場合に、第１Ｉ／Ｏアサイン定義情報１０２に基づいて、Ｉ／Ｏエリアに設けられる複数の信号セルと、電源セルと、外周にＩ／Ｏ電源リングと、を示すレイアウトデータ１０６を生成する。また、生成部５０７によって生成されたレイアウトデータ１０６は記憶部１０１に記憶される。
【００７３】
生成部５０７は、第１面積Ａｎが第２面積Ｂｎ以上である場合に、第１Ｉ／Ｏアサイン定義情報１０２に基づいて、配置状態が示す複数の信号セルと電源セルと、追加される電源セルと、の配置状態を示す第２Ｉ／Ｏアサイン定義情報を生成する。また、設計装置１００は、生成された第２Ｉ／Ｏアサイン定義情報をあらたに第１Ｉ／Ｏアサイン定義情報１０２として再度一連の処理を行ってもよい。また、生成部５０７によって生成された第２Ｉ／Ｏアサイン定義情報は記憶部１０１に記憶される。
【００７４】
また、半導体装置１１１において対象のＩ／Ｏエリアの外郭を形成する辺と同一の辺によって外郭が形成される他のＩ／Ｏエリアがある場合についての第２判断部５０５と生成部５０７と第３算出部５０６の処理を説明する。
【００７５】
第２判断部５０５は、一辺の総追加面積ΣＡｎが一辺の総追加面積ΣＢｎよりも小さいか否かを判断する。
【００７６】
生成部５０７は、一辺の総追加面積ΣＡｎが一辺の総追加面積ΣＢｎよりも小さい場合に、第１Ｉ／Ｏアサイン定義情報１０２に基づいて辺の外周にＩ／Ｏ電源リングを追加したことを示すレイアウトデータ１０６を生成する。
【００７７】
また、生成部５０７は、総追加面積ΣＡｎが総追加面積ΣＢｎ以上である場合に、第１Ｉ／Ｏアサイン定義情報１０２に基づいて、対象の辺に電源セルを追加したことを示す第２Ｉ／Ｏアサイン定義情報を生成する。また、設計装置１００は、生成された第２アサイン定義情報をあらたに第１Ｉ／Ｏアサイン定義情報１０２として再度一連の処理を行ってもよい。
【００７８】
生成部５０７は、一辺の総追加面積ΣＡｎが一辺の総追加面積ΣＢｎよりも小さい場合に、第１Ｉ／Ｏアサイン定義情報１０２に基づいて辺の外周にＩ／Ｏ電源リングを追加したことを示すレイアウトデータ１０６を生成する。
【００７９】
また、生成部５０７は、総追加面積ΣＡｎが総追加面積ΣＢｎ以上である場合に、第１Ｉ／Ｏアサイン定義情報１０２に基づいて、電源セルを追加したことを示す第２Ｉ／Ｏアサイン定義情報を生成する。また、設計装置１００は、生成された第２Ｉ／Ｏアサイン定義情報をあらたに第１Ｉ／Ｏアサイン定義情報１０２として再度一連の処理を行ってもよい。
【００８０】
生成部５０７によって生成されたレイアウトデータ１０６や第２アサイン定義情報は、記憶部１０１に記憶される。また、設計装置１００は、レイアウトデータ１０６が示す半導体装置１１１を、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎｅｄ）を用いてディスプレイなどに表示してもよい。
【００８１】
図８は、Ｉ／Ｏ電源リング追加と電源セル追加例とを示す説明図である。図８には、半導体装置１１１の外郭を形成する４つの辺の各々について、辺によって外郭が形成されるＩ／Ｏエリアが２つの例である。また、図８の右側は、電源セルが追加された例であり、図８の左側は、Ｉ／Ｏ電源リングが追加された例である。
【００８２】
従来技術では、図８の右側のように、ＥＳＤルールを遵守するように電源セルを追加する。本実施の形態では、設計装置１００は、ＥＳＤルールを遵守しつつ、追加される面積が小さくなるようにＩ／Ｏ電源リングと電源セルとのうちいずれか一方を追加する。これにより、Ｉ／Ｏエリアの面積の最小化を図ることができる。
【００８３】
図９は、Ｉ／Ｏ縮小率に対するＩ／Ｏエリアの削減効果例を示す説明図である。グラフでは、横軸がＩ／Ｏ縮小率であり、縦軸がＩ／Ｏエリアの削減効果である。グラフで示すように、電源セルを追加する場合よりもＩ／Ｏ電源リングを追加した場合の方がＩ／Ｏエリアの縮小化を図ることができる。
【００８４】
（設計装置１００による設計処理手順例）
図１０は、設計装置による設計処理手順例を示すフローチャートである。ここでは、半導体装置１１１の外郭を形成する４つの辺の各々について順に行うこととする。まず、設計装置１００が、Ｉ／Ｏアサイン定義情報を取得する（ステップＳ１００１）。つぎに、設計装置１００は、ＥＳＤクランプの能力に応じた信号セル数Ｂを取得する（ステップＳ１００２）。設計装置１００は、１つの電源セットに接続されている信号セルの最大値を信号セル数Ａとして抽出する（ステップＳ１００３）。設計装置１００は、Ｂ＞Ａであるか否かを判断する（ステップＳ１００４）。Ｂ＞Ａであると判断された場合（ステップＳ１００４：Ｙｅｓ）、設計装置１００は、一連の処理を終了する。
【００８５】
Ｂ＞Ａでないと判断された場合（ステップＳ１００４：Ｎｏ）、設計装置１００は、Ｉ／Ｏ電源リングの配線抵抗値Ｃを取得する（ステップＳ１００５）。設計装置１００は、ＥＳＤ放電経路であるＩ／Ｏ電源リングのターゲット抵抗値Ｔを算出する（ステップＳ１００６）。ターゲット抵抗値ＴはＣ／（Ａ／Ｂ）である。
【００８６】
つぎに、設計装置１００は、対象の辺に含まれるＩ／Ｏエリアごとに、Ｉ／Ｏ電源リングを追加した場合のＩ／Ｏ電源リングの高さＹ２を算出する（ステップＳ１００７）。設計装置１００は、Ｉ／Ｏ電源リングを追加した場合の追加面積Ａｎを算出する（ステップＳ１００８）。ＡｎはＹ２＊（Ｎ＋Ｍ２）である。
【００８７】
設計装置１００は、電源セルを追加した場合の追加面積Ｂｎを算出する（ステップＳ１００９）。ＢｎはＹ１＊Ｎである。そして、設計装置１００は、ΣＡｎ＜ΣＢｎであるかを判断する（ステップＳ１０１０）。ΣＡｎ＜ΣＢｎでないと判断された場合（ステップＳ１０１０：Ｎｏ）、設計装置１００は、電源セルを追加したＩ／Ｏアサイン定義情報を生成し（ステップＳ１０１２）、ステップＳ１００２へ戻る。
【００８８】
ΣＡｎ＜ΣＢｎであると判断された場合（ステップＳ１０１０：Ｙｅｓ）、設計装置１００は、Ｉ／Ｏ電源リングを追加したレイアウトデータ１０６を生成し（ステップＳ１０１１）、一連の処理を終了する。
【００８９】
以上説明したように、設計装置１００は、Ｉ／ＯエリアのＩ／Ｏ配置に応じたＩ／Ｏ電源リングの抵抗値が許容値より高い場合に、Ｉ／Ｏ外周に電源リングを追加した際の面積が電源セルを追加した際の面積より小さければ、電源リングを追加する。これにより、Ｉ／Ｏエリアの縮小化を図ることができる。
【００９０】
設計装置１００は、算出した電源配線の面積が算出した電源セルの面積以上である場合に、第１配置情報が示す配置と、抵抗値が特定値以下となるような電源セルと、の配置を示す第２配置情報を生成する。これにより、ＥＳＤルールを遵守しつつ、Ｉ／Ｏエリアの縮小化を図ることができる。
【００９１】
設計装置１００は、配置状態に基づいて電源セルあたりの複数のＩ／Ｏセルの数を抽出し、抽出したセルの数が特定のセルの数以上であるか否かに基づいて判断することによってＩ／Ｏ電源リングの抵抗値が特定値以上であるか否かを判断する。これにより、ＥＳＤルールを遵守しつつ、Ｉ／Ｏエリアの縮小化を図ることができる。
【００９２】
ここで、設計装置１００は、外郭が隣り合う辺同士形成される領域に共通の電源電圧を供給可能な電源セルがある場合について説明する。例えば、対象の領域を第１領域とし、第１領域の外郭を形成する辺と隣り合う辺によって外郭が形成される領域を第２領域とする。設計装置１００は、第１領域に配置されるＩ／Ｏセルであり、隣り合う辺の位置に最も近いＩ／Ｏセルから、第２領域に配置される第１領域に最も近い電源セルまでのセルの数に基づいて、電源セルあたりの複数のＩ／Ｏセルの数を抽出する。
【００９３】
また、設計装置１００は、対象の領域と、体操の領域の外郭を形成する辺と同一辺によって外郭が形成される他の領域と、の各々について、追加される電源配線の幅を算出する。そして、設計装置１００は、算出した電源配線の幅のうち大きい方の幅に基づいて、２つの領域の各々についての電源配線の面積を算出する。これにより、追加される電源配線の面積をより精度よく算出することが可能となるため、よりＩ／Ｏエリアの縮小化を図ることができる。
【００９４】
なお、本実施の形態で説明した設計方法は、予め用意された設計プログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本設計プログラムは、磁気ディスク、光ディスク、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）フラッシュメモリなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また、設計プログラムは、インターネット等のネットワークを介して配布してもよい。
【００９５】
上述した実施の形態に関し、さらに以下の付記を開示する。
【００９６】
（付記１）入力または出力の少なくとも一方を含む入出力回路と、前記入出力回路の駆動能力に対応する電源配線と、を各々が有する複数の入出力用のセルと、前記複数の入出力用のセルに電源を供給する電源セルと、を有する設計対象の半導体装置に含まれる第１領域における配置状態を示す第１配置情報を記憶する記憶部と、
前記記憶部に記憶された前記第１配置情報が示す前記配置状態に応じた抵抗値が特定値以上である場合に、前記第１領域において前記複数の入出力用のセルの外周部に前記抵抗値が前記特定値以下となるような電源配線を追加した場合の追加される前記電源配線の第１面積と、前記抵抗値が前記特定値以下となるように前記第１領域において前記電源セルを追加した場合の追加される前記電源セルの第２面積と、を算出し、算出した前記第１面積が算出した前記第２面積よりも小さい場合に、前記第１配置情報に基づいて、前記複数の入出力用のセルと、前記電源セルと、追加される前記電源配線と、を示すレイアウトデータを生成する制御部と、
を有することを特徴とする設計装置。
【００９７】
（付記２）前記制御部は、
算出した前記第１面積が算出した前記第２面積以上である場合に、前記第１配置情報に基づいて、前記複数の入出力用のセルと、前記電源セルと、追加される前記電源セルと、の配置状態を示す第２配置情報を生成する、
ことを特徴とする付記１に記載の設計装置。
【００９８】
（付記３）前記制御部は、
前記配置状態に基づいて前記電源セルあたりの前記複数の入出力用のセルの数を抽出し、抽出した前記セルの数が特定のセルの数以上であるか否かに基づいて前記抵抗値が前記特定値以上であるか否かを判断する、
ことを特徴とする付記１または２に記載の設計装置。
【００９９】
（付記４）前記第１配置情報は、前記半導体装置の外郭を形成する辺の各々が有する領域の各々について、前記領域に含まれる前記複数の入出力用のセルと前記電源セルとの配置を示し、
前記半導体装置の外郭を形成する前記辺のうち、前記第１領域の外郭を形成する辺と隣り合う辺が外郭を形成する第２領域に配置される電源セルが供給する電源電圧と、前記第１領域が有する前記電源セルが供給する電源電圧とが同じ場合に、前記セルの数を抽出する処理では、前記第１領域に配置される前記第２領域に最も近い前記電源セルと、前記第２領域に配置される前記第１領域に最も近い前記電源セルと、の間にある前記第１領域に配置される前記入出力用のセルから前記第１領域に最も近い前記電源セルまでの数に基づいて、前記電源セルあたりの前記複数の入出力用のセルの数を抽出することを特徴とする付記３に記載の設計装置。
【０１００】
（付記５）前記第１面積を算出する処理では、前記第１領域について追加される前記電源配線の幅と、前記半導体装置において前記第１領域の外郭を形成する辺と同一の辺によって外郭が形成される第２領域について追加される前記電源配線の幅と、を算出し、算出した前記電源配線の幅のうち大きい方の幅に基づいて、前記第１領域と前記第２領域との各々について、前記第１面積を算出し、
前記第２面積を算出する処理では、前記第１領域について追加される前記電源セルの面積と、前記第２領域について前記第２面積と、を算出し、
前記レイアウトデータを生成する処理では、前記第１領域および前記第２領域に追加される前記第１面積の合計値が、前記第１領域および前記第２領域に追加される前記第２面積の合計値よりも小さい場合に、前記第１配置情報に基づいて、前記複数の入出力用のセルと、前記電源セルと、追加される前記電源配線と、を示すレイアウトデータを生成する、
ことを特徴とする付記１〜４のいずれか一つに記載の設計装置。
【０１０１】
（付記６）入力または出力の少なくとも一方を含む入出力回路と、前記入出力回路の駆動能力に対応する電源配線と、を各々が有する複数の入出力用のセルと、前記複数の入出力用のセルに電源を供給する電源セルと、を有する設計対象の半導体装置に含まれる第１領域における配置状態を示す配置情報を記憶する記憶部にアクセス可能なコンピュータが、
前記記憶部に記憶された前記配置情報が示す前記配置状態に応じた抵抗値が特定値以上である場合に、前記第１領域において前記複数の入出力用のセルの外周部に前記抵抗値が前記特定値以下となるような電源配線を追加した場合の追加される前記電源配線の第１面積と、前記抵抗値が前記特定値以下となるように前記第１領域において前記電源セルを追加した場合の追加される前記電源セルの第２面積と、を算出し、
算出した前記第１面積が算出した前記第２面積よりも小さい場合に、前記配置情報に基づいて、前記複数の入出力用のセルと、前記電源セルと、追加される前記電源配線と、を示すレイアウトデータを生成する、
処理を実行することを特徴とする設計方法。
【０１０２】
（付記７）入力または出力の少なくとも一方を含む入出力回路と、前記入出力回路の駆動能力に対応する電源配線と、を各々が有する複数の入出力用のセルと、前記複数の入出力用のセルに電源を供給する電源セルと、を有する設計対象の半導体装置に含まれる第１領域における配置状態を示す配置情報を記憶する記憶部にアクセス可能なコンピュータに、
前記記憶部に記憶された前記配置情報が示す前記配置状態に応じた抵抗値が特定値以上である場合に、前記第１領域において前記複数の入出力用のセルの外周部に前記抵抗値が前記特定値以下となるような電源配線を追加した場合の追加される前記電源配線の第１面積と、前記抵抗値が前記特定値以下となるように前記第１領域において前記電源セルを追加した場合の追加される前記電源セルの第２面積と、を算出し、
算出した前記第１面積が算出した前記第２面積よりも小さい場合に、前記配置情報に基づいて、前記複数の入出力用のセルと、前記電源セルと、追加される前記電源配線と、を示すレイアウトデータを生成する、
処理を実行させることを特徴とする設計プログラム。
【符号の説明】
【０１０３】
１００  設計装置
１０１  記憶部
１０２  Ｉ／Ｏアサイン定義情報，第１Ｉ／Ｏアサイン定義情報
１０３  特定値
１０６  レイアウトデータ
５０１  抽出部
５０２  第１判断部
５０３  第１算出部
５０４  第２算出部
５０５  第２判断部
５０６  第３算出部
５０７  生成部
５１１  セルライブラリ
５１２，５１３  ライブラリ
Ｍ２  信号幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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