(57)【要約】【課題】半導体装置のコストを上昇させることなく、製品の歩留まりを向上させる。【解決手段】第１の回路領域と、第１の回路領域の周囲に形成された第２の回路領域とを有し、第１の回路領域は、第１の回路領域内に所定の間隔で配置された複数の配線と、複数の配線間を埋設する埋設絶縁膜と、第１の回路領域と第２の回路領域との間に介在する、複数の配線及び埋設絶縁膜と同層に形成されたガード壁とを備える。【選択図】図１
2016076608.tif 000002
【特許請求の範囲】
【請求項１】
第１の回路領域と、
前記第１の回路領域の周囲に形成された第２の回路領域と、
を有し、
前記第１の回路領域は、
前記第１の回路領域内に所定の間隔で配置された複数の配線と、
前記複数の配線間を埋設する埋設絶縁膜と、
前記第１の回路領域と前記第２の回路領域との間に介在する、前記複数の配線及び前記埋設絶縁膜と同層に形成されたガード壁と、
を備える半導体装置。
【請求項２】
前記第１の回路領域が、前記ガード壁で囲まれた請求項１記載の半導体装置。
【請求項３】
前記ガード壁は、前記埋設絶縁膜と異なる膜種である請求項１または２記載の半導体装置。
【請求項４】
前記第２の回路領域は、
前記第２の回路領域内に所定の間隔で配置された複数のゲート配線と、
前記複数のゲート配線間を埋設するゲート層間絶縁膜と、を備え、
前記複数のゲート配線と前記ゲート層間絶縁膜とが、前記第１の回路領域内の前記複数の配線及び前記埋設絶縁膜と同層に形成されている、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の回路領域の前記ゲート層間絶縁膜は、前記第１の回路領域の前記埋設絶縁膜と同じ膜種である請求項４記載の半導体装置。
【請求項６】
前記埋設絶縁膜がシリコン酸化膜から成り、前記ガード壁がシリコン窒化膜から成る請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の回路領域はメモリマットであり、前記第２の回路領域はサブワードドライバ領域あるいはセンスアンプ領域を含む周辺回路である請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の回路領域は、
前記複数の配線及び前記埋設絶縁膜と同層に形成された容量コンタクトプラグと、
前記容量コンタクトプラグ上に形成され、前記容量コンタクトプラグと接続されるキャパシタと、
を備える、請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
前記キャパシタは、コップ型形状であり、その内壁面と外壁面の両方を電極面として利用するクラウン型キャパシタである、請求項１から８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタを備える半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置は、高密度化や高集積度化に伴って、該半導体装置が備える各種素子の専有面積を小さくするために構造上の様々な工夫がなされている。例えば、半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）では、メモリセルが備えるキャパシタとして、専有する面積を低減しつつ、電極の表面積を大きくして所要の静電容量を確保できる立体形状のキャパシタが採用されている。
【０００３】
例えば、立体形状のキャパシタとして知られるクラウン型キャパシタでは、コップ型形状の電極（下部電極）の表面積をより大きくするために、その内壁と外壁の両方を電極面として利用する。そのため、該キャパシタの形成工程には、シリコン酸化膜（ＳｉＯ2）から成るコア絶縁膜にシリンダー状（円筒状）の孔を形成する工程と、該孔の内壁に下部電極を形成する工程と、下部電極の外壁を覆う上記コア絶縁膜をウェットエッチングによって除去する工程とが含まれる。コア絶縁膜を除去する工程は、後工程で下部電極の内壁及び外壁に容量膜を成膜するために実施される。
このコア絶縁膜の除去工程では、エッチング溶液が下部電極の底部から下層へ浸み出すことで、下層の埋設絶縁膜（ＳｉＯ2）が溶出してしまう課題が知られている（特許文献１参照）。下部電極は、膜厚が厚くなると、下部電極となる導電性膜が孔の途中で閉塞して該孔の底部まで均一に被覆できないため、キャパシタの容量低下を招いてしまう。そのため、メモリセルのさらなる高密度化が要求される近年のＤＲＡＭでは、下部電極の膜厚が数ｎｍ程度にまで薄くなり、エッチング溶液が下部電極を通り抜けて下層へ浸み出すことがある。
【０００４】
通常、シリコン酸化膜（ＳｉＯ2）から成るコア絶縁膜の直下には、該シリコン酸化膜とのエッチング選択比が大きいシリコン窒化膜（ＳｉＮ）等が成膜される。そのため、下部電極の外周では該シリコン窒化膜によってエッチング溶液がブロックされる。一方、下部電極は、下層に形成されたメモリセル用のトランジスタ（以下、セルトランジスタと称す）と接続するため、上記コア絶縁膜にシリンダー状の孔を形成する工程において、該孔内底部のシリコン窒化膜も併せて除去される。そのため、下部電極の底部では、エッチング溶液の浸み出しをシリコン窒化膜で防止できない。
【０００５】
一般に、下部電極は、コンタクトプラグ（以下、容量コンタクトプラグと称す）を介して半導体基板上に形成されたセルトランジスタと接続される。背景技術のＤＲＡＭには、該容量コンタクトプラグと下部電極の底部との間に、該下部電極の底部よりも表面積が大きい導電性のコンタクトパッドを挿入した構成がある。そのような構成では、該コンタクトパッドにより下部電極の底部から下層の埋設絶縁膜へエッチング溶液が浸み出すのを防止できる。
しかしながら、コンタクトパッドを設けると、専用のマスク製作工程やフォトリソグラフィ工程が必要になる場合があるため、半導体装置の製造コストの上昇を抑制するには、コンタクトパッドを形成しないパッドレス化が望ましい。
【０００６】
コンタクトパッドが無くても、上記容量コンタクトプラグで下部電極の底部を完全に覆うことができれば、該容量コンタクトプラグによってエッチング溶液の浸み出しを防止できる。しかしながら、実際のＤＲＡＭでは、フォトリソグラフィ工程におけるマスクパターンの位置ズレ等により、容量コンタクトプラグと下部電極との間で位置ズレが生じる。そのため、容量コンタクトプラグで覆われない下部電極の底部からエッチング溶液が浸み出してしまう。ここで、位置ズレ量を考慮して容量コンタクトプラグの径を大きくすることも考えられるが、高密度化や高集積化が厳しく要求されるＤＲＡＭ等の半導体装置では、そのような対策を採用することができない。
【０００７】
図１８Ａは背景技術の半導体装置の構成例を示す模式図であり、図１８Ｂは図１８Ａに示した領域Ｒを拡大した様子を示す平面図である。図１８Ａ及び図１８Ｂは、半導体装置の一例としてＤＲＡＭの構成例を示し、図１８Ｂは図１８Ａに示した領域Ｒを９０度左回転させたときの様子を示している。また、図１８Ｂ（ａ）は後述する周辺回路の構成例を示し、図１８Ｂ（ｂ）は後述するメモリマットの構成例を示している。
図１８Ａに示すように、ＤＲＡＭは、データを記憶する多数のメモリセルから成るメモリマット１０１と、該メモリマット１０１の周囲に形成されるサブワードドライバ領域１０３及びセンスアンプ領域１０４とを有する構成である。図１８Ａで示すように、ここでは矩形状に形成されたメモリマット１０１の長辺方向をＸ方向とし、該Ｘ方向と直交するメモリマット１０１の短辺方向をＹ方向とする。また、以下では、サブワードドライバ領域１０３またはセンスアンプ領域１０４を含むメモリマット１０１の周囲に形成される回路を「周辺回路」と総称する。
【０００８】
サブワードドライバ領域１０３はメモリマット１０１内のワード線（サブワード線）を駆動するための複数のサブワードドライバを備え、センスアンプ領域１０４はメモリマット１０１が備える多数のメモリセルに格納されたデータを読み出すための複数のセンスアンプを備えている。サブワードドライバ領域１０３はメモリマット１０１に対してＸ方向に隣接して配置され、センスアンプ領域１０４はメモリマット１０１に対してＹ方向に隣接して配置される。
図１８Ａでは、１つのメモリマット１０１と、その周囲に配置された２つのサブワードドライバ領域１０３及び２つのセンスアンプ領域１０４のみ示しているが、実際のＤＲＡＭは、複数のメモリマット１０１がマトリクス状に配置され、各メモリマット１０１間にサブワードドライバ領域１０３及びセンスアンプ領域１０４がそれぞれ配置される構成である。
【０００９】
図１８Ｂ（ａ）に示すように、周辺回路は、トランジスタ（以下、周辺トランジスタと称す）が形成される領域であるアクティブ領域１１Ａを備え、該アクティブ領域１１Ａに周辺トランジスタのゲート電極である複数の周辺ゲート１５が所定の間隔で配置されている。周辺ゲート１５の両サイドにはソース・ドレイン領域が形成され、該ソース・ドレイン領域上には、周辺トランジスタの上層に形成される配線層（不図示）と接続するためのコンタクトプラグ（以下、周辺コンタクトプラグと称す）１６が形成されている。
【００１０】
図１８Ｂ（ｂ）に示すように、メモリマット１０１は、所定の間隔毎に配置された、Ｙ方向に延在する複数のビット線１３と、Ｘ方向に延在する複数のワード線１２と、セルトランジスタが形成される領域であるアクティブ領域１１とを備えている。
各ビット線１３間にはキャパシタの下部電極とセルトランジスタとを接続するための複数の容量コンタクトプラグ１４が形成され、アクティブ領域１１とビット線１３の交差位置にはビット線１３とセルトランジスタとを接続するための複数のコンタクトプラグ（以下、ビットコンタクトプラグと称す）１３Ａが形成されている。
【００１１】
図１９は、図１８Ｂに示した半導体装置の構成例を示す側断面図である。図１９（ａ）は図１８Ｂ（ｂ）のＡ−Ａ’線から見た側断面図であり、図１９（ｂ）は図１８Ｂ（ｂ）のＢ−Ｂ’線から見た側断面図であり、図１９（ｃ）は図１８Ｂ（ａ）のＣ−Ｃ’線から見た側断面図である。図１９（ａ）〜（ｃ）は、ＤＲＡＭチップの製造途中で得られる中間生産物の構成例を示し、メモリマット１０１では、図１９（ａ）及び（ｂ）に示す構成上にさらにキャパシタ及び配線層が形成され、周辺回路では、図１９（ｃ）に示す構成上にさらに配線層が形成される。
図１９（ａ）及び（ｂ）に示すように、メモリマット１０１では、半導体基板２１にシリコン酸化膜（ＳｉＯ2）が埋設された素子分離領域２２が形成され、該素子分離領域２２によって各アクティブ領域１１が分離されている。アクティブ領域１１には、半導体基板２１の溝内に埋め込まれた、ゲート絶縁膜２３、拡散バリア材料（ＴｉＮ）２４及びゲート電極材料（Ｗ）２５から成るワード線（埋め込みワード線）１２が形成されている。ワード線１２は、該ワード線１２に接続される複数のセルトランジスタのゲート電極として機能する。ワード線１２の両サイドには不純物イオンが注入されてソース・ドレイン領域（不図示）が形成され、ワード線１２が埋設された半導体基板２１の溝上面はシリコン窒化膜（ＳｉＮ）２６で覆われている。アクティブ領域１１とビット線１３が交差する位置にはビットコンタクトプラグ１３Ａが形成され、ビットコンタクトプラグ１３Ａ上には、ワード線１２と直交する方向にビット線１３が形成されている（図１８Ｂ（ｂ）参照）。ビット線１３は、例えばタングステン膜（Ｗ）、該タングステン膜上に成膜されたマスク絶縁膜（ＳｉＮ）、並びにタングステン膜及びマスク絶縁膜の側壁を覆う保護膜（ＳｉＮ）を備えた構成である。ビット線１３間には、ポリシリコン層２９、拡散バリア層（ＴｉＮ）３０及びタングステン層３１から成る容量コンタクトプラグ１４が埋設され、隣接する容量コンタクトプラグ１４間にはシリコン窒化膜（ＳｉＮ）３２が埋設されている。容量コンタクトプラグ１４及びビット線１３を含むメモリマット１０１上面はシリコン酸化膜（ＳｉＯ2）から成る埋設絶縁膜２７で覆われ、さらに不図示のシリコン窒化膜（ＳｉＮ）を介してキャパシタ及び配線層が形成される。容量コンタクトプラグ１４の側面のうち、埋設絶縁膜２７と接する面はシリコン窒化膜（ＳｉＮ）からなる保護膜２８で覆われている。
【００１２】
図１９（ｃ）に示すように、周辺回路では、半導体基板２１上にゲート酸化膜（Gate-Ox）３４及びゲート電極（周辺ゲート）１５が形成され、該周辺ゲート１５の両サイドにソース・ドレイン領域３３が形成されている。周辺ゲート１５は、例えばゲート酸化膜（Gate-Ox）３４上に堆積されたドープトＳｉ３５、該ドープトＳｉ３５上に成膜されたタングステン膜（Ｗ）３６及びタングステン膜（Ｗ）３６上に成膜されたマスク絶縁膜（ＳｉＮ）３７を備え、ドープトＳｉ３５、タングステン膜３６及びマスク絶縁膜３７の側壁が、シリコン酸化膜３８Ａをシリコン窒化膜（ＳｉＮ）３８で挟んだ３層の保護膜で覆われた構成である。ソース・ドレイン領域３３は、ＴｉＮ膜３９上に形成された金属膜（タングステン）４０から成る周辺コンタクトプラグ１６を介して、後述する配線（周辺Ｗ配線）４７と接続される。周辺ゲート１５及び周辺コンタクトプラグ１６の周囲にはシリコン酸化膜（ＳｉＯ2）から成るゲート層間絶縁膜２７Ａ（図２１参照）が埋設されている。
【００１３】
このような構成において、メモリマット１０１では、埋設絶縁膜２７に所定の間隔でビット線１３が形成されているため、上記コア絶縁膜の除去時に下部電極の底部から埋設絶縁膜２７にエッチング溶液が浸み出しても、ビット線１３により、該ビット線１３と直交する方向（Ｘ方向）に対するエッチング溶液の進行が阻止される。また、各ビット線１３間には所定の間隔で上記容量コンタクトプラグ１４が配置されているため、隣接する容量コンタクトプラグ１４により、該ビット線１３と平行な方向（Ｙ方向）に対する該溶液の進行が阻止される。したがって、メモリマット１０１内では、下部電極の底部から埋設絶縁膜２７にエッチング溶液が浸み出しても、該埋設絶縁膜２７の溶出する範囲は比較的狭い範囲に限定される。
【００１４】
しかしながら、メモリマット１０１の最外周に配置された下部電極の底部から埋設絶縁膜２７にエッチング溶液が浸み出した場合、ビット線１３と平行な方向（Ｙ方向）には該溶液の進行を阻止する構造物が何も無い。そのため、浸み出したエッチング溶液がメモリマット１０１の埋設絶縁膜２７を溶出させながら周辺回路まで進行し、該周辺回路のゲート層間絶縁膜２７Ａを溶出させることがある（図２０（ａ）、図２０（ｂ）、図２１参照）。
さらに、エッチング溶液として用いるフッ化水素酸（フッ酸）は、５ｎｍ程度の薄いシリコン窒化膜も溶かしてしまうため、周辺回路にエッチング溶液が浸入すると、周辺ゲート１５の側壁を覆う保護膜も溶出することがある（図２１参照）。このようにゲート層間絶縁膜２７Ａや周辺ゲート１５の側壁を覆う保護膜が損傷すると、周辺トランジスタでは、（１）ゲート酸化膜３４の一部が損傷してゲート電圧が正常に印加されない、（２）周辺コンタクトプラグ１６が露出して倒壊する、（３）倒壊した周辺コンタクトプラグ１６が意図しない短絡を引き起こす等の不具合が発生する。
なお、図２０（ｂ）は図２０（ａ）に示す平面図のＣ−Ｃ’線から見た側断面図であり、図２１は図２０（ａ）に示す平面図のＢ−Ｂ’線から見た側断面図である。図２０（ａ）及び（ｂ）に示すサポート膜は、上記コア絶縁膜の除去時に下部電極の倒壊を防止するために設けられている。
【００１５】
一般に、メモリマット１０１は、予備のメモリセルを複数備えているため、埋設絶縁膜２７の溶出により一部のメモリセルが不良となっても、該不良のメモリセルを予備のメモリセルに置き換えることで救済できる。しかしながら、周辺回路は、予備の回路を持たないため、ゲート層間絶縁膜２７Ａの溶出により周辺回路が不良になると、該周辺回路を含むＤＲＡＭチップ全体を廃棄することになる。そのため、ＤＲＡＭの製品としての歩留まりが低下してしまう。
【００１６】
そこで、上記特許文献１では、メモリマット端に沿ってビット線と直交する方向に複数のダミーの容量コンタクトプラグ（ダミー容コン）を配列し、各ダミー容コンの上面を覆うように直線状のコンタクトパッド（最外周容コンパッド）を成膜し、さらに該最外周容コンパッド上に複数のダミー下部電極を配置した構成を提案している。このような構成では、メモリマット端に配置された最外周容コンパッドにより、ダミー下部電極の底部から下層の埋設絶縁膜へエッチング溶液が浸み出すのを防止できる。そのため、メモリマットから周辺回路にエッチング溶液が浸入することがない。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０１３−２４３３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述した特許文献１に記載の技術では、周辺回路用の配線と、メモリマット端に配置する上記最外周容コンパッドとを同じマスクを用いて同一行程で形成する。そのため、パターニング工程を増やすことなく該最外周容コンパッドを形成できる。
しかしながら、さらなる高密度化や高集積化が要求される次世代のＤＲＡＭでは、周辺回路用の配線を周知のダブルパターニング技術を用いて形成する必要がある。ダブルパターニング技術を用いて最外周容コンパッドと周辺回路用の配線とを同時に形成すると、最外周容コンパッドが周辺回路用の配線と同様に細い配線となってしまう。したがって、比較的幅の広い最外周容コンパッドを形成するには、専用のマスク製作工程やフォトリソグラフィ工程が必要となり、半導体装置の製造コストが上昇してしまう。
【００１９】
また、特許文献１に記載の技術では、最外周容コンパッド上にダミー下部電極を形成するため、上記コア絶縁膜では該ダミー下部電極用の孔が他の下部電極用の孔よりも浅く形成される。下部電極用の孔は、通常、ＲＩＥ（Reactive Ion Etching）等の異方性エッチング技術を用いてコア絶縁膜に形成する。その際、ダミー下部電極用の孔では他の下部電極用の孔よりも孔内底部のシリコン窒化膜上で過剰にオーバーエッチングされ、該オーバーエッチングに伴って発生する副生成物（デポジション）が該孔内に厚く堆積する。そのため、厚く堆積したデポジションに阻まれて孔内底部のシリコン窒化膜を除去できないエッチング不良が発生し、下層のコンタクトプラグと接続されない下部電極が形成されてしまう。また、下層のコンタクトプラグと接続されない下部電極は、上記コア絶縁膜の除去時に倒壊してしまうこともある。したがって、このような問題を回避するためにも、コンタクトパッド（上記最外周容コンパッドを含む）は形成しない方が好ましい。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、第１の回路領域と、
前記第１の回路領域の周囲に形成された第２の回路領域と、
を有し、
前記第１の回路領域は、
前記第１の回路領域内に所定の間隔で配置された複数の配線と、
前記複数の配線間を埋設する埋設絶縁膜と、
前記第１の回路領域と前記第２の回路領域との間に介在する、前記複数の配線及び前記埋設絶縁膜と同層に形成されたガード壁と、
を備える。
【００２１】
上記のような半導体装置では、製造時に第１の回路領域の埋設絶縁膜にエッチング溶液が浸み出しても、該埋設絶縁膜と同層に形成されたガード壁によって第２の回路領域に対する該エッチング溶液の進行が阻止される。
【発明の効果】
【００２２】
本発明によれば、製造時に第１の回路領域の埋設絶縁膜にエッチング溶液が浸み出してもガード壁によって第２の回路領域に対する該エッチング溶液の進行が阻止されるため、第１の回路領域から第２の回路領域へエッチング溶液が浸入するのを防止できる。
また、本発明は、ガード壁により第１の回路領域から第２の回路領域へエッチング溶液が浸入するのを防止する構成であるため、埋設絶縁膜に対するエッチング溶液の浸み出しを防止するコンタクトパッドを形成する必要がない。そのため、半導体装置の製造コストの上昇を抑制しつつ、製品の歩留まりを向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体装置の一構成例を示す平面図である。
【図２】本発明の半導体装置の製造方法の一例を示す断面図である。
【図３】本発明の半導体装置の製造方法の一例を示す断面図である。
【図４】本発明の半導体装置の製造方法の一例を示す断面図である。
【図５】本発明の半導体装置の製造方法の一例を示す断面図である。
【図６】本発明の半導体装置の製造方法の一例を示す断面図である。
【図７】本発明の半導体装置の製造方法の一例を示す断面図である。
【図８】本発明の半導体装置の製造方法の一例を示す断面図である。
【図９】本発明の半導体装置の製造方法の一例を示す断面図である。
【図１０】本発明の半導体装置の製造方法の一例を示す断面図である。
【図１１】本発明の半導体装置の製造方法の一例を示す断面図である。
【図１２】本発明の半導体装置の製造方法の一例を示す断面図である。
【図１３】本発明の半導体装置の製造方法の一例を示す断面図である。
【図１４】本発明の半導体装置の製造方法の一例を示す断面図である。
【図１５】本発明の半導体装置の製造方法の一例を示す断面図である。
【図１６】本発明の半導体装置の効果を示す模式図である。
【図１７】本発明の半導体装置の製造方法の一例を示す断面図である。
【図１８Ａ】背景技術の半導体装置の構成例を示す模式図である。
【図１８Ｂ】図１８Ａに示した領域Ｒを拡大した様子を示す平面図である。
【図１９】図１８Ｂに示した半導体装置の構成例を示す側断面図である。
【図２０】背景技術の半導体装置の課題を示す模式図である。
【図２１】図２０に示した周辺回路が備える周辺トランジスタの様子を示す模式図である。
【発明を実施するための形態】
【００２４】
次に本発明について図面を用いて説明する。
本実施形態では、半導体装置として、ＤＲＡＭに本発明を適用する例で説明する。以下の説明で用いる各図面では、本発明の特徴を理解しやすいように要部を拡大して示すが、各構成要素の寸法比等は実際と同じであるとは限らない。また、以下の説明で示す材料、寸法等は一例であって、本発明は必ずしもそれらの材料や寸法に限定されるものではなく、その要旨を変更しない範囲で適宜変更することが可能である。
【００２５】
図１は本発明の半導体装置の一構成例を示す平面図である。図１は、背景技術の半導体装置と同様に、図１８Ａに示した領域Ｒを９０度左回転させたときの様子を示し、図１（ａ）は周辺回路の構成例であり、図１（ｂ）はメモリマットの構成例である。
図１（ａ）及び（ｂ）に示すように、本発明の半導体装置は、図１８Ａに示した背景技術の半導体装置と同様に、メモリマット１０１（第１の回路領域）及び該メモリマット１０１の周囲に配置される周辺回路（第２の回路領域）を備えた構成である。さらに、本発明の半導体装置は、メモリマット１０１を囲むようにガード壁（ストッパ絶縁膜）４１が形成された構成である。
ガード壁４１は、メモリマット１０１におけるビット線１３及び埋設絶縁膜２７（図１９参照）、並びに周辺回路におけるゲート層間絶縁膜２７Ａ（図２１参照）と同層に形成され、メモリマット１０１と周辺回路との間に介在して、メモリマット１０１の埋設絶縁膜２７と周辺回路のゲート層間絶縁膜２７Ａとを分離する。ガード壁４１は、シリコン酸化膜（ＳｉＯ2）から成る埋設絶縁膜２７とのエッチング選択比が大きい、例えばシリコン窒化膜（ＳｉＮ膜）で形成される。その他の構成は、図１８Ａ、図１８Ｂ及び図１９で示した背景技術の半導体装置と同様であるため、その説明は省略する。
【００２６】
次に、図２〜図１５及び図１７を用いて本発明の半導体装置の製造方法について説明する。
図２〜図１５及び図１７は、本発明の半導体装置の製造方法の一例を示す断面図であり、図１６は本発明の半導体装置の効果を示す模式図である。なお、図２（ａ）〜図１０（ａ）は、図１（ｂ）のＡ−Ａ’線から見た側断面図であり、図２（ｂ）〜図１０（ｂ）は、図１（ａ）のＢ−Ｂ’線から見た側断面図である。図７（ｃ）〜図１０（ｃ）は、メモリマット及び周辺回路を上面から見た平面図であり、図７（ｄ）〜図１０（ｄ）は、図７（ｃ）〜図１０（ｃ）のＣ−Ｃ’線から見た側断面図である。図１１（ａ）〜図１６（ａ）は、メモリマット及び周辺回路を上面から見た平面図であり、図１１（ｂ）〜図１６（ｂ）は、図１１（ａ）〜図１６（ａ）のＣ−Ｃ’線から見た側断面図である。また、図１７は、対応する平面図を付けていないが、断面の位置は図１６（ｂ）と同じである。
【００２７】
図２（ａ）に示すように、メモリマット１０１の形成領域では、まず半導体基板（Si-sub）２１にＳＴＩ（Shallow Trench Isolation）から成る素子分離領域２２を形成することで各アクティブ領域１１を分離する。続いて、該アクティブ領域１１に溝を形成し、該溝内にゲート絶縁膜（Gate-Ox）２３、拡散バリア材料（ＴｉＮ）２４及びゲート電極材料（Ｗ）２５を順次埋設することでワード線（埋め込みワード線）１２を形成する。さらに、ワード線１２の両サイドに不純物イオンを注入することでセルトランジスタのソース・ドレイン領域（不図示）を形成する。ここではメモリマット１０１の形成領域にセルトランジスタが形成されたものを「半導体基体」と称す。
次に、半導体基体上に、厚さが２００ｎｍ程度のシリコン窒化膜（ＳｉＮ）２６を成膜し、該シリコン窒化膜２６上に複数のビット線１３を形成する。ビット線１３は、例えば熱ＣＶＤ（Chemical Vapor Deposition）法を用いて厚さが５０ｎｍ程度のタングステン膜（Ｗ）３６を成膜し、その上に厚さが１６０ｎｍ程度のマスク絶縁膜（ＳｉＮ）３７を成膜し、フォトリソグラフィ技術を用いてマスク絶縁膜３７及びタングステン膜３６を所望の形状にパターニングすることで形成する。その後、ビット線１３の側壁にシリコン窒化膜（ＳｉＮ）から成る厚さが８ｎｍ程度の保護膜３８を形成する。ビット線１３の形成時、同時に周辺回路の周辺ゲート１５も形成する。
【００２８】
図２（ｂ）に示すように、周辺回路の形成領域では、予め半導体基板（Si-sub）２１上にゲート絶縁膜（Gate-Ox）３４を成膜し、該ゲート絶縁膜３４上に厚さが７０ｎｍ程度のドープトＳｉ３５を堆積しておく。その後、ビット線１３の形成工程と同時に、該ドープトＳｉ３５上にタングステン膜（Ｗ）３６を成膜し、その上にマスク絶縁膜（ＳｉＮ）３７を成膜し、フォトリソグラフィ技術を用いてマスク絶縁膜３７、タングステン膜３６及びドープトＳｉ３５を所望の形状にパターニングすることで周辺ゲート１５を形成する。その後、周辺ゲート１５の側壁にシリコン窒化膜（ＳｉＮ）から成る保護膜３８を形成する。
なお、図２（ａ）に示す複数のビット線１３のうち、メモリマット１０１の端部（最外周）のビット線（図２（ａ）に示す例では、左端のビット線）は、上記ガード壁４１を支持するために用いられる。
【００２９】
次に、図３（ａ）及び（ｂ）に示すように、例えばプラズマＣＶＤ（ＰＥＣＶＤ：Plasma-Enhanced Chemical Vapor Deposition）法を用いて、メモリマット１０１の各ビット線１３及び周辺回路の周辺ゲート１５を覆うように厚さが３０ｎｍ程度の第１の埋設絶縁膜（ＳｉＯ2）４２を成膜する。このとき、プラズマＣＶＤ法は、シリコン酸化膜の埋設性があまり良くないため、図３（ａ）で示すように各ビット線１３間にボイド４３が発生する。
【００３０】
続いて、図４（ａ）及び（ｂ）に示すように、ビット線１３及び周辺ゲート１５の上面が露出するまで第１の埋設絶縁膜４２を異方性エッチングにより除去する（エッチバック）。
【００３１】
次に、図５（ａ）及び（ｂ）に示すように、メモリマット１０１をフォトレジスト４４で覆い、周辺ゲート１５のマスク絶縁膜３７及び周辺ゲート１５の側壁を覆う第１の埋設絶縁膜４２をマスクに用いて不純物イオンを注入し、周辺トランジスタのソース・ドレイン領域３３（不図示）を形成する。
【００３２】
続いて、メモリマット１０１を覆うフォトレジスト４４を除去し、図６（ａ）及び（ｂ）で示すように、メモリマット１０１及び周辺回路の上面に、例えば減圧熱ＣＶＤ法を用いて厚さが２０ｎｍ程度のストッパ絶縁膜（ＳｉＮ）４５を成膜する。
【００３３】
次に、図７（ａ）〜（ｄ）で示すように、メモリマット１０１の端部及び周辺回路をフォトレジスト４６で覆い、該フォトレジスト４６をマスクに用いて異方性エッチングすることで、メモリマット１０１内のストッパ絶縁膜４５及び第１の埋設絶縁膜４２を除去する。フォトレジスト４６は、エッチング後にメモリマット１０１の端部に沿って所定幅のストッパ絶縁膜４５及び第１の埋設絶縁膜４２が残るように、メモリマット１０１の外周をカバーする形状にパターニングする。このとき、メモリマット１０１の端部に残る、メモリマット１０１を囲むストッパ絶縁膜４５が上記ガード壁４１となる。
なお、この段階では、第１の埋設絶縁膜４２を、ビット線１３間のボイド４３（図３参照）が開口する深さまで除去しておけばよい。このようにボイド４３が開口する深さまで第１の埋設絶縁膜４２を除去しておけば、次の工程において該ボイド４３内もシリコン酸化膜で埋設できる。
【００３４】
次に、図８（ａ）〜（ｄ）に示すように、例えばＳＯＤ（Spin On Dielectric）法を用いてメモリマット１０１及び周辺回路にシリコン酸化膜（ＳｉＯ2）を埋設する。このとき、メモリマット１０１では該シリコン酸化膜が埋設絶縁膜２７となり、周辺回路では該シリコン酸化膜がゲート層間絶縁膜２７Ａとなる。
【００３５】
次に、図９（ａ）〜（ｄ）に示すように、メモリマット１０１のアクティブ領域１１上のビット線１３間に容量コンタクトプラグ１４を形成する。容量コンタクトプラグ１４は、リンをドープしたポリシリコン層２９上に窒化チタン等から成る拡散バリア層３０及びタングステン層３１を埋設することで形成する。容量コンタクトプラグ１４の側面はシリコン窒化膜（ＳｉＮ）からなる保護膜２８で覆う。このとき、同時に周辺トランジスタのソース・ドレイン領域３３上に周辺コンタクトプラグ１６を形成する。周辺コンタクトプラグ１６は、薄いＴｉＮ膜３９上に金属膜（タングステン）４０を形成することで構成される。
【００３６】
次に、図１０（ｂ）に示すように、周辺回路の形成領域にタングステン（Ｗ）膜を成膜し、フォトリソグラフィ技術を用いて該タングステン（Ｗ）膜を所望の形状にパターニングすることで周辺回路用の配線（周辺Ｗ配線）４７を形成する。さらに、図１０（ａ）〜（ｄ）に示すようにメモリマット１０１及び周辺回路の上面に厚さが５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）４８を成膜する。
【００３７】
次に、図１１（ａ）及び（ｂ）に示すように、メモリマット１０１及び周辺回路の形成領域に厚さが１６００ｎｍ程度のシリコン酸化膜（ＳｉＯ2）から成るコア絶縁膜４９を形成する。本実施形態では、厚さが８００ｎｍ程度のＢＰＳＧ膜（ボロンとリンを含有するシリコン酸化膜）５０と厚さが８００ｎｍ程度のＰ−ＳｉＯ2膜（プラズマＣＶＤで形成したシリコン酸化膜）５１の２種類の酸化膜でコア絶縁膜４９を構成する。これは、ＢＰＳＧ膜５０はＰ−ＳｉＯ2膜５１と比べてウェットエッチングにおけるエッチングレートが大きいため、コア絶縁膜４９に下部電極用の孔を形成する次工程において、ドライエッチングにより孔を形成した後、ウェットエッチングにより該孔の形状を微調整して完全な垂直形状に加工するためである。コア絶縁膜４９上には、厚さが１００ｎｍ程度のシリコン窒化膜から成るサポート膜５２を形成する。サポート膜５２は、後工程でコア絶縁膜４９を除去した後に下部電極が倒壊しないように、該下部電極を支持するために設けられる。
【００３８】
次に、図１２（ａ）及び（ｂ）に示すように、ドライエッチングによりコア絶縁膜４９に下部電極用の孔（シリンダコンタクトホール５３）を形成する。シリンダコンタクトホール５３は、例えば市販のプラズマエッチング装置を用いて、反応室内の圧力を３０〜５０ｍＴｏｒｒに制御しつつ、コア絶縁膜４９をＣ4Ｆ6ガス、Ａｒガス及びＯ2ガスによりエッチングし、さらにシリコン窒化膜４８をＣＨ2Ｆ2ガス、ＣＨＦ3ガス、Ａｒガス及びＯ2ガスによりエッチングすることで、容量コンタクトプラグ１４の表面が十分に露出するまで垂直形状に加工する。このとき容量コンタクトプラグ１４の表面（タングステン層３１）が露出した後は、タングステンやシリコン酸化膜が過剰にエッチングされないよう、十分に高い選択性を有するエッチング条件に設定する。
【００３９】
次に、図１３（ａ）及び（ｂ）に示すように、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、シリンダコンタクトホール５３の内壁に下部電極５４となる厚さが１０ｎｍ程度の窒化チタン膜を成膜する。続いて、例えばプラズマＣＶＤ法を用いて、下部電極５４の上部に厚さが８０ｎｍ程度のシリコン酸化膜５５を堆積する。このとき、シリコン酸化膜５５は、コップ型形状である下部電極５４の内部を埋め、さらに下部電極５４の上部を含むメモリマット１０１全面を覆うように堆積する。なお、図１３（ｂ）では、下部電極５４の底部までシリコン酸化膜５５が埋設された様子を示しているが、実際には下部電極５４内の途中までしかシリコン酸化膜５５が埋設されないことが多い。そのような場合でも製造上の問題とはならない。
【００４０】
次に、図１４（ａ）及び（ｂ）に示すように、フォトリソグラフィ技術及びドライエッチングを用いて、下部電極５４上部のシリコン酸化膜５５を除去すると共に、コア絶縁膜４９を構成するＰ−ＳｉＯ2膜５１上面の一部が露出するようにサポート膜５２に開口５６を形成する。
【００４１】
次に、図１５（ａ）及び（ｂ）に示すように、ウェットエッチングによりシリコン酸化膜から成るコア絶縁膜４９を除去する。本実施形態では、エッチング溶液として４９％濃フッ化水素酸を用いる。
ここで、窒化チタン膜から成る下部電極５４に極端に薄い部位やピンホール等があり、該下部電極５４の薄い部位やピンホール等が容量コンタクトプラグ１４のタングステン層３１で覆われていない場合、上述したように該下部電極５４の薄い部位やピンホール等からエッチング溶液がビット線１３間の埋設絶縁膜２７へ浸み出してしまう。そのときの様子を図１６（ａ）及び（ｂ）に示す。本発明では、メモリマット１０１を囲むようにガード壁４１が設けられているため、図１６（ａ）及び（ｂ）で示すように、エッチング溶液の進行がガード壁４１によって阻止される。そのため、メモリマット１０１から周辺回路にエッチング溶液が浸入することがない。
【００４２】
次に、図１７に示すように、例えばＡＬＤ法を用いて下部電極５４の内壁及び外壁に厚さが７ｎｍ程度の酸化ジルコニウム（ＺｒＯ2）から成る容量膜５７を成膜し、さらにその上に厚さが８ｎｍ程度の窒化チタン（ＴｉＮ）から成る上部電極５８を成膜する。その結果、下部電極５４、容量膜５７及び上部電極５８から成るキャパシタが形成される。
続いて、各キャパシタを埋設するようにＢ−ＳｉＧｅ（ボロンを含有したＳｉＧｅ）膜５９を堆積した後、Ｂ−ＳｉＧｅ膜５９上に厚さが５０ｎｍ程度の導電性の高いタングステン（Ｗ）等から成るプレート電極６０を形成する。
以降、図示しないが、プレート電極６０上にシリコン酸化膜（ＳｉＯ2）から成る層間膜を成膜し、該層間膜にコンタクトプラグを形成し、該コンタクトプラグによりプレート電極６０と接続される配線層を形成し、入出力端子部以外をパッシベーション膜で覆うことでＤＲＡＭチップが完成する。
【００４３】
本発明によれば、上記キャパシタの形成工程において、メモリマット１０１の端部（最外周）に配置された下部電極５４の底部からエッチング溶液が埋設絶縁膜２７に浸み出しても、図１６（ａ）及び（ｂ）で示したようにガード壁４１によって該エッチング溶液の進行が阻止される。そのため、メモリマット１０１から周辺回路にエッチング溶液が浸入するのを防止できる。
また、本発明では、埋設絶縁膜２７と同層に形成されたガード壁４１によって周辺回路へエッチング溶液が浸入するのを防止する構成であるため、下部電極５４の底部にエッチング溶液の浸み出しを防止するコンタクトパッドを形成する必要がない。そのため、半導体装置（ＤＲＡＭ）のコストを上昇させることなく、製品の歩留まりを向上させることができる。
【符号の説明】
【００４４】
１１、１１Ａ    アクティブ領域
１２    ワード線
１３    ビット線
１３Ａ    ビットコンタクトプラグ
１４    容量コンタクトプラグ
１５    周辺ゲート
１６    周辺コンタクトプラグ
２１    半導体基板
２２    素子分離領域
２３    ゲート絶縁膜
２４    拡散バリア材料
２５    ゲート電極材料
２６、３２、３８、４８    シリコン窒化膜
２７    埋設絶縁膜
２７Ａ    ゲート層間絶縁膜
２８    保護膜
２９    ポリシリコン層
３０    拡散バリア層
３１、３６    タングステン層
３３    ソース・ドレイン領域
３４    ゲート酸化膜
３５    ドープトＳｉ
３７    マスク絶縁膜
３８Ａ、５５    シリコン酸化膜
３９    ＴｉＮ膜
４０    金属膜
４１    ガード壁
４２    第１の埋設絶縁膜
４３    ボイド
４４、４６    フォトレジスト
４５    ストッパ絶縁膜
４７    周辺Ｗ配線
４９    コア絶縁膜
５０    ＢＰＳＧ膜
５１    Ｐ−ＳｉＯ2膜
５２    サポート膜
５３    シリンダコンタクトホール
５４    下部電極
５６    開口
５７    容量膜
５８    上部電極
５９    Ｂ−ＳｉＧｅ膜
６０    プレート電極
１０１    メモリマット
１０３    サブワード領域
１０４    センスアンプ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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