(57)【要約】【課題】リードデータを外部クロック信号に対して正しく同期させる。【解決手段】内部クロック信号ＣＬＫ１を遅延させることによって内部クロック信号ＣＬＫ２を生成するディレイライン１０１と、内部クロック信号ＣＬＫ２に基づいて内部クロック信号ＣＬＫ３を生成するレプリカ回路１０３と、内部クロック信号ＣＫＬ１と内部クロック信号ＣＬＫ３の位相に基づいてディレイライン１０１の遅延量を制御する制御回路１０５と、ディレイライン１０１とレプリカ回路１０３との間に挿入され、内部クロック信号ＣＬＫ２の位相を調整する調整回路１０２とを備える。本発明によれば、ディレイライン１０１からレプリカ回路１０３までの信号経路における伝達条件を調整することができるため、リードデータを外部クロック信号に対して正しく同期させることが可能となる。【選択図】図２
2016076284.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号を遅延させることによって第２のクロック信号を生成するディレイラインと、
前記第２のクロック信号に基づいて第３のクロック信号を生成するレプリカ回路と、
前記第１のクロック信号と第３のクロック信号の位相に基づいて前記ディレイラインの遅延量を制御する制御回路と、
前記ディレイラインと前記レプリカ回路との間に挿入され、前記第２のクロック信号の位相を調整する調整回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記調整回路は、前記第２のクロック信号の伝搬経路に並列に挿入され、伝搬速度が互いに異なる複数の信号パスを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記調整回路は、前記複数の信号パスのいずれか一つを選択するスイッチをさらに含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のクロック信号に同期して外部にデータを出力する出力バッファをさらに備え、
前記レプリカ回路は、前記出力バッファと実質的に同じ遅延時間を有していることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ディレイラインと前記出力バッファとの間に挿入され、前記第２のクロック信号を前記出力バッファに供給する信号伝搬経路をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の信号パスは、前記信号伝搬経路を構成する論理ゲート段数に対応した第１の信号パスと、前記第１の信号パスよりも論理ゲート段数が少ない第２の信号パスと、前記第１の信号パスよりも論理ゲート段数が多い第３の信号パスとを含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数の信号パスは、前記第２の信号パスよりも論理ゲート段数が少ない第４の信号パスと、前記第３の信号パスよりも論理ゲート段数が多い第５の信号パスとをさらに含むことを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＤＬＬ回路など内部クロック信号を生成するクロック生成回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロック信号に同期した動作を行うシンクロナス型のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。シンクロナス型のＤＲＡＭでは、リードデータを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が用いられる（特許文献１参照）。
【０００３】
ＤＬＬ回路には、リードデータと位相が一致した内部クロック信号を生成すべく、出力バッファのレプリカであるレプリカ回路が用いられることがある。レプリカ回路の遅延量は、出力バッファの遅延量と正確に一致するよう設計されるため、レプリカ回路から出力される内部クロック信号の位相は、リードデータの位相と正確に一致する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１９７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＤＬＬ回路に含まれるディレイラインから出力バッファまでの信号経路における伝達条件と、ディレイラインからレプリカ回路までの信号経路における伝達条件に僅かな差が生じることがある。この場合、レプリカ回路から出力される内部クロック信号とリードデータの位相に差が生じてしまうため、リードデータが外部クロック信号に対して正しく同期しないという問題が生じる。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、第１のクロック信号を遅延させることによって第２のクロック信号を生成するディレイラインと、前記第２のクロック信号に基づいて第３のクロック信号を生成するレプリカ回路と、前記第１のクロック信号と第３のクロック信号の位相に基づいて前記ディレイラインの遅延量を制御する制御回路と、前記ディレイラインと前記レプリカ回路との間に挿入され、前記第２のクロック信号の位相を調整する調整回路と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ディレイラインからレプリカ回路までの信号経路における伝達条件を調整することができるため、ディレイラインから出力バッファまでの信号経路における伝達条件と一致させることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態による半導体装置１０の構成を示すブロック図である。
【図２】ＤＬＬ回路１００の回路図である。
【図３】データストローブ信号ＤＱＳの位相が内部クロック信号ＣＬＫ３よりも早い状態を示す波形図である。
【図４】データストローブ信号ＤＱＳの位相が内部クロック信号ＣＬＫ３よりも遅い状態を示す波形図である。
【図５】調整回路１０２の回路図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の一実施形態による半導体装置１０の構成を示すブロック図である。
【００１１】
本実施形態による半導体装置１０はシンクロナス型のＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４及びデータストローブ端子１５を備えている。その他、キャリブレーション端子や電源端子なども備えられているが、これらについては図示を省略してある。
【００１２】
クロック端子１１ａ，１１ｂは、それぞれ外部クロックＣＫ，／ＣＫが供給される端子である。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号であることを意味する。したがって、外部クロックＣＫ，／ＣＫは互いに相補の信号である。外部クロックＣＫ，／ＣＫは、ＤＬＬ回路１００に供給される。ＤＬＬ回路１００は、外部クロックＣＫ，／ＣＫに基づいて位相制御された内部クロックＬＣＬＫを生成し、データ入出力回路８０に供給する役割を果たす。ＤＬＬ回路１００の回路構成については後述する。
【００１３】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、ＯＤＴ信号を含む各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。ＯＤＴ信号は、データ入出力回路８０に供給される。ＯＤＴ信号とは、データ入出力回路８０を終端抵抗器として機能させるための信号であり、コマンド端子１２ｅより供給される信号である。
【００１４】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。
【００１５】
ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００１６】
カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路８０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路８０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
【００１７】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路８０に接続されている。データ入出力回路８０には内部クロックＬＣＬＫが供給されており、リード動作時においては内部クロックＬＣＬＫに同期してリードデータを出力する。また、データ入出力回路８０にはＯＤＴ信号も供給されており、ＯＤＴ動作時においては内部クロックＬＣＬＫに同期して終端抵抗器として機能する。
【００１８】
データストローブ端子１５は、データストローブ信号ＤＱＳの入出力を行うための端子であり、データ入出力回路８０に接続されている。データストローブ信号ＤＱＳは、リードデータＤＱ及びライトデータＤＱと同期した信号であり、リード動作時においては内部クロックＬＣＬＫに同期してデータストローブ端子１５から出力される。
【００１９】
図２は、ＤＬＬ回路１００の回路図である。
【００２０】
ＤＬＬ回路１００は、ディレイライン１０１、調整回路１０２、レプリカ回路１０３、位相比較回路１０４及び制御回路１０５を備えている。ディレイライン１０１は、内部クロック信号ＣＬＫ１を遅延させることによって内部クロック信号ＣＬＫ２を生成する回路である。内部クロック信号ＣＬＫ１は、外部クロック信号ＣＫ，／ＣＫを受けるクロック入力回路１１０から出力される信号であり、実質的に外部クロック信号ＣＫ，／ＣＫの位相と一致している。
【００２１】
ディレイライン１０１から出力される内部クロック信号ＣＬＫ２は、信号伝搬経路Ｐ０を介し、内部クロック信号ＬＣＬＫとしてデータ入出力回路８０に供給される。内部クロック信号ＣＬＫ２は調整回路１０２にも入力される。調整回路１０２は、内部クロック信号ＣＬＫ２の位相を調整する回路であり、信号伝搬経路Ｐ０のレプリカである。調整回路１０２の詳細については後述する。
【００２２】
調整回路１０２を経由した内部クロック信号ＣＬＫ２は、レプリカ回路１０３に供給される。レプリカ回路１０３は、データ入出力回路８０に含まれる出力バッファのレプリカであり、出力バッファと実質的に同じ遅延時間を有している。レプリカ回路１０３から出力される内部クロック信号ＣＬＫ３は、位相比較回路１０４に供給される。
【００２３】
位相比較回路１０４は、内部クロック信号ＣＬＫ１と内部クロック信号ＣＬＫ３の位相を比較し、その結果に基づいて位相判定信号ＰＤを生成する。位相判定信号ＰＤは制御回路１０５に供給され、制御回路１０５は位相判定信号ＰＤに基づいてディレイライン１０１の遅延量を制御する。
【００２４】
かかる構成により、内部クロック信号ＣＬＫ３の位相は、リードデータＤＱやデータストローブ信号ＤＱＳの位相と一致することから、内部クロック信号ＣＬＫ３の位相が内部クロック信号ＣＬＫ１の位相と一致するようディレイライン１０１の遅延量を制御すれば、リードデータＤＱやデータストローブ信号ＤＱＳの位相は、外部クロック信号ＣＫ，／ＣＫの位相と正確に一致することになる。
【００２５】
図３及び図４は、調整回路１０２の遅延量が固定的である場合の問題点を説明するためのタイミング図である。
【００２６】
上述の通り、調整回路１０２は信号伝搬経路Ｐ０のレプリカである。しかしながら、信号伝搬経路Ｐ０は配線距離が長いため、信号伝搬経路Ｐ０の実際の遅延量は、設計値に対してばらつきが生じることがある。このため、調整回路１０２の遅延量が固定的であると、図３に示すようにデータストローブ信号ＤＱＳの位相が内部クロック信号ＣＬＫ３よりも早くなったり、図４に示すようにデータストローブ信号ＤＱＳの位相が内部クロック信号ＣＬＫ３よりも遅くなったりすることがある。ここで、内部クロック信号ＣＬＫ３は、内部クロック信号ＬＣＬＫのレプリカであり、位相が正確に一致している必要があるが、図３及び図４に示すように両者の位相にずれが生じると、内部クロック信号ＣＬＫ３の位相を内部クロック信号ＣＬＫ１の位相と一致するようディレイライン１０１の遅延量を制御しても、リードデータＤＱやデータストローブ信号ＤＱＳの位相が外部クロック信号ＣＫ，／ＣＫの位相と一致しなくなってしまう。
【００２７】
図５は、本実施形態による調整回路１０２の回路図である。
【００２８】
図５に示すように、調整回路１０２は並列に接続された複数の信号パスＰ１〜Ｐ５を備えている。各信号パスＰ１〜Ｐ５は互いに遅延量が相違しており、図５に示す例では信号パスＰ１〜Ｐ５に挿入されたインバータの段数がそれぞれ１段、３段、５段、７段及び９段である。このため、インバータ１段当たりの遅延量を５０ｐｓとすると、信号パスＰ１〜Ｐ５の遅延量は１００ｐｓずつの差を持っていることになる。また、各信号パスＰ１〜Ｐ５とレプリカ回路１０３との間には、それぞれ対応するスイッチＳＷ１〜ＳＷ５が設けられており、製造段階においてスイッチＳＷ１〜ＳＷ５のいずれか一つがオン状態に設定される。
【００２９】
そして、図５に示す例では、信号伝搬経路Ｐ０に挿入されたインバータの段数が６段であり、調整回路１０２の信号パスＰ３を経由する段数と一致している。このため、信号伝搬経路Ｐ０の遅延量が設計通りであれば、信号パスＰ３に対応するスイッチＳＷ３をオンさせればよい。
【００３０】
これに対し、信号伝搬経路Ｐ０の遅延量が設計値よりも小さい場合、スイッチＳＷ２又はスイッチＳＷ１をオンさせることによって、信号パスＰ２又はＰ１を選択すれば、内部クロック信号ＣＬＫ３の位相を内部クロック信号ＣＬＫ１の位相と一致させることができる。逆に、信号伝搬経路Ｐ０の遅延量が設計値よりも大きい場合、スイッチＳＷ４又はスイッチＳＷ５をオンさせることによって、信号パスＰ４又はＰ５を選択すれば、内部クロック信号ＣＬＫ３の位相を内部クロック信号ＬＣＬＫの位相と一致させることができる。
【００３１】
以上説明したように、本実施形態によれば、内部クロック信号ＣＬＫ２の位相を調整する調整回路１０２を備えていることから、信号伝搬経路Ｐ０の遅延量が設計値からずれている場合であっても、内部クロック信号ＣＬＫ３の位相を内部クロック信号ＬＣＬＫの位相と一致させることができる。これにより、内部クロック信号ＣＬＫ３の位相を内部クロック信号ＣＬＫ１の位相と一致するようディレイライン１０１の遅延量を制御すれば、リードデータＤＱやデータストローブ信号ＤＱＳの位相を外部クロック信号ＣＫ，／ＣＫの位相と正確に一致させることが可能となる。
【００３２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００３３】
例えば、上記実施形態では、調整回路１０２に５つの信号パスＰ１〜Ｐ５が含まれているが、調整回路１０２に含まれる信号パスの数がこれに限定されるものではない。また、各信号パスＰ１〜Ｐ５にインバータを挿入しているが、インバータの代わりに他の論理ゲート回路を用いても構わない。さらに、並列接続された複数の信号パスによって調整回路１０２を構成することも必須でなく、１つの信号パスの異なる箇所から内部クロック信号ＣＬＫ２を取り出し可能とすることにより、内部クロック信号ＣＬＫ２の遅延量を調整することも可能である。
【符号の説明】
【００３４】
１０      半導体装置
１１ａ，１１ｂ    クロック端子
１２ａ〜１２ｅ    コマンド端子
１３      アドレス端子
１４      データ入出力端子
１５      データストローブ端子
３１      コマンド入力回路
３２      コマンドデコーダ
４１      アドレス入力回路
４２      アドレスラッチ回路
５１      ロウ系制御回路
５２      カラム系制御回路
５３      モードレジスタ
６１      ロウデコーダ
６２      カラムデコーダ
６３      センス回路
６４      データアンプ
７０      メモリセルアレイ
８０      データ入出力回路
１００    ＤＬＬ回路
１０１    ディレイライン
１０２    調整回路
１０３    レプリカ回路
１０４    位相比較回路
１０５    制御回路
１１０    クロック入力回路
ＢＬ      ビット線
ＣＬＫ１  内部クロック信号（第１のクロック信号）
ＣＬＫ２  内部クロック信号（第２のクロック信号）
ＣＬＫ３  内部クロック信号（第３のクロック信号）
ＭＣ      メモリセル
Ｐ０      信号伝搬経路
Ｐ１〜Ｐ５    信号パス
ＳＡ      センスアンプ
ＳＷ１〜ＳＷ５    スイッチ
ＷＬ      ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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