(57)【要約】【課題】半導体集積回路装置に含まれている個々の回路ブロックに対して複雑な制御を必要とせず、外部と効率良くシリアルインターフェース動作を行う。【解決手段】この半導体集積回路装置は、イネーブル信号が活性化されたときにビジー信号を活性化し、イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号の活性化を維持すると共に、コマンドによって指定された動作を行う回路ブロックと、制御信号が活性化されたときにイネーブル信号を活性化すると共に、ビジー信号が非活性化されたときにイネーブル信号を非活性化する制御回路とを含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
イネーブル信号が活性化されたときにビジー信号を活性化し、前記イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、前記識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間において前記ビジー信号の活性化を維持すると共に、前記コマンドによって指定された動作を行う回路ブロックと、
制御信号が活性化されたときに前記イネーブル信号を活性化すると共に、前記ビジー信号が非活性化されたときに前記イネーブル信号を非活性化する制御回路と、
を備える半導体集積回路装置。
【請求項２】
イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、前記識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号を活性化すると共に、前記コマンドによって指定された動作を行う回路ブロックと、
制御信号が活性化されたときに前記イネーブル信号を活性化すると共に、前記ビジー信号が非活性化されたときに前記イネーブル信号を非活性化する制御回路と、
を備える半導体集積回路装置。
【請求項３】
前記回路ブロックが、前記識別コードによって選択されていると判定した場合に、一連のシリアル信号が入力される期間の経過後に前記ビジー信号を非活性化する、請求項１又は２記載の半導体集積回路装置。
【請求項４】
前記回路ブロックが、前記識別コードによって選択されていると判定した場合に、前記コマンドによって指定された動作を終了した後に前記ビジー信号を非活性化する、請求項１又は２記載の半導体集積回路装置。
【請求項５】
前記回路ブロックが、前記識別コードによって選択されていると判定した場合に、前記イネーブル信号が活性化されているときに、前記シリアル信号入力端子に入力される第２のコマンドに含まれている第２の識別コードによって選択されているか否かを判定し、前記第２の識別コードによって選択されていないと判定した場合に、前記ビジー信号を非活性化する、請求項１又は２記載の半導体集積回路装置。
【請求項６】
それぞれのイネーブル信号が活性化されているときに、前記識別コードによって選択されているか否かを判定し、前記識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてそれぞれのビジー信号を活性化すると共に、前記コマンドによって指定された動作を行う複数の回路ブロックを備え、
前記制御回路が、前記複数の回路ブロックの内のいずれか１つの回路ブロックがビジー信号を活性化したときに、他の回路ブロックに供給するイネーブル信号を非活性化する、請求項２〜５のいずれか１項記載の半導体集積回路装置。
【請求項７】
前記制御回路が、通常動作モードにおいて前記制御信号の活性化を検出しない、請求項１〜６のいずれか１項記載の半導体集積回路装置。
【請求項８】
信号入力端子に印加される電位と高電位側の電源電位との差が所定の値よりも大きいか、又は、低電位側の電源電位と信号入力端子に印加される電位との差が所定の値よりも大きいときに、前記制御信号を活性化する制御信号生成回路をさらに備える、請求項１〜７のいずれか１項記載の半導体集積回路装置。
【請求項９】
印加される電源電圧が所定の値よりも大きいときに、前記制御信号を活性化する制御信号生成回路をさらに備える、請求項１〜７のいずれか１項記載の半導体集積回路装置。
【請求項１０】
請求項１〜９のいずれか１項記載の半導体集積回路装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データをシリアルに入力するシリアルインターフェース回路を内蔵した半導体集積回路装置（ＩＣ）に関し、さらに、そのような半導体集積回路装置を用いた電子機器等に関する。
【背景技術】
【０００２】
例えば、半導体集積回路装置に内蔵されたメモリー等のデバイスをテストしたり、又は、半導体集積回路装置に内蔵された不揮発性メモリーにデータを書き込む際に、少ない入力端子で半導体集積回路装置にデータを入力するために、シリアルインターフェース回路が用いられている。
【０００３】
従来は、半導体集積回路装置の入力端子に接続されたシリアルインターフェース制御回路が、外部から供給されるシリアル信号に基づいて、半導体集積回路装置に内蔵された各マクロ（特定の機能を有する回路ブロック）の選択、及び、外部とマクロとの間の通信の制御を行っていた。
【０００４】
その場合に、シリアルインターフェース制御回路は、通信のステータスを常に把握して、シリアルインターフェース動作の制御を適切に行う必要がある。そのために、半導体集積回路装置を設計する際には、外部とマクロとの間のシリアル通信の仕様を予め規定し、それに基づいてシリアルインターフェース制御回路を設計する必要があった。しかしながら、マクロ毎に特殊な制御を行う場合には、シリアルインターフェース制御回路が複雑化して設計が困難になり、シリアル通信の時間も長くなるという問題があった。
【０００５】
関連する技術として、特許文献１には、論理混載メモリー集積回路等に搭載される複数のＤＲＡＭマクロセル等を、効率良くかつ精度良くテストすることが開示されている。この半導体集積回路装置は、対応するマクロセルに与えられた識別番号を認識し、かつ、識別番号が指定されることで対応するマクロセルに対する機能試験を選択的に実施し得るテスト回路をそれぞれ有する複数のマクロセルを搭載している。
【０００６】
しかしながら、特許文献１の発明は、同一の複数のマクロセルを前提としており、各マクロセルが、共通のインターフェース仕様に基づいて通信を行うものである。従って、マクロセルが異なれば、論理部（シリアルインターフェース制御回路）を設計し直す必要がある。また、複数のマクロセル毎に異なる制御を行う場合は想定されていない。
【０００７】
また、特許文献２には、内蔵するマクロセルの観測が容易に短時間かつ確実に行える半導体集積回路が開示されている。この半導体集積回路は、複数のマクロセルと、外部端子との間で所定のビット数からなるテスト用データの入力を行うと共にマクロセルから読み出された出力データを外部端子に出力する入出力部とを備え、入出力部から入力されたテスト用データをマクロセルに供給し、マクロセルから出力された出力用データを入出力部に転送するテスト専用回路（例えば、シフトレジスター）をマクロセル毎に備えている。
【０００８】
しかしながら、特許文献２の半導体集積回路においては、複数のマクロセルの入力端子又は出力端子がシリアルに接続されており、外部との間で通信を行う度に、全ての入力端子又は出力端子にデータが経由される。従って、配線パターンが長くなってしまう。また、通信対象外のマクロセルの状態を考慮して通信対象のマクロセルにデータを供給する必要があるので、マクロセルの制御が複雑になる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−１０１９００号公報（請求項１、図５）
【特許文献２】特開平８−２５４５７０号公報（請求項１、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで、上記の点に鑑み、本発明の第１の目的は、半導体集積回路装置に含まれている個々の回路ブロックに対して複雑な制御を必要とせず、外部と効率良くシリアルインターフェース動作を行うことを可能にすることである。また、本発明の第２の目的は、そのような半導体集積回路装置を用いた電子機器等を提供することである。
【課題を解決するための手段】
【００１１】
以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係る半導体集積回路装置は、イネーブル信号が活性化されたときにビジー信号を活性化し、イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号の活性化を維持すると共に、コマンドによって指定された動作を行う回路ブロックと、制御信号が活性化されたときにイネーブル信号を活性化すると共に、ビジー信号が非活性化されたときにイネーブル信号を非活性化する制御回路とを備える。
【００１２】
また、本発明の第２の観点に係る半導体集積回路装置は、イネーブル信号が活性化されているときに、シリアル信号入力端子に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号を活性化すると共に、コマンドによって指定された動作を行う回路ブロックと、制御信号が活性化されたときにイネーブル信号を活性化すると共に、ビジー信号が非活性化されたときにイネーブル信号を非活性化する制御回路とを備える。
【００１３】
本発明の第１又は第２の観点によれば、回路ブロックから出力されるビジー信号に従ってシリアルインターフェース動作を制御すれば良いので、シリアル通信の仕様を半導体集積回路装置全体で整合させる必要がなくなる。従って、個々の回路ブロックに対して複雑な制御を必要とせず、外部と効率良くシリアルインターフェース動作を行うことが可能になる。また、個々の回路ブロックについて個別に最適なシリアル通信の仕様を設定できるので、特殊な制御も可能になる。さらに、シリアル信号の長さを必要最小限にできるので、シリアル通信の時間を短縮することが可能になる。
【００１４】
本発明の第１又は第２の観点において、回路ブロックが、識別コードによって選択されていると判定した場合に、一連のシリアル信号が入力される期間の経過後にビジー信号を非活性化しても良い。その場合に、半導体集積回路装置と通信を行っている外部回路は、回路ブロックが一連のシリアル信号を取り込んだことを確認して、ロジック回路や他の回路ブロックの制御に迅速に移行することができる。
【００１５】
あるいは、回路ブロックが、識別コードによって選択されていると判定した場合に、コマンドによって指定された動作を終了した後にビジー信号を非活性化しても良い。その場合に、半導体集積回路装置と通信を行っている外部回路は、回路ブロックが動作を終了したことを確認して、その回路ブロックに次の動作を行わせることができる。
【００１６】
あるいは、回路ブロックが、識別コードによって選択されていると判定した場合に、イネーブル信号が活性化されているときに、シリアル信号入力端子に入力される第２のコマンドに含まれている第２の識別コードによって選択されているか否かを判定し、第２の識別コードによって選択されていないと判定した場合に、ビジー信号を非活性化しても良い。その場合に、半導体集積回路装置と通信を行っている外部回路は、アドレスやデータを同じ回路ブロックに繰り返し送信することができる。
【００１７】
以上において、半導体集積回路装置が、それぞれのイネーブル信号が活性化されているときに、識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてそれぞれのビジー信号を活性化すると共に、コマンドによって指定された動作を行う複数の回路ブロックを備え、制御回路が、複数の回路ブロックの内のいずれか１つの回路ブロックがビジー信号を活性化したときに、他の回路ブロックに供給するイネーブル信号を非活性化しても良い。その場合には、選択されていない回路ブロックの動作を停止させることができる。
【００１８】
また、制御回路が、通常動作モードにおいて制御信号の活性化を検出しないようにしても良い。その場合には、通常動作モードにおいて、回路ブロックのテストを行うテストモードに半導体集積回路装置が誤って移行することを防止できる。
【００１９】
例えば、半導体集積回路装置は、信号入力端子に印加される電位と高電位側の電源電位との差が所定の値よりも大きいか、又は、低電位側の電源電位と信号入力端子に印加される電位との差が所定の値よりも大きいときに、制御信号を活性化する制御信号生成回路をさらに備えても良い。その場合には、制御信号入力端子を新たに設けなくても、既にある信号入力端子に印加される電位を制御するだけで、半導体集積回路装置をテストモードに移行させることができる。
【００２０】
あるいは、半導体集積回路装置が、印加される電源電圧が所定の値よりも大きいときに、制御信号を活性化する制御信号生成回路をさらに備えても良い。その場合には、制御信号入力端子を新たに設けなくても、電源電圧を制御するだけで、半導体集積回路装置をテストモードに移行させることができる。
【００２１】
さらに、本発明の１つの観点に係る電子機器は、上記いずれかの半導体集積回路装置を備える。それにより、半導体集積回路装置に内蔵された回路ブロックのシリアルインターフェース動作の制御を容易にした電子機器を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の一部の構成例を示す図。
【図２】図１に示す半導体集積回路装置の動作例を示すタイミングチャート。
【図３】本発明の第２の実施形態におけるシリアルＩ／Ｆ回路の構成例を示す回路図。
【図４】図３に示すシリアルＩ／Ｆ回路の動作例を示すタイミングチャート。
【図５】本発明の第３の実施形態に係る半導体集積回路装置の構成例を示す回路図。
【図６】図５に示す半導体集積回路装置の第１の動作例を示すタイミングチャート。
【図７】図５に示す半導体集積回路装置の第１の動作例を示すフローチャート。
【図８】第１の動作例におけるシリアル信号と動作内容との関係を示す図。
【図９】図５に示す半導体集積回路装置の第２の動作例を示すタイミングチャート。
【図１０】図５に示す半導体集積回路装置の第２の動作例を示すフローチャート。
【図１１】第２の動作例におけるシリアル信号と動作内容との関係を示す図。
【図１２】制御信号生成回路の第１の例を示す回路図。
【図１３】図１２に示す制御信号生成回路の動作を説明するための図。
【図１４】制御信号生成回路の第２の例を示す回路図。
【図１５】図１４に示す制御信号生成回路の動作を説明するための図。
【図１６】制御信号生成回路の第３の例を示す回路図。
【図１７】図１６に示す制御信号生成回路の動作を説明するための図。
【図１８】本発明の一実施形態に係る電子機器の構成例を示すブロック図。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
【００２４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体集積回路装置の一部の構成例を示す図である。図１に示すように、半導体集積回路装置は、シリアルＩ／Ｆ（インターフェース）制御回路（以下においては、単に「制御回路」ともいう）１０と、ロジック回路２０と、特定の機能を有する回路ブロックであるマクロ３１と、セレクター回路４０とを含んでいる。また、半導体集積回路装置は、リセット信号入力端子（パッド）Ｐ１と、シリアル信号入力端子Ｐ２と、クロック信号入力端子Ｐ３と、データ出力端子Ｐ４とを有しており、制御信号入力端子Ｐ５をさらに有しても良い。
【００２５】
例えば、制御回路１０は、片側反転入力のＯＲ回路１１と、ＥＮＯＲ回路１２と、ＮＯＲ回路１３とを含んでいる。制御回路１０は、シリアルインターフェース制御信号（以下においては、単に「制御信号」ともいう）に従って、半導体集積回路装置の内部回路とＩＣテスター等の外部回路との間のシリアルインターフェース動作を個別に制御する。制御信号は、外部回路から制御信号入力端子Ｐ５に供給されるか、あるいは、半導体集積回路装置内において生成される。
【００２６】
ロジック回路２０は、例えば、組み合わせ回路又は順序回路で構成され、入力されるシリアル信号（シリアルデータ）に対して論理演算を施し、それによって得られるデータを出力する。また、マクロ３１は、シリアルＩ／Ｆ（インターフェース）回路３と、メモリー１等の機能デバイスとを含んでいる。以下においては、一例として、機能デバイスが不揮発性メモリーである場合について説明する。シリアルＩ／Ｆ回路３とメモリー１との間においては、パラレル信号が伝送される。
【００２７】
シリアル信号入力端子Ｐ２には、ロジック回路２０に供給されるシリアルデータ、又は、マクロ３１に供給されるシリアル信号が入力される。この例において、マクロ３１に供給されるシリアル信号は、識別コードを含む８ビットのコマンドと、８ビットのアドレスと、８ビットのデータとを含んでいる。
【００２８】
ロジック回路２０及びマクロ３１は、外部回路からリセット信号入力端子Ｐ１に入力されるリセット信号がローレベルに活性化されている間にリセットされる。その際に、マクロ３１のシリアルＩ／Ｆ回路３は、ビジー信号ＢＳＹ１をローレベルに非活性化する。リセット信号がハイレベルに非活性化されると、ロジック回路２０及びマクロ３１のリセットが解除される。
【００２９】
制御信号及びビジー信号ＢＳＹ１がローレベルに非活性化されているときに、制御回路１０は、ロジック回路２０に供給するイネーブル信号ＥＮ０をハイレベルに活性化すると共に、マクロ３１に供給するイネーブル信号ＥＮ１をローレベルに非活性化する。それにより、半導体集積回路装置が通常動作モードに設定される。
【００３０】
例えば、制御回路１０において、ＮＯＲ回路１３の第１の入力端子にローレベルのビジー信号ＢＳＹ１が入力されると共に、ＮＯＲ回路１３の第２の入力端子にローレベルの制御信号が入力されて、ＮＯＲ回路１３は、ハイレベルのイネーブル信号ＥＮ０を出力する。また、ＯＲ回路１１の反転入力端子にローレベルの制御信号が入力されて、ＯＲ回路１１は、ハイレベルの信号を出力する。ビジー信号ＢＳＹ１がローレベルであるので、ＥＮＯＲ回路１２は、ローレベルのイネーブル信号ＥＮ１を出力する。
【００３１】
その状態においては、マクロ３１が動作を停止する一方、ロジック回路２０が、外部回路からシリアル信号入力端子Ｐ２及びクロック信号入力端子Ｐ３にそれぞれ入力されるシリアルデータ及びクロック信号に従って動作する。ビジー信号ＢＳＹ１が非活性化されているので、セレクター回路４０は、ロジック回路２０から出力されるデータをデータ出力端子Ｐ４に供給する。
【００３２】
制御信号がハイレベルに活性化されたときに、制御回路１０は、ロジック回路２０に供給するイネーブル信号ＥＮ０をローレベルに非活性化すると共に、マクロ３１に供給するイネーブル信号ＥＮ１をハイレベルに活性化する。それにより、半導体集積回路装置がテストモードに移行する。
【００３３】
例えば、制御回路１０において、ＮＯＲ回路１３の第２の入力端子にハイレベルの制御信号が入力されて、ＮＯＲ回路１３は、ローレベルのイネーブル信号ＥＮ０を出力する。また、ＯＲ回路１１の反転入力端子にハイレベルの制御信号が入力されると共に、ＯＲ回路１１の非反転入力端子にローレベルのビジー信号ＢＳＹ１が入力されて、ＯＲ回路１１はローレベルの信号を出力する。従って、ＥＮＯＲ回路１２は、ハイレベルのイネーブル信号ＥＮ１を出力する。
【００３４】
その状態においては、ロジック回路２０が動作を停止する一方、マクロ３１が、ビジー信号ＢＳＹ１をハイレベルに活性化して、シリアル信号の待機モードに移行する。外部回路からシリアル信号入力端子Ｐ２にシリアル信号が入力されると、マクロ３１は、イネーブル信号ＥＮ１が活性化されているときに、シリアル信号入力端子Ｐ２に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定する。
【００３５】
マクロ３１は、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号ＢＳＹ１の活性化を維持すると共に、コマンドによって指定された動作を行う。それにより、メモリー１のテストや、メモリー１へのデータの書込みを行うことができる。ビジー信号ＢＳＹ１が活性化されているので、セレクター回路４０は、マクロ３１から出力されるデータをデータ出力端子Ｐ４に供給する。一方、マクロ３１は、識別コードによって選択されていないと判定した場合に、ビジー信号ＢＳＹ１をローレベルに非活性化して動作を停止する。
【００３６】
例えば、マクロ３１において、シリアルＩ／Ｆ回路３が、イネーブル信号ＥＮ１が活性化されたときにビジー信号ＢＳＹ１を活性化する。また、メモリー１の記憶領域の一部に、マクロ３１に割り当てられた識別コードが格納されている。シリアルＩ／Ｆ回路３は、外部回路からシリアル信号入力端子Ｐ２に入力されるコマンドに含まれている識別コードとメモリー１に格納されている識別コードとを比較することにより、コマンドに含まれている識別コードによってマクロ３１が選択されているか否かを判定する。それにより、選択されたマクロのみが、コマンドによって指定された動作を行うことができる。
【００３７】
シリアルＩ／Ｆ回路３は、マクロ３１が選択されていると判定した場合に、シリアル信号入力端子Ｐ２に入力される一連のシリアル信号に含まれているコマンド、アドレス又はデータ、及び、クロック信号入力端子Ｐ３に入力されるクロック信号に従って、メモリー１を動作させる。
【００３８】
例えば、コマンドが書込み命令である場合に、シリアルＩ／Ｆ回路３は、メモリー１において８ビットのアドレスによって指定された一群のメモリーセルに８ビットのデータを書き込む。あるいは、コマンドが読出し命令である場合に、シリアルＩ／Ｆ回路３は、メモリー１において８ビットのアドレスによって指定された一群のメモリーセルから８ビットのデータを読み出す。
【００３９】
ビジー信号ＢＳＹ１が活性化された後に制御信号がローレベルに非活性化されても、制御回路１０は、ビジー信号ＢＳＹ１が活性化されている期間において、イネーブル信号ＥＮ１の活性化を継続する。例えば、制御回路１０において、ＮＯＲ回路１３の第１の入力端子にハイレベルのビジー信号ＢＳＹ１が入力されて、ＮＯＲ回路１３は、ローレベルのイネーブル信号ＥＮ０を出力する。また、ＯＲ回路１１の非反転入力端子にハイレベルのビジー信号ＢＳＹ１が入力されて、ＯＲ回路１１は、ハイレベルの信号を出力する。従って、ＥＮＯＲ回路１２は、ハイレベルのイネーブル信号ＥＮ１を出力する。
【００４０】
マクロ３１が選択されていると判定した場合に、シリアルＩ／Ｆ回路３は、一連のシリアル信号が入力される期間の経過後にビジー信号ＢＳＹ１を非活性化しても良い。その場合に、外部回路は、マクロ３１が一連のシリアル信号を取り込んだことを確認して、ロジック回路２０や他のマクロの制御に迅速に移行することができる。あるいは、シリアルＩ／Ｆ回路３は、コマンドによって指定された動作を終了した後にビジー信号ＢＳＹ１を非活性化しても良い。その場合に、外部回路は、マクロ３１が動作を終了したことを確認して、マクロ３１に次の動作を行わせることができる。
【００４１】
あるいは、シリアルＩ／Ｆ回路３は、イネーブル信号ＥＮ１が活性化されているときに、外部回路からシリアル信号入力端子Ｐ２に入力される第２のコマンドに含まれている第２の識別コードによってマクロ３１が選択されているか否かを判定し、第２の識別コードによってマクロ３１が選択されていないと判定した場合に、ビジー信号ＢＳＹ１を非活性化しても良い。その場合に、外部回路は、アドレスやデータを同じマクロに繰り返し送信することができる。
【００４２】
制御回路１０は、ビジー信号ＢＳＹ１が非活性化されたときに、ロジック回路２０に供給するイネーブル信号ＥＮ０をハイレベルに活性化すると共に、マクロ３１に供給するイネーブル信号ＥＮ１をローレベルに非活性化する。それにより、半導体集積回路装置が通常動作モードに戻る。
【００４３】
例えば、制御回路１０において、ＮＯＲ回路１３の第１の入力端子にローレベルのビジー信号ＢＳＹ１が入力されると共に、ＮＯＲ回路１３の第２の入力端子にローレベルの制御信号が入力されて、ＮＯＲ回路１３は、ハイレベルのイネーブル信号ＥＮ０を出力する。また、ＯＲ回路１１の反転入力端子にローレベルの制御信号が入力されて、ＯＲ回路１１は、ハイレベルの信号を出力する。ビジー信号ＢＳＹ１がローレベルであるので、ＥＮＯＲ回路１２は、ローレベルのイネーブル信号ＥＮ１を出力する。
【００４４】
＜第１の実施形態の動作例＞
図２は、図１に示す半導体集積回路装置の動作例を示すタイミングチャートである。図２に示すように、電源投入直後においては、リセット信号がローレベルに活性化されて、ロジック回路２０に供給するイネーブル信号ＥＮ０がハイレベルに活性化されると共に、マクロ３１に供給するイネーブル信号ＥＮ１がローレベルに非活性化されている。リセットが解除されると、ロジック回路２０が、外部回路から入力されるシリアルデータ及びクロック信号に従って動作する（通常動作モード）。
【００４５】
その後、制御信号がハイレベルに活性化されると、制御回路１０が、ロジック回路２０に供給するイネーブル信号ＥＮ０をローレベルに非活性化すると共に、マクロ３１に供給するイネーブル信号ＥＮ１をハイレベルに活性化する。それにより、マクロ３１のシリアルＩ／Ｆ回路３が、ビジー信号ＢＳＹ１をハイレベルに活性化する。制御信号は、ビジー信号ＢＳＹ１が活性化された後に非活性化される。
【００４６】
シリアルＩ／Ｆ回路３は、外部回路から入力されるコマンドＣ１［７：０］に含まれている識別コードによってマクロ３１が選択されていると判定した場合に、コマンドＣ１［７：０］、アドレスＷ［７：０］又はデータＤＩ［７：０］、及び、クロック信号に従って、メモリー１を動作させる。
【００４７】
例えば、コマンドＣ１［７：０］が書込み命令である場合に、シリアルＩ／Ｆ回路３は、メモリー１においてアドレスＷ［７：０］によって指定された一群のメモリーセルにデータＤＩ［７：０］を書き込む。あるいは、コマンドＣ１［７：０］が読出し命令である場合に、シリアルＩ／Ｆ回路３は、メモリー１においてアドレスＷ［７：０］によって指定された一群のメモリーセルから８ビットのデータを読み出す。
【００４８】
シリアルＩ／Ｆ回路３は、イネーブル信号ＥＮ１が活性化されているときに、外部回路から入力される第２のコマンドＣ２［７：０］に含まれている第２の識別コードによってマクロ３１が選択されているか否かを判定し、マクロ３１が選択されていないと判定した場合に、ビジー信号ＢＳＹ１を非活性化する。
【００４９】
制御回路１０は、ビジー信号ＢＳＹ１が非活性化されたときに、ロジック回路２０に供給するイネーブル信号ＥＮ０をハイレベルに活性化すると共に、マクロ３１に供給するイネーブル信号ＥＮ１をローレベルに非活性化する。それにより、ロジック回路２０が、外部回路から入力されるシリアルデータ及びクロック信号に従って動作する（通常動作モード）。
【００５０】
本実施形態によれば、マクロ３１から出力されるビジー信号ＢＳＹ１に基づいてシリアルインターフェース動作を制御すれば良いので、シリアル通信の仕様を半導体集積回路装置全体で整合させる必要がなくなる。従って、個々のマクロに対して複雑な制御を必要とせず、外部と効率良くシリアルインターフェース動作を行うことが可能になる。また、個々のマクロについて個別に最適なシリアル通信の仕様を設定できるので、特殊な制御も可能になる。さらに、シリアル信号の長さを必要最小限にできるので、シリアル通信の時間を短縮することが可能になる。
【００５１】
＜第２の実施形態＞
図３は、本発明の第２の実施形態に係る半導体集積回路装置におけるシリアルＩ／Ｆ回路の一部の構成例を示す回路図である。また、図４は、図３に示すシリアルＩ／Ｆ回路の動作例を示すタイミングチャートである。
【００５２】
第２の実施形態においては、マクロ３１（図１）が、イネーブル信号ＥＮ１の活性化に応答してビジー信号ＢＳＹ１を活性化するのではなく、シリアル信号入力端子Ｐ２に入力されるコマンドに含まれている識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号ＢＳＹ１を活性化する。それ以外の点に関しては、第２の実施形態は、第１の実施形態と同様である。
【００５３】
図３に示すシリアルＩ／Ｆ回路３ａは、ＡＮＤ回路５１〜５３と、フリップフロップ５４及び５５と、ＥＮＯＲ回路５６〜５８と、片側反転入力のＡＮＤ回路６１〜６３と、インバーター６４〜６６とを含んでいる。さらに、シリアルＩ／Ｆ回路３ａは、コマンドラッチ用のフリップフロップＦ１０〜Ｆ１９と、アドレスラッチ用のフリップフロップＦ２０〜Ｆ２９と、データラッチ用のフリップフロップＦ３０〜Ｆ３９とを含んでいる。
【００５４】
＜リセット状態＞
ＡＮＤ回路５１の第１の入力端子には、フリップフロップ５５の出力信号が入力され、ＡＮＤ回路５１の第２の入力端子には、リセット信号が入力される。従って、ＡＮＤ回路５１は、リセット信号がローレベルに活性化されているときに、ローレベルの出力信号をフリップフロップ５４の反転リセット端子ＸＲに出力する。それにより、フリップフロップ５４がリセットされて、シリアルイネーブル信号ＳＥＮをローレベルに非活性化する。フリップフロップ５５は、ローレベルのシリアルイネーブル信号ＳＥＮが反転セット端子ＸＳに印加されてセットされ、ハイレベルの出力信号を出力する。
【００５５】
ＡＮＤ回路６１の非反転入力端子には、ローレベルのシリアルイネーブル信号ＳＥＮが入力され、ＡＮＤ回路６１の反転入力端子には、データ終了信号Ｄｅｎｄが入力される。従って、ＡＮＤ回路６１は、コマンドイネーブル信号ＣＥＮをローレベルに非活性化する。ローレベルのコマンドイネーブル信号ＣＥＮは、フリップフロップＦ１０の反転セット端子ＸＳ及びフリップフロップＦ１１〜Ｆ１９の反転リセット端子ＸＲに印加される。それにより、フリップフロップＦ１０がセットされて、ハイレベルの信号（コマンドの初期値）を出力する。また、フリップフロップＦ１１〜Ｆ１９がリセットされて、コマンド終了信号Ｃｅｎｄがローレベルに非活性化される。従って、ビジー信号ＢＳＹ１も、ローレベルに非活性化される。
【００５６】
ローレベルのコマンド終了信号Ｃｅｎｄは、フリップフロップＦ２０の反転セット端子ＸＳ及びフリップフロップＦ２１〜Ｆ２９の反転リセット端子ＸＲに印加される。それにより、フリップフロップＦ２０がセットされて、ハイレベルの信号（アドレスの初期値）を出力する。また、フリップフロップＦ２１〜Ｆ２９がリセットされて、アドレス終了信号Ｗｅｎｄがローレベルに非活性化される。
【００５７】
ローレベルのアドレス終了信号Ｗｅｎｄは、フリップフロップＦ３０の反転セット端子ＸＳ及びフリップフロップＦ３１〜Ｆ３９の反転リセット端子ＸＲに印加される。それにより、フリップフロップＦ３０がセットされて、ハイレベルの信号（データの初期値）を出力する。また、フリップフロップＦ３１〜Ｆ３９がリセットされて、データ終了信号Ｄｅｎｄがローレベルに非活性化される。
【００５８】
ＡＮＤ回路６２の非反転入力端子には、クロック信号が入力され、ＡＮＤ回路６２の反転入力端子には、ローレベルのコマンド終了信号Ｃｅｎｄが入力される。従って、ＡＮＤ回路６２は、クロック信号を出力する。ＡＮＤ回路６３の非反転入力端子には、クロック信号が入力され、ＡＮＤ回路６３の反転入力端子には、ローレベルのアドレス終了信号Ｗｅｎｄが入力される。従って、ＡＮＤ回路６３は、クロック信号を出力する。
【００５９】
＜コマンドのラッチ＞
リセット信号がハイレベルに非活性化されると、ＡＮＤ回路５１の出力信号がハイレベルになるので、フリップフロップ５４のリセットが解除される。フリップフロップ５４は、データ入力端子Ｄにハイレベルの電位ＶＨが入力されているので、イネーブル信号ＥＮ１がハイレベルに活性化されると、シリアルイネーブル信号ＳＥＮをハイレベルに活性化する。それにより、フリップフロップ５５のセットが解除されると共に、ＡＮＤ回路６１が、コマンドイネーブル信号ＣＥＮをハイレベルに活性化する。
【００６０】
従って、フリップフロップＦ１０のセットが解除されると共に、フリップフロップＦ１１〜Ｆ１９のリセットが解除される。フリップフロップＦ１０〜Ｆ１８は、クロック信号の立ち上がりに同期してコマンドＣ［７：０］を順次ラッチする。コマンドイネーブル信号ＣＥＮがハイレベルに活性化されてからクロック信号の８番目のパルスの立ち上がりのタイミングで、フリップフロップＦ１０〜Ｆ１７がコマンドＣ［０］〜Ｃ［７］をそれぞれラッチし、フリップフロップＦ１８がハイレベルの信号（コマンドの初期値）をラッチする。フリップフロップＦ１９は、コマンドイネーブル信号ＣＥＮがハイレベルに活性化されてからクロック信号の８番目のパルスの立ち下がりのタイミングで、コマンド終了信号Ｃｅｎｄをハイレベルに活性化する。従って、ＡＮＤ回路６２の出力信号がローレベルになる。
【００６１】
ここで、コマンドＣ［５］〜Ｃ［７］は、マクロを選択するための識別コードに相当する。また、メモリー１（図１）には、マクロ３１に割り当てられた識別コードＳ５〜Ｓ７が格納されている。ＥＮＯＲ回路５６〜５８は、コマンドＣ［５］〜Ｃ［７］を識別コードＳ５〜Ｓ７とそれぞれ比較して、両者が一致していれば、比較結果を表す信号をハイレベルとし、両者が一致していなければ、比較結果を表す信号をローレベルとする。ＡＮＤ回路５３は、全ての比較結果を表す信号がハイレベルであるときに、選択信号ＳＥＬをハイレベルに活性化する。フリップフロップ５５は、コマンド終了信号Ｃｅｎｄがハイレベルに活性化されるタイミングで選択信号ＳＥＬをラッチする。
【００６２】
ＡＮＤ回路５２の第１の入力端子には、フリップフロップ５５にラッチされた選択信号ＳＥＬが入力され、ＡＮＤ回路５２の第２の入力端子には、コマンド終了信号Ｃｅｎｄが入力される。従って、ＡＮＤ回路５２は、フリップフロップ５５にラッチされた選択信号ＳＥＬ及びコマンド終了信号Ｃｅｎｄがハイレベルに活性化されているときに、ビジー信号ＢＳＹ１をハイレベルに活性化する。なお、フリップフロップ５５にラッチされた選択信号ＳＥＬがローレベルである場合には、ビジー信号ＢＳＹ１が活性化されない。
【００６３】
＜アドレスのラッチ＞
コマンド終了信号Ｃｅｎｄがハイレベルに活性化されることにより、フリップフロップＦ２０のセットが解除されると共に、フリップフロップＦ２１〜Ｆ２９のリセットが解除される。フリップフロップＦ２０〜Ｆ２８は、クロック信号の立ち上がりに同期してアドレスＷ［７：０］を順次ラッチする。
【００６４】
コマンド終了信号Ｃｅｎｄがハイレベルに活性化されてからクロック信号の８番目のパルスの立ち上がりのタイミングで、フリップフロップＦ２０〜Ｆ２７がアドレスＷ［０］〜Ｗ［７］をそれぞれラッチし、フリップフロップＦ２８がハイレベルの信号（アドレスの初期値）をラッチする。フリップフロップＦ２９は、コマンド終了信号Ｃｅｎｄがハイレベルに活性化されてからクロック信号の８番目のパルスの立ち下がりのタイミングで、アドレス終了信号Ｗｅｎｄをハイレベルに活性化する。従って、ＡＮＤ回路６３の出力信号がローレベルになる。
【００６５】
＜データのラッチ＞
アドレス終了信号Ｗｅｎｄがハイレベルに活性化されることにより、フリップフロップＦ３０のセットが解除されると共に、フリップフロップＦ３１〜Ｆ３９のリセットが解除される。フリップフロップＦ３０〜Ｆ３８は、クロック信号の立ち上がりに同期してデータＤＩ［７：０］を順次ラッチする。
【００６６】
アドレス終了信号Ｗｅｎｄがハイレベルに非活性化されてからクロック信号の８番目のパルスが立ち上がるタイミングで、フリップフロップＦ３０〜Ｆ３７が、データＤＩ［０］〜ＤＩ［７］をそれぞれラッチし、フリップフロップＦ３８が、ハイレベルの信号（データの初期値）をラッチする。フリップフロップＦ３９は、アドレス終了信号Ｗｅｎｄがハイレベルに非活性化されてからクロック信号の８番目のパルスの立ち下がりのタイミングで、データ終了信号Ｄｅｎｄをハイレベルに活性化する。従って、ＡＮＤ回路６１が、コマンドイネーブル信号ＣＥＮをローレベルに非活性化する。
【００６７】
また、シリアルＩ／Ｆ回路３ａは、メモリー１（図１）を動作させる。例えば、シリアルＩ／Ｆ回路３ａは、メモリー１においてアドレスＷ［７：０］によって指定された一群のメモリーセルにデータＤＩ［７：０］を書き込む。さらに、フリップフロップＦ１９がリセットされて、コマンド終了信号Ｃｅｎｄをローレベルに非活性化する。それにより、ビジー信号ＢＳＹ１、アドレス終了信号Ｗｅｎｄ、及び、データ終了信号Ｄｅｎｄもローレベルに非活性化される。また、ビジー信号ＢＳＹ１が非活性化されることにより、制御回路１０（図１）が、イネーブル信号ＥＮ１をローレベルに非活性化する。
【００６８】
第２の実施形態も、第１の実施形態におけるのと同様の効果を奏することができる。また、第２の実施形態によれば、半導体集積回路装置が複数のマクロを含む場合であっても、複数のビジー信号が同時に活性化されることがないので、動作しているマクロを特定することが容易になる。
【００６９】
＜第３の実施形態＞
図５は、本発明の第３の実施形態に係る半導体集積回路装置の一部の構成例を示す回路図である。また、図６は、図５に示す半導体集積回路装置の第１の動作例を示すタイミングチャートである。
【００７０】
第３の実施形態においては、半導体集積回路装置が、シリアルＩ／Ｆ制御回路（以下においては、単に「制御回路」ともいう）１０ａと、複数のマクロ（図５においては、一例として、マクロ３１及び３２を示す）と、バッファー回路７１及び７２とを含んでおり、ロジック回路２０及びバッファー回路７０をさらに含んでも良い。それ以外の点に関しては、第３の実施形態は、第１の実施形態又は第２の実施形態と同様である。
【００７１】
例えば、制御回路１０ａは、ＯＲ回路１４と、ＥＮＯＲ回路１５及び１６と、ＡＮＤ回路１７及び１８と、ＮＯＲ回路１９とを含んでいる。制御回路１０ａは、シリアルインターフェース制御信号（以下においては、単に「制御信号」ともいう）に従って、半導体集積回路装置の内部回路とＩＣテスター等の外部回路との間のシリアルインターフェース動作を個別に制御する。
【００７２】
マクロ３２は、シリアルＩ／Ｆ（インターフェース）回路４と、メモリー２等のデバイスとを含んでいる。シリアルＩ／Ｆ回路４とメモリー２との間においては、パラレル信号が伝送される。シリアル信号入力端子Ｐ２には、ロジック回路２０に供給されるシリアル信号（シリアルデータ）、又は、マクロ３１又は３２に供給されるシリアル信号が入力される。
【００７３】
マクロ３１及び３２は、それぞれのシリアル通信の仕様に基づいて、シリアルインターフェース動作を行う。例えば、マクロ３１は、識別コードを含む８ビットのコマンドと、８ビットのアドレスと、８ビットのデータとを含むシリアル信号が供給されて動作する。一方、マクロ３２は、識別コードを含む８ビットのコマンドと、１６ビットのアドレスと、１６ビットのデータとを含むシリアル信号が供給されて動作する。
【００７４】
バッファー回路７０〜７２の各々は、イネーブル端子Ｅを有しており、イネーブル端子Ｅに印加される信号がハイレベルに活性化されたときに、入力端子に入力される信号をバッファーして出力端子から出力する。また、バッファー回路７０〜７２の各々は、イネーブル端子Ｅに印加される信号がローレベルに非活性化されたときに、出力端子をハイ・インピーダンス状態にする。
【００７５】
マクロ３１及び３２は、外部回路からリセット信号入力端子Ｐ１に供給されるリセット信号がローレベルに活性化されている間にリセットされる。その際に、シリアルＩ／Ｆ回路３及び４は、ビジー信号ＢＳＹ１及びＢＳＹ２をそれぞれローレベルに非活性化する。リセット信号がハイレベルに非活性化されると、マクロ３１及び３２のリセットが解除される。
【００７６】
制御信号及び全てのビジー信号ＢＳＹ１〜ＢＳＹ２がローレベルに非活性化されているときに、制御回路１０ａは、ロジック回路２０に供給するイネーブル信号ＥＮ０をハイレベルに活性化すると共に、マクロ３１及び３２にそれぞれ供給するイネーブル信号ＥＮ１及びＥＮ２をローレベルに非活性化する。それにより、半導体集積回路装置が通常動作モードに設定される。
【００７７】
例えば、制御回路１０ａにおいて、ＡＮＤ回路１７及び１８の第２の入力端子にローレベルの制御信号が入力されて、ＡＮＤ回路１７及び１８は、ローレベルのイネーブル信号ＥＮ１及びＥＮ２をそれぞれ出力する。また、ＮＯＲ回路１９の２つの入力端子にローレベルのイネーブル信号ＥＮ１及びＥＮ２がそれぞれ入力されて、ＮＯＲ回路１９は、ハイレベルのイネーブル信号ＥＮ０を出力する。
【００７８】
その状態においては、マクロ３１及び３２が動作を停止する一方、ロジック回路２０が、外部回路からシリアル信号入力端子Ｐ２及びクロック信号入力端子Ｐ３にそれぞれ入力されるシリアルデータ及びクロック信号に従って動作する。イネーブル信号ＥＮ０が活性化されているので、バッファー回路７０は、ロジック回路２０から出力されるデータをデータ出力端子Ｐ４に供給する。
【００７９】
制御回路１０ａは、制御信号がハイレベルに活性化されたときに、マクロ３１及び３２にそれぞれ供給するイネーブル信号ＥＮ１及びＥＮ２をハイレベルに活性化すると共に、ロジック回路２０に供給するイネーブル信号ＥＮ０をローレベルに非活性化する。それにより、半導体集積回路装置がテストモードに移行する。
【００８０】
例えば、通常動作モードにおいて、制御回路１０ａのＥＮＯＲ回路１５及び１６の出力信号はハイレベルになっている。従って、制御信号がハイレベルに活性化されたときに、ＡＮＤ回路１７及び１８は、ハイレベルのイネーブル信号ＥＮ１及びＥＮ２をそれぞれ出力する。また、ＮＯＲ回路１９の２つの入力端子にハイレベルのイネーブル信号ＥＮ１及びＥＮ２がそれぞれ入力されて、ＮＯＲ回路１９は、ローレベルのイネーブル信号ＥＮ０を出力する。
【００８１】
その状態においては、ロジック回路２０が動作を停止する一方、マクロ３１及び３２が、シリアル信号の待機モードに移行する。マクロ３１は、イネーブル信号ＥＮ１が活性化されているときに、外部回路からシリアル信号入力端子Ｐ２に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定する。
【００８２】
マクロ３１は、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号ＢＳＹ１をハイレベルに活性化すると共に、コマンドによって指定された動作を行う。一方、マクロ３１は、識別コードによって選択されていないと判定した場合に、ビジー信号ＢＳＹ１を非活性化して動作を停止する。
【００８３】
例えば、マクロ３１において、シリアルＩ／Ｆ回路３が、外部回路からシリアル信号入力端子Ｐ２に入力されるコマンドに含まれている識別コードとメモリー１に格納されている識別コードとを比較することにより、コマンドに含まれている識別コードによってマクロ３１が選択されているか否かを判定する。
【００８４】
シリアルＩ／Ｆ回路３は、マクロ３１が選択されていると判定した場合に、ビジー信号ＢＳＹ１を活性化する。従って、バッファー回路７１は、マクロ３１から出力されるデータをデータ出力端子Ｐ４に供給する。また、シリアルＩ／Ｆ回路３は、シリアル信号入力端子Ｐ２に入力される一連のシリアル信号に含まれているコマンド、アドレス又はデータ、及び、クロック信号入力端子Ｐ３に入力されるクロック信号に従って、メモリー１を動作させる。
【００８５】
例えば、コマンドＣ［７：０］が書込み命令である場合に、シリアルＩ／Ｆ回路３は、メモリー１においてアドレスＷ［７：０］によって指定された一群のメモリーセルにデータＤＩ［７：０］を書き込む。あるいは、コマンドＣ［７：０］が読出し命令である場合に、シリアルＩ／Ｆ回路３は、メモリー１においてアドレスＷ［７：０］によって指定された一群のメモリーセルから８ビットのデータを読み出す。
【００８６】
同様に、マクロ３２も、イネーブル信号ＥＮ２が活性化されているときに、外部回路からシリアル信号入力端子Ｐ２に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定する。マクロ３２は、識別コードによって選択されていると判定した場合に、少なくとも一連のシリアル信号が入力される期間においてビジー信号ＢＳＹ２をハイレベルに活性化すると共に、コマンドによって指定された動作を行う。それにより、メモリー２のテストや、不揮発性メモリーであるメモリー２へのデータの書込みを行うことができる。一方、マクロ３２は、識別コードによって選択されていないと判定した場合に、ビジー信号ＢＳＹ２を非活性化して動作を停止する。
【００８７】
例えば、マクロ３２において、シリアルＩ／Ｆ回路４が、外部回路からシリアル信号入力端子Ｐ２に入力されるコマンドに含まれている識別コードとメモリー２に格納されている識別コードとを比較することにより、コマンドに含まれている識別コードによってマクロ３２が選択されているか否かを判定する。
【００８８】
シリアルＩ／Ｆ回路４は、マクロ３２が選択されていると判定した場合に、ビジー信号ＢＳＹ２を活性化する。従って、バッファー回路７２は、マクロ３２から出力されるデータをデータ出力端子Ｐ４に供給する。また、シリアルＩ／Ｆ回路４は、シリアル信号入力端子Ｐ２に入力される一連のシリアル信号に含まれているコマンド、アドレス又はデータ、及び、クロック信号入力端子Ｐ３に入力されるクロック信号に従って、メモリー２を動作させる。
【００８９】
例えば、コマンドが書込み命令である場合に、シリアルＩ／Ｆ回路４は、メモリー２において１６ビットのアドレスによって指定された一群のメモリーセルに１６ビットのデータを書き込む。あるいは、コマンドが読出し命令である場合に、シリアルＩ／Ｆ回路４は、メモリー２において１６ビットのアドレスによって指定された一群のメモリーセルから１６ビットのデータを読み出す。
【００９０】
シリアルＩ／Ｆ回路３又は４は、一連のシリアル信号が入力される期間の経過後にビジー信号ＢＳＹ１又はＢＳＹ２を非活性化しても良いし、コマンドによって指定された動作を終了した後にビジー信号ＢＳＹ１又はＢＳＹ２を非活性化しても良い。
【００９１】
制御回路１０ａは、複数のマクロ３１及び３２の内のいずれか１つのマクロがビジー信号を活性化したときに、他のマクロに供給するイネーブル信号を非活性化する。例えば、制御回路１０ａは、マクロ３１から出力されるビジー信号ＢＳＹ１がハイレベルに活性化されたときに、マクロ３２に供給するイネーブル信号Ｅ２を非活性化する。
【００９２】
制御回路１０ａにおいて、ハイレベルのビジー信号ＢＳＹ１が第１の入力端子に供給されるＯＲ回路１４は、共通ビジー信号ＢＳＹＣをハイレベルに活性化する。従って、ＥＮＯＲ回路１５は、ハイレベルの信号を出力し、ＥＮＯＲ回路１６は、ローレベルの信号を出力する。その結果、ＡＮＤ回路１７は、イネーブル信号Ｅ１の活性化を維持し、ＡＮＤ回路１８は、イネーブル信号Ｅ２をローレベルに非活性化する。それにより、選択されていないマクロ３２の動作を停止させることができる。
【００９３】
また、制御回路１０ａは、複数のマクロ３１及び３２の内のいずれか１つのマクロから出力されるビジー信号が非活性化されたときに、他のマクロに供給するイネーブル信号を再び活性化する。例えば、制御回路１０ａは、マクロ３１から出力されるビジー信号ＢＳＹ１がローレベルに非活性化されたときに、マクロ３２に供給するイネーブル信号Ｅ２を再び活性化する。それにより、マクロ３２も、識別コードによって選択されているか否かを判定することが可能になる。
【００９４】
図７は、図５に示す半導体集積回路装置の第１の動作例を示すフローチャートである。図７のステップＳ１１において、半導体集積回路装置に電源電圧が投入されて半導体集積回路装置内の各回路がリセットされると、全てのマクロが、ビジー信号ＢＳＹをローレベル「０」に非活性化する。その後、制御信号が活性化される。
【００９５】
ステップＳ１２において、制御回路１０ａが、全てのマクロに供給するイネーブル信号ＥＮをハイレベル「１」に活性化する。ステップＳ１３において、全てのマクロが、シリアル信号入力端子に入力されるコマンドＣ［７：０］を保持する。
【００９６】
ステップＳ１４において、全てのマクロが、コマンドＣ［７：０］に含まれている識別コードによって選択されているか否かを判定する。識別コードによって選択されているマクロ（例えば、マクロ３１）においては、処理がステップＳ１５に移行する。ステップＳ１５において、マクロ３１が、ビジー信号ＢＳＹ１をハイレベル「１」に活性化する。
【００９７】
それにより、制御回路１０ａが、識別コードによって選択されていないマクロ（例えば、マクロ３２）に供給するイネーブル信号Ｅ２を非活性化する。マクロ３２は、イネーブル信号Ｅ２が活性化されるまで動作を停止する。
【００９８】
さらに、マクロ３１のシリアルＩ／Ｆ回路３が、ステップＳ１６において、シリアル信号入力端子に入力されるアドレスＷ［７：０］を保持した後に、ステップＳ１７において、シリアル信号入力端子に入力されるデータＤＩ［７：０］を保持する。
【００９９】
ステップＳ１８において、シリアルＩ／Ｆ回路３が、メモリー１を動作させる。例えば、シリアルＩ／Ｆ回路３は、メモリー１においてアドレスＷ［７：０］によって指定された一群のメモリーセルにデータＤＩ［７：０］を書き込む。ステップＳ１９において、マクロ３１が、ビジー信号ＢＳＹ１をローレベル「０」に非活性化する。その後、処理がステップＳ１２に戻る。
【０１００】
ステップＳ１２において、制御回路１０ａが、全てのマクロに供給するイネーブル信号ＥＮをハイレベル「１」に活性化する。ステップＳ１３において、全てのマクロが、シリアル信号入力端子に入力されるコマンドＣ［７：０］を保持する。
【０１０１】
ステップＳ１４において、全てのマクロが、コマンドＣ［７：０］に含まれている識別コードによって選択されているか否かを判定する。識別コードによって選択されているマクロ（例えば、マクロ３２）においては、処理がステップＳ１５に移行する。ステップＳ１５において、マクロ３２が、ビジー信号ＢＳＹ２をハイレベル「１」に活性化する。
【０１０２】
それにより、制御回路１０ａが、識別コードによって選択されていないマクロ（例えば、マクロ３１）に供給するイネーブル信号Ｅ１を非活性化する。マクロ３１は、イネーブル信号Ｅ１が活性化されるまで動作を停止する。
【０１０３】
さらに、マクロ３２のシリアルＩ／Ｆ回路４が、ステップＳ１６において、シリアル信号入力端子に入力されるアドレスを保持した後に、ステップＳ１７において、シリアル信号入力端子に入力されるデータを保持する。
【０１０４】
ステップＳ１８において、シリアルＩ／Ｆ回路４が、メモリー２を動作させる。例えば、シリアルＩ／Ｆ回路４は、メモリー２においてアドレスによって指定された一群のメモリーセルにデータを書き込む。ステップＳ１９において、マクロ３２が、ビジー信号ＢＳＹ１をローレベル「０」に非活性化する。その後、処理がステップＳ１２に戻る。
【０１０５】
図８は、図５に示す半導体集積回路装置の第１の動作例におけるシリアル信号と動作内容との関係を示す図である。シリアル信号入力端子に入力される第１のシリアル信号は、マクロ３１のメモリー１のライト（書込み）を表すコマンドＣ［７：０］と、アドレスＷ［７：０］と、データＤＩ［７：０］とを含んでいる。第１のシリアル信号がマクロ３１に保持されると、メモリー１におけるアドレス１のライトが行われる。
【０１０６】
シリアル信号入力端子に入力される第２のシリアル信号は、マクロ３１のメモリー１のライトを表すコマンドＣ［７：０］と、アドレスＷ［７：０］と、データＤＩ［７：０］とを含んでいる。第２のシリアル信号がマクロ３１に保持されると、メモリー１におけるアドレス２のライトが行われる。
【０１０７】
シリアル信号入力端子に入力される第３のシリアル信号は、マクロ３１のメモリー１のリード（読出し）を表すコマンドＣ［７：０］と、アドレスＷ［７：０］と、データＤＩ［７：０］とを含んでいる。第３のシリアル信号がマクロ３１に保持されると、メモリー１におけるアドレス１のリードが行われる。
【０１０８】
シリアル信号入力端子に入力される第４のシリアル信号は、マクロ３１のメモリー１のリードを表すコマンドＣ［７：０］と、アドレスＷ［７：０］と、データＤＩ［７：０］とを含んでいる。第４のシリアル信号がマクロ３１に保持されると、メモリー１におけるアドレス２のリードが行われる。
【０１０９】
シリアル信号入力端子に入力される第５のシリアル信号は、マクロ３２のメモリー２のライトを表すコマンドＣ［７：０］と、アドレスＷ［１５：０］と、データＤＩ［１５：０］とを含んでいる。第５のシリアル信号がマクロ３２に保持されると、メモリー２におけるアドレス１のライトが行われる。
【０１１０】
シリアル信号入力端子に入力される第６のシリアル信号は、マクロ３２のメモリー２のライトを表すコマンドＣ［７：０］と、アドレスＷ［１５：０］と、データＤＩ［１５：０］とを含んでいる。第６のシリアル信号がマクロ３２に保持されると、メモリー２におけるアドレス２のライトが行われる。
【０１１１】
シリアル信号入力端子に入力される第７のシリアル信号は、マクロ３２のメモリー２のリードを表すコマンドＣ［７：０］と、アドレスＷ［１５：０］と、データＤＩ［１５：０］とを含んでいる。第７のシリアル信号がマクロ３２に保持されると、メモリー２におけるアドレス１のリードが行われる。
【０１１２】
シリアル信号入力端子に入力される第８のシリアル信号は、マクロ３２のメモリー２のリードを表すコマンドＣ［７：０］と、アドレスＷ［１５：０］と、データＤＩ［１５：０］とを含んでいる。第８のシリアル信号がマクロ３２に保持されると、メモリー２におけるアドレス２のリードが行われる。
【０１１３】
第１の動作例によれば、メモリー１とメモリー２との間でシリアル通信の仕様が異なっていても、ビジー信号に従ってメモリー１及び２の動作を制御することにより、シリアル通信の仕様の切換えが、マクロの選択と共に自動的に行われる。従って、制御回路１０ａは、マクロとの間の通信状況を常に把握する必要はなく、ビジー信号の非活性化を待つだけで良い。
【０１１４】
＜第３の実施形態の第２の動作例＞
図９は、図５に示す半導体集積回路装置の第２の動作例を示すタイミングチャートである。第２の動作例においては、マクロが、シリアル信号の入力後又は指定動作の終了後にビジー信号を非活性化するのではなく、その後のコマンドに含まれている識別コードによって選択されていないと判定した場合に、ビジー信号を非活性化する。その他の点に関して、第２の動作例は、第１の動作例と同様である。
【０１１５】
マクロ３１及び３２は、外部回路からリセット信号入力端子Ｐ１に供給されるリセット信号がローレベルに活性化されている間にリセットされる。その際に、シリアルＩ／Ｆ回路３及び４は、ビジー信号ＢＳＹ１及びＢＳＹ２をそれぞれローレベルに非活性化する。リセット信号がハイレベルに非活性化されると、マクロ３１及び３２のリセットが解除される。
【０１１６】
制御回路１０ａは、制御信号がハイレベルに活性化されたときに、マクロ３１及び３２にそれぞれ供給するイネーブル信号ＥＮ１及びＥＮ２をハイレベルに活性化する。それにより、半導体集積回路装置がテストモードに移行する。
【０１１７】
その状態においては、マクロ３１及び３２が、シリアル信号の待機モードに移行する。マクロ３１は、イネーブル信号Ｅ１が活性化されているときに、シリアル信号入力端子Ｐ２に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定する。マクロ３１は、識別コードによって選択されていると判定した場合に、ビジー信号ＢＳＹ１をハイレベルに活性化すると共に、コマンドによって指定された動作を行う。
【０１１８】
例えば、マクロ３１において、シリアルＩ／Ｆ回路３が、コマンドＣ１［７：０］が書込み命令である場合に、メモリー１においてアドレスＷ［７：０］によって指定された一群のメモリーセルにデータＤ［７：０］を書き込む。また、シリアルＩ／Ｆ回路３は、コマンドＣ２［７：０］が読出し命令である場合に、メモリー１においてアドレスＷ［７：０］によって指定された一群のメモリーセルから８ビットのデータを読み出す。
【０１１９】
さらに、シリアルＩ／Ｆ回路３は、コマンドＣ３［７：０］に含まれている識別コードによってマクロ３１が選択されているか否かを判定し、マクロ３１が選択されていないと判定した場合に、ビジー信号ＢＳＹ１を非活性化する。制御回路１０ａは、マクロ３１から出力されるビジー信号ＢＳＹ１が非活性化されたときに、マクロ３２に供給するイネーブル信号ＥＮ２を活性化する。それにより、マクロ３２は、シリアル信号の待機モードに移行する。
【０１２０】
マクロ３２は、イネーブル信号ＥＮ２が活性化されているときに、シリアル信号入力端子Ｐ２に入力されるコマンドに含まれている識別コードによって選択されているか否かを判定し、識別コードによって選択されていると判定した場合に、ビジー信号ＢＳＹ２をハイレベルに活性化すると共に、コマンドによって指定された動作を行う。
【０１２１】
例えば、マクロ３２において、シリアルＩ／Ｆ回路４が、コマンドＣ４［７：０］が書込み命令である場合に、メモリー２においてアドレスＷ［１５：０］によって指定された一群のメモリーセルにデータＤ［１５：０］を書き込む。あるいは、シリアルＩ／Ｆ回路４は、コマンドＣ４［７：０］が読出し命令である場合に、メモリー２においてアドレスＷ［１５：０］によって指定された一群のメモリーセルから１６ビットのデータを読み出す。
【０１２２】
図１０は、図５に示す半導体集積回路装置の第２の動作例を示すフローチャートである。図１０のステップＳ２１において、半導体集積回路装置に電源電圧が投入されて半導体集積回路装置内の各回路がリセットされると、全てのマクロが、ビジー信号ＢＳＹをローレベル「０」に非活性化する。その後、制御信号が活性化される。
【０１２３】
ステップＳ２２において、制御回路１０ａが、全てのマクロに供給するイネーブル信号ＥＮをハイレベル「１」に活性化する。ステップＳ２３において、全てのマクロが、シリアル信号入力端子に入力されるコマンドの最上位ビットＣ［７］を保持する。さらに、ステップＳ２４において、全てのマクロが、シリアル信号入力端子に入力されるコマンドの残りのビットＣ［６：０］を保持する。
【０１２４】
ステップＳ２５において、全てのマクロが、コマンドＣ［７：０］に含まれている識別コードによって選択されているか否かを判定する。識別コードによって選択されているマクロ（例えば、マクロ３１）においては、処理がステップＳ２７に移行する。ステップＳ２７において、マクロ３１が、ビジー信号ＢＳＹ１をハイレベル「１」に活性化する。
【０１２５】
それにより、制御回路１０ａが、識別コードによって選択されていないマクロ（例えば、マクロ３２）に供給するイネーブル信号Ｅ２を非活性化する。マクロ３２においては、処理がステップＳ２６に移行して、ビジー信号ＢＳＹ２がローレベル「０」に維持される。その後、マクロ３２は、イネーブル信号Ｅ２が活性化されるまで動作を停止する。
【０１２６】
さらに、マクロ３１のシリアルＩ／Ｆ回路３は、ステップＳ２８において、シリアル信号入力端子に入力されるアドレスの最上位ビットＷ［７］を保持する。この例において、アドレスの最上位ビットＷ［７］は、本来のアドレスではなく、処理の分岐を制御するための制御コードとして用いられている。ステップＳ２９において、シリアルＩ／Ｆ回路３が、アドレスの最上位ビットＷ［７］が「０」であるか否かを判定する。
【０１２７】
アドレスの最上位ビットＷ［７］が「０」であれば、処理がステップＳ３０に移行する。シリアルＩ／Ｆ回路３は、ステップＳ３０において、シリアル信号入力端子に入力されるアドレスの残りのビットＷ［６：０］を保持した後に、ステップＳ３１において、シリアル信号入力端子に入力されるデータＤＩ［７：０］を保持する。
【０１２８】
ステップＳ３２において、シリアルＩ／Ｆ回路３が、メモリー１を動作させる。例えば、シリアルＩ／Ｆ回路３は、メモリー１においてアドレスＷ［６：０］によって指定された一群のメモリーセルにデータＤＩ［７：０］を書き込む。その後、処理がステップＳ２８に戻る。
【０１２９】
ステップＳ２８において、シリアルＩ／Ｆ回路３が、シリアル信号入力端子に入力されるアドレスの最上位ビットＷ［７］を保持する。ステップＳ２９において、シリアルＩ／Ｆ回路３が、アドレスの最上位ビットＷ［７］が「０」であるか否かを判定する。
【０１３０】
アドレスの最上位ビットＷ［７］が「０」であれば、ステップＳ３０〜Ｓ３２が繰り返されて、メモリー１に対するデータの書込みが行われる。一方、アドレスの最上位ビットＷ［７］が「１」であれば、処理がステップＳ２４に戻る。ステップＳ２４において、シリアルＩ／Ｆ回路３が、シリアル信号入力端子に入力されるコマンドの残りのビットＣ［６：０］を保持する。
【０１３１】
ステップＳ２５において、シリアルＩ／Ｆ回路３が、コマンドＣ［７：０］に含まれている識別コードによってマクロ３１が選択されているか否かを判定する。識別コードによってマクロ３１が選択されている場合には、処理がステップＳ２７に移行して、シリアルＩ／Ｆ回路３が、ビジー信号ＢＳＹ１をハイレベル「１」に維持する。
【０１３２】
ステップＳ２８において、シリアルＩ／Ｆ回路３が、シリアル信号入力端子に入力されるアドレスの最上位ビットＷ［７］を保持する。ステップＳ２９において、シリアルＩ／Ｆ回路３が、アドレスの最上位ビットＷ［７］が「０」であるか否かを判定する。
【０１３３】
アドレスの最上位ビットＷ［７］が「０」であれば、処理がステップＳ３０に移行する。シリアルＩ／Ｆ回路３は、ステップＳ３０において、シリアル信号入力端子に入力されるアドレスの残りのビットＷ［６：０］を保持した後に、ステップＳ３１において、シリアル信号入力端子に入力されるデータＤＩ［７：０］を保持する。
【０１３４】
ステップＳ３２において、シリアルＩ／Ｆ回路３が、メモリー１を動作させる。例えば、シリアルＩ／Ｆ回路３は、メモリー１においてアドレスＷ［６：０］によって指定された一群のメモリーセルから８ビットのデータを読み出す。その後、処理がステップＳ２８に戻る。
【０１３５】
ステップＳ２８において、シリアルＩ／Ｆ回路３が、シリアル信号入力端子に入力されるアドレスの最上位ビットＷ［７］を保持する。ステップＳ２９において、シリアルＩ／Ｆ回路３が、アドレスの最上位ビットＷ［７］が「０」であるか否かを判定する。
【０１３６】
アドレスの最上位ビットＷ［７］が「０」であれば、ステップＳ３０〜Ｓ３２が繰り返されて、メモリー１からのデータの読出しが行われる。一方、アドレスの最上位ビットＷ［７］が「１」であれば、処理がステップＳ２４に戻る。ステップＳ２４において、シリアルＩ／Ｆ回路３が、シリアル信号入力端子に入力されるコマンドの残りのビットＣ［６：０］を保持する。
【０１３７】
ステップＳ２５において、シリアルＩ／Ｆ回路３が、コマンドＣ［７：０］に含まれている識別コードによって選択されているか否かを判定する。識別コードによってマクロ３１が選択されていない場合には、処理がステップＳ２６に移行して、シリアルＩ／Ｆ回路３が、ビジー信号ＢＳＹ１をローレベル「０」に非活性化する。その後、処理がステップＳ２２に戻る。
【０１３８】
ステップＳ２２において、制御回路１０ａが、全てのマクロに供給するイネーブル信号ＥＮをハイレベル「１」に活性化する。ステップＳ２３において、全てのマクロが、シリアル信号入力端子に入力されるコマンドの最上位ビットＣ［７］を保持する。さらに、ステップＳ２４において、全てのマクロが、シリアル信号入力端子に入力されるコマンドの残りのビットＣ［６：０］を保持する。
【０１３９】
ステップＳ２５において、全てのマクロが、コマンドＣ［７：０］に含まれている識別コードによって選択されているか否かを判定する。識別コードによって選択されているマクロ（例えば、マクロ３２）においては、処理がステップＳ２７に移行する。ステップＳ２７において、マクロ３２が、ビジー信号ＢＳＹ２をハイレベル「１」に活性化する。
【０１４０】
それにより、制御回路１０ａが、識別コードによって選択されていないマクロ（例えば、マクロ３１）に供給するイネーブル信号Ｅ１を非活性化する。マクロ３１においては、処理がステップＳ２６に移行して、ビジー信号ＢＳＹ１がローレベル「０」に維持される。その後、マクロ３１は、イネーブル信号Ｅ１が活性化されるまで動作を停止する。
【０１４１】
さらに、マクロ３２のシリアルＩ／Ｆ回路４が、ステップＳ２８〜Ｓ３１において、シリアル信号入力端子に入力されるアドレス及びデータを保持し、ステップＳ３２において、メモリー２を動作させる。ステップＳ２８〜Ｓ３２は、必要に応じて繰り返される。
【０１４２】
図１１は、図５に示す半導体集積回路装置の第２の動作例におけるシリアル信号と動作内容との関係を示す図である。シリアル信号入力端子に入力される第１のシリアル信号は、マクロ３１のメモリー１のライト（書込み）を表すコマンドＣ［７：０］と、第１のアドレスＷ［７：０］及び第１のデータＤＩ［７：０］と、第２のアドレスＷ［７：０］及び第２のデータＤＩ［７：０］とを含んでいる。
【０１４３】
コマンドＣ［７：０］と、第１のアドレスＷ［７：０］及び第１のデータＤＩ［７：０］とがマクロ３１に保持されると、メモリー１におけるアドレス１のライトが行われる。次に、第２のアドレスＷ［７：０］及び第２のデータＤＩ［７：０］がマクロ３１に保持されると、メモリー１におけるアドレス２のライトが行われる。
【０１４４】
シリアル信号入力端子に入力される第２のシリアル信号は、マクロ３１のメモリー１のリード（読出し）を表すアドレスの最上位ビットＷ［７］及びコマンドの残りのビットＣ［６：０］と、第１のアドレスＷ［７：０］及び第１のデータＤＩ［７：０］と、第２のアドレスＷ［７：０］及び第２のデータＤＩ［７：０］とを含んでいる。
【０１４５】
アドレスの最上位ビットＷ［７］及びコマンドの残りのビットＣ［６：０］と、第１のアドレスＷ［７：０］及び第１のデータＤＩ［７：０］とがマクロ３１に保持されると、メモリー１におけるアドレス１のリードが行われる。次に、第２のアドレスＷ［７：０］及び第２のデータＤＩ［７：０］がマクロ３１に保持されると、メモリー１におけるアドレス２のリードが行われる。
【０１４６】
シリアル信号入力端子に入力される第３のシリアル信号は、マクロ３１のメモリー１の非選択を表すアドレスの最上位ビットＷ［７］及びコマンドの残りのビットＣ［６：０］を含んでいる。第３のシリアル信号がマクロ３１に保持されると、メモリー１が非選択にされる。
【０１４７】
シリアル信号入力端子に入力される第４のシリアル信号は、マクロ３２のメモリー２のライトを表すコマンドＣ［７：０］と、第１のアドレスＷ［１５：０］及び第１のデータＤＩ［１５：０］と、第２のアドレスＷ［１５：０］及び第２のデータＤＩ［１５：０］とを含んでいる。
【０１４８】
コマンドＣ［７：０］と、第１のアドレスＷ［１５：０］及び第１のデータＤＩ［１５：０］とがマクロ３１に保持されると、メモリー１におけるアドレス１のライトが行われる。次に、第２のアドレスＷ［１５：０］及び第２のデータＤＩ［１５：０］がマクロ３１に保持されると、メモリー１におけるアドレス２のライトが行われる。
【０１４９】
シリアル信号入力端子に入力される第５のシリアル信号は、マクロ３２のメモリー２のリードを表すアドレスＷ［１５］及びコマンドの残りのビットＣ［６：０］と、第１のアドレスＷ［１５：０］及び第１のデータＤＩ［１５：０］と、第２のアドレスＷ［１５：０］及び第２のデータＤＩ［１５：０］とを含んでいる。
【０１５０】
アドレスＷ［１５］及びコマンドの残りのビットＣ［６：０］と、第１のアドレスＷ［１５：０］及び第１のデータＤＩ［１５：０］とがマクロ３１に保持されると、メモリー２におけるアドレス１のリードが行われる。次に、第２のアドレスＷ［１５：０］及び第２のデータＤＩ［１５：０］がマクロ３１に保持されると、メモリー２におけるアドレス２のリードが行われる。
【０１５１】
シリアル信号入力端子に入力される第６のシリアル信号は、マクロ３２のメモリー２の非選択を表すアドレスＷ［１５］及びコマンドの残りのビットＣ［６：０］を含んでいる。第６のシリアル信号がマクロ３１に保持されると、メモリー２が非選択にされる。
【０１５２】
第２の動作例によれば、アドレス及びデータの組合せを連続的にマクロに供給することにより、マクロに含まれているメモリーに対するデータの読み書きを効率良く行うことができる。また、コマンドを再度供給することにより、複数のマクロの動作を切り換えることができる。その場合に、コマンドの周期性はなくなるが、制御のステータスは、選択されたマクロのシリアルＩ／Ｆ回路によって管理される。従って、制御回路１０ａは、ステータスを把握する必要はなく、ビジー信号の非活性化を待つだけで良い。
【０１５３】
＜制御信号生成回路の第１の例＞
次に、本発明の各実施形態に係る半導体集積回路装置内において用いられる制御信号生成回路について説明する。図１に示す制御回路１０又は図５に示す制御回路１０ａは、通常動作モードにおいて制御信号の活性化を検出しないことが望ましい。その場合には、通常動作モードにおいて、マクロのテストを行うテストモードに半導体集積回路装置が誤って移行することを防止できる。そのために、半導体集積回路装置において、制御信号生成回路が設けられても良い。
【０１５４】
図１２は、制御信号生成回路の第１の例を示す回路図であり、図１３は、図１２に示す制御信号生成回路の動作を説明するための図である。第１の例においては、信号入力端子（例えば、図１に示す入力端子Ｐ１〜Ｐ３）に印加される電位ＶＩＮと高電位側の電源電位ＶＤＤとの差が所定の値よりも大きいときに、制御信号生成回路が、制御信号をハイレベルに活性化する。
【０１５５】
図１２に示すように、制御信号生成回路は、例えば、バッファー回路８１及び８２と、ＰチャネルＭＯＳトランジスターＱＰ１〜ＱＰ４と、抵抗Ｒ１とを含んでいる。バッファー回路８１は、ＰチャネルＭＯＳトランジスターＱＰ１１及びＮチャネルＭＯＳトランジスターＱＮ１１で構成される第１のインバーターと、ＰチャネルＭＯＳトランジスターＱＰ１２及びＮチャネルＭＯＳトランジスターＱＮ１２で構成される第２のインバーターとを含んでいる。
【０１５６】
また、バッファー回路８２は、ＰチャネルＭＯＳトランジスターＱＰ２１及びＮチャネルＭＯＳトランジスターＱＮ２１で構成される第３のインバーターと、ＰチャネルＭＯＳトランジスターＱＰ２２及びＮチャネルＭＯＳトランジスターＱＮ２２で構成される第４のインバーターとを含んでいる。バッファー回路８１及び８２は、高電位側の電源電位ＶＤＤ（例えば、２Ｖ）及び低電位側の電源電位ＶＳＳ（例えば、接地電位０Ｖ）が供給されて動作する。
【０１５７】
バッファー回路８１の入力端子は、信号入力端子に接続されている。また、トランジスターＱＰ１〜ＱＰ４は、信号入力端子とバッファー回路８２の入力端子との間に直列に接続されており、抵抗Ｒ１は、バッファー回路８２の入力端子と電源電位ＶＳＳの配線との間に接続されている。
【０１５８】
通常動作モードにおいて、信号入力端子に印加される信号は、電源電位ＶＤＤと電源電位ＶＳＳとの間で遷移する。従って、図１３に示すように、バッファー回路８１は、信号入力端子に印加される信号をバッファーして、通常動作時の内部信号（ａ）を出力する。一方、トランジスターＱＰ１〜ＱＰ４がオフしているので、バッファー回路８２の入力端子には、電源電位ＶＳＳが印加される。従って、バッファー回路８２は、ローレベルに非活性化された制御信号（ｂ）を出力する。
【０１５９】
テストモードにおいて、信号入力端子に印加される電位ＶＩＮと高電位側の電源電位ＶＤＤとの差を所定の値（例えば、約０．４Ｖ）よりも大きくすると、トランジスターＱＰ１〜ＱＰ４がオンする。それにより、バッファー回路８２の入力端子にハイレベルの電位が印加される。従って、図１３に示すように、バッファー回路８２は、ハイレベルに活性化された制御信号（ｂ）を出力する。
【０１６０】
＜制御信号生成回路の第２の例＞
図１４は、制御信号生成回路の第２の例を示す回路図であり、図１５は、図１４に示す制御信号生成回路の動作を説明するための図である。第２の例においては、低電位側の電源電位ＶＳＳと信号入力端子（例えば、図１に示す入力端子Ｐ１〜Ｐ３）に印加される電位ＶＩＮとの差が所定の値よりも大きいときに、制御信号生成回路が、制御信号を活性化する。
【０１６１】
図１４に示すように、制御信号生成回路は、例えば、バッファー回路８１及び８２と、ＮチャネルＭＯＳトランジスターＱＮ１〜ＱＮ４と、抵抗Ｒ１とを含んでいる。バッファー回路８１及び８２は、高電位側の電源電位ＶＤＤ（例えば、２Ｖ）及び低電位側の電源電位ＶＳＳ（例えば、接地電位０Ｖ）が供給されて動作する。
【０１６２】
バッファー回路８１の入力端子は、信号入力端子に接続されている。また、トランジスターＱＮ１〜ＱＮ４は、信号入力端子とバッファー回路８２の入力端子との間に直列に接続されており、抵抗Ｒ１は、バッファー回路８２の入力端子と電源電位ＶＤＤの配線との間に接続されている。
【０１６３】
通常動作モードにおいて、信号入力端子に印加される信号は、電源電位ＶＤＤと電源電位ＶＳＳとの間で遷移する。図１５に示すように、バッファー回路８１は、信号入力端子に印加される信号をバッファーして、通常動作時の内部信号（ａ）を出力する。一方、トランジスターＱＮ１〜ＱＮ４がオフしているので、バッファー回路８２の入力端子には、電源電位ＶＤＤが印加される。従って、バッファー回路８２は、ハイレベルに非活性化された制御信号（ｂ）を出力する。
【０１６４】
テストモードにおいて、低電位側の電源電位ＶＳＳと信号入力端子に印加される電位ＶＩＮとの差を所定の値（例えば、約０．４Ｖ）よりも大きくすると、トランジスターＱＮ１〜ＱＮ４がオンして、バッファー回路８２の入力端子にローレベルの電位が印加される。従って、図１５に示すように、バッファー回路８２は、ローレベルに活性化された制御信号（ｂ）を出力する。
【０１６５】
このように、制御信号生成回路の第１又は第２の例によれば、制御信号入力端子を新たに設けなくても、既にある信号入力端子に印加される電位を制御するだけで、半導体集積回路装置をテストモードに移行させることができる。
【０１６６】
＜制御信号生成回路の第３の例＞
図１６は、制御信号生成回路の第３の例を示す回路図であり、図１７は、図１６に示す制御信号生成回路の動作を説明するための図である。第３の例においては、印加される電源電圧（ＶＤＤ−ＶＳＳ）が所定の値よりも大きいときに、制御信号生成回路が、制御信号を活性化する。
【０１６７】
図１６に示すように、制御信号生成回路は、例えば、バッファー回路８２と、ＰチャネルＭＯＳトランジスターＱＰ１〜ＱＰ４と、抵抗Ｒ１とを含んでいる。バッファー回路８１及び８２は、高電位側の電源電位ＶＤＤ（例えば、２Ｖ）及び低電位側の電源電位ＶＳＳ（例えば、接地電位０Ｖ）が供給されて動作する。トランジスターＱＰ１〜ＱＰ４は、電源電位ＶＤＤの配線とバッファー回路８２の入力端子との間に直列に接続されており、抵抗Ｒ１は、バッファー回路８２の入力端子と電源電位ＶＳＳの配線との間に接続されている。
【０１６８】
通常動作モードにおいて、電源電圧（ＶＤＤ−ＶＳＳ）は規定値（例えば、２Ｖ）となっている。トランジスターＱＰ１〜ＱＰ４がオフしているので、バッファー回路８２の入力端子には、電源電位ＶＳＳが印加される。従って、図１７に示すように、バッファー回路８２は、ローレベルに非活性化された制御信号を出力する。
【０１６９】
テストモードにおいて、電源電圧（ＶＤＤ−ＶＳＳ）を、所定の値（例えば、ＰチャネルＭＯＳトランジスターの閾値電圧の４倍である約２．４Ｖ）よりも大きくすると、トランジスターＱＰ１〜ＱＰ４がオンして、バッファー回路８２の入力端子にハイレベルの電位が印加される。従って、図１７に示すように、バッファー回路８２は、ハイレベルに活性化された制御信号を出力する。このように、制御信号生成回路の第３の例によれば、制御信号入力端子を新たに設けなくても、電源電圧を制御するだけで、半導体集積回路装置をテストモードに移行させることができる。
【０１７０】
＜電子機器＞
次に、本発明の一実施形態に係る電子機器について、図１８を参照しながら説明する。
図１８は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。電子機器１００は、本発明の一実施形態に係る半導体集積回路装置１１０と、ＣＰＵ１２０と、操作部１３０と、ＲＯＭ（リードオンリー・メモリー）１４０と、ＲＡＭ（ランダムアクセス・メモリー）１５０と、通信部１６０と、表示部１７０と、音声出力部１８０とを含んでも良い。なお、図１８に示す構成要素の一部を省略又は変更しても良いし、あるいは、図１８に示す構成要素に他の構成要素を付加しても良い。
【０１７１】
半導体集積回路装置１１０は、少なくとも１つのマクロにおいて不揮発性メモリーを含んでおり、ＣＰＵ１２０からのコマンドに応じて各種の処理を行う。例えば、半導体集積回路装置１１０は、不揮発性メモリーに記憶されているパラメーターに基づいて、入力されたデータを補正したり、データのフォーマットを変換したりする。
【０１７２】
ＣＰＵ１２０は、ＲＯＭ１４０等に記憶されているプログラムに従って、半導体集積回路装置１１０から供給されるデータ等を用いて各種の演算処理や制御処理を行う。例えば、ＣＰＵ１２０は、操作部１３０から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部１６０を制御したり、表示部１７０に各種の画像を表示させるための画像信号を生成したり、音声出力部１８０に各種の音声を出力させるための音声信号を生成したりする。
【０１７３】
操作部１３０は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ１２０に出力する。ＲＯＭ１４０は、ＣＰＵ１２０が各種の演算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、ＲＡＭ１５０は、ＣＰＵ１２０の作業領域として用いられ、ＲＯＭ１４０から読み出されたプログラムやデータ、操作部１３０を用いて入力されたデータ、又は、ＣＰＵ１２０がプログラムに従って実行した演算結果等を一時的に記憶する。
【０１７４】
通信部１６０は、例えば、アナログ回路及びデジタル回路で構成され、ＣＰＵ１２０と外部装置との間のデータ通信を行う。表示部１７０は、例えば、ＬＣＤ（液晶表示装置）等を含み、ＣＰＵ１２０から供給される表示信号に基づいて各種の情報を表示する。また、音声出力部１８０は、例えば、スピーカー等を含み、ＣＰＵ１２０から供給される音声信号に基づいて音声を出力する。
【０１７５】
電子機器１００としては、例えば、電卓、電子辞書、電子ゲーム機器、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡）等が該当する。
【０１７６】
本実施形態によれば、半導体集積回路装置１１０に内蔵されたマクロ（不揮発性メモリーを含む）のシリアルインターフェース動作の制御を容易にした電子機器を提供することができる。例えば、半導体集積回路装置１１０の不揮発性メモリーにプログラムを記憶させることによりＲＯＭ１４０を省略したり、半導体集積回路装置１１０の不揮発性メモリーにデータを記憶させることによりＲＡＭ１５０を省略したりすることができる。
【０１７７】
上記の実施形態においては、半導体集積回路装置に内蔵されたマクロがメモリーを含む場合について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【０１７８】
１、２…メモリー、３、３ａ、４…シリアルＩ／Ｆ回路、１０、１０ａ…シリアルＩ／Ｆ制御回路、１１…ＯＲ回路、１２…ＥＮＯＲ回路、１３…ＮＯＲ回路、１４…ＯＲ回路、１５、１６…ＥＮＯＲ回路、１７、１８…ＡＮＤ回路、１９…ＮＯＲ回路、２０…ロジック回路、３１、３２…マクロ、４０…セレクター回路、５１〜５３、６１〜６３…ＡＮＤ回路、５４、５５…フリップフロップ、５６〜５８…ＥＮＯＲ回路、６４〜６６…インバーター、７０〜７２、８１、８２…バッファー回路、１００…電子機器、１１０…半導体集積回路装置、１２０…ＣＰＵ、１３０…操作部、１４０…ＲＯＭ、１５０…ＲＡＭ、１６０…通信部、１７０…表示部、１８０…音声出力部、Ｐ１…リセット信号入力端子、Ｐ２…シリアル信号入力端子、Ｐ３…クロック信号入力端子、Ｐ４…データ出力端子、Ｐ５…制御信号入力端子、Ｆ１０〜Ｆ３９…フリップフロップ、ＱＰ１〜ＱＰ２２…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ２２…ＮチャネルＭＯＳトランジスター、Ｒ１…抵抗、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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