(57)【要約】【課題】高い精度で回転体の回転方向の検出方向を検出することができる回転方向検出装置および回転方向検出方法を提供する。【解決手段】ＣＰ３，ＣＰ４は、ブリッジ回路６，７の出力と遅延回路ＤＬ１，ＤＬ２の出力との大小を比較する。ＣＰ１，ＣＰ２は、ブリッジ回路６，７の出力と基準電圧の大小を比較する。第５の比較部５１は、ブリッジ回路６の出力と遅延回路ＤＬ１の出力との差の基準電圧との差分の絶対値と、ブリッジ回路７の出力と遅延回路ＤＬ２の出力との差の基準電圧との差分の絶対値との大小を比較する。デジタル論理回路９は、第５の比較部５１の出力に基づいて、ＣＰ１，ＣＰ４の出力を選択するか、あるいはＣＰ２，ＣＰ３の出力を選択するかを切り替える。判定回路１０は、第５の比較部５１の出力レベル、およびデジタル論理回路９で選択された出力に基づいて、回転体の回転方向を判定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
被検出対象である回転体に対し、回転に応じて抵抗変化を生じる磁気抵抗素子で構成された第１のブリッジ回路および第２のブリッジ回路と、
前記第１のブリッジ回路の出力を遅延させる第１の遅延回路と、
前記第２のブリッジ回路の出力を遅延させる第２の遅延回路と、
前記第１のブリッジ回路の出力と基準電圧の大小を比較する第１の比較部と、
前記第２のブリッジ回路の出力と基準電圧の大小を比較する第２の比較部と、
前記第１のブリッジ回路の出力と前記第１の遅延回路の出力との大小を比較する第３の比較部と、
前記第２のブリッジ回路の出力と前記第２の遅延回路の出力との大小を比較する第４の比較部と、
前記第１のブリッジ回路の出力と前記第１の遅延回路の出力との差の基準電圧との差分の絶対値と、前記第２のブリッジ回路の出力と前記第２の遅延回路の出力との差の基準電圧との差分の絶対値との大小を比較する第５の比較部と、
前記第５の比較部の出力レベルに基づいて、前記第１の比較部の出力と前記第４の比較部の出力のセットを選択するか、あるいは前記第２の比較部の出力と前記第３の比較部の出力のセットを選択するかを切り替える論理回路と、
前記第５の比較部の出力レベル、および前記論理回路で選択されたセットのレベルに基づいて、前記回転体の回転方向を判定する判定回路とを備えた、回転方向検出装置。
【請求項２】
前記第５の比較部は、
前記第１のブリッジ回路の出力と前記第１の遅延回路の出力との差を増幅する第１のオペアンプと、
前記第２のブリッジ回路の出力と前記第２の遅延回路の出力との差を増幅する第２のオペアンプと、
前記第１のオペアンプの出力を全波整流する第１の整流回路と、
前記第２のオペアンプの出力を全波整流する第２の整流回路と、
前記第１の整流回路の出力と前記第２の整流回路の出力との大小を比較するコンパレータとを含む、請求項１記載の回転方向検出装置。
【請求項３】
前記第１のブリッジ回路の出力の位相と前記第２のブリッジ回路の出力の位相差は、π/２である、請求項１記載の回転方向検出装置。
【請求項４】
前記第１のブリッジ回路と前記第２のブリッジ回路を前記回転体の回転方向に適当な位置だけ離して配列させることによって、前記第１のブリッジ回路の出力の位相と前記第２のブリッジ回路の出力の位相との差をπ/２とする、請求項３記載の回転方向検出装置。
【請求項５】
前記第１のブリッジ回路と前記第２のブリッジ回路を構成する磁気抵抗素子は、固着層を有する磁気抵抗素子であり、
前記第１のブリッジ回路を構成する磁気抵抗素子の固着層の向きの位相と前記第２のブリッジ回路を構成する磁気抵抗素子の固着層の向きの位相との差がπ/２である、請求項３記載の回転方向検出装置。
【請求項６】
前記第１のブリッジ回路を構成する磁気抵抗素子および前記第２のブリッジ回路を構成する磁気抵抗素子は、前記回転体の回転方向に対して同一の位置に配置される、請求項５記載の回転方向検出装置。
【請求項７】
前記論理回路は、前記第５の比較部の出力がロウレベルの場合に、前記第１の比較部の出力と前記第４の比較部の出力のセットを選択し、前記第５の比較部の出力がハイレベルの場合に、前記第２の比較部の出力と前記第３の比較部の出力のセットを選択する、請求項１記載の回転方向検出装置。
【請求項８】
前記判定回路は、
前記第５の比較部の出力がハイレベル、かつ前記選択された第２の比較部の出力がハイレベル、かつ前記選択された第３の比較部の出力がハイレベルの場合、
前記第５の比較部の出力がロウレベル、かつ前記選択された第１の比較部の出力がハイレベル、かつ前記選択された第４の比較部の出力がロウレベルの場合、
前記第５の比較部の出力がハイレベル、かつ前記選択された第２の比較部の出力がロウレベル、かつ前記選択された第３の比較部の出力がロウレベルの場合、または、
前記第５の比較部の出力がロウレベル、かつ前記選択された第１の比較部の出力がロウレベル、かつ前記選択された第４の比較部の出力がハイレベルの場合には、前記回転体の回転方向が第１の方向であると判定し、
前記第５の比較部の出力がハイレベル、かつ前記選択された第２の比較部の出力がハイレベル、かつ前記選択された第３の比較部の出力がロウレベルの場合、
前記第５の比較部の出力がロウレベル、かつ前記選択された第１の比較部の出力ロウレベル、かつ前記選択された第４の比較部の出力がロウレベルの場合、
前記第５の比較部の出力がハイレベル、かつ前記選択された第２の比較部の出力がロウレベル、かつ前記選択された第３の比較部の出力がハイレベルの場合、または、
前記第５の比較部の出力がロウレベル、かつ前記選択された第１の比較部の出力がハイレベル、かつ前記選択された第４の比較部の出力がハイレベルの場合には、前記回転体の回転方向が前記第１の方向と逆方向であると判定する、請求項７記載の回転方向検出装置。
【請求項９】
請求項１〜請求項８のいずれか１項に記載の回転方向検出装置を用いて、前記被検出対象の回転方向を識別するようにした回転方向検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回転体の回転状態を検出する回転方向検出装置及び回転方向検出方法に関する。
【背景技術】
【０００２】
自動車のエンジンには、エンジンの回転数、または複数ある気筒の点火タイミングを検出するために、回転検出センサが取り付けられている。回転検出センサは、例えば、回転する歯車の歯に向けてバイアス磁界を発生する磁石と、互いにバイアス磁石の磁気的中心軸に対称に配置されてバイアス磁界の変化に伴い抵抗値が変化する２組の磁気抵抗素子パターンを備える。このような回転検出センサでは、歯車の回転による磁界変化が電圧として出力される。２組の磁気抵抗素子パターンの出力の差分によって製造工程に起因するオフセットの変化が２組の磁気抵抗素子に共通して発生するため、オフセット調整を行う必要が少なく、正確に回転が検出できる（例えば特許文献１）。
【０００３】
燃料削減や排出ガス低減のため、アイドリングストップ機構を搭載した自動車が増えている。このような自動車では、エンジン再始動時に使用するセルモーターの負担を低減し、最良のエンジン点火タイミングを得るため、回転体の回転状態を把握する必要がある。例えば、磁気抵抗素子を組み合わせたブリッジ回路の中点電圧の変化を用いて、論理情報導出手段によって回転体の回転方向が正回転であるのか、あるいは逆回転の回転であるかを検出する技術が知られている（例えば特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３３７９２２号公報
【特許文献２】特許第４３０２５５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１で示される回転検出装置では、２組の磁気抵抗素子パターンの出力の差分によって回転数を検知するが、歯車が正回転するときと歯車が逆回転するときとで、出力波形は同一となるため、歯車の回転方向を検出することができない。
【０００６】
特許文献２の回転方向検出装置では、ブリッジ出力の増減方向を決定するのにブリッジ出力の遅延出力を用いている。ブリッジ出力の傾きが小さくなる極大値及び極小値の付近ではブリッジ出力と遅延出力の変化が小さくなるため、ノイズの影響を受けやすく、誤検出するという問題がある。
【０００７】
エンジンが圧縮工程で停止した場合、圧縮された空気の反発により、クランクシャフトが逆回転を起こす場合があるので、回転方向を検出することは重要である。また、振動によるノイズの影響によって、回転方向を誤検出してしまうとエンジン始動時の点火タイミングを誤るおそれがある。
【０００８】
それゆえに、本発明の目的は、高い精度で回転体の回転方向を検出することができる回転方向検出装置および回転方向検出方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の回転方向検出装置は、被検出対象である回転体に対し、回転に応じて抵抗変化を生じる磁気抵抗素子で構成された第１のブリッジ回路および第２のブリッジ回路と、第１のブリッジ回路の出力を遅延させる第１の遅延回路と、第２のブリッジ回路の出力を遅延させる第２の遅延回路と、第１のブリッジ回路の出力と基準電圧の大小を比較する第１の比較部と、第２のブリッジ回路の出力と基準電圧の大小を比較する第２の比較部と、第１のブリッジ回路の出力と第１の遅延回路の出力との大小を比較する第３の比較部と、第２のブリッジ回路の出力と第２の遅延回路の出力との大小を比較する第４の比較部と、第１のブリッジ回路の出力と第１の遅延回路の出力との差の基準電圧との差分の絶対値と、第２のブリッジ回路の出力と第２の遅延回路の出力との差の基準電圧との差分の絶対値との大小を比較する第５の比較部と、第５の比較部の出力レベルに基づいて、第１の比較部の出力と第４の比較部の出力のセットを選択するか、あるいは第２の比較部の出力と第３の比較部の出力のセットを選択するかを切り替える論理回路と、第５の比較部の出力レベル、および論理回路で選択されたセットのレベルに基づいて、回転体の回転方向を判定する判定回路とを備える。
【発明の効果】
【００１０】
本発明によれば、高い精度で回転体の回転方向を検出することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１による回転方向検出センサと着磁ロータを示す図である。
【図２】回転方向検出センサの構成を表わす図である。
【図３】第１のブリッジ回路の構成を表わす図である。
【図４】第２のブリッジ回路の構成を表わす図である。
【図５】入力端子ＩＮＣ，ＩＮＸ，ＩＮＹのレベルと着磁ロータの回転方向との関係を表わす図である。
【図６】（ａ）は、第１のブリッジ回路の出力端子の電圧、第２のブリッジ回路の出力端子の電圧、第１の遅延回路の出力電圧、第２の遅延回路の出力電圧を表わす図である。（ｂ）は、コンパレータＣＰ１の出力を受ける出力端子の電圧、コンパレータＣＰ３の出力を受ける出力端子の電圧、コンパレータＣＰ２の出力を受ける出力端子の電圧、コンパレータＣＰ４の出力を受ける出力端子の電圧を表わす図である。
【図７】（ａ）は、オペアンプＯＰ３の出力電圧、およびオペアンプＯＰ４の出力電圧を表わす図である。（ｂ）は、第１の整流回路の出力電圧Ｒ１、および第２の整流回路の出力電圧Ｒ２を表わす図である。（ｃ）は、コンパレータＣＰ５の出力を受ける端子ＯＵＴＣの電圧を表わす図である。
【図８】図６（ｂ）に示す端子ＯＵＴＡ、ＯＵＴＡ′、ＯＵＴＢ、ＯＵＴＢ′の電圧と、図７（ｃ）に示す端子ＯＵＴＣの電圧とをまとめて表した図である。
【図９】判定回路による判定結果を表わす図である。
【図１０】実施の形態２による回転方向検出センサと回転体を示す図である。
【図１１】ＴＭＲ素子の構成を表わす図である。
【図１２】（ａ）は、第１のブリッジ回路を構成する磁気抵抗素子の固着層の磁化方向を表わす図である。（ｂ）は、第２のブリッジ回路を構成する磁気抵抗素子の固着層の磁化方向を表わす図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図面を用いて説明する。
［実施の形態１］
図１は、実施の形態１による回転方向検出センサ５と着磁ロータ２を示す図である。
【００１３】
回転方向検出装置である回転方向検出センサ５は、内燃機関のクランク角を検出するものとして構成されている。
【００１４】
回転方向検出センサ５は、エンジンのクランクシャフトに固定された着磁ロータ２の外周部に対向するように所定間隔を保持した状態で配置されている。回転方向検出センサ５は、エンジンの各種制御を行うＥＣＵ（Engine Control Unit）に接続されている。
【００１５】
着磁ロータ２は、外周部の周方向にＮ極とＳ極が交互に磁化された複数の磁化領域を有する円盤状または環状の回転体である。
【００１６】
ＥＣＵは、マイクロコンピュータを主体として構成され、内蔵されたＲＯＭ（Read Only Memory）に記憶された各種のエンジン制御用のプログラムを実行するように構成されている。ＥＣＵは、エンジンの運転状態に応じて燃料噴出弁の燃料噴出量、点火プラグの点火タイミング、およびスロットル開度等を制御する。
【００１７】
回転方向検出センサ５は、着磁ロータ２の回転に伴ってクランク角に応じたパルス状の出力信号を出力するセンサである。
【００１８】
図１に示すように、回転方向検出センサ５に含まれる第１のブリッジ回路６と第２のブリッジ回路７は、着磁ロータ２の回転方向に並べて配置されている。
【００１９】
図２は、回転方向検出センサ５の構成を表わす図である。
図２に示すように、回転方向検出センサ５は、第１のブリッジ回路６と、第２のブリッジ回路７と、アナログ処理回路８と、デジタル論理回路９と、判定回路１０とを備える。
【００２０】
図３は、第１のブリッジ回路６の構成を表わす図である。
第１のブリッジ回路６は、磁気抵抗素子１ａ，１ｂ，１ｃ，１ｄと、オペアンプＯＰ１とを備える。
【００２１】
電源電圧ＶＤＤとグランドの間の一方の経路に磁気抵抗素子１ａと１ｂが設けられ、他方の経路に磁気抵抗素子１ｃと１ｄが設けられる。磁気抵抗素子１ｃと１ｄの接続ノードＮＸ１がグランドに接続され、磁気抵抗素子１ａと１ｂの接続ノードＮＹ１が電源電圧ＶＤＤに接続される。磁気抵抗素子１ａと１ｃの接続ノードＮＤ１がオペアンプＯＰ１の一方の入力端子に接続され、磁気抵抗素子１ｂと１ｄの接続ノードＮＤ２オペアンプＯＰ１の他方の入力端子に接続される。オペアンプＯＰ１は、ノードＮＤ１の電圧とノードＮＤ２の電圧を増幅して、端子ＯＵＴ１へ出力する。
【００２２】
図４は、第２のブリッジ回路７の構成を表わす図である。
第２のブリッジ回路７は、磁気抵抗素子２ａ，２ｂ，２ｃ，２ｄと、オペアンプＯＰ２とを備える。
【００２３】
電源電圧ＶＤＤとグランドの間の一方の経路に磁気抵抗素子２ａと２ｂが設けられ、他方の経路に磁気抵抗素子２ｃと２ｄが設けられる。磁気抵抗素子２ｃと２ｄの接続ノードＮＸ２がグランドに接続され、磁気抵抗素子２ａと２ｂの接続ノードＮＹ２が電源電圧ＶＤＤに接続される。磁気抵抗素子２ａと２ｃの接続ノードＮＤ３がオペアンプＯＰ２の一方の入力端子に接続され、磁気抵抗素子２ｂと２ｄの接続ノードＮＤ４がオペアンプＯＰ２の他方の入力端子に接続される。オペアンプＯＰ２は、ノードＮＤ３の電圧とノードＮＤ４の電圧を増幅して、端子ＯＵＴ２へ出力する。
【００２４】
第１のブリッジ回路６および第２のブリッジ回路７内の磁気抵抗素子１ａ、１ｂ、１ｃ、１ｄ、２ａ、２ｂ、２ｃ、２ｄは、それぞれ印加される磁界の強度によって、それらの抵抗値が変化するので、第１のブリッジ回路６の端子ＯＵＴ１から出力される電圧、および第２のブリッジ回路７の端子ＯＵＴ２から出力される電圧が変化する。
【００２５】
第１のブリッジ回路６の出力および第２のブリッジ回路７の出力に位相差が得られるような特性を有する磁気抵抗素子１ａ、１ｂ、１ｃ、１ｄ、２ａ、２ｂ、２ｃ、２ｄが選択される。第１のブリッジ回路６および第２のブリッジ回路７は、フルブリッジで構成しているが、ハーフブリッジを用いることも可能である。
【００２６】
再び、図２を参照して、アナログ処理回路８は、第１のブリッジ回路６および第２のブリッジ回路７から出力されるアナログ信号を処理する。
【００２７】
アナログ処理回路８は、第１の遅延回路ＤＬ１と、第２の遅延回路ＤＬ２と、コンパレータＣＰ１（第１の比較部）と、コンパレータＣＰ２（第２の比較部）と、コンパレータＣＰ３（第３の比較部）と、コンパレータＣＰ４（第４の比較部）と、第５の比較部５１とを備える。
【００２８】
第１の遅延回路ＤＬ１は、第１のブリッジ回路６の出力を所定の時間遅延させる。第２の遅延回路ＤＬ２は、第２のブリッジ回路７の出力を所定の時間遅延させる。
【００２９】
コンパレータＣＰ１は、第１のブリッジ回路６の出力が基準電圧ＲＥＦ以上のときに、端子ＯＵＴＡにハイレベルを出力し、第１のブリッジ回路６の出力が基準電圧ＲＥＦ未満のときに、端子ＯＵＴＡにロウレベルを出力する。
【００３０】
コンパレータＣＰ２は、第２のブリッジ回路７の出力が基準電圧ＲＥＦ以上のときに、端子ＯＵＴＢにハイレベルを出力し、第２のブリッジ回路７の出力が基準電圧ＲＥＦ未満のときに、端子ＯＵＴＢにロウレベルを出力する。
【００３１】
コンパレータＣＰ３は、第１のブリッジ回路６の出力が第１の遅延回路ＤＬ１の出力以上のときに、端子ＯＵＴＡ′にハイレベルを出力し、第１のブリッジ回路６の出力が第１の遅延回路ＤＬ１の出力未満のときに、端子ＯＵＴＡ′にロウレベルを出力する。
【００３２】
コンパレータＣＰ４は、第２のブリッジ回路７の出力が第２の遅延回路ＤＬ２の出力以上のときに、端子ＯＵＴＢ′にハイレベルを出力し、第２のブリッジ回路７の出力が第２の遅延回路ＤＬ２の出力未満のときに、端子ＯＵＴＢ′にロウレベルを出力する。
【００３３】
第５の比較部５１は、オペアンプＯＰ３（第１のオペアンプ）と、オペアンプＯＰ４（第２のオペアンプ）と、第１の整流回路ＲＥＣ１と、第２の整流回路ＲＥＣ２と、コンパレータＯＰ５とを備える。
【００３４】
オペアンプＯＰ３は、第１のブリッジ回路６の出力電圧と、第１の遅延回路ＤＬ１の出力電圧との差を増幅する。オペアンプＯＰ４は、第２のブリッジ回路７の出力電圧と、第２の遅延回路ＤＬ２の出力電圧との差を増幅する。
【００３５】
第１の整流回路ＲＥＣ１は、オペアンプＯＰ３の出力電圧を全波整流する。第２の整流回路ＲＥＣ２は、オペアンプＯＰ２の出力電圧を全波整流する。
【００３６】
コンパレータＣＰ５は、第１の整流回路ＲＥＣ１の出力が第２の整流回路ＲＥＣ２の出力以上のときに、端子ＯＵＴＣにハイレベルを出力し、第１の整流回路ＲＥＣ１の出力が第２の整流回路ＲＥＣ２の出力未満のときに、端子ＯＵＴＣにロウレベルを出力する。
【００３７】
アナログ処理回路８の端子ＯＵＴＡ，ＯＵＴＡ′、ＯＵＴＣ，ＯＵＴＢ′，ＯＵＴＢは、デジタル論理回路９の端子ＩＮＡ，ＩＮＡ′，ＩＮＣ，ＩＮＢ′，ＩＮＢと接続される。
【００３８】
デジタル論理回路９は、入力端子ＩＮＣのレベル基づいて、入力端子ＩＮＡ′のレベルと入力端子ＩＮＢのレベル、もしくは入力端子ＩＮＡのレベルと入力端子ＩＮＢ′のレベルの組み合わせを選択し、正回転および逆回転の回転状態を判定するための論理値を出力端子ＯＵＴＸ，ＯＵＴＹへ出力する。
【００３９】
デジタル論理回路９は、入力端子ＩＮＣのレベルがハイレベルのとき、入力端子ＩＮＡ′のレベルを出力端子ＯＵＴＸへ出力し、入力端子ＩＮＢのレベルを出力端子ＯＵＴＹへ出力する。デジタル論理回路９は、入力端子ＩＮＣのレベルがロウレベルのとき、入力端子ＩＮＡのレベルを出力端子ＯＵＴＸへ出力し、入力端子ＩＮＢ′のレベルを出力端子ＯＵＴＹへ出力する。
【００４０】
デジタル論理回路９は、インバータＩＶ１,ＩＶ２と、ＡＮＤ回路Ａ１，Ａ２，Ａ３，Ａ４と、ＯＲ回路Ｏ１，Ｏ２とを備える。
【００４１】
インバータＩＶ１は、端子ＩＮＣの入力電圧を反転させる。インバータＩＶ２は、端子ＩＮＣの電圧を反転させる。
【００４２】
ＡＮＤ回路Ａ１は、端子ＩＮＡの電圧と、インバータＩＶ１の出力電圧との論理積を出力する。ＡＮＤ回路Ａ２は、端子ＩＮＣの電圧と、端子ＩＮＡ′の電圧との論理積を出力する。ＡＮＤ回路Ａ３は、端子ＩＮＢ′の電圧と、インバータＩＶ２の出力電圧との論理積を出力する。ＡＮＤ回路Ａ４は、端子ＩＮＢの電圧と、端子ＩＮＣの電圧との論理積を出力する。
【００４３】
ＯＲ回路Ｏ１は、ＡＮＤ回路Ａ１の出力とＡＮＤ回路Ａ２の出力との論理和を端子ＯＵＴＸへ出力する。ＯＲ回路Ｏ２は、ＡＮＤ回路Ａ３の出力とＡＮＤ回路Ａ４の出力との論理和を端子ＯＵＴＹへ出力する。
【００４４】
端子ＯＵＴＣは、端子ＩＮＣの入力電圧を受ける。
デジタル論理回路９の端子ＯＵＴＸ，ＯＵＴＣ，ＯＵＴＹは、判定回路１０の端子ＩＮＸ，ＩＮＣ，ＩＮＹと接続される。
【００４５】
判定回路１０は、入力端子ＩＮＣ、ＩＮＸ、ＩＮＹのレベルに基づいて、着磁ロータ２の回転方向を判定する。
【００４６】
図５は、入力端子ＩＮＣ，ＩＮＸ，ＩＮＹのレベルと着磁ロータ２の回転方向との関係を表わす図である。
【００４７】
入力端子ＩＮＣがハイレベル、ＩＮＸがハイレベル、ＩＮＹがハイレベルの場合には、着磁ロータ２が正回転と判定される。なお、ＩＮＣがハイレベルの場合には、ＩＮＸのレベルはＩＮＡ′のレベルであり、ＩＮＹのレベルはＩＮＢのレベルであるので、ＩＮＡ′がハイレベル、ＩＮＢがハイレベルである。
【００４８】
入力端子ＩＮＣがロウレベル、ＩＮＸがハイレベル、ＩＮＹがロウレベルの場合には、着磁ロータ２が正回転と判定される。なお、ＩＮＣがロウレベルの場合には、ＩＮＸのレベルはＩＮＡのレベルであり、ＩＮＹのレベルはＩＮＢ′のレベルであるので、ＩＮＡがハイレベル、ＩＮＢ′がロウレベルである。
【００４９】
入力端子ＩＮＣがハイレベル、ＩＮＸがロウレベル、ＩＮＹがロウレベルの場合には、着磁ロータ２が正回転と判定される。なお、ＩＮＣがハイレベルの場合には、ＩＮＸのレベルはＩＮＡ′のレベルであり、ＩＮＹのレベルはＩＮＢのレベルであるので、ＩＮＡ′がロウレベル、ＩＮＢがロウレベルである。
【００５０】
入力端子ＩＮＣがロウレベル、ＩＮＸがロウレベル、ＩＮＹがハイレベルの場合には、着磁ロータ２が正回転と判定される。なお、ＩＮＣがロウレベルの場合には、ＩＮＸのレベルはＩＮＡのレベルであり、ＩＮＹのレベルはＩＮＢ′のレベルであるので、ＩＮＡがロウレベル、ＩＮＢ′がハイレベルである。
【００５１】
入力端子ＩＮＣがハイレベル、ＩＮＸがロウレベル、ＩＮＹがハイレベルの場合には、着磁ロータ２が逆回転と判定される。なお、ＩＮＣがハイレベルの場合には、ＩＮＸのレベルはＩＮＡ′のレベルであり、ＩＮＹのレベルはＩＮＢのレベルであるので、ＩＮＡ′がロウレベル、ＩＮＢがハイレベルである。
【００５２】
入力端子ＩＮＣがロウレベル、ＩＮＸがロウレベル、ＩＮＹがロウレベルの場合には、着磁ロータ２が逆回転と判定される。なお、ＩＮＣがロウレベルの場合には、ＩＮＸのレベルはＩＮＡのレベルであり、ＩＮＹのレベルはＩＮＢ′のレベルであるので、ＩＮＡがロウレベル、ＩＮＢ′がロウレベルである。
【００５３】
入力端子ＩＮＣがハイレベル、ＩＮＸがハイレベル、ＩＮＹがロウレベルの場合には、着磁ロータ２が逆回転と判定される。なお、ＩＮＣがハイレベルの場合には、ＩＮＸのレベルはＩＮＡ′のレベルであり、ＩＮＹのレベルはＩＮＢのレベルであるので、ＩＮＡ′がハイレベル、ＩＮＢがロウレベルである。
【００５４】
入力端子ＩＮＣがロウレベル、ＩＮＸがハイレベル、ＩＮＹがハイレベルの場合には、着磁ロータ２が逆回転と判定される。なお、ＩＮＣがロウレベルの場合には、ＩＮＸのレベルはＩＮＡのレベルであり、ＩＮＹのレベルはＩＮＢ′のレベルであるので、ＩＮＡがハイレベル、ＩＮＢ′がハイレベルである。
【００５５】
判定回路１０の判定結果は、ＥＣＵに出力される。
次に、本実施の形態に係る回転方向検出装置（回転方向検出センサ５）の動作について説明する。
【００５６】
着磁ロータ２が回転することにより、回転方向検出センサ５に印加される磁界が変化する。磁界変化に応じて、回転方向検出センサ５内の磁気抵抗素子１ａ、１ｂ、１ｃ、１ｄ、２ａ、２ｂ、２ｃ、２ｄの抵抗値が変化する。
【００５７】
図６（ａ）に示すように、第１のブリッジ回路６の出力端子ＯＵＴ１の電圧、第２のブリッジ回路７の出力端子ＯＵＴ２の電圧、第１の遅延回路ＤＬ１の出力電圧ＤＥＬＡＹ１、第２の遅延回路ＤＬ２の出力電圧ＤＥＬＡＹ２が変化する。
【００５８】
ここで、図６（ａ）に示すように、第１のブリッジ回路６の出力端子ＯＵＴ１の位相が、第２のブリッジ回路７の出力端子ＯＵＴ２の電圧の位相に対してΔθだけ遅れる場合は、着磁ロータ２の正回転と定義する。ただし、Δθは、０＜Δθ＜πである。
【００５９】
図６（ｂ）に示すように、コンパレータＣＰ１の出力を受ける出力端子ＯＵＴＡの電圧、コンパレータＣＰ３の出力を受ける出力端子ＯＵＴＡ′の電圧、コンパレータＣＰ２の出力を受ける出力端子ＯＵＴＢの電圧、コンパレータＣＰ４の出力を受ける出力端子ＯＵＴＢ′の電圧が変化する。
【００６０】
期間（１）では、第１のブリッジ回路６の出力端子ＯＵＴ１の電圧は、基準電圧ＲＥＦ以上なのでハイレベルとなり、第１のブリッジ回路６の出力端子ＯＵＴ１の電圧は、第１の遅延回路ＤＬ１の出力電圧ＤＥＬＡＹ１以上なのでハイレベルとなり、第２のブリッジ回路７の出力端子ＯＵＴ２の電圧は、基準電圧ＲＥＦ以上なので、ハイレベルとなり、第２のブリッジ回路７の出力端子ＯＵＴ２の電圧は、第２の遅延回路ＤＬ２の出力電圧ＤＥＬＡＹ２未満なのでロウレベルとなる。
【００６１】
期間（２）では、第１のブリッジ回路６の出力端子ＯＵＴ１の電圧は、基準電圧ＲＥＦ以上なのでハイレベルとなり、第１のブリッジ回路６の出力端子ＯＵＴ１の電圧は、第１の遅延回路ＤＬ１の出力電圧ＤＥＬＡＹ１未満なのでロウレベルとなり、第２のブリッジ回路７の出力端子ＯＵＴ２の電圧は、基準電圧ＲＥＦ未満なので、ロウレベルとなり、第２のブリッジ回路７の出力端子ＯＵＴ２の電圧は、第２の遅延回路ＤＬ２の出力電圧ＤＥＬＡＹ２未満なのでロウレベルとなる。
【００６２】
期間（３）では、第１のブリッジ回路６の出力端子ＯＵＴ１の電圧は、基準電圧ＲＥＦ未満なのでロウレベルとなり、第１のブリッジ回路６の出力端子ＯＵＴ１の電圧は、第１の遅延回路ＤＬ１の出力電圧ＤＥＬＡＹ１未満なのでロウレベルとなり、第２のブリッジ回路７の出力端子ＯＵＴ２の電圧は、基準電圧ＲＥＦ未満なので、ロウレベルとなり、第２のブリッジ回路７の出力端子ＯＵＴ２の電圧は、第２の遅延回路ＤＬ２の出力電圧ＤＥＬＡＹ２以上なのでハイレベルとなる。
【００６３】
期間（４）では、第１のブリッジ回路６の出力端子ＯＵＴ１の電圧は、基準電圧ＲＥＦ未満なのでロウレベルとなり、第１のブリッジ回路６の出力端子ＯＵＴ１の電圧は、第１の遅延回路ＤＬ１の出力電圧ＤＥＬＡＹ１以上なのでハイレベルとなり、第２のブリッジ回路７の出力端子ＯＵＴ２の電圧は、基準電圧ＲＥＦ以上なので、ハイレベルとなり、第２のブリッジ回路７の出力端子ＯＵＴ２の電圧は、第２の遅延回路ＤＬ２の出力電圧ＤＥＬＡＹ２以上なのでハイレベルとなる。
【００６４】
図７（ａ）は、オペアンプＯＰ３の出力電圧Ｓ１、およびオペアンプＯＰ４の出力電圧Ｓ２を表わす図である。
【００６５】
図７（ａ）に示すように、オペアンプＯＰ３は、第１のブリッジ回路６の出力端子ＯＵＴ１と第１の遅延回路ＤＬ１の出力電圧ＤＥＬＡＹ１の差を増幅した電圧Ｓ１を出力する。オペアンプＯＰ４は、第２のブリッジ回路７の出力端子ＯＵＴ２と第２の遅延回路ＤＬ２の出力電圧ＤＥＬＡＹ２の差を増幅した電圧Ｓ２を出力する。
【００６６】
図７（ａ）において、期間（１−１）と期間（１−２）の和が、図６（ａ）、（ｂ）の期間（１）に対応する。期間（２−１）と期間（２−２）の和が、図６（ａ）、（ｂ）の期間（２）に対応する。期間（３−１）と期間（３−２）の和が、図６（ａ）、（ｂ）の期間（３）に対応する。期間（４−１）と期間（４−２）の和が、図６（ａ）、（ｂ）の期間（４）に対応する。
【００６７】
期間（１−１）と期間（１−２）では、出力端子ＯＵＴ１の電圧が、電圧ＤＥＬＡＹ１以上なので、電圧Ｓ１は正である。時間とともに出力端子ＯＵＴ１の電圧と電圧ＤＥＬＡＹ１との差が小さくなるので、電圧Ｓ１は時間とともに減少する。また、期間（１−１）と期間（１−２）では、出力端子ＯＵＴ２の電圧が、電圧ＤＥＬＡＹ２未満なので、電圧Ｓ２は負である。時間とともに出力端子ＯＵＴ１の電圧と電圧ＤＥＬＡＹ１との差が大きくなるので、電圧Ｓ２の絶対値は時間とともに増加する。
【００６８】
期間（２−１）と期間（２−２）では、出力端子ＯＵＴ１の電圧が、電圧ＤＥＬＡＹ１未満なので、電圧Ｓ１は負である。時間とともに出力端子ＯＵＴ１の電圧と電圧ＤＥＬＡＹ１との差が大きくなるので、電圧Ｓ１の絶対値は時間とともに増加する。また、期間（２−１）と期間（２−２）では、出力端子ＯＵＴ２の電圧が、電圧ＤＥＬＡＹ２未満なので、電圧Ｓ２は負である。時間とともに出力端子ＯＵＴ２の電圧と電圧ＤＥＬＡＹ２との差が小さくなるので、電圧Ｓ２の絶対値は時間とともに減少する。
【００６９】
期間（３−１）と期間（３−２）では、出力端子ＯＵＴ１の電圧が、電圧ＤＥＬＡＹ１未満なので、電圧Ｓ１は負である。時間とともに出力端子ＯＵＴ１の電圧と電圧ＤＥＬＡＹ１との差が小さくなるので、電圧Ｓ１の絶対値は時間とともに減少する。また、期間（３−１）と期間（３−２）では、出力端子ＯＵＴ２の電圧が、電圧ＤＥＬＡＹ２以上なので、電圧Ｓ２は正である。時間とともに出力端子ＯＵＴ２の電圧と電圧ＤＥＬＡＹ２との差が大きくなるので、電圧Ｓ２は時間とともに増加する。
【００７０】
期間（４−１）と期間（４−２）では、出力端子ＯＵＴ１の電圧が、電圧ＤＥＬＡＹ１以上なので、電圧Ｓ１は正である。時間とともに出力端子ＯＵＴ１の電圧と電圧ＤＥＬＡＹ１との差が大きくなるので、電圧Ｓ１の絶対値は時間とともに増加する。また、期間（４−１）と期間（４−２）では、出力端子ＯＵＴ２の電圧が、電圧ＤＥＬＡＹ２以上なので、電圧Ｓ２は正である。時間とともに出力端子ＯＵＴ２の電圧と電圧ＤＥＬＡＹ２との差が小さくなるので、電圧Ｓ２は時間とともに減少する。
【００７１】
図７（ｂ）は、第１の整流回路ＲＥＣ１の出力電圧Ｒ１、および第２の整流回路ＲＥＣ２の出力電圧Ｒ２を表わす図である。
【００７２】
図７（ｂ）に示すように、第１の整流回路ＲＥＣ１は、オペアンプＯＰ３の出力電圧Ｓ１を基準電圧（＝０Ｖ）に対して全波整流させた電圧Ｒ１を出力する。第２の整流回路ＲＥＣ２は、オペアンプＯＰ４の出力電圧Ｓ２を基準電圧（＝０Ｖ）に対して、全波整流させた電圧Ｒ２を出力する。
【００７３】
図７（ｃ）は、コンパレータＣＰ５の出力を受ける端子ＯＵＴＣの電圧を表わす図である。
【００７４】
図７（ｃ）に示すように、コンパレータＣＰ５は、第１の整流回路ＲＥＣ１の出力電圧Ｒ１が第２の整流回路ＲＥＣ２の出力電圧Ｒ２以上のときに、端子ＯＵＴＣにハイレベルを出力し、第１の整流回路ＲＥＣ１の出力電圧Ｒ１が第２の整流回路ＲＥＣ２の出力電圧Ｒ２未満のときに、端子ＯＵＴＣにロウレベルを出力する。
【００７５】
期間（１−１）では、電圧Ｓ１の絶対値が電圧Ｒ１の絶対値以上のため、端子ＯＵＴＣの電圧のレベルはハイレベルとなる。
【００７６】
期間（１−２）と期間（２−１）では、電圧Ｓ１の絶対値が電圧Ｒ１の絶対値未満のため、端子ＯＵＴＣの電圧のレベルはロウレベルとなる。
【００７７】
期間（２−２）と期間（３−１）では、電圧Ｓ１の絶対値が電圧Ｒ１の絶対値以上のため、端子ＯＵＴＣの電圧のレベルはハイレベルとなる。
【００７８】
期間（３−２）と期間（４−１）では、電圧Ｓ１の絶対値が電圧Ｒ１の絶対値未満のため、端子ＯＵＴＣの電圧のレベルはロウレベルとなる。
【００７９】
期間（４−２）では、電圧Ｓ１の絶対値が電圧Ｒ１の絶対値以上のため、端子ＯＵＴＣの電圧のレベルはハイレベルとなる。
【００８０】
図８は、図６（ｂ）に示す端子ＯＵＴＡ、ＯＵＴＡ′、ＯＵＴＢ、ＯＵＴＢ′の電圧と、図７（ｃ）に示す端子ＯＵＴＣの電圧とをまとめて表した図である。
【００８１】
デジタル論理回路９は、入力端子ＩＮＣのレベル基づいて、入力端子ＩＮＡ′のレベルと入力端子ＩＮＢのレベル、もしくは入力端子ＩＮＡのレベルと入力端子ＩＮＢ′のレベルの組み合わせを選択する。
【００８２】
期間（１−１）では、端子ＩＮＣのレベルがハイレベルなので、入力端子ＩＮＡ′のレベル（＝ハイレベル）と、入力端子ＩＮＢのレベル（ハイレベル）が選択される。期間（１−２）では、端子ＩＮＣのレベルがロウレベルなので、入力端子ＩＮＡのレベル（＝ハイレベル）と、入力端子ＩＮＢ′のレベル（ロウレベル）が選択される。期間（２−１）では、端子ＩＮＣのレベルがロウレベルなので、入力端子ＩＮＡのレベル（＝ハイレベル）と、入力端子ＩＮＢ′のレベル（ロウレベル）が選択される。期間（２−２）では、端子ＩＮＣのレベルがハイレベルなので、入力端子ＩＮＡ′のレベル（＝ロウレベル）と、入力端子ＩＮＢのレベル（ロウレベル）が選択される。期間（３−１）では、端子ＩＮＣのレベルがハイレベルなので、入力端子ＩＮＡ′のレベル（＝ロウレベル）と、入力端子ＩＮＢのレベル（ロウレベル）が選択される。期間（３−２）では、端子ＩＮＣのレベルがロウレベルなので、入力端子ＩＮＡのレベル（＝ロウレベル）と、入力端子ＩＮＢ′のレベル（ハイレベル）が選択される。期間（４−１）では、端子ＩＮＣのレベルがロウレベルなので、入力端子ＩＮＡのレベル（＝ロウレベル）と、入力端子ＩＮＢ′のレベル（ハイレベル）が選択される。期間（４−２）では、端子ＩＮＣのレベルがハイレベルなので、入力端子ＩＮＡ′のレベル（＝ハイレベル）と、入力端子ＩＮＢのレベル（ハイレベル）が選択される。
【００８３】
図９は、判定回路１０による判定結果を表わす図である。
判定回路１０は、図９に示すように、入力端子ＩＮＣ、ＩＮＸ、ＩＮＹのレベルに基づいて、着磁ロータ２の回転方向を判定する。
【００８４】
期間（１−１）では、端子ＩＮＣのレベルがハイレベル、入力端子ＩＮＸのレベル（入力端子ＩＮＡ′のレベル）がハイレベル、入力端子ＩＮＹのレベル（入力端子ＩＮＢのレベル）がハイレベルによって、着磁ロータ２が正回転していると判定される。期間（１−２）では、端子ＩＮＣのレベルがロウレベル、入力端子ＩＮＸのレベル（入力端子ＩＮＡのレベル）がハイレベル、入力端子ＩＮＹのレベル（入力端子ＩＮＢ′のレベル）がロウレベルによって、着磁ロータ２が正回転していると判定される。期間（２−１）では、端子ＩＮＣのレベルがロウレベル、入力端子ＩＮＸのレベル（入力端子ＩＮＡのレベル）がハイレベル、入力端子ＩＮＹのレベル（入力端子ＩＮＢ′のレベル）がロウレベルによって、着磁ロータ２が正回転していると判定される。期間（２−２）では、端子ＩＮＣのレベルがハイレベル、入力端子ＩＮＸのレベル（入力端子ＩＮＡ′のレベル）がロウレベル、入力端子ＩＮＹのレベル（入力端子ＩＮＢのレベル）がロウレベルによって、着磁ロータ２が正回転していると判定される。
【００８５】
期間（３−１）では、端子ＩＮＣのレベルがハイレベル、入力端子ＩＮＸのレベル（入力端子ＩＮＡ′のレベル）がロウレベル、入力端子ＩＮＹのレベル（入力端子ＩＮＢのレベル）がロウレベルによって、着磁ロータ２が正回転していると判定される。期間（３−２）では、端子ＩＮＣのレベルがロウレベル、入力端子ＩＮＸのレベル（入力端子ＩＮＡのレベル）がロウレベル、入力端子ＩＮＹのレベル（入力端子ＩＮＢ′のレベル）がハイレベルによって、着磁ロータ２が正回転していると判定される。期間（４−１）では、端子ＩＮＣのレベルがロウレベル、入力端子ＩＮＸのレベル（入力端子ＩＮＡのレベル）がロウレベル、入力端子ＩＮＹのレベル（入力端子ＩＮＢ′のレベル）がハイレベルによって、着磁ロータ２が正回転していると判定される。期間（４−２）では、端子ＩＮＣのレベルがハイレベル、入力端子ＩＮＸのレベル（入力端子ＩＮＡ′のレベル）がハイレベル、入力端子ＩＮＹのレベル（入力端子ＩＮＢのレベル）がハイレベルによって、着磁ロータ２が正回転していると判定される。
【００８６】
以上のように、本実施の形態では、着磁ロータ２が正回転から逆回転に転じた場合、端子ＩＮＣ、ＩＮＸ、ＩＮＹに入力される信号の組み合わせが切り替わるので、着磁ロータ２の回転方向の検出が可能である。また、アナログ処理回路によって、第１のブリッジ回路の出力とその遅延回路の出力との差分と、第２のブリッジ回路の出力とその遅延回路の出力との差分のうち、大きい方が選択されて回転方向の検出に用いられるので、ノイズによる誤検出を防止できる。
【００８７】
［実施の形態２］
本実施の形態について、実施の形態１と異なる部分について説明する。
【００８８】
図１０は、実施の形態２による回転方向検出センサ５と回転体を示す図である。
図１０に示すように、被検出体である回転体は、凹凸部を有する磁性体からなる歯車３で構成される。回転方向検出センサ５は、バイアス磁界を印加するために磁石９５を備える。
【００８９】
磁気抵抗素子１ａ、１ｂ、１ｃ、１ｄ、２ａ、２ｂ、２ｃ、２ｄに磁石を取り付けることによって、磁気抵抗素子１ａ、１ｂ、１ｃ、１ｄ、２ａ、２ｂ、２ｃ、２ｄの構造は、単純な積層構造となる。なぜなら、磁石を取り付けない磁気抵抗素子は、膜構造の内部にバイアス磁界が印加された状態を作らなければならないからである。そのため、磁石を取り付けない磁気抵抗素子は、磁石を取り付けた磁気抵抗素子よりも、構成膜種の数が多くなり、複雑になる。本実施の形態では、プロセスにおける設備投資の低減やスループットの向上を実現することができる。
【００９０】
本実施の形態における磁気抵抗素子から得られる出力の処理に関しては、実施の形態１と同様なので説明を繰り返さない。
【００９１】
［実施の形態３］
本実施の形態について、実施の形態１と異なる部分について説明する。
【００９２】
実施の形態１で説明したように、回転体の回転による磁界変化によって磁気抵抗素子１ａ、１ｂ、１ｃ、１ｄ、２ａ、２ｂ、２ｃ、２ｄの抵抗が変化して、第１のブリッジ回路６と第２のブリッジ回路７から得られる出力に位相差が得られる。
【００９３】
この位相差はπ/２が望ましい。なぜなら、位相差をπ/２とすることによって、第１のブリッジ回路６と第２のブリッジ回路７において、互いの出力とその遅延出力の差が大きな状態となるため、ノイズに対しより大きな出力を得ることができるからである。
【００９４】
図１に示すように、回転方向に第１のブリッジ回路６および第２のブリッジ回路７を適当な位置だけ離して配列させることによって、位相差をπ/２にすることができる。
【００９５】
本実施の形態における磁気抵抗素子から得られる出力の処理に関しては、実施の形態１と同様なので説明を繰り返さない。
【００９６】
［実施の形態４］
本実施の形態について、実施の形態１と異なる部分について説明する。
【００９７】
本実施の形態では、実施の形態３と同様に、回転体の回転による磁界変化により、磁気抵抗素子１ａ、１ｂ、１ｃ、１ｄ、２ａ、２ｂ、２ｃ、２ｄの抵抗変化を利用し、第１のブリッジ回路６と第２のブリッジ回路７から得られる出力の位相差がπ/２となるようにする。本実施の形態では、ＴＭＲ（Tunnel Magneto Resistance）素子やＳＶ-ＧＭＲ（Spin Valve Giant Magnetoresistance）素子のような固着層を有する磁気抵抗素子を用いて位相差をπ/２にする。
【００９８】
以下では、第１のブリッジ回路６を構成する磁気抵抗素子１ａ，１ｂ，１ｃ，１ｄと、第２のブリッジ回路７を構成する磁気抵抗素子２ａ，２ｂ，２ｃ，２ｄにＴＭＲ素子６０を用いた場合について説明する。
【００９９】
図１１は、ＴＭＲ素子６０の構成を表わす図である。
図１１に示すように、ＴＭＲ素子６０は、第１の強磁性層（固着層）６３と第２の強磁性層（自由層）６１とを第１の絶縁層６２を介して積層した構造を含む積層膜を、写真製版等によって加工することによって、第１の絶縁層６２を挟んで上部に位置する上部電極６７と下部に位置する下部電極６８で構成される。
【０１００】
第１の強磁性層（固着層）６３の磁化方向は、たとえば、反強磁性層６４との交換結合磁界によって、一方向に固定される、あるいは、保磁力の大きい磁性材料によって一方向に保持される。
【０１０１】
第２の強磁性層（自由層）６１の磁化方向は、外部磁界Ｈｅｘによって自由に回転する。このようなスピンバルブ構造を有した磁気抵抗素子の抵抗は、固着層６３の磁化方向と自由層６１の磁化方向とのなす角度に応じて変化する。つまり、外部磁界に影響されて自由層６１の磁化方向が変化することによって、ＴＭＲ素子６０の抵抗が変化する。このため、外部磁界による自由層６１の磁化方向の変化をＴＭＲ素子６０の抵抗の形で検知することが可能である。
【０１０２】
固着層６３は、薄い非磁性層を介して積層され、互いに反強磁性結合をする２層の強磁性薄膜からなるいわゆるＳＡＦ（Ｓｙｎｔｈｅｔｉｃ ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ）構造を含んでよい。ＳＡＦ構造に含まれる非磁性層は、Ｒｕ，Ｃｕ等の非磁性材料を用いることが出来る。
【０１０３】
自由層６１は、単一の磁性層でもよいが、２種類以上の磁性層を積層してなる構造でもよい。図１１では、反強磁性層６４が下部電極６８に含まれるように構成される例を示すが、反強磁性層６４は、上部電極６７に含まれるように構成してもよい。
【０１０４】
例えば、反強磁性層６４としてＩｒＭｎ、固着層６３としてＮｉＦｅまたはＣｏＦｅ、第１の絶縁層６２としてＡｌ２Ｏ３、自由層６１としてＮｉＦｅを用いることで、ＴＭＲ素子６０を構成することが出来る。あるいは、反強磁性層６４として、ＦｅＭｎ、ＩｒＭｎ、ＰｔＭｎ、強磁性層６１，６３を構成する材料として、例えばＣｏ、Ｆｅ、ＣｏＦｅ合金、ＣｏＮｉ合金、ＣｏＦｅＮｉなどのＣｏ、Ｎｉ、Ｆｅを主成分として含む金属、またはＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅなどの合金などを用いることによって、所望の性能が得られるＴＭＲ素子６０を構成することができる。また、トンネル絶縁層である第１の絶縁層６２は、絶縁体であればよく、例えばＴａ２Ｏ５、ＳｉＯ２、ＭｇＯ等の金属の酸化物または弗化物とすることができる。
【０１０５】
ＴＭＲ素子６０の上部電極６７には、コンタクトを介して配線が接続されている。また、ＴＭＲ素子６０の下部電極には、コンタクトを介して配線が接続されている。配線を介して、磁気抵抗効果素子と同一基板に設けられているＭＯＳ型半導体素子、バイポーラ型半導体などで構成される制御回路と接続される。
【０１０６】
この配線は、導電性材料で形成されていればよいが、好ましくは、一般的なＳｉＬＳＩなどで使用される配線材料、たとえばＡｌ、ＡｌＳｉ,ＡｌＳｉＣｕ, ＡｌＣｕなどの材料を用いるのが望ましい。コンタクトについても導電性材料であればよいが、好ましくは、Ｗ, Ｔｉ, Ｃｏ, Ｗ、Ｓｉ、Ｔａ、Ｍｏ、Ｒｕ、Ｐｔ, Ａｕなどを含む導電性材料を用いるのが望ましい。
【０１０７】
上記のそれぞれの膜は、例えば直流（ＤＣ）マグネトロンスパッタリングにより形成される。また、例えば分子線エピタキシー（ＭＢＥ）法、各種スパッタ法、化学気相成長（ＣＶＤ）法、蒸着法によって形成されてもよい。
【０１０８】
また、それぞれの磁気抵抗素子は、例えばそれぞれの膜をフォトリソグラフィーと反応性イオンエッチングによりパターン加工して作製される。その場合、たとえば、まず自由層、トンネル絶縁膜および固着層の膜をそれぞれ形成後、フォトレジストによる所望の素子パターンを形成する。その後、イオンミリングもしくは反応性イオンエッチングにより素子の形状を得る。また、素子パターンの形成は電子線リソグラフィー、集束イオンビームであってもよい。
【０１０９】
ＴＭＲ素子６０では、一般に自由層６１の磁化方向と固着層６３の磁化方向とが平行の場合に抵抗は最小値、自由層６１の磁化方向と固着層６３の磁化方向とが反平行の場合に抵抗は最大値となる。
【０１１０】
ＴＭＲ素子６０は、外部磁界Ｈｅｘが印加されていないときに自由層６１の磁化方向と固着層６３の磁化方向とが直交するように構成することが出来る。
【０１１１】
固着層６３の磁化方向と平行な方向に磁界を印加すると、自由層６１の磁化方向は外部磁界により変化し、自由層６１の磁化方向と固着層６３の磁化方向とが平行または反平行となる。その結果、ＴＭＲ素子６０の抵抗は、最小値または最大値となる。また、抵抗が外部磁界に依存しない飽和領域と、外部磁界に対して線形な依存性を持つ線形領域とが現われる。このように、固着層６３の磁化方向と印加磁界方向により、ＴＭＲ素子６０の抵抗値が決まる。
【０１１２】
図１２（ａ）は、第１のブリッジ回路６を構成する磁気抵抗素子１ａ，１ｂ，１ｃ，１ｄの固着層の磁化方向を表わす図である。図１２（ａ）に示すように、磁気抵抗素子１ａ，１ｂ，１ｃ，１ｄの磁化方向は、それぞれ紙面において、上、下、下、上方向である。
【０１１３】
図１２（ｂ）は、第２のブリッジ回路７を構成する磁気抵抗素子２ａ，２ｂ，２ｃ，２ｄの固着層の磁化方向を表わす図である。図１２（ｂ）に示すように、磁気抵抗素子２ａ，２ｂ，２ｃ，２ｄの磁化方向は、それぞれ紙面において、右、左、左、右方向である。
【０１１４】
図１２（ａ）、（ｂ）に示すように、第１のブリッジ回路６を構成する磁気抵抗素子１ａ，１ｂ，１ｃ，１ｄの固着層の磁化方向と、第２のブリッジ回路７を構成する磁気抵抗素子２ａ，２ｂ，２ｃ，２ｄの固着層の磁化方向がπ/２だけ相違させることによって、第１のブリッジ回路６の出力の位相と第２のブリッジ回路７の出力の位相の差をπ/２にすることができる。なぜなら、たとえば、外部磁界の方向が上向きまたは下向きの場合に、オペアンプＯＰ１の出力は最大となり、オペアンプＯＰ２の出力は最小となり、外部磁界の方向が左向きまたは右向きの場合に、オペアンプＯＰ１の出力は最小となり、オペアンプＯＰ２の出力は最大となるからである。
【０１１５】
さらに、第１のブリッジ回路６を構成する磁気抵抗素子１ａ，１ｂ，１ｃ，１ｄと第２のブリッジ回路７を構成する磁気抵抗素子２ａ，２ｂ，２ｃ，２ｄとを回転体（着磁ロータ２）の回転方向に対し同じ位置に配置させることができる。たとえば、磁気抵抗素子１ａ，１ｂ，１ｃ，１ｄを基板の第１の面に実装し、磁気抵抗素子２ａ，２ｂ，２ｃ，２ｄを基板の第２の面に実装し、磁気抵抗素子１ａと２ａ、１ｂと２ｂ、１ｃと２ｃ、１ｄと２ｄとをそれぞれ回転方向に対して同一の位置に配置させる。これによって、回転方向検出センサ５を小型化させることができる。
【０１１６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１７】
２  着磁ロータ、３  歯車、４  クランクシャフト、５  回転角検出センサ、６  第１のブリッジ回路、７  第２のブリッジ回路、８  アナログ処理回路、９  デジタル論理回路、１０  判定回路、５１  第５の比較部、６０  ＴＭＲ素子、６１  第２の強磁性層（自由層）、６２  第１の絶縁層、６３  第１の強磁性層（固着層）、６４  反強磁性層、６５，６６  非磁性導体、６７  上部電極、６８  下部電極、９５  磁石、ＯＰ１〜ＯＰ４  オペアンプ、ＤＬ１，ＤＬ２  遅延回路、ＲＥＣ１，ＲＥＣ２  整流回路、ＣＰ１〜ＣＰ５  コンパレータ、Ａ１〜Ａ４  ＡＮＤ回路、Ｏ１，Ｏ２  ＯＲ回路、ＩＶ１，ＩＶ２  インバータ、ＯＵＴ１，ＯＵＴ２，ＩＮ１，ＩＮ２，ＯＵＴＡ，ＯＵＴＡ′，ＯＵＴＢ，ＯＵＴＢ′，ＯＵＴＣ，ＩＮＡ，ＩＮＡ′，ＩＮＢ，ＩＮＢ′，ＩＮＣ，ＯＵＴＸ，ＯＵＴＣ，ＯＵＴＹ，ＩＮＸ，ＩＮＣ，ＩＮＹ  端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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