(57)【要約】【課題】信頼性を向上させた樹脂封止型半導体装置の製造方法を提供する。【解決手段】少なくとも１つ以上の半導体素子を搭載する領域が複数個形成された配線基板上に電極を形成した後に、半導体素子を配線基板に搭載し、電気的に接続する工程と、半導体素子と配線基板との空隙部を含む、配線基板における半導体素子の搭載面側を樹脂により封止する工程と、配線基板上に設定されたダイシングラインに沿って配線基板を分離し個片化する工程とを備えた半導体装置の製造方法であって、配線基板の半導体素子の搭載面側を樹脂により封止する前に、ダイシングラインに沿って、配線基板上に、半導体素子の搭載面側から配線基板の内側面に向かって溝を形成し、配線基板の半導体素子の搭載面側を樹脂により封止する工程において、同時に、配線基板上に形成された溝部分を樹脂により封止することを特徴とする。【選択図】図２
2016115884.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の製造方法であって、
配線基板上の複数の半導体素子実装領域のそれぞれに１個以上の半導体素子を実装する工程と、
前記半導体素子の実装前または実装後に、ダイシングラインに沿って前記配線基板に溝を形成する工程と、
前記半導体素子の実装後に、前記配線基板における前記半導体素子の実装面と、前記溝と、前記半導体素子とをモールド樹脂で一括封止した後、前記ダイシングラインに沿って、前記溝より狭い裁断幅でダイシングを行うことにより前記半導体装置を個片化する工程とを備える、半導体装置の製造方法。
【請求項２】
前記配線基板は、コア層と、前記コア層の少なくとも一方面に設けられ、１層以上の導体層及び１層以上の絶縁層の積層体からなる配線層とを有し、
前記配線基板に溝を形成する工程において、前記配線基板の表面から前記コア層にまで達する深さで前記溝を形成することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記コア層を構成する材料の吸湿率が、前記絶縁層の吸湿率以下であることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体装置であって、
コア層と、前記コア層の少なくとも一方面に設けられ、１層以上の導体層及び１層以上の絶縁層の積層体からなる配線層とを有する配線基板と、
前記配線層上に実装された半導体素子と、
前記配線基板における前記半導体素子の実装面と、前記半導体素子とを覆うように形成されたモールド樹脂とを備え、
前記モールド樹脂は、前記配線基板における前記実装面側の最表面に設けられた前記導体層の側面の少なくとも一部取り囲むように形成される、半導体装置。
【請求項５】
前記モールド樹脂は、前記実装面側の前記配線層の側面全体と、前記コア層の前記実装面側の一部の側面とを取り囲むように形成される、請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、樹脂封止型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、高度情報化時代を迎え、情報通信技術が急速に発達し、それに伴って各種半導体素子の高密度化が図られている。そのため、半導体装置において、半導体素子を実装するためのインターポーザ基板や、半導体素子を含む電子部品を実装するためのプリント基板を総称するプリント配線板には、高密度化及び高速対応が要求されている。一方、電子機器には、高信頼性を前提に小型化・薄型化・多ピン化、高放熱化が要求されるため、これらをバランスよく併存させることが必要となる。
【０００３】
従来は、リードフレームに半導体素子を搭載し、樹脂で封止した半導体装置が主流であったが、近年では急速に発展する電子機器の要求から、パッケージの形態が極めて多様化している。パッケージの形態として、例えば、フェイスダウン型や積層型、フリップチップ型、ウェハーレベル型などが挙げられる。
【０００４】
フリップチップ実装型では、半導体素子の信頼性を向上させるため、まず、半導体素子と配線基板との空隙部（以下、「ギャップ」という）に液状のエポキシ樹脂組成物を用いて充填封止を行い、エポキシ樹脂組成物を硬化させた後で、再度エポキシ樹脂組成物を用いて半導体素子全体について樹脂封止を行うことが一般的である。
【０００５】
しかしながら、この方法は毛細管現象を利用して半導体素子と配線基板のギャップに液状のエポキシ樹脂組成物を充填することから、充填完了までに非常に長い時間を要するという問題がある。また、ギャップに液状のエポキシ樹脂組成物を充填する工程の後に半導体素子全体をエポキシ樹脂組成物で封止するため、複数の工程が必要となり、生産性が低下するといった問題がある。
【０００６】
特許文献１には、上記の問題を解決するために、封止用樹脂組成物に含有される無機質充填材の配合にアプローチすることにより、半導体素子の背面のモールド封止及び配線基板と半導体素子との間隙の双方への同時充填を可能とする半導体装置の製造方法が開示されている。
【０００７】
また、特許文献２には、回路基板内に金属バリア溝を形成することで、回路基板の機械的強度を上げ、外部からの吸湿を防ぐ方法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２１４４２８号公報
【特許文献２】特開２００６−３１３８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１は、特許文献１に記載される、従来の樹脂封止型半導体装置の切断部端面図である。
【００１０】
上記特許文献１の方法を用いて、面付けされた配線基板を分離して個片化すると、図１に示すように、基板の外周が完全に露出する状態となるため、この外周からの半導体装置への水分の浸入やパッケージ基板の界面剥離などが生じるという課題がある。また、特許文献２に記載される方法では、半導体装置基板内に金属バリア溝が形成されるために、外部端子の数や部品のレイアウトに制限が生じてしまうという課題がある。
【００１１】
本発明は、信頼性を向上させた樹脂封止型の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置の製造方法は、配線基板上の複数の半導体素子実装領域のそれぞれに１個以上の半導体素子を実装する工程と、半導体素子の実装前または実装後に、ダイシングラインに沿って配線基板に溝を形成する工程と、半導体素子の実装後に、配線基板における半導体素子の実装面と、溝と、半導体素子とをモールド樹脂で一括封止した後、ダイシングラインに沿って、溝より狭い裁断幅でダイシングを行うことにより半導体装置を個片化する工程とを備える。
【００１３】
配線基板は、コア層と、コア層の少なくとも一方面に設けられ、１層以上の導体層及び１層以上の絶縁層の積層体からなる配線層とを有し、配線基板に溝を形成する工程において、配線基板の表面からコア層にまで達する深さで溝を形成してもよい。
【００１４】
コア層を構成する材料の吸湿率が、絶縁層の吸湿率以下であることが好ましい。
【００１５】
また、本発明に係る半導体装置は、コア層と、コア層の少なくとも一方面に設けられ、１層以上の導体層及び１層以上の絶縁層の積層体からなる配線層とを有する配線基板と、配線層上に実装された半導体素子と、配線基板における半導体素子の実装面と、半導体素子とを覆うように形成されたモールド樹脂とを備える。モールド樹脂は、配線基板における実装面側の最表面に設けられた導体層の側面の少なくとも一部取り囲むように形成される。
【００１６】
モールド樹脂は、実装面側の配線層の側面全体と、コア層の実装面側の一部の側面とを取り囲むように形成されることが好ましい。
【発明の効果】
【００１７】
本発明によれば、信頼性を向上させた樹脂封止型の半導体装置及びその製造方法を実現できる。
【図面の簡単な説明】
【００１８】
【図１】従来の樹脂封止型半導体装置の切断部端面図
【図２】実施形態に係る半導体装置の切断部端面図
【図３−１】実施形態に係る半導体装置の製造方法を説明する図
【図３−２】実施形態に係る半導体装置の製造方法を説明する図
【図３−３】実施形態に係る半導体装置の製造方法を説明する図
【図３−４】実施形態に係る半導体装置の製造方法を説明する図
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態に係る半導体装置の製造方法を説明する。
【００２０】
図２は、実施形態に係る半導体装置の切断部端面図であり、図３−１〜図３−４は、実施形態に係る半導体装置の製造工程を示す図である。図３−１〜図３−４に示す半導体装置の製造方法は、１枚の配線基板上に複数の半導体素子を多面付けし、モールド樹脂形成の後に、半導体装置を個片化するものであり、各図では、配線基板のうち、隣接する一対の半導体素子実装領域の境界部分を拡大して示している。
【００２１】
Ａ．多層配線基板の作製（図３−１）
図３−１に示すように、本実施形態では、配線基板として、多層配線基板３が用いられる。多層配線基板３には、半導体装置の生産性を向上させるために、複数の半導体素子実装領域がマトリックス状に並べて設けられている。積層方式は、コア層４の両面に導体層９及び絶縁層１１を積層する方式や、支持体などの片側に導体層９及び絶縁層１１を積層し、最終的に支持体から分離する方式のいずれであってもよい。コア層４の材質は、配線層の吸湿に影響を与えないようにするため、絶縁層１１の吸湿率と同程度かそれ以下の材質であることが望まれる。尚、一般的には、コア層４を構成する材質の吸湿率は、０．２％以下が目安である。コア層４としては、例えばガラスを好適に利用でき、特に、ホウ珪酸ガラスをより好適に利用できる。層間の導通を計る目的でスルーホールやビア１０をレーザ加工などによって形成する。絶縁層１１の材質は樹脂、ガラス、ガラスエポキシ、ポリイミド、セラミック、金属などの材料が挙げられるがこれに限定されるものではない。導体層９の材質は、回路形成が可能な導体性のある金属であり、例えば、Ｃｕ、Ａｌ、Ｎｉ、Ａｕなどが挙げられるがこれに限定されるものではない。導体層９は、電気めっきや化学的なめっき方法により形成される。導体層９の厚さは例えば、１〜２０μｍであり、回路形成は、例えば、フォトリソグラフィーなどの手法がとられる。
【００２２】
Ｂ．半導体素子の搭載（図３−２）
図３−１に示すように、多層配線基板３上の半導体素子実装領域のそれぞれに半導体素子１を配置し、多層配線基板３の基板電極５ｂに対して半導体素子電極５ａをフェイスダウン方式で搭載し、フリップチップ実装部（以下、「実装部」という）を形成する。
【００２３】
次に、図３−２に示すように、多層配線基板３上の実装部をリフローにかけバンプ５を形成する。基板電極５ｂは、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｕ／Ｓｂ、Ｓｕ／Ｚｎ、Ｓｕ／Ｂｉなどが挙げられるが、これに限定されるものではない。基板電極５ｂの形状は、突起電極であってもよく、表面にめっきやプレソルダーの処理が施されていてもよく、ＯＳＰなどの有機被膜処理が施されていてもよい。また、半導体素子電極５ａと基板電極５ｂを短時間で接続するために、ローカルリフローで加熱とともに加圧したり、振動を与えたりしてもよい。また、半導体素子電極５ａ及び基板電極５ｂは、それぞれ半導体素子１上及び多層配線基板３上の対応する領域にエリア配置されるのではなく、それぞれ半導体素子１の周辺部四辺及び多層配線基板３上の対応する領域にペリフェラル配置されてもよい。
【００２４】
次に、実装部のギャップ１２の洗浄を行う。これは、フラックス残留成分の除去を目的とするものである。したがって、洗浄不要のフラックスを使用する場合、またはフラックスを使用しない場合などは、必ずしもギャップ１２を洗浄する必要はない。
【００２５】
Ｃ．受動部品の搭載
また、本発明に係る半導体装置においては、多層配線基板３上に受動部品を搭載してもよい。この場合、多層配線基板３上の電極にめっき、印刷法や蒸着法などを用いて、受動素子電極６を形成しておく（図２参照）。形成された受動素子電極６の上に部品搭載装置を用いて、積層セラミックコンデンサなどを搭載してもよい。受動部品の種類、大きさ、電極の数は、限定されない。また、受動素子電極６の材質は、はんだを主材とすることが望ましく、例えば、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｐｂ、Ｓｕ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｕ／Ｓｂ、Ｓｕ／Ｚｎ、Ｓｕ、Ｂｉなどが挙げられるがこれに限定されるものではない。受動素子電極６の形状は、突起電極であってもよく、表面にめっきやプレソルダーの処理が施されていてもよく、ＯＳＰなどの有機被膜処理が施されていてもよい。受動素子電極６と受動部品との接合はリフローにより行ってもよい。
【００２６】
Ｄ．樹脂組成物の充填
本発明に係る半導体装置においては、必要に応じてモールド工程の前に樹脂組成物の充填を行ってもよい。使用する樹脂組成物は、液状エポキシ樹脂組成物系が主流であるが、フェノール樹脂、ポリイミド樹脂、シリコーン樹脂系の樹脂などを用いてもよい。
【００２７】
実装部を形成した多層配線基板３を加熱したディスペンサステージに配置し、液状エポキシ樹脂組成物の流動性を高めるため昇温する。昇温温度については、使用される樹脂組成物の性能がもっとも発揮される推奨条件を選択してよい。次に、液状エポキシ樹脂組成物をフリップチップ実装部の任意の一辺に塗布し、充填の完了までステージ上に放置する。その後、樹脂充填が完了したフリップチップ実装部を樹脂硬化が可能な温度雰囲気に移して、樹脂を完全に硬化させることにより、アンダーフィルが形成される。使用する樹脂組成物によって、硬化時間及び硬化温度は最適な条件を採用する。
【００２８】
Ｅ．溝の作製（図３−３）
半導体素子１が搭載された多層配線基板３にダイシングテープ（図示せず）を貼り付け、図３−３に示すように、個片化ダイシングライン１４の中心に沿って多層配線基板３に溝７を形成する。溝７の形成工程は、半導体素子１を搭載する前であっても問題ない。溝７の形成については、ブレードダイシングによる方法やレーザーダイシング、または、その両方を組み合わせてもよい。溝７の形成方法はこれに限られるものではない。また、多層配線基板３上に形成される溝７の幅は、個片化時のダイシング幅（裁断幅）より大きくする。また、溝７の深さは、コア層４に到達する十分な深さであることが好ましい。溝７を形成した後、多層配線基板３を真空オーブンで脱気する。
【００２９】
Ｆ．モールド工程について（図３−４）
多層配線基板３における半導体素子実装側の面と、半導体素子１の外面全体と、半導体素子１と多層配線基板３とのギャップ１２と、多層配線基板３上に形成された溝７とを、低圧トランスファ成形法により、一括で樹脂封止する。これにより、半導体素子搭載面がコア層４とモールド樹脂２によって閉鎖される構造が出来上がる。封止するモールド樹脂２として、エポキシ樹脂組成物、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、マレイミド樹脂のいずれかの樹脂、またはこれらの樹脂の２種類以上が混合された樹脂にフィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、または酸化亜鉛などを加えた材料が用いられる。また、モールド樹脂２は、基本成分となる樹脂のほかに、硬化剤、触媒、さらには機械的強度、線膨張係数、熱伝導率などを最適化するための無機充填材が配合されていることが好ましい。これにより、半導体装置をＰＷＢ（Ｐｒｉｎｔｅｄ  Ｗｉｒｉｎｇ  Ｂｏａｒｄ）などに２次実装する際の熱によって発生する材料間の応力が緩和され、基板内への水分の浸入の防止や半導体素子１をストレスから保護する効果が得られる。
【００３０】
最後に、樹脂の充填が完了した半導体装置を樹脂硬化可能な温度雰囲気に移して、樹脂を完全に硬化させた後、個片化ダイシングライン１４に沿ってダイシングを行うことにより、図２に示した樹脂封止型半導体装置８を得る。上述したように、個片化時のダイシング幅（裁断幅）は、溝７の幅より小さくする。
【００３１】
モールド樹脂２の形成前に予め個片化時のダイシング幅より幅広の溝７を形成することによって、個片化後の樹脂封止型半導体装置８においては、図２に示すように、半導体素子実装側の配線層の一部とコア層４の一部とが切り欠かれた状態となり、多層配線基板３の外周部に溝７に由来する段差が形成される。この段差をモールド樹脂２で埋め込むことによって、モールド樹脂２と多層配線基板３との境界面が複雑化するため、配線層の側面からの水分の侵入を防ぐことが可能となると共に、クラックの発生を低減できる。
【００３２】
Ｇ．外部端子について
外部端子１３は、多層配線基板３の半導体素子１を接続していない他方の主面に設けられる。外部端子１３は、多層配線基板３内部の配線を介して、半導体素子１と電気的に接続されている。外部端子１３としては、はんだ材料からなるボール形状の端子をグリッド状に配列したＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）が多く用いられる。外部端子１３の材質は、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｐｂ、Ｓｕ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｕ／Ｓｂ、Ｓｕ／Ｚｎ、Ｓｕ、Ｂｉなどのはんだ材料などが挙げられる。外部端子１３は、多層配線基板３上にボール搭載、めっき、印刷法や蒸着法などを用いて形成される。外部端子１３の表面は、突起電極、めっきやプレソルダーの手法がとられていてもよく、ＯＳＰなどの有機被膜処理が施されていてもよい。この外部端子１３を介して、半導体装置は外部の基板などに接続される。
【００３３】
以上説明したように、本実施形態に係る半導体装置の製造方法では、多層配線基板３上の実装領域を区画する個片化ダイシングラインに沿ってコア層４に達する溝７を予め形成し、半導体素子１のモールディング時に溝７を埋め込むように樹脂封止する。これにより、コア層４より半導体素子１搭載側に位置する配線層部分の外周面全体がモールド樹脂２によって覆われる。この結果、多層配線基板３の外周面から半導体装置内部への水分の侵入を抑制できると共に、クラック等が発生することを抑制できる。したがって、本発明によれば、生産性を低下させることなく、信頼性の高い半導体装置の製造方法を実現できる。
【００３４】
尚、本実施形態では、多層配線基板３に半導体素子１を実装した後に、溝７を形成する例を説明したが、半導体素子１の実装前に予め溝７を形成してから半導体素子１を実装し、その後、モールド樹脂形成及びダイシングを行ってもよい。この場合でも、本実施形態と同様に、多層配線基板３における半導体素子実装側の配線層の側面を取り囲むようにモールド樹脂を形成することができ、多層配線基板３の外周面から半導体装置内部への水分の侵入と、クラックの発生とを抑制することが可能となる。
【００３５】
また、本実施形態では、多層配線基板３の表面からコア層４に達する深さに溝７を形成する例を説明したが、コア層４に達しない深さに溝７を形成してもよい。この場合でも、モールド樹脂２で溝７を埋め込むことによって、多層配線基板３における半導体素子実装側の最表層にある絶縁層１１の側面の少なくとも一部を取り囲むようにモールド樹脂２を形成することができ、モールド樹脂で囲まれた側面部分からの水分の浸入と、クラックの発生とを抑制することができる。ただし、半導体素子実装側の配線層の側面からの水分の侵入とクラックの発生とをより効果的に抑制するため、本実施形態のように、コア層４に達する深さにまで溝７を形成することがより好ましい。
【実施例】
【００３６】
以下、本発明のより詳細な実施例を説明するが、本発明はこの実施例に限定されるものではない。
【００３７】
まず、図３−１に示されるような多層配線基板３を作製した。多層配線基板３のコア層４には、６インチサイズ、厚さ５００μｍの無アルカリガラスを用いた。コア層４の両面それぞれに、５μｍのＮｉ／Ｃｕを主とする導体層９と、絶縁層１１とを３層ずつ積層した多層配線基板３を作製した。絶縁層１１の積層は、真空ラミネートを用いた。絶縁層を形成する絶縁樹脂には、ＡＢＦ−ＧＸ−Ｔ３１（味の素ファインテクノ株式会社製）を用いた。絶縁層１１の導体層９上の厚さは６μｍとした。絶縁層１１へのビア加工は、ＵＶ−ＹＡＧレーザを用いて行った。導体層９はスパッタにて薄膜形成されたものに電解めっきなどでＣｕを析出させる方法をとった。それぞれの導体層６の層間は、ビア１０で電気的に接続した。ビア１０は、めっきなどによって、複数層間を電気的に接続するように設計した。多層配線基板の総厚は０．５７ｍｍ程度となった。
【００３８】
次に、得られた多層配線基板（５０×５０ｍｍの正方形状）に半導体素子１を搭載した。半導体素子１には、２０×２０ｍｍの正方形状のものを用いた。半導体素子電極５ａは、Ｃｕポストの先端に錫銀めっき層を形成したものからなる。また、半導体素子電極５ａは、Ａｕなどの材質でもよい。エリア配置された基板電極５ｂに対して同一のエリア配置された半導体素子電極５ａをフェイスダウン方式で搭載装置を使用して位置決め搭載した。尚、発明の実施の形態では、接続を目的とした電極５ａ、５ｂがエリア配置されているものとしたが、半導体素子１の辺の周辺に配置されているようなペリフェラル配置をとるものでも同様の効果を得られる。
【００３９】
半導体素子１を搭載した多層配線基板３をリフローにかけ接合を完了する。形成されたバンプ５の材質の例としては、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｕ／Ｓｂ、Ｓｕ／Ｚｎ、Ｓｕ／Ｂｉなどが挙げられる。尚、任意でバンプ５が形成された半導体素子１と多層配線基板３を短時間で接続するために、ローカルリフローで加熱と共に加圧を行ったり、振動を加えたりする方法を実施してもよい。ローカルリフローで接合する場合は、多層配線基板３全体のリフローは不要である。
【００４０】
多層配線基板３には、その後充填されるモールド樹脂２が均一に半導体素子１と多層配線基板３との間のギャップ１２に均一に封止されるよう、プラズマによる表面活性処理を行った。
【００４１】
（溝の作製）
ダイシングテープに多層配線基板３を貼り付け、ＮＢＣ−Ｚシリーズ（ディスコ社製）ブレード厚み０．３ｍｍのブレードで個々の基板のダイシングラインの中心に沿って溝７を形成した。溝の深さは、０．２８ｍｍとした。溝７は、コア層４のガラスに到達するように形成した。溝７を形成した後、多層配線基板３を真空オーブンで脱気した。その後、多層配線基板３の半導体装置搭載面側を低圧トランスファーモールド法にて樹脂で一括封止する。封止が完了した状態でオーブンを用いて硬化させ樹脂一括封止型半導体装置８を形成した。
【００４２】
（ダイシングによる個片化）
一括封止型半導体装置をダイシングテープに貼り付け、ブレード厚み０．１５ｍｍのブレードを用いてダイシングライン１４にそって個片化し、図２のフリップチップ上面の外周部が封止された半導体装置を得た。
【００４３】
（試験方法）
本実施例に係る半導体装置と、溝７を形成しない従来の半導体装置を１０個ずつ２群に分け、ＪＥＤＥＣ−Ｌｅｖｅｌ３の条件（温度３０℃／湿度６０％／１９２ｈ）で保存し、吸湿後にリフローを行った。リフロー処理のピーク温度は２６０℃／２０ｓｅｃとし、この処理を３回繰り返した。
【００４４】
（試験結果）
結果、本発明の半導体装置において導通不良は０／１０個、従来の半導体装置では、３／１０個の不良が発生した。
【００４５】
（故障解析）
故障サンプルの断面研磨を実施したところ、バンプクラックと半導体素子とバンプ界面での剥離が生じていることが観察された。
【００４６】
よって、半導体装置搭載面側の外周部に溝を設け複雑化することによって、水分の浸入を抑制できることが確認された。
【産業上の利用可能性】
【００４７】
本発明は、半導体装置を製造するにあたり、半導体素子と半導体装置基板の封止構造として利用可能である。
【符号の説明】
【００４８】
１    半導体素子
２    モールド樹脂
３    多層配線基板
４    コア層
５    バンプ
５ａ  半導体素子電極
５ｂ  基板電極
６    受動素子電極
７    溝
８    樹脂封止型半導体装置
９    導体層
１０  ビア
１１  絶縁層
１２  ギャップ
１３  外部端子
１４  個片化ダイシングライン
【図１】
2016115884.tif 000003
【図２】
2016115884.tif 000004
【図３−１】
2016115884.tif 000005
【図３−２】
2016115884.tif 000006
【図３−３】
2016115884.tif 000007
【図３−４】
2016115884.tif 000008