(57)【要約】【課題】プラズマ処理によるウエハ帯電により、コンタクトホールから導電層の電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止できて、所定のチップサイズでの高画素化を実現する。【解決手段】プラズマ密度が１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマドライエッチング装置（ＲＩＥタイプ）を用いて、コンタクトホール形成時点で、駆動配線層３５に接続され電気的に浮遊状態である転送電極３２、３３の総面積に対して１／８５５〜１ ／７５００の総底面積となるようにコンタクトプラグ３６の一または複数の接続孔としてのコンタクトホールを設計しそれを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入射光を光電変換する光電変換部からの電荷を転送するための電荷転送電極に接続された配線層上の層間絶縁膜に、該電荷転送電極の総上面積Ａに対する一または複数の接続孔の総面積Ｂの比Ｂ／Ａを閾値と比較して、該接続孔のパターン破壊を防止するように高プラズマ密度と低プラズマ密度のいずれかのプラズマエッチング処理を選択して、該配線層に至る該一または複数の接続孔を形成する接続孔形成工程を有する固体撮像素子の製造方法。
【請求項２】
前記低プラズマ密度は１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下であり、前記高プラズマ密度は１×１０11/ｃｍ3を超える密度である請求項１に記載の固体撮像素子の製造方法。
【請求項３】
前記低プラズマ密度のプラズマエッチング処理は、ＡｒガスとＯ2またはＣＯガスのうちの少なくとも一つのガスと、Ｃ4Ｆ6、Ｃ5Ｆ8、Ｃ4Ｆ8およびＣ2Ｆ6のうちの一または複数のガスとを用いる請求項２に記載の固体撮像素子の製造方法。
【請求項４】
前記電荷転送電極の総上面積Ａに対する前記一または複数の接続孔の総面積Ｂの比Ｂ／Ａが前記所定閾値面積比１／Ｃよりも大きいときは前記高プラズマ密度のプラズマエッチング処理を行い、該電荷転送電極の総上面積Ａに対する該一または複数の接続孔の総面積Ｂの比Ｂ／Ａが該所定閾値面積比１／Ｃ〜１／７５００の範囲内のときは前記低プラズマ密度のプラズマエッチング処理を行う請求項１または２に記載の固体撮像素子の製造方法。
【請求項５】
基板上にゲート絶縁膜を介して前記電荷転送電極を形成する電荷転送電極形成工程を前記接続孔形成工程の前に有する請求項１に記載の固体撮像素子の製造方法。
【請求項６】
請求項１〜５のいずれかに記載の固体撮像素子の製造方法により製造された固体撮像素子を画像入力デバイスとして撮像部に用いた電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被写体からの画像光を光電変換して撮像する半導体素子で構成された固体撮像素子の製造方法、この製造方法により作製された固体撮像素子を、画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子情報機器に関する。
【背景技術】
【０００２】
近年、固体撮像素子においては、高画素化、高感度化および高速転送化などが要求されており、ＣＣＤ型固体撮像素子についても例外ではない。また、チップサイズにおいても、従来と同等のチップサイズでの製造が要求されており、固体撮像素子の製造においても微細加工技術が必要とされている。
【０００３】
即ち、固体撮像素子では高画素化はチップサイズの増大無しに達成する必要があるため、画素部分については加工ピッチの縮小による画素数増加、画素部分以外の回路については微細化による回路面積の縮小が要求されている。
【０００４】
このような微細加工技術の要望に伴い、例えばドライエッチング工程においては高密度プラズマ源を用いたエッチング装置によるエッチング加工が増加しつつあるが、この微細加工プロセスにおいては、特許文献１にもあるようにレイアウトによる制約により不具合を改善する方法が提案されている。
【０００５】
図１０（ａ）〜図１０（ｅ）は、特許文献１に開示されている従来の半導体装置の製造方法を各工程毎に示す概略製造工程断面図である。
【０００６】
図１０（ａ）に示すように、半導体基板１０１上の素子分離膜１０２間にゲート電極１０３およびその両側のソース／ドレイン領域１０４を有するトランジスタ１０５が形成されている。その上に第１層間絶縁膜１０６が形成されている。
【０００７】
まず、図１０（ｂ）に示すように、各ソース／ドレイン領域１０４上の第１層間絶縁膜１０６にコンタクトホールをそれぞれ形成し、その上にコンタクトホール内を埋め込むようにタングステン膜１０７をスパッタリング等で形成する。
【０００８】
次に、図１０（ｃ）に示すように、タングステン膜１０７を第１層間絶縁膜１０６の表面が露出するまでエッチバックして平坦化する。これによって、各ソース／ドレイン領域１０４に接続するコンタクトプラグ１０８を形成する。コンタクトプラグ１０８が埋め込まれた第１層間絶縁膜１０６上に、アルミニウムからなる第２配線膜材料をスパッタリング等で形成する。フォトリソグラフィーおよびエッチング技術により、これを所定の配線形状にパターニングして第１配線膜１０９を形成する。この第１配線膜１０９の所定の配線形状の上に第２層間絶縁膜１１０としてシリコン酸化膜を形成する。
【０００９】
続いて、図１０（ｄ）に示すように、第２層間絶縁膜１１０上にパターニングされたレジストパターン１１１を形成する。これをマスクとして、第２層間絶縁膜１１０に直径０．３６μｍ程度のスルーホール１１２を多数個形成する。このスルーホール１１２の形成は、誘導結合プラズマエッチャーを用い、そのエッチング条件は、ソースパワーが１９００Ｗ、バイアスパワーが１４００Ｗ、エッチング圧力が５ｍＴｏｒｒ、ガス種およびガス流量がＣ2Ｆ6：１０ｓｃｃｍ、Ｃ4Ｆ8：６ｓｃｃｍおよびＡｒ：９５ｓｃｃｍとする。ｓｃｃｍとは、ｃｃ／分（１分間に流れる体積ｃｃ）である。
【００１０】
その後、図１０（ｅ）に示すように、第２層間絶縁膜１１０上のレジストパターン１１１を取り除き、その上にタングステン膜をスパッタリング等で形成する。さらに、これをエッチバックする。これにより、スルーホール１１２内にコンタクトプラグ１１３を形成する。さらに、コンタクトプラグ１１３が埋め込まれた第２層間絶縁膜１１０の上に、アルミニウム膜をスパッタリング等で形成し、所定の配線形状にパターニングして、第２配線膜１１４を形成する。
【００１１】
この場合、コンタクトホール数と基板構造の間に配置ルールとして、コンタクトホール１１２（接続孔）の総底面積とこれに接続される第１配線膜１０９の上面積との比が１：３００〜１００００程度であり、コンタクトホール１１２のアスペクト比が４以下で、コンタクトホール１１２の底面積が０．１〜１．０μｍ２である。
【００１２】
従来は、絶縁層に同一のエッチング条件で同時に複数個のコンタクトホールやビアホールを形成する場合、下地構造のメタル等がチャージングすると、下地構造の種類や大きさによって、絶縁膜のエッチング選択比が大きくなり、一部のホール内部に反応生成物を堆積させることになり、そのホールにおける導通不良やホール抵抗の高抵抗化をもたらすことになる。
【００１３】
これに対して、上記基板構造の配置ルール（コンタクトホール１１２の総底面積と第１配線膜１０９の上面積との比が１：３００〜１００００程度）によって、コンタクトホール１１２（接続孔）の形成の際に接続孔内への反応生成物等の堆積および蓄積を有効に防止することができ、この接続孔を介して導電材料が接続される場合に、コンタクト抵抗の増大や変動などを防止することができるとされている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００１−３０８０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従来は、コンタクトホールを介して下地構造のメタルがチャージングすると、絶縁膜のエッチング選択比が大きくなり、一部のホール内部に反応生成物を堆積させて導通不良やホール抵抗の高抵抗化をもたらしていたところ、特許文献１に開示されている上記従来の半導体装置の製造方法では、コンタクト（ビア）加工パターンとシリコン基板との関係について、プラズマ処理のチャージングによる導通不良やホール抵抗の高抵抗化およびビア加工不良を発生させないために、コンタクトホール数と基板構造の間に所定の配置ルールとして、レイアウトによる制約（コンタクトホール１１２の総底面積と第１配線膜１０９の上面積との比が１：３００〜１００００程度）を定めている。
【００１６】
ところが、固体撮像素子、特にＣＣＤ型固体撮像素子については、画郭寸法は仕様により定められ、ＣＣＤの動作原理上、コンタクトホールを介してゲート電極へ電圧を印加する配線層は画郭寸法とほぼ同等となり、単一コンタクトホールと同電位のゲート電極面積は、画素数、画素寸法でほぼ決定されて大きくなるために、レイアウトによる制約が困難である。
【００１７】
しかも、ＣＣＤ型固体撮像素子の製造においては、ゲート絶縁膜が厚く、微細加工プロセスで生じる症状とは異なる症状が発生し、更にチップサイズ、画素アレイ数は要求される特性に対してほぼ一義的に決定されることからも、レイアウトによる制約については非常に困難である。
【００１８】
即ち、上記した微細加工プロセスで生じるホール内部に反応生成物が堆積して導通不良化するという症状とは異なるパターン破壊の症状が発生するという新たな課題を本発明者は見出した。
【００１９】
ここで、ゲート電極の面積が圧倒的に広く、ゲート電極に帯電する電荷が多いことに起因して発生するＣＣＤ型固体撮像素子に特有なパターン破壊の症状について説明する。
【００２０】
まず、コンタクトホールのコンタクトエッチング時に、コンタクトホールから配線層を介したゲート電極は電気的に浮遊した状態で、コンタクトエッチング処理の途中の段階で絶縁膜のエッチングが完了し、ゲート電極に接続される配線層がコンタクトホールを通してプラズマに晒される。それ以降にオーバーエッチが掛る状態でプラズマより供給されるチャージが電気的に浮遊状態である配線層およびこれに接続されたゲート電極に蓄積される。浮遊状態である配線層およびゲート電極の帯電容量を超えるチャージが帯電され、コンタクトホールの底面積が小さいことでそこに電荷の集中が生じる。その結果、コンタクトホールと同電位で最も抵抗の高い配線層やゲート電極との接続箇所などの電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こす。
【００２１】
本発明は、上記従来の問題を解決するもので、プラズマ処理によるウエハ帯電により、コンタクトホールから導電層の電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止できて、所定のチップサイズでの高画素化を実現できる固体撮像素子の製造方法、この製造方法により作製された固体撮像素子を画像入力デバイスとして撮像部に用いた例えばカメラ付き携帯電話装置などの電子情報機器を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の固体撮像素子の製造方法は、入射光を光電変換する光電変換部からの電荷を転送するための電荷転送電極に接続された配線層上の層間絶縁膜に、該電荷転送電極の総上面積に対する一または複数の接続孔の総面積の比を閾値と比較して、該接続孔のパターン破壊を防止するように高プラズマ密度と低プラズマ密度のいずれかのプラズマエッチング処理を選択して、該配線層に至る該一または複数の接続孔を形成する接続孔形成工程を有するものであり、そのことにより上記目的が達成される。
【００２３】
また、好ましくは、本発明の固体撮像素子の製造方法における低プラズマ密度は１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下であり、前記高プラズマ密度は１×１０11/ｃｍ3を超える密度である。
【００２４】
さらに、好ましくは、本発明の固体撮像素子の製造方法における低プラズマ密度のプラズマエッチング処理は、ＡｒガスとＯ2またはＣＯガスのうちの少なくとも一つのガスと、Ｃ4Ｆ6、Ｃ5Ｆ8、Ｃ4Ｆ8およびＣ2Ｆ6のうちの一または複数のガスとを用いる。
【００２５】
さらに、好ましくは、本発明の固体撮像素子の製造方法において、前記電荷転送電極の総上面積Ａに対する前記一または複数の接続孔の総面積Ｂの比Ｂ／Ａが前記所定閾値面積比１／Ｃよりも大きいときは前記高プラズマ密度のプラズマエッチング処理を行い、該電荷転送電極の総上面積Ａに対する該一または複数の接続孔の総面積Ｂの比Ｂ／Ａが該所定閾値面積比１／Ｃ〜１／７５００の範囲内のときは前記低プラズマ密度のプラズマエッチング処理を行う。
【００２６】
さらに、好ましくは、本発明の固体撮像素子の製造方法において、基板上にゲート絶縁膜を介して前記電荷転送電極を形成する電荷転送電極形成工程を前記接続孔形成工程の前に有する。
【００２７】
さらに、好ましくは、本発明の固体撮像素子の製造方法は、プラズマ密度が１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマドライエッチング装置（ＲＩＥタイプ）を用いて、コンタクトホール形成時点で、駆動配線層３５に接続され電気的に浮遊状態である電荷転送電極の総面積に対して１／Ｃ（実施形態１では１／８５５）〜１ ／７５００の総底面積となるようにコンタクトプラグの一または複数の接続孔としてのコンタクトホールを形成する接続孔形成工程を有するものであり、そのことにより上記目的が達成される。
【００２８】
本発明の固体撮像素子は、基板上に、該基板内の光電変換部に蓄積された電荷を転送するための転送電極を有し、プラズマドライエッチング処理時の電荷集中によるパターン破壊を防止するべく、該転送電極の上面積に対して所定閾値範囲の総面積となるように一または複数の接続孔が形成されているものであり、そのことにより上記目的が達成される。
【００２９】
本発明の電子情報機器は、本発明の上記固体撮像素子の製造方法により製造された固体撮像素子を画像入力デバイスとして撮像部に用いたものであり、そのことにより上記目的が達成される。
【００３０】
上記構成により、以下、本発明の作用を説明する。
【００３１】
本発明においては、入射光を光電変換する光電変換部からの電荷を転送するための電荷転送電極に接続された配線層上の層間絶縁膜に、電荷転送電極の総上面積Ａに対する一または複数の接続孔の総面積Ｂの比Ｂ／Ａに応じて、接続孔のパターン破壊を防止するように高プラズマ密度と低プラズマ密度のいずれかのプラズマエッチング処理を選択して、該配線層に至る該一または複数の接続孔を形成する接続孔形成工程を有している。
【００３２】
これによって、電荷転送電極の総上面積Ａに対する一または複数の接続孔の総面積Ｂの比Ｂ／Ａを閾値と比較して、接続孔のパターン破壊を防止するように高プラズマ密度と低プラズマ密度のいずれかのプラズマエッチング処理を選択するので、プラズマ処理によるウエハ帯電により、コンタクトホールから導電層の電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止できて、所定のチップサイズでの高画素化を実現することが可能となる。
【発明の効果】
【００３３】
以上により、本発明によれば、電荷転送電極の総上面積Ａに対する一または複数の接続孔の総面積Ｂの比Ｂ／Ａを閾値と比較して、接続孔のパターン破壊を防止するように高プラズマ密度と低プラズマ密度のいずれかのプラズマエッチング処理を選択するため、プラズマ処理によるウエハ帯電により、コンタクトホールから導電層の電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止できて、所定のチップサイズでの高画素化を実現できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態１におけるＣＣＤ型固体撮像素子の一部画素アレイにおける要部構成例を模式的に示す平面図である。
【図２】図１のＣＣＤ型固体撮像素子の一部画素アレイを模式的に示すＡ−Ａ’線縦断面図である。
【図３】高プラズマ密度と低プラズマ密度の各プラズマエッチング装置を用いた場合、転送電極の総面積に対するコンタクトホールの総底面積におけるコンタクト形成時の実験結果を示す図である。
【図４】本発明の実施形態２におけるＣＣＤ型固体撮像素子の一画素部を含む領域を模式的に示す図１のＡ−Ａ’線縦断面図である。
【図５】本発明の実施形態３けるＣＣＤ型固体撮像素子の画素アレイ領域およびその外部の他の接続構成例を模式的に示す平面図である。
【図６】本発明の実施形態４おけるＣＣＤ型固体撮像素子の画素アレイ領域およびその外部の接続構成例を模式的に示す平面図である。
【図７】本発明の実施形態４おけるＣＣＤ型固体撮像素子の画素アレイ領域およびその外部の他の接続構成例を模式的に示す平面図である。
【図８】本発明の実施形態５に係るＣＭＯＳ固体撮像素子の要部構成例を模式的に示す縦断面図である。
【図９】図９は、本明の実施形態７として、本発明の実施形態１〜６のＣＣＤ型固体撮像素子１、１Ａ〜１ＤおよびＣＭＯＳ型固体撮像素子１Ｅのいずれかを撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【図１０】（ａ）〜（ｅ）は、特許文献１に開示されている従来の半導体装置の製造方法を各工程毎に示す概略製造工程断面図である。
【発明を実施するための形態】
【００３５】
以下に、本発明の固体撮像素子およびその製造方法の実施形態１〜６および、これらの製造方法により製造された高品質の固体撮像素子を画像入力デバイスとして撮像部に用いた例えばカメラ付き携帯電話装置などの電子情報機器の実施形態７について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。さらに、本発明の固体撮像素子およびその製造方法の実施形態１〜６は、請求項に示した範囲で種々の変更が可能である。即ち、請求項に示した範囲で適宜変更した技術的手段を更に組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらには、実施形態１〜６のうちの少なくとも二つを組み合わせることも可能である。
【００３６】
（実施形態１）
図１は、本発明の実施形態１におけるＣＣＤ型固体撮像素子の一部画素アレイにおける要部構成例を模式的に示す平面図である。
【００３７】
図１において、本実施形態１のＣＣＤ型固体撮像素子１は、被写体からの画像光を光電変換して撮像する複数の受光部としての複数の光電変換部２（複数のフォトダイオード部；ここでは１個しか図示していない）が行列方向（縦横方向）に２次元でマトリクス状に配置されて撮像領域を構成している。列方向（縦方向）の複数の光電変換部２毎に対応してその信号電荷読出側（ここでは光電変換部２の左側）にそれぞれ形成されたＣＣＤ構造の垂直転送レジスタ３が垂直方向（縦方向）に配置されている。複数本の垂直転送レジスタ３から垂直方向（縦方向）に電荷転送された各信号電荷を、画素毎の撮像信号として出力される信号出力部側の水平方向（横方向）に電荷転送するためのＣＣＤ構造の１本の水平転送レジスタ（図示せず）が、複数本の垂直転送レジスタ３の終端部側に配置されている。
【００３８】
垂直転送レジスタ３は、半導体基板（図示せず）の表面部側に、平面視所定幅で配設され、各信号電荷を垂直方向に電荷転送するための垂直電荷転送部３１（転送チャンネル）と、平面視所定幅の垂直電荷転送部３１上にゲート酸化膜（図示せず）を介して駆動用の２つの電荷転送電極３２、３３（以下、単に転送電極という）が順次繰り返し垂直方向に並べられている。２つの転送電極３２、３３上を覆うように設けられた層間絶縁膜（図示せず）に、これらに接続する各コンタクトプラグ３４および、各コンタクトプラグ３４が縦横に接続されて転送電極３２，３３に電荷転送電圧を印加する為の駆動配線層３５が形成されている。
【００３９】
駆動配線層３５は、光電変換部２の上方を開口するように、光電変換部２の平面視左右および上下の周囲に配置されている。この各コンタクトプラグ３４が設けられた層間絶縁膜およびその上の駆動配線層３５上には、別の層間絶縁膜（図示せず）が設けられ、この別の層間絶縁膜（図示せず）にも一または複数のコンタクトプラグ３６（ここでは３個）が設けられている。一または複数のコンタクトプラグ３６に接続されるように、その別の層間絶縁膜（図示せず）上に、駆動配線層３５を介して、互いに隣接する２つの転送電極３２、３３毎に電荷転送電圧を印加するための駆動配線層（図示せず）が設けられている。
【００４０】
本実施形態１のＣＣＤ型固体撮像素子１の一画素部の領域は、光電変換部２と、その左側の２つの転送電極３２、３３とからなる平面視領域で構成されている。
【００４１】
図２は、図１のＣＣＤ型固体撮像素子の一画素部を含む領域を模式的に示すＡ−Ａ’線縦断面図である。
【００４２】
図２において、本実施形態１のＣＣＤ型固体撮像素子１は、受光素子として入射光を光電変換して信号電荷を生成するフォトダイオードからなる複数の光電変換部２が所定間隔を空けてマトリクス状にシリコン基板などの基板４の表面側に設けられている。各光電変換部２に隣接して光電変換部２から、撮像した信号電荷を信号読出部５を通して電荷転送部３１に読み出される。電荷転送部３１に対して信号読出部５（読み出しゲート）とは反対側に、隣の光電変換部２との間に信号電荷が混ざらないようにチャネルストップ６が設けられている。
【００４３】
これらの光電変換部２、信号読出部５、電荷転送部３１およびチャネルストップ６が形成された基板４の表面側全面にゲート絶縁膜としてのゲート酸化膜７が形成されている。ゲート酸化膜７としては、シリコン酸化膜（熱酸化膜または低温酸化膜）でもよく、シリコン酸化膜に代えてシリコン窒化膜であってもよく、またはこれらの積層膜であってもよい。また、シリコン酸化膜やシリコン窒化膜の単層膜に代えてＢＰＳＧ膜であってもよい。その膜厚はここでは２０ｎｍとしている。
【００４４】
光電変換部２の中央上方のゲート酸化膜７上には、入射光を吸収するためのＳｉＮ膜やＳｉＯＮ膜などの反射防止膜８が設けられている。また、電荷転送部３１および信号読出部５上のゲート酸化膜７上には、光電変換部２からの信号電荷を垂直方向に電荷転送制御するための電荷転送電極３２、３３が順次繰り返し並べられて配置されている。
【００４５】
この転送電極３２、３３上に設けられた層間絶縁膜９にはコンタクトプラグ３４が転送電極３２、３３にそれぞれ接続するように設けられている。層間絶縁膜９上には、転送電極３２、３３に駆動電圧を印加するための駆動配線層３５がコンタクトプラグ３４に接続されるように所定配線パターンに形成されている。駆動配線層３５上に層間絶縁膜１０が形成されている。
【００４６】
入射光がこれらの転送電極３２、３３および駆動配線層３５により反射してノイズが発生するのを防ぐために、遮光膜１１が、層間絶縁膜９、１０上で、転送電極３２、３３、コンタクトプラグ３４および駆動配線層３５の上方および側方を覆うと共に、各光電変換部２上を開口するように形成されている。
【００４７】
転送電極３２、３３は、Ｐ（リン）ドープのポリシリコン膜またはこれを含む積層膜で構成されており、その膜厚は、１００ｎｍ〜２００ｎｍで一定の厚さを有している。層間絶縁膜９、１０は、シリコン酸化膜、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓｅｓ）膜、ＢＳＧ膜およびＢＰＳＧ膜のうちのいずれかで構成されており、それらの膜厚は３００ｎｍ〜６００ｎｍ程度である。さらに、コンタクトプラグ３４、駆動配線層３５およびコンタクトプラグ３６は、タングステンやアルミニュウムなどで構成されている。コンタクトプラグ３４、３６を構成しているコンタクトホールの形成は、コンタクトホールのアスペクト比が４以下で、コンタクトホールの底面積が０．１〜０．５μｍ２程度である。このコンタクトプラグ３４を構成するコンタクトホールの底部には、その直下の転送電極３２、３３のＰドープのポリシリコン膜との接触性の向上のためにＴｉＮ膜を形成してもよい。これらのコンタクトホールの平面視孔形状は円形状または正方形状などである。コンタクトホールの平面視孔形状が正方形状の方が、その内接円の円形状のものに比べて底面積をその角部分で稼ぐことができる。
【００４８】
また、各光電変換部２上には、ゲート酸化膜７を介して反射防止膜８が形成され、反射防止膜８の上方には、遮光膜１１の開口部から層間絶縁膜１２さらに光導波路部材１３を介して所定色配列のカラーフィルタ１４さらに、光電変換部２に光を集光させるためのマイクロレンズ１５が配置されている。これらのカラーフィルタ１４およびマイクロレンズ１５（集光レンズ）は共に、各光電変換部２の位置にそれぞれ対応するように位置決めされている。
【００４９】
上記構成により、複数の画素部が２次元状でマトリクス状に配置された撮像領域に入射した光は、まず、マイクロレンズ１５により集光された後に、カラーフィルタ１４から光導波路部材１３、さらに光反射防止膜８を通して光電変換部２に効率的に集光される。
【００５０】
次に、各光電変換部２に入射した光はそれぞれ、各光電変換部２でそれぞれ光電変換されて撮像画像を構成する各信号電荷となる。これらの各信号電荷は、転送電極３３により各光電変換部２から各信号読出部５を通して各電荷転送部３１に読み出される。
【００５１】
続いて、各電荷転送部３１に信号読出部５を通して読み出された各信号電荷はそれぞれ、複数本の垂直転送レジスタ３の終端部側の垂直方向に電荷転送された後に、１本の水平転送レジスタ（図示せず）により信号出力部側の水平方向（横方向）に順次電荷転送される。この信号出力部にて、画素毎の各撮像信号として順次出力される。これによって、被写体の撮像信号が信号処理部（図示せず）に出力されて所定の信号処理が施された後に画像信号となり、この画像信号が表示部に表示されたり、メモリ部に記憶されたりする。
【００５２】
ここで、本発明の特徴構成について詳細に説明する。
【００５３】
本実施形態１のＣＣＤ型固体撮像素子１において、駆動配線層３５上の接続孔としてのコンタクトホールの形成をプラズマドライエッチングにて形成する際に、Ｃ4Ｆ6、Ｃ5Ｆ8、Ｃ4Ｆ8およびＣ2Ｆ6のうちの一または複数のガスと、Ａｒガスと、Ｏ2またはＣＯガスとを用いて、プラズマ密度が１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（平行平板ＲＩＥタイプ）により行う。これによって、プラズマ処理によるウエハ帯電により、コンタクトホールから駆動配線層３５を介して転送電極３２、３３に至る経路の電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止できて、安定したコンタクト抵抗を得ると共に所定のチップサイズでの高画素化を実現できる。
【００５４】
即ち、上記転送電極３２、３３の合計上面積（ゲート電極の上面積）に対して総底面積の比（ここでは分数表示）が１／８５５〜１／７５００の総面積となる場合に、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（平行平板ＲＩＥタイプ）を用いて、層間絶縁膜１０、１２に、駆動配線層３５上に接触するコンタクトプラグ３６となる一または複数の接続孔としてのコンタクトホールを形成する。
【００５５】
一方、１×１０11/ｃｍ3を超える高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ；誘導結合プラズマタイプ）は、より微細な微細加工に適すると共に、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置を用いる場合に比べて、コンタクトホールに加工時間（工数）がより短くできる。このように、１×１０11/ｃｍ3を超える高プラズマ密度のプラズマエッチング装置を用いる方が工数および微細化に有利である。
【００５６】
ところが、１×１０11/ｃｍ3を超える高プラズマ密度のプラズマエッチング装置を用いた場合には、上記転送電極３２、３３の合計上面積（ゲート電極の総上面積）に対して総底面積が１／８５５付近のところで、パターン破壊が発生するため、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置を用いてパターン破壊を発生させることなく、上記転送電極３２、３３の合計上面積（ゲート電極の上面積）に対して総底面積が１／８５５〜１／７５００の範囲内に、層間絶縁膜１０、１２に、コンタクトプラグ３６に対応する一または複数の接続孔としてのコンタクトホールを形成するように設計する。
【００５７】
このことを踏まえて、本実施形態１のＣＣＤ型固体撮像素子１の製造方法について説明する。
【００５８】
本実施形態１のＣＣＤ型固体撮像素子１の製造方法は、基板４上にゲート酸化膜７を介して、光電変換部２に蓄積された信号電荷を、電荷転送部３１に信号読出部５を通して読み出した後に、電荷転送部３１内の電荷転送を制御するための転送電極３２、３３を一単位として電荷転送方向（垂直方向）に複数繰り返し形成する電荷転送電極形成工程と、ゲート酸化膜７上および転送電極３２、３３上に形成された層間絶縁層９に一または複数のコンタクトプラグ３４を形成し、一または複数のコンタクトプラグ３４に接続するように、層間絶縁層９上に駆動配線層３５を形成する駆動配線層形成工程と、層間絶縁層９上および駆動配線層３５上に形成された層間絶縁層１０、１２に、プラズマドライエッチング処理の電荷集中によるパターン破壊を防止するように、駆動配線層３５に至る一または複数の接続孔としてのコンタクトホールを形成する接続孔形成工程と、一または複数のコンタクトホールに導電材料（ここではタングステン）を埋め込んで、駆動配線層３５およびコンタクトプラグ３４を介して転送電極３２、３３に接続するためのコンタクトプラグ３６を形成するコンタクトプラグ形成工程とを有している。
【００５９】
本実施形態１のＣＣＤ型固体撮像素子１の製造方法について更に詳細に説明する。
【００６０】
図１および図２に示すように、光電変換部２に蓄積された電荷を読み出して転送する為に転送電極３２，３３へ電荷転送電圧を印加するためのコンタクトホール（後のコンタクトプラグ３６）は、画素アレイ領域（撮像領域）外で駆動配線層３５上に層間絶縁膜１０，１２を貫通して形成される。このときに、駆動配線層３５と同電位である転送電極３２，３３の総面積は、要求される画素数とチップサイズにより、ほぼ一義的に決定されるため、駆動配線層３５上のコンタクトホールの底部の総面積を転送電極３２，３３の総面積の１／８５５（所定閾値面積比）〜１ ／７５００となるようにコンタクトホールの寸法（直径または１辺）および個数を調整して設計する。
【００６１】
要するに、このコンタクトホールの形成はプラズマドライエッチング処理にて実施するが、コンタクトホールの底部総面積が転送電極３２，３３の総面積に対して１／８５５を超える場合（１ ／８５５〜１ ／７５００の範囲外）には、ドライエッチング処理を行う際のプラズマ密度に依存せず良好なコンタクトホールの加工が可能であるが、ＣＣＤ型固体撮像素子１に要求される高画素化やチップ面積の制約を満たせない。
【００６２】
一方、コンタクトホールの底部総面積が転送電極３２，３３の総面積に対して所定閾値面積比が１／８５５以下の場合（１ ／８５５〜１ ／７５００の範囲内）には、コンタクトホール（後のコンタクトプラグ３６）のプラズマドライエッチング処理の際に、駆動配線層３５上にエッチングが到達して、オーバーエッチングが施される際に電気的にフローティング状態である駆動配線層３５から転送電極３２，３３上に電荷が蓄積するが、コンタクトホールの総面積が小さいことで電荷の集中が生じる。この結果、コンタクトホールと同電位で最も抵抗の高い駆動配線層３５との接続箇所など電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こしてしまう。
【００６３】
即ち、後にコンタクトプラグ３６となるコンタクトホールのプラズマドライエッチング時には、ＣＣＤ型固体撮像素子１において駆動配線層３５から転送電極３２、３３は電気的に浮遊したフローティング状態で、コンタクトホールのプラズマドライエッチング処理の途中の段階で層間絶縁膜１０，１２のエッチングが完了し、駆動配線層３５がコンタクトホールを通してプラズマに晒される。それ以降に、オーバーエッチングが掛る状態でプラズマより供給されるチャージが電気的に浮遊状態である駆動配線層３５から転送電極３２，３３に蓄積される。浮遊状態である駆動配線層３５から転送電極３２，３３の帯電容量を超えるチャージが帯電されることにより電気的に不安定な箇所（コンタクトプラグ３６の底部）でパターン破壊が生じると考えられる。
【００６４】
このため、コンタクトホールのプラズマドライエッチングを行う際には、プラズマ密度の低いプラズマ処理装置（平行平板ＲＩＥタイプ）で、プラズマ密度が１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下であることが望ましく、例えば平行平板ＲＩＥタイプの設備でプラズマドライエッチング処理を行うことにより駆動配線層３５への電荷の蓄積を大幅に抑制することができて、パターン破壊のない電気的に正常なＣＣＤ型固体撮像素子１を製造することができる。
【００６５】
このとき、例えば、層間絶縁膜１０，１２は既知のプラズマＣＶＤ法によって形成されるＳｉＯ２膜（酸化シリコン膜）を用い、コンタクトエッチングでは駆動配線層３５上の例えば膜厚が１００ｎｍ〜５００ｎｍの層間絶縁膜１０，１２をエッチングする必要がある。このとき、コンタクトエッチングの条件は例えば平行平板型のＲＩＥ装置（プラズマ密度：１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下）を用いた場合にＲＦパワー９００Ｗ〜１８００Ｗ、圧力５０ｍＴｏｒｒ〜８０ｍＴｏｒｒ、ガス流量をＣ４Ｆ８ ／Ａｒ／Ｏ２をそれぞれ５／１５／２００ｓｃｃｍの流量比で処理を実施する。ドライエッチングに用いるエッチングガスはＣ４Ｆ８の例を示したが、他にプラズマ中で容易にＣＦｘ（x=1〜3）を生成することが知られているＣ４Ｆ８、Ｃ４Ｆ６、Ｃ２Ｆ６においてもＡｒ、ＣＯおよびＯ２ガスの流量等のエッチングパラメータを調整することにより同様のエッチングを行うことができる。
【００６６】
また、コンタクトホールの底面部の総面積が転送電極３２，３３の総面積の１／７５００より小さくなる場合（１ ／８５５〜１ ／７５００の範囲外）には、実際に、エッチング加工するコンタクトホールの寸法（直径）が小さく、プラズマ密度が１×１０11/ｃｍ3以下ではエッチング加工が困難となるために、更なる対応が必要となる。
【００６７】
コンタクトホールを形成した後は、コンタクトホール内に導電材料（ここではタングステン）を埋め込んでコンタクトプラグ３６としてこれを駆動配線層３５（画素アレイに無し）に電気的に接続した後に、駆動転送電圧を印加するための導電層（図示せず）を形成する。その後、マトリクス状に配置された複数の光電変換部２にそれぞれ対応するようにカラーフィルタ１４さらにその上にマイクロレンズ１５を形成して本実施形態１のＣＣＤ型固体撮像素子１を製造することができる。
【００６８】
図３は、高プラズマ密度と低プラズマ密度の各プラズマエッチング装置を用いた場合、転送電極３２，３３の総面積に対するコンタクトホールの総底面積におけるコンタクト形成時の実験結果を示す図である。
【００６９】
図３に示すように、プラズマ密度が１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下のうちのプラズマ密度が１×１０1０/ｃｍ3の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いて、ゲート電極（転送電極３２，３３）の総面積に対するコンタクトホールの総底面積が１／８５４のとき、コンタクトホール形成およびパターン破壊を含む不良率が１パーセントで、この１パーセントはコンタクトホール形成不良であり、パターン破壊不良はなかった。また、プラズマ密度が１×１０1０/ｃｍ3の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いて、ゲート電極（転送電極３２，３３）の総面積に対するコンタクトホール（コンタクト孔）の総底面積が１／８６０のとき、コンタクトホール形成不良およびパターン破壊不良を含めて不良率が０パーセントであった。
【００７０】
これに対して、プラズマ密度が１×１０11/ｃｍ3を超える範囲のうちのプラズマ密度が１．６×１０1１/ｃｍ3の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いて、ゲート電極（転送電極３２，３３）の総面積に対するコンタクトホール（コンタクト孔）の総底面積が１／８５４のとき、コンタクトホール形成不良およびパターン破壊不良を含む不良率が６５パーセントもあった。これにコンタクトホール形成不良が１パーセント含むとしても、それを差し引いてパターン破壊不良の不良率が６４パーセントである。また、プラズマ密度が１．６×１０1１/ｃｍ3の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いて、ゲート電極（転送電極３２，３３）の総面積に対するコンタクトホール（コンタクト孔）の総底面積が１／３８６のとき、コンタクトホール形成およびパターン破壊を含む不良率が０パーセントであった。
【００７１】
したがって、上記実験結果においても、プラズマ密度が１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマドライエッチング装置（ＲＩＥタイプ）を用いて、コンタクトホール形成時点で、駆動配線層３５に接続され電気的に浮遊状態である転送電極３２、３３の総面積に対して１／８５５〜１ ／７５００の総底面積となるようにコンタクトプラグ３６の一または複数の接続孔としてのコンタクトホールを設計しそれを形成すれば、プラズマ処理によるウエハ帯電によりコンタクトホールから駆動配線層３５への電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止することができることを確認することができた。
【００７２】
以上のように、本実施形態１によれば、ＣＣＤ型固体撮像素子１を製造する際に、高画素化が要望される中で、画素アレイの構造と画素アレイ内の転送電極３２，３３の総面積と同電位となるコンタクトホールの底総面積との比率を最適化して設計し、それに対応したコンタクトホールのプラズマドライエッチングにおけるプラズマ密度を高プラズマ密度と低プラズマ密度との間でコントロールすることによりチップ内に蓄積する電荷を抑制して、プラズマ処理によるウエハ帯電によりコンタクトホールから駆動配線層３５への電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止できて、所定のチップサイズでの高画素化を実現できる。
【００７３】
要するに、単位コンタクトホール面積当たりのゲート容量を制約するかまたは、そのゲート容量が閾値を超えた場合には低密度プラズマ設備によりコンタクトホールを形成するため、コンタクトホール加工をパターン破壊なく安定化させ、より高画素のＣＣＤ型固体撮像素子１を高品質で製造することができる。
【００７４】
（実施形態２）
上記実施形態１では、駆動配線層３５上の層間絶縁層１０、１２に、プラズマ密度が１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマドライエッチング処理における接続孔形成時点で、駆動配線層３５に接続され電気的に浮遊状態である転送電極３２、３３の総面積に対して１／８５５〜１ ／７５００の総底面積となる一または複数の接続孔としてのコンタクトホールを形成する接続孔形成工程について説明したが、これは、基板４上のゲート酸化膜７の膜厚が２０ｎｍにおける転送電極３２、３３のゲート容量の場合である。これに対して、本実施形態２では、基板４上のゲート酸化膜７の膜厚が２０ｎｍよりも３０ｎｍと厚くなったゲート容量の場合に、転送電極３２、３３に蓄積可能なゲート容量が少なくなって、低プラズマ密度のプラズマドライエッチング処理を行う範囲であって、転送電極３２、３３の総面積に対するコンタクトホールの総底面積の範囲のうち、所定閾値面積比１／８５５の値が小さくなって１ ／８５５〜１ ／７５００の範囲を狭くする方向にシフトする。また、基板４上のゲート酸化膜７の膜厚が２０ｎｍよりも１０ｎｍと薄くなったゲート容量の場合に、転送電極３２、３３に蓄積可能なゲート容量が大幅に多くなって、低プラズマ密度のプラズマドライエッチング処理を行う範囲であって、転送電極３２、３３の総面積に対するコンタクトホールの総底面積の閾値範囲のうち、所定閾値面積比１／８５５の値が大きくなって１ ／８５５〜１ ／７５００の範囲を１ ／８５５の外側により広くする方向にシフトする。ここでは、ゲート酸化膜７の膜厚が１０ｎｍの薄い場合であってゲート容量が多くなる場合について説明する。
【００７５】
図４は、本発明の実施形態２におけるＣＣＤ型固体撮像素子の一画素部を含む領域を模式的に示す図１のＡ−Ａ’線縦断面図である。なお、図１および図２に記載した構成部材と同一の作用効果を奏する部材には同一の符号を付してその説明を省略する。
【００７６】
図４において、本実施形態２のＣＣＤ型固体撮像素子１Ａが、上記実施形態１のＣＣＤ型固体撮像素子１と異なるのは、ゲート酸化膜７Ａの膜厚が１０ｎｍであり、上記実施形態１のゲート酸化膜７の膜厚の２０ｎｍに対して半分の膜厚である点である。これによって、基板４上に半分の薄いゲート酸化膜７Ａを介して形成されたフローティング状態の転送電極３２、３３に蓄積可能なゲート容量は、基板４上に転送電極３２、３３が近づいた分だけ、距離の２乗に反比例するとして例えば４倍程度に増加する。このため、コンタクトプラグ３６のコンタクトホール形成時に、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いて、コンタクトプラグ３６から駆動配線層３５およびコンタクトプラグ３４を介して接続される転送電極３２、３３の合計上面積（ゲート電極の総面積）に対して底面積が「１／８５５〜１／７５００」の所定閾値面積比「１／８５５」を超え、例えば単純計算で「１／２１３〜１／７５００」の範囲にシフトした総面積となるように、コンタクトプラグ３６となる一または複数の接続孔としてのコンタクトホールを形成すればよい。この場合には、１×１０11/ｃｍ3以上の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いてもパターン破壊が起こらない範囲が狭くなり、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いてパターン破壊を防止する範囲が広くなる。
【００７７】
したがって、１×１０11/ｃｍ3以上の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いて微細化加工および工数の短縮を行うかまたは、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いるかであるが、ゲート酸化膜７Ａの膜厚に応じて所定閾値範囲（比）が変化する。転送電極３２、３３の合計上面積に対するホール底面積の比率に関する閾値が、ゲート酸化膜７の膜厚が２０ｎｍでは所定閾値面積比１／８５５であり、ゲート酸化膜７Ａの膜厚が１０ｎｍでは所定閾値面積比１／８５５を超える値（例えば１／２１３）となる。
【００７８】
以上により、本実施形態２によれば、コンタクトプラグ３６のコンタクトホール形成時に、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いて、コンタクトプラグ３６から駆動配線層３５およびコンタクトプラグ３４を介して接続される転送電極３２、３３の合計上面積（ゲート電極の総面積）に対して底面積が所定閾値範囲（一方端の閾値が１／８５５を超える値）の総面積となるように、層間絶縁膜１０、１２に、コンタクトプラグ３６となる一または複数の接続孔としてのコンタクトホールを形成する。
【００７９】
これによって、プラズマ処理によるウエハ帯電により、コンタクトホールから駆動配線層３５への電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止できて、所定のチップサイズでの高画素化を実現できる。
【００８０】
なお、本実施形態１、２では、駆動配線層３５に接続され電気的に浮遊状態である転送電極３２、３３の総面積に対して所定閾値範囲の総底面積となるように一または複数の接続孔としてのコンタクトホールを形成するが、この場合に、駆動配線層３５に接続される転送電極３２、３３の総面積（上面積）に駆動配線層３５の上面の総面積を加えないのは、転送電極３２、３３が基板４上にゲート酸化膜７を介して接近して配置されており、ゲート酸化膜７を介した基板４と転送電極３２、３３の間のゲート容量が、ゲート酸化膜７および層間絶縁膜９を介した基板４と駆動配線層３５との間のゲート容量に対して、圧倒的に大きいので、ゲート酸化膜７および層間絶縁膜９を介した基板４と駆動配線層３５との間のゲート容量を無視してもよいからである。
【００８１】
なお、本実施形態２では、ゲート酸化膜７の膜厚が１０ｎｍの場合について説明したが、これに限らず、ゲート酸化膜７の膜厚が３０ｎｍの場合には、基板４上に１．５倍厚いゲート酸化膜を介して形成されたフローティング状態の転送電極３２、３３に蓄積可能なゲート容量は、基板４上に転送電極３２、３３が１．５倍遠ざかった分だけ、距離の２乗に反比例するとして例えば０．４４倍程度に減少する。このため、コンタクトプラグ３６のコンタクトホール形成時に、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いて、コンタクトプラグ３６から駆動配線層３５およびコンタクトプラグ３４を介して接続される転送電極３２、３３の合計上面積（ゲート電極の総面積）に対して底面積が「１／１９４３〜１／７５００」の範囲にシフトした総面積となるように、コンタクトプラグ３６となる一または複数の接続孔としてのコンタクトホールを形成すればよい。この場合には、１×１０11/ｃｍ3以上の高プラズマ密度プラズマエッチング装置（ＩＣＰタイプ）を用いてもパターン破壊が起こらない範囲が広くなって、１×１０11/ｃｍ3以上の高プラズマ密度プラズマエッチング装置（ＩＣＰタイプ）を用いてより微細化加工および工数の短縮化を実現することができる。
【００８２】
（実施形態３）
本実施形態３では、コンタクトホールの底部の総面積を調整するために行毎の複数の画素部の両側から駆動配線層３５をそれぞれ引き出してそれらの上にコンタクトプラグ３６Ｂをそれぞれ形成する場合について説明する。
【００８３】
図５は、本発明の実施形態３おけるＣＣＤ型固体撮像素子の画素アレイ領域およびその外部の要部接続構成例を模式的に示す平面図である。なお、図１、図２および図４に記載した構成部材と同一の作用効果を奏する部材には同一の符号を付して説明する。
【００８４】
図５において、本実施形態３のＣＣＤ型固体撮像素子１Ｂは、被写体からの画像光を光電変換して撮像する複数の受光部としての複数の光電変換部２が行列方向（縦横方向）に２次元でマトリクス状に配置されて画素アレイ領域２０（撮像領域）を構成している。この光電変換部２と、その左側の２つの転送電極３２、３３とを有する平面視領域を画素部２１として構成している。
【００８５】
コンタクトプラグ３６Ｂとなるコンタクトホールの底部の総面積を最大限に増やすように調整可能とするために行毎の複数の画素部２１の両側から駆動配線層３５を外部にそれぞれ引き出してそれらの上にそれぞれコンタクトプラグ３６Ｂをそれぞれ形成する。なお、ここでは、上から３行目までしかコンタクトプラグ３６Ｂをそれぞれ記載していないが、全て行に対して両側から引き出された各駆動配線層３５上にコンタクトプラグ３６Ｂがそれぞれ設けられている。また、画素アレイ領域２０では、１０行目１２列までしか図示されていないが、通常の撮像部（画素アレイ領域２０）ではそれ以上の多数の行列が存在する。
【００８６】
光電変換部２に蓄積された信号電荷を転送する為に転送電極３２，３３へ電圧を印加するためのコンタクトプラグ３６Ｂのコンタクトホールは、画素アレイ領域２０の外部で駆動配線層３５上に層間絶縁膜１０，１２を貫通して形成されている。このときに、駆動配線層３５と同電位である転送電極３２，３３の総面積は、要求される画素数とチップサイズにより、ほぼ一義的に決定されるため、コンタクトホールの底部の面積を転送電極３２，３３の面積の閾値として例えば１／８５５を超えるようにコンタクトホールの寸法（直径または１辺）および個数を調整して設計した場合には、１×１０11/ｃｍ3以上の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いてもパターン破壊を起こすことなく、微細加工できて工数を短縮化することができる。また、コンタクトホールの底部の面積を転送電極３２，３３の面積の閾値範囲として例えば１／８５５〜１ ／７５００となるようにコンタクトホールの寸法（直径または１辺）および個数を調整して設計した場合には、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いて、プラズマエッチング装置（ＩＣＰタイプ）ではパターン破壊が起こるところ、パターン破壊を防止することができる。
【００８７】
以上により、本実施形態３によれば、行毎の複数の画素部の両側から駆動配線層３５をそれぞれ引き出してそれらの上にコンタクトプラグ３６Ｂをそれぞれ設けることにより、画素アレイ領域２０（撮像領域）において、コンタクトプラグ３６Ｂとなるコンタクトホールの底部の総面積を最大限に増やすことができる。ここでは、１行分の複数の画素部２１における転送電極３２，３３の総面積に対して、１行分の複数の画素部２１の両側から引き出される駆動配線層３５上の複数のコンタクトホールの底部の総面積の比率を大幅に増やすことができて、１×１０11/ｃｍ3以上の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いても、パターン破壊を起こすことなく、微細化加工および工数の短縮を実現できる閾値範囲を広げることができる。ＣＣＤ型固体撮像素子の場合など、１×１０11/ｃｍ3以上の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いると、パターン破壊を起こす閾値以下の閾値範囲内の場合には、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いてコンタクトホールの形成を行ってパターン破壊を防止することができる。
【００８８】
（実施形態４）
上記実施形態３では、一または複数のコンタクトホールの底部の総面積を調整するために行毎の複数の画素部２１の両側から駆動配線層３５をそれぞれ引き出してそれらの上にコンタクトプラグ３６Ｂをそれぞれ形成することにより、画素アレイ領域２０（撮像領域）において転送電極３２，３３の総面積に対する一または複数のコンタクトホールの底部の総面積の比を最大限に増やす場合について説明したが、本実施形態４では、コンタクトホールの底部の総面積を調整するために、行の複数の画素部２１の両側から駆動配線層３５をそれぞれ引き出すと共に、それらを一つ置きにそれぞれ接続した隣接１対の駆動配線層３５上にコンタクトプラグ３６Ｃをそれぞれ形成することにより、画素アレイ領域２０（撮像領域）においてコンタクトホールの底部の総面積を最小限に減らす場合について説明する。
【００８９】
図６は、本発明の実施形態４おけるＣＣＤ型固体撮像素子の画素アレイ領域およびその外部の接続構成例を模式的に示す平面図である。なお、図１、図２および図４に記載した構成部材と同一の作用効果を奏する部材には同一の符号を付して説明する。
【００９０】
図６において、本実施形態３のＣＣＤ型固体撮像素子１Ｃは、被写体からの画像光を光電変換して撮像する複数の受光部としての複数の光電変換部２が行列方向（縦横方向）に２次元でマトリクス状に配置されて画素アレイ領域２０（撮像領域）を構成している。この光電変換部２と、その左側の２つの転送電極３２、３３とを有する平面視領域を画素部２１として構成している。
【００９１】
コンタクトプラグ３６Ｃとなるコンタクトホールの底部の総面積を最小限に減らすように調整可能とするために、行毎の複数の画素部２１の両側から駆動配線層３５を外部にそれぞれ引き出すと共に、それらを一つ置きにそれぞれ駆動配線層３５Ｃで接続した隣接１対の駆動配線層３５上にコンタクトプラグ３６Ｃをそれぞれ形成する。なお、画素アレイ領域２０では、１０行目１２列までしか図示されていないが、通常の撮像領域（画素アレイ領域２０）ではそれ以上の多数の行列が存在する。
【００９２】
光電変換部２に蓄積された信号電荷を読み出して転送する為に転送電極３２，３３へ電圧を印加するためのコンタクトプラグ３６Ｃのコンタクトホールは、画素アレイ領域２０の外部で駆動配線層３５上に層間絶縁膜１０，１２を貫通して形成されている。このときに、駆動配線層３５と同電位である転送電極３２，３３の総面積は、要求される画素数とチップサイズにより、ほぼ一義的に決定されるため、コンタクトホールの底部の面積を転送電極３２，３３の面積の閾値として例えば１／８５５を超えるようにコンタクトホールの寸法（直径または１辺）および個数を調整して設計した場合には、１×１０11/ｃｍ3以上の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いてもパターン破壊を起こすことなく、微細加工できて工数を短縮化することができる。また、コンタクトホールの底部の面積を転送電極３２，３３の面積の閾値範囲として例えば１／８５５〜１ ／７５００となるようにコンタクトホールの寸法（直径または１辺）および個数を調整して設計した場合には、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いて、プラズマエッチング装置（ＩＣＰタイプ）ではパターン破壊が起こるところ、パターン破壊を防止することができる。
【００９３】
以上により、本実施形態４によれば、行毎の複数の画素部の両側から駆動配線層３５をそれぞれ引き出すと共に、それらを一つ置きにそれぞれ接続した隣接１対の駆動配線層３５上にコンタクトプラグ３６Ｃをそれぞれ設けることにより、画素アレイ領域２０（撮像領域）においてコンタクトプラグ３６Ｃとなるコンタクトホールの底部の総面積を最小限に減少させることができる。ここでは、１行置きの複数の画素部２１（画素アレイ領域２０の全転送電極３２，３３の約半分）における転送電極３２，３３の総面積に対して、１行分の複数の画素部２１の両側から引き出すと共に、それらを一つ置きにそれぞれ接続した隣接１対の駆動配線層３５上の複数のコンタクトホールの底部の総面積の比率を大幅に減らすことができて、１×１０11/ｃｍ3以上の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いても、パターン破壊を起こすことなく、微細化加工および工数の短縮を実現できる閾値範囲を広げることができる。１×１０11/ｃｍ3以上の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いると、パターン破壊を起こす閾値を超える閾値範囲内の場合には、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いてコンタクトホールの形成を行ってパターン破壊を防止することができる。
【００９４】
なお、上記実施形態３では、画素アレイ領域２０（撮像領域）においてコンタクトホールの底部の総面積を最大限に増やす場合について説明し、本実施形態４では、画素アレイ領域２０（撮像領域）においてコンタクトホールの底部の総面積を最小限に減らす場合について説明したが、これに限らず、上記実施形態３のコンタクトホール底部の総面積が最大の場合と、本実施形態４のコンタクトホール底部の総面積が最小の場合との間のコンタクトホール底部の総面積をコンタクトホールの寸法（直径または１辺）および個数を調整して設計することができる。その事例について図７を用いて説明する。
【００９５】
図７は、本発明の実施形態４おけるＣＣＤ型固体撮像素子の画素アレイ領域およびその外部の他の接続構成例を模式的に示す平面図である。
【００９６】
図７において、コンタクトプラグ３６Ｄとなるコンタクトホールの底部の総面積を調整するために、行毎の複数の画素部２１の両側から駆動配線層３５を外部にそれぞれ引き出すと共に、駆動配線層３５とその一つ置きの駆動配線層３５を駆動配線層３５Ｄでそれぞれ接続したものと、その駆動配線層３５に隣接した駆動配線層３５とその一つ置きの駆動配線層３５を駆動配線層３５Ｄでそれぞれ接続したものとの隣接１対の駆動配線層３５上にコンタクトプラグ３６Ｄをそれぞれ形成する。この４行を繰り返し形成して、４行毎の搬送用隣接１対の駆動配線層３５上にコンタクトプラグ３６Ｄをそれぞれ形成する。なお、ここでは、画素アレイ領域２０では１０行目１２列までしか図示されていないが、通常の撮像領域（画素アレイ領域２０）ではそれ以上の多数の行列が存在する。
【００９７】
（実施形態５）
上記実施形態１〜４では、パターン破壊を防止するために、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いてコンタクトホールを形成する特徴構成をＣＣＤ型固体撮像素子１および１Ａ〜１Ｄのいずれかに適用した場合について説明したが、本実施形態５では、パターン破壊を防止するために、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いてコンタクトホールを形成する特徴構成をＣＭＯＳ型固体撮像素子１Ｅに適用した場合について説明する。
【００９８】
ＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサ）は、ＣＣＤ型固体撮像素子１、１Ａ〜１Ｄ（ＣＣＤイメージセンサ）のように、ＣＣＤ構造の垂直転送レジスタ３により、入射光を光電変換する各光電変換部２からの信号電荷をそれぞれ垂直方向に電荷転送し、垂直転送レジスタ３からの各信号電荷をＣＣＤ構造の水平転送レジスタ（図示せず）により水平方向に電荷転送するＣＣＤ構造を使用せず、メモリデバイスのようにアルミニュウム（Ａｌ）配線などで構成される制御線によって、画素毎に光電変換部から信号電荷を読み出してそれを電圧変換し、その変換電圧に応じて信号を増幅した画素部毎の各撮像信号を、選択画素から順次読み出すようになっている。
【００９９】
ＣＣＤ型固体撮像素子１、１Ａ〜１Ｄの電荷転送用のＣＣＤ構造における転送電極３２，３３がフローティング状態であり、撮像領域に占める総面積が非常に広いだけではなく、ゲート酸化膜７または７Ａを介して基板４と接近して対向していることから、転送電極３２，３３の帯電容量が非常に大きい。このために、ＣＣＤ型固体撮像素子１、１Ａ〜１Ｄの製造において、微細加工プロセスで生じる従来の症状（反応生成物がコンタクトホール底面にたまることで導通不良）とは異なる症状（パターン破壊）が発生する。このような新規な課題を解決するために、上記実施形態１では、コンタクトホールの底部の総面積を転送電極３２，３３の総面積の閾値として１／８５５を超えるようにコンタクトホールの寸法（直径または１辺）および個数を調整して設計できた場合には、１×１０11/ｃｍ3以上の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いてパターン破壊が起こすことなく、微細加工できて工数を短縮化することができる。また、コンタクトホールの底部の総面積を転送電極３２，３３の総面積の閾値範囲として１／８５５〜１ ／７５００となるようにコンタクトホールの寸法（直径または１辺）および個数を調整して設計できた場合には、１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いて、プラズマエッチング装置（ＩＣＰタイプ）ではパターン破壊が起こるところ、パターン破壊を防止することができる。このことは、図８に示すＣＭＯＳ固体撮像素子１Ｅにも適用させることができる。
【０１００】
以下、本実施形態５のＣＭＯＳ固体撮像素子１Ｅの要部構成例について図８を用いて詳細に説明する。
【０１０１】
図８は、本発明の実施形態５に係るＣＭＯＳ固体撮像素子の要部構成例を模式的に示す縦断面図である。
【０１０２】
図８において、本実施形態５のＣＭＯＳ固体撮像素子１Ｅは、基板４１上に複数の画素部４２がマトリクス状に配置されている。各画素部４２には、その半導体基板４１の表面層として、画素部４２毎に光電変換部４３（受光部としてのフォトダイオード）が形成されている。この光電変換部４３に隣接して、信号電荷がフローティングディヒュージョン部（電荷電圧変換部）ＦＤに電荷転送するための電荷転送トランジスタの電荷転送部４４が設けられている。この電荷転送部４４上には、ゲート酸化膜４５を介して引き出し電極である転送電極４６が設けられている。さらに、この光電変換部４３毎にフローティングディヒュージョン部ＦＤに電荷転送された信号電荷が電圧変換され、この変換電圧に応じて増幅トランジスタ（図示せず）で増幅されて画素部毎の撮像信号として読み出すための読出回路を有している。
【０１０３】
この読出回路として、フローティングディヒュージョン部ＦＤを所定電圧（例えば電源電圧）にリセットするためのリセットトランジスタおよび、リセット後にフローティングディヒュージョン部ＦＤの電位に応じて信号を増幅して信号線に信号を出力する増幅トランジスタがロジックトランジスタ領域４７に設けられる。このロジックトランジスタ領域４７が画素部４２毎に素子分離層ＳＴＩを間に介して設けられている。
【０１０４】
これらの転送電極４６、フローティングディヒュージョン部ＦＤおよびロジックトランジスタ領域４７の上方には、この読出回路の回路配線部や、転送電極４６およびフローティングディヒュージョン部ＦＤに接続される回路配線部が設けられている。ゲート酸化膜４５および転送電極４６上には層間絶縁膜４８が形成され、その上に配線層４９が形成され、その上に別の層間絶縁膜５０が形成され、その上に別の配線層５１が形成されることにより上記回路配線部が構成されている。
【０１０５】
また、これらの配線層４９と転送電極４６間、配線層４９とフローティングディヒュージョン部ＦＤ間、配線層４９とロジックトランジスタ領域４７のソース（Ｓ）／ドレイン（Ｄ）およびゲート（Ｇ）間にそれぞれ、導電性材料（例えばタングステン）からなるコンタクトプラグ５２がそれぞれ形成され、また、各配線層４９とその上の各配線層５１間にそれぞれ各コンタクトプラグ５３がそれぞれ形成されて、アルミニュウムや銅などからなる配線層４９、５１と転送電極４６、フローティングディヒュージョン部ＦＤおよびロジックトランジスタ領域４７のソース（Ｓ）／ドレイン（Ｄ）およびゲート（Ｇ）との間が電気的にそれぞれ接続されている。
【０１０６】
この層間絶縁膜５０上には、各光電変換部４３に対応するように光電変換部４３毎に配置されたＲ，Ｇ，Ｂの各色配列（例えばベイヤー配列）のカラーフィルタ５４が形成され、さらに、その上に平坦化膜（図示せず）を介して、各光電変換部４３に対応するように光電変換部４３への集光用のマイクロレンズ５５が形成されている。この場合、マイクロレンズ５５がカラーフィルタ材料で形成されていてもよく、この場合には、上記カラーフィルタ５４およびその平坦化膜は別途不要となる。
【０１０７】
帯電容量の高いフローティング状態は、転送電極４６と、ロジックトランジスタ領域４７のゲート（Ｇ）があるが、ここでは、転送電極４６について説明する。高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いてコンタクトホールを形成するとパターン破壊を起こす閾値範囲（面積比範囲）で、低プラズマ密度のプラズマエッチング装置（ＲＩＥタイプ）を用いて、転送電極４６に接続されるコンタクトプラグ５３になるコンタクトホールを形成することにより、コンタクトホールのパターン破壊を防止できる本発明をＣＭＯＳ型固体撮像素子１Ｅの転送電極４６に適用することができる。
【０１０８】
例えばゲート酸化膜４５の膜厚が２０ｎｍとすると、上記実施形態１の場合と同様に、コンタクトホール形成時点で、配線層４９に接続され電気的に浮遊状態である転送電極４６の総面積に対して１／８５５〜１ ／７５００のコンタクトホールの総底面積の閾値範囲内に設計できれば、プラズマ密度が１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下の低プラズマ密度のプラズマドライエッチング装置（ＲＩＥタイプ）を用いて、配線層４９上の一または複数の接続孔としてのコンタクトホールを形成することにより、プラズマ処理によるウエハ帯電によりコンタクトホールから導電層の電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止することができる。
【０１０９】
また、コンタクトプラグ５３になるコンタクトホールの底部の総面積を一または複数の転送電極４６の総面積の閾値として１／８５５を超えるようにコンタクトホールの寸法（直径または１辺）および個数を調整して設計できた場合（１ ／８５５〜１ ／７５００の範囲外）には、１×１０11/ｃｍ3以上の高プラズマ密度のプラズマエッチング装置（ＩＣＰタイプ）を用いてパターン破壊が起こすことなく、微細加工できて工数を短縮化することができる。
【０１１０】
以上のように、本実施形態５によれば、ＣＭＯＳ型固体撮像素子１Ｅを製造する際に、高画素化が要望される中で、画素アレイの構造と画素アレイ内の転送電極４６の総面積と同電位となる配線層４９上のコンタクトプラグ５３（コンタクトホール）の底総面積とを最適化して設計し、その設計値に応じて、それに対応したコンタクトホールのプラズマドライエッチングにおけるプラズマ密度を高プラズマ密度と低プラズマ密度との間でコントロールすることによりチップ内に蓄積する電荷を抑制して、プラズマ処理によるウエハ帯電によりコンタクトホールから導電層の電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止できて、所定のチップサイズでの高画素化を実現できる。
【０１１１】
要するに、単位コンタクトホール面積当たりのゲート容量を制約するかまたは、そのゲート容量が閾値を超えた場合には低密度プラズマ設備によりコンタクトホールを形成するため、コンタクトホール加工をパターン破壊なく安定化させ、より高画素のＣＭＯＳ型固体撮像素子１Ｅを製造することができる。
【０１１２】
（実施形態６）
上記実施形態１〜５を踏まえて、本実施形態６では、固体撮像素子の製造方法として、基板上にゲート絶縁膜を介して、入射光を光電変換する光電変換部２からの電荷を転送するための転送電極を形成する電荷転送電極形成工程と、その転送電極に接続された配線層上の層間絶縁膜に、電荷転送電極の総上面積Ａに対する一または複数のコンタクトホール（接続孔）の総面積Ｂの比Ｂ／Ａに応じて、コンタクトホール（接続孔）のパターン破壊を防止するように高プラズマ密度と低プラズマ密度のいずれかのプラズマエッチング処理を選択して、配線層に至る一または複数のコンタクトホール（接続孔）を形成する接続孔形成工程とを有する場合である。
【０１１３】
電荷転送電極の総上面積Ａに対する一または複数の接続孔の総面積Ｂの比Ｂ／Ａを閾値（基準値）と比較して、接続孔のパターン破壊を防止するように高プラズマ密度と低プラズマ密度のいずれかのプラズマエッチング処理を選択する。
【０１１４】
前述したように、低プラズマ密度（ＲＩＥタイプ）は１×１０1０/ｃｍ3以上１×１０11/ｃｍ3以下であり、高プラズマ密度（ＩＣＰタイプ）は１×１０11/ｃｍ3を超える密度である。前述したように、低プラズマ密度のプラズマエッチング処理は、ＡｒガスとＯ2またはＣＯガスのうちの少なくとも一つのガスと、Ｃ4Ｆ6、Ｃ5Ｆ8、Ｃ4Ｆ8およびＣ2Ｆ6のうちの一または複数のガスとを用いる。
【０１１５】
また、電荷転送電極の総上面積Ａに対する一または複数のコンタクトホール（接続孔）の総面積Ｂの比Ｂ／Ａが所定の閾値面積比１／Ｃ（実施形態１では、実験結果からＩＣＰタイプでもパターン破壊が生じない閾値１／８５５を超える値に調整）よりも大きいときは高プラズマ密度のプラズマエッチング処理を行い、電荷転送電極の総上面積Ａに対する一または複数のコンタクトホール（接続孔）の総面積Ｂの比Ｂ／Ａが所定の閾値面積比１／Ｃ（実施形態１ではＲＩＥタイプだけでは閾値１／８５５であるが、実験結果からＩＣＰタイプでもパターン破壊が生じない閾値１／８５５を超える値に調整）〜１／７５００の範囲内のときは前記低プラズマ密度のプラズマエッチング処理を行う。
【０１１６】
以上のように、本実施形態６によれば、転送電極の総面積Ａと同電位となるコンタクトホールの底総面積Ｂとの比Ｂ／Ａを最適化して設計し、それに対応したコンタクトホールのプラズマドライエッチングにおけるプラズマ密度を高プラズマ密度と低プラズマ密度との間でコントロールすることによりチップ内に蓄積する電荷を抑制して、プラズマ処理によるウエハ帯電によりコンタクトホールから配線層への電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止できて、所定のチップサイズでの高画素化を実現できる。
【０１１７】
要するに、単位コンタクトホール面積当たりのゲート容量を制約するかまたは、そのゲート容量が閾値を超えた場合には低密度プラズマ設備（ＲＩＥタイプ）によりコンタクトホールを形成するため、コンタクトホール加工をパターン破壊なく安定化させ、より高画素の固体撮像素子を高品質で製造することができる。
【０１１８】
（実施形態７）
図９は、本明の実施形態７として、本発明の実施形態１〜６のＣＣＤ型固体撮像素子１、１Ａ〜１ＤおよびＣＭＯＳ型固体撮像素子１Ｅのいずれかを撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
【０１１９】
図９において、本実施形態７の電子情報機器９０は、本発明の実施形態１〜６のＣＣＤ型固体撮像素子１、１Ａ〜１ＤおよびＣＭＯＳ型固体撮像素子１Ｅのいずれかの撮像部９１と、この撮像部からのカラー画像信号を記録用に所定の信号処理した後にデータ記録可能とする記録メディアなどのメモリ部９２と、この撮像部９１からのカラー画像信号を表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示可能とする液晶表示装置などの表示部９３と、この撮像部９１からのカラー画像信号を通信用に所定の信号処理をした後に通信処理可能とする送受信装置などの通信部９４と、この撮像部９１からのカラー画像信号を印刷用に所定の印刷信号処理をした後に印刷処理可能とするプリンタなどの画像出力部９５とを有している。なお、この電子情報機器９０として、これに限らず、撮像部９１の他に、メモリ部９２と、表示部９３と、通信部９４と、プリンタなどの画像出力部９５とのうちの少なくともいずれかを有していてもよい。
【０１２０】
この電子情報機器９０としては、前述したように例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、監視カメラ、ドアホンカメラ、車載用後方監視カメラなどの車載用カメラおよびテレビジョン電話用カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、カメラ付き携帯電話装置および携帯端末装置（ＰＤＡ）などの画像入力デバイスを有した電子機器が考えられる。
【０１２１】
したがって、本実施形態７によれば、コンタクトホール加工をパターン破壊なく安定化させることができて、より高画素の上記実施形態１〜６のＣＣＤ型固体撮像素子１、１Ａ〜１ＤおよびＣＭＯＳ型固体撮像素子１Ｅのいずれかを撮像部に用いた高品質な電子情報機器を得ることができる。
【０１２２】
これによって、この撮像部９１からのカラー画像信号に基づいて、これを表示画面上に良好に表示したり、これを紙面にて画像出力部９５により良好にプリントアウト（印刷）したり、これを通信データとして有線または無線にて良好に通信したり、これをメモリ部９２に所定のデータ圧縮処理を行って良好に記憶したり、各種データ処理を良好に行うことができる。
【０１２３】
なお、以上のように、本発明の好ましい実施形態１〜７を用いて本発明を例示してきたが、本発明は、この実施形態１〜７に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜７の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１２４】
本発明は、被写体からの画像光を光電変換して撮像する半導体素子で構成された固体撮像素子およびその製造方法、この製造方法により作製された固体撮像素子を、画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子情報機器の分野において、プラズマ処理によるウエハ帯電により、コンタクトホールから導電層の電気的に不安定な箇所でパターン破壊を生じてさらには抵抗異常を引き起こすことを防止できて、所定のチップサイズでの高画素化を実現できる。
【符号の説明】
【０１２５】
１、１Ａ〜１Ｄ  ＣＣＤ型固体撮像素子
２  光電変換部
３  ＣＣＤ構造の垂直転送レジスタ
３１  垂直電荷転送部（転送チャンネル）
３２、３３  転送電極
３４、３６、３６Ｂ〜３６Ｄ  コンタクトプラグ
３５、３５Ｃ、３５Ｄ  駆動配線層
４  基板
５  信号読出部
６  チャネルストップ
７、７Ａ  ゲート酸化膜
８  反射防止膜
９、１０、１２  層間絶縁膜
１１  遮光膜
１３  光導波路部材
１４  カラーフィルタ
１５  マイクロレンズ
２０  画素アレイ領域
２１  画素部
１Ｅ  ＣＭＯＳ固体撮像素子
４１  基板
４２  画素部
４３  光電変換部
４４  電荷転送部
４５  ゲート酸化膜
４６  転送ゲート（転送電極）
４７  ロジックトランジスタ領域
４８、５０  層間絶縁膜
４９、５１  配線層
５２、５３  コンタクトプラグ
５４  カラーフィルタ
５５  マイクロレンズ
ＳＴＩ  素子分離層
ＦＤ  フローティングディヒュージョン部
９０  電子情報機器
９１  固体撮像装置
９２  メモリ部
９３  表示部
９４  通信部
９５  画像出力部
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１】
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