(57)【要約】【課題】高精度のキャリブレーションを低電力、及び低面積で実現することができる半導体装置を提供する。【解決手段】本実施形態に係る半導体装置は、ＡＤ変換部２Ａと、ＡＤ変換部２Ａの入力側に接続され、ＡＤ変換部２Ａの２周期以上のホールド期間を有するホールド信号生成回路１５０を備えている。ホールド信号生成回路１５０が、ＡＤ変換部２Ａの入力側に接続された入力バッファ１０１と、入力バッファ１０１の入力及び出力に接続されたフィードバックキャパシタ１０２、１０３と、を備えたＳＣ積分器１６０と、ＡＤ変換部２Ａから出力される複数ビットの出力信号が第１及び第２のしきい値とを比較し、比較結果に応じてＳＣ積分器１６０の極性を制御する制御信号を出力する論理回路１２０と、を備えている。【選択図】図１３
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【特許請求の範囲】
【請求項１】
ＡＤ変換部と、
前記ＡＤ変換部の入力側に接続され、前記ＡＤ変換部の２周期以上のホールド期間を有する信号生成回路を備え、
前記信号生成回路が、
前記ＡＤ変換部の入力側に接続された入力バッファと、前記入力バッファの入力及び出力に接続されたフィードバックキャパシタと、を備えた離散型積分器と、
前記ＡＤ変換部から出力される複数ビットの出力信号を第１及び第２のしきい値と比較し、比較結果に応じて前記離散型積分器の極性を制御する制御信号を出力する回路と、を備えた半導体装置。
【請求項２】
前記制御信号が１ビットのデジタル信号であり、
前記ＡＤ変換部から出力される前記出力信号が、前記第１のしきい値を超えた場合に、
前記制御信号が、第１の値となり、
前記ＡＤ変換部から出力される前記出力信号が、前記第１のしきい値よりも低い第２のしきい値を下回った場合に前記制御信号が、第２の値となる請求項１に記載の半導体装置。
【請求項３】
前記出力信号が前記第１のしきい値を超えた時に、前記離散型積分器の極性を負とし、
前記出力信号が前記第２のしきい値を下回った場合に、前記離散型積分器の極性を正とし、
前記出力信号が前記第１のしきい値と前記第２のしきい値との間にある場合に、前記離散型積分器の極性をそのまま維持する請求項２に記載の半導体装置。
【請求項４】
前記ＡＤ変換部の入力側に配置され、前記入力バッファ、及び前記フィードバックキャパシタを共用するサンプルホールド回路をさらに備えた請求項１に記載の半導体装置。
【請求項５】
前記入力バッファの入力側に設けられた入力端子と、
前記入力端子と前記入力バッファとの間に配置され、前記入力端子と前記入力バッファとを非接続にする入力スイッチとを備え、
前記入力端子と前記入力バッファとが非接続となっている状態において、前記離散型積分器が動作する請求項１に記載の半導体装置。
【請求項６】
前記ＡＤ変換部をキャリブレーションするためのテスト動作と、前記ＡＤ変換部が前記入力端子に入力された入力信号をＡＤ変換する本番動作とを切り替えるモード信号によって、前記入力スイッチが開閉する請求項５に記載の半導体装置。
【請求項７】
前記入力バッファの入力及び出力の間に、前記フィードバックキャパシタと並列に接続されたフィードバック抵抗と、
前記テスト動作時に、前記入力バッファの入力と前記フィードバック抵抗を非接続とする切替スイッチと、をさらに備える請求項６に記載の半導体装置。
【請求項８】
前記フィードバックキャパシタと、前記入力バッファの出力との間に配置されたスイッチをさらに備え、
前記テスト動作時において、前記スイッチがクローズとなり、前記フィードバックキャパシタと前記入力バッファの出力を接続し、
前記本番動作時において、前記スイッチが開閉動作を行う請求項６に記載の半導体装置。
【請求項９】
前記入力スイッチと、前記入力バッファの入力との間に接続されたキャパシタと、
前記キャパシタと前記入力バッファの入力との間に接続されたスイッチと、をさらに備え、
前記テスト動作時に、前記スイッチがオープンとなり、前記キャパシタと前記入力バッファを非接続とし、
前記本番動作時に、前記スイッチが開閉する請求項６に記載の半導体装置。
【請求項１０】
前記離散型積分器が、
前記ＡＤ変換部の２周期以上の周期で開閉する第１スイッチと、
前記第１スイッチの一端に接続されたキャパシタと、
一端が前記第１スイッチの一端と前記キャパシタに接続され、他端が前記フィードバックキャパシタ及び前記入力バッファの入力側に接続され、前記第１スイッチと交互に開閉する第２スイッチと、を備えている請求項１に記載の半導体装置。
【請求項１１】
前記ＡＤ変換部がパイプライン型ＡＤ変換部である請求項１に記載の半導体装置。
【請求項１２】
前記ＡＤ変換部が逐次比較型ＡＤ変換部である請求項１に記載の半導体装置。
【請求項１３】
前記ＡＤ変換部からのデジタル出力を受けてデジタル補正処理を行うことでＡＤ変換処理結果を出力するデジタル補正部と、
前記ＡＤ変換部に対するテスト信号を保持する保持部をさらに備え、
前記ＡＤ変換部は電荷シェア型であり逐次比較を行うものであり、
テスト動作時には、前記保持部からの同一のアナログ値を持つテスト信号を第一期間と前記第一期間と異なる第二期間にて前記ＡＤ変換部に入力し、第一ディザー信号を前記第一期間にて前記ＡＤ変換部に入力し、前記第一期間での前記ＡＤ変換部からの第一デジタル出力に対する前記デジタル補正部での第一デジタル補正結果と、前記第二期間での前記ＡＤ変換部からの第二デジタル出力に対する前記デジタル補正部での第二デジタル補正結果に基づいてＡＤ変換用補正係数を定め、
本番動作時には前記テスト動作時に求められた前記ＡＤ変換用補正係数を用いて前記デジタル補正処理を行う請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
ＳＡＲＡＤＣ（逐次比較型ＡＤコンバータ：Successive Approximation Register Analog Digital Converter）、パイプラインＡＤＣなどのＡＤＣは内部にＤＡＣ（Digital Analog Converter）を持っている。ＤＡＣの歪みがＡＤＣ全体の精度劣化を引き起こす。対策手法としてキャリブレーション補正によって高精度変換を実現する手法がある。このキャリブレーション手法のひとつとして、ＡＤＣのデジタルコードに適切な重み係数を乗算し、ＤＡＣの非線形性を補償する、デジタルドメインでのキャリブレーション手法がある。特許文献１のＡＤＣは、従属接続された複数のＭＤＡＣを有するＡＤ変換器を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−４４３０２号公報
【非特許文献】
【０００４】
【非特許文献１】Ｗ．Ｌｉｕ  ｅｔ  ａｌ．，“Ａ  １２ｂ  ２２．５／４５ＭＳ／ｓ  ３．０ｍＷ  ０．０５９ｍｍ２  ＣＭＯＳ  ＳＡＲ  ＡＤＣ  ａｃｈｉｅｖｉｎｇ  ｏｖｅｒ  ９０ｄＢ  ＳＦＤＲ，”ＩＥＥＥ  ２０１０  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．３８０−３８１，Ｆｅｂ．２０１０．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１は、フォアグランドデジタルキャリブレーションの一手法を提案している。補正対象のＡＤＣの入力部に参照用のテスト信号を生成するＤＡＣが設けられている。特許文献１では、この参照ＤＡＣの出力信号を補正対象のＡＤＣがＡＤ変換している。そして、その変換結果の理想値からのずれを用いて補正係数を算出している。特許文献１の図２の参照ＤＡＣでは、ΔΣＤＡＣなどによる高精度なＤＡＣであることが求められる。そのため、ＡＤＣにおいて、参照ＤＡＣは、面積、電力等で大きなオーバヘッドとなってしまうおそれがある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体装置は、ＡＤ変換部の２周期以上のホールド期間を有する信号生成回路を備え、前記信号生成回路が、前記ＡＤ変換部の入力側に接続された入力バッファとフィードバックキャパシタとを備えた離散型積分器と、前記ＡＤ変換部から出力される複数ビットの出力信号を第１及び第２のしきい値と比較し、比較結果に応じて前記離散型積分器の極性を制御する制御信号を出力する回路と、を備えたものである。
【発明の効果】
【０００８】
前記一実施の形態によれば、高精度のキャリブレーションを低電力、及び低面積で実現することができる。
【図面の簡単な説明】
【０００９】
【図１】デジタルキャリブレーションを行うＡＤ変換器の一例を示すブロック図である。
【図２】ＡＤ変換器の動作フロー図である。
【図３】ＡＤ変換器を表す図である。
【図４】ＡＤ変換器のバッファ部の出力信号の波形図である。
【図５】補正係数探索回路のブロック図である。
【図６】半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換テスト動作時におけるタイミングフローを表す図である。
【図７】半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換本番動作時におけるタイミングフローを表す図である。
【図８】ＡＤ変換部の構成を表す図である。
【図９】サンプルホールド回路と電荷シェアのためのスイッチ回路を表す図である。
【図１０】ディザー信号用ビットセルの回路図である。
【図１１】ビットセルの回路図である。
【図１２】バッファ部の構成を表す図である。
【図１３】本実施の形態１に係る半導体集積回路装置のバッファ部を示す回路図である。
【図１４】本実施の形態１に係る半導体集積回路装置の要部を示す回路図である。
【図１５】本実施形態に係る半導体集積回路のＡＤ変換テスト動作時におけるタイミングフローを表す図である。
【図１６】本実施形態に係る半導体集積回路のＡＤ変換本番動作時におけるタイミングフローを表す図である。
【図１７】本実施の形態２にかかる半導体集積回路装置の要部を示す回路図である。
【図１８】本実施の形態２にかかる半導体集積回路装置のバッファ部を示す回路図である。
【図１９】本実施の形態２の変形例にかかる半導体集積回路装置のバッファ部を示す回路図である。
【図２０】本実施の形態３にかかる半導体装置を示す図である。
【発明を実施するための形態】
【００１０】
（全体構成）
図１は実施の形態に係るＡＤ変換器のブロック図である。図２は実施の形態に係るＡＤ変換器の動作フロー図である。ＡＤ変換器（ADC）１を持つ半導体集積回路装置（IC）１０は、ＡＤ変換部（ADCU）２とデジタル補正部（DCU）３と保持部（BUFU）４とを有する。ＡＤ変換部２は電荷シェア型で逐次比較を行うＡＤ変換部である。保持部４はテスト信号を保持する。デジタル補正部３はＡＤ変換部２からのデジタル出力信号を補正する。なお、保持部４はＡＤ変換器１の外部にあってもよい。
【００１１】
保持部４は、第一期間及び第二期間、テスト信号を保持する（ステップＳ１）。ここで、第二期間は第一期間に連続する期間である。第一期間においてテスト信号をＡＤ変換部２がＡＤ変換し、第一デジタル信号（D1R）を出力する（ステップＳ２）。第二期間において上記テスト信号をＡＤ変換部２がＡＤ変換し、第二デジタル信号（D2R）を出力する（ステップＳ３）。第一デジタル信号を補正して第一デジタル補正信号を出力する（ステップＳ４）。第二デジタル信号を補正して第二デジタル補正信号を出力する（ステップＳ５）。第一デジタル補正信号及び第二デジタル補正信号に基づいて補正係数を算出する(ステップＳ６)。
【００１２】
半導体集積回路装置１０は、電荷シェア型であり逐次比較を行うＡＤ変換部と、ＡＤ変換部のデジタル出力を受けてこのデジタル出力をデジタル補正するデジタル補正部と、テスト信号を保持する保持部とを持つＡＤ変換器を有する。第一及び第二期間に保持部からの共通の値のテスト信号をＡＤ変換部に入力する。第一期間におけるデジタル補正部でのデジタル補正結果と第二期間におけるデジタル補正部でのデジタル補正結果とに基づいて、ＡＤ変換用補正係数を算出する。これにより、電荷シェア型であり逐次比較を行うＡＤ変換部を持つデジタル補正型ＡＤ変換器を、ＡＤ変換用補正係数を求めるために追加される専用のアナログ回路を小さくしつつ実現できる。
【００１３】
（デジタルキャリブレーションの課題）
以下、図面を参照しながら、フォアグランドデジタルキャリブレーションの課題について詳細に説明する。以下に説明する課題は、本願の発明者らによって明らかとなった課題である。
【００１４】
以下の実施形態においては便宜上その必要があるときは、複数のセクションまたは実施形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施形態において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
なお、実施形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
図１で示した、ＡＤ変換器１及び半導体集積回路装置１０の一具体例を以下に説明する。以下に説明するＡＤ変換器１、及び半導体集積回路装置１０は、本願の発明者らによって想定される回路構成を模式的に示している。
【００１８】
１．構成
図３はＡＤ変換器の一例を示すブロック図である。図４はバッファ部の出力信号の波形図である。図５は補正係数探索回路のブロック図である。図３に示すように、ＡＤ変換器（ADC）１Ａは、バッファ部（BUFU）４ＡとＡＤ変換部（ADCU）２Ａとデジタル補正部（DCU）３Ａとを有する。ＡＤ変換器１Ａは１つの半導体基板上に半導体集積回路装置１０Ａの一部として形成される。
【００１９】
デジタル補正部３Ａは、デジタル補正回路３１Ａ，３２Ａと補正係数探索回路（CCSC）３３Ａと遅延回路（DL）３４Ａとを有する。ここで、デジタル補正回路３１Ａとデジタル補正回路３２Ａは同じ回路である。
【００２０】
デジタル入力信号（DAC-IN）をバッファ部４Ａは受け、ＡＤ変換のためのテスト信号として出力信号（DAC-OUT）を生成する。ＡＤ変換部２Ａは出力信号（DAC-OUT）を受けてＡＤ変換処理し、デジタル補正部３Ａに出力する。ここで、出力信号（DAC-OUT）は、図４に示すように、ＡＤ変換部２Ａの２変換周期（２／ｆｓ）ごとに値が変わる信号となっている。言い換えると、２変換周期（２／ｆｓ）は同じ値が保持されている。ＡＤ変換部２Ａは同じ値となっている出力信号（DAC-OUT）を２回ＡＤ変換処理する。１回目は同じ値の出力信号（DAC-OUT）が保持されている２変換周期（２／ｆｓ）のうちの初めの１変換周期（１／ｆｓ）の時となる第一期間にＡＤ変換処理を行い、その結果として第一ＡＤ変換結果（D1R）がデジタル補正部３Ａに出力される。２回目は同じ値の出力信号（DAC-OUT）が保持されている２変換周期（２／ｆｓ）のうちの後ろ側の１変換周期（１／ｆｓ）の時となる第二期間にＡＤ変換処理を行い、その結果として第二ＡＤ変換結果（D2R）がデジタル補正部３Ａに出力される。第一ＡＤ変換結果（D1R）、第二ＡＤ変換結果（D2R）のうちの少なくともいずれかには、ディザー信号成分（Dither）（値はα）が含まれている。デジタル補正部３Ａは第一ＡＤ変換結果（D1R）及び第二ＡＤ変換結果（D2R）に対してデジタル補正処理を行い、この第一ＡＤ変換結果（D1R）の補正結果（DC1R）と第二ＡＤ変換結果（D2R）の補正結果（DC2R）に基づいて、デジタル補正処理のための補正係数（CC）を算出する。遅延回路３４Ａは、第一ＡＤ変換結果（D1R）の補正結果（DC1R）と第二ＡＤ変換結果（D2R）の補正結果（DC2R）とをデジタル補正部３Ａが並列に処理するために、第一ＡＤ変換結果（D1R）の補正結果（DC1R）又は第一ＡＤ変換結果（D1R）を１変換周期（１／ｆｓ）だけ遅延させる。
【００２１】
２．テスト動作
図６は半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換テスト動作時におけるタイミングフローを表す図である。図６及び図５を用いて、半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換テスト動作時の動作について説明する。
【００２２】
半導体集積回路装置１０Ａは動作モードを設定するためのモードレジスタ（ModeRES）５Ａを有する。ＡＤ変換テスト動作時には、モードレジスタ５ＡにＡＤ変換補正モード（CM）が設定される。図６に示されているのは、ＡＤ変換テスト動作時における動作である。
【００２３】
バッファ部４Ａ部は、ＡＤ変換器１Ａに入力される入力信号（ADC_in）を受ける入力バッファ回路としての機能と、ＡＤ変換部２Ａに入力される出力信号（DAC-OUT）を生成するＤＡ変換器としての機能を持つ。モードレジスタ５Ａからのモード信号（Mode）に従って、バッファ部４Ａが入力バッファ回路として機能するか、ＤＡ変換器として機能するかが選択される。以下、デジタルアナログ変換をＤＡ変換と、デジタルアナログ変換器をＤＡ変換器という。
【００２４】
ＡＤ変換部２Ａは、バッファ部４Ａからの出力をＡＤ変換処理して後段にデジタル出力信号（Ｄｉ）を出力する。ＡＤ変換部２Ａには第一ディザー信号（Dither1）と第二ディザー信号（Dither2）が入力されることが可能となっている。第二ディザー信号（Dither2）は、第一ディザー信号（Dither1）と符号が異なり絶対値が等しいものである。ここでディザー信号とは、直流的なオフセット印加電圧であり、デジタル補正処理のための補正係数（CC）を効果的に算出するためのものである。尚、このディザー信号は第一ディザー信号（Dither1）と第二ディザー信号（Dither2）のように２つあるのがより好ましいが、どちらか一方がある場合でもよい。さらに、補正係数探索に時間がかかってもよい場合は、ディザー信号がなくてもよい。
【００２５】
デジタル補正部３Ａは、後で説明するＡＤ変換本番動作時においては、ＡＤ変換部２Ａからの出力をデジタル補正し、出力信号（ADC-OUT）を生成する。ＡＤ変換テスト動作時には、ＡＤ変換部２Ａからの出力に基づいて、補正係数探索回路３３Ａは補正係数（CC）を算出する。
【００２６】
第二デジタル補正回路３２ＡはＡＤ変換部２からのデジタル出力をデジタル補正処理して後段に出力する。第一デジタル補正回路３１ＡもＡＤ変換部２Ａからのデジタル出力をデジタル補正処理して後段に出力する。但し、第一デジタル補正回路３１Ａに入力されるデジタル出力は、遅延回路３４Ａによって１変換周期（１／ｆｓ）だけ第二デジタル補正回路３２Ａに入力されるデジタル出力に比べて遅延されている。
【００２７】
図５に示すように、補正係数探索回路３３Ａは変換誤差生成回路ＥＧＣと係数探索回路（CSC）３３１Ａとを有する。変換誤差生成回路ＥＧＣは、第一デジタル補正回路３１Ａからの出力と第二デジタル補正回路３２Ａからの出力との間の差分から更に２αを引くことで、変換誤差（ｅ）を出力する。ここで、２αは第一ディザー信号（Dither1）から第二ディザー信号（Dither2）を引いたもので、αはディザー信号（Dither）の値を示す。
【００２８】
係数探索回路３３１Ａは補正係数レジスタ（CCRES）３３１１Ａと補正係数算出回路（CCRev）３３１２Ａとを有する。補正係数算出回路３３１２Ａは変換誤差（ｅ）に基づいて、補正係数（CC）を定めるために探索する。補正係数（CC）は係数探索回路３３１Ａ内の補正係数レジスタ３３１１Ａに格納される。
【００２９】
ＡＤ変換テスト動作時においては、バッファ部４Ａにデジタル入力信号（DAC-IN）が入力され、デジタル入力信号（DAC-IN）がＤＡ変換処理されて、アナログ信号としての出力信号（DAC-OUT）がＡＤ変換部２Ａに出力される。ここで、デジタル入力信号（DAC-IN）はｍビット（ｍは２以上の自然数）のデジタル信号である。尚、本明細書全体では、ＡＤ変換用のデジタル補正処理のための補正係数を生成する動作をＡＤ変換テスト動作とする。
【００３０】
図６の上段のタイミングフローに示すように、サンプリング期間（S）にて出力信号（DAC-OUT）をＡＤ変換部２Ａがサンプリングする。その後ＡＤ変換部２Ａは、サンプリングされた出力信号（DAC-OUT）と、ＡＤ変換部２Ａに加えられた第一ディザー信号（Dither1）とを、第一ＡＤ変換期間（A/D1）にてＡＤ変換処理を行い、デジタル信号として第一ＡＤ変換結果（D1R）を出力する。更にその後ＡＤ変換部２Ａは、サンプリング期間（S）にて出力信号（DAC-OUT）をサンプリングする。その後ＡＤ変換部２は、サンプリングされた出力信号（DAC-OUT）と、ＡＤ変換部２Ａに加えられた第二ディザー信号（Dither2）とを、第二ＡＤ変換期間（A/D2）にてＡＤ変換処理を行い、デジタル信号として第二ＡＤ変換結果（D2R）を出力する。遅延回路３４Ａは１変換周期（１／ｆｓ）だけ第一ＡＤ変換結果（D1R）を遅延させて第一デジタル補正回路３１に出力する。ここで、１変換周期（１／ｆｓ）は、サンプリング期間（S）に第一ＡＤ変換期間（A/D1）を足し合わせた期間である。又、第一ＡＤ変換期間（A/D1）と第二ＡＤ変換期間（A/D2）とは等しくなっている。その結果第一デジタル補正回路３１Ａに第一ＡＤ変換結果（D1R）が入力されるタイミングと、第二デジタル補正回路３２に第二ＡＤ変換結果（D2R）が入力されるタイミングとが同一期間となる。ここで第一ＡＤ変換結果（D1R）を求めるために用いられる出力信号（DAC-OUT）、第二ＡＤ変換結果（D2R）を求めるために用いられる出力信号（DAC-OUT）とは図６に示すように同じ値となっている。これはバッファ部４Ａが２変換周期（２／ｆｓ）だけ出力信号（DAC-OUT）を保持しているからである。
【００３１】
第一デジタル補正回路３１Ａ及び第二デジタル補正回路３２Ａそれぞれは補正係数（CC）（図６でＷｉ（ＯＬＤ）と記載されている。）を用いて第一ＡＤ変換結果（D1R）及び第二ＡＤ変換結果（D2R）それぞれをデジタル補正した結果を変換誤差生成回路ＥＧＣに出力する。補正係数（CC）は第一デジタル補正回路３１Ａ及び第二デジタル補正回路３２Ａをデジタル補正するための係数である。
【００３２】
ここで第一ＡＤ変換結果（D1R）や第二ＡＤ変換結果（D2R）をＤｉとする。そして、補正係数（CC）をWiとする。そのとき、以下の式（１）のような値が第一デジタル補正回路３１Ａ及び第二デジタル補正回路３２Ａから出力される。ここで、ｉは０〜Ｎ−１であり、ｉはｉ番目のＡＤ変換部２Ａのデジタル出力信号のビットを表す。Ｎは２以上の自然数で、ビット数を表す。
【００３３】
【数１】
2016012760.tif 000003
【００３４】
変換誤差生成回路ＥＧＣは、第一ＡＤ変換結果（D1R）をデジタル補正した結果（DC1R）から第二ＡＤ変換結果（D2R）をデジタル補正した結果（DC2R）を引いて、更に２αを引くことで変換誤差（ｅ）を生成する。第一ＡＤ変換結果（D1R）をデジタル補正した結果（DC1R）が入力されるタイミングと、第二ＡＤ変換結果（D2R）をデジタル補正した結果（DC2R）が入力されるタイミングは、遅延回路３４Ａによる遅延動作により同じ期間となる。この変換誤差（ｅ）に基づいてＬＭＳアルゴリズムにより補正係数算出回路３３１２Ａが補正係数（CC）を定めるために探索する。ここでＬＭＳアルゴリズムとはＬｅａｓｔ  Ｍｅａｎｓ  Ｓｑｕａｒｅアルゴリズムの略称であり、適応制御方式の一つである。ＬＭＳアルゴリズムは入力データをＤｉ、出力をＡ、係数をＷｉとしたとき、Ａ＝ΣＷｉ・Ｄｉが成り立つことが分かっているものに関して、ＤｉとＡの多数サンプルからＷｉを推定するものである。
【００３５】
補正係数算出回路３３１２Ａは変換誤差（ｅ）、第一ＡＤ変換結果（D1R）、第二ＡＤ変換結果（D2R）及び補正係数（CC）に従ってＬＭＳアルゴリズム等の所定のアルゴリズムにて補正係数（CC）を算出する。ここで、補正係数（CC）は補正係数レジスタ３３１１Ａにあらかじめ格納されていたものである（図６でＷｉ（ＯＬＤ）と記載されている。）。新たに算出された補正係数（CC）（図５でＷｉ（ＮＥＷ）と記載されている。）は補正係数レジスタ３３１１Ａに新たに格納される。
【００３６】
更に次の出力信号（DAC-OUT）がＡＤ変換部２Ａに入力される。この出力信号（DAC-OUT）は２変換周期（２／ｆｓ）後のものなので、前回のものとは値が異なっている。これによって、補正係数レジスタ３３１１Ａの値が更新される。このような更新動作がＡＤ変換テスト動作時には繰り返される。
【００３７】
このように補正係数算出回路３３１２Ａにより補正係数（CC）が探索される補正係数探索期間（CCS）は、遅延回路３４Ａにて遅延された第一ＡＤ変換結果（D1R）のデジタル補正された結果（DC1R）と、第二ＡＤ変換結果（D2R）のデジタル補正された結果（DC2R）とに基づいて補正係数（CC）が探索されるために、第二ＡＤ変換期間（A/D2）が発生するごとに発生する。
【００３８】
３．本番動作（通常動作）
図７は半導体集積回路装置の構成及びＡＤ変換器のＡＤ変換本番動作時におけるタイミングフローを表す図である。
【００３９】
半導体集積回路装置１０Ａの回路構成としては図６と同じである。モードレジスタ５ＡにはＡＤ変換本番モード（RM）が設定される。
【００４０】
ＡＤ変換本番動作時においては、バッファ部４Ａには入力信号（ADC_in）が入力されることにより出力信号（BUF-OUT）が出力される。図７の上部のタイミングフローに示すように、サンプリング期間（S）にて出力信号（BUF-OUT）がサンプリングされる。その後のサンプリングされた出力信号（BUF-OUT）を、第二ＡＤ変換期間（A/D2）にてＡＤ変換部２ＡはＡＤ変換処理を行い、デジタル信号として第二ＡＤ変換結果（D2R）を出力する。次にデジタル補正回路３２ＡはＡＤ変換テスト動作時にて求められた補正係数（CC）を用いて第二ＡＤ変換結果（D2R）をデジタル補正する。このデジタル補正された結果が出力信号（ADC-OUT）となってＡＤ変換器１のＡＤ変換処理結果として出力される。このような動作が変換周期（１／ｆｓ）ごとに繰り返される。点線で示したブロックである、第一デジタル補正回路３１Ａと、遅延回路３４Ａと、補正係数探索回路３３ＡとはＡＤ変換本番動作時には基本的に動作しない。しかしながら補正係数探索回路３３Ａには補正係数（CC）が保持され、この補正係数（CC）が第二デジタル補正回路３２Ａに出力される。また、バッファ部４ＡのＤＡ変換回路も動作しない。さらにＡＤ変換部２Ａにはディザー信号は加えられない。本明細書において、ＡＤ変換本番動作とは、入力されたアナログ信号をＡＤ変換処理した後、このＡＤ変換処理結果をＡＤ変換テスト動作時に求められた補正係数（CC）用いてデジタル補正処理することで、ＡＤ変換器のＡＤ変換処理を実行することである。
【００４１】
４．ＡＤ変換部
図８はＡＤ変換部の構成を表す図である。図９はサンプルホールド回路と電荷シェアのためのスイッチ回路を表す図である。図１０はディザー信号用ビットセルの回路図である。図１１はビットセルの回路図である。
【００４２】
ＡＤ変換部２Ａは単相信号を取り扱うものとなっているが、差動信号を取り扱うものであるとしても問題はない。図８に示すＡＤ変換部２Ａは入力信号が差動信号を出力信号は単相信号を取り扱う構成となっている。
【００４３】
（１）構成
図８に示すように、ＡＤ変換部（ADCU）２Ａはサンプリング回路（SU）２１Ａと変換回路（CU）２２Ａとを有する。変換回路２２Ａは、比較器ＣＳ−ＣＭＰと制御回路（CS-CTRL）２２１Ａと複数のビットセル（BCell）ＢＣ０，ＢＣＮ−１，ＢＣαを有する。ここで、BCellとは、最小ビット用ビットセル（LSBCell）から最大ビット用ビットセル（MSBCell）までの複数のビットセルと、ディザー信号用ビットセル（DBCell）との総称である。ＡＤ変換部２Ａはアナログ信号（NP-RA）と、アナログ信号（NP-RA）と反転関係にあるアナログ信号（RP-RA）と、により構成される受信アナログ差動信号を受ける。ここでアナログ信号（NP-RA）は、ＡＤ変換テスト動作時においては出力信号（DAC-OUT）の非反転信号であり、ＡＤ変換本番動作時においては出力信号（BUF-OUT）の非反転信号である。アナログ信号（RP-RA）は、ＡＤ変換テスト動作時においては出力信号（DAC-OUT）の反転信号であり、ＡＤ変換本番動作時においては出力信号（BUF-OUT）の反転信号である。
【００４４】
図９に示すように、スイッチＮＰ−ＳＨＳＷはアナログ信号（NP-RA）を受ける。スイッチＲＰ−ＳＨＳＷはアナログ信号（RP-RA）を受ける。容量ＮＰ−ＳＨＣはアナログ信号（NP-RA）をサンプリングして保持する。容量ＲＰ−ＳＨＣはアナログ信号（RP-RA）をサンプリングして保持する。容量ＮＰ−ＳＨＣとビットセル（BCell）との間にて電荷をシェアするためのスイッチＮＰ−ＣＳＳＷが容量ＮＰ−ＳＨＣに接続されている。容量ＲＰ−ＳＨＣとビットセル（BCell）との間にて電荷をシェアするためのスイッチＲＰ−ＣＳＳＷが容量ＲＰ−ＳＨＣに接続されている。
【００４５】
比較器ＣＳ−ＣＭＰの非反転入力端子と容量ＮＰ−ＳＨＣとの間はノードＮＰＣＳ−Ｎとなっている。比較器ＣＳ−ＣＭＰの反転入力端子と容量ＲＰ−ＳＨＣとの間はノードＲＰＣＳ−Ｎとなっている。比較器ＣＳ−ＣＭＰはノードＮＰＣＳ−ＮとノードＲＰＣＳ−Ｎとの間の電圧を比較する。
【００４６】
制御回路２２１Ａは、比較器ＣＳ−ＣＭＰの比較結果を受けて、ＡＤ変換部２Ａのデジタル出力信号（Di）を生成しデジタル補正部３Ａに出力し、ビットセル（BCell）を制御する。
【００４７】
ビットセル（BCell）は、デジタル出力信号（Di）のビット数分＋１のビットセルを有する。すなわち、ビットセル（BCell）はディザー信号用ビットセル（DBCell）BCαとデジタル出力（Di）のビット数分のビットセル（その他のビットセル（LSBCell、MSBCell等））ＢＣ０，ＢＣＮ−１とを有する。図１１に示すように、ディザー信号用ビットセルBCαはディザー信号用容量Ｃαと、スイッチＣＡ−ＳＷ１と、スイッチＣＡ−ＳＷ２と、スイッチＤＣ−ＳＷ３とを有する。さらに、ディザー信号用ビットセルBCαは２つのスイッチＳＷ４ａ、ＳＷ４ｂと、２つのスイッチＳＷ５ａ、ＳＷ５ｂとを有する。接続関係は同図に示す通りである。ディザー信号用容量Ｃαの容量値はディザー信号にて与えるべき電圧値に従った容量値を持っている。
【００４８】
その他のビットセルＢＣ０，ＢＣＮ−１はＮ個のセルがあり、構造はディザー信号用ビットセルBCαと基本的に同じであるが、図１１に示すように、スイッチＤＣ−ＳＷ３が無いこと及びデータ出力信号（Di）及び制御信号（CSi）が入力されることが異なる点である。更にディザー信号用容量Ｃαとの代わりにビットセル容量Ｃｉがあり、このビットセル容量Ｃｉが以下の関係を満たす。
（い）０≦ｉ≦Ｎ−１、ｉは０又は自然数、Ｎは２以上の自然数
（ろ）ｉ＋１番目のビットセルのビットセル容量Ｃｉ＋１の容量値は、ｉ番目のビットセルのビットセル容量Ｃｉの容量値の約２倍
【００４９】
尚、デジタル出力信号（Di）の最大ビットに対応するＮ−１番目のビットセル（BCell）が最大ビット用ビットセル（MSBCell）ＢＣＮ−１であり、最小ビットに対応する０番目のビットセル（BCell）が最小ビット用ビットセル（LSBCell）ＢＣ０である。ビットセル（BCell）にはグランド電圧（GND）と電源電圧（VDD）とが供給されている。
【００５０】
（２）動作
（ａ）ＡＤ変換テスト動作
ＡＤ変換テスト動作実行時の動作を以下に説明する。
【００５１】
（い）第一タイミング
第一タイミングで、制御信号（CSSH）に基づいて容量ＮＰ−ＳＨＣ及び容量ＲＰ−ＳＨＣにアナログ信号（NP-RA）及びアナログ信号（RP-RA）をそれぞれサンプリングする。そして、全てのビットセル（BCell）のビットセル容量Ｃｉ，Ｃαに電源電圧（VDD）−接地電圧（GND）間に相当する電荷をチャージするために、制御信号（CSi、ＣＳα）に基づいてスイッチＣＡ−ＳＷ１及びスイッチＣＡ−ＳＷ２をオン（ＯＮ）にする。
【００５２】
（ろ）第二タイミング
第一タイミング後の第二タイミングで、制御信号（CSSH）に基づいてスイッチＮＰ−ＳＨＳＷとスイッチＲＰ−ＳＨＳＷとをオフにし、制御信号（CSα）に基づいてディザー信号用ビットセルＢＣαのスイッチＣＡ−ＳＷ１とスイッチＣＡ−ＳＷ２とをオフにする。そして、制御信号（CSSH）に基づいてスイッチＮＰ−ＣＳＳＷとスイッチＲＰ−ＣＳＳＷとをオンにし、制御信号（CSα）に基づいてディザー信号用ビットセルＢＣαのスイッチＳＷ４ａとスイッチＳＷ４ｂとをオンにする。このオン、オフ制御によって、ディザー信号用容量Ｃαの一端と容量ＮＰ−ＳＨＣの一端とをノードＮＰＣＳ−Ｎに接続させる。ディザー信号用容量Ｃαの他端と容量ＲＰ−ＳＨＣの一端とをノードＲＰＣＳ−Ｎに接続させる。このことによって、ディザー信号用容量Ｃα内の電荷と容量ＮＰ−ＳＨＣ内の電荷とがチャージシェアされてノードＮＰＣＳ−Ｎに電荷配分される。ディザー信号用容量Ｃα内の電荷と容量ＲＰ−ＳＨＣ内の電荷とがチャージシェアされてノードＲＰＣＳ−Ｎに電荷配分される。電荷配分されたノードＮＰＣＳ−Ｎの電圧と電荷配分されたノードＲＰＣＳ−Ｎの電圧とが比較器ＣＳ−ＣＭＰにより比較される。比較器ＣＳ−ＣＭＰは、例えば、比較結果が正であれば１、負であれば０を出力する。この比較結果に基づいて、制御回路２２１Ａが最大ビットであるＮ−１番目のデジタル出力信号（DN−1）を決定する。
【００５３】
（は）第三タイミング
第二タイミングの後の第三タイミングにて、制御信号（CSN-1）及びデジタル出力信号（DN−1）に基づいて、最大ビット用ビットセルＢＣＮ−１のスイッチが制御される。DN−1が１のとき、スイッチＳＷ５ａ及びＳＷ５ｂをオンにする。このことで、最大ビット用ビットセルＢＣＮ−１のビットセル容量ＣＮ−１内の電荷量がノードＮＰＣＳ−Ｎの電荷量から差し引かれる。更に、最大ビット用ビットセルＢＣＮ−１のビットセル容量ＣＮ−１内の電荷量がノードＲＰＣＳ−Ｎの電荷量から差し引かれる。DN−1が０のとき、スイッチＳＷ４ａ及びＳＷ４ｂをオンにする。このことで、最大ビット用ビットセルＢＣＮ−１のビットセル容量ＣＮ−１内の電荷量がノードＮＰＣＳ−Ｎに足し合わされる。更に、最大ビット用ビットセルＢＣＮ−１のビットセル容量ＣＮ−１内の電荷量がノードＲＰＣＳ−Ｎに足し合わされる。このことによりノードＮＰＣＳ−Ｎにおいて電荷配分が行われ、ノードＲＰＣＳ−Ｎにおいて電荷配分が行われる。電荷配分されたノードＮＰＣＳ−Ｎの電圧と電荷配分されたノードＲＰＣＳ−Ｎの電圧が比較器ＣＳ−ＣＭＰにより比較される。比較器ＣＳ−ＣＭＰは、例えば、比較結果が正であれば１、負であれば０を出力する。この比較結果に基づいてＮ−２番目のデジタル出力信号（DN−2）を制御回路２２が決定する。
【００５４】
以下このような動作を繰り返してデジタル出力信号（Ｄ０）まで決定する。
【００５５】
尚、印加したいディザー電圧を反転させたいとき（第二ディザー信号（Dither2）を印加するとき）は、第二タイミングにてディザー信号用ビットセルＢＣαＤのスイッチＳＷ４ａ及びスイッチＳＷ４ｂの代わりにスイッチＳＷ５ａ及びスイッチＳＷ５ｂをオンにすればよい。
【００５６】
（ｂ）ＡＤ変換本番動作
ＡＤ変換本番動作時の動作はＡＤ変換テスト動作時と基本的に同じであるが、ディザー信号用ビットセルＢＣαを用いないため、ディザー信号用ビットセルＢＣαのスイッチＣＡ−ＳＷ２及びスイッチＤＣ−ＳＷ３をオンのままにて動作させる。
【００５７】
このように動作させることで、ＡＤ変換テスト動作時にはディザー信号成分を重畳させた形にてＡＤ変換動作させ、ＡＤ変換本番動作時にはディザー信号成分をなしにしてＡＤ変換動作させる。
【００５８】
（３）まとめ
逐次比較型のＡＤ変換部であるので、５０ＭＳ／ｓ以下で数ｍＷ以下の低消費電力が可能である。参照電圧へのアクセス頻度が、第一ＡＤ変換結果（D1R）や第二ＡＤ変換結果（D2R）を１回出すごとに１回でよいように少ないので、参照電圧の生成を容易化できる利点がある。更に参照電圧を生成するレギュレータの消費電力を削減でき、設計も容易化できる。ここで述べる参照電圧とは、全てのビットセルＢＣｅｌｌのビットセル容量Ｃｉに電源電圧（VDD）−接地電圧（GND）間に相当する電荷をチャージするための電圧である。尚電荷シェア型のＡＤ変換部とは、アナログ信号がサンプリングされる容量である容量ＮＰ−ＳＨＣや容量ＲＰ−ＳＨＣに蓄えられた電荷を、ディザー信号用容量Ｃαやビットセル容量Ｃｉとアナログ信号がサンプリングされる容量である容量ＮＰ−ＳＨＣや容量ＲＰ−ＳＨＣとでシェアする（分け合う）ことでＡＤ変換動作を行うＡＤ変換部である。
【００５９】
５．バッファ部
図１２はバッファ部の構成を表す図である。バッファ部４Ａは抵抗Ｒ１と、スイッチＡＤＣ−ＳＷと、抵抗Ｒ２と、容量ＦＢ−Ｃと、オペアンプＯＰ−ＡＭＰと、ＤＡ変換回路（CAL  m-bit  DAC）４１Ａとを有する。ここで、バッファ部は、保持部又は保持回路ということもある。
【００６０】
抵抗Ｒ１の一端には入力信号（ADC_in）が入力され、抵抗Ｒ１の他端はスイッチＡＤＣ−ＳＷの一端に接続されている。スイッチＡＤＣ−ＳＷの他端はオペアンプＯＰ−ＡＭＰの反転入力端子（−）に接続されている。抵抗Ｒ２の一端はオペアンプＯＰ−ＡＭＰの反転入力端子（−）に接続されており、抵抗Ｒ２の他端はオペアンプＯＰ−ＡＭＰの出力端子に接続されている。容量ＦＢ−Ｃは抵抗Ｒ２と並列接続されている。オペアンプＯＰ−ＡＭＰの非反転入力端子（＋）には電源電圧（VDD）の半分の電圧である電源電圧（VDD／２）が入力されている。ＤＡ変換回路４１Ａにはｍビットの（ｍは２以上の自然数）デジタル入力信号（DAC-IN）が入力されることで、オペアンプ５１の出力端子から抵抗Ｒ２を通ってオペアンプＯＰ−ＡＭＰの反転入力端子（−）を通り、ＤＡ変換回路４１Ａに至る電流（ＩＤＡＣ）が流される。ＤＡ変換回路４１ＡとオペアンプＯＰ−ＡＭＰと抵抗Ｒ２と容量ＦＢ−ＣとでＤＡ変換器を構成する。また、抵抗Ｒ１と抵抗Ｒ２と容量ＦＢ−ＣとオペアンプＯＰ−ＡＭＰとで入力バッファ回路を構成する。
【００６１】
ＡＤ変換テスト動作時には、モードレジスタ５ＡにＡＤ変換補正モード（CM）が設定されることにより出力されるモード信号（Mode）に基づいて、スイッチＡＤＣ−ＳＷがオフされる。ＤＡ変換回路４１Ａにはｍビットの（ｍは自然数）デジタル入力信号（DAC-IN）が入力されることで、このｍビットの設定値に従った電流（ＩＤＡＣ）が流される。この電流（ＩＤＡＣ）により抵抗Ｒ２の他端に出力信号（DAC-OUT）が発生する。この出力信号（DAC-OUT）はｍビットの（ｍは自然数）デジタル入力信号（DAC-IN）により生成されるために、精度は低いものの補正係数（CC）を定めるためには十分に多様な値を持つものとなる。又、電流（ＩＤＡＣ）はｍビットに対応した複数の電流源に流れる電流量に従ったものとなる。これはそれぞれの電流源に電流が流れるか否かがｍビットの値によりスイッチ制御される形態となっているために、ｍビットの値に比例した電流（ＩＤＡＣ）を流す構成にＤＡ変換回路４１Ａがなっているからである。よって２変換周期（２／ｆｓ）の間には一定となり、出力信号（DAC-OUT）も２変換周期（２／ｆｓ）の間は一定となる。よってバッファ部４Ａによって出力信号（DAC-OUT）を２変換周期（２／ｆｓ）の間に高精度に保持する。このようにバッファ部４Ａが２変換周期（２／ｆｓ）の間出力信号（DAC-OUT）を保持することで、第一ＡＤ変換期間（A/D1）にてサンプリングされる出力信号（DAC-OUT）と第二ＡＤ変換期間（A/D2）にてサンプリングされる出力信号（DAC-OUT）とが同じ電圧となるために、ＡＤ変換部として電荷シェア型のＡＤ変換部２Ａを用いることができる。電荷シェア型のＡＤ変換部はサンプリングされる入力電圧をＡＤ変換処理の際に破壊してしまうために、出力信号（DAC-OUT）を保持することが必要となるからである。十分に多様な出力信号（DAC-OUT）を生成するためにｍビットのデジタル入力信号（DAC-IN）は２変換周期（２／ｆｓ）ごとに変更され、この変更されたｍビットの設定値に従った電流（ＩＤＡＣ）が流されることで、出力信号（DAC-OUT）が生成される。
【００６２】
ＡＤ変換本番動作時には、モードレジスタ５ＡにＡＤ変換本番モード（RM）が設定されることにより出力されるモード信号（Mode）に基づいて、スイッチＡＤＣ−ＳＷがオンされる。入力信号（ADC_in）が入力されることで、出力信号（BUF-OUT）が出力される。出力信号（BUF-OUT）の入力信号（ADC_in）に対する利得は−（抵抗Ｒ２の抵抗値／抵抗Ｒ１の抵抗値）倍となっている。容量ＦＢ−Ｃは雑音抵抗用である。ＡＤ変換本番動作時には電流（ＩＤＡＣ）が０になるように、ｍビットのデジタル入力信号（DAC-IN）が設定される。
【００６３】
このようにバッファ部４Ａは、ＡＤ変換テスト動作時には補正係数（CC）を算出するための出力信号（DAC-OUT）をＤＡ変換処理することで生成し、ＡＤ変換本番動作時には入力信号（ADC_in）を上述した利得の倍率にて変換することで出力信号（BUF-OUT）を生成する。よってバッファ部４Ａは補正係数（CC）を算出するためのテスト信号としての出力信号（DAC-OUT）の生成機能と、入力信号（ADC_in）に基づいた出力信号（BUF-OUT）の生成機能とを両方有している。また、入力バッファ回路とＤＡ変換器とで、オペアンプＯＰ−ＡＭＰと抵抗Ｒ２と容量ＦＢ−Ｃとを共有するため面積オーバヘッドが少なくなる。
【００６４】
以上まとめると、半導体集積回路装置１０Ａは、ＡＤ変換部２Ａとデジタル補正部３Ａとバッファ部４Ａとを有する。ＡＤ変換テスト動作時の第一ＡＤ変換期間（A/D1）に、ＡＤ変換部２Ａがディザー信号（Dither1）及び出力信号（DAC-OUT）をＡＤ変換処理することでデジタル信号として第一ＡＤ変換結果（D1R）を出力する。更にその後の第二ＡＤ変換期間（A/D2）に、ＡＤ変換部２Ａが出力信号（DAC-OUT）をＡＤ変換処理することでデジタル信号として第二ＡＤ変換結果（D2R）を出力する。第一ＡＤ変換結果（D1R）がデジタル補正されたデジタル出力（DC1R）と第二ＡＤ変換結果（D2R）がデジタル補正されたデジタル出力（DC2R）に基づいてＡＤ変換用の補正係数（CC）を決定する。バッファ部４ＡによりＡＤ変換テスト動作時の第一ＡＤ変換期間（A/D1）及び第二ＡＤ変換期間（A/D1）には出力信号（DAC-OUT）は保持されている。
【００６５】
このように、ＡＤ変換テスト動作時に、第一ＡＤ変換期間（A/D1）と第二ＡＤ変換期間（A/D2）との間にて、バッファ部が出力信号（DAC-OUT）を保持している。よって、ＡＤ変換部を電荷シェア型のＡＤ変換部を用いることができ、参照電圧へのアクセス頻度が少ないので、参照電圧の生成を容易化できる利点がある。更に参照電圧を生成するレギュレータの消費電力を削減でき、設計も容易化できる。更にアナログ回路であるＡＤ変換部２Ａは１つでいいので、面積の増大も抑えられる。
【００６６】
また、バッファ部４Ａは補正係数（CC）を算出するためのテスト信号としての出力信号（DAC-OUT）の生成機能と、入力信号（ADC_in）に基づいた出力信号（BUF-OUT）の生成機能とを両方有している。よって、補正係数（CC）を算出するためのテスト信号としての出力信号（DAC-OUT）の生成するための回路と、入力信号（ADC_in）に基づいた出力信号（BUF-OUT）の生成するための回路とを別個に設ける必要がなく、面積を削減できる。
【００６７】
さらに、ディザー信号（Dither）により、ＡＤ変換補正モード（CM）において、第一ＡＤ変換結果（D1R）のデジタル補正ための補正係数（CC）と、第二ＡＤ変換結果（D2R）のデジタル補正のための補正係数（CC）とは、上位ビットが互いに異なる状態となる。よって確実に早く補正係数（CC）の探索を行うことが出来る。
【００６８】
（発明者らによって発見された課題）
しかしながら、発明者らは、上記の半導体集積回路装置においては、以下に示す課題があることを発見した。この課題について、以下に説明する。
【００６９】
上述のフォアグランドデジタルキャリブレーションでは、入力テスト信号として２変換周期間ホールドした信号に交互に値の入れ替わるディザー信号を加算したものを用意する必要がある。インプリ上の容易さや精度・面積上の優位さから、ディザー信号はサンプルホールド回路で加算し、ホールド信号生成回路のドライバ部を正規のＡＤ変換で使用する入力バッファと兼用するのが都合がよい。
【００７０】
このテスト用ホールド信号に絶対精度は必要なく、ＡＤ出力ビットの重み係数を決定するのに十分な多様性を持っていればよい。例えば、13bitADCであれば、ホールド信号は１００レベル程度で十分である。ただし、ホールド期間中の電圧差は重み係数値の誤差となり、ＡＤ変換結果の精度劣化に直結する。このため、正確に２変換周期間電圧値をホールドしておかなくてはならず、低雑音であることが求められる。また、テスト信号（ホールド信号＋ディザ信号）がADCの入力フルスケールを超過すると係数算出に大きな誤差を生むおそれがある。
【００７１】
以上の要求を満たすために、半導体集積回路装置では、高精度な(電流)ＤＡＣとドライバ回路を組み合わせて構成しており、面積、電流の増大を招くおそれがある。特に、図１２に示したように、バッファ部４Ａに、複数ビットのＤＡＣ４１Ａが必要となり、面積、及び電流の増大を招いてしまうおそれがある。また、入力フルスケールのオーバーレンジを防ぐため、オーバーレンジ検出用回路を設けるなどして、注意深く設計する必要がある。
【００７２】
[実施の形態１]
本実施の形態に係る半導体装置は、上記の課題を解決するためのものである。以下、実施の形態１に係る半導体装置について、図面を参照して、説明する。
【００７３】
（バッファ部４Ｃ）
図１３は、実施の形態１にかかる半導体集積回路装置１０Ｂの要部を示す回路図である。半導体集積回路装置１０Ｂは、バッファ部４Ｃと、ＡＤ変換部２Ａと、デジタル補正部３Ａとを備えている。ＡＤ変換部２Ａ、及びデジタル補正部３Ａは、図１〜図１１で示した構成に対応するものであるため、簡略化して示している。ＡＤ変換部２Ａ、及びデジタル補正部３Ａについては、上記の説明と同様であるため、適宜説明を省略する。例えば、ＡＤ変換部２Ａには、ディザー信号が入力されているが、図１３では省略している。なお、ここでは、ＡＤ変換部２Ａが差動信号を取り扱うものとして示している。
【００７４】
以下、バッファ部４Ｃの回路を中心に説明する。バッファ部４ＣはＡＤ変換部２Ａの２周期以上のホールド期間を有する回路である。バッファ部４Ｃは、ＡＤ変換部２Ａの前段に設けられている。バッファ部４Ｃは、入力バッファ回路１４０と、ホールド信号生成回路１５０と、備えている。
【００７５】
入力バッファ回路１４０は、入力バッファ１０１、フィードバックキャパシタ１０２、１０３、フィードバック抵抗１０４、１０５、切替スイッチ１０６、１０７、入力スイッチ１０８、１０９、入力抵抗１１０、１１１、入力端子１１２、及び入力端子１１３を備えている。入力バッファ回路１４０は、ＡＤ変換器１Ａに入力される入力信号ADC_inを受ける機能を有している。
【００７６】
ホールド信号生成回路１５０は、入力バッファ１０１と、フィードバックキャパシタ１０２、１０３と、サンプリング回路１３０と、論理回路１２０とを備えている。入力バッファ回路１４０とホールド信号生成回路１５０は、入力バッファ１０１とフィードバックキャパシタ１０２、１０３を共用している。ホールド信号生成回路１５０は、デジタルキャリブレーションを行うためのホールド信号を生成する。ホールド信号は、上記のように、ＡＤ変換部２ＡのＡＤ変換周期の２倍の期間ホールドした入力テスト信号である。
【００７７】
入力端子１１２、１１３には、入力信号ADC_inが入力される。入力端子１１２は、入力抵抗１１０、及び入力スイッチ１０８を介して、入力バッファ１０１と接続している。同様に、入力端子１１３は、入力抵抗１１１、及び入力スイッチ１０９を介して、入力バッファ１０１と接続している。入力スイッチ１０８、１０９は、ＡＤ変換本番動作時と、ＡＤ変換テスト動作時で開閉を切り替える。なお、入力スイッチ１０８、１０９は、例えば、モードレジスタ５Ａからのモード信号（Mode）に従って、開閉する。そして、入力スイッチ１０８、１０９は、入力バッファ１０１と入力端子１１２、１１３の間に配置され、入力バッファ１０１を入力端子１１２、１１３と非接続にする。ＡＤ変換本番動作時には、入力スイッチ１０８、１０９がクローズドとなり、入力信号ADC_inが入力バッファ１０１に入力される。ＡＤ変換テスト動作（キャリブレーション）時には、入力スイッチ１０８、１０９がオープンとなり、入力バッファ１０１が入力端子１１２、１１３と切り離され、非接続となる。ここで、入力バッファ１０１は、差動の入力信号ADC_inが入力される。よって、入力バッファ１０１は、入力端子と出力端子を２つずつ有している。
【００７８】
入力バッファ１０１は、図１２で示したオペアンプＯＰ−ＡＭＰに対応している。入力バッファ１０１の一方の入力と出力との間には、フィードバック抵抗１０４及び切替スイッチ１０６が直列に接続されている。入力バッファ１０１の一方の入力と出力との間において、フィードバックキャパシタ１０２は、フィードバック抵抗１０４と並列に接続されている。同様に、入力バッファ１０１の他方の入力と出力との間には、フィードバック抵抗１０５及び切替スイッチ１０７が直列に接続されている。入力バッファ１０１の他方の入力と出力との間において、フィードバックキャパシタ１０３は、フィードバック抵抗１０５と並列に接続されている。
【００７９】
切替スイッチ１０６、１０７は、ＡＤ変換本番動作時と、ＡＤ変換テスト動作時で開閉が切り替わる。なお、切替スイッチ１０６、１０７は、例えば、図６で示したように、モードレジスタ５Ａからのモード信号（Mode）に従って、開閉する。ＡＤ変換本番動作時には、切替スイッチ１０６、１０７がクローズとなり、入力バッファ１０１の入力と、フィードバック抵抗１０４、１０５が接続する。これにより、入力バッファ１０１が抵抗帰還のバッファとして機能する。ＡＤ変換本番動作時には、フィードバックキャパシタ１０２、１０３は、ノイズ低減用フィルタと機能する。
【００８０】
ＡＤ変換テスト動作（キャリブレーション）時には、切替スイッチ１０６、１０７がオープンとなる。入力バッファ１０１の入力と、フィードバック抵抗１０４、１０５が非接続となる。そして、フィードバックキャパシタ１０３、１０４は、バーチャルグランドノードに接続されたサンプリング回路１３０とともに、ＳＣ（Switched Capacitor）積分器として動作する。ＡＤ変換テスト動作時には、フィードバックキャパシタ１０２、１０３は、ＳＣ積分器の積分容量として機能する。ＡＤ変換テスト動作時において、ＳＣ積分器が動作する。なお、ＳＣ積分器の動作については、後述する。後述のように、ホールド動作時のＫＴ／Ｃ雑音は、問題とならないため、容量の兼用による新たな制約はほとんどない。すなわち、フィードバックキャパシタ１０２、１０３をＡＤ変換本番動作とＡＤ変換テスト動作に用いることが可能となる。この構成によって、ホールド信号生成回路１５０の主要なノイズ発生源は入力バッファ１０１のみとなる。よって、複数ビットのＤＡＣを使用した構成と比較して、高精度化を実現することができる。
【００８１】
サンプリング回路１３０は、上述したＳＣ積分器に含まれるスイッチ及びキャパシタを有している。論理回路１２０は、ＡＤ変換部２Ａの出力信号ADC_outをモニタする。そして、論理回路１２０は、モニタ結果に基づいて、サンプリング回路１３０を制御する制御信号SC_polarityを出力する。例えば、論理回路１２０からの制御信号SC_polarityは、サンプリング回路１３０に供給される参照電圧Vrefを切り替える。すなわち、ＡＤ変換部２Ａの出力に応じて、＋Vref又は−Vrefが切り換えられて、サンプリング回路１３０に供給される。
【００８２】
ＡＤ変換テスト動作時には、ホールド信号生成回路１５０は、入力バッファ１０１の出力信号OP_outをホールド信号としてＡＤ変換部２Ａに出力する。入力バッファ１０１の出力信号OP_outは、図４、図１２に示したDAC_OUTに対応する。ホールド信号は、ＡＤ変換部２Ａの２周期のホールド期間を持っている。例えば、ホールド信号は、ＡＤ変換部２Ａの２変換周期（２／ｆｓ）ごとに値が変わる信号となっている。言い換えると、２変換周期（２／ｆｓ）は同じ値が保持されている。ＡＤ変換部２Ａは同じ値となっている出力信号（DAC-OUT）を２回ＡＤ変換処理する。なお、ｆｓは、ＡＤ変換部２ＡのＡＤ変換周波数、すなわち、サンプリング周波数である。
【００８３】
例えば、ＳＣ積分器のサンプリング電圧極性が正の場合、ホールド信号の値が２変換周期（２／ｆｓ）ごとに一定量増加していく。ＳＣ積分器のサンプリング電圧極性が負の場合、ホールド信号の値が２変換周期（２／ｆｓ）ごとに一定量減少いく。より具体的には、論理回路１２０は、ＡＤ変換部２Ａの出力としきい値とを比較する。論理回路１２０は、比較結果に応じた制御信号SC_polarityをサンプリング回路１３０に出力する。制御信号SC_polarityは、ＳＣ積分器のサンプリング電圧極性を示す信号であり、例えば、１ビットのデジタル信号となっている。制御信号SC_polarityが１のとき、サンプリング電圧極性が正となり、制御信号SC_polarityが０のとき、サンプリング電圧極性が負となる。
【００８４】
論理回路１２０は、ＡＤ変換部２Ａの出力信号ADC_outが第１のしきい値Vth_hを超えたこと（例えば、ADC_outの上位Ｍビットが“１”）、及び、ＡＤ変換部２Ａの出力信号ADC_outが第２のしきい値（Vth_l）を下回ったこと（例えば、ADC_outの上位Ｍビットが“０”）を検知する。なお、Vth_h＞Vth_lであり、Ｍは自然数である。論理回路１２０は、ＡＤ変換部２Ａの出力信号ADC_outが第１のしきい値Vth_hと第２のしきい値Vth_lとで規定される範囲内にあるか、範囲外にあるかを検知する。したがって、ＡＤ変換部２Ａの出力信号ADC_outがVth_lからVth_hまでの範囲外にある場合、出力信号ADC_outがＡＤ変換部２Ａのフルスケール近傍に達したことが分かる。そして、論理回路１２０は、出力信号ADC_outを第１のしきい値Vth_hと第２のしきい値Vth_lと比較して、比較結果に応じて、ＳＣ積分器の極性を制御する制御信号SC_polarityを出力する。
【００８５】
ＡＤ変換部２Ａの出力信号ADC_outの値が、第１のしきい値Vth_hを超えた場合、論理回路１２０は、制御信号SC_polarityを第１の値とする。これにより、ＳＣ積分器のサンプリング電圧極性が負となり、ホールド信号がデクリメントする。出力信号ADC_outの値が、第２のしきい値Vth_ｌを下回った場合、論理回路１２０は、制御信号SC_polarityを第２の値とする。これにより、ＳＣ積分器のサンプリング電圧極性が正となり、ホールド信号がインクリメントする。出力信号ADC_outの値が、第１のしきい値Vth_hと第２のしきい値とで規定される範囲内にある場合、論理回路１２０は、制御信号SC_polarityの値を変化させずに、そのまま維持する。これにより、ＳＣ積分器のサンプリング電圧極性がそのまま維持する。例えば、ＳＣ積分器のサンプリング電圧極性を負である時に、出力信号ADC_outの値が第１のしきい値Vth_hと第２のしきい値Vth_lとの間にあると判定されると、サンプリング電圧極性は負のままとなる。ＳＣ積分器のサンプリング電圧極性を正である時に、出力信号ADC_outの値が第１のしきい値と第２のしきい値との間にあると判定されると、サンプリング電圧極性は正のままとなる。
ホールド信号生成回路１５０は、三角波状のホールド信号を生成することができるフィードバック構成となっている。ホールド信号は、ＡＤ変換部２Ａのフルスケールを超えることなく、第１のしきい値Vth_hまでの増加と、第２のしきい値Vth_lまでの減少を繰り返す。上記機能は簡単な論理回路で実現できるため、ほとんど回路的なオーバヘッドなしに、オーバーレンジの問題を解決することができる。このように、論理回路１２０は、シュミットトリガ回路として機能し、しきい値を超えるたびにしきい値が変わる。これにより、簡便にＳＣ積分器の極性を制御することができる。なお、第１のしきい値Vth_hと第２のしきい値Vth_lの値は、ディザー信号成分αの値に基づいて設定すればよい。すなわち、OP_out＋α、及びOP_out−αが、ＡＤ変換部２Ａの入力フルスケールを超えないように設定すればよい。
【００８６】
（ＳＣ積分器）
次に、図１４を用いて、サンプリング回路１３０を用いたＳＣ積分器の構成について説明する。図１４は、ＳＣ積分器１６０を模式的に示す回路図である。ＡＤ変換テスト動作時においては、図１３で示した切替スイッチ１０６、切替スイッチ１０７、及び入力スイッチ１０８、１０９がオープンとなっている。よって、図１４では、切替スイッチ１０６、１０７、入力スイッチ１０８、１０９、フィードバックキャパシタ１０２、１０３、及び入力抵抗１１０、１１１等を省略している。
【００８７】
図１４に示すように、サンプリング回路１３０、入力バッファ１０１、及びフィードバックキャパシタ１０２、１０３は、ＳＣ積分器１６０を構成している。サンプリング回路１３０は、８つの第１スイッチ１３１、４つのキャパシタ１３３、及び、４つの第２スイッチ１３２を備えている。８つの第１スイッチ１３１を識別するために、図１４では、スイッチ１３１ａ〜１３１ｈとして図示している。同様に、４つのキャパシタ１３３、及び４つの第２スイッチ１３２を識別するために、図１４では、キャパシタ１３３ａ〜１３３ｄ、及びスイッチ１３２ａ〜１３２ｄとして図示している。
【００８８】
第１スイッチ１３１ａ、１３１ｂ、１３１ｅ、１３１ｆの一端には、それぞれ、正電圧＋Vrが供給される。第１スイッチ１３１ｃ、１３１ｄ、１３１ｇ、１３１ｈの一端には、それぞれ、負電圧−Vrが供給される。第１スイッチ１３１ａ、１３１ｃの他端は、キャパシタ１３３ａに接続する。第１スイッチ１３１ｂ、１３１ｄの他端は、キャパシタ１３３ｂに接続する。第１スイッチ１３１ｅ、１３１ｇの他端は、キャパシタ１３３ｃに接続する。第１スイッチ１３１ｆ、１３１ｈの他端は、キャパシタ１３３ｄに接続する。
【００８９】
第２スイッチ１３２ａの一端は、キャパシタ１３３ａ、第１スイッチ１３１ａの他端、及び第１スイッチ１３１ｃの他端と接続する。第２スイッチ１３２ｂの一端は、キャパシタ１３３ｂ、第１スイッチ１３１ｂの他端、及び第１スイッチ１３１ｄの他端と接続する。第２スイッチ１３２ｃの一端は、キャパシタ１３３ｃ、第１スイッチ１３１ｅの他端、及び第１スイッチ１３１ｇの他端と接続する。第２スイッチ１３２ｄの一端は、キャパシタ１３３ｄ、第１スイッチ１３１ｆの他端、及び第１スイッチ１３１ｈの他端と接続する。
【００９０】
第２スイッチ１３２ａ及び第２スイッチ１３２ｃの他端は、入力バッファ１０１の非反転入力端子（＋）、及びフィードバックキャパシタ１０２の一端に接続する。第２スイッチ１３２ｂ及び第２スイッチ１３２ｄの他端は、入力バッファ１０１の反転入力端子（−）、及びフィードバックキャパシタ１０３の一端に接続する。このように、ＳＣ積分器１６０は、４系統のスイッチトキャパシタ回路を備えている。
【００９１】
第２スイッチ１３２ａ、及び第２スイッチ１３２ｂは、クロック信号Ｃｋａに基づいて、動作する。第２スイッチ１３２ｃ、及び第２スイッチ１３２ｄは、クロック信号Ｃｋｂに基づいて、動作する。図１４の下側に、クロック信号ＣＫａ、Ｃｋｂを示している。クロック信号Ｃｋａ、Ｃｋｂは、マスタクロックの２周期分、Ｈレベルとなるクロック信号である。なお、マスタクロックは、ＡＤ変換部２Ａのサンプリング周波数ｆｓとなるクロック信号である。そして、クロック信号Ｃｋａとクロック信号Ｃｋｂは１８０°位相がずれている。すなわち、クロック信号ＣｋａがＨレベルの時、クロック信号ＣｋｂはＬレベルとなり、クロック信号ＣｋａがＬレベルの時、クロック信号ＣｋｂはＨレベルとなる。
【００９２】
従って、第２スイッチ１３２ａ、１３２ｂは、第２スイッチ１３２ｃ、１３２ｄと交互にオープンする。すなわち、クロック信号ＣｋａがＨレベルとなる期間で、第２スイッチ１３２ａ、及び第２スイッチ１３２ｂがクローズとなり、第２スイッチ１３２ｃ、及び第２スイッチ１３２ｄがオープンとなる。また、クロック信号ＣｋｂがＨレベルとなる期間で、第２スイッチ１３２ｃ、及び第２スイッチ１３２ｄがクローズとなり、第２スイッチ１３２ａ、及び第２スイッチ１３２ｂがオープンとなる。
【００９３】
第１スイッチ１３１ａ、及び第１スイッチ１３１ｄは、制御信号SC_polarityが１の時に、クロック信号Ｃｋａに基づいて動作する。すなわち、第１スイッチ１３１ａ、及び第１スイッチ１３１ｄは、制御信号SC_polarityが１かつ、クロック信号ＣｋａがＨレベルの時にクローズとなる。第１スイッチ１３１ａ、及び第１スイッチ１３１ｄは、制御信号SC_polarityが０、又はクロック信号ＣｋａがＬレベルの時にオープンとなる。
【００９４】
第１スイッチ１３１ｂ、及び第１スイッチ１３１ｃは、制御信号SC_polarityが０の時に、クロック信号Ｃｋａに基づいて動作する。すなわち、第１スイッチ１３１ｂ、及び第１スイッチ１３１ｃは、制御信号SC_polarityが０かつ、クロック信号ＣｋａがＨレベルの時にクローズとなる。第１スイッチ１３１ｂ、及び第１スイッチ１３１ｃは、制御信号SC_polarityが１、又はクロック信号ＣｋａがＬレベルの時にオープンとなる。
【００９５】
第１スイッチ１３１ｅ、及び第１スイッチ１３１ｈは、SC_polarityが１の時に、クロック信号Ｃｋｂに基づいて動作する。すなわち、第１スイッチ１３１ｅ、及び第１スイッチ１３１ｈは、制御信号SC_polarityが１かつ、クロック信号ＣｋｂがＨレベルの時にクローズとなる。第１スイッチ１３１ｅ、及び第１スイッチ１３１ｈは、制御信号SC_polarityが０、又はクロック信号ＣｋｂがＬレベルの時にオープンとなる。
【００９６】
第１スイッチ１３１ｆ、及び第１スイッチ１３１ｇは、SC_polarityが０の時に、クロック信号Ｃｋｂに基づいて動作する。すなわち、第１スイッチ１３１ｆ、及び第１スイッチ１３１ｇは、制御信号SC_polarityが０かつ、クロック信号ＣｋｂがＨレベルの時にクローズとなる。第１スイッチ１３１ｆ、及び第１スイッチ１３１ｇは、制御信号SC_polarityが１かつ、クロック信号ＣｋｂがＬレベルの時にオープンとなる。
【００９７】
以下、SC_polarityが１の場合の動作について説明する。SC_polarityが１の場合、第１スイッチ１３１ｂ、１３１ｃ、１３１ｆ、１３１ｇがオープンのままとなっている。SC_polarityが１の場合、キャパシタ１３３ａに接続された第１スイッチ１３１ａと第２スイッチ１３２ａとが交互に開閉する。これにより、スイッチトキャパシタ回路が構成される。同様に、SC_polarityが１の場合、キャパシタ１３３ｂに接続された第１スイッチ１３１ｄと第２スイッチ１３２ｂとが交互に開閉する。これにより、スイッチトキャパシタ回路が構成される。
【００９８】
クロック信号ＣｋｂがＨレベルとなるタイミングで、第１スイッチ１３１ａと第１スイッチ１３１ｄがオープンして、第２スイッチ１３２ａと第２スイッチ１３２ｂがクローズする。これにより、正電圧＋Ｖｒがキャパシタ１３３ａを正に充電し、負電圧−Ｖｒがキャパシタ１３３ｂを負に充電する。そして、クロック信号ＣｋａがＨレベルとなるタイミングで、第１スイッチ１３１ａと第１スイッチ１３１ｄがクローズして、第２スイッチ１３２ａと第２スイッチ１３２ｂがオープンする。これにより、キャパシタ１３３ａに蓄積された正電荷が、フィードバックキャパシタ１０３を充電する。同様に、キャパシタ１３３ｂに蓄積された負電荷が、フィードバックキャパシタ１０２を充電する。
【００９９】
SC_polarityが１の場合、同様に、キャパシタ１３３ｃに接続された第１スイッチ１３１ｅと第２スイッチ１３２ｃとが交互に開閉する。これにより、スイッチトキャパシタ回路が構成される。同様に、SC_polarityが１の場合、キャパシタ１３３ｄに接続された第１スイッチ１３１ｈと第２スイッチ１３２ｄとが交互に開閉する。これにより、スイッチトキャパシタ回路が構成される。
【０１００】
クロック信号ＣｋａがＨレベルとなるタイミングで、第１スイッチ１３１ｅと第１スイッチ１３１ｈがオープンして、第２スイッチ１３２ｃと第２スイッチ１３２ｄがクローズする。これにより、正電圧＋Ｖｒがキャパシタ１３３ｃを正に充電し、負電圧−Ｖｒがキャパシタ１３３ｄを負に充電する。そして、クロック信号ＣｋｂがＨレベルとなるタイミングで、第１スイッチ１３１ｅと第１スイッチ１３１ｇがクローズして、第２スイッチ１３２ｃと第２スイッチ１３２ｄがオープンする。これにより、キャパシタ１３３ｃに蓄積された正電荷が、フィードバックキャパシタ１０３を充電する。同様に、キャパシタ１３３ｄに蓄積された負電荷が、フィードバックキャパシタ１０２を充電する。
【０１０１】
このように、SC_polarityが１の場合、フィードバックキャパシタ１０２に負電荷が供給されていき、フィードバックキャパシタ１０３に正電荷が供給されていく。よって、差動のホールド信号の値は、一定量ずつインクリメントされていく。また、クロック信号Ｃｋａ，Ｃｋｂは、ＡＤ変換周期（１／ｆｓ）の２倍の期間だけ、Ｈレベルとなっている。よって、ホールド信号は、ＡＤ変換周期（１／ｆｓ）の２倍の周期毎にインクリメントされていく。
【０１０２】
次に、SC_polarityが０の場合について説明する。制御信号SC_polarityが０の場合、SC_polarityが１の場合と反対に、フィードバックキャパシタ１０２、１０３が正負反対に充電される。例えば、制御信号SC_polarityが０の場合、第１スイッチ１３１ａ、１３１ｄ、１３１ｅ、１３１ｈがオープンのままとなっている。そして、第１スイッチ１３１ｂ、１３１ｃ、１３１ｆ、１３１ｇが開閉する。よって、キャパシタ１３１ａ、１３１ｃには、負電圧−Vrが供給され、キャパシタ１３１ｂ、１３１ｄには、正電圧＋Vrが供給される。そして、上記と同様のスイッチトキャパシタ動作によって、フィードバックキャパシタ１０２、１０３が充電される。これにより、フィードバックキャパシタ１０２に正電荷が供給されていき、フィードバックキャパシタ１０３に負電荷が供給されていく。制御信号SC_polarityに応じて、フィードバックキャパシタ１０２、１０３を充電する電荷の極性が変化する。
【０１０３】
差動のホールド信号の値は、一定量ずつデクリメントされる。また、クロック信号Ｃｋａ、Ｃｋｂは、それぞれＡＤ変換周期（１／ｆｓ）の２倍の期間、Ｈレベルとなっている。よってホールド信号は、ＡＤ変換周期（１／ｆｓ）の２倍の周期毎にデクリメントされていく。
【０１０４】
このように、ＡＤ変換周期（１／ｆｓ）の２倍の周期毎に、フィードバックキャパシタ１０２、１０３が充電されていく。ホールド信号は、２／ｆｓの周期毎に、離散時間的にインクリメント又はデクリメントする信号である。換言すると、ホールド信号は、ＡＤ変換周期（１／ｆｓ）の２倍の周期だけ、同じ値で保持される。このように、ＳＣ積分器１６０は、離散時間型の積分器となっており、ホールド信号の値が、ＡＤ変換周期（１／ｆｓ）の２倍の周期毎に、変化する。なお、入力バッファ１０１の入力を差動信号としているため、ＳＣ積分器１６０が差動型のＳＣ積分器となっているが、単相信号を取り扱う場合、単相のＳＣ積分器としてもよい。このようなＳＣ積分器を用いることで、回路面積の増大を防ぐことができる。なお、クロック信号Ｃｋａは、ＡＤ変換周期（１／ｆｓ）の２倍以上の周期の信号であればよい。すなわち、第１スイッチ１３１と第２スイッチ１３２がＡＤ変換周期（１／ｆｓ）の２倍以上の周期で開閉すればよい。
【０１０５】
次に、ホールド信号の波形について、図１５、及び図１６を用いて説明する。図１５は、ＡＤ変換テスト動作時（キャリブレーション動作時）の波形を示し、図１６は、ＡＤ変換本番動作時の波形を示している。図１５、図１６において、Ｓは、サンプリング期間を示しており、ＡＤはＡＤ変換期間を示している。図１５では、入力バッファ１０１の出力信号OP_out、制御信号SC_polarity、ＡＤ変換部２Ａの出力信号ADC_ outを示している。図１５において、出力信号ADC_ outには、出力信号OP_outが点線で重畳されている。なお、出力信号OP_outは、ＡＤ変換テスト動作時には、ホールド信号となる。図１６では、入力バッファ１０１の出力信号OP_out、及び、ＡＤ変換部２Ａの入力信号ADC_inを示している。
【０１０６】
図１５に示すように、制御信号SC_polarityが１のとき、出力信号OP_outの値が、ＡＤ変換周期（１／ｆｓ）の２倍の周期毎に、一定量ずつインクリメントしていく。入力バッファ１０１は、ホールド信号である出力信号OP_outをＡＤ変換部２Ａに出力する。加えて、ＡＤ変換部２Ａには、第１及び第２ディザー信号が交互に入力されている。したがって、ＡＤ変換部２Ａの出力信号ADC_outは、１周期（１／ｆｓ）毎に変化する信号となる。具体的には、ＡＤ変換部２Ａの出力信号ADC_outは、第一ＡＤ変換期間では、（OP_out＋α）となり、第二ＡＤ変換期間では、（OP_out−α）となる。したがって、第一ＡＤ変換期間と第二ＡＤ変換期間での出力信号ADC_outの差は、２αとなる。
【０１０７】
そして、論理回路１２０は、ＡＤ変換部２Ａの出力信号ADC_outを、第１のしきい値Vth_hと比較する。なお、図１５において、第１のしきい値Vth_hは、一点鎖線で示されている。ＡＤ変換部２Ａの出力信号ADC_outの値が第１のしきい値Vth_hを超えると、あるレイテンシを経て、制御信号SC_polarityが反転する。これにより、制御信号SC_polarityが０となる。さらに、あるレイテンシを経て、ホールド信号のインクリメント／デクリメントの極性が反転する。これにより、ホールド信号の値が第２のしきい値Vth_lを下回るまでデクリメントしていく。
【０１０８】
図１５には図示していないが、ホールド信号の値が第２のしきい値Vth_lを下回ったら、あるレイテンシを経て、制御信号SC_polarityが反転する。これにより、制御信号SC_polarityが１となる。そして、ホールド信号のインクリメント／デクリメントの極性が反転して、ホールド信号の値が第１のしきい値Vth_hを超えるまでインクリメントしていく。この動作を繰り返すことで、ホールド信号は、三角波状になる。
【０１０９】
なお、ＡＤ変換本番動作時では、入力バッファ１０１でバッファされた入力信号ADC_inが入力バッファ１０１から出力され、ＡＤ変換部２Ａがこの出力信号OP_outをＡＤ変換する。よって、図１６に示すうように、出力信号OP_outと入力信号ADC_inとが同じになっている。
【０１１０】
このように、タイムインターリーブ構成をとることにより２周期ホールド電圧の誤差を低減することができる。ＳＣ積分器１６０のＫＴ／Ｃ雑音はホールド電圧の絶対精度にのみ影響し、要求精度の厳しいホールド期間中の電圧誤差には影響しない。このため、ＳＣ積分器１６０に使用する容量は小さなサイズでよい。これにより、面積・電流のオーバヘッドを最小限に抑え、高速な整定スピードを実現する。本実施の形態に構成によって、高精度のキャリブレーションを低電力、及び低面積で実現することができる。
【０１１１】
論理回路１２０が出力信号ADC_outの値を、第１のしきい値Vth_hと第２のしきい値Vth_lと比較している。したがって、論理回路１２０がＡＤ変換部２Ａの出力信号ADC_outを用いたレベル検出回路となっている。よって、ほとんど回路的なオーバヘッドなしに、オーバーレンジの問題を解決することができる。さらに、入力バッファと兼用したインターリーブスイッチトキャパシタ積分器によるホールド信号生成回路１５０を用いているため、高精度な電圧ホールド要求と低電力・低面積要求を同時に満たすことができる。また、本実施形態では、論理回路１２０が、複数ビットの出力信号ADC_outを１ビットのデジタル信号に変換して、出力している。
【０１１２】
そして、１ビットの制御信号SC_polarityに基づいて、ＳＣ積分器１６０の極性が反転する。回路面積、及び消費電力の増大を抑制することができる。なお、上記の説明では、ＡＤ変換部２Ａから出力される出力信号ADC_outが、第１のしきい値を超えた場合に、制御信号SC_polarityが０となり、第２のしきい値を下回った場合に、制御信号SC_polarityが、１となったが、この反対となっていてもよい。すなわち、出力信号ADC_outが、第１のしきい値を超えた場合に、制御信号SC_polarityが第１の値となり、第２のしきい値を下回った場合に、制御信号SC_polarityが、第２の値となればよい。そして、出力信号ADC_outが、第１のしきい値と第２のしきい値との間にある場合は、制御信号SC_polarityの値をそのままとすればよい。
【０１１３】
ホールド信号生成回路１５０が、入力端子１１２、１１３と入力バッファ１０１との間に配置され、入力端子１１２、１１３を入力バッファ１０１とを非接続にする入力スイッチを備えている。そして、入力端子１１２、１１３と入力バッファ１０１とが非接続となっている状態において、ＳＣ積分器１６０が動作する。換言すると、入力端子１０８、１０９と入力バッファ１０１とが接続している状態において、ＳＣ積分器１６０が動作しない。こうすることで、サンプルホールド回路に設けられている入力バッファ１０１を、ホールド信号生成回路１５０が共用することができる。よって、回路面積の増大を抑制することができる。
【０１１４】
[実施の形態２]
本実施の形態では、ＡＤ変換器１がパイプライン型のＡＤＣとなっている。図１７にパイプライン型ＡＤＣを補正対象とした構成例を示す。図４は、パイプライン型ＡＤＣの回路構成を示す図である。
【０１１５】
ＡＤ変換部２ＡはＮ段（stage1〜stageN）のパイプライン型ＡＤＣとなっている。そして、ＡＤ変換部２Ａの前段には、サンプルホールド（ＳＨＡ）回路１７０が配置されている。サンプルホールド回路１７０は、入力信号ADC_inを離散時間化して、サンプリング期間ホールドする。実施の形態２では、サンプルホールド回路１７０と、ホールド信号生成回路１５０とを共用する構成となっている。なお、この構成以外については、実施の形態１と同様であるため、説明を省略する。以下、実施の形態１との相違点を中心に説明を行う。
【０１１６】
図１８にサンプルホールド回路１７０Ａの回路図を示す。サンプルホールド回路１７０Ａは、入力バッファ１０１、フィードバックキャパシタ１０２、１０３、入力スイッチ１０８、１０９、入力端子１１２、１１３、及びスイッチ１７１〜１７４を備えている。フィードバックキャパシタ１０２、１０３は、実施の形態１と同様に、入力バッファ１０１の入力と出力の間に配置される。そして、サンプルホールド回路１７０Ａ、及びホールド信号生成回路１５０は、フィードバックキャパシタ１０２、１０３、及び入力バッファ１０１を共用する。
【０１１７】
スイッチ１７１の一端は、入力バッファ１０１の一方の入力とフィードバックキャパシタ１０２とに接続されている。スイッチ１７１の他端には、電圧Ｖｃｍが供給されている。スイッチ１７２の一端は、入力バッファ１０１の他方の入力とフィードバックキャパシタ１０３とに接続されている。スイッチ１７２の他端には、電圧Ｖｃｍが供給されている。スイッチ１７３は、フィードバックキャパシタ１０２と入力スイッチ１０８の一端に接続されている。スイッチ１７４は、フィードバックキャパシタ１０３と入力スイッチ１０９の一端に接続されている。電圧Ｖｃｍは、入力バッファ１０１の動作電圧範囲内の電圧であり、例えば、入力バッファ１０１の電源電圧ＶＤＤの１／２の電圧ＨＶＤＤとなる。フィードバックキャパシタ１０２は、入力バッファ１０１の入力と、入力スイッチ１０８との間に直列に接続されている。入力端子１１２は、入力スイッチ１０８、フィードバックキャパシタ１０２を介して、入力バッファ１０１と接続されている。フィードバックキャパシタ１０３は、入力バッファ１０１の入力と、入力スイッチ１０９との間に直列に接続されている。入力端子１１３は、入力スイッチ１０９、フィードバックキャパシタ１０３を介して、入力バッファ１０１と接続されている。
【０１１８】
ＡＤ変換本番動作時では、入力スイッチ１０８、１０９、スイッチ１７１、１７２は、クロック信号φ１に応じて開閉し、スイッチ１７３、１７４は、クロック信号φ２に応じて開閉する。よって、スイッチ１７３、１７４がクローズした場合、入力バッファ１０１の出力が、フィードバックキャパシタ１０２、１０３と接続し、スイッチ１７３、１７４がオープンした場合、入力バッファ１０１の出力が、フィードバックキャパシタ１０２、１０３と非接続となる。また、スイッチ１７１、１７２がクローズした場合、入力バッファ１０１の入力に電圧Ｖｃｍが供給される。クロック信号φ１とクロック信号φ２は、図１８に示すように、同じ周波数で、位相が１８０°異なるクロック信号である。よって、クロック信号φ１がＨレベルの時、クロック信号φ２がＬレベルとなる。クロック信号φ２がＨレベルの時、クロック信号φ１がＬレベルとなる。
【０１１９】
ＡＤ変換テスト動作時において、モード信号（Mode）によって、入力スイッチ１０８、１０９、及びスイッチ１７１、１７２は、オープンとなり、スイッチ１７３、１７４は、クローズとなる。入力バッファ１０１の一方の入力と出力の間において、フィードバックキャパシタ１０２は、スイッチ１７３と直列に接続されている。入力バッファ１０１の他方の入力と出力の間において、フィードバックキャパシタ１０３は、スイッチ１７４と直列に接続されている。サンプリング回路１３０は、実施の形態１と同様に、フィードバックキャパシタ１０２、１０３を離散時間的に充電する。ＡＤ変換テスト動作時において、実施の形態１と同様の処理が実施される。よって、実施の形態１と同様の効果を得ることができる。例えば、実施の形態１と同様に、高精度のキャリブレーションを低電力、及び低面積で実現することができる。
【０１２０】
さらに、本実施の形態では、半導体集積回路装置は、ＡＤ変換部２Ａの入力側に配置されたサンプルホールド回路１７０を備えている。そして、サンプルホールド回路１７０に設けられたキャパシタが、フィードバックキャパシタ１０２、１０３として共用されている。この構成により、回路面積の増大を抑制することができる。サンプルホールド回路１７０の入力バッファ１０１が、ホールド信号生成回路１５０の入力バッファ１０１として共用されている。この構成により、回路面積の増大を抑制することができる。
【０１２１】
（変形例）
実施の形態２の変形例の構成について、図１９を用いて説明する。図１９は、変形例の構成を示す回路図である。図１９に示す変形例では、図１８に比べてスイッチの配置が異なっている。なお、バッファ部４Ｃの基本的な構成について、上記の構成と同様であるため、説明を省略する。
【０１２２】
変形例１にかかるサンプルホールド回路１７０Ｂは、図１８で示したスイッチ１７３、１７４の代わりに、スイッチ１８１〜１８４を備えている。さらに、サンプルホールド回路１７０Ｂは、入力キャパシタ１８５、１８６を備えている。また、実施の形態１と同様に、サンプルホールド回路１７０Ｂは、切替スイッチ１０６、１０７を備えている。なお、実施の形態１、２と同様の構成ついては適宜説明を省略する。
【０１２３】
スイッチ１８１の一端は、入力バッファ１０１の入力に接続している。スイッチ１８１の他端は、スイッチ１７１の一端と、入力キャパシタ１８５に接続している。したがって、入力バッファ１０１の入力と入力キャパシタ１８５との間には、スイッチ１８１が直列接続されている。スイッチ１８２の一端は、入力バッファ１０１の入力に接続している。スイッチ１８２の他端は、スイッチ１７２の一端と、入力キャパシタ１８６に接続している。したがって、入力バッファ１０１の入力と入力キャパシタ１８６との間には、スイッチ１８２が直列接続されている。スイッチ１８１、１８２は、入力バッファ１０１を入力キャパシタ１８５、１８６と非接続にする。
【０１２４】
したがって、入力端子１１２と入力バッファ１０１の反転入力端子の間には、入力スイッチ１０８、入力キャパシタ１８５、スイッチ１８１が直列に接続されている。入力端子１１３と入力バッファ１０１の非反転入力端子の間には、入力スイッチ１０９、入力キャパシタ１８６、スイッチ１８２が直列に接続されている。
【０１２５】
スイッチ１８３の一端は、入力スイッチ１０８の一端、及び入力キャパシタ１８５に接続されている。スイッチ１８３の他端には、電圧Ｖｃｍが供給されている。スイッチ１８４の一端は、入力スイッチ１０９の一端、及び入力キャパシタ１８６に接続されている。スイッチ１８４の他端には、電圧Ｖｃｍが供給されている。
【０１２６】
ＡＤ変換本番動作時では、切替スイッチ１０６、１０７は、クロック信号φ１に応じて開閉する。また、ＡＤ変換本番動作時では、入力スイッチ１０８、１０９、スイッチ１７１、１７２は、クロック信号φ１’に応じて開閉する。ＡＤ変換本番動作時では、スイッチ１８１、１８２は、クロック信号φ２に応じて開閉し、スイッチ１８３、１８４はクロック信号φ２’に応じて開閉する。クロック信号φ１とクロック信号φ２は、図１９の下側に示すように、同じ周波数で、位相が１８０°異なるクロック信号である。クロック信号φ１とクロック信号φ１’は、同じ周波数、及び同じ位相のクロック信号である。クロック信号φ２とクロック信号φ２’は、同じ周波数、及び同じ位相のクロック信号である。よって、クロック信号φ１、φ１’がＨレベルの時、クロック信号φ２、φ２’がＬレベルとなる。クロック信号φ２、φ２’がＨレベルの時、クロック信号φ２がＬレベルとなる。
【０１２７】
ＡＤ変換テスト動作時において、モード信号（Mode）によって、入力スイッチ１０８、１０９、及びスイッチ１８１、１８２は、オープンとなる。入力バッファ１０１の一方の入力と出力の間に、フィードバックキャパシタ１０２が配置されている。入力バッファ１０１の他方の入力と出力の間に、フィードバックキャパシタ１０３が配置されている。サンプリング回路１３０は、実施の形態１と同様に、フィードバックキャパシタ１０２、１０３を離散時間的に充電する。ＡＤ変換テスト動作時において、実施の形態１と同様の処理が実施される。よって、実施の形態１と同様の効果を得ることができる。例えば、実施の形態１、２と同様に、高精度のキャリブレーションを低電力、及び低面積で実現することができる。
【０１２８】
さらに、サンプルホールド回路１７０Ｂの一部を、ホールド信号生成回路１５０と共有することができる。例えば、サンプルホールド回路１７０Ｂに設けられたフィードバックキャパシタ１０２、１０３を、ＳＣ積分器１６０が共用する。サンプルホールド回路１７０の入力バッファ１０１を、ＳＣ積分器１６０が共用する。この構成により、回路面積の増大を抑制することができる。
【０１２９】
[実施の形態３]
本実施の形態にかかる半導体装置について、図２０を用いて説明する。半導体装置は、ＡＤ変換部２Ａ、及びホールド信号生成回路１５０Ｄを備えている。信号生成回路１５０Ｄは、ＡＤ変換部２Ａの入力側に接続され、ＡＤ変換部２Ａの２周期以上のホールド期間を有する。信号生成回路１５０Ｄが、離散型積分器１６０Ｄと、論理回路１２０Ｄとを備えている。離散型積分器１６０Ｄは、ＡＤ変換部２Ａの入力側に接続された入力バッファ１０１と、入力バッファ１０１の入力及び出力に接続されたフィードバックキャパシタ１０２、１０３と、を備えている。回路１２０Ｄは、ＡＤ変換部から出力される複数ビットの出力信号を第１及び第２のしきい値と比較し、比較結果に応じて離散型積分器１６０Ｄの極性を制御する制御信号SC_polarityを出力する。これにより、実施の形態１、２と同様に、高精度のキャリブレーションを低電力、及び低面積で実現することができる。
【０１３０】
［その他の実施の形態］
なお、実施の形態１〜３で示したホールド信号生成回路１５０及び信号生成回路１５０Ｄは、逐次比較型ＡＤ変換器、及びパイプライン型ＡＤ変換器への適用に好適である。これにより、精度よくキャリブレーションすることができる。もちろん、ホールド信号生成回路１５０及び信号生成回路１５０Ｄは、逐次比較型ＡＤ変換器、及びパイプライン型ＡＤ変換器以外のＡＤ変換器について、適用することも可能である。
【０１３１】
実施の形態１、２に示したバッファ部４Ｃは、図１の保持部４となる。同様に、実施の形態３の信号生成回路１５０Ｄが保持部４を構成する。そして、半導体集積回路装置１０は、図１等に示したようにＡＤ変換部２からのデジタル出力を受けてデジタル補正処理を行うことでＡＤ変換処理結果を出力するデジタル補正部３を備えている。保持部４は、ＡＤ変換部２に対するテスト信号を保持する。ＡＤ変換部２は電荷シェア型であり逐次比較を行うものである。テスト動作時には、保持部４からの同一のアナログ値を持つテスト信号を第一期間と前記第一期間と異なる第二期間にてＡＤ変換部２に入力し、第一ディザー信号を第一期間にてＡＤ変換部２に入力し、第一期間でのＡＤ変換部２からの第一デジタル出力に対するデジタル補正部３での第一デジタル補正結果と、第二期間でのＡＤ変換部２からの第二デジタル出力に対するデジタル補正部３での第二デジタル補正結果に基づいてＡＤ変換用補正係数を定める。通常動作時にはテスト時に求められたＡＤ変換用補正係数を用いてデジタル補正処理を行う。こうすることで、精度よくデジタル補正することができる。
【０１３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１３３】
２Ａ  ＡＤ変換部
３Ａ  デジタル補正部
４Ａ  バッファ部
４Ｃ  バッファ部
１０  半導体集積回路装置
１０１  入力バッファ
１０２  フィードバックキャパシタ
１０３  フィードバックキャパシタ
１０４  フィードバック抵抗
１０５  フィードバック抵抗
１０６  切替スイッチ
１０７  切替スイッチ
１０８  入力スイッチ
１０９  入力スイッチ
１１０  入力抵抗
１１１  入力抵抗
１１２  入力端子
１１３  入力端子
１２０  論理回路
１３０  サンプリング回路
１４０  入力バッファ回路
１５０  ホールド信号生成回路
１６０  ＳＣ積分器
１３１  第１スイッチ
１３２  第２スイッチ
１３３  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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