(57)【要約】      （修正有）【課題】製造工程の短縮化を図りつつ、ゲート絶縁層を形成するために用いられる窒化シリコン層を、除去できる半導体装置の製造方法を提供する。【解決手段】第１領域の上方に第１マスク層を形成する工程Ｓ１１０と、第１マスク層をマスクとして、絶縁層をエッチングする工程Ｓ１１２と、第２領域上に第１酸化絶縁層を形成する工程Ｓ１１８と、第２領域の上方に第２マスク層を形成する工程Ｓ１２４と、第２マスク層をマスクとして、絶縁層をエッチングする工程Ｓ１２６と、第２マスク層をマスクとして、第１領域にウェルを形成する工程Ｓ１２８と、第１領域上に第２酸化絶縁層を形成する工程Ｓ１３２と、を含む。第１酸化絶縁層の厚さは、第２酸化絶縁層の厚さよりも大きく、平面視において、第１マスク層が形成された領域と、第２マスク層が形成された領域とは、重ならない。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板の第１領域および第２領域の上方に絶縁層を形成する工程と、
前記第１領域の上方に第１マスク層を形成する工程と、
前記第１マスク層をマスクとして、前記絶縁層をエッチングする工程と、
前記基板を熱酸化して、前記第２領域上に第１酸化絶縁層を形成する工程と、
前記第２領域の上方に第２マスク層を形成する工程と、
前記第２マスク層をマスクとして、前記絶縁層をエッチングする工程と、
前記第２マスク層をマスクとして、不純物を注入し、前記第１領域にウェルを形成する工程と、
前記基板を熱酸化して、前記第１領域上に第２酸化絶縁層を形成する工程と、
を含み、
前記第１酸化絶縁層の厚さは、前記第２酸化絶縁層の厚さよりも大きく、
平面視において、前記第１マスク層が形成された領域と、前記第２マスク層が形成された領域とは、重ならない、半導体装置の製造方法。
【請求項２】
請求項１において、
平面視において、前記第１マスク層が形成された領域と、前記第２マスク層が形成された領域と、の間には、マスク層が形成されない形成禁止領域が設けられる、半導体装置の製造方法。
【請求項３】
請求項１または２において、
前記絶縁層は、窒化シリコン層である、半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれか１項において、
前記第１酸化絶縁層および前記第２酸化絶縁層は、ゲート絶縁層となる、半導体装置の製造方法。
【請求項５】
請求項１ないし４のいずれか１項において、
前記第１酸化絶縁層を形成する工程では、
前記第１領域を前記絶縁層で覆った状態で行われる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯用電子機器の軽量化・小型化が進み、電子機器に搭載されるＩＣを縮小化するための研究開発が行われている。このような技術として、高電圧動作用の高耐圧トランジスターと、低電圧動作用の低耐圧トランジスターと、を同一基板（同一チップ）に混載し、電子機器に搭載される半導体装置が知られている。
【０００３】
例えば特許文献１には、高耐圧トランジスターのゲート絶縁層を形成する工程では、半導体基板上に、酸化シリコン層、および開口を有する窒化シリコン層を形成した後、熱酸化処理を施すことにより、窒化シリコン層に覆われていない領域において、ゲート絶縁層が形成されることが記載される。そして、その後、窒化シリコン層を除去することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１５９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のような高耐圧トランジスターおよび低耐圧トランジスターを混載した半導体装置において、例えばレジスト層をマスクとして、ゲート絶縁層を形成するために用いられる窒化シリコン層をエッチングして除去する場合には、該窒化シリコン層の一部が除去されずに残る場合がある。そして、その後の製造工程において、残った窒化シリコン層の一部が剥離し、装置を汚染させる場合がある。
【０００６】
さらに、高耐圧トランジスターおよび低耐圧トランジスターを混載した半導体装置では、製造工程の短縮化が求められている。
【０００７】
本発明のいくつかの態様に係る目的の１つは、製造工程の短縮化を図りつつ、ゲート絶縁層を形成するために用いられる窒化シリコン層を、除去することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様又は適用例として実現することができる。
【０００９】
［適用例１］
本発明に係る半導体装置の一態様は、
基板の第１領域および第２領域の上方に絶縁層を形成する工程と、
前記第１領域の上方に第１マスク層を形成する工程と、
前記第１マスク層をマスクとして、前記絶縁層をエッチングする工程と、
前記基板を熱酸化して、前記第２領域上に第１酸化絶縁層を形成する工程と、
前記第２領域の上方に第２マスク層を形成する工程と、
前記第２マスク層をマスクとして、前記絶縁層をエッチングする工程と、
前記第２マスク層をマスクとして、不純物を注入し、前記第１領域にウェルを形成する工程と、
前記基板を熱酸化して、前記第１領域上に第２酸化絶縁層を形成する工程と、
を含み、
前記第１酸化絶縁層の厚さは、前記第２酸化絶縁層の厚さよりも大きく、
平面視において、前記第１マスク層が形成された領域と、前記第２マスク層が形成された領域とは、重ならない。
【００１０】
このような半導体装置の製造方法では、製造工程の短縮化を図りつつ、ゲート絶縁層を形成するために用いられる絶縁層（窒化シリコン層）を、除去することができる。
【００１１】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下、「Ａ」という）の「上方」に他の特定のもの（以下、「Ｂ」という）を形成する」などと用いる場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【００１２】
［適用例２］
適用例１において、
平面視において、前記第１マスク層が形成された領域と、前記第２マスク層が形成された領域と、の間には、マスク層が形成されない形成禁止領域が設けられてもよい。
【００１３】
このような半導体装置の製造方法では、第１マスク層が形成された領域と、第２マスク層が形成された領域と、を確実に重ならないようにすることができる。
【００１４】
［適用例３］
適用例１または２において、
前記絶縁層は、窒化シリコン層であってもよい。
【００１５】
このような半導体装置の製造方法では、製造工程の短縮化を図りつつ、ゲート絶縁層を形成するために用いられる窒化シリコン層を、除去することができる。
【００１６】
［適用例４］
適用例１ないし３のいずれか１例において、
前記第１酸化絶縁層および前記第２酸化絶縁層は、ゲート絶縁層となってもよい。
【００１７】
このような半導体装置の製造方法では、製造工程の短縮化を図りつつ、ゲート絶縁層を形成するために用いられる窒化シリコン層を、除去することができる。
【００１８】
［適用例５］
適用例１ないし４のいずれか１例において、
前記第１酸化絶縁層を形成する工程では、
前記第１領域を前記絶縁層で覆った状態で行われてもよい。
【００１９】
このような半導体装置の製造方法では、製造工程の短縮化を図りつつ、ゲート絶縁層を形成するために用いられる窒化シリコン層を、除去することができる。
【図面の簡単な説明】
【００２０】
【図１】本実施形態に係る半導体装置を模式的に示す断面図。
【図２】本実施形態に係る半導体装置を模式的に示す平面図。
【図３】本実施形態に係る半導体装置の製造方法を説明するためのフローチャート。
【図４】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図５】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図６】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図７】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図８】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図９】本実施形態に係る半導体装置の製造工程を模式的に示す平面図。
【図１０】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１１】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１２】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１３】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１４】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１５】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１６】本実施形態に係る半導体装置の製造工程を模式的に示す平面図。
【図１７】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１８】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図１９】本実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図２０】参考例に係る半導体装置の製造工程を模式的に示す断面図。
【発明を実施するための形態】
【００２１】
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２２】
１．  半導体装置
まず、本実施形態に係る半導体装置について、図面を参照しながら説明する。図１は、本実施形態に係る半導体装置１００を模式的に示す断面図である。図２は、本実施形態に係る半導体装置１００を模式的に示す平面図である。なお、図１は、図２のＩ−Ｉ線断面図である。
【００２３】
半導体装置１００は、図１および図２に示すように、ｐ型基板１０と、ｐ型素子分離領域２０と、ｎ型素子分離領域２２と、ｎ型ウェル３０，３２，３４と、ｐ型ウェル４０，４２と、低耐圧トランジスター５０，５４と、高耐圧トランジスター６０，６４と、素子分離絶縁層７０と、を含む。なお、便宜上、図２では、トランジスター５０，５４，６０，６４のサイドウォール４，９および素子分離絶縁層７０の図示を省略している。
【００２４】
ｐ型基板１０は、例えば、シリコンにボロンなどの不純物が添加されたｐ型半導体基板（ｐ型シリコン基板）である。
【００２５】
ｐ型素子分離領域２０は、ｐ型基板１０に設けられている。ｐ型素子分離領域２０は、シリコンにボロンなどの不純物が添加されたｐ型半導体からなる領域である。ｐ型素子分離領域２０の不純物濃度は、ｐ型基板１０の不純物濃度よりも高い。ｐ型素子分離領域２０の平面形状（ｐ型基板１０の厚さ方向からみた形状）は、枠状である。例えば、平面視において（ｐ型基板１０の厚さ方向からみて）、ｐ型基板１０の、ｐ型素子分離領域２０の内側の領域は、第１領域１２であり、ｐ型素子分離領域２０の外側の領域は、第２領域１４である。すなわち、ｐ型素子分離領域２０は、例えば、ｐ型基板１０の第１領域１２と第２領域１４とを区画することができる。
【００２６】
ｎ型素子分離領域２２は、ｐ型基板１０に設けられている。ｎ型素子分離領域２２は、シリコンにリンなどの不純物が添加されたｎ型半導体からなる領域である。ｎ型素子分離領域２２の平面形状は、枠状である。ｎ型素子分離領域２２は、平面視において、ｐ型素子分離領域２０の内側に設けられている。平面視において、素子分離領域２０，２２の内側には低耐圧トランジスター５０，５４が設けられ、素子分離領域２０，２２の外側には高耐圧トランジスター６０，６４が設けられている。素子分離領域２０，２２は、低耐圧トランジスター５０，５４と高耐圧トランジスター６０，６４とを、電気的に分離することができる。
【００２７】
第１ｎ型ウェル３０は、第１領域１２に設けられている。第１ｎ型ウェル３０は、シリコンにリンなどの不純物が添加されたｎ型半導体からなる領域である。第１ｎ型ウェル３０の不純物濃度は、ｎ型素子分離領域２２の不純物濃度よりも低い。
【００２８】
第１ｐ型ウェル４０は、第１領域１２に設けられている。第１ｐ型ウェル４０は、平面視において、第１ｎ型ウェル３０に囲まれている。第１ｐ型ウェル４０の深さ（厚さ）は、例えば、第１ｎ型ウェル３０の厚さと同じである。第１ｐ型ウェル４０は、シリコンにボロンなどの不純物が添加されたｐ型半導体からなる領域である。第１ｐ型ウェル４０の不純物濃度は、ｐ型基板１０の不純物濃度よりも高く、ｐ型素子分離領域２０の不純物濃度よりも低い。
【００２９】
第２ｎ型ウェル３２は、第１領域１２に設けられている。第２ｎ型ウェル３２は、第１ｎ型ウェル３０および第１ｐ型ウェル４０の下に設けられている。第２ｎ型ウェル３２の深さは、第１ｎ型ウェル３０および第１ｐ型ウェル４０の深さよりも大きい。平面視において、第２ｎ型ウェル３２の面積は、第１ｎ型ウェル３０の面積と第１ｐ型ウェル４０の面積の合計よりも大きい。平面視において、第２ｎ型ウェル３２の外縁３２ａの内側に、第１ｎ型ウェル３０および第１ｐ型ウェル４０が設けられている。第２ｎ型ウェル３２は、シリコンにリンなどの不純物が添加されたｎ型半導体からなる領域である。第２ｎ型ウェル３２の不純物濃度は、例えば、第１ｎ型ウェル３０の不純物濃度よりも低く、ｎ型素子分離領域２２の不純物濃度よりも低い。第２ｎ型ウェル３２によって、ｐ型基板１０と第１ｐ型ウェル４０とを電気的に分離することができる。
【００３０】
第３ｎ型ウェル３４は、第２領域１４に設けられている。第３ｎ型ウェル３４は、平面視において、第２ｐ型ウェル４２に囲まれている。第３ｎ型ウェル３４の深さは、第１ｎ型ウェル３０および第１ｐ型ウェル４０の深さよりも大きい。第３ｎ型ウェル３４の深さは、第２ｎ型ウェル３２の深さよりも小さい。第３ｎ型ウェル３４は、シリコンにリンなどの不純物が添加されたｎ型半導体からなる領域である。第３ｎ型ウェル３４の不純物濃度は、例えば、第２ｎ型ウェル３２の不純物濃度よりも低い。第３ｎ型ウェル３４の不純物濃度は、例えば、第１ｎ型ウェル３０の不純物濃度よりも低い。
【００３１】
第２ｐ型ウェル４２は、第２領域１４に設けられている。図示の例では、第２ｐ型ウェル４２は、さらに、ｐ型素子分離領域２０の下、および平面視においてｐ型素子分離領域２０の内側にも設けられている。第２ｐ型ウェル４２は、平面視において、第２ｎ型ウェル３２を囲んでいる。さらに、第２ｐ型ウェル４２は、平面視において、第３ｎ型ウェル３４を囲んでいる。第２ｐ型ウェル４２は、例えば、第２ｎ型ウェル３２と接している。第２ｐ型ウェル４２の深さは、第１ｎ型ウェル３０および第１ｐ型ウェル４０の深さよりも大きい。第２ｐ型ウェル４２は、シリコンにボロンなどの不純物が添加されたｐ型半導体からなる領域である。第２ｐ型ウェル４２の不純物濃度は、ｐ型基板１０の不純物濃度よりも高く、ｐ型素子分離領域２０の不純物濃度よりも低い。第２ｐ型ウェル４２の不純物濃度は、例えば、第１ｐ型ウェル４０の不純物濃度よりも低い。
【００３２】
第１低耐圧トランジスター５０は、第１ｎ型ウェル３０に設けられたソース領域５１およびドレイン領域５２を有している。ソース領域５１およびドレイン領域５２は、シリコンにボロンなどの不純物が添加されたｐ型半導体からなる領域である。
【００３３】
第２低耐圧トランジスター５４は、第１ｐ型ウェル４０に設けられたソース領域５５およびドレイン領域５６を有している。ソース領域５５およびドレイン領域５６は、シリコンにリンなどの不純物が添加されたｎ型半導体からなる領域である。
【００３４】
低耐圧トランジスター５０，５４は、さらに、ｐ型基板１０上に設けられたゲート絶縁層２と、ゲート絶縁層２上に設けられたゲート電極３と、ゲート電極３の側方に設けられたサイドウォール４と、を有している。ゲート絶縁層２の材質は、例えば、酸化シリコンである。サイドウォール４の材質は、例えば、酸化シリコン、窒化シリコンである。サイドウォール４は、酸化シリコン層と窒化シリコン層とを積層したものでもよい。ゲート電極３の材質は、例えば、導電性が付与されたポリシリコンである。低耐圧トランジスター５０，５４は、例えば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスターである。
【００３５】
第１高耐圧トランジスター６０は、第３ｎ型ウェル３４に設けられたソース領域６１およびドレイン領域６２を有している。ソース領域６１およびドレイン領域６２は、シリコンにボロンなどの不純物が添加されたｐ型半導体からなる領域である。図示の例では、ソース領域６１およびドレイン領域６２は、低濃度領域５ａと、平面視において低濃度領域５ａに囲まれ低濃度領域５ａよりも濃度が高い高濃度領域５ｂと、を有している。低濃度領域５ａおよび高濃度領域５ｂによって、第１高耐圧トランジスター６０に生じる電界を緩和することができる。
【００３６】
第２高耐圧トランジスター６４は、第２ｐ型ウェル４２に設けられたソース領域６５およびドレイン領域６６を有している。ソース領域６５およびドレイン領域６６は、シリコンにリンなどの不純物が添加されたｎ型半導体からなる領域である。図示の例では、ソース領域６５およびドレイン領域６６は、低濃度領域６ａと、平面視において低濃度領域６ａに囲まれ低濃度領域６ａよりも濃度が高い高濃度領域６ｂと、を有している。低濃度領域６ａおよび高濃度領域６ｂによって、第２高耐圧トランジスター６４に生じる電界を緩和することができる。
【００３７】
高耐圧トランジスター６０，６４は、さらに、ｐ型基板１０上に設けられたゲート絶縁層７と、ゲート絶縁層７上に設けられたゲート電極８と、ゲート電極８の側方に設けられたサイドウォール９と、を有している。ゲート絶縁層７の材質は、例えば、酸化シリコンである。サイドウォール９の材質は、例えば、酸化シリコン、窒化シリコンである。サイドウォール９は、酸化シリコン層と窒化シリコン層とを積層したものでもよい。ゲート電極８の材質は、例えば、導電性が付与されたポリシリコンである。高耐圧トランジスター６０，６４は、例えば、ＭＯＳ電界効果トランジスターである。
【００３８】
高耐圧トランジスター６０，６４のゲート絶縁層７の厚さは、低耐圧トランジスター５０，５４のゲート絶縁層２の厚さよりも大きい。これにより、高耐圧トランジスター６０，６４は、低耐圧トランジスター５０，５４よりも高い耐圧を有することができる。例えば、ゲート絶縁層２の厚さは、３０Å以上２００Å以下であり、ゲート絶縁層７の厚さは、３００Å以上６００Å以下である。
【００３９】
素子分離絶縁層７０は、ｐ型基板１０に設けられている。素子分離絶縁層７０は、平面視において、トランジスター５０，５４，６０，６４の各々を取り囲むように設けられている。図示の例では、素子分離絶縁層７０は、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）絶縁層であるが、素子分離絶縁層７０は、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）絶縁層であってもよいし、セミリセスＬＯＣＯＳ絶縁層であってもよい。素子分離絶縁層７０は、トランジスター５０，５４，６０，６４を、互いに電気的に分離することができる。
【００４０】
なお、本発明に係る半導体装置では、上記に説明した半導体の導電性を逆にしてもよい。すなわち、本発明に係る半導体装置では、ｐ型基板１０をｎ型基板とし、ｐ型素子分離領域２０をｎ型素子分離領域とし、ｎ型素子分離領域２２をｐ型素子分離領域とし、ｎ型ウェル３０，３２，３４をｐ型ウェルとし、ｐ型ウェル４０，４２をｎ型ウェルとし、ｐ型のソース領域５１，６１およびドレイン領域５２，６２をｎ型のソース領域およびドレイン領域とし、ｎ型のソース領域５５，６５およびドレイン領域５６，６６をｐ型のソース領域およびドレイン領域としてもよい。
【００４１】
また、上記では、第１領域１２に２つの低耐圧トランジスター５０，５４を設け、第２領域１４に２つの高耐圧トランジスター６０，６４を設けた例について説明したが、低耐圧トランジスターおよび高耐圧トランジスターの数は、特に限定されない。
【００４２】
２．  半導体装置の製造方法
次に、本実施形態に係る半導体装置１００の製造方法について、図面を参照しながら説明する。図３は、本実施形態に係る半導体装置１００の製造方法を説明するためのフローチャートである。図４〜図８，図１０〜図１５，図１７〜図１９は、本実施形態に係る半導体装置１００の製造工程を模式的に示す断面図である。図９および図１６は、本実施形態に係る半導体装置１００の製造工程を模式的に示す平面図である。なお、図８は、図９のＶＩＩＩ−ＶＩＩＩ線断面図であり、図１５は、図１６のＸＶ−ＸＶ線断面図である。
【００４３】
図４に示すように、ｐ型基板１０に素子分離絶縁層７０を形成する（Ｓ１０２）。素子分離絶縁層７０は、例えば、ＳＴＩ法により形成される。
【００４４】
図５に示すように、ｐ型基板１０を熱酸化して、酸化絶縁層８０を形成する（Ｓ１０４）。酸化絶縁層８０は、例えば、酸化シリコン層である。酸化絶縁層８０は、その上に形成される絶縁層８２によってｐ型基板１０に生じる応力を、低減することができる。
【００４５】
図６に示すように、酸化絶縁層８０上に所定形状のマスク層９０を形成し、マスク層９０をマスクとして（マスク層９０が酸化絶縁層８０の一部を覆った状態で）、イオン注入により不純物を注入し、第２領域１４に第３ｎ型ウェル３４を形成する（Ｓ１０６）。マスク層９０は、フォトリソグラフィーによって形成されたレジスト層である。その後、マスク層９０を除去する。
【００４６】
図７に示すように、酸化絶縁層８０上に（第１領域１２および第２領域１４の上方に）絶縁層８２を形成する（Ｓ１０８）。絶縁層８２は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により形成される。絶縁層８０は、例えば、窒化シリコン層である。
【００４７】
図８および図９に示すように、絶縁層８２上に（第１領域１２の上方に位置する絶縁層８２上に）、所定形状のマスク層（第１マスク層）９２を形成する（Ｓ１１０）。マスク層９２は、フォトリソグラフィーによって形成されたレジスト層である。次に、マスク層９２をマスクとして、絶縁層８２をエッチング（具体的にはドライエッチング）して、酸化絶縁層８０を露出させる（Ｓ１１２）。
【００４８】
図１０に示すように、マスク層９２をマスクとして、イオン注入により不純物を注入し、第２領域１４に第２ｐ型ウェル４２を形成する（Ｓ１１４）。
【００４９】
図１１に示すように、マスク層９２をマスクとして、酸化絶縁層８０をエッチング（具体的にはドライエッチング）して、第２領域１４を露出させる（Ｓ１１６）。その後、マスク層９２を除去する。
【００５０】
図１２に示すように、ｐ型基板１０を熱酸化して、第２領域１４上に酸化絶縁層（第１酸化絶縁層）８４を形成する（Ｓ１１８）。本工程は、酸化絶縁層８０を介して第１領域１２を絶縁層８２で覆った状態で行われる。酸化絶縁層８４は、例えば、酸化シリコン層である。酸化絶縁層８４は、ゲート絶縁層７となる。熱酸化は、酸化絶縁層８０を介して第１領域１２を絶縁層８２で覆った状態で行われるので、第１領域１２では、熱酸化によって酸化絶縁層８０の厚さが大きくなることはない。絶縁層８２は、酸化絶縁層８４を（ゲート絶縁層７を）選択的に形成するための層である。
【００５１】
図１３に示すように、絶縁層８２および酸化絶縁層８４上に所定形状のマスク層９４を形成し、マスク層９４をマスクとして、イオン注入により不純物を注入し、第１領域１２に第１ｎ型ウェル３０を形成する（Ｓ１２０）。マスク層９４は、フォトリソグラフィーによって形成されたレジスト層である。その後、マスク層９４を除去する。
【００５２】
図１４に示すように、絶縁層８２および酸化絶縁層８４上に所定形状のマスク層９６を形成し、マスク層９６をマスクとして、イオン注入により不純物を注入し、第１領域１２に第１ｐ型ウェル４０を形成する（Ｓ１２２）。マスク層９６は、フォトリソグラフィーによって形成されたレジスト層である。その後、マスク層９６を除去する。なお、工程（Ｓ１２０）と工程（Ｓ１２２）との順序は、特に限定されない。
【００５３】
図１５および図１６に示すように、酸化絶縁層８４上に（第２領域１４の上方に位置する酸化絶縁層８２上に）、所定形状のマスク層（第２マスク層）９８を形成する（Ｓ１２４）。マスク層９８は、フォトリソグラフィーによって形成されたレジスト層である。次に、マスク層９８をマスクとして、絶縁層８２をエッチング（具体的にはドライエッチング）して、酸化絶縁層８０を露出させる（Ｓ１２６）。
【００５４】
ここで、図１６では、マスク層９２（図８および図９参照）が形成された領域１９２を、二点鎖線で示している。図１６に示すように、平面視において、マスク層９２が形成された領域１９２と、マスク層９８が形成された領域１９８とは、重なっていない。平面視において、領域１９２と領域１９８との間には、マスク層（具体的はマスク層９２，９８）が形成されてない形成禁止領域１９９が設けられている。すなわち、領域１９２と領域１９８とは、離間している。図示の例では、形成禁止領域１９９の平面形状は、枠状である。形成禁止領域１９９の幅（領域１９２と領域１９８との間隔）Ｗは、例えば、０．０１μｍ以上０．６μｍ以下である。図示の例では、形成禁止領域１９９は、酸化絶縁層８４の一部を含んで構成されている。
【００５５】
なお、「マスク層９２が形成された領域１９２と、マスク層９８が形成された領域１９８とは、重なっていない。」とは、製造誤差（例えばマスク層９２，９８の位置精度）を考慮して、領域１９２と領域１９８とは重なっていない、ということである。すなわち、幅Ｗは、製造誤差によってマスク層９２，９８の位置が所望の位置からずれたとしても、領域１９２と領域１９８とは重ならないように決定される。
【００５６】
図１７に示すように、マスク層９８をマスクとして、イオン注入により不純物を注入し、第１領域１２に第２ｎ型ウェル３２を形成する（Ｓ１２８）。本工程により、例えば、第２ｐ型ウェル４２の、平面視においてマスク層９８と重なっていない領域は、ｎ型の不純物（例えばリン）が注入されて、第２ｎ型ウェル３２となる。
【００５７】
図１８に示すように、マスク層９８をマスクとして酸化絶縁層８０をエッチングし、第１領域１２を露出させる（Ｓ１３０）。その後、マスク層９８を除去する。
【００５８】
図１９に示すように、ｐ型基板１０を熱酸化して、第１領域１２上に酸化絶縁層（第２酸化絶縁層）８６を形成する（Ｓ１３２）。本工程において、第２領域１４が熱酸化されることにより、酸化絶縁層８４の厚さが大きくなってもよい。酸化絶縁層８６は、ゲート絶縁層２となる。酸化絶縁層８４の厚さは、酸化絶縁層８６の厚さよりも大きい。
【００５９】
図１および図２に示すように、酸化絶縁層８４，８６上にゲート電極３，８を形成し、酸化絶縁層８４，８６をパターニングしてゲート絶縁層２，７を形成し、ゲート電極３，８の側方にサイドウォール４，９を形成し、イオン注入によってｎ型の不純物を注入し、ソース領域５５，６５、ドレイン領域５６，６６、およびｎ型素子分離領域２２を形成し、イオン注入によってｐ型の不純物を注入し、ソース領域５１，６１、ドレイン領域５２，６２、およびｐ型素子分離領域２０を形成する。本工程により、低耐圧トランジスター５０，５４および高耐圧トランジスター６０，６４を形成することができる（Ｓ１３４）。
【００６０】
以上の工程により、半導体装置１００を製造することができる。
【００６１】
なお、上記では、工程（Ｓ１１０）〜工程（Ｓ１２２）の後に、工程（Ｓ１２４）〜工程（Ｓ１３２）を行う例について説明したが、まず、工程（Ｓ１２４）〜工程（Ｓ１３２）を行い、その後に、工程（Ｓ１１０）〜工程（Ｓ１２２）を行ってもよい。
【００６２】
半導体装置１００の製造方法は、例えば、以下の特徴を有する。
【００６３】
半導体装置１００の製造方法では、平面視において、マスク層９２が形成された領域１９２と、マスク層９８が形成された領域１９８とは、重ならない。そのため、半導体装置１００の製造方法では、ゲート絶縁層７を選択的に形成するための絶縁層８２を、確実に除去することができる。例えば平面視においてマスク層９２が形成された領域１９２とマスク層９８が形成された領域１９８とが重なっていると、図２０に示すように、絶縁層８２の一部がエッチングされずに残ってしまう場合がある。そして、その後の製造工程（例えば工程（Ｓ１３０）など）において、残った窒化シリコン層の一部が剥離し、装置を汚染させる場合がある。なお、図２０は、参考例に係る半導体装置の製造工程を模式的に示す断面図であって、図１５に対応している。
【００６４】
さらに、半導体装置１００の製造方法では、マスク層９８をマスクとして、絶縁層８２をエッチングする工程（Ｓ１２６）と、マスク層９８をマスクとして、不純物を注入し、第１領域１２に第２ｎ型ウェル３２を形成する工程（Ｓ１２８）と、を含む。すなわち、同じマスク層９８を用いて、絶縁層８２をエッチングし、第２ｎ型ウェル３２を形成する。したがって、半導体装置１００の製造方法では、絶縁層をエッチングする工程と第２ｎ型ウェルを形成する工程とで別々のマスク層を用いる場合に比べて、工程の短縮化を図ることができる。
【００６５】
以上のように、半導体装置１００の製造方法では、製造工程の短縮化を図りつつ、絶縁層（窒化シリコン層）８２を除去することができる。
【００６６】
半導体装置１００の製造方法では、平面視において、マスク層９２が形成された領域１９２と、マスク層９８が形成された領域１９８と、の間には、マスク層が形成されない形成禁止領域１９９が設けられる。そのため、半導体装置１００の製造方法では、領域１９２と領域１９８と、を確実に重ならないようにすることができる。
【００６７】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００６８】
２…ゲート絶縁層、３…ゲート電極、４…サイドウォール、５ａ…低濃度領域、５ｂ…高濃度領域、６ａ…低濃度領域、６ｂ…高濃度領域、７…ゲート絶縁層、８…ゲート電極、９…サイドウォール、１０…ｐ型基板、１２…第１領域、１４…第２領域、２０…ｐ型素子分離領域、２２…ｎ型素子分離領域、３０…第１ｎ型ウェル、３２…第２ｎ型ウェル、３２ａ…外縁、３４…第３ｎ型ウェル、４０…第１ｐ型ウェル、４２…第２ｐ型ウェル、５０…第１低耐圧トランジスター、５１…ソース領域、５２…ドレイン領域、５４…第２低耐圧トランジスター、５５…ソース領域、５６…ドレイン領域、６０…第１高耐圧トランジスター、６１…ソース領域、６２…ドレイン領域、６４…第２高耐圧トランジスター、６５…ソース領域、６６…ドレイン領域、７０…素子分離絶縁層、８０…酸化絶縁層、８２…絶縁層、８４，８６…酸化絶縁層、９０，９２，９４，９６，９８…マスク層、１００…半導体装置、１９２，１９８…領域、１９９…形成禁止領域
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２】
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【図９】
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【図１６】
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