(57)【要約】【課題】  低損失と高耐圧並びに高破壊耐量を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置を提供する。【解決手段】  本発明の半導体装置は、幅広のトレンチゲートの側壁にサイドウォール構造のゲート電極を有し、また、ゲート電極間に耐圧保持用のポリシリコン電極が設けられ、さらに、ゲート電極と前記ポリシリコン電極との間のシリコン層中にｐ層が設けられることを特徴とする。【選択図】  図１
2016012582.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
該第１半導体層の表面付近に形成された第２導電型の第２半導体層と、
前記第２半導体層に電気的に接続する第１主電極と、
前記第１半導体層に隣接し、前記第２半導体層とは逆側の表面付近に形成された第２導電型の第３半導体層と、
該第３半導体層の上部に選択的に設けられた第１導電型の第４半導体層と、
前記第３半導体層及び第４半導体層に電気的に接続する第２主電極と、
前記第４半導体層と前記第３半導体層を貫き、前記第１半導体層に達するトレンチと、
該トレンチの内壁に設けられたゲート電極と、
前記トレンチ内で前記ゲート電極の一方と他方との間に設けられたポリシリコン電極と
を備え、
前記ゲート電極と前記ポリシリコン電極との間の前記第１半導体層内に第２導電型の第５半導体層が設けられている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記トレンチの幅は、該トレンチを形成しない領域の幅よりも広く形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記ポリシリコン電極は、第２主電極と電気的に接続されている
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記ポリシリコン電極と前記トレンチとの間の絶縁膜の少なくとも一部は、前記ゲート電極と前記トレンチとの間の絶縁膜よりも厚い
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記ポリシリコン電極の面位置と、前記第３半導体層及び第４半導体層の面位置とが同じである
ことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第３半導体層中に、前記第３半導体層よりも不純物濃度が高い第２導電型の第６半導体層が更に設けられている
ことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第６半導体層と第１半導体層との間に第１導電型の第７半導体層が更に設けられている
ことを特徴とする半導体装置。
【請求項８】
第１導電型の第１半導体層と、
該第１半導体層の表面付近に形成された前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、
前記第２半導体層に電気的に接続する第１主電極と、
前記第１半導体層に隣接し、前記第２半導体層とは逆側の表面付近に形成された第２導電型の第３半導体層と、
該第３半導体層の上部に選択的に設けられた第１導電型の第４半導体層と、
前記第３半導体層及び第４半導体層に電気的に接続する第２主電極と、
前記第４半導体層と前記第３半導体層を貫き、前記第１半導体層に達するトレンチと、
該トレンチの内壁に設けられたゲート電極と、
前記トレンチ内を充填する絶縁膜と
を備え、
前記ゲート電極の一方と他方との間の前記第１半導体層中に第２導電型の第５半導体層が設けられている
ことを特徴とする半導体装置。
【請求項９】
一対の入力端子と、
該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、
該複数の直列接続回路の各直列接続点に接続される複数の出力端子と
を備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、
前記複数の半導体スイッチング素子の各々が、請求項１乃至８のいずれか１項に記載の半導体装置である
ことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそれを用いた電力変換装置に係り、特に、トレンチ絶縁ゲート構造を有し、縦方向に電流を流す、絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと略する）やパワーＭＯＳＦＥＴ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の低損失化、制御性の向上、高破壊耐量化に好適な半導体装置及びそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
従来、ＩＧＢＴにおいて、短絡時に流れる過電流を抑制して素子の破壊耐量を向上させる技術として、トレンチゲートの配列ピッチに変化を付け、トレンチゲートの間隔が広い箇所にはチャネル層を形成せずにフローティングｐ層を設けるものがあった（例えば、特許文献１参照）。
【０００３】
また、従来、ＩＧＢＴにおいて、フローティングｐ層からゲート電極に流れ込む変位電流を減少させてゲート電位の持ち上がりを抑制し、以てｄｖ／ｄｔの制御性を向上させる技術として、フローティングｐ層とエミッタ電極とが抵抗を介して電気的に接続された構成にするものがあった（例えば、特許文献２参照）。
【０００４】
また、従来、ＩＧＢＴにおいて、フローティングｐ層の影響によるゲートの電位変動を無くすことでｄｖ／ｄｔの制御性を向上させる技術として、幅の広いトレンチを設けてフローティングｐ層を省略するものがあった（例えば、特許文献３参照）。
【０００５】
また、従来、ＩＧＢＴにおいて、ゲート電極のコーナ部に発生する電界を緩和して耐圧を保持する技術として、幅の広いトレンチ内に設けられた２つのゲート電極の一方と他方との間に、エミッタ電極に接続されたポリシリコン電極を設けるものがあった（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−３０７１１６号公報
【特許文献２】特開２００４−３９８３８号公報
【特許文献３】特開２０１１−１１９４１６号公報
【特許文献４】特開２０１２−１４６８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＩＧＢＴは、コレクタ電極とエミッタ電極間に流れる電流を、ゲート電極に印加する電圧によって制御するスイッチング素子である。ＩＧＢＴが制御できる電力は、数十ワットから数十万ワットにまで及び、またスイッチング周波数も数十ヘルツから百キロヘルツ超と幅広いため、家庭用のエアコンディショナーや電子レンジ等の小電力機器から、鉄道や製鉄所のインバータ等、大電力機器まで幅広く用いられている。
【０００８】
ＩＧＢＴには、これら電力機器の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。同時にＥＭＣノイズや誤動作、モーターの絶縁破壊等の問題を防ぐため、アプリケーションの仕様に応じてｄｖ／ｄｔを制御できることが要求されている。
【０００９】
ところで、特許文献１には、図８に示すように、トレンチゲートの配列ピッチを変えた構造のＩＧＢＴが開示されている。図８のＩＧＢＴの特徴は、トレンチゲートの間隔が広い箇所には、チャネル層１０６を形成せず、フローティングｐ層１０５を設けている点である。
【００１０】
このような構成にすることで、電流はトレンチゲートの間隔の狭い部分にのみ流れるため、短絡時に流れる過電流を抑制でき、素子の破壊耐量が向上できる。また、ホール電流の一部がフローティングｐ層１０５を経由してチャネル層１０６に流れ込むため、トレンチゲート近傍でのホール濃度が増加し、オン電圧が低減できる効果もある。更にフローティングｐ層１０５とドリフト層１０４が形成するｐｎ接合がトレンチゲートにかかる電界を緩和し耐圧を保持できる。
【００１１】
しかしながら、図８で示すＩＧＢＴにおいては、ＩＧＢＴのターンオン時に、ＩＧＢＴや対アームのダイオードの出力電圧の時間変化率ｄｖ／ｄｔの制御性が低下する問題が発生する場合がある。それを図９によって示す。
【００１２】
図９は、図８で示したＩＧＢＴにおけるターンオン時のコレクタ−エミッタ間電圧の計算波形を示す図である。該図に示すように、ゲート抵抗を変えてもｄｖｃｅ／ｄｔが変わらず制御できない期間がある。
【００１３】
この理由は以下のように考えられる。即ち、ＩＧＢＴがオン状態になると図８におけるフローティングｐ層１０５に過渡的にホールが流れ込み、フローティングｐ層１０５の電位が高くなる。この際、ゲート絶縁膜１１０で形成される帰還容量を介して、ゲート電極１０９に変位電流が流れ、ゲート電位が持ち上げられるため、ＭＯＳＦＥＴ構造の相互コンダクタンスｇｍとゲート−エミッタ間電圧の時間変化率ｄｖｇｅ／ｄｔの積で決まるコレクタ電流の時間変化率ｄｉｃ／ｄｔが増加し、スイッチング速度が加速される。フローティングｐ層１０５に過渡的に流れ込むホールの量は、主として半導体内部の構造で決定され、外部のゲート抵抗で制御することは難しい。従って、加速されたｄｉｃ／ｄｔを外部のゲート抵抗で制御することができず、その結果として図９に示すように、コレクタ電圧の時間変化率ｄｖｃｅ／ｄｔがゲート抵抗で制御できない期間が発生する。
【００１４】
このフローティングｐ層１０５の影響によるゲート電位の持ち上がりを抑制するために、従来、以下のような技術が提案されていた。
【００１５】
特許文献２では、図１０に示すようにフローティングｐ層１０５とエミッタ電極１１４を抵抗２０１を介して電気的に接続することで、フローティングｐ層１０５の電位の持ち上がりを抑制している。これによりフローティングｐ層１０５からゲート電極１０９に流れ込む変位電流が減少し、ゲート電位の持ち上がりを抑制し、その結果としてｄｖ／ｄｔの制御性を向上することができる。
【００１６】
特許文献３には、図１１に示すように幅広いトレンチ４２３を設けることで、フローティングｐ層を削除し、フローティングｐ層の影響によるゲートの電位変動を無くすことで、ｄｖ／ｄｔの制御性を向上することができる。さらに、ゲート電極４０１の片側が厚い絶縁膜４０３で覆われているため、帰還容量を低減することができ、更にｄｖ／ｄｔの制御性を向上することができる。
【００１７】
特許文献４には、図１２に示すように、幅広いトレンチ１１７内に設けられたゲート電極１０９の間に、エミッタ電極に接続されたポリシリコン電極１２９が設けられている。ポリシリコン電極１２９を設けることで、ゲート電極１０９のコーナ部に発生する電界を緩和し、耐圧を保持するとともに、幅広いトレンチ１１７を設けることによって生じる段差を緩和している。
【００１８】
ところで、ＩＧＢＴにおいては、低損失と高耐圧並びに高破壊耐量を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上することが要求されている。この課題に対し、上記文献の構造には、以下のような改善点があることがわかった。
【００１９】
特許文献２の場合、フローティングｐ層１０５とエミッタ電極１１４間の抵抗２０１の抵抗値を小さくするほどｄｖ/ｄｔの制御性は向上するが、オン状態において注入されるホール電流の一部が、抵抗２０１を介してエミッタ電極１１４に流れ出てしまうため、電子の注入を促す効果が薄れ、オン電圧が上昇し、損失が増加する。逆に、抵抗２０１の抵抗値を大きくするとオン電圧の上昇は小さくなるが、ｄｖ／ｄｔの制御性は低下するという問題がある。
【００２０】
特許文献３の場合、帰還容量は低減できるが幅広いトレンチを設けているために、素子内に大きな段差ができ、ホト工程でレジストむらが生じたり、ワイヤボンディングの信頼性が低下するという問題がある。
【００２１】
特許文献４では、ポリシリコン電極１２９を設けることで、段差の解消や耐圧の確保をすることができるが、発明者の検討よりＩＧＢＴのスイッチング中に、ゲート電極１０９のコーナ部の電界が高くなり、ダイナミックアバランシェが発生し、スイッチング損失の増大や素子破壊等が懸念されるという問題があることがわかった。
【００２２】
本発明は上述の点に鑑みなされたもので、その目的とするところは、低損失と高耐圧並びに高破壊耐量を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置及びそれを用いた電力変換装置を提供することにある。
【課題を解決するための手段】
【００２３】
そこで、本発明の半導体装置は、例えば、第１導電型の第１半導体層と、該第１半導体層の表面付近に形成された第２導電型の第２半導体層と、前記第２半導体層に電気的に接続する第１主電極と、前記第１半導体層に隣接し、前記第２半導体層とは逆側の表面付近に形成された第２導電型の第３半導体層と、該第３半導体層の上部に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層及び第４半導体層に電気的に接続する第２主電極と、前記第４半導体層と前記第３半導体層を貫き、前記第１半導体層に達するトレンチと、該トレンチの内壁に設けられたゲート電極と、前記トレンチ内で前記ゲート電極の一方と他方との間に設けられたポリシリコン電極とを備え、前記ゲート電極と前記ポリシリコン電極との間の前記第１半導体層内に第２導電型の第５半導体層が設けられていることを特徴とする。
【００２４】
あるいは、本発明の半導体装置は、例えば、第１導電型の第１半導体層と、該第１半導体層の表面付近に形成された前記第１半導体層よりも不純物濃度が高い第１導電型の第２半導体層と、前記第２半導体層に電気的に接続する第１主電極と、前記第１半導体層に隣接し、前記第２半導体層とは逆側の表面付近に形成された第２導電型の第３半導体層と、該第３半導体層の上部に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層及び第４半導体層に電気的に接続する第２主電極と、前記第４半導体層と前記第３半導体層を貫き、前記第１半導体層に達するトレンチと、該トレンチの内壁に設けられたゲート電極と、前記トレンチ内を充填する絶縁膜とを備え、前記ゲート電極の一方と他方との間の前記第１半導体層中に第２導電型の第５半導体層が設けられていることを特徴とする。
【００２５】
また、本発明の電力変換装置は、例えば、一対の入力端子と、該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、前記複数の半導体スイッチング素子の各々が、上記のいずれかの半導体装置であることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、低損失と高耐圧・高破壊耐量とを保持しながら素子の帰還容量を低減することができ、以てターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の半導体装置の一実施形態である実施例１に係るＩＧＢＴを示す断面図である。
【図２ａ】本発明の実施例１に係るＩＧＢＴにおいて、ｐ層１５１の無い場合のスイッチング時の電界分布の計算結果を示す図である。
【図２ｂ】本発明の実施例１に係るＩＧＢＴにおいて、ｐ層１５１の有る場合のスイッチング時の電界分布の計算結果を示す図である。
【図３】本発明の半導体装置の一実施形態である実施例１に係るＩＧＢＴにおけるターンオン時のコレクタ−エミッタ間電圧の計算波形を示す特性図である。
【図４】本発明の半導体装置の一実施形態である実施例２に係るＩＧＢＴを示す断面図である。
【図５】本発明の半導体装置の一実施形態である実施例３に係るＩＧＢＴを示す断面図である。
【図６】本発明の電力変換装置の一実施形態である実施例４に係る電力変換装置の回路構成を示す図である。
【図７】本発明の半導体装置の一実施形態である実施例５に係るパワーＭＯＳＦＥＴを示す断面図である。
【図８】特許文献１で開示されている従来のＩＧＢＴを示す断面図である。
【図９】特許文献１で開示されている従来のＩＧＢＴにおける、ターンオン時のコレクタエミッタ間電圧の計算波形を示す特性図である。
【図１０】特許文献２で開示されている従来のＩＧＢＴを示す断面図である。
【図１１】特許文献３で開示されている従来のＩＧＢＴを示す断面図である。
【図１２】特許文献４で開示されている従来のＩＧＢＴを示す断面図である。
【発明を実施するための形態】
【００２８】
本発明の半導体装置は、幅広のトレンチゲートの側壁にサイドウォール構造のゲート電極を有し、また、ゲート電極間に耐圧保持用のポリシリコン電極が設けられ、さらに、ゲート電極と前記ポリシリコン電極との間のシリコン層中に、スイッチング中の電界を緩和するための不純物層（ｎチャネル型半導体装置の場合はｐ層、ｐチャネル型半導体装置の場合はｎ層）が設けられることを特徴とする。
【００２９】
より具体的には、本発明の半導体装置は、第１導電型の第１半導体層と、該第１半導体層の表面付近に形成された第２導電型の第２半導体層と、前記第２半導体層に電気的に接続する第１主電極と、前記第１半導体層に隣接し、前記第２半導体層とは逆側の表面付近に形成された第２導電型の第３半導体層と、該第３半導体層の上部に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層及び第４半導体層に電気的に接続する第２主電極と、前記第４半導体層と前記第３半導体層を貫き、前記第１半導体層に達するトレンチと、該トレンチの内壁に設けられたゲート電極と、前記トレンチ内で前記ゲート電極の一方と他方との間に設けられたポリシリコン電極とを備え、前記ゲート電極と前記ポリシリコン電極との間の前記第１半導体層内に第２導電型の第５半導体層が設けられていることを特徴とする。
【００３０】
上記の構成において、前記トレンチの幅は、該トレンチを形成しない領域の幅よりも広く形成されているとより好適である。
【００３１】
また、上記の構成において、前記ポリシリコン電極は、第２主電極と電気的に接続されているとより好適である。
【００３２】
また、上記の構成において、前記ポリシリコン電極と前記トレンチとの間の絶縁膜の少なくとも一部は、前記ゲート電極と前記トレンチとの間の絶縁膜よりも厚いとより好適である。
【００３３】
また、上記の構成において、前記ポリシリコン電極の面位置と、前記第３半導体層及び第４半導体層の面位置とが同じであるとより好適である。
【００３４】
また、上記の構成において、前記第３半導体層中に、前記第３半導体層よりも不純物濃度が高い第２導電型の第６半導体層が更に設けられた構成としてもよい。その場合、前記第６半導体層と第１半導体層との間に第１導電型の第７半導体層が更に設けられた構成としてもよい。
【００３５】
また、本発明の電力変換装置は、一対の入力端子と、該入力端子間に接続され、複数の半導体スイッチング素子が直列接続される複数の直列接続回路と、該複数の直列接続回路の各直列接続点に接続される複数の出力端子とを備え、前記複数の半導体スイッチング素子がオン・オフすることにより電力の変換を行う電力変換装置であって、前記複数の半導体スイッチング素子の各々が、上記のいずれかの半導体装置であることを特徴とする。
【００３６】
以上の構成によれば、半導体装置においては、フローティングｐ層を削除して帰還容量を低減することができると共に、スイッチング中のゲート電極角部にかかる電界を緩和することで破壊耐量を向上させることができ、また、電力変換装置においては、低損失化と高信頼化とを実現することができる。
【００３７】
以下、本発明の半導体装置及びそれを用いた電力変換装置の実施形態を各実施例として図面に基づき詳細に説明する。
【実施例１】
【００３８】
図１に、本発明の半導体装置の第１の実施形態である実施例１に係るＩＧＢＴの断面構造を示す。
【００３９】
本発明のＩＧＢＴは、コレクタ電極１００、ｐコレクタ層１０２、ｎバッファ層１０３、ｎ−ドリフト層１０４、ｐチャネル層１０６、ｎエミッタ層１０７、ｐコンタクト層１０８、ｐ-層１５１、幅広のトレンチ１１７、ゲート電極１０９、ゲート絶縁膜１１０、トレンチ１１７内の絶縁膜１１９、ゲート電極１０９間に設けられたポリシリコン電極１２９、層間絶縁膜１１３、エミッタ電極１１４、コレクタ端子１０１、エミッタ端子１１６、ゲート端子１１５からなる。
【００４０】
本構造の第１の特徴は、幅広のトレンチ１１７の側壁にゲート電極１０９が、サイドウォール構造にて形成されている点である。幅広のトレンチ１１７を設けることで、フローティングｐ層を削除している。また、ゲート電極１０９のゲート絶縁膜１１０と対向する側はゲート絶縁膜１１０より厚い絶縁膜１１９に囲まれているため、帰還容量が大幅に低減できる。
【００４１】
本構造の第２の特徴は、幅広のトレンチ１１７内のゲート電極１０９の間に、ポリシリコン電極１２９を設けている点である。本ポリシリコン電極１２９は、エミッタ電極１１４と接続されており、電圧印加時にゲート電極１０９の角部にかかる電界を緩和でき、耐圧が向上できる効果がある。
【００４２】
本構造の第３の特徴は、ポリシリコン電極１２９の表面とデバイスのシリコン表面の面位置を同じにしている点である。これにより、幅広のトレンチ１１７内部での段差が緩和される。段差が大きいと、ホト工程でレジストむらが生じたり、ワイヤボンディングの信頼性が低下する問題が生じる可能性があるが、本構造では段差を緩和できるため、上記問題を回避できる効果がある。
【００４３】
本構造の第４の特徴は、ゲート電極１０９とポリシリコン電極１２９の間のシリコン層内にｐ-層１５１を設けている点である。本ｐ-層１５１を設けることで、ＩＧＢＴのスイッチング中にゲート電極１０９の角部にかかる電界を緩和でき、ダイナミックアバランシェを抑制し、素子の破壊耐量を向上できる効果がある。図２ａ、図２ｂは、p-層１５１の有無によるスイッチング中の電界分布の差（計算結果）を示すための図である。図２ａはp-層１５１が無い場合を、図２ｂはp-層１５１が有る場合を、それぞれ示す。p-層１５１が無い場合は、ゲート電極１０９の角部に電界が集中し、ダイナミックアバランシェが発生することが懸念されるが、ｐ−層１５１を設けることにより、ゲート電極１０９の角部にかかる電界が緩和され、ダイナミックアバランシェの発生が抑制され、素子の破壊耐量が向上できる。
【００４４】
図３は、本発明の実施例１のＩＧＢＴにおけるターンオン時のコレクタ−エミッタ間電圧の計算波形を示すものである。図から、本発明の実施例１のＩＧＢＴでは、図９に示す従来のＩＧＢＴの場合と違い、ゲート抵抗を変えることで、コレクタエミッタ間電圧のｄｖｃｅ／ｄｔが制御できることがわかる。
【００４５】
以上のように、本発明の実施例１のＩＧＢＴでは、幅広のトレンチ１１７を設けることで、フローティングｐ層を削除し、トレンチ１１７の側壁にサイドウォールでゲート電極１０９を設けることで、ゲートの帰還容量を低減し、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上することができる。さらにゲート電極１０９間にエミッタ電極１１４に接続されるポリシリコン電極１２９を設けることで、耐圧を保持し、ゲート電極１０９とポリシリコン電極１２９の間のシリコン層内にｐ−層１５１を設けることで、スイッチング中にゲート電極１０９の角部にかかる電界を緩和し、ダイナミックアバランシェの発生を抑制でき、素子の破壊耐量を向上できる。
【実施例２】
【００４６】
図４は、本発明の第２の実施形態であって上記実施例１の変形例である実施例２に係るＩＧＢＴの断面構造を示す図である。実施例２の特徴は、ｐチャネル層１０６中にｐチャネル層よりも高濃度なｐ層１５２が挿入されている点であり、その点において実施例１と異なるが、他の点においては実施例１と同様である。
【００４７】
ｐ層１５２を追加することにより、アバランシェした際のホール電流がｐ層１５２を通り、エミッタに抜けやすくなるため、ｎエミッタ層１０７下を通るホール電流が減少し、寄生ｎｐｎトランジスタの動作を抑制し、破壊耐量が向上できる効果がある。
【実施例３】
【００４８】
図５は、本発明の第３の実施形態であって上記実施例２の変形例である実施例３に係るＩＧＢＴの断面構造を示す図である。実施例３の特徴は、実施例２の構造において挿入したｐ層１５２の下部にさらにｎ層１５３が挿入されている点であり、その点において実施例２と異なるが、他の点においては実施例２と同様である。
【００４９】
チャネル層１０６の中心部にｐ層１５２とｎ層１５３のｐｎ接合を形成し、アバランシェをトレンチ角部ではなくｐｎ接合部で起こすことにより、ｎエミッタ層１０７下を通るホール電流が減少するため、寄生ｎｐｎトランジスタが動作を抑制し、破壊耐量が向上できる効果がある。
【実施例４】
【００５０】
図６は、本発明の第４の実施形態であって、上述した各実施例に係るＩＧＢＴを用いた電力変換装置の一実施形態である実施例４に係る電力変換装置の回路構成を示す図である。図６はインバータの回路図であり、６０１はゲート駆動回路、６０２はＩＧＢＴ、６０３はダイオード、６０４、６０５は入力端子、６０６から６０８は出力端子である。本実施例は、図６のインバータ回路に上記実施例１〜３に係るＩＧＢＴのいずれか１つを適用して電力変換装置を構成したものである。
【００５１】
上述した各実施例に係るＩＧＢＴを電力変換装置に適用することで、電力変換装置の低損失化と高信頼化が実現できる。
【００５２】
尚、本実施例ではインバータ回路について説明したが、コンバータやチョッパ等のその他の電力変換装置についても同様の効果が得られる。
【実施例５】
【００５３】
図７は、本発明の第５の実施形態であって、本発明の上記実施例１〜３の構造をパワーＭＯＳＦＥＴに展開した場合の一実施形態である実施例５に係るＭＯＳＦＥＴの断面構造を示す図である。実施例５の特徴は、トレンチ１１７の側壁にサイドウォールでゲート電極１０９を設け、ゲート電極間のシリコン層にｐ層１５４が設けられている点であり、その点において実施例１〜３と異なるが、他の点においては実施例１〜３のいずれか１つと同様である。
【００５４】
ゲート電極１０９のゲート絶縁膜の反対側は厚い絶縁膜１１９で覆われているために、帰還容量が低減でき、パワーＭＯＳＦＥＴのスイッチング速度を向上できると共に、ｐ-層１５４により、スイッチング中にゲート電極１０９の角部に集中する電界を緩和し、ダイナミックアバランシェを抑制し、素子の破壊耐量を向上することがでる。
【００５５】
以上、本発明の実施形態を上記実施例１〜５として特にｎチャネル型のＩＧＢＴ及びパワーＭＯＳＦＥＴについて例示的に説明したが、本発明の半導体装置及びそれを用いた電力変換装置は、ｎチャネル型のＩＧＢＴ及びパワーＭＯＳＦＥＴに限定されず、ｐチャネル型のＩＧＢＴ及びパワーＭＯＳＦＥＴについても、本発明の範囲に含まれることは言うまでもなく、また、トレンチゲートを有する他のデバイス構造においても同様である。
【符号の説明】
【００５６】
１００    コレクタ電極
１０１    コレクタ端子
１０２    ｐコレクタ層
１０３    ｎバッファ層
１０４    ｎ−ドリフト層
１０５    フローティングｐ層
１０６    ｐチャネル層
１０７    ｎエミッタ層
１０８    ｐコンタクト層
１０９，４０１    ゲート電極
１１０，４０２    ゲート絶縁膜
１１３，１１９,４０３    絶縁膜
１１７，４２３    トレンチ
１１４，４０４    エミッタ電極
１１５    ゲート端子
１１６    エミッタ端子
１２９    ポリシリコン電極
１５１    ｐ層
１５２    ｐ層
１５３    ｎ層
１５４    ｐ層
１３０    ソース端子
１３１    ｎ+層
１３２    ドレイン電極
１３３    ドレイン端子
１３４    ソース電極
２０１    抵抗
６０１    ゲート駆動回路
６０２    ＩＧＢＴ
６０３    ダイオード
６０４，６０５    入力端子
６０６，６０７，６０８    出力端子
【図１】
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【図２ａ】
2016012582.tif 000004
【図２ｂ】
2016012582.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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