(57)【要約】【課題】表示パネルと駆動回路とを含む表示装置の内部回路や配線を検査工程において簡単に検査できるようにする。【解決手段】この表示装置は、１組のゲート線、データ線、及び、リセット線に各々が電気的に接続される複数の画素回路と、複数組のゲート線に両側から接続され、複数行の画素回路を順次駆動する複数組のゲート信号と固定レベルを有する複数の制御信号との内の選択された一方を複数組のゲート線に供給する第１及び第２のゲート線駆動回路と、複数の入力端子に供給される階調データに基づいて複数のデータ線を駆動するデータ線駆動回路と、選択された所定数の列の画素回路に接続される所定数のデータ線及び所定数のリセット線の内の選択された一方を複数のテスト端子に電気的に接続するセレクター回路と、テストモードにおいてデータ線駆動回路を制御する制御回路とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
１組のゲート線、データ線、及び、リセット線に各々が電気的に接続される複数の画素回路と、
前記複数の画素回路の第１の側に配置されて複数組のゲート線に接続され、複数行の画素回路を順次駆動する複数組のゲート信号と固定レベルを有する複数の制御信号との内の選択された一方を前記複数組のゲート線に供給する第１のゲート線駆動回路と、
前記複数の画素回路の第１の側と反対の第２の側に配置されて前記第１のゲート線駆動回路と並列に前記複数組のゲート線に接続され、前記複数行の画素回路を順次駆動する複数組のゲート信号と固定レベルを有する複数の制御信号との内の選択された一方を前記複数組のゲート線に供給する第２のゲート線駆動回路と、
前記複数の画素回路の第３の側に配置されて、階調データが供給される複数の入力端子と、
前記複数の入力端子に供給される階調データに基づいて複数のデータ線を駆動するデータ線駆動回路と、
前記複数の画素回路の第３の側と反対の第４の側に配置された複数のテスト端子と、
選択された所定数の列の画素回路に接続される所定数のデータ線及び所定数のリセット線の内の選択された一方を前記複数のテスト端子に電気的に接続するセレクター回路と、
テストモードにおいて前記データ線駆動回路を制御する制御回路と、
を備える表示装置。
【請求項２】
前記第１のゲート線駆動回路が、複数組のゲート信号を生成する第１のゲート信号生成回路と、外部から供給される第１の制御データを格納する第１の格納部と、第１の制御データに従って、複数組のゲート信号と指定された固定レベルを有する複数の制御信号との内の一方を選択する第１の信号選択回路とを含み、
前記第２のゲート線駆動回路が、複数組のゲート信号を生成する第２のゲート信号生成回路と、外部から供給される第２の制御データを格納する第２の格納部と、第２の制御データに従って、複数組のゲート信号と指定された固定レベルを有する複数の制御信号との内の一方を選択する第２の信号選択回路とを含む、
請求項１記載の表示装置。
【請求項３】
選択された所定数の列の画素回路に接続された所定数のリセット線を所定数の入力端子に電気的に接続する第２のセレクター回路をさらに備える、請求項１又は２記載の表示装置。
【請求項４】
各々のデータ線と前記データ線に平行に設けられたデータ分割線との間に並列に接続された転送容量及び初期化トランジスターをさらに備え、
前記データ線駆動回路が、
階調データに基づいて得られる複数の階調信号を増幅する複数の増幅器と、
複数の保持容量と、
前記複数の増幅器の出力信号が供給され、各々の増幅器の出力信号を所定数の保持容量の一方の電極に時分割で順次供給する第１群のスイッチ回路と、
前記複数の保持容量の一方の電極と前記複数のデータ線との間にそれぞれ接続された第２群のスイッチ回路と、
前記複数のデータ線と所定の電位が供給される配線との間に接続された第３群のスイッチ回路と、
を含み、前記制御回路が、テストモードにおいて前記第１群〜第３群のスイッチ回路をオン状態又はオフ状態に制御する、請求項１〜３のいずれか１項記載の表示装置。
【請求項５】
テストモードにおいて保持容量を検査する際に、前記制御回路が、前記第１群のスイッチ回路をオフ状態に制御すると共に、前記第２群及び第３群のスイッチ回路をオン状態に制御し、前記第１及び第２のゲート線駆動回路が、前記初期化トランジスターをオフ状態に制御する、請求項４記載の表示装置。
【請求項６】
前記複数の画素回路の各々が、画素容量と、前記画素容量の一方の電極に保持された電位に従って駆動電流を生成する駆動トランジスターと、駆動電流に従って発光する発光素子と、前記データ分割線と前記画素容量の一方の電極との間に接続された第２のトランジスターと、前記データ分割線と前記駆動トランジスターのドレインとの間に接続された第３のトランジスターと、前記駆動トランジスターのドレインと前記発光素子の一方の端子との間に接続された第４のトランジスターと、前記リセット線と前記発光素子の一方の端子との間に接続された第５のトランジスターとを含む、請求項４記載の表示装置。
【請求項７】
テストモードにおいて転送容量を検査する際に、前記制御回路が、前記第２群のスイッチ回路をオフ状態に制御すると共に、前記第３群のスイッチ回路をオン状態に制御し、前記第１及び第２のゲート線駆動回路が、前記初期化トランジスターをオフ状態に制御すると共に、選択された行の画素回路において前記リセット線から前記データ分割線にリセット電位を印加するように前記第２〜第５のトランジスターを制御する、請求項６記載の表示装置。
【請求項８】
テストモードにおいてトランジスター又は画素容量を検査する際に、前記制御回路が、前記第２群のスイッチ回路をオフ状態に制御すると共に、前記第３群のスイッチ回路をオン状態に制御し、前記第１及び第２のゲート線駆動回路が、選択された行の画素回路に接続されている前記初期化トランジスターをオン状態に制御すると共に、前記選択された行の画素回路において前記データ線から前記画素容量の一方の電極に前記所定の電位を印加して前記駆動トランジスターの駆動電流を前記リセット線に供給するように前記第２〜第５のトランジスターを制御する、請求項６記載の表示装置。
【請求項９】
テストモードにおいてトランジスターを検査する際に、前記制御回路が、前記第２群及び第３群のスイッチ回路をオフ状態に制御し、前記第１及び第２のゲート線駆動回路が、選択された行の画素回路に接続されている前記初期化トランジスターをオン状態に制御すると共に、前記選択された行の画素回路において前記リセット線から前記データ線にリセット電位を印加するように前記第２〜第５のトランジスターを制御する、請求項６記載の表示装置。
【請求項１０】
請求項１〜９のいずれか１項記載の表示装置を備える電気光学装置。
【請求項１１】
請求項１０記載の電気光学装置を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electro-Luminescence：エレクトロルミネッセンス）パネル等の表示パネルを用いた表示装置に関する。さらに、本発明は、そのような表示装置を備える電気光学装置及び電子機器等に関する。
【背景技術】
【０００２】
近年において、有機発光ダイオード（以下、ＯＬＥＤ（Organic Light Emitting Diode）という）等の発光素子を用いた表示パネルが各種提案されている。そのような表示パネルにおいては、走査線とデータ線とが交差する画素の位置に対応して、発光素子やトランジスター等を含む画素回路が設けられる。また、表示パネルのシリコンバックプレーンに駆動回路等を搭載した表示装置も開発されている。
【０００３】
一般に、表示パネルと共にその周辺の駆動回路が半導体基板に一体的に形成された表示装置においては、駆動回路の全ての出力信号を検査するためのテスト端子（パッド）を設けることは困難である。また、表示画質を向上させるために、画素回路や駆動回路は複雑化されており、表示装置の内部回路や配線を検査工程において簡単に検査できることが望まれている。
【０００４】
関連する技術として、特許文献１には、液晶駆動波形のなまりを低減することができる液晶電気光学素子の駆動方法が開示されている。この駆動方法は、走査電極が形成された基板と信号電極が形成された基板との間に液晶を挟持した液晶電気光学素子をマルチプレクス駆動する方法であって、液晶ドライバーを電極の両側に実装し、同一電極に両側から入力される駆動波形が同じ波形となることを特徴とする。
【０００５】
また、特許文献２には、ハイビジョン表示とＥＤＴＶ表示とを同一の液晶表示装置で実現する液晶表示装置の駆動方法が開示されている。この駆動方法は、切換回路とＸ側ドライバー選択回路とにより液晶表示装置の走査線を１ライン毎に２つの別系統のＸ側ドライバーに接続し、それらの別系統のＸ側ドライバーを１フィールド毎にインターレース駆動してハイビジョン表示を行うことと、それらの別系統のＸ側ドライバーを隣接する２組の走査線毎に選択駆動して１フィールドで１画面を構成する２ライン同時走査を行うことでＥＤＴＶ表示を行うこととを選択可能にすることを特徴とする。
【０００６】
さらに、特許文献３には、画素部を駆動する周辺の駆動回路を当該画素部と同じ透明絶縁基板上に搭載した場合に、動作試験時に少ない端子数で各駆動回路の動作結果を示す信号をパネル外へ取り出すことを可能にした表示装置が開示されている。この表示装置は、透明絶縁基板上に画素が行列状に配置されてなる画素部と、画素部と同じ透明絶縁基板上に形成されて画素部を駆動する駆動回路と、駆動回路の動作試験時にその動作結果を示す複数の信号の内の１つを指定するために必要なビット数からなる制御信号の各ビットを透明絶縁基板の外部から取り込む複数の制御端子と、複数の制御端子を介して入力される制御信号に基づいて複数の信号の内の１つを選択して出力する選択回路と、選択回路で選択された信号を透明絶縁基板の外部に出力するテスト端子とを備え、複数の制御端子とテスト端子とからなる端子数が複数の信号の数よりも少ない構成となっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−２１６１２０号公報（第２頁、第１図）
【特許文献２】特開平４−２６０２８６号公報（段落０００１、００２４）
【特許文献３】特許第４４３８２８５号公報（段落０００７−０００８）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１及び特許文献２には、光学素子又は表示装置の改良された駆動方法が開示されているが、表示装置の内部回路や配線を検査することは開示されていない。また、特許文献３には、少ない端子数で駆動回路の動作結果を示す信号をパネル外へ取り出すことが開示されているが、表示装置の画素回路や配線を検査することは開示されていない。
【０００９】
そこで、本発明の第１の目的は、表示パネルと共にその周辺の駆動回路が半導体基板に一体的に形成された表示装置において、表示装置の内部回路や配線を検査工程において簡単に検査できるようにすることである。また、本発明の第２の目的は、そのような表示装置を備える電気光学装置及び電子機器等を提供することである。
【課題を解決するための手段】
【００１０】
以上の課題の少なくとも一部を解決するため、本発明の１つの観点に係る表示装置は、１組のゲート線、データ線、及び、リセット線に各々が電気的に接続される複数の画素回路と、複数の画素回路の第１の側に配置されて複数組のゲート線に接続され、複数行の画素回路を順次駆動する複数組のゲート信号と固定レベルを有する複数の制御信号との内の選択された一方を複数組のゲート線に供給する第１のゲート線駆動回路と、複数の画素回路の第１の側と反対の第２の側に配置されて第１のゲート線駆動回路と並列に複数組のゲート線に接続され、複数行の画素回路を順次駆動する複数組のゲート信号と固定レベルを有する複数の制御信号との内の選択された一方を複数組のゲート線に供給する第２のゲート線駆動回路と、複数の画素回路の第３の側に配置されて、階調データが供給される複数の入力端子と、複数の入力端子に供給される階調データに基づいて複数のデータ線を駆動するデータ線駆動回路と、複数の画素回路の第３の側と反対の第４の側に配置された複数のテスト端子と、選択された所定数の列の画素回路に接続される所定数のデータ線及び所定数のリセット線の内の選択された一方を複数のテスト端子に電気的に接続するセレクター回路と、テストモードにおいてデータ線駆動回路を制御する制御回路とを備える。
【００１１】
本発明の１つの観点によれば、複数組のゲート線に両側から接続された２つのゲート線駆動回路を設けたので、ＩＣテスターを用いて電源電流を測定することにより、電源電流の値に基づいてゲート線駆動回路の良否を簡単に検査することできる。また、それらのゲート線駆動回路が、順次選択されたゲート線に異なる固定レベルを有する制御信号を供給することにより、電源電流の値に基づいてゲート線の断線の有無を簡単に検査することができる。
【００１２】
また、データ線及びリセット線の内の選択された一方をテスト端子に電気的に接続するセレクター回路、及び、テストモードにおいてデータ線駆動回路を制御する制御回路を設けたことにより、データ線駆動回路に含まれている増幅器の良否、及び、データ線やリセット線等の断線の有無を簡単に検査することができる。
【００１３】
ここで、第１のゲート線駆動回路が、複数組のゲート信号を生成する第１のゲート信号生成回路と、外部から供給される第１の制御データを格納する第１の格納部と、第１の制御データに従って、複数組のゲート信号と指定された固定レベルを有する複数の制御信号との内の一方を選択する第１の信号選択回路とを含み、第２のゲート線駆動回路が、複数組のゲート信号を生成する第２のゲート信号生成回路と、外部から供給される第２の制御データを格納する第２の格納部と、第２の制御データに従って、複数組のゲート信号と指定された固定レベルを有する複数の制御信号との内の一方を選択する第２の信号選択回路とを含むようにしても良い。それにより、複数組のゲート線にそれぞれ供給される複数組のゲート信号を、一括して又は個別に、所望の固定レベルを有する複数の制御信号に変更することができる。
【００１４】
また、表示装置が、選択された所定数の列の画素回路に接続された所定数のリセット線を所定数の入力端子に電気的に接続する第２のセレクター回路をさらに備えるようにしても良い。それにより、テスト端子がデータ線に接続されているときにおいても、入力端子を用いてリセット線をモニターすることが可能となる。
【００１５】
さらに、表示装置が、各々のデータ線とデータ線に平行に設けられたデータ分割線との間に並列に接続された転送容量及び初期化トランジスターをさらに備え、データ線駆動回路が、階調データに基づいて得られる複数の階調信号を増幅する複数の増幅器と、複数の保持容量と、複数の増幅器の出力信号が供給され、各々の増幅器の出力信号を所定数の保持容量の一方の電極に時分割で順次供給する第１群のスイッチ回路と、複数の保持容量の一方の電極と複数のデータ線との間にそれぞれ接続された第２群のスイッチ回路と、複数のデータ線と所定の電位が供給される配線との間に接続された第３群のスイッチ回路とを含み、制御回路が、テストモードにおいて第１群〜第３群のスイッチ回路をオン状態又はオフ状態に制御しても良い。それにより、増幅器の出力端子とデータ線との間に複数のスイッチ回路が直列に接続される場合においても、増幅器の良否の検査等が可能になる。
【００１６】
例えば、テストモードにおいて保持容量を検査する際に、制御回路が、第１群のスイッチ回路をオフ状態に制御すると共に、第２群及び第３群のスイッチ回路をオン状態に制御し、第１及び第２のゲート線駆動回路が、初期化トランジスターをオフ状態に制御しても良い。
【００１７】
それにより、第３群及び第２群のスイッチ回路を介して保持容量の一方の電極に所定の電位が印加される。保持容量にリーク電流が流れると電源電流が増加するので、ＩＣテスターを用いて電源電流を測定することにより、電源電流の値に基づいて保持容量の良否を簡単に検査することができる。
【００１８】
また、複数の画素回路の各々が、画素容量と、画素容量の一方の電極に保持された電位に従って駆動電流を生成する駆動トランジスターと、駆動電流に従って発光する発光素子と、データ分割線と画素容量の一方の電極との間に接続された第２のトランジスターと、データ分割線と駆動トランジスターのドレインとの間に接続された第３のトランジスターと、駆動トランジスターのドレインと発光素子の一方の端子との間に接続された第４のトランジスターと、リセット線と発光素子の一方の端子との間に接続された第５のトランジスターとを含んでも良い。
【００１９】
その場合に、テストモードにおいて転送容量を検査する際に、制御回路が、第２群のスイッチ回路をオフ状態に制御すると共に、第３群のスイッチ回路をオン状態に制御し、第１及び第２のゲート線駆動回路が、初期化トランジスターをオフ状態に制御すると共に、選択された行の画素回路においてリセット線からデータ分割線にリセット電位を印加するように第２〜第５のトランジスターを制御するようにしても良い。
【００２０】
それにより、第３群のスイッチ回路を介して転送容量の一方の電極に所定の電位が印加されると共に、転送容量の他方の電極にリセット電位が印加される。転送容量にリーク電流が流れると所定の電位の配線にも電流が流れるので、ＩＣテスターを用いて、所定の電位の配線に流れる電流を測定することにより、転送容量の良否を簡単に検査することができる。
【００２１】
また、テストモードにおいてトランジスター又は画素容量を検査する際に、制御回路が、第２群のスイッチ回路をオフ状態に制御すると共に、第３群のスイッチ回路をオン状態に制御し、第１及び第２のゲート線駆動回路が、選択された行の画素回路に接続されている初期化トランジスターをオン状態に制御すると共に、選択された行の画素回路においてデータ線から画素容量の一方の電極に所定の電位を印加して駆動トランジスターの駆動電流をリセット線に供給するように第２〜第５のトランジスターを制御するようにしても良い。
【００２２】
それにより、第３群のスイッチ回路等を介して画素容量の一方の電極に所定の電位が印加されると共に、駆動トランジスターの駆動電流がリセット線に供給される。従って、ＩＣテスターを用いて、リセット線に電気的に接続されたテスト端子における電流又は電位を測定することにより、トランジスターの良否を簡単に検査することができる。また、画素容量にリーク電流が流れると所定の電位の配線にも電流が流れるので、ＩＣテスターを用いて、所定の電位に流れる電流を測定することにより、画素容量の良否を簡単に検査することができる。
【００２３】
あるいは、テストモードにおいてトランジスターを検査する際に、制御回路が、第２群及び第３群のスイッチ回路をオフ状態に制御し、第１及び第２のゲート線駆動回路が、選択された行の画素回路に接続されている初期化トランジスターをオン状態に制御すると共に、選択された行の画素回路においてリセット線からデータ線にリセット電位を印加するように第２〜第５のトランジスターを制御するようにしても良い。
【００２４】
それにより、データ線にリセット電位が印加される。従って、ＩＣテスターを用いて、データ線に電気的に接続されたテスト端子の電位を測定することにより、トランジスターの良否を簡単に検査することができる。
【００２５】
また、本発明の１つの観点に係る電気光学装置は、本発明のいずれかの観点に係る表示装置を備える。さらに、本発明の１つの観点に係る電子機器は、本発明の１つの観点に係る電気光学装置を備える。それにより、電気光学装置又は電子機器の信頼性を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に係る表示装置を備える電気光学装置を示す斜視図。
【図２】図１に示す表示装置の構成例を示すブロック図。
【図３】図２に示すゲート線駆動回路の構成例を示すブロック図。
【図４】図２に示すデマルチプレクサー及びレベル制御回路の構成例を示す回路図。
【図５】図２に示す画素回路等の構成例を示す回路図。
【図６】表示装置の表示動作を説明するためのタイミングチャート。
【図７】発光期間における画素回路等の動作を説明するための回路図。
【図８】初期化期間における画素回路等の動作を説明するための回路図。
【図９】補償期間における画素回路等の動作を説明するための回路図。
【図１０】書込期間における画素回路等の動作を説明するための回路図。
【図１１】入力端子側に設けられたセレクター回路を示す図。
【図１２】テストモードにおいて増幅器等を検査する際の接続状態を示す回路図。
【図１３】テストモードにおいて容量を検査する際の接続状態を示す回路図。
【図１４】テストモードにおいてトランジスターを検査する接続状態を示す回路図。
【図１５】ヘッドマウント・ディスプレイの外観を示す斜視図。
【図１６】ヘッドマウント・ディスプレイの光学的な構成を示す平面図。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜電気光学装置の構成＞
図１は、本発明の一実施形態に係る表示装置を備える電気光学装置の外観を示す斜視図である。この電気光学装置１は、例えば、ヘッドマウント・ディスプレイにおいて画像を表示するマイクロ・ディスプレイである。
【００２８】
図１に示すように、電気光学装置１は、有機ＥＬパネル等の表示パネルを用いた表示装置２と、ケース４と、ＦＰＣ（Flexible Printed Circuit）基板５とを含んでいる。例えば、表示装置２は、表示部に開口が形成された枠状のケース４に収納され、ＦＰＣ基板５に接続されている。ＦＰＣ基板５には、ホストＣＰＵ等の外部装置（図示せず）との接続のために複数の端子６が設けられている。
【００２９】
表示装置２は、表示パネルのシリコンバックプレーン（シリコン基板）に設けられたアクティブマトリクス方式の複数の画素回路を含んでいる。各々の画素回路は、ＯＬＥＤ等の発光素子や、複数のトランジスター等を含んでいる。また、シリコンバックプレーンには、それらの画素回路を駆動する駆動回路等が設けられている。
【００３０】
＜表示装置の構成＞
図２は、図１に示す表示装置の構成例を示すブロック図である。図２に示すように、表示装置２は、シリコンバックプレーンに設けられた表示コントロール部３を含んでいる。表示コントロール部３には、外部装置から画像データが同期信号に同期して供給される。画像データは、表示パネル１０の各画素（ドット）について、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の３色の色成分（例えば、各色成分について８ビット）を含むＲＧＢフォーマットの画像データでも良い。また、同期信号は、垂直同期信号と、水平同期信号と、ドットクロック信号とを含んでも良い。
【００３１】
表示コントロール部３は、供給される画像データに基づいて複数系列の階調データＶdataを生成し、階調データＶdataをデータ線駆動回路３０に供給する。例えば、表示コントロール部３には、表示パネル１０における複数の発光素子の輝度（階調レベル）と階調データＶdataとを対応付けて格納したルックアップテーブルが設けられている。表示コントロール部３は、そのルックアップテーブルを参照することにより、複数の発光素子について、供給される画像データによって表される階調レベルに対応する階調データＶdataを生成する。
【００３２】
また、表示コントロール部３は、同期信号に基づいて各種の制御信号を生成し、それらの制御信号をデータ線駆動回路３０等に供給する。例えば、表示コントロール部３は、制御信号Ｃtrと、正論理の制御信号Ｇini及び負論理の制御信号／Ｇiniと、正論理の制御信号Ｇcpl及び負論理の制御信号／Ｇcplと、正論理の制御信号Ｓel及び負論理の制御信号／Ｓelとを生成する。制御信号Ｃtrは、同期信号、クロック信号、及び、イネーブル信号等の複数の制御信号を含んでも良い。
【００３３】
さらに、表示コントロール部３は、電圧生成回路３ａを含んでいる。電圧生成回路３ａは、各種の電位を生成して、それらの電位をデータ線駆動回路３０等に供給する。例えば、電圧生成回路３ａは、リセット電位Ｖorst、初期化電位（プリチャージ電位）Ｖini、表示パネル１０における高電位側の電源電位Ｖel、及び、表示装置２における高電位側の電源電位ＶＤＤ等を生成する。
【００３４】
また、表示装置２は、表示パネル１０と、ゲート線駆動回路（ゲートドライバー）２１及び２２と、データ線駆動回路（ソースドライバー）３０と、セレクター回路４０（図５参照）と、セレクター回路５０（図１１参照）と、制御回路６０とを含んでいる。ゲート線駆動回路２１〜制御回路６０は、表示パネル１０のシリコンバックプレーンに設けられている。さらに、表示装置２には、複数のモニター端子７１及び７２と、複数の入力端子８０と、複数のテスト端子９０とが設けられている。なお、セレクター回路５０は必須構成要素ではなく、図２及び図５等においては、セレクター回路５０が省略されている。
【００３５】
図２に示すように、表示パネル１０は、複数の画素回路１１を含んでいる。例えば、表示パネル１０において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３種類の画素に対応して、Ｍ行×（３Ｎ）列の画素回路１１が、２次元マトリクス状に配列されている（Ｍ及びＮは、２以上の整数）。
【００３６】
表示パネル１０において、Ｍ行の画素回路１１に対応して、Ｍ本の走査線１２が、第１の方向（図中Ｘ軸方向）に延在して設けられている。また、（３Ｎ）列の画素回路１１に対応して、（３Ｎ）本のデータ線１３ａが、第１の方向と略直交する第２の方向（図中Ｙ軸方向）に延在して設けられている。さらに、（３Ｎ）本のリセット線１４が、第２の方向に延在して設けられている。各々のリセット線１４には、所定のリセット電位Ｖorstが供給される。
【００３７】
図２には示されていないが、各々の走査線１２と平行に４本の制御線１５〜１８が第１の方向に延在して設けられており、各々のデータ線１３ａと平行に複数のデータ分割線１３ｂが第２の方向に延在して設けられている（図５参照）。１本のデータ分割線１３ｂは、１ブロックを構成する複数の画素回路１１に接続される。各々の画素回路１１は、１組のゲート線（１本の走査線１２及び３本の制御線１５〜１７）と、１本のデータ線１３ａと、１本のリセット線１４とに電気的に接続される。また、制御線１８は、１ブロックを構成する所定数の画素回路１１を制御するために用いられる。
【００３８】
ゲート線駆動回路２１は、複数の画素回路１１の第１の側（図中左側）に配置されて、複数組のゲート線に接続されている。ゲート線駆動回路２１は、複数行の画素回路１１を順次駆動する複数組のゲート信号と固定レベルを有する複数の制御信号との内の選択された一方を複数組のゲート線に供給する。
【００３９】
ゲート線駆動回路２２は、複数の画素回路１１の第１の側と反対の第２の側（図中右側）に配置されて、複数組のゲート線に接続されている。ゲート線駆動回路２２は、複数行の画素回路１１を順次駆動する複数組のゲート信号と固定レベルを有する複数の制御信号との内の選択された一方を複数組のゲート線に供給する。
【００４０】
図３は、図２に示すゲート線駆動回路の構成例を示すブロック図である。図３（ａ）は、ゲート線駆動回路２１の構成例を示しており、図３（ｂ）は、ゲート線駆動回路２２の構成例を示している。図３（ａ）に示すように、ゲート線駆動回路２１は、ゲート信号生成回路２１ａと、格納部２１ｂと、信号選択回路２１ｃとを含んでいる。
【００４１】
ゲート信号生成回路２１ａは、例えば、シフトレジスター等で構成され、複数行の画素回路１１を順次駆動する複数組のゲート信号を生成する。具体的には、ゲート信号生成回路２１ａは、制御信号Ｃtrに従って、１垂直同期期間内にＭ本の走査線１２を１行毎に順次駆動するための走査信号Ｇwr(m)を生成する（ｍ＝１、２、…、Ｍ）。
【００４２】
ここで、１垂直同期期間とは、表示パネル１０が１コマの画像を表示するのに要する期間（１フレーム期間）をいう。例えば、垂直同期信号の周波数が１２０Ｈｚであれば、その１周期分の約８．３ｍｓの期間が、１垂直同期期間に相当する。また、ゲート信号生成回路２１ａは、走査信号Ｇwr(m)の他にも、走査信号に同期した各種の制御信号Ｇcmp(m)、Ｇel(m)、及び、Ｇorst(m)を行毎に生成し、Ｇfix(k)をブロック毎に生成する。
【００４３】
格納部２１ｂは、例えば、複数のレジスター等で構成され、外部から供給される第１の制御データを格納する。信号選択回路２１ｃは、例えば、複数のスイッチ回路で構成され、格納部２１ｂに格納されている第１の制御データに従って、ゲート信号生成回路２１ａによって生成される複数組のゲート信号と、第１の制御データによって指定された固定レベルを有する複数の制御信号との内の一方を選択する。
【００４４】
例えば、第１の制御データの第１ビットにおいて、「０」は複数組のゲート信号を選択する命令を表し、「１」は複数の制御信号を選択する命令を表している。また、第１の制御データの第２ビットにおいて、「０」はローレベルの制御信号を選択する命令を表し、「１」はハイレベルの制御信号を選択する命令を表している。なお、制御信号の固定レベルは、複数の行の画素回路１１について同一に設定されても良いし、複数の行の画素回路１１について個別に設定されても良いし、各行の画素回路１１に接続される複数のゲート線について個別に設定されても良い。
【００４５】
図３（ｂ）に示すように、ゲート線駆動回路２２は、ゲート信号生成回路２２ａと、格納部２２ｂと、信号選択回路２２ｃとを含んでおり、ゲート線駆動回路２１と同様に構成され、ゲート線駆動回路２１と同様に動作する。ただし、格納部２２ｂに格納される第２の制御データは、格納部２１ｂに格納される第１の制御データと異なっても良い。
【００４６】
ゲート線駆動回路２１及び２２は、通常動作モードにおいて同一のゲート信号を各々のゲート線に供給し、テストモードにおいて同一の制御信号又は異なる制御信号を各々のゲート線に供給する。それにより、複数組のゲート線にそれぞれ供給される複数組のゲート信号を、一括して又は個別に、所望の固定レベルを有する複数の制御信号に変更することができる。
【００４７】
テストモードにおいてゲート線駆動回路２１及び２２の良否を検査する場合には、ゲート線駆動回路２１及び２２に同一の第１の制御データ及び第２の制御データがそれぞれ供給される。それにより、良品のゲート線駆動回路２１及び２２は、各々のゲート線に対応するチャンネルにおいて同一の制御信号を生成する。
【００４８】
しかしながら、ゲート線駆動回路２１及び２２の内の一方が不良である場合には、少なくとも１つのチャンネルにおいて、同一のゲート線に接続されたゲート線駆動回路２１及び２２の内の一方がハイレベルの制御信号を生成し、他方がローレベルの制御信号を生成する。
【００４９】
その結果、ゲート線駆動回路２１とゲート線駆動回路２２との間に電流が流れて電源電流が増加する。従って、ＩＣテスターを用いて電源電流を測定することにより、電源電流の値に基づいてゲート線駆動回路２１又は２２の良否を簡単に検査することができる。なお、ゲート線駆動回路２１及び２２が同一のチャンネルにおいて不良となる確率はきわめて小さいので、そのような事象は無視することができる。
【００５０】
また、テストモードにおいてゲート線の断線の有無をテストする場合には、ＩＣテスター等からゲート線駆動回路２１及び２２に、異なる第１の制御データ及び第２の制御データがそれぞれ供給される。それにより、ゲート線駆動回路２１及び２２は、順次選択されたゲート線に異なる固定レベルを有する制御信号を供給する。
【００５１】
即ち、順次選択された１つのチャンネルにおいて、同一のゲート線に接続されたゲート線駆動回路２１及び２２の内の一方がハイレベルの制御信号を生成し、他方がローレベルの制御信号を生成する。その結果、ゲート線駆動回路２１とゲート線駆動回路２２との間に電流が流れて電源電流が増加する。
【００５２】
しかしながら、選択されたゲート線が断線している場合には、ゲート線駆動回路２１とゲート線駆動回路２２との間に電流が流れないので電源電流が増加しない。従って、ＩＣテスターを用いて電源電流を測定することにより、電源電流の値に基づいてゲート線の断線の有無を簡単に検査することができる。
【００５３】
再び図２を参照すると、複数のモニター端子７１及び７２が、半導体基板においてゲート線駆動回路２１及び２２の外側の辺に沿ってそれぞれ配置されている。それらのモニター端子７１及び７２は、少なくともゲート線駆動回路２１及び２２における制御ロジック回路の内部動作をモニターするために用いられる。例えば、ゲート線駆動回路２１及び２２におけるゲート線制御用デコーダーのアドレスを、モニター端子７１及び７２からそれぞれモニターすることができる。
【００５４】
複数の入力端子８０は、複数の画素回路１１の第３の側（図中下側）に配置されて、表示コントロール部３から複数系列の階調データＶdata及び制御信号Ｃtrが供給される。データ線駆動回路３０は、複数の入力端子８０と複数の画素回路１１との間に配置されて、複数の入力端子８０及び複数のデータ線１３ａに接続されている。データ線駆動回路３０は、複数の入力端子８０に供給される階調データＶdataに基づいて複数のデータ線１３ａを駆動する。また、複数のテスト端子９０は、複数の画素回路１１の第３の側と反対の第４の側（図中上側）に配置されている。
【００５５】
例えば、データ線駆動回路３０は、（３Ｎ）本のデータ線１３ａに対応する（３Ｎ）個のレベル制御回路ＬＳと、複数のデマルチプレクサーＤＭと、階調信号供給回路３１とを含んでいる。複数のデマルチプレクサーＤＭを設けることによって、１グループを構成する所定数のデータ線１３ａが時分割で駆動される。
【００５６】
階調信号供給回路３１は、複数のデマルチプレクサーＤＭに対応して、複数のＤＡＣ（Ｄ／Ａ変換器）と、複数の増幅器とを含んでいる。複数のＤＡＣは、複数の入力端子８０に供給される階調データＶdataを複数のアナログの階調信号に変換する。複数の増幅器は、階調データＶdataに基づいて得られる複数の階調信号を増幅して、増幅された複数の階調信号を複数のデマルチプレクサーＤＭの入力端子にそれぞれ供給する。
【００５７】
ここで、１グループを構成するデータ線１３ａの数は、３の倍数としても良い。以下においては、一例として、１８本のデータ線１３ａが１グループを構成する場合について説明する。但し、（３Ｎ／１８）は、２以上の整数Ｌであるものとする。その場合には、Ｌ個のデマルチプレクサーＤＭ(1)〜ＤＭ(L)が、各グループを構成する１８本のデータ線１３ａ毎に設けられる。また、制御信号Ｓelとして、Ｓel(1)〜Ｓel(18)が用いられると共に、制御信号／Ｓelとして、／Ｓel(1)〜／Ｓel(18)が用いられる。
【００５８】
階調信号供給回路３１は、表示コントロール部３から供給される階調データＶdataをアナログ信号に変換して増幅することにより、Ｌ個の階調信号Ｖd(1)、Ｖd(2)、…、Ｖd(L)を生成する。ここで、階調信号Ｖd(1)、Ｖd(2)、…、Ｖd(L)の各々は、１８列の画素についての階調信号が時分割多重されたものである。階調信号供給回路３１は、階調信号Ｖd(1)、Ｖd(2)、…、Ｖd(L)を、第１、２、…、Ｌ番目のグループに対応するデマルチプレクサーＤＭ(1)、ＤＭ(2)、…、ＤＭ(L)にそれぞれ供給する。
【００５９】
図４は、図２に示すデマルチプレクサー及びレベル制御回路の構成例を示す回路図である。図４においては、第ｉ番目のグループに対応するデマルチプレクサーＤＭ(i)と、デマルチプレクサーＤＭ(i)に接続された複数のレベル制御回路ＬＳとが示されている（ｉは、１以上でＬ以下の整数）。以下に、図２及び図４を参照しながら、デマルチプレクサーＤＭ(i)及びレベル制御回路ＬＳについて説明する。
【００６０】
図４に示すように、デマルチプレクサーＤＭ(i)は、列毎に設けられた複数のトランスミッションゲート（第１群のスイッチ回路）３２を含み、第ｉ番目のグループを構成する１８本のデータ線１３ａに階調信号Ｖd(i)を時分割で供給する。デマルチプレクサーＤＭ(i)の複数のトランスミッションゲート３２の入力端子は互いに共通接続されており、その共通入力端子に階調信号Ｖd(i)が供給される。
【００６１】
複数のレベルシフト回路ＬＳは、複数の保持容量Ｃ１と、複数のトランスミッションゲート（第２群のスイッチ回路）３３と、複数のトランスミッションゲート（第３群のスイッチ回路）３４とを含んでいる。複数のトランスミッションゲート３３は、複数の保持容量Ｃ１の一方の電極と、複数のデータ線１３ａとの間にそれぞれ接続されている。
【００６２】
保持容量Ｃ１の他方の電極は、固定された電位ＶＳＳの配線に共通に接続されている。ここで、電位ＶＳＳは、論理信号である走査信号や制御信号のローレベルに相当する電位であっても良い。また、複数のトランスミッションゲート３４は、複数のデータ線１３ａと、所定の初期化電位Ｖiniが供給される配線との間に接続されている。
【００６３】
複数のデマルチプレクサーＤＭのトランスミッションゲート３２は、階調信号供給回路３１（図２）に含まれている複数の増幅器の出力信号が供給され、各々の増幅器の出力信号を所定数の保持容量Ｃ１の一方の端子に時分割で順次供給する。例えば、デマルチプレクサーＤＭ(i)において第１列に設けられたトランスミッションゲート３２は、制御信号Ｓel(1)がハイレベル（制御信号／Ｓel(1)がローレベル）であるときにオン（導通）する。
【００６４】
また、デマルチプレクサーＤＭ(i)において第２列に設けられたトランスミッションゲート３２は、制御信号Ｓel(2)がハイレベルであるときにオンする。以下同様に、デマルチプレクサーＤＭ(i)において第１８列に設けられたトランスミッションゲート３２は、制御信号Ｓel(18)がハイレベルであるときにオンする。
【００６５】
レベルシフト回路ＬＳは、データ線１３ａの電位を制御する。初期化電位Ｖiniの供給線には、表示コントロール部３から所定の初期化電位Ｖiniが供給される。表示コントロール部３は、複数列のトランスミッションゲート３４の制御端子に制御信号Ｇini及び／Ｇiniを共通に供給する。複数列のトランスミッションゲート３４は、制御信号Ｇiniがハイレベルのときに一斉にオンして、初期化電位Ｖiniの供給線をデータ線１３ａに電気的に接続し、制御信号Ｇiniがローレベルのときに、両者を電気的に非接続とする。
【００６６】
また、トランスミッションゲート３２がオンした際に、保持容量Ｃ１の一方の電極には、階調信号供給回路３１から階調信号Ｖd(i)が供給される。表示コントロール部３は、複数列のトランスミッションゲート３３に制御信号Ｇcpl及び／Ｇcplを共通に供給する。複数列のトランスミッションゲート３３は、制御信号Ｇcplがハイレベルであるときに一斉にオンして、保持容量Ｃ１の一方の電極をデータ線１３ａに電気的に接続し、制御信号Ｇcplがローレベルのときに、両者を電気的に非接続とする。
【００６７】
図２に示す制御回路６０は、例えば、論理回路及び複数のレジスター等で構成され、ＩＣテスター等から供給される第３の制御データに従って動作する。テストモードにおいて、制御回路６０は、制御信号Ｇini及び／Ｇini、制御信号Ｇcpl及び／Ｇcpl、及び、制御信号Ｓel及び／Ｓelの替わりに、レジスター等に格納された第３の制御データに従って、固定レベルを有する複数の制御信号を生成する。制御回路６０は、それらの制御信号を階調信号供給回路３１に供給することにより、階調信号供給回路３１を制御する。
【００６８】
即ち、制御回路６０は、複数の制御信号によって、複数のトランスミッションゲート３２〜３４をオン状態又はオフ状態に制御する。それにより、階調信号供給回路３１の増幅器の出力端子とデータ線１３ａとの間に複数のトランスミッションゲート３２〜３４が直列に接続される場合においても、階調信号供給回路３１の増幅器の良否の検査等が可能になる。また、制御回路６０は、セレクター回路４０及び５０を制御する複数の制御信号を生成する。
【００６９】
＜画素回路の構成＞
図５は、図２に示す画素回路等の構成例を示す回路図である。図５においては、第ｍ行第ｎ列の画素回路１１と、第（ｍ＋１）行第ｎ列の画素回路１１とによって、１ブロックの画素回路が構成されている。複数の画素回路の回路的な構成は同一であるので、図５には１つの画素回路の構成例が示されている。また、図５には、図２に示す階調信号供給回路３１のＤＡＣ３１ａ及び増幅器３１ｂと、デマルチプレクサーＤＭのトランスミッションゲート３２と、レベル制御回路ＬＳのトランスミッションゲート３３及び３４とが示されている。
【００７０】
この例において、画素回路１１は、発光素子Ｄ１と、画素容量Ｃ３と、トランジスターＱＰ１〜ＱＰ５とを含んでいる。駆動トランジスターＱＰ１は、画素容量Ｃ３の一方の電極に保持された電位に従って駆動電流を生成する。発光素子Ｄ１は、駆動電流に従って発光する。
【００７１】
トランジスターＱＰ２は、データ分割線１３ｂと画素容量Ｃ３の一方の電極との間に接続されている。トランジスターＱＰ３は、データ分割線１３ｂと駆動トランジスターＱＰ１のドレインとの間に接続されている。トランジスターＱＰ４は、駆動トランジスターＱＰ１のドレインと発光素子Ｄ１の一方の端子（アノード）との間に接続されている。トランジスターＱＰ５は、リセット線１４と発光素子Ｄ１の一方の端子との間に接続されている。
【００７２】
また、表示パネル１０には、各列において１ブロックを構成する画素回路１１に対応して、転送容量Ｃ２と、初期化トランジスターＱＰ６とが設けられている。この例においては、トランジスターＱＰ１〜ＱＰ６として、ＰチャネルＭＯＳトランジスターが用いられる。なお、データ線１３ａとリセット線１４との間には、寄生容量Ｃｐが存在する。
【００７３】
発光素子Ｄ１は、例えば、シリコン基板に形成されたアノードと光透過性を有するカソードとによって白色の有機ＥＬ層を挟持したＯＬＥＤである。発光素子Ｄ１のアノードは、画素回路毎に個別に設けられる画素電極である。これに対して、発光素子Ｄ１のカソードは、全ての画素回路に共通に設けられる共通電極であり、画素回路１１における低電位側の電源電位Ｖctに保たれる。
【００７４】
発光素子Ｄ１の出射側（カソード側）には、ＲＧＢのいずれかに対応したカラーフィルターが設けられている。なお、白色の有機ＥＬ層を挟んで配置される２つの反射層間の光学距離を調整してキャビティ構造を形成し、発光素子Ｄ１から出射される光の波長を設定しても良い。この場合には、カラーフィルターが設けられても良いし、設けられなくても良い。
【００７５】
そのような発光素子Ｄ１において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが有機ＥＬ層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、シリコン基板（アノード）とは反対側のカソードを透過し、カラーフィルターによる着色を経て、表示パネル１０から出射される。
【００７６】
また、表示パネル１０には、第１の方向に延在するＭ本の制御線１５と、Ｍ本の制御線１６と、Ｍ本の制御線１７と、Ｋ本の制御線１８とが設けられている。ここで、Ｋは、ブロック数に相当し、画素回路の行数Ｍを１ブロックに含まれる画素回路の数で割った値（自然数）である。
【００７７】
図２に示すゲート線駆動回路２１及び２２は、第ｍ行の走査線１２に走査信号Ｇwr(m)を供給する。また、ゲート線駆動回路２１及び２２は、第ｍ行の制御線１５に制御信号Ｇcmp(m)を供給し、第ｍ行の制御線１６に制御信号Ｇel(m)を供給し、第ｍ行の制御線１７に制御信号Ｇorst(m)を供給し、第ｋブロックの制御線１８に制御信号Ｇfix(k)を供給する。
【００７８】
データ線１３ａには、転送容量Ｃ２の一方の電極と、トランジスターＱＰ６のソース及びドレインの内の一方とが、電気的に接続されている。また、転送容量Ｃ２の他方の電極と、トランジスターＱＰ６のソース及びドレインの内の他方とは、データ分割線１３ｂに電気的に接続されている。
【００７９】
即ち、データ線１３ａとデータ分割線１３ｂとの間に、転送容量Ｃ２とトランジスターＱＰ６とが並列に接続されている。トランジスターＱＰ６のゲートは、制御線１８に電気的に接続され、制御信号Ｇfix(k)が供給される。トランジスターＱＰ６は、主として、データ線１３ａとデータ分割線１３ｂとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。
【００８０】
トランジスターＱＰ２のソース及びドレインの内の一方は、データ分割線１３ｂに電気的に接続されており、ソース及びドレインの内の他方は、駆動トランジスターＱＰ１のゲートと、画素容量Ｃ３の一方の電極とに電気的に接続されている。トランジスターＱＰ２のゲートは、走査線１２に電気的に接続され、走査信号Ｇwr(m)が供給される。トランジスターＱＰ２は、データ分割線１３ｂに接続された転送容量Ｃ２の他方の電極と、駆動トランジスターＱＰ１のゲートとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。
【００８１】
画素容量Ｃ３の他方の電極は、表示パネル１０における高電位側の電源電位Ｖelが供給される電源給電線１９に電気的に接続されている。それにより、画素容量Ｃ３は、駆動トランジスターＱＰ１のゲート・ソース間の電圧を保持する容量として機能する。
【００８２】
駆動トランジスターＱＰ１のソースは、電源給電線１９に電気的に接続されており、ドレインは、トランジスターＱＰ３のソース及びドレインの内の一方と、トランジスターＱＰ４のソースとに電気的に接続されている。駆動トランジスターＱＰ１は、ソース・ゲート間の電圧に応じたドレイン電流を流して発光素子Ｄ１を駆動する。
【００８３】
トランジスターＱＰ３のソース及びドレインの内の他方は、データ分割線１３ｂに電気的に接続されている。トランジスターＱＰ３のゲートは、制御線１５に電気的に接続され、制御信号Ｇcmp(m)が供給される。トランジスターＱＰ３は、トランジスターＱＰ２を介して駆動トランジスターＱＰ１のゲートとドレインとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。
【００８４】
トランジスターＱＰ４のドレインは、発光素子Ｄ１のアノードとトランジスターＱＰ５のソースとに電気的に接続されている。トランジスターＱＰ４のゲートは、制御線１６に電気的に接続され、制御信号Ｇel(m)が供給される。トランジスターＱＰ４は、駆動トランジスターＱＰ１のドレインと、発光素子Ｄ１のアノードとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。
【００８５】
トランジスターＱＰ５のドレインは、リセット線１４に電気的に接続され、リセット電位Ｖorstに保たれている。トランジスターＱＰ５のゲートは、制御線１７に電気的に接続され、制御信号Ｇorst(m)が供給される。トランジスターＱＰ５は、リセット線１４と発光素子Ｄ１のアノードとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。
【００８６】
トランジスターＱＰ１〜ＱＰ６は、シリコン基板のＮウエルに形成されても良い。その場合に、トランジスターＱＰ１〜ＱＰ６のバックゲート（Ｎウエル）には、表示パネル１０における高電位側の電源電位Ｖelが供給される。なお、トランジスターＱＰ１〜ＱＰ６は、薄膜トランジスターであっても良い。
【００８７】
また、画素容量Ｃ３としては、駆動トランジスターＱＰ１のゲートに付随する寄生容量を用いても良い。あるいは、画素容量Ｃ３として、シリコン基板上に設けられた複数の異なる配線層における配線で層間絶縁膜を挟持することによって形成された容量を用いても良い。
【００８８】
＜表示装置の表示動作＞
図２〜図５に示す表示装置の通常動作モードにおける表示動作について、図６を参照しながら説明する。図６は、表示装置の表示動作を説明するためのタイミングチャートである。電源投入後にパワーオンリセットが解除されると、表示コントロール部３は、表示装置２に表示動作を開始させると共に、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣを周期的にローレベルに活性化する。
【００８９】
図６に示すように、表示コントロール部３は、１水平同期期間（１Ｈ）内の所定の期間において、制御信号Ｓel(1)〜Ｓel(18)をハイレベルに順次活性化すると共に、制御信号Ｇiniをハイレベルに活性化し、制御信号Ｇcplをローレベルに非活性化する。それにより、デマルチプレクサーＤＭ（i）において、制御信号Ｓel(1)〜Ｓel(18)が印加されるトランスミッションゲート３２が順次オンする。また、レベル制御回路ＬＳにおいて、トランスミッションゲート３４がオンし、トランスミッションゲート３３がオフする。
【００９０】
また、階調信号供給回路３１は、上記所定の期間において、第ｉ番目のグループのデータ線１３ａに対応する階調信号Ｖd(i)の電位を、第ｉ番目のグループにおける第１列、第２列、…、第１８列の画素の階調レベルに対応する階調電位に順番に切り換える。それにより、第ｉ番目のグループにおける第１列、第２列、…、第１８列の画素に対応する保持容量Ｃ１にそれぞれの階調電位が充電される。上記所定の期間の経過後、表示コントロール部３は、制御信号Ｇiniをローレベルに非活性化し、制御信号Ｇcplをハイレベルに活性化する。
【００９１】
一方、ゲート線駆動回路２１及び２２は、１垂直同期期間内の第ｍ番目及び第（ｍ＋１）番目の水平同期期間において、第ｍ行の制御線１７に供給される制御信号Ｇorst(m)をローレベルに活性化すると共に、第ｍ行の制御線１６に供給される制御信号Ｇel(m)をハイレベルに非活性化する。
【００９２】
また、ゲート線駆動回路２１及び２２は、１垂直同期期間内の第ｍ番目の水平同期期間において、第ｋブロックの制御線１８に供給される制御信号Ｇfix(k)、第ｍ行の走査線１２に供給される走査信号Ｇwr(m)、及び、第ｍ行の制御線１５に供給される制御信号Ｇcmp(m)を、ローレベルに順次活性化する。
【００９３】
さらに、１垂直同期期間内の第ｍ番目及び第（ｍ＋１）番目の水平同期期間が終了した後に、ゲート線駆動回路２１及び２２は、第ｍ行の制御線１７に供給される制御信号Ｇorst(m)をハイレベルに非活性化すると共に、第ｍ行の制御線１６に供給される制御信号Ｇel(m)をローレベルに活性化する。
【００９４】
それにより、第ｍ番目の水平同期期間において、第ｍ行のラインの駆動期間（初期化期間、補償期間、及び、書込期間）が設けられ、第（ｍ＋２）番目の水平同期期間以降において、第ｍ行のラインの発光期間が設けられる。そして、１つのラインについて、駆動期間の開始から１垂直同期期間が経過した後に、再び駆動期間が設けられる。従って、発光期間→初期化期間→補償期間→書込期間→発光期間というサイクルが繰り返される。以下においては、あるグループにおいて左端に位置する第ｍ行第ｎ列の画素回路１１の表示動作について説明する。
【００９５】
＜発光期間＞
図７は、発光期間における画素回路等の動作を説明するための回路図である。図７においては、オフ状態のトランスミッションゲート及びトランジスターに「×」印を付している。以下の図８〜図１０においても同様である。図６に示すように、第ｍ行の画素の発光期間においては、制御信号Ｇorst(m)がハイレベルであり、制御信号Ｇel(m)がローレベルであり、制御信号Ｇfix(k)がハイレベルであり、走査信号Ｇwr(m)がハイレベルであり、制御信号Ｇcmp(m)がハイレベルである。
【００９６】
従って、図７に示すように、第ｍ行第ｎ列の画素回路１１においては、トランジスターＱＰ４がオンする一方、トランジスターＱＰ２、ＱＰ３、及び、ＱＰ５がオフする。また、トランジスターＱＰ６がオフする。それにより、駆動トランジスターＱＰ１は、画素容量Ｃ３によって保持された電圧、即ち、ゲート・ソース間の電圧に応じた駆動電流Ｉｄを発光素子Ｄ１に供給する。発光素子Ｄ１は、駆動トランジスターＱＰ１から階調電位に応じた駆動電流Ｉｄを供給され、駆動電流Ｉｄに応じた輝度で発光する。
【００９７】
第ｍ行のラインの発光期間は、第ｍ行以外のラインが駆動されている期間であるから、デマルチプレクサーＤＭ（i）及びレベル制御回路ＬＳにおいては、トランスミッションゲート３２〜３４が第ｍ行以外のラインを駆動するためにオン又はオフするので、データ線１３ａ及びデータ分割線１３ｂの電位は適宜変動する。但し、第ｍ行の画素回路１１においては、トランジスターＱＰ２、ＱＰ３、及び、ＱＰ５がオフしているので、第ｍ行の画素回路１１は、データ線１３ａ及びデータ分割線１３ｂの電位変動の影響を受けない。
【００９８】
＜初期化期間＞
図８は、初期化期間における画素回路等の動作を説明するための回路図である。図６に示すように、第ｍ行の初期化期間においては、制御信号Ｇorst(m)がローレベルであり、制御信号Ｇel(m)がハイレベルであり、制御信号Ｇfix(k)がローレベルであり、走査信号Ｇwr(m)がハイレベルであり、制御信号Ｇcmp(m)がハイレベルである。
【００９９】
従って、図８に示すように、第ｍ行第ｎ列の画素回路１１においては、トランジスターＱＰ５がオンする一方、トランジスターＱＰ２、ＱＰ３、及び、ＱＰ４がオフする。また、トランジスターＱＰ６がオンする。それにより、発光素子Ｄ１に供給される電流の経路が遮断されるので、発光素子Ｄ１はオフ（非発光）状態となる。
【０１００】
レベル制御回路ＬＳにおいては、制御信号Ｇiniがハイレベルになるのでトランスミッションゲート３４がオンし、制御信号Ｇcplがローレベルになるのでトランスミッションゲート３３がオフする。そのため、転送容量Ｃ２の一方の電極に接続されたデータ線１３ａが、初期化電位Ｖiniに設定される。また、データ線１３ａとデータ分割線１３ｂとが電気的に接続されて、転送容量Ｃ２の他方の電極も初期化電位Ｖiniに設定される。それにより、転送容量Ｃ２が初期化される。
【０１０１】
本実施形態においては、第ｍ行第ｎ列の画素回路１１が接続されているデータ分割線１３ｂに、第（ｍ＋１）行第ｎ列の画素回路１１も接続されている。従って、第ｍ行及び第（ｍ＋１）行の初期化期間において活性化される制御信号Ｇfix(k)によって制御されるトランジスターＱＰ６が、第（ｍ＋１）行の初期化期間においてもオンする。
【０１０２】
＜補償期間＞
図９は、補償期間における画素回路等の動作を説明するための回路図である。図６に示すように、初期化期間が終了した後に、補償期間が開始する。第ｍ行の補償期間においては、制御信号Ｇorst(m)がローレベルであり、制御信号Ｇel(m)がハイレベルであり、制御信号Ｇfix(k)がハイレベルであり、走査信号Ｇwr(m)がローレベルであり、制御信号Ｇcmp(m)がローレベルである。
【０１０３】
従って、図９に示すように、第ｍ行第ｎ列の画素回路１１においては、トランジスターＱＰ２、ＱＰ３、及び、ＱＰ５がオンする一方、トランジスターＱＰ４がオフする。また、トランジスターＱＰ６がオフする。それにより、駆動トランジスターＱＰ１のゲート及びドレインがトランジスターＱＰ２及びＱＰ３を介してデータ分割線１３ｂに接続されるので、駆動トランジスターＱＰ１の閾値電圧をＶthとすると、駆動トランジスターＱＰ１のゲート電位は（Ｖel−Ｖth）に漸近して行く。
【０１０４】
このとき、駆動トランジスターＱＰ１にドレイン電流が流れて、転送容量Ｃ２が充電される。各列において、データ分割線１３ｂは、１ブロックの画素回路１１のみに接続されており、従来の構成と比較して短くなっている。それにより、データ分割線１３ｂに付随する寄生容量への充電又は放電に要する時間が短縮され、補償期間自体が短縮される。
【０１０５】
一方、トランジスターＱＰ４はオフしているので、駆動トランジスターＱＰ１のドレインは、発光素子Ｄ１と電気的に非接続である。また、初期化期間と同様に、トランジスターＱＰ５がオンすることによって、発光素子Ｄ１のアノードとリセット線１４とが電気的に接続されて、アノードの電位がリセット電位Ｖorstに設定される。
【０１０６】
レベル制御回路ＬＳにおいては、制御信号Ｇiniがハイレベルになるのでトランスミッションゲート３４がオンし、転送容量Ｃ２の一方の電極に接続されたデータ線１３ａが初期化電位Ｖiniに維持される。また、制御信号Ｇcplがローレベルになるのでトランスミッションゲート３３がオフする。
【０１０７】
＜書込期間＞
図１０は、書込期間における画素回路等の動作を説明するための回路図である。図６に示すように、補償期間が終了した後に、書込期間が開始する。第ｍ行の書込期間においては、制御信号Ｇorst(m)がローレベルであり、制御信号Ｇel(m)がハイレベルであり、制御信号Ｇfix(k)がハイレベルであり、走査信号Ｇwr(m)がローレベルであり、制御信号Ｇcmp(m)がハイレベルである。
【０１０８】
従って、図１０に示すように、第ｍ行第ｎ列の画素回路１１において、トランジスターＱＰ２及びＱＰ５がオンする一方、トランジスターＱＰ３及びＱＰ４がオフする。また、トランジスターＱＰ６がオフする。トランジスターＱＰ４がオフしているので、駆動トランジスターＱＰ１のドレインは、発光素子Ｄ１と電気的に非接続である。また、初期化期間と同様に、トランジスターＱＰ５がオンすることによって、発光素子Ｄ１のアノードとリセット線１４とが電気的に接続されて、アノードの電位がリセット電位Ｖorstに設定される。
【０１０９】
レベル制御回路ＬＳにおいては、制御信号Ｇiniがローレベルになるのでトランスミッションゲート３４がオフし、制御信号Ｇcplがハイレベルになるのでトランスミッションゲート３３がオンする。従って、データ線１３ａ及び転送容量Ｃ２への初期化電位Ｖiniの供給が停止されると共に、データ線１３ａ及び転送容量Ｃ２に保持容量Ｃ１の一方の電極が接続され、保持容量Ｃ１に充電されていた階調電位に基づいて転送容量Ｃ２が充電される。
【０１１０】
また、階調電位に基づく電位が駆動トランジスターＱＰ１のゲートに供給されて、画素容量Ｃ３に充電される。その際に、駆動トランジスターＱＰ１のゲート電位の変化量は、データ線１３ａの電位の変化量を、転送容量Ｃ２と画素容量Ｃ３及びデータ分割線１３ｂに付随する寄生容量とによって分圧したものとなる。
【０１１１】
なお、図５等においては、トランジスターＱＰ３が駆動トランジスターＱＰ１のドレインとデータ分割線１３ｂとの間に接続されているが、トランジスターＱＰ３を駆動トランジスターＱＰ１のドレインとゲートとの間に接続しても良い。あるいは、トランジスターＱＰ５を省略しても良い。
【０１１２】
また、図５等においては、トランジスターＱＰ６及び転送容量Ｃ２が２つの画素回路１１に対して１つずつ設けられているが、トランジスターＱＰ６及び転送容量Ｃ２を１つの画素回路１１に対して１つずつ設けても良い。従って、トランジスターＱＰ６及び転送容量Ｃ２は、必ずしも画素回路１１の外部に配置する必要はなく、画素回路１１の内部に配置しても良い。
【０１１３】
あるいは、データ線１３ａをグループ化せずに、デマルチプレクサーＤＭ（図２）を用いないで全てのデータ線１３ａに階調信号を一斉に供給するようにしても良い。その場合には、階調信号供給回路３１の増幅器が、デマルチプレクサーＤＭを介さずにデータ線１３ａを駆動することになる。
【０１１４】
さらに、図５等においては、画素回路１１においてＰチャネルＭＯＳトランジスターが用いられているが、ＰチャネルＭＯＳトランジスターの替りにＮチャネルＭＯＳトランジスターを用いても良い。画素回路１１においてＮチャネルＭＯＳトランジスターを用いる場合には、トランジスターのソース及びドレインの接続関係、及び、ゲート信号の極性が、上記とは逆になる。また、上記の階調信号Ｖd(i)に対して極性が反転した階調信号を画素回路１１に供給すれば良い。あるいは、ＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとを適宜組み合わせて用いても良い。
【０１１５】
＜テスト端子側のセレクター回路＞
再び図５を参照すると、図５には、テスト端子側に設けられたセレクター回路４０が示されている。セレクター回路４０は、データ線１３ａに接続された入力端子を有するトランスミッションゲート４１と、リセット線１４に接続された入力端子を有するトランスミッションゲート４２とを含んでいる。また、セレクター回路４０は、トランスミッションゲート４１及び４２の出力端子とテスト端子９０との間に接続されたトランスミッションゲート４３と、デコーダー４４とを含んでいる。
【０１１６】
セレクター回路４０は、選択された所定数の列の画素回路１１に接続される所定数のデータ線１３ａ及び所定数のリセット線１４の内の選択された一方を、複数のテスト端子９０に電気的に接続する。以下においては、一例として、５４個のテスト端子９０が設けられている場合について説明する。
【０１１７】
例えば、図５に示されている第１のテスト端子９０は、第１列、第５５列、第１０９列、・・・のデータ線１３ａ又はリセット線１４に接続可能となっている。同様に、第２のテスト端子９０は、第２列、第５６列、第１１０列、・・・のデータ線１３ａ又はリセット線１４に接続可能となっている。
【０１１８】
図２に示す制御回路６０から供給される制御信号Ｓ１がローレベルであると、トランスミッションゲート４１がオンすると共に、トランスミッションゲート４２がオフして、データ線１３ａが選択される。一方、制御信号Ｓ１がハイレベルであると、トランスミッションゲート４１がオフすると共に、トランスミッションゲート４２がオンして、リセット線１４が選択される。
【０１１９】
制御回路６０から供給されるアドレス信号Ａ０は、所定のビット数を有しており、各々のテスト端子９０に接続されるデータ線１３ａ又はリセット線１４の番号を表している。デコーダー４４は、アドレス信号Ａ０をデコードすることにより、対応するデータ線１３ａ又はリセット線１４の番号がアドレス信号Ａ０によって指定されたときに、出力信号をハイレベルに活性化する。それにより、トランスミッションゲート４３がオンする。例えば、アドレス信号Ａ０が「１」を表す場合には、第１列、第２列、…、第５４列のデータ線１３ａ又はリセット線１４が、５４個のテスト端子９０に電気的に接続される。
【０１２０】
＜入力端子側のセレクター回路＞
図１１は、入力端子側に設けられたセレクター回路を示す図である。図１１に示すように、セレクター回路５０は、複数のトランスミッションゲート５１〜５３を含んでいる。複数のトランスミッションゲート５１は、複数列の画素回路１１に接続された複数のリセット線１４と、リセット電位Ｖorstが供給される配線５４との間に接続されている。複数のトランスミッションゲート５２は、複数のリセット線１４と、所定数（例えば、８本）のモニター線５５との間に接続されている。所定数（例えば、８個）のトランスミッションゲート５３は、それらのモニター線５５と、複数の入力端子の内の所定数（例えば、８個）の入力端子８１〜８８との間に接続されている。
【０１２１】
通常動作モードにおいては、図２に示す制御回路６０が制御信号Ｓ２をローレベルにするので、トランスミッションゲート５１がオンして、トランスミッションゲート５３がオフする。それにより、リセット線１４にリセット電位Ｖorstが供給されると共に、入力端子８１〜８８がモニター線５５と電気的に非接続になる。また、制御回路６０がアドレス信号Ａ１〜ＡＮをローレベルに非活性化するので、トランスミッションゲート５２がオフする。
【０１２２】
一方、テストモードにおいては、制御回路６０が制御信号Ｓ２をハイレベルにするので、トランスミッションゲート５１がオフして、トランスミッションゲート５２がオンする。それにより、リセット線１４にリセット電位Ｖorstが供給されなくなると共に、入力端子８１〜８８がモニター線５５に電気的に接続される。また、制御回路６０が、アドレス信号Ａ１〜ＡＮの内の１つをハイレベルに活性化する。それにより、ハイレベルのアドレス信号が供給されるトランスミッションゲート５２がオンして、アドレス信号によって指定されたリセット線１４をモニター線５５に電気的に接続する。
【０１２３】
その結果、アドレス信号によって指定された８本のリセット線１４が、８個の入力端子８１〜８８に電気的に接続される。このように、セレクター回路５０は、選択された所定数の列の画素回路１１に接続された所定数のリセット線１４を、複数の入力端子の内の所定数の入力端子８１〜８８に電気的に接続する。それにより、図５に示すテスト端子９０がデータ線１３ａに接続されているときにおいても、入力端子８１〜８８を用いてリセット線１４をモニターすることが可能となる。
【０１２４】
＜増幅器等の検査＞
図１２は、テストモードにおいて増幅器等を検査する際の接続状態を示す回路図である。図１２においては、オン状態のトランスミッションゲート及びトランジスターに「○」印を付し、オフ状態のトランスミッションゲート及びトランジスターに「×」印を付している。以下の図１３及び図１４においても同様である。
【０１２５】
テストモードにおいて階調信号供給回路の増幅器３１ｂ等を検査する際に、図２に示す制御回路６０は、トランスミッションゲート３２及び３３をオン状態に制御すると共に、トランスミッションゲート３４をオフ状態に制御する。また、制御回路６０は、トランスミッションゲート４１及び４３をオン状態に制御すると共に、トランスミッションゲート４２をオフ状態に制御する。
【０１２６】
一方、ゲート線駆動回路２１及び２２は、トランジスターＱＰ６をオフ状態に制御する。それにより、増幅器３１ｂの出力信号がテスト端子９０に供給されるので、ＩＣテスターを用いてテスト端子９０の電位を測定することにより、増幅器３１ｂの良否、及び、データ線１３ａの断線の有無を簡単に検査することができる。
【０１２７】
あるいは、制御回路６０が、トランスミッションゲート４２及び４３をオン状態に制御すると共に、トランスミッションゲート４１をオフ状態に制御した場合には、リセット電位Ｖorstの配線がテスト端子９０に電気的に接続されるので、リセット電位Ｖorstを供給する配線やリセット線１４の断線の有無を簡単に検査することができる。
【０１２８】
＜保持容量の検査＞
図１３（ａ）は、テストモードにおいて保持容量を検査する際の接続状態を示す回路図である。テストモードにおいて保持容量Ｃ１を検査する際に、図２に示す制御回路６０は、トランスミッションゲート３２をオフ状態に制御すると共に、トランスミッションゲート３３及び３４をオン状態に制御する。一方、ゲート線駆動回路２１及び２２が、トランジスターＱＰ６をオフ状態に制御する。
【０１２９】
それにより、トランスミッションゲート３４及び３３を介して保持容量Ｃ１の第１の電極に初期化電位Ｖiniが印加される。保持容量Ｃ１にリーク電流が流れると電源電流が増加するので、ＩＣテスターを用いて電源電流を測定することにより、電源電流の値に基づいて保持容量Ｃ１の良否を簡単に検査することができる。または、ＩＣテスターを用いて、初期化電位Ｖiniをデータ線駆動回路３０に供給し、初期化電位Ｖiniの配線に流れる電流を測定しても良い。
【０１３０】
あるいは、ＩＣテスターを用いて、データ線１３ａに電気的に接続されたテスト端子９０の電位を測定することにより、テスト端子９０における初期化電位Ｖiniの値に基づいて保持容量Ｃ１の良否を検査しても良い。その場合には、制御回路６０が、トランスミッションゲート４１及び４３をオン状態に制御すると共に、トランスミッションゲート４２をオフ状態に制御する。
【０１３１】
＜転送容量の検査＞
図１３（ｂ）は、テストモードにおいて転送容量を検査する際の接続状態を示す回路図である。テストモードにおいて転送容量Ｃ２を検査する際に、図２に示す制御回路６０は、トランスミッションゲート３３をオフ状態に制御すると共に、トランスミッションゲート３４をオン状態に制御する。
【０１３２】
一方、ゲート線駆動回路２１及び２２は、トランジスターＱＰ６をオフ状態に制御すると共に、選択された行の画素回路１１においてリセット線１４からデータ分割線１３ｂにリセット電位Ｖorstを印加するようにトランジスターＱＰ２〜ＱＰ５をオン状態に制御する。その際に、リセット電位Ｖorstの値と電源電位Ｖelの値とを略等しくしても良い。また、ＩＣテスターを用いて、初期化電位Ｖiniがデータ線駆動回路３０に供給される。
【０１３３】
それにより、トランスミッションゲート３４を介して転送容量Ｃ２の第１の電極に初期化電位Ｖiniが印加されると共に、転送容量Ｃ２の第２の電極及び駆動トランジスターＱＰ１のゲートにリセット電位Ｖorstが印加される。転送容量Ｃ２にリーク電流が流れると初期化電位Ｖiniの配線にも電流が流れるので、ＩＣテスターを用いて、初期化電位Ｖiniの配線に流れる電流を測定することにより、転送容量Ｃ２の良否を簡単に検査することができる。
【０１３４】
＜トランジスター及び画素容量の検査＞
図１４（ａ）は、テストモードにおいてトランジスターを検査する際の接続状態を示す回路図である。テストモードにおいてトランジスターを検査する際に、図２に示す制御回路６０は、トランスミッションゲート３３をオフ状態に制御すると共に、トランスミッションゲート３４をオン状態に制御する。また、制御回路６０は、トランスミッションゲート４１及び５１（図１１）をオフ状態に制御すると共に、トランスミッションゲート４２及び４３をオン状態に制御する。
【０１３５】
一方、ゲート線駆動回路２１及び２２は、選択された行の画素回路１１に接続されているトランジスターＱＰ６をオン状態に制御する。また、ゲート線駆動回路２１及び２２は、選択された行の画素回路１１においてデータ線１３ａから画素容量Ｃ３の第１の電極に初期化電位Ｖiniを印加して駆動トランジスターＱＰ１の駆動電流をリセット線１４に供給するように、トランジスターＱＰ２、ＱＰ４、及び、ＱＰ５をオン状態に制御すると共に、トランジスターＱＰ３をオフ状態に制御する。
【０１３６】
それにより、トランスミッションゲート３４を介して画素容量Ｃ３の一方の電極に初期化電位Ｖiniが印加されると共に、駆動トランジスターＱＰ１の駆動電流がリセット線１４に供給される。従って、ＩＣテスターを用いて、リセット線１４に電気的に接続されたテスト端子９０における電流又は電位を測定することにより、トランジスターの良否を簡単に検査することができる。
【０１３７】
また、画素容量Ｃ３を検査する場合には、ＩＣテスターを用いて、初期化電位Ｖiniがデータ線駆動回路３０に供給される。画素容量Ｃ３にリーク電流が流れると初期化電位Ｖiniの配線にも電流が流れるので、ＩＣテスターを用いて、初期化電位Ｖiniの配線に流れる電流を測定することにより、画素容量Ｃ３の良否を簡単に検査することができる。
【０１３８】
＜トランジスターの検査２＞
図１４（ｂ）は、テストモードにおいてトランジスターを検査する際の接続状態を示す回路図である。テストモードにおいてトランジスターを検査する際に、図２に示す制御回路６０は、トランスミッションゲート３３及び３４をオフ状態に制御する。また、制御回路６０は、トランスミッションゲート４１及び４３をオン状態に制御すると共に、トランスミッションゲート４２をオフ状態に制御する。
【０１３９】
一方、ゲート線駆動回路２１及び２２は、選択された行の画素回路１１に接続されているトランジスターＱＰ６をオン状態に制御する。また、ゲート線駆動回路２１及び２２は、選択された行の画素回路１１においてリセット線１４からデータ線１３ａにリセット電位Ｖorstを印加するように、トランジスターＱＰ２をオフ状態に制御すると共に、トランジスターＱＰ３〜ＱＰ５をオン状態に制御する。
【０１４０】
それにより、データ線１３ａにリセット電位Ｖorstが印加される。従って、ＩＣテスターを用いて、データ線１３ａに電気的に接続されたテスト端子９０の電位を測定することにより、トランジスターの良否を簡単に検査することができる。
【０１４１】
以上の検査は、ＯＬＥＤの有機ＥＬ層の蒸着前に行うことが可能である。また、図２に示す入力端子８０には、ＦＰＣ基板との接続における信頼性を高めるためにＩＴＯ（酸化インジウムスズ）等の透明導電膜が形成されているが、テスト端子９０には、透明導電膜が形成されていない。
【０１４２】
本実施形態によれば、透明導電膜が形成されていないテスト端子のみにプローブ針を当てることによって、表示装置２の検査を行うことができる。また、本実施形態によれば、チップサイズの増大を抑えながら、短い検査時間で駆動回路や画素回路を電気的に検査することが可能な表示装置を提供することができる。
【０１４３】
＜電子機器＞
次に、本発明に係る電気光学装置を適用した電子機器の実施形態について説明する。図１に示す電気光学装置１は、画素が小サイズなので高精細な表示を行う用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。
【０１４４】
図１５は、ヘッドマウント・ディスプレイの外観を示す斜視図であり、図１６は、ヘッドマウント・ディスプレイの光学的な構成を示す平面図である。図１５に示すように、ヘッドマウント・ディスプレイ１００は、一般的な眼鏡と同様に、テンプル１１０と、ブリッジ１２０と、レンズ１０１Ｌ及び１０１Ｒとを備えている。また、図１６に示すように、ヘッドマウント・ディスプレイ１００には、ブリッジ１２０の近傍であってレンズ１０１Ｌ及び１０１Ｒの奥側（図中下側）に、左眼用の電気光学装置１Ｌと右眼用の電気光学装置１Ｒとが設けられる。
【０１４５】
電気光学装置１Ｌの画像表示面は、図１６において左側となるように配置されている。それにより、電気光学装置１Ｌの表示画像は、光学レンズ１０２Ｌを介して図中Ｌ方向に出射する。ハーフミラー１０３Ｌは、電気光学装置１Ｌの表示画像を図中Ｂ方向に反射させる一方、図中Ｆ方向から入射した光を透過させる。
【０１４６】
電気光学装置１Ｒの画像表示面は、電気光学装置１Ｌとは反対に、図１６において右側となるように配置されている。それにより電気光学装置１Ｒの表示画像は、光学レンズ１０２Ｒを介して図中Ｒ方向に出射する。ハーフミラー１０３Ｒは、電気光学装置１Ｒの表示画像を図中Ｂ方向に反射させる一方、図中Ｆ方向から入射した光を透過させる。
【０１４７】
このような構成によって、ヘッドマウント・ディスプレイ１００のユーザーは、電気光学装置１Ｌ及び１Ｒの表示画像を、外部の風景と重ね合わせたシースルー状態で観察することができる。また、ヘッドマウント・ディスプレイ１００において、視差を伴う両眼用画像の内の左眼用画像を電気光学装置１Ｌに表示させ、右眼用画像を電気光学装置１Ｒに表示させることにより、表示された画像があたかも奥行や立体感を持つかのようにユーザーに知覚させることができる（３Ｄ表示）。
【０１４８】
なお、電気光学装置１は、ヘッドマウント・ディスプレイ１００の他にも、ビデオカメラやレンズ交換式のデジタルカメラにおける電子式ビューファインダー等の電子機器に適用することが可能である。本実施形態によれば、電気光学装置又は電子機器の信頼性を向上させることができる。
【０１４９】
上記の実施形態においては、発光素子としてＯＬＥＤを用いる場合について説明したが、本発明においては、例えば、無機発光ダイオードやＬＥＤ（Light Emitting Diode）等のように、電流に応じた輝度で発光する発光素子を用いることができる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
【符号の説明】
【０１５０】
１、１Ｌ、１Ｒ…電気光学装置、２…表示装置、３…表示コントロール部、３ａ…電圧生成回路、４…ケース、５…ＦＰＣ基板、６…端子、１０…表示パネル、１１…画素回路、１２…走査線、１３ａ…データ線、１３ｂ…データ分割線、１４…リセット線、１５〜１８…制御線、１９…電源給電線、２１、２２…ゲート線駆動回路、２１ａ、２２ａ…ゲート信号生成回路、２１ｂ、２２ｂ…格納部、２１ｃ、２２ｃ…信号選択回路、３０…データ線駆動回路、３１…階調信号供給回路、３１ａ…ＤＡＣ、３１ｂ…増幅器、３２〜３４…トランスミッションゲート、４０、５０…セレクター回路、４１〜４３、５１〜５３…トランスミッションゲート、４４…デコーダー、５４…配線、５５…モニター線、６０…制御回路、７１、７２…モニター端子、８０〜８８…入力端子、９０…テスト端子、１００…ヘッドマウント・ディスプレイ、１０１Ｌ、１０１Ｒ…レンズ、１０２Ｌ、１０２Ｒ…光学レンズ、１０３Ｌ、１０３Ｒ…ハーフミラー、１１０…テンプル、１２０…ブリッジ、ＬＳ…レベル制御回路、ＤＭ…デマルチプレクサー、Ｄ１…発光素子、ＱＰ１〜ＱＰ６…ＰチャネルＭＯＳトランジスター、Ｃ１…保持容量、Ｃ２…転送容量、Ｃ３…画素容量、Ｃｐ…寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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