(57)【要約】【課題】半導体素子を配線基板に確実に搭載して半導体素子が安定的に作動する配線基板を提供することを課題とする。【解決手段】コア基板１５と、コア基板１５の上下面に同数ずつ積層された絶縁層１６ａ〜１６ｄと、コア基板１５の上下面および絶縁層１６ａ〜１６ｄの表面にそれぞれ異なる占有面積率で被着された導体層１３と、を具備してなる配線基板Ａであって、コア基板１５の上下面の導体層１３同士、およびコア基板１５を中心にして上面側および下面側のそれぞれ同順位に位置する導体層１３同士において、占有面積率の大きい方の導体厚みが、占有面積率の小さい方の導体厚みよりも薄いことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
コア基板と、該コア基板の上下面に同数ずつ積層された絶縁層と、前記コア基板の上下面および前記絶縁層の表面にそれぞれ異なる占有面積率で被着された導体層と、を具備してなる配線基板であって、前記コア基板の上下面の前記導体層同士、および前記コア基板を中心にして上面側および下面側のそれぞれ同順位に位置する前記導体層同士において、前記占有面積率の大きい方の導体厚みが、前記占有面積率の小さい方の導体厚みよりも薄いことを特徴とする配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子等を搭載するための配線基板に関するものである。
【背景技術】
【０００２】
図３に、半導体素子Ｓを搭載するための従来の配線基板Ｂの一例を示す。
配線基板Ｂは、絶縁基板２０と、導体層２３と、ソルダーレジスト層２４とから成る。
【０００３】
絶縁基板２０は、コア基板２５の上面に絶縁層２６ａ，２６ｂおよび下面に絶縁層２６ｃ，２６ｄを積層して成る。絶縁基板２０は、その上面中央部に半導体素子Ｓを搭載するための搭載部Ｘを有している。
コア基板２５は、例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等を含浸して硬化させた電気絶縁材料から成る。コア基板２５には、複数のスルーホール２７が形成されている。コア基板２５の熱膨張係数は、およそ８ｐｐｍ／℃程度である。コア基板２５の上下表面、およびスルーホール２７の内側には、導体層２３が被着されている。
絶縁層２６ａ〜２６ｄは、エポキシ樹脂やビスマレイミドトリアジン樹脂等の電気絶縁性樹脂から成る。絶縁層２６ａ〜２６ｄには、複数のビアホール２８が形成されている。絶縁層２６ａ〜２６ｄの熱膨張係数はおよそ４０ｐｐｍ／℃程度である。各絶縁層２６ａ〜２６ｄの表面、およびビアホール２８内には、導体層２３が被着されている。
導体層２３は、例えば銅から成る。導体層２３の熱膨張係数はおよそ１７ｐｐｍ／℃程度である。
搭載部Ｘには、多数の半導体素子接続パッド２１が配列形成されている。半導体素子接続パッド２１は、導体層２３により形成されている。これらの半導体素子接続パッド２１には、半導体素子Ｓの電極Ｔが半田を介して接続される。なお、半導体素子Ｓの電極Ｔと半導体素子接続パッド２１との接続は、例えば周知のリフロー処理により行われる。
さらに、絶縁層２６ｄには、多数の外部接続パッド２２が配列形成されている。外部接続パッド２２は、導体層２３により形成されている。外部接続パッド２２は、外部電気回路基板の導体層に半田を介して接続される。
【０００４】
導体層２３には、信号用と接地用と電源用とがある。
信号用の導体層２３は、多数の帯状の配線パターンを有している。これらの帯状の配線パターンは、例えば上面側の絶縁層２６ｂの表面を、搭載部Ｘの下方から絶縁層２６ｂの外周側に向けて互いに所定の間隔をあけて多数が延在している。
接地用または電源用の導体層２３は、複数の広面積のプレーン導体を有している。これらのプレーン導体は、コア基板２５の上下面や絶縁層２６ｂ~２６ｄの表面に形成されている。上面側の絶縁層２６ｂに形成されたプレーン導体は、信号用の導体層２３の周囲に所定の間隔をあけて配置されている。その他のプレーン導体は、コア基板２５の上下面や下面側の絶縁層２６ｃ、２６ｄ表面の略全面にわたり形成されている。
【０００５】
ソルダーレジスト層２４は、最表層の絶縁層２６ａ、２６ｄの表面に形成されている。上面側の絶縁層２６ａ表面に形成されたソルダーレジスト層２４は、半導体素子接続パッド２１の中央部を露出する開口部２４ａを有している。下面側の絶縁層２６ｄ表面に形成されたソルダーレジスト層２４は、外部接続パッド２２の中央部を露出する開口部２４ｂを有している。
【０００６】
ところで、従来の配線基板Ｂは、上述のように信号用および接地用および電源用の導体層２３を有している。このため、略全面にわたりプレーン導体が形成される層における導体層２３の占有面積率は、帯状の導体パターンが互いに所定の間隔をあけて多数形成された層における導体層２３の占有面積率に比べて大きくなる。
ところが、上述したように導体層２３の熱膨張係数と、コア基板２５の熱膨張係数および絶縁層２６ａ〜２６ｄの熱膨張係数とは異なるため、導体の占有面積率が大きい層と導体の占有面積率が小さい層とでは、例えば上述したリフロー処理の加熱冷却時において熱伸縮の挙動の違いが大きくなる。このため、配線基板Ｂに反りが生じてしまい、半導体素子Ｓの電極Ｔと半導体素子接続パッド２１との間の距離のバラツキが大きくなってしまい、半田を両者に確実に溶着できず、半導体素子を安定的に作動させることができないという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−９９６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、コア基板の上下面の導体層同士、およびコア基板を中心にして上面側および下面側のそれぞれ同順位に位置する導体層同士の熱伸縮の挙動差を小さくして配線基板の反りを抑制する。これにより、半導体素子を配線基板に確実に搭載して半導体素子が安定的に作動する配線基板を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の配線基板は、コア基板と、コア基板の上下面に同数ずつ積層された絶縁層と、コア基板の上下面および絶縁層の表面にそれぞれ異なる占有面積率で被着された導体層と、を具備してなる配線基板であって、コア基板の上下面の導体層同士、およびコア基板を中心にして上面側および下面側のそれぞれ同順位に位置する導体層同士において、占有面積率の大きい方の導体厚みが、占有面積率の小さい方の導体厚みよりも薄いことを特徴とするものである。
【発明の効果】
【００１０】
本発明の配線基板によれば、コア基板の上下面の導体層同士、およびコア基板を中心にして上面側および下面側のそれぞれ同順位に位置する導体層同士において、占有面積率の大きい方の導体厚みが、占有面積率の小さい方の導体厚みよりも薄くなるように形成されている。これにより、各導体層同士の体積差を低減して熱伸縮の挙動の違いを抑制し、配線基板に生じる反りを小さくする。このため、半導体素子搭載時に、半導体素子の電極と半導体素子接続パッドとの間の距離のバラツキを小さくして両者を半田で強固に接続することができる。その結果、半導体素子を安定的に作動させることが可能な配線基板を提供できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の配線基板の実施の形態の一例を示す概略断面図である。
【図２】図２は、本発明の配線基板の実施の形態の一例を示す要部拡大図である。
【図３】図３は、従来の配線基板の実施の形態の一例を示す概略断面図である。
【発明を実施するための形態】
【００１２】
まず、図１を基にして本発明の配線基板Ａの実施形態の一例を説明する。
配線基板Ａは、絶縁基板１０と、導体層１３と、ソルダーレジスト層１４とから成る。
【００１３】
絶縁基板１０は、コア基板１５の上面に絶縁層１６ａ、１６ｂおよび下面に絶縁層１６ｃ、１６ｄを積層して成る。絶縁基板１０は、その上面中央部に半導体素子Ｓを搭載するための搭載部Ｘを有している。
コア基板１５は、例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等を含浸して硬化させた電気絶縁材料から成る。
コア基板１５には、複数のスルーホール１７が形成されている。コア基板１５の上下表面、およびスルーホール１７の内側には、導体層１３が被着されている。
スルーホール１７は、例えばドリル加工やレーザー加工、あるいはブラスト加工により形成される。スルーホール１７の直径は、およそ１００μｍ〜３００μｍ程度である。コア基板１５の熱膨張係数は、およそ８ｐｐｍ／℃程度である。
【００１４】
絶縁層１６ａ〜１６ｄは、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂から成る。この熱硬化性樹脂には、酸化珪素粉末等の無機絶縁物フィラーを分散させてもよい。絶縁層１６ａ〜１６ｄの熱膨張係数は、およそ４０ｐｐｍ／℃程度である。
絶縁層１６ａ〜１６ｄには、複数のビアホール１８が形成されている。絶縁層１６ａ〜１６ｄの表面、およびビアホール１８内には、導体層１３が被着されている。
ビアホール１８は、例えばレーザー加工により形成される。ビアホール１８の直径は、およそ３０〜１００μｍ程度である。
【００１５】
導体層１３は、銅等の良導電性金属により形成される。導体層１３は、例えば周知のサブトラクティブ法や電解めっき法を用いたセミアディティブ法により形成される。導体層１３の熱膨張係数は、およそ１７ｐｐｍ／℃程度である。
【００１６】
搭載部Ｘには、多数の半導体素子接続パッド１１が配列形成されている。これらの半導体素子接続パッド１１は、導体層１３により形成されている。半導体素子接続パッド１１には、半導体素子Ｓの電極Ｔが半田を介して接続される。
なお、半導体素子Ｓの電極Ｔと半導体素子接続パッド１１との接続は、例えば周知のリフロー処理により行われる。
最下層の絶縁層１６ｄには、多数の外部接続パッド１２が配列形成されている。これらの外部接続パッド１２は、導体層１３により形成されている。外部接続パッド１２は、外部電気回路基板の配線に半田を介して接続される。
【００１７】
導体層１３には、信号用と接地用と電源用とがある。
信号用の導体層１３は、多数の帯状の配線パターンを有している。これらの帯状の配線パターンは、例えば上面側の絶縁層１６ｂの表面を、搭載部Ｘの下方から絶縁層１６ｂの外周側に向けて互いに所定の間隔をあけて多数が延在している。
接地用または電源用の導体層１３は、複数の広面積のプレーン導体を有している。これらのプレーン導体は、コア基板１５の上下面や絶縁層１６ｂ〜１６ｄの表面に形成されている。上面側の絶縁層１６ｂに形成されたプレーン導体は、信号用の導体層１３の周囲に所定の間隔をあけて配置されている。その他のプレーン導体は、コア基板１５の上下面や下面側の絶縁層１６ｃ、１６ｄ表面の略全面にわたり形成されている。
このため、略全面にわたりプレーン導体が形成される層における導体層１３の占有面積率は、帯状の導体パターンが互いに所定の間隔をあけて多数形成された層における導体層１３の占有面積率に比べて大きくなっている。
【００１８】
ソルダーレジスト層１４は、最表層の絶縁層１６ａ、１６ｄの表面に形成されている。上面側の絶縁層１６ａ表面に形成されたソルダーレジスト層１４は、半導体素子接続パッド１１の中央部を露出する開口部１４ａを有している。また、下面側の絶縁層１６ｄ表面に形成されたソルダーレジスト層１４は、外部接続パッド１２の中央部を露出する開口部１４ｂを有している。
【００１９】
ところで、本例の配線基板Ａでは、コア基板１５の上下面の導体層１３同士、およびコア基板１５を中心にして上面側および下面側のそれぞれ同順位に位置する導体層１３同士において、占有面積率の大きい方の導体厚みが、占有面積率の小さい方の導体厚みよりも薄くなるように形成されている。これにより、各導体層１３同士の体積差を低減して熱伸縮の挙動の違いを抑制し、配線基板Ａに生じる反りを小さくする。このため、半導体素子Ｓ搭載時に、半導体素子Ｓの電極Ｔと半導体素子接続パッド１１との間の距離のバラツキを小さくして両者を半田で強固に接続することができる。その結果、半導体素子Ｓを安定的に作動させることが可能な配線基板Ａを提供できる。
【００２０】
このように、同順位に位置する導体層１３同士において導体厚みに差を設けるには、同順位に位置する導体層１３を形成した後、そのうちの片方のみをエッチングにより薄くする方法が採用される。あるいは、導体層１３を電解めっき法により形成する場合、めっき浴槽内に第１の陽極板と第２の陽極板とを互いに対向するようにして設け、これらの第１および第２陽極板の間に、めっき被着面が第１および第２の陽極板に対峙するように製造途中の配線基板Ａを配置する。そして、導体厚みを厚くしたい側の被着面に対峙する陽極板の電流値を、導体厚みを薄くしたい側の被着面に対峙する陽極板の電流値よりも大きくした状態で導体層１３用のめっきを析出させることで形成できる。
【符号の説明】
【００２１】
１３              導体層
１５              コア基板
１６ａ〜１６ｄ    絶縁層
Ａ                配線基板
【図１】
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【図２】
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【図３】
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