(57)【要約】【課題】より低消費電力で高速化を図る。【解決手段】撮像素子は、複数の画素が行列状に配置された画素領域と、画素から出力される画素信号をＡＤ変換するＡＤ変換部が画素の列ごとに設けられ、同一の列に配置される複数の画素が、２本の垂直信号線を介してＡＤ変換部に接続されたカラムＡＤ信号処理部とを備える。そして、一方の垂直信号線を介して接続される画素がリセット動作または信号転送動作を行うのと並行的に、他方の垂直信号線を介して接続される画素から出力される画素信号をＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる。本技術は、例えば、CMOSイメージセンサに適用できる。【選択図】図２
2016012903.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が行列状に配置された画素領域と、
前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と
を備え、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
撮像素子。
【請求項２】
複数個の前記画素で前記画素を構成する一部を共有する共有画素ごとに、それぞれの前記共有画素が有する前記画素で交互に、前記リセット動作または前記信号転送動作と前記ＡＤ変換とが並列的に行われる
請求項１に記載の撮像素子。
【請求項３】
所定数の垂直信号線と前記ＡＤ変換部の入力端子との間に所定数のキャパシタがそれぞれ設けられ、それらのキャパシタと前記ＡＤ変換部の出力端子との間がスイッチを介して接続される
請求項１に記載の撮像素子。
【請求項４】
２つの前記カラムＡＤ信号処理部が、前記画素領域の列方向に対して上側と下側とにそれぞれ設けられる
請求項１に記載の撮像素子。
【請求項５】
前記ＡＤ変換部は、前記画素の１列ごとに設けられるとともに、その１列に配置されている複数の前記画素が第１の垂直信号線または第２の垂直信号線を介して前記ＡＤ変換部に接続されており、
前記第１の垂直信号線に接続された前記画素のリセット動作期間と、前記第２の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換するＡＤ変換期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換するＡＤ変換期間と、前記第２の垂直信号線に接続された前記画素のリセット動作期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素の信号転送期間と、前記第２の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換するＡＤ変換期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素で信号レベルの画素信号をＡＤ変換するＡＤ変換期間と、前記第２の垂直信号線に接続された前記画素の信号転送期間とを並列的に行う
請求項１に記載の撮像素子。
【請求項６】
前記ＡＤ変換部は、
前記画素信号をＡＤ変換した値を保持する保持部を有しており、
前記第２の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換した値を保持し、前記第２の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換した後に、それらの値の差分を出力し、
前記第１の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換した値を保持し、前記第１の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換した後に、それらの値の差分を出力する
請求項５に記載の撮像素子。
【請求項７】
前記ＡＤ変換部が有する比較器には、前記画素から出力される画素信号と、その画素信号をＡＤ変換するために比較されるランプ信号とが入力される差動対部が、所定数の前記垂直信号線ごとに並列的に設けられており、
前記差動対部ごとに、前記画素信号および前記ランプ信号の比較を行う活動状態と、前記画素信号および前記ランプ信号の比較を停止する待機状態とを切り替える切り替え部が設けられる
請求項１に記載の撮像素子。
【請求項８】
前記切り替え部は、前記画素信号および前記ランプ信号がそれぞれゲート電極に印加される一対のトランジスタのソース側に配置される
請求項７に記載の撮像素子。
【請求項９】
前記切り替え部は、前記画素信号および前記ランプ信号がそれぞれゲート電極に印加される一対のトランジスタのドレーン側に配置される
請求項７に記載の撮像素子。
【請求項１０】
前記切り替え部は、前記画素信号および前記ランプ信号がそれぞれゲート電極に印加される一対のトランジスタのソース側とドレーン側との両方に配置される
請求項７に記載の撮像素子。
【請求項１１】
前記差動対部ごとに、
前記画素信号および前記ランプ信号のレベルに応じた電位をそれぞれ保持する一対のキャパシタと、
前記差動対部のオートゼロ動作を実行するための一対のオートゼロ用のトランジスタと
が設けられており、
一対の前記オートゼロ用のトランジスタは、前記画素信号および前記ランプ信号がそれぞれゲート電極に印加される一対の比較用のトランジスタと前記キャパシタとのそれぞれの接続点と、前記比較用のトランジスタと前記切り替え部とのそれぞれの接続点との間を接続するように配置される
請求項７に記載の撮像素子。
【請求項１２】
前記差動対部ごとに、
前記画素信号および前記ランプ信号のレベルに応じた電位をそれぞれ保持する一対のキャパシタと、
前記差動対部のオートゼロ動作を実行するためのする一対のトランジスタと
が設けられており、
前記切り替え部は、前記画素信号および前記ランプ信号がそれぞれゲート電極に印加される一対の比較用のトランジスタのソース側に配置され、
一対の前記オートゼロ用のトランジスタは、前記比較用のトランジスタと前記キャパシタとのそれぞれの接続点と、前記切り替え部のソース側それぞれとの間を接続するように配置される
請求項７に記載の撮像素子。
【請求項１３】
所定数の前記差動対部において、前記ランプ信号が入力される側の回路構成が共用される
請求項７に記載の撮像素子。
【請求項１４】
複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部とを備える撮像素子の撮像方法において、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
ステップを含む撮像方法。
【請求項１５】
複数の画素が行列状に配置された画素領域と、
前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と
を有し、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子、撮像方法、および電子機器に関し、特に、より低消費電力で高速化を図ることができるようにした撮像素子、撮像方法、および電子機器に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。また、画素から出力される画素信号は、例えば、画素の列ごとに配置された複数のＡＤ（Analog to Digital）変換器によって並列的にＡＤ変換されて出力される。
【０００３】
このような固体撮像素子において、本願出願人は、例えば、ＡＤ変換器においてダウンカウントモードおよびアップカウントモードでカウント処理を行うことで、ＡＤ変換処理の高速化を図ることができる固体撮像素子を提案している（例えば、特許文献１参照）。
【０００４】
また、本願出願人は、例えば、複数回繰り返して、リセットレベルの画素信号と信号レベルの画素信号とをＡＤ変換することで、ノイズを低減することができる固体撮像素子を提案している（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３０３６４８号公報
【特許文献２】特開２００９−２９６４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来より、固体撮像素子に対して、画素信号を高速に読み出すことが強く要求されている。また、近年、いわゆるスマートフォンやウェアラブルデバイスなどの小型端末で利用されるアプリケーションが増大していることより、固体撮像素子の消費電力を抑制することも強く要求されている。例えば、従来、上述したようなカラム並列ＡＤ変換器の並列数を増加させることによって高速化が図られていたが、この場合、カラム並列ＡＤ変換器の並列数を増加させるのに比例して消費電力が増加するため、電力効率（＝速度／電力）を改善することは困難であった。即ち、高速化に伴って消費電力が増加し、低消費電力化に伴って速度が低下することになっていた。
【０００７】
本開示は、このような状況に鑑みてなされたものであり、より低消費電力で高速化を図ることができるようにするものである。
【課題を解決するための手段】
【０００８】
本開示の一側面の撮像素子は、複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部とを備え、所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる。
【０００９】
本開示の一側面の撮像方法は、複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部とを備える撮像素子の撮像方法において、所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われるステップを含む。
【００１０】
本開示の一側面の電子機器は、複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部とを有し、所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる撮像素子を備える。
【００１１】
本開示の一側面においては、所定数の垂直信号線のうちの、一部の垂直信号線を介して接続される画素がリセット動作または信号転送動作を行うのと並行的に、他の垂直信号線を介して接続される画素から出力される画素信号をＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる。
【発明の効果】
【００１２】
本開示の一側面によれば、より低消費電力で高速化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】画素およびカラム処理部の構成例を示すブロック図である。
【図３】撮像素子におけるＡＤ変換の動作を説明するタイミングチャートである。
【図４】従来の撮像素子におけるＡＤ変換の動作を説明するタイミングチャートである。
【図５】サンプルホールド技術を採用した従来の撮像素子におけるＡＤ変換の動作を説明するタイミングチャートである。
【図６】撮像素子の第２の実施の形態の構成例の一部を示すブロック図である。
【図７】撮像素子の第３の実施の形態の構成例の一部を示すブロック図である。
【図８】撮像素子によるCDS処理のシーケンスを説明する図である。
【図９】撮像素子によるCDS処理のシーケンスを説明する図である。
【図１０】撮像素子の第４の実施の形態の構成例の一部を示すブロック図である。
【図１１】コンパレータの回路構成を示す図である。
【図１２】コンパレータの駆動を説明するタイミングチャートである。
【図１３】コンパレータの回路構成の第１の変形例を示す図である。
【図１４】コンパレータの回路構成の第２の変形例を示す図である。
【図１５】コンパレータの回路構成の第３の変形例を示す図である。
【図１６】コンパレータの回路構成の第４の変形例を示す図である。
【図１７】本技術を適用した撮像装置の一実施の形態の構成例を示すブロック図である。
【図１８】イメージセンサを使用する使用例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１５】
図１は、本技術を適用した撮像素子の第１の実施の形態の構成例を示すブロック図である。
【００１６】
図１に示すように、撮像素子１１は、画素領域１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、ランプ信号生成回路１７、および制御回路１８を備えて構成される。
【００１７】
画素領域１２は、図示しない光学系により集光される光を受光する受光面である。画素領域１２には、複数の画素２１が行列状に配置されており、それぞれの画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号をそれぞれ出力し、それらの画素信号から、画素領域１２に結像する被写体の画像が構築される。
【００１８】
垂直駆動回路１３は、画素領域１２に配置される複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。
【００１９】
カラム信号処理回路１４は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。例えば、カラム信号処理回路１４は、画素２１の列数に応じた複数のカラム処理部４１（後述の図２参照）を有して構成され、画素２１の列ごとに並列的にCDS処理を行うことができる。
【００２０】
水平駆動回路１５は、画素領域１２に配置される複数の画素２１の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。
【００２１】
出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。
【００２２】
ランプ信号生成回路１７は、カラム信号処理回路１４が画素信号をＡＤ変換する際に参照する参照信号として、一定の勾配で時間の経過に従って降下する電圧（スロープ電圧）のランプ信号を生成し、カラム信号処理回路１４に供給する。
【００２３】
制御回路１８は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、制御回路１８は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。また、例えば、制御回路１８は、カラム信号処理回路１４において画素信号を高速にＡＤ変換することができるように画素２１から画素信号が読み出されるような制御を行う。
【００２４】
次に、図２には、撮像素子１１の画素２１およびカラム処理部４１の構成例が示されている。
【００２５】
図２には、図１の画素領域１２に配置される複数の画素２１のうち、所定の列（カラム）に並んで配置される２つの画素２１ａおよび２１ｂが示されている。また、図２には、カラム信号処理回路１４が有する複数のカラム処理部４１のうち、この列に対応して配置されるカラム処理部４１が示されている。
【００２６】
図示するように、撮像素子１１では、画素２１の１列に対して、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂの２本が設けられる。第１の垂直信号線２３ａには、画素２１ａ（例えば、奇数行目の画素２１）が接続され、第２の垂直信号線２３ｂには、画素２１ｂ（例えば、偶数行目の画素２１）が接続される。また、第１の垂直信号線２３ａには、ソースフォロワ回路を構成する定電流源４２ａが接続されており、第２の垂直信号線２３ｂには、ソースフォロワ回路を構成する定電流源４２ｂが接続されている。そして、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂは、この列に対応して配置される１つのカラム処理部４１に接続される。
【００２７】
画素２１ａは、ＰＤ３１ａ、転送トランジスタ３２ａ、ＦＤ部３３ａ、増幅トランジスタ３４ａ、選択トランジスタ３５ａ、およびリセットトランジスタ３６ａを備えて構成される。
【００２８】
ＰＤ３１ａは、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタ３２ａに接続されている。
【００２９】
転送トランジスタ３２ａは、垂直駆動回路１３から供給される転送信号TRGに従って駆動し、転送トランジスタ３２ａがオンになると、ＰＤ３１ａに蓄積されている電荷がＦＤ部３３ａに転送される。
【００３０】
ＦＤ部３３ａは、増幅トランジスタ３４ａのゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、ＰＤ３１ａから転送される電荷を蓄積する。
【００３１】
増幅トランジスタ３４ａは、ＦＤ部３３ａに蓄積されている電荷に応じたレベル（即ち、ＦＤ部３３ａの電位）の画素信号を、選択トランジスタ３５ａを介して第１の垂直信号線２３ａに出力する。つまり、ＦＤ部３３ａが増幅トランジスタ３４ａのゲート電極に接続される構成により、ＦＤ部３３ａおよび増幅トランジスタ３４ａは、ＰＤ３１ａにおいて発生した電荷を、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
【００３２】
選択トランジスタ３５ａは、垂直駆動回路１３から供給される選択信号SELに従って駆動し、選択トランジスタ３５ａがオンになると、増幅トランジスタ３４ａから出力される画素信号が第１の垂直信号線２３ａに出力可能な状態となる。
【００３３】
リセットトランジスタ３６ａは、垂直駆動回路１３から供給されるリセット信号RSTに従って駆動し、リセットトランジスタ３６ａがオンになると、ＦＤ部３３ａに蓄積されている電荷が電源配線Ｖｄｄに排出されて、ＦＤ部３３ａがリセットされる。
【００３４】
また、画素２１ｂは、画素２１ａと同様に、ＰＤ３１ｂ、転送トランジスタ３２ｂ、ＦＤ部３３ｂ、増幅トランジスタ３４ｂ、選択トランジスタ３５ｂ、およびリセットトランジスタ３６ｂを備えて構成される。従って、画素２１ｂの各部は、上述したような画素２１ａの各部と同様に動作するため、その詳細な説明は省略する。なお、以下適宜、画素２１ａと画素２１ｂとを区別する必要がない場合、単に画素２１と称し、画素２１を構成する各部についても同様に称する。
【００３５】
カラム処理部４１は、２つの入力スイッチ５１ａおよび５１ｂ、コンパレータ５２、カウンタ５３、並びに、出力スイッチ５４を備えて構成される。
【００３６】
コンパレータ５２のマイナス側の入力端子は、入力スイッチ５１ａを介して第１の垂直信号線２３ａに接続されるととともに、入力スイッチ５１ｂを介して第２の垂直信号線２３ｂに接続される。また、コンパレータ５２のプラス側の入力端子は、図１のランプ信号生成回路１７に接続される。コンパレータ５２の出力端子は、カウンタ５３の入力端子に接続されており、カウンタ５３の出力端子は、出力スイッチ５４を介してデータ出力信号線２４に接続される。
【００３７】
入力スイッチ５１ａおよび５１ｂは、図１の制御回路１８による制御に従って開閉し、コンパレータ５２のマイナス側の入力端子に対する接続を、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂのいずれか一方に切り替える。例えば、入力スイッチ５１ａが閉鎖されるとともに、入力スイッチ５１ｂが開放されると、コンパレータ５２のマイナス側の入力端子は第１の垂直信号線２３ａに接続され、画素２１ａから出力される画素信号がコンパレータ５２に入力される。一方、入力スイッチ５１ｂが閉鎖されるとともに、入力スイッチ５１ａが開放されると、コンパレータ５２のマイナス側の入力端子は第２の垂直信号線２３ｂに接続され、画素２１ｂから出力される画素信号がコンパレータ５２に入力される。
【００３８】
コンパレータ５２は、プラス側の入力端子に入力されるランプ信号と、マイナス側の入力端子に入力される画素信号との大小を比較し、その比較結果を示す比較結果信号を出力する。例えば、コンパレータ５２は、ランプ信号がアナログの画素信号よりも大きい場合にはハイレベルの比較結果信号を出力し、ランプ信号がアナログの画素信号以下となった場合にはローレベルの比較結果信号を出力する。
【００３９】
カウンタ５３は、例えば、ランプ信号生成回路１７から出力されるランプ信号の電位が一定の勾配で降下を開始したタイミングから、コンパレータ５２から出力される比較結果信号がハイレベルからローレベルに切り替わるタイミングまでの所定のクロック数をカウントする。従って、カウンタ５３がカウントしたカウント値は、コンパレータ５２に入力される画素信号のレベルに応じた値となり、これにより、画素２１から出力されるアナログの画素信号がデジタル値に変換される。
【００４０】
例えば、撮像素子１１では、画素２１のＦＤ部３３がリセットされた状態のリセットレベルの画素信号と、画素２１のＦＤ部３３がＰＤ３１で光電変換された電荷を保持した状態の信号レベルの画素信号とが、画素２１から出力される。そして、カラム処理部４１において画素信号をＡＤ変換する際に、それらの信号の差分を求めることによって、リセットノイズが除去された画素信号が出力される。また、カウンタ５３は、カウント値を保持する保持部５５を有しており、後述するように、カウント値を一時的に保持することができる。
【００４１】
出力スイッチ５４は、水平駆動回路１５から出力される駆動信号に従って開閉する。例えば、所定のカラム処理部４１が配置されている列の画素信号を出力するタイミングになると、水平駆動回路１５から出力される駆動信号に従って出力スイッチ５４が閉鎖され、カウンタ５３の出力端子がデータ出力信号線２４に接続される。これにより、カラム処理部４１においてＡＤ変換された画素信号がデータ出力信号線２４に出力される。
【００４２】
このように撮像素子１１は構成されており、カラム処理部４１は、画素２１ａから出力される画素信号と、画素２１ｂから出力される画素信号とを交互にＡＤ変換することができる。従って、撮像素子１１では、画素２１ａおよび画素２１ｂのうちの、一方がリセット動作または信号転送動作を行って画素信号のセトリング（Settling）を行うのと並行的に、他方から出力されて保持（Hold）される画素信号をカラム処理部４１がＡＤ変換する処理を、交互に繰り返して行うことができるように、画素信号の読み出しを制御することができる。
【００４３】
このように、撮像素子１１では、画素２１ａおよび画素２１ｂで、画素信号のＡＤ変換とセトリングとを同時並行的に行い、それらが交互に切り替わるような動作をすることで、カラム処理部４１におけるＡＤ変換を高速化することができる。また、撮像素子１１では、カラム処理部４１の個数を増加させることなくＡＤ変換を高速化すること、即ち、消費電力の増加を回避することができる。つまり、撮像素子１１は、より低消費電力でＡＤ変換処理の高速化を図ることができる。
【００４４】
次に、図３には、撮像素子１１におけるＡＤ変換の動作を説明するタイミングチャートが示されている。
【００４５】
図３では、上側から順に、第１の垂直信号線２３ａに接続される画素２１ａの動作、第２の垂直信号線２３ｂに接続される画素２１ｂの動作、および、カラム処理部４１の動作が示されている。
【００４６】
まず、第１の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、ＦＤ部３３ａをリセットし、リセットレベルの画素信号の出力が十分にセトリングされるまで待機する（リセット期間）。この動作と並行して、第１の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、その前の動作期間でセトリングされたＰＤ３１ｂの受光量に応じた信号レベルの画素信号の出力を保持し続ける。そして、カラム処理部４１は、画素２１ｂから出力される信号レベルの画素信号をＡＤ変換する（ＡＤ変換期間）。このとき、カラム処理部４１において、カウンタ５３は、画素２１ｂの信号レベルの画素信号に対応するカウント値を保持部５５に保持する。
【００４７】
次に、第２の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、第１の動作期間でセトリングされたリセットレベルの画素信号の出力を保持し続け、カラム処理部４１は、画素２１ａから出力されるリセットレベルの画素信号をＡＤ変換する。なお、このとき、カラム処理部４１では、画素２１ａのリセットレベルの画素信号に対応するカウント値を保持部５５に保持する。この動作と並行して、第２の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、ＦＤ部３３ｂをリセットし、リセットレベルの画素信号の出力が十分にセトリングされるまで待機する。
【００４８】
その後、第３の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、ＰＤ３１ａにおいて光電変換された電荷をＦＤ部３３ａに転送し、ＰＤ３１ａの受光量に応じた信号レベルの画素信号の出力が十分にセトリングされるまで待機する（信号転送期間）。この動作と並行して、第３の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、第２の動作期間でセトリングされたリセットレベルの画素信号の出力を保持し続け、カラム処理部４１は、画素２１ｂから出力されるリセットレベルの画素信号をＡＤ変換する。そして、カラム処理部４１では、このリセットレベルの画素信号に対応するカウント値と、保持部５５に保持している画素２１ｂの信号レベルの画素信号に対応するカウント値との差分を求め、リセットノイズを除去した画素信号を出力する。
【００４９】
そして、第４の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、第３の動作期間でセトリングされた信号レベルの画素信号の出力を保持し続け、カラム処理部４１は、画素２１ａから出力される信号レベルの画素信号をＡＤ変換する。そして、カラム処理部４１では、この信号の画素信号に対応するカウント値と、保持部５５に保持している画素２１ａのリセットレベルの画素信号に対応するカウント値との差分を求め、リセットノイズを除去した画素信号を出力する。この動作と並行して、第４の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、ＰＤ３１ｂにおいて光電変換された電荷をＦＤ部３３ｂに転送し、ＰＤ３１ｂの受光量に応じた信号レベルの画素信号の出力が十分にセトリングされるまで待機する。
【００５０】
第４の動作期間が終了した後、第１の動作期間に戻り、以下同様に、次の行の画素２１ａおよび画素２１ｂを動作対象として順次、第１の動作期間から第４の動作期間までの動作が繰り返して行われる。なお、画素２１ａと画素２１ｂとで、半周期ずつずれて各動作期間が行われるようにしてもよい。
【００５１】
以上のように、撮像素子１１では、画素２１ａおよび画素２１ｂの一方の画素信号をＡＤ変換するのと並行して、他方の画素信号のセトリングが行われる。これにより、撮像素子１１では、例えば、第１の動作期間で画素２１ｂの信号レベルの画素信号のＡＤ変換が完了した直後から、第２の動作期間で画素２１ａのリセットレベルの画素信号のＡＤ変換を実行することができる。同様に、第２の動作期間で画素２１ａのリセットレベルの画素信号のＡＤ変換が完了した直後から、第３の動作期間で画素２１ｂのリセットレベルの画素信号のＡＤ変換を実行することができる。さらに、第３の動作期間で画素２１ｂのリセットレベルの画素信号のＡＤ変換が完了した直後から、第４の動作期間で画素２１ａの信号レベルの画素信号のＡＤ変換を実行することができる。
【００５２】
従って、例えば、画素信号のセトリングが完了するまで、カラム処理部４１がＡＤ変換を待機するような構成と比較して、撮像素子１１は、より高速にＡＤ変換を行うことができる。
【００５３】
ここで、図４に示すタイミングチャートを参照して、従来の撮像素子におけるＡＤ変換の動作について説明する。
【００５４】
従来の撮像素子は、画素の１列に対して１本の垂直信号線が設けられて構成され、第１の動作期間において、画素は、ＦＤ部をリセットし、リセットレベルの画素信号の出力が十分にセトリングされるまで待機し、カラム処理部では処理は行われない。次に、第２の動作期間において、画素は、第１の動作期間でセトリングされたリセットレベルの画素信号の出力を保持し続け、カラム処理部は、画素から出力されるリセットレベルの画素信号をＡＤ変換する。
【００５５】
このＡＤ変換が完了した後、第３の動作期間において、画素は、ＰＤにおいて光電変換された電荷をＦＤ部に転送し、ＰＤの受光量に応じた信号レベルの画素信号の出力が十分にセトリングされるまで待機し、カラム処理部では処理は行われない。そして、第４の動作期間において、画素は、第３の動作期間でセトリングされた信号レベルの画素信号の出力を保持し続け、カラム処理部は、画素から出力される信号レベルの画素信号をＡＤ変換する。
【００５６】
このように、従来の撮像素子では、画素信号の出力がセトリングされる間、カラム処理部においてＡＤ変換は行われないため、図３に示したＡＤ変換の動作と比較して、画素信号をＡＤ変換して出力するのに、単純に約２倍の時間を要することになる。従って、その分だけ、撮像素子１１では、ＡＤ変換処理を高速化することができる。
【００５７】
また、従来の撮像素子の中には、サンプルホールド（Sample / Hold）技術を採用するものもある。
【００５８】
ここで、図５に示すタイミングチャートを参照して、サンプルホールド技術を採用した従来の撮像素子におけるＡＤ変換の動作について説明する。
【００５９】
図５に示すように、サンプルホールド技術を採用した従来の撮像素子では、画素の１列ごとに１本の垂直信号線が設けられ、セトリングされた画素信号を容量素子にサンプルホールドすることで、その電圧レベルを保持することができる。これにより、リセットレベルの画素信号のセトリングと並行して保持されている信号レベルの画素信号をＡＤ変換し、信号レベルの画素信号のセトリングと並行して保持されているリセットレベルの画素信号をＡＤ変換することができる。
【００６０】
しかしながら、近年、いわゆるスマートフォンやウェアラブルデバイスなどの小型端末で用いられる固体撮像素子は、画素サイズが１μｍ程度の微細であり、サンプルホールド技術を適用することは困難である。また、サンプルホールドに利用される容量素子が小さすぎると、サンプルホールドによって発生するノイズ（いわゆるkT/Cノイズ）が大きくなってしまい、CDS処理により除去するのは困難となるため、画質が大幅に劣化することになる。また、サンプルホールドに利用される容量素子を、ノイズが画質に影響を与えない程度に大きくすると、カラム信号処理を実現することが困難になるとともに、垂直信号線への容量負荷が増大するのに伴ってセトリング速度が低下してしまい、全体として、処理速度が低下することになる。
【００６１】
これに対し、撮像素子１１では、このようなサンプルホールド技術を用いる構成におけるノイズが発生することはないため、画質の劣化を回避して、処理速度の高速化を図ることができる。
【００６２】
また、撮像素子１１は、図３に示したように、画素２１ａのリセットレベルの画素信号をＡＤ変換し、画素２１ｂのリセットレベルの画素信号をＡＤ変換し、画素２１ａの信号レベルの画素信号をＡＤ変換し、画素２１ｂの信号レベルの画素信号をＡＤ変換する順番で、ＡＤ変換処理が行われる。例えば、上述した特許文献２に開示されている固体撮像素子においても、同様の順番で画素信号を読み出しているが、同一のリセットレベルおよび信号レベルの画素信号に対してＡＤ変換を繰り返している点で、撮像素子１１とは異なる技術とされる。このように異なる技術であることより、撮像素子１１は、kT/Cノイズを除去するためにカラム処理部４１の回路構成や動作シーケンスが、特許文献２の固体撮像素子と異なるものとされる。
【００６３】
次に、図６は、撮像素子１１の第２の実施の形態の構成例の一部を示すブロック図である。なお、図６に示す撮像素子１１Ａにおいて、図２に示した撮像素子１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
【００６４】
図６に示すように、撮像素子１１Ａは、複数個の画素２１で、ＦＤ部３３や増幅トランジスタ３４などの画素２１を構成する一部を共有する画素共有構造を採用している点で、図２に示した撮像素子１１と異なる構成とされる。
【００６５】
撮像素子１１Ａを構成する共有画素６１は、行×列が４×２となるように配置された８個の画素２１による画素共有構造が採用されている。撮像素子１１Ａでは、いわゆるベイヤー配列に従って画素２１にカラーフィルタが配置された構成とされ、図６では、それぞれのカラーフィルタの色（Ｒ，Ｇ，Ｂ）が画素２１に示されている。
【００６６】
また、撮像素子１１Ａにおいても、図２の撮像素子１１と同様に、共有画素６１が配置される列ごとに、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂを設け、コンパレータ５２に入力される画素信号を入力スイッチ５１ａおよび５１ｂで切り替えることができる。
【００６７】
従って、撮像素子１１Ａでは、列方向に並ぶ２つの共有画素６１ａおよび共有画素６１ｂごとに、それぞれが有する画素２１で交互に、信号レベルの画素信号のＡＤ変換とリセットレベルの画素信号のＡＤ変換とが行われる。そして、共有画素６１ａおよび共有画素６１ｂが有する８個の画素２１の画素信号のＡＤ変換が終了すると、次の行の共有画素６１ａおよび共有画素６１ｂを処理対象として、ＡＤ変換が繰り返して行われる。
【００６８】
このように、画素共有構造を採用した撮像素子１１Ａでは、図２の撮像素子１１と同様に、より低消費電力でＡＤ変換の高速化を図ることができる。
【００６９】
次に、図７は、撮像素子１１の第３の実施の形態の構成例の一部を示すブロック図である。なお、図７に示す撮像素子１１Ｂにおいて、図６に示した撮像素子１１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
【００７０】
即ち、撮像素子１１Ｂは、特性改善の観点よりオートゼロ技術が用いられている点で、図６の撮像素子１１Ａと異なる構成とされている。具体的には、撮像素子１１Ｂでは、入力スイッチ５１ａとコンパレータ５２のマイナス側の入力端子との間にキャパシタ７１ａが接続され、入力スイッチ５１ｂとコンパレータ５２のマイナス側の入力端子と間にキャパシタ７１ｂが接続される。また、撮像素子１１Ｂでは、コンパレータ５２のプラス側の入力端子は、キャパシタ７２を介して、ランプ信号生成回路１７（図１参照）に接続され、コンパレータ５２の出力端子とマイナス側の入力端子とが帰還スイッチ７３を介して接続されている。
【００７１】
従って、撮像素子１１Ｂは、サンプリングによって発生するノイズ（kT/Cノイズ）がカラム処理部４１によるCDS処理によって相殺することができるように構成される。
【００７２】
図８および図９を参照して、撮像素子１１ＢによるCDS処理のシーケンスについて説明する。
【００７３】
まず、図８の上段に示すように、第１のステップにおいて、入力スイッチ５１ａおよび帰還スイッチ７３が閉鎖される。次に、図８の中段に示すように、第２のステップにおいて、帰還スイッチ７３が開放されて、ランプ信号が降下を開始し、第１の垂直信号線２３ａを介して入力されるリセットレベルの画素信号がＡＤ変換される。
【００７４】
その後、図８の下段に示すように、第３のステップにおいて、入力スイッチ５１ａが開放されるとともに、入力スイッチ５１ｂおよび帰還スイッチ７３が閉鎖される。そして、図９の上段に示すように、第４のステップにおいて、帰還スイッチ７３が開放されて、ランプ信号が降下を開始し、第２の垂直信号線２３ｂを介して入力されるリセットレベルの画素信号がＡＤ変換される。
【００７５】
さらに、図９の中段に示すように、第５のステップにおいて、入力スイッチ５１ｂが開放されるとともに、入力スイッチ５１ａが閉鎖されて、ランプ信号が降下を開始し、第１の垂直信号線２３ａを介して入力される信号レベルの画素信号がＡＤ変換される。そして、図９の下段に示すように、第６のステップにおいて、入力スイッチ５１ａが開放されるとともに、入力スイッチ５１ｂが閉鎖されて、ランプ信号が降下を開始し、第２の垂直信号線２３ｂを介して入力される信号レベルの画素信号がＡＤ変換される。
【００７６】
ここで、第１のステップから第２のステップへの遷移において、第１の垂直信号線２３ａに接続されるキャパシタ７１ａに、kT/Cノイズが印加される。その後、第３のステップから第５のステップまでの遷移において、この容量の片側が常に解放端（高インピーダンスノード）となって容量電荷の移動が出来ないことより、新たにkT/Cノイズが印加されることは回避される。従って、第１のステップから第５のステップまでにおけるＡＤ変換の結果の差分を求め、デジタルCDS処理を行うことによって、kT/Cノイズを相殺することができる。
【００７７】
従って、撮像素子１１Ｂでは、ノイズの少ない画像を撮像することができるとともに、画質の劣化を回避して、処理速度の高速化を図ることができる。
【００７８】
次に、図１０は、撮像素子１１の第３の実施の形態の構成例の一部を示すブロック図である。なお、図１０に示す撮像素子１１Ｃにおいて、図７に示した撮像素子１１Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
【００７９】
図１０に示すように、撮像素子１１Ｃは、共有画素６１の列ごとに、第１の垂直信号線２３ａ−１、第２の垂直信号線２３ｂ−１、第３の垂直信号線２３ａ−２、および第４の垂直信号線２３ｂ−２の４本が設けられ、２つのカラム処理部４１−１および４１−２を画素領域の列方向に対して上側と下側とにそれぞれ備える点で、図７の撮像素子１１Ｂと異なる構成とされる。即ち、撮像素子１１Ｃは、第３の垂直信号線２３ｃおよび第４の垂直信号線２３ｄと、カラム処理部４１−２が追加された構成となっている。また、第１の垂直信号線２３ａ−１には定電流源４２ａ−１が接続され、第２の垂直信号線２３ｂ−１には定電流源４２ｂ−１が接続され、第３の垂直信号線２３ａ−２には定電流源４２ａ−２が接続され、第４の垂直信号線２３ｂ−２には定電流源４２ｂ−２が接続されている。
【００８０】
撮像素子１１Ｃでは、共有画素６１ａ−１が第１の垂直信号線２３ａ−１を介してカラム処理部４１−１に接続されるとともに、共有画素６１ｂ−１が第２の垂直信号線２３ｂ−１を介してカラム処理部４１−１に接続される。また、撮像素子１１Ｃでは、共有画素６１ａ−２が第３の垂直信号線２３ａ−２を介してカラム処理部４１−２に接続されるとともに、共有画素６１ｂ−２が第４の垂直信号線２３ｂ−２を介してカラム処理部４１−２に接続される。
【００８１】
従って、撮像素子１１Ｃにおいては、共有画素６１ａ−１および共有画素６１ｂ−１ごとに、それぞれが有する画素２１で交互に、カラム処理部４１−１において、信号レベルの画素信号のＡＤ変換とリセットレベルの画素信号のＡＤ変換とが行われる。これと並行して、撮像素子１１Ｃにおいては、共有画素６１ａ−２および共有画素６１ｂ−２ごとに、それぞれが有する画素２１で交互に、カラム処理部４１−２において、信号レベルの画素信号のＡＤ変換とリセットレベルの画素信号のＡＤ変換とが行われる。
【００８２】
このように、撮像素子１１Ｃでは、カラム処理部４１−１とカラム処理部４１−２とで並列的にＡＤ変換を行うことができるので、例えば、図７の撮像素子１１Ｂと比較して、約２倍の速度でＡＤ変換を行うことができる。
【００８３】
以上のように、上述した各実施の形態の撮像素子１１は、上述したようなサンプルホールド技術を用いることない構成で、カラム処理部４１の個数を増加させることなく、即ち、消費出力の増大を回避して、ＡＤ変換処理の高速化を実現することができる。即ち、高速処理が可能な撮像素子１１の電力効率を改善することができる。
【００８４】
ところで、上述したように撮像素子１１は、入力スイッチ５１ａおよび５１ｂを利用してコンパレータ５２の入力が切り替えられるように構成されている。しかしながら、このような構成では、入力スイッチ５１ａおよび５１ｂのスイッチング動作時のインジェクションリークおよびフィードスルーが、コンパレータ５２にノイズとして付加されることが懸念される。また、入力スイッチ５１ａおよび５１ｂをオンにしたときの抵抗は、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂを介して伝送される画素信号のセトリングが遅延する要因となることも懸念される。一方、撮像素子の動作の高速化を図るために、２個のコンパレータを配置して同時に読み出しを行うことで、２倍の読み出しスピードを実現する実装方法が提案されているが、このような実装方法では、コンパレータの面積が２倍になり、かつ、消費電流が２倍になることが懸念される。
【００８５】
そこで、撮像素子１１は、差動対部が並列化して設けられ、それぞれの差動対部の活動状態と待機状態との切り替えを行う切り替え用のスイッチが組み込まれた構成のコンパレータ５２を採用することで、これらの懸念を解消することができる。なお、この構成においては、入力スイッチ５１ａおよび５１ｂを設けることなく、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂが直接的にコンパレータ５２に接続される構成となる。
【００８６】
図１１には、コンパレータ５２の回路構成が示されている。
【００８７】
図１１に示すように、コンパレータ５２は、差動対回路１０１、第２増幅部（2nd AMP）１０２、および第３増幅部（3rd AMP）１０３を備えて構成される。
【００８８】
差動対回路１０１には、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂから画素信号が入力されるとともに、ランプ信号生成回路１７からランプ信号が入力される。そして、差動対回路１０１からの差動対出力が第２増幅部１０２に供給されて反転増幅され、第２増幅部１０２の出力が第３増幅部１０３において所定のレベルまで増幅された後に、上述した比較結果信号として出力される。
【００８９】
差動対回路１０１は、トランジスタ１１１乃至１１３、第１の差動対部１１４ａ、および第２の作動対部１１４ｂを有して構成され、図１１に示すように、第１の差動対部１１４ａと第２の作動対部１１４ｂとが並列的に設けられている。
【００９０】
第１の差動対部１１４ａは、第１の垂直信号線２３ａおよびランプ信号生成回路１７に接続されており、第１の垂直信号線２３ａを介して供給される画素信号と、ランプ信号生成回路１７から供給されるランプ信号とを比較する。同様に、第２の作動対部１１４ｂは、第２の垂直信号線２３ｂおよびランプ信号生成回路１７に接続されており、第２の垂直信号線２３ｂを介して供給される画素信号と、ランプ信号生成回路１７から供給されるランプ信号とを比較する。
【００９１】
第１の差動対部１１４ａは、一対のキャパシタ１２１−１ａおよび１２１−２ａ、一対のトランジスタ１２２−１ａおよび１２２−２ａ、一対のトランジスタ１２３−１ａおよび１２３−２ａ、並びに、一対のトランジスタ１２４−１ａおよび１２４−２ａを備えて構成される。
【００９２】
キャパシタ１２１−１ａは、第１の垂直信号線２３ａに接続されており画素信号のレベルに応じた電位を保持し、キャパシタ１２１−２ａは、ランプ信号生成回路１７に接続されておりランプ信号のレベルに応じた電位を保持する。
【００９３】
トランジスタ１２２−１ａのゲート電極には、キャパシタ１２１−１ａに保持される電位が印加され、トランジスタ１２２−２ａのゲート電極には、キャパシタ１２１−２ａに保持される電位が印加される。従って、一対のトランジスタ１２２−１ａおよび１２２−２ａは、第１の垂直信号線２３ａを介して供給される画素信号と、ランプ信号生成回路１７から供給されるランプ信号との比較に用いられる。
【００９４】
トランジスタ１２３−１ａは、キャパシタ１２１−１ａおよびトランジスタ１２２−１ａのゲート電極の接続点と、トランジスタ１２２−１ａおよびトランジスタ１２４−１ａの接続点との間を接続するように配置される。また、トランジスタ１２３−２ａは、キャパシタ１２１−２ａおよびトランジスタ１２２−２ａのゲート電極の接続点と、トランジスタ１２２−２ａおよびトランジスタ１２４−２ａの接続点との間を接続するように配置される。そして、一対のトランジスタ１２３−１ａおよび１２３−２ａは、オートゼロ制御信号AZP-aに従って駆動し、第１の差動対部１１４ａのオートゼロ動作を行う。
【００９５】
トランジスタ１２４−１ａは、画素信号のレベルに応じた電位が印加されるトランジスタ１２２−１ａのソース側に配置され、トランジスタ１２４−２ａは、ランプ信号のレベルに応じた電位が印加されるトランジスタ１２２−２ａのソース側に配置される。そして、一対のトランジスタ１２４−１ａおよび１２４−２ａは、比較動作選択信号SEL-aに従って駆動し、一対のトランジスタ１２２−１ａおよび１２２−２ａへの電源供給をオン／オフすることにより、第１の差動対部１１４ａの活動状態と待機状態との切り替えに用いられる。
【００９６】
即ち、一対のトランジスタ１２４−１ａおよび１２４−２ａがオンとなり、一対のトランジスタ１２２−１ａおよび１２２−２ａに電源が供給されることで、第１の差動対部１１４ａが活動状態（ACTIVE）となり、画素信号とランプ信号との比較が行われる。一方、一対のトランジスタ１２４−１ａおよび１２４−２ａがオフとなり、一対のトランジスタ１２２−１ａおよび１２２−２ａに電源が供給されなくなることで、第１の差動対部１１４ａが待機状態（Standby）となり、画素信号とランプ信号との比較が停止される。
【００９７】
第２の作動対部１１４ｂは、第１の差動対部１１４ａと同様に、一対のキャパシタ１２１−１ｂおよび１２１−２ｂ、一対のトランジスタ１２２−１ｂおよび１２２−２ｂ、一対のトランジスタ１２３−１ｂおよび１２３−２ｂ、並びに、一対のトランジスタ１２４−１ｂおよび１２４−２ｂを備えて構成される。
【００９８】
従って、一対のトランジスタ１２４−１ｂおよび１２４−２ｂがオンとなり、一対のトランジスタ１２２−１ｂおよび１２２−２ｂに電源が供給されることで、第２の作動対部１１４ｂが活動状態となり、画素信号とランプ信号との比較が行われる。一方、一対のトランジスタ１２４−１ｂおよび１２４−２ｂがオフとなり、一対のトランジスタ１２２−１ｂおよび１２２−２ｂに電源が供給されなくなることで、第２の作動対部１１４ｂが待機状態となり、画素信号とランプ信号との比較が停止される。
【００９９】
このようにコンパレータ５２は構成されており、トランジスタ１２４−１ａおよび１２４−２ａに供給される比較動作選択信号SEL-aと、トランジスタ１２４−１ｂおよび１２４−２ｂに供給される比較動作選択信号SEL-bとは、同一のタイミングで互いにレベルが反転する。これにより、第１の差動対部１１４ａおよび第２の作動対部１１４ｂの活動状態と待機状態とを交互に切り替えることができる。
【０１００】
例えば、第１の垂直信号線２３ａに接続される画素２１ａから出力される画素信号のＡＤ変換期間（上述の図３の第２および第４の動作期間）において、第１の差動対部１１４ａを活動状態とし、第２の作動対部１１４ｂを待機状態とすることができる。また、第２の垂直信号線２３ｂに接続される画素２１ｂから出力される画素信号のＡＤ変換期間（上述の図３の第１および第３の動作期間）において、第２の作動対部１１４ｂを活動状態とし、第１の差動対部１１４ａを待機状態とすることができる。
【０１０１】
このように、撮像素子１１では、コンパレータ５２に組み込まれる切り替え部（一対のトランジスタ１２４−１ａおよび１２４−２ａ、並びに、一対のトランジスタ１２４−１ｂおよび１２４−２ｂ）により、カラム処理部４１においてＡＤ変換を行う対象となる画素信号を切り替えることができる。
【０１０２】
従って、このような構成のコンパレータ５２を備える撮像素子１１は、コンパレータ５２の内部で入力を切り替えることができるので、上述したような入力スイッチ５１ａおよび５１ｂを設ける必要がない構成とすることができる。これにより、入力スイッチ５１ａおよび５１ｂを設ける構成による悪影響、例えば、入力スイッチ５１ａおよび５１ｂの切り替え時に発生するノイズや、入力スイッチ５１ａおよび５１ｂのオン抵抗によるセトリングの遅延などの悪影響を回避することができる。
【０１０３】
これにより、撮像素子１１は、より低ノイズの画像を撮像することができるとともに、さらなる高速化を図ることができる。
【０１０４】
また、コンパレータを単純に２個設けることにより高速化を図る構成と比較して、コンパレータ５２は、低消費電力化および小型化を図ることができる。即ち、コンパレータ５２は、第１の差動対部１１４ａおよび第２の作動対部１１４ｂの電流経路を共有し、第２増幅部１０２および第３増幅部１０３を共有することで、１個のコンパレータを設ける構成と同等の消費電流で駆動することができ、かつ、それらを共有する分だけ小面積に実装することができる。例えば、コンパレータ５２は、第２の作動対部１１４ｂだけを有する構成のコンパレータと比較して、第２の作動対部１１４ｂの外側に第１の差動対部１１４ａを設けるだけの面積増加で実現することができ、チップ仕様へのトレードオフを小さくすることができる。
【０１０５】
次に、図１２には、コンパレータ５２の駆動を説明するタイミングチャートが示されている。
【０１０６】
図１２には、上側から順に、ランプ信号生成回路１７から供給されるランプ信号RAMP、一対のトランジスタ１２４−１ａおよび１２４−２ａに供給される比較動作選択信号SEL-a、一対のトランジスタ１２４−１ｂおよび１２４−２ｂに供給される比較動作選択信号SEL-b、一対のトランジスタ１２３−１ａおよび１２３−２ａに供給されるオートゼロ制御信号AZP-a、一対のトランジスタ１２３−１ｂおよび１２３−２ｂに供給されるオートゼロ制御信号AZP-b、並びに、コンパレータ５２から出力される比較結果信号VCOが示されている。
【０１０７】
まず、１回目のＰ相では、比較動作選択信号SEL-aがＬレベルとなって第１の差動対部１１４ａは活動状態となる一方、比較動作選択信号SEL-bはＨレベルとなって第２の作動対部１１４ｂは待機状態となる。また、１回目のＰ相の前半でオートゼロ制御信号AZP-aがＬレベルとなって第１の差動対部１１４ａのオートゼロ動作が行われた後、第１の差動対部１１４ａによりリセットレベルの画素信号のＡＤ変換が行われる。これにより、第１の垂直信号線２３ａを介して入力されるリセットレベルの画素信号に応じて比較結果信号VCOが反転する。
【０１０８】
次に、２回目のＰ相では、比較動作選択信号SEL-aがＨレベルとなって第１の差動対部１１４ａは待機状態となる一方、比較動作選択信号SEL-bはＬレベルとなって第２の作動対部１１４ｂは活動状態となる。また、２回目のＰ相の前半でオートゼロ制御信号AZP-bがＬレベルとなって第２の作動対部１１４ｂのオートゼロ動作が行われた後、第２の作動対部１１４ｂによりリセットレベルの画素信号のＡＤ変換が行われる。これにより、第２の垂直信号線２３ｂを介して入力されるリセットレベルの画素信号に応じて比較結果信号VCOが反転する。
【０１０９】
続いて、１回目のＤ相では、比較動作選択信号SEL-aがＬレベルとなって第１の差動対部１１４ａは活動状態となる一方、比較動作選択信号SEL-bはＨレベルとなって第２の作動対部１１４ｂは待機状態となる。そして、第１の差動対部１１４ａにより信号レベルの画素信号のＡＤ変換が行われ、第１の垂直信号線２３ａを介して入力される信号レベルの画素信号に応じて比較結果信号VCOが反転する。
【０１１０】
そして、２回目のＤ相では、比較動作選択信号SEL-aがＨレベルとなって第１の差動対部１１４ａは待機状態となる一方、比較動作選択信号SEL-bはＬレベルとなって第２の作動対部１１４ｂは活動状態となる。そして、第２の作動対部１１４ｂにより信号レベルの画素信号のＡＤ変換が行われ、第２の垂直信号線２３ｂを介して入力される信号レベルの画素信号に応じて比較結果信号VCOが反転する。
【０１１１】
このように、図１１に示した構成のコンパレータ５２を備えた撮像素子１１においても、従来と同様に、Ｐ相およびＤ相によるCDS動作が可能となる。
【０１１２】
また、図１２に示すように、比較動作選択信号SEL-aと比較動作選択信号SEL-bとを反転動作させることで、第１の差動対部１１４ａと第２の作動対部１１４ｂとの活動状態および待機状態を交互に選択する制御が行われる。従って、比較動作選択信号SEL-aがＨレベルであるときには、比較動作選択信号SEL-bがＬレベルとなっており、活動状態の第２の作動対部１１４ｂ側の信号が、待機状態の第１の差動対部１１４ａへ伝搬することを軽減することができる。逆に、比較動作選択信号SEL-bがＨレベルであるときには、比較動作選択信号SEL-aがＬレベルとなっており、活動状態の第１の差動対部１１４ａ側の信号が、待機状態の第２の作動対部１１４ｂへ伝搬することを軽減することができる。
【０１１３】
なお、コンパレータ５２において、例えば、トランジスタ１２４−１ｂおよび１２４−２ｂに供給する比較動作選択信号SEL-b、並びに、トランジスタ１２３−１ｂおよび１２３−２ｂに供給するオートゼロ制御信号AZP-bを、常にＨレベルに固定することができる。この場合、第１の差動対部１１４ａを常に活動状態にするとともに第２の作動対部１１４ｂを常に待機状態として、コンパレータ５２が、第１の差動対部１１４ａのみを利用した従来のシングルコンパレータと同様の駆動を行うようにすることができる。逆に、比較動作選択信号SEL-aおよびオートゼロ制御信号AZP-aを常にＨレベルに固定した場合には、コンパレータ５２が、第２の作動対部１１４ｂのみを利用した従来のシングルコンパレータと同様の駆動を行うようにすることができる。
【０１１４】
図１３には、コンパレータ５２の回路構成の第１の変形例が示されている。
【０１１５】
図１３に示すコンパレータ５２Ａでは、図１１のコンパレータ５２と共通する構成については同一の符号を付し、その詳細な説明は省略する。即ち、コンパレータ５２Ａは、第２増幅部１０２および第３増幅部１０３を備え、差動対回路１０１Ａがトランジスタ１１１乃至１１３を有する点で、図１１のコンパレータ５２と共通する。また、コンパレータ５２Ａは、第１の差動対部１１４ａ−Ａおよび第２の作動対部１１４ｂ−Ａが並列的に設けられている点で、図１１のコンパレータ５２と共通の構成とされる。
【０１１６】
一方、コンパレータ５２Ａは、第１の差動対部１１４ａ−Ａおよび第２の作動対部１１４ｂ−Ａの活動状態と待機状態と切り替えに用いられるトランジスタの配置が、図１１のコンパレータ５２と異なる構成になっている。
【０１１７】
即ち、図１１のコンパレータ５２の第１の差動対部１１４ａでは、信号の比較に用いられる一対のトランジスタ１２２−１ａおよび１２２−２ａのソース側に、活動状態と待機状態との切り替えに用いられる一対のトランジスタ１２４−１ａおよび１２４−２ａがそれぞれ配置される。また、図１１のコンパレータ５２の第２の作動対部１１４ｂでは、信号の比較に用いられる一対のトランジスタ１２２−１ｂおよび１２２−２ｂのソース側に、活動状態と待機状態との切り替えに用いられる一対のトランジスタ１２４−１ｂおよび１２４−２ｂがそれぞれ配置される。
【０１１８】
これに対し、コンパレータ５２Ａの第１の差動対部１１４ａ−Ａでは、信号の比較に用いられる一対のトランジスタ１２２−１ａおよび１２２−２ａのドレーン側に、活動状態と待機状態との切り替えに用いられる一対のトランジスタ１２５−１ａおよび１２５−２ａがそれぞれ配置された構成となっている。同様に、コンパレータ５２Ａの第２の差動対部１１４ｂ−Ａでは、信号の比較に用いられる一対のトランジスタ１２２−１ｂおよび１２２−２ｂのドレーン側に、活動状態と待機状態との切り替えに用いられる一対のトランジスタ１２５−１ｂおよび１２５−２ｂがそれぞれ配置された構成となっている。
【０１１９】
このようにコンパレータ５２Ａは構成されており、図１１のコンパレータ５２と同様に、図１２を参照して上述したような駆動を行うことができる。
【０１２０】
そして、コンパレータ５２Ａは、例えば、トランジスタ１２２−２ａおよび１２２−２ｂのゲート電極に印加されるランプ信号が、トランジスタ１２２−２ａおよび１２２−２ｂのドレーン側の接合点を介して、トランジスタ１２２−１ａおよび１２２−１ｂ側へノイズとして伝搬することを抑制することができる。これにより、コンパレータ５２Ａを備える撮像素子１１では、より低ノイズの良好な画像を撮像することができる。
【０１２１】
図１４には、コンパレータ５２の回路構成の第２の変形例が示されている。
【０１２２】
図１４に示すコンパレータ５２Ｂでは、図１１のコンパレータ５２と共通する構成については同一の符号を付し、その詳細な説明は省略する。即ち、コンパレータ５２Ｂは、第２増幅部１０２および第３増幅部１０３を備え、差動対回路１０１Ｂがトランジスタ１１１乃至１１３を有する点で、図１１のコンパレータ５２と共通する。また、コンパレータ５２Ｂは、第１の差動対部１１４ａ−Ｂおよび第２の作動対部１１４ｂ−Ｂが並列的に設けられている点で、図１１のコンパレータ５２と共通の構成とされる。
【０１２３】
一方、コンパレータ５２Ｂは、第１の差動対部１１４ａ−Ｂおよび第２の作動対部１１４ｂ−Ｂの活動状態と待機状態との切り替えに用いられるトランジスタの配置が、図１１のコンパレータ５２と異なる構成になっている。
【０１２４】
即ち、コンパレータ５２Ｂの第１の差動対部１１４ａ−Ｂでは、図１１のコンパレータ５２と同様に、信号の比較に用いられる一対のトランジスタ１２２−１ａおよび１２２−２ａのソース側に、活動状態と待機状態との切り替えに用いられる一対のトランジスタ１２４−１ａおよび１２４−２ａがそれぞれ配置される。これに加えて、コンパレータ５２Ｂの第１の差動対部１１４ａ−Ｂでは、信号の比較に用いられる一対のトランジスタ１２２−１ａおよび１２２−２ａのドレーン側に、活動状態と待機状態との切り替えに用いられる一対のトランジスタ１２５−１ａおよび１２５−２ａがそれぞれ配置された構成となっている。
【０１２５】
つまり、コンパレータ５２Ｂの第１の差動対部１１４ａ−Ｂでは、一対のトランジスタ１２２−１ａおよび１２２−２ａのソース側とドレーン側との両方に、一対のトランジスタ１２４−１ａおよび１２４−２ａと一対のトランジスタ１２５−１ａおよび１２５−２ａとがそれぞれ配置された構成となっている。
【０１２６】
同様に、コンパレータ５２Ｂの第２の差動対部１１４ｂ−Ｂでは、一対のトランジスタ１２２−１ｂおよび１２２−２ｂのソース側とドレーン側との両方に、一対のトランジスタ１２４−１ｂおよび１２４−２ｂと一対のトランジスタ１２５−１ｂおよび１２５−２ｂとがそれぞれ配置された構成となっている。
【０１２７】
このようにコンパレータ５２Ｂは構成されており、図１１のコンパレータ５２と同様に、図１２を参照して上述したような駆動を行うことができる。
【０１２８】
そして、コンパレータ５２Ｂは、例えば、トランジスタ１２２−２ａおよび１２２−２ｂのゲート電極に印加されるランプ信号が、トランジスタ１２２−２ａおよび１２２−２ｂのドレーン側の接合点を介して、トランジスタ１２２−１ａおよび１２２−１ｂ側へノイズとして伝搬することを抑制することができる。また、コンパレータ５２Ｂは、待機状態の差動対部（第１の差動対部１１４ａ−Ｂおよび第２の差動対部１１４ｂ−Ｂのいずれか一方）の負荷が差動対出力として見えることがないので、負荷増によってスピードが悪化することを回避することができる。これにより、コンパレータ５２Ｂを備える撮像素子１１では、より低ノイズの良好な画像を高速に撮像することができる。
【０１２９】
図１５には、コンパレータ５２の回路構成の第３の変形例が示されている。
【０１３０】
図１５に示すコンパレータ５２Ｃでは、図１１のコンパレータ５２と共通する構成については同一の符号を付し、その詳細な説明は省略する。即ち、コンパレータ５２Ｃは、第２増幅部１０２および第３増幅部１０３を備え、差動対回路１０１Ｃがトランジスタ１１１乃至１１３を有する点で、図１１のコンパレータ５２と共通する。また、コンパレータ５２Ｃは、第１の差動対部１１４ａ−Ｃおよび第２の作動対部１１４ｂ−Ｃが並列的に設けられている点で、図１１のコンパレータ５２と共通の構成とされる。
【０１３１】
一方、コンパレータ５２Ｃは、オートゼロ動作を実行するための一対のトランジスタ１２３−１ａおよび１２３−２ａの接続構成が、図１１のコンパレータ５２と異なっている。
【０１３２】
即ち、図１１のコンパレータ５２の第１の差動対部１１４ａでは、信号の比較に用いられる一対のトランジスタ１２２−１ａおよび１２２−２ａのゲート電極、並びに、一対のキャパシタ１２１−１ａおよび１２１−２ａのそれぞれの接続点と、信号の比較に用いられる一対のトランジスタ１２２−１ａおよび１２２−２ａ、並びに、活動状態と待機状態との切り替えに用いられる一対のトランジスタ１２４−１ａおよび１２４−２ａの接続点との間を接続するように、オートゼロ動作を行うための一対のトランジスタ１２３−１ａおよび１２３−２ａがそれぞれ配置される。また、図１１のコンパレータ５２の第２の作動対部１１４ｂでは、信号の比較に用いられる一対のトランジスタ１２２−１ｂおよび１２２−２ｂのゲート電極、並びに、一対のキャパシタ１２１−１ｂおよび１２１−２ｂのそれぞれの接続点と、信号の比較に用いられる一対のトランジスタ１２２−１ｂおよび１２２−２ｂ、並びに、活動状態と待機状態との切り替えに用いられる一対のトランジスタ１２４−１ｂおよび１２４−２ｂの接続点との間を接続するように、オートゼロ動作を行うための一対のトランジスタ１２３−１ｂおよび１２３−２ｂがそれぞれ配置される。
【０１３３】
これに対し、コンパレータ５２Ｃの第１の差動対部１１４ａ−Ｃでは、信号の比較に用いられる一対のトランジスタ１２２−１ａおよび１２２−２ａのゲート電極、並びに、一対のキャパシタ１２１−１ａおよび１２１−２ａのそれぞれの接続点と、活動状態と待機状態との切り替えに用いられる一対のトランジスタ１２４−１ａおよび１２４−２ａのソース側との間を接続するように、オートゼロ動作を行うための一対のトランジスタ１２３−１ａおよび１２３−２ａが配置される。
【０１３４】
同様に、コンパレータ５２Ｃの第２の差動対部１１４ｂ−Ｃでは、信号の比較に用いられる一対のトランジスタ１２２−１ｂおよび１２２−２ｂのゲート電極、並びに、一対のキャパシタ１２１−１ｂおよび１２１−２ｂのそれぞれの接続点と、活動状態と待機状態との切り替えに用いられる一対のトランジスタ１２４−１ｂおよび１２４−２ｂのソース側との間を接続するように、オートゼロ動作を行うための一対のトランジスタ１２３−１ａおよび１２３−２ａが配置される。
【０１３５】
このように構成されるコンパレータ５２Ｃは、一対のトランジスタ１２４−１ａおよび１２４−２ａ、並びに、一対のトランジスタ１２４−１ｂおよび１２４−２ｂを含めてオートゼロ動作を行うことができ、それらのトランジスタの電圧閾値の差分を揃えることができる。
【０１３６】
図１６には、コンパレータ５２の回路構成の第４の変形例が示されている。
【０１３７】
図１６に示すコンパレータ５２Ｄでは、図１１のコンパレータ５２と共通する構成については同一の符号を付し、その詳細な説明は省略する。即ち、コンパレータ５２Ｄは、第２増幅部１０２および第３増幅部１０３を備え、差動対回路１０１Ｄがトランジスタ１１１乃至１１３を有する点で、図１１のコンパレータ５２と共通する。また、コンパレータ５２Ｄは、第１の差動対部１１４ａ−Ｄおよび第２の作動対部１１４ｂ−Ｄが並列的に設けられている点で、図１１のコンパレータ５２と共通の構成とされる。
【０１３８】
一方、コンパレータ５２Ｄは、ランプ信号生成回路１７に接続されてランプ信号が供給される側の回路構成が、第１の差動対部１１４ａ−Ｄと第２の作動対部１１４ｂ−Ｄとで共用する点で、図１１のコンパレータ５２と異なる構成になっている。即ち、コンパレータ５２Ｄでは、キャパシタ１２１、トランジスタ１２２、および、トランジスタ１２３からなるランプ信号側の回路構成が、第１の差動対部１１４ａ−Ｄと第２の作動対部１１４ｂ−Ｄとで共用するように構成されている。
【０１３９】
つまり、第１の差動対部１１４ａ−Ｄは、キャパシタ１２１−１ａ、トランジスタ１２２−１ａ、およびトランジスタ１２３−１ａからなる画素信号側の回路構成と、キャパシタ１２１、トランジスタ１２２、およびトランジスタ１２３からなるランプ信号側の回路構成とにより、画素信号とランプ信号との比較動作を行う。同様に、第２の作動対部１１４ｂ−Ｄは、キャパシタ１２１−１ｂ、トランジスタ１２２−１ｂ、およびトランジスタ１２３−１ｂからなる画素信号側の回路構成と、キャパシタ１２１、トランジスタ１２２、およびトランジスタ１２３からなるランプ信号側の回路構成により、画素信号とランプ信号との比較動作を行う。
【０１４０】
そして、第１の差動対部１１４ａ−Ｄの画素信号側の回路構成に接続されるトランジスタ１２４−１ａと、第２の差動対部１１４ｂ−Ｄの画素信号側の回路構成に接続されるトランジスタ１２４−１ｂとが、活動状態と待機状態との切り替えに用いられる。
【０１４１】
このように構成されているコンパレータ５２Ｄでは、ランプ信号側の回路構成を第１の差動対部１１４ａ−Ｄおよび第２の作動対部１１４ｂ−Ｄで共有することによって、例えば、図１１のコンパレータ５２と比較して小面積化を図ることができる。これにより、撮像素子１１全体としての小型化を図ることができる。
【０１４２】
なお、本実施の形態では、画素領域１２に行列状に配置される画素２１の１列に対して、２本の第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂが設けられる構成例について説明したが、２本以上の複数本の垂直信号線２３が設けられる構成としてもよい。例えば、図３の例では、画素信号のセトリングとホールドとにほぼ同じ時間を要していたが、例えば、ＡＤ変換処理自体を高速化し、画素信号の出力をホールドする時間を短縮することができれば、複数の画素が画素信号のセトリングを行っている間に、他の複数の画素から出力される画素信号のＡＤ変換を順次行うことができる。これにより、全体としてＡＤ変換処理をより高速化することができる。
【０１４３】
さらに、撮像素子１１は、画素２１が形成される半導体基板に配線層が積層される表面に対して光が照射される表面照射型のCMOSイメージセンサ、または、その表面の反対側となる裏面に対して光が照射される裏面照射型のCMOSイメージセンサのどちらにも適用することができる。また、撮像素子１１は、画素２１が形成されるセンサ基板と、制御回路１８（図１）などが形成される回路基板とが積層されて構成される積層型のCMOSイメージセンサに適用することができる。また、上述したように画素信号を読み出してＡＤ変換する処理は、制御回路１８がプログラムを実行することにより、実現することができる。
【０１４４】
なお、上述したような各実施の形態の撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１４５】
図１７は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１４６】
図１７に示すように、撮像装置２０１は、光学系２０２、撮像素子２０３、信号処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成され、静止画像および動画像を撮像可能である。
【０１４７】
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子２０３に導き、撮像素子２０３の受光面（センサ部）に結像させる。
【０１４８】
撮像素子２０３としては、上述した各実施の形態の撮像素子１１が適用される。撮像素子２０３には、光学系２０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子２０３に蓄積された電子に応じた信号が信号処理回路２０４に供給される。
【０１４９】
信号処理回路２０４は、撮像素子２０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路２０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。
【０１５０】
このように構成されている撮像装置２０１では、上述した各実施の形態の撮像素子１１を適用することでＡＤ変換処理を高速化することにより、例えば、より高フレームレートで画像を撮像することができる。
【０１５１】
図１８は、上述のイメージセンサ（撮像素子１１）を使用する使用例を示す図である。
【０１５２】
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０１５３】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１５４】
なお、本技術は以下のような構成も取ることができる。
（１）
複数の画素が行列状に配置された画素領域と、
前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と
を備え、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
撮像素子。
（２）
複数個の前記画素で前記画素を構成する一部を共有する共有画素ごとに、それぞれの前記共有画素が有する前記画素で交互に、前記リセット動作または前記信号転送動作と前記ＡＤ変換とが並列的に行われる
上記（１）に記載の撮像素子。
（３）
所定数の垂直信号線と前記ＡＤ変換部の入力端子との間に所定数のキャパシタがそれぞれ設けられ、それらのキャパシタと前記ＡＤ変換部の出力端子との間がスイッチを介して接続される
上記（１）または（２）に記載の撮像素子。
（４）
２つの前記カラムＡＤ信号処理部が、前記画素領域の列方向に対して上側と下側とにそれぞれ設けられる
上記（１）から（３）までのいずれかに記載の撮像素子。
（５）
前記ＡＤ変換部は、前記画素の１列ごとに設けられるとともに、その１列に配置されている複数の前記画素が第１の垂直信号線または第２の垂直信号線を介して前記ＡＤ変換部に接続されており、
前記第１の垂直信号線に接続された前記画素のリセット動作期間と、前記第２の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換するＡＤ変換期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換するＡＤ変換期間と、前記第２の垂直信号線に接続された前記画素のリセット動作期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素の信号転送期間と、前記第２の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換するＡＤ変換期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素で信号レベルの画素信号をＡＤ変換するＡＤ変換期間と、前記第２の垂直信号線に接続された前記画素の信号転送期間とを並列的に行う
上記（１）から（４）までのいずれかに記載の撮像素子。
（６）
前記ＡＤ変換部は、
前記画素信号をＡＤ変換した値を保持する保持部を有しており、
前記第２の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換した値を保持し、前記第２の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換した後に、それらの値の差分を出力し、
前記第１の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換した値を保持し、前記第１の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換した後に、それらの値の差分を出力する
上記（５）に記載の撮像素子。
（７）
前記ＡＤ変換部が有する比較器には、前記画素から出力される画素信号と、その画素信号をＡＤ変換するために比較されるランプ信号とが入力される差動対部が、所定数の前記垂直信号線ごとに並列的に設けられており、
前記差動対部ごとに、前記画素信号および前記ランプ信号の比較を行う活動状態と、前記画素信号および前記ランプ信号の比較を停止する待機状態とを切り替える切り替え部が設けられる
上記（１）から（６）までのいずれかに記載の撮像素子。
（８）
前記切り替え部は、前記画素信号および前記ランプ信号がそれぞれゲート電極に印加される一対のトランジスタのソース側に配置される
上記（７）に記載の撮像素子。
（９）
前記切り替え部は、前記画素信号および前記ランプ信号がそれぞれゲート電極に印加される一対のトランジスタのドレーン側に配置される
上記（７）に記載の撮像素子。
（１０）
前記切り替え部は、前記画素信号および前記ランプ信号がそれぞれゲート電極に印加される一対のトランジスタのソース側とドレーン側との両方に配置される
上記（７）に記載の撮像素子。
（１１）
前記差動対部ごとに、
前記画素信号および前記ランプ信号のレベルに応じた電位をそれぞれ保持する一対のキャパシタと、
前記差動対部のオートゼロ動作を実行するための一対のオートゼロ用のトランジスタと
が設けられており、
一対の前記オートゼロ用のトランジスタは、前記画素信号および前記ランプ信号がそれぞれゲート電極に印加される一対の比較用のトランジスタと前記キャパシタとのそれぞれの接続点と、前記比較用のトランジスタと前記切り替え部とのそれぞれの接続点との間を接続するように配置される
上記（７）に記載の撮像素子。
（１２）
前記差動対部ごとに、
前記画素信号および前記ランプ信号のレベルに応じた電位をそれぞれ保持する一対のキャパシタと、
前記差動対部のオートゼロ動作を実行するためのする一対のトランジスタと
が設けられており、
前記切り替え部は、前記画素信号および前記ランプ信号がそれぞれゲート電極に印加される一対の比較用のトランジスタのソース側に配置され、
一対の前記オートゼロ用のトランジスタは、前記比較用のトランジスタと前記キャパシタとのそれぞれの接続点と、前記切り替え部のソース側それぞれとの間を接続するように配置される
上記（７）に記載の撮像素子。
（１３）
所定数の前記差動対部において、前記ランプ信号が入力される側の回路構成が共用される
上記（１）から（１２）までのいずれかに記載の撮像素子。
（１４）
複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部とを備える撮像素子の撮像方法において、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
ステップを含む撮像方法。
（１５）
複数の画素が行列状に配置された画素領域と、
前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と
を有し、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
撮像素子を備える電子機器。
【０１５５】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１５６】
１１  撮像素子，  １２  画素領域，  １３  垂直駆動回路，  １４  カラム信号処理回路，  １５  水平駆動回路，  １６  出力回路，  １７  ランプ信号生成回路，  １８  制御回路，  ２１  画素，  ２２  水平信号線，  ２３  垂直信号線，  ２４  データ出力信号線，  ３１  ＰＤ，  ３２  転送トランジスタ，  ３３  ＦＤ部，  ３４  増幅トランジスタ，  ３５  選択トランジスタ，  ３６  リセットトランジスタ，  ４１  カラム処理部，  ４２  定電流源，  ５１  入力スイッチ，  ５２  コンパレータ，  ５３  カウンタ，  ５４  出力スイッチ，  ５５  保持部，  ６１  共有画素，  ７１および７２  キャパシタ，  ７３  帰還スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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