(57)【要約】【課題】より低消費電力で高速化を図る。【解決手段】撮像素子は、複数の画素が行列状に配置された画素領域と、画素から出力される画素信号をＡＤ変換するＡＤ変換部が画素の列ごとに設けられ、同一の列に配置される複数の画素が、２本の垂直信号線を介してＡＤ変換部に接続されたカラムＡＤ信号処理部とを備える。そして、一方の垂直信号線を介して接続される画素がリセット動作または信号転送動作を行うのと並行的に、他方の垂直信号線を介して接続される画素から出力される画素信号をＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる。本技術は、例えば、CMOSイメージセンサに適用できる。【選択図】図２
2016012904.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が行列状に配置された画素領域と、
前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と
を備え、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
撮像素子。
【請求項２】
複数個の前記画素で前記画素を構成する一部を共有する共有画素ごとに、それぞれの前記共有画素が有する前記画素で交互に、前記リセット動作または前記信号転送動作と前記ＡＤ変換とが並列的に行われる
請求項１に記載の撮像素子。
【請求項３】
所定数の垂直信号線と前記ＡＤ変換部の入力端子との間に所定数のキャパシタがそれぞれ設けられ、それらのキャパシタと前記ＡＤ変換部の出力端子との間がスイッチを介して接続される
請求項１に記載の撮像素子。
【請求項４】
２つの前記カラムＡＤ信号処理部が、前記画素領域の列方向に対して上側と下側とにそれぞれ設けられる
請求項１に記載の撮像素子。
【請求項５】
前記ＡＤ変換部は、前記画素の１列ごとに設けられるとともに、その１列に配置されている複数の前記画素が第１の垂直信号線または第２の垂直信号線を介して前記ＡＤ変換部に接続されており、
前記第１の垂直信号線に接続された前記画素のリセット動作期間と、前記第２の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換するＡＤ変換期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換するＡＤ変換期間と、前記第２の垂直信号線に接続された前記画素のリセット動作期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素の信号転送期間と、前記第２の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換するＡＤ変換期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素で信号レベルの画素信号をＡＤ変換するＡＤ変換期間と、前記第２の垂直信号線に接続された前記画素の信号転送期間とを並列的に行う
請求項１に記載の撮像素子。
【請求項６】
前記ＡＤ変換部は、
前記画素信号をＡＤ変換した値を保持する保持部を有しており、
前記第２の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換した値を保持し、前記第２の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換した後に、それらの値の差分を出力し、
前記第１の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換した値を保持し、前記第１の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換した後に、それらの値の差分を出力する
請求項５に記載の撮像素子。
【請求項７】
所定数の前記垂直信号線が形成されるメタル層において、それらの前記垂直信号線どうしの間に、所定の電位で固定された信号線間シールドが形成される
請求項１に記載の撮像素子。
【請求項８】
所定の前記画素と、その画素から画素信号の読み出しに用いられる所定の前記垂直信号線との接続箇所において、所定の前記垂直信号線を、所定の前記画素から画素信号の読み出しに用いられない他の前記垂直信号線に対してシールドするシールド構造が設けられる
請求項７に記載の撮像素子。
【請求項９】
前記シールド構造は、前記垂直信号線および前記信号線間シールドが形成されるメタル層と半導体基板との間に設けられる少なくとも２層のメタル層を用いて構成され、所定の前記垂直信号線に接続される下側のメタル層と他の前記垂直信号線との間に配置される上側のメタル層が、前記信号線間シールドに接続されている
請求項８に記載の撮像素子。
【請求項１０】
複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部とを備える撮像素子の撮像方法において、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
ステップを含む撮像方法。
【請求項１１】
複数の画素が行列状に配置された画素領域と、
前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と
を有し、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、撮像素子、撮像方法、および電子機器に関し、特に、より低消費電力で高速化を図ることができるようにした撮像素子、撮像方法、および電子機器に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。固体撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。また、画素から出力される画素信号は、例えば、画素の列ごとに配置された複数のＡＤ（Analog to Digital）変換器によって並列的にＡＤ変換されて出力される。
【０００３】
このような固体撮像素子において、本願出願人は、例えば、ＡＤ変換器においてダウンカウントモードおよびアップカウントモードでカウント処理を行うことで、ＡＤ変換処理の高速化を図ることができる固体撮像素子を提案している（例えば、特許文献１参照）。
【０００４】
また、本願出願人は、例えば、複数回繰り返して、リセットレベルの画素信号と信号レベルの画素信号とをＡＤ変換することで、ノイズを低減することができる固体撮像素子を提案している（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３０３６４８号公報
【特許文献２】特開２００９−２９６４２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来より、固体撮像素子に対して、画素信号を高速に読み出すことが強く要求されている。また、近年、いわゆるスマートフォンやウェアラブルデバイスなどの小型端末で利用されるアプリケーションが増大していることより、固体撮像素子の消費電力を抑制することも強く要求されている。例えば、従来、上述したようなカラム並列ＡＤ変換器の並列数を増加させることによって高速化が図られていたが、この場合、カラム並列ＡＤ変換器の並列数を増加させるのに比例して消費電力が増加するため、電力効率（＝速度／電力）を改善することは困難であった。即ち、高速化に伴って消費電力が増加し、低消費電力化に伴って速度が低下することになっていた。
【０００７】
本開示は、このような状況に鑑みてなされたものであり、より低消費電力で高速化を図ることができるようにするものである。
【課題を解決するための手段】
【０００８】
本開示の一側面の撮像素子は、複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部とを備え、所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる。
【０００９】
本開示の一側面の撮像方法は、複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部とを備える撮像素子の撮像方法において、所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われるステップを含む。
【００１０】
本開示の一側面の電子機器は、複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部とを有し、所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる撮像素子を備える。
【００１１】
本開示の一側面においては、所定数の垂直信号線のうちの、一部の垂直信号線を介して接続される画素がリセット動作または信号転送動作を行うのと並行的に、他の垂直信号線を介して接続される画素から出力される画素信号をＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる。
【発明の効果】
【００１２】
本開示の一側面によれば、より低消費電力で高速化を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】本技術を適用した撮像素子の一実施の形態の構成例を示すブロック図である。
【図２】画素およびカラム処理部の構成例を示すブロック図である。
【図３】撮像素子におけるＡＤ変換の動作を説明するタイミングチャートである。
【図４】従来の撮像素子におけるＡＤ変換の動作を説明するタイミングチャートである。
【図５】サンプルホールド技術を採用した従来の撮像素子におけるＡＤ変換の動作を説明するタイミングチャートである。
【図６】撮像素子の第２の実施の形態の構成例の一部を示すブロック図である。
【図７】撮像素子の第３の実施の形態の構成例の一部を示すブロック図である。
【図８】撮像素子によるCDS処理のシーケンスを説明する図である。
【図９】撮像素子によるCDS処理のシーケンスを説明する図である。
【図１０】撮像素子の第４の実施の形態の構成例の一部を示すブロック図である。
【図１１】撮像素子の配線レイアウトの第１の構成例を示す図である。
【図１２】図１１の断面Ａに対応する箇所を示す図である。
【図１３】図１１の断面Ｂに対応する箇所を示す図である。
【図１４】撮像素子の配線レイアウトの第２の構成例を示す図である。
【図１５】図１４の断面Ａに対応する箇所を示す図である。
【図１６】図１４の断面Ｂに対応する箇所を示す図である。
【図１７】本技術を適用した撮像装置の一実施の形態の構成例を示すブロック図である。
【図１８】イメージセンサを使用する使用例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１５】
図１は、本技術を適用した撮像素子の第１の実施の形態の構成例を示すブロック図である。
【００１６】
図１に示すように、撮像素子１１は、画素領域１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、ランプ信号生成回路１７、および制御回路１８を備えて構成される。
【００１７】
画素領域１２は、図示しない光学系により集光される光を受光する受光面である。画素領域１２には、複数の画素２１が行列状に配置されており、それぞれの画素２１は、水平信号線２２を介して行ごとに垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列ごとにカラム信号処理回路１４に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号をそれぞれ出力し、それらの画素信号から、画素領域１２に結像する被写体の画像が構築される。
【００１８】
垂直駆動回路１３は、画素領域１２に配置される複数の画素２１の行ごとに順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。
【００１９】
カラム信号処理回路１４は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してCDS(Correlated Double Sampling：相関２重サンプリング)処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。例えば、カラム信号処理回路１４は、画素２１の列数に応じた複数のカラム処理部４１（後述の図２参照）を有して構成され、画素２１の列ごとに並列的にCDS処理を行うことができる。
【００２０】
水平駆動回路１５は、画素領域１２に配置される複数の画素２１の列ごとに順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。
【００２１】
出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。
【００２２】
ランプ信号生成回路１７は、カラム信号処理回路１４が画素信号をＡＤ変換する際に参照する参照信号として、一定の勾配で時間の経過に従って降下する電圧（スロープ電圧）のランプ信号を生成し、カラム信号処理回路１４に供給する。
【００２３】
制御回路１８は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、制御回路１８は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。また、例えば、制御回路１８は、カラム信号処理回路１４において画素信号を高速にＡＤ変換することができるように画素２１から画素信号が読み出されるような制御を行う。
【００２４】
次に、図２には、撮像素子１１の画素２１およびカラム処理部４１の構成例が示されている。
【００２５】
図２には、図１の画素領域１２に配置される複数の画素２１のうち、所定の列（カラム）に並んで配置される２つの画素２１ａおよび２１ｂが示されている。また、図２には、カラム信号処理回路１４が有する複数のカラム処理部４１のうち、この列に対応して配置されるカラム処理部４１が示されている。
【００２６】
図示するように、撮像素子１１では、画素２１の１列に対して、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂの２本が設けられる。第１の垂直信号線２３ａには、画素２１ａ（例えば、奇数行目の画素２１）が接続され、第２の垂直信号線２３ｂには、画素２１ｂ（例えば、偶数行目の画素２１）が接続される。また、第１の垂直信号線２３ａには、ソースフォロワ回路を構成する定電流源４２ａが接続されており、第２の垂直信号線２３ｂには、ソースフォロワ回路を構成する定電流源４２ｂが接続されている。そして、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂは、この列に対応して配置される１つのカラム処理部４１に接続される。
【００２７】
画素２１ａは、ＰＤ３１ａ、転送トランジスタ３２ａ、ＦＤ部３３ａ、増幅トランジスタ３４ａ、選択トランジスタ３５ａ、およびリセットトランジスタ３６ａを備えて構成される。
【００２８】
ＰＤ３１ａは、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタ３２ａに接続されている。
【００２９】
転送トランジスタ３２ａは、垂直駆動回路１３から供給される転送信号TRGに従って駆動し、転送トランジスタ３２ａがオンになると、ＰＤ３１ａに蓄積されている電荷がＦＤ部３３ａに転送される。
【００３０】
ＦＤ部３３ａは、増幅トランジスタ３４ａのゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、ＰＤ３１ａから転送される電荷を蓄積する。
【００３１】
増幅トランジスタ３４ａは、ＦＤ部３３ａに蓄積されている電荷に応じたレベル（即ち、ＦＤ部３３ａの電位）の画素信号を、選択トランジスタ３５ａを介して第１の垂直信号線２３ａに出力する。つまり、ＦＤ部３３ａが増幅トランジスタ３４ａのゲート電極に接続される構成により、ＦＤ部３３ａおよび増幅トランジスタ３４ａは、ＰＤ３１ａにおいて発生した電荷を、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
【００３２】
選択トランジスタ３５ａは、垂直駆動回路１３から供給される選択信号SELに従って駆動し、選択トランジスタ３５ａがオンになると、増幅トランジスタ３４ａから出力される画素信号が第１の垂直信号線２３ａに出力可能な状態となる。
【００３３】
リセットトランジスタ３６ａは、垂直駆動回路１３から供給されるリセット信号RSTに従って駆動し、リセットトランジスタ３６ａがオンになると、ＦＤ部３３ａに蓄積されている電荷が電源配線Ｖｄｄに排出されて、ＦＤ部３３ａがリセットされる。
【００３４】
また、画素２１ｂは、画素２１ａと同様に、ＰＤ３１ｂ、転送トランジスタ３２ｂ、ＦＤ部３３ｂ、増幅トランジスタ３４ｂ、選択トランジスタ３５ｂ、およびリセットトランジスタ３６ｂを備えて構成される。従って、画素２１ｂの各部は、上述したような画素２１ａの各部と同様に動作するため、その詳細な説明は省略する。なお、以下適宜、画素２１ａと画素２１ｂとを区別する必要がない場合、単に画素２１と称し、画素２１を構成する各部についても同様に称する。
【００３５】
カラム処理部４１は、２つの入力スイッチ５１ａおよび５１ｂ、コンパレータ５２、カウンタ５３、並びに、出力スイッチ５４を備えて構成される。
【００３６】
コンパレータ５２のマイナス側の入力端子は、入力スイッチ５１ａを介して第１の垂直信号線２３ａに接続されるととともに、入力スイッチ５１ｂを介して第２の垂直信号線２３ｂに接続される。また、コンパレータ５２のプラス側の入力端子は、図１のランプ信号生成回路１７に接続される。コンパレータ５２の出力端子は、カウンタ５３の入力端子に接続されており、カウンタ５３の出力端子は、出力スイッチ５４を介してデータ出力信号線２４に接続される。
【００３７】
入力スイッチ５１ａおよび５１ｂは、図１の制御回路１８による制御に従って開閉し、コンパレータ５２のマイナス側の入力端子に対する接続を、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂのいずれか一方に切り替える。例えば、入力スイッチ５１ａが閉鎖されるとともに、入力スイッチ５１ｂが開放されると、コンパレータ５２のマイナス側の入力端子は第１の垂直信号線２３ａに接続され、画素２１ａから出力される画素信号がコンパレータ５２に入力される。一方、入力スイッチ５１ｂが閉鎖されるとともに、入力スイッチ５１ａが開放されると、コンパレータ５２のマイナス側の入力端子は第２の垂直信号線２３ｂに接続され、画素２１ｂから出力される画素信号がコンパレータ５２に入力される。
【００３８】
コンパレータ５２は、プラス側の入力端子に入力されるランプ信号と、マイナス側の入力端子に入力される画素信号との大小を比較し、その比較結果を示す比較結果信号を出力する。例えば、コンパレータ５２は、ランプ信号がアナログの画素信号よりも大きい場合にはハイレベルの比較結果信号を出力し、ランプ信号がアナログの画素信号以下となった場合にはローレベルの比較結果信号を出力する。
【００３９】
カウンタ５３は、例えば、ランプ信号生成回路１７から出力されるランプ信号の電位が一定の勾配で降下を開始したタイミングから、コンパレータ５２から出力される比較結果信号がハイレベルからローレベルに切り替わるタイミングまでの所定のクロック数をカウントする。従って、カウンタ５３がカウントしたカウント値は、コンパレータ５２に入力される画素信号のレベルに応じた値となり、これにより、画素２１から出力されるアナログの画素信号がデジタル値に変換される。
【００４０】
例えば、撮像素子１１では、画素２１のＦＤ部３３がリセットされた状態のリセットレベルの画素信号と、画素２１のＦＤ部３３がＰＤ３１で光電変換された電荷を保持した状態の信号レベルの画素信号とが、画素２１から出力される。そして、カラム処理部４１において画素信号をＡＤ変換する際に、それらの信号の差分を求めることによって、リセットノイズが除去された画素信号が出力される。また、カウンタ５３は、カウント値を保持する保持部５５を有しており、後述するように、カウント値を一時的に保持することができる。
【００４１】
出力スイッチ５４は、水平駆動回路１５から出力される駆動信号に従って開閉する。例えば、所定のカラム処理部４１が配置されている列の画素信号を出力するタイミングになると、水平駆動回路１５から出力される駆動信号に従って出力スイッチ５４が閉鎖され、カウンタ５３の出力端子がデータ出力信号線２４に接続される。これにより、カラム処理部４１においてＡＤ変換された画素信号がデータ出力信号線２４に出力される。
【００４２】
このように撮像素子１１は構成されており、カラム処理部４１は、画素２１ａから出力される画素信号と、画素２１ｂから出力される画素信号とを交互にＡＤ変換することができる。従って、撮像素子１１では、画素２１ａおよび画素２１ｂのうちの、一方がリセット動作または信号転送動作を行って画素信号のセトリング（Settling）を行うのと並行的に、他方から出力されて保持（Hold）される画素信号をカラム処理部４１がＡＤ変換する処理を、交互に繰り返して行うことができるように、画素信号の読み出しを制御することができる。
【００４３】
このように、撮像素子１１では、画素２１ａおよび画素２１ｂで、画素信号のＡＤ変換とセトリングとを同時並行的に行い、それらが交互に切り替わるような動作をすることで、カラム処理部４１におけるＡＤ変換を高速化することができる。また、撮像素子１１では、カラム処理部４１の個数を増加させることなくＡＤ変換を高速化すること、即ち、消費電力の増加を回避することができる。つまり、撮像素子１１は、より低消費電力でＡＤ変換処理の高速化を図ることができる。
【００４４】
次に、図３には、撮像素子１１におけるＡＤ変換の動作を説明するタイミングチャートが示されている。
【００４５】
図３では、上側から順に、第１の垂直信号線２３ａに接続される画素２１ａの動作、第２の垂直信号線２３ｂに接続される画素２１ｂの動作、および、カラム処理部４１の動作が示されている。
【００４６】
まず、第１の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、ＦＤ部３３ａをリセットし、リセットレベルの画素信号の出力が十分にセトリングされるまで待機する（リセット期間）。この動作と並行して、第１の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、その前の動作期間でセトリングされたＰＤ３１ｂの受光量に応じた信号レベルの画素信号の出力を保持し続ける。そして、カラム処理部４１は、画素２１ｂから出力される信号レベルの画素信号をＡＤ変換する（ＡＤ変換期間）。このとき、カラム処理部４１において、カウンタ５３は、画素２１ｂの信号レベルの画素信号に対応するカウント値を保持部５５に保持する。
【００４７】
次に、第２の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、第１の動作期間でセトリングされたリセットレベルの画素信号の出力を保持し続け、カラム処理部４１は、画素２１ａから出力されるリセットレベルの画素信号をＡＤ変換する。なお、このとき、カラム処理部４１では、画素２１ａのリセットレベルの画素信号に対応するカウント値を保持部５５に保持する。この動作と並行して、第２の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、ＦＤ部３３ｂをリセットし、リセットレベルの画素信号の出力が十分にセトリングされるまで待機する。
【００４８】
その後、第３の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、ＰＤ３１ａにおいて光電変換された電荷をＦＤ部３３ａに転送し、ＰＤ３１ａの受光量に応じた信号レベルの画素信号の出力が十分にセトリングされるまで待機する（信号転送期間）。この動作と並行して、第３の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、第２の動作期間でセトリングされたリセットレベルの画素信号の出力を保持し続け、カラム処理部４１は、画素２１ｂから出力されるリセットレベルの画素信号をＡＤ変換する。そして、カラム処理部４１では、このリセットレベルの画素信号に対応するカウント値と、保持部５５に保持している画素２１ｂの信号レベルの画素信号に対応するカウント値との差分を求め、リセットノイズを除去した画素信号を出力する。
【００４９】
そして、第４の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、第３の動作期間でセトリングされた信号レベルの画素信号の出力を保持し続け、カラム処理部４１は、画素２１ａから出力される信号レベルの画素信号をＡＤ変換する。そして、カラム処理部４１では、この信号の画素信号に対応するカウント値と、保持部５５に保持している画素２１ａのリセットレベルの画素信号に対応するカウント値との差分を求め、リセットノイズを除去した画素信号を出力する。この動作と並行して、第４の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、ＰＤ３１ｂにおいて光電変換された電荷をＦＤ部３３ｂに転送し、ＰＤ３１ｂの受光量に応じた信号レベルの画素信号の出力が十分にセトリングされるまで待機する。
【００５０】
第４の動作期間が終了した後、第１の動作期間に戻り、以下同様に、次の行の画素２１ａおよび画素２１ｂを動作対象として順次、第１の動作期間から第４の動作期間までの動作が繰り返して行われる。なお、画素２１ａと画素２１ｂとで、半周期ずつずれて各動作期間が行われるようにしてもよい。
【００５１】
以上のように、撮像素子１１では、画素２１ａおよび画素２１ｂの一方の画素信号をＡＤ変換するのと並行して、他方の画素信号のセトリングが行われる。これにより、撮像素子１１では、例えば、第１の動作期間で画素２１ｂの信号レベルの画素信号のＡＤ変換が完了した直後から、第２の動作期間で画素２１ａのリセットレベルの画素信号のＡＤ変換を実行することができる。同様に、第２の動作期間で画素２１ａのリセットレベルの画素信号のＡＤ変換が完了した直後から、第３の動作期間で画素２１ｂのリセットレベルの画素信号のＡＤ変換を実行することができる。さらに、第３の動作期間で画素２１ｂのリセットレベルの画素信号のＡＤ変換が完了した直後から、第４の動作期間で画素２１ａの信号レベルの画素信号のＡＤ変換を実行することができる。
【００５２】
従って、例えば、画素信号のセトリングが完了するまで、カラム処理部４１がＡＤ変換を待機するような構成と比較して、撮像素子１１は、より高速にＡＤ変換を行うことができる。
【００５３】
ここで、図４に示すタイミングチャートを参照して、従来の撮像素子におけるＡＤ変換の動作について説明する。
【００５４】
従来の撮像素子は、画素の１列に対して１本の垂直信号線が設けられて構成され、第１の動作期間において、画素は、ＦＤ部をリセットし、リセットレベルの画素信号の出力が十分にセトリングされるまで待機し、カラム処理部では処理は行われない。次に、第２の動作期間において、画素は、第１の動作期間でセトリングされたリセットレベルの画素信号の出力を保持し続け、カラム処理部は、画素から出力されるリセットレベルの画素信号をＡＤ変換する。
【００５５】
このＡＤ変換が完了した後、第３の動作期間において、画素は、ＰＤにおいて光電変換された電荷をＦＤ部に転送し、ＰＤの受光量に応じた信号レベルの画素信号の出力が十分にセトリングされるまで待機し、カラム処理部では処理は行われない。そして、第４の動作期間において、画素は、第３の動作期間でセトリングされた信号レベルの画素信号の出力を保持し続け、カラム処理部は、画素から出力される信号レベルの画素信号をＡＤ変換する。
【００５６】
このように、従来の撮像素子では、画素信号の出力がセトリングされる間、カラム処理部においてＡＤ変換は行われないため、図３に示したＡＤ変換の動作と比較して、画素信号をＡＤ変換して出力するのに、単純に約２倍の時間を要することになる。従って、その分だけ、撮像素子１１では、ＡＤ変換処理を高速化することができる。
【００５７】
また、従来の撮像素子の中には、サンプルホールド（Sample / Hold）技術を採用するものもある。
【００５８】
ここで、図５に示すタイミングチャートを参照して、サンプルホールド技術を採用した従来の撮像素子におけるＡＤ変換の動作について説明する。
【００５９】
図５に示すように、サンプルホールド技術を採用した従来の撮像素子では、画素の１列ごとに１本の垂直信号線が設けられ、セトリングされた画素信号を容量素子にサンプルホールドすることで、その電圧レベルを保持することができる。これにより、リセットレベルの画素信号のセトリングと並行して保持されている信号レベルの画素信号をＡＤ変換し、信号レベルの画素信号のセトリングと並行して保持されているリセットレベルの画素信号をＡＤ変換することができる。
【００６０】
しかしながら、近年、いわゆるスマートフォンやウェアラブルデバイスなどの小型端末で用いられる固体撮像素子は、画素サイズが１μｍ程度の微細であり、サンプルホールド技術を適用することは困難である。また、サンプルホールドに利用される容量素子が小さすぎると、サンプルホールドによって発生するノイズ（いわゆるkT/Cノイズ）が大きくなってしまい、CDS処理により除去するのは困難となるため、画質が大幅に劣化することになる。また、サンプルホールドに利用される容量素子を、ノイズが画質に影響を与えない程度に大きくすると、カラム信号処理を実現することが困難になるとともに、垂直信号線への容量負荷が増大するのに伴ってセトリング速度が低下してしまい、全体として、処理速度が低下することになる。
【００６１】
これに対し、撮像素子１１では、このようなサンプルホールド技術を用いる構成におけるノイズが発生することはないため、画質の劣化を回避して、処理速度の高速化を図ることができる。
【００６２】
また、撮像素子１１は、図３に示したように、画素２１ａのリセットレベルの画素信号をＡＤ変換し、画素２１ｂのリセットレベルの画素信号をＡＤ変換し、画素２１ａの信号レベルの画素信号をＡＤ変換し、画素２１ｂの信号レベルの画素信号をＡＤ変換する順番で、ＡＤ変換処理が行われる。例えば、上述した特許文献２に開示されている固体撮像素子においても、同様の順番で画素信号を読み出しているが、同一のリセットレベルおよび信号レベルの画素信号に対してＡＤ変換を繰り返している点で、撮像素子１１とは異なる技術とされる。このように異なる技術であることより、撮像素子１１は、kT/Cノイズを除去するためにカラム処理部４１の回路構成や動作シーケンスが、特許文献２の固体撮像素子と異なるものとされる。
【００６３】
次に、図６は、撮像素子１１の第２の実施の形態の構成例の一部を示すブロック図である。なお、図６に示す撮像素子１１Ａにおいて、図２に示した撮像素子１１と共通する構成については、同一の符号を付し、その詳細な説明は省略する。
【００６４】
図６に示すように、撮像素子１１Ａは、複数個の画素２１で、ＦＤ部３３や増幅トランジスタ３４などの画素２１を構成する一部を共有する画素共有構造を採用している点で、図２に示した撮像素子１１と異なる構成とされる。
【００６５】
撮像素子１１Ａを構成する共有画素６１は、行×列が４×２となるように配置された８個の画素２１による画素共有構造が採用されている。撮像素子１１Ａでは、いわゆるベイヤー配列に従って画素２１にカラーフィルタが配置された構成とされ、図６では、それぞれのカラーフィルタの色（Ｒ，Ｇ，Ｂ）が画素２１に示されている。
【００６６】
また、撮像素子１１Ａにおいても、図２の撮像素子１１と同様に、共有画素６１が配置される列ごとに、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂを設け、コンパレータ５２に入力される画素信号を入力スイッチ５１ａおよび５１ｂで切り替えることができる。
【００６７】
従って、撮像素子１１Ａでは、列方向に並ぶ２つの共有画素６１ａおよび共有画素６１ｂごとに、それぞれが有する画素２１で交互に、信号レベルの画素信号のＡＤ変換とリセットレベルの画素信号のＡＤ変換とが行われる。そして、共有画素６１ａおよび共有画素６１ｂが有する８個の画素２１の画素信号のＡＤ変換が終了すると、次の行の共有画素６１ａおよび共有画素６１ｂを処理対象として、ＡＤ変換が繰り返して行われる。
【００６８】
このように、画素共有構造を採用した撮像素子１１Ａでは、図２の撮像素子１１と同様に、より低消費電力でＡＤ変換の高速化を図ることができる。
【００６９】
次に、図７は、撮像素子１１の第３の実施の形態の構成例の一部を示すブロック図である。なお、図７に示す撮像素子１１Ｂにおいて、図６に示した撮像素子１１Ａと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
【００７０】
即ち、撮像素子１１Ｂは、特性改善の観点よりオートゼロ技術が用いられている点で、図６の撮像素子１１Ａと異なる構成とされている。具体的には、撮像素子１１Ｂでは、入力スイッチ５１ａとコンパレータ５２のマイナス側の入力端子との間にキャパシタ７１ａが接続され、入力スイッチ５１ｂとコンパレータ５２のマイナス側の入力端子と間にキャパシタ７１ｂが接続される。また、撮像素子１１Ｂでは、コンパレータ５２のプラス側の入力端子は、キャパシタ７２を介して、ランプ信号生成回路１７（図１参照）に接続され、コンパレータ５２の出力端子とマイナス側の入力端子とが帰還スイッチ７３を介して接続されている。
【００７１】
従って、撮像素子１１Ｂは、サンプリングによって発生するノイズ（kT/Cノイズ）がカラム処理部４１によるCDS処理によって相殺することができるように構成される。
【００７２】
図８および図９を参照して、撮像素子１１ＢによるCDS処理のシーケンスについて説明する。
【００７３】
まず、図８の上段に示すように、第１のステップにおいて、入力スイッチ５１ａおよび帰還スイッチ７３が閉鎖される。次に、図８の中段に示すように、第２のステップにおいて、帰還スイッチ７３が開放されて、ランプ信号が降下を開始し、第１の垂直信号線２３ａを介して入力されるリセットレベルの画素信号がＡＤ変換される。
【００７４】
その後、図８の下段に示すように、第３のステップにおいて、入力スイッチ５１ａが開放されるとともに、入力スイッチ５１ｂおよび帰還スイッチ７３が閉鎖される。そして、図９の上段に示すように、第４のステップにおいて、帰還スイッチ７３が開放されて、ランプ信号が降下を開始し、第２の垂直信号線２３ｂを介して入力されるリセットレベルの画素信号がＡＤ変換される。
【００７５】
さらに、図９の中段に示すように、第５のステップにおいて、入力スイッチ５１ｂが開放されるとともに、入力スイッチ５１ａが閉鎖されて、ランプ信号が降下を開始し、第１の垂直信号線２３ａを介して入力される信号レベルの画素信号がＡＤ変換される。そして、図９の下段に示すように、第６のステップにおいて、入力スイッチ５１ａが開放されるとともに、入力スイッチ５１ｂが閉鎖されて、ランプ信号が降下を開始し、第２の垂直信号線２３ｂを介して入力される信号レベルの画素信号がＡＤ変換される。
【００７６】
ここで、第１のステップから第２のステップへの遷移において、第１の垂直信号線２３ａに接続されるキャパシタ７１ａに、kT/Cノイズが印加される。その後、第３のステップから第５のステップまでの遷移において、この容量の片側が常に解放端（高インピーダンスノード）となって容量電荷の移動が出来ないことより、新たにkT/Cノイズが印加されることは回避される。従って、第１のステップから第５のステップまでにおけるＡＤ変換の結果の差分を求め、デジタルCDS処理を行うことによって、kT/Cノイズを相殺することができる。
【００７７】
従って、撮像素子１１Ｂでは、ノイズの少ない画像を撮像することができるとともに、画質の劣化を回避して、処理速度の高速化を図ることができる。
【００７８】
次に、図１０は、撮像素子１１の第３の実施の形態の構成例の一部を示すブロック図である。なお、図１０に示す撮像素子１１Ｃにおいて、図７に示した撮像素子１１Ｂと共通する構成については、同一の符号を付し、その詳細な説明は省略する。
【００７９】
図１０に示すように、撮像素子１１Ｃは、共有画素６１の列ごとに、第１の垂直信号線２３ａ−１、第２の垂直信号線２３ｂ−１、第３の垂直信号線２３ａ−２、および第４の垂直信号線２３ｂ−２の４本が設けられ、２つのカラム処理部４１−１および４１−２を画素領域の列方向に対して上側と下側とにそれぞれ備える点で、図７の撮像素子１１Ｂと異なる構成とされる。即ち、撮像素子１１Ｃは、第３の垂直信号線２３ｃおよび第４の垂直信号線２３ｄと、カラム処理部４１−２が追加された構成となっている。また、第１の垂直信号線２３ａ−１には定電流源４２ａ−１が接続され、第２の垂直信号線２３ｂ−１には定電流源４２ｂ−１が接続され、第３の垂直信号線２３ａ−２には定電流源４２ａ−２が接続され、第４の垂直信号線２３ｂ−２には定電流源４２ｂ−２が接続されている。
【００８０】
撮像素子１１Ｃでは、共有画素６１ａ−１が第１の垂直信号線２３ａ−１を介してカラム処理部４１−１に接続されるとともに、共有画素６１ｂ−１が第２の垂直信号線２３ｂ−１を介してカラム処理部４１−１に接続される。また、撮像素子１１Ｃでは、共有画素６１ａ−２が第３の垂直信号線２３ａ−２を介してカラム処理部４１−２に接続されるとともに、共有画素６１ｂ−２が第４の垂直信号線２３ｂ−２を介してカラム処理部４１−２に接続される。
【００８１】
従って、撮像素子１１Ｃにおいては、共有画素６１ａ−１および共有画素６１ｂ−１ごとに、それぞれが有する画素２１で交互に、カラム処理部４１−１において、信号レベルの画素信号のＡＤ変換とリセットレベルの画素信号のＡＤ変換とが行われる。これと並行して、撮像素子１１Ｃにおいては、共有画素６１ａ−２および共有画素６１ｂ−２ごとに、それぞれが有する画素２１で交互に、カラム処理部４１−２において、信号レベルの画素信号のＡＤ変換とリセットレベルの画素信号のＡＤ変換とが行われる。
【００８２】
このように、撮像素子１１Ｃでは、カラム処理部４１−１とカラム処理部４１−２とで並列的にＡＤ変換を行うことができるので、例えば、図７の撮像素子１１Ｂと比較して、約２倍の速度でＡＤ変換を行うことができる。
【００８３】
以上のように、上述した各実施の形態の撮像素子１１は、上述したようなサンプルホールド技術を用いることない構成で、カラム処理部４１の個数を増加させることなく、即ち、消費出力の増大を回避して、ＡＤ変換処理の高速化を実現することができる。即ち、高速処理が可能な撮像素子１１の電力効率を改善することができる。
【００８４】
次に、撮像素子１１の配線レイアウトについて説明する。
【００８５】
まず、図１１乃至図１３を参照して、撮像素子１１の配線レイアウトの第１の構成例について説明する。図１１には、撮像素子１１が有する画素２１ａおよび画素２１ｂの平面的な構成が示されている。図１２には、図１１に示す断面Ａに対応する箇所、即ち、画素２１ａと第１の垂直信号線２３ａとを接続する接続箇所における断面的な構成が示されている。図１３には、図１１に示す断面Ｂに対応する箇所、即ち、画素２１ｂと第２の垂直信号線２３ｂとを接続する接続箇所における断面的な構成が示されている。
【００８６】
図１１に示すように、画素２１ａは、ＰＤ３１ａ、転送トランジスタ３２ａ、ＦＤ部３３ａ、増幅トランジスタ３４ａ、選択トランジスタ３５ａ、およびリセットトランジスタ３６ａを備えて構成される。また、画素２１ａの水平方向に沿って、ソース電圧を供給する水平信号線VSS-a、転送トランジスタ３２ａに行転送パルスを供給する水平信号線２２TRG-a、リセットトランジスタ３６ａに行リセットパルスを供給する水平信号線２２RST-a、ドレーン電圧を供給する水平信号線VDD-a、および、選択トランジスタ３５ａに行選択パルスを供給する水平信号線２２SEL-aが配置されている。
【００８７】
同様に、画素２１ｂは、ＰＤ３１ｂ、転送トランジスタ３２ｂ、ＦＤ部３３ｂ、増幅トランジスタ３４ｂ、選択トランジスタ３５ｂ、およびリセットトランジスタ３６ｂを備えて構成される。また、画素２１ｂの水平方向に沿って、ソース電圧を供給する水平信号線VSS-b、転送トランジスタ３２ｂに行転送パルスを供給する水平信号線２２TRG-b、リセットトランジスタ３６ｂに行リセットパルスを供給する水平信号線２２RST-b、ドレーン電圧を供給する水平信号線VDD-b、および、選択トランジスタ３５ｂに行選択パルスを供給する水平信号線２２SEL-bが配置されている。
【００８８】
また、画素２１ａおよび画素２１ｂが並ぶ垂直方向に沿って、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂが配置されている。そして、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂの間に信号線間シールド１０１が配置されており、信号線間シールド１０１は、水平信号線VSS-aおよび水平信号線VSS-bに接続され、ソース電圧に固定されている。
【００８９】
ここで、通常、画素レイアウトにおいては形状の一様性が重要視されるため、画素２１ａおよび画素２１ｂは、画素２１ａと第１の垂直信号線２３ａとの接続箇所および画素２１ｂと第２の垂直信号線２３ｂとの接続箇所以外は、同一構成となっている。即ち、図１２に示す画素２１ａと第１の垂直信号線２３ａとの接続箇所、および、図１３に示す画素２１ｂと第２の垂直信号線２３ｂとの接続箇所が、異なる構成となっている。
【００９０】
図１２に示すように、画素２１ａでは、半導体基板（Well）１２１側から順に、ゲート電極１２２−１ａおよび１２２−２ａが形成されるゲート層、コンタクト１２３−１ａおよび１２３−２ａが形成されるコンタクト層、メタル配線１２４−１ａおよび１２４−２ａが形成される第１のメタル層、ビア１２５ａが形成される第１のビア層、メタル配線１２６ａが形成される第２のメタル層、ビア１２７ａが形成される第２のビア層、並びに、第１の垂直信号線２３ａ、第２の垂直信号線２３ｂ、および信号線間シールド１０１が形成される第３のメタル層が積層される。
【００９１】
メタル配線１２４−１ａは、図１１のＦＤ部３３ａに接続されるとともに、コンタクト１２３−１ａを介して、増幅トランジスタ３４ａを構成するゲート電極１２２−１ａに接続されている。従って、ＦＤ部３３ａに蓄積されている電荷に対応するレベルの電位が、メタル配線１２４−１ａおよびコンタクト１２３−１ａを介してゲート電極１２２−１ａに印加される。
【００９２】
ゲート電極１２２−２ａは、選択トランジスタ３５ａを構成し、図１１に示すように行選択パルスを供給する水平信号線２２SEL-aに接続される。そして、選択トランジスタ３５ａのソース側の拡散層が、コンタクト１２３−２ａ、メタル配線１２４−２ａ、ビア１２５ａ、メタル配線１２６ａ、および、ビア１２７ａを介して第１の垂直信号線２３ａに接続される。
【００９３】
また、図１３に示すように、画素２１ｂでは、画素２１ａと同様に、ゲート層にゲート電極１２２−１ｂおよび１２２−２ｂが形成され、コンタクト層にコンタクト１２３−１ｂおよび１２３−２ｂが形成され、第１のメタル層にメタル配線１２４−１ｂおよび１２４−２ｂが形成され、第１のビア層にビア１２５ｂが形成され、第２のメタル層にメタル配線１２６ｂが形成され、第２のビア層にビア１２７ｂが形成され、第３のメタル層に第１の垂直信号線２３ａ、第２の垂直信号線２３ｂ、および信号線間シールド１０１が形成されている。
【００９４】
メタル配線１２４−１ｂは、図１１のＦＤ部３３ｂに接続されるとともに、コンタクト１２３−１ｂを介して、増幅トランジスタ３４ｂを構成するゲート電極１２２−１ｂに接続されている。従って、ＦＤ部３３ｂに蓄積されている電荷に対応するレベルの電位が、メタル配線１２４−１ｂおよびコンタクト１２３−１ｂを介してゲート電極１２２−１ｂに印加される。
【００９５】
ゲート電極１２２−２ｂは、選択トランジスタ３５ｂを構成し、図１１に示すように行選択パルスを供給する水平信号線２２SEL-bに接続される。そして、選択トランジスタ３５ｂのソース側の拡散層が、コンタクト１２３−２ｂ、メタル配線１２４−２ｂ、ビア１２５ｂ、メタル配線１２６ｂ、および、ビア１２７ｂを介して第２の垂直信号線２３ｂに接続される。
【００９６】
図１２および図１３に示すように、第３のメタル層において、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂの間に、ソース電圧に固定されている信号線間シールド１０１が配置されている。これにより、例えば、第３のメタル層において直接的に、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂの間でカップリング容量が発生することを抑制することができる。従って、画素信号のＡＤ変換とセトリングとを同時並行的に交互に切り替えるような読み出し動作を行っても、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂの間で互いに悪影響を与えること、例えば、ノイズが発生することを抑制することができる。
【００９７】
ところで、第３のメタル層において、第１の垂直信号線２３ａ、第２の垂直信号線２３ｂ、および信号線間シールド１０１は垂直方向に沿って配置され、第２のメタル層において、メタル配線１２６ａおよびメタル配線１２６ｂは水平方向に沿って配置されている。つまり、第３のメタル層と第２のメタル層との間で、垂直信号線２３とメタル配線１２６とが互いに交差するような配線レイアウトとなっている。
【００９８】
これにより、図１２に示すように、第３のメタル層の第２の垂直信号線２３ｂと第２のメタル層のメタル配線１２６ａとの間に発生するカップリング容量Ｃａが増加することになる。即ち、メタル配線１２６ａが第１の垂直信号線２３ａに接続されていることより、第１の垂直信号線２３ａと第２の垂直信号線２３ｂとの間で間接的にカップリング容量Ｃａが発生してしまう。
【００９９】
同様に、図１３に示すように、第３のメタル層の第１の垂直信号線２３ａと第２のメタル層のメタル配線１２６ｂとの間に発生するカップリング容量Ｃｂが増加することになる。即ち、メタル配線１２６ｂが第２の垂直信号線２３ｂに接続されていることより、第１の垂直信号線２３ａと第２の垂直信号線２３ｂとの間で間接的にカップリング容量Ｃｂが発生してしまう。
【０１００】
上述したように、撮像素子１１では、画素２１ａおよび画素２１ｂで、画素信号のＡＤ変換とセトリングとを同時並行的に行い、それらが交互に切り替わるように画素信号を読み出す読み出し動作を行っている。このような読み出し動作では、第１の垂直信号線２３ａと第２の垂直信号線２３ｂとで、画素信号を読み出すタイミングにズレが発生している。そのため、例えば、画素２１ａの画素信号のセトリングを行っていないときに、画素２１ｂの画素信号を読み出そうとすると、カップリング容量ＣａおよびＣｂを介して、第２の垂直信号線２３ｂに第１の垂直信号線２３ａの電位変動が伝達し、信号品質が劣化することが懸念される。
【０１０１】
その結果、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂを介して伝送される画素信号のノイズが増大することになり、画質に深刻な影響を与える恐れがある。また、信号品質が十分に元に戻るためにセトリング時間を確保することが必要となることより、高速化の特性を著しく損なう恐れがある。このように、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂの間に間接的に発生するカップリング容量ＣａおよびＣｂを介したクロストークによって、悪影響が発生することがあった。
【０１０２】
そこで、撮像素子１１では、このような悪影響の発生を抑制することができる配線レイアウトが採用される。
【０１０３】
次に、図１４乃至図１６を参照して、撮像素子１１の配線レイアウトの第２の構成例について説明する。図１４には、撮像素子１１が有する画素２１ａおよび画素２１ｂの平面的な構成が示されている。図１５には、図１４に示す断面Ａに対応する箇所、即ち、画素２１ａと第１の垂直信号線２３ａとを接続する接続箇所における断面的な構成が示されている。図１６には、図１４に示す断面Ｂに対応する箇所、即ち、画素２１ｂと第２の垂直信号線２３ｂとを接続する接続箇所における断面的な構成が示されている。
【０１０４】
なお、図１４乃至図１６に示す撮像素子１１の配線レイアウトにおいて、上述の図１１乃至図１３を参照して説明した撮像素子１１の配線レイアウトと共通する構成については同一の符号を付し、その詳細な説明は省略する。例えば、撮像素子１１の配線レイアウトの第２の構成例では、図１４乃至図１６に示す接続箇所における構成が、上述の図１１乃至図１３を参照して説明した撮像素子１１の配線レイアウトと異なる構成となっている。
【０１０５】
例えば、図１５に示すように、画素２１ａと第１の垂直信号線２３ａとを接続する接続箇所では、第１のメタル層において、メタル配線１２４−３ａが第２の垂直信号線２３ｂの下方まで形成される。また、第２のメタル層において、メタル配線１２６−１ａおよびメタル配線１２６−２ａが分離されて形成される。そして、メタル配線１２６−１ａは、ビア１２５ａを介してメタル配線１２４−３ａに接続されるとともに、ビア１２７−１ａを介して第１の垂直信号線２３ａに接続されている。また、メタル配線１２６−２ａは、ビア１２７−２ａを介して信号線間シールド１０１に接続されている。
【０１０６】
このように、画素２１ａと第１の垂直信号線２３ａとを接続する接続箇所において、第１のメタル層に設けられるメタル配線１２４−３ａと、第２のメタル層に設けられるメタル配線１２６−１ａおよびメタル配線１２６−２ａとによる２層構造が形成される。そして、第２の垂直信号線２３ｂとメタル配線１２４−３ａとの間に、ソース電位に固定される信号線間シールド１０１に接続されたメタル配線１２６−２ａが配置されている。これにより、第１の垂直信号線２３ａを、画素２１ａから画素信号の読み出しに用いられない第２の垂直信号線２３ｂに対してシールドするシールド構造が設けられる。即ち、第２の垂直信号線２３ｂとメタル配線１２６−２ａとの間にカップリング容量Ｃａ’が発生し、上述したような第１の垂直信号線２３ａと第２の垂直信号線２３ｂとの間のカップリング容量Ｃａ（図１２）を減少させることができる。
【０１０７】
同様に、図１６に示すように、画素２１ｂと第２の垂直信号線２３ｂとを接続する接続箇所では、第１のメタル層において、メタル配線１２４−３ｂが第２の垂直信号線２３ｂの下方まで形成される。また、第２のメタル層において、メタル配線１２６−１ｂおよびメタル配線１２６−２ｂが分離されて形成される。そして、メタル配線１２６−２ｂは、ビア１２５ｂを介してメタル配線１２４−３ｂに接続されるとともに、ビア１２７−１ｂを介して第２の垂直信号線２３ｂに接続されている。また、メタル配線１２６−１ｂは、ビア１２７−２ｂを介して信号線間シールド１０１に接続されている。
【０１０８】
このように、画素２１ｂと第２の垂直信号線２３ｂとを接続する接続箇所において、第１のメタル層に設けられるメタル配線１２４−３ｂと、第２のメタル層に設けられるメタル配線１２６−１ｂおよびメタル配線１２６−２ｂとによる２層構造が形成される。そして、第１の垂直信号線２３ａとメタル配線１２４−３ｂとの間に、ソース電位に固定される信号線間シールド１０１に接続されたメタル配線１２６−１ｂが配置されている。これにより、第２の垂直信号線２３ｂを、画素２１ｂから画素信号の読み出しに用いられない第１の垂直信号線２３ａに対してシールドするシールド構造が設けられる。即ち、第１の垂直信号線２３ａとメタル配線１２６−１ｂとの間にカップリング容量Ｃｂ’が発生し、上述したような第１の垂直信号線２３ａと第２の垂直信号線２３ｂとの間のカップリング容量Ｃｂ（図１３）を減少させることができる。
【０１０９】
以上のように、撮像素子１１では、画素２１ａと第１の垂直信号線２３ａとを接続する接続箇所、および、画素２１ｂと第２の垂直信号線２３ｂとを接続する接続箇所において、相補的にシールドするシールド構造を構成することができる。
【０１１０】
即ち、画素２１ａと第１の垂直信号線２３ａとを接続する接続箇所において、第１の垂直信号線２３ａを第２の垂直信号線２３ｂに対してシールドするシールド構造が、メタル配線１２４−３ａと第２の垂直信号線２３ｂとの間に配置されるメタル配線１２６−２ａを信号線間シールド１０１に接続することにより構成される。同様に、画素２１ｂと第２の垂直信号線２３ｂとを接続する接続箇所において、第２の垂直信号線２３ｂを第１の垂直信号線２３ａに対してシールドするシールド構造が、メタル配線１２４−３ｂと第１の垂直信号線２３ａとの間に配置されるメタル配線１２６−１ｂを信号線間シールド１０１に接続することにより構成される。
【０１１１】
これにより、第１の垂直信号線２３ａと第２の垂直信号線２３ｂとの間のカップリング容量を減少することができ、クロストークの発生を抑制することができる。従って、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂを介して伝送される画素信号のノイズを低減することができ、より良好な画質の画像を得ることができる。また、信号品質が十分に元に戻るためにセトリング時間を長く確保することが必要なく、セトリング時間の短縮を図ることができるので、高速化の特性を十分に発揮することができる。
【０１１２】
従って、画素信号のＡＤ変換とセトリングとを同時並行的に交互に切り替えるような読み出し動作を行う撮像素子１１において、高速化または高精度化を実現することができる。
【０１１３】
なお、図１４乃至図１６を参照して説明した配線レイアウトは、画素２１の共有数、垂直信号線２３の本数、画素２１を構成するトランジスタの向き（素子の配置や単位画素内の反転配置などを含む）に限定されることなく、様々な構成の撮像素子１１に適用することができる。
【０１１４】
さらに、本技術は、画素列に対して２本の垂直信号線２３が配置されている構成に限定されることなく、３本以上の垂直信号線２３が配置されている構成に適用することができ、任意の垂直信号線２３の組み合わせに対して相補的にシールドすることができる。例えば、４本の垂直信号線２３が配置されている構成では、１本目および２本目の垂直信号線２３のペアに対して、３本目および４本目の垂直信号線２３のペアを相補的にシールドしてもよい。この構成では、第１メタル層のメタル配線１２４を、２本の垂直信号線２３に相当する分だけ短縮することができるので、負荷が増大することを防止することができる。
【０１１５】
また、例えば、上述したような第１乃至第３のメタル層に対してメタル層をさらに追加して、同様のシールド構造を構成することにより、クロストークを抑制する効果を向上させることができる。
【０１１６】
なお、図１４乃至図１６を参照して説明したシールド構造を、例えば、ソースフォロワ回路の入力間（ＦＤ部３３どうしの間）に適用してもよい。即ち、図６に示したような共有画素６１の単位画素内の複数のＦＤ部３３に対し、ＦＤ部３３間の容量が無視できない場合、それらのＦＤ部３３どうしの間にシールド構造を構成してもよい。これにより、画素信号のＡＤ変換とセトリングとを同時並行的に交互に切り替えるような読み出し動作において、単位画素内の複数のＦＤ部３３どうしの間で発生する悪影響を抑制することができる。
【０１１７】
なお、本実施の形態では、画素領域１２に行列状に配置される画素２１の１列に対して、２本の第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂが設けられる構成例について説明したが、２本以上の複数本の垂直信号線２３が設けられる構成としてもよい。例えば、図３の例では、画素信号のセトリングとホールドとにほぼ同じ時間を要していたが、例えば、ＡＤ変換処理自体を高速化し、画素信号の出力をホールドする時間を短縮することができれば、複数の画素が画素信号のセトリングを行っている間に、他の複数の画素から出力される画素信号のＡＤ変換を順次行うことができる。これにより、全体としてＡＤ変換処理をより高速化することができる。
【０１１８】
また、撮像素子１１は、カラム処理部４１において、入力スイッチ５１ａおよび５１ｂがコンパレータ５２の内部に組み込まれる構成を採用してもよい。
【０１１９】
さらに、撮像素子１１は、画素２１が形成される半導体基板に配線層が積層される表面に対して光が照射される表面照射型のCMOSイメージセンサ、または、その表面の反対側となる裏面に対して光が照射される裏面照射型のCMOSイメージセンサのどちらにも適用することができる。また、撮像素子１１は、画素２１が形成されるセンサ基板と、制御回路１８（図１）などが形成される回路基板とが積層されて構成される積層型のCMOSイメージセンサに適用することができる。また、上述したように画素信号を読み出してＡＤ変換する処理は、制御回路１８がプログラムを実行することにより、実現することができる。
【０１２０】
なお、上述したような各実施の形態の撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１２１】
図１６は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１２２】
図１６に示すように、撮像装置２０１は、光学系２０２、撮像素子２０３、信号処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成され、静止画像および動画像を撮像可能である。
【０１２３】
光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子２０３に導き、撮像素子２０３の受光面（センサ部）に結像させる。
【０１２４】
撮像素子２０３としては、上述した各実施の形態の撮像素子１１が適用される。撮像素子２０３には、光学系２０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子２０３に蓄積された電子に応じた信号が信号処理回路２０４に供給される。
【０１２５】
信号処理回路２０４は、撮像素子２０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路２０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。
【０１２６】
このように構成されている撮像装置２０１では、上述した各実施の形態の撮像素子１１を適用することでＡＤ変換処理を高速化することにより、例えば、より高フレームレートで画像を撮像することができる。
【０１２７】
図１７は、上述のイメージセンサ（撮像素子１１）を使用する使用例を示す図である。
【０１２８】
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
【０１２９】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【０１３０】
なお、本技術は以下のような構成も取ることができる。
（１）
複数の画素が行列状に配置された画素領域と、
前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と
を備え、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
撮像素子。
（２）
複数個の前記画素で前記画素を構成する一部を共有する共有画素ごとに、それぞれの前記共有画素が有する前記画素で交互に、前記リセット動作または前記信号転送動作と前記ＡＤ変換とが並列的に行われる
上記（１）に記載の撮像素子。
（３）
所定数の垂直信号線と前記ＡＤ変換部の入力端子との間に所定数のキャパシタがそれぞれ設けられ、それらのキャパシタと前記ＡＤ変換部の出力端子との間がスイッチを介して接続される
上記（１）または（２）に記載の撮像素子。
（４）
２つの前記カラムＡＤ信号処理部が、前記画素領域の列方向に対して上側と下側とにそれぞれ設けられる
上記（１）から（３）までのいずれかに記載の撮像素子。
（５）
前記ＡＤ変換部は、前記画素の１列ごとに設けられるとともに、その１列に配置されている複数の前記画素が第１の垂直信号線または第２の垂直信号線を介して前記ＡＤ変換部に接続されており、
前記第１の垂直信号線に接続された前記画素のリセット動作期間と、前記第２の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換するＡＤ変換期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換するＡＤ変換期間と、前記第２の垂直信号線に接続された前記画素のリセット動作期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素の信号転送期間と、前記第２の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換するＡＤ変換期間とを並列的に行い、
前記第１の垂直信号線に接続された前記画素で信号レベルの画素信号をＡＤ変換するＡＤ変換期間と、前記第２の垂直信号線に接続された前記画素の信号転送期間とを並列的に行う
上記（１）から（４）までのいずれかに記載の撮像素子。
（６）
前記ＡＤ変換部は、
前記画素信号をＡＤ変換した値を保持する保持部を有しており、
前記第２の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換した値を保持し、前記第２の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換した後に、それらの値の差分を出力し、
前記第１の垂直信号線に接続された前記画素から出力されるリセットレベルの画素信号をＡＤ変換した値を保持し、前記第１の垂直信号線に接続された前記画素から出力される信号レベルの画素信号をＡＤ変換した後に、それらの値の差分を出力する
上記（５）に記載の撮像素子。
（７）
所定数の前記垂直信号線が形成されるメタル層において、それらの前記垂直信号線どうしの間に、所定の電位で固定された信号線間シールドが形成される
上記（１）に記載の撮像素子。
（８）
所定の前記画素と、その画素から画素信号の読み出しに用いられる所定の前記垂直信号線との接続箇所において、所定の前記垂直信号線を、所定の前記画素から画素信号の読み出しに用いられない他の前記垂直信号線に対してシールドするシールド構造が設けられる
上記（７）に記載の撮像素子。
（９）
前記シールド構造は、前記垂直信号線および前記信号線間シールドが形成されるメタル層と半導体基板との間に設けられる少なくとも２層のメタル層により構成され、所定の前記垂直信号線に接続される下側のメタル層と他の前記垂直信号線との間に配置される上側のメタル層が、前記信号線間シールドに接続されている
上記（８）に記載の撮像素子。
（１０）
複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部とを備える撮像素子の撮像方法において、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
ステップを含む撮像方法。
（１１）
複数の画素が行列状に配置された画素領域と、
前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、所定数の垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と
を有し、
所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われる
撮像素子を備える電子機器。
【０１３１】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１３２】
１１  撮像素子，  １２  画素領域，  １３  垂直駆動回路，  １４  カラム信号処理回路，  １５  水平駆動回路，  １６  出力回路，  １７  ランプ信号生成回路，  １８  制御回路，  ２１  画素，  ２２  水平信号線，  ２３  垂直信号線，  ２４  データ出力信号線，  ３１  ＰＤ，  ３２  転送トランジスタ，  ３３  ＦＤ部，  ３４  増幅トランジスタ，  ３５  選択トランジスタ，  ３６  リセットトランジスタ，  ４１  カラム処理部，  ４２  定電流源，  ５１  入力スイッチ，  ５２  コンパレータ，  ５３  カウンタ，  ５４  出力スイッチ，  ５５  保持部，  ６１  共有画素，  ７１および７２  キャパシタ，  ７３  帰還スイッチ
【図１】
2016012904.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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