(57)【要約】【課題】動作信頼性を向上できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１メモリセル、及び第１選択トランジスタを含む第１メモリストリングを備える第１ブロックと、第２メモリセル、及び第２選択トランジスタを含む第２メモリストリングを備える第２ブロックと、第１メモリストリングの一端、及び第２メモリストリングの一端に電気的に接続されたソース線と、第１メモリセルに対してデータの書込みを行うプログラム動作時に、第２選択トランジスタのゲート電極にソース線の電圧を印加する制御部と、を備える。【選択図】図８
2016170834.tif 000002
【特許請求の範囲】
【請求項１】
第１メモリセル、及び第１選択トランジスタを含む第１メモリストリングを備える第１ブロックと、
第２メモリセル、及び第２選択トランジスタを含む第２メモリストリングを備える第２ブロックと、
前記第１メモリストリングの一端、及び前記第２メモリストリングの一端に電気的に接続されたソース線と、
前記第１メモリセルに対してデータの書込みを行うプログラム動作時に、前記第２選択トランジスタのゲート電極に前記ソース線の電圧を印加する制御部と、
を備える半導体記憶装置。
【請求項２】
第１メモリセル、及び第１選択トランジスタを含む第１メモリストリングを備える第１ブロックと、
第２メモリセル、及び第２選択トランジスタを含む第２メモリストリングを備える第２ブロックと、
前記第１メモリストリングの一端、及び前記第２メモリストリングの一端に電気的に接続されたソース線と、
前記第１メモリセルに対してデータの書込みを行うプログラム動作時に、前記第２選択トランジスタのゲート電極を電気的に浮遊状態にする制御部と、
を備える半導体記憶装置。
【請求項３】
第１メモリセル、及び第１選択トランジスタを含む第１メモリストリングを備え、半導体ウェルの上方に設けられる第１ブロックと、
第２メモリセル、及び第２選択トランジスタを含む第２メモリストリングを備え、前記半導体ウェルの上方に設けられる第２ブロックと、
前記第１メモリストリングの一端、及び前記第２メモリストリングの一端に電気的に接続されたソース線と、
前記第１メモリセルに対してデータの書込みを行うプログラム動作時に、前記半導体ウェルに前記ソース線の電圧を印加する制御部と、
を備える半導体記憶装置。
【請求項４】
前記第１メモリストリングは、第３選択トランジスタを更に備え、
前記第２メモリストリングは、第４選択トランジスタを更に備え、
前記制御部は、
前記第１メモリセルに対してデータの書込みを行うプログラム動作時に、
前記第１選択トランジスタのゲート電極に、前記ソース線の電圧よりも低い第１電圧を印加し、
前記第３選択トランジスタのゲート電極に、前記ソース線の電圧よりも高い第２電圧を印加し、
前記第４選択トランジスタのゲート電極に前記第１電圧を印加する
請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記制御部は、
前記第１メモリセルに対してデータの書込みを行うプログラム動作時に、
前記第２メモリセルのゲート電極を電気的に浮遊状態にする
請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２３８３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消費電流を抑制できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１メモリセル、及び第１選択トランジスタを含む第１メモリストリングを備える第１ブロックと、第２メモリセル、及び第２選択トランジスタを含む第２メモリストリングを備える第２ブロックと、前記第１メモリストリングの一端、及び前記第２メモリストリングの一端に電気的に接続されたソース線と、前記第１メモリセルに対してデータの書込みを行うプログラム動作時に、前記第２選択トランジスタのゲート電極に前記ソース線の電圧を印加する制御部と、を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１の実施形態に係る半導体記憶装置を含むメモリシステムの構成を示す図である。
【図２】図２は、第１の実施形態に係るＮＡＮＤフラッシュメモリの構成を示すブロック図である。
【図３】図３は、第１の実施形態に係るメモリセルアレイの構成を示す回路図である。
【図４】図４は、第１の実施形態に係るメモリセルアレイの構成を示す断面図である。
【図５】図５は、第１の実施形態に係るロウデコーダの構成を示すブロック図である。
【図６】図６は、第１の実施形態に係るアドレスデコーダ／レベルシフタの構成を示す回路図である。
【図７】図７は、第１の実施形態に係る書込み動作を示すフローチャートである。
【図８】図８は、第１の実施形態に係るプログラム動作を示す波形図である。
【図９】図９は、第１の実施形態に係るメモリセルアレイの構成を示す断面図である。
【図１０】図１０は、比較例に係るメモリセルアレイの構成を示す断面図である。
【図１１】図１１は、変形例１に係るプログラム動作を示す波形図である。
【図１２】図１２は、変形例２に係るプログラム動作を示す波形図である。
【図１３】図１３は、第２の実施形態に係るロウデコーダの構成を示すブロック図である。
【図１４】図１４は、第２の実施形態に係るアドレスデコーダ／レベルシフタの構成を示す回路図である。
【図１５】図１５は、第２の実施形態に係るプログラム動作を示す波形図である。
【図１６】図１６は、第３の実施形態に係るＮＡＮＤフラッシュメモリの構成を示すブロック図である。
【図１７】図１７は、第３の実施形態に係るメモリセルアレイの構成を示す回路図である。
【図１８】図１８は、第３の実施形態に係るメモリセルアレイの１つのメモリユニットの斜視図である。
【図１９】図１９は、第３の実施形態に係るメモリセルアレイの２つのメモリユニットの平面図である。
【図２０】図２０は、図１９における６−６線に沿った断面図である。
【図２１】図２１は、図１９における７−７線に沿った断面図である。
【図２２】図２２は、図１９における８−８線に沿った断面図である。
【図２３】図２３は、第３の実施形態に係るロウデコーダの構成を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
（第１の実施形態）    
第１の実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤフラッシュメモリを例に挙げて説明する。
【０００９】
＜メモリシステムの構成について＞  
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。
【００１０】
図１に示すようにメモリシステム１は、ＮＡＮＤフラッシュメモリ１００及びメモリコントローラ２００を備えている。メモリコントローラ２００とＮＡＮＤフラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリシステム１は、ホストデバイス３００を更に備える構成であっても良い。
【００１１】
ＮＡＮＤフラッシュメモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤフラッシュメモリ１００の構成の詳細は後述する。
【００１２】
メモリコントローラ２００は、ホストデバイス３００からの命令に応答して、ＮＡＮＤフラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。
【００１３】
メモリコントローラ２００は、ホストインターフェイス回路２０１、内蔵メモリ（ＲＡＭ）２０２、プロセッサ（ＣＰＵ）２０３、バッファメモリ２０４、ＮＡＮＤインターフェイス回路２０５、及びＥＣＣ回路２０６を備えている。
【００１４】
ホストインターフェイス回路２０１は、コントローラバスを介してホストデバイス３００と接続され、メモリコントローラ２００と、ホストデバイス３００との通信を司る。そして、ホストインターフェイス回路２０１は、ホストデバイス３００から受信した命令及びデータを、それぞれＣＰＵ２０３及びバッファメモリ２０４に転送する。また、ホストインターフェイス回路２０１は、ＣＰＵ２０３の命令に応答して、バッファメモリ２０４内のデータをホストデバイス３００へ転送する。
【００１５】
ＮＡＮＤインターフェイス回路２０５は、ＮＡＮＤバスを介してＮＡＮＤフラッシュメモリ１００と接続される。そして、ＮＡＮＤインターフェイス回路２０５は、ＮＡＮＤフラッシュメモリ１００とメモリコントローラ２００の通信を司る。そして、ＮＡＮＤインターフェイス回路２０５は、ＣＰＵ２０３から受信した命令をＮＡＮＤフラッシュメモリ１００に転送する。また、ＮＡＮＤインターフェイス回路２０５は、データの書き込み時にはバッファメモリ２０４内の書き込みデータをＮＡＮＤフラッシュメモリ１００へ転送する。更に、ＮＡＮＤインターフェイス回路２０５は、データの読み出し時には、ＮＡＮＤフラッシュメモリ１００から読み出されたデータをバッファメモリ２０４へ転送する。
【００１６】
ＣＰＵ２０３は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２０３は、ホストデバイス３００から書き込み命令を受信した際には、ＮＡＮＤインターフェイス回路２０５に基づく書き込み命令を発行する。読み出し及び消去の際も同様である。またＣＰＵ２０３は、ウェアレベリング等、ＮＡＮＤフラッシュメモリ１００を管理するための様々な処理を実行する。更にＣＰＵ２０３は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。尚、上述したように、ホストデバイス３００が、メモリシステム１に含まれる場合において、ＣＰＵ２０３は、メモリシステム１全体の動作を司っても良い。
【００１７】
ＥＣＣ回路２０６は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。すなわちＥＣＣ回路２０６は、データの書き込み時には書き込みデータに基づいてパリティを生成する。そして、ＥＣＣ回路２０６は、データの読み出し時には前記パリティからシンドロームを生成して誤りを検出し、誤りを訂正する。なお、ＣＰＵ２０３がＥＣＣ回路２０６の機能を有していても良い。
【００１８】
内蔵メモリ２０２は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２０３の作業領域として使用される。そして内蔵メモリ２０２は、ＮＡＮＤフラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００１９】
＜半導体記憶装置の構成について＞  
次に、図２を用いて半導体記憶装置１００の構成について説明する。
【００２０】
図２に示すようにＮＡＮＤフラッシュメモリ１００は、大まかには周辺回路１１０及びコア部１２０を備えている。
【００２１】
コア部１２０は、メモリセルアレイ１３０、センス回路１４０、ロウデコーダ１５０、ソース線ドライバ１６０、及びウェルドライバ１７０を備えている。
【００２２】
メモリセルアレイ１３０は、複数の不揮発性メモリセルトランジスタを備えており、複数の不揮発性メモリセルトランジスタのそれぞれがワード線及びビット線に関連付けられている。また、メモリセルアレイ１３０は、複数の不揮発性メモリセルトランジスタの集合である複数（図２の例では３個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリング１３１の集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備えている。もちろん、メモリセルアレイ１３０内のブロック数や、１ブロックＢＬＫ内のストリングユニット数は任意である。
【００２３】
ロウデコーダ１５０は、ブロックアドレスやページアドレスをデコードして、対応するブロックのいずれかのワード線を選択する。そしてロウデコーダ１５０は、選択ワード線及び非選択ワード線に、適切な電圧を印加する。
【００２４】
センス回路１４０は、複数のセンスモジュール１４１を備え、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。またデータの書き込み時には、書き込みデータをメモリセルトランジスタに転送する。
【００２５】
ソース線ドライバ１６０は、ソース線に電圧を印加する。
【００２６】
ウェルドライバ１７０は、ＮＡＮＤストリング１３１が形成されるウェル領域に電圧を印加する。
【００２７】
周辺回路１１０は、シーケンサ１１１、チャージポンプ１１２、レジスタ１１３、及びドライバ１１４を備える。
【００２８】
シーケンサ１１１は、ＮＡＮＤフラッシュメモリ１００全体の動作を制御する。
【００２９】
ドライバ１１４は、シーケンサ１１１の制御に従って、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１５０、センス回路１４０、ソース線ドライバ１６０及びウェルドライバ１７０に供給する。
【００３０】
チャージポンプ１１２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１１４に供給する。
【００３１】
レジスタ１１３は、種々の信号を保持する。例えば、レジスタ１１３は、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。また、レジスタ１１３は、種々のテーブルを保持することも可能である。
【００３２】
＜メモリセルアレイ＞
次に、図３を用いて、第１の実施形態に係るメモリセルアレイ１３０の構成の詳細について説明する。
【００３３】
図３に示すように、ＮＡＮＤストリング１３１の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個、３２個、４８個や、６４個、１２８個等であってもよく、その数は限定されるものではない。また、メモリセルトランジスタＭＴ０〜ＭＴ７を区別しない場合には、単にメモリセルトランジスタＭＴと称す。
【００３４】
複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１、及びＳＴ２の間に、直列接続されるようにして配置されている。
【００３５】
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に接続される。尚、ワード線ＷＬ０〜ＷＬ７を区別しない場合には、単にワード線ＷＬと称す。
【００３６】
すなわち、ワード線ＷＬ０〜ＷＬ７は同一ブロックＢＬＫ０内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
【００３７】
第１の実施形態では、ブロックＢＬＫ０は、例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含んでいる。他のブロックＢＬＫもブロックＢＬＫ０と同様の構成を有している。
【００３８】
また、メモリセルアレイ１３０内でマトリクス状に配置されたＮＡＮＤストリング１３１のうち、同一行にあるＮＡＮＤストリング１３１の選択トランジスタＳＴ１の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（ｎ−１）、（ｎ−１）は１以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫにわたって、複数のＮＡＮＤストリング１３１に接続される。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに接続されている。ソース線ＳＬは、例えば複数のブロックにわたって、複数のＮＡＮＤストリング１３１に接続される。
【００３９】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータのリード及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このように一括して書込まれる単位を「ページ」と呼ぶ。
【００４０】
消去をブロック単位で行う場合に限定されず、他の消去方法として、例えば“不揮発性半導体メモリ装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４１】
メモリセルアレイ１３０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００４２】
＜ソース線コンタクト及びウェルコンタクト＞
本実施形態のＮＡＮＤフラッシュメモリ１００が備えるソース線コンタクトＣＥＬＳＲＣおよびウェルコンタクトＣＰＷＥＬＬについて、図４を用いて説明する。
【００４３】
図４に示すように、半導体基板１０１は、ｐ型の半導体基板（不図示）と、ｎ型の半導体ウェル１０１ａと、半導体ウェル１０１ａの表面領域に設けられたｐ型のウェル領域１０１ｂと、ウェル領域１０１ｂの表面領域に設けられたｐ型の拡散領域１０１ｃと、ウェル領域１０１ｂの表面領域に設けられたｎ型の拡散領域１０１ｄと、を備えている。
【００４４】
図４に示すように、メモリセルアレイ１３０は板状の複数のソース線コンタクトＣＥＬＳＲＣ及び板状の複数のウェルコンタクトＣＰＷＥＬＬを含む。ウェルコンタクトＣＰＷＥＬＬは、ｐ型の拡散領域１０１ｃと、配線層ＷＲＳｕｂ（不図示）とを接続する。ソース線コンタクトＣＥＬＳＲＣは、ｎ型のウェル領域１０１ｂ上と、配線層ＷＲｓｒｃ（不図示）とを接続する。
【００４５】
ウェルコンタクトＣＰＷＥＬＬ＿０、及びウェルコンタクトＣＰＷＥＬＬ＿１の間には、ストリングユニットＳＵ０〜ＳＵ３が配置される。そして、各ストリングユニットＳＵ間にはソース線コンタクトＣＥＬＳＲＣ＿０〜２が配置される。
【００４６】
尚、ソース線コンタクトＣＥＬＳＲＣ＿０〜ＣＥＬＳＲＣ＿２を区別しない場合は、単にソース線コンタクトＣＥＬＳＲＣと呼ぶ。また、ウェルコンタクトＣＰＷＥＬＬ＿０と、ＣＰＷＥＬＬ＿１と、を区別しない場合は、単にウェルコンタクトＣＰＷＥＬＬと呼ぶ。
【００４７】
メモリセルアレイ１３０内には、半導体柱ＳＰが、半導体基板１０１に対して垂直方向（Ｄ３方向）に延伸して設けられている。各トランジスタＭＴ，ＳＴ１，ＳＴ２は、この半導体柱ＳＰを中心軸としてＤ３方向に直列接続されている。すなわち、半導体柱ＳＰと、多段に設けられるワード線ＷＬおよびセレクトゲート線ＳＧＤ，ＳＧＳとを含む領域に、各トランジスタＭＴ，ＳＴ１，ＳＴ２が配置される。
【００４８】
＜ロウデコーダ＞
次に、図５を用いて、本実施形態に係るロウデコーダ１５０について説明する。ロウデコーダ１５０は、メモリセルアレイ１３０のブロックＢＬＫ毎にドライバ１５１を備えている。
【００４９】
また、ドライバ１５１は、アドレスデコーダ／レベルシフタ１５２、ｎＭＯＳトランジスタ１５１ａ、１５１ｂ、１５１ｃ、１５１ｄ、及び１５１ｅを備えている。
【００５０】
アドレスデコーダ／レベルシフタ１５２は、シーケンサ１１１から信号ＢＳＴＯＮを受信し、ドライバ１１４から信号ＶＲＤＥＣ＿ＳＥＬ、ＶＲＤＥＣ＿ＵＳＥＬを受信し、周辺回路１１０の図示しないアドレス回路からブロックアドレスを受信する。そして、アドレスデコーダ／レベルシフタ１５２は、信号ＢＳＴＯＮ、信号ＶＲＤＥＣ＿ＳＥＬ、及びブロックアドレスに基づいて、信号ＢＬＫ＿ＳＥＬを出力する。また、アドレスデコーダ／レベルシフタ１５２は、信号ＢＳＴＯＮ、信号ＶＲＤＥＣ＿ＵＳＥＬ、及びブロックアドレスに基づいて、信号ＢＬＫ＿ＵＳＥＬを出力する。
【００５１】
図６を用いて、アドレスデコーダ／レベルシフタ１５２の構成について具体的に説明する。図６に示すように、アドレスデコーダ／レベルシフタ１５２は、アドレスデコーダ１５２ａ、ｎＭＯＳトランジスタ１５２ｂ、１５２ｃ、１５２ｆ、１５２ｉ、１５２ｌ、ｐＭＯＳトランジスタ１５２ｅ、１５２ｇ、１５２ｈ、１５２ｊ、１５２ｋ、及びインバータ１５２ｄ、１５２ｍを備えている。
【００５２】
アドレスデコーダ１５２ａのデコード結果に基づき、ｐＭＯＳトランジスタ１５２ｅ、１５２ｇ、１５２ｊ、及びｎＭＯＳトランジスタ１５２ｉ、１５２ｌがオン状態またはオフ状態となる。信号ＢＳＴＯＮに基づいて、ｎＭＯＳトランジスタ１５２ｂ、及び１５２ｃがオン状態またはオフ状態となる。ノードＮ７の電位に基づいてｎＭＯＳトランジスタ１５２ｆがオン状態またはオフ状態となる。ノードＮ１０の電位に基づいてｐＭＯＳトランジスタ１５２ｋがオン状態またはオフ状態となる。ノードＮ１１の電位に基づいてｐＭＯＳトランジスタ１５２ｈがオン状態またはオフ状態となる。信号ＶＲＤＥＣ＿ＳＥＬは、ｎＭＯＳトランジスタ１５２ｆのドレインに供給される。信号ＶＲＤＥＣ＿ＵＳＥＬは、ｐＭＯＳトランジスタ１５２ｇ、及び１５２ｊのソースに供給される。
【００５３】
＜第１の実施形態に係るデータの書込み動作の詳細＞
続いて、図７に示すフローチャートに沿って、本実施形態に係る半導体記憶装置のデータの書込み動作（プログラム動作、及びプログラムベリファイ動作を含む動作）について説明する。尚、下記に示す処理は、主にシーケンサ１１１の制御によって実行される。
【００５４】
［Ｓ１００１］
シーケンサ１１１は、メモリコントローラ２００から、プログラムコマンド、ブロックアドレス、ページのアドレス、プログラム開始コマンドを受信したか否かを判定する。尚、以下では簡単のために、プログラムコマンド、アドレス、データ、及びプログラム開始コマンドをまとめて「コマンドシーケンス」と呼ぶことがある。
【００５５】
［Ｓ１００２］
シーケンサ１１１は、コマンドシーケンスを受信したと判定する場合（ステップＳ１００１、ＹＥＳ）、コア部１２０の図示しないキャッシュに、受信したページのデータを格納する。当該キャッシュは、ＳＲＡＭ等で構成され、メモリコントローラ２００から供給されたデータや、センス回路１４０によって検知されたベリファイ結果等を格納する。その後、シーケンサ１１１は、プログラム動作を開始する。
【００５６】
下記に、プログラム動作時における、選択ブロックに係るドライバ１５１の動作と、非選択ブロックに係るドライバ１５１の動作と、に分けて説明する。
【００５７】
[選択ブロックに係るドライバについて]
まず、プログラム動作時における選択ブロックに係るドライバ１５１の動作について説明する。
【００５８】
図８に示すように、まず、シーケンサ１１１の命令に応答して、ドライバ１１４は、時刻Ｔ０〜時刻Ｔ１において、信号ＢＳＴＯＮの電圧を“Ｌ(Low)”レベルから“Ｈ(High)”レベルにする。
【００５９】
尚、時刻Ｔ０において、シーケンサ１１１の命令に応答して、ドライバ１１４は、信号ＶＲＤＥＣ＿ＳＥＬ、ＶＲＤＥＣ＿ＵＳＥＬの電圧を“ＶＳＳ”にする。また、時刻Ｔ０において、シーケンサ１１１の命令に応答して、ドライバ１１４は、セレクトゲート線ＳＧＤｉ、ＳＧＳｉ、信号ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＵＳＥＬの電圧を“ＶＳＳ”にする。また、時刻Ｔ０において、シーケンサ１１１の命令に応答して、ソース線ドライバ１６０は、ソース線コンタクトＣＥＬＳＲＣに印加する電圧を“ＶＳＳ”にする。また、時刻Ｔ２において、シーケンサ１１１の命令に応答して、ウェルドライバ１７０は、ウェルコンタクトＣＰＷＥＬＬに印加する電圧を“ＶＳＳ”にする。
【００６０】
次に、図６に戻って、時刻Ｔ０における、選択ブロックに係るアドレスデコーダ／レベルシフタ１５２の動作について説明する。図６に示すように、選択ブロックに係るアドレスデコーダ／レベルシフタ１５２において、アドレスデコーダ１５２ａは、受信したブロックアドレスに対するデコード結果として、“Ｈ”レベルの信号をノードＮ４に供給する。そして、時刻Ｔ０において、信号ＢＳＴＯＮの電圧が“Ｈ”レベルとなるので、トランジスタ１５２ｂ、１５２ｃはオン状態となる。これにより、アドレスデコーダ１５２ａのデコード結果がノードＮ７に出力され、トランジスタ１５２ｆがオン状態となる。また、ノードＮ４が“Ｈ”レベルとなるので、インバータ１５２ｄは、ノードＮ６に“Ｌ”レベルの信号を出力する。これにより、トランジスタ１５２ｇがオン状態となり、トランジスタ１５２ｉがオフ状態となる。また、ノードＮ６が“Ｌ”レベルとなるので、インバータ１５２ｍは、ノードＮ１２に“Ｈ”レベルの信号を供給する。そのため、トランジスタ１５２ｊがオフ状態となり、トランジスタ１５２ｌがオン状態となる。これにより、ノードＮ１１は、接地電位に接続され、“Ｌ”レベルとなる。その結果、トランジスタ１５２ｈがオン状態となる。
【００６１】
続いて、図８を用いて、時刻Ｔ１おけるシーケンサ１１１の動作について説明する。図８に示すように、時刻Ｔ１において、シーケンサ１１１の命令に応答して、ドライバ１１４は、信号ＶＲＤＥＣ＿ＳＥＬを“ＶＰＧＭ＋Ｖｔｈ”（ＶＳＳ＜ＶＰＧＭ）にする。また、シーケンサ１１１の命令に応答して、ドライバ１１４は、信号ＶＲＤＥＣ＿ＵＳＥＬを“ＶＳＧＤ＋Ｖｔｈ”（ＶＳＳ＜ＶＳＧＤ＜ＶＰＧＭ）にする。
【００６２】
次に、図６に戻って、時刻Ｔ１における、選択ブロックに係るアドレスデコーダ／レベルシフタ１５２の動作について説明する。図６に示すように、選択ブロックＢＬＫに係るアドレスデコーダ／レベルシフタ１５２において、時刻Ｔ０〜時刻Ｔ１の間、ノードＮ７が“Ｈ”レベルなので、その間トランジスタ１５２ｆがオン状態となる。そのためトランジスタ１５２ｆのソース及びドレインを介して、ノードＮ８に電圧“ＶＰＧＭ＋Ｖｔｈ”が印加される。また、時刻Ｔ０〜時刻Ｔ１の間、トランジスタ１５２ｅがオン状態なので、トランジスタ１５２ｅのソース及びドレインを介して、ノードＮ７に電圧“ＶＰＧＭ＋Ｖｔｈ”が供給される。
【００６３】
時刻Ｔ１において、信号ＢＳＴＯＮの電圧は、“Ｌ”レベルとなり、トランジスタ１５２ｂ、及び１５２ｃがオフ状態となる。しかし、トランジスタ１５２ｅから、電圧“ＶＰＧＭ＋Ｖｔｈ”が印加される。その結果、信号ＢＳＴＯＮの電圧が“Ｌ”レベルとなった後も、トランジスタ１５２ｆはオン状態を維持する。これにより、信号ＢＬＫ＿ＳＥＬの電圧が“ＶＰＧＭ＋Ｖｔｈ”（“Ｈ”レベル）となる。また、時刻Ｔ１において、ノードＮ１１は、“Ｌ”レベルを維持するので、信号ＢＬＫ＿ＵＳＥＬの電圧が“ＶＳＳ”（“Ｌ”レベル）となる。
【００６４】
つまり、トランジスタ１５１ａ、１５１ｂ、及び１５１ｃがオン状態、トランジスタ１５１ｄ、及び１５１ｅがオフ状態となる（図５参照）。
【００６５】
これにより、メモリセルアレイ１３０の選択ブロックＢＬＫのセレクトゲート線ＳＧＤ＜３：０＞にセレクトゲート線ＳＧＤｉ＜３：０＞が電気的に接続される。また、メモリセルアレイ１３０の選択ブロックＢＬＫのセレクトゲート線ＳＧＳ＜３：０＞にセレクトゲート線ＳＧＳｉ＜３：０＞が電気的に接続される。更に、メモリセルアレイ１３０の選択ブロックＢＬＫのワード線ＷＬ＜７：０＞に信号線ＷＬｉ＜７：０＞が電気的に接続される。
【００６６】
続いて、図８に戻って、時刻Ｔ２おけるシーケンサ１１１の動作について説明する。シーケンサ１１１は、図８に示すように、時刻Ｔ２〜時刻Ｔ４にかけてビット線のプリチャージ動作を行う。より具体的には、時刻Ｔ２において、シーケンサ１１１の命令に応答して、ドライバ１１４は選択されたセレクトゲート線ＳＧＤｉ（selected SGD）の電圧を“ＶＳＧＤ＿ＰＲＯＧ”（ＶＳＳ＜ＶＳＧＤ＜ＶＳＧＤ＿ＰＲＯＧ＜ＶＰＧＭ）、セレクトゲート線ＳＧＳｉ、及び非選択のセレクトゲート線ＳＧＤｉ（unselected SGD）の電圧を“ＶＳＳ”にする。また、時刻Ｔ２において、シーケンサ１１１の命令に応答して、ソース線ドライバ１６０は、ソース線コンタクトＣＥＬＳＲＣに印加する電圧を“ＶＣＥＬＳＲＣ”（ＶＳＳ＜ＶＣＥＬＳＲＣ＜ＶＳＧＤ＜ＶＳＧＤ＿ＰＲＯＧ＜ＶＰＧＭ）にする。
【００６７】
時刻Ｔ３において、シーケンサ１１１の命令に応答して、ドライバ１１４はセレクトゲート線ＳＧＤ（selected SGD）に印加する電圧を”ＶＳＧＤ “にする。
【００６８】
続いて、時刻Ｔ４において、シーケンサ１１１の命令に応答して、ドライバ１１４は選択ブロックＢＬＫ内における、選択ワード線ＷＬ＿ＳＥＬ及び非選択ワード線ＷＬ＿ＵＳＥＬに印加する電圧を、“ＶＰＡＳＳ”（ＶＳＳ＜ＶＣＥＬＳＲＣ＜ＶＳＧＤ＜ＶＳＧＤ＿ＰＲＯＧ＜ＶＰＡＳＳ＜ＶＰＧＭ）にする。また、時刻Ｔ５において、シーケンサ１１１の命令に応答して、ドライバ１１４は選択ブロックＢＬＫ内における、選択ワード線ＷＬ＿ＳＥＬに印加する電圧を、“ＶＰＧＭ”にする。
【００６９】
これにより、選択されたメモリセルにプログラム動作が実行される。そして、図示しないキャッシュに格納されたデータがメモリセルアレイ１３０にプログラムされる。
【００７０】
[非選択ブロックに係るドライバについて]
次に、プログラム動作時における非選択ブロックに係るドライバ１５１の動作について説明する。図６を用いて、時刻Ｔ０における、非選択ブロックに係るアドレスデコーダ／レベルシフタ１５２の動作について説明する。図６に示すように、非選択ブロックに係るアドレスデコーダ／レベルシフタ１５２において、アドレスデコーダ１５２ａは、 “Ｌ”レベルの信号をノードＮ４に供給する。信号ＢＳＴＯＮの電圧が“Ｈ”レベルとなるので、トランジスタ１５２ｂ、及び１５２ｃは、ノードＮ７に “Ｌ”レベルの信号を供給する。ノードＮ４が“Ｌ”レベルとなるので、インバータ１５２ｄは、ノードＮ６に“Ｈ”レベルの信号を出力する。トランジスタ１５２ｉがオン状態となり、ノードＮ１０が接地電位に接続される。ノードＮ６が“Ｈ”レベルとなるので、インバータ１５２ｍは、ノードＮ１２に“Ｌ”レベルの信号を供給する。
【００７１】
図６に示すように、非選択ブロックＢＬＫに係るアドレスデコーダ／レベルシフタ１５２において、トランジスタ１５２ｊ、及び１５２ｋを介して、信号ＶＲＤＥＣ＿ＵＳＥＬが、ノードＮ１１に供給される（時刻Ｔ１）。そのため、ノードＮ１１の電圧が“ＶＳＧＤ＋Ｖｔｈ”となる。これにより、信号ＢＬＫ＿ＵＳＥＬが“ＶＳＧＤ＋Ｖｔｈ”（“Ｈ”レベル）となる。
【００７２】
これにより、非選択ブロックＢＬＫに係るトランジスタ１５１ａ、１５１ｂ、１５１ｃがオフ状態、トランジスタ１５１ｄ、１５１ｅがオン状態となる（図５参照）。
【００７３】
これにより、メモリセルアレイ１３０の非選択ブロックＢＬＫのセレクトゲート線ＳＧＤ＜３：０＞に信号線ＳＧＤ＿ＵＳＥＬが電気的に接続される。また、メモリセルアレイ１３０の非選択ブロックＢＬＫのセレクトゲート線ＳＧＳ＜３：０＞に信号線ＳＧＳ＿ＵＳＥＬが電気的に接続される。また、メモリセルアレイ１３０の非選択ブロックＢＬＫのワード線ＷＬは、信号線ＷＬｉに接続されないので、フローティング状態となる。
【００７４】
上述したように、非選択ブロックＢＬＫのノードＮ１及びノードＮ３は、信号ＳＧＳ＿ＵＳＥＬを生成するドライバ（不図示）に接続される。当該ドライバは、ドライバ１１４に含まれる。図８に示すように、時刻Ｔ２において、シーケンサ１１１の命令に応答して、信号ＳＧＳ＿ＵＳＥＬを生成するドライバは、信号ＳＧＳ＿ＵＳＥＬとして電圧“ＶＣＥＬＳＲＣ”を生成する。また、シーケンサ１１１の命令に応答して、ドライバ１１４は、信号ＳＧＤ＿ＵＳＥＬの電圧を“ＶＳＳ”にする。また、時刻Ｔ２において、シーケンサ１１１の命令に応答して、ソース線ドライバ１６０は、ソース線コンタクトＣＥＬＳＲＣに印加する電圧を“ＶＣＥＬＳＲＣ”にする。
【００７５】
続いて、時刻Ｔ４において、シーケンサ１１１の命令に応答して、ドライバ１１４は信号線ＷＬｉの電圧を“ＶＰＡＳＳ”にする。選択ブロックのワード線ＷＬにはこの信号線ＷＬｉが接続されて、電圧“ＶＰＡＳＳ”が転送される。そして、非選択ブロックのワード線ＷＬは信号線ＷＬｉには接続されずに切り離されてフローティング状態となる。
【００７６】
このように、本実施形態では、選択ブロックにおいて、データのプログラム動作を行っている間、図９に示すように非選択ブロックにおいて、選択トランジスタＳＴ２のゲート電極ＳＧＳに、ソース線コンタクトＣＥＬＳＲＣに印加される電圧と同じ電圧“ＶＣＥＬＳＲＣ”が印加される。
［Ｓ１００３］
次に、シーケンサ１１１の命令に応答して、ロウデコーダ１５０はプログラムベリファイ電圧Ｖｐｖｆを適宜選択ワード線ＷＬｎ＿ＳＥＬに印加して、プログラムベリファイ動作を実行する。
［Ｓ１００４］
シーケンサ１１１は、プログラムベリファイがパスしたか否かを判定する。選択ページにおけるプログラムベリファイにパスすれば（ステップＳ１００４、ＹＥＳ）、当該ページに対する書込み動作は終了する。
［Ｓ１００５］
シーケンサ１１１は、選択ページにおけるプログラムベリファイがパスしていないと判断する場合（ステップＳ１００４、ＮＯ）、当該ページに対するプログラム動作のループ数ＮＷＬｎ＿ｌｏｏｐが最大値に達しているか否かを判定する。シーケンサ１１１は、ループ数ＮＷＬｎ＿ｌｏｏｐが最大値に達していると判定する場合（ステップＳ１００５、ＹＥＳ）、当該ページに対する書込み動作を終了する。
［Ｓ１００６］
ステップＳ１００５において、シーケンサ１１１は、ループ数ＮＷＬｎ＿ｌｏｏｐが最大値に達していないと判定する場合（ステップＳ１００５、ＮＯ）、シーケンサ１１１は、ループ数ＮＷＬｎ＿ｌｏｏｐをＮＷＬｎ＿ｌｏｏｐ＋１に更新する。
［Ｓ１００７］
シーケンサ１１１は、プログラム電圧ＶＰＧＭを、ＤＶＰＧＭだけ増加させる。そして、シーケンサ１１１は、更新されたプログラム電圧ＶＰＧＭを用いてステップＳ１００２の動作を繰り返す。
【００７７】
シーケンサ１１１は、ステップＳ１００４のベリファイ動作をパスしたと判定する、またはステップＳ１００５において、ループ数ＮＷＬｎ＿ｌｏｏｐが最大値であると判定するまで、ステップＳ１００２〜Ｓ１００７の動作を繰り返す。
【００７８】
＜第１の実施形態に係る作用効果について＞  
上述した実施形態によれば、プログラム動作時において、シーケンサ１１１は、メモリセルアレイ１３０の非選択のブロックに係る選択トランジスタのゲート電極に、ソース線コンタクトに印加される電圧と同様の電圧を印加する。
【００７９】
ところで、図１０に示すように、プログラム動作時において、シーケンサ１１１は、非選択ブロックのセレクトゲート線ＳＧＳ（Unselected block）に印加する電圧を“ＶＳＳ”とすることがある。その際、図１０に示すように、ソース線コンタクトＣＥＬＳＲＣと、選択トランジスタＳＴ２との間に寄生容量が生じる。そのため、プログラム動作時において、ソース線コンタクトＣＥＬＳＲＣの充電に要する消費電流が大きくなってしまう場合がある。
【００８０】
しかしながら、本実施形態に係るプログラム動作時において、シーケンサ１１１は、非選択ブロックの選択トランジスタＳＴ２のゲート電極ＳＧＳに、ソース線コンタクトＣＥＬＳＲＣに印加される“ＶＣＥＬＳＲＣ”を印加させる。そのため、図１０に示す様な比較例のプログラム動作と比較して、本実施形態に係るプログラム動作においては、ソース線コンタクトＣＥＬＳＲＣと選択トランジスタＳＴ２との間の寄生容量を抑制することが可能となる。これにより、プログラム動作時において、ソース線コンタクトＣＥＬＳＲＣの充電に要する消費電流を抑制することができる。
【００８１】
尚、上述した第１の実施形態では、プログラム動作時において、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに、電圧“ＶＳＳ”を印加しているが、これに限らない。例えば、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに、電圧“ＶＳＳ”以上、且つ電圧“ＶＣＥＬＳＲＣ”未満の電圧を印加しても良い。
【００８２】
また、上述した第１の実施形態において、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＣＥＬＳＲＣ”を印加しているが、これに限らない。例えば、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＳＳ”以上、且つ電圧“ＶＣＥＬＳＲＣ”未満の電圧を印加しても良い。この場合においても、比較例のプログラム動作と比較して、プログラム動作時において、ソース線コンタクトＣＥＬＳＲＣの充電に要する消費電流を抑制することができる。
【００８３】
また、上述した第１の実施形態では、シーケンサ１１１は、プログラム動作時において、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＣＥＬＳＲＣ”を印加し、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに電圧“ＶＳＳ”を印加しているが、これに限らない。例えば、シーケンサ１１１は、プログラム動作時において、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＳＳ”を印加し、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに電圧“ＶＣＥＬＳＲＣ”を印加しても良い。
【００８４】
また、この際、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＳＳ”以上、且つ電圧“ＶＣＥＬＳＲＣ”未満の電圧を印加しても良い。
【００８５】
また、上述した第１の実施形態において、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに、電圧ＶＣＥＬＳＲＣ”を印加しているが、これに限らない。例えば、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに、電圧“ＶＳＳ”以上、且つ電圧“ＶＣＥＬＳＲＣ”未満の電圧を印加しても良い。
【００８６】
（変形例１）
次に、変形例１について説明する。尚、変形例１に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１の実施形態に係る記憶装置と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
【００８７】
＜変形例１に係るデータの書込み動作の詳細＞
続いて、図７のフローチャートに沿って、変形例１に係る半導体記憶装置のデータの書込み動作について説明する。尚、ステップＳ１００２以外のステップは、第１の実施形態で説明した動作と同様である。
【００８８】
[Ｓ１００１]
ＮＡＮＤフラッシュメモリ１００は、第１の実施形態で説明した動作と同様の動作を行う。
［Ｓ１００２］
シーケンサ１１１は、コマンドシーケンスを受信すると判定する場合（ステップＳ１００１、ＹＥＳ）、図示しないキャッシュに、受信したページのデータを格納する。
【００８９】
そして、シーケンサ１１１は、プログラム動作を開始する。
【００９０】
下記に、図１１を用いて、プログラム動作時の非選択ブロックに係るドライバ１５１の動作について説明する。尚、選択ブロックに係るドライバ１５１の動作は、第１の実施形態のステップＳ１００２で説明した動作と同様である。
【００９１】
[非選択ブロックに係るドライバについて]
プログラム動作時の非選択ブロックに係るドライバ１５１の動作について説明する。尚、時刻Ｔ０、及び時刻Ｔ１のシーケンサ１１１の動作は、第１の実施形態で説明した時刻Ｔ０、及び時刻Ｔ１のシーケンサ１１１の動作と同様である。
【００９２】
図１１に示すように、時刻Ｔ２において、シーケンサ１１１の命令に応答して、ドライバ１１４は、セレクトゲート線ＳＧＤ（Unselected block）に印加する電圧を“ＶＳＳ”にする。時刻Ｔ２において、シーケンサ１１１の命令に応答して、ソース線ドライバ１６０は、ソース線コンタクトＣＥＬＳＲＣに印加する電圧を“ＶＣＥＬＳＲＣ”にする。また、シーケンサ１１１は、時刻Ｔ２において、信号線ＳＧＳ＿ＵＳＥＬをフローティング状態にする。これにより、信号線ＳＧＳ＿ＵＳＥＬに接続された、非選択ブロックのセレクトゲート線ＳＧＳ＜３：０＞はフローティング状態となる。
【００９３】
尚、時刻Ｔ３〜時刻Ｔ５のシーケンサ１１１の動作は、第１の実施形態で説明した時刻Ｔ３〜時刻Ｔ５のＮＡＮＤフラッシュメモリ１００の動作と同様である。
【００９４】
このように、セレクトゲート線ＳＧＳがフローティング状態である場合、ソース線コンタクトＣＥＬＳＲＣと選択トランジスタＳＴ２との間の寄生容量を抑制することが可能となる。その結果、第１の実施形態で説明した効果と同様の効果を得ることが可能となる。
[Ｓ１００３]〜[Ｓ１００７]
ＮＡＮＤフラッシュメモリ１００は、第１の実施形態で説明した動作と同様の動作を行う。
【００９５】
シーケンサ１１１は、ステップＳ１００４のベリファイ動作をパスしたと判定する、またはステップＳ１００５において、ループ数ＮＷＬｎ＿ｌｏｏｐが最大値であると判定するまで、ステップＳ１００２〜Ｓ１００７の動作を繰り返す。
【００９６】
尚、上述した変形例１では、プログラム動作時において、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに、電圧“ＶＳＳ”を印加しているが、これに限らない。例えば、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに、電圧“ＶＳＳ”以上、且つ電圧“ＶＣＥＬＳＲＣ”未満の電圧を印加しても良い。
【００９７】
また、上述した第２の実施形態では、シーケンサ１１１は、プログラム動作時において、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳをフローティング状態とし、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに電圧“ＶＳＳ”を印加しているが、これに限らない。例えば、シーケンサ１１１は、プログラム動作時において、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＳＳ”を印加し、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤをフローティング状態としても良い。また、この際、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＳＳ”以上、且つ電圧“ＶＣＥＬＳＲＣ”未満の電圧を印加しても良い。
【００９８】
（変形例２）
次に、変形例２について説明する。尚、変形例２に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１の実施形態に係る記憶装置と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
【００９９】
＜変形例２に係るデータの書込み動作の詳細＞
続いて、図７のフローチャートに沿って、変形例２に係る半導体記憶装置のデータの書込み動作について説明する。尚、ステップＳ１００２以外のステップは、第１の実施形態を用いて説明した動作と同様である。
【０１００】
[Ｓ１００１]
ＮＡＮＤフラッシュメモリ１００は、第１の実施形態で説明した動作と同様の動作を行う。
［Ｓ１００２］
シーケンサ１１１は、コマンドシーケンスを受信すると判定する場合（ステップＳ１００１、ＹＥＳ）、図示しないキャッシュに、受信したページのデータを格納する。
【０１０１】
そして、シーケンサ１１１は、プログラム動作を開始する。
【０１０２】
下記に、図１２を用いてプログラム動作時の非選択ブロックに係るドライバ１５１の動作について説明する。尚、選択ブロックに係るドライバ１５１の動作は、第１の実施形態のステップＳ１００２で説明した動作と同様である。
【０１０３】
[非選択ブロックに係るドライバについて]
プログラム動作時の非選択ブロックに係るドライバ１５１の動作について説明する。尚、時刻Ｔ０、及び時刻Ｔ１の動作は、第１の実施形態で説明した時刻Ｔ０、及び時刻Ｔ１の動作と同様である。
【０１０４】
図１２に示すように、時刻Ｔ２において、シーケンサ１１１の命令に応答して、ソース線ドライバ１６０は、ソース線コンタクトＣＥＬＳＲＣに印加する電圧を“ＶＣＥＬＳＲＣ”にする。また、時刻Ｔ２において、シーケンサ１１１の命令に応答して、ウェルドライバ１７０は、ウェルコンタクトＣＰＷＥＬＬに印加する電圧を“ＶＣＥＬＳＲＣ”にする。また、時刻Ｔ２において、シーケンサ１１１の命令に応答して、ドライバ１１４は、セレクトゲート線ＳＧＤ（Unselected block）、及びセレクトゲート線ＳＧＳ（Unselected block）に印加する電圧を“ＶＳＳ”にする。
【０１０５】
尚、時刻Ｔ３〜時刻Ｔ５の動作は、第１の実施形態で説明した時刻Ｔ３〜時刻Ｔ５の動作と同様である。
【０１０６】
本変形例では、シーケンサ１１１は、選択ブロックにおいて、データのプログラム動作を行っている間、非選択ブロックにおいて、ウェルコンタクトＣＰＷＥＬＬに、ソース線コンタクトＣＥＬＳＲＣに印加される電圧と同じ電圧“ＶＣＥＬＳＲＣ”を印加させる。
【０１０７】
ところで、図１０に示すように、プログラム動作時において、シーケンサ１１１は、非選択ブロックのウェルコンタクトＣＰＷＥＬＬに印加する電圧を“ＶＳＳ”にすることがある。その際、ソース線コンタクトＣＥＬＳＲＣと、基板１０１との間に電位差が生じ、その結果、寄生容量が生じてしまう。そのため、プログラム動作時において、ソース線コンタクトＣＥＬＳＲＣの充電に要する消費電流が大きくなってしまう場合がある。
【０１０８】
しかしながら、変形例２では、プログラム動作時において、シーケンサ１１１は、非選択ブロックのウェルコンタクトＣＰＷＥＬＬに、ソース線コンタクトに印加される“ＶＣＥＬＳＲＣ”を印加する。そのため、上述したような比較例のプログラム動作と比較して、本実施形態に係るプログラム動作においては、ソース線コンタクトＣＥＬＳＲＣと基板１０１との間の寄生容量を抑制することが可能となる。これにより、プログラム動作時において、ソース線コンタクトＣＥＬＳＲＣの充電に要する消費電流を抑制することができる。
【０１０９】
[Ｓ１００３]〜[Ｓ１００７]
シーケンサ１１１は、第１の実施形態で説明した動作と同様の動作を行う。
【０１１０】
シーケンサ１１１は、ステップＳ１００４のベリファイ動作をパスしたと判定する、またはステップＳ１００５において、ループ数ＮＷＬｎ＿ｌｏｏｐが最大値であると判定するまで、ステップＳ１００２〜Ｓ１００７の動作を繰り返す。
【０１１１】
尚、上述した変形例２は、上述した第１の実施形態または変形例１と組み合わせても良い。  
また、上述した変形例２では、プログラム動作時において、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤと、選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＳＳ”を印加しているが、これに限らない。例えば、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤまたは選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＳＳ”以上、且つ電圧“ＶＣＥＬＳＲＣ”未満の電圧を印加しても良い。
【０１１２】
（第２の実施形態）
次に、第２の実施形態について説明する。本実施形態は、ロウデコーダ１５０のドライバ１５１の構成が第１の実施形態で説明したロウデコーダ１５０のドライバ１５１の構成と異なる。尚、第２の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１の実施形態に係る記憶装置と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
＜ロウデコーダ＞
図１３を用いて、本実施形態に係るドライバ１５１について説明する。
【０１１３】
ドライバ１５１は、アドレスデコーダ／レベルシフタ１５３、ｎＭＯＳトランジスタ１５１ａ、１５１ｂ、１５１ｃ、１５１ｆ、及び１５１ｇを備えている。
【０１１４】
アドレスデコーダ／レベルシフタ１５３は、信号ＢＳＴＯＮ、信号ＰＲＯＧ、信号ＶＲＤＥＣ＿ＳＥＬ、信号ＶＲＤＥＣ＿ＵＳＥＬを受信し、ブロックアドレスを受信する。そして、アドレスデコーダ／レベルシフタ１５３は、信号ＢＳＴＯＮ、信号ＶＲＤＥＣ＿ＳＥＬ、及びブロックアドレスに基づいて、信号ＢＬＫ＿ＳＥＬを出力する。また、アドレスデコーダ／レベルシフタ１５３は、信号ＢＳＴＯＮ、信号ＶＲＤＥＣ＿ＵＳＥＬ、及びブロックアドレスに基づいて、信号ＢＬＫ＿ＵＳＥＬ＿ＳＧＤを出力する。更に、アドレスデコーダ／レベルシフタ１５３は、信号ＢＳＴＯＮ、信号ＰＲＯＧ、信号ＶＲＤＥＣ＿ＵＳＥＬ、及びブロックアドレスに基づいて、信号ＢＬＫ＿ＵＳＥＬ＿ＳＧＳを出力する。
【０１１５】
図１４を用いて、アドレスデコーダ／レベルシフタ１５３の構成について具体的に説明する。図１４に示すように、アドレスデコーダ／レベルシフタ１５３は、アドレスデコーダ１５２ａ、ｎＭＯＳトランジスタ１５２ｂ、１５２ｃ、１５２ｆ、１５２ｉ、１５２ｌ、１５３ｅ、１５３ｈ、ｐＭＯＳトランジスタ１５２ｅ、１５２ｇ、１５２ｈ、１５２ｊ、１５２ｋ、１５３ｃ、１５３ｄ、１５３ｆ、１５３ｇ、インバータ１５２ｄ、１５２ｍ、１５３ａ、１５３ｉ、及びＯＲ回路１５３ｂを備えている。
【０１１６】
インバータ１５３ａの出力、及びノードＮ６の電位に基づいて、ｐＭＯＳトランジスタ１５３ｃ、１５３ｆ、ｎＭＯＳトランジスタ１５３ｅ、及び１５３ｈがオン状態またはオフ状態となる。ノードＮ１７の電位に基づいてｐＭＯＳトランジスタ１５３ｇがオン状態またはオフ状態となる。ノードＮ１８の電位に基づいてｐＭＯＳトランジスタ１５３ｄがオン状態またはオフ状態となる。信号ＶＲＤＥＣ＿ＵＳＥＬは、ｐＭＯＳトランジスタ１５３ｃ、及び１５３ｆのソースに供給される。
【０１１７】
図１３に示すように、ｎＭＯＳトランジスタ１５１ｆは、ゲートに信号ＢＬＫ＿ＵＳＥＬ＿ＳＧＤが入力され、ドレインが信号線ＳＧＤ＿ＵＳＥＬに接続され、ソースがノードＮ１３に接続される。更に、ｎＭＯＳトランジスタ１５１ｇは、ゲートに信号ＢＬＫ＿ＵＳＥＬ＿ＳＧＳが入力され、ドレインが信号線ＳＧＳ＿ＵＳＥＬに接続され、ソースがノードＮ１４に接続される。
【０１１８】
＜第２の実施形態に係るデータの書込み動作の詳細＞
続いて、図７のフローチャートに沿って、本実施形態に係る半導体記憶装置のデータの書込み動作について説明する。尚、ステップＳ１００２以外のステップは、第１の実施形態を用いて説明した動作と同様である。
［Ｓ１００２］
シーケンサ１１１は、コマンドシーケンスを受信すると判定する場合（ステップＳ１００１、ＹＥＳ）、図示しないキャッシュに、受信したページのデータを格納する。
【０１１９】
そして、シーケンサ１１１は、プログラム動作を開始する。
【０１２０】
下記に、プログラム動作における非選択ブロックに係るドライバ１５１の動作について説明する。尚、本ステップにおける選択ブロックに係るドライバ１５１の動作は、第１の実施形態のステップＳ１００２で説明した動作と同様である。
【０１２１】
[非選択ブロックに係るドライバについて]
プログラム動作時の非選択ブロックに係るドライバ１５１の動作について説明する。
【０１２２】
図１５に示すように、時刻Ｔ０において、シーケンサ１１１の命令に応答して、ドライバ１１４は、信号ＢＳＴＯＮを“Ｌ”レベルから“Ｈ”レベルにする。また、シーケンサ１１１の命令に応答して、ドライバ１１４は、信号ＰＲＯＧを“Ｌ”レベルから“Ｈ”レベルにする。
【０１２３】
次に、図１４に戻って、時刻Ｔ０における、非選択ブロックに係るアドレスデコーダ／レベルシフタ１５２の動作について説明する。ここでは、第１の実施形態で既に説明した動作と同様の動作の説明を省略する。図１４に示すように、時刻Ｔ０において、信号ＰＲＯＧが“Ｈ”レベルとなるので、インバータ１５３ａは“Ｌ”レベルの信号を出力する。ＯＲ回路１５３ｂは、“Ｈ”レベルの信号と、“Ｌ”レベルの信号が入力されるので、“Ｌ”レベルの信号を出力する。これによりトランジスタ１５３ｃがオン状態となり、トランジスタ１５３ｅがオフ状態となる。また、インバータ１５３ｉを介して、ノードＮ１９に“Ｈ”レベルの信号が供給され、トランジスタ１５３ｆがオフとなり、トランジスタ１５３ｈがオンとなる。これにより、ノードＮ１８が“Ｌ”レベルとなる。その結果、トランジスタ１５３ｄがオン状態となる。
【０１２４】
続いて、図１４に示すように、第１の実施形態で説明したように、時刻Ｔ１における、非選択ブロックＢＬＫに係るアドレスデコーダ／レベルシフタ１５３の、ノードＮ１１の電圧は“ＶＳＧＤ＋Ｖｔｈ”である。これにより、信号ＢＬＫ＿ＵＳＥＬ＿ＳＧＤが“Ｈ（ＶＳＧＤ＋Ｖｔｈ）”レベルとなる。
【０１２５】
また、トランジスタ１５３ｆ、１５３ｇがオフ状態、且つトランジスタ１５３ｈがオン状態なので、ノードＮ１８が接地電位となる。これにより、信号ＢＬＫ＿ＵＳＥＬ＿ＳＧＳが“Ｌ”レベルとなる。
【０１２６】
これにより、トランジスタ１５１ａ、１５１ｂ、１５１ｃ、１５１ｇがオフ状態、トランジスタ１５１ｆがオン状態となる（図１３参照）。
【０１２７】
そして、メモリセルアレイ１３０の非選択ブロックＢＬＫのセレクトゲート線ＳＧＤ＜３：０＞に信号線ＳＧＤ＿ＵＳＥＬが電気的に接続される。また、メモリセルアレイ１３０の非選択ブロックＢＬＫのセレクトゲート線ＳＧＳ＜３：０＞は、信号線ＳＧＳ＿ＵＳＥＬにも、セレクトゲート線ＳＧＳｉ＜３：０＞にも接続されないので、電気的にフローティング状態となる。また、メモリセルアレイ１３０の非選択ブロックＢＬＫのワード線ＷＬは、信号線ＷＬｉに接続されないので、電気的にフローティング状態となる。  
時刻Ｔ２において、シーケンサ１１１の命令に応答して、ドライバ１１４は、セレクトゲート線ＳＧＤ（Unselected block）に印加する電圧を“ＶＳＳ”にする。時刻Ｔ２において、シーケンサ１１１の命令に応答して、ソース線ドライバ１６０は、ソース線コンタクトＣＥＬＳＲＣに印加する電圧を“ＶＣＥＬＳＲＣ”にする。また、シーケンサ１１１は、時刻Ｔ２において、信号線ＳＧＳ＿ＵＳＥＬをフローティング状態にする。
【０１２８】
尚、時刻Ｔ３〜時刻Ｔ５のシーケンサ１１１の動作は、変形例１で説明した時刻Ｔ３〜時刻Ｔ５のＮＡＮＤフラッシュメモリ１００の動作と同様である。
【０１２９】
このように、セレクトゲート線ＳＧＳがフローティング状態である場合、ソース線コンタクトＣＥＬＳＲＣと選択トランジスタＳＴ２との間の寄生容量を抑制することが可能となる。その結果、変形例１と同様の効果を得ることが可能となる。
【０１３０】
[Ｓ１００３]〜[Ｓ１００７]
シーケンサ１１１は、第１の実施形態で説明した動作と同様の動作を行う。
【０１３１】
シーケンサ１１１は、ステップＳ１００４のベリファイ動作をパスしたと判定する、またはステップＳ１００５において、ループ数ＮＷＬｎ＿ｌｏｏｐが最大値であると判定するまで、ステップＳ１００２〜Ｓ１００７の動作を繰り返す。
【０１３２】
＜第２の実施形態に係る作用効果について＞  
上述した実施形態によれば、プログラム動作時において、シーケンサは、非選択のブロックに係る選択トランジスタのゲート電極をフローティングさせる。これにより、変形例１の効果と同様の効果を得ることが可能となる。
【０１３３】
尚、上述した第２の実施形態では、プログラム動作時において、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに、電圧“ＶＳＳ”を印加しているが、これに限らない。例えば、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに、電圧“ＶＳＳ”以上、且つ電圧“ＶＣＥＬＳＲＣ”未満の電圧を印加しても良い。
【０１３４】
また、上述した第２の実施形態では、シーケンサ１１１は、プログラム動作時において、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳをフローティング状態とし、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤに電圧“ＶＳＳ”を印加しているが、これに限らない。例えば、シーケンサ１１１は、プログラム動作時において、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＳＳ”を印加し、非選択のブロックに係る選択トランジスタＳＴ１のゲート電極ＳＧＤをフローティング状態としても良い。また、この際、シーケンサ１１１は、非選択のブロックに係る選択トランジスタＳＴ２のゲート電極ＳＧＳに、電圧“ＶＳＳ”以上、且つ電圧“ＶＣＥＬＳＲＣ”未満の電圧を印加しても良い。
【０１３５】
（第３の実施形態）
次に、第３の実施形態について説明する。本実施形態は、第１の実施形態、及び変形例１を、第１の実施形態で説明したメモリセルアレイとは異なるメモリセルアレイに適用したものである。尚、第３の実施形態に係る記憶装置の基本的な構成及び基本的な動作は、上述した第１の実施形態に係る記憶装置と同様である。従って、上述した第１の実施形態で説明した事項及び上述した第１の実施形態から容易に類推可能な事項についての説明は省略する。
【０１３６】
＜第３の実施形態に係る半導体記憶装置について＞
次にＮＡＮＤフラッシュメモリ１００の構成について説明する。
【０１３７】
図１６は、本実施形態に係るＮＡＮＤフラッシュメモリ１００のブロック図である。図示するようにコア部１２０は、メモリセルアレイ２３０、ロウデコーダ１５０、センス回路１４０、及びソース線ドライバ１６０を備えている。
【０１３８】
メモリセルアレイ２３０は、複数の不揮発性メモリセルトランジスタＭＴの集合である複数のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ２、…）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、それぞれがワード線及びビット線に関連付けられたメモリセルトランジスタＭＴの集合である複数のメモリユニットＭＵ（ＭＵ１、ＭＵ２、…）を備えている。メモリユニットＭＵの各々は、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＳＲ（ＳＲ１、ＳＲ２、ＳＲ３、…）の集合である複数のストリンググループＧＲ（ＧＲ１、ＧＲ２、ＧＲ３、ＧＲ４、…）を備えている。もちろん、メモリセルアレイ２３０内のメモリユニットＭＵ数や、１メモリユニットＭＵ内のストリンググループＧＲ数、１ストリンググループ内のＮＡＮＤストリングＳＲ数は任意である。メモリセルアレイ２３０の詳細については後述する。
【０１３９】
＜第３の実施形態に係るメモリセルアレイの構成について＞  
図１７は、本実施形態に係るメモリセルアレイ２３０の回路図である。図示するようにメモリセルアレイ２３０は、各ブロックＢＬＫ内に複数のメモリユニットＭＵ（ＭＵ１、ＭＵ２、ＭＵ３）を備えている。図１７では３つのメモリユニットＭＵのみが図示されているが、４つ以上であっても良く、その数は限定されるものではない。
【０１４０】
メモリユニットＭＵの各々は、例えば４つのストリンググループＧＲ（ＧＲ１〜ＧＲ４）を備えている。もちろん、ストリンググループＧＲの数は４つに限らず、３つ以下でもあっても良いし、５つ以上であっても良い。なお、メモリユニットＭＵ間で、ストリンググループＧＲを区別する際には、メモリユニットＭＵ１のストリンググループＧＲをそれぞれＧＲ１−１〜ＧＲ４−１と呼び、メモリユニットＭＵ２のストリンググループＧＲをそれぞれＧＲ１−２〜ＧＲ４−２と呼ぶ。
【０１４１】
ストリンググループＧＲの各々は、例えば３つのＮＡＮＤストリングＳＲ（ＳＲ１〜ＳＲ３）を備えている。もちろん、ＮＡＮＤストリングＳＲの数は３つに限らず、４つ以上であっても良い。ＮＡＮＤストリングＳＲの各々は、選択トランジスタＳＴ１及びＳＴ２、並びに４つのメモリセルトランジスタＭＴ（ＭＴ１〜ＭＴ４）を備えている。メモリセルトランジスタＭＴの数は４つに限らず、５つ以上であっても良いし、３つ以下であっても良い。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備えるトランジスタを形成し、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電膜を用いたＦＧ型であっても良い。ＭＯＮＯＳ型の場合、隣接するメモリセルトランジスタ間で電荷蓄積層が連続していても良いが、ＦＧ型の場合、電荷蓄積層はメモリセルトランジスタ毎に分離される。以下では一例として、メモリセルトランジスタＭＴがＭＯＮＯＳ型である場合を例に説明する。
【０１４２】
ストリンググループＧＲ内において、３つのＮＡＮＤストリングＳＲ１〜ＳＲ３は、半導体基板上方に順次積層されており、ＮＡＮＤストリングＳＲ１が最下層に形成され、ＮＡＮＤストリングＳＲ２が中間層に形成され、ＮＡＮＤストリングＳＲ３が最上層に形成される。そして、同一のストリンググループＧＲに含まれる選択トランジスタＳＴ１及びＳＴ２のゲートは、それぞれ同一のセレクトゲート線ＧＳＬ１及びＧＳＬ２に接続され、同一列に位置するメモリセルトランジスタＭＴの制御ゲートは同一のワード線ＷＬに接続されている。更に、あるストリンググループＧＲ内の３つの選択トランジスタＳＴ１のドレインは、選択トランジスタＣＳＧを介して、互いに異なるビット線ＢＬに接続され、選択トランジスタＳＴ２のソースは同一のソース線ＳＬに接続されている。
【０１４３】
具体的には、奇数番目のストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のドレインは、カラム選択トランジスタＣＳＧ１及びＣＳＧ３のソースにそれぞれ接続され、選択トランジスタＳＴ２のソースは、ソース線ＳＬ１に共通に接続される。一方、偶数番目のストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のドレインは、カラム選択トランジスタＣＳＧ２及びＣＳＧ４のソースにそれぞれ接続され、選択トランジスタＳＴ２のソースは、ソース線ＳＬ２に共通に接続される。
【０１４４】
そして、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ１のゲート、並びにストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ２のゲートは、同一のセレクトゲート線ＧＳＬ１に共通に接続される。また、ストリンググループＧＲ１及びＧＲ３の選択トランジスタＳＴ２のゲート、並びにストリンググループＧＲ２及びＧＲ４の選択トランジスタＳＴ１のゲートは、同一のセレクトゲート線ＧＳＬ２に共通に接続されている。
【０１４５】
またストリンググループＧＲ１及びＧＲ３では、メモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ３、及びＭＴ４の制御ゲートはワード線ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ４にそれぞれ接続される。これに対し、ストリンググループＧＲ２及びＧＲ４では、メモリセルトランジスタＭＴ４、ＭＴ３、ＭＴ２、及びＭＴ１の制御ゲートは、ワード線ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ４にそれぞれ接続される。
【０１４６】
また、あるメモリユニットＭＵに含まれる４つのストリンググループＧＲ１〜ＧＲ４のＮＡＮＤストリングＳＲ１〜ＳＲ３は互いに同一のビット線ＢＬに接続され、異なるメモリユニットＭＵは互いに異なるビット線ＢＬに接続されている。より具体的には、メモリユニットＭＵ１において、ストリンググループＧＲ１〜ＧＲ４におけるＮＡＮＤストリングＳＲ１〜ＳＲ３の選択トランジスタＳＴ１のドレインはそれぞれ、カラム選択トランジスタＣＳＧ（ＣＳＧ１〜ＣＳＧ４）を介してビット線ＢＬ１〜ＢＬ３に接続されている。カラム選択トランジスタＣＳＧは、例えばメモリセルトランジスタＭＴや選択トランジスタＳＴ１及びＳＴ２と同様の構成を有しており、各メモリユニットＭＵにおいて、ビット線ＢＬに選択する１つのストリンググループＧＲを選択する。従って、各ストリンググループＧＲに対応付けられたカラム選択トランジスタＣＳＧ１〜ＣＳＧ４のゲートは、それぞれ異なる制御信号線ＳＳＬ１〜ＳＳＬ４によって制御される。
【０１４７】
以上説明した構成を有するメモリユニットＭＵが、図１７を記載した紙面において上下方向に複数配列される。これらの複数のメモリユニットＭＵは、メモリユニットＭＵ１とワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２を共有する。他方で、ビット線ＢＬはメモリユニット毎に独立しており、例えばメモリユニットＭＵ２に対しては、メモリユニットＭＵ１と異なる３本のビット線ＢＬ４〜ＢＬ６が対応付けられる。同様にして、メモリユニットＭＵ３にはビット線ＢＬ７〜ＢＬ９が対応付けられる。つまり、各メモリユニットＭＵに対応付けられるビット線ＢＬの本数は、１つのストリンググループＧＲに含まれるＮＡＮＤストリングＳＲの総数に対応する。従って、ＮＡＮＤストリングＳＲが４層あれば、１つのメモリユニットＭＵに対応するビット線数も４本であり、その他の数の場合も同様である。また、制御信号線ＳＳＬ１〜ＳＳＬ４は、メモリユニットＭＵ間で共通にされる。
【０１４８】
上記構成において、各メモリユニットＭＵから１つずつ選択されたストリンググループＧＲにおける同一ワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合が、「ページ」と呼ばれる単位となる。そして、データの書き込み及び読み出しはページ単位で行われる。例えば図１７では、一例として、信号ＳＳＬ１及びワード線ＷＬ１が選択された場合、メモリユニットＭＵ１のストリンググループＧＲ１−１とメモリユニットＭＵ２のストリンググループＧＲ１−２において、ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴによって、１ページが形成される。そして、このページに含まれる６つのメモリセルトランジスタＭＴ１は、ビット線ＢＬ１〜ＢＬ６にそれぞれ接続される。メモリユニットＭＵが３つ設けられる場合には、更にメモリユニットＭＵ３のストリンググループＧＲ１−３におけるメモリセルトランジスタＭＴ１が、上記ページに含まれる。その他の信号線ＳＳＬまたはワード線ＷＬが選択された場合も同様である。
【０１４９】
図１８〜図２２に示すように、半導体基板２０上には絶縁膜２１が形成され、絶縁膜２１上にメモリセルアレイ２３０が形成される。
【０１５０】
絶縁膜２１上には、半導体基板２０表面に対する垂直方向であるＤ３方向に直交するＤ１方向に沿ったストライプ形状の、例えば４つのフィン型構造２４（２４−１〜２４−４）が形成されることで、１つのメモリユニットＭＵが形成されている。フィン型構造２４の各々は、交互に積層された絶縁膜２２（２２−１〜２２−４）及び半導体層２３（２３−１〜２３−３）を含む。このフィン型構造２４の各々が、図１７で説明したストリンググループＧＲに相当する。そして、最下層の半導体層２３−１がＮＡＮＤストリングＳＲ１の電流経路（チャネルが形成される領域）に相当し、最上層の半導体層２３−３がＮＡＮＤストリングＳＲ３の電流経路に相当し、その間に位置する半導体層２３−２がＮＡＮＤストリングＳＲ２の電流経路に相当する。
【０１５１】
フィン型構造２４の上面及び側面には、トンネル絶縁膜２５、電荷蓄積層２６、ブロック絶縁膜２７、及び導電膜２８が順次形成されている（図２０参照）。電荷蓄積層２６は例えば絶縁膜により形成される。また導電膜２８は例えば金属で形成され、ワード線ＷＬまたはセレクトゲート線ＧＳＬ１及びＧＳＬ２として機能する。ワード線ＷＬ及びセレクトゲート線ＧＳＬ１及びＧＳＬ２は、複数のメモリユニットＭＵ間で、複数のフィン型構造２４を跨ぐようにして形成される。他方で制御信号線ＳＳＬ１〜ＳＳＬ４は、個々のフィン型構造２４毎に独立している。
【０１５２】
フィン型構造２４は、その一端部がメモリセルアレイ２３０の端部に引き出されて、引き出された領域においてビット線ＢＬと接続される。すなわち、一例としてメモリユニットＭＵ１に着目すると、奇数番目のフィン型構造２４−１及び２４−３の一端部は、Ｄ１方向に沿ってある領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ１及びＧＲ３の半導体層２３−１とビット線ＢＬ１とを接続され、半導体層２３−２及び２３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ１及びＧＲ３の半導体層２３−２とビット線ＢＬ２とを接続され、半導体層２３−１及び２３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ１及びＧＲ３の半導体層２３−３とビット線ＢＬ３とを接続され、半導体層２３−１及び２３−２とは絶縁されている。
【０１５３】
他方で、偶数番目のフィン型構造２４−２及び２４−４の一端部は、フィン型構造２４−１及び２４−３の一端部とＤ１方向で対向する領域まで引き出されて共通に接続され、この領域にコンタクトプラグＢＣ１〜ＢＣ３が形成される。この領域に形成されたコンタクトプラグＢＣ１は、ストリンググループＧＲ２及びＧＲ４の半導体層２３−１とビット線ＢＬ１とを接続され、半導体層２３−２及び２３−３とは絶縁されている。コンタクトプラグＢＣ２は、ストリンググループＧＲ２及びＧＲ４の半導体層２３−２とビット線ＢＬ２とを接続され、半導体層２３−１及び２３−３とは絶縁されている。コンタクトプラグＢＣ３は、ストリンググループＧＲ２及びＧＲ４の半導体層２３−３とビット線ＢＬ３とを接続され、半導体層２３−１及び２３−２とは絶縁されている。
【０１５４】
上記のように、奇数番目のフィン型構造２４−１及び２４−３（すなわちストリンググループＧＲ１及びＧＲ３）と、偶数番目のフィン型構造２４−２及び２４−４（すなわちストリンググループＧＲ２及びＧＲ４）とは、ＮＡＮＤストリングＳＲの配列が互いに逆になるように配置されている。例えば図１９では、奇数番目のフィン型構造２４−１及び２４−３は、図面左側のビット線ＢＬに接続され、制御信号線ＳＳＬ１及びＳＳＬ３が、図面左側に配置される。従って選択トランジスタＳＴ１は、図面左側に位置し、選択トランジスタＳＴ２に図面右側に位置する。また、メモリセルトランジスタＭＴ１〜ＭＴ４は、図面左側からＭＴ１〜ＭＴ４の順に位置する。これに対して、偶数番目のフィン型構造２４−２及び２４−４は、図面右側のビット線ＢＬに接続され、制御信号線ＳＳＬ２及びＳＳＬ４が、図面右側に配置される。従って選択トランジスタＳＴ１は、図面右側に位置し、選択トランジスタＳＴ２に図面左側に位置する。また、メモリセルトランジスタＭＴ１〜ＭＴ４は、図面右側からＭＴ１〜ＭＴ４の順に位置する。
【０１５５】
もちろん、上記の説明はメモリユニットＭＵ１の場合のものであり、例えばメモリユニットＭＵ２の場合には、コンタクトプラグＢＣ４〜ＢＣ６が形成され、これらが半導体層２３−１〜２３−３をそれぞれビット線ＢＬ４〜ＢＬ６に接続する（図２１参照）。
【０１５６】
また、フィン型構造２４の他端上にはコンタクトプラグＳＣが形成される。コンタクトプラグＳＣは、半導体層２３−１〜２３−３をソース線ＳＬに接続する。
【０１５７】
上記構成において、ＮＡＮＤストリングＳＲ１〜ＳＲ３に含まれるメモリセルトランジスタＭＴは、その製造過程におけるドライエッチングの加工特性等により、形状が互いに異なる場合がある。例えば、交互に積層された絶縁膜２２（２２−１〜２２−４）と半導体層２３（２３−１〜２３−３）を一括して加工する場合、図２０に示すように加工後の形状は上層ほど幅が狭く、また、側面は曲線形状となることがある。このとき、Ｄ３方向とＤ２方向で形成される平面で見た半導体層２３側面の長さ、すなわちメモリセルトランジスタＭＴのゲート長は、半導体層２３−１に形成されるメモリセルトランジスタＭＴが最も短い。次いで半導体層２３−２に形成されるメモリセルトランジスタＭＴが短い。そして、半導体層２３−３に形成されるメモリセルトランジスタＭＴが最も長い。つまりゲート長は、上層に位置するメモリセルトランジスタＭＴほど長く、下層に位置するメモリセルトランジスタＭＴほど短くなる。また、Ｄ２方向に沿った半導体層２３の幅は、半導体層２３−１が最も広く、次いで半導体層２３−２が広く、半導体層２３−１が最も狭くなる。つまり半導体層２３の幅は、上層に位置するものほど狭く、下層に位置するものほど広くなる。
【０１５８】
またワード線ＷＬ（導電膜２８）は、図２２に示すように、上方ほど狭い形状となることがある。図示するようにＤ１方向に沿ったワード線ＷＬの幅、すなわち、メモリセルトランジスタＭＴのゲート幅は、半導体層２３−１に形成されるメモリセルトランジスタＭＴが最も広い。次いで半導体層２３−２に形成されるメモリセルトランジスタＭＴが広い。そして、半導体層２３−３に形成されるメモリセルトランジスタＭＴが最も狭い。つまり、ゲート幅は、上層に位置するものほど狭く、下層に位置するものほど広くなる。
【０１５９】
このように、製造ばらつきによって、各レイヤのメモリセルトランジスタＭＴは互いに異なる形状を有することがある。この結果、メモリセルトランジスタＭＴの特性は、レイヤ毎にばらつく。なお、図２０及び図２２の例では被加工層が上方ほど細くなる場合を例に挙げて説明したが、ドライエッチングの特性により、例えば、下方ほど細い場合、あるいは中間部が細くなる場合がある。従って、レイヤ間におけるメモリセルトランジスタＭＴの特性のばらつきは一定ではない。しかし、本実施形態は、いずれの場合においても適用可能である。
【０１６０】
＜ロウデコーダ＞
次に、図２３を用いて、本実施形態に係るロウデコーダ１５０について説明する。ロウデコーダ１５０は、メモリセルアレイ２３０のブロックＢＬＫ毎にドライバ１５４を備えている。
【０１６１】
また、ドライバ１５４は、アドレスデコーダ／レベルシフタ１５２、ｎＭＯＳトランジスタ１５４ａ、１５４ｂ、１５４ｃ、１５４ｄ、及び１５４ｅを備えている。
【０１６２】
ｎＭＯＳトランジスタ１５４ａは、アドレスデコーダ／レベルシフタ１５２からゲートに信号ＢＬＫ＿ＳＥＬが入力され、ドレインがセレクトゲート線ＧＳＬ１ｉに接続され、ソースがノードＮ２０に接続される。そして、ノードＮ２０は、メモリセルアレイ１３０の任意のブロックＢＬＫのセレクトゲート線ＧＳＬ１に接続される。
【０１６３】
また、ｎＭＯＳトランジスタ１５４ｂは、アドレスデコーダ／レベルシフタ１５２からゲートに信号ＢＬＫ＿ＳＥＬが入力され、ドレインが信号線ＷＬｉに接続され、ソースがメモリセルアレイ１３０のワード線ＷＬに接続される。
【０１６４】
ｎＭＯＳトランジスタ１５４ｃは、アドレスデコーダ／レベルシフタ１５２からゲートに信号ＢＬＫ＿ＳＥＬが入力され、ドレインがセレクトゲート線ＳＧＳｉに接続され、ソースがノードＮ２２に接続される。そして、ノードＮ２２は、メモリセルアレイ１３０の任意のブロックＢＬＫのセレクトゲート線ＧＳＬ２に接続される。
【０１６５】
また、ｎＭＯＳトランジスタ１５４ｄは、ゲートに信号ＢＬＫ＿ＵＳＥＬが入力され、ドレインが信号線ＳＧＤ＿ＵＳＥＬに接続され、ソースがノードＮ２０に接続される。更に、ｎＭＯＳトランジスタ１５４ｅは、ゲートに信号ＢＬＫ＿ＵＳＥＬが入力され、ドレインが信号線ＳＧＳ＿ＵＳＥＬに接続され、ソースがノードＮ２２に接続される。
【０１６６】
そして、本実施形態に係るメモリセルアレイ２３０において、ロウデコーダ１５０を用いて、上述した第１の実施形態、及び変形例１に係るメモリセルアレイ１３０と同様の動作を行うことができる。
【０１６７】
具体的には、シーケンサ１１１は、プログラム動作時に、非選択ブロックのセレクトゲート線ＧＳＬ１及びセレクトゲート線ＧＳＬ２の電圧を、ソース線ＳＬに印加する電圧と同様、または、非選択ブロックのセレクトゲート線ＧＳＬ１及びセレクトゲート線ＧＳＬ２をフローティング状態にする。
【０１６８】
例えば、プログラム時において、非選択ブロックのセレクトゲート線ＧＳＬ１及びセレクトゲート線ＧＳＬ２の電圧を、ＶＳＳとする。この場合、セレクトゲート線ＧＳＬ１及びＧＳＬ２と、コンタクトプラグＳＣとの間の寄生容量により、ソース線ＳＬの充電に要する電流が増大してしまう。
【０１６９】
しかしながら、本実施形態によれば、セレクトゲート線ＧＳＬ１及びＧＳＬ２と、コンタクトプラグＳＣとの間の寄生容量を抑制することができる。その結果、第１の実施形態と同様の効果を得ることが可能となる。
【０１７０】
尚、上述した各実施形態では、プログラム動作時において、非選択ブロックのセレクトトランジスタのゲートまたは、ウェルコンタクトに印加する電圧を制御する場合について説明した。しかし、上述した各実施形態は、プログラム動作以外の場合にも適用することが可能である。  また、上述した各実施形態において、
（１）読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。
【０１７１】
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V,  2.1V〜2.3Vいずれかの間にしてもよい。
【０１７２】
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。
【０１７３】
読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
【０１７４】
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。
【０１７５】
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
【０１７６】
プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
【０１７７】
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。
【０１７８】
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。この材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
【０１７９】
また、メモリセル間にはエアギャップを形成することができる。
【０１８０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１８１】
１…メモリシステム、  ２０…半導体基板、  ２１…絶縁膜、    ２２…絶縁膜
２３…半導体層、    ２４…フィン型構造、    ２５…トンネル絶縁膜
２６…電荷蓄積層、    ２７…ブロック絶縁膜、    ２８…導電膜
１００…ＮＡＮＤフラッシュメモリ、    １０１…半導体ウェル１０１ａ…基板
１０１ｂ…ウェル領域、    １０１ｃ…拡散領域、    １０１ｄ…拡散領域
１１０…周辺回路、    １１１…シーケンサ、    １１２…チャージポンプ
１１３…レジスタ、    １１４…ドライバ、    １２０…コア部
１３０、２３０…メモリセルアレイ、    １３１…ＮＡＮＤストリング
１４０…センス回路、    １４１…センスモジュール、    １５０…ロウデコーダ
１５１、１５４…ドライバ、  
１５１ａ、１５１ｂ、１５１ｃ、１５１ｄ、１５１ｅ、１５１ｆ、１５１ｇ、１５２ｂ、１５２ｃ、１５２ｅ、１５２ｆ、１５２ｇ、１５２ｈ、１５２ｉ、１５２ｊ、１５２ｋ、１５２ｌ、１５３ｃ、１５３ｄ、１５３ｅ、１５３ｆ、１５３ｇ、１５３ｈ、１５４ａ、１５４ｂ、１５４ｃ、１５４ｄ、１５４ｅ…トランジスタ、
１５２、１５３…アドレスデコーダ＆レベルシフタ、    １５２ａ…アドレスデコーダ
１５２ｄ、１５２ｍ、１５３ａ、１５３ｉ…インバータ、    １５３ｂ…ＯＲ回路
１６０…ソース線ドライバ、    １７０…ウェルドライバ
２００…メモリコントローラ、    ２０１…ホストインターフェイス回路
２０２…内蔵メモリ、    ２０３…プロセッサ、    ２０４…バッファメモリ
２０５…ＮＡＮＤインターフェイス回路、    ２０６…ＥＣＣ回路、  
３００…ホストデバイス。
【図１】
2016170834.tif 000003
【図２】
2016170834.tif 000004
【図３】
2016170834.tif 000005
【図４】
2016170834.tif 000006
【図５】
2016170834.tif 000007
【図６】
2016170834.tif 000008
【図７】
2016170834.tif 000009
【図８】
2016170834.tif 000010
【図９】
2016170834.tif 000011
【図１０】
2016170834.tif 000012
【図１１】
2016170834.tif 000013
【図１２】
2016170834.tif 000014
【図１３】
2016170834.tif 000015
【図１４】
2016170834.tif 000016
【図１５】
2016170834.tif 000017
【図１６】
2016170834.tif 000018
【図１７】
2016170834.tif 000019
【図１８】
2016170834.tif 000020
【図１９】
2016170834.tif 000021
【図２０】
2016170834.tif 000022
【図２１】
2016170834.tif 000023
【図２２】
2016170834.tif 000024
【図２３】
2016170834.tif 000025