(57)【要約】【課題】半導体装置において、エアギャップなどの応力緩和領域によって占有される領域を低減する。【解決手段】半導体装置を、半導体基板１上に設けられ、複数の能動素子を含む能動領域２と、半導体基板を貫通する複数の貫通電極３を含む貫通電極領域４と、能動領域の中の最も貫通電極領域の側に位置する貫通電極領域側能動素子と貫通電極領域とを仕切るように設けられた応力緩和領域５とを備えるものとする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、複数の能動素子を含む能動領域と、
前記半導体基板を貫通する複数の貫通電極を含む貫通電極領域と、
前記能動領域の中の最も貫通電極領域の側に位置する貫通電極領域側能動素子と前記貫通電極領域とを仕切るように設けられた応力緩和領域とを備えることを特徴とする半導体装置。
【請求項２】
前記能動領域は、前記貫通電極領域の内側に位置し、
前記応力緩和領域は、前記能動領域の外周に沿って設けられていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記応力緩和領域は、前記能動領域の最外周に位置する素子分離領域に接していることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記応力緩和領域は、前記能動領域の最外周に位置する素子分離領域に代えて設けられていることを特徴とする、請求項２に記載の半導体装置。
【請求項５】
前記能動領域は、前記貫通電極領域の外側に位置し、
前記応力緩和領域は、前記能動領域の内周に沿って設けられていることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
前記応力緩和領域は、前記能動領域の最内周に位置する素子分離領域に接していることを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記応力緩和領域は、前記能動領域の最内周に位置する素子分離領域に代えて設けられていることを特徴とする、請求項５に記載の半導体装置。
【請求項８】
前記応力緩和領域は、前記複数の貫通電極を囲うように設けられていることを特徴とする、請求項１に記載の半導体装置。
【請求項９】
前記応力緩和領域は、内部が空隙になっている溝によって構成されることを特徴とする、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記応力緩和領域は、前記半導体基板を貫通するように設けられていることを特徴とする、請求項１〜９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、３Ｄ積層デバイスの開発が行なわれている。
３D積層デバイスでは、貫通電極を有するデバイスを、接合材料を介して積層するため、貫通電極や接合材料からの応力がデバイス特性に影響を与える。
そこで、貫通電極からの応力を抑制するために、複数の貫通電極のそれぞれの外周にエアギャップを設けることが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１２４４８４号公報
【特許文献２】国際公開第２０１２／０６６７０３号
【特許文献３】特表２０１３−５２２９２９号公報
【非特許文献】
【０００４】
【非特許文献１】E.B.Liao et al., “An Integrated Air Gap Structure to Achieve High-Performance TSV Interconnects for 28nm 3D-IC Integration”, 2013 Symposium on VLSI Technology Digest of Technical Papers T43
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のように、各貫通電極にエアギャップを設けると、エアギャップによって占有される領域が必然的に大きくなってしまう。
そこで、エアギャップなどの応力緩和領域によって占有される領域を低減したい。
【課題を解決するための手段】
【０００６】
本半導体装置は、半導体基板上に設けられ、複数の能動素子を含む能動領域と、半導体基板を貫通する複数の貫通電極を含む貫通電極領域と、能動領域の中の最も貫通電極領域の側に位置する貫通電極領域側能動素子と貫通電極領域とを仕切るように設けられた応力緩和領域とを備える。
【発明の効果】
【０００７】
したがって、本半導体装置によれば、エアギャップなどの応力緩和領域によって占有される領域を低減することができるという利点がある。
【図面の簡単な説明】
【０００８】
【図１】（Ａ）、（Ｂ）は、本実施形態にかかる半導体装置の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は断面図である。
【図２】（Ａ）〜（Ｃ）は、本実施形態及び変形例にかかる半導体装置の構成を示す模式的断面図である。
【図３】本実施形態の変形例にかかる半導体装置の構成を示す模式的平面図である。
【図４】（Ａ）、（Ｂ）は、本実施形態の変形例にかかる半導体装置の構成を示す模式的平面図である。
【図５】（Ａ）、（Ｂ）は、比較例の半導体装置の構成を示す模式図であって、（Ａ）は平面図であり、（Ｂ）は断面図である。
【図６】比較例の半導体装置の構成を示す模式的平面図である。
【図７】本実施形態の変形例にかかる半導体装置の構成を示す模式的平面図である。
【図８】（Ａ）〜（Ｋ）は、本実施形態にかかる半導体装置の製造方法の一例を説明するための模式的断面図である。
【図９】（Ａ）〜（Ｊ）は、本実施形態にかかる半導体装置の製造方法の他の例を説明するための模式的断面図である。
【図１０】（Ａ）〜（Ｃ）は、本実施形態の変形例にかかる半導体装置の構成を示す模式的断面図である。
【発明を実施するための形態】
【０００９】
以下、図面により、本発明の実施の形態にかかる半導体装置について、図１〜図１０を参照しながら説明する。
本実施形態の半導体装置は、図１（Ａ）、図１（Ｂ）に示すように、半導体基板１上に設けられ、複数の能動素子を含む能動領域２と、半導体基板１を貫通する複数の貫通電極３を含む貫通電極領域４と、能動領域２の中の最も貫通電極領域４の側に位置する貫通電極領域側能動素子６（図２（Ａ）参照）と貫通電極領域４との間に貫通電極領域側能動素子６と貫通電極領域４とを仕切るように設けられた応力緩和領域５とを備える。なお、半導体装置を、半導体デバイス、半導体チップ又は能動チップともいう。
【００１０】
本実施形態では、半導体基板１としてのシリコン基板上に、能動素子としてトランジスタ（ここではＣＭＯＳ）が設けられている。このため、能動領域２は、複数のトランジスタを含むトランジスタ領域である。なお、複数のトランジスタを、トランジスタ群又はＣＭＯＳセル群ともいう。また、複数の能動素子を、能動素子群ともいう。また、貫通電極３は、シリコン基板１を貫通するビア、即ち、ＴＳＶ（Through Silicon Via）である。また、貫通電極領域４を、ＴＳＶ領域ともいう。また、複数の貫通電極３を、貫通電極群又はＴＳＶ群ともいう。また、応力緩和領域５は、内部が空隙になっている溝５Ｘによって構成される。つまり、応力緩和領域５は、内部が空隙になっている溝５Ｘによって構成されるエアギャップである。なお、能動領域２を活性領域ともいう。応力緩和領域５を緩衝領域ともいう。また、溝５Ｘを応力緩和溝又は分離溝ともいう。また、図１では、便宜上、１２個のＴＳＶ３が設けられている場合を例示しているが、実際には、数百個以上のＴＳＶ３が設けられる場合もある。
【００１１】
特に、本実施形態では、トランジスタ領域２は、ＴＳＶ領域４の内側に位置し、応力緩和領域５（ここではエアギャップ）は、トランジスタ領域２の外周に沿って設けられている。つまり、トランジスタ領域２の周りを囲うようにＴＳＶ領域４が設けられており、トランジスタ領域２とＴＳＶ領域４との間でトランジスタ領域２の外周に沿って応力緩和領域５が設けられている。このように、複数のトランジスタを含むトランジスタ領域２の周囲を応力緩和領域５で囲うことで、各トランジスタを応力緩和領域で囲う場合よりも効率良く応力を緩和することが可能となる。
【００１２】
この場合、図２（Ａ）〜図２（Ｃ）に示すように、トランジスタ領域２は、複数のトランジスタ６を分離する素子分離領域（ＳＴＩ；Shallow Trench Isolation）７を含み、応力緩和領域５は、少なくとも素子分離領域７よりも深くなっているのが好ましい。これにより、基板裏面側からの応力の影響も緩和することが可能となる。
また、応力緩和領域５によって占有される領域をできるだけ小さくするために、図２（Ａ）、図２（Ｂ）に示すように、応力緩和領域５が、トランジスタ領域２の最外周に位置する素子分離領域７に接するようにするのが好ましい。これにより、集積度を向上させることが可能となり、また、バンプ等の自由度を高めることができる。
【００１３】
ここで、応力緩和領域５が素子分離領域７に接する場合としては、例えば図２（Ａ）に示すように、素子分離領域７の側面（エッジ）に応力緩和領域５（ここではエアギャップ）が接する場合のほか、例えば図２（Ｂ）に示すように、素子分離領域７の内部に応力緩和領域５が設けられている場合も含むものとする。また、応力緩和領域５は、トランジスタ６とＴＳＶ３の間で他のトランジスタ６が設けられていない箇所に設けられることになる。つまり、応力緩和領域５は、トランジスタ６が設けられている箇所には設けられていないことになる。
【００１４】
また、例えば図２（Ｃ）に示すように、応力緩和領域５は、トランジスタ領域２の最外周に位置する素子分離領域７に代えて設けられていても良い。つまり、トランジスタ領域２の最外周に位置し、ＴＳＶ３に近接するトランジスタ６の素子分離領域７に代えて応力緩和領域５を設けても良い。この場合、応力緩和領域５は素子分離領域も兼ねることになる。この場合、応力緩和領域５は、トランジスタ領域２の最外周に位置するトランジスタ６に接することになる。また、応力緩和領域５は、トランジスタ６とトランジスタ６の間ではなく、トランジスタ６とＴＳＶ３の間に設けられていることになる。そして、素子分離領域も兼ねる応力緩和領域５の深さは、他の素子分離領域７の深さよりも深くなっている。
【００１５】
また、本実施形態では、図１に示すように、応力緩和領域５は、トランジスタ領域２の外周に沿って連続的に設けられている。但し、これに限られるものではなく、例えば図３に示すように、応力緩和領域５は、トランジスタ領域２の外周に沿って間欠的に設けられていても良い。つまり、応力緩和領域５は、トランジスタ領域２の外周に沿って不連続に設けられていても良い。
【００１６】
なお、本実施形態では、応力緩和領域５は、内部が空隙になっている溝５Ｘによって構成しているが、これに限られるものではない。例えば、応力緩和領域５は、内部に例えば有機絶縁材料などの絶縁材料が充填されている溝５Ｘによって構成しても良い。この場合、熱膨張係数がシリコンに近い材料が充填されたものとするのが好ましい。また、応力緩和という点を考慮すると、応力緩和領域５は、内部にシリコンよりも密度の小さい絶縁材料が充填されている溝５Ｘによって構成しても良い。また、応力緩和領域５は、内部にシリコンよりもヤング率の小さい絶縁材料（例えばLow-K材など）が充填されている溝５Ｘによって構成しても良い。
【００１７】
また、本実施形態では、応力緩和領域５は、半導体基板１の厚さ方向の途中まで設けられているが、これに限られるものではなく、応力緩和領域５は、半導体基板１を貫通するように設けられていても良い（例えば図１０参照）。これにより、半導体基板１の裏面側からの応力の影響も抑えることが可能となる。
なお、本実施形態では、トランジスタ領域２は、ＴＳＶ領域４の内側に位置し、応力緩和領域５は、トランジスタ領域２の外周に沿って設けられているが、これに限られるものではない。
【００１８】
例えば図４（Ａ）、図４（Ｂ）に示すように、トランジスタ領域（能動領域）２は、ＴＳＶ領域（貫通電極領域）４の外側に位置し、応力緩和領域５は、トランジスタ領域２の内周に沿って設けられていても良い。つまり、ＴＳＶ領域４の周りを囲うようにトランジスタ領域２が設けられており、トランジスタ領域２とＴＳＶ領域４との間でトランジスタ領域２の内周に沿って応力緩和領域５が設けられていても良い。この場合、応力緩和領域５は、図４（Ａ）に示すように、トランジスタ領域２の内周に沿って連続的に設けられていても良いし、図４（Ｂ）に示すように、トランジスタ領域２の内周に沿って間欠的に設けられていても良い。また、応力緩和領域５は、トランジスタ領域２の最内周に位置する素子分離領域７に接しているのが好ましい。また、応力緩和領域５は、トランジスタ領域２の最内周に位置する素子分離領域７に代えて設けられていても良い。
【００１９】
この場合、例えばクロストークなどの問題がなければ、ＴＳＶ領域４に設けるＴＳＶ３の数を増やすこと、即ち、ＴＳＶ３の密度を上げることが可能である。つまり、個々のＴＳＶ３毎にエアギャップ５０を設ける場合（図５、図６参照）と比較して、トランジスタ領域２の内周に沿って応力緩和領域５を設けることで、トランジスタ領域２の内側に位置するＴＳＶ領域４内に設けるＴＳＶ３の数を増やすことが可能である。また、図４では、便宜上、４個のＴＳＶ３が設けられている場合を例示しているが、実際には、数百個以上のＴＳＶ３が設けられる場合もある。
【００２０】
ところで、上述のように構成される半導体装置は、３D積層デバイスを構成するのに用いるのが好ましい。つまり、上述のような貫通電極を有する複数の半導体デバイスを、例えばはんだなどの接合材料を介して積層させることで、３D積層デバイスを構成するのが好ましい。
このようにして３D積層デバイスを構成する場合、貫通電極を有する半導体デバイス（薄化デバイス）を、接合材料を介して積層するため、貫通電極や接合材料からの応力がデバイス特性に影響を与える。これは、熱膨張係数の違い、デバイスに比べて巨大（占有体積が大きい)であるなどに起因する。また、ハイエンドトランジスタはチャンネルに印加するストレスで高移動度を達成しているため、ストレスが変化するとデバイス特性に影響がでてしまう。
【００２１】
そこで、貫通電極からの応力を抑制するために、複数の貫通電極のそれぞれの外周にエアギャップを設けることが提案されている。
しかしながら、各貫通電極にエアギャップを設けると、エアギャップによって占有される領域（占有面積）が必然的に大きくなってしまう。つまり、個々のＴＳＶ毎にエアギャップを設ける場合、エアギャップを形成するためのトレンチリング内にＴＳＶ用の孔を形成することになり、マージンが必要になるため、必然的にフットプリントが大きくなり、占有面積が大きくなってしまう。
【００２２】
そこで、上述のように構成することで、エアギャップなどの応力緩和領域５によって占有される領域の占有面積を大幅に低減できるようにしている。この結果、集積度を高めることが可能となる。
特に、上述のように、応力の影響を受けるトランジスタ領域２の周囲に沿って応力緩和領域５を設けることで、応力の影響を受けるトランジスタ領域２の周囲で、ＴＳＶ３や接合材料からの応力が伝わるのを防ぐことが可能となる。これに対し、個々のＴＳＶ３毎にエアギャップ５０を設ける場合（図５、図６参照）、ＴＳＶ３からの応力が伝わるのを防ぐだけであるため、例えばはんだ等の接合材料やピラーなどからの応力が、応力が伝わるのを防ぎたいトランジスタ領域２に伝わってしまうのを防ぐのは難しい。
【００２３】
なお、本実施形態では、応力緩和領域５は、トランジスタ領域２の周囲に沿って設けられているが、これに限られるものではなく、例えば図７に示すように、応力緩和領域５は、複数のＴＳＶ３（貫通電極）を囲うように設けられていても良い。つまり、ＴＳＶ３毎に、即ち、各ＴＳＶ３を囲うように、エアギャップ５０を設けるのではなく（図５、６参照）、複数（ここでは３つ）のＴＳＶ３毎に、即ち、複数のＴＳＶ３を囲うように、応力緩和領域５を設けるようにしても良い。このように構成しても、エアギャップなどの応力緩和領域５によって占有される領域の占有面積を低減できる。この結果、集積度を高めることが可能となる。
【００２４】
なお、ここでは、便宜上、１２個のＴＳＶ３が設けられている場合に、これらを３個ずつまとめて４つのグループにして、それぞれのグループを応力緩和領域５で囲う場合を例示しているが、実際には、数百個以上のＴＳＶ３が設けられる場合もある。また、任意の数のＴＳＶ３をまとめて任意の数のグループにして、それぞれのグループを応力緩和領域５で囲うようにしても良いし、全てのＴＳＶ３をまとめて応力緩和領域５で囲うようにしても良い。
【００２５】
次に、本実施形態にかかる半導体装置の製造方法について、図８、図９を参照しながら説明する。
なお、上述のように構成される半導体装置に備えられる応力緩和領域５としてのエアギャップの形成は、トランジスタ６の形成後、表面配線層（具体的には表面配線層を構成する第１層目の配線層）の形成前に行なえば良い。このため、ビアファーストプロセス、ビアミドルプロセス、ビアラストプロセスのいずれにも適用可能である。ここでは、ビアミドルプロセスでエアギャップ５を形成する場合であって、トランジスタ領域２が、ＴＳＶ領域４の内側に位置し、エアギャップ５が、トランジスタ領域２の外周に沿って、トランジスタ領域２の最外周に位置する素子分離領域７に接するように設ける場合を例に挙げて説明する。
【００２６】
まず、図８（Ａ）に示すように、ウエハ（シリコンウエハ；シリコン基板）１Ｘ上に素子分離領域（ＳＴＩ）７を形成し、トランジスタ（ＣＭＯＳ）６を形成し、絶縁膜８（ここでは酸化膜；具体的にはＳｉＯ２膜）で覆う。これにより、複数のトランジスタ６（能動素子）を含むトランジスタ領域（能動素子領域）２が形成される。
次に、図８（Ｂ）に示すように、例えばフォトリソグラフィ法（写真食刻法）によって、応力緩和領域５を構成する溝５Ｘ（応力緩和溝；エアギャップ用微細溝；エアギャップ溝；微細孔）を形成する。ここでは、溝５Ｘの幅は約２００ｎｍ、溝５Ｘの深さは約４μｍである。ここで、溝５Ｘの深さはＳＴＩ７よりも深くしているが、応力緩和という点では深いほど好ましい。ここでは、絶縁膜８としてのＳｉＯ２膜及びシリコンウエハ１Ｘを、各々Ａｒ／ＣＨＦ３とＣｌ２を用いたＲＩＥ（Reactive Ion Etching）によって除去して、トランジスタ領域２の最外周に位置するＳＴＩ７の側面に接するように、溝５Ｘを形成する。このようにして形成される溝５Ｘは、ＦＥＯＬ（Front End Of Line）のパターン精度で形成することが可能である。
【００２７】
次に、図８（Ｃ）に示すように、絶縁膜８としてのＳｉＯ２膜上に、例えばＯ３−ＴＥＯＳを用いたＣＶＤ法によって、ＳｉＯ２膜９を成膜する。ここでは、ＳｉＯ２膜９の厚さは約５００ｎｍである。このようにしてＳｉＯ２膜９を成膜することで、上述のようにして形成された溝５Ｘが封止される。これにより、内部が空隙になっている溝５Ｘが形成される。このようにして形成された、内部が空隙になっている溝５Ｘが応力緩和領域５としてのエアギャップとなる。なお、溝５Ｘの上方の開口部が完全に封止されていれば良く、内部の空隙を大きくし、エアギャップ５を大きくするという観点から、ＳｉＯ２膜９が溝５Ｘの中にあまり埋め込まれないようにするのが好ましい。例えば、絶縁膜８としてのＳｉＯ２膜とシリコンウエハ１Ｘとの界面付近までは、封止膜としてのＳｉＯ２膜９が達しないようにするのが好ましい。
【００２８】
次に、図８（Ｄ）に示すように、例えばＢＯＳＣＨ法を用いて、貫通電極用（ＴＳＶ用）の孔１０を形成する。
次に、図８（Ｅ）に示すように、ＴＳＶ用のライナー絶縁膜１１（ここでは酸化膜；具体的にはＳｉＯ２膜）を、例えばＯ３−ＴＥＯＳを用いたＣＶＤ法で約５００ｎｍ堆積後、シードＣｕ層（図示せず）を例えばスパッタリングによって堆積する。
【００２９】
次に、図８（Ｆ）に示すように、めっきによって、ＴＳＶ用の孔１０の中にＣｕ３Ｘを充填する。
次に、図８（Ｇ）に示すように、例えばＣＭＰによってＴＳＶ３となる部分以外の余分なＣｕ３Ｘを除去する。これにより、ＴＳＶ用の孔１０の中に、シードＣｕ層（図示せず）及びＣｕめっき層３Ｘによって、ＴＳＶ３が形成される。
【００３０】
次に、図８（Ｈ）に示すように、表面上に多層配線層（表面配線層；表面再配線層）１１を形成する。
次に、図８（Ｉ）に示すように、例えばグラインダーによって、バックグラインドして、ウエハ１Ｘの裏面を研削してウエハ１Ｘを薄化する。ここでは、研削は、ＴＳＶ３の底面から約２μｍのところを目安に停止するようにする。なお、必要に応じて、ウエハサポートシステムを用いれば良い。
【００３１】
次に、図８（Ｊ）に示すように、例えばＴＭＡＨによって、ウエハ１Ｘの裏面側のシリコンをエッチングしウエハ１Ｘを薄化し、ＴＳＶ３の底部を約２μｍ突出させる。なお、この段階では、ＴＳＶ用のライナー絶縁膜１１があるため、ＴＳＶ３を構成する金属材料であるＣｕ３Ｘは露出しない。
そして、図８（Ｋ）に示すように、ウエハ１Ｘの裏面全面を絶縁膜（ここでは酸化膜；具体的にはＳｉＯ２膜；図示せず）で覆い、裏面配線層（裏面再配線層）１２を形成する。
【００３２】
なお、ここでは、ＴＳＶ３を形成した後に表面配線層１１を形成しているが、これに限られるものではなく、例えば、表面配線層を形成した後にＴＳＶを形成するようにしても良い。
ところで、ここでは、ビアミドルプロセスでエアギャップ５を形成する場合を例に挙げて説明しているが、これに限られるものではなく、例えば、以下に説明するように、ビアラストプロセスでエアギャップ５を形成することもできる。
【００３３】
まず、上述のビアミドルプロセスでエアギャップ５を形成する場合と同様に、図９（Ａ）に示すように、ウエハ（シリコンウエハ）１Ｘ上に素子分離領域（ＳＴＩ）７を形成し、トランジスタ（ＣＭＯＳ）６を形成し、絶縁膜８（ここでは酸化膜；具体的にはＳｉＯ２膜）で覆う。
次に、上述のビアミドルプロセスでエアギャップ５を形成する場合と同様に、図９（Ｂ）に示すように、フォトリソグラフィ法によって、応力緩和領域５を構成する溝５Ｘ（応力緩和溝；エアギャップ用微細溝；エアギャップ溝；微細孔）を形成する。
【００３４】
次に、上述のビアミドルプロセスでエアギャップ５を形成する場合と同様に、図９（Ｃ）に示すように、絶縁膜８としてのＳｉＯ２膜上に、例えばＯ３−ＴＥＯＳを用いたＣＶＤ法によって、ＳｉＯ２膜９を成膜する。このようにしてＳｉＯ２膜９を成膜することで、上述のようにして形成された溝５Ｘが封止される。これにより、内部が空隙になっている溝５Ｘが形成される。このようにして形成された、内部が空隙になっている溝５Ｘが応力緩和領域５としてのエアギャップとなる。
【００３５】
次に、図９（Ｄ）に示すように、表面上に多層配線層１１（表面配線層；表面再配線層）を形成する。
次に、図９（Ｅ）に示すように、例えばグラインダーによって、バックグラインドして、ウエハ１Ｘの裏面を研削してウエハ１Ｘを薄化する。なお、必要に応じて、ウエハサポートシステムを用いれば良い。
【００３６】
次に、図９（Ｆ）に示すように、例えばＯ３−ＴＥＯＳを用いたＣＶＤ法によって、ハードマスクとしてのＳｉＯ２膜１３を約１μｍ堆積した後、例えばフォトリソグラフィ法（写真食刻法）によって、貫通電極用（ＴＳＶ用）の孔１０を形成する。例えば、ＢＯＳＣＨ法を用いれば良い。
次に、図９（Ｇ）に示すように、ＴＳＶ用のライナー絶縁膜１１（ここでは酸化膜；具体的にはＳｉＯ２膜）を、例えばＯ３−ＴＥＯＳを用いたＣＶＤ法で約５００ｎｍ堆積後、全面をエッチングすることによって、ＴＳＶ用の孔１０の底に堆積したライナー絶縁膜１１を除去して開口する。
【００３７】
次に、図９（Ｈ）に示すように、シードＣｕ層（図示せず）を例えばスパッタリングによって堆積した後、めっきによって、ＴＳＶ用の孔１０の中にＣｕ３Ｘを充填する。
次に、図９（Ｉ）に示すように、例えばＣＭＰによってＴＳＶ３となる部分以外の余分なＣｕ３Ｘを除去する。これにより、ＴＳＶ用の孔１０の中に、シードＣｕ層（図示せず）及びＣｕめっき層３Ｘによって、ＴＳＶ３が形成される。
【００３８】
そして、図９（Ｊ）に示すように、裏面配線層（裏面再配線層）１２を形成する。
なお、上述の実施形態では、応力緩和領域５を構成する溝５Ｘを、トランジスタ６が形成されている基板１（ウエハ１Ｘ）の表面側から形成する場合を例に挙げて説明しているが、これに限られるものではなく、例えば、トランジスタ６が形成されていない基板１（ウエハ１Ｘ）の裏面側から形成しても良い。この場合、図１０（Ａ）〜図１０（Ｃ）に示すように、応力緩和領域５は、基板１の裏面側から基板１を貫通するように設けることになる。また、この場合、上述の半導体装置の製造方法において、ウエハ１Ｘの裏面側からウエハ１Ｘを薄化した後、ウエハ１Ｘの裏面側からウエハ１Ｘを貫通するように応力緩和領域５を構成する溝５Ｘを形成し、絶縁膜９で封止して、内部が空隙になっている溝５Ｘを形成して、これを応力緩和領域５としてのエアギャップとすれば良い。
【００３９】
なお、本発明は、上述した実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以下、上述の実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
半導体基板上に設けられ、複数の能動素子を含む能動領域と、
前記半導体基板を貫通する複数の貫通電極を含む貫通電極領域と、
前記能動領域の中の最も貫通電極領域の側に位置する貫通電極領域側能動素子と前記貫通電極領域とを仕切るように設けられた応力緩和領域とを備えることを特徴とする半導体装置。
【００４０】
（付記２）
前記能動領域は、前記貫通電極領域の内側に位置し、
前記応力緩和領域は、前記能動領域の外周に沿って設けられていることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記応力緩和領域は、前記能動領域の外周に沿って連続的に設けられていることを特徴とする、付記２に記載の半導体装置。
【００４１】
（付記４）
前記応力緩和領域は、前記能動領域の外周に沿って間欠的に設けられていることを特徴とする、付記２に記載の半導体装置。
（付記５）
前記応力緩和領域は、前記能動領域の最外周に位置する素子分離領域に接していることを特徴とする、付記２〜４のいずれか１項に記載の半導体装置。
【００４２】
（付記６）
前記応力緩和領域は、前記能動領域の最外周に位置する素子分離領域に代えて設けられていることを特徴とする、付記２〜４のいずれか１項に記載の半導体装置。
（付記７）
前記能動領域は、前記貫通電極領域の外側に位置し、
前記応力緩和領域は、前記能動領域の内周に沿って設けられていることを特徴とする、付記１に記載の半導体装置。
【００４３】
（付記８）
前記応力緩和領域は、前記能動領域の内周に沿って連続的に設けられていることを特徴とする、付記７に記載の半導体装置。
（付記９）
前記応力緩和領域は、前記能動領域の内周に沿って間欠的に設けられていることを特徴とする、付記７に記載の半導体装置。
【００４４】
（付記１０）
前記応力緩和領域は、前記能動領域の最内周に位置する素子分離領域に接していることを特徴とする、付記７〜９のいずれか１項に記載の半導体装置。
（付記１１）
前記応力緩和領域は、前記能動領域の最内周に位置する素子分離領域に代えて設けられていることを特徴とする、付記７〜９のいずれか１項に記載の半導体装置。
【００４５】
（付記１２）
前記応力緩和領域は、前記複数の貫通電極を囲うように設けられていることを特徴とする、付記１に記載の半導体装置。
（付記１３）
前記能動領域は、前記複数の能動素子を分離する素子分離領域を含み、
前記応力緩和領域は、前記素子分離領域よりも深くなっていることを特徴とする、付記１〜１２のいずれか１項に記載の半導体装置。
【００４６】
（付記１４）
前記応力緩和領域は、内部が空隙になっている溝によって構成されることを特徴とする、付記１〜１３のいずれか１項に記載の半導体装置。
（付記１５）
前記応力緩和領域は、内部にシリコンよりも密度の小さい絶縁材料が充填されている溝によって構成されることを特徴とする、付記１〜１３のいずれか１項に記載の半導体装置。
【００４７】
（付記１６）
前記応力緩和領域は、内部にシリコンよりもヤング率の小さい絶縁材料が充填されている溝によって構成されることを特徴とする、付記１〜１３のいずれか１項に記載の半導体装置。
（付記１７）
前記応力緩和領域は、前記半導体基板を貫通するように設けられていることを特徴とする、付記１〜１６のいずれか１項に記載の半導体装置。
【符号の説明】
【００４８】
１  半導体基板（シリコン基板）
１Ｘ  ウエハ（シリコンウエハ；シリコン基板）
２  能動領域（トランジスタ領域）
３  貫通電極（ＴＳＶ）
３Ｘ  Ｃｕ（Ｃｕめっき層）
４  貫通電極領域（ＴＳＶ領域）
５  応力緩和領域（エアギャップ）
５Ｘ  溝
６  能動素子（貫通電極領域側能動素子；トランジスタ）
７  素子分離領域（ＳＴＩ）
８  絶縁膜（酸化膜；ＳｉＯ２膜）
９  ＳｉＯ２膜
１０  貫通電極用（ＴＳＶ用）の孔
１１  ＴＳＶ用のライナー絶縁膜（酸化膜；ＳｉＯ２膜）
１２  裏面配線層（裏面再配線層）
５０  エアギャップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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