(57)【要約】      （修正有）【課題】特性の安定した半導体装置及び表示装置を提供する。【解決手段】半導体装置１１０は、半導体層10と、ゲート電極13と、ゲート絶縁膜14と、ソース電極11と、ドレイン電極12と、を備える。半導体層は、ソース領域10aと、ドレイン領域10bと、ソース領域とドレイン領域との間に設けられたゲート領域10cと、を含み、ＳｉｘＧｅ１−ｘ（ｘ≦０．２５）を含む非晶質である。ゲート絶縁膜は、ゲート電極とゲート領域との間に設けられる。ソース電極は、ソース領域と電気的に接続される。ドレイン電極は、ドレイン領域と電気的に接続される。【選択図】図１
2016115841.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられたゲート領域と、を含み、ＳｉｘＧｅ１−ｘ（ｘ≦０．２５）を含む非晶質の半導体層と、
ゲート電極と、
前記ゲート電極と前記ゲート領域との間に設けられたゲート絶縁膜と、
前記ソース領域と電気的に接続されたソース電極と、
前記ドレイン領域と電気的に接続されたドレイン電極と、
を備えた半導体装置。
【請求項２】
前記半導体層のラマンスペクトルにおいて、５００ｃｍ−１以上５４０ｃｍ−１以下の範囲の波数における散乱強度の平均値は、２８０ｃｍ−１以上３２０ｃｍ−１以下の範囲の波数における散乱強度の平均値よりも小さい請求項１記載の半導体装置。
【請求項３】
前記半導体層のラマンスペクトルにおいて、５２０ｃｍ−１の波数における散乱強度は、３００ｃｍ−１の波数における散乱強度よりも低い請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層のラマンスペクトルにおいて、３７０ｃｍ−１以上４３０ｃｍ−１以下の範囲の波数における散乱強度の平均値は、２７０ｃｍ−１以上３３０ｃｍ−１以下の範囲の波数における散乱強度の平均値よりも小さい請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体層の融点は、非晶質シリコンの融点よりも高い請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記ｘは、０．０３≦ｘ≦０．２０である請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記半導体層の厚さは、５ｎｍ以上１００ｎｍ以下である請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
請求項１〜７のいずれか１つに記載の半導体装置を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及び表示装置に関する。
【背景技術】
【０００２】
表示装置などには、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）などの半導体装置が用いられる。このような半導体装置に対して、しきい値などの変動の少ない、安定した特性が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５５３７８１９号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、特性の安定した半導体装置及び表示装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、半導体層と、ゲート電極と、ゲート絶縁膜と、ソース電極と、ドレイン電極と、を備えた半導体装置が提供される。前記半導体層は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられたゲート領域と、を含み、ＳｉｘＧｅ１−ｘ（ｘ≦０．２５）を含む非晶質である。前記ゲート絶縁膜は、前記ゲート電極と前記ゲート領域との間に設けられる。前記ソース電極は、前記ソース領域と電気的に接続される。前記ドレイン電極は、前記ドレイン領域と電気的に接続される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を示す模式的断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図３】図３（ａ）〜図３(ｅ)は、第１の実施形態に係る半導体装置の製造工程順を示す模式的断面図である。
【図４】実施形態に係る半導体層の特性を例示するグラフ図である。
【図５】実施形態に係る半導体層の特性を示すグラフ図である。
【図６】参考例の半導体層の特性を示すグラフ図である。
【図７】参考例の半導体層の特性を示すグラフ図である。
【図８】半導体層の特性を示すグラフ図である。
【図９】図９（ａ）及び図９（ｂ）は、第２の実施形態に係る表示装置の要部を例示する模式図である。
【図１０】第２の実施形態に係る表示装置の等価回路を例示する回路図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施形態）  
図１は、第１の実施形態に係る半導体装置を例示する模式的断面図である。  
実施形態に係る半導体装置１１０は、例えば、薄膜トランジスタである。  
半導体装置１１０は、半導体層１０と、ソース電極１１と、ドレイン電極１２と、ゲート電極１３と、ゲート絶縁膜１４と、を有する。
【０００９】
さらに、この例では、半導体装置１１０は、絶縁層１５と、コンタクト層１６と、基板２０と、バリア層２２と、を有する。これらは、必要に応じて設けられ、省略可能である。
【００１０】
以下の説明において、ゲート電極１３から半導体層１０へ向かう方向をＺ軸方向とする。Ｚ軸方向に対して垂直な方向をＸ軸方向とする。Ｘ軸方向に対して垂直で、Ｚ軸方向に対して垂直な方向をＹ軸方向とする。
【００１１】
基板２０には、例えば、石英が用いられる。基板２０の材料として、半導体材料、ガラスなどの無機材料、または、ポリイミドなどの樹脂材料、を用いてもよい。
【００１２】
バリア層２２は、基板２０の上に設けられる。バリア層２２には、シリコン酸化膜、シリコン窒化膜、またはシリコン酸窒化膜などが用いられる。バリア層２２は、基板２０側からの水分や不純物などの透過を抑制し、半導体層１０などを保護する。
【００１３】
ゲート電極１３は、バリア層２２の上に設けられる。ゲート電極１３には、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、ＭｏＷ、及びＭｏＴａなどの高融点金属を用いることができる。
【００１４】
ゲート絶縁膜１４は、ゲート電極１３の上に設けられる。この例では、ゲート絶縁膜１４は、ゲート電極１３の上面、ゲート電極１３の側面、及び、バリア層２２の上面、を覆う。ゲート絶縁膜１４には、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、及び、シリコン酸窒化膜（ＳｉＯＮ）の少なくともいずれかを用いることができる。または、ＡｌＯｘ膜、ＴａＯｘ膜、ＨｆＯｘ膜、ＴｉＯｘ膜などのＨｉｇｈ−ｋ（高誘電率）膜の少なくともいずれかを積層させて、積層構造のゲート絶縁膜１４としてもよい。
【００１５】
半導体層１０は、ゲート絶縁膜１４の上に設けられる。半導体層１０は、ソース領域１０ａと、ドレイン領域１０ｂと、ゲート領域１０ｃ（チャネル領域）と、を含む。ゲート領域１０ｃは、ソース領域１０ａと、ドレイン領域１０ｂと、の間に設けられている。ゲート絶縁膜１４の少なくとも一部は、ゲート電極１３とゲート領域１０ｃとの間に位置する。
【００１６】
半導体層１０は、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）とを含む非晶質（アモルファス）の半導体層である。例えば、半導体層１０として、アモルファスＳｉを主体とし、Ｇｅが添加されたアモルファスＳｉ１−ｘＧｅｘ膜を用いることができる。半導体層１０中のゲルマニウムの濃度（ｘ）は、２５原子パーセント（ａｔ％）以下であり、好ましくは３ａｔ％以上２５ａｔ％以下、さらに好ましくは５ａｔ％以上２０ａｔ％以下である。すなわち、ｘ≦０．２５であり、好ましくは０．０３≦ｘ≦０．２５、さらに好ましくは０．０５≦ｘ≦０．２である。半導体層１０に用いられる非晶質の半導体の融点は、非晶質シリコンの融点よりも高く、例えば、８００℃以上である。なお、Ｇｅの代わりにその他のIII族またはIV族の元素を含んでいてもよい。半導体層１０の厚さ（例えばゲート領域１０ｃのＺ軸方向における長さ）は、例えば、５ナノメートル（ｎｍ）以上１００ｎｍ以下である。
【００１７】
なお、本願明細書において、「非晶質」の状態は、周期的な結晶構造を有していない状態、または、周期性を有しているとしても粒径が０．５ｎｍに満たない状態である。
【００１８】
絶縁層１５は、半導体層１０の上に設けられる。絶縁層１５には、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のいずれかを用いることができる。絶縁層１５は、チャネル保護層である。
【００１９】
コンタクト層１６は、ソース電極１１と半導体層１０（ソース領域１０ａ）との間、及び、ドレイン電極１２と半導体層１０（ドレイン領域１０ｂ）との間、に設けられている。コンタクト層１６には、リン（Ｐ）や砒素（Ａｓ）など不純物を含んだシリコン層を用いることができる。なお、この例では、コンタクト層１６は、ソース電極１１と絶縁層１５との間、及び、ドレイン電極１２と絶縁層１５との間、にも設けられている。
【００２０】
ソース電極１１は、コンタクト層１６の一部の上に設けられる。ソース電極１１は、コンタクト層１６を介して、ソース領域１０ａと電気的に接続されている。
【００２１】
ドレイン電極１２は、コンタクト層１６の別の一部の上に設けられ、ソース電極１１と離間している。ドレイン電極１２は、コンタクト層１６を介して、ドレイン領域１０ｂと電気的に接続されている。
【００２２】
ソース電極１１及びドレイン電極１２には、例えば、Ｍｏ、Ｔｉ、Ａｌ、ＩＴＯ、ＩＺＯ、ＴｉＮ、及び、ＴａＮなどが用いられる。ソース電極１１及びドレイン電極１２は、これらの材料の積層膜でもよい。
【００２３】
なお、半導体装置１１０の耐久性を向上するために、図１に示した構造の全体を覆うようパッシベーション膜を形成してもよい。
【００２４】
次に、半導体装置１１０の製造方法について説明する。  
図２は、第１の実施形態に係る半導体装置の製造方法を例示するフローチャートである。
【００２５】
図２に表したように、実施形態に係る半導体装置の製造方法は、ゲート電極１３を形成する工程（ステップＳ１１０）と、ゲート絶縁膜１４を形成する工程（ステップＳ１２０）と、半導体層１０を形成する工程（ステップＳ１３０）と、絶縁層１５を形成する工程（ステップＳ１４０）と、ソース電極１１及びドレイン電極１２を形成する工程（ステップＳ１５０）と、を含む。
【００２６】
図３（ａ）〜図３(ｅ)は、第１の実施形態に係る半導体装置の製造工程順を例示する模式的断面図である。  
図３（ａ）に示すように、半導体装置１１０の製造においては、まず、基板２０の上にバリア層２２を形成する。その後、バリア層２２の上にゲート電極１３となる導電膜を形成した後、パターニングする。これにより、ゲート電極１３を形成する（ステップＳ１１０）。
【００２７】
図３（ｂ）に示すように、ゲート電極１３の上に、ゲート絶縁膜１４を形成する（ステップＳ１２０）。ゲート絶縁膜１４の形成には、例えば、プラズマＣＶＤ（Plasma-enhanced Chemical Vapor Deposition：ＰＥＣＶＤ）法を用いることができる。
【００２８】
その後、図３（ｃ）に示すように、半導体層１０となるアモルファス半導体膜を形成する。このアモルファス半導体膜の形成には、蒸着法が用いられる。
【００２９】
その後、アモルファス半導体膜をパターニングして、半導体層１０が形成される（ステップＳ１３０）。
【００３０】
図３（ｄ）に示すように、半導体層１０の上に、絶縁層１５となるＳｉＯｘ膜を形成する。その後、パターニングを行って絶縁層１５を形成する（ステップＳ１４０）。ＳｉＯｘ膜の形成には、ＰＥＣＶＤ法が用いられる。ＰＥＣＶＤ法における成膜雰囲気には、例えば、シランと一酸化二窒素との混合雰囲気が用いられる。絶縁層１５の形成には、例えば、オルトケイ酸テトラエチル（Tetraethyl orthosilicate：ＴＥＯＳ）などを用いてもよい。
【００３１】
その後、アモルファス半導体膜の熱処理を行う。熱処理は、クリーンオーブン、石英炉または真空アニールチャンバにて行われる。熱処理の温度は、１００℃以上８００℃以下である。熱処理時の雰囲気は、窒素雰囲気または真空雰囲気である。なお、実施形態において、アモルファス半導体膜は、熱処理を施した後においても、多結晶や微結晶のような結晶質ではなく、非晶質である。そして、必要に応じて、コンタクト層１６となるシリコン膜１６ｆを形成する。
【００３２】
図３（ｅ）に示したように、ソース電極１１及びドレイン電極１２を形成する（ステップＳ１５０）。  
ソース電極１１及びドレイン電極１２の形成においては、まず、シリコン膜１６ｆの上にソース電極１１及びドレイン電極１２となる導電膜を形成する。導電膜の形成には、例えば、マグネトロンスパッタリング法などを用いることができる。そして、導電膜及びシリコン膜１６ｆをパターニングする。これにより、ソース電極１１及びドレイン電極１２が形成される。
【００３３】
なお、パターニングには、フォトリソグラフィー、ウェットエッチング、及び、反応性イオンエッチングなど公知の方法を用いることができる。
【００３４】
その後、必要に応じて熱処理やパッシベーション膜の形成を行い、半導体装置１１０が完成する。
【００３５】
図４は、実施形態に係る半導体層の特性を例示するグラフ図である。  
図４は、前述の半導体層１０について説明した方法と同様にして形成したＳｉ１−ｘＧｅｘ膜におけるＸ線回折（X-ray Diffraction：ＸＲＤ）の強度を例示している。図４の横軸は、回折角度２θ（°）を表し、図４の縦軸は、回折Ｘ線強度（ｃｐｓ）を表す。ここで、Ｓｉ１−ｘＧｅｘ膜中のＧｅの濃度は、１４ａｔ％である。また、熱処理の温度は、８００℃とした。
【００３６】
図４は、熱処理後におけるＳｉ１−ｘＧｅｘ膜のＸ線回折強度Ｄａと、熱処理前におけるＳｉ１−ｘＧｅｘ膜のＸ線回折強度Ｄｂと、を例示している。図４に表したように、熱処理前において、Ｘ線回折強度に、多結晶Ｓｉや微結晶Ｓｉに起因したピークが観測されない。熱処理後においても、熱処理前と比較して、Ｘ線回折強度の鋭いピークは生じていない。すなわち、実施形態に係る半導体層１０は、多結晶や微結晶のような結晶質ではなく、非晶質である。
【００３７】
図５は、実施形態に係る半導体層の特性を例示するグラフ図である。  
図６及び図７は、参考例の半導体層の特性を例示するグラフ図である。  
図５〜図７は、Ｓｉ１−ｘＧｅｘ膜のラマンスペクトルを例示しており、図５〜図７の横軸はラマンシフトｄＬ（ｃｍ−１）（波数）を表し、図５〜図７の縦軸は、ラマン散乱の散乱強度Ｉｎｔ（arbitrary unit）を表す。
【００３８】
ラマンスペクトルの測定には、レーザ顕微ラマン分光分析が用いられる。レーザには、励起波長が５１４ｎｍ程度のＡｒレーザが用いられる。
【００３９】
図５は、前述の半導体層１０について説明した方法と同様の方法で形成したＳｉ１−ｘＧｅｘ膜におけるラマンスペクトルを例示している。ただし、ここでＳｉＧｅ膜中のＧｅの濃度は、実施形態と同様に２５ａｔ％以下であり、１４ａｔ％とされている。
【００４０】
図６も、前述の半導体層１０について説明した方法と同様の方法で形成したＳｉ１−ｘＧｅｘ膜におけるラマンスペクトルを例示している。ただし、Ｓｉ１−ｘＧｅｘ膜は、Ｇｅを含まない。すなわち、図６のＳｉ１−ｘＧｅｘ膜は、ｘ＝０のＳｉ膜である。図６のＳｉ膜は、Ｇｅを含まない点において、図５のＳｉ１−ｘＧｅｘ膜と異なる。
【００４１】
図７のＳｉ１−ｘＧｅｘ膜中のＧｅの濃度は、２７ａｔ％であり、実施形態に比べて高い。これ以外については、図７のＳｉ１−ｘＧｅｘ膜は、半導体層１０についての説明と同様の方法で形成されている。
【００４２】
図５〜図７のそれぞれは、Ｓｉ１−ｘＧｅｘ膜を形成した直後（as-deposited）に測定したラマンスペクトルと、熱処理を施した後のラマンスペクトルと、を示す。ここでは、一例として、熱処理の温度が６００℃である場合(Ｔａ＝６００℃)と、熱処理の温度が８００℃である場合（Ｔａ＝８００℃）である場合を示す。
【００４３】
例えば、Ｓｉ結晶（多結晶Ｓｉ、微結晶Ｓｉ）を含む半導体層では、５２０ｃｍ−１付近にピークが観測される。また、ＳｉＧｅ結晶を含む半導体層では、４００ｃｍ−１付近にピークが観測される。
【００４４】
図５〜図７に示したＳｉ１−ｘＧｅｘ膜は、初めにアモルファスの膜として形成される。このため、Ｓｉ１−ｘＧｅｘ膜を形成した直後（as-deposited）のラマンスペクトルでは、Ｓｉ結晶及びＳｉＧｅ結晶などに起因したラマンピークが観測されない。
【００４５】
さらに、図５に表した実施形態に係るＳｉＧｅ膜では、６００℃〜８００℃という比較的高い温度で熱処理を行った後においても、Ｓｉ結晶及びＳｉＧｅ結晶などに起因したラマンピークが観測されない。例えば、ラマンシフトが５２０ｃｍ−１における散乱強度は、ラマンシフトが３００ｃｍ−１における散乱強度よりも低い。また、例えば、ラマンシフトが４００ｃｍ−１における散乱強度は、ラマンシフトが３００ｃｍ−１における散乱強度よりも低い。本実施形態に係る半導体層１０は、前述の熱処理を行った後においても、実質的に多結晶Ｓｉなどを含まない、アモルファスＳｉＧｅ膜である。
【００４６】
また、図５の熱処理後のラマンスペクトルにおいて、１００ｃｍ−１から５００ｃｍ−１の範囲に、アモルファスシリコンの縦光学フォノン（ＬＯ）、横光学フォノン（ＴＯ）及び横音響フォノン（ＴＡ）に起因したピークが観測される。例えば、ラマンシフトが５００ｃｍ−１以上５４０ｃｍ−１以下の範囲における散乱強度の平均値は、ラマンシフトが２８０ｃｍ−１以上３２０ｃｍ−１以上における散乱強度の平均値よりも小さい。また、例えば、ラマンシフトが３７０ｃｍ−１以上４３０ｃｍ−１以下の範囲における散乱強度の平均値は、ラマンシフトが２７０ｃｍ−１以上３３０ｃｍ−１以上における散乱強度の平均値よりも小さい。
【００４７】
このように、前述の形成方法においてＧｅ濃度を独特の範囲とすることで、上記のような、熱力学的にアモルファスとして安定した半導体層が得られる。
【００４８】
図６の参考例に係るＳｉ膜においても、膜を形成した直後では、Ｓｉ膜はアモルファスである。このため、図６に表したように、Ｓｉ結晶及びＳｉＧｅ結晶などに起因したラマンピークが観測されない。一方、８００℃の熱処理の後においては、多結晶Ｓｉに起因した５２０ｃｍ−１付近のピークが観測される。８００℃の熱処理によって、アモルファスから多結晶への結晶化が促進されたと考えられる。
【００４９】
図７の参考例に係るＳｉ１−ｘＧｅｘ膜においても、膜を形成した直後では、Ｓｉ１−ｘＧｅｘ膜はアモルファスである。このため、図７に表したように、Ｓｉ結晶及びＳｉＧｅ結晶などに起因したラマンピークが観測されない。一方、８００℃の熱処理の後においては、多結晶Ｓｉに起因した５２０ｃｍ−１付近のピークが観測される。８００℃の熱処理によって、アモルファスから多結晶への結晶化が促進されたと考えられる。
【００５０】
このように、Ｇｅを含まないアモルファスＳｉ膜の場合、又は、Ｇｅ濃度が２５ａｔ％より高いアモルファスＳｉＧｅ膜の場合、においては、比較的低い温度で結晶化が生じる。すなわち、これらの参考例に係る半導体層（Ｓｉ膜、ＳｉＧｅ膜）は、実施形態に係る半導体層１０に比べて、熱力学的に安定していない。
【００５１】
図８は、図５〜図７と同様のＳｉＧｅ膜におけるラマンスペクトルを例示している。図８においては、ＳｉＧｅ膜中のＧｅ濃度ｘが変化している。すなわち、図８は、ｘ＝０、ｘ＝０．０３、ｘ＝０．１４、及び、ｘ＝０．２７の場合のラマンスペクトルを示す。これらのＳｉＧｅ膜の熱処理の温度は、８００℃である。
【００５２】
図８に表したように、ｘ＝０の場合及びｘ＝０．２７の場合には、多結晶Ｓｉに起因したピークが観測される。一方、ｘ＝０．０３及びｘ＝０．１４の場合には、Ｓｉ結晶及びＳｉＧｅ結晶などに起因したラマンピークは観測されない。ｘ＝０．０３及びｘ＝０．１４の場合には、熱力学的にアモルファスとして安定した半導体層が得られると考えられる。
【００５３】
例えば、Ｇｅは、Ｓｉに比べて融点が低い。このため、アモルファスＳｉの結晶化を促進する目的で、アモルファスＳｉにＧｅをドープする方法が知られている。前述の図７の例においては、Ｇｅ濃度が２５ａｔ％よりも高いことで、アモルファスＳｉの結晶化が促進されると考えられる。
【００５４】
これに対して、発明者の検討によれば、前述の形成方法においてＧｅの濃度を独特の範囲とすることで、アモルファスＳｉＧｅ膜の融点は、Ｇｅを含まないアモルファスＳｉ膜の融点よりも、高くなることがわかった。
【００５５】
例えば、アモルファスＳｉ中において、１つのＳｉ原子は、４つの最近接のＳｉ原子と結合している。一方、Ｇｅ濃度が２５ａｔ％以下のＳｉＧｅ膜では、周囲の４つのＳｉ原子と結合したＳｉ原子と、周囲の４つのＳｉ原子のうち１つがＧｅに置換されたＳｉ原子と、が混在している。このような混在状態において、アモルファスＳｉＧｅ膜は、アモルファスとして熱力学的に安定した膜となると推測される。このため、アモルファスＳｉＧｅ膜の融点が高くなると考えられる。
【００５６】
実施形態においては、Ｇｅ濃度を２５ａｔ％以下、好ましくは３ａｔ％以上２０ａｔ％以下、とすることで、融点が高く、アモルファスとして安定したＳｉＧｅ膜を得ることができる。Ｇｅの濃度が低すぎる場合、融点はＳｉの融点に近く、アモルファス膜は熱力学的に安定しにくい。この場合、アニール時に多結晶が生じやすくなる。また、Ｇｅの濃度が高すぎる場合、アモルファスＳｉＧｅ膜中では、Ｇｅ原子とＳｉ原子との結合や、Ｇｅ原子同士の結合、が多い。この場合も、アモルファスＳｉＧｅ膜は、熱力学的に安定した膜とはならず、融点は低くなり、アニール時に多結晶が生じやすくなる。
【００５７】
例えば、図６及び図７に表わしたような参考例において、アニール時に結晶化が生じると、アニール時の温度分布に依存して、結晶粒径のばらつきが生じてしまう場合がある。このため、結晶粒径のばらつきに起因して半導体装置の特性（しきい値など）にばらつきが生じてしまう場合がある。これに対して、図５に表わしたような実施形態においては、８００℃の熱処理の後においても、多結晶への結晶化が生じない。このため、結晶粒径のばらつきなどに起因した半導体装置の特性のばらつきを抑制することができる。
【００５８】
以上説明したように、実施形態に係る半導体層１０として、熱力学的に安定したアモルファス膜を用いる。これにより、半導体層１０の膜質を変動しにくくすることができる。例えば、アモルファス膜には、経時的に欠陥が生じる場合があるが、実施形態によれば、欠陥の増加を抑制することができる。このため、半導体層１０の膜質の変動によって生じる、しきい値などの特性の変動を抑制することができ、特性の安定した半導体装置を得ることができる。  
また、実施形態においては、比較的高い温度のアニールを行っても、アモルファスＳｉＧｅ膜を、アモルファスのままとすることができる。比較的高い温度でアニールを行うことにより、半導体層中の欠陥を低減することができる。これにより、半導体層中の欠陥に起因した特性の変動を抑制することができる。なお、この場合には、基板に用いられる材料の熱耐性などを考慮してアニールの条件を設定することが好ましい。
【００５９】
なお、実施形態に係る半導体装置として、ボトムゲート型の半導体装置１１０について説明したが、半導体装置は、トップゲート型であってもよい。
【００６０】
（第２の実施形態）  
本実施形態は、第１の実施形態に係る半導体装置を用いた表示装置に関する。以下、一例として、図９に例示した表示装置について説明する。
【００６１】
図９（ａ）及び図９（ｂ）は、第２の実施形態に係る表示装置の要部を例示する模式図である。  
図９（ａ）は、第２の実施形態に係る表示装置２１０の１つの画素を例示する模式的平面図である。  
図９（ｂ）は、図９（ａ）のＡ−Ａ’線断面図である。なお、図９（ｂ）は、図９（ａ）よりも拡大して図示されている。
【００６２】
表示装置２１０は、マトリクス状に配置された半導体装置１１０を含み、図９（ａ）は、そのうちの１つの要素の部分を例示している。  
表示装置２１０は、半導体装置１１０のゲート電極１３に接続された走査線３１と、半導体装置１１０のソース電極１１に接続された信号線３２と、半導体装置１１０のドレイン電極１２に接続された画素電極３３と、画素電極３３に与えられる電気信号によって光学特性が変化する光学素子（例えば、液晶層）と、を含む。表示装置２１０は、走査線３１に対して平行に設けられた補助容量線３４と、補助容量電極３５と、をさらに含む。
【００６３】
なお、液晶層は、画素電極３３と対向して設けられた対向電極と、画素電極３３との間に設けられる。  
また、上記において、ソース電極１１とドレイン電極１２とを互いに入れ替えてもよい。なお、上記において、光学素子は、液晶層に限らず、例えば有機ＥＬ層のように電気信号によって発光するものでもよい。すなわち、光学素子は、電気信号によって、光学特性が変化する、及び、発光する、の少なくともいずれかを行う。
【００６４】
図１０は、第２の実施形態に係る表示装置の等価回路を例示する回路図である。  
図１０に表したように、本実施形態に係る表示装置２１０の１つの要素においては、光学素子４０（液晶層４１）は、画素電極３３と対向電極３６とに挟まれた電気的負荷である。光学素子４０は、補助容量電極３５によって形成される補助容量Ｃｓと並列に接続される。これらは、半導体装置１１０を介して、信号線３２と接続される。
【００６５】
走査線３１によってゲート電極１３に信号が与えられる。これにより、半導体装置１１０の状態は、順次、オン状態とオフ状態との間で切り替えられる。これにより、所望の電荷が液晶層４１に書き込まれ、表示装置２１０は、表示を行う。
【００６６】
実施形態によれば、特性の安定した半導体装置及び表示装置が提供できる。
【００６７】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。「電気的に接続」には、直接接触して接続される場合の他に、他の導電性部材などを介して接続される場合も含む。
【００６８】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、半導体層、ゲート電極、ゲート絶縁膜、ソース電極、及び、ドレイン電極、などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００６９】
その他、本発明の実施の形態として上述した半導体装置及び表示装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及び表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００７０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１０…半導体層、  １０ａ…ソース領域、  １０ｂ…ドレイン領域、  １０ｃ…ゲート領域、  １１…ソース電極、  １２…ドレイン電極、  １３…ゲート電極、  １４…ゲート絶縁膜、  １５…絶縁層、  １６…コンタクト層、  １６ｆ…シリコン膜、  ２０…基板、  ２２…バリア層、  ３１…走査線、  ３２…信号線、  ３３…画素電極、  ３４…補助容量線、  ３５…補助容量電極、  ３６…対向電極、  ４０…光学素子、  ４１…液晶層、  １１０…半導体装置、  ２１０…表示装置、  Ｃｓ…補助容量、  Ｉｎｔ…散乱強度、  Ｓ１１０〜Ｓ１５０…ステップ、  ｄＬ…ラマンシフト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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