(57)【要約】【課題】内部要因によるデューティ比のずれを相殺する。【解決手段】内部クロック信号ＬＣＬＫ１が入力され、内部クロック信号ＬＣＬＫを出力するクロックツリー１１４と、内部クロック信号ＬＣＬＫのデューティ比と所定のデューティ比（５０％）との差を検出することによってオフセット信号ＯＦを生成するオフセット検出回路１８０と、内部クロック信号ＬＣＬＫ１のデューティ比をオフセット信号ＯＦに基づいてオフセットさせることにより、内部クロック信号ＬＣＬＫ２を生成するデューティオフセット回路１６１とを備える。オフセット検出回路１８０及びデューティオフセット回路１６１は、同一の半導体チップ上に集積されている。本発明によれば、内部要因によるデューティ比のずれを半導体装置の内部で自動的に相殺することができる。【選択図】図２
2016012204.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号が伝搬するクロックツリーと、
前記クロックツリーに入力される前記クロック信号のデューティ比を検出することによって第１のデューティ検知信号を生成する第１のデューティ検知回路と、
前記クロックツリーから出力される前記クロック信号のデューティ比を検出することによって第２のデューティ検知信号を生成する第２のデューティ検知回路と、
前記第１及び第２のデューティ検知信号に基づいて前記クロック信号のデューティ比を調整するデューティ補正回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１のデューティ補正回路に入力される前記クロック信号のデューティ比をオフセットさせる第１のデューティオフセット回路をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のデューティオフセット回路は、前記第２のデューティ検知信号に基づいて前記クロック信号のデューティ比をオフセットさせることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のデューティ補正回路に入力される前記クロック信号のデューティ比をオフセットさせる第２のデューティオフセット回路をさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２のデューティオフセット回路は、前記第２のデューティ検知信号が所定値を示すよう前記クロック信号のデューティ比をオフセットさせることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のデューティオフセット回路には、前記第２のデューティオフセット回路によるオフセット量が反映されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記デューティ補正回路と前記クロックツリーとの間に挿入され、前記クロック信号を遅延させるディレイラインをさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
第１のクロック信号が入力され、第２のクロック信号を出力するクロックツリーと、
前記第２のクロック信号のデューティ比と所定のデューティ比との差を検出することによってオフセット信号を生成するオフセット検出回路と、
前記第１のクロック信号のデューティ比を前記オフセット信号に基づいてオフセットさせることにより、第３のクロック信号を生成する第１のデューティオフセット回路と、を備え、
前記オフセット検出回路及び前記第１のデューティオフセット回路が同一の半導体チップ上に集積されていることを特徴とする半導体装置。
【請求項９】
前記第３のクロック信号のデューティ比を検出することによって第１のデューティ検知信号を生成する第１のデューティ検知回路と、
前記第１のデューティ検知信号に基づいて前記第１のクロック信号のデューティ比を調整するデューティ補正回路と、をさらに備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記オフセット検出回路は、前記第２のクロック信号のデューティ比を検出することによって第２のデューティ検知信号を生成する第２のデューティ検知回路と、前記第２のクロック信号のデューティ比を前記第２のデューティ検知信号に基づいてオフセットさせる第２のデューティオフセット回路と、を含むことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記オフセット検出回路は、前記第２のクロック信号のデューティ比が前記所定のデューティ比に達した場合における前記第２のデューティ検知信号を前記オフセット信号として出力することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記デューティ補正回路と前記クロックツリーとの間に挿入され、前記第１のクロック信号を遅延させるディレイラインをさらに備えることを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、内部クロック信号のデューティ比を調整するデューティ補正回路を備えた半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、ＤＤＲ（Double Data Rate）型と呼ばれるタイプが主流である。ＤＤＲ型のＤＲＡＭは、内部クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に同期してデータを入出力することから、内部クロック信号のデューティ比を正確に５０％に維持する必要があり、このためにデューティ補正回路が用いられることが多い（特許文献１参照）。
【０００３】
ここで、内部クロック信号のデューティ比が５０％から外れてしまう要因としては、外部要因と内部要因が存在する。外部要因とは外部クロック信号に起因するものであり、外部クロック信号のデューティ比がそもそも５０％から外れている場合に生じる。これに対し、内部要因とは半導体装置内の伝送パスに起因する要因であり、内部クロック信号が伝送パスを通過するうちに、デューティ比のずれが拡大する現象である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１０４３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
内部要因によるデューティ比のずれを低減するためには、出力バッファにより近い部分で内部クロック信号のデューティ比をモニタすることが有効である。しかしながら、この場合には、デューティ補正のためのフィードバックループのループ長が長くなってしまうことから、固有遅延時間が増大してしまう。また、モニタによって得られた制御信号をデューティ補正回路に供給するための信号パスが長くなるため、特に制御信号がアナログ値である場合、特性変動が生じやすいという問題もあった。
【０００６】
このような問題を解決するための方法として、内部クロック信号のデューティ比をクロックツリーの入力部においてモニタするとともに、内部クロック信号がクロックツリーを伝搬することにより生じるデューティ比のずれをデューティオフセット回路により相殺する方法が考えられる。
【０００７】
しかしながら、従来は、デューティ比のずれを外部のテスタによって検出する必要があることから、高い検出精度を得ることが困難であった。また、テスタによる検出及びデューティオフセット回路へのプログラミングに時間がかかるため、製造コストを増大させる要因となっていた。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、クロック信号が伝搬するクロックツリーと、前記クロックツリーに入力される前記クロック信号のデューティ比を検出することによって第１のデューティ検知信号を生成する第１のデューティ検知回路と、前記クロックツリーから出力される前記クロック信号のデューティ比を検出することによって第２のデューティ検知信号を生成する第２のデューティ検知回路と、前記第１及び第２のデューティ検知信号に基づいて前記クロック信号のデューティ比を調整するデューティ補正回路と、を備えることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、第１のクロック信号が入力され、第２のクロック信号を出力するクロックツリーと、前記第２のクロック信号のデューティ比と所定のデューティ比との差を検出することによってオフセット信号を生成するオフセット検出回路と、前記第１のクロック信号のデューティ比を前記オフセット信号に基づいてオフセットさせることにより、第３のクロック信号を生成する第１のデューティオフセット回路と、を備え、前記オフセット検出回路及び前記第１のデューティオフセット回路が同一の半導体チップ上に集積されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、内部要因によるデューティ比のずれを半導体装置の内部で自動的に相殺することができる。このため、外部のテスタを用いた場合と比べて高精度にデューティ比を調整することができるとともに、製造コストを低減することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】ＤＬＬ回路１００の構成を示すブロック図である。
【図３】デューティオフセット回路１６１の回路図である。
【図４】ＤＬＬ回路１００によるデューティ補正動作を説明するためのフローチャートである。
【図５】内部クロック信号ＰＣＬＫ０，ＬＣＬＫ１，ＬＣＬＫのデューティ比の一例を示す波形図であり、デューティオフセット回路１６１によるオフセット量がゼロである場合を示している。
【図６】内部クロック信号ＬＣＬＫ，ＬＣＬＫ３のデューティ比の一例を示す波形図である。
【図７】内部クロック信号ＬＣＬＫ１と内部クロック信号ＬＣＬＫ２との関係を説明するための波形図である。
【図８】内部クロック信号ＰＣＬＫ０，ＬＣＬＫ１，ＬＣＬＫのデューティ比の一例を示す波形図であり、デューティオフセット回路１６１がオフセット信号ＯＦに基づいてオフセット動作を行っている場合を示している。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１４】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１５】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、外部端子２１〜２４を介してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ、外部クロック信号ＣＫ，ＣＫＢなどが供給される。外部クロック信号ＣＫ，ＣＫＢは、互いに相補の信号である。アクセス制御回路２０は、これらの信号に基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４、アンプ回路１５及びデータ入出力回路３０を制御する。
【００１６】
具体的には、コマンド信号ＣＭＤがアクティブコマンドを示している場合、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１７】
一方、コマンド信号ＣＭＤがリードコマンド又はライトコマンドを示している場合、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路３０を介してデータ端子３１から外部に出力される。また、ライト動作時においては、データ端子３１及びデータ入出力回路３０を介して外部から供給されたライトデータＤＱが、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１８】
図１に示すように、アクセス制御回路２０にはＤＬＬ回路１００が含まれている。ＤＬＬ回路１００は、外部クロック信号ＣＫ，ＣＫＢを受け、これに基づいて位相制御された内部クロック信号ＬＣＬＫを生成する回路である。ＤＬＬ回路１００には、内部クロック信号ＬＣＬＫを遅延させるディレイライン（ＤＬ）１１０と、内部クロック信号ＬＣＬＫのデューティ比を５０％に調整するデューティ補正回路（ＤＣＣ）１５０が含まれている。ＤＬＬ回路１００の詳細については後述する。内部クロック信号ＬＣＬＫは、データ入出力回路３０に含まれる出力回路３０ａに供給される。これにより、リードデータＤＱ及びデータストローブ信号ＤＱＳは、内部クロック信号ＬＣＬＫに同期してデータ端子３１及びデータストローブ端子３２からそれぞれ出力される。
【００１９】
これら各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電源は、図１に示す電源回路４０によって生成される。電源回路４０は、電源端子４１，４２を介してそれぞれ供給される外部電位ＶＤＤ及び接地電位ＶＳＳを受け、これらに基づいて内部電位ＶＰＰ，ＶＰＥＲＩ，ＶＡＲＹなどを生成する。内部電位ＶＰＰは外部電位ＶＤＤを昇圧することによって生成され、内部電位ＶＰＥＲＩ，ＶＡＲＹは外部電位ＶＤＤを降圧することによって生成される。
【００２０】
内部電位ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電圧である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電位ＶＰＥＲＩは、アクセス制御回路２０などの大部分の周辺回路の動作電圧として用いられる。これら周辺回路の動作電圧として外部電位ＶＤＤよりも電位の低い内部電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。
【００２１】
図２は、ＤＬＬ回路１００の構成を示すブロック図である。
【００２２】
図２に示すＤＬＬ回路１００は、内部クロック信号ＰＣＬＫ１を遅延させることによって内部クロック信号ＬＣＬＫ１を生成するディレイライン１１０を備えている。内部クロック信号ＰＣＬＫ１は、外部クロック信号ＣＫ，ＣＫＢを受けるクロックレシーバ２５から出力される内部クロック信号ＰＣＬＫ０がデューティ補正回路１５０を通過した信号である。ディレイライン１１０は、遅延量の調整ピッチが粗いコースディレイライン（ＣＤＬ）１１１と遅延量の調整ピッチが細かいファインディレイライン（ＦＤＬ）１１２が直列接続された構成を有している。ディレイライン１１０から出力される内部クロック信号ＬＣＬＫ１は、バッファ１１３及びクロックツリー１１４を介して出力回路３０ａに供給され、上述の通り、リードデータＤＱやデータストローブ信号ＤＱＳの出力タイミングを規定するタイミング信号として用いられる。
【００２３】
内部クロック信号ＬＣＬＫ１は、レプリカ回路１２０にも供給される。レプリカ回路１２０は、バッファ１１３、クロックツリー１１４及び出力回路３０ａからなる回路群と実質的に同じ遅延時間を有する回路であり、内部クロック信号ＬＣＬＫ１を受けてレプリカクロック信号ＲＣＬＫを出力する。ここで、出力回路３０ａは内部クロック信号ＬＣＬＫに同期してリードデータＤＱやデータストローブ信号ＤＱＳを出力するものであることから、レプリカ回路１２０から出力されるレプリカクロック信号ＲＣＬＫは、リードデータＤＱやデータストローブ信号ＤＱＳと正確に同期する。ＤＲＡＭにおいては、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期している必要があり、両者の位相にずれが生じている場合にはこれを検出し、補正する必要がある。かかる検出は、位相判定回路１３０によって行われ、判定の結果は位相判定信号ＰＤとして出力される。
【００２４】
位相判定信号ＰＤは、ディレイライン制御回路１４０に供給される。ディレイライン制御回路１４０は、位相判定信号ＰＤに基づいてディレイライン１１０の遅延量を制御する回路である。具体的には、内部クロック信号ＰＣＬＫ０よりもレプリカクロック信号ＲＣＬＫの位相が遅れていることを位相判定信号ＰＤが示している場合、ディレイライン制御回路１４０はディレイライン１１０の遅延量を減少させる。逆に、内部クロック信号ＰＣＬＫ０よりもレプリカクロック信号ＲＣＬＫの位相が進んでいることを位相判定信号ＰＤが示している場合、ディレイライン制御回路１４０はディレイライン１１０の遅延量を増大させる。このような動作により、レプリカクロック信号ＲＣＬＫの位相が内部クロック信号ＰＣＬＫ０と一致するよう、ディレイライン１１０の遅延量が調整される。レプリカクロック信号ＲＣＬＫの位相が内部クロック信号ＰＣＬＫ０と一致している場合、リードデータＤＱやデータストローブ信号ＤＱＳが外部クロック信号ＣＫ，ＣＫＢに対して正確に同期した状態が得られる。
【００２５】
図２に示すように、ＤＬＬ回路１００にはデューティ比を調整するデューティ補正回路１５０が含まれている。特に限定されるものではないが、本実施形態ではディレイライン１１０の前段にデューティ補正回路１５０が挿入されており、クロックレシーバ２５から出力される内部クロック信号ＰＣＬＫ０のデューティ比を調整することにより、内部クロック信号ＰＣＬＫ１を生成する。本発明においてデューティ補正回路１５０の挿入箇所はこれに限定されず、内部クロック信号の伝搬パスに挿入されている限り任意の場所、例えば、ディレイライン１１０の後段に挿入しても構わない。
【００２６】
本実施形態では、内部クロック信号ＬＣＬＫのデューティ比が２箇所で検出される。１箇所目はクロックツリー１１４に入力される前のポイントであり、２箇所目はクロックツリー１１４から出力された後のポイントである。図２においては、クロックツリー１１４に入力される内部クロック信号を「ＬＣＬＫ１」とし、クロックツリー１１４から出力される内部クロック信号を「ＬＣＬＫ」として区別している。
【００２７】
まず、クロックツリー１１４に入力される内部クロック信号ＬＣＬＫ１は、第１のデューティオフセット回路１６１に入力され、内部クロック信号ＬＣＬＫ２に変換される。デューティオフセット回路１６１は、内部クロック信号ＬＣＬＫ１のデューティ比をオフセット信号ＯＦに基づいてオフセットさせることによって内部クロック信号ＬＣＬＫ２を生成する回路であり、内部要因によるデューティ比のずれを相殺するために用いられる。そして、内部クロック信号ＬＣＬＫ２は、第１のデューティ検知回路（ＤＣＤ）１６２に供給される。
【００２８】
デューティ検知回路１６２は、内部クロック信号ＬＣＬＫ２のデューティ比を検出し、これに基づいてデューティ検知信号Ｄ１を生成する。デューティ検知信号Ｄ１は、ＤＣＣ制御回路１７０に供給される。ＤＣＣ制御回路１７０はデューティ検知信号Ｄ１を受け、これに基づいてデューティ制御信号Ｄ０を生成し、これをデューティ補正回路１５０に供給する。デューティ補正回路１５０は、デューティ検知信号Ｄ２に基づいて内部クロック信号ＰＣＬＫ０のデューティ比を変化させ、これを内部クロック信号ＰＣＬＫ１として出力する。
【００２９】
一方、クロックツリー１１４から出力された内部クロック信号ＬＣＬＫは、オフセット検出回路１８０に供給される。オフセット検出回路１８０は、第２のデューティオフセット回路１８１と第２のデューティ検知回路（ＤＣＤ）１８２を含んでおり、内部クロック信号ＬＣＬＫはデューティオフセット回路１８１を介してデューティ検知回路１８２に供給される。デューティオフセット回路１８１には、デューティ検知回路１８２によって生成されたデューティ検知信号Ｄ２がフィードバックされ、これによりデューティオフセット回路１８１から出力される内部クロック信号ＬＣＬＫ３のデューティ比が約５０％となるように調整される。
【００３０】
図３は、デューティオフセット回路１６１の回路図である。
【００３１】
図３に示すように、デューティオフセット回路１６１は、並列接続された４つのクロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８を備え、内部クロック信号ＬＣＬＫ１を受けて内部クロック信号ＬＣＬＫ２を生成する。これらクロックトインバータは互いに同じ回路構成を有しているため、ここでは代表してクロックトインバータＣＶ１の構成について説明する。クロックトインバータＣＶ１は、内部電位ＶＰＥＲＩが供給される電源配線ＶＬと接地電位ＶＳＳが供給される電源配線ＳＬとの間にこの順に直列接続されたＰチャンネル型ＭＯＳトランジスタＭＰ１１，ＭＰ１２と、Ｎチャンネル型ＭＯＳトランジスタＭＮ１２，ＭＮ１１によって構成されている。
【００３２】
トランジスタＭＰ１２，ＭＮ１２のゲート電極は共通接続され、内部クロック信号ＬＣＬＫ１Ａが供給される入力ノードｎ１を構成する。内部クロック信号ＬＣＬＫ１Ａとは、内部クロック信号ＬＣＬＫ１をインバータ回路ＩＮＶによって反転した信号である。トランジスタＭＰ１２，ＭＮ１２のドレインは共通接続され、内部クロック信号ＰＣＬＫ１が出力される出力ノードｎ２を構成する。
【００３３】
一方、トランジスタＭＰ１１のゲート電極にはオフセット信号ＯＦの一部である制御信号Ｐ１が供給される。これにより、制御信号Ｐ１がローレベルに活性化している場合、クロックトインバータＣＶ１は、入力ノードｎ１のレベルに基づいて出力ノードｎ２をプルアップすることが可能となる。逆に、制御信号Ｐ１がハイレベルに非活性化している場合、クロックトインバータＣＶ１は出力ノードｎ２をプルアップできない状態となる。このように、直列接続されたトランジスタＭＰ１１，ＭＰ１２は、制御信号Ｐ１によって選択的に活性化されるプルアップ回路ＵＰを構成する。
【００３４】
同様に、トランジスタＭＮ１１のゲート電極にはオフセット信号ＯＦの一部である制御信号Ｎ１が供給される。これにより、制御信号Ｎ１がハイレベルに活性化している場合、クロックトインバータＣＶ１は、入力ノードｎ１のレベルに基づいて出力ノードｎ２をプルダウンすることが可能となる。逆に、制御信号Ｎ１がローレベルに非活性化している場合、クロックトインバータＣＶ１は出力ノードｎ２をプルダウンできない状態となる。このように、直列接続されたトランジスタＭＮ１１，ＭＮ１２は、制御信号Ｎ１によって選択的に活性化されるプルダウン回路ＤＮを構成する。
【００３５】
このように、クロックトインバータＣＶ１は、プルアップ回路ＵＰとプルダウン回路ＤＮを互いに独立して制御することができる。この点、一般的なクロックトインバータと相違している。
【００３６】
他のクロックトインバータＣＶ２，ＣＶ４，ＣＶ８についても、それぞれ対応する制御信号が入力される他は、上述したクロックトインバータＣＶ１と同じ回路構成を有している。
【００３７】
ここで、クロックトインバータＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８の駆動能力には２のべき乗の重み付けがされている。具体的には、クロックトインバータＣＶ１の駆動能力を１ＤＣとすると、クロックトインバータＣＶ２，ＣＶ４，ＣＶ８の駆動能力は、それぞれ２ＤＣ，４ＤＣ，８ＤＣである。したがって、制御信号Ｐ１，Ｐ２，Ｐ４，Ｐ８に基づいてプルアップ能力を１６段階（０ＤＣ〜１５ＤＣ）に制御することができ、さらに、制御信号Ｎ１，Ｎ２，Ｎ４，Ｎ８に基づいてプルダウン能力を１６段階（０ＤＣ〜１５ＤＣ）に制御することができる。
【００３８】
第２のデューティオフセット回路１８１についても同様の回路構成を有しており、デューティ検知信号Ｄ２に基づいて内部クロック信号ＬＣＬＫ３のデューティ比を多段階にオフセットさせることができる。また、デューティ補正回路１５０についても、図３に示したデューティオフセット回路１６１と同様の回路構成を有しており、デューティ制御信号Ｄ０に基づいて内部クロック信号ＰＣＬＫ１のデューティ比を多段階に変化させることができる。
【００３９】
図４は、ＤＬＬ回路１００によるデューティ補正動作を説明するためのフローチャートである。
【００４０】
ＤＬＬ回路１００によるデューティ補正動作は、次のように行われる。まず、デューティオフセット回路１６１によるオフセット動作を行わない状態で、第１のデューティ検知回路１６２を用いて内部クロック信号ＬＣＬＫ２のデューティ比を検出することにより、デューティ検知信号Ｄ１を生成する（ステップＳ１）。この場合、デューティオフセット回路１６１によるオフセット動作が行われていないため、内部クロック信号ＬＣＬＫ２のデューティ比は、内部クロック信号ＬＣＬＫ１のデューティ比と等しい。これにより、デューティ補正回路１５０によるデューティ補正動作が行われ、内部クロック信号ＬＣＬＫ１のデューティ比は約５０％に調整される。
【００４１】
図５は、内部クロック信号ＰＣＬＫ０，ＬＣＬＫ１，ＬＣＬＫのデューティ比の一例を示す波形図であり、デューティオフセット回路１６１によるオフセット量がゼロである場合を示している。
【００４２】
図５に示す例では、内部クロック信号ＰＣＬＫ０のデューティ比が約３０％であるが、そのデューティ比がデューティ補正回路１５０によって補正され、内部クロック信号ＬＣＬＫ１のデューティ比が約５０％に調整されている。しかしながら、クロックツリー１１４を伝搬するにつれてデューティ比にずれが発生する。図５に示す例では、クロックツリー１１４から出力される内部クロック信号ＬＣＬＫのデューティ比が約６０％に変化している。つまり、本例では、クロックツリー１１４を伝搬するとクロック信号ＬＣＬＫのデューティ比が約１０％増加してしまう。
【００４３】
次に、オフセット検出回路１８０を活性化させることにより、デューティ検知信号Ｄ２を生成する（ステップＳ２）。具体的には、まずデューティオフセット回路１８１によるオフセット動作を行わない状態で、第２のデューティ検知回路１８２を用いて内部クロック信号ＬＣＬＫ３のデューティ比を検出する。その結果得られたデューティ検知信号Ｄ２は、デューティオフセット回路１８１にフィードバックされる。デューティオフセット回路１８１は、デューティ検知信号Ｄ２に基づいて内部クロック信号ＬＣＬＫのデューティ比をオフセットさせることにより、内部クロック信号ＬＣＬＫ３を生成する。
【００４４】
図６は、内部クロック信号ＬＣＬＫ，ＬＣＬＫ３のデューティ比の一例を示す波形図である。
【００４５】
図６に示す例では、内部クロック信号ＬＣＬＫのデューティ比が約６０％であり、これがデューティ検知回路１８２によって検出された結果、内部クロック信号ＬＣＬＫ３のデューティ比が約５０％に調整されている。つまり、初期状態においてはデューティオフセット回路１８１によるオフセット量はゼロであり、内部クロック信号ＬＣＬＫ３のデューティ比は、内部クロック信号ＬＣＬＫのデューティ比をそのまま反映したものとなる。デューティ検知回路１８２は、内部クロック信号ＬＣＬＫ３のデューティ比が５０％超であることに応答してデューティ検知信号Ｄ２を生成し、デューティオフセット回路１８１を制御することによって内部クロック信号ＬＣＬＫ３のデューティ比を低下させる。このような動作を繰り返すことにより、内部クロック信号ＬＣＬＫ３のデューティ比が約５０％に到達する。
【００４６】
そして、内部クロック信号ＬＣＬＫ３のデューティ比が約５０％に到達した時点におけるデューティ検知信号Ｄ２の値は、オフセット信号ＯＦに反映される。オフセット信号ＯＦの値は、デューティオフセット回路１８１によるオフセット量を相殺する値であり、したがって、本例では、デューティ比を約１０％増加させる値に相当する。このような値を持ったオフセット信号ＯＦは、デューティオフセット回路１６１に与えられる（ステップＳ３）。
【００４７】
図７は、内部クロック信号ＬＣＬＫ１と内部クロック信号ＬＣＬＫ２との関係を説明するための波形図である。
【００４８】
図７に示す例では、オフセット信号ＯＦがデューティ比を約１０％増加させる値であり、このため、内部クロック信号ＬＣＬＫ１のデューティ比が約５０％である場合、内部クロック信号ＬＣＬＫ２のデューティ比は約６０％にオフセットされる。この場合、デューティ検知回路１６２は、内部クロック信号ＬＣＬＫ２のデューティ比が５０％超であることに応答して、内部クロック信号ＬＣＬＫ１のデューティ比を低下させるよう、フィードバック制御を行う。
【００４９】
このような動作を繰り返すと、図７に示すように、内部クロック信号ＬＣＬＫ２のデューティ比は約５０％に制御される。この場合、内部クロック信号ＬＣＬＫ１のデューティ比は約４０％である。このように、デューティオフセット回路１６１によってオフセット動作を行うと、内部クロック信号ＬＣＬＫ１のデューティ比が５０％からオフセットした値に制御されることになる。
【００５０】
図８は、内部クロック信号ＰＣＬＫ０，ＬＣＬＫ１，ＬＣＬＫのデューティ比の一例を示す波形図であり、デューティオフセット回路１６１がオフセット信号ＯＦに基づいてオフセット動作を行っている場合を示している。
【００５１】
図８に示すように、デューティオフセット回路１６１がオフセット信号ＯＦに基づいてオフセット動作を行うと、上述の通り、約５０％のデューティ比を持った内部クロック信号ＬＣＬＫ１のデューティ比が約１０％減少し、約４０％に調整される。そして、デューティ比が約４０％である内部クロック信号ＬＣＬＫ１がクロックツリー１１４に入力されると、デューティ比が約１０％増加し、出力されるクロック信号ＬＣＬＫのデューティ比は約５０％となる。
【００５２】
このようにして、本実施形態では、クロックツリー１１４から出力されるクロック信号ＬＣＬＫのデューティ比を約５０％に調整することができる。そして、本実施形態では、クロックツリー１１４を伝搬することによるデューティ比のずれを半導体装置１０の内部で、つまり、当該半導体チップ内で検出及び補正を行っていることから、外部のテスタを用いたオフセット動作を行う必要がない。このため、より高精度なオフセット調整を行うことができるばかりでなく、製造コストを低減させることも可能となる。しかも、デューティオフセット回路１８１からデューティオフセット回路１６１に伝送されるオフセット信号ＯＦはデジタル信号であることから、伝送距離が長い場合であっても正しい値を容易に維持することができる。
【００５３】
尚、図４に示すデューティ補正動作は、半導体装置１０に対する電源投入時やリセット時に毎回実行しても構わないが、製造段階において１回だけ実行するだけでも構わない。内部要因によるデューティ比のずれはプロセスばらつきによるものが支配的であり、電源電圧変動やクロック周波数の違いによるずれよりも大きいため、製造段階において１回だけ実行するだけでも高い効果が得られるからである。尚、図４に示す動作を製造段階において１回だけ実行する場合、オフセット信号ＯＦの値をアンチヒューズ素子などの不揮発性記憶素子にプログラムしておく必要がある。これによれば、電源投入時やリセット時に毎回実行する場合に比べて起動時間が短くなるとともに、クロック信号ＬＣＬＫがクロックツリー１１４を伝搬することによる消費電流の増加も防止される。
【００５４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００５５】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      アンプ回路
２０      アクセス制御回路
２１〜２４    外部端子
２５      クロックレシーバ
３０      データ入出力回路
３０ａ    出力回路
３１      データ端子
３２      データストローブ端子
４０      電源回路
４１，４２    電源端子
１００    ＤＬＬ回路
１１０    ディレイライン
１１１    コースディレイライン
１１２    ファインディレイライン
１１３    バッファ
１１４    クロックツリー
１２０    レプリカ回路
１３０    位相判定回路
１４０    ディレイライン制御回路
１５０    デューティ補正回路
１６１    第１のデューティオフセット回路
１６２    第１のデューティ検知回路
１７０    ＤＣＣ制御回路
１８０    オフセット検出回路
１８１    第２のデューティオフセット回路
１８２    第２のデューティ検知回路
ＢＬ      ビット線
ＣＶ１，ＣＶ２，ＣＶ４，ＣＶ８    クロックトインバータ
ＤＮ      プルダウン回路
ＩＮＶ    インバータ回路
ＭＣ      メモリセル
ＭＮ１１，ＭＮ１２，ＭＰ１１，ＭＰ１２    トランジスタ
ｎ１      入力ノード
ｎ２      出力ノード
ＳＡ      センスアンプ
ＳＬ，ＶＬ    電源配線
ＵＰ      プルアップ回路
ＷＬ      ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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