(57)【要約】【課題】定められたゲート電圧のもとで、より強い電界をトンネル接合に印加可能で、低電圧動作で大きなドレイン電流を得ることが可能なトンネル電界効果トランジスタを提供すること。【解決手段】本発明のトンネル電界効果トランジスタは、ソース領域、前記ソース領域に隣接して配され、その境界面をトンネル接合面とするチャネル領域、及び前記チャネル領域に隣接して配されるドレイン領域で形成される半導体領域と、前記半導体領域上にゲート絶縁膜を介して配されるゲート電極とを有し、前記チャネル領域における前記トンネル接合面に対向する対向面に位置する第１のゲート電極配置位置と、前記対向面の端部から前記ソース領域に向けて屈曲させた前記チャネル領域における屈曲面に位置するとともに、前記第１のゲート電極配置位置を基準とした前記対向面の屈曲方向に位置する第２のゲート電極配置位置とのそれぞれの位置上に、前記ゲート電極が配される。【選択図】図１（ａ）
2016115686.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域、前記ソース領域に隣接して配され、その境界面を前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とするチャネル領域、及び前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体領域と、前記半導体領域上にゲート絶縁膜を介して配されるゲート電極とを、少なくとも有するトンネル電界効果トランジスタであって、
少なくとも、前記チャネル領域における前記トンネル接合面に対向する対向面に位置する第１のゲート電極配置位置と、前記対向面の端部から前記ソース領域に向けて屈曲させた前記チャネル領域における屈曲面に位置するとともに、前記第１のゲート電極配置位置を基準とした前記対向面の屈曲方向に位置する第２のゲート電極配置位置とのそれぞれの位置上に、前記ゲート電極が配されることを特徴とするトンネル電界効果トランジスタ。
【請求項２】
トンネル接合面−対向面間のチャネル領域の厚みが、１００ｎｍ以下である請求項１に記載のトンネル電界効果トランジスタ。
【請求項３】
半導体領域が、左右対称の構造を有し、第１のゲート電極配置位置との左右対称位置を第３のゲート電極配置位置とし、第２のゲート電極配置位置との左右対称位置を第４のゲート電極配置位置としたとき、少なくとも、これら第３のゲート電極配置位置と、第４のゲート電極配置位置とのそれぞれの位置上に、ゲート電極が配される請求項１から２のいずれかに記載のトンネル電界効果トランジスタ。
【請求項４】
第２のゲート電極配置位置−第４のゲート電極配置位置間の距離が５００ｎｍ以下である請求項３に記載のトンネル電界効果トランジスタ。
【請求項５】
第１のゲート電極配置位置上のゲート電極と、第２のゲート電極配置位置上のゲート電極とが、物理的に分離して配される請求項１から４のいずれかに記載のトンネル電界効果トランジスタ。
【請求項６】
第１のゲート電極配置上のゲート電極と、第２のゲート電極配置位置上のゲート電極が一体的に配される請求項１から４のいずれかに記載のトンネル電界効果トランジスタ。
【請求項７】
第３のゲート電極配置位置上のゲート電極と、第４のゲート電極配置位置上のゲート電極とが、物理的に分離して配される請求項３から６のいずれかに記載のトンネル電界効果トランジスタ。
【請求項８】
第３のゲート電極配置上のゲート電極と、第４のゲート電極配置位置上のゲート電極が一体的に配される請求項３から６のいずれかに記載のトンネル電界効果トランジスタ。
【請求項９】
半導体領域が、シリコン、ゲルマニウム及びこれらの合金のいずれかで形成される請求項１から８のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１０】
半導体領域が、単一の化合物半導体及び異なる化合物半導体のヘテロ接合のいずれかで形成される請求項１から８のいずれかに記載のトンネル電界効果トランジスタ。
【請求項１１】
半導体領域が、化合物半導体と、シリコン、ゲルマニウム及びこれらの合金のいずれかとのヘテロ接合で形成される請求項１から８のいずれかに記載のトンネル電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トンネル現象を利用したトンネル電界効果トランジスタに関する。
【背景技術】
【０００２】
近年、ＬＳＩの低消費電力化を目指した試みが盛んである。動作電圧の低減は、その試みの一つであるが、従来の回路で用いられているＭＯＳトランジスタでは、物理的な限界から大幅な低電圧化が困難である。
例えば、図１３に示すトランジスタの伝達特性に示すように、前記ＭＯＳトランジスタの伝達特性においては、オン電流の立ち上がりを６０ｍＶ／ｄｅｃａｄｅ以下とする急峻な立ち上がりを実現することができない。なお、図１３中、横軸は、ゲート電圧を示し、縦軸は、対数表示のドレイン電流を示す。
【０００３】
そこで、ＬＳＩの低消費電力化のため、従来のＭＯＳトランジスタとは異なる動作原理に基づく低電圧スイッチングデバイスの開発が待望されている。
半導体のバンド間トンネル現象を利用したトンネル電界効果トランジスタは、その一つであり、前記ＭＯＳトランジスタとは異なるトンネル効果という原理を用いているため、図１３に示すように、オン電流の立ち上がりを６０ｍＶ／ｄｅｃａｄｅ以下とする急峻な立ち上がりを得ることが可能であり、延いては、電源電圧の低減を効果的に実現することができる。
【０００４】
ここで、従来の前記トンネル電界効果トランジスタの概略構成を図１４を用いて説明する。このトンネル電界効果トランジスタ２００は、ソース領域２０２及びドレイン領域２０３が形成された半導体基板２０４上に、ゲート絶縁膜２０５とゲート電極２０６とをこの順に配して形成される。
ソース領域２０２及びドレイン領域２０３は、半導体基板２０４に対して、不純物物質を高濃度にイオン注入させた後、活性化アニールにより前記不純物物質を活性化させて急峻な不純物分布を形成して作製される。
このような構成からなるトンネル電界効果トランジスタ２００では、ゲート電極２０６からゲート電圧が印加されると、ソース領域中２０２の電子が半導体基板２０４のゲート絶縁膜２０５との界面近傍に形成される障壁を通過するようにトンネル現象が生じ（図１４中の矢印参照）、ドレイン電流を生じさせ、半導体基板２０４をチャネル領域とするトランジスタ構造を得ることができる（以上につき、例えば、非特許文献１参照）。
【０００５】
トンネル電界効果トランジスタでは、トンネル接合に印加された電界によりバンドを変調し、トンネル輸送を誘起する。そのため、より強い電界を印加することが重要である。印加する電界は、ゲート電極に印加される電圧に依存することから、低消費電力向けの低電圧向けトランジスタでは、より低い電圧での動作が望まれる。即ち、トランジスタの高性能化のためには強い電界として、大きなゲート電圧が必要であるが、低消費電力化のためには低い動作電圧が重要であるという矛盾した要求がある。
【０００６】
ある定められたゲート電圧のもとで、より強い電界を前記トンネル接合に印加する方法としては、ゲート絶縁膜の膜厚を薄膜化する方法が知られている（非特許文献２参照）。
現在用いられているゲート絶縁材料としては、その比誘電率が３.９から３０程度のものを使用しており、電気的な絶縁膜の膜厚（ＥＯＴ：ＳｉＯ２換算絶縁膜厚）を低下させることでチャネルに印加する電界を強化できる。
しかし、この手法では、絶縁膜厚を低下させると、ゲート絶縁膜を介した漏れ電流が増加する問題がある。
【０００７】
また、ある定められたゲート電圧のもとで、より強い電界を印加する別の方法としては、トランジスタのチャネルを平面型ではなく、３次元の立体構造とし、構造の端部でのチャネルの角となった部分で、印加する電圧を重畳させて強化する方法が知られている（非特許文献３参照）。
しかし、この手法では、電界が強化されるのが立体構造中のごく一部の場所に限られるという問題がある。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】W.Y.Choi,et.al.,ElectronDevice Letters 28 (2007) 743.
【非特許文献２】T. Mori et.al., ExtendedAbstracts of Solid State Devices and Materials (SSDM), 74 (2012).
【非特許文献３】Y. Lee et.al., J. Appl. Phys.109, 113712 (2011).
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、定められたゲート電圧のもとで、より強い電界をトンネル接合に印加可能で、低電圧動作で大きなドレイン電流を得ることが可能なトンネル電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞  ソース領域、前記ソース領域に隣接して配され、その境界面を前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とするチャネル領域、及び前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される半導体領域と、前記半導体領域上にゲート絶縁膜を介して配されるゲート電極とを、少なくとも有するトンネル電界効果トランジスタであって、少なくとも、前記チャネル領域における前記トンネル接合面に対向する対向面に位置する第１のゲート電極配置位置と、前記対向面の端部から前記ソース領域に向けて屈曲させた前記チャネル領域における屈曲面に位置するとともに、前記第１のゲート電極配置位置を基準とした前記対向面の屈曲方向に位置する第２のゲート電極配置位置とのそれぞれの位置上に、前記ゲート電極が配されることを特徴とするトンネル電界効果トランジスタ。
＜２＞  トンネル接合面−対向面間のチャネル領域の厚みが、１００ｎｍ以下である前記＜１＞に記載のトンネル電界効果トランジスタ。
＜３＞  半導体領域が、左右対称の構造を有し、第１のゲート電極配置位置との左右対称位置を第３のゲート電極配置位置とし、第２のゲート電極配置位置との左右対称位置を第４のゲート電極配置位置としたとき、少なくとも、これら第３のゲート電極配置位置と、第４のゲート電極配置位置とのそれぞれの位置上に、ゲート電極が配される前記＜１＞から＜２＞のいずれかに記載のトンネル電界効果トランジスタ。
＜４＞  第２のゲート電極配置位置−第４のゲート電極配置位置間の距離が５００ｎｍ以下である前記＜３＞に記載のトンネル電界効果トランジスタ。
＜５＞  第１のゲート電極配置位置上のゲート電極と、第２のゲート電極配置位置上のゲート電極とが、物理的に分離して配される前記＜１＞から＜４＞のいずれかに記載のトンネル電界効果トランジスタ。
＜６＞  第１のゲート電極配置上のゲート電極と、第２のゲート電極配置位置上のゲート電極が一体的に配される前記＜１＞から＜４＞のいずれかに記載のトンネル電界効果トランジスタ。
＜７＞  第３のゲート電極配置位置上のゲート電極と、第４のゲート電極配置位置上のゲート電極とが、物理的に分離して配される前記＜３＞から＜６＞のいずれかに記載のトンネル電界効果トランジスタ。
＜８＞  第３のゲート電極配置上のゲート電極と、第４のゲート電極配置位置上のゲート電極が一体的に配される前記＜３＞から＜６＞のいずれかに記載のトンネル電界効果トランジスタ。
＜９＞  半導体領域が、シリコン、ゲルマニウム及びこれらの合金のいずれかで形成される前記＜１＞から＜８＞のいずれかに記載のトンネル電界効果トランジスタ。
＜１０＞  半導体領域が、単一の化合物半導体及び異なる化合物半導体のヘテロ接合のいずれかで形成される前記＜１＞から＜８＞のいずれかに記載のトンネル電界効果トランジスタ。
＜１１＞  半導体領域が、化合物半導体と、シリコン、ゲルマニウム及びこれらの合金のいずれかとのヘテロ接合で形成される前記＜１＞から＜８＞のいずれかに記載のトンネル電界効果トランジスタ。
【発明の効果】
【００１１】
本発明によれば、従来技術における前記諸問題を解決することができ、定められたゲート電圧のもとで、より強い電界をトンネル接合に印加可能で、低電圧動作で大きなドレイン電流を得ることが可能なトンネル電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【００１２】
【図１（ａ）】第１の実施形態に係るトンネル電界効果トランジスタ１の断面構造を示す図である。
【図１（ｂ）】トンネル電界効果トランジスタ１を変形させた構成例を説明する斜視図である。
【図２】第２の実施形態に係るトンネル電界効果トランジスタ１０の断面構造を示す図である。
【図３】第３の実施形態に係るトンネル電界効果トランジスタ２０の断面構造を示す図である。
【図４】第４の実施形態に係るトンネル電界効果トランジスタ３０の断面構造を示す図である。
【図５】第５の実施形態に係るトンネル電界効果トランジスタ４０の断面構造を示す図である。
【図６】第６の実施形態に係るトンネル電界効果トランジスタ５０の断面構造を示す図である。
【図７】第７の実施形態に係るトンネル電界効果トランジスタ６０の斜視図を示す図である。
【図８（ａ）】実施例に係るトンネル電界効果トランジスタ１００の斜視図である。
【図８（ｂ）】実施例に係るトンネル電界効果トランジスタ１００の断面構造を示す図である。
【図９】実施例１及び比較例に係る各トンネル電界効果トランジスタのゲート電極に対して、ゲート電圧ＶＧ（Ｖ）を印加した際のドレイン電流ＩＤ（μＡ／μｍ）を測定した結果を示す図である。
【図１０】実施例１及び実施例２に係る各トンネル電界効果トランジスタのゲート電極に対して、ゲート電圧ＶＧ（Ｖ）を印加した際のドレイン電流ＩＤ（μＡ／μｍ）を測定した結果を示す図である。
【図１１】第１の実施形態に係るトンネル電界効果トランジスタ１で、ゲート電極に電圧を印加したときに生じるゲート電界の電界強度をシミュレートした結果を示す図である。
【図１２】第４の実施形態に係るトンネル電界効果トランジスタ３０で、ゲート電極に電圧を印加したときに生じるゲート電界の電界強度をシミュレートした結果を示す図である。
【図１３】トランジスタの伝達特性に示す図である。
【図１４】従来の前記トンネル電界効果トランジスタの概略構成を説明する断面図である。
【発明を実施するための形態】
【００１３】
（トンネル電界効果トランジスタ）
本発明のトンネル電界効果トランジスタは、半導体領域と、ゲート電極とを有する。
【００１４】
＜半導体領域＞
前記半導体領域は、ソース領域、前記ソース領域に隣接して配され、その境界面を前記ソース領域中のキャリアをトンネル通過させるトンネル接合面とするチャネル領域、及び前記チャネル領域に隣接して配され、前記チャネル領域から前記キャリアが輸送されるドレイン領域で形成される。
【００１５】
前記トンネル接合面は、ゲート電界によって前記チャネル領域の価電子帯、伝導帯のエネルギーレベルが急激に変化するように、前記ソース領域及び前記チャネル領域を形成することで得られる。より具体的には、前記ソース領域と前記チャネル領域の界面において、急峻な不純物物質の濃度差を付与すること、前記エネルギーレベル差が大きい材料のヘテロ接合を形成することなどにより、得ることができる。
【００１６】
このようなトンネル接合面を有する前記半導体領域の形成方法としては、特に制限はなく、例えば、前記半導体領域を形成する半導体材料に、異なる不純物物質をイオン注入して、前記ソース領域及び前記ドレイン領域を形成する方法が挙げられる。
前記半導体材料としては、特に制限はなく、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及びこれらの合金（ＳｉＧｅ）が挙げられ、こうした半導体材料で形成される公知の半導体基板を用いることができる。
【００１７】
また、前記イオン注入される前記不純物物質としては、前記ソース領域及び前記ドレイン領域において、キャリアを生じさせる材料であれば、特に制限はなく、例えば、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等が挙げられる。
また、前記イオン注入方法としては、特に制限はなく、公知のイオン注入方法により実施することができ、例えば、公知のイオン注入装置を用い、前記半導体材料の層に対して、二フッ化ホウ素（ＢＦ２）ガス、ホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガス等の原料ガス、固体Ｐ、固体Ａｓ等の原料固体をイオン源として、前記半導体材料の層に対して打ち込むことで実施することができる。
前記不純物物質のイオン注入濃度としては、例えば、１×１０１３／ｃｍ２〜５×１０１５／ｃｍ２程度である。
前記ソース領域及び前記ドレイン領域としては、前記イオン注入後、前記不純物物質を活性化アニールにより活性化させて形成される。
前記活性化アニールの方法としては、特に制限はなく、公知の活性化アニールと同様に実施することができ、例えば、ハロゲンランプを用いて光を照射し、加熱する方法が挙げられる。
この場合、前記半導体材料の層中、前記ソース領域及び前記ドレイン領域以外の部分が前記チャネル領域とされる。
【００１８】
また、前記チャネル領域としては、前記半導体材料の層上に、前記半導体材料と同じ半導体材料を堆積させ、前記半導体材料のエピタキシャル成長層として形成してもよい。
前記エピタキシャル成長層の形成方法としては、特に制限はないが、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法が好ましい。
この場合、前記活性化アニールの温度、時間条件を適宜調整することにより、前記ソース領域及び前記ドレイン領域から、前記不純物物質を前記半導体材料の層（前記ソース領域及び前記ドレイン領域以外の部分）中に拡散させて、前記不純物物質の濃度差を鈍化させたうえで、前記エピタキシャル成長層を前記チャネル領域とすることが好ましい。
また、前記ＣＶＤ法を実施する温度条件としては、前記エピタキシャル成長層を前記チャネル領域とする観点から、前記ソース領域及び前記ドレイン領域にイオン注入された前記不純物物質が、形成される前記エピタキシャル成長層中に拡散しない温度（不拡散温度）が好ましく、例えば、前記半導体材料がＳｉであり、前記不純物物質がＢの場合、前記不拡散温度は、８００℃以下の温度であり、前記不純物物質がＰの場合、前記不拡散温度は、８５０℃以下の温度である。
なお、前記エピタキシャル成長層としては、前記不純物物質を添加しなくともよいが、前記不純物物質を低濃度で添加させてもよい。この場合、前記エピタキシャル成長層の形成中に、前記不純物物質のガスを添加しつつ、前記ＣＶＤ法により、前記エピタキシャル成長層を形成させればよい。
【００１９】
また、前記半導体材料としては、Ｓｉ、Ｇｅ、ＳｉＧｅ合金以外に、化合物半導体材料である、ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＰ等を用いてもよい。
この場合、単一の化合物半導体で前記半導体領域を形成してもよく、複数の化合物半導体材料のヘテロ接合により、前記トンネル接合面を有する前記半導体領域を形成してもよい。
前者の場合、前記ソース領域、前記チャネル領域及び前記ドレイン領域を形成する方法としては、前記不純物物質をイオン注入して、前記ソース領域及び前記ドレイン領域を形成し、これ以外の領域を前記チャネル領域とする方法、前記化合物半導体の層に前記不純物物質をイオン注入して、前記ソース領域及び前記ドレイン領域を形成後、前記化合物半導体の層上に前記不純物物質を含まないか、又は、低濃度に含むエピタキシャル成長層を形成し、該エピタキシャル成長層を前記チャネル領域とする方法が挙げられる。なお、これらの場合、前記イオン注入の実施方法、前記不純物物質の種類、濃度、前記エピタキシャル成長層の形成方法としては、特に制限はなく、公知の内容から適宜選択することができる。
また、後者の場合、前記ソース領域、前記チャネル領域及び前記ドレイン領域を形成する方法としては、例えば、前記ソース領域をＩｎＰで形成し、前記ドレイン領域をＩｎＧａＡｓで形成し、前記チャネル領域をＩｎＡｓで形成して、エネルギーレベル差が大きいヘテロ接合とし、前記ソース領域及び前記チャネル領域のヘテロ接合面を前記トンネル接合面とする方法が挙げられる。
なお、前記ヘテロ接合としては、前記半導体材料と、前記化合物半導体材料とで、形成してもよい。
【００２０】
＜ゲート電極＞
前記ゲート電極は、前記半導体領域上にゲート絶縁膜を介して配され、特に、少なくとも、前記チャネル領域における前記トンネル接合面に対向する対向面に位置する第１のゲート電極配置位置と、前記対向面の端部から前記ソース領域に向けて屈曲させた前記チャネル領域における屈曲面に位置するとともに、前記第１のゲート電極配置位置を基準とした前記対向面の屈曲方向に位置する第２のゲート電極配置位置とのそれぞれの位置上に、配されることを特徴とする。
前記ゲート電極をこのような電極配置で配することにより、前記第１のゲート電極配置位置と、前記第２のゲート電極配置位置から加わるゲート電界により、電界強度が強化されるとともに、前記ゲート電界は、前記キャリアの輸送方向に平行な成分を含むことから、効率的なキャリア輸送に寄与する。
【００２１】
また、より効率的なキャリア輸送を実現する観点から、左右対称の構造を有する前記半導体領域に対し、前記第１のゲート電極配置位置との左右対称位置を前記第３のゲート電極配置位置とし、第２のゲート電極配置位置との左右対称位置を第４のゲート電極配置位置としたとき、少なくとも、これら第３のゲート電極配置位置と、第４のゲート電極配置位置とのそれぞれの位置上に、前記ゲート電極が配される構造が好ましい。
即ち、このような構造によれば、前記第１のゲート電極配置位置、前記第２のゲート電極配置位置上の前記ゲート電極によるゲート電界に加え、前記第３のゲート電極配置位置、前記第４のゲート電極配置位置上の前記ゲート電極によるゲート電界により、前記トンネル接合面に印加されるゲート電界の強度を強化することができる。また、前記第２のゲート電極配置位置−前記第４のゲート電極配置位置間の距離を狭間隔とすれば、前記２つのゲート電界が重畳的に作用し、より効率的なキャリア輸送を実現することができる。
【００２２】
前記ゲート絶縁膜の形成方法としては、特に制限はないが、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、ＣＶＤ法が好ましい。
前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等が挙げられる。
また、前記ゲート絶縁膜の厚みとしては、特に制限はなく、２ｎｍ〜８ｎｍ程度とすればよい。
また、前記ゲート絶縁膜の形状の成形方法としては、特に制限はなく、前記ＡＬＤ法により、形状を成形しながら、直接前記ゲート絶縁膜の形成材料を堆積させてもよく、また、前記スパッタリング法、前記ＣＶＤ法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記ゲート絶縁膜の形成材料を堆積させてもよい。
【００２３】
前記ゲート電極の形成方法としては、特に制限はないが、スパッタリング法、ＣＶＤ法が好ましい。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
また、前記ゲート電極の厚みとしては、特に制限はなく、１０ｎｍ〜１５０ｎｍ程度とすればよい。
また、前記ゲート電極の形状の成形方法としては、特に制限はなく、前記スパッタリング法、前記ＣＶＤ法を用いる場合、マスクを用いたリソグラフィ技術により、形状を成形しながら、前記ゲート電極の形成材料を堆積させてもよい。
【００２４】
なお、前記トンネル電界効果トランジスタとしては、本発明の効果を損なわない限り、前述の構造以外の構造を目的に応じて適宜選択して配してもよい。
【００２５】
以下では、図面を参照しつつ、前記トンネル電界効果トランジスタの実施形態をより具体的に例示して説明する。
【００２６】
＜第１の実施形態＞
図１（ａ）に、本発明の第１の実施形態に係るトンネル電界効果トランジスタ１の断面構造を示す。
このトンネル電界効果トランジスタ１の半導体領域は、ソース領域２と、ソース領域２に隣接して配され、その境界面をソース領域２中のキャリアをトンネル通過させるトンネル接合面Ｔとするチャネル領域４、及びチャネル領域４に隣接して配され、チャネル領域４からキャリアが輸送されるドレイン領域３で形成される。
ここで、チャネル領域４は、ソース領域２の側面に隣接し、トンネル接合面Ｔを構成する側面側の領域が上方に屈曲した全体略Ｌ字状の形状からなる。
【００２７】
ゲート電極６は、前記半導体領域上にゲート絶縁膜５を介して配される。
ここで、ゲート絶縁膜５及びゲート電極６は、チャネル領域４におけるトンネル接合面Ｔに対向する対向面に位置する第１のゲート電極配置位置Ａと、前記対向面の端部からソース領域２に向けて屈曲させたチャネル領域４における屈曲面に位置するとともに、第１のゲート電極配置位置Ａを基準とした前記対向面の屈曲方向に位置する第２のゲート電極配置位置Ｂとのそれぞれの位置上に配される。
また、ゲート絶縁膜５及ゲート電極６は、第１のゲート電極配置位置Ａ、第２のゲート電極配置位置Ｂを含み、物理的に一体の構造として、チャネル領域４の上方に向いたＬ字端側を被覆するように配される。
なお、第２のゲート電極配置位置Ｂとしては、少なくとも一部がトンネル接合面Ｔに接するように、チャネル領域４（及びソース領域２）の上面に配されることが好ましい。ただし、トンネル接合面Ｔにゲート電界が加わる構成であれば、必ずしも、トンネル接合面Ｔに接していなくともよく、図示の位置から第２のゲート電極配置位置Ｂをトンネル接合面Ｔから前記対向面側に移動したチャネル領域４の上面の位置としてもよい。
【００２８】
チャネル領域４におけるトンネル接合面Ｔ−前記対向面間の厚みとしては、特に制限はないが、前記対向面がトンネル接合面Ｔと離れすぎると、前記対向面の第１のゲート電極配置位置上に配されるゲート電極６により形成される電界がトンネル接合面Ｔに作用しないことがあるため、１００ｎｍ以下が好ましく、５０ｎｍ以下がより好ましい。なお、前記厚みの下限としては、１原子層でチャネル領域４を形成した場合の０．１ｎｍ程度である。
【００２９】
ここで、第１のゲート電極配置位置Ａ及び第２のゲート電極配置位置Ｂの各位置上に配されるゲート電極と、チャネル領域の屈曲方向について、図１（ｂ）を参照しつつ、より詳しく説明する。図１（ｂ）は、トンネル電界効果トランジスタ１を変形させた構成例を説明する斜視図である。
この構成例では、物理的に分離されたゲート電極６−１〜６−４の各配置例を挙げている。
ここで、ゲート電極６−１は、チャネル領域４のトンネル接合面Ｔに対向する対向面に位置する第１のゲート電極配置位置Ａ上に配されている。
また、ゲート電極６−２は、前記対向面の端部からソース領域２に向けて屈曲させたチャネル領域４における前記屈曲面に位置するとともに、第１のゲート電極配置位置Ａを基準とした前記対向面の屈曲方向Ｘに位置する。
また、ゲート電極６−３は、前記対向面の端部からソース領域２に向けて屈曲させたチャネル領域４における前記屈曲面に位置するとともに、第１のゲート電極配置位置Ａを基準とした前記対向面の屈曲方向Ｙに位置する。
チャネル領域４における前記屈曲面は、図１（ｂ）で示される、上方に向いたＬ字端側の面で例示されるように、図中、手前側の面と、上面と、奥側の面の３つが存在する。第２のゲート電極配置位置は、図１（ａ）に示すＢの位置以外でも、ゲート電極６−３に例示するように、第１のゲート電極配置位置Ａを基準とした前記対向面の屈曲方向（図１（ｂ）中のＹ方向）に存在すればよい。即ち、このようなゲート電極配置であれば、前記第１のゲート電極配置位置及び前記第２のゲート電極配置位置の各位置上に配される前記ゲート電極により、ゲート電界の強度が強化されるとともに、このゲート電界がトンネル接合面に直交するキャリアの輸送方向（図１（ａ）中の矢印方向）と平行な成分を含むことから、効率的なキャリア輸送を実現することが可能となる。
ただし、ゲート電極６−４は、チャネル領域４の前記屈曲面上に配されるものの、第１のゲート電極配置位置Ａを基準とした前記対向面の屈曲方向に存在しないため、前記第２のゲート電極配置位置から外れた配置となる。
したがって、効果的な位置に配されるゲート電極としては、第１のゲート電極配置位置Ａ上に配されるゲート電極６−１と、前記第２のゲート電極配置位置上に配されるゲート電極６−２、ゲート電極６−３が挙げられる。
なお、ゲート電極６−２と、ゲート電極６−３とは、いずれか一つ配すればよいが、二つとも配してもよい。
また、ゲート電極としては、少なくとも、前記第１のゲート電極配置位置及び前記第２のゲート電極配置位置の各位置上にあればよく、本発明のトンネル電界効果トランジスタでは、これらに加えて、前記各位置から外れる位置に配されるゲート電極（例えば、図１（ｂ）中のゲート電極６−４）を配置する構成を排除するものではない。
【００３０】
なお、ゲート電極６−２の配置例を参考として、前記対向面からソース領域２に向けて屈曲する前記屈曲面を説明すると、屈曲の角度θは、図１（ｂ）中、略直角であるが、ソース領域２の形成条件（エッチング成形条件等）によっては、直角でない場合も存在する。
この場合も、前記第１のゲート電極配置位置及び前記第２のゲート電極配置位置の条件を満たす限り、本発明に含まれる。
【００３１】
このような構成のトンネル電界効果トランジスタ１においては、第１のゲート電極配置位置及び第２のゲート電極配置位置Ｂ上に配されるゲート電極６が作り出す高強度のゲート電界により、効率的なキャリア輸送が可能であるため、定められたゲート電圧のもとで、より強い電界をトンネル接合に印加でき、低電圧動作で大きなドレイン電流を得ることができる。
【００３２】
＜第２の実施形態＞
図２に、本発明の第２の実施形態に係るトンネル電界効果トランジスタ１０の断面構造を示す。トンネル電界効果トランジスタ１０は、ソース領域１２、チャネル領域１４、ドレイン領域１３、ゲート絶縁膜１５及びゲート電極１６で構成される。
このトンネル電界効果トランジスタ１０では、第１の実施形態に係るトンネル電界効果トランジスタ１と、ソース領域及びチャネル領域の構成が異なる。
即ち、トンネル電界効果トランジスタ１０では、チャネル領域１４が平板状の形状とされ、ソース領域１２の上面上に、チャネル領域１４の下面の一部が接合した構成とされる。
この場合も、ゲート絶縁膜１５及びゲート電極１６は、チャネル領域１４におけるトンネル接合面Ｔに対向する対向面に位置する第１のゲート電極配置位置Ａと、前記対向面の端部からソース領域２に向けて屈曲させたチャネル領域１４における屈曲面に位置するとともに、第１のゲート電極配置位置Ａを基準とした前記対向面の屈曲方向に位置する第２のゲート電極配置位置Ｂとのそれぞれの位置上に配される。
また、これ以外の事項も、第１の実施形態に係るトンネル電界効果トランジスタ１と同様であるため、重複した説明を省略する。
【００３３】
＜第３の実施形態＞
図３に、本発明の第３の実施形態に係るトンネル電界効果トランジスタ２０の断面構造を示す。トンネル電界効果トランジスタ２０は、ソース領域２２、チャネル領域２４、ドレイン領域２３、ゲート絶縁膜２５，２５’及びゲート電極２６，２６’で構成される。
このトンネル電界効果トランジスタ２０は、第１の実施形態に係るトンネル電界効果トランジスタ１を左右対称（図中、上下対称）の構造で構成した例に係る。
この例では、第１の実施形態に係るトンネル電界効果トランジスタ１と異なり、第１のゲート電極配置位置Ａとの左右対称位置を第３のゲート電極配置位置Ａ’とし、第２のゲート電極配置位置Ｂとの左右対称位置を第４のゲート電極配置位置Ｂ’とし、これら第３のゲート電極配置位置及び第４のゲート電極配置位置の各位置上に、ゲート絶縁膜２５’とゲート電極２６’が配される。
【００３４】
このような構成によれば、第１のゲート電極配置位置Ａと第２のゲート電極配置位置Ｂの各位置上に配されるゲート電極２６と、第３のゲート電極配置位置Ａ’と第４のゲート電極配置位置Ｂ’の各位置上に配されるゲート電極２６’とが、それぞれ作り出すゲート電界により、キャリア輸送が可能となる。
また、第２のゲート電極配置位置Ｂ−第４のゲート電極配置位置Ｂ’間の距離（ここでは、チャネル領域２４の幅ＷＣＨに相当する）を狭間隔とすると、前記各ゲート電界が重畳してトンネル接合面Ｔに作用し、より効率的なキャリア輸送が可能となる。
このような第２のゲート電極配置位置Ｂ−第４のゲート電極配置位置Ｂ’間の距離としては、５００ｎｍ以下が好ましく、２００ｎｍ以下がより好ましく、１００ｎｍ以下が特に好ましい。前記距離の下限としては、１ｎｍ程度である。なお、図示しないが、図１（ｂ）に示すゲート電極６−２，６−３（第２のゲート電極配置位置上のゲート電極の例）から理解されるように、第２のゲート電極配置位置Ｂと、その左右対称位置に存在する第４のゲート電極配置位置Ｂ’との組み合わせとしては、チャネル領域の屈曲面に応じて複数存在する場合がある。この場合、複数存在する前記組み合わせの中で、両者間の距離が最も短い組み合わせにおいて、その距離を前記数値範囲内に調整する。
なお、これ以外の事項は、第１の実施形態に係るトンネル電界効果トランジスタ１と同様であるため、重複した説明を省略する。
【００３５】
＜第４の実施形態＞
図４に、本発明の第４の実施形態に係るトンネル電界効果トランジスタ３０の断面構造を示す。トンネル電界効果トランジスタ３０は、ソース領域３２、チャネル領域３４、図示しないドレイン領域、ゲート絶縁膜３５，３５’及びゲート電極３６，３６’で構成される。
このトンネル電界効果トランジスタ３０では、第３の実施形態に係るトンネル電界効果トランジスタ２０において、第２の実施形態に係るトンネル電界効果トランジスタ１０と同様に、チャネル領域３４が平板状の形状とされ、ソース領域３２の上面上に、チャネル領域３４の下面の一部が接合した構成とされ、前記ドレイン領域は、図４に図示されるチャネル領域３４を手前側として、図示されない奥側に配される。
なお、これ以外の事項は、第３の実施形態に係るトンネル電界効果トランジスタ２０と同様であるため、重複した説明を省略する。
【００３６】
＜第５の実施形態＞
図５に、本発明の第５の実施形態に係るトンネル電界効果トランジスタ４０の断面構造を示す。トンネル電界効果トランジスタ４０は、ソース領域４２、チャネル領域４４、ドレイン領域４３、ゲート絶縁膜４５ａ，４５ｂ及びゲート電極４６ａ，４６ｂで構成される。
この第５の実施形態に係るトンネル電界効果トランジスタ４０では、第１の実施形態に係るトンネル電界効果トランジスタ１において、第１のゲート電極配置位置Ａ及び第２のゲート電極配置位置Ｂ上を含む、チャネル領域４の前記対向面及び前記屈曲面に一体に配されるゲート絶縁膜５及びゲート電極６を、第１のゲート電極配置位置Ａと第２のゲート電極配置位置Ｂの各位置上で、物理的に分離させ、第１のゲート電極配置位置Ａ上にゲート絶縁膜４５ａ、ゲート電極４６ａを配し、第２のゲート電極配置位置Ｂ上にゲート絶縁膜４５ｂ、ゲート電極４６ｂを配した構成に係る。
【００３７】
このように、第１のゲート電極配置位置Ａ上のゲート電極と第２のゲート電極配置位置Ｂ上のゲート電極を、それぞれゲート電極４６ａ，４６ｂとして、物理的に分離して配する構成とすれば、ゲート電極４６ａ，４６ｂを独立して制御することができる。
ゲート電極４６ａ，４６ｂの制御方法としては、特に制限はなく、１つの電源から電圧制御回路を通じて、異なる電圧をゲート電極４６ａ，４６ｂに印加する方法、２つの電源から、直接、異なる電圧をゲート電極４６ａ，４６ｂに印加する方法が挙げられるが、いずれの方法においても、第１のゲート電極配置位置Ａと第２のゲート電極配置位置Ｂとのいずれか一方にゲート電極を配した構成よりも低い電源電圧で、十分なドレイン電流を得ることができ、省電力化に寄与する。
なお、これ以外の事項は、第１の実施形態に係るトンネル電界効果トランジスタ１と同様であるため、重複した説明を省略する。
【００３８】
＜第６の実施形態＞
図６に、本発明の第６の実施形態に係るトンネル電界効果トランジスタ５０の断面構造を示す。トンネル電界効果トランジスタ５０は、ソース領域５２、チャネル領域５４、ドレイン領域５３、ゲート絶縁膜５５ａ，５５ｂ，５５ａ’，５５ｂ’及びゲート電極５６ａ，５６ｂ，５６ａ’，５６ｂ’で構成される。
この第６の実施形態に係るトンネル電界効果トランジスタ５０では、第３の実施形態に係るトンネル電界効果トランジスタ２０において、第５の実施形態に係るトンネル電界効果トランジスタ４０と同様に、第１のゲート電極配置位置Ａ上のゲート電極及び第２のゲート電極配置位置Ｂ上のゲート電極、並びに、第３のゲート電極配置位置Ａ’上のゲート電極及び第４のゲート電極配置位置Ｂ’上のゲート電極を、それぞれゲート電極５６ａ，５６ｂ，５６ａ’，５６ｂ’として、物理的に分離して配する構成に係る。
これらゲート電極５６ａ，５６ｂ，５６ａ’，５６ｂ’は、相互に独立して制御することができ、その制御方法としては、特に制限はなく、１つの電源から電圧制御回路を通じて、異なる電圧をゲート電極５６ａ，５６ｂ，５６ａ’，５６ｂ’に印加する方法、複数の電源から、直接、異なる電圧をゲート電極５６ａ，５６ｂ，５６ａ’，５６ｂ’に印加する方法、及びこれらを組み合わせた方法が挙げられる。
なお、これ以外の事項は、第３の実施形態に係るトンネル電界効果トランジスタ２０及び第５の実施形態に係るトンネル電界効果トランジスタ４０と同様であるため、重複した説明を省略する。
【００３９】
＜第７の実施形態＞
図７に、本発明の第７の実施形態に係るトンネル電界効果トランジスタ６０の斜視図を示す。トンネル電界効果トランジスタ６０は、ソース領域６２、チャネル領域６４、ドレイン領域６３、ゲート絶縁膜６５ａ，６５ｂ及びゲート電極６６ａ，６６ｂで構成される。
この第７の実施形態に係るトンネル電界効果トランジスタ６０の半導体領域は、第３の実施形態に係るトンネル電界効果トランジスタ２０の半導体領域を円柱状の形状で構成した例に係る。
即ち、第７の実施形態に係るトンネル電界効果トランジスタ６０の半導体領域は、円柱状のソース領域６２と、該ソース領域６２上に円柱状のフランジ部とフランジ中心から前記円柱状のソース領域６２の高さ方向に突出したソース領域６２の直径よりも小径の円柱部とをこの順で配した断面視で全体略凸状のチャネル領域６４と、チャネル領域６４の前記円柱部上に配される円柱状のドレイン領域６３とで形成される。この場合、ソース領域６２とチャネル領域６４の前記円柱状のフランジ部の境界面がトンネル接合面Ｔとされる。
【００４０】
また、ゲート絶縁膜６５ａ及びゲート電極６６ａは、チャネル領域６４におけるトンネル接合面Ｔに対向する対向面に位置する第１のゲート電極配置位置Ａ上に配され、ゲート絶縁膜６５ｂ及びゲート電極６６ｂは、前記対向面の端部からソース領域６２に向けて屈曲させたチャネル領域６４における屈曲面に位置するとともに、第１のゲート電極配置位置Ａを基準とした前記対向面の屈曲方向に位置する第２のゲート電極配置位置Ｂ上に配される。
ただし、ゲート絶縁膜６５ａ，６５ｂ及びゲート電極６６ａ，６６ｂの配置は、この例に限られず、ゲート絶縁膜及びゲート電極は、以下のような変形例の構成にしたがって配置されていてもよい。
即ち、（１）前記フランジ部の前記対向面及び前記屈曲面上に配されるゲート絶縁膜６５ａ，６５ｂ及びゲート電極６６ａ，６６ｂに加え、これらのゲート電極の配置位置を基準（０°）として、前記対向面上の任意の位置（例えば、４５°、９０°、１３５°、１８０°離れた位置）に、前記対向面と前記屈曲面とで物理的に分離されたゲート電極の組み合わせを少なくとも１組以上、ゲート絶縁膜を介して配する構成としてもよい。
また、（２）物理的に分離されたゲート電極６６ａ，６６ｂを、少なくとも第１のゲート電極配置位置Ａ及び第２のゲート電極配置位置Ｂの各位置上を含むように、物理的に一体形成された１つのゲート電極をゲート絶縁膜を介して配する構成としてもよい。
また、（３）前記フランジ部の前記対向面の外周と相似する内側の円環位置上にゲート絶縁膜を介してゲート電極を周回させて配し、前記フランジ部の前記屈曲面の全周上にゲート絶縁膜を介してゲート電極を周回させて配する構成としてもよい。
また、（４）前記（３）の構成において、前記フランジ部の前記対向面の外周と相似する内周位置上に配されるゲート電極と、前記フランジ部の前記屈曲面の全周上に配されるゲート電極とを、ゲート絶縁膜を介して物理的に一体形成した構成としてもよい。
中でも、前記（４）の構成は、最も効率よくキャリア輸送が可能であり、特に好ましい。
【００４１】
なお、これ以外の事項は、第１の実施形態に係るトンネル電界効果トランジスタ１、第３の実施形態に係るトンネル電界トランジスタ２０、第５の実施形態に係るトンネル電界効果トランジスタ４０及び第６の実施形態に係るトンネル電界効果トランジスタ５０と同様であるため、重複した説明を省略する。
【００４２】
なお、前述の第１〜第７の実施形態に係る各トンネル電界効果トランジスタは、本発明の前記トンネル電界効果トランジスタを例示したものに係り、本発明の前記トンネル電界効果トランジスタとしては、これらの例に限定されず、更なる変形例を含む。また、第１〜第７の実施形態に係る各トンネル電界効果トランジスタは、公知のトンネル電界効果トランジスタに用いられる、各種構造を更に有していてもよい。
【実施例】
【００４３】
（実施例１）
図８（ａ）及び図８（ｂ）に示す構造で、実施例に係るトンネル電界効果トランジスタ１００を製造した。なお、図８（ａ）は、実施例に係るトンネル電界効果トランジスタ１００の斜視図を示し、図８（ｂ）は、図８（ａ）のＡ−Ａ’線における断面構造を示す図である。具体的には、以下のように製造した。また、図８（ａ），（ｂ）中のＩＴは、トンネル電流に基づくキャリアの輸送方向を示し、図８（ｂ）中ＥＰａｒａは、トンネル接合面における前記キャリアの輸送方向と平行な電界成分を示し、図８（ｂ）中のＥＯｒｔｈｏは、前記トンネル接合面における前記キャリアの輸送方向と直交する電界成分を示し、図８（ｂ）中のＥＳｙｎｔｈは、前記トンネル接合面における合成電界成分を示す。
【００４４】
先ず、厚み１４５ｎｍ二酸化ケイ素絶縁層（ＢＯＸ層）１０７上に、厚み８０ｎｍのシリコン層１０８が形成された、シリコン  オン  インシュレーター（ＳＯＩ）基板を用意した。
次いで、シリコン層１０８上にレジストを塗布して保護層を形成した。この保護層をリソグラフィ技術により加工して、シリコン層１０８層上に前記保護層が形成されていない領域と、前記保護層が形成された領域を形成した。
次いで、前記保護層をマスクとして、前記保護層が形成されていない領域のシリコン層１０８に不純物となる元素をイオン注入法により注入して、ソース領域１０２と、ドレイン領域１０３を形成した。
即ち、イオン注入装置（アルバック社製ＩＷ−６３０）を用い、前記保護層が形成されていない領域のシリコン層１０８に対し、その表面側から、ＡｓＨ３を７ｋｅｖの加速エネルギーで注入し、ｎ型不純物としてのＡｓを２×１０１３ｃｍ−２の不純物濃度で含むソース領域１０２を形成し、また、ＢＦ２を７ｋｅｖの加速エネルギーで注入し、ｐ型不純物としてのＢを２×１０１３ｃｍ−２の不純物濃度で含むドレイン領域１０３を形成した。このソース領域１０２にｎ型不純物を注入し、ドレイン領域１０３にｐ型不純物を注入する態様では、ｐ型トランジスタとして動作する。
その後、急速試料加熱装置（光洋サーモシステム社製ＲＬＡ−３１０８）を用い、ソース領域１０２及びドレイン領域１０３が形成された前記ＳＯＩ基板に対し、窒素雰囲気下、約１，０００℃で１秒間程度の活性化アニールを加え、前記ｐ型不純物及び前記ｎ型不純物を活性化させた。
次いで、前記ＳＯＩ基板の表面を洗浄し、前記保護層を含む不要物を除去した。
【００４５】
次に、ＣＶＤ装置（日立国際電気社製）を用い、原料ガスをＳｉ２Ｈ４とし、堆積温度を５００℃として、前記ＳＯＩ基板上に真性半導体材料としてのＳｉを堆積させ、チャネル領域１０４としてのエピタキシャル成長層を厚み（ＤＥＰＩ）約１０ｎｍで均一に形成した。このエピタキシャル成長層に対しては、ドーピングは行わず、前記ｐ型不純物及び前記ｎ型不純物が高濃度に注入されたソース領域１０２及びドレイン領域１０３との間で急峻な不純物密度の勾配が形成されるようにする。
【００４６】
次に、反応性イオンエッチング装置（日立製作所社製）を用い、Ａｒ／ＨＢｒ混合プラズマで１，５００ＷのＲＦパワーで１分間エッチングし、ソース領域１０２とチャネル領域１０４の積層面が露出するように形状加工した。ここで、チャネル領域１０４の幅、ＷＣＨは、１０μｍとなるように形状加工した。
次いで、ＡＬＤ装置（日立国際電気社製）を用い、堆積温度を２００℃として、ゲート絶縁膜形成材料としてのＨｆＯ２を堆積させ、前記ＨｆＯ２のゲート絶縁膜１０５を厚み５ｎｍで均一に形成した。
ここで、ゲート絶縁膜１０５は、チャネル領域１０４におけるトンネル接合面に対向する対向面に位置する第１のゲート電極配置位置と、前記対向面の端部からソース領域１０２に向けて屈曲させたチャネル領域１０４における屈曲面に位置するとともに、第１のゲート電極配置位置を基準とした前記対向面の屈曲方向に位置する第２のゲート電極配置位置とのそれぞれの位置を含み、更に、前記第１のゲート電極配置位置の左右対称位置における第３のゲート電極配置位置と、前記第２のゲート電極配置位置における左右対称位置の第４のゲート電極配置位置とのそれぞれの位置を含み、ソース領域１０２−チャネル領域１０４の積層面（前記屈曲面を含む面）、及びチャネル領域１０４の前記対向面上を被覆するように形成した（図８（ｂ）参照）。
【００４７】
次に、スパッタリング装置（アルバック社製Ｗ−２００）を用い、室温条件下でゲート絶縁膜１０５上に、該ゲート絶縁膜１０５の配置位置に合わせてゲート電極形成材料としてのＴｉＮを堆積させ、ＴｉＮのゲート電極１０６を厚み３０ｎｍで均一に形成した。
次いで、ゲート絶縁膜１０５及びゲート電極１０６に対して、反応性イオンエッチング装置（日立製作所社製）を用い、Ａｒ／ＨＢｒ混合プラズマで１，５００ＷのＲＦパワーで１分間エッチングし、図８（ａ）に示す形状に加工した。
以上により、実施例１に係るトンネル電界効果トランジスタを製造した。
【００４８】
（比較例）
実施例１に係るトンネル電界効果トランジスタの製造において、第２のゲート電極配置位置にゲート絶縁膜を形成せず、チャネル領域１０４の前記トンネル接合面に対向する前記対向面上にのみ、ゲート絶縁膜を形成し、このゲート絶縁膜上にのみ、ゲート電極を形成したこと以外は、実施例１と同様にして、比較例に係るトンネル電界効果トランジスタを製造した。
【００４９】
実施例１及び比較例に係る各トンネル電界効果トランジスタのゲート電極に対して、ゲート電圧ＶＧ（Ｖ）を印加した際のドレイン電流ＩＤ（μＡ／μｍ）を測定した結果を図９に示す。
該図９に示すように、実施例１に係るトンネル電界効果トランジスタにおいては、前記トンネル接合面に作用する電界が強化され、比較例に係るトンネル電界効果トランジスタよりも高いドレイン電流値を示した。
したがって、実施例１に係るトンネル電界効果トランジスタにおいては、定められたゲート電圧のもとで、より強い電界をトンネル接合に印加可能で、低電圧動作で大きなドレイン電流を得ることが可能である。
【００５０】
（実施例２）
実施例１に係るトンネル電界効果トランジスタの製造において、チャネル領域１０４の幅ＷＣＨを１０μｍから０．１７μｍに変更したこと以外は、実施例１と同様にして、実施例２に係るトンネル電界効果トランジスタを製造した。
【００５１】
実施例１及び実施例２に係る各トンネル電界効果トランジスタのゲート電極に対して、ゲート電圧ＶＧ（Ｖ）を印加した際のドレイン電流ＩＤ（μＡ／μｍ）を測定した結果を図１０に示す。
該図１０に示すように、実施例２に係るトンネル電界効果トランジスタにおいては、前記第１のゲート電極配置位置、前記第２のゲート電極配置位置の各位置上に配された前記ゲート電極と、前記第３のゲート電極配置位置、前記第４のゲート電極配置位置の各位置上に配された前記ゲート電極との間の重畳効果により、前記トンネル接合面に作用する電界がより一層強化され、実施例１に係るトンネル電界効果トランジスタよりも高いドレイン電流値を示した。
したがって、前記第１のゲート電極配置位置、前記第２のゲート電極配置位置に加え、前記第３のゲート電極配置位置、前記第４のゲート電極配置位置上に前記ゲート電極を形成する場合には、前記第２のゲート電極配置位置上の前記ゲート電極と、前記第４のゲート電極配置位置上の前記ゲート電極による電界強化が重畳作用を示すように、これら電極間距離を狭間隔とすることが好ましい。
【００５２】
（シミュレート結果に基づく好適な構成の検討）
また、前述の第１の実施形態に係るトンネル電界効果トランジスタ１（図１（ａ）参照）で、ゲート電極に電圧を印加したときに生じるゲート電界の電界強度をシミュレートした結果を図１１に示す。なお、図１１中の横軸は、屈曲面側におけるトンネル接合面の一端部位置（図１（ａ）中の上端部位置）を基準（０ｎｍ）として、該トンネル接合面の他端（図１（ａ）中の下端）方向に一定距離（ｎｍ）進んだ位置を示し、縦軸は、当該位置での電界強度を示す。また、シミュレート条件として、印加電圧を−１Ｖとし、チャネル領域におけるトンネル接合面−対向面間の厚みを１０ｎｍとし、前記トンネル接合面における一端−他端間の距離を１０ｎｍとした。
【００５３】
この図１１に示すように、第１のゲート電極配置位置Ａ及び第２のゲート電極配置位置Ｂの各位置上に、ゲート電極が配される第１の実施形態に係るトンネル電界効果トランジスタ１では、各ゲート電極からの電界が合成され、電界強度が高まっている。
一方、第１のゲート電極配置位置Ａ上又は第２のゲート電極配置位置Ｂ上にのみ、ゲート電極を配した構成では、第１の実施形態に係るトンネル電界効果トランジスタ１で合成された電界よりも、電界強度が低くなっている。
【００５４】
また、前述の第４の実施形態に係るトンネル電界効果トランジスタ３０（図４参照）で、ゲート電極に電圧を印加したときに生じるゲート電界の電界強度をシミュレートした結果を図１２に示す。なお、図１２中の横軸は、トンネル接合面における第２のゲート電極配置位置Ｂと第４のゲート電極配置位置Ｂ’間の距離（Ｂ−Ｂ’の距離）の中心位置を基準（０ｎｍ）として、第２のゲート電極配置位置Ｂ側、第４のゲート電極配置位置Ｂ’側に一定距離（ｎｍ）進んだ位置を示し、縦軸は、当該位置での電界強度を示す。また、シミュレート条件として、印加電圧を−１Ｖとし、チャネル領域におけるトンネル接合面−対向面間の厚みを１０ｎｍとした。本シミュレートは、前記Ｂ−Ｂ’の距離を２０ｎｍとした場合と、５０ｎｍとした場合とで、２回行った。
【００５５】
この図１２に示すように、Ｂ−Ｂ’の距離が５０ｎｍの場合よりも、２０ｎｍとした場合の方が、第２のゲート電極配置位置Ｂ側で生ずる電界と、第４のゲート電極配置位置Ｂ’側で生ずる電界との重畳効果が高く、高い電界強度を示した。
【符号の説明】
【００５６】
１，１０，２０，３０，４０，５０，６０，１００，２００      トンネル電界効果トランジスタ
２，１２，２２，３２，４２，５２，６２，１０２，２０２      ソース領域
３，１３，２３，３３，４３，５３，６３，１０３，２０３      ドレイン領域
４，１４，２４，３４，４４，５４，６４，１０４      チャネル領域
５，１５，２５，２５’，３５，４５ａ，４５ｂ，５５ａ，５５ｂ，５５ａ’，５５ｂ’，６５ａ，６５ｂ，１０５，２０５      ゲート絶縁膜
６，６−１，６−２，６−３，６−４，１６，２６，２６’，３６，４６ａ，４６ｂ，５６ａ，５６ｂ，５６ａ’，５６ｂ’，６６ａ，６６ｂ，１０６，２０６      ゲート電極
１０７    ＢＯＸ層
１０８    シリコン層
２０４    半導体基板
Ａ      第１のゲート電極配置位置
Ｂ      第２のゲート電極配置位置
Ａ’    第３のゲート電極配置位置
Ｂ’    第４のゲート電極配置位置
Ｔ      トンネル接合面
Ｘ，Ｙ    屈曲方向
ＷＣＨ    チャネル領域の幅
ＤＥＰＩ    エピタキシャル成長層の厚み
θ      屈曲角度
【図１（ａ）】
2016115686.tif 000003
【図１（ｂ）】
2016115686.tif 000004
【図２】
2016115686.tif 000005
【図３】
2016115686.tif 000006
【図４】
2016115686.tif 000007
【図５】
2016115686.tif 000008
【図６】
2016115686.tif 000009
【図７】
2016115686.tif 000010
【図８（ａ）】
2016115686.tif 000011
【図８（ｂ）】
2016115686.tif 000012
【図９】
2016115686.tif 000013
【図１０】
2016115686.tif 000014
【図１１】
2016115686.tif 000015
【図１２】
2016115686.tif 000016
【図１３】
2016115686.tif 000017
【図１４】
2016115686.tif 000018