(57)【要約】【課題】全画素セルを同時に駆動するときの消費電力を低減することができる固体撮像装置を提供すること。【解決手段】一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、光電変換素子とフローティングディフュージョンと第１コンデンサと第１端子と第２コンデンサと比較器と第２端子とを備える。第１コンデンサは、一方の端子がフローティングディフュージョンに接続される。第１端子は、第１コンデンサの他方の端子に接続され、電圧値が所定の最小値まで低下してから所定の最大値まで上昇する参照電圧が入力される。第２コンデンサは、一方の端子がフローティングディフュージョンに接続される。比較器は、入力に第２コンデンサの他方の端子が接続され、フローティングディフュージョンの電位と閾値とを比較する。第２端子は、比較器の出力に接続され、比較器による比較結果が出力される。【選択図】図３
2016139936.tif 000002
【特許請求の範囲】
【請求項１】
入射する光を信号電荷に変換する光電変換素子と、
前記光電変換素子から転送される前記信号電荷を保持するフローティングディフュージョンと、
一方の端子が前記フローティングディフュージョンに接続される第１コンデンサと、
前記第１コンデンサの他方の端子に接続され、電圧値が所定の最小値まで低下してから所定の最大値まで上昇する参照電圧が入力される第１端子と、
一方の端子が前記フローティングディフュージョンに接続される第２コンデンサと、
入力に前記第２コンデンサの他方の端子が接続され、前記フローティングディフュージョンの電位と閾値とを比較する比較器と、
前記比較器の出力に接続され、前記比較器による比較結果が出力される第２端子と
を備えることを特徴とする固体撮像装置。
【請求項２】
前記フローティングディフュージョンに保持された前記信号電荷をリセットするリセットトランジスタを備え、
前記比較器は、
前記リセットトランジスタによりリセットされた前記フローティングディフュージョンの電位を前記閾値として保持する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記比較器は、
入力に前記第２コンデンサの他方の端子が接続されるインバータと、
前記インバータに並列に接続されるスイッチと
を備えるチョッパ型コンパレータである
ことを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記第２端子に接続され、当該第２端子から出力される比較結果を記憶するメモリ部
を備えることを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置。
【請求項５】
前記光電変換素子、前記フローティングディフュージョン、前記第１コンデンサ、および前記第１端子が設けられる第１の基板と、
前記第１の基板に積層され、前記比較器、および前記第２端子が設けられる第２の基板と
を備えることを特徴とする請求項１〜４のいずれか一つに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
従来、入射光を信号電荷へ光電変換する画素セルが複数配列された画素チップと、画素チップに配置された全画素セルから画素信号を同時に読み出す回路チップとが積層された固体撮像装置がある。
【０００３】
かかる固体撮像装置としては、各画素セル内に画素信号を増幅する増幅素子と、増幅素子をソースフォロワ動作させる電流を各画素セルに供給する定電流源とを備えるものがある。
【０００４】
かかる固体撮像装置は、画素チップに配置された全画素セルを同時に駆動する場合に、定電流源から電流を全画素セルに供給する必要があるので、大きな電力を消費してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−５５５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一つの実施形態は、全画素セルを同時に駆動する場合の消費電力を低減することができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、光電変換素子とフローティングディフュージョンと第１コンデンサと第１端子と第２コンデンサと比較器と第２端子とを備える。光電変換素子は、入射する光を信号電荷に変換する。フローティングディフュージョンは、光電変換素子から転送される信号電荷を保持する。第１コンデンサは、一方の端子がフローティングディフュージョンに接続される。第１端子は、第１コンデンサの他方の端子に接続され、電圧値が所定の最小値まで低下してから所定の最大値まで上昇する参照電圧が入力される。第２コンデンサは、一方の端子がフローティングディフュージョンに接続される。比較器は、入力に第２コンデンサの他方の端子が接続され、フローティングディフュージョンの電位と閾値とを比較する。第２端子は、比較器の出力に接続され、比較器による比較結果が出力される。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係る固体撮像装置の概略斜視図である。
【図２】図２は、実施形態に係る固体撮像装置の概略断面図である。
【図３】図３は、実施形態に係る画素セルの回路構成の一例を示す説明図である。
【図４】図４は、実施形態に係る画素セルの動作のタイミングを示すタイミングチャートである。
【図５】図５は、実施形態に係る回路チップに設けられる周辺回路の回路構成の一例を示す説明図である。
【図６】図６は、実施形態に係る第４コンデンサの構成について説明する説明図である。
【図７】図７は、実施形態に係る画素セルの他の構成を示す説明図である。
【図８】図８は、実施形態に係る画素セルの他の構成を示す説明図である。
【図９】図９は、実施形態に係る画素セルの他の構成を示す説明図である。
【図１０】図１０は、実施形態に係る画素セルの模式的な配置の一例を示す説明図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態に係る固体撮像装置について詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【００１０】
図１は、実施形態に係る固体撮像装置１の概略斜視図であり、図２は、実施形態に係る固体撮像装置１の概略断面図である。図１に示すように、固体撮像装置１は、互いに積層される画素チップ１０と、回路チップ１１とを備える。
【００１１】
画素チップ１０は、撮像画像の各画素に対応する複数の画素セル１２が水平方向（行方向）および垂直方向（列方向）へ２次元アレイ（行列）状に配置される画素アレイ１３などを備える。回路チップ１１は、各画素セル１２から撮像画像の画素信号を読み出し、読み出した画素信号に対して種々の信号処理を行うロジック回路などを備える。
【００１２】
また、図２に示すように、固体撮像装置１は、画素チップ１０と回路チップ１１とを電気的に接続する接続部２と、画素チップ１０と回路チップ１１とを接着する絶縁性の接着部材３とを備える。接続部２は、画素チップ１０における光が入射する側の面とは反対側の面に設けられる出力端子２０と、回路チップ１１における画素チップ１０に対向する側の面に設けられる入力端子２１と、これら端子同士を電気的に接続するバンプ２２とを備える。
【００１３】
画素チップ１０に配置される各画素セル１２は、入射した光を光電変換し、光電変換した信号電荷に応じた画素信号を接続部２を介して回路チップ１１へ出力する。
【００１４】
また、かかる固体撮像装置１は、画素チップ１０に配置される全画素セル１２を同時に駆動し、各画素セル１２の画素信号を接続部２を介して回路チップ１１へ同時に出力する。
【００１５】
ここで、一般的な画素チップと回路チップとを積層した固体撮像装置は、画素チップに配置される各画素セル内に画素信号を増幅する増幅素子と、増幅素子をソースフォロワ動作させる電流を各画素セルに供給する定電流源とを備える。
【００１６】
かかる固体撮像装置は、画素チップに配置された全画素セルを同時に駆動する場合に、定電流源からの電流を全画素セルに供給するので、大きな電力を消費してしまう。
【００１７】
そこで、実施形態に係る固体撮像装置１は、各画素セル１２の回路構成を工夫することで、全画素セル１２を同時に駆動する場合の消費電力を低減させた。
【００１８】
次に、図３および図４を参照して、消費電力の低減を可能とした実施形態に係る画素セル１２の回路構成および動作について具体的に説明する。なお、固体撮像装置１の各画素セル１２は同じ回路構成であるため、ここでは１つの画素セル１２について説明する。
【００１９】
図３は、実施形態に係る画素セル１２の回路構成の一例を示す説明図である。図３に示すように、画素チップ１０は画素セル１２を備え、回路チップ１１はインバータＡ１とスイッチＳＷ１と第２端子Ｔ２とを備える。なお、図３中の点線は、画素チップ１０と回路チップ１１との境界を示し、点線に対して一方側を画素チップ１０とし、この点線に対して他方側を回路チップ１１として図示している。
【００２０】
図３に示すように、画素セル１２は、フォトダイオードＰＤと、転送トランジスタＴＲＳと、リセットトランジスタＲＳＴとを備える。さらに、画素セル１２は、フローティングディフュージョンＦＤと、第１コンデンサＣ１と、第２コンデンサＣ２とを備える。
【００２１】
フォトダイオードＰＤは、カソードがグランドに接続され、アノードが転送トランジスタＴＲＳのソースに接続される。転送トランジスタＴＲＳは、ドレインがフローティングディフュージョンＦＤに接続される。リセットトランジスタＲＳＴは、ソースがフローティングディフュージョンＦＤに接続され、ドレインが電源電圧線ＶＤＤに接続される。
【００２２】
フローティングディフュージョンＦＤは、第１コンデンサＣ１の一方の端子Ｎ１ａと第２コンデンサＣ２の一方の端子Ｎ２ａとにそれぞれ接続される。第１コンデンサＣ１の他方の端子Ｎ１ｂは、第１端子Ｔ１に接続される。第１端子Ｔ１には、図示しない参照電圧生成回路で生成された参照電圧ＶＲＥＦが入力される。参照電圧ＶＲＥＦは、例えば、時間の経過とともに電圧値が増加または減少するランプ波である。
【００２３】
第２コンデンサＣ２の他方の端子Ｎ２ｂは、インバータＡ１の入力端子Ｎ３ａに接続される。インバータＡ１には、スイッチＳＷ１が並列に接続される。また、インバータＡ１の出力端子Ｎ３ｂは、第２端子Ｔ２に接続される。この実施形態では、第２コンデンサＣ２と、インバータＡ１と、スイッチＳＷ１とによってチョッパ型コンパレータ４が構成される。また、この実施形態では、チョッパ型コンパレータ４の構成要素のうち、インバータＡ１とスイッチＳＷ１とが回路チップ１１に設けられる。
【００２４】
転送トランジスタＴＲＳは、転送ゲートに転送信号ＲＥＡＤが入力されると、フォトダイオードＰＤによって光電変換された信号電荷をフローティングディフュージョンＦＤへ転送する。リセットトランジスタＲＳＴは、ゲートへリセット信号ＲＥＳＥＴが入力されると、フローティングディフュージョンＦＤの電位を電源電圧の電位にリセットする。
【００２５】
フローティングディフュージョンＦＤは、第１端子Ｔ１から入力される参照電圧ＶＲＥＦが第１コンデンサＣ１に印加されると、参照電圧ＶＲＥＦに同調して電位が推移する。チョッパ型コンパレータ４は、リセットトランジスタＲＳＴによってリセットされたフローティングディフュージョンＦＤの電位を閾値として保持し、この閾値と推移するフローティングディフュージョンＦＤの電位とに基づいて比較動作を行う。また、チョッパ型コンパレータ４は、比較結果である画素信号ＶＳＩＧを第２端子Ｔ２から出力する。
【００２６】
次に、図４に示すタイミングチャートにしたがって上記した画素セル１２の動作について詳細に説明する。図４は、実施形態に係る画素セル１２の動作のタイミングを示すタイミングチャートである。固体撮像装置１は、全て同時に露光される所謂グローバルシャッタ方式によって撮像を行い、かかる露光によってフォトダイオードＰＤに信号電荷を蓄積する。
【００２７】
また、ここでは、時刻ｔ１にリセットトランジスタＲＳＴがオフされた後、時刻ｔ２にスイッチＳＷ１がオフされ、その後、時刻ｔ５に転送トランジスタＴＲＳがオンされるものとする。また、時刻ｔ８にリセットトランジスタＲＳＴおよびスイッチＳＷ１がオンされるものとする。なお、図４に示すタイミングチャートは、一例である。
【００２８】
先ず、図４に示すように、フローティングディフュージョンＦＤは、時刻ｔ１にリセット信号ＲＥＳＥＴが立ち下がると、電源電圧の電位からリセットノイズ分だけ電位が下降する。この実施形態では、電源電圧は、例えば、３．４Ｖである。
【００２９】
そして、フローティングディフュージョンＦＤは、時刻ｔ２にスイッチＳＷ１がオフされると、ゼロオフセット動作により電源電圧の電位に戻る。また、チョッパ型コンパレータ４は、ゼロオフセット動作により電源電圧の電位と同じ電位を基準電位Ｒとして保持する。
【００３０】
その後、フローティングディフュージョンＦＤは、第１端子Ｔ１から入力された参照電圧ＶＲＥＦが第１コンデンサＣ１に印加されていることから、参照電圧ＶＲＥＦに同調して電位が推移する。この参照電圧ＶＲＥＦは、推移するフローティングディフュージョンＦＤの電位が基準電位Ｒと交差するように最大値と最小値とが予め設定された電圧である。
【００３１】
次に、フローティングディフュージョンＦＤは、参照電圧ＶＲＥＦが最小値まで下がると、それに伴って最小値の電圧分だけ電位が下がる。そして、フローティングディフュージョンＦＤは、時刻ｔ３に参照電圧ＶＲＥＦが上昇し始めると、同調して電位が上昇する。それに伴って、チョッパ型コンパレータ４は、時刻ｔ３からクロック（ＣＬＯＣＫ）によるカウント値の更新を継続するか停止するかの判定を行う。そして、チョッパ型コンパレータ４は、第２コンデンサＣ２の一方の端子Ｎ２ａに保持された推移するフローティングディフュージョンＦＤの電位と、第２コンデンサＣ２の他方の端子Ｎ２ｂに保持された基準電位Ｒとに基づいて比較動作を行う。ここでは、参照電圧ＶＲＥＦは、時刻ｔ３から時刻ｔ４までの第１の期間ｗ１において、信号レベルが低い状態から高い状態へ上昇する。つまり、参照電圧ＶＲＥＦは、第１の期間ｗ１において時刻ｔ３が最小の電圧値であり、時刻ｔ４が最大の電圧値である。なお、この実施形態では、クロックのカウントは、図示しない参照電圧生成回路で行い、後述するメモリ部でクロックによるカウント値を保持する。つまり、チョッパ型コンパレータ４は、メモリ部でのカウント値の更新を継続するか停止するかの判定を行う。
【００３２】
そして、チョッパ型コンパレータ４は、図４に示すように、フローティングディフュージョンＦＤの電位が基準電位Ｒと同じ電位に到達するまでクロックによるカウント値の更新を継続させる判定を行う。この例では、５カウントで、フローティングディフュージョンＦＤの電位が基準電位Ｒと同じ電位に到達する。
【００３３】
また、チョッパ型コンパレータ４は、フローティングディフュージョンＦＤの電位が基準電位Ｒに到達したときにクロックによるカウント値の更新を停止させる判定を行う。この第１の期間ｗ１におけるカウント数は、フォトダイオードＰＤに信号電荷が蓄積されているか否かの判断の目安となる。また、フローティングディフュージョンＦＤは、基準電位Ｒに到達した後も参照電圧ＶＲＥＦに同調して時刻ｔ４の最大値まで電位が上昇する。
【００３４】
次に、画素セル１２では、時刻ｔ５に転送信号ＲＥＡＤが立ち上がると、転送トランジスタＴＲＳの転送ゲートへ転送信号ＲＥＡＤが入力される。そして、画素セル１２では、フォトダイオードＰＤに信号電荷が蓄積されている場合、フォトダイオードＰＤの信号電荷がフローティングディフュージョンＦＤへ転送される。
【００３５】
これにより、図４に示すように、フローティングディフュージョンＦＤは、フォトダイオードＰＤに蓄積されていた信号電荷の電荷量の分だけ電位が下降して安定する。その後、フローティングディフュージョンＦＤは、第１端子Ｔ１から入力された参照電圧ＶＲＥＦが第１コンデンサＣ１に印加されていることから、参照電圧ＶＲＥＦが再び最小値まで下がると、それに伴って最小値の電圧分だけ電位が下がる。
【００３６】
そして、フローティングディフュージョンＦＤは、時刻ｔ６に参照電圧ＶＲＥＦが上昇し始めると、同調して電位が上昇する。それに伴って、チョッパ型コンパレータ４は、時刻ｔ６からクロックによるカウント値の更新を継続するか停止するかの判定を行う。そして、チョッパ型コンパレータ４は、第２コンデンサＣ２の一方の端子Ｎ２ａに保持された推移するフローティングディフュージョンＦＤの電位と、第２コンデンサＣ２の他方の端子Ｎ２ｂに保持された基準電位Ｒとに基づいて比較動作を行う。ここでは、参照電圧ＶＲＥＦは、時刻ｔ６から時刻ｔ７までの第２の期間ｗ２において、信号レベルが低い状態から高い状態へ上昇する。つまり、参照電圧ＶＲＥＦは、第２の期間ｗ２において時刻ｔ６が最小の電圧値であり、時刻ｔ７が最大の電圧値である。
【００３７】
また、参照電圧ＶＲＥＦは、第１の期間ｗ１および第２の期間ｗ２において上昇する傾きが同じである。画素セル１２では、信号電荷の電荷量の分だけ下降したフローティングディフュージョンＦＤの電位が基準電位Ｒと交差するために、第２の期間ｗ２は第１の期間ｗ１よりも時間が長く設定される。したがって、参照電圧ＶＲＥＦは、時刻ｔ７における電圧値が時刻ｔ４における電圧値よりも大きい。
【００３８】
そして、チョッパ型コンパレータ４は、図４に示すように、フローティングディフュージョンＦＤの電位が基準電位Ｒと同じ電位に到達するまでクロックによるカウント値の更新を継続させる判定を行う。この例では、１９カウントで、フローティングディフュージョンＦＤの電位が基準電位Ｒと同じ電位に到達する。
【００３９】
また、チョッパ型コンパレータ４は、フローティングディフュージョンＦＤの電位が基準電位Ｒに到達したときにクロックによるカウント値の更新を停止させる判定を行う。フローティングディフュージョンＦＤは、基準電位Ｒに到達した後も参照電圧ＶＲＥＦに同調して時刻ｔ７の最大値まで電位が上昇する。
【００４０】
その後、画素セル１２では、時刻ｔ８にリセット信号ＲＥＳＥＴが立ち上がると、リセットトランジスタＲＳＴのゲートへリセット信号ＲＥＳＥＴが入力され、フローティングディフュージョンＦＤの電位が電源電位の電位にリセットされる。また、同時に時刻ｔ８で、スイッチＳＷ１がオンされると、第２コンデンサＣ２に蓄積された電位がリセットされる。そして、上記と同様の手順で、次の露光によってフォトダイオードＰＤに蓄積された信号電荷の転送動作が行われる。
【００４１】
一方、画素セル１２では、図４に示すように、フォトダイオードＰＤに信号電荷が蓄積されていない場合、時刻ｔ５に転送信号ＲＥＡＤが立ち上がると、フローティングディフュージョンＦＤの電位は下降せず、参照電圧ＶＲＥＦの電圧値が安定しているため、同調して安定する。
【００４２】
そして、フローティングディフュージョンＦＤは、参照電圧ＶＲＥＦが最小値まで下がると、それに伴って最小値の電圧分だけ電位が下がる。そして、フローティングディフュージョンＦＤは、時刻ｔ６に参照電圧ＶＲＥＦが上昇し始めると、同調して電位が上昇する。それに伴って、チョッパ型コンパレータ４は、時刻ｔ６からクロックによるカウント値の更新を継続するか停止するかの判定を行う。そして、チョッパ型コンパレータ４は、フローティングディフュージョンＦＤの電位が基準電位Ｒと同じ電位に到達するまでクロックによるカウント値の更新を継続させる判定を行う。この例では、５カウントで、フローティングディフュージョンＦＤの電位が基準電位Ｒと同じ電位に到達する。このカウント数は、第１の期間ｗ１でカウントしたカウント数と同じである。したがって、固体撮像装置１は、第２の期間ｗ２でカウントしたカウント数が第１の期間ｗ１でカウントしたカウント数と一致したことをもって、フォトダイオードＰＤに信号電荷の蓄積がないことを判定する。
【００４３】
また、回路チップ１１では、インバータＡ１の他方の端子Ｎ３ｂに接続された第２端子Ｔ２から、チョッパ型コンパレータ４による比較結果である１カウント毎の１ビットの画素信号ＶＳＩＧが順次出力される。
【００４４】
上述の実施形態に係る画素セル１２は、入射する光を信号電荷に変換するフォトダイオードＰＤと、フォトダイオードＰＤから転送される信号電荷を保持するフローティングディフュージョンＦＤとを備える。さらに、画素セル１２は、一方の端子Ｎ１ａがフローティングディフュージョンＦＤに接続された第１コンデンサＣ１と、一方の端子Ｎ２ａがフローティングディフュージョンＦＤに接続された第２コンデンサＣ２とを備える。また、画素セル１２は、第１コンデンサＣ１の他方の端子Ｎ１ｂに接続された参照電圧ＶＲＥＦが入力される第１端子Ｔ１を備える。第２コンデンサＣ２は、チョッパ型コンパレータ４の構成要素である。
【００４５】
これにより、かかる画素セル１２は、第１コンデンサＣ１に参照電圧ＶＲＥＦが印加されて、フローティングディフュージョンＦＤの電位が参照電圧ＶＲＥＦに同調して推移する。また、画素セル１２は、チョッパ型コンパレータ４により第２コンデンサＣ２の一方の端子Ｎ２ａに保持された推移するフローティングディフュージョンＦＤの電位と、第２コンデンサの他方の端子Ｎ２ｂに保持された基準電位Ｒとに基づいて比較動作を行う。
【００４６】
つまり、かかる画素セル１２は、フローティングディフュージョンＦＤの電位を、ソースフォロワ動作により増幅して増幅電流をＡＤ変換するのではなく、フローティングディフュージョンＦＤの電位を参照電圧ＶＲＥＦに同調させて、その電位を基準電位Ｒと比較することでＡＤ変換を行う。そのため、画素セル１２は、ソースフォロワによる読み出しを行うための定電流源を必要としないので、少ない電力で駆動することができる。
【００４７】
したがって、上述の実施形態に係る固体撮像装置１は、画素チップ１０に配置された全画素セル１２を同時に駆動する場合の消費電力を低減することができる。なお、かかる固体撮像装置１は、画素アレイ１３を複数の領域に分割し、領域毎に複数の画素セル１２を同時に駆動する場合においても消費電力を低減することができる。
【００４８】
次に、図５を参照して、クロックによるカウント値をメモリ部に記憶する動作について説明する。図５は、実施形態に係る回路チップ１１に設けられるロジック回路の回路構成の一例を示す説明図である。なお、図３に示す構成要素と同様の機能を有する構成要素については、図３に示す符号と同一の符号を付すことにより、その説明を省略する。また、図５中の点線は、画素チップ１０と回路チップ１１との境界を示し、点線に対して一方側を画素チップ１０とし、この点線に対して他方側を回路チップ１１として図示している。
【００４９】
図５に示すように、回路チップ１１は、チョッパ型コンパレータ４の構成要素であるインバータＡ１およびスイッチＳＷ１と、第２端子Ｔ２と、第２端子Ｔ２から出力される画素信号ＶＳＩＧを増幅するチョッパ型コンパレータ４ａと、第３端子Ｔ３とを備える。かかるチョッパ型コンパレータ４ａは、この実施形態ではチョッパ型コンパレータ４と同じ構成を備え、インバータＡ２とスイッチＳＷ２と第３コンデンサＣ３とを備える。
【００５０】
また、回路チップ１１は、第３端子Ｔ３に接続されたメモリ部５を備える。メモリ部５は、複数のＳＲＡＭ(Static  Random  Access  Memory)１４と信号線１５と複数のバスライン１６とを備える。なお、この実施形態では、メモリ部５においてＳＲＡＭ１４が用いられているが、これに限られず、ＳＲＡＭ１４の代りにＤＲＡＭ(Dynamic  Random  Access  Memory)やＦＲＡＭ（登録商標）(Ferroelectric  Random  Access  Memory)等を用いることができる。
【００５１】
ＳＲＡＭ１４は、バスライン１６毎に保持するラインメモリである。信号線１５は、第３端子Ｔ３と各ＳＲＡＭ１４とをそれぞれ接続する線である。また、信号線１５は、カウント動作時におけるカウント値の更新を継続するか停止するかを制御するＳＲＡＭ１４のライトイネーブル信号線である。バスライン１６は、各ＳＲＡＭ１４のビット入力端子とそれぞれ接続する線である。また、バスライン１６では、カウント動作時においては、１カウント毎に更新されるＮビット（Ｎは自然数）のカウント値が入力され、読み出し動作時においては、各ＳＲＡＭ１４に保持されたＮビットのカウント値を出力する。
【００５２】
固体撮像装置１は、各メモリ部５にフローティングディフュージョンＦＤの電位が基準電位Ｒに到達した時点におけるＮビットのカウント値を記憶する。この実施形態では、図５に示すように、固体撮像装置１は、メモリ部５において８個のＳＲＡＭ１４を備えており、８ビットのカウント値を記憶する。具体的には、固体撮像装置１は、フローティングディフュージョンＦＤの電位が基準電位Ｒに到達した時点におけるクロックによるカウント数が６３カウントである場合、メモリ部５では「０００１１１１１」のカウント値を記憶する。また、固体撮像装置１は、フローティングディフュージョンＦＤの電位が基準電位Ｒに到達した時点におけるクロックによるカウント数が２５５カウントである場合、メモリ部５では「１１１１１１１１」のカウント値を記憶する。
【００５３】
上述の実施形態に係る固体撮像装置１は、回路チップ１１に各画素セル１２に対応して複数のメモリ部５を備える。各メモリ部５は、フローティングディフュージョンＦＤの電位が基準電位Ｒに到達した時点におけるＮビットのカウント値を記憶する。
【００５４】
これにより、固体撮像装置１は、画素チップ１０にメモリ部５の配置領域を確保する必要がないため、画素チップ１０における撮像領域を拡大させて、画素チップ１０により多くの画素セル１２を配列することができる。
【００５５】
なお、上述の実施形態に係る固体撮像装置１は、第２端子Ｔ２と第３端子Ｔ３との間にインバータＡ１から出力される画素信号ＶＳＩＧを増幅するチョッパ型コンパレータ４ａを備えた構成であるが、この構成に限られない。
【００５６】
例えば、固体撮像装置１は、画素信号ＶＳＩＧを増幅するチョッパ型コンパレータ４ａを用いずに、第２端子Ｔ２にメモリ部５を接続して、インバータＡ１からそのまま画素信号ＶＳＩＧを第２端子Ｔ２から出力してもよい。また、固体撮像装置１は、チョッパ型コンパレータ４ａの後段にさらにチョッパ型コンパレータを増設することで、画素信号ＶＳＩＧをより増幅させて第３端子Ｔ３から出力してもよい。
【００５７】
また、上述の実施形態に係る固体撮像装置１は、チョッパ型コンパレータ４の構成要素である第２コンデンサＣ２を画素チップ１０に備えた構成であるが、この構成に限られない。例えば、固体撮像装置１は、チョッパ型コンパレータ４の構成要素である第２コンデンサＣ２を回路チップ１１に備えた構成であってもよい。この場合、画素セル１２は、フォトダイオードＰＤと、転送トランジスタＴＲＳと、リセットトランジスタＲＳＴと、フローティングディフュージョンＦＤと、第１コンデンサＣ１とを備える。また、第１コンデンサＣ１、第２コンデンサＣ２、および第３コンデンサＣ３は、例えば、ＭＯＳ(Metal  Oxide  Semiconductor)容量素子あるいはＭＩＭ(Metal  Insulator  Metal)容量素子が用いられる。
【００５８】
また、固体撮像装置１は、画素チップ１０と回路チップ１１とを電気的に接続する接続部２を第４コンデンサＣ４として機能するように構成してもよい。この第４コンデンサＣ４は、チョッパ型コンパレータ４の構成要素となる。つまり、第４コンデンサＣ４は、上記したチョッパ型コンパレータ４における第２コンデンサＣ２に相当する。この場合、第４コンデンサＣ４は、ＭＩＭ容量素子が用いられる。
【００５９】
ここで、図６を参照して、かかる接続部２をＭＩＭ容量素子である第４コンデンサＣ４として機能させた構成について説明する。図６は、実施形態に係る第４コンデンサＣ４の構成について説明する説明図である。なお、図２および図３に示す構成要素と同様の機能を有する構成要素については、図２および図３に示す符号と同一の符号を付すことにより、その説明を省略する。
【００６０】
図６に示すように、接続部２は、ＭＩＭ容量素子である第４コンデンサＣ４として機能するために、導電性を有するバンプ２２の代りに絶縁部材２３を備える。これにより、接続部２は、絶縁部材２３を金属からなる出力端子２０および入力端子２１で挟み込んだ構造、つまり、ＭＩＭ構造となる。したがって、接続部２は、ＭＩＭ容量素子として機能する。
【００６１】
上述の実施形態に係る固体撮像装置１は、画素チップ１０と回路チップ１１とを接続する接続部２がチョッパ型コンパレータ４の構成要素である第４コンデンサＣ４として機能するため、画素チップ１０および回路チップ１１のサイズの縮小化を図ることができる。
【００６２】
次に、図７〜図１０を参照して、画素チップ１０に配置される各画素セル１２の具体的な構造について説明する。なお、各画素セル１２は同じ構造であるため、ここでは１つの画素セル１２について説明する。また、図３に示す構成要素と同様の機能を有する構成要素については、図３に示す符号と同一の符号を付すことにより、その説明を省略する。
【００６３】
図７は、実施形態に係る画素セル１２の他の構成を示す説明図である。具体的には、図７（ａ）は、実施形態に係る画素セル１２においてＭＯＳ容量素子を用いた回路構成を示す説明図である。図７（ｂ）は、図７（ａ）に示す画素セル１２の上面視による模式的な配置を示す説明図である。
【００６４】
図７（ａ）に示すように、画素セル１２は、ＭＯＳ容量素子である第１コンデンサＣ１とＭＯＳ容量素子である第２コンデンサＣ２とを備える。また、画素セル１２は、第１端子Ｔ１を介して参照電圧ＶＲＥＦを伝送する参照信号線６に接続される。なお、図７（ａ）において、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、転送トランジスタＴＲＳ、リセットトランジスタＲＳＴ、第１コンデンサＣ１、および第２コンデンサＣ２の接続関係は、図２に示す画素セル１２と同様の接続関係にある。
【００６５】
図７（ｂ）に示すように、画素セル１２は、電気的に素子分離されたフォトダイオードＰＤ（光電変換素子）とフローティングディフュージョンＦＤとを備える。フォトダイオードＰＤとフローティングディフュージョンＦＤとの間の半導体層７上には、転送トランジスタＴＲＳの転送ゲートＴＧが配置される。また、半導体層７上におけるフローティングディフュージョンＦＤの隣には、リセットトランジスタＲＳＴのゲートＲＧが配置される。
【００６６】
また、かかる半導体層７上には、フォトダイオードＰＤの隣の領域にＭＯＳ容量素子である第１コンデンサＣ１のゲート電極Ｇ１とＭＯＳ容量素子である第２コンデンサＣ２のゲート電極Ｇ２とが配置される。ゲート電極Ｇ１は、半導体層７に形成されたソース領域８０ａとドレイン領域８０ｂとの間に位置する。ゲート電極Ｇ２は、半導体層７に形成されたソース領域８１ａとドレイン領域８１ｂとの間に位置する。また、かかる半導体層７上には、フォトダイオードＰＤおよび第１コンデンサＣ１が並ぶ隣の領域に参照信号線６が配置される。
【００６７】
また、ゲート電極Ｇ１とゲート電極Ｇ２とは、金属配線Ｌ１により電気的に接続される。ソース領域８０ａとドレイン領域８０ｂとは、金属配線Ｌ２により電気的に接続される。ソース領域８０ａと参照信号線６とは、金属配線Ｌ３により電気的に接続される。ソース領域８１ａとドレイン領域８１ｂとは、金属配線Ｌ４により電気的に接続される。フローティングディフュージョンＦＤと金属配線Ｌ１とは、金属配線Ｌ５によりに電気的に接続される。
【００６８】
このように、画素セル１２は、ＭＯＳ容量素子を用いた場合、半導体層７にフォトダイオードＰＤ、フローティングディフュージョンＦＤ、転送ゲートＴＧ、ゲートＲＧ、およびゲート電極Ｇ１，Ｇ２が配置される。
【００６９】
上述の実施形態に係る固体撮像装置１は、画素セル１２が備える第１コンデンサＣ１および第２コンデンサＣ２をＭＯＳ容量素子とすることで、半導体層７にコンデンサを容易に実装可能であり、画素セル１２のサイズの縮小化を図ることができる。
【００７０】
図８は、実施形態に係る画素セル１２の他の構成を示す説明図である。具体的には、図８（ａ）は、実施形態に係る画素セル１２においてＭＩＭ容量素子を用いた回路構成を示す説明図である。図８（ｂ）は、図８（ａ）に示す画素セル１２の上面視による模式的な配置を示す説明図である。なお、図７に示す構成要素と同様の機能を有する構成要素については、図７に示す符号と同一の符号を付すことにより、その説明を省略する。
【００７１】
図８（ａ）に示すように、画素セル１２は、ＭＩＭ容量素子である第１コンデンサＣ１とＭＩＭ容量素子である第２コンデンサＣ２とを備える。また、画素セル１２は、第１端子Ｔ１を介して参照電圧ＶＲＥＦを伝送する参照信号線６に接続される。なお、図８（ａ）において、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、転送トランジスタＴＲＳ、リセットトランジスタＲＳＴ、第１コンデンサＣ１、および第２コンデンサＣ２の接続関係は、図３に示す画素セル１２と同様の接続関係にある。
【００７２】
図８（ｂ）に示すように、画素セル１２は、半導体層７上のフォトダイオードＰＤの隣の領域に１つの共通下側電極６０が画素セル１２の幅方向に配置される。共通下側電極６０上には、第１コンデンサＣ１の上側電極６１ａと第２コンデンサＣ２の上側電極６１ｂとが配置される。なお、上側電極６１ａ，６１ｂと共通下側電極６０との間には、図示しない絶縁体が配置される。
【００７３】
また、上側電極６１ａと参照信号線６とは、金属配線Ｌ６によって電気的に接続される。フローティングディフュージョンＦＤと共通下側電極６０とは、金属配線Ｌ７によって電気的に接続される。
【００７４】
このように、画素セル１２は、ＭＩＭ容量素子を用いた場合、半導体層７にフォトダイオードＰＤ、フローティングディフュージョンＦＤ、転送ゲートＴＧ、ゲートＲＧ、共通下側電極６０、上側電極６１ａ，６１ｂが配置される。
【００７５】
上述の実施形態に係る固体撮像装置１は、画素セル１２が備える第１コンデンサＣ１および第２コンデンサＣ２をＭＩＭ容量素子とすることで、コンデンサの寄生容量を低減することができ、動作速度の向上を図ることができる。
【００７６】
図９は、実施形態に係る画素セル１２の他の構成を示す説明図である。具体的には、図９（ａ）は、実施形態に係る画素セル１２においてＭＯＳ容量素子およびＭＩＭ容量素子を用いた回路構成を示す説明図である。図９（ｂ）は、図９（ａ）に示す画素セル１２の上面視による模式的な配置を示す説明図である。なお、図７および図８に示す構成要素と同様の機能を有する構成要素については、図７および図８に示す符号と同一の符号を付すことにより、その説明を省略する。
【００７７】
図９（ａ）に示すように、画素セル１２は、ＭＯＳ容量素子である第１コンデンサＣ１とＭＩＭ容量素子である第２コンデンサＣ２とを備える。また、画素セル１２は、第１端子Ｔ１を介して参照電圧ＶＲＥＦを伝送する参照信号線６に接続される。なお、図９（ａ）において、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、転送トランジスタＴＲＳ、リセットトランジスタＲＳＴ、第１コンデンサＣ１、および第２コンデンサＣ２の接続関係は、図３に示す画素セル１２と同様の接続関係にある。
【００７８】
図９（ｂ）に示すように、画素セル１２は、半導体層７上のフォトダイオードＰＤの隣の領域にＭＯＳ容量素子である第１コンデンサＣ１のゲート電極Ｇ１と下側電極６０ａとが幅方向に並んで配置される。ゲート電極Ｇ１は、半導体層７に形成されたソース領域８０ａとドレイン領域８０ｂとの間に位置する。下側電極６０ａ上には、ＭＩＭ容量素子である第２コンデンサＣ２の上側電極６１ｂが配置される。なお、上側電極６１ｂと下側電極６０ａとの間には、図示しない絶縁体が配置される。
【００７９】
また、ゲート電極Ｇ１と下側電極６０ａとは、金属配線Ｌ８により電気的に接続される。フローティングディフュージョンＦＤと下側電極６０ａとは、金属配線Ｌ９により電気的に接続される。
【００８０】
ここで、図９に示す画素セル１２の半導体層７内における模式的な配置について説明しておく。図１０は、図９に示す画素セル１２の模式的な配置の一例を示す説明図である。なお、図９に示す構成要素と同様の機能を有する構成要素については、図９に示す符号と同一の符号を付すことにより、その説明を省略する。
【００８１】
図１０に示すように、画素セル１２は、半導体層７内にフォトダイオードＰＤとフローティングディフュージョンＦＤとソース領域８０ａとドレイン領域８０ｂとチャンネル形成領域８２と暗電流抑制領域７２とを備える。
【００８２】
フォトダイオードＰＤは、Ｐ型のＳｉ層７０と、Ｐ型のＳｉ層７０における所定の深さ位置に形成されたＮ型のＳｉ領域７１とのＰＮ接合によって形成される。フローティングディフュージョンＦＤ、ソース領域８０ａ、およびドレイン領域８０ｂは、Ｐ型のＳｉ層７０の表層部にＮ型の高濃度の不純物がイオン注入されることで形成される。チャンネル形成領域８２は、Ｐ型のＳｉ層７０におけるソース領域８０ａとドレイン領域８０ｂとの間にＮ型の不純物がイオン注入されることで形成される。暗電流抑制領域７２は、Ｐ型のＳｉ層７０におけるフォトダイオードＰＤ上の表層部にＰ型の高濃度の不純物がイオン注入されることで形成される。
【００８３】
半導体層７の表面上には、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間に位置する転送トランジスタＴＲＳの転送ゲートＴＧが形成される。また、半導体層７の表面上には、チャンネル形成領域８２に位置する第１コンデンサＣ１のゲート電極Ｇ１と、かかるゲート電極Ｇ１に位置する第２コンデンサＣ２の上側電極６１ｂとが形成される。
【００８４】
このように、画素セル１２は、ＭＯＳ容量素子およびＭＩＭ容量素子を用いた場合、半導体層７にフォトダイオードＰＤ、フローティングディフュージョンＦＤ、転送ゲートＴＧ、リセットゲートＲＧ、ゲート電極Ｇ１、下側電極６０ａ、および上側電極６１ｂが配置される。
【００８５】
上述の実施形態に係る固体撮像装置１は、画素セル１２が備える第１コンデンサＣ１および第２コンデンサＣ２をＭＯＳ容量素子およびＭＩＭ容量素子とすることで、画素セル１２のサイズの縮小化と動作速度の向上とを同時に図ることができる。
【００８６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８７】
１  固体撮像装置、  １０  画素チップ、  １１  回路チップ、  １２  画素セル、  １３  画素アレイ、  １４  ＳＲＡＭ、  １５  信号線、  １６  バスライン、  ２  接続部、  ２０  出力端子、  ２１  入力端子、  ２２  バンプ、  ２３  絶縁部材、  ３  接着部材、  ４，４ａ  チョッパ型コンパレータ、  ５  メモリ部、  ６  参照信号線、  ６０  共通下側電極、  ６１ａ，６１ｂ  上側電極、  ７  半導体層、  ７０  Ｐ型のＳｉ層、  ７１  Ｎ型のＳｉ領域、  ７２  暗電流抑制領域、  ８０ａ，８１ａ  ソース領域、  ８０ｂ，８１ｂ  ドレイン領域、  ８２  チャンネル形成領域、  ＰＤ  フォトダイオード、  ＦＤ  フローティングディフュージョン、  ＴＲＳ  転送トランジスタ、  ＴＧ  転送ゲート、  ＲＳＴ  リセットトランジスタ、  ＲＧ  ゲート、  Ａ１，Ａ２  インバータ、  Ｃ１  第１コンデンサ、  Ｃ２  第２コンデンサ、  Ｃ３  第３コンデンサ、  Ｃ４  第４コンデンサ、  Ｇ１，Ｇ２  ゲート電極、  Ｎ１ａ，Ｎ２ａ  一方の端子、  Ｎ１ｂ，Ｎ２ｂ  他方の端子、  Ｎ３ａ  入力端子、  Ｎ３ｂ  出力端子、  Ｔ１  第１端子、  Ｔ２  第２端子、  Ｔ３  第３端子、  ＳＷ１，ＳＷ２  スイッチ、  Ｌ１〜Ｌ９  金属配線、  ＶＲＥＦ  参照電圧、  ＶＳＩＧ  画素信号、  ＲＥＡＤ  転送信号、  ＲＥＳＥＴ  リセット信号、  Ｒ  基準電位、  ＶＤＤ  電源電圧線、  ｗ１  第１の期間、  ｗ２  第２の期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2016139936.tif 000010
【図９】
2016139936.tif 000011
【図１０】
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