(57)【要約】【課題】データの読み出し、あるいはデータの書き込みを迅速に行う事が出来、且つ、電力消費を抑制することができる半導体記憶装置とその駆動方法の提供。【解決手段】一つの実施形態によれば、半導体記憶装置は印加される電圧の極性とその大きさに応じて抵抗値が変化する可変抵抗素子をメモリ素子として備える。ワード線とビット線の両方に電源電圧または接地電位を印加するスタンバイモードを有する。前記ワード線と前記ビット線間に第１の電圧以上の電圧差を印加するデータ書き込みモードを有する。前記スタンバイモードの状態において印加されている前記ワード線または前記ビット線の一方の電圧のみを変化させて前記ワード線と前記ビット線間に前記第１の電圧よりも小さい電圧差を前記ワード線と前記ビット線の間に印加し、前記メモリ素子に書き込まれたデータを読み出す読み出しモードを有する。【選択図】図１
2016170840.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線の間に接続され、前記ワード線と前記ビット線間に印加される電圧の極性とその大きさに応じて抵抗値が変化する可変抵抗素子をメモリ素子として備える半導体記憶装置において、
前記ワード線と前記ビット線の両方に高電位側の電源電圧または接地電位を印加するスタンバイモードと、
前記ワード線と前記ビット線間に第１の電圧以上の電圧差を印加して前記メモリ素子の抵抗値を変化させて前記メモリ素子にデータを書き込むデータ書き込みモードと、
前記スタンバイモードの状態において印加されている前記ワード線または前記ビット線の一方の電圧のみを変化させて前記ワード線と前記ビット線間に前記第１の電圧よりも小さい電圧差を前記ワード線と前記ビット線の間に印加し、前記メモリ素子に書き込まれたデータを読み出す読み出しモードと、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記スタンバイモードにおいて前記ワード線と前記ビット線には前記接地電位が印加され、前記読み出しモードにおいては、前記ワード線に前記接地電位よりも所定電圧だけ高い電圧を印加して前記ワード線と前記ビット線間に前記第１の電圧よりも小さい電圧差を印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記スタンバイモードにおいて前記ワード線と前記ビット線には前記電源電圧が印加され、前記読み出しモードにおいては、前記ビット線に前記電源電圧よりも所定電圧だけ低い電圧を印加して前記ワード線と前記ビット線間に前記第１の電圧よりも小さい電圧差を印加することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記データ書き込みモードは、前記ワード線に前記高電位側の電源電圧を印加すると共に前記ビット線に前記接地電位を印加して第１のデータの書き込みを行う第１の書き込みモードと、前記ワード線に前記接地電位を印加すると共に前記ビット線に前記高電位側の電源電圧を印加して第２のデータの書き込みを行う第２の書き込みモードを有することを特徴とする請求項１から３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記データ書き込みモードは、前記可変抵抗素子の両端に前記第１の電圧以上の電圧差を印加して前記可変抵抗素子の抵抗値を変化させて第１のデータに相当するデータを書き込む第３の書き込みモードと、前記第１の電圧よりも低い電圧差を印加して前記可変抵抗素子の抵抗値を変化させて第２のデータに対応したデータを書き込む第４の書き込みモードを有し、前記第４の書き込みモードは前記スタンバイモードにおいて印加されている前記ワード線または前記ビット線の一方の電圧のみを変化させて、前記可変抵抗素子の両端に前記第１の電圧より小さい電圧差を印加することにより前記スタンバイモードから直接前記第４の書き込みモードに移行することを特徴とする請求項１から４のいずれか一項に記載の半導体記憶装置。
【請求項６】
ワード線とビット線の間に接続され、前記ワード線と前記ビット線間に印加される電圧の極性とその大きさに応じて抵抗値が変化する可変抵抗素子をメモリ素子として備える半導体記憶装置の駆動方法において、
前記ワード線と前記ビット線の両方に高電位側の電源電圧または接地電位を印加してスタンバイモードにする動作と、
前記ワード線と前記ビット線との間の電圧差を第１の電圧以上にして前記メモリ素子へデータの書き込みを行う書き込み動作と、
前記スタンバイモードから、前記スタンバイモードにおいて印加されている前記ワード線または前記ビット線の一方の電圧のみを変化させて前記ワード線と前記ビット線間に前記第１の電圧よりも小さい電圧差を印加した状態で前記メモリ素子に書き込まれたデータを読み出す読み出し動作と、
を有することを特徴とする半導体記憶装置の駆動方法。
【請求項７】
前記スタンバイモードにおいて前記ワード線と前記ビット線には前記接地電位を印加し、前記読み出し動作においては、前記ワード線に前記接地電位よりも所定電圧だけ高い電圧を印加して前記ワード線と前記ビット線間に前記第１の電圧よりも小さい電圧差を印加することを特徴とする請求項６に記載の半導体記憶装置の駆動方法。
【請求項８】
前記スタンバイ状態において前記ワード線と前記ビット線には前記高電位側の電源電圧を印加し、前記読み出し動作においては、前記ビット線に前記電源電圧よりも所定電圧だけ低い電圧を印加して前記ワード線と前記ビット線間に前記第１の電圧よりも小さい電圧差を印加することを特徴とする請求項６に記載の半導体記憶装置の駆動方法。
【請求項９】
複数のワード線と、
複数のビット線と、
前記複数のワード線と前記複数のビット線の間に夫々対応して接続され、その両端に印加される電圧によって抵抗値が変化する複数の可変抵抗素子と、
前記複数のワード線と前記複数のビット線に所定の電圧を印加する制御回路と、
を備え、
前記制御回路は、
スタンバイモードでは、前記複数のワード線と前記複数のビット線の両方に高電位側の電源電圧または接地電位を印加し、
前記複数の可変抵抗素子の内の選択した可変抵抗素子の抵抗値を変化させてデータの書き込みを行う場合には、前記選択した可変抵抗素子が接続されたワード線とビット線の間に第１の電圧以上の電圧差を印加し、
前記スタンバイモードから前記可変抵抗素子に書き込まれたデータを読み出す読み出し動作に移行する場合に、前記複数のワード線または前記複数のビット線の内、前記選択した可変抵抗素子が接続されたワード線またはビット線の一方のみの電圧を変化させることを特徴とする半導体記憶装置。
【請求項１０】
前記スタンバイモードにおいて前記複数のワード線と前記複数のビット線に前記高電位側の電源電圧が印加されている場合には、前記制御回路は前記読み出し動作において、前記選択した可変抵抗素子が接続されたワード線以外のワード線の電位を所定の電圧だけ降圧することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記スタンバイモードにおいて前記複数のワード線と前記複数のビット線に前記接地電位が印加されている場合には、前記制御回路は前記読み出し動作において、前記選択した可変抵抗素子が接続されたビット線以外のビット線の電位を所定の電圧だけ昇圧することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１２】
前記可変抵抗素子の抵抗値を第１のデータに対応した抵抗値にする第１の電圧と第２のデータに対応した抵抗値にする第２の電圧が相違する場合に、前記第１の電圧と前記第２の電圧の内の低い方の電圧に対応したデータを前記可変抵抗素子に書き込む場合には、前記可変抵抗素子が接続されたワード線または前記可変抵抗素子が接続されたビット線に前記スタンバイモードで印加されている電圧の内の一方のみの電圧を変化させることにより、前記スタンバイモードから直接前記可変抵抗素子の抵抗値を変化させることを特徴とする請求項９から１１のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置とその駆動方法に関する。
【背景技術】
【０００２】
従来、可変抵抗素子をメモリ素子として用いる半導体記憶装置の技術が開示されている。可変抵抗素子は、印加される電圧の値、あるいは、印加される電圧の極性、更には、印加時間によって抵抗値が変化する。抵抗値の違いをデータ「０」「１」に割り当てることによりメモリ素子として用いることが出来る。
【０００３】
従来技術では、可変抵抗素子に書き込まれたデータを読み出す場合、あるいは、可変抵抗素子にデータを書き込む場合、全ワード線及び全ビット線の電位を所定の電圧まで昇圧した状態、すなわち、プリチャージ状態を経てデータの読み出し、あるいはデータの書き込みを行う。しかし、プリチャージに時間を要する為、データの読み出し、あるいはデータの書き込みまでに時間を要する。また、スタンバイモードからデータの読み出しあるいはデータの書き込みを行うまでのプリチャージ状態における電力消費の削減が望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６６３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、データの読み出し、あるいはデータの書き込みを迅速に行う事が出来、且つ、電力消費を抑制することができる半導体記憶装置とその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態の半導体記憶装置は、ワード線とビット線の間に接続され、前記ワード線と前記ビット線間に印加される電圧の極性とその大きさに応じて抵抗値が変化する可変抵抗素子をメモリ素子として備える。前記ワード線と前記ビット線の両方に高電位側の電源電圧または接地電位を印加するスタンバイモードを有する。前記ワード線と前記ビット線間に第１の電圧以上の電圧差を印加して前記メモリ素子の抵抗値を変化させて前記メモリ素子にデータを書き込むデータ書き込みモードを有する。前記スタンバイモードの状態において印加されている前記ワード線または前記ビット線の一方の電圧のみを変化させて前記ワード線と前記ビット線間に前記第１の電圧よりも小さい電圧差を前記ワード線と前記ビット線の間に印加し、前記メモリ素子に書き込まれたデータを読み出す読み出しモードを有する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態の半導体記憶装置の構成を示す図である。
【図２】図２は、第２の実施形態の半導体記憶装置の駆動方法を説明する為の図である。
【図３】図３は、第３の実施形態の半導体記憶装置の駆動方法を説明する為の図である。
【図４】図４は、第４の実施形態の半導体記憶装置の駆動方法を説明する為の図である。
【図５】図５は、第５の実施形態の半導体記憶装置の駆動方法を説明する為の図である。
【図６】図６は、第６の実施形態の半導体記憶装置の駆動方法を説明する為の図である。
【図７】図７は、第７の実施形態の半導体記憶装置の駆動方法を説明する為の図である。
【図８】図８は、第８の実施形態の半導体記憶装置の駆動方法を説明する為の図である。
【図９】図９は、可変抵抗素子の特性を説明する為の図である。
【図１０】図１０は、センスアンプの一つの実施形態を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置とその駆動方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の半導体記憶装置の構成を示す図である。本実施形態の半導体記憶装置は、メモリセルアレイ１０を有する。メモリセルアレイ１０は、複数のビット線（ＢＬ０乃至ＢＬｎ）と、複数のワード線（ＷＬ０乃至ＷＬｎ）を有する。各ビット線とワード線の間には、可変抵抗素子ＶＲが接続される。
【００１０】
可変抵抗素子ＶＲとしては、例えば、可変抵抗素子の電極間に印加する電圧の極性を変えることにより、高抵抗状態と低抵抗状態とを設定することが出来るバイポーラ型の可変抵抗素子が用いられる。金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させる可変抵抗素子を用いることが出来る。
【００１１】
本実施形態は、行制御回路２０を有する。行制御回路２０は、半導体記憶装置の各動作モードに応じた電圧を生成する電圧生成回路（２２乃至２７）を有する。スタンバイ電圧生成回路２２は、スタンバイモード時の電圧スタンバイ電圧を生成する。例えば、高電位側の電源電圧ＶＤＤ、または接地電位ＶＳＳをスタンバイ電圧として用いることが出来る。
【００１２】
スタンバイ読出し電圧生成回路２３は、スタンバイ読み出し（以降、ＳＢＲＤと言う）モード時の電圧ＳＢＲＤ電圧を生成する。ＳＢＲＤモードについては後述する。ＳＢＲＤ電圧としては、例えば、電源電圧ＶＤＤよりも所定電圧だけ低い電圧、または、接地電位ＶＳＳよりも所定電圧だけ高い電圧が用いられる。ＳＢＲＤ電圧と電源電圧ＶＤＤとの電圧差、あるいはＳＢＲＤ電圧と接地電位ＶＳＳとの間の電圧差を選択したメモリセル（以降、選択メモリセルという）のデータを読み出す電圧として用いる。ＳＢＲＤ電圧は、選択メモリセルＶＲ１に印加した場合に、選択メモリセルＶＲ１の抵抗値が変化してデータが破壊されることのない電圧に設定される。スタンバイ書き込み電圧生成回路２４は、スタンバイ書き込み（以降、ＳＢＷＴと言う）モード時の電圧ＳＢＷＴ電圧を生成する。ＳＢＷＴについては、後述する。読み出し電圧生成回路２５は、読み出し動作時の電圧ＲＥＡＤ電圧を生成する。書き込み電圧生成回路２６は、書き込み動作時の電圧ＷＲＩＴＥ電圧を生成する。プリチャージ電圧生成回路２７は、プリチャージ時の電圧ＰＲＣＨ電圧を生成する。ＰＲＣＨ電圧は、例えば、電源電圧ＶＤＤと接地電位ＶＳＳの中間電圧に設定される。
【００１３】
本実施形態は、行選択回路２１を有する。行選択回路２１は、制御回路４０の制御により、半導体記憶装置の動作モードに応じて選択されたワード線（ＷＬ０乃至ＷＬｎ）に電圧生成回路（２２乃至２７）の電圧を印加する。
【００１４】
本実施形態は、列制御回路３０を有する。列制御回路３０は、半導体記憶装置の各動作モードに応じた電圧を生成する電圧生成回路（３２乃至３７）を有する。スタンバイ電圧生成回路３２は、スタンバイモード時の電圧スタンバイ電圧を生成する。例えば、高電位側の電源電圧ＶＤＤ、または接地電位ＶＳＳをスタンバイ電圧として用いることが出来る。ＳＢＲＤ電圧生成回路３３は、ＳＢＲＤモード時の電圧ＳＢＲＤ電圧を生成する。ＳＢＲＤ電圧としては、電源電圧ＶＤＤよりも所定の電圧だけ低い電圧、または、接地電位ＶＳＳよりも所定の電圧だけ高い電圧が用いられる。スタンバイ書き込み電圧生成回路３４は、ＳＢＷＴ時の電圧ＳＢＷＴ電圧を生成する。読み出し電圧生成回路３５は、読み出し動作時の電圧ＲＥＡＤ電圧を生成する。書き込み電圧生成回路３６は、書き込み動作時の電圧ＷＲＩＴＥ電圧を生成する。プリチャージ電圧生成回路３７は、プリチャージ時の電圧ＰＲＣＨ電圧を生成する。ＰＲＣＨ電圧は、例えば、電源電圧ＶＤＤと接地電位ＶＳＳの中間電圧に設定される。
【００１５】
スタンバイモード時には、全ワード線及び全ビット線に、行選択回路２１及び列選択回路３１からスタンバイ電圧が印加される。例えば、高電位側の電源電圧ＶＤＤ、または、接地電位ＶＳＳの内の一方の電圧が全ワード線及全ビット線に印加される。
【００１６】
ＳＢＲＤモードでは、プリチャージ状態を経ないで、選択メモリセルが接続されたワード線（以降、選択ワード線という）と選択メモリセルが接続されたビット線（以降、選択ビット線という）に行選択回路２１と列選択回路３１からＳＢＲＤ電圧が印加される。例えば、スタンバイモード時に全ワード線及び全ビット線に接地電位ＶＳＳが印加された状態で、ワード線ＷＬ０とビット線ＢＬ１に接続されたメモリセルＶＲ１が選択された場合、選択メモリセルＶＲ１が接続された選択ワード線ＷＬ１の電圧のみを昇圧して、選択メモリセルＶＲ１にＳＢＲＤ電圧を印加する。すなわち、選択ワード線ＷＬ０の電圧のみを昇圧して、選択メモリセルＶＲ１にデータ読み出しの為の電圧ＳＢＲＤ電圧を印加する。選択ワード線ＷＬ０のみの電圧を昇圧する動作である為、短時間で昇圧することが可能である。また、プリチャージ状態を経ないで選択ワード線ＷＬ０のみを昇圧する為、ＳＢＲＤに移行するまでのプリチャージ状態が省略され、消費電力を削減することが出来る。尚、スタンバイモード時に全ワード線及び全ビット線に高電位側の電源電圧ＶＤＤが印加される場合には、ＳＢＲＤ時に、選択メモリセルＶＲ１が接続された選択ビット線ＢＬ０に、電源電圧ＶＤＤよりも選択メモリセルＶＲ１からのデータの読み出しに必要な電圧分だけ低いＳＢＲＤ電圧を印加する。これにより、選択メモリセルＶＲ１にＳＢＲＤ電圧を印加する。
【００１７】
ＳＢＷＴモードでは、プリチャージ状態を経ないで、選択ワード線ＷＬ０と選択ビット線ＢＬ０に行選択回路２１と列選択回路３１からＳＢＷＴ電圧が印加される。例えば、スタンバイモード時に全ワード線及び全ビット線に接地電位ＶＳＳが印加された状態で、ワード線ＷＬ０とビット線ＢＬ１に接続されたメモリセルＶＲ１が選択された場合、選択メモリセルＶＲ１が接続された選択ワード線ＷＬ０の電圧のみを昇圧して、選択メモリセルＶＲ１にＳＢＷＴ電圧を印加する。すなわち、選択ワード線ＷＬ０の電圧のみを昇圧して、選択メモリセルＶＲ１にデータ書き込みの為の電圧ＳＢＷＴ電圧を印加する。選択ワード線ＷＬ０のみの電圧を昇圧する動作である為、短時間で昇圧することが可能である。また、プリチャージ状態を経ないで選択ワード線ＷＬ０のみを昇圧する為、ＳＢＷＴモードに移行するまでのプリチャージ状態が省略され、消費電力を削減することが出来る。尚、ＳＢＷＴモードによるデータの書き込みは、例えば、可変抵抗素子ＶＲにデータ「０」あるいは「１」を書き込むための電圧が低い方のデータを書き込む場合に用いることが出来る。
【００１８】
本実施形態の半導体記憶装置においては、プリチャージ状態を経ないで、選択メモリセルＶＲ１のデータを読み出すＳＢＲＤモードを有する為、迅速な読み出し動作が可能となる。また、ＳＢＲＤモードにおいては、選択ワード線ＷＬ０の電圧のみが昇圧されるため、プリチャージ状態を経て読み出し動作を行う場合に比べて消費電力を軽減することが出来る。尚、行制御回路２０の電圧生成回路（２２乃至２７）、及び、列制御回路３０の電圧生成回路（３２乃至３７）は、便宜的に各動作モードに応じた所定の電圧が生成する個別の電圧生成回路として示しているが、制御回路４０からの制御に応じて、夫々、スタンバイ電圧、ＳＢＲＤ電圧、ＳＢＷＴ電圧、ＲＥＡＤ電圧、ＷＲＩＴＥ電圧、あるいはＰＲＣＨ電圧を生成する回路構成であっても良い。
【００１９】
（第２の実施形態）
図２は、第２の実施形態の半導体記憶装置の駆動方法を説明する為の図である。駆動方法を状態遷移図で示している。本実施形態においては、スタンバイモード（１００）から選択メモリセルのデータを読み出すＳＢＲＤモード（６００）へ直接移行（１０６）するモードを有する。ＳＢＲＤモード（６００）においては、選択メモリセルが接続された選択ワード線、あるいは、選択メモリセルが接続された選択ビット線の一方の電圧のみを変化させて選択メモリセルのデータを読み出す。ＳＢＲＤモード（６００）からスタンバイモード（１００）に移行（１６１）するモードを有し、プリチャージ状態（２００）に移行（６０２）するモードを有する。
【００２０】
本実施形態においては、スタンバイモード（１００）から直接、選択メモリセルにデータを書き込むＳＢＷＴモード（７００）へ移行（１０７）するモードを有する。ＳＢＷＴモード（７００）においては、選択メモリセルが接続された選択ワード線、あるいは、選択メモリセルが接続された選択ビット線の一方の電圧のみを変化させて選択メモリセルにデータを書き込む。ＳＢＷＴモード（７００）からスタンバイモード（１００）に移行（１７１）するモードを有し、ＳＢＷＴモード（７００）からプリチャージ状態（２００）に移行（７０２）するモードを有する。
【００２１】
本実施形態においては、プリチャージ状態（２００）から読み出し動作（３００）に移行（２０３）するモードを有する。読み出し動作（３００）からプリチャージ状態（２００）に移行（２６２）するモードを有し、読み出し動作（３００）からスタンバイモード（１００）に移行（３０１）するモードを有する。
【００２２】
本実施形態においては、プリチャージ状態（２００）から書き込み動作（４００）に移行（２０４）するモードを有する。書き込み動作（４００）からプリチャージ状態（２００）に移行（２４２）するモードを有し、書き込み動作（４００）からスタンバイモード（１００）に移行（４０１）するモードを有する。
【００２３】
本実施形態においては、スタンバイモード（１００）からプリチャージ状態（２００）に移行（１０１）し、プリチャージ状態（２００）からスタンバイモード（１００）に移行（１０２）するモードを有する。
【００２４】
本実施形態においては、全てのメモリセルのデータをリセットするリセットモード（５００）を有する。例えば、プリチャージ状態（２００）を経てリセットモード（５００）へ移行（２０５）するモードを有し、リセットモード（５００）の後、プリチャージ状態（２００）に移行（２５２）するモードを有する。また、リセットモード（５００）の後、スタンバイモード（１００）に移行（５０１）するモードを有する。例えば、全てのメモリセルにデータ「０」を書き込む書き込み電圧ＷＲＩＴＥ電圧を行選択回路２１、及び列選択回路３１からワード線（ＷＬ０乃至ＷＬｎ）及びビット線（ＢＬ０乃至ＢＬｎ）に供給することにより全てのメモリセルに「０」を書き込み、全てのメモリセルをリセットすることが出来る。
【００２５】
本実施形態においては、プリチャージ状態（２００）を経ないで選択メモリセルＶＲ１のデータを直接読むＳＢＲＤモード（６００）、及び、選択メモリセルＶＲ１に直接データを書き込むＳＢＷＴモード（７００）を有する。これにより、選択メモリセルＶＲ１から迅速にデータを読み出すことが可能であり、また、選択メモリセルへ迅速にデータを書き込むことが出来る。尚、各モードへは、制御回路４０の制御の下、行選択回路２１と列選択回路３１を介して、各モードに対応した電圧をワード線（ＷＬ０乃至ＷＬｎ）とビット線（ＢＬ０乃至ＢＬｎ）に夫々供給することにより移行させることが出来る。
【００２６】
（第３の実施形態）
図３は、第３の実施形態の半導体記憶装置の駆動方法を説明する為の図である。駆動方法を状態遷移図で示している。既述の実施形態に対応する構成には、同一の符号を付している。本実施形態においては、図２において説明した各モードの内、スタンバイモード（１００）、ＳＢＲＤモード（６００）、プリチャージ状態（２００）、読み出しモード（３００）、及び書き込みモード（４００）を有する。ＳＢＲＤモード（６００）へは、選択メモリセルＶＲ１が接続された選択ワード線ＷＬ０、あるいは、選択メモリセルＶＲ１が接続された選択ビット線ＢＬ０の一方の電圧のみを変化させることにより、スタンバイモード（１００）から移行させることが出来る。
【００２７】
本実施形態においては、プリチャージ状態（２００）を経ないで、直接、選択メモリセルＶＲ１のデータを読むＳＢＲＤモード（６００）を有する。これにより、選択メモリセルＶＲ１から迅速にデータを読み出すことが可能である。プリチャージ状態（２００）を経ないでＳＢＲＤモード（６００）に移行する為、データの読み出しまでのプリチャージ状態ＰＲＣＨが省略され、消費電力を削減することが出来る。
【００２８】
（第４の実施形態）
図４は、第４の実施形態の半導体記憶装置の駆動方法を説明する為の図である。本実施形態においては、スタンバイモードＳＴＢＹ、ＳＢＲＤモードＳＢＲＤ、書き込みモードＷＲＩＴＥ、読み出しモードＲＥＡＤ、及びプリチャージ状態ＰＲＣＨを備える場合の駆動方法の実施形態である。図３の状態遷移図が示す実施形態に対応した駆動方法の実施形態である。
【００２９】
スタンバイモードにおいては、全てのワード線（ＷＬ０乃至ＷＬｎ）、及び全てのビット線（ＢＬ０乃至ＢＬｎ）に接地電位ＶＳＳが印加される。スタンバイモードからＳＢＲＤモードに移行して選択メモリセルＶＲ１のデータを読み出す場合には、選択メモリセルＶＲ１が接続された選択ワード線ＷＬ０にＳＢＲＤ電圧ＶＳＢＲＤが印加される。ＳＢＲＤ電圧ＶＳＢＲＤは、選択メモリセルＶＲ１の抵抗値が変化してデータが破壊されることのない電圧に設定される。また、ＳＢＲＤ電圧ＶＳＢＲＤの印加時間は、ＳＢＲＤ電圧ＶＳＢＲＤの印加によりメモリセルＶＲ１の抵抗値が変化しない程度の時間に設定する。
【００３０】
本実施形態においては、ＳＢＲＤモードの後に、プリチャージ状態に移行させる。例えば、行制御回路２０のプリチャージ電圧生成回路２７のプリチャージ電圧ＰＲＣＨ電圧を行選択回路２１を介して全ワード線（ＷＬ０乃至ＷＬｎ）に印加する。また、同時に、列制御回路３０のプリチャージ電圧生成回路３７のプリチャージ電圧ＰＲＣＨ電圧を列選択回路３１を介して全ビット線（ＢＬ０乃至ＢＬｎ）に印加する。
【００３１】
選択メモリセルＶＲ１にデータ「１」を書き込む場合には、例えば、選択ワード線ＷＬ０に書き込み電圧ＷＲＩＴＥ電圧として電源電圧ＶＤＤを印加する。同時に、選択ビット線ＢＬ０に書き込み電圧ＷＲＩＴＥ電圧として接地電位ＶＳＳを印加する。これにより、選択メモリセルＶＲ１の両端には、電源電圧ＶＤＤに等しい電圧が印加される。電源電圧ＶＤＤに等しい電圧の印加で、選択メモリセルＶＲ１の抵抗値を変化させ、データ「１」を書き込むことが出来る。
【００３２】
選択メモリセルＶＲ１にデータ「１」を書き込んだ後、全ワード線（ＷＬ０乃至ＷＬｎ）及び全ビット線（ＢＬ０乃至ＢＬｎ）にプリチャージ電圧ＶＰＲＣＨを印加してプリチャージ状態に移行させる。
【００３３】
次に、選択メモリセルＶＲ１にデータ「０」を書き込む場合には、例えば、選択ワード線ＷＬ０に接地電位ＶＳＳを印加する。同時に、選択ビット線ＢＬ０に電源電圧ＶＤＤを印加する。これにより、選択メモリセルＶＲ１の両端には、絶対値が電源電圧ＶＤＤに等しくデータ「１」の書き込みの場合とは逆極性の電圧が印加される。これにより選択メモリセルＶＲ１の抵抗値を変化させ、データ「０」を書き込むことが出来る。
【００３４】
選択メモリセルＶＲ１にデータ「０」を書き込んだ後、全ワード線（ＷＬ０乃至ＷＬｎ）及び全ビット線（ＢＬ０乃至ＢＬｎ）にプリチャージ電圧ＰＲＣＨ電圧を印加してプリチャージ状態に移行させる。
【００３５】
次に、選択メモリセルＶＲ１のデータを読む読み出しモードＲＥＡＤに移行する。読み出しモードＲＥＡＤにおいては、選択メモリセルＶＲ１が接続された選択ワード線ＷＬ０の電圧に読み出し電圧ＶＲＥＡＤＷを印加する。同時に、選択メモリセルＶＲ１が接続された選択ビット線ＢＬ０に読み出し電圧ＶＲＥＡＤＢを印加する。例えば、選択ワード線ＷＬ０に印加される読み出し電圧ＶＲＥＡＤＷは、プリチャージ電圧ＶＰＲＣＨからわずかに高い電圧であり、選択ビット線ＢＬ０に印加される読み出し電圧ＶＲＥＡＤＢは、プリチャージ電圧ＶＰＲＣＨからわずかに低い電圧である。選択ワード線ＷＬ０に印加される読み出し電圧ＶＲＥＡＤＷと選択ビット線ＢＬ０に印加される読み出し電圧ＶＲＥＡＤＢの電圧差は、選択メモリセルＶＲ１の抵抗値を変化させてデータを破壊することのない範囲に設定する。
【００３６】
本実施形態においては、接地電位ＶＳＳが全ワード線、及び全ビット線に印加されたスタンバイモードＳＴＢＹから、選択ワード線ＷＬ０の電圧のみを変化させて選択メモリセルＶＲ１のデータを読み出すＳＢＲＤモードを有する。従って、プリチャージ状態を経ることなく選択メモリセルＶＲ１のデータの読み出しを迅速に行うことが出来る。また、プリチャージ状態を経ないでＳＢＲＤモードに移行する為、プリチャージ状態を経ることによる電力消費を軽減することが出来る。
【００３７】
（第５の実施形態）
図５は、第５の実施形態の半導体記憶装置の駆動方法を説明する為の図である。本実施形態においては、ＳＢＲＤモードにおいて、非選択ビット線の電位が、電圧ΔＶだけ昇圧される。これにより非選択の可変抵抗素子ＶＲが接続された非選択のビット線（ＢＬ１乃至ＢＬｎ）と選択ワード線ＷＬ０との間の電圧差が小さくなる為、消費電力を軽減することが出来る。
【００３８】
非選択ビット線の電位を電圧ΔＶ分だけ昇圧することにより、非選択ビット線と非選択ワード線との間に電圧差が生じるが、微小電圧に対しては電流が流れない非線形の特性を有する可変抵抗素子を用いることにより、電圧ΔＶの印加により非選択ビット線と非選択ワード線との間に非選択の可変抵抗素子を介して電流が流れる事態を回避することが出来る。ＳＢＲＤモードの後の動作モードの遷移は、第４の実施形態の場合と同様である。
【００３９】
本実施形態においては、ＳＢＲＤモードにおいて、非選択ビット線の電位を電圧ΔＶだけ昇圧する。これにより、非選択の可変抵抗素子ＶＲが接続された非選択のビット線と選択ワード線との間の電圧差が小さくなる為、消費電力を軽減することが出来る。ＳＢＲＤモードにおける消費電力を抑制することが出来る。
【００４０】
（第６の実施形態）
図６は、第６の実施形態の半導体記憶装置の駆動方法を説明する為の図である。本実施形態においては、スタンバイモードにおいて、全ワード線（ＷＬ０乃至ＷＬｎ）と全ビット線（ＢＬ０乃至ＢＬｎ）に対して電源電圧ＶＤＤが印加される。
【００４１】
本実施形態においては、ＳＢＲＤモードにおいては、選択メモリセルＶＲ１が接続される選択ビット線ＢＬ０の電圧のみがＳＢＲＤ電圧ＶＳＢＲＤまで下げられる。これにより、選択メモリセルＶＲ１の両端には電圧差（ＶＤＤ−ＶＳＢＲＤ）が生じ、この電圧差により選択メモリセルＶＲ１のデータが読み出される。
【００４２】
以降、プリチャージ状態，データ（１）の書き込みＷＲＩＴＥ（１）、プリチャージ状態、データ（０）の書き込みＷＲＩＴＥ（０）、プリチャージ状態、読み出しモードＲＥＡＤを経て、スタンバイモードに移行する。
【００４３】
本実施形態においては、電源電圧ＶＤＤが全ワード線（ＷＬ０乃至ＷＬｎ）、及び全ビット線（ＢＬ０乃至ＢＬｎ）に印加されたスタンバイモードから、選択ビット線ＢＬ０の電圧のみを変化させて選択メモリセルＶＲ１のデータを読み出すＳＢＲＤモードを有する。従って、プリチャージ状態を経ることなく選択メモリセルＶＲ１のデータの読み出しを迅速に行うことが出来る。また、スタンバイモードから直接ＳＢＲＤモードに移行する為、プリチャージ状態を経ることによる電力消費を軽減することが出来る。
【００４４】
（第７の実施形態）
図７は、第７の実施形態の半導体記憶装置の駆動方法を説明する為の図である。本実施形態においては、ＳＢＲＤモードにおいて、非選択ワード線（ＷＬ１乃至ＷＬｎ）の電位が、電圧ΔＶだけ降圧される。これにより非選択の可変抵抗素子ＶＲが接続された非選択のワード線（ＷＬ１乃至ＷＬｎ）と選択ビット線ＢＬ０との間の電圧差が小さくなる為、消費電力を軽減することが出来る。
【００４５】
非選択ワード線の電位を電圧ΔＶ分だけ降圧することにより、非選択ワード線と非選択ビット線との間に電圧差が生じるが、微小電圧に対しては電流が流れない非線形の特性を有する可変抵抗素子を用いることにより、非選択ワード線との間に生じる電圧差ΔＶの印加により非選択の可変抵抗素子を介して電流が流れる事態を回避することが出来る。ＳＢＲＤモードの後の動作モードの遷移は、第６の実施形態の場合と同様である。
【００４６】
本実施形態においては、ＳＢＲＤモードにおいて、非選択ワード線の電位を可変抵抗素子の抵抗値が変化しない程度の電圧で降圧する。これにより、ＳＢＲＤモードにおける消費電力を軽減することが出来る。
【００４７】
（第８の実施形態）
図８は、第８の実施形態の半導体記憶装置の駆動方法を説明する為の図である。本実施形態においては、スタンバイモードから選択メモリセルにデータ「１」を書き込むＳＢＷＴモードを有する。すなわち、全ワード線（ＷＬ０乃至ＷＬｎ）及び全ビット線（ＢＬ０乃至ＢＬｎ）に接地電位ＶＳＳが印加されたスタンバイモードから、選択ワード線ＷＬ０に昇圧したＳＢＷＴ電圧ＶＳＢＷＴを印加して選択メモリセルＶＲ１にデータを書き込むＳＢＷＴモードを有する。
【００４８】
可変抵抗素子ＶＲへのデータ「０」と「１」を書き込む電圧が異なる場合、データ書き込みに要する電圧が低い方のデータを書き込む場合にＳＢＷＴモードを用いることが出来る。
【００４９】
ＳＢＷＴモードの後に、プリチャージ状態に移行する。プリチャージ状態においては、全ワード線（ＷＬ０乃至ＷＬｎ）及び全ビット線（ＢＬ０乃至ＢＬｎ）にプリチャージ電圧ＶＰＲＣＨが印加される。
【００５０】
次に、選択メモリセルＶＲ１にデータ「０」を書き込む。選択ワード線ＷＬ０に、書き込み電圧として接地電位ＶＳＳを印加し、選択ビット線ＢＬ０に書き込み電圧として電源電圧ＶＤＤを印加して、選択メモリセルＶＲ１にデータ「０」を書き込む。
【００５１】
データ「０」の書き込みの後、プリチャージ状態に移行する。プリチャージ状態では、全ワード線（ＷＬ０乃至ＷＬｎ）に行選択回路２１を介してプリチャージ電圧ＶＰＲＣＨが印加され、全ビット線（ＢＬ０乃至ＢＬｎ）に列選択回路３１からプリチャージ電圧ＶＰＲＣＨが印加される。
【００５２】
読み出しモードＲＥＡＤにおいては、選択ワード線ＷＬ０に読み出し電圧ＶＲＥＡＤＷが印加され、選択ビット線ＢＬ０に読み出し電圧ＶＲＥＡＤＢが印加される。読み出し電圧ＶＲＥＡＤＷはプリチャージ電圧ＶＰＲＣＨからわずかに高い電圧であり、読み出し電圧ＶＲＥＡＤＢはプリチャージ電圧ＶＰＲＣＨからわずかに低い電圧である。読み出し電圧ＶＲＥＡＤＷと読み出し電圧ＶＲＥＡＤＢの電圧差（ＶＲＥＡＤＷ−ＶＲＥＡＤＢ）が、選択メモリセルＶＲ１からのデータ読み出しに利用される。
【００５３】
本実施形態によれば、スタンバイモードからプリチャージ状態を経ないで、直接選択メモリセルＶＲ１にデータを書き込むＳＢＷＴモードを有する。従って、プリチャージ状態を経ることなく選択メモリセルＶＲ１へのデータの書き込みを迅速に行うことが出来る。また、スタンバイモードから直接ＳＢＷＴモードに移行する為、プリチャージ状態を経ることによる電力消費を軽減することが出来る。
【００５４】
図９は、可変抵抗素子の特性を説明する為の図である。横軸に電圧の印加時間（ｔ）、縦軸に抵抗（Ｒ）を示す。既述の実施形態のメモリセルである可変抵抗素子ＶＲの特性としては、例えば、可変抵抗素子ＶＲの両端に高い電圧、例えば、電源電圧ＶＤＤを印加した場合には、実線（ｉ）で示す様に時間ｔ１のタイミングで抵抗値が増加する。可変抵抗素子ＶＲの両端に低い電圧、例えば、電源電圧ＶＤＤと接地電位ＶＳＳの中間電圧を印加した場合には、実線（ｉｉ）で示す様に、時間ｔ２のタイミングで抵抗値が増加する。従って、印加電圧とその印加時間の設定によって、抵抗値に応じたデータを選択メモリセルＶＲ１に書き込むことが出来る。
【００５５】
（第９の実施形態）
図１０は、センスアンプの一つの実施形態を示す図である。本実施形態のセンスアンプは、選択メモリセル８０の一端が接続される端子９２を備える。端子９２には、選択ワード線の電圧ＶＷＬが印加される。端子９４には、ダミーセル８１の一端が接続される。ダミーセル８１は、所定のデータ「１」あるいは「０」に対応した抵抗値を有する。ダミーセル８１は、選択メモリセル８０と同様、可変抵抗素子ＶＲが用いられる。端子９４には、選択ワード線の電圧ＶＷＬが印加される。
【００５６】
選択メモリセル８０の他端は、ＮＭＯＳトランジスタ６０のドレインとゲートに接続される。ＮＭＯＳトランジスタ６１のゲートがＮＭＯＳトランジスタ６０のゲートに接続される。ＮＭＯＳトランジスタ６０と６1はカレントミラー回路を構成する。ＮＭＯＳトランジスタ６０のソースは、ＮＭＯＳトランジスタ７１のドレインに接続される。ＮＭＯＳトランジスタ６１のソースは、ＮＭＯＳトランジスタ７２のドレインに接続される。
【００５７】
ダミーセル８１の他端は、ＮＭＯＳトランジスタ６３のドレインとゲートに接続される。ＮＭＯＳトランジスタ６２のゲートがＮＭＯＳトランジスタ６３のゲートに接続される。ＮＭＯＳトランジスタ６２と６３はカレントミラー回路を構成する。ＮＭＯＳトランジスタ６３のソースは、ＮＭＯＳトランジスタ７４のドレインに接続される。ＮＭＯＳトランジスタ６２のソースは、ＮＭＯＳトランジスタ７３のドレインに接続される。ＮＭＯＳトランジスタ７１乃至７４のゲートは端子７０に接続される。端子７０には、センスアンプの動作を制御する制御信号Ｓ／Ａが印加される。制御信号Ｓ／ＡがＨレベルの時、センスアンプが動作状態になり、読み出し動作となる。ＮＭＯＳトランジスタ（７１乃至７４）のソースは端子７５に接続される。端子７５には、選択ビット線ＢＬ０に印加される電圧ＶＢＬが印加される。
【００５８】
ＮＭＯＳトランジスタ６２のドレインは、ＰＭＯＳトランジスタ９１のドレインに接続される。ＮＭＯＳトランジスタ６１のドレインは、ＰＭＯＳトランジスタ９０のドレインとゲートに接続される。ＰＭＯＳトランジスタ９０のゲートはＰＭＯＳトランジスタ９１のゲートに接続される。ＰＭＯＳトランジスタ９０と９１はカレントミラー回路を構成する。ＰＭＯＳトランジスタ（９０、９１）のソースは端子９３に接続される。端子９３には電源電圧ＶＤＤが印加される。
【００５９】
読み出し動作（ＳＢＲＤ、ＲＥＡＤ）時には、端子７０に印加される制御信号Ｓ／ＡがＨレベルになる。制御信号Ｓ／ＡによりＮＭＯＳトランジスタ７１乃至７４がオンとなり、選択メモリセル８０とダミーセル８１に電流を供給する。選択メモリセル８０とダミーセル８１の抵抗値の違いに応じて端子９５の出力電圧が異なる。選択メモリセル８０の抵抗がダミーセル８１より小さい場合には、カレントミラー回路を構成するＰＭＯＳトランジスタ９０とＰＭＯＳトランジスタ９１のゲート電圧が下がり、ＰＭＯＳトランジスタ９１のドレイン電圧が上昇して、端子９５の電圧はＨｉｇｈになる。逆に、選択メモリセル８０の抵抗がダミーセル８１より大きい場合には、カレントミラー回路を構成するＰＭＯＳトランジスタ９０とＰＭＯＳトランジスタ９１のゲート電圧が上がり、ＰＭＯＳトランジスタ９１のドレイン電圧が低下して、端子９５の電圧はＬｏｗになる。端子９５の電圧を検知することにより、選択メモリセル８０の抵抗値とダミーセル８１の抵抗値との大小関係がわかる為、選択メモリセル８０に書き込まれたデータを読み出すことが出来る。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１０  メモリセルアレイ、２０  行制御回路、２１  行選択回路、２２乃至２７  電圧生成回路、３０  列制御回路、３１  列選択回路、３２乃至３７  電圧生成回路、４０  制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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