(57)【要約】【課題】不所望に外部電源が遮断されようとする際に行われる被駆動装置の初期化のための制御が電源遮断によって途中で途切れることなく確実に完了させる。【解決手段】第１外部電源電圧（ＩＯＶＣＣ）から第１内部電源電圧（ＶＤＤ）を生成し、第１外部電源電圧よりも絶対値的に電圧の高い第２外部電源電圧（ＶＳＰ）から第２内部電源電圧（ＡＶＤＤ）を生成する電源回路に、外部電源電圧が遮断されようとする異常を検出しして初期化シーケンスを開始させる検出回路（２２，２３）と、検出回路が第１外部電源電圧の異常を検出したとき第２外部電源電圧を動作電源として第１内部電源電圧の低下を補う補助アンプ（２１）と、補助アンプの参照電圧（ＶＲｄｉｖ）のサンプルホールド回路（ＳＨ１）を設け、サンプルホールド回路は第１外部電源電圧の異常検出に基づいてホールド状態にされる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１外部電源電圧に基づいて第１内部電源電圧を生成すると共に前記第１外部電源電圧よりも絶対値的に電圧の高い第２外部電源電圧に基づいて第２内部電源電圧を生成する電源回路と、
前記第１内部電源電圧及び第２内部電源電圧を動作電源に利用して外部の被駆動装置を駆動制御する内部回路と、
前記第１内部電源電圧を動作電源として動作し、前記内部回路によって駆動された被駆動装置の状態を前記内部回路によって初期化させる初期化シーケンス回路と、を有する半導体集積回路であって、
前記電源回路は、前記第１外部電源電圧が遮断されようとする異常又は前記第２外部電源電圧が遮断されようとする異常の何れを検出した場合にも前記初期化シーケンス回路に前記初期化を開始させる検出回路と、
前記検出回路が前記第１外部電源電圧の前記異常を検出した場合に前記第２外部電源電圧を動作電源として前記第１内部電源電圧の低下を補う補助アンプと、
前記補助アンプの入力に接続されていて前記補助アンプの出力電圧を規定するための参照電圧のサンプルホールド回路と、を有し、
前記サンプルホールド回路は、前記検出回路による前記第１外部電源電圧の異常検出に基づいてホールド状態にされる、半導体装置。
【請求項２】
請求項１において、前記補助アンプの出力電圧は第１内部電源電圧の期待値電圧に対して不所望な最大ドロップ電圧以上低く且つ動作保証最低電圧よりも高い電圧である、半導体装置。
【請求項３】
請求項２において、前記電源回路は、前記第１外部電源電圧を動作電源に用いて基準電圧を生成する基準電圧生成回路と、前記基準電圧生成回路で生成された基準電圧を分圧する分圧回路と、前記第１外部電源電圧を動作電源として前記第１内部電源電圧を生成する主アンプを有し、
前記分圧回路から出力される分圧電圧を前記補助アンプの参照電圧とし、
前記基準電圧を前記主アンプの参照電位とする、半導体装置。
【請求項４】
請求項３において、前記主アンプは、前記基準電圧を参照電位として一方の入力端子に受け他方の入力端子にその出力からのフィードバック電圧を受けるオペアンプを備える、半導体装置。
【請求項５】
請求項４において、前記補助アンプは、前記分圧電圧を一方の入力端子に受け他方の入力端子にその出力からのフィードバック電圧を受けるオペアンプを備える、半導体装置。
【請求項６】
請求項３において、前記サンプルホールド回路として、前記補助アンプの前記参照電圧の入力端子に結合された第１容量素子と、その結合ノードに前記分圧電圧を選択的に供給可能とする第１スイッチ素子とを有する第１サンプルホールド回路を備え、
前記検出回路は前記第１外部電源電圧の異常検出によって前記第１スイッチ素子をオフ状態に変化させる、半導体装置。
【請求項７】
請求項３において、前記電源回路は、前記主アンプの参照電圧の入力端子に結合された第２容量素子と、その結合ノードに前記基準電圧を選択的に供給可能とする第２スイッチ素子とを有する第２サンプルホール回路を備え、
前記検出回路は前記第１外部電源電圧の異常検出によって前記第２スイッチ素子をオフ状態に変化させる、半導体装置。
【請求項８】
請求項１において、前記検出回路は前記第１外部電源電圧の前記異常を検出する第１検出回路を有し、
前記第１検出回路は、第１外部電源電圧を動作電源とし、一方の入力端子に前記基準電圧を入力し、他方の入力端子に第１外部電源電圧の第１分圧電圧を入力する第１コンパレータと、前記第１内部電源電圧を動作電源として前記第１コンパレータの出力に応じた出力を形成する第１出力回路とを有し、
前記第１外部電源電圧が前記異常になる前の第１分圧電圧は前記基準電圧よりも高い電圧である、半導体装置。
【請求項９】
請求項８において、前記検出回路は前記第２外部電源電圧の前記異常を検出する第２検出回路を有し、
前記第２検出回路は、第２外部電源電圧を動作電源とし、一方の入力端子に前記基準電圧を入力し、他方の入力端子に第２外部電源電圧の第２分圧電圧を入力する第２コンパレータと、前記第１内部電源電圧を動作電源として前記第２コンパレータの出力に応じた出力を形成する第２出力回路とを有し、
前記第２外部電源電圧が前記異常になる前の第２分圧電圧は前記基準電圧よりも高い電圧である、半導体装置。
【請求項１０】
ホスト装置と、前記ホスト装置の制御を受ける駆動装置と、前記駆動装置によって駆動される被駆動装置と、電池電源部とを有する電子機器であって、
前記駆動装置は、前記電池電源部から第１外部電源電圧及び前記第１外部電源電圧よりも絶対値的に電圧の高い第２外部電源電圧を受け、第１外部電圧に基づいて第１内部電源電圧を生成すると共に前記第２外部電源電圧に基づいて第２内部電源電圧を生成する電源回路と、
前記第１内部電源電圧及び第２内部電源電圧を動作電源に利用して前記被駆動装置を駆動制御する内部回路と、
前記第１内部電源電圧を動作電源として動作し、前記内部回路によって駆動された被駆動装置の状態を前記内部回路によって初期化させる初期化シーケンス回路と、を有し、
前記電源回路は、前記第１外部電源電圧が遮断されようとする異常又は前記第２外部電源電圧が遮断されようとする異常の何れを検出した場合にも前記初期化シーケンス回路に前記初期を開始させる検出回路と、
前記検出回路が前記第１外部電源電圧の前記異常を検出した場合に前記第２外部電源電圧を動作電源として前記第１内部電源電圧の低下を補う補助アンプと、
前記補助アンプの入力に接続されていて前記補助アンプの出力電圧を規定するための参照電圧のサンプルホールド回路と、を有し、
前記サンプルホールド回路は、前記検出回路による前記第１外部電源電圧の異常検出に基づいてホールド状態にされる、電子機器。
【請求項１１】
請求項１０において、前記補助アンプの出力電圧は第１内部電源電圧の期待値電圧に対して不所望な最大ドロップ電圧以上低く且つ動作保証最低電圧よりも高い電圧である、電子機器。
【請求項１２】
請求項１１において、前記電源回路は、前記第１外部電源電圧を動作電源に用いて基準電圧を生成する基準電圧生成回路と、前記基準電圧生成回路で生成された基準電圧を分圧する分圧回路と、前記第１外部電源電圧を動作電源として前記第１内部電源電圧を生成する主アンプを有し、
前記分圧回路から出力される分圧電圧を前記補助アンプの参照電圧とし、
前記基準電圧を前記主アンプの参照電位とする、電子機器。
【請求項１３】
請求項１２において、前記サンプルホールド回路として、前記補助アンプの参照電圧の入力端子に結合された第１容量素子と、その結合ノードに前記分圧電圧を選択的に供給可能とする第１スイッチ素子とを有する第１サンプルホールド回路を備え、
前記検出回路は前記第１外部電源電圧の異常検出によって前記第１スイッチ素子をオフ状態に変化させる、電子機器。
【請求項１４】
請求項１２において、前記電源回路は、前記主アンプの参照電圧の入力端子に結合された第２容量素子と、その結合ノードに前記基準電圧を選択的に供給可能とする第２スイッチ素子とを有する第２サンプルホール回路を備え、
前記検出回路は前記第１外部電源電圧の異常検出によって前記第２スイッチ素子をオフ状態に変化させる、電子機器。
【請求項１５】
請求項１０において、前記検出回路は前記第１外部電源電圧の前記異常を検出する第検出回路を有し、
前記第１検出回路は、第１外部電源電圧を動作電源とし、一方の入力端子に前記基準電圧を入力し、他方の入力端子に第１外部電源電圧の第１分圧電圧を入力する第１コンパレータと、前記第１内部電源電圧を動作電源として前記第１コンパレータの出力に応じた出力を形成する第１出力回路とを有し、
前記第１外部電源電圧が前記異常になる前の第１分圧電圧は前記基準電圧よりも高い電圧である、電子機器。
【請求項１６】
請求項１５において、前記検出回路は前記第２外部電源電圧の前記異常を検出する第２検出回路を有し、
前記第２検出回路は、第２外部電源電圧を動作電源とし、一方の入力端子に前記基準電圧を入力し、他方の入力端子に第２外部電源電圧の第２分圧電圧を入力する第２コンパレータと、前記第１内部電源電圧を動作電源として前記第２コンパレータの出力に応じた出力を形成する第２出力回路とを有し、
前記第２外部電源電圧が前記異常になる前の第２分圧電圧は前記基準電圧よりも高い電圧である、電子機器。
【請求項１７】
請求項１０において、前記被駆動装置は複数個の表示素子がマトリクス状に配置された表示パネルであり、
前記初期化シーケンス回路は前記表示パネルの表示素子が保持する信号を初期化させる、電子機器。
【請求項１８】
請求項１７において、前記表示パネルは液晶表示パネルであり、
前記初期化シーケンス回路は、前記液晶表示パネルの表示素子が保持する電荷を引き抜いて前記表示素子が保持する信号を初期化させる、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置や電子機器における不所望な電源異常に対処するための制御技術に係り、例えば液晶表示ドライバに適用して有効な技術に関する。
【背景技術】
【０００２】
液晶ドライバ等の駆動系の半導体装置へ供給される外部電源が遮断されるような場合には、その半導体装置の動作が不可能になるまでの間に液晶表示パネル等の被駆動装置の状態を初期化してやることが必要になる。例えば、液晶表示ドライバの場合には、動作電源が遮断されたときに液晶表示パネルの画素に不所望な電荷情報が残留して液晶表示素子に特性劣化などを生じないようにするためである。そのために、液晶表示パネルの各画素の電荷情報を放電させるなどの表示オフシーケンス処理などと称される初期化処理が行われている。この処理は、例えば、液晶表示パネルのゲートラインを一括選択して夫々のソース電極に所定電位を与えることによって各素子の保持電荷を引き抜く処理であり、その制御は液晶ドライバのロジック回路が行なう。
【０００３】
通常液晶ドライバは外部からロジック用の外部電源電圧とそれよりもレベルの高い駆動用の電源電圧を外部電源回路からもらっている。この関係から、レベルの高い駆動用の外部電源電圧が所定レベル以下になったことを表示オフシーケンス処理の開始条件とすることができる。例えば特許文献１でもこれと同様の処理を行なっている。
【０００４】
そのような表示オフシーケンス処理は駆動電圧よりも低い電圧の所謂ロジック電圧で動作するロジック回路が制御する。特許文献２では、駆動電源の電圧低下に基づいて上記応答処理を開始しようとしても、その途中で或いは先にロジック電源が低下して応答処理を完了できない場合があることを考慮した。即ち、ロジック電源の電圧低下を検出して応答処理を開始しようとする。特許文献３では駆動電源の電圧低下又はロジック電源の電圧低下の何れの場合にも応答処理を開始しようとする。特許文献３ではロジック電源の電圧低下に起因して応答処理を開始したときにはロジック回路の動作電源は駆動電源の電圧を降圧して用いるように考慮されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１７０３４９号公報
【特許文献２】特開２０１４−０１０２３１号公報
【特許文献３】特開２０１４−２０２７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は不所望に電源遮断されようとする異常に対して表示オフシーケンス処理のような初期化処理を開始するための検出技術について検討した。これによれば、従来は外部電源の電圧低下を検出して応答処理を開始していた。その場合に、特許文献１のように駆動電源の電圧低下に基づいて初期化処理を開始しても当該初期化処理を制御するロジック回路の電源が必ず維持されるとは限らない。例えばバッテリー駆動される携帯端末のような電子機器のバッテリーが外れた場合に駆動電源と共にロジック電源の電圧も不所望に低下して電源遮断を生ずる。このとき、ロジック電源の低下を緩和させるのに大きな電源安定化容量素子を外付けする対策を行なうことができるが、回路素子の増大と回路の大型化並びに組立工数の増加を招くことになる。特許文献２も同様である。特許文献３の場合には必ずしも駆動電源が所要電圧に維持される保証はなく、同じく安定化容量素子の外付けが必要になる。
【０００７】
本発明の目的は、不所望に外部電源が遮断されようとする際に行なわれる被駆動装置の初期化のための制御が電源遮断によって途中で途切れることなく確実に完了させることができる半導体装置、更にはそのような半導体装置を適用した電子機器を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。
【００１０】
〔１〕＜電圧が異なる複数の外部電源の何れが先に遮断される場合も被駆動装置の初期化を完了＞
本発明に係る半導体装置（１）は、第１外部電源電圧（ＩＯＶＣＣ）に基づいて第１内部電源電圧（ＶＤＤ）を生成すると共に前記第１外部電源電圧よりも絶対値的に電圧の高い第２外部電源電圧（ＶＳＰ）に基づいて第２内部電源電圧（ＡＶＤＤ）を生成する電源回路（１０）と、前記第１内部電源電圧及び第２内部電源電圧を動作電源に利用して外部の被駆動装置（２）を駆動制御する内部回路（１３〜１９）と、前記第１内部電源電圧を動作電源として動作し、前記内部回路によって駆動された被駆動装置の状態を前記内部回路によって初期化させる初期化シーケンス回路（１１）と、を有する。そして、前記電源回路は、前記第１外部電源電圧が遮断されようとする異常又は前記第２外部電源電圧が遮断されようとする異常の何れを検出した場合にも前記初期化シーケンス回路に前記初期化を開始させる検出回路（２２，２３）と、前記検出回路が前記第１外部電源電圧の前記異常を検出した場合に前記第２外部電源電圧を動作電源として前記第１内部電源電圧の低下を補う補助アンプ（２１）と、前記補助アンプの入力に接続されていて前記補助アンプの出力電圧を規定するための参照電圧（ＶＲｄｉｖ）のサンプルホールド回路（ＳＨ１）とを有する。前記サンプルホールド回路は、前記検出回路による前記第１外部電源電圧の異常検出に基づいてホールド状態にされる。
【００１１】
これによれば、第１外部電源電圧が遮断されようとすることによって参照電圧を生成する回路が影響を受けても、補助アンプに供給される参照電圧はサンプルホールド回路にホールドされることによって減衰するまでに時間的な余裕を得ることができる。しかも、ホールドするのは参照電圧であって遮断されようとする電源電圧それ自体ではないからホールドされた電圧が一瞬にして減衰されることもなく、また、サンプルホールド容量には大きな容量値の容量素も必要としない。したがって、電圧の高い第２外部電源電圧が先に遮断されようとする場合は勿論、それよりも電圧の低い第１外部電源電圧が遮断されようとする場合にも、初期化シーケンス回路の初期化制御の動作途中でその動作電源が途切れてしまう状態を回避することができ、不所望に外部電源が遮断されようとする際の被駆動装置の初期化のための制御を容易に且つ確実に行なうことができる。
【００１２】
〔２〕＜補助アンプの出力電圧は主アンプの出力電圧よりも低い＞
項１において、前記補助アンプの出力電圧は第１内部電源電圧の期待値電圧に対して不所望な最大ドロップ電圧以上低く且つ動作保証最低電圧よりも高い電圧である。
【００１３】
これにより、第１外部電源電圧が遮断されようとしていない正常状態では補助アンプは実質的に出力駆動動作を行なわずに済み、第２外部電源電圧が第１内部電源電圧生成のために無駄に使用されることを抑止できる。更に、第２内部電源電を用いる回路のスタンバイ状態において第２外部電源電圧が補助アンプで不所望に消費される状態が発生されることを未然に防止することができ、テスト動作の信頼性に資することもできる。
【００１４】
〔３〕＜基準電圧を主アンプの参照電圧とし、基準電圧の分圧電圧を補助アンプの参照電圧とする＞
項２において、前記電源回路は、前記第１外部電源電圧を動作電源に用いて基準電圧（Ｖｒｅｆ）を生成する基準電圧生成回路（１０）と、前記基準電圧生成回路で生成された基準電圧を分圧する分圧回路（３４）と、前記第１外部電源電圧を動作電源として前記第１内部電源電圧を生成する主アンプ（２０）を有し、前記分圧回路から出力される分圧電圧（ＶＲｄｉｖ）を前記補助アンプの参照電圧とし、前記基準電圧を前記主アンプの参照電位とする。
【００１５】
これによれば、第１外部電源電圧の変動に対して比較的安定した基準電圧を主アンプの参照電圧に用い、基準電圧の分圧電圧を補助アンプの参照電圧に用いるから、主アンプと補助アンプの出力電圧差を容易に形成して、第１内部電源電圧を安定的に生成することができる。
【００１６】
〔４〕＜主アンプ＞
項３において、前記主アンプは、前記基準電圧を参照電位として一方の入力端子に受け他方の入力端子にその出力からのフィードバック電圧を受けるオペアンプ（ＡＭＰ１）を備える。
【００１７】
これによれば主アンプを容易に実現することができる。
【００１８】
〔５〕＜補助アンプ＞
項４において、前記補助アンプは、前記分圧電圧を一方の入力端子に受け他方の入力端子にその出力からのフィードバック電圧を受けるオペアンプ（ＡＭＰ２）を備える。
【００１９】
これによれば補助アンプを容易に実現することができる。
【００２０】
〔６〕＜第１外部電源電圧の異常検出に応答して分圧電圧を容量にホールド＞
項３において、前記サンプルホールド回路として、前記補助アンプの参照電圧の入力端子に結合された第１容量素子（３３）と、その結合ノードに前記分圧電圧を選択的に供給可能とする第１スイッチ素子（３１）とを有する第１サンプルホールド回路を備え、前記検出回路は前記第１外部電源電圧の異常検出によって前記第１スイッチ素子をオフ状態に変化させる。
【００２１】
これにより、第１サンプルホールド回路を容易に実現することができる。
【００２２】
〔７〕＜第２外部電源電圧の異常検出に応答して分圧電圧を容量にホールド＞
項３において、前記電源回路は、前記主アンプの参照電圧の入力端子に結合された第２容量素子（３２）と、その結合ノードに前記基準電圧を選択的に供給可能とする第２スイッチ素子（３０）とを有する第２サンプルホール回路を備える。前記検出回路は前記第１外部電源電圧の異常検出によって前記第２スイッチ素子をオフ状態に変化させる。
【００２３】
これにより、第１外部電源電圧が遮断されようとすることによって参照電圧を生成する回路が影響を受けても、主アンプに供給される参照電圧は第２サンプルホールド回路にホールドされることによって減衰するまでに時間的な余裕を得ることができ、主アンプの出力をある程度維持させる機能を実現できる。この機能と補助アンプの出力機能とによって、不所望な電源遮断時において初期化シーケンス回路による初期化処理完了の確実性を更に増すことができる。
【００２４】
〔８〕＜検出回路＞
項１において、前記検出回路は前記第１外部電源電圧の前記異常を検出する第１検出回路（２２）を有する。前記第１検出回路は、第１外部電源電圧を動作電源とし、一方の入力端子に前記基準電圧を入力し、他方の入力端子に第１外部電源電圧の第１分圧電圧を入力する第１コンパレータ（２２＿ａ）と、前記第１内部電源電圧を動作電源として前記第１コンパレータの出力に応じた出力を形成する第１出力回路（２２＿ｂ）とを有する。前記第１外部電源電圧が前記異常になる前の第１分圧電圧は前記基準電圧よりも高い電圧である。
【００２５】
これによれば、前記第１外部電源電圧が前記異常になると基準電圧発生回路もその影響を受けるが、それによる基準電圧の変化は第１外部電源電圧の変化に比べて小さく、第１コンパレータの差動入力の大小関係が途中で逆転することによって前記第１外部電源電圧の前記異常を確実に検出することができる。
【００２６】
〔９〕＜検出回路＞
項８において、前記検出回路は前記第２外部電源電圧の前記異常を検出する第２検出回路（２３）を有する。前記第２検出回路は、第２外部電源電圧を動作電源とし、一方の入力端子に前記基準電圧を入力し、他方の入力端子に第２外部電源電圧の第２分圧電圧を入力する第２コンパレータ（２３＿ａ）と、前記第１内部電源電圧を動作電源として前記第２コンパレータの出力に応じた出力を形成する第２出力回路（２３＿ｂ）とを有する。前記第２外部電源電圧が前記異常になる前の第２分圧電圧は前記基準電圧よりも高い電圧である。
【００２７】
これによれば、前記第２外部電源電圧が前記異常になることにより基準電圧発生回路がその影響を受けても、それによる基準電圧の変化は第２外部電源電圧の変化に比べて小さく、第２コンパレータの差動入力の大小関係が途中で逆転することによって前記第２外部電源電圧の前記異常を確実に検出することができる。
【００２８】
〔１０〕＜電池脱落による複数の外部電源の何れが先に遮断される場合も被駆動装置の初期化を完了＞
本発明に係る電子機器（５）は、ホスト装置（３）と、前記ホスト装置の制御を受ける駆動装置（１）と、前記駆動装置によって駆動される被駆動装置（２）と、電池電源部（４）とを有する。前記駆動装置は、前記電池電源部から第１外部電源電圧及び前記第１外部電源電圧よりも絶対値的に電圧の高い第２外部電源電圧を受け、第１外部電圧に基づいて第１内部電源電圧を生成すると共に前記第２外部電源電圧に基づいて第２内部電源電圧を生成する電源回路と、前記第１内部電源電圧及び第２内部電源電圧を動作電源に利用して前記被駆動装置を駆動制御する内部回路と、前記第１内部電源電圧を動作電源として動作し、前記内部回路によって駆動された被駆動装置の状態を前記内部回路によって初期化させる初期化シーケンス回路と、を有する。前記電源回路は、前記第１外部電源電圧が遮断されようとする異常又は前記第２外部電源電圧が遮断されようとする異常の何れを検出した場合にも前記初期化シーケンス回路に前記初期を開始させる検出回路と、前記検出回路が前記第１外部電源電圧の前記異常を検出した場合に前記第２外部電源電圧を動作電源として前記第１内部電源電圧の低下を補う補助アンプと、前記補助アンプの入力に接続されていて前記補助アンプの出力電圧を規定するための参照電圧のサンプルホールド回路とを有する。前記サンプルホールド回路は、前記検出回路による前記第１外部電源電圧の異常検出に基づいてホールド状態にされる。
【００２９】
これによれば、第１外部電源電圧が遮断されようとすることによって参照電圧を生成する回路が影響を受けても、補助アンプに供給される参照電圧はサンプルホールド回路にホールドされることによって減衰するまでに時間的な余裕を得ることができる。しかも、ホールドするのは参照電圧であって遮断されようとする電源電圧それ自体ではないからホールドされた電圧が一瞬にして減衰されることもなく、また、サンプルホールド容量には大きな容量値の容量素も必要としない。したがって、電圧の高い第２外部電源電圧が先に遮断されようとする場合は勿論、それよりも電圧の低い第１外部電源電圧が遮断されようとする場合にも、初期化シーケンス回路の初期化制御の動作途中でその動作電源が途切れてしまう状態を回避することができ、不所望な電源遮断に容易に且つ確実に対処することができる。よって、電池電源部の電池脱落により複数の外部電源の何れが先に遮断される場合も被駆動装置の初期化を完了することができる。
【００３０】
〔１１〕＜補助アンプの出力電圧は主アンプの出力電圧よりも低い＞
項１０において、前記補助アンプの出力電圧は第１内部電源電圧の期待値電圧に対して不所望な最大ドロップ電圧以上低く且つ動作保証最低電圧よりも高い電圧である。
【００３１】
これによれば項２と同様の作用効果を奏する。
【００３２】
〔１２〕＜基準電圧を主アンプの参照電圧とし、基準電圧の分圧電圧を補助アンプの参照電圧とする＞
項１１において、前記電源回路は、前記第１外部電源電圧を動作電源に用いて基準電圧を生成する基準電圧生成回路と、前記基準電圧生成回路で生成された基準電圧を分圧する分圧回路と、前記第１外部電源電圧を動作電源として前記第１内部電源電圧を生成する主アンプを有する。前記分圧回路から出力される分圧電圧を前記補助アンプの参照電圧とし、前記基準電圧を前記主アンプの参照電位とする。
【００３３】
これによれば項３と同様の作用効果を奏する。
【００３４】
〔１３〕＜第１外部電源電圧の異常検出に応答して分圧電圧を容量にホールド＞
請求項１２において、前記サンプルホールド回路として、前記補助アンプの参照電圧の入力端子に結合された第１容量素子と、その結合ノードに前記分圧電圧を選択的に供給可能とする第１スイッチ素子とを有する第１サンプルホールド回路を備え、前記検出回路は前記第１外部電源電圧の異常検出によって前記第１スイッチ素子をオフ状態に変化させる。
【００３５】
これによれば項６と同様の作用効果を奏する。
【００３６】
〔１４〕＜第２外部電源電圧の異常検出に応答して分圧電圧を容量にホールド＞
項１２において、前記電源回路は、前記主アンプの参照電圧の入力端子に結合された第２容量素子と、その結合ノードに前記基準電圧を選択的に供給可能とする第２スイッチ素子とを有する第２サンプルホール回路を備え、前記検出回路は前記第１外部電源電圧の異常検出によって前記第２スイッチ素子をオフ状態に変化させる。
【００３７】
これによれば項７と同様の作用効果を奏する。
【００３８】
〔１５〕＜検出回路＞
項１０において、前記検出回路は前記第１外部電源電圧の前記異常を検出する第１検出回路を有する。前記第１検出回路は、第１外部電源電圧を動作電源とし、一方の入力端子に前記基準電圧を入力し、他方の入力端子に第１外部電源電圧の第１分圧電圧を入力する第１コンパレータと、前記第１内部電源電圧を動作電源として前記第１コンパレータの出力に応じた出力を形成する第１出力回路とを有する。前記第１外部電源電圧が前記異常になる前の第１分圧電圧は前記基準電圧よりも高い電圧である。
【００３９】
これによれば項８と同様の作用効果を奏する。
【００４０】
〔１６〕＜検出回路＞
項１５において、前記検出回路は前記第２外部電源電圧の前記異常を検出する第２検出回路を有する。前記第２検出回路は、第２外部電源電圧を動作電源とし、一方の入力端子に前記基準電圧を入力し、他方の入力端子に第２外部電源電圧の第２分圧電圧を入力する第２コンパレータと、前記第１内部電源電圧を動作電源として前記第２コンパレータの出力に応じた出力を形成する第２出力回路とを有する。前記第２外部電源電圧が前記異常になる前の第２分圧電圧は前記基準電圧よりも高い電圧である。
【００４１】
これによれば項９と同様の作用効果を奏する。
【００４２】
〔１７〕＜被駆動装置;表示パネル＞
項１０において、前記被駆動装置は複数個の表示素子がマトリクス状に配置された表示パネルであり、前記初期化シーケンス回路は前記表示パネルの表示素子が保持する信号を初期化させる。
【００４３】
これにより、外部電源が不所望に遮断されても、表示素子に不所望な信号が残らず、不所望な残像や表示素子の特性劣化を生じない。
【００４４】
〔１８〕＜液晶表示パネルの表示素子の電荷引き抜き＞
項１７において、前記表示パネルは液晶表示パネルであり、前記初期化シーケンス回路は、前記液晶表示パネルの表示素子が保持する電荷を引き抜いて前記表示素子が保持する信号を初期化させる。
【００４５】
これにより、外部電源が不所望に遮断されても、液晶表示パネルに不所望な電荷が残らず、液晶表示素子の特性劣化や画像の焼き付きを生じない。
【発明の効果】
【００４６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４７】
すなわち、不所望に外部電源が遮断されようとする際に行われる被駆動装置の初期化のための制御が電源遮断によって途中で途切れることなく確実に完了させることができる。
【図面の簡単な説明】
【００４８】
【図１】図１は本発明に係る半導体装置の一例である表示ドライバが保有する電源回路の具体例を示すブロック図である。
【図２】図２は本発明に係る半導体装置の一例である表示ドライバ及びこれを用いた電子機器の具体例を示すブロック図である。
【図３】図３は表示パネルの概略的な回路構成を例示する回路図である。
【図４】図４は第１外部電源電圧が遮断されようとする異常を検出する第１検出回路を例示する回路図である。
【図５】図５は第２外部電源電圧が遮断されようとする異常を検出する第２検出回路を例示する回路図である。
【図６】図６は第１検出回路の作用説明図である。
【図７】図７は外部アナログ電源電圧と外部ロジック電源電圧がほぼ同時に遮断されようとする異常発生時の電源電圧の遷移波形と表示オフシーケンス動作とを例示するタイミングチャートである。
【図８】図８は外部アナログ電源電圧と外部ロジック電源電圧がほぼ同時に遮断されようとする異常発生時に内部ロジック電源電圧の低下遅延対策を全く講じなかったとした場合における電源電圧の遷移波形と表示オフシーケンス動作とを例示するタイミングチャートである。
【図９】図９は外部アナログ電源電圧と外部ロジック電源電圧が遮断されようとする異常発生時に外部ロジック電源電圧の低下が外部アナログ電源電圧の低下に比べて大幅に遅れたとした場合における電源電圧の遷移波形と表示オフシーケンス動作とを例示するタイミングチャートである。
【発明を実施するための形態】
【００４９】
図２には本発明に係る半導体装置の一例として表示ドライバ及びこれを用いた電子機器が例示される。同図に示される表示ドライバ１は、特に制限されないが、必要に応じて適宜の他の回路ブロックと共に単結晶シリコンのような１個の半導体基板にＣＭＯＳ集積回路製造技術によって形成されている。
【００５０】
図２において電子機器５は、ホスト装置３と、ホスト装置３の制御を受ける駆動装置としての表示ドライバ１と、表示ドライバ１によって表示駆動される被駆動装置としての表示パネル２と、電池電源部４とを有する。電池電源部４は電子機器５の各部に動作電源電圧を供給する。ここでは表示ドライバ１に供給する外部電源電圧として外部ロジック電源電圧ＩＯＶＣＣと外部アナログ電源電圧ＶＳＰ，ＶＳＮが代表的に例示される。電子機器５が携帯通信端であればホスト装置３は携帯通信網やＷｉＦｉ通信網等に接続可能な通信部と、通信部を用いた通信プロトコル処理を行うプロトコルプロセッサ、プロトコルプロセッサの制御や種々のデータ処理制御を行うアプリケーションプロセッサ、及び補助記憶装置やその他外部インタフェース回路等の周辺装置を備えて成る。ホスト装置３の具体的な構成はそれに限定されず、電子機器５が実現しようとする機能に応じて種々変更可能である。
【００５１】
特に制限されないが、図２では表示パネル２として液晶表示パネルを用いる。この表示パネル２は図３に例示されるように、ガラス基板上に複数個の画素７０がマトリクス状に配置され、夫々の画素７０は直列接続された薄膜トランジスタ７１と液晶素子７２を有する。夫々の画素の液晶素子７２には共通電位Ｖｃｍｏが与えられる。薄膜トランジスタ７１の選択端子は対応するゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍに接続され、薄膜トランジスタ７１の信号端子はゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍに交差する方向に配置された対応するソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎに接続される。ゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの夫々の画素のラインが表示ラインとされ、表示ライン単位で画素７０の薄膜トランジスタ７１がオンされることによって表示ラインが選択され（表示ラインの走査）、表示ラインの選択期間（水平表示期間）毎にソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎから液晶素子７２に階調電圧が印加される。印加された階調電圧は薄膜トランジスタ７１がオフされることによって、次に選択されるまで液晶素子７２の容量成分に保持されて液晶素子７２のシャッタ状態を保つ。
【００５２】
図２において、表示ドライバ１は、ホスト装置３から表示データを入力し、また制御データの入出力を行うホストインタフェース回路１２と、ホストインタフェース回路１２に入力された表示データや制御データ処理する制御部１３を有する。ホストインタフェース回路１２は、画像データの入力インタフェース機能として例えば表示タイミングに同期して表示データを入力するＭＩＰＩ（Mobile Industry Processor Interface）−ＤＳＩ（Display Serial Interface）のビデオモードに準拠する動作モード（単にビデオモードとも称する）と、表示タイミングに非同期で表示データを入力するＭＩＰＩコマンドモードに準拠する動作モード（単にコマンドモードとも称する）を有する。制御データのインタフェース機能として、例えばＭＩＰＩ又はＭＤＤＩ（Mobile Display Digital Interface）などに準拠したインタフェース機能を有する。
【００５３】
制御回路１３は入力された制御データを解読して内部の動作モードを決定し、ホスト装置３から供給される表示タイミング信号や内部で生成した表示タイミング信号に同期して表示駆動制御を行う。駆動制御に用いる内部回路としてフレームバッファメモリ（ＦＢＭ）１４、データラッチ回路１５、階調電圧選択回路１６、ソースドライバ１７、ゲート制御ドライバ１８、及びＶＣＯＭドライバ１９を有する。
【００５４】
ビデオモードで入力される表示データは一緒に入力される垂直同期信号で表示フレームが規定され、一緒に入力される水平同期信号で水平同期期間が規定される。ビデオモードで入力された表示データに対して制御回路１３は一緒に入力された垂直同期信号と水平同期信号に従って表示フレームと水平同期期間を認識しながら表示ライン単位で表示データをデータラッチ回路１５にラッチし、ラッチされた表示ライン単位のデータによって階調電圧選択回路１６によって階調電圧が選択され、選択された階調電圧をソースドライバ１７が受け取ってソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎを駆動する。ゲート制御ドライバ１８は水平同期期間毎単位でゲート電極Ｇｔｄｎ＿１〜Ｇｔｄ＿ｍを順次選択する。共通電位ＶｃｏｍはＶＣＯＭドライバ１９が出力する。
【００５５】
コマンドモードで入力された表示データは一旦フレームバッファメモリ１４に格納され、格納された表示データは制御回路１３の内部で生成された水平同期信号による水平同期期間毎にデータラッチ回路１５に表示ライン単位で読み出され、ラッチされた表示ライン単位のデータによって階調電圧選択回路１６で階調電電圧が選択され、これをソースドライバ３３が受け取ってソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎを駆動する。ゲート制御ドライバ１８は水平同期期間毎単位でゲート電極Ｇｔｄｎ＿１〜Ｇｔｄｎ＿ｍを順次選択する。共通電位ＶｃｏｍはＶＣＯＭドライバ１９が出力する。
【００５６】
表示ドライバ１は電池電源４から出力される外部ロジック電源電圧ＩＯＶＣＣと外部アナログ電源電圧ＶＳＰ，ＶＳＮを電源回路１０が受け取り、内部電源電圧を生成して各部に供給する。
【００５７】
電子機器５に設けられた図示を省略する電源スイッチなどによる正規の電源遮断では、電源が動作保証電圧以下になる前に全ての画素の電荷を放電させる表示オフシーケンスを表示オフシーケンス回路１１で行うようになっている。表示オフシーケンスにおいて画素の電荷を放電させる処理は、表示ドライバ１に代表される駆動装置によって駆動された表示パネル２に代表される被駆動装置の状態を初期化する処理の一例であり、表示オフシーケンス回路１１はそのような意味の初期化を行う初期化回路の一例とされる。電源遮断時に表示オフシーケンスによって画素の電荷を放電させる理由は、画素７０に不所望な電荷情報が残存して、表示斑を生じたり、画素７０に焼き付きや特性劣化を生ずることがないようにするためである。尚、全ての画素の電荷を放電させる処理は、表示ドライバ１によって駆動された表示パネルの状態を初期化する処理の一例である
表示オフシーケンス回路１１で行われる表示オフシーケンスの具体例について幾つか説明する。第１制御態様は、制御信号ＣＮＴ１によってゲート制御ドライバ１８に対してゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの全て（全表示ライン）を選択させ、且つ制御信号ＣＮＴ２によってソースドライバ１７に対してソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎの全てにグランド電位を供給させ、且つ制御信号ＣＮＴ３によってＶＣＯＭドライバ１９に共通電位Ｖｃｏｍをグランド電位にさせる制御である。これによって表示パネル２の全画素７０の電荷情報が放電される。第２制御態様は、制御信号ＣＮＴ１によってゲート制御ドライバ１８に対してゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの全て（全表示ライン）を選択させ、且つ制御信号ＣＮＴ４によってデータラッチ回路３１に黒データをラッチさせる。第３制御態様は、制御信号ＣＮＴ１によってゲート制御ドライバ１８に対してゲート電極Ｇｔｄ＿１〜Ｇｔｄ＿ｍの全て（全表示ライン）を選択させ、且つ、制御信号ＣＮＴ５によって階調電圧選択回路１６に黒色階調電圧を選択させる。第２及び第３態様によって表示パネル２の全画素７０は大凡放電状態に対応する黒データを表示する。
【００５８】
電子機器５の電源遮断が正規の場合には上記表示オフシーケンスに問題を生じない。電池電源部４における電池の脱落の場合のように外部電源電圧が不所望に遮断されようとする場合にも、上記表示オフシーケンスの完了まで動作保証電圧を保つことができなければならない。そうでないと、表示ラインの選択及び階調電圧の選択などに異常を来たす結果、画素７０に不所望な電荷情報が残存して、表示斑を生じ、画素７０に焼き付きや特性劣化を生ずることになる。電源回路１０はそのような不所望な電源遮断に対処するための機能を備える。以下その機能について詳細を説明する。
【００５９】
図１には表示ドライバ１が保有する電源回路１０の具体例が示される。電源回路１０は第１外部電源電圧の一例である外部ロジック電源電圧ＩＯＶＣＣに基づいて第１内部電源電圧の一例である内部ロジック電源電圧ＶＤＤを生成すると共に、外部ロジック電源電圧ＩＯＶＣＣよりも絶対値的に電圧の高い第２外部電源電圧の一例である外部アナログ電源電圧ＶＳＰ、ＶＳＮに基づいて第２内部電源電圧の一例である内部アナログ電源電圧ＡＶＤＤを生成する。外部ロジック電源電圧ＩＯＶＣＣは例えば１．８Ｖ、外部アナログ電源電圧ＶＳＰ、ＶＳＮは例えば５Ｖ，−５Ｖである。内部ロジック電源電圧ＶＤＤは例えば１．３Ｖである。内部アナログ電源電圧ＡＶＤＤはソース電極Ｓｒｃ＿１〜Ｓｒｃ＿ｎの駆動に用いる複数の階調電圧を総称する。
【００６０】
図１において２７は外部アナログ電源電圧ＶＳＰ、ＶＳＮに基づいて内部アナログ電源電圧ＡＶＤＤを生成する回路であって、特に制限されないが、アンプ及び抵抗分圧回路等から成り、所謂階調電圧生成回路を含んでいる。
【００６１】
電源回路１０は内部ロジック電源電圧ＶＤＤの生成に用いる主アンプ２０の他に補助アンプ２１を有する。また、電源回路１０は外部ロジック電源電圧ＩＯＶＣＣが遮断されようとする異常（以下単に外部ロジック電源異常とも記す）又は外部アナログ電源電圧ＶＳＰが遮断されようとする異常（以下単に外部アナログ電源異常とも記す）の何れを検出した場合にも表示オフシーケンス回路１１に前記表示オフシーケンスを開始させる検出回路として、ロジック電源用検出回路２２（２２＿ａ，２２＿ｂ）、アナログ電源用検出回路２３（２３＿ａ，２３＿ｂ）、及び論理和ゲート２４を備える。
【００６２】
電源回路１０は各種参照電圧の基準として用いる基準電圧Ｖｒｅｆを生成する基準電圧生成回路２５を有する。基準電圧生成回路２５は外部ロジック電源電圧ＩＯＶＣＣを動作電源に用いて、例えばシリコンのバンドギャップを利用した一定電圧をアンプで増幅して基準電圧Ｖｒｅｆを出力する。特に制限されないが、ここでは基準電圧Ｖｒｅｆを１．３Ｖとする。
【００６３】
ロジック電源用検出回路２２は、外部ロジック電源電圧ＩＯＶＣＣを動作電源とし、外部ロジック電源電圧ＩＯＶＣＣを抵抗分圧回路３５で分圧した分圧電圧ＶＬｄｉｖが基準電圧Ｖｒｅｆ以下になったか否かによって外部アナログ電源異常を検出する。抵抗分圧回路３５は外部ロジック電源異常と考えられる電圧低下を外部ロジック電源電圧ＩＯＶＣＣに生じた時の分圧電圧ＶＬｄｉｖが１．３Ｖ以下になる抵抗分圧比を有し、その分圧電圧ＶＬｄｉｖが基準電圧Ｖｒｅｆ以下になったときロジック電源用検出回路２２は検出信号Ｌｃｍｐをハイレベルに反転して外部ロジック電源異常の発生を通知する。ロジック電源用検出回路２２はロジック電源用ヒステリシスコンパレータ２２＿ａ及び出力回路２２＿ｂから成る。
【００６４】
ロジック電源用ヒステリシスコンパレータ２２＿ａは例えば図４に例示されるように、電流源６０に接続されたＮチャネル型ＭＯＳトランジスタＮ１，Ｎ２による差動入力対にＰチャネル型ＭＯＳトランジスタＰ１，Ｐ２によるカレントミラー負荷が接続された差動アンプを有する。その出力ノードＮＤ１をゲートに受けるｐチャネル型ＭＯＳトランジスタＰ３と電流源６１によるソースフォロアが設けられ、ＭＯＳトランジスタＰ３のドレインにはＣＭＯＳインバータ６２の入力端子が結合される。ＭＯＳトランジスタＮ１のゲートには基準電圧Ｖｒｅｆが供給され、ＭＯＳトランジスタＮ２のゲートには抵抗分圧回路３５で生成された分圧電圧ＶＬｄｉｖが供給される。ロジック電源用ヒステリシスコンパレータ２２＿ａの動作電源は外部ロジック電源電圧ＩＯＶＣＣである。その出力段には出力振幅を内部ロジック電源電圧ＶＤＤとして検出信号Ｌｃｍｐを出力するＣＭＯＳインバータ６３によって出力回路２２＿ｂが構成される。
【００６５】
外部ロジック電源異常が発生していないとき、図４において分圧電圧ＶＬｄｉｖが基準電圧Ｖｒｅｆよりも高くされ、この場合には差動入力対の内の分圧電圧ＶＬｄｉｖをゲートに受けるＭＯＳトランジスタＮ２がオンし、基準電圧Ｖｒｅｆを受けるＭＯＳトランジスタＮ１はオフになって安定する。このときノードＮＤ２はローレベルになってＭＯＳトランジスタＰ１，Ｐ２はオン状態になっている。したがってノードＮ１はハイレベルとなり、トランジスタＰ３がオフにされ、検出信号Ｌｃｍｔはローレベルになる。
【００６６】
外部ロジック電源ＩＯＶＣＣが低下したときは、図６に例示されるように、基準電圧発生回路１０の機能上、基準電圧Ｖｒｅｆは分圧電圧ＶＬｄｉｖよりもレベル低下するスピードが遅くなる。よって、外部ロジック電源異常が発生すると、分圧電圧ＶＬｄｉｖが基準電圧Ｖｒｅｆを下回り、分圧電圧ＶＬｄｉｖをゲートに受けるＭＯＳトランジスタＮ２がオフし、基準電圧Ｖｒｅｆを受けるＭＯＳトランジスタＮ１がオンになって安定し、ことのきノードＮＤ１はローレベルとなり、トランジスタＰ３がオンにされ、検出信号Ｌｃｍｔはハイレベルになる。これによって、外部ロジック電源異常を確実に検出することができる。
【００６７】
アナログ電源用検出回路２３は、外部アナログ電源電圧ＶＳＰを動作電源とし、外部アナログ電源電圧ＶＳＰを抵抗分圧回路３６で分圧した分圧電圧ＶＡｄｉｖが基準電圧Ｖｒｅｆ以下になったか否かによって外部アナログ電源異常を検出する。抵抗分圧回路３６は外部アナログ電源異常と考えられる電圧低下を外部アナログ電源電圧ＶＳＰに生じた時の分圧電圧ＶＡｄｉｖが１．３Ｖ以下になる抵抗分圧比を有し、その分圧電圧ＶＡｄｉｖが基準電圧Ｖｒｅｆ以下になったとき検出信号Ａｃｍｐをハイレベルに反転して外部アナログ電源異常の発生を通知する。アナログ電源用検出回路２３はアナログ電源用ヒステリシスコンパレータ２３＿ａ及び出力回路２３＿ｂから成る。
【００６８】
アナログ電源用ヒステリシスコンパレータ２３＿ａは例えば図５に例示されるように、電流源５０に接続されたＮチャネル型ＭＯＳトランジスタＮ１１，Ｎ１２による差動入力対にＰチャネル型ＭＯＳトランジスタＰ１１，Ｐ１２によるカレントミラー負荷が接続された差動アンプを有する。その出力ノードＮＤ１１をゲートに受けるｐチャネル型ＭＯＳトランジスタＰ１３と電流源５１によるソースフォロアが設けられ、ＭＯＳトランジスタＰ１３のドレインにはＣＭＯＳインバータ５２の入力端子が結合される。ＭＯＳトランジスタＮ１１のゲートには基準電圧Ｖｒｅｆが供給され、ＭＯＳトランジスタＮ１２のゲートには抵抗分圧回路３６で生成された分圧電圧ＶＡｄｉｖが供給される。アナログ電源用ヒステリシスコンパレータ２３＿ａの動作電源は外部アナログ電源電圧ＶＳＰである。その出力段には出力振幅を内部ロジック電源電圧ＶＤＤとして検出信号Ａｃｍｐを出力するＣＭＯＳインバータ５３によって出力回路２３＿ｂが構成される。
【００６９】
外部アナログ電源異常が発生していないとき、図５において分圧電圧ＶＡｄｉｖが基準電圧Ｖｒｅｆよりも高くされ、この場合には差動入力対の内の分圧電圧ＶＡｄｉｖをゲートに受けるＭＯＳトランジスタＮ１２がオンし、基準電圧Ｖｒｅｆを受けるＭＯＳトランジスタＮ１１はオフになって安定する。このときノードＮＤ１２はローレベルになってＭＯＳトランジスタＰ１１，Ｐ１２はオン状態になっている。したがってノードＮ１１はハイレベルとなり、トランジスタＰ１３がオフにされ、検出信号Ａｃｍｔはローレベルになる。
【００７０】
外部アナログ電源電圧ＶＳＰの低下と共に外部ロジック電源電圧ＩＯＶＣＣが低下しても、図６と同様に、基準電圧発生回路１０の機能上、基準電圧Ｖｒｅｆは分圧電圧ＶＡｄｉｖよりもレベル低下するスピードが遅くなる。よって、外部アナログ電源異常が発生すると、分圧電圧ＶＡｄｉｖが基準電圧Ｖｒｅｆを下回り、分圧電圧ＶＡｄｉｖをゲートに受けるＭＯＳトランジスタＮ１２がオフし、基準電圧Ｖｒｅｆを受けるＭＯＳトランジスタＮ１１がオンになって安定し、このときノードＮＤ１１はローレベルとなり、トランジスタＰ１３がオンにされ、検出信号Ａｃｍｐがハイレベルになる。これによって、外部アナログ電源異常を確実に検出することができる。
【００７１】
主アンプ２０は外部ロジック電源電圧ＩＯＶＣＣを動作電源に用いて内部電源電圧ＶＤＤを生成し、例えば基準電圧Ｖｒｅｆを参照電位として非反転入力端子（＋）に受け、他方の反転入力端子（−）にその出力からのフィードバック電圧を受けるオペアンプＡＭＰ１を有する。ここでは基準電圧Ｖｒｅｆを例えば１．３Ｖとするから、１．３Ｖの内部電源電圧ＶＤＤを出力する主アンプ２０はボルテージフォロアによって構成されることになる。
【００７２】
補助アンプ２１は、外部アナログ電源電圧ＶＳＰを動作電源に用いて動作し、前記ロジック電源用コンパレータ２２が外部ロジック電源電圧ＩＯＶＣＣの前記異常を検出した場合に内部ロジック電源電圧ＶＤＤの低下を補う増幅動作を行う。例えば基準電圧Ｖｒｅｆを抵抗分圧回路３４で分圧した分圧電圧ＶＲｄｉｖを参照電圧ＶＲｄｉｖとして非反転入力端子（＋）に受け、反転入力端子（−）にその出力からのフィードバック電圧を受けるオペアンプＡＭＰ２を有する。例えばここでは参照電圧ＶＲｄｉｖを１．２Ｖとし、出力電圧を１．２Ｖとするボルテージフォロアによって補助アンプ２１が構成される。補助アンプ２１の出力電圧は、内部ロジック電源電圧ＶＤＤの期待値電圧１．３Ｖに対して不所望な最大ドロップ電圧以上低く且つ動作保証最低電圧よりも高い電圧の一つであって、特にその内の比較的低い電圧とされている。これは、外部ロジック電源電圧ＩＯＶＣＣが遮断されようとしていない正常状態では補助アンプ２１を実質的に出力駆動動作させないで済むようにして、外部アナログ電源電圧ＶＳＰが内部ロジック電源電圧生成のために無駄に使用されることを抑止するためである。ひいては、内部アナログ電源電電圧ＡＶＤＤを用いる回路のスタンバイ状態において外部アナログ電源電圧ＶＳＰが補助アンプ２１で不所望に消費される状態が発生されることを未然に防止することができ、テスト動作の信頼性に資することもできる。
【００７３】
補助アンプ２１の非反転入力端子には参照電圧ＶＲｄｉｖのサンプルホールド回路ＳＨ１が接続され、同様に主アンプ２０の非反転入力端子に基準電圧Ｖｒｅｆである参照電圧Ｖｒｅｆのサンプルホールド回路ＳＨ２が接続される。サンプルホールド回路ＳＨ１，ＳＨ２は、ロジック電源用コンパレータ２２により前記ロジック電源異常が検出される（Ｌｃｍｐ＝ローレベル）までの間は、入力される参照電圧のサンプリング状態にされていて、一旦前記外部ロジック電源異常が検出されると（検出信号Ｌｃｍｐ＝ハイレベル）、サンプリングされている参照電圧のホールド状態にされる。
【００７４】
例えばサンプルホールド回路ＳＨ１は、補助アンプ２１の参照電圧ＶＲｄｉｖの入力端子（非反転入力端子）に結合された第１容量素子３３と、その結合ノードに分圧電圧ＶＲｄｉｖを選択的に供給可能とする第１スイッチ素子３１とを有する。第１スイッチ素子３１はロジック電源用コンパレータ２２により前記ロジック電源異常が検出されて検出信号Ｌｃｍｐがハイレベルにされることによってはオフ状態に変化される。検出信号Ｌｃｍｐがハイレベルにされているとき第１スイッチ素子３１はオン状態を保っている。
【００７５】
例えばサンプルホールド回路ＳＨ２は、主アンプ２０の参照電圧Ｖｒｅｆの入力端子（非反転入力端子）に結合された第２容量素子３２と、その結合ノードに分圧電圧Ｖｒｅｆを選択的に供給可能とする第２スイッチ素子３０とを有する。第２スイッチ素子３０はロジック電源用コンパレータ２２により前記ロジック電源異常が検出されて検出信号Ｌｃｍｐがハイレベルにされることによってはオフ状態に変化される。検出信号Ｌｃｍｐがハイレベルにされているとき第２スイッチ素子３０はオン状態を保っている。
【００７６】
図７には外部アナログ電源電圧ＶＳＰと外部ロジック電源電圧ＩＯＶＣがほぼ同時に遮断されようとする異常発生時の電源電圧の遷移波形と表示オフシーケンス動作とが例示される。時刻ｔ０に電池電源４の脱落などによって外部アナログ電源電圧ＶＳＰと外部ロジック電源電圧ＩＯＶＣがほぼ同時に遮断されようとする異常の発生を仮定する。このとき、ロジック電源用ヒステリシスコンパレータ２２＿ａにより時刻ｔ１に前記外部ロジック電源異常が先に検出される。この後、時刻ｔ２にアナログ電源用ヒステリシスコンパレータ２３＿ａによって前記外部アナログ電源異常が検出される。外部アナログ電源電圧ＶＳＰの方が外部ロジック電源電圧ＶＳＰよりも高いので、外部ロジック電源電圧ＩＯＶＣＣが時刻ｔ１に電圧ＩＯＶＣＣ＿ｔｈになるまでの電位差が、外部アナログ電源電圧ＶＳＰが時刻ｔ２に電圧ＶＳＰ＿ｔｈになるまでの電位差よりも小さいことからから、便宜上先に外部ロジック電源異常が検出されるものとした。電源負荷などを考慮した場合、当然逆もある。ロジック電源検出回路２２による外部ロジック電源異常又は外部アナログ電源検出回路２３によるアナログ電源異常の何れかが検出されれば、何れか先の検出に応答して論理和回路２４を経て表示オフシーケンス回路１１に表示オフシーケンスの開始が指示される。本発明ではその先後は実質的な意味を持たない。本発明においては、ロジック電源検出回路２２によって外部ロジック電源異常が検出されると、主アンプ２０が出力する内部ロジック電源電圧ＶＤＤの低下を補助アンプ２１が補うように機能すると共に、補助アンプ２１のサンプルホールド回路ＳＨ１がホールド状態にされることによって補助アンプ２１の参照電圧ＶＲｄｉｖの減衰を緩和してその１．２Ｖの出力動作を極力維持しようとすることに意義が有る。従って、図７に例示されるように、内部ロジック電源電圧ＶＤＤの動作保証電圧が維持されている時刻ｔｊまでの間に表示オフシーケンス動作を完了させることができる。特に本実施の形態では補助アンプ２１のサンプルホールド回路ＳＨ１がホールド状態にされるのと同期して主アンプ２０のサンプルホールド回路ＳＨ２もホールド状態にする。これにより、外部ロジック電源電圧ＩＯＶＣＣが遮断されようとすることによって基準電圧発生回路１０が影響を受けても、主アンプ２０に供給される参照電圧Ｖｒｅｆは第２サンプルホールド回路ＳＨ２にホールドされることによって減衰するまでに時間的な余裕を得ることができ、主アンプ２０の出力についてもある程度維持させる機能を実現できる。この機能と補助アンプ２１の出力機能とによって、不所望な電源遮断時において表示オフシーケンス回路１１による表示オフシーケンス完了の確実性が更に増すことになる。仮に外部ロジック電源異常を検出して補助アンプ２１やサンプルホールド回路ＳＨ１を機能させない場合には、上記外部ロジック電源異常を生ずると（ｔ０）、図８に例示されるように外部アナログ電源異常に応答して表示オフシーケンスを開始することになり（ｔ２）、その間に外部ロジック電源電圧ＩＯＶＣＣが低下しても内部ロジック電源電圧ＶＤＤの不所望な低下を抑緩和させることができず、表示オフシーケンスが完了される前に内部ロジック電源電圧ＶＤＤは動作保証電圧以下になってしまう（ｔｉ）。仮に外部ロジック電源電圧の入力端子に極めて大きな電源安定化容量を外付けして外部ロジック電源電圧の低下を大幅に遅らせることができれば、図９に例示されるように、内部ロジック電源電圧ＶＤＤの動作保証電圧が維持されている時刻ｔｋまでの間に表示オフシーケンス動作を完了させることができる。しかしながら極めて大きな外付け容量を用いた対策は非現実的である。
【００７７】
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７８】
例えば、本発明に係る半導体装置の一例である表示ドライバが表示駆動の対象とする表示パネルは液晶表示パネルに限定されず、エレクトロルミネッセンスパネル等のその他の表示パネルであってよい。本発明に係る半導体装置が駆動対象とする被駆動装置は表示パネルに限定されず、例えばモータなどのスピンドルのように停止時に始動位置に停止させることが必要になる機器や、停止時の回路状態を初期状態に戻す事が必要にされるその他の回路装置であってよい。
【００７９】
半導体装置にはその他の回路モジュールを混載してもよい。タッチパネルを表面に重ねて形成された表示パネルの駆動制御に用いる半導体装置の場合には、表示ドライバの他に、タッチパネルのタッチ検出制御を行うタッチコントローラやタッチ位置の座標演算などを行なうローカルプロセッサを混載することも可能である。
【００８０】
外部アナログ電源異常や外部ロジック電源異常を検出する回路は上記ヒステリシスコンパレータに限定去れず、適宜変更可能である。補助アンプ及び主アンプの構成についてもボルテージフォロアアンプに限定されず、非反転差動アンプ、反転差動アンプなど適宜変更可能である。
【００８１】
アナログ電源異常の検出対象はＶＰＮのような負電圧であっても良い。
【符号の説明】
【００８２】
１  表示ドライバ
２  表示パネル
３  ホスト装置
４  電池電源部
５  電子機器
ＩＯＶＣＣ  外部ロジック電源電圧
ＶＳＰ，ＶＳＮ  外部アナログ電源電圧
Ｖｃｏｍ  共通電位
Ｇｔｄ＿１〜Ｇｔｄ＿ｍ  ゲート電極
Ｓｒｃ＿１〜Ｓｒｃ＿ｎ  ソース電極
１０  基準電圧発生回路
１１  表示オフシーケンス回路
１２  ホストインタフェース回路
１３  制御部
１４  フレームバッファメモリ（ＦＢＭ）
１５  データラッチ回路
１６  階調電圧選択回路
１７  ソースドライバ
１８  ゲート制御ドライバ
１９  ＶＣＯＭドライバ
ＩＯＶＣＣ  外部ロジック電源電圧
ＶＤＤ  内部ロジック電源電圧
ＶＳＰ、ＶＳＮ  外部アナログ電源電圧
ＡＶＤＤ  内部アナログ電源電圧
２０  主アンプ
２１  補助アンプ
２２  ロジック電源用検出回路２２（２２＿ａ，２２＿ｂ）
２２＿ａ  ロジック電源用ヒステリシスコンパレータ
２２＿ｂ出力回路
２３  アナログ電源用検出回路２３（２３＿ａ，２３＿ｂ）
２３＿ａ  アナログ電源用ヒステリシスコンパレータ
２３＿ｂ  出力回路
２４  論理和ゲート
Ｖｒｅｆ  基準電圧
２５  基準電圧生成回路
３０  第２スイッチ素子
３１  第１スイッチ素子
３２  第２容量素子
３３  第１容量素子
３５  抵抗分圧回路
ＶＬｄｉｖ  分圧電圧
３６  抵抗分圧回路
ＶＡｄｉｖ  分圧電圧
ＡＭＰ１  オペアンプ
ＡＭＰ２  オペアンプ
ＳＨ１  参照電圧ＶＲｄｉｖのサンプルホールド回路
ＳＨ２  参照電圧Ｖｒｅｆのサンプルホールド回路
Ｌｃｍｐ  ロジック電源異常の検出信号
Ａｃｍｐ  アナログ電源異常の検出信号
７０  画素
７１  薄膜トランジスタ
７２  液晶素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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