(57)【要約】【課題】表層配線の長さを短くする。【解決手段】モジュール基板２０の第１の表層２０Ｆに搭載され、信号入力端子３１を有する半導体チップＤ１Ｆと、モジュール基板２０の第２の表層２０Ｂに搭載され、信号入力端子３２を有する半導体チップＤ１Ｂと、第１の表層２０Ｆに設けられ、一端が信号入力端子３１に接続されたスタブＴＬ２＿１と、第２の表層２０Ｂに設けられ、一端が信号入力端子３２に接続されたスタブＴＬ２＿２と、モジュール基板２０の内層に設けられた少なくとも一つのスタブＴＬ１＿２と、スタブＴＬ１＿２とスタブＴＬ２＿１の他端を接続するスルーホール導体ＴＨ１と、スタブＴＬ１＿２とスタブＴＬ２＿２の他端を接続するスルーホール導体ＴＨ２とを備える。本発明によれば、１ランク品として使用する場合であっても、表層配線の長さを短くすることが可能となる。【選択図】図６
2016139714.tif 000002
【特許請求の範囲】
【請求項１】
第１の表層と、前記第１の表層とは反対側に位置する第２の表層と、前記第１及び第２の表層間に位置する内層を有するモジュール基板と、
前記モジュール基板の前記第１の表層に搭載され、第１の信号入力端子を有する第１の半導体チップと、
前記モジュール基板の前記第２の表層に搭載され、第２の信号入力端子を有する第２の半導体チップと、
前記モジュール基板の前記第１の表層に設けられ、一端が前記第１の半導体チップの前記第１の信号入力端子に接続された第１の表層配線と、
前記モジュール基板の前記第２の表層に設けられ、一端が前記第２の半導体チップの前記第２の信号入力端子に接続された第２の表層配線と、
前記モジュール基板の前記内層に設けられた少なくとも一つの内層配線と、
前記内層配線と前記第１の表層配線の他端を接続する第１のスルーホール導体と、
前記内層配線と前記第２の表層配線の他端を接続する第２のスルーホール導体と、を備えることを特徴とする半導体モジュール。
【請求項２】
前記第１及び第２の半導体チップは、同時に活性化されるメモリデバイスであることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第１の半導体チップの前記第１の信号入力端子と前記第２の半導体チップの前記第２の信号入力端子には、互いに同じコマンドアドレス信号が入力されることを特徴とする請求項２に記載の半導体モジュール。
【請求項４】
前記少なくとも一つの内層配線は、前記第１のスルーホール導体に前記コマンドアドレス信号を供給する第１の内層配線と、前記第１のスルーホール導体と前記第２のスルーホール導体を接続する第２の内層配線とを含むことを特徴とする請求項３に記載の半導体モジュール。
【請求項５】
前記第１の内層配線と前記第２の内層配線は、互いに異なる配線層に位置していることを特徴とする請求項４に記載の半導体モジュール。
【請求項６】
請求項４又は５に記載の半導体モジュールの設計方法であって、
前記第１の内層配線から前記第１の半導体チップの前記第１の信号入力端子までの第１の補償長と、前記第１の内層配線から前記第２の半導体チップの前記第２の信号入力端子までの第２の補償長とを算出し、
前記第１及び第２の補償長に基づいて、前記第１の半導体チップに対する前記第１の内層配線の第３の補償長と、前記第２の半導体チップに対する前記第１の内層配線の第４の補償長を補正し、
前記第３及び第４の補償長に基づいて、前記第１の内層配線の長さを決定する、半導体モジュールの設計方法。
【請求項７】
前記補正は、前記第１の補償長と前記第２の補償長の差に基づいて行うことを特徴とする請求項６に記載の半導体モジュールの設計方法。
【請求項８】
前記第１の補償長は、前記第１の内層配線から前記第１の表層配線までの補償長である第１の成分と、前記第１の表層配線の補償長である第２の成分を含み、
前記第２の補償長は、前記第１の内層配線から前記第２の内層配線までの補償長である第３の成分と、前記第２の内層配線の補償長である第４の成分と、前記第２の内層配線から前記第２の表層配線までの補償長である第５の成分と、前記第２の表層配線の補償長である第６の成分を含むことを特徴とする請求項６又は７に記載の半導体モジュールの設計方法。
【請求項９】
前記第３、第４、第５及び第６の成分の和から、第１及び第２の成分の和を減じた値の半分である補正値を算出し、
前記補正は、前記第３の補償長に前記補正値を加算し、前記第４の補償長から前記補正値を減算することにより行うことを特徴とする請求項８に記載の半導体モジュールの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体モジュール及びその設計方法に関し、特に、複数の半導体チップがモジュール基板に搭載されてなる半導体モジュール及びその設計方法に関する。
【背景技術】
【０００２】
メモリモジュールなどの半導体モジュールは、複数の半導体チップがモジュール基板に搭載された構成を有している。例えば、特許文献１に記載された半導体モジュールは、多層配線構造を有するモジュール基板と、モジュール基板の表裏に搭載された複数の半導体チップによって構成されている。モジュール基板の内層には、複数の内層配線が設けられている。各内層配線は、モジュール基板を貫通して設けられたスルーホール導体を介して、モジュール基板の表層に設けられた表層配線の一端に接続される。表層配線の他端は、半導体チップの端子電極に接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１３５５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、モジュール基板に搭載される複数の半導体チップは互いに同じ構成を有するチップであることから、モジュール基板の一方の表層（オモテ面）に搭載される半導体チップの端子レイアウトと、モジュール基板の他方の表層（ウラ面）に搭載される半導体チップの端子レイアウトは、平面的に見て、例えばモジュール基板の一方の表層から見て互いに鏡像となる。このため、いわゆる２ランク品においては、モジュール基板のオモテ面に搭載された半導体チップにアクセスする場合と、モジュール基板のウラ面に搭載された半導体チップにアクセスする場合とで、信号のミラーリング処理を行うことにより、表層配線の長さを短くすることが可能となる。
【０００５】
しかしながら、いわゆる１ランク品の場合、モジュール基板のオモテ面に搭載された半導体チップと、ウラ面に搭載された半導体チップが同時にアクセスされることから、信号のミラーリング処理を行うことはできない。このため、スルーホール導体の位置によっては表層配線の長さが長くなってしまい、信号品質が悪化するという問題があった。しかも、各スルーホール導体を対応する両端子間の中央に配置しない限り、モジュール基板の一方の表層（オモテ面）に形成する表層配線の長さと、モジュール基板の他方の表層（ウラ面）に形成する表層配線の長さに大きな差が生じてしまうという問題もあった。
【課題を解決するための手段】
【０００６】
本発明による半導体モジュールは、第１の表層と、前記第１の表層とは反対側に位置する第２の表層と、前記第１及び第２の表層間に位置する内層を有するモジュール基板と、前記モジュール基板の前記第１の表層に搭載され、第１の信号入力端子を有する第１の半導体チップと、前記モジュール基板の前記第２の表層に搭載され、第２の信号入力端子を有する第２の半導体チップと、前記モジュール基板の前記第１の表層に設けられ、一端が前記第１の半導体チップの前記第１の信号入力端子に接続された第１の表層配線と、前記モジュール基板の前記第２の表層に設けられ、一端が前記第２の半導体チップの前記第２の信号入力端子に接続された第２の表層配線と、前記モジュール基板の前記内層に設けられた少なくとも一つの内層配線と、前記内層配線と前記第１の表層配線の他端を接続する第１のスルーホール導体と、前記内層配線と前記第２の表層配線の他端を接続する第２のスルーホール導体と、を備えることを特徴とする。
【０００７】
本発明において、前記少なくとも一つの内層配線は、前記第１のスルーホール導体に前記コマンドアドレス信号を供給する第１の内層配線と、前記第１のスルーホール導体と前記第２のスルーホール導体を接続する第２の内層配線とを含むことが好ましい。
【０００８】
本発明による半導体モジュールの設計方法は、前記第１の内層配線から前記第１の半導体チップの前記第１の信号入力端子までの第１の補償長と、前記第１の内層配線から前記第２の半導体チップの前記第２の信号入力端子までの第２の補償長とを算出し、前記第１及び第２の補償長に基づいて、前記第１の半導体チップに対する前記第１の内層配線の第３の補償長と、前記第２の半導体チップに対する前記第１の内層配線の第４の補償長を補正し、前記第３及び第４の補償長に基づいて、前記第１の内層配線の長さを決定することを特徴とする。
【発明の効果】
【０００９】
本発明の半導体モジュールによれば、１ランク品として使用する場合であっても、表層配線の長さを短くすることが可能となる。また、本発明の半導体モジュールの設計方法によれば、モジュール基板のオモテ面に搭載する半導体チップについての信号特性と、モジュール基板のウラ面に搭載する半導体チップについての信号特性との差が低減される。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による半導体モジュール１０の展開図であり、上側の図が表面側、下側の図が裏面側である。
【図２】半導体モジュール１０の側面図である。
【図３】コマンドアドレス信号ＣＡの伝搬経路を説明するための図である。
【図４】モジュール基板２０の内部構造を説明するための断面図である。
【図５】各半導体チップ３０とコマンドアドレス配線との接続関係の一例を説明するための模式図である。
【図６】半導体チップＤ１Ｆ，Ｄ１Ｂとスルーホール導体ＴＨ１，ＴＨ２との接続関係の一例を説明するための模式的な断面図である。
【図７】第１の参考例による断面図であり、２ランク品である場合を示している。
【図８】図７に示す２ランク品におけるスルーホール導体と端子の位置関係を説明するための模式的な平面図であり、半導体チップＤ１Ｆ側から透過的に見た構成を示している。
【図９】第２の参考例である１ランク品におけるスルーホール導体と端子の位置関係を説明するための模式的な平面図であり、半導体チップＤ１Ｆ側から透過的に見た構成を示している。
【図１０】本発明の一実施形態におけるスルーホール導体と端子の位置関係を説明するための模式的な平面図であり、半導体チップＤ１Ｆ側から透過的に見た構成を示している。
【図１１】半導体チップＤ１Ｆ，Ｄ１Ｂとスルーホール導体ＴＨ１，ＴＨ２との接続関係の他の例を説明するための模式的な断面図である。
【図１２】各半導体チップ３０とコマンドアドレス配線との接続関係の他の例を説明するための模式図である。
【図１３】補償長ＣＬＦを基準として設計した場合のコマンドアドレス信号ＣＡのアイパターンを示す図である。
【図１４】補正値αの値を考慮して設計した場合のコマンドアドレス信号ＣＡのアイパターンを示す図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の一実施形態による半導体モジュール１０の展開図であり、上側の図が表面側、下側の図が裏面側である。
【００１３】
図１に示すように、本実施形態による半導体モジュール１０は、モジュール基板２０と、モジュール基板２０に搭載された複数の半導体チップ３０によって構成される。特に限定されるものではないが、半導体チップ３０はＤＲＡＭ（Dynamic Random Access Memory）である。モジュール基板２０は、Ｘ方向を長手方向とする矩形状の基板であり、その表裏にそれぞれ４個の半導体チップ３０が搭載される。
【００１４】
図１においては、モジュール基板２０の第１の表層２０Ｆ側に搭載された４つの半導体チップ３０に符号Ｄ１Ｆ〜Ｄ４Ｆが付されており、モジュール基板２０の第２の表層２０Ｂ側に搭載された４つの半導体チップ３０に符号Ｄ１Ｂ〜Ｄ４Ｂが付されている。これらの半導体チップ３０は、いずれもＸ方向に配列されている。また、モジュール基板２０の長辺には、複数の外部端子２１がＸ方向に配列されている。
【００１５】
図２に示すように、半導体チップＤ１ＦとＤ１Ｂは平面視で重なる位置に搭載されている。同様に、半導体チップＤ２ＦとＤ２Ｂは平面視で重なる位置に搭載され、半導体チップＤ３ＦとＤ３Ｂは平面視で重なる位置に搭載され、半導体チップＤ４ＦとＤ４Ｂは平面視で重なる位置に搭載されている。これらの半導体チップは、互いに同じ構成を有するＤＲＡＭであるため、表裏に位置する２つの半導体チップ（例えばＤ１ＦとＤ１Ｂ）の端子配列は、互いに鏡像となる。尚、半導体チップ３０がＤＲＡＭである場合、端子の種類としては、データの入出力を行うデータ入出力端子、コマンドアドレス信号が入力される信号入力端子、電源が供給される電源端子などが含まれる。
【００１６】
複数の外部端子２１は、コマンドアドレス信号ＣＡが入力されるコマンドアドレス端子２１ＣＡと、データＤＱの入出力を行うデータ端子２１ＤＱが含まれる。図３に示すように、コマンドアドレス端子２１ＣＡを介して入力されたコマンドアドレス信号ＣＡは、複数の半導体チップ３０に対してフライバイ形式で共通に入力される。特に限定されるものではないが、本実施形態においては、半導体チップ３０とコマンドアドレス端子２１ＣＡとの間にレジスタバッファなどは設けられていない。
【００１７】
これに対し、複数の半導体チップ３０から出力されるデータＤＱの一部又は全部は、それぞれ異なるデータ端子２１ＤＱを介して外部に出力される。同様に、外部から入力されるデータＤＱの一部又は全部は、それぞれ異なるデータ端子２１ＤＱを介して複数の半導体チップ３０に供給される。特に限定されるものではないが、本実施形態においては、半導体チップ３０とデータ端子２１ＤＱとの間にレジスタバッファなどは設けられていない。
【００１８】
図４は、モジュール基板２０の内部構造を説明するための断面図である。
【００１９】
図４に示すように、本例によるモジュール基板２０は１０層の配線層を有する多層配線構造を有している。このうち、配線層Ｌ１はモジュール基板２０の表面（第１の表層２０Ｆ）側に位置する表層配線Ｓ１が形成される配線層であり、配線層Ｌ１０はモジュール基板２０の裏面（第２の表層２０Ｂ）側に位置する表層配線Ｓ１０が形成される配線層である。これに対し、配線層Ｌ２〜Ｌ９は、モジュール基板２０の内層に設けられた内層配線Ｓ２〜Ｓ９がそれぞれ形成される配線層である。各配線層Ｌ１〜Ｌ１０は、樹脂などからなる誘電体２３によって互いに絶縁分離されている。
【００２０】
特に限定されるものではないが、配線層Ｌ２は主にグランド配線が形成される配線層であり、配線層Ｌ３，Ｌ８は主にコマンドアドレス配線が形成される配線層であり、配線層Ｌ４，Ｌ７は主に電源配線が形成される配線層であり、配線層Ｌ５，Ｌ６は主にデータ配線が形成される配線層であり、配線層Ｌ９は主にグランド配線及び電源配線が混在して形成される配線層である。
【００２１】
また、モジュール基板２０にはこれを貫通する複数のスルーホールが設けられており、これらスルーホールはスルーホール導体ＴＨで埋め込まれている。各スルーホール導体ＴＨは、配線層Ｌ２〜Ｌ９に形成される内層配線Ｓ２〜Ｓ９のいずれかに接続され、その一端は配線層Ｌ１に形成された表層配線Ｓ１に接続されるか或いは解放され、他端は配線層Ｌ１０に形成された表層配線Ｓ１０に接続されるか或いは解放される。図４に示す例では、左側のスルーホール導体ＴＨについては配線層Ｌ３に形成された内層配線Ｓ３に接続され、右側のスルーホール導体ＴＨが配線層Ｌ８に形成された内層配線Ｓ８に接続されている。
【００２２】
図５は、各半導体チップ３０とコマンドアドレス配線との接続関係を説明するための模式図である。
【００２３】
図５に示すように、コマンドアドレス端子２１ＣＡを介して入力されたコマンドアドレス信号ＣＡは、複数のスタブを介して８つの半導体チップＤ１Ｆ〜Ｄ４Ｆ，Ｄ１Ｂ〜Ｄ４Ｂに共通に入力される。
【００２４】
図５において、符号ＴＬ０が付されたスタブは表層配線Ｓ１又はＳ１０によって構成され、そのインピーダンスは例えば４０Ωに設計される。また、符号ＴＬ１＿１が付されたスタブは内層配線Ｓ２〜Ｓ９によって構成され、そのインピーダンスは例えば４０Ωに設計される。さらに、符号ＴＬ１＿２，ＴＬ３＿１，ＴＬ３＿２，ＴＬ３＿３，ＴＬ４が付されたスタブは内層配線Ｓ２〜Ｓ９によって構成され、そのインピーダンスは例えば５５Ωに設計される。符号ＴＬ２＿１が付されたスタブは表層配線Ｓ１によって構成され、そのインピーダンスは例えば５５Ωに設計される。符号ＴＬ２＿２が付されたスタブは表層配線Ｓ１０によって構成され、そのインピーダンスは例えば５５Ωに設計される。
【００２５】
そして、スタブＴＬ４の一端は、スルーホール導体ＴＨ及びスタブＴＬ５を介して終端抵抗器ＲＴに接続される。スタブＴＬ５は表層配線Ｓ１又はＳ１０によって構成され、そのインピーダンスは例えば５５Ωに設計される。
【００２６】
図５に示すように、平面視で表裏に位置する２つの半導体チップ（例えばＤ１ＦとＤ１Ｂ）へ入力される同一のコマンドアドレス信号ＣＡは、互いに異なるスルーホール導体ＴＨを介して伝送される。例えば、スタブＴＬ１＿２を通過したコマンドアドレス信号ＣＡは、スルーホール導体ＴＨ１を介し、表層配線Ｓ１からなるスタブＴＬ２＿１に供給され、半導体チップＤ１Ｆに入力される。これに対し、半導体チップＤ１Ｆの裏面に位置する半導体チップＤ１Ｂに入力されるコマンドアドレス信号ＣＡは、スルーホール導体ＴＨ１とは異なる別のスルーホール導体ＴＨ２を介して供給される。具体的には、スタブＴＬ３＿１を通過したコマンドアドレス信号ＣＡは、スルーホール導体ＴＨ２を介し、表層配線Ｓ１０からなるスタブＴＬ２＿２に供給され、半導体チップＤ１Ｂに入力される。
【００２７】
平面視で表裏に位置する他の一対の半導体チップについても同様であり、互いに異なるスルーホール導体ＴＨを介して同じコマンドアドレス信号ＣＡが入力される。
【００２８】
図６は、半導体チップＤ１Ｆ，Ｄ１Ｂとスルーホール導体ＴＨ１，ＴＨ２との接続関係を説明するための模式的な断面図である。
【００２９】
図６に示す例では、内層配線によって構成されるスタブＴＬ１＿２がスルーホール導体ＴＨ１に接続され、スルーホール導体ＴＨ１の一端がスタブＴＬ２＿１に接続されている。スルーホール導体ＴＨ１の他端（第２の表層２０Ｂ側の端部）は解放されている。スタブＴＬ２＿１は、第１の表層２０Ｆに設けられた表層配線Ｓ１によって構成され、半導体チップＤ１Ｆに設けられた信号入力端子３１に接続されている。これにより、スタブＴＬ１＿２を介して供給されるコマンドアドレス信号ＣＡは、スルーホール導体ＴＨ１及びスタブＴＬ２＿１を介して信号入力端子３１に入力される。
【００３０】
さらに、スルーホール導体ＴＨ１はスタブＴＬ３＿１を介して別のスルーホール導体ＴＨ２に接続される。図６に示す例では、スタブＴＬ１＿２とスタブＴＬ３＿１が同じ配線層に位置しているが、本発明がこれに限定されるものではなく、後述する図１１に示すように、スタブＴＬ１＿２とスタブＴＬ３＿１が互いに異なる配線層に位置しても構わない。
【００３１】
スルーホール導体ＴＨ２の一端は、スタブＴＬ２＿２に接続されている。スルーホール導体ＴＨ２の他端（第１の表層２０Ｆ側の端部）は解放されている。スタブＴＬ２＿２は、第２の表層２０Ｂに設けられた表層配線Ｓ１０によって構成され、半導体チップＤ１Ｂに設けられた信号入力端子３２に接続されている。これにより、スタブＴＬ１＿２を介して供給されるコマンドアドレス信号ＣＡは、スルーホール導体ＴＨ１、スタブＴＬ３＿１、スルーホール導体ＴＨ２及びスタブＴＬ２＿２を介して信号入力端子３２に入力される。
【００３２】
このように、本実施形態においては、表裏に位置する２つの半導体チップＤ１Ｆ，Ｄ１Ｂに入力すべき同一のコマンドアドレス信号ＣＡが互いに異なるスルーホール導体ＴＨ１，ＴＨ２を介して入力される。これにより、１ランク品のように、表裏に位置する２つの半導体チップが同時に選択される場合であっても、表層配線の長さを短くすることが可能となる。また、モジュール基板２０の一方の表層２０Ｆに形成する表層配線の長さと、モジュール基板２０の他方の表層２０Ｂに形成する表層配線の長さの差についても小さくすることが可能となる。
【００３３】
図７は第１の参考例による断面図であり、２ランク品である場合を示している。
【００３４】
図７に示す例では、スタブＴＬ１＿２がスルーホール導体ＴＨ１に接続され、スタブＴＬ１＿３がスルーホール導体ＴＨ２に接続されている。スタブＴＬ１＿２はコマンドアドレス信号ＣＡ１を伝送する内層配線であり、スタブＴＬ１＿３はコマンドアドレス信号ＣＡ２を伝送する内層配線である。
【００３５】
スルーホール導体ＴＨ１の端部のうち、第１の表層２０Ｆ側の端部は表層配線Ｓ１からなるスタブＴＬ２＿１に接続され、第２の表層２０Ｂ側の端部は表層配線Ｓ１０からなるスタブＴＬ２＿４に接続される。スタブＴＬ２＿１は半導体チップＤ１Ｆの信号入力端子３１に接続され、スタブＴＬ２＿４は半導体チップＤ１Ｂの信号入力端子３４に接続される。これにより、コマンドアドレス信号ＣＡ１は、半導体チップＤ１Ｆの信号入力端子３１及び半導体チップＤ１Ｂの信号入力端子３４に共通に入力されることになる。
【００３６】
スルーホール導体ＴＨ２の端部のうち、第１の表層２０Ｆ側の端部は表層配線Ｓ１からなるスタブＴＬ２＿３に接続され、第２の表層２０Ｂ側の端部は表層配線Ｓ１０からなるスタブＴＬ２＿２に接続される。スタブＴＬ２＿３は半導体チップＤ１Ｆの信号入力端子３３に接続され、スタブＴＬ２＿２は半導体チップＤ１Ｂの信号入力端子３２に接続される。これにより、コマンドアドレス信号ＣＡ２は、半導体チップＤ１Ｆの信号入力端子３３及び半導体チップＤ１Ｂの信号入力端子３２に共通に入力されることになる。
【００３７】
ここで、半導体チップＤ１Ｆと半導体チップＤ１Ｂは同一の構成を有する半導体チップであることから、端子レイアウトは互いに鏡像となる。具体的には、信号入力端子３１と信号入力端子３２が互いに同一機能を有する端子であり、信号入力端子３３と信号入力端子３４が互いに同一機能を有する端子である。したがって、半導体チップＤ１Ｆを選択する場合と半導体チップＤ１Ｂを選択する場合とで、コマンドアドレス信号ＣＡ１，ＣＡ２のミラーリング処理を行えば、信号入力端子３１，３２に同じ信号を入力することができ、信号入力端子３３，３４に同じ信号を入力することができる。
【００３８】
図８は、図７に示す２ランク品におけるスルーホール導体と端子の位置関係を説明するための模式的な平面図であり、半導体チップＤ１Ｆ側から透過的に見た構成を示している。
【００３９】
図８に示す例では、信号入力端子３１，３４が平面視で同一位置に存在し、信号入力端子３３，３２が平面視で同一位置に存在している。この場合、信号入力端子３１，３４の近傍にスルーホール導体ＴＨ１を形成し、信号入力端子３３，３２の近傍にスルーホール導体ＴＨ２を形成することにより、スタブＴＬ２＿１〜ＴＬ２＿４の配線長を短くできることが分かる。このような構成を採ることができるのは、上述の通り、２ランク品においては信号のミラーリング処理が可能だからである。
【００４０】
しかしながら、信号のミラーリング処理を行うことができない１ランク品の場合、表裏に位置する２つの半導体チップＤ１Ｆ，Ｄ１Ｂに入力すべき１つの信号につき１つのスルーホール導体ＴＨを割り当てると、表層配線が長くなるとともに、配線長の差が大きくなってしまう。
【００４１】
図９は、第２の参考例である１ランク品におけるスルーホール導体と端子の位置関係を説明するための模式的な平面図であり、半導体チップＤ１Ｆ側から透過的に見た構成を示している。
【００４２】
図９に示すように、１ランク品において２つの半導体チップＤ１Ｆ，Ｄ１Ｂに入力すべき同じ信号に同じスルーホール導体ＴＨを割り当てると、表層配線の長さを短縮することが困難となる。例えば、図９に示す例のように、信号入力端子３１の近傍にスルーホール導体ＴＨを形成した場合、スタブＴＬ２＿１の配線長については短縮することができるものの、スタブＴＬ２＿２の配線長が非常に長くなってしまう。また、スタブＴＬ２＿１とスタブＴＬ２＿２の配線長差も大きくなってしまう。
【００４３】
これに対し、本実施形態においては、２つの半導体チップＤ１Ｆ，Ｄ１Ｂに入力すべき同じ信号に別のスルーホール導体ＴＨ１，ＴＨ２を割り当てていることから、１ランク品における上記の問題を解決することが可能となる。
【００４４】
図１０は、本実施形態におけるスルーホール導体と端子の位置関係を説明するための模式的な平面図であり、半導体チップＤ１Ｆ側から透過的に見た構成を示している。
【００４５】
図１０に示すように、本実施形態においては、信号入力端子３１の近傍にスルーホール導体ＴＨ１を形成し、信号入力端子３２の近傍にスルーホール導体ＴＨ２を形成している。このため、スタブＴＬ２＿１及びスタブＴＬ２＿２の長さを短縮することができるとともに、両者の配線長差を小さくすることが可能となる。これにより、１ランク品における上記の問題を解決することが可能となる。
【００４６】
但し、本実施形態においては、表裏に位置する２つの半導体チップに対して、同じコマンドアドレス信号ＣＡを互いに異なるスルーホール導体ＴＨを介して入力することから、信号の伝達条件に僅かな差が生じることがある。
【００４７】
具体的には、図１１に示す構成の場合、スタブＴＬ１＿２から供給されるコマンドアドレス信号ＣＡは、２つに分岐して半導体チップＤ１Ｆ，Ｄ１Ｂに入力される。ここで、半導体チップＤ１Ｆに入力されるコマンドアドレス信号ＣＡの伝送経路の補償長（Compensated Length）に着目すると、スルーホール導体ＴＨ１を経由する第１の成分ＣＬ１（スタブＴＬ３＿１の直前の配線層（図１１の例ではスタブＴＬ１＿２）からスタブＴＬ２＿１までの補償長）と、表層配線であるスタブＴＬ２＿１を経由する第２の成分ＣＬ２が含まれることが分かる。つまり、分岐点から半導体チップＤ１Ｆまでの伝送経路の補償長をＣＬＦとすると、
ＣＬＦ＝ＣＬ１＋ＣＬ２
で表すことができる。
【００４８】
これに対し、半導体チップＤ１Ｂに入力されるコマンドアドレス信号ＣＡの伝送経路の補償長に着目すると、スルーホール導体ＴＨ１を経由する第３の成分ＣＬ３（スタブＴＬ３＿１の直前の配線層（図１１の例ではスタブＴＬ１＿２）からスタブＴＬ３＿１までの補償長）と、内層配線であるスタブＴＬ３＿１を経由する第４の成分ＣＬ４と、スルーホール導体ＴＨ２を経由する第５の成分ＣＬ５（スタブＴＬ３＿１の直前の配線層（図１１の例ではスタブＴＬ１＿２）からスタブＴＬ２＿２までの補償長）と、表層配線であるスタブＴＬ２＿２を経由する第６の成分ＣＬ６が含まれることが分かる。つまり、分岐点から半導体チップＤ１Ｂまでの伝送経路の補償長をＣＬＢとすると、
ＣＬＢ＝ＣＬ３＋ＣＬ４＋ＣＬ５＋ＣＬ６
で表すことができる。
【００４９】
そして、ＣＬＦとＣＬＢの差が両者の伝達条件の差になるため、この差を２αとすると、
２α＝ＣＬＢ−ＣＬＦ
となる。このため、補償長ＣＬＦを基準として半導体モジュールを設計すると、第２の表層２０Ｂに搭載された半導体チップＤ１Ｂに入力されるコマンドアドレス信号ＣＡには２αに相当する遅れが生じる。逆に、補償長ＣＬＢを基準として設計すると、第１の表層２０Ｆに搭載された半導体チップＤ１Ｆに入力されるコマンドアドレス信号ＣＡには２αに相当する進みが生じる。
【００５０】
この点を考慮して、本実施形態においては、第１の表層２０Ｆに搭載された半導体チップＤ１Ｆについては、コマンドアドレス配線の補償長をＣＬＤ１Ｆとした場合、この補償長を
ＣＬＤ１Ｆ−α
として設計し、第２の表層２０Ｂに搭載された半導体チップＤ１Ｂについては、コマンドアドレス配線の補償長をＣＬＤ１Ｂとした場合、この補償長を
ＣＬＤ１Ｂ＋α
として設計する。
【００５１】
なお、上記の例は、第１の表層２０Ｆに搭載された半導体チップＤ１Ｆが前方のスルーホール導体ＴＨ１を用い、第２の表層２０Ｂに搭載された半導体チップＤ１Ｂが後方のスルーホール導体ＴＨ２を用いる場合であるが、コマンドアドレス信号ＣＡによっては、図１２に示すように使用するスルーホール導体ＴＨが逆となる。この場合、第１の表層２０Ｆに搭載された半導体チップＤ１Ｆについては、補償長を
ＣＬＤ１Ｆ＋α
として設計し、第２の表層２０Ｂに搭載された半導体チップＤ１Ｂについては、補償長を
ＣＬＤ１Ｂ−α
として設計すればよい。
【００５２】
そして、実際の設計においては、スタブＴＬ１＿２の長さを調整することにより、コマンドアドレス配線の全体の補償長を最適化することができる。
【００５３】
図１３は、補償長ＣＬＦを基準として設計した場合のコマンドアドレス信号ＣＡのアイパターンを示す図である。
【００５４】
図１３に示すように、補償長ＣＬＦを基準として設計すると、第１の表層２０Ｆに搭載された半導体チップＤ１Ｆ〜Ｄ４Ｆに入力されるコマンドアドレス信号ＣＡについては良好な信号品質が得られているのに対し、第２の表層２０Ｂに搭載された半導体チップＤ１Ｂ〜Ｄ４Ｂに入力されるコマンドアドレス信号ＣＡについてはアイパターンが大きく２つに分離してしまう。
【００５５】
アイパターンが大きく２つに分離するのは、先に半導体チップＤ１Ｆ〜Ｄ４Ｆに入力されるコマンドアドレス信号ＣＡについては、半導体チップＤ１Ｂ〜Ｄ４Ｂへの入力タイミングが遅れる一方、あとから半導体チップＤ１Ｆ〜Ｄ４Ｆに入力されるコマンドアドレス信号ＣＡについては、半導体チップＤ１Ｂ〜Ｄ４Ｂへの入力タイミングが進んでしまうからである。
【００５６】
図１４は、補正値αの値を考慮して設計した場合のコマンドアドレス信号ＣＡのアイパターンを示す図である。
【００５７】
図１４に示すように、αの値を考慮して設計すると、第１の表層２０Ｆに搭載された半導体チップＤ１Ｆ〜Ｄ４Ｆに入力されるコマンドアドレス信号ＣＡと、第２の表層２０Ｂに搭載された半導体チップＤ１Ｂ〜Ｄ４Ｂに入力されるコマンドアドレス信号ＣＡのいずれについても、アイパターンが２つに分離する。
【００５８】
これは、先に半導体チップＤ１Ｆ〜Ｄ４Ｆ又はＤ１Ｂ〜Ｄ４Ｂに入力されるコマンドアドレス信号ＣＡについてはα分だけ入力タイミングが早くなり、あとから半導体チップＤ１Ｆ〜Ｄ４Ｆ又はＤ１Ｂ〜Ｄ４Ｂに入力されるコマンドアドレス信号ＣＡについてはα分だけ入力タイミングが遅れるからである。したがって、いずれの半導体チップに入力されるコマンドアドレス信号ＣＡもα分の誤差が生じるため、アイパターンが２つに分離する。しかしながら、その分離幅は図１３に示したケースの半分であり、且つ、全ての半導体チップ３０に対して分離幅が均等となることから、全体として高い信号品質を確保することが可能となる。
【００５９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６０】
１０      半導体モジュール
２０      モジュール基板
２０Ｂ    第１の表層（オモテ面）
２０Ｆ    第２の表層（ウラ面）
２１      外部端子
２１ＣＡ  コマンドアドレス端子
２１ＤＱ  データ端子
２３      誘電体
３０      半導体チップ
３１〜３４    信号入力端子
ＣＡ      コマンドアドレス信号
ＣＬ１    第１の成分
ＣＬ２    第２の成分
ＣＬ３    第３の成分
ＣＬ４    第４の成分
ＣＬ５    第５の成分
ＣＬ６    第６の成分
Ｄ１Ｆ〜Ｄ４Ｆ，Ｄ１Ｂ〜Ｄ４Ｂ    半導体チップ
Ｌ１〜Ｌ１０    各配線層
ＲＴ      終端抵抗器
Ｓ１，Ｓ１０    表層配線
Ｓ２〜Ｓ９    内層配線
ＴＨ，ＴＨ１，ＴＨ２    スルーホール導体
ＴＬ      スタブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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