(57)【要約】【課題】多数のデータ入出力端子と多数のデータ入出力回路を効率よくレイアウトする。【解決手段】Ｙ方向に配列された複数のデータ入出力端子群であって、それぞれ少なくとも２つのデータ入出力端子ＭＦＢを含む複数のデータ入出力端子がＸ方向に配列されてなる複数のデータ入出力端子群と、Ｙ方向に配列され、複数のデータ入出力端子群にそれぞれ対応して設けられた複数のデータ入出力回路群であって、それぞれ少なくとも２つのデータ入出力回路ＤＱを含む複数のデータ入出力回路がＸ方向に配列されてなる複数のデータ入出力回路群とを備える。複数のデータ入出力端子群と複数のデータ入出力回路群は、Ｙ方向に隣接して配置されている。本発明によれば、データ入出力端子及びデータ入出力回路をそれぞれ一箇所に纏めることができるとともに、データ入出力回路ごとの遠近端差を減少させることが可能となる。【選択図】図７
2016012646.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に配列された複数のデータ入出力端子群であって、それぞれ少なくとも第１及び第２のデータ入出力端子を含む複数のデータ入出力端子が前記第１の方向と交差する第２の方向に配列されてなる複数のデータ入出力端子群と、
前記第１の方向に配列され、前記複数のデータ入出力端子群にそれぞれ対応して設けられた複数のデータ入出力回路群であって、それぞれ少なくとも第１及び第２のデータ入出力回路を含む複数のデータ入出力回路が前記第２の方向に配列されてなる複数のデータ入出力回路群と、を備え、
前記複数のデータ入出力端子群と前記複数のデータ入出力回路群は、前記第２の方向に隣接して配置されていることを特徴とする半導体装置。
【請求項２】
前記複数のデータ入出力端子群の前記第１の方向における配列ピッチは、前記複数のデータ入出力回路群の前記第１の方向における配列ピッチ幅と等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のデータ入出力回路のレイアウトは、前記第２のデータ入出力回路を前記第２の方向にシフトさせたレイアウトを有していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のデータ入出力回路と前記第１のデータ入出力端子を接続する第１の出力配線と、
前記第２のデータ入出力回路と前記第２のデータ入出力端子を接続する第２の出力配線と、をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の出力配線は、前記第１のデータ入出力回路上に設けられた第１の部分と、前記第２のデータ入出力回路上に設けられた第２の部分とを含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の出力配線の前記第１の部分は、前記第２の出力配線の前記第２の方向における延長線上に設けられていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の出力配線の前記第２の部分は、前記第２のデータ入出力回路上において前記第２の出力配線と平行に延在することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１のデータ入出力回路に第１の入力信号を供給すると第１の入力配線と、
前記第２のデータ入出力回路に第２の入力信号を供給すると第２の入力配線と、をさらに備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２の入力配線は、前記第１のデータ入出力回路上に設けられた第３の部分と、前記第２のデータ入出力回路上に設けられた第４の部分とを含むことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２の入力配線の前記第４の部分は、前記第１の入力配線の前記第２の方向における延長線上に設けられていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２の入力配線の前記第３の部分は、前記第１のデータ入出力回路上において前記第１の入力配線と平行に延在することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１の出力配線の前記第２の部分と前記第２の出力配線との間に設けられ、前記第２の方向に延在する第１のシールド配線と、
前記第２の入力配線の前記第３の部分と前記第１の入力配線との間に設けられ、前記第２の方向に延在する第２のシールド配線と、をさらに備えることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
一方向に配列された第１及び第２のデータ入出力回路と、
前記第２のデータ入出力回路に隣接して前記一方向に配列された第１及び第２のデータ入出力端子と、
前記第１のデータ入出力回路と前記第１のデータ入出力端子を接続する第１の出力配線と、
前記第２のデータ入出力回路と前記第２のデータ入出力端子を接続する第２の出力配線と、
前記第１のデータ入出力回路に第１の入力信号を供給すると第１の入力配線と、
前記第２のデータ入出力回路に第２の入力信号を供給すると第２の入力配線と、を備え、
前記第１の出力配線、前記第２の出力配線、前記第１の入力配線及び前記第２の入力配線は、いずれも前記一方向に延在する第１の直線に沿って延在する部分を含むことを特徴とする半導体装置。
【請求項１４】
前記第１の出力配線は、前記第１のデータ入出力回路上に設けられた第１の部分と、前記第２のデータ入出力回路上に設けられた第２の部分とを含み、
前記第１の出力配線の前記第２の部分は、前記第２のデータ入出力回路上において前記第２の出力配線と平行に延在することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第２の入力配線は、前記第１のデータ入出力回路上に設けられた第３の部分と、前記第２のデータ入出力回路上に設けられた第４の部分とを含み、
前記第２の入力配線の前記第３の部分は、前記第１のデータ入出力回路上において前記第１の入力配線と平行に延在することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の出力配線の第１の部分と、前記第２のデータ入出力回路上に設けられた前記第２の出力配線と、前記第１のデータ入出力回路上に設けられた前記第１の入力配線と、前記第２の入力配線の第４の部分は、いずれも前記第１の直線に沿って延在することを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、積層型の半導体装置に関する。
【背景技術】
【０００２】
近年、半導体メモリとコントローラチップとの間のデータ転送レートのさらなる高速化が望まれている。これを達成するために、データ入出力のビット幅、即ち、入出力端子の数を従来の半導体メモリに比べ増加させた種々の半導体メモリが考案されている。このような半導体メモリの例として、ハイバンドウィドゥスメモリ（Ｈｉｇｈ  Ｂａｎｄ−ｗｉｄｔｈ  Ｍｅｍｏｒｙ，ＨＢＭ）、ハイブリッドメモリキューブ（Ｈｙｂｒｉｄ  Ｍｅｍｏｒｙ  Ｃｕｂｅ，ＨＭＣ）、及び、ワイドＩ／Ｏ型ＤＲＡＭ（Ｗｉｄｅ−ＩＯ  ＤＲＡＭ）（特許文献１参照）などが知られている。
【０００３】
このような半導体メモリでは、データ入出力端子を含む外部端子の数が通常のＤＲＡＭに比べて極めて多いため、各端子はマイクロバンプと呼ばれる微小電極によって構成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１３１５３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、データ入出力端子の数が多いと、その分、データ入出力回路の数も多くなる。このため、多数のデータ入出力端子と多数のデータ入出力回路をどのようにレイアウトすべきかが問題となる。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、第１の方向に配列された複数のデータ入出力端子群であって、それぞれ少なくとも第１及び第２のデータ入出力端子を含む複数のデータ入出力端子が前記第１の方向と交差する第２の方向に配列されてなる複数のデータ入出力端子群と、前記第１の方向に配列され、前記複数のデータ入出力端子群にそれぞれ対応して設けられた複数のデータ入出力回路群であって、それぞれ少なくとも第１及び第２のデータ入出力回路を含む複数のデータ入出力回路が前記第２の方向に配列されてなる複数のデータ入出力回路群と、を備え、前記複数のデータ入出力端子群と前記複数のデータ入出力回路群は、前記第２の方向に隣接して配置されていることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、一方向に配列された第１及び第２のデータ入出力回路と、前記第２のデータ入出力回路に隣接して前記一方向に配列された第１及び第２のデータ入出力端子と、前記第１のデータ入出力回路と前記第１のデータ入出力端子を接続する第１の出力配線と、前記第２のデータ入出力回路と前記第２のデータ入出力端子を接続する第２の出力配線と、前記第１のデータ入出力回路に第１の入力信号を供給すると第１の入力配線と、前記第２のデータ入出力回路に第２の入力信号を供給すると第２の入力配線と、を備え、前記第１の出力配線、前記第２の出力配線、前記第１の入力配線及び前記第２の入力配線は、いずれも前記一方向に延在する第１の直線に沿って延在する部分を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、データ入出力端子及びデータ入出力回路をそれぞれ一箇所に纏めることができるとともに、データ入出力回路ごとの遠近端差を減少させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による半導体装置１００の構造を説明するための模式的な断面図である。
【図２】半製品１００Ａの構造を説明するための模式的な断面図である。
【図３】メモリチップ２１の主面２１Ｆの平面図である。
【図４】貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。
【図５】貫通電極ＴＳＶ１の構造を示す断面図である。
【図６】図３に示した領域Ｂの拡大図である。
【図７】図６に示した領域Ｃの拡大図である。
【図８】図７に示した領域Ｄに設けられた配線のレイアウトを説明するための図である。
【図９】データ入出力回路ＤＱに含まれる双方向バッファの回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の一実施形態による半導体装置１００の構造を説明するための模式的な断面図である。
【００１２】
図１に示すように、本実施形態による半導体装置１００は、コントロールチップ３０上に４つのメモリチップ２１〜２４が積層された構成を有している。メモリチップ２１〜２４はいわゆるワイドＩＯ型のＤＲＡＭであり、その主面２１Ｆ〜２４Ｆには複数の表面マイクロバンプＭＦＢ及び複数のテストパッドＴＰが設けられている。主面２１Ｆ〜２４Ｆとは、トランジスタなどの回路素子が形成されている側の面であり、図１に示す例ではメモリチップ２１〜２４の主面２１Ｆ〜２４Ｆは下側を向いている。つまり、本実施形態ではメモリチップ２１〜２４がコントロールチップ３０上にフェイスダウン方式で積層されている。一方、メモリチップ２１〜２３の裏面２１Ｂ〜２３Ｂには複数の裏面マイクロバンプＭＢＢが設けられている。最上層に位置するメモリチップ２４の裏面２４Ｂには裏面マイクロバンプＭＢＢは設けられていない。
【００１３】
メモリチップ２１〜２３には、表面マイクロバンプＭＦＢと裏面マイクロバンプＭＢＢとを接続する貫通電極ＴＳＶ（Through Substrate Via）が設けられている。そして、下層に位置するコントロールチップ３０又はメモリチップ２１〜２３の裏面マイクロバンプＭＢＢと、上層に位置するメモリチップ２１〜２４の表面マイクロバンプＭＦＢが互いに接合された構成を有している。
【００１４】
メモリチップ２４に裏面マイクロバンプＭＢＢ及び貫通電極ＴＳＶを設けないのは、メモリチップ２４が半導体装置１００の最上段に位置するチップであるため、メモリチップ２４に供給された信号をさらに他のチップに転送する必要がないからである。このようにメモリチップ２４に貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢを形成しない場合、図１に例示するようにメモリチップ２４を他のメモリチップ２１〜２３に比べて厚くすることができる。その結果、半導体装置１００の製造の際に、熱応力（メモリチップ２１〜２４を積層するときに発生する熱応力）によるチップの変形を抑制することが可能になる。ただし、メモリチップ２４として、メモリチップ２１〜２３と同様の構造を有するチップを用いてもよいのは勿論である。
【００１５】
コントロールチップ３０は、メモリチップ２１〜２４の動作を制御する半導体チップ（ＳＯＣ；Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）であり、回路基板４０上にフェイスダウン方式で搭載されている。つまり、コントロールチップ３０は、主面３０Ｆが回路基板４０側を向き、裏面３０Ｂがメモリチップ２１〜２４側を向くように搭載されている。コントロールチップ３０の主面３０Ｆには複数の表面マイクロバンプＣＦＢが形成され、コントロールチップ３０の裏面３０Ｂには複数の裏面マイクロバンプＣＢＢが形成されている。表面マイクロバンプＣＦＢは回路基板４０に設けられた基板電極４１に接合され、裏面マイクロバンプＣＢＢはメモリチップ２１に設けられた表面マイクロバンプＭＦＢに接合されている。そして、コントロールチップ３０に設けられた内部回路は、表面マイクロバンプＣＦＢに接続されるとともに、コントロールチップ３０を貫通して設けられた貫通電極ＴＳＶを介して裏面マイクロバンプＣＢＢに接続されている。
【００１６】
回路基板４０は、メモリチップ２１〜２４及びコントロールチップ３０が搭載された上面側に基板電極４１が設けられ、下面側に外部端子４２が設けられた構造を有している。基板電極４１と外部端子４２は、回路基板４０を貫通して設けられた図示しないスルーホール導体を介して相互に接続されている。また、基板電極４１の上面には、メモリチップ２１〜２４及びコントロールチップ３０を覆うように封止樹脂５０が設けられ、これにより１パッケージの半導体装置１００として提供される。
【００１７】
かかる構成により、外部端子４２を介して入力される信号（アドレス信号、コマンド信号、クロック信号、ライトデータなど）は、まずコントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、メモリチップ２１〜２４に供給される。一方、メモリチップ２１〜２４から出力される信号（リードデータなど）は、コントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、外部端子４２から外部に出力される。
【００１８】
半導体装置１００の製造工程においては、回路基板４０上にコントロールチップ３０及びメモリチップ２１〜２４を搭載した後、封止樹脂５０によってこれらのチップ２１〜２４，３０を封止しても構わないし、図２に示す半製品１００Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続しても構わない。図２に示す半製品１００Ａは、メモリチップ２１の主面２１Ｆが露出されるよう、メモリチップ２１〜２４を覆う封止樹脂５０を備える。このような半製品１００Ａを用いれば、仕様や用途によって異なるコントロールチップ３０を適宜接続することが可能となる。
【００１９】
図３は、メモリチップ２１の主面２１Ｆの平面図である。
【００２０】
図３に示すように、メモリチップ２１の主面２１Ｆには、Ｘ方向およびＹ方向にマトリクス状に配置された４つのチャネルＣｈＡ〜ＣｈＤが設けられる。各チャネルＣｈＡ〜ＣｈＤは、それぞれが単独のＤＲＡＭとして動作可能な半導体メモリ装置であり、したがって、メモリチップ２１は４つの独立したＤＲＡＭが１チップ化された構成を有している。
【００２１】
メモリチップ２１の主面２１Ｆには、各チャネルＣｈＡ〜ＣｈＤに対応する複数のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられている。各チャネルＣｈＡ〜ＣｈＤに割り当てられるデータ用のマイクロバンプＭＦＢａ〜ＭＦＢｄ、すなわちデータ入出力端子の数は、それぞれ例えば１２８個と非常に多く、また、電源用のマイクロバンプＭＦＢａ〜ＭＦＢｄなども多数必要であることから、チャネルＣｈＡ〜ＣｈＤごとに例えば３００個程度のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられる。このため、チップ全体で１０００個を超えるマイクロバンプＭＦＢが用いられることになる。
【００２２】
これらマイクロバンプＭＦＢの中には、ダイレクトアクセス端子と呼ばれるテスト端子が含まれる。但し、マイクロバンプＭＦＢのサイズは非常に微小であることから、テスタのプローブをテスト端子に接触させることは困難である。このため、各テスト端子には、テスタのプローブを接触させるためのテストパッドＴＰがそれぞれ割り当てられている。テストパッドＴＰは、テスタのプローブを容易に接触させられるよう、マイクロバンプＭＦＢよりも大きな平面サイズを有している。かかる構成により、積層前、例えばウェハ状態のメモリチップ２１に対しては、テストパッドＴＰを用いて動作テストを行うことができ、コントロールチップ３０に積層した後は、コントロールチップ３０を介して外部からテスト用のマイクロバンプＭＦＢにアクセスすることで、メモリチップ２１の動作テストを行うことができる。
【００２３】
他のメモリチップ２２〜２４についても、図３に示したメモリチップ２１と同一の構成を有している。
【００２４】
メモリチップ２１〜２３に設けられた貫通電極ＴＳＶには、第１のタイプの貫通電極ＴＳＶ１と、第２のタイプの貫通電極ＴＳＶ２が含まれる。
【００２５】
図４（ａ），（ｂ）は、それぞれ貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。
【００２６】
図４（ａ）に示す貫通電極ＴＳＶ１は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ平面位置に設けられた他層の貫通電極ＴＳＶ１と短絡されている。つまり、図４（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の信号パスが構成されている。この信号パスは、各メモリチップ２１〜２４の内部回路２に接続されている。したがって、この信号パスに対し、メモリチップ２１の主面２１Ｆを介してコントロールチップ３０から供給される入力信号（コマンド信号、アドレス信号、クロック信号、ライトデータなど）は、各メモリチップ２１〜２４の内部回路２に共通に入力される。また、各メモリチップ２１〜２４の内部回路２からこの信号パスに供給される出力信号（リードデータなど）は、ワイヤードオアされてメモリチップ２１の主面２１Ｆからコントロールチップ３０に出力される。
【００２７】
図５は、貫通電極ＴＳＶ１の構造を示す断面図である。
【００２８】
図５に示すように、貫通電極ＴＳＶ１は半導体基板９０及びその表面の層間絶縁膜９１を貫通して設けられている。貫通電極ＴＳＶ１と半導体基板９０の間には絶縁膜９２が設けられており、これによって、貫通電極ＴＳＶ１と半導体基板９０との絶縁が確保される。
【００２９】
貫通電極ＴＳＶ１の下端は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、メモリチップ２１〜２３の主面に設けられた表面マイクロバンプＭＦＢに接続される。一方、貫通電極ＴＳＶ１の上端は、メモリチップ２１〜２３の裏面マイクロバンプＭＢＢに接続される。裏面マイクロバンプＭＢＢは、上層のメモリチップ２２〜２４に設けられた表面マイクロバンプＭＦＢに接続される。これにより、平面視で同じ位置に設けられた２つの貫通電極ＴＳＶ１は、互いに短絡された状態となる。図４（ａ）に示した内部回路２との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００３０】
図４（ｂ）に示す貫通電極ＴＳＶ２は、平面視で異なる位置に設けられた他のメモリチップの貫通電極ＴＳＶ２と短絡されている。具体的に説明すると、各メモリチップ２１〜２３には、平面視で同じ位置にそれぞれ４つの貫通電極ＴＳＶ２が設けられ、下層のメモリチップに設けられたＮ（Ｎ＝１〜３）番目の貫通電極ＴＳＶ２は、上層のメモリチップに設けられたＮ＋１番目の貫通電極ＴＳＶ２に接続される。下層のメモリチップに設けられた４番目の貫通電極ＴＳＶ２（図４（ｂ）では最も右側の貫通電極ＴＳＶ２）は、上層のメモリチップに設けられた１番目の貫通電極ＴＳＶ２（図４（ｂ）では最も左側の貫通電極ＴＳＶ２）に接続される。このような循環的な接続により、４つの独立した信号パスが形成される。
【００３１】
そして、これら４つの貫通電極ＴＳＶ２のうち、平面視で所定の位置に設けられた貫通電極ＴＳＶ２（図４（ｂ）では最も左側の貫通電極ＴＳＶ２）は、当該メモリチップ２１〜２３内の内部回路３に接続される。また、最上層のメモリチップ２４に含まれる内部回路３は、メモリチップ２３に含まれる最も右側の貫通電極ＴＳＶ２に接続される。
【００３２】
かかる構成により、図４（ｂ）に示す信号Ｓ１〜Ｓ４は、それぞれメモリチップ２１〜２４の内部回路３に対して選択的に入力されることになる。このような信号としては、チップセレクト信号ＣＳやクロックイネーブル信号ＣＫＥなどが挙げられる。
【００３３】
図６は、図３に示した領域Ｂの拡大図である。
【００３４】
図６に示すように、領域Ｂにはアドレスコマンド回路６０ａ，６０ｄ、データ入出力回路６１ａ，６２ａ，６１ｄ，６２ｄ、制御回路６３ａ，６３ｄ及びマイクロバンプＭＦＢａ，ＭＦＢｄ、テストパッドＴＰが設けられている。また、メモリセルアレイＡＲＹａ，ＡＲＹｄの一部も領域Ｂに含まれる。
【００３５】
アドレスコマンド回路６０ａ，６０ｄは、それぞれチャネルＣｈＡ，ＣｈＤに割り当てられた回路であり、アドレス信号及びコマンド信号などを受けてそれぞれメモリセルアレイＡＲＹａ，ＡＲＹｄに対してアクセス動作を行う。アドレス信号及びコマンド信号は、図６の領域６５ａに配置されたマイクロバンプＭＦＢａ及び領域６５ｄに配置されたマイクロバンプＭＦＢｄから入力される。
【００３６】
メモリセルアレイＡＲＹａから読み出されたリードデータは、データ入出力回路６１ａ，６２ａを介し、領域６４ａに配置されたデータ用のマイクロバンプＭＦＢａから出力される。一方、データ用のマイクロバンプＭＦＢａから入力されるライトデータは、データ入出力回路６１ａ，６２ａを介し、メモリセルアレイＡＲＹａに書き込まれる。
【００３７】
同様に、メモリセルアレイＡＲＹｄから読み出されたリードデータは、データ入出力回路６１ｄ，６２ｄを介し、領域６４ｄに配置されたデータ用のマイクロバンプＭＦＢｄから出力される。一方、データ用のマイクロバンプＭＦＢｄから入力されるライトデータは、データ入出力回路６１ｄ，６２ｄを介し、メモリセルアレイＡＲＹｄに書き込まれる。
【００３８】
図６に示すように、データ入出力回路６１ａ，６２ａ，６１ｄ，６２ｄのＸ方向における幅は、データ用のマイクロバンプＭＦＢａ，ＭＦＢｄが設けられる領域６４ａ，６４ｄのＸ方向における幅とほぼ一致している。尚、制御回路６３ａ，６３ｄは、その他の周辺回路に相当する回路である。
【００３９】
図６に示すように、データ入出力回路６１ａとデータ入出力回路６２ａは、Ｙ方向に隣接して配置されている。データ入出力回路６１ａ，６２ａは、それぞれ６４個のデータ入出力回路によって構成されている。したがって、データ入出力回路６１ａ，６２ａの全体で１２８ビットのデータを入出力することができる。これら１２８ビットのデータは、領域６４ａに配置されたマイクロバンプＭＦＢａから入出力される。
【００４０】
同様に、データ入出力回路６１ｄとデータ入出力回路６２ｄは、Ｙ方向に隣接して配置されている。データ入出力回路６１ｄ，６２ｄは、それぞれ６４個のデータ入出力回路によって構成されている。したがって、データ入出力回路６１ｄ，６２ｄの全体で１２８ビットのデータを入出力することができる。これら１２８ビットのデータは、領域６４ｄに配置されたマイクロバンプＭＦＢｄから入出力される。
【００４１】
尚、チャネルＣｈＡに対応するデータ入出力回路６１ａ，６２ａ及びマイクロバンプＭＦＢａのレイアウトと、チャネルＣｈＤに対応するデータ入出力回路６１ｄ，６２ｄ及びマイクロバンプＭＦＢｄのレイアウトは、テストパッドＴＰを対称軸としてミラー配置されている。
【００４２】
図７は、図６に示した領域Ｃの拡大図である。
【００４３】
図７に示すように、データ入出力回路６１ａ，６２ａは、いずれもＸ方向に配列された複数のデータ入出力回路ＤＱからなる。図７には、データ入出力回路６１ａに含まれるデータ入出力回路ＤＱ０，ＤＱ２，ＤＱ４，ＤＱ６と、データ入出力回路６２ａに含まれるデータ入出力回路ＤＱ１，ＤＱ３，ＤＱ５，ＤＱ７が示されているが、実際には、データ入出力回路６１ａ，６２ａはいずれも６４個のデータ入出力回路ＤＱによって構成される。
【００４４】
Ｙ方向に隣接する２つのデータ入出力回路ＤＱ、例えば、データ入出力回路ＤＱ０，ＤＱ１は、１つのデータ入出力回路群を構成する。そして、各データ入出力回路群には、それぞれＹ方向に隣接する２つのマイクロバンプＭＦＢａが割り当てられる。図７には、８個のマイクロバンプＭＦＢ０〜ＭＦＢ７が図示されており、これらはそれぞれ８個のデータ入出力回路ＤＱ０〜ＤＱ７に対応している。データ用のマイクロバンプＭＦＢについては、データ入出力端子と呼ぶこともある。そして、Ｙ方向に隣接する２つのデータ入出力端子、例えば、マイクロバンプＭＦＢ０，ＭＦＢ１は、１つのデータ入出力端子群を構成する。
【００４５】
このように、本実施形態では、Ｙ方向に隣接する２つのデータ入出力回路（例えばＤＱ０，ＤＱ１）からなるデータ入出力回路群がＸ方向に複数個（６４個）配列されている。また、Ｙ方向に隣接する２つのデータ入出力端子（例えばＭＦＢ０，ＭＦＢ１）からなるデータ入出力端子群がＸ方向に複数個（６４個）配列されている。そして、これら複数のデータ入出力回路群と複数のデータ入出力端子群は、Ｙ方向に隣接して配置されている。また、複数のデータ入出力端子群のＸ方向における配列ピッチは、複数のデータ入出力回路群のＸ方向における配列ピッチ幅とほぼ等しい。
【００４６】
ここで、図７に示す記号Ｆは、データ入出力回路ＤＱの拡散層レイアウトの方向を示している。本実施形態では、データ入出力回路６１ａを構成するデータ入出力回路ＤＱの拡散層レイアウトと、データ入出力回路６２ａを構成するデータ入出力回路ＤＱの拡散層レイアウトとがミラー配置されておらず、Ｙ方向にシフトしたレイアウトを有している。
【００４７】
図８は、図７に示した領域Ｄに設けられた配線のレイアウトを説明するための図である。
【００４８】
図８に示すように、データ入出力回路ＤＱ０，ＤＱ１の上方には、Ｙ方向に延在する複数の配線が設けられている。まず、入力配線ＩＮ０，ＩＮ１は、それぞれリードデータをデータ入出力回路ＤＱ０，ＤＱ１に供給するための配線である。データ入出力回路ＤＱ０，ＤＱ１に入力されたリードデータは、出力配線ＯＵＴ０，ＯＵＴ１を介して、それぞれ対応するマイクロバンプＭＦＢ０，ＭＦＢ１に供給される。ライト動作時においては、ライトデータが上記と逆の方向に伝搬する。
【００４９】
データ入出力回路ＤＱ０，ＤＱ１は、図９に示す双方向バッファ回路であり、リードデータを対応するマイクロバンプＭＦＢ０，ＭＦＢ１に供給するとともに、マイクロバンプＭＦＢ０，ＭＦＢ１に入力されたライトデータをメモリセルアレイＡＲＹａに転送する役割を果たす。双方向バッファを構成する出力バッファＯＢは、出力制御信号ＯＥＮに応答して活性化され、双方向バッファを構成する入力バッファＩＢは、入力制御信号ＩＥＮに応答して活性化される。出力制御信号ＯＥＮ及び入力制御信号ＩＥＮは、Ｘ方向に延在する信号配線を介して、複数のデータ入出力回路ＤＱに対して共通に供給される。例えば、図８に示す入力配線ＩＮ０，ＩＮ１及び出力配線ＯＵＴ０，ＯＵＴ１が第３配線層に形成される場合、出力制御信号ＯＥＮ及び入力制御信号ＩＥＮを伝送する信号配線は第２配線層に形成される。また、Ｙ方向における近距離接続には、第１配線層が用いられる。
【００５０】
図８に示すように、データ入出力回路ＤＱ０は、データ入出力ノード７１，７２を有している。データ入出力ノード７１は入力配線ＩＮ０に接続され、これにより、リード動作時においては、入力配線ＩＮ０を介してデータ入出力回路ＤＱ０にリードデータが入力される。また、データ入出力ノード７２は出力配線ＯＵＴ０に接続され、これによりデータ入出力回路ＤＱ０から出力配線ＯＵＴ０を介してリードデータがマイクロバンプＭＦＢ０に出力される。一方、ライト動作時においては、マイクロバンプＭＦＢ０に入力されたライトデータが出力配線ＯＵＴ０を介して、データ入出力ノード７２からデータ入出力回路ＤＱ０に入力される。データ入出力回路ＤＱ０に入力されたライトデータは、データ入出力ノード７１から入出力配線ＩＮ０に出力される。
【００５１】
同様に、データ入出力回路ＤＱ１は、データ入出力ノード７３，７４を有している。データ入出力ノード７３は入力配線ＩＮ１に接続され、これにより、リード動作時においては、入力配線ＩＮ１を介してデータ入出力回路ＤＱ１にリードデータが入力される。また、データ入出力ノード７４は出力配線ＯＵＴ１に接続され、これによりデータ入出力回路ＤＱ１から出力配線ＯＵＴ１を介してリードデータがマイクロバンプＭＦＢ１に出力される。一方、ライト動作時においては、マイクロバンプＭＦＢ１に入力されたライトデータが出力配線ＯＵＴ１を介して、データ入出力ノード７４からデータ入出力回路ＤＱ１に入力される。データ入出力回路ＤＱ１に入力されたライトデータは、データ入出力ノード７３から入出力配線ＩＮ１に出力される。
【００５２】
本実施形態では、データ入出力回路ＤＱ０の拡散層レイアウトとデータ入出力回路ＤＱ１の拡散層レイアウトがＹ方向にシフトされていることから、データ入出力回路ＤＱ０上におけるデータ入出力ノード７１及びデータ入出力ノード７２の平面位置と、データ入出力回路ＤＱ１上におけるデータ入出力ノード７３及びデータ入出力ノード７４の平面位置は、互いに一致している。
【００５３】
入力配線ＩＮ０は、Ｙ方向に延在する直線Ｙ１に沿って設けられている。直線Ｙ１上には、データ入出力ノード７１〜７４も存在している。一方、入力配線ＩＮ１は、データ入出力回路ＤＱ０上においてはＹ方向に延在する直線Ｙ３に沿って設けられ、データ入出力回路ＤＱ１上においては直線Ｙ１に沿って設けられる。入力配線ＩＮ１の直線Ｙ３から直線Ｙ１への移動は、例えば第２配線層に形成された接続配線Ｍ２を介して行われる。
【００５４】
出力配線ＩＮ１は、直線Ｙ１に沿って設けられている。一方、出力配線ＩＮ０は、データ入出力回路ＤＱ０上においては直線Ｙ１に沿って設けられ、データ入出力回路ＤＱ１上においては直線Ｙ３に沿って設けられる。入力配線ＩＮ１の直線Ｙ３から直線Ｙ１への移動は、接続配線Ｍ２と交差する配線部分を介して行われる。
【００５５】
かかる構成により、直線Ｙ１には、入力配線ＩＮ０、入力配線ＩＮ１の一部、出力配線ＯＵＴ１及び出力配線ＯＵＴ０の一部が設けられる。一方、直線Ｙ３には、入力配線ＩＮ１の一部及び出力配線ＯＵＴ０の一部が設けられる。また、データ入出力回路ＤＱ０上においては、入力配線ＩＮ０と入力配線ＩＮ１が平行に延在するとともに、出力配線ＯＵＴ０と入力配線ＩＮ１が平行に延在する。さらに、データ入出力回路ＤＱ１上においては、出力配線ＯＵＴ０と入力配線ＩＮ１が平行に延在するとともに、出力配線ＯＵＴ０と出力配線ＯＵＴ１が平行に延在する。
【００５６】
また、データ入出力回路ＤＱ０上においては、直線Ｙ１と直線Ｙ３に挟まれた直線Ｙ２に沿って電源配線ＶＬ０が設けられている。同様に、データ入出力回路ＤＱ１上においては、直線Ｙ２に沿って電源配線ＶＬ１が設けられている。電源配線ＶＬ０，ＶＬ１は、データ入出力回路ＤＱ０，ＤＱ１に電源供給するのみならず、クロストークを低減するためのシールド配線としても機能する。
【００５７】
このように、本実施形態のレイアウトによれば、２本の直線Ｙ１，Ｙ３に２本の入力配線ＩＮ０，ＩＮ１及び２本の出力配線ＯＵＴ０，ＯＵＴ１を配置することができるため、使用する配線トラックの本数を削減することができ、これにより各データ入出力回路ＤＱのＸ方向における幅を縮小することができる。
【００５８】
また、マイクロバンプＭＦＢが各チャネルの端部に配置されていることから、マイクロバンプＭＦＢが各種配線をレイアウトする上での障害となることもない。また、マイクロバンプＭＦＢとテストパッドＴＰが隣接して配置されることから、マイクロバンプＭＦＢを用いた動作とテストパッドＴＰを用いた動作の特性差を最小限に抑えることが可能となる。
【００５９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６０】
例えば、上記実施形態では、２個のデータ入出力回路ＤＱからなるデータ入出力回路群と、２個のマイクロバンプＭＦＢからなるデータ入出力端子群がＹ方向に隣接して配置されているが、データ入出力回路群に含まれるデータ入出力回路ＤＱの数や、データ入出力端子群に含まれるマイクロバンプＭＦＢの数についてはこれに限定されるものではなく、例えば４個であっても構わない。
【００６１】
また、上記実施形態では、本発明をワイドＩＯ型のＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではない。
【符号の説明】
【００６２】
２，３    内部回路
２１〜２４    メモリチップ
２１Ｂ〜２３Ｂ    メモリチップの裏面
２１Ｆ〜２４Ｆ    メモリチップの主面
３０      コントロールチップ
３０Ｂ    コントロールチップの裏面
３０Ｆ    コントロールチップの主面
４０      回路基板
４１      基板電極
４２      外部端子
５０      封止樹脂
６０ａ，６０ｄ    アドレスコマンド回路
６１ａ，６２ａ，６１ｄ，６２ｄ    データ入出力回路
６３ａ，６３ｄ    制御回路
６４ａ，６４ｄ，６５ａ，６５ｄ    領域
７１〜７４    データ入出力ノード
９０      半導体基板
９１      層間絶縁膜
９２      絶縁膜
１００    半導体装置
１００Ａ  半製品
ＡＲＹａ，ＡＲＹｄ    メモリセルアレイ
Ｂ，Ｃ，Ｄ    領域
ＣＢＢ    裏面マイクロバンプ
ＣＦＢ    表面マイクロバンプ
ＣｈＡ〜ＣｈＤ    チャネル
ＤＱ      データ入出力回路
ＩＢ      入力バッファ
ＩＮ０，ＩＮ１    入力配線
Ｌ０〜Ｌ３    配線層
Ｍ２      接続配線
ＭＢＢ    裏面マイクロバンプ
ＭＦＢ    表面マイクロバンプ（データ入出力端子）
ＯＢ      出力バッファ
ＯＵＴ０，ＯＵＴ１    出力配線
Ｐ０〜Ｐ３    パッド
ＴＨ１〜ＴＨ３    スルーホール電極
ＴＰ      テストパッド
ＴＳＶ，ＴＳＶ１，ＴＳＶ２    貫通電極
ＶＬ０，ＶＬ１    電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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