(57)【要約】【課題】セットアップの改善を図ることが可能なフリップフロップ回路を提供する。【解決手段】フリップフロップ回路は、入力ノードが前記データ端子に接続され、第１のゲートに前記第４のクロック信号が供給され、第２のゲートに前記第３のクロック信号が供給され、前記第３および第４のクロック信号に応じて、前記データ信号を反転した第１の信号を出力する第１のクロックドインバータを備える。フリップフロップ回路は、第１の信号を反転した第２の信号を出力ノードから出力する第１のラッチ用インバータを備える。フリップフロップ回路は、前記第１および第２のクロック信号に応じて、前記第２の信号を通過させて第３の信号を出力ノードから出力するトランスファーゲートを備える。フリップフロップ回路は、第３の信号を反転させた第４の信号を出力ノードから出力する第２のラッチ用インバータを備える。【選択図】図１
2016012888.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号が入力されるクロック端子と、
データ信号が入力されるデータ端子と、
出力信号を出力する出力端子と、
入力ノードが前記クロック端子に接続され、前記基準クロック信号を反転して得られた第１のクロック信号を出力し、前記第１のクロック信号を反転して得られた第２のクロック信号を出力し、前記第２のクロック信号を反転して得られた第３のクロック信号を出力し、前記第３のクロック信号を反転して得られた第４のクロック信号を出力するクロック信号生成回路と、
入力ノードが前記データ端子に接続され、第１のゲートに前記第４のクロック信号が供給され、第２のゲートに前記第３のクロック信号が供給され、前記第３および第４のクロック信号に応じて、前記データ信号を反転した第１の信号を出力する第１のクロックドインバータと、
入力ノードが前記第１のクロックドインバータの出力ノードに接続され、前記第１の信号を反転した第２の信号を出力ノードから出力する第１のラッチ用インバータと、
ソースが電源に接続され、ゲートが前記第１のラッチ用インバータの出力ノードに接続された第１のｐＭＯＳトランジスタと、
ソースが前記第１のｐＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のラッチ用インバータの入力ノードに接続され、ゲートに前記第３のクロック信号が供給される第２のｐＭＯＳトランジスタと、
ドレインが前記第２のｐＭＯＳトランジスタのドレインに接続され、ゲートに前記第４のクロック信号が供給される第１のｎＭＯＳトランジスタと、
ドレインが前記第１のｎＭＯＳトランジスタのソースに接続され、ソースが接地に接続され、ゲートが前記第１のラッチ用インバータの出力ノードに接続された第２のｎＭＯＳトランジスタと、
入力ノードが前記第１のラッチ用インバータの出力ノードに接続され、第３のゲートに前記第１のクロック信号が供給され、第４のゲートに前記第２のクロック信号が供給され、前記第１および第２のクロック信号に応じて、前記第２の信号を通過させて第３の信号を出力ノードから出力するトランスファーゲートと、
入力ノードが前記トランスファーゲートの出力ノードに接続され、前記第３の信号を反転させた第４の信号を出力ノードから出力する第２のラッチ用インバータと、
ソースが前記電源に接続され、ゲートが前記第２のラッチ用インバータの出力ノードに接続された第３のｐＭＯＳトランジスタと、
ソースが前記第３のｐＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のラッチ用インバータの入力ノードに接続され、ゲートに前記第４のクロック信号が供給される第４のｐＭＯＳトランジスタと、
ドレインが前記第４のｐＭＯＳトランジスタのドレインに接続され、ゲートに前記第３のクロック信号が供給される第３のｎＭＯＳトランジスタと、
ドレインが前記第３のｎＭＯＳトランジスタのソースに接続され、ソースが前記接地に接続され、ゲートが前記第２のラッチ用インバータの出力ノードに接続された第４のｎＭＯＳトランジスタと、
前記第４の信号に基づいて前記出力信号を前記出力端子に出力する出力回路と、を備えるフリップフロップ回路。
【請求項２】
前記クロック信号生成回路は、
入力ノードが前記クロック端子に接続され、前記基準クロック信号を反転した前記第１のクロック信号を出力ノードから出力する第１のクロック用インバータと、
入力ノードが前記第１のクロック用インバータの出力ノードに接続され、前記第１のクロック信号を反転した前記第２のクロック信号を出力ノードから出力する第２のクロック用インバータと、
入力ノードが前記第２のクロック用インバータの出力ノードに接続され、前記第２のクロック信号を反転した前記第３のクロック信号を出力ノードから出力する第３のクロック用インバータと、
入力ノードが前記第３のクロック用インバータの出力ノードに接続され、前記第３のクロック信号を反転した前記第４のクロック信号を出力ノードから出力する第４のクロック用インバータと、を備える
請求項１に記載のフリップフロップ回路。
【請求項３】
前記第１のクロックドインバータは、
ソースが前記電源に接続され、ゲートが前記第１のクロックドインバータの前記第１のゲートである第１の入力ｐＭＯＳトランジスタと、
ソースが前記第１の入力ｐＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のクロックドインバータの出力ノードに接続され、ゲートが前記データ端子に接続された第２の入力ｐＭＯＳトランジスタと、
ドレインが前記第１のラッチ用インバータの入力ノードに接続され、ゲートが前記データ端子に接続された第１の入力ｎＭＯＳトランジスタと、
ドレインが前記第１の入力ｎＭＯＳトランジスタのソースに接続され、ソースが前記接地に接続され、ゲートが前記第１のクロックドインバータの第２のゲートである第２の入力ｎＭＯＳトランジスタと、を備える
請求項１または２に記載のフリップフロップ回路。
【請求項４】
前記第１の入力ｐＭＯＳトランジスタの駆動能力は、前記第２の入力ｐＭＯＳトランジスタの駆動力よりも、大きく、
前記第２の入力ｎＭＯＳトランジスタの駆動力は、前記第１の入力ｎＭＯＳトランジスタの駆動力よりも、大きい
請求項１から３のいずれか一項に記載のフリップフロップ回路。
【請求項５】
前記第１の入力ｐＭＯＳトランジスタのゲート幅は、前記第２の入力ｐＭＯＳトランジスタのゲート幅よりも、大きく、
前記第２の入力ｎＭＯＳトランジスタのゲート幅は、前記第１の入力ｎＭＯＳトランジスタのゲート幅よりも、大きい
請求項４に記載のフリップフロップ回路。
【請求項６】
前記トランスファーゲートは、
ソースが前記トランスファーゲートの入力ノードに接続され、ドレインが前記トランスファーゲートの出力ノードに接続され、ゲートに前記第１のクロック信号が供給される第１のスイッチｐＭＯＳトランジスタと、
ドレインが前記トランスファーゲートの入力ノードに接続され、ソースが前記トランスファーゲートの出力ノードに接続され、ゲートに前記第２のクロック信号が供給される第１のスイッチｎＭＯＳトランジスタと、を備える
請求項１から５いずれか一項に記載のフリップフロップ回路。
【請求項７】
前記出力回路は、前記第４の信号を反転した前記出力信号を前記出力端子に出力する請求項１に記載のフリップフロップ回路。
【請求項８】
基準クロック信号が入力されるクロック端子と、
データ信号が入力されるデータ端子と、
出力信号を出力する出力端子と、
入力ノードが前記クロック端子に接続され、前記基準クロック信号を反転して得られた第１のクロック信号を出力し、前記第１のクロック信号を反転して得られた第２のクロック信号を出力し、前記第２のクロック信号を反転して得られた第３のクロック信号を出力し、前記第３のクロック信号を反転して得られた第４のクロック信号を出力するクロック信号生成回路と、
入力ノードが前記データ端子に接続され、第１のゲートに前記第４のクロック信号が供給され、第２のゲートに前記第３のクロック信号が供給され、前記第３および第４のクロック信号に応じて、前記データ信号を反転した第１の信号を出力する第１のクロックドインバータと、
入力ノードが前記第１のクロックドインバータの出力ノードに接続され、前記第１の信号を反転した第２の信号を出力ノードから出力する第１のラッチ用インバータと、
ソースが電源に接続され、ゲートが前記第１のラッチ用インバータの出力ノードに接続された第１のｐＭＯＳトランジスタと、
ソースが前記第１のｐＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のラッチ用インバータの入力ノードに接続され、ゲートに前記第３のクロック信号が供給される第２のｐＭＯＳトランジスタと、
ドレインが前記第２のｐＭＯＳトランジスタのドレインに接続され、ゲートに前記第４のクロック信号が供給される第１のｎＭＯＳトランジスタと、
ドレインが前記第１のｎＭＯＳトランジスタのソースに接続され、ソースが接地に接続され、ゲートが前記第１のラッチ用インバータの出力ノードに接続された第２のｎＭＯＳトランジスタと、
入力ノードが前記第１のラッチ用インバータの出力ノードに接続され、第３のゲートに前記第１のクロック信号が供給され、第４のゲートに前記第２のクロック信号が供給され、前記第１および第２のクロック信号に応じて、前記第２の信号を通過させて第３の信号を出力する第２のクロックドインバータと、
入力ノードが前記第２のクロックドインバータの出力ノードに接続され、前記第３の信号を反転させた第４の信号を出力ノードから出力する第２のラッチ用インバータと、
ソースが前記電源に接続され、ゲートが前記第２のラッチ用インバータの出力ノードに接続された第３のｐＭＯＳトランジスタと、
ソースが前記第３のｐＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のラッチ用インバータの入力ノードに接続され、ゲートに前記第４のクロック信号が供給される第４のｐＭＯＳトランジスタと、
ドレインが前記第４のｐＭＯＳトランジスタのドレインに接続され、ゲートに前記第３のクロック信号が供給される第３のｎＭＯＳトランジスタと、
ドレインが前記第３のｎＭＯＳトランジスタのソースに接続され、ソースが前記接地に接続され、ゲートが前記第２のラッチ用インバータの出力ノードに接続された第４のｎＭＯＳトランジスタと、
前記第３の信号に基づいて前記出力信号を前記出力端子に出力する出力回路と、を備えるフリップフロップ回路。
【請求項９】
前記出力回路は、前記第３の信号を反転した前記出力信号を前記出力端子に出力する請求項８に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、フリップフロップ回路に関する。
【背景技術】
【０００２】
従来のフリップフロップ回路には、入力回路部、マスターラッチ、スレーブラッチ、出力回路部、インバータ２個を使用したクロック生成回路で構成されているものがある。
【０００３】
この従来のフリップフロップ回路で、クロック信号が変化する前にデータ信号が確定しなければならない制限であるセットアップタイムを小さくする改善のために、クロック生成回路のインバータを３個や４個にして遅いクロック信号を生成してマスターラッチに入力している。
【０００４】
また、セットアップを小さく改善するには、入力回路とマスターラッチの入力部に接続されるクロック信号を遅くする他に、入力回路とマスターラッチの入力部のトランジスタを大きくする又はトランジスタを並列に接続することにより、データ信号がマスターラッチに速く入る必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−４０８２６
【特許文献２】特開２０１２−１１４８２７
【特許文献３】特開２００１−２３７６７５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
セットアップの改善を図ることが可能なフリップフロップ回路を提供する。
【課題を解決するための手段】
【０００７】
実施形態に従ったフリップフロップ回路は、基準クロック信号が入力されるクロック端子を備える。フリップフロップ回路は、データ信号が入力されるデータ端子を備える。フリップフロップ回路は、出力信号を出力する出力端子を備える。フリップフロップ回路は、入力ノードが前記クロック端子に接続され、前記基準クロック信号を反転して得られた第１のクロック信号を出力し、前記第１のクロック信号を反転して得られた第２のクロック信号を出力し、前記第２のクロック信号を反転して得られた第３のクロック信号を出力し、前記第３のクロック信号を反転して得られた第４のクロック信号を出力するクロック信号生成回路を備える。フリップフロップ回路は、入力ノードが前記データ端子に接続され、第１のゲートに前記第４のクロック信号が供給され、第２のゲートに前記第３のクロック信号が供給され、前記第３および第４のクロック信号に応じて、前記データ信号を反転した第１の信号を出力する第１のクロックドインバータを備える。フリップフロップ回路は、入力ノードが前記第１のクロックドインバータの出力ノードに接続され、前記第１の信号を反転した第２の信号を出力ノードから出力する第１のラッチ用インバータを備える。フリップフロップ回路は、ソースが電源に接続され、ゲートが前記第１のラッチ用インバータの出力ノードに接続された第１のｐＭＯＳトランジスタを備える。フリップフロップ回路は、ソースが前記第１のｐＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のラッチ用インバータの入力ノードに接続され、ゲートに前記第３のクロック信号が供給される第２のｐＭＯＳトランジスタを備える。フリップフロップ回路は、ドレインが前記第２のｐＭＯＳトランジスタのドレインに接続され、ゲートに前記第４のクロック信号が供給される第１のｎＭＯＳトランジスタを備える。フリップフロップ回路は、ドレインが前記第１のｎＭＯＳトランジスタのソースに接続され、ソースが接地に接続され、ゲートが前記第１のラッチ用インバータの出力ノードに接続された第２のｎＭＯＳトランジスタを備える。フリップフロップ回路は、入力ノードが前記第１のラッチ用インバータの出力ノードに接続され、第１のゲートに前記第１のクロック信号が供給され、第２のゲートに前記第２のクロック信号が供給され、前記第１および第２のクロック信号に応じて、前記第２の信号を通過させて第３の信号を出力ノードから出力するトランスファーゲートを備える。フリップフロップ回路は、入力ノードが前記トランスファーゲートの出力ノードに接続され、前記第３の信号を反転させた第４の信号を出力ノードから出力する第２のラッチ用インバータを備える。フリップフロップ回路は、ソースが前記電源に接続され、ゲートが前記第２のラッチ用インバータの出力ノードに接続された第３のｐＭＯＳトランジスタを備える。フリップフロップ回路は、ソースが前記第３のｐＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のラッチ用インバータの入力ノードに接続され、ゲートに前記第４のクロック信号が供給される第４のｐＭＯＳトランジスタを備える。フリップフロップ回路は、ドレインが前記第４のｐＭＯＳトランジスタのドレインに接続され、ゲートに前記第３のクロック信号が供給される第３のｎＭＯＳトランジスタを備える。フリップフロップ回路は、ドレインが前記第３のｎＭＯＳトランジスタのソースに接続され、ソースが前記接地に接続され、ゲートが前記第２のラッチ用インバータの出力ノードに接続された第４のｎＭＯＳトランジスタを備える。フリップフロップ回路は、前記第４の信号に基づいて前記出力信号を前記出力端子に出力する出力回路を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係るフリップフロップ回路１００の構成の一例を示す図である。
【図２】図２は、第２の実施形態に係るフリップフロップ回路２００の構成の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下、各実施形態について図面に基づいて説明する。
【第１の実施形態】
【００１０】
図１は、第１の実施形態に係るフリップフロップ回路１００の構成の一例を示す図である。
【００１１】
図１に示すように、フリップフロップ回路１００は、クロック端子ＴＣＰと、データ端子ＴＤと、出力端子ＴＱと、クロック信号生成回路１０と、第１のクロックドインバータＡＩと、第１のラッチ用インバータＬＩ１と、第１のｐＭＯＳトランジスタＭｐ１と、第２のｐＭＯＳトランジスタＭｐ２と、第１のｎＭＯＳトランジスタＭｎ１と、第２のｎＭＯＳトランジスタＭｎ２と、トランスファーゲートＴＧと、第２のラッチ用インバータＬＩ２と、第３のｐＭＯＳトランジスタＳｐ１と、第４のｐＭＯＳトランジスタＳｐ２と、第３のｎＭＯＳトランジスタＳｎ１と、第４のｎＭＯＳトランジスタＳｎ２と、出力回路ＣＸと、を備える。
【００１２】
ここでは、第１の信号Ｓ１は、データ信号Ｄを反転した信号である。
【００１３】
クロック端子ＴＣＰは、基準クロック信号ＣＰが入力される。
【００１４】
データ端子ＴＤは、データ信号Ｄが入力される。
【００１５】
出力端子ＴＱは、出力信号Ｑを出力する。
【００１６】
クロック信号生成回路１０は、入力ノードがクロック端子ＴＣＰに接続されている。このクロック信号生成回路１０は、基準クロック信号ＣＰを反転して得られた第１のクロック信号Ｃ１を出力する。また、クロック信号生成回路１０は、第１のクロック信号Ｃ１を反転して得られた第２のクロック信号Ｃ２を出力する。また、クロック信号生成回路１０は、第２のクロック信号Ｃ２を反転して得られた第３のクロック信号Ｃ３を出力する。また、クロック信号生成回路１０は、第３のクロック信号Ｃ３を反転して得られた第４のクロック信号Ｃ４を出力する。
【００１７】
このクロック信号生成回路１０は、例えば、図１に示すように、第１のクロック用インバータＣＩ１と、第２のクロック用インバータＣＩ２と、第３のクロック用インバータＣＩ３と、第４のクロック用インバータＣＩ４と、を備える。
【００１８】
第１のクロック用インバータＣＩ１は、入力ノードがクロック端子ＣＰに接続され、基準クロック信号ＣＰを反転した第１のクロック信号Ｃ１を出力ノードから出力する。
【００１９】
この第１のクロック用インバータＣＩ１は、例えば、図１に示すように、ソースが電源に接続され、ドレインが第１のクロック用インバータＣＩ１の出力ノードに接続され、ゲートが第１のクロック用インバータＣＩ１の入力ノードに接続されたｐＭＯＳトランジスタＣＩ１ｐと、ソースが接地に接続され、ドレインが第１のクロック用インバータＣＩ１の出力ノードに接続され、ゲートが第１のクロック用インバータＣＩ１の入力ノードに接続されたｎＭＯＳトランジスタＣＩ１ｎと、を備える。
【００２０】
第２のクロック用インバータＣＩ２は、入力ノードが第１のクロック用インバータＣＩ１の出力ノードに接続され、第１のクロック信号Ｃ１を反転した第２のクロック信号Ｃ２を出力ノードから出力する。
【００２１】
この第２のクロック用インバータＣＩ２は、例えば、図１に示すように、ソースが電源に接続され、ドレインが第２のクロック用インバータＣＩ２の出力ノードに接続され、ゲートが第２のクロック用インバータＣＩ２の入力ノードに接続されたｐＭＯＳトランジスタＣＩ２ｐと、ソースが接地に接続され、ドレインが第２のクロック用インバータＣＩ２の出力ノードに接続され、ゲートが第２のクロック用インバータＣＩ２の入力ノードに接続されたｎＭＯＳトランジスタＣＩ２ｎと、を備える。
【００２２】
第３のクロック用インバータＣＩ３は、入力ノードが第２のクロック用インバータＣＩ２の出力ノードに接続され、第２のクロック信号Ｃ２を反転した第３のクロック信号Ｃ３を出力ノードから出力する。すなわち、第３のクロック用インバータＣＩ３は、第２のクロック信号Ｃ２に基づいて、基準クロック信号ＣＰの反転信号である第３のクロック信号Ｃ３を生成する。
【００２３】
この第３のクロック用インバータＣＩ３は、例えば、図１に示すように、ソースが電源に接続され、ドレインが第３のクロック用インバータＣＩ３の出力ノードに接続され、ゲートが第３のクロック用インバータＣＩ３の入力ノードに接続されたｐＭＯＳトランジスタＣＩ３ｐと、ソースが接地に接続され、ドレインが第３のクロック用インバータＣＩ３の出力ノードに接続され、ゲートが第３のクロック用インバータＣＩ３の入力ノードに接続されたｎＭＯＳトランジスタＣＩ３ｎと、を備える。
【００２４】
なお、第３のクロック信号Ｃ３は、第１のクロック信号Ｃ１に対して、第２のクロック用インバータＣＩ２と第３のクロック用インバータＣＩ３の遅延分遅れた信号となる。
【００２５】
第４のクロック用インバータＣＩ４は、入力ノードが第３のクロック用インバータＣＩ３の出力ノードに接続され、第３のクロック信号Ｃ３を反転した第４のクロック信号Ｃ４を出力ノードから出力する。すなわち、第４のクロック用インバータＣＩ４は、第３のクロック信号Ｃ３に基づいて、基準クロック信号ＣＰの正転信号である第４のクロック信号Ｃ４を生成する。
【００２６】
この第４のクロック用インバータＣＩ４は、例えば、図１に示すように、ソースが電源に接続され、ドレインが第４のクロック用インバータＣＩ４の出力ノードに接続され、ゲートが第４のクロック用インバータＣＩ４の入力ノードに接続されたｐＭＯＳトランジスタＣＩ４ｐと、ソースが接地に接続され、ドレインが第４のクロック用インバータＣＩ４の出力ノードに接続され、ゲートが第４のクロック用インバータＣＩ４の入力ノードに接続されたｎＭＯＳトランジスタＣＩ４ｎと、を備える。
【００２７】
なお、第４のクロック信号Ｃ４は、第２のクロック信号Ｃ２に対して、第３のクロック用インバータＣＩ３と第４のクロック用インバータＣＩ４の遅延分遅れた信号となる。
【００２８】
また、第１のクロックドインバータＡＩは、入力ノードがデータ端子ＴＤに接続され、第１のゲートに第４のクロック信号Ｃ４が供給され、第２のゲートに第３のクロック信号Ｃ３が供給され、第３および第４のクロック信号Ｃ３、Ｃ４に応じて、データ信号Ｄを反転した第１の信号Ｓ１を出力する。
【００２９】
この第１のクロックドインバータＡＩは、例えば、図１に示すように、第１の入力ｐＭＯＳトランジスタＡｐ１と、第２の入力ｐＭＯＳトランジスタＡｐ２と、第１の入力ｎＭＯＳトランジスタＡｎ１と、第２の入力ｎＭＯＳトランジスタＡｎ２と、を備える。
【００３０】
第１の入力ｐＭＯＳトランジスタＡｐ１は、ソースが電源に接続され、ゲートが第４のクロック信号Ｃ４に接続される。
【００３１】
第２の入力ｐＭＯＳトランジスタＡｐ２は、ソースが第１の入力ｐＭＯＳトランジスタＡｐ１のドレインに接続され、ドレインが第１のクロックドインバータＡＩの出力ノードに接続され、ゲートがデータ端子ＴＤに接続されている。
【００３２】
第１の入力ｎＭＯＳトランジスタＡｎ１は、ドレインが第１のラッチ用インバータＬＩ１の入力ノードに接続され、ゲートがデータ端子ＴＤに接続されている。
【００３３】
第２の入力ｎＭＯＳトランジスタＡｎ２は、ドレインが第１の入力ｎＭＯＳトランジスタＡｎ１のソースに接続され、ソースが接地に接続され、ゲートが第３のクロック信号Ｃ３に接続される。
【００３４】
なお、第１の入力ｐＭＯＳトランジスタＡｐ１のサイズ（平面積）は、第２の入力ｐＭＯＳトランジスタＡｐ２のサイズ（平面積）よりも、大きく（例えば、２倍に）設定される。特に、第１の入力ｐＭＯＳトランジスタＡｐ１のゲート幅は、第２の入力ｐＭＯＳトランジスタＡｐ２のゲート幅よりも、大きくなるように設定される。
【００３５】
これにより、第１の入力ｐＭＯＳトランジスタＡｐ１の駆動力は、第２の入力ｐＭＯＳトランジスタＡｐ２の駆動力よりも、大きく（例えば、２倍に）なる。
【００３６】
さらに、第２の入力ｎＭＯＳトランジスタＡｎ２のサイズは、第１の入力ｎＭＯＳトランジスタＡｎ１のサイズよりも、大きく（例えば、２倍に）設定される。特に、第２の入力ｎＭＯＳトランジスタＡｎ２のゲート幅は、第１の入力ｎＭＯＳトランジスタＡｎ１のゲート幅よりも、大きくなるように設定される。  
これにより、第２の入力ｎＭＯＳトランジスタＡｎ２の駆動力は、第１の入力ｎＭＯＳトランジスタＡｎ１の駆動力よりも、大きく（例えば、２倍に）なる。
【００３７】
このようにして、入力回路ＡＩのトランジスタの駆動力を設定することにより、第２の入力ｐＭＯＳトランジスタＡｐ２のソースへの電源電圧の伝達および第１の入力ｎＭＯＳトランジスタＡｎ１のソースへの接地電圧の伝達が速くなるため、データ信号Ｄが変化した際に、第１のクロックドインバータＡＩの出力の応答を速くすることができる。
【００３８】
そのため、データ信号Ｄがより速く第１のラッチ用インバータＬＩ１に伝達するので、入力容量を変えずにセットアップを改善することができる。
【００３９】
また、第１のラッチ用インバータＬＩ１は、入力ノードが第１のクロックドインバータＡＩの出力ノードに接続され、第１の信号Ｓ１を反転した第２の信号Ｓ２を出力する。
【００４０】
この第１のラッチ用インバータＬＩ１は、例えば、図１に示すように、第５のｐＭＯＳトランジスタＬＩ１ｐと、第５のｎＭＯＳトランジスタＬＩ１ｎと、を備える。
【００４１】
第５のｐＭＯＳトランジスタＬＩ１ｐは、ソースが電源に接続され、ドレインが第１のラッチ用インバータＬＩ１の出力ノードに接続され、ゲートが第１のラッチ用インバータＬＩ１の入力ノードに接続されている。  
第５のｎＭＯＳトランジスタＬＩ１ｎは、ソースが接地に接続され、ドレインが第１のラッチ用インバータＬＩ１の出力ノードに接続され、ゲートが第１のラッチ用インバータＬＩ１の入力ノードに接続されている。  
第１のｐＭＯＳトランジスタＭｐ１は、ソースが電源に接続され、ゲートが第１のラッチ用インバータＬＩ１の出力ノードに接続されている。
【００４２】
第２のｐＭＯＳトランジスタＭｐ２は、ソースが第１のｐＭＯＳトランジスタＭｐ１のドレインに接続され、ドレインが第１のラッチ用インバータＬＩ１の入力ノードに接続され、ゲートに第３のクロック信号Ｃ３が供給される。
【００４３】
第１のｎＭＯＳトランジスタＭｎ１は、ドレインが第２のｐＭＯＳトランジスタＭｐ２のドレインに接続され、ゲートに第４のクロック信号Ｃ４が供給される。
【００４４】
第２のｎＭＯＳトランジスタＭｎ２は、ドレインが第１のｎＭＯＳトランジスタＭｎ１のソースに接続され、ソースが接地に接続され、ゲートが第１のラッチ用インバータＬＩ１の出力ノードに接続されている。
【００４５】
また、トランスファーゲートＴＧは、入力ノードが第１のラッチ用インバータＬＩ１の出力ノードに接続され、第１のゲートに第１のクロック信号Ｃ１が供給され、第２のゲートに第２のクロック信号Ｃ２が供給され、第１および第２のクロック信号Ｃ１、Ｃ２に応じて、第２の信号Ｓ２を通過させて第３の信号Ｓ３を出力ノードから出力する。
【００４６】
第２のラッチ用インバータＬＩ２は、入力ノードがトランスファーゲートＴＧの出力ノードに接続され、第３の信号Ｓ３を反転させた第４の信号Ｓ４を出力ノードから出力する。
【００４７】
この第２のラッチ用インバータＬＩ２は、例えば、図１に示すように、第６のｐＭＯＳトランジスタＬＩ２ｐと、第６のｎＭＯＳトランジスタＬＩ２ｎと、を備える。
【００４８】
第６のｐＭＯＳトランジスタＬＩ２ｐは、ソースが電源に接続され、ドレインが第２のラッチ用インバータＬＩ２の出力ノードに接続され、ゲートが第２のラッチ用インバータＬＩ２の入力ノードに接続されている。
【００４９】
第６のｎＭＯＳトランジスタＬＩ２ｎは、ソースが接地に接続され、ドレインが第１のラッチ用インバータＬＩ１の出力ノードに接続され、ゲートが第２のラッチ用インバータＬＩ２の入力ノードに接続されている。
【００５０】
第３のｐＭＯＳトランジスタＳｐ１は、ソースが電源に接続され、ゲートが第２のラッチ用インバータＬＩ２の出力ノードに接続されている。
【００５１】
第４のｐＭＯＳトランジスタＳｐ２は、ソースが第３のｐＭＯＳトランジスタＳｐ１のドレインに接続され、ドレインが第２のラッチ用インバータＬＩ２の入力ノードに接続され、ゲートに第４のクロック信号Ｃ４が供給される。
【００５２】
第３のｎＭＯＳトランジスタＳｎ１は、ドレインが第４のｐＭＯＳトランジスタＳｐ２のドレインに接続され、ゲートに第３のクロック信号Ｃ３が供給される。
【００５３】
第４のｎＭＯＳトランジスタＳｎ２は、ドレインが第３のｎＭＯＳトランジスタＳｎ１のソースに接続され、ソースが接地に接続され、ゲートが第２のラッチ用インバータＬＩ２の出力ノードに接続されている。
【００５４】
このように、基準クロック信号ＣＰの反転信号となる第３のクロック信号Ｃ３は、第２の入力ｐＭＯＳトランジスタＡｎ２、第２のｐＭＯＳトランジスタＭｐ２、および第５のｎＭＯＳトランジスタＳｎ１の３箇所のゲートに供給される。
【００５５】
また、基準クロック信号ＣＰの正転信号となる第４のクロック信号Ｃ４は、第１の入力ｐＭＯＳトランジスタＡｐ１、第１のｎＭＯＳトランジスタＭｎ１、および第４のｐＭＯＳトランジスタＳｐ２の３箇所のゲートに供給される。
【００５６】
出力回路ＣＸは、第４の信号Ｓ４に基づいて出力信号Ｑを出力端子ＴＱに出力する。具体的には、出力回路ＣＸは、第４の信号Ｓ４を反転した出力信号Ｑを出力端子ＴＱに出力する。
【００５７】
この出力回路ＣＸは、入力された信号を反転して出力信号Ｑを出力端子ＴＱに出力する出力インバータである。そして、出力回路ＣＸは、例えば、図１に示すように、出力ｐＭＯＳトランジスタＣＸｐと、出力ｎＭＯＳトランジスタＣＸｎと、を備える。
【００５８】
出力ｐＭＯＳトランジスタＣＸｐは、ソースが電源に接続され、出力回路ＣＸの出力ノードにドレインが接続され、ゲートが出力回路ＣＸの入力ノードに接続される。
【００５９】
出力ｎＭＯＳトランジスタＣＸｎは、ソースが接地に接続され、出力回路ＣＸの出力ノードにドレインが接続され、ゲートが出力回路ＣＸの入力ノードに接続される。
【００６０】
トランスファーゲートＴＧは、例えば、図１に示すように、第１のスイッチｐＭＯＳトランジスタＴＧｐと、第１のスイッチｎＭＯＳトランジスタＴＧｎと、を備える。
【００６１】
第１のスイッチｐＭＯＳトランジスタＴＧｐは、ソースがトランスファーゲートＴＧの入力ノードに接続され、ドレインがトランスファーゲートＴＧの出力ノードに接続され、ゲートに第１のクロック信号Ｃ１が供給される。
【００６２】
第１のスイッチｎＭＯＳトランジスタＴＧｎは、ドレインがトランスファーゲートＴＧの入力ノードに接続され、ソースがトランスファーゲートＴＧの出力ノードに接続され、ゲートに第２のクロック信号Ｃ２が供給される。
【００６３】
ここで、以上のような構成を有するフリップフロップ回路１００の動作特性について説明する。
【００６４】
既述のように、フリップフロップ回路１００において、基準クロック信号ＣＰの反転信号となる第３のクロック信号Ｃ３は、第２の入力ｐＭＯＳトランジスタＡｎ２、第２のｐＭＯＳトランジスタＭｐ２、および第５のｎＭＯＳトランジスタＳｎ１の３箇所のゲートに供給される。
【００６５】
さらに、フリップフロップ回路１００において、基準クロック信号ＣＰの正転信号となる第４のクロック信号Ｃ４は、第１の入力ｐＭＯＳトランジスタＡｐ１、第１のｎＭＯＳトランジスタＭｎ１、および第４のｐＭＯＳトランジスタＳｐ２の３箇所のゲートに供給される。
【００６６】
すなわち、従来では、例えば、基準クロック信号の正転・反転信号を供給するゲートの数が２箇所だったものが、本実施形態に係るフリップフロップ回路１００では３箇所になっているのでゲート負荷を３／２＝１．５倍大きくすることができる。
【００６７】
このため、本実施形態に係るフリップフロップ回路１００では、基準クロック信号ＣＰの正転信号である第４のクロック信号Ｃ４と、基準クロック信号ＣＰの反転信号である第３のクロック信号Ｃ３と、を遅くすることができる。
【００６８】
すなわち、フリップフロップ回路１００は、データ信号Ｄに対してクロック信号を遅くすることができるので、セットアップタイムを小さく改善できる。
【００６９】
また、既述のように、基準クロック信号ＣＰの反転信号である第１のクロック信号Ｃ１は、第１のスイッチｐＭＯＳトランジスタＴＧｐのゲートの一カ所のみに供給される。さらに、基準クロック信号ＣＰの正転信号である第２のクロック信号Ｃ２は、第１のスイッチｐＭＯＳトランジスタＴＧｐのゲートの一カ所のみに供給される。
【００７０】
これにより、第１のクロック信号Ｃ１と第２のクロック信号Ｃ２は、高速化が可能になる。すなわち、基準クロック信号ＣＰが変化してから出力信号Ｑが変化する時間の短縮が図られる。
【００７１】
さらに、既述のように、より好ましくは、第１の入力ｐＭＯＳトランジスタＡｐ１の駆動力は、第２の入力ｐＭＯＳトランジスタＡｐ２の駆動力よりも、大きく設定されるとともに、第２の入力ｎＭＯＳトランジスタＡｎ２の駆動力は、第１の入力ｎＭＯＳトランジスタＡｎ１の駆動力よりも、大きく設定される。
【００７２】
このようにして、入力回路ＡＩのトランジスタの駆動力を設定することにより、第２の入力ｐＭＯＳトランジスタＡｐ２のソースへの電源電圧の伝達および第１の入力ｎＭＯＳトランジスタＡｎ１のソースへの接地電圧の伝達が速くなるため、データ信号Ｄが変化した際に、第１のクロックドインバータＡＩの出力の応答を速くすることができる。
【００７３】
そのため、データ信号Ｄがより速く第１のラッチ用インバータＬＩ１に伝達するので、入力容量を変えずにセットアップを改善することができる。
【００７４】
以上のように、本第１の実施形態に係るフリップフロップ回路によれば、セットアップの改善を図ることができる。
【第２の実施形態】
【００７５】
図２は、第２の実施形態に係るフリップフロップ回路２００の構成の一例を示す図である。なお、この図２において、図１と同じ符号は、第２の実施形態と同様の構成を示す。
【００７６】
図２に示すように、フリップフロップ回路２００は、クロック端子ＴＣＰと、データ端子ＴＤと、出力端子ＴＱと、クロック信号生成回路１０と、第１のクロックドインバータＡＩと、第１のラッチ用インバータＬＩ１と、第１のｐＭＯＳトランジスタＭｐ１と、第２のｐＭＯＳトランジスタＭｐ２と、第１のｎＭＯＳトランジスタＭｎ１と、第２のｎＭＯＳトランジスタＭｎ２と、第２のクロックドインバータＢＩと、第２のラッチ用インバータＬＩ２と、第３のｐＭＯＳトランジスタＳｐ１と、第４のｐＭＯＳトランジスタＳｐ２と、第３のｎＭＯＳトランジスタＳｎ１と、第４のｎＭＯＳトランジスタＳｎ２と、出力回路ＣＸと、を備える。
【００７７】
すなわち、図２に示す第２の実施形態に係るフリップフロップ回路２００は、図２に示すフリップフロップ回路１００と比較して、トランスファーゲートＴＧに代えて第２のクロックドインバータＢＩを備えている。
【００７８】
第２のクロックドインバータＢＩは、入力ノードが第１のラッチ用インバータＬＩ１の出力ノードに接続され、出力ノードが第２のラッチ用インバータＬＩ２の入力ノードに接続され、第３のゲートに第１のクロック信号Ｃ１が供給され、第４のゲートに第２のクロック信号Ｃ２が供給され、第１および第２のクロック信号Ｃ１、Ｃ２に応じて、第２の信号Ｓ２を通過させて第３の信号Ｓ３を出力する。
【００７９】
この第２のクロックドインバータＢＩは、例えば、図２に示すように、第１のスイッチｐＭＯＳトランジスタＢｐ１と、第２のスイッチｐＭＯＳトランジスタＢｐ２と、第１のスイッチｎＭＯＳトランジスタＢｎ１と、第２のスイッチｎＭＯＳトランジスタＢｎ２と、を備える。
【００８０】
第１のスイッチｐＭＯＳトランジスタＢｐ１は、ソースが電源に接続され、ゲートが第２のクロックドインバータＢＩの第３のゲートである。
【００８１】
第２のスイッチｐＭＯＳトランジスタＢｐ２は、ソースが第１のスイッチｐＭＯＳトランジスタＢｐ１のドレインに接続され、ドレインが第２のクロックドインバータＢＩの出力ノードに接続され、ゲートが第２のクロックドインバータＢＩの入力ノードに接続されている。
【００８２】
第１のスイッチｎＭＯＳトランジスタＢｎ１は、ドレインが第２のラッチ用インバータＬＩ２の入力ノードに接続され、ゲートが第２のクロックドインバータＢＩの入力ノードに接続されている。
【００８３】
第２のスイッチｎＭＯＳトランジスタＢｎ２は、ドレインが第１のスイッチｎＭＯＳトランジスタＢｎ１のソースに接続され、ソースが接地に接続され、ゲートが第２のクロックドインバータＢＩの第４のゲートである。
【００８４】
ここで、本実施形態では、出力回路ＣＸは、第３の信号Ｓ３に基づいて出力信号Ｑを出力端子ＴＱに出力する。すなわち、出力回路ＣＸは、第３の信号Ｓ３を反転した出力信号Ｑを出力端子ＴＱに出力する。
【００８５】
このように、出力回路ＣＸの接続関係を設定することにより、第２のクロックドインバータＢＩで信号が反転するが、フリップフロップ回路２００は、第１の実施形態のフリップフロップ回路１００と同じ動作を行うことができる。
【００８６】
ここで、第１の実施形態のフリップフロップ回路１００では、トランスファーゲートＴＧを通過した際に、トランジスタのオン抵抗分が発生するため伝達する波形に鈍りを与えてしまう。しかし、この第２の実施形態のフリップフロップ回路２００では、第２のクロックドインバータＢＩに変更することで、その波形鈍りを抑えることができる。そのため、クロック信号が変化してから出力が変化する時間を改善することができる。
【００８７】
このフリップフロップ回路２００のその他の構成および動作特性は、図２に示す第１の実施形態に係るフリップフロップ回路１００と同様である。
【００８８】
すなわち、本第２の実施形態に係るフリップフロップ回路によれば、第１の実施形態と同様に、セットアップの改善を図ることができる。
【００８９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９０】
１００、２００  フリップフロップ回路
ＴＣＰ  クロック端子
ＴＤ  データ端子
ＴＱ  出力端子
１０  クロック信号生成回路
ＡＩ  第１のクロックドインバータ
ＬＩ１  第１のラッチ用インバータ
Ｍｐ１  第１のｐＭＯＳトランジスタ
Ｍｐ２  第２のｐＭＯＳトランジスタ
Ｍｎ１  第１のｎＭＯＳトランジスタ
Ｍｎ２  第２のｎＭＯＳトランジスタ
ＴＧ  トランスファーゲート
ＬＩ２  第２のラッチ用インバータ
Ｓｐ１  第３のｐＭＯＳトランジスタ
Ｓｐ２  第４のｐＭＯＳトランジスタ
Ｓｎ１  第３のｎＭＯＳトランジスタ
Ｓｎ２  第４のｎＭＯＳトランジスタ
ＣＸ  出力回路
【図１】
2016012888.tif 000003
【図２】
2016012888.tif 000004