(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】基板１の上面に形成されたＭＩＳＦＥＴＱと、基板１の上面上に積層された複数の配線層Ｍ１、Ｍ２、Ｍ３およびＭＨと、２つの配線層の間を接続する複数のプラグと、を有する。最上層よりも下層の配線層Ｍ１、Ｍ２およびＭ３は、配線５Ａ、５Ｂおよび５Ｃを含み、最上層の配線層ＭＨは、パッドＰＤと、パッドＰＤ上に形成された絶縁膜３Ｅと、絶縁膜３Ｅを貫通してパッドＰＤに達する開口部ＯＰと、を含む。ＭＩＳＦＥＴＱならびに配線５Ａ、５Ｂおよび５Ｃは、平面視において、開口部ＯＰと重なり、複数のプラグのいずれも、平面視において、開口部ＯＰと重ならない。【選択図】図２
2016139711.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に形成された半導体素子と、
前記半導体基板の前記主面上に積層された複数の配線層と、
前記複数の配線層のうち互いに異なる２つの配線層の間を接続する複数の第１接続電極と、
を有し、
前記複数の配線層のうち最上層よりも下層の配線層は、第１配線を含み、
前記複数の配線層のうち最上層の配線層は、
電極端子と、
前記電極端子上に形成された絶縁膜と、
前記絶縁膜を貫通して前記電極端子に達する開口部と、
を含み、
前記半導体素子および前記第１配線は、平面視において、前記開口部と重なり、
前記複数の第１接続電極のいずれも、平面視において、前記開口部と重ならない、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数の配線層のうち最下層の配線層と、前記半導体素子との間を接続する複数の第２接続電極を有し、
前記半導体素子は、第１電界効果トランジスタであり、
前記第１電界効果トランジスタは、第１ソース領域および第１ドレイン領域を含み、
前記複数の第２接続電極の各々は、前記最下層の配線層と、前記第１ソース領域または前記第１ドレイン領域との間を接続し、
前記複数の第２接続電極のいずれも、平面視において、前記開口部と重ならない、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記複数の配線層のうち最下層の配線層と、前記半導体素子との間を接続する第３接続電極を有し、
前記半導体素子は、第２電界効果トランジスタであり、
前記第２電界効果トランジスタは、ゲート電極、第２ソース領域および第２ドレイン領域を含み、
前記第３接続電極は、前記最下層の配線層と、前記第２ソース領域または前記第２ドレイン領域との間を接続し、
前記第３接続電極は、前記ゲート電極のゲート幅方向である第１方向に延在し、かつ、平面視において、前記開口部と重なる、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２電界効果トランジスタは、前記半導体基板の前記主面上に形成され、直方体形状を有する半導体領域からなるフィンを含み、
前記フィンは、平面視において、前記ゲート電極のゲート長方向である第２方向に延在し、
前記ゲート電極は、前記フィン上に第１ゲート絶縁膜を介して配置され、かつ、平面視において、前記第１方向に延在し、
前記第２ソース領域は、前記ゲート電極に対して第１の側に位置する部分の前記フィンの内部に形成され、
前記第２ドレイン領域は、前記ゲート電極に対して前記第１の側と反対側に位置する部分の前記フィンの内部に形成され、
前記第３接続電極は、前記第２ソース領域上または前記第２ドレイン領域上に形成されている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記複数の配線層のうち最上層よりも下層の配線層は、複数の前記第１配線を含み、
前記複数の第１配線の各々は、平面視において、前記開口部と重なり、
平面視において、前記開口部のうち、前記複数の第１配線の各々と重なる部分の面積の総和の、前記開口部の面積に対する比は、１〜５０％であり、
前記複数の第１配線の各々の幅は、１μｍ未満であり、
前記電極端子の厚さは、３μｍ以下である、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記開口部に露出した部分の前記電極端子には、銅ワイヤが接合される、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記電極端子は、アルミニウムからなり、
前記第１配線は、銅からなり、
前記複数の第１接続電極の各々は、銅からなる、半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記電極端子は、アルミニウムからなり、
前記第１配線は、銅からなり、
前記複数の第１接続電極の各々は、銅からなる、半導体装置。
【請求項９】
請求項３記載の半導体装置において、
前記ゲート電極は、金属膜からなる、半導体装置。
【請求項１０】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板の主面に半導体素子を形成する工程、
（ｃ）前記半導体基板の前記主面上に積層された複数の配線層を形成する工程、
（ｄ）前記複数の配線層のうち互いに異なる２つの配線層の間を接続する複数の第１接続電極を形成する工程、
を有し、
前記（ｃ）工程は、
（ｃ１）前記複数の配線層のうち最上層よりも下層の配線層を形成する工程、
（ｃ２）前記（ｃ１）工程の後、前記複数の配線層のうち最上層の配線層を形成する工程、
を含み、
前記複数の配線層のうち最上層よりも下層の配線層は、第１配線を含み、
前記（ｃ２）工程は、
（ｃ３）電極端子を形成する工程、
（ｃ４）前記電極端子上に絶縁膜を形成する工程、
（ｃ５）前記絶縁膜を貫通して前記電極端子に達する開口部を形成する工程、
を含み、
前記半導体素子および前記第１配線は、平面視において、前記開口部と重なり、
前記複数の第１接続電極のいずれも、平面視において、前記開口部と重ならない、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
（ｅ）前記複数の配線層のうち最下層の配線層と、前記半導体素子との間を接続する複数の第２接続電極を形成する工程、
を有し、
前記半導体素子は、第１電界効果トランジスタであり、
前記第１電界効果トランジスタは、第１ソース領域および第１ドレイン領域を含み、
前記複数の第２接続電極の各々は、前記最下層の配線層と、前記第１ソース領域または前記第１ドレイン領域との間を接続し、
前記複数の第２接続電極のいずれも、平面視において、前記開口部と重ならない、半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
（ｆ）前記複数の配線層のうち最下層の配線層と、前記半導体素子との間を接続する第３接続電極を形成する工程、
を有し、
前記半導体素子は、第２電界効果トランジスタであり、
前記第２電界効果トランジスタは、ゲート電極、第２ソース領域および第２ドレイン領域を含み、
前記第３接続電極は、前記最下層の配線層と、前記第２ソース領域または前記第２ドレイン領域との間を接続し、
前記第３接続電極は、前記ゲート電極のゲート幅方向である第１方向に延在し、かつ、平面視において、前記開口部と重なる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、半導体基板に形成された半導体素子を備える半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置としての半導体チップとして、半導体基板の上面に形成された半導体素子と、半導体基板の上面上に形成された複数の配線層を有するものがある。また、半導体装置としての半導体チップとして、複数の配線層のうち最上層の配線層が、半導体チップを半導体チップの外部と電気的に接続するためのパッドを含むものがある。また、近年では、半導体チップの面積を削減するため、複数の半導体素子のいずれか、または、各配線層に含まれる複数の配線のいずれかは、パッドの直下に配置されている。
【０００３】
特開２００９−１７０７６３号公報（特許文献１）には、半導体基板の第１主面上に形成された複数の配線層と、複数の配線層間を電気的に接続する接続部とを備えた半導体装置に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１７０７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記した、複数の半導体素子のいずれか、または、各配線層に含まれる複数の配線のいずれかがパッドの直下に配置されている半導体装置として、互いに異なる２つの配線層の間を接続する複数のプラグのいずれかがパッドの直下に配置されているものがある。
【０００６】
このような場合、パッドにボンディングワイヤが接合される際に、パッドの直下に形成されているプラグに大きな応力が印加され、そのプラグが変形しやすくなり、異なる２つの配線層の間の接続に不良が発生しやすくなる。そのため、半導体装置の性能を向上させることができない。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体装置は、半導体基板の主面に形成された半導体素子と、半導体基板の主面上に積層された複数の配線層と、複数の配線層のうち互いに異なる２つの配線層の間を接続する複数の第１接続電極と、を有する。複数の配線層のうち最上層よりも下層の配線層は、第１配線を含み、複数の配線層のうち最上層の配線層は、電極端子と、電極端子上に形成された絶縁膜と、絶縁膜を貫通して電極端子に達する開口部と、を含む。半導体素子および第１配線は、平面視において、開口部と重なり、複数の第１接続電極のいずれも、平面視において、開口部と重ならない。
【０００９】
また、他の実施の形態によれば、半導体装置の製造方法は、半導体基板の主面に半導体素子を形成する工程と、半導体基板の主面上に積層された複数の配線層を形成する工程と、複数の配線層のうち互いに異なる２つの配線層の間を接続する複数の第１接続電極を形成する工程と、を有する。複数の配線層を形成する工程では、複数の配線層のうち最上層よりも下層の配線層を形成した後、複数の配線層のうち最上層の配線層を形成する。複数の配線層のうち最上層よりも下層の配線層は、第１配線を含む。複数の配線層のうち最上層の配線層を形成する工程では、電極端子を形成し、電極端子上に絶縁膜を形成した後、絶縁膜を貫通して電極端子に達する開口部を形成する。半導体素子および第１配線は、平面視において、開口部と重なり、複数の第１接続電極のいずれも、平面視において、開口部と重ならない。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体装置の半導体チップの要部断面図である。
【図２】実施の形態１の半導体装置の半導体チップの要部断面図である。
【図３】実施の形態１の半導体装置の半導体チップの要部断面図である。
【図４】実施の形態１の半導体装置の半導体チップの要部平面図である。
【図５】実施の形態１の半導体装置の半導体チップの要部平面図である。
【図６】実施の形態１の半導体装置の半導体チップの要部平面図である。
【図７】実施の形態１の半導体装置の半導体チップの要部平面図である。
【図８】実施の形態１の半導体装置の半導体チップの要部平面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】比較例１の半導体装置の半導体チップの要部平面図である。
【図１５】比較例１の半導体装置の半導体チップの要部平面図である。
【図１６】比較例１の半導体装置の半導体チップの要部平面図である。
【図１７】比較例１および比較例２において、超音波接合装置に流す電流と、プラグの良品率との関係を示すグラフである。
【図１８】開口部の直下に形成される配線の面積率と、プラグの良品率との関係を示すグラフである。
【図１９】開口部の直下に形成される配線の幅と、プラグの良品率との関係を示すグラフである。
【図２０】実施の形態２の半導体装置の半導体チップの要部断面図である。
【図２１】実施の形態２の半導体装置の半導体チップの要部断面図である。
【図２２】実施の形態２の半導体装置の半導体チップの要部断面図である。
【図２３】実施の形態２の半導体装置の半導体チップの要部平面図である。
【図２４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
【００１７】
なお、以下の実施の形態においてＡ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。
【００１８】
（実施の形態１）
＜半導体装置の構造＞
初めに、本実施の形態１の半導体装置の構造を、図面を参照して説明する。
【００１９】
図１〜図３は、実施の形態１の半導体装置の半導体チップの要部断面図である。図４〜図８は、実施の形態１の半導体装置の半導体チップの要部平面図である。図１は、図４〜図８のＡ−Ａ線に沿った断面図であり、図２は、図４〜図８のＢ−Ｂ線に沿った断面図であり、図３は、図４〜図８のＣ−Ｃ線に沿った断面図である。
【００２０】
図４には、開口部ＯＰ近傍での配線層ＭＨに含まれるパッドＰＤのレイアウトの例が示されている。図５には、開口部ＯＰ近傍での配線層Ｍ３に含まれる配線５Ｃのレイアウトの例が示されている。図６には、開口部ＯＰ近傍での配線層Ｍ２に含まれる配線５Ｂのレイアウトの例が示されている。図７には、開口部ＯＰ近傍での配線層Ｍ１に含まれる配線５Ａのレイアウトの例が示されている。図８には、開口部ＯＰ近傍でのＭＩＳＦＥＴＱのレイアウトの例が示されている。また、図４〜図８には、開口部ＯＰの位置が二点鎖線で示され、ワイヤ接合領域ＷＡの位置が点線で示されている。
【００２１】
図１〜図３に示すように、半導体チップは、半導体基板としての基板１を有する。基板１は、例えばｐ型のシリコン（Ｓｉ）単結晶からなる。基板１の主面としての上面には、例えば溝型の分離部２が形成されている。この溝型の分離部２は、基板１の上面に形成された溝内に、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜が埋め込まれることにより形成されている。
【００２２】
この分離部２に囲まれた活性領域には、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に代表される電界効果トランジスタ（以下、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）という。）Ｑのような半導体素子が形成されている。すなわち、半導体素子としてのＭＩＳＦＥＴＱは、基板１の主面としての上面に形成されている。
【００２３】
図１〜図３に示すように、ＭＩＳＦＥＴＱは、基板１の上面に形成されたソースおよびドレイン用の一対の半導体領域と、その一対の半導体領域間であって基板１の上面上に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥと、を含む。ゲート絶縁膜ＧＩは、例えば酸化シリコン（ＳｉＯ２）からなる。ゲート電極ＧＥは、例えばポリシリコンからなる。
【００２４】
本実施の形態１においては、図４および図８に示すように、開口部ＯＰに露出した部分のパッドＰＤと重なるように、複数のＭＩＳＦＥＴＱが配置されている。なお、図１〜図８では図示を省略するが、基板１の上面であって、開口部ＯＰに露出した部分のパッドＰＤと平面視で重なる部分以外の部分にも、複数のＭＩＳＦＥＴＱが配置されている。
【００２５】
図１、図２および図８に示すように、開口部ＯＰに露出した部分のパッドＰＤと重なるように配置されたＭＩＳＦＥＴＱに含まれるゲート電極ＧＥのゲート長方向をＸ軸方向とし、当該ＭＩＳＦＥＴＱに含まれるゲート電極ＧＥのゲート幅方向をＹ軸方向とする。
【００２６】
なお、以下では、ＭＩＳＦＥＴＱが、半導体領域としてのソース領域ＳＲおよびドレイン領域ＤＲを含み、ｎチャネル型の電界効果トランジスタである場合を例示して説明する。
【００２７】
図１〜図３に示すように、基板１の上面上には、絶縁膜３Ａを介して、例えば４層の配線層が積層されている。これらの配線層は、配線層Ｍ１、Ｍ２およびＭ３と、さらにその上層の最上層の配線層ＭＨと、からなる。すなわち、配線層Ｍ１、Ｍ２およびＭ３は、複数の配線層のうち最上層よりも下層の配線層である。また、配線層Ｍ１は、複数の配線層のうち最下層の配線層である。なお、これらの配線層の数はこれに限定されるものではなく種々変更可能である。
【００２８】
絶縁膜３Ａは、基板１の上面上に堆積されている。絶縁膜３Ａは、例えば酸化シリコン（ＳｉＯ２）からなる。
【００２９】
絶縁膜３Ａには、絶縁膜３Ａの上面から下面まで貫通する複数のプラグ６Ｌが形成されている。複数のプラグ６Ｌの各々は、絶縁膜３Ａに形成されたコンタクトホール７Ａの内部に埋め込まれた導体膜からなる接続電極、すなわちビアである。複数のプラグ６Ｌの各々は、ＭＩＳＦＥＴＱと、配線層Ｍ１との間を電気的に接続する。すなわち、配線層Ｍ１は、プラグ６Ｌを通じて、ＭＩＳＦＥＴＱに電気的に接続されている。複数のプラグ６Ｌの各々は、配線層Ｍ１と、ソース領域ＳＲまたはドレイン領域ＤＲとの間を電気的に接続する。
【００３０】
図１〜図３では図示を省略するが、プラグ６Ｌを形成する導体膜は、主配線部材と、バリアメタル膜と、を有する。主配線部材は、例えばタングステン（Ｗ）のような高融点金属からなる。バリアメタルは、主配線部材と、その外周（側面側および底面側）の絶縁膜との間に、その各々の部材に接した状態で設けられている。バリアメタル膜は、タングステンの成長のきっかけとなる機能、主配線部材と絶縁膜との密着性を向上させる機能を有する。また、バリアメタル膜は、その厚さが主配線部材よりも薄く形成されており、例えば窒化チタン（ＴｉＮ）からなる。
【００３１】
本実施の形態１では、ＭＩＳＦＥＴＱと配線層Ｍ１とは、平面視において、円形状または四角形状を有する複数のプラグ６Ｌにより接続されている。すなわち、複数のプラグ６Ｌは、円柱形状または四角柱形状を有する。
【００３２】
配線層Ｍ１は、絶縁膜４Ａ、３Ｂおよび３Ｃと、導体パターンとしての配線５Ａと、を含む。配線層Ｍ１に含まれる絶縁膜４Ａ、３Ｂおよび３Ｃは、絶縁膜３Ａ上に、下層から順に堆積されている。また、配線層Ｍ１に含まれる配線５Ａと、プラグ６Ｌとの間には、ビアとしてのプラグ６Ａが形成されている。すなわち、プラグ６Ａは、絶縁膜３Ａに形成されたプラグ６Ｌと、配線層Ｍ１との間を電気的に接続する接続電極である。
【００３３】
絶縁膜４Ａは、例えば炭窒化シリコン（ＳｉＣＮ）からなり、絶縁膜３Ｂおよび３Ｃをエッチングする際のエッチングストッパとしての機能を有する。絶縁膜３Ｂは、隣り合う２つのプラグ６Ａ同士を絶縁する機能を有し、絶縁膜３Ｃは、隣り合う２つの配線５Ａ同士を絶縁する機能を有する。
【００３４】
絶縁膜３Ｂは、単層膜からなる。絶縁膜３Ｂに含まれる単層膜は、低誘電率膜すなわちＬｏｗ−ｋ膜からなる。ここで、低誘電率膜すなわちＬｏｗ−ｋ膜とは、酸化シリコン（ＳｉＯ２）の比誘電率よりも低い比誘電率を有する絶縁膜を意味する。絶縁膜３Ｂの具体的な材料としては、例えば炭素含有の酸化シリコン（ＳｉＯＣ）が挙げられる。
【００３５】
図１〜図３では図示を省略するが、絶縁膜３Ｃは、下層の絶縁膜と、下層の絶縁膜上に形成された上層の絶縁膜と、からなる。絶縁膜３Ｃに含まれる下層の絶縁膜は、低誘電率膜からなる。また、絶縁膜３Ｃに含まれる上層の絶縁膜は、例えば酸化シリコンまたは炭素含有の酸化シリコン（ＳｉＯＣ）からなる。
【００３６】
配線５Ａは、配線層Ｍ１に含まれる絶縁膜３Ｃに形成された配線溝７Ｃの内部に埋め込まれた導体膜からなる。また、プラグ６Ａは、配線層Ｍ１に形成された配線溝７Ｃの底部に露出した絶縁膜３Ｂおよびその下の絶縁膜４Ａに形成されたスルーホール７Ｂの内部に埋め込まれた導体膜からなる。
【００３７】
本実施の形態１では、配線５Ａとプラグ６Ａとが、一体的に形成されている。すなわち、配線５Ａとプラグ６Ａとが、配線層Ｍ１に含まれる絶縁膜３Ｃを貫通して絶縁膜３Ｂに達する配線溝７Ｃ、および、配線溝７Ｃの底部に露出した絶縁膜３Ｂおよびその下の絶縁膜４Ａを貫通してプラグ６Ｌに達するスルーホール７Ｂの内部に一体的に埋め込まれた導体膜からなる。このような、配線溝およびスルーホールに一体的に埋め込まれた導体膜からなる配線とプラグとを、デュアルダマシン配線という。図１〜図３では図示を省略するが、配線５Ａおよびプラグ６Ａに含まれる導体膜は、主配線部材と、バリアメタル膜と、を有する。
【００３８】
なお、例えばアルミニウム（Ａｌ）からなる配線が下層の配線層上に形成され、下層の配線層上に配線を覆うように絶縁膜が形成され、その絶縁膜の上面から当該絶縁膜を貫通して配線の上面に達するプラグが配線上に形成されていてもよい。
【００３９】
配線５Ａおよびプラグ６Ａに含まれる主配線部材は、例えば銅（Ｃｕ）のような金属からなる。この主配線部材には、マイグレーション対策のために、例えばアルミニウム、銀（Ａｇ）または錫（Ｓｎ）が添加される場合もある。
【００４０】
配線５Ａおよびプラグ６Ａに含まれる主配線部材が銅からなるとき、配線５Ａおよびプラグ６Ａは、銅を主成分とする。また、銅を主成分とするとは、配線５Ａおよびプラグ６Ａにおける銅の重量比が５０％よりも大きいことを意味する。
【００４１】
配線５Ａおよびプラグ６Ａに含まれるバリアメタル膜は、主配線部材と、その外周（側面側および底面側）の絶縁膜との間に、その各々の部材に接した状態で設けられている。バリアメタル膜は、主配線部材の銅の拡散を抑制または防止する機能、主配線部材と絶縁膜との密着性を向上させる機能を有する。また、バリアメタル膜は、その厚さが主配線部材よりも薄く、例えば窒化タンタル（ＴａＮ）膜とその上のタンタル（Ｔａ）膜との積層膜からなる。窒化タンタル膜は絶縁膜に接し、タンタル膜は主配線部材と接している。
【００４２】
配線層Ｍ２は、絶縁膜４Ａ、３Ｂおよび３Ｃと、導体パターンとしての配線５Ｂと、を含む。配線層Ｍ２に含まれる絶縁膜４Ａ、３Ｂおよび３Ｃは、配線層Ｍ１に含まれる絶縁膜３Ｃ上に、下層から順に堆積されている。また、配線層Ｍ２に含まれる配線５Ｂと、配線層Ｍ１に含まれる配線５Ａとの間には、ビアとしてのプラグ６Ｂが形成されている。すなわち、プラグ６Ｂは、複数の配線層のうち互いに異なる２つの配線層である、配線層Ｍ１と配線層Ｍ２との間を電気的に接続する接続電極である。
【００４３】
配線層Ｍ２に含まれる絶縁膜４Ａ、３Ｂおよび３Ｃの構成および機能は、配線層Ｍ１に含まれる絶縁膜４Ａ、３Ｂおよび３Ｃの構成および機能と同様である。
【００４４】
配線５Ｂは、配線層Ｍ２に含まれる絶縁膜３Ｃに形成された配線溝７Ｃの内部に埋め込まれた導体膜からなる。また、プラグ６Ｂは、配線層Ｍ２に形成された配線溝７Ｃの底部に露出した絶縁膜３Ｂおよびその下の絶縁膜４Ａに形成されたスルーホール７Ｂの内部に埋め込まれた導体膜からなる。
【００４５】
本実施の形態１では、配線５Ｂとプラグ６Ｂとが、一体的に形成されている。すなわち、配線５Ｂとプラグ６Ｂとが、配線層Ｍ２に含まれる絶縁膜３Ｃを貫通して絶縁膜３Ｂに達する配線溝７Ｃ、および、配線溝７Ｃの底部に露出した絶縁膜３Ｂおよびその下の絶縁膜４Ａを貫通して配線５Ａに達するスルーホール７Ｂの内部に一体的に埋め込まれた導体膜からなる。図１〜図３では図示を省略するが、配線５Ｂおよびプラグ６Ｂに含まれる導体膜は、配線５Ａおよびプラグ６Ａに含まれる導体膜と同様に、主配線部材と、バリアメタル膜と、を有する。配線５Ｂおよびプラグ６Ｂに含まれる主配線部材は、例えば銅（Ｃｕ）からなる。
【００４６】
配線層Ｍ３は、絶縁膜４Ａ、３Ｂおよび３Ｃ（図３参照）と、導体パターンとしての配線５Ｃと、を含む。配線層Ｍ３に含まれる絶縁膜４Ａ、３Ｂおよび３Ｃは、配線層Ｍ２に含まれる絶縁膜３Ｃ上に、下層から順に堆積されている。また、配線層Ｍ３に含まれる配線５Ｃと、配線層Ｍ２に含まれる配線５Ｂとの間には、ビアとしてのプラグ６Ｃ（図３参照）が形成されている。すなわち、プラグ６Ｃは、複数の配線層のうち互いに異なる２つの配線層である、配線層Ｍ２と配線層Ｍ３との間を電気的に接続する接続電極である。
【００４７】
配線層Ｍ３に含まれる絶縁膜４Ａ、３Ｂおよび３Ｃの構成および機能は、配線層Ｍ１に含まれる絶縁膜４Ａ、３Ｂおよび３Ｃの構成および機能と同様である。
【００４８】
配線５Ｃは、配線層Ｍ３に含まれる絶縁膜３Ｃに形成された配線溝７Ｃの内部に埋め込まれた導体膜からなる。また、プラグ６Ｃは、配線層Ｍ３に形成された配線溝７Ｃの底部に露出した絶縁膜３Ｂおよびその下の絶縁膜４Ａに形成されたスルーホール７Ｂの内部に埋め込まれた導体膜からなる。
【００４９】
本実施の形態１では、配線５Ｃとプラグ６Ｃとが、一体的に形成されている。すなわち、配線５Ｃとプラグ６Ｃとが、配線層Ｍ３に含まれる絶縁膜３Ｃを貫通して絶縁膜３Ｂに達する配線溝７Ｃ、および、配線溝７Ｃの底部に露出した絶縁膜３Ｂおよびその下の絶縁膜４Ａを貫通して配線５Ｂに達するスルーホール７Ｂの内部に一体的に埋め込まれた導体膜からなる。図１〜図３では図示を省略するが、配線５Ｃおよびプラグ６Ｃに含まれる導体膜は、配線５Ａおよびプラグ６Ａに含まれる導体膜と同様に、主配線部材と、バリアメタル膜と、を有する。配線５Ｃおよびプラグ６Ｃに含まれる主配線部材は、例えば銅（Ｃｕ）からなる。
【００５０】
最上層の配線層ＭＨは、絶縁膜４Ｂ、３Ｄおよび３Ｅと、電極端子としてのパッドＰＤと、接続電極としてのプラグ６Ｈ（図２参照）と、を含む。最上層の配線層ＭＨに含まれる絶縁膜４Ｂ、３Ｄおよび３Ｅは、配線層Ｍ３に含まれる絶縁膜３Ｃ上に、下層から順に堆積されている。なお、図示を省略するが、最上層の配線層ＭＨは、パッドＰＤ以外の配線であって、パッドＰＤに含まれる導体膜と同層に形成された導体膜からなる配線を含んでもよい。
【００５１】
絶縁膜４Ｂの構成および機能は、配線層Ｍ１から配線層Ｍ３の各々に含まれる絶縁膜４Ａの構成および機能と同様である。
【００５２】
絶縁膜３Ｄは、例えば酸化シリコンからなる。絶縁膜３Ｄは、隣り合う２つのプラグ６Ｈ同士を絶縁する機能を有する。
【００５３】
絶縁膜３Ｄ上には、パッドＰＤが形成されている。パッドＰＤは、導体膜をフォトリソグラフィ処理およびドライエッチング処理によってパターニングすることにより形成されている。図１〜図３では図示を省略するが、パッドＰＤに含まれる導体膜は、主配線部材と、その上下面に形成された相対的に薄いバリアメタル膜と、を有する。このとき、開口部ＯＰから露出する部分のパッドＰＤの最上層のバリアメタル膜が除去され、主配線部材が露出されていてもよい。
【００５４】
主配線部材は、例えばアルミニウムからなる。主配線部材には、マイグレーション対策等のために、例えばシリコンまたは銅が添加される場合もある。パッドＰＤに含まれる主配線部材がアルミニウムからなるとき、パッドＰＤは、アルミニウムを主成分とする。
【００５５】
主配線部材の下面に形成されたバリアメタル膜は、主配線部材の材料である例えばアルミニウムと下層の配線との反応を抑制する機能、および、パッドＰＤと絶縁膜３Ｄとの間の密着性を向上させる機能を有する。主配線部材の下面に形成されたバリアメタル膜は、例えばチタン膜と、その上の窒化チタン膜と、さらにその上のチタン膜との積層膜からなる。
【００５６】
一方、主配線部材の上面に形成されたバリアメタル膜は、パッドＰＤと絶縁膜３Ｅとの間の密着性を向上させる機能、および、フォトリソグラフィ処理の露光時の反射防止膜としての機能を有する。主配線部材の上面に形成されたバリアメタル膜は、例えば窒化チタン膜からなる。
【００５７】
絶縁膜３Ｄ上には、パッドＰＤの表面を覆うように、絶縁膜３Ｅが形成されている。すなわち、絶縁膜３Ｅは、パッドＰＤ上に形成されている。
【００５８】
絶縁膜３Ｅは、例えば酸化シリコン膜と、その上に堆積された窒化シリコン膜と、さらにその上に堆積されたポリイミド樹脂膜と、の積層体からなる。絶縁膜３Ｅは、パッドＰＤと、パッドＰＤ以外の配線（図示は省略）であって、パッドＰＤに含まれる導体膜と同層に形成された導体膜からなる配線との間を絶縁する機能を有する。また、絶縁膜３Ｅは、パッドＰＤの表面、および、パッドＰＤ以外の配線（図示は省略）であって、パッドＰＤに含まれる導体膜と同層に形成された導体膜からなる配線の表面を保護する機能を有する。すなわち、パッドＰＤの表面、および、パッドＰＤ以外の配線（図示は省略）であって、パッドＰＤに含まれる導体膜と同層に形成された導体膜からなる配線の表面は、絶縁膜３Ｅにより覆われている。
【００５９】
絶縁膜３Ｅには、パッドＰＤの上面の一部が露出するように、開口部ＯＰ（図２および図３参照）が形成されている。すなわち、開口部ＯＰは、絶縁膜３Ｅを貫通してパッドＰＤの上面に達する。パッドＰＤの上面のうち、開口部ＯＰに露出した領域は、ボンディングワイヤとしての銅（Ｃｕ）ワイヤがパッドＰＤに接触することが可能な領域である。すなわち開口部ＯＰに露出した部分のパッドＰＤには、銅ワイヤが接合される。
【００６０】
図４〜図８に示すように、開口部ＯＰに露出した部分のパッドＰＤの上面の領域であって、銅ワイヤが接合される領域を、ワイヤ接合領域ＷＡと称する。
【００６１】
絶縁膜３Ｄおよび４Ｂには、絶縁膜３Ｄおよび４Ｂを貫通するプラグ６Ｈ（図２参照）が形成されている。プラグ６Ｈは、絶縁膜３Ｄおよび４Ｂに形成されたスルーホール７Ｄの内部に埋め込まれた導体膜からなる接続電極、すなわちビアである。プラグ６Ｈは、配線５Ｃと、パッドＰＤとの間を電気的に接続する。すなわち、パッドＰＤは、プラグ６Ｈを通じて、下層の配線５Ｃに電気的に接続されている。プラグ６Ｈの構成は、寸法を除き、プラグ６Ｌと同様である。
【００６２】
なお、図２の断面図では、説明の便宜上、図５の平面図ではプラグ６Ｈが存在しない位置に、プラグ６Ｈを図示している（後述する図２１においても同様）。
【００６３】
図５に示すように、配線層Ｍ３は、配線５Ｃとしての電源電圧周回配線５ＣＰと、配線５Ｃとしての基準電位周回配線５ＣＧと、を有する。電源電圧周回配線５ＣＰの電位は、例えば電源電圧であり、電源電圧周回配線５ＣＰは、配線層Ｍ３よりも下層の配線層に、電源電圧を供給する。基準電位周回配線５ＣＧの電位は、例えば接地電位であり、基準電位周回配線５ＣＧは、配線層Ｍ３よりも下層の配線層に基準電位を供給する。図５に示す例では、電源電圧周回配線５ＣＰは、プラグ６Ｈを介して、パッドＰＤ（例えば図１参照）と電気的に接続されている。
【００６４】
電源電圧周回配線５ＣＰには、スリットＳＬＴが形成されている。電源電圧周回配線５ＣＰにスリットＳＬＴが形成されない場合であって、かつ、電源電圧周回配線５ＣＰの幅が広いときは、例えばデュアルダマシン法などのダマシン法により電源電圧周回配線５ＣＰを形成する際に、電源電圧周回配線５ＣＰの厚さが、所望の厚さよりも薄くなりやすい。一方、電源電圧周回配線５ＣＰに、スリットが形成される場合には、電源電圧周回配線５ＣＰの幅が広くても、電源電圧周回配線５ＣＰの幅が見かけ上狭くなる。そのため、電源電圧周回配線５ＣＰを形成する際に、電源電圧周回配線５ＣＰの厚さが、所望の厚さよりも薄くなることを防止または抑制することができる。
【００６５】
図６に示すように、配線層Ｍ２は、配線５Ｂとしての電源電圧配線５ＢＰと、配線５Ｂとしての基準電位配線５ＢＧと、を有する。電源電圧配線５ＢＰは、プラグ６Ｃを介して、電源電圧周回配線５ＣＰ（図５参照）と電気的に接続されている。基準電位配線５ＢＧは、プラグ６Ｃを介して、基準電位周回配線５ＣＧ（図５参照）と電気的に接続されている。
【００６６】
図７に示すように、配線層Ｍ１は、配線５Ａとしての電源電圧配線５ＡＰと、配線５Ａとしての基準電位配線５ＡＧと、を有する。電源電圧配線５ＡＰは、プラグ６Ｂを介して、電源電圧配線５ＢＰ（図６参照）と電気的に接続されている。基準電位配線５ＡＧは、プラグ６Ｂを介して、基準電位配線５ＢＧ（図６参照）と電気的に接続されている。
【００６７】
前述したように、ＭＩＳＦＥＴＱがｎチャネル型の電界効果トランジスタである場合を考える。このような場合には、図８に示すように、ＭＩＳＦＥＴＱに含まれ、基板１の上面に形成されたドレイン領域ＤＲは、プラグ６Ｌおよび６Ａを介して、電源電圧配線５ＡＰ（図７参照）と電気的に接続されている。また、ＭＩＳＦＥＴＱに含まれ、基板１の上面に形成されたソース領域ＳＲは、プラグ６Ｌおよび６Ａを介して、基準電位配線５ＡＧ（図７参照）と電気的に接続されている。
【００６８】
一方、ＭＩＳＦＥＴＱのゲート電極ＧＥは、基準電位配線５ＡＧ（図７参照）と電気的に接続されている。すなわち、ＭＩＳＦＥＴＱのゲート電極ＧＥおよびソース領域ＳＲの電位は、接地電位である。これにより、ＭＩＳＦＥＴＱを、半導体装置の外部からの静電気による静電放電（Electrostatic discharge：ＥＳＤ）から半導体装置を保護するＥＳＤ保護回路として用いることができる。
【００６９】
なお、図８では、ＭＩＳＦＥＴＱのゲート電極ＧＥと、基準電位配線５ＡＧ（図７参照）とを電気的に接続するプラグの図示を省略する。また、配線５Ａ、５Ｂおよび５Ｃのいずれかにより、電源の電位揺らぎを保護するためのデカップリング容量が形成されていてもよい。
【００７０】
実施の形態１では、図１〜図５に示すように、開口部ＯＰの直下には、配線層Ｍ３と最上層の配線層ＭＨとを電気的に接続するプラグ６Ｈが形成されていない。すなわち、複数のプラグ６Ｈのいずれも、平面視において、開口部ＯＰと重ならない。
【００７１】
また、本実施の形態１では、図１〜図３、図５および図６に示すように、配線層Ｍ３において、開口部ＯＰの直下には、配線５Ｃが形成されているが、開口部ＯＰの直下には、配線層Ｍ２と配線層Ｍ３とを電気的に接続するプラグ６Ｃが形成されていない。すなわち、いずれかの配線５Ｃは、平面視において、開口部ＯＰと重なり、複数のプラグ６Ｃのいずれも、平面視において、開口部ＯＰと重ならない。
【００７２】
また、本実施の形態１では、図１〜図３、図６および図７に示すように、配線層Ｍ２において、開口部ＯＰの直下には、配線５Ｂが形成されているが、開口部ＯＰの直下には、配線層Ｍ１と配線層Ｍ２とを電気的に接続するプラグ６Ｂが形成されていない。すなわち、いずれかの配線５Ｂは、平面視において、開口部ＯＰと重なり、複数のプラグ６Ｂのいずれも、平面視において、開口部ＯＰと重ならない。
【００７３】
また、本実施の形態１では、図１〜図３、図７および図８に示すように、開口部ＯＰの直下には、半導体素子としてのＭＩＳＦＥＴＱが形成され、配線層Ｍ１において、開口部ＯＰの直下には、配線５Ａが形成されているが、開口部ＯＰの直下には、ＭＩＳＦＥＴＱと配線層Ｍ１とを電気的に接続するプラグ６Ａが形成されていない。すなわち、いずれかのＭＩＳＦＥＴＱは、平面視において、開口部ＯＰと重なり、いずれかの配線５Ａは、平面視において、開口部ＯＰと重なり、複数のプラグ６Ａのいずれも、平面視において、開口部ＯＰと重ならない。
【００７４】
すなわち、本実施の形態１では、複数の配線層のうち互いに異なる２つの配線層の間を接続する複数のプラグ６Ｂ、６Ｃおよび６Ｈのいずれも、平面視において、開口部ＯＰと重ならない。
【００７５】
これにより、開口部ＯＰから露出した部分のパッドＰＤに銅ワイヤが接合される際に、平面視で開口部ＯＰと重なる部分のパッドＰＤに応力が印加された場合でも、互いに異なる２つの配線層の間を接続するプラグが変形することを防止または抑制することができる。そのため、互いに異なる２つの配線層の間の接続に不良が発生することを防止または抑制することができる。
【００７６】
なお、本実施の形態１では、図１〜図３、図７および図８に示すように、絶縁膜３Ａにおいて、開口部ＯＰの直下には、プラグ６Ｌが形成されていない。すなわち、複数のプラグ６Ｌのいずれも、平面視において、開口部ＯＰと重ならない。
【００７７】
＜半導体装置の製造工程＞
次に、本実施の形態１の半導体装置の製造工程を、図面を参照して説明する。図９〜図１３は、実施の形態１の半導体装置の製造工程中の要部断面図である。図９、図１０および図１２は、図４〜図８のＡ−Ａ線に沿った断面図であり、図１１および図１３は、図４〜図８のＢ−Ｂ線に沿った断面図である。
【００７８】
まず、図９に示すように、基板１を用意する。基板１は、半導体基板としての半導体ウェハからなる。
【００７９】
次いで、基板１の主面としての上面に、溝型の分離部２を形成した後、その分離部２で囲まれた活性領域に、例えばＭＩＳＦＥＴＱを含む複数の半導体素子を形成する。すなわち、図９に示すように、基板１の主面としての上面に、ＭＩＳＦＥＴＱを形成する。その後、基板１上に、ＭＩＳＦＥＴＱを覆うように絶縁膜３Ａを形成する。そして、絶縁膜３Ａを貫通し、複数の配線層のうち最下層の配線層Ｍ１と、ＭＩＳＦＥＴＱとの間を接続する複数の接続電極としての複数のプラグ６Ｌを形成する。
【００８０】
次いで、基板１の上面上に、配線層Ｍ１、Ｍ２およびＭ３を形成する。ここでは、配線層Ｍ１、Ｍ２およびＭ３の形成方法は同じなので、配線層Ｍ１の形成方法を例にして、配線層Ｍ１、Ｍ２およびＭ３の形成方法を説明する。
【００８１】
まず、図９に示すように、絶縁膜３Ａ上に、配線層Ｍ１に含まれる絶縁膜４Ａ、３Ｂおよび３Ｃを、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により下層から順に堆積する。
【００８２】
次に、図１０に示すように、配線層Ｍ１に含まれる絶縁膜３Ｃのうち、配線５Ａ（図１２参照）が形成される領域に位置する部分に、配線溝７Ｃを、フォトリソグラフィ処理およびドライエッチング処理により形成する。また、配線溝７Ｃの底部に露出した絶縁膜３Ｂおよび４Ａのうち、プラグ６Ａ（図１２参照）が形成される領域に位置する部分に、配線溝７Ｃの底部からプラグ６Ｌの上面に達するスルーホール７Ｂを、フォトリソグラフィ処理およびドライエッチング処理により形成する。フォトリソグラフィ処理は、フォトレジスト膜の塗布、露光および現像のような一連の処理をいう。
【００８３】
この際、絶縁膜３Ｂおよび３Ｃと、絶縁膜４Ａとのエッチング選択比を大きくする。これにより、絶縁膜３Ｂおよび３Ｃをエッチングする際には、絶縁膜４Ａをエッチングストッパとして機能させ、絶縁膜４Ａをエッチングする際には、絶縁膜３Ｂおよび３Ｃがエッチングされないようにする。
【００８４】
なお、図１１に示すように、配線層Ｍ１に含まれる絶縁膜３Ｂおよび４Ａのうち、開口部ＯＰ（図２参照）が形成される領域の直下に位置する部分には、スルーホール７Ｂを形成しない。すなわち、配線層Ｍ１を形成する工程にて形成されるスルーホール７Ｂは、平面視で開口部ＯＰ（図２参照）と重ならない。
【００８５】
次に、図１２に示すように、基板１の上面上に、導体膜５を、配線溝７Ｃおよびスルーホール７Ｂを埋め込むように堆積する。導体膜５は、バリアメタル膜および主配線部材を下層から順に堆積したものである。バリアメタル膜はスパッタリング法等により堆積する。主配線部材は、スパッタリング法およびメッキ法等により堆積する。すなわち、最初、例えば銅からなる薄いシード層をスパッタリング法等により堆積した後、そのシード層上に、例えば銅からなる導体膜をメッキ法等により堆積することで形成される。
【００８６】
次に、配線溝７Ｃおよびスルーホール７Ｂの外部に位置する部分の導体膜５を化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により除去する。これにより、図１２に示すように、配線溝７Ｃの内部に埋め込まれた導体膜５からなる配線５Ａ、および、スルーホール７Ｂの内部に埋め込まれた導体膜５からなるプラグ６Ａを形成する。したがって、配線層Ｍ１は、配線５Ａを含む。
【００８７】
なお、図１３に示すように、配線層Ｍ１に含まれる絶縁膜３Ｂおよび４Ａのうち、開口部ＯＰ（図２参照）が形成される領域の直下に位置する部分には、配線溝７Ｃの内部に埋め込まれた導体膜５からなる配線層Ｍ１は形成されるが、スルーホール７Ｂの内部に埋め込まれた導体膜５からなるプラグ６Ａ（図１２参照）は形成されない。すなわち、配線層Ｍ１を形成する工程にて形成されるプラグ６Ａ（図１２参照）は、平面視で開口部ＯＰと重ならない。
【００８８】
このようにして配線層Ｍ１、Ｍ２およびＭ３を形成した後、最上層の配線層ＭＨを形成する。
【００８９】
まず、図１および図２に示すように、基板１の上面上に、配線層Ｍ３に含まれる絶縁膜３Ｃ（図３参照）および配線５Ｃの表面を覆うように、最上層の配線層ＭＨに含まれる絶縁膜４Ｂおよび３Ｄを下層から順にＣＶＤ法等により堆積した後、絶縁膜３Ｄおよび４Ｂにスルーホール７Ｄを形成する。そして、スルーホール７Ｄの内部に、プラグ６Ｌと同様の方法により、プラグ６Ｈを形成する。
【００９０】
次に、基板１の上面上に、最上層の配線層ＭＨに含まれる絶縁膜３Ｄおよびプラグ６Ｈの表面を覆うように、例えばバリアメタル膜、主配線部材およびバリアメタル膜からなる積層導体膜をスパッタリング法等により下層から順に堆積する。そして、積層導体膜をフォトリソグラフィ処理およびエッチング処理によりパターニングすることにより、積層導体膜からなる電極端子としてのパッドＰＤを形成する。なお、パッドＰＤを形成する際に、パッドＰＤに含まれる積層導体膜と同層に形成された積層導体膜からなり、最上層の配線層ＭＨに含まれる配線を形成してもよい。
【００９１】
次に、基板１の上面上に、パッドＰＤの表面を覆うように、酸化シリコン膜および窒化シリコン膜を、下層から順にＣＶＤ法等により堆積し、さらにその上にポリイミド樹脂膜を塗布法等により堆積することにより、絶縁膜３Ｅを形成する。すなわち、パッドＰＤ上に絶縁膜３Ｅを形成する。
【００９２】
次に、図２に示すように、パッドＰＤの一部が絶縁膜３Ｅから露出するように、開口部ＯＰを形成する。すなわち、絶縁膜３Ｅを貫通してパッドＰＤの上面に達する開口部ＯＰを形成する。このとき、開口部ＯＰから露出した部分のパッドＰＤの最上層のバリアメタル膜を除去してもよい。
【００９３】
このようにして、基板１の上面上に積層された複数の配線層Ｍ１、Ｍ２、Ｍ３およびＭＨを形成し、複数の配線層のうち互いに異なる２つの配線層の間を接続する複数のプラグ６Ｂ、６Ｃおよび６Ｈを形成する。このとき、複数の配線層Ｍ１、Ｍ２、Ｍ３およびＭＨを形成する工程は、複数の配線層のうち最上層よりも下層の配線層Ｍ１、Ｍ２およびＭ３を形成した後、最上層の配線層ＭＨを形成することになる。
【００９４】
次いで、基板１に対してダイシング処理を施すことにより、基板１から個々の半導体チップを切り出す。その後、開口部ＯＰに露出した部分のパッドＰＤの上面の領域であって、ボンディングワイヤが接合される領域であるワイヤ接合領域ＷＡ（図４参照）に、例えば超音波接合装置により電流を流して接合する超音波接合によりボンディングワイヤを接合する。その後、封止工程を経て半導体装置を製造する。
【００９５】
＜開口部の直下のプラグの変形について＞
次に、開口部の直下のプラグの変形について、開口部の直下にプラグが形成されている例、すなわち比較例１と対比しながら説明する。
【００９６】
図１４〜図１６は、比較例１の半導体装置の半導体チップの要部平面図である。図１４には、開口部ＯＰ近傍での配線層Ｍ２に含まれる配線５Ｂのレイアウトの例が示されている。図１５には、開口部ＯＰ近傍での配線層Ｍ１に含まれる配線５Ａのレイアウトの例が示されている。図１６には、開口部ＯＰ近傍でのＭＩＳＦＥＴＱのレイアウトの例が示されている。また、図１４〜図１６には、開口部ＯＰの位置が二点鎖線で示され、ワイヤ接合領域ＷＡの位置が点線で示されている。
【００９７】
比較例１における最上層の配線層ＭＨおよび配線層Ｍ３の各々については、図４および図５のそれぞれを用いて説明した実施の形態１における最上層の配線層ＭＨおよび配線層Ｍ３のそれぞれと同様である。
【００９８】
一方、比較例１では、図１４に示すように、開口部ＯＰの直下には、配線層Ｍ２と配線層Ｍ３とを電気的に接続するプラグ６Ｃが形成されている。すなわち、いずれかのプラグ６Ｃは、平面視において、開口部ＯＰと重なる。
【００９９】
また、比較例１では、図１４および図１５に示すように、配線層Ｍ２において、開口部ＯＰの直下には、配線５Ｂが形成され、開口部ＯＰの直下には、配線層Ｍ１と配線層Ｍ２とを電気的に接続するプラグ６Ｂが形成されている。すなわち、いずれかの配線５Ｂは、平面視において、開口部ＯＰと重なり、いずれかのプラグ６Ｂは、平面視において、開口部ＯＰと重なる。
【０１００】
また、比較例１では、図１５および図１６に示すように、基板１の上面において、開口部ＯＰの直下には、半導体素子としてのＭＩＳＦＥＴＱが形成され、配線層Ｍ１において、開口部ＯＰの直下には、配線５Ａが形成され、開口部ＯＰの直下には、ＭＩＳＦＥＴＱと配線層Ｍ１とを電気的に接続するプラグ６Ａが形成されている。すなわち、いずれかのＭＩＳＦＥＴＱは、平面視において、開口部ＯＰと重なり、いずれかの配線５Ａは、平面視において、開口部ＯＰと重なり、いずれかのプラグ６Ａは、平面視において、開口部ＯＰと重なる。
【０１０１】
このような場合、開口部ＯＰから露出した部分のパッドＰＤに銅ワイヤが接合される際に、開口部ＯＰの直下に形成されているプラグに大きな応力が印加され、そのプラグが変形しやすくなり、互いに異なる２つの配線層の間の接続に不良が発生しやすくなる。これは、プラグのいずれかが、平面視で開口部ＯＰと重なる場合に、開口部ＯＰから露出した部分のパッドＰＤに銅ワイヤが接合される際にそのプラグに大きな応力が印加され、プラグが変形することにより、プラグがそのプラグの下または上の配線から剥離するためと考えられる。プラグとそのプラグの下または上の配線との間の接触面積は小さいので、プラグの変形量が小さくても、互いに異なる２つの配線層の間の接続に不良が発生しやすい。
【０１０２】
特に、最上層の配線層を含めた総配線層数を例えば４層以下に少なくした場合、製造コストを低減することができるものの、平面視で開口部ＯＰと重なる部分の各配線層に印加される応力が大きくなる。したがって、開口部ＯＰから露出した部分のパッドＰＤに銅ワイヤが接合される際に、互いに異なる２つの配線層の間の接続に不良がより発生しやすくなる。
【０１０３】
上記特許文献１で開示されている技術では、複数の配線層のうち最上層の配線層の直下の配線層において、最上層の配線層が有する外部端子の直下には導体パターンが形成されないので、外部端子の直下にはプラグも形成されない。しかし、上記特許文献１で開示されている技術では、各配線層に含まれる複数の配線のいずれも、パッドの直下に配置されない。そのため、半導体チップの面積を削減することができない。
【０１０４】
＜パッドに接合されるワイヤの種類とプラグの良品率について＞
次に、パッドＰＤに接合されるワイヤの種類とプラグの良品率について、開口部ＯＰの直下にプラグが形成されている例、すなわち比較例１および比較例２と対比しながら説明する。ここで、比較例１では、パッドＰＤには、銅（Ｃｕ）ワイヤが超音波接合により接合されるものとする。比較例２では、パッドＰＤには、金（Ａｕ）ワイヤが超音波接合により接合されるものとする。なお、比較例２の半導体装置は、銅ワイヤに代えて金ワイヤが接合される点を除き、比較例１の半導体装置と同様である。
【０１０５】
図１７は、比較例１および比較例２において、超音波接合装置に流す電流と、プラグの良品率との関係を示すグラフである。図１７の横軸は、超音波接合装置により流れる電流ＵＳＧを示し、図１７の縦軸は、プラグの良品率を示す。
【０１０６】
図１７に示すように、金ワイヤが接合される場合（比較例２）でも、銅ワイヤが接合される場合（比較例１）でも、プラグの良品率は電流ＵＳＧの増加に伴って、増加する。これは、電流ＵＳＧを十分多く流すことにより、パッドＰＤにワイヤが超音波接合されることを意味する。
【０１０７】
しかし、３０〜５０ｍＡの範囲の電流ＵＳＧが流れるときの比較例１のプラグの良品率は、同一の電流ＵＳＧが流れるときの比較例２のプラグの良品率よりも低い。これは、例えば、銅ワイヤが金ワイヤよりも硬いためであり、比較例１において銅ワイヤが接合される際にプラグに印加される応力が、比較例２において金ワイヤが接合される際にプラグに印加される応力よりも大きく、プラグが変形しやすくなり、プラグがそのプラグの下または上の配線から剥離するためと考えられる。
【０１０８】
実際に、プラグの良品率が１００よりも低い場合には、半導体チップの表面で、パッドＰＤにクラックが発生していることが観察された。したがって、変形したプラグがそのプラグの下または上の配線から剥離したと考えられる。また、パッドＰＤの直下に形成された配線にも、クラックが発生したと考えられる。
【０１０９】
このように、本発明者らは、パッドＰＤに銅ワイヤが接合される際に、互いに異なる２つの配線層の間の接続に不良が発生しやすくなるという問題は、パッドＰＤに金ワイヤが接合される場合に比べ、パッドＰＤに銅ワイヤが接合される場合に、より顕著な問題であることを見出した。
【０１１０】
一方、上記特許文献１で開示されている技術では、銅ワイヤが接合される場合に、金ワイヤが接合される場合に比べ、互いに異なる２つの配線層の間の接続に不良が発生しやすくなることは、見出されていない。
【０１１１】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置では、いずれかのＭＩＳＦＥＴＱは、平面視において、開口部ＯＰと重なり、いずれかの配線５Ａは、平面視において、開口部ＯＰと重なり、いずれかの配線５Ｂは、平面視において、開口部ＯＰと重なり、複数のプラグ６Ｂのいずれも、平面視において、開口部ＯＰと重ならない。また、いずれかの配線５Ｃは、平面視において、開口部ＯＰと重なり、複数のプラグ６Ｃのいずれも、平面視において、開口部ＯＰと重ならず、複数のプラグ６Ｈのいずれも、平面視において、開口部ＯＰと重ならない。
【０１１２】
すなわち、本実施の形態１では、複数の配線層のうち互いに異なる２つの配線層の間を接続する複数のプラグ６Ｂ、６Ｃおよび６Ｈのいずれも、平面視において、開口部ＯＰと重ならない。
【０１１３】
これにより、開口部ＯＰから露出した部分のパッドＰＤに銅ワイヤが接合される際に、平面視で開口部ＯＰと重なる部分のパッドＰＤに応力が印加された場合でも、互いに異なる２つの配線層の間を接続するプラグが変形することを防止または抑制することができる。そのため、互いに異なる２つの配線層の間の接続に不良が発生することを防止または抑制することができる。したがって、半導体装置の性能を向上させることができる。
【０１１４】
すなわち、プラグとそのプラグの下または上の配線との間の接触面積は小さいので、プラグの変形量が小さくても、互いに異なる２つの配線層の間の接続に不良が発生しやすい。しかし、本実施の形態１では、開口部ＯＰの直下にそもそもプラグが配置されていないので、プラグの変形に起因して、互いに異なる２つの配線層の間の接続に不良が発生することを、防止または抑制することができる。
【０１１５】
また、本実施の形態１では、複数の配線層のうち最上層の配線層よりも下層の配線層において、パッドの直下には各配線層に含まれる複数の配線のいずれかが配置されている。そのため、パッドの直下には各配線層に含まれる複数の配線のいずれも配置されない上記特許文献１で開示されている技術に比べ、半導体チップの面積を削減することができる。
【０１１６】
また、本実施の形態１では、パッドＰＤの直下に形成された配線にクラックが発生したとしても、パッドの直下にはプラグがないため、プラグが変形することに起因して、互いに異なる２つの配線層の間の接続に不良が発生することを、防止または抑制することができる。
【０１１７】
好適には、最上層の配線層を含めた総配線層数は、４層以下である。最上層の配線層を含めた総配線層数を少なくすることにより、製造コストを低減することができるものの、平面視で開口部と重なる部分の各配線層に応力がかかりやすくなる。そのため、プラグのいずれかが、平面視で開口部ＯＰと重なる場合には、開口部ＯＰから露出した部分のパッドＰＤに銅ワイヤが接合される際にそのプラグに大きな応力が印加され、そのプラグが変形しやすくなる。したがって、最上層の配線層を含めた総配線層数が、４層以下である場合に、本実施の形態１によるプラグの変形を防止または抑制する効果がさらに大きくなる。
【０１１８】
また、前述したように、開口部ＯＰに露出した部分のパッドＰＤには、銅ワイヤが接合される。
【０１１９】
パッドＰＤにボンディングワイヤが接合される際に、開口部ＯＰの直下に形成されているプラグに大きな応力が印加され、そのプラグが変形しやすくなるという問題は、パッドＰＤに金ワイヤが接合される場合に比べ、パッドＰＤに銅ワイヤが接合される場合に、より顕著な問題である。したがって、開口部ＯＰに露出した部分のパッドＰＤに、銅ワイヤが接合される場合に、本実施の形態１のように、いずれのプラグも、平面視において、開口部ＯＰと重ならないようにすることにより、プラグの変形を防止または抑制する効果がさらに大きくなる。
【０１２０】
図１８は、開口部の直下に形成される配線の面積率と、プラグの良品率との関係を示すグラフである。なお、図１８に示される配線の面積率は、開口部ＯＰのうち、ある配線層における複数の配線の各々と重なる部分の面積の総和の、開口部ＯＰの面積に対する比である。
【０１２１】
図１８に示すように、開口部ＯＰの直下に形成される配線の面積率が１〜５０％の場合には、プラグの良品率は１００％であり、いずれのプラグにも不良が発生しなかった。一方、開口部ＯＰの直下に形成される配線の面積率が、例えば６０％など、５０％よりも大きい場合には、プラグの良品率は１００％未満であり、いずれかのプラグに不良が発生した。このような場合、配線の面積率が大きいため、配線に印加される応力の総和が大きくなり、プラグに不良が発生したと考えられる。
【０１２２】
したがって、いずれのプラグにも不良を発生させないためには、好適には、開口部ＯＰの直下に形成される配線の面積率は、１〜５０％である。このような場合、配線の面積率が小さいため、配線に印加される応力の総和が小さくなり、プラグに不良が発生しなかったと考えられる。なお、配線の面積率が０％、すなわちある配線層において開口部ＯＰの直下に配線が全く形成されない場合にも、いずれのプラグにも不良が発生しなかった。
【０１２３】
図１９は、開口部の直下に形成される配線の幅と、プラグの良品率との関係を示すグラフである。
【０１２４】
図１９に示すように、開口部ＯＰの直下に形成される配線の幅が、例えば１μｍまたは１．５μｍなど、１μｍ以上の場合には、プラグの良品率は１００％未満であり、いずれかのプラグに不良が発生した。このような場合、配線の幅が広いため、配線に印加される応力の総和が大きくなり、プラグに不良が発生したと考えられる。
【０１２５】
一方、開口部ＯＰの直下に形成される配線の幅が、例えば０．４２μｍなど、１μｍ未満の場合には、プラグの良品率は１００％であり、いずれのプラグにも不良が発生しなかった。このような場合、配線の幅が狭いため、配線に印加される応力の総和が小さくなり、プラグに不良が発生しなかったと考えられる。したがって、いずれのプラグにも不良を発生させないためには、好適には、開口部ＯＰの直下に形成される配線の面積率は、１μｍ未満であり、より好適には、０．４２μｍ以下である。
【０１２６】
上記図１８および図１９に示すプラグの良品率は、アルミニウム（Ａｌ）からなるパッドＰＤの厚さが１μｍであるときのプラグの良品率である。また、パッドＰＤの厚さが３μｍ以下の場合には、図１８および図１９に示すプラグ良品率と同様の結果が得られる。このように、アルミニウムからなるパッドＰＤの厚さが３μｍ以下の場合に、本実施の形態１による効果、すなわち開口部ＯＰの直下にプラグを形成しないことによりプラグに不良が発生することを防止または抑制する効果が高まる。
【０１２７】
すなわち、好適には、最上層の配線層ＭＨよりも下層の配線層である配線層Ｍ１、Ｍ２およびＭ３のいずれかは、平面視においてＹ軸方向にそれぞれ延在する複数の配線を含み、当該複数の配線の各々は、平面視において、開口部ＯＰと重なる。そして、平面視において、開口部ＯＰのうち、Ｙ軸方向にそれぞれ延在する複数の配線の各々と重なる部分の面積の総和の、開口部ＯＰの面積に対する比が、１〜５０％であり、複数の配線の各々の、Ｘ軸方向における幅は、１μｍ未満であり、パッドＰＤの厚さは、３μｍ以下である。このような場合、開口部ＯＰの直下にプラグを形成しないことによりプラグに不良が発生することを防止または抑制する効果が高まる。
【０１２８】
なお、平面視において、開口部ＯＰのうち、Ｙ軸方向にそれぞれ延在する複数の配線の各々と重なる部分の面積の総和の、開口部ＯＰの面積に対する比が１〜５０％であり、複数の配線の各々のＸ軸方向における幅が１μｍ未満であり、パッドＰＤの厚さが３μｍ以下である場合、開口部ＯＰの直下にプラグが形成されていてもよい。開口部ＯＰの直下にプラグが形成されている場合でも、配線の面積率、配線幅およびパッドＰＤの厚さが、上記の範囲にあるときは、開口部ＯＰから露出した部分のパッドＰＤに銅ワイヤが接合される際に、プラグと接続されている配線がプラグと一体的に変形しやすくなる。そのため、プラグがそのプラグの下または上の配線から剥離することが防止または抑制される。したがって、開口部ＯＰの直下にプラグが形成されていない場合に比べれば、効果は少なくなるものの、プラグに不良が発生することを防止または抑制する効果を有する。
【０１２９】
（実施の形態２）
実施の形態１では、ＭＩＳＦＥＴＱと配線５Ａとが、円柱形状または四角柱形状を有する複数のプラグ６Ｌを介して接続されている例について説明した。一方、実施の形態２では、ＭＩＳＦＥＴＱと配線５Ａとが、ＭＩＳＦＥＴＱのゲート幅方向に延在するスリットビアとしてのプラグ６ＬＥを介して接続されている例について説明する。
【０１３０】
＜半導体装置の構造＞
初めに、本実施の形態２の半導体装置の構造を、図面を参照して説明する。
【０１３１】
図２０〜図２２は、実施の形態２の半導体装置の半導体チップの要部断面図である。図２３は、実施の形態２の半導体装置の半導体チップの要部平面図である。図２０は、図２３のＡ−Ａ線に沿った断面図であり、図２１は、図２３のＢ−Ｂ線に沿った断面図であり、図２２は、図２３のＣ−Ｃ線に沿った断面図である。
【０１３２】
図２３には、開口部ＯＰ近傍でのＭＩＳＦＥＴＱのレイアウトの例が示されている。また、図２３には、開口部ＯＰの位置が二点鎖線で示され、ワイヤ接合領域ＷＡの位置が点線で示されている。なお、図２３では、図８と異なり、プラグ６Ａの図示を省略する。
【０１３３】
本実施の形態２における最上層の配線層ＭＨのレイアウトは、図４を用いて説明した実施の形態１における最上層の配線層ＭＨと同様である。本実施の形態２における配線層Ｍ３に含まれる配線５Ｃのレイアウトは、図５を用いて説明した実施の形態１における配線層Ｍ３に含まれる配線５Ｃのレイアウトと同様である。本実施の形態２における配線層Ｍ２に含まれる配線５Ｂのレイアウトは、図６を用いて説明した実施の形態１における配線層Ｍ２に含まれる配線５Ｂのレイアウトと同様である。本実施の形態２における配線層Ｍ１に含まれる配線５Ａのレイアウトは、図７を用いて説明した実施の形態１における配線層Ｍ１に含まれる配線５Ａのレイアウトと同様である。
【０１３４】
本実施の形態２の半導体装置の構造は、ＭＩＳＦＥＴＱと配線５Ａとが、ＭＩＳＦＥＴＱのゲート幅方向に延在するプラグ６ＬＥを介して接続されている点、および、ＭＩＳＦＥＴＱの構造が異なる点を除き、実施の形態１の半導体装置の構造と同様である。したがって、以下では、主として、実施の形態１の半導体装置の構造と異なる点について、説明する。
【０１３５】
本実施の形態２でも、実施の形態１と同様に、ＭＩＳＦＥＴＱは、基板１の主面としての上面に形成されている。また、ＭＩＳＦＥＴＱは、基板１の上面に形成されたソースおよびドレイン用の一対の半導体領域と、その一対の半導体領域間であって基板１の上面上に形成されたゲート絶縁膜ＧＩと、そのゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥと、を含む。
【０１３６】
本実施の形態２においては、図４および図２３に示すように、開口部ＯＰに露出した部分のパッドＰＤと重なるように、複数のＭＩＳＦＥＴＱが配置されている。なお、図２０〜図２３では図示を省略するが、基板１の上面であって、開口部ＯＰに露出した部分のパッドＰＤと平面視で重なる部分以外の部分にも、複数のＭＩＳＦＥＴＱが配置されている。
【０１３７】
図２０〜図２３に示すように、開口部ＯＰに露出した部分のパッドＰＤと重なるように配置されたＭＩＳＦＥＴＱに含まれるゲート電極ＧＥのゲート長方向をＸ軸方向とし、ＭＩＳＦＥＴＱに含まれるゲート電極ＧＥのゲート幅方向をＹ軸方向とする。
【０１３８】
なお、以下では、ＭＩＳＦＥＴＱが、半導体領域としてのソース領域ＳＲおよびドレイン領域ＤＲを含み、ｎチャネル型の電界効果トランジスタである場合を例示して説明する。
【０１３９】
一方、本実施の形態２における接続電極としてのプラグ６ＬＥは、実施の形態１における接続電極としてのプラグ６Ｌとは異なり、平面視において、ゲート電極ＧＥのゲート幅方向であるＹ軸方向に延在するスリットビアである。すなわち、本実施の形態２では、ＭＩＳＦＥＴＱと配線層Ｍ１とは、ＭＩＳＦＥＴＱに含まれるゲート電極ＧＥのゲート幅方向に延在するスリットビアとしてのプラグ６ＬＥにより、電気的に接続されている。また、プラグ６ＬＥは、開口部ＯＰの直下に形成されている。すなわち、プラグ６ＬＥは、平面視において、開口部ＯＰと重なる。
【０１４０】
このような場合、開口部ＯＰから露出した部分のパッドＰＤに銅ワイヤが接合される際に、プラグ６ＬＥの一部が変形したときも、ＭＩＳＦＥＴＱと配線５Ａとを、プラグ６ＬＥの他の部分を介して電気的に接続することができる。そのため、プラグ６ＬＥが開口部ＯＰの直下に形成された場合でも、ＭＩＳＦＥＴＱと配線５Ａとの間の接続に不良が発生することを防止または抑制することができる。すなわち、スリットビアとしてのプラグ６ＬＥが、平面視において、開口部ＯＰと重なる場合には、ＭＩＳＦＥＴＱと配線５Ａとの間の接続に不良が発生することを防止または抑制することができる。
【０１４１】
好適には、本実施の形態２では、ゲート電極ＧＥは、金属膜からなる。すなわち、ゲート電極ＧＥは、メタルゲートである。このような場合、ゲート絶縁膜ＧＩとして、例えば窒化シリコン（ＳｉＮ）の比誘電率よりも高い比誘電率を有する高誘電率膜であるＨｉｇｈ−ｋ膜からなるゲート絶縁膜ＧＩを用いた場合の閾値電圧の変動を低減することができる。そのため、Ｈｉｇｈ−ｋ膜からなるゲート絶縁膜ＧＩを用いた際に、本来期待されるゲートリーク電流を低減する効果を容易に実現することができる。
【０１４２】
ゲート電極ＧＥに含まれる金属膜として、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜またはタングステン（Ｗ）膜などからなる金属膜を用いることができる。
【０１４３】
また、ゲート電極ＧＥがメタルゲートである場合、好適には、図２４および図２５を用いて後述するように、ゲート電極ＧＥは、ソース領域ＳＲおよびドレイン領域ＤＲを形成した後、ゲート電極ＧＥを形成するプロセス、すなわちゲートラストプロセスにより形成される。これにより、ゲート電極ＧＥのゲート幅方向、すなわちＹ軸方向に延在するプラグ６ＬＥを、容易に形成することができる。
【０１４４】
また、好適には、本実施の形態２では、ＭＩＳＦＥＴＱは、基板１の上面上に形成され、直方体形状を有する半導体領域からなるフィンＦＮを含む。すなわち、ＭＩＳＦＥＴＱは、フィン型の電界効果トランジスタである。これにより、ＭＩＳＦＥＴＱが形成される領域の面積を縮小することができ、半導体装置を高集積化することができる。また、フィンＦＮが延在することにより、延在したフィンＦＮの歪み効果によりキャリアの移動度を向上させることができる。
【０１４５】
なお、フィンＦＮは、基板１の上面上ではなく、基板１の上面側に形成されていてもよい。すなわち、フィンＦＮは、基板１の上面に形成されていればよい。
【０１４６】
フィンＦＮは、平面視において、ゲート電極ＧＥのゲート長方向であるＸ軸方向に延在する。ゲート電極ＧＥは、フィンＦＮ上および基板１の上面上に、ゲート絶縁膜ＧＩを介して配置され、かつ、平面視において、Ｙ軸方向に延在する。すなわち、ゲート電極ＧＥは、平面視において、フィンＦＮと交差する。
【０１４７】
このとき、ソース領域ＳＲは、あるゲート電極ＧＥに対してＸ軸方向における一方の側に位置する部分のフィンＦＮの内部にも形成され、ドレイン領域ＤＲは、当該ゲート電極ＧＥに対してＸ軸方向における当該一方の側と反対側、すなわち他方の側に位置する部分のフィンＦＮの内部にも形成されている。そして、前述したように、プラグ６ＬＥは、ソース領域ＳＲ上またはドレイン領域ＤＲ上に形成されている。すなわち、プラグ６ＬＥも、ゲート電極ＧＥと同様に、平面視において、フィンＦＮと交差する。
【０１４８】
前述したように、ＭＩＳＦＥＴＱがｎチャネル型の電界効果トランジスタである場合を考える。このような場合には、図２０〜図２３に示すように、ＭＩＳＦＥＴＱのドレイン領域ＤＲは、プラグ６ＬＥおよび６Ａを介して、電源電圧配線５ＡＰ（図７参照）と電気的に接続され、ＭＩＳＦＥＴＱのソース領域ＳＲは、プラグ６ＬＥおよび６Ａを介して、基準電位配線５ＡＧ（図７参照）と電気的に接続されている。
【０１４９】
一方、ＭＩＳＦＥＴＱのゲート電極ＧＥは、基準電位配線５ＡＧ（図７参照）と電気的に接続されている。すなわち、ＭＩＳＦＥＴＱのゲート電極ＧＥおよびソース領域ＳＲの電位は、接地電位である。これにより、ＭＩＳＦＥＴＱを、ＥＳＤ保護回路として用いることができる。
【０１５０】
なお、本実施の形態２では、ＭＩＳＦＥＴＱは、フィン型の電界効果トランジスタではなく、実施の形態１で説明したプレーナ型の電界効果トランジスタであってもよい。また、本実施の形態２では、ＭＩＳＦＥＴＱのゲート電極ＧＥは、メタルゲートではなく、実施の形態１で説明した、例えばポリシリコン膜からなるものであってもよい。
【０１５１】
＜半導体装置の製造工程＞
本実施の形態２の半導体装置の製造工程については、ＭＩＳＦＥＴＱと配線５Ａとが、ＭＩＳＦＥＴＱのゲート幅方向に延在するプラグ６ＬＥを介して接続される点を除き、実施の形態１の半導体装置の製造工程と同様にすることができる。
【０１５２】
また、本実施の形態２の半導体装置の製造工程においては、前述したように、ＭＩＳＦＥＴＱのメタルゲートとしてのゲート電極ＧＥをゲートラストプロセスにより形成する際に、スリットビアとしてのプラグ６ＬＥを形成することができる。以下では、図２４および図２５を参照し、ゲート電極ＧＥと、プラグ６ＬＥとを、ゲートラストプロセスにより形成する方法について、説明する。
【０１５３】
図２４および図２５は、実施の形態２の半導体装置の製造工程中の要部断面図である。図２４および図２５は、図２３のＡ−Ａ線に沿った断面図である。
【０１５４】
図２４に示すように、ゲートラストプロセスでは、例えば、基板１の上面上に、ポリシリコン膜からなり、平面視でＹ軸方向に延在する電極ＳＣをゲート絶縁膜ＧＩを介して形成した後、電極ＳＣの両側に位置する部分の基板１の上層部にソース領域ＳＲおよびドレイン領域ＤＲを形成する。次に、基板１の上面上に、電極ＳＣを覆うように、絶縁膜３Ａを形成する。次に、絶縁膜３Ａの上面を研磨して電極ＳＣの上面を露出させた後、電極ＳＣを除去することにより、絶縁膜３Ａを貫通してゲート絶縁膜ＧＩに達する溝部８ＡＥを形成する。溝部８ＡＥは、平面視において、Ｙ軸方向に延在する。
【０１５５】
また、絶縁膜３Ａを貫通してゲート絶縁膜ＧＩに達する溝部８ＡＥを形成する際に、図２４に示すように、絶縁膜３Ａを貫通してソース領域ＳＲまたはドレイン領域ＤＲに達する溝部７ＡＥを形成する。溝部７ＡＥは、平面視において、Ｙ軸方向に延在する。
【０１５６】
次いで、図２５に示すように、溝部８ＡＥを埋め込むように、金属膜からなるゲート電極ＧＥを形成する。まず、前述した窒化チタン（ＴｉＮ）膜などの金属膜８を、溝部８ＡＥを埋め込むように堆積する。次に、溝部８ＡＥの外部に位置する部分の金属膜８をＣＭＰ法により除去することにより、図２５に示すように、溝部８ＡＥの内部に埋め込まれた金属膜８からなるゲート電極ＧＥを形成する。溝部８ＡＥがＹ軸方向に延在するため、溝部８ＡＥに埋め込まれた金属膜８からなるゲート電極ＧＥもＹ軸方向に延在する。
【０１５７】
また、溝部８ＡＥを埋め込むように金属膜８を堆積する際に、溝部７ＡＥを埋め込むように金属膜８を堆積する。次に、溝部８ＡＥの外部に位置する部分の金属膜８をＣＭＰ法により除去する際に、溝部７ＡＥの外部に位置する部分の金属膜８を除去することにより、図２５に示すように、溝部７ＡＥの内部に埋め込まれた金属膜８からなるプラグ６ＬＥを形成する。溝部７ＡＥがＹ軸方向に延在するため、溝部７ＡＥに埋め込まれた金属膜８からなるプラグ６ＬＥもＹ軸方向に延在する。
【０１５８】
このように、ゲートラストプロセスによりゲート電極ＧＥを形成する際に、図２４に示すように、絶縁膜３Ａを貫通してソース領域ＳＲまたはドレイン領域ＤＲに達する溝部７ＡＥを形成し、図２５に示すように、溝部７ＡＥを埋め込むように、金属膜からなるプラグ６ＬＥを形成することができる。したがって、ゲート電極ＧＥのゲート幅方向、すなわちＹ軸方向に延在するプラグ６ＬＥを、容易に形成することができる。
【０１５９】
なお、溝部７ＡＥを形成する工程を、溝部８ＡＥを形成する工程とは別の工程として行ってもよい。
【０１６０】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２でも、実施の形態１と同様に、いずれかのＭＩＳＦＥＴＱは、平面視において、開口部ＯＰと重なり、いずれかの配線５Ａは、平面視において、開口部ＯＰと重なり、いずれかの配線５Ｂは、平面視において、開口部ＯＰと重なり、複数のプラグ６Ｂのいずれも、平面視において、開口部ＯＰと重ならない。また、いずれかの配線５Ｃは、平面視において、開口部ＯＰと重なり、複数のプラグ６Ｃのいずれも、平面視において、開口部ＯＰと重ならず、複数のプラグ６Ｈのいずれも、平面視において、開口部ＯＰと重ならない。
【０１６１】
すなわち、本実施の形態２でも、実施の形態１と同様に、複数の配線層のうち互いに異なる２つの配線層の間を接続する複数のプラグ６Ｂ、６Ｃおよび６Ｈのいずれも、平面視において、開口部ＯＰと重ならない。
【０１６２】
これにより、本実施の形態２の半導体装置も、実施の形態１の半導体装置と同様の効果を有する。すなわち、開口部ＯＰから露出した部分のパッドＰＤに銅ワイヤが接合される際に、平面視で開口部ＯＰと重なる部分のパッドＰＤに応力が印加された場合でも、互いに異なる２つの配線層の間を接続するプラグが変形することを防止または抑制することができる。そのため、互いに異なる２つの配線層の間の接続に不良が発生することを防止または抑制することができる。したがって、半導体装置の性能を向上させることができる。
【０１６３】
一方、本実施の形態２におけるプラグ６ＬＥは、実施の形態１におけるプラグ６Ｌとは異なり、平面視において、ゲート電極ＧＥのゲート幅方向であるＹ軸方向に延在する。これにより、開口部ＯＰから露出した部分のパッドＰＤに銅ワイヤが接合される際に、プラグ６ＬＥの一部が変形した場合でも、ＭＩＳＦＥＴＱと配線５Ａとを、プラグ６ＬＥの他の部分を介して電気的に接続することができる。そのため、プラグ６ＬＥが、平面視において、開口部ＯＰと重なる場合でも、ＭＩＳＦＥＴＱと配線５Ａとの間の接続に不良が発生することを防止または抑制することができる。
【０１６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６５】
１  基板
２  分離部
３Ａ〜３Ｅ、４Ａ、４Ｂ  絶縁膜
５  導体膜
５Ａ、５Ｂ、５Ｃ  配線
５ＡＧ、５ＢＧ  基準電位配線
５ＡＰ、５ＢＰ  電源電圧配線
５ＣＧ  基準電位周回配線
５ＣＰ  電源電圧周回配線
６Ａ、６Ｂ、６Ｃ、６Ｈ、６Ｌ、６ＬＥ  プラグ
７Ａ  コンタクトホール
７ＡＥ  溝部
７Ｂ、７Ｄ  スルーホール
７Ｃ  配線溝
８  金属膜
８ＡＥ  溝部
ＤＲ  ドレイン領域
ＦＮ  フィン
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
Ｍ１、Ｍ２、Ｍ３、ＭＨ  配線層
ＯＰ  開口部
ＰＤ  パッド
ＳＣ  電極
ＳＬＴ  スリット
ＳＲ  ソース領域
ＷＡ  ワイヤ接合領域
【図１】
2016139711.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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