(57)【要約】【課題】行方向に隣接するデータワード間でビットの並び順が反転配置されるメモリアレイにおいて、回路面積が大きいデータ保持回路と電圧変換回路の必要としない簡便な回路構成の変更で、メモリ容量の大小に関わらず３回の書き込みで干渉調査用のチェッカーボードパターンを書き込むことが可能な半導体記憶装置を提供する。【解決手段】制御回路からの制御信号により、ロウデコーダとカラムデコーダがメモリアレイの単一アドレス選択モードの他に、それぞれ全選択モードと偶奇別選択モードに動作切り替え可能な構成とした。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセル群と一つのワードセレクタにより構成されるメモリワードを複数備え、行方向に隣接する前記メモリワードはそれぞれ列方向を軸に反転配置し、列方向に隣接する前記メモリワードはそれぞれ行方向を軸に反転配置し、前記複数のメモリワードをマトリクス状に並べたメモリアレイと、
前記メモリアレイに接続され、一ワード分の書き込みデータを供給するデータ供給手段と、
前記メモリアレイ内の特定の一ワードを選択するためのアドレスを保持するアドレスカウンタと、
前記アドレスカウンタに接続され、一行選択、偶数行一括選択、奇数行一括選択、全行一括選択モードに機能切り替え可能なロウデコーダと、
前記アドレスカウンタに接続され、一列選択、偶数列一括選択、奇数列一括選択、全列一括選択モードに機能切り替え可能なカラムデコーダと、
前記カラムデコーダと前記ロウデコーダの機能切り替えを制御する制御回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
全行一括選択かつ全列一括選択モードを選択し、全メモリワードにメモリワード内で隣接するメモリセルのデータが反転するパターンのデータを書き込む工程、
続いて、偶数または奇数行一括選択および、偶数列または奇数列一括選択モードを選択し、選択されたメモリワードに前記反転するパターンとは逆のパターンのデータを書き込む工程、
さらに、前記偶数または奇数行一括選択および、偶数列または奇数列一括選択モードで選択されなかった奇数行または偶数行一括選択および、奇数列または偶数列一括選択モードを選択し、選択されたメモリワードに前記反転するパターンとは逆のパターンと同じパターンのデータを書き込む工程、
を有することを特徴とするデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくはメモリアレイの行列選択機構に関するものである。
【背景技術】
【０００２】
図４は、従来のＥＥＰＲＯＭのメモリアレイを示す回路図である。１アドレスは複数ビットからなるメモリワードで構成され、メモリセルはデータを保持するフローティングゲート４０１とビットを選択するコントロールゲート４０２で構成され、１ビットの情報を保持する。通常、メモリからのデータ読み出しはＭＳＢ、つまりデータの最上位ビット側から始まるため、最も早く読み出す必要のあるＭＳＢ側からワードセレクタに近いメモリセルに格納される。最も離れたメモリセルにはデータワードのＬＳＢ、つまりデータの最下位ビットが格納される。ＥＥＰＲＯＭを用いたメモリアレイの製造過程において、隣接するメモリセル間でデータ干渉が発生していないことを検査するために、隣接するメモリセル同士の格納データビットが反転した状態となるチェッカーボードパターンを書き込む必要がある。
【０００３】
チェッカーボードパターン書き込みの手法としては１ワードごとの書き込みを実施する手法や、従来技術で提案されるようにメモリアレイのロウデコーダに偶奇別選択機能を設け、それぞれにビット反転させたデータを書き込む手法が存在する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平４−６６０８０号公報
【特許文献２】特開２００１−２３６７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、１ワードごとの書き込みを実施する手法ではメモリ容量に比例してテスト時間も増大する。
また、近年のメモリアレイは図２のように、行方向に隣接するメモリワードは列方向を軸に反転させた配置をとり、また列方向に隣接するメモリワードは行方向を軸に反転させた配置をとる。本配置の利点は、メモリワードに接続するソース線を隣接メモリワード間で共有化できるためメモリアレイ内のソース線配線に必要な面積を二分の一に削減可能な点であり、チップ面積縮小のためにも必要不可欠な技術である。
【０００６】
本配置を採用したメモリアレイでは、行方向に隣接するメモリワードはＬＳＢ同士、もしくはＭＳＢ同士が最接近する配置となるため、従来技術のようなロウデコーダの偶奇別選択だけではチェッカーボードパターンを書き込むことができない。
【０００７】
解決のための一手段としては、図３に示すように、メモリアレイ内の一行を構成する全ワード分のメモリセルごとにそれぞれデータの保持と書き込み電圧の変換を行うデータ供給手段を設ける、という構成が一般的である。
しかし、データ保持回路と電圧変換回路、及びそれらを接続するバスの量も増えるためチップ面積が増大し、制御も煩雑になるという欠点がある。
【０００８】
本発明は、その点を鑑みてなされ、隣接するメモリがソース線共有化のためワード単位で反転して配置されているメモリアレイにおいてもデータ供給手段を増やすことなく、加えて書き込みにかかる時間がメモリ容量に比例せずにチェッカーボードパターンを書き込むことが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
課題解決のために、本発明における半導体記憶装置を下記の要素により構成した。
複数のメモリセル群と一つのワードセレクタにより構成されるメモリワードを複数備え、行方向に隣接するメモリワードはそれぞれ列方向を軸に反転配置し、列方向に隣接するメモリワードはそれぞれ行方向を軸に反転配置し、複数のメモリワードをマトリクス状に並べたメモリアレイと、メモリアレイ内の特定の一ワードを選択するためのアドレスを保持するアドレスカウンタと、アドレスカウンタに接続され、一行選択、偶数行一括選択、奇数行一括選択、全行一括選択モードに機能切り替え可能なロウデコーダと、アドレスカウンタに接続され、一列選択、偶数列一括選択、奇数列一括選択、全列一括選択モードに機能切り替え可能なカラムデコーダと、カラムデコーダとロウデコーダの機能切り替えを制御する制御回路と、で構成される。
【発明の効果】
【００１０】
本発明の半導体記憶装置によれば、チップ面積に影響の大きなデータ保持回路と、電圧変換回路を必要としないので、簡便な回路構成でメモリ容量の大小に関わらず３回の書き込みで干渉調査用のチェッカーボードパターンを書き込むことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体記憶装置を示すブロック図である。
【図２】本発明の適応対象となる近年のメモリアレイの配置を示す回路図である。
【図３】従来の半導体記憶装置を示すブロック図である。
【図４】従来のメモリアレイの配置を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を、図面を参照して説明する。
図１は、本発明にかかる半導体記憶装置を示すブロック図である。
まず、半導体記憶装置の構成について説明する。半導体記憶装置は、メモリアレイ１００と、データ供給手段１１０と、ロウデコーダ１３０と、カラムデコーダ１４０と、アドレスカウンタ１５０と、制御回路１６０と、ビット線バス１１１と、偶数番ロウ選択信号バス１３１と、奇数番ロウ選択信号バス１３２と、偶数番カラム選択信号バス１４１と、奇数番カラム選択信号バス１４２と、アドレスバス１５１と、カラム・ロウ偶奇選択信号線１６１と、メモリアレイ全選択信号線１６２とを備えている。
【００１３】
メモリアレイ１００は、ワードセレクタ１０２とメモリワード群１０１からなるメモリワードをマトリクス状に並べて構成される。データ供給手段１１０は、１ワード分の書き込むデータワードを保持し、書き込むデータを書き込み電圧に変換する。アドレスカウンタ１５０は、アドレスデータを保持する。制御回路１６０は、ロウ・カラムの両デコーダを制御する。
【００１４】
ビット線バス１１１は、１ワード分のビット線で構成され、メモリアレイ１００とデータ供給手段１１０とを接続する。偶数番ロウ選択信号バス１３１は、メモリアレイ１００とロウデコーダ１３０を接続し、メモリアレイ１００内の行を選択する信号バスのうち偶数行を選択する信号線をまとめたものである。奇数番ロウ選択信号バス１３２は、メモリアレイ１００とロウデコーダ１３０を接続し、メモリアレイ１００内の行を選択する信号バスのうち奇数行を選択する信号線をまとめたものである。偶数番カラム選択信号バス１４１は、メモリアレイ１００とカラムデコーダ１４０を接続し、メモリアレイ１００内の列を選択する信号バスのうち偶数列を選択する信号線をまとめたものである。奇数番カラム選択信号バス１４２は、メモリアレイ１００とカラムデコーダ１４０を接続し、メモリアレイ１００内の列を選択する信号バスのうち奇数列を選択する信号線をまとめたものである。アドレスバス１５１は、アドレスカウンタ１５０とロウデコーダ１３０、カラムデコーダ１４０とを接続する。カラム・ロウ偶奇選択信号線１６１は、制御回路１６０とロウデコーダ１３０、カラムデコーダ１４０とを接続する。メモリアレイ全選択信号線１６２は、制御回路１６０とロウデコーダ１３０、カラムデコーダ１４０とを接続する。
【００１５】
メモリアレイ１００内の各メモリワードの配置は、行方向に隣接するメモリワードはそれぞれ列方向を軸に反転し、列方向に隣接するメモリワードはそれぞれ行方向を軸に反転しており、図２に示す通りソース線の配線共有化が行われている。本実施例において、メモリアレイ１００内の全データワードに接続されるビット線は対応するビットごとに共通である。例えば、データワードのＭＳＢならば全データワードのＭＳＢは共通のＭＳＢ用ビット線が接続される。
【００１６】
次に、半導体記憶装置の動作について説明する。通常のデータ書込みについて、任意の（Ｎ行、Ｍ列）のメモリワードへのデータ書き込みを行う場合を例にとる。
制御回路１６０は、メモリアレイ全選択信号線１６２とカラム・ロウ偶奇選択信号線１６１をネゲートさせ、ロウデコーダ１３０とカラムデコーダ１４０を単一アドレス選択モードに切り替える。単一アドレス選択モードではロウデコーダ１３０とカラムデコーダ１４０はアドレスバス１５１から送信されるアドレスデータが示す単一のロウ選択信号線およびカラム選択信号線をそれぞれアサートする。次に、アドレスカウンタ１５０にメモリアレイ１００内の（Ｎ行、Ｍ列）を指定するデータを格納する。格納されたアドレスデータはアドレスバス１５１を介してロウデコーダ１３０、カラムデコーダ１４０に供給される。ロウデコーダ１３０は偶数番ロウ選択信号バス１３１、奇数番ロウ選択信号バス１３２の中からＮ行を示すロウ選択信号線をアサートし、Ｎ行目にある全てのワードセレクタ１０２と全てのメモリセルを選択状態にする。カラムデコーダ１４０は偶数番カラム選択信号バス１４１、奇数番カラム選択信号バス１４２の中からＭ列を示すカラム選択信号線をアサートし、Ｍ列目にある全てのワードセレクタ１０２に書込み用電圧を供給する。メモリアレイ１００内のワードセレクタ１０２は選択状態の時のみアドレス内ビット選択信号線にカラムアドレス選択信号からの書き込み用電圧をメモリセルへと供給する。結果、ロウアドレス選択信号とカラムアドレス選択信号がともにアサート状態となるメモリワードはメモリアレイ１００内に１ワードだけ存在し、書込み電圧の供給された１ワード分のメモリセルに対し、書込み電圧に変換されたデータがデータ供給手段１１０からビット線バス１１１を介して供給されデータ書き込みが行われる。
【００１７】
次に、メモリアレイ１００にチェッカーボードパターンの書き込みを行う場合を説明する。
制御回路１６０によりメモリアレイ全選択信号線１６２をアサートさせ、ロウデコーダ１３０とカラムデコーダ１４０を全選択モードに切り替える。全選択モードではアドレスデータに関わらず全ロウアドレス選択信号と全カラムアドレス選択信号がアサートされる。データ供給手段１１０にはメモリワード内で隣接するメモリセルのデータが反転するパターン、例えば、１ワードが８ビット構成の場合だとデータ（１０１０１０１０）もしくはデータ（０１０１０１０１）を格納する。この状態でメモリ書き込みを実施すると、メモリアレイ１００内の全メモリワードにはデータラッチに格納されたデータと同じデータが書き込まれる。
【００１８】
次に、メモリアレイ全選択信号線１６２をネゲートし、カラム・ロウ偶奇選択信号線１６１をアサートさせロウデコーダ１３０とカラムデコーダ１４０を偶奇選択モードに切り替える。偶奇選択モードでは、ロウデコーダ１３０は、アドレスバス１５１からのアドレスデータを元に、偶数番ロウ選択信号バス１３１か奇数番ロウ選択信号バス１３２のどちらかをアサートする。カラムデコーダ１４０は、アドレスバス１５１からのアドレスデータを元に、偶数番カラム選択信号バス１４１か奇数番カラム選択信号バス１４２のどちらかをアサートする。
【００１９】
次に、アドレスカウンタ１５０にメモリアレイ１００内の（Ｎ行、Ｍ列）を指定するデータを格納する。格納されたアドレスデータは、アドレスバス１５１を介してロウデコーダ１３０、カラムデコーダ１４０に供給される。ロウデコーダ１３０は、アドレスデータを元に、Ｎ行を選択するロウ選択信号と偶奇の等しい番号のロウ選択信号全てをアサートする。カラムデコーダ１４０は、アドレスデータを元に、Ｍ列を選択するカラム選択信号と偶奇の等しい番号のカラム選択信号全てをアサートする。結果として、（Ｎ行、Ｍ列）のメモリワードを含むメモリアレイ１００内の四分の一のメモリワードが選択状態となる。
【００２０】
データ供給手段１１０には全面書き込み時とは反転したパターンを格納しておく。例えば、１ワードが８ビット構成の場合で全面書き込み時にデータ（１０１０１０１０）を格納した場合、データ（０１０１０１０１）を格納する。この状態でメモリ書き込みを実施すると（Ｎ行、Ｍ列）のメモリワードを含むメモリアレイ１００内の四分の一に隣接ビットのデータが反転したパターンが書き込まれる。
【００２１】
次に、アドレスカウンタ１５０にメモリアレイ１００内の（Ｎ＋１行、Ｍ＋１列）を指定するデータを格納する。格納されたアドレスデータはアドレスバス１５１を介してロウデコーダ１３０、カラムデコーダ１４０に供給される。ロウデコーダ１３０、カラムデコーダ１４０はデータ書き込みを実行すると、（Ｎ＋１行、Ｍ＋１列）のメモリワードを含むメモリアレイ１００内の四分の一に（Ｎ行、Ｍ列）と同一のデータが書き込まれる。結果として、メモリアレイ１００にはチェッカーボードパターンが書き込まれたことになる。つまり、メモリ容量に関わらず３回の書き込み時間およびデータ送信時間があればチェッカーボードパターンを書き込める。
【００２２】
以上説明したように、本実施形態の半導体記憶装置は、全面書き込み１回ののちに四分の一書き込みを２回実施することでチェッカーボードパターンの書き込みを実現したが、１回目の四分の一書き込みと２回目の四分の一書き込みでそれぞれ異なるロウアドレスおよびカラムアドレスが指定されていればよく、四分の一書き込みの際に指定するアドレスの順番は問わない。例えば、１回目の四分の一書き込みで指定するアドレスを（Ｎ行、Ｍ＋１列）にした場合、２回目の四分の一書き込みでは（Ｎ＋１行、Ｍ列）を指定する。また全メモリセルへの書き込み回数を均一化するために、（Ｎ行、Ｍ列）、（Ｎ＋１行、Ｍ列）へ同一のデータを四分の一書き込みで書き込み、（Ｎ行、Ｍ＋１列）、（Ｎ＋１行、Ｍ＋１列）へ先ほどのデータからビット反転させたデータを四分の一書き込みで書き込むことで計４回の書き込みでチェッカーボードパターンの書き込みを実現できる。この手法は書き込み時間が１回分増えるが、メモリアレイ１００内で書き込み回数を均一にできるという利点を持つ。また、メモリワードを構成するビット数は偶奇を問わず任意の数に構成可能である。
【符号の説明】
【００２３】
１００  メモリアレイ
１０１  メモリセル群（１ワード分）
１０２  ワードセレクタ
１１０  データ供給手段
１１１  ビット線バス
１３０  ロウデコーダ
１３１  ロウ選択信号バス（偶数番選択用）
１３２  ロウ選択信号バス（奇数番選択用）
１４０  カラムデコーダ
１４１  カラム選択信号バス（偶数番選択用）
１４２  カラム選択信号バス（奇数番選択用）
１５０  アドレスカウンタ
１５１  アドレス信号バス
１６０  制御回路
１６１  カラム・ロウ偶奇選択信号線
１６２  メモリアレイ全選択信号線
【図１】
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【図２】
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【図３】
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【図４】
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