(57)【要約】【課題】共振はずれを防止する。【解決手段】実施形態によれば、電流共振型ＤＣ−ＤＣコンバータは、スイッチング回路と、共振回路と、制御回路と、電流検出素子と、検出回路とを含む。スイッチング回路は、複数のトランジスタを含み、当該複数のトランジスタが複数の制御信号に応じてＯＮ／ＯＦＦ動作することで、入力直流電圧に基づく交流電圧を生成する。制御回路は、出力直流電圧または共振回路の出力電流に基づいて複数の制御信号の周波数を制御する。電流検出素子は、共振回路の入力電流を検出する。検出回路は、複数のトランジスタのうちの１つである第１のトランジスタに与えられる第１の制御信号の電圧と入力電流との関係を示す情報を検出し、検出信号を生成する。さらに、制御回路は、検出信号が共振回路のインピーダンスがキャパシティブな状態にあることを示す場合には、周波数の下限値を引き上げる。【選択図】図１
2016226085.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを含み、当該複数のトランジスタが複数の制御信号に応じてＯＮ／ＯＦＦ動作することで、入力直流電圧に基づく交流電圧を生成するスイッチング回路と、
前記交流電圧を出力直流電圧へと変換する共振回路と、
前記出力直流電圧または前記共振回路の出力電流に基づいて前記複数の制御信号の周波数を制御する制御回路と、
前記共振回路の入力電流を検出する電流検出素子と、
前記複数のトランジスタのうちの１つである第１のトランジスタに与えられる第１の制御信号の電圧と前記入力電流との関係を示す情報を検出し、検出信号を生成する検出回路と
を具備し、
前記制御回路は、前記検出信号が前記共振回路のインピーダンスがキャパシティブな状態にあることを示す場合には、前記周波数の下限値を引き上げる、
電流共振型ＤＣ−ＤＣコンバータ。
【請求項２】
前記検出回路は、前記第１の制御信号の電圧の第１の位相と前記入力電流の第２の位相との関係を示す情報を検出し、前記検出信号を生成する、請求項１記載の電流共振型ＤＣ−ＤＣコンバータ。
【請求項３】
前記制御回路は、前記検出信号が前記第２の位相が前記第１の位相に対して進み位相であることを示すならば、前記周波数の下限値を引き上げる、請求項２記載の電流共振型ＤＣ−ＤＣコンバータ。
【請求項４】
前記検出回路は、
前記第１の制御信号の電圧を微分する微分回路と、
前記微分回路の出力信号および前記電流検出素子の出力信号を論理演算することによって前記検出信号を生成する論理回路と
を含む、
請求項１乃至請求項３のいずれか１項記載の電流共振型ＤＣ−ＤＣコンバータ。
【請求項５】
前記制御回路および前記検出回路はマイクロコントローラとして実装される、請求項１乃至請求項４のいずれか１項記載の電流共振型ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、電流共振型ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
電流共振型ＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）−ＤＣコンバータは、典型的には、スイッチング回路の駆動周波数を制御することにより、安定した出力電圧を負荷に供給する。駆動周波数をその可変範囲の下限値を超えて低く設定すると、共振回路のインピーダンスがキャパシティブ（すなわち、キャパシタンス成分がインダクタンス成分に比べて優位）な状態になる。通常、駆動周波数は、共振回路のインピーダンスがインダクティブ（すなわち、インダクタンス成分がキャパシタンス成分に比べて優位）な状態で制御される。故に、共振回路のインピーダンスがインダクティブな状態からキャパシティブな状態へと移行すると、出力電圧（または出力電流）制御の極性が反転するため制御が破綻し、ＤＣ−ＤＣコンバータの継続動作が不可能となる。加えて、スイッチング回路に含まれるＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のボディ（寄生）ダイオードのリカバリ電流により、スイッチング損失が増大（すなわち、効率が低下）するうえに当該ＦＥＴが破損するおそれもある。
【０００３】
共振回路のインピーダンスがインダクティブな状態からキャパシティブな状態へと移行する現象は、共振はずれとも呼ばれる。共振はずれの発生を防止する技法として、スイッチング回路に含まれる各ＦＥＴがＯＦＦ状態からＯＮ状態へと切り替わる時点でそのボディダイオードに電流が流れなければ、次のサイクルで当該ＦＥＴがＯＮとなることを禁止したり駆動周波数を高く設定したりすることが知られている。しかしながら、この技法では、スイッチング回路に含まれる各ＦＥＴのボディダイオードに流れる電流の値を検出するために付加的な機構が必要となるので、係る機構によるコスト、回路規模および損失の増大が問題となる。さらに、この機構の構成次第では、共振はずれの検知遅れ（例えば、フィルタ回路による）が増加することもあり、この検知遅れが大きいほど駆動周波数の下限値を大きく制限して十分なマージンを確保する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１３４９２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、共振はずれを防止することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態によれば、電流共振型ＤＣ−ＤＣコンバータは、スイッチング回路と、共振回路と、制御回路と、電流検出素子と、検出回路とを含む。スイッチング回路は、複数のトランジスタを含み、当該複数のトランジスタが複数の制御信号に応じてＯＮ／ＯＦＦ動作することで、入力直流電圧に基づく交流電圧を生成する。共振回路は、交流電圧を出力直流電圧へと変換する。制御回路は、出力直流電圧または共振回路の出力電流に基づいて複数の制御信号の周波数を制御する。電流検出素子は、共振回路の入力電流を検出する。検出回路は、複数のトランジスタのうちの１つである第１のトランジスタに与えられる第１の制御信号の電圧と入力電流との関係を示す情報を検出し、検出信号を生成する。さらに、制御回路は、検出信号が共振回路のインピーダンスがキャパシティブな状態にあることを示す場合には、周波数の下限値を引き上げる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る電流共振型ＤＣ−ＤＣコンバータを例示する回路図。
【図２】電流共振型ＤＣ−ＤＣコンバータの基本回路を例示する回路図。
【図３】図２のＬＣＲ共振回路の等価回路を例示する回路図。
【図４】図２のＬＣＲ共振回路の周波数特性を例示するグラフ。
【図５】図２のＬＣＲ共振回路のインピーダンスがインダクティブである場合に図２のスイッチング回路に含まれるＦＥＴを流れる電流を例示するグラフ。
【図６】図２のＬＣＲ共振回路のインピーダンスがキャパシティブである場合に図２のスイッチング回路に含まれるＦＥＴを流れる電流を例示するグラフ。
【図７】図１の位相検出回路の具体例を示す回路図。
【図８】図１の変形例を示す回路図。
【図９】ＦＥＴを流れる負方向の電流を検出する技法の説明図。
【図１０】ＦＥＴを流れる負方向の電流を検出する技法の説明図。
【図１１】ＦＥＴを流れる負方向の電流を検出する技法の説明図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態の説明が述べられる。尚、以降、説明済みの要素と同一または類似の要素には同一または類似の符号が付され、重複する説明は基本的に省略される。
【０００９】
（第１の実施形態）  
図２には、電流共振型ＤＣ−ＤＣコンバータの基本回路が例示される。図２の基本回路は、ハーフブリッジ型のＤＣ−ＤＣコンバータに相当し、かつ、共振はずれへの対策が施されていないので、図１に示されるフルブリッジ型のＤＣ−ＤＣコンバータとは一部の構成において異なるものの基本的な動作原理では共通する。図２の電流共振型ＤＣ−ＤＣコンバータは、スイッチング回路と、ＬＣＲ共振回路とを含む。
【００１０】
スイッチング回路は、直流入力電圧（Ｖｉｎ）に基づいて矩形波を生成し、この矩形波をＬＣＲ共振回路の入力端子へと供給する。この矩形波は、スイッチング回路に含まれるＦＥＴ  Ｑ２０１およびＦＥＴ  Ｑ２０２のゲート端子へと供給される第１の制御信号および第２の制御信号によって制御される。
【００１１】
ＦＥＴ  Ｑ２０１のゲート端子は、図示されない制御回路に接続される。ＦＥＴ  Ｑ２０１のドレイン端子は、直流電源の正極端子に接続される。ＦＥＴ  Ｑ２０１のソース端子は、ＦＥＴ  Ｑ２０２のドレイン端子およびスイッチング回路の第１の出力端子に接続される。すなわち、ＦＥＴ  Ｑ２０２は、ＦＥＴ  Ｑ２０１に直列接続される。
【００１２】
ＦＥＴ  Ｑ２０２のゲート端子は、図示されない制御回路に接続される。ＦＥＴ  Ｑ２０２のドレイン端子は、ＦＥＴ  Ｑ２０１のソース端子およびスイッチング回路の第１の出力端子に接続される。ＦＥＴ  Ｑ２０２のソース端子は、直流電源の負極端子に接続される。
【００１３】
ＦＥＴ  Ｑ２０１およびＦＥＴ  Ｑ２０２は、制御回路からＬＣＲ共振回路の出力電圧または出力電流に基づいて生成された第１の制御信号および第２の制御信号を受け取り、当該第１の制御信号および第２の制御信号のレベルに応じて交互にＯＮ／ＯＦＦする。ここで、第１の制御信号および第２の制御信号は、共に、周波数がｆに等しくデューティー比が約５０％に等しいパルス信号に相当する。換言すれば、ＦＥＴ  Ｑ２０２は、第１の制御信号の反転信号に概ね相当する第２の制御信号のレベルに応じて、ＦＥＴ  Ｑ２０１のＯＮ／ＯＦＦタイミングと略同一のタイミングでＦＥＴ  Ｑ２０１と逆の状態に切り替わる。
【００１４】
具体的には、制御回路は、ＦＥＴ  Ｑ２０１をＬＣＲ共振回路の出力電圧または出力電流に基づく駆動周波数（ｆ）でＯＮ／ＯＦＦする。そして、スイッチング回路は、ＬＣＲ共振回路に含まれるトランスＴ１の一次側インダクタに矩形波交流電圧を印加することになる。
【００１５】
ＬＣＲ共振回路は、入力端子、第１の出力端子および第２の出力端子を備える。ＬＣＲ共振回路は、入力端子を介してスイッチング回路から供給される矩形波交流電圧を昇圧または降圧することで直流出力電圧を生成する。そして、ＬＣＲ共振回路は、第１の出力端子と第２の出力端子との間に接続された負荷に出力電圧を印加する。
【００１６】
ＬＣＲ共振回路は、共振キャパシタＣ１と、共振キャパシタＣ２と、トランスＴ１と、整流回路Ｄ１と、負荷とを含む。このＬＣＲ共振回路の共振特性は、共振キャパシタＣ１および共振キャパシタＣ２の合成キャパシタンス（Ｃｓ）と、トランスＴ１の漏洩インダクタンス（Ｌ１）および励磁インダクタンスと、負荷の抵抗値（ＲＬ）によって決まる。なお、整流回路Ｄ１は、トランスＴ１の二次側に接続され、当該トランスＴ１からの交流入力電圧を整流することによって直流出力電圧を生成する。
【００１７】
図２のＬＣＲ共振回路（Ｚ１）の等価回路が図３に例示される。図３において、ＬＴはトランスＴ１の一次側の主インダクタンスを表し、Ｒｌｏａｄは負荷の抵抗値（ＲＬ）をトランスＴ１の一次側へと変換した場合の等価抵抗を表す。
【００１８】
図４に例示されるように、図２のＬＣＲ共振回路の利得（すなわち、出力電圧（Ｖ２）／入力電圧（Ｖ１））およびインピーダンスの角度は周波数に依存して変動する。図４に示されるように、ＬＣＲ共振回路の利得は、上に凸に変化しており、その極大値よりも高域側（すなわち、ＬＣＲ共振回路のインピーダンスがインダクティブな状態となる周波数領域）では駆動周波数（ｆ）に対して単調減少する。そして、通常、ＬＣＲ共振回路のインピーダンスがインダクティブな状態で駆動周波数（ｆ）を制御することにより、出力電圧または出力電流は調整される。例えば、入力電圧（Ｖ１）がある程度変動したとしても、係る変動に応じて駆動周波数（ｆ）を変化させることでＬＣＲ共振回路の出力電圧または出力電流を安定化させることができる。
【００１９】
具体的には、ＬＣＲ共振回路の出力電圧が目標値に比べて低い場合には駆動周波数（ｆ）を可変範囲内で低下させることにより、当該出力電圧を高めることができる。他方、ＬＣＲ共振回路の出力電圧が目標値に比べて高い場合には駆動周波数（ｆ）を可変範囲内で高めることにより、当該出力電圧を低下させることができる。
【００２０】
他方、図２のＬＣＲ共振回路の利得は、そのインピーダンスがキャパシティブな状態では駆動周波数（ｆ）に対して単調増加する。すなわち、ＬＣＲ共振回路のインピーダンスがインダクティブな状態からキャパシティブな状態へと移行する（すなわち、共振はずれが生じる）と、出力電圧（または出力電流）制御の極性が反転して制御が破綻することになる。故に、電流共振型ＤＣ−ＤＣコンバータにおいて、共振はずれの発生を検知および防止することが求められる。
【００２１】
共振はずれの検知に関して、スイッチング回路に含まれる各ＦＥＴがＯＦＦ状態からＯＮ状態に切り替わった時点でそのボディダイオードに電流が流れるか否かによって、ＬＣＲ共振回路のインピーダンスがインダクティブな状態であるかキャパシティブな状態であるかを推定することが可能である。なお、ＦＥＴのボディダイオードは、そのアノードが当該ＦＥＴのソース端子に接続され、そのカソードが当該ＦＥＴのドレイン端子に接続される。故に、ＦＥＴのボディダイオードに順方向電流が流れている状態では、当該ＦＥＴには負方向（すなわち、ソース端子からドレイン端子の方向）の電流が流れていることになる。
【００２２】
図５に例示されるように、ＬＣＲ共振回路のインピーダンスがインダクティブな状態では、スイッチング回路に含まれるＦＥＴがＯＦＦ状態からＯＮ状態へと切り替わった時点で当該ＦＥＴには負方向の電流が流れる。故に、ＦＥＴのボディダイオードに順方向電流が流れている。他方、図６に例示されるように、ＬＣＲ共振回路のインピーダンスがキャパシティブな状態では、スイッチング回路に含まれるＦＥＴがＯＦＦ状態からＯＮ状態へと切り替わった時点で当該ＦＥＴには正方向の電流が流れる。すなわち、ＦＥＴのボディダイオードに順方向電流が流れていない。
【００２３】
ＦＥＴに流れる負方向の電流は、様々な技法を用いて検知することができる。例えば、図９に示されるように、シャント抵抗器および差動増幅器を用いてスイッチング回路に含まれるＦＥＴのドレイン電流を検出することが可能である。しかしながら、係る技法によれば、シャント抵抗器の挿入損失、ならびに、高速、高電圧かつ高性能な差動増幅器による回路規模およびコストの増加が問題となる。
【００２４】
或いは、差動増幅器を用いることなくＦＥＴに流れる負方向の電流を検出することも可能である。具体的には、図１０に示されるように、シャント抵抗器、フィルタ、反転回路および図示されない負電源を用いてスイッチング回路に含まれるＦＥＴのソース電流を検出することが可能である。このフィルタは、ソース電流に混入する高速のゲート電流成分を抑圧する低域通過型フィルタである。また、反転回路および負電源は、負の電圧を検知するために用いられる。しかしながら、係る技法によっても、シャント抵抗器の挿入損失は避けられず、フィルタ、反転回路および負電源による回路規模およびコストの増加も生じる。加えて、フィルタによる検知遅れの増加も問題となる。図１０の反転回路および負電源を図１１に示すようにバイアス回路に置き換えることで回路規模およびコストの増加を軽減することも可能であるが、当該バイアス回路による回路規模およびコストの増加は避けられない。
【００２５】
さらに、図９、図１０および図１１のいずれの技法も、ＦＥＴに流れる電流の大きさを計測して計測値を閾値と比較する必要があり、係る回路動作による遅延が共振はずれの検知遅れに上乗せされる。故に、これらの技法によれば、共振はずれの発生をより確実に防止するために、駆動周波数（ｆ）の可変範囲（特に、下限値）を大きく制限して十分なマージンを確保する必要がある。そして、マージンを確保することにより、回路規模およびコストはさらに増加することになる。
【００２６】
第１の実施形態に係る電流共振型ＤＣ−ＤＣ変換器は、ＬＣＲ共振回路を流れる電流（入力電流）の位相とスイッチング回路に含まれるＦＥＴのゲート電圧（ゲート−ソース間電圧）の位相との関係に基づいて共振はずれの発生（またはその兆候）を速やかに検知し、例えば駆動周波数の下限値を引き上げることで共振はずれの発生を防止する。なお、以降の説明では、ＦＥＴ  Ｑ１０２のゲート電圧に注目するが、他のＦＥＴのゲート電圧の位相とＬＣＲ共振回路の入力電流の位相とを比較してもよい。
【００２７】
第１の実施形態に係る電流共振型ＤＣ−ＤＣ変換器が図１に例示される。図１の電流共振型ＤＣ−ＤＣ変換器は、スイッチング回路と、ＬＣＲ共振回路と、制御回路１００と、位相検出回路１３０とを含む。なお、制御回路１００および位相検出回路１３０の一部または全部がマイクロコントローラとして実装されてもよい。
【００２８】
スイッチング回路は、ＦＥＴ  Ｑ１０１と、ＦＥＴ  Ｑ１０２と、ＦＥＴ  Ｑ１０３と、ＦＥＴ  Ｑ１０４とを含む。なお、ＦＥＴ  Ｑ１０１、ＦＥＴ  Ｑ１０２、ＦＥＴ  Ｑ１０３およびＦＥＴ  Ｑ１０４は、他の種別のトランジスタに置き換えられてもよい。例えば、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が採用されてもよい。同様に、ゲート電圧は、トランジスタの種別に応じて、ベース電圧または制御電圧などとして読み替えられてよい。
【００２９】
スイッチング回路は、直流電源によって印加される直流入力電圧（Ｖｉｎ）に基づいて２つの矩形波を生成し、この２つの矩形波をＬＣＲ共振回路の第１の入力端子および第２の入力端子へとそれぞれ供給する。この矩形波は、制御回路１００からＦＥＴ  Ｑ１０１、ＦＥＴ  Ｑ１０２、ＦＥＴ  Ｑ１０３およびＦＥＴ  Ｑ１０４のゲート端子へと供給される第１の制御信号、第２の制御信号、第３の制御信号および第４の制御信号によって制御される。
【００３０】
ＦＥＴ  Ｑ１０１のゲート端子は、制御回路１００に接続される。ＦＥＴ  Ｑ１０１のドレイン端子は、直流電源の正極端子に接続される。ＦＥＴ  Ｑ１０１のソース端子は、ＦＥＴ  Ｑ１０２のドレイン端子およびスイッチング回路の第１の出力端子に接続される。すなわち、ＦＥＴ  Ｑ１０２は、ＦＥＴ  Ｑ１０１に直列接続される。
【００３１】
ＦＥＴ  Ｑ１０２のゲート端子は、制御回路１００に接続される。さらに、ＦＥＴ  Ｑ１０２のゲート端子は、位相検出回路１３０にも接続される。ＦＥＴ  Ｑ１０２のドレイン端子は、ＦＥＴ  Ｑ１０１のソース端子およびスイッチング回路の第１の出力端子に接続される。ＦＥＴ  Ｑ１０２のソース端子は、直流電源の負極端子に接続される。
【００３２】
ＦＥＴ  Ｑ１０１およびＦＥＴ  Ｑ１０２は、制御回路１００から第１の制御信号および第２の制御信号を受け取り、当該第１の制御信号および第２の制御信号のレベルに応じて交互にＯＮ／ＯＦＦする。ここで、第１の制御信号および第２の制御信号は、共に、周波数がｆに等しくデューティー比が約５０％に等しいパルス信号に相当する。換言すれば、ＦＥＴ  Ｑ１０２は、第１の制御信号の反転信号に概ね相当する第２の制御信号のレベルに応じて、ＦＥＴ  Ｑ１０１のＯＮ／ＯＦＦタイミングと略同一のタイミングでＦＥＴ  Ｑ１０１と逆の状態に切り替わる。
【００３３】
ＦＥＴ  Ｑ１０３のゲート端子は、制御回路１００に接続される。ＦＥＴ  Ｑ１０３のドレイン端子は、直流電源の正極端子に接続される。すなわち、図１の例では、ＦＥＴ  Ｑ１０３は、ＦＥＴ  Ｑ１０１に並列接続される。ＦＥＴ  Ｑ１０３のソース端子は、ＦＥＴ  Ｑ１０４のドレイン端子およびスイッチング回路の第２の出力端子に接続される。すなわち、ＦＥＴ  Ｑ１０４は、ＦＥＴ  Ｑ１０３に直列接続される。
【００３４】
ＦＥＴ  Ｑ１０４のゲート端子は、制御回路１００に接続される。ＦＥＴ  Ｑ１０４のドレイン端子は、ＦＥＴ  Ｑ１０３のソース端子およびスイッチング回路の第２の出力端子に接続される。ＦＥＴ  Ｑ１０４のソース端子は、直流電源の負極端子に接続される。すなわち、図１の例では、ＦＥＴ  Ｑ１０４は、ＦＥＴ  Ｑ１０２に並列接続される。
【００３５】
ＦＥＴ  Ｑ１０３およびＦＥＴ  Ｑ１０４は、ＦＥＴ  Ｑ１０１およびＦＥＴ  Ｑ１０２と並列に配置されており、制御回路１００から第３の制御信号および第４の制御信号を受け取り、当該第３の制御信号および第４の制御信号のレベルに応じて交互にＯＮ／ＯＦＦする。ここで、第３の制御信号および第４の制御信号は、共に、周波数がｆに等しくデューティー比が約５０％に等しいパルス信号に相当する。換言すれば、ＦＥＴ  Ｑ１０４は、第３の制御信号の反転信号に概ね相当する第４の制御信号のレベルに応じて、ＦＥＴ  Ｑ１０３のＯＮ／ＯＦＦタイミングと略同一のタイミングでＦＥＴ  Ｑ１０３と逆の状態に切り替わる。
【００３６】
一例として、ＦＥＴ  Ｑ１０１のＯＮ／ＯＦＦタイミングは、ＦＥＴ  Ｑ１０４のＯＮ／ＯＦＦタイミングと一致していてもよい。換言すれば、ＦＥＴ  Ｑ１０２のＯＮ／ＯＦＦタイミングは、ＦＥＴ  Ｑ１０３のＯＮ／ＯＦＦタイミングと一致していてもよい。この場合に、ＬＣＲ共振回路に印加される矩形波交流電圧は、そのピーク電圧が±Ｖｉｎに等しく、その周波数がｆに等しい。
【００３７】
ＬＣＲ共振回路は、第１の入力端子、第２の入力端子、第１の出力端子および第２の出力端子を備える。ＬＣＲ共振回路の第１の入力端子および第２の入力端子は、スイッチング回路の第１の出力端子および第２の出力端子にそれぞれ接続される。ＬＣＲ共振回路の第１の出力端子および第２の出力端子は、負荷の第１の端子および第２の端子にそれぞれ接続可能である。さらに、ＬＣＲ共振回路の出力電圧または出力電流の測定のために、ＬＣＲ共振回路の第１の出力端子および第２の出力端子の少なくとも一方は制御回路１００にも接続される。
【００３８】
ＬＣＲ共振回路は、第１の入力端子および第２の入力端子を介してスイッチング回路から供給される矩形波交流電圧を昇圧または降圧することで直流出力電圧を生成する。そして、ＬＣＲ共振回路は、第１の出力端子と第２の出力端子との間に接続された負荷に出力電圧を印加する。
【００３９】
ＬＣＲ共振回路は、共振キャパシタＣ３と、トランスＴ１と、整流回路Ｄ１と、負荷とを含む。このＬＣＲ共振回路の共振特性は、共振キャパシタＣ３のキャパシタンスと、トランスＴ１の漏洩インダクタンス（Ｌ１）および励磁インダクタンスと、負荷の抵抗値（ＲＬ）によって決まる。ＬＣＲ共振回路の周波数特性は、図４と同様に変化する。なお、整流回路Ｄ１は、トランスＴ１の二次側に接続され、当該トランスＴ１からの交流入力電圧を整流することによって直流出力電圧を生成する。
【００４０】
さらに、ＬＣＲ共振回路には、カレントトランスＣＴが挿入されている。カレントトランスＣＴは、ＬＣＲ共振回路の入力電流に比例する電流を検出する。この電流は抵抗器Ｒ１０１によって電圧に変換され、位相検出回路１３０へと供給される。
【００４１】
制御回路１００は、ＬＣＲ共振回路の出力電圧または出力電流を検知する。そして、制御回路１００は、ＦＥＴ  Ｑ１０１、ＦＥＴ  Ｑ１０２、ＦＥＴ  Ｑ１０３およびＦＥＴ  Ｑ１０４をそれぞれ駆動するための第１の制御信号、第２の制御信号、第３の制御信号および第４の制御信号を、ＬＣＲ共振回路の出力電圧または出力電流に基づいて生成する。制御回路１００は、第１の制御信号、第２の制御信号、第３の制御信号および第４の制御信号をスイッチング回路へと出力する。
【００４２】
例えば、制御回路１００は、ＬＣＲ共振回路の出力電圧が目標値に近づくように、第１の制御信号、第２の制御信号、第３の制御信号および第４の制御信号の周波数を制御してもよい。但し、第１の制御信号、第２の制御信号、第３の制御信号および第４の制御信号の周波数は、ＬＣＲ共振回路のインピーダンスがインダクティブな状態を維持することのできる周波数領域内で制御される必要がある。
【００４３】
そこで、制御回路１００は、位相検出回路１３０によって生成される検出信号（後述される）を監視する。検出信号が共振はずれの発生（またはその兆候）を示す場合には、制御回路１００は、第１の制御信号、第２の制御信号、第３の制御信号および第４の制御信号の周波数（ｆ）の下限値を引き上げる。係る動作によって、共振はずれの発生を防止することができる。他方、検出信号が共振はずれの発生（またはその兆候）を示していない場合には、制御回路１００は下限値を維持すればよい。
【００４４】
図１に例示されるように、制御回路１００は、コントローラ１１０と発振回路１２０とを含むことができる。コントローラ１１０は、ＬＣＲ共振回路の出力電圧または出力電流を検知し、検知結果に基づいて発振回路１２０の発振周波数を制御する。さらに、コントローラ１１０は、位相検出回路１３０によって生成される検出信号が共振はずれの発生（またはその兆候）を示している場合には、発振回路１２０の発振周波数の下限値を引き上げる。発振回路１２０は、コントローラ１１０から供給される発振制御信号に応じた周波数で発振することで、第１の制御信号、第２の制御信号、第３の制御信号および第４の制御信号を生成し、スイッチング回路へと出力する。
【００４５】
位相検出回路１３０は、ＦＥＴ  Ｑ１０２のゲート電圧の位相とＬＣＲ共振回路の入力電流（例えば、カレントトランスＣＴの出力信号）の位相との関係を示す位相情報を検出して検出信号を生成する。例えば、位相検出回路１３０は、ＦＥＴ  Ｑ１０２のゲート電圧とカレントトランスＣＴの出力信号との位相差を示す検出信号を生成してもよい。位相検出回路１３０は、検出信号を制御回路１００へと出力する。
【００４６】
この検出信号を参照することにより、制御回路１００は共振はずれが発生しているか否かを推定することができる。具体的には、図１の電流共振型ＤＣ−ＤＣコンバータにおいて、ＬＣＲ共振回路のインピーダンスがインダクティブな状態にあれば、当該ＬＣＲ共振回路の入力電流の位相は、ＦＥＴ  Ｑ１０２のゲート電圧の位相に対して遅れ位相となる。他方、ＬＣＲ共振回路のインピーダンスがキャパシティブな状態にあれば、当該ＬＣＲ共振回路の入力電流の位相は、ＦＥＴ  Ｑ１０２のゲート電圧の位相に対して進み位相となる。すなわち、両者の位相の関係を参照すれば、ＬＣＲ共振回路のインピーダンスがインダクティブな状態にあるのかキャパシティブな状態にあるのかを判定することができる。
【００４７】
位相検出回路１３０は、様々な回路によって実現することができる。例えば、図７に示されるように、位相検出回路１３０は微分回路１３１および論理回路１３２の組み合わせによって実現されてもよい。
【００４８】
微分回路１３１は、ＦＥＴ  Ｑ１０２のゲート電圧を微分することで、当該ゲート電圧の導関数に比例する電圧を持つ出力信号を生成する。具体的には、微分回路１３１の出力信号の電圧は、ＦＥＴ  Ｑ１０２のゲート電圧の立ち上がり時（すなわち、ＦＥＴ  Ｑ１０２がＯＦＦ状態からＯＮ状態へと切り替わる時点）に大きな正の値（Ｈｉｇｈレベルのディジタル信号に相当）となる。微分回路１３１の出力信号は、論理回路１３２へと供給される。
【００４９】
論理回路１３２は、例えばＡＮＤゲートであって、カレントトランスＣＴの出力信号および微分回路１３１の出力信号を入力する。カレントトランスＣＴの出力信号は、ＦＥＴ  Ｑ１０２に負方向（図７中の矢印と逆方向）の電流が流れていれば正の値の電圧（Ｈｉｇｈレベルのディジタル信号に相当）を持ち、ＦＥＴ  Ｑ１０２に正方向（図７中の矢印と同方向）の電流が流れていれば負の値の電圧（Ｌｏｗレベルのディジタル信号に相当）を持つ。すなわち、ＬＣＲ共振回路の入力電流の位相がＦＥＴ  Ｑ１０２のゲート電圧の位相に対して遅れ位相であるならば、ＦＥＴ  Ｑ１０２のゲート電圧の立ち上がり時にカレントトランスＣＴの出力信号はＨｉｇｈレベルとなる。他方、ＬＣＲ共振回路の入力電流の位相がＦＥＴ  Ｑ１０２のゲート電圧の位相に対して進み位相であるならば、ＦＥＴ  Ｑ１０２のゲート電圧の立ち上がり時にカレントトランスＣＴの出力信号はＬｏｗレベルとなる。論理回路１３２は、カレントトランスＣＴの出力信号および微分回路１３１の出力信号の論理積を演算し、演算結果を制御回路１００へと出力する。なお、この論理積は、ＦＥＴ  Ｑ１０２のゲート電圧の立ち上がり時に、カレントトランスＣＴの出力信号の論理レベルに一致する。
【００５０】
制御回路１００は、ＦＥＴ  Ｑ１０２のゲート電圧の立ち上がり時に論理回路１３２からＨｉｇｈレベルの演算結果が入力されれば、共振はずれが発生していないと判定する。他方、制御回路１００は、ＦＥＴ  Ｑ１０２のゲート電圧の立ち上がり時に論理回路１３２からＬｏｗレベルの演算結果が入力されれば、共振はずれが発生していると判定する。
【００５１】
或いは、図１の電流共振型ＤＣ−ＤＣコンバータは、図８に例示されるように変形されてもよい。図８の電流共振型ＤＣ−ＤＣコンバータは、スイッチング回路と、ＬＣＲ共振回路と、制御回路１００と、位相検出回路１３０と、電圧検出回路１４０とを含む。
【００５２】
図８のスイッチング回路は、図１のスイッチング回路と同一または類似であってよい。図８のＬＣＲ共振回路も、図１のスイッチング回路と概ね類似であってよいが、加極性のカレントトランスＣＴが減極性のカレントトランスＴ２に置き換わっている。
【００５３】
図８の制御回路１００は、端子Ｆｍｉｎを介して位相検出回路１３０に接続されており、当該端子Ｆｍｉｎに印加される電圧（位相検出回路１３０によって生成される検出信号に相当）に応じて駆動周波数（ｆ）の下限値を決定する。また、図８の制御回路１００は、電圧検出回路１４０によって検出されたＬＣＲ共振回路の出力電圧に基づいて駆動周波数を制御する。その余の点では、図８の制御回路１００は、図１の制御回路１００と同一または類似であってよい。
【００５４】
電圧検出回路１４０は、ＬＣＲ共振回路の出力電圧を検出し、検出結果を制御回路１００に通知する。
【００５５】
図８の位相検出回路１３０は、微分回路１３１を構成するキャパシタＣ４および抵抗器Ｒ１の他に様々な受動素子および能動素子（論理ゲートを含む）を備えている。以下、図８の位相検出回路１３０の動作について説明する。
【００５６】
微分回路１３１としてのキャパシタＣ４および抵抗器Ｒ１は、ＦＥＴ  Ｑ１０２のゲート電圧を微分することで、当該ゲート電圧の導関数に比例する電圧を持つ出力信号を生成する。微分回路１３１は、その出力信号を論理回路Ｕ１の端子１へと供給する。
【００５７】
カレントトランスＴ２は、ＬＣＲ共振回路の入力電流に比例する電流を検出する。そして、ＦＥＴ  Ｑ１０２に正方向（図８中の矢印と同方向）の電流が流れていれば、トランジスタＱＮＰＮの制御電圧は上昇して当該トランジスタＱＮＰＮはＯＮ状態となるので、論理回路Ｕ１の端子２にはＬｏｗレベルのディジタル信号に相当する電圧が印加される。他方、ＦＥＴ  Ｑ１０２に負方向（図８中の矢印と逆方向）の電流が流れていれば、トランジスタＱＮＰＮの制御電圧は降下して当該トランジスタＱＮＰＮはＯＦＦ状態となるので、論理回路Ｕ１の端子２にはＨｉｇｈレベルのディジタル信号に相当する電圧が印加される
論理回路Ｕ１は、端子１および端子２の入力信号の論理積の論理反転を演算し、演算結果を端子４を介して出力する。論理回路Ｕ１は、例えばＮＡＮＤゲートを用いて実装されてもよい。ＬＣＲ共振回路の入力電流の位相がＦＥＴ  Ｑ１０２のゲート電圧の位相に対して遅れ位相であるならば、ＦＥＴ  Ｑ１０２のゲート電圧の立ち上がり時には端子１および端子２の入力信号はいずれもＨｉｇｈレベルとなるので、演算結果はＬｏｗレベルとなる。他方、ＬＣＲ共振回路の入力電流の位相がＦＥＴ  Ｑ１０２のゲート電圧の位相に対して進み位相であるならば、ＦＥＴ  Ｑ１０２のゲート電圧の立ち上がり時には端子１の入力信号がＨｉｇｈレベルとなり端子２の入力信号はＬｏｗレベルとなるので、演算結果はＨｉｇｈレベルとなる。
【００５８】
抵抗器Ｒ４およびキャパシタＣ７は、論理回路Ｕ１の出力信号がＬｏｗレベルである（すなわち、ＬＣＲ共振回路の入力電流の位相がＦＥＴ  Ｑ１０２のゲート電圧の位相に対して遅れ位相である）場合に、そのパルス幅を拡張するパルス幅拡張回路として機能する。このパルス幅拡張回路の出力信号（すなわち、パルス幅が拡張されたＬｏｗレベルのディジタル信号またはパルス幅が維持されたＨｉｇｈレベルのディジタル信号）を論理回路Ｕ２の端子１および端子２に共通に出力する。
【００５９】
論理回路Ｕ２は、端子１および端子２の共通入力信号の論理積の論理反転を演算し、演算結果を端子４を介して出力する。要するに、論理回路Ｕ２は、バッファ回路兼極性反転回路に相当する。論理回路Ｕ２は、例えばＮＡＮＤゲートを用いて実装されてもよい。
【００６０】
論理回路Ｕ２の出力信号がＨｉｇｈレベルである（すなわち、ＬＣＲ共振回路の入力電流の位相がＦＥＴ  Ｑ１０２のゲート電圧の位相に対して遅れ位相である）ならば、ダイオードＤ４は逆方向バイアスされるので抵抗器Ｒ６を流れる電流は当該ダイオードＤ４に分岐しない。
【００６１】
他方、論理回路Ｕ２の出力信号がＬｏｗレベルである（すなわち、ＬＣＲ共振回路の入力電流の位相がＦＥＴ  Ｑ１０２のゲート電圧の位相に対して進み位相である）ならば、ダイオードＤ４は順方向バイアスされる（ダイオードＤ４のカソードが略接地される）ので抵抗器Ｒ６を流れる電流は当該ダイオードＤ４に分岐する。換言すれば、端子Ｆｍｉｎに接続される実効抵抗値が減少し、端子Ｆｍｉｎに印加される電圧は降下する。そして、駆動周波数（ｆ）の下限値は、端子Ｆｍｉｎの電圧降下に応じて引き上げられる。
【００６２】
以上説明したように、第１の実施形態に係る電流共振型ＤＣ−ＤＣコンバータは、スイッチング回路に含まれるトランジスタに与えられる制御信号の第１の位相とＬＣＲ共振回路の入力電流の第２の位相との関係を示す位相情報を検出し、当該位相情報が第２の位相が第１の位相に対して進み位相であることを示すならば、当該制御信号の周波数の下限値を引き上げる。従って、このＤＣ−ＤＣコンバータによれば、共振はずれを防止することが可能である。
【００６３】
このＤＣ−ＤＣコンバータは、位相比較に基づいて共振はずれを検知するので、電流の大小比較に基づいて共振はずれを検知する技法に比べて、検知遅れを削減することができる。すなわち、このＤＣ−ＤＣコンバータによれば、駆動周波数の下限値を大きく制限しなくても十分なマージンが確保されるので、回路規模およびコストの増大を抑制することができる。さらに、このＤＣ−ＤＣコンバータは、ＬＣＲ共振回路の入力電流を検出するための電流検出素子として低損失なカレントトランスを採用するので、シャント抵抗器を採用する場合に比べて損失も削減できる。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１００・・・制御回路
１１０・・・コントローラ
１２０・・・発振回路
１３０・・・位相検出回路
１３１・・・微分回路
１３２，Ｕ１，Ｕ２・・・論理回路
１４０・・・電圧検出回路
Ｃ１，Ｃ２，Ｃ３・・・共振キャパシタ
Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃ９・・・キャパシタ
Ｄ１・・・整流回路
Ｄ２，Ｄ３，Ｄ４・・・ダイオード
ＣＴ，Ｔ２・・・カレントトランス
Ｑ１０１，Ｑ１０２，Ｑ１０３，Ｑ１０４，Ｑ２０１，Ｑ２０２・・・ＦＥＴ
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ１０１・・・抵抗器
Ｔ１・・・トランス
ＱＮＰＮ・・・トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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