(57)【要約】【課題】  クロック信号を生成するための回路装置、回路装置を備える光走査装置、画像形成装置およびクロック生成方法を提供すること。【解決手段】  回路装置１３０は、それぞれ位相が異なる第１の周波数の複数のクロック信号を生成し、同期信号に基づいて選択された出力クロック信号を出力する出力クロック生成手段２１０と、同期信号に同期した、第１の周波数よりも高い第２の周波数の基準クロック信号を生成する基準クロック生成手段２３０と、基準クロック信号に基づいて出力クロック信号の信号レベルを記憶する記憶手段（２５０，２６０）と、同期信号を基準として記憶された複数サイクルの信号レベルに基づいて、同期信号と出力クロック信号との時間差を計算する計算手段（２５０，２５２）と、計算された時間差に基づいて、出力クロック生成手段２１０に対しクロック信号に対する位相補正を施す補正手段２５０とを含む。【選択図】  図２
2016139836.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ位相が異なる第１の周波数の複数のクロック信号を生成し、同期信号に基づいて選択された出力クロック信号を出力する出力クロック生成手段と、
前記同期信号に同期した、前記第１の周波数よりも高い第２の周波数の基準クロック信号を生成する基準クロック生成手段と、
前記基準クロック信号に基づいて前記出力クロック信号の信号レベルを記憶する記憶手段と、
前記同期信号を基準として記憶された複数サイクルの信号レベルに基づいて、前記同期信号と前記出力クロック信号との時間差を計算する計算手段と、
計算された前記時間差に基づいて、前記出力クロック生成手段に対しクロック信号に対する位相補正を施す補正手段と
を含む、回路装置。
【請求項２】
前記同期信号を基準として前記複数サイクル分の前記基準クロック信号を前記記憶手段に供給する検出カウンタ手段を含み、
前記計算手段は、前記検出カウンタ手段のカウント終了に応答して、前記複数サイクル分の信号レベルのパターンに応じて前記時間差を計算する、請求項１に記載の回路装置。
【請求項３】
巡回する複数の区間のうちの対象となる区間に応じて複数の入力クロック信号を切り替えて前記出力クロック生成手段に入力する入力クロック切替手段をさらに含む、請求項１または２に記載の回路装置。
【請求項４】
前記計算手段は、
前記巡回する複数の区間各々に対応付けて補正値を記憶する補正値記憶手段と、
前記複数の区間のうちの対象となる区間に対応付けられる補正値に基づいて、前記時間差を補正する手段と
を含む、請求項３に記載の回路装置。
【請求項５】
前記出力クロック信号のＮサイクルと、前記基準クロック信号のＮ＋１サイクルとが一致するような前記第２の周波数を設定する周波数設定手段をさらに含み、前記複数サイクルは、Ｎ＋１サイクルである、請求項１〜４のいずれか１項に記載の回路装置。
【請求項６】
前記基準クロック生成手段は、
前記第１の周波数よりも高い第３の周波数の基本クロック信号を生成する位相同期回路と、
前記基本クロック信号を分周し、前記同期信号に基づいてリセットされる分周器と
を含む、請求項１〜５のいずれか１項に記載の回路装置。
【請求項７】
前記出力クロック生成手段は、
等間隔の位相差を有する前記複数のクロック信号を生成し、施される位相補正に基づいて、前記複数のクロック信号各々の位相を調整する機能を有する、複数の位相同期回路と、
前記複数のクロック信号のうちの前記同期信号のエッジに最も近接したエッジを有するクロック信号を、前記出力クロック信号として切り替える切替回路と
を含む、請求項１〜６のいずれか１項に記載の回路装置。
【請求項８】
請求項１〜７のいずれか１項に記載の回路装置と、
入力される画像信号および前記回路装置が出力する出力クロック信号に基づき駆動される発光素子と、
前記発光素子からのビーム光を対象物上に走査するポリゴンミラーと
を備える光走査装置。
【請求項９】
請求項８に記載の光走査装置を備える画像形成装置。
【請求項１０】
回路装置が実行する方法であって、
それぞれ位相が異なる第１の周波数の複数のクロック信号を生成し、同期信号に基づいて選択された出力クロック信号の出力を開始するステップと、
前記同期信号に同期した、前記第１の周波数よりも高い第２の周波数の基準クロック信号の生成を開始するステップと、
前記同期信号を基準として、前記基準クロック信号に基づいて前記出力クロック信号の信号レベルを記憶するステップと、
記憶された複数サイクルの信号レベルに基づいて、前記同期信号と前記出力クロック信号との時間差を計算するステップと、
本番の出力クロック信号の出力を開始する前に、計算された前記時間差に基づいて、前記複数のクロック信号各々に対し位相補正を施すステップと
を含む、クロック生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成技術に関し、より詳細には、クロック信号を生成するための回路装置、回路装置を備える光走査装置、回路装置を備える画像形成装置、および、回路装置が実行するクロック生成方法に関する。
【背景技術】
【０００２】
従来より、回転するポリゴンミラーにレーザ光を照射して感光体上に直接描画を行う画像形成装置が知られている。この画像形成装置では、ミラーの面が切り替わる毎に入力される同期信号ＳＹＮＣを基準に主走査方向の描画開始タイミングが制御される。しかしながら、一般に描画クロックと同期信号は独立しているので、描画開始タイミングで最大１画素のズレが生じてしまい、描画結果の劣化の原因となっていた。
【０００３】
特許第４７２６０６１号公報（特許文献１）は、描画クロックの周波数と位相の精度を高めることを目的した技術を開示する。特許文献１には、ビームが２か所を通過する際の時間を高周波のクロックで検出して２点間の時間差から計算した分周比で高周波クロックを分周して描画クロックの周波数を調整し、１画素未満の誤差を画素クロック設定値に反映する方法が開示されている。特許文献１には、また、描画クロックの周期Ｔで位相の異なる層数Ｐの多層クロックを使ってＴ／Ｐを単位としてクロックのエッジ位置の補正を行う方法が開示されている。
【０００４】
しかしながら、市販される集積回路やＦＰＧＡ（Field Programmable Gate Array）などは、デバイスの応答速度や回路規模によって動作周波数が制限されており、多層クロック数Ｐが制限され、分周比を充分に多く設定することができない。このため、分周だけで同期信号と描画クロックの位相差を充分に補正することは難しかった。
【０００５】
上述した描画クロックを生成する位相同期回路（Phase Lock Loop，以下、ＰＬＬとして参照する。）は、出力クロックと入力クロックとの位相を繰り返し比較することで調整している。このため、ミラー面が切り替わる毎に変動し、各ミラー面に１回しか発生しない同期信号に描画クロックの位相を合わせることは困難であった。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記従来技術における不充分な点に鑑みてなされたものであり、本発明は、同期信号に対する出力クロック信号の位相ずれを、該出力クロック信号と同程度の周波数で動作する回路により精度良く補正することができる回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するために、下記特徴を有する回路装置を提供する。回路装置は、それぞれ位相が異なる第１の周波数の複数のクロック信号を生成し、同期信号に基づいて選択された出力クロック信号を出力する出力クロック生成手段と、上記同期信号に同期した、上記第１の周波数よりも高い第２の周波数の基準クロック信号を生成する基準クロック生成手段とを含む。回路装置は、上記基準クロック信号に基づいて出力クロック信号の信号レベルを記憶する記憶手段と、上記同期信号を基準として記憶された複数サイクルの信号レベルに基づいて、同期信号と出力クロック信号との時間差を計算する計算手段と、計算された時間差に基づいて、上記出力クロック生成手段に対しクロック信号に対する位相補正を施す補正手段とを含む。
【発明の効果】
【０００８】
上記構成により、同期信号に対する出力クロック信号の位相ずれを、出力クロック信号と同程度の周波数で動作する回路により精度良く補正することができる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態による画像形成装置が備える光走査装置の概略図。
【図２】本実施形態における描画クロック生成回路を中心とした全体構成を示すブロック図。
【図３】本実施形態による描画クロック生成回路を構成する同期クロック生成回路の回路構成図。
【図４】本実施形態による描画クロック生成回路を構成する同期クロック生成回路の動作を説明する図。
【図５】本実施形態による描画クロック生成回路を構成するクロック位相補正部の回路構成図。
【図６】本実施形態による描画クロック生成回路を構成するクロック位相補正部の動作を説明する図。
【図７】他の実施形態による描画クロック生成回路を中心とした全体構成を示すブロック図。
【図８】他の実施形態における同期信号および描画のタイミングについて説明する図。
【図９】他の実施形態による描画クロック生成回路を構成するクロック位相補正部の回路構成図。
【発明を実施するための形態】
【００１０】
以下、本実施形態について説明するが、以下に説明する実施形態に限定されるものではない。なお、以下に説明する実施形態では、回路装置として、画像形成装置において、感光体に画像を直接描画するために光ビームを走査する光走査装置１００が備える、描画クロック生成回路１３０を一例として説明する。
【００１１】
図１は、本実施形態による画像形成装置が備える光走査装置１００の概略図を示す。図１に示す光走査装置１００は、光学ユニット１１０と、各種制御部１２０〜１６０とを含んで構成される。光学ユニット１１０は、レーザダイオード（Laser Diode，以下、ＬＤとして参照する。）ユニット１１１と、ＬＤユニット１１１から放出された光ビームを偏向するポリゴンミラー１１２と、ポリゴンミラー１１２により偏向された光ビームを被走査面上に等速に走査するための走査レンズ（ｆθレンズ）１１３と、折り返しミラー群を構成するミラー１１４と、位相検出用ＬＤ１１５と、位相検出部１１６とを含み構成される。なお、図１では、光ビームの走査方向が矢印にて示されている。
【００１２】
光走査装置１００は、さらに、同期信号生成部１２０と、描画クロック生成回路１３０と、ＬＤ駆動部１４０と、画像処理部１５０とを含んで構成され、ＬＤユニット１１１を点灯制御する。
【００１３】
説明する実施形態において、ＬＤユニット１１１は、光ビームを射出する発光素子であるレーザチップを含む。ＬＤ駆動部１４０は、ＬＤユニット１１１のレーザチップを流れる電流を制御して点灯制御し、画像処理部１５０から入力される画像信号に従った光パルス列を発生させる。位相検出部１１６の受光素子は、位相検出用ＬＤ１１５から射出された光ビームがポリゴンミラー１１２により反射された反射光を受光する。同期信号生成部１２０は、反射光を受光する位相検出部１１６の受光素子からの信号入力を受け、画像描画の基準となる同期信号ＳＹＮＣを描画クロック生成回路１３０へ出力する。
【００１４】
描画クロック生成回路１３０には、ＬＤユニット１１１の点灯制御を行うための入力クロック信号Ｃｌｏｃｋ＿Ｉｎが入力される。描画クロック生成回路１３０は、同期信号ＳＹＮＣおよび入力クロック信号Ｃｌｏｃｋ＿Ｉｎの入力を受け、同期信号ＳＹＮＣのタイミングに同期した描画クロック信号Ｃｌｏｃｋ＿ＯｕｔをＬＤ駆動部１４０へ出力する。
【００１５】
ＬＤ駆動部１４０は、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔをクロック源としてとして、ＬＤユニット１１１のＯＮ／ＯＦＦを制御する。ＬＤユニット１１１は、ＬＤ駆動部１４０の制御の下、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔに応じて点灯制御され、入力される画像信号に従った光パルス列を射出する。画像信号に従った描画を開始させるタイミングは、同期信号を検出したタイミングから、光学要素の配置、後述するクロックの位相補正を勘案し所定時間経過後とすることができる。
【００１６】
すなわち、同期信号ＳＹＮＣは、１主走査ライン分の描画を開始させるタイミングを規定するための基準として参照される。また、同期信号ＳＹＮＣは、ポリゴンミラー１１２のミラー面が切り替わる毎に、典型的には単発で発生することになる。
【００１７】
光走査装置１００は、さらに、ポリゴンモータ駆動制御部１６０を含んで構成される。画像形成装置は、例えば画像形成条件に応じてポリゴンモータの回転数を設定することができる。ポリゴンモータ駆動制御部１６０は、その設定に従い、ポリゴンモータを所定回転数にて回転制御し、ポリゴンミラー１１２を一定の角速度で回転させる。これにより、ポリゴンミラー１１２は、ＬＤユニット１１１からのビーム光を対象物上に走査する。
【００１８】
光走査装置１００から射出される光ビームは、ポリゴンミラー１１２により偏向され、走査レンズ１１３を通過して、感光体上の調整された所定位置から描画のために走査されることになる。
【００１９】
上述したような光走査装置１００を備える画像形成装置としては、特に限定されるものではないが、プリント基板を直接描画する直接描画装置、複合機、複写機、印刷機、レーザプリンタなどの装置として構成されてもよい。
【００２０】
上述したように、光走査装置１００では、ミラー面が切り替わる毎に生成される同期信号ＳＹＮＣのタイミングに同期した描画クロック信号Ｃｌｏｃｋ＿ＯｕｔをＬＤ駆動部１４０へ出力する。そして、同期信号ＳＹＮＣのタイミングを基準に所定時間経過後のタイミングから１走査ライン上の描画を開始する。しかしながら、一般に描画クロックと同期信号は独立しているので、最大１画素のズレが生じ、描画結果のガタツキの原因となる可能性がある。このため、この同期信号ＳＹＮＣのエッジと、描画クロック信号のエッジとの時間差を可能な限り一致させるようにすることが求められる。
【００２１】
以下、図２〜図６を参照しながら、本実施形態における描画クロック生成回路１３０の全体構成について説明する。図２は、本実施形態による描画クロック生成回路１３０を中心とした全体構成２００を示すブロック図である。図２に示すように、描画クロック生成回路１３０は、同期クロック生成回路２１０と、クロック同期回路２３０とを含み構成される。
【００２２】
同期クロック生成回路２１０は、入力クロック信号Ｃｌｏｃｋ＿Ｉｎと同一周波数でそれぞれ位相が異なる複数のクロック信号を生成し、同期信号ＳＹＮＣに基づいてその中からクロック信号を選択し、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔとして出力する。描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔは、本実施形態における出力クロック信号を構成し、同期クロック生成回路２１０は、本実施形態における出力クロック生成手段を構成する。
【００２３】
図３は、本実施形態による描画クロック生成回路１３０を構成する同期クロック生成回路２１０の回路構成を示す図である。図３に示すように、同期クロック生成回路２１０は、それぞれ等間隔の位相差を有する複数のクロック信号Ｃｌｏｃｋ＿Ｏｕｔ＊（＊は、クロック信号の個数を上限とした正の整数である。）を生成する複数の位相同期回路（ＰＬＬ）２１２〜２１８と、クロック切替回路２２０とを含み構成される。ＰＬＬ２１４〜２１８は、電源投入直後に入力クロック信号Ｃｌｏｃｋ＿Ｉｎに対して位相差を設定可能なＰＬＬであり、図３に例示するように４つのＰＬＬで位相を分割する場合、各々の位相差が９０度となるように設計または設定される。
【００２４】
クロック切替回路２２０は、ＰＬＬ２１２〜２１８が生成する複数のクロック信号Ｃｌｏｃｋ＿Ｏｕｔ１〜Ｃｌｏｃｋ＿Ｏｕｔ４のうちの同期信号ＳＹＮＣのエッジに最も近接したエッジを有するクロック信号を、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔとして選択し切り替える。これにより、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔを同期信号ＳＹＮＣに対し、最大１／４周期のずれの範囲で同期させることが可能となる。なお、図３では、ＰＬＬの数は、４つであるが、４つに限定されるものではない。
【００２５】
図４は、本実施形態による描画クロック生成回路１３０を構成する同期クロック生成回路２１０の動作を説明する図である。図３に示したＰＬＬ２１２〜２１８が生成するクロック信号Ｃｌｏｃｋ＿Ｏｕｔ１〜Ｃｌｏｃｋ＿Ｏｕｔ４は、図４に示すように、９０度の位相差で生成される。ここで、例えば、同期信号ＳＹＮＣの立ち上がりエッジが、ＰＬＬ２１６が生成したクロック信号Ｃｌｏｃｋ＿Ｏｕｔ３の立ち上がりエッジの直前で検出されたとすると、クロック切替回路２２０は、ＰＬＬ２１６のクロック信号Ｃｌｏｃｋ＿Ｏｕｔ３を描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔとして出力する。これにより、同期信号ＳＹＮＣと描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔとのエッジの時間差を１／４周期以下にすることができる。
【００２６】
光走査装置１００の利用分野によっては、更に高い精度の位相合わせが要求される場合がある。しかしながら、クロック切替回路が位相差の時間内で応答できる速度を有している必要であるため、単純にＰＬＬの数を増やすという対応は難しい。一方、典型的なＰＬＬやＩＰ（Intellectual Property）コアのなかには、クロック動作中でも微小な位相シフトを行うことができる機能を有するものがある。しかしながら、同期信号ＳＹＮＣのエッジと描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔのエッジとの時間差は、通常数ナノ秒と非常に短い。このため、通常、汎用品で精度良く計測することは困難である。
【００２７】
そこで、本実施形態による描画クロック生成回路１３０では、図２に示すクロック同期回路２３０によって、同期信号ＳＹＮＣに対する描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔの位相ずれを精度良く測定し、同期クロック生成回路２１０に対し位相補正を施す。その際に、クロック同期回路２３０は、出力クロック信号と同程度の周波数で動作させることができる。
【００２８】
なお、図３に示した同期クロック生成回路２１０のＰＬＬ２１２〜２１８は、それぞれ、施される位相補正に基づいて、クロック動作中に、クロック信号の位相を調整する機能（微小位相シフト機能）を有する。このような微小位相シフト機能を備えるＰＬＬ２１２〜２１８は、外部からのシフト量設定、シフト方向信号およびシフト実行信号に応答して、微小位相シフトを実行することができる。
【００２９】
以下、図２を再び参照しながら、本実施形態による描画クロック生成回路の構成について、より詳細に説明する。図２に示すように、クロック同期回路２３０は、より詳細には、基準クロック生成回路２４０と、クロック位相補正部２５０と、シフト実行カウンタ２７０とを含み構成される。
【００３０】
基準クロック生成回路２４０は、同期信号ＳＹＮＣに同期した、描画クロック信号の周波数（Ｆｏｕｔ）よりも少しだけ高い周波数（Ｆｒｅｆ）を有する基準クロック信号を生成する。基準クロック生成回路２４０には、入力クロック信号Ｃｌｏｃｋ＿０が入力され、描画クロック信号の周波数Ｆｏｕｔの数倍の周波数Ｆ０の基本クロック信号を生成するＰＬＬ２４２と、１／Ｍ分周器２４４とを含む。１／Ｍ分周器２４４は、基本クロック信号を１／Ｍに分周するとともに、同期信号ＳＹＮＣに基づいてリセットされる。基準クロック生成回路２４０は、本実施形態における基準クロック生成手段を構成する。
【００３１】
ＰＬＬ２４２の周波数Ｆ０および１／Ｍ分周器２４４のカウンタ値Ｍは、外部から設定が可能であり、図２に示す例では、周波数設定部２８０により設定される。周波数設定部２８０は、描画クロック信号のＮサイクルと、基準クロック信号のＮ＋ａサイクルとが一致するような周波数Ｆｒｅｆを、基準クロック生成回路２４０に対し設定する。ここで、ａは、Ｎ未満の正の整数とすることができるが、精度を向上させる観点からは、ａ＝１であることが好ましい。以下、描画クロック信号のＮサイクルと、基準クロック信号のＮ＋１サイクルとを一致させるものとして説明する。周波数設定部２８０は、より具体的には、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔの周期１／Ｆｏｕｔに対しＰＬＬ２４２の周期１／Ｆ０のブレがあっても描画結果のガタツキとして許容できる周波数Ｆ０を設定し、そして、下記式を満たすカウンタ値Ｍを設定する。ここで、下記式中、Ｎは、位相測定の分解能を表す。なお、周波数設定部２８０は、描画クロック生成回路１３０の中にあってもよいし、外部にあってもよい。
【００３２】
【数１】
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【００３３】
同期信号ＳＹＮＣのエッジで１／Ｍ分周器２４４のカウンタがリセットされると、基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆは、同期信号ＳＹＮＣを起点としたクロックとなる。ただし、最大１／Ｆ０の誤差が生じ可能性がある。
【００３４】
クロック位相補正部２５０は、同期信号ＳＹＮＣ、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔおよび基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆの入力を受けて、同期クロック生成回路２１０に対しクロック信号に対する位相補正を施す。クロック位相補正部２５０は、より具体的には、基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆと、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔとの位相差から、同期信号ＳＹＮＣおよび描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔのエッジの時間差を計算する。そして、クロック位相補正部２５０は、計算した時間差に応じて、シフト実行カウンタ２７０へのシフト回数の設定およびシフト方向を出力し、同期クロック生成回路２１０のＰＬＬ２１２〜２１８に微小シフトを実行させる。
【００３５】
なお、ＰＬＬの微小位相シフトは、１回のシフト量を設定し、微少シフト実行信号が入力されるとシフトを実行するもの、および、パルスを入力する毎に最小シフト量のシフトを繰り返すものなどがある。クロック位相補正部２５０は、本実施形態における補正手段を構成する。
【００３６】
以下、図５および図６を参照しながら、本実施形態によるクロック位相補正部２５０の構成について、より詳細に説明する。図５は、本実施形態による描画クロック生成回路１３０を構成するクロック位相補正部２５０の回路構成を示す図である。
【００３７】
クロック位相補正部２５０は、図５に示すように、シフト量計算部２５２と、シフトレジスタ２６０と、検出カウンタ２６２とを含み構成される。シフトレジスタ２６０は、Ｎ＋１段のフリップフロップ素子２６０−１〜２６０−（Ｎ＋１）を含み構成される。
【００３８】
検出カウンタ２６２は、同期信号ＳＹＮＣのエッジを検出したことに応答して、Ｎ＋１サイクル分の基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆをシフトレジスタ２６０に入力する。フリップフロップ素子２６０−１〜２０６−（Ｎ＋１）は、入力されるクロックのエッジのタイミングで、入力ピンＤに入力される描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔの信号レベルを保持し、出力ピンＱから出力する。シフトレジスタ２６０は、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔの信号レベルを、基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆのエッジで取り込み、Ｎ＋１段分記憶する、本実施形態における記憶手段を構成する。また、シフトレジスタ２６０は、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔと同程度の基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆで動作することができる。
【００３９】
検出カウンタ２６２は、さらに、カウントを終了すると、シフト量計算部２５２に対し、カウント終了を通知する。シフト量計算部２５２は、検出カウンタ２６２からのカウント終了の通知に応答して、計算を実行する。シフト量計算部２５２は、Ｎ＋１ビットのシフトレジスタ２６０の値に基づいて、同期信号ＳＹＮＣの入力時の基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆと描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔとの位相差を計算し、位相差に応じたシフト回数およびシフト方向を出力する。基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆは、同期信号ＳＹＮＣのエッジに応答して１／Ｍ分周器２４４がリセットされて生成されるので、同期信号ＳＹＮＣのエッジと描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔのエッジとの時間差は、位相差から推定することができる。シフト回数およびシフト方向の出力により、同期クロック生成回路２１０に対しクロック信号に対する位相補正が施される。
【００４０】
図６は、本実施形態による描画クロック生成回路１３０を構成するクロック位相補正部２５０の動作について説明する図である。上述したように、周波数設定部２８０は、描画クロック信号Ｃｌｏｃｋ＿ＯｕｔのＮサイクルと、基準クロック信号Ｃｌｏｃｋ＿ＲｅｆのＮ＋１サイクルが一致するように、基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆの周波数Ｆｒｅｆを設定している。なお、図６に示す例では、Ｎ＝８とされている。
【００４１】
同期信号ＳＹＮＣの検出時の基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆのエッジが、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔのエッジと一致している場合（位相が一致）は、Ｎ＝８の例では、シフトレジスタ２６０の２ビット目から９ビット目のうちの前半が「０」となり、後半が「１」となる。これに対して、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔの位相が速い場合は、シフトレジスタ２６０内の「０」および「１」の変化点が後ろに移動する。反対に描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔの位相が遅い場合は、シフトレジスタ２６０内の「０」および「１」の変化点が前に移動する。
【００４２】
図６に示すように、１／Ｆｒｅｆ×（Ｎ＋１）＝１／Ｆｏｕｔ×Ｎが満たされる基準クロック信号で描画クロック信号を検出することにより、「０」から「１」へ遷移する位置および「１」から「０」へ遷移する位置から、位相ズレの方向および量を検出することが可能となる。なお、位相ずれ検出の分解能は、周期１／Ｆｏｕｔの１／２Ｎとなる。なお、１クロック目は、同期信号ＳＹＮＣでクロックが切り替わるため、２クロック目からＮ＋１クロック目までを用いて、「０」および「１」のパターンにより、位相シフトの方向およびシフト量を計算することができる。
【００４３】
上述した描画クロック生成回路１３０の動作をまとめると、以下の通りとなる。まず、同期クロック生成回路２１０が、それぞれ位相が異なる周波数Ｆｏｕｔの複数のクロック信号を生成し、同期信号ＳＹＮＣに基づいて選択し、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔの出力を開始する。この段階では、最大１／４周期のずれの範囲で同期される。
【００４４】
同時に、基準クロック生成回路２４０は、同期信号ＳＹＮＣに同期した周波数Ｆｏｕｔよりも高い周波数Ｆｒｅｆの基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆの生成を開始する。そして、検出カウンタ２６２は、同期信号ＳＹＮＣのエッジに応答して、シフトレジスタ２６０に基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆをクロック信号として供給する。シフトレジスタ２６０は、入力される基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆのエッジに応答して、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔの信号レベルを記憶する。
【００４５】
同期信号ＳＹＮＣを起点として複数サイクル分の信号レベルが記憶されると、検出カウンタ２６２は、シフト量計算部２５２に対しカウント終了を通知する。これを受けて、シフト量計算部２５２は、同期信号ＳＹＮＣと描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔとの時間差を計算する。そして、描画を開始するための本番の描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔの出力を開始する前に、クロック位相補正部２５０は、計算された時間差に基づいて、同期クロック生成回路２１０に対し位相シフトの実行を指令し、複数のクロック信号各々に対する位相補正を施す。これにより、描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔが同期信号ＳＹＮＣに対して精度高く同期した状態で、描画を開始することが可能となる。ひいては、描画開始位置のずれが抑制され、良質な描画結果が得られる。
【００４６】
上記描画クロック生成回路の構成によれば、ミラー面が切り替わる毎に変動し得る同期信号ＳＹＮＣの単発のエッジと、生成する描画クロック信号のエッジとの微小な位相差を精度高く検出することが可能となる。この検出は、描画クロック信号と同程度の速度で動作する回路で実行することができる。また、ＰＬＬの微小位相シフト機能を利用して描画クロックの位相を操作しているので、急激な位相変更によるＰＬＬの不安定化も回避することができる。ひいては、ミラー面毎に変動する位相ズレを動的に補正することが可能となる。
【００４７】
以下、図７〜図９を参照しながら、他の実施形態による描画クロック生成回路の構成について説明する。図７は、他の実施形態による描画クロック生成回路を中心とした全体構成３００を示すブロック図である。図７に示すように、描画クロック生成回路は、図２に示した実施形態と同様に、同期クロック生成回路３１０と、クロック同期回路３３０とを含む。これに対して、図７に示す実施形態では、描画クロック生成回路は、さらに、同期クロック生成回路３１０の前段に入力クロック切替回路３９０を含み構成される。入力クロック切替回路３９０は、外部からの入力クロック切替信号に応答して、複数の入力クロック信号Ｃｌｏｃｋ１〜ＣｌｏｃｋＲの中から１つの信号を、同期クロック生成回路３１０に対する入力クロック信号Ｃｌｏｃｋ＿Ｉｎとして切り替える。
【００４８】
ポリゴンミラーは、複数のミラー面から構成されるところ、各ミラー面の加工ばらつきにより、露光面での走査速度や同期信号ＳＹＮＣから点灯開始までの理想的なタイミングがばらつく可能性がある。そこで、図７に示す実施形態では、入力クロック信号Ｃｌｏｃｋ１〜ＣｌｏｃｋＲ（Ｒは、ビーム光を走査するためのポリゴンミラーのミラー面数である。）各々は、対応する各ミラー面に応じた最適な周波数に設定される。そして、ポリゴンミラー１１２の回転に伴い、合計Ｒ個の区間が巡回して訪れることになるが、巡回する複数の区間のうちの対象となる区間に応じて、適切な入力クロック切替信号を巡回的に入力クロック切替回路３９０に入力する。これにより、ミラー面毎に最適な描画長が得られる周波数に設定された描画クロック信号を出力することが可能となる。入力クロック切替信号は、ポリゴンモータ駆動制御部１６０に設定した回転数などに基づいて出力することができる。
【００４９】
図８は、他の実施形態における同期信号および描画のタイミングについて説明する図である。図８に示すように、画像形成装置では、ミラー面毎に同期信号ＳＹＮＣが入力され、所定の遅延サイクル後に描画が実行される。同期信号ＳＹＮＣと描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔとの時間差は、描画開始位置のばらつきを生じさせるため、遅延サイクルの間にクロックの位相補正を行うことで、描画開始位置のばらつきを抑えることが可能となる。
【００５０】
また、図８に示すように、同期信号ＳＹＮＣ毎の描画が完了した直後に次の面の入力クロック信号に切り替え、次の同期信号ＳＹＮＣまでに同期クロック生成回路３１０が出力する描画クロック信号の周波数および位相が安定するように設計することが好ましい。これにより、入力クロック信号を切り替えてミラー面毎に描画長を最適化し、同期信号ＳＹＮＣと描画クロック信号Ｃｌｏｃｋ＿Ｏｕｔとの位相ズレを描画開始までに補正することができるようになる。ミラー面毎に最適な周波数のクロックを使用することで、光学的な影響によるミラー面毎の描画長のばらつきを抑制し、ひてはミラー面毎の描画開始位置のばらつきを最小に抑制することができる。
【００５１】
図９は、他の実施形態による描画クロック生成回路１３０を構成するクロック位相補正部の回路構成を示す図である。図９に示すクロック位相補正部４５０（図７に示すクロック位相補正部３５０に対応する。）は、シフト量計算部４５２において、さらに、シフト回数計算結果４５４に対して各ミラー面毎の適切な補正値を加算するための補正値記憶部４５６を備える。補正値記憶部４５６は、ミラー面各々に対応したシフト回数の補正値４５８を保持し、シフト回数の補正値は、外部より設定可能である。
【００５２】
また、シフト量計算部４５２は、外部からの切替信号により、ポリゴンミラーの回転に伴い巡回する複数の区間のうちの対象となる区間に対応付けられる補正値を切り替えて、シフト回数計算結果に補正値を加算する。上述した入力クロック信号の切り替えにより、ミラー面間で周波数に差が生じるが、基準クロック信号Ｃｌｏｃｋ＿Ｒｅｆの周波数Ｆｒｅｆは、複数の入力クロック信号Ｃｌｏｃｋ１〜ＣｌｏｃｋＲのうちの最速（Ｆｍｉｎ）のものと同じとする。また、複数の入力クロック信号の周波数の差は、通常、微小であるため、数クロックでは周波数の誤差の影響はほとんど出ない。上記構成により、露光面での走査速度や同期信号ＳＹＮＣから点灯開始までの理想的なタイミングのばらつきなどのポリゴン面毎の光学的な特性のばらつきによる描画開始位置のずれを好適に補正することができる。
【００５３】
以上説明したように、上述までの実施形態によれば、同期信号に対する出力クロック信号の位相ずれを、該出力クロック信号と同程度の周波数で動作する回路により精度良く補正することができる回路装置、該回路装置を備える光走査装置、該回路装置を備える画像形成装置および該回路装置が実行するクロック生成方法を提供することができる。
【００５４】
なお、上記機能部の一部または全部は、例えばフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのプログラマブル・デバイス（ＰＤ）上に実装することができ、あるいはＡＳＩＣ（特定用途向集積）として実装することができ、上記機能部をＰＤ上に実現するためにＰＤにダウンロードする回路構成データ（ビットストリームデータ）、回路構成データを生成するためのＨＤＬ（Hardware Description Language）、ＶＨＤＬ（VHSIC（Very High Speed Integrated Circuits） Hardware Description Language）、Ｖｅｒｉｌｏｇ−ＨＤＬなどにより記述されたデータとして記録媒体により配布することができる。
【００５５】
これまで本発明の実施形態について説明してきたが、本発明の実施形態は上述した実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。
【符号の説明】
【００５６】
１００…光走査装置、１１０…光学ユニット、１１１…ＬＤユニット、１１２…ポリゴンミラー、１１３…走査レンズ、１１４…ミラー、１１５…位相検出用ＬＤ、１１６…位相検出部、１２０…同期信号生成部、１３０…描画クロック生成回路、１４０…ＬＤ駆動部、１５０…画像処理部、１６０…ポリゴンモータ駆動制御部、２００、３００…全体構成、２１０，３１０…同期クロック生成回路、２１２〜２１８…ＰＬＬ、２２０…クロック切替回路、２３０，３３０…クロック同期回路、２４０，３４０…基準クロック生成回路、２４２，３４２…ＰＬＬ、２４４，３４４…１／Ｍ分周器、２５０，３５０，４５０…クロック位相補正部、２５２，４５２…シフト量計算部、２６０，４６０…シフトレジスタ、２６２，４６２…検出カウンタ、２７０，３７０…シフト実行カウンタ、２８０，３８０…周波数設定部、３９０…入力クロック切替回路、４５４…シフト回数計算結果、４５６…補正値記憶部、４５８…補正値
【先行技術文献】
【特許文献】
【００５７】
【特許文献１】特許第４７２６０６１号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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