(57)【要約】【課題】電気特性の良好な半導体装置を提供する。または、オフ状態での電流の小さい半導体装置を提供する。または、Ｓ値の小さい半導体装置を提供する。【解決手段】トランジスタを有し、トランジスタは、絶縁膜と、第１の導電膜と、第２の導電膜と、第３の導電膜と、酸化物半導体膜と、を有し、第１の導電膜は、酸化物半導体膜と接する領域を有し、第２の導電膜は、酸化物半導体膜と接する領域を有し、第３の導電膜は、酸化物半導体膜と第３の導電膜とが、絶縁膜を介して互いに重なる領域を有し、トランジスタのチャネル幅１μｍあたりのリーク電流は、１×１０−１６Ａ未満である部分を有し、トランジスタのＳ値は、１２０ｍＶ／ｄｅｃ未満である部分を有する。【選択図】図１
2016027629.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを有し、
前記トランジスタは、絶縁膜と、第１の導電膜と、第２の導電膜と、第３の導電膜と、酸化物半導体膜と、を有し、
前記第１の導電膜は、前記酸化物半導体膜と接する領域を有し、
前記第２の導電膜は、前記酸化物半導体膜と接する領域を有し、
前記第３の導電膜は、前記酸化物半導体膜と前記第３の導電膜とが、前記絶縁膜を介して互いに重なる領域を有し、
前記トランジスタのチャネル幅１μｍあたりのリーク電流は、１×１０−１６Ａ未満である部分を有し、
前記トランジスタのＳ値は、１２０ｍＶ／ｄｅｃ未満である部分を有することを特徴とする半導体装置。
【請求項２】
トランジスタを有し、
前記トランジスタは、第１の絶縁膜と、第２の絶縁膜と、第１の導電膜と、第２の導電膜と、第３の導電膜と、第４の導電膜と、酸化物半導体膜と、を有し、
前記第１の導電膜は、前記酸化物半導体膜と接する領域を有し、
前記第２の導電膜は、前記酸化物半導体膜と接する領域を有し、
前記第３の導電膜は、前記酸化物半導体膜と前記第３の導電膜とが、前記第１の絶縁膜を介して互いに重なる領域を有し、
前記第４の導電膜は、前記酸化物半導体膜と前記第４の導電膜とが、前記第２の絶縁膜を介して互いに重なる領域を有し、
前記酸化物半導体膜は、前記第１の絶縁膜と前記第２の絶縁膜とで挟まれ、
前記トランジスタのチャネル幅１μｍあたりのリーク電流は、１×１０−１６Ａ未満である部分を有し、
前記トランジスタのＳ値は、１２０ｍＶ／ｄｅｃ未満である部分を有することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記トランジスタのチャネル長は１０μｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記酸化物半導体膜のキャリア濃度は、１×１０９／ｃｍ３未満である部分を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記酸化物半導体膜の電子の有効質量は０．１以上０．４以下であり、前記酸化物半導体膜の正孔の有効質量は、前記酸化物半導体膜の電子の有効質量の１０倍以上であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記酸化物半導体膜は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、ハフニウムまたはスズ）と、亜鉛と、を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一に記載の半導体装置を有することを特徴とするモジュール。
【請求項８】
請求項１乃至請求項６のいずれか一に記載の半導体装置、または請求項７に記載のモジュールと、
スピーカー、操作キー、または、バッテリーと、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【０００２】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【０００３】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【０００４】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００５】
例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
【０００６】
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、液晶表示装置などの電荷保持型の半導体装置を作製する場合、トランジスタのオフ状態における特性（オフ電流またはリーク電流ともいう）を知ることは極めて重要になる。
【０００９】
ここで、電荷保持型の半導体装置の電荷保持時間と保持している電荷（電位ＶＲＭ［Ｖ］）毎のＢｉｔ数の関係を図２に示す。図２（Ａ）は電荷保持型の半導体装置（トランジスタ）のゲート電圧が０Ｖのときの結果、図２（Ｂ）は電荷保持型の半導体装置（トランジスタ）のゲート電圧が−０．３Ｖのときの結果である。電荷保持型の半導体装置において、長時間、電荷を保持するためにゲート電位をマイナス（ここでは−０．３Ｖ）にしてリーク電流の中でもトランジスタのチャネルが完全にオフ状態になっていない領域のドレイン−ソース間で生じるサブスレッショルドリーク電流の影響を小さくすることで電荷を保持している問題がある。
【００１０】
また、電荷保持型の半導体装置において、しきい値電圧のばらつきや動作する範囲（マージン）などを考慮するためにサブスレッショルドリーク電流の値をより正確に知ることが求められている。また、サブスレッショルド値（Ｓ値）をより正確に知ることが求められている。
【００１１】
Ｓ値は、ドレイン電流（Ｉｄ）が一桁変化するのに要するゲート電圧（Ｖｇ）であり、ｌｏｇ（Ｉｄ）の最大の傾きの逆数の値で表されるが、酸化物半導体を用いたトランジスタのオフ状態でのドレイン電流（Ｉｄ）は、非常に小さく、測定器の測定下限以下であるため、Ｓ値を求めることが困難だった。
【００１２】
上記の問題を鑑み、本発明の一態様では、電気特性の良好な半導体装置を提供することを課題の一とする。または、電気特性の安定した半導体装置を提供することを課題の一とする。または、オフ状態での電流の小さい半導体装置を提供することを課題の一とする。または、Ｓ値の小さい半導体装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または微小なリーク電流（たとえば、１×１０−１６Ａ以下）を有する半導体装置において、サブスレッショルドリーク電流のより正確な値の算出方法を提供することを課題の一とする。または、サブスレッショルドリーク電流の値の新規な算出方法の提供することを課題の一とする。Ｓ値のより正確な値の算出方法を提供することを課題の一とする。または、Ｓ値の新規な算出方法を提供することを課題の一とする。
【００１３】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【００１４】
本発明の一態様は、トランジスタを有し、トランジスタは、絶縁膜と、第１の導電膜と、第２の導電膜と、第３の導電膜と、酸化物半導体膜と、を有し、第１の導電膜は、酸化物半導体膜と接する領域を有し、第２の導電膜は、酸化物半導体膜と接する領域を有し、第３の導電膜は、酸化物半導体膜と第３の導電膜とが、絶縁膜を介して互いに重なる領域を有し、トランジスタのチャネル幅１μｍあたりのリーク電流は、１×１０−１６Ａ未満である部分を有し、トランジスタのＳ値は、１２０ｍＶ／ｄｅｃ未満である部分を有することを特徴とする半導体装置である。
【００１５】
また、本発明の他の一態様は、トランジスタを有し、トランジスタは、第１の絶縁膜と、第２の絶縁膜と、第１の導電膜と、第２の導電膜と、第３の導電膜と、第４の導電膜と、酸化物半導体膜と、を有し、第１の導電膜は、酸化物半導体膜と接する領域を有し、第２の導電膜は、酸化物半導体膜と接する領域を有し、第３の導電膜は、酸化物半導体膜と第３の導電膜とが、第１の絶縁膜を介して互いに重なる領域を有し、第４の導電膜は、酸化物半導体膜と第４の導電膜とが、第２の絶縁膜を介して互いに重なる領域を有し、酸化物半導体膜は、第１の絶縁膜と第２の絶縁膜とで挟まれ、トランジスタのチャネル幅１μｍあたりのリーク電流は、１×１０−１６Ａ未満である部分を有し、トランジスタのＳ値は、１２０ｍＶ／ｄｅｃである部分を有することを特徴とする半導体装置である。
【００１６】
また、上記構成において、トランジスタのチャネル長は１０μｍ以下である部分を有すると好ましい。
【００１７】
また、上記構成において、酸化物半導体膜のキャリア濃度は１×１０９／ｃｍ３未満である部分を有すると好ましい。
【００１８】
また、上記構成において、酸化物半導体膜の電子の有効質量は０．１以上０．４以下であり、酸化物半導体膜の正孔の有効質量は、酸化物半導体膜の電子の有効質量の１０倍以上であると好ましい。
【００１９】
また、上記構成において、酸化物半導体膜は、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、ハフニウムまたはスズ）と、亜鉛と、を有すると好ましい。
【００２０】
また、本発明の他の一態様は、上記構成の半導体装置を有することを特徴とするモジュールである。
【００２１】
また、本発明の他の一態様は、上記構成の半導体装置、または上記構成のモジュールと、スピーカー、操作キー、または、バッテリーと、を有することを特徴とする電子機器である。
【発明の効果】
【００２２】
電気特性の良好な半導体装置を提供することができる。または、電気特性の安定した半導体装置を提供することができる。または、オフ状態での電流の小さい半導体装置を提供することができる。または、Ｓ値の小さい半導体装置を提供することができる。または、新規な半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または微小なリーク電流（たとえば、１×１０−２４Ａ以下）を有する半導体装置において、サブスレッショルドリーク電流のより正確な値の算出方法を提供することができる。または、サブスレッショルドリーク電流の値の新規な算出方法を提供することができる。Ｓ値のより正確な値の算出方法を提供することができる。または、Ｓ値の新規な算出方法を提供することができる。
【００２３】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【００２４】
【図１】半導体装置の回路図を説明する図。
【図２】電荷保持型の半導体装置の電荷保持時間を説明する図。
【図３】計算に用いる半導体装置の構造について説明する図。
【図４】各種手法で求めたＳ値を比較する図。
【図５】トランジスタの上面図および断面図を説明する図。
【図６】トランジスタの上面図および断面図を説明する図。
【図７】トランジスタの上面図および断面図を説明する図。
【図８】トランジスタの上面図および断面図を説明する図。
【図９】半導体装置の断面図および回路図。
【図１０】記憶装置の回路図および断面図。
【図１１】ＲＦデバイスタグの構成例を説明する図。
【図１２】ＣＰＵの構成例を説明する図。
【図１３】記憶素子の回路図。
【図１４】表示装置の構成例を説明する図および画素の回路図。
【図１５】表示モジュールを説明する図。
【図１６】電子機器を説明する図。
【図１７】ＲＦデバイスの使用例を説明する図。
【図１８】電圧ＶＲＭの時間変化とリーク電流について説明する図。
【図１９】疑似的なＩｄ−Ｖｇ特性の図。
【図２０】サブスレッショルドリーク電流の値と通常の測定器で得られるＩｄ−Ｖｇ特性を組み合わせた図。
【図２１】計算により得たＩｄ−Ｖｇ特性とＳ値のゲート電圧（Ｖｇ）依存性について説明する図。
【図２２】Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶構造を示す図。
【発明を実施するための形態】
【００２５】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
【００２６】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２７】
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２８】
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００２９】
また、酸化物半導体膜を有するトランジスタは、例えばｎチャネル型トランジスタであるため、本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすことができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタを、ノーマリーオン特性を有するトランジスタと定義する。
【００３０】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【００３１】
（実施の形態１）
本実施の形態では、微小なリーク電流（たとえば、１×１０−１６Ａ以下）を有する半導体装置において、Ｓ値を算出する方法について説明する。
【００３２】
サブスレッショルドリーク電流は、サブスレッショルド領域の電流の立ち上がりの部分の電流であり、しきい値電圧のコントロールが十分にできていないときに流れ、Ｓ値にも寄与している。
【００３３】
ここで、サブスレッショルドリーク電流の測定について図面を用いて説明する。
【００３４】
図１に示す半導体装置１５０を用いて、測定前後のノードＦＮの変動からサブスレッショルドリーク電流を求める。
【００３５】
半導体装置１５０は、トランジスタ１００と、トランジスタ１０１と、トランジスタ１０２と、容量素子１０３と、を有する。なお、半導体装置１５０はメモリセルとして機能する。
【００３６】
トランジスタ１００のチャネルが形成される領域は酸化物半導体膜を有している。トランジスタ１００は酸化物半導体膜を有するから、トランジスタ１００はオフ電流が極めて低いという特性を有する。
【００３７】
トランジスタ１０１およびトランジスタ１０２はｐ型のトランジスタであるが、ｎ型のトランジスタを用いる構成としてもよい。
【００３８】
トランジスタ１００のゲートは配線１１１に電気的に接続される。配線１１１はワード線として機能することができる。
【００３９】
トランジスタ１００のソースまたはドレインの一方は配線１１３に電気的に接続される。配線１１３はビット線として機能することができる。
【００４０】
トランジスタ１００のソースまたはドレインの他方は容量素子１０３の一方の電極に電気的に接続される。また、トランジスタ１００のソースまたはドレインの他方はトランジスタ１０２のゲートに電気的に接続される。また、トランジスタ１００のソースまたはドレインの他方と、容量素子１０３の一方の電極と、トランジスタ１０２のゲートとの間のノードをノードＦＮとよぶ。
【００４１】
容量素子１０３の他方の電極は配線１１５に電気的に接続される。配線１１５は容量線として機能することができる。
【００４２】
トランジスタ１０２のソースまたはドレインの一方は配線１１４に電気的に接続される。配線１１４は信号線、ソース線または電源線として機能することができる。
【００４３】
トランジスタ１０２のソースまたはドレインの他方はトランジスタ１０１のソースまたはドレインの一方に電気的に接続される。
【００４４】
トランジスタ１０１のソースまたはドレインの他方は配線１１３に電気的に接続される。配線１１３はビット線として機能することができる。また、トランジスタ１０１のゲートは配線１１２に電気的に接続される。配線１１２はワード線として機能することができる。
【００４５】
トランジスタ１０１のチャネルが形成される領域およびトランジスタ１０２のチャネルが形成される領域は酸化物半導体、シリコンなど、様々な材料を有する層を用いることができる。
【００４６】
半導体装置１５０への情報（電荷）の書き込み動作および半導体装置１５０からの情報（電荷）の読み出し動作を説明する。
【００４７】
（書き込み動作）
まず、書き込み動作の一例を説明する。一例として、読み出したい電圧をＶ１とし、ノードＦＮの電位（トランジスタ１０２のゲート電位）をＶ５にまで変化させることにより書き込む動作を説明する。なお、多値情報を記憶する際には種々の電圧を印加する必要があるため、Ｖ１を自由に設定できることは有益である。
【００４８】
情報を書き込む動作は、配線１１３および配線１１４にロー電圧を印加し、配線１１１にハイ電圧を印加してトランジスタ１００をオンにし、トランジスタ１０２がオンとなり、かつ配線１１２にロー電圧を印加してトランジスタ１０１をオンにする第１のステップ、配線１１４に電圧Ｖ１を印加し、かつ配線１１３へのロー電圧の印加を遮断する第２のステップ、により行われる。
【００４９】
第２のステップにより、配線１１４から、トランジスタ１０２のソースおよびドレイン、トランジスタ１０１のソースおよびドレイン、配線１１３、およびトランジスタ１００のソースおよびドレインを介して、ノードＦＮに情報（電圧Ｖ１）に応じた電位Ｖ５が印加される。そしてトランジスタ１０２のゲートにＶ５が印加される。また、容量素子１０３にはＶ５に応じた電荷が蓄積される。
【００５０】
半導体装置１５０の初期状態は、配線１１１にロー電圧の信号が入力されており、トランジスタ１００はオフしており、配線１１２にハイ電圧の信号が入力されており、トランジスタ１０１はオフしている。容量素子１０３の他方の電極には基準電位などのロー電圧が印加されている。ノードＦＮには容量素子１０３の容量値に対応した電圧が印加されている。
【００５１】
配線１１３および配線１１４にロー電圧が印加される。これにより配線１１３および配線１１４にロー電圧をプリチャージすることができる。ここではロー電圧は基準電圧（ＧＮＤ）としているが、電源電圧（ＶＳＳ）やその他の電圧であってもよい。
【００５２】
まず、配線１１１にハイ電圧の信号が入力される。トランジスタ１００はオンする。
【００５３】
トランジスタ１００がオンすることにより、配線１１３とノードＦＮとは電気的に接続される。配線１１３の電位がノードＦＮに印加され、その結果、トランジスタ１０２はオンする。
【００５４】
配線１１２にロー電圧の信号が入力される。トランジスタ１０１はオンする。当該ロー電圧はトランジスタ１０１をオンできる電圧であればよい。当該ロー電圧は基準電圧（ＧＮＤ）、電源電圧（ＶＳＳ）やその他の電圧であってもよい。
【００５５】
配線１１３および配線１１４にロー電圧が印加され、トランジスタ１００、トランジスタ１０１およびトランジスタ１０２がオンして、第１のステップが終了する。
【００５６】
配線１１４に、電圧Ｖ１を印加する。電圧Ｖ１は読み出し動作の際に読み出したい電圧である。Ｖ１の大きさは書き込みたいデータに合わせて自由に設定することができる。
【００５７】
また、配線１１３をロー電圧から遮断する。このとき、配線１１３は、プリチャージされた電圧から、電気的に浮遊状態となる。すなわち、配線１１３は、電荷の充電または放電により電位の変動が容易に生じる状態となる。この浮遊状態は、配線１１３に電位を与えるスイッチをオフにすることで実現することができる。
【００５８】
トランジスタ１０１およびトランジスタ１０２がオンしていることにより、配線１１３は配線１１４と電気的に接続される。配線１１３の電圧は、プリチャージされたロー電圧からＶ５’にまで変化する。なおＶ５’は、Ｖ１と、概ねトランジスタ１０１およびトランジスタ１０２のしきい値電圧分異なる（Ｖ１＞Ｖ５’）。
【００５９】
また、トランジスタ１００がオンしていることにより、配線１１４から、トランジスタ１０２のソースおよびドレイン、トランジスタ１０１のソースおよびドレイン、配線１１３、およびトランジスタ１００のソースおよびドレインを介して、ノードＦＮ（トランジスタ１０２のゲート）に情報が書き込まれる。また、容量素子１０３に電荷が蓄積される。そしてノードＦＮの電位はＶ５にまで変化する。
【００６０】
ノードＦＮの電位がＶ５にまで変化すると、トランジスタ１０２のゲートとソースの間の電位差が小さくなり、トランジスタ１０２のソースとドレインの間を流れる電流は小さくなる。そして最終的にはトランジスタ１０２はオフする。
【００６１】
半導体装置１５０では、配線１１４にはＶ１が印加され、配線１１３にはＶ５’が印加され、ノードＦＮにはＶ５が印加された状態となる。
【００６２】
配線１１４に電圧Ｖ１が印加され、かつ配線１１３へのロー電圧の印加が遮断されて、第２のステップが終了する。
【００６３】
以上により、読み出したい電圧Ｖ１を配線１１４に与え、ノードＦＮの電位をＶ５にまで変化させることにより書き込む動作が終了する。
【００６４】
次に、配線１１１にロー電圧の信号が入力される。トランジスタ１００はオフする。ノードＦＮは配線１１３と電気的に接続されない状態となる。トランジスタ１００はオフ電流が極めて低いという特性を有するから、ノードＦＮの電位（Ｖ５）は保持される。
【００６５】
次に、配線１１２にハイ電圧が印加され、配線１１３にロー電圧が印加され、配線１１４にロー電圧が印加される。
【００６６】
配線１１２にハイ電圧が印加されると、トランジスタ１０１はオフする。当該ハイ電圧はトランジスタ１０１をオフできる電圧であればよい。
【００６７】
上記の動作を経て、半導体装置は保持状態となる。
【００６８】
（読み出し動作）
次に、上記書き込み動作により、書き込まれた電荷から、電圧Ｖ１を読み出す動作の一例を説明する。
【００６９】
情報を読み出す動作は、配線１１４にハイ電圧を印加する第３のステップ、配線１１４へのハイ電圧の印加を遮断し、かつ配線１１２にロー電圧を印加してトランジスタ１０１をオンにする第４のステップ、により行われる。第４のステップにより、配線１１４の電圧は、ハイ電圧から電圧Ｖ１に変化する。
【００７０】
配線１１４にハイ電圧が印加される。配線１１４にハイ電圧をプリチャージすることができる。
【００７１】
なお、トランジスタ１０１およびトランジスタ１０２は保持状態からオフしている。
【００７２】
配線１１４にハイ電圧が印加されて第３のステップが終了する。
【００７３】
配線１１４をハイ電圧から遮断する。このとき、配線１１４は、プリチャージされた電圧から、電気的に浮遊状態となる。すなわち、配線１１４は、電荷の充電または放電により電位の変動が容易に生じる状態となる。この浮遊状態は、配線１１４に電位を与えるスイッチをオフにすることで実現することができる。
【００７４】
また、配線１１２にロー電圧の信号が入力される。トランジスタ１０１はオンする。
【００７５】
トランジスタ１０２のゲートには電圧Ｖ５が印加されている。トランジスタ１０２はオンしている。配線１１４の電位は、ゲート電圧Ｖ５に対応して、プリチャージされたハイ電圧からＶ１にまで変化する。なお、トランジスタ１０２のゲートとソースの間の電位差は時間経過とともに小さくなり、最終的にはトランジスタ１０２はオフする。
【００７６】
配線１１４を判別回路等に電気的に接続させてＶ１を読み出す。これにより電圧Ｖ１を読み出すことができる。
【００７７】
配線１１４へのハイ電圧の印加が遮断され、トランジスタ１０１がオンして、第４のステップが終了する。
【００７８】
ここで、配線１１４が接続される判別回路等の電圧（電圧値ＶＲＭ）に対し、トランジスタ１０２がオンするかどうかを確認する。
【００７９】
トランジスタ１０２がオフのとき、データ”１”が出力され、トランジスタ１０２がオンのとき、データ”０”が出力される。つまり、電圧値ＶＲＭからトランジスタ１０２のしきい値電圧Ｖｔｈの絶対値を引いたものがノードＦＮの電位より大きい（電圧値ＶＲＭ−｜しきい値電圧Ｖｔｈ｜＜ノードＦＮの電位）とき、データ”１”が出力され、電圧値ＶＲＭからトランジスタ１０２のしきい値電圧Ｖｔｈの絶対値を引いたものがノードＦＮの電位より小さい（電圧値ＶＲＭ−｜しきい値電圧Ｖｔｈ｜＞ノードＦＮの電位）とき、データ”０”が出力される。
【００８０】
電圧値ＶＲＭを掃引し、データ  ”１”からデータ”０”に変化する電圧値ＶＲＭをモニターすることでノードＦＮの電位を間接的に測定することができる。
【００８１】
なお、本実施の形態では、測定温度を８５℃、配線１１１の電圧を０Ｖ、書き込み電圧を１．８Ｖとして測定する。
【００８２】
さらに、上記の測定をモジュール１つに含まれる１０２４Ｂｉｔに対し、並列で同時に測定する。それぞれの時間変動を０％ｆａｉｌ（１Ｂｉｔでもエラーになった場合）から１００％ｆａｉｌ（全Ｂｉｔがエラーになった場合）までの任意の条件において測定する。本実施の形態では、５０％ｆａｉｌの条件で測定する。
【００８３】
保持電位が１／ｅとなる緩和時間τを上記測定から読み取り、以下の式からサブスレッショルドリーク電流の値を算出することができる。
【００８４】
【数１】
2016027629.tif 000003
【００８５】
ここで、τは緩和時間（容量の電位が１／ｅになる時間）、Ｖは印加電圧、ＣはノードＦＮの容量値、ｅはネイピア数、Ｉはサブスレッショルドリーク電流の値を示している。
【００８６】
なお、ノードＦＮの容量値は、あらかじめノードＦＮ周辺と同様の構成を作製し、該構成の容量をＡｇｉｌｅｎｔ社製のＢ１５００Ａ半導体・デバイスアナライザを用いて測定することができる。
【００８７】
上記式より、サブスレッショルドリーク電流の値を求めることができる。
【００８８】
また、この測定手法において、さらに配線１１１の電圧を０Ｖ以外にも測定することで、トランジスタ１００の疑似的なＩｄ−Ｖｇ特性を得ることができ、Ｓ値を求めることができる。
【００８９】
また、微小なリーク電流領域におけるＳ値は、測定器で得られる範囲の電流値を基にＳ値およびＳｈｉｆｔ値（Ｖｓｈ）を算出してから外挿法によりサブスレッショルドリーク電流を予測し、最終的に微小なリーク電流領域のＳ値を求める方法もある。なお、Ｓｈｉｆｔ値（Ｖｓｈ）はドレイン電流が１×１０−１２Ａより大きい２点からドレイン電流が１×１０−１２Ａまで外挿したときのゲート電圧の値である。
【００９０】
＜Ｓ値の理想計算値について＞
次に、Ｓ値の理想計算値について説明する。ここでは、各構成間の界面準位は仮定しないものとする。
【００９１】
まず、計算に用いる半導体装置の構造を図３（Ａ）に示す。なお、図３（Ａ）に示す半導体装置は一点鎖線Ａ−Ｂを基準に左右対称である。
【００９２】
半導体装置は、ゲート電極２０１と、下地絶縁膜２０２と、酸化物半導体膜２０３と、酸化物半導体膜２０４と、ソース電極２０５ａと、ドレイン電極２０５ｂと、酸化物半導体膜２０６と、ゲート絶縁膜２０７と、ゲート電極２０８と、を有する。
【００９３】
また、図３（Ｂ）に、図３（Ａ）に示す半導体装置の各構成における容量Ｃ、ゲート電圧Ｖおよび静電ポテンシャルΦを、等価回路図を用いて示す。
【００９４】
ここで、界面準位容量Ｃｉｔ＿ｂ１、界面準位容量Ｃｉｔ＿１２、界面準位容量Ｃｉｔ＿２３、界面準位容量Ｃｉｔ＿３ｔは、それぞれの界面準位密度Ｎｉｔ＿ｂ１、界面準位密度Ｎｉｔ＿１２、界面準位密度Ｎｉｔ＿２３、界面準位密度Ｎｉｔ＿３ｔに素電荷ｅをかけたものとする。
【００９５】
また、図３（Ｂ）に示す等価回路図の界面準位容量、ゲート電圧、静電ポテンシャルはガウスの法則より以下のように表される。
【００９６】
【数２】
2016027629.tif 000004
【００９７】
ここで、Φ３ｔとΦｂ１を消去すると以下のように表される。
【００９８】
【数３】
2016027629.tif 000005
【００９９】
また、Ａ１、Ａ３、Ｂ１、Ｂ３は以下のように表される。
【０１００】
【数４】
2016027629.tif 000006
【０１０１】
ここで、酸化物半導体膜２０３と酸化物半導体膜２０４の界面のサブスレッショルドリーク電流がＳ値を律速すると仮定するとＳ値は以下のように表すことができる。
【０１０２】
【数５】
2016027629.tif 000007
【０１０３】
ここで、ｋＢはボルツマン定数、Ｔは絶対温度、ｅは素電荷を示している。
【０１０４】
なお、各構成間の界面準位は仮定しないものとするため、界面準位容量Ｃｉｔ＿ｂ１、界面準位容量Ｃｉｔ＿１２、界面準位容量Ｃｉｔ＿２３、界面準位容量Ｃｉｔ＿３ｔは０となる。また、ゲート電極２０１の容量値Ｃ２０１を３．６３×１０−９Ｆ／ｃｍ２、酸化物半導体膜２０３の容量値Ｃ２０３を６．６４×１０−７Ｆ／ｃｍ２、酸化物半導体膜２０４の容量値Ｃ２０４を６．６４×１０−７Ｆ／ｃｍ２、酸化物半導体膜２０６の容量値Ｃ２０６を２．６６×１０−６Ｆ／ｃｍ２、ゲート電極２０８の容量値Ｃ２０８を１．８２×１０−７Ｆ／ｃｍ２とした。
【０１０５】
次に、図１に示す半導体装置１５０を用いて求めたＳ値と理想計算値のＳ値を比較したものを図４（Ａ）に示し、外挿法により求めたＳ値と理想計算値のＳ値を比較したものを図４（Ｂ）に示す。なお、各手法により求めたＳ値をもつトランジスタの構成は、すべて同じである。また、図１に示す半導体装置１５０を用いて求めたＳ値と外挿法により求めたＳ値は、それぞれ同一条件の３サンプルを用いて求められた。
【０１０６】
図４（Ａ）および図４（Ｂ）より、図１に示す半導体装置１５０を用いて求めたＳ値（図４（Ａ））の方が外挿法により求めたＳ値（図４（Ｂ））より、理想計算値のＳ値に近いことが確認できた。なお、図１に示す半導体装置１５０を用いて求めたＳ値と理想計算値のＳ値のずれは、図１に示す半導体装置１５０のトランジスタの各構成の界面準位などの影響であると示唆することができる。
【０１０７】
以上に示す方法により、微小なリーク電流を有する半導体装置において、より正確なＳ値を算出することができる。また、本実施の形態では、図１に示す半導体装置１５０を用いてＳ値を算出したが、これに限られず、トランジスタ１００のソースまたはドレインの一方に接続される配線とトランジスタ１０１のソースまたはドレインの他方に接続される配線を別々に設ける構成としてもよい。
【０１０８】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０９】
（実施の形態２）
本実施の形態では、酸化物半導体を用いた半導体装置（トランジスタ）について、図５を用いて説明する。なお、以下では、トップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成をトップゲート型に限る必要はない。
【０１１０】
図５に、酸化物半導体膜にチャネル形成領域を有するトランジスタ３００の構成を、一例として示す。図５（Ａ）には、トランジスタ３００の上面図を示す。なお、図５（Ａ）では、トランジスタ３００のレイアウトを明確にするために、各種の絶縁膜を省略している。また、図５（Ａ）に示した上面図の、一点鎖線Ａ１−Ａ２における断面図を図５（Ｂ）に示し、一点鎖線Ａ３−Ａ４における断面図を図５（Ｃ）に示す。
【０１１１】
図５に示すように、トランジスタ３００は、基板３０１に形成された絶縁膜３０２上において順に積層された酸化物半導体膜３０３ａおよび酸化物半導体膜３０３ｂと、酸化物半導体膜３０３ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜３０４および導電膜３０５と、酸化物半導体膜３０３ｂ、導電膜３０４および導電膜３０５上の酸化物半導体膜３０３ｃと、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜３０３ｃ上に位置する絶縁膜３０６と、ゲート電極としての機能を有し、なおかつ絶縁膜３０６上において酸化物半導体膜３０３ａ乃至酸化物半導体膜３０３ｃと互いに重なる導電膜３０７とを有する。なお、基板３０１は、ガラス基板や半導体基板などであってもよいし、ガラス基板や半導体基板上に半導体素子が形成された素子基板であってもよい。
【０１１２】
また、トランジスタの、具体的な構成の別の一例を、図６に示す。図６（Ａ）には、トランジスタ３００ａの上面図を示す。なお、図６（Ａ）では、トランジスタ３００ａのレイアウトを明確にするために、各種の絶縁膜を省略している。また、図６（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図６（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図６（Ｃ）に示す。
【０１１３】
図６に示すように、トランジスタ３００ａは、基板３０１に形成された絶縁膜３０２上において順に積層された酸化物半導体膜３０３ａ乃至酸化物半導体膜３０３ｃと、酸化物半導体膜３０３ｃに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜３０４および導電膜３０５と、ゲート絶縁膜としての機能を有し、なおかつ酸化物半導体膜３０３ｃ、導電膜３０４および導電膜３０５上に位置する絶縁膜３０６と、ゲート電極としての機能を有し、なおかつ絶縁膜３０６上において酸化物半導体膜３０３ａ乃至酸化物半導体膜３０３ｃと互いに重なる導電膜３０７とを有する。
【０１１４】
また、トランジスタの、具体的な構成の別の一例を、図７に示す。図７（Ａ）には、トランジスタ３００ｂの上面図を示す。なお、図７（Ａ）では、トランジスタ３００ｂのレイアウトを明確にするために、各種の絶縁膜を省略している。また、図７（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図７（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図７（Ｃ）に示す。
【０１１５】
図７に示すように、トランジスタ３００ｂは、図５に示すトランジスタ３００上に絶縁膜３０８および絶縁膜３０９が設けられている。絶縁膜３０８は、ゲート絶縁膜としての機能を有する絶縁膜３０６と同種の材料を用いる。このようにすることで、膜間のバンドギャップの違いから生成される界面電荷を抑制することができる。
【０１１６】
また、図８に示すようなボトムゲート型のトランジスタ３００ｃを用いることもできる。図８（Ａ）には、トランジスタ３００ｃの上面図を示す。なお、図８（Ａ）では、トランジスタ３００ｃのレイアウトを明確にするために、各種の絶縁膜を省略している。また、図８（Ａ）に示した上面図の、破線Ａ１−Ａ２における断面図を図８（Ｂ）に示し、破線Ａ３−Ａ４における断面図を図８（Ｃ）に示す。
【０１１７】
図８に示すように、トランジスタ３００ｃは、基板３０１に形成されたゲート電極としての機能を有する導電膜３０７と、ゲート絶縁膜としての機能を有する絶縁膜３０６と、絶縁膜３０６上において順に積層された酸化物半導体膜３０３ａおよび酸化物半導体膜３０３ｂと、酸化物半導体膜３０３ｂに電気的に接続され、ソース電極またはドレイン電極としての機能を有する導電膜３０４および導電膜３０５と、導電膜３０４および導電膜３０５上に位置する絶縁膜３１０、絶縁膜３１１、絶縁膜３１２とを有する。
【０１１８】
なお、図５乃至図８では、積層された酸化物半導体膜３０３ａ乃至酸化物半導体膜３０３ｃを用いるトランジスタの構成を例示している。トランジスタが有する酸化物半導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物半導体膜で構成されていても良い。
【０１１９】
酸化物半導体膜３０３ａ乃至酸化物半導体膜３０３ｃが順に積層されている半導体膜をトランジスタが有する場合、酸化物半導体膜３０３ａおよび酸化物半導体膜３０３ｃは、酸化物半導体膜３０３ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜３０３ｂよりも０．０５ｅＶ以上、好ましくは０．０７ｅＶ以上、さらに好ましくは０．１ｅＶ以上、より好ましくは０．１５ｅＶ以上であって、２ｅＶ以下、好ましくは１ｅＶ以下、さらに好ましくは０．５ｅＶ以下、より好ましくは０．４ｅＶ以下真空準位に近い酸化物膜である。さらに、酸化物半導体膜３０３ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１２０】
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化物半導体膜３０３ｂにチャネル領域が形成される。即ち、酸化物半導体膜３０３ｂと絶縁膜３０６との間に酸化物半導体膜３０３ｃが設けられていることによって、絶縁膜３０６と離隔している酸化物半導体膜３０３ｂに、チャネル領域を形成することができる。
【０１２１】
また、酸化物半導体膜３０３ｃは、酸化物半導体膜３０３ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜３０３ｂと酸化物半導体膜３０３ｃの界面では、界面散乱が起こりにくく、またトラップ準位が形成されにくい。
【０１２２】
また、酸化物半導体膜３０３ｂと酸化物半導体膜３０３ａの界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタのしきい値電圧が変動してしまう。しかし、酸化物半導体膜３０３ａは、酸化物半導体膜３０３ｂを構成する金属元素の少なくとも１つをその構成要素に含むため、酸化物半導体膜３０３ｂと酸化物半導体膜３０３ａの界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタのしきい値電圧等の電気的特性のばらつきを低減することができる。
【０１２３】
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半導体膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０１２４】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ乃至５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０１２５】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜３０３ｂがＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ａｌ，Ｈｆ、ＳｎまたはＮｄ）の場合、酸化物半導体膜３０３ｂを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、酸化物半導体膜３０３ｂとしてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。
【０１２６】
また、本明細書等において、酸化物半導体が実質的に高純度真性のとき、酸化物半導体に含有されるキャリア濃度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１０／ｃｍ３未満、さらに好ましくは１×１０９／ｃｍ３未満である。
【０１２７】
具体的に、酸化物半導体膜３０３ａ、酸化物半導体膜３０３ｃがＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、Ａｌ、Ｇａ、Ｙ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜３０３ａ、酸化物半導体膜３０３ｃを成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜３０３ａ、酸化物半導体膜３０３ｃとして後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝４：２：３等がある。また、酸化物半導体膜３０３ｃが酸化ガリウム膜である場合、ゲート絶縁膜を流れてしまうリーク電流の要因となるインジウムの拡散を抑制することができるためトランジスタのオフ電流をより低減することができる。
【０１２８】
なお、酸化物半導体膜３０３ａおよび酸化物半導体膜３０３ｃの厚さは、１ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体膜３０３ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０１２９】
３層構造の半導体膜において、酸化物半導体膜３０３ａ乃至酸化物半導体膜３０３ｃは、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導体膜３０３ｂが結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、酸化物半導体膜３０３ｂは結晶質であることが好ましい。
【０１３０】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０１３１】
例えば、酸化物半導体膜３０３ａおよび酸化物半導体膜３０３ｃとして、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ酸化物膜を用いる場合、酸化物半導体膜３０３ａおよび酸化物半導体膜３０３ｃの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０１３２】
また、酸化物半導体膜３０３ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜３０３ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、Ｉｎ−Ｇａ−Ｚｎ酸化物を含む多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。また、酸化物半導体膜３０３ｂをＣＡＡＣ−ＯＳ膜とする場合、酸化物半導体膜３０３ｂの成膜には、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝２：１：３［原子数比］）をターゲットに用いてもよい。このようなターゲットを用いて成膜されたＣＡＡＣ−ＯＳ膜は、一定の範囲におけるＣＡＡＣ−ＯＳの回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう）を高くすることができるので、当該ＣＡＡＣ−ＯＳ膜にチャネル形成領域を有するトランジスタの周波数特性（ｆ特）を高めることができる。
【０１３３】
なお、酸化物半導体膜３０３ａ乃至酸化物半導体膜３０３ｃは、スパッタリング法により形成することができる。
【０１３４】
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、キャリア発生源が少ないため、ｉ型（真性半導体）またはｉ型に限りなく近くすることができる。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電圧がプラスとなる電気的特性（ノーマリーオフ特性ともいう。）になりやすい。
【０１３５】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてイットリウム（Ｙ）を含むことが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。また、スタビライザーとしてランタン（Ｌａ）を含むことが好ましい。また、スタビライザーとしてセリウム（Ｃｅ）を含むことが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてネオジム（Ｎｄ）を含むことが好ましい。
【０１３６】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１３７】
また、他のスタビライザーとして、ランタノイドである、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１３８】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
【０１３９】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１４０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１４１】
また、トランジスタにおいて、ソース電極およびドレイン電極に用いられる導電性材料によっては、ソース電極およびドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極およびドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極およびドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度およびオン電流を高めることができ、それにより、トランジスタを用いた半導体装置の高速動作を実現することができる。
【０１４２】
なお、ソース電極およびドレイン電極中の金属による酸素の引き抜きは、ソース電極およびドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極およびドレイン電極を形成した後に行われる加熱処理によっても起こりうる。また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極およびドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０１４３】
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる酸化物半導体膜３０３ｂにまで達していることが、トランジスタの移動度およびオン電流を高め、半導体装置の高速動作を実現する上で好ましい。
【０１４４】
絶縁膜３０２は、加熱により上記酸素の一部を酸化物半導体膜３０３ａ乃至酸化物半導体膜３０３ｃに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜３０２は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により得られる、シリコンのダングリングボンドに由来するｇ＝２．００１を持つスピンの密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。
【０１４５】
絶縁膜３０２は、加熱により上記酸素の一部を酸化物半導体膜３０３ａ乃至酸化物半導体膜３０３ｃに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜３０２は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等により、形成することができる。
【０１４６】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を指す。
【０１４７】
なお、図５乃至図７に示すトランジスタは、チャネル領域が形成される酸化物半導体膜３０３ｂの端部のうち、導電膜３０４および導電膜３０５とは重ならない端部、言い換えると、導電膜３０４および導電膜３０５が位置する領域とは異なる領域に位置する端部と、導電膜３０７とが、重なる構成を有する。酸化物半導体膜３０３ｂの端部は、当該端部を形成するためのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、酸素欠損が形成され、ｎ型化しやすいやすい。しかし、図５乃至図８に示すトランジスタでは、導電膜３０４および導電膜３０５とは重ならない酸化物半導体膜３０３ｂの端部と、導電膜３０７とが重なるため、導電膜３０７の電位を制御することにより、当該端部にかかる電界を制御することができる。よって、酸化物半導体膜３０３ｂの端部を介して導電膜３０４と導電膜３０５の間に流れる電流を、導電膜３０７に与える電位によって制御することができる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。なお、図８に示すトランジスタにおいても、例えば別の導電膜を設けることで、Ｓ−ｃｈａｎｎｅｌ構造とすることができる。
【０１４８】
具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタがオフとなるような電位を導電膜３０７に与えたときは、当該端部を介して導電膜３０４と導電膜３０５の間に流れるオフ電流を小さく抑えることができる。そのため、トランジスタでは、大きなオン電流を得るためにチャネル長を短くし、その結果、酸化物半導体膜３０３ｂの端部における導電膜３０４と導電膜３０５の間の長さが短くなっても、トランジスタのオフ電流を小さく抑えることができる。よって、トランジスタは、チャネル長を短くすることで、オンのときには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることができる。
【０１４９】
また、具体的に、ｓ−ｃｈａｎｎｅｌ構造の場合、トランジスタがオンとなるような電位を導電膜３０７に与えたときは、当該端部を介して導電膜３０４と導電膜３０５の間に流れる電流を大きくすることができる。当該電流は、トランジスタの電界効果移動度とオン電流の増大に寄与する。そして、酸化物半導体膜３０３ｂの端部と、導電膜３０７とが重なることで、酸化物半導体膜３０３ｂにおいてキャリアの流れる領域が、絶縁膜３０６に近い酸化物半導体膜３０３ｂの界面近傍のみでなく、酸化物半導体膜３０３ｂの広い範囲においてキャリアが流れるため、トランジスタにおけるキャリアの移動量が増加する。この結果、トランジスタのオン電流が大きくなる共に、電界効果移動度が高くなり、代表的には電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではなく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移動度である。
【０１５０】
また、表示装置などに用いるトランジスタのチャネル長は、１０μｍ以下であると好ましい。また、記憶装置などに用いるトランジスタのチャネル長を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とし、かつ、トランジスタのチャネル幅を、好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下とする。本発明の一態様に係るトランジスタは、チャネル幅が上記のように縮小していても、ｓ−ｃｈａｎｎｅｌ構造を有することでオン電流を高めることができる。
【０１５１】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０１５２】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１５３】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０１５４】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１５５】
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１５６】
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１５７】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１５８】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５９】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１６０】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０１６１】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０１６２】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１６３】
次に、微結晶酸化物半導体膜について説明する。
【０１６４】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０１６５】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１６６】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１６７】
次に、非晶質酸化物半導体膜について説明する。
【０１６８】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０１６９】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０１７０】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０１７１】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０１７２】
ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０１７３】
なお、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０１７４】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１７５】
また、本実施の形態のトランジスタは、チャネル幅１μｍあたりのリーク電流が、１×１０−１６Ａ未満好ましくは１×１０−１８Ａ未満のとき、Ｓ値は１２０ｍＶ／ｄｅｃ未満である部分を有すると好ましく、１００ｍＶ／ｄｅｃ未満である部分を有するとさらに好ましい。
【０１７６】
また、酸化物半導体膜に適用可能な酸化物の一例として、Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶構造を示し、各結晶構造に対応する電子および正孔の有効質量を計算により算出した結果を示す。
【０１７７】
計算には、図２２に示す結晶構造を仮定した。なお、図中には酸素を除いた各元素の原子数比を示す。
【０１７８】
計算は、第一原理電子状態計算パッケージＣＡＳＴＥＰを用いた。計算条件は、表１に示すとおりである。
【０１７９】
【表１】
2016027629.tif 000008
【０１８０】
ここで、最適化後の構造における格子定数を表２に示す。
【０１８１】
【表２】
2016027629.tif 000009
【０１８２】
次に、電子の有効質量（ｍｅ＊）および正孔の有効質量（ｍｈ＊）を、Ｅ−ｋ分散曲線におけるバンド端を二次関数でフィッティングすることで導出した。結果を表３に示す。
【０１８３】
【表３】
2016027629.tif 000010
【０１８４】
上に示したように、仮定した結晶構造を有するＩｎ−Ｇａ−Ｚｎ酸化物において、電子の有効質量に対して、正孔の有効質量は非常に大きいことがわかる。即ち、酸化物中で正孔が動きにくいことが示唆される。
【０１８５】
上記より、酸化物半導体膜の電子の有効質量は０．１以上０．４以下であり、酸化物半導体膜の正孔の有効質量は、酸化物半導体膜の電子の有効質量の１０倍以上であると好ましい。
【０１８６】
したがって、該酸化物をトランジスタの半導体膜に用いたとき、正孔がドレインからトンネルすることで流れるリーク電流が生じにくい。即ち、該トランジスタはオフ電流が小さいトランジスタであることがわかる。
【０１８７】
なお、本実施の形態に示す構成および方法などは、他の実施の形態および実施例に示す構成および方法などと適宜組み合わせて用いることができる。
【０１８８】
（実施の形態３）
本実施の形態では、本発明の一態様のトランジスタを利用した回路の一例について図面を参照して説明する。
【０１８９】
［断面構造］
図９（Ａ）に本発明の一態様の半導体装置の断面図を示す。図９（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ２２００を有し、上部に第２の半導体材料を用いたトランジスタ２１００を有している。トランジスタ２１００には先の実施の形態で説明したトランジスタを用いることができ、図９（Ａ）ではトランジスタ２１００として、実施の形態２で示したトランジスタ３００を適用した例を示している。なお、一点鎖線より左側がトランジスタのチャネル長方向の断面、右側がチャネル幅方向の断面である。
【０１９０】
なお、トランジスタ２１００にバックゲートを設けた構成であってもよい。
【０１９１】
第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
【０１９２】
トランジスタ２２００は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。また、酸化物半導体を用いた本発明の一態様のトランジスタを用いるほかは、用いる材料や構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１９３】
図９（Ａ）に示す構成では、トランジスタ２２００の上部に、絶縁膜２２０１、絶縁膜２２０７を介してトランジスタ２１００が設けられている。また、トランジスタ２２００とトランジスタ２１００の間には、複数の配線２２０２が設けられている。また、各種絶縁膜に埋め込まれた複数のプラグ２２０３により、上層と下層にそれぞれ設けられた配線や電極が電気的に接続されている。また、トランジスタ２１００を覆う絶縁膜２２０４と、絶縁膜２２０４上に配線２２０５と、トランジスタ２１００の一対の電極と同一の導電膜を加工して得られた配線２２０６と、が設けられている。
【０１９４】
このように、２種類のトランジスタを積層することにより、回路の占有面積が低減され、より高密度に複数の回路を配置することができる。
【０１９５】
ここで、下層に設けられるトランジスタ２２００にシリコン系半導体材料を用いた場合、トランジスタ２２００の半導体膜の近傍に設けられる絶縁膜中の水素はシリコンのダングリングボンドを終端し、トランジスタ２２００の信頼性を向上させる効果がある。一方、上層に設けられるトランジスタ２１００に酸化物半導体を用いた場合、トランジスタ２１００の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ２１００の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ２２００の上層に酸化物半導体を用いたトランジスタ２１００を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜２２０７を設けることは特に効果的である。絶縁膜２２０７により、下層に水素を閉じ込めることでトランジスタ２２００の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ２１００の信頼性も同時に向上させることができる。
【０１９６】
絶縁膜２２０７としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
【０１９７】
また、酸化物半導体膜を含んで構成されるトランジスタ２１００を覆うように、トランジスタ２１００上に水素の拡散を防止する機能を有するブロック膜２２０８を形成することが好ましい。ブロック膜２２０８としては、絶縁膜２２０７と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ２１００を覆うブロック膜２２０８として酸化アルミニウム膜を用いることで、トランジスタ２１００に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。
【０１９８】
なお、トランジスタ２２００は、プレーナ型のトランジスタだけでなく、様々なタイプのトランジスタとすることができる。例えば、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。その場合の断面図の例を、図９（Ｄ）に示す。半導体基板２２１１の上に、絶縁膜２２１２が設けられている。半導体基板２２１１は、先端の細い凸部（フィンともいう）を有する。なお、凸部の上には、絶縁膜が設けられていてもよい。その絶縁膜は、凸部を形成するときに、半導体基板２２１１がエッチングされないようにするためのマスクとして機能するものである。なお、凸部は、先端が細くなくてもよく、例えば、略直方体の凸部であってもよいし、先端が太い凸部であってもよい。半導体基板２２１１の凸部の上には、ゲート絶縁膜２２１４が設けられ、その上には、ゲート電極２２１３が設けられている。なお、本実施の形態では、ゲート電極２２１３は２層構造であるがこれに限られず、単層でも３層以上でもよい。半導体基板２２１１には、ソース領域およびドレイン領域２２１５が形成されている。なお、ここでは、半導体基板２２１１が、凸部を有する例を示したが、本発明の一態様に係る半導体装置は、これに限定されない。例えば、ＳＯＩ基板を加工して、凸部を有する半導体領域を形成しても構わない。
【０１９９】
［回路構成例］
上記構成において、トランジスタ２１００やトランジスタ２２００の電極の接続構成を異ならせることにより、様々な回路を構成することができる。以下では、本発明の一態様の半導体装置を用いることにより実現できる回路構成の例を説明する。
【０２００】
〔ＣＭＯＳ回路〕
図９（Ｂ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、且つそれぞれのゲートを接続した、いわゆるＣＭＯＳ回路の構成を示している。
【０２０１】
なお、トランジスタ２２００は、インバータ回路を構成しているが、本発明の一態様は、これに限定されない。別の回路を構成してもよい。また、トランジスタ２２００以外の素子も半導体基板２２１１に形成してもよい。たとえば、半導体基板２２１１に、容量素子、ダイオード、フォトダイオード、抵抗素子、などを形成してもよい。フォトダイオードを形成する場合、裏面照射型イメージセンサとなるような構成としてもよい。つまり、半導体基板２２１１の裏側から光を照射するようにしてもよい。なお、イメージセンサを構成する場合、半導体基板２２１１には、フォトダイオードと接続されたトランジスタを形成してもよい。ただし、本発明の一態様は、これに限定されない。フォトダイオードと接続されるトランジスタを、半導体基板２２１１には形成しなくてもよい。フォトダイオードと接続されるトランジスタは、トランジスタ２１００のように、半導体基板２２１１の上方に形成してもよい。
【０２０２】
〔アナログスイッチ〕
また、図９（Ｃ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるアナログスイッチとして機能させることができる。
【０２０３】
〔記憶装置の例〕
本発明の一態様であるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図１０に示す。
【０２０４】
図１０（Ａ）に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いることができる。
【０２０５】
図１０（Ｂ）に図１０（Ａ）に示す半導体装置の断面図を示す。当該断面図の半導体装置では、トランジスタ３３００にバックゲートを設けた構成を示している。
【０２０６】
トランジスタ３３００は、酸化物半導体を有する半導体膜にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２０７】
図１０（Ａ）において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極は、トランジスタ３３００のソース電極またはドレイン電極の他方、および容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
【０２０８】
図１０（Ａ）に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２０９】
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲートに与えられた電荷が保持される（保持）。
【０２１０】
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲートの電荷は長時間にわたって保持される。
【０２１１】
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲートに保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
【０２１２】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲートの状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、ゲートの状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
【０２１３】
図１０（Ｃ）に示す半導体装置は、トランジスタ３２００を設けていない点で図１０（Ａ）と相違している。この場合も上記と同様の動作により情報の書き込みおよび保持動作が可能である。
【０２１４】
次に、情報の読み出しについて説明する。トランジスタ３３００がオン状態となると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の第１の端子の電位（あるいは容量素子３４００に蓄積された電荷）によって、異なる値をとる。
【０２１５】
例えば、容量素子３４００の第１の端子の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の第３の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２１６】
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
【０２１７】
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体材料が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体材料が適用されたトランジスタを駆動回路上に積層して設ける構成とすればよい。
【０２１８】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２１９】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２２０】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２２１】
（実施の形態４）
本実施の形態では、先の実施の形態で説明したトランジスタ、または記憶装置を含むＲＦデバイスタグについて、図１１を参照して説明する。
【０２２２】
本実施の形態におけるＲＦデバイスタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦデバイスタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
【０２２３】
ＲＦデバイスタグの構成について図１１を用いて説明する。図１１は、ＲＦデバイスタグの構成例を示すブロック図である。
【０２２４】
図１１に示すようにＲＦデバイスタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。またＲＦデバイスタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦデバイスタグ８００は、そのいずれの方式に用いることも可能である。
【０２２５】
次に、各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０２２６】
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
【０２２７】
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。
【０２２８】
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０２２９】
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
【０２３０】
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦデバイスタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
【０２３１】
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦデバイスタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
【０２３２】
なお、チャネル部に酸化物半導体膜を有するトランジスタにおいて、オフ電流が極めて小さいということを利用する記憶回路の場合には、情報を保持する期間において、トランジスタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタのしきい値電圧がシフトして、トランジスタがノーマリーオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、記憶回路の場合に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧が記憶回路に供給されているとしても、実質的には、記憶回路は不揮発性であると表現することができる。
【０２３３】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２３４】
（実施の形態５）
本実施の形態では、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
【０２３５】
図１２は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
【０２３６】
図１２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
【０２３７】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２３８】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２３９】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０２４０】
図１２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
【０２４１】
図１２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
【０２４２】
図１３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
【０２４３】
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９の第１ゲートが抵抗等の負荷を介して接地される構成とする。
【０２４４】
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
【０２４５】
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
【０２４６】
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
【０２４７】
トランジスタ１２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
【０２４８】
なお、図１３におけるトランジスタ１２０９では第２ゲート（第２のゲート電極：バックゲート）を有する構成を図示している。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ１２０９のソース電位よりも小さい電位などが選ばれる。このとき、制御信号ＷＥ２は、トランジスタ１２０９のしきい値電圧を制御するための電位信号であり、トランジスタ１２０９のＩｃｕｔ（Ｖｇ＝０Ｖにおけるドレイン電流）をより低減することができる。また、制御信号ＷＥ２は、制御信号ＷＥと同じ電位信号であってもよい。なお、トランジスタ１２０９としては、第２ゲートを有さないトランジスタを用いることもできる。
【０２４９】
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図１３では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
【０２５０】
なお、図１３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
【０２５１】
また、図１３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体膜で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体膜で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
【０２５２】
図１３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
【０２５３】
本発明の一態様のける半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
【０２５４】
また、酸化物半導体膜にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体膜にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【０２５５】
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
【０２５６】
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
【０２５７】
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
【０２５８】
本実施の形態では、記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦデバイス（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
【０２５９】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２６０】
（実施の形態６）
本実施の形態では、本発明の一態様のトランジスタを利用した表示装置の構成例について説明する。
【０２６１】
［構成例］
図１４（Ａ）は、本発明の一態様の表示装置の上面図であり、図１４（Ｂ）は、本発明の一態様の表示装置の画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図１４（Ｃ）は、本発明の一態様の表示装置の画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
【０２６２】
画素部に配置するトランジスタは、先の実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に先の実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
【０２６３】
アクティブマトリクス型表示装置の上面図の一例を図１４（Ａ）に示す。表示装置の基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、および第２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０２６４】
図１４（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７００の外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。なお、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線駆動回路７０４のいずれかが基板７００上に実装された構成や基板７００の外部に設けられた構成としてもよい。
【０２６５】
〔液晶表示装置〕
また、画素の回路構成の一例を図１４（Ｂ）に示す。ここでは、一例としてＶＡ型液晶表示装置の画素に適用することができる画素回路を示す。
【０２６６】
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を独立して制御できる。
【０２６７】
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線７１４は、トランジスタ７１６とトランジスタ７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は先の実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示装置を提供することができる。
【０２６８】
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
【０２６９】
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７のゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミングを異ならせ、液晶の配向を制御できる。
【０２７０】
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
【０２７１】
マルチドメイン設計では、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
【０２７２】
なお、図１４（Ｂ）に示す画素回路は、これに限定されない。例えば、図１４（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
【０２７３】
〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図１４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。
【０２７４】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２７５】
図１４（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
【０２７６】
適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。
【０２７７】
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素子７２４および容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲート電極層が走査線７２６に接続され、第１電極（ソース電極層およびドレイン電極層の一方）が信号線７２５に接続され、第２電極（ソース電極層およびドレイン電極層の他方）が駆動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上に形成される共通電位線と電気的に接続される。
【０２７８】
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２には先の実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示装置を提供することができる。
【０２７９】
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線７２７に設定される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
【０２８０】
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省略できる。
【０２８１】
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジスタ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用トランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
【０２８２】
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２４の順方向電圧に駆動用トランジスタ７２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させるために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２８３】
なお、画素回路の構成は、図１４（Ｃ）に示す画素構成に限定されない。例えば、図１４（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
【０２８４】
図１４で例示した回路に先の実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
【０２８５】
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置の一例としては、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッターボタン方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有するものがある。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
【０２８６】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２８７】
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を適用した表示モジュールについて、図１５を用いて説明を行う。
【０２８８】
図１５に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。なお、バックライトユニット８００７、バッテリー８０１１、タッチパネル８００４などは、設けられない場合もある。
【０２８９】
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
【０２９０】
上部カバー８００１および下部カバー８００２は、タッチパネル８００４および表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０２９１】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネル機能を付加することも可能である。または、表示パネル８００６の各画素内にタッチセンサ用電極を設け、静電容量方式式のタッチパネル機能を付加することも可能である。また、表示パネル８００６に位置入力装置としての機能が付加された表示モジュールを用いるようにしても良い。なお、位置入力装置としての機能は、表示パネル８００６にタッチパネル８００４を設けることで付加することができる。
【０２９２】
バックライトユニット８００７は、光源８００８を有する。光源８００８をバックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０２９３】
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０から発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
【０２９４】
プリント基板８０１０は、電源回路、ビデオ信号およびクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１であってもよい。なお、商用電源を用いる場合には、バッテリー８０１１を省略することができる。
【０２９５】
また、表示モジュール８０００には、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０２９６】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【０２９７】
（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１６に示す。
【０２９８】
図１６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２９９】
図１６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０３００】
図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
【０３０１】
図１６（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３等を有する。表示部９３２はタッチパネルとなっていてもよい。
【０３０２】
図１６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。
【０３０３】
図１６（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
【０３０４】
なお、本実施の形態は、本明細書で示す他の実施の形態または実施例と適宜組み合わせることができる。
【０３０５】
（実施の形態９）
本実施の形態では、本発明の一態様に係るＲＦデバイスの使用例について図１７を用いながら説明する。ＲＦデバイスの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１７（Ａ）参照）、乗り物類（自転車等、図１７（Ｂ）参照）、包装用容器類（包装紙やボトル等、図１７（Ｃ）参照）、記録媒体（ＤＶＤやビデオテープ等身の回り品（鞄や眼鏡等、図１７（Ｄ）参照）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１７（Ｅ）、図１７（Ｆ）参照）等に設けて使用することができる。
【０３０６】
本発明の一態様に係るＲＦデバイス４０００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦデバイス４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦデバイス４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦデバイスを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦデバイスを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
【０３０７】
以上のように、本発明の一態様に係わるＲＦデバイスを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
【０３０８】
なお、本実施の形態は、本明細書で示す他の実施の形態および実施例と適宜組み合わせることができる。
【実施例１】
【０３０９】
本実施例では、本発明の一態様の図１に示す半導体装置１５０を用いてサブスレッショルドリーク電流の値を算出した結果を示す。
【０３１０】
まず、図１の半導体装置１５０のノードＦＮに情報（電荷）を書き込み、トランジスタ１００をオフしてノードＦＮに情報を保持する。
【０３１１】
一定時間の間、ノードＦＮに情報を保持した後、読み出し動作を行い、配線１１４が接続される判別回路等の電圧（電圧値ＶＲＭ）に対し、トランジスタ１０２がオンするかどうかを確認し、時間変動における電圧値ＶＲＭをプロットした。
【０３１２】
なお、本実施例では、測定温度を８５℃、配線１１１の電圧を０Ｖ、−０．１Ｖ、−０．２Ｖ、−０．３Ｖまたは−０．４Ｖ、書き込み電圧を１．８Ｖとして測定した。
【０３１３】
また、図１の半導体装置１５０のトランジスタ１００は、図３（Ａ）に示す構造であり、トランジスタ１００のゲート電極２０１の容量値は３．６３×１０−９Ｆ／ｃｍ２、トランジスタ１００の酸化物半導体膜２０３の容量値は６．６４×１０−７Ｆ／ｃｍ２、トランジスタ１００の酸化物半導体膜２０４の容量値は６．６４×１０−７Ｆ／ｃｍ２、トランジスタ１００の酸化物半導体膜２０６の容量値は２．６６×１０−６Ｆ／ｃｍ２、トランジスタ１００のゲート電極２０８の容量値は１．８２×１０−７Ｆ／ｃｍ２であった。
【０３１４】
さらに、上記の測定をモジュール１つに含まれる１０２４Ｂｉｔに対し、並列で同時に測定した。それぞれの時間変動を０％ｆａｉｌ（１Ｂｉｔでもエラーになった場合）から１００％ｆａｉｌ（全Ｂｉｔがエラーになった場合）までの５条件（０％ｆａｉｌ、１０％ｆａｉｌ、５０％ｆａｉｌ、９０％ｆａｉｌ、１００％ｆａｉｌ）において測定した。
【０３１５】
配線１１１の電圧が０Ｖのときの測定結果を図１８（Ａ）に示す。図１８（Ａ）の縦軸は判別回路の電圧ＶＲＭ［Ｖ］であり、横軸は時間である。また、図１８（Ａ）の結果および実施の形態１の数式１よりサブスレッショルドリーク電流（以降、リーク電流ともいう）の値を求めた結果を図１８（Ｂ）に示す。図１８（Ｂ）の縦軸はリーク電流［Ａ］である。
【０３１６】
図１８（Ｂ）より、リーク電流は、最も悪い値である０％ｆａｉｌの場合で１．２×１０−１６Ａ、最もよい値である１００％ｆａｉｌの場合で５．４×１０−１８Ａ、中間値である５０％ｆａｉｌの場合で１．１×１０−１７Ａであり、外挿法で求めたリーク電流の値（１×１０−１６Ａ以上１×１０−１５Ａ以下）よりも１／１００以上１／１０以下ほどの値であることが確認できた。
【０３１７】
また、上記の電荷保持評価でサブスレッショルドリーク電流の値を求める手法において、さらに配線１１１の電圧を、−０．１Ｖ、−０．２Ｖ、−０．３Ｖまたは−０．４Ｖの場合も同様にサブスレッショルドリーク電流の値を求め、トランジスタ１００の疑似的なＩｄ−Ｖｇ特性を得ることができ、Ｓ値を求めることができる。トランジスタ１００の疑似的なＩｄ−Ｖｇ特性を図１９に示す。なお、図中のＩｄ−Ｖｇ特性は、５０％ｆａｉｌの場合での値である。
【０３１８】
配線１１１の電圧（Ｖｇ）が小さくなるほど電流値が低くなるサブスレッショルドリーク電流の傾向が確認できた。
【０３１９】
さらに得られたサブスレッショルドリーク電流の値と通常の測定器で得られる電流値が１×１０−１４Ａ以上におけるＩｄ−Ｖｇ特性とを組み合わせた結果、実施の形態１で記載した外挿法によるサブスレッショルドリーク電流の値と通常の測定器で得られる電流値が１×１０−１４Ａ以上におけるＩｄ−Ｖｇ特性とを組み合わせた結果を図２０に示す。測定は同一条件で３サンプル行った。図２０中の太い実線は通常の測定器で得られるＩｄ−Ｖｇ特性、細い実線は電荷保持評価で得られたサブスレッショルドリーク電流の値、細い点線は外挿法によりによるサブスレッショルドリーク電流の値である。
【０３２０】
図２０より、外挿法によるサブスレッショルドリーク電流の値よりも電荷保持評価より得られたサブスレッショルドリーク電流の値は低いことが確認できた。また、通常の測定器で得られるＩｄ−Ｖｇ特性と電荷保持評価より得られたサブスレッショルドリーク電流の特性を線（図中の太い一点鎖線）で結ぶと、その傾きは非常に小さく、Ｓ値に換算すると７０ｍＶ／ｄｅｃ以上８０ｍＶ／ｄｅｃ以下となることが分かった。
【実施例２】
【０３２１】
本実施例では、図３（Ａ）に示した構造の酸化物半導体膜２０６とゲート絶縁膜２０７との界面における電子トラップ準位の有無によるＩｄ−Ｖｇ特性について、計算を行った。また、得られたＩｄ−Ｖｇ特性から各ゲート電圧（Ｖｇ）におけるＳ値を算出した。
【０３２２】
計算条件について説明する。計算には、ＳＩＬＶＡＣＯのＡＴＬＡＳを用い、表１に示す条件にて行った。
【０３２３】
【表４】
2016027629.tif 000011
【０３２４】
なお、表中のオーバーラップ領域とは、ゲート電極２０８とソース電極２０５ａまたはドレイン電極２０５ｂが互いに重なる領域をいう。
【０３２５】
また、電子トラップ準位はガウス分布型アクセプタ準位を酸化物半導体膜２０６とゲート絶縁膜２０７との界面に仮定した。界面の電子トラップ準位は以下の式で表される。
【０３２６】
【数６】
2016027629.tif 000012
【０３２７】
ここで、Ｎｇａはピーク位置の状態密度、Ｗｇａは特性減衰エネルギー、Ｅｇａは伝導帯下端Ｅｃからピーク位置までのエネルギー深さ、εはＥｃからのエネルギー深さを示している。
【０３２８】
本計算では、Ｎｇａを１×１０１２［ｃｍ−２・ｅＶ−１］、Ｗｇａを０．３［ｅＶ］、Ｅｇａを０．５［ｅＶ］とした。なお、ドレイン電圧Ｖｄが０．１Ｖと１．８Ｖの２条件とトラップの有無の２条件についてＩｄ−Ｖｇ特性を得た。
【０３２９】
図２１（Ａ）に計算により得たＩｄ−Ｖｇ特性を示す。また、図２１（Ａ）からＳ値のゲート電圧（Ｖｇ）依存性を図２１（Ｂ）に示す。
【０３３０】
図２１（Ｂ）よりトラップがない場合（図中の実線）、Ｓ値はサブスレッショルド領域において６５ｍＶ／ｄｅｃの一定の値であることが確認できた。また、トラップがある場合（図中の点線）、Ｓ値はゲート電圧（Ｖｇ）を十分小さくすればトラップがない場合と一致するが、ゲート電圧（Ｖｇ）が大きくなるとサブスレッショルド領域でもＳ値は増加することが確認できた。また、図２１（Ａ）および図２１（Ｂ）より、トラップされた電子密度が大きくなるにつれてリーク電流およびＳ値が大きくなることが示唆された。
【符号の説明】
【０３３１】
１００    トランジスタ
１０１    トランジスタ
１０２    トランジスタ
１０３    容量素子
１１１    配線
１１２    配線
１１３    配線
１１４    配線
１１５    配線
１５０    半導体装置
２０１    ゲート電極
２０２    下地絶縁膜
２０３    酸化物半導体膜
２０４    酸化物半導体膜
２０５ａ    ソース電極
２０５ｂ    ドレイン電極
２０６    酸化物半導体膜
２０７    ゲート絶縁膜
２０８    ゲート電極
３００    トランジスタ
３００ａ    トランジスタ
３００ｂ    トランジスタ
３００ｃ    トランジスタ
３０１    基板
３０２    絶縁膜
３０３ａ    酸化物半導体膜
３０３ｂ    酸化物半導体膜
３０３ｃ    酸化物半導体膜
３０４    導電膜
３０５    導電膜
３０６    絶縁膜
３０７    導電膜
３０８    絶縁膜
３０９    絶縁膜
３１０    絶縁膜
３１１    絶縁膜
３１２    絶縁膜
７００    基板
７０１    画素部
７０２    走査線駆動回路
７０３    走査線駆動回路
７０４    信号線駆動回路
７１０    容量配線
７１２    ゲート配線
７１３    ゲート配線
７１４    データ線
７１６    トランジスタ
７１７    トランジスタ
７１８    液晶素子
７１９    液晶素子
７２０    画素
７２１    スイッチング用トランジスタ
７２２    駆動用トランジスタ
７２３    容量素子
７２４    発光素子
７２５    信号線
７２６    走査線
７２７    電源線
７２８    共通電極
８００    ＲＦデバイスタグ
８０１    通信器
８０２    アンテナ
８０３    無線信号
８０４    アンテナ
８０５    整流回路
８０６    定電圧回路
８０７    復調回路
８０８    変調回路
８０９    論理回路
８１０    記憶回路
８１１    ＲＯＭ
９０１    筐体
９０２    筐体
９０３    表示部
９０４    表示部
９０５    マイクロフォン
９０６    スピーカー
９０７    操作キー
９０８    スタイラス
９１１    筐体
９１２    筐体
９１３    表示部
９１４    表示部
９１５    接続部
９１６    操作キー
９２１    筐体
９２２    表示部
９２３    キーボード
９２４    ポインティングデバイス
９３１    筐体
９３２    表示部
９３３    リストバンド
９４１    筐体
９４２    筐体
９４３    表示部
９４４    操作キー
９４５    レンズ
９４６    接続部
９５１    車体
９５２    車輪
９５３    ダッシュボード
９５４    ライト
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
１２００    記憶素子
１２０１    回路
１２０２    回路
１２０３    スイッチ
１２０４    スイッチ
１２０６    論理素子
１２０７    容量素子
１２０８    容量素子
１２０９    トランジスタ
１２１０    トランジスタ
１２１３    トランジスタ
１２１４    トランジスタ
１２２０    回路
２１００    トランジスタ
２２００    トランジスタ
２２０１    絶縁膜
２２０２    配線
２２０３    プラグ
２２０４    絶縁膜
２２０５    配線
２２０６    配線
２２０７    絶縁膜
２２０８    ブロック膜
２２１１    半導体基板
２２１２    絶縁膜
２２１３    ゲート電極
２２１４    ゲート絶縁膜
２２１５    ドレイン領域
３００１    配線
３００２    配線
３００３    配線
３００４    配線
３００５    配線
３２００    トランジスタ
３３００    トランジスタ
３４００    容量素子
４０００    ＲＦデバイス
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    表示パネル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
2016027629.tif 000013
【図２】
2016027629.tif 000014
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2016027629.tif 000029
【図１９】
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【図１８】
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【図２０】
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【図２１】
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【図２２】
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