(57)【要約】【課題】ＲｅＲＡＭへの書込みにおいて過書込みを抑制しつつ十分に高抵抗化もしくは低抵抗化する。【解決手段】抵抗変化素子を含むメモリセルと、前記メモリセルに対して、高抵抗状態とするためにＯｆｆ書込みパルスＰｏｆｆを印加するＯｆｆ書込み処理と、低抵抗状態とするためにＯｎ書込みパルスを印加するＯｎ書込み処理とを行う制御回路とを有する。前記制御回路は、前記メモリセルが低抵抗状態の場合において、Ｏｆｆ書込みパルスＰｏｆｆを印加した後、高抵抗状態もしくは低抵抗状態のいずれであるかを読み出すベリファイ処理のための読取りパルスを印加し、前記ベリファイ処理の結果、前記メモリセルが高抵抗状態ではない場合に、Ｏｎ書込みパルスＰｏｎからなるリセットパルスを印加した後、パルス幅を長くしたＯｆｆ書込みパルスＰｏｆｆを印加して、その後前記ベリファイ処理を行う。【選択図】図７
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【特許請求の範囲】
【請求項１】
抵抗変化素子を含むメモリセルと、
前記メモリセルに対して、前記メモリセルの状態を前記抵抗変化素子の抵抗値が第１の基準を満たす第１の抵抗状態とするために第１の書込みパルスを印加する第１の書込み処理と、第２の基準を満たす第２の抵抗状態とするために前記第１の書込みパルスとは逆極性の第２の書込みパルスを印加する第２の書込み処理と、を行う制御回路と、を有し、
前記制御回路は、
前記メモリセルが前記第２の抵抗状態の場合において、前記メモリセルに対して、前記第１の書込みパルスを印加した後、前記抵抗変化素子が前記第１の抵抗状態もしくは前記第２の抵抗状態のいずれであるかを読み出すベリファイ処理のための読取りパルスを印加し、
前記ベリファイ処理の結果、前記メモリセルが前記第１の抵抗状態ではない場合に、前記メモリセルに対して、前記第２の書込みパルスからなるリセットパルスを印加した後、直前に印加した前記第１の書込みパルスよりもパルス幅を長くした前記第１の書込みパルスを印加して、その後前記ベリファイ処理を行う、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記制御回路は、前記リセットパルスとして前記第２の書込みパルスよりも弱いパルスを印加する、半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記制御回路は、前記リセットパルスとして前記第２の書込みパルスよりも電圧振幅が小さいパルスを印加する、半導体記憶装置。
【請求項４】
請求項２に記載の半導体記憶装置において、
前記制御回路は、前記リセットパルスを印加する際に、前記第２の書込みパルスを印加する際よりも書込み用の電流が小さくなるようにする、半導体記憶装置。
【請求項５】
請求項２に記載の半導体記憶装置において、
前記制御回路は、前記リセットパルスとして前記第２の書込みパルスよりもパルス幅が短いパルスを印加する、半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
前記制御回路は、前記ベリファイ処理の結果、前記メモリセルが前記第１の抵抗状態ではない場合に、直前に印加した前記第１の書込みパルスのパルス幅に対して所定の値を加算してパルス幅を長くする、半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
前記制御回路は、前記ベリファイ処理の結果、前記メモリセルが前記第１の抵抗状態ではない場合に、直前に印加した前記第１の書込みパルスのパルス幅に対して所定の値を乗算してパルス幅を長くする、半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
前記制御回路は、前記ベリファイ処理の結果、前記メモリセルが前記第１の抵抗状態ではない場合に、前記メモリセルに対して、前記第２の書込みパルスからなるリセットパルスを印加した後、直前に印加した前記第１の書込みパルスと同じパルスを印加してその後前記ベリファイ処理を行うことを所定回数繰返し、しかる後でも前記第1の書込みが成功しなかった場合に、直前に印加した前記第１の書込みパルスよりもパルス幅を長くした前記第１の書込みパルスを印加して、その後前記ベリファイ処理を行う、半導体記憶装置。
【請求項９】
請求項１に記載の半導体記憶装置において、
前記第１の抵抗状態は、前記抵抗変化素子の抵抗値が第１の基準値以上である状態であり、前記第２の抵抗状態は、前記抵抗変化素子の抵抗値が第２の基準値未満である状態である、半導体記憶装置。
【請求項１０】
請求項１に記載の半導体記憶装置において、
前記第１の抵抗状態は、前記抵抗変化素子の抵抗値が第１の基準値未満である状態であり、前記第２の抵抗状態は、前記抵抗変化素子の抵抗値が第２の基準値以上である状態である、半導体記憶装置。
【請求項１１】
請求項１０に記載の半導体記憶装置において、
前記制御回路は、前記ベリファイ処理の結果、前記メモリセルが前記第１の抵抗状態ではない場合に、前記メモリセルに対して、前記第２の書込みパルスからなるリセットパルスを印加した後、直前に前記第１の書込みパルスを印加した際よりも印加回数を多くして前記第１の書込みパルスを印加し、その後前記ベリファイ処理を行う、半導体記憶装置。
【請求項１２】
請求項１に記載の半導体記憶装置において、
前記制御回路は、前記第１の書込みパルスの印加と前記ベリファイ処理とを所定の回数繰り返しても前記メモリセルが前記第１の抵抗状態とならない場合に、前記第１の書込みパルスの電圧振幅を大きくし、前記第１の書込みパルスのパルス幅を初期化した上で、前記第１の書込みパルスの印加と前記ベリファイ処理とを繰り返す、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に関し、特に、抵抗変化素子を用いた半導体記憶装置に適用可能な技術である。
【背景技術】
【０００２】
特許文献１（特開２０１３−２００９２２号公報）には、ＲｅＲＡＭ（抵抗変化型メモリ）において、低抵抗状態とする際に、書込みパルスの印加とベリファイ読出しの実施後、抵抗値が所望の値に達していなかった場合に、所望の抵抗値になるまで、逆極性パルス印加→再書込みパルス印加→ベリファイ読出しという一連の処理を繰り返すベリファイ書込み方法が記載されている。また、特許文献２（特開平０６−６０６７４号公報）や特許文献３（特開２００５−４４４５４号公報）には、同極性の書込みパルスの印加時間を増加させながら行うベリファイ書込み方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−２００９２２号公報
【特許文献２】特開平０６−６０６７４号公報
【特許文献３】特開２００５−４４４５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献２、３に記載された方法では、ＲｅＲＡＭに適用した場合、書込みパルスの印加によっていったん高抵抗でも低抵抗でもない中途半端な抵抗状態になると、同じ極性の書込みパルスを重ねて印加してもスイッチングに必要な十分な電流もしくは電圧がかからなくなり、抵抗状態を変化させることが困難となる場合があるという課題を有する。
【０００５】
一方、特許文献１に記載された方法では、ベリファイ読出しの後に逆極性のパルスを印加することで上記の課題に対応することが可能である。しかしながら、書込みパルスの電圧を順次増加させたり、パルス幅を順次増加させたりする場合（もしくはこれらを一定とする場合）に、逆極性のパルスもこれに対応して同様に電圧やパルス幅を順次増加させる（もしくはこれらを一定とする）ものとなっている。従って、書込みを繰り返す試行の中で書込みパルスの電圧やパルス幅を順次増加させていくことにより得られる効果を十分に発揮することができない。すなわち、低抵抗化書込みの際に逆極性の書込みとのバランスを順次変化させて条件を変化させつつ試行を繰り返すことで最適な条件での書込みを行う、というベリファイ効果を十分に発揮することができないという課題を有する。
【０００６】
また、低抵抗化書込み（Ｏｎ書込み）時の動作のみしか記載されておらず、高抵抗化書込み（Ｏｆｆ書込み）時への適用の可否等については何ら記載されていない。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による半導体記憶装置は、抵抗変化素子を含むメモリセルと、前記メモリセルに対して、前記メモリセルの状態を前記抵抗変化素子の抵抗値が第１の基準を満たす第１の抵抗状態とするために第１の書込みパルスを印加する第１の書込み処理と、第２の基準を満たす第２の抵抗状態とするために前記第１の書込みパルスとは逆極性の第２の書込みパルスを印加する第２の書込み処理と、を行う制御回路を有する。
【０００９】
前記制御回路は、前記メモリセルが前記第２の抵抗状態の場合において、前記メモリセルに対して、前記第１の書込みパルスを印加した後、前記抵抗変化素子が前記第１の抵抗状態もしくは前記第２の抵抗状態のいずれであるかを読み出すベリファイ処理のための読取りパルスを印加し、前記ベリファイ処理の結果、前記メモリセルが前記第１の抵抗状態ではない場合に、前記メモリセルに対して、前記第２の書込みパルスからなるリセットパルスを印加した後、直前に印加した前記第１の書込みパルスよりもパルス幅を長くした前記第１の書込みパルスを印加して、その後前記ベリファイ処理を行う。
【発明の効果】
【００１０】
上記一実施の形態によれば、ＲｅＲＡＭにおいて過書込みを抑制しつつ十分に高抵抗化もしくは低抵抗化することを可能とする。
【図面の簡単な説明】
【００１１】
【図１】ＲｅＲＡＭで用いる抵抗変化素子の構造例について概要を示した図である。
【図２】メモリセルの構成例について概要を示した図である。
【図３】抵抗変化素子の特性の例を示した図である。
【図４】ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。
【図５】書込みもしくは読出し時の各線に対する電圧の印加パターンを示した図である。
【図６】メモリセルをＯｆｆ状態とするベリファイ書込みを行う際の通常の印加電圧の波形例を示した図である。
【図７】本発明の実施の形態１におけるメモリセルをＯｆｆ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。
【図８】本発明の実施の形態１におけるベリファイ書込みの手順の例を示したフローチャートである。
【図９】メモリセルの特性のばらつきによりＯｆｆ書込みが失敗する場合の概念について説明する図である。
【図１０】再書込みを行う前に逆極性の書込みパルスを印加しない場合に想定される抵抗変化素子の状態の例を示した図である。
【図１１】本発明の実施の形態１における再書込みを行う前に逆極性の書込みパルスを印加した場合に想定される抵抗変化素子の状態の例を示した図である。
【図１２】本発明の実施の形態１におけるベリファイ書込みの手法をＯｆｆ書込みに適用した場合の効果の例を示す図である。
【図１３】本発明の実施の形態１におけるメモリセルをＯｎ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。
【図１４】本発明の実施の形態２におけるメモリセルをＯｆｆ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。
【図１５】本発明の実施の形態２におけるメモリセルをＯｎ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。
【図１６】本発明の実施の形態３におけるメモリセルをＯｆｆ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。
【図１７】本発明の実施の形態４におけるメモリセルをＯｎ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。
【図１８】本発明の実施の形態５におけるメモリセルをＯｆｆ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。
【図１９】本発明の実施の形態５におけるベリファイ書込みの手順の例を示したフローチャートである。
【図２０】クロスポイント型ＲｅＲＡＭのメモリセルの構成例について概要を示した図である。
【図２１】クロスポイント型ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
ＲｅＲＡＭにおいては、抵抗素子の特性のばらつき等により、ビット毎に高抵抗状態（Ｏｆｆ状態）における抵抗値（Ｏｆｆ抵抗）の値には高低がある。その中でもＯｆｆ抵抗の値が低いものについて、その値ができるだけ高くなるように特性を改善する手法の一つとして、Ｏｆｆ書込み時のパルス幅を長くするという手法をとることができる。しかしながら、パルス幅を長くした場合、Ｏｆｆ抵抗の値が高くなりすぎる場合があり、その後のＯｎ書込みの際に低抵抗状態（Ｏｎ状態）へのスイッチングが遅れたり、場合によってはＯｎ書込みができなかったりするビットが生じ得る。
【００１４】
そこで、以下に示す実施の形態では、上記のような過書込みを抑制しつつ十分なＯｆｆ抵抗となるようＯｆｆ書込みを最適化する手法として、Ｏｆｆ書込み時のパルス幅を順次増加させるベリファイ再書込みにおいて、再書込み前にいったん逆方向のパルスを印加する。その際、逆方向のパルスは、パルス幅、電圧を一定とすることで、Ｏｆｆ書込みを行う際のバランスを適当に変化させ、これにより最適なＯｆｆ書込みを行うことを可能とする。なお、Ｏｆｆ書込みに限らず、以下に示す実施の形態は、特に断らない限りＯｎ書込みにも同様に適用可能である。
【００１５】
（実施の形態１）
図１は、ＲｅＲＡＭで用いる抵抗変化素子の構造例について概要を示した図である。抵抗変化素子ＶＲは、抵抗変化層ＶＲＬが金属層Ｍ１と金属層Ｍ２とによって挟まれている構成を有し、金属層Ｍ１と金属層Ｍ２がそれぞれ第１の電極と第２の電極を成している。金属層Ｍ１を基準に金属層Ｍ２に正の電圧を印加することで抵抗変化層ＶＲＬを低抵抗状態（Ｏｎ状態）に変化させ、金属層Ｍ２を基準に金属層Ｍ１に正の電圧を印加することで抵抗変化層ＶＲＬを高抵抗状態（Ｏｆｆ状態）にそれぞれ変化させることができる。Ｏｎ状態とＯｆｆ状態をそれぞれ０と１または１と０に対応させることで、１ビットの情報を記憶する。
【００１６】
抵抗変化層ＶＲＬは、例えば、金属酸化物（例えば、タンタル酸化物、チタン酸化物、ジルコニウム酸化物、またはハフニウム酸化物）により形成されている。この場合、抵抗変化層ＶＲＬは、単層膜であってもよいし、積層膜であってもよい。抵抗変化層ＶＲＬが積層膜である場合、抵抗変化層ＶＲＬは、例えば、元素の種類の組み合わせが互いに異なる積層膜であってもよいし、元素の種類の組み合わせが互いに同一の積層膜であってもよい。この場合、積層膜の各層の酸素組成比が互いに異なる。なお、抵抗変化層ＶＲＬの膜厚は、例えば、１．５ｎｍ以上３０ｎｍ以下である。金属層Ｍ１および金属層Ｍ２は、それぞれ、例えば、ルテニウム、窒化チタン、タンタル、窒化タンタル、タングステン、パラジウム、または白金により形成されている。
【００１７】
図２は、ＲｅＲＡＭにおけるメモリセルの構成例について概要を示した図である。メモリセルＭＣは、図１に示した抵抗変化素子ＶＲと、ＭＯＳ（Metal-Oxide Semiconductor）トランジスタからなる選択トランジスタＴＲとを組み合わせて構成することができる。選択トランジスタＴＲは、ビット線ＢＬとプレート線ＰＬの間の電位差を抵抗変化素子ＶＲに印加するか遮断するかを制御する選択トランジスタである。
【００１８】
抵抗変化素子ＶＲは、一方の端子がプレート線ＰＬに、他方の端子が選択トランジスタＴＲを介してビット線ＢＬにそれぞれ接続され、また、選択トランジスタＴＲのゲートはワード線ＷＬに接続されている。ビット線ＢＬの電位とプレート線ＰＬの電位のいずれを他方より高電位とするかによって、抵抗変化素子ＶＲに印加する電圧の極性を切り替えることができる。
【００１９】
金属層Ｍ１と金属層Ｍ２のいずれをプレート線ＰＬに接続するかは特に限定されないが、以下では、金属層Ｍ２がプレート線ＰＬと接続されているものとして説明する。また、選択トランジスタＴＲは、Ｎチャネル型もしくはＰチャネル型のいずれであるかは限定されないが、以下では、ゲートに正電圧を印加することでソースとドレインとが導通するＮチャネル型であるものとして説明する。なお、Ｐチャネル型の場合は、ゲートに負電圧を印加することでソースとドレインとが導通する。
【００２０】
図３は、メモリセルＭＣにおける抵抗変化素子ＶＲの特性の例を示した図である。ここでは、高抵抗（Ｏｆｆ抵抗）の状態においてプレート線ＰＬに接続された側（金属層Ｍ２）に正電圧（Ｖｏｎ）を印加すると低抵抗（Ｏｎ抵抗）の状態となり、選択トランジスタＴＲを介してビット線ＢＬに接続された側（金属層Ｍ１）に正電圧（Ｖｏｆｆ）を印加すると高抵抗（Ｏｆｆ抵抗）の状態となる特性を有することを示している。この高抵抗状態（Ｏｆｆ状態）と低抵抗状態（Ｏｎ状態）を保持することで情報を不揮発的に記憶する。なお、Ｖｏｎを印加して低抵抗状態となった場合でも、電流は選択トランジスタＴＲによって所定の制限電流に制限される。
【００２１】
一方、抵抗状態の読出しは、プレート線ＰＬに接続された側に読出し用の正電圧（ＶＲ＜Ｖｏｎ）を印加することで、抵抗変化素子ＶＲの抵抗状態を変化させることなく流れる電流を検知して行う。
【００２２】
図４は、ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。メモリセルアレイＭＣＡは、図２に示したメモリセルＭＣをマトリクス状に配置することで構成することができる。図４に示したメモリセルアレイＭＣＡの例では、４行×４列のマトリクスからなる１６ビットの記憶容量を有する構成であるが、アレイの行や列を適宜増やすことによってより大きな記憶容量を実現することができる。
【００２３】
各メモリセルＭＣは、ワード線ＷＬ０〜ＷＬ３と、ビット線ＢＬ０〜ＢＬ３およびプレート線ＰＬ０〜ＰＬ３との各交点にそれぞれ接続されている。そして、全てのワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３、およびプレート線ＰＬ０〜ＰＬ３は、メモリセルアレイＭＣＡの周辺部において図示しない制御回路に接続される。例えば、ワード線ＷＬ０〜ＷＬ３はメモリセルアレイＭＣＡにおける図中の左方にて図示しないワード線制御回路に接続される。また、ビット線ＢＬ０〜ＢＬ３は図中の上方にて図示しないビット線制御回路に接続される。同様に、プレート線ＰＬ０〜ＰＬ３は図中の上方にて図示しないプレート線制御回路に接続される。
【００２４】
各制御回路は、ワード線ＷＬ、ビット線ＢＬ、プレート線ＰＬに適宜電圧を印加して、所望のメモリセルＭＣを高抵抗状態または低抵抗状態にすることで書込みを行う。もしくは、ビット線ＢＬまたはプレート線ＰＬに流れる電流を検知して、所望のメモリセルＭＣが高抵抗状態か低抵抗状態かを判断することで読出しを行う。
【００２５】
図５は、書込みもしくは読出し時の各線に対する電圧の印加パターンを示した図である。例えば、点線の円で囲ったメモリセルＭＣをＯｎ状態とする書き込みでは、ワード線ＷＬ１およびプレート線ＰＬ１を高電位（Ｖｗ１およびＶｏｎ）とし、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびプレート線ＰＬ０、ＰＬ２、ＰＬ３と、全てのビット線ＢＬ０〜ＢＬ３をゼロ電位（ＧＮＤ）とすればよい。逆に、点線の円で囲ったメモリセルＭＣをＯｆｆ状態とする書き込みでは、ワード線ＷＬ１およびビット線ＢＬ１を高電位（Ｖｗ２およびＶｏｆｆ）とし、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびビット線ＢＬ０、ＢＬ２、ＢＬ３と、全てのプレート線ＰＬ０〜ＰＬ３をゼロ電位（ＧＮＤ）とすればよい。
【００２６】
また、点線の円で囲ったメモリセルＭＣがＯｎ状態かＯｆｆ状態かを読み出すには、ワード線ＷＬ１とプレート線ＰＬ１以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびプレート線ＰＬ０、ＰＬ２、ＰＬ３と、全てのビット線ＢＬ０〜ＢＬ３をゼロ電位（ＧＮＤ）とし、ワード線ＷＬ１を高電位（Ｖｗ３）とする。そして、プレート線ＰＬ１に書込み時より十分低い電圧（ＶＲ）を印加して、ビット線ＢＬ１またはプレート線ＰＬ１に流れる電流を検出すればよい。
【００２７】
以上の動作において、ワード線ＷＬ１以外に接続されたメモリセルＭＣでは、選択トランジスタＴＲが非導通となって抵抗変化素子ＶＲに電圧は印加されない。また、ビット線ＢＬ１およびプレート線ＰＬ１以外に接続されたメモリセルＭＣでは、ビット線ＢＬ０、ＢＬ２、ＢＬ３とプレート線ＰＬ０、ＰＬ２、ＰＬ３とが同電位となるため抵抗変化素子ＶＲに電圧は印加されない。これにより、点線の円で囲ったメモリセルＭＣのみが書き込まれ、あるいは読み出される。他のメモリセルＭＣに対する書込みや読出しにおいても同様の手法で書込みや読出しが可能である。
【００２８】
図６は、メモリセルＭＣをＯｆｆ状態とするベリファイ書込みを行う際の通常の印加電圧の波形例を示した図である。図２に示したメモリセルＭＣの抵抗変化素子ＶＲを高抵抗状態（Ｏｆｆ状態）とするためには、抵抗変化素子ＶＲのビット線ＢＬ側にプレート線ＰＬ側より高い電圧を印加するが、通常は図示するようにパルス状に１回印加する（Ｏｆｆ書込みパルスＰｏｆｆ）。そのためには、例えば、ビット線ＢＬ側の電位をプレート線ＰＬの電位より高い状態とした上で、所定の期間（ｔｏｆｆ）、ワード線ＷＬの電位を高めて選択トランジスタＴＲを導通させればよい。もしくは、ワード線ＷＬの電位を高めて選択トランジスタＴＲを導通させた状態で、ビット線ＢＬとプレート線ＰＬとの間にビット線ＢＬ側を正電位とするパルス電圧を印加すればよい。
【００２９】
ベリファイ書込みでは、Ｏｆｆ書込みパルスＰｏｆｆを印加した後、ベリファイ用の読出しパルスＰＲを印加して電流を検出することにより、抵抗変化素子ＶＲの抵抗を読み出す。その後、読み出した抵抗の値に基づいて、書込みが成功したか否かを判定する。抵抗の値が所定の基準を満たしている（所定の値以上である）場合には、当該１回目の試行は成功と判定し、書込み処理を終了する。
【００３０】
一方、抵抗変化素子ＶＲの抵抗の値が所定の基準を満たしていない（所定の値未満である）場合には、１回目の試行は失敗したと判定し、２回目の試行として、再度Ｏｆｆ書込みパルスＰｏｆｆを印加した後、読出しパルスＰＲを印加して抵抗変化素子ＶＲの抵抗を読み出し、所定の基準を満たしているか否かにより書込みの成否を判定する。それでも書込みが成功しない場合は、Ｏｆｆ書込みパルスＰｏｆｆの印加による書込みが成功と判定されるまで、例えば、所定の回数を上限として試行を繰り返す。
【００３１】
図７は、実施の形態１におけるメモリセルＭＣをＯｆｆ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。また、図８は、本実施の形態におけるベリファイ書込みの手順の例を示したフローチャートである。
【００３２】
本実施の形態では、例えば、図７に示したように、まず、情報が書き込まれるメモリセルＭＣのアドレスが指定され（図８のステップＳ０１）、１回目の試行として、指定されたメモリセルＭＣに対してパルス幅ｔｏｆｆ１のＯｆｆ書込みパルスＰｏｆｆを印加して、抵抗変化素子ＶＲをＯｆｆ状態とする書込みを行う（Ｓ０２）。さらに、ベリファイ用の読出しパルスＰＲを印加して電流を検出することにより、抵抗変化素子ＶＲの抵抗を読み出す（Ｓ０３）。その後、読み出した抵抗の値に基づいて、書込みが成功したか否かを判定する（Ｓ０４）。すなわち、抵抗の値が所定の基準を満たしている（所定の値以上である）場合には、当該１回目の試行は成功と判定し、書込み処理を終了する。
【００３３】
一方、抵抗変化素子ＶＲの抵抗の値が所定の基準を満たしていない（所定の値未満である）場合には、１回目の試行は失敗したと判定し、パルス幅ｔｎのＯｎ書込みパルスＰｏｎを印加して（Ｓ０５）、いったん抵抗変化素子ＶＲを低抵抗化してから、Ｏｆｆ書込みパルスＰｏｆｆのパルス幅をｔｏｆｆ２（ｔｏｆｆ２＞ｔｏｆｆ１）に設定する（Ｓ０６）。この状態で、２回目の試行として、再度Ｏｆｆ書込み（Ｓ０２）、ベリファイ読出し（Ｓ０３）、抵抗値に基づく書込み成否の判定（Ｓ０４）の一連の処理を行う。
【００３４】
Ｏｆｆ書込みが成功したと判定した場合は書込み処理を終了するが、失敗したと判定した場合は、再度、パルス幅や電圧を変えずにＯｎ書込みパルスＰｏｎによるＯｎ書込み（Ｓ０５）を実施した後、さらにパルス幅を増加（ｔｏｆｆ３＞ｔｏｆｆ２）して（Ｓ０６）、ベリファイ書込みを行う（Ｓ０２〜Ｓ０４）。このような一連の処理を、Ｏｆｆ書込みが成功するまで（抵抗値が所定の値以上となるまで）繰り返す。
【００３５】
Ｏｆｆ書込みパルスＰｏｆｆのパルス幅を順次増やしていくベリファイ書込みが有効なのは、抵抗変化素子ＶＲを含むメモリセルＭＣの特性のばらつきにより、Ｏｆｆ書込みによって抵抗状態を高抵抗化する際に要する書換えエネルギーがメモリセルＭＣ毎に異なるためである。
【００３６】
図９は、メモリセルＭＣの特性のばらつきによりＯｆｆ書込みが失敗する場合の概念について説明する図である。図の上段からそれぞれ、ビット線ＢＬ側に印加する電圧ＶＢＬ（すなわちＯｆｆ書込みパルスＰｏｆｆの印加状態）、抵抗変化素子ＶＲに流れる素子電流、および抵抗変化素子ＶＲの素子抵抗の値の時系列での変化の状態を示している。なお、素子電流において、Ｉｍｉｎ（Ｏｎ）およびＩｍａｘ（Ｏｆｆ）は、それぞれ、目標とするＯｎ状態（低抵抗状態）での最小電流、および目標とするＯｆｆ状態（高抵抗状態）での最大電流の値を示している。また、素子抵抗において、Ｒｍｉｎ（Ｏｆｆ）およびＲｍａｘ（Ｏｎ）は、それぞれ、目標とするＯｆｆ状態（高抵抗状態）での最小抵抗、および目標とするＯｎ状態（低抵抗状態）での最大抵抗の値を示している。
【００３７】
図中で、比較的小さなエネルギーで高抵抗化が成功するメモリセルＭＣの特性は破線で示しており、パルス幅ｔｏｆｆ１のＯｆｆ書込みパルスＰｏｆｆを印加している間に、素子抵抗の値は所望のＯｆｆ抵抗（Ｒｍｉｎ（Ｏｆｆ））に達していることを示している。一方、高抵抗化に際して大きなエネルギーが要すると想定されるメモリセルＭＣの特性は実線で示しており、素子抵抗の値の増加の立ち上がりが遅いことから、抵抗値が所望のＯｆｆ抵抗（Ｒｍｉｎ（Ｏｆｆ））に未だ達しない状態で、パルス幅ｔｏｆｆ１のＯｆｆ書込みパルスＰｏｆｆの印加が終了していることを示している。なお、図中の点線は、Ｏｆｆ書込みパルスＰｏｆｆのパルス幅がｔｏｆｆ１よりも長いと仮定した場合の挙動を示しており、高抵抗化されるまでに長時間を要することが分かる。
【００３８】
このようなメモリセルＭＣは、再書込みが必要と判定される。図９において示したように、書込みが失敗して再書込みが必要となるケースは、Ｏｆｆ書込みの結果、「抵抗値が、Ｏｎ抵抗値（Ｒｍａｘ（Ｏｎ））よりは高抵抗化しているが、所望のＯｆｆ抵抗値Ｒｍｉｎ（Ｏｆｆ）よりは低い」中途半端な値となっていることが原因であるケースがほとんどである。この場合、再書込みにおいて単にパルス幅をより長くしたＯｆｆ書込みパルスＰｏｆｆを加えても高抵抗化は容易には進行しない。
【００３９】
図１０は、再書込みを行う前に逆極性の書込みパルスを印加しない場合に想定される抵抗変化素子ＶＲの状態の例を示した図である。上記のようなケースでは、次のベリファイ書込みの試行においてＯｆｆ書込みパルスＰｏｆｆのパルス幅を長くしても（ｔｏｆｆ２＞ｔｏｆｆ１）、既に中途半端に抵抗変化素子ＶＲの抵抗値が高くなっていることから、同じ電圧を印加しても抵抗変化素子ＶＲを流れる電流が小さくなる。従って、パルス幅を長くしても高抵抗化するための駆動力（すなわち、電流×時間で表される図中の網掛けの面積に相当するエネルギー）が必要な量まで供給されず、抵抗値が上がりにくい状況となる。
【００４０】
図１１は、本実施の形態における再書込みを行う前に逆極性の書込みパルスを印加した場合に想定される抵抗変化素子ＶＲの状態の例を示した図である。図１０に示したような、再書込みのパルス幅を長くしても抵抗値が十分に上がらなくなる状況を回避するため、図１１に示すように、再書込みの前にいったんＯｎ書込みを行う（このときの素子電流は逆極性となるが図中では絶対値で示している）。これにより、抵抗変化素子ＶＲを低抵抗状態（Ｏｎ状態）に戻してリセットし、電流を多く流せる状態を作り出す。この状態でパルス幅を増加したＯｆｆ書込みを行うことにより、十分大きな電流を流して前回の試行よりもＯｆｆ書込みのための駆動力（図中の網掛けの面積に相当）を多く提供することができるため、ベリファイ再書き込みの成功の可能性を高めて効率化することができる。
【００４１】
本実施の形態において、リセットのためのＯｎ書込みパルス（リセットパルス）は毎回同一パルスである必要がある。一定のＯｎ書込みパルスで作られた一定の低抵抗状態（Ｏｎ状態）に対して、徐々にＯｆｆ書込みパルスの印加時間を長くしていくことで、試行を繰り返すに従って高抵抗状態（Ｏｆｆ状態）となる確率を増大させることができ、効率的にベリファイ再書き込みを行うことが可能となる。
【００４２】
従来技術のように、試行の度に、例えば、Ｏｆｆ書込みのパルス幅の増大に伴ってＯｎ書込みのパルス幅も長くなっていくようなケースや、Ｏｎ書込みパルスの電圧が増大していくようなケースでは、過剰なリセットが行われており、Ｏｆｆ書込みする前の状態を、Ｏｆｆ状態にしにくい（高抵抗化に要するエネルギーが大きくなった）状態に変えてしまうものである。従って、試行の度にＯｆｆ書込みのパルス幅を長くしても、過剰なリセットによりその効果が相殺されてしまい、Ｏｆｆ状態となる確率が上がりにくく、効率的にベリファイ再書込みを行うことができないという結果を生じ得る。
【００４３】
なお、短い幅のＯｆｆ書込みパルスでＯｆｆ書込みが成功するメモリセルＭＣに対して、過剰に長いＯｆｆ書込みパルスを加えてしまうと、次のＯｎ書込みの際の成功率が下がる可能性がある。従って、１回目のＯｆｆ書込みパルスのパルス幅はできるだけ短くして、必要最小限の駆動力で高抵抗化を行うことが望ましい。具体的には、例えば２０ｎｓｅｃ程度に設定することができる。２回目以降のＯｆｆ書込みのパルス幅は、前回よりも長いパルス幅であれば任意の方法で選択することができる。例えば、等差級数的に一定の時間をインクリメントしていく方法や、等比級数的に一定の倍率でインクリメントしていく方法などが考えられる。
【００４４】
前者は、パルス幅の増加幅が全体として小さいため、それぞれのメモリセルＭＣに対して必要最小限のパルス幅でＯｆｆ書込みパルスを印加するような細かい制御ができるというメリットを有する一方、長いパルス幅を必要とするメモリセルＭＣに対しては、多数のベリファイ書込みを繰り返す必要があるため、書込みに長時間を要する場合があるというデメリットを有する。逆に後者は、長いパルス幅を必要とするメモリセルＭＣに対しても少ないベリファイ書込みの回数で、すなわち比較的短い時間で書込みが可能である一方、過剰なパルス幅のＯｆｆ書込みパルスを印加されるメモリセルＭＣが生じる可能性がある。従って、実装の際には、実際の抵抗変化素子ＶＲの特性のばらつきに応じて最適な方法を適宜選択するのが望ましい。
【００４５】
上記の例は、Ｏｆｆ書込みパルスが1回印加されるたびに、Ｏｆｆ書込みパルス幅を増大させる例であるが、所定の試行回数の間は、Ｏｆｆ書込みパルス幅を変えずにベリファイを繰り返し、所定の回数を経てもＯｆｆ書込みが正常に行われない場合にパルス幅を増やすというインクリメントも可能である。
【００４６】
例えば、２回目までは同じパルス幅のＯｆｆ書込みパルスを印加し、３回目以降に異なるパルス幅のＯｆｆ書込みパルスを印加してもよい。また、例えば２回目のパルス幅は１回目より長いが、３回目のパルス幅は２回目と同様とし、４回目のパルス幅は２回目および３回目よりも長くする等、応用することができる。書込みの閾値抵抗をあと少しで超えられるビットは、同じパルス列の再試行で書込みを成功させることができる可能性があり、それが可能であれば書込みエネルギーが必要最小限の状態でＯｆｆ書込みを完了できるためである。なお、このような応用例は、本実施の形態に限られるものではなく、他の実施の形態においても同様に適用することができる。
【００４７】
図１２は、本実施の形態におけるベリファイ書込みの手法をＯｆｆ書込みに適用した場合の効果の例を示す図である。ここでは、複数のメモリセルＭＣに対して通常のＯｎ書込みをとベリファイなしのＯｆｆ書込みを行った場合のＯｎ抵抗値とＯｆｆ抵抗値の累積度数分布を示すとともに、通常のＯｎ書込みと本実施の形態におけるＯｆｆ書込み、すなわち、パルス幅を増加させるＯｆｆ書込みとリセットパルスとを組み合わせてベリファイ書込みを行った場合のＯｎ抵抗値とＯｆｆ抵抗値の累積度数分布を示している。ベリファイなしのＯｆｆ書込みでは、パルス幅１００ｎｓｅｃのＯｆｆ書込みパルスを１回だけ印加している。また、ベリファイ書込みでは、２０ｎｓｅｃ〜３ｕｓｅｃを８段階に分けてパルス幅を順次増加させたＯｆｆ書込みパルスを印加している。なお、Ｏｎ書込みにおけるＯｎ書込みパルスの条件は同一である。
【００４８】
図１２に示すように、本実施の形態のベリファイ書込みを適用することで、Ｏｆｆ抵抗値が全体の中でも高い値のメモリセルＭＣと、低い値のメモリセルＭＣの数が減少し、ベリファイ書込みを行わない場合と比べて抵抗値の分布が集中する（分布状況の傾きが急峻になる）状態となる。また、Ｏｎ抵抗値の分布には影響を与えない。その結果、Ｏｎ抵抗値の分布における最大値と、Ｏｆｆ抵抗値の分布における最小値との差であるメモリウィンドウの幅が拡大し、Ｏｆｆ書込み時に十分低抵抗化しない不良なメモリセルＭＣの発生を抑制することが可能となる。
【００４９】
なお、本実施の形態ではＯｆｆ書込みの場合を例に説明したが、Ｏｎ書込みにも適用することができる。図１３は、本実施の形態におけるメモリセルＭＣをＯｎ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。図示するように、Ｏｎ書込みパルスＰｏｎのパルス幅をｔｏｎ１→ｔｏｎ２→ｔｏｎ３→…と順次増加させるベリファイ書込みにおいて、２回目以降の試行のＯｎ書込みパルスＰｏｎの印加の前に、同一のＯｆｆ書込みパルスＰｏｆｆを印加してリセットすることで、同様の効果を得ることができる。
【００５０】
具体的には、例えば、Ｏｆｆ書込み時の制御に対して、ベリファイ用の読出しパルスＰＲを印加する条件は変更せずに、書込みパルスを与える信号線としてビット線ＢＬとプレート線ＰＬとを入れ替え、ワード線ＷＬに印加する電圧を適宜調整することで、パルス幅を順次増加させるベリファイＯｎ書込みとすることができる。
【００５１】
以上に示したように、実施の形態１のＲｅＲＡＭによれば、Ｏｆｆ書込みパルスＰｏｆｆのパルス幅を順次増加させるベリファイ再書込みにおいて、再書込み前にいったんリセットパルスとしてＯｎ書込みパルスＰｏｎを印加する。Ｏｎ書込みパルスＰｏｎのパルス幅、電圧を一定とすることで、Ｏｆｆ書込みを行う際のバランスを適当に変化させる。これにより、過書込みを抑制しつつ十分に高抵抗化もしくは低抵抗化することができ、最適なＯｆｆ書込みを効率的に行うことが可能となる。
【００５２】
（実施の形態２）
図１４は、実施の形態２におけるメモリセルＭＣをＯｆｆ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。本実施の形態では、実施の形態１の図７に示したものと同様のベリファイＯｆｆ書込みにおいて、図示するように、ベリファイ後のＯｆｆ書込みを行う前に印加するリセットパルスＰｒｓｔを、通常のＯｎ書込みパルスＰｏｎの極性と同じ極性としつつ、電圧をＯｎ書込みパルスＰｏｎの電圧Ｖｏｎよりも低くしている。これにより、実施の形態１と同様に、少ないベリファイ回数で所望のＯｆｆ抵抗値に達することが可能となり、ベリファイＯｆｆ書込みの効率を向上させることができる。
【００５３】
図１５は、実施の形態２におけるメモリセルＭＣをＯｎ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。図示するように、実施の形態１の図１３に示したものと同様のベリファイＯｎ書込みにおいて、ベリファイ後のＯｎ書込みを行う前に印加するリセットパルスＰｒｓｔの電圧を、通常のＯｆｆ書込みパルスＰｏｆｆの電圧Ｖｏｆｆよりも低くすることで、同様の効果を得ることができる。
【００５４】
なお、本実施の形態では、リセットパルスＰｒｓｔの電圧をＯｎ書込みパルスＰｏｎの電圧Ｖｏｎ（もしくはＯｆｆ書込みパルスＰｏｆｆの電圧Ｖｏｆｆ）より低くすることでリセットパルスＰｒｓｔを弱くしているが、パルス幅を小さくすることで弱くしてもよい。
【００５５】
（実施の形態３）
図１６は、実施の形態３におけるメモリセルＭＣをＯｆｆ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。本実施の形態では、実施の形態１の図７に示したものと同様のベリファイＯｆｆ書込みにおいて、図示するように、Ｏｎ書込みパルスＰｏｎの極性と同じ極性のリセットパルスＰｒｓｔを印加する際に、ワード線ＷＬに印加する電圧を、通常のＯｆｆ書込み時にワード線ＷＬに印加する電圧ＶＷＬよりも低くしている。これにより、実施の形態１と同様に、少ないベリファイ回数で所望のＯｆｆ抵抗値に達することが可能となり、ベリファイＯｆｆ書込みの効率を向上させることができる。また、ベリファイＯｎ書込みについても適用することができ、同様の効果を得ることができる。
【００５６】
なお、ワード線ＷＬに印加する電圧を制御するということは、選択トランジスタＴＲのゲート電圧を制御することであり、抵抗変化素子ＶＲの抵抗状態のスイッチングに必要な電流を制御することと等価である。従って、ワード線ＷＬに印加する電圧に代えて、メモリセルアレイＭＣＡの外部の電流源の電流量を制御することでも同様の効果を得る構成とすることが可能である。
【００５７】
（実施の形態４）
図１７は、実施の形態４におけるメモリセルＭＣをＯｎ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。本実施の形態では、実施の形態１の図１３に示したものと同様のベリファイＯｎ書込みにおいて、図示するように、Ｏｎ書込みパルスＰｏｎのパルス幅の増加に代えて、同一のＯｎ書込みパルスＰｏｎの連続印加回数を順次増やすことで、同様の効果を得る構成としている。なお、本実施の形態の構成は、基本的にＯｎ書込みに限定して適用することができるものである。
【００５８】
実施の形態４のＲｅＲＡＭによれば、Ｏｎ書込みパルスＰｏｎのパルス幅を増やさずに、最小のパルス幅のＯｎ書込みパルスＰｏｎを連続印加することで、Ｏｎ書込みパルスＰｏｎのパルス幅を複数種類設定する必要がなく、構成を簡略化することができる。また、抵抗変化素子ＶＲの過剰な発熱を抑制することができ、Ｏｎ書込み実行後のＯｎ抵抗値のばらつきを抑制して緻密な制御を行うことが可能となる。
【００５９】
（実施の形態５）
図１８は、実施の形態５におけるメモリセルＭＣをＯｆｆ状態とするベリファイ書込みを行う際の印加電圧の波形例を示した図である。また、図１９は、本実施の形態におけるベリファイ書込みの手順の例を示したフローチャートである。本実施の形態では、実施の形態１の図７に示したものと同様のＯｆｆ書込みパルスＰｏｆｆのパルス幅を順次増加させるベリファイＯｆｆ書込みと、パルス幅以外のパラメータによるベリファイ書込みとを組み合わせた例として、Ｏｆｆ書込みパルスＰｏｆｆの電圧振幅を順次増加させるベリファイＯｆｆ書込みと組み合わせた場合について示している。
【００６０】
まず、情報が書き込まれるメモリセルＭＣのアドレスが指定され（図１９のステップＳ１１）、対象のメモリセルＭＣに対して、図１８の上段に示すように、Ｏｆｆ書込みパルスＰｏｆｆの電圧をＶｏｆｆ１として、実施の形態１の図７、図８に示したものと同様のＯｆｆ書込みパルスＰｏｆｆのパルス幅を順次増加させるベリファイＯｆｆ書込みを行う（Ｓ１２〜Ｓ１７）。ここで、ステップＳ１４において書込みが成功していない場合、すなわち、抵抗値が所定のＯｆｆ抵抗値に達していない場合に、試行回数が所定の上限回数（本実施の形態ではｋ回）に達しているか否かを判定する（Ｓ１５）。
【００６１】
上限のｋ回の試行回数で抵抗値が所定のＯｆｆ抵抗値に達していないと判定された場合は、図１８の中段に示すように、Ｏｆｆ書込みパルスＰｏｆｆの電圧をより高いＶｏｆｆ２（Ｖｏｆｆ２＞Ｖｏｆｆ１）として、再度、最小のパルス幅ｔｏｆｆ１からＯｆｆ書込みパルスＰｏｆｆのパルス幅を順次増加させるベリファイＯｆｆ書込みを行う。すなわち、Ｏｎ書込みパルスＰｏｎを印加してリセット（Ｓ１８）した後、Ｏｆｆ書込みパルスＰｏｆｆのパルス幅をｔｏｆｆ１に初期化し（Ｓ１９）、印加回数をゼロに初期化する（Ｓ２０）。そして、Ｏｆｆ書込みパルスＰｏｆｆの電圧振幅をＶｏｆｆ２に増加させて（Ｓ２１）、ステップＳ１２に戻り、Ｏｆｆ書込みパルスＰｏｆｆのパルス幅を順次増加させるベリファイＯｆｆ書込みを繰り返す（Ｓ１２〜Ｓ１７）。
【００６２】
以上に説明したように、実施の形態５のＲｅＲＡＭによれば、Ｏｆｆ書込みパルスＰｏｆｆのパルス幅を順次増加させる一連のベリファイＯｆｆ書込みのシーケンスを、シーケンス毎にＯｆｆ書込みパルスＰｏｆｆの電圧を順次高くしながら、所定のＯｆｆ抵抗値に達するまで繰り返す。これにより、Ｏｆｆ書込みパルスＰｏｆｆのパルス幅を順次増加させるベリファイＯｆｆ書込みにおいて、パルス幅が過剰に長くなることを防止して、ベリファイＯｆｆ書込みの効率を向上させることができる。
【００６３】
なお、Ｏｆｆ書込みパルスＰｏｆｆのパルス幅を順次増加させるベリファイＯｆｆ書込みに組み合わせるパルス幅以外のパラメータとしては、本実施の形態のＯｆｆ書込みパルスＰｏｆｆの電圧振幅の他に、例えば、抵抗変化素子ＶＲの抵抗状態のスイッチングに必要な書換え電流などを用いることができる。上記の書換え電流は、例えば、ワード線ＷＬに印加する電圧、もしくはメモリセルアレイＭＣＡの外部の電流源により制御することができる。
【００６４】
また、本実施の形態ではＯｆｆ書込みの場合を例に説明したが、Ｏｎ書込みにも適用することができる。例えば、Ｏｆｆ書込み時の制御に対して、ベリファイ用の読出しパルスＰＲを印加する条件は変更せずに、書込みパルスを与える信号線としてビット線ＢＬとプレート線ＰＬとを入れ替え、ワード線ＷＬに印加する電圧を適宜調整することで、パルス幅を順次増加させるベリファイＯｎ書込みとすることができる。
【００６５】
（実施の形態６）
上述した実施の形態１〜５では、図２に示したように、１ビットの情報を格納するメモリセルＭＣが１個の抵抗変化素子ＶＲと１個の選択トランジスタＴＲからなる構成を例として説明したが、各実施の形態で説明した手法は、実施の形態３に示したような選択トランジスタＴＲを要する構成を除き、基本的にはいわゆるクロスポイント型の構成のＲｅＲＡＭにも適用することができる。
【００６６】
図２０は、クロスポイント型ＲｅＲＡＭのメモリセルの構成例について概要を示した図である。図示するように、抵抗変化素子ＶＲは、スイッチを介さずにワード線ＷＬおよびビット線ＢＬと接続されている。なお、抵抗変化素子ＶＲと直列に非線形抵抗素子ＮＬＲが接続されていることが望ましい。抵抗変化素子ＶＲにおける金属層Ｍ１と金属層Ｍ２のうち、いずれをビット線ＢＬに接続するかは特に限定されないが、以下では、金属層Ｍ１がビット線ＢＬと接続されているものとして説明する。
【００６７】
図２１は、クロスポイント型ＲｅＲＡＭにおけるメモリセルアレイの構成例について概要を示した図である。メモリセルアレイＭＣＡは、図２０に示したメモリセルＭＣをマトリクス状に配置することで構成することができる。図２１に示したメモリセルアレイＭＣＡの例では、４行×４列のマトリクスからなる１６ビットの記憶容量を有する構成であるが、アレイの行や列を適宜増やすことによってより大きな記憶容量を実現することができる。
【００６８】
各メモリセルＭＣは、ワード線ＷＬ０〜ＷＬ３と、ビット線ＢＬ０〜ＢＬ３との各交点にそれぞれ接続されている。そして、全てのワード線ＷＬ０〜ＷＬ３、およびビット線ＢＬ０〜ＢＬ３は、メモリセルアレイＭＣＡの周辺部において図示しない制御回路に接続される。例えば、ワード線ＷＬ０〜ＷＬ３はメモリセルアレイＭＣＡにおける図中の左方にて図示しないワード線制御回路に接続される。また、ビット線ＢＬ０〜ＢＬ３は図中の上方にて図示しないビット線制御回路に接続される。
【００６９】
各制御回路は、ビット線、ワード線に適宜電圧を印加して、所望のメモリセルＭＣを高抵抗状態または低抵抗状態にすることで書込みを行う。もしくは、ビット線またはワード線に流れる電流を検知して、所望のメモリセルが高抵抗状態か低抵抗状態かを判断することで読出しを行う。
【００７０】
例えば、点線の円で囲ったメモリセルＭＣをＯｎ状態とする書き込みでは、ワード線ＷＬ１を高電位とし、ビット線ＢＬ１をゼロ電位とするとともに、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびビット線ＢＬ０、ＢＬ２、ＢＬ３を高電位の１／２とすればよい。逆に、点線の円で囲ったメモリセルＭＣをＯｆｆ状態とする書き込みでは、ワード線ＷＬ１をゼロ電位とし、ビット線ＢＬ１を高電位とするとともに、それ以外のワード線ＷＬ０、ＷＬ２、ＷＬ３、およびビット線ＢＬ０、ＢＬ２、ＢＬ３を高電位の１／２とすればよい。
【００７１】
また、点線の円で囲ったメモリセルＭＣがＯｎ状態かＯｆｆ状態かを読み出すには、ビット線ＢＬ１をゼロ電位とし、それ以外のビット線ＢＬ０、ＢＬ２、ＢＬ３、および全てのワード線ＷＬ０〜ＷＬ３を高電位（ただし書込み時より十分低い）として、ワード線ＷＬ１に流れる電流を検出すればよい。
【００７２】
以上の動作により、ワード線ＷＬ１およびビット線ＢＬ１に接続されたメモリセルＭＣにのみ両端に高電位が印加され、それ以外のメモリセルＭＣでは高電位の１／２もしくはゼロ電位が印加される。これにより、点線の円で囲ったメモリセルＭＣのみが書き込まれ、あるいは読み出される。他のメモリセルＭＣに対する書込みや読出しを行う場合も同様である。
【００７３】
なお、図２０に示したメモリセルＭＣ中の非線形抵抗素子ＮＬＲは、両端の電位差が小さいときは高抵抗、電位差が大きい時は低抵抗となる特性を有する。従って、図２１において点線の円で囲ったメモリセルＭＣとビット線ＢＬ１もしくはワード線ＷＬ１を共有する他のメモリセルＭＣ、すなわち、高電位の１／２の電圧が印加される可能性があるメモリセルＭＣにおいて、抵抗変化素子ＶＲにかかる電圧を低減し、誤書込みや誤読出しを防止する機能を有する。
【００７４】
以上に説明したようなクロスポイント型ＲｅＲＡＭであっても、上述の実施の形態１、２、４、５で示したベリファイ書込みの手法を適用することができる。すなわち、Ｏｆｆ書込みパルスＰｏｆｆのパルス幅を順次増加させるベリファイ再書込みにおいて、再書込み前にいったんリセットパルスとしてルス幅、電圧を一定としたＯｎ書込みパルスＰｏｎを印加することで最適なＯｆｆ書込みを効率的に行うことが可能となる。
【００７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７６】
ＶＲ  抵抗変化素子
Ｍ１、Ｍ２  金属層
ＶＲＬ  抵抗変化層
ＭＣ  メモリセル
ＷＬ  ワード線
ＢＬ  ビット線
ＰＬ  プレート線
ＴＲ  選択トランジスタ
ＭＣＡ  メモリセルアレイ
ＮＬＲ  非線形抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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