(57)【要約】【課題】  クロストークを抑制する。【解決手段】  第１画素の光電変換部は第１蓄積領域を含み、第１画素の光電変換部と第３画素の光電変換部との間に、第２導電型の半導体領域である第１分離領域が設けられ、第１画素の光電変換部と第５画素の光電変換部との間に、第２導電型の半導体領域である第２分離領域が設けられており、第１蓄積領域と第１分離領域との距離が、第１蓄積領域と第２分離領域との距離よりも大きく、  第２画素の光電変換部は第２蓄積領域を含み、第２画素の光電変換部と第４画素の光電変換部との間に、第２導電型の半導体領域である第３分離領域が設けられ、第２画素の光電変換部と第６画素の光電変換部との間に、第２導電型の半導体領域である第４分離領域が設けられており、第２蓄積領域と第３分離領域との距離が、第２蓄積領域と第４分離領域との距離よりも大きい。【選択図】  図３
2016115815.tif 000002
【特許請求の範囲】
【請求項１】
第１辺および前記第１辺に対向する第２辺を含む四辺形の撮像領域に、各々が光電変換部を備える、複数の画素が配列された撮像装置であって、
前記複数の画素は、前記第２辺よりも前記第１辺に近い位置に配された第１画素と、前記第１辺よりも前記第２辺に近い位置に配された第２画素と、前記第１画素の前記第１辺の側にて前記第１画素に隣り合う第３画素と、前記第２画素の前記第２辺の側にて前記第２画素に隣り合う第４画素と、前記第１画素の前記第２辺の側にて前記第１画素に隣り合う第５画素と、前記第２画素の前記第１辺の側にて前記第２画素に隣り合う第６画素と、を含み、
前記第１画素の光電変換部は、信号電荷を蓄積する第１導電型の半導体領域である第１蓄積領域を含み、
前記第１画素の前記光電変換部と前記第３画素の光電変換部との間に、第２導電型の半導体領域である第１分離領域が設けられ、前記第１画素の前記光電変換部と前記第５画素の光電変換部との間に、第２導電型の半導体領域である第２分離領域が設けられており、
前記第１分離領域および前記第２分離領域は、前記第１蓄積領域よりも前記受光面から深い位置に配されており、前記第１蓄積領域と前記第１分離領域との距離が、前記第１蓄積領域と前記第２分離領域との距離よりも大きく、
前記第２画素の光電変換部は、信号電荷を蓄積する第１導電型の半導体領域である第２蓄積領域を含み、
前記第２画素の光電変換部と前記第４画素の前記光電変換部との間に、第２導電型の半導体領域である第３分離領域が設けられ、前記第２画素の光電変換部と前記第６画素の光電変換部との間に、第２導電型の半導体領域である第４分離領域が設けられており、
前記第３分離領域および前記第４分離領域は、前記第２蓄積領域よりも前記受光面から深い位置に配されており、前記第２蓄積領域と前記第３分離領域との距離が、前記第２蓄積領域と前記第４分離領域との距離よりも大きいことを特徴とする撮像装置。
【請求項２】
前記複数の画素の各々は、電荷検出部と、前記光電変換部から前記電荷検出部へ信号電荷を転送する電荷転送部と、を備え、
前記受光面に対する平面視において、前記第１画素の電荷転送部が前記第１蓄積領域と前記第１分離領域との間に位置し、前記第２画素の電荷転送部が前記第２蓄積領域と前記第３分離領域との間に位置する、請求項１に記載の撮像装置。
【請求項３】
第１辺および前記第１辺に対向する第２辺を含む四辺形の撮像領域に、各々が光電変換部と、前記光電変換部から電荷検出部へ信号電荷を転送する電荷転送部と、を備える、複数の画素が配列された撮像装置であって、
前記複数の画素は、前記第２辺よりも前記第１辺に近い位置に配された第１画素と、前記第１辺よりも前記第２辺に近い位置に配された第２画素と、前記第１画素の前記第１辺の側にて前記第１画素に隣り合う第３画素と、前記第２画素の前記第２辺の側にて前記第２画素に隣り合う第４画素と、前記第１画素の前記第２辺の側にて前記第１画素に隣り合う第５画素と、前記第２画素の前記第１辺の側にて前記第２画素に隣り合う第６画素と、を含み、
前記第１画素の光電変換部は、信号電荷を蓄積する第１導電型の半導体領域である第１蓄積領域を含み、
前記第１画素の前記光電変換部と前記第３画素の光電変換部との間に、第２導電型の半導体領域である第１分離領域が設けられ、前記第１画素の前記光電変換部と前記第５画素の光電変換部との間に、第２導電型の半導体領域である第２分離領域が設けられており、
前記受光面に対する平面視において、前記第１画素の電荷転送部が前記第１蓄積領域と前記第１分離領域との間に位置し、
前記第２画素の光電変換部は、信号電荷を蓄積する第１導電型の半導体領域である第２蓄積領域を含み、
前記第２画素の光電変換部と前記第４画素の前記光電変換部との間に、第２導電型の半導体領域である第３分離領域が設けられ、前記第２画素の光電変換部と前記第６画素の光電変換部との間に、第２導電型の半導体領域である第４分離領域が設けられており、
前記受光面に対する平面視において、前記第２画素の電荷転送部が前記第２蓄積領域と前記第３分離領域との間に位置することを特徴とする撮像装置。
【請求項４】
前記第１画素の前記光電変換部から信号電荷が転送される電荷検出部は、第１導電型の半導体領域である第１浮遊拡散領域を含み、前記第１浮遊拡散領域の少なくとも一部は、前記第１分離領域に重なっており、
前記第２画素の前記光電変換部から信号電荷が転送される電荷検出部は、第１導電型の半導体領域である第２浮遊拡散領域を含み、前記第２浮遊拡散領域の少なくとも一部は、前記第３分離領域に重なっている、請求項２または３に記載の撮像装置。
【請求項５】
前記第１画素の前記光電変換部は、前記第１蓄積領域、前記第１分離領域および前記第２分離領域よりも前記受光面から深い位置に配された、第２導電型の半導体領域である第１光電変換領域を含み、
前記第２画素の前記光電変換部は、前記第２蓄積領域、前記第３分離領域および前記第４分離領域よりも前記受光面から深い位置に配された、第２導電型の半導体領域である第２光電変換領域を含む、請求項１乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記第１分離領域および前記第２分離領域は、前記第１光電変換領域よりも不純物濃度が高く、
前記第３分離領域および前記第４分離領域は、前記第２光電変換領域よりも不純物濃度が高い、請求項１乃至５のいずれか１項に記載の撮像装置。
【請求項７】
前記第１画素および前記第２画素から等距離に位置し、前記第１辺と前記第２辺に沿った線に対して、前記第１画素を構成するトランジスタのゲート電極のレイアウトと前記第２画素を構成するトランジスタのゲート電極のレイアウトのレイアウトが線対称である、請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項８】
前記撮像領域には、前記第１画素が配された撮像デバイスと、前記第２画素が配された撮像デバイスとが並べられている、請求項１乃至７のいずれか１項に記載の撮像装置。
【請求項９】
請求項１乃至８のいずれか１項に記載の撮像装置と、
前記第１画素と前記第２画素との間に位置する画素の出力を補正する補正回路を備える、撮像システム。
【請求項１０】
請求項１乃至８のいずれか１項に記載の撮像装置と、
前記撮像領域に結像する非テレセントリック光学系を備えた撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
カメラに用いられる撮像装置では、撮像領域の中心からの距離が大きい画素ほど入射光の入射角が大きくなり、クロストークが生じやすくなる。クロストークが生じると、画質が低下する。画素のレイアウトが撮像領域の全体で並進対称性を有するようにすると、入射光の向きに応じてクロストーク量にばらつきが生じる。
【０００３】
特許文献１には、受光部、転送ゲート部および多層配線層の単位画素毎の配置関係が画素アレイの中心線に対して線対称である固体撮像素子が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１０３３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、光電変換によって生成された電荷に起因するクロストークの抑制について検討が十分でない。本発明は、クロストークを抑制することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するための第１の手段は、第１辺および前記第１辺に対向する第２辺を含む四辺形の撮像領域に、各々が光電変換部を備える、複数の画素が配列された撮像装置であって、前記複数の画素は、前記第２辺よりも前記第１辺に近い位置に配された第１画素と、前記第１辺よりも前記第２辺に近い位置に配された第２画素と、前記第１画素の前記第１辺の側にて前記第１画素に隣り合う第３画素と、前記第２画素の前記第２辺の側にて前記第２画素に隣り合う第４画素と、前記第１画素の前記第２辺の側にて前記第１画素に隣り合う第５画素と、前記第２画素の前記第１辺の側にて前記第２画素に隣り合う第６画素と、を含み、前記第１画素の光電変換部は、信号電荷を蓄積する第１導電型の半導体領域である第１蓄積領域を含み、前記第１画素の前記光電変換部と前記第３画素の光電変換部との間に、第２導電型の半導体領域である第１分離領域が設けられ、前記第１画素の前記光電変換部と前記第５画素の光電変換部との間に、第２導電型の半導体領域である第２分離領域が設けられており、前記第１分離領域および前記第２分離領域は、前記第１蓄積領域よりも前記受光面から深い位置に配されており、前記第１蓄積領域と前記第１分離領域との距離が、前記第１蓄積領域と前記第２分離領域との距離よりも大きく、前記第２画素の光電変換部は、信号電荷を蓄積する第１導電型の半導体領域である第２蓄積領域を含み、前記第２画素の光電変換部と前記第４画素の前記光電変換部との間に、第２導電型の半導体領域である第３分離領域が設けられ、前記第２画素の光電変換部と前記第６画素の光電変換部との間に、第２導電型の半導体領域である第４分離領域が設けられており、前記第３分離領域および前記第４分離領域は、前記第２蓄積領域よりも前記受光面から深い位置に配されており、前記第２蓄積領域と前記第３分離領域との距離が、前記第２蓄積領域と前記第４分離領域との距離よりも大きいことを特徴とする。
【発明の効果】
【０００７】
本発明によればクロストークを抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】撮像装置および撮像システムの一例の模式図。
【図２】撮像装置の一例の模式図。
【図３】クロストークを説明する模式図。
【図４】撮像装置の一例の模式図。
【図５】撮像装置の一例の模式図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明を実施するための形態を説明する。なお、以下の説明および図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
【００１０】
図１（ａ）に撮像装置の全部または一部を成す撮像デバイスＩＣの概要を示す。撮像デバイスＩＣは集積回路を有する半導体デバイスであり、撮像装置は半導体装置である。半導体デバイスは半導体ウエハをダイシングすることで得られる半導体チップで有り得る。
【００１１】
撮像デバイスＩＣは同一の基板１上に撮像領域２と周辺領域３とを有する。撮像領域２には画素回路ＰＸＣが行列状に配列されている。周辺領域３には周辺回路が配されている。図１（ａ）において、撮像領域２は１点鎖線で囲まれた領域であり、受光部として機能する。周辺領域３は１点鎖線と２点鎖線の間の領域であり、撮像領域２を囲んでいる。周辺領域３に配された周辺回路は、例えば、信号処理部４０と出力部５０と駆動部６０とを含む。信号処理部４０は、画素回路ＰＸＣの列に対応して画素回路ＰＸＣからの信号を処理する。本例の信号処理部４０は、複数の列アンプを有する増幅回路４１と、複数の列ＡＤコンバータを有する変換回路４２と、変換回路４２からの出力を選択して出力部５０へ出力するための水平走査回路４３を含む。本例の駆動部６０は、画素回路ＰＸＣの行に対応して画素回路ＰＸＣを駆動する垂直走査回路６１、水平走査回路４３や垂直走査回路６１の動作タイミングを制御するためのタイミング生成回路６２を含む。
【００１２】
図１（ｂ）に画素回路ＰＸＣの回路構成の一例を示す。画素回路ＰＸＣは、複数のＭＯＳトランジスタで構成されている。ここでは、転送トランジスタＴＸ、増幅トランジスタＳＦ、選択トランジスタＳＬおよびリセットトランジスタＲＳがＭＯＳトランジスタである。撮像領域２に配されたトランジスタを画素トランジスタと総称する。本例では画素トランジスタは全てＮ型のＭＯＳトランジスタであるが、画素回路ＰＸＣを、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタの両方で構成することもできるし、Ｐ型のＭＯＳトランジスタのみで構成することもできる。また、画素回路ＰＸＣを構成するトランジスタの少なくとも１つは、ＭＯＳトランジスタ以外のトランジスタ、例えば接合型電界効果トランジスタ（ＪＦＥＴ）やバイポーラトランジスタであってもよい。
【００１３】
転送トランジスタＴＸのゲートは、光電変換部ＰＤで生成された信号電荷を電荷検出部ＦＤに転送する電荷転送部として機能する。光電変換部ＰＤはフォトダイオードで構成され、転送トランジスタＴＸのソースとして機能する。電荷検出部ＦＤはフローティングディフュージョン（浮遊拡散領域）で構成され、転送トランジスタＴＸのドレインとして機能する。増幅トランジスタＳＦのゲートに電荷検出部ＦＤが接続され、増幅トランジスタＳＦのドレインに電源線ＶＤＤが接続され、増幅トランジスタＳＦのソースに出力線ＯＵＴが接続されている。増幅トランジスタＳＦはソースフォロワ回路を構成しており、電荷検出部ＦＤの電位に応じた信号を出力線ＯＵＴに出力する。選択トランジスタＳＬは画素回路ＰＸＣからの出力のＯＮ／ＯＦＦを切替え、リセットトランジスタＲＳは電荷検出部ＦＤの電位をリセット電位にリセットする。本例では、電源線ＶＤＤから供給される電位をリセット電位に用いている。転送トランジスタＴＸ、増幅トランジスタＳＦ、リセットトランジスタＲＳに加えて、電荷検出部ＦＤの容量を切替えるスイッチトランジスタを含むことができる。また、画素回路ＰＸＣの列毎に配された信号処理回路の一部を、画素回路ＰＸＣに組み込んでもよい。
【００１４】
図１（ｃ）に撮像装置ＩＳを用いて構築された撮像システムＳＹＳの構成の一例を示す。撮像システムＳＹＳは、カメラや撮影機能を有する情報端末である。撮像装置ＩＳは撮像デバイスＩＣを収容するパッケージＰＫＧをさらに備えることもできる。パッケージＰＫＧは、撮像デバイスＩＣが固定された基体と、半導体基板に対向するガラス等の蓋体と、基体に設けられた端子と撮像デバイスＩＣに設けられた端子とを接続するボンディングワイヤやバンプ等の接続部材と、を含みうる。撮像装置ＩＳは共通のパッケージＰＫＧに複数の撮像デバイスＩＣを並べて搭載することもできる。また、撮像装置ＩＳは共通のパッケージＰＫＧに撮像デバイスＩＣと他の半導体デバイスＩＣとを重ねて搭載することもできる。
【００１５】
撮像システムＳＹＳは、撮像装置ＩＳに結像する光学系ＯＵを備え得る。光学系ＯＵは非テレセントリック光学系であり得る。また、撮像装置ＩＳから出力された信号を処理する信号処理装置ＰＵ、撮像装置ＩＳで得られた画像を表示する表示装置ＤＵ、撮像装置ＩＳで得られた画像を記憶する記憶装置ＭＵの少なくともいずれかを備え得る。
【００１６】
図２（ａ）は図１（ａ）に示した撮像領域２の平面レイアウトである。撮像領域２には各々が画素回路ＰＸＣの一部である複数の画素ＰＸが配列されており、各画素ＰＸを模式的な図形で示している。画素ＰＸは少なくとも一つの光電変換部ＰＤを含む。画素回路ＰＸＣの画素トランジスタを複数の画素ＰＸで共有することもできる。画素ＰＸを示す図形の向きが揃っている場合、それらの画素ＰＸは平面レイアウトが、特定の観点において共通していることを意味している。特定の観点については後述する。
【００１７】
撮像領域２は、辺Ｓ１，Ｓ２，Ｓ３，Ｓ４の４辺を含む四辺形を呈する。辺Ｓ１，Ｓ２，Ｓ３，Ｓ４の各辺は、撮像領域２と周辺領域３との境界に対応する。周辺領域３は撮像領域２において周期的に配列された画素回路ＰＸＣが配されていない領域である。撮像領域２と周辺領域３との境界の内外では、撮像領域２において周期的に配列された画素回路ＰＸＣのレイアウトとは異なるレイアウトが配される。周辺領域３には、画素回路ＰＸＣとして機能しないものの画素回路ＰＸＣと同じレイアウトを有するダミー領域を設けることもできる。辺Ｓ２は辺Ｓ１と上下方向に対向し、辺Ｓ４は辺Ｓ３と左右方向に対向する。辺Ｓ１と辺Ｓ２の間の線を中間線Ｓ５とし、辺Ｓ３と辺Ｓ４の間の線を中間線Ｓ６とする。本例では、中間線Ｓ５は辺Ｓ１および辺Ｓ２から等距離に位置し、中間線Ｓ６は辺Ｓ３および辺Ｓ４から等距離に位置するが、中間線Ｓ５、Ｓ６の位置はこれに限らない。辺Ｓ１と中間線Ｓ５の間の領域を第１領域Ｒ１、辺Ｓ２と中間線Ｓ５の間の領域を第２領域Ｒ２と称する。撮像領域２の中心は、辺Ｓ１および辺Ｓ２から等距離に位置し、辺Ｓ３および辺Ｓ４から等距離に位置する。図２（ａ）の例では中間線Ｓ５と中間線Ｓ６の交点が撮像領域２の中心である。撮像システムＳＹＳの光学系ＯＵの光軸は、撮像領域２の中心に一致させることが好ましい。
【００１８】
第１領域Ｒ１の一部である第１部分Ｐ１には第１画素ＰＸ１が設けられている。第１画素ＰＸ１は、第２辺Ｓ２よりも第１辺Ｓ１に近い位置に配されている。第２領域Ｒ２の一部である第２部分Ｐ２には第２画素ＰＸ２が設けられている。第２画素ＰＸ２は、第１辺Ｓ１よりも第２辺Ｓ２に近い位置に配されている。本例では、第１画ＰＸ１および第２画素ＰＸ２は中間線Ｓ５から等距離に位置している。
【００１９】
第１部分Ｐ１には、さらに第３画素ＰＸ３と第５画素ＰＸ５と第７画素ＰＸ７と第９画素ＰＸ９が設けられている。第３画素ＰＸ３は、第１画素ＰＸ１の第１辺Ｓ１の側にて第１画素ＰＸ１に隣り合い、第５画素ＰＸ５は第１画素ＰＸ１の第２辺Ｓ２の側にて第１画素ＰＸ１に隣り合う。第７画素ＰＸ７は第７画素ＰＸ７の第２辺Ｓ２の側にて第５画素ＰＸ５に隣り合い、第９画素ＰＸ９は第３画素ＰＸ３の第１辺Ｓ１の側にて第３画素ＰＸ３に隣り合う。
【００２０】
第２部分Ｐ２には、さらに第４画素ＰＸ４と第６画素ＰＸ６と第８画素ＰＸ８と第１０画素ＰＸ１０が設けられている。第４画素ＰＸ４は、第２画素ＰＸ２の第２辺Ｓ２の側にて第２画素ＰＸ２に隣り合い、第６画素ＰＸ６は第２画素ＰＸ２の第１辺Ｓ１の側にて第２画素ＰＸ２に隣り合う。第８画素ＰＸ８は第６画素ＰＸ６の第１辺Ｓ１の側にて第６画素ＰＸ６に隣り合い、第１０画素ＰＸ１０は第４画素ＰＸ４の第２辺Ｓ２の側にて第４画素ＰＸ４に隣り合う。
【００２１】
図２（ｂ）は第１画素ＰＸ１〜第１０画素ＰＸ１０に共通な、画素ＰＸの断面構造を示している。画素ＰＸが備える光電変換部ＰＤは基板１の半導体層１０に配されている。半導体層１０は例えば基板１の上にエピタキシャル成長によって形成された単結晶シリコン層である。基板１は、半導体層１０の主面１００側に配された、ＳＴＩやＬＯＣＯＳなどからなる素子分離用の絶縁体４を有する。半導体層１０の主面１００は撮像領域２における受光面である。半導体層１０の絶縁体４に接する部分には第２導電型の半導体領域である不純物領域５が設けられている。光電変換部ＰＤは、信号電荷を多数キャリアとする第１導電型の半導体領域である光電変換領域１１、および、信号電荷を少数キャリアとする第２導電型の半導体領域である光電変換領域１２を含む。信号電荷が電子であれば第１導電体はｎ型であり第２導電型はｐ型であり、信号電荷が正孔であれば第１導電体はｐ型であり第２導電型はｎ型である。光電変換部ＰＤは、光電変換領域１１と光電変換領域１２との間に位置する、第１導電型あるいは第２導電型の光電変換領域１３をさらに含む。光電変換領域１３が第１導電型の半導体領域である場合、その第１導電型の不純物濃度は光電変換領域１１の不純物濃度よりも低い。光電変換領域１３が第２導電型の半導体領域である場合、その第２導電型の不純物濃度は光電変換領域１２の不純物濃度よりも低い。光電変換領域１１は、光電変換領域１１、１２、１３で生成された信号電荷の蓄積領域として機能する。光電変換部ＰＤと半導体層１０の主面との間には、第２導電型の半導体領域である表面領域１４が設けられており、光電変換部ＰＤは埋め込み型フォトダイオードとなっている。半導体層１０内における光電変換部ＰＤの範囲には、空乏層が広がり得る範囲が含まれる。つまり、光電変換部ＰＤは撮像装置ＩＳの通常の撮像動作によって空乏化し得る部分を少なくとも含む。画素の光電変換部ＰＤの範囲には、空乏化しうる部分に加えて、光電変換によって電荷を生じ、かつその電荷が蓄積領域に蓄積される部分も含む。換言すれば、或る部分で光電変換によって電荷が生じてもその電荷がいずれの画素の蓄積領域にも蓄積されない場合には、当該部分はいずれの画素の光電変換部ＰＤでもないと云える。電荷検出部ＦＤの少なくとも一部は、基板１の半導体層１０に配された浮遊拡散領域１５で構成されている。電荷検出部ＦＤの容量は浮遊拡散領域１５の容量と配線容量に基づく。光電変換部ＰＤから電荷検出部ＦＤへ光電変換部ＰＤの信号電荷を転送する電荷転送部ＴＧは、半導体層１０の主面に配されている。電荷転送部ＴＧは、半導体層１０のチャネル領域と、チャネル領域の上のゲート電極１８と、ゲート電極１８とチャネル領域との間のゲート絶縁膜（不図示）を含むＭＯＳ構造を有する。電荷転送部ＴＧでの転送効率を向上させるため、蓄積領域として機能する光電変換領域１１の一部はゲート電極１８の下に位置している。このような構造は、光電変換領域１１を形成した後でゲート電極１８を形成することで実現することができる。このほか、ゲート電極１８を形成した後に光電変換領域１１を形成する場合でも、斜めイオン注入によってゲート電極１８の下に光電変換領域１１を形成することができる。
【００２２】
画素ＰＸと、画素ＰＸの第１辺Ｓ１の側および第２辺Ｓ２の側の一方にて画素ＰＸに隣り合う画素との間に、第２導電型の半導体領域である分離領域１６が設けられている。また、画素ＰＸと画素ＰＸの第１辺Ｓ１の側および第２辺Ｓ２の側の一方にて画素ＰＸに隣り合う画素との間に、第２導電型の半導体領域である分離領域１７が設けられている。光電変換領域１１は辺Ｓ１から辺Ｓ２に向かう方向において、分離領域１６と分離領域１７に挟まれている。
【００２３】
分離領域１６および分離領域１７は、第１導電型の光電変換領域１１に比べて画素ＰＸの電荷転送部ＴＧが配された主面１００から深い位置に配されている。さらに、分離領域１６および分離領域１７は、第２導電型の光電変換領域１２に比べて画素ＰＸの電荷転送部ＴＧが配された主面から浅い位置に配されている。図２には、光電変換領域１１がピーク不純物濃度を示す位置を深さＤ１で示し、光電変換領域１２がピーク不純物濃度を示す位置を深さＤ２で示している。また、分離領域１６がピーク不純物濃度を示す位置を深さＤ３で示し、分離領域１７がピーク不純物濃度を示す位置を深さＤ３’で示している。分離領域１６、１７は注入エネルギーの異なる複数回のイオン注入によって半導体層１０の比較的浅い部分から比較的深い部分まで連続的に形成することができる。比較的浅い部分とは例えば深さＤ１と同じ深さであり、比較的深い部分とは例えば深さＤ２と同じ深さの部分である。その場合、分離領域１６、１７の不純物濃度分布は複数の不純物濃度ピークを有する。ここで示した深さＤ３，Ｄ３’は複数の不純物濃度ピークの一つである。Ｄ１＜Ｄ２とＤ３，Ｄ３’＜Ｄ２と、Ｄ１＜Ｄ３，Ｄ３’と、が成り立っている。深さＤ３と深さＤ３’は同じでもよいし、異なっていてもよい。第２導電型の分離領域１６、１７は第２導電型の光電変換領域１２よりも高い不純物濃度を有し得る。第２導電型の分離領域１６、１７は隣り合う画素の光電変換領域１２同士の間に位置することで、ポテンシャル障壁として機能する。表面領域１４および分離領域１７は不純物領域５に連続しており、その結果、表面領域１４、不純物領域５および分離領域１７は略同一の電位になっている。
【００２４】
主面１００に沿った方向における画素ＰＸ内の半導体領域の構造について説明する。光電変換領域１１と分離領域１６との距離（Ｌ１）が、光電変換領域１１と分離領域１７との距離（Ｌ２）よりも大きい。主面１００に対する平面視において、画素ＰＸの電荷転送部ＴＧのチャネル領域およびゲート電極１８が光電変換領域１１と分離領域１６との間に位置している。主面１００に対する平面視において、画素ＰＸの電荷検出ＦＤの浮遊拡散領域１５が光電変換領域１１と分離領域１６との間に位置している。距離Ｌ１と距離Ｌ２の差は、おおむね、チャネル領域と浮遊拡散領域１５の幅の和に相当する。本例では、主面に垂直な方向において浮遊拡散領域１５の少なくとも一部が、分離領域１６に重なっている。分離領域１６を転送ゲートＴＧに近づけすぎると、転送特性が低下するため、浮遊拡散領域１５の一部は分離領域１６に重ならないことが好ましい。
【００２５】
半導体層１０の上にはゲート絶縁膜（不図示）を介してゲート電極１８が設けられ、光電変換部ＰＤの上には反射防止膜１９が設けられている。さらに、半導体層１０の上には層間絶縁膜２０で支持された、複数のプラグ２１および複数の配線層２２からなる配線構造が設けられている。層間絶縁膜２０および配線層２２を覆うパッシベーション膜２３、平坦化膜２４、カラーフィルタアレイ２５、マイクロレンズアレイ２６が順次設けられている。また、光電変換部ＰＤで直接検出することが困難なＸ線などのエネルギー線を検出するために、エネルギー線を可視光線に変換するシンチレータを主面１００の上に設けることもできる。
【００２６】
図３（ａ）〜（ｃ）は、クロストークについて説明するものである。図３（ａ）は第１画素ＰＸ１と第２画素ＰＸ２が中間線Ｓ５に対して並進対称性を有するレイアウトになっている場合に生じるクロストークを示している。図３（ｂ）、（ｃ）は第１画素ＰＸ１と第２画素ＰＸ２が中間線Ｓ５に対して線対称性を有するレイアウトになっている場合に生じるクロストークを示している。
【００２７】
半導体層１０の深い領域で光電変換されて生じた信号電荷ＳＣは、分離領域１６、１７によって構成されたポテンシャル障壁を超えて隣の画素へ混入する場合がある。これがクロストークの原因となる。分離領域１６、１７の近傍での光電変換によって生じた信号電荷が、分離領域１６、１７のポテンシャル障壁を越えやすい。主面１００に対して斜めに入射した光束ＬＢは分離領域１６、１７の近傍で信号電荷を生じやすい。図１（ｃ）で説明した撮像システムＳＹＳの光学系ＯＵが非テレセントリック光学系で有る場合、光束ＬＢの入射角は、撮像領域２の中央部よりも周辺部で大きくなる。従って、撮像領域２の中央部よりも周辺部でクロストークが生じやすくなる。
【００２８】
電荷が蓄積される第１導電型の光電変換領域１１と分離領域１６、１７との距離が小さいほどクロストークは大きくなる。例えば図３（ａ）の辺Ｓ１側では１つの電荷のクロストークが生じているのに対して、辺Ｓ２側では３つの電荷のクロストークが生じている。これに対して、図３（ｂ）、（ｃ）に示すように線対称なレイアウトを採用すると、辺Ｓ１側と辺Ｓ２側とクロストークの差は小さくなる。図３（ｂ）の形態では、光束ＬＢの進行方向側における光電変換領域１１と分離領域１７との距離を、光束ＬＢの進行方向とは反対側における光電変換領域１１と分離領域１７との距離よりも小さくしている。一方、図３（ｃ）の形態では、光束ＬＢの進行方向側における光電変換領域１１と分離領域１６との距離を、光束ＬＢの進行方向とは反対側における光電変換領域１１と分離領域１７との距離よりも大きくしている。図３（ｃ）の形態を採用することで図３（ｂ）の形態を採用する場合に比べて、斜めに入射した光束ＬＢによって生じるクロストークの程度を小さくできる。例えば図３（ｂ）の辺Ｓ１側および辺Ｓ２側では３つの電荷のクロストークが生じているのに対して、例えば図３（ｃ）の辺Ｓ１側および辺Ｓ２側で生じるクロストークは１つの電荷に抑制されている。
【００２９】
図４（ａ）、（ｂ）を用いて、クロストークを低減するためのレイアウトについて具体例を説明する。
【００３０】
図４（ａ）は、第１部分Ｐ１における第１画素ＰＸ１、第３画素ＰＸ４および第７画素ＰＸ７の平面レイアウトを示している。図４（ｂ）は、第２部分Ｐ２における第２画素ＰＸ２、第７画素ＰＸ７および第４画素ＰＸ４の平面レイアウトを示している。以下、図２（ｂ）で示した要素の符合をＭとしたとき、第Ｎ画素ＰＸＮに対応する図２（ｂ）で示した要素の符合をＭＮで表すことにする。例えば「光電変換領域１１２」とは、第２画素ＰＸ２における光電変換領域１１を意味する。また図４（ａ）、（ｂ）において実線は素子分離用の絶縁体４と素子分離用の絶縁体４で画定された活性領域との境界を示しており、点線は画素トランジスタのゲート電極の輪郭を示している。長鎖線は光電変換領域１１に相当する光電変換領域を示しており、ハッチングを付した部分は浮遊拡散領域１５に相当する光電変換領域を示している。一点鎖線および二点鎖線は分離領域１６あるいは分離領域１７に相当する分離領域の輪郭を示している。なお、画素ＰＸの位置は、光電変換領域１１を、主面１００に対して平面視した際の、光電変換領域１１の幾何学的重心として特定することができる。
【００３１】
第１画素ＰＸ１と第５画素ＰＸ５は画素トランジスＳＬ１，ＳＦ１，ＲＳ１を共有している。第２画素ＰＸ２と第６画素ＰＸ６は画素トランジスＳＬ２，ＳＦ２，ＲＳ２を共有している。第３画素ＰＸ３と第９画素ＰＸ９は画素トランジスＳＬ３，ＳＦ３，ＲＳ３を共有している。第４画素ＰＸ４と第１０画素ＰＸ１０は画素トランジスＳＬ４，ＳＦ４，ＲＳ４を共有している。ウェルコンタクトＷＣ１，ＷＣ２，ＷＣ３，ＷＣ４は、第２導電型の半導体領域であり、配線２２およびプラグ２２を介して、半導体層１０の第２導電型の半導体領域に基準電位（接地電位）を供給する。基準電位が供給される第２導電型の半導体領域は、不純物領域５や光電変換領域１２、表面領域１４、分離領域１６，１７である。分離領域１６と分離領域１７は、第２導電型の光電変換領域１２および／または表面領域１４を介して電気的に連続でありうる。
【００３２】
本例では、中間線Ｓ５に対して、第１画素ＰＸ１を構成する画素トランジスタのゲート電極のレイアウトと第２画素ＰＸ２を構成する画素トランジスタのレイアウトが線対称である。
【００３３】
第１部分Ｐ１では、辺Ｓ１と辺Ｓ２に交差（本例では直交）する方向において光電変換領域１１１が分離領域１６１と分離領域１７１で挟まれている。本例では分離領域１６１と分離領域１７１との間には光電変換領域１３と同程度の不純物濃度を有する半導体領域が配されていて、分離領域１６１は分離領域１７１から離れている。しかし、分離領域１６１と分離領域１７１とを連続させて、分離領域１６１、１７１に相当する深さと不純物濃度を有する分離領域が光電変換領域１１１を囲むようにしてもよい。さらには、複数の画素間に、分離領域１６１、１７１に相当する深さ、不純物濃度を有する分離領域を格子状に配置してもよい。第２部分Ｐ２においても同様である。
【００３４】
第１画素ＰＸ１に注目すると、第１画素ＰＸ１と第３画素ＰＸ３との間に位置する分離領域１６１は、第１画素ＰＸ１の光電変換領域１１１に対して辺Ｓ１側に位置する。第１画素ＰＸ１と第５画素ＰＸ５との間に位置する分離領域１７１は、第１画素ＰＸ１の光電変換領域１１１に対して辺Ｓ２側に位置する。そして、分離領域１６１と光電変換領域１１１との距離（Ｌ１に相当）は、分離領域１７１と光電変換領域１１１との距離（Ｌ２に相当）よりも大きい。
【００３５】
一方、第２画素ＰＸ２に注目すると、第２画素ＰＸ２と第４画素ＰＸ４との間に位置する分離領域１６２は、第２画素ＰＸ２の光電変換領域１１２に対して辺Ｓ２側に位置する。第２画素ＰＸ２と第６画素ＰＸ６との間に位置する分離領域１７２は、第２画素ＰＸ２の光電変換領域１１２に対して辺Ｓ１側に位置する。そして、分離領域１６２と光電変換領域１１２との距離（Ｌ１に相当）は、分離領域１７２と光電変換領域１１１との距離（Ｌ２に相当）よりも大きい。
【００３６】
このような関係にすることにより、隣り合う画素間でのクロストークを抑制することができ、かつ、撮像領域２内でのクロストークの程度差を低減することができる。すなわち、第１画素ＰＸ１と第２画素ＰＸ２のレイアウトの関係を図４（ａ）、（ｂ）のようにしたことにより、第３画素ＰＸ３と第４画素ＰＸ４で生じるクロストークを抑制できる。さらに、第３画素ＰＸ３と第４画素ＰＸ４とでのクロストークの程度差を低減することができる。
【００３７】
次に、第５画素ＰＸ５に注目すると、第１画素ＰＸ１と第５画素ＰＸ５との間に位置する分離領域１７１は、第５画素ＰＸ５の光電変換領域１１５に対して辺Ｓ１側に位置する。第５画素ＰＸ７と第７画素ＰＸ７との間に位置する分離領域１６７は、第５画素ＰＸ５の光電変換領域１１５に対して辺Ｓ２側に位置する。そして、分離領域１７１と光電変換領域１１５との距離（Ｌ１に相当）は、分離領域１６７と光電変換領域１１５との距離（Ｌ２に相当）よりも大きい。
【００３８】
一方、第６画素ＰＸ６に注目すると、第２画素ＰＸ２と第６画素ＰＸ６との間に位置する分離領域１７２は、第６画素ＰＸ６の光電変換領域１１６に対して辺Ｓ２側に位置する。第６画素ＰＸ６と第８画素ＰＸ８との間に位置する分離領域１６８は、第６画素ＰＸ６の光電変換領域１１６に対して辺Ｓ１側に位置する。そして、分離領域１７２と光電変換領域１１６との距離（Ｌ１に相当）は、分離領域１６８と光電変換領域１１６との距離（Ｌ２に相当）よりも大きい。
【００３９】
このような関係にすることにより、隣り合う画素間でのクロストークを抑制することができ、かつ、撮像領域２内でのクロストークの程度差を低減することができる。すなわち、第５画素ＰＸ５と第６画素ＰＸ６のレイアウトの関係を図４（ａ）、（ｂ）のようにしたことにより、第１画素ＰＸ１と第２画素ＰＸ２で生じるクロストークを抑制できる。さらに、第１画素ＰＸ１と第２画素ＰＸ２でのクロストークの程度差を低減することができる。
【００４０】
本例では画素の行に沿って延びる辺Ｓ１と辺Ｓ２との間の中間線Ｓ５に対して辺Ｓ１側と辺Ｓ２側でレイアウトに対称性を持たせている。しかし、画素の列に沿って延びる辺Ｓ３と辺Ｓ４との間の中間線Ｓ６に対して辺Ｓ３側と辺Ｓ４側でレイアウトに対称性を持たせてもよい。これは、辺Ｓ１，Ｓ２が四辺形の長辺で、辺Ｓ３、Ｓ４が四辺形の短辺であるような矩形の撮像領域２を有する場合に特に有効である。なぜなら、非テレセントリック光学系から入射する光束の入射角の最大値は、長辺（辺Ｓ１，Ｓ２）を結ぶ方向よりも短辺（辺Ｓ３、Ｓ４）を結ぶ方向で大きくなるからである。つまり、短辺（辺Ｓ３、Ｓ４）を結ぶ方向ではクロストークが大きくなり易いからである。
【００４１】
図２に示すように、中間線Ｓ５を挟んで、画素のレイアウトの並進対称性が崩れる。そのため、第１領域Ｒ１において隣り合う画素の画素ピッチと、第２領域Ｒ２において隣り合う画素の画素ピッチと、中間線Ｓ５を挟んで隣り合う第１領域Ｒ１の画素と第２領域Ｒ２の画素との画素ピッチは異なる場合がある。そのような場合には、中間線Ｓ５を挟んで隣り合う第１領域Ｒ１の画素と第２領域Ｒ２の画素とで同一の光量に対して、出力に差が生じる場合がある。これは、例えばマイクロレンズに画素中心に対するズレの大きさが中間線Ｓ５を挟んで隣り合う画素で異なるためである。このような出力に差が生じる画素は、第１画素ＰＸ１と第２画素ＰＸ２との間に位置する画素であり、中間画素と称する。中間画素は、例えば第１画素ＰＸ１および第２画素ＰＸ２から等距離に位置する画素あるいは、例えば第１画素ＰＸ１および第２画素ＰＸ２から等距離な位置に最も近い画素である。このような中間画素に関して、発生する出力の差を予め測定しておいて、中間画素の出力を撮像システムＳＹＳの中で補正することが好ましい。そのための補正回路を撮像装置ＩＳの中に設けることもできるし、撮像装置ＩＳのとは別の信号処理装置ＰＵに設けることもできる。
【００４２】
画素回路ＰＸＣを構成する種々の半導体素子を形成する際に、斜めイオン注入が用いられる。例えば、光電変換領域１１の一部をゲート電極１８の下に形成する場合である。図２（ａ）に示すように中間線Ｓ５に対して線対称なレイアウトを採用する場合には、第１領域Ｒ１に斜めイオン注入する工程と、第２領域Ｒ２に斜めイオン注入する工程とを分けることが好ましい。さらに、第１領域Ｒ１と第２領域Ｒ２とで、斜めイオン注入の注入角度を異ならせること、例えば中間線Ｓ５に対して注入角度を線対称にすることが好ましい。このように斜めイオン注入の注入工程を第１領域Ｒ１と第２領域Ｒ２とで分ける工程が増加する。しかし、例えば、光電変換領域１１を形成した後にゲート電極１８を形成することで、そのような工程の増加を抑制することができる。
【００４３】
図５は、複数の撮像デバイスＩＣ１〜ＩＣ８を並べて１つの撮像領域２を形成した撮像装置の実施形態を示している。各撮像デバイスＩＣ１〜ＩＣ８は別々の半導体層を有している。撮像デバイスＩＣ１，ＩＣ３，ＩＣ６，ＩＣ８は同じレイアウトであり、撮像デバイスＩＣ２，ＩＣ４，ＩＣ５，ＩＣ７は同じレイアウトである。撮像デバイスＩＣ１と撮像デバイスＩＣ２との境界で上下でレイアウトに対象性を持たせており、撮像デバイスＩＣ５と撮像デバイスＩＣ６との境界の上下でレイアウトに対象性を持たせている。そのため、線対称性を有する関係にある複数の画素は別々の撮像デバイスＩＣ１〜ＩＣ８の別々の半導体層に設けられている。
【００４４】
これにより、撮像デバイスＩＣ１と撮像デバイスＩＣ２とで生じるクロストークを抑制し、かつ撮像デバイスＩＣ１と撮像デバイスＩＣ２の間でのクロストークの違いを低減できる。なお、このような形態では、１つの撮像デバイスＩＣの撮像領域２では画素レイアウトの並進対称性が保たれている。そのため、半導体層１０に不純物を斜めイオン注入して不純物領域を形成することが容易となる。
【００４５】
以上、説明した実施形態は、本開示の技術思想を逸脱しない範囲において適宜変更が可能である。上述した実施形態ではＣＭＯＳイメージセンサを例に挙げたが、ＣＣＤイメージセンサにも適用することができる。
【符号の説明】
【００４６】
２  撮像領域
１０  半導体層
１００  主面
Ｓ１  上辺
Ｓ２  下辺
ＰＸ１  第１画素
ＰＸ２  第２画素
ＦＤ  光電変換部
ＴＧ  電荷転送部
ＦＤ  電荷検出部
１１  光電変換領域
１２  光電変換領域
１６  分離領域
１７  分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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