(57)【要約】【課題】メモリセルのしきい値の変動を補正して、信頼性を向上する。【解決手段】メモリセルは、（Ｎ−１）ビット（Ｎは１より大きい整数）のデータおよびエラー検出ビットを保持する。メモリセルには状態Ａ＿１乃至Ａ＿２Ｎからなる２Ｎのデータ状態が設定される。２Ｎのデータ状態において、状態Ａ＿ｉ（ｉは１、または４以上２Ｎ以下の偶数）には、エラー検出ビットに“１”（正常）が割り当てられ、その他のデータ状態には、エラー検出ビットに“０”（異常）が割り当てられている。書き込みによって、メモリセルは状態Ａ＿ｉとなる。読み出し動作では、メモリセルからエラー検出ビットは読み出されない。例えば、リフレッシュのために、（Ｎ−１）ビットのデータと共にエラー検出ビットが読み出される。エラー検出ビットが“０”であれば、エラー検出ビットが“１”であるデータ状態に戻すため、リフレッシュが行われる。【選択図】図４
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【特許請求の範囲】
【請求項１】
メモリセルと、
回路と、
を有する記憶装置であって、
前記メモリセルは、“０”または“１”でなる１ビットのデータを保持する機能を有し、
前記メモリセルのデータ状態には、状態Ａ＿１乃至Ａ＿４で表される４のデータ状態があり、
Ｖ＿１乃至Ｖ＿３は電圧であり、
状態Ａ＿１のしきい値レベルはＶ＿１よりも小さく、
状態Ａ＿２の前記しきい値レベルは、Ｖ＿１よりも大きくＶ＿２よりも小さく、
状態Ａ＿３の前記しきい値レベルは、Ｖ＿２よりも大きくＶ＿３よりも小さく、
状態Ａ＿４の前記しきい値レベルは、Ｖ＿３よりも大きく、
前記メモリセルに対して１ビットのデータの書き込み、および読み出しができるように、前記回路は前記メモリセルと電気的に接続され、
前記回路は、
“０”を前記メモリセルに書き込むときに、前記メモリセルを状態Ａ＿１にし、かつ“１”を前記メモリセルに書き込むときに、前記メモリセルを状態Ａ＿４にする機能と、
前記メモリセルのしきい値がＶ＿１よりも小さいか否かを判定する第１判定を行う機能と、
前記メモリセルのしきい値がＶ＿２よりも小さいか否かを判定する第２判定を行う機能と、
前記メモリセルのしきい値がＶ＿３よりも小さいか否かを判定する第３判定を行う機能と、
前記第２判定を行い、前記メモリセルから１ビットのデータを読み出す機能と、
前記第１乃至第３判定を行い、前記メモリセルのデータ状態が状態Ａ＿２の場合、前記メモリセルを状態Ａ＿１にする機能と、
前記第１乃至第３判定を行い、前記メモリセルのデータ状態が状態Ａ＿３の場合、前記メモリセルのデータ状態を状態Ａ＿４にする機能と、
を有する記憶装置。
【請求項２】
請求項１において、
状態Ａ＿１乃至Ａ＿４のしきい値分布は不等間隔である記憶装置。
【請求項３】
請求項１又は２において、
前記メモリセルのデータ状態は、状態Ａ＿１、Ａ＿３およびＡ＿４で構成され、
前記回路は、前記第１判定を行う機能を有さず、
前記第２および前記第３判定を行い、前記メモリセルのしきい値がＶ＿２よりも大きくかつＶ＿３よりも小さい場合、前記メモリセルのデータ状態を状態Ａ＿４にする機能を有する記憶装置。
【請求項４】
メモリセルと、
回路と、
を有する記憶装置であって、
前記メモリセルは、（Ｎ−１）ビット（Ｎは２以上の整数）のデータを保持することができる機能を有し、
前記メモリセルは、状態Ａ＿１乃至Ａ＿２Ｎからなる２Ｎのデータ状態を有し、
状態Ａ＿１乃至Ａ＿２Ｎのしきい値レベルは、Ｖ＿１乃至Ｖ＿（２Ｎ―１）でなる（２Ｎ―１）の電圧で区分され、
状態Ａ＿１のしきい値レベルはＶ＿１よりも小さく、
状態Ａ＿ｈ（ｈは２以上（２Ｎ―１）以下の整数）のしきい値レベルはＶ＿（ｈ―１）よりも大きくＶ＿ｈよりも小さく、
状態Ａ＿２Ｎのしきい値レベルはＶ＿（２Ｎ―１）よりも大きく、
前記メモリセルに対して（Ｎ−１）ビットのデータの書き込みおよび読み出しができるように、前記回路は前記メモリセルと電気的に接続され、
前記回路は、前記（Ｎ−１）ビットのデータの書き込みにおいて、前記（Ｎ−１）ビットのデータに応じて、前記メモリセルのデータ状態を、状態Ａ＿ｉ（ｉは１、または４以上２Ｎ以下の偶数）にする機能を有し、
前記回路は、第１乃至第（２Ｎ―１）判定を行う機能を有し、
前記第ｊ判定において（ｊは１以上２Ｎ―１以下の整数）、前記メモリセルのしきい値がＶ＿ｊよりも小さいか否かが判定され、
前記回路は、前記第１乃至（２Ｎ―１）判定を行い、前記メモリセルのしきい値がＶ＿１よりも大きくかつＶ＿２よりも小さい場合、前記メモリセルを状態Ａ＿１にする機能を有し、
前記回路は、第１乃至（２Ｎ―１）判定を行い、前記メモリセルのしきい値がＶ＿ｋ（ｋは、２以上（２Ｎ―２）以下の偶数）よりも大きくかつＶ＿ｋ＋１よりも小さい場合、前記メモリセルのデータ状態を状態Ａ＿（ｋ＋２）にする機能を有する記憶装置。
【請求項５】
請求項４において、
状態Ａ＿１乃至Ａ＿２Ｎのしきい値分布は不等間隔である記憶装置。
【請求項６】
請求項４又は５において、
前記メモリセルのデータ状態は、状態Ａ＿１、Ａ＿３乃至Ａ＿２Ｎで構成され、
前記回路は、前記第１判定を行う機能を有さず、
前記回路は、第２乃至（２Ｎ―１）判定を行い、前記メモリセルのしきい値がＶ＿ｋ（ｋは、２以上（２Ｎ―２）以下の偶数）よりも大きくかつＶ＿ｋ＋１よりも小さい場合、前記メモリセルのデータ状態を状態Ａ＿（ｋ＋２）にする機能を有する記憶装置。
【請求項７】
請求項４又は５において、
前記回路は、前記（Ｎ−１）ビットのデータの読み出しにおいて、前記第２乃至前記第（２Ｎ―１）判定のうち偶数番目の判定を行う記憶装置。
【請求項８】
請求項１乃至７の何れか１項において、
前記メモリセルは、保持ノード、容量素子および第１トランジスタを有し、
前記容量素子は前記保持ノードの電圧を保持することができる機能を有し、
前記第１トランジスタは前記保持ノードの充電および放電を制御できる機能を有し、
前記第１トランジスタの活性層は酸化物半導体で形成され、
前記メモリセルのしきい値は保持ノードの電圧によって規定されている記憶装置。
【請求項９】
請求項１乃至７の何れか１項において、
前記メモリセルは第１乃至第４配線と電気的に接続され、
前記メモリセルは保持ノード、第１トランジスタ、第２トランジスタおよび容量素子を有し、
前記メモリセルのしきい値は保持ノードの電圧によって規定され、
前記第１トランジスタのゲートは第１配線と電気的に接続され、
前記容量素子は、前記第２配線と前記保持ノードを容量結合し、
前記第２トランジスタのゲートは保持ノードと電気的に接続され、
前記第２トランジスタの第１端子は前記第３配線と電気的に接続され、
前記第２トランジスタの第２端子は前記第４配線と電気的に接続され、
前記第１トランジスタは、前記第４配線と前記保持ノードと間の導通状態を制御する機能を有し、
前記第１トランジスタの活性層は酸化物半導体で形成されている記憶装置。
【請求項１０】
請求項９において、
前記メモリセルは、第５配線と電気的に接続され、
前記第２トランジスタの第２端子は前記第５配線と電気的に接続されている記憶装置。
【請求項１１】
請求項１乃至７の何れか１項において、
前記メモリセルは第１乃至第５配線と電気的に接続され、
前記メモリセルは、保持ノード、第１乃至第３トランジスタ、および容量素子を有し、
前記メモリセルのしきい値は前記保持ノードの電圧によって規定され、
前記第１トランジスタのゲートは前記第１配線と電気的に接続され、
前記第２トランジスタのゲートは前記保持ノードと電気的に接続され、
前記第３トランジスタのゲートは前記第２配線と電気的に接続され、
前記第２トランジスタの第１端子は前記第３配線と電気的に接続され、
前記第１トランジスタは前記第４配線と前記保持ノードと間の導通状態を制御する機能を有し、
前記第３トランジスタは前記第４配線と前記第２トランジスタの第２端子と間の導通状態を制御する機能を有し、
前記容量素子は、前記第５配線と前記保持ノードとを容量結合し、
前記第１トランジスタの活性層は酸化物半導体で形成されている記憶装置。
【請求項１２】
請求項１１において、
前記メモリセルは第６配線と電気的に接続され、
前記第３トランジスタは、前記第６配線と前記第２トランジスタの第２端子と間の導通状態を制御する機能を有する記憶装置。
【請求項１３】
請求項１乃至１２のいずれか１項に記載の記憶装置と、
プロセッサコアと、
を有する半導体装置。
【請求項１４】
請求項１乃至１３のいずれか１項に記載の記憶装置と、
制御回路と、
アンテナと、
を有する半導体装置。
【請求項１５】
チップおよびリードを有し、
前記チップには、請求項１乃至１４に記載の記憶装置、並びに請求項１３および１４に記載の半導体装置の何れか１つが設けられ、
前記リードは前記チップと電気的に接続されている電子部品。
【請求項１６】
請求項１乃至１２に記載の記憶装置、請求項１３および１４に記載の半導体装置、並びに請求項１５に記載の電子部品のうちのいずれか１つと、
筐体、マイクロホン、スピーカー、または、操作キーの少なくとも１つと、
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）には、例えば、記憶回路、論理回路、処理装置、その他の半導体装置、そのための駆動方法、およびそのための作製方法等が開示される。本発明の一形態の技術分野は、これらに限定されるものではない。例えば、本発明の一形態は、半導体装置、記憶装置、処理装置、撮像装置、表示装置、発光装置、蓄電装置、又はそれらの駆動方法、又はそれらの製造方法に関する。
【背景技術】
【０００２】
ランダムアクセスメモリ（ＲＡＭ）のメモリセルとして１Ｔ１Ｃ（１トランジスタ１容量素子）型のメモリセルや、２Ｔ型および３Ｔ型のゲインセルが知られている。これらのメモリセルの書き込みトランジスタに、活性層チャネルが酸化物半導体で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある。）を適用することが提案されている。
【０００３】
例えば、特許文献１には、書き込みトランジスタをＯＳトランジスタとすることで、電力が供給されない状況でもデータ保持が可能なメモリセルが記載されている。例えば、特許文献２―４には、ＯＳトランジスタが用いられた、多値データを記憶可能なメモリセルが記載されている。
【０００４】
不揮発性記憶装置の微細化や多値化が進むと、エラーが発生しやすくなる。そのため、記憶しているデータにエラーが存在しているかを検出することが行われている。例えば、特許文献４には、エラーを検出するため、メモリセルに２Ｘよりも多いデータレベルを設定し、Ｘビットのデータおよびエラービットを記憶させている。読み出し動作において、２Ｘデータレベルをデコードし、エラービットを用いてＸビットのデータの信頼係数を決定している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１８７９５０号公報
【特許文献２】特開２０１４−１９９７０７号公報
【特許文献３】特開２０１４−１９９７０８号公報
【特許文献４】特開２０１４−２０９４０２号公報
【特許文献５】米国特許第７，３６９，４３４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一形態の課題は、新規な半導体装置の提供、または新規な半導体装置の動作方法の提供等である。または、本発明の一形態の課題は、エラービットの発生を防ぐこと、信頼性を向上すること、遅延時間の増加を抑えること、面積を縮小すること、消費電力の増加を抑えること等である。
【０００７】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【０００８】
本発明の一形態はメモリセルおよび回路を有する記憶装置であって、メモリセルは（Ｎ−１）ビット（Ｎは１よりも大きな整数）のデータおよびエラー検出ビットを保持する機能を有し、メモリセルは状態Ａ＿１乃至Ａ＿２Ｎからなる２Ｎのデータ状態を有し、２Ｎのデータ状態において、状態Ａ＿ｉ（ｉは１、または４以上２Ｎ以下の偶数）にはエラー検出ビットに“１”（正常）が割り当てられ、その他のデータ状態には、エラー検出ビットに“０”（異常）が割り当てられており、メモリセルに対して（Ｎ−１）ビットのデータの書き込みおよび読み出しができるように回路は前記メモリセルと電気的に接続され、回路は（Ｎ−１）ビットのデータの書き込みではメモリセルを状態Ａ＿ｉとし、回路は（Ｎ−１）ビットのデータともにエラー検出ビットを読み出し、エラー検出ビットが“０”であれば、エラー検出ビットが“１”であるデータ状態にメモリセルを回復させ、回路は、読み出し動作ではメモリセルからエラー検出ビットを読み出さない記憶装置である。
【０００９】
本発明の他の一形態は、メモリセルと、回路と、を有する記憶装置であって、メモリセルは、“０”または“１”でなる１ビットのデータを保持する機能を有し、メモリセルのデータ状態には、状態Ａ＿１乃至Ａ＿４で表される４のデータ状態があり、Ｖ＿１乃至Ｖ＿３は電圧であり、状態Ａ＿１のしきい値レベルはＶ＿１よりも小さく、状態Ａ＿２のしきい値レベルは、Ｖ＿１よりも大きくＶ＿２よりも小さく、状態Ａ＿３のしきい値レベルは、Ｖ＿２よりも大きくＶ＿３よりも小さく、状態Ａ＿４のしきい値レベルは、Ｖ＿３よりも大きく、メモリセルに対して１ビットのデータの書き込み、および読み出しができるように、回路はメモリセルと電気的に接続され、回路は、“０”をメモリセルに書き込むときに、メモリセルを状態Ａ＿１にし、かつ“１”をメモリセルに書き込むときに、メモリセルを状態Ａ＿４にする機能と、メモリセルのしきい値がＶ＿１よりも小さいか否かを判定する第１判定を行う機能と、メモリセルのしきい値がＶ＿２よりも小さいか否かを判定する第２判定を行う機能と、メモリセルのしきい値がＶ＿３よりも小さいか否かを判定する第３判定を行う機能と、第２判定を行い、メモリセルから１ビットのデータを読み出す機能と、第１乃至第３判定を行い、メモリセルのデータ状態が状態Ａ＿２の場合、メモリセルを状態Ａ＿１にする機能と、第１乃至第３判定を行い、メモリセルのデータ状態が状態Ａ＿３の場合、メモリセルのデータ状態を状態Ａ＿４にする機能と、を有する記憶装置である。
【００１０】
上掲の形態において、メモリセルは保持ノードの電圧を保持する容量素子と、保持ノードの充電および放電を制御するためのトランジスタを有していてもよく、トランジスタの活性層は酸化物半導体で形成されていることが好ましい。
【発明の効果】
【００１１】
本発明の一形態により、新規な半導体装置の提供、または新規な半導体装置の動作方法の提供を可能とする。または、本発明の一形態により、エラービットの発生を防ぐこと、信頼性を向上すること、遅延時間の増加を抑えること、面積を縮小すること、消費電力の増加を抑えること等が可能となる。
【００１２】
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
【図面の簡単な説明】
【００１３】
【図１】Ａ−Ｄ：メモリセルの構成例を示す回路図。
【図２】メモリセルの４のデータ状態を示す模式図。
【図３】Ａ−Ｃ：メモリセルのしきい値電圧分布の模式図。
【図４】Ａ−Ｃ：メモリセルの８のしきい値電圧分布の模式図。
【図５】記憶装置の構成例を示すブロック図。
【図６】メモリセルアレイの構成例を示す回路図。
【図７】記憶装置の動作例を示すタイミングチャート。
【図８】記憶装置の動作例を示すタイミングチャート。
【図９】記憶装置の動作例を示すタイミングチャート。
【図１０】記憶装置の構成例を示すブロック図。
【図１１】記憶装置の動作例を示すタイミングチャート。
【図１２】記憶装置の動作例を示すタイミングチャート。
【図１３】記憶装置の動作例を示すタイミングチャート。
【図１４】Ａ、Ｂ：メモリセルの構成例を示す回路図。
【図１５】メモリセルアレイの構成例を示す回路図。
【図１６】記憶装置の動作例を示すタイミングチャート。
【図１７】記憶装置の動作例を示すタイミングチャート。
【図１８】記憶装置の動作例を示すタイミングチャート。
【図１９】プロセッシングユニット（ＣＰＵ）の構成例を示すブロック図。
【図２０】プロセッシングユニット（ＲＦＩＣ）の構成例を示すブロック図。
【図２１】無線センサの構成例を示す外観図。
【図２２】無線センサの応用例を示す模式図。
【図２３】Ａ、Ｂ：無線センサの応用例を示す模式図。
【図２４】無線センサの応用例を示す模式図。
【図２５】Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。
【図２６】Ａ−Ｈ：電子機器の例を説明する図。
【図２７】ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。
【図２８】Ａ：図２７Ｂの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。
【図２９】Ａ−Ｃ：ＯＳトランジスタの構成例を示す断面図。
【図３０】メモリセルアレイのデバイス構造を模式的に示す回路図。
【図３１】メモリセルアレイのレイアウト例を示す分解平面図。
【図３２】図３１のｘ１１−ｘ１２線およびｙ１１−ｙ１２による断面図。
【図３３】メモリセルアレイのデバイス構造例を示す断面図。
【図３４】Ａ−Ｃ：ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像。Ｄ：ＣＡＡＣ−ＯＳの断面模式図。
【図３５】Ａ−Ｄ：ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。
【図３６】Ａ−Ｃ：ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。
【図３７】Ａ、Ｂ：ＣＡＡＣ−ＯＳの電子回折パターンを示す図。
【図３８】Ｉｎ−Ｇａ−Ｚｎ酸化物の結晶部の電子照射による変化を示す図。
【発明を実施するための形態】
【００１４】
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、パッケージにチップを収納した電子部品も半導体装置の一例である。記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
【００１５】
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【００１６】
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
【００１７】
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
【００１８】
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
【００１９】
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
【００２０】
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態を説明することができる。
【００２１】
本明細書等において、例えば、電源電圧ＶＤＤを、電圧ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。
【００２２】
また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に“＿１”、“＿２”、“［ｎ］”、“［ｍ、ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、メモリセルアレイ中の複数の配線ＷＷＬを個々に区別する場合、メモリセルアレイのアドレス番号（行番）を利用して、第２番目の配線ＷＷＬを配線ＷＷＬ＿２と記載する場合がある。
【００２３】
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２４】
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００２５】
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また、各回路ブロックの機能は説明のため機能を特定するものであり、１の回路ブロックとして示していても、実際の回路ブロックにおいては、１の回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
【００２６】
以下に本発明の実施の形態を示す。ただし、実施の形態を適宜組み合わせることが可能である。また、１の実施の形態の中に複数の構成例（動作例、製造方法例も含む）が示される場合は、互いに構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
〔実施の形態１〕
本実施の形態では、半導体装置の一例として記憶装置について説明する。
【００２８】
＜＜メモリセルの構成例＞＞
図１Ａは、記憶装置のメモリセルの構成例を示す。図１Ａに示すメモリセル１０は、トランジスタＭＷ１、トランジスタＲＰ１、容量素子Ｃ１、ノードＳＮ、およびノードａ１−ａ５を有する。メモリセル１０はいわゆる２Ｔ型のゲインセルである。
【００２９】
ノードＳＮはデータ保持ノードであり、電気的に浮遊状態となることが可能である。容量素子Ｃ１はノードＳＮの電圧を保持するための保持容量として機能することができる。容量素子Ｃ１はノードＳＮとノードａ５とに電気的に接続されている。ノードａ１はデータ入力ノードであり、ノードａ２はデータ出力ノードである。メモリセルアレイの構成によって、ノードａ１とノードａ２は同じ配線に電気的に接続される場合もあるし、異なる配線に電気的に接続される場合もある。ノードａ３−ａ５は、互いに異なる配線に電気的に接続される。ノードａ１−ａ５に電気的に接続されるこれらの配線には、メモリセル１０を駆動するための固定電圧あるいは信号が入力される。例えば、メモリセル１０の駆動方法によっては、ノードａ３をデータ入力ノードとして機能させることができる。
【００３０】
トランジスタＭＷ１は、ノードａ１とノードＳＮ間の導通状態を制御するパストランジスタである。トランジスタＭＷ１は書き込みトランジスタであり、書き込み動作時にオン状態とされる。トランジスタＭＷ１がオン状態になることで、ノードＳＮにノードａ１の電圧が書き込まれる。その後、トランジスタＭＷ１をオフ状態とすることで、ノードＳＮが電気的に浮遊状態となり、メモリセル１０はデータ保持状態となる。
【００３１】
トランジスタＲＰ１は読み出しトランジスタである。トランジスタＲＰ１のゲートはノードＳＮと電気的に接続されているため、そのソース―ドレイン間電流（以下、「ドレイン電流」と呼ぶ。）はノードＳＮの電圧によって変化する。読み出し動作では、ノードａ２は所定の電圧にプリチャージされた後、電気的に浮遊状態とされる。トランジスタＲＰ１のドレイン電流によって、ノードａ２は充電または放電される。ノードａ２の電圧の変動に伴い、トランジスタＲＰ１のドレイン電流は小さくなり、やがて、ノードＳＮとノードａ２と間の電圧がトランジスタＲＰ１のしきい値を超えると、流れなくなる。ノードａ２の電圧を検出することで、メモリセル１０に書き込まれたデータを得ることができる。
【００３２】
メモリセル１０は、ノードＳＮに書き込む電圧を調整することで、２値の記憶だけでなく、４値、８値、１６値といった多値（２Ｎ値、Ｎは１よりも大きい整数）の記憶が可能である。別言すると、メモリセル１０に少なくとも２Ｎ（Ｎは１より大きい整数）のデータ状態を設定することで、メモリセル１０は２（Ｎ−１）値のデータの記憶が可能となる。
【００３３】
メモリセル１０の保持時間を長くするため、電気的に浮遊状態のノードＳＮの電圧の変動（特に、電圧の降下）を可能な限り抑えることが好ましい。このための手段の１つとして、トランジスタＭＷ１を非導通状態でのドレイン電流（オフ電流）を非常に小さいトランジスタにすることが挙げられる。
【００３４】
トランジスタのオフ電流を下げるには、例えば、活性層をエネルギーキャップが広い半導体で形成すればよい。半導体のエネルギーギャップは、２．５ｅＶ以上、または２．７ｅＶ以上、または３ｅＶ以上であることが好ましい。このような半導体として酸化物半導体が挙げられる。例えば、トランジスタＭＷ１は、活性層が酸化物半導体で形成されているＯＳトランジスタとすればよい。チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースードレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。トランジスタＭＷ１に適用されるＯＳトランジスタのリーク電流は、室温（２５℃程度）にて１×１０−１８Ａ以下、または、１×１０−２１Ａ以下、または１×１０−２４Ａ以下が好ましい。または、リーク電流は８５℃にて１×１０−１５Ａ以下、または１×１０−１８Ａ以下、または１×１０−２１Ａ以下であることが好ましい。
【００３５】
よって、トランジスタＭＷ１をＯＳトランジスタとすることで、電気的に浮遊状態のノードＳＮの電圧の変動を抑えることが可能である。よって、メモリセル１０はデータを長時間保持することが可能であり、不揮発性のメモリ回路として動作させることが可能である。
【００３６】
なお、ノードＳＮが電気的に浮遊状態である期間に、トランジスタＭＷ１が完全にオフ状態となるような電圧がゲートに入力され続けている場合がある。または、トランジスタＭＷ１にバックゲートを設けた場合、トランジスタＭＷ１がノーマリオフ状態になるような電圧がバックゲートに入力され続けている場合がある。そのよう場合には、メモリセル１０に電圧が供給されていることになるが、電流がほとんど流れないので、メモリセル１０では電流がほとんど消費されない。よって、電圧が供給されていても、データ保持にメモリセル１０の消費電力はほぼゼロであることから、メモリセル１０は不揮発性メモリ回路であるということができる。
【００３７】
酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、ＯＳトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。よって、トランジスタＭＷ１にＯＳトランジスタを適用することで、信号の電圧レベルや入力タイミング等の駆動条件の余裕度（マージン）を高くすることができる。例えば、データ保持状態にノードＳＮの電圧が高くなるような駆動も可能になる。
【００３８】
ＯＳトランジスタの活性層は、Ｉｎ、Ｇａ、ＳｎおよびＺｎのうちの１つまたは複数の元素を構成元素とする酸化物を有していることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等がある。また、これら酸化物に、酸化物の構成元素以外の元素や化合物を含むもの、例えばＳｉＯ２を含む酸化物半導体を用いることができる。
【００３９】
また、ＯＳトランジスタは、活性層がワイドバンドギャップである酸化物半導体で形成されているため、短チャネル効果が表れにくい。ゲート絶縁層を厚くし、例えば酸化膜換算膜厚で１１ｎｍ以上１５ｎｍ以下にし、かつチャネル長を短く、例えば２０ｎｍ以上６０ｎｍ以下としても、非常に良好なオフ電流特性およびサブスレッショルド特性を有することが可能である。よって、ＯＳトランジスタは、論理回路を構成する一般的なＳｉトランジスタよりも厚いゲート絶縁層を用いることができるため、ゲート絶縁層を介したリーク電流が低減され、ゲート絶縁層の膜厚のばらつきによる電気特性のばらつきも抑えることができる。ＯＳトランジスタの詳細は実施の形態３で説明する。
【００４０】
トランジスタＭＷ１にバックゲートを設けてもよい。そのような例を図１Ｂ、図１Ｃに示す。図１Ｂに示すメモリセル１１、および図１Ｃに示すメモリセル１２はメモリセル１０の変形例である。
【００４１】
メモリセル１１においては、トランジスタＭＷ２のバックゲートはノードａ１０と電気的に接続されている。ノードａ１０には固定電圧または信号が入力される。ノードａ１０の電圧によってトランジスタＭＷ２のしきい値電圧を制御することができる。例えば、しきい値電圧を制御することで、トランジスタＭＷ２のオフ電流を下げることができるので、メモリセル１１の保持特性が向上される。メモリセル１２においては、トランジスタＭＷ３のバックゲートとゲートが電気的に接続されている。これにより、メモリセル１２の書き込みトランジスタ（トランジスタＭＷ３）の電流駆動能力が向上されるため、書き込み時間を短縮することが可能である。
【００４２】
トランジスタＲＰ１には特段の制約はなく、一般的なトランジスタとすることができ、例えば、活性層が第１４族元素（Ｓｉ、Ｇｅ、Ｃ）で形成されているトランジスタとすることができる。このようなトランジスタの代表例は、活性層がシリコンで形成されているトランジスタ（Ｓｉトランジスタ）である。また、Ｓｉトランジスタの移動度を向上させる目的等のため、Ｓｉでなる活性層にＧｅが添加されている歪みトランジスタを用いてもよい。また、図１Ｄに示すメモリセル１３のように読み出しトランジスタをｎ型トランジスタＲＮ１としてもよい。
【００４３】
図１に示すメモリセル１０―１３は、多値データ（２Ｎ値データ、Ｎは１よりも大きな整数）の記憶が可能である。別言するとメモリセル１０―１３は２Ｎ以上のデータ状態（「ビット状態」ともいう。）を有する。本実施の形態では、多値データを記憶できる性能を用いて、エラービットが発生しやすいデータ状態を検出し、正常なまたは安定なデータ状態にメモリセルをリフレッシュすることを可能にする。このような構成例によって、エラービットの発生を効果的に抑えることができるので、記憶装置の信頼性を向上させることができる。以下、メモリセル１０を例に、このことを説明する。
【００４４】
＜＜メモリセルのしきい値補正方法（例１）＞＞
図２はメモリセル１０のデータ状態を示す模式図である。ノードＳＮの蓄積電荷量でメモリセル１０のしきい値電圧（「しきい値」ともいう。）が異なる。別言すると、ノードＳＮの電圧によって、メモリセル１０のしきい値が規定される。ここでは、メモリセル１０が４つのデータ状態を有することとし、これらをデータ状態Ａ−Ｄと呼ぶこととする。データ状態Ａ、Ｂ、Ｃ、Ｄの順で、ノードＳＮの蓄積電荷量が多くなっている。データ状態ＡのノードＳＮは蓄積電荷をもたないこととする。
【００４５】
図３はメモリセル１０のしきい値電圧分布の模式図である。プロセス変動のため、メモリセル１０のしきい値は分布幅を持つ。４のデータ状態を区別するため３の電圧Ｖａ、Ｖｂ、Ｖｃが設定される。Ｖａ、Ｖｂ、Ｖｃは、隣接するデータ状態を識別するためのしきい値レベルの境界値である。また、Ｖａ、Ｖｂ、Ｖｃは、４値（２ビット）データを読み出すための読み出し電圧に用いることができる。
【００４６】
データ状態Ａ−Ｄを２ビットのデータのいずれか１と対応させることにより、メモリセル１０は４値記憶を行うことができる。ここでは、データ状態Ａ、Ｂ、Ｃ、Ｄに、それぞれ２ビットのデータ“１０”、“００”、“０１”、“１１”を割り当てている。２ビットのデータのうち、上位ビットがエラー検出ビットに用いられ、下位ビットがデータビットに用いられる。つまり、しきい値レベルが最小、最大のデータ状態Ａ、Ｄのエラー検出ビットに“１”（正常）を割り当て、しきい値レベルが中間のデータ状態Ｂ、Ｃのエラー検出ビットに“０”（異常）を割り当てている。
【００４７】
例えば、メモリセル１０のエラービットは次のように発生する。データ状態Ｄのメモリセル１０においては、時間が経過するとノードＳＮの蓄積電荷がリークし、しきい値が低下する。しきい値がＶｃよりも低くなれば、メモリセル１０はデータ状態Ｄからデータ状態Ｃに遷移することとなる。また、データ状態Ａのメモリセル１０においては、リードディスターブなどによって、ノードＳＮに予期せぬ電荷が注入されることがあり、メモリセル１０のしきい値を上昇させてしまう。しきい値がＶａを超えると、メモリセル１０はデータ状態Ａからデータ状態Ｂに遷移してしまうこととなる。
【００４８】
（しきい値補正動作）
そこで、メモリセル１０のしきい値を定期的にあるいは不定期に補正する。具体的には、エラー検出ビットを用いて、メモリセル１０のデータ状態が正常であるか、または異常（エラービットを生じやすい状態）であるかを判定し、判定結果に基づきメモリセル１０のしきい値を補正する。
【００４９】
エラー検出ビットの１／０判定は、メモリセル１０からエラー検出ビットを読み出し、“１”（正常）か“０”（異常）”であるか判定することで行われる。１／０判定結果が“０”であれば、再書き込み（リフレッシュ）を行う。少なくとも、“０”が検出されたメモリセル１０のリフレッシュを行えばよく、当該メモリセル１０が含まれるワードやページなどに対してリフレッシュを行ってもよい。リフレッシュでは、メモリセル１０がデータ状態Ｂであるとデータ状態Ａに戻され、データ状態Ｃであればデータ状態Ｄに戻される。
【００５０】
エラー検出ビットの１／０判定は、例えば、メモリセル１０から４値データを読み出すことで行うことができる。４値データの読み出しには、Ｖａ、Ｖｂ、Ｖｃが読み出し電圧に用いられる。読み出した４値データから、メモリセル１０のデータ状態がＡ−Ｄの何れであるかが判定される。メモリセル１０がデータ状態Ｂ（“００”）である場合は、データ状態Ａ（“１０”）に戻され、メモリセル１０がデータ状態Ｃ（“０１”）である場合は、データ状態Ｄ（“１１”）に戻される。ワードまたはページ等の単位でリフレッシュを行う場合は、エラー検出ビットが“１”（正常）であるメモリセル１０には、読み出された４値データが書き戻される。
【００５１】
つまり、読み出された４値データのエラー検出ビットが“０”であれば、エラー検出ビットを“１”に変更した４値データがメモリセル１０に書き戻され、エラー検出ビットが“１”であれば、読み出された４値データがメモリセル１０に書き戻される。メモリセル１０は容量素子Ｃ１を充電することでデータを書き込むため、データの書き込みに要する電力はフラッシュメモリと比較して少ない。また、書き込みによって原理的に劣化しないので、書き換え回数は実質的に制限がない。よって、少ない電力でメモリセル１０のリフレッシュが可能である。また、リフレッシュによってメモリセル１０を劣化させることがない。
【００５２】
（書き込み動作）
この例では、メモリセル１０は、２値（１ビット）データを記憶するＳＬＣ（シングル・レベル・セル）として機能し、“０”または“１”を記憶する。“０”を記憶させるには、メモリセル１０をデータ状態Ａにするための書き込み電圧がノードａ１に入力される。“１”を記憶させるには、メモリセル１０がデータ状態Ｄにするための書き込み電圧がノードａ１に入力される。トランジスタＭＷ１を導通状態にすることで、ノードａ１の電圧がノードＳＮに書き込まれ、メモリセル１０はデータ状態Ａまたはデータ状態Ｄとなる。書き込み電圧には、メモリセル１０をエラー検出ビットが“１”であるデータ状態にするための電圧が設定される。
【００５３】
（読み出し動作）
読み出し動作では、データビットの値を検出できればよい。エラー検出ビットは検出しない。この例では、最下位ビットを読み出すことができればよい。読み出し電圧にＶｂのみを用いることで、読み出したデータが“０”か“１”であるかを判定することができる。データビットを読み出す場合は、Ｖｂをノードａ３またはノードａ２に入力し、ノードａ２の電圧の変化を検出すればよい。
【００５４】
つまり、読み出し動作では、データ状態Ｂおよびデータ状態Ｃのメモリセル１０は、それぞれ“０”、“１”を記憶している“正常な”データ状態のメモリセルとして扱われ、読み出し動作の余裕度（マージン）を大きくしている。また、エラー検出ビットを読み出さないため、読み出し動作を高速に行うことができる。
【００５５】
上掲の例では、メモリセル１０の実質的な記憶容量はＳＬＣと同じ２値（１ビット）／セルである。標準的なＳＬＣでは、１つの判定しきい値を用いてデータビットの１／０判定を行う。このため、しきい値が変動して、この判定しきい値に近接しても、そのことを検出することができない。このまま放置すると、エラービットが発生してしまう。一方、本実施の形態では、エラー検出ビットの１／０判定を行い、エラービットが発生しやすいデータ状態のメモリセル１０を検出することができる。また、検出されたメモリセル１０のしきい値を正常な値（初期値）に戻しているので、エラービットの発生を未然に防ぐことができる。したがって、本実施の形態のメモリセルを用いることで、信頼性の高い記憶装置を提供することができる。
【００５６】
本実施の形態では、エラー検出ビットが付加されたデータをメモリセル１０に記憶させることで、エラービットを発生させる可能性が高いメモリセル１０を予測している。つまり、エラー検出ビットの１／０判定は、エラービットが発生しているか否かの検出ではなく、エラービットの発生の予報である。エラー検出ビットは、エラー予報ビットと呼ぶこともできる。例えば、メモリセル１０のしきい値が低下しデータ状態Ｄからデータ状態Ｃに遷移し、しきい値がさらに低下してデータ状態Ｂとなることがある。データ状態Ｂとなることでメモリセル１０はエラービットとなる。本実施の形態では、データ状態Ｃであることを検出することで、メモリセル１０がエラービットとなることを回避している。そのため、エラービットの発生をより確実に防ぐため、メモリセル１０の保持時間を考慮して、エラー検出ビットの１／０判定のサイクル（リフレッシュサイクル）を決定すればよい。
【００５７】
トランジスタＭＷ１がＯＳトランジスタであるため、メモリセル１０のデータ保持期間は１年以上とすることが可能である。例えば、リフレッシュサイクルを１回／日、または１回／時間、または１回／分とすることで、メモリセル１０を組み込んだ記憶装置のエラービットの発生を未然に防ぐことが可能である。例えば、この記憶装置の主電源がオンになったタイミングで、あるいは主電源がオフになったタイミングで、リフレッシュを実行するようにしてもよい。
【００５８】
＜＜メモリセルの保持時間について＞＞
メモリセル１０を例に、ＯＳトランジスタを書き込みトランジスタに用いることで、長時間のデータ保持が、例えば、８５℃の環境下で１０年データ保持が可能なことを説明する。
【００５９】
メモリセル１０の記憶容量が１ビットであるとする。電源電圧を２Ｖ以上かつ３．５Ｖ以下、容量素子Ｃ１の容量（ノードＳＮの保持容量）を２１ｆＦ、保持電圧の許容変動量を０．５Ｖ未満であるとする条件下では、８５℃、１０年間で保持電圧の変動量を０．５Ｖ未満とするには、ノードＳＮからのリーク電流は、３３×１０−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼトランジスタＭＷ１（書き込みトランジスタ）である場合、トランジスタＭＷ１のチャネル幅が３５０ｎｍのとき、トランジスタＭＷ１の単位面積あたりのリーク電流を９３×１０−２４Ａ／μｍ未満とすることが好ましい。つまり、メモリセル１０を上記構成にすることで、メモリセル１０は８５℃において１０年間データを保持することが可能である。
【００６０】
メモリセル１０の記憶容量が４ビットであるとする。電源電圧を２Ｖ以上かつ３．５Ｖ以下、容量素子Ｃ１の容量を０．１ｆＦ、メモリセル１０のしきい値分布の間隔を３０ｍＶ未満、保持電圧の許容変動量を８０ｍＶ未満であるとする条件下では、８５℃１０年間で保持電圧の変動量を８０ｍＶ未満とするには、ノードＳＮからのリーク電流は０．０２５×１０−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼトランジスタＭＷ１である場合、トランジスタＭＷ１のチャネル幅が６０ｎｍのとき、トランジスタＭＷ１の単位面積あたりのリーク電流を０．４２３×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル１０を上記構成にすることで、メモリセル１０は８５℃において１０年間データを保持することが可能である。
【００６１】
メモリセル１０の記憶容量が８ビットであるとする。電源電圧を２Ｖ以上かつ３．５Ｖ以下、容量素子Ｃ１の容量を０．１ｆＦ、メモリセル１０のしきい値分布の間隔を２ｍＶ未満、ノードＳＮの保持電圧の許容変動量を５ｍＶ未満とした場合、８５℃、１０年間で保持電圧の変動量を５ｍＶ未満とするには、ノードＳＮからのリーク電流は０．００１６×１０−２４Ａ未満であることが必要となる。他からのリークがさらに小さく、リーク箇所がほぼトランジスタＭＷ１である場合、トランジスタＭＷ１のチャネル幅が６０ｎｍのとき、トランジスタＭＷ１の単位面積あたりのリーク電流を０．０２６×１０−２４Ａ／μｍ未満とすることが好ましい。メモリセル１０を上記構成にすることで、メモリセル１０は８５℃において、１０年間データを保持することが可能である。
【００６２】
＜しきい値分布の他の例＞
図３Ａは、データ状態Ａ−Ｄのしきい値分布の間隔が等しい例である。しきい値分布はこれに限定されない。しきい値分布によって、書き込み動作、読み出し動作の信頼を向上させることが可能である。図３Ｂ、図３Ｃにメモリセル１０のしきい値分布の他の例を示す。
【００６３】
図３Ｂは、データ状態Ａ−Ｄのしきい値分布の間隔が等しくない例を示す。データ状態Ｂとデータ状態Ｃのしきい値分布の間隔を最も大きくしている。データビットの読み出しの余裕度（マージン）が大きくなるため、読み出し動作の信頼性を向上できる。データ状態Ａとデータ状態Ｂとのしきい値分布の間隔、およびデータ状態Ｃとデータ状態Ｄとのしきい値分布の間隔は、エラー検出ビットの読み出しのマージンに対応する。データ状態Ａとデータ状態Ｂとのしきい値分布の間隔を小さくすることで、データ状態Ａがデータ状態Ｃに遷移する前にデータ状態Ｂを検出することができる。また、データ状態Ｃとデータ状態Ｄとのしきい値分布の間隔を小さくすることで、データ状態Ｄがデータ状態Ｂに遷移する前にデータ状態Ｃを検出することができる。このようにデータ状態Ａ−Ｂ間、およびデータ状態Ｃ−Ｄ間のしきい値分布の間隔を小さくすることで、エラー検出ビットの１／０判定の信頼性を向上でき、結果として、読み出し動作の信頼性が向上される。したがって、メモリセル１０を組み込んだ記憶装置の信頼性を向上できる。
【００６４】
図３Ｃは、メモリセル１０のデータ状態数が３である例を示す。データ状態Ａは、ノードＳＮの蓄積電荷がない状態である（図２）。保持状態では、ノードＳＮの蓄積電荷のリークによって、データ状態Ａのメモリセル１０のしきい値を低下させることがない。そこで、リードディスターブ等によるしきい値の上昇が無視できる程度であるのであれば、データビット“０”に対して、エラー検出ビットは“１”（正常）のみとすることができる。
【００６５】
そこで、図３Ｃのように、メモリセル１０のデータ状態をＡ、ＣおよびＤの３つに削減することができる。エラー検出ビットの１／０判定に用いられるしきい値（読み出し電圧）はＶｂとＶｃである。データ状態の数を低減することで、リフレッシュ（しきい値補正動作）の時間を短縮することができる。また、動作電圧の数を低減できるため、メモリセル１０を駆動する周辺回路の規模を小さくできる。
【００６６】
ここでは、データビットが１ビットの場合のしきい値補正方法の例を説明したが、データビットを１ビットよりも長くすることが可能である。以下に、データビットが２ビットである場合のしきい値補正方法の例を示す。
【００６７】
＜＜メモリセルのしきい値補正方法（例２）＞＞
ここでは、データビットが２ビットである場合のしきい値補正方法の例を示す。この場合、メモリセル１０の８値（３ビット）記憶を可能にするため、８のデータ状態が定義される。これらの８のデータ状態をデータ状態Ａ１−Ａ８と呼ぶこととする。図４Ａはメモリセル１０のしきい値電圧分布の模式図である。
【００６８】
データ状態Ａ１−Ａ８にはそれぞれ３ビットのデータが割り当てられている。３ビットのデータにおいて、最上位ビットはエラー検出ビットであり、残りの２ビットはデータビットである。隣接する一対のデータ状態（例えば、Ａ１とＡ２）のデータビットは同じ値が割り当てられる。エラー検出ビットは、しきい値レベルが最も高いデータ状態Ａ８から、交互に、“１”（正常）、“０”（異常）が割り当てられる。ただし、しきい値レベルが最小のデータ状態Ａ１には“１”（正常）が割り当てられ、データ状態Ａ２には“０”（異常）が割り当てられる。
【００６９】
３ビットのデータを読み出すため、７の読み出し電圧Ｖａ１―Ｖａ７が設定される。Ｖａ１―Ｖａ７はそれぞれ隣接するデータ状態を区分するしきい値の境界値である。
【００７０】
（書き込み動作）
メモリセル１０は、２ビットのデータを記憶するＭＬＣ（マルチ・レベル・セル）として機能する。書き込みデータは２ビットのデータとなる。例えば、“００”を記憶させるには、メモリセル１０をデータ状態Ａ１にするための書き込み電圧がノードａ１に入力され、“１０”を記憶させるには、メモリセル１０をデータ状態Ａ６にするための書き込み電圧がノードａ１に入力される。トランジスタＭＷ１を導通状態にすることで、ノードａ１の電圧がノードＳＮに書き込まれる。２ビットのデータ“００”、“０１”、“１０”、“１１”を書き込むことで、メモリセル１０は、３ビットのデータ“１００”、“１０１”、“１１０”、“１１１”を記憶することとなる。
【００７１】
（読み出し動作）
読み出し動作では、メモリセル１０で記憶している３ビットのデータのうち下位２ビットを読み出し、エラー検出ビットの１／０判定を行わない。よって、読み出し電圧に３つの電圧Ｖａ２、Ｖａ４、Ｖａ６が用いられる。メモリセル１０から読み出されるデータは２ビットのデータとなる。
【００７２】
（しきい値補正検出動作）
しきい値補正検出動作では、メモリセル１０のデータ状態がＡ１−Ａ８の何れかであるかを検出する。そのため、７の電圧Ｖａ１−Ｖａ７を読み出し電圧に用いて、３ビットのデータをメモリセル１０から読み出す。読み出されたデータの最上位ビットが“０”であることを検出したら、該当するメモリセル１０をリフレッシュする、または該当するメモリセル１０を含むワードまたはページをリフレッシュする。
【００７３】
＜しきい値分布の他の例＞
図４Ａは、データ状態Ａ１−Ａ８のしきい値分布が等間隔である例である。しきい値分布はこれに限定されない。図４Ｂはデータ状態Ａ１−Ａ８のしきい値分布が不等間隔の例である。或る１のしきい値分布に隣接する２のしきい値分布のうち、データビットが等しい方との間隔を、データビットが異なる方との間隔よりも小さくしている。例えば、データ状態Ａ２については、データ状態Ａ１―Ａ２間の間隔は、データ状態Ａ２−Ａ３間の間隔よりも小さい。メモリセル１０が図４Ｂのしきい値分布を有することで、エラー検出ビットおよびデータビットの読み出しの余裕度（マージン）が大きくなるため、しきい値補正動作および読み出し動作の信頼性を向上することができる。
【００７４】
また、リードディスターブなどによるしきい値の上昇が、無視できる程度であるのであれば、“００”に対するエラー検出ビットは“１”（正常）のみでもよい。この場合、図４Ｃのように、メモリセル１０に７のデータ状態Ａ１、Ａ３−Ａ８を設定することができる。エラー検出ビットの読み出しには、６の読み出し電圧Ｖａ２−Ｖａ７が用いられ、データビットの読み出しには、３の読み出し電圧Ｖａ２、Ｖａ４、Ｖａ６が用いられる。
【００７５】
メモリセル１０の記憶容量は２ビット（２２値）、３ビット（２３値）に限定されない。メモリセル１０で、（Ｎ−１）ビットのデータ（Ｎは１よりも大きな整数）を記憶させる場合は、メモリセル１０に、２Ｎのデータ状態Ａ１−Ａ２Ｎを設定し、Ｎビット（２Ｎ値）のデータを記憶できるようにすればよい。
【００７６】
メモリセル１０に記憶されるＮビットのデータは、上位１ビットがエラー検出ビットで、下位（Ｎ−１）ビットがデータビットで構成されている。隣接する一対のデータ状態のデータビットは同じ値が割り当てられる。エラー検出ビットには、“１”（正常）と“０”（異常）が、しきい値レベルが最も高いデータ状態から交互に割り当てられる。ただし、しきい値レベルが最小のデータ状態Ａ１には“１”（正常）が割り当てられ、しきい値レベルが２番目に小さいデータ状態Ａ２には、“０”（異常）が割り当てられる。
【００７７】
２Ｎのデータ状態Ａ１−Ａ２Ｎを区別するため、（２Ｎ−１）の電圧Ｖａ１−Ｖａ（２Ｎ−１）が設定される。データ状態Ａ１のしきい値レベルはＶａ１未満であるとし、データ状態Ａ２Ｎのしきい値レベルはＶａ（２Ｎ−１）よりも大きいこととする。データ状態Ａｈ（ｈは２以上（２Ｎ−１）以下の整数）のしきい値レベルはＶａ（ｈ−１）よりも大きくＶａｈよりも小さいこととする。
【００７８】
データビットの書き込みには、メモリセル１０をデータ状態Ａｊ（ｊは１、または４以上２Ｎ以下の偶数）の何れか１とするために、２（Ｎ−１）の書き込み電圧が用いられる。データビットの読み出しには、（２（Ｎ−１）−１）の電圧Ｖａｋ（ｋは２以上（２Ｎ−２）以下の偶数）が読み出し電圧に用いられる。エラー検出ビットの読み出しには、（２Ｎ−１）の電圧Ｖａ１−Ｖａ（２Ｎ−１）が読み出し電圧に用いられる。
【００７９】
上掲したように、メモリセル１０にデータ状態Ａ２を設定しないことも可能である。この場合、電圧Ｖａ２は設定されない。エラー検出ビットの読み出しには、（２Ｎ−２）の電圧Ｖａ１、Ｖａ３−Ｖａ（２Ｎ−１）が読み出し電圧に用いられ、メモリセル１０のしきい値がＶａ１未満であるか否かの判定は行われない。
【００８０】
＜＜記憶装置の構成例１＞＞
図５は記憶装置の構成例を示す。図５に示す記憶装置３００はランダムアクセスメモリとして用いることができ、メモリセルアレイ３１０および周辺回路３３０を有する。メモリセルアレイ３１０および周辺回路３３０は１のチップに集積することが可能である。
【００８１】
図５では、処理するデータが３２ビットの例を示している。ＡＤＤＲはアドレスデータであり、アドレス空間の下位２ビットはオフセットアドレスとしている。ＷＤＡＴＡは書き込むデータであり、ＲＤＡＴＡは読み出されたデータである。
【００８２】
ＶＤＤＤ、ＶＳＳＳ、ＶＲＥＦ、ＶＤＤＨ、ＶＤＤＭ［２：０］は外部から入力される固定電圧である。ＶＤＤＤは高レベル電源電圧、ＶＳＳＳは低レベル電源電圧である。
【００８３】
＜メモリセルアレイ＞
図６はメモリセルアレイ３１０の構成例を示す回路図である。メモリセルアレイ３１０は複数のメモリセル１０、複数の配線ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬを有する。複数のメモリセル１０は２次元のアレイ状に配列されている。複数の配線ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬは複数のメモリセル１０の配列に合わせて設けられている。複数の配線ＷＷＬ、ＲＷＬは行ごとに設けられ、複数の配線ＢＬ、ＳＬは列ごとに設けられている。メモリセル１０は、対応する行の配線ＷＷＬ、ＲＷＬに電気的に接続され、対応する列の配線ＳＬおよびＢＬと電気的に接続されている。図６には、２行２列に配列された４のメモリセル１０を示している。図６に示すｍ、ｎはそれぞれ２以上の整数である。
【００８４】
ここで、配線ＷＷＬは書き込みワード線であり、配線ＲＷＬは読み出しワード線であり、配線ＢＬはビット線であり、配線ＳＬはソース線である。図６には、隣接する２つの列で１の配線ＳＬを共有している例を示したが、配線ＳＬを列ごとに設けることもできる。また、ビット線を書き込み用のビット線と読み出し用のビット線に分けることができる。この場合、書き込みビット線（配線ＷＢＬ）はノードａ１と電気的に接続され、読み出しビット線（配線ＲＢＬ）はノードａ２と電気的に接続すればよい。
【００８５】
記憶装置３００において、メモリセルアレイ３１０のメモリセル１０は実質的に２値記憶を行う。メモリセル１０には図３Ａまたは図３Ｂに示す４つのデータ状態Ａ−Ｄが設定される。ＶＤＤＭ［２：０］は読み出し電圧であり、ソース線ドライバ３６２に入力される。ＶＤＤＭ［０］―ＶＤＤＭ［２］は、Ｖａ、Ｖｂ、Ｖｃである。図３Ｃに示す３のデータ状態Ａ、Ｃ、Ｄを設定する場合はＶＤＤＭ［２］、ＶＤＤＭ［１］が記憶装置３００に入力される。
【００８６】
＜周辺回路＞
周辺回路３３０は、コントロールロジック３４０、行ドライバ３５０、列ドライバ３６０および出力ドライバ３８０を有する。周辺回路３３０は、メモリセルアレイ３１０を駆動することができる機能を有する。
【００８７】
コントロールロジック３４０は、外部からの入力信号（例えば、ＣＥ、ＧＷ、ＯＥ、ＥＮ＿ＥＲＲ）を処理して、行ドライバ３５０、列ドライバ３６０の制御信号を生成する。例えば、コントロールロジック３４０は、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、信号ＥＲＲ等を生成する。
【００８８】
ＣＥはチップイネーブル信号であり、ＧＷはグローバル書き込みイネーブル信号であり、ＯＥは出力イネーブル信号である。ＥＮ＿ＥＲＲは、エラー検出ビットの読み出しイネーブル信号であり、リフレッシュのトリガーとなる信号である。コントロールロジック３４０が処理する信号は、これに限定されるものではなく、他の信号が入力されていてもよいし、入力されない信号があってもよい。
【００８９】
行ドライバ３５０は、配線ＷＷＬおよびＲＷＬを駆動できる機能、およびアクセスする行（メモリセル１０）を選択する機能等を有する。行ドライバ３５０は行デコーダ３５１、読み出しワード線ドライバ３５２、および書き込みワード線ドライバ３５３を有する。
【００９０】
列ドライバ３６０は配線ＢＬおよびＳＬを駆動する機能等を有する。列ドライバ３６０は、列デコーダ３６１、ソース線ドライバ３６２、書き込みドライバ３６３、出力マルチプレクサ（ＭＵＸ）３６４、センスアンプ３６５、およびプリチャージ回路３６６を有する。
【００９１】
ソース線ドライバ３６２は配線ＳＬを駆動する機能を有する。配線ＳＬには、ソース線ドライバ３６２によって電圧ＶＤＤＭ［２：０］の何れか１が入力される。ＷＤＡＴＡ［３１：０］は書き込みドライバ３６３に入力される。書き込みドライバ３６３は、ＷＤＡＴＡ［３１：０］のうちの１ビットのデータに対応する書き込み電圧を１の配線ＢＬに入力することができる機能を有する。プリチャージ回路３６６は配線ＢＬをプリチャージできる機能を有する。センスアンプ３６５は、配線ＢＬの電圧と電圧ＶＲＥＦとを比較する機能を有する。出力ＭＵＸ３６４は、センスアンプ３６５の複数の出力データを選択し、選択したデータを出力ドライバ３８０に伝送する機能を有する。出力ドライバ３８０は、出力ＭＵＸ３６４から入力されるデータを処理して、ＲＤＡＴＡ［３１：０］を出力する。
【００９２】
＜動作方法例＞
図７―図９は、記憶装置３００の動作方法例のタイミングチャートであり、配線ＷＷＬ、ＢＬ、ＲＷＬ、およびＳＬ、並びに信号ＷＥ、ＲＥ、ＥＲＲが出力される配線の電圧の変化を示している。図７−図９において、これらの低レベル電圧はＶＳＳＳである。ＶＳＳＳは接地電位とすることができる。高レベル電圧は、配線ＷＷＬ、ＲＷＬはＶＤＤＨであり、他の配線はＶＤＤＤである。
【００９３】
（データの書き込み動作）
図７は書き込み動作例を示すタイミングチャートである。書き込み動作は、信号ＷＥが高レベル（“Ｈ”）である期間に行われる。
【００９４】
配線ＢＬに書き込み電圧が入力される。書き込むデータが“０”であれば、メモリセル１０をデータ状態Ａ（“１０”）にするため、ＶＳＳＳが配線ＢＬに入力される。書き込むデータが“１”であれば、メモリセル１０をデータ状態Ｄ（“１１”）にするため、ＶＤＤＤが配線ＢＬに入力される。配線ＢＬに書き込み電圧を入力している期間、配線ＷＷＬを“Ｈ”、配線ＲＷＬを“Ｌ”にする。書き込み動作の間配線ＳＬは“Ｌ”である。ＷＷＬを“Ｈ”にすることで、トランジスタＭＷ１がオン状態になるため、ノードＳＮに配線ＢＬの電圧が書き込まれる。
【００９５】
配線ＷＷＬを“Ｌ”に戻すことで、トランジスタＭＷ１がオフ状態となり、メモリセル１０はデータ保持状態となる。配線ＲＷＬを“Ｌ”から“Ｈ”にすることで、ノードＳＮと配線ＲＷＬとが容量結合しているため、ノードＳＮの電圧を書き込み電圧よりも高くすることができる。このように配線ＲＷＬの電圧を制御することで、非選択のメモリセル１０において、トランジスタＲＰ１を確実にオフ状態にして、ドレイン電流が流れないようにしている。
【００９６】
なお、データ保持の間、トランジスタＭＷ１のオフ状態を維持させるため、配線ＷＷＬの低レベルの電圧をＶＳＳＳよりも低い電圧ＶＳＳＬとしてもよい。その場合、書き込みワード線ドライバ３５３にＶＳＳＬを入力すればよい。ビット線（配線ＢＬ）を書き込み用の配線ＷＢＬと読み出し用のＲＢＬとに分ける場合、配線ＷＢＬに書き込み電圧を入力し、配線ＲＢＬは“Ｌ”とすればよい。
【００９７】
（データの読み出し動作）
図８は読み出し動作例を示すタイミングチャートである。信号ＲＥが立ち上がる時刻から、“Ｌ”になる時刻までの期間が、読み出し動作の期間である。読み出し動作によって、メモリセル１０で保持しているデータの最下位ビット（データビット）が読み出される。読み出し動作の間は、配線ＷＷＬは“Ｌ”であり、トランジスタＭＷ１はオフ状態が維持される。
【００９８】
配線ＢＬをＶＳＳＳにプリチャージした後、電気的に浮遊状態とする。その後、配線ＳＬに読み出し電圧を入力する。ここでは、Ｖｂ（ＶＤＤＭ［１］）が読み出し電圧である。配線ＳＬをＶｂにした後、配線ＲＷＬを“Ｌ”にする。
【００９９】
メモリセル１０のしきい値がＶｂを超えていれば、トランジスタＲＰ１はオフ状態であり、配線ＢＬの電圧が変化しない。メモリセル１０のしきい値がＶｂをよりも小さければ、トランジスタＲＰ１はオン状態となる。トランジスタＲＰ１がオン状態となることで、トランジスタＲＰ１のドレイン電流によって、配線ＢＬの電圧は上昇する。配線ＲＷＬを“Ｌ”にしてから一定期間後にセンスアンプ３６５をアクティブにする。その際、配線ＢＬをセンスアンプ３６５から電気的に分離する。しかる後、ＲＷＬを“Ｈ”にして、トランジスタＲＰ１をオフ状態にする。
【０１００】
センスアンプ３６５では、配線ＢＬの電圧がＶＲＥＦよりも高いか、否か判定される。ＶＲＥＦには、ＶＤＤＭ［２：０］のうちの最小の電圧が用いられ、ここでは、Ｖａが用いられる。配線ＢＬの電圧がＶＲＥＦよりも高ければ、読み出したデータは“０”である。配線ＢＬの電圧がＶＲＥＦよりも高くなければ、読み出したデータは“１”である。配線ＳＬを“Ｌ”にした後、配線ＢＬをＶＳＳＳにプリチャージすることで、メモリセル１０を保持状態に戻す。
【０１０１】
（エラー検出ビットの判定動作）
図９は、エラー検出ビットの判定動作例を示すタイミングチャートである。コントロールロジック３４０は信号ＥＮ＿ＥＲＲが入力されると、信号ＥＲＲを行ドライバ３５０および列ドライバ３６０に出力し、エラー検出ビットの判定を行わせる。信号ＥＲＲが“Ｈ”である期間、エラー検出ビットの１／０判定が行われる。
【０１０２】
エラー検出ビットの読み出し動作は、データの読み出し動作と同様である。異なる点は配線ＳＬに３つの読み出し電圧ＶＤＤＭ［２：０］（Ｖｃ、Ｖｂ、Ｖａ）を入力する点である。３つの読み出し電圧に対して、配線ＢＬの電圧がＶＲＥＦを超えているか否かを判定する。つまり、メモリセル１０から２ビットのデータが読み出されることとなる。
【０１０３】
配線ＳＬに入力する読み出し電圧を切り替えるタイミングで、配線ＢＬはＶＳＳＳにプリチャージされて電気的に浮遊状態とされる。判定期間Ｔ１−Ｔ３で、それぞれ、センスアンプ３６５は、読み出したデータの１／０判定を行う。ここでは、配線ＢＬがＶＳＳＳを超えている場合、判定結果は“０”であり、配線ＢＬがＶＳＳＳを超えていない場合、判定結果は“１”である。以下では、センスアンプ３６５での１／０判定結果を、判定期間が遅いものから順に（Ｔ３、Ｔ２、Ｔ１の順に）記すこととする。
【０１０４】
１／０判定結果が（“０”，“０”，“０”）であれば、メモリセル１０のしきい値がＶａ未満であり、そのデータ状態はＡであると判定される。１／０判定結果が（“０”，“０”，“１”）であれば、メモリセル１０のしきい値がＶａより大きくかつＶｂ未満であるため、そのデータ状態はＢであると判定される。１／０判定結果が（“０”，“１”，“１”）であれば、メモリセル１０のしきい値がＶｂより大きくかつＶｃ未満であるため、そのデータ状態はＣであると判定される。１／０判定結果が（“１”，“１”，“１”）であれば、メモリセル１０のしきい値がＶｃより大きいため、そのデータ状態はＤであると判定される。
【０１０５】
センスアンプ３６５の判定結果が、（“０”，“０”，“１”）または（“０”，“１”，“１”）である場合、該当するメモリセル１０をリフレッシュする。ここでは該当するメモリセル１０を含む１ワード（１行）分のメモリセル１０をリフレッシュする。再書き込みのための１ビットのデータは判定期間Ｔ２のセンスアンプ３６５の判定結果によって決定できる。“１”であれば、書き込み電圧はＶＤＤＤであり、“０”であれば書き込み電圧はＶＳＳＳである。
【０１０６】
ビット線を書き込み用の配線ＷＢＬと読み出し用の配線ＲＢＬとに分ける場合、書き込み動作では、配線ＷＢＬに書き込み電圧を入力し、配線ＲＢＬは“Ｌ”とすればよい。読み出し動作およびエラー検出ビットの１／０判定動作では、配線ＲＢＬに読み出し電圧を入力し、配線ＷＢＬは“Ｌ”とすればよい。
【０１０７】
＜＜記憶装置の構成例２＞＞
図１０は記憶装置の構成例を示す。図１０に示す記憶装置３０１は記憶装置３００の変形例であり、メモリセルアレイ３１０および周辺回路３３１を有する。記憶装置３０１は、メモリセル１０に３ビット（８値）のデータを記憶するための回路構成を有する。
【０１０８】
記憶装置３０１において、メモリセルアレイ３１０のメモリセル１０は実質的に４値記憶を行うＭＬＣとして機能する。メモリセル１０は図４Ａまたは図４Ｂに示す８のデータ状態Ａ１−Ａ８が設定されている。ＶＤＤＭ［０］―ＶＤＤＭ［６］は、Ｖａ１−Ｖａ７である。なお、図４Ｃに示す７のデータ状態Ａ１、Ａ２−Ａ８を設定する場合、ＶＤＤＭ［６：１］が記憶装置３００に入力される。
【０１０９】
周辺回路３３１は、列ドライバ３６０に代えて列ドライバ３７０を有する。列ドライバ３７０は、２ビットのデータを書き込むことができる機能、および３ビットのデータを読み出すことができる機能を有する。列ドライバ３７０は、列ドライバ３６０にデジタルーアナログデジタル変換装置（ＤＡＣ）３７１を追加したものである。ＤＡＣ３７１は、メモリセル１０に２ビットのデータを書き込むため４の書き込み電圧（アナログ電圧）を生成する機能を有する。ＤＡＣ３７１には、参照電圧ＶＩＮ［３：０］が入力され、ＷＤＡＴＡ［３１：０］の２ビットごとに、アナログ電圧を生成する。書き込みドライバ３６３は、ＤＡＣ３７１で生成されたアナログ電圧を配線ＢＬに入力する機能を有する。書き込み電圧を配線ＳＬに入力する駆動方法であれば、書き込みドライバ３６３は、アナログ電圧を配線ＳＬに入力できるように、メモリセルアレイ３１０と電気的に接続される。
【０１１０】
＜動作方法例＞
図１１―図１３は、記憶装置３０１の動作方法例のタイミングチャートであり、配線ＷＷＬ、ＢＬ、ＲＷＬ、およびＳＬ、並びに信号ＷＥ、ＲＥ、ＥＲＲが入力される配線の電圧の変化を示す。図１１−図１３において、これら配線の低レベル電圧は、ＶＳＳＳである。配線ＷＷＬ、ＲＷＬの高レベル電圧はＶＤＤＨであり、他の配線の高レベル電圧はＶＤＤＤである。
【０１１１】
（書き込み動作）
図１１は書き込み動作例を示すタイミングチャートである。書き込み動作は、記憶装置３００と同様である。メモリセル１０のデータ状態をＡ１、Ａ４、Ａ６、Ａ８にするための書き込み電圧が配線ＢＬに入力される。
【０１１２】
（読み出し動作）
図１２はデータの読み出し動作例を示すタイミングチャートである。２ビットのデータを読み出すため、読み出し動作は、記憶装置３００のエラー検出ビットの判定動作（図９）と同様となる。
【０１１３】
配線ＳＬに読み出し電圧Ｖａ２、Ｖａ４、Ｖａ６が順次入力される。判定期間Ｔ１１―Ｔ１３において、それぞれ、センスアンプ３６５が１／０判定を行う。センスアンプの１／０判定結果が（“０”，“０”，“０”）、（“０”，“０”，“１”）、（“０”，“１”，“１”）、（“１”，“１”，“１”）であれば、読み出されたデータは、“００”，“０１”，“１０”，“１１”である。
【０１１４】
（エラー検出ビットの判定）
図１３は、エラー検出ビットの判定動作例を示すタイミングチャートである。この判定動作は、記憶装置３００のエラー検出ビットの判定動作（図９）と同様に行うことができる。記憶装置３００と異なる点は、配線ＳＬに７の読み出し電圧Ｖａ１−Ｖａ７が入力される点である。
【０１１５】
読み出し電圧Ｖａ１−Ｖａ７が順次配線ＳＬに入力される。判定期間Ｔ２１―Ｔ２７で、それぞれ、センスアンプ３６５が１／０判定を行う。
【０１１６】
センスアンプの判定結果が、（“０”，“０”，“０”，“０”，“０”，“０”，“０”）、（“０”，“０”，“０”，“０”，“１”，“１”，“１”）、（“０”，“０”，“１”，“１”，“１”，“１”，“１”）、（“１”，“１”，“１”，“１”，“１”，“１”，“１”）であれば、メモリセル１０は、エラー検出ビットが“１”（正常）であるデータ状態Ａ１、Ａ４、Ａ６、Ａ８であると判定される。
【０１１７】
センスアンプの判定結果が、（“０”，“０”，“０”，“０”，“０”，“０”，“１”）、（“０”，“０”，“０”，“０”，“０”，“１”，“１”）、（“０”，“０”，“０”，“１”，“１”，“１”，“１”）、（“０”，“１”，“１”，“１”，“１”，“１”，“１”）であれば、メモリセル１０は、エラー検出ビットが“０”（異常）であるデータ状態Ａ２、Ａ３、Ａ５、Ａ７であると判定される。
【０１１８】
エラー検出ビットが“０”（異常）であるメモリセル１０が検出されると、該当するメモリセル１０をリフレッシュする。ここでは該当するメモリセル１０を含む１ワード（１行）分のメモリセル１０をリフレッシュすることとする。再書き込みのデータは判定期間Ｔ２２、Ｔ２４、Ｔ２６でのセンスアンプ３６５の１／０判定結果によって決定される。判定期間Ｔ２２、Ｔ２４、Ｔ２６の１／０判定結果が（“０”，“０”，“０”）、（“０”，“０”，“１”）、（“０”，“１”，“１”）、（“１”、“１”，“１”）であれば、メモリセル１０をデータ状態Ａ１、Ａ４、Ａ６、Ａ８にするための書き込み電圧が配線ＢＬに入力される。
【０１１９】
ここでは、記憶装置３０１において、メモリセル１０に２ビットのデータを記憶する構成例および動作例を説明している。上掲したように、メモリセル１０に２Ｎのデータ状態を設定することで、（Ｎ−１）ビットのデータを記憶させることが可能である。周辺回路３３１は、２Ｎのデータ状態に対応する読み出し電圧および書き込み電圧をメモリセルアレイ３１０に入力することが可能な回路構成とすればよい。
【０１２０】
上掲したように、本実施の形態の記憶装置では、エラー検出／訂正（ＥＣＣ：Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ  ａｎｄ  Ｃｏｒｒｅｃｔｉｎｇ）回路を用いずに、記憶装置内部の周辺回路によって、メモリセルが、エラービットが発生しやすいデータ状態であるか否かを判定し、判定結果に基づいて該当するメモリセルのしきい値を補正する（メモリセルをリフレッシュする）ことができる。また、書き込み動作では、エラー検出ビットを付加するため処理（例えば、符号化処理）を行わずに、データを書き込むことができるため、エラー検出ビットの付加による遅延は生じない。また、読み出し動作では、エラー検出ビットを読み出さないため、エラー検出ビットの付加による遅延は実質的に生じない。
【０１２１】
＜＜メモリセル、メモリセルアレイの他の構成例＞＞
本実施の形態のメモリセルアレイには、３Ｔ型のゲインセルを適用することができる。図１４にメモリセルの構成例を示す。
【０１２２】
図１４Ａに示すメモリセル１４は、メモリセル１０にトランジスタＲＰ２を追加したものに相当する。図１４Ｂに示すメモリセル１５は、メモリセル１３にトランジスタＲＮ２を追加したものに相当する。メモリセル１４のトランジスタＭＷ１に代えて、トランジスタＭＷ２またはＭＷ３を設けてもよい。メモリセル１５についても同様である。
【０１２３】
メモリセル１４において、トランジスタＲＰ２は読み出しトランジスタとして機能することができる。メモリセル１４では、読み出し動作時には、トランジスタＲＰ２をオン状態にし、書き込み動作およびデータ保持状態では、トランジスタＲＰ２をオフ状態にする。メモリセル１５も同様である。メモリセル１４でメモリセルアレイを構成する場合、例えば、ノードａ６に読み出し用ワード線（ＲＷＬ）を接続し、ノードａ５に容量素子Ｃ１用の配線ＣＮＬを電気的に接続すればよい。メモリセル１５についても同様である。
【０１２４】
図１５にメモリセルアレイの構成例を示す。図１５に示すメモリセルアレイ３１１は、複数のメモリセル１６、複数の配線ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬ、ＣＮＬを有する。複数のメモリセル１６は２次元のアレイ状に配列されている。メモリセル１６は、メモリセル１４の変形例であり、トランジスタＭＷ１に代えてトランジスタＭＷ２を有する。複数の配線ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬ、ＣＮＬは複数のメモリセル１６の配列に合わせて設けられている。複数の配線ＷＷＬ、ＲＷＬ、ＣＮＬは行ごとに設けられ、複数の配線ＢＬ、ＳＬは列ごとに設けられている。複数のメモリセル１６は、対応する行の配線ＷＷＬ、ＲＷＬ、ＣＮＬと電気的に接続され、対応する列の配線ＳＬおよびＢＬと電気的に接続されている。トランジスタＭＷ２のバックゲートは配線ＯＢＧと電気的に接続されている。
【０１２５】
図６のメモリセルアレイ３１０と同様に、配線ＳＬを隣接する列で共有してもよい。ビット線を配線ＷＢＬと配線ＲＢＬとに分ける場合は、配線ＷＢＬにノードａ１が電気的に接続され、配線ＲＢＬにノードａ２が電気的に接続されるようにすればよい。また、メモリセルアレイ３１１にメモリセル１６に代えてメモリセル１５を設けてもよい。
【０１２６】
＜動作例＞
図１６−図１８にメモリセルアレイ３１１を組み込んだ記憶装置のタイミングチャートを示す。この例では、メモリセルアレイ３１１のメモリセル１６は実質的に２値記憶を行う。メモリセル１６には図３Ａまたは図３Ｂに示す４つのデータ状態Ａ−Ｄが設定される。３のＶＤＤＭ［０］―ＶＤＤＭ［２］は、Ｖａ、Ｖｂ、Ｖｃである。本記憶装置は、記憶装置３００と同様に動作させることができる。ここでは、記憶装置３００の動作例（図７−図９）と異なる点を主に説明する。
【０１２７】
（書き込み動作）
図１６は書き込み動作例を示すタイミングチャートである。図７と異なる点は、トランジスタＲＰ２をオフ状態にするため、配線ＲＷＬが“Ｈ”である。また、配線ＣＮＬにはＶＳＳＳが入力される。ＶＳＳＳは接地電位とすることができる。
【０１２８】
（読み出し動作）
図１７は読み出し動作例を示すタイミングチャートである。配線ＣＮＬにはＶＳＳＳが入力される。トランジスタＲＰ２をオン状態にするため、配線ＲＷＬを“Ｌ”にしている。トランジスタＲＰ２がオン状態になると、トランジスタＲＰ１のドレイン電流によって、配線ＢＬの電圧が変化する。
【０１２９】
（エラー検出ビットの判定動作）
図１８はエラー検出ビットの判定動作例を示すタイミングチャートである。エラー検出ビットの判定動作は図１７に示す読み出し動作と同様であり、異なる点は、配線ＳＬに３の読み出し電圧Ｖａ、Ｖｂ、Ｖｃが入力される点である。
【０１３０】
フラッシュメモリに代表される不揮発性記憶装置では、リードディスターブ、プログラムディスターブ、データリテンションなどによって、エラービットが発生する。不揮発性記憶装置では、一般的に、ＥＣＣ回路が誤り訂正符号を用いて、エラービットの検出および訂正を行っている。不揮発性記憶装置の微細化や多値化が進むと、エラービットが発生しやすくなり、信頼性が低下する。このため、誤り訂正符号のビット数を増加させることが行われている。誤り訂正符号のビット数が多くなると、ＥＣＣ回路の面積増大、誤り訂正符号の符号化と復号化に要する遅延時間、消費電力の増加、チップ面積の増加等の問題が顕在化する。
【０１３１】
本実施の形態は、ＥＣＣ回路を準備する必要がないため、チップ面積の増大、誤り訂正ビットの符号化と復号化とによる遅延時間の増大、消費電力の増加などを抑制することができる。もちろん、本実施の形態のしきい値補正と、ＥＣＣ回路による誤り訂正とを併用することも可能である。これにより、記憶装置の信頼性をさらに高くすることが可能である。また、本実施の形態の記憶装置は、しきい値補正により信頼性が確保できるため、ＥＣＣ回路の冗長度を小さくすることが可能である。
【０１３２】
〔実施の形態２〕
本実施の形態では、半導体装置の一例として、記憶装置を備える半導体装置や、同半導体装置を備える電子部品および電子機器等について説明する。
【０１３３】
記憶装置は処理装置（代表的には、ＣＰＵ）に組み込まれ、処理装置の処理に必要なデータ（命令も含む。）が記憶される。図１９、図２０に処理装置の構成例を示す。
【０１３４】
＜＜ＣＰＵ＞＞
図１９にＣＰＵの構成の一例を示す。図１９に示すＣＰＵ１３００は、ＣＰＵコア１３０１、パワーマネージメントユニット（ＰＭＵ）１３２１および周辺回路１３２２を有する。ＰＭＵ１３２１は、パワーコントローラ１３０２、およびパワースイッチ１３０３を有する。周辺回路１３２２は、キャッシュメモリを有するキャッシュ１３０４、バスインターフェース（ＢＵＳ  Ｉ／Ｆ）１３０５、及びデバッグインターフェース（Ｄｅｂｕｇ  Ｉ／Ｆ）１３０６を有する。ＣＰＵコア１３０１は、データバス１３２３、制御装置１３０７、プログラムカウンタ（ＰＣ）１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、算術演算装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１３１１、およびレジスタファイル１３１２を有する。ＣＰＵコア１３０１と周辺回路１３２２とのデータのやり取りは、データバス１３２３を介して行われる。
【０１３５】
実施の形態１の記憶装置は、電源の供給が停止されても、データを長時間保持することが可能であるため、パワーゲーティングがされる電源ドメインに設けることができる。実施の形態１の記憶装置は、キャッシュ１３０４に適用することができる。その結果、回路規模を拡大せずにキャッシュ１３０４の信頼性を向上させることができ、また、ＣＰＵ１３００の処理を妨げずに、キャッシュ１３０４のエラービットの発生を未然に防ぐことができる。ＣＰＵ１３００の消費電力を低減することができる。
【０１３６】
制御装置１３０７は、ＰＣ１３０８、パイプラインレジスタ１３０９、パイプラインレジスタ１３１０、ＡＬＵ１３１１、レジスタファイル１３１２、キャッシュ１３０４、バスインターフェース１３０５、デバッグインターフェース１３０６、及びパワーコントローラ１３０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
【０１３７】
ＡＬＵ１３１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。キャッシュ１３０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ１３０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図１９では図示していないが、キャッシュ１３０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
【０１３８】
パイプラインレジスタ１３０９は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル１３１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータ等を記憶することができる。パイプラインレジスタ１３１０は、ＡＬＵ１３１１の演算処理に利用するデータ、またはＡＬＵ１３１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
【０１３９】
バスインターフェース１３０５は、ＣＰＵ１３００とＣＰＵ１３００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース１３０６は、デバッグの制御を行うための命令をＣＰＵ１３００に入力するための信号の経路としての機能を有する。
【０１４０】
パワースイッチ１３０３は、ＣＰＵ１３００が有する、パワーコントローラ１３０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ１３０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ１３０２はパワースイッチ１３０３の動作を制御する機能を有する。このような構成を有することで、ＣＰＵ１３００は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。
【０１４１】
まず、ＣＰＵコア１３０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ１３０２のレジスタに設定する。次いで、ＣＰＵコア１３０１からパワーコントローラ１３０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、ＣＰＵ１３００内に含まれる各種レジスタとキャッシュ１３０４が、データの退避を開始する。次いで、ＣＰＵ１３００が有するパワーコントローラ１３０２以外の各種回路への電源電圧の供給が、パワースイッチ１３０３により停止される。次いで、割込み信号がパワーコントローラ１３０２に入力されることで、ＣＰＵ１３００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ１３０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ１３０４が、データの復帰を開始する。次いで、制御装置１３０７における命令の実行が再開される。
【０１４２】
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
【０１４３】
＜＜ＲＦＩＣ＞＞
プロセッシングユニットの一例として、ＲＦＩＣについて説明する。ＲＦＩＣは、ＲＦＩＤ、無線チップ、無線ＩＤチップ等とも呼ばれている。ＲＦＩＣは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。
【０１４４】
図２０は、ＲＦＩＣの一例を示すブロック図である。なお、図２０に示すＲＦＩＣ１４００は、アンテナ１４０４、整流回路１４０５、定電圧回路１４０６、復調回路１４０７、変調回路１４０８、論理回路１４０９、ＲＡＭ１４１０、ＲＯＭ（読み取り専用メモリ）１４１１、およびバッテリ１４２０を有する。これらの回路は、必要に応じて、適宜、取捨することができる。例えば、ＲＦＩＣ１４００はアクティブ型であるが、バッテリ１４２０を備えていないパッシブ型とすることもできる。
【０１４５】
実施の形態１の記憶装置は、ＲＡＭ１４１０に適用することができる。よって、ＲＦＩＣ１４００の信頼性が向上される。実施の形態１の記憶装置は、混載メモリとすることが可能なデバイス構造を有している。そのため、ＲＦＩＣ１４００において、製造プロセスを複雑化することなく、アンテナ１４０４以外の回路を１のＩＣチップに組み込むことができる。ＩＣチップに、通信帯域に応じた性能のアンテナ１４０４が実装されている。データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示すＲＦＩＣ１４００は、いずれの方式に用いることも可能である。
【０１４６】
アンテナ１４０４は、通信器１４０１に接続されたアンテナ１４０２との間で無線信号１４０３の送受信を行うためのものである。また、整流回路１４０５は、アンテナ１４０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電圧を生成するための回路である。なお、整流回路１４０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
【０１４７】
定電圧回路１４０６は、入力電圧から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路１４０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路１４０９のリセット信号を生成するための回路である。
【０１４８】
復調回路１４０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路１４０８は、アンテナ１４０４より出力するデータに応じて変調を行うための回路である。
【０１４９】
論理回路１４０９は復調信号を解読し、処理を行うための回路である。ＲＡＭ１４１０は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、ドライバ、記憶領域などを有する。また、ＲＯＭ１４１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
【０１５０】
なお、ＲＡＭ１４１０以外の回路において、ｎチャネル型トランジスタには、実施の形態２で説明したＯＳトランジスタを用いることができる。ＯＳトランジスタが低いオフ電流と高いオン電流を有するため低いリーク電流と高速動作を両立することができる。また、復調回路１４０７に含まれる整流作用を示す素子に、ＯＳトランジスタを用いてもよい。ＯＳトランジスタが低いオフ電流を有するため、整流作用を示す素子の逆方向電流を小さく抑えることが可能となる。その結果、優れた整流効率を実現できる。また、これらのＯＳトランジスタは同じプロセスで作製することができるため、プロセスコストを抑えたままＲＦＩＣ１４００を高性能化できる。
【０１５１】
＜＜無線センサの構成例＞＞
ＲＦＩＣとセンサデバイスとを組み合わせて、無線センサを構成することができる。図２１は無線センサ８８０の構成例を示す外観図である。無線センサ８８０は支持体８５０、アンテナ８５１、集積回路８５２、回路基板８５３とセンサ８５５およびバッテリ８５４を有する。
【０１５２】
回路基板８５３には、集積回路８５２が配置されている。集積回路８５２はＲＦＩＣの回路部を含む。アンテナ８５１は、導線８６０を介して、集積回路８５２に接続されている。センサ８５５は、導線８５６を介して、集積回路８５２に接続されている。また、センサ８５５は、支持体８５０の外に形成しても良いし、支持体８５０の上に形成しても良い。センサ８５５は、熱的、力学的、あるいは電磁気学的等の諸情報をアナログデータとして出力する機能を有する回路である。
【０１５３】
バッテリ８５４は、一対の端子８５８（正極端子、負極端子）を有する。一対の端子８５８は導線８５７及び回路基板８５３を介して、集積回路８５２に接続されている。バッテリ８５４は無線センサの動作電力に応じて、適宜設ければよい。
【０１５４】
支持体８５０として、例えば、ガラス、石英、プラスチック、金属、ステンレス・スチル・ホイル、タングステン・ホイル、可撓性基板、貼り合わせフィルム、基材フィルム、繊維状の材料を含む紙、又は木材などを用いればよい。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。
【０１５５】
無線センサ８８０は、薄型であることが好ましい。特にバッテリ８５４及び支持体８５０を含めた厚さは、０．１ｍｍ以上かつ５ｍｍ以下であればよく、好ましくは０．１ｍｍ以上かつ３ｍｍ以下であり、さらに好ましくは０．１ｍｍ以上、１ｍｍ以下である。無線センサ８８０を上記構成にすることで、ポスターや段ボールなどの紙類に無線センサ８８０を埋め込むことが可能になる。
【０１５６】
無線センサ８８０は可撓性を有することが好ましい。特に、支持体８５０及びバッテリ８５４は、曲率半径３０ｍｍ以上好ましくは曲率半径１０ｍｍ以上の範囲で変形できることが好ましい。無線センサ８８０を上記構成にすることで、衣服や人体などに無線センサ８８０を貼ることが可能になる。
【０１５７】
上記構成を満たすために、バッテリ８５４は薄型で且つ可撓性を有することが好ましい。バッテリ８５４の外装体として、例えば、第１の薄膜、第２の薄膜、第３の薄膜の順に形成された三層構造のフィルムを用いればよい。なお、第３の薄膜は外装体の外面としての機能を有する。第１の薄膜としては、ポリエチレン、ポリプロピレン、ポリカーボネート、アイオノマー、ポリアミド等の材料を用いればよい。第２の薄膜としては、アルミニウム、ステンレス、銅、ニッケル等の可撓性に優れた金属薄膜を用いればよい。第３の薄膜としては、ポリアミド系樹脂、ポリエステル系樹脂等の絶縁性合成樹脂膜を用いればよい。
【０１５８】
＜＜無線センサを有する半導体装置＞＞
無線センサを備えた半導体装置について説明する。無線センサの応用形態として、例えば、個体識別タグが挙げられる。図２２は無線センサを用いた個体識別システムの模式図である。無線センサ９００を物品９２１に貼付、あるいは内部に設置し、外部のリーダー９２２から無線信号９１１を送信する。無線信号９１１を受信した無線センサ９００は、センサによって物品９２１に触れることなく、温度等の情報を取得し、リーダー９２２に送信することができる。
【０１５９】
また別の無線センサの応用形態を、図２３Ａに示す模式図を用いて説明する。例えば、トンネル壁面に無線センサ９００を埋め込み、外部から無線信号９１１を送信する。無線信号９１１を受信した無線センサ９００は、センサによってトンネル壁面の情報を取得し、送信することができる。
【０１６０】
また別の無線センサの応用形態は、図２３Ｂに示す模式図で説明することができる。例えば、橋梁の支柱の壁面に無線センサ９００を埋め込み、外部から無線信号９１１を送信する。無線信号９１１を受信した無線センサ９００は、センサによって橋梁の支柱内の情報を取得し、送信することができる。
【０１６１】
無線センサをヘルスケアデバイスに応用することができる。そのような例を図２４に示す。例えば、接着パッド等を用いて人体に無線センサ９００を取り付け、リーダー９２２から無線信号９１１を送信する。無線信号９１１を受信した無線センサ９００は、配線９３２を介して人体に取り付けられた電極９３１等に信号を与えて生体情報等の情報を取得し、送信することができる。取得した情報は、リーダー９２２の表示部９３３で確認することができる。
【０１６２】
ここでは、プロセッシングユニットとして、ＣＰＵおよびＲＦＩＣについて説明したが、本発明の一形態に係る記憶装置は、様々なプロセッシングユニットに適用することができる。例えば、ＧＰＵ（Ｇｒａｐｈｉｃｓ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ）、カスタムＬＳＩなどにも適用することが可能である。
【０１６３】
＜＜電子部品の作製方法例、および構成例＞＞
ここでは、半導体装置の一例として、電子部品、及び記憶装置や電子部品を具備する電子機器等について説明する。図２５Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１６４】
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２５Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。
【０１６５】
チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接合方法は製品に適した方法を選択すればよい、例えば、樹脂やテープによる接着で行えばよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
【０１６６】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。
【０１６７】
図２５Ｂは電子部品の斜視模式図である。一例として、図２５ＢはＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）を示している。図２５Ｂに示す電子部品７０００は、リード７００１及び回路部７００３を示している。回路部７００３には、例えば、実施の形態１の記憶装置や本実施の形態のプロセッシングユニット等の半導体装置が作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。例えば、電子部品７０００は、データを記憶するランダムアクセスメモリ、ＣＰＵ、ＭＣＵ（マイクロコントローラユニット）、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行する処理装置に用いることができる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。
【０１６８】
よって、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置）、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。電子機器の具体例を図２６に示す。
【０１６９】
＜＜電子機器＞＞
図２６Ａ−図２６Ｆは、表示部を備え、またバッテリで駆動される電子機器の例である。
【０１７０】
図２６Ａに示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカー２９０６、操作キー２９０７等を有する。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
【０１７１】
図２６Ｂに示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカー部２９１４、カメラ２９１３、外部接続部２９１６、および操作用のボタン２９１５等を有する。表示部２９１２は、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
【０１７２】
図２６Ｃに示すノート型ＰＣ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。
【０１７３】
図２６Ｄに示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、および接続部２９４６等を有する。操作キー２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
【０１７４】
図２６Ｅにバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
【０１７５】
図２６Ｆに腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
【０１７６】
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作ボタン２９６５の機能を設定することもできる。
【０１７７】
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
【０１７８】
図２６Ｇに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫２９７０は、筐体２９７１、冷蔵室用扉２９７２、および冷凍室用扉２９７３等を有する。
【０１７９】
図２６Ｈは、自動車の構成の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。
【０１８０】
本実施の形態に示す電子機器には、上掲の実施の形態に係る半導体装置を有する電子部品が搭載されている。安定した動作が可能である。
【０１８１】
〔実施の形態３〕
本実施の形態では、酸化物半導体が用いられたＯＳトランジスタについて説明する。
【０１８２】
＜＜ＯＳトランジスタの構成例１＞＞
図２７にＯＳトランジスタの構成の一例を示す。図２７ＡはＯＳトランジスタの構成の一例を示す上面図である。図２７Ｂは、ｙ１−ｙ２線断面図であり、図２７Ｃはｘ１−ｘ２線断面図であり、図２７Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図２７Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図２７Ｃおよび図２７Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２７Ａでは、一部の構成要素が省略されている。
【０１８３】
ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は絶縁層５１６に覆われている。なお、絶縁層５１６をＯＳトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、絶縁層５１４、絶縁層５１５、半導体層５２１−５２３、導電層５３０、導電層５３１、導電層５３２および導電層５３３を有する。ここでは、半導体層５２１−５２３をまとめて、半導体領域５２０と呼称する。
【０１８４】
導電層５３０はゲート電極として機能し、導電層５３３はバックゲート電極として機能する。導電層５３１、５３２は、それぞれ、ソース電極またはドレイン電極として機能する。絶縁層５１１は、基板５１０と導電層５３３を電気的に分離させる機能を有する。絶縁層５１５はゲート絶縁層を構成し、絶縁層５１３、５１４はバックチャネル側のゲート絶縁層を構成する。
【０１８５】
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一のトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一のトランジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１８６】
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一のトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０１８７】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０１８８】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０１８９】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０１９０】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０１９１】
図２７Ｂ、図２７Ｃに示すように、半導体領域５２０は、半導体層５２１、半導体層５２２、半導体層５２３の順に積層している部分を有する。絶縁層５１５はこの積層部分を覆っている。導電層５３０は絶縁層５１３を介して積層部分と重なる。導電層５３１および導電層５３２は、半導体層５２１および半導体層５２３とでなる積層上に設けられており、それぞれ、この積層の上面と、同チャネル長方向の側面とに接している。半導体層５２１、５２２および導電層５３１、５３２の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。
【０１９２】
半導体層５２３は、半導体層５２１、５２２、および導電層５３１、５３２を覆うように形成されている。絶縁層５１５は半導体層５２３を覆っている。ここでは、半導体層５２３と絶縁層５１５は同じマスクを用いてエッチングされている。
【０１９３】
絶縁層５１５を介して、半導体層５２１−５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図２７Ｃ参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３０（ゲート電極層）に印加される電圧により形成される電界のことをいう。ゲート電界によって、半導体層５２１−５２３の積層部分全体を電気的に取り囲むことができるので、半導体層５２２の全体に（バルク）にチャネルが形成される場合がある。ＯＳトランジスタ５０１のように、ゲート電界によって、チャネルが形成される半導体層が電気的に囲まれるトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ  ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。ｓ−ｃｈａｎｎｅｌ構造をとるため、ＯＳトランジスタ５０１は高いオン電流を有することができる。また、ｓ−ｃｈａｎｎｅｌ構造をとることで、ＯＳトランジスタ５０１の高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。
【０１９４】
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
【０１９５】
ＯＳトランジスタの微細化によって、集積度が高い、または小型な半導体装置を提供することが可能となる。例えば、ＯＳトランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。
【０１９６】
酸化物半導体はシリコンよりも熱伝導率が低い、そのため、ＯＳトランジスタ５０１において、半導体領域５２０は熱がこもりやすい。図２７Ｂ、図２７Ｄに示すように、導電層５３１と導電層５３２を、絶縁層５１４および半導体領域５２０と重ねるように設けることで、導電層５３１、５３２により、半導体領域５２０（特に、半導体層５２２）に発生する熱を放熱させることができる。
【０１９７】
＜絶縁層＞
絶縁層５１１−５１６は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
【０１９８】
なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において、絶縁材料に用いられる酸化物には、窒素濃度が１ａｔｍｉｃ％未満のものも含まれる。
【０１９９】
絶縁層５１４および絶縁層５１５は半導体領域５２０と接しているため、酸化物を含むことが好ましく、特に、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁層５１４、絶縁層５１５から脱離した酸素は酸化物半導体である半導体領域５２０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
【０２００】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、膜の表面温度が１００℃以上７００℃以下、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
【０２０１】
絶縁層５１３は、絶縁層５１４に含まれる酸素が、導電層５３３に含まれる金属と結びつき、絶縁層５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。絶縁層５１６は、絶縁層５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
【０２０２】
絶縁層５１１、５１３、５１６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。絶縁層５１１、５１３、５１６を設けることで、半導体領域５２０から外部への酸素の拡散と、外部から半導体領域５２０への水素、水等の入り込みを防ぐことができる。このような機能を持たせるため、絶縁層５１１、５１３、５１６には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁膜を少なくとも１層設ければよい。
【０２０３】
＜導電層＞
導電層５３０―５３３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
【０２０４】
ＯＳトランジスタ５０２の導電層５３１および導電層５３２は、半導体層５２１と半導体層５２２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層５３１および導電層５３２は、半導体層５２１および半導体層５２２の側面に接する領域を有していない。例えば、次のような工程を経て、半導体層５２１、５２２、導電層５３１、５３２を作製することができる。半導体層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、半導体層５２１と半導体層５２２の積層を形成する。次に、ハードマスクをエッチングして、導電層５３１および導電層５３２を形成する。
【０２０５】
＜半導体層＞
半導体層５２２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体層５２２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体層５２２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層５２２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
【０２０６】
なお、半導体層５２２は、インジウムを含む酸化物半導体に限定されない。半導体層５２２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。半導体層５２２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層５２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。半導体領域５２０は、実施の形態４で説明されるＣＡＡＣ−ＯＳで形成されていることが好ましい。または、少なくとも、半導体層５２２はＣＡＡＣ−ＯＳで形成されていることが好ましい。
【０２０７】
例えば、半導体層５２１および半導体層５２３は、半導体層５２２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層５２２を構成する酸素以外の元素一種以上、または二種以上から半導体層５２１および半導体層５２３が構成されるため、半導体層５２１と半導体層５２２との界面、および半導体層５２２と半導体層５２３との界面において、界面準位が形成されにくい。
【０２０８】
なお、半導体層５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体層５２１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。
【０２０９】
また、半導体層５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体層５２２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体層５２２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
【０２１０】
また、半導体層５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体層５２３は、半導体層５２１と同種の酸化物を用いても構わない。ただし、半導体層５２１または／および半導体層５２３がインジウムを含まなくても構わない場合がある。例えば、半導体層５２１または／および半導体層５２３が酸化ガリウムであっても構わない。
【０２１１】
（エネルギーバンド構造）
図２８を参照して、半導体層５２１、半導体層５２２、および半導体層５２３の積層により構成される半導体領域５２０の機能およびその効果について、説明する。図２８Ａは、図２７Ｂの部分拡大図であり、ＯＳトランジスタ５０１の活性層（チャネル部分）を拡大した図である。図２８ＢはＯＳトランジスタ５０１の活性層のエネルギーバンド構造であり、図２８Ａの点線ｚ１−ｚ２で示す部位のエネルギーバンド構造を示している。
【０２１２】
図２８Ｂの、Ｅｃ５１４、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１５は、それぞれ、絶縁層５１４、半導体層５２１、半導体層５２２、半導体層５２３、絶縁層５１５の伝導帯下端のエネルギーを示している。
【０２１３】
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
【０２１４】
絶縁層５１４と絶縁層５１５は絶縁体であるため、Ｅｃ５１４とＥｃ５１５は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
【０２１５】
半導体層５２２には、半導体層５２１および半導体層５２３よりも電子親和力の大きい酸化物が用いられる。例えば、半導体層５２２として、半導体層５２１および半導体層５２３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物が用いられる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
【０２１６】
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。このとき、ゲート電圧を印加すると、半導体層５２１、半導体層５２２、半導体層５２３のうち、電子親和力の大きい半導体層５２２にチャネルが形成される。
【０２１７】
ここで、半導体層５２１と半導体層５２２との間には、半導体層５２１と半導体層５２２との混合領域を有する場合がある。また、半導体層５２２と半導体層５２３との間には、半導体層５２２と半導体層５２３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層５２１、半導体層５２２および半導体層５２３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
【０２１８】
このとき、電子は、半導体層５２１中および半導体層５２３中ではなく、半導体層５２２中を主として移動する。上述したように、半導体層５２１および半導体層５２２の界面における界面準位密度、半導体層５２２と半導体層５２３との界面における界面準位密度を低くすることによって、半導体層５２２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
【０２１９】
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
【０２２０】
ＯＳトランジスタ５０１のオン電流を高くするためには、例えば、半導体層５２２の上面または下面（被形成面、ここでは半導体層５２１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、走査型プローブ顕微鏡システムを用いて測定することができる。
【０２２１】
例えば、半導体層５２２が酸素欠損（ＶＯとも表記する。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体層５２２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
【０２２２】
例えば、半導体層５２２のある深さにおいて、または、半導体層５２２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
【０２２３】
半導体層５２２の酸素欠損を低減するために、例えば、絶縁層５１４に含まれる過剰酸素を、半導体層５２１を介して半導体層５２２まで移動させる方法などがある。この場合、半導体層５２１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
【０２２４】
ＯＳトランジスタ５０１がｓ−ｃｈａｎｎｅｌ構造である場合、半導体層５２２の全体にチャネルが形成される。したがって、半導体層５２２が厚いほどチャネル領域は大きくなる。即ち、半導体層５２２が厚いほど、ＯＳトランジスタ５０１のオン電流を大きくすることができる。
【０２２５】
また、ＯＳトランジスタ５０１のオン電流を高くするためには、半導体層５２３の厚さは小さいほど好ましい。半導体層５２３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体層５２３は、チャネルの形成される半導体層５２２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層５２３は、ある程度の厚さを有することが好ましい。半導体層５２３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体層５２３は、絶縁層５１３などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
【０２２６】
また、ＯＳトランジスタ５０１の信頼性を高くするためには、半導体層５２１は厚く、半導体層５２３は薄いことが好ましい。半導体層５２１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体層５２１の厚さを、厚くすることで、隣接する絶縁体と半導体層５２１との界面からチャネルの形成される半導体層５２２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体層５２１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
【０２２７】
ＯＳトランジスタ５０１に安定した電気特性を付与するには、半導体領域５２０中の不純物濃度を低減し、半導体層５２２を真性または実質的に真性にすることが有効である。なお、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体膜のキャリア密度は、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上である。
【０２２８】
酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、半導体層５２１、半導体層５２２および半導体層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
【０２２９】
例えば、半導体層５２２と半導体層５２１との間に、シリコン濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３未満である領域を有する。シリコン濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３未満が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ２×１０１８ａｔｏｍｓ／ｃｍ３未満であることがより好ましい。また、半導体層５２２と半導体層５２３との間に、シリコン濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３未満である領域を有する。シリコン濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３未満が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満がより好ましい。シリコン濃度は例えばＳＩＭＳで測定することができる。
【０２３０】
また、半導体層５２２の水素濃度を低減するために、半導体層５２１および半導体層５２３の水素濃度を低減すると好ましい。半導体層５２１および半導体層５２３は、水素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ２×１０２０ａｔｏｍｓ／ｃｍ３以下の領域を有する。水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１９ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１９ａｔｏｍｓ／ｃｍ３以下がより好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。水素濃度は例えばＳＩＭＳで測定することができる。
【０２３１】
半導体層５２２の窒素濃度を低減するために、半導体層５２１および半導体層５２３の窒素濃度を低減すると好ましい。半導体層５２１および半導体層５２３は、窒素濃度が１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１９ａｔｏｍｓ／ｃｍ３未満の領域を有する。窒素濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１８ａｔｏｍｓ／ｃｍ３以下が好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ１×１０１８ａｔｏｍｓ／ｃｍ３以下がより好ましく、１×１０１６ａｔｏｍｓ／ｃｍ３以上かつ５×１０１７ａｔｏｍｓ／ｃｍ３以下がさらに好ましい。窒素濃度はＳＩＭＳで測定することができる。
【０２３２】
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１（Ｖ）、５（Ｖ）、または、１０（Ｖ）程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
【０２３３】
図２７は、半導体領域５２０が３層の例であるが、これに限定されない。例えば、半導体層５２１または半導体層５２３が無い２層構造としてもよい。または、半導体層５２１の上もしくは下、または半導体層５２３上もしくは下に、半導体層５２１―５２３と同様の半導体層を設けて、４層構造とすることも可能である。または、半導体層５２１の上、半導体層５２１の下、半導体層５２３の上、半導体層５２３の下のいずれか二箇所以上に、半導体層５２１―５２３と同様の半導体層を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。
【０２３４】
ＯＳトランジスタ５０１をバックゲート電極の無いトランジスタにする場合、導電層５３３を設けなければよい。この場合、絶縁層５１２、５１３も設けず、絶縁層５１１上に絶縁層５１３を形成すればよい。
【０２３５】
＜電荷捕獲層＞
Ｓｉトランジスタでは、チャネルドーピングによってしきい値電圧を容易に制御することができる。これに対して、ＯＳトランジスタは、チャネルドーピングでは、しきい値電圧を効果的に変化させることが困難である。ＯＳトランジスタでは、電荷捕獲層に電子を注入することで、しきい値電圧を変動させることが可能である。例えば、電荷捕獲層への電子の注入はトンネル効果を利用すればよい。導電層５３３に正の電圧を印加することによって、トンネル電子を電荷捕獲層に注入する。
【０２３６】
図２７のＯＳトランジスタ５０１においては、絶縁層５１５に電荷捕獲層を設けることができる。また、バックゲート（導電層５３３）を設ける場合は、絶縁層５１２または絶縁層５１３に電荷捕獲層を設けることが好ましい。例えば、絶縁層５１３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
【０２３７】
＜基板＞
基板５１０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でよいし、半導体基板に絶縁領域を介して半導体層が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。
【０２３８】
基板５１０は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板（例えば、半導体基板）上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板５１０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板５１０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板５１０が伸縮性を有してもよい。また、基板５１０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板５１０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板５１０を薄くすると、半導体装置を軽量化することができる。また、基板５１０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板５１０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
【０２３９】
可撓性基板である基板５１０は、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いるとよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。
【０２４０】
＜＜ＯＳトランジスタの構成例２＞＞
図２７に示すＯＳトランジスタ５０１は、導電層５３０をマスクにして、半導体層５２３及び絶縁層５１５をエッチングすることができる。そのような工程を経たＯＳトランジスタの構成例を図２９Ａに示す。図２９Ａに示すＯＳトランジスタ５０２では、半導体層５２３および絶縁層５１５の端部は導電層５３０の端部とほぼ一致することになる。導電層５３０の下部のみに半導体層５２３および絶縁層５１３が存在する。
【０２４１】
＜＜ＯＳトランジスタの構成例３＞＞
図２９Ｂに示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０２に導電層５３５、導電層５３６を追加したデバイス構造を有する。ＯＳトランジスタ５０３のソース電極およびドレイン電極として機能する一対の電極は、導電層５３５と導電層５３１の積層、および導電層５３６と導電層５３２の積層で構成される。
【０２４２】
導電層５３５、５３６は、単層または積層の導電体で形成される。例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を用いることができる。導電体は合金膜や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
【０２４３】
導電層５３５、５３６は可視光線を透過する性質を有してよい。または、導電層５３５、５３６は可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有してもよい。このような性質を有することで、ＯＳトランジスタ５０３の電気特性の迷光による変動を抑制できる場合がある。
【０２４４】
導電層５３５、５３６は、半導体層５２２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、ＯＳトランジスタ５０３のオン特性を向上させることができる。
【０２４５】
導電層５３５、５３６は、導電層５３１、５３２よりも高抵抗の膜を用いると好ましい場合がある。また、導電層５３５、５３６は、ＯＳトランジスタ５０３のチャネル（具体的には、半導体層５２２）よりも抵抗を低いことが好ましい場合がある。例えば、導電層５３５、５３６の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、または０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電層５３５、５３６の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、ＯＳトランジスタ５０３の電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電層５３５および導電層５３６のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。
【０２４６】
＜＜ＯＳトランジスタの構成例４＞＞
図２７に示すＯＳトランジスタ５０１は、導電層５３１及び導電層５３２が、半導体層５２１、５２２の側面と接していてもよい。そのような構成例を図２９Ｃに示す。図２９Ｃに示すＯＳトランジスタ５０４は、導電層５３１及び導電層５３２が半導体層５２１の側面及び半導体層５２２の側面と接している。
【０２４７】
ＯＳトランジスタを有する半導体装置の作製工程において、絶縁体、導電体、半導体の成膜は、スパッタリング法、化学気相堆積（ＣＶＤ；Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子ビームエピタキシー（ＭＢＥ；Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ；Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはパルスレーザ堆積（ＰＬＤ；Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で行えばよい。ＣＶＤ法は、熱ＣＶＤ法、有機金属ＣＶＤ（ＭＯＣＶＤ；Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）法、プラズマＣＶＤ（ＰＥＣＶＤ；Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）法等を含む。例えば、絶縁膜をＣＶＤ法、好ましくはＰＥＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、ＣＶＤ法で成膜する場合、また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
【０２４８】
＜＜記憶装置のデバイス構造例＞＞
ＯＳトランジスタは、Ｓｉトランジスタ等が作製された素子層に積層することが可能である。実施の形態１の記憶装置を、ＳｉトランジスタとＯＳトランジスタとが積層されたデバイス構造とすることができる。ここでは、メモリセル１１（図１Ｂ）を有するメモリセルアレイを例に、記憶装置のデバイス構造を説明する。図３０−図３３は記憶装置のデバイス構造を説明するための図である。
【０２４９】
複数のメモリセル１１を有するメモリセルアレイ３１２を例に、デバイス構造を説明する。図３０は、メモリセルアレイ３１２のデバイス構造を模式的に示す回路図である。図３３には、１のメモリセル１１を示している。図３０に示すように、メモリセルアレイ３１２において、トランジスタＲＰ１にトランジスタＭＷ２が積層され、トランジスタＭＷ２に容量素子Ｃ１が積層されている。トランジスタＭＷ２のバックゲートは配線ＯＢＧと電気的に接続されている。
【０２５０】
図３１は、メモリセルアレイ３１２のレイアウトの一例を示す分解平面図である。図３１において、一部の構成要素は省略されている。図３２は、図３１のｘ１１−ｘ１２による断面図および、ｙ１１−ｙ１２線による断面図を示す。ｘ１１−ｘ１２線による断面図はトランジスタＭＷ２のチャネル長方向の断面図であり、ｙ１１−ｙ１２線による断面図はトランジスタＭＷ２のチャネル幅方向の断面図である。図３２において、符号およびハッチングが付されていない領域は絶縁物で形成されている領域である。７６１−７６３は絶縁層である。
【０２５１】
メモリセルアレイ３１２は、単結晶シリコンウエハ７００に形成されている。単結晶シリコンウエハ７００には、素子層７０１−７０３が作製される。素子層７０１―７０３は、それぞれ、Ｓｉトランジスタ、ＯＳトランジスタ、容量素子が形成される層である。
【０２５２】
単結晶シリコンウエハ７００には、ｐ型ウエル７１０が形成されている。ｐ型ウエル７１０に、トランジスタＲＰ１が形成される。トランジスタＲＰ１は、ｐ型不純物領域７１１、７１２、導電体７１３を有する。導電体７１３は、トランジスタＲＰ１のゲート電極を構成する。配線ＳＬはｐ型不純物領域７１１、７１２で構成されている。
【０２５３】
トランジスタＭＷ２のデバイス構造はＯＳトランジスタ５０２（図２９Ａ）と同様である。導電体７２１はトランジスタＭＷ２のゲート電極を構成し、かつ配線ＷＬを構成する。導電体７２２はトランジスタＭＷ２のバックゲート電極を構成し、かつ配線ＯＢＧを構成する。一対の導電体７２３は、トランジスタＭＷ２のソース電極およびドレイン電極を構成する。容量素子Ｃ１は導電体７３１および導電体７３２を有する。導電体７３１は配線ＲＷＬを構成する。導電体７４１は配線ＢＬを構成する。
【０２５４】
導電体７５１−７５７により、トランジスタＲＰ１、ＭＷ２、容量素子Ｃ１、並びに配線ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬが電気的に接続され、メモリセルアレイ３１２が構成される。
【０２５５】
トランジスタＭＷ２および容量素子Ｃ１を異なる素子層に形成することで、ノードＳＮの電圧を保持するための容量を確保しつつ、メモリセル１１のサイズを縮小することができる。例えば、メモリセル１１のサイズは、５．２５Ｆ（Ｘ１）×２．５Ｆ（Ｙ１）とすることができる。この場合、メモリセル１１の面積は、１３．２５Ｆ２である。Ｆは最小加工寸法（Ｍｉｎｉｍｕｍ  Ｆｅａｔｕｒｅ  Ｓｉｚｅ）である。例えば、容量素子Ｃ１の容量を０．１ｆＦとする場合、容量素子Ｃ１の面積を６０ｎｍ×６０ｎｍ＝３６０ｎｍ２とし、その誘電体の厚さを酸化膜換算膜厚で１０ｎｍとすればよい。
【０２５６】
実施の形態１のメモリセルアレイにおいて、ＯＳトランジスタと保持容量とを同じ素子層に形成することも可能である。図３３にそのような例を示す。図３３は、メモリセルアレイ３１１（図１５）のデバイス構造例を示す。図３３において、符号およびハッチングが付されていない領域は絶縁体で形成されている。また、ハッチングが付されているが、符号が付されていない領域は導電体でなり、配線や電極を構成している。これらの導電体により、メモリセル１６は配線ＷＷＬ、ＲＷＬ、ＢＬ、ＳＬ、ＣＮＬおよびＯＢＧと電気的に接続されている。
【０２５７】
トランジスタＭＷ２はＯＳトランジスタ５０１（図２７）と同様なデバイス構造を有する。容量素子Ｃ１はトランジスタＭＷ２と共に形成される。これにより、メモリセルアレイ３１１を有する記憶装置の作製工程数の低減につながる。容量素子Ｃ１の一対の電極の一方は導電体７２３で構成されている。他方は、トランジスタＭＷ２のゲート電極と同じ層の導電体で形成されている。
【０２５８】
〔実施の形態４〕
＜＜酸化物半導体の構造＞＞
本実施の形態では、酸化物半導体の構造について説明する。本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２５９】
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ  ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
【０２６０】
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
【０２６１】
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
【０２６２】
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ  ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ  ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
【０２６３】
＜＜ＣＡＡＣ−ＯＳ＞＞
まずは、ＣＡＡＣ−ＯＳについて説明する。ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
【０２６４】
以下では、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察したＣＡＡＣ−ＯＳについて説明する。ＴＥＭによって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２６５】
図３４Ａに、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ  Ａｂｅｒｒａｔｉｏｎ  Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
【０２６６】
図３４Ａの領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３４Ｂに示す。図３４Ｂにより、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
【０２６７】
図３４Ｂに示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図３４Ｃは、特徴的な原子配列を、補助線で示したものである。図３４Ｂおよび図３４Ｃより、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２６８】
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図３４Ｄ参照。）。図３４Ｃで観察されたペレットとペレットとの間で傾きが生じている箇所は、図３４Ｄに示す領域５１６１に相当する。
【０２６９】
また、図３５Ａに、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３５Ｂ、図３５Ｃおよび図３５Ｄは、それぞれ、図３５Ａの領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を示す。図３５Ｂ―図３５Ｄからは、１のペレットにおいて、金属原子は三角形状、四角形状または六角形状に配列していることが確認できる。一方で、異なるペレット間で、金属原子の配列に規則性は確認されない。
【０２７０】
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３６Ａに示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２７１】
ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
【０２７２】
ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３６Ｂに示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図３６Ｃに示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
【０２７３】
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３７Ａに示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３７Ｂに示す。図３７Ｂより、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３７Ｂにおける第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３７Ｂにおける第２リングは（１１０）面などに起因すると考えられる。
【０２７４】
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
【０２７５】
不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
【０２７６】
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
【０２７７】
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
【０２７８】
＜＜ｎｃ−ＯＳ＞＞
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
【０２７９】
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
【０２８０】
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ  Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ  ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
【０２８１】
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ  ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
【０２８２】
＜＜ａ−ｌｉｋｅ  ＯＳ＞＞
ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ  ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ  ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
【０２８３】
電子照射を行う試料として、ａ−ｌｉｋｅ  ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
【０２８４】
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
【０２８５】
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２８６】
図３８は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３８より、ａ−ｌｉｋｅ  ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図３８中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図３８中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
【０２８７】
このように、ａ−ｌｉｋｅ  ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
【０２８８】
また、鬆を有するため、ａ−ｌｉｋｅ  ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ  ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
【０２８９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ  ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２９０】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
【０２９１】
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ  ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
【０２９２】
上掲の各実施の形態において、本発明の１または複数の態様について述べた。ただし、本発明の態様は、これらに限定されない。つまり、本明細書等には様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソース領域、ドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、酸化物半導体を有していなくてもよい。または例えば、本発明の一態様として、１つのメモリセルが１以上の容量素子と、２以上のトランジスタと、を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様におけるメモリセルは、様々な個数の容量素子や様々な個数のトランジスタを有していてもよい。例えば、場合によっては、または、状況に応じて、本発明の一態様におけるメモリセルは、容量素子を有さず、１個のトランジスタを有していてもよい。例えば、場合によっては、または、状況に応じて、本発明の一態様におけるメモリセルは、フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ、または、ＮＯＲ型フラッシュメモリでもよい。または例えば、本発明の一態様として、１のメモリセルが有するトランジスタは、フローティングゲートを有さない場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における１のメモリセルが有するトランジスタは、フローティングゲートを有していてもよい。なお、その場合、フローティングゲートとして、導電層や半導体層ではなく、無機絶縁膜、たとえば、窒化シリコン膜を用いてもよい。
【符号の説明】
【０２９３】
１０−１６  メモリセル
３００、３０１  記憶装置
３１０−３１２  メモリセルアレイ
３３０、３３１  周辺回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３６】
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【図３８】
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【図３４】
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【図３５】
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【図３７】
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