(57)【要約】【課題】高い耐圧をもつパワー半導体装置を小さなチップ面積で得る。【解決手段】セル領域Ｘの溝２４のうち最も右側の溝２４であるセル領域端部溝２４Ａと、外周領域Ｙの溝３１のうち最も左側の溝３１である外周領域端部溝３１Ａの間には、ｐ−層２３が形成されておらず、この領域には、ｎ−層２２のみが存在する。Ｌ＜Ｍとされた場合においては、空乏層の下側の端部Ｄをより平坦とすることができる。すなわち、Ｌ＜Ｍとしても空乏層の下側の端部Ｄの形状を緩やかにすることができる。このため、耐圧の低下を発生させずに、セル領域Ｘと外周領域Ｙの間隔Ｌを小さくすることができる。すなわち、チップを小型化することができる。【選択図】図４
2016139662.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型をもつ第１の半導体層を具備する半導体基板において、
当該半導体基板における前記第１の半導体層よりも表面側に形成され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝であるセル領域溝と、当該セル領域溝の内部に形成されたゲート電極と、が設けられ、前記ゲート電極に印加された電圧によって前記第２の半導体層と前記第１の半導体層との間を流れる電流が制御されるセル領域と、
平面視において前記半導体基板における前記セル領域に隣接し、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝である外周領域溝が設けられ、前記電流を制御する構造を具備しない外周領域と、
が設けられた半導体装置であって、
前記セル領域において最も前記外周領域側に設けられた前記セル領域溝であるセル領域端部溝と、前記外周領域において最も前記セル領域側に設けられた前記外周領域溝である外周領域端部溝との間は、前記第２の導電型をもつ半導体層では連結されず前記１の導電型をもつ半導体層で連結されていることを特徴とする半導体装置。
【請求項２】
平面視において、
前記セル領域溝は前記セル領域において複数並行に形成され、
前記第２の半導体層は、前記セル領域内において互いに隣接する２つの前記セル領域溝の間に形成され、前記セル領域端部溝と前記外周領域端部溝との間には形成されないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記セル領域端部溝と前記外周領域端部溝との間の間隔は、
前記セル領域において前記セル領域端部溝に隣接する前記セル領域溝と前記セル領域端部溝との間の間隔よりも狭いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記セル領域における前記セル領域溝の内部において、
前記ゲート電極よりも前記セル領域溝の底部側に、前記ゲート電極と絶縁されたシールド電極が設けられたことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置。
【請求項５】
前記セル領域における前記セル領域溝の内部において、
前記ゲート電極は、前記セル領域から前記外周領域に向かう方向における前記溝の両側においてそれぞれ形成され、
前記シールド電極における前記底部と反対側は、当該２つのゲート電極に挟まれた構成を具備することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の半導体層に接続されたドレイン電極、及び前記第２の半導体層に接続されたソース電極を具備するパワーＭＯＳＦＥＴであることを特徴とする請求項１から請求項５までのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うトレンチゲート型の半導体装置の構造に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、パワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）等が使用されている。こうしたスイッチング素子においては、半導体基板に形成された溝（トレンチ）中に酸化膜及びゲート電極を形成したトレンチゲート型のものが用いられる。
【０００３】
図８は、こうしたトレンチゲート型のパワーＭＯＳＦＥＴ（半導体装置）の構成の一例を示す断面図である。図８において、この半導体基板８０においては、ドレイン層となるｎ＋層８１の上に、ｎ−層８２、ｐ−層８３が順次形成されている。半導体基板８０の表面側には、ｐ−層８３を貫通する溝（セル領域溝：トレンチ）８４が形成されている。溝８４は、図８における紙面と垂直方向に延伸して平行に複数（図示された範囲では４つ）形成されている。各々の溝８４の内面には酸化膜８６が一様に形成された上で、ゲート電極８７が溝８４を埋め込むように形成されている。ゲート電極８７は、通常は高濃度にドーピングされた多結晶シリコンで形成される。
【０００４】
また、半導体基板８０の表面側においては、溝８４の両側に、ソース領域となるｎ＋層８５が形成されている。半導体基板８０の表面には、ソース電極（）第１の主電極）８９が形成されている。一方、半導体基板８０の裏面全面には、ｎ＋層（ドレイン層）８１と接触してドレイン電極９０（第２の主電極）が形成されている。一方、半導体基板８０の表面側においては層間絶縁層８８が溝８４を覆うように形成されているため、ソース電極８９は、ｎ＋層８５とｐ−層８３の両方に接触し、ゲート電極８７とは絶縁される。図８に示された範囲外の表面側において、例えば溝８４の延伸方向（紙面垂直方向）の端部側で全てのゲート電極８７は接続され、共通のゲート配線に接続される。また、 図８に示された範囲内ではソース電極８９は表面全面に形成されているが、表面側では、このゲート配線とソース電極８９とは分離して形成される。このため、各溝８４毎に、ゲート配線（ゲート電極８７）に印加された電圧によって溝８４の側面におけるｐ−層８３でチャネルが形成され、ｎ−層８２とｎ＋層８５の間でｎ型のＭＯＳＦＥＴとして動作し、このＭＯＳＦＥＴがオンとされる。すなわち、ゲート電極８７に印加する電圧によって、ソース電極８９とドレイン電極９０との間の電流のスイッチング制御をすることができる。各溝８４毎に形成されたＭＯＳＦＥＴは全て並列に接続されているために、ソース電極８９・ドレイン電極９０間に大電流を流すことができる。
【０００５】
なお、図８はパワーＭＯＳＦＥＴの構造を示しているが、ＩＧＢＴの場合においても同様の構造を適用することができる。この場合、例えば、図８におけるｎ＋層８１をコレクタ層となるｐ＋層とし、ソース電極８９をエミッタ電極、ドレイン電極９０をコレクタ電極に置換した構造とすればよい。
【０００６】
このパワーＭＯＳＦＥＴを高速で動作させるには、帰還容量Ｃｒｓｓ、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓを小さくする必要がある。図８の構造においては、帰還容量Ｃｒｓｓはゲート電極８７・ドレイン電極９０間の容量となり、入力容量Ｃｉｓｓは、ゲート電極８７・ソース電極８９間の容量と帰還容量Ｃｒｓｓとの和となる。図８の構造においては、溝８４の底部の酸化膜８６を介した容量が存在するため、ゲート電極８７・ドレイン電極９０間の容量Ｃｒｓｓを小さくすることが困難である。特許文献１には、この点を考慮して、ゲート電極・ドレイン電極間の容量と、ゲート電極・ソース電極間の容量を共に低減した構造のパワーＭＯＳＦＥＴが記載されている。
【０００７】
図９は、この場合の構造の断面を単一の溝（セル領域溝）８４について示す図である。図８の構造においては、単一の溝８４内が酸化膜８６を介してゲート電極８７で一様に埋め込まれていたのに対し、図９の構造においては、ゲート電極８７は、溝８４の左右両側においてのみ薄く左右で分離され、かつ溝８４の上側においてのみ形成されている。溝８４内において、左右のゲート電極８７の間には、トレンチソース電極９１が埋め込まれて設けられている。トレンチソース電極９１は、ゲート電極８７と同様に、高濃度にドーピングされた多結晶シリコンで構成されるため、ゲート電極８７と同様の形成方法によって別工程によって溝８４内に形成される。トレンチソース電極９１は、図示の範囲外でソース電極８９と接続されるため、その電位はソース電位に維持される。このため、トレンチソース電極９１はシールドとして機能する。この構造では、ゲート電極８７と下側のｎ−層８２との間の間隔が広くなるために、ゲート電極８７・ドレイン電極９０間の容量を低減することができる。
【０００８】
一方、この構造においては、ソース電極８９と接続されたトレンチソース電極９１とその両側のゲート電極８７との間でゲート電極８７・ソース電極８９間の容量が発生する。しかしながら、トレンチソース電極９１の図中における幅は、上側では下側よりも狭くされ、ゲート電極８７と溝８４の側壁との間における酸化膜８６（図９における左側のゲート電極８７の左側の酸化膜８６、右側のゲート電極８７の右側の酸化膜８６）と比べて、トレンチソース電極９１とその両側のゲート電極８７との間の酸化膜８６を充分厚くすることができる。こうした構造は、特許文献１に記載されるように、電極として機能するように高濃度にドープされた多結晶シリコンで構成されたトレンチソース電極９１の熱酸化の際の酸化速度が、溝８４の内面の酸化速度よりも大きいことを利用して、容易に製造することができる。このため、ゲート電極８７・ソース電極８９間の容量も小さく保つことができる。
【０００９】
この構造によれば、帰還容量Ｃｒｓｓを小さくすることができる。一方、この構造では、ＭＯＳＦＥＴにおけるチャネルが形成される部分である溝８４の側面におけるｐ−層８３上（側面）の酸化膜８６は薄くされるため、良好な特性のパワーＭＯＳＦＥＴを得ることができる。
【００１０】
また、図９の例では、左右の両側にゲート電極８７がそれぞれ設けられたが、溝８４内を単純な２層構造とした図１０の構造も用いられる。この構造においては、溝８４内の下側にトレンチソース電極９１が、上側に単一のゲート電極８７が設けられる。ゲート電極８７の平面形状は図８の構造と同様となる。
【００１１】
また、一般に、図８〜１０の構成を具備するパワーＭＯＳＦＥＴにおいては、溝８４が複数並列に形成されて動作電流が流されるセル領域と、素子の耐圧を確保するためにセル領域の外側に設けられた外周領域とが設けられる。オフ時においてソース電極・ドレイン電極間に高電圧が印加された場合にはセル領域の全面に空乏層が形成されるが、空乏層の厚さはセル領域の端部で薄くなり、この部分で局所的に電界が高くなる。また、空乏層の端部が急激に湾曲する形状においても、局所的に電界が高くなる。このため、外周領域はセル領域の端部で形成された空乏層が外周領域まで緩やかに延びる形状で形成されるように構成される。ただし、外周領域もセル領域も同時に製造されるため、外周領域の基本構造も、セル領域と同様とされ、同様の溝構造が設けられる。こうした場合の構造の一例を図１１に示す。ここで、セル領域Ｘは左側に設けられ、外周領域Ｙはセル領域Ｘに隣接して右側に設けられる。
【００１２】
ここで、セル領域Ｘの構造は図８に示されたものと同様である。一方、外周領域Ｙにおいても、溝（セル領域溝）８４と同様の溝（外周領域溝）９２が形成され、その中に酸化膜８６を介してダミーゲート電極９３が形成されている。ダミーゲート電極９３は、フローティング、すなわち、ゲート電極８７、ソース電極８９、ドレイン電極９０のいずれとも接続されていない。また、溝８４の両側にはｎ＋層（ドレイン層）８５は形成されていない。このため、外周領域Ｙにおいては、電流をスイッチング制御するための構造は設けられておらず、溝９２周辺の構造は、パワーＭＯＳＦＥＴにおけるスイッチング電流が流される箇所としては機能しない。外周領域Ｙは、セル領域Ｘで形成された空乏層が外周領域Ｙまで緩やかに延びるようにするために設けられる。また、溝９２、その内部の酸化膜８６、ダミーゲート電極９３の構造は、セル領域Ｘにおける溝８４、その内部の酸化膜８６、ゲート電極８７と同様であるため、溝９２、その内部の酸化膜８６、ダミーゲート電極９３は、それぞれ溝８４、その内部の酸化膜８６、ゲート電極８７と、それぞれ同時に形成される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１３−０６９８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
外周領域Ｙをセル領域Ｘの外側に設けることによって、上記のように耐圧を高くすることができるものの、外周領域Ｙの幅を狭くした場合には、耐圧を確保することが困難であった。このため、相当の面積が外周領域Ｙに占められ、外周領域Ｙを設けることによってチップ面積は増大し、チップ単価が高くなった。
【００１５】
すなわち、高い耐圧をもつパワー半導体装置を小さなチップ面積で得ることは困難であった。
【００１６】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ第１の半導体層を具備する半導体基板において、当該半導体基板における前記第１の半導体層よりも表面側に形成され前記第１の導電型と逆の第２の導電型をもつ第２の半導体層と、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝であるセル領域溝と、当該セル領域溝の内部に形成されたゲート電極と、が設けられ、前記ゲート電極に印加された電圧によって前記第２の半導体層と前記第１の半導体層との間を流れる電流が制御されるセル領域と、平面視において前記半導体基板における前記セル領域に隣接し、前記半導体基板の表面側から前記第１の半導体層に達するように形成された溝である外周領域溝が設けられ、前記電流を制御する構造を具備しない外周領域と、が設けられた半導体装置であって、前記セル領域において最も前記外周領域側に設けられた前記セル領域溝であるセル領域端部溝と、前記外周領域において最も前記セル領域側に設けられた前記外周領域溝である外周領域端部溝との間は、前記第２の導電型をもつ半導体層では連結されず前記１の導電型をもつ半導体層で連結されていることを特徴とする。
本発明の半導体装置は、平面視において、前記セル領域溝は前記セル領域において複数並行に形成され、前記第２の半導体層は、前記セル領域内において互いに隣接する２つの前記セル領域溝の間に形成され、前記セル領域端部溝と前記外周領域端部溝との間には形成されないことを特徴とする。
本発明の半導体装置において、前記セル領域端部溝と前記外周領域端部溝との間の間隔は、前記セル領域において前記セル領域端部溝に隣接する前記セル領域溝と前記セル領域端部溝との間の間隔よりも狭いことを特徴とする。
本発明の半導体装置は、前記セル領域における前記セル領域溝の内部において、前記ゲート電極よりも前記セル領域溝の底部側に、前記ゲート電極と絶縁されたシールド電極が設けられたことを特徴とする。
本発明の半導体装置は、前記セル領域における前記セル領域溝の内部において、前記ゲート電極は、前記セル領域から前記外周領域に向かう方向における前記溝の両側においてそれぞれ形成され、前記シールド電極における前記底部と反対側は、当該２つのゲート電極に挟まれた構成を具備することを特徴とする。
本発明の半導体装置は、前記第１の半導体層に接続されたドレイン電極、及び前記第２の半導体層に接続されたソース電極を具備するパワーＭＯＳＦＥＴであることを特徴とする。
【発明の効果】
【００１８】
本発明は以上のように構成されているので、高い耐圧をもつパワー半導体装置を小さなチップ面積で得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係る半導体装置の断面図である。
【図２】従来のトレンチゲート型の半導体装置の構造（その４）において形成される空乏層の形状を示す図である。
【図３】本発明の実施の形態に係る半導体装置と同様の構造で、セル領域端部溝と外周領域端部溝との間の間隔を広くした場合において形成される空乏層の形状を示す図である。
【図４】本発明の実施の形態に係る半導体装置において形成される空乏層の形状を示す図である。
【図５】従来の構造（その４）で、セル領域端部溝と外周領域端部溝との間の間隔を狭くした場合において形成される空乏層の形状を示す図である。
【図６】本発明の実施の形態の第１の変形例に係る半導体装置において形成される空乏層の形状を示す図である。
【図７】本発明の実施の形態の第２の変形例に係る半導体装置において形成される空乏層の形状を示す図である。
【図８】従来のトレンチゲート型の半導体装置の構造（その１）を示す断面図である。
【図９】従来のトレンチゲート型の半導体装置の構造（その２）を示す断面図である。
【図１０】従来のトレンチゲート型の半導体装置の構造（その３）を示す断面図である。
【図１１】従来のトレンチゲート型の半導体装置の構造（その４）を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲート電圧によってチャネルのオン・オフが制御されて電流のスイッチング制御がなされるトレンチゲート型のパワーＭＯＳＦＥＴである。ゲート電極は、半導体基板の表面に平行に形成された複数の溝（トレンチ）中に形成され、各ゲート電極は並列に接続される。各ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝の内部に形成される。
【００２１】
図１は、この半導体装置１０の構造を示す断面図である。この半導体装置１０の平面視における領域は、実際に電流のスイッチング動作を行うセル領域Ｘと、スイッチング動作を行わず半導体装置１０の耐圧を向上させるために設けられ、セル領域Ｘに隣接して設けられた外周領域Ｙに大別される。
【００２２】
図１中で、半導体基板２０においては、ドレイン層となるｎ＋層２１の上に、ドリフト層となるｎ−層（第１の半導体層）２２が順次形成され、かつセル領域Ｘにおいては、ｐ−層（第２の半導体層）２３がその上に形成されている。セル領域Ｘにおいて、半導体基板２０の表面側には、ｐ−層２３を貫通する溝（セル領域溝：トレンチ）２４が形成されている。溝２４は、図１における紙面と垂直方向に延伸して並行に複数形成されている。図１においては、このうちの２本の溝２４のみが示されている。溝２４の間隔はＭとされる。
【００２３】
半導体基板２０の表面側においては、溝２４の左右両側に、ソース領域となるｎ＋層２５が形成されている。溝２４の内面（側面及び底面）には酸化膜２６が形成されており、酸化膜２６は、溝２４から離れた半導体基板２０の表面においては除去されている。ゲート電極２７は、溝２４を埋め込むように溝２４の内部に形成されている。なお、各溝２４毎に形成されたゲート電極２７は、図示されない溝２４の端部で接続され、共通の端子から電圧が印加される。
【００２４】
セル領域Ｘでは、半導体基板２０の表面側において、層間絶縁層２８が溝２４を覆うように形成された状態で、セル領域Ｘにおける半導体基板２０の表面全体を覆うようにソース電極２９が形成されている。このため、ソース電極２９は、ｐ−層２３及びｎ＋層２５と接続される。一方、半導体基板２０の裏面全面には、ｎ＋層２１と接触してドレイン電極３０が形成されている。
【００２５】
以上の構成は、図８におけるものと同様である。このため、ゲート電極２７に印加される電圧によって、ソース電極２９とドレイン電極３０の間に流れる電流のオン・オフを制御することができる。この際、溝２４が間隔Ｍで複数並列に設けられることによって、大電流を流すことができる。
【００２６】
外周領域Ｙにおいても、同様に、溝（セル領域溝）２４と同様の溝（外周領域溝）３１、その内部に酸化膜２６が形成されている。また、前記のゲート電極２７に対応したダミーゲート電極３２が溝３１を埋め込むように形成されている。前記のゲート電極２７とは異なり、ダミーゲート電極３２は、電気的にフローティングとされ、ゲート電極２７には接続されない。また、溝３１の両側には、ｎ＋層２５は形成されない。このため、外周領域Ｙにおける溝３１に関わる構造は、セル領域Ｘにおける溝２４に関わる構造とは異なり、スイッチング素子としては機能しない。この点については、図１１の構造と同様である。なお、図１においては、外周領域Ｙにおいては溝３１は１つのみ示されているが、実際には、スイッチング動作には寄与しない同様の溝３１及びダミーゲート電極３２が領域Ｘと同様に複数並行に形成されている。
【００２７】
ここで、図１において、セル領域Ｘの溝２４のうち最も右側の溝２４であるセル領域端部溝２４Ａと、外周領域Ｙの溝３１のうち最も左側の溝３１である外周領域端部溝３１Ａの間には、ｐ−層２３が形成されておらず、この領域には、ｎ−層２２のみが存在する。これに対して、図１１の構造においては、ｎ−層２２の上側において、ｎ−層２２と同様にｐ−層２３が一様に形成されていた。前記の通り、ｐ−層２３はイオン注入によって形成されるため、この際にマスクを用いることによって、ｐ−層２３が局所的に存在しない構造を容易に形成することができる。外周領域Ｙにおいてｎ＋層２５を形成しない点についても同様である。
【００２８】
なお、上記の構成において、ｐ−層２３はｎ−層２２が表面に露出した半導体基板２０に対してイオン注入を行うことによって形成され、ｎ＋層２５はｐ−層２３に対してイオン注入を行うことによって形成される。このため、図１の構造を製造するに際しては、ｎ＋層２１とｎ−層２２が形成されｎ−層２２が表面に露出した半導体基板２０が使用され、これに対して、各層を形成する工程、溝２４を形成する工程等が行われる。このため、図１の構造は、図１１の構造と同様の製造工程によって容易に製造することができる。
【００２９】
また、図１の構造において、セル領域端部溝２４Ａと外周領域端部溝３１Ａとの間の間隔がＬ、セル領域端部溝２４Ａとその左側の溝２４との間の間隔がＭであり、Ｌ＜Ｍとされる。一方、図１１の構造においては、逆にＬ＞Ｍとされる。
【００３０】
図１の構造によってもたらされる効果について以下に説明する。図２においては、図１１の構造（セル領域端部溝８４Ａと外周領域端部溝９２Ａとの間にｐ−層２３が形成された構造）で、オフ時においてソース電極８９・ドレイン電極９０間に高電圧が印加された場合形成される空乏層の下側の端部Ｄの形状が破線で示されている。空乏層は、逆バイアスされたｐｎ接合、あるいは半導体層に接続された電極によって半導体層中に誘起される。このため、ここで示されるように、空乏層の下側の端部Ｄは、溝８４、９２が存在しない箇所ではｐｎ接合（ｎ−層２２とｐ−層２３の界面）と平行、すなわち水平であり、溝８４、９２が形成された箇所では溝８４、９２の深さに応じて下側に突出する。また、セル領域Ｘ中の空乏層と外周領域Ｙ中の空乏層は連結された状態で緩やかに広がるため、空乏層が局所的に薄くなることが抑制され、耐圧の低下が抑制される。
【００３１】
これに対して、図３は、図１の構造において、セル領域端部溝２４Ａと外周領域端部溝３１Ａの間隔を図１１と同様にした（Ｌ＞Ｍとした）場合における空乏層の下側の端部Ｄを同様に示す。この場合においては、セル領域端部溝２４Ａと外周領域端部溝３１Ａとの間以外における空乏層の下側の端部Ｄの形状は、図２の場合と同様である。ただし、セル領域端部溝２４Ａと外周領域端部溝３１Ａとの間にはｐｎ接合が形成されないため、この領域における空乏層の下側の端部Ｄは、図２の場合と比べて上側に位置する。このため、この場合には、セル領域端部溝２４Ａ、外周領域端部溝３１Ａの周辺では、図２の場合と比べて、空乏層の下側の端部Ｄの湾曲は大きくなる。
【００３２】
図４は、図３の構造においてＬ＜Ｍとした図１の構造における空乏層の下側の端部Ｄを、図３と同様に示す。図４より明らかなように、Ｌ＜Ｍとされた場合においては、図３の場合よりも、空乏層の下側の端部Ｄをより平坦とすることができる。すなわち、図１の構造においては、Ｌ＜Ｍとしても空乏層の下側の端部Ｄの形状を緩やかにすることができる。
【００３３】
一方、図１１（図２）の構造において図１の構造と同様にＬ＜Ｍとした場合における同様の形状を図５に示す。この場合には、セル領域端部溝８４Ａと外周領域端部溝９２Ａとの間において空乏層はより下側に形成されるため、空乏層の下側の端部Ｄはより下側に突出する。このため、空乏層の下側の端部Ｄの形状を緩やかにすることができない。
【００３４】
ここで、セル領域Ｘにおける溝２４（８４）の間隔であるＭは、要求されるパワーＭＯＳＦＥＴの出力特性等によって適宜設定される。一方、この出力特性に対してＬは大きな影響を与えず、Ｌは、オフ時におけるソース電極・ドレイン電極間の耐圧に大きな影響を与える。従来の構造（図１１）においては、Ｌを小さくした場合には耐圧の低下を抑制することが困難であるのに対して、図１の構造の場合には、Ｌを小さくした場合において耐圧の低下を抑制することができる。このため、図１の構造とすることによって、耐圧の低下を発生させずに、セル領域Ｘと外周領域Ｙの間隔Ｌを小さくすることができる。すなわち、チップを小型化することができる。
【００３５】
ここで、セル領域端部溝２４Ａと外周領域端部溝３１Ａとの間にｐｎ接合が形成されないようにすることによって、Ｌ＜Ｍとした場合において、耐圧の低下を抑制することができる。セル領域端部溝２４Ａと外周領域端部溝３１Ａとの間にｐｎ接合が形成されないためには、これらの間が少なくともｐ−層２３では連結されず、ｎ−層２２のみで連結されていればよい。この際、パワーＭＯＳＦＥＴにおけるドリフト層として機能するｎ−層２２で連結される必要はなく、ドリフト層とは異なるドナー濃度とされたｎ型層で連結されていてもよい。しかしながら、ｐ−層２３を形成する工程において、セル領域端部溝２４Ａと外周領域端部溝３１Ａとの間の領域にｐ−層２３が形成されないようにすることのみによって、上記の構造を特に容易に製造することができる。この際、例えば外周領域端部溝３１Ａよりも外側（図１における右側）においてもｐ−層２３を形成しない構成とすることもできる。こうした設定は、半導体装置１０に対して要求される耐圧特性等に応じて適宜行うことができる。
【００３６】
図１の構成においては、セル領域Ｘにおける単位構造を図８の構造と同様としたが、図９、１０の構造のように、トレンチソース電極を用いた場合においても、同様の構造とすることができる。図６、７は、この場合の状況を図４と同様に示す。図６の構造においては、セル領域Ｘの溝２４中には、左右方向（セル領域Ｘから外周領域Ｙに向かう方向）の両側面に分断されて２つのゲート電極２７が設けられている。トレンチソース電極（シールド電極）３３は、その上端部（溝２４の底部と反対側）が左右のゲート電極２７に挟まれるように、下（溝２４の底部側）側に形成されている。外周領域Ｙにおける溝３１の中には、同様にダミートレンチソース電極３４が設けられており、ゲート電極２７に対応する構造は設けられていない。ダミートレンチソース電極３の電位はフローティングとされる。また、図７の構造においては、セル領域Ｘにおける溝２４の中には、トレンチソース電極３３、ゲート電極２７が上下方向に積層されて設けられ、外周領域Ｙにおける溝３１の中には、トレンチソース電極３３のみが設けられている。ただし、これらの場合においても、フローティングとされゲート電極としては機能しないダミーゲート電極をセル領域Ｘと同様に外周領域Ｙの溝３１中に設けてもよい。
【００３７】
図６、７の構造においては、ゲート電極２７・ドレイン電極３０間の容量、及びゲート電極２７・ソース電極２９間の容量を低減することができるため、素子の高速化が図れ、かつ高い耐圧を得ることができる。この場合においても、ｐ−層２３を形成する際のマスクパターンを変更するだけで、従来の構造と同様に、図６の構造を製造することができる。
【００３８】
なお、上記の構成は、ｎチャネル型のパワーＭＯＳＦＥＴであったが、導電型（ｐ型、ｎ型）を全てにおいて逆転させ、ｐチャネル型の素子を同様に得ることができる。すなわち、上記のｎ−層２２を第１の導電型をもつ第１の半導体層とし、上記のｐ−層２３を、第１の導電型と逆の第２の導電型をもつ第２の半導体層とした場合において、上記と同様の構造を形成することができ、同様の効果を奏することは明らかである。また、同様の構成をトレンチゲート型のＩＧＢＴに適用できることも明らかである。
【符号の説明】
【００３９】
１０  半導体装置（パワーＭＯＳＦＥＴ）
２０、８０  半導体基板
２１  ｎ＋層
２２、８２  ｎ−層
２３、８３  ｐ−層
２４、８４  溝（セル領域溝）
２４Ａ、８４Ａ  セル領域端部溝（セル領域溝：溝）
２５、８５  ｎ＋層
２６、８６  酸化膜
２７、８７  ゲート電極
２８、８８  層間絶縁層
２９、８９  ソース電極（第１の電極）
３０、９０  ドレイン電極（第２の電極）
３１、９２  溝（外周領域溝）
３１Ａ、９２Ａ  外周領域端部溝（外周領域溝：溝）
３２、９３  ダミーゲート電極
３３、９１  トレンチソース電極（シールド電極）
３４  ダミートレンチソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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