(57)【要約】【課題】不揮発性の記憶装置を有するＣＡＭとする際に、メモリセルの低消費電力化を図ることのできる半導体記憶装置を提供することを課題の一とする。また、データの書き込みを繰り返し行う際の劣化をなくすことができる半導体記憶装置を提供することを課題の一とする。また、メモリセルの高密度化が可能な不揮発性の記憶装置を提供する。【解決手段】酸化物半導体を半導体層に有する第１のトランジスタ及び当該第１のトランジスタをオフ状態とすることで書き込んだデータに対応する電位を保持できる容量素子を有するメモリ回路と、書き込んだ電位を参照するための参照回路を有し、参照回路を構成する第２のトランジスタの導通状態を検出することで、整合するデータのアドレスを取得し、高速な検索機能を可能にした半導体記憶装置である。【選択図】図１
2016184749.tif 000002
【特許請求の範囲】
【請求項１】
基板上に単結晶半導体層を形成し、
前記単結晶半導体層上に第１のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、
前記第１のゲート電極をマスクとして、前記単結晶半導体層に不純物元素を添加し、
前記不純物元素の添加後に、前記第１のゲート電極上に絶縁膜を形成し、
前記絶縁膜にＣＭＰ処理を行い、前記第１のゲート電極の上面を露出させ、
前記ＣＭＰ処理後に、前記絶縁膜上に酸化物半導体層を形成し、
前記酸化物半導体層上に、ソース電極及びドレイン電極を形成し、
前記ソース電極又は前記ドレイン電極の一方は、前記第１のゲート電極の上面と接し、
前記ソース電極及び前記ドレイン電極上に第２のゲート絶縁膜を形成し、
前記第２のゲート絶縁膜上に第２のゲート電極と導電膜とを形成し、
前記導電膜は、前記第２のゲート絶縁膜を介して、前記ソース電極又は前記ドレイン電極の一方と重なることを特徴とする半導体記憶装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置に関する。特に半導体記憶装置内の格納された検索したいデータを高速に
探し出すことが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
連想メモリ（ＣＡＭ：Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）は、ア
ドレスを指定して格納されたデータを読み出す半導体記憶装置とは異なり、格納されたデ
ータと検索したいデータとを比較することで整合するデータのアドレスを取得し、高速な
検索を可能にした半導体記憶装置である。
【０００３】
ＣＡＭとしては、特許文献１に記載のように揮発性の記憶装置を用いる構成がある。揮発
性の記憶装置を用いるＣＡＭの構成では、電源電圧の供給が停止した時点で記憶されたデ
ータが消失してしまう。特に電源電圧の供給を安定的に得ることが困難なモバイル機器に
おいて、電源電圧の供給が停止することに伴うデータの消失は、利便性に欠けるものであ
る。
【０００４】
そこで近年では、特許文献２に記載のように不揮発性の記憶装置を用いるＣＡＭの構成が
提案されている。特許文献２の構成では、電源電圧の供給が停止した場合のデータの消失
を防ぐために、相変化材料を用いた不揮発性の記憶装置をＣＡＭに用いる構成について開
示している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００４−５２５４７３号公報
【特許文献２】特表２００８−５４５２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、相変化材料を用いたメモリ回路を有する不揮発性の記憶装置をＣＡＭに用
いる構成では、データの書き込み時において、相変化材料に電流を流して熱起因による相
変化材料の構造の相変化を促す必要がある。
【０００７】
電流を流すことでデータの書き込みを行う不揮発性の記憶装置を有するＣＡＭは、複数の
メモリセルに一斉に電流を流してデータの書き込みを行うことが難しい。また、データを
書き込むための電流を生成する回路を新たに設ける必要がある。そのため、消費電力が増
加するといった問題がある。
【０００８】
また、電流を流すことでデータの書き込みを行う不揮発性の記憶装置を有するＣＡＭは、
繰り返しの書き込みに伴う劣化が問題となる。
【０００９】
また、電流を流すことでデータの書き込みを行う不揮発性の記憶装置を有するＣＡＭは、
データの書き込み時に熱を生じさせる必要がある。そのためメモリ回路の高密度化を図る
ことが難しくなるといった問題がある。
【００１０】
そこで本発明の一態様では、不揮発性の記憶装置を有するＣＡＭとする際に、メモリセル
の低消費電力化を図ることのできる半導体記憶装置を提供することを課題の一とする。ま
た本発明の一態様は、データの書き込みを繰り返し行う際の劣化をなくすことができる半
導体記憶装置を提供することを課題の一とする。また本発明の一態様は、メモリセルの高
密度化が可能な不揮発性の記憶装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、酸化物半導体を半導体層に有する第１のトランジスタ及び当該第１の
トランジスタをオフ状態とすることで書き込んだデータに対応する電位を保持できる容量
素子を有するメモリ回路と、書き込んだ電位を参照するための参照回路を有し、参照回路
を構成する第２のトランジスタの導通状態を検出することで、整合するデータのアドレス
を取得し、高速な検索を可能にした半導体記憶装置である。
【００１２】
本発明の一態様は、第１端子がビット線に電気的に接続され、ゲートがワード線に電気的
に接続され、酸化物半導体を半導体層に有する第１のトランジスタと、第１電極が第１の
トランジスタの第２端子に電気的に接続され、第２電極がデータ線に電気的に接続された
容量素子とを、有するメモリ回路と、ゲートが第１のトランジスタの第２端子及び容量素
子の第１電極に電気的に接続された第２のトランジスタを有する参照回路と、を有するメ
モリセルが、ビット線が延設された方向及びワード線が延設された方向に複数設けられ、
ワード線が延設された方向に隣接するメモリセル間では、第２のトランジスタの第１端子
と第２端子とが電気的に直列接続されており、当該直列接続された第２のトランジスタに
は判定回路が電気的に接続される半導体記憶装置である。
【００１３】
本発明の一態様において、第２のトランジスタが単結晶シリコンを半導体層に有する半導
体記憶装置が好ましい。
【００１４】
本発明の一態様において、第１のトランジスタと第２のトランジスタとが積層して設けら
れている半導体記憶装置が好ましい。
【００１５】
本発明の一態様において、第２のトランジスタが酸化物半導体を半導体層に有する半導体
記憶装置が好ましい。
【００１６】
本発明の一態様において、第１のトランジスタの半導体層と第２のトランジスタの半導体
層とが同じ層に設けられる半導体記憶装置が好ましい。
【００１７】
本発明の一態様において、判定回路は直列接続された第２のトランジスタの導通状態又は
非導通状態に応じた電位の変動を検出するための回路である半導体記憶装置が好ましい。
【発明の効果】
【００１８】
本発明の一態様により、不揮発性の記憶装置を有するＣＡＭとする際に低消費電力化を図
ることができる。また本発明の一態様により、データの書き込みを繰り返し行う際の劣化
をなくすことができる。また本発明の一態様は、メモリセルの高密度化を図ることができ
る。
【図面の簡単な説明】
【００１９】
【図１】半導体記憶装置の例を示す回路図。
【図２】半導体記憶装置の例を示す回路図。
【図３】半導体記憶装置の例を示す回路図。
【図４】半導体記憶装置の例を示す回路図およびタイミングチャート図。
【図５】半導体記憶装置の例を示す回路図。
【図６】半導体記憶装置の例を示す回路図。
【図７】半導体記憶装置を用いたＣＰＵのブロック図。
【図８】半導体記憶装置の作製工程を示す図。
【図９】半導体記憶装置の作製工程を示す図。
【図１０】半導体記憶装置の作製工程を示す図。
【図１１】半導体記憶装置の構成を示す断面図。
【図１２】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１３】本発明の一態様に係る酸化物材料の構造を説明する図。
【図１４】本発明の一態様に係る酸化物材料の構造を説明する図。
【発明を実施するための形態】
【００２０】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは当業者であれば容
易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈される
ものではない。なお、図面において、同じものを指す符号は異なる図面間でも共通して用
いる。
【００２１】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は
領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケ
ールに限定されない。
【００２２】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではない。
【００２３】
なお本明細書においては、トランジスタのソース及びドレインとして機能する領域を、電
位の高低に応じて区別することなく、第１端子、第２端子と表記する場合がある。あるい
は、それぞれを第１の電極、第２の電極と表記する場合がある。あるいは、ソース領域、
ドレイン領域と表記する場合がある。
【００２４】
なお明細書においては、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢ
とが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢ
とが直接接続されている場合とを含むものとする。具体的には、トランジスタをはじめと
するスイッチング素子を介してＡとＢとが接続され、該スイッチング素子の導通によって
、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接続され、該抵抗素
子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない程度となっている
場合など、回路動作を考えた場合、ＡとＢとの間の部分を同じノードとして捉えて差し支
えない状態である場合を表す。
【００２５】
（実施の形態１）
本実施の形態では、ＣＡＭとして動作可能な半導体記憶装置の構成について、図１を用い
て説明する。
【００２６】
図１（Ａ）はｍ行ｎ列（ｍ、ｎは自然数）のメモリセルを有する半導体記憶装置の回路図
である。図１（Ａ）に示す半導体記憶装置は、ビット線ＢＬ＿１乃至ＢＬ＿ｎと、ワード
線ＷＬ＿１乃至ＷＬ＿ｍと、データ線ＤＬ＿１乃至ＤＬ＿ｎと、複数のメモリセル１０１
と、判定回路１０２、を有する。
【００２７】
メモリセル１０１は、ビット線ＢＬ＿１乃至ＢＬ＿ｎのいずれか一、ワード線ＷＬ＿１乃
至ＷＬ＿ｍのいずれか一、データ線ＤＬ＿１乃至ＤＬ＿ｎのいずれか一に接続されている
。またメモリセル１０１は、行方向、すなわちワード線ＷＬ＿１乃至ＷＬ＿ｍが延設され
た方向に接続されており、一方の端部では出力信号線Ｓｏｕｔ＿１乃至Ｓｏｕｔ＿ｍが判
定回路１０２に接続され、他方の端部では共通の電源線１０３（図１（Ａ）ではＧＮＤ線
）に接続されている。
【００２８】
判定回路１０２は、ワード線ＷＬ＿１乃至ＷＬ＿ｍが延設された方向におけるメモリセル
の導通状態又は非導通状態に応じて変化する、出力信号線Ｓｏｕｔ＿１乃至Ｓｏｕｔ＿ｍ
の電位を検出するための回路である。
【００２９】
図１（Ｂ）では、図１（Ａ）のメモリセル１０１の構成を示す。なお図１（Ａ）で示すよ
うにメモリセル１０１は、ビット線が延設された方向（図１（Ａ）で列方向）、及びワー
ド線が延設された方向（図１（Ａ）で行方向）にマトリクス状に設けられる。ここで図１
（Ｂ）では図１（Ａ）のメモリセル１０１のうち隣接するメモリセルの一例として、１行
１列のメモリセルをメモリセル１０１Ａ、１行２列のメモリセルをメモリセル１０１Ｂと
して説明する。
【００３０】
図１（Ｂ）に示すメモリセル１０１Ａは、第１のトランジスタ１２１Ａ及び容量素子１２
２Ａを有するメモリ回路１１１Ａと、第２のトランジスタ１２３Ａを有する参照回路１１
２Ａとで構成される。
【００３１】
第１のトランジスタ１２１Ａの第１端子はビット線ＢＬ＿１に接続されている。第１のト
ランジスタ１２１Ａのゲートはワード線ＷＬ＿１に接続されている。容量素子１２２Ａの
第１電極は、第１のトランジスタ１２１Ａの第２端子に接続されている。容量素子１２２
Ａの第２電極は、データ線ＤＬ＿１に接続されている。第２のトランジスタ１２３Ａの第
１端子は電源線１０３に接続されている。第２のトランジスタ１２３Ａのゲートは第１の
トランジスタ１２１Ａの第２端子及び容量素子１２２Ａの第１電極に接続されている。
【００３２】
図１（Ｂ）に示すメモリセル１０１Ｂは、第１のトランジスタ１２１Ｂ及び容量素子１２
２Ｂを有するメモリ回路１１１Ｂと、第２のトランジスタ１２３Ｂを有する参照回路１１
２Ｂとで構成される。
【００３３】
第１のトランジスタ１２１Ｂの第１端子はビット線ＢＬ＿２に接続されている。第１のト
ランジスタ１２１Ｂのゲートはワード線ＷＬ＿１に接続されている。容量素子１２２Ｂの
第１電極は、第１のトランジスタ１２１Ｂの第２端子に接続されている。容量素子１２２
Ｂの第２電極は、データ線ＤＬ＿２に接続されている。第２のトランジスタ１２３Ｂの第
１端子は第２のトランジスタ１２３Ａの第２端子に接続されている。第２のトランジスタ
１２３Ｂのゲートは第１のトランジスタ１２１Ｂの第２端子及び容量素子１２２Ｂの第１
電極に接続されている。
【００３４】
なお参照回路１１２Ａ及び１１２Ｂは、ワード線が延設された方向において、隣り合う関
係にあるメモリセルの中の第２のトランジスタ１２３Ｂの第１端子と第２のトランジスタ
１２３Ａの第２端子とが接続されるようにして直列接続される。すなわち、第２トランジ
スタ１２３Ａの第２端子及び第２のトランジスタ１２３Ｂの第１端子を、ワード線が延設
された方向で直列接続させ、且つ１列目となる第２のトランジスタ１２３Ａの第１端子が
電源線１０３に接続され、ｎ列目となる第２のトランジスタ１２３Ｂの第２端子が出力信
号線Ｓｏｕｔ＿１乃至Ｓｏｕｔ＿ｍの各配線を介して判定回路１０２に接続される。
【００３５】
従って参照回路である第２のトランジスタの導通状態により、出力信号線Ｓｏｕｔ＿１乃
至Ｓｏｕｔ＿ｍと電源線１０３との間の導通状態が決まる。各列の第２のトランジスタが
全て導通状態となることで、出力信号線Ｓｏｕｔ＿１乃至Ｓｏｕｔ＿ｍと電源線１０３と
が導通状態となる。逆に各列の第２のトランジスタがいずれか一つでも非導通状態となる
ことで、出力信号線Ｓｏｕｔ＿１乃至Ｓｏｕｔ＿ｍと電源線１０３とが非導通状態となる
。
【００３６】
参照回路における第２のトランジスタの導通状態を検出することにより、半導体記憶装置
はメモリセルに格納されたデータと検索したいデータとを比較し、判定回路１０２で整合
するデータのアドレスを取得し、高速な検索を可能にすることができる。
【００３７】
なお本実施の形態では、検索したいデータと一致する、メモリセルに格納されたデータを
、当該メモリセルの参照回路における第２のトランジスタの導通状態又は非導通状態を検
出することによって検索する。従って格納されたデータとしては、検索したいデータを入
力した際に、参照回路における第２のトランジスタの導通状態又は非導通状態が変化する
ようなデータであることが好ましい。
【００３８】
なお検索したいデータは、データ線ＤＬ＿１乃至ＤＬ＿ｎを介して各メモリセルに入力す
る。データ線ＤＬ＿１乃至ＤＬ＿ｎでは、検索したいデータに応じた電位の変動が行われ
る。当該電位の変動に応じて、メモリセル内の容量素子が容量結合により第２のトランジ
スタのゲートの電位を変動させる。そして第２のトランジスタの導通状態又は非導通状態
を制御し、判定回路１０２で整合するデータのアドレスを取得することができる。
【００３９】
なお本実施の形態におけるメモリ回路１１１Ａ、１１１Ｂの第１のトランジスタ１２１Ａ
、１２１Ｂには、オフ電流の小さいトランジスタを用いる。具体的には、高純度化された
、バンドギャップが２．５ｅＶ以上の酸化物半導体、炭化シリコン又は窒化ガリウムなど
を半導体層に用いたトランジスタとすればよい。前述の半導体層はバンドギャップが大き
く、不純物準位が少ないため、キャリアの再結合が少なく、オフ電流が小さい。
【００４０】
本実施の形態で説明する構成では第１のトランジスタの半導体層に、高純度化された、バ
ンドギャップが２．５ｅＶ以上の酸化物半導体を用いる構成とすることが好適である。こ
こで高純度化とは、酸化物半導体中の水素などの不純物が十分に除去されていること、又
は、十分な酸素が供給されていることをいう。具体的には、例えば、酸化物半導体の水素
濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ
３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化
物半導体中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏ
ｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定したものである。
【００４１】
なお図１（Ａ）、（Ｂ）での第１のトランジスタ１２１Ａ、１２１Ｂは、酸化物半導体
を有する半導体層にチャネルが形成されるトランジスタである。なお図面において、第１
のトランジスタ１２１Ａ、１２１Ｂには酸化物半導体を有する半導体層にチャネルが形成
されるトランジスタであることを示すために、ＯＳの符号を付している。
【００４２】
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠
損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア
濃度が１×１０１２ａｔｏｍｓ／ｃｍ３未満、望ましくは、１×１０１１ａｔｏｍｓ／ｃ
ｍ３未満、より望ましくは１．４５×１０１０ａｔｏｍｓ／ｃｍ３未満となる。例えば、
室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／
μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μ
ｍ以下となる。このように、ｉ型化（真性化）又は実質的にｉ型化された酸化物半導体を
用いることで、極めて優れたオフ電流特性の第１のトランジスタとすることができる。
【００４３】
第１のトランジスタを極めて優れたオフ電流特性のトランジスタとした場合、非導通状態
とした際に、ほぼ絶縁体とみなすことができる。従って第１のトランジスタをメモリ回路
に用いることで、容量素子と第１のトランジスタが接続されたノード（図１（Ｂ）中のノ
ードＮ）に保持された電位の低下を極めて小さいレベルに抑制できる。その結果、電源電
圧の供給が停止した場合でも、ノードＮの電位の変動を小さくでき、記憶されたデータの
消失を防ぐことができる不揮発性のメモリ回路とすることができる。
【００４４】
なお保持されたデータの書き換えは、ワード線の電位を第１のトランジスタが導通状態と
なる電位にして、一斉にビット線の電位をノードＮに与える。従ってデータの書き換えは
、素子に直接電流を流してデータを保持させる構成ではなく、ビット線の電位を第１のト
ランジスタを介してノードＮに与える構成とすることができる。そのため電流を流して複
数のメモリセルの書き換えを行う構成と違って、複数のメモリセルにデータの書き換えを
行っても大電流を流す必要がない。言い換えれば、複数のメモリセルの書き換えを一斉に
行うことが可能である。
【００４５】
また本実施の形態の半導体記憶装置におけるメモリ回路は、電流によるデータの書き換え
がないため、半導体記憶装置の周辺回路として、書き換え時に必要な電流を生成するため
の回路をなくすことができる。そのため、書き換えに必要な電流を生成するための回路が
ない分の消費電力を削減することが可能である。このため本発明の一態様により、不揮発
性の記憶装置を有するＣＡＭとする際に低消費電力化を図ることができる。
【００４６】
このように、本実施の形態の半導体記憶装置は、データの書き換えを、ノードでの電位の
保持によって実現することができる。従って、本実施の形態の構成で示すメモリ回路の構
成は、繰り返しデータの書き換えを行う構成とした際のメモリ素子の劣化を原理的になく
すことができる。このため本発明の一態様により、電流を流すことでデータの書き込みを
行う不揮発性のメモリ回路の構成に比べて、データの書き込みを繰り返し行う際の劣化を
なくすことができる。
【００４７】
また本実施の形態の半導体記憶装置は、メモリ回路にデータを書き込むために大きな電流
を必要としない。そのため、電流が流れることによる発熱が小さく、メモリ回路を構成す
る素子に微細化及び積層化が可能なトランジスタ及び容量素子で構成することができる。
よって、本発明の一態様は、メモリセルの高密度化を図ることができる。
【００４８】
なお本実施の形態において第１のトランジスタは、ｎチャネル型トランジスタであるもの
として説明したが、ｐチャネル型トランジスタを用いることもできる。ここで本実施の形
態で説明する技術の本質は、オフ電流の小さい第１のトランジスタとする点にある。従っ
て、第１のトランジスタの半導体層に用いる材料については、酸化物半導体に限らず、オ
フ電流の小さいトランジスタとすることができる半導体であればよい。
【００４９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００５０】
（実施の形態２）
本実施の形態では、上記実施の形態１で説明した、ＣＡＭとして動作可能な半導体記憶装
置の具体的な構成を示し、その構成及び動作の一例について図２乃至図５を用いて説明す
る。
【００５１】
図２は図１（Ａ）の一例として示す２行３列のメモリセルを有する半導体記憶装置の回路
図である。図２に示す半導体記憶装置は、ビット線ＢＬ＿１乃至ＢＬ＿３と、ワード線Ｗ
Ｌ＿１及びＷＬ＿２と、データ線ＤＬ＿１乃至ＤＬ＿３と、２行３列のメモリセル１０１
と、判定回路１０２、を有する。メモリセル１０１における各配線との接続、及びメモリ
セル内の回路構成については、図１（Ａ）、（Ｂ）と同様である。
【００５２】
次いで図３（Ａ）、（Ｂ）では、図２の半導体記憶装置の各行にデータを書き込む際の動
作について示す。なお各メモリセルのノードＮに書き込むデータ’１’、又はデータ’０
’は、電位の高低によって書き込まれる信号である。なお本実施の形態では、データ’１
’がノードＮに保持されることで第２のトランジスタを導通状態とすることができる電位
である。また本実施の形態では、データ’０’がノードＮに保持されることで第２のトラ
ンジスタを非導通状態とすることができる電位であるとして説明を行う。
【００５３】
図３（Ａ）では、１行１列目にデータ’１’、１行２列目にデータ’０’、１行３列目に
データ’１’を書き込む場合の動作について示したものである。データの書き換えは上記
実施の形態１で説明したように、データを書き込む行に対応するワード線ＷＬ＿１の電位
をＨレベル（第１のトランジスタを導通状態とする電圧レベル）にして、１行一括してノ
ードＮにデータに相当する電位を書き込む（図３（Ａ）中、点線矢印参照）。なおデータ
を書き込まない行に対応するワード線ＷＬ＿２の電位をＬレベル（第１のトランジスタを
非導通状態とする電圧レベル）にして、当該行のメモリセルのノードＮにデータに相当す
る電位が書き込まれないようにする。
【００５４】
次いで図３（Ｂ）では、２行１列目にデータ’０’、２行２列目にデータ’１’、２行３
列目にデータ’１’を書き込む場合の動作について示したものである。データの書き換え
は、データを書き込む行に対応するワード線ＷＬ＿２の電位をＨレベルにして、一行一括
してノードＮにデータに相当する電位を書き込む（図３（Ｂ）中、点線矢印参照）。なお
データを書き込まない行に対応するワード線ＷＬ＿１の電位をＬレベルにして、当該行の
メモリセルのノードＮにデータに相当する電位が書き込まれないようにする。ここで既に
データが書き込まれている１行目のメモリセルは、第１のトランジスタを非導通状態とす
ることで電源電圧の供給が停止してもデータの保持を可能とすることできる。
【００５５】
図３（Ａ）、（Ｂ）のようにして１行目のメモリセルにはワード線が延設された方向にデ
ータ’１０１’が保存され、２行目のメモリセルにはワード線が延設された方向にデータ
’０１１’が保存される。
【００５６】
次いで参照回路における第２のトランジスタの導通状態を検出することにより、半導体記
憶装置は格納されたデータと検索したいデータとを比較し、判定回路１０２で整合するデ
ータのアドレスを取得する際の動作について回路図及びタイミングチャート図を用いて説
明する。
【００５７】
なお以下では、図４（Ａ）に示すように、図３（Ａ）、（Ｂ）で２行３列のメモリセルに
書き込んだデータを読み出す動作の一例について説明を行う。
【００５８】
また図４（Ａ）では、図１（Ａ）で図示していないプリチャージ回路Ｐｒｅを各出力信号
線Ｓｏｕｔ＿１及びＳｏｕｔ＿２に追加した構成について示している。プリチャージ回路
Ｐｒｅは、データの読み出し動作の際、出力信号線Ｓｏｕｔ＿１及びＳｏｕｔ＿２の電位
を上昇させておくための回路である。プリチャージ回路Ｐｒｅの機能は、判定回路１０２
で実現する構成としてもよい。
【００５９】
次いで図４（Ｂ）のタイミングチャート図について説明を行う。図４（Ｂ）のタイミング
チャート図において、期間Ｔ１はプリチャージ期間、期間Ｔ２はデータ検索期間、期間Ｔ
３はデータ出力期間である。
【００６０】
期間Ｔ１であるプリチャージ期間について説明する。データを読み出す前にプリチャージ
回路Ｐｒｅにより出力信号線Ｓｏｕｔ＿１及びＳｏｕｔ＿２の電位の電位を上昇させてお
く。このとき、データ線ＤＬ＿１乃至ＤＬ＿３は全てデータ’０’が入力されておくよう
にする。期間Ｔ１の各配線の信号の様子を図５（Ａ）に示す。図５（Ａ）に示すように参
照回路の第２のトランジスタはワード線が延設された方向においていずれか一が非導通状
態であり、電源線１０３と出力信号線Ｓｏｕｔ＿１又はＳｏｕｔ＿２との間で電流は流れ
ない。
【００６１】
次いで期間Ｔ２であるデータ検索期間について説明を行う。なお本実施の形態の説明では
検索したいデータが’１０１’である場合について説明する。
【００６２】
データ’１０１’を検索する場合、１列目のデータ線ＤＬ＿１にデータ’０’、２列目の
データ線ＤＬ＿２にデータ’１’、３列目のデータ線ＤＬ＿３にデータ’０’を入力する
。すなわち検索するデータとは反転した電位のデータをデータ線より入力する。するとデ
ータ線よりデータ’１’を入力したメモリセルでは、メモリ回路内の容量素子を介してノ
ードＮの電位が容量結合により上昇し、参照回路である第２のトランジスタが導通状態と
なる。なお期間Ｔ２の前から第２のトランジスタが導通状態の場合、メモリ回路内の容量
素子を介してノードＮの電位が容量結合により上昇しても、導通状態に変化はない。期間
Ｔ２の各配線の信号の様子を図５（Ｂ）に示す。
【００６３】
上述したようにデータ線の電位を変化させることで参照回路である第２のトランジスタの
導通状態が変化する。検索したいデータ’１０１’がもともと書き込まれた１行目のメモ
リセルでは、データ線の電位の変化により、ワード線ＷＬ＿１が延設された方向の第２の
トランジスタが全て導通状態となる。従って導通状態となった出力信号線Ｓｏｕｔ＿１と
電源線１０３との間で電位差が生じることで電流が流れ（図５（Ｂ）中、実線矢印参照）
、期間Ｔ１で上昇させておいた電位が下降する。
【００６４】
一方で検索したいデータ’１０１’がもともと書き込まれていない２行目のメモリセルで
は、データ線の電位の変化によりトランジスタの導通状態が変化しても、ワード線ＷＬ＿
２が延設された方向の第２のトランジスタが全て導通状態とはならない。従って出力信号
線Ｓｏｕｔ＿２の電位が変化しない。
【００６５】
すなわち検索したいデータがある場合、データ線より検索したいデータの反転した電位を
入力し、出力信号線と電源線との間の導通状態を検出することで、検索したいデータのア
ドレスを特定することができる。
【００６６】
次いでデータ出力期間Ｔ３では、期間Ｔ２での出力信号線の電位をラッチ回路等で保持し
ておき、導通状態となった出力信号線に対応するデータが格納されたメモリセルのアドレ
スを、判定回路１０２から外部回路に出力する。なお判定回路１０２としては、デマルチ
プレクサ回路等を用いて出力される信号のアドレスを検出する構成とすればよい。
【００６７】
以上説明したように、メモリセルに書き込まれたデータは、データ線の電位を変動させる
ことで、高速に検索することができる。
【００６８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００６９】
（実施の形態３）
本実施の形態では、実施の形態１で示した参照回路における第２のトランジスタの構成に
ついて複数の形態を例示する。
【００７０】
第２のトランジスタは、上記実施の形態で説明したように導通状態又は非導通状態を検出
することにより、高速なデータの検索を可能にするものである。従って第２のトランジス
タの半導体層は、第１のトランジスタの半導体層と異なり、様々な材料を用いることが可
能である。
【００７１】
例えば図６（Ａ）は図１（Ａ）と同様にメモリセルの構成を表す回路図である。図６（Ａ
）では第１のトランジスタ１３１、容量素子１３２、第２のトランジスタ１３３Ａを示し
ている。第２のトランジスタ１３３Ａの半導体層にはシリコンを用いる構成とすることが
可能である。
【００７２】
なお半導体層に用いるシリコンとしては、微結晶シリコン、多結晶シリコン、単結晶シリ
コン等を用いることが可能である。なお図６（Ａ）で第２のトランジスタ１３３Ａはシリ
コンを有する半導体層にチャネルが形成されるトランジスタであることを示すために、Ｓ
ｉの符号を付している。
【００７３】
また本発明の一態様は、シリコンで半導体層が形成された第２のトランジスタ１３３Ａと
酸化物半導体層で半導体層が形成された第１のトランジスタ１３１を積層して形成するこ
とで、メモリセルの高密度化を図ることができる。
【００７４】
また別の構成として図６（Ｂ）は図１（Ａ）と同様にメモリセルの構成を表す回路図であ
る。図６（Ｂ）では第１のトランジスタ１３１、容量素子１３２、第２のトランジスタ１
３３Ｂを示している。第２のトランジスタ１３３Ｂの半導体層には酸化物半導体を用いる
構成とすることが可能である。
【００７５】
なお図６（Ｂ）で第２のトランジスタ１３３Ｂは酸化物半導体を有する半導体層にチャネ
ルが形成されるトランジスタであることを示すために、第１のトランジスタ１３１と同様
にＯＳの符号を付している。
【００７６】
また本発明の一態様は、酸化物半導体で半導体層が形成された第２のトランジスタ１３３
Ｂと酸化物半導体層で半導体層が形成された第１のトランジスタ１３１を積層して形成す
ることで、メモリセルの高密度化を図ることができる。また図６（Ｂ）の構成では、第１
のトランジスタ１３１と第２のトランジスタ１３３Ｂとを同じ作製工程で作製することで
製造コストの低減を図ることができる。
【００７７】
以上説明したように、第２のトランジスタの構成については、様々な形態を取ることが可
能である。
【００７８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００７９】
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体記憶装置であるＣＡＭを適用可能なＣ
ＰＵの構成について説明する。
【００８０】
図７に、本実施の形態のＣＰＵの構成を示す。図７に示すＣＰＵは、基板９９００上に
、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・
Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍ
ｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、ＣＡＭ９９０６Ａ、Ｒｅｇｉｓｔｅｒ９９０６
Ｂ、Ｍｅｍｏｒｙ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え
可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵは
Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフ
ェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースであり、ＣＡＭはＣｏｎｔｅｎ
ｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ
９９２０は、別チップに設けても良い。勿論、図７に示すＣＰＵは、その構成を簡略化し
て示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【００８１】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ
・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅ
ｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｍｅｍｏｒｙ・Ｃｏ
ｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される
。
【００８２】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０４、Ｍｅｍｏｒｙ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏ
ｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ
・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成
する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。Ｍｅｍｏｒｙ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＣＡＭ９
９０６Ａ及びＲｅｇｉｓｔｅｒ９９０６Ｂのアドレスを生成し、ＣＰＵの状態に応じてＣ
ＡＭ９９０６Ａ、Ｒｅｇｉｓｔｅｒ９９０６Ｂの読み出しや書き込みを行なう。
【００８３】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏ
ｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔ
ｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｍｅｍｏｒｙ・Ｃｏｎｔｒｏｌｌｅｒ９
９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒ
ｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を
生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に入力
する。
【００８４】
本実施の形態のＣＰＵではＣＡＭ９９０６Ａに上記実施の形態で示した構成を有する半
導体記憶装置が設けられている。Ｍｅｍｏｒｙ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬ
Ｕ９９０１からの指示に従い、ＣＡＭ９９０６Ａである半導体記憶装置においてデータ信
号の保持を行う。
【００８５】
なお一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータ
信号を保持することが可能であり、消費電力の低減を行うことができる。具体的には、例
えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力
を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減するこ
とができる。
【００８６】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理装置はＣＰＵに
限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａ
ｌ  Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔ
ｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【００８７】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【００８８】
（実施の形態５）
図６（Ａ）に示した、チャネルがシリコンに形成される場合における第２のトランジス
タ１３３Ａと、チャネルが酸化物半導体層に形成される第１のトランジスタ１３１と、容
量素子１３２とを例に挙げて、半導体記憶装置の作製方法について説明する。
【００８９】
図８（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分
離された半導体膜７０２と、を形成する。
【００９０】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の
加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００に
は、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラ
ミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場
合には、歪み点が７３０℃以上のものを用いると良い。
【００９１】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて
、以下、第２のトランジスタ１３３Ａの作製方法について説明する。なお、具体的な単結
晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体
基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド
基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆
化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイ
オンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０
１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼
り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一
部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／
ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０
１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行
うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する
。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から
分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、
上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２
を形成することができる。
【００９２】
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなど
のｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与す
る不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パター
ニングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜
７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボ
ンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調
整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニン
グ前の半導体膜に対して、又はパターニングにより形成された半導体膜７０２に対しても
行っても良い。
【００９３】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発
明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された
多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により
結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒
元素を用いる結晶化法がある。あるいは、触媒元素を用いる結晶化法とレーザ結晶化法と
を組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用い
る場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒
元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いて
も良い。
【００９４】
次に、図８（Ｂ）に示すように、半導体膜７０２を用いて半導体層７０４を形成する。
そして、半導体層７０４上にゲート絶縁膜７０３を形成する。
【００９５】
ゲート絶縁膜７０３は、一例としては、プラズマＣＶＤ法又はスパッタ法などを用い、
酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム
又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）等を含む膜を、単層で、又は積層させることで、形成することができる。
【００９６】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が
多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多
い物質を意味する。
【００９７】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎ
ｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて
、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【００９８】
次いで、図８（Ｃ）に示すように、ゲート電極７０７を形成する。
【００９９】
ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工（パターニン
グ）することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタ法、
蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、
タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅
（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分
とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に
導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用い
て形成しても良い。
【０１００】
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の
形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成され
ていても良い。
【０１０１】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタ
ングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒
化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げら
れる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の
工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜
の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪
素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素と
タングステンシリサイド等も用いることができる。
【０１０２】
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデ
ン膜の積層構造を採用するとよい。
【０１０３】
また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム
酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガ
リウム等の透光性を有する酸化物導電膜を用いることもできる。
【０１０４】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても
良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定
のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１０５】
また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏ
ｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件
（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の
電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチング
することができる。また、テーパー形状は、マスクの形状によっても角度等を制御するこ
とができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素若しくは四塩
化炭素などの塩素系ガス、四弗化炭素、弗化硫黄若しくは弗化窒素などのフッ素系ガス又
は酸素を適宜用いることができる。
【０１０６】
次に、図８（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する
不純物元素を半導体層７０４に添加することで、ゲート電極７０７と重なるチャネル形成
領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体
層７０４に形成される。
【０１０７】
本実施の形態では、半導体層７０４にｐ型を付与する不純物元素（例えばボロン）を添
加する場合を例に挙げる。
【０１０８】
次いで、図９（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うよう
に、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は
、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アル
ミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３
に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する
容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１
３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の
高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減
することが可能である。
【０１０９】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪
素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７
１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上
に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形
成していても良い。
【０１１０】
次いで、図９（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエ
ッチング処理を行うことにより、ゲート電極７０７の表面を露出させる。なお、後に形成
される第１のトランジスタ１３１の特性を向上させるために、絶縁膜７１３の表面は可能
な限り平坦にしておくことが好ましい。
【０１１１】
以上の工程により、第２のトランジスタ１３３Ａを形成することができる。
【０１１２】
次いで、第１のトランジスタ１３１の作製方法について説明する。まず、図９（Ｃ）に
示すように、絶縁膜７１３上に酸化物半導体層７１６を形成する。
【０１１３】
酸化物半導体層７１６は、絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加
工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００
ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下
とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成
膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、
又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成する
ことができる。
【０１１４】
スパッタ法を用いて酸化物半導体層７１６を作製する場合には、成膜処理室内に存在する
水、水素を極力低減しておく。具体的には、成膜前に成膜処理室内を加熱する、成膜処理
室内に導入されるガス中の水及び／又は水素濃度を低減する、及び成膜処理室から排気さ
れるガスの逆流を防止するなどを行うことが好適である。
【０１１５】
また、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、絶縁膜７１３の表面に付着している塵埃を除去するこ
とが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で
基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する
方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、
アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０１１６】
酸化物半導体膜には、上述したような、四元系の金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚ
ｎ系酸化物や、三元系の金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、二元系の金属酸化物であるＩｎ−Ｚｎ系酸化物、
Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、
Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物や、酸化インジウム、酸化錫、酸化亜鉛などを
用いることができる。
【０１１７】
なおＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、トランジスタの移動度を高くするこ
とができる。またＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いる場合、トランジスタのしきい
値電圧を安定して制御することが可能である。なおＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用
いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、
Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１などとすればよい。
【０１１８】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むタ
ーゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半
導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の
組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ
：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、
及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１
００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体
膜は緻密な膜となる。
【０１１９】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましく
は２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると
、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子
を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる
不純物の濃度を低減できる。
【０１２０】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐ
ａ、直流（ＤＣ）電源電力０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が
適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減で
き、膜厚分布も均一となるために好ましい。
【０１２１】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以
下とすることで、スパッタ法による成膜途中における酸化物半導体膜への、アルカリ金属
、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着
型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、
水酸基、又は水素化物等の不純物の逆流を低減することができる。
【０１２２】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入す
るアルカリ金属、水素原子、水素分子、水、水酸基、又は水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０１２３】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために
、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１
３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの
不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００
℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手
段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。ま
た、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電
膜７２０まで形成した基板７００にも同様に行ってもよい。
【０１２４】
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウ
ェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチング
ガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣ
ｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、
フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）
、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）
、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添
加したガス、などを用いることができる。
【０１２５】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃ
ｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘
導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできる
ように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加され
る電力量、基板側の電極温度等）を適宜調節する。
【０１２６】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、ク
エン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７
Ｎ（関東化学社製）を用いる。
【０１２７】
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成して
もよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため
、製造コストを低減できる。
【０１２８】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶
縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好
ましい。
【０１２９】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（
水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しや
すいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物
半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸
化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、
酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法
）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下
、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導
体層７１６に加熱処理を施す。
【０１３０】
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水
素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４０
０℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以
上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱
水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１３１】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０１３２】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性
気体が用いられる。
【０１３３】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は
水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウ
ム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは
７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とすることが好ましい。
【０１３４】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含ま
れていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ
石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体
の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６
２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体
を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成
する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化
物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。
また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を
分断する、あるいは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方
向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣
化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジ
スタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合
において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８ａｔｏｍｓ
／ｃｍ３以下、より好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下である場合には、上
記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ
濃度の測定値は、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏ
ｍｓ／ｃｍ３以下、更に好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。
同様に、Ｌｉ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１
０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５
ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい
。
【０１３５】
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化すること
ができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温
度以下の加熱処理で、バンドギャップの広い酸化物半導体層を形成することができる。こ
のため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることが
できる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができ
る。
【０１３６】
なお、酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質
などの状態をとる。
【０１３７】
好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒ
ｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【０１３８】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏ
ｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
【０１３９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
【０１４０】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【０１４１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１４２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１４３】
なおＣＡＡＣ−ＯＳ膜は、スパッタ法によっても作製することができる。スパッタ法に
よってＣＡＡＣ−ＯＳ膜を得るには、酸化物半導体の堆積初期段階において六方晶の結晶
が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが
肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜
２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、
さらに好適には２５０℃〜３００℃にすると好ましい。
【０１４４】
また、ＣＡＡＣ−ＯＳ膜をスパッタ法を用いて成膜する場合には、雰囲気中の酸素ガス比
が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ法を行う
場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより
好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳ膜の結晶化が促進される
からである。
【０１４５】
また、スパッタ法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、ＣＡＡＣ−ＯＳ膜が成
膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱してお
くことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳ膜の結晶化が促進され
るからである。
【０１４６】
また、ＣＡＡＣ−ＯＳ膜に対して、窒素雰囲気中又は真空中において熱処理を行った後に
は、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ま
しい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によっ
て復元することができるからである。
【０１４７】
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。
ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に
存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるからで
ある。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研磨
（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦
化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下で
あることが好ましく、０．３ｎｍ以下であることがより好ましい。
【０１４８】
ここで、ＣＡＡＣ−ＯＳ膜について図１２乃至図１４を用いて詳細に説明する。なお、特
に断りがない限り、図１２乃至図１４は上方向をｃ軸方向とし、ｃ軸方向と直交する面を
ａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、
下半分をいう。また、図１２において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲
まれたＯは３配位のＯを示す。
【０１４９】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素原子のみ示した構
造を、ここではサブユニットと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡単
のため平面構造で示している。なお、図１２（Ａ）の上半分及び下半分にはそれぞれ３個
ずつ４配位のＯがある。図１２（Ａ）に示すサブユニットは電荷が０である。
【０１５０】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１２（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配
位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。図
１２（Ｂ）に示すサブユニットは電荷が０である。
【０１５１】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造
を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位の
Ｏがある。図１２（Ｃ）に示すサブユニットは電荷が０である。
【０１５２】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１２（Ｄ）に示すサブユニットは電荷が＋１となる。
【０１５３】
図１２（Ｅ）に、２個のＺｎを含むサブユニットを示す。図１２（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示すサブユニ
ットは電荷が−１となる。
【０１５４】
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループの集合
体を１ユニットと呼ぶ。
【０１５５】
ここで、これらのサブユニット同士結合する規則について説明する。６配位のＩｎの上半
分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向
にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは、下方向に１個
の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺ
ｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向
にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、
そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯ
の数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向に
ある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属
原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との
和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。例
えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合
、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原
子（Ｚｎ）のいずれかと結合することになる。
【０１５６】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して
１グループを構成する。
【０１５７】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示
す。図１３（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図１３（Ｃ）
は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１５８】
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎ原子の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸
枠の３として示している。同様に、図１３（Ａ）において、Ｉｎ原子の上半分及び下半分
にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図
１３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯ
があるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯが
あるＺｎ原子とを示している。
【０１５９】
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から
順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎ原子が、４配位のＯが１個ずつ上
半分及び下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯが
あるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位のＯが
３個ずつ上半分及び下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４
配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１
個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎ原子と結合し
ている構成である。このグループを複数結合してユニットを構成する。
【０１６０】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６
７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配
位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って
、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１
２（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含
むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち
消されるため、層構造の合計の電荷を０とすることができる。
【０１６１】
具体的には、図１３（Ｂ）に示したユニットが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−
Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−
Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）と
する組成式で表すことができる。
【０１６２】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−
Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−
Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化
物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系の材料など
を用いた場合も同様である。
【０１６３】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデ
ル図を示す。
【０１６４】
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から
順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎ原子が、４配位のＯが１個上半分
にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位の
Ｏが１個ずつ上半分及び下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１個の
４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎ原子と結合して
いる構成である。このグループを複数結合してユニットを構成する。
【０１６５】
図１４（Ｂ）に３つのグループで構成されるユニットを示す。なお、図１４（Ｃ）は、図
１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１６６】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含むサブユニットは
、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合
計の電荷は常に０となる。
【０１６７】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、図１４（Ａ）に示したグ
ループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニット
も取りうる。
【０１６８】
次いで、図１０（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体
層７１６とも接する導電膜７１９と、酸化物半導体層７１６とも接する導電膜７２０とを
形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能す
る。
【０１６９】
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び絶縁膜７１３上を
覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工
（パターニング）することで、形成することができる。
【０１７０】
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル
、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする
合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅な
どの金属膜の下側若しくは上側にクロム、タンタル、チタン、モリブデン、タングステン
などの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱
性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融
点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム
、スカンジウム、イットリウム等を用いることができる。
【０１７１】
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層
構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜
上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜
を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍ
ｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下
層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、あるいはＭｏで構成される導電膜、
上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電
膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密
着性を高めることができる。
【０１７２】
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形
成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化
インジウム酸化スズ、酸化インジウム酸化亜鉛、又は前記金属酸化物材料にシリコン若し
くは酸化シリコンを含ませたものを用いることができる。
【０１７３】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持た
せることが好ましい。
【０１７４】
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないよう
にそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化
物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成さ
れることもある。
【０１７５】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水
を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすること
ができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水と
を、体積比５：２：２で混合したアンモニア過水を用いる。あるいは、塩素（Ｃｌ２）、
塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０１７６】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透
過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用
いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複
数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができる
ため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、
一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジス
トマスクを形成することができる。よって露光マスク数を削減することができ、対応する
フォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１７７】
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７
１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電
膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含む
ものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化
物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛
ガリウムなどを適用することができる。
【０１７８】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと
、導電膜７１９及び導電膜７２０を形成するためのパターニングとを一括で行うようにし
ても良い。
【０１７９】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導
体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トラ
ンジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域とし
て機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０１８０】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても
良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを
除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１８１】
なお、プラズマ処理を行った後、図１０（Ｂ）に示すように、導電膜７１９及び導電膜
７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そし
て、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７
２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
【０１８２】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形
成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極
力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で
構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導
体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導
体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。
よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水
素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用
いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜
、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の
積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜など
の絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成す
る。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０
及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性
の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、あるい
は、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物
が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比
率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材
料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
【０１８３】
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッ
タ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜
７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の
形態では１００℃とする。
【０１８４】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒
素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましく
は２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水
の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下で
あることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加
熱処理を行う。あるいは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素
を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間の
ＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理
が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸
化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物
半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与される
ことで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組
成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える
量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づ
けることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性
の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１
の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導
電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物
半導体層７１６をｉ型に近づけることができる。
【０１８５】
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に
酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良
い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５
０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素など
が含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（
９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の
不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１８６】
あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６
に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５
ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
【０１８７】
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成し
た後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２及び
導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料
を用いて形成することが可能である。
【０１８８】
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１０
０ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッ
タ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングによ
り所望の形状に加工（パターニング）することで、ゲート電極７２２及び導電膜７２３を
形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスク
をインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減でき
る。
【０１８９】
以上の工程により、第１のトランジスタ１３１が形成される。
【０１９０】
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が
、容量素子１３２に相当する。
【０１９１】
また、第１のトランジスタ１３１はシングルゲート構造のトランジスタを用いて説明し
たが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形
成領域を複数有する、デュアルゲート構造またはマルチゲート構造のトランジスタも形成
することができる。
【０１９２】
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜
７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良
い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料
は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、
酸化物半導体層との界面の状態を良好に保つことができる。
【０１９３】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを
意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニ
ウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化
アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原
子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）
がアルミニウムの含有量（原子％）以上のものを示す。
【０１９４】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜
に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保
つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設ける
ことにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減すること
ができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同
様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜
を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特
性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という
点においても好ましい。
【０１９５】
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ド
ープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい
。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸
素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、
酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる
。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０１９６】
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏ
Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０１９７】
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸
素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡ
ｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０１９８】
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化ア
ルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこ
とにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ
２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０１９９】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁
膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接するこ
とにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は
酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又は
ｉ型に限りなく近くすることができる。
【０２００】
絶縁膜中の過剰な酸素が酸化物半導体層に供給されることで酸素欠陥が低減された酸化物
半導体層は、水素濃度が十分に低減されて高純度化され、且つ十分な酸素の供給により酸
素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層とするこ
とができる。そのため、キャリア濃度が極めて小さい酸化物半導体層とすることができ、
オフ電流が著しく低いトランジスタとすることができる。このようなオフ電流が著しく低
いトランジスタを、上記実施の形態の第１のトランジスタに適用することで、非導通状態
とした際に、ほぼ絶縁体とみなすことができる。従って第１のトランジスタをメモリ回路
に用いることで、容量素子と第１のトランジスタが接続されたノードに保持された電位の
低下を極めて小さいレベルに抑制できる。その結果、電源電圧の供給が停止した場合でも
、ノードＮの電位の変動を小さくでき、記憶されたデータの消失を防ぐことができる不揮
発性のメモリ回路とすることができる。
【０２０１】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６
に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちら
か一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比よ
り酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び
下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果
をより高めることができる。
【０２０２】
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成
元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例え
ば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし
ても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガ
リウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムと
しても良い。
【０２０３】
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域
を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ
２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ
２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニ
ウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組
成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の
上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層とし
ても良い。
【０２０４】
次に、図１０（Ｃ）に示すように、ゲート絶縁膜７２１、ゲート電極７２２を覆うよう
に、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成す
ることができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリ
ウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。な
お、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を
用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの
間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実
施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定され
ず、２層以上の積層構造としても良い。
【０２０５】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一
部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と
接する配線７２６を形成する。
【０２０６】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をパタ
ーニングすることによって形成される。また、導電膜の材料としては、アルミニウム、ク
ロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した
元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料
を用いてもよい。
【０２０７】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を
薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成
する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形
成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との
接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することが
できる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により
銅膜を形成してもよい。
【０２０８】
ここで、導電膜７２０と配線７２６とを接続させる場合について説明する。この場合、
導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において開口部を形成
し、配線７２６を形成することになる。
【０２０９】
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、
半導体記憶装置を作製することができる。
【０２１０】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及
び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図１０（Ｂ）
に示すように、上記作製方法によって得られる第１のトランジスタ１３１は、導電膜７１
９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、第１のト
ランジスタ１３１は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導
体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間
に設けられていても良い。
【０２１１】
図１１に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０
が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の
、第１のトランジスタ１３１の断面図を示す。図１１に示す第１のトランジスタ１３１は
、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化
物半導体層７１６の形成を行うことで、得ることができる。
【０２１２】
ところで、不揮発性の半導体記憶装置に用いる記憶素子として磁気トンネル接合素子（Ｍ
ＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のス
ピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記
憶する素子である。従って、本実施の形態で示す酸化物半導体を用いた半導体記憶装置と
は原理が全く異なっている。表１はＭＴＪ素子と、本実施の形態に係る半導体記憶装置と
の対比を示す。
【０２１３】
【表１】
2016184749.tif 000003
【０２１４】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうと
いう欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイ
スと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は
書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといっ
た問題がある。
【０２１５】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。
また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する
必要がある。
【０２１６】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロ
セスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから
見ても高価であると考えられる。
【０２１７】
一方、本実施の形態で示す酸化物半導体を用いた半導体記憶装置は、チャネルを形成する
半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴ
と同様である。また、酸化物半導体を用いた半導体記憶装置は磁界の影響を受けず、ソフ
トエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整
合性が良いといえる。
【０２１８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０２１９】
１００    半導体記憶装置
１０１    メモリセル
１０２    判定回路
１０３    電源線
１３１    トランジスタ
１３２    容量素子
７００    基板
７０１    絶縁膜
７０２    半導体膜
７０３    ゲート絶縁膜
７０４    半導体層
７０７    ゲート電極
７０９    不純物領域
７１０    チャネル形成領域
７１２    絶縁膜
７１３    絶縁膜
７１６    酸化物半導体層
７１９    導電膜
７２０    導電膜
７２１    ゲート絶縁膜
７２２    ゲート電極
７２３    導電膜
７２４    絶縁膜
７２５    開口部
７２６    配線
７２７    絶縁膜
１０１Ａ    メモリセル
１０１Ｂ    メモリセル
１１１Ａ    メモリ回路
１１１Ｂ    メモリ回路
１１２Ａ    参照回路
１１２Ｂ    参照回路
１２１Ａ    トランジスタ
１２１Ｂ    トランジスタ
１２２Ａ    容量素子
１２２Ｂ    容量素子
１２３Ａ    トランジスタ
１２３Ｂ    トランジスタ
１３３Ａ    トランジスタ
１３３Ｂ    トランジスタ
９９００    基板
９９０１    ＡＬＵ
９９０２    ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３    Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４    Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５    Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６Ａ    ＣＡＭ
９９０６Ｂ    Ｒｅｇｉｓｔｅｒ
９９０７    Ｍｅｍｏｒｙ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８    Ｂｕｓ・Ｉ／Ｆ
９９０９    ＲＯＭ
９９２０    ＲＯＭ・Ｉ／Ｆ
【図１】
2016184749.tif 000004
【図２】
2016184749.tif 000005
【図３】
2016184749.tif 000006
【図４】
2016184749.tif 000007
【図５】
2016184749.tif 000008
【図６】
2016184749.tif 000009
【図７】
2016184749.tif 000010
【図８】
2016184749.tif 000011
【図９】
2016184749.tif 000012
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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