(57)【要約】【課題】ＭＩＳＦＥＴの狭チャネル化に伴うしきい値電圧の不所望な上昇を抑制し、ＭＩＳＦＥＴの微細化、高耐圧化を推進する。【解決手段】素子分離溝１１の下部に形成された反転防止用のｐ型チャネルストッパ領域１８は、その端部がゲート酸化膜１５の下部のチャネル領域に向けて突出するように形成されているが、チャネル領域にまでは達しておらず、チャネル領域の端部（素子分離溝１１の端部）に対してオフセットされている。これにより、ｐ型チャネルストッパ領域１８の不純物の横方向（チャネル領域方向）への拡散が抑制され、チャネル領域端部におけるキャリア濃度の低下が抑制される結果、しきい値電圧の局所的な上昇が抑制される。【選択図】図２
2016009808.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記素子分離領域によって区画された前記半導体基板の活性領域の表面に形成されたゲート絶縁膜と、
前記素子分離領域の上部と前記ゲート絶縁膜の上部とに亘って形成されたゲート電極と、
前記半導体基板に形成された第２導電型のソース領域およびドレイン領域と、
前記素子分離領域の下部の前記半導体基板に形成され、その端部が前記活性領域に向けて突出する第１導電型のチャネルストッパ領域と、
を有し、
前記ソース領域およびドレイン領域の少なくとも一方は、第２導電型の低濃度領域と、前記低濃度領域よりも不純物濃度が高い第２導電型の高濃度領域とで構成され、
前記ゲート電極の幅方向に沿った前記チャネルストッパ領域の端部は、前記素子分離領域の端部に対して、前記活性領域から離間する方向にオフセットされている、半導体装置。
【請求項２】
請求項１の半導体装置において、
前記素子分離領域の端部と前記チャネルストッパ領域の端部とのオフセット量は、０．５μｍ〜０．７μｍである、半導体装置。
【請求項３】
請求項１の半導体装置において、
前記ゲート電極の下部において、前記チャネルストッパ領域の端部は、前記低濃度領域の端部と接している、半導体装置。
【請求項４】
（ａ）第１導電型の半導体基板を用意する工程、
（ｂ）フォトレジスト膜をマスクにして前記半導体基板に不純物をイオン注入することにより、前記半導体基板の主面に第２導電型の低濃度領域を形成する工程、
（ｃ）フォトレジスト膜をマスクにして前記半導体基板に不純物をイオン注入することにより、前記半導体基板の主面に第１導電型のチャネルストッパ領域を形成する工程、
（ｄ）前記（ｂ）工程および前記（ｃ）工程の後、前記半導体基板の主面に素子分離領域を形成する工程、
（ｅ）前記素子分離領域によって区画された前記半導体基板の活性領域の表面にゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｇ）フォトレジスト膜をマスクにして前記低濃度領域の一部に不純物をイオン注入することにより、前記低濃度領域の一部に前記低濃度領域よりも不純物濃度が高い第２導電型の高濃度領域を形成する工程、
を有し、
前記ゲート電極の幅方向に沿った前記チャネルストッパ領域の端部を、前記素子分離領域の端部に対して、前記活性領域から離間する方向にオフセットする、半導体装置の製造方法。
【請求項５】
請求項４の半導体装置の製造方法において、
前記素子分離領域の端部と前記チャネルストッパ領域の端部とのオフセット量を、０．５μｍ〜０．７μｍにする、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、数十Ｖの高電圧で動作するＭＩＳＦＥＴを有する半導体装置およびその製造に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置は、単結晶シリコンなどからなる半導体基板の主面に、ＭＯＳＦＥＴ、抵抗、コンデンサなどの多数の回路素子を形成し、要求される回路動作や機能を果たすように各回路素子間を結線して構成される。
【０００３】
特許文献１（特開平８−１３０３０８号公報）は、複数のＭＯＳＦＥＴをチャネルストッパ領域で分離する半導体装置において、ＭＯＳＦＥＴの高耐圧化を図ると共に、ソース領域−ドレイン領域間のリークを抑制する技術を開示している。
【０００４】
上記特許文献１に記載されたＭＯＳＦＥＴは、ソース領域とドレイン領域の少なくとも一方が半導体基板と反対の導電型を有する低濃度領域と高濃度領域とで構成されており、素子分離用のフィールド酸化膜の下側には、半導体基板と同じ導電型のチャネルストッパ領域が形成されている。このチャネルストッパ領域と、ソース領域およびドレイン領域との間には両者を離間するオフセット領域が設けられている。また、このチャネルストッパ領域の端部は、フィールド酸化膜の下側からゲート電極の直下（チャネル領域）に向けて突出形成され、低濃度領域に接触されている。
【０００５】
上記特許文献１に記載されたＭＯＳＦＥＴによれば、チャネルストッパ領域と、ソース領域およびドレイン領域との間にオフセット領域を設けたことにより、チャネルストッパ領域の不純物濃度を高くしても、ｐｎ接合の逆方向特性が劣化されることはなく、リーク電流の発生が抑制される。また、このチャネルストッパ領域は、ゲート電極の直下で低濃度領域に接触していることから、チャネル領域に隣接する半導体層（ウェル領域）での反転現象が生じることがなく、リークの発生が防止される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−１３０３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置は、市場からの要求に合わせて素子の微細化や多電源化（高圧化など）が進められてきた。
【０００８】
しかしながら、特に数十Ｖの高電圧が印加される高耐圧ＭＯＳＦＥＴにおいては、素子の微細化に伴ってチャネル幅が狭くなると、しきい値電圧が不所望に上昇する減少が発生する。これは、チャネル幅が狭いＭＯＳＦＥＴの場合、チャネル領域に接触して配置されたチャネルストッパ領域から横方向（チャネル領域方向）に拡散する不純物の影響が顕在化するためである。
【０００９】
図１５（ａ）は、高耐圧化を目的として素子分離用のフィールド酸化膜の下側に半導体基板と同じ導電型のチャネルストッパ領域を設けたＭＯＳＦＥＴの要部平面レイアウト図、同図（ｂ）は、同図（ａ）のＡ−Ａ線で示すチャネル幅方向に沿った要部断面図である。
【００１０】
ここでは、ｎチャネル型のＭＯＳＦＥＴを例示しており、図１５（ａ）には、ｐ型の半導体基板（またはｐ型ウェル）３０の主面に形成されたゲート電極３１と、ソース領域、ドレイン領域を構成するｎ型低濃度領域３２およびｎ型高濃度領域３３の平面レイアウトが示されている。また、図１５（ｂ）には、ゲート電極３１の下部に形成されたゲート酸化膜３４と、素子分離用の厚いフィールド酸化膜３５と、フィールド酸化膜３５の下部に形成された反転防止用のｐ型チャネルストッパ領域３６とが示されている。
【００１１】
図１６は、図１５に示すＭＯＳＦＥＴのチャネル領域端部近傍（図１５（ｂ）の破線で囲んだ領域）における不純物プロファイルのシミュレーション結果を示すグラフである。このシミュレーション結果から、チャネル領域中央部（図１６の左端部）の不純物（ここではホウ素）の濃度を２×１０１６atoms/ｃｍ３とした時、チャネル領域端部では３×１０１６atoms/ｃｍ３と、５０％高濃度になっており、ｐ型チャネルストッパ領域３６の不純物（ホウ素）が横方向（チャネル領域方向）に拡散していることが確認できる。
【００１２】
そして、この不純物プロファイルと連動して、キャリア（電子）の濃度がチャネル領域中央部に比べてチャネル領域端部で低くなり、局所的にしきい値電圧が高くなることが分かる。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
一実施の形態の半導体装置は、第１導電型の半導体基板に形成された素子分離領域によって区画された活性領域にＭＩＳＦＥＴが形成され、前記素子分離領域の下部の前記半導体基板には、その端部が前記活性領域に向けて突出する第１導電型のチャネルストッパ領域が形成され、前記チャネルストッパ領域の端部は、前記素子分離領域の端部に対して、前記活性領域から離間する方向にオフセットされている。
【発明の効果】
【００１６】
本願において開示される課題を解決するための手段のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１７】
一実施の形態によれば、ＭＩＳＦＥＴを有する半導体装置において、ＭＩＳＦＥＴの微細化、高耐圧化を推進することができる。
【図面の簡単な説明】
【００１８】
【図１】一実施の形態のＭＩＳＦＥＴの要部平面レイアウト図である。
【図２】（ａ）、（ｂ）、（ｃ）は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿ったＭＩＳＦＥＴの要部断面図である。
【図３】一実施の形態のＭＩＳＦＥＴのチャネル領域端部近傍における不純物プロファイルのシミュレーション結果を示すグラフである。
【図４】（ａ）は、一実施の形態の半導体装置の製造工程中の要部平面レイアウト図、（ｂ）、（ｃ）は、それぞれ図４（ａ）のＡ−Ａ線、Ｂ−Ｂ線に沿った要部断面図である。
【図５】（ａ）は、図４に続く半導体装置の製造工程中の要部平面レイアウト図、（ｂ）、（ｃ）は、それぞれ図５（ａ）のＡ−Ａ線、Ｂ−Ｂ線に沿った要部断面図である。
【図６】（ａ）は、図５に続く半導体装置の製造工程中の要部平面レイアウト図、（ｂ）、（ｃ）は、それぞれ図６（ａ）のＡ−Ａ線、Ｂ−Ｂ線に沿った要部断面図である。
【図７】（ａ）、（ｂ）は、それぞれ図６に続く半導体装置の製造工程中の要部断面図である。
【図８】（ａ）、（ｂ）は、それぞれ図７に続く半導体装置の製造工程中の要部断面図である。
【図９】（ａ）、（ｂ）は、それぞれ図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】（ａ）、（ｂ）は、それぞれ図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】（ａ）は、図１０に続く半導体装置の製造工程中の要部平面レイアウト図、（ｂ）、（ｃ）は、それぞれ図１１（ａ）のＡ−Ａ線、Ｂ−Ｂ線に沿った要部断面図である。
【図１２】（ａ）、（ｂ）は、それぞれ図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部平面レイアウト図である。
【図１４】（ａ）は、図１３に続く半導体装置の製造工程中の要部平面レイアウト図、（ｂ）、（ｃ）は、それぞれ図１４（ａ）のＡ−Ａ線、Ｂ−Ｂ線に沿った要部断面図である。
【図１５】（ａ）は、本発明者が検討したＭＯＳＦＥＴの要部平面レイアウト図、（ｂ）は、図１５（ａ）のＡ−Ａ線に沿った要部断面図である。
【図１６】図１５に示すＭＯＳＦＥＴのチャネル領域端部近傍における不純物プロファイルのシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００１９】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【００２０】
本実施の形態の半導体装置を図面を参照して説明する。図１は、本実施の形態の半導体装置の要部平面レイアウト図である。図２（ａ）、（ｂ）、（ｃ）は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った半導体装置の要部断面図である。なお、図面を見易くするため、図１には、ＭＩＳＦＥＴを構成する導電層（ｐ型チャネルストッパ領域を除く）のみを示し、絶縁層の図示は省略している。
【００２１】
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１０の主面には、素子分離溝１１が形成されており、この素子分離溝１１によって分離（区画）された半導体基板１０の活性領域には、ｎチャネル型のＭＩＳＦＥＴ（Ｑｎ）が形成されている。また、上記素子分離溝１１の下部の半導体基板１０には、ＭＩＳＦＥＴ（Ｑｎ）の高耐圧化の推進を目的として、反転防止用のｐ型チャネルストッパ領域１８が形成されている。
【００２２】
ｎチャネル型のＭＩＳＦＥＴ（Ｑｎ）は、例えば３０Ｖ〜４０Ｖ程度の高電圧で動作する、いわゆる高耐圧ＭＩＳＦＥＴであり、例えば液晶ドライバ回路の一部を構成する素子などとして使用される。以下、ＭＩＳＦＥＴ（Ｑｎ）の構成を具体的に説明する。
【００２３】
ＭＩＳＦＥＴ（Ｑｎ）は、半導体基板１０に形成されたｐ型ウエル１２と、このｐ型ウエル１２を挟んでその両側の半導体基板１０に形成された一対のｎ型低濃度領域１３、１３および一対のｎ型高濃度領域１４、１４と、活性領域の表面に形成されたゲート酸化膜１５と、素子分離溝１１の上部とゲート絶縁膜１５の上部とに亘って形成されたゲート電極１６とを有している。
【００２４】
半導体基板１０に形成された一対のｎ型低濃度領域１３、１３および一対のｎ型高濃度領域１４、１４は、ＭＩＳＦＥＴ（Ｑｎ）のソース領域およびドレイン領域を構成する半導体領域である。すなわち、ＭＩＳＦＥＴ（Ｑｎ）のソース領域およびドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有している。ｎ型高濃度領域１４、１４は、ｎ型低濃度領域１３、１３よりも不純物（リンまたはヒ素）の濃度が高く、かつ接合深さが浅い。また、ｎ型高濃度領域１４、１４の表面には、それらに接続される配線（図示せず）との電気的抵抗を低減するための金属シリサイド層１４ｍが形成されている。金属シリサイド層１４ｍは、例えばニッケルシリサイドからなる。
【００２５】
ＭＩＳＦＥＴ（Ｑｎ）のゲート電極１６は、例えばリンがドープされたｎ型の多結晶シリコン膜と、この多結晶シリコン膜の表面に形成された金属シリサイド層１６ｍとの積層膜で構成されている。金属シリサイド層１６ｍは、例えばニッケルシリサイドからなる。また、ゲート電極１６の側壁には、酸化シリコン膜などからなるサイドウォールスペーサー１７が形成されている。
【００２６】
図２（ｂ）に示すように、素子分離溝１１の下部に形成されたｐ型チャネルストッパ領域１８の端部は、ゲート電極１６の下部において、ゲート酸化膜１５の下部のチャネル領域に向けて突出するように形成されているが、チャネル領域にまでは達していない。すなわち、ゲート電極１６の下部において、ゲート幅方向に沿ったｐ型チャネルストッパ領域１８の端部は、チャネル領域の端部（素子分離溝１１の端部）に対して距離（ｄ）だけオフセット（離間）されている。
【００２７】
また、図２（ｃ）に示すように、ゲート電極１６の下部において、ｐ型チャネルストッパ領域１８の端部は、ｎ型低濃度領域１３、１３の端部と接していることが望ましい。これにより、ゲート電極１６の直下においてチャネル領域に隣接するｐ型ウェル１２での反転現象が生じることがなく、リークの発生を防止することができる。
【００２８】
図３は、図１および図２に示すＭＩＳＦＥＴ（Ｑｎ）のチャネル領域端部近傍（図２（ｂ）の破線で囲んだ領域）における不純物プロファイルのシミュレーション結果を示すグラフである。このシミュレーション結果から、チャネル領域端部の不純物プロファイルがチャネル領域中央部（図３の左端部）の不純物プロファイルとほぼ同等になっていることが分かる。
【００２９】
このように、ゲート幅方向に沿ったｐ型チャネルストッパ領域１８の端部をチャネル領域の端部（素子分離溝１１の端部）から離間させることにより、ｐ型チャネルストッパ領域１８の不純物（ホウ素）の横方向（チャネル領域方向）への拡散が抑制される。これにより、ＭＩＳＦＥＴ（Ｑｎ）を微細化（狭チャネル化）した場合でも、チャネル領域端部におけるキャリア（電子）濃度の低下を抑制し、しきい値電圧の局所的な上昇を抑制することができる。従って、ＭＩＳＦＥＴ（Ｑｎ）の微細化、高耐圧化を推進することができる。
【００３０】
本実施の形態のＭＩＳＦＥＴ（Ｑｎ）において、ｐ型チャネルストッパ領域１８の端部をチャネル領域の端部（素子分離溝１１の端部）から離間させる距離（ｄ）は、０．５μｍ〜０．７μｍ程度が好ましく、０．６μｍ程度が最も好ましい。オフセットの距離（ｄ）が短すぎると、ｐ型チャネルストッパ領域１８の不純物（ホウ素）の横方向（チャネル領域方向）への拡散が顕在化する。また、オフセットの距離（ｄ）が長すぎると、素子分離溝１１の下部にｐ型チャネルストッパ領域１８を設けた効果が阻害され、ゲート電極１６に高電圧を印加した時に素子分離溝１１の下部のｐ型ウエル１２で反転が生じ易くなる。
【００３１】
次に、図４〜図１４を参照して、上記ｎチャネル型のＭＩＳＦＥＴ（Ｑｎ）の製造方法について説明する。なお、図面を見易くするため、製造方法を説明する平面図には、ＭＩＳＦＥＴ（Ｑｎ）を構成する導電層（ｐ型チャネルストッパ領域１８を除く）のみを示し、絶縁層（素子分離溝１１、ゲート酸化膜１５、フォトレジスト膜など）の図示は省略する。
【００３２】
まず、図４に示すように、フォトレジスト膜２０をマスクにして半導体基板１０に不純物（ホウ素）をイオン注入することにより、ｐ型ウェル１２を形成する。続いて、フォトレジスト膜２０をアッシングまたはウェットエッチングで除去した後、図５に示すように、フォトレジスト膜２１をマスクにして半導体基板１０に不純物（リンまたはヒ素）をイオン注入することにより、ｎ型低濃度領域１３を形成する。
【００３３】
図４（ａ）に示すように、ｐ型ウェル１２とｎ型低濃度領域１３は、ゲート長方向（同図の左右方向）におけるそれらの一端部が互いに重なるように形成する。なお、ｐ型ウェル１２とｎ型低濃度領域１３の形成順序は任意であり、ｎ型低濃度領域１３を形成してからｐ型ウェル１２を形成してもよい。
【００３４】
次に、フォトレジスト膜２１をアッシングまたはウェットエッチングで除去した後、図６に示すように、フォトレジスト膜２２をマスクにして半導体基板１０に不純物（ホウ素）をイオン注入することにより、ｐ型チャネルストッパ領域１８を形成する。
【００３５】
次に、フォトレジスト膜２２をアッシングまたはウェットエッチングで除去した後、図７に示すように、半導体基板１０の活性領域を覆うハードマスク２４を形成する。ハードマスク２４は、例えば半導体基板１０の主面に熱酸化法またはＣＶＤ法で酸化シリコン膜を形成し、続いてこの酸化シリコン膜上にＣＶＤ法で窒化シリコン膜を積層した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの積層膜をパターニングすることにより形成する。
【００３６】
次に、図８に示すように、ハードマスク２４をマスクにして半導体基板１０をドライエッチングすることにより、素子分離領域の半導体基板１０に溝１１ａを形成する。続いて、図９に示すように、半導体基板１０の主面上にＣＶＤ法で酸化シリコン膜２５を堆積した後、この酸化シリコン膜２５をＣＭＰ（化学的機械研磨）法で平坦化して溝１１ａの内部に残し、続いて半導体基板１０の活性領域を覆う酸化シリコン膜２５をウェットエッチングで除去する。これにより、素子分離領域の半導体基板１０にハードマスク２５が埋め込まれた素子分離溝１１が形成されると共に、先の工程で形成されたｐ型チャネルストッパ領域１８が素子分離溝１１の下部に配置される。
【００３７】
上記素子分離溝１１を形成する際は、後の工程で形成されるゲート酸化膜１５の下部のチャネル領域の端部（素子分離溝１１の端部）に対してｐ型チャネルストッパ領域１８が距離（ｄ）だけオフセット（離間）されるようにする。
【００３８】
なお、ここでは、素子分離領域の半導体基板１０に形成した溝１１ａの内部に酸化シリコン膜２５を埋め込んで素子分離溝１１を形成したが、素子分離領域の半導体基板１０の表面に形成した酸化シリコン膜を熱処理によって厚膜化する、いわゆるＬＯＣＯＳ法を用いて素子分離領域にフィールド酸化膜を形成し、このフィールド酸化膜の下部に上記ｐ型チャネルストッパ領域１８を配置してもよい。
【００３９】
次に、図１０に示すように、半導体基板１０を熱処理して活性領域の表面に酸化シリコンからなるゲート酸化膜１５を形成した後、半導体基板１０の主面上にＣＶＤ法で多結晶シリコン膜１６ｎを堆積する。多結晶シリコン膜１６ｎは、その堆積の過程でリンをドープすることにより、その導電型をｎ型とする。また、ゲート酸化膜１５は、ＣＶＤ法で堆積した酸化シリコン膜の一部をドライエッチングでパターニングし、活性領域の表面に残すことによって、形成することもできる。
【００４０】
次に、図１１に示すように、フォトレジスト膜２３をマスクにして多結晶シリコン膜１６ｎをドライエッチングすることにより、ゲート酸化膜１５の上部にゲート電極１６を形成する。ゲート電極１６は、ゲート幅方向の両端部が素子分離溝１１を覆うように形成する。
【００４１】
次に、フォトレジスト膜２３を除去した後、図１２に示すように、ゲート電極１６の側壁にサイドウォールスペーサー１７を形成する。サイドウォールスペーサー１７は、例えば半導体基板１０の主面上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることによって形成する。
【００４２】
次に、図１３に示すように、フォトレジスト膜（図示せず）をマスクにしてｎ型低濃度領域１３の一部に不純物（リンまたはヒ素）をイオン注入することにより、ｎ型高濃度領域１４を形成する。これにより、ゲート電極１６の両側にｎ型低濃度領域１３とｎ型高濃度領域１４とからなるＬＤＤ構造のソース領域およびドレイン領域が形成される。
【００４３】
次に、フォトレジスト膜を除去した後、図１４に示すように、ｎ型高濃度領域１４の表面に金属シリサイド層１４ｍを形成し、ゲート電極１６の表面に金属シリサイド層１６ｍを形成する。金属シリサイド層１４ｍ、１６ｍを形成するには、例えば半導体基板１０の主面上にスパッタリング法でニッケル膜を堆積し、続いて半導体基板１０を熱処理することによって、ゲート電極１５を構成する多結晶シリコン膜とニッケル膜、およびｎ型高濃度領域１４を構成する単結晶シリコン層とニッケル膜とをそれぞれ反応させた後、不要となったニッケル膜をウェットエッチングで除去する。
【００４４】
以上の工程により、図１および図２に示す本実施の形態のＭＩＳＦＥＴ（Ｑｎ）が完成する。
【００４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４６】
前記実施の形態ではソース領域とドレイン領域のそれぞれに対してｎ型低濃度領域を形成するＭＩＳＦＥＴに適用したが、ソース領域またはドレイン領域の一方についてのみ低濃度領域を形成するＭＩＳＦＥＴに適用することもできる。
【００４７】
また、前記実施の形態では、ｎチャネル型のＭＩＳＦＥＴを有する半導体装置に適用した例を示したが、ｎ型半導体基板やｎ型ウェルにｐチャネル型のＭＩＳＦＥＴを形成する半導体装置に適用することもできる。
【符号の説明】
【００４８】
１０  半導体基板
１１  素子分離溝
１１ａ  溝
１２  ｐ型ウェル
１３  ｎ型低濃度領域
１４  ｎ型高濃度領域
１４ｍ  金属シリサイド層
１５  ゲート酸化膜
１６  ゲート電極
１６ｎ  多結晶シリコン膜
１６ｍ  金属シリサイド層
１７  サイドウォールスペーサー
１８  ｐ型チャネルストッパ領域
２０、２１、２２、２３  フォトレジスト膜
２４  ハードマスク
２５  酸化シリコン膜
３０  半導体基板
３１  ゲート電極
３２  ｎ型低濃度領域
３３  ｎ型高濃度領域
３４  ゲート酸化膜
３５  フィールド酸化膜
３６  ｐ型チャネルストッパ領域
Ｑｎ  ＭＩＳＦＥＴ
【図１】
2016009808.tif 000003
【図２】
2016009808.tif 000004
【図３】
2016009808.tif 000005
【図４】
2016009808.tif 000006
【図５】
2016009808.tif 000007
【図６】
2016009808.tif 000008
【図７】
2016009808.tif 000009
【図８】
2016009808.tif 000010
【図９】
2016009808.tif 000011
【図１０】
2016009808.tif 000012
【図１１】
2016009808.tif 000013
【図１２】
2016009808.tif 000014
【図１３】
2016009808.tif 000015
【図１４】
2016009808.tif 000016
【図１５】
2016009808.tif 000017
【図１６】
2016009808.tif 000018