(57)【要約】【課題】電荷転送効率を高水準に維持しつつ、接合型電界効果トランジスタのドレイン領域における電圧降下を抑制することを可能とする信頼性の高い固体撮像装置を提供する。【解決手段】入射光に応じて電荷を生成する光電変換部１０１と、光電変換部１０１で生成された電荷を保持する電荷保持部１０２と、ＪＦＥＴ１０３と、光電変換部１０１と電荷保持部１０２との間のポテンシャルを制御する第１の転送ゲート電極１０５と、電荷保持部１０２とＪＦＥＴ１０３のゲート領域２０１との間のポテンシャルを制御する第２の転送ゲート電極１０６と、電荷保持部１０２の下部に配されて電荷保持部１０２とＰＮ接合を構成する半導体領域２０４とを含み、半導体領域２０４の不純物濃度は、第１の転送ゲート電極１０５の下方領域における半導体領域２０４と同じ深さの部位の不純物濃度よりも高く、且つＪＦＥＴ１０３のチャネル部２０２の不純物濃度よりも高い。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体領域を含み、入射光に応じて電荷を生成する光電変換部と、
第１導電型の第２の半導体領域を含み、前記光電変換部で生成された電荷を保持する電荷保持部と、
接合型電界効果トランジスタと、
前記光電変換部と前記電荷保持部との間のポテンシャルを制御する第１の転送ゲート電極と、
前記電荷保持部と前記接合型電界効果トランジスタのゲート領域との間のポテンシャルを制御する第２の転送ゲート電極と、
前記第２の半導体領域の下部に配されて前記電荷保持部とＰＮ接合を構成する第２導電型の第３の半導体領域と
を有し、
前記第３の半導体領域の不純物濃度は、前記第１の転送ゲート電極の下方領域における前記第３の半導体領域と同じ深さの部位の不純物濃度よりも高く、且つ前記接合型電界効果トランジスタのチャネル部の不純物濃度よりも高いことを特徴とする固体撮像装置。
【請求項２】
前記第３の半導体領域は、前記接合型電界効果トランジスタのチャネル部と連続して配されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記接合型電界効果トランジスタのゲート領域に蓄積された電荷をリセットするリセットトランジスタを更に含み、
前記第３の半導体領域は、前記接合型電界効果トランジスタのドレイン領域の下方で非形成状態とされていることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記接合型電界効果トランジスタの前記チャネル部の延伸方向と、前記電荷保持部から前記接合型電界効果トランジスタに電荷を転送する方向とは直交することを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
請求項１〜４のいずれか１項に記載の固体撮像装置の駆動方法であって、
前記光電変換部に蓄積された電荷を前記接合型電界効果トランジスタのゲート領域に転送する前に、前記接合型電界効果トランジスタのゲート領域をリセットする手順と、
前記接合型電界効果トランジスタの出力を第１の信号として読み出す手順と、
前記光電変換部に蓄積された電荷を前記接合型電界効果トランジスタのゲート領域に転送して、前記接合型電界効果トランジスタの出力を第２の信号として読み出す手順と、
前記第１の信号と前記第２の信号との減算処理を行う手順と
を含むことを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びその駆動方法に関する。
【背景技術】
【０００２】
固体撮像装置であるＣＭＯＳイメージセンサにおいては、全画素同時の電子シャッター動作を実現するため、画素内に光電変換部及びフローティングディフュージョン（以下、ＦＤと言う。）とは別に電荷保持部を有する構成が知られている。また、信号増幅用のトランジスタとして、接合型電界効果トランジスタ（以下、ＪＦＥＴと言う。）を用いることにより、増幅動作中に信号電荷が界面準位に捕われることなく、ノイズを小さくすることができる(特許文献１を参照)。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１７７０７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＭＯＳイメージセンサにおいて、Ｎ型ウェル層はＪＦＥＴのドレイン領域として機能する。そのため、濃度の低いＮ型ウェル層を介してＪＦＥＴのソース領域へ電流が流れる際には、Ｎ型ウェル層内における電圧降下によってＪＦＥＴの駆動力が低下する可能性がある。
【０００５】
ＪＦＥＴの駆動力を向上させるためには、導電型がＮ型のＮ型ウェル層を高不純物濃度に形成することが考えられる。この場合、光電変換部から電荷保持部に信号電荷を転送する転送トランジスタのゲート電極下に高濃度なＮ型不純物層が存在することになる。そのため、ポテンシャル障壁が生じ、信号電荷の転送の妨げとなる可能性があり、電荷の転送が困難になるという課題がある。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、電荷転送効率を向上しつつ、接合型電界効果トランジスタのドレイン領域における電圧降下を抑制することを可能とする固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の固体撮像装置は、第１導電型の第１の半導体領域を含み、入射光に応じて電荷を生成する光電変換部と、第１導電型の第２の半導体領域を含み、前記光電変換部で生成された電荷を保持する電荷保持部と、接合型電界効果トランジスタと、前記光電変換部と前記電荷保持部との間のポテンシャルを制御する第１の転送ゲート電極と、前記電荷保持部と前記接合型電界効果トランジスタのゲート領域との間のポテンシャルを制御する第２の転送ゲート電極と、前記第２の半導体領域の下部に配されて前記電荷保持部とＰＮ接合を構成する第２導電型の第３の半導体領域とを有し、前記第３の半導体領域の不純物濃度は、前記第１の転送ゲート電極の下方領域における前記第３の半導体領域と同じ深さの部位の不純物濃度よりも高く、且つ前記接合型電界効果トランジスタのチャネル部の不純物濃度よりも高い。
【０００８】
本発明の固体撮像装置の駆動方法は、上記の固体撮像装置の駆動方法であって、前記光電変換部に蓄積された電荷を前記接合型電界効果トランジスタのゲート領域に転送する前に、前記接合型電界効果トランジスタのゲート領域をリセットする手順と、前記接合型電界効果トランジスタの出力を第１の信号として読み出す手順と、前記光電変換部に蓄積された電荷を前記接合型電界効果トランジスタのゲート領域に転送して、前記接合型電界効果トランジスタの出力を第２の信号として読み出す手順と、前記第１の信号と前記第２の信号との減算処理を行う手順とを含む。
【発明の効果】
【０００９】
本発明によれば、電荷転送効率を高水準に維持しつつ、接合型電界効果トランジスタのドレイン領域における電圧降下を抑制することが可能となり、信頼性の高い固体撮像装置が実現する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態による固体撮像装置の構成を示す概略平面図である。
【図２】第１の実施形態による固体撮像装置の構成を示す、図１の線分Ｘ１−Ｘ２に沿った概略断面図である。
【図３】第１の実施形態による固体撮像装置の構成を示す、図１の線分Ｙ１−Ｙ２に沿った概略断面図である。
【図４】第１の実施形態による固体撮像装置の構成を示す、図１の線分Ｙ３−Ｙ４に沿った概略断面図である。
【図５】電荷保持部及び第１の転送トランジスタのゲート電極下部の夫々における、深さ方向に沿った不純物濃度プロファイルを示す特性図である。
【図６】第２の実施形態による固体撮像装置の概略構成を示す、図１の線分Ｘ１−Ｘ２に沿った断面に対応する概略断面図である。
【図７】第３の実施形態による固体撮像装置の概略構成を示す、図１の線分Ｙ３−Ｙ４に沿った断面に対応する概略断面図である。
【図８】第４の実施形態による固体撮像装置の概略構成を示す、図１の線分Ｘ１−Ｘ２に沿った断面に対応する概略断面図である。
【図９】第４の実施形態による固体撮像装置の概略構成を示す、図１の線分Ｙ３−Ｙ４に沿った断面に対応する概略断面図である。
【発明を実施するための形態】
【００１１】
以下、固体撮像装置及びその駆動方法の好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００１２】
（第１の実施形態）
図１〜図４は、第１の実施形態による固体撮像装置の構成を示す概略図である。図１はその平面図、図２は図１の線分Ｘ１−Ｘ２に沿った断面図、図３は図１の線分Ｙ１−Ｙ２に沿った断面図、図４は線分Ｙ３−Ｙ４に沿った断面図である。
【００１３】
固体撮像装置は、複数の画素を備えて構成されている。各画素は、図１に示すように、光電変換部１０１、電荷保持部１０２、ＪＦＥＴ１０３、リセットトランジスタのドレイン領域１０４、第１及び第２の転送トランジスタのゲート電極１０５，１０６を有している。光電変換部１０１、電荷保持部１０２、ＪＦＥＴ１０３、リセットトランジスタのドレイン領域１０４、第１及び第２の転送トランジスタのゲート電極１０５，１０６は、素子分離部１０８により画定されている。素子分離部１０８は、例えばＳＴＩ(Shallow Trench Isolation)分離、或いはＬＯＣＯＳ(Local Oxidation of Silicon)分離等により形成される。
【００１４】
光電変換部１０１は、入射光に応じた電荷を生成して蓄積する。ＪＦＥＴ１０３は、光電変換部１０１に蓄積された電荷を受け取り、これを増幅して出力する接合型電界効果トランジスタである。電荷保持部１０２は、光電変換部１０１により生成及び蓄積された電荷をＪＦＥＴ１０３に転送する前に、一時的に電荷を蓄積する。ゲート電極１０５は、電変換部１０１から電荷保持部１０２への電荷の転送を制御（光電変換部１０１と電荷保持部１０２との間のポテンシャルを制御）する第１の転送トランジスタの転送ゲート電極である。ゲート電極１０６は、電荷保持部１０２からＪＦＥＴ１０３への電荷の転送を制御（電荷保持部１０２とＪＦＥＴ１０３のゲート領域２０１との間のポテンシャルを制御）する第２の転送トランジスタの転送ゲート電極である。ドレイン領域１０４は、ＪＦＥＴ１０３へ転送された電荷を排出するためのリセットトランジスタのドレイン領域である。ゲート電極１０７は、ドレイン領域４を制御するリセットトランジスタのゲート電極である。
【００１５】
図２は、ＪＦＥＴ１０３及び電荷保持部１０２の断面構造を示している。ＪＦＥＴ１０３は、導電型がＮ型のＮ型ウェル層２０７中に形成された、導電型がＰ型のＰ型ゲート領域２０１と、このＰ型ゲート領域２０１中に形成されたＮ型ソース領域２０３及びＰ型ゲート領域２０１に上下から挟まれたＮ型チャネル領域２０２とを備えて構成されている。Ｎ型ソース領域２０３上には、コンタクト部２０８が形成されている。ＪＦＥＴ１０３は、Ｎ型ウェル層２０７上にゲート絶縁膜１０６ａを介して形成された第２の転送トランジスタのゲート電極１０６に所定の電圧が印加されることにより、電荷保持部１０２で保持された電荷をゲート領域２０１へ転送し、これを増幅して出力する。
【００１６】
ＪＦＥＴ１０３の動作時において、ＪＦＥＴ１０３のオン電流は、Ｎ型ウェル層２０７及びＮ型半導体領域２０４を通って、ＪＦＥＴ１０３のソース領域２０３へ流れる。Ｎ型半導体領域２０４は、高濃度のＮ型半導体領域であり、本実施形態の特徴部分である。Ｎ型半導体領域２０４は、Ｐ型半導体領域２０５の下部に配されており、Ｎ型半導体領域２０４とＰ型半導体領域２０５は、Ｎ型ウェル層２０７を介することなく直接的にＰＮ接合を構成している。Ｎ型半導体領域２０４の不純物濃度は、Ｎ型ウェル層２０７の不純物濃度より高い。Ｎ型半導体領域２０４には、深さ方向に沿ってピークを有する不純物濃度の分布が形成される。当該ピークにおける不純物濃度が、Ｎ型ウェル層２０７の不純物濃度より高い。また、隣接画素におけるそれぞれのＮ型半導体領域２０４は、互いに接続している。また、Ｐ型半導体領域２０５の上部には、遮光部材２０６が設けられており、Ｐ型半導体領域２０５内へ入射する光を低減、好ましくは入射する光を完全に遮蔽する。
【００１７】
図３は、光電変換部１０１及び電荷保持部１０２の断面構造を示している。光電変換部１０１は、Ｎ型ウェル層２０７中に形成されたＰ型電荷蓄積領域３０１と、Ｐ型電荷蓄積領域３０１上部の半導体表面近傍に形成された高濃度のＮ型半導体領域３０２とを有して構成されており、入射光に応じた電荷を生成して蓄積する。Ｎ型ウェル層２０７上にゲート絶縁膜１０５ａを介して形成された第１の転送トランジスタのゲート電極１０５に所定の電圧を印加することによって、Ｐ型電荷蓄積領域３０１に蓄積された電荷を電荷保持部２０５へ転送する。
【００１８】
図４は、リセットトランジスタのドレイン領域１０４及びＪＦＥＴ１０３の断面構造を示している。４０１はリセットトランジスタのドレイン領域のコンタクト部、４０２はＰ型半導体領域である。リセットトランジスタは、Ｎ型ウェル層２０７上にゲート絶縁膜１０７ａを介して形成されたゲート電極１０７に所定の電圧が印加されることにより、ＪＦＥＴ１０３のＰ型ゲート領域２０１に蓄積された電荷をリセットする機能を有する。
【００１９】
図５は、電荷保持部１０２及び第１の転送トランジスタのゲート電極１０５下部の夫々における、深さ方向に沿った不純物濃度プロファイルを示す特性図である。図５において、深さ方向は半導体表面に垂直な方向である。Ｎ型半導体領域２０４の不純物濃度は、Ｎ型ウェル層２０７の不純物濃度より高い。また、Ｎ型半導体領域２０４の不純物濃度のピークが位置する深さにおいて、Ｎ型半導体領域２０４の不純物濃度の方が、同じ深さの第１の転送トランジスタのゲート電極１０５の下方領域の不純物濃度より高い。換言すれば、第１の転送トランジスタのゲート電極１０５の少なくとも一部の下部においては、Ｎ型半導体領域２０４が存在していないか、或いはその不純物濃度が低い。また、ＪＦＥＴ１０３のチャネル領域２０２の不純物濃度よりも、Ｎ型半導体領域２０４の不純物濃度は高い。
【００２０】
Ｎ型チャネル領域２０２、Ｎ型ソース領域２０３、Ｎ型半導体領域２０４、Ｎ型ウェル層２０７、及びＮ型半導体領域３０２は、Ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）等をイオン注入又は熱拡散させることで形成する。
例えば、Ｎ型チャネル領域２０２をイオン注入で形成するには、Ｎ型チャネル領域２０２の形成予定部位を開口するレジストマスクを形成し、これを用いてＮ型不純物を所定のドーズ量及び加速エネルギーでイオン注入する。Ｎ型ソース領域２０３、Ｎ型半導体領域２０４、Ｎ型ウェル層２０７、及びＮ型半導体領域３０２も同様に、それぞれの形成予定部位を開口するレジストマスクを用いて、Ｎ型不純物を所定のドーズ量及び加速エネルギーでイオン注入することで形成される。
【００２１】
Ｐ型ゲート領域２０１、Ｐ型半導体領域２０５、Ｐ型電荷蓄積領域３０１、及びＰ型半導体領域４０１は、Ｐ型不純物であるホウ素（Ｂ）等をイオン注入又は熱拡散させることで形成する。
例えば、Ｐ型ゲート領域２０１をイオン注入で形成するには、Ｐ型ゲート領域２０１の形成予定部位を開口するレジストマスクを形成し、これを用いてＰ型不純物を所定のドーズ量及び加速エネルギーでイオン注入する。Ｐ型半導体領域２０５、Ｐ型電荷蓄積領域３０１、及びＰ型半導体領域４０１も同様に、それぞれの形成予定部位を開口するレジストマスクを用いて、Ｐ型不純物を所定のドーズ量及び加速エネルギーでイオン注入することで形成される。
【００２２】
以上のように構成された本実施形態の固体撮像装置では、電荷保持部１０２からＪＦＥＴ１０３ヘの低電圧での電荷転送及びＪＦＥＴ１０３のドレイン領域の一部としてＮ型半導体領域２０４が機能する。これにより、ＪＦＥＴ１０３のドレイン領域内の電圧降下を抑制することが可能となる。以下、この効果について詳細に説明する。
【００２３】
先ず、電荷保持部１０２からＪＦＥＴ１０３ヘの電荷転送の仕組みを説明する。光電変換部１０１で生成された信号電荷がＰ型半導体領域２０５で保持される前に、Ｐ型半導体領域２０５はＪＦＥＴ１０３のゲート領域２０１を介してリセット電圧が供給される。その後、ＪＦＥＴ１０３のゲート領域２０１の電位を浮遊状態として、光電変換部１０１の電荷がＰ型半導体領域２０５へ転送される。そして、順次、Ｐ型半導体領域２０５からＪＦＥＴ１０３のゲート領域２０１ヘ電荷が転送される。通常、画素行ごとに転送が行なわれる。この時、Ｐ型半導体領域２０５は、第２の転送トランジスタのゲート電極１０６に所定の電圧を印加することによって電荷が転送される。Ｐ型半導体領域２０５に保持された電荷の殆ど、好ましくは全てをＪＦＥＴ１０３のート領域２０１へ転送するためには、Ｐ型半導体領域２０５の大部分、好ましくは全領域が空乏化される必要がある。
【００２４】
Ｐ型半導体領域２０５が空乏化される際には、Ｐ型半導体領域２０５の下部のＮ型半導体領域に空乏層が広がる。Ｐ型半導体領域２０５からの空乏層の広がり量は、Ｐ型半導体領域２０５とＰＮ接合を形成するＮ型半導体領域の不純物濃度に応じて変化する。Ｐ型半導体領域２０５が低濃度のＮ型ウェル層とＰＮ接合を構成していると、空乏層はＮ型ウェル層に大きく広がる。この場合、Ｐ型半導体領域２０５を十分に空乏化するために、第２の転送トランジスタのゲート電極１０６に印加する電圧が大きくなければならない。これに対して本実施形態では、Ｐ型半導体領域２０５が、Ｎ型ウェル層２０７を介することなく直接に、Ｎ型半導体領域２０４とＰＮ接合を構成している。Ｐ型半導体領域２０５とＰＮ接合を形成するＮ型半導体領域２０４の不純物濃度が高いため、Ｎ型半導体領域２０４への空乏層の広がりが抑制される。従って、第２の転送トランジスタのゲート電極１０６を介して供給される逆バイアス電圧が小さくても、P型半導体領域２０５の大部分、或いは全領域が空乏化される。
【００２５】
また、Ｎ型半導体領域２０４が存在しない場合には、ＪＦＥＴ１０３の動作時において、ＪＦＥＴ１０３のオン電流は、Ｎ型ウェル層２０７内を電流経路として、ＪＦＥＴ１０３のソース領域２０３へ流れることになる。そのため、ドレイン領域となるＮ型ウェル層２０７内において電圧降下が生じる。本実施形態では、ＪＦＥＴ１０３の動作時には、Ｎ型ウェル層２０７に比べて、より低抵抗なＮ型半導体領域２０４の大半を電流経路として、ＪＦＥＴ１０３のソース領域２０３までオン電流が流れる。以上のように、ＪＦＥＴ１０３のドレイン領域の一部としてＮ型半導体領域２０４が機能することにより、ＪＦＥＴ１０３のドレイン領域内の電圧降下が抑制される。
【００２６】
以上説明したように、本実施形態によれば、電荷転送効率を高水準に維持しつつ、ＪＦＥＴ１０３のドレイン領域における電圧降下を抑制することが可能となり、信頼性の高い固体撮像装置が実現する。
【００２７】
（第２の実施形態）
図６は、第２の実施形態による固体撮像装置の概略構成を示す断面図であり、図１の線分Ｘ１−Ｘ２に沿った断面に対応する。第１の実施形態と同様の機能を有する構成部材については同符号を付し、詳細な説明を省略する。
【００２８】
本実施形態の第１の実施形態との主な相違点は、図６に示すように、ＪＦＥＴ１０３のチャネル領域２０２とＮ型半導体領域２０４とが、Ｎ型ウェル層２０７を介することなく直接的に接続されていることである。
【００２９】
本実施形態の構成によれば、ＪＦＥＴ１０３の動作時において、ＪＦＥＴ１０３のオン電流は、Ｎ型ウェル層内２０７を介することなく、低抵抗なＮ型半導体領域２０４内を流れる。そのため、第１の実施形態の構成に比べて、ＪＦＥＴ１０３のドレイン領域内における電圧降下を更に抑制することができる。
【００３０】
（第３の実施形態）
図７は、第３の実施形態による固体撮像装置の概略構成を示す断面図であり、図１の線分Ｙ３−Ｙ４に沿った断面に対応する。第１及び第２の実施形態と同様の機能を有する構成部材については同符号を付し、詳細な説明を省略する。
【００３１】
本実施形態の第２の実施形態との主な相違点は、図７に示すように、リセットトランジスタのドレイン領域１０４の下方において、Ｎ型半導体領域２０４が非形成状態とされている（存在しない）ことである。つまり、Ｎ型半導体領域２０４は、リセットトランジスタのドレイン領域１０４の下まで延在していない。
【００３２】
互いに高濃度なＰ型半導体領域４０２とＮ型半導体領域２０４とが直接的にＰＮ接合を構成する場合、条件によってはＰＮ接合の界面付近に形成される空乏層内に高電界が生じる。これにより、インパクトイオン化によって発生した電荷が隣接する光電変換部１０１内に混入し易い構造となる。本実施形態の構成によれば、Ｎ型半導体領域２０４がリセットトランジスタのドレイン領域１０４の下方で非形成状態とされている。そのため、ドレイン領域１０４の近傍におけるインパクトイオン化を抑制し、ノイズを低減することが可能となる。
【００３３】
（第４の実施形態）
図８は、第４の実施形態による固体撮像装置の概略構成を示す断面図であり、図１の線分Ｘ１−Ｘ２に沿った断面に対応する。図９は、第４の実施形態による固体撮像装置の概略構成を示す断面図であり、図１の線分Ｙ３−Ｙ４に沿った断面に対応する。第１〜第３の実施形態と同様の機能を有する構成部材については同符号を付し、詳細な説明を省略する。
【００３４】
本実施形態の第３の実施形態との主な相違点は、図８及び図９に示すように、ＪＦＥＴ１０３のチャネル領域２０２の延伸方向が、電荷保持部１０２からＪＦＥＴ１０３へ電荷を転送する方向と直交していることである。
【００３５】
ＪＦＥＴ１０３の動作時においては、チャネル領域２０２内のピンチオフ領域において高電界が生じるため、インパクトイオン化によって発生した電荷が電荷保持部１０２内に混入し易くなる。本実施形態の構成によれば、インパクトイオン化によって生じた電荷は、リセットトランジスタのドレイン領域１０４へ排出される。そのため、電荷保持部１０２内への電荷混入を抑制し、ノイズを低減することができる。
【００３６】
（第５の実施形態）
本実施形態では、第１〜第４の実施形態による固体撮像装置の何れにも適用される、固体撮像装置の駆動方法について説明する。
【００３７】
固体撮像装置におけるノイズの１つとして、増幅トランジスタのゲート電極をリセットした際、ゲート電極に取り込まれるランダムノイズが知られている。このランダムノイズを除去するためには、電荷の蓄積開始直後の出力(ノイズ信号)から蓄積後の出力(光信号)を減算すれば良い。
【００３８】
固体撮像装置の駆動の具体的な手順としては、先ず光電変換部１０１に蓄積された電荷をＪＦＥＴ１０３のゲート領域２０１に転送する前に、ＪＦＥＴ１０３のゲート領域２０１をリセットした後、ＪＦＥＴ１０３の出力を第１の信号として読み出す。その後、光電変換部１０１に蓄積された電荷をＪＦＥＴ１０３のゲート領域２０１へ転送して、ＪＦＥＴ１０３の出力を第２の信号として読み出す。そして、第１の信号と第２の信号との減算処理を行うというものである。
【００３９】
ＪＦＥＴ１０３のゲート領域２０１で電荷を保持することによって、電子シャッターとして機能させることも可能ではあるが、ＪＦＥＴ１０３と第２の電荷保持部の双方を有する構成の方が、前述の減算処理を行うことが可能となるため、ノイズ特性に優れる。
【００４０】
また、一般的なＣＭＯＳセンサにおいては、増幅トランジスタとしてＭＯＳトランジスタを用いるため、増幅トランジスタの入力ノードであるＦＤにはコンタクトプラグが配されている。ＦＤで信号電荷を保持している期間中に、コンタクトプラグから発生する暗電流が問題となることが知られているが、増幅トランジスタとしてＪＦＥＴを用いる場合は、ＦＤ（ＪＦＥＴのゲート領域）にコンタクトプラグを設ける必要がない。そのため、暗電流の抑制が可能となる。
【符号の説明】
【００４１】
１０１：光電変換部  １０２：電荷保持部  １０３：接合型電界効果トランジスタ  １０４：ドレイン領域  １０５，１０６，１０７：ゲート電極  １０５ａ，０６ａ，１０７ａ：ゲート絶縁膜  １０８：素子分離部  ２０１：ゲート領域  ２０２：チャネル領域  ２０３：ソース領域  ２０４，３０２：Ｎ型半導体領域  ２０５，３０１，４０２：Ｐ型半導体領域  ２０６：遮光部材  ２０７：Ｎ型ウェル層  ２０８，４０１：コンタクト部
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１】
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