(57)【要約】【課題】映像品質を低下させることなく発熱量を低減できるゲートドライバ回路およびＥＬ表示装置を提供する。【解決手段】ＥＬ表示装置１は、ゲート信号線１７と、ソース信号線１８と、表示画素１６と、ゲートドライバＩＣ２１と、ソースドライバＩＣ２２と、ＴＣＯＮ２７とを備え、ＴＣＯＮ２７は、ソースドライバＩＣ２２が出力する電圧信号振幅が小さくなるように、選択する画素行の順番を決定する。ＴＣＯＮ２７はＰｄａｔＢ端子を制御し、選択した順番にゲート信号線１７ｂにオン電圧を印加してスイッチ用トランジスタ１１ｂをオンさせてソースドライバＩＣ２２の映像信号をコンデンサ１９ｂに書き込む。また、ブランキング期間にトランジスタ１１ｃをオンさせ、コンデンサ１９ａにＶｒｅｆ電圧を書き込んだ後、トランジスタ１１ｅをオンさせてコンデンサ１９ｂに保持された映像信号をコンデンサ１９ａにコピーする。【選択図】図７
2016009156.tif 000002
【特許請求の範囲】
【請求項１】
ＥＬ素子を有する画素がマトリクス状に配置された表示画面を有するＥＬ表示装置に用いられるゲートドライバ回路であって、
シフトレジスタ回路と、
デコーダ回路とを具備し、
前記シフトレジスタ回路の出力および前記デコーダ回路の出力のうち、いずれかの出力を前記表示画面に形成されたゲート信号線の出力に対応させる
ことを特徴とするゲートドライバ回路。
【請求項２】
ＥＬ素子を有する画素がマトリクス状に配置された表示画面を有するＥＬ表示装置に用いるゲートドライバ回路であって、
入力されたデータを、シフトレジスタ内でシフトし、前記シフトレジスタ内の前記データの位置に対応させて、複数の第１の出力を変化させるシフトレジスタ回路と、
ｎ（ｎは２以上の整数）ビットのパラレルデータから、ｍ（ｍはｎ＋１以上の整数）個の第２の出力のうち１つの出力を選択するデコーダ回路と、
前記第１の出力および前記第２の出力のいずれかを第３の出力として選択する選択回路とを具備し、
前記選択回路の前記第３の出力が、前記表示画面に形成されたゲート信号線と電気的に接続されている
ことを特徴とするゲートドライバ回路。
【請求項３】
前記画素は、
前記ＥＬ素子と、
前記ＥＬ素子に発光電流を供給する駆動トランジスタと、
映像信号に対応する信号を供給する第１のスイッチ用トランジスタと、
前記映像信号に対応する信号を保持するコンデンサと、
前記コンデンサに保持された信号を前記駆動トランジスタに供給する第２のスイッチ用トランジスタとを有し、
前記表示画面には、第１のゲート信号線および第２のゲート信号線が形成され、
前記第１及び前記第２のゲート信号線には、選択電圧または非選択電圧が印加され、
前記第１のスイッチ用トランジスタは、前記第１のゲート信号線と接続され、
前記第２のスイッチ用トランジスタは、前記第２のゲート信号線と接続され、
前記第１のゲート信号線に印加される前記選択電圧の位置は、前記デコーダ回路の出力に基づいている
ことを特徴とする請求項１または２に記載のゲートドライバ回路。
【請求項４】
前記画素は、
前記ＥＬ素子と、
前記ＥＬ素子に発光電流を供給する駆動トランジスタと、
映像信号に対応する信号を供給する第１のスイッチ用トランジスタと、
前記映像信号に対応する信号を保持するコンデンサと、
前記コンデンサに保持された信号を前記駆動トランジスタに供給する第２のスイッチ用トランジスタとを有し、
前記表示画面には、第１のゲート信号線および第２のゲート信号線が形成され、
前記第１及び前記第２のゲート信号線には、選択電圧または非選択電圧が印加され、
前記第１のスイッチ用トランジスタは、前記第１のゲート信号線と接続され、
前記第２のスイッチ用トランジスタは、前記第２のゲート信号線と接続され、
複数の前記第２のゲート信号線には、同時に選択電圧または非選択電圧が印加される
ことを特徴とする請求項１または２に記載のゲートドライバ回路。
【請求項５】
前記画素は、
前記ＥＬ素子と、
映像信号に対応する信号を供給する第１のスイッチ用トランジスタとを有し、
前記表示画面には、第１のゲート信号線が形成され、
前記第１のスイッチ用トランジスタは、前記第１のゲート信号線と接続され、
前記表示画面の前記第１のゲート信号線が選択されている画素行に対応して、映像信号が供給される
ことを特徴とする請求項１または２に記載のゲートドライバ回路。
【請求項６】
複数のゲート信号線と、複数のソース信号線と、前記複数のゲート信号線と前記複数のソース信号線との交差点に配置された画素とを有する表示画面と、
前記ゲート信号線に接続されたゲートドライバ回路と、
前記ソース信号線に接続されたソースドライバ回路と、
制御回路とを具備し、
前記画素は、
ＥＬ素子と、
前記ＥＬ素子に電流を供給する駆動トランジスタと、
第１のコンデンサと、
第２のコンデンサと、
前記第１のコンデンサに前記ソースドライバ回路が出力する映像信号を供給するための第１のスイッチ用トランジスタと、
前記第２のコンデンサと前記第１のコンデンサとを短絡する第２のスイッチ用トランジスタとを有し、
前記第１のスイッチ用トランジスタは、前記複数のゲート信号線のうちの第１のゲート信号線に接続され、
前記第２のスイッチ用トランジスタは、前記複数のゲート信号線のうちの第２のゲート信号線に接続され、
前記ゲートドライバ回路はデコーダ回路を有し、
第１の期間に、前記ゲートドライバ回路は、前記デコータ回路の出力に基づいて、前記表示画面に形成された複数の前記第１のゲート信号線から、任意の前記第１のゲート信号線を選択して前記第１のスイッチ用トランジスタを動作させ、前記任意の第１のゲート信号線が選択した画素行に前記ソースドライバ回路が出力する映像信号を供給し、
第２の期間に、前記ゲートドライバ回路は、前記表示画面に形成された複数の第２のゲート信号線を選択して前記第２のスイッチ用トランジスタを動作させ、前記第１のコンデンサに保持された信号を、前記第２のコンデンサに供給する
ことを特徴とするＥＬ表示装置。
【請求項７】
前記制御回路は、
前記表示画面の画素行に印加する映像信号の指標値を算出し、
前記指標値を用いて、前記画素行の順序の並び替えを行い、
前記画素行の順序の並び替えの結果に基づいて、
前記第１のゲート信号線を選択する
ことを特徴とする請求項６に記載のＥＬ表示装置。
【請求項８】
前記画素は、さらに、
前記ＥＬ素子に供給される発光電流の経路に、第３のスイッチ用トランジスタを有し、
前記第２の期間に、前記第３のスイッチ用トランジスタは、非動作に制御される
ことを特徴とする請求項６に記載のＥＬ表示装置。
【請求項９】
前記制御回路は、
任意の画素行に印加される映像信号の第１の電圧値と、前記画素行以外の画素行に印加される画素行の第２の電圧との電位差の２乗を求め、
前記電位差の２乗の値が小さくなるように、選択する前記画素行の順序の並び替えを行う
ことを特徴とする請求項６に記載のＥＬ表示装置。
【請求項１０】
前記ゲートドライバ回路は、更に、
複数のシフトレジスタ回路を有する
ことを特徴とする請求項６に記載のＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ゲートドライバ回路およびＥＬ表示装置に関する。
【背景技術】
【０００２】
電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス素子（以下、ＥＬ素子と記す。）を用いたＥＬディスプレイが知られている。このＥＬディスプレイは、視野角特性が良好で、消費電力が少ないという利点を有する。
【０００３】
ＥＬディスプレイは、複数の走査線（複数のゲート信号線）、複数の信号線（複数のソース信号線）、複数の表示画素、および、駆動回路等を備えている。複数の表示画素のそれぞれは、ゲート信号線とソース信号線との交差点に配置され、スイッチング素子、容量素子（コンデンサ）、駆動トランジスタおよびＥＬ素子等を備えている。また、ピーク電流等を抑制する方法が検討されている（例えば、特許文献１参照）。
【０００４】
ＥＬディスプレイでは、選択された画素の発光輝度を制御するために、映像信号等を出力するソースドライバＩＣ(回路)が配置されている。ソースドライバＩＣ（回路）は、ソース信号線に映像信号を印加する。また、ＥＬディスプレイでは、選択された画素の発光タイミングを制御するために、選択された画素に接続されたゲート信号線にオン電圧またはオフ電圧を印加する。近年、ＥＬディスプレイは、高精細化および大画面化する傾向がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−７０４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、大画面サイズ、高精細な表示パネルを用いたＥＬディスプレイほど、ソース信号線の負荷容量が大きくなり、かつ、書き込み速度が高速になる傾向がある。ソース信号線の負荷容量が大きく、書き込み速度（動作周波数）が速いと、ソース信号線を駆動するソースドライバＩＣ（回路）（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の発熱量が大きくなる。発熱量がソースドライバＩＣの耐熱量を上回ることが予想される場合は、ソースドライバＩＣの破損を防止するため、放熱機構が必要になるという課題がある。また、ソースドライバＩＣの発熱が、ＥＬ表示パネルの表示領域に伝熱され、画素のＥＬ素子を劣化させるという課題も発生する。放熱機構が大きいと、パネルモジュールの厚みが厚くなり、ＥＬ表示パネル（ＥＬ表示ディスプレイ）の薄型という特徴を発揮できなくなる。
【０００７】
そこで、本開示は、映像品質を低下させることなく発熱量を低減することが可能なゲートドライバ回路およびＥＬ表示装置を提供する。
【課題を解決するための手段】
【０００８】
本開示の一態様に係るゲートドライバ回路は、ＥＬ素子を有する画素がマトリクス状に配置された表示画面を有するＥＬ表示装置に用いられるゲートドライバ回路であって、シフトレジスタ回路と、デコーダ回路とを具備し、前記シフトレジスタ回路の出力および前記デコーダ回路の出力のうち、いずれかの出力を前記表示画面に形成されたゲート信号線の出力に対応させる。
【発明の効果】
【０００９】
本開示のＥＬ表示装置によれば、映像品質を低下させることなく発熱量を低減することが可能なゲートドライバ回路およびＥＬ表示装置を提供することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】ＥＬ表示パネルのソース信号線の負荷容量の一例を示す説明図である。
【図２】画像の各行の輝度値とソースドライバ回路の出力電圧との関係を示す図である。
【図３】実施の形態に係るＥＬ表示装置の構成の一例を示す図である。
【図４】実施の形態に係るＥＬパネルの画素構成の一例を示す回路図である。
【図５】表示画面に表示画素をマトリクス状に配置した構成の説明図である。
【図６】ゲートドライバＩＣの構成の一例を示すブロック図である。
【図７】複数のゲートドライバＩＣが接続された構成を示す図である。
【図８】ＴＣＯＮの機能的な構成の一例を示すブロック図である。
【図９Ａ】１１画素行分の表示画素を示す図である。
【図９Ｂ】１１画素行の指標値を例示した図である。
【図１０】実施の形態に係る書き込み順序を説明する図である。
【図１１】実施の形態の変形例に係る駆動方式を説明する図である。
【図１２】書き込み順序の並び替え前における各画素行の指標値を示すグラフである。
【図１３】実施の形態に係る書き込み順序の並び替え後における各画素行の指標値を示すグラフである。
【図１４】表示画面に表示される画像の一例を示す図である。
【図１５】表示画面に表示される画像の一例を示す図である。
【図１６】従来の駆動方式において表示画像が書き換えられている状態を説明する図である。
【図１７】実施の形態に係るＥＬ表示装置の駆動方法による表示画像の書き換え状態及び表示状態を説明する図である。
【図１８】表示画素の回路動作を説明する図である。
【図１９】表示画素の回路動作を説明する図である。
【図２０】表示画素の回路動作を説明する図である。
【図２１】表示画素の回路動作を説明する図である。
【図２２】実施の形態の変形例に係るＥＬパネルの画素構成の一例を示す回路図である。
【図２３】実施の形態に係るゲートドライバＩＣの動作を説明する図である。
【図２４】実施の形態に係るゲートドライバＩＣの動作を説明する図である。
【図２５】実施の形態に係るゲートドライバＩＣの動作を説明する図である。
【図２６】実施の形態に係るゲートドライバＩＣの動作を説明する図である。
【図２７】実施の形態に係るゲートドライバＩＣの動作を説明する図である。
【図２８】実施の形態に係るゲートドライバＩＣの動作を説明する図である。
【図２９】実施の形態の変形例に係るゲートドライバＩＣの一例を示すブロック図である。
【図３０】実施の形態の変形例に係るゲートドライバＩＣの一例を示すブロック図である。
【図３１】複数のサブフィールドで構成されるフレームの一例を示す図である。
【図３２】実施の形態に変形例に係るソースドライバＩＣの出力電力の一例を示す図である。
【図３３】実施の形態に変形例に係るソースドライバＩＣの出力電力の一例を示す図である。
【図３４】実施の形態の変形例に係る表示画素の構成の一例を示す回路図である。
【図３５】実施の形態の変形例に係る表示画素の動作を説明する図である。
【図３６】実施の形態の変形例に係る表示画素の動作を説明する図である。
【図３７】実施の形態の変形例に係る表示画素の動作を説明する図である。
【図３８】実施の形態の変形例に係る表示画素の動作を説明する図である。
【図３９】実施の形態の変形例に係る表示画素の動作を説明する図である。
【図４０】実施の形態の変形例に係る表示画素の動作を説明する図である。
【図４１】実施の形態の変形例に係る表示画素の動作を説明する図である。
【図４２】実施の形態の変形例に係るＥＬパネルの画素構成の一例を示す回路図である。
【図４３】実施の形態の変形例に係るＥＬパネルの画素構成の一例を示す回路図である。
【図４４】実施の形態の変形例に係るＥＬパネルにゲートドライバ回路およびソースドライバ回路を接続した構成図である。
【図４５】実施の形態に係るゲートドライバＩＣの動作を説明する図である。
【図４６】ＥＬ表示装置の外観の一例を示す外観図である。
【発明を実施するための形態】
【００１１】
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載したＥＬディスプレイに関し、以下の問題が生じることを見出した。
【００１２】
前述したように、ＥＬディスプレイでは、表示画面サイズが４０インチ以上など、大画面サイズの表示パネルほど、ソース信号線の負荷容量が大きくなる。したがって、ソース信号線を充放電するソースドライバＩＣの発熱量が大きくなる傾向にある。また、ＥＬディスプレイでは、４Ｋ２Ｋパネル（画素数が４Ｋ×２Ｋ以上のパネル）あるいは８Ｋ４Ｋパネル等、高精細の表示パネルほど、１画素行の選択期間が短くなる。したがって、ソースドライバＩＣから出力する映像信号の変化速度（周波数）が速くなり、ソースドライバＩＣの発熱量が大きくなる。
【００１３】
図１は、ＥＬ表示パネルのソース信号線の負荷容量の一例を示す説明図である。同図に示されたソースドライバＩＣ２２の出力電力Ｐｓは、Ｐｓ＝Ｋ・Ｃ×Ｖ×Ｖ×Ｆで示される。ここで、Ｋは比例定数、Ｃはソース信号線の寄生容量、Ｖは映像振幅電圧の変化電圧（電位差）、Ｆは１画素行の選択時間を換算した周波数である。したがって、ソースドライバＩＣの出力電力Ｐｓは、ソース信号線の寄生容量、映像振幅電圧の変化電圧の２乗、１画素行の選択時間を換算した周波数に比例する。フレーム周波数が１２０Ｈｚ、４Ｋ２Ｋの表示パネルであれば、画素行数が２１６０行である。したがって、Ｆ＝１２０×２１６０で、約２６０ｋＨｚである。
【００１４】
高精細な表示パネルを用いたＥＬディスプレイほど、ソース信号線の負荷容量Ｃが大きくなり、かつ、書き込み速度（Ｆに対応）が高速になる傾向がある。また、充放電能力は、電位差Ｖの２乗に比例するため、当該電位差の影響が大きい。
【００１５】
８Ｋ４Ｋパネルでは、４Ｋ２Ｋパネルに比較して、画素行数が２倍となるため、フレームレートが同一であれば、ソースドライバＩＣ２２に必要とされる駆動能力は、通常のソースドライバＩＣ２２の２倍になる。
【００１６】
図２は、画像の各行の輝度値とソースドライバ回路１４の出力電圧との関係を示す図である。図２の左側には、パネルの表示画像が模式的に示されている。図２の表示画像は、１画素行白黒横ストライプ画像である。また、図２の右側には、ソース信号線の出力電圧が示されている。Ｓｍｉｎは、最小階調電圧（黒表示）であり、Ｓｍａｘは最大階調電圧（白表示）を示す。
【００１７】
図２の右側に示すグラフにおいて、横軸はソースドライバ回路１４の出力電圧を示す軸であり、縦軸は時間（下方向が＋）を示す。したがって、縦軸は書き込みの順序を示す軸である。表示画像が１画素行白黒横ストライプ画像のため、ソースドライバ回路１４が出力する電圧は、１画素行ごとにＳｍａｘおよびＳｍｉｎへと変化する。
【００１８】
図２に示すように、輝度値が最大となる白色の画素で構成される画素行と、輝度値が最小となる黒色の画素で構成される画素行とが交互に配置されている場合、ソースドライバ回路１４の出力電圧は最大となる。つまり、１画素行で最大電圧Ｓｍａｘと最小電圧Ｓｍｉｎとを繰り返すため、電位差Ｖ（＝Ｓｍａｘ−Ｓｍｉｎ）は最大となる。したがって、ソースドライバ回路１４の１端子あたりの電力は最大となる。
【００１９】
ソースドライバ回路１４が有するソースドライバＩＣがソース信号線に出力する映像信号の振幅電圧が大きくなると、ソースドライバＩＣの発熱量が増大する。発熱量が大きいと、ソースドライバＩＣが熱破壊されて、正常な動作が行えなくなる。そのため、ソースドライバＩＣを冷却するための放熱機構が必要となる。このため従来の表示装置のように放熱機構を備えた場合、ＥＬディスプレイが有する放熱に必要な部品点数が増大するため、パネルの薄型化が困難になるという問題が発生する。
【００２０】
これに対して、本実施の形態におけるＥＬ表示装置では、ＴＣＯＮがソースドライバＩＣが出力する電圧信号振幅が小さくなるように、選択する画素行の順番を決定する。具体的には、ＴＣＯＮは、ＰｄａｔＢ端子を制御し、選択した順番にゲート信号線にオン電圧を印加し、該当の画素行のトランジスタをオンさせてソースドライバＩＣの映像信号をコンデンサに書き込む。ブランキング期間に、表示画面の画素のトランジスタをオンさせ、コンデンサにＶｒｅｆ電圧を書き込んだ後、トランジスタをオンさせてコンデンサに保持された映像信号をコンデンサにコピーする。
【００２１】
上述したように、ソース信号線の充放電能力は、ＣＶ２Ｆで決まるが、ソース信号線１８の負荷容量Ｃおよび周波数Ｆは、ＥＬパネルの仕様である程度決まる。上記構成の表示装置では、表示する行を並べ替えて電圧差（Ｖ）を抑えるので、ソースドライバＩＣに要求される充放電能力を小さく抑えることが可能になる。
【００２２】
以下、実施の形態に係るゲートドライバ回路およびそれを用いたＥＬ表示装置について、図面を参照しながら具体的に説明する。
【００２３】
なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップの順序などは、一例であり、本開示を限定する主旨ではない。
【００２４】
また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００２５】
また、各図面は理解を容易するために、また、作図を容易にするために、省略、拡大あるいは縮小した箇所がある。また、同一番号または、記号等を付した箇所は、同一もしくは類似の形態もしくは材料あるいは機能もしくは動作、あるいは関連する事項、作用などを有している。
【００２６】
（実施の形態）
本実施の形態のＥＬ表示装置は、ソースドライバＩＣの出力電力が小さくなるように、ゲート信号線の選択順序を並び替える（選択する画素行を並び替える。選択する画素行の順番を変更する）。さらに、ゲート信号線の選択順序に伴う映像品質の低下を防止するために、表示画素に、書き込み処理と表示処理とを切り離して実行できる画素あるいはパネル構成を採用している。映像信号の書込み処理を行っている画素であっても、ＥＬ素子には、書込み前の映像信号に基づいて駆動トランジスタから電流が供給できる構成を採用している。
【００２７】
［１．ＥＬ表示装置の構成］
本実施の形態に係るＥＬ表示装置の構成について、図３及び図４を基に説明する。
【００２８】
図３は、実施の形態に係るＥＬ表示装置の構成の一例を示す図である。同図に示すように、本実施の形態に係るＥＬ表示装置１は、ＥＬパネル２９と、ソースドライバＩＣ２２と、ソースＰＣＢ（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ、プリント基板）２６と、ゲートドライバＩＣ２１と、ゲートＰＣＢ２５と、ＴＣＯＮ（制御回路、タイミングコントローラ）２７とを備える。
【００２９】
ゲートドライバＩＣ２１は、ゲートＣＯＦ（Ｃｈｉｐ  ｏｎ  Ｆｉｌｍ、Ｃｈｉｐ  ｏｎ  Ｆｌｅｘｉｂｌｅ）２３に実装されている。また、ソースドライバＩＣ２２は、ソースＣＯＦ２４に実装されている。
【００３０】
また、ソース信号線１８およびゲート信号線１７が形成されたＥＬパネル２９とゲートＣＯＦ２３及びソースＣＯＦ２４とが接続されている。また、ゲートＣＯＦ２３とゲートＰＣＢ２５とが接続され、ソースＣＯＦ２４とソースＰＣＢ２６とが接続されている。
【００３１】
ゲートドライバ回路１２は、通常、複数のゲートドライバＩＣ２１で構成される。また、ソースドライバ回路１４は、複数のソースドライバＩＣ２２で構成される。
【００３２】
なお、ゲートドライバ回路１２は、ゲートドライバＩＣ２１で構成されることに限定されるものではない。たとえば、表示画素１６を構成するトランジスタと同一プロセスで形成された内蔵ゲートドライバ回路であってもよい。また、ソースドライバ回路１４は、ソースドライバＩＣ２２で構成されることに限定されるものではない。たとえば、表示画素１６を構成するトランジスタと同一プロセスで形成された内蔵ソースドライバ回路であってもよい。
【００３３】
ＥＬパネル２９は、行毎に配置された複数のゲート信号線１７と、列毎に配置された複数のソース信号線１８と、表示画面２８（表示部に相当）と、ガラス基板とを備える。表示画面２８は、ゲート信号線１７とソース信号線１８との交差点のそれぞれに行列状に配置された複数の表示画素１６を備える。ガラス基板は、表示画面２８とゲートＣＯＦ２３およびソースＣＯＦ２４とを繋ぐ配線（ゲート信号線１７およびソース信号線１８）が形成されている。
【００３４】
表示画面２８は、映像を表示するための領域であり、複数の表示画素１６は、ユーザーが視認できる位置にマトリクス状に配置されている。
【００３５】
なお、ゲートドライバＩＣ２１、ソースドライバＩＣ２２は、ＣＯＦに実装されているとして説明するが、本実施の形態において、これに限定するものではない。たとえば、ゲートドライバＩＣ２１、ソースドライバＩＣ２２の端子にバンプを形成し、ＥＬパネル２９の端子（ゲート信号線端子、ソース信号線端子）に、ＡＣＦフィルムを介して実装するＣＯＧ（チップ  オン  ガラス）工法でＥＬパネル２９に実装してもよい。
【００３６】
［２．表示画素の構成］
表示画素１６は、Ｒ（赤）Ｇ（緑）Ｂ（青）の３原色のいずれか１つに対応している。ＲＧＢの３つの表示画素１６のセットで、１つの画素が構成されている。同じ画素を構成する複数の表示画素１６は、それぞれ隣接して配置されている。
【００３７】
また、本実施の形態の表示画素１６は、電圧信号の書き込みと、ＥＬ素子の発光とを独立して行うことができる構成となっている。このように構成することにより、１枚のフレームにおいて、ゲート信号線の選択順番がばらばらな状態であっても、表示の切り替えは全ての表示画素１６において同時に行うことが可能になる。このため、本実施の形態のＥＬ表示装置では、２つのフレームが混在して表示されることがなく、映像品質の低下を防止することが可能になる。
【００３８】
図４は、実施の形態に係る表ＥＬパネルの画素構成の一例を示す回路図である。同図に示すように、表示画素１６は、スイッチ用トランジスタ１１ｂ〜１１ｅと、コンデンサ１９ｂおよび１９ａと、駆動トランジスタ１１ａと、ＥＬ素子（発光素子）１５とを備える。
【００３９】
スイッチ用トランジスタ１１ｂ〜１１ｅは、Ｐチャネル型ＭＯＳトランジスタである。スイッチ用トランジスタ１１ｂ〜１１ｅにより、コンデンサ１９ｂに対し電圧信号の書き込みを行う書き込み動作、コンデンサ１９ａあるいは駆動トランジスタ１１ａのゲート端子電圧をリセットするリセット動作、コンデンサ１９ａにコンデンサ１９ｂに書き込まれた電圧信号をコピーするコピー動作、および、ＥＬ素子１５の発光を行う発光動作を行わせることができる。詳細については後述する。
【００４０】
スイッチ用トランジスタ１１ｂは、表示画素１６の選択および非選択を切り替えるスイッチ回路の一例であり、Ｐチャネル型ＭＯＳトランジスタで構成されている。スイッチ用トランジスタ１１ｂは、ゲート信号線１７ｂに印加される選択信号に応じて、ソース信号線１８とノードＮ１との間の導通および非導通を切り替える。
【００４１】
スイッチ用トランジスタ１１ｅは、コンデンサ１９ｂとコンデンサ１９ａとの接続および非接続を切り替えるスイッチ回路の一例であり、ゲート信号線１７ａに印加される信号に応じて、ノードＮ１とノードＮ２との間の導通および非導通を切り替える。
【００４２】
スイッチ用トランジスタ１１ｃは、ゲート信号線１７ｃに印加される信号に応じて、ノードＮ２に電圧Ｖｒｅｆを入力するか否かを切り替える。電圧Ｖｒｅｆは、コンデンサ１９ａを初期化あるいは駆動トランジスタ１１ａを初期化する初期化電圧であり、あるいは、コンデンサ１９ａの端子または駆動トランジスタ１１ａのゲート端子に印加される所定電圧である。
【００４３】
スイッチ用トランジスタ１１ｄは、駆動トランジスタ１１ａとＥＬ素子１５との接続および非接続を切り替えるスイッチ回路の一例であり、ゲート信号線１７ｄに印加される信号に応じて、駆動トランジスタ１１ａによるＥＬ素子１５への駆動電流の供給と非供給とを切り替える。
【００４４】
駆動トランジスタ１１ａは、Ｐチャネル型ＭＯＳトランジスタであり、コンデンサ１９ａに書き込まれた電圧信号の大きさに応じた駆動電流をＥＬ素子１５に供給する。駆動トランジスタ１１ａは、ゲート端子がノードＮ２に、ドレイン端子がＥＬ素子１５のアノード電極にそれぞれ接続され、ソース端子にアノード電圧Ｖｄｄが入力されている。
【００４５】
ＥＬ素子１５は、駆動トランジスタ１１ａから供給される駆動電流に応じて発光する素子である。ＥＬ素子１５は、カソード電極にカソード電圧Ｖｓｓが入力され、アノード電極がスイッチ用トランジスタ１１ｄに接続されている。
【００４６】
コンデンサ１９ｂは、ソースドライバＩＣ２２により電圧信号が書き込まれる書き込み用コンデンサの一例であり、一端がノードＮ１に接続され、他端にリファレンス電圧Ｖｒｅｆが入力される。
【００４７】
コンデンサ１９ａは、コンデンサ１９ｂの電圧信号がコピーされる（コンデンサ１９ｂの電荷を受け付ける）表示用コンデンサの一例であり、一端がノードＮ２に接続され、他端に電圧Ｖｄｄが入力されている。
【００４８】
なお、駆動トランジスタ１１ａおよびスイッチ用トランジスタ１１ｂ〜１１ｅは、薄膜トランジスタ（ＴＦＴ）として説明するが、これに限定するものではない。ＦＥＴ、ＭＯＳ−ＦＥＴ、ＭＯＳトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、ＰＬＺＴ素子などでもよいことは言うまでもない。あるいはこれらを組み合わせて機能する素子であってもよい。
【００４９】
また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。
【００５０】
なお、トランジスタは、ｎ型、ｐ型のトランジスタの両方とも、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を採用することが好ましい。
【００５１】
また、トランジスタは、高温ポリシリコン（ＨＴＰＳ：Ｈｉｇｈ−ｔｅｍｐｅｒａｔｕｒｅ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ)、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ)、連続粒界シリコン（ＣＧＳ：Ｃｏｎｔｉｎｕｏｕｓ  ｇｒａｉｎ  ｓｉｌｉｃｏｎ)、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ、ＩＺＯ)、アモルファスシリコン（ＡＳ：Ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）、赤外線ＲＴＡ（ＲＴＡ：Ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｍｇ）で形成したもののうち、いずれでもよい。
【００５２】
また、図４では、表示画素１６を構成するすべてのトランジスタはｐ型で構成しているが、表示画素１６のトランジスタをｐ型で構成することのみに限定するものではない。ｎ型のみで構成してもよい。また、ｎ型とｐ型の両方を用いて構成してもよい。
【００５３】
また、スイッチ用トランジスタ１１ｂ〜１１ｃは、ｎまたはｐ型のトランジスタに限定するものではなく、たとえば、ｐ型のトランジスタとｎ型のトランジスタの両方を用いて構成したアナログスイッチであってもよい。
【００５４】
また、トランジスタはトップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、ＥＬ素子から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できる。
【００５５】
ゲート信号線１７またはソース信号線１８、もしくはゲート信号線１７およびソース信号線１８の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。これにより、信号線の配線抵抗を低減でき、より大型のＥＬ表示パネルを実現できる。
【００５６】
ゲートドライバＩＣ（回路）が駆動（制御）するゲート信号線１７は、低インピーダンス化することが好ましい。
【００５７】
特に、低温ポリシリコン（ＬＴＰＳ）を採用することが好ましい。低温ポリシリコンは、トランジスタはトップゲート構造であり寄生容量が小さく、ｎ型およびｐ型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができる。なお、銅配線は、Ｔｉ−Ｃｕ−Ｔｉの３層構造を採用することが好ましい。
【００５８】
ゲート信号線１７またはソース信号線１８などの配線は、トランジスタが透明アモルファス酸化物半導体（ＴＡＯＳ）の場合には、Ｍｏ−Ｃｕ−Ｍｏの３層構造を採用することが好ましい。
【００５９】
なお、コンデンサ１９ａおよび１９ｂは、ソース信号線１８またはゲート信号線１７の少なくとも一方にオーバーラップするように（重なるように）形成または配置される。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。
【００６０】
ソース信号線１８およびゲート信号線１７には、絶縁膜あるいはアクリル材料からなる絶縁膜（平坦化膜）が形成されて絶縁され、当該絶縁膜上に画素電極が形成される。
【００６１】
図５は、図３の表示画面２８に、表示画素１６をマトリクス状に配置した構成の説明図である。各表示画素１６のＥＬ素子１５のカソード端子にカソード配線（カソード電極）８２が接続され、カソード電圧Ｖｓｓが印加される。各表示画素１６の駆動トランジスタ１１ａのソース端子にアノード配線（アノード電極）８１が接続され、アノード電圧Ｖｄｄが印加される。ゲート信号線１７ａ〜１７ｄには、ゲートドライバ回路１２が接続され、ソース信号線１８には、ソースドライバ回路１４が接続される。
【００６２】
表示画素１６は、上述した構成とすることにより、電圧信号の書き込みと、ＥＬ素子１５の発光とを独立して行うことができる。詳細な動作については後述する。
【００６３】
［３．ソースドライバＩＣの構成］
図３に示すように、ソースドライバＩＣ２２は、フレキシブルフィルムであるソースＣＯＦ２４に実装されている。ソースドライバＩＣ２２は、ＴＣＯＮ２７からのデータ信号に基づき、ソース信号線１８のそれぞれに、ソース信号線１８に接続された表示画素１６の画素値に対応する電圧値の電圧信号を印加する。ソースＰＣＢ２６は、ソースＣＯＦ２４とＴＣＯＮ２７とを接続するプリント基板である。
【００６４】
ソースドライバＩＣ２２は、内部にガンマ回路（図示せず）、入力された差動信号の復号化回路（図示せず）、２段のラッチ回路（図示せず）、出力バッファ回路（図示せず）、遅延回路（図示せず）などを有する。
【００６５】
［４．ゲートドライバＩＣの構成］
図３に示すように、ゲートドライバＩＣ２１は、フレキシブルフィルムであるゲートＣＯＦ２３に実装されている。ゲートドライバＩＣ２１は、ＴＣＯＮ２７により選択されたゲート信号線１７に対し、当該ゲート信号線１７に接続された表示画素１６のスイッチ用トランジスタ１１ｂ〜１１ｅをオン状態にする電圧値の選択信号を印加する。また、ゲートドライバＩＣ２１は、ＴＣＯＮ２７により選択されなかった（非選択の）ゲート信号線１７のそれぞれに対し、当該ゲート信号線１７に接続された表示画素１６のスイッチ用トランジスタをオフ状態にする電圧値の非選択信号を印加する。
【００６６】
なお、非選択信号をオフ信号またはオフ電圧と表現することがある。また、選択信号をオン信号またはオン電圧と表現することがある。また、動作電圧と呼ぶこともある。
【００６７】
本実施の形態に係るゲートドライバＩＣ２１は、選択信号を印加するゲート信号線１７ａ〜１７ｄを任意の順番で指定できるように構成されている。
【００６８】
図６は、ゲートドライバＩＣ２１の構成の一例を示すブロック図である。ゲートドライバＩＣ２１は、図６に示すように、４つのデコーダ・出力回路３１１ａ〜３１１ｄを備えている。
【００６９】
なお、本実施の形態では、４つのデコーダ・出力回路３１１ａ〜３１１ｄを備えているとして説明するが、これに限定するものではない。図６に示すゲートドライバＩＣ２１では、図４の１画素４ゲート信号線の画素回路に対応することを想定して図示している。１画素２ゲート信号線の画素回路であれば、２つのデコーダ・出力回路を内蔵したゲートドライバ回路を構成すればよい。
【００７０】
また、１画素４ゲート信号線の画素回路の表示パネルであり、偶数画素行と奇数画素行を千鳥引出しする場合は、２つのデコーダ・出力回路を内蔵したゲートドライバ回路を画面の左右に配置すればよい。
【００７１】
デコーダ・出力回路３１１ａは、出力端子ＶｏｕｔＡを担当し、デコーダ・出力回路３１１ｂは、出力端子ＶｏｕｔＢを担当する。デコーダ・出力回路３１１ｃは、出力端子ＶｏｕｔＣを担当し、デコーダ・出力回路３１１ｄは、出力端子ＶｏｕｔＤを担当する。
【００７２】
出力端子ＶｏｕｔＡには、ゲート信号線１７ａが接続され、出力端子ＶｏｕｔＢには、ゲート信号線１７ｂが接続されている。出力端子ＶｏｕｔＣには、ゲート信号線１７ｃが接続され、出力端子ＶｏｕｔＤには、ゲート信号線１７ｄが接続されている。
【００７３】
ハイインピーダンス端子ＨｉＺ端子は、Ｈレベルとすることにより、Ｖｏｕｔ端子がハイインピーダンスとなり、Ｖｏｕｔ端子と接続されたゲート信号線１７とゲートドライバＩＣ２１とを切り離すことができる。ハイインピーダンス端子ＨｉＺ端子は、Ｌレベルとすることにより、Ｖｏｕｔ端子からオン電圧またはオフ電圧が出力できるようになる。ハイインピーダンス端子ＨｉＺ端子は、ゲートドライバＩＣ２１内でプルダウンされている。
【００７４】
各デコーダ・出力回路３１１ａ〜３１１ｄあるいはゲートドライバＩＣ２１に接続されたＶｏｎ端子（ＶｏｎＡ、ＶｏｎＢ、ＶｏｎＣ、ＶｏｎＤ）には、独立してオン電圧Ｖｏｎが印加できるように構成されている。なお、オン電圧（Ｖｏｎ）とは、スイッチ用トランジスタ１１ｂ〜１１ｅをオンさせる電圧であり、オフ電圧（Ｖｏｆｆ）とは、スイッチ用トランジスタ１１ｂ〜１１ｅをオフさせる電圧である。したがって、出力端子ＶｏｕｔＡには、ＶｏｎＡ端子に印加されたオン電圧が出力され、出力端子ＶｏｕｔＢには、ＶｏｎＢ端子に印加されたオン電圧が出力され、出力端子ＶｏｕｔＣには、ＶｏｎＣ端子に印加されたオン電圧が出力され、出力端子ＶｏｕｔＤには、ＶｏｎＤ端子に印加されたオン電圧が出力される。
【００７５】
図４及び後述する図３４などに示されたＥＬ表示装置の画素回路は、多数のトランジスタで構成される。各トランジスタに必要なオン電圧が異なる場合が多い。本実施の形態におけるゲートドライバＩＣ２１では、各出力回路から異なるオン電圧またはオフ電圧を出力できるように構成している。たとえば、スイッチ用トランジスタ１１ｄは他のトランジスタよりも高いオン電圧が必要である。
【００７６】
各デコーダ・出力回路３１１ａ〜３１１ｄあるいはゲートドライバＩＣ２１にはＶｏｆｆ端子が接続されており、オフ電圧Ｖｏｆｆが印加できるように構成されている。オフ電圧Ｖｏｆｆは、４つのデコーダ・出力回路で共通としている。なお、オフ電圧を共通にすることに限定するものではなく、出力回路で異なるように構成してもよい。
【００７７】
なお、オン電圧（Ｖｏｎ）とは、スイッチ用トランジスタ１１ｂ〜１１ｅをオンさせる電圧であり、オフ電圧（Ｖｏｆｆ）とは、スイッチ用トランジスタ１１ｂ〜１１ｅをオフさせる電圧である。
【００７８】
ゲートドライバＩＣ２１は、チップセレクトＣＳ端子を有する。チップセレクトＣＳ端子は、ロジック電圧により動作する設定端子である。チップセレクトＣＳ端子に印加されるロジック電圧がＨレベルの時、該当ゲートドライバＩＣ２１が有効となり、出力ピン選択データＰｄａｔ端子により選択された、ゲート出力端子Ｖｏｕｔからゲート信号線１７に、スイッチ用トランジスタ１１ｂ〜１１ｅをオンさせるオン電圧が出力される。チップセレクトＣＳ端子に印加されるロジック電圧がＬレベルの時、該当ゲートドライバＩＣ２１は非選択となり、すべてのゲート出力端子Ｖｏｕｔからゲート信号線１７に、スイッチ用トランジスタ１１ｂ〜１１ｅをオフさせるオフ電圧が出力される。
【００７９】
したがって、ＣＳ端子の制御により、複数のゲートドライバＩＣ２１から任意のゲートドライバＩＣ２１を選択し、動作あるいは非動作を制御することができる。
【００８０】
ピン選択端子Ｐｄａｔ（ＰｄａｔＡ、ＰｄａｔＢ、ＰｄａｔＣ、ＰｄａｔＤ）は、８端子から構成されている。つまり、８ビットであり、８端子に印加されたロジック信号により、出力Ｖｏｕｔ（ＶｏｕｔＡ、ＶｏｕｔＢ、ＶｏｕｔＣ、ＶｏｕｔＤ）の１８０本から１本を選択し、選択したＶｏｕｔ端子にオン電圧を出力し、他のＶｏｕｔ端子にオフ電圧を出力する。
【００８１】
ピン選択端子Ｐｄａｔには、パラレルの信号ｎ（ｂｉｔ）（ｎは、２以上の整数）が印加され、少なくとも、ｎ＋１の出力Ｖｏｕｔから１つ以上の出力Ｖｏｕｔである選択電圧が出力される。
【００８２】
本実施の形態における出力端子ＶｏｕｔＡ、ＶｏｕｔＢ、ＶｏｕｔＣ、ＶｏｕｔＤは、各１８０本としているのは一例であり、これに限定するものではない。また、ＰｄａｔＡ、ＰｄａｔＢ、ＰｄａｔＣ、ＰｄａｔＤを８端子としているのも一例であり、これに限定するものではない。Ｐｄａｔ端子が８端子（８ビット）であれば、２の８乗で２５６端子を選択できる。Ｖｏｕｔ（ＶｏｕｔＡ、ＶｏｕｔＢ、ＶｏｕｔＣ、ＶｏｕｔＤ）は、各２５６本まで選択可能である。
【００８３】
全オン端子（ＡＯＮ）は、各デコーダ・出力回路３１１ａ〜３１１ｄにおいて、各すべての出力端子Ｖｏｕｔ端子にオン電圧を出力されるように制御するロジック端子である。
【００８４】
全オン端子ＡＯＮＡは、デコータ・出力回路３１１ａを担当し、全オン端子ＡＯＮＢは、デコータ・出力回路３１１ｂを担当する。全オン端子ＡＯＮＣは、デコータ・出力回路３１１ｃを担当し、全オン端子ＡＯＮＤは、デコータ・出力回路３１１ｄを担当する。
【００８５】
たとえば、デコーダ・出力回路３１１ａの全オン端子ＡＯＮＡをＨレベルに設定すると、ＶｏｕｔＡ１〜ＶｏｕｔＡ１８０には、オン電圧が出力される。デコーダ・出力回路３１１ｄの全オン端子ＡＯＮＤをＨレベルに設定すると、ＶｏｕｔＤ１〜ＶｏｕｔＤ１８０には、オン電圧が出力される。したがって、ＶｏｕｔＤが担当するゲート信号線１７ｄに接続されたトランジスタ１１ｄは動作状態（オン状態）となる。
【００８６】
表示画面２８がＶｏｕｔＡ〜ＶｏｕｔＤと接続されている場合、デコーダ・出力回路３１１ａ〜３１１ｄの全オン端子ＡＯＮＡ〜ＡＯＮＤをＨレベルに設定すると、表示画面２８を一括して制御することができる。
【００８７】
デコーダ・出力回路３１１ａの全オン端子ＡＯＮをＬレベルに設定すると、Ｖｏｕｔ１〜Ｖｏｕｔ１８０から出力されるオン電圧、オフ電圧は、Ｐｄａｔ端子のロジック信号に基づいて設定される。なお、この時、イネーブル端子ＥＮは、Ｈレベルに設定しておく必要がある。イネーブル端子ＥＮをＬレベルに設定すると、すべてのＶｏｕｔ端子（Ｖｏｕｔ１〜Ｖｏｕｔ１８０）からオフ電圧が出力される。
【００８８】
デコーダ・出力回路３１１ｄのイネーブル端子ＥＮをＨレベルにすると、Ｐｄａｔ端子のロジック信号が有効となり、該当するＶｏｕｔ端子（Ｖｏｕｔ１〜Ｖｏｕｔ１８０のいずれか）からオン電圧が出力される。デコーダ・出力回路３１１ｄのイネーブル端子ＥＮをＬレベルにすると、Ｐｄａｔ端子のロジック信号が無効となり、すべてのＶｏｕｔ端子（Ｖｏｕｔ１〜Ｖｏｕｔ１８０）からオフ電圧が出力される。
【００８９】
なお、ＡＯＮ、Ｐｄａｔ、ＥＮ端子のロジック印加により、出力変更はＣＬＫ端子（ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、ＣＬＫＤ）のクロック信号の立ち上りタイミングに同期する。ただし、通常、ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、ＣＬＫＤ端子は電気的に短絡され、デコータ・出力回路３１１ａ、３１１ｂ、３１１ｃ、３１１ｄは共通にして使用される。
【００９０】
デコーダ・出力回路３１１ａ〜３１１ｄは、１８０本のゲート信号線１７のうち、Ｐｄａｔによって指定されたゲート信号線１７に電圧Ｖｏｎを印加し、その他のゲート信号線１７に電圧Ｖｏｆｆを印加する。
【００９１】
図７は、複数のゲートドライバＩＣ２１が接続された構成を示す図である。チップセレクトＣＳＡ端子をＨにすることにより、ゲートドライバＩＣ２１ａが選択される。チップセレクトＣＳＢ端子をＨにすることにより、ゲートドライバＩＣ２１ｂが選択される。
【００９２】
チップセレクトＣＳＡ端子をＨに設定し、ＰｄａｔＡ端子で、オン電圧を印加するゲート信号線１７ａを指定することにより、該当するゲート信号線１７ａにオン電圧が印加され、他のゲート信号線１７ａにオフ電圧が印加される。
【００９３】
ＰｄａｔＢ端子で、オン電圧を印加するゲート信号線１７ｂを指定することにより、該当するゲート信号線１７ｂにオン電圧が印加され、他のゲート信号線１７ｂにオフ電圧が印加される。
【００９４】
ＰｄａｔＣ端子で、オン電圧を印加するゲート信号線１７ｃを指定することにより、該当するゲート信号線１７ｃにオン電圧が印加され、他のゲート信号線１７ｃにオフ電圧が印加される。
【００９５】
ＰｄａｔＤ端子で、オン電圧を印加するゲート信号線１７ｄを指定することにより、該当するゲート信号線１７ｄにオン電圧が印加され、他のゲート信号線１７ｄにオフ電圧が印加される。
【００９６】
なお、ＰｄａｔＡ＝０では、すべてのゲート信号線１７ａは、オフ電圧の設定となる。ＰｄａｔＡ＝１の時に、１番目のゲート信号線１７ａがオン設定となり、他のゲート信号線１７ａはオフ設定となる。同様に、ＰｄａｔＢ＝０では、すべてのゲート信号線１７ｂは、オフ電圧の設定となる。ＰｄａｔＣ＝０では、すべてのゲート信号線１７ｃは、オフ電圧の設定となる。ＰｄａｔＤ＝０では、すべてのゲート信号線１７ｄは、オフ電圧の設定となる。
【００９７】
オン電圧を印加するＶｏｎ端子は、複数のゲートドライバＩＣ２１で共通に設定されている。また、オフ電圧を印加するＶｏｆｆ端子は、複数のゲートドライバＩＣ２１で共通に設定されている。
【００９８】
全オン端子ＡＯＮ端子（ＡＯＮＡ、ＡＯＮＢ、ＡＯＮＣ、ＡＯＮＤ）は複数のゲートドライバＩＣ２１で共通に設定されている。たとえば、ＡＯＮＡ端子をＨにすることにより、ＶｏｕｔＡ端子からオン電圧が出力される。ＶｏｕｔＡ端子にゲート信号線１７ａが接続されていれば、表示画面２８のすべてのゲート信号線１７ａにオン電圧が出力される。たとえば、図４及び図３４の画素回路では、表示画面２８のスイッチ用トランジスタ１１ｅがオンされる。
【００９９】
同様に、ＡＯＮＢ端子をＨにすることにより、ＶｏｕｔＢ端子からオン電圧が出力される。ＶｏｕｔＢ端子にゲート信号線１７ｂが接続されていれば、表示画面２８のすべてのゲート信号線１７ｂにオン電圧が出力される。なお、図４の画素構成では、ゲート信号線１７ｂに接続されたスイッチ用トランジスタ１１ｂは映像信号を表示画素１６に印加するトランジスタである。したがって、本実施の形態における駆動方式では、ゲート信号線１７ｂは、ソースドライバ回路１４と同期して、１つの画素行を選択し、映像信号を表示画素１６に印加する。したがって、ＡＯＮＢ端子はＬレベルに設定して使用される。
【０１００】
ＡＯＮＣ端子をＨにすることにより、ＶｏｕｔＣ端子からオン電圧が出力される。ＶｏｕｔＣ端子にゲート信号線１７ｃが接続されていれば、表示画面２８のすべてのゲート信号線１７ｃにオン電圧が出力される。たとえば、図４及び図３４の画素回路では、表示画面２８のスイッチ用トランジスタ１１ｃがオンされる。
【０１０１】
ＡＯＮＤ端子をＨにすることにより、ＶｏｕｔＤ端子からオン電圧が出力される。ＶｏｕｔＤ端子にゲート信号線１７ｄが接続されていれば、表示画面２８のすべてのゲート信号線１７ｄにオン電圧が出力される。
【０１０２】
ＥＮ端子がＨであれば、Ｐｄａｔ端子によりゲート信号線の選択が有効になる。ＥＮ端子がＬであれば、Ｐｄａｔ端子によりゲート信号線の選択が無効になり、すべてのゲート信号線にはオフ電圧が出力される。
【０１０３】
ＣＬＫ端子に印加されたクロックにより、Ｐｄａｔ端子に印加されたデータがラッチされてゲートドライバＩＣ２１に入力される。
【０１０４】
［５．ＴＣＯＮ（制御回路、タイミングコントローラ）の構成］
理解を容易にするために、輝度あるいは電圧差として表現するが、輝度あるいは電圧差は、電圧あるいは電位差に対応する。また、電流も電圧で表現することができる。したがって、輝度および電流は電圧に置き換えることができる。また、輝度、電流あるいは電圧は、電力に変換することができる。
【０１０５】
ソースドライバ回路１４から出力される信号は電圧であり、電圧が画素に書き込まれ、駆動トランジスタ１１ａで電流に変換され、この電流がＥＬ素子１５に流れ、当該電圧に対応した輝度でＥＬ素子１５が発光する。なお、先にも記述したように、ソースドライバから出力される信号は電圧に限定されるものではない。たとえば、電流であってもよい。
【０１０６】
ソースドライバ回路１４から出力される電圧は、一定の変換係数あるいは変換式もしくは変換テーブルなどの手段で変換されて、表示画素１６のＥＬ素子１５に印加され、輝度（あるいは光束量）となる。また、電位差（電圧差）は一定の変換係数あるいは変換式もしくは変換テーブルなどの手段で変換されて電圧差となる。
【０１０７】
なお、変換係数等は、Ｒ、Ｇ、Ｂのそれぞれの画素のＥＬ素子の効率を考慮して設定してもよいことは言うまでもない。
【０１０８】
ＴＣＯＮ２７は、上述した表示画素１６の各動作の制御、および、１フレームにおける書き込みの順序の決定を行う。
【０１０９】
図８は、ＴＣＯＮ２７の機能的な構成の一例を示すブロック図である。なお、図８では、本実施の形態を説明するのに必要な構成のみを記載し、その他の構成については省略している。ＴＣＯＮ２７は、図８に示すように、電位差算出部２３１と、並び替え部２３２と、ゲートドライバ制御部２３３と、ソースドライバ制御部２３４とを備える。各部の詳細な動作については、後述する。
【０１１０】
なお、ＴＣＯＮ２７は、本実施の形態では、専用のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）により構成されている場合を例に説明するが、これに限るものではない。ＴＣＯＮ２７は、例えば、マイクロプロセッサ（ＭＰＵ）、ＲＯＭ、ＲＡＭなどから構成されるコンピュータシステムあるいは電子回路で構成されていても構わない。この場合は、マイクロプロセッサが、上述した各動作を実行させるためのコンピュータプログラムに従って動作することにより、上述した各動作を実現できる。
【０１１１】
［６．書き込み動作］
ＴＣＯＮ２７は、ソースドライバＩＣ２２の出力電力を小さくするため、書き込み順序が、連続する２つの行の間の電圧信号の差（以下、適宜「電圧差」と略称する）が小さくなるように、書き込み順序を並び替える。上述したように、ソースドライバＩＣ２２の出力電力Ｐｓは、ＣＶ２Ｆで規定される。つまり、ソースドライバＩＣ２２の出力電力Ｐｓあるいはその大きさもしくは大きさ割合は、Ｖに対応する電圧信号の差の２乗に応じて決まる。電圧信号の差が小さくなるように書き込みの順序を並び替えることで、ソースドライバＩＣ２２の出力電力Ｐｓを小さくすることができる。
【０１１２】
具体的には、先ず、本実施の形態では、電位差算出部２３１は、行単位で書き込みの順序を設定するための指標値を算出する。指標値は、各行の電圧を示している。ここでは、指標値として、電圧信号の２乗の合計値（＝Σｋ＝１〜ｍ（Ｌｕｍａ（ｋ））２、ｋは整数、ｍは１行に含まれる画素の数、Ｌｕｍａ（ｋ）はｋ列の表示画素１６に対応する電圧信号が示す電圧値）を算出する。これを全ての画素行について求める。
【０１１３】
図９Ａは、１１画素行分の表示画素１６を示す図であり、図９Ｂは、１１画素行の指標値を例示した図である。ここでは、この１１画素行について並び替えを行う場合を例に説明する。図９Ａには、画素行１〜画素行１１を示している。図９Ｂの左列には、画素行１〜画素行１１の上記指標値が、それぞれ、２３、１７、１、５、１９、２、１５、２９、７、１８、２であることが示されている。また、図９Ｂの中列には、並び替え前の書き込みの順番である書込み順番１（入れ替え前）が示されており、１行目から順に順番が割り当てられている。
【０１１４】
ＴＣＯＮ２７の並び替え部２３２は、上記指標値を昇順に並び替え、並び替えた順に書き込み順序を設定する。図２４Ｂの右列には、並び替え後の書き込みの順序である書き込み順２（入れ替え後）が示されている。この書き込み順２では、書込み順は、３行目、６行目、１１行目、４行目、９行目、７行目、２行目、１０行目、５行目、１行目、８行目の順となっている。
【０１１５】
並び替え部２３２によりなされた書き込み順２のように、映像信号を印加する画素行の順番を入れ替えることにより、ソースドライバＩＣ２２（ソースドライバ回路１４）から出力する映像信号の振幅差が小さくなる。
【０１１６】
このように、「書込み順番１（入れ替え前）」では、電圧２乗値の合計の値が、２３→１７→１→５→１９→２→１５→２９→７→１８→２であるのに対して、「書込み順番２（入れ替え後）」では、電圧２乗値の合計の値が、１→２→２→５→７→１５→１７→１８→１９→２３→２９となり、値の変化量が小さくなる。これにより、ソースドライバＩＣ２２（ソースドライバ回路１４）が出力する電力が減少し、ソースドライバＩＣ２２（ソースドライバ回路１４）の発熱、過熱が抑制される。
【０１１７】
図２に図示したように、隣接した画素行が白黒表示の横ストライプ画像では、従来の駆動方式では、図２の右端のグラフに示すように、１水平走査期間（１画素行選択期間）ごとに、ソース信号線１８の振幅電圧はＳｍａｘとＳｍｉｎ間で変化する。したがって、ソースドライバ回路１４（ソースドライバＩＣ２２）がソース信号線１８に供給する電力は非常に大きく、ソースドライバ回路１４が過熱する。
【０１１８】
ソースドライバ回路１４（ソースドライバＩＣ２２）の過熱は、ＥＬパネル２９を過熱することになり、ＥＬ素子１５の寿命低下、表示画像の色ムラなどの発生を招く。
【０１１９】
図１０は、実施の形態に係る書き込み順序を説明する図である。具体的には、図２に示されたフレームの書き込み順序を、本実施の形態の方法で並び替えた場合におけるソースドライバＩＣ２２の映像信号（出力電圧）を示す図である。図１０に示された書き込み順序では、まず、最大電圧Ｓｍａｘが印加される各画素行を順次選択して、当該各画素行に電圧を印加する。そして次に、最小電圧Ｓｍｉｎが印加される各画素行を順次選択して、当該各画素行に電圧を印加する。したがって、各画素行に電圧が印加される順番は、図１０のようになる。ここで、表示パネルの表示画面２８の表示は、図２における表示と同様となる。
【０１２０】
図１０における書き込み順序では、図２における書き込み順序と比べ、出力電圧の電圧差が生じるのは、画素行１６ｂに電圧が書き込まれる時だけであり、ソースドライバＩＣ２２に必要とされる駆動能力を飛躍的に下げることができ、また、発熱量も低減させることができる。
【０１２１】
図１０に示すように、まず、白画素表示の画素行が選択され、次に黒表示の画素行が選択される。したがって、選択画素行は、１６ａ→１６ｃ→１６ｅ→１６ｇ→１６ｉ→１６ｋ→・・・→１６ｂ→１６ｄ→１６ｆ→１６ｈ→１６ｊ→・・・・となる。そのため、ソースドライバ回路１４が出力する映像振幅電圧は、ほとんど変化がない。
【０１２２】
したがって、ソースドライバ回路１４がソース信号線１８に供給する電力は非常に小さくなる。よって、ソースドライバ回路１４の過熱はなく、ＥＬパネル２９を過熱することもなく、ＥＬ素子１５の寿命低下、表示画像の色ムラなどの発生も抑制できる。
【０１２３】
図９Ａ及び図９Ｂに示された実施の形態１に係る書き込み順序では、各画素行の各画素に印加される電圧から画素行の電圧２乗値の合計を求め、求めた画素行の各画素に印加される電圧から画素行の電圧２乗値の合計の差に基づいて、選択する画素行の順番を設定するものである。しかしながら、本開示の駆動方式は、これに限定されるものではない。ソースドライバＩＣ２２の電力は、各ソース信号線１８の振幅電圧差から求められた値の総和である。１つのソース信号線１８は、１つの画素列の画素が接続されている。たとえば、表示画像によっては、ｋ列目のソース信号線１８では、画素行１２番目→画素行１番目→画素行３番目→画素行８番目→画素行１１番目→・・・・・と選択することが最も電力が小さくなるが、（ｋ＋１）列目のソース信号線１８では、画素行１番目→画素行８番目→画素行７番目→画素行１２番目→画素行２番目→・・・・・と選択することが最も電力が小さくなる場合がある。
【０１２４】
図１１は、実施の形態の変形例に係る駆動方式を説明する図である。図１１において、任意の画素行である表示画素１６（ｋ、１）＝１７、表示画素１６（ｋ、２）＝２、表示画素１６（ｋ、３）＝１０、表示画素１６（ｋ、４）＝１０８、表示画素１６（ｋ、５）＝５４、表示画素１６（ｋ、６）＝６７なる指標値が設定されているとする。また、任意の画素行である表示画素１６（ｍ、１）＝１、表示画素１６（ｍ、２）＝５、表示画素１６（ｍ、３）＝１７、表示画素１６（ｍ、４）＝１１９、表示画素１６（ｍ、５）＝１１０、表示画素１６（ｍ、６）＝３２なる指標値が設定されているとする。
【０１２５】
なお、説明を容易にするため各画素の指標値は、電圧振幅の差の２乗などソースドライバＩＣ２２の各ソース信号線１８が出力する電力に換算した指標値とする。つまり、２つの指標値の差が、電力あるいは発熱量に対応する（あるいは基づく）として説明をする。
【０１２６】
１本のソース信号線１８は、１つの画素列に属する表示画素１６が接続されている。任意の表示画素１６に印加される電圧の指標値と、他の表示画素１６に印加される電圧の指標値との差が最も小さくなるように表示画素１６への書き込み順序を選択することにより、ソースドライバＩＣ２２の発熱量は最低となる。しかし、ゲートドライバＩＣ２１は、１つの画素行を選択する。したがって、ソースドライバ回路１４が出力する映像電圧は、ゲートドライバ回路１２が選択する画素行に揃える必要がある。
【０１２７】
現時点で、ゲートドライバ回路１２が選択している画素行をｋ画素行目とした場合、ソースドライバ回路１４の出力電力が小さくなるように、ゲートドライバ回路１２が選択する画素行を選ぶ必要がある。選択する画素行は、現在映像を書き換えているフレームで、未だ選択されていない画素行である。この選択されていない画素行をｍ画素行目とする。
【０１２８】
１本のソース信号線１８は、１つの画素列の表示画素１６が接続されている。したがって、表示画素１６（ｋ，１）と表示画素１６（ｍ，１）との演算、表示画素１６（ｋ，２）と表示画素１６（ｍ，２）との演算、表示画素１６（ｋ，３）と表示画素１６（ｍ，３）との演算、表示画素１６（ｋ，４）と表示画素１６（ｍ，４）との演算、表示画素１６（ｋ，５）と表示画素１６（ｍ，５）との演算、表示画素１６（ｋ，６）と表示画素１６（ｍ，６）との演算、・・・・を行う。
【０１２９】
なお、ｍ画素行目とは、現在映像を書き換えているフレームで、未だ選択されていない複数の画素行である。ｋ画素行目とｍ画素行目の各画素間で指標値の差を求め、画素行の各表示画素間の指標値の差を総和する。
【０１３０】
一例として、図１１では、指標値の差は、１画素列目（１７−１）＋２画素列目（５−２）＋３画素列目（１７−１０）＋４画素列目（１１９−１０８）＋５画素列目（１１０−５４）＋６画素列目（６７−２２）＝１６＋３＋７＋１１＋５６＋４５＝１３８となる。
【０１３１】
以上のように、現在選択しているｋ画素行目と、任意のｍ画素行目の指標値を比較演算して指標値の差の総和を求め、指標値の差の総和が最も小さくなるｍ画素行目を求める。これにより、ゲートドライバ回路１２は、ｍ画素行目を選択するとともにソースドライバ回路１４からｍ画素行目の映像信号を出力する。
【０１３２】
次の水平走査期間では、前述のｍ画素行目をｋ画素行目とし、現在映像を書き換えているフレームで、未だ選択されていない次のｍ画素行を求めるための演算を行う。
【０１３３】
選択する画素行の順番を入れ替えるために、ゲートドライバ制御部２３３は、ゲートドライバＩＣ２１（ゲートドライバ回路１２)が選択する（オン電圧を印加する）ゲート信号線１７を制御する。ＴＣＯＮ２７は、ゲートドライバ回路１２のＰｄａｔを制御する。
【０１３４】
図１１に示すように、各ソース信号線１８に接続された画素間ごとの電圧差（映像信号電圧差）を求める必要がある。画素間ごとの電圧差を画素行で総和し、求めた総和の大小関係を求め、選択する画素行の順番を求める。なお、第１の画素行および第２の画素行における画素の電圧差は、画素行数がｎ画素行存在すれば、（ｎ−１）の組み合わせがある。組み合わせ演算は、メモリに格納されたデータを用いて演算処理すれば求めることができる。
【０１３５】
図１２は、書き込み順序の並び替え前における各画素行の指標値を示すグラフである。ただし、図１２では、理解を容易にするため、各画素行の指標値（電圧振幅差に相当する値）を１指標値として縦軸値に表現している。
【０１３６】
横軸は書き込みの順序を示す軸である。１画面が、２１６０画素行で構成される場合は、１〜２１６０となる。図１２では、図示を容易にするため、また、理解を容易にするため、画素行数を１２画素行とし、１〜１２番目までを表現している。
【０１３７】
従来の駆動方式では、１画素行目から１２画素行目に順番に映像信号電圧を印加する。したがって、ソースドライバＩＣ２２が出力する映像信号電圧の変化は大きく、ソースドライバＩＣ２２は過熱する。
【０１３８】
図１３は、実施の形態に係る書き込み順序の並び替え後における各画素行の指標値を示すグラフである。図１３において、縦軸は指標値を示す軸であり、横軸は書き込みの順序を示す軸である。但し、横軸に付した数値は、棒グラフが何番目の画素行に対応するかを示す値である。
【０１３９】
図１３のグラフでは、図１２のグラフと比較して、書き込みの順序が連続する２つの画素行間で、指標値の差が小さくなっている。指標値の差が小さいとは、ソースドライバＩＣ２２の出力電力が小さくなることを意味する。上述したように、ソースドライバＩＣ２２の出力電力は、ＣＶ２Ｆで規定され、出力電圧の差Ｖの２乗に比例する。書き込みの順序を並び替えることにより、図１３に示すように、出力電圧の差Ｖを小さくすることができ、ソースドライバＩＣ２２の出力電圧を低減することが可能になる。図１３における書き込み順序によれば、映像振幅電圧の変化量が小さくなるように、選択する画素行を制御する。したがって、ソースドライバＩＣ２２が出力する映像信号電圧の変化は小さく、ソースドライバＩＣ２２が過熱することはない。また、図１３に示すように、書込み画像１では、映像振幅電圧が高い画素行から低い画素行を選択し、書込み画像２では、映像振幅電圧が低い画素行から高い画素行を選択する。
【０１４０】
以上のように駆動することにより、駆動電力を低減することができる。つまり、各フレーム（書込み画像）間においても、映像信号電圧の差が小さくなるように書込み画素行を選択する。
【０１４１】
なお、図１３では、書き込み順序を、指標値を降順に（大さい方から順に）並び替える場合を例示したが、指標値を昇順に（小さい方から順に）並び替えても構わない。
【０１４２】
映像信号電圧は、ＴＣＯＮ２７などに内蔵されるフレームメモリに記憶される。フレームメモリに記憶されたデータを用いて、画素行の電圧値を求める。
【０１４３】
簡易的には、各画素に印加される映像信号の電圧値を、各画素行で総和し、総和した値で、選択する画素行の選択順番を求める。画素行は、ゲートドライバＩＣ２１で選択される。たとえば、図９Ｂの左列において、２３、１７、１、５、１９・・・・・１８、２が各画素行の電圧の総和の場合、図９Ｂの右列のように、３、６、１１、４、７、・・・・・、１、８画素行目を順次選択し、各画素行の画素にソースドライバから映像信号電圧を印加する。
【０１４４】
ソースドライバ回路１４の電力を低減させるには、書き込む画素行の順番を入れ替えることで実現できる。各ソース信号線に接続された画素間ごとの電圧差（映像信号電圧差）を求めることが最も高精度の実現手段である。しかし、この場合、演算数量が大きくなる。書き込む画素行を選択するには、例えば、各画素行の代表値（たとえば、奇数画素列、偶数列画素列、１６の倍数の画素列の指標値など）を比較し、画素行の各指標値（演算値）差が最小となるように、画素行の順番を求めることにより演算数量を削減できる。
【０１４５】
図１４及び図１５は、それぞれ、表示画面２８に表示される画像の一例を示す図である。
【０１４６】
図１４に示すように、画面の上下方向に滑らかに画素行に印加する映像信号電圧が変化する表示画像（縦ランプ画像）では、１画素行目から最終画素行目、あるいは最終画素行目から１画素行目に、順次画素行が書き換えられるため、本実施の形態における駆動方式を実施しても画像が書き換えられる際の違和感は発生しない。
【０１４７】
一方、図１５に示すようなフレーム画像において、書き込み順序を、例えば、輝度値合計の小さい方から順に並び替えるとする。この場合、最初に比較的暗い領域Ｂの映像信号電圧が書き込まれ、次に、中間の明るさの領域Ｃの映像信号電圧が、最後に、比較的明るい領域Ａ映像信号電圧が書き込まれる。本実施の形態に係る書き込み順序によれば、領域Ｂ、Ｃ、Ａの順に書き換えられる。
【０１４８】
なお、「領域Ｂ、Ｃ、Ａの順に書き換えられる」とは、理解を容易にするための概念的な表現である。本開示のＥＬ表示装置の駆動方法では、画素行または各画素の画素間で、電圧差が小さくなるように、画素行を選択する。したがって、Ａ、Ｂ、Ｃの各領域において、画面の上下方向あるいは下上方向に順次に画素行が選択されるものではない。ただし、実現の容易性から、Ａ、Ｂ、Ｃの各領域において、画面の上下方向あるいは下上方向に順次に選択される場合も本発明の範疇である。たとえば、領域Ａの一部の画素行を書き込み、次に領域Ｃの一部の画素行を書き込み、また、領域Ａの残りの一部の画素行を書き込むという場合もあることは言うまでもない。
【０１４９】
ここで、本実施の形態に係る画素回路のように電圧信号の書き込みと映像の表示とを独立して行える回路ではなく、独立して行えない表示画素を用いた場合、１画面上に２つのフレームが混在して表示される期間が生じる。
【０１５０】
図１５の表示画像では、Ａ領域は比較的明るい画素あるいは画素行が多く、Ｂ領域は比較的暗い画素あるいは画素行が多く、Ｃ領域は比較的中間階調の画素あるいは画素行が多い。そのため、本実施の形態における駆動方式を実施した際、Ａ領域の画像が書き換えられ、次にＣ領域の画像が書き換えられ、次にＢ領域の画像が書き換えられる。そのため、画像が書き換えられる領域が急に変化することがあるため、画像が書き換えられる際に違和感が発生する。
【０１５１】
図１６は、従来の駆動方式において表示画像が書き換えられている状態を説明する図である。なお、表示画像の順序は、フレーム（表示画像）Ａ→フレーム（表示画像）Ｂ→フレーム（表示画像）Ｃとする。
【０１５２】
図１６に示すように、まず、表示画面２８には、フレームＡの画像が表示されている。次に、表示画面２８の上部より、フレームＢの画像が順次表示されていく（Ａ１）。フレームＡの画像がフレームＢの画像に書き換えられると、次に、表示画面２８の上部より、フレームＣの画像が順次表示されていく（Ａ２）。Ａ１およびＡ２は、実際に画面上に表示される映像の状態を示している。図１６に示された従来の駆動方式による表示画像は、電圧信号の書き込みと映像の表示とを独立して行えず、かつ、各画素行を上から順に（画素行１から順に）下方に向かって選択する場合を例示している。
【０１５３】
この場合、１画面上に２つのフレームが混在して表示されている。Ａ１のように、フレームＡからフレームＢに切り替わるときは、画面上部分に次のフレームＢの映像が、画面下部分に現在のフレームＡの映像が混在して表示される。Ａ２のように、フレームＢからフレームＣに切り替わるときは、画面上部分に次のフレームＣの映像が、画面下部分に現在のフレームＢの映像が混在して表示される。
【０１５４】
このように、従来の駆動方式では、書き換えられていく画像表示と、表示される画像表示とは同一である。つまり、画像が書き換えられる画素行は、画像が書き換えられると同時に視覚的に見えるように駆動される。
【０１５５】
図１７は、実施の形態に係るＥＬ表示装置の駆動方法による表示画像の書き換え状態及び表示状態を説明する図である。図１７に示すように、本実施の形態における駆動方式では、書き換え中のＡ１およびＡ２は視認（表示）されない。１フレームの画像が書き換えられてから、表示画像として表示される（Ｂ１およびＢ２）。
【０１５６】
なお、図１７のＡ１およびＡ２は、理解を容易にするため、マトリクス状に配置された表示画素１６に保持された映像信号電圧を「書き換え中の画像」として図示したものである。つまり、図１７のＡ１およびＡ２は、表示画素１６に保持されている電圧を示しており、厳密には画像ではない。これに対して、図１７のＢ１及びＢ２は、表示画面２８に表示された実画像を図示したものである。
【０１５７】
図１７のＡ１に示すように、パネルの各表示画素１６には、フレームＡの画像が保持されており、次に、パネルの上部の画素行から、フレームＢの画像が順次書き換えられていく。この状態では、図１７のＢ１に示すように、フレームＡの画像が表示されている。
【０１５８】
また、各表示画素１６がフレームＢの画像で書き換えられると、次に、パネルの上部より、フレームＣの画像が順次、表示画素１６に保持されていく（図１７のＡ２）。また、全表示画素１６にフレームＢの画像が書き換えられたタイミングで、図１７のＢ２に示すように、フレームＢの画像が表示される。また、全表示画素１６にフレームＣの画像が書き換えられたタイミングで、フレームＣの画像が表示される。
【０１５９】
ここで、フレームＡからフレームＢの画像表示へと変化する時間は短時間である。また、フレームＢからフレームＣの画像表示へと変化する時間は短時間である。短時間とは、例えば、ブランキング期間である。図４及び図３４のスイッチ用トランジスタ１１ｄをオンからオフにすることにより画像表示が変化する。ただし、後に説明するが、画像表示切り替え制御のためにブランキング期間の黒表示期間が必要である。黒表示期間は、一例として、１フレーム期間の１／１００〜１０／１００の期間である。
【０１６０】
以上のように、本実施の形態における駆動方式では、書き換えられていく途中での画像は表示（視認）されず、１フレームの画像が書き換えられたタイミングで、画像が表示されるように駆動される。なお、１フレーム期間とは、１２０Ｈｚ以上である。
【０１６１】
上述したように図１７のＡ１およびＡ２は、実際には、「表示画像」ではなく、各表示画素１６に書き込まれている信号電圧である。信号電圧は、表示画素１６のコンデンサ１９ｂに保持された電圧であり、ソースドライバ回路１４が出力する映像信号に基づく電圧である。
【０１６２】
これに対して、視認される表示画像は、図１７のＢ１及びＢ２である。Ａ１の時の表示画像はＢ１であり、Ａ２の時の表示画像はＢ２である。表示画像は、表示画素１６のコンデンサ１９ａに保持された電圧に基づいて、駆動トランジスタ１１ａがＥＬ素子１５に発光電流を供給し、ＥＬ素子１５が発光する。
【０１６３】
ＥＬ素子１５に供給される電流は、スイッチ用トランジスタ１１ｄによりオンオフ制御される。本実施の形態における駆動方式では、スイッチ用トランジスタ１１ｄは、ブランキング期間にオフ制御される。ブランキング期間には、リセット処理、コピー処理が実施される。また、画面に黒帯を表示し、当該黒帯の位置を走査するｄｕｔｙ駆動時にも、スイッチ用トランジスタ１１ｄはオンオフ制御される。
【０１６４】
本実施の形態では、上述したように、図１５では、領域Ｂ、Ｃ、Ａの順に電圧信号の書き込みが行われる。そうすると、従来の書き込み方式のように、電圧信号の書き込みと映像の表示とを独立して行えない場合は、２つのフレームＡおよびＢ、あるいはＢ及びＣが、ばらばらに混在して表示されることになり、映像品質が低下する可能性がある。
【０１６５】
また、１つのフレーム画像の場合であっても、以下の場合に表示画像に違和感を発生する。たとえば、Ａ領域の画像を書き換え、次にＣ領域の画像を書き換え、次にＢ領域の画像を書き換える場合である。画面の上下方向に順次に画像を書き換える場合と比較して、表示画面の特定領域の表示画像が書き換えられるため、表示画像を書き換えている領域がノイズ表示のように見える。特に、表示画像が動画表示の場合には、上記ノイズ表示が顕著となる。
【０１６６】
これに対し、本実施の形態では、上述したように、電圧信号の書き込みと映像の表示とを独立して行える表示画素１６を用いている。このため、映像の切り替えは、全ての画素行について、発光処理において同時に行われる。
【０１６７】
すなわち、電圧信号の書き込みを行っている画像は、表示画像として表示されず、電圧の書込みが完了したコンデンサ１９ａの電圧に基づいて表示画面に表示画像が表示される。したがって、図１５のように、領域Ｂ、Ｃ、Ａの順に電圧信号の書き込んでも書き込み時の画像は表示されないので、従来のような表示画像の違和感は発生しない。
【０１６８】
本実施の形態では、図１７のＢ１およびＢ２に示すように、映像の切り替えは全ての画素行で同じタイミングで行われる。映像の切り替えは、１フレーム期間のブランキング期間に実施されることが好ましい。１フレームが複数のサブフィールドで構成される場合は、すべてのサブフィールドのブランキング期間あるいは、任意のサブフィールド期間で映像信号の切り替えが行われることが好ましい。本実施の形態では、１つの画面上で２つのフレームが混在して表示されることはない。
【０１６９】
上述したように、本実施の形態では、書き込みの順序の並び替えを行うため、電圧信号の書き込みと映像の表示とを独立して行えない場合は、１つの画面上に２つのフレームがさらに断片的に混在して表示される状態となる場合がある。これに対し、本実施の形態の表示画素１６を用いれば、電圧信号の書き込みと映像の表示とを独立して行えるため、１つの画面上に２つのフレームが混在して表示されることがなく、書き込みの順序の並び替えによる映像品質の低下を防止できる。
【０１７０】
以上より、本実施の形態のＥＬ表示装置１では、書き込みの順序の並び替えを行い、かつ、電圧信号の書き込みと映像の表示とを独立して行える。これにより、ＥＬ表示装置１は、映像品質を低下させることなく、ソースドライバＩＣに必要とされる駆動能力を低減し、ソースドライバＩＣの発熱量を押えて、特別な放熱機構を備える必要を無くすことが可能になる。
【０１７１】
［７．表示画素の動作］
図４に示す表示画素１６の動作について、図１８〜図２１を基に説明する。
【０１７２】
表示画素１６は、図４に示す構成とすることにより、映像信号Ｖｓｉｇ（電圧信号）の書き込み処理と、ＥＬ素子１５の発光処理とを独立して行うことができる。つまり、表示画素１６では、書き込み処理、リセット処理、コピー処理（複写処理）、および、発光処理が実行される。
【０１７３】
図１８〜図２１は、表示画素１６の回路動作を説明する図である。各処理は、ＴＣＯＮ２７がＥＬ表示装置１を構成する各回路を制御することにより実行される。
【０１７４】
図１９および図２０に示された回路動作は、１フレームのブランキング期間において、表示画面の全画素に対して同時に実施される。図１８に示された回路動作では、１フレームのブランキング期間以外の時間に、画面の上部から下部に１画素行ずつ順次映像信号電圧がコンデンサ１９ｂに印加される。図２０に示された回路動作は、１フレームのブランキング期間以外の時間に実施される。なお、ブランキング期間は、表示画素１６のスイッチ用トランジスタ１１ｄはオフされており、ＥＬ素子１５には発光電流は供給されない。
【０１７５】
なお、図１９及び図２０に示された回路動作は、１フレームのブランキング期間において、表示画面２８の全画素に対して同時に実施されるとしたが、これに限定するものではない。たとえば、ブランキング期間に、複数の画素行を組みとして、順次、図１９および図２０の動作を実施してもよい。あるいは、高速に、１画素行を順次選択してもよい。
【０１７６】
書き込み処理では、コンデンサ１９ａの現在の電圧信号に応じてＥＬ素子１５を発光させながら、コンデンサ１９ｂに対し電圧信号（映像信号電圧）の書き込みが行われる。選択する画素行は、図６のゲートドライバＩＣ２１では、ＰｄａｔＢ端子に印加するロジックデータにより行う。
【０１７７】
なお、本実施の形態における駆動方式では、ソースドライバＩＣ２２は電圧信号を出力するとして説明するが、これに限定されるものではない。たとえば、ソースドライバＩＣ２２（ソースドライバ回路１４）が出力する映像信号を電流信号としてもよい。電流信号は、表示画素１６で電圧に変換され、コンデンサ１９ｂに保持されるように構成する。あるいは、映像信号としての電流を、表示画素１６に保持されるように構成する。
【０１７８】
図１８は、書き込み処理におけるスイッチ用トランジスタ１１ｂ〜１１ｅの状態を示す図である。図１８に示すように、書き込み処理では、スイッチ用トランジスタ１１ｂおよび１１ｄがオン状態、スイッチ用トランジスタ１１ｅおよび１１ｃがオフ状態となっている。このように各トランジスタの状態を設定することで、ＥＬ素子１５を現在の電圧信号に応じて発光させながら、コンデンサ１９ｂに次の電圧信号を書き込むことができる。この状態は、図１７のＡ１およびＡ２に該当する。
【０１７９】
図１８の書込み処理では、図９Ａ、図９Ｂ、図１１、図１０、図１２、図１３、図１５が実施される。以上の駆動方式は、すでに説明しているので説明を省略する。
【０１８０】
図１９は、リセット処理におけるスイッチ用トランジスタ１１ｂ〜１１ｅの状態を示す図である。リセット処理では、ＥＬ素子１５の発光を停止した状態で、コンデンサ１９ａのリセットが行われる。なお、リセット処理とは、初期化処理、所定状態化処理などの概念を含む。コンデンサ１９ａの端子電圧、駆動トランジスタ１１ａの初期化あるいは一定の動作にする処理などである。
【０１８１】
リセット処理は、スイッチ用トランジスタ１１ｃをオンさせて行う。リセット処理は、表示画面２８の全画素に対して同時に実施する。スイッチ用トランジスタ１１ｃのオン制御は、図６のＡＯＮＣ端子をＨにすることにより実施する。
【０１８２】
リセット処理では、駆動トランジスタ１１ａのゲート端子、コンデンサ１９ａの一端子にＶｒｅｆ電圧を印加する。Ｖｒｅｆ電圧は、駆動トランジスタ１１ａのカットオフ電圧以下の電圧とする。
【０１８３】
また、コンデンサ１９ａの容量：コンデンサ１９ｂの容量は、１：１以上１：５以下にすることが好ましい。
【０１８４】
図１９に示すように、リセット処理では、スイッチ用トランジスタ１１ｃがオン状態、スイッチ用トランジスタ１１ｂ、１１ｅ、１１ｄがオフ状態となっている。スイッチ用トランジスタ１１ｂおよび１１ｅがオフ状態となることで、コンデンサ１９ｂには、次の電圧信号に応じた電荷が保持される。また、スイッチ用トランジスタ１１ｃがオン状態であるため、駆動トランジスタ１１ａのゲート端子、コンデンサ１９ａの一端に電圧Ｖｒｅｆが入力される。これにより、トランジスタ１１ａは初期化される。
【０１８５】
リセット処理が実行される期間は、スイッチ用トランジスタ１１ｄがオフ状態であるため、ＥＬ素子１５は発光しない。
【０１８６】
なお、電圧Ｖｒｅｆを、駆動トランジスタ１１ａをオフ状態とする電圧（Ｖｔ電圧以下）に設定することより、電圧Ｖｒｅｆを駆動トランジスタ１１ａのゲート端子に印加しても、駆動トランジスタ１１ａをカットオフに維持できる。したがって、スイッチ用トランジスタ１１ｄがオン状態でも、駆動トランジスタ１１ａからＥＬ素子１５に電流は供給されない。この場合は、スイッチ用トランジスタ１１ｄをオフにしなくともよい。
【０１８７】
図２０は、コピー処理におけるスイッチ用トランジスタ１１ｂ〜１１ｅの状態を示す図である。コピー処理では、ＥＬ素子１５の発光を停止させた状態で、コンデンサ１９ａにコンデンサ１９ｂに書き込まれた次の電圧信号がコピーされる。
【０１８８】
コピー処理は、スイッチ用トランジスタ１１ｅをオンさせて行う。コピー処理は、表示画面２８の全画素に対して同時に実施する。スイッチ用トランジスタ１１ｅのオン制御は、図６のＡＯＮＡ端子をＨにすることにより実施する。図２０に示すように、コピー処理では、スイッチ用トランジスタ１１ｅがオン状態、スイッチ用トランジスタ１１ｂ、１１ｃ、１１ｄがオフ状態となっている。スイッチ用トランジスタ１１ｃがオフ状態となり、スイッチ用トランジスタ１１ｅがオン状態となることで、コンデンサ１９ｂの一端とコンデンサ１９ａの一端とが接続され、コンデンサ１９ｂに書き込まれた次の電圧信号をコンデンサ１９ａにコピーする（書き込む）ことができる。
【０１８９】
コンデンサ１９ａは、駆動トランジスタ１１ａのゲート端子に接続されている。したがって、コンデンサ１９ａに保持された電圧に基づいて駆動トランジスタ１１ａはＥＬ素子１５に電流を供給する。コピー処理が実行される期間は、スイッチ用トランジスタ１１ｄがオフ状態であるため、ＥＬ素子１５は発光しない。
【０１９０】
図２０は、発光処理におけるスイッチ用トランジスタ１１ｂ〜１１ｅの状態を示す図である。発光処理では、ＥＬ素子１５の発光が行われる。
【０１９１】
発光処理は、スイッチ用トランジスタ１１ｄをオンさせて行う。発光処理は、表示画面２８の全画素に対して同時に実施する。スイッチ用トランジスタ１１ｄのオン制御は、図６のゲートドライバＩＣ２１のＡＯＮＤ端子をＨにすることにより実施する。
【０１９２】
図２０に示すように、発光処理では、スイッチ用トランジスタ１１ｄがオン状態、スイッチ用トランジスタ１１ｂ〜１１ｃがオフ状態となっている。このように各トランジスタの状態を設定することで、ＥＬ素子１５を、次の電圧信号に応じて発光させることができる。
【０１９３】
図１８に示すように、本開示の表示画素１６の回路構成では、ＥＬ素子１５に電流を供給している状態でも、映像信号電圧を画素に書き込むことができる。前フレーム期間に画素に書き込まれた映像信号に対応する電圧が、コンデンサ１９ａで保持されており、駆動トランジスタ１１ａは、コンデンサ１９ａに保持された電圧に基づいて、ＥＬ素子１５に電流を供給する。
【０１９４】
図１８のコンデンサ１９ｂへの信号電圧の書込み動作が、図１７のＡ１およびＡ２で説明した駆動状態に対応する。図２０の画像表示動作が、図１７のＢ１およびＢ２で説明した駆動動作に対応する。ＥＬ素子１５には、コンデンサ１９ａの端子電圧に基づき、駆動トランジスタ１１ａが発光電流を供給する。
【０１９５】
現フレーム期間では、画素行がゲートドライバＩＣ２１により順次選択され、ソースドライバＩＣ２２は選択された画素に映像信号を印加する。表示画素１６では、映像信号に対応する電圧がコンデンサ１９ｂに保持される。１フレームの各ブランキング期間では、コンデンサ１９ｂに保持された電圧が、コンデンサ１９ａにコピーされる。この期間は、表示画面２８は非表示状態に維持される。一例として非表示状態の期間は、ブランキング期間である。
【０１９６】
次のフレームでは、コンデンサ１９ａに保持された電圧に基づいて、駆動トランジスタ１１ａがＥＬ素子１５に電流を供給する。
【０１９７】
以上のように、本実施の形態に係る表示画素１６は、映像信号に基づく電圧を保持するコンデンサ１９ａおよび１９ｂを具備することを特徴とする。ソースドライバＩＣ２２からの映像信号は、コンデンサ１９ｂに保持され、ブランキング期間などにコンデンサ１９ａにコピーされる。コンデンサ１９ａと１９ｂとの間には、スイッチとしてのスイッチ用トランジスタが配置され、このスイッチ用トランジスタにより、映像信号に基づく電圧信号がコンデンサ１９ａにコピーされる。コンデンサ１９ａは駆動トランジスタ１１ａのゲート端子に接続されており、駆動トランジスタ１１ａは、コンデンサ１９ａにコピーされた電圧信号に基づき、発光電流をＥＬ素子１５に供給する。
【０１９８】
なお、以上の実施の形態では、映像信号に基づく電圧を保持するコンデンサ１９ａおよび１９ｂを具備するとしたが、これに限定されるものではない。たとえば、トランジスタなどで２つのメモリ回路を構成し、このメモリ回路に映像信号に基づく電圧を保持させてもよい。また、ＭＯＳトランジスタのゲート容量に、映像信号に基づく電圧を保持させてもよい。
【０１９９】
また、１画面全体を同一タイミングで画像表示を変更（全表示画面を一括して表示状態を変更）することに限定されるものではない。たとえば、画面の上部と下部に２分割し、１フレームの前半の１／２の期間で画面上部の画像表示を変更し、１フレームの後半の１／２の期間で画面下部の画像表示を変更してもよい。この際、ブランキング期間も１フレームに２回、設定する。
【０２００】
本実施の形態に係るＥＬ表示装置１は、画像表示状態（第１の期間）で、映像信号を、各表示画素１６内に形成されたコンデンサ１９ｂに保持させていく。ブランキング期間などの期間（第２の期間）では、画像を非表示（ＥＬ素子１５に電流を供給しない状態）で、コンデンサ１９ｂに保持された信号を、コンデンサ１９ａにコピーする。画像表示状態（第１の期間）では、駆動トランジスタ１１ａはコンデンサ１９ａに保持された信号の大きさに基づいて、ＥＬ素子１５に発光電流を供給する。なお、コンデンサ１９ａおよび１９ｂに電圧などの信号を保持させるとしたが、コンデンサに限定するものではない。たとえば、オペアンプ、トランジスタなどを用いて信号に基づく電流値を一定期間流す回路（たとえばカレントミラー回路、カレントコピア回路など）を形成し、信号を保持させてもよい。
【０２０１】
上記書き込み処理、リセット処理、コピー処理および発光処理を繰り返し実行することで、映像（例えば、動画）の表示を行うことができる。なお、発光処理において、全ての表示画素１６について、同時にスイッチ用トランジスタ１１ｄをオフ状態からオン状態にすることで、フレームの表示の切り替えを全ての表示画素１６で同時に実行することができる。つまり、２つのフレームが混在表示されないようにすることができる。
【０２０２】
なお、以上の実施の形態における駆動方式では、表示画素１６の画素回路にスイッチ用トランジスタ１１ｃを形成していた。しかし、駆動トランジスタ１１ａの初期化処理などが不要の場合は、図２２に図示するように、スイッチ用トランジスタ１１ｃを形成しなくてもよい。この場合、図１９の工程、動作は不要である。図２２は、実施の形態の変形例に係るＥＬパネルの画素構成の一例を示す回路図である。
【０２０３】
図２３〜図２８は、実施の形態に係るゲートドライバＩＣ２１（ゲートドライバ回路１２）の動作を説明する図である。ここで、図２３〜図２５は、図１８が対応する。図２６は、図１９が対応する。図２７は、図２０が対応する。図２８は、図２１が対応する。
【０２０４】
本実施の形態におけるゲートドライバＩＣ２１（ゲートドライバ回路１２）は、対応するゲート信号線１７ａ、１７ｂ、１７ｃ、１７ｄを全オンまたは全オフ制御（設定）することができる。また、ゲート信号線１７ａ、１７ｂ、１７ｃ、１７ｄから任意の１本以上のゲート信号線を選択し、オン電圧を印加することができる。
【０２０５】
ゲートドライバＩＣ２１としては、図６に示された構成が例示される。また、図２９、図３０に示された構成が例示される。
【０２０６】
図２９および図３０は、それぞれ、実施の形態の変形例に係るゲートドライバＩＣの一例を示すブロック図である。
【０２０７】
例えば、ゲートドライバＩＣ２１（ゲートドライバ回路１２）は、担当するゲート信号線１７ａにオフ電圧を印加することができ、または、オン電圧を印加することができる。また、担当するゲート信号線１７ａのいずれかを選択してオン電圧を印加し、他のゲート信号線１７ａのオフ電圧を印加することができる。
【０２０８】
また、例えば、ゲートドライバＩＣ２１（ゲートドライバ回路１２）は、担当するゲート信号線１７ｂにオフ電圧を印加することができ、または、オン電圧を印加することができる。また、担当するゲート信号線１７ｂのいずれかを選択してオン電圧を印加し、他のゲート信号線１７ｂのオフ電圧を印加することができる。
【０２０９】
また、例えば、ゲートドライバＩＣ２１（ゲートドライバ回路１２）は、担当するゲート信号線１７ａ、１７ｃ、１７ｄにオフ電圧を印加し、担当するゲート信号線１７ｂのうち、任意の１本以上のゲート信号線１７ｂを選択して、前記選択した任意のゲート信号線１７ｂに接続された画素行に映像信号電圧を印加することができる。
【０２１０】
図２３〜図２５は、各画素行に映像信号を印加するときのゲートドライバ回路１２の動作である。表示画面２８の全画素行のゲート信号線１７ａおよび１７ｃにオフ電圧が印加される。したがって、スイッチ用トランジスタ１１ｅおよび１１ｃはオフ状態である。ゲート信号線１７ｄにオン電圧が印加され、スイッチ用トランジスタ１１ｄがオンし、駆動トランジスタ１１ａの発光電流がＥＬ素子１５に供給されている。
【０２１１】
図２３では、表示画素１６ｂのゲート信号線１７ｂにオン電圧が供給され、ソースドライバ回路１４から、映像信号電圧Ｖｓｉｇ２が表示画素１６ｂのコンデンサ１９ｂに印加される。他の表示画素１６ａおよび１６ｃのゲート信号線１７ｂはオフ電圧が供給される。
【０２１２】
図２４では、表示画素１６ｃのゲート信号線１７ｂにオン電圧が供給され、ソースドライバ回路１４から、映像信号電圧Ｖｓｉｇ３が表示画素１６ｃのコンデンサ１９ｂに印加される。他の表示画素１６ａおよび１６ｃのゲート信号線１７ｂはオフ電圧が供給される。
【０２１３】
図２５では、表示画素１６ａのゲート信号線１７ｂにオン電圧が供給され、ソースドライバ回路１４から、映像信号電圧Ｖｓｉｇ１が表示画素１６ａのコンデンサ１９ｂに印加される。他の表示画素１６ａおよび１６ｃのゲート信号線１７ｂはオフ電圧が供給される。
【０２１４】
図２３〜図２５のように、映像信号を書き込む表示画素の順番（画素行番号）は、図８のＴＣＯＮ２７で指定され、ゲートドライバ回路１２は、指定された画素行のゲート信号線１７ｂにオン電圧を印加する。画素行は、ゲートドライバＩＣ２１のＰｄａｔ端子で指定される。Ｐｄａｔ端子を制御することにより、画素行をランダムに選択することが可能である。
【０２１５】
図２３〜図２５では、ゲート信号線１７ｄにオン電圧が印加され、駆動トランジスタ１１ａからの発光電流がＥＬ素子１５に供給される。ＥＬ素子１５にはコンデンサ１９ａの電圧に対応した駆動トランジスタ１１ａからの発光電流が供給され、ＥＬ素子１５が発光する。
【０２１６】
図２６は、リセット処理動作の時のゲートドライバ回路１２の動作を説明する図である。表示画面２８の全画素行のゲート信号線１７ａ、１７ｂ、１７ｄにオフ電圧が印加される。したがって、スイッチ用トランジスタ１１ｅ、１１ｂ、１１ｄはオフ状態である。ゲート信号線１７ｃにオン電圧が印加され、スイッチ用トランジスタ１１ｃがオンする。
【０２１７】
スイッチ用トランジスタ１１ｃがオンすることにより、リセット電圧Ｖｒｅｆが駆動トランジスタ１１ａのゲート端子に印加される。なお、図２６の動作は、ブランキング期間に実施される。
【０２１８】
図２７は、コピー処理動作の時のゲートドライバ回路１２の動作を説明する図である。表示画面２８の全画素行のゲート信号線１７ｂ、１７ｃ、１７ｄにオフ電圧が印加される。したがって、スイッチ用トランジスタ１１ｅ、１１ｃ、１１ｄはオフ状態である。ゲート信号線１７ａにオン電圧が印加され、スイッチ用トランジスタ１１ｅがオンする。
【０２１９】
スイッチ用トランジスタ１１ｅがオンすることにより、コンデンサ１９ｂに書き込まれた映像信号電圧に基づく電圧信号が駆動トランジスタ１１ａのゲート端子に印加される。なお、図２７は、ブランキング期間に実施される。
【０２２０】
図２８は、画像表示作の時のゲートドライバ回路１２の動作を説明する図である。表示画面２８の全画素行のゲート信号線１７ａ、１７ｂ、１１ｃにオフ電圧が印加される。したがって、スイッチ用トランジスタ１１ｅ、１１ｂ、１１ｃはオフ状態である。ゲート信号線１７ｄにオン電圧が印加され、スイッチ用トランジスタ１１ｄがオンする。
【０２２１】
スイッチ用トランジスタ１１ｄがオンすることにより、駆動トランジスタ１１ａからの電流がＥＬ素子１５に供給され、供給された電流に基づきＥＬ素子１５が発光する。なお、図２８は、ブランキング期間以外（画像表示期間）に実施される。
【０２２２】
［８．フレームが複数のサブフィールドで構成される場合］
本実施の形態の変形例について、図３１〜図３３を基に説明する。本変形例では、フレームが、複数のサブフィールドを重畳したものである場合について説明する。
【０２２３】
図３１は、複数のサブフィールドで構成されるフレームの一例を示す図である。各サブフィールドは、添え字（数字）の値が小さいほど輝度値が高く、添え字の値が大きいほど輝度値が低くなっている。表示画素１６毎に、輝度値に応じて点灯させるサブフィールドを選択することで、所望の輝度を得ることができる。
【０２２４】
１フレームの映像信号を、複数のサブフィールドに分解する。図３１のｅｘ．Ａの実施例では各サブフィールドは、輝度（明るさ）で区分されている。なお、ｅｘ．Ｂのように、映像データの上位ビット〜下位ビット等でサブフィールドに区分してもよいことは言うまでもない。たとえば、映像信号が８ビットの場合、８つのサブフィールドから１フレームを構成する。ソースドライバＩＣは、各サブフィールドにおいて、ビットに重みづけを行った電圧値をソース信号線に出力する。この場合、各画素行の指標値は、ビット”１”の個数を求めることにより取得することができる。また、他の画素行との指標値は、ビット”１”の位置を比較することにより、指標値を取得することができる。
【０２２５】
図３２および図３３は、それぞれ、実施の形態の変形例に係るソースドライバＩＣ２２の出力電力の一例を示す図である。
【０２２６】
図３２および図３３では、先ず、サブフィールド内で書き込みの順序の並び替えを行っている。また、図３２および図３３では、説明のため、１つのフレームが４つのサブフィールドで構成されている場合を示している。
【０２２７】
図３２では、フィールドの表示順序は並び替えず、サブフィールド内で書き込みの順序の並び替えを行っている。図３２では、サブフィールド１〜４の何れも、指標値（＝電圧信号の２乗の合計値）を降順に並び替え、並び替えた順に書き込み順序を設定している。
【０２２８】
上述したように、サブフィールド１〜４の順番で指標値が大きい（サブフィールド１の指標値＞サブフィールド２の指標値＞サブフィールド３の指標値＞サブフィールド４の指標値）。このため、フィールド毎に指標値を降順に並び替えた場合、フレーム全体で指標値を降順に並び替えたことになる。これにより、ソースドライバＩＣ２２の出力電圧の差をフレーム全体で小さくすることができる。
【０２２９】
図３３では、サブフィールドの表示順序を、サブフィールド４〜１の順に設定している。さらに、図３３では、サブフィールド毎に、指標値を昇順に並び替えている。つまり、図３３では、フレーム全体で指標値を昇順に並び替えている。これにより、ソースドライバＩＣ２２の出力電圧の差を小さくすることができる。
【０２３０】
映像信号電圧は、ＴＣＯＮ２７などに内蔵されるフレームメモリに記憶される。フレームメモリは、さらに複数のサブフィールドに区分されている。まず、フレームメモリデータを演算し、画像データを複数のサブフィールドに区分する。記憶されたデータを用いて、各サブフィールドでの画素行の電圧値を求める。
【０２３１】
簡易的には、各表示画素に印加される映像信号の電圧値を、各サブフィールドの各画素行で総和し、総和した値で、選択する画素行の選択順番を求める。
【０２３２】
各ソース信号線に接続された表示画素間ごとの電圧差（映像信号電圧差）を求める必要がある。表示画素間ごとの電圧差を画素行で総和し、求めた総和の大小関係を求め、選択する画素行の順番を求める。なお、第１の画素行と第２の画素行における画素の電圧差は、画素行数がｎ画素行存在すれば、（ｎ−１）の組み合わせがある。組み合わせ演算は、メモリに格納されたデータを用いて演算処理すれば求めることができる。
【０２３３】
ソースドライバ回路１４の電力を低減させるには、書き込む画素行の順番を入れ替えることで実現できる。各ソース信号線に接続された画素間ごとの電圧差（映像信号電圧差）を求めることが最も高精度の実現手段である。しかし、画素間ごとの電圧差の算出の場合には演算数量が大きい。書き込む画素行を選択するには、各画素行の代表値（たとえば、奇数画素列、素数画素列、６４の倍数の画素列など）を比較し、画素行の各指標値（演算値）差が最小に画素行の順番を求めることにより演算数量を削減できる。また、各画素行の代表値（たとえば、奇数画素列、素数画素列、６４の倍数の画素列など）は、サブフィールドごとに変化させることが好ましい。
【０２３４】
［９．表示画素の構成の他の例］
表示画素の構成の他の例について、図３４を基に説明する。
【０２３５】
図３４は、実施の形態の変形例に係る表示画素１６の構成の一例を示す回路図である。同図に示すように、表示画素１６は、スイッチ用トランジスタ１１ｂ〜１１ｇ、コンデンサ１９ｂおよび１９ａ、駆動トランジスタ１１ａおよびＥＬ素子（発光素子）１５を備える。
【０２３６】
スイッチ用トランジスタ１１ｂは、表示画素１６の選択（オン電圧）および非選択（オフ電圧）を切り替えるスイッチ回路の一例であり、Ｎチャネル型ＭＯＳトランジスタで構成されている。スイッチ用トランジスタ１１ｂは、ゲート信号線１７ｂに印加される選択信号に応じて、ソース信号線１８とノードＮ１との間の導通（オン）および非導通（オフ）を切り替える。スイッチ用トランジスタ１１ｂは、ソース信号線１８に印加された映像信号電圧を、コンデンサ１９ｂに印加する機能を有する。スイッチ用トランジスタ１１ｂのゲート端子は、ゲート信号線１７ｂに接続され、ドレイン端子はソース信号線１８と接続され、ソース端子はコンデンサ１９ｂの一端子と接続されている。コンデンサ１９ｂの他の端子は、補正電圧Ｖｅが印加された電極と接続されている。
【０２３７】
スイッチ用トランジスタ１１ｃ〜１１ｇは、Ｎチャネル型ＭＯＳトランジスタである。スイッチ用トランジスタ１１ｃ〜１１ｇにより、コンデンサ１９ｂに対し電圧信号の書き込みを行う書き込み動作、コンデンサ１９ａをリセットするリセット動作、コンデンサ１９ａにコンデンサ１９ｂに書き込まれた電圧信号をコピーするコピー動作、および、ＥＬ素子１５の発光を行う発光動作を行わせることができる。
【０２３８】
スイッチ用トランジスタ１１ｅは、コンデンサ１９ｂとコンデンサ１９ａとの接続および非接続を切り替えるスイッチ用トランジスタの一例であり、ゲート信号線１７ａに印加される信号に応じて、ノードＮ１とノードＮ２との間の導通および非導通を切り替える。
【０２３９】
スイッチ用トランジスタ１１ｅのゲート端子は、ゲート信号線１７ａと接続されている。ドレイン端子は、コンデンサ１９ｂの一端子と接続され、他の端子は駆動トランジスタ１１ａのゲート端子と接続されている。
【０２４０】
スイッチ用トランジスタ１１ｃは、ゲート信号線１７ｃに印加される信号に応じて、ノードＮ２に電圧Ｖｅを入力するか否かを切り替える。電圧Ｖｅは、コンデンサ１９ａ、駆動トランジスタ１１ａを初期化あるいは一定化するための電圧である。スイッチ用トランジスタ１１ｃのソース端子は、駆動トランジスタ１１ａのソース端子と電気的に接続されている。また、スイッチ用トランジスタ１１ｃのドレイン端子には、電圧Ｖｅが印加あるいは供給されている。スイッチ用トランジスタ１１ｃのゲート端子は、ゲート信号線１７ｃと接続されている。
【０２４１】
スイッチ用トランジスタ１１ｄは、ゲートがゲート信号線１７ｄに接続され、ソースまたはドレイン端子の一方が駆動トランジスタ１１ａのドレイン端子に接続され、駆動トランジスタ１１ａとＥＬ素子１５との接続および非接続を切り替えるスイッチ回路の一例である。スイッチ用トランジスタ１１ｄは、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成され、ゲート信号線１７ｄに印加される信号に応じて、駆動トランジスタ１１ａによるＥＬ素子１５への駆動電流の供給と非供給とを切り替える。
【０２４２】
スイッチ用トランジスタ１１ｆは、ゲート端子がゲート信号線１７ｆに接続され、ソースまたはドレインの一方がＶｒｅｆ２に接続され、ゲート信号線１７ｆに印加される信号に応じて、ノードＮ２に電圧Ｖｒｅｆ２を入力するか否かを切り替える。電圧Ｖｒｅｆ２は、駆動トランジスタ１１ａをオフセットキャンセルするための電圧である。
【０２４３】
スイッチ用トランジスタ１１ｇは、ゲート信号線１７ｇに印加される信号に応じて、駆動トランジスタ１１ａのソース端子に電圧Ｖｉｎｉを印加するか否かを切り替える。スイッチ用トランジスタ１１ｇのドレイン端子には、イニシャル電圧Ｖｉｎｉが印加あるいは供給されている。
【０２４４】
なお、電圧Ｖｒｅｆ、Ｖｉｎｉは、駆動トランジスタ１１ａのオフセットキャンセルを行うための電圧である。スイッチ用トランジスタ１１ｆ及びスイッチ用トランジスタ１１ｇは、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【０２４５】
駆動トランジスタ１１ａは、ドレインが第１電源線であるアノード電圧Ｖｄｄに接続され、ソース端子がＥＬ素子１５のアノードに接続された駆動素子である。駆動トランジスタ１１ａは、ゲート−ソース間に印加された信号電圧に対応した電圧を、当該信号電圧に対応したドレイン電流に変換する。そして、このドレイン電流を信号電流としてＥＬ素子１５に供給する。駆動トランジスタ１１ａは、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。
【０２４６】
ＥＬ素子１５は、駆動トランジスタ１１ａから供給される駆動電流に応じて発光する素子である。ＥＬ素子１５は、カソード電極にカソード電圧Ｖｓｓが入力され、アノード電極がスイッチ用トランジスタ１１ｄに接続されている。
【０２４７】
コンデンサ１９ｂは、ソースドライバＩＣ２２により電圧信号が書き込まれるコンデンサであり、一端がノードＮ１に接続され、他端に補正電圧Ｖｅが印加されている。コンデンサ１９ｂは、ソース信号線１８の電位を、スイッチ用トランジスタ１１ｂが導通している状態で記憶する。この時、コンデンサ１９ａには、前のフレームの画像が保持されており、駆動トランジスタ１１ａは、コンデンサ１９ａに保持された電圧に基づいて、ＥＬ素子１５に発光電流を供給する。
【０２４８】
コンデンサ１９ａは、コンデンサ１９ｂの電圧信号がコピーされる（コンデンサ１９ｂの電荷を受け付ける）コンデンサであり、一端がノードＮ２に接続され、他端は、ＥＬ素子１５のアノード端子と接続されている。コンデンサ１９ａは、第１電極が駆動トランジスタ１１ａのゲート端子に接続され、第２電極が駆動トランジスタ１１ａのソース端子に接続されたコンデンサである。コンデンサ１９ａは、ソース信号線１８から供給された信号電圧に対応した電圧を保持し、例えば、スイッチ用トランジスタ１１ｂ、１１ｅ、１１ｃがオフ状態となった後に、駆動トランジスタ１１ａのゲート・ソース電極間電位を安定的に保持し、駆動トランジスタ１１ａからＥＬ素子１５へ供給する電流を安定化する機能を有する。
【０２４９】
なお、コンデンサ１９ａおよび１９ｂは、ソース信号線１８、あるいはゲート信号線１７にオーバーラップするように（重なるように）形成または配置する。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。以上の事項は、本実施の形態における表示パネルに適用される。
【０２５０】
表示画素１６は、上述した構成とすることにより、電圧信号の書き込みと、ＥＬ素子の発光とを独立して行うことができる。
【０２５１】
なお、図３４には記載されていないが、アノード電圧Ｖｄｄ、カソード電圧Ｖｓｓ及び補正電圧（Ｖｒｅｆ２、Ｖｉｎｉ、Ｖｅ）は、それぞれ、全表示画素１６に共通接続されており、電圧発生回路（図示せず）に接続されている。また、駆動トランジスタ１１ａの閾値電圧にＥＬ素子１５の発光開始電圧を加えた電圧が０Ｖよりも大きい場合は、Ｖｉｎｉはカソード電圧Ｖｓｓと略同一電圧としてもよい。これにより、電圧発生回路（図示せず）の出力電圧の種類が減り、駆動回路がより簡易になる。
【０２５２】
なお、上記トランジスタのチャンネル間は双方向であるため、ソース端子とドレイン端子の名称は、説明を容易にするためであり、ソース端子とドレイン端子は入れ替えてもよい。また、ソース端子とドレイン端子の名称は、便宜上あるいは説明を容易にするためであり、他のソース端子とドレイン端子は第１の端子、第２の端子などとしてもよい。また、トランジスタは、Ｎチャンネルトランジスタとして説明するが、Ｐチャンネルトランジスタに置き換えることも可能である。
【０２５３】
なお、電気的に接続とは、電圧の経路、電流の経路が形成されている状態あるいは形成されうる状態である。たとえば、第１のトランジスタと第２のトランジスタ間に、第３のトランジスタが配置されていても、第１のトランジスタと第２のトランジスタは電気的に接続されている。また、本明細書において、接続を電気的に接続の意味として使用する場合がある。
【０２５４】
図３５〜図４１は、実施の形態の変形例に係る表示画素の動作を説明する図である。なお、図３５〜図４１では、図３４と異なり、各トランジスタをｐ型ＴＦＴとしているが、回路機能は同等である。
【０２５５】
発光期間および非発光期間については、スイッチ用トランジスタ１１ｄがオン状態のとき、ＥＬ素子１５にアノード電圧Ｖｄｄから供給され、ＥＬ素子１５が発光状態にある（発光期間）。アノード電圧Ｖｄｄから駆動トランジスタ１１ａを通してＥＬ素子１５に駆動電流（ドレイン・ソース間電流）Ｉｄが供給されるため、ＥＬ素子１５が駆動電流Ｉｄに応じた輝度で発光する。また、スイッチ用トランジスタ１１ｄがオフ状態にすることにより、ＥＬ素子１５に流れる電流が遮断され、ＥＬ素子１５の発光が停止する（非発光期間）。
【０２５６】
図３５は、書き込み処理におけるスイッチ素子（スイッチ用トランジスタ）１１ｂ〜１１ｇの状態を示す図である。同図では、１フレームのブランキング期間以外の時間に、画面の上部から下部に１画素行ずつ順次、映像信号電圧がコンデンサ１９ｂに印加される。また、図３５に示された動作は、１フレームのブランキング期間以外の時間に実施される。なお、ブランキング期間は、表示画素１６のスイッチ用トランジスタ１１ｄはオフされており、ＥＬ素子１５には発光電流は供給されない。また、ブランキング期間に映像信号をコンデンサ１９ｂに印加する工程は許容される。図３５の書き込み処理では、スイッチ用トランジスタ１１ｂおよび１１ｄがオン状態、スイッチ用トランジスタ１１ｅ、１１ｃ、１１ｆ、１１ｇがオフ状態となっている。このように各トランジスタの状態を設定することで、ＥＬ素子１５を現在の電圧信号に応じて発光させながら、コンデンサ１９ｂに次の電圧信号を書き込むことができる。図３５の書込み処理では、図１１、図１０、図１５、図９Ａ、図９Ｂ、図１２、図１３、図３１、図３２、図３３が実施される。以上の駆動方式は、すでに説明しているので説明を省略する。
【０２５７】
図３６は、オフセットキャンセル補正の準備期間の画素動作状態を示す。オフセットキャンセル補正の準備期間では、スイッチ用トランジスタ１１ｆがオンし、リファレンス電圧Ｖｒｅｆ２が駆動トランジスタ１１ａのゲート端子に印加され、スイッチ用トランジスタ１１ｇがオンし、イニシャル電圧ＶｉｎｉがＥＬ素子１５のアノード端子に印加される。駆動トランジスタ１１ａのゲート電位Ｖｇがリファレンス電圧Ｖｒｅｆ２になる。また、駆動トランジスタ１１ａのソース電位Ｖｓは、リファレンス電圧Ｖｒｅｆ２よりも十分に低いイニシャル電圧Ｖｉｎｉにある。
【０２５８】
ここで、イニシャル電圧Ｖｉｎｉについては、駆動トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが、駆動トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈよりも大きくなるように設定しておくこととする。このように、駆動トランジスタ１１ａのゲート電位Ｖｇをリファレンス電圧Ｖｒｅｆ２、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ初期化することで、オフセットキャンセル補正動作の準備が完了する。
【０２５９】
次に、図３７に示すように、スイッチ用トランジスタ１１ｇをオフし、ゲート信号線１７ｄに選択電圧（オン電圧）が印加され、スイッチ用トランジスタ１１ｄがオンすると、駆動トランジスタ１１ａのドレイン端子にアノード電圧Ｖｄｄが印加される。すると、駆動トランジスタ１１ａのソース電位Ｖｓが上昇を開始する。やがて、駆動トランジスタ１１ａのゲート−ソース間電圧Ｖｇｓが駆動トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈになり、当該オフセットキャンセル電圧Ｖｔｈに相当する電圧がコンデンサ１９ａに書き込まれる。
【０２６０】
ここでは、便宜上、オフセットキャンセル電圧Ｖｔｈに相当する電圧をコンデンサ１９ａに書き込む期間をオフセットキャンセル補正期間と呼んでいる。なお、このオフセットキャンセル補正期間において、電流が専らコンデンサ１９ａ側に流れ、ＥＬ素子１５側には流れないようにするために、ＥＬ素子１５がカットオフ状態となるようにカソード電極のカソード電圧Ｖｓｓを設定しておく。あるいは、カソード電圧ＶｓｓよりもＶｔｈ電圧以上を減算した電圧に設定しておく。したがって、Ｖｓｓ＞Ｖｉｎｉとしておく。たとえば、カソード電圧Ｖｓｓ＝＋２（Ｖ）であれば、Ｖｉｎｉ＝−２（Ｖ）が例示される。
【０２６１】
図３８に図示するように、スイッチ用トランジスタ１１ｄ、１１ｅ、１１ｃをオフ状態にする。このとき、駆動トランジスタ１１ａのゲートがフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ１１ａのオフセットキャンセル電圧Ｖｔｈに等しいために、当該駆動トランジスタ１１ａはカットオフ状態にある。したがって、ドレイン−ソース間電流Ｉｄは流れない。
【０２６２】
図３９では、スイッチ用トランジスタ１１ｃがオンし、コンデンサ１９ａにＶｅ電圧（補正電圧）が印加される。なお、Ｖｅ電圧は、コンデンサ１９ｂに保持された信号電圧とコンデンサ１９ａに保持されたＶｔ電圧とを補正する電圧である。補正電圧処理では、ＥＬ素子１５の発光を停止した状態で行われる。
【０２６３】
また、コンデンサ１９ａの容量：コンデンサ１９ｂの容量は、１：１以上１：５以下にすることが好ましい。
【０２６４】
図３９は、リセット処理におけるスイッチ用トランジスタ１１ｂ〜１１ｇの状態を示す図である。図３９に示すように、補正電圧処理では、スイッチ用トランジスタ１１ｃがオン状態、スイッチ用トランジスタ１１ｂ、１１ｅ、１１ｄ、１１ｆ、１１ｇがオフ状態となっている。コピー処理では、ＥＬ素子１５の発光を停止させた状態で、コンデンサ１９ａにコンデンサ１９ｂに書き込まれた次の電圧信号がコピーされる。
【０２６５】
図４０は、コピー処理におけるスイッチ用トランジスタ１１ｂ〜１１ｇの状態を示す図である。図４０に示すように、コピー処理では、スイッチ用トランジスタ１１ｅがオン状態、スイッチ用トランジスタ１１ｃ、１１ｄ、１１ｆ、１１ｇがオフ状態となっている。スイッチ用トランジスタ１１ｃがオフ状態となり、スイッチ用トランジスタ１１ｅがオン状態となることで、コンデンサ１９ｂの一端とコンデンサ１９ａの一端とが接続され、コンデンサ１９ｂに書き込まれた次の電圧信号をコンデンサ１９ａにコピーする（書き込む）ことができる。
【０２６６】
コンデンサ１９ａは、駆動トランジスタ１１ａのゲート端子に接続されている。したがって、コンデンサ１９ａに保持された電圧に基づいて駆動トランジスタ１１ａはＥＬ素子１５に電流を供給する。コピー処理が実行される期間は、スイッチ用トランジスタ１１ｄがオフ状態であるため、ＥＬ素子１５は発光しない。
【０２６７】
発光処理では、ＥＬ素子１５の発光が行われる。図４１は、発光処理におけるスイッチ用トランジスタ１１ｂ〜１１ｅの状態を示す図である。図４１に示すように、発光処理では、スイッチ用トランジスタ１１ｄがオン状態、スイッチ用トランジスタ１１ｂ〜１１ｃ、１１ｆ、１１ｇがオフ状態となっている。このように各トランジスタの状態を設定することで、ＥＬ素子１５を、次の電圧信号に応じて発光させることができる。
【０２６８】
図３５〜図４１に示すように、本開示の形態における画素構成では、ＥＬ素子１５に電流を供給している状態でも、映像信号電圧を画素に書き込むことができる。前フレーム期間に画素に書き込まれた映像信号に対応する電圧が、コンデンサ１９ａで保持されており、駆動トランジスタ１１ａは、コンデンサ１９ａに保持された電圧に基づいて、ＥＬ素子１５に電流を供給する。
【０２６９】
ここで、図３５のコンデンサ１９ｂへの信号電圧の書込み動作が、図１７のＡ１およびＡ２で説明した駆動状態に対応する。図４１の画像表示動作が、図１７のＢ１およびＢ２で説明した駆動動作に対応する。ＥＬ素子１５には、コンデンサ１９ａの端子電圧に基づき、駆動トランジスタ１１ａが発光電流を供給する。
【０２７０】
現フレーム期間では、画素行が、ゲートドライバＩＣ２１（ゲートドライバ回路１２）により順次選択され、ソースドライバＩＣは、選択された画素に映像信号を印加する。画素では前記映像信号に対応する電圧がコンデンサ１９ｂに保持される。１フレームの各ブランキング期間では、コンデンサ１９ｂに保持された電圧が、コンデンサ１９ａにコピーされる。この期間は、表示画面は、非表示状態に維持される。
【０２７１】
次のフレームでは、コンデンサ１９ａに保持されて電圧に基づいて、駆動トランジスタ１１ａがＥＬ素子１５に電流を供給する。
【０２７２】
以上のように、本実施の形態の変形例に係る表示画素１６に、映像信号に基づく電圧を保持するコンデンサ１９ａおよび１９ｂを具備することを特徴とする。また、コンデンサ１９ｂに保持さえた映像信号に基づく信号を、コンデンサ１９ａにコピーする手段を具備することを特徴とする。
【０２７３】
なお、上記変形例では、映像信号に基づく電圧を保持するコンデンサ１９ａおよび１９ｂを具備するとしたが、これに限定するものではない。たとえば、トランジスタなどで２つのメモリ回路を構成し、このメモリ回路に映像信号に基づく電圧を保持させてもよい。また、ＭＯＳトランジスタのゲート容量に、映像信号に基づく電圧を保持させてもよい。
【０２７４】
なお、以上の本実施の形態における駆動方式では、表示画素１６の画素回路としてスイッチ用トランジスタ１１ｃが配置されている。しかし、駆動トランジスタ１１ａの補正処理などが不要の場合は、図４２に図示するように、スイッチ用トランジスタ１１ｃを形成しなくてもよい。図４２は、実施の形態の変形例に係るＥＬパネルの画素構成の一例を示す回路図である。この場合、図３９の動作は不要である。
【０２７５】
また、図４３は、実施の形態の変形例に係るＥＬパネルの画素構成の一例を示す回路図である。図４３に図示するように、リセット電圧Ｖｒｅｆ２を印加するスイッチ用トランジスタ１１ｆを、スイッチ用トランジスタ１１ｃで兼用する実施の形態も例示される。図３７、図３８のスイッチ用トランジスタ１１ｆがオンするときに、スイッチ用トランジスタ１１ｃをオンさせて、駆動トランジスタ１１ａのゲート端子にＶｒｅｆ２電圧を印加する。他の動作は、図３５〜図４１で説明した実施例と同様であるので説明を省略する。
【０２７６】
図４４は、実施の形態の変形例に係るＥＬパネルにゲートドライバ回路１２およびソースドライバ回路１４を接続した構成図である。図３４の画素構成においても、図３６〜図３８のオフセットキャンセル動作は、図６などで説明したゲートドライバＩＣ２１などを用いて実施される。
【０２７７】
しかし、本変形例における駆動方式では、オフセットキャンセル動作を全画面の表示画素において一度に実施することを要しない。たとえば、オフセットキャンセル動作は、画面の上部の画素行から順次、実施してもよい。
【０２７８】
図２９、図３０、図４５は、本実施の形態におけるゲートドライバＩＣ２１（ゲートドライバ回路１２）のブロック図および説明図である。なお、図４５は、図７に対応する説明図である。
【０２７９】
ゲートドライバＩＣ２１は、図２９および図３０に示すように、４つのシフトレジスタ・出力回路４３２ａ〜４３２ｄを備えている。
【０２８０】
なお、図２９および図３０の実施例では、４つのシフトレジスタ・出力回路４３２ａ〜４３２ｄを備えているとして説明するが、これに限定するものではない。１画素２ゲート信号線の画素回路であれば、２つのシフトレジスタ・出力回路を内蔵したゲートドライバ回路１２を構成すればよい。
【０２８１】
また、１画素４ゲート信号線の画素回路の表示パネルであり、偶数画素行と奇数画素行を千鳥引出しする場合は、２つのシフトレジスタ・出力回路を内蔵したゲートドライバ回路１２を画面の左右に配置すればよい。
【０２８２】
なお、図４５は、図３４の１画素６ゲート信号線の画素回路に対応するように、ゲートドライバＩＣ２１内に６つのシフトレジスタ・出力回路を有する実施例である。
【０２８３】
シフトレジスタ・出力回路４３２ａは、出力端子ＶｏｕｔＡを担当し、シフトレジスタ・出力回路４３２ｂは、出力端子ＶｏｕｔＢを担当する。シフトレジスタ・出力回路４３２ｃは、出力端子ＶｏｕｔＣを担当し、シフトレジスタ・出力回路４３２ｄは、出力端子ＶｏｕｔＤを担当する。出力端子ＶｏｕｔＡには、ゲート信号線１７ａが接続され、出力端子ＶｏｕｔＢには、ゲート信号線１７ｂが接続されている。出力端子ＶｏｕｔＣには、ゲート信号線１７ｃが接続され、出力端子ＶｏｕｔＤには、ゲート信号線１７ｄが接続されている。
【０２８４】
各シフトレジスタ・出力回路４３２ａ〜４３２ｄあるいはゲートドライバＩＣ２１にはＶｏｎ端子（ＶｏｎＡ、ＶｏｎＢ、ＶｏｎＣ、ＶｏｎＤ）には、独立してオン電圧Ｖｏｎが印加できるように構成されている。
【０２８５】
したがって、出力端子ＶｏｕｔＡには、ＶｏｎＡ端子に印加されたオン電圧が出力され、出力端子ＶｏｕｔＢには、ＶｏｎＢ端子に印加されたオン電圧が出力され、出力端子ＶｏｕｔＣには、ＶｏｎＣ端子に印加されたオン電圧が出力され、出力端子ＶｏｕｔＤには、ＶｏｎＤ端子に印加されたオン電圧が出力される。
【０２８６】
各シフトレジスタ・出力回路４３２ａ〜４３２ｄあるいはゲートドライバＩＣ２１にはＶｏｆｆ端子（ＶｏｆｆＡ、ＶｏｆｆＢ、ＶｏｆｆＣ、ＶｏｆｆＤ）には、独立してオン電圧Ｖｏｆが印加できるように構成されている。
【０２８７】
したがって、出力端子ＶｏｕｔＡには、ＶｏｆｆＡ端子に印加されたオフ電圧が出力され、出力端子ＶｏｕｔＢには、Ｖｏｆｆ端子に印加されたオフ電圧が出力され、出力端子ＶｏｕｔＣには、ＶｏｆｆＣ端子に印加されたオフ電圧が出力され、出力端子ＶｏｕｔＤには、ＶｏｆｆＤ端子に印加されたオフ電圧が出力される。
【０２８８】
ゲートドライバＩＣ２１は、チップセレクトＣＳ端子を有する。チップセレクトＣＳ端子は、ロジック電圧により動作する設定端子である。チップセレクトＣＳ端子に印加されるロジック電圧がＨレベルの時、該当ゲートドライバＩＣが有効となり、出力ピン選択データＰｄａｔ端子により選択されたゲート出力端子Ｖｏｕｔもしくはシフトレジスタ・出力回路で選択されたゲート信号線１７に、スイッチ用トランジスタをオンさせるオン電圧またはオフ電圧が出力される。チップセレクトＣＳ端子に印加されるロジック電圧がＬレベルの時、該当ゲートドライバＩＣは非選択となり、すべてのゲート出力端子Ｖｏｕｔからゲート信号線１７に、スイッチ用トランジスタをオフさせるオフ電圧が出力される。
【０２８９】
したがって、ＣＳ端子の制御により、複数のゲートドライバＩＣ２１から任意のゲートドライバＩＣ２１を選択し、動作あるいは非動作に制御することができる。
【０２９０】
ハイインピーダンス端子ＨｉＺ端子は、Ｈレベルとすることにより、Ｖｏｕｔ端子がハイインピーダンスとなり、Ｖｏｕｔ端子と接続されたゲート信号線１７とゲートドライバＩＣ２１とを切り離すことができる。ハイインピーダンス端子ＨｉＺ端子は、Ｌレベルとすることにより、Ｖｏｕｔ端子からオン電圧またはオフ電圧が出力できるようになる。ハイインピーダンス端子ＨｉＺ端子は、ゲートドライバＩＣ２１内で、プルダウンされている。ハイインピーダンス端子ＨｉＺ端子は、パネルに複数実装されているゲートドライバＩＣ２１のいずれかが動作不良であるかを検査する場合などに用いる。また、パネルの工程検査、評価に用いる。
【０２９１】
なお、本実施の形態におけるソースドライバＩＣ２２にも、ハイインピーダンス端子ＨｉＺ端子が付加されている。Ｈレベルとすることにより、ソース信号線と接続された出力端子がハイインピーダンスとなり、ソースドライバＩＣ２２とソース信号線とを切り離すことができる。ハイインピーダンス端子ＨｉＺ端子は、Ｌレベルとすることにより、ソース信号線に映像信号を出力できるようになる。ハイインピーダンス端子ＨｉＺ端子は、ソースドライバＩＣ２２内で、プルダウンされている。ハイインピーダンス端子ＨｉＺ端子は、パネルに複数実装されているソースドライバＩＣ２２のいずれかが動作不良であるかを検査する場合などに用いる。また、パネルの工程検査、評価に用いる。
【０２９２】
ピン選択端子Ｐｄａｔは、８端子から構成されている。つまり、８ビットであり、８端子に印加されたロジック信号により、デコーダ回路４３１の出力を選択する。
【０２９３】
本実施の形態における出力端子ＶｏｕｔＡ、ＶｏｕｔＢ、ＶｏｕｔＣ、ＶｏｕｔＤは、各１８０本としているのは、一例であり、これに限定するものではない。Ｐｄａｔ端子が８端子（８ビット）であれば、２の８乗で２５６端子を選択できる。
【０２９４】
全オン端子（ＡＯＮ）は、各シフトレジスタ・出力回路４３２ａ〜４３２ｄにおいて、各すべての出力端子Ｖｏｕｔ端子にオン電圧を出力されるように制御するロジック端子である。
【０２９５】
全オン端子ＡＯＮＡは、シフトレジスタ・出力回路４３２ａを担当し、全オン端子ＡＯＮＢは、シフトレジスタ・出力回路４３２ｂを担当する。全オン端子ＡＯＮＣは、シフトレジスタ・出力回路４３２ｃを担当し、全オン端子ＡＯＮＤは、シフトレジスタ・出力回路４３２ｄを担当する。
【０２９６】
図２９、図３０、及び図４５と図６との主な差異は、図６のゲートドライバＩＣ２１（ゲートドライバ回路１２）では、デコーダ・出力回路が配置されているのに対し、図２９のゲートドライバＩＣ２１（ゲートドライバ回路１２）では、シフトレジスタ・出力回路が配置され、複数のシフトレジスタ・出力回路に対して共通のデコーダ回路４３１を有する点である。
【０２９７】
なお、図２９において、シフトレジスタ・出力回路４３２ａ〜４３２ｄは、４回路としているが、これは一実施例であり、４回路に限定されるものではない。たとえば、図３４の画素回路では、１画素のゲート信号線１７の種類は、６種類であるので、シフトレジスタ・出力回路は、６回路をゲートドライバ回路１２内に設ける。以上の事項は図６の実施例においても同様である。
【０２９８】
シフトレジスタ・出力回路４３２ａ〜４３２ｄのそれぞれは、主として、シフトレジスタ回路４４３、セレクタ回路４４４、および出力バッファ回路４４５から構成される。
【０２９９】
シフトレジスタ回路４４３には、クロック端子ＣＬＫ、スタート信号入出力端子ＳＴＶが接続されている。シフトレジスタ・出力回路４３２ａのクロック端子はＣＬＫＡ、スタート信号入出力端子はＳＴＶＡとし、これらの端子は双方向であるので、ＣＬＫＡａ、ＣＬＫＡｂ、ＳＴＶＡａ、ＳＴＶＡｂとしている。
【０３００】
スタート信号入出力端子ＳＴＶに入力されたデータ信号は、クロック端子ＣＬＫに入力されたクロック信号の立ち上りタイミングでシフトレジスタ回路４４３に取り込まれ、クロック信号に同期してデータがシフトレジスタ内をシフトされる。シフトされたデータによりオン電圧が出力されるゲート信号線１７が決定される。
【０３０１】
シフトレジスタ回路４４３には、シフト方向を決定する方向選択端子ＤＩＲが接続されている。ＤＩＲ端子がＨの場合は、シフト方向が、左→右方向に設定される。ＤＩＲ端子がＬの場合は、シフト方向が、右→左方向に設定される。
【０３０２】
シフトレジスタ・出力回路４３２ａ〜４３２ｄのそれぞれは、シフトレジスタ回路４４３を有しており、データ信号の入力端子（ＳＴＶ端子）にデータが入力され、クロック端子（ＣＬＫ端子）に入力されたクロックにより、データがシフトレジスタ回路４４３内をシフトする。データのある位置に対応するＶｏｕｔ端子に、オン電圧が出力される。シフトレジスタ回路４４３を用いることにより、連続したゲート信号線にオン電圧を印加することができる。
【０３０３】
出力バッファ回路４４５には、全オン端子ＡＯＮ端子、オン電圧印加端子Ｖｏｎ端子、オフ電圧印加端子Ｖｏｆｆ端子、イネーブル端子ＥＮが接続されている。これらの端子は、図６などで説明しているので説明を省略する。
【０３０４】
デコータ回路４４１には、ピン選択端子Ｐｄａｔとクロック端子ＣＬＫとが接続されている。デコーダ回路４４１は、１８０本の出力（ＰＯＵＴ）を有し、出力ＰＯＵＴのいずれかを選択（オン電圧を出力位置を選択）するのは、Ｐｄａｔ端子に印加された８ビットのロジック信号による。以上の事項は図６などと同様であるので説明を省略する。
【０３０５】
デコータ回路４４１の出力ＰＯＵＴと、シフトレジスタ回路４４３の出力は、セレクタ回路４４４に入力され、セレクタ回路４４４に接続された選択端子ＳＰにより、デコータ回路４４１の出力ＰＯＵＴが出力バッファ回路に入力されるか、シフトレジスタ回路４４３の出力が出力バッファ回路に入力されるかが制御される。
【０３０６】
ＳＰ端子のロジック電圧がＨの時、デコータ回路４４１の出力ＰＯＵＴが出力バッファ回路に入力される。ＳＰ端子のロジック電圧がＬの時、シフトレジスタ回路４４３の出力が出力バッファ回路に入力される。
【０３０７】
デコータ回路４４１により、ランダムに任意のゲート信号線位置を選択できる。また、シフトレジスタ回路４４３により、順番にゲート信号線位置を選択できる。したがって、ＳＰ端子の制御により、ランダムに任意のゲート信号線位置を選択でき、もしくは、順番にゲート信号線位置を選択できる。また、図６と同様に、ＥＮ端子、ＡＯＮ端子により全オン制御などができる。Ｖｏｕｔ端子には各ゲート信号線１７が接続される。
【０３０８】
デコーダ回路４４１は、コンデンサ１９ｂに映像信号を印加するスイッチ用トランジスタ１１ｂを選択するのに使用される。デコーダ回路４４１により、図８〜図１０、図１３、図１５、図２３〜図２５、図３１〜図３３で説明した選択画素行を任意に選ぶことができる（順次でなく）。したがって、ソースドライバ回路１４（ソースドライバＩＣ２２）の電力を大幅に低減でき、過熱などの問題の発生がなくなる。
【０３０９】
映像信号を書き込む画素行の選択（ゲート信号線の位置の指定）は、ゲートドライバＩＣ２１に１回路でよい。したがって、図２９および図３０に図示するように、デコーダ回路は１回路である。デコーダ回路４４１の出力ＰＯＵＴは、複数あるシフトレジスタ・出力回路４３２ａ〜４３２ｄのセレクタ回路４４４に接続されている。出力ＰＯＵＴは、セレクタ回路４４４に制御されて、Ｖｏｕｔ端子に出力されるか否かを制御される。したがって、セレクタ回路４４４の制御により、デコーダ回路４４１の出力ＰＯＵＴは、ＶｏｕｔＡ、ＶｏｕｔＢ、ＶｏｕｔＣ、ＶｏｕｔＤのいずれにも出力することができる。
【０３１０】
セレクタ回路４４４のＳＰ端子がＨロジックレベルの時、セレクタ回路４４４のスイッチはｂ接点に接続され、デコーダ回路４４１の出力ＰＯＵＴが出力バッファ回路４４５を介して出力端子Ｖｏｕｔから出力される。セレクタ回路４４４のＳＰ端子がＬロジックレベルの時、セレクタ回路４４４のスイッチはａ接点に接続され、シフトレジスタ回路４４３の出力ＰＯＵＴが出力バッファ回路４４５を介して出力端子Ｖｏｕｔから出力される。
【０３１１】
シフトレジスタ回路４４３の出力を使用することより、オフセットキャンセル動作など順番に選択するゲート信号線１７を容易に制御できる。デコーダ回路４４１の出力を使用することより、図１０などで説明したランダムに選択する必要（並び替えをする必要）があるゲート信号線１７ｂを容易に制御できる。
【０３１２】
シフトレジスタ・出力回路４３２ａ〜４３２ｄは、ゲート信号線１７の種類に対応して設けられている。シフトレジスタ・出力回路４３２ａ〜４３２ｄは、図３６〜図３８などで説明したように、オフセットキャンセル動作を画素行の順番に実施する場合に使用する。図１８および図１９のように、全表示画面２８を一括で実施する場合は、ＡＯＮ端子、ＥＬ端子の制御により実現する。
【０３１３】
ＣＳ端子などは、図６などと同様であるので説明を省略する。また、他の構成ついても同様であるので説明を省略する。ＶＤＤ、ＶＳＳは、ゲートドライバＩＣのロジック電源電圧である。
【０３１４】
図４５は、ＥＬ表示装置１に複数のゲートドライバＩＣ２１を実装した構成図である。図３４の画素回路において、ＶｏｕｔＡ端子はゲート信号線１７ａにオン電圧またはオフ電圧を印加するとし、ＶＯＵＴＢ端子はゲート信号線１７ｂにオン電圧またはオフ電圧を印加するとし、ＶｏｕｔＣ端子はゲート信号線１７ｃにオン電圧またはオフ電圧を印加するとし、ＶｏｕｔＤ端子はゲート信号線１７ｄにオン電圧またはオフ電圧を印加するとし、ＶｏｕｔＥ端子はゲート信号線１７ｅにオン電圧またはオフ電圧を印加するとし、ＶｏｕｔＦ端子はゲート信号線１７ｆにオン電圧またはオフ電圧を印加するとして説明をする。
【０３１５】
チップセレクトＣＳＡ端子をＨレベルにすることにより、ゲートドライバＩＣ２１ａが選択され、ゲートドライバＩＣ２１ａのロジック端子への入力などが有効となる。チップセレクトＣＳＡ端子をＬレベルとした場合、すべてのＶｏｕｔ端子（ＶｏｕｔＡＡ〜ＶｏｕｔＡＦ）からオフ電圧が出力される。
【０３１６】
以下、同様に、チップセレクトＣＳｘ（ｘはＢ〜Ｎ）端子をＨレベルにすることにより、ゲートドライバＩＣ２１（ｘはｂ〜ｎ）が選択され、ゲートドライバＩＣ２１ｘ（ｘはｂ〜ｎ）のロジック端子への入力などが有効となる。チップセレクトＣＳｘ（ｘはＢ〜Ｎ）端子をＬレベルとした場合、すべてのＶｏｕｔ端子（ＶｏｕｔｘＡ〜ＶｏｕｔｘＦ）からオフ電圧が出力される。
【０３１７】
全オン端子ＡＯＮ端子は６配線あり、各配線がシフトレジスタ・出力回路４３２ａ〜４３２ｆに接続されている。たとえば、６本のＡＯＮ端子を、ＡＯＮＡ、ＡＯＮＢ、ＡＯＮＣ、ＡＯＮＤ、ＡＯＮＥ、ＡＯＮＦとし、シフトレジスタ・出力回路４３２ａ〜４３２ｆとすれば、ＡＯＮＡ端子は、シフトレジスタ・出力回路４３２ａの出力ＶｏｕｔＡを全オン（ＶｏｕｔＡ１〜１８０がすべてオン電圧を出力）に制御する。
【０３１８】
以下同様に、ＡＯＮＢ端子は、シフトレジスタ・出力回路４３２ｂの出力ＶｏｕｔＢを全オン（ＶｏｕｔＢ１〜１８０がすべてオン電圧を出力）に制御する。ＡＯＮＣ端子は、シフトレジスタ・出力回路４３２ｃの出力ＶｏｕｔＣを全オン（ＶｏｕｔＣ１〜１８０がすべてオン電圧を出力）に制御する。ＡＯＮＤ端子は、シフトレジスタ・出力回路４３２ｄの出力ＶｏｕｔＤを全オン（ＶｏｕｔＤ１〜１８０がすべてオン電圧を出力）に制御する。ＡＯＮＥ端子は、シフトレジスタ・出力回路４３２ｅの出力ＶｏｕｔＥを全オン（ＶｏｕｔＥ１〜１８０がすべてオン電圧を出力）に制御する。ＡＯＮＦ端子は、シフトレジスタ・出力回路４３２ｆの出力ＶｏｕｔＦを全オン（ＶｏｕｔＦ１〜１８０がすべてオン電圧を出力）に制御する。
【０３１９】
ハイインピーダンス端子ＨｉＺ端子は、Ｈレベルとすることにより、Ｖｏｕｔ端子がハイインピーダンスとなり、Ｖｏｕｔ端子と接続されたゲート信号線１７とゲートドライバＩＣ２１とを切り離すことができる。ハイインピーダンス端子ＨｉＺ端子は、Ｌレベルとすることにより、Ｖｏｕｔ端子からオン電圧またはオフ電圧が出力できるようになる。ハイインピーダンス端子ＨｉＺ端子は、ゲートドライバＩＣ２１内で、プルダウンされている。ハイインピーダンス端子ＨｉＺ端子は、パネルに複数実装されているゲートドライバＩＣ２１のいずれかが動作不良であるかを検査する場合などに用いる。また、パネルの工程検査、評価に用いる。
【０３２０】
ＥＮ端子がＨであれば、Ｐｄａｔ端子、シフトレジスタ回路４４３に入力されたデータ（ＳＴＶ端子から入力されたデータ）が有効となり、担当するＶｏｕｔ端子からオン電圧がゲート信号線に出力される。ＥＮ端子がＬであれば、Ｐｄａｔ端子、シフトレジスタ回路４４３に入力されたデータ（ＳＴＶ端子から入力されたデータ）が無効となり、担当するすべてのゲート信号線にはオフ電圧が出力される。
【０３２１】
ここで、ＥＮ端子をＥＮＡ、ＥＮＢ、ＥＮＣ、ＥＮＤ、ＥＮＥ、ＥＮＦとし、シフトレジスタ回路４４３を、４４３Ａ、４４３Ｂ、４４３Ｃ、４４３Ｄ、４４３Ｅ、４４３Ｆとし、出力バッファ回路４４５を、４４５Ａ、４４５Ｂ、４４５Ｃ、４４５Ｄ、４４５Ｅ、４４５Ｆとし、セレクタ回路４４４を、４４４Ａ、４４４Ｂ、４４４Ｃ、４４４Ｄ、４４４Ｅ、４４４Ｆとし、セレクタ回路に接続された選択端子ＳＰを、ＳＰＡ、ＳＰＢ、ＳＰＣ、ＳＰＤ、ＳＰＥ、ＳＰＦ端子とする。
【０３２２】
たとえば、ＳＰＡ端子とＬレベル、ＥＮＡ端子をＨレベルとすることにより、セレクタ回路４４４Ａ内部のスイッチ（図３０を参照）は、端子ｂを選択し、シフトレジスタ回路４４３Ａの出力が、出力バッファ回路４４５Ａを介してゲート信号線１７ａに出力される。
【０３２３】
ＳＰＡ端子、ＥＮＡ端子をＨレベルとすることにより、Ｐｄａｔ端子に設定されたロジック信号が有効となり、セレクタ回路４４４Ａ内部のスイッチ（図３０を参照）は、端子ａを選択し、デコーダ回路４４１の設定されたオン電圧出力端子位置が、出力バッファ回路４４５Ａから出力される。
【０３２４】
ＥＮＡ端子をＬレベルとすることにより、出力バッファ回路４４５ＡからはすべてのＶｏｕｔＡ端子にオフ電圧が出力される。
【０３２５】
ＳＰＢ端子とＬレベル、ＥＮＢ端子をＨレベルとすることにより、セレクタ回路４４４Ｂ内部のスイッチ（図３０を参照）は、端子ｂを選択し、シフトレジスタ回路４４３Ｂの出力が、出力バッファ回路４４５Ｂを介してゲート信号線１７ｂに出力される。
【０３２６】
ＳＰＢ端子、ＥＮＢ端子をＨレベルとすることにより、Ｐｄａｔ端子に設定されたロジック信号が有効となり、セレクタ回路４４４Ｂ内部のスイッチ（図３０を参照）は、端子ａを選択し、デコーダ回路４４１の設定されたオン電圧出力端子位置が、出力バッファ回路４４５Ｂから出力される。
【０３２７】
ＥＮＢ端子をＬレベルとすることにより、出力バッファ回路４４５ＢからはすべてのＶｏｕｔＢ端子にオフ電圧が出力される。以下、他の出力ＶｏｕｔＣ〜ＶｏｕｔＦについても同様であるので説明を省略する。
【０３２８】
ＣＬＫｘａ（以下、ｘはＡ〜Ｆ）、ＣＬＫｘｂは双方向の入出力端子である。ＳＴＶｘａおよびＳＴＶｘｂも双方向の入出力端子である。ＳＴＶｘａまたはＳＴＶｘｂ端子に、シフトレジスタ回路４４３ｘに入力されるデータが設定される。ＳＴＶｘａまたはＳＴＶｘｂ端子に入力されたデータは、ＣＬＫｘａ、ＣＬＫｘｂに入力されているクロック信号の立ち上がりにより、シフトレジスタ回路４４３ｘに取り込まれる。シフトレジスタ回路４４３ｘに取り込まれたデータは、ＣＬＫｘａ、ＣＬＫｘｂに入力されているクロック信号の立ち上がりにより、シフトレジスタ回路４４３ｘ内を順次シフトされる。シフトレジスタ４４３ｘ内のデータ位置は、オン電圧を出力する位置となる。
【０３２９】
ＳＰ端子は、デコーダ回路４４１で設定されたオン電圧位置を出力バッファ回路４４５ｘに出力するか、シフトレジスタ回路４４３ｘの出力を出力バッファ回路４４５ｘに出力するかを制御する。
【０３３０】
以上のように、本実施の形態に係るゲートドライバ回路１２（ゲートドライバＩＣ２１）は、１つのデコーダ回路４４１と複数のシフトレジスタ回路４４３とを有する。
【０３３１】
デコータ回路４４１は、図４および図３４の画素回路などにおいて、映像信号を画素に書き込むスイッチ用トランジスタ１１ｂが接続されたゲート信号線１７ｂを制御する。デコーダ回路４４１は、８ビットであり、８ビットにより担当するゲート信号線１７ｂのうち、１つのゲート信号線１７ｂを選択することができる。
【０３３２】
したがって、図８〜図１０、図１２、図１３、図１５、図３１〜図３３などで説明した、選択する「画素行」を並び変えて、ソースドライバＩＣ２２が出力する映像振幅を小さくする駆動方式を容易に実現できる。
【０３３３】
また、ＡＯＮ端子（ＡＯＮＡ〜ＡＯＮＦ）の制御により、図４および図３４の画素回路などにおいて、ブランキング期間に、表示画面２８のスイッチ用トランジスタ１１ｅ、スイッチ用トランジスタ１１ｃをオンさせることができる。
【０３３４】
したがって、駆動トランジスタ１１ａの補償処理、コンデンサ１９ｂに保持された映像データをコンデンサ１９ａへのコピー処理を、全表示画面で同時に実施することができる。
【０３３５】
また、シフトレジスタ回路４４３にデータ位置を順次シフトしていくことにより、選択するゲート信号線１７を順次選択することができる。したがって、図３６〜図３８で説明したオフセットキャンセル動作を選択する画素行位置を順次シフトさせて実施することができる。
【０３３６】
また、本実施の形態に係るゲートドライバ回路１２は、シフトレジスタ回路と、デコーダ回路とを具備し、シフトレジスタ回路の出力およびデコーダ回路の出力のうち、いずれかの出力を表示画面に形成されたゲート信号線の出力に対応させることを特徴とする。
【０３３７】
また、本実施の形態に係るゲートドライバ回路は、入力されたデータを、シフトレジスタ内でシフトし、シフトレジスタ内のデータの位置に対応させて、複数の第１の出力を変化させるシフトレジスタ回路と、ｎ（ｎは２以上の整数）ビットのパラレルデータから、ｍ（ｍはｎ＋１以上の整数）の第２の出力から１つの出力を選択するデコーダ回路と、第１の出力と、第２の出力のいずれかを選択し、第３の出力に出力する選択回路とを具備し、選択回路の前記第３の出力が、表示画面に形成されたゲート信号線と電気的に接続されていることを特徴とする。
【０３３８】
以上の構成により、図４および図３４の画素構成においては、映像振幅の変化が小さくなるように、任意のゲート信号線１７ｂを選択し、スイッチ用トランジスタ１１ｂをオンっせることにより、コンデンサ１９ｂに映像信号あるいは映像信号に基づく電圧を書き込むことができる。
【０３３９】
また、ＡＯＮ端子の制御あるいは操作により、表示画面に形成されたゲート信号線１７ａに一括して選択電圧を印加することができ、コンデンサ１９ｂに保持された信号（電圧）をコンデンサ１９ａに移動あるいはコピーすることができる。なお、この動作の際、スイッチ用トランジスタ１１ｄはオフ状態とし、ＥＬ素子１５には発光電流が供給されないように制御することができる。
【０３４０】
また、本実施の形態に係るＥＬ表示装置は、上記実施の形態に係るゲートドライバ回路を使用する。また、制御回路により、表示画面の画素行に印加する映像信号の指標値を算出し、指標値を用いて、画素行の順序の並び替えを行い、画素行の順序の並び替えの結果に基づいて、ゲート信号線１７ｂを選択することを特徴とする。
【０３４１】
また、制御回路は、任意の画素行に印加する映像信号の第１の電圧値と、画素行以外の画素行に印加する画素行の第２の電圧との電位差の二乗を求め、電位差の二乗の値が小さくなるように、選択する前記画素行の順序の並び替えを行うことを特徴とする。
【０３４２】
（その他の実施の形態）
以上、ゲートドライバ回路およびそれを用いたＥＬ表示装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれても良い。
【０３４３】
例えば、上記実施の形態および変形例では、複数の表示画素の各行の明るさを示す指標値として、輝度値の２乗の合計値を求め、また、電圧信号の２乗の差の合計値を求めたが、これに限るものではない。指標値は、例えば、１行の画素の平均値、あるいは、２乗の平均値等であっても構わない。
【０３４４】
また、上記実施の形態および変形例では、指標値を降順または昇順に並び替え、変形例２では、指標値を降順または昇順に並び替えるかをフィールドまたはフレーム毎に判定したが、これに限るものではない。例えば、フィールドあるいはフレーム毎に、指標値を昇順に並び替えるか降順に並び替えるかを規定したパターンを予め設定しておいても構わない。具体的には、例えば、一般的に、最小値同士、最大値同士は指標値の差が小さくなると考えられることから、フィールドあるいはフレーム毎に、指標値の並び替えを、降順に行うか昇順に行うかを交互に設定しても構わない。
【０３４５】
なお、上記実施の形態では、ソースドライバ回路１４はソースドライバＩＣを有するものとして説明するが、ソースドライバ回路１４の構成は、半導体チップからなるソースドライバＩＣで構成されるものに限定されるものではない。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。また、低温ポリシリコン、高温ポリシリコン、ＴＡＯＳ技術などを用い、画素、トランジスタなどが形成されたガラス基板に直接にソースドライバ回路１４を形成したものであってもよい。つまり、画素、トランジスタの形成プロセスを用いて、ソースドライバ回路１４を形成してもよい。以上の事項は、ゲートドライバＩＣにおいても同様である。つまり、ゲートドライバ回路は、画素、トランジスタと同一プロセスを用いて、画素等と同時にガラス基板上に形成してもよい。
【０３４６】
なお、本発明において、ソースドライバから出力する信号は、電圧信号としたが（電圧プログラム方式）、これに限定するものではない。たとえば、電流信号であってもよい（電流プログラム方式）。電流であっても、映像信号の振幅として表現され、電流を電圧としてとらえることができ、電流Ｉ→電圧Ｖに対応させ、相対的にＣＶ２Ｆとして発熱を計算することができる。あるいは、ＣＶ２Ｆに比例するとして発熱を計算することができる。
【０３４７】
なお、上記実施の形態にかかる包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムまたは記録媒体の任意な組み合わせで実現されても良い。
【０３４８】
また、本実施の形態に係るゲートドライバ回路１２及びＥＬ表示装置１は、図４６に記載されたような薄型フラットＴＶ３１に搭載される。本実施の形態に係るゲートドライバ回路１２およびＥＬ表示装置１により、発熱量が低減された高品質のＥＬパネル２９を備えた薄型フラットＴＶが実現される。
【産業上の利用可能性】
【０３４９】
本開示は、有機エレクトロルミネッセンス（ＥＬ）素子を用いたＥＬディスプレイ等の表示装置に利用可能である。
【符号の説明】
【０３５０】
１    ＥＬ表示装置
１１ａ    駆動トランジスタ
１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ、１１ｇ    スイッチ用トランジスタ
１２    ゲートドライバ回路
１４    ソースドライバ回路
１５    ＥＬ素子（発光素子）
１６、１６ａ、１６ｂ、１６ｃ    表示画素
１７    ゲート信号線
１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ    ゲート信号線
１８    ソース信号線
１９ａ、１９ｂ    コンデンサ
２１、２１ａ、２１ｂ、２１ｎ    ゲートドライバＩＣ
２２    ソースドライバＩＣ
２３    ゲートＣＯＦ
２４    ソースＣＯＦ
２５    ゲートＰＣＢ
２６    ソースＰＣＢ
２７    ＴＣＯＮ（制御回路、タイミングコントローラ）
２８    表示画面
２９    ＥＬパネル
３１    薄型フラットＴＶ
８１    アノード配線（アノード電極）
８２    カソード配線（カソード電極）
２３１    電位差算出部
２３２    並び替え部
２３３    ゲートドライバ制御部
２３４    ソースドライバ制御部
３１１ａ、３１１ｂ、３１１ｃ、３１１ｄ    デコーダ・出力回路
４３１、４４１    デコーダ回路
４３２ａ、４３２ｂ、４３２ｃ、４３２ｄ、４３２ｅ、４３２ｆ    シフトレジスタ・出力回路
４４３    シフトレジスタ回路
４４４    セレクタ回路
４４５    出力バッファ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図３１】
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