(57)【要約】【課題】従来の制御方法を変更することなく、データ通信することができるデータ送信装置、データ受信装置及びデータ通信システムを提供する。【解決手段】パラレルデータをシリアルデータに変換して送信するデータ送信装置において、パラレルデータの有効アクセス期間の信号変化タイミングを抽出して所定の基準タイミングからのタイミング時間を取得し保存する第１の抽出保存手段と、パラレルデータの信号と、保存されたタイミング時間とをパケット形式のデータで送信する送信手段と、１つ前の有効アクセス期間の信号変化タイミングのタイミング時間と、現在の有効アクセス期間の信号変化タイミングのタイミング時間との差分を検出する差分検出手段とを備え、送信手段は、差分に基づいて、各タイミング時間が同じであるとき、保存されたタイミング時間の送信を省略する。【選択図】図１
2016009347.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータをシリアルデータに変換して送信するデータ送信装置であって、
上記パラレルデータの有効アクセス期間の信号変化タイミングを抽出して所定の基準タイミングからのタイミング時間を取得し保存する第１の抽出保存手段と、
上記パラレルデータの信号と、上記保存されたタイミング時間とをパケット形式のデータで送信する送信手段と、
現在の有効アクセス期間の信号変化タイミングのタイミング時間と、その１つ前の有効アクセス期間の信号変化タイミングのタイミング時間との差分を検出する差分検出手段とを備え、
上記送信手段は、上記差分に基づいて、上記各タイミング時間が同じであるとき、上記保存されたタイミング時間の送信を省略することを特徴とするデータ送信装置。
【請求項２】
上記差分検出手段は、送信先の周辺回路からの読み出しアクセスのタイミング時間と、上記周辺回路に対する書き込みアクセスのタイミング時間とを分けてタイミング時間を検出することを特徴とする請求項１記載のデータ送信装置。
【請求項３】
上記第１の抽出保存手段は、当該データ送信装置のリセット解除から特定の指定時間のみタイミング時間の抽出を行い、当該指定時間経過後は、タイミング時間の抽出を停止し、上記差分検出手段の動作を停止させることを特徴とする請求項１又は２記載のデータ送信装置。
【請求項４】
請求項１〜３のうちのいずれか１つに記載のデータ送信装置からのシリアルデータを受信してパラレルデータに変換して所定の周辺回路に出力するデータ受信装置であって、
上記パラレルデータの信号と、上記タイミング時間とを含むパケット形式のデータを受信してパラレルデータに変換する変換手段と、
上記変換手段からのタイミング時間を抽出して保存する第２の抽出保存手段と、
上記保存されたタイミング時間に基づいて、上記パラレルデータの信号の上記周辺回路への送信を制御するインターフェース手段とを備えることを特徴とするデータ受信装置。
【請求項５】
請求項１〜３のうちのいずれか１つに記載のデータ送信装置と、
請求項４記載のデータ受信装置とを備えることを特徴とするデータ通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＰＣＩ  Ｅｘｐｒｅｓｓなどの高速シリアルインターフェースに適用されるデータ通信システムに関し、特に、当該データ通信システムのためのデータ送信装置及びデータ受信装置に関する。
【背景技術】
【０００２】
例えば複合機など複数のエレキボードを有し、マスターボードからスレーブボードを制御するシステムにおいて、ボード間を接続するハーネスの本数を減らすことを目的とし、従来から存在するパラレルバスのインターフェースをシリアルバスに変換するニーズが高い。この際、シリアルバスは従来のパラレルバスの転送レートを維持するために、１ＧＨｚを超える高速な周波数でパケットを使ってスレーブ側と通信を行い、スレーブ側はシリアルバスを再びパラレルバスに復元して周辺デバイスと通信するブリッジ回路が開発され既に知られている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、今までのブリッジ回路は、従来パラレルバスで接続されていたマスター装置とスレーブ装置の間にパケット転送を用いたシリアルバスが挿入されるため、マスター装置側のパラレルバスの信号変化タイミングがスレーブ装置側に直接伝達されない。このため、スレーブ装置側は内部レジスタを設け、パラレルバスの信号変化タイミングをデータ通信開始前に設定しておく必要がある、つまり、ブリッジ回路を挿入することで従来の制御方法を変更しなければならない問題があった（例えば、特許文献１参照）。
【０００４】
また、パラレルバスの信号変化タイミングをパケット情報に付加して伝送する場合は、シリアルバスの伝送路に流す情報量が増えるため、負荷がかかるという問題点があった。
【０００５】
本発明の目的は以上の問題点を解決し、従来の制御方法を変更することなく、データ通信することができるデータ送信装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係るデータ送信装置は、パラレルデータをシリアルデータに変換して送信するデータ送信装置であって、
上記パラレルデータの有効アクセス期間の信号変化タイミングを抽出して所定の基準タイミングからのタイミング時間を取得し保存する第１の抽出保存手段と、
上記パラレルデータの信号と、上記保存されたタイミング時間とをパケット形式のデータで送信する送信手段と、
１つ前の有効アクセス期間の信号変化タイミングのタイミング時間と、現在の有効アクセス期間の信号変化タイミングのタイミング時間との差分を検出する差分検出手段とを備え、
上記送信手段は、上記差分に基づいて、上記各タイミング時間が同じであるとき、上記保存されたタイミング時間の送信を省略することを特徴とする。
【発明の効果】
【０００７】
本発明に係るデータ送信装置によれば、パラレルバスの信号変化タイミングの所定のタイミング時間を検出して、パケット情報としてデータ受信装置へ伝達し、データ受信装置はパケット情報から取り出した信号変化タイミングのタイミング時間を用いることで、従来の制御方法を変更することなく、データ送信することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に係るデータ通信システムであるブリッジ回路の構成を示すブロック図である。
【図２】図１のブリッジ回路において、図１のＣＰＵ１がペリフェラルＩＣ２にデータの書き込みを行った後、データの読み出しを行う動作のタイミングチャートである。
【図３】図１のブリッジ回路において、マスター装置１０からスレーブ装置２０に送信される各パケットのフォーマットを示す図である。
【図４】図１のブリッジ回路において、各パケットを発行するタイミングを示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１０】
図１は本発明の一実施形態に係るデータ通信システムであるブリッジ回路の構成を示すブロック図である。図１のブリッジ回路は、ＣＰＵ１にペリフェラルＩＣ２，３を接続するための回路であって、シリアルバス３０を介して接続されたマスター装置１０及びスレーブ装置２０を備えて構成される。ここで、マスター装置１０にはパラレルバス３１を介してＣＰＵ１に接続され、スレーブ装置２０にはパラレルバス３２を介してペリフェラルＩＣ２，３が接続される。ペリフェラルＩＣ２，３はハードディスクドライブ、不揮発性メモリなどの周辺回路である。
【００１１】
本実施形態に係る、パラレルシリアル変換を行うブリッジ回路の制御に際して、以下の特徴を有する。データ送信装置であるマスター装置１０はパラレルバス３１上のパラレルデータをサンプリングし、当該パラレルデータの信号の変化タイミングを抽出する。そして、１つ前のアクセスと信号変化タイミングが異なる場合は、信号変化タイミングをパケット情報としてデータ受信装置であるスレーブ装置２０に送信する。これに応答して、スレーブ装置２０は、パケットに付加されているタイミング情報を内部保存するとともに、受信したタイミング情報に基づきパラレルバスのアクセスタイミングの制御を行う。一方、１つ前のアクセスと信号変化タイミングが同じ場合は、タイミング情報の送信は実施せず、データ受信装置であるスレーブ装置２０は、以前に内部保存したタイミング情報を使用してパラレルバスを制御することを特徴としている。
【００１２】
図１において、マスター装置１０はＣＰＵ１からパラレルバス３１を介して送られてくるパラレルデータをパケット形式のシリアルデータに変換してシリアルバス３０を介してスレーブ装置２０へ転送します。一方、スレーブ装置２０はシリアルバス３０を介して送られてくるシリアルデータをパラレルデータに変換してパラレルバス３２を介してペリフェラルＩＣ２，３へ転送する。
【００１３】
マスター装置１０は、パラレルインターフェース回路１１と、パケット生成回路１２と、タイミング時間抽出及び保存回路１３と、タイミング時間差分検出回路１４と、シリアル化ＰＨＹ回路１５とを備えて構成される。
【００１４】
マスター装置１０のパラレルインターフェース回路１１は、ＣＰＵ１からパラレルバス３１を介して送られてくるパラレルデータを受信する。ここで、パラレルデータは、通信したい相手（図１においては、ペリフェラルＩＣ２，３）を示すチップセレクト信号（ＣＳ０＿Ｎ，ＣＳ１＿Ｎ）と、アドレス（Ａｄｄｒ）と、書き込みを示す信号（ＷＥ＿Ｎ）と、読み出しを示す信号（ＲＤ＿Ｎ）と、データ（ＤＡＴＡ）とを含む。パラレルインターフェース回路１１はこれらの信号を用いてＣＰＵ１と通信を行う。なお、図１の実施形態では、ＣＳ信号は２本であるが、１つ以上の接続可能なペリフェラルＩＣ２，３の数だけ用意してもよい。
【００１５】
パケット生成回路１２は、ＣＰＵ１から受信したデータに、パケットの種別を示すヘッダと、エラー検出のための符号とを追加してパケットを生成してシリアル化ＰＨＹ回路１５に出力する。タイミング時間抽出及び保存回路１３は、パラレルバス３１のパラレルデータの各信号を当該各信号のタイミング変化よりも高速なクロックでサンプリングし、変化タイミングを抽出して所定のタイミング時間を検出して保存する。ここで、タイミング時間とは、図２を参照して詳述する所定の基準タイミングからアクセスの変化点までの有効アクセス期間のタイミング時間をいう。保存されたタイミング時間はタイミング時間差分検出回路１４を介してパケット生成回路１２に出力される。タイミング時間差分検出回路１４は、タイミング時間抽出及び保存回路１３で抽出して保存されたタイミング時間に基づいて、１つ前のアクセスの変化点のタイミング時間を現在のアクセスの変化点のタイミング時間と比較する。そして、それらの差分を検出してその差分の差分情報をパケット生成回路１２に出力する。当該差分情報は、パラレルデータにおける信号の１つ前のアクセスの変化点のタイミング時間と、現在のアクセスの変化点のタイミング時間が同じであるか否かを示す。当該差分情報に基づいて、パケット生成回路１２は、当該差分情報が「タイミング時間が同じ」であることを示すとき、図４を参照して詳細後述するように、所定のタイミングパケットの生成（発行）を省略する。一方、「タイミング時間が同じ」でないとき、当該タイミングパケットの生成（発行）を省略せずに生成する。シリアル化ＰＨＹ回路１５は、パケット生成回路１２により生成選択されたパケットのパラレルデータをシリアルデータに変換してシリアルバス３０を介してスレーブ装置２０のデシリアル化ＰＨＹ回路２１に出力する。ここで、タイミングパケットの生成（発行）が省略されたときは、当該タイミングパケットの送信が省略される。
【００１６】
スレーブ装置２０のデシリアル化ＰＨＹ回路２１はシリアルバス３０を介して送られてくるシリアルデータを受信し、パラレルデータに変換してパケットデータ抽出回路２２に出力する。パケットデータ抽出回路２２は、パケット方式の転送シリアルデータから、ヘッダ及び符号を除去して受信データを抽出してタイミング時間保存回路２３及びパラレルインターフェース回路２４に出力する。また、パケットデータ抽出回路２２はエラー検出符号を復号化し、エラーの検出を行う。タイミング時間保存回路２３は、パケットデータ抽出回路２２で抽出された、前記タイミング時間抽出及び保存回路１３で検出したパラレルバスの信号変化のタイミング時間を保存してタイミング時間情報をパラレルインターフェース回路２４に出力する。パラレルインターフェース回路２４は、単純シリアルパラレル変換方式の場合において、変換されたパラレルデータをパラレルバス３２を介してペリフェラルＩＣ２，３に対して出力する。また、パケット方式の場合は、タイミング時間保存回路２３に保存された信号変化のタイミング時間情報を使ってパラレルインターフェース回路２４の動作を制御してパラレルデータの送信制御を行う。
【００１７】
図２は図１のブリッジ回路において、図１のＣＰＵ１がペリフェラルＩＣ２にデータの書き込みを行った後、データの読み出しを行う動作のタイミングチャートである。具体的には、図２はパラレルインターフェース回路１１における各信号の動作タイミングと、変化点抽出について説明するための図である。
【００１８】
図２において、図１のＣＰＵ１がペリフェラルＩＣ２（＃０）にライトを行った後、リードを行う動作を示しています。チップセレクト信号ＣＳ０＿Ｎがローレベルの区間が書込アクセス又は読出アクセスを実施している区間を示す。ライトイネーブル信号ＷＥ＿Ｎがローレベルであるときは、ＣＰＵ１が書き込みデータを出力していることを示し、リード信号ＲＤ＿Ｎがローレベルであるときは、ＣＰＵ１が読み出しデータを要求していることを示す。
【００１９】
本実施形態では、チップセレクト信号ＣＳ０＿Ｎ、アドレスＡｄｄｒ、ライトイネーブル信号ＷＥ＿Ｎ、リード信号ＲＤ＿Ｎ、及びデータＤＡＴＡの各信号をタイミング時間抽出及び保存回路１３によりクロックでサンプリングし、信号変化を検出する。図２の例では、データ書き込み時に
（１）チップセレクト信号ＣＳ０＿Ｎの立下りからライトイネーブル信号ＷＥ＿Ｎの立下りまでの区間のタイミング時間ｔＷＣＳｐｒｅと、
（２）ライトイネーブル信号ＷＥ＿Ｎがローレベルである区間のタイミング時間ｔＷｒｉｔｅと、
（３）ライトイネーブル信号ＷＥ＿Ｎの立上りからチップセレクト信号ＣＳ０＿Ｎの立上りまでの区間のタイミング時間ｔＷＣＳｐｏｓｔと
の３種のタイミング時間を検出する。また、データ読出時には、
（１）チップセレクト信号ＣＳ０＿Ｎの立下りからリード信号ＲＤ＿Ｎの立下りまでの区間のタイミング時間ｔＲＣＳｐｒｅと、
（２）リード信号ＲＤ＿Ｎがローレベルであるの区間のタイミング時間ｔＲｅａｄと、
（３）リード信号ＲＤ＿Ｎの立上りからチップセレクト信号ＣＳ０＿Ｎの立上りまでの区間のタイミング時間ｔＲＣＳｐｏｓｔと
の３種のタイミング時間を検出する。
【００２０】
図３は図１のブリッジ回路において、パケット転送方式で用いてマスター装置１０からスレーブ装置２０に送信される各パケットのフォーマットを示す図である。図３から明らかなように、本実施形態では、以下の８種類のパケットを有する。
（ａ）書込用パケット（Ｗｒｉｔｅ  Ｐａｃｋｅｔ）（９バイト）；
（ｂ）読出用パケット（Ｒｅａｄ  Ｐａｃｋｅｔ）（７バイト）；
（ｃ）タイミングパケット（Ｔｉｍｉｎｇ  Ｐａｃｋｅｔ）Ｗ１（５バイト）；
（ｄ）タイミングパケット（Ｔｉｍｉｎｇ  Ｐａｃｋｅｔ）Ｗ２（５バイト）；
（ｅ）タイミングパケット（Ｔｉｍｉｎｇ  Ｐａｃｋｅｔ）Ｗ３（５バイト）；
（ｆ）タイミングパケット（Ｔｉｍｉｎｇ  Ｐａｃｋｅｔ）Ｒ１（５バイト）；
（ｇ）タイミングパケット（Ｔｉｍｉｎｇ  Ｐａｃｋｅｔ）Ｒ２（５バイト）；及び
（ｈ）タイミングパケット（Ｔｉｍｉｎｇ  Ｐａｃｋｅｔ）Ｒ３（５バイト）。
【００２１】
書込用パケットは、マスター装置１０からスレーブ装置２０へライトアドレスとデータを送信するためのパケットである。書込用パケットは、
（１）パケット開始を示す１バイトのフラグ（ＡＣＳ）と、
（２）１バイトのコマンドの種類（Ｗｒｉｔｅ／Ｒｅａｄ及びタイミング時間変更有無）と、
（３）１バイトのＣＳ信号（ＣＭＤ＿ＣＳ）と、
（４）３バイトのアドレス（ＡＤＤＲＥＳＳ）と、
（５）２バイトのライトデータ（ＷＤＡＴＡ）と、
（６）１バイトのエラー検出用のＣＲＣ符号（ＣＲＣ）と、
（７）パケットの最後を示す１バイトのフラグ（ＥＮＤ）と
の合計９バイトで構成される。
【００２２】
読出用パケットは、マスター装置１０からスレーブ装置２０へリードアドレスを送信するためのパケットで、書込用パケットとの差分は、ライトデータがない点である。
【００２３】
タイミングパケットＷ１〜Ｗ３，Ｒ１〜Ｒ３は、図２を参照して説明したように抽出したタイミング時間ｔＷＣＳｐｒｅ，ｔＷｒｉｔｅ，ｔＷＣＳｐｏｓｔ，ｔＲＣＳｐｒｅ，ｔＲｅａｄ，ｔＲＣＳｐｏｓｔの情報をマスター装置１０からスレーブ装置２０へ送るためのパケットで、
（１）パケット開始を示す１バイトのフラグ（ＡＣＳ）と、
（２）タイミング時間の種類を示す１バイトの情報データと、
（３）１バイトのタイミング時間値と、
（４）パケットの最後を示す１バイトのフラグ（ＥＮＤ）と
の合計５バイトで構成される。
【００２４】
図４は図１のブリッジ回路において、各パケットを発行するタイミングを示すタイミングチャートである。
【００２５】
図４のＷ１のタイミングで、アクセスの種類がデータ書込（Ｗｒｉｔｅ）であることと、タイミング時間ｔＷＣＳｐｒｅが分かるので、パケット生成回路１２は書込用パケットと、タイミングパケットＷ１を生成して出力（発行）する。ただし、直前のアクセスとタイミング時間ｔＷＣＳｐｒｅが同じ場合は、タイミングパケットＷ１の出力を省略する。
【００２６】
また、図４のＷ２のタイミングで、タイミングパケットＷ２を生成して出力し、図４のＷ３のタイミングでは、タイミングパケットＷ３を生成して出力する。
【００２７】
図４のＲ１のタイミングでアクセスの種類がデータ読出（Ｒｅａｄ）であることと、タイミング時間ｔＲＣＳｐｒｅが分かるので、パケット生成回路１２は読出用パケットと、タイミングパケットＲ１を生成して出力（発行）する。ただし、直前のアクセスとタイミング時間ｔＲＣＳｐｒｅが同じ場合は、タイミングパケットＲ１の出力を省略する。
【００２８】
また、図４のＲ２のタイミングで、タイミングパケットＲ２を生成して出力し、図４のＲ３のタイミングで、タイミングパケットＲ３を生成して出力する。
【００２９】
以上のように構成された本実施形態によれば、ブリッジ回路自身でマスター装置１０側のパラレルバスの信号変化タイミングのタイミング時間を検出して、パケット情報としてスレーブ装置２０へ伝達する。そして、スレーブ装置２０側はパケット情報から取り出した信号変化タイミングのタイミング時間を用いることで、従来の制御方法を変更することなく、データ通信することができる。
【００３０】
また、マスター装置１０からスレーブ装置２０に対して信号変化タイミングのタイミング時間を送信するのは、１つ前のアクセスからタイミング時間の変更があった場合のみとし、伝送路に対する負荷の増大を抑えることも可能とする。
【００３１】
すなわち、通信時に、マスター装置１０は、パラレルバスの信号変更タイミングのタイミング時間を検出し、１つ前のアクセスとタイミング時間が変更になる場合は、パケット情報にタイミング時間情報を付加してスレーブ装置２０へ送信する。スレーブ装置２０は付加されたタイミング時間情報に基づき、パラレルバス３２の制御を行う。従って、従来のパラレルバス３２で構成されたデータ通信システムの制御方法を一切変更することなく、通信負荷の増加も抑えつつ、シリアルバス３０で通信するブリッジ回路へ置き換えることができる。
【００３２】
本実施形態では、特に、１つ前の有効アクセス期間の信号変化タイミング時間との差分を検出するタイミング時間抽出及び保存回路１３において、読出アクセスのタイミング時間と、書込アクセスのタイミング時間を分けて制御することを特徴としている。従って、読み出しと書き込みのアクセスが交互に発生した場合、タイミング時間情報パケットを省略する機会が増え、データ転送効率を大幅に向上させることができる。
【００３３】
なお、有効アクセス期間の信号変化タイミング時間を取得し保存するタイミング時間抽出及び保存回路１３において、リセット解除から特定の指定時間のみタイミング時間情報の検出を行い、指定時間経過後は、タイミング時間情報のパケット化を停止するように構成してもよい。この場合において、上記特定の指定時間（例えば、１つのデータ書込又はデータ読出の最初のタイミング時間検出期間のみ）以外の時間期間では、タイミング時間抽出及び保存回路１３並びにタイミング時間差分検出回路１４の動作を停止させてもよい。すなわち、接続先のデバイス毎にアクセスタイミングが変わらないシステムの場合、タイミング情報パケットの生成を省略することで、データ転送効率が向上する。また、タイミング時間抽出及び保存回路１３並びにタイミング時間差分検出回路１４の動作を停止させることで消費電力を大幅に低減できる。
【００３４】
以上のように構成されたブリッジ回路は、例えば、パーソナルコンピュータ、コピー機能及びスキャナ機能を有する複合機などの電子機器において用いることができる。
【符号の説明】
【００３５】
１…ＣＰＵ、
２，３…ペリフェラルＩＣ、
１０…マスター装置、
１１…パラレルインターフェース回路、
１２…パケット生成回路、
１３…タイミング時間抽出及び保存回路、
１４…タイミング時間差分検出回路、
１５…シリアル化ＰＨＹ回路、
２０…スレーブ装置、
２２…パケットデータ抽出回路、
２３…タイミング時間保存回路、
２４…パラレルインターフェース回路、
３０…シリアルバス、
３１，３２…パラレルバス。
【先行技術文献】
【特許文献】
【００３６】
【特許文献１】特開２００５−２５８５７５号公報
【図１】
2016009347.tif 000003
【図２】
2016009347.tif 000004
【図３】
2016009347.tif 000005
【図４】
2016009347.tif 000006