(57)【要約】      （修正有）【課題】逆導通パワー半導体デバイスを提供する。【解決手段】第１の主要な側１１と、第１の主要な側１１に平行に配置された第２の主要な側１５とを有するウェハ１０を備える。デバイスは、複数のダイオードセル９６と、複数のＧＣＴセル９１とを備え、各々のＧＣＴセル９１は、第１の主要な側１１と第２の主要な側１５との間に、サイリスタカソード電極２、第１の導電型のサイリスタカソード層４、第２の導電型のサイリスタベース６、第１の導電型のドリフト層３、第１の導電型のサイリスタバッファ層８、第２の導電型のサイリスタアノード層５、及びサイリスタアノード電極２５、の順序で層を備える。各々のＧＣＴセル９１は、サイリスタカソード層４の側方に配置され、サイリスタベース層６によってサイリスタカソード層４から分離されたゲート電極７をさらに備える。【選択図】図２
2016009871.tif 000002
【特許請求の範囲】
【請求項１】
第１の主要な側（１１）と、前記第１の主要な側（１１）に平行に配置された第２の主要な側（１５）とを有するウェハ（１０）を備えた逆導通パワー半導体デバイス（１）であって、前記デバイスは、複数のダイオードセル（９６）と、複数のＧＣＴセル（９１）とを備え、各々のＧＣＴセル（９１）は、前記第１の主要な側（１１）と前記第２の主要な側（１５）との間に、
サイリスタカソード電極（２）、
第１の導電型のサイリスタカソード層（４）、
前記第１の導電型とは異なる第２の導電型のサイリスタベース層（６）、
前記第１の導電型のドリフト層（３）、
前記第１の導電型のサイリスタバッファ層（８）、
前記第２の導電型のサイリスタアノード層（５）、
サイリスタアノード電極（２５）、の順序で層を備え、
各々のＧＣＴセル（９１）は、前記サイリスタカソード層（４）の側方に配置され、前記サイリスタベース層（６）によって前記サイリスタカソード層（４）から分離されたゲート電極（７）をさらに備え、
各々のダイオードセル（９６）は、前記第１の主要な側（１１）のダイオードアノード電極（２８）と、前記ドリフト層（３）によって前記サイリスタベース層（６）から分離された前記第２の導電型のダイオードアノード層（５５）と、前記ドリフト層（３）と、前記第２の主要な側（１５）に前記サイリスタアノード層（５）と交互に配置された前記第１の導電型のダイオードカソード層（４５）と、ダイオードカソード電極とを備え、
前記デバイスは、少なくとも１つの混合部分（９９）を備え、前記混合部分（９９）では、前記ダイオードセル（９６）の前記ダイオードアノード層（５５）が、前記ＧＣＴセル（９１）の前記第１のカソード層（４）と交互になっており、
少なくとも１つのダイオードセル（９６）では、前記第１の主要な側（１１）から少なくとも前記ダイオードアノード層（５５）の厚みの９０％の深さまで前記ダイオードアノード層（５５）の側方側を覆うように、前記ダイオードアノード層（５５）と前記ドリフト層（３）との間に前記第１の導電型のダイオードバッファ層（３２）が配置されることを特徴とする、デバイス（１）。
【請求項２】
前記ダイオードバッファ層（３２）は、前記ダイオードアノード層（５５）を完全に覆うことを特徴とする、請求項１に記載のデバイス（１）。
【請求項３】
前記ダイオードアノード層（５５）は、３〜３０μｍまたは１０〜２０μｍまたは１０〜１５μｍの厚みを有することを特徴とする、請求項１または２に記載のデバイス（１）。
【請求項４】
前記サイリスタベース層（６）は、前記ダイオードアノード層（５５）の前記厚みよりも大きな厚みを有することを特徴とする、請求項１から３のいずれか１項に記載のデバイス（１）。
【請求項５】
前記サイリスタベース層（６）は、前記ダイオードアノード層（５５）の前記厚みよりも３〜１０倍大きな厚みを有することを特徴とする、請求項４に記載のデバイス（１）。
【請求項６】
前記サイリスタベース層（６）は、２０〜１２０μｍの範囲の厚みを有することを特徴とする、請求項１から５のいずれか１項に記載のデバイス（１）。
【請求項７】
前記ダイオードバッファ層（３２）は、せいぜい２×１０１２ｃｍ−２のシートキャリア濃度を有することを特徴とする、請求項１から６のいずれか１項に記載のデバイス（１）。
【請求項８】
前記ダイオードバッファ層（３２）は、せいぜい２×１０１６ｃｍ−３またはせいぜい１×１０１５ｃｍ−３の最大キャリア濃度を有することを特徴とする、請求項１から７のいずれか１項に記載のデバイス（１）。
【請求項９】
前記ダイオードアノード層（５５）は、１×１０１６〜１×１０１８ｃｍ−３または５×１０１６〜５×１０１７ｃｍ−３の範囲の最大キャリア濃度を有することを特徴とする、請求項１から８のいずれか１項に記載のデバイス（１）。
【請求項１０】
前記サイリスタベース層（６）は、前記ダイオードアノード層（５５）の最大キャリア濃度よりも高い最大キャリア濃度を有することを特徴とする、請求項１から９のいずれか１項に記載のデバイス（１）。
【請求項１１】
前記サイリスタベース層（６）は、少なくとも５×１０１６ｃｍ−３または１×１０１７〜１×１０１８ｃｍ−３の範囲の最大キャリア濃度を有することを特徴とする、請求項１から１０のいずれか１項に記載のデバイス（１）。
【請求項１２】
前記デバイス（１）は、少なくとも１つのパイロットＧＣＴ部分（９）を備え、前記パイロットＧＣＴ部分（９）は、間にダイオードアノード層（５５）を有することなく互いに直接隣接して配置された複数の第１のカソード層（４）およびゲート電極（７）を備えることを特徴とする、請求項１から１１のいずれか１項に記載のデバイス（１）。
【請求項１３】
前記ダイオードアノード層（５５）は、前記混合部分（９９）においてウェハ領域にわたって均一に分散されることを特徴とする、請求項１から１２のいずれか１項に記載のデバイス（１）。
【請求項１４】
前記ＧＣＴセル（９１）の第１の主要な側の部分に対する、または、前記ＧＣＴセル（９１）の２つの隣接する第１の主要な側の部分の間の、前記ダイオードセル（９６）の第１の主要な側の部分のうちの少なくとも１つまたは全ては、前記第１の主要な側（１１）に平行な平面において互いに５０μｍから５００μｍまでの最大横方向距離を有することを特徴とする、請求項１から１３のいずれか１項に記載のデバイス（１）。
【請求項１５】
直接隣接する前記ＧＣＴセル（９１）の前記サイリスタカソード層（４）の直交突出領域によってせいぜい限定される領域では、前記ダイオードカソード層（４５）は、ダイオードアノード層（５５）に対して直交突出して配置されることを特徴とする、請求項１から１４のいずれか１項に記載のデバイス（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体デバイスの分野に関する。本発明は、請求項１に係る逆導通パワー半導体デバイスに関する。
【背景技術】
【０００２】
逆導通逆導通ＧＣＴ（ＲＣ−ＧＣＴ）では、単一のパワー半導体デバイス内で１つ以上のゲート転流サイリスタ（gate commutated thyristor：ＧＣＴ）と１つ以上のダイオードとが組合わせられる。バイモードゲート転流サイリスタ（bi-mode gate commutated thyristor：ＢＧＣＴ）は、単一の半導体ウェハ内に、互いに並列に電気的に接続された複数のゲート転流サイリスタ（ＧＣＴ）領域と、ＧＣＴセル間に分散された複数のダイオードセルとを備えるＲＣ−ＧＣＴである。また、ダイオードセルは、反対の順方向ではあるが、互いにおよびＧＣＴセルに並列に電気的に接続される。
【０００３】
半導体ウェハ内に設けられたダイオードセルにより、ＢＧＣＴをダイオードモードで動作させることが可能になり、その結果、パワーエレクトロニクスでの複数の適用例に必要とされるＢＧＣＴの逆導電性が提供される。
【０００４】
先行技術のＢＧＣＴはＷＯ２０１２／０４１９５８  Ａ２に記載されており、ＷＯ２０１２／０４１９５８  Ａ２は全文が引用によって本明細書に援用される。図１は、ＷＯ２０１２／０４１９５８  Ａ２からの先行技術のＢＧＣＴの断面図である。
【０００５】
先行技術のＢＧＣＴ１′は、第１の主要な側１１と第２の主要な側１５とを有する半導体ウェハを備え、上記第２の主要な側１５は、第１の主要な側１１に平行に配置され、当該半導体ウェハはさらに、ｎ−をドープしたドリフト層３を有し、当該ドリフト層３は、第１の主要な側１１と第２の主要な側１５との間に位置し、第１の主要な側１１および第２の主要な側１５に平行な方向に延びている。先行技術のＢＧＣＴ１′は、複数のＧＣＴセル９１をさらに備え、各々のＧＣＴセル９１は、第１の主要な側１１と第２の主要な側１５との間に、ｎをドープしたサイリスタカソード層４、ｐをドープしたサイリスタベース層６、（ドリフト層３の一部である）サイリスタドリフト層３′、ｎをドープしたサイリスタバッファ層８およびｐ＋をドープしたサイリスタアノード層５の順序でウェハに層を備えている。ＧＣＴセル９１はさらに、第１の主要な側１１で各々のサイリスタカソード層４の上に配置されたサイリスタカソード電極２と、第２の主要な側１５で各々のサイリスタアノード層５の上に配置されたサイリスタアノード電極２５と、サイリスタカソード電極２およびサイリスタカソード層４の側方であるがサイリスタカソード電極２およびサイリスタカソード層４から分離した状態で各々のサイリスタベース層６の上に配置された複数のゲート電極７とを備えている。それは、ｐをドープしたサイリスタベース層６と接触している。
【０００６】
ＢＧＣＴ１′は、複数のダイオードセル９６をさらに備え、当該複数のダイオードセル９６は、第１の主要な側１１と第２の主要な側１５との間に、ｐをドープしたダイオードアノード層５５、（ドリフト層３の一部である）ダイオードドリフト層３″、第２の主要な側１５に隣接してサイリスタアノード層５と交互に配置されたｎをドープしたダイオードカソード層４５の順序で半導体ウェハに層を備えている。最後に、ＢＧＣＴ１′は、第１の主要な側１１で各々のダイオードアノード層５５の上に配置されたダイオードアノード電極２８を備えている。複数のダイオードセル９６は、逆導通半導体デバイス１００のダイオード部分を形成する。
【０００７】
ダイオードセル９６は、均一分離領域３５０によってＧＣＴセル９１から分離されており、当該均一分離領域３５０は、ダイオードセル９６とＧＣＴセル９１との間に位置するドリフト層３の一部によって形成され、当該均一分離領域３５０では、ドリフト層３が第１の主要な側１１まで延びている。
【０００８】
先行技術のＢＧＣＴでは、ＧＣＴモードでの動作時、専用のダイオード領域に広がるプラズマ（電荷）により、導通中にそれらの領域が利用される。ダイオードモードでの動作時には、専用のＧＣＴ領域も利用される。図１中の傾斜した矢印は、ＧＣＴモードでの動作時にしかるべきプラズマが広がり、ダイオードモードでは当該プラズマが反転され得ることを示している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】ＷＯ２０１２／０４１９５８  Ａ２
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＧＣＴセル９１およびダイオードセル９６とＧＣＴセル９１との間の分離領域の寸法決めは、領域利用にとっての重要な要素である。分離領域３５０は、（ＧＣＴ動作モードにおいてプラズマがＧＣＴ領域９１から専用のダイオード領域９６に広がることを可能にし、逆の場合も可能にするために）寸法（分離領域距離）を全領域利用にとって最小限になるようにしながら、ゲート駆動に必要な阻止能力（ゲート−カソード阻止能力、すなわちＧＣＴターンオフおよび阻止中の−２０Ｖ）を可能にするように設計されなければならない。
【００１１】
ＢＧＣＴ１′のような高電圧デバイスでは、通常、Ｎベース（Ｎドリフト層）は非常に低くドープされ、分離領域距離が小さい場合には、パンチスルー作用の可能性があり、この領域は結局は必要なゲート駆動電圧を阻止することができない。（ターンオフおよび阻止中に）必要なゲート駆動電圧を阻止するのに小さな分離距離で十分であったとしても、高いゲート−カソード漏れ電流が存在する。なぜなら、Ｎドリフト層３が低くドープされ、サイリスタベース層６とダイオードアノード層５５との間のＮドリフト層３の距離、すなわち分離領域３５０の幅が小さいことにより、ＰＮＰ（Ｐサイリスタベース層６、Ｎドリフト層３、Ｐダイオードアノード層５５）ゲインが高くなりすぎるからである。
【００１２】
発明の説明
本発明の目的は、分離領域における横方向ＰＮＰゲインを減少させた改良された逆導通パワー半導体デバイスを提供することである。
【課題を解決するための手段】
【００１３】
課題は、請求項１の特徴を有する逆導通パワー半導体デバイスによって解決される。本発明の逆導通パワー半導体デバイスは、第１の主要な側と、第１の主要な側に平行に配置された第２の主要な側とを有するウェハ（半導体チップとも呼ばれる）を備える。上記デバイスは、複数のダイオードセルと、複数のＧＣＴセル（（集積）ゲート転流サイリスタセル）とを備え、各々のＧＣＴセルは、第１の主要な側と第２の主要な側との間に、
サイリスタカソード電極、
第１の導電型のサイリスタカソード層、
第１の導電型とは異なる第２の導電型のサイリスタベース層、
第１の導電型のサイリスタドリフト層、
第１の導電型のサイリスタバッファ層、
第２の導電型のサイリスタアノード層、および
サイリスタアノード電極、の順序で層を備える。
【００１４】
各々のＧＣＴセルは、サイリスタカソード層の側方に配置され、サイリスタベース層によってサイリスタカソード層から分離されたゲート電極をさらに備える。このようなＧＣＴセルは、当業者に周知である。ＧＣＴセルは、構造の点でＧＴＯセルと同様であり、ＧＴＯセルからさらに発展したものであるが、ゲート制御ならびにオンおよびオフの切替えの点でＧＴＯセルとは異なっている。ＧＣＴセルの位置決めに関して、ＧＣＴセルの位置決めは、サイリスタカソード層（およびゲート電極およびサイリスタベース層）の位置決め、すなわちＩＧＣＴセルの第１の主要な側の層の位置決めとして理解されるものとする。
【００１５】
各々のダイオードセルは、ドリフト層によってサイリスタベース層から分離された第２の導電型のダイオードアノード層と接触する第１の主要な側のダイオードアノード電極と、ダイオードドリフト層と、サイリスタアノード層と交互に配置された第２の主要な側の第１の導電型のダイオードカソード層と、サイリスタアノード電極とともに共通の電極として形成されるダイオードカソード電極とを備える。サイリスタドリフト層およびダイオードドリフト層は、第１の主要な側に平行な平面においてウェハの平面全体にわたって連続的な層であるドリフト層を形成する。
【００１６】
本特許出願では、ダイオードセルの位置決めに関して、ダイオードセルの位置決めは、ダイオードアノード層の位置決め、すなわちダイオードセルの第１の主要な側の層の位置決めとして理解されるものとする。各々のダイオードセルでは、第１の主要な側から少なくともダイオードアノード層の厚みの９０％の深さまでダイオードアノード層の側方側を覆うように、ダイオードアノード層とドリフト層との間に第１の導電型のダイオードバッファ層が配置される。
【００１７】
上記デバイスは、少なくとも１つの混合部分を備え、上記混合部分では、ダイオードセル（すなわちダイオードセルのダイオードアノード層）が、ＧＣＴセル（すなわちＧＣＴセルのサイリスタカソード層（およびゲート電極およびサイリスタベース層））と交互になっている。
【００１８】
ダイオードバッファ層を導入することにより、図７に示されるように、分離領域における寄生ＢＪＴの横方向ＰＮＰゲイン、したがってゲート−カソード漏れ電流は、大幅に減少する。−２０Ｖの電圧では、先行技術のＢＧＣＴから本発明のＲＣ−ＧＣＴまで漏れ電流を３分の１に減少させることができる。
【００１９】
図７〜図９では、最大ドーピング濃度が１×１０１７ｃｍ−３であり、ウェハの表面からｐｎ接合までのダイオードアノード層の厚みが２０μｍであるダイオードアノード層５５を有するＲＣ−ＧＣＴからグラフが得られた。
【００２０】
この例におけるダイオードバッファ層は、１×１０１５ｃｍ−３の最大ドーピング濃度を有し、ダイオードアノード接合からｎドリフト層までのダイオードバッファ層の厚みが１７μｍである。ダイオードバッファのシートキャリア濃度は、７×１０１１ｃｍ−２である。図１０は、この例において用いられる本発明のＲＥ−ＧＣＴについてのダイオードアノード層５５、ダイオードバッファ層３２およびダイオードドリフト層３″のダイオードセルにおけるドーピングプロファイルを示す。
【００２１】
例示的な実施例では、横方向ＰＮＰゲインは、ダイオードアノード効率を弱めることによってさらに減少させることができる。これは、サイリスタベース層よりも厚みが小さく、および／または、深さが低いダイオードアノード層を設けることによって達成可能である。
【００２２】
ＢＧＣＴのダイオードアノード層の周りのＮダイオードバッファ層は、（ダイオードｐアノード層、ｎドリフト層およびＧＣＴｐサイリスタベース層の間の）横方向ＰＮＰゲインを減少させるだけでなく、縦方向ＰＮＰゲイン（ｐ−ＧＣＴアノード層、ｎドリフト層、ダイオードｐアノード層）も減少させ、その結果、ダイオード部分（図８の左側部分）においてプラズマを増強することによりＧＣＴモードでのＢＧＣＴのオン状態性能が向上する。なぜなら、図８に示されるように、ダイオードｎ−バッファ層が、ＢＧＣＴの主要な阻止能力に対して大きな影響を及ぼすことなく、デバイスのダイオード部分において強化層の役割を果たすからである。
【００２３】
ダイオードｎ−バッファ層を導入することにより、分離領域幅を最小限に抑えることができる。このため、ＧＣＴモードでプラズマがＧＣＴ領域から専用のダイオード領域に広がり、逆の場合も可能であることにより、（例示的にはシリコンからなっていてもよい）ウェハ領域をよりよく利用することができる。
【００２４】
図９は、本発明のＲＣ−ＧＣＴおよび先行技術のＲＣ−ＧＣＴのオン状態特性を示す。図９は、アノード電圧に対するアノード電流を示している。本発明のＲＣ−ＧＣＴは、図８に示されるプラズマ分散の向上により、先行技術のＲＣ−ＧＣＴと比較して、オン状態性能の点で優れている。
【００２５】
本発明に係るさらなる利点は、従属請求項から明らかであろう。
添付の図面を参照して、以下の本文において、本発明の主題をより詳細に説明する。
【００２６】
図面で用いられる参照符号およびそれらの意味は、参照符号の一覧に要約されている。一般に、同様の部分または同様に機能する部分は、同一の参照符号が付されている。記載されている実施例は例であり、本発明を限定するものではない。
【図面の簡単な説明】
【００２７】
【図１】先行技術に係るＢＧＣＴの切断図である。
【図２】本発明のＲＣ−ＧＣＴの切断図である。
【図３】本発明の他のＲＣ−ＧＣＴの切断図である。
【図４】本発明の他のＲＣ−ＧＣＴの切断図である。
【図５】本発明のＲＣ−ＧＣＴの上面図である。
【図６】本発明の別のＲＣ−ＧＣＴの上面図である。
【図７】先行技術のＢＧＣＴと比較した本発明のＲＣ−ＧＣＴのゲート阻止特性を示す図である。
【図８】ダイオードセルおよびサイリスタセルを通る軸上で第１の主要な側に平行な平面における、先行技術のＢＧＣＴと比較した本発明のＲＣ−ＧＣＴのオン状態特性を示す図である。
【図９】アノード電流対アノード電圧についての、先行技術のＢＧＣＴと比較した本発明のＲＣ−ＧＣＴのオン状態特性を示す図である。
【図１０】ダイオードアノード層、ダイオードバッファ層からダイオードドリフト層のダイオードセルにおけるドーピングプロファイルを示す図である。
【発明を実施するための形態】
【００２８】
好ましい実施例の詳細な説明
図２は、第１の主要な側１１と、第１の主要な側１１に平行に配置された第２の主要な側１５とを有するウェハ１０を備えた逆導通パワー半導体デバイス１の形態の本発明の半導体デバイスを示す。当該デバイスは、複数のダイオードセル９６と、複数のＧＣＴセル９１とを備え、各々のＧＣＴセル９１は、第１の主要な側１１と第２の主要な側１５との間に、
例示的にはカソード金属化層の形態のサイリスタカソード電極２、
例示的にはカソード金属化層の形態のｎ＋をドープしたサイリスタカソード層４、
ｐをドープしたサイリスタベース層６、
ｎ−をドープしたサイリスタドリフト層３′、
ｎをドープしたサイリスタバッファ層８、
ｐ＋をドープしたサイリスタアノード層５、および
例示的にはアノード金属化層の形態のサイリスタアノード電極２５、の順序で層を備えている。
【００２９】
各々のＧＣＴセル９１は、サイリスタカソード層４の側方に配置され、サイリスタベース層６によってサイリスタカソード層４から分離されたゲート電極７をさらに備えている。例示的な実施例では、サイリスタバッファ層８は、せいぜい１０１６ｃｍ−３の最大ドーピング濃度を有している。層についての「側方」は、このような層が第１の主要な側１１に平行な平面に照らして互いの側方に配置されていることを意味するものとする。例示的には、サイリスタバッファ層８は、第１の主要な側１１に平行な平面においてウェハの領域全体にわたる連続的なバッファ層である。サイリスタバッファ層８は、低ドープドリフト層３よりもドーピング濃度が高いが導電型が同一である領域に相当する。
【００３０】
複数のこのようなＧＣＴセル９１は、逆導通半導体デバイス１００のＧＣＴ部分を形成する。
【００３１】
ＧＣＴセルの第１の主要な側の層（すなわち、ゲート電極７とともに、サイリスタカソード層４、サイリスタベース層６）は、上記ＧＣＴセルの第２の主要な側の層（すなわちサイリスタアノード層５）と位置合わせされ得る。位置合わせされない場合には、第１の主要な側の層の最も近くに配置された当該サイリスタアノード層５は、同一のセルに属するものとする。したがって、位置合わせされない場合、デバイスは、２つ以上の第２の側の層がセルに割り当てられるか、または１つの第２の側の層が２つのセルに割り当てられるように設計され得る。
【００３２】
各々のダイオードセル９６は、例示的にはアノード金属化層の形態のダイオードアノード電極２８と、ダイオードドリフト層３によってサイリスタベース層６から分離された第１の主要な側１１のｐをドープしたダイオードアノード層５５と、ドリフト層３と、サイリスタアノード層５と交互に配置された第２の主要な側１５のｎ＋をドープしたダイオードカソード層４５と、ダイオードカソード電極とを備えている。ダイオードアノード層５５は、ダイオードアノード電極２８と接触している。ＧＣＴセルのサイリスタアノード電極２５は、ダイオードセル９６のためのダイオードカソード電極として機能する。ＧＣＴセルのサイリスタアノード電極２５は、ＧＣＴおよびダイオードセル９１，９６が配置されている当該領域において、第２の主要な側１５でウェハの平面全体にわたって延びている。サイリスタアノード電極２５は、電極２５がダイオードカソード層４５と接触するこのような部分上にダイオードカソード電極を形成する。
【００３３】
各々のダイオードセル９６では、第１の主要な側１１から少なくともダイオードアノード層５５の厚みの９０％の深さまでダイオードアノード層５５の側方側を覆うように、ダイオードアノード層５５とドリフト層３との間に、ｎをドープしたダイオードバッファ層３２が配置されている。ダイオードバッファ層は、ドリフト層よりも高いドーピング濃度を有している。ダイオードアノード層５５の側方側という用語は、第１の主要な側１１（ウェハ１０の表面）から厚み（第１の主要な側１１に垂直な方向のダイオードアノード層の最大の広がり）の９０％まで延びるダイオードアノード層５５の部分として理解されるものとする。ダイオードバッファ層３２は、ドリフト層３からダイオードアノード層５５を分離するように、ダイオードアノード層５５のより深い、中央に配置された部分も取囲んでもよい。しかし、別の実施例では、ダイオードバッファ層３２は、側方側に限定され得る。すなわち、ダイオードアノード層５５の中央部分には、ダイオードアノード層５５とドリフト層３との接触があり得る。もちろん、ダイオードバッファ層３２は、ダイオードアノード層５５の厚みの９０％以上までダイオードアノード層５５の側方側を覆ってもよいが、ダイオードアノード層５５の中央部分においてドリフト層３との接触領域を依然として開放したままにする。ダイオードアノード層の厚みは、第１の主要な側１１に垂直な方向のダイオードアノード層５５の最大の広がりとして理解されるものとする。
【００３４】
ダイオードアノード層５５は、３〜３０μｍ、例示的には１０〜２０μｍまたは１０〜１５μｍの厚みを有し得る。サイリスタベース層６は、例示的には、ダイオードアノード層５５の厚みよりも大きな、例示的には３〜１０倍大きな厚みを有している。例示的な実施例では、ダイオードアノード層の厚みは、２０〜１２０μｍである。
【００３５】
ダイオードアノード層５５は、例示的は、１×１０１６〜１×１０１８ｃｍ−３、例示的には５×１０１６〜５×１０１７ｃｍ−３の範囲の最大キャリア濃度を有しているのに対して、サイリスタベース層６は、少なくとも５×１０１６ｃｍ−３、例示的には１×１０１７〜１×１０１８ｃｍ−３の範囲の最大キャリア濃度を有し得る。
【００３６】
ダイオードバッファ層３２は、低ドープドリフト層３よりもドーピング濃度が高いが導電型が同一である領域に相当する。
【００３７】
例示的な実施例では、サイリスタベース層６は、ダイオードアノード層５５の最大キャリア濃度よりも高い最大キャリア濃度を有している。そのため、別の実施例では、サイリスタベース層６は、ダイオードアノード層５５よりも厚く、高くドープされている。その場合、ダイオードアノード層５５における注入効率が低くなり、そのため、より深いダイオードアノード層５５を有するデバイスよりも必要な寿命制御が少なくなる。
【００３８】
別の例示的な実施例では、ダイオードバッファ層３２は、せいぜい２×１０１２ｃｍ−２のシートキャリア濃度を有している。ダイオードバッファ層のシートキャリア濃度は、深さ、すなわち第１の主要な側１１に垂直な方向にわたって積分されたダイオードバッファ層のドーピング濃度に相当するものとする。ダイオードバッファ層３２の最大ドーピング濃度は、例示的にはせいぜい２×１０１６ｃｍ−３、例示的にはせいぜい１×１０１５ｃｍ−３である。ダイオードバッファ層３２の厚みに応じて最大ドーピング濃度は適合され、逆もまた同様である。すなわち、厚みが大きなダイオードバッファ層は、厚みが小さな（しかし最大ドーピング濃度が高い）ダイオードバッファ層よりも低い最大ドーピング濃度を有している。
【００３９】
第１の主要な側１１と第２の主要な側１５との間の平面に配置された低いｎ−ドーピング濃度を有するウェハの部分が、ドリフト層３を形成する。ドリフト層３は、サイリスタドリフト層３′と、ダイオードドリフト層３″とを備えている。すなわち、例示的には、サイリスタドリフト層３′およびダイオードドリフト層３″は、同一のドーピング濃度を有している。ドリフト層３は、連続的な層として形成される。ドリフト層３は、低ドーピング濃度の層であるものとする。例示的には、ドリフト層３は、常に低いドーピング濃度を有している。本明細書では、ドリフト層３のドーピング濃度が実質的に一定であることは、ドーピング濃度がドリフト層３全体にわたって実質的に均一であるが、例えばエピタキシャル成長プロセスにおける変動のために、ほぼ１倍〜５倍程度のドリフト層内のドーピング濃度の変動が恐らく存在し得るということを除外するものではない、ということを意味している。最終的なドリフト層の厚み３２およびドーピング濃度は、適用例のニーズにより選択される。ドリフト層３の例示的なドーピング濃度は、５×１０１２ｃｍ−３〜５×１０１４ｃｍ−３である。
【００４０】
ダイオードセルの第１の主要な側の層（すなわちダイオードアノード層５５）は、上記ダイオードセルの第２の主要な側の層（すなわちダイオードカソード層４５）と位置合わせされ得る。位置合わせされない場合には、第１の主要な側の層の最も近くに配置されたダイオードカソード層４５は、同一のセルに属するものとする。したがって、位置合わせされない場合、デバイスは、２つ以上の第２の側の層がセルに割り当てられるように、または１つの第２の側の層が２つのセルに割り当てられるように設計され得る。
【００４１】
ダイオードセル９６は、ｎをドープした層によって形成される分離領域３５によってＧＣＴセル９１から分離される。例示的には、分離領域３５では、ダイオードセル９６とＧＣＴセル９１との間にドリフト層３が配置され、ドリフト層３は第１の主要な側１１まで延びている。分離領域３５は、逆バイアス状態の下で電界拡散を向上させるための標準的なエッジ終端技術も利用することができる。例示的な実施例では、分離領域３５は、５〜２００μｍまたは２０〜１００μｍの幅を有している。
【００４２】
代替的な実施例では、ダイオードバッファ層３２は、分離領域３５の中に延びていてもよく、図３に示されるように、第１の主要な側１１に向かって分離領域３５においてドリフト層３を完全に覆うことさえしてもよい。それによって、ダイオードバッファ層３２は、ダイオードドリフト層３″からダイオードアノード層５５を分離する。
【００４３】
少なくともダイオードセル９６には、寿命キリング層が配置されてもよい。これは、作製中にマスクを使用して寿命キリング層をダイオードセル９６に限定することによって、または、横方向に限定されたイオンビームをダイオードセル９６に印加することによって、なされることができる。別の例示的な実施例では、寿命キリング層は、主要な側に平行に配置された１つの平面におけるウェハの領域全体にわたる連続的な層として形成されてもよい。寿命キリング層がダイオードセル９６に限定されるか連続的な層として作られるかとは無関係に、デバイスは、例示的には、寿命キリング層を作製するために陽子またはヘリウムイオンを照射され、それに続いてアニールステップが行われる。
【００４４】
「深さ」は、ある層が、当該層が配置されている側から延びる最大距離を意味するものとする。すなわち、ｐサイリスタベース層６では、「深さ」は、第１の主要な側１１に対して直交突出した、第１の主要な側１１からの最大距離である。第１の主要な側１１は、ゲート電極７がウェハ１０から突出する平面に配置されるものとする。
【００４５】
デバイスは、少なくとも１つの混合部分９９を備え、当該混合部分９９では、ダイオードセル９６がＧＣＴセル９１と交互になっている。例示的な実施例では、ダイオードセル９６は、１つのダイオードセル９６が２つの隣接するＧＣＴセル９１の間に配置されるように配置されている。これは、１つのダイオードアノード層５５が２つの隣接するＧＣＴセル９１の間に、すなわちこれらのＧＣＴセル９１に属するサイリスタカソード層４および／またはそれらのゲート電極７の間に配置されるように各々のダイオードセル９６が配置されることを意味する。
【００４６】
別の例示的な実施例では、ＧＣＴセル９１に対するダイオードセル９６の割合が１：１から１：５までで変化するように互いに直接隣接して配置された複数のＧＣＴセル９１が存在してもよい。ダイオードセル９６の数は、ダイオードアノード層５５の数として規定され、ＧＣＴセル９１では、サイリスタカソード層４の数として規定される。また、混合部分９９では、ダイオードセル９６は、ダイオードアノード層５５の配列として理解され、ＧＣＴセル９１は、サイリスタカソード層４の配列として理解されるものとする。
【００４７】
本特許出願では、ダイオードセル９６の位置決めに関して、ダイオードセル９６の位置決めは、ダイオードアノード層５５の位置決め、すなわちダイオードセル９６の第１の主要な側の層の位置決めとして理解されるものとする。ＧＣＴセル９１の位置決めに関して、ＧＣＴセル９１の位置決めは、サイリスタカソード層４（およびゲート電極７およびサイリスタベース層６）の位置決め、すなわちＧＣＴセル９１の第１の主要な側の層の位置決めとして理解されるものとする。
【００４８】
別の例示的な実施例では、第１の主要な側１１の構造は、第２の主要な側１５の構造と位置合わせされる。これは、ダイオードセル９６では、ダイオードアノード層５５がダイオードカソード層４５に対して突出して／ダイオードカソード層４５の反対側に配置されることを意味する。ＧＣＴセル９１では、サイリスタカソード層４およびゲート電極７が、サイリスタアノード層５に対して直交突出して／サイリスタアノード層５の反対側に配置されている。別の例示的な実施例では、直接隣接するＧＣＴセルのサイリスタカソード層４の直交突出領域によってせいぜい限定される領域では、ダイオードカソード層４５がダイオードアノード層５５に対して直交突出して配置されている。代替的に、第１の主要な側の層と第２の主要な側の層との間には位置合わせがない。
【００４９】
別の実施例では、ダイオードセル９６と同数のＧＣＴセル９１が少なくとも存在する。その割合は、良好なＧＣＴ性能を達成するために、例えば少なくとも１：３であり得る。このような割合でも、ダイオードモードにおいて良好な性能を確保するのに十分なダイオードセル９６が依然として存在する。
【００５０】
ダイオードセル９６は、ＧＣＴモードでのデバイスの動作中にダイオードセル９６でプラズマが形成可能であるような小さなサイズを有し得る。この効果は、ダイオードセル９６のうちの少なくとも１つまたは全てが第１の主要な側１１に平行な平面において５０μｍから５００μｍまでの最大の横方向広がりを有することによって達成可能である。当該効果を達成するために、ＧＣＴセル９１のうちの少なくとも１つまたは全ても、第１の主要な側１１に平行な平面において５０μｍから５００μｍまでの最大の横方向広がりを有していてもよい。別の例示的な実施例では、ＧＣＴセルおよびダイオードセルのうちの少なくとも１つまたは全てが、第１の主要な側１１に平行な平面において５０μｍから５００μｍまでの最大の横方向広がりを有している。セルの横方向広がりは、２つの隣接するセル間の距離、すなわちダイオードアノード層５５と直接隣接するＧＣＴセルの第１の主要な側の層のうちの１つとの間、または、２つの直接隣接するＧＣＴセルの第１の主要な側の層間の距離として理解されることができる。
【００５１】
サイリスタカソード層４は、第２のハーフ部分よりもダイオードカソード層４５の近くに配置された１つの第１のハーフ部分を備えている。ダイオードカソード層４５が配置されている領域は、ダイオードセル領域および直接隣接するＧＣＴセル９１の第１のカソード層４の第１のハーフ部分の直交突出領域によってさらに限定され得る。これは、ダイオードカソード層４５に向かって配置された直接隣接するＧＣＴセル９１のサイリスタカソード層４の当該ハーフ部分の直交突出領域によってせいぜい限定される領域では、上記ダイオードカソード層４５がダイオードアノード層５５に対して直交突出して配置されることを意味する。
【００５２】
第１の主要な側１１に平行な平面におけるダイオードカソード層４５の総面積は、例示的には、ウェハ総面積の１０〜３０％であるように選択され得る。
【００５３】
図４に示されるように、ダイオードカソード層４５は、第２の導電型のｐ＋をドープしたアノード短領域５１と交互になった分散カソード領域４５１からなっていてもよい。アノード短領域５１は、第１の主要な側１１のデバイスの構造と位置合わせされる必要はない。すなわち、ダイオードカソード層４５ならびにサイリスタアノード層５およびアノード短領域５１は、それぞれダイオードアノード層５５またはサイリスタカソード層４に対して直交突出して位置決めされる必要はない。
【００５４】
ＧＣＴモードとダイオードモードとの高速切替えを可能にするために、ダイオードセル９６（すなわちダイオードアノード層５５）は、混合部分９９においてウェハ領域にわたって均一に分散され得る。
【００５５】
図６に示されるように、ウェハ１０上にパイロットＧＣＴ部分９を有することも有利であり得て、当該パイロットＧＣＴ部分９は、互いに直接隣接して配置された（例示的には６個以上の、例示的には少なくとも１０個の）ＧＣＴセル９１のみで構成されており、パイロットＧＣＴ部分９にはダイオードセルを有していない。これは、複数の第１のカソード層４、サイリスタベース層６およびゲート電極７が、間にダイオードアノード層４を有することなく互いに直接隣接して配置されることを意味する。このようなパイロットＧＣＴ部分９は、第１の主要な側１１では、（共通の連続的なサイリスタベース層６とともに）、間にダイオードアノード層４を有することなく互いに直接隣接して配置されたサイリスタカソード層４およびゲート電極７で構成されている。
【００５６】
このようなパイロットＧＣＴ部分９は単一のパイロットＧＣＴ部分であってもよく、または、デバイスに配置された複数の、すなわち２つ以上のこのようなＧＣＴ部分が存在してもよい。ＧＣＴパイロット部分９の総面積は、ウェハ総面積の１０〜５０％であってもよい。このようなパイロットＧＣＴ部分９により、デバイスのターンオン性能を向上させることができる。
【００５７】
さらに別の実施例では、ウェハ１０は、円の形状を有しており、第１のカソード層４およびダイオードアノード層５５は、当該円の中心に放射状に縞模様として配置されている。ダイオードセル９６は、図５に示されるように、円の中心の周りに規則的な態様で配置され得る。別の代替例では、ＧＣＴセル９１がダイオードセル９６と交互になっており、そのためＧＣＴセル９１およびダイオードセル９６と混合された領域９９を形成する弧と交互に、円の弧の状態で配置されたパイロットＧＣＴ部分９が存在する。
【００５８】
別の実施例では、導電型は切替えられる。すなわち、第１の導電型の層は全てｐ型（例えばドリフト層３）であり、第２の導電型の層は全てｎ型（例えばサイリスタベース層６）である。
【００５９】
なお、「備える」という用語は、他の要素またはステップを除外するものではなく、不定冠詞「ａ」または「ａｎ」は複数形を除外するものではない。また、さまざまな実施例に関連付けて記載される要素は、組合わせられてもよい。なお、また、特許請求の範囲における参照符号は、特許請求の範囲を限定するものとして解釈されるものではない。
【００６０】
これらの例は、本発明の範囲を限定するものではない。上記の設計および配置は、サイリスタベース層およびウェル（ゾーン）のためのいかなる種類の可能な設計および配置にとっても単に例に過ぎない。
【００６１】
本発明は、その精神または必須の特徴から逸脱することなく他の具体的な形態で実施可能であるということが当業者によって理解されるであろう。したがって、ここに開示されている実施例は、全ての点において例示的なものであると考えられ、限定的なものであるとは考えられない。本発明の範囲は、上記の説明ではなく添付の特許請求の範囲によって示され、その意味および範囲および等価物の範囲内に入る全ての変更が本明細書に包含されるよう意図されている。
【符号の説明】
【００６２】
１  逆導通パワー半導体デバイス、１０  ウェハ、１１  第１の主要な側、１５  第２の主要な側、１００  先行技術の逆導通パワー半導体デバイス、２  サイリスタカソード電極、２５  サイリスタアノード電極、２８  第２のアノード電極、３，３′，３″  ドリフト層、３２  ダイオードバッファ層、３５  分離領域、４  サイリスタカソード層、４１  ハーフ部分、４５  ダイオードカソード層、４５１  分散カソード領域、５  サイリスタアノード層、５１  アノード短領域、５５  ダイオードアノード層、６  サイリスタベース層、７  ゲート電極、７５  ゲートコンタクト、８  バッファ層、９  パイロットＧＣＴ部分、９１  ＧＣＴセル、９６  ダイオードセル、９７  単一のダイオード、９９  混合ＧＣＴ／ダイオード部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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