(57)【要約】【課題】実行が特に簡単であり、発光ダイオードを最適な放熱条件で確実に組み立てることができる方法を提供する。【解決手段】本発明は、発光ダイオードを含む光電子デバイスを製造する方法に関し、この方法は、a)発光ダイオードを含む第１の集積回路チップを形成する工程と、b)第１の集積回路チップの第１の表面に第２の集積回路チップを結合する工程と、c)第１の表面の反対側で第１の集積回路チップの厚さを減らして第１の表面の反対側に第２の表面を形成する工程と、d)発光ダイオードに対向する凹部を有するシリコンウエハを含むキャップを第２の表面に結合する工程と、e)第２の集積回路チップの厚さを減らす工程と、f)工程d)の前又は工程e)の後にシリコンウエハの厚さを減らして、各凹部がフォトルミネセンス材料で充填されている工程と、g)工程f)で得られた構造を複数の個別の光電子デバイスに切断する工程とを有する。【選択図】図１
2016178307.tif 000002
【特許請求の範囲】
【請求項１】
発光ダイオードを備えた光電子デバイスを製造する方法であって、
ａ）  複数の発光ダイオードを有する第１の集積回路チップを形成する工程、
ｂ）  該第１の集積回路チップの第１の表面に第２の集積回路チップを結合する工程、
ｃ）  前記第１の集積回路チップの厚さを前記第１の表面の反対側で減らして、前記第１の表面の反対側に第２の表面を形成する工程であって、ｃ）の工程後に前記第１の集積回路チップは100 nm〜50μm の範囲内の第１の厚さを有する工程、
ｄ）  前記発光ダイオードに夫々対向する複数の凹部を有するシリコンウエハを含み、前記シリコンウエハに結合された透明板を任意に更に含むキャップを前記第２の表面に結合する工程、
ｅ）  前記第２の集積回路チップの厚さを減らして、ｅ）の工程後に前記第２の集積回路チップが150 μm 以下の第２の厚さを有する工程、
ｆ）  ｄ）の工程前又はｅ）の工程後に前記シリコンウエハの厚さを減らして、ｆ）の工程後に、前記透明板を任意に含む前記キャップの厚さが100 μm 以上であり、各凹部がフォトルミネセンス材料で充填されている工程、及び
ｇ）  ｆ）の工程で得られた構造を、前記発光ダイオードの内の少なくとも１つを夫々有する複数の個別の光電子デバイスに切断する工程
を有することを特徴とする方法。
【請求項２】
前記発光ダイオードはメサ構造を有することを特徴とする請求項１に記載の方法。
【請求項３】
ｄ）の工程前に前記凹部をフォトルミネセンス材料で充填することを特徴とする請求項１又は２に記載の方法。
【請求項４】
前記凹部は、ｆ）の工程前に底部を有し、ｆ）の工程後に貫通しており、
ｆ）の工程後に各凹部をフォトルミネセンス材料で充填する工程を更に有することを特徴とする請求項１又は２に記載の方法。
【請求項５】
ｂ）の工程、ｃ）の工程及びｄ）の工程は順次的であることを特徴とする請求項１乃至４のいずれかに記載の方法。
【請求項６】
ａ）の工程は、前記発光ダイオードを基板に形成する工程を有し、
ｃ）の工程は、前記基板を部分的又は全体的に除去する工程を有することを特徴とする請求項１乃至５のいずれかに記載の方法。
【請求項７】
前記第２の集積回路チップを、直接結合によって前記第１の集積回路チップに結合し、前記発光ダイオードに電気的に接続することを特徴とする請求項１乃至６のいずれかに記載の方法。
【請求項８】
光電子デバイスであって、
厚さが100 nm〜50μm の範囲内であり、対向する第１の表面及び第２の表面と少なくとも１つの発光ダイオードとを有する第１の集積回路チップと、
前記第１の表面に結合されたキャップであって、シリコンフレームによって画定されてフォトルミネセンス材料のフォトルミネセンスブロックを含む少なくとも１つの貫通した開口部を有し、透明板を任意に更に有し、その厚さが100 μm 以上である前記キャップと、
前記第２の表面に結合されて、厚さが150 μm 以下である第２の集積回路チップと
を備えていることを特徴とする光電子デバイス。
【請求項９】
前記発光ダイオードはメサ構造を有することを特徴とする請求項８に記載の光電子デバイス。
【請求項１０】
前記フォトルミネセンスブロックは横方向に反射壁で囲まれていることを特徴とする請求項８又は９に記載の光電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、特に照明システムのための、少なくとも１つの発光ダイオードを備えた光電子デバイス、及び該光電子デバイスを製造する方法に関する。
【背景技術】
【０００２】
一般に、発光ダイオードを備えた光電子デバイスの製造には、発光ダイオードを基板上に製造し、その後この基板を個々のチップに切断する工程が含まれる。その後、個々のチップを夫々支持体に組み立てる。様々な機能を実行するために個々のチップ又は支持体に様々な要素を更に結合してもよく、様々な機能として特に、発光ダイオードによって放射される電磁放射線の所望のスペクトルを有する放射線への変換、発光ダイオードによって生じる熱の除去、発光ダイオードの電気制御、光電子デバイスの外部システムへの電気接続、及び外部環境からの光電子デバイスの保護が含まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】欧州特許出願公開第2960940 号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発光ダイオードを製造して封止し、組み立てる様々な公知の方法は、その一部が複雑である極めて多くの工程を実行することを含んでおり、特にチップの移動及び複数のハンドルの使用を含んでいる。
【０００５】
実施形態の目的は、発光ダイオードを備えた上記の光電子デバイス、及びその製造方法の欠点の全て又は一部を克服することである。
【０００６】
実施形態の別の目的は、実行が特に簡単であり、発光ダイオードを最適な放熱条件で確実に組み立てることができる方法によって、発光ダイオードの総体的な製造及び封止を行うことである。
【課題を解決するための手段】
【０００７】
従って、実施形態は、発光ダイオードを備えた光電子デバイスを製造する方法であって、
ａ）  複数の発光ダイオードを有する第１の集積回路チップを形成する工程、
ｂ）  該第１の集積回路チップの第１の表面に第２の集積回路チップを結合する工程、
ｃ）  前記第１の集積回路チップの厚さを前記第１の表面の反対側で減らして、前記第１の表面の反対側に第２の表面を形成する工程であって、ｃ）の工程後に前記第１の集積回路チップは100 nm〜50μm の範囲内の第１の厚さを有する工程、
ｄ）  前記発光ダイオードに夫々対向する複数の凹部を有するシリコンウエハを含み、前記シリコンウエハに結合された透明板を任意に更に含むキャップを前記第２の表面に結合する工程、
ｅ）  前記第２の集積回路チップの厚さを減らして、ｅ）の工程後に前記第２の集積回路チップが150 μm 以下の第２の厚さを有する工程、
ｆ）  ｄ）の工程前又はｅ）の工程後に前記シリコンウエハの厚さを減らして、ｆ）の工程後に、前記透明板を任意に含む前記キャップの厚さが100 μm 以上であり、各凹部がフォトルミネセンス材料で充填されている工程、及び
ｇ）  ｆ）の工程で得られた構造を、前記発光ダイオードの内の少なくとも１つを夫々有する複数の個別の光電子デバイスに切断する工程
を有することを特徴とする方法を提供する。
【０００８】
実施形態によれば、前記発光ダイオードはメサ構造を有する。
【０００９】
実施形態によれば、ｄ）の工程前に前記凹部をフォトルミネセンス材料で充填する。
【００１０】
実施形態によれば、前記凹部は、ｆ）の工程前に底部を有し、ｆ）の工程後に貫通しており、前記方法は、ｆ）の工程後に各凹部をフォトルミネセンス材料で充填する工程を更に有する。
【００１１】
実施形態によれば、ｂ）の工程、ｃ）の工程及びｄ）の工程は順次的である。
【００１２】
実施形態によれば、ａ）の工程は、前記発光ダイオードを基板に形成する工程を有し、ｃ）の工程は、前記基板を部分的又は全体的に除去する工程を有する。
【００１３】
実施形態によれば、前記第２の集積回路チップを、直接結合によって前記第１の集積回路チップに結合し、前記発光ダイオードに電気的に接続する。
【００１４】
実施形態は、光電子デバイスであって、
厚さが100 nm〜50μm の範囲内であり、対向する第１の表面及び第２の表面と少なくとも１つの発光ダイオードとを有する第１の集積回路チップと、
前記第１の表面に結合されたキャップであって、シリコンフレームによって画定されてフォトルミネセンス材料のフォトルミネセンスブロックを含む少なくとも１つの貫通した開口部を有し、透明板を任意に更に有し、その厚さが100 μm 以上である前記キャップと、
前記第２の表面に結合されて、厚さが150 μm 以下である第２の集積回路チップと
を備えていることを特徴とする光電子デバイスを更に提供する。
【００１５】
実施形態によれば、前記発光ダイオードはメサ構造を有する。
【００１６】
実施形態によれば、前記フォトルミネセンスブロックは横方向に反射壁で囲まれている。
【００１７】
前述及び他の特徴及び利点を、添付図面を参照して本発明を限定するものではない具体的な実施形態について以下に詳細に説明する。
【図面の簡単な説明】
【００１８】
【図１】光電子デバイスの実施形態を示す部分的な断面略図である。
【図２】光電子デバイスの実施形態を示す部分的な断面略図である。
【図３】光電子デバイスの実施形態を示す部分的な断面略図である。
【図４】光電子デバイスの実施形態を示す部分的な断面略図である。
【図５】光電子デバイスの実施形態を示す部分的な断面略図である。
【図６】光電子デバイスの実施形態を示す部分的な断面略図である。
【図７】光電子デバイスの実施形態を示す部分的な断面略図である。
【図８Ａ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｂ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｃ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｄ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｅ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｆ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｇ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｈ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｉ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｊ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｋ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｌ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｍ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図８Ｎ】図１に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図９Ａ】図７に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図９Ｂ】図７に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図９Ｃ】図７に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【図９Ｄ】図７に示されている光電子デバイスを製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【発明を実施するための形態】
【００１９】
明瞭化のために、同一の要素は様々な図面において同一の参照番号で示されており、更に集積回路の表示ではよくあるように、様々な図面は正しい縮尺で示されていない。更に以下の記載では、「実質的に」、「程度」及び「およそ」という表現は「10％の範囲内」を意味する。更に、本明細書の理解に有用な要素のみが示され記載されている。特に、光電子デバイスの発光ダイオードにバイアスをかけるための手段は公知であり、記載されていない。
【００２０】
以下の記載では、発光ダイオードの「活性領域」は、発光ダイオードによる電磁放射線の大部分が放射される発光ダイオードの領域を表す。
【００２１】
図１は、発光ダイオードを備えた光電子デバイス10の実施形態を示す。
【００２２】
光電子デバイス10は、第１の集積回路チップ11と、第１の集積回路チップ11の第１の表面13に結合された第２の集積回路チップ12と、第１の表面13の反対側の第１の集積回路チップ11の第２の表面15に結合されたキャップ14とを備えている。作動中、光電子デバイス10は、第１の集積回路チップ11からキャップ14を通じて、つまり図１の下方に電磁放射線を放射することができる。
【００２３】
第１の集積回路チップ11は少なくとも１つの発光ダイオード16を有しており、以下の記載では光電子回路又は光電子チップと称される。図１では、示された光電子デバイスは単一の発光ダイオード16を備えている。第２の集積回路チップ12により、光電子チップ11が組み立てられている側と反対の第２の集積回路チップ12の側に配置された光電子デバイス10の支持体（不図示）と光電子チップ11とが接続される。第２の集積回路チップ12は、第１の集積回路チップ11の発光ダイオード16を制御するか又は保護するために使用される電子部品（不図示）、特にトランジスタを有してもよい。第２の集積回路チップ12は、以下の記載ではインターポーザ又は制御チップと称される。光電子チップ11はインターポーザ12に結合されている。結合のタイプに応じて、場合によっては挿入物が光電子チップ11とインターポーザ12との間に設けられてもよい。
【００２４】
光電子チップ11の厚さは、100 nm〜50μm の範囲内であってもよく、好ましくは１μm 〜30μm の範囲内であってもよく、例えばおよそ10μm であってもよい。インターポーザ12の厚さは、150 μm 以下であり、好ましくは１μm 〜150 μm の範囲内であり、更に好ましくは10μm 〜100 μm の範囲内であり、例えばおよそ30μm である。キャップ14は透明板、例えばガラス板を有してもよい。場合によっては透明板を有するキャップ14の厚さは100 μm 以上である。
【００２５】
実施形態によれば、発光ダイオード16は、主に少なくとも１つのIII-V 族化合物を夫々含有する複数の半導体層の積層体を有している。第１の実施例によれば、発光ダイオード16は、参照によって本明細書に組み込まれる欧州特許出願公開第2960940 号明細書に記載されている構造を有している。第２の実施例によれば、発光ダイオード16は、Z.Y. Fan，J.Y. Lin及びH.X. Jiangによるタイトルが「III-nitride micro-emitter arrays:development and applications」の刊行物（Journal of Physics D: Applied Physics，volume 41，number 9，pages 094001，2008年）に記載されている構造を有している。実施形態によれば、発光ダイオード16が実質的に平面の半導体層の積層体によって形成され、その側面をエッチングする工程の後に基板より上側に突出する活性層を有するので、発光ダイオード16はメサ構造とも称される二次元構造を有している。
【００２６】
実施形態によれば、光電子チップ11は、第２の表面15及び反対側の表面20によって画定された半導体層18を有している。発光ダイオード16は半導体層18の表面20に載置されている。半導体層18は、例えば第１の導電型、例えばＮ型の高濃度にドープされた半導体層である。半導体層18は、例えばIII-V 族化合物、特にIII-N 化合物から形成されている。III-N 化合物の例として、GaN ，AlN ，InN ，InGaN ，AlGaN 又はAlInGaN がある。半導体層18の厚さは、500 nm〜50μm の範囲内であってもよく、好ましくは１μm 〜６μm の範囲内であってもよい。第２の表面15は、発光ダイオード16によって放射される光の抽出を向上させる隆起パターン21を有してもよい。隆起パターン21の最大厚さは500 nmより大きくてもよい。隆起パターン21のパターン密度は107/cm2 より大きくてもよい。
【００２７】
発光ダイオード16は、図１の下から上に、
半導体層18の表面20に接する第１の導電型、例えばＮ型にドープされた半導体部分24と、
活性領域26と、
第１の導電型の反対の第２の導電型、例えばＰ型にドープされた半導体部分28と
を有する半導体層部分の積層体を有している。
【００２８】
別の実施形態によれば、半導体層18は設けられなくてもよい。
【００２９】
実施形態によれば、活性領域26及び半導体部分24，28は夫々、主に少なくとも１つのIII-V 族化合物、特にIII-N 化合物を有している。III-N 化合物の例として、GaN ，AlN ，InN ，InGaN ，AlGaN 又はAlInGaN がある。他のＶ族元素が使用されてもよく、例えばリン又はヒ素が使用されてもよい。一般に、III-V 族化合物の元素は異なるモル分率で化合されてもよい。活性領域26及び半導体部分24，28は夫々ドーパントを含んでもよい。
【００３０】
活性領域26は単一量子井戸を含んでもよい。そのため、活性領域26は、半導体部分24，28を形成する半導体材料とは異なる半導体材料を有してもよく、半導体部分24，28のバンドギャップより小さなバンドギャップを有してもよい。活性領域26は多重量子井戸を含んでもよい。そのため、活性領域26は、量子井戸及び障壁層が交互に形成された半導体層の積層体を有する。
【００３１】
半導体部分24の厚さは0.1 μm 〜20μm の範囲内であってもよい。半導体部分28の厚さは50nm〜20μm の範囲内であってもよい。活性領域26の厚さは10nm〜500 nmの範囲内であってもよい。発光ダイオード16の幅は30μm 未満であってもよく、好ましくは５μm 〜30μm の範囲内であってもよい。
【００３２】
発光ダイオード16毎に、導電性部分30が半導体部分28を覆っている。導電性部分30は例えばアルミニウム又は銀から形成されている。各導電性部分30の厚さは、例えば３nm〜400 nmの範囲内である。光電子チップ11は、導電性部分30をインターポーザ12に電気的に接続する接続素子32を有している。インターポーザ12は、接続素子32に接する導電性部分34を有している。
【００３３】
半導体部分28の側面、活性領域26の側面、及び半導体部分24の少なくとも一部の側面が絶縁部分36で覆われている。絶縁部分36が許容可能な漏れ電流を有するように、絶縁部分36の厚さが選択されてもよい。
【００３４】
光電子チップ11は、半導体層18をインターポーザ12の導電性部分39に電気的に接続する接続素子37を有している。接続素子37は、絶縁部分36によって半導体部分28及び活性領域26から電気的に絶縁されている。接続素子37は、半導体層18の表面20に接している。接続素子37は、半導体部分24の一部に更に接してもよい。接続素子32及び接続素子37は、絶縁部分36に連なる絶縁領域38によって互いに電気的に絶縁されている。接続素子32、接続素子37及び絶縁領域38は、光電子チップ11の第１の表面13を画定している。
【００３５】
キャップ14は、発光ダイオード16の反対側の半導体層18の表面15に少なくとも１つのフォトルミネセンスブロック40を有しており、単一のフォトルミネセンスブロック40が図１に示されている。フォトルミネセンスブロック40は、半導体層18の表面15に載置されたフレーム42に囲まれている。フレーム42は絶縁材料、半導体材料又は導電性材料から形成されてもよい。例として、フレーム42はシリコンから形成されている。フォトルミネセンスブロック40の厚さは、50μm 〜200 μm の範囲内にあり、好ましくは75μm 〜150 μm の範囲内にあり、例えばおよそ100 μm である。フォトルミネセンスブロック40の幅は、20μm 〜200 μm の範囲内にあり、好ましくは75μm 〜150 μm の範囲内にあり、例えばおよそ100 μm である。フォトルミネセンスブロック40は、例えば蛍光体が拡散したマトリクス、例えばYAG:Ce又はYAG:Ce3+とも称される３価セリウムイオンによって活性化されるイットリウムアルミニウムガーネット（YAG ）を有するフォトルミネセンス材料を含んでもよい。
【００３６】
実施形態によれば、フォトルミネセンスブロック40の方を向いたフレーム42の側壁は、フォトルミネセンスブロック40によって放射される放射線を反射することができる被覆体44で覆われている。被覆体44は、例えば厚さが10nm〜２μm の範囲内であるアルミニウム膜である。
【００３７】
インターポーザ12は、優れた熱伝導体から主に形成されていることが好ましい。実施形態によれば、インターポーザ12は主に半導体基板を有している。インターポーザ12は、インターポーザ12の支持体（不図示）への機械的接続及び／又は電気的接続を可能にすべく、光電子チップ11の反対側に複数の導電性部分46を有してもよい。実施形態によれば、インターポーザ12は、導電性部分34を導電性部分46の内の１つに接続する接続素子（不図示）と、導電性部分34を導電性部分46の内の別の１つに接続する接続素子（不図示）とを有している。実施形態によれば、インターポーザ12は半導体基板を有しており、接続素子は、半導体基板から絶縁されて半導体基板をその厚さ全体に亘って横断する導電性バイアを有している。別の実施形態によれば、インターポーザ12は、特定の機能、例えば発光ダイオード16の制御又は静電気放電に対する発光ダイオード16の保護を行うために電子部品、特にトランジスタを有している。
【００３８】
図２は、接続素子37が導電性の指状体52と置き換えられている光電子デバイス50の別の実施形態を示しており、３つの指状体52が図２に示されており、半導体部分28、活性領域26及び半導体部分24の一部を通って延びている。各指状体52は、指状体52を半導体部分28及び活性領域26から電気的に絶縁する絶縁シース54に囲まれている。各指状体52の端部は半導体部分24に接している。
【００３９】
図３は、光電子チップ11とインターポーザ12との接続が導電性の球体56によって達成される光電子デバイス55の別の実施形態を示している。光電子チップ11及びインターポーザ12間の隙間57が、優れた熱伝導体である電気絶縁材料で更に充填されていることが好ましい。充填材料はグラファイト又はダイヤモンド粉末であってもよい。好ましくは、隙間57の最大厚さは５μm 未満であり、好ましくは２μm 未満である。
【００４０】
上記の実施形態では、光電子チップは単一の発光ダイオードを有している。変形例として、光電子デバイスは複数の発光ダイオードを有してもよく、発光ダイオードは直列及び／又は並列に接続されてもよい。
【００４１】
図４及び５は、光電子デバイスが複数の発光ダイオード16を備えている実施形態を示す。図４は、直列に接続された３つの発光ダイオード16と、２つの隣り合う発光ダイオード16を接続し得る更なる接続素子59とを備えた光電子デバイス58の実施形態を示す。図５は、並列に接続された４つの発光ダイオード16を備えた光電子デバイス60の別の実施形態を示す。図５では、各発光ダイオード16に関連付けられた導電性部分39が示されていない。
【００４２】
図６は、インターポーザ12の横方向の寸法が光電子チップ11の横方向の寸法より大きい光電子デバイス61の別の実施形態を示す。そのため、例えば結線に応じた別の電子デバイスへのインターポーザ12の電気接続が、光電子チップ11の第１の表面13に接するインターポーザの表面62で行なわれてもよい。図６では、結線に使用されてもよい２つの導電性部分63が表面62に示されている。この実施形態によって、インターポーザ12をヒートシンクの、表面62の反対側の表面64全体に結合することができ、ひいては光電子チップ11によって生じる熱のインターポーザ12を介した除去を改善することが有利である。
【００４３】
図７は、キャップ14がフレーム42に結合された透明板66、例えばガラス板を有している光電子デバイス65の別の実施形態を示しており、フォトルミネセンスブロック40は、光電子チップ11と透明板66との間に配置されている。透明板66を有するキャップ14の厚さは、100 μm 以上であり、好ましくは200 μm より大きく、例えばおよそ500 μm である。図７では、発光ダイオード16によって放射される光の光電子デバイス65の外側への反射を向上させるために、フォトルミネセンスブロック40の方を向いたフレーム42の側壁が傾斜している。
【００４４】
図8A〜8Nは、図１に示されている光電子デバイス10を製造する方法の実施形態を示し、この実施形態では、発光ダイオードを形成する方法が、参照によって本明細書に組み込まれる仏国特許出願第14／50077 号明細書に記載されている方法に相当する。
【００４５】
図8Aは、複数の発光ダイオード16が形成される半導体層の積層体を基板67上に形成し、積層体上に導電性部分30を形成し、導電性部分30上に誘電性部分68を形成した後に得られた構造を示す。基板67は一体構造に相当してもよく、又は別の材料、例えばガラス若しくは金属から形成された支持体を覆う層に相当してもよい。基板は例えば、シリコン、ゲルマニウム、炭化ケイ素、GaN 若しくはGaAsのようなIII-V 族化合物、ZnO のようなII-VI 族化合物から形成された基板のような半導体基板である。基板67はシリコンから形成されており、特に単結晶シリコン又はポリシリコンから形成されていることが好ましい。基板67は、絶縁基板、例えばサファイア基板であってもよい。光電子チップ11の最初の厚さは200 μm 〜２mmの範囲内である。
【００４６】
積層体は、図8Aの下から上に、
例えばGaN に基づくＮ型にドープされた半導体層69と、
例えばInGaN に基づく一又は複数の量子井戸放射層、及び例えばGaN に基づく障壁層が交互に積層された積層体に相当する活性層71と、
例えばGaN から形成されたＰ型にドープされた半導体層72と
を有している。
【００４７】
半導体層69は、半導体層18を形成する第１のより高濃度にドープされた部分を有しており、半導体層18は、基板67を覆っており、Ｎ型にドープされた半導体層70を形成する、第１の部分より低濃度にドープされた第２の部分で覆われている。変形例として、２つの半導体層18，70は異なる材料の２つの層に相当してもよい。例として、半導体層18はGaN に基づいてもよく、半導体層70はInGaN に基づいてもよい。更に、２つの半導体層18，70が異なる材料の２つの層に相当するか、又は同一の材料の単一の層に相当するかに関わらず、２つの半導体層18，70のドーピングレベルは同様であっても同様でなくてもよい。
【００４８】
導電性部分30は例えば、導電性材料、例えばアルミニウム又は銀の層の成膜、その後のリソグラフィ及びエッチングによって形成される。
【００４９】
導電性部分30及び誘電性部分68は夫々、導電性部分30及び誘電性部分68が形成される半導体層72の上面のレベルに、発光ダイオード16に求められる形状及び寸法と実質的に同様の形状及び寸法、例えば円盤状の断面を有する。
【００５０】
図8Bは、誘電性部分68によって画定されたパターンに応じて半導体層72、活性層71及び半導体層70の第１の部分をエッチングして、半導体部分24及び半導体部分28間に配置された活性領域26を有する、例えば円筒状のメサ構造を発光ダイオード16毎に形成した後に得られた構造を示す。このエッチングは、半導体層70の深さレベルで止められるため、半導体層70の一部が積層体のエッチングされた領域夫々の底部に残される。エッチング工程により、発光ダイオード16間に空の空間73が形成される。実行されるエッチングは、例えばCl2 系プラズマ又は反応性イオンエッチング（RIE ）によるドライエッチングである。２つの発光ダイオード間の最小距離は、好ましくは15μm より大きく、好ましくは20μm 以上である。
【００５１】
図8Cは、例えばSiN に基づく誘電体層74を誘電性部分68上に空の空間73の壁に沿って、例えばおよそ３nm〜100 nmの範囲内で共形的に成膜して、ひいては特に導電性部分30の側壁、半導体部分28の側壁、活性領域26の側壁、及び半導体部分24の一部の側壁を覆った後に得られた構造を示す。
【００５２】
図8Dは、異方性エッチング、例えばドライエッチングを行って、空の空間73の底部の誘電体層74の部分と誘電性部分68上の誘電体層74の部分とを除去した後に得られた構造を示す。このようにして、誘電性部分36が得られる。
【００５３】
図8Eは、誘電性部分68をエッチングした後、空の空間73の底部の半導体層70の残り部分を半導体層18までエッチングした後に得られた構造を示す。
【００５４】
図8Fは、空の空間73を充填して発光ダイオード16を覆う導電性材料78を成膜した後に得られた構造を示す。例として、導電性材料78は、厚さが例えばおよそ10nmである第１のチタン層の共形的な成膜、その後の空の空間73を完全に充填するための第２のアルミニウム層の成膜によって形成される。半導体層18と接する空の空間73の底部と、導電性材料78の上面との間の導電性材料78の最大厚さは、例えばおよそ１μm である。
【００５５】
図8Gは、導電性材料78が導電性部分30の上面及び誘電性部分36の上面に達するまで、導電性材料78の化学機械研磨（CMP ）のような平坦化工程及び／又はRIE エッチングのようなエッチング工程を行った後に得られた構造を示す。発光ダイオード16間に配置された導電性材料の残りの部分は接続素子37に相当する。
【００５６】
図8Hは、接続素子32及び接続素子37を形成した後に得られた構造を示す。
【００５７】
図8Iは、インターポーザ12を光電子チップ11に接続素子32の側で結合した後に得られた構造を示す。インターポーザ12の最初の厚さは、100 μm 以上であり、例えば100 μm 〜10cmの範囲内である。インターポーザ12の光電子チップ11への結合を、接続マイクロボールのような挿入物を使用せずに直接結合によって行ってもよい。直接結合として、光電子チップ11の金属領域32とインターポーザ12の金属領域34との金属同士の直接結合、及び光電子チップ11の表面の誘電性領域とインターポーザ12の表面の誘電性領域との誘電性領域同士の直接結合を行ってもよい。インターポーザ12の光電子チップ11への結合を、光電子チップ11をインターポーザ12に載置して、加圧及び加熱を行う熱圧縮法によって行ってもよい。
【００５８】
図8Jは、半導体層18の表面15を露出すべく基板67を除去した後に得られた構造を示す。基板67が半導体材料から形成されている場合、化学機械研磨（CMP ）のような平坦化工程及び／又はRIE エッチングのようなエッチング工程によって基板67を除去してもよい。基板67がサファイアのような絶縁材料から形成されている場合、レーザアブレーションによって基板67を除去してもよい。表面15に隆起パターンを形成する工程を行ってもよい。薄層化工程の後、光電子チップ11の厚さは、100 nm〜50μm の範囲内であってもよく、好ましくは１μm 〜30μm の範囲内であってもよく、例えばおよそ10μm であってもよい。
【００５９】
図8Kは、キャップ14を製造する工程を示し、発光ダイオード16に対向して設けられる底部を有する開口部82を基板80にエッチングした後であって、反射性被覆体44、例えばアルミニウム膜で開口部82の側壁を覆った後に得られた構造を示す。開口部82の寸法は、半導体ナノ結晶のフォトルミネセンスブロック40の所望の寸法に相当する。基板80全体に亘って金属層を成膜して、開口部82の側壁にのみ金属の反射性被覆体44を残すべく金属層の異方性エッチングを行うことにより反射性被覆体44を形成してもよい。キャップ14を、上記の工程から独立して形成してもよい。キャップ14の最初の厚さは、100 μm 以上であってもよく、例えば100 μm 〜５cmの範囲内であってもよい。変形例として、開口部82が貫通開口部であってもよい。
【００６０】
図8Lは、開口部82の少なくとも一部に半導体ナノ結晶のフォトルミネセンスブロック40を形成した後であって、基板80を光電子チップ11に結合した後に得られた構造を示す。フォトルミネセンス材料を特定の開口部82に充填することにより、フォトルミネセンスブロック40を形成してもよい。フォトルミネセンス材料は、フォトルミネセンス粒子が拡散したマトリクスを含んでもよい。フォトルミネセンスブロック40を形成する方法は、例えばフォトルミネセンス材料の所望の位置での直接印刷によるいわゆるアディティブ法、例えばインクジェット印刷、グラビア、シルクスクリーニング、フレキソ印刷、スプレー塗装又はドロップキャスト法によるアディティブ法に相当してもよい。フォトルミネセンス材料のマトリクスは、フォトルミネセンス材料が印刷によって成膜された後に重合される樹脂であってもよい。例として、フォトルミネセンスブロック40を電磁放射線、特に紫外線に曝すことにより、マトリクスの重合を行ってもよい。基板80の光電子チップ11への結合を、直接結合又は熱圧縮によって行ってもよい。
【００６１】
フォトルミネセンス材料が全てのフォトルミネセンスブロック40で同一ではない場合、開口部82の充填を複数の順次的な工程で実行してもよく、各工程で、開口部82をフォトルミネセンス材料で充填する一方、他の開口部を樹脂でマスクする。
【００６２】
図8Mは、インターポーザ12を薄層化する工程、及び光電子チップ11の反対側のインターポーザ12の表面に導電性部分46を形成する工程の後に得られた構造を示す。薄層化工程後のインターポーザ12の厚さは、150 μm 以下であり、好ましくは１μm 〜150 μm の範囲内であり、更に好ましくは10μm 〜100 μm の範囲内であり、例えばおよそ30μm である。そのため、この構造の機械抵抗は、キャップ14によって少なくとも部分的に確保される。
【００６３】
図8Nは、半導体ナノ結晶のフォトルミネセンスブロック40を露出させるために、発光ダイオード16の反対の基板80の側から基板80を薄層化する工程の後に得られた構造を示す。薄層化を化学機械研磨によって行ってもよい。キャップ14は、透明板、例えばガラス板を含んでもよい。場合によっては透明板を含むキャップ14の厚さは、薄層化工程後に100 μm 以上である。
【００６４】
本方法の次の工程は、図8Nに示されている構造を、例えば線84に沿って切断する工程を有する。切断する工程後に得られたモノリシックデバイスは夫々、図１に示されている構造を有する。
【００６５】
別の実施形態によれば、キャップ14を光電子チップ11に結合する工程、及び凹部82が貫通開口部になるキャップ14を薄層化する工程後、フォトルミネセンスブロック40を形成する。
【００６６】
光電子デバイスを製造する方法の上記の実施形態は、集積回路チップを扱うための一時的なハンドルの使用を必要としないという利点を有する。従って、一時的なハンドルを取り除く工程がない。更にインターポーザ12を、例えば「フリップ−チップ」式の結合によって支持体に結合してもよい。インターポーザ11の電気接続を、接続線を使用せずに行ってもよい。
【００６７】
図9A〜9Dは、図７に示されている光電子デバイス65のキャップ14を製造する方法の別の実施形態の順次的な工程で得られた構造を示す部分的な断面略図である。
【００６８】
図9Aは図8Kと同様の図であり、開口部82が傾斜した側面を有する点が異なる。
【００６９】
図9Bは、透明板66、特にガラス板を基板80に開口部82の側で、例えばガラス／シリコン静電結合によって結合した後に得られた構造を示す。
【００７０】
図9Cは、開口部82を露出させるために、透明板66の反対の基板80の側から基板80を薄層化する工程後に得られた構造を示す。薄層化を化学機械研磨によって行ってもよい。透明板66を含むキャップ14の厚さは、薄層化工程後に100 μm 以上である。
【００７１】
図9Dは、フォトルミネセンスブロック40を形成すべくフォトルミネセンス材料を開口部82に充填した後に得られた構造を示す。フォトルミネセンス材料が全てのフォトルミネセンスブロック40で同一ではない場合、開口部82の充填を複数の順次的な工程で実行してもよく、各工程で、開口部82をフォトルミネセンス材料で充填する一方、他の開口部を樹脂でマスクする。
【００７２】
本方法の次の工程は、例えば図8Lに関して上述したようにキャップ14を光電子チップ11に結合して、得られた構造を切断する工程を有する。切断する工程後に得られたモノリシックデバイスは夫々、図７に示されている構造を有するキャップ14を備えている。
【００７３】
具体的な実施形態が述べられている。様々な変更、調整及び改良が当業者に想起される。特に、上記の実施形態では各光電子チップが単一のフォトルミネセンスブロック40を有しているが、光電子デバイスは、夫々が例えば発光ダイオードに対向している複数のフォトルミネセンスブロックを備えてもよいことは明らかである。
【００７４】
様々な変形例を有する様々な実施形態が上記に述べられている。当業者は、いかなる進歩性も示さずにこれらの様々な実施形態及び変形例の様々な要素を組み合わせてもよいことに留意すべきである。特に、インターポーザ12と別の電子デバイスとの電気接続が光電子チップ11に接するインターポーザ12の表面62で行われる図６に示されている構造が、図１，２，３，４，５及び７に関連して述べられている光電子チップ10，50，55，58，60及び65の他の実施形態で得られてもよい。更に、キャップ14が透明板66を有する図７に示されている構造が、図１，２，３，４，５及び６に関連して述べられている光電子チップ10，50，55，58，60及び64の他の実施形態で得られてもよい。
【００７５】
このような変更、調整及び改良は、本開示の一部であることが意図されており、本発明の趣旨及び範囲内であることが意図されている。従って、先の記載は単なる一例であり、限定することを意図されていない。本発明は、以下の特許請求の範囲及びこの均等物に定義されているように限定されるだけである。
【００７６】
本出願は、2015年３月20日に出願された仏国特許出願第15／52348 号明細書の優先権を主張しており、その内容全体が、特許法で許容可能な最大限に至るまで参照により本明細書に組み込まれる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図８Ｋ】
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【図８Ｌ】
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【図８Ｍ】
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【図８Ｎ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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