(57)【要約】【課題】画素回路の簡素化と周辺領域の縮小化とを両立した表示装置及びその駆動方法を提供すること。【解決手段】複数の画素を有する表示装置であって、前記複数の画素の少なくとも１つが、映像信号線と、第１電位を出力する第１電源に第１スイッチを介して接続され、かつ前記第１電位と異なる第２電位を出力する第２電源に第２スイッチを介して接続された電源線と、前記電源線に接続された発光素子と、該発光素子に供給される電流値を制御する駆動トランジスタと、前記映像信号線と前記駆動トランジスタのゲート端子との間に設けられ、前記映像信号線の信号を前記駆動トランジスタのゲート端子に入力する第３スイッチと、前記駆動トランジスタのゲート端子とソース端子との間に設けられた容量と、を有し、１水平走査期間内に、前記第１電源線が前記第２電位となる第１期間と、前記第１電源線が前記第１電位となる第２期間とを有する。【選択図】図２
2016138923.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する表示部を備えた表示装置であって、
前記複数の画素の少なくとも１つは、
映像信号線と、
第１電位を出力する第１電源に第１スイッチを介して接続されるとともに、前記第１電位と異なる第２電位を出力する第２電源に第２スイッチを介して接続された第１電源線と、
前記第１電位及び前記第２電位と異なる第３電位を出力する第３電源に接続された第２電源線と、
前記第１電源線と前記第２電源線との間に設けられた発光素子と、
前記第１電源線と前記発光素子との間に設けられ、前記発光素子に供給される電流値を制御する駆動トランジスタと、
前記映像信号線と前記駆動トランジスタのゲート端子との間に設けられ、前記映像信号線の信号を前記駆動トランジスタのゲート端子に入力する第３スイッチと、
前記駆動トランジスタのゲート端子とソース端子との間に設けられた容量と、
を有し、
１水平走査期間内に、前記第１電源線が前記第２電位となる第１期間と、前記第１電源線が前記第１電位となる第２期間とを有する、表示装置。
【請求項２】
前記駆動トランジスタは、Ｎチャネル型トランジスタであり、前記第１電位より前記第２電位の方が低く、かつ、前記第２電位より前記第３電位の方が低い、請求項１に記載の表示装置。
【請求項３】
前記第１スイッチ及び前記第２スイッチは、前記複数の画素から選ばれた少なくとも２以上の画素において共通に制御される、請求項１に記載の表示装置。
【請求項４】
前記複数の画素は、行方向及び列方向に配列され、
前記第１スイッチ及び前記第２スイッチは、列ごとに共通に制御される、請求項１に記載の表示装置。
【請求項５】
前記第１スイッチ及び前記第２スイッチは、前記複数の画素すべてにおいて共通に制御される、請求項１に記載の表示装置。
【請求項６】
前記第１スイッチ及び前記第２スイッチを備えた、請求項１に記載の表示装置。
【請求項７】
前記第１期間に、前記駆動トランジスタのリセット動作が行われ、前記第２期間に、前記駆動トランジスタのオフセットキャンセル動作が行われる、請求項１に記載の表示装置。
【請求項８】
複数の画素を有する表示部を備えた表示装置の駆動方法であって、
前記複数の画素の少なくとも１つは、
映像信号線と、
第１電位（ＰＶＤＤ）を出力する第１電源に第１スイッチを介して接続されるとともに、前記第１電位と異なる第２電位（ＶＲＳＴ）を出力する第２電源に第２スイッチを介して接続された第１電源線と、
前記第１電位及び前記第２電位と異なる第３電位（ＰＶＳＳ）を出力する第３電源に接続された第２電源線と、
前記第１電源線と前記第２電源線との間に設けられた発光素子と、
前記第１電源線と前記発光素子との間に設けられ、前記発光素子に供給される電流値を制御する駆動トランジスタ（ＤＲＴ）と、
前記映像信号線と前記駆動トランジスタのゲート端子との間に設けられ、前記映像信号線の信号を前記駆動トランジスタのゲート端子に入力する第３スイッチ（ＳＳＴ）と、
前記駆動トランジスタのゲート端子とソース端子との間に設けられた容量と、
を有し、
１水平走査期間内において、第１期間に、前記第１スイッチをオフ状態にするとともに前記第２スイッチをオン状態にして前記第１電源線に前記第２電位を与え、第２期間に、前記第２スイッチをオフ状態にするとともに前記第１スイッチをオン状態にして前記第１電源線に前記第１電位を与える、表示装置の駆動方法。
【請求項９】
前記駆動トランジスタは、Ｎチャネル型トランジスタであり、前記第１電位より前記第２電位の方が低く、かつ、前記第２電位より前記第３電位の方が低い、請求項８に記載の表示装置の駆動方法。
【請求項１０】
前記１水平走査期間内において、前記第１期間に、前記駆動トランジスタのリセット動作を行い、前記第２期間に、前記駆動トランジスタのオフセットキャンセル動作を行う、請求項８に記載の表示装置の駆動方法。
【請求項１１】
前記１水平走査期間内に、複数行の画素に対して前記リセット動作及び前記オフセットキャンセル動作を行う、請求項１０に記載の表示装置の駆動方法。
【請求項１２】
前記１水平走査期間内において、前記第１期間に、前記第３スイッチをオン状態にするとともに前記映像信号線に初期化電位（Ｖｉｎｉ）を与え、前記第２期間に、前記容量に前記駆動トランジスタの閾値（Ｖｔｈ）を保持させる、請求項８に記載の表示装置の駆動方法。
【請求項１３】
前記第２期間は、前記１水平走査期間から前記第１期間を差し引いた残りの期間である、請求項８に記載の表示装置の駆動方法。
【請求項１４】
前記第１スイッチ及び前記第２スイッチを、前記複数の画素から選ばれた少なくとも２以上の画素において共通に制御する、請求項８に記載の表示装置の駆動方法。
【請求項１５】
前記複数の画素は、行方向及び列方向に配列され、
前記第１スイッチ及び前記第２スイッチを、列ごとに共通に制御する、請求項８に記載の表示装置の駆動方法。
【請求項１６】
前記第１スイッチ及び前記第２スイッチを、前記複数の画素すべてにおいて共通に制御する、請求項８に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素を有する表示部を備えた表示装置に関する。特に、各画素にエレクトロルミネセンス（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子等の発光素子を有するＥＬ表示装置に関する。
【背景技術】
【０００２】
エレクトロルミネセンス現象を利用した発光素子として、エレクトロルミネセンス素子（以下「ＥＬ素子」という）が知られている。ＥＬ素子は、アノード（陽極）とカソード（陰極）の間に発光材料となるＥＬ材料を挟んだ構造の素子であり、ＥＬ材料の種類に応じた波長の光を発する。
【０００３】
ＥＬ素子のアノードとカソードとの間に所定の電圧を印加すると、両者の間に電流が流れ、その電流値に応じた輝度でＥＬ材料が発光する。したがって、ＥＬ素子に供給する電流値を制御することにより、所望の輝度でＥＬ素子を発光させることが可能である。
【０００４】
従来のＥＬ表示装置の画素回路は、各画素に、ＥＬ素子に供給する電流値を制御する駆動トランジスタを有する。近年のＥＬ表示装置には高いレベルでの階調制御性能が求められるため、駆動トランジスタは、非常に細やかに電流値を制御する必要がある。そのため、駆動トランジスタの特性バラツキの影響を排除するための技術が重要となってきている。
【０００５】
駆動トランジスタの特性（例えば閾値や移動度）を補正するために、様々な画素回路が開発されているが、結果として、画素内のトランジスタの数や制御配線の数を増加させ、ＥＬ表示装置の高精細化の妨げとなっている。
【０００６】
そこで、ＥＬ表示装置の高精細化を図る手段として、２つのトランジスタと１つのキャパシタとを用いて画素回路の簡素化を実現する技術が提案されている（特許文献１）。
【０００７】
図６は、特許文献１に開示された従来のＥＬ表示装置１０の回路構成を示す図である。ＥＬ表示装置１０には、表示部１１と、映像信号線駆動回路１２と、走査線駆動回路１３と、電源線駆動回路１４とが含まれる。なお、表示部１１は、複数の画素がマトリクス状に配置され、各画素に画素回路を備える。しかし、ここでは説明の簡略化のため、１つの画素回路の構成のみを表示部１１内に示す。
【０００８】
表示部１１内には、２つのトランジスタ１５、１６と、１つのキャパシタ１７と、発光素子１８とが含まれる。第１トランジスタ１５のソース／ドレイン端子は、第２トランジスタ１６のゲート端子とキャパシタ１７とに接続される。また、第２トランジスタ１６のソース端子はキャパシタ１７と発光素子１８とに接続される。
【０００９】
映像信号線１９は、映像信号線駆動回路１２と第１トランジスタ１５のソース／ドレイン端子とに接続される。走査線２０は、走査線駆動回路１３と第１トランジスタ１５のゲート端子とに接続される。第１電源線２１は、電源線駆動回路１４と第２トランジスタ１６のドレイン端子とに接続されるとともに、第２トランジスタ１６を介して発光素子１８の陽極に接続される。第２電源線２２は、発光素子１８の陰極に接続される。
【００１０】
このような構成の画素回路を備えたＥＬ表示装置１０では、第１電源線２１に対して「Ｈｉｇｈ」及び「Ｌｏｗ」の２値を与える必要があり、マトリクス状に配置された各画素の行ごとに「Ｈｉｇｈ」及び「Ｌｏｗ」を切り替えて供給する。そのため、各行の画素に共通の第１電源線２１を有し、各行の第１電源線２１に供給する電位を電源線駆動回路１４により順次切り替えていく方式が採用されている。
【００１１】
したがって、画素回路の構成を簡素化して高精細化に対応できるメリットはあるものの、表示部１１の外側に電源線駆動回路１４を配置する分だけ表示部１１の周辺領域（いわゆる額縁）の面積が大きくなるというデメリットもあり、さらなる改善の余地があった。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、画素回路の簡素化と周辺領域の縮小化とを両立したＥＬ表示装置及びその駆動方法を提供することを課題の一つとする。
【課題を解決するための手段】
【００１４】
本発明の一態様は、複数の画素を有する表示部を備えた表示装置であって、前記複数の画素の少なくとも１つは、映像信号線と、第１電位（ＰＶＤＤ）を出力する第１電源に第１スイッチを介して接続されるとともに、前記第１電位と異なる第２電位（ＶＲＳＴ）を出力する第２電源に第２スイッチを介して接続された第１電源線と、前記第１電位及び前記第２電位と異なる第３電位（ＰＶＳＳ）を出力する第３電源に接続された第２電源線と、前記第１電源線と前記第２電源線との間に設けられた発光素子と、前記第１電源線と前記発光素子との間に設けられ、前記発光素子に供給される電流値を制御する駆動トランジスタ（ＤＲＴ）と、前記映像信号線と前記駆動トランジスタのゲート端子との間に設けられ、前記映像信号線の信号を前記駆動トランジスタのゲート端子に入力する第３スイッチ（ＳＳＴ）と、前記駆動トランジスタのゲート端子とソース端子との間に設けられた容量と、を有し、１水平走査期間内に、前記第１電源線が前記第２電位となる第１期間と、前記第１電源線が前記第１電位となる第２期間とを有する表示装置である。
【００１５】
本発明の他の一態様は、複数の画素を有する表示部を備えた表示装置の駆動方法であって、前記複数の画素の少なくとも１つは、映像信号線と、第１電位（ＰＶＤＤ）を出力する第１電源に第１スイッチを介して接続されるとともに、前記第１電位と異なる第２電位（ＶＲＳＴ）を出力する第２電源に第２スイッチを介して接続された第１電源線と、前記第１電位及び前記第２電位と異なる第３電位（ＰＶＳＳ）を出力する第３電源に接続された第２電源線と、前記第１電源線と前記第２電源線との間に設けられた発光素子と、前記第１電源線と前記発光素子との間に設けられ、前記発光素子に供給される電流値を制御する駆動トランジスタ（ＤＲＴ）と、前記映像信号線と前記駆動トランジスタのゲート端子との間に設けられ、前記映像信号線の信号を前記駆動トランジスタのゲート端子に入力する第３スイッチ（ＳＳＴ）と、前記駆動トランジスタのゲート端子とソース端子との間に設けられた容量と、を有し、１水平走査期間内において、第１期間に、前記第１スイッチをオフ状態にするとともに前記第２スイッチをオン状態にして前記第１電源線に前記第２電位を与え、第２期間に、前記第２スイッチをオフ状態にするとともに前記第１スイッチをオン状態にして前記第１電源線に前記第１電位を与える、表示装置の駆動方法である。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るＥＬ表示装置における概略の構成を示す図である。
【図２】本発明の一実施形態に係るＥＬ表示装置の回路構成を示す図である。
【図３】本発明の一実施形態に係るＥＬ表示装置における駆動方法のタイムチャートを示す図である。
【図４】本発明の一実施形態に係るＥＬ表示装置における駆動方法のタイムチャートを示す図である。
【図５】本発明の一実施形態に係るＥＬ表示装置における駆動方法のタイムチャートを示す図である。
【図６】従来技術に係るＥＬ表示装置の回路構成を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の各実施の形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。また、本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
【００１８】
（第１実施形態）
＜表示装置の構成＞
図１は、本発明の第１実施形態に係るＥＬ表示装置１００の概略の構成を示す図である。ＥＬ表示装置１００は、基板１０１上に形成された、表示部（表示領域）１０２、走査線駆動回路１０３、映像信号線駆動回路１０４、及び論理回路１０５を備えている。論理回路１０５は、走査線駆動回路１０３及び映像信号線駆動回路１０４にタイミング信号等を与える制御部として機能する。ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ）１０６は、ＥＬ表示装置１００に対して外部から供給される信号を入出力するための端子である。
【００１９】
なお、映像信号線駆動回路１０４は、論理回路１０５に含めてもよい。また、図１では、基板１０１上に論理回路１０５をフリップチップ等の方法により設けた例を示しているが、論理回路１０５をＦＰＣ１０６に設けて接続する形態を採用してもよい。
【００２０】
表示部１０２には、複数の画素がマトリクス状に配置される。各画素には、映像信号線駆動回路１０４から表示すべき映像に応じた映像信号が与えられる。それら映像信号に対応して制御された電流値を各画素の発光素子に与えることにより、映像信号に応じた映像を表示することができる。発光素子に与える電流値の制御は、トランジスタを用いて行うことができる。
【００２１】
また、後述するが、本実施形態のＥＬ表示装置１００は、論理回路１０５に設けられた２つのスイッチを用いて、複数の画素における電源線を共通に制御する。そのため、前述の従来技術において必要であった電源線駆動回路が不要となり、周辺領域の縮小化が実現される。その結果、基板１０１の表面積を最大限に利用して表示部１０２を形成することができる。２つのスイッチは、論理回路１０５ではなく、別に設けた他の論理回路に設けてもよい。
【００２２】
図２は、第１実施形態に係るＥＬ表示装置１００の回路構成を示す図である。表示部１０２には、複数の画素がマトリクス状に配置され、各画素にそれぞれ画素回路が設けられる。ここでは説明の簡略化のため、１つの画素回路の構成のみを表示部１０２内に示している。
【００２３】
表示部１０２内には、２つのトランジスタ２０１、２０２と、１つのキャパシタ２０３と、発光素子２０４とが含まれる。第１トランジスタ（特許請求の範囲に記載される「第３スイッチ」に相当する）２０１のドレイン端子（ただし、ソース端子にもなり得る）は、第２トランジスタ（特許請求の範囲に記載される「駆動トランジスタ」に相当する）２０２のゲート端子とキャパシタ（特許請求の範囲に記載される「容量」に相当する）２０３とに接続される。また、第２トランジスタ２０２のソース端子は、キャパシタ２０３と発光素子２０４とに接続される。
【００２４】
映像信号線２０５は、映像信号線駆動回路１０４と第１トランジスタ２０１のソース端子（ただし、ドレイン端子にもなり得る）とに接続され、映像信号（Ｖｓｉｇ）または初期化電位（Ｖｉｎｉ）が供給される。走査線２０６は、走査線駆動回路１０３と第１トランジスタ２０１のゲート端子とに接続され、ゲート信号（ＳＧ）が供給される。
【００２５】
第１電源線２０７は、第２トランジスタ２０２のドレイン端子と第２トランジスタ２０２を介して発光素子２０４に接続されるとともに、発光素子２０４の陽極に接続される。さらに、第１電源線２０７は、論理回路１０５に含まれる第１スイッチ２０８のドレイン端子と第２スイッチ２０９のドレイン端子とに接続される。第２電源線２１０は、発光素子２０４の陰極に接続される。
【００２６】
第１電源線２０７には、第１スイッチ２０８を介して第１電位（ＰＶＤＤ）または第２スイッチ２０９を介して第２電位（ＶＲＳＴ）が供給される。第１電位は、第１電源（図示せず）から出力される固定電位であり、第２電位は、第２電源（図示せず）から出力される固定電位である。また、第２電源線２１０には、第１電位及び第２電位とは異なる第３電位（ＰＶＳＳ）が供給される。第３電位は、第３電源（図示せず）から出力される固定電位である。
【００２７】
なお、第２トランジスタ２０２がＮチャネル型トランジスタである場合、第１電位、第２電位及び第３電位の間には、第１電位＞第２電位＞第３電位の関係がある。すなわち、第１電位より第２電位の方が低く、かつ、第２電位より第３電位の方が低いという関係が成り立つ。
【００２８】
第１スイッチ２０８と第２スイッチ２０９とは、複数の画素に対して共通に設けることができる。例えば、マトリクス状に配置された複数の画素に対して、列ごとに共通に設けてもよいし、行ごとに共通に設けてもよい。また、複数の画素で構成されるブロックごとに共通に設けてもよい。さらには、表示部１０２を構成するすべての画素に共通に設けてもよい。
【００２９】
ここで、第１スイッチ２０８と第２スイッチ２０９の具体的な動作について説明する。第１スイッチ２０８のゲート端子に供給されるゲート信号（ＡＳＷ１）がハイレベルになると、第１スイッチ２０８がオン状態（導通状態）となり、第２スイッチ２０９のゲート端子に供給されるゲート信号（ＡＳＷ２）がローレベルになると、第２スイッチ２０９がオフ状態（非導通状態）となる。その結果、第１電源線２０７には、第１電位（ＰＶＤＤ）が供給される。
【００３０】
また、第２スイッチ２０９のゲート端子に供給されるゲート信号（ＡＳＷ２）がハイレベルとなると、第２スイッチ２０９がオン状態となり、第１スイッチ２０８のゲート端子に供給されるゲート信号（ＡＳＷ１）がローレベルになると、第１スイッチ２０８がオフ状態となる。その結果、第１電源線２０７には、第２電位（ＶＲＳＴ）が供給される。すなわち、第１スイッチ２０８と第２スイッチ２０９とを排他的に切り替えるだけで第１電源線２０７に供給される電位を切り替えることができる。
【００３１】
このように、第１実施形態のＥＬ表示装置１００は、２つのスイッチ２０８、２０９を用いて第１電源線２０７に供給される電位を切り替えるという簡易な構成により、第１電源線２０７の電位制御を行うことができる。そのため、従来の電源線駆動回路を用いる必要がなく、周辺領域の縮小化を実現することができる。また、各画素回路は、２つのトランジスタと１つのキャパシタとで構成され、画素回路の簡素化にも対応している。
【００３２】
＜ＥＬ表示装置の駆動方法＞
図３は、第１実施形態に係るＥＬ表示装置１００における駆動方法のタイムチャートを示す図である。図３において、「１Ｈ」は、１水平走査期間を意味する。符号３０１は、映像信号線２０５に供給される信号を示している。ここで、「Ｖｉｎｉ」で示される期間は、初期化電位が供給されている期間であり、「Ｖｓｉｇ」で示される期間は、映像信号が供給されている期間である。
【００３３】
符号３０２及び３０３は、それぞれ第１スイッチ２０８に供給されるゲート信号（ＡＳＷ１）及び第２スイッチ２０９に供給されるゲート信号（ＡＳＷ２）を示している。また、符号３０４、３０５及び３０６は、それぞれＮ−１行目の第１トランジスタ２０１に供給されるゲート信号、Ｎ行目の第１トランジスタ２０１に供給されるゲート信号、及びＮ＋１行目の第１トランジスタ２０１に供給されるゲート信号を示している。
【００３４】
図３に示されるように、Ｎ−１行目の画素について１水平走査期間が開始されると、映像信号線２０５には初期化電位Ｖｉｎｉが供給される。また、ゲート信号（ＡＳＷ１）がローレベルとなり、ゲート信号（ＡＳＷ２）がハイレベルとなる。つまり、第１スイッチ２０８はオフ状態となり、第２スイッチ２０９はオン状態となるため、第１電源線２０７には、第２電位（ＶＲＳＴ）が供給される。そのため、第２トランジスタ（駆動トランジスタ）２０２のソース端子及びドレイン端子の電位が第２電位（ＶＲＳＴ）となる。
【００３５】
この状態でＮ−１行目の走査線２０６のゲート信号（ＳＧ）がハイレベルになると、第１トランジスタ（第３スイッチ）２０１がオン状態となり、第２トランジスタ２０２のゲート端子の電位が初期化電位（Ｖｉｎｉ）となる。所定の期間が過ぎたら一旦走査線２０６のゲート信号（ＳＧ）をローレベルに戻す。ここまでの動作の結果、第２トランジスタ２０２が初期化される。図３には、これら一連のリセット動作が実行される期間を「リセット期間」と示している。
【００３６】
次に、ゲート信号（ＡＳＷ１）がハイレベルとなり、ゲート信号（ＡＳＷ２）がローレベルとなる。つまり、第１スイッチ２０８はオン状態に切り替わり、第２スイッチ２０９はオフ状態に切り替わる。その結果、第１電源線２０７には、第２電位（ＶＲＳＴ）に代えて、第１電位（ＰＶＤＤ）が供給される。
【００３７】
この状態でゲート信号（ＳＧ）をハイレベルとすると、第２トランジスタ２０２のゲート端子、ソース端子及びドレイン端子の各電位は、それぞれ初期化電位（Ｖｉｎｉ）、第２電位（ＶＲＳＴ）及び第１電位（ＰＶＤＤ）となる。そのため、第２トランジスタ２０２のソース端子とドレイン端子との間には電流が流れ、ソース端子の電位は、第２電位（ＶＲＳＴ）から徐々に高電位側へ上昇する。
【００３８】
最終的に、第２トランジスタ２０２のゲート端子とソース端子との間の電位差がＶｔｈ（第２トランジスタ２０２の閾値電圧）となった時点で第２トランジスタ２０２がオフ状態となる。つまり、第２トランジスタ２０２のソース端子の電位が「Ｖｉｎｉ−Ｖｔｈ」まで上昇した時点で第２トランジスタ２０２がオフ状態となる。このとき、キャパシタ２０３には閾値（Ｖｔｈ）に相当する電圧が保持されるため、第２トランジスタ２０２の画素間での閾値のばらつきが補償される。図３には、これら一連のオフセットキャンセル動作が実行される期間を「ＯＣ（オフセットキャンセル）期間」と示している。
【００３９】
オフセットキャンセルに十分な期間が過ぎたらゲート信号（ＳＧ）をローレベルにし、第１トランジスタ２０１をオフ状態にする。この期間は、オフセットキャンセル動作が確実に完了するように、出来るだけ長くすることが望ましい。
【００４０】
次に、ゲート信号（ＡＳＷ１）をローレベルに切り替え、ゲート信号（ＡＳＷ２）及びゲート信号（ＳＧ）をローレベルで維持する。これにより、第１スイッチ２０８、第２スイッチ２０９及び第３スイッチ（第１トランジスタ）２０１がオフ状態となる。この状態で、映像信号線２０５に対して映像信号（Ｖｓｉｇ）が供給される。
【００４１】
映像信号線２０５に対して映像信号（Ｖｓｉｇ）が供給された後、第１トランジスタ２０１のゲート信号（ＳＧ）をハイレベルにすると、第１トランジスタ２０１を介して映像信号（Ｖｓｉｇ）が第２トランジスタ２０２のゲート端子に供給される。このとき、キャパシタ２０３には「Ｖｓｉｇ−Ｖｉｎｉ＋Ｖｔｈ」に相当する電圧が保持される。図３には、これら一連の書込み動作が実行される期間を「書込み期間」と示している。所定の期間が過ぎたらゲート信号（ＳＧ）をローレベルに切り替える。
【００４２】
以上の動作により、発光素子２０４を発光させるための準備が完了する。そして、次にゲート信号（ＡＳＷ１）がハイレベルとなったとき（すなわち、第１スイッチ２０８がオン状態となり、第１電源線２０７に対して第１電位（ＰＶＤＤ）が供給されたとき）、第２トランジスタ２０２を介して発光素子２０４に電流が流れ、発光動作が行われる。図３には、これら一連の発光動作（表示動作）が実行される期間を「発光期間」と示している。
【００４３】
このとき、キャパシタ２０３に保持された電圧に応じて第２トランジスタ２０２を流れる電流値が制御される。これにより、発光素子２０４が、映像信号に応じた輝度で発光し、表示動作を行うことができる。
【００４４】
Ｎ−１行目の画素については、以上のリセット期間、オフセットキャンセル期間及び書込み期間が１水平走査期間内に行われる。その後、Ｎ行目及びＮ＋１行目の画素について同様の動作が順次繰り返し行われ、最終的にすべての画素について処理を行うことにより、目的とする画像を表示することができる。
【００４５】
（第２実施形態）
図４は、第２実施形態に係るＥＬ表示装置１００における駆動方法のタイムチャートを示す図である。第１実施形態との違いは、第２実施形態における駆動方法では、ゲート信号（ＡＳＷ１）をハイレベルにした後、１水平走査期間が終了するまでハイレベルを維持する点である。ＥＬ表示装置の構造、基本的な駆動方法その他の構成は、第１の実施形態に係るＥＬ表示装置１００と同じである。
【００４６】
図４に示されるように、Ｎ−１行目の各画素について１水平走査期間が開始されると、映像信号線２０５には初期化電位Ｖｉｎｉが供給される。また、ゲート信号（ＡＳＷ１）をローレベルとして第１スイッチ２０８をオフ状態とし、ゲート信号（ＡＳＷ２）をハイレベルとして第２スイッチ２０９をオン状態とする。これにより、第１電源線２０７に対して第２電位（ＶＲＳＴ）が供給される。
【００４７】
この状態でＮ−１行目の走査線２０６のゲート信号（ＳＧ）がハイレベルになると、第１トランジスタ（第３スイッチ）２０１がオン状態となり、第２トランジスタ２０２のゲート端子の電位が初期化電位（Ｖｉｎｉ）となる。所定の期間が過ぎたら一旦走査線２０６のゲート信号（ＳＧ）をローレベルに戻す。ここまでの動作の結果、第２トランジスタ２０２が初期化される（リセット期間）。
【００４８】
次に、ゲート信号（ＡＳＷ１）がハイレベルとなり、ゲート信号（ＡＳＷ２）がローレベルとなる。これにより、第１スイッチ２０８はオン状態に、第２スイッチ２０９はオフ状態に切り替わるため、第１電源線２０７には、第１電位（ＰＶＤＤ）が供給される。この状態でゲート信号（ＳＧ）をハイレベルとすると、第２トランジスタ２０２が導通状態となって電流が流れ、最終的に、キャパシタ２０３に第２トランジスタ２０２の閾値（Ｖｔｈ）に相当する電圧が保持された時点で電流が停止する（オフセットキャンセル期間）。所定の期間が過ぎたらゲート信号（ＳＧ）をローレベルにし、第１トランジスタ２０１をオフ状態にする。この期間は、オフセットキャンセル動作が確実に完了するように、出来るだけ長くすることが望ましい。
【００４９】
このとき、ゲート信号（ＡＳＷ１）がハイレベルに維持され、ゲート信号（ＡＳＷ２）がローレベルに維持され、ゲート信号（ＳＧ）がローレベルになるため、第１スイッチ２０８はオン状態に維持され、第２スイッチ２０９はオフ状態に維持され、第３スイッチ（第１トランジスタ）２０１はオフ状態となる。なお、ゲート信号（ＡＳＷ１）は１水平走査期間が終了するまでハイレベルに維持される。
【００５０】
この状態で、映像信号線２０５に対して映像信号（Ｖｓｉｇ）が供給される。映像信号線２０５に対して映像信号（Ｖｓｉｇ）が供給された後、第１トランジスタ２０１のゲート信号（ＳＧ）をハイレベルにすると、第１トランジスタ２０１を介して映像信号（Ｖｓｉｇ）が第２トランジスタ２０２のゲート端子に供給される。このとき、第１トランジスタ２０１のゲート端子に映像信号（Ｖｓｉｇ）が書き込まれた時点で第１電源線２０７には第１電位（ＰＶＤＤ）が供給されているため、第２トランジスタ２０２には電流が流れ、移動度の補正も同時に行われる。所定の期間が過ぎたらゲート信号（ＳＧ）をローレベルに切り替える。
【００５１】
以上の動作により、発光素子２０４を発光させるための準備が完了する。そして、次にゲート信号（ＡＳＷ１）がハイレベルとなったとき、第２トランジスタ２０２を介して発光素子２０４に電流が流れ、発光動作が行われる。前述のように、ゲート信号（ＡＳＷ１）は１水平走査期間が終了するまでハイレベルに維持されるため、発光期間も１水平走査期間が終了するまで延長される。その結果、発光期間を長く確保することができ、ＥＬ表示装置１００の輝度を向上させることができる。
【００５２】
以上のように、第２実施形態に係る駆動方法によれば、第１実施形態で説明した効果に加えて、発光期間を長く確保できることにより、ＥＬ表示装置の輝度を向上させることできるという効果を奏する。さらに、書込み期間において、第２トランジスタ２０２の移動度の補正も行うことができる。
【００５３】
（第３実施形態）
図５は、第３実施形態に係るＥＬ表示装置１００における駆動方法のタイムチャートを示す図である。第１実施形態との違いは、第３実施形態における駆動方法では、ゲート信号（ＡＳＷ１）をハイレベルにした後、１水平走査期間が終了するまでハイレベルを維持する点と、リセット期間及びオフセットキャンセル期間を複数の行で同時に行う点である。ＥＬ表示装置の構造、基本的な駆動方法その他の構成は、第１の実施形態に係るＥＬ表示装置１００と同じである。
【００５４】
図５に示されるように、Ｎ−１行目及びＮ行目の２行の各画素について１水平走査期間が開始されると、映像信号線２０５には初期化電位（Ｖｉｎｉ）が供給される。映像信号線２０５は列ごとに共通であるため、Ｎ−１行目及びＮ行目の２行の各画素において映像信号線２０５には初期化電位（Ｖｉｎｉ）が供給される。
【００５５】
次に、ゲート信号（ＡＳＷ１）をローレベルとして第１スイッチ２０８をオフ状態とし、ゲート信号（ＡＳＷ２）をハイレベルとして第２スイッチ２０９をオン状態とする。本実施形態では、第１電源線２０７も複数行にわたって共通となっているため、Ｎ−１行目及びＮ行目の２行の各画素において第１電源線２０７には第２電位（ＶＲＳＴ）が供給される。
【００５６】
この状態でＮ−１行目の走査線２０６のゲート信号（ＳＧ）がハイレベルになると、第１トランジスタ（第３スイッチ）２０１がオン状態となり、第２トランジスタ２０２のゲート端子の電位が初期化電位（Ｖｉｎｉ）となる。所定の期間が過ぎたら一旦走査線２０６のゲート信号（ＳＧ）をローレベルに戻す。ここまでの動作の結果、第２トランジスタ２０２が初期化される（リセット期間）。
【００５７】
次に、ゲート信号（ＡＳＷ１）がハイレベルとなり、ゲート信号（ＡＳＷ２）がローレベルとなる。これにより、第１スイッチ２０８はオン状態に、第２スイッチ２０９はオフ状態に切り替わるため、第１電源線２０７には、第１電位（ＰＶＤＤ）が供給される。本実施形態では、第１電源線２０７も複数行にわたって共通となっているため、Ｎ−１行目及びＮ行目の２行の各画素において第１電源線２０７には第１電位（ＰＶＤＤ）が供給される。
【００５８】
この状態でゲート信号（ＳＧ）をハイレベルとすると、第２トランジスタ２０２が導通状態となって電流が流れ、最終的に、キャパシタ２０３に第２トランジスタ２０２の閾値（Ｖｔｈ）に相当する電圧が保持された時点で電流が停止する（オフセットキャンセル期間）。本実施形態では、２行分のオフセットキャンセル動作を同時に行うため、１水平走査期間の終了付近までゲート信号（ＳＧ）をハイレベルに維持することができる。すなわち、オフセットキャンセル動作を長く確保することができるため、より確実に、オフセットキャンセル動作を完了する（正確に、キャパシタ２０３に第２トランジスタ２０２の閾値に相当する電圧を保持する）ことができる。
【００５９】
次に、新たな１水平走査期間が開始したら、映像信号線２０５に対して映像信号（Ｖｓｉｇ１）が供給されるとともに、ゲート信号（ＡＳＷ１）がローレベルに切り替えられる。このとき、ゲート信号（ＡＳＷ２）はローレベルに維持され、ゲート信号（ＳＧ）はローレベルに維持される。これにより、第１スイッチ２０８はオフ状態に切り替えられ、第２スイッチ２０９はオフ状態に維持され、第３スイッチ（第１トランジスタ）２０１もオフ状態に維持される。
【００６０】
映像信号線２０５に対して映像信号（Ｖｓｉｇ１）が供給された後、Ｎ−１行目の画素における第１トランジスタ２０１のゲート信号（ＳＧ）を所定期間ハイレベルにすると、第１トランジスタ２０１を介して映像信号（Ｖｓｉｇ１）が第２トランジスタ２０２のゲート端子に供給される。これにより、Ｎ−１行目の画素におけるキャパシタ２０３への映像信号（Ｖｓｉｇ１）の書込み動作が完了する。
【００６１】
次に、映像信号線２０５に対して映像信号（Ｖｓｉｇ２）が供給される。その後、Ｎ行目の画素における第１トランジスタ２０１のゲート信号（ＳＧ）を所定期間ハイレベルにすると、第１トランジスタ２０１を介して映像信号（Ｖｓｉｇ２）が第２トランジスタ２０２のゲート端子に供給される。これにより、Ｎ行目の画素におけるキャパシタ２０３への映像信号（Ｖｓｉｇ２）の書込み動作が完了する。
【００６２】
以上の動作により、発光素子２０４を発光させるための準備が完了する。そして、次にゲート信号（ＡＳＷ１）がハイレベルとなったとき、第２トランジスタ２０２を介して発光素子２０４に電流が流れ、発光動作が行われる。前述のように、ゲート信号（ＡＳＷ１）は１水平走査期間が終了するまでハイレベルに維持されるため、発光期間も１水平走査期間が終了するまで延長される。その結果、発光期間を長く確保することができ、ＥＬ表示装置１００の輝度を向上させることができる。
【００６３】
Ｎ−１行目及びＮ行目の画素については、以上のリセット期間、オフセットキャンセル期間及び書込み期間が２つの水平走査期間内に行われる。その後、Ｎ＋１行目及びＮ＋２行目の画素について同様の動作が順次繰り返し行われ、最終的にすべての画素について処理を行うことにより、目的とする画像を表示することができる。
【００６４】
なお、本実施形態では、２行ずつリセット動作及びオフセットキャンセル動作を行う例を示したが、これに限らず、４行ずつ、６行ずつなど複数行ごとにリセット動作及びオフセットキャンセル動作を行うことも可能である。
【００６５】
以上のように、第３実施形態に係る駆動方法によれば、第１実施形態で説明した効果に加えて、発光期間を長く確保できることにより、ＥＬ表示装置の輝度を向上させることできるという効果を奏する。さらに、オフセットキャンセル期間も長く確保することができるため、オフセットキャンセル動作をより確実に行うことができ、駆動トランジスタの特性ばらつきの影響をより低減することができる。
【００６６】
また、本発明においては、画素を構成するトランジスタがＮチャネル型である場合について、その接続および電位関係について述べてきたが、本発明の思想は、Ｐチャネル型トランジスタを用いて実施することも可能である。その場合、ソース及びドレインの定義、並びに電源電位の大小関係を、発光素子への電流の向きに矛盾を生じない範囲で変更することで実施可能となる。
【００６７】
本発明の実施形態として説明したＥＬ表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【００６８】
また、上述した実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【００６９】
１００：ＥＬ表示装置
１０１：基板
１０２：表示部
１０３：走査線駆動回路
１０４：映像信号線駆動回路
１０５：論理回路
１０６：ＦＰＣ
２０１：第１トランジスタ（第３スイッチ）
２０２：第２トランジスタ（駆動トランジスタ）
２０３：キャパシタ（容量）
２０４：発光素子
２０５：映像信号線
２０６：走査線
２０７：第１電源線
２０８：第１スイッチ
２０９：第２スイッチ
２１０：第２電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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