(57)【要約】【課題】信頼性のある半導体パッケージを製造するための半導体パッケージ用基板及びこれを用いた半導体パッケージの製造方法を提供する。【解決手段】本発明に係る半導体パッケージ用基板は、その第１面上で配列され、複数の行を構成するパッケージユニット領域を有し、前記行の各々は複数のパッケージユニット領域を含み、ｎ番目の行の前記パッケージユニット領域は、（ｎ＋１）番目の行の前記パッケージユニット領域から前記行方向にオフセット配列される。本基板を用いた半導体パッケージの製造方法によれば、前記最後の行のパッケージユニット領域で、前記半導体チップ及び前記半導体チップの間の前記基板を同時にモールディングできる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体パッケージ用基板であって、
前記半導体パッケージ用基板の第１面上で行方向に配列され、複数の行を構成するパッケージユニット領域を有し、
（ｎ＋１）番目の行の前記パッケージユニット領域は、ｎ番目の行の前記パッケージユニット領域から前記行方向にオフセット配列されることを特徴とする基板。（ｎは１以上の任意の自然数）
【請求項２】
前記ｎ番目の行の前記パッケージユニット領域は、（ｎ＋ａ）番目の行のパッケージユニット領域と列をなして配列され、前記列は、前記行と直交することを特徴とする請求項１に記載の基板。（ａは２以上の自然数）
【請求項３】
前記行のうちの何れか１つの行を構成する前記パッケージユニット領域の個数は、前記行の総数より大きいことを特徴とする請求項１に記載の基板。
【請求項４】
前記ｎ番目の行の前記パッケージユニット領域の総数は、前記（ｎ＋１）番目の行の前記パッケージユニット領域の総数と同一であることを特徴とする請求項１に記載の基板。
【請求項５】
前記ｎ番目の行の前記パッケージユニット領域の総数は、前記（ｎ＋１）番目の行の前記パッケージユニット領域の総数と異なることを特徴とする請求項１に記載の基板。
【請求項６】
前記パッケージユニット領域の各々は、
半導体チップが実装されるチップ領域と、
前記チップ領域を囲むエッジ領域と、を有することを特徴とする請求項１に記載の基板。
【請求項７】
前記複数の行のうちで１番目の行のパッケージユニット領域から前記第１面の第１側までの間隔は、前記複数の行のうち最後の行の前記パッケージユニット領域から前記第１面の第２側までの間隔より短く、前記第１側は前記第２側と対向することを特徴とする請求項１に記載の基板。
【請求項８】
半導体パッケージ用基板であって、
前記半導体パッケージ用基板の第１面上で行方向に配列された複数の行を構成するパッケージユニット領域を有し、
前記パッケージユニット領域の各々は、チップ領域及び前記チップ領域を囲むエッジ領域を有し、
前記行のうちの少なくとも何れか１つの行の前記パッケージユニット領域は、１番目の行の前記パッケージユニット領域から各々前記行方向にオフセットされることを特徴とする基板。
【請求項９】
偶数番目の行の前記パッケージユニット領域は奇数番目の行の前記パッケージユニット領域から前記行方向にオフセット配列されることを特徴とする請求項８に記載の基板。
【請求項１０】
前記各々の行のパッケージユニット領域の総数は、互いに同一であることを特徴とする請求項８に記載の基板。
【請求項１１】
前記パッケージユニット領域は、第１ソーライン及び第２ソーラインにより定義され、前記第１ソーラインは、前記行方向に延長され、前記第２ソーラインは、前記行方向と交差する列方向に延長されることを特徴とする請求項８に記載の基板。
【請求項１２】
前記少なくとも何れか１つの行のチップ領域は、前記何れか１つの行に隣接する行の中の隣接する前記パッケージユニット領域を各々区画する第２ソーラインと前記列方向に整列されることを特徴とする請求項１１に記載の基板。
【請求項１３】
前記第１及び第２ソーラインは、前記第１面からリセスされたことを特徴とする請求項１１に記載の基板。
【請求項１４】
前記第１面と対向する第２面をさらに含み、
前記第２面上に補助ソーラインが提供され、前記補助ソーラインは、前記第１及び第２ソーラインと対向する位置に形成されることを特徴とする請求項１１に記載の基板。
【請求項１５】
前記行のうちの１つの前記パッケージユニット領域の総数は、前記行の総数より多いことを特徴とする請求項８に記載の基板。
【請求項１６】
前記行は、前記第１面の長軸方向と平行することを特徴とする請求項８に記載の基板。
【請求項１７】
前記パッケージユニット領域の各々は、複数のパッドを含み、
前記パッドは、前記チップ領域及び前記エッジ領域上に提供されることを特徴とする請求項８に記載の基板。
【請求項１８】
複数のパッケージユニット領域を有する基板を提供する段階と、
前記基板上に半導体チップを実装し、前記半導体チップは、前記パッケージユニット領域上に各々提供される段階と、
前記基板上に前記半導体チップを被覆するモールディング膜を形成する段階と、
前記基板をソーイングして、前記パッケージユニット領域を個別に分離する段階と、を含み、
前記パッケージユニット領域は、前記基板上で複数の行に沿って配列され、
前記行のうちの何れか１つの行の前記パッケージユニット領域は、他の１つの行の前記パッケージユニット領域から前記行と平行な行方向にオフセット配列されたことを特徴とする半導体パッケージの製造方法。
【請求項１９】
前記パッケージユニット領域の各々は、前記半導体チップが実装されるチップ領域と、前記チップ領域を囲むエッジ領域とを有し、
前記半導体チップを実装する段階は、前記何れか１つの行の半導体チップと前記行方向にオフセット配列されるように、前記半導体チップを前記他の１つの行に配列する段階を含むことを特徴とする請求項１８に記載の半導体パッケージの製造方法。
【請求項２０】
前記基板上にモールディングコンパウンドを供給し、前記モールディング膜は、前記１番目の行のパッケージユニット領域から前記最後の行のパッケージユニット領域まで順に形成され、
前記最後の行のパッケージユニット領域において、前記半導体チップは、前記半導体チップの間の前記基板と同時にモールディングされることを特徴とする請求項１８に記載の半導体パッケージの製造方法。
【請求項２１】
偶数番目の前記行のパッケージユニット領域は、奇数番目の前記行の前記パッケージユニット領域から前記行方向にオフセット配列されることを特徴とする請求項１８に記載の半導体パッケージの製造方法。
【請求項２２】
前記基板と前記半導体チップとの間に複数の接続部が提供され、
前記モールディング膜は、前記基板と前記半導体チップとの間にさらに延伸され、前記複数の接続部の間を満たすことを特徴とする請求項１８に記載の半導体パッケージの製造方法。
【請求項２３】
前記基板は、前記パッケージユニット領域を定義するソーラインを有し、
前記何れか１つの行の前記パッケージユニット領域は、前記他の１つの行の前記パッケージユニット領域の間のソーラインと前記行方向に垂直な方向に各々整列されることを特徴とする請求項１８に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体に係り、より具体的には、半導体パッケージ用基板及びこれを用いた半導体パッケージの製造に関する。
【背景技術】
【０００２】
電子機器に使用される半導体集積回路の高密度、高集積化に応じて、半導体チップの電極端子の多ピン化、狭ピッチ（ｐｉｔｃｈ）化が急速に進んでいる。半導体パッケージのサイズを減らすために、印刷回路基板が広く使用されている。また、半導体チップの印刷回路基板への実装には、配線の遅延を少なくするために、バンプを使用したフリップチップボンディング実装が広く用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，４８２，１０９号公報
【特許文献２】米国特許第８，５９２，９９７号公報
【特許文献３】米国特許第８，０７６，７６３号公報
【特許文献４】米国特許公開第２０１２／００１８８６６号明細書
【特許文献５】米国特許公開第２０１３／０１６１８００号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、信頼性のある半導体パッケージを製造するための半導体パッケージ用基板を提供することである。
本発明が解決しようとする課題は、信頼性のある半導体パッケージの製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明は、半導体パッケージ用基板及び半導体パッケージの製造方法に関する。本発明による半導体パッケージ用基板は、その第１面上で配列され、複数の行を構成するパッケージユニット領域を有し、前記行の各々は複数のパッケージユニット領域を含み、ｎ番目の行の前記パッケージユニット領域は、（ｎ＋１）番目の行の前記パッケージユニット領域から前記行方向にオフセット配列される。ここで、ｎは１以上の任意の自然数である。
【０００６】
実施形態において、前記ｎ番目の行の前記パッケージユニット領域の各々は、（ｎ＋ａ）番目の行のパッケージユニット領域の各々と列をなして配列され、前記列は、前記行と直交する。ａは２以上の自然数である。
実施形態において、前記行のうちの何れかの１つの行は、ｍ個の前記パッケージユニット領域を含み、前記行の総数は、前記ｍより大きい。
実施形態において、前記ｎ番目の行の前記パッケージユニット領域の総数は、前記（ｎ＋１）番目の行の前記パッケージユニット領域の総数と同じである。
実施形態において、前記ｎ番目の行の前記パッケージユニット領域の総数は、前記（ｎ＋１）番目の行の前記パッケージユニット領域の総数と異なる。
実施形態において、前記パッケージユニット領域は、半導体チップが実装されるチップ領域と、前記チップ領域を囲むエッジ領域とを有する。
実施形態において、前記１番目の行のパッケージユニット領域から前記第１面の第１側までの間隔は、前記最後の行の前記パッケージユニット領域から前記第１面の第２側までの間隔より短い。
【０００７】
本発明による半導体パッケージ用基板は、その第１面上で複数の行を構成するパッケージユニット領域を有し、前記パッケージユニット領域は、チップ領域と、前記チップ領域を囲むエッジ領域とを有し、前記行のうちの少なくとも何れか１つの行の前記パッケージユニット領域は、１番目の行の前記パッケージユニット領域から各々行方向にオフセットされる。
【０００８】
実施形態において、偶数番目の行の前記パッケージユニット領域は奇数番目の行の前記パッケージユニット領域から前記行方向にオフセット配列される。
実施形態において、前記各々の行のパッケージユニット領域の総数は、互いに同じである。
実施形態において、前記パッケージユニット領域は、第１ソーライン及び第２ソーラインにより定義され、前記第１ソーラインは、前記行方向に延長され、前記第２ソーラインは、前記行方向と交差（ｉｎｔｅｒｓｅｃｔ）する列方向に延長される。
実施形態において、前記少なくとも何れか１つの行のチップ領域は、前記１番目の行の前記パッケージユニット領域を区画する第２ソーラインと各々同じ列上に配置される。
実施形態において、前記ソーラインは、前記第１面からリセスされる。
実施形態において、前記第１面と対向する第２面をさらに含み、前記第２面上に補助ソーラインが提供され、前記補助ソーラインは、前記ソーラインと対向する位置に形成される。
実施形態において、前記何れか１つの行の前記パッケージユニット領域の総数は、前記行の総数より多い。
実施形態において、前記行は、前記第１面の長軸方向と平行する。
実施形態において、前記パッケージユニット領域の各々は、複数のパッドを含み、前記パッドは、前記チップ領域及び前記エッジ領域上に各々提供される。
【０００９】
本発明による半導体パッケージの製造方法は、複数のパッケージユニット領域を有するパッケージ基板を提供する段階と、前記パッケージ基板上に半導体チップを実装し、前記半導体チップは、前記パッケージユニット領域上に各々提供される段階と、前記パッケージ基板上に前記半導体チップを被覆するモールディング膜を形成する段階と、前記パッケージ基板をソーイングして、前記パッケージユニット領域を個別に分離する段階と、を含み、前記パッケージユニット領域は、前記パッケージ基板上で複数の行に沿って配列され、前記行のうちの何れか１つの行の前記パッケージユニット領域は、他の１つの行の前記パッケージユニット領域から前記行方向にオフセット配列される。
【００１０】
実施形態において、前記パッケージユニット領域は、前記半導体チップが実装されるチップ領域と、前記チップ領域を囲むエッジ領域とを有し、前記半導体チップを実装する段階は、前記半導体チップが前記何れか１つの行の半導体チップとオフセット配列されるように、前記半導体チップを前記他の１つの行に配列する段階を含む。
実施形態において、前記パッケージ基板上にモールディングコンパウンドを供給し、前記モールディング膜は、前記１番目の行のパッケージユニット領域から前記最後の行のパッケージユニット領域まで順に形成され、前記最後の行のパッケージユニット領域において、前記半導体チップは、前記半導体チップの間の前記パッケージ基板と実質的に同時にモールディングされる。
実施形態において、偶数番目の前記行のパッケージユニット領域は、奇数番目の前記行の前記パッケージユニット領域から前記行方向にシフトされる。
実施形態において、前記パッケージ基板と前記半導体チップとの間に接続部が提供され、前記モールディング膜は前記パッケージ基板と前記半導体チップとの間に延伸されて、前記複数の接続部の間を満たす。
実施形態において、前記パッケージ基板は、前記パッケージユニット領域を定義するソーラインを有し、前記何れか１つの行の前記パッケージユニット領域は、前記他の１つの行の前記パッケージユニット領域の間のソーラインと列を構成するように配置される。
【発明の効果】
【００１１】
本発明に係る半導体パッケージ用基板は、複数の行をなすパッケージユニット領域を含み、パッケージユニット領域は、スタガ配列される。モールディング膜の形成は、１番目の行の各パッケージユニット領域から最後の行の各パッケージユニット領域まで順に進行し、その際、１つの行の各パッケージユニット領域において、モールディングコンパウンドは、半導体チップが搭載されたチップ領域に比べ、半導体チップの搭載されていないエッジ領域では多少とも速く流れる。パッケージユニット領域は、スタガ配列されることによって、何れか１つの行におけるチップ領域とエッジ領域のモールディング速度の差が、他の行でのモールディング速度の差と相殺されて、最後の行に伝達されない。これによって、最後の行のチップ領域は、エッジ領域と実質的に同時にモールディングされる。その結果本発明によれば、ボイドが特に最後の行のモールド膜内に形成されることを防止して、半導体パッケージの機械的特性及び信頼性を向上できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る基板を示す平面図である。
【図２】図１のＩ−ＩＩ線に沿って切断した断面図である。
【図３】図１のＩ−ＩＩ線に沿って切断した断面図である。
【図４】本発明の一実施形態に係る半導体パッケージの製造方法を説明する平面図である。
【図５】図４のＩ−ＩＩ線に沿って切断した断面図である。
【図６】本発明の一実施形態に係る半導体パッケージの製造方法を説明する平面図である。
【図７】図６のＩ−ＩＩ線に沿って切断した断面図である。
【図８】図６のＩＩＩ領域を拡大して示した図である。
【図９】本発明の一実施形態に係る半導体パッケージの製造方法を説明する平面図である。
【図１０】図９のＩ−ＩＩ線に沿って切断した断面図である。
【図１１】他の実施形態に係る基板のソーイング方法を示す平面図である。
【図１２】他の実施形態に係る基板のソーイング方法を示す平面図である。
【図１３】他の実施形態に係る基板のソーイング方法を示す平面図である。
【図１４】他の実施形態に係る基板のソーイング方法を示す平面図である。
【図１５】本発明の一実施形態に係るソーイング装置の断面図である。
【図１６】本発明の一実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【図１７】本発明の一実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【図１８】本発明の一実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【図１９】本発明の他の実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【図２０】本発明の他の実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【図２１】本発明の他の実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【図２２】本発明のその他の実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【図２３】本発明のその他の実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【図２４】本発明のその他の実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【図２５】本発明の実施形態に係る何れか１つのパッケージユニット領域を拡大して示した平面図である。
【図２６】図２５のパッケージユニット領域を有する基板を用いて製造された半導体パッケージを示す断面図である。
【図２７】本発明の実施形態に係る何れか１つのパッケージユニット領域を拡大して示した平面図である。
【図２８】図２７のパッケージユニット領域を有する基板を用いて製造された半導体パッケージを示す断面図である。
【図２９】本発明の他の実施形態に係る基板を示す平面図である。
【図３０】本発明のその他の実施形態に係る基板を示す平面図である。
【図３１】本発明のその他の実施形態に係る基板を示す平面図である。
【図３２】本発明の技術が適用された半導体パッケージを含むパッケージモジュールの例を示す図である。
【図３３】本発明の技術が適用された半導体パッケージを含む電子システムの例を示すブロック図である。
【図３４】本発明の技術が適用された半導体パッケージを含むメモリカードの例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を添付図面に基づいて参照して詳細に説明する。しかし、本発明の実施形態は多様な形態に変形できるので、本発明の範囲が後述する実施形態に限定されると解釈されてはならない。本発明の実施形態は、本発明をさらに完全に説明するために提供される。図面で、層及び領域の厚さは、明細書の明確性のために、誇張されている。図面上で、同じ符号は同じ要素を示す。本明細書で使われた用語「及び／又は」は、これと関連して記載された項目のうち、１つ又はそれ以上の任意の組み合わせ又はあらゆる組み合わせを含み、“／”として縮約して記載されることもある。
【００１４】
本明細書で使われる用語は、特定の実施形態を記述するための目的に用いられており、本発明の範囲を制限するための用語ではない。本明細書で、単数として使われた用語は、その用語が単数であることを示す明白な背景に関する言及がない限り、複数も含む。また、本明細書で使われる「包含する」という用語は、言及された特徴、領域、段階、動作、要素、及び／又は成分の存在を特定するが、１つ又はそれ以上の他の特徴、領域、段階、動作、要素、成分、及び／又はグループの存在又は付加を除外しない。
【００１５】
本明細書で、或る層（又は膜）、領域又は基板のような要素が異なる要素（又はその変形物）の「上方」にあると記載された場合、前記或る要素は、前記他の要素の上方に直接接して存在するか、又は、それらの間に第３の要素が介在する。また、或る要素が異なる要素（又はその変形物）に「連結」又は「結合」されていると記載された場合、前記或る要素は、前記他の要素に直接連結又は結合されるか、又は、それらの間に第３の要素が介在する。
【００１６】
また、多様な要素、成分、領域、層及び／又は断面を記述するために、用語「第１」、「第２」などを使用できるが、それらの要素、成分、領域、層及び／又は断面は、それらの用語に限定されると解釈されてはならない。それらの用語は、１つの要素、成分、領域、層又は断面を、他の要素、成分、領域、層又は断面と区別するために用いられるだけである。従って、下記説明で使用する第１の要素、成分、領域、層、又は断面などは、本発明の開示範囲を逸脱せずに、第２の要素、成分、領域、層、又は断面とも称されうる。ここで説明されて例示される各実施形態はそれの相補的実施形態も含む。明細書の全体にわたって同一の参照符号は同一の構成要素を示す。
【００１７】
次いで、本発明の理想的な実施形態を概略的に図示した断面図を参照して本発明の実施形態を説明する。各実施形態は、例えば、製造技術及び／又は許容誤差の結果として図示された形状から偏差があり得る。従って、本発明の実施形態は、図示された特定の形状にのみ制限されると解釈されてはならず、例えば、製造結果から得られる形状における偏差を含むと解釈されねばならない。例えば、直角を有すると図示されたエッチング領域は、ラウンド状を有し得る。従って、図面に示された領域は、事実上概略的であり、それらの形状は、素子の領域の正確な形状を説明せず、本発明の範囲を制限しない。
【００１８】
以下、添付した図面を参照して、本発明の基板について説明する。
図１は、本発明の一実施形態に係る基板を示す平面図であり、図２及び図３は、図１のＩ−ＩＩ線に沿って切断した断面図である。
【００１９】
図１を参照すれば、基板１００は、回路パターンを有する印刷回路基板（ＰＣＢ）である。基板１００の第１面１１０上に複数のパッケージユニット領域ＵＲが提供される。パッケージユニット領域ＵＲは、複数の行Ｘ１〜Ｘ４に沿って配列されている。行Ｘ１〜Ｘ４のうちの少なくとも１つは、複数のパッケージユニット領域ＵＲを含む。１番目の行Ｘ１は、第１面１１０の第１側１１０ａに隣接する行として、最後の行（図１では、Ｘ４）は、第１面１１０の第２側１１０ｂに隣接する行として定義される。第２側１１０ｂは、第１側１１０ａと対向する。パッケージユニット領域ＵＲは、第１ソーライン（ｓａｗ＿ｌｉｎｅ、鋸目線）１２１及び第２ソーライン１２２によって区画される。第１ソーライン１２１は、行方向Ｄ１に延長され、互いに平行である。第２ソーライン１２２は、列方向Ｄ２に延長され、互いに隣接した第１ソーライン１２１と直交する。
【００２０】
パッケージユニット領域ＵＲは、スタガ（ｓｔａｇｇｅｒ）配列される。即ち、行Ｘ１〜Ｘ４のうちの何れか１つの行を構成するパッケージユニット領域ＵＲは、これにすぐ隣接した他の１つの行を構成するパッケージユニット領域ＵＲから行方向Ｄ１にオフセット（ｏｆｆｓｅｔ）配列される。この時、行方向Ｄ１は、第１面１１０の第１側１１０ａに平行する。例えば、（ｎ＋１）番目の行のパッケージユニット領域ＵＲは、ｎ番目の行のパッケージユニット領域ＵＲから行方向Ｄ１にオフセット配置される。ここでｎは１以上の任意の自然数である。ｎ番目の行と（ｎ＋１）番目の行のパッケージユニット領域ＵＲは、列方向Ｄ２に沿って交互に配列される。列方向Ｄ２は、第１面１１０の第３側１１０ｃに平行し、行方向Ｄ１と直交する。第３側１１０ｃは、第１側１１０ａと第２側１１０ｂとを接続する。
（ｎ＋２）番目の行のパッケージユニット領域ＵＲは、ｎ番目の行のパッケージユニット領域ＵＲと列方向に整列（ａｌｉｇｎ）される。これによって、（ｎ＋２）番目の行のパッケージユニットＵＲとｎ番目の行のパッケージユニット領域ＵＲは列方向Ｄ２に平行な列をなす。一実施形態において、偶数番目の行Ｘ２、Ｘ４のパッケージユニット領域ＵＲは、奇数番目の行Ｘ１、Ｘ３のパッケージユニット領域ＵＲから行方向Ｄ１に一定の間隔でオフセット配列される。奇数番目の行Ｘ１、Ｘ３のパッケージユニット領域ＵＲは、偶数番目の行Ｘ２、Ｘ４のパッケージユニット領域ＵＲと列方向Ｄ２に沿って交互に配列される。３番目の行Ｘ３のパッケージユニット領域ＵＲは、１番目の行Ｘ１のパッケージユニット領域ＵＲと列を構成する。
【００２１】
パッケージユニット領域ＵＲは、一定の間隔で配列される。例えば、１つの行を構成するパッケージユニット領域ＵＲの中心点の間の間隔は、互いに同一であり、１つの行を構成するパッケージユニット領域ＵＲの中心点の間の間隔は、他の行を構成するパッケージユニット領域ＵＲの中心点の間の間隔と同一である。例えば、１番目の行Ｘ１を構成するパッケージユニット領域ＵＲの中心点の間の間隔Ａ１は、互いに同一である。１番目の行Ｘ１を構成するパッケージユニット領域ＵＲの中心点の間の間隔Ａ１は、２番目の行Ｘ２を構成するパッケージユニット領域ＵＲの中心点の間の間隔Ａ２と同一である。
【００２２】
基板１００の第３側１１０ｃから（ｎ＋１）番目の行のパッケージユニット領域ＵＲのうち１番目までの最短間隔は、基板１００の第３側１１０ｃからｎ番目の行のパッケージユニット領域ＵＲのうち１番目までの最短間隔と異なる。例えば、基板１００の第３側１１０ｃから１番目の行Ｘ１のパッケージユニット領域ＵＲの１番目までの間隔Ｂ１は、基板１００の第３側１１０ｃから２番目の行Ｘ２のパッケージユニット領域ＵＲのうち１番目までの間隔Ｂ２より短い間隔を有する。
【００２３】
各々の行Ｘ１〜Ｘ４を構成するパッケージユニット領域ＵＲの個数は、互いに同一である。（ｎ＋１）番目の行がｎ番目の行からシフトされる位置が調節され、各々の行Ｘ１〜Ｘ４を構成するパッケージユニット領域ＵＲの個数を制御できる。例えば、２番目の行Ｘ２のパッケージユニット領域ＵＲは、１番目の行Ｘ１のパッケージユニット領域ＵＲの中心点の間の間隔の１／２と同一、又はそれより小さい間隔で行方向Ｄ１にシフトできる。２番目の行Ｘ２のパッケージユニット領域ＵＲの個数は、１番目の行Ｘ１のパッケージユニット領域ＵＲの個数と同一の個数を有する。本発明のパッケージユニット領域ＵＲは、スタガ配列を有するにもかかわらず、正規配列された（即ち、スタガ配列されていない）パッケージユニット領域ＵＲを有する場合と、基板１００あたりの総パッケージユニット領域ＵＲの個数は同一の個数を有する。これにより、基板１００は、高いパッケージユニット領域ＵＲの密度を有する。
【００２４】
基板１００の第１面１１０は、互いに直交する長軸及び短軸を有する。長軸は、行方向Ｄ１と平行し、短軸は列方向Ｄ２と平行する。従って、何れか１つの行を構成するパッケージユニット領域ＵＲの個数は、行Ｘ１〜Ｘ４の総数より多い数を有し得る。
【００２５】
パッケージユニット領域ＵＲは、第１面１１０の第１側１１０ａ方向にシフトして配列される。例えば、１番目の行Ｘ１のパッケージユニット領域ＵＲから第１面１１０の第１側１１０ａまでの間隔Ｃ１は、最後の行（図１ではＸ４）のパッケージユニット領域ＵＲから第１面１１０の第２側１１０ｂまでの間隔Ｃ２より短い間隔を有する。
【００２６】
パッケージユニット領域ＵＲの各々は、チップ領域ＵＲ１とチップ領域ＵＲ１を囲むエッジ領域ＵＲ２とを有する。チップ領域ＵＲ１は、半導体チップ（後述の図４及び図５における半導体チップ２００）が配置される領域として定義される。チップ領域ＵＲ１はパッケージユニット領域ＵＲの約５０％以上の平面面積を有する。２番目の行Ｘ２のチップ領域ＵＲ１の少なくとも一部は、１番目の行Ｘ１の第２ソーライン１２２及びエッジ領域ＵＲ２と列方向Ｄ２に整列される。このように、（ｎ＋１）番目の行のチップ領域ＵＲ１は、ｎ番目の行のエッジ領域ＵＲ２とｎ番目の行のパッケージユニット領域ＵＲとの間に提供された第２ソーライン１２２と列方向Ｄ２に各々整列される。パッケージユニット領域ＵＲの各々は、複数のパッド１３０を有する。パッド１３０は、導電性物質、例えば、金属を含む。パッド１３０は、様々な配列を有し得る。
【００２７】
標識部１４０が基板１００の第１側１１０ａに提供される。標識部１４０は、パッケージユニット領域ＵＲ１が不良であるか否かを表示する機能を有する。これとは異なり、標識部１４０は、省略可能である。
【００２８】
図２を図１と共に参照すれば、基板１００は、平坦な第１面１１０と平坦な第２面１１１とを有する。第２面１１１は、第１面１１０と対向する。ソーライン１２１、１２２は、基板１００の第１面１１０上に提供され、一実施形態において図２を参照すれば、ソーライン１２１、１２２は第１面１１０と共面をなす。基板１００の第１面１１０は、ソルダレジスト物質のようなポリマーで覆われている。一実施形態において図３を参照すれば、ソーライン１２１ｒは基板１００の第１面１１０からリセスされる。平面視観点から、ソーライン１２１ｒは、図１のソーライン１２１、１２２と同じ形状を有する。ソーライン１２１ｒは、基板１００の第１面１１０を、一部エッチングして形成できる。基板１００の第２面１１１上にソーライン１２１ｒと対向する位置に補助ソーライン１２３ｒを形成できる。補助ソーライン１２３ｒは、基板１００の第２面１１１からリセスされた形態を有する。別の例として、補助ソーライン１２３ｒは省略可能である。
【００２９】
以下、本発明の実施形態に係る半導体パッケージの製造方法を説明する。
【００３０】
図４、図６、及び図９は、本発明の一実施形態に係る半導体パッケージの製造方法を説明する平面図であり、図５、図７、及び図１０は、各々図４、図６、及び図９のＩ−ＩＩ線に沿って切断した断面図である。図８は、図６のＩＩＩ領域を拡大して示す。以下、前述の重複する内容は省略する。
【００３１】
図４と図５を参照すれば、半導体チップ２００が基板１００上に実装される。基板１００は、図１を参照して説明したのと同一である。半導体チップ２００は、基板１００のチップ領域ＵＲ１上に各々提供される。半導体チップ２００の配列は、図１を参照して説明したパッケージユニット領域ＵＲの配列と対応する。例えば、半導体チップ２００は、スタガ配列を有する。行Ｘ１〜Ｘ４のうちの何れか１つを構成する半導体チップ２００は、これに隣接した他の１つを構成する半導体チップ２００から行方向Ｄ１にオフセット配置される。即ち、偶数番目の行Ｘ２、Ｘ４の半導体チップ２００は、奇数番目の行Ｘ１、Ｘ３の半導体チップ２００から行方向Ｄ１にシフトして配置される。半導体チップ２００は、チップ領域ＵＲ１上で、接続部２３０を介してパッド１３０と電気的に接続される。接続部２３０は、はんだボール又はバンプの形状を有し、導電性物質を含む。半導体チップ２００は、これに限定されず、様々な方法で実装できる。例えば、半導体チップ２００は、ボンディングワイヤ（図示せず）を使用してパッド１３０と電気的に接続できる。
【００３２】
図６と図７を参照すれば、モールディング膜３００が基板１００の第１面１１０上に形成されて、半導体チップ２００を覆う。例えば、図７に示すように、基板１００がモールド５００内に提供される。基板１００の第１側１１０ａは、モールド５００のゲート部５１０に向けられ、その第２側１１０ｂは、モールド５００のベント（ｖｅｎｔ）部５２０に向けられる。モールド５００のゲート部５１０を通じてモールディングコンパウンドが供給される。モールディングコンパウンドは例えば、エポキシ系モールディングコンパウンドＥＭＣである。モールディングコンパウンドは図６の黒い矢印で示すように、列方向Ｄ２に沿って１番目の行Ｘ１のパッケージユニット領域ＵＲから最後の行Ｘ４のパッケージユニット領域ＵＲまで順に流れる。
その際、モールディングコンパウンドが半導体チップ２００を覆い、モールディング膜３００を形成する。モールディング膜３００の形成は、ｎ番目の行のパッケージユニット領域ＵＲから（ｎ＋１）番目の行のパッケージユニット領域ＵＲの順に進行する。モールディングコンパウンドは、接続部２３０の間を満たして、モールディング膜３００を基板１００と半導体チップ２００との間に延伸される。これにより、別途のアンダーフィル膜（図示せず）形成工程は省略可能である。モールディングコンパウンドが接続部２３０の間、及び基板１００と半導体チップ２００との間を満たすことは、エッジ領域ＵＲ２を覆うことより困難である。例えば、接続部２３０と半導体チップ２００は、モールディングコンパウンドの流れを妨げる。また、モールディングコンパウンドの物質特性は、半導体チップ２００と接続部２３０に含まれた物質の特性より基板１００の第１面１１０上に塗布された物質の特性に、より類似する。これにより、モールディングコンパウンドは、エッジ領域ＵＲ２とソーライン１２１、１２２上ではチップ領域ＵＲ１上でよりも速く流れる。ただし、１つの行内で、その差は非常に小さい。従って、第１側１１０ａに隣接した行の場合、同じ行を構成するパッケージユニット領域ＵＲでモールディング膜３００は、実質的に同時に形成される。別の例として、モールディング膜３００は、半導体チップ２００の側面を覆い、上面を露出させる（図示せず）。
【００３３】
図８は、図６のＩＩＩ領域を拡大して示し、中間時点におけるモールディング膜の形成状況を示す。図８を参照して、最後の行のパッケージユニット領域におけるモールディング膜の形成をより詳細に説明する。
【００３４】
図８を図６、図７と共に参照すれば、本発明に係るパッケージユニット領域ＵＲは、スタガ配列される。図６及び図７に示すように、（ｎ＋１）番目の行のパッケージユニット領域ＵＲは、ｎ番目のパッケージユニット領域ＵＲから行方向Ｄ１にオフセット配列される。２番目の行Ｘ２のチップ領域ＵＲ１は１番目の行Ｘ１のエッジ領域ＵＲ２又はソーライン１２０と同じ列上に配列される。これにより、１番目の行Ｘ１でのモールディング速度の差が２番目の行Ｘ２でのモールディング速度の差と相殺されて、３番目の行Ｘ３に伝達されない。具体的に、１番目の行Ｘ１のソーライン１２２及び／又はエッジ領域ＵＲ２上でのモールディングコンパウンドの速いモールディング速度は、２番目の行Ｘ２のチップ領域ＵＲ１上でのモールディングコンパウンドの遅いモールディング速度によって相殺され、２番目の行Ｘ２のソーライン１２２及び／又はエッジ領域ＵＲ２上でのモールディングコンパウンドの速いモールディング速度は１番目の行Ｘ１のチップ領域ＵＲ１上でのモールディングコンパウンドの遅いモールディング速度により相殺される。結果的に、図８においてモールディング層３００の到達線（太い実線）３０１が示すように、最後の行Ｘ４のチップ領域ＵＲ１はエッジ領域ＵＲ２及びソーライン１２０と実質的に同時にモールディング可能である。
【００３５】
本発明の一実施形態とは異なり、パッケージユニット領域ＵＲが行及び列に沿って正規配列された場合、チップ領域ＵＲ１のモールディング速度とエッジ領域ＵＲ２のモールディング速度の差が加算して伝達される。最後の行Ｘ４のパッケージユニット領域ＵＲに隣接するほど、チップ領域ＵＲ１とエッジ領域ＵＲ２のモールディング速度差は増幅される。モールディング層３００の到達線（太い破線）３０２が示すように、特に最後の行Ｘ４のパッケージユニット領域ＵＲでは、モールディングコンパウンドが不均一に流れる。例えば、同一の中間時点で、エッジ領域ＵＲ２及び第２ソーライン１２２上のモールディングコンパウンドは、チップ領域ＵＲ１より基板１００の第２側１１０ｂに近接する。即ち、最後の行Ｘ４のエッジ領域ＵＲ２及び第２ソーライン１２２のモールディングは、チップ領域ＵＲ１のモールディングより先に進行する。エッジ領域ＵＲ２をモールディングした後、残りのモールディングコンパウンドは、横方向に、及び／又は列方向Ｄ２と逆方向に流れ、チップ領域ＵＲ１に再流入する。前記再流入により、チップ領域ＵＲ１上のモールディング膜３００にボイド（空隙、図示せず）が形成される。この時、ボイドは１００μｍ以上の直径を有し得る。ボイド（図示せず）の直径が１００μｍ以上の場合に、半導体パッケージの信頼性が顕著に低下する。また、モールディング膜３００の形成工程で、熱が基板１００上に加えられる。時間の経過によってモールディングコンパウンドの粘性が増加して、モールディングコンパウンドは、第２側１１０ｂに近接するほどゆっくり流れるようになる。モールディングコンパウンドが遅く流れるほど、チップ領域ＵＲ１とエッジ領域ＵＲ２でのモールディングコンパウンドのモールディング速度差は増大し、特に最後の行Ｘ４においてモールディングコンパウンドは、より不均一に流れるようになり、半導体パッケージの信頼性が劣化する。
【００３６】
図６乃至図８を再び参照すれば、本発明の行Ｘ１〜Ｘ４は、行方向Ｄ１に延長でき、何れか１つの行を構成するパッケージユニット領域ＵＲの個数は、行Ｘ１〜Ｘ４の本数より多い個数を有し得る。また、パッケージユニット領域ＵＲは、第１側１１０ａの方向にシフト配置できる。これによって、モールディングコンパウンドが基板１００の第１側１１０ａから最後の行まで流れるにかかる時間が削減できる。これにより、時間の経過に伴うモールディングコンパウンドの粘性の増加が抑制され、最後の行Ｘ４におけるモールディングコンパウンドがより均一に流れられる。
【００３７】
チップ領域ＵＲ１のパッド１３０と接続部２３０がファイン（ｆｉｎｅ）ピッチ（微細ピッチ）を有するほど、モールディングコンパウンドの流れがパッド１３０と接続部２３０によって、さらに妨害される。本発明によれば、パッケージユニット領域ＵＲの配列は、ファインピッチを有する半導体チップ２００にさらに有利であり、これによって、半導体パッケージの信頼性を向上できる。
【００３８】
半導体チップ２００が厚ければ、半導体チップ２００の熱放出特性は優れているが、モールディング過程でモールディングコンパウンドの流れが半導体チップ２００によってさらに妨げられる。本発明によれば、パッケージユニット領域ＵＲのスタガ配列により、様々な半導体チップ２００が、その厚さに制約されることなく、使用可能になる。例えば、モールディング膜３００は、厚い半導体チップ２００をボイドの発生なしに被覆でき、厚い半導体チップの有する優れた熱放出特性を活用できるので、動作信頼性を向上できる。特に、モールディング膜３００内に１００μｍ以上の直径を有するボイド（図示せず）の形成をさらに防止できる。
【００３９】
図９と図１０を参照すれば、ソーライン１２１、１２２に沿って基板１００及びその上のモールディング膜３００をソーイング（切断）して、パッケージユニット領域ＵＲを個別に分離する。これにより、半導体パッケージ１が製造される。パッケージユニット領域ＵＲは基板１００の切断の結果、各々半導体パッケージ１を形成する。以下、半導体パッケージ１は、基板１００が切断されてなるパッケージ基板１００ａと、半導体チップ２００と、モールディング膜３００が切断されてなるユニットモールディング膜３００ａとを含む。ユニットモールディング膜３００ａは、基板１００のソーイングによって分離されたモールディング膜３００の部分である。互いにスタガして配置されたパッケージユニット領域ＵＲは、レーザを使用したソーイング工程によって容易に分離できる。例えば、レーザソーイング装置は、基板１００の行方向Ｄ１と列方向Ｄ２に沿って移動し、第１及び第２ソーライン（図６で１２１、１２２）を切る。
この場合、第１及び第２ソーライン（図６で１２１、１２２）は例えば、４０μｍ〜６０μｍの幅を有する。ソーライン１２１、１２２が比較的狭い幅を有することによって、同じ面積の第１面１１０を有する基板１００上に、より多くのパッケージユニット領域ＵＲを形成できる。レーザを使用して分離されたパッケージユニット領域ＵＲは、平面視観点で、様々な形を有し得る。これにより、半導体パッケージ１は、より多様な装置に利用できる。例えば、半導体パッケージ１の断面は、丸いコーナーを有する。この場合、半導体パッケージ１のエッジ領域ＵＲ２に加えられるストレスが減少して、半導体パッケージ１の損傷を防止できる。図３に示すように、ソーライン１２１ｒが第１面１１０でリセスされた場合、基板１００はより容易にソーイング可能になる。基板１００が補助ソーライン１２３ｒをさらに含む場合に、基板１００を、更により容易にソーイングできる。本発明の半導体パッケージ１の場合に、ボイドがユニットモールディング膜３００ａ内に形成されない。これによって、半導体パッケージ１は、優れた機械的強度を有し、動作の時、接続部２３０の間の電気的短絡を防止できる。
【００４０】
図１１乃至図１４は、他の実施形態に係る基板のソーイング方法を示す平面図である。以下、前述の重複する内容は省略する。
【００４１】
図１１と図１２を順に参照すれば、基板１００を行方向Ｄ１に沿ってソーイングして、切断された部分１００ｂを形成する。この時、基板１００は、図４乃至図８で説明したように、半導体チップ２００とモールディング膜３００が形成された基板１００である。ブレード６００は、第１ソーライン１２１に沿って基板１００とモールディング膜３００とを切る。この場合、第１ソーライン１２１は、ほぼ２００μｍの幅を有することができる。切断された部分１００ｂの各々は、行Ｘ１〜Ｘ４の各々に沿って配列されたパッケージユニット領域ＵＲを含む。これにより、他の行Ｘ１〜Ｘ４を構成するパッケージユニット領域ＵＲは互いに分離される。基板１００の第１側部１５０と第２側部１６０は除去可能である。
【００４２】
図１３と図１４を順に参照すれば、切断された部分１００ｂの一部が行方向Ｄ１にシフトされて、行Ｘ１〜Ｘ４のパッケージユニット領域ＵＲは、列方向Ｄ２に整列して列を形成する。一例として、奇数番目の行Ｘ１、Ｘ３のパッケージユニット領域ＵＲを有する切断された部分１００ｂは行方向Ｄ１にシフトされる。別の例として、偶数番目の行Ｘ２、Ｘ４のパッケージユニット領域ＵＲを有する切断された部分１００ｂは行方向Ｄ１の反対方向Ｄ３にシフトされる。また別の例として、奇数番目行Ｘ１、Ｘ３の切断された部分１００ｂは、行方向Ｄ１に、偶数番目の行Ｘ２、Ｘ４の切断された部分１００ｂは、行方向Ｄ１の反対方向Ｄ３に各々シフトされる。
行Ｘ１〜Ｘ４の第２ソーライン１２２が列に沿って整列されて、ブレード６００が第２ソーライン１２２に沿って、切断された部分１００ｂとその上のモールディング膜３００とを切る。第２ソーライン１２２は例えば、ほぼ２００μｍの幅を有する。パッケージユニット領域ＵＲは、スタガ配列を有するが、切断された部分１００ｂの行方向Ｄ１のシフトによってパッケージユニット領域ＵＲは列方向Ｄ２に整列する。これによって、各々のパッケージユニット領域ＵＲは容易に分離されて、半導体パッケージ１が製造される。
【００４３】
別の例として、第１ソーラインの１２１は、ブレード６００によって切られ、第２ソーライン１２２は、図９及び図１０で説明したように、レーザを使用して切ることができる。ブレードによって切られる第１ソーライン１２１は例えば、約２００μｍの幅を有し、レーザによって切られる第２ソーライン１２２は例えば、約４０μｍ〜６０μｍの幅を有する。別の例として、第１ソーライン１２１は、レーザを使用して切断する。以後、切断された部分１００ｂがシフトされ、各々の行Ｘ１〜Ｘ４のパッケージユニット領域ＵＲが同じ列上に配列され、ブレード６００が第２ソーライン１２２に沿って、切断された部分１００ｂを切る。この場合、第１ソーライン１２１は例えば、ほぼ４０μｍ〜６０μｍの幅を有し、第２ソーライン１２２は例えば、ほぼ２００μｍの幅を有する。
【００４４】
以下、本実施形態に用いられるソーイング装置をより詳細に説明する。
【００４５】
図１５は本発明の一実施形態に係るソーイング装置の断面図である。図１６乃至図１８は一実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す断面図である。以下、上述の重複する説明は省略する。
【００４６】
図１５と図１６を図１１と共に参照すれば、ソーイング装置は、回転支持台１０と、チャックテーブル２０と、アクチュエータ３１、３２と、ジグ４０と、ブレード６００とを含む。チャックテーブル２０は、回転支持台１０上に配置される。回転支持台１０はアクチュエータ３１、３２に結合され、回転支持台１０と回転支持台１０上のチャックテーブル２０は、アクチュエータ３１、３２により上下移動、又は回転移動できる。例えば、第１アクチュエータ３１は、回転支持台１０をその上面１０ａに対して垂直方向Ｄ４に移動させる。第２アクチュエータ３２は、回転支持台１０をその上面１０ａに垂直な方向Ｄ４の中心軸に対して回転させる。この場合、チャックテーブル２０は、回転支持台１０と同じ方向に移動する。ブレード６００は、上述の図１１に示したブレード６００であり得る。ブレード６００は、一方向に沿って移動可能なブレードであり得る。ジグ４０は、チャックテーブル２０の上面上に、チャックテーブル２０の上面から離隔して配置される。
【００４７】
ソーイングに際して基板１００は、チャックテーブル２０上にローディングされる。基板１００は、上述の図１１で説明した基板１００であり得る。基板１００の位置が調整されて、図１６に示すように、基板１００の行方向Ｄ１はブレード６００が移動可能な一方向と一致する。平面視観点から、基板１００の面積はチャックテーブル２０の面積と同一であるか、又はより小さい面積を有する。図１１で説明したように、基板１００は、行方向Ｄ１に沿ってソーイングされて、複数の切断された部分１００ｂを形成する。例えば、ブレード６００が一方向に移動して、第１ソーライン１２１に沿って基板１００及びモールディング膜３００を切断する。切断された部分１００ｂの各々は、行Ｘ１〜Ｘ４の各々を構成するパッケージユニット領域ＵＲを含む。基板１００の第１側部１５０と第２側部１６０は除去可能である。
【００４８】
図１７を図１３と共に参照すれば、切断された部分１００ｂがジグ４０によって行方向Ｄ１に沿ってシフトされる。これにより、行Ｘ１〜Ｘ４のパッケージユニット領域ＵＲが、列を成して整列する。ジグ４０は、行方向Ｄ１、列方向Ｄ２、及び／又は垂直方向（図１５でＤ４）に沿って移動可能である、ジグ４０が下降して、切断された部分１００ｂを真空吸着する。ジグ４０は、切断された部分１００ｂの少なくとも一部を行方向Ｄ１又は行方向Ｄ１の反対方向Ｄ３に移動させる。例えば、図１３及び図１４の例で説明したように、奇数番目の行Ｘ１、Ｘ３のパッケージユニット領域ＵＲを有する切断された部分１００ｂを行方向Ｄ１にシフトするか、又は偶数番目の行Ｘ２、Ｘ４のパッケージユニット領域ＵＲを有する切断された部分１００ｂを行方向Ｄ１の反対方向Ｄ３にシフトする。別の例として、奇数番目の行Ｘ１、Ｘ３の切断された部分１００ｂは、行方向Ｄ１に、偶数番目の行Ｘ２、Ｘ４の切断された部分１００ｂは、行方向Ｄ１の反対方向Ｄ３に、各々シフトされる。これによって、切断された部分１００ｂの第２ソーライン１２２は列方向Ｄ２に整列する。
【００４９】
図１８を図１３及び図１４と共に参照すれば、本実施形態では、チャックテーブル２０が回転して、ブレード６００は切断された部分１００ｂとモールディング膜３００を第２ソーライン１２２に沿って切断する。例えば、チャックテーブル２０は、第１アクチュエータ３１によって平面視な観点から、９０°又は２７０°回転する。これにより、第２ソーライン１２２は、ブレード６００が移動可能な一方向と一致し、ブレード６００は、第２ソーライン１２２に沿って一方向に移動して、切断された部分１００ｂをさらに切断する。その結果、各々のパッケージユニット領域ＵＲが分離されて、半導体パッケージ１が製造される。この時、上述の図１６で説明したようなブレード６００を使用できる。
【００５０】
図１９乃至図２１は、他の実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【００５１】
図１９を図１１及び図１５と共に参照すれば、本実施形態では、回転支持台１０上に配置されたチャックテーブル２０を具備する。上述の図１５で説明した第２アクチュエータ３２は回転支持台１０に接続され、第１アクチュエータ３１は省略可能である。回転支持台１０は、第１回転支持台１１と第２回転支持台１２とを含み、第２アクチュエータ３２は、第１回転支持台１１をその上面に垂直な方向の中心軸に対して回転運動させる。チャックテーブル２０は、回転支持台１０上に配置され、第１回転支持台１１と同じ方向に回転運動する。チャックテーブル２０は、第１チャック部分２１と第２チャック部分２２とを含む。第１、第２チャック部分２１、２２は、互いに分割される。第１、第２チャック部分２１、２２の少なくとも一部、例えば、第２チャック部分２２は第２回転支持台１２に固定される。別の例として、第１チャック部分２１は第１回転支持台１１に固定される。図１５と図１６との場合と異なり、ジグ（図１５の４０）は、省略可能である。
【００５２】
基板１００をチャックテーブル２０上に配置する。平面視観点から、基板１００の行Ｘ１〜Ｘ４は、第１、第２チャック部分２１、２２と、各々重畳する。例えば、奇数番目の行Ｘ１、Ｘ３は、第１チャック部分２１と各々重畳し、偶数番目の行Ｘ２、Ｘ４は、第２チャック部分２２と各々重畳する。基板１００はブレード６００によって行方向Ｄ１に沿ってソーイングされて、切断された部分１００ｂを形成する。例えば、ブレード６００が一方向に移動して、第１ソーライン１２１に沿って基板１００とモールディング膜３００とを切断する。基板１００の切断方法及びこれに伴う切断された部分１００ｂの形成は、上述の図１１乃至図１６における説明と同一又は類似する。切断された部分１００ｂの少なくとも１つは第１、第２チャック部分２１、２２の少なくとも１つに真空吸着のような方法により固定される。例えば、偶数番目の行Ｘ２、Ｘ４のパッケージユニット領域ＵＲを有する切断された部分１００ｂは第２チャック部分２２上に固定される。
【００５３】
図２０を図１３と共に参照すれば、第１回転支持台１１及び第２回転支持台１２が同時に運動して、切断された部分１００ｂの一部が行方向Ｄ１にシフトされ、すべての切断された部分１００ｂが回転される。例えば、第１回転支持台１１が第２アクチュエータ３２により回転されて、チャックテーブル２０とチャックテーブル２０上の切断された部分１００ｂが平面視観点で９０°又は２７０°回転される。これにより、切断された部分１００ｂの第２ソーライン１２２は、ブレード６００が移動可能な一方向と一致する。
【００５４】
第１回転支持台１１の回転運動と同時に、第２回転支持台１２が第２チャック部分２２を直線運動させる。第２回転支持台１２によって、切断された部分１００ｂの一部が行方向Ｄ１又は行方向Ｄ１の反対方向Ｄ３に移動する。切断された部分１００ｂの移動は、上述の図１３及び図１４の例で説明したように、奇数番目の行Ｘ１、Ｘ３のパッケージユニット領域ＵＲを有する切断された部分１００ｂを行方向Ｄ１にシフトするか、偶数番目の行Ｘ２、Ｘ４のパッケージユニット領域ＵＲを有する切断された部分１００ｂを行方向Ｄ１の反対方向Ｄ３にシフトすることにより具現する。別の例として、奇数番目の行Ｘ１、Ｘ３の切断された部分１００ｂは行方向Ｄ１に、偶数番目の行Ｘ２、Ｘ４の切断された部分１００ｂは行方向Ｄ１の反対方向Ｄ３に各々シフトすることにより具現する。これによって、切断された部分１００ｂの第２ソーライン１２２は列方向Ｄ２に整列する。
【００５５】
図２０を図１３と共に参照すれば、ブレード６００は切断された部分１００ｂとモールディング膜３００とを第２ソーライン１２２に沿って切断する。この時に、上述の図１３において説明したのと同じブレード６００を使用できる。各々のパッケージユニット領域が分離されて、半導体パッケージ１が製造される。
【００５６】
図２２乃至図２４は、その他の実施形態に係るソーイング装置を用いて、基板をソーイングする方法を示す平面図である。
【００５７】
図２２を図１５及び図１９と共に参照すれば、チャックテーブル２０が回転支持台１０上に配置される。回転支持台１０は、第１及び第２アクチュエータ（図１５の３１、３２）と第３及び第４アクチュエータ３３、３４に接続される。チャックテーブル２０は、図１９と同様に、第１チャック部分２１と第２チャック部分２２とを含む。同様に、回転支持台１０は、互いに分割された第１セグメント１５と第２セグメント１６とを含む。第１チャック部分２１は、第１セグメント１５と各々重畳し、第２チャック部分２２は、第２セグメント１６と各々重畳する。一実施形態において、第１チャック部分２１及び第２チャック部分２２は、第１セグメント１５及び第２セグメント１６に各々固定される。第１及び第２アクチュエータ（図１５の３１、３２）は、上述の図１５での説明と同一又は類似する。第３アクチュエータ３３は、第１セグメント１５に各々接続され、第４アクチュエータ３４は、第２セグメント１６に各々接続される。
【００５８】
ここで基板１００がチャックテーブル２０上に配置される。この時に、平面視観点から、図１９のように、基板１００の行Ｘ１〜Ｘ４は、チャック部分２１、２２と、各々重畳する。基板１００がブレード６００によって行方向Ｄ１に沿ってソーイングされて、切断された部分１００ｂが形成される。例えば、ブレード６００は、行方向Ｄ１又は行方向Ｄ１の反対方向Ｄ３に沿って移動して、第１ソーライン１２１に沿って基板１００とモールディング膜３００とを切る。基板１００の切断方法及び切断された部分１００ｂの形成は、上述の図１１及び図１９での説明と同一又は類似する。
【００５９】
図２３を図１３と共に参照すれば、チャックテーブル２０が回転すると共に、切断された部分１００ｂの一部が行方向Ｄ１にシフトされる。回転支持台１０が第１アクチュエータ３１により回転して、チャックテーブル２０とチャックテーブル２０上の切断された部分１００ｂは平面視観点で、９０°又は２７０°回転される。これによって、切断された部分１００ｂの第２ソーライン１２２は、ブレード６００が移動可能な一方向と一致する。
【００６０】
第３アクチュエータ３３によって第１チャック部分２１が基板１００の切断された部分１００ｂの行方向Ｄ１と平行に移動する。別の例として、第４アクチュエータ３４によって第２チャック部分２２が切断された部分１００ｂの行方向Ｄ１と平行に移動する。第３アクチュエータ３３又は第４アクチュエータ３４は、省略可能である。これによって、切断された部分１００ｂの少なくとも一部は上述の図１３及び図１７の例で説明したようにシフト移動できる。切断された部分１００ｂの回転と切断された部分１００ｂのシフト移動は、同時に行われる。別の例として、切断された部分１００ｂが回転する前又は後に、切断された部分１００ｂがシフト移動される。これによって、切断された部分１００ｂの第２ソーライン１２２は列方向Ｄ２に整列する。
【００６１】
図２４を図１３と共に参照すれば、ブレード６００が第２ソーライン１２２に沿って切断された部分１００ｂとモールディング膜３００とを切断する。この時に、上述の図１３での説明と同じブレード６００を使用できる。これによって、各々のパッケージユニット領域ＵＲが分離されて、半導体パッケージ１が製造される。
【００６２】
他の実施形態において、図１５乃至図１７、図１９乃至図２１、及び図２２乃至図２４のソーイング装置のうちの少なくとも２つを組み合わせることができる。例えば、ソーイング装置は、図１５乃至図１７の例で説明したジグ４０、図１９乃至図２１の例で説明したチャック部分２１、２２を含むチャックテーブル２０と回転支持台１１、１２、及び／又は、図２２乃至図２４の例で説明した第３及び第４アクチュエータ３３、３４に接続された回転支持台１０の組み合わせを含む。
【００６３】
図２５と図２７は、本発明の実施形態に係る基板の何れか１つのパッケージユニット領域を拡大して示した平面図である。図２６と図２８は、各々図２５及び図２７のパッケージユニット領域を有する基板を用いて製造された半導体パッケージを示す断面図である。以下、図２５乃至図２８を参照して単数のパッケージユニット領域の例について説明する。
【００６４】
図２５と図２６を参照すれば、チップ領域ＵＲ１は、半導体チップが実装される領域である。エッジ領域ＵＲ２は、チップ領域ＵＲ１を囲む。パッド１３０は、チップ領域ＵＲ１上に提供される。図２５のパッケージユニット領域ＵＲを有する基板１００を使用して、図２６の半導体パッケージ２が製造される。半導体パッケージ２は、図４乃至図１４の例で説明したように製造される。半導体パッケージ２は、パッケージ基板１００ａ、半導体チップ２００、及びユニットモールディング膜３００ａを含む。半導体チップ２００は、接続部２３０を介してパッド１３０と電気的に接続される。熱放出部４００を、半導体チップ２００上にさらに提供できる。熱放出部４００は、ヒートスラグ（ｈｅａｔ  ｓｌｕｇ）又はヒートシンク（ｈｅａｔ  ｓｉｎｋ）を含む。これとは異なり、熱放出部４００は、省略可能である。
【００６５】
図２７と図２８を参照すれば、パッド１３０は、チップ領域ＵＲ１とエッジ領域ＵＲ２上に提供される。例えば、第１パッド１３１がチップ領域ＵＲ１上に提供され、第２パッド１３２がエッジ領域ＵＲ２上に提供される。図２７のパッケージユニット領域ＵＲを有する基板１００を使用して、図２８の半導体パッケージ３が製造される。半導体パッケージ３は、下部パッケージ３Ｌと、上部パッケージ３Ｕとを含む。下部パッケージ３Ｌは、下部パッケージ基板１００ｌ、下部半導体チップ２００ｌと、下部モールディング膜３００ｌとを含む。下部パッケージ基板１００ｌ、下部半導体チップ２００ｌ、及び下部モールディング膜３００ｌは、図４Ｃのパッケージ基板１００ａ、各々の半導体チップ２００、及びユニットモールディング膜３００ａと同一又は類似である。下部パッケージ３Ｌは、図４乃至図１０の例で説明したように製造される。
下部半導体チップ２００ｌは接続部２３１を介して第１パッド１３１と電気的に接続される。下部モールディング膜３００ｌの一部が除去されて、第２パッド１３２が露出される。バンプ２３２が下部パッケージ基板１００ｌ上に形成されて、第２のパッド１３２と接続される。上部パッケージ３Ｕはバンプ２３２によって下部パッケージ３Ｌと電気的に接続される。上部パッケージ３Ｕは、上部パッケージ基板１００ｕ、上部半導体チップ２００ｕ、及び上部モールディング膜３００ｕを含む。上部パッケージ３Ｕは、図４乃至図１０の例で説明したのと同一又は類似の方法によって製造される。上部パッケージ基板１００ｕ、上部半導体チップ２００ｕ、及び上部モールディング膜３００ｕは、図１０のパッケージ基板１００ａ、各々の半導体チップ２００、及びユニットモールディング膜３００ａと同一又は類似である。下部熱放出部４０２を下部半導体チップ２００ｌ上に提供し、上部熱放出部４０３を上部半導体チップ２００ｕ上に提供できる。これとは異なり、下部熱放出部４０２と上部熱放出部４０３のうちの少なくとも１つは省略可能である。
【００６６】
本発明の基板のパッケージユニット領域の配列の変形例を説明する。
【００６７】
図２９は、本発明の他の実施形態に係る基板を示す平面図である。以下、前述の重複する内容は省略する。
【００６８】
図２９を参照すれば、パッケージユニット領域ＵＲは、基板１０１の第１面上で複数の行Ｘ１〜Ｘ４に沿って配列されている。各々の行Ｘ１〜Ｘ４は、複数のパッケージユニット領域ＵＲを含む。
【００６９】
パッケージユニット領域ＵＲは、スタガ配列される。行Ｘ１〜Ｘ４のうちの何れか１つを構成するパッケージユニット領域ＵＲは、他の１つを構成するパッケージユニット領域ＵＲから行方向Ｄ１にオフセット（ｏｆｆｓｅｔ）配列されている。例えば、（ｎ＋１）番目の行のパッケージユニット領域ＵＲは、ｎ番目の行のパッケージユニット領域ＵＲから行方向Ｄ１にオフセット配置される。ｎは１以上の自然数である。パッケージユニット領域ＵＲの配列とピッチは、図１での説明と同一である。
【００７０】
本実施形態のパッケージユニット領域ＵＲの配列は、図１で説明したパッケージユニット領域ＵＲの配列と左右対称の関係にある。例えば、基板１０１の第３側１１０ｃから１番目の行Ｘ１のパッケージユニット領域ＵＲのうち１番目までの間隔Ｂ１は、基板１０１の第３側１１０ｃから２番目の行Ｘ２のパッケージユニット領域ＵＲのうち１番目までの間隔Ｂ２より長い間隔を有する。
【００７１】
基板１０１の長軸は、行方向Ｄ１に延長される。各々の行Ｘ１〜Ｘ４を構成するパッケージユニット領域ＵＲは、互いに同一の個数を有し得る。何れか１つの行を構成するパッケージユニット領域ＵＲの個数は、行Ｘ１〜Ｘ４の総数より多い個数を有し得る。パッケージユニット領域ＵＲは、第１面の第１側１１０ａの方向にシフト配列される。チップ領域ＵＲ１は、パッケージユニット領域ＵＲと対応する配列を有する。パッケージユニット領域ＵＲの各々は、複数のパッド１３０を有し得る。
【００７２】
図３０は、本発明の他の実施形態に係る基板を示す平面図である。以下、前述の重複する内容は省略する。
【００７３】
図３０を参照すれば、基板１０２は、その第１面１１０上に提供されたパッケージユニット領域ＵＲを有することができる。パッケージユニット領域ＵＲは、複数の行Ｘ１〜Ｘ４に沿って配列することができる。各々の行Ｘ１〜Ｘ４は、複数のパッケージユニット領域ＵＲを含むことができる。
【００７４】
パッケージユニット領域ＵＲは、スタガ配列される。行Ｘ１〜Ｘ４のうちの何れか１つを構成するパッケージユニット領域ＵＲは、他の１つを構成するパッケージユニット領域ＵＲから行方向Ｄ１にオフセット配列される。パッケージユニット領域ＵＲの配列は、図１での説明と同一であり得る。例えば、奇数番目の行Ｘ１、Ｘ３と偶数番目の行Ｘ２、Ｘ４のパッケージユニット領域ＵＲは、列方向Ｄ２に沿って交互に配列される。奇数番目の行Ｘ１、Ｘ３のパッケージユニット領域ＵＲは、互いに第１列を構成し、偶数番目の行Ｘ２、Ｘ４のパッケージユニット領域ＵＲは、第２列を構成する。偶数番目の行Ｘ２、Ｘ４のパッケージユニット領域ＵＲの前記第２列は、奇数番目の行Ｘ１、Ｘ３のパッケージユニット領域ＵＲの第１列から横にオフセット配列される。偶数番目の行Ｘ２、Ｘ４のチップ領域ＵＲ１は、奇数番目の行Ｘ１、Ｘ３のエッジ領域ＵＲ２と奇数番目の行Ｘ１、Ｘ３の第２ソーライン１２２と前記列方向に整列される。
【００７５】
実施形態において、（ｎ＋１）番目の行のパッケージユニット領域ＵＲの個数は、ｎ番目の行のパッケージユニット領域ＵＲの個数と異なる。例えば、２番目の行Ｘ２のパッケージユニット領域ＵＲの個数は、１番目の行Ｘ１のパッケージユニット領域ＵＲの個数より１つ少ない個数を有する。この時、基板１０２の第３側１１０ｃから１番目の行Ｘ１のパッケージユニット領域ＵＲのうち１番目までの最短距離は、基板１０２の第３側１１０ｃから２番目の行Ｘ２のパッケージユニット領域ＵＲのうち１番目までの最短距離より短い距離を有する。
【００７６】
何れか１つの行を構成するパッケージユニット領域ＵＲの個数は、行Ｘ１〜Ｘ４の総数より多い。パッケージユニット領域ＵＲの行方向Ｄ１の間隔は、同一である。パッケージユニット領域ＵＲは第１面の第１側１１０ａの方向にシフト配列される。チップ領域ＵＲ１は、パッケージユニット領域ＵＲと対応する配列を有する。
【００７７】
図３１は、本発明のその他の実施形態に係る基板を示す平面図である。以下、前述の重複する内容は省略する。
【００７８】
図３１を参照すれば、基板１０３の第１面上に複数の行Ｘ１〜Ｘ６に沿って配列されたパッケージユニット領域ＵＲを提供する。各々の行Ｘ１〜Ｘ６は、複数のパッケージユニット領域ＵＲを含む。パッケージユニット領域ＵＲはソーライン１２１、１２２によって区画される。
【００７９】
パッケージユニット領域ＵＲは、スタガ配列される。前記行Ｘ１〜Ｘ６のうちの何れか１つを構成するパッケージユニット領域ＵＲは、他の１つを構成するパッケージユニット領域ＵＲから行方向Ｄ１にオフセット配列される。例えば、（ｎ＋１）番目の行と（ｎ＋２）番目の行のパッケージユニット領域ＵＲは、ｎ番目の行のパッケージユニット領域ＵＲから行方向Ｄ１に各々オフセット配列できる。ｎは、１以上の自然数である。また、（ｎ＋２）番目の行のパッケージユニット領域ＵＲは、（ｎ＋１）番目の行のパッケージユニット領域ＵＲから行方向Ｄ１に各々オフセット配列できる。ｎ＋３番目の行のパッケージユニット領域ＵＲは、ｎ番目の行のパッケージユニット領域ＵＲと列方向Ｄ２に平行な列を構成する。
【００８０】
パッケージユニット領域ＵＲは、一定の間隔を有して配置される。例えば、同じ行を構成するパッケージユニット領域ＵＲの中心点の間の間隔Ａ１、Ａ２、Ａ３は、互いに同一の間隔を有し得る。（ｎ＋２）番目の行を構成するパッケージユニット領域ＵＲの中心点の間の間隔Ａ３は、ｎ番目の行を構成するパッケージユニット領域ＵＲの中心点の間の間隔Ａ１と、及び、（ｎ＋１）番目の行を構成するパッケージユニット領域ＵＲの中心点の間の間隔Ａ２と、同一の間隔を有する。
【００８１】
（ｎ＋１）番目と（ｎ＋２）番目の行がｎ番目の行からシフトされる位置を調節して、行Ｘ１〜Ｘ６を構成するパッケージユニット領域ＵＲの個数を調節できる。例えば、各々の行Ｘ１〜Ｘ６を構成するパッケージユニット領域ＵＲは、互いに同一の個数を有する。この場合に、基板１０３は、高いパッケージユニット領域ＵＲの密度を有する。これとは異なり、各々の行Ｘ１〜Ｘ６を構成するパッケージユニット領域ＵＲは、互いに異なる個数を有する。パッケージユニット領域ＵＲは、第１面の第１側１１０ａの方向にシフト配列される。１番目の行Ｘ１のパッケージユニット領域ＵＲから第１面の第１側１１０ａまでの間隔Ｃ１は、前記最後の行のパッケージユニット領域ＵＲから第１面１１０の第２側１１０ｂまでの間隔Ｃ２より短い間隔を有する。チップ領域ＵＲ１は、パッケージユニット領域ＵＲと対応してスタガ配列される。パッケージユニット領域ＵＲの各々は、複数のパッド１３０を有する。
【００８２】
本発明の半導体パッケージは、図１と、図２９乃至図３１の例で説明したように配列されたパッケージユニット領域ＵＲを有する基板１００、１０１、１０２、１０３を使用して製造される。しかし、本発明のパッケージユニット領域ＵＲの配列は、これまで説明した実施形態に限定されず、様々な配列が可能である。例えば、（ｎ＋１）番目〜（ｎ＋ａ−１）番目の行のパッケージユニット領域ＵＲは、ｎ番目の行のパッケージユニット領域ＵＲから行方向Ｄ１に各々オフセット配列される（ｎは１以上の自然数であり、ａは２以上の自然数）。さらに、ｎ＋ａ番目の行のパッケージユニット領域ＵＲは、ｎ番目の行のパッケージユニット領域ＵＲと各々同じ列上に配置される。
【００８３】
図３２は、本発明の実施形態に係る半導体パッケージを含むパッケージモジュールの例を示す図である。図３３は、本発明の実施形態に係る半導体パッケージを含む電子システムの例を示すブロック図である。図３４は、本発明の実施形態に係る半導体パッケージを含むメモリカードの例を示すブロック図である。
【００８４】
図３２を参照すれば、パッケージモジュール１２００は、半導体集積回路チップ１２２０と、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）パッケージされた半導体集積回路チップ１２３０のような形で提供することができる。半導体素子１２２０、１２３０は、本発明の実施形態に係る半導体パッケージ１〜３のうちの少なくとも何れか１つを含む。前記パッケージモジュール１２００は、基板１２１０の一側に備えられた外部接続端子１２４０を介して外部の電子機器と接続される。
【００８５】
図３３を参照すれば、電子システム１３００は、コントローラ１３１０と、入出力装置１３２０と、記憶装置１３３０とを含む。コントローラ１３１０、入出力装置１３２０、記憶装置１３３０は、バス１３５０（ｂｕｓ）を介して接続される。バス１３５０は、データの移動の通路である。例えば、コントローラ１３１０は、少なくとも１つのマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、そしてこれらと同じ機能を実行する論理素子のうちの少なくとも何れか１つを含む。コントローラ１３１０と記憶装置１３３０は、本発明の実施形態に係る半導体パッケージ１〜３のうちの少なくとも何れか１つを含む。入出力装置１３２０は、キーパッド、キーボード、及び表示装置（ｄｉｓｐｌａｙ  ｄｅｖｉｃｅ）などから選択された少なくとも１つを含む。記憶装置１３３０は、データを格納する装置である。記憶装置１３３０は、データ及び／又はコントローラ１３１０によって実行される命令語などを格納する。記憶装置１３３０は、揮発性記憶素子及び／又は不揮発性記憶素子を含む。又は、記憶装置１３３０は、フラッシュメモリから構成される。例えば、モバイル機器又はデスクトップコンピュータなどの情報処理システムに本発明の技術が適用されたフラッシュメモリを装着できる。これらのフラッシュメモリは、半導体ディスク装置ＳＳＤから構成する。この場合に、電子システム１３００は、大容量のデータを前記フラッシュメモリシステムに安定的に格納できる。前記電子システム１３００は、通信ネットワークにデータを伝送するか、又は通信ネットワークからデータを受信するためのインタフェース１３４０をさらに含み得る。インタフェース１３４０は、有線又は無線の形態を取り得る。例えば、インタフェース１３４０は、アンテナや有線及び無線トランシーバなどを含み得る。そして、図示しないが、電子システム１３００には、アプリケーションチップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、そしてその外の入出力装置などがさらに含まれ得ることは、この分野の通常の知識を習得した者に自明であろう。
【００８６】
電子システム１３００は、モバイルシステム、パーソナルコンピュータ、産業用コンピュータ、又は、様々な機能を実行するロジックシステムとして実現可能である。例えば、前記モバイルシステムは、携帯情報端末（ＰＤＡ、Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ポータブルコンピュータ、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、携帯電話（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、移動電話（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、ラップトップ（ｌａｐｔｏｐ）コンピュータ、メモリカード、デジタルミュージックシステム（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｓｙｓｔｅｍ）、及び、情報送受信システムのうちの何れか１つを含み得る。電子システム１３００が、無線通信を行う装置である場合に、電子システム１３００は、ＣＤＭＡ、ＧＳＭ（登録商標）、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＡＭ、ＣＤＭＡ２０００のような第三世代通信システムのような通信インタフェースプロトコルで使用できる。
【００８７】
図３４を参照すれば、メモリカード１４００は、不揮発性記憶素子１４１０とメモリコントローラ１４２０とを含む。不揮発性記憶装置１４１０と、メモリコントローラ１４２０は、データを格納するか、又は格納されたデータを読み出す。不揮発性記憶装置１４１０は、本発明の実施形態に係る半導体パッケージ１〜３のうちの少なくとも何れか１つを含む。メモリコントローラ１４２０は、ホスト（ｈｏｓｔ）１４３０からの読み出し／書き込みの要求に応答して格納されたデータを読み出するか、又はデータを格納するように、フラッシュメモリ装置１４１０を制御する。
【符号の説明】
【００８８】
１、２、３      半導体パッケージ
３Ｌ、３Ｕ      下部、上部パッケージ
１０      回転支持台
１５、１６      （第１、第２）セグメント
２０      チャックテーブル
２１、２２      （第１、第２）チャック部分
３１、３２      （第１、第２）アクチュエータ
３３、３４      （第３、第４）アクチュエータ
４０      ジグ
１００、１０１、１０２、１０３      基板、半導体パッケージ用基板
１００ａ    パッケージ基板
１００ｂ    （基板の）切断された部分
１００ｕ    
１００ｌ    下部パッケージ基板
１１０      第１面
１１１      第２面
１１０ａ    第１側
１１０ｂ    第２側
１１０ｃ    第３側
１２１、１２１ｒ      第１ソーライン
１２２、１２２ｒ      第２ソーライン
１２３ｒ    補助ソーライン
１３０      パッド
１３１、１３２      第１、第２パッド
１４０      標識部
２００      半導体チップ
２００ｌ    下部半導体チップ
２００ｕ    上部半導体チップ
２３０、２３１      接続部
２３２      バンプ
３００      モールディング層、モールディング膜
３００ａ    ユニットモールディング膜
３００ｌ    下部モールディング膜
３００ｕ    下部半導体チップ
３０１      モールディング層の到達線（太い実線）
３０２      モールディング層の到達線（太い破線）
４００      熱放出部
４０２、４０３      下部、上部熱放出部
５００      モールド
５１０      モールドのゲート部
５２０      モールドのベント部
６００      ブレード
１２００      パッケージモジュール
１２１０      基板
１２２０、１２３０      半導体集積回路チップ
１２４０      外部接続端子
１３００      電子システム
１３１０      コントローラ
１３２０      入出力装置
１３３０      記憶装置
１３４０      インタフェース
１３５０      バス
１４００      メモリカード
１４１０      不揮発性記憶素子
１４２０      メモリコントローラ
１４３０      ホスト
Ｄ１、Ｄ２、Ｄ３      行方向、列方向、行方向の反対方向
Ｘ１〜Ｘ４      複数のパッケージユニット領域ＵＲからなる行
ＵＲ      パッケージユニット領域
ＵＲ１    チップ領域
ＵＲ２    エッジ領域
【図１】
2016009870.tif 000003
【図２】
2016009870.tif 000004
【図３】
2016009870.tif 000005
【図４】
2016009870.tif 000006
【図５】
2016009870.tif 000007
【図６】
2016009870.tif 000008
【図７】
2016009870.tif 000009
【図８】
2016009870.tif 000010
【図９】
2016009870.tif 000011
【図１０】
2016009870.tif 000012
【図１１】
2016009870.tif 000013
【図１２】
2016009870.tif 000014
【図１３】
2016009870.tif 000015
【図１４】
2016009870.tif 000016
【図１５】
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【図１６】
2016009870.tif 000018
【図１７】
2016009870.tif 000019
【図１８】
2016009870.tif 000020
【図１９】
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【図２０】
2016009870.tif 000022
【図２１】
2016009870.tif 000023
【図２２】
2016009870.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2016009870.tif 000030
【図２９】
2016009870.tif 000031
【図３０】
2016009870.tif 000032
【図３１】
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【図３２】
2016009870.tif 000034
【図３３】
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【図３４】
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