(57)【要約】【課題】より簡易な構成でロックアップタイムを正確に検査できるＰＬＬ回路を提供する。【解決手段】少なくとも、制御電圧ＣＶに応じた周波数の発振信号Ｆを生成する電圧制御発振器１４と、電圧制御発振器１４の前段に接続されるとともに前記制御電圧ＣＶを出力するループフィルタ１３と、を備えたＰＬＬ回路１０であって、前記ループフィルタ１３は、前記制御電圧ＣＶの出力ラインＬ１とグランドとの間において、互いに直列に接続された抵抗Ｒ１およびコンデンサＣ１を有し、前記ＰＬＬ回路１０は、さらに、前記抵抗Ｒ１の両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路１６を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記電圧制御発振器の前段に接続されるとともに前記制御電圧を出力するループフィルタと、を備えたＰＬＬ回路であって、
前記ループフィルタは、前記制御電圧の出力ラインとグランドとの間において、互いに直列に接続された抵抗およびコンデンサを有し、
前記ＰＬＬ回路は、さらに、前記抵抗の両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路を備える、
ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記電圧制御発振器の前段に接続されるとともに前記制御電圧を出力するループフィルタと、を備えたＰＬＬ回路に関する。
【背景技術】
【０００２】
従来から、出力信号の位相を基準信号の位相に同期させるＰＬＬ回路が広く知られている。かかるＰＬＬ回路は、ＩＣ等の電気素子に組み込まれることが多い。ＩＣのさらなる高速化、および高集積化のためには、このＰＬＬ回路による高速かつ高精度な立ち上がり動作が要求される。通常、ＰＬＬ回路の出力周波数は、減衰振動の後に、目標とする周波数に収束していく。この減衰振動が収束するまでの時間をロックアップタイムという。
【０００３】
現在、このロックアップタイムが予め規定された範囲内か否かを検査したいという要望がある。この要望に応えるために、特許文献１には、ＰＬＬ回路のロックアップタイムを測定するための測定システムが開示されている。この測定システムでは、ＰＬＬ回路の出力周波数におけるジッタ量を測定し、その測定結果から、ＰＬＬ回路の出力周波数が所定の範囲内に収束しているか否かを判断する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０５８２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の技術では、ロックアップタイムの測定のために、ＰＬＬ回路からの出力信号のジッタ量を測定するジッタモジュールを、ＩＣの外部に設けている。この場合、配線容量や基板の寄生容量およびインダクタンスによりＰＬＬ回路の波形に鈍りが発生し、正確な判定が困難であった。また、かかる技術の場合、高周波、高精度になるほど、ジッタ量の測定ポイント数が増加し、その処理に要する時間が増えるため、ロックアップタイムの測定時間が長くなるという問題もあった。
【０００６】
そこで、本実施形態では、より簡易な構成でロックアップタイムを正確に検査できるＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のＰＬＬ回路は、少なくとも、制御電圧に応じた周波数の発振信号を生成する電圧制御発振器と、前記電圧制御発振器の前段に接続されるとともに前記制御電圧を出力するループフィルタと、を備えたＰＬＬ回路であって、前記ループフィルタは、前記制御電圧の出力ラインとグランドとの間において、互いに直列に接続された抵抗およびコンデンサを有し、前記ＰＬＬ回路は、さらに、前記抵抗の両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路を備える、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ループフィルタの両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路を設けるという簡易な構成となっている。この信号に基づけば、ロックタイムを正確に検査できる。したがって、本発明によれば、より簡易な構成でロックアップタイムを正確に検査できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態であるＰＬＬ回路の構成を示す図である。
【図２】位相比較器の動作を示すタイムチャートである。
【図３】チャージポンプ回路の内部構成を示す回路図である。
【図４】制御電圧、フィルタ中点電圧、分周信号の変化を示す図である。
【図５】制御電圧、フィルタ中点電圧、判定信号の変化を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して説明する。図１は、本発明の実施形態であるＰＬＬ回路１０の構成を示す図である。このＰＬＬ回路１０は、基準発振信号ＲＣＫと位相同期するとともに目標周波数を有する発振信号Ｆを出力する回路で、ＩＣ等に組み込まれている。ＰＬＬ回路１０は、位相比較器１１、チャージポンプ回路１２、ループフィルタ１３、電圧制御発振器１４、分周器１５、および、ロックアップ判定回路１６を備えている。
【００１１】
位相比較器１１は、水晶発振回路又はセラミック発振回路（いずれも図示せず）等で生成された所定周波数の基準発振信号ＲＣＫと、分周器１５から供給された分周信号ＤＩＶとの立ち上がりエッジ部同士の位相差を検出する。この際、図２（ａ）に示すように、基準発振信号ＲＣＫの立ち上がりエッジ部に対して分周信号ＤＩＶの立ち上がりエッジ部が遅れている場合、位相比較器１１は、両者の位相差ｄに対応したパルス幅を有する位相差信号ＵＰをチャージポンプ回路１２に供給する。一方、図２（ｂ）に示すように、基準発振信号ＲＣＫの立ち上がりエッジ部に対して分周信号ＤＩＶの立ち上がりエッジ部が進んでいる場合、位相比較器１１は、両者の位相差ｄに対応したパルス幅を有する位相差信号ＤＮをチャージポンプ回路１２に供給する。なお、基準発振信号ＲＣＫ及び分周信号ＤＩＶ同士の位相差が無い場合、位相比較器１１は、図２（ｃ）に示す如き所定の固定パルス幅ＴＤを有する位相差信号ＵＰ及びＤＮを同時に送出する。つまり、位相比較器１１は、分周信号ＤＩＶと基準発振信号ＲＣＫとの位相差に応じたパルス幅を有する位相差信号ＤＮおよび位相差信号ＵＰを出力する。
【００１２】
図３は、チャージポンプ回路１２の内部構成を示す回路図である。図３に示すように、チャージポンプ回路１２は、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）電流源１２１、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）電流源１２２、スイッチ素子１２３及び１２４からなる。ＰＭＯＳ電流源１２１は、電源電圧ＶＤＤに基づき正極性の電流Ｉｐを生成しこれをスイッチ素子１２３に供給する。スイッチ素子１２３は、位相差信号ＵＰがＬｏの状態にある間はオフ状態となる。また、スイッチ素子１２３は、位相差信号ＵＰがＨｉの状態にある間はオン状態となって上記ＰＭＯＳ電流源１２１から供給された正極性の電流Ｉｐを、チャージポンプ出力電流ＩＣＰとして出力ラインＬ１に送出する。ＮＭＯＳ電流源１２２は、接地電圧に基づき負極性の電流Ｉｎを生成し、これをスイッチ素子１２４に供給する。スイッチ素子１２４は、位相差信号ＤＮがＬｏの状態にある間はオフ状態となる。また、スイッチ素子１２４は、位相差信号ＤＮがＨｉの状態にある間は、オン状態となって上記ＮＭＯＳ電流源１２２から供給された負極性の電流Ｉｐを、チャージポンプ出力電流ＩＣＰとして出力ラインＬ１に送出する。なお、上記した正極性の電流Ｉｐの絶対値と、負極性の電流Ｉｎの絶対値とは同一である。
【００１３】
かかる構成により、チャージポンプ回路１２は、Ｈｉの位相差信号ＵＰが供給された場合には、正極性のチャージポンプ出力電流ＩＣＰを出力ラインＬ１に送出することにより、この出力ラインＬ１上の電圧を増加させる。一方、Ｈｉの位相差信号ＤＮが供給された場合には、チャージポンプ回路１２は、負極性のチャージポンプ出力電流ＩＣＰを出力ラインＬ１に送出することにより、この出力ラインＬ１上の電圧を低下させる。
【００１４】
ループフィルタ１３は、出力ラインＬ１とグランドとの間において直列に接続された抵抗Ｒ１およびコンデンサＣ１と、出力ラインＬ１とグランとの間に設けられたコンデンサＣ２とを備える。コンデンサＣ２は、抵抗Ｒ１およびコンデンサＣ１の後段に設けられている。かかる構成のループフィルタ１３は、上記したチャージポンプ出力電流ＩＣＰを電圧に変換し、これを平滑することにより、チャージポンプ回路１２でのスイッチング動作に伴うスイッチングノイズを除去した制御電圧ＣＶを生成し、これを電圧制御発振器１４に供給する。
【００１５】
電圧制御発振器１４は、制御電圧ＣＶに対応した周波数を有する発振信号Ｆを生成し、これを分周器１５および外部に出力する。分周器１５は、分周比設定信号ＤＤＳにて示される分周比に応じて、上記した発振信号Ｆを分周した分周信号ＤＩＶを位相比較器１１に供給する。すなわち、分周比設定信号ＤＤＳに基づいて、本ＰＬＬ回路１０が出力すべき発振信号Ｆの目標周波数が設定されるのである。
【００１６】
したがって、分周器１５、位相比較器１１、チャージポンプ回路１２、ループフィルタ１３及び電圧制御発振器１４からなるＰＬＬ回路１０によれば、基準発振信号ＲＣＫに位相同期しており、かつ、分周比設定信号ＤＤＳによって設定された分周比に応じた目標周波数を有する発振信号Ｆが生成される。
【００１７】
ところで、近年、こうしたＰＬＬ回路１０の立ち上がり時間を確認したいという要望がある。すなわち、ＰＬＬ回路１０から出力される発振信号Ｆの周波数は、基準発振信号ＲＣＫを印加すると、まず、大きく減衰振動し、その後、徐々に目標周波数に収束していく。この基準発振信号ＲＣＫを印加開始から目標周波数に収束するまでの時間をロックアップ時間と呼ぶ。近年、こうしたロックアップ時間のさらなる短縮化が求められており、ひいては、そのロックアップ時間短縮化の要望を満たしているか否かを確認したい（すなわちロックアップ時間を測定したい）という要望がある。
【００１８】
そこで、一部では、ＰＬＬ回路１０から出力される発振信号Ｆのジッタ量を測定するジッタモジュールを、ＩＣの外部に設け、測定されたジッタ量に基づいてロックアップ時間を計測することが提案されている。しかし、ＩＣとは別に設けられたジッタモジュールを用いる場合、ジッタモジュールまでの配線や基板の寄生容量、寄生インダクタンス、及び、ノイズの提供で、クロック波形の鈍りやノイズ重畳により、測定精度が低下する恐れがあった。特に、数１０ＭＨｚを超える高周波クロックを測定する場合には、こうした寄生容量等の影響が特に大きくなる。もちろん、ＩＣの出力バッファサイズを大きくすれば、寄生容量等の影響を相対的に小さくできるが、この場合、ＩＣのチップサイズ増加という新たな問題を招く。さらに、ジッタ量に基づいてロックアップ時間を測定する場合、高周波、高精度になるほど測定ポイント数が増加し、その処理に時間を要するため、測定時間が長くなるという問題がある。
【００１９】
本実施形態では、ロックアップ時間をより簡易に測定するために、ループフィルタの抵抗Ｒ１の両端の電位差が、予め規定された範囲内か否かを示す信号を出力するロックアップ判定回路１６を設けている。ロックアップ判定回路１６は、図１に示す通り、ウィンドコンパレータ１８を備えている。ウィンドコンパレータ１８の非反転入力には、ループフィルタ１３の抵抗Ｒ１の一端の電圧（制御電圧ＣＶ）が、反転入力には、抵抗Ｒ１の他端の電圧が、それぞれ入力されている。以下では、抵抗Ｒ１の他端の電圧を「フィルタ中点電圧」と呼ぶ。ウィンドコンパレータ１８は、抵抗Ｒ１の両端の電位差を演算するとともに、この電位差が、予め規定された範囲（ウィンドウ）内である場合には、Ｈｉの信号を、範囲外である場合には、Ｌｏの信号を出力する。このウィンドコンパレータ１８の出力信号は、ＰＬＬ回路１０が、ロックアップしたか否かを示す判定信号ＲＳとなる。
【００２０】
すなわち、既述した通り、電圧制御発振器１４は、制御電圧ＣＶに応じた周波数の発振信号Ｆを出力するため、制御電圧ＣＶと発振信号Ｆの周波数は、比例関係にあり、制御電圧ＣＶが安定すれば、発振信号Ｆの周波数も安定（つまりロックアップ）することになる。本実施形態では、この制御電圧ＣＶの安定性をループフィルタの抵抗Ｒ１の両端電圧が一定範囲内に入るか否かで判定している。
【００２１】
これについて、図４を参照して説明する。図４は、制御電圧ＣＶ、フィルタ中点電圧ＣＣ、分周信号ＤＩＶの変化を示す図である。図４において、時刻ｔ０は、基準発振信号ＲＣＫの印加開始時刻を示している。この図４から明らかな通り、ＰＬＬ回路１０の起動直後や、基準発振信号ＲＣＫの印加開始直後、その他大きな周波数変化が発生した直後、制御電圧ＣＶは、急峻に立ち上がった後、時刻ｔ１前後から減衰振動し、時刻ｔ２前後で、ほぼ一定値に収束する。制御電圧ＣＶが一定値に収束する時刻ｔ２以降は、分周信号ＤＩＶの周波数も一定値で安定する。また、フィルタ中点電圧ＣＣは、制御電圧ＣＶにＲＣローパスフィルタを掛けた波形となるため、急峻で変化の大きい制御電圧ＣＶを大きく鈍らせた波形となる。すなわち、フィルタ中点電圧ＣＣは、制御電圧ＣＶに比べて緩やかに立ち上がり、制御電圧ＣＶが一定値に収束する時刻ｔ２前後には、当該制御電圧ＣＶとほぼ等しい値で安定する。したがって、両電圧の差（抵抗Ｒ１の両端電位差）は、基準発振信号ＲＣＫの印加開始直後である時刻ｔ０〜時刻ｔ１において大きく、時刻ｔ１〜時刻ｔ２において徐々に低減していく。そして、制御電圧ＣＶが安定する時刻ｔ２以降、抵抗Ｒ１の両電圧の差は、小さい値で安定する。このように、両電圧の差が、小さい値で安定するとウィンドコンパレータ１８からは、常にＨｉの信号が出力されることになる。この状態になれば、ＰＬＬ回路１０がロックアップしたと判定できる。つまり、ウィンドコンパレータ１８からＨｉの信号が出力されれば、発振信号Ｆの周波数ジッタ（揺らぎ）が安定したと判定できる。
【００２２】
このウィンドコンパレータ１８から出力される判定信号ＲＳは、ステップ出力となることが理想的である。しかし、実際には、収束直前のリンギングやノイズ等の影響で、収束直前に、Ｈｉ状態とＬｏ状態との切り替えを短期間の間に繰り返すことがある。図５は、こうした判定信号ＲＳのＨｉ−Ｌｏの切り替えが発生した場合の制御電圧ＣＶ、フィルタ中点電圧ＣＣ、および、判定信号ＲＳを示す図である。図５の例では、制御電圧ＣＶが、収束する時刻ｔ２の直前において、判定信号ＲＳが、瞬間的にＨｉ状態になる。かかる場合には、ウィンドコンパレータ１８の後段に、Ｈｉ状態の持続時間を検出する回路や演算部を設け、Ｈｉ状態が、一定期間以上継続した場合にのみ、ロックアップしたと判定するようにしてもよい。
【００２３】
以上の説明で明らかな通り、本実施形態では、ＰＬＬ回路１０において必須の構成となるループフィルタ１３の抵抗Ｒ１の両端電位差を検知するウィンドコンパレータ１８を設け、この両端電位差に基づいてロックアップしたか否かを判定している。したがって、ロックアップ判定のために、追加する部品が少なく、簡易な構成で、また、ＩＣのチップサイズを殆ど増加させることなく、ロックアップ判定することができる。また、本実施形態のロックアップ判定回路１６は、ＩＣ内に組み込むことができる。したがって、ＩＣの外部に設けられた電子部品の寄生容量やノイズの影響を殆ど受けずに、高精度な測定ができる。また、ＰＬＬ回路１０の出力信号が、数１０ＭＨｚの高周波であっても、本実施形態のロックアップ判定回路１６の出力（判定信号ＲＳ）は、基本的にステップ出力のため、多数の測定点をサンプリングする必要がなく、従来技術に比べて、テストコスト（時間や計測器）を低減できる。
【符号の説明】
【００２４】
１０  ＰＬＬ回路、１１  位相比較器、１２  チャージポンプ回路、１３  ループフィルタ、１４  電圧制御発振器、１５  分周器、１６  ロックアップ判定回路、１８  ウィンドコンパレータ、１２１，１２２  電流源、１２３，１２４  スイッチ素子、Ｃ１，Ｃ２  コンデンサ、Ｒ１  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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