(57)【要約】【課題】半導体装置におけるビット線寄生容量を低減すること。【解決手段】半導体基板上において、第１方向に延在し複数のメモリセルに接続するビット線と、第１方向に交差する第２方向に延在するワード線と、を備える半導体装置であって、第１方向に傾斜し第３方向に延在する複数の第１素子分離領域と第２方向に延在する複数の第２素子分離領域とで囲まれる活性領域と、活性領域に交差し第２方向に延在するワード溝と、ワード溝の下部を埋設するワード線と、ワード線の上に絶縁膜を介してワード溝内に配置される制御ワード線と、を備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上において、第１方向に延在し複数のメモリセルに接続するビット線と、第１方向に交差する第２方向に延在するワード線と、を備える半導体装置であって、
第１方向に傾斜し第３方向に延在する複数の第１素子分離領域と第２方向に延在する複数の第２素子分離領域とで囲まれる活性領域と、
前記活性領域に交差し第２方向に延在するワード溝と、
前記ワード溝の下部を埋設するワード線と、
前記ワード線の上に絶縁膜を介して前記ワード溝内に配置される制御ワード線と、を備える、
ことを特徴とする半導体装置。
【請求項２】
前記第２素子分離領域と前記ワード溝の一側面とで挟まれる第１半導体ピラーと、
前記ワード溝の他の一側面に隣接する第２半導体ピラーと、
前記第２半導体ピラーの下部に位置する第１ビット線拡散層および上部に位置する第２ビット線拡散層と、
前記第２ビット線拡散層の上面に接続されるビット線と、をさらに備え、
前記第１ビット線拡散層および前記第２ビット線拡散層の各々は前記半導体基板とは異なる導電型の半導体で構成され、
前記第２半導体ピラーの内、前記制御ワード線の側面に対向し前記第１ビット線拡散層と前記第２ビット線拡散層の間に位置する領域は、前記半導体基板と同一の導電型の半導体で構成される制御チャネル領域となり前記制御ワード線により前記制御チャネル領域に誘起される制御チャネルを介して前記第１ビット線拡散層と前記第２ビット線拡散層とが接続される、
請求項１に記載の半導体装置。
【請求項３】
前記第１ビット線拡散層の上面は、前記絶縁膜の上面と略面一であり、
前記第２ビット線拡散層の下面は、前記制御ワード線の上面と略面一である、
請求項２に記載の半導体装置。
【請求項４】
前記第１半導体ピラーの上部に位置する容量拡散層と、
前記容量拡散層の上面に接続される容量素子と、をさらに備え、
前記容量拡散層は、前記半導体基板とは異なる導電型の半導体で構成され、
前記ワード線、または、前記ワード線および前記制御ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記第１ビット線拡散層と前記容量拡散層とが接続される、
請求項２または３に記載の半導体装置。
【請求項５】
前記ワード溝の底面に位置する半導体基板表面に形成された下部拡散層をさらに備え、
前記下部拡散層は、前記半導体基板とは異なる導電型の半導体で構成され、
前記容量拡散層の下面は、前記絶縁膜の下面と略面一であり、
前記ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記容量拡散層と前記下部拡散層とが接続される、
請求項４に記載の半導体装置。
【請求項６】
前記ワード溝の底面に位置する半導体基板表面に形成された下部拡散層をさらに備え、
前記下部拡散層は、前記半導体基板とは異なる導電型の半導体で構成され、
前記容量拡散層の下面は、前記制御ワード線の上面と略面一であり、
前記ワード線および前記制御ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記容量拡散層と前記下部拡散層とが接続される、
請求項４に記載の半導体装置。
【請求項７】
前記容量拡散層の下面は、前記絶縁膜の下面と略面一であり、
前記ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記第１ビット線拡散層と前記容量拡散層とが接続される、
請求項４に記載の半導体装置。
【請求項８】
半導体基板上において、第１方向に延在し複数のメモリセルに接続されるビット線と、第１方向に直交する第２方向に延在するワード線と、を備える半導体装置であって、
第１方向に傾斜し第３方向に延在する複数の第１素子分離領域と第２方向に延在する複数の第２素子分離領域とで囲まれる活性領域と、
前記活性領域に交差し第２方向に延在する第１ワード溝および第２ワード溝と、
前記第１ワード溝および前記第２ワード溝の各々の下部を埋設する第１ワード線および第２ワード線と、
前記第１ワード線および前記第２ワード線の各々の上面に配置される第１絶縁膜および第２絶縁膜と、
前記第１絶縁膜および前記第２絶縁膜の各々の上面に配置される第１制御ワード線および第２制御ワード線と、
前記第１ワード溝と前記第２ワード溝とに挟まれる第２半導体ピラーと、
前記第２半導体ピラーの下部に位置する第１ビット線拡散層および上部に位置する第２ビット線拡散層と、
前記第２ビット線拡散層の上面に接続されるビット線と、を備え、
前記第１ビット線拡散層および前記第２ビット線拡散層の各々は前記半導体基板とは異なる導電型の半導体で構成され、
前記第１制御ワード線と前記第２制御ワード線との間に位置すると共に前記第１ビット線拡散層と前記第２ビット線拡散層の間に位置する領域は、制御チャネル領域となり、前記第１制御ワード線および前記第２制御ワード線により前記制御チャネル領域に誘起される制御チャネルを介して前記第１ビット線拡散層と前記第２ビット線拡散層とが接続される、
ことを特徴とする半導体装置。
【請求項９】
前記第１ビット線拡散層の上面は、前記第１絶縁膜および前記第２絶縁膜の上面と略面一であり、
前記第２ビット線拡散層の下面は、前記第１制御ワード線および前記第２制御ワード線の上面と略面一である、
請求項８に記載の半導体装置。
【請求項１０】
前記第１半導体ピラーの上部に位置する容量拡散層と、
前記容量拡散層の上面に接続される容量素子と、をさらに備え、
前記容量拡散層は、前記半導体基板とは異なる導電型の半導体で構成され、
前記第１ワード線、または、前記第１ワード線および前記第１制御ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記第１ビット線拡散層と前記容量拡散層とが接続される、
請求項８または９に記載の半導体装置。
【請求項１１】
前記第１ワード溝の底面に位置する半導体基板表面に形成された下部拡散層をさらに備え、
前記下部拡散層は、前記半導体基板とは異なる導電型の半導体で構成され、
前記容量拡散層の下面は、前記第１絶縁膜の下面と略面一であり、
前記第１ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記容量拡散層と前記下部拡散層とが接続される、
請求項１０に記載の半導体装置。
【請求項１２】
前記第１ワード溝の底面に位置する半導体基板表面に形成された下部拡散層をさらに備え、
前記下部拡散層は、前記半導体基板とは異なる導電型の半導体で構成され、
前記容量拡散層の下面は、前記第１制御ワード線の上面と略面一であり、
前記第１ワード線および前記第１制御ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記容量拡散層と前記下部拡散層とが接続される、
請求項１０に記載の半導体装置。
【請求項１３】
前記容量拡散層の下面は、前記第１絶縁膜の下面と略面一であり、
前記ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記第１ビット線拡散層と前記容量拡散層とが接続される、
請求項１０に記載の半導体装置。
【請求項１４】
半導体基板上において、第１方向に延在し複数のメモリセルに接続されるビット線と、第１方向に直交する第２方向に延在するワード線と、を備える半導体装置であって、
第１方向に傾斜し第３方向に延在する複数の第１素子分離領域と第２方向に延在する複数の第２素子分離領域とで囲まれる活性領域と、
前記活性領域に交差し第２方向に延在する第１ワード溝および第２ワード溝と、
前記第１ワード溝および前記第２ワード溝の各々の下部を埋設する第１ワード線および第２ワード線と、
前記第１ワード線および前記第２ワード線の各々の上面に配置される第１絶縁膜および第２絶縁膜と、
前記第１絶縁膜および前記第２絶縁膜の各々の上面に配置される第１制御ワード線および第２制御ワード線と、
前記第１ワード溝と前記第２ワード溝とに挟まれる第２半導体ピラーと、
前記第２半導体ピラーの下部に位置する第１ビット線拡散層および上部に位置する第２ビット線拡散層と、
前記第２ビット線拡散層の上面に接続されるビット線と、を備え、
前記第１ビット線拡散層および前記第２ビット線拡散層の各々は前記半導体基板とは異なる導電型の半導体で構成され、
前記第１制御ワード線と前記第２制御ワード線との間に位置すると共に前記第１ビット線拡散層と前記第２ビット線拡散層の間に位置する領域は、前記半導体基板と同一の導電型の半導体で構成される制御チャネル領域となり、前記第１制御ワード線および前記第２制御ワード線の各々は、前記第１ワード線または前記第２ワード線のいずれか一方の動作に同期して動作する、
ことを特徴とする半導体装置。
【請求項１５】
前記第１ワード線が活性化される場合、前記第２ワード線は非活性化され、
前記第２ワード線が活性化される場合、前記第１ワード線は非活性化される、
請求項１４に記載の半導体装置。
【請求項１６】
前記第１ワード線の活性化に同期して、前記第１制御ワード線および前記第２制御ワード線のいずれか一方または双方が活性化される、
請求項１４または１５に記載の半導体装置。
【請求項１７】
前記第１半導体ピラーの上部に位置する容量拡散層と、
前記容量拡散層の上面に接続される容量素子と、をさらに備え、
前記容量拡散層は、前記半導体基板とは異なる導電型の半導体で構成され、
前記第１ワード線、または、前記第１ワード線および前記第１制御ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記第１ビット線拡散層と前記容量拡散層とが接続される、
請求項１６に記載の半導体装置。
【請求項１８】
前記第１ワード溝の底面に位置する半導体基板表面に形成された下部拡散層をさらに備え、
前記下部拡散層は、前記半導体基板とは異なる導電型の半導体で構成され、
前記容量拡散層の下面は、前記第１絶縁膜の下面と略面一であり、
前記第１ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記容量拡散層と前記下部拡散層とが接続される、
請求項１７に記載の半導体装置。
【請求項１９】
前記第１ワード溝の底面に位置する半導体基板表面に形成された下部拡散層をさらに備え、
前記下部拡散層は、前記半導体基板とは異なる導電型の半導体で構成され、
前記容量拡散層の下面は、前記第１制御ワード線の上面と略面一であり、
前記第１ワード線および前記第１制御ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記容量拡散層と前記下部拡散層とが接続され、
前記第１ワード線の活性化に同期して、前記第１制御ワード線および前記第２制御ワード線の双方、または、前記第１の制御ワード線が活性化される、
請求項１７に記載の半導体装置。
【請求項２０】
前記容量拡散層の下面は、前記第１絶縁膜の下面と略面一であり、
前記ワード線により前記第１半導体ピラーに誘起されるチャネルを介して前記第１ビット線拡散層と前記容量拡散層とが接続される、
請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体装置の微細化の傾向は加速される一方である。これにより、トランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大して、トランジスタの閾値電流（Ｖｔ）が低下するという問題が発生する。
【０００３】
また、トランジスタの閾値電流（Ｖｔ）の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。そのため、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を用いて、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻になる。このような問題を回避するための構造として、例えば、特許文献１には、半導体基板の表面側に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（「リセスチャネルトランジスタ」ともいう。）が開示されている。
【０００４】
特許文献１には、半導体基板内に隣り合うように形成された２つの溝と、該溝のそれぞれにゲート絶縁膜を介して形成されたゲート電極と、２つのゲート電極間に位置する半導体基板の表面に形成され、２つのゲート電極に対して共通の不純物拡散領域である下部拡散層と、２つのゲート電極の素子分離領域側に位置する半導体基板の表面に形成された第２の不純物拡散領域と、下部拡散層と接合された前述の２つの溝の底部に設けられた第３の不純物拡散領域とを備えたＤＲＡＭが開示されている。
【０００５】
上記構成により、トランジスタをトレンチゲート型トランジスタとすることにより、有効チャネル長（ゲート長）を物理的かつ十分に確保することが可能となり、最小加工寸法が６０ｎｍ以下の微細なセルを有したＤＲＡＭが実現可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２４８６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。以下の分析は、本発明者によってなされたものである。
【０００８】
上記特許文献１に記載されたトレンチゲート型トランジスタを有するＤＲＡＭ（Dynamic Random Access Memory）について、図１９および図２０を用いて説明する。
【０００９】
図１９は、特許文献１に記載されたＤＲＡＭメモリセルの平面図を示す。一方、図２０は、図１９に記載されたＡ−Ａ線の断面図を示す。図２０を参照すると、半導体基板１３Ｂの表面に形成された２つの素子分離領域１１７でＸ方向に区画された活性領域１３が示されている。活性領域１３をＸ方向に３分割するように、２つのワードトレンチ１１８が形成され、各々のワードトレンチ１１８の下部にはゲート絶縁膜１２１を介して導体から成る埋め込みワード線１２２が埋設されている。２つのワードトレンチ１１８の間には、基板表面からワードトレンチの底面まで延在するビット線拡散層１２９が形成されている。さらに、ビット線拡散層１２９の底面に接続するように、各々のワードトレンチの下方にトレンチ下部拡散層１２７Ａが形成されている。ビット線拡散層１２９の上方にはビット線コンタクトプラグ３３を介してＸ方向に延在するビット線１３４が形成されている。したがって、１つの活性領域において、ビット線１３４は、深いビット線拡散層１２９とトレンチ下部拡散層１２７Ａを有するために、埋め込みワード線１２２の側面および底面で構成される寄生容量を必然的に備える構成となっている。
【００１０】
図１９を参照すると、Ｘ方向に延在する１つのビット線１３４は、複数の活性領域に跨って配置されている。すなわち、複数のビット線拡散層およびトレンチ底部拡散層に起因する寄生容量がビット線１３４に付加されることとなる。通常、ＤＲＡＭを構成する１つのビット線は、２５６セルまたは５１２セルに跨って配置されるので、その倍数分の寄生容量が１本のビット線に付随することとなる。周知のように、ＤＲＡＭのキャパシタに蓄積される信号電荷量はキャパシタの容量で律則され、信号電荷量に相当する信号電圧をビット線の寄生容量に相当するビット線電圧に重畳させることにより、読み出し、書き込み動作が実施される。周知のように。信号電圧はキャパシタ容量Ｃｓ／ビット線寄生容量Ｃｂの比に比例するので、ビット線寄生容量が大きくなると、必然的に信号電圧が小さくなる。この結果、ＤＲＡＭとして機能しなくなるおそれもある。キャパシタ容量Ｃｓをビット線の寄生容量Ｃｂに対して、常に一定の割合で確保できれば問題はない。しかし、半導体装置の微細化により、キャパシタの形成に許容される占有面積は減少の一途であり、キャパシタ容量Ｃｓを増加させるための製造技術は極めて大きな困難を伴うものとなっている。このため、半導体装置としての信頼性や製造歩留まりを確保することが難しくなっている。
【００１１】
したがって、キャパシタ容量Ｃｓの増加を追及する努力のみならず、ビット線の寄生容量Ｃｂを低減する方策が望まれる。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体基板上において、第１方向に延在し複数のメモリセルに接続するビット線と、第１方向に直交する第２方向に延在するワード線と、を備える半導体装置であって、
第１方向に傾斜し第３方向に延在する複数の第１素子分離領域と第２方向に延在する複数の第２素子分離領域とで囲まれる活性領域と、
前記活性領域に交差し第２方向に延在するワード溝と、
前記ワード溝の下部を埋設するワード線と、
前記ワード線の上に絶縁膜を介して前記ワード溝内に配置される制御ワード線を備えている。
【００１３】
他の観点における半導体装置は、半導体基板上において、第１方向に延在し複数のメモリセルに接続するビット線と、第１方向に直交する第２方向に延在するワード線と、を備える半導体装置であって、
第１方向に傾斜し第３方向に延在する複数の第１素子分離領域と第２方向に延在する複数の第２素子分離領域とで囲まれる活性領域と、
前記活性領域に交差し第２方向に延在するワード溝と、
前記ワード溝の下部を埋設するワード線と、
前記ワード線の上に絶縁膜を介して配置される制御ワード線と、
前記第２素子分離領域と前記ワード溝の一側面とで挟まれる第１半導体ピラーと、
前記ワード溝の他の一側面に隣接する第２半導体ピラーと、
前記第２半導体ピラーの下部に位置する第１ビット線拡散層および上部に位置する第２ビット線拡散層と、
前記第２ビット線拡散層の上面に接続されるビット線と、を備え、
前記第１ビット線拡散層および前記第２ビット線拡散層の各々は前記半導体基板とは異なる導電型の半導体で構成され、
前記第２半導体ピラーの内、前記制御ワード線の側面に対向し前記第１ビット線拡散層と前記第２ビット線拡散層の間に位置する領域は、前記半導体基板と同一の導電型の半導体で構成される制御チャネル領域となり前記制御ワード線により前記制御チャネル領域に誘起される制御チャネルを介して前記第１ビット線拡散層と前記第２ビット線拡散層とが接続される構成を有する。
【００１４】
さらに、他の観点における本発明の半導体装置は、半導体基板上において、第１方向に延在し複数のメモリセルに接続されるビット線と、第１方向に直交する第２方向に延在するワード線と、を備える半導体装置であって、
第１方向に傾斜し第３方向に延在する複数の第１素子分離領域と第２方向に延在する複数の第２素子分離領域とで囲まれる活性領域と、
前記活性領域に交差し第２方向に延在する第１ワード溝および第２ワード溝と、
前記第１ワード溝および前記第２ワード溝の各々の下部を埋設する第１ワード線および第２ワード線と、
前記第１ワード線および前記第２ワード線の各々の上面に配置される第１絶縁膜および第２絶縁膜と、
前記第１絶縁膜および前記第２絶縁膜の各々の上面に配置される第１制御ワード線および第２制御ワード線と、
前記第１ワード溝と前記第２ワード溝とに挟まれる第２半導体ピラーと、
前記第２半導体ピラーの下部に位置する第１ビット線拡散層および上部に位置する第２ビット線拡散層と、
前記第２ビット線拡散層の上面に接続されるビット線と、を備え、
前記第１ビット線拡散層および前記第２ビット線拡散層の各々は前記半導体基板とは異なる導電型の半導体で構成され、
前記第１制御ワード線と前記第２制御ワード線との間に位置すると共に前記第１ビット線拡散層と前記第２ビット線拡散層の間に位置する領域は、制御チャネル領域となり前記第１制御ワード線および前記第２制御ワード線により前記制御チャネル領域に誘起される制御チャネルを介して前記第１ビット線拡散層と前記第２ビット線拡散層とが接続される構成を有する。
【００１５】
さらに、他の観点における本発明の半導体装置は、半導体基板上において、第１方向に延在し複数のメモリセルに接続されるビット線と、第１方向に直交する第２方向に延在するワード線と、を備える半導体装置であって、
第１方向に傾斜し第３方向に延在する複数の第１素子分離領域と第２方向に延在する複数の第２素子分離領域とで囲まれる活性領域と、
前記活性領域に交差し第２方向に延在する第１ワード溝および第２ワード溝と、
前記第１ワード溝および前記第２ワード溝の各々の下部を埋設する第１ワード線および第２ワード線と、
前記第１ワード線および前記第２ワード線の各々の上面に配置される第１絶縁膜および第２絶縁膜と、
前記第１絶縁膜および前記第２絶縁膜の各々の上面に配置される第１制御ワード線および第２制御ワード線と、
前記第１ワード溝と前記第２ワード溝とに挟まれる第２半導体ピラーと、
前記第２半導体ピラーの下部に位置する第１ビット線拡散層および上部に位置する第２ビット線拡散層と、
前記第２ビット線拡散層の上面に接続されるビット線と、を備え、
前記第１ビット線拡散層および前記第２ビット線拡散層の各々は前記半導体基板とは異なる導電型の半導体で構成され、
前記第１制御ワード線と前記第２制御ワード線との間に位置すると共に前記第１ビット線拡散層と前記第２ビット線拡散層の間に位置する領域は、前記半導体基板と同一の導電型の半導体で構成される制御チャネル領域となり、前記第１制御ワード線および前記第２制御ワード線の各々は、前記第１ワード線または前記第２ワード線のいずれか一方の動作に同期して連動するように構成される。
【発明の効果】
【００１６】
本発明の半導体装置によれば、ワード溝の下部に配置されるワード線の上にワード線とは別に制御される制御ワード線を配置しているので、ビット線に接続されるビット線拡散層を上下に分断することができる。したがって、非選択状態にあるワード線のメモリセルでは下部に位置するビット線拡散層が対応ビット線から切り離された状態となり、ワード線とビット線拡散層とで構成されるビット線寄生容量を削減することができる。例えば、１本のビット線に５１２セルが接続されている場合、ビット線拡散層に起因する５１１セル分の寄生容量を削除することが可能となる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態に係る半導体装置のメモリセル領域を例示する平面図である。
【図２】図１のＡ−Ａ’線における断面図である。
【図３】第１の実施形態に係る半導体装置の構成を説明するための鳥瞰図である。
【図４】図１および図２に示したメモリセルの等価回路図である。
【図５】第１の実施形態に係る半導体装置に対する第１の変形例を示す断面図である。
【図６】第１の実施形態に係る半導体装置に対する第２の変形例を示す断面図である。
【図７】第１の実施形態に係る半導体装置の動作を説明するための断面図である。
【図８】第１の実施形態に係る半導体装置の動作を説明するための断面図である。
【図９】第１の実施形態に係る半導体装置の動作を説明するための断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法について説明するための断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法について説明するための断面図である。
【図１２】第１の実施形態に係る半導体装置の製造方法について説明するための断面図である。
【図１３】第１の実施形態に係る半導体装置の製造方法について説明するための断面図である。
【図１４】第１の実施形態に係る半導体装置の製造方法について説明するための断面図である。
【図１５】第１の実施形態に係る半導体装置の製造方法について説明するための断面図である。
【図１６】第１の実施形態に係る半導体装置の製造方法について説明するための断面図である。
【図１７】第１の実施形態に係る半導体装置の製造方法について説明するための断面図である。
【図１８】第１の実施形態に係る半導体装置の製造方法について説明するための断面図である。
【図１９】特許文献１に記載された半導体装置のメモリセル領域を例示する平面図である。
【図２０】図１９のＡ−Ａ線における断面図である。
【発明を実施するための形態】
【００１８】
はじめに、一実施形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
以下、本発明の実施形態について図面を参照して詳細に説明する。
【００１９】
図１〜図９を参照して、本発明の実施形態の半導体装置について説明する。図１はＤＲＡＭ（Dynamic Random Access Memory）のメモリセル領域の平面図である。図２は、図１のＡ−Ａ’線における断面図である。図３は、発明を補足するための鳥瞰図である。図４は、図１および図２に示したメモリセルの等価回路図である。図５および図６の各々は、図２の断面図に対する変形例である。図７ないし図９は、半導体装置の動作を説明するための断面図である。なお、本実施形態では、半導体基板をｐ型のシリコン基板として説明することとする。ただし、本発明における半導体基板は、ｐ型のシリコン基板に限定されず、以下の説明における半導体の極性を入れ替えてもよいことは言うまでもない。
【００２０】
最初に、図１の平面図を参照して、本実施形態の半導体装置の平面配置について説明する。なお、図１では容量素子の記載は省略している。
【００２１】
図１に示した半導体装置１００は、Ｘ方向（第１方向）に延在し、後述するように複数のメモリセル（ＭＣ１〜ＭＣ６）に接続するビット線ＢＬと、Ｘ方向に直交するＹ方向（第２方向）に延在するワード線ＷＬと、を有するＤＲＡＭを構成している。メモリセル領域ＭＣＡの周囲は周辺回路領域を構成する。通常、ＤＲＡＭにおいては２５６本あるいは５１２本のワード線が配置される。したがって、１本のビット線にはそれらの数に対応するメモリセルＭＣが接続される構成となる。メモリセル領域ＭＣＡ内には、同一の構成のメモリセルＭＣがＸ方向およびＹ方向に規則的に整列して配置されるので、図１では説明の便宜上、一部のメモリセルＭＣを抜き出して記載している。
【００２２】
第１素子分離領域１０（１０ａ〜１０ｄ）は、図１に示すＸ方向に対して所定角度傾斜したＸ’方向（第３方向）に延在するように、半導体基板１に形成されている。第２素子分離領域１１（１１ａ〜１１ｄ）は、図１に示すＹ方向に延在するように、半導体基板１に形成されている。第１素子分離領域１０と第２素子分離領域１１は、Ｘ’方向に延在する島状の活性領域１３（１３ａ〜１３ｃ）を区画している。活性領域１３は、２つの第２素子分離領域１１によってＸ’方向に分離されている。図１では右下に傾斜する平行四辺形の活性領域１３がＹ方向およびＸ方向に整列して配置される例を示しているが、これに限るものではない。
【００２３】
Ｙ方向に整列して配置される複数の活性領域１３および第１素子分離領域１０の各々に跨って２つのワード溝１４が配置される。例えば、活性領域１３ａを縦断するように、第１ワード溝１４Ａ、第２ワード溝１４ＢがＹ方向に並行して配置される。他の活性領域１３ｂ、１３ｃについても、同一の構成となる。各々のワード溝１４のＹ方向の両端はメモリセル領域ＭＣの周囲に位置する周辺回路領域まで延伸するように配置される。各々のワード溝１４内にはワード線ＷＬと制御ワード線ＣＷとが重なって配置される。例えば、第１ワード溝１４Ａには第１ワード線ＷＬ１と第１制御ワード線ＣＷ１とが積層配置される。同様に、第２ワード溝１４Ｂには第２ワード線ＷＬ２と第２制御ワード線ＣＷ２とが積層配置される。他のワード溝（１４Ｃ〜１４Ｆ）も、同一の構成を有する。
【００２４】
１つの活性領域１３ａに２つのワード溝１４Ａ、１４Ｂを配置することにより、活性領域１３ａはＸ方向に５つの領域に分断される。すなわち、一方の第２素子分離領域１１ａに隣接する第１半導体ピラー１Ｐと、第１半導体ピラー１Ｐに隣接する第１ワード溝１４Ａと、第１ワード溝１４Ａに隣接する第２半導体ピラー２Ｐと、第２半導体ピラー２Ｐに隣接する第２ワード溝１４Ｂと、第２ワード溝１４Ｂに隣接する第３半導体ピラー３Ｐと、に分割される。第３半導体ピラー３Ｐには、他の一方の第２素子分離領域１１ｂが隣接する構成となる。第１半導体ピラー１Ｐには第１容量拡散層２２ａが配置される。第２半導体ピラー２Ｐには第２ビット線拡散層２１ｂが配置される。第３半導体ピラー３Ｐには第２容量拡散層２２ｂが配置される。詳細は後述するが、第１容量拡散層２２ａと、第１ワード線ＷＬ１と、第１ビット線拡散層２１ａと、で第１セルトランジスタＴｒ１が構成され、第２容量拡散層２２ｂと、第２ワード線ＷＬ２と、第１ビット線拡散層２１ａと、で第２セルトランジスタＴｒ２が構成される。各々のワード線ＷＬは対応するセルトランジスタのゲート電極として機能する。他の活性領域においても、同一の構成となる。
【００２５】
Ｙ方向の両端の各々が周辺回路領域まで延伸されたワード溝１４の一方の端部には、ワード線給電プラグ２９が配置され、他の一方の端部には制御ワード線給電プラグ２８が配置される。例えば、第１ワード溝１４Ａの、一方の端部には第１ワード線ＷＬ１に接続される第１ワード線給電プラグ２９ａが配置され、他の一方の端部には第１制御ワード線ＣＷ１に接続される第１制御ワード線給電プラグ２８ａが接続される。
【００２６】
次に、図２を参照する。なお、メモリセル領域ＭＣＡ内に配置される各々のメモリセルの構成は同一であるため、１つの活性領域１３ａの構成について説明する。図２には、ｐ型の半導体基板１内に配置される２つの第２素子分離領域１１ａ、１１ｂによってＸ’方向に区画される活性領域１３ａが示されている。第２素子分離領域１１の半導体基板上面１ａからの深さは、例えば２５０ｎｍとする。なお、図示されない第１素子分離領域１０も同一の深さで構成される。活性領域１３ａ内には、活性領域１３ａを５つの領域に分割するように、第１ワード溝１４Ａ、第２ワード溝１４Ｂが配置されている。各々のワード溝１４の半導体基板上面１ａからの深さは、例えば１５０ｎｍとする。ワード溝１４は第２素子分離領域１１よりも浅い深さで構成する。
【００２７】
２つのワード溝１４を配置することにより活性領域１３ａは、Ｘ’方向に順に隣接する第１半導体ピラー１Ｐ、第１ワード溝１４Ａ、第２半導体ピラー２Ｐ、第２ワード溝１４Ｂ、第３半導体ピラー３Ｐに分割される。図２では、分割された各々の領域が活性領域１３ａを５等分するように示されているが、これに限るものではなく、例えば、第２半導体ピラー２ＰのＸ方向の幅が、第１半導体ピラー１Ｐおよび第３半導体ピラー３ＰのＸ方向の幅より狭く構成されてもよい。
【００２８】
第１ワード溝１４Ａは、各々Ｘ方向に対向する一側面１４Ａａと他の一側面１４Ａｂとを有し、内面を厚さ５ｎｍのシリコン酸化膜から成る第１ゲート絶縁膜６ａで覆われる。内面を第１ゲート絶縁膜６ａで覆われた第１ワード溝１４Ａの下部には、窒化チタン（ＴｉＮ）やタングステン（Ｗ）などの金属から成る第１ワード線ＷＬ１が配置される。第１ワード線ＷＬ１のＺ方向の厚さは、例えば、５０ｎｍとする。第１ワード線ＷＬ１の上面には、第１絶縁膜９ａが配置される。第１絶縁膜９ａは、シリコン酸化膜、または、シリコン窒化膜とシリコン酸化膜の積層膜などで構成される。第１絶縁膜９ａのＺ方向の厚さは、例えば１０ｎｍとする。第１絶縁膜９ａの上面には、ＴｉＮやＷなどの金属から成る第１制御ワード線ＣＷ１が配置される。第１制御ワード線ＣＷ１のＺ方向の厚さｈ２は、例えば５０ｎｍとする。また、第１制御ワード線ＣＷ１の上面の半導体基板表面１ａからの深さは、例えば、３５ｎｍとする。第１制御ワード線ＣＷ１の上面には、第１ワード溝１４Ａを埋設するように、シリコン窒化膜から成る第１キャップ絶縁膜１７ａが配置される。また、第１ワード溝１４Ａの底面に位置する半導体基板表面にはｎ型半導体から成る第１下部拡散層７ａが配置される。第１下部拡散層７ａのＺ方向の厚さは、２０ｎｍとする。
【００２９】
第２ワード溝１４Ｂは、各々Ｘ方向に対向する一側面１４Ｂａと他の一側面１４Ｂｂとを有し、第１ワード溝１４Ａと同一の構成となる。すなわち、内面を覆う第２ゲート絶縁膜６ｂと、第２ワード溝１４Ｂの下部に位置する第２ワード線ＷＬ２と、第２ワード線ＷＬ２の上面に位置する第２絶縁膜９ｂと、第２絶縁膜９ｂの上面に位置する第２制御ワード線ＣＷ２と、第２制御ワード線ＣＷ２の上面に配置される第２キャップ絶縁膜１７ｂと、で構成される。また、第２ワード溝１４Ｂの底面に位置する半導体基板表面にはｎ型半導体から成る第２下部拡散層７ｂが配置される。
【００３０】
第１半導体ピラー１Ｐは、一方の第２素子分離領域１１ａの一側面１１ａａと第１ワード溝１４Ａの一側面１４Ａａ（第１ゲート絶縁膜６ａの一側面でもある）とに接してＸ方向に挟まれる位置に配置される。図１に示されるように、第１半導体ピラー１ＰのＹ方向の両側面は第１素子分離領域１０に各々接している。したがって、第１半導体ピラー１Ｐの上部にはｎ型半導体から成る第１容量拡散層２２ａが配置され、その上面は第１容量素子Ｃ１の接続領域となる。
【００３１】
第３半導体ピラー３Ｐは、他の一方の第２素子分離領域１１ｂの一側面１１ｂｂと第２ワード溝１４Ｂの一側面１４Ｂａ（第２ゲート絶縁膜６ｂの一側面でもある）とに接してＸ方向に挟まれる位置に配置される。第３半導体ピラー３ＰのＹ方向の両側面は第１素子分離領域１０に各々接している。第３半導体ピラー３Ｐの上部にはｎ型半導体から成る第２容量拡散層２２ｂが配置され、その上面は第２容量素子Ｃ２の接続領域となる。
【００３２】
第２半導体ピラー２Ｐは、第１ワード溝１４Ａの他の一側面１４Ａｂ（第１ゲート絶縁膜６ａの他の一側面でもある）と第２ワード溝１４Ｂの他の一側面１４Ｂｂ（第２ゲート絶縁膜６ｂの他の一側面でもある）とに接してＸ方向に挟まれる位置に配置される。第２半導体ピラー２ＰのＹ方向の両側面は第１素子分離領域１０に各々接している。したがって、第２半導体ピラー２Ｐ、第１半導体ピラー１Ｐ、第３半導体ピラー３Ｐのいずれもが、半導体基板上面１ａからの深さが１５０ｎｍとなる半導体基板の柱状体で構成される。第２半導体ピラー２Ｐの下部にはｎ型半導体からなり第１下部拡散層７ａおよび第２下部拡散層７ｂの各々の接続する第１ビット線拡散層２１ａが配置される。第１ビット線拡散層２１ａの下面のＺ方向の位置は、第１ワード溝１４Ａおよび第２ワード溝１４Ｂの各々の下面のＺ方向の位置と同等となっている。また、第１ビット線拡散層２１ａの上面２１ａａのＺ方向の位置は、第１絶縁膜９ａおよび第２絶縁膜９ｂの各々の上面のＺ方向の位置と同等となっている。したがって、第１ビット線拡散層２１ａのＺ方向の厚さは６５ｎｍ程度となる。一方、第２半導体ピラー２Ｐの上部にはｎ型半導体から成る第２ビット線拡散層２１ｂが配置される。第２ビット線拡散層２１ｂの上面はビット線接続領域となる。第２ビット線拡散層２１ｂの下面２１ｂａは半導体基板上面１ａからの深さが３５ｎｍであり、第１制御ワード線ＣＷ１および第２制御ワード線ＣＷ２の各々の上面と同一の位置となっている。
【００３３】
上記の構成により第２半導体ピラーの中央部、すなわち第１ビット線拡散層２１ａの上面２１ａａと第２ビット線拡散層２１ｂの下面２１ｂａとでＺ方向に挟まれると共に、第１ワード溝１４Ａの他の一側面１４Ａｂの内第１制御ワード線ＣＷ１の側面に対応する側面と第２ワード溝１４Ｂの他の一側面１４Ｂｂの内第２制御ワード線ＣＷ２の側面に対応する側面とでＸ方向に挟まれる領域は制御チャネル領域２０となり半導体基板１と同一のｐ型半導体で構成される。したがって、制御チャネル領域２０のＺ方向の幅ｈ１は、制御ワード線ＣＷのＺ方向の幅ｈ２と同一になる。制御チャネル領域２０におけるｐ型不純物濃度は、半導体基板１と同一でもよいし、異なっていてもよい。
【００３４】
半導体基板上面１ａにはマスク絶縁膜３とキャップ絶縁膜１７から成る第１層間絶縁膜が配置される。第２ビット線拡散層２１ｂ上の第１層間絶縁膜にはビット線コンタクトホール３２が設けられる。ビット線コンタクトホール３２を埋設し第２ビット線拡散層２１ｂの上面に接続するビット線コンタクトプラグ２３ａが配置される。ビット線コンタクトプラグ２３ａの上面に接続してＸ方向に延在するビット線２３が配置される。ビット線２３の上面にはカバー絶縁膜３４が配置され、それらの側面を覆うライナー絶縁膜３７が配置される。ライナー絶縁膜３７およびカバー絶縁膜３４を覆うように第２層間絶縁膜２５が配置される。第１容量拡散層２２ａ上には第２層間絶縁膜２５、ライナー絶縁膜３７、第１層間絶縁膜を貫通して第１容量コンタクトホール２６Ａが設けられる。第１容量コンタクトホール２６Ａ内に、第１容量拡散層２２ａの上面に接続する第１容量コンタクトプラグ２６ａが配置され、さらに第１容量素子Ｃ１が接続される。同様に、第２容量拡散層２２ｂ上には第２層間絶縁膜２５、ライナー絶縁膜３７、第１層間絶縁膜を貫通して第２容量コンタクトホール２６Ｂが設けられる。第２容量コンタクトホール２６Ｂ内に、第２容量拡散層２２ｂの上面に接続する第２容量コンタクトプラグ２６ｂが配置され、さらに第２容量素子Ｃ２が接続される。
【００３５】
次に、図３を参照する。図３は第１ワード線ＷＬ１および第１制御ワード線ＣＷ１の外部制御回路との接続状態を示す鳥瞰図である。周辺回路領域まで延在する第１ワード溝１４Ａ内には、第１ワード線ＷＬ１の上に第１制御ワード線ＣＷ１が第１絶縁膜９ａを介して積層された状態で埋設される。本実施形態では、第１制御ワード線ＣＷ１が半導体基板上に位置するビット線側に位置し、第１ワード線ＷＬ１が半導体基板側に配置されることが必要である。周辺回路領域まで延在された第１ワード溝１４Ａの一方の端部には第１制御ワード線ＣＷ１の上面を露出する制御ワード線用コンタクトホール２８Ａが配置される。制御ワード線用コンタクトホール２８Ａの側面はシリコン窒化膜などのサイドウォール絶縁膜３０で被覆され、その内部に制御ワード線に接続される制御ワード線用コンタクトプラグ２８ａが埋設される。制御ワード線用コンタクトプラグ２８ａの上面には周辺回路となる制御ワードドライバに接続される第１周辺配線２８Ｌが配置される。これにより、各々の制御ワード線ＣＷは制御ワードドライバにより制御される。
【００３６】
一方、第１ワード溝１４Ａの他の一方の端部には、第１制御ワード線ＣＷ１の一部を貫通して第１ワード線ＷＬ１の上面を露出するワード線用コンタクトホール２９Ａが配置される。ワード線用コンタクトホール２９Ａの側面は、サイドウォール絶縁膜３０で被覆され、その内部にワード線に接続されるワード線用コンタクトプラグ２９ａが埋設される。ワード線用コンタクトプラグ２９ａの上面には周辺回路となるワードドライバに接続される第２周辺配線２９Ｌが配置される。これにより、各々のワード線ＷＬはワードドライバにより制御される。なお、サイドウォール絶縁膜３０をワード線用コンタクトホール２９Ａの側面に配置することにより制御ワード線ＣＷ１とワード線用コンタクトプラグ２９ａとのショートを回避することができる。
【００３７】
上記の構成により、制御ワード線とワード線とを各々独立して制御することができる。
【００３８】
次に、再び図２を参照する。第１容量拡散層２２ａと、第１半導体ピラー１Ｐと、第１下部拡散層７ａと、第１ビット線拡散層２１ａと、第１ゲート絶縁膜６ａと、第１ワード線ＷＬ１とで、図１に示した第１埋め込みゲート型セルトランジスタ（以下、「第１セルトランジスタ」という。）Ｔｒ１が構成される。ここで、第１ワード線ＷＬ１に所定の正電圧を印加してオン（ｏｎ）状態にする。これにより、第１容量拡散層２２ａの下面２２ａａと第１下部拡散層７ａの上端７ａａとで挟まれる領域に位置しｐ型半導体から成る第１半導体ピラー１Ｐの表面にｎ型反転層が誘起される。ｎ型反転層は、チャネルとなって第１容量拡散層２２ａと第１下部拡散層７ａを接続する。これにより、第１セルトランジスタＴｒ１はｏｎ状態となる。しかし、この状態では、制御チャネル領域２０がｏｎ状態となっていないので、第１ビット線拡散層２１ａと第２ビット線拡散層２１ｂとは非導通の状態にある。したがって、ビット線２３と第１容量素子Ｃ１間の電荷の授受はできない。すなわち、第１メモリセルＭＣ１は動作しない。
【００３９】
第１メモリセルＭＣ１を動作させるためには、第１ワード線ＷＬ１のｏｎ動作に同期させて第１制御ワード線ＣＷ１または第２制御ワード線ＣＷ２の少なくともいずれか一方をｏｎ状態にする必要がある。例えば、第１制御ワード線ＣＷ１に所定の正電圧を印加すると、第１制御ワード線ＣＷ１の側面に対向する制御チャネル領域２０の表面にｎ型反転層が誘起され制御チャネルを構成する。これにより、いずれもｎ型半導体から成る第１ビット線拡散層２１ａと第２ビット線拡散層２１ｂとが制御チャネルを介して導通することとなる。この結果、ビット線２３と第１容量素子Ｃ１が接続された状態となり、ビット線２３を介して第１容量素子Ｃ１への情報（電荷）の充放電が可能となる。
【００４０】
第１ビット線拡散層２１ａと第２ビット線拡散層２１ｂとの接続を確保するためには、（１）上記のように、第１ワード線ＷＬ１と同一の第１ワード溝１４Ａに配置される第１制御ワード線ＣＷ１をｏｎ状態とする、（２）第１ワード線ＷＬ１と異なる第２ワード溝１４Ｂに配置される第２制御ワード線ＣＷ２をｏｎ状態とする、すなわち、同一活性領域に配置される第１ワード溝１４Ａ、第２ワード溝１４Ｂにおいて、一方のワード溝１４Ａに配置された第１ワード線ＷＬ１に対して制御チャネル領域２０を挟んで対向する他方のワード溝１４Ｂに配置された第２制御ワード線ＣＷ２をｏｎ状態とする、（３）第１制御ワード線ＣＷ１および第２制御ワード線ＣＷ２の両方共にｏｎ状態とする、の３通りの方法のいずれかを実施すればよい。上記３つの方法のうち、（３）の方法によると、制御チャネルの抵抗が低くなり、高速動作に有利となる。
【００４１】
同様に、第２メモリセルＭＣ２を動作させるためには、第２ワード線ＷＬ２の起動に同期して上記３通りのいずれかを実施して制御チャネル領域２０をｏｎ状態にすればよい。他の活性領域に配置され、選択されないワード線に対応する制御チャネル領域２０は、対応する制御ワード線がｏｎ状態にならないので導通しない。したがって、選択されないワード線に起因する寄生容量は対応するビット線に付加されないこととなる。
【００４２】
次に、図４を参照する。図４（ａ）は本実施形態のメモリセルの等価回路を、図４（ｂ）は関連技術のメモリセルの等価回路を各々示している。図４（ｂ）の関連技術のメモリセルでは、１本のビット線ＢＬが跨るすべてのメモリセルのセルトランジスタＴｒが当該ビット線ＢＬに接続される構成となるので、いずれか１つのメモリセルを起動する場合であっても、接続されているすべてのセルトランジスタに起因する寄生容量が当該ビット線ＢＬに付加されることとなる。
【００４３】
一方、図４（ａ）の本実施形態のメモリセルでは、ビット線と各々のメモリセルを構成するセルトランジスタＴｒの間には制御ワード線ＣＷと制御チャネル領域２０から成るスイッチングトランジスタＳＴｒが配置されている。スイッチングトランジスタＳＴｒは対応するワード線ＷＬに同期して動作するので、選択されたワード線に起因する寄生容量のみが当該ビット線ＢＬに付加される。他の活性領域に位置し選択されないワード線の寄生容量はビット線に付加されない。したがって、本実施形態の半導体装置によればビット線寄生容量を低減することができる。これにより、キャパシタの容量Ｃｓの増加が困難となる場合であってもビット線寄生容量を低減することによって、ＤＲＡＭ動作を実現することができる。
【００４４】
上記の構成により、本実施形態の半導体装置は、半導体基板１上において、第１方向に延在し複数のメモリセルに接続するビット線（ＢＬ）と、第１方向に直交する第２方向に延在するワード線（ＷＬ）と、を備える半導体装置であって、第１方向に傾斜し第３方向に延在する複数の第１素子分離領域（１０）と第２方向に延在する複数の第２素子分離領域（１１）とで囲まれる活性領域と、前記活性領域に交差し第２方向に延在するワード溝（１４）と、前記ワード溝の下部を埋設するワード線（ＷＬ）と、前記ワード線の上に絶縁膜（９）を介して前記ワード溝内に配置される制御ワード線（ＣＷ）を備える構成となっている。
【００４５】
また、本実施形態の半導体装置は、半導体基板１上において、第１方向に延在し複数のメモリセルＭＣに接続するビット線ＢＬと、第１方向に直交する第２方向に延在するワード線ＷＬと、を備える半導体装置であって、第１方向に傾斜し第３方向に延在する複数の第１素子分離領域１０と第２方向に延在する複数の第２素子分離領域１１とで囲まれる活性領域１３と、活性領域１３に交差し第２方向に延在するワード溝１４と、ワード溝１４の下部を埋設するワード線ＷＬと、ワード線ＷＬの上に絶縁膜９を介して配置される制御ワード線ＣＷと、第２素子分離領域１１とワード溝１４の一側面１４Ａａとで挟まれる第１半導体ピラー１Ｐと、ワード溝１４の他の一側面１４Ａｂに隣接する第２半導体ピラー２Ｐと、第２半導体ピラーの下部に位置する第１ビット線拡散層２１ａおよび上部に位置する第２ビット線拡散層２１ｂと、第２ビット線拡散層２１ｂの上面に接続されるビット線ＢＬと、を備え、第１ビット線拡散層２１ａおよび第２ビット線拡散層２１ｂの各々は半導体基板１とは異なる導電型の半導体で構成され、第２半導体ピラー２Ｐの内、制御ワード線ＣＷの側面に対向し第１ビット線拡散層２１ａと第２ビット線拡散層２１ｂの間に位置する領域は、半導体基板１と同一の導電型の半導体で構成される制御チャネル領域２０となり制御ワード線ＣＷにより制御チャネル領域２０に誘起される制御チャネルを介して第１ビット線拡散層２１ａと第２ビット線拡散層２１ｂとが接続される構成を有している。
【００４６】
次に、図５を参照する。図５は、図２に示した本実施形態の第１変形例を示す断面図である。図５の第１変形例では、各々のワード溝１４の下に位置する下部拡散層が配置されていない。この場合、例えば第１セルトランジスタＴｒ１のチャネル２４ａは、第１ワード溝１４Ａの側面の一部と底面との各々に形成される。第１変形例によれば、ビット線寄生容量をさらに低減すると共に、チャネル長を長くできるのでセルトランジスタＴｒ１の高耐圧化を図ることができる。第２セルトランジスタＴｒ２および他の活性領域に配置されるセルトランジスタも、同一の構成を有する。
【００４７】
次に、図６を参照する。図６は図２に示した本実施形態の第２変形例を示す断面図である。図６の第２変形例では、第１セルトランジスタＴｒ１の第１容量拡散層２２ａの下面２２ａａのＺ方向の位置が第１制御ワード線ＣＷ１の上面のＺ方向の位置と同一となっている。この場合、第１制御ワード線ＣＷ１は、制御チャネル領域２０に制御チャネルを誘起する機能と共に、第１半導体ピラー１Ｐに第１セルトランジスタＴｒ１用のチャネルも誘起させる機能を有することとなる。すなわち、第１セルトランジスタＴｒ１のチャネル２４ａは、第１ワード線ＷＬ１によって誘起されるチャネルと第１制御ワード線ＣＷ１によって誘起されるチャネルとで構成される。
【００４８】
視点を変えると、第２変形例におけるセルトランジスタＴｒ１は、半導体基板と、半導体基板表面に配置される第１ゲート絶縁膜６ａと、ゲート絶縁膜上に配置される第１ゲート電極（第１ワード線ＷＬ１）と、ゲート絶縁膜上に配置され絶縁膜（第１絶縁膜９ａ）を介して第１ゲート電極に隣接する第２ゲート電極（第１制御ワード線ＣＷ１）と、第１ゲート電極側の半導体基板に配置される一方のソース／ドレイン領域（第１下部拡散層７ａ）と、第２ゲート電極側の半導体基板に配置される他の一方のソース／ドレイン領域（第１容量拡散層２２ａ）と、を備えるトランジスタ、と見ることができる。第２セルトランジスタＴｒ２および他の活性領域に配置されるセルトランジスタも、同一の構成を有する。第２変形例では、第１制御ワード線ＣＷ１、第１ワード線ＷＬ１の各々に印加する正電圧の値は、チャネルが誘起される電圧以上であれば、同一でも異なっていてもよい。第２変形例においてもビット線寄生容量を低減しつつ、セルトランジスタの高耐圧化を図ることができる。
【００４９】
次に、図７、図８、図９を参照して、メモリセルの動作について説明する。
【００５０】
ここでは、一例として、制御チャネル領域２０に制御チャネルを誘起する際に第１制御ワード線ＣＷ１、第２制御ワード線ＣＷ２のいずれもｏｎ状態とする場合の動作を示す。
【００５１】
図７は、第１メモリセルＭＣ１への情報の書き込み動作状態を示している。第１メモリセルＭＣ１を構成する第１セルトランジスタＴｒ１の第１ワード線ＷＬ１が選択されｏｎ状態になる。また、第１制御ワード線ＣＷ１および第２制御ワード線ＣＷ２が各々選択されｏｎ状態となる。第２メモリセルを構成する第２セルトランジスタＴｒ２の第２ワード線ＷＬ２は選択されないため、オフ（ｏｆｆ）状態が維持される。このとき、制御チャネル領域２０に制御チャネルが誘起されるとともに、第１半導体ピラー１Ｐに第１セルトランジスタＴｒ１のチャネル２４ａが誘起され、ビット線２３と第１容量素子Ｃ１とが接続される。これにより、ビット線２３に重畳された信号電荷が第１容量素子Ｃ１に書き込まれる。
【００５２】
図８は、第２メモリセルＭＣ２への情報の書き込み動作状態を示している。第２メモリセルＭＣ２を構成する第２セルトランジスタＴｒ２の第２ワード線ＷＬ２が選択されｏｎ状態になる。また、第１制御ワード線ＣＷ１および第２制御ワード線ＣＷ２が各々選択されｏｎ状態となる。第１メモリセルを構成する第１セルトランジスタＴｒ１の第１ワード線ＷＬ１は選択されないため、ｏｆｆ状態が維持される。このとき、制御チャネル領域２０に制御チャネルが誘起されるとともに、第３半導体ピラー３Ｐに第２セルトランジスタＴｒ２のチャネル２４ｂが誘起され、ビット線２３と第２容量素子Ｃ２とが接続される。これにより、ビット線２３に重畳された信号電荷が第２容量素子Ｃ２に書き込まれる。
【００５３】
図９は、メモリセルの待機状態を示している。待機時には、第１ワード線ＷＬ１、第２ワード線ＷＬ２、第１制御ワード線ＣＷ１、第２制御ワード線ＣＷ２のいずれもがｏｆｆ状態となる。他の活性領域、例えば、図１に示した同一のビット線に接続される活性領域１３ｂに位置する第３ワード線ＷＬ３が選択されて第３メモリセルＭＣ３が動作しても第１制御ワード線ＣＷ１、第２制御ワード線ＣＷ２および第５制御ワード線ＣＷ５、第６制御ワード線ＣＷ６のいずれもがｏｆｆ状態となっているので第１メモリセルＭＣ１、第２メモリセルＭＣ２、第５メモリセルＭＣ５、第６メモリセルＭＣ６の寄生容量がビット線に付加されることはない。
【００５４】
次に、図２〜図３、図１０〜図１８を参照しながら、本実施形態における半導体装置の製造方法について説明する。
【００５５】
図２、図１０〜図１８は、図１におけるＡ−Ａ’断面図を示している。
【００５６】
図３は第１ワード線ＷＬ１および第１制御ワード線ＣＷ１の外部制御回路との接続状態を示す鳥瞰図である。
【００５７】
まず、図１０に示すように、半導体基板１にシリコン酸化膜により埋め込まれた第２素子分離領域１１をＹ方向に対して帯状に延在させ、かつ、Ｙ方向に所定の間隔で複数形成する。素子分離領域の半導体基板上面１ａからの深さは、例えば２５０ｎｍとする。
【００５８】
第２素子分離領域１１ａと第２素子分離領域１１ｂの間には、活性領域１３ａが形成される。
【００５９】
パッド酸化膜２上および第２素子分離領域１１ａ上に、後に形成される２つのワード溝１４と第２素子分離領域１１に接する活性領域１３ａ上に位置するパッド酸化膜２の上面を露出する溝状の開口部４０Ａを有するホトレジスト４０を形成する。
【００６０】
そして、ホトレジスト４０から露出されたパッド酸化膜２を通して半導体基板１に、ｎ型不純物であるリン（Ｐ）を、選択的にイオン注入し、その後、熱処理することで、後に形成される２つのワード溝１４と第２素子分離領域１１の間に位置する活性領域１３ａ全体に、第１容量拡散層２２ａおよび第２容量拡散層２２ｂを形成する。
【００６１】
次に、図１１に示すように、パッド酸化膜２上のホトレジスト４０を除去し、マスク絶縁膜３を形成する。
【００６２】
その後、２つの第２素子分離領域１１間に位置するマスク絶縁膜３に、Ｙ方向に延在する２つの溝状の開口部１４Ｃを形成する。
【００６３】
このとき、開口部１４Ｃは、ワード溝１４の形成領域に対応する半導体基板１の上面１ａを露出するように形成する。
【００６４】
開口部１４Ｃは、マスク絶縁膜３上にパターニングされたホトレジスト（図示せず）を形成し、該ホトレジストをマスクとするドライエッチングによりマスク絶縁膜３をエッチングすることで形成する。該ホトレジストは、開口部１４Ｃを形成後に除去する。
【００６５】
次いで、開口部１４Ｃを有するマスク絶縁膜３をマスクとするドライエッチングにより、半導体基板１をエッチングすることで、底面１４Ａｃならびに対向する第１および第２の側面１４Ａａ、１４Ａｂを有する第１ワード溝１４Ａを形成する。同様に、底面１４Ｂｃならびに対向する第１および第２の側面１４Ｂａ、１４Ｂｂを有する第２ワード溝１４Ｂの２つのワード溝１４を形成する。
【００６６】
このとき、２つのワード溝１４Ａ、１４Ｂは、半導体基板１を介して、第２の側面１４Ａｂと１４Ｂｂが対向するように形成する。
【００６７】
そして、各々のワード溝１４の第１および第２の側面１４ａ、１４ｂ、ならびに、およびワード溝１４の底面１４ｃを覆うシリコン酸化膜から成るゲート絶縁膜６を、例えば、厚さ５ｎｍで形成する。
【００６８】
各々のワード溝１４の半導体基板上面１ａからの深さは、例えば、１５０ｎｍとする。ワード溝１４は、第２素子分離領域１１よりも浅い深さで形成する。
【００６９】
２つのワード溝１４を配置することにより活性領域１３ａは、Ｘ’方向に順に隣接する第１半導体ピラー１Ｐ、第１ワード溝１４Ａ、第２半導体ピラー２Ｐ、第２ワード溝１４Ｂ、および、第３半導体ピラー３Ｐに分割される。
【００７０】
図１１では、分割された各々の領域が活性領域１３ａを５等分するように示されているが、これに限るものではない。例えば、第２半導体ピラーＰ２のＸ方向の幅が、第１半導体ピラーＰ１および第３半導体ピラーＰ３のＸ方向の幅より狭く形成されてもよい。
【００７１】
第１半導体ピラー１Ｐは、一方の第２素子分離領域１１ａの一側面１１ａａと第１ワード溝１４Ａの一側面１４Ａａ（第１ゲート絶縁膜６ａの一側面でもある）とに接してＸ方向に挟まれる位置に形成される。第１半導体ピラー１ＰのＹ方向の両側面は第１素子分離領域１０に各々接している。第１半導体ピラー１Ｐの上部にはｎ型半導体から成る第１容量拡散層２２ａが形成されており、その上面は第１容量素子Ｃ１の接続領域となる。
【００７２】
第３半導体ピラー３Ｐは、他の一方の第２素子分離領域１１ｂの一側面１１ｂｂと第２ワード溝１４Ｂの一側面１４Ｂａ（第２ゲート絶縁膜６ｂの一側面でもある）とに接してＸ方向に挟まれる位置に形成される。第３半導体ピラー３ＰのＹ方向の両側面は第１素子分離領域１０に各々接している。第３半導体ピラー３Ｐの上部にはｎ型半導体から成る第２容量拡散層２２ｂが形成されており、その上面は第２容量素子Ｃ２の接続領域となる。
【００７３】
第２半導体ピラー２Ｐは、第１ワード溝１４Ａの他の一側面１４Ａｂ（第１ゲート絶縁膜６ａの他の一側面でもある）と第２ワード溝１４Ｂの他の一側面１４Ｂｂ（第２ゲート絶縁膜６ｂの他の一側面でもある）とに接してＸ方向に挟まれる位置に形成される。第２半導体ピラー２ＰのＹ方向の両側面は、第１素子分離領域１０に各々接している。したがって、第２半導体ピラー２Ｐ、第１半導体ピラー１Ｐ、および、第３半導体ピラー３Ｐのいずれもが、半導体基板上面１ａからの深さが１５０ｎｍとなる半導体基板の柱状体で形成される。
【００７４】
次に、図１２に示すように、ｎ型不純物である砒素（Ａｓ）を、各々のワード溝１４の底面１４ｃに選択的にイオン注入することで、各々のワード溝１４の底部に後に第１下部拡散層７ａおよび第２下部拡散層７ｂを形成する。
【００７５】
このとき、下部拡散層７は、各々のワード溝１４の底面１４ｃ、およびワード溝１４の底部に対応する第１および第２の側面１４ａ、１４ｂの一部を覆うように、例えば、厚さ２０ｎｍで形成する。
【００７６】
また、下部拡散層７は、下部拡散層７の深さが第２素子分離領域１１の深さよりも浅くなるように形成する。
【００７７】
次に、図１３に示すように窒化チタン（ＴｉＮ）やタングステン（Ｗ）などの金属から成る第１ワード線ＷＬ１および第２ワード線ＷＬ２をその上面が容量拡散層２２の底面と面一になるように、ゲート絶縁膜６を介して、各々のワード溝１４の下部を埋め込むように、例えば、厚さ５０ｎｍで形成する。
【００７８】
具体的には、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、ワード溝１４を埋め込むように、窒化チタン膜と、タングステン膜とを順次積層させ、次いで、ワード溝１４の下部に窒化チタン膜およびタングステン膜が残存するように、ドライエッチングにより、窒化チタン膜およびタングステン膜を全面エッチバックする。これにより、窒化チタン膜およびタングステン膜から成る第１ワード線ＷＬ１および第２ワード線ＷＬ２を形成する。各々のワード線ＷＬ１、ＷＬ２は、メモリセルの第１トランジスタＴｒ１、第２トランジスタＴｒ２の第１ワード線、第２ワード線を構成する。
【００７９】
次に、図１４に示すように、ワード線ＷＬ１、ＷＬ２を覆うとともに、ワード溝１４を埋め込む第１絶縁膜９ａ、第２絶縁膜９ｂを形成する。
【００８０】
絶縁膜９は、シリコン酸化膜、または、シリコン窒化膜とシリコン酸化膜の積層膜などで構成される。絶縁膜９の厚さは、例えば、１０ｎｍとする。
【００８１】
次に、図１５に示すように第１制御ワード線ＣＷ１および第２制御ワード線ＣＷ２の上面が半導体基板１の表面よりも深くなるように、ゲート絶縁膜６を介して、各々のワード溝１４の下部を埋め込む第１制御ワード線ＣＷ１および第２制御ワード線ＣＷ２を形成する。
【００８２】
具体的には、例えば、ＣＶＤ法により、ワード溝１４を埋め込むように、窒化チタン膜と、タングステン膜とを順次積層させ、次いで、ワード溝１４の下部に窒化チタン膜およびタングステン膜が残存するように、ドライエッチングにより、窒化チタン膜およびタングステン膜を全面エッチバックすることで、窒化チタン膜およびタングステン膜から成る第１制御ワード線ＣＷ１および第２制御ワード線ＣＷ２を形成する。
【００８３】
制御ワード線ＣＷのＺ方向の厚さは、例えば、５０ｎｍとする。また、制御ワード線ＣＷの上面の半導体基板表面１ａからの深さは、例えば、３５ｎｍとする。
【００８４】
第１制御ワード線ＣＷ１および第２制御ワード線ＣＷ２は、メモリセルの第１スイッチングトランジスタＳＴｒ１、第２スイッチングトランジスタＳＴｒ２の第１制御ワード線、第２制御ワード線を構成する。
【００８５】
次に、図１６に示すように、第１制御ワード線ＣＷ１および第２制御ワード線ＣＷ２を覆うとともに、ワード溝１４を埋設するキャップ絶縁膜１７ａ、１７ｂを形成する。マスク絶縁膜３とキャップ絶縁膜１７をあわせて第１層間絶縁膜と呼ぶ。
【００８６】
次いで、ＣＭＰ（Chemical Mechanical Polishing）法により、マスク絶縁膜３よりも上方に成膜された絶縁膜を除去する。これにより、ワード溝１４を埋め込む絶縁膜から成り、かつ、マスク絶縁膜３の上面に対して面一とされた上面を有するキャップ絶縁膜１７ａ、１７ｂを形成する。
【００８７】
次に、図１７に示すように、キャップ絶縁膜１７、マスク絶縁膜３、および、第２の素子分離領域１１に、キャップ絶縁膜１７間に位置するマスク絶縁膜３の上面を露出する溝状の開口部を有したホトレジスト（図示しない）を形成する。
【００８８】
次いで、ホトレジストをマスクとするエッチング（ウエットエッチング、或いはドライエッチング）により、開口部から露出されたマスク絶縁膜３を除去する。この開口部が、ビット線コンタクトホール３２となる。
【００８９】
これにより、第２半導体ピラー２Ｐの上面が露出される。
【００９０】
ホトレジストから露出された第２半導体ピラー２Ｐに、ｎ型不純物であるリン（Ｐ）を、選択的にイオン注入し、その後、熱処理することで、２つの下部拡散層７と接合され、２つのワード溝１４Ａ、１４Ｂの第２の側面１４Ａｂ、１４Ｂｂに形成されたゲート絶縁膜６ａ、６ｂの下部を覆うように、第１ビット線拡散層２１ａを形成する。
【００９１】
第１ビット線拡散層２１ａの下面のＺ方向の位置は、第１ワード溝１４Ａおよび第２ワード溝１４Ｂの各々の下面のＺ方向の位置と同等となっている。また、第１ビット線拡散層２１ａの上面２１ａａのＺ方向の位置は、第１絶縁膜９ａおよび第２絶縁膜９ｂの各々の上面のＺ方向の位置と同等となっている。したがって、第１ビット線拡散層２１ａのＺ方向の厚さは、６５ｎｍ程度となる。
【００９２】
続いて、ホトレジストから露出された第２半導体ピラー２Ｐに、ｐ型不純物であるボロン（Ｂ）を、選択的にイオン注入で打ち返し、その後、熱処理する。
【００９３】
さらに、ホトレジストから露出された第２半導体ピラー２Ｐに、ｎ型不純物であるリン（Ｐ）を、選択的にイオン注入し、その後、熱処理することで、第２ビット線拡散層２１ｂを形成する。第２ビット線拡散層２１ｂの下面２１ｂａは半導体基板上面１ａからの深さが３５ｎｍであり、第１制御ワード線ＣＷ１および第２制御ワード線ＣＷ２の各々の上面と同一の位置となっている。
【００９４】
上記構造により、第２半導体ピラーの中央部、すなわち、第１ビット線拡散層２１ａの上面２１ａａと第２ビット線拡散層２１ｂの下面２１ｂａとでＺ方向に挟まれるとともに、第１ワード溝１４Ａの他の一側面１４Ａｂのうちの第１制御ワード線ＣＷ１の側面に対応する側面と第２ワード溝１４Ｂの他の一側面１４Ｂｂのうちの第２制御ワード線ＣＷ２の側面に対応する側面とでＸ方向に挟まれる領域は、制御チャネル領域２０となり、半導体基板１と同一のｐ型半導体で構成される。したがって、制御チャネル領域２０のＺ方向の幅ｈ１は、制御ワード線ＣＷのＺ方向の幅ｈ２と同一となる。制御チャネル領域２０におけるｐ型不純物濃度は、半導体基板１と同一でもよいし、異なっていてもよい。
【００９５】
その結果、第１、第２ゲート絶縁膜６ａ、６ｂ、第１、第２ワード線ＷＬ１、ＷＬ２、第１、第２キャップ絶縁膜１７ａ、１７ｂ、第１、第２下部拡散層７ａ、７ｂ、第１、第２容量拡散層２２ａ、２２ｂおよび第１ビット線拡散層２１ａ、第２ビット拡散層２１ｂを備えた第１および第２のトランジスタＴｒＡ１、ＴｒＡ２が形成される。
【００９６】
さらに、下部拡散層７ａ、７ｂと容量拡散層２２ａ、２２ｂとの間に位置する第１の側面１４Ａａの一部のみに、第１および第２のトランジスタＴｒＡ１、ＴｒＡ２、チャネル領域２４ａ、２４ｂが形成される。
【００９７】
同様に、ゲート絶縁膜６ａ、６ｂ、第１、第２制御ワード線ＣＷ１、ＣＷ２、キャップ絶縁膜１７ａ、１７ｂ、第１ビット線拡散層２１ａ、および、第２ビット線拡散層２１ｂを備えた第１および第２のスイッチングトランジスタＳＴｒ１、ＳＴｒ２が形成される。
【００９８】
その後、ホトレジストを除去する。
【００９９】
次いで、図１８に示すように、ビット線コンタクトホール３２を埋設し、第２ビット線拡散層２１ｂの上面に接続するビット線コンタクトプラグ２３ａを、ビット線コンタクトプラグ２３ａの上面に接続して、Ｘ方向に延在するビット線２３を形成する。具体的には、キャップ絶縁膜１７の上面に、ビット線コンタクトホール３２を埋め込むように、ポリシリコン膜、窒化チタン膜、および、タングステン膜を順次成膜する。このとき、ポリシリコン膜がビット線コンタクトホール３２を埋め込むように成膜する。
【０１００】
次いで、タングステン膜上に、カバー絶縁膜３４となるシリコン窒化膜を成膜する。
【０１０１】
その後、ドライエッチングにより、シリコン窒化膜、タングステン膜、窒化チタン膜、および、ポリシリコン膜をパターニングすることで、シリコン窒化膜から成るカバー絶縁膜３４と、ポリシリコン膜から成り、第２ビット線拡散層２１ｂと接触するビット線コンタクトプラグ２３ａ、ビット線２３を一括形成する。
【０１０２】
次に、図２に示すようにビット線２３の側面、および、カバー絶縁膜３４を覆うように、ライナー絶縁膜３７を形成する。ライナー絶縁膜３７およびカバー絶縁膜３４を覆うように酸化膜を成膜し、その後、ＣＭＰ法を用いてカバー絶縁膜３４の上面が露出するまで平坦することにより、第２層間絶縁膜２５を形成する。
【０１０３】
その後、ホトリソグラフィ技術により、シリコン酸化膜上にパターニングされたホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとして第２層間絶縁膜２５、マスク絶縁膜３、キャップ絶縁膜１７、およびゲート絶縁膜６をドライエッチングすることで、容量拡散層２２の一部を露出する第１容量コンタクトホール２６Ａを形成する。
【０１０４】
同様に、図３に示すように、周辺回路部分にホトリソグラフィ技術により、シリコン酸化膜上にパターニングされたホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとして第２層間絶縁膜２５、マスク絶縁膜３、キャップ絶縁膜１７、および、ゲート絶縁膜６をドライエッチングすることで、第１制御ワード線ＣＷ１の側面の一部を露出する制御ワード線用コンタクトホール２８Ａを形成する。
【０１０５】
さらに、もう一方の周辺回路部分にホトリソグラフィ技術により、シリコン酸化膜上にパターニングされたホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとして第２層間絶縁膜２５、第１層間絶縁膜、マスク絶縁膜３、キャップ絶縁膜１７、および、ゲート絶縁膜６をドライエッチングする。これにより、第１制御ワード線ＣＷ１の側壁を貫通し、第１ワード線の側壁の一部を露出するワード線用コンタクトホール２９Ａを形成する。
【０１０６】
次に、図２、図３に示すように、第１容量コンタクトホール２６Ａ、制御ワード線用コンタクトホール２８Ａ、ワード線用コンタクトホール２９Ａを覆うようにシリコン窒化膜を成膜し、全面エッチバックし、第１容量コンタクトホール２６Ａ、制御ワード線用コンタクトホール２８Ａ、ワード線用コンタクトホール２９Ａ側壁にサイドウォール絶縁膜３０を形成する。
【０１０７】
次いで、第１容量コンタクトホール２６Ａ内に、上面が第２層間絶縁膜２５の上面に対して面一とされ、かつ、下端が第１容量拡散層２２ａの上面と接触する容量コンタクトプラグ２６ａを形成する。
【０１０８】
さらに、制御ワード線用コンタクトホール２８Ａ内に、上面が第２層間絶縁膜２５の上面に対して面一とされ、かつ、下端が第１制御ワード線ＣＷ１の側面と接触する制御ワード線用コンタクトプラグ２８ａを形成する。
【０１０９】
制御ワード線用コンタクトプラグ２８ａの上面に周辺回路となる制御ワードドライバに接続される第１周辺配線２８Ｌを形成する。
【０１１０】
そして、ワード線用コンタクトホール２９Ａ内に、上面が第２層間絶縁膜２５の上面に対して面一とされ、かつ、下端が第１ワード線ＷＬ１の側面と接触するワード線用コンタクトプラグ２９ａを形成する。
【０１１１】
ワード線用コンタクトプラグ２９ａの上面に周辺回路となるワードドライバに接続される第２周辺配線２９Ｌを形成する。
【０１１２】
サイドウォール絶縁膜３０をワード線用コンタクトホール２９Ａの側面に配置する。これにより、制御ワード線ＣＷ１とワード線用コンタクトプラグ２９ａとのショートを回避することができる。
【０１１３】
その後、容量Ｃ１、Ｃ２を形成し、ＤＲＡＭを完成させる。
【０１１４】
なお、上記特許文献の全開示内容は、本書に引用をもって繰り込み記載されているものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１１５】
１    半導体基板
１ａ    半導体基板上面
１Ｐ    第１半導体ピラー
２    パッド酸化膜
２Ｐ    第２半導体ピラー
３    マスク絶縁膜
３Ｐ    第３半導体ピラー
６    ゲート絶縁膜
６ａ    第１ゲート絶縁膜
６ｂ    第２ゲート絶縁膜
７    下部拡散層
７ａ    第１下部拡散層
７ａａ    第１下部拡散層の上端
７ｂ    第２下部拡散層
９    絶縁膜
９ａ    第１絶縁膜
９ｂ    第２絶縁膜
１０、１０ａ〜１０ｄ    第１素子分離領域
１１、１１ａ〜１１ｄ    第２素子分離領域
１１ａａ、１１ｂｂ    第２素子分離領域の側面
１３、１３ａ〜１３ｃ    活性領域
１３Ｂ    半導体基板
１４    ワード溝
１４Ａ    第１ワード溝
１４Ｂ    第２ワード溝
１４Ｃ    開口部
１４ａ、１４ｂ、１４Ａａ、１４Ａｂ、１４Ｂａ、１４Ｂｂ    ワード溝の側面
１４ｃ、１４Ａｃ、１４Ｂｃ    底面
１７    キャップ絶縁膜
１７ａ    第１キャップ絶縁膜
１７ｂ    第２キャップ絶縁膜
２０    制御チャネル領域
２１ａ    第１ビット線拡散層
２１ａａ    第１ビット線拡散層の上面
２１ｂ    第２ビット線拡散層
２１ｂａ    第２ビット線拡散層の下面
２２    容量拡散層
２２ａ    第１容量拡散層
２２ａａ    第１容量拡散層の下面
２２ｂ    第２容量拡散層
２２ｂｂ    第２容量拡散層の下面
２３    ビット線
２３ａ    ビット線コンタクトプラグ
２４ａ、２４ｂ    チャネル
２５    第２層間絶縁膜
２６Ａ    第１容量コンタクトホール
２６ａ    第１容量コンタクトプラグ
２６Ｂ    第２容量コンタクトホール
２６ｂ    第２容量コンタクトプラグ
２８    制御ワード線給電プラグ
２８Ａ    制御ワード線用コンタクトホール
２８ａ    第１制御ワード線給電プラグ（制御ワード線用コンタクトプラグ）
２８Ｌ    第１周辺配線
２９    ワード線給電プラグ
２９Ａ    ワード線用コンタクトホール
２９ａ    第１ワード線給電プラグ（ワード線用コンタクトプラグ）
２９Ｌ    第２周辺配線
３０    サイドウォール絶縁膜
３２    ビット線コンタクトホール
３３    ビット線コンタクトプラグ
３４    カバー絶縁膜
３７    ライナー絶縁膜
４０    ホトレジスト
４０Ａ    開口部
１００    半導体装置
１１７    素子分離領域
１１８    ワードトレンチ
１２１    ゲート絶縁膜
１２２    埋め込みワード線
１２７Ａ    トレンチ下部拡散層
１２９    ビット線拡散層
１３４    ビット線
ＢＬ    ビット線
Ｃ１    第１容量素子
Ｃ２    第２容量素子
ＣＷ    制御ワード線
ＣＷ１    第１制御ワード線
ＣＷ２    第２制御ワード線
ＭＣ１〜ＭＣ６    メモリセル
ＭＣＡ    メモリセル領域
ＳＴｒ    スイッチングトランジスタ
ＳＴｒ１    第１スイッチングトランジスタ
Ｓｔｒ２    第２スイッチングトランジスタ
Ｔｒ１    第１セルトランジスタ
Ｔｒ２    第２セルトランジスタ
ＷＬ    ワード線
ＷＬ１    第１ワード線
ＷＬ２    第２ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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