(57)【要約】【課題】特性バラツキによる駆動能力を適正化できるスタンダードセルを提供する。【解決手段】スタンダードセルにおいて、内部出力信号を受信して出力信号を駆動する駆動能力を含み、外部からの駆動能力選択信号に基づいて駆動能力を変更する駆動能力可変手段を備える。【選択図】      図１
2016178198.tif 000002
【特許請求の範囲】
【請求項１】
スタンダードセルにおいて、内部出力信号を受信して出力信号を駆動する駆動能力を含み、外部からの駆動能力選択信号に基づいて前記駆動能力を変更する駆動能力可変手段を備える
ことを特徴とするスタンダードセル。
【請求項２】
前記駆動能力可変手段は、
前記内部出力信号を受信して出力信号を出力する複数のバッファを含むバッファ回路と、
前記駆動能力選択信号に基づいて前記複数のバッファから前記出力信号を出力する出力バッファを選択する駆動能力選択回路を備える
ことを特徴とする請求項１に記載のスタンダードセル。
【請求項３】
前記複数のバッファの駆動能力は、それぞれ同一である、またはそれぞれ相違する
ことを特徴とする請求項２に記載のスタンダードセル。
【請求項４】
前記複数のバッファのうち、前記出力バッファ以外の出力が抑制される
ことを特徴とする請求項２または３に記載のスタンダードセル。
【請求項５】
前記複数のバッファのうち、前記出力バッファ以外の電源供給が抑制される
ことを特徴とする請求項２または３に記載のスタンダードセル。
【請求項６】
前記複数のバッファのうち、前記出力バッファ以外の出力がハイインピーダンスに制御される
ことを特徴とする請求項２または３に記載のスタンダードセル。
【請求項７】
請求項１から６のいずれかに記載のスタンダードセルを含む
ことを特徴とする半導体集積装置。
【請求項８】
前記駆動能力選択信号が、外部から入力される
ことを特徴とする請求項７に記載の半導体集積装置。
【請求項９】
前記駆動能力選択信号を出力する駆動能力設定回路をさらに備え、
前記駆動能力設定回路には、前記駆動能力選択信号を出力するための設定がメモリ、レジスタまたはヒューズにて保持される
ことを特徴とする請求項７に記載の半導体集積装置。
【請求項１０】
前記スタンダードセルを、１つまたは複数のスタンダードセルブロックとした前記スタンダードセルブロックごとに、製造後の実トランジスタの特性に基づいた前記駆動能力選択信号がそれぞれ入力される
ことを特徴とする請求項７から９のいずれかに記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセルおよびスタンダードセルを用いた半導体集積装置に関する。
【背景技術】
【０００２】
スタンダードセル設計ＬＳＩ（Large Scale Integration）は、予め設計され標準化された機能を担う機能セルを組み合わせ、組み合わせられた機能セルをそれぞれ配置配線して設計される半導体集積装置である。ここで、使用される機能セルはスタンダードセルと呼ばれ、トランジスタレベルから機能的に最適に設計されたものである。これらスタンダードセルがライブラリに登録され、設計者は所望の機能を実現するためにスタンダードセルをライブラリから選択して、半導体集積装置を設計する。また、同じ機能においても駆動すべき負荷容量に合わせて駆動能力が異なったセルがあらかじめライブラリに用意され、配置配線および遅延検証を行うことにより、最適な駆動能力のセルが選択される。なお、駆動能力は、例えばトランジスタのチャネル長Ｌを一定とした場合、チャネル幅Ｗを変えることによって決定される。スタンダードセルでは、出力最終段を構成するバッファまたはインバータ回路においてチャネル長Ｌ、チャネル長Ｗを一定とした基本トランジスタを複数並列に並べて、基本トランジスタの駆動能力を基準とした整数倍の駆動能力が実現される。
【０００３】
半導体集積装置の設計では、予め製造上の特性バラツキが考慮される。すなわち、製造上のワーストケースを想定して駆動能力の設計は行われる。
【０００４】
図９は、あるテクノロジ（半導体プロセス）での同一負荷容量における駆動能力と遅延時間の関係を製造上のワーストケース、ティピカルケース、ベストケース別に示したグラフである。図９において、負荷容量を遅延値０．２５ｎｓ以下で駆動するには、ワーストケースでは、１２倍の駆動能力が選定される必要がある。しかし、ティピカルケースでは８倍、ベストケースでは６倍の駆動能力を使用しても問題は生じない。
【０００５】
すなわち、ワーストケースを想定して駆動能力を使用した設計は行うが、実際に製造された半導体集積装置がベストケースだった場合には駆動能力は過剰となる。そのため、半導体集積装置は、必要以上の電力を消費してしまうという問題が生じる。さらに、高駆動能力のセルは長距離配線やクロック分配系等で良く用いられるので、半導体集積装置全体への影響は大きい。そのため、過剰な駆動能力は、半導体集積装置のノイズの発生要因となるという問題も生じる。
【０００６】
特許文献１には、メモリセルアレイの読出しおよび書込み動作を行う半導体記憶装置の制御回路が開示されている。特許文献１の技術では、読出しおよび書込み動作を行う信号を駆動するバッファに、複数のトランスミッション回路が並列に設けられる。特許文献１の技術では、並列に設けられた複数のトランスミッション回路の駆動個数を制御することにより、バッファの駆動能力を変更するものである。
【０００７】
特許文献２の技術は、スタンダードセルの駆動能力を変更する方法が開示されている。具体的には、特許文献２の技術では、バイアス電圧発生回路と可変電流源を設けて、スタンダードセルの駆動能力を制限するものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１４−２２２５５５号公報（第５−８頁、図１、２）
【特許文献２】特開平４−１４６６５０号公報（第３、４頁、図１、２）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１の技術は、メモリセルアレイに対する読出しおよび書込みを行う信号を駆動するバッファの駆動能力を変更するものである。しかし、特許文献１の技術は、半導体記憶装置のメモリセルアレイに対する読み出しと書込みを行う信号を駆動するバッファに限定されたものであり、スタンダードセルに適用されるものではない。すなわち、特許文献１の技術は、スタンダードセルにおいて、例えば、メモリセルアレイから読み出されたデータ信号を分配する機能セルや所定の論理機能を担う機能セルの出力信号には適用されない。
【００１０】
特許文献２の技術は、スタンダードセルの駆動能力を制限するものである。しかし、特許文献２の技術では、バイアス電圧発生回路および可変電流源を制御する専用の電源ラインを設けて、全てのトランジスタの駆動能力を制限するものである。すなわち、特許文献２の技術では、バイアス電圧発生回路および可変電流源という特殊な回路を使用する。さらに、特許文献２の技術では、バイアス電圧発生回路のバイアス電圧を印加して可変電流源によって全トランジスタの電流を制御するための専用の電源ラインを使用する。そのため、専用の電源ラインを設けるためのレイアウト構成が通常の機能セルを組み合わせる配置配線以外に必要となり、これまでのスタンダードセルとは全く異なった回路構成、レイアウトが必要となる。このように、特許文献２の技術では、特殊な回路とレイアウト構成を備えて、全トランジスタ、すなわち全機能セルの駆動能力を一括して低減するものである。そのため、特許文献２の技術では、特定の機能セルや特定のバッファを指定してピンポイントで、設計時の駆動能力に対し、製造後の特性バラツキにより、過剰となった駆動能力を低減したり、不足となった駆動能力を増強したりする変更ができない。
【００１１】
本発明は、かかる課題に鑑みてなされたものである。本発明は、特性バラツキによる駆動能力を適正化でき、特殊な回路やレイアウト構成が不要なスタンダードセルおよび半導体集積装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のスタンダードセルは、スタンダードセルにおいて、内部出力信号を受信して出力信号を駆動する駆動能力を含み、外部からの駆動能力選択信号に基づいて駆動能力を変更する駆動能力可変手段を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、特性バラツキによる駆動能力を適正化できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態のスタンダードセルの構成例を示したブロック図である。
【図２】本発明の第１の実施形態のスタンダードセルを搭載した半導体集積装置の構成例を示したブロック図である。
【図３】本発明の第１の実施形態のスタンダードセルを搭載した他の半導体集積装置の構成例を示したブロック図である。
【図４】本発明の第１の実施形態のスタンダードセルを搭載した他の半導体集積装置の構成例を示したブロック図である。
【図５】本発明の第２の実施形態のスタンダードセルの回路例を示したブロック図である。
【図６】本発明の第３の実施形態のスタンダードセルの回路例を示したブロック図である。
【図７】本発明の第３の実施形態のスタンダードセルの他の回路例を示したブロック図である。
【図８】本発明の第４の実施形態のスタンダードセルの回路例を示したブロック図である。
【図９】半導体プロセスにおける特性バラツキを示したグラフである。
【発明を実施するための形態】
【００１５】
以下に、本発明の実施形態について図面を参照して詳細に説明する。
（第１の実施形態）
本発明の第１の実施形態について説明する。図１に本発明の第１の実施形態のスタンダードセルの構成例を示したブロック図である。図１を参照して、本実施形態のスタンダードセル１００の構成と動作について説明する。
【００１６】
スタンダードセル１００は、駆動能力可変手段１０と論理回路２０を備える。駆動能力可変手段１０は、バッファ回路１１、駆動能力選択回路１２を備える。バッファ回路１１は、バッファ１１−１、バッファ１１−２、・・・バッファ１１−ｍ（ｍは、３以上の整数とする）を備える。各バッファのそれぞれの出力は、スタンダードセル１００の出力として統合される。なお、各バッファのそれぞれの駆動能力は同一であってもよいし、異なっていてもよい。また、バッファ回路１１が備えるバッファの数は、２つ以上であればよい。
【００１７】
論理回路２０は、入力信号１から入力信号ｎ（ｎは、２以上の整数とする）が入力されてスタンダードセル１００の論理機能を構成する論理回路である。駆動能力選択回路１２には、前段の論理回路２０の内部出力信号が入力されて後段のバッファ回路１１に出力される。その際に、駆動能力選択回路１２は、駆動能力選択信号に基づいて、出力信号を出力する出力バッファを選択する。出力バッファに選択されたバッファは、論理回路２０からの内部出力信号を出力信号として出力する。なお、出力バッファには、バッファ回路１１の１つのバッファが選択されてもよいし、複数のバッファが組み合わされてもよい。
【００１８】
したがって、バッファ回路１１の出力は、駆動能力選択信号に基づいて選択された単数のバッファの駆動能力、あるいは複数のバッファの駆動能力が組み合わされた駆動能力を用いて、スタンダードセル１００の出力信号として出力される。このとき、駆動能力選択信号は、前述の製造プロセスに起因する特性バラツキにより過剰となった駆動能力を、バッファ回路１１の備えるバッファを選択することで低減し、適正な駆動能力とすることができる。また、駆動能力選択信号は、製造プロセスに起因する特性バラツキにより不足となった駆動能力を、バッファ回路１１の備えるバッファを選択することで増強し、適正な駆動能力とすることができる。そのため、スタンダードセル１００は、適正な駆動能力で出力信号を出力するので、過剰な駆動能力による消費電力の増加やノイズ発生を抑制し、不足な駆動能力による動作不安定を軽減することができる。
【００１９】
図２は、本実施形態のスタンダードセル１００を搭載した半導体集積装置１の構成例を示したブロック図である。図２を参照して、本実施形態の半導体集積装置１の構成と動作について説明する。
【００２０】
半導体集積装置１は、図１で説明したスタンダードセル１００＃１、スタンダードセル１００＃２、・・・、スタンダードセル１００＃ｐ−１（ｐは、４以上の整数とする）、スタンダードセル１００＃ｐと外部端子１０１を備える。なお、各スタンダードセル１００の論理回路の図示は省略する。外部端子１０１には、駆動能力選択信号が入力され、各スタンダードセル１００に入力される。したがって、各スタンダードセル１００は、図１で説明したと同様に、駆動能力を選択して変更することができる。
【００２１】
そのため、半導体集積装置１の製造後のテスト結果、例えばＡＣ（Alternate Current）スキャンテストなどでの実動作周波数テストの結果に基づいて、駆動能力を最適化することができる。すなわち、半導体集積装置１の製造後の実トランジスタの特性に合わせた駆動能力を設定することができる。
【００２２】
図３は、本実施形態のスタンダードセル１００を搭載した半導体集積装置２の構成例を示したブロック図である。図２を参照して、本実施形態の半導体集積装置２の構成と動作について説明する。
【００２３】
半導体集積装置２は、図１で説明したスタンダードセル１００＃１、スタンダードセル１００＃２、・・・、スタンダードセル１００＃ｐ−１（ｐは、４以上の整数とする）、スタンダードセル１００＃ｐを備える。なお、各スタンダードセル１００の論理回路の図示は省略する。
【００２４】
半導体集積装置２は、駆動能力設定回路２０１を備える。駆動能力設定回路２０１は、駆動能力を選択するための設定が保持され、保持された設定に基づいて駆動能力選択信号が各スタンダードセル１００に入力される。したがって、各スタンダードセル１００は、図１で説明したと同様に、駆動能力選択信号に基づいて駆動能力を選択して変更することができる。
【００２５】
そのため、半導体集積装置２の製造後のテスト結果、例えばＡＣスキャンテストなどでの実動作周波数テストの結果に基づいて、駆動能力設定回路２０１には、駆動能力を最適化するための設定が保持される。駆動能力設定回路２０１は、製造後にプログラム可能な半導体集積装置内のＲＡＭやレジスタ、ヒューズ等の記憶素子であっても構わない。すなわち、駆動能力設定回路２０１は、半導体集積装置２の製造後の実トランジスタの特性に合わせた駆動能力を選択するための設定を保持できるものであればよい。
【００２６】
図４は、本実施形態のスタンダードセル１００を搭載した半導体集積装置の他の構成例を示したブロック図である。図４を参照して、本実施形態の半導体集積装置３の構成と動作について説明する。
【００２７】
半導体集積装置３は、図２で説明した半導体集積装置１と同様に、図１で説明したスタンダードセル１００＃１、スタンダードセル１００＃２、・・・、スタンダードセル１００＃ｐ−１、スタンダードセル１００＃ｐを備える。半導体集積装置３は、外部端子３０１、・・・、外部端子３０ｑ（ｑは、２以上の整数とする）を備える。なお、各スタンダードセル１００の論理回路の図示は省略する。
【００２８】
各スタンダードセル１００は、ｑ個のスタンダードセルブロック３１、・・・、スタンダードセルブロック３ｑに分けられる。外部端子３０１から外部端子３０ｑには、駆動能力選択信号１から駆動能力選択信号ｑがそれぞれ入力され、ｑ個の各スタンダードセルブロックのスタンダードセル１００に入力される。したがって、各スタンダードセルブロックの各スタンダードセル１００のそれぞれの駆動能力は、図１で説明したと同様に、各スタンダードセルブロックに対応する駆動能力選択信号に基づいて選択され変更される。
【００２９】
そのため、半導体集積装置３の製造後のテスト結果、例えばＡＣスキャンテストなどでの実動作周波数テストの結果に基づいて、駆動能力を最適化することができる。すなわち、半導体集積装置３の製造後の実トランジスタの特性に合わせた駆動能力を設定することができる。また、半導体集積装置３では、各スタンダードセルブロックのスタンダードセル１００ごとで駆動能力を設定することができるので、例えば、データ伝送やクロック分配などの機能ごとでのきめ細かい駆動能力を調整することができる。また、各スタンダードセルブロックを半導体集積装置３のエリアごとに分けておけば、各エリアでの実トランジスタの特性のバラツキに対応した駆動能力の設定を行うこともできる。
【００３０】
このように、本実施形態のスタンダードセルは、駆動能力選択信号に基づいて、駆動能力選択回路がバッファ回路の備えるバッファを出力バッファとして選択することで、出力信号を駆動する駆動能力を変更する駆動能力可変手段を備える。そのため、本実施形態のスタンダードセルごとで、出力信号の駆動能力を適正化することができる。さらに、本実施形態のスタンダードセルを搭載した半導体集積装置においても、各スタンダードセルの駆動能力可変機能を用いることで、半導体集積装置の消費電力を低減し、ノイズの発生を抑制することができる。また、本実施形態のスタンダードセルおよび同セルを搭載した半導体集積装置では、不足となった駆動能力が増強されて適正な駆動能力とされるので、駆動能力不足による動作不安定を軽減することができる。
【００３１】
以上、本実施形態のスタンダードセルは、特性バラツキによる駆動能力を適正化することができる。また、本スタンダードセルを搭載した半導体集積装置においても、同様に駆動能力を適正化することができる。さらに、本実施形態のスタンダードセルは、特許文献２のバイアス回路や可変電流源などの特殊な回路やレイアウト構成を備える必要がなく、上述の駆動能力可変手段を追加して備えればよい。すなわち、駆動能力可変手段を備えたスタンダードセルを搭載することで、半導体集積装置の製造後の特性バラツキに適合した駆動能力を選択することができる。そのため、本発明は、半導体集積装置の消費電力を低減することができ、過剰な駆動能力によるノイズの増加を抑制することができる。また、半導体集積装置の駆動能力不足による動作不安定を軽減することができる。さらに、駆動能力可変手段を備えたスタンダードセルをライブラリに登録しておくことで、これまでのスタンダードセルによる半導体集積装置の設計手法を適用することができる。
【００３２】
なお、本実施形態のスタンダードセルの論理回路は、ｎ本の入力信号を備えるものとして説明した。しかし、論理回路の入力信号の本数はｎ本に限定されない。あるいは論理回路の入力信号は無くてもよい。すなわち、リング発振回路として発信信号を出力し、駆動能力選択信号に基づいて選択された出力バッファを経由して出力するものでもよい。
【００３３】
また、本実施形態の各スタンダードセルが担う機能は、特に明示して説明していない。本実施形態の各スタンダードセルが担う機能は、同一の機能を備えてもよいし、それぞれ異なる機能を備えてもよい。すなわち、本実施形態の各スタンダードセルの内部出力信号が外部からの駆動能力選択信号に基づいて駆動能力が選択された出力信号として出力されるものであればよい。例えば、本実施形態のスタンダードセルは、メモリセルアレイから読み出されたデータ信号を分配する機能セルでもよい。また、本実施形態のスタンダードセルは、所定の論理機能、例えば入力されたデータ信号に基づいてＣＲＣ（Cyclic Redundancy Check）のコードを発生して出力する機能セルでもよい。
【００３４】
また、本実施形態の駆動能力設定回路は、駆動能力選択信号を１つ出力するものとして説明した。しかし、駆動能力設定回路の駆動能力選択信号の出力は２つ以上でもよい。例えば、図４で示した複数のスタンダードセルブロックごとに、駆動能力設定回路の駆動能力選択信号は出力されてもよい。その際、駆動能力設定回路には、各スタンダードセルブロックの、例えばエリアごとの実トランジスタの特性に対応した駆動能力選択信号を出力するための設定がそれぞれ保持されていればよい。
（第２の実施形態）
本発明の第２の実施形態について説明する。図５は、本発明の第２の実施形態のスタンダードセル２００の回路例を示したブロック図である。図５を参照して、本実施形態のスタンダードセル２００の構成と動作について説明する。なお、図１で示した論理回路は図示せず、入力信号を伝達する機能として略する。
【００３５】
スタンダードセル２００は、図１における駆動能力選択回路とバッファ回路の具体例である。スタンダードセル２００は、インバータ２１１、インバータ２１２、インバータ２１３を備える。インバータ２１２の出力側には、トランスファーゲート２１４が備えられる。ここで、インバータ２１１とインバータ２１２は、同一の駆動能力を備える。
【００３６】
図５において、駆動能力選択信号がハイレベル“論理値１”のとき、トランスファーゲート２１４はオフとなる。そのため、インバータ２１２の出力がトランスファーゲート２１４によって抑制され、スタンダードセル２００の出力信号はインバータ２１１のみで駆動される。
【００３７】
一方、駆動能力選択信号がローレベル“論理値０”のとき、トランスファーゲート２１４は、オンとなる。そのため、インバータ２１２の出力はトランスファーゲート２１４を通過できるので、スタンダードセル２００の出力信号はインバータ２１１とインバータ２１２の両方で駆動される。
【００３８】
このように、駆動能力選択信号に基づいて、スタンダードセル２００は、１倍の駆動能力、または２倍の駆動能力のインバータとして使用することができる。
【００３９】
以上、本実施形態のスタンダードセル２００は、駆動能力選択信号に基づいて駆動能力を適正化することができる。そのため、本実施形態のスタンダードセルおよび本スタンダードセルを搭載した半導体集積装置は、第１の実施形態と同様の効果を得ることができる。
【００４０】
なお、本実施形態では、出力信号を駆動するインバータの駆動能力は同一として説明した。しかし、本実施形態では、駆動能力は同一でなくてもよい。すなわち、駆動能力選択信号に基づいて、選択された出力バッファの駆動能力が加算されればよい。
（第３の実施形態）
本発明の第３の実施形態について説明する。図６は、本発明の第３の実施形態のスタンダードセル３００の回路例を示したブロック図である。図６を参照して、本実施形態のスタンダードセル３００の構成と動作について説明する。なお、図１で示した論理回路は図示せず、入力信号を伝達する機能として略する。
【００４１】
スタンダードセル３００は、図１における駆動能力選択回路とバッファ回路の、第２の実施形態とは別の具体例である。スタンダードセル３００は、インバータ３１１、インバータ３１２、インバータ３１３を備える。インバータ３１２の電源部分とＧＮＤ部分には、ｐ型トランジスタ３１４とｎ型トランジスタ３１５が備えられる。ここで、インバータ３１１とインバータ３１２は、同一の駆動能力を備える。
【００４２】
図６において、駆動能力選択信号がハイレベル“論理値１”のとき、ｐ型トランジスタ３１４と、インバータ３１３を経由したｎ型トランジスタ３１５は、それぞれオフとなる。そのため、インバータ３１２への電源供給が抑制されるので、インバータ３１２は機能せず、スタンダードセル３００の出力信号はインバータ３１１のみで駆動される。
【００４３】
一方、駆動能力選択信号がローレベル“論理値０”のとき、ｐ型トランジスタ３１４と、インバータ３１３を経由したｎ型トランジスタ３１５は、それぞれオンとなる。そのため、インバータ３１２は機能するので、スタンダードセル３００の出力信号はインバータ３１１とインバータ３１２の両方で駆動される。
【００４４】
このように、駆動能力選択信号に基づいて、スタンダードセル３００は、１倍の駆動能力、または２倍の駆動能力のインバータとして使用することができる。なお、インバータ３１１と３１２の駆動能力は同一であってもよいし、異なっていてもよい。各インバータの駆動能力が異なるときは、スタンダードセル３００は、インバータ３１１のみの駆動能力とするか、インバータ３１１と３１２の駆動能力を合わせた駆動能力とするかの変更ができる。
【００４５】
図７は、スタンダードセル３００の他の回路例を示したブロック図である。図７を参照して、スタンダードセル４００の構成と動作について説明する。
【００４６】
スタンダードセル４００は、図６におけるインバータ３１１とインバータ３１２の駆動能力が相違する回路例である。
【００４７】
スタンダードセル４００は、インバータ４１１、インバータ４１２、インバータ４１３、インバータ４１６、インバータ４１７を備える。インバータ４１２の電源部分とＧＮＤ部分には、ｐ型トランジスタ４１４とｎ型トランジスタ４１５が備えられる。インバータ４１６の電源部分とＧＮＤ部分には、ｐ型トランジスタ４１８とｎ型トランジスタ４１９が備えられる。ここで、インバータ４１３とインバータ４１７は、同一の駆動能力を備える。インバータ４１６は２倍の駆動能力、インバータ４１２は４倍の駆動能力、インバータ４１１は６倍の駆動能力をそれぞれ備える。なお、駆動能力の倍数については後述する。
【００４８】
図９に示したグラフの負荷容量条件で遅延値０．２５ｎｓ以下で駆動するには、ワーストケースでは、駆動能力を１２倍にする必要がある。しかし、ティピカルケースでは８倍、ベストケースでは６倍の駆動能力でも問題ないことは、前述した通りである。そのため、基準とする駆動能力を備える基準インバータを構成する各トランジスタのチャネル幅に対して、例えば、インバータ４１６を構成する各トランジスタのチャネル幅は、２倍に設計される。そのため、インバータ４１６は、基準インバータの２倍の駆動能力を備える。同様に、インバータ４１２および４１１は、それぞれ基準インバータの４倍および６倍の駆動能力を備える。
【００４９】
スタンダードセル４００を搭載した半導体集積装置の製造後の実トランジスタの特性がワーストケースであれば、駆動能力選択信号１、２をローレベル“論理０”としてスタンダードセル４００は、駆動能力１２倍のインバータとして使用できる。また、実トランジスタの特性がティピカルケースであれば、駆動能力選択信号１はハイレベル“論理１”、駆動能力選択信号２はローレベル“論理０”とする。それによって、スタンダードセル４００は、駆動能力８倍のインバータとして使用できる。同様にベストケースであれば、駆動能力選択信号１、２をハイレベル“論理１”として、スタンダードセル４００は、駆動能力６倍のインバータとして使用できる。
【００５０】
以上、本実施形態のスタンダードセル３００および４００は、駆動能力選択信号に基づいて駆動能力を適正化することができる。そのため、本実施形態のスタンダードセルおよび本スタンダードセルを搭載した半導体集積装置は、これまでの実施形態と同様の効果を得ることができる。さらに、本実施形態のスタンダードセルは、駆動能力選択信号に基づいて選択された出力バッファ以外のバッファの電源供給を抑制する。そのため、本実施形態のスタンダードセルおよび本スタンダードセルを搭載した半導体集積装置は、さらに消費電力を低減することができる。
【００５１】
なお、本実施形態のスタンダードセル４００では、インバータの駆動能力を６倍、４倍、２倍として説明した。しかし、インバータの駆動能力は、６倍、４倍、２倍に限定されない。すなわち、バッファ回路が備える各バッファの駆動能力は、適用される半導体プロセスや負荷条件に基づいて設定され、各バッファの組み合せが設定されればよい。
【００５２】
また、本実施形態で示した図９の同一負荷に対する駆動能力と遅延時間の値を示したグラフは、半導体プロセスのワーストケース、ティピカルケースおよびベストケースの例として示したものである。本発明の半導体プロセスの同一負荷に対する駆動能力と遅延時間の値は、このグラフで示されたものに限定されない。
（第４の実施形態）
本発明の第４の実施形態について説明する。図８は、本発明の第４の実施形態のスタンダードセル５００の回路例を示したブロック図である。図８を参照して、本実施形態のスタンダードセル５００の構成と動作について説明する。なお、図１で示した論理回路は図示せず、入力信号を伝達する機能として略する。
【００５３】
スタンダードセル５００は、図１における駆動能力選択回路とバッファ回路のさらに別の具体例である。スタンダードセル５００は、バッファ５１１、論理ゲート５１２、論理ゲート５１３を備える。論理ゲート５１２は、駆動能力選択信号がハイレベル“論理値１”のとき、入力信号の論理値に関わらずハイレベル“論理値１”を出力する。論理ゲート５１２は、駆動能力選択信号がローレベル“論理値０”のとき、入力信号の論理値を反転した論理値を出力する。論理ゲート５１３は、２入力のＮＯＲ回路である。すなわち、論理ゲート５１３は、駆動能力選択信号がハイレベル“論理値１”のとき、入力信号の論理値に関わらずローレベル“論理値０”を出力する。論理ゲート５１３は、駆動能力選択信号がローレベル“論理値０”のとき、入力信号の論理値を反転した論理値を出力する。
【００５４】
バッファ５１１の出力線には、電源側にｐ型トランジスタ５１４と、ＧＮＤ側にはｎ型トランジスタ５１５がそれぞれ接続される。論理ゲート５１２の出力はｐ型トランジスタ５１４のゲートに入力される。論理ゲート５１３の出力はｎ型トランジスタ５１５のゲートに入力される。
【００５５】
図８において、駆動能力選択信号がハイレベル“論理値１”のとき、論理ゲート５１２の出力が論理値１、論理ゲート５１３の出力が論理値０となるため、ｐ型トランジスタ５１４およびｎ型トランジスタ５１５はそれぞれオフとなる。そのため、ｐ型トランジスタ５１４とｎ型トランジスタ５１５の接続ポイントのインピーダンスがハイインピーダンスとなって、スタンダードセル５００の出力信号はバッファ５１１のみで駆動される。
【００５６】
一方、駆動能力選択信号がローレベル“論理値０”のとき、ｐ型トランジスタ５１４およびｎ型トランジスタ５１５は、入力信号が論理ゲート５１２、５１３で反転されて出力された論理値を、さらに反転するインバータとして動作する。そのため、スタンダードセル５００の出力信号はバッファ５１１と、論理ゲート５１２、５１３、ｐ型トランジスタ５１４とｎ型トランジスタ５１５で形成されたバッファの両方で駆動される。
【００５７】
このように、駆動能力選択信号に基づいて、スタンダードセル５００は、駆動能力を変更して使用することができる。
【００５８】
以上、本実施形態のスタンダードセル５００は、駆動能力選択信号に基づいて駆動能力を適正化することができる。そのため、本実施形態のスタンダードセルおよび同セルを搭載した半導体集積装置は、これまでの実施形態と同様の効果を得ることができる。さらに、本実施形態のスタンダードセルは、駆動能力選択信号に基づいて選択された出力バッファ以外のバッファをハイインピーダンス状態とする。そのため、本実施形態のスタンダードセルおよび本スタンダードセルを搭載した半導体集積装置は、第３の実施形態と同様に、さらに消費電力を低減することができる。
【００５９】
なお、本願発明は、上述の各実施形態に限定されるものではなく、本願発明の要旨を逸脱しない範囲で種々変更、変形して実施することができる。
【００６０】
例えば、各実施形態で説明したスタンダードセルは、それぞれ混在して半導体集積装置に搭載されてもよい。混在して搭載されても、各スタンダードセルの駆動能力可変手段の駆動能力は、駆動能力選択信号に基づいて適正な駆動能力に設定される。
【符号の説明】
【００６１】
１、２、３    半導体集積装置
１０    駆動能力可変手段
１１    バッファ回路
１１−１、１１−２、１１−ｍ、５１１    バッファ
１２    駆動能力選択回路
２０    論理回路
３１、３ｑ  スタンダードセルブロック
１００、１００＃１、１００＃２、１００＃ｐ−１、１００＃ｐ、２００、３００、４００、５００    スタンダードセル
１０１、３０１、３０ｑ    外部端子
２０１    駆動能力設定回路
２１１、２１２、２１３、３１１、３１２、３１３、４１１、４１２、４１３、４１６、４１７    インバータ
２１４    トランスファーゲート
３１４、４１４、４１８、５１４    ｐ型トランジスタ
３１５、４１５、４１９、５１５    ｎ型トランジスタ
５１２、５１３    論理ゲート
【図１】
2016178198.tif 000003
【図２】
2016178198.tif 000004
【図３】
2016178198.tif 000005
【図４】
2016178198.tif 000006
【図５】
2016178198.tif 000007
【図６】
2016178198.tif 000008
【図７】
2016178198.tif 000009
【図８】
2016178198.tif 000010
【図９】
2016178198.tif 000011