(57)【要約】      （修正有）【課題】メモリサイズを小さくしてメモリコストを低減し、ソフトエラー及びラッチアップを防止することができ、スタンバイ電流を小さくし、より低い低電圧動作を実現するＳＲＡＭ等の半導体記憶装置を提供する。【解決手段】２つの接続点Ｐ１，Ｐ２で互いに反転するデータを保持するラッチを構成する２個のＴＦＴ型ＭＯＳトランジスタＱ１Ｔ，Ｑ２Ｔ及び２個のＭＯＳトランジスタＱ３，Ｑ４と、ワードラインＷＬの電圧に応じてビットラインＢＬ、／ＢＬに接続するアクセスＭＯＳトランジスタＱ５、Ｑ６と、第１の接続点Ｐ１と所定の電源電圧との間に設けられた第１のキャパシタＣ１と、第２の接続点Ｐ２と電源電圧との間に設けられた第２のキャパシタＣ２とを備えたキャパシタ記憶型半導体記憶装置である。２個のＭＯＳトランジスタＱ３，Ｑ４並びに第１及び第２のアクセスＭＯＳトランジスタＱ５，Ｑ６はリセスゲート型ＭＯＳトランジスタで構成される。【選択図】図２
2016184676.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の接続点で互いに反転するデータを保持するラッチを構成する２個のＴＦＴ（Thin Film Transistor）型ＰチャネルＭＯＳトランジスタ及び２個のバルクのＮチャネルＭＯＳトランジスタと、
ワードラインの電圧に応じて上記第１の接続点を第１のビットラインに接続するか否かを切り換えるバルクの第１のアクセスＭＯＳトランジスタと、
上記ワードラインの電圧に応じて上記第２の接続点を第２のビットラインに接続するか否かを切り換えるバルクの第２のアクセスＭＯＳトランジスタと、
上記第１の接続点と所定の電源電圧との間に設けられた第１のキャパシタと、
上記第２の接続点と上記電源電圧との間に設けられた第２のキャパシタとを備えたキャパシタ記憶型半導体記憶装置であって、
上記２個のバルクのＮチャネルＭＯＳトランジスタ及び上記第１及び第２のアクセスＭＯＳトランジスタは、リセスゲート型ＭＯＳトランジスタで構成されたことを特徴とする半導体記憶装置。
【請求項２】
第１及び第２の接続点で互いに反転するデータを保持するラッチを構成する２個のＴＦＴ（Thin Film Transistor）型ＰチャネルＭＯＳトランジスタ及び２個のＴＦＴ型ＮチャネルＭＯＳトランジスタと、
ワードラインの電圧に応じて上記第１の接続点を第１のビットラインに接続するか否かを切り換えるバルクの第１のアクセスＭＯＳトランジスタと、
上記ワードラインの電圧に応じて上記第２の接続点を第２のビットラインに接続するか否かを切り換えるバルクの第２のアクセスＭＯＳトランジスタと、
上記第１の接続点と所定の電源電圧との間に設けられた第１のキャパシタと、
上記第２の接続点と上記電源電圧との間に設けられた第２のキャパシタとを備えたキャパシタ記憶型半導体記憶装置であって、
上記４個のＴＦＴ型ＭＯＳトランジスタはそれぞれ垂直型のＴＦＴ型ＭＯＳトランジスタであって、第１及び第２のＰチャネルＭＯＳトランジスタと第１及び第２のＮチャンネルＭＯＳトランジスタとを含み、
上記第１のＰチャネルＭＯＳトランジスタと上記第１のＮチャネルＭＯＳトランジスタは同一のゲートを有して第１のインバータを構成し、
上記第２のＰチャネルＭＯＳトランジスタと上記第２のＮチャネルＭＯＳトランジスタは同一のゲートを有して第２のインバータを構成したことを特徴とする半導体記憶装置。
【請求項３】
第１及び第２の接続点で互いに反転するデータを保持する２個のＴＦＴ（Thin Film Transistor）型ＰチャネルＭＯＳトランジスタと、
ワードラインの電圧に応じて上記第１の接続点を第１のビットラインに接続するか否かを切り換えるバルクの第１のアクセスＭＯＳトランジスタと、
上記ワードラインの電圧に応じて上記第２の接続点を第２のビットラインに接続するか否かを切り換えるバルクの第２のアクセスＭＯＳトランジスタと、
上記第１の接続点と所定の電源電圧との間に設けられた第１のキャパシタと、
上記第２の接続点と上記電源電圧との間に設けられた第２のキャパシタとを備えたキャパシタ記憶型半導体記憶装置であって、
上記第１及び第２のアクセスＭＯＳトランジスタはリーク機能を有し、
上記第１のアクセスＭＯＳトランジスタは上記第２の接続点の電圧に応じて上記リーク機能により制御され、
上記第２のアクセスＭＯＳトランジスタは上記第１の接続点の電圧に応じて上記リーク機能により制御されることを特徴とする半導体記憶装置。
【請求項４】
上記第１及び第２のアクセスＭＯＳトランジスタは、ＳＯＩ（Silicon On Insulator）構造を有しかつそれぞれバックゲート制御端子を有し、
上記第２の接続点と上記第１のＭＯＳトランジスタのバックゲート制御端子との間に設けられた第３のキャパシタと、
上記第１の接続点と上記第２のＭＯＳトランジスタのバックゲート制御端子との間に設けられた第４のキャパシタとをさらに備えたことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
上記第１及び第２のアクセスＭＯＳトランジスタは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造、もしくは所定のゲート構造を有し、
上記第１及び第２のアクセスＭＯＳトランジスタはそれぞれサブゲートを有し、
上記第２の接続点は上記第１のアクセスＭＯＳトランジスタのサブゲートに接続され、
上記第１の接続点は上記第２のアクセスＭＯＳトランジスタのサブゲートに接続されたことを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
上記第１及び第２のキャパシタはそれぞれ、ハフニウム酸化膜又はジルコニウム酸化膜を１対の金属膜で挟設することにより構成されたことを特徴とする請求項１〜５のうちのいずれか１つに記載の半導体記憶装置。
【請求項７】
第１及び第２の接続点で互いに反転するデータを保持する第１及び第２のＴＦＴ（Thin Film Transistor）型ＰチャネルＭＯＳトランジスタと、
ワードラインの電圧に応じて上記第１の接続点を第１のビットラインに接続するか否かを切り換えるバルクの第１のアクセスＭＯＳトランジスタと、
上記ワードラインの電圧に応じて上記第２の接続点を第２のビットラインに接続するか否かを切り換えるバルクの第２のアクセスＭＯＳトランジスタとを備えたキャパシタ記憶型半導体記憶装置であって、
上記第１のＴＦＴ型ＰチャネルＭＯＳトランジスタは上記第１の接続点と所定の電源電圧との間に設けられた第１のキャパシタを一体的に備え、
上記第２のＴＦＴ型ＰチャネルＭＯＳトランジスタは上記第２の接続点と上記電源電圧との間に設けられた第２のキャパシタを一体的に備えたことを特徴とする半導体記憶装置。
【請求項８】
上記第１及び第２のアクセスＭＯＳトランジスタはリーク機能を有し、
上記第１のアクセスＭＯＳトランジスタは上記第２の接続点の電圧に応じて上記リーク機能により制御され、
上記第２のアクセスＭＯＳトランジスタは上記第１の接続点の電圧に応じて上記リーク機能により制御されることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
上記第１及び第２のアクセスＭＯＳトランジスタは、ＳＯＩ（Silicon On Insulator）構造を有しかつそれぞれバックゲート制御端子を有し、
上記第２の接続点と上記第１のＭＯＳトランジスタのバックゲート制御端子との間に設けられた第３のキャパシタと、
上記第１の接続点と上記第２のＭＯＳトランジスタのバックゲート制御端子との間に設けられた第４のキャパシタとをさらに備えたことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
上記第１及び第２のアクセスＭＯＳトランジスタは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造、もしくは所定のゲート構造を有し、
上記第１及び第２のアクセスＭＯＳトランジスタはそれぞれサブゲートを有し、
上記第２の接続点は上記第１のアクセスＭＯＳトランジスタのサブゲートに接続され、
上記第１の接続点は上記第２のアクセスＭＯＳトランジスタのサブゲートに接続されたことを特徴とする請求項８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＳＲＡＭ（Static Random Access Memory）等の揮発性半導体記憶装置などの半導体記憶装置に関する。
【背景技術】
【０００２】
揮発性半導体記憶装置であるＳＲＡＭは、記憶保持のために内部回路を動作させる必要のない揮発性ＲＡＭと定義できる。一般に、記憶を保持する手段としてフリップフロップを使用するもので、ＲＡＭの基本形である。記憶保持のためにリフレッシュ動作が必要なＲＡＭであるＤＲＡＭ（Dynamic Random Access Memory)が登場したことにより、区別するため「Static」という修飾詞が加えられたものである。フリップフロップを実現する回路素子として使用されるのは、トランジスタのほかに、抵抗素子（可変抵抗素子を含む）、キャパシタなどの受動素子である。ただし、定義から考えれば、必ずしもフリップフロップ動作しなくても、トランジスタと受動素子で構成された回路的手段で記憶するデバイスであって、リフレッシュ動作が不要ならばＳＲＡＭと考えられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−０１６５８１号公報
【特許文献２】特開２０１３−１７２０９０号公報
【特許文献３】特開２０１４−１３８１４１号公報
【特許文献４】特開２０１４−１７５６４７号公報
【特許文献５】国際公開第２０１１／０２４９５６号パンフレット
【特許文献６】国際公開第２０１１／１０８７６８号パンフレット
【特許文献７】特開２００４−１５３０３７号公報（図４４）
【特許文献８】特開２００５−０１２１０９号公報（図１２）
【非特許文献】
【０００４】
【非特許文献１】木原雄治ほか，「ＤＲＡＭ技術を使用した新型ＳＲＡＭ」，電子通信情報学会論文誌，Ｃ，エレクロニクス，Ｊ８９−Ｃ（１０），ｐｐ．７２５−７３４，２００６年１０月１日
【非特許文献２】木原雄治ほか，「ソフトエラー対策としてのＳｕｐｅｒＳＲＡＭ技術」，電子通信情報学会論文誌，Ｃ，エレクロニクス，Ｊ９０−Ｃ（４），ｐｐ．３７８−３８９，２００７年４月１日
【非特許文献３】M. Yamaoka et al., "SRAM Circuit With Expanded Operating Margin and Reduced Stand-By Leakage Using Thin-BOX FD-SOI Transistors," IEEE Journal of Solid-state Circuits, Vol. 41, No. 11, pp.2366-2372, November 2006
【非特許文献４】M. Yamada et al., "Soft Error Improvement of Dynamic RAM with Hi-C structure,", Technical Digest of International Electron Devices Meeting 1980, pp.578-581, 1980
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１は従来技術に係るＳＲＡＭのメモリセルの３つの種類の構成例を示す回路図である。図１に示すように、ＳＲＡＭは、図１（ａ）に示すＣＭＯＳ型ＳＲＡＭと、図１（ｂ）に示すＴＦＴ負荷型ＳＲＡＭと、図１（ｃ）に示す高抵抗型ＳＲＡＭとに分類される（例えば、特許文献１〜４，非特許文献１〜２参照）。以下、これらについて説明する。
【０００６】
（１）ＣＭＯＳ型ＳＲＡＭ（図１（ａ））
ＣＭＯＳ型メモリセルを用いたＳＲＡＭは、ビットラインＢＬ，／ＢＬ及びワードラインＷＬの間において、接続点Ｐ１，Ｐ２で互いに反転するデータを保持するラッチを構成する４つのＭＯＳトランジスタＱ１０１〜Ｑ１０４と、２つのアクセスＭＯＳトランジスタＱ１０５，Ｑ１０６とを備えて構成される。ＣＭＯＳプロセスを最も有効に使用するメモリデバイスである。メモリセルが周辺回路と同じＣＭＯＳで構成されているため、メモリセルに特有の構造は不要である上、特性的にも優れている。このため、ＣＭＯＳプロセスが登場した時代から用いられている古い技術である。一方で、バルクトランジスタ数は、Ｐチャネルトランジスタ：２、Ｎチャネルトランジスタ：４で合計６であり、２種類のトランジスタの分離も必要ということでメモリセルサイズが大きく、コストが高くなるという問題を持っている。ＣＭＯＳ型メモリセルの特性面で優位な点は低電圧動作電圧特性と低スタンバイ電流特性である。
【０００７】
（２）高抵抗負荷型ＳＲＡＭ（図１（ｂ））
高抵抗負荷型ＳＲＡＭは負荷を高抵抗素子ＨＲ１，ＨＲ２で構成したものであり、高抵抗は不純物濃度を抑制したポリシリコンでできている。バルクトランジスタの数はＮチャネルトランジスタが４個で分離領域不要ということからメモリセルサイズを小さくできるので、コストは抑えられる方向にあるが、安定的なフリップフロップ動作特性を得るには、アクセスゲートに使用しているＮチャネルトランジスタに対しインバータに使用しているＮチャネルトランジスタのディメンジョンを３倍程度に設定する必要があるため、構造にもよるが、実際にはＣＭＯＳ型ＳＲＡＭと比べて２割程度の面積差となる。
【０００８】
（３）ＴＦＴ負荷型ＳＲＡＭ（図１（ｃ））
ＴＦＴ負荷型ＳＲＡＭはＴＦＴ（Thin Film Transistor）というポリシリコンでトランジスタ動作を実現したＴＦＴ型ＭＯＳトランジスタＱ１０１Ｔ，Ｑ１０２Ｔを負荷としており、スタンバイ電流を高抵抗に対して抑制するために開発されたものである。ポリシリコンでできたトランジスタであるので、オンオフ比ではバルクトランジスタには及ばないが、高抵抗ポリシリコン技術との組み合せで、スタンバイ電流はＣＭＯＳ型に匹敵する程度の値に抑制することができる。
【０００９】
単体のＬＰ（Low Power）ＳＲＡＭでは、上記の３種類のメモリセルが技術の推移とともに使用されてきた。ＣＭＯＳ型ＳＲＡＭの特性的優位点は、低電圧動作特性と低スタンバイ電流特性であるが、電源電圧が高い時代にはその優位性が発揮できなかった。電源電圧が５Ｖあるいは３Ｖにおいては、ＣＭＯＳ型ＳＲＡＭ以外のメモリセルでも十分動作するため、問題とならなかった。ＣＭＯＳ型ＳＲＡＭのスタンバイ電流特性は高抵抗負荷型に比べて優位であったのは確かであるが、高抵抗の抵抗値を大きくすることでそれなりに抑制可能であったため、価格と特性の兼ね合いで両者が並存した。市場では価格の問題があり、高抵抗負荷型が優位であった。この様な状況が暫く続いたが、微細化が進み、これに伴う低電圧化が進んできたことで、ＳＲＡＭにおける技術も変化が起こった。１．８Ｖ以下の低電圧においては、動作特性がＮチャネルトランジスタだけで決まる高抵抗負荷型、ＴＦＴ負荷型ＳＲＡＭでは低電圧での動作が困難となった。このため、低電圧動作特性の優れたＣＭＯＳ型がメモリセルとして残ることになった。現在でも小容量の単体ＳＲＡＭにおいてはＴＦＴ負荷型ＳＲＡＭのものも生産されている。
【００１０】
基本的に高速ＳＲＡＭもメモリセルの種類ということではＬＰＳＲＡＭと同じであるが、メモリセルを決める場合の観点が若干異なる。高速化という観点ではメモリセルサイズの小さい高抵抗負荷型ＳＲＡＭの方が有利である。この理由は、メモリセルアレー内と周辺部の配線長が抑えられるからである。また、低スタンバイ電流を求められることも少ないため、ＣＭＯＳ型ＳＲＡＭの特徴も発揮することができなかった。このため、かつては高速ＳＲＡＭにおいては高抵抗負荷型ＳＲＡＭを用いるのが普通であった。しかし、低電圧動作特性が重要であるとことは高速ＳＲＡＭも同様となった。これは高速化と動作電流の低減化のため、最先端の微細化技術を適用していったためである。微細化を進めるにはメモリセルにかける電源電圧は抑制しなければならない。このため最近は低電圧動作に強いＣＭＯＳ型ＳＲＡＭを採用している。内蔵ＳＲＡＭにおいては、ロジック回路で用いるＣＭＯＳをそのまま用いるというのが原則であるため、一貫してＣＭＯＳ型ＳＲＡＭを使用している。
【００１１】
従って、従来技術に係るＳＲＡＭにおける課題は以下の通りである。
（１）メモリセルサイズが比較的大きく、メモリコストも高くなる。
（２）放射線によってソフトエラー及びラッチアップが発生する。
（３）スタンバイ電流が比較的大きい。
（４）より低い低電圧動作が望まれる。
【００１２】
本発明の目的は以上の問題点を解決し、従来技術に比較してメモリサイズを小さくしてメモリコストを低減し、ソフトエラー及びラッチアップを防止することができ、スタンバイ電流を小さくし、より低い低電圧動作を実現できる揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
第１の発明に係る半導体記憶装置は、
第１及び第２の接続点で互いに反転するデータを保持するラッチを構成する２個のＴＦＴ（Thin Film Transistor）型ＰチャネルＭＯＳトランジスタ及び２個のバルクのＮチャネルＭＯＳトランジスタと、
ワードラインの電圧に応じて上記第１の接続点を第１のビットラインに接続するか否かを切り換えるバルクの第１のアクセスＭＯＳトランジスタと、
上記ワードラインの電圧に応じて上記第２の接続点を第２のビットラインに接続するか否かを切り換えるバルクの第２のアクセスＭＯＳトランジスタと、
上記第１の接続点と所定の電源電圧との間に設けられた第１のキャパシタと、
上記第２の接続点と上記電源電圧との間に設けられた第２のキャパシタとを備えたキャパシタ記憶型半導体記憶装置であって、
上記２個のバルクのＮチャネルＭＯＳトランジスタ及び上記第１及び第２のアクセスＭＯＳトランジスタは、リセスゲート型ＭＯＳトランジスタで構成されたことを特徴とする。
【００１４】
第２の発明に係る半導体記憶装置は、
第１及び第２の接続点で互いに反転するデータを保持するラッチを構成する２個のＴＦＴ（Thin Film Transistor）型ＰチャネルＭＯＳトランジスタ及び２個のＴＦＴ型ＮチャネルＭＯＳトランジスタと、
ワードラインの電圧に応じて上記第１の接続点を第１のビットラインに接続するか否かを切り換えるバルクの第１のアクセスＭＯＳトランジスタと、
上記ワードラインの電圧に応じて上記第２の接続点を第２のビットラインに接続するか否かを切り換えるバルクの第２のアクセスＭＯＳトランジスタと、
上記第１の接続点と所定の電源電圧との間に設けられた第１のキャパシタと、
上記第２の接続点と上記電源電圧との間に設けられた第２のキャパシタとを備えたキャパシタ記憶型半導体記憶装置であって、
上記４個のＴＦＴ型ＭＯＳトランジスタはそれぞれ垂直型のＴＦＴ型ＭＯＳトランジスタであって、第１及び第２のＰチャネルＭＯＳトランジスタと第１及び第２のＮチャンネルＭＯＳトランジスタとを含み、
上記第１のＰチャネルＭＯＳトランジスタと上記第１のＮチャネルＭＯＳトランジスタは同一のゲートを有して第１のインバータを構成し、
上記第２のＰチャネルＭＯＳトランジスタと上記第２のＮチャネルＭＯＳトランジスタは同一のゲートを有して第２のインバータを構成したことを特徴とする。
【００１５】
第３の発明に係る半導体記憶装置は、
第１及び第２の接続点で互いに反転するデータを保持する２個のＴＦＴ（Thin Film Transistor）型ＰチャネルＭＯＳトランジスタと、
ワードラインの電圧に応じて上記第１の接続点を第１のビットラインに接続するか否かを切り換えるバルクの第１のアクセスＭＯＳトランジスタと、
上記ワードラインの電圧に応じて上記第２の接続点を第２のビットラインに接続するか否かを切り換えるバルクの第２のアクセスＭＯＳトランジスタと、
上記第１の接続点と所定の電源電圧との間に設けられた第１のキャパシタと、
上記第２の接続点と上記電源電圧との間に設けられた第２のキャパシタとを備えたキャパシタ記憶型半導体記憶装置であって、
上記第１及び第２のアクセスＭＯＳトランジスタはリーク機能を有し、
上記第１のアクセスＭＯＳトランジスタは上記第２の接続点の電圧に応じて上記リーク機能により制御され、
上記第２のアクセスＭＯＳトランジスタは上記第１の接続点の電圧に応じて上記リーク機能により制御されることを特徴とする。
【００１６】
上記半導体記憶装置において、上記第１及び第２のアクセスＭＯＳトランジスタは、ＳＯＩ（Silicon On Insulator）構造を有しかつそれぞれバックゲート制御端子を有し、
上記第２の接続点と上記第１のＭＯＳトランジスタのバックゲート制御端子との間に設けられた第３のキャパシタと、
上記第１の接続点と上記第２のＭＯＳトランジスタのバックゲート制御端子との間に設けられた第４のキャパシタとをさらに備えたことを特徴とする。
【００１７】
また、上記半導体記憶装置において、上記第１及び第２のアクセスＭＯＳトランジスタは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造、もしくは所定のゲート構造を有し、
上記第１及び第２のアクセスＭＯＳトランジスタはそれぞれサブゲートを有し、
上記第２の接続点は上記第１のアクセスＭＯＳトランジスタのサブゲートに接続され、
上記第１の接続点は上記第２のアクセスＭＯＳトランジスタのサブゲートに接続されたことを特徴とする。
【００１８】
さらに、上記半導体記憶装置において、上記第１及び第２のキャパシタはそれぞれ、ハフニウム酸化膜又はジルコニウム酸化膜を１対の金属膜で挟設することにより構成されたことを特徴とする。
【００１９】
第４の発明に係る半導体記憶装置は、
第１及び第２の接続点で互いに反転するデータを保持する第１及び第２のＴＦＴ（Thin Film Transistor）型ＰチャネルＭＯＳトランジスタと、
ワードラインの電圧に応じて上記第１の接続点を第１のビットラインに接続するか否かを切り換えるバルクの第１のアクセスＭＯＳトランジスタと、
上記ワードラインの電圧に応じて上記第２の接続点を第２のビットラインに接続するか否かを切り換えるバルクの第２のアクセスＭＯＳトランジスタとを備えたキャパシタ記憶型半導体記憶装置であって、
上記第１のＴＦＴ型ＰチャネルＭＯＳトランジスタは上記第１の接続点と所定の電源電圧との間に設けられた第１のキャパシタを一体的に備え、
上記第２のＴＦＴ型ＰチャネルＭＯＳトランジスタは上記第２の接続点と上記電源電圧との間に設けられた第２のキャパシタを一体的に備えたことを特徴とする。
【００２０】
上記半導体記憶装置において、上記第１及び第２のアクセスＭＯＳトランジスタはリーク機能を有し、
上記第１のアクセスＭＯＳトランジスタは上記第２の接続点の電圧に応じて上記リーク機能により制御され、
上記第２のアクセスＭＯＳトランジスタは上記第１の接続点の電圧に応じて上記リーク機能により制御されることを特徴とする。
【００２１】
また、上記半導体記憶装置において、上記第１及び第２のアクセスＭＯＳトランジスタは、ＳＯＩ（Silicon On Insulator）構造を有しかつそれぞれバックゲート制御端子を有し、
上記第２の接続点と上記第１のＭＯＳトランジスタのバックゲート制御端子との間に設けられた第３のキャパシタと、
上記第１の接続点と上記第２のＭＯＳトランジスタのバックゲート制御端子との間に設けられた第４のキャパシタとをさらに備えたことを特徴とする。
【００２２】
さらに、上記半導体記憶装置において、上記第１及び第２のアクセスＭＯＳトランジスタは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造、もしくは所定のゲート構造を有し、
上記第１及び第２のアクセスＭＯＳトランジスタはそれぞれサブゲートを有し、
上記第２の接続点は上記第１のアクセスＭＯＳトランジスタのサブゲートに接続され、
上記第１の接続点は上記第２のアクセスＭＯＳトランジスタのサブゲートに接続されたことを特徴とする。
【発明の効果】
【００２３】
従って、本発明に係る半導体記憶装置によれば、従来技術に比較してメモリサイズを小さくしてメモリコストを低減し、ソフトエラー及びラッチアップを防止することができ、スタンバイ電流を小さくし、より低い低電圧動作を実現できる。
【図面の簡単な説明】
【００２４】
【図１】従来技術に係るＳＲＡＭのメモリセルの３つの種類の構成例を示す回路図である。
【図２】本発明の実施形態１に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。
【図３】図２のキャパシタ記憶型ＳＲＡＭの一部の構造を示す縦断面図である。
【図４】本発明の実施形態２に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。
【図５】図４のキャパシタ記憶型ＳＲＡＭの一部の構造を示す縦断面図である。
【図６】本発明の実施形態３に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。
【図７】図６のキャパシタ記憶型ＳＲＡＭにおいて用いるＳＯＩ（Silicon On Insulator）型アクセスＭＯＳトランジスタＱ５Ｌ，Ｑ６Ｌの構造を示す縦断面図である。
【図８】本発明の実施形態４に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。
【図９Ａ】図８のキャパシタ記憶型ＳＲＡＭにおいて用いるアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの構造例１であって、図９ＢのＡ−Ａ’線の縦断面図である。
【図９Ｂ】図９ＡのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの平面図である。
【図１０Ａ】図８のキャパシタ記憶型ＳＲＡＭにおいて用いるアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの構造例２であって、図１０ＢのＢ−Ｂ’線の縦断面図である。
【図１０Ｂ】図１０ＡのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの平面図である。
【図１１Ａ】図８のキャパシタ記憶型ＳＲＡＭにおいて用いるアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの構造例３であって、図１１ＢのＣ−Ｃ’線の縦断面図である。
【図１１Ｂ】図１１ＡのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの平面図である。
【図１２Ａ】図８のキャパシタ記憶型ＳＲＡＭにおいて用いるアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの構造例４であって、図１０ＢのＤ−Ｄ’線の縦断面図である。
【図１２Ｂ】図１２ＡのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの平面図である。
【図１３】本発明の実施形態５に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。
【図１４】図１３のキャパシタ記憶型ＳＲＡＭにおいて用いる大容量キャパシタを有するＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃの構造例１を示す縦断面図である。
【図１５Ａ】図１３のキャパシタ記憶型ＳＲＡＭにおいて用いる大容量キャパシタを有するＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃの構造例２を示す縦断面図である。
【図１５Ｂ】図１５Ａの大容量キャパシタを有するＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃの基本構成を示す縦断面図である。
【図１６】図１３のキャパシタ記憶型ＳＲＡＭの一部の構造例１を示す縦断面図である。
【図１７】図１３のキャパシタ記憶型ＳＲＡＭの一部の構造例２を示す縦断面図である。
【図１８】本発明の実施形態６に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。
【図１９】本発明の実施形態７に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。
【図２０】本発明の実施形態８に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。
【発明を実施するための形態】
【００２５】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２６】
実施形態１．
図２は本発明の実施形態１に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。また、図３は図２のキャパシタ記憶型ＳＲＡＭの一部の構造を示す縦断面図である。
【００２７】
図２において、実施形態１に係るキャパシタ記憶型ＳＲＡＭは、ビットラインＢＬ，／ＢＬ及びワードラインＷＬの間において、ラッチを構成する４つのＭＯＳトランジスタＱ１Ｔ，Ｑ２Ｔ，Ｑ３，Ｑ４と、２つのＮチャネルアクセスＭＯＳトランジスタＱ５，Ｑ６とを備えて構成される。ここで、ＭＯＳトランジスタＱ１Ｔ，Ｑ２ＴはＴＦＴ型ＰチャネルＭＯＳトランジスタで構成され、他の４つのＭＯＳトランジスタＱ３〜Ｑ６はリセスゲート型Ｎチャネルバルクトランジスタ（例えば、特許文献５参照）で構成される。リセスゲートは、ＭＯＳトランジスタの半導体層構造においてゲート電極を受け入れるためにリセスを形成してその中にゲート電極を形成することで、電流キャパシタ記憶型ＳＲＡＭを構成したことを特徴としている。
【００２８】
また、図３において、キャパシタＣ１は例えば酸化ハフニウム（又は酸化ジルコニウム）にてなる絶縁膜１０を電極膜１１，１２により挟設することで構成され、キャパシタＣ２は例えば酸化ハフニウム（又は酸化ジルコニウム）にてなる絶縁膜２０を電極膜２１，２２により挟設することで構成される。
【００２９】
図２において、ビットラインＢＬはアクセスＭＯＳトランジスタＱ５のドレイン及びソースを介して接続点Ｐ１に接続される。また、ビットライン／ＢＬはアクセスＭＯＳトランジスタＱ６のドレイン及びソースを介して接続点Ｐ２に接続される。また、ワードラインＷＬはアクセスＭＯＳトランジスタＱ５，Ｑ６の各ゲートに接続される。接続点Ｐ１はキャパシタＣ１を介して電源電圧Ｖｄｄ／２に接続されるとともに、ＭＯＳトランジスタＱ１Ｔ，Ｑ３の各ドレイン、並びにＭＯＳトランジスタＱ２Ｔ，Ｑ４の各ゲートに接続される。接続点Ｐ２はキャパシタＣ２を介して電源電圧Ｖｄｄ／２に接続されるとともに、ＭＯＳトランジスタＱ２Ｔ，Ｑ４の各ドレイン、並びにＭＯＳトランジスタＱ１Ｔ，Ｑ３の各ゲートに接続される。また、ＭＯＳトランジスタＱ１Ｔ，Ｑ２Ｔの各ソースは電源電圧Ｖｄｄに接続され、ＭＯＳトランジスタＱ３，Ｑ４の各ソースは接地される。
【００３０】
以上のように構成されたキャパシタ記憶型ＳＲＡＭにおいて、ＭＯＳトランジスタＱ１Ｔ，Ｑ３により第１のインバータを構成し、ＭＯＳトランジスタＱ２Ｔ，Ｑ４により第２のインバータを構成し、これら第１及び第２のインバータが互いに逆方向で並列であってループ形状に接続することで、接続点Ｐ１，Ｐ２で互いに反転する１ビットのデータを保持するラッチを構成する。ここで、例えば、ＭＯＳトランジスタＱ１Ｔ，Ｑ４がオンであってＭＯＳトランジスタＱ２Ｔ，Ｑ３がオフであるときに、接続点Ｐ１にハイレベル電圧が誘起されてキャパシタＣ１に記憶保持され、接続点Ｐ２にローレベル電圧が誘起される。アクセスＭＯＳトランジスタＱ５は接続点Ｐ１をワードラインＷＬの電圧に応じてビットラインＢＬに接続するか否かを選択的に切り替える。また、アクセスＭＯＳトランジスタＱ６は接続点Ｐ２をワードラインＷＬの電圧に応じてビットライン／ＢＬに接続するか否かを選択的に切り替える。
【００３１】
ここで、ビットラインＢＬは電源電圧Ｖｄｄによりプリチャージされ、キャパシタＣ１及びＭＯＳトランジスタＱ１Ｔ，Ｑ３、もしくはキャパシタＣ２及びＭＯＳトランジスタＱ２Ｔ，Ｑ４により駆動されて０〜Ｖｄｄ（例えば１Ｖ）の間で変化する。ワードラインＷＬは高電圧Ｖｐｐにより駆動され、Ｖｋｋ（例えば−０．５Ｖ）〜Ｖｐｐ（例えば２Ｖ）の間で変化する。これにより、低電圧動作で高速動作を実現している。
【００３２】
図３において、図２のキャパシタ記憶型ＳＲＡＭは、半導体基板１上に積層形成された複数の絶縁膜２〜８において形成される。アクセスＭＯＳトランジスタＱ５，Ｑ６はそれぞれ、半導体基板１内のドレイン領域ＲＤ、リセス型ゲート領域ＲＧ、ソース領域ＲＳにより形成される。ＭＯＳトランジスタＱ５のドレイン領域ＲＤはビア導体８３を介して微と尾ラインＢＬに接続され、ＭＯＳトランジスタＱ６のドレイン領域はビア導体８６を介してビットライン／ＢＬに接続される。また、ＭＯＳトランジスタＱ５のリセス型ゲート領域ＲＧはゲート電極を構成するコンタクト導体９３に接続され、ＭＯＳトランジスタＱ６のリセス型ゲート領域ＲＧはゲート電極を構成するコンタクト導体９４に接続される。さらに、ＭＯＳトランジスタＱ５のソース領域ＲＳはビア導体８４を介してＭＯＳトランジスタＱ１のコンタクト導体ＤＢに接続され、ＭＯＳトランジスタＱ６のソース領域ＲＳはビア導体８５を介してＭＯＳトランジスタＱ２のコンタクト導体ＤＢに接続される。
【００３３】
ＭＯＳトランジスタＱ１は、絶縁膜４の層において形成されたコンタクト導体ＤＢと、絶縁膜５の層において並置形成されたソース領域ＴＤ、ＴＦＴ型Ｐチャネル領域ＴＣ及びドレイン領域ＴＤと、絶縁膜５の層において形成されたゲート領域ＴＧとを備えて垂直型のＴＦＴ型ＭＯＳトランジスタＱ１を構成する。当該ＭＯＳトランジスタＱ１のゲート領域ＴＧは絶縁膜６の層において形成されたビア導体８１を介してコンタクト導体９１に接続され、コンタクト導体９１はキャパシタＣ１の電極膜１１に接続される。また、ＭＯＳトランジスタＱ２は、絶縁膜４の層において形成されたコンタクト導体ＤＢと、絶縁膜５の層において並置形成されたソース領域ＴＤ、ＴＦＴ型Ｐチャネル領域ＴＣ及びドレイン領域ＴＤと、絶縁膜５の層において形成されたゲート領域ＴＧとを備えて垂直型のＴＦＴ型ＭＯＳトランジスタＱ２を構成する。当該ＭＯＳトランジスタＱ２のゲート領域ＴＧは絶縁膜６の層において形成されたビア導体８２を介してコンタクト導体９２に接続され、コンタクト導体９２はキャパシタＣ２の電極膜２１に接続される。
【００３４】
図２のＭＯＳトランジスタＱ１，Ｑ２については、垂直型のＴＦＴ型ＰチャネルＭＯＳトランジスタで構成しているが、本発明はこれに限らず、ゲート領域ＴＧ、ソース領域ＴＳ及びドレイン領域ＴＤが横方向に並置形成される通常の水平型のＴＦＴ型ＰチャネルＭＯＳトランジスタで構成してもよい。
【００３５】
以上のように構成された実施形態１に係るキャパシタ記憶型ＳＲＡＭによれば、２個のＴＦＴ型ＰチャネルＭＯＳトランジスタＱ１Ｔ，Ｑ２Ｔと、４個のリセスゲート型ＭＯＳトランジスタＱ３〜Ｑ６と、２個のキャパシタＣ１，Ｃ２とを用いて構成することで、アドバンスプロセスを用いてキャパシタ記憶型ＳＲＡＭを形成でき、従来技術に比較して低電圧動作で高速動作を実現できる。
【００３６】
実施形態２．
図４は本発明の実施形態２に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。また、図５は図４のキャパシタ記憶型ＳＲＡＭの一部の構造を示す縦断面図である。
【００３７】
実施形態２に係るキャパシタ記憶型ＳＲＡＭは、図４に示すように、図１の実施形態１に係るキャパシタ記憶型ＳＲＡＭに比較して以下の点が異なる。
（１）図１のバルクのＭＯＳトランジスタＱ３，Ｑ４に代えてそれぞれ、ＴＦＴ型ＮチャネルＭＯＳトランジスタＱ３Ｔ，Ｑ４Ｔを備えた。
（２）ＴＦＴ型ＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔを、図５の１つの同一ゲート領域ＴＧを有する垂直型の一体化ＴＦＴ型ＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔで構成した。
（３）ＴＦＴ型ＭＯＳトランジスタＱ２Ｔ，Ｑ４Ｔを、図５の１つの同一ゲート領域ＴＧを有する垂直型の一体化ＴＦＴ型ＭＯＳトランジスタＱ２Ｔ，Ｑ４Ｔで構成した。
【００３８】
図５において、ＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔにより第１のインバータを構成し、ＭＯＳトランジスタＱ２Ｔ，Ｑ４Ｔにより第２のインバータを構成する。また、アクセスＭＯＳトランジスタＱ５、Ｑ６は、それぞれ半導体基板１に並置形成されたドレイン領域ＢＤ、埋め込み型ゲート領域ＢＧ及びソース領域ＢＳとにより埋め込みゲート型ＭＯＳトランジスタ（例えば、特許文献６参照）を構成する。なお、各ゲート領域ＢＧ上には埋め込みための絶縁膜ＢＩが形成される。ＭＯＳトランジスタＱ５のソース領域ＢＳは絶縁膜２，３の層に形成されたビア導体８４を介してＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔのコンタクト導体ＴＤに接続される。また、ＭＯＳトランジスタＱ６のソース領域ＢＳは絶縁膜２，３の層に形成されたビア導体８５を介してＭＯＳトランジスタＱ２Ｔ，Ｑ４Ｔのコンタクト導体ＴＤに接続される。
【００３９】
ＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔは、
（１）絶縁膜５の層において並置形成されたＮチャネル領域ＴＣＮ、ゲート領域ＴＧ及びＰチャネル領域ＴＣＰと、
（２）絶縁膜６の層において並置形成されたＭＯＳトランジスタＱ１Ｔのソース領域ＴＳ１、ＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔの同一のゲート領域ＴＧ及びＭＯＳトランジスタＱ３Ｔのソース領域ＴＳ３と、
により１つの同一ゲート領域ＴＧを有する垂直型の一体化ＴＦＴ型ＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔを構成する。ここで、ＭＯＳトランジスタＱ１ＴはＰチャンネルＭＯＳトランジスタであり、ＭＯＳトランジスタＱ３ＴはＮチャネルＭＯＳトランジスタである。
【００４０】
ＭＯＳトランジスタＱ２Ｔ，Ｑ４Ｔは、
（１）絶縁膜５の層において並置形成されたＮチャネル領域ＴＣＮ、ゲート領域ＴＧ及びＰチャネル領域ＴＣＰと、
（２）絶縁膜６の層において並置形成されたＭＯＳトランジスタＱ２Ｔのソース領域ＴＳ１、ＭＯＳトランジスタＱ２Ｔ，Ｑ４Ｔの同一のゲート領域ＴＧ及びＭＯＳトランジスタＱ４Ｔのソース領域ＴＳ３と、
により１つの同一ゲート領域ＴＧを有する垂直型の一体化ＴＦＴ型ＭＯＳトランジスタＱ２Ｔ，Ｑ４Ｔを構成する。ここで、ＭＯＳトランジスタＱ２ＴはＰチャンネルＭＯＳトランジスタであり、ＭＯＳトランジスタＱ４ＴはＮチャネルＭＯＳトランジスタである。
【００４１】
なお、ＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔのゲート領域ＴＧは、ビア導体８１を介してキャパシタＣ１の電極膜１１に接続される。ＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔのゲート領域はそのコンタクト導体ＤＢと、ビア導体８７と、コンタクト導体９２を介して、ＭＯＳトランジスタＱ２Ｔ，Ｑ４Ｔのゲート領域ＴＧ及びキャパシタＣ２の電極膜２１に接続される。
【００４２】
さらに、図５において、キャパシタＣ１は実施形態１と同様に、例えば酸化ハフニウム（又は酸化ジルコニウム）にてなる絶縁膜１０を電極膜１１，１２により挟設することで構成され、キャパシタＣ２は実施形態１と同様に、例えば酸化ハフニウム（又は酸化ジルコニウム）にてなる絶縁膜２０を金属膜２１，２２により挟設することで構成される。
【００４３】
以上のように構成された実施形態２に係るキャパシタ記憶型ＳＲＡＭによれば、各対で同一のゲート領域ＴＧを有し、２対の垂直型の一体化ＴＦＴ型ＭＯＳトランジスタ（Ｑ１Ｔ，Ｑ３Ｔ；Ｑ２Ｔ，Ｑ４Ｔ）と、２個の埋め込みゲート型アクセスＭＯＳトランジスタＱ５〜Ｑ６と、２個のキャパシタＣ１，Ｃ２とを用いて構成することで、従来技術に比較して高いデータ保持力を有し、大幅に小さいメモリサイズを有するキャパシタ記憶型ＳＲＡＭを実現できる。
【００４４】
実施形態３．
図６は本発明の実施形態３に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。また、図７は図６のキャパシタ記憶型ＳＲＡＭにおいて用いるＳＯＩ（Silicon On Insulator）型アクセスＭＯＳトランジスタＱ５Ｌ，Ｑ６Ｌの構造を示す縦断面図である。
【００４５】
図６において、実施形態３に係るキャパシタ記憶型ＳＲＡＭは、図２の実施形態１に係るキャパシタ記憶型ＳＲＡＭに比較して以下の点が異なる。
（１）アクセスＭＯＳトランジスタＱ５に代えて、バックゲート制御端子ＬＴを有するバルクのリーク型ＭＯＳトランジスタＱ５Ｌを備えた。
（２）ＭＯＳトランジスタＱ３に代えて、キャパシタＣ３を備え、キャパシタＣ３の一端を接続点Ｐ２に接続し、キャパシタＣ３の他端をリーク型ＭＯＳトランジスタＱ５Ｌのバックゲート制御端子ＬＴに接続した。
（３）アクセスＭＯＳトランジスタＱ６に代えて、バックゲート制御端子ＬＴを有するバルクのリーク型ＭＯＳトランジスタＱ６Ｌを備えた。
（４）ＭＯＳトランジスタＱ４に代えて、キャパシタＣ４を備え、キャパシタＣ４の一端を接続点Ｐ１に接続し、キャパシタＣ４の他端をリーク型ＭＯＳトランジスタＱ６Ｌのバックゲート制御端子ＬＴに接続した。
【００４６】
図７において、リーク型ＭＯＳトランジスタＱ５Ｌ，Ｑ６Ｌは、
（１）半導体基板１において並置形成されたソース領域ＬＳ、チャネル領域ＬＣ及びドレイン領域ＬＤと、
（２）チャネル領域ＬＣ上に形成されたゲートＬＧと、
を備え、ＳＴＩ（Shallow Trench Isolation）構造を有するＳＯＩ（Silicon On Insulator）型ＭＯＳトランジスタ（例えば、非特許文献３参照）で構成される。ここで、ソース領域ＬＳ、チャネル領域ＬＣ及びドレイン領域ＬＤの半導体基板１内の下側に、薄い埋め込み酸化膜ＬＢＯを介してＰ＋不純物領域ＬＰが形成され、当該Ｐ＋不純物領域ＬＰはウェルコンタクトＬＷを介してバックゲート制御端子ＬＴに接続される。
【００４７】
ここで、ＳＯＩは、ＣＭＯＳＬＳＩの高速性・低消費電力化を向上させる技術である。従来の集積回路上のＭＯＳＦＥＴは、素子間分離をＰＮ接合の逆バイアスによって形成するが、寄生ダイオードやサブストレートとの間に浮遊容量が生じ、信号の遅延やサブストレートへのリーク電流が発生していた。この浮遊容量を低減するため、ＭＯＳＦＥＴのチャネルの下に絶縁膜を形成し、浮遊容量を減少させることができる。また、ＳＴＩは素子分離法の１つであり、Ｓｉ表面に異方性エッチングで溝を形成し、そこに酸化膜などの絶縁膜を埋め込み、それをさらに平坦化することで素子を分離する。ＳＴＩは溝の側面を急峻にできるために素子分離領域を狭くできるという効果を有する。
【００４８】
なお、ＴＦＴ型ＭＯＳトランジスタＱ１Ｔ，Ｑ２Ｔは、実施形態１と同様に、垂直型のＴＦＴ型ＭＯＳトランジスタで構成してもよいし、水平型の通常のＴＦＴ型ＭＯＳトランジスタで構成してもよい。
【００４９】
以上のように構成された実施形態３に係るキャパシタ記憶型ＳＲＡＭにおいては、例えばＭＯＳトランジスタＱ１ＴがオンでＭＯＳトランジスタＱ２Ｔがオフであるときに、接続点Ｐ１のハイレベル電圧をキャパシタＣ４を介してＳＯＩ構造を有するアクセスＭＯＳトランジスタＱ６Ｌのバックゲート制御端子ＬＴに印加し、接続点Ｐ２のローレベル電圧をキャパシタＣ３を介してＳＯＩ構造を有するアクセスＭＯＳトランジスタＱ５Ｌのバックゲート制御端子ＬＴに印加し、ビットラインＢＬをスタンバイ時に接地電圧に保持することで、従来技術に比較して高いデータ保持力を有し、大幅に小さいメモリサイズを有するキャパシタ記憶型ＳＲＡＭを実現できる。
【００５０】
実施形態４．
図８は本発明の実施形態４に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。図８において、実施形態４に係るキャパシタ記憶型ＳＲＡＭは、図２の実施形態１に係るキャパシタ記憶型ＳＲＡＭに比較して以下の点が異なる。
（１）アクセスＭＯＳトランジスタＱ５に代えて、サブゲートＬＢを有するバルクのリーク型ＭＯＳトランジスタＱ５Ｍを備えた。
（２）ＭＯＳトランジスタＱ３に代えて、接続点Ｐ２をリーク型ＭＯＳトランジスタＱ５ＭのサブゲートＬＢに接続した。
（３）アクセスＭＯＳトランジスタＱ６に代えて、サブゲートＬＢを有するバルクのリーク型ＭＯＳトランジスタＱ６Ｍを備えた。
（４）ＭＯＳトランジスタＱ４に代えて、接続点Ｐ１をリーク型ＭＯＳトランジスタＱ６ＭのサブゲートＬＢに接続した。
【００５１】
なお、ＴＦＴ型ＭＯＳトランジスタＱ１Ｔ，Ｑ２Ｔは、実施形態１と同様に、垂直型のＴＦＴ型ＭＯＳトランジスタで構成してもよいし、水平型の通常のＴＦＴ型ＭＯＳトランジスタで構成してもよい。また、図８において、キャパシタＣ１は例えば酸化ハフニウム（又は酸化ジルコニウム）にてなる絶縁膜１０を電極膜１１，１２により挟設することで構成され、キャパシタＣ２は例えば酸化ハフニウム（又は酸化ジルコニウム）にてなる絶縁膜２０を金属膜２１，２２により挟設することで構成される。
【００５２】
以下、図８のアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの種々の構造例を示す。
【００５３】
図９Ａは図８のキャパシタ記憶型ＳＲＡＭにおいて用いるアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの構造例１であって、図９ＢのＡ−Ａ’線の縦断面図である。また、図９Ｂは図９ＡのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの平面図である。図９Ａ及び図９Ｂにおいて、アクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍはそれぞれ、半導体基板１内に形成されたＰウェル領域１ＰにおいてゲートＬＧの直下のチャネル領域ＬＣを間にはさんでＮ＋ドレイン領域ＬＤ及びＮ＋ソース領域ＬＳを形成し、Ｎ＋ドレイン領域ＬＤ上にドレインＬＤＤを形成してビットラインＢＬに接続し、Ｎ＋ソース領域ＬＳ上にソースＬＳＳを形成する。さらに、ゲートＬＧの側面のドレイン側に、ソース領域ＬＳを含みかつそれを越えて延在するようにサブゲートＬＢを形成して、いわゆるＦ−ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造である特別なゲート構造を有するリーク型ＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍ（例えば、特許文献７参照）を構成する。なお、図９Ｂ及びそれ以降の図面において、ＬＢＢはサブゲートＬＢのコンタクト導体である。
【００５４】
図１０Ａは図８のキャパシタ記憶型ＳＲＡＭにおいて用いるアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの構造例２であって、図１０ＢのＢ−Ｂ’線の縦断面図である。また、図１０Ｂは図１０ＡのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの平面図である。図１０Ａ及び図１０ＢのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍは、図９Ａ及び図９ＢのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍと比較して、ゲートＬＧの側面のドレイン側に、ソース領域ＬＳを含むがそれを越えないで延在するようにサブゲートＬＢを形成して、いわゆるＦ−ＭＯＮＯＳ構造である特別なゲート構造を有するリーク型ＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍ（例えば、特許文献７参照）を構成することを特徴としている。それ以外の構成は図９Ａ及び図９Ｂと同じである。
【００５５】
図１１Ａは図８のキャパシタ記憶型ＳＲＡＭにおいて用いるアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの構造例３であって、図１１ＢのＣ−Ｃ’線の縦断面図である。また、図１１Ｂは図１１ＡのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの平面図である。図１１Ａ及び図１１ＢのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍは、図９Ａ及び図９Ｂ、もしくは図１０Ａ及び図１０ＢのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍと比較して、ゲートＬＧの下側にサブゲートＬＢを形成して、いわゆるＦ−ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造である特別なゲート構造を有するリーク型ＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍ（例えば、非特許文献４参照）を構成することを特徴としている。それ以外の構成は図９Ａ及び図９Ｂ、もしくは図１０Ａ及び図１０Ｂと同じである。
【００５６】
図１２Ａは図８のキャパシタ記憶型ＳＲＡＭにおいて用いるアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの構造例４であって、図１０ＢのＤ−Ｄ’線の縦断面図である。また、図１２Ｂは図１２ＡのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍの平面図である。図１２Ａ及び図１２ＢのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍは、図９Ａ及び図９Ｂ、もしくは図１０Ａ及び図１０ＢのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍと比較して、ゲートＬＧの上側からゲートＬＧ内に向かってサブゲート幅が狭くなるように延在するサブゲートＬＢを形成して、いわゆるハイパーＳＲＡＭで用いる構造である特別なゲート構造を有するリーク型ＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍ（例えば、特許文献８参照）を構成することを特徴としている。それ以外の構成は図９Ａ及び図９Ｂ、もしくは図１０Ａ及び図１０Ｂと同じである。
【００５７】
以上のように構成された実施形態４に係るキャパシタ記憶型ＳＲＡＭにおいては、例えばＭＯＳトランジスタＱ１ＴがオンでＭＯＳトランジスタＱ２Ｔがオフであるときに、接続点Ｐ１のハイレベル電圧をアクセスＭＯＳトランジスタＱ６ＭのサブゲートＬＢに印加し、接続点Ｐ２のローレベル電圧をアクセスＭＯＳトランジスタＱ５ＭのサブゲートＬＢに印加し、ビットラインＢＬをスタンバイ時に接地電圧に保持する。また、アクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍは、ＭＯＮＯＳ構造（図９Ａ〜図１０Ｂ）、もしくは、ゲートＬＧの上側からゲートＬＧ内に向かって延在するサブゲートＬＢを有する特別なゲート構造（図１１Ａ及び図１１Ｂ）を有する。従って、アクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍはリーク機能を有し、当該リーク機能はラッチにおける接続点Ｐ１，Ｐ２で保持されるメモリレベルで決定される。これにより、従来技術に比較して高いデータ保持力を有し、大幅に小さいメモリサイズを有するキャパシタ記憶型ＳＲＡＭを実現できる。
【００５８】
実施形態５．
図１３は本発明の実施形態５に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。図１３において、実施形態５に係るキャパシタ記憶型ＳＲＡＭは、図６の実施形態３に係るキャパシタ記憶型ＳＲＡＭと比較して以下の点が異なる。
（１）ＴＦＴ型ＭＯＳトランジスタＱ１Ｔに代えて、ＴＦＴ型ＭＯＳトランジスタＱ１ＴとキャパシタＣ１とを一体化して構成された、キャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ１Ｃを備えた。ここで、ＴＦＴ型ＭＯＳトランジスタＱ１Ｃに一体化されるキャパシタは上述のキャパシタＣ１に対応する。
（２）ＴＦＴ型ＭＯＳトランジスタＱ２Ｔに代えて、ＴＦＴ型ＭＯＳトランジスタＱ２ＴとキャパシタＣ２とを一体化して構成された、キャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ２Ｃを備えた。ここで、ＴＦＴ型ＭＯＳトランジスタＱ２Ｃに一体化されるキャパシタは上述のキャパシタＣ２に対応する。
なお、アクセスＭＯＳトランジスタＱ５Ｌ，Ｑ６ＬはＳＯＩ構造を有し、バックゲート制御端子ＬＴを有する。
【００５９】
図１４は図１３のキャパシタ記憶型ＳＲＡＭにおいて用いる大容量キャパシタを有するＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃの構造例１を示す縦断面図である。なお、図１４は模式図であって、絶縁膜２の下側の半導体基板１等の図示を省略している。図１４において、絶縁膜２，３の層において、所定のＰ＋不純物領域を有する半導体材料にてなるドレインＨＤが形成される。絶縁膜４の層において、
（１）導体膜にてなるゲートＨＧ１と、
（２）所定の半導体材料にてなるチャネル領域ＨＣと、
（３）所定幅を有し、導体膜にてなるゲートＨＧ２と、
（４）上記半導体材料にてなるチャネル領域ＨＣと、
（５）導体膜にてなるゲートＨＧ１と、
が並置形成される。ここで、チャネルＨＣを１対のゲートＨＧ１，ＨＧ２により挟設することで比較的大容量のキャパシタを実現できる。さらに、絶縁膜５，６の層においてソースＨＳが形成される。ここで、チャネル領域ＨＣをソースＨＳ及びドレインＨＤで挟むことで垂直型のＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃを構成し、しかも上記キャパシタを一体化することができる。
【００６０】
図１５Ａは図１３のキャパシタ記憶型ＳＲＡＭにおいて用いる大容量キャパシタを有するＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃの構造例２を示す縦断面図である。また、図１５Ｂは図１５Ａの大容量キャパシタを有するＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃの基本構成を示す縦断面図である。なお、図１５Ａ及び図１５Ｂは模式図であって、図１５Ａにおいて絶縁膜２の下側の半導体基板１等の図示を省略している。基本構成を示す図１５Ｂにおいて、縦方向で折り返し形状を有する高誘電体膜７０を、その外側に設けられた導体膜７２と、その内側に設けられた導体膜７１とにより挟むことで大容量のキャパシタを構成することができる。
【００６１】
図１５Ａにおいて、絶縁膜２，３の層において、ドレインＨＤが形成される。また、絶縁膜４，５の層において、チャネル領域ＨＣ、高誘電体領域ＨＨ、ゲート領域ＨＧ、高誘電体領域ＨＨ、ゲート領域ＨＧ、チャネル領域ＨＣが並置形成され、ここで、高誘電体領域ＨＨをチャネル領域ＨＣ及びゲート領域ＨＧにより挟むことで大容量キャパシタを実現する。さらに、絶縁膜７，８の層において、ソース領域ＨＳが形成される。ゲート領域ＨＧの横側のチャネル領域ＨＣをソース領域ＨＳ及びドレインにより挟むことで垂直型のＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃを構成し、しかも上述のように大容量キャパシタが一体化される。ここで、チャネル領域ＨＣの縦方向の長さをより長くすることでキャパシタの容量を増大できる。
【００６２】
図１６は図１３のキャパシタ記憶型ＳＲＡＭの一部の構造例１を示す縦断面図である。図１６の半導体基板１において、ソース領域ＢＳ、ゲートＢＧ、ドレイン領域ＢＤを備え、リーク機能を有する埋め込みゲート型ＭＯＳトランジスタＱ５Ｌが形成される。ここで、ゲートＢＧは半導体基板１の主面の直下の絶縁膜ＢＩの直下に形成され、リークゲートＢＬＧは半導体基板１の主面の上側から絶縁膜ＢＩ及びゲートＢＧの中央部を厚さ方向に貫通しかつ例えばＯＮＯなどの絶縁膜ＢＩＢを介して形成される。ドレイン領域ＢＤはビア導体８３を介してビットラインＢＬに接続され、ソース領域ＢＳはビア導体８４を介してＴＦＴ型ＭＯＳトランジスタＱ１Ｃのドレイン領域ＨＤに接続される。なお、絶縁膜４〜７の層において、図１４又は図１５Ａの構造を有する垂直型のキャパシタ一体ＴＦＴ型ＰチャネルＭＯＳトランジスタＱ１Ｃが同様に形成される。なお、リーク機能を有する埋め込みゲート型ＭＯＳトランジスタＱ６Ｌも図１６のＭＯＳトランジスタＱ５Ｌと同様に形成される。また、図１４又は図１５Ａの構造を有する垂直型のキャパシタ一体ＴＦＴ型ＰチャネルＭＯＳトランジスタＱ２Ｃも図１６のＭＯＳトランジスタＱ１Ｃと同様に形成される。
【００６３】
図１７は図１３のキャパシタ記憶型ＳＲＡＭの一部の構造例２を示す縦断面図である。図１７の構造は、図１６の構造に比較して、リーク機能を有する埋め込みゲート型ＭＯＳトランジスタＱ５ＬのリークゲートＢＬＧ構造のみが異なる。図１７において、リークゲートＢＬＧは半導体基板１の主面の上側から絶縁膜ＢＩ及びゲートＢＧの側面を厚さ方向に延在しかつ例えばＯＮＯなどの絶縁膜ＢＩＢを介して形成される。なお、リーク機能を有する埋め込みゲート型ＭＯＳトランジスタＱ６Ｌも同様に形成される。
【００６４】
以上のように構成された実施形態５に係るキャパシタ記憶型ＳＲＡＭにおいては、例えばＭＯＳトランジスタＱ１ＣがオンでＭＯＳトランジスタＱ２Ｃがオフであるときに、接続点Ｐ１のハイレベル電圧をＳＯＩ構造を有するアクセスＭＯＳトランジスタＱ６Ｌのバックゲート制御端子ＬＴに印加し、接続点Ｐ２のローレベル電圧をＳＯＩ構造を有するアクセスＭＯＳトランジスタＱ５ＬのサブゲートＬＢに印加し、ビットラインＢＬをスタンバイ時に接地電圧に保持する。ここで、ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃは垂直型のキャパシタ一体のＴＦＴ型ＭＯＳトランジスタを構成することで、従来技術に比較して高いデータ保持力を有し、大幅に小さいメモリサイズを有するキャパシタ記憶型ＳＲＡＭを実現できる。
【００６５】
実施形態６．
図１８は本発明の実施形態６に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。図１８において、実施形態６に係るキャパシタ記憶型ＳＲＡＭは、図４の実施形態２に係るキャパシタ記憶型ＳＲＡＭに比較して以下の点が異なる。
（１）ＭＯＳトランジスタＱ１Ｔ及びキャパシタＣ１に代えて、実施形態５に係る垂直型のキャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ１Ｃを備えた。
（２）ＭＯＳトランジスタＱ２Ｔ及びキャパシタＣ２に代えて、実施形態５に係る垂直型のキャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ２Ｃを備えた。
【００６６】
以上のように構成されたキャパシタ記憶型ＳＲＡＭにおいては、２つのバルクのアクセスＭＯＳトランジスタＱ５，Ｑ６を備えて構成され、垂直型のキャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃによりラッチを構成する。これにより、従来技術に比較して高いデータ保持力を有し、大幅に小さいメモリサイズを有するキャパシタ記憶型ＳＲＡＭを実現できる。
【００６７】
実施形態７．
図１９は本発明の実施形態７に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。図１９において、実施形態７に係るキャパシタ記憶型ＳＲＡＭは、図８の実施形態４に係るキャパシタ記憶型ＳＲＡＭに比較して以下の点が異なる。
（１）ＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔ及びキャパシタＣ１に代えて、実施形態５に係る垂直型のキャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ１Ｃを備えた。
（２）ＭＯＳトランジスタＱ２Ｔ，Ｑ４Ｔ及びキャパシタＣ２に代えて、実施形態５に係る垂直型のキャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ２Ｃを備えた。
【００６８】
以上のように構成されたキャパシタ記憶型ＳＲＡＭにおいては、それぞれサブゲートＬＢのリーク機能を有する２つのバルクのアクセスＭＯＳトランジスタＱ５Ｍ，Ｑ６Ｍを備えて構成され、垂直型のキャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃによりラッチを構成する。ここで、例えばＭＯＳトランジスタＱ１ＣがオンでＭＯＳトランジスタＱ２Ｃがオフであるときに、接続点Ｐ１のハイレベル電圧をリーク機能を有するアクセスＭＯＳトランジスタＱ６のサブゲートＬＢに印加し、接続点Ｐ２のローレベル電圧をリーク機能を有するアクセスＭＯＳトランジスタＱ５のサブゲートＬＢに印加し、ビットラインＢＬをスタンバイ時に接地電圧に保持する。これにより、従来技術に比較して高いデータ保持力を有し、大幅に垂直方向の小さいメモリサイズを有するキャパシタ記憶型ＳＲＡＭを実現できる。
【００６９】
実施形態８．
図２０は本発明の実施形態８に係るキャパシタ記憶型ＳＲＡＭの構成例を示す回路図である。図２０において、実施形態８に係るキャパシタ記憶型ＳＲＡＭは、図４の実施形態２に係るキャパシタ記憶型ＳＲＡＭに比較して以下の点が異なる。
（１）ＭＯＳトランジスタＱ１Ｔ，Ｑ３Ｔ及びキャパシタＣ１に代えて、実施形態５に係る垂直型のキャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ１Ｃを備えた。
（２）ＭＯＳトランジスタＱ２Ｔ，Ｑ４Ｔ及びキャパシタＣ２に代えて、実施形態５に係る垂直型のキャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ２Ｃを備えた。
【００７０】
本実施形態では、実施形態６及び７に比較して、アクセスＭＯＳトランジスタＱ５，Ｑ６のリーク電流がＴＦＴ型ＭＯＳトランジスタＱ１Ｔ，Ｑ２Ｔに比較して小さいときは、リーク機能を有するＭＯＳトランジスタを除くことができ、通常のバルクのＭＯＳトランジスタＱ５，Ｑ６を用いることができる。
【００７１】
以上のように構成されたキャパシタ記憶型ＳＲＡＭにおいては、例えばＭＯＳトランジスタＱ１ＣがオンでＭＯＳトランジスタＱ２Ｃがオフであるときに、ＭＯＳトランジスタＱ２Ｃは比較的小さいオフ電流を流し、接続点Ｐ１のハイレベル電圧をアクセスＭＯＳトランジスタＱ６のソースに印加し、接続点Ｐ２のローレベル電圧をアクセスＭＯＳトランジスタＱ５のソースに印加し、ビットラインＢＬをスタンバイ時に接地電圧に保持する。従って、垂直型のキャパシタ一体のＴＦＴ型ＭＯＳトランジスタＱ１Ｃ，Ｑ２Ｃによりラッチを構成し、リーク機能を有するアクセスＭＯＳトランジスタを用いない。これにより、従来技術に比較して高いデータ保持力を有し、大幅に垂直方向の小さいメモリサイズを有するキャパシタ記憶型ＳＲＡＭを実現できる。
【産業上の利用可能性】
【００７２】
以上詳述したように、本発明に係る半導体記憶装置によれば、従来技術に比較してメモリサイズを小さくしてメモリコストを低減し、ソフトエラー及びラッチアップを防止することができ、スタンバイ電流を小さくし、より低い低電圧動作を実現できる。
【符号の説明】
【００７３】
１…半導体基板、
１Ｐ…Ｐウェル領域、
２〜８，１０，２０…絶縁膜、
１１，１２，２１，２２…電極膜、
７０…高誘電体膜、
７１，７２…導体膜、
８１〜８５…ビア導体、
９１〜９４…コンタクト導体、
ＢＣ…チャネル領域、
ＢＤ…ドレイン領域、
ＢＧ…ゲート、
ＢＩ…絶縁膜、
ＢＬＧ…リークゲート、
ＢＳ…ソース領域、
ＢＬ，／ＢＬ…ビットライン、
Ｃ１〜Ｃ４…キャパシタ、
ＤＢ…コンタクト導体、
ＨＣ…チャネル領域、
ＨＤ…ドレイン領域、
ＨＧ，ＨＧ１，ＨＧ２…ゲート領域、
ＨＨ…高誘電体領域、
ＨＳ…ソース領域、
ＨＲ１，ＨＲ２…高抵抗素子、
ＬＢ…サブゲート、
ＬＢＢ…コンタクト導体、
ＬＢＯ…埋め込み酸化膜、
ＬＣ…チャネル領域、
ＬＤ…ドレイン領域、
ＬＧ…ゲート、
ＬＰ…Ｐ＋不純物領域、
ＬＳ…ソース領域、
ＬＷ…ウェルコンタクト、
Ｐ１，Ｐ２…接続点、
Ｑ１Ｔ〜Ｑ４Ｔ…ＴＦＴ型ＭＯＳトランジスタ、
Ｑ１Ｃ，Ｑ２Ｃ…キャパシタ一体型ＭＯＳトランジスタ、
Ｑ５Ｌ，Ｑ６Ｌ，Ｑ５Ｍ，Ｑ６Ｍ…リーク型ＭＯＳトランジスタ、
Ｑ３〜Ｑ６…ＭＯＳトランジスタ、
Ｑ１０１〜Ｑ１１４…ＭＯＳトランジスタ、
ＲＤ…ドレイン領域、
ＲＧ…ゲート領域、
ＲＳ…ソース領域、
ＴＣ…チャネル領域、
ＴＣＮ…Ｎチャネル領域、
ＴＣＰ…Ｐチャネル領域、
ＴＤ…ドレイン領域、
ＴＧ…ゲート領域、
ＴＳ１〜ＴＳ４…ソース領域、
ＷＬ…ワードライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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