(57)【要約】      （修正有）【課題】高集積なスピントランジスタメモリを提供する。【解決手段】メモリ素子１０は、ソース１４ａ及びドレイン１４ｂと、ソース１４ａ及びドレイン１４ｂとの間のチャネル１４ｃからなる半導体層１２の部分の上方に設けられたゲート１８と、チャネル１４ｃとゲート１６との間に設けられたゲート絶縁膜１６と、ソース１４ａ及びドレイン１４ｂ上にそれぞれ設けられた強磁性層を含むソース電極２０ａ及びドレイン電極２０ｂと、備えている。ソース電極２０ａ及びドレイン電極２０ｂはそれぞれ、磁化の向きが可変の磁化自由層２２ａ及び磁化自由層２２ｂを備えている。磁化自由層２２ａとソース１４ａとの間に非磁性層２１ａが設けられ、磁化自由層２２ｂとドレイン１４ｂとの間に非磁性層２１ｂが設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層に設けられた第１導電型の第１乃至第３半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体層の上方に設けられた第１ゲートと、
前記第２半導体領域と前記第３半導体領域との間の前記半導体層の上方に設けられた第２ゲートと、
前記第１乃至第３半導体領域上にそれぞれ設けられた第１乃至第３強磁性層と、
を備えたスピントランジスタメモリ。
【請求項２】
前記第１乃至第３強磁性層は磁化の方向が可変であり、前記第１乃至第３強磁性層のうちの１つの強磁性層は、他の強磁性層よりも体積が大きくかつ磁化が所定の方向である請求項１記載のスピントランジスタメモリ。
【請求項３】
前記第１乃至第３強磁性層のうちの１つの強磁性層は磁化が所定の方向に固着され、他の強磁性層は磁化の方向が可変である請求項１記載のスピントランジスタメモリ。
【請求項４】
前記第１強磁性層と前記第１半導体領域との間、前記第２強磁性層と前記第２半導体領域との間、および前記第３強磁性層と前記第３半導体領域との間にそれぞれ設けられた非磁性層を更に備えている請求項１乃至３のいずれかに記載のスピントランジスタメモリ。
【請求項５】
半導体層に設けられた第１導電型の第１乃至第ｎ（ｎ≧４）半導体領域と、
前記第ｉ（ｉ＝１，・・・，ｎ−１）半導体領域と前記第ｉ＋１半導体領域との間の前記半導体層の上方に設けられた第ｉゲートと、
前記第ｉ（ｉ＝１，・・・，ｎ）半導体領域上に設けられた第ｉ強磁性層と、
を有するセルストリングを少なくとも１つ備え、
前記第１乃至第ｎ強磁性層は磁化の方向が可変であり、前記第１乃至第ｎ強磁性層のうちの１つの強磁性層は他の強磁性層よりも体積が大きくかつ磁化が所定の方向であるスピントランジスタメモリ。
【請求項６】
半導体層に設けられた第１導電型の第１乃至第ｎ（ｎ≧４）半導体領域と、
前記第ｉ（ｉ＝１，・・・，ｎ−１）半導体領域と前記第ｉ＋１半導体領域との間の前記半導体層の上方に設けられた第ｉゲートと、
前記第ｉ（ｉ＝１，・・・，ｎ）半導体領域上に設けられた第ｉ強磁性層と、
を有するセルストリングを少なくとも１つ備え、
前記第１乃至第ｎ強磁性層のうちの１つの強磁性層は磁化が所定の方向に固着され、他の強磁性層は磁化の方向が可変であるスピントランジスタメモリ。
【請求項７】
前記第１乃至第ｎ強磁性層のうちの前記１つの強磁性層が第ｋ（１≦ｋ≦ｎ−１）強磁性層であって、前記第ｋ＋１強磁性層から第ｎ強磁性層までの各強磁性層の磁化方向が前記第ｋ強磁性層の磁化方向に対して平行および反平行のうちいずれであるかに応じて、当該各強磁性層の磁化方向を０または１のビットで表し、これらのビットを前記第ｋ＋１強磁性層から第ｎ強磁性層まで順に並べたコードを第１コードとし、
前記第ｋ強磁性層から前記第ｎ強磁性層までの隣接する強磁性層間の抵抗を０または１のビットで表し、これらのビットを前記第ｋ強磁性層から前記第ｎ強磁性層まで順に並べたコードを第２コードとした場合、
前記第１コードから前記第２コードへの変換が、バイナリーコードからグレイコードへの変換である請求項５または６記載のスピントランジスタメモリ。
【請求項８】
前記１つの強磁性層が第１強磁性層である請求項７記載のスピントランジスタメモリ。
【請求項９】
前記第１コードは前記セルストリングの入力値であり、前記第２コードは前記セルストリングの出力値である請求項７または８記載のスピントランジスタメモリ。
【請求項１０】
前記セルストリングの出力側にグレイコードをバイナリーコードに変換する第１変換器を更に備え、前記セルストリングの出力を、前記第１変換器が入力として受ける請求項９記載のスピントランジスタメモリ。
【請求項１１】
前記セルストリングの入力側にグレイコードをバイナリーコードに変換する第２変換器を更に備え、前記第２変換器の出力を前記セルストリングが入力として受ける請求項９記載のスピントランジスタメモリ。
【請求項１２】
前記第ｉ半導体領域と前記第ｉ強磁性層との間に設けられた非磁性層を更に備えた請求項５乃至１１のいずれかに記載のスピントランジスタメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、スピントランジスタメモリに関する。
【背景技術】
【０００２】
近年、電子のスピン自由度を利用したスピンエレクトロニクスデバイスの研究開発が盛んに行われている。トンネル磁気抵抗効果（ＴＭＲ(Tunnel Magneto Resistance Effect)）を基礎とする研究が勢いを増しており、磁気ランダムアクセスメモリ（ＭＲＡＭ(Magnetic Random Access Memory)）やハードディスクドライブ（ＨＤＤ(Hard Disk Drive)）の再生ヘッドなどに応用されるに至っている。
【０００３】
ＭＲＡＭでは、不揮発性で書き込み耐性があるため、低消費電力が要求される次世代のワーキングメモリとして期待されている。ＭＲＡＭでは、磁化固定層と磁化自由層の間に薄いトンネルバリアを挟んだ強磁性トンネル接合（ＭＴＪ(Magnetic Tunnel Junction)）素子を用いる。書込は、スピン注入磁化反転により素子に電流を流して行われている。
【０００４】
また、強磁性体とＭＯＳＦＥＴ（Metal−Oxide−Semiconductor Effect Transistor）を組み合わせたスピンＭＯＳＦＥＴによって、１つの素子でメモリの機能とトランジスタの機能を実現することができる。スピンＭＯＳＦＥＴを用いると、ＡＮＤゲートやＯＲゲートなどの基本論理ゲートを構成し、磁性体の磁化状態を書き換えることにより、これらの基本論理ゲートを変更することができるリコンフィグラブル論理回路が提案されている。リコンフィグラブル論理回路では、ハードウエアを作製後に回路の論理を変更できるため、論理回路を再構成することにより、不具合の修正や学習機能が可能になる。スピンＭＯＳＦＥＴを用いれば、低消費電力のリコンフィギャラブル論理回路を実現できると期待されている。
【０００５】
従来のワーキングメモリはＤＲＡＭ(Dynamic Random Access Memory)やＭＲＡＭのように１トランジスタと１メモリ素子で１メモリセルを構成している。ＤＲＡＭにおいては、メモリ素子はキャパシタンスである。ＭＲＡＭにおいては、メモリ素子は強磁性トンネル接合（ＭＴＪ）素子である。
【０００６】
メモリ素子はトランジスタより小さくでき、またメモリ素子はトランジスタの上に作ることができる。そのため、メモリセルの大きさはトランジスタの大きさで決まる。素子加工の最小寸法をＤｍｉｎとすると、トランジスタの構造から、メモリセルの最小寸法は６×Ｄｍｉｎ２になる。
【０００７】
従来のスピンＭＯＳＦＥＴでメモリを構成した場合でも、ソースとドレインに磁化自由層と磁化固着層の強磁性体をそれぞれ配置すると、メモリセルの最小寸法が６×Ｄｍｉｎ２になる。つまり、従来のワーキングメモリと集積度で同じになってしまう。
【０００８】
スピンＭＯＳＦＥＴは、一つの素子で、トランジスタの論理機能と磁気抵抗効果のメモリ機能を有している。従来のスピンＭＯＳＦＥＴでは、基板に対して垂直方向に集積された構造になるが、従来のワーキングメモリに比べて面内方向には集積度で同じ程度になる。
【０００９】
上記のように、スピンＭＯＳＦＥＴをワーキングメモリとして活用することに対して、従来のスピンＭＯＳＦＥＴの構造では、集積度で既存のワーキングメモリに比べて大きな利点があるとはいえないという課題があった。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１１０６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本実施形態は、集積度の高いスピントランジスタメモリを提供する。
【課題を解決するための手段】
【００１２】
本実施形態によるスピントランジスタメモリは、半導体層に設けられた第１導電型の第１乃至第３半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体層の上方に設けられた第１ゲートと、前記第２半導体領域と前記第３半導体領域との間の前記半導体層の上方に設けられた第２ゲートと、前記第１乃至第３半導体領域上にそれぞれ設けられた第１乃至第３強磁性層と、を備えている。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態によるスピンＭＯＳＦＥＴのメモリ素子を示す断面図。
【図２】第１実施形態のスピンＭＯＳＦＥＴのセルストリングを示す断面図。
【図３】第１実施形態における磁化自由層の磁化の向きの一具体例を示す図。
【図４】図３に示すセルストリングのメモリセルの値を示す図。
【図５】図３に示すセルストリングにおけるメモリセルの抵抗値と磁化自由層の磁化の対応値を示す図。
【図６】図３に示すセルストリングにおけるグレイコードとバイナリーコードとの対応を示す図。
【図７】グレイコードからバイナリーコードへの変換回路の一例を示す図。
【図８】図３に示すセルストリングの書き込み方法を説明するための磁化自由層の断面図。
【図９】図３に示すセルストリングの書き込み方法を説明する図。
【図１０】第２実施形態によるスピンＦＥＴメモリのメモリセルアレイを示す上面図。
【図１１】図１０に示す切断線Ａ−Ａで切断した第２実施形態のスピンＦＥＴメモリの断面図。
【図１２】第２実施形態のスピンＦＥＴメモリを示すブロック図。
【図１３】第３実施形態によるスピンＦＥＴのセルストリングを示す断面図。
【図１４】第４実施形態によるスピンＦＥＴのセルストリングを示す断面図。
【図１５】第２実施形態のスピンＦＥＴメモリの出力部を示す図。
【図１６】第５実施形態のスピンＦＥＴメモリの入力部を示す図。
【図１７】第５実施形態のスピンＦＥＴメモリに用いられるＧ−Ｂ変換回路を示す図。
【図１８】第５実施形態のスピンＦＥＴメモリの値を示す図。
【発明を実施するための形態】
【００１４】
以下に、本発明の実施形態を、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各部分の大きさ、各電圧の高さおよび各時間の長さ、部分間の大きさの比率、電圧間の比率、時間の間隔などは現実のものとは異なる。また、図面の相互間においても、同じ部分を指す場合であっても、互いの寸法や比率が異なって示されている部分もある。
【００１５】
（第１実施形態）
第１実施形態によるスピン電界効果トランジスタメモリ（以下、スピンＦＥＴメモリまたはスピントランジスタメモリとも云う）について説明する。本実施形態は、図１に示すメモリ素子１０を備えている。このメモリ素子１０は、例えばｐ型半導体層１２に離間して設けられたｎ型のソース１４ａおよびドレイン１４ｂと、ソース１４ａおよびドレイン１４ｂとの間のチャネル１４ｃからなる半導体層１２の部分の上方に設けられたゲート１８と、チャネル１４ｃとゲート１６との間に設けられたゲート絶縁膜１６と、ソース１４ａおよびドレイン１４ｂ上にそれぞれ設けられた強磁性層を含むソース電極２０ａおよびドレイン電極２０ｂと、備えている。ソース電極２０ａおよびドレイン電極２０ｂはそれぞれ、磁化の向きが可変の磁化自由層２２ａおよび磁化自由層２２ｂを備えている。なお、本実施形態においては、磁化自由層２２ａとソース１４ａとの間に非磁性層２１ａが設けられ、磁化自由層２２ｂとドレイン１４ｂとの間に非磁性層２１ｂが設けられている。なお、半導体層１２はウェル領域であっても良いし、ＳＯＩ基板のＳＯＩ層であってもよい。また、バルク基板であってもよい。図１に示すメモリ素子１０においては、ゲート１８の側面には絶縁体からなるゲート側壁が設けられていないが、ゲート１８とソース電極２０ａとの間、およびゲート１８とドレイン電極２０ｂとの間の短絡を防止するために、後述する図９に示すように、ゲート側壁を設けることが好ましい。
【００１６】
磁化自由層２２ａおよび磁化自由層２２ｂは、互いの磁化の向きが平行もしくは反平行になるように磁化の異方性を持つ。つまり、互いの磁化の向きは平行もしくは反平行の２つの状態のいずれかの状態になる。ここで、平行とは、完全な平行から少しずれた略平行な状態を含む。またここの反平行とは、完全な反平行から少しずれた略反平行な状態を含む。
【００１７】
本実施形態のメモリ素子１０は、チャネル１４ｃとなる薄い導電層を用い、磁化自由層２２ａと磁化自由層２２ｂとの間にスピンを持つ電子が流れる。図１のドレイン、ソースおよびチャネルの下のウエル領域は、ドレインとソースの半導体と反対の型の半導体とする。つまり、ソースおよびドレインがｎ型半導体の場合はウエルがｐ型半導体であり、ソース及びドレインがｐ型半導体の場合はウエルがｎ型半導体とする。本実施形態では、ウエルにｐ型半導体、ソースおよびドレインにｎ型半導体を用いる。また、非磁性層２１ａ、２１ｂとしては、例えば酸化マグネシウムを用い、これらの非磁性層２１ａ、２１ｂはトンネルバリアとなる。
【００１８】
本実施形態では、半導体層１２にホウ素を低濃度にドープしたケイ素、磁化自由層２２ａ，２２ｂにコバルト鉄合金、ゲート１８に多結晶ケイ素、ゲート絶縁膜１６に２酸化ケイ素を用いる。また、ソース１４ａおよびドレイン１４ｂにリンおよび砒素を高濃度にドープした高濃度不純物ドープケイ素を用いる。
【００１９】
本実施形態では、ゲート１８に電圧を印加して、半導体層１２とゲート絶縁膜１６との界面に反転層を形成させ、反転層を導電層のチャネル１４ｃとする。この状態で磁化自由層２２ａおよび磁化自由層２２ｂの一方の磁化自由層、例えば磁化自由層２２ａからトンネルバリア２１ａ、ソース１４ａ、チャネル１４ｃ、ドレイン１４ｂ、およびトンネルバリア２１ｂを介して磁化自由層２２ｂに電流と逆向きの電子流を流す。このとき、磁化自由層２２ａでスピン偏極された電子がトンネルバリア２１ａを介してソース１４ａに注入されて蓄積され、この蓄積されたスピン偏極した電子がチャネル１４ｃを伝導してドレイン１４ｂに注入される。ドレイン１４ｂに注入されたスピン偏極した電子はトンネルバリア２１ｂを介して磁化自由層２２ｂに向かう。磁化自由層２２ａでスピン偏極された電子のうちマジョリティスピンは磁化自由層２２ａの磁化と平行なスピンを持つ電子であり、マイノリティスピンは磁化自由層２２ａの磁化と反平行なスピンを持つ電子である。磁化自由層２２ｂに向かったスピン偏極された電子のうち、磁化自由層２２ｂの磁化と平行な向きのスピンを有する電子は磁化自由層２２ｂを通過するが、反平行な向きのスピンを有する電子はトンネルバリア２１ｂと磁化自由層２２ｂとの界面で反射される。これにより、磁化自由層２２ａおよび磁化自由層２２ｂの磁化が互いに平行な場合は、磁化自由層２２ｂに大きな電流が流れるが、反平行な場合は小さな電流が流れる。磁化自由層２２ｂを流れる電流を検出することにより、磁化自由層２２ａによってスピン偏極された電子のスピンの向き、すなわち磁化自由層２２ａの磁化方向と磁化自由層２２ｂの磁化方向が平行であるかまたは反平行であるかが検出される。
【００２０】
なお、本実施形態では、ゲート絶縁膜１６が平坦な半導体層１２の上面に設けられ、このゲート絶縁膜１６上にゲート１８が設けられたゲート構造を備えている。しかし、ソース１４ａとドレイン１４ｂとの間の半導体層１２の部分を削って溝を形成し、この溝の底面および側面にゲート絶縁膜１６を設け、このゲート絶縁膜１６上にゲートを設けたリセス(Recess)構造のゲート構造を有していてもよい。
【００２１】
本実施形態においては、ソース１４ａ、非磁性層２１ａ、および磁化自由層２２ａをソース部とし、ドレイン１４ｂ、非磁性層２１ｂ、および磁化自由層２２ｂをドレイン部とし、チャネル１４ｃ、ゲート絶縁膜１６、およびゲート１８をゲート部とする。
【００２２】
本実施形態のスピンＦＥＴメモリは、少なくとも１つのセルストリングを備えている。このセルストリングは、図１に示すメモリ素子１０を少なくとも２つ以上有し、これらのメモリ素子１０が直列に接続された構成を有している。すなわち、セルストリングは、隣接するメモリ素子はソースまたはドレインを共有する。このセルストリングを図２に示す。このセルストリングにおいて、各メモリ素子のゲート部とドレイン部を含む領域をメモリセルとする。図２に示すセルストリングは、４つのメモリ素子１０１〜１０４を有し、各メモリ素子１０ｉ（ｉ＝１，・・・，４）は、ソースとなる高濃度の不純物がドープされた不純物領域（半導体領域）１４ｉ−１と、ドレインとなる高濃度の不純物がドープされた不純物領域（半導体領域）１４ｉと、不純物領域１４ｉ−１上に設けられた磁化自由層２２ｉ−１と、不純物領域１４ｉ上に設けられた磁化自由層２２ｉと、不純物領域１４ｉ−１と不純物領域１４ｉとの間のチャネル上に設けられたゲート１８ｉと、を備えている。そして、メモリ素子１０ｉ（ｉ＝１，・・・，３）のドレインとなる不純物領域１４ｉと、メモリ素子１０ｉ＋１のソースとなる不純物領域１４ｉは、同じものである。すなわち、メモリ素子１０ｉ（ｉ＝１，・・・，３）のドレインとメモリ素子１０ｉ＋１のソースとが共有される。メモリ素子１０ｉ（ｉ＝１，・・・，４）のゲート１８ｉを含むゲート部と、磁化自由層２２ｉおよびドレインとなる不純物領域１４ｉを含むドレイン部とがメモリセル３０ｉを構成する。これらのメモリセル３０ｉ（ｉ＝１，・・・，４）は、直列に接続されている。したがって、セルストリングは、ソース１４０および磁化自由層２２０を含むソース部と、直列に接続されたメモリセル３０１、３０２、３０３、３０４とを備えている。
【００２３】
本実施形態では４個のメモリセルを用いているが、メモリセルの数は２以上の任意の整数を取ることができる。
【００２４】
図２に示すセルストリングにおいて、磁化自由層２２０の磁化の向きを反転させる動作を行わないか、もしくは磁化自由層２２０の磁化の向きを反転させたときは、磁化の向きを記録しておく。そのため、磁化自由層２２０の磁化の向きは、既知となる。磁化自由層２２０の磁化の向きを“Ｕ”と表す。磁化自由層２２ｉ（ｉ＝１，・・・，４）の磁化の向きが磁化自由層２２０の磁化の向き“Ｕ”と平行の場合は、磁化自由層２２ｉの磁化の向きは“Ｕ”である。磁化自由層２２ｉ（ｉ＝１，・・・，４）の磁化の向きが磁化自由層２２０の磁化の向き“Ｕ”と反平行の場合、磁化自由層２２ｉの磁化の向きを“Ｄ”と表す。
【００２５】
図２において、磁化自由層２２ｉ（ｉ＝０，・・・，４）にそれぞれ端子２５ｉを接続する。端子２５ｉ−１（ｉ＝１，・・・，４）と端子２５ｉとの間のゲート１８ｉに印加する電圧を制御することにより、端子２５ｉ−１と端子２５ｉとの間を導電させ、端子２５ｉ−１と端子２５ｉの間の抵抗値Ｒｉを読み取る。
【００２６】
磁化自由層２２ｉ（ｉ＝１，・・・，４）の磁化の向きが、磁化自由層２２ｉ−１の磁化の向きと平行であれば、抵抗Ｒｉは低抵抗となる。磁化自由層２２ｉ（ｉ＝１，・・・，４）の磁化の向きが、磁化自由層２２ｉ−１の磁化の向きと反平行であれば、抵抗Ｒｉは高抵抗となる。抵抗Ｒｉ（ｉ＝１，・・・，４）の抵抗状態をＸｉと表す。抵抗Ｒｉ（ｉ＝１，・・・，４）が低抵抗な状態の場合、Ｘｉ＝０とし、抵抗Ｒｉが高抵抗な状態の場合、Ｘｉ＝１とする。
【００２７】
図３に、磁化自由層２２０〜２２４の磁化の向きの一具体例を示す。磁化自由層２２ｉ（ｉ＝１，・・・，４）の磁化の向きが“Ｕ”の場合に上向きの矢印で示し、磁化の向きが“Ｄ”の場合に下向きの矢印で示す。第１実施形態および後述する第２実施形態においては、磁化自由層２２０〜２２４の磁化は膜面に垂直な方向、垂直磁気異方性を有している。なお、膜面とは、本明細書では、磁化自由層の積層方向に垂直な面、例えば上面とする。
【００２８】
なお、本実施形態では強磁性体を磁化方向が膜面に垂直な垂直磁化膜としたが、膜面に平行な面内磁化膜でも構わない。
【００２９】
図３に示す具体例では、磁化自由層２２１および磁化自由層２２４の磁化の向きがそれぞれ“Ｄ”、磁化自由層２２２および磁化自由層２２３の磁化の向きがそれぞれ“Ｕ”になっている。隣り合う磁化自由層の間の抵抗値を読み取ると、磁化自由層２２ｉ−１（ｉ＝１，・・・，４）の磁化の向きと、磁化自由層２２ｉの磁化の向きが平行か反平行かは抵抗状態Ｘｉで判別できる。そのため、抵抗状態Ｘｉ（ｉ＝１，・・・，４）は隣り合う磁化自由層の磁化の向きを相対的に判別できる。
【００３０】
図３に示す具体例の場合の抵抗値Ｘｉ（ｉ＝１，・・・，４）を図４に示す。図４に示すように、磁化自由層２２ｉ（ｉ＝１，・・・，４）の磁化の向きは、抵抗状態Ｘｉに対応していない。磁化自由層２２ｉ−１（ｉ＝１，・・・，４）の磁化の向きが既知であれば、抵抗状態Ｘｉから磁化自由層２２ｉの磁化の向きを知ることができる。つまり、ｉを１から４までの任意の整数とするとき、抵抗状態Ｘｉ＝０の場合、磁化自由層２２ｉの磁化の向きは、磁化自由層２２ｉ−１の磁化の向きと同じになる。また、抵抗状態Ｘｉ＝１の場合、磁化自由層２２ｉの磁化の向きは、磁化自由層２２ｉ−１の磁化の向きと反対の向き（反平行）になる。
【００３１】
磁化自由層２２１の磁化の向きから磁化自由層２２４の磁化の向きまでの４個の磁化の向きが未知の場合、抵抗状態Ｘ１から抵抗状態Ｘ４までの４個の抵抗状態を知ることにより、磁化自由層２２１から磁化自由層２２４までのすべての磁化の向きを知ることができる。
【００３２】
磁化自由層２２ｉ（ｉ＝１，・・・、４）の磁化の向きが“Ｄ”の場合に２進数の「１」、磁化の向きが“Ｕ”の場合に２進数の「０」を割り当てて、その値をＹｉとし、Ｙｉを磁化自由層２２ｉの磁化の向きの対応値とする。
【００３３】
磁化の向きが既知の磁化自由層２２０からｉ（ｉ＝１，・・・、４）番目のメモリセル３０ｉと、このメモリセル３０ｉの磁化の向きの対応値Ｙｉと、抵抗状態Ｘｉに対して、図３に示す具体例の場合の値を図５に示す。
【００３４】
磁化の向きが既知の磁化自由層２２０から数えてｉ（ｉ＝１，・・・、４）番目のメモリセル３０ｉの抵抗状態Ｘｉを抵抗状態のｉ番目のビットとし、磁化自由層２２ｉの対応値Ｙｉを対応値のｉ番目のビットとする。磁化自由層２２ｉ（ｉ＝１，・・・，４）の磁化の向きの対応値Ｙｉを順に並べて２進数とし、その値を磁化の向きのメモリ値Ｙとする。ここで、Ｙ１を最上位ビットとする。抵抗状態Ｘｉ（ｉ＝１，・・・，４）を順に並べて２進数とし、その値を抵抗状態のメモリ値Ｘとする。ここで、Ｘ１を最上位ビットとする。
【００３５】
磁化の向きのメモリ値Ｙと、抵抗状態のメモリ値Ｘ対して、図３に示す具体例の場合における磁化の向きのメモリ値Ｙおよび抵抗状態のメモリ値Ｘを図６に示す。図６からわかるように、磁化の向きのメモリ値Ｙは、抵抗状態のメモリ値Ｘに対して、グレイコードになっている。したがって、抵抗状態のメモリ値Ｘから磁化の向きのメモリ値Ｙに変換するには、グレイコードをバイナリーコードに変換するＧ−Ｂ変換を行う。
【００３６】
Ｇ−Ｂ変換は下記のＧ−Ｂ変換のための演算を行うことにより実現できる。
Ｙ１＝Ｘ１ 
Ｙｉ＝Ｙｉ−１ＥＯＲＸｉ  （ｉ＝２，・・・，４）
ここで、ＥＯＲは排他的論理和であり、Ｙｉは、Ｙｉ−１とＸｉとの排他的論理和演算を行うことにより、得られる。つまり、ｉを２から４までの整数としたとき、
Ｙｉ−１＝０かつＸｉ＝０の場合に、Ｙｉ＝０、
Ｙｉ−１＝０かつＸｉ＝１の場合に、Ｙｉ＝１、
Ｙｉ−１＝１かつＸｉ＝０の場合に、Ｙｉ＝１、
Ｙｉ−１＝１かつＸｉ＝１の場合に、Ｙｉ＝０、
となる。
【００３７】
抵抗状態Ｘｉ（ｉ＝１，・・・，４）を判定し、並列に出力Ｘｉを出力する。さらに出力ＸｉにＧ−Ｂ変換を行い、出力Ｙｉを出力する。出力Ｙｉは、磁化の向きの対応値Ｙｉになっている。
【００３８】
出力Ｘｉ（ｉ＝１，・・・，４）から出力Ｙｉへ演算する回路図を図７に示す。図７に示すように、４ビットのグレイコードは、３個の排他的論理和演算で４ビットのバイナリーコードを出力することができる。一般に、Ｎを自然数としてとき、ＮビットのグレイコードはＮ−１個の排他的論理和でＮビットのバイナリーコードに変換することができる。Ｎ個のメモリセルに対してＮ−１個の排他的論理演算でＧ−Ｂ変換を行う。このＧ−Ｂ変換は、スピンＦＥＴメモリが形成されたチップが外部に出力する直前に行う。そのため、１チップにＮ−１個の排他的論理和を追加するだけですむので、追加する回路はチップ全体からすると非常に小さくて済む。
【００３９】
（書き込み方法）
次に、各メモリセルへの書き込み方法の一例について図８および図９を参照して説明する。各メモリセルへの書き込みは、スピン注入磁化反転を用いて行う。なお、図９に示すように、ｉを自然数としたとき、各メモリセルのゲート１８ｉの側面にはゲート側壁１９ｉが設けられている。また、図９においては、磁化自由層と不純物領域との間の非磁性層（トンネルバリア）は省略している。
【００４０】
図８に示すように、各磁化自由層２２ｉ（ｉ＝１，・・・，４）を垂直磁化型巨大磁気抵抗効果（ＣＰＰ−ＧＭＲ）となる強磁性層２２Ａ１／非磁性層２２Ａ２／強磁性層２２Ａ３の積層構造を有している。強磁性層２２Ａ１としてはＣｏＦｅ、非磁性層２２Ａ２としては銅、強磁性層２２Ａ３としてはＣｏＦｅを用いる。強磁性層２２Ａ１はトンネルバリア２１ｉ／不純物領域１４ｉからなる積層構造に接している。強磁性層２２Ａ３は強磁性層２２Ａ１より厚い。
【００４１】
強磁性層２２Ａ１から非磁性層２２Ａ２を介して強磁性層２２Ａ３に電流を流すことにより、強磁性層２２Ａ３から強磁性層２２Ａ１に電子が流れ、強磁性層２２Ａ１にスピンが注入されることにより、スピン注入磁化反転が起きて強磁性層２２Ａ１の磁化が反転する。強磁性層２２Ａ３から強磁性層２２Ａ１に電流を流す場合を正の電流とすると、強磁性層２２Ａ１の磁化の向きを強磁性層２２Ａ３の磁化の向きと平行にする場合に負の電流を流し、強磁性層２２Ａ１の磁化の向きを強磁性層２２Ａ３の磁化の向きと反平行にする場合に正の電流を流す。強磁性層２２Ａ３は、強磁性層２２Ａ１よりも体積が大きいために、磁化反転しない。
【００４２】
磁化自由層２２ｉ−１（ｉ＝２，３，４）内の強磁性層２２Ａ１の磁化を反転させる場合、ゲート１８ｉ−１、１８ｉに所定の電圧を印加した後、磁化自由層２２ｉ−１から、磁化自由層２２ｉ−２および磁化自由層２２ｉに電流を流す。図９の矢印に示すように、磁化自由層２２ｉ−１に流れる電流は磁化自由層２２ｉ−１に近接する不純物領域１４ｉ−１に流れ、磁化自由層２２ｉ−１に近接する不純物領域１４ｉ−１で２つの電流経路に分配される。２つの電流経路のうち１つはゲート１８ｉ−１直下のチャネルおよび不純物領域１４ｉ−２を通って磁化自由層２２ｉ−２に流れる経路であり、他の１つはゲート１８ｉ直下のチャネルおよび不純物領域１４ｉを通って磁化自由層２２ｉに流れる経路である。
【００４３】
このように、２つの磁化自由層２２ｉ−２、２２ｉに電流を分けて流すことにより、磁化自由層２２ｉ−２に流れる電流は、磁化自由層２２ｉ−１に流れる電流より小さい。同様に、磁化自由層２２ｉに流れる電流は、磁化自由層２２ｉ−１に流れる電流よりも小さい。磁化自由層２２ｉ−１がスピン注入電流より磁化反転する電流値よりも大きく、かつ磁化自由層２２ｉ−２が磁化反転する電流値よりも小さく、かつ磁化自由層２２ｉが磁化反転する電流値よりも小さい電流を流すことにより、磁化自由層２２ｉ−２および磁化自由層２２ｉは磁化反転せず、磁化自由層２２ｉ−１だけが磁化反転する。上記のように行うことによりメモリセルへの書込を行う。
【００４４】
本実施形態では、各磁化自由層の強磁性層２２Ａ３を強磁性層２２Ａ１より厚くすることにより、強磁性層Ａ３を磁化反転させなかったが、強磁性層２２Ａ３に反強磁性体を付着して、強磁性層Ａ３の磁化を固着しても構わない。
【００４５】
また、本実施形態では、非磁性層２２Ａ２に銅を用いたが、非磁性層２２Ａ２に銀、金、クロムを用いても構わない。
【００４６】
本実施形態では、非磁性層２２Ａ２に単一の金属層を用いたが、非磁性層２２Ａ２に絶縁体中にフィラメント状の金属を含んだ構造を用い、磁化自由層が電流狭窄型のＣＰＰ−ＧＭＲであっても良い。
【００４７】
本実施形態における１つのセルストリングの読み出し方法は、後述する第２実施形態で説明するように２回に分けて行う。例えば、まず、奇数番目のメモリセルからデータを読み出し、この読み出したデータを記憶する。その後、偶数番目のメモリセルからデータを読み出し、先に読み出された奇数番目のデータと偶数番目のデータとから読み出しデータを合成する。詳細は第２実施形態で説明する。
【００４８】
本実施形態では、Ｇ−Ｂ変換の回路をメモリチップに１つだけ設置したが、セルストリングを複数並べたメモリバンクごとにＧ−Ｂ変換回路を設置して、複数のＧ−Ｂ変換回路を設置しても構わない。
【００４９】
本実施形態では、抵抗状態Ｘｉ（ｉ＝１，・・・,４）が低抵抗状態の場合にＸｉ＝０とし、抵抗状態Ｘｉが高抵抗状態の場合にＸｉ＝１としたが、抵抗状態Ｘｉが低抵抗状態の場合にＸｉ＝１とし、抵抗状態Ｘｉが高抵抗状態の場合にＸｉ＝０としても構わない。
【００５０】
本実施形態では、ＭＯＳＦＥＴ構造を基にしたスピンＭＯＳＦＥＴを用いたが、ＭＩＳＦＥＴ構造、ＨＥＭＴ構造を基にしたスピンＦＥＴ（スピン電界効果トランジスタ）を用いても構わない。
【００５１】
本実施形態では、メモリ素子として、磁化自由層２２ｉ（ｉ＝０，・・・，４）と不純物領域１４ｉとの間に非磁性層（トンネルバリア）２１ｉを設けたが、この非磁性層２１ｉは削除してもよい。
【００５２】
本実施形態においては、セルストリングは、隣接するメモリ素子が不純物領域を共有するように構成されているので、従来のワーキングメモリに比べて、小さな面積でメモリセルを構成することが可能となり、従来のワーキングメモリに比べて、集積度をおよそ１．５倍の高くすることができる。
【００５３】
（第２実施形態）
第２実施形態のスピンＦＥＴメモリについて、図１０乃至図１２を参照して説明する。
【００５４】
この第２実施形態のスピンＦＥＴメモリは、第１実施形態で説明したセルストリングが複数個、行方向に配列された構成を有している。
【００５５】
この第２実施形態のスピンＭＯＳＦＥＴの上面図を図１０に示し、図１０の切断線Ａ−Ａで切断した場合に断面図を図１１に示す。なお、図１１においては、磁化自由層と不純物領域との間の非磁性層（トンネルバリア）は省略している。
【００５６】
図１０に示すように、ｉ，ｊを自然数としたとき、ワード線４０ｉ、４０ｉ−１はそれぞれ列方向に延在し、ビット線４２ｊ−１、４２ｊ、４２ｊ＋１はそれぞれ、行方向に延在している。すなわち、ワード線４０ｉ、４０ｉ−１とビット線４２ｊ−１、４２ｊ、４２ｊ＋１は、互いに交差している。
【００５７】
図１０および図１１に示すように、ｉ，ｊをそれぞれ自然数としたとき、第ｊ行のセルストリングにおいては、偶数番目（２ｉ−２）のメモリセル３０２ｉ−２の磁化自由層２２２ｉ−２は、コンタクト３２２ｉ−２およびコンタクト３４２ｉ−２を介してビット線４２ｊに接続される。なお、０番目のメモリセル３００は、図３に示す不純物領域１４０と磁化自由層２２０とを含むものとする。また、奇数番目のメモリセル３０２ｉ−１の磁化自由層２２２ｉ−１は、コンタクト３２２ｉ−１、コンタクト３４２ｉ−１、およびコンタクト３８ｉを介してワード線４０ｉに接続される。また、配線抵抗を小さくするために、各メモリセル３０ｉのゲート１８ｉの直上にゲート線３６２ｉが設けられている。なお、各ゲートをメタルで構成し、ゲートとゲート線が一体化した構造であってもよい。
【００５８】
なお、第２実施形態では、偶数番目のメモリセルの磁化自由層にビット線を接続し、奇数番目のメモリセルの磁化自由層にワード線を接続したが、偶数番目のメモリセルの磁化自由層にワード線を接続し、奇数番目のメモリセルの磁化自由層にビット線を接続してもよい。
【００５９】
図１０に示すように、第２実施形態においては、最小の加工寸法をＤｍｉｎとすると、ゲート１８ｉ（ｉ＝１，・・・）および磁化自由層２２ｉを含むメモリセル３０ｉの領域は、図１０の列方向で２×Ｄｍｉｎとなり、図１１の行方向で２×Ｄｍｉｎとなり、メモリセルの面積は４×Ｄｍｉｎ２となる。従来のワーキングメモリのメモリセルの面積が６×Ｄｍｉｎ２である。このため、第２実施形態においては、メモリセルの面積は、従来のワーキングメモリのメモリセルの２／３倍となり、従来のワーキングメモリに比べて小面積化を実現することができる。
【００６０】
ワード線４０ｉ（ｉ＝１，・・・）はゲート１８２ｉ−１に電圧を印加する場合と、ゲート１８２ｉに電圧を印加する場合の、両方の場合に使用することにより、ワード線の間隔は４×Ｄｍｉｎとなる。この間隔はビット線の間隔の２倍となるため、ワード線を容易な加工プロセスで作製することができる。
【００６１】
（読み出し方法）
次に、セルストリングの読み出し方法について説明する。読み出しはセルストリング毎に行う。この読み出し方法は、第１実施形態で説明したセルストリングにも適用することができる。第ｋ（ｋ＝１，・・・）行のセルストリングの読み出しを例にとって説明する。
【００６２】
まず、磁化自由層２２２ｉ−２と磁化自由層２２２ｉ−１との間の抵抗値を読み取るためには、ゲート線３６２ｉ−１に電圧を印加し、磁化自由層２２２ｉ−２と磁化自由層２２２ｉ−１との間を導通させ、ビット線４２ｋとワード線４０ｉとの間の抵抗値を読み取る。また、磁化自由層２２２ｉ−１と磁化自由層２２２ｉとの間の抵抗値を読み取るためには、ゲート線３６２ｉに電圧を印加し、磁化自由層２２２ｉ−１と磁化自由層２２２ｉとの間を導通させ、ビット線４２ｋとワード線４０ｉとの間の抵抗値を読み取る。同様の方法で、任意の隣接する磁化自由層間の抵抗値を読み取る。
【００６３】
図１２に、スピンＦＥＴメモリからデータを読み出すための回路を示す。
【００６４】
まず、データを読み出すセルストリング、例えば第ｋ（ｋ＝１，・・・）行のセルストリングのアドレスが、アドレス入力ラッチ２００に入力される。この入力されたアドレスに基づいて、アドレス入力ラッチ２００は、カラムデコーダ２２０およびカラムアンプ２３０に読み出すメモリセルの列情報を出力し、ロウデコーダ２１０に読み出すメモリセルの行情報を出力する。
【００６５】
まず、第ｋ行のセルストリングの奇数番目のメモリセル３０２ｉ−１（ｉ＝１，・・・）からデータを一斉に読み出す（図１１参照）。この読み出しは以下のように行われる。カラムデコーダ２２０はゲート線３６２ｉ−１に電圧を印加し、磁化自由層２２２ｉ−２と磁化自由層２２２ｉ−１の間を導通させる。ここでｉは自然数である。ロウデコーダ２１０は読み出すビット線４２ｋに電圧Ｖｂを印加し、カラムアンプ２３０はワード線４０ｉに電流Ｉｗを印加する。電圧Ｖｂを基準電圧ＧＮＤとし、電流Ｉｗを定電流とし、ワード線４０ｉにかかる電圧Ｖｗを、カラムアンプ２３０内のセンスアンプ（Ｓ／Ａ）２３５ｉで読み取ることにより、磁化自由層２２２ｉ−２と磁化由層２２２ｉ−１との間の抵抗状態を判別する。
【００６６】
読み出した抵抗状態を出力Ｘ２ｉ−１とし、出力Ｘ２ｉ−１をデータレジスタ２４０に出力し、データレジスタ２４０は出力Ｘ２ｉ−１を保存する。
【００６７】
次に、第ｋ行のセルストリングの偶数番目のメモリセル３０２ｉ（ｉ＝１，・・・）からデータを一斉に読み出す。この読み出しは以下のように行われる。カラムデコーダ２２０はゲート線３６２ｉに電圧を印加し、磁化自由層２２２ｉ−１と磁化自由層２２２ｉの間を導通させる。
【００６８】
ロウデコーダ２１０は読み出すビット線４２ｋに電圧Ｖｂを印加し、カラムアンプ２３０はワード線４０ｉに電流Ｉｗを印加する。電圧Ｖｂを基準電圧ＧＮＤとし、電流Ｉｗを定電流とし、ワード線４０ｉにかかる電圧Ｖｗを、カラムデコーダ２３０内のセンスアンプ（Ｓ／Ａ）２３５ｉで読み取ることにより、磁化自由層２２２ｉ−１と磁化由層２２２ｉの間の抵抗状態を判別する。
【００６９】
読み出した抵抗状態を出力Ｘ２ｉとし、出力Ｘ２ｉをデータレジスタ２４０に出力し、データレジスタ２４０は出力Ｘ２ｉを保存する。
【００７０】
ロウデコーダ２１０、カラムデコーダ２２０、カラムアンプ２３０が電圧もしくは電流を印加してからデータレジスタ２４０に出力するまでに要する時間を読み出し時間Ｔｒｅａｄとすると、奇数番目の抵抗状態Ｘ２ｉ−１および偶数番目の抵抗状態Ｘ２ｉを読み出す時間の合計時間、すなわち１つのセルストリングのすべてのメモリデータを読み出す時間は、２×Ｔｒｅａｄとなる。
【００７１】
このようにして１つのセルストリングから読み出しデータは、データレジスタ２４０において、Ｘ１、Ｘ２、・・・、の順に並べられ、抵抗状態のメモリ値Ｘとなる。この抵抗状態のメモリ値Ｘを例えば図７に示すＧ−Ｂ変換回路によって、グレイコードからバイナリーコードへ変換することにより、磁化の向きのメモリ値Ｙとなる。なお、１つのグレイコードに１つのバイナリーコードが対応し、１つのバイナリーコードに１つのグレイコードが対応する。すなわち、グレイコードの集合とバイナリーコードの集合は一対一に対応する。このため、本実施形態のスピンＦＥＴメモリは、Ｂ−Ｇ変換回路の１つであり、例えば図７に示すＧ−Ｂ変換回路は本実施形態のＢ−Ｇ変換回路の逆変換回路となる。
【００７２】
本実施形態は、メモリセルの占有面積を従来のワーキングメモリのメモリセルの２／３倍にすることができる。このため、従来のワーキングメモリのメモリセルと同じ面積のチップを用いても、メモリ容量をおよそ１．５倍に大きくすることができる。また、読出し時間を従来のスピンＦＥＴメモリのおよそ２倍に抑えることができる。
【００７３】
また、本実施形態においては、１つのセンスアンプ２３５は１つのワード線に接続される。従来のワーキングメモリでは１つのビット線に１つのセンスアンプが接続されていたので、同じ容量であればセンスアンプの数がおよそ半分になり、高集積化しやすい回路構成となる。
【００７４】
本実施形態によれば、デコーダ等の回路を小面積化し、容易に高集積なワーキングメモリを実現するという利点を奏する。
【００７５】
なお、本実施形態では、読み出し動作で、ビット線に印加する電圧Ｖｂを基準電圧ＧＮＤとしたが、電源電圧Ｖｄｄにしてもよい。
【００７６】
本実施形態では、読み出し動作で、ビット線に印加する電圧Ｖｂを基準電圧ＧＮＤとしたが、センスアンプに出力される電圧が安定な電圧であれば、任意の電圧で構わない。
【００７７】
本実施形態では、ワード線にセンスアンプが接続されているが、ビット線にセンスアンプが接続されている回路構成でもよい。
【００７８】
本実施形態では、読み出し動作で、ワード線に電流を印加したが、ワード線に電圧を印加して、ワード線に流れる電流を読み取って、磁化自由層の間の抵抗状態を読み取ってもよい。
【００７９】
また、本実施形態では、読み出し動作で、ビット線に電圧を印加してワード線に電流を印加したが、ビット線に電流を印加し、ワード線に電圧を印加してもよい。
【００８０】
本実施形態では、抵抗状態Ｘｉ−１を読み出した後に抵抗状態Ｘｉを読み出しているが、抵抗状態Ｘｉを読み出した後に抵抗状態Ｘｉ−１を読み出しても構わない。
【００８１】
本実施形態では、読み出すビット線に接続されている磁化自由層の磁化状態を、奇数番目のメモリセルと偶数番目のメモリセルの２回に分けて読み出したが、３回に分けて読み出してもよい。この場合、１つのセルストリングに含まれる第ｊ（ｊ＝１、・・・）列のメモリセルに対して、ｊを３で割った剰余が同じメモリセルは同じ類として類毎に読み出す。例えば、ｐを自然数としたとき、抵抗状態Ｘ３ｐ−２の類（剰余が１の類）、Ｘ３ｐ−１の類（剰余が２の類）、およびＸ３ｐの類（剰余が０の類）に対して、同じ類の抵抗状態を同時に読み出す。同様に、１つのセルストリングをｑ（≧４）回に分けて読み出してもよい。
【００８２】
本実施形態では、読み出すメモリセルを指定するアドレス入力ラッチ２００、読み出すメモリセルのゲート線に電圧を印加するカラムデコーダ２２０、読み出すメモリのビット線に電圧もしくは電流を印加するロウデコーダ２１０、読み出すメモリセルのワード線に電圧もしくは電流を印加して抵抗状態を判別するカラムアンプ２３０、抵抗状態の出力を保存するデータレジスタ２４０を用いたが、読み出すビット線に接続されている磁化自由層の磁化状態を２回以上の複数回に分けて読み出す方法と同様の機能を実現する回路構成であれば、上記回路の配置を変更、もしくは同様の機能を持つ回路に置き換えても構わない。
【００８３】
以上説明したように、第２実施形態も第１実施形態と同様に、集積度を高くすることができる。
【００８４】
（第３実施形態）
第３実施形態によるスピンＦＥＴメモリについて図１３を参照して説明する。図１３は、第３実施形態のスピンＦＥＴメモリのセルストリングの断面図である。この第３実施形態のスピンＭＯＳＦＥＴは、第１または第２実施形態において、磁化自由層２２１〜２２４はそれぞれ、磁化の方向が膜面に平行な磁化自由層２４１〜２４４とするとともに、磁化自由層２２０を、磁化固着層２４ａと反強磁性層２４ｂの積層構造２４０に置き換えた構成を有している。反強磁性層２４ｂは磁化固着層２４ａの磁化方向を面内の一軸方向に固着する。
【００８５】
磁化固着層２４ａとして例えばＣｏＦｅ合金を用い、反強磁性層２４ｂとして例えばＩｒＭｎを用いる。磁化固着層２４ａおよび反強磁性層２４ｂを積層した後、磁場中のアニールにより磁化固着層２４ａの磁化の向きを固着する。
【００８６】
読み出し方法および書き込み方法は、第１および第２実施形態の場合と同様に行うことができる。
【００８７】
第３実施形態によれば、メモリチップが強磁場に晒されて磁化固着層２４ａの磁化の向きが不安定になっても、メモリチップを低磁場に戻せば、反強磁性層２４ｂが付着しているために磁化固着層２４ａの磁化の向きが元に戻るため、メモリの読出し動作が安定するという利点を奏する。
【００８８】
本実施形態によれば、熱擾乱により磁化固着層２４ａの磁化反転がないため、メモリの読出し動作が安定するという利点を奏する。
【００８９】
本実施形態では４個のメモリセルを用いているが、メモリセルの数は２以上の任意の整数を取ることができる。
【００９０】
第３実施形態も第１または第２実施形態と同様に、集積度を高くすることができる。
【００９１】
（第４実施形態）
第１乃至第３実施形態においては、磁化の向きが既知となる基準の強磁性層（磁化自由層２２０、または磁化固着層２４０）は、セルストリングの左端としたが、セルストリングの右端としてもよい。この場合、上記右端の強磁性層を除いて右端から番号付けされたメモリセルから読み出された抵抗状態のメモリ値は、上記右端に最も近い第１番目のメモリセルの抵抗状態Ｘ１がグレイコードの最上位ビットとなる。
【００９２】
また、上記基準となる強磁性層は、セルストリングの中央の強磁性層としてもよい。この場合、セルストリングは、上記基準となる強磁性層の右側にメモリセルが配列されるとともに、左側にもメモリセルが配置された構成を有している。この場合を第４実施形態として説明する。
【００９３】
第４実施形態のスピンＦＥＴメモリは、第１乃至第３実施形態のいずれかのスピンＦＥＴにおいて、基準となる強磁性層（磁化自由層２２０、または磁化固着層２４０）の左側にもセルストリングを設けた構成を有している。この第４実施形態のセルストリングの断面図を図１４に示す。この図１４に示すセルストリングは、図２に示す第２実施形態のセルストリングの左側にメモリセル３０−１、３０−２、・・・を設けた構成を有している。メモリセル３０−ｉ（ｉ＝１，２，・・・）は、ゲート１８−ｉと、不純物領域１４−ｉと、この不純物領域１４−ｉ上に設けられた磁化自由層２２−ｉと、を備えている。
【００９４】
このように構成された第４実施形態のスピンＦＥＴメモリにおける書き込みおよび読み出しは、第２実施形態と同様に行うことができる。
【００９５】
この第４実施形態によれば、基準となる磁化自由層２２０の左側にセルストリングが設けられているため、第２実施形態に比べて、より高集積化することができる。これにより、大容量のワーキングメモリを容易に実現するという利点を奏する。
【００９６】
（第５実施形態）
次に、第５実施形態によるスピンＦＥＴメモリについて説明する。この第５実施形態のスピンＦＥＴメモリは、第２実施形態のスピンＦＥＴメモリと同じメモリセルを有しているが、書き込みに入力するデータおよび読み出されたデータが異なる。書き込み方法および読み出し方法は第２実施形態で説明した方法を用いる。
【００９７】
第１実施形態では、メモリの入力値Ｚを、磁化の向きのメモリ値Ｙとして書き込み、抵抗状態のメモリ値ＸをＧ−Ｂ変換した値をメモリの出力値Ａとして出力している。すなわち、第１実施形態においては、図１５に示すように、データレジスタ２４０の出力側にＧ−Ｂ変換回路（変換器）２５０が設けられている。前述したように、第１乃至第４実施形態においては、セルストリングは、Ｂ−Ｇ変換機能を有しており、このＢ−Ｇ変換とＧ−Ｂ変換回路２５０の変換機能は互いに逆変換の関係にある。したがって、セルストリングによるＢ−Ｇ変換を行った後、Ｇ−Ｂ変換回路２５０によるＧ−Ｂ変換を行うと、恒等変換となる。すなわち、セルストリングに入力した入力値とＧ−Ｂ変換回路２５０から出力される出力値が等しくなる。このため、第２実施形態では、メモリの入力値Ｚ、磁化のメモリＹ、およびメモリの出力値Ａは互いに等しい。
【００９８】
以下に、第５実施形態によるスピンＦＥＴメモリの書込みおよび読み出しについて説明する。
【００９９】
第５実施形態において、抵抗状態のメモリ値Ｘは、磁化の向きのメモリ値Ｙをバイナリーコードからグレイコードに変換するＢ−Ｇ変換した値となる。このため、第５実施形態においては、図１６に示すように、スピンＦＥＴメモリの入力側にＧ−Ｂ変換回路（変換器）２６０が設けられている。この第５実施形態においても、入力値をＧ−Ｂ変換回路２６０によって変換し、その後、セルストリングによるＢ−Ｇ変換を行うと、恒等変換となり、Ｇ−Ｂ変換回路２６０に入力した入力値とスピンＦＥＴメモリから出力される出力値とが等しくなる。このため、第５実施形態では、メモリの入力値Ｚを、グレイコードからバイナリーコードに変換するＧ−Ｂ変換した値を磁化の向きのメモリ値Ｙとして、磁化自由層２２ｉ（ｉ＝１，・・・）に磁化の向きの対応値Ｙｉを書き込む。そして、抵抗状態のメモリ値Ｘをメモリの出力値Ａとして出力する。したがって、抵抗状態のメモリ値Ｘを、何の変換もせずにメモリの出力Ａとする。
【０１００】
この第５実施形態では、メモリの入力値Ｚ、抵抗状態のメモリ値Ｘ、メモリの出力値Ａは互いに等しい。
【０１０１】
メモリの入力値Ｚに関して、第ｉ（ｉ＝１，・・・Ｎ）ビットのメモリの入力の対応値をＺｉとする。磁化の向きのメモリ値Ｙに関して、第ｉビットの磁化の向きの対応値をＹｉとする。
【０１０２】
メモリの入力の対応値Ｚｉから磁化のメモリの対応値Ｙｉへ演算するＧ−Ｂ変換回路を図１７に示す。この変換回路は上述したように、スピンＦＥＴメモリの入力側に設けられている。図１７に示すように、このＧ−Ｂ変換回路は、Ｎ−１個の排他的論理和でＮビットを出力することができる。このＧ−Ｂ変換回路は、Ｎ個のメモリセルに対してＮ−１個の排他的論理でＧ−Ｂ変換を行う。このＧ−Ｂ変換回路は、外部からメモリチップに信号を入力する直後に行う。そのため、１チップにＮ−１個の排他的論理和を追加するだけ済むので、追加する回路はチップ全体からすると非常に小さくて済む。
【０１０３】
本実施形態の具体例として、メモリの入力値Ｚが”１００１”の場合における、磁化の向きのメモリ値Ｙ、抵抗状態のメモリ値Ｘ、メモリの出力値Ａを図１８に示す。図１８で示すように、メモリの入力値Ｚとメモリの出力値Ａが同じ値になる。本実施形態では、任意のメモリの入力値Ｚでメモリの出力値Ａが等しくなる。
【０１０４】
以上説明したように、第５実施形態によれば、メモリの読出しの時に、抵抗状態のメモリ値の演算を行わないので、高速で読出しを出力することができる。
【０１０５】
また、第５実施形態によれば、メモリの読出しの時に、抵抗状態のメモリ値の演算を行う回路がないので、抵抗状態のメモリ値Ｘを保存しているデータレジスタ（図１２）から出力回路までの距離が短くできる。このため、短時間で信号を伝播することにより、高速に読出しを出力することができる。
【０１０６】
第５実施形態では、第２実施形態のセルストリングを用いたが、第３実施形態または第４実施形態のセルストリングを用いてもよい。
【０１０７】
この第５実施形態も第２実施形態と同様に、高集積化をすることができる。
【０１０８】
（第６実施形態）
第６実施形態によるスピンＦＥＴメモリについて説明する。
【０１０９】
この第６実施形態のスピンＦＥＴメモリは、第２実施形態のスピンＦＥＴメモリと同じメモリセルを有しているが、書き込みに入力するデータおよび読み出されたデータが異なる。書き込み方法および読み出し方法は第１実施形態で説明した方法を用いる。
【０１１０】
第１実施形態では、メモリの入力値Ｚを、磁化の向きのメモリ値Ｙとして書き込み、抵抗状態のメモリ値ＸをＧ−Ｂ変換した値をメモリの出力値Ａとして出力する。このため、第２実施形態では、メモリの入力値Ｚ、磁化のメモリＹおよびメモリの出力値Ａは互いに等しい。
【０１１１】
これに対して、本実施形態においては、抵抗状態のメモリ値Ｘは、磁化の向きのメモリ値Ｙをバイナリーコードからグレイコードに変換するＢ−Ｇ変換した値となる。このため、  本実施形態では、メモリの入力値Ｚを、磁化の向きのメモリ値Ｙとして書き込み、抵抗状態のメモリ値Ｘをメモリの出力値Ａとして出力する。
【０１１２】
メモリの値を入力してからメモリの値を出力するまでの間に、第１実施形態および第５実施形態では、メモリ値にＧ−Ｂ変換を行っていた。
【０１１３】
しかし、第６実施形態では、メモリの値を入力してからメモリの値を出力するまでの間にＧ−Ｂ変換を行わない。
【０１１４】
メモリの出力値Ｚは、メモリの入力値Ａをグレイコードに変換した値になっている。メモリの出力値Ｚを外部にアナログ信号に変換して出力する。グレイコードはアナログ信号に変換する場合に適したコードである。
【０１１５】
以上説明したように、第６実施形態では、メモリの値をアナログ出力するにあたり、Ｇ−Ｂ変換回路が不要であり、高集積なメモリチップを実現する。
【０１１６】
また、第６実施形態では、第２実施形態のセルストリングを用いたが、第３実施形態もしくは第４実施形態のセルストリングを用いてもより。
【０１１７】
以上説明した第１乃至第６実施形態においては、以下の材料を用いてもよい。
【０１１８】
ゲートには金属材料からなるメタルゲート、ゲート絶縁膜には比誘電率が４以上の高誘電率の材料を用いてもよい。
【０１１９】
ｐ型半導体領域を形成するためのドープ材料は、ホウ素、アルミニウム、ガリウム、インジウム、ベリリウム、マグネシウム、パラヂウム、炭素、白金、金、酸素のいずれかもしくは複数を含んでもよい。
【０１２０】
ｎ型半導体領域を形成するためのドープ材料は、リン、砒素、アンチモン、硫黄、セレン、チタン、炭素、白金、金、酸素のいずれかもしくは複数を含んでもよい。
【０１２１】
強磁性体の材料は、Ｎｉ、ＦｅおよびＣｏの元素金属、Ｎｉ−Ｆｅ、Ｃｏ−Ｆｅ、Ｃｏ−ＮｉＣｏ−Ｆｅ−Ｎｉ合金、または、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ）、（Ｃｏ，Ｆｅ，Ｎｉ）−（Ｓｉ，Ｂ）−（Ｐ，Ａｌ，Ｍｏ，Ｎｂ，Ｍｎ）系またはＣｏ−（Ｚｒ，Ｈｆ，Ｎｂ，Ｔａ，Ｔｉ）系などのアモルファス材料、Ｘ２ＹＺに近い組成でＸ元素をＣｏ、Ｙ元素およびＺ元素をＶ、Ｃｒ、Ｍｎ、Ｆｅ、Ａｌ，Ｓｉ，Ｇａ、Ｇｅのいずれかもしくは複数を含むホイスラー合金、からなる群より選ばれる少なくとも１種の薄膜またはそれらの積層膜で構成してもよい。
【０１２２】
また強磁性体の材料は、ＦｅＰｔ、ＣｏＰｔ、ＣｏＣｒＰｔ、もしくは（Ｃｏ，Ｆｅ、Ｎｉ）−（Ｐｔ，Ｉｒ、Ｐｄ、Ｒｈ）−（Ｃｒ、Ｈｆ，Ｚｒ、Ｔｉ、Ａｌ、Ｔａ、Ｎｂ）のいずれかを含む合金、もしくは（Ｃｏ，Ｆｅ）／（Ｐｔ，Ｉｒ，Ｐｄ）のいずれかの積層膜による垂直磁化材料で構成してもよい。
【０１２３】
また、上記強磁性体には、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節するばかりでなく、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【０１２４】
トンネルバリアおよび非磁性体の材料には、Ａｌ２Ｏ３（酸化アルミニウム）、ＳｉＯ２（酸化シリコン）、ＭｇＯ（酸化マグネシウム）、ＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化シリコン）、Ｂｉ２Ｏ３（酸化ビスマス）、ＭｇＦ２（フッ化マグネシウム）、ＣａＦ２（フッ化カルシウム）、ＳｒＴｉＯ３（チタン酸ストロンチウム）、ＬａＡｌＯ３（ランタンアルミネート）、Ａｌ−Ｎ−Ｏ（酸化窒化アルミニウム）、ＨｆＯ（酸化ハフニウム）、ＭｇＡｌ２Ｏ4（マグネシウムアルミニウム酸化物）のいずれかの絶縁体、上記の複数の絶縁体の混合物、もしくは複数の絶縁体を組み合わせた複合膜を用いることができる。
【０１２５】
トンネルバリアおよび非磁性体の材料には、銅もしくは電流狭窄のための絶縁体を含んだ銅を用いてもよい。
【０１２６】
反強磁性体の材料は、Ｆｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、Ｐｄ−Ｐｔ−Ｍｎ（パラジウム−白金−マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ２Ｏ３（酸化鉄）などを用いることができる。
【０１２７】
また、反強磁性体として磁気カップリングした強磁性体／非磁性体／反強磁性体構造の複合膜、もしくは（強磁性体／非磁性体）ｎ／反強磁性体（ｎ≧２）の複合膜を用いてもよい。
【０１２８】
半導体材料にＳｉ、Ｇｅ、ＧａＡｓ、ＳｉＧｅ、ＩｎＧａＺｎＯを用いてもよい。
【０１２９】
ＧａＡｓ半導体上のゲート材料にＴｉ／Ｐｔ／Ａｕを用いてもよい。
【０１３０】
ＧａＡｓ半導体とゲートの間にゲート絶縁膜はなくてもよい。
【０１３１】
ＧａＡｓ半導体にｎ型領域を形成するためのドープ材料は、Ｓ、Ｓｅ、Ｓｎ、Ｔｅ、Ｓｉ、ＣおよびＯのいずれかもしくは複数を含んでもよい。
【０１３２】
ＧａＡｓ半導体にｐ型領域を形成するためのドープ材料は、Ｂｅ、Ｍｇ、Ｚｎ、Ｃｄ、Ｓｉ、Ｃ、ＣｕおよびＣｒのいずれかもしくは複数を含んでもよい。
【０１３３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１３４】
１０、１０１〜１０４  メモリ素子  
１２  半導体層
１４ａ  ソース
１４ｂ  ドレイン
１４１〜１４４  不純物領域（半導体領域）
１６  ゲート絶縁膜
１８、１８１〜１８４  ゲート
２０ａ  ソース電極
２０ｂ  ドレイン電極
２１ａ、２１ｂ  非磁性層（トンネルバリア）
２２ａ、２２ｂ  磁化自由層
２２０〜２２４  磁化自由層
２４ａ  磁化固着層
２４ｂ  反強磁性層
２５０〜２５４  端子
３０１〜３０４  メモリセル
３２  コンタクト
３４  コンタクト
３６  ゲート線
３８  コンタクト
４０  ワード線
４２  ビット線
２００  アドレス入力ラッチ
２１０  ロウデコーダ
２２０  カラムでコーダ
２４０  データレジスタ
２５０  Ｇ−Ｂ変換回路
２６０  Ｂ−Ｇ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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