(57)【要約】【課題】容量素子の欠陥を精度よく検出する。【解決手段】電位変化部ＨＦＣＩＲは、下部電極ＬＥと上部電極ＵＥの間の電圧を、１００ｎｓ以上の時間をかけて、基準電位から０Ｖまで、または０Ｖから基準電位まで変化させる。この電位の変化は、複数回行われてもよい。その後、下部電極ＬＥの電位を測定することにより、容量素子ＣＰが不良であるか否かを判断する。なお、制御部ＣＣＩＲ１は、電位変化部ＨＦＣＩＲ及び電位切替部ＶＣＣＩＲの動作を制御している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極、誘電膜、及び第２電極をこの順に積層させた容量素子と、
前記第１電極と前記第２電極の間の電圧を、１００ｎｓ以上の時間をかけて、基準電位から０Ｖまで、または０Ｖから前記基準電位まで変化させる電圧変化部と、
前記電圧変化部を制御する制御部と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記容量素子は記憶素子の一部であり、
前記基準電位は、前記記憶素子の動作時に前記第１電極と前記第２電極の間に加わる電圧の最大値である半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記電圧変化部は、前記第１電極と前記第２電極の間の電圧を、基準電位と０Ｖの間で繰り返し変化させる半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１電極と前記第２電極の間に固定電圧を印加する固定電位発生部と、
前記第１電極と前記第２電極の間に、前記電圧変化部と前記固定電位発生部のいずれかを選択して接続させる切替部と、
を備え、
前記制御部は、前記切替部を制御する半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記制御部は、前記容量素子の試験時に前記電圧変化部を動作させる半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１電極に接続するトランジスタを備え、
前記制御部は、前記第１電極と前記第２電極の間の電圧を０にして、その後、前記トランジスタをオフにしてから前記電圧変化部を動作させる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば容量素子を有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置には容量素子が搭載される場合が多い。この容量素子は、誘電膜を２つの電極で挟んだ構成を有しており、例えばメモリやアナログ回路に用いられている。容量素子に求められる特性の一つに、蓄積した電荷のホールド特性がある。この特性に影響を与える因子の一つに、誘電膜の品質がある。例えば特許文献１には、ＤＲＡＭを構成する容量素子において、２つの電極の間に所定の直流電圧又はパルス電圧を印加することにより、容量素子のストレス試験を行うことが記載されている。このストレス試験によれば、ＤＲＡＭの不良セルのスクリーニングを行うことができる、と記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開Ｈ０４−２９３２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者が検討した結果、２つの電極の間に所定の直流電圧又はパルス電圧を印加する、という試験方法では検出できない欠陥が存在することが判明した。本発明者は、このような欠陥を検出できるようにする方法を検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態によれば、半導体装置は、容量素子、電圧変化部、及び制御部を有している。容量素子は、第１電極、誘電膜、及び第２電極をこの順に積層させた構成を有している。電圧変化部は、第１電極と第２電極の間の電圧を、１００ｎｓ以上の時間をかけて、基準電位から０Ｖまで、または０Ｖから基準電位まで変化させる。制御部は電圧変化部を制御する。
【発明の効果】
【０００６】
前記一実施の形態によれば、容量素子の欠陥を精度よく検出することができる。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置ＳＤの構成を示す回路図である。
【図２】半導体装置ＳＤの断面図の一例である。
【図３】制御部ＣＣＩＲ１、第１電位発生部ＶＣＩＲ１、及び電位変化部ＨＦＣＩＲの動作の一例を示すタイミングチャートである。
【図４】図３の変形例を示すタイミングチャートである。
【図５】図３の変形例を示すタイミングチャートである。
【図６】図３の変形例を示すタイミングチャートである。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【０００９】
図１は、実施形態に係る半導体装置ＳＤの構成を示す回路図である。半導体装置ＳＤは、メモリ領域ＭＲ及び回路領域ＣＩＲを有している。メモリ領域ＭＲにはＤＲＡＭ（記憶素子）及びその周辺回路ＣＣＩＲ２が形成されている。回路領域ＣＩＲには、ロジック回路及びアナログ回路が形成されている。
【００１０】
詳細には、メモリ領域ＭＲには、容量素子ＣＰ、トランジスタＴＲ１，ＴＲ２，ＴＲ１１、ワード線ＷＬ、ビット線ＢＬ、ワード電圧制御部ＷＣＩＲ、ビット電圧制御部ＢＣＩＲ、及び周辺回路ＣＣＩＲ２が形成されている。容量素子ＣＰの一方の電極（第１電極：具体的には後述する下部電極ＬＥ）には、トランジスタＴＲ１を介してビット線ＢＬに接続されている。トランジスタＴＲ１のゲート電極はワード線ＷＬに接続されている。ワード線ＷＬの電位はワード電圧制御部ＷＣＩＲによって制御されている。また、ビット線ＢＬの電位は、トランジスタＴＲ１１を介してビット電圧制御部ＢＣＩＲによって制御されている。ビット電圧制御部ＢＣＩＲは、トランジスタＴＲ１１のゲート電極に接続している。そしてトランジスタＴＲ１１がオンされることにより、ビット線ＢＬの電位は上昇する。
【００１１】
回路領域ＣＩＲには、電位切替部ＶＣＣＩＲ、第１電位発生部ＶＣＩＲ１、第２電位発生部ＶＣＩＲ２、電位変化部ＨＦＣＩＲ、及び制御部ＣＣＩＲ１が形成されている。第１電位発生部ＶＣＩＲ１及び第２電位発生部ＶＣＩＲ２は、電位切替部ＶＣＣＩＲを介して、容量素子ＣＰの他方の電極（第２電極：具体的には後述する上部電極ＵＥ）に接続している。第１電位発生部ＶＣＩＲ１は第１電位（Ｖｃｃ）を上部電極ＵＥに印加する。また、第２電位発生部ＶＣＩＲ２はＶｃｃよりも低い電位（第２電位）を上部電極ＵＥに印加する。第２電位は、例えばＶｃｃ／２である。電位切替部ＶＣＣＩＲは、第１電位発生部ＶＣＩＲ１及び第２電位発生部ＶＣＩＲ２の一方を選択して、容量素子ＣＰのうちビット線ＢＬに接続していないほうの電極（具体的には後述する上部電極ＵＥ）に接続する。第１電位発生部ＶＣＩＲ１及び第２電位発生部ＶＣＩＲ２が発生する電圧は、直流電圧である。
【００１２】
電位切替部ＶＣＣＩＲと第１電位発生部ＶＣＩＲ１の間には、電位変化部ＨＦＣＩＲも接続されている。電位変化部ＨＦＣＩＲは、上部電極ＵＥに印加する電圧、すなわち下部電極ＬＥと上部電極ＵＥの間の電圧を、１００ｎｓ以上の時間をかけて、基準電位から０Ｖまで、または０Ｖから基準電位まで変化させる。基準電位は、例えば第１電位発生部ＶＣＩＲ１が発生する電位、すなわちＤＲＡＭの動作時に下部電極ＬＥと上部電極ＵＥの間に加わる電圧の最大値である。電位変化部ＨＦＣＩＲは、例えば高周波発生回路である。電位変化部ＨＦＣＩＲが生成する高周波の周波数は、例えば１０ｋＨｚ以上１０ＭＨｚ以下である。なお、電位変化部ＨＦＣＩＲの動作の詳細については、後述する。
【００１３】
制御部ＣＣＩＲ１は、第１電位発生部ＶＣＩＲ１、第２電位発生部ＶＣＩＲ２、電位変化部ＨＦＣＩＲ、及び電位切替部ＶＣＣＩＲの動作を制御している。制御部ＣＣＩＲ１は、メモリ領域ＭＲのメモリを動作させるとき、第２電位発生部ＶＣＩＲ２を容量素子ＣＰの上部電極ＵＥに接続させる。これにより、上部電極ＵＥにはＶｃｃよりも低い固定電位、例えばＶｃｃ／２が印加される。一方、制御部ＣＣＩＲ１は、容量素子ＣＰの検査を行うとき、第１電位発生部ＶＣＩＲ１及び電位変化部ＨＦＣＩＲを上部電極ＵＥに接続させる。これにより、容量素子ＣＰを検査するとき、上部電極ＵＥの電位は変化する。なお、上部電極ＵＥの電位が変化している間、容量素子ＣＰの下部電極ＬＥの電位は、０Ｖに固定される。このため、上部電極ＵＥの下部電極ＬＥの間の電圧は変化する。
【００１４】
図２は、半導体装置ＳＤの断面図の一例である。半導体装置ＳＤは基板ＳＵＢを用いて形成されている。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。基板ＳＵＢには、図１に示したトランジスタＴＲ１が形成されている。トランジスタＴＲ１が形成されている領域は、素子分離膜ＳＴＩによって他の領域から分離されている。また、基板ＳＵＢには、トランジスタＴＲ２，ＴＲ３が形成されている。トランジスタＴＲ２は周辺回路ＣＣＩＲ２の一部である。またトランジスタＴＲ３は、回路領域ＣＩＲに形成されており、回路領域ＣＩＲの回路を構成している。なお、図１に示したトランジスタＴＲ１１も、トランジスタＴＲ２，ＴＲ３と同様の構成を有している。
【００１５】
基板ＳＵＢ上には、エッチングストッパー膜ＥＳＴ１、絶縁膜ＤＬ１、エッチングストッパー膜ＥＳＴ２、絶縁膜ＤＬ２、及び多層配線層ＭＩＮＳＬがこの順に形成されている。絶縁膜ＤＬ１の上にはビット線ＢＬが形成されている。ビット線ＢＬは、絶縁膜ＤＬ１に埋め込まれたビットコンタクトＢＣＴを介してトランジスタＴＲ１に接続している。絶縁膜ＤＬ２はビット線ＢＬを覆っている。
【００１６】
多層配線層ＭＩＮＳＬは、エッチングストッパー膜ＥＳＴ及び層間絶縁膜ＩＮＳＬを繰り返し積層した構成を有している。層間絶縁膜ＩＮＳＬのそれぞれには、配線ＩＮＣ２及びビアＶＡ２が埋め込まれている。配線ＩＮＣ２及びビアＶＡ２は例えばＣｕであり、ダマシン法を用いて形成されている。配線ＩＮＣ２の一つは、絶縁膜ＤＬ２に埋め込まれたコンタクトＣＴ２及び絶縁膜ＤＬ１に埋め込まれたコンタクトＣＴ１を介して、トランジスタＴＲ３に接続している。
【００１７】
そして、多層配線層ＭＩＮＳＬには、容量素子ＣＰが形成されている。容量素子ＣＰは、凹部ＴＲＮ２に埋め込まれている。凹部ＴＲＮ２は、複数の層間絶縁膜ＩＮＳＬ及び少なくとも一つのエッチングストッパー膜ＥＳＴに形成されている。そして容量素子ＣＰの下部電極ＬＥ、誘電膜ＣＤＬ、及び上部電極ＵＥは、この順に、凹部ＴＲＮ２の底面及び側面に積層されている。下部電極ＬＥは、例えばチタンを含む導電性膜であり、誘電膜ＣＤＬは、例えばジルコニアを含んだ絶縁膜であり、上部電極ＵＥは、例えばチタンを含む導電性膜である。下部電極ＬＥは、絶縁膜ＤＬ２及びエッチングストッパー膜ＥＳＴ２に埋め込まれたキャパシタコンタクトＣＣＴ２、及び絶縁膜ＤＬ１及びエッチングストッパー膜ＥＳＴ１に埋め込まれたキャパシタコンタクトＣＣＴ１を介して、トランジスタＴＲ１に接続している。
【００１８】
多層配線層ＭＩＮＳＬのうち凹部ＴＲＮ２の上端と重なっている層間絶縁膜ＩＮＳＬには、さらに凹部ＴＲＮ１が形成されている。凹部ＴＲＮ１は一つの層間絶縁膜ＩＮＳＬにのみ形成されており、平面視において複数の凹部ＴＲＮ２を内側に含んでいる。言い換えると、複数の凹部ＴＲＮ２は、凹部ＴＲＮ１の底部に形成されている。複数の凹部ＴＲＮ２のそれぞれには、容量素子ＣＰが埋め込まれている。そして、誘電膜ＣＤＬ及び上部電極ＵＥは、凹部ＴＲＮ１のうち凹部ＴＲＮ２が形成されていない領域にも形成されている。言い換えると、上部電極ＵＥは、複数の容量素子ＣＰに共通の電極となっている。
【００１９】
また、凹部ＴＲＮ１及び凹部ＴＲＮ２のうち下部電極ＬＥ、誘電膜ＣＤＬ、及び上部電極ＵＥで埋まっていない部分には、プレート電極ＰＬが埋め込まれている。プレート電極ＰＬは、凹部ＴＲＮ１が形成されている層間絶縁膜ＩＮＳＬに埋め込まれた配線ＩＮＣ２と同一工程で形成されている。この場合、プレート電極ＰＬは例えばＣｕによって形成されている。ただし、プレート電極ＰＬは、他の金属によって形成されていてもよい。
【００２０】
プレート電極ＰＬには、ビアＶＡ１を介して配線ＩＮＣ２が接続している。配線ＩＮＣ２は、図１に示した電位切替部ＶＣＣＩＲに接続している。
【００２１】
図３は、制御部ＣＣＩＲ１、第１電位発生部ＶＣＩＲ１、及び電位変化部ＨＦＣＩＲの動作の一例を示すタイミングチャートである。本図は、一つのセルを検査するときのワード線ＷＬ、上部電極ＵＥ、及び下部電極ＬＥの電位の変化を示している。図３（ｂ）は容量素子ＣＰの誘電膜ＣＤＬが正常な場合を示しており、図３（ａ）は誘電膜ＣＤＬに欠陥が存在している場合を示している。
【００２２】
なお、セルの検査は、例えば制御部ＣＣＩＲ１に外部（例えばテスタ）から信号が入力されたときに行われる。検査が行われる前、容量素子ＣＰの上部電極ＵＥには第２電位発生部ＶＣＩＲ２が接続されているため、上部電極ＵＥの電位は例えばＶｃｃ／２になっている。一方、容量素子ＣＰの下部電極ＬＥの電位も上部電極ＵＥと同じ電位になっている。
【００２３】
あるセルの容量素子ＣＰを検査するとき、制御部ＣＣＩＲ１はワード電圧制御部ＷＣＩＲを制御し、そのセルのトランジスタＴＲ１に接続しているワード線ＷＬにハイ信号を入力する。これによってトランジスタＴＲ１はオンし、容量素子ＣＰの下部電極ＬＥの電位は０Ｖになる。その後、トランジスタＴＲ１はオフされる。
【００２４】
この状態で、制御部ＣＣＩＲ１は電位切替部ＶＣＣＩＲを制御し、電位変化部ＨＦＣＩＲ及び第１電位発生部ＶＣＩＲ１を容量素子ＣＰの上部電極ＵＥに接続し、かつ電位変化部ＨＦＣＩＲを動作させる。これにより、上部電極ＵＥの電位は０ＶとＶｃｃの間で徐々に変化する。言い換えると、下部電極ＬＥと上部電極ＵＥの間の電圧は、０ＶとＶｃｃの間で徐々に変化する。このとき、０ＶからＶｃｃに達するまでの時間は、例えば１００ｎｓ以上、好ましくは１ｍｓ以上または１０ｍｓ以上であり、矩形波で０ＶからＶｃｃまで立ち上げるときの時間（例えば１０ｎｓ）よりも十分長い。
【００２５】
容量素子ＣＰの誘電膜ＣＤＬには、微小な欠陥が発生する可能性がある。この欠陥が存在していると、容量素子ＣＰに電荷を溜めるとき、この欠陥に電子がトラップされる可能性が出てくる。誘電膜ＣＤＬに電子がトラップされると、誘電膜ＣＤＬにリークパスができてしまう。このような誘電膜ＣＤＬの欠陥を検出するためには、この欠陥に電子をトラップさせ、これによって生じる電流のリークを検出する必要がある。
【００２６】
一方、誘電膜ＣＤＬの欠陥に電子がトラップされるために適した電圧は、欠陥の種類や誘電膜ＣＤＬの膜厚方向における欠陥の位置によって、異なる。そして、この適した電圧よりも高い電圧を印加しても、電子は誘電膜ＣＤＬの欠陥にトラップされず、通過してしまう。このため、一般的な容量素子ＣＰの検査のように、上部電極ＵＥと下部電極ＬＥの間に矩形波を印加することでは、上記した欠陥は検出しにくい。
【００２７】
これに対して本実施形態では、下部電極ＬＥと上部電極ＵＥの間の電圧は、０ＶとＶｃｃの間で徐々に変化する。従って、誘電膜ＣＤＬの様々な位置に欠陥があっても、誘電膜ＣＤＬには、これらの欠陥に最適な電圧は、必ず一定時間印加される。従って、誘電膜ＣＤＬに欠陥が存在していた場合、これらには電子がトラップされ、誘電膜ＣＤＬにリークパスが形成される。すると、図３（ａ）に示すように、上部電極ＵＥから下部電極ＬＥに徐々に電流が流れ、下部電極ＬＥに電荷が溜まっていく。これに伴って下部電極ＬＥの電位が０Ｖから徐々に上がっていく。なお、図３（ａ）に示す例では、誘電膜ＣＤＬが複数の欠陥を有していて、徐々にこれら欠陥に電子がトラップされる場合を示している。このため、下部電極ＬＥの電位は階段状に上がっている。
【００２８】
そして、上部電極ＵＥに一定の検査用の電圧を入力した後、制御部ＣＣＩＲ１は電位切替部ＶＣＣＩＲを制御し、第２電位発生部ＶＣＩＲ２を容量素子ＣＰの上部電極ＵＥに接続する。これにより、上部電極ＵＥの電位は固定される。この状態で、制御部ＣＣＩＲ１はワード電圧制御部ＷＣＩＲを制御し、そのセルのトランジスタＴＲ１に接続しているワード線ＷＬにハイ信号を入力し、下部電極ＬＥの電位を測定する。この時の下部電極ＬＥの電位が基準値以上のとき、その容量素子ＣＰは不良である、と判断される。
【００２９】
なお、図３に示した例では、電位変化部ＨＦＣＩＲは、上部電極ＵＥの電位を正弦波状に１周期のみ変化させている。ただし、上部電極ＵＥの電位の変化は、図３に示した例に限られない。例えば図４に示すように、電位変化部ＨＦＣＩＲは、上部電極ＵＥの電位を０ＶからＶｃｃまで一回のみ徐々に上げてもよい。また、図５，６に示すように、電位変化部ＨＦＣＩＲは、中心電圧及び振幅がＶｃｃ／２である正弦波を、複数回上部電極ＵＥに印加してもよい。図５，６に示した例によれば、下部電極ＬＥと上部電極ＵＥの間の電圧は、０ＶとＶｃｃの間で繰り返し変化する。このため、下部電極ＬＥと上部電極ＵＥの間の電圧が、欠陥に電荷がトラップされる電圧になる回数は多くなる。従って、不良である容量素子ＣＰを検出できる可能性は高くなる。
【００３０】
以上、本実施形態によれば、容量素子ＣＰの検査を行うとき、下部電極ＬＥと上部電極ＵＥの間の電圧は、０ＶとＶｃｃの間で徐々に変化する。従って、誘電膜ＣＤＬの様々な位置に欠陥があっても、誘電膜ＣＤＬには、これらの欠陥に最適な電圧は、必ず一定時間印加される。従って、下部電極ＬＥの電位に基づいて、不良である容量素子ＣＰを検出できる。
【００３１】
なお、上記した例において、容量素子ＣＰはＤＲＡＭを構成していたが、アナログ回路を構成する容量素子において、上記した実施形態と同様の検査を行ってもよい。
【００３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００３３】
ＢＣＩＲ ビット電圧制御部
ＢＣＴ ビットコンタクト
ＢＬ ビット線
ＣＣＩＲ１ 制御部
ＣＣＩＲ２ 周辺回路
ＣＣＴ１ キャパシタコンタクト
ＣＣＴ２ キャパシタコンタクト
ＣＤＬ 誘電膜
ＣＩＲ 回路領域
ＣＰ 容量素子
ＣＴ１ コンタクト
ＤＬ１ 絶縁膜
ＤＬ２ 絶縁膜
ＥＳＴ エッチングストッパー膜
ＥＳＴ１ エッチングストッパー膜
ＥＳＴ２ エッチングストッパー膜
ＨＦＣＩＲ 電位変化部
ＩＮＣ２ 配線
ＩＮＳＬ 層間絶縁膜
ＬＥ 下部電極
ＭＩＮＳＬ 多層配線層
ＭＲ メモリ領域
ＰＬ プレート電極
ＳＤ 半導体装置
ＳＴＩ 素子分離膜
ＳＵＢ 基板
ＴＲ１ トランジスタ
ＴＲ１１ トランジスタ
ＴＲ２ トランジスタ
ＴＲ３ トランジスタ
ＴＲＮ１ 凹部
ＴＲＮ２ 凹部
ＵＥ 上部電極
ＶＡ１ ビア
ＶＡ２ ビア
ＶＣＣＩＲ 電位切替部
ＶＣＩＲ１ 第１電位発生部
ＶＣＩＲ２ 第２電位発生部
ＷＣＩＲ ワード電圧制御部
ＷＬ ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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