(57)【要約】  【課題】データサイズが物理ページ以下のデータの書き込お速度を向上する。  【解決手段】複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する論理ブロック内のページアドレスは、ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、第１のデータと第２のデータに対してマージ処理を行う際に、ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ−１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリシステムである。【選択図】図１
2016009457.tif 000002
【特許請求の範囲】
【請求項１】
複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ−１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリシステム。
【請求項２】
前記ＮＡＮＤフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いている場合、プレーン数をＰ（Ｐは２以上の自然数）とし、最大でＰ（Ｘ−１）のＮＡＮＤフラッシュメモリに対してマージ処理を行う請求項１に記載のメモリシステム。
【請求項３】
前記第１のデータは、シーケンシャルデータであり、前記第２のデータがランダムデータである請求項１に記載のメモリシステム。
【請求項４】
入出力部と、メモリと、制御部と、ＮＡＮＤフラッシュメモリコントローラとを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ−１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリ周辺回路。
【請求項５】
複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＮ（Ｎは２以上の自然数）とし、最大で（Ｎ−１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ＮＡＮＤフラッシュメモリを使用するメモリシステム、メモリ周辺回路およびメモリ制御方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリがＰＣ用のＵＳＢ(Universal Serial Bus)メモリ、フラッシュＳＳＤ(Solid State Drive )、デジタルカメラ用のメモリカード、携帯デジタルオーディオプレーヤーの記憶装置などに広く使用されている。ＮＡＮＤフラッシュメモリの場合、消去がブロック単位で行われ、書き込みおよび読み出しは、ページ単位で行われる。ＮＡＮＤフラッシュメモリを使用したメモリシステムの一例が特許文献１に記載されている。
【０００３】
一方、ＮＡＮＤフラッシュメモリは、書き込みのサイズと消去のサイズが異なり、データを消去する場合、一つの物理ブロックのデータをすべて消去する必要がある。このため、同一物理ブロック内の有効なデータを持つページのデータを予め他の物理ブロックにコピーしておく必要がある。
【０００４】
さらに、持つことが可能なキャッシュブロックの数は、システム上制限されている。したがって、システムで使用できるキャッシュブロックの上限に達した場合、キャッシュブロック内容の有効なデータを他のブロックにコピーしてキャッシュブロックを消去することによって、未使用のキャッシュブロックを用意する。この処理によって、再度キャッシュブロックを使用することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２９９５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したようなシステムにおいて、キャッシュブロックに空いているページがなくならないように、システム全体を制御する必要がある。しかしながら、未使用のキャッシュブロックを作るための処理は、一般的にガベージコレクションと呼ばれシステムのパフォーマンスを低減させてしまう問題があった。
【０００７】
したがって、本開示の目的は、アクセス速度を向上できるメモリシステム、メモリ周辺回路およびメモリ制御方法の提供することにある。
【課題を解決するための手段】
【０００８】
本開示は、複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する論理ブロック内のページアドレスは、ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
第１のデータと第２のデータに対してマージ処理を行う際に、ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ−１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリシステムである。
【発明の効果】
【０００９】
少なくとも一つの実施形態によれば、マージ処理と同時に第２のデータの書き込み処理を行うことができるので、第２のデータの書き込み処理の速度を向上できる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であっても良い。
【図面の簡単な説明】
【００１０】
【図１】本開示の一実施の形態のメモリシステム構成を示すブロック図である。
【図２】本開示の一実施の形態における物理ブロックと論理ブロックとの関係を示す略線図である。
【図３】キャッシュブロックおよびデータブロックのそれぞれの論理ページの割り当てを示す略線図である。
【図４】本開示の一実施の形態におけるキャッシュブロックとデータブロックとの書き込み処理を説明するための略線図である。
【図５】マージ処理の一例および他の例を示す略線図である。
【図６】マージ処理の具体例の説明に使用する略線図である。
【図７】マージ処理とホストデータの書き込み処理を説明するためのタイミングチャートである。
【図８】マージ処理の説明に使用するフローチャートである。
【発明を実施するための形態】
【００１１】
以下に説明する実施の形態は、本開示の好適な具体例であり、技術的に好ましい種々の限定が付されている。しかしながら、本開示の範囲は、以下の説明において、特に本開示を限定する旨の記載がない限り、これらの実施の形態に限定されないものとする。
なお、本開示の説明は、下記の順序にしたがってなされる。
＜１．第１の実施の形態＞
＜２．変形例＞
【００１２】
＜第１の実施の形態＞
図１を参照して本開示の第１の実施の形態によるメモリシステムについて説明する。図１に示すように、メモリシステムは、複数例えば４個のＮＡＮＤフラッシュメモリＡ，Ｂ，Ｃ，Ｄからなるメモリ部１と破線で囲んで示すメモリコントローラ２とからなる。メモリシステムは、例えばメモリカードである。メモリシステムに対してホスト３が接続されている。
【００１３】
メモリコントローラ２は、デバイスＩ／Ｏ２１、ＳＲＡＭ(Static Randam Access Memory) ２２、ＣＰＵ(Central Processing Unit) ２３およびＮＡＮＤコントローラ２４とを有する。
【００１４】
ＣＰＵ２３は、各ブロックを制御することによって、ＮＡＮＤコントローラ２４を通じてＳＲＡＭ２２とメモリ部１との間でデータ転送を行い、データの読み出し、書き込みおよび消去を行う。メモリ部１のＮＡＮＤフラッシュメモリＡ〜Ｄに対して、ＮＡＮＤコントローラ２４は、同時にアクセスすることができる。
【００１５】
ＳＲＡＭ２２は、いわゆるページバッファとして機能し、デバイスＩ／Ｏ２１を介してホスト３側から転送された書き込みデータを一旦蓄えると共に、メモリ部１から読み出され、デバイスＩ／Ｏ２１を介してホスト３側に転送されるデータを一旦蓄える。さらに、ＳＲＡＭ２２は、プログラムを格納するためのメモリの機能並びにＣＰＵ２３の作業用ＲＡＭの機能も有する。
【００１６】
デバイスＩ／Ｏ２１は、ホスト３との間のインターフェースである。デバイスＩ／Ｏ２１は、例えば、シリアルプロトコルにより３本の信号線を用いてデータ転送を行うシリアルインターフェースと、パラレルプロトコルにより６本の信号線を用いてデータ転送を行うパラレルインターフェースとを有する。
【００１７】
図２に示すように、各ＮＡＮＤフラッシュメモリの物理ブロックを論理的に組み合わせて論理ブロックを形成する。例えば一つの物理ブロックには、例えば８個の物理ページが含まれている。この論理ブロックの単位でデータを管理する。一実施の形態では、論理ブロックは、書き込むデータのサイズによって、２種類に分類される。
【００１８】
一実施の形態において、論理ブロックは、書き込むデータサイズによって２種類存在する。すなわち、ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する論理ブロックと、ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する論理ブロックとに分類される。第１のデータは、音楽データ、画像データ等のシーケンシャルデータであり、第２のデータがデータベースのデータ、ログデータ等のランダムデータである。第１および第２のデータは、データに付随する属性情報例えばデータサイズに基づいて識別される。
【００１９】
第１のデータを書き込むために使用する論理ブロックをデータブロックと称する。第２のデータを書き込むために使用する論理ブロックをキャッシュブロックと称する。図３Ａに示すように、データブロックの場合には、論理ブロック内のページアドレスは、ＮＡＮＤフラッシュメモリＡ〜Ｄの物理ページが順次割り当てられるように論理ページが割り当てられる。一方、図３Ｂに示すように、キャッシュブロックは、同じ論理ブロックとして使用されるＮＡＮＤフラッシュメモリに対してそれぞれ個別に論理ページを割り当てる。すなわち、キャッシュブロックの場合には、論理ブロックに対してデータを書き込む場合、論理ページ番号が小さいページから順に使用していく。例えば論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリ毎に先頭から順番に変化するように割り当てられる。
【００２０】
図４に示すように、書き込むデータサイズが物理ページよりも小さい第２のデータの場合、キャッシュブロックにデータが書き込まれる。書き込むデータサイズが物理ページよりも大きい第１のデータの場合、データブロックに書き込まれる。一般的にこのように論理ブロックによってデータを管理する場合、データが物理的などの位置に書き込まれているかを管理するための論理物理変換テーブル（論物テーブルと称する）を持ち管理するようになされる。しかしながら、データの管理サイズを小さくすると論物テーブルのサイズが大きくなり、メモリコントローラ２のＳＲＡＭ２２に対する論物テーブルが占める割合が大きくなり、システムのパフォーマンスを低下させてしまう。これを回避するために、上述したように、書き込むデータサイズにより論理ブロックを分けて管理するようになされる。
【００２１】
本開示の一実施の形態では、図３に示し、上述したように、データブロックとキャッシュブロックとの間で、論理ページのアドレス割り当て法を変えることによって、キャッシュブロックに空きページを作るために行われるマージ処理を効率的に行うことができるようにする。この割り当て方法により、キャッシュブロックを管理するための管理情報がデータブロックに対して大きくなる。しかしながら、各ＮＡＮＤフラッシュメモリで書き込みデータを管理することができるようになる。
【００２２】
キャッシュブロックに対して空きページを作る必要がある場合に、キャッシュブロックに書き込まれているデータとデータブロックのデータに対してマージ処理を行う必要がある。図５Ａおよび図５Ｂは、キャッシュブロックとデータブロックとに対するマージ処理の一例および他の例を示す。
【００２３】
図５Ａは、キャッシュブロックに蓄えられているデータ（斜線領域）とデータブロックに蓄えられているデータ（斜線領域）とをマージしてデータブロックに書き込む処理を示している。図５Ｂは、キャッシュブロックに蓄えられているデータ（斜線領域）とデータブロックＮに蓄えられているデータ（斜線領域）とをマージして他のデータブロックＭに書き込む処理を示している。本開示は、何れのマージ処理に対しても適用することができる。
【００２４】
一実施の形態では、マージ処理を行う際、データブロックに対して書き込む際に、同時にマージ処理を行う数を、キャッシュブロックにまだ空きページがある場合には、同時にマージ処理を実行するページ数は、次の式で表される。式において、Ｘは、接続されているＮＡＮＤフラッシュメモリの数である。
（Ｘ−１）
【００２５】
この処理によって、マージ処理のための書き込みを行っていないＮＡＮＤフラッシュメモリを必ず一つ作る。なお、上式は、同時にマージ処理を実行するページ数の最大値であって、ＮＡＮＤフラッシュメモリの数Ｘが４の場合であれば、同時にマージ処理を実行するページ数を２または３に設定しても良い。
【００２６】
使用するＮＡＮＤフラッシュメモリによっては、ＮＡＮＤフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いているものが知られている。プレーン構成を有するＮＡＮＤフラッシュメモリは、各プレーンの物理ブロックに対して同時にデータを書き込むことが可能になる。このようなプレーン構成のＮＡＮＤフラッシュメモリを使用している場合には、同時にマージ処理を実行するページ数は、次の式で表される。式において、Ｐは、プレーン数である。
【００２７】
（Ｘ×Ｐ）−Ｐ＝Ｐ（Ｘ−１）
【００２８】
すなわち、各プレーン上で、マージ処理のための書き込みを行っていないＮＡＮＤフラッシュメモリを必ず一つ作る。なお、上式は、同時にマージ処理を実行するページ数の最大値であって、ＮＡＮＤフラッシュメモリの数Ｘが４の場合であれば、２Ｐ、３Ｐのように設定しても良い。
【００２９】
このようなマージ処理を実行中に、ホスト３から物理ページ以下の第２のデータの書き込みが行われる場合、このマージ処理を実行していないＮＡＮＤフラッシュメモリに対してデータを書き込むことが可能となる。すなわち、ホストからの書き込みとマージ処理を同時に実行することができ、ホストからはマージ処理時間が隠ぺいされることになり、処理速度が向上する。若し、キャッシュブロックに空きページが１ページもない状態でマージ処理を実行する場合には、すべてのＮＡＮＤフラッシュメモリに対してマージ処理を実行し、少しでも早くマージ処理が終わるようにする。
【００３０】
図６に示すように、データブロックが使用されている場合、ＮＡＮＤフラッシュメモリＡ，ＢおよびＣに対してマージ処理を実行し、ＮＡＮＤフラッシュメモリＤに対しては、マージ処理を実行しないようにする。マージ処理の実行中にホスト３から物理ページサイズ以下の第２のデータの書き込みが行われる場合、ＮＡＮＤフラッシュメモリＤに対して書き込みを行う。このような制御によって、マージ処理とホスト３からの第２のデータの書き込みを同時に実行することができ、。
【００３１】
図７は、マージ処理とホスト３からのデータの書き込みとのタイミングを示すタイミングチャートである。ＮＡＮＤフラッシュメモリＡ、ＮＡＮＤフラッシュメモリＢ、ＮＡＮＤフラッシュメモリＣのそれぞれのデータブロックに対しては、マージ処理が実行されている。データブロックの書き込みは、キャッシュブロックの書き込み比して遅く、例えば１．５ｍｓ程度の時間を要する。ＮＡＮＤフラッシュメモリＤの空いている場所に対しては、マージ処理と同時（並行）にホスト３からの第２のデータ（ページ単位）が書き込まれる。第２のデータのページ単位の書き込みは、例えば４００μｓ程度の高速でなされる。
【００３２】
図７のタイミングチャートから分かるように、ＮＡＮＤフラッシュメモリ（Ａ，Ｂ，Ｃ）に対してマージ処理がなされているのと同時に、第２のデータをＮＡＮＤフラッシュメモリＤに書き込むことができ、第２のデータの書き込みを待つ必要がなく、処理速度を向上させることができる。従来では、ＮＡＮＤフラッシュメモリＤにおいても、マージ処理が実行されているので、ホストからの第２のデータの書き込みが待たされる問題があり、処理速度が低下していた。かかる問題を本開示は、解決することができる。
【００３３】
書き込み処理およびマージ処理は、メモリコントローラ２のＣＰＵ２３がプログラムにしたがって処理を行い、ＮＡＮＤコントローラ２４に対して命令を出すことで実行される。図８のフローチャートに示すように、マージ処理がなされる。
【００３４】
ステップＳ１：マージ処理が開始される。
ステップＳ２：マージの対象のキャッシュブロックのページとデータブロックが選択される。
ステップＳ３：キャッシュブロックに空きページがまだあるか判定される。
【００３５】
ステップＳ４：ステップＳ３において、キャッシュブロックに空きページがあると判定されると、（Ｘ（接続されて以上ＮＡＮＤフラッシュメモリの数）−１）のページ数に対してマージ処理が実行される。そして、ステップＳ５に処理が移る。
ステップＳ５：マージ処理の終了
【００３６】
ステップＳ６：ステップＳ３において、キャッシュブロックに空きページがないと判定されると、Ｘのページ数に対してマージ処理が実行される。そして、ステップＳ５に処理が移り、マージ処理が終了する。
【００３７】
ステップＳ３の判定処理は、（Ｘ−１）のページ数に対してマージ処理を行った場合に空きページが未だあるかないかを判定するものである。空きページがないと判定される場合に、ステップＳ６に移る前に、（Ｘ−２）のページ数に対してマージ処理を行った場合に空きページが未だあるかないかを判定して、空きページがある場合には、ステップＳ４の処理を行うようにしても良い。
【００３８】
本開示を適用した場合、例えばランダムアクセスのパフォーマンスを測定するようなツールで１０ＰＳと呼ばれる１秒間に処理できるランダムアクセスのパフォーマンスを測定する場合、本開示を用いない場合、４００１０ＰＳ程度しか出ないようなシステムでも、本開示を使用することによって、２０００１０ＰＳまで処理速度を向上させることが可能になる。さらに、実環境においても、Windows（登録商標）やAndroid（登録商標）といったオペレーティングシステムは、ファイルシステムで管理されるデータの完全性を保証するために、頻繁にデータのログをストレージに対して書き込んでいる。この書き込みサイズが一般的にＮＡＮＤフラッシュメモリの物理ページよりも小さいデータで書き込まれる。本開示を使用することで、オペレーティングシステムからのアクセス速度を安定して高速化することが可能になる。
【００３９】
＜２．変形例＞
以上、本開示の実施形態について具体的に説明したが、上述の各実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた構成、方法、工程、形状、材料および数値などはあくまでも例に過ぎず、必要に応じてこれと異なる構成、方法、工程、形状、材料および数値などを用いてもよい。
【００４０】
なお、本開示は、以下のような構成も取ることができる。
（１）
複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ−１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリシステム。
（２）
前記ＮＡＮＤフラッシュメモリの物理ブロックの管理方法として、プレーン構成を用いている場合、プレーン数をＰ（Ｐは２以上の自然数）とし、最大でＰ（Ｘ−１）のＮＡＮＤフラッシュメモリに対してマージ処理を行う（１）に記載のメモリシステム。
（３）
前記第１のデータは、シーケンシャルデータであり、前記第２のデータがランダムデータである（１）または（２）に記載のメモリシステム。
（４）
入出力部と、メモリと、制御部と、ＮＡＮＤフラッシュメモリコントローラとを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＸ（Ｘは２以上の自然数）とし、最大で（Ｘ−１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリ周辺回路。
（５）
複数のＮＡＮＤフラッシュメモリとメモリ周辺回路とを有し、
前記複数のＮＡＮＤフラッシュメモリの物理ブロックを組み合わせて論理ブロックを形成し、
前記ＮＡＮＤフラッシュメモリの物理ページより大きい第１のデータを書き込むために使用する前記論理ブロック内のページアドレスは、前記ＮＡＮＤフラッシュメモリを順次使用するように割り当てられ、
前記ＮＡＮＤフラッシュメモリの物理ページ以下の第２のデータを書き込むために使用する前記論理ブロック内のページアドレスは、各ＮＡＮＤフラッシュメモリの先頭から順番に割り当てられ、
前記第１のデータと前記第２のデータに対してマージ処理を行う際に、前記ＮＡＮＤフラッシュメモリの数をＮ（Ｎは２以上の自然数）とし、最大で（Ｎ−１）のＮＡＮＤフラッシュメモリに対してマージ処理を行うメモリ制御方法。
【符号の説明】
【００４１】
Ａ，Ｂ，Ｇ，Ｄ・・・ＮＡＮＤフラッシュメモリ
１・・・メモリ部
２・・・メモリコントローラ
３・・・ホスト
２３・・・ＣＰＵ
２４・・・ＮＡＮＤコントローラ
【図１】
2016009457.tif 000003
【図２】
2016009457.tif 000004
【図３】
2016009457.tif 000005
【図４】
2016009457.tif 000006
【図５】
2016009457.tif 000007
【図６】
2016009457.tif 000008
【図７】
2016009457.tif 000009
【図８】
2016009457.tif 000010