(57)【要約】      （修正有）【課題】低面積で安価な記憶装置及びその製造方法を提供する。【解決手段】記憶装置は、第一配線層１２０と、第一配線層の上方に設けられた第二配線層１３０と、前記第二配線層の上方に設けられた第三配線層１６０と、第三配線層の上方に設けられた第一絶縁１７０膜と第一配線層の上方であって、かつ、第三配線層の下方に設けられた第一コンタクト１５０であって、第一コンタクトの上側部は第三配線層と電気的に接続し、第一コンタクトの下側部は第一配線層と電気的に接続し、第一配線層の上方に設けられた第二コンタクト１４０であって、第二コンタクトの側面は第二配線層と電気的に接続し、第二コンタクトの下側部は第一配線層と電気的に接続し、第二コンタクトの上面は、第一コンタクトの上面よりも低い。第一絶縁膜は、第二コンタクトの直上に設けられる。【選択図】図５
2016178195.tif 000002
【特許請求の範囲】
【請求項１】
第一配線層と、
前記第一配線層の上方に設けられた第二配線層と、
前記第二配線層の上方に設けられた第三配線層と、
前記第三配線層の上方に設けられた第一絶縁膜と
前記第一配線層の上方であって、かつ前記第三配線層の下方に設けられた第一コンタク
トであって、前記第一コンタクトの上側部は前記第三配線層と電気的に接続し、前記第一
コンタクトの下側部は前記第一配線層と電気的に接続した前記第一コンタクトと、
前記第一配線層の上方に設けられた第二コンタクトであって、前記第二コンタクトの側
面は前記第二配線層と電気的に接続し、前記第二コンタクトの下側部は前記第一配線層と
電気的に接続し、前記第二コンタクトの上面は、前記第一コンタクトの上面よりも低い前
記第二コンタクトと、を有する記憶装置であって、
前記第一絶縁膜は、前記第二コンタクトの直上に接して設けられる、
記憶装置。
【請求項２】
前記第一コンタクトと前記第二コンタクトは、同じ材料を含んでいる請求項１記載の記
憶装置。
【請求項３】
前記第一コンタクトと前記第二コンタクトとは、同一のプロセスで形成されている
請求項２記載の記憶装置。
【請求項４】
前記第一配線層の上方であって、かつ前記第三配線層の下方に設けられた第三コンタク
トであって、前記第三コンタクトの上側部は前記第三配線層と電気的に接続し、前記第三
コンタクトの下側部は前記第一配線層と電気的に接続し、前記第三コンタクトの側面は前
記第二配線層と電気的に接続した前記第三コンタクトと、をさらに有する請求項１記載の
記憶装置。
【請求項５】
前記第一コンタクトと前記第二コンタクトと前記第三コンタクトとは同じ材料を含んで
いる
請求項４記載の記憶装置。
【請求項６】
前記第一コンタクトと前記第二コンタクトと前記第三コンタクトと同一のプロセスで形
成されている
請求項５記載の記憶装置。
【請求項７】
前記記憶装置は、メモリセルを有し、
前記第二配線層は前記メモリセルに接続する、請求項２又は請求項４記載の記憶装置。
【請求項８】
前記第二配線層は、接続部を有し、
前記第二コンタクトは前記接続部に接して設けられており、
前記第二コンタクトは前記接続部の側面及び上面の一部において前記第二配線層と接続
する、
請求項１〜７何れか一項記載の記憶装置。
【請求項９】
前記第二コンタクトと前記第三配線層とは同じ材料を含んでいる請求項１〜８何れか一
項記載の記憶装置。
【請求項１０】
基板の上方に第一配線層を形成し、
前記第一配線層の上方に第一層間絶縁膜を形成し、
前記第一層間絶縁膜の上方に第二配線層を形成し、
前記第二配線層の上方に第二層間絶縁膜を形成し、
前記第一配線層の上面に到達するように前記第一層間絶縁膜及び前記第二層間絶縁膜の
一部をエッチング加工することで第一コンタクトホールを形成し、
前記基板の上方から見て前記第二配線層と重なる領域において、前記第一配線層の上面
に到達するように前記第一層間絶縁膜及び前記第二層間絶縁膜の一部をエッチング加工し
、前記第二配線層の側面の一部が露出した第二コンタクトホールを形成し、
前記第一コンタクトホール内に第一導電材料を形成し、
前記第二コンタクトホール内に第二導電材料を形成し、
前記第二層間絶縁膜の上方に第三配線層を形成し、
前記第三配線層の上方に、前記基板の上方から見て、前記第一コンタクトホールと重な
る領域上にマスクパターン材料を形成し、
前記マスクパターン材料をマスクパターンとするエッチング加工により、前記第三配線
層を所望のパターンに形成するとともに、前記第二コンタクトホールの内に形成された前
記第二導電材料の一部を除去し、前記第二コンタクトホール内の前記第二導電材料の上面
が前記第一コンタクトホール内の前記第一導電材料の上面よりも低く形成する
記憶装置の製造方法。
【請求項１１】
前記第二コンタクトホール内の前記第二導電材料の直上と前記第三配線層の上方に第三
層間絶縁膜を形成する、
請求項１０記載の記憶装置の製造方法。
【請求項１２】
前記第一導電材料の形成と前記第二導電材料の形成を同一の成膜工程で行う
請求項１１記載の記憶装置の製造方法。
【請求項１３】
前記第一コンタクトホールの形成と前記第二コンタクトホールの形成を同じエッチング
加工で行う
請求項１２記載の記憶装置の製造方法。
【請求項１４】
前記第二コンタクトホールは複数の第二コンタクトホールであって、
前記マスクパターン材料の形成において、前記基板の上方から見て、少なくとも一部の
前記第二コンタクトホールと重なる領域にも前記マスクパターン材料を形成させる
請求項１０〜１３の何れか一項記載の記憶装置の製造方法。
【請求項１５】
前記記憶装置はメモリセルを有し、
前記第二配線層は前記メモリセルに接続する請求項１０〜１４何れか一項記載の記憶装
置の製造方法。
【請求項１６】
前記第二コンタクトホールの形成において、前記第二コンタクトホール内に前記第二配
線層の側面の一部が露出している、
請求項１０〜１５何れか一項記載の記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体メモリデバイスの高集積化が進んでいる。高集積化の一つの手法として、
三次元型メモリデバイスの開発がなされている。この三次元型メモリデバイスの一つの候
補として３次元積層型のクロスポイント型メモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８２７４０６８号明細書
【特許文献２】米国特許第８５０２３２２号明細書
【特許文献３】米国特許第８８２４１８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
低面積で安価な記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態に係る記憶装置は、第一配線層と、前記第一配線層の上方に設けられた第二
配線層と、前記第二配線層の上方に設けられた第三配線層と、前記第三配線層の上方に設
けられた第一絶縁膜と前記第一配線層の上方であって、かつ前記第三配線層の下方に設け
られた第一コンタクトであって、前記第一コンタクトの上側部は前記第三配線層と電気的
に接続し、前記第一コンタクトの下側部は前記第一配線層と電気的に接続した前記第一コ
ンタクトと、前記第一配線層の上方に設けられた第二コンタクトであって、前記第二コン
タクトの側面は前記第二配線層と電気的に接続し、前記第二コンタクトの下側部は前記第
一配線層と電気的に接続し、前記第二コンタクトの上面は、前記第一コンタクトの上面よ
りも低い前記第二コンタクトと、を有する記憶装置であって、前記第一絶縁膜は、前記第
二コンタクトの直上に接して設けられる。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る記憶装置のメモリセルアレイの平面図。
【図２】第１の実施形態に係る記憶装置のメモリ部の模式的な構成を示す斜視図。
【図３】第１の実施形態に係る記憶装置のメモリセルの模式的な構成を示す斜視図。
【図４】第１の実施形態に係る記憶装置のメモリセルアレイのメモリ部Ｍ、ビット線引出部ＢＰａ、ワード線引出部ＷＰａの模式的な平面図。
【図５】第１の実施形態に係る記憶装置のビット線コンタクトと、上層配線から下層配線層へのコンタクトの模式的な断面図。
【図６】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図７】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図８】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図９】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１０】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１１】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１２】第１の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【図１３】第１の実施形態の変形例に係る記憶装置のメモリセルアレイのメモリ部Ｍ、ビット線引出部ＢＰａ、ワード線引出部ＷＰａの模式的な平面図。
【図１４】第２の実施形態に係る記憶装置のビット線コンタクトと、上層配線から下層配線層へのコンタクトの模式的な断面図。
【図１５】第２の実施形態に係る記憶装置の製造方法の一工程を示す模式的な平面図。
【図１６】第２の実施形態に係る記憶装置の製造方法の一工程を示す模式的な断面図。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００８】
（第１の実施形態）
図１は、第一の実施形態に係る記憶装置のメモリセルアレイ１０全体を簡略的に示す平
面図である。
【０００９】
図１に示すように、半導体基板（例えばシリコン基板）１００が設けられる。例えば、
半導体基板１００の上層部分には、周辺回路（図示せず）が形成される。
【００１０】
半導体基板１００の上方には、基板１００上方から見て、例えば正方形のメモリ部Ｍが
設けられる。メモリ部Ｍから見てワード線方向の両側には、２か所のワード線引出部ＷＰ
ａ及びＷＰｂが設けられる。また、メモリ部Ｍから見てビット線方向の両側には２か所の
ビット線引出部ＢＰａ及びＢＰｂが設けられる。
【００１１】
図２は、メモリセルアレイ１０に係るメモリ部Ｍの基本的な構成を示した斜視図である
。メモリ部Ｍは、Ｚ方向にスタックされた４つのメモリセルアレイレイヤーＭ１，Ｍ２，
Ｍ３，Ｍ４を含んでいる。なお、メモリセルアレイレイヤーＭの層数は４層に限られず、
１以上の任意の層数で良い。
【００１２】
半導体基板１００上には、半導体基板１００側から順に第一ビット線ＢＬ１、第一ワー
ド線ＷＬ１、第二ビット線ＢＬ２、第二ワード線ＷＬ２、第三ビット線ＢＬ３が配置され
る。以下では、区別を要さない場合は、第一ビット線ＢＬ１、第二ビット線ＢＬ２、第三
ビット線ＢＬ３を、ビット線ＢＬと呼び、第一ワード線ＷＬ１、第二ワード線ＷＬ２を、
ワード線ＷＬと呼ぶ。
【００１３】
そして、ワード線ＷＬの延伸方向を、「ワード線方向」とし、ビット線ＢＬの延伸方向
を、「ビット線方向」とする。また、半導体基板１００の上面に対して垂直な方向を「Ｚ
方向」とする。
【００１４】
ビット線とワード線の間にはメモリセルＭＣが形成される。図２で示すように、第一ビ
ット線ＢＬ１と第一ワード線ＷＬ１の間には、メモリセルＭＣ１が形成され、第一ワード
線ＷＬ１と第二ビット線ＢＬ２の間には、メモリセルＭＣ２が形成され、第二ビット線Ｂ
Ｌ２と第二ワード線ＷＬ２の間には、メモリセルＭＣ３が形成され、第二ワード線ＷＬ２
と第三ビット線ＢＬ３の間には、メモリセルＭＣ４が形成される。
【００１５】
メモリセルアレイレイヤーＭ１は、ワード線方向及びビット線方向にアレイ上に配置さ
れた複数のメモリセルＭＣ１を含む。同様に、メモリセルアレイレイヤーＭ２は、アレイ
上に配置された複数のメモリセルＭＣ２を含み、メモリセルアレイレイヤーＭ３は、アレ
イ上に配置された複数のメモリセルＭＣ３を含み、メモリセルアレイレイヤーＭ４は、ア
レイ上に配置された複数のメモリセルＭＣ４を含む。
【００１６】
以下、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４を区別しない場合には、単にメモリ
セルＭＣと呼ぶ。メモリセルアレイレイヤーＭ１，Ｍ２，Ｍ３，Ｍ４を区別しない場合は
、単にメモリセルアレイレイヤーＭと呼ぶ。
【００１７】
図３は、メモリセルＭＣの基本的な構成を模式的に示す図である。なお、図３はメモリ
セルＭＣの例として、メモリセルＭＣ１を例示している。
【００１８】
メモリセルＭＣは、例えば、素子選択膜７０と、その上に抵抗変化膜７５を含む。
【００１９】
素子選択膜７０は、メモリセルＭＣへの電流量を整流する膜である。素子選択膜７０は
、例えばシリコンダイオードである。
【００２０】
抵抗変化膜７５は、例えば、金属酸化物を用い、電圧が印加されると内部にフィラメン
トが形成されて、電気抵抗値が低下し、再び電圧が印加されると、フィラメントが収縮し
て、電気抵抗値が増加する膜である。つまり、抵抗変化膜７５の電気抵抗値が低抵抗状態
を“０”とし、高抵抗状態を“１”とすることにより、メモリセルＭＣに例えば２値のデ
ータを記憶することができる。勿論であるが、低抵抗状態を“１”とし、高抵抗状態を“
０”としてもよい。
【００２１】
なお、メモリセルＭＣとしては、他にも抵抗変化メモリ（ＲｅＲＡＭ）、相変化メモリ
（ＰＣＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）等、各種のメモリのメモリセルを用いても
良い。
【００２２】
図４は、本実施形態に係るメモリセルアレイ１０を模式的に示す図である。図４は、第
二ワード線ＷＬ２と下層配線（図示しない）を電気的に接続するワード線コンタクト１４
３と、第三ビット線ＢＬ３と下層配線（図示しない）を電気的に接続するビット線コンタ
クト１４０を形成した後、上層配線層１６０を形成した後の平面レイアウトである。
【００２３】
図４に示す通り、メモリ部Ｍのビット線方向にはビット線引出部ＢＰａが設けられ、ワ
ード線方向にはワード線引出部ＷＰａが設けられる。メモリ部Ｍの図示しない反対側のビ
ット線方向及びワード線方向には、それぞれビット線引出部ＢＰｂ及びワード線引出部Ｗ
Ｐｂが設けられる。
【００２４】
ビット線引出部ＢＰａには、メモリ部Ｍから第三ビット線ＢＬ３が延伸して配置される
。第三ビット線ＢＬ３は、その端部において、ビット線コンタクト１４０に接続する。例
えば、図３に示すように、第三ビット線ＢＬ３は、２本に分かれる。ビット線コンタクト
１４０はこの２本に分かれたビット線に重なって設けられる。以下、この第三ビット線Ｂ
Ｌ３が２本に分かれている部分を称して、ビット線接続部１３０と称する。
【００２５】
ワード線引出部ＷＰａには、メモリ部Ｍから第二ワード線ＷＬ２が延伸して設けられる
。ビット線引出部ＢＰａと同様に、第二ワード線ＷＬ２は、その先端部において、ワード
線コンタクト１４３に接続する。例えば、図３に示すように、第二ワード線ＷＬ２は２本
にわかれる。ワード線コンタクト１４３はこの２本に分かれた第二ワード線ＷＬ２に重な
って設けられる。以下、この第二ワード線ＷＬ２が２本に分かれている部分を称して、ワ
ード線接続部１３３と称する。
【００２６】
上記のビット線コンタクト１４０及びワード線コンタクト１４７の周囲には、一つ又は
複数の上層配線層１６０が配置される。図４に示した上層配線層１６０のパターンは一例
であって、任意のパターンの上層配線層１６０を設けて良い。
【００２７】
続いて、ビット線コンタクト１４０と上層配線層１６０の断面を説明する。
【００２８】
図５（ａ）は、ビット線コンタクト１４０を模式的に示す図である。すなわち、図５（
ａ）は、図４のＡ−Ａ’線の断面を示す図である。図５（ｂ）は、上層配線層１６０と下
層配線層１２０を接続するコンタクト１５０の断面を模式的に示す図である。コンタクト
１５０は、上層配線層１６０と下層配線層１２０を電気的に接続する任意のコンタクトで
あって、例えば、記憶装置の周辺回路に形成されたコンタクト等である。
【００２９】
半導体基板１００上に、第一層間絶縁膜１１０ａが設けられる。第一層間絶縁膜１１０
ａ上の一部に、下層配線層１２０が設けられる。下層配線層１２０は、例えば、ロウデコ
ーダやカラムデコーダに電気的に接続される。
【００３０】
第一層間絶縁膜１１０ａ及び下層配線層１２０上には、第二層間絶縁膜１１０ｂが設け
られる。第二層間絶縁膜１１０ｂ上の一部に、ビット線接続部１３０が設けられる。第二
層間絶縁膜１１０ｂ及びビット線接続部１３０上には、第三層間絶縁膜１１０ｃが設けら
れる。第三層間絶縁膜１１０ｃ上には、上層配線層１６０が設けられる。第三層間絶縁膜
１１０ｃ及び上層配線層１６０上には、上層絶縁膜１７０が設けられる。
【００３１】
ビット線接続部１３０には、ビット線コンタクト１４０が設けられる。
【００３２】
ビット線コンタクト１４０は、第二層間絶縁膜１１０ｂ及び第三層間絶縁膜１１０ｃの
一部を貫通して下層配線層１２０の上面に到達して設けられる。また、ビット線コンタク
ト１４０は、ビット線接続部１３０の上側部の一部及び２つに分かれたビット線のそれぞ
れの側部に接するように設けられている。すなわち、ビット線コンタクト１４０を介して
、ビット線接続部１３０は下層配線層１２０に電気的に接続する。
【００３３】
ビット線コンタクト１４０は、例えば金属膜とバリアメタル膜を含む。金属膜は、例え
ば、銅、アルミニウム、等を含む。バリアメタル膜は、例えば、チタン、タンタル、窒化
チタン、窒化タンタル、又はこれらの積層膜を含む。
【００３４】
ビット線コンタクト１４０上には、上層絶縁膜１７０が設けられる。ビット線コンタク
ト１４０と重なる領域の上方には、第三層間絶縁膜１１０ｃは設けられず、上層配線層１
６０上に設けられている上層絶縁膜１７０が直接接している。
【００３５】
上層配線層は、例えば金属膜とバリアメタル膜を含む。材料はビット線コンタクト１４
０と同様である。
【００３６】
続いて、図５（ｂ）を用いて、コンタクト１５０について説明する。図５（ａ）と同様
に、半導体基板１００上に、第一層間絶縁膜１１０ａが設けられる。第一層間絶縁膜１１
０ａ上には、下層配線層１２０が設けられる。第一層間絶縁膜１１０ａ及び下層配線層１
２０上には、第二層間絶縁膜１１０ｂ及び第三層間絶縁膜１１０ｃが設けられる。第三層
間絶縁膜１１０ｃ上には、上層配線層１６０が設けられる。上層配線層１６０は、例えば
、電源線である。第三層間絶縁膜１１０ｃ及び上層配線層１６０上には、上層絶縁膜１７
０が設けられる。
【００３７】
そして、第二層間絶縁膜１１０ｂ及び第三層間絶縁膜１１０ｃを貫通してコンタクト１
５０は設けられる。
【００３８】
コンタクト１５０は、その下側部において、下層配線層１２０の上側部と電気的に接続
する。また、コンタクト１５０は、その上側部において、上層配線層１６０の下側面と電
気的に接続する。
【００３９】
コンタクト１５０は、例えば、金属膜とバリアメタル膜を含む。材料はビット線コンタ
クト１４０と同様である。
【００４０】
続いて、図６〜図１２を用いて製造方法を説明する。
【００４１】
図６に示すように、半導体基板１００上に、第一層間絶縁膜１１０ａ及び下層配線層１
２０が形成される。第一層間絶縁膜１１０ａは、例えばシリコン酸化膜であり、ＣＶＤ(C
hemical Vapor Deposition)法を用いる。
【００４２】
下層配線層１２０は、例えば金属膜とバリアメタル膜を用いる。金属膜は、タングステ
ン、銅等を用いる。バリアメタル膜は、チタン、タンタル、窒化チタン、窒化タンタル、
又はこれらの積層を用いる。金属膜及びバリアメタル膜は、例えばＣＶＤ法により成膜が
可能である。下層配線層１２０は、金属膜とバリアメタル膜を成膜後、その上方にリソグ
ラフィー法によりパターンを形成し、ＲＩＥ（Reactive Ion Etching）法を用いてエッチ
ング加工することにより、形成される。
【００４３】
図７に示すように、第一層間絶縁膜１１０ａ及び下層配線層１２０上に、第二層間絶縁
膜１１０ｂ及びビット線接続部１３０が形成される。第二層間絶縁膜１１０ｂは、例えば
シリコン酸化膜である。成膜後にＣＭＰ(Chemical Mechanical Polishing)法等により平
坦化を行ってもよい。
【００４４】
ビット線接続部１３０は、下層配線層１２０と同様の材料と方法により形成される。な
お、ビット線接続部１３０をエッチング加工と、メモリ部Ｍの第三ビット線の加工とを同
時に行ってもよい。また、この加工と同時に一部メモリセルの加工を行ってもよい。
【００４５】
図８に示すように、ビット線接続部１３０及び第二層間絶縁膜１１０ｂ上に、第三層間
絶縁膜１１０ｃが形成される。第三層間絶縁膜１１０ｃは、例えばシリコン酸化膜である
。成膜後にＣＭＰ法等により平坦化を行ってもよい。
【００４６】
図９に示すように、ＲＩＥ法等によるエッチング法により、ビット線コンタクトホール
１３５及びコンタクトホール１４５が形成される。
【００４７】
ビット線コンタクトホール１３５及びコンタクトホール１４５は、第三層間絶縁膜１１
０ｃの上面から、第三層間絶縁膜１１０ｃ及び第二層間絶縁膜１１０ｂを貫通して、下層
配線層１２０の上側部に到達するように設けられる。
【００４８】
そして、ビット線コンタクトホール１３５は、上面から見て、ビット線接続部１３０に
重なって設けられる。そのため、図９に示す通り、ビット線接続部１３０の一部がビット
線コンタクトホール１３５内に露出する。言い換えれば、上層配線層１６０の上部におい
て、ビット線コンタクトホール１３５は、半導体基板１００に垂直な方向から見て、ビッ
ト線接続部１３０に重なるように設けられる。
【００４９】
図１０に示すように、ビット線コンタクト１４０及びコンタクト１５０が形成される。
【００５０】
ビット線コンタクト１４０及びコンタクト１５０は、例えば、金属層とバリアメタル層
を成膜した後、ＣＭＰ法により平坦化することにより形成される。金属膜は、タングステ
ン、銅等を用いる。バリアメタル膜は、チタン、タンタル、窒化チタン、窒化タンタル、
又はこれらの積層を用いる。
【００５１】
図１１に示すように、ビット線コンタクト１４０、コンタクト１５０、第三層間絶縁膜
１１０ｃの上方に、上層配線層１６０及びマスクパターン１６５が形成される。
【００５２】
上層配線層１６０は、下層配線層１２０と同様の材料を用いることができる。マスクパ
ターン１６５は、例えば、上層配線層１６０上にレジスト材料などを塗布し、リソグラフ
ィー法により形成される。
【００５３】
上層配線層１６０は、ビット線コンタクト１４０と同じ材料であってもよい。同じ材料
の場合、後述する上層配線層１６０のエッチング加工の際に、ビット線コンタクト１４０
の上部をエッチング加工することが容易になる。
【００５４】
マスクパターン１６５は、上方からみて、コンタクト１５０と重なる領域に形成される
。別の言い方をすれば、マスクパターン１６５は、上方から見て、ビット線コンタクト１
４０と重なる領域には形成されない。
【００５５】
図１２に示すように、上層配線層１６０は、マスクパターン１６５をマスク材として、
ＲＩＥ法によりエッチング加工される。さらに、ビット線コンタクト１４０の上側部の一
部が加工される。この加工により、ビット線コンタクト１４０の上面の高さは、コンタク
ト１５０の上面の高さよりも低く形成される。なお、上層配線層１６０とビット線コンタ
クト１４０が同じ金属材料を含んでいる場合は、ビット線コンタクト１４０の上側部の一
部の加工は、特に容易である。
【００５６】
マスクパターン１６５は、アッシング法により除去される。
【００５７】
上層配線層１６０は、上層配線層１６０をエッチング加工するため、そのエッチング加
工において、金属材料のエッチングレートは、層間絶縁膜に用いるシリコン酸化膜等のエ
ッチングレートよりも早い。すなわち、上層配線層１６０のエッチング加工時に、上層配
線層１６０加工後に引き続き所望の時間エッチング加工することで、第三層間絶縁膜１１
０ｃに比べ、ビット線コンタクト１４０の上部をより早くエッチング加工することが可能
である。すなわち、ビット線コンタクト１４０の上面の高さはコンタクト１５０の上面よ
りも低く形成され、かつ上層配線層１６０の下面よりも低く形成される。
【００５８】
さらに、上述の上層配線層１６０のエッチングにより、上層配線層１６０はサイドエッ
チにより、ビット線コンタクト１４０から後退する。後退により、ビット線コンタクト１
４０と上層配線層１６０の距離をさらに遠ざけることが可能となる。
【００５９】
そして、上層絶縁膜１７０を形成した後、ＣＭＰ法等により、平坦化することで、図５
に示すような形状を形成することが可能である。以降は、通常の製造方法によれば、本実
施形態の記憶装置を形成することが可能である。
【００６０】
本実施形態によれば、ビット線コンタクト１４０の上面は、上層配線層１６０の下面よ
りも低く設けられる。さらに、上層配線層１６０をビット線コンタクト１４０から後退さ
せつつ、第三層間絶縁膜１１０ｃの上面よりも下側になる様に配置されるので、上層配線
層１６０とビット線コンタクト１４０間の距離を十分に確保することができる。つまり、
上層配線層と１６０とビット線コンタクト１４０間の耐圧を向上することができ、高信頼
な記憶装置を得ることが可能である。
【００６１】
ビット線コンタクト１４０上面を下げることにより、十分な耐圧を確保できれば、上層
配線層１６０をビット線コンタクト１４０のより近くに形成することが可能である。すな
わち、記憶装置の微細化が可能である。そして、微細化に伴い、余計な配線長が短くなる
ため、配線長由来の配線抵抗を低減し、電気特性の向上が可能である。
【００６２】
本実施形態によれば、下層配線層に接続するビット線コンタクトホール１３５及びコン
タクトホール１４５を同じエッチング加工で形成することが可能であり、 別々に形成す
る場合に比べて、処理工程数を減らすことが可能である。そして、処理工程数がすくない
ことから、歩留まりを良くすることができ、かつ安価な記憶装置を製造することが可能で
ある。また、製造に係る時間の低減も可能である。
【００６３】
続いて、本実施形態の変形例について説明する。
【００６４】
図１３は、上層配線層１６０の別のレイアウトの例である。このように、一つの上層配
線層１６０が、複数のビット線コンタクト１４０の周辺に配置されていても構わない。こ
のように、配置することで、上層配線層１６０の配置の自由度が向上し、記憶装置の小型
化が容易となる。
【００６５】
また、メモリセルＭＣとして、シリコンダイオードを用いた素子選択膜７０と金属酸化
物を用いた抵抗変化膜７５を含む例を示したが、これには限定されない。例えば、素子選
択膜７０は設けられていなくてもよい。また、抵抗変化膜７５は、金属酸化膜には限定さ
れない。例えば、抵抗変化膜７５にアモルファスシリコンを用い、抵抗変化膜７５上に、
例えば銀を含むイオン供給膜が設けられていてもよい。この場合は、イオン供給膜が正極
、抵抗変化膜７５が負極となる正電圧を印加することにより、イオン供給膜に含まれる銀
がイオン化して抵抗変化膜７５中を移動し、抵抗変化膜７５内にフィラメントを形成して
、抵抗変化膜７５の電気抵抗値を低下させる。また、逆電圧を印加することにより、抵抗
変化膜７５内でフィラメントを形成していた銀がイオン化してイオン供給膜に向かって移
動する。これにより、フィラメントが途切れ、抵抗変化膜７５の電気抵抗値が増加する。
【００６６】
また、ビット線コンタクト１４０及びその周囲に配置された上層配線層１６０を用いて
説明を行ったが、ワード線コンタクト１４３及びその周囲に配置された上層配線層１６０
も同様の構造を適用可能である。
【００６７】
（第二の実施形態）
図１４を用いて、第二の実施形態を説明する。
【００６８】
図１４（ａ）及び図１４（ｂ）に示したビット線コンタクト１４０及びコンタクト１５
０は、図５に示した第一の実施形態に係るビット線コンタクト１４０及びコンタクト１５
０と同じである。第二の実施形態は、ビット線コンタクト１４０及びコンタクト１５０に
加えて、図１４（ｃ）に示した上層接続ビット線コンタクト２００を備える点で、第一の
実施形態と異なる。
【００６９】
上層接続ビット線コンタクト２００は、第二層間絶縁膜１１０ｂ及び第三層間絶縁膜１
１０ｃを貫通するように設けられる。上層接続ビット線コンタクト２００は、ビット線接
続部１３０及び下層配線層１２０と接続している点は、ビット線コンタクトと共通してい
る。しかし、上層接続ビット線コンタクト２００は、その上面が、ビット線コンタクト１
４０の上面よりも高く、上層配線層１６０と電気的に接続している点がビット線コンタク
ト１４０と異なる。
【００７０】
第二の実施形態の製造方法について、図１５〜図１６を用いて説明する。上層接続ビッ
ト線コンタクト２００は、図１１までは第一の実施形態におけるビット線コンタクト１４
０と同様の製造方法で良いため説明を省略する。以下においても、第一の実施形態と同様
の製造方法については、必要に応じて重複して説明をする。
【００７１】
図１５に示すように、上層配線層１６０及びマスクパターン１６５が形成される。マス
クパターン１６５は、上方から見て、上層接続ビット線コンタクト２００と重なる領域に
は形成され、ビット線コンタクト１４０と重なる領域には形成されない。
【００７２】
図１６に示すように、マスクパターン１６５をマスク材としてエッチング加工を行うと
、上層接続ビット線コンタクト２００上には上層配線層１６０が形成される。したがって
、この上層配線層１６０がマスクとなり、上層接続ビット線コンタクト２００は、その上
部がエッチングされない。
【００７３】
上層絶縁膜１７０を形成した後、ＣＭＰ等の平坦化処理を施すことで、図１４に示す形
状が得られる。以降は、通常の製造方法によれば、本実施形態の記憶装置を形成すること
が可能である。
【００７４】
本発明の実施形態を説明したが、本実施形態は、例として提示したものであり、発明の
範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実
施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変
更を行うことができる。本実施形態やその変形は、発明の範囲や要旨に含まれるとともに
、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
１０…メモリセルアレイ
７０…素子選択膜
７５…抵抗変化膜
１００…半導体基板
１１０ａ…第一層間絶縁膜
１１０ｂ…第二層間絶縁膜
１１０ｃ…第三層間絶縁膜
１２０…下層配線層
１３０…ビット線接続部
１３３…ワード線接続部
１３５…ビット線コンタクトホール
１４０…ビット線コンタクト
１４３…ワード線コンタクト
１４５…コンタクトホール
１４７…ワード線コンタクト
１５０…コンタクト
１６０…上層配線層
１６５…マスクパターン
１７０…上層層間絶縁膜
２００…上層接続ビット線コンタクト
ＢＬ…ビット線
ＢＬ１…第一ビット線
ＢＬ２…第二ビット線
ＢＬ３…第三ビット線
ＢＰａ…ビット線引出部
ＢＰｂ…ビット線引出部
Ｍ…メモリ部
Ｍ１…メモリセルアレイレイヤー
Ｍ１，Ｍ２，Ｍ３，Ｍ４…メモリセルアレイレイヤー
Ｍ２…メモリセルアレイレイヤー
Ｍ３…メモリセルアレイレイヤー
Ｍ４…メモリセルアレイレイヤー
ＭＣ…メモリセル
ＭＣ１…メモリセル
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４…メモリセル
ＭＣ２…メモリセル
ＭＣ３…メモリセル
ＭＣ４…メモリセル
ＷＬ…ワード線
ＷＬ１…第一ワード線
ＷＬ２…第二ワード線
ＷＰａ…ワード線引出部
ＷＰｂ…ワード線引出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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