(57)【要約】【課題】容易で且つ安価に、周縁部に電極を有する半導体素子と実装基板とを、導電性ペーストが上記半導体素子の側壁に回り込むことなく接合する。【解決手段】半導体素子フリップチップ接合構造体は、周縁部に実装用電極(１２)が形成されている半導体素子(１１)と、表面に配線(１４)が形成されると共に、半導体素子(１１)がフリップチップ接合されている実装基板(１３)と、実装用電極(１２)と配線(１４)との間に挟まれた導電性ペースト(１５)とを備え、配線(１４)は、実装用電極(１２)との接合領域に塗布された導電性ペースト(１５)が、フェースダウンされた実装用電極(１２)からの押圧力によって、半導体素子(１１)の周縁よりも内側に広がるような形状または方向に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
周縁部に実装用電極が形成されている半導体素子と、
表面に配線が形成されると共に、上記半導体素子がフリップチップ接合されている実装基板と、
上記半導体素子の実装用電極と上記実装基板の配線との間に挟まれた導電性ペーストと
を備え、
上記実装基板の配線は、上記配線上における上記半導体素子の実装用電極との接合領域に塗布された上記導電性ペーストが、上記フリップチップ接合の際にフェースダウンされた上記実装用電極からの押圧力によって、上記半導体素子の周縁よりも内側に広がるような形状または方向に形成されている
ことを特徴とする半導体素子フリップチップ接合構造体。
【請求項２】
請求項１に記載の半導体素子フリップチップ接合構造体において、
上記実装基板の上記配線は、
平面視で上記半導体素子と重なる領域であって、且つ上記半導体素子の実装用電極の近傍の領域において、Ｌ字形に屈曲しており、
上記屈曲位置よりも先端側の先端部は、上記半導体素子における上記実装用電極の近傍に位置する縁と略平行に延在する一方、上記屈曲位置よりも基端側の基端部は、上記半導体素子における上記実装用電極の近傍に位置する縁と交差するように延在して
配置されている
ことを特徴とする半導体素子フリップチップ接合構造体。
【請求項３】
請求項１に記載の半導体素子フリップチップ接合構造体において、
上記実装基板の上記配線は、
上記半導体素子における上記実装用電極の近傍に位置する縁とは反対側の縁と交差する方向に延在して配置されている
ことを特徴とする半導体素子フリップチップ接合構造体。
【請求項４】
請求項１に記載の半導体素子フリップチップ接合構造体において、
上記実装基板の上記配線は、
上記半導体素子における上記実装用電極の近傍に位置する縁に対向している上記実装基板の位置に、上記縁に沿って延在して配置されたペースト阻止配線を含んでいる
ことを特徴とする半導体素子フリップチップ接合構造体。
【請求項５】
請求項１に記載の半導体素子フリップチップ接合構造体において、
上記導電性ペーストの塗布領域は、
上記導電性ペーストの塗布領域の中心位置が、上記半導体素子の実装用電極の中心位置に対して上記実装用電極の近傍に位置する縁とは反対側に位置するように設定されている
ことを特徴とする半導体素子フリップチップ接合構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子の電極と実装基板上の配線とを導電性ペーストを用いたフリップチップ法によって電気的に接続する半導体素子フリップチップ接合構造体に関する。
【背景技術】
【０００２】
導電性ペーストを用いて実装基板上の配線に半導体素子の電極を電気的に接続する従来のフリップチップ法として、特開平０９‐３２６４１６号公報(特許文献１)に開示された「半導体素子の実装方法およびその製品」がある。
【０００３】
上記特許文献１に開示された「半導体素子の実装方法およびその製品」においては、回路基板の端子電極部上に金属ペーストのボールを形成し、半導体素子の電極を上記回路基板の上記金属ペーストのボール上にフェースダウン法で接続し、上記金属ペースト中の溶剤を蒸発させて上記半導体素子と上記回路基板とを電気的に接続するようにしている。
【０００４】
また、半導体チップ側壁へのペースト回り込みの影響を抑制する従来の素子として、特開２０１４‐１５０２２５号公報(特許文献２)に開示された「半導体発光素子」がある。
【０００５】
上記特許文献２に開示された「半導体発光素子」では、絶縁性の基板上に順次形成されたｎ型半導体層とｐ型半導体層とを含む半導体層において、上記ｐ型半導体層の表面から上記基板までに至ると共に、上記半導体層の平面視における一部の領域を取り囲む第１の溝を形成する。そして、上記半導体層における上記第１の溝で取り囲まれた上記ｎ型半導体層および上記ｐ型半導体層を含む上記領域に発光領域を形成し、上記半導体層における上記第１の溝で取り囲まれた上記領域内のｎ型半導体層に接続されたｎコンタクト電極およびｐ型半導体層に接続されたｐコンタクト電極を形成する。さらに、上記ｎコンタクト電極に接続されたｎ外部端子と、上記ｐコンタクト電極に接続されたｐ外部端子とを形成している。
【０００６】
こうして、上記半導体層におけるｎ型半導体層とｐ型半導体層との端面同士が、フリップチップ接合時にペーストの回り込みによって短絡したとしても、上記領域内に形成された上記発光領域には影響が及ばないようにしている。
【０００７】
また、ＩＣ(半導体集積回路)を実装する際に半田ペーストの広がりを防止する従来のプリント配線基板として、特開２００４‐１７２２０９号公報(特許文献３)に開示された「プリント配線基板」がある。
【０００８】
上記特許文献３に開示された「プリント配線基板」においては、絶縁基板の上面に複数のＩＣリード搭載ランドパターンが微細なピッチで配列され、隣り合うＩＣリード搭載ランドパターンの間における上記絶縁基板には、非導電性および耐熱性を有する耐熱性ゴムから成る半田ペースト仕切り板を埋設している。こうして、上記半田ペースト仕切り板によって、ＩＣリード搭載ランドパターンの形状に半田ペーストを印刷できるようにしている。
【０００９】
しかしながら、上述した従来の「半導体素子の実装方法およびその製品」,「半導体発光素子」および「プリント配線基板」には、以下のような問題がある。
【００１０】
すなわち、上記特許文献１に開示された「半導体素子の実装方法およびその製品」においては、図１３に示すように、片面配線の回路基板１の端子電極部２上に、半導体素子３の電極４を、金属ペースト５を用いて接合する場合に、塗布された金属ペースト５の一部５aが半導体素子３の側壁に回り込む場合がある。これは、半導体素子３を天面(電極４が形成されている底面３aとは反対側の面)側から見た図１４に示すように、回路基板１の端子電極部２が、半導体素子３における底面３aの辺のうち電極４の近傍に位置している辺３bと交差するように延在しているために、フェースダウン時に、金属ペースト５が端子電極部２に沿って辺３bと交差する方向に(つまり、半導体素子３の外側に)広がって、一部５aが半導体素子３の外側に広がることに起因している。
【００１１】
その場合、例えば上記半導体素子３が、半導体発光素子のごとくｎ型半導体層とｐ型半導体層とが積層されて成る場合には、上記積層されたｎ型半導体層とｐ型半導体層との端面同士が、上記側壁に回り込んだ金属ペースト５の一部５aで短絡してしまうという問題がある。
【００１２】
あるいは、上記積層されたｎ型半導体層とｐ型半導体層とのうちの何れか一方の端面が側壁に回り込んだ金属ペースト５の一部５aに接触して、上記一方の半導体層の電流がリークするという問題がある。
【００１３】
そこで、上記引用文献１における半導体素子３が、ｎ型半導体層とｐ型半導体層とが積層されて成る半導体発光素子の場合において、特許文献２に開示された「半導体チップの側壁へのペースト回り込みの影響を抑制する構造」を適用することが考えられる。ところが、その場合は、半導体素子３において、上記ｐ型半導体層の表面から回路基板１までに至ると共に、半導体素子３の平面視における一部の領域を取り囲む第１の溝を形成する。そして、半導体素子３における上記第１の溝で取り囲まれた上記領域内のｎ型半導体層に接続されたｎコンタクト電極とｐ型半導体層に接続されたｐコンタクト電極とを形成する必要がある。
【００１４】
したがって、上記特許文献２を適用する場合には、上記第１の溝と上記ｎコンタクト電極と上記ｐコンタクト電極との形成という、時間とコストが掛かる工程を追加する必要があるという問題がある。
【００１５】
また、上記引用文献１における半導体素子３が、上面に複数の接続端子パターンが微細なピッチで配列されて成る場合には、特許文献３に開示された「ＩＣを実装する際に半田ペーストの広がりを防止する構造」を適用することが考えられる。ところが、その場合には、隣り合う上記接続端子パターンの間や上記各接続端子パターンの周囲には、非導電性および耐熱性を有する耐熱性ゴムから成るペースト仕切り板を埋設する必要がある。
【００１６】
したがって、上記特許文献３を適用する場合には、上記特許文献２を適用する場合と同様に、時間とコストが掛かる工程を追加する必要があるという問題がある。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平０９‐３２６４１６号公報
【特許文献２】特開２０１４‐１５０２２５号公報
【特許文献３】特開２００４‐１７２２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
そこで、この発明の課題は、導電性ペーストを用いたフリップチップ法によって、容易で且つ安価に、周縁部に電極を有する半導体素子と実装基板とを、上記導電性ペーストが上記半導体素子の側壁に回り込むことなく接合できる半導体素子フリップチップ接合構造体を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、この発明の半導体素子フリップチップ接合構造体は、
周縁部に実装用電極が形成されている半導体素子と、
表面に配線が形成されると共に、上記半導体素子がフリップチップ接合されている実装基板と、
上記半導体素子の実装用電極と上記実装基板の配線との間に挟まれた導電性ペーストと
を備え、
上記実装基板の配線は、上記配線上における上記半導体素子の実装用電極との接合領域に塗布された上記導電性ペーストが、上記フリップチップ接合の際にフェースダウンされた上記実装用電極からの押圧力によって、上記半導体素子の周縁よりも内側に広がるような形状または方向に形成されている
ことを特徴としている。
【００２０】
また、一実施の形態の半導体素子フリップチップ接合構造体では、
上記実装基板の上記配線は、
平面視で上記半導体素子と重なる領域であって、且つ上記半導体素子の実装用電極の近傍の領域において、Ｌ字形に屈曲しており、
上記屈曲位置よりも先端側の先端部は、上記半導体素子における上記実装用電極の近傍に位置する縁と略平行に延在する一方、上記屈曲位置よりも基端側の基端部は、上記半導体素子における上記実装用電極の近傍に位置する縁と交差するように延在して
配置されている。
【００２１】
また、一実施の形態の半導体素子フリップチップ接合構造体では、
上記実装基板の上記配線は、
上記半導体素子における上記実装用電極の近傍に位置する縁とは反対側の縁と交差する方向に延在して配置されている。
【００２２】
また、一実施の形態の半導体素子フリップチップ接合構造体では、
上記実装基板の上記配線は、
上記半導体素子における上記実装用電極の近傍に位置する縁に対向している上記実装基板の位置に、上記縁に沿って延在して配置されたペースト阻止配線を含んでいる。
【００２３】
また、一実施の形態の半導体素子フリップチップ接合構造体では、
上記導電性ペーストの塗布領域は、
上記導電性ペーストにおける塗布領域の中心位置が、上記半導体素子における実装用電極の中心位置に対して上記実装用電極の近傍に位置する縁とは反対側に位置するように設定されている。
【発明の効果】
【００２４】
以上より明らかなように、この発明の半導体素子フリップチップ接合構造体によれば、上記配線上の接合領域に塗布された上記導電性ペーストは、上記実装用電極がフェースダウンされた際の押圧力によって上記半導体素子の周縁よりも内側に広がるようになっている。その結果、押し広げられた上記導電性ペーストは、上記半導体素子の周縁の外側に広がることがない。したがって、周縁部に上記実装用電極を有する上記半導体素子を上記実装基板にフリップチップ接合する際に、上記導電性ペーストが上記半導体素子の側壁に回り込むことを防止できる。
【００２５】
その際に、上記実装基板の上記配線における形状または方向を工夫するだけでよく、時間とコストが掛かる工程を追加する必要はない。したがって、容易で且つ安価に、周縁部に上記実装用電極を有する半導体素子と上記実装基板とを、上記導電性ペーストが上記半導体素子の側壁に回り込むことなく接合することができる。
【００２６】
すなわち、この発明によれば、上記半導体素子に作り込まれている素子の電極や接続端子パターンに対する上記側壁への上記導電性ペーストの回り込みによるショートまたはリークの発生を抑制することができ、複雑且つ余分な加工を施すことなく歩留りのよいフリップチップ接合構造を得ることができる。
【図面の簡単な説明】
【００２７】
【図１】この発明の半導体素子フリップチップ接合構造体における接合構造を示す図である。
【図２】図１とは異なる接合構造を示す図である。
【図３】図１および図２とは異なる接合構造を示す図である。
【図４】図３におけるＡ‐Ａ’矢視断面図である。
【図５】図１〜図３とは異なる接合構造を示す図である。
【図６】図５におけるＢ‐Ｂ’矢視断面図である。
【図７】実装基板の配線上に導電性ペーストを滴下塗布した状態を示す図である。
【図８】図７とは異なる導電性ペーストを滴下塗布した状態を示す図である。
【図９】半導体素子のフェースダウンによって形成されたペースト拡散領域を示す図である。
【図１０】図９とは異なるペースト拡散領域を示す図である。
【図１１】図７の実装基板にフェースダウンによって接合する半導体素子を示す図である。
【図１２】図８の実装基板にフェースダウンによって接合する半導体素子を示す図である。
【図１３】従来の半導体素子の実装方法において導電性ペーストが半導体素子の側壁に回り込んだ状態の説明図である。
【図１４】図１３の状態となる理由の説明図である。
【発明を実施するための形態】
【００２８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２９】
・第１実施の形態
図１は、本実施の形態の半導体素子フリップチップ接合構造体(以下、第１接合構造体と言う)における接合構造を示す概略図である。ここで、本実施の形態においては、半導体素子は、その底面の周縁部に実装用の突起電極を有する一方、実装基板は、上記突起電極がフリップチップ接合される配線を有している。
【００３０】
図１は、上記半導体素子１１を天面(実装用の突起電極１２が形成されている底面１１aとは反対側の面)側から見た概略図であり、半導体素子１１の突起電極１２と実装基板１３の配線１４との位置関係や配線１４の形状を示している。
【００３１】
図１から分かるように、本実施の形態では、実装基板１３における配線１４は、平面視で半導体素子１１と重なる領域であって、且つ半導体素子１１における突起電極１２の近傍の領域において、Ｌ字形に屈曲している。そして、Ｌ字形に屈曲した配線１４における屈曲位置よりも先端側の先端部１４aは、半導体素子１１の底面１１aにおける辺(以下、単に「辺」と言う)のうち突起電極１２の近傍に位置している辺１１bと平行に延在している。さらに、上記屈曲位置よりも基端側の基端部１４bは、半導体素子１１の辺１１bと交差するように延在している。
【００３２】
上記実装基板１３の配線１４を上述のように構成することにより、導電性ペーストを用いたフリップチップ接合を行う際に、配線１４の先端部１４a上における突起電極１２との接合領域にスポット状に複数個所に滴下塗布された導電性ペースト１５は、フェースダウンされた突起電極１２からの押圧力によって押し広げられて一つのペースト拡散領域を形成する。その場合、導電性ペースト１５は、半導体素子１１と実装基板１３との間の隙間よりも間隔が狭い半導体素子１１と配線１４との間の隙間を、配線１４の先端部１４aに沿って広がる。そして、先端部１４aは、半導体素子１１における突起電極１２の近傍に位置している辺１１bと平行に延在している。
【００３３】
そのため、上記導電性ペースト１５は、半導体素子１１の辺１１bと平行に広がることになり、形成される上記ペースト拡散領域は、配線１４の先端部１４aに沿って形成される。その結果、導電性ペースト１５は、辺１１bと交差する方向に(つまり、半導体素子１１の外側に)広がることがない。したがって、周縁部に突起電極１２を有する半導体素子１１と実装基板１３とをフリップチップ接合する際に、導電性ペースト１５が半導体素子１１の側壁に回り込むことを防止できるのである。
【００３４】
すなわち、本実施の形態における第１接合構造体１６によれば、半導体素子１１が、半導体発光素子のごとく互いに積層されたｎ型半導体層とｐ型半導体層とを含んでいる場合であっても、上記積層されたｎ型半導体層とｐ型半導体層との端面同士が、上記側壁に回り込んだ一部の導電性ペースト１５によって短絡することを防止できるのである。あるいは、上記積層されたｎ型半導体層とｐ型半導体層とのうちの何れか一方の端面が上記側壁に回り込んだ一部の導電性ペースト１５に接触して、上記一方の半導体層の電流がリークすることを防止できるのである。
【００３５】
また、上記半導体素子１１が、上面に複数の接続端子パターンが微細なピッチで配列されて成る場合であっても、互いに隣接する上記接続端子パターンが上記側壁に回り込んだ一部の導電性ペースト１５によって短絡することを防止できるのである。
【００３６】
・第２実施の形態
図２は、本実施の形態の半導体素子フリップチップ接合構造体(以下、第２接合構造体と言う)における接合構造を示す概略図である。ここで、本実施の形態においては、半導体素子は、その底面の周縁部に実装用の突起電極を有する一方、実装基板は、上記突起電極がフリップチップ接合される配線を有している。
【００３７】
図２は、図１の場合と同様に、上記半導体素子２１を天面(実装用の突起電極２２が形成されている底面２１aとは反対側の面)側から見た概略図であり、半導体素子２１の突起電極２２と実装基板２３の配線２４との位置関係や配線２４の形状を示している。
【００３８】
図２から分かるように、本実施の形態では、実装基板２３における配線２４は、平面視で半導体素子２１と重なる領域であって、且つ半導体素子２１における突起電極２２の近傍の領域において、半導体素子２１における底面２１aの辺(以下、単に「辺」と言う)のうち突起電極２２の近傍に位置している辺２１bとは反対側の辺２１cと交差するように略一直線状に延在している。つまり、突起電極２２からの距離が遠い辺２１cに向かって延在している。
【００３９】
上記実装基板２３の配線２４を上述のように構成することによって、導電性ペーストを用いたフリップチップ接合を行う際に、配線２４上における突起電極２２との接合領域にスポット状に複数個所に滴下塗布された導電性ペースト２５は、フェースダウンされた突起電極２２からの押圧力によって押し広げられて一つのペースト拡散領域を形成する。その場合、導電性ペースト２５は、間隔が狭い半導体素子２１と配線２４との間の隙間を、配線２４に沿って広がる。そして、配線２４は、半導体素子２１における突起電極２２からの距離が遠い辺２１cに向かって延在している。
【００４０】
そのため、上記導電性ペースト２５は、半導体素子２１の突起電極２２からの距離が遠い辺２１cに向かって広がることなり、辺２１cに到達する前に停止する。したがって、形成されるペースト拡散領域は、配線２４に沿って辺２１c側に形成される。その結果、導電性ペースト２５は、突起電極２２の近傍に位置する辺２１bおよび辺２１dと交差する方向に(つまり、半導体素子２１の外側に向かって)広がることがない。したがって、周縁部に突起電極２２を有する半導体素子２１と実装基板２３とをフリップチップ接合する場合に、導電性ペースト２５が半導体素子２１の側壁に回り込むことを防止できるのである。
【００４１】
すなわち、本実施の形態における第２接合構造体２６によれば、半導体素子２１が、半導体発光素子のごとく互いに積層されたｎ型半導体層とｐ型半導体層とを含んでいる場合であっても、上記側壁に回り込んだ一部の導電性ペースト２５によって、上記積層されたｎ型半導体層とｐ型半導体層との端面同士が短絡したり、ｎ型半導体層とｐ型半導体層とのうちの何れか一方の電流がリークしたりすることを防止できる。
【００４２】
また、上記半導体素子２１が、上面に複数の接続端子パターンが微細なピッチで配列されて成る場合であっても、互いに隣接する上記接続端子パターンが上記側壁に回り込んだ一部の導電性ペースト２５によって短絡することを防止できるのである。
【００４３】
尚、本実施の形態においては、上記配線２４は、辺２１cと交差している。しかしながら、配線２４は、必ずしも辺２１cと交差している必要はなく、辺２１cに向かって延在していればよいのである。
【００４４】
・第３実施の形態
図３は、本実施の形態の半導体素子フリップチップ接合構造体(以下、第３接合構造体と言う)における接合構造を示す概略図である。図３は、図１の場合と同様に、上記半導体素子３１を天面(実装用の突起電極３２が形成されている底面３１aとは反対側の面)側から見た概略図であり、半導体素子３１の突起電極３２と実装基板３３の配線３４との位置関係や配線３４の形状を示している。また、図４は、図３におけるＡ‐Ａ’矢視断面である。
【００４５】
図３および図４から分かるように、本実施の形態では、上記実装基板３３における配線３４は、平面視で半導体素子３１と重なる領域において、半導体素子３１の突起電極３２よりも大きい形状を有している。別の言い方をすれば、配線３４の平面視形状は突起電極３２の平面視形状を少し比例拡大した形状である。すなわち、配線３４の平面視形状と突起電極３２の平面視形状とは、略同一の形状である。
【００４６】
この場合、導電性ペーストを用いたフリップチップ接合を行う際に、配線３４上における突起電極３２との接合領域にスポット状に複数個所に滴下塗布された導電性ペースト３５は、フェースダウンされた突起電極３２からの押圧力によって押し広げられて一つのペースト拡散領域を形成する。ところが、導電性ペースト３５は、配線３４の平面視形状が突起電極３２の平面視形状と略同一の形状を有しているため、実装基板３３上を四方に向かって略均等に広がることになる。その結果、突起電極３２の近傍に半導体素子３１における底面３１aの辺(以下、単に「辺」と言う)である辺３１b,３１c側に向かって広がる導電性ペースト３５の量が多くならないようにして、導電性ペースト３５が辺３１b,３１cから半導体素子３１の側壁に回り込むのを防ぐことができる。
【００４７】
また、上記実装基板３３における半導体素子３１の辺３１b,３１cと対向する位置に、辺３１bおよび辺３１cに沿って延在すると共に、配線３４とは異なる(つまり、平面視において突起電極３２とは重ならない)ペースト阻止配線３６を形成している。このペースト阻止配線３６は、辺３１bに沿って延在する部分配線３６aおよび辺３１cに沿って延在する部分配線３６bを有している。ここで、上記ペースト阻止配線３６は、実際に配線として機能してもよく、実際に機能する配線に部分配線３６a,３６bを付加してもよく、実際には配線として機能しないダミー配線であってもよい。
【００４８】
したがって、図３および図４に示すように、半導体素子３１の辺３１b,３１cに向かう導電性ペースト３５は、部分配線３６a,３６bによって堰き止められるので、導電性ペースト３５が辺３１b,３１cから半導体素子３１の側壁に回り込むのを確実に防ぐことができる。
【００４９】
すなわち、本実施の形態における第３接合構造体３７によれば、半導体素子３１が、半導体発光素子のごとく互いに積層されたｎ型半導体層とｐ型半導体層とを含んでいる場合であっても、上記側壁に回り込んだ一部の導電性ペースト３５によって、上記積層されたｎ型半導体層とｐ型半導体層との端面同士が短絡したり、ｎ型半導体層とｐ型半導体層とのうちの何れか一方の電流がリークしたりすることを防止できる。
【００５０】
また、上記半導体素子３１が、上面に複数の接続端子パターンが微細なピッチで配列されて成る場合であっても、互いに隣接する上記接続端子パターンが上記側壁に回り込んだ一部の導電性ペースト３５によって短絡することを防止できるのである。
【００５１】
また、上記実施形態において、ペースト阻止配線３６を形成しなくてもよいが、ペースト阻止配線３６を形成することにより、信頼性をより高めることができる。
【００５２】
また、上記実施形態において、突起電極３２を導電性ペースト３５を介して配線３４に電気的に接続する場合、突起電極３２および配線３４を図３のように上方から見たとき、突起電極３２の中心と配線３４の中心とが一致するか、略一致するようにするのが好ましい。ここで、上記各中心は平面視形状の対角線の交点を指す。
【００５３】
・第４実施の形態
図５は、本実施の形態の半導体素子フリップチップ接合構造体(以下、第４接合構造体と言う)における接合構造を示す概略図である。図５は、図１の場合と同様に、上記半導体素子４１を天面(実装用の突起電極４２が形成されている底面４１aとは反対側の面)側から見た概略図であり、半導体素子４１の突起電極４２と実装基板４３の配線４４との位置関係や配線４４の形状を示している。また、図６は、図５におけるＢ‐Ｂ’矢視断面である。
【００５４】
図５から分かるように、本実施の形態では、実装基板４３における配線４４は、平面視で半導体素子４１と重なる領域であって、且つ半導体素子４１における突起電極４２の近傍の領域において、上記第１実施の形態および上記第２実施の形態のように配置できない場合には、半導体素子４１における底面４１aの辺(以下、単に「辺」と言う)のうち突起電極４２の近傍に位置している辺４１bと交差するように、且つ辺４１cと平行に略一直線状に延在せざるを得ない。
【００５５】
その場合には、導電性ペーストを用いたフリップチップ接合を行う際に、配線４４上における突起電極４２との接合領域にスポット状に導電性ペースト４５を滴下塗布すると、導電性ペースト４５は配線４４に沿って広がり、辺４１bから半導体素子４１の側壁に回り込むことになる。
【００５６】
そこで、本実施の形態においては、上記フリップチップ接合時に、導電性ペースト４５の塗布領域の中心Ｏ1が、突起電極４２の中心Ｏ2に対して突起電極４２の近傍に位置している辺４１bとは反対側に位置するように、導電性ペースト４５を塗布するのである。
【００５７】
上記導電性ペースト４５の塗布位置を上述のように設定することによって、塗布領域の中心Ｏ1を突起電極４２の中心Ｏ2に対して辺４１bとは反対側にずらして塗布された導電性ペースト４５は、フェースダウンされた突起電極４２からの押圧力によって押し広げられて一つのペースト拡散領域を形成する。その場合、導電性ペースト４５は、配線４４に沿って塗布領域の中心Ｏ1から辺４１bの方向および上記辺４１bとは反対方向の両方向に広がる。その際に、塗布領域の中心Ｏ1は突起電極４２の中心Ｏ2に対して辺４１bとは反対側にずらされているため、塗布領域の中心Ｏ1から辺４１b側に広がる導電性ペースト４５は、半導体素子４１の側壁に回り込む前に停止して、ペースト拡散領域を形成することになる。
【００５８】
したがって、図６に示すように、上記フリップチップ接合時に押し広げられる導電性ペースト４５は、半導体素子４１の辺４１bに至らず、半導体素子４１の側壁に回り込むことができない。
【００５９】
すなわち、本実施の形態における第４接合構造体４６によれば、半導体素子４１が、半導体発光素子のごとく互いに積層されたｎ型半導体層とｐ型半導体層とを含んでいる場合であっても、上記側壁に回り込んだ一部の導電性ペースト４５によって、上記積層されたｎ型半導体層とｐ型半導体層との端面同士が短絡したり、ｎ型半導体層とｐ型半導体層とのうちの何れか一方の電流がリークしたりすることを防止できる。
【００６０】
また、上記半導体素子４１が、上面に複数の接続端子パターンが微細なピッチで配列されて成る場合であっても、互いに隣接する上記接続端子パターンが上記側壁に回り込んだ一部の導電性ペースト４５によって短絡することを防止できるのである。
【００６１】
以下、上記第１,第２,第４実施の形態における第１,第２,第４接合構造体１６,２６,４６について具体的な図面で説明する。
【００６２】
図７および図８は、上記各接合構造体１６,２６,４６において、実装基板５３,５４の配線１４,２４,４４上に、導電性ペースト１５,２５,４５を滴下塗布した状態を示している。また、図９および図１０は、図７および図８のごとく配線１４,２４,４４上に滴下塗布された導電性ペースト１５,２５,４５が、フェースダウンされた半導体素子の突起電極によって押し広げられて形成されたペースト拡散領域５７〜６０を示している。但し、上記半導体素子および上記突起電極は、図示されていない。また、図１１および図１２は、図９および図１０のごとくフェースダウンされた半導体素子６１,６２の突起電極６３〜７０と上記ペースト拡散領域との接合状態を示している。
【００６３】
すなわち、図７,図９,図１１は互いに対応しており、図８,図１０,図１２は互いに対応しているのである。
【００６４】
尚、図７〜図１０中における破線５１,５２は、フェースダウンされる半導体素子(図示せず)の輪郭を示している。
【００６５】
図７および図８における領域１００は、上記第１実施の形態における第１接合構造体１６を示す。領域１００において、実装基板５３,５４上のＬ字形に屈曲した配線１４の先端部１４aは、上記半導体素子の辺５５b,５６bに平行に延在しており、基端部１４bは辺５５b,５６bと交差するように延在している。そして、導電性ペースト１５が、先端部１４a上における上記突起電極との接合領域内の２個所に滴下塗布されている。
【００６６】
また、図７における領域２００は、上記第２実施の形態における第２接合構造体２６を示す。領域２００において、実装基板５３上の配線２４は、上記突起電極からの距離が遠い辺５５dに向かって略一直線状に延在している。そして、導電性ペースト２５が、配線２４上における上記突起電極との接合領域内の１個所に滴下塗布されている。
【００６７】
また、図７および図８における領域４００は、上記第４実施の形態における第４接合構造体４６を示す。領域４００において、実装基板５３,５４上の配線４４は、上記突起電極からの距離が遠い辺５５a,５５c,５６cに向かって略一直線状に延在している。そして、導電性ペースト４５が、配線４４上における上記突起電極との接合領域内の８個所に滴下塗布されている。
【００６８】
図９および図１０における領域１００は、上記第１接合構造体１６を示す。領域１００において、塗布された導電性ペースト１５は、フェースダウンされた上記突起電極によって押し広げられて、配線１４の先端部１４aに沿って広がる。こうして、辺５５b,５６bと平行にペースト拡散領域５７,５８が形成されている。
【００６９】
また、図９における領域２００は上記第２接合構造体２６を示す。領域２００において、塗布された導電性ペースト２５は、フェースダウンされた上記突起電極によって押し広げられて、配線２４に沿って上記突起電極からの距離が遠い辺５５dに向かって広がる。こうして、配線２４に沿って辺５５d側にペースト拡散領域５９が形成されている。
【００７０】
また、図９および図１０における領域４００は上記第４接合構造体４６を示す。領域４００において、塗布された導電性ペースト４５は、フェースダウンされた上記突起電極によって押し広げられて、配線４４に沿って塗布領域の中心Ｏ1から辺５５a,５５c,５６c側にも広がる。その場合、塗布領域の中心Ｏ1は、上記突起電極の中心Ｏ2に対して辺５５a,５５c,５６cとは反対側にずれている。そのため、配線４４に沿って突起電極の中心Ｏ2よりも辺５５a,５５c,５６c側とは反対側にペースト拡散領域６０が形成されている。
【００７１】
図１１および図１２における領域１００は上記第１接合構造体１６を、領域２００は第２接合構造体２６を、領域４００は第４接合構造体４６を示している。領域１００,２００においては、実装基板５３,５４のペースト拡散領域５７,５８,５９に、半導体素子６１,６２の突起電極６３,６４,６５,６６,６７がフリップチップ接合されている。また、領域４００においては、実装基板５３,５４のペースト拡散領域６０に、半導体素子６１,６２の突起電極６８,６９,７０がフリップチップ接合されている。
【００７２】
上記領域１００,２００,４００の何れの場合にも、図９および図１０に示すようにペースト拡散領域５７,５８,５９,６０が形成されているために、導電性ペースト１５,２５,４５が半導体素子６１,６２の側壁に回り込むことが防止されている。
【００７３】
尚、図１１および図１２においては、上記半導体素子６１,６２を表側から見た状態を示している。そのために、図７,図９および図８,図１０とは左右が逆になっている。
【００７４】
また、上記半導体素子１１,２１,３１,４１の突起電極１２,２２,３２,４２は、上記実装用電極の一例である。
【００７５】
また、上記導電性ペースト１５,２５,３５,４５は、金または銀でなる超微粒子を含む低温接合用貴金属ペーストであることが望ましい。その場合には、１００℃〜２５０℃の低温で接合を行うことができ、強固で信頼性の高い電気的接続を実現可能となる。
【００７６】
ここで、上記超微粒子とは、直径が１ｎｍ〜５００ｎｍの範囲内の粒子を指す。
【００７７】
以上を纏めると、この発明の半導体素子フリップチップ接合構造体は、
周縁部に実装用電極１２,２２,３２,４２が形成されている半導体素子１１,２１,３１,４１と、
表面に配線１４,２４,３４,４４が形成されると共に、上記半導体素子１１,２１,３１,４１がフリップチップ接合されている実装基板１３,２３,３３,４３と、
上記半導体素子１１,２１,３１,４１の実装用電極１２,２２,３２,４２と上記実装基板１３,２３,３３,４３の配線１４,２４,３４,４４との間に挟まれた導電性ペースト１５,２５,３５,４５と
を備え、
上記実装基板１３,２３,３３,４３の配線１４,２４,３４,４４は、上記配線１４,２４,３４,４４上における上記半導体素子１１,２１,３１,４１の実装用電極１２,２２,３２,４２との接合領域に塗布された上記導電性ペースト１５,２５,３５,４５が、上記フリップチップ接合の際にフェースダウンされた上記実装用電極１２,２２,３２,４２からの押圧力によって、上記半導体素子１１,２１,３１,４１の周縁よりも内側に広がるような形状または方向に形成されている
ことを特徴としている。
【００７８】
上記構成によれば、上記実装基板１３,２３,３３,４３における上記配線１４,２４,３４,４４は、上記配線１４,２４,３４,４４上の接合領域に塗布された上記導電性ペースト１５,２５,３５,４５が、フェースダウンされた上記実装用電極１２,２２,３２,４２からの押圧力によって上記半導体素子１１,２１,３１,４１の周縁よりも内側に広がるような形状または方向に形成されている。したがって、塗布された上記導電性ペースト１５,２５,３５,４５は、上記実装用電極１２,２２,３２,４２がフェースダウンされた際に上記半導体素子１１,２１,３１,４１の周縁よりも内側に広がることになる。
【００７９】
その結果、押し広げられた上記導電性ペースト１５,２５,３５,４５は、半導体素子１１,２１,３１,４１の周縁の外側に広がることがない。すなわち、この発明によれば、周縁部に上記実装用電極１２,２２,３２,４２を有する上記半導体素子１１,２１,３１,４１を上記実装基板１３,２３,３３,４３にフリップチップ接合する際に、上記導電性ペースト１５,２５,３５,４５が上記半導体素子１１,２１,３１,４１の側壁に回り込むことを防止できるのである。
【００８０】
その際に、上記実装基板１３,２３,３３,４３の配線１４,２４,３４,４４における形状または方向を工夫するだけでよく、時間とコストが掛かる工程を追加する必要はない。したがって、容易で且つ安価に、周縁部に上記実装用電極１２,２２,３２,４２を有する半導体素子１１,２１,３１,４１と上記実装基板１３,２３,３３,４３とを、上記導電性ペースト１５,２５,３５,４５が上記半導体素子１１,２１,３１,４１の側壁に回り込むことなく接合することができる。
【００８１】
さらに、上記導電性ペースト１５,２５,３５,４５を、金または銀でなる超微粒子を含む低温接合用貴金属ペーストとしている。したがって、１００℃〜２５０℃の低温で接合を行うことができ、強固で信頼性の高い電気的接続を実現可能となる。
【００８２】
また、一実施の形態の半導体素子フリップチップ接合構造体では、
上記実装基板１３の上記配線１４は、
平面視で上記半導体素子１１と重なる領域であって、且つ上記半導体素子１１の実装用電極１２の近傍の領域において、Ｌ字形に屈曲しており、
上記屈曲位置よりも先端側の先端部１４aは、上記半導体素子１１における上記実装用１２の近傍に位置する縁１１bと略平行に延在する一方、上記屈曲位置よりも基端側の基端部１４bは、上記半導体素子１１における上記実装用電極１２の近傍に位置する縁１１bと交差するように延在して
配置されている。
【００８３】
上記導電性ペースト１５を用いたフリップチップ接合を行う際に、上記実装基板１３の配線１４における上記半導体素子１１の実装用電極１２との接合領域に塗布された上記導電性ペースト１５は、フェースダウンされた上記実装用電極１２からの押圧力によって押し広げられて、上記半導体素子１１と上記実装基板１３との間の隙間よりも狭い上記半導体素子１１と上記配線１４との間の隙間を、上記配線１４に沿って広がる。
【００８４】
この実施の形態によれば、Ｌ字形に屈曲している上記実装基板１３の上記配線１４における先端部１４aは、上記半導体素子１１における上記実装用電極１２の近傍に位置する縁１１bと略平行に延在している。そのために、上記導電性ペースト１５は、上記半導体素子１１の上記縁１１bと平行に広がることになり、上記半導体素子１１の外側に広がることがない。したがって、周縁部に上記実装用電極１２を有する上記半導体素子１１を上記実装基板１３にフリップチップ接合する際に、上記導電性ペースト１５が上記半導体素子１１の側壁に回り込むことを防止できる。
【００８５】
また、一実施の形態の半導体素子フリップチップ接合構造体では、
上記実装基板２３の上記配線２４は、
上記半導体素子２１における上記実装用電極２２の近傍に位置する縁２１bとは反対側の縁２１cと交差する方向に延在して配置されている。
【００８６】
この実施の形態によれば、上記導電性ペースト２５を用いたフリップチップ接合を行う場合に、塗布された上記導電性ペースト２５は、フェースダウンされた上記実装用電極２２からの押圧力によって押し広げられて、上記半導体素子２１における上記実装用電極２２からの距離が遠い側の縁２１cに向かって延在している上記配線２４と上記半導体素子２１との間の隙間を、上記距離が遠い側の縁２１cに向かって広がる。そのために、上記半導体素子２１の外側に向かって広がることはない。したがって、周縁部に上記実装用電極２２を有する上記半導体素子２１を上記実装基板２３にフリップチップ接合する際に、上記導電性ペースト２５が上記半導体素子２１の側壁に回り込むことを防止できる。
【００８７】
また、一実施の形態の半導体素子フリップチップ接合構造体では、
上記実装基板３３の上記配線３４は、
上記半導体素子３１における上記実装用電極３２の近傍に位置する縁３１b,３１cに対向している上記実装基板３３の位置に、上記縁３１b,３１cに沿って延在して配置されたペースト阻止配線３６を含んでいる。
【００８８】
この実施の形態によれば、上記半導体素子３１の上記実装用電極３２の近傍に位置する縁３１b,３１cに対向する上記実装基板３３の位置に、上記縁３１b,３１cに沿って延在するペースト阻止配線３６が配置されている。したがって、上記実装基板３３における上記配線３４が、平面視で上記半導体素子３１の実装用電極３２と略同一の形状を有する場合のごとく、フェースダウンされた上記実装用電極３２からの押圧力によって押し広げられた上記導電性ペースト３５が、上記配線３４に沿って広がることができずに上記実装基板３３上を四方に向かって略均等に広がる場合であっても、上記導電性ペースト３５は、上記縁３１b,３１cに沿って延在するペースト阻止配線３６によって堰き止められる。したがって、周縁部に上記実装用電極３２を有する上記半導体素子３１を上記実装基板３３にフリップチップ接合する際に、上記導電性ペースト３５が上記半導体素子３１の側壁に回り込むことを防止できる。
【００８９】
また、一実施の形態の半導体素子フリップチップ接合構造体では、
上記導電性ペースト４５の塗布領域は、
上記導電性ペースト４５の塗布領域の中心位置が、上記半導体素子４１の実装用電極４２の中心位置に対して上記実装用電極４２の近傍に位置する縁４１bとは反対側に位置するように設定されている。
【００９０】
この実施の形態によれば、フリップチップ接合時に、上記導電性ペースト４５の塗布領域の中心位置が、上記半導体素子４１の実装用電極４２の中心位置に対して上記実装用電極４２の近傍に位置する縁４１bとは反対側に位置するように、上記導電性ペースト４５が塗布される。そして、フェースダウンされた上記実装用電極４２からの押圧力によって押し広げられて、上記塗布領域の中心位置から上記実装用電極４２の近傍に位置する縁４１bの側に広がる導電性ペースト４５は、上記塗布領域の中心位置が上記電極４２の中心位置に対して上記実装用電極４２の近傍に位置する縁４１bとは反対側にずらされているため、上記半導体素子４１の側壁に回り込む前に停止することになる。したがって、上記フリップチップ接合時に押し広げられる上記導電性ペースト４５は、上記半導体素子４１の側壁に回り込むことができない。
【符号の説明】
【００９１】
１１,２１,３１,４１,６１,６２  半導体素子
１１a,２１a,３１a,４１a  底面
１１b,２１b,２１c,３１b,３１c,４１b,４１c,５５a〜５５d,５６a〜５６c  底面の辺  １２,２２,３２,４２,６３〜７０  突起電極
１３,２３,３３,４３,５３,５４  実装基板
１４,２４,３４,４４  配線
１４a  先端部
１４b  基端部
１５,２５,３５,４５  導電性ペースト
１６  第１接合構造体
２６  第２接合構造体
３７  第３接合構造体
４６  第４接合構造体
３６  ペースト阻止配線
３６a  部分配線
３６b  部分配線
５１,５２  半導体素子の輪郭
５７,５８,５９,６０  ペースト拡散領域
【図１】
2016184654.tif 000003
【図２】
2016184654.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2016184654.tif 000008
【図７】
2016184654.tif 000009
【図８】
2016184654.tif 000010
【図９】
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【図１０】
2016184654.tif 000012
【図１１】
2016184654.tif 000013
【図１２】
2016184654.tif 000014
【図１３】
2016184654.tif 000015
【図１４】
2016184654.tif 000016