(57)【要約】【課題】ＭＩＳＦＥＴの微細化を推進する技術を提供する。【解決手段】ＭＩＳＦＥＴ（Ｑｎ）のＬＤＤ（ｎ型低濃度領域１３、１３）の間にｐ型ウェル領域１２を配置して両者の一部をオーバーラップさせることにより、ｐ型ウェル領域１２とｎ型低濃度領域１３、１３との間にｎ型低濃度領域１３よりも高抵抗のｎ型半導体領域からなるオーバーラップ領域２２を設ける。これにより、ｎ型低濃度領域１３の端部における電界集中をオーバーラップ領域２２によって緩和することが可能となり、ＬＤＤのオフセット長を長くすることなくホットキャリアの発生を抑制することができるので、特に高電圧で動作するＭＩＳＦＥＴ（Ｑｎ）の微細化を推進することができる。【選択図】図２
2016009807.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された第１導電型のウェル領域と、
前記ウェル領域の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成されたゲート電極と、
前記半導体基板に形成され、前記ウェル領域を挟んで対向配置された第２導電型のソース領域およびドレイン領域と、
を有し、
前記ソース領域およびドレイン領域の少なくとも一方は、第２導電型の低濃度領域と、前記低濃度領域よりも不純物濃度が高い第２導電型の高濃度領域とで構成され、
前記低濃度領域と前記ウェル領域とは、互いの一部がオーバーラップしている、半導体装置。
【請求項２】
請求項１の半導体装置において、
前記ウェル領域の表面から底部までの深さは、前記低濃度領域の表面から底部までの深さよりも深い、半導体装置。
【請求項３】
請求項１の半導体装置において、
前記ゲート電極のゲート長方向に沿った前記低濃度領域と前記ウェル領域とのオーバーラップ量は、０．１μｍ以上である、半導体装置。
【請求項４】
請求項１の半導体装置において、
前記ウェル領域の端部は、前記半導体基板に形成された素子分離領域の端部と接している、半導体装置。
【請求項５】
（ａ）半導体基板を用意する工程、
（ｂ）第１フォトレジスト膜をマスクにして前記半導体基板に不純物をイオン注入することにより、前記半導体基板の主面に第２導電型の低濃度領域を形成する工程、
（ｃ）第２フォトレジスト膜をマスクにして前記半導体基板に不純物をイオン注入することにより、前記半導体基板の主面に第１導電型のウェル領域を形成する工程、
（ｄ）前記（ｂ）工程および前記（ｃ）工程の後、前記半導体基板の主面に素子分離領域を形成する工程、
（ｅ）前記素子分離領域によって区画された前記半導体基板の活性領域の表面にゲート絶縁膜を形成する工程、
（ｆ）前記ゲート絶縁膜上にゲート電極を形成する工程、
（ｇ）第３フォトレジスト膜をマスクにして前記低濃度領域の一部に不純物をイオン注入することにより、前記低濃度領域の一部に前記低濃度領域よりも不純物濃度が高い第２導電型の高濃度領域を形成する工程、
を有し、
前記低濃度領域と前記ウェル領域は、互いの一部がオーバーラップするように形成される、半導体装置の製造方法。
【請求項６】
請求項５の半導体装置の製造方法において、
前記ゲート電極のゲート長方向に沿った前記低濃度領域と前記ウェル領域とのオーバーラップ量を０．１μｍ以上にする、半導体装置の製造方法。
【請求項７】
請求項５の半導体装置の製造方法において、
前記第２フォトレジスト膜をマスクにして前記ウェル領域の表面近傍にチャネル領域形成用の不純物をイオン注入する工程をさらに含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、数十Ｖの高電圧で動作するＭＩＳＦＥＴを有する半導体装置およびその製造に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置は、単結晶シリコンなどからなる半導体基板の主面にＭＯＳＦＥＴ、抵抗、コンデンサなどの多数の回路素子を形成し、要求される回路動作や機能を果たすように各回路素子間を結線して構成される。
【０００３】
近年、半導体装置は、市場からの要求に合わせて素子の微細化や多電源化（高圧化など）を進めてきたが、素子の微細化に伴って、ホットキャリアによるＭＯＳトランジスタのゲート酸化膜の寿命劣化が問題となってきた。これは、主としてドレイン領域端部での電界集中によるインパクトイオン化が原因である。
【０００４】
そこで従来は、ドレイン領域を不純物濃度が低い領域（低濃度領域）と高い領域（高不純物領域）とで構成するＬＤＤ(Light Doped Drain)構造を採用することによって、ドレイン領域端部での電界集中を緩和する対策が採られてきた。
【０００５】
例えば、特許文献１（特開２０００−１００９６４号公報）には、印加電圧の異なる複数種類のＭＯＳトランジスタを有する半導体装置において、ＭＯＳトランジスタの種類毎にゲート電極の膜厚を変化させてサイドウォールスペーサ長（側壁絶縁膜の長さ）を調節することにより、ホットキャリアを重点的に減少させたいＭＯＳトランジスタのオフセット長（ゲート電極端部から高濃度領域までの距離）を他のＭＯＳトランジスタのオフセット長よりも長くする技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１００９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記した従来のホットキャリア対策を採用する場合は、ＭＯＳトランジスタに印加する電圧が大きくなるほど、ＬＤＤのオフセット長（ゲート電極端部から高濃度領域までの距離）を長くしなければならないので、ＭＯＳトランジスタの微細化が妨げられる。特に、数十Ｖの高電圧が印加される高耐圧ＭＯＳＦＥＴを有する半導体装置においては、低濃度領域が数μｍ程度の長さになることから、新たなホットキャリア対策が必要となる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
一実施の形態の半導体装置は、半導体基板に形成された第１導電型のウェル領域を挟んで対向配置された第２導電型のソース領域およびドレイン領域を備えたＭＩＳＦＥＴを有し、前記ソース領域およびドレイン領域の少なくとも一方は、第２導電型の低濃度領域と、前記低濃度領域よりも不純物濃度が高い第２導電型の高濃度領域とで構成され、前記低濃度領域と前記ウェル領域とは、互いの一部がオーバーラップしている。
【発明の効果】
【００１１】
本願において開示される課題を解決するための手段のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１２】
一実施の形態によれば、低濃度領域とウェル領域とがオーバーラップした領域で低濃度領域端部の電界集中を緩和することができるので、ＭＩＳＦＥＴを有する半導体装置の微細化を推進することができる。
【図面の簡単な説明】
【００１３】
【図１】一実施の形態の半導体装置の要部平面レイアウト図である。
【図２】（ａ）は、図１のＡ−Ａ線に沿った要部断面図、（ｂ）は、図１のＢ−Ｂ線に沿った要部断面図である。
【図３】一実施の形態のＭＩＳＦＥＴにおけるｐ型ウェル領域およびｎ型低濃度領域のオーバーラップ量と、対基板電流との関係を実測したグラフである。
【図４】一実施の形態の半導体装置の製造工程中の要部平面レイアウト図である。
【図５】図４のＡ−Ａ線に沿った要部断面図である。
【図６】図４および図５に続く半導体装置の製造工程中の要部平面レイアウト図である。
【図７】図６のＡ−Ａ線に沿った要部断面図である。
【図８】図６および図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部平面レイアウト図である。
【図１４】図１３のＡ−Ａ線に沿った要部断面図である。
【図１５】図１３および図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部平面レイアウト図である。
【図１７】図１６のＡ−Ａ線に沿った要部断面図である。
【図１８】図１６および図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部平面レイアウト図である。
【図２０】図１９のＡ−Ａ線に沿った要部断面図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【００１５】
本実施の形態の半導体装置を図面を参照しながら説明する。図１は、本実施の形態の半導体装置の要部平面レイアウト図である。図２（ａ）、（ｂ）は、それぞれ図１のＡ−Ａ線、Ｂ−Ｂ線に沿った要部断面図である。なお、図面を見易くするため、図１には、ＭＩＳＦＥＴを構成する導電層（ｐ型チャネルストッパ領域を除く）のみを示し、絶縁層の図示は省略している。
【００１６】
例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１０の主面には、素子分離溝１１およびｐ型ウェル領域１２が形成されている。そして、素子分離溝１１によって分離（区画）された半導体基板１０の活性領域には、ｎチャネル型のＭＩＳＦＥＴ（Ｑｎ）が形成されている。また、素子分離溝１１の下部の半導体基板１０には、ＭＩＳＦＥＴ（Ｑｎ）の高耐圧化の推進を目的として、反転防止用のｐ型チャネルストッパ領域１８が形成されている。
【００１７】
ｎチャネル型のＭＩＳＦＥＴ（Ｑｎ）は、例えば３０Ｖ〜４０Ｖ程度の高電圧で動作する、いわゆる高耐圧ＭＩＳＦＥＴであり、例えば液晶ドライバ回路の一部を構成する素子などとして使用されるものである。以下、このＭＩＳＦＥＴ（Ｑｎ）の構成を具体的に説明する。
【００１８】
ＭＩＳＦＥＴ（Ｑｎ）は、ｐ型ウェル領域１２を挟んでその両側の半導体基板１０に形成された一対のｎ型低濃度領域１３、１３および一対のｎ型高濃度領域１４、１４と、活性領域の表面に形成されたゲート酸化膜１５と、素子分離溝１１の上部からゲート酸化膜１５の上部に亘って形成されたゲート電極１６とを有している。
【００１９】
半導体基板１０に形成された一対のｎ型低濃度領域１３、１３および一対のｎ型高濃度領域１４、１４は、ＭＩＳＦＥＴ（Ｑｎ）のソース領域およびドレイン領域を構成する半導体領域であり、ｎ型高濃度領域１４、１４は、ｎ型低濃度領域１３、１３よりも不純物（リンまたはヒ素）の濃度が高く、かつ接合深さが浅い。すなわち、ＭＩＳＦＥＴ（Ｑｎ）のソース領域およびドレイン領域は、いずれもＬＤＤ（Lightly Doped Drain）構造を有している。また、ｎ型高濃度領域１４、１４は、ＭＩＳＦＥＴ（Ｑｎ）の耐圧を向上させるために、素子分離溝１１を介してゲート電極１６と離間した領域に形成されている。
【００２０】
ＭＩＳＦＥＴ（Ｑｎ）のゲート電極１６は、例えばリンがドープされたｎ型の多結晶シリコン膜と、この多結晶シリコン膜の表面に形成された金属シリサイド層１６ｍとの積層膜で構成されている。金属シリサイド層１６ｍは、例えばニッケルシリサイドからなる。また、ゲート電極１６の側壁には、酸化シリコン膜などからなるサイドウォールスペーサー１７が形成されている。
【００２１】
ＭＩＳＦＥＴ（Ｑｎ）の上部には、酸化シリコンなどからなる絶縁膜１９が形成されており、絶縁膜１９の上部には、銅やアルミニウムなどからなる配線２０が形成されている。配線２０は、絶縁膜１９に形成されたコンタクトホール２１を通じてＭＩＳＦＥＴ（Ｑｎ）のｎ型高濃度領域１４、１４に電気的に接続されている。ｎ型高濃度領域１４、１４の表面には、それらに接続される配線２０との電気的抵抗を低減するための金属シリサイド層１４ｍが形成されている。金属シリサイド層１４ｍは、例えばニッケルシリサイドからなる。
【００２２】
半導体基板１０の主面に形成されたｐ型ウェル領域１２は、ＭＩＳＦＥＴ（Ｑｎ）の一対のｎ型低濃度領域１３、１３に挟まれた領域に形成されており、その表面近傍は、ＭＩＳＦＥＴ（Ｑｎ）のチャネル領域となっている。
【００２３】
また、ｐ型ウェル領域１２は、その一部がｎ型低濃度領域１３、１３のそれぞれとオーバーラップしており、かつ、ｐ型ウェル領域１２の表面から底部までの深さは、ｎ型低濃度領域１３、１３の接合深さよりも深い。そして、ｐ型ウェル領域１２とｎ型低濃度領域１３、１３とがオーバーラップした領域（符号２２で示すオーバーラップ領域）は、ｐ型不純物（ホウ素）の濃度よりもｎ型不純物（リンまたはヒ素）の濃度が高く、実質的にｎ型低濃度領域１３、１３よりも高抵抗のｎ型半導体領域となっている。
【００２４】
このように、本実施の形態のＭＩＳＦＥＴ（Ｑｎ）は、ｎ型低濃度領域１３、１３とチャネル領域（ｐ型ウェル領域１２の表面近傍の領域）との間に、ｎ型低濃度領域１３よりも高抵抗のｎ型半導体領域からなるオーバーラップ領域２２を備えているので、ｎ型低濃度領域１３の端部（チャネル領域側の端部）における電界集中をオーバーラップ領域２２によって緩和することが可能となる。
【００２５】
これにより、ＬＤＤのオフセット長（ゲート電極１６の端部からｎ型高濃度領域１４までの距離）を長くする従来方法を採用しなくとも、ホットキャリアの発生を抑制することができるので、高電圧で動作するＭＩＳＦＥＴ（Ｑｎ）の微細化を推進することができる。
【００２６】
図３は、ＭＩＳＦＥＴ（Ｑｎ）のゲート長方向（図１のＡ−Ａ線方向）に沿ったオーバーラップ領域２２の長さ、すなわちｐ型ウェル領域１２とｎ型低濃度領域１３とのオーバーラップ量（単位：μｍ）と、対基板電流（単位：Ａ／μｍ）との関係を測定したグラフである。ここで、対基板電流はホットキャリアの指標となるもので、対基板電流が多い程、ドレイン領域端部での電界集中に起因するホットキャリアが多いことを意味している。
【００２７】
図３に示すように、ｐ型ウェル領域１２とｎ型低濃度領域１３とのオーバーラップ量（単位：μｍ）が増えるほど対基板電流が減少している。従って、このことから、ｎ型低濃度領域１３の端部（チャネル領域側の端部）における電界集中がオーバーラップ領域２２によって緩和されたことが分かる。
【００２８】
ｐ型ウェル領域１２とｎ型低濃度領域１３とのオーバーラップ量は、ｐ型ウェル領域１２を形成する際のイオン注入マスクやｎ型低濃度領域１３を形成する際のイオン注入マスクの合わせずれなどを考慮すると、少なくとも０．１μｍ以上とすることが望ましい。また、このオーバーラップ量を大きくするほど、ホットキャリアに起因する対基板電流は減少するが、オーバーラップ量を大きくすると、それにつれてｎ型低濃度領域１３の寄生抵抗が増えてＭＩＳＦＥＴ（Ｑｎ）の特性が低下する。従って、オーバーラップ量は、最大でもｐ型ウェル領域１２の端部が図２に示す素子分離領域１１の端部（ゲート酸化膜１５の端部）と接する程度（本実施の形態のＭＩＳＦＥＴ（Ｑｎ）の場合、この時のオーバーラップ量は約１μｍ）とすることが望ましい。
【００２９】
次に、図４〜図２０を参照して、上記ｎチャネル型のＭＩＳＦＥＴ（Ｑｎ）の製造方法について説明する。なお、図面を見易くするため、製造方法を説明する平面図には、ＭＩＳＦＥＴ（Ｑｎ）を構成する導電層（ｐ型チャネルストッパ領域１８を除く）のみを示し、絶縁層の図示は省略する。
【００３０】
まず、図４および図５（図４のＡ−Ａ線断面図）に示すように、フォトレジスト膜３０をマスクにして半導体基板１０に不純物（ホウ素）をイオン注入することにより、ｐ型ウェル領域１２を形成する。この時、ｐ型ウェル領域１２を形成する領域は、次の工程でｐ型ウェル領域１２の両側の半導体基板１０に形成するｎ型低濃度領域１３、１３のそれぞれの一部とオーバーラップしている。
【００３１】
また、ｐ型ウェル領域１２を形成する際は、ｐ型ウェル領域１２の表面近傍の不純物ドーズ量をｐ型ウェル領域１２の深い領域に比べて多くすることにより、ｐ型ウェル領域１２の表面近傍にチャネル領域（図示せず）を形成する。これにより、ｐ型ウェル領域１２とチャネル領域とを同一工程で形成することができる。
【００３２】
次に、フォトレジスト膜３０をアッシングまたはウェットエッチングで除去した後、図６および図７（図６のＡ−Ａ線断面図）に示すように、フォトレジスト膜３１をマスクにして半導体基板１０に不純物（リンまたはヒ素）をイオン注入することにより、ｐ型ウェル領域１２の両側の半導体基板１０にｎ型低濃度領域１３を形成する。これにより、ｐ型ウェル領域１２とｎ型低濃度領域１３とがオーバーラップした領域にオーバーラップ領域２２が形成される。
【００３３】
ｐ型ウェル領域１２とｎ型低濃度領域１３とを形成する際は、それらの不純物濃度（不純物ドーズ量）を調整することにより、オーバーラップ領域２２がｎ型低濃度領域１３よりも高抵抗のｎ型半導体領域となるようにする。
【００３４】
また、ｐ型ウェル領域１２の表面から底部までの深さは、ｎ型低濃度領域１３の表面から底部までの深さよりも深くする。このようにすると、ｎ型低濃度領域１３の端部（ｐ型ウェル領域１２側の端部）は、その全域（表面から底部まで）がオーバーラップ領域２２と接することになるので、ｎ型低濃度領域１３の端部全域で電界集中を緩和することができる。
【００３５】
なお、ｐ型ウェル領域１２とｎ型低濃度領域１３の形成順序は任意であり、ｎ型低濃度領域１３を形成してからｐ型ウェル領域１２を形成してもよい。
【００３６】
次に、フォトレジスト膜３１をアッシングまたはウェットエッチングで除去した後、図８に示すように、フォトレジスト膜３２をマスクにして半導体基板１０に不純物（ホウ素）をイオン注入することにより、ｐ型チャネルストッパ領域１８を形成する。
【００３７】
次に、フォトレジスト膜３２をアッシングまたはウェットエッチングで除去した後、図９に示すように、半導体基板１０の活性領域を覆うハードマスク３５を形成する。ハードマスク３５は、例えば半導体基板１０の主面に熱酸化法またはＣＶＤ法で酸化シリコン膜を形成し、続いてこの酸化シリコン膜上にＣＶＤ法で窒化シリコン膜を積層した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの積層膜をパターニングすることにより形成する。
【００３８】
次に、図１０に示すように、ハードマスク３５をマスクにして半導体基板１０をドライエッチングすることにより、素子分離領域の半導体基板１０に溝１１ａを形成する。続いて、図１１に示すように、半導体基板１０の主面上にＣＶＤ法で酸化シリコン膜３６を堆積した後、この酸化シリコン膜３６をＣＭＰ（化学的機械研磨）法で平坦化して溝１１ａの内部に残し、続いて半導体基板１０の活性領域を覆うハードマスク３５をウェットエッチングで除去する。これにより、素子分離領域の半導体基板１０に酸化シリコン膜３６が埋め込まれた素子分離溝１１が形成されると共に、先の工程で形成されたｐ型チャネルストッパ領域１８が素子分離溝１１の下部に配置される。
【００３９】
なお、ここでは、素子分離領域の半導体基板１０に形成した溝１１ａの内部に酸化シリコン膜３６を埋め込んで素子分離溝１１を形成したが、素子分離領域の半導体基板１０の表面に形成した酸化シリコン膜を熱処理によって厚膜化する、いわゆるＬＯＣＯＳ法を用いて素子分離領域にフィールド酸化膜を形成してもよい。
【００４０】
次に、図１２に示すように、半導体基板１０を熱処理して活性領域の表面に酸化シリコンからなるゲート酸化膜１５を形成した後、半導体基板１０の主面上にＣＶＤ法で多結晶シリコン膜１６ｎを堆積する。多結晶シリコン膜１６ｎは、その堆積の過程でリンをドープすることにより、その導電型をｎ型とする。また、ゲート酸化膜１５は、ＣＶＤ法で堆積した酸化シリコン膜の一部をドライエッチングでパターニングし、活性領域の表面に残すことによって形成することもできる。
【００４１】
次に、図１３および図１４（図１３のＡ−Ａ線断面図）に示すように、フォトレジスト膜３３をマスクにして多結晶シリコン膜１６ｎをドライエッチングすることにより、ゲート酸化膜１５の上部にゲート電極１６を形成する。ゲート電極１６は、ゲート幅方向の両端部が素子分離溝１１を覆うように形成する。
【００４２】
次に、フォトレジスト膜３３を除去した後、図１５に示すように、ゲート電極１６の側壁にサイドウォールスペーサー１７を形成する。サイドウォールスペーサー１７は、例えば半導体基板１０の主面上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることによって形成する。
【００４３】
次に、図１６および図１７（図１６のＡ−Ａ線断面図）に示すように、フォトレジスト膜３４をマスクにしてｎ型低濃度領域１３の一部に不純物（リンまたはヒ素）をイオン注入することにより、ｎ型高濃度領域１４を形成する。これにより、ゲート電極１６の両側にｎ型低濃度領域１３とｎ型高濃度領域１４とからなるＬＤＤ構造のソース領域およびドレイン領域が形成される。
【００４４】
次に、フォトレジスト膜３４を除去した後、図１８に示すように、ｎ型高濃度領域１４の表面に金属シリサイド層１４ｍを形成し、ゲート電極１６の表面に金属シリサイド層１６ｍを形成する。金属シリサイド層１４ｍ、１６ｍを形成するには、例えば半導体基板１０の主面上にスパッタリング法でニッケル膜を堆積し、続いて半導体基板１０を熱処理することによって、ゲート電極１５を構成する多結晶シリコン膜とニッケル膜、およびｎ型高濃度領域１４を構成する単結晶シリコン層とニッケル膜とをそれぞれ反応させた後、不要となったニッケル膜をウェットエッチングで除去する。なお、金属シリサイド層１４ｍ、１６ｍの形成に用いる金属膜として、コバルト膜やチタン膜などを使用してもよい。
【００４５】
次に、図１９および図２０（図１９のＡ−Ａ線断面図）に示すように、半導体基板１０の主面上にＣＶＤ法で酸化シリコン膜などからなる絶縁膜１９を形成した後、フォトレジスト膜（図示せず）をマスクにして絶縁膜１９をドライエッチングすることにより、ｎ型高濃度領域１４の上部の絶縁膜１９にコンタクトホール２１を形成する。
【００４６】
その後、絶縁膜１９の上部およびコンタクトホール２１の内部に銅あるいはアルミニウムなどからなる配線２０を形成することにより、図１および図２に示したＭＩＳＦＥＴ（Ｑｎ）が完成する。
【００４７】
上述した本実施の形態の製造方法によれば、一対のｎ型低濃度領域１３、１３に挟まれた領域にｐ型ウェル領域１２を配置することによってオーバーラップ領域２２を形成するので、例えばｎチャネル型のＭＩＳＦＥＴ（Ｑｎ）を形成する領域の全体にｐ型ウェル領域を形成する従来の製造方法と同じ工程数でオーバーラップ領域２２を形成することができる。
【００４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４９】
前記実施の形態では、、３０Ｖ〜４０Ｖ程度の高電圧で動作するＭＩＳＦＥＴに適用した例について説明したが、これに限定されるものではなく、特に２０Ｖ〜８０Ｖ程度の高電圧で動作するＭＩＳＦＥＴに好適に利用することができる。
【００５０】
また、前記実施の形態ではソース領域とドレイン領域のそれぞれに対してｎ型低濃度領域を形成するＭＩＳＦＥＴに適用した例について説明したが、ソース領域およびドレイン領域の一方のみに低濃度領域を形成する非対称形のＭＩＳＦＥＴに適用することもできる。
【００５１】
さらに、前記実施の形態では、ｎチャネル型のＭＩＳＦＥＴを有する半導体装置に適用した例について説明したが、ｎ型半導体基板やｎ型ウェル領域にｐチャネル型のＭＩＳＦＥＴを形成する半導体装置に適用することもできる。
【符号の説明】
【００５２】
１０  半導体基板
１１  素子分離溝
１１ａ  溝
１２  ｐ型ウェル領域
１３  ｎ型低濃度領域
１４  ｎ型高濃度領域
１４ｍ  金属シリサイド層
１５  ゲート酸化膜
１６  ゲート電極
１６ｎ  多結晶シリコン膜
１６ｍ  金属シリサイド層
１７  サイドウォールスペーサー
１８  ｐ型チャネルストッパ領域
１９  絶縁膜
２０  配線
２１  コンタクトホール
２２  オーバーラップ領域
３０、３１、３２、３３、３４  フォトレジスト膜
３５  ハードマスク
３６  酸化シリコン膜
Ｑｎ  ＭＩＳＦＥＴ
【図１】
2016009807.tif 000003
【図２】
2016009807.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016009807.tif 000009
【図８】
2016009807.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
2016009807.tif 000014
【図１３】
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【図１４】
2016009807.tif 000016
【図１５】
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【図１６】
2016009807.tif 000018
【図１７】
2016009807.tif 000019
【図１８】
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【図１９】
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【図２０】
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