(57)【要約】      （修正有）【課題】性能が向上したイメージセンサ画素、イメージセンサ及びその製造方法を提供する。【解決手段】イメージ画素２１０は、感光性キャパシタ２３０及び転送トランジスタ６４１を含む。感光性キャパシタ２３０は、電極２３５、導電層２３３、誘電体層２３２及び感光性半導体材料２３１を含む。導電層２３３は、電極２３５の周囲に配置され、誘電体層２３２は、導電層２３３と電極２３５の間に形成される。感光性半導体材料２３１は、画像光に応答して画像信号を生成するためのものであり、誘電体層２３２と電極２３５の間に配置される。転送トランジスタ６４１は、感光性キャパシタ２３０の電極２３５から画像信号を読み出すように結合される。【選択図】図２
2016178302.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサ画素であって、
感光性キャパシタと、
トランジスタネットワークと、
を備え、前記感光性キャパシタは、
軸に沿って延びる電極と、
前記電極の周囲に配置された導電層と、
前記導電層と前記電極との間に、該導電層が該電極に接触しないように形成された誘電体層と、
画像光に応答して画像信号を生成するための、前記誘電体層と前記電極との間に配置された感光性半導体材料と、
を含み、前記トランジスタネットワークは、前記感光性キャパシタの前記電極から前記画像信号を読み出すように結合される、
ことを特徴とするイメージセンサ画素。
【請求項２】
前記トランジスタネットワークは、フローティングディフュージョンと、前記感光性キャパシタの前記電極に結合された電荷ストレージノードとを有する転送トランジスタを含み、該転送トランジスタは、作動時に、前記画像信号によって生成された画像電荷を前記電荷ストレージノードから前記フローティングディフュージョンに転送する、
請求項１に記載のイメージセンサ画素。
【請求項３】
前記電極は、高ドープポリシリコンを含み、前記電荷ストレージノードは、前記高ドープポリシリコンと同じドープ極性で低ドープされる、
請求項２に記載のイメージセンサ画素。
【請求項４】
前記トランジスタネットワークは、前記感光性キャパシタの前記電極に結合されたゲートを有するソースフォロワトランジスタを含み、該ソースフォロワトランジスタは、前記電極上の前記画像信号に応答して増幅画像信号を生成し、前記トランジスタネットワークは、前記増幅画像信号を読み出し線に転送するように結合された行選択トランジスタをさらに含む、
請求項１に記載のイメージセンサ画素。
【請求項５】
前記トランジスタネットワークは、作動時に前記ソースフォロワトランジスタの前記ゲートをリセットするように結合されたリセットトランジスタをさらに含む、
請求項４に記載のイメージセンサ画素。
【請求項６】
前記導電層は、前記電極の周囲に同軸的に巻かれる、
請求項１に記載のイメージセンサ画素。
【請求項７】
前記誘電体層は、前記導電層の形状に従う、
請求項１に記載のイメージセンサ画素。
【請求項８】
前記誘電体層は、高誘電率誘電体層である、
請求項１に記載のイメージセンサ画素。
【請求項９】
前記誘電体層は、該誘電体層と前記感光性半導体材料との界面に空乏領域を誘発する負電荷層を含む、
請求項１に記載のイメージセンサ画素。
【請求項１０】
前記負電荷層は、ハフニウム−アルミニウム酸化物を含む、
請求項９に記載のイメージセンサ画素。
【請求項１１】
前記導電層は、前記画像光を反射する、
請求項１に記載のイメージセンサ画素。
【請求項１２】
前記導電層は、円錐台を形成し、該円錐台の広い端部は、前記画像光を受け取るように位置付けられ、前記広い端部は、前記円錐台の狭い方の端部に向かい合って配置される、
請求項１に記載のイメージセンサ画素。
【請求項１３】
前記感光性半導体材料は、前記誘電体層に沿って配置された前記感光性半導体材料の外部においてドープ濃度が増加する勾配でドープされる、
請求項１に記載のイメージセンサ画素。
【請求項１４】
イメージセンサであって、
表側及び裏側を有する半導体基板層と、
前記半導体基板層の前記表側に沿って結合された相互接続層と、
画像を取り込むための画素アレイと、
を備え、前記画素アレイ内の各画素は、前記半導体基板層の前記表側に沿って配置されたトランジスタネットワークと、前記相互接続層内に配置されて前面照射型になるように位置する感光性キャパシタとを含み、該感光性キャパシタは、
軸に沿って延び、周囲に導電層が配置された電極と、
前記導電層と前記電極との間に形成された誘電体層と、
画像光に応答して画像信号を生成する感光性半導体材料と、
を含み、前記感光性半導体材料は、前記誘電体層と前記電極との間に配置され、前記トランジスタネットワークは、前記感光性キャパシタの前記電極から前記画像信号を読み出すように結合される、
ことを特徴とするイメージセンサ。
【請求項１５】
前記導電層は、前記電極の周囲に同軸的に巻かれる、
請求項１４に記載のイメージセンサ。
【請求項１６】
前記誘電体層は、高誘電率誘電体層である、
請求項１４に記載のイメージセンサ。
【請求項１７】
前記誘電体層は、該誘電体層と前記感光性半導体材料との界面に空乏領域を誘発する負電荷層を含む、
請求項１４に記載のイメージセンサ。
【請求項１８】
イメージセンサのための画素アレイの製造方法であって、
半導体基板層内に半導体基板の表側に沿ってトランジスタネットワークを形成するステップと、
前記画素アレイ内の画素毎に、各々が前記トランジスタネットワーク内のトランジスタに電気的に結合されたコンタクト要素を形成するステップと、
前記半導体基板層の前記表側に、前記コンタクト要素を被覆する誘電体を含む、前記トランジスタネットワークの制御を容易にするための相互接続層を形成するステップと、
前記相互接続層内に、前記コンタクト要素を覆ってキャビティを形成するステップと、
前記キャビティのキャビティ壁に沿って導電層を形成するステップと、
前記キャビティ内の前記導電層を上に誘電体層を形成するステップと、
前記キャビティ内の前記誘電体層上に感光性半導体材料を堆積させるステップと、
前記コンタクト要素上に、前記コンタクト要素まで延びる電極キャビティを形成するステップと、
前記電極キャビティを少なくとも部分的に導電性材料で満たして電極を形成するステップと、
を含み、前記電極、前記導電層及び前記感光性半導体材料は、前記コンタクト要素によって受け取られる画像信号を画像光に応答して変化させるように構成された感光性キャパシタを形成する、
ことを特徴とする方法。
【請求項１９】
前記導電層は、前記画像光を反射する、
請求項１８に記載の方法。
【請求項２０】
前記コンタクト要素は、転送トランジスタの電荷ストレージノードに結合され、前記転送トランジスタは、作動時に、前記感光性キャパシタによって生成された画像電荷を前記半導体基板層内のフローティングディフュージョンに転送するように結合される、
請求項１８に記載の方法。
【請求項２１】
前記コンタクト要素は、前記感光性キャパシタによって生成された画像電荷に応答して増幅画像信号を生成するソースフォロワトランジスタの制御端子に結合される、
請求項１８に記載の方法。
【請求項２２】
前記キャビティ壁に前記導電層を堆積させる前に、前記キャビティ壁にバッファ誘電体層を形成するステップをさらに含む、
請求項１８に記載の方法。
【請求項２３】
前記誘電体層を形成する前に、前記キャビティの床に配置された前記導電層の底部を除去するステップをさらに含む、
請求項１８に記載の方法。
【請求項２４】
前記感光性半導体材料は、アモルファスシリコンを含む、
請求項１８に記載の方法。
【請求項２５】
前記キャビティ内に前記感光性半導体材料を堆積させる前記ステップは、前記堆積の開始時に、前記堆積の終了時よりも多く前記感光性半導体材料をドープするステップを含む、
請求項１８に記載の方法。
【請求項２６】
前記導電層、前記感光性半導体材料及び前記誘電体層上に上部誘電体層を形成するステップと、
前記上部誘電体層を貫いて前記導電層まで、該導電層に電気信号を供給するための導電性ビアを形成するステップと、
をさらに含む請求項１８に記載の方法。
【請求項２７】
前記コンタクト要素を形成する前記ステップは、前記誘電体層内に金属コンタクト層を形成するステップを含む、
請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にイメージセンシングに関し、具体的には、イメージセンサ内の１又は複数の画素としての感光性キャパシタに関する。
【背景技術】
【０００２】
イメージセンサは、（光学像の形の）光を電子信号に変換する電子デバイスである。一般に、最新のイメージセンサは、半導体電荷結合素子（「ＣＣＤ」）、又は相補型金属酸化膜半導体（「ＣＭＯＳ」）技術を用いて製造される能動画素センサである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
ＣＭＯＳイメージセンサは、多くの最新の電子デバイスにおいてありふれたものになってきた。携帯電話機、ラップトップ及びカメラは全て、主な画像／光検出法としてＣＭＯＳイメージセンサを利用することができる。デバイスメーカーは、小売り及び商業ニーズを満たすようにイメージセンサのコスト削減と性能向上に努めている。既存のＣＭＯＳイメージセンサの製造は、標準的なＣＭＯＳ製造工程とは異なり、イメージセンサの製造にさらなるステップ、時間及びコストを加えたものである。
【課題を解決するための手段】
【０００４】
別途指定しない限り様々な図を通じて同じ参照番号が同じ部品を示す以下の図を参照しながら、本発明の非限定的かつ非包括的な実施形態について説明する。
【図面の簡単な説明】
【０００５】
【図１】本開示の実施形態による、感光性キャパシタ画素を含む画素アレイを含むイメージングシステムの一例を示す概略ブロック図である。
【図２】本開示の実施形態による、画素に含まれる感光性キャパシタの一例を示す図である。
【図３Ａ】本開示の実施形態による、感光性キャパシタ画素の製造工程例を示す図である。
【図３Ｂ】本開示の実施形態による、感光性キャパシタ画素の製造工程例を示す図である。
【図３Ｃ】本開示の実施形態による、感光性キャパシタ画素の製造工程例を示す図である。
【図３Ｄ】本開示の実施形態による、感光性キャパシタ画素の製造工程例を示す図である。
【図３Ｅ】本開示の実施形態による、感光性キャパシタ画素の製造工程例を示す図である。
【図３Ｆ】本開示の実施形態による、感光性キャパシタ画素の製造工程例を示す図である。
【図３Ｇ】本開示の実施形態による、感光性キャパシタ画素の製造工程例を示す図である。
【図３Ｈ】本開示の実施形態による、感光性キャパシタ画素の製造工程例を示す図である。
【図３Ｉ】本開示の実施形態による、感光性キャパシタ画素の製造工程例を示す図である。
【図４】本開示の実施形態による、画素に含まれるトランジスタのゲートに結合された感光性キャパシタの一例を示す図である。
【図５】画素内に低温ポリシリコン及び透明電極を用いた従来の方法の概略モデルを示す図である。
【図６】本開示の実施形態による、感光性キャパシタを含む画素の概略モデルを示す図である。
【図７Ａ】本開示の実施形態による、画素のトランジスタのゲートに結合された感光性キャパシタを含む画素の概略モデルを示す図である。
【図７Ｂ】本開示の実施形態による、画素のトランジスタのゲートに結合された感光性キャパシタを含む画素の概略モデルを示す図である。
【図７Ｃ】本開示の実施形態による、図７Ａに示す画素の動作タイミング例を示す図である。
【発明を実施するための形態】
【０００６】
本明細書では、イメージセンサ画素、及び感光性キャパシタを含むイメージセンサの実施形態について説明する。本開示では、感光性キャパシタを含む画素の製造及び動作方法についても説明する。以下の説明では、実施形態を完全に理解できるように数多くの特定の詳細を示す。しかしながら、当業者であれば、本明細書で説明する技術を、これらの特定の詳細の１つ又は２つ以上を用いずに、或いは他の方法、コンポーネント、材料などを用いて実施することもできると認識するであろう。その他の場合、いくつかの態様を曖昧にしないように、周知の構造、材料又は動作については図示又は説明しない。
【０００７】
本明細書を通じて、「１つの実施形態」又は「ある実施形態」に対する言及は、これらの実施形態に関連して説明する特定の特徴、構造又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書を通じて様々な箇所で出現する「１つの実施形態では」又は「ある実施形態では」という表現は、必ずしも全てが同じ実施形態について言及しているわけではない。さらに、これらの特定の特徴、構造又は特性を１又は２以上の実施形態においてあらゆる好適な形で組み合わせることもできる。
【０００８】
図１は、本開示の実施形態による、感光性キャパシタ画素の画素アレイ１０２を含むイメージングシステム１００の一例を示す概略ブロック図である。イメージングシステム１００は、画素アレイ１０２、制御回路１０８、読み出し回路１０４、及び機能ロジック１０６を含む。図示の例に示すように、イメージングシステム１００は、制御回路１０８及び読み出し回路１０４に結合された画素アレイ１０２を含む。読み出し回路１０４は、機能ロジック１０６に結合される。制御回路１０８は、画素アレイ１０２が受け取った画像光によって生成される画像を取り込むために、画素アレイ１０２に結合されて画素アレイ１０２の動作特性を制御する。例えば、制御回路１０８は、画像収集を制御するための１又は複数のシャッター信号を生成することができる。
【０００９】
１つの例では、画素アレイ１０２が、イメージセンサ又は画素１１０（例えば、画素Ｐ１、Ｐ２、．．．、Ｐｎ）の二次元（２Ｄ）アレイである。１つの例では、各画素１１０が、読み出しを容易にするようにトランジスタに結合された感光性キャパシタを含む。図示のように、各画素１１０は、人物、場所、物体などの画像データを取得し、これらのデータを用いて人物、場所、物体などの画像を描写できるように、行（例えば、行Ｒ１〜Ｒｙ）と列（例えば、列Ｃ１〜Ｃｘ）の形で配置される。
【００１０】
１つの例では、各画素１１０がその画像データ又は画像電荷を取得した後に、これらの画像データが読み出し列１１２を通じて読み出し回路１０４によって読み出され、その後、機能ロジック１０６に転送される。様々な例では、読み出し回路１０４が、増幅回路、アナログ−デジタル（ＡＤＣ）変換回路、又はその他を含むことができる。機能ロジック１０６は、画像データを単純に記憶することも、或いは後処理画像効果（例えば、トリミング、回転、赤目除去、輝度調整、コントラスト調整など）を加えることによって画像データを操作することもできる。１つの例では、読み出し回路１０４が、読み出し列の線（図示）に沿って画像データの行を一度に読み出すことができ、或いは全ての画素の直列読み出し又は同時完全並列読み出しなどの他の様々な技術（図示せず）を用いて画像データを読み出すことができる。
【００１１】
図２に、本開示の実施形態による、画素２１０に含まれる感光性キャパシタ２３０の例の断面を示す。画素２１０は、画素１１０の一例である。画素２１０は、電極２３５、導電層２３３、誘電体層２３２及び感光性半導体材料２３１を含む感光性キャパシタ２３０を含む。電極２３５は、感光性キャパシタ２３０の１つの導体又は「プレート」として機能し、導電層２３３は、感光性キャパシタ２３０の第２の導体又は「プレート」として機能する。１つの実施形態では、導電層２３３が管状である。誘電体層２３２は、電極２３５と誘電体層２３２との間に配置された感光性半導体材料２３１から導電層２３３を絶縁する。１つの実施形態では、感光性半導体材料２３１が、低温ポリシリコンを含む。１つの実施形態では、感光性半導体材料２３１が、アモルファスポリシリコンを含む。一般に、アモルファスポリシリコンは、６５０ｎｍを上回る波長を遮断する。感光性半導体材料２３１としてアモルファスポリシリコンを使用すると、画素４１０の上方の、非可視スペクトルよりも上の光を拒絶する赤外線フィルタを排除することができる。導電層２３３は、窒化チタン（「ＴｉＮ」）又は窒化タンタル（「ＴａＮ」）などの金属とすることができる。
【００１２】
動作時には、感光性半導体材料２３１が、電極２３５が延びる軸に沿って画像光２０５を受け取る。画像光２０５は、保護層２４３を通じて伝播した後に、感光性半導体材料２３１に遭遇する。画像光は、未知のさらなる光学系（例えば、レンズ）及びフィルタ（例えば、カラーフィルタ）を通過した後に感光性半導体材料２３１に遭遇することもできる。感光性半導体材料２３１は、画像光２０５を受け取ったことに応答して、光電子の形の画像信号を生成する。光電子は、電極２３５を介して（及び、図示の実施形態では金属接続部２３６を介して）ストレージノード２２１に流れる。露光期間（別名「積分期間」）後に、電荷ストレージノード２２１内で画像信号によって生成された画像電荷をフローティングドレイン２２３に転送し、最終的には読み出し回路によって読み出すことができる。転送トランジスタ６４１は、ゲート２２７、電荷ストレージノード２２１及びフローティングディフュージョン２２３を含む。画像電荷を電荷ストレージノード２２１からフローティングディフュージョン２２３に転送するために、ゲート２２７に電圧を与えることによって転送トランジスタ６４１を作動させる。一般に、負電圧はＰ型トランジスタを作動させ、（閾値電圧を超える）正電圧はＮ型トランジスタを作動させる。
【００１３】
図２では、転送トランジスタ６４１が、半導体基板２８０の表側２８１に沿って配置されている。表側２８１は、半導体基板２８０の裏側２８２と向かい合う。半導体基板２８０は、Ｐドープシリコンとすることができ、ストレージノード２２１及びフローティングディフュージョン２２３は、Ｎドープとすることができる。図２では、画像光２０５が、基板２８０の裏側２８２に遭遇する前に表側２８１に遭遇するので、画素２１０が前面照射型画素であることが示されており、当業者であれば、画素２１０のアレイを含むイメージセンサを前面照射型イメージセンサと見なすであろう。対照的に、通常、裏面照射型イメージセンサでは、半導体基板の裏側が薄くされ、（フォトダイオードとして機能する）ストレージノード２２１が半導体基板の薄くなった裏側から画像光を受け取るようにしている。一般に、従来のフォトダイオード画素を有する裏面照射型イメージセンサでは、画像光が、その一部を吸収する（フォトダイオードの読み出しを制御するための）相互接続層を通過する必要がないので、従来のフォトダイオード画素を有する前面照射型イメージセンサよりも良好な光学効率がもたらされる。
【００１４】
図２では、画像光２０５が、相互接続層を通じてフォトダイオードに進む必要がない。正確には、画像光２０５は、金属層２５１、２５２及び層間誘電体２９０を含む相互接続層を通過することなく、感光性キャパシタ２３０の感光性半導体材料２３１に遭遇する。図示の実施形態では、電極２３５が軸に沿って延び、電極２３５の周囲に感光性材料２３１が同軸的に配置される。電極２３５は、１つの実施形態では円筒形であるが、他の実施形態では異なる形状にすることができる。図示の実施形態では、感光性半導体材料２３１が、電極が沿って延びる軸の周囲を中心とする逆円錐台として成形される。図示の実施形態では、逆円錐台の広い方の端部が、画像光２０５を受け取るように位置付けられる。この広い方の端部は、電荷ストレージノード２２１に最も近い逆円錐台の狭い方の端部に向かい合う。
【００１５】
１つの実施形態では、電極２３５が、高ドープ（Ｎ＋）低温ポリシリコンで作製される。別の実施形態では、電極２３５が金属である。１つの実施形態では、誘電体層２３２が高誘電率誘電体である。１つの実施形態では、誘電体層２３２が、一定の負電荷を有する負帯電材料である。負電荷層は、誘電体層２３２と感光性半導体材料２３１との界面に、光生成電子が誘電体層内に浸出するのを防ぐ空乏領域を誘発することができる。代わりに、光生成電子は、電極２３５の方に流れ、最終的には電荷ストレージノード２２１内に流れる可能性の方が高い。当然ながら、誘電体層２３２は、導電層２３３と感光性半導体材料２３１との間の非導電性バッファ層としての役割も果たす。１つの実施形態では、負電荷層にハフニウム−アルミニウム酸化物が使用される。
【００１６】
図３Ａ〜図３Ｉに、本開示の実施形態による、感光性キャパシタ画素２１０の製造工程例を示す。この開示する１画素製造技術を利用して、半導体基板上に感光性キャパシタ画素のアレイを製造することができると理解されたい。
【００１７】
図３Ａには、Ｐドープシリコンとすることができる半導体基板２８０を示す。基板２８０内には、各画素を支持するトランジスタネットワークが形成されるが、図３Ａには全てのトランジスタを示しているわけではない。トランジスタネットワークは、実装する特定の実施形態に応じて異なることができ、これについては図６及び図７Ａに関連して後述する。トランジスタ６４１は、ストレージノード２２１、ゲート２２７及びフローティングディフュージョン２２３を含む。ストレージノード２２１、ゲート２２７及びフローティングディフュージョン２２３は、従来のＣＭＯＳトランジスタ形成方法を用いて、基板２８０の表側２８１に沿って形成（例えば、拡散又は実装）することができる。トランジスタネットワーク内の他トランジスタ（図３Ａには図示せず）も、基板２８０の表側２８１に沿って形成することができる。
【００１８】
図示の実施形態では、ストレージノード２２１が、基板２８０と、図３Ｂで形成される層間誘電体２９０との間の界面における暗電流を低減することができるＰピニング層２６２を含む。ストレージノード２２１内には、コンタクト層２６１が形成される。コンタクト層２６１は、ストレージノード２２１のＮ−ドープに比べてＮ＋ドープにすることができる。
【００１９】
図３Ｂには、製造工程例における次の段階を示す。図３Ｂでは、電荷ストレージノード２２１上に高誘電率誘電体層２６３を形成し、半導体基板２８０の表側２８１に相互接続層を形成する。相互接続層は、感光性キャパシタを読み出すための画素トランジスタネットワークの制御を容易にする。相互接続層は、金属層２５１及び２５２、並びに層間誘電体２９０を含む。コンタクト要素２３６を形成してコンタクト層２６１に接続する。コンタクト要素２３６は、第１の金属層２５１の一部として形成することができる。図３では、コンタクト要素２３６が、コンタクト層２６１まで下方に延びる黒い矩形を含む。コンタクト要素２３６の形成後、コンタクト要素２３６上に層間誘電体２９０を形成する。金属層上に層間誘電体２９０を形成した後、コンタクト要素２３６上の層間誘電体２９０内にキャビティ２９３を形成する。
【００２０】
図３Ｃには、製造工程例における別の段階を示す。図３Ｃでは、キャビティ２９３内のキャビティ２９３の側壁及び層間誘電体２９０に導電層２３３を堆積させる。いくつかの実施形態では、導電層２３３よりも前に薄いバッファ誘電体層（図示せず）を形成し、この薄いバッファ誘電体層上に導電層２３３を形成することができる。図３Ｄでは、キャビティ２９３の床部から導電層２３３の底部を除去する。導電層２３３の底部は、例えばパターンエッチングによって除去することができる。図３Ｅでは、キャビティ２９３内の導電層２３３上に誘電体層２３２を形成する。
【００２１】
図３Ｆでは、キャビティ内の誘電体層２３２上に感光性半導体材料２３１を形成する。１つの実施形態では、感光性半導体材料２３１が低温ポリシリコンである。ポリシリコンを形成する際には、最初に堆積される部分が、後から堆積される部分よりも高ドーピング濃度（一例ではＰドープ）を含むことができる。これにより、低温ポリシリコンは、誘電体層２３２に沿った感光性半導体材料２３１の外部に沿ってドープ濃度が増加する勾配を有するようになる。導電層２３３は、受け取った画像光２０５を感光性半導体材料２３１内に向け直すように反射性とすることができる。
【００２２】
図３Ｇでは、コンタクト要素２３６上に電極キャビティ２３７を形成する。図３Ｇでは、電極キャビティ２３７が、層間誘電体２９０、誘電体２３２及び感光性半導体材料２３１を通ってコンタクト要素２３６に延びる。
【００２３】
図３Ｈでは、電極キャビティ２３７を導電性材料で満たして電極２３５を形成する。別の実施形態では、キャビティ２３７の一部のみを満たして電極２３５を形成することもできる。図示の工程では、キャビティ２３７が、電極２３５の形状を定める。キャビティ２３７及び電極２３５は、円筒形とすることができる。電極２３５は、金属又はＮ＋ポリシリコンとすることができる。電極キャビティ２３７に電極２３５を形成したら、導電層２３３、感光性半導体材料２３１及び誘電体層２３２上に上部誘電体層２４３を形成する。
【００２４】
図３Ｉには、製造工程例における次の段階を示す。図３Ｉでは、上部誘電体層２４３上にボンディングパッド層２５３及び光遮蔽要素２４１を形成する。ボンディングパッド層２５３及び光遮蔽要素２４１は、同じ金属層によってパターン形成することができる。導電層２３３に電気信号（例えば、バイアス電圧）を供給するように、上部誘電体層２４３を貫いて導電性ビア２４７を形成することができる。
【００２５】
図５に、画素５０１内に低温ポリシリコン及び透明電極を用いた従来の方法の概略モデルを示す。画素５０１では、ダイオードとしてモデル化されたストレージノード（ＳＮ）が、フォトダイオードを読み出すように転送トランジスタＴＸに結合される。透明な導電性電極を有するポリシリコンは、転送トランジスタＴＸにさらに結合されたショットキーダイオードを形成する。画像光がポリシリコンに遭遇すると、ポリシリコンによって生成された光電子が、ストレージノード内の画像電荷に影響を与え、この画像電荷を転送トランジスタによってフローティングディフュージョンに転送することができる。
【００２６】
図５とは対照的に、図６には、本開示の実施形態による、感光性キャパシタ２３０を含む画素６０１の概略モデルを示す。画素６０１は、転送トランジスタ６４１に結合された感光性キャパシタ２３０を含む。転送トランジスタ６４１は、電荷ストレージノード２２１及びフローティングディフュージョン２２３を含む。電極２３５／２３６は、電荷ストレージノード２２１に結合される。電極２３５／２３６は、感光性キャパシタ２３０の一方の「プレート」であり、導電層２３３は、感光性キャパシタ２３０の他方の「プレート」である。感光性キャパシタ２３０が画像光２０５を受け取ると、感光性半導体材料２３１内に光電子の形の画像信号が生成される。感光性半導体材料２３１によって生成された画像信号は、電極２３５／２３６及び対応する電荷ストレージノード２２１の電位を変化させる。トランジスタネットワークには、電極２３５／２３６からの画像電荷を読み出すように結合された転送トランジスタ６４１が含まれる。図６では、トランジスタネットワークが、転送トランジスタ（ＴＸ  Ｔ１）６４１、リセットトランジスタ（ＲＳＴ  Ｔ２）６４２、ソースフォロワトランジスタ（ＳＦ  Ｔ３）６４３、及び行選択トランジスタ（ＳＥＬ  Ｔ４）６４４を含む。トランジスタネットワークは、画像電荷をフローティングディフュージョン２２３に転送することによって画像信号を読み出すことができる。トランジスタ６４３は画像信号を増幅し、トランジスタ６４４の作動時に、読み出し列上に増幅信号を読み出すことができる。導電層２３３には、バイアス電圧６５７を用いてバイアスをかけることができる。リセットトランジスタ６４２は、割り込み可能時にフローティングディフュージョン２２３をリセットすることができる。導電層２３３に加わるバイアス電圧６５７は、画像光２０５によって光電子が生成された時に、これらの光電子が電極２３５の方に流れるように、電極２３５／２３６に高電位を与える負電圧とすることができる。
【００２７】
リセットトランジスタＴ２  ６４２は、リセット電圧ＶＲＳＴとフローティングディフュージョンＦＤ２２３との間に結合されて、リセット信号ＲＳＴの制御下で画素６０１をリセット（例えば、ＦＤを設定電圧に放電又は充電）する。リセット電圧ＶＲＳＴは、画素６０１の特定の実装に従って事前設定電圧に固定される。フローティングディフュージョン２２３は、ＳＦトランジスタＴ３  ６４３のゲートを制御するように結合される。ＳＦトランジスタＴ３は、パワーレールＶＤＤと行選択トランジスタＴ４  ６４４との間に結合される。ＳＦトランジスタＴ３  ６４３は、フローティングディフュージョンＦＤ２２３への高インピーダンス接続を提供するソースフォロワとして動作する。１つの実施形態では、制御回路１０８によってＴＸ信号、ＲＳＴ信号及びＳＥＬ信号が生成される。
【００２８】
図４に、本開示の実施形態による、画素４１０に含まれるトランジスタのゲート４２７に結合された感光性キャパシタ２３０の一例を示す。画素４１０は、画素１１０の一例である。図４は、図３Ｉに類似するが、電極２３５／２３６が、ドレイン４２１、ソース４２３及びゲート４２７を含むソースフォロワトランジスタ７４３のゲート４２７に結合されている。画像光２０５が感光性半導体材料２３１内に画像信号を生成すると、この信号がゲート４２７の電位を変化させる。図４に示す画素は、図３Ｉに示す画素と同様に製造することができる。画素４１０は、電極２３５及びコンタクト２３６が電荷ストレージノードではなくゲートに結合されている点で画素２１０と異なる。
【００２９】
図７Ａに、本開示の実施形態による、画素４１０のトランジスタ７４３のゲート４２７に結合された感光性キャパシタ２３０を含む画素７０１の概略モデルを示す。画像信号によってゲート４２７の電位が変化すると、ソース４２３において増幅画像信号が生成される。画像信号を読み出すトランジスタネットワークは、ソースフォロワトランジスタＳＦ７４３と、図示の読み出し列に増幅画像信号を転送するように結合された行選択トランジスタＳＥＬ７４４とを含む。トランジスタネットワークには、任意にリセットトランジスタ７４２も含まれて、露光期間後に電極２３５／２３６及びゲート４２７をリセットするように結合される。
【００３０】
図７Ｂには、感光性キャパシタＣ１  ２３０と、トランジスタ７４３のゲート静電容量であるＣ２  ７４８の概略モデルを示す。感光性半導体材料２３１内に電子を生成する画像光は、２つの直列のキャパシタ間の電流源として機能する。キャパシタＣ２がＣ１よりも小さい場合、Ｃ１  ２３０におけるわずかな電圧変化がＣ２  ７４８の大きな電圧に反映される。これらの直列キャパシタの総静電容量は、
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によって与えられ、ＣＴは、直列のＣ１とＣ２の総静電容量である。Ｃ１  ２３０の電圧は、
2016178302.tif 000004
によって与えられ、Ｖ１は、Ｃ１  ２３０の電圧であり、ＶＢは、バイアス電圧７５７である。トランジスタ７４３のゲートの電圧は、
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によって与えられ、Ｖ２は、Ｃ２  ７４８の電圧である。一般に、ソースフォロワトランジスタのゲート静電容量は小さく、従ってＣ２  ７４８の静電容量は、バイアス電圧７５７をＣ２  ７４８とＣ１  ２３０の間で分割するように設計することができる。ソースフォロワ７４３がＮ型の場合、バイアス電圧７５７は正電圧になる。バイアス電圧７５７は、ボンディングパッド２５３に結合されたビアを通じて導電層２３３に加えることができる。
【００３１】
図７Ｃは、本開示の実施形態による、画素７０１の動作方法のタイミング図の例である。時刻０において、バイアス電圧７５７はＬｏｗ（例えば、０〜−１．０Ｖ）であり、行選択トランジスタＳＥＬ７４４もＬｏｗ（割り込み不可）であり、ノード７４７（トランジスタ７４３のゲート４２７）もＬｏｗである。時刻ｔ１において、行選択トランジスタＳＥＬ７４４が割り込み可能になり、読み出し列にベースライン信号７８１を読み出す。時刻ｔ２において、行選択トランジスタＳＥＬ７４４が割り込み不可になり、導電層２３３が正のバイアス電圧（例えば３Ｖ）にバイアスをかけられ、これがノード７４７上に反映される。時刻ｔ２〜ｔ３（画素７０１の積分期間）において、画像光２０５が感光性半導体材料２３１に衝突することによって電子が生成されるので、ノード７４７の電圧が減少する。高強度画像光２０５は、時刻ｔ２〜ｔ３におけるノード７４７の電圧の勾配を増加させるのに対し、低強度画像光２０５は、時刻ｔ２〜ｔ３におけるノード７４７の電圧の勾配を減少させる。時刻ｔ３において、行選択トランジスタＳＥＬ７４４が割り込み可能になって読み出し列に画像信号７８２を読み出す。時刻ｔ４において、バイアス電圧７５７がＬｏｗに駆動され、行選択トランジスタＳＥＬ７４４が割り込み不可になる。画像信号７８２からベースライン信号７８１を差し引いて、ノイズ補正信号を生成することができる。画素７０１のトランジスタネットワークにリセットトランジスタ７４２が含まれる場合、時刻ｔ４の後にリセットトランジスタ７４２をパルス駆動してノード７４７をリセットする。
【００３２】
感光性キャパシタを含む開示した画素を用いるイメージセンサは、標準ロジック及びダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の製造との互換性が従来の方法よりも高い。特に、開示した画素は、従来のＣＭＯＳイメージセンサに用いられる深い注入及び特別な分離工程を必要としない。また、感光性要素（感光性キャパシタ２３０）が製造の最後に形成されるので、従来の裏面照射型ＣＭＯＳイメージセンサにおいて画素を形成する際に現在使用されているウェハ処理及び薄肉化が回避される。さらに、従来の方法では、各画素を読み出すためにトランジスタネットワーク内に３つ又は４つの画素を必要としていた図７Ａにモデル化した図４の実施形態を、２つの画素で実装することができる。トランジスタ総数が減少することにより、画素内の感光性材料の面積が増加し、これによってイメージセンサの性能が向上する。
【００３３】
上述した画素及びイメージセンサの動作方法は、コンピュータソフトウェア及びハードウェアを用いて実装することができる。説明した技術は、機械による実行時に、説明した動作を機械に実行させる、有形又は非一時的機械（例えばコンピュータ）可読記憶媒体内に具体化される機械実行可能命令を構成する。また、これらの処理は、特定用途向け集積回路（「ＡＳＩＣ」）又はその他の手段などのハードウェア内で具体化することもできる。
【００３４】
有形の非一時的機械可読記憶媒体は、機械（例えば、コンピュータ、ネットワーク装置、携帯情報端末、製造ツール、１又は２以上のプロセッサの組を含むいずれかの装置など）がアクセスできる形で情報を提供（すなわち記憶）するいずれかの機構を含む。例えば、機械可読記憶媒体としては、記録可能／記録不能媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイスなど）が挙げられる。
【００３５】
本発明の例示的な実施形態についての上記の説明は、要約書の記述を含め、包括的であること、又は開示した正確な形に本発明を限定することを意図するものではない。本明細書では、例示を目的として本発明の特定の実施形態及びその例について説明したが、当業者であれば理解するように、本発明の範囲内で様々な修正が可能である。
【００３６】
本発明には、上記の詳細な説明に照らしてこれらの修正を行うことができる。以下の特許請求の範囲で使用する用語は、明細書に開示した特定の実施形態に本発明を限定するものとして解釈すべきではない。むしろ、本発明の範囲は、以下の特許請求の範囲のみによって決定されるべきであり、特許請求の範囲は、確立された請求項解釈の原則に従って解釈されるべきである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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