(57)【要約】【課題】バックゲートトランジスタのゲート電極の抵抗を低減させる。【解決手段】実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、複数の第１絶縁層のそれぞれと複数の電極層のそれぞれとが交互に積層された積層体と、前記積層体と前記下地層との間に設けられ、第２絶縁層を有し、前記第２絶縁層に接する一部分がシリサイド化されている半導体含有層と、前記積層体内を前記積層体の交互に積層された方向に延在する一対の第１チャネルボディ層と、前記第１チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられたメモリ膜と、前記半導体含有層内に設けられ、前記一対の第１チャネルボディ層のそれぞれに接続された第２チャネルボディ層と、前記第２チャネルボディ層と前記半導体含有層との間に設けられた絶縁膜と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
下地層と、
前記下地層の上に設けられ、複数の第１絶縁層のそれぞれと複数の電極層のそれぞれとが交互に積層された積層体と、
前記積層体と前記下地層との間に設けられ、第２絶縁層を有し、前記第２絶縁層に接する一部分がシリサイド化されている半導体含有層と、
前記積層体内を前記積層体の交互に積層された方向に延在する一対の第１チャネルボディ層と、
前記第１チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられたメモリ膜と、
前記半導体含有層内に設けられ、前記一対の第１チャネルボディ層のそれぞれに接続された第２チャネルボディ層と、
前記第２チャネルボディ層と前記半導体含有層との間に設けられた絶縁膜と、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記第２絶縁層は、前記半導体含有層の内部に設けられ、
前記半導体含有層においては、前記第２絶縁層と前記積層体との間の領域および前記領域から前記内部にかけての一部がシリサイド化されている請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記絶縁膜と前記第２絶縁層との間の前記半導体含有層がシリサイド化されている請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
下地層と、前記下地層の上に設けられ、複数の第１絶縁層のそれぞれと複数の電極層のそれぞれとが交互に積層された積層体と、前記積層体と前記下地層との間に設けられ、第２絶縁層を有する半導体含有層と、前記積層体内を前記積層体の交互に積層された方向に延在する一対の第１チャネルボディ層と、前記第１チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられたメモリ膜と、前記半導体含有層内に設けられ、前記一対の第１チャネルボディ層のそれぞれに接続された第２チャネルボディ層と、前記第２チャネルボディ層と前記半導体含有層との間に設けられた絶縁膜と、を有する構造体を形成する工程と、
前記積層体の表面から前記第２絶縁層にまで達するトレンチを形成する工程と、
前記トレンチ内に金属膜を形成する工程と、
前記構造体および前記金属膜を加熱し、前記第２絶縁層に接する前記半導体含有層の一部をシリサイド化する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項５】
前記構造体を形成する工程では、
前記半導体含有層から前記第２絶縁層の一部を表出させる工程と、
前記半導体含有層の上に前記積層体を形成する工程と、
を有する請求項４に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記トレンチを形成した後、前記金属膜を形成する前に、
前記複数の第１絶縁層の中、前記半導体含有層に接する第１絶縁層を前記トレンチを介して除去する工程をさらに備えた請求項４に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
制御ゲート層と絶縁層とが交互に積層された積層体を半導体層の上に形成し、この積層体にメモリホールを形成し、そのメモリホールの内壁にメモリ膜を形成し、さらにチャネルボディ層を形成することにより製造される不揮発性半導体記憶装置がある。メモリホールをＵ字状に加工し、メモリ容量の増加を図る場合がある。
【０００３】
ここで、メモリホールをＵ字状に折り曲げた部分は、半導体層と、チャネルボディ層と、絶縁膜と、によってトランジスタが構成される。この部分のトランジスタを、例えば、バックゲートトランジスタと称している。半導体層は、バックゲートトランジスタのゲート電極となっており、該トランジスタの制御性をより良好にするには、ゲート電極（半導体層）の抵抗を下げることが望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−２０１２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
バックゲートトランジスタのゲート電極の抵抗を低減させた不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、複数の第１絶縁層のそれぞれと複数の電極層のそれぞれとが交互に積層された積層体と、前記積層体と前記下地層との間に設けられ、第２絶縁層を有し、前記第２絶縁層に接する一部分がシリサイド化されている半導体含有層と、前記積層体内を前記積層体の交互に積層された方向に延在する一対の第１チャネルボディ層と、前記第１チャネルボディ層と前記複数の電極層のそれぞれとの間に設けられたメモリ膜と、前記半導体含有層内に設けられ、前記一対の第１チャネルボディ層のそれぞれに接続された第２チャネルボディ層と、前記第２チャネルボディ層と前記半導体含有層との間に設けられた絶縁膜と、を備える。
【図面の簡単な説明】
【０００７】
【図１】図１（ａ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的平面図である。
【図２】図２（ａ）〜図２（ｃ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図３】図３（ａ）〜図３（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図４】図４（ａ）〜図４（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図５】図５は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図６】図６は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図７】図７は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図８】図８は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図９】図９は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１０】図１０は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１１】図１１は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１２】図１２は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１３】図１３は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１４】図１４は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１５】図１５（ａ）〜図１５（ｃ）は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１６】図１６は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１７】図１７は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１８】図１８（ａ）〜図１８（ｂ）は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図１９】図１９は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２０】図２０は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２１】図２１は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２２】図２２は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【図２３】図２３は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的断面図であり、図１（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置を表す模式的平面図である。
【００１０】
図１（ａ）は、図１（ｂ）におけるＡ−Ａ’線に沿った位置での断面が表されている。
【００１１】
図１（ａ）、（ｂ）において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、下地層１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１２】
不揮発性半導体記憶装置１は、データの消去、書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができるＮＡＮＤ型の不揮発性メモリである。図１（ａ）、（ｂ）に例示される不揮発性半導体記憶装置１は、通称、ＢｉＣＳ（Bit Cost Scalable）フラッシュメモリと称される。
【００１３】
不揮発性半導体記憶装置１においては、下地層１０上にバックゲート２２が設けられている。バックゲート２２は、例えば、バックゲート２２Ａ、２２Ｂ、２２Ｃ、２２Ｄのそれぞれが重なった層である。バックゲート２２Ａ、２２Ｂ、２２Ｃ、２２Ｄを、総じて半導体含有層と呼ぶ。バックゲート２２は、例えば、シリコン含有層、または不純物元素が添加されたシリコン（Ｓｉ）含有層である。バックゲート２２は、その内部に絶縁層５１（第２絶縁層）を有している。
【００１４】
ここで、バックゲート２２の中、絶縁層５１に接している部分はシリサイド化されている。そして、絶縁層５１の上にバックゲート２２が存在し、絶縁層５１上のバックゲート２２がシリサイド化されている。例えば、バックゲート２２の中、絶縁層５１と積層体４１との間の領域、およびその領域からバックゲート２２の内部にかけての一部がシリサイド化されている。換言すれば、絶縁層５１の上に位置するバックゲート２２と、隣り合う絶縁層５１によって挟まれたバックゲート２２の一部とがシリサイド化されている。
【００１５】
なお、バックゲート２２Ａ、２２Ｂ、２２Ｃのそれぞれと、シリサイド化される前のバックゲート２２Ｄは、例えば、同じ成分を有している。
【００１６】
下地層１０は、例えば、絶縁物を含む。下地層１０の下には、半導体基板（不図示）が設けられている。半導体基板には、トランジスタ等の能動素子、抵抗、容量等の受動素子を設けてもよい。下地層１０には、これらの素子に繋がれた配線を引き回してもよい。
【００１７】
バックゲート２２上に、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓと、が積層している。上下の電極層の間には、絶縁層４２（第１絶縁層）が設けられている。絶縁層４２は、例えば、シリコン酸化物、シリコン窒化物等を含む。
【００１８】
電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、絶縁層５０が設けられている。絶縁層５０は、例えば、シリコン酸化物、シリコン窒化物等を含む。
【００１９】
電極層４０１Ｄ〜４０４Ｄ、または電極層４０１Ｓ〜４０４Ｓの層数は任意であり、図１（ａ）に例示する数に限らない。また、電極層４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓを、総括的に電極層４０と表すこともある。電極層４０は、例えば、ホウ素（Ｂ）等の不純物元素が添加されたシリコン含有層である。電極層４０は、導電性を有する。また、下地層１０の上に設けられ、複数の絶縁層４２のそれぞれと複数の電極層４０のそれぞれとが交互に積層された構造体を積層体４１とする。
【００２０】
積層体４１と下地層１０との間には、絶縁層５１が設けられている。絶縁層５１は、例えば、シリコン酸化物、シリコン窒化物、タンタル酸化物等を含む。絶縁層５１は、バックゲート２２の内部に設けられている。絶縁層５１は、積層体４１と下地層１０との間に位置している。
【００２１】
電極層４０４Ｄの上には、絶縁層５２を介して、ドレイン側の選択ゲート電極４５Ｄが設けられている。絶縁層５２は、例えば、シリコン酸化物、シリコン窒化物等を含む。選択ゲート電極４５Ｄは、例えば、不純物が添加され導電性を有するシリコン含有層である。チャネルボディ層２０Ａ（第１チャネルボディ層）と選択ゲート電極４５Ｄとの間には、ゲート絶縁膜３５が設けられている。選択ゲート電極４５Ｄ、チャネルボディ層２０Ａ、およびゲート絶縁膜３５によって、ドレイン側の選択トランジスタが設けられている。
【００２２】
また、電極層４０４Ｓの上には、絶縁層５２を介して、ソース側の選択ゲート電極４５Ｓが設けられている。選択ゲート電極４５Ｓは、例えば、不純物が添加され導電性を有するシリコン含有層である。チャネルボディ層２０Ａと選択ゲート電極４５Ｓとの間には、ゲート絶縁膜３６が設けられている。選択ゲート電極４５Ｓ、チャネルボディ層２０Ａ、およびゲート絶縁膜３６によって、ソース側の選択トランジスタが設けられている。
【００２３】
選択ゲート電極４５Ｄと選択ゲート電極４５Ｓとは、絶縁層５０によってＹ方向に分断されている。また、選択ゲート電極４５Ｄと選択ゲート電極４５Ｓとを総括的に選択ゲート電極４５と表すこともある。選択ゲート電極４５Ｄは、不揮発性半導体記憶装置のビット線（不図示）に接続され、選択ゲート電極４５Ｓは、不揮発性半導体記憶装置のソース線（不図示）に接続されている。
【００２４】
電極層４０、および選択ゲート電極４５Ｄ、４５Ｓは、シリサイド化されてもよい。本実施形態では、一例として、シリサイド化された電極層４０、および選択ゲート電極４５Ｄ、４５Ｓが提供されている。
【００２５】
積層体４１には、Ｚ方向に延びる一対のメモリホールＭＨが形成されている。例えば、メモリホールＭＨは、チャネルボディ層２０Ａ、メモリ膜３０Ａを形成する前の孔である（後述）。メモリホールＭＨは、バックゲート２２内に形成された空間部ＳＰと繋がり、Ｕ字状のホールを形成する。
【００２６】
メモリホールＭＨの内側には、チャネルボディ層２０Ａが設けられている。チャネルボディ層２０Ａは、積層体４１内を積層体４１の交互に積層された方向（Ｚ方向）に延在している。チャネルボディ層２０Ａは、例えば、シリコン含有層である。チャネルボディ層２０Ａと、メモリホールＭＨの内壁との間にはメモリ膜３０Ａが設けられている。メモリ膜３０Ａは、チャネルボディ層２０Ａと複数の電極層４０のそれぞれとの間に設けられている。
【００２７】
メモリ膜３０Ａは、多層構造を有している。メモリ膜３０Ａは、例えば、窒化シリコン膜が酸化シリコン膜で挟まれたＯＮＯ（Oxide-Nitride-Oxide）構造を有する。例えば、電極層４０に接する酸化シリコン膜とチャネルボディ層２０Ａに接する酸化シリコン膜との間に電荷蓄積膜が設けられている。電荷蓄積膜は、例えば、シリコン窒化物を含む。
【００２８】
バックゲート２２内には、チャネルボディ層２０Ｂ（第２チャネルボディ層）が設けられている。例えば、バックゲート２２内に設けられた空間部ＳＰの内側にチャネルボディ層２０Ｂが設けられている。チャネルボディ層２０Ｂは、一対のチャネルボディ層２０Ａに接続されている。チャネルボディ層２０Ｂは、例えば、シリコン含有層である。チャネルボディ層２０Ｂと、バックゲート２２との間には絶縁膜３０Ｂが設けられている。チャネルボディ層２０Ａとチャネルボディ層２０Ｂとを総括的にチャネルボディ層２０とする。チャネルボディ層２０の中、積層体４１から下側の領域をチャネルボディ層２０Ｂとする。
【００２９】
バックゲート２２、チャネルボディ層２０Ｂ、および絶縁膜３０Ｂによって、バックゲートトランジスタが設けられている。また、絶縁膜３０Ｂは、メモリ膜３０Ａと同時に形成され、ＯＮＯ構造を有している。メモリ膜３０Ａおよび絶縁膜３０Ｂを総括的に絶縁膜３０とする。絶縁膜３０の中、積層体４１から下側の領域を絶縁膜３０Ｂとする。従って、シリサイド化されているバックゲート２２Ｄは、絶縁膜３０Ｂに接している。
【００３０】
図１（ａ）、（ｂ）には、一例として、パイプ状のチャネルボディ層２０が示されたが、中空がないチャネルボディ層２０も第１実施形態に含まれる。
【００３１】
不揮発性半導体記憶装置１の製造過程について説明する。成膜は、特に断らない限り、ＣＶＤ（Chemical Vapor Deposition）法、スパッタリング法、真空蒸着法、ＡＬＤ（Atomic Layer Deposition）法、ＭＬＤ（Molecular Layer Deposition）法、印刷法、および鍍金法等のいずれかの手段による。また、被膜、層の加工は、フォトリソグラフィ、エッチング、およびＣＭＰ（Chemical Mechanical Polishing）等のいずれかの手段により行う。また、必要に応じてイオン照射を行う場合もある。
【００３２】
図２（ａ）〜図１４は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【００３３】
図２（ａ）に表すように、下地層１０の上にバックゲート２２Ａを形成する。バックゲート２２Ａには、選択的に犠牲層２７を形成しておく。犠牲層２７は、例えば、ノンドープの非晶質シリコンである。また、バックゲート２２Ａの表面および犠牲層２７の表面をＣＭＰ等により研磨する。これにより、下地層１０からのバックゲート２２Ａの高さと犠牲層２７の高さが同じになる。
【００３４】
次に、図２（ｂ）に表すように、バックゲート２２Ａの上および犠牲層２７の上に、バックゲート２２Ｂを形成する。
【００３５】
次に、図２（ｃ）に表すように、バックゲート２２Ｂの上に絶縁層５１Ｌを形成する。絶縁層５１Ｌの上には、マスク層９０をパターニングする。必要に応じて、バックゲート２２Ｂと絶縁層５１Ｌとの間に、バックゲート２２Ｂと絶縁層５１Ｌとの密着力を増加させる膜を形成してもよい（図示しない）。また、絶縁層５１Ｌは、多層構造であってもよい。例えば、絶縁層５１Ｌは、その下層がシリコン酸化物、シリコン窒化物等を含み、上層がＴｉ、Ａｌ、Ｔａ、Ｗ、Ｓｉ、Ｍｏ、Ｍｎ、Ｚｒ等の少なくとも１つを含む層であるか、これら金属の酸化膜、またはこれら金属の窒化膜であってもよい。
【００３６】
次に、図３（ａ）に表すように、マスク層９０によって被覆されてない絶縁層５１Ｌをエッチングする。このエッチングは、ＲＩＥ（Reactive Ion Etching）である。エッチング後、絶縁層５１Ｌが分断されて、絶縁層５１が形成される。
【００３７】
次に、図３（ｂ）に表すように、マスク層９０に対して湿式エッチングを施す。これにより、マスク層９０のＹ方向における幅、およびＺ方向の長さが収縮する。また、絶縁層５１の上面５１ｕの一部がマスク層９０から表出する。
【００３８】
次に、図４（ａ）に表すように、バックゲート２２Ｂの上に、絶縁層５１およびマスク層９０を被覆するバックゲート２２Ｃを形成する。
【００３９】
次に、図４（ｂ）に表すように、バックゲート２２Ｃのエッチバックを行う。これにより、バックゲート２２Ｃの上面２２ｕがマスク層９０の上面９０ｕよりも低くなる。つまり、バックゲート２２Ｃから絶縁層５１の一部が表出する。この後、マスク層９０が除去される。
【００４０】
次に、図５に表すように、バックゲート２２Ｃの上および絶縁層５１の上に、積層体４１を形成する。ここで、積層体４１中の最下層の絶縁層４２は、絶縁層５１に接触する。さらに、積層体４１の上に、マスク層９１をパターニングする。
【００４１】
次に、図６に表すように、マスク層９１によって被覆されていない積層体４１をエッチングする。このエッチングは、ＲＩＥである。これにより、積層体４１に絶縁層５１にまで達するトレンチ８０が形成される。このエッチング工程では、絶縁層５１は、エッチング停止層として機能する。この後、マスク層９１は除去される。
【００４２】
次に、図７に表すように、トレンチ８０内に犠牲層５７を形成する。犠牲層５７は、例えば、シリコン窒化物、Ｓｉを含む導電体、シリコン酸化物等を含む。また、積層体４１の上および犠牲層５７の上に絶縁層５２を形成する。さらに、絶縁層５２の上に、選択ゲート電極層４５Ｌを形成する。さらに、選択ゲート電極層４５Ｌの上に、マスク層９２をパターニングする。
【００４３】
次に、図８に表すように、マスク層９２によって被覆されていない選択ゲート電極層４５Ｌをエッチングするとともに、エッチング対象の選択ゲート電極層４５Ｌ下の絶縁層５２、積層体４１、バックゲート２２Ｃ、およびバックゲート２２Ｂをエッチングする。このエッチングは、ＲＩＥである。これにより、積層体４１内に、一対のメモリホールＭＨが形成される。メモリホールＭＨは、選択ゲート電極層４５Ｌから下地層１０に向かって形成され、犠牲層２７にまで達している。
【００４４】
次に、図９に表すように、メモリホールＭＨ内に、犠牲層２７を選択的に溶解する薬液を導入する。例えば、メモリホールＭＨ内に、ＫＯＨ等のアルカリ系溶液を導入し、犠牲層２７をメモリホールＭＨを介して除去する。
【００４５】
次に、図１０に表すように、メモリホールＭＨの内壁に、メモリ膜３０Ａを形成し、さらにチャネルボディ層２０Ａを形成する。また、空間部ＳＰの内壁に、絶縁膜３０Ｂを形成し、さらにチャネルボディ層２０Ｂを形成する。ここで、メモリ膜３０Ａおよび絶縁膜３０Ｂは、同時に形成される。また、チャネルボディ層２０Ａおよびチャネルボディ層２０Ｂは、同時に形成される。また、メモリ膜３０Ａおよび絶縁膜３０Ｂについては、必要に応じて加熱処理を施す。
【００４６】
これにより、下地層１０、積層体４１、バックゲート２２Ａ〜２２Ｃ、チャネルボディ層２０Ａ、メモリ膜３０Ａ、チャネルボディ層２０Ｂ、絶縁膜３０Ｂ、絶縁層５１、および選択ゲート電極層４５Ｌを有する構造体４８が形成される。
【００４７】
次に、図１１に表すように、選択ゲート電極層４５Ｌの上にマスク層９３をパターニングする。次に、マスク層９３によって被覆されていない選択ゲート電極層４５Ｌをエッチングするとともに、エッチング対象の選択ゲート電極層４５Ｌ下の絶縁層５２をエッチングする。このエッチングは、ＲＩＥである。これにより、選択ゲート電極層４５Ｌの上面４５ｕから犠牲層５７にまで達するトレンチ８１が形成される。エッチング後、選択ゲート電極層４５Ｌは、選択ゲート電極４５Ｄと選択ゲート電極４５Ｓとに分断される。
【００４８】
次に、図１２に表すように、犠牲層５７がシリコン窒化物を含む場合は、トレンチ８１内に、例えばリン酸（Ｈ３ＰＯ４）溶液等を導入する。これにより、犠牲層５７がトレンチ８１を介して除去される。犠牲層５７の除去によって、トレンチ８１は、さらに下地層１０の側に延びる。つまり、積層体４１の表面から絶縁層５１にまで達するトレンチ８１が形成される。この後、マスク層９３は除去される。
【００４９】
次に、図１３に表すように、トレンチ８１の内壁に、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の少なくともいずれかを含む金属膜７０を形成する。金属膜７０は、バックゲート２２Ｃの一部に付着するほか、電極層４０、選択ゲート電極４５Ｄ、および選択ゲート電極４５Ｓにも付着する。そして、構造体４８および金属膜７０を加熱する。
【００５０】
これにより、図１４に表すように、バックゲート２２Ｃの一部がシリサイド化される。このシリサイド化された領域をバックゲート２２Ｄとする。バックゲート２２Ｄは、例えば、コバルトシリサイド（ＣｏＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）等を含む。バックゲート２２Ｄは、絶縁層５１に接している。また、電極層４０および選択ゲート電極４５Ｄ、４５Ｓがシリサイド化される。シリサイド化の後、トレンチ８１の内壁に残渣として残っている金属膜７０については、例えば酸洗浄等によって除去される。この後、例えば、図１（ａ）に表すように、トレンチ８１内に絶縁層５０を形成する。
【００５１】
不揮発性半導体記憶装置１では、バックゲート２２の一部がシリサイド化されている。これにより、バックゲート２２の抵抗は、シリサイド化されていないバックゲートに比べて低下する。つまり、不揮発性半導体記憶装置１では、バックゲートトランジスタの制御性がさらに良好になっている。
【００５２】
（第２実施形態）  
図１５（ａ）〜図１７は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【００５３】
図１５（ａ）に表すように、図４（ａ）と同じ状態を準備する。
【００５４】
次に、図１５（ｂ）に表すように、バックゲート２２Ｃの一部およびマスク層９０をＣＭＰまたはエッチングにより除去する。これにより、下地層１０からのバックゲート２２Ｃの表面の高さと、下地層１０からの絶縁層５１の表面の高さとが同じになる。
【００５５】
次に、図１５（ｃ）に表すように、バックゲート２２Ｃの上および絶縁層５１の上に、バックゲート２２Ｅを形成する。
【００５６】
次に、図１６に表すように、バックゲート２２Ｅの上に積層体４１を形成する。さらに、積層体４１の上にマスク層９１をパターニングする。
【００５７】
次に、図１７に表すように、マスク層９１によって被覆されていない積層体４１をエッチングする。このエッチングは、ＲＩＥである。これにより、積層体４１に絶縁層５１にまで達するトレンチ８０が形成される。
【００５８】
ここで、エッチング後のバックゲート２２Ｅとバックゲート２２Ｃとを合わせた層は、図６に示したバックゲート２２Ｃと実質的に同じである。つまり、この後、図７〜図１４に表すプロセスを進行させて不揮発性半導体装置１を形成することができる。
【００５９】
（第３実施形態）  
図１８（ａ）〜図２３は、第３実施形態に係る不揮発性半導体記憶装置の製造過程を表す模式的断面図である。
【００６０】
図１８（ａ）に表すように、図１５（ｂ）と同じ状態を準備する。
【００６１】
次に、図１８（ｂ）に表すように、バックゲート２２Ｃの上および絶縁層５１の上に、積層体４１を形成する。なお、積層体４１の上には、マスク層９１を形成する。
【００６２】
積層体４１において、最下層の絶縁層４２Ａを形成する際には、絶縁層４２Ａ以外の絶縁層４２を形成する条件とは異なる条件で形成する。例えば、希フッ酸溶液に、絶縁層４２Ａと絶縁層４２とを浸した場合、絶縁層４２のエッチング速度よりも、絶縁層４２Ａのエッチング速度が速くなるように、絶縁層４２、４２Ａのそれぞれの膜質を調整する。
【００６３】
この後、図６〜図１１に表すプロセスと同じ処理が施され、図１９に表す状態が得られる。
【００６４】
次に、図２０に表すように、犠牲層５７がシリコン窒化物を含む場合は、トレンチ８１内に、例えばリン酸溶液等を導入する。これにより、犠牲層５７がトレンチ８１を介して除去される。犠牲層５７の除去によって、トレンチ８１は、さらに下地層１０の側に延びる。
【００６５】
次に、図２１に表すように、トレンチ８１内に、例えば希フッ酸溶液等を導入する。上述したように、希フッ酸溶液に対しては、絶縁層４２のエッチング速度よりも、絶縁層４２Ａのエッチング速度が速い。従って、積層体４１では、絶縁層４２は除去されずに、バックゲート２２Ｃに接する絶縁層４２Ａがトレンチ８１を介して除去される。この後、マスク層９３は除去される。
【００６６】
次に、図２２に表すように、トレンチ８１の内壁と、絶縁層４２Ａを除去して形成された空間部ＳＰ２の内壁に、ニッケル（Ｎｉ）、コバルト（Ｃｏ）等の少なくともいずれかを含む金属膜７０を形成する。金属膜７０は、バックゲート２２Ｃの一部にも付着するほか、電極層４０、選択ゲート電極４５Ｄ、および選択ゲート電極４５Ｓにも付着する。
【００６７】
この後、加熱処理を施し、電極層４０、選択ゲート電極４５Ｄ、４５Ｓ、およびバックゲート２２Ｃのシリサイド化を行う。シリサイド化の後、トレンチ８１の内壁および空間部ＳＰ２の内壁に残渣として残っている金属膜７０を、例えば酸洗浄等によって除去する。この後、トレンチ８１内および空間部ＳＰ２内に絶縁層５０を形成する。この状態を、図２３に示す。
【００６８】
図２３に表す不揮発性半導体記憶装置２では、空間部ＳＰ２内に再び形成された絶縁層を絶縁層４２としている。不揮発性半導体記憶装置２では、バックゲート２２の中、絶縁膜３０Ｂと絶縁層５１との間の領域がシリサイド化されている。このシリサイド化された領域をバックゲート２２Ｄとする。バックゲート２２Ｄは、例えば、コバルトシリサイド（ＣｏＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）等を含む。また、不揮発性半導体記憶装置２では、絶縁層５１の上にシリサイド化された層が設けられていない。
【００６９】
このように、不揮発性半導体記憶装置２では、バックゲート２２の一部がシリサイド化されている。これにより、バックゲート２２の抵抗は、シリサイド化されていないバックゲートに比べて低下する。つまり、不揮発性半導体記憶装置２では、バックゲートトランジスタの制御性がさらに良好になっている。
【００７０】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７１】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
１、２  不揮発性半導体記憶装置  １０  下地層  ２０、２０Ａ、２０Ｂ  チャネルボディ層  ２２、２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ、２２Ｅ  バックゲート  ２２ｕ、４５ｕ、５１ｕ  上面  ２７、５７  犠牲層  ３０、３０Ｂ  絶縁膜  ３０Ａ  メモリ膜  ３５、３６  ゲート絶縁膜  ４０、４０１Ｄ〜４０４Ｄ、４０１Ｓ〜４０４Ｓ  電極層  ４１  積層体  ４２、４２Ａ、５０、５１、５１Ｌ、５２  絶縁層  ４５、４５Ｄ、４５Ｓ  選択ゲート電極  ４５Ｌ  選択ゲート電極層  ４８  構造体  ７０  金属膜  ８０、８１  トレンチ  ９０、９１、９２、９３  マスク層  ９０ｕ  上面  ＭＨ  メモリホール  ＳＰ、ＳＰ２  空間部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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