(57)【要約】【課題】耐圧上の制限がないチャージポンプおよび電位変換回路と、高調波歪みの小さいスイッチ回路を提供する。【解決手段】チャージポンプ１は、正電位を生成する正電位生成回路と、負電位を生成する負電位生成回路と、を備える。正電位生成回路は、基準電位ノードと出力ノードとの間に直列接続された複数段の第１整流素子と、複数段の第１整流素子の段間に交互にそれぞれの一端が接続される第１キャパシタおよび第２キャパシタと、を有する。負電位生成回路は、基準電位ノードと出力ノードとの間に、複数段の第１整流素子とは逆向きに直列接続された複数段の第２整流素子と、複数段の第１整流素子の段間に交互にそれぞれの一端が接続される第３キャパシタおよび第４キャパシタとを有する。【選択図】図３
2016009939.tif 000002
【特許請求の範囲】
【請求項１】
基準電位ノードと出力ノードとの間に接続され、正電位を生成する正電位生成回路と、
前記基準電位ノードと前記出力ノードとの間に接続され、負電位を生成する負電位生成回路と、を備え、
前記正電位生成回路は、
前記基準電位ノードと前記出力ノードとの間に直列接続された複数段の第１整流素子と、
前記複数段の第１整流素子の段間に交互にそれぞれの一端が接続される第１キャパシタおよび第２キャパシタと、
前記第１キャパシタの他端に第１クロック信号を供給する第１ポートと、
前記第２キャパシタの他端に前記第１クロック信号とは逆位相の第２クロック信号を供給する第２ポートと、を有し、
前記負電位生成回路は、
前記基準電位ノードと前記出力ノードとの間に、前記複数段の第１整流素子とは逆向きに直列接続された複数段の第２整流素子と、
前記複数段の第１整流素子の段間に交互にそれぞれの一端が接続される第３キャパシタおよび第４キャパシタと、
前記第３キャパシタの他端に第３クロック信号を供給する第３ポートと、
前記第４キャパシタの他端に前記第３クロック信号とは逆位相の第４クロック信号を供給する第４ポートと、を有するチャージポンプ。
【請求項２】
前記第１ポートおよび前記第２ポートから前記第１クロック信号および前記第２クロック信号がそれぞれ供給されている最中は、前記第３ポートおよび前記第４ポートからの前記第３クロック信号および前記第４クロック信号の供給は停止されており、
前記第３ポートおよび前記第４ポートから前記第３クロック信号および前記第４クロック信号が供給されている最中は、前記第１ポートおよび前記第２ポートからの前記第１クロック信号および前記第４クロック信号の供給は停止されており、
前記出力ノードは、前記第１ポートおよび前記第２ポートから前記前記第１クロック信号および前記第２クロック信号が供給されている最中は正電位を出力し、前記第３ポートおよび前記第４ポートから前記前記第３クロック信号および前記第４クロック信号が供給されている最中は負電位を出力する請求項１に記載のチャージポンプ。
【請求項３】
前記出力ノードから出力される正電位は、前記複数段の第２整流素子それぞれの順方向降下電圧の和によるクランプ電位で制限され、
前記出力ノードから出力される負電位の絶対値は、前記複数段の第１整流素子それぞれの順方向降下電圧の和によるクランプ電位で制限される請求項２に記載のチャージポンプ。
【請求項４】
前記出力ノードから出力される正電位および負電位の少なくとも一方を、前記複数段の第２整流素子および前記複数段の第１整流素子の少なくとも一方によるクランプ電位とは異なる電位で制限するクランプ回路を備える請求項３に記載のチャージポンプ。
【請求項５】
前記出力ノードに接続され、高調波ノイズを抑制するフィルタを備える請求項１乃至４のいずれかに記載のチャージポンプ。
【請求項６】
制御信号の論理に応じた正電位および負電位を生成するチャージポンプと、
前記制御信号が第１論理のときに、互いに位相が反転した第１クロック信号および第２クロック信号を生成するとともに、第３クロック信号および第４クロック信号の生成を停止し、前記制御信号が第２論理のときに、互いに位相が反転した前記第３クロック信号および前記第４クロック信号を生成するとともに、前記第１クロック信号および前記第２クロック信号の生成を停止するクロック生成器と、を備え、
前記チャージポンプは、
基準電位ノードと出力ノードとの間に接続され、正電位を生成する正電位生成回路と、
前記基準電位ノードと前記出力ノードとの間に接続され、負電位を生成する負電位生成回路と、を備え、
前記正電位生成回路は、
前記基準電位ノードと前記出力ノードとの間に直列接続された複数段の第１整流素子と、
前記複数段の第１整流素子の段間に交互にそれぞれの一端が接続される第１キャパシタおよび第２キャパシタと、
前記第１キャパシタの他端に前記第１クロック信号を供給する第１ポートと、
前記第２キャパシタの他端に前記第１クロック信号とは逆位相の第２クロック信号を供給する第２ポートと、を有し、
前記負電位生成回路は、
前記基準電位ノードと前記出力ノードとの間に、前記複数段の第１整流素子とは逆向きに直列接続された複数段の第２整流素子と、
前記複数段の第１整流素子の段間に交互にそれぞれの一端が接続される第３キャパシタおよび第４キャパシタと、
前記第３キャパシタの他端に前記第３クロック信号を供給する第３ポートと、
前記第４キャパシタの他端に前記第３クロック信号とは逆位相の第４クロック信号を供給する第４ポートと、を有する電位変換回路。
【請求項７】
前記クロック生成器は、
前記制御信号が前記第１論理のときに、前記第１クロック信号および前記第２クロック信号を生成し、前記制御信号が前記第２論理のときに、前記第１クロック信号および前記第２クロック信号の生成を停止する第１クロック生成器と、
前記制御信号が前記第２論理のときに、第３クロック信号および第４クロック信号を生成し、前記制御信号が前記第１論理のときに、前記第３クロック信号および前記第４クロック信号の生成を停止する第２クロック生成器と、を有する請求項６に記載の電位変換回路。
【請求項８】
前記クロック生成器は、
基準クロック信号を生成する発振器と、
前記制御信号が前記第１論理のときに、前記基準クロック信号を用いて前記第１クロック信号および前記第２クロック信号を生成し、前記制御信号が前記第２論理のときに、前記第１クロック信号および前記第２クロック信号を停止させる第１クロックゲート部と、
前記制御信号が前記第２論理のときに、前記基準クロック信号を用いて前記第３クロック信号および前記第４クロック信号を生成し、前記制御信号が前記第１論理のときに、前記第３クロック信号および前記第４クロック信号を停止させる第２クロックゲート部と、を有する請求項６に記載の電位変換回路。
【請求項９】
正電位および負電位を生成するチャージポンプと、
制御信号が第１論理のときに、互いに位相が反転した第１クロック信号および第２クロック信号を生成するとともに、第３クロック信号および第４クロック信号の生成を停止し、前記制御信号が第２論理のときに、互いに位相が反転した前記第３クロック信号および前記第４クロック信号を生成するとともに、前記第１クロック信号および前記第２クロック信号の生成を停止するクロック生成器と、
前記チャージポンプで生成された正電位および負電位を用いて切替制御されるスイッチ部と、を備え、
前記チャージポンプは、
基準電位ノードと出力ノードとの間に接続され、正電位を生成する正電位生成回路と、
前記基準電位ノードと前記出力ノードとの間に接続され、負電位を生成する負電位生成回路と、を備え、
前記正電位生成回路は、
前記基準電位ノードと前記出力ノードとの間に直列接続された複数段の第１整流素子と、
前記複数段の第１整流素子の段間に交互にそれぞれの一端が接続される第１キャパシタおよび第２キャパシタと、
前記第１キャパシタの他端に前記第１クロック信号を供給する第１ポートと、
前記第２キャパシタの他端に前記第２クロック信号を供給する第２ポートと、を有し、
前記負電位生成回路は、
前記基準電位ノードと前記出力ノードとの間に、前記複数段の第１整流素子とは逆向きに直列接続された複数段の第２整流素子と、
前記複数段の第１整流素子の段間に交互にそれぞれの一端が接続される第３キャパシタおよび第４キャパシタと、
前記第３キャパシタの他端に前記第３クロック信号を供給する第３ポートと、
前記第４キャパシタの他端に前記第４クロック信号を供給する第４ポートと、を有するスイッチ回路。
【請求項１０】
前記スイッチ部は、無線信号の送信および受信の少なくとも一方を行うアンテナの共通信号ノードから分岐される複数の伝送経路のそれぞれを遮断するか否かを切り替える複数の第１階層スイッチ部を有し、
前記複数の第１階層スイッチ部のそれぞれは、対応する伝送経路上に直列接続された複数のスイッチング素子を有するスルースイッチング素子群を有し、
前記複数のスイッチング素子は、前記チャージポンプで生成された正電位および負電位によりオン／オフ制御される請求項９に記載のスイッチ回路。
【請求項１１】
前記スイッチ部は、無線信号の送信および受信の少なくとも一方を行うアンテナの共通信号ノードから分岐される複数の伝送経路のそれぞれを遮断するか否かを切り替える複数の分岐スイッチ部を有し、
前記複数の分岐スイッチ部のうち一部は、対応する伝送経路上に直列接続されたｐ個（ｐは１以上の整数）のスイッチング素子を有する第１スルースイッチング素子群を有し、
前記複数の分岐スイッチ部のうち残りは、対応する伝送経路上に直列接続された前記ｐ個よりも多い数のスイッチング素子を有する第２スルースイッチング素子群を有し、
前記第１スルースイッチング素子群は、前記チャージポンプで生成された正電位および負電位によりオン／オフ制御され、
前記第２スルースイッチング素子群は、レベルシフタで電位レベル変換された電位によりオン／オフ制御される請求項９に記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、チャージポンプ、電位変換回路およびスイッチ回路に関する。
【背景技術】
【０００２】
携帯電話やスマートフォン等の携帯端末の高周波回路部では、送信回路と受信回路が高周波信号用スイッチ回路（以下、高周波スイッチ回路）を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年の低価格および小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換えることが検討されている。
【０００３】
但し、通常のシリコン基板上に形成されたＭＯＳＦＥＴは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きいことと、シリコンが半導体であることから、高周波信号の電力損失が大きいという問題がある。そこで、高周波スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている（例えば、特許文献１参照）。
【０００４】
高周波スイッチのオン電位は、高周波スイッチ内のＭＯＳＦＥＴが導通状態となって、オン抵抗が十分に小さくなるゲート電位である。また、オフ電位は、ＭＯＳＦＥＴが遮断状態となって、高周波信号が重畳されても、遮断状態を十分に維持できるゲート電位である。
【０００５】
オン電位は、所望の電位（例えば３Ｖ）より低いと、高周波スイッチ内のＦＥＴのオン抵抗が低くなり、挿入損失とオン歪が増大してしまう。また、オフ電位は、所望の電位（例えば−２Ｖ）より高いと、最大許容入力電力が低下してオフ歪が増大してしまう。
【０００６】
このように、高周波スイッチのゲート電位は、オン時もオフ時も最適な電位に設定しないと、高周波スイッチの電気的特性が悪くなってしまう。このような事情で、高周波スイッチのゲート電位を所望の電位に設定するための電源回路が必要となる。
【０００７】
このように、高周波スイッチのゲート電位は、オン時もオフ時も最適な電位に設定しないと、高周波スイッチの電気的特性が悪くなってしまう。このような事情で、高周波スイッチのゲート電位を所望の電位に設定するための電源回路が必要となる。
【０００８】
所望の電位を生成するには、例えばレベルシフタが用いられる。ところが、レベルシフタを構成するＦＥＴはそれほど耐圧が高くないため、所望の電位の電位レベルによっては、ＦＥＴの耐圧が持たないこともありえる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−２７４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする課題は、耐圧上の制限が少ないチャージポンプおよび電位変換回路と、高調波歪の小さいスイッチ回路を提供するものである。
【課題を解決するための手段】
【００１１】
本実施形態によれば、基準電位ノードと出力ノードとの間に接続され、正電位を生成する正電位生成回路と、
前記基準電位ノードと前記出力ノードとの間に接続され、負電位を生成する負電位生成回路と、を備え、
前記正電位生成回路は、
前記基準電位ノードと前記出力ノードとの間に直列接続された複数段の第１整流素子と、
前記複数段の第１整流素子の段間に交互にそれぞれの一端が接続される第１キャパシタおよび第２キャパシタと、
前記第１キャパシタの他端に第１クロック信号を供給する第１ポートと、
前記第２キャパシタの他端に前記第１クロック信号とは逆位相の第２クロック信号を供給する第２ポートと、を有し、
前記負電位生成回路は、
前記基準電位ノードと前記出力ノードとの間に、前記複数段の第１整流素子とは逆向きに直列接続された複数段の第２整流素子と、
前記複数段の第１整流素子の段間に交互にそれぞれの一端が接続される第３キャパシタおよび第４キャパシタと、
前記第３キャパシタの他端に第３クロック信号を供給する第３ポートと、
前記第４キャパシタの他端に前記第３クロック信号とは逆位相の第４クロック信号を供給する第４ポートと、を有するチャージポンプが提供される。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態によるチャージポンプ１および電位変換回路２を備えたスイッチ回路３の概略構成を示すブロック図。
【図２】第１クロック生成器１１と第２クロック生成器１２の内部構成を示す回路図。
【図３】チャージポンプ１の内部構成の一例を示す回路図。
【図４】（ａ）はスイッチ回路３に入力される制御信号Ｓ１の信号波形図、（ｂ）はチャージポンプ１の出力信号の信号波形図。
【図５Ａ】電位変換回路２の出力ノードＯＵＴに正電位クランプ回路１９を接続した例を示すブロック図。
【図５Ｂ】電位変換回路２の出力ノードＯＵＴに負電位クランプ回路２０を接続した例を示すブロック図。
【図６】（ａ）は図４（ａ）と同様の制御信号Ｓ１の信号波形、（ｂ）は正電位クランプ回路１９を設けた場合のチャージポンプ１の出力信号波形を示す図。
【図７】高周波スイッチ部４の内部構成の一部を図１の高周波スイッチ部４とは相違させた例を示す図。
【図８】第２の実施形態によるスイッチ回路３の概略構成を示すブロック図。
【図９】発振器２１の内部構成を示す回路図。
【図１０】図８のスイッチ回路３の第１変形例であり、電位変換回路２の出力ノードＯＵＴに正電位クランプ回路１９を接続した図。
【図１１】図８のスイッチ回路３の第２変形例であり、スイッチ回路３内の各ＦＥＴのボディとゲートとの間にダイオードを接続した図。
【図１２】第３の実施形態による高周波スイッチ部４の詳細構成を示す回路図。
【図１３】第３の実施形態による電位変換回路２およびその周辺回路のブロック図。
【図１４】レベルシフタ３６の内部構成の一例を示す回路図。
【図１５】第４の実施形態による高周波スイッチ部４の詳細構成を示す回路図。
【図１６】第４の実施形態による電位変換回路２およびその周辺回路のブロック図。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、チャージポンプ、電位変換回路およびスイッチ回路内の特徴的な構成および動作を中心に説明するが、チャージポンプ、電位変換回路およびスイッチ回路には以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。
【００１４】
（第１の実施形態）
図１は第１の実施形態によるチャージポンプ１および電位変換回路２を備えたスイッチ回路３の概略構成を示すブロック図である。図１のスイッチ回路３は、電位変換回路２と、高周波スイッチ部４とを備えている。
【００１５】
高周波スイッチ部４は、高周波信号ノードＲＦと接地ノードとの間に接続されるシャントＦＥＴ群５を有する。シャントＦＥＴ群５は、電位変換回路２の出力電位に応じて、オンまたはオフし、オンの状態では高周波信号ノードＲＦと接地ノードとを短絡し、オフの状態では高周波信号ノードＲＦと接地ノードとを遮断する。
【００１６】
シャントＦＥＴ群５は、高周波信号ノードＲＦと接地ノードとの間に直列接続される複数のＦＥＴ６を有する。複数のＦＥＴ６を設けるのは、一つのＦＥＴ６のドレイン−ソース間に印加される電圧をＦＥＴ６の耐圧以下に抑制するためである。各ＦＥＴ６のゲートは、インピーダンス素子Ｒgg１〜[N]を介して電位変換回路２の出力ノードに共通に接続されている。また、各ＦＥＴ６のドレイン−ソース間にはインピーダンス素子Ｒds1〜[N]が接続されている。インピーダンス素子Ｒds1〜[N]は、ＦＥＴ６のオフ時にドレイン−ソース間電圧が不定にならないようにするためのものである。
【００１７】
図１の高周波スイッチ部４には、一つのシャントＦＥＴ群５のみが設けられており、電位変換回路２は、このシャントＦＥＴ群５内のすべてのＦＥＴ６を同タイミングでオンまたはオフに切り替える。
【００１８】
電位変換回路２は、スイッチ回路３の外部から入力される制御信号の電位レベルを変換して、シャントＦＥＴ群５のオン／オフを切り替える切替制御信号Ｃｏｎｔを生成する。
【００１９】
電位変換回路２は、インバータＩＮＶ１、ＩＮＶ２と、第１クロック生成器１１と、第２クロック生成器１２と、チャージポンプ１とを有する。
【００２０】
インバータＩＮＶ１、ＩＮＶ２は２段直列接続されており、後段のインバータＩＮＶ２の出力は第１クロック生成器１１に供給され、前段のインバータＩＮＶ１の出力は第２クロック生成器１２に供給される。
【００２１】
第１クロック生成器１１は、制御信号Ｓ１が第１論理のときに発振動作を行って、互いに位相が反転した第１クロック信号ＣＫ１および第２クロック信号ＣＫ１／を生成する。第２クロック生成器１２は、制御信号Ｓ１が第２論理のときに発振動作を行って、互いに位相が反転した第３クロック信号ＣＫ２および第４クロック信号ＣＫ２／を生成する。
【００２２】
第１クロック生成器１１と第２クロック生成器１２の内部構成は同じであり、例えば図２のような回路で構成されている。図２の回路は、カレントミラー部１３と、直列接続された５段の論理反転部１４とを有する。
【００２３】
カレントミラー部１３は、制御信号ポートＥＮの論理に応じた電流を流す。カレントミラー部１３は、電源電位Ｖddのノードと接地ノードとの間に直列接続されたＰＭＯＳトランジスタＱ１、インピーダンス素子Ｒ１およびＮＭＯＳトランジスタＱ２と、ＰＭＯＳトランジスタＱ１にカレントミラー接続されたＰＭＯＳトランジスタＱ３と、このＰＭＯＳトランジスタＱ３のドレインと接地ノードとの間に接続されたＮＭＯＳトランジスタＱ４とを有する。
【００２４】
５段の論理反転部１４のうち、最初の３段はリング発振器１５を構成している。リング発振器１５内の各論理反転部１４の出力ノードと接地ノードとの間にはそれぞれキャパシタＣが接続されている。先頭から３段目の論理反転部１４の出力ノードは、初段の論理反転部１４の入力ノードに接続されている。リング発振器１５の後段側の４段目の論理反転部１４の出力ノードから第２クロック信号ＣＫ１／または第４クロック信号ＣＫ２／が出力され、５段目の論理反転部１４の出力ノードから第１クロック信号ＣＫ１または第３クロック信号ＣＫ２が出力される。
【００２５】
各論理反転部１４は、電源電位Ｖddのノードと接地ノードとの間に直列接続される４つのトランジスタＱ５〜Ｑ８を有する。これらトランジスタの導電型は、電源電圧Ｖddのノードに近い方から順に、ＰＭＯＳトランジスタＱ５、ＰＭＯＳトランジスタＱ６、ＮＭＯＳトランジスタＱ７、ＮＭＯＳトランジスタＱ８である。ＰＭＯＳトランジスタＱ５は、カレントミラー部１３内のＰＭＯＳトランジスタＱ１とカレントミラー回路を構成している。よって、ＰＭＯＳトランジスタＱ５には、ＰＭＯＳトランジスタＱ１に比例した電流が流れる。また、ＮＭＯＳトランジスタＱ８には、ＮＭＯＳトランジスタＱ４とカレントミラー回路を構成している。よって、ＮＭＯＳトランジスタＱ８には、ＮＭＯＳトランジスタＱ４に比例した電流が流れる。
【００２６】
制御信号ポートＥＮがハイ（第１論理）の場合、カレントミラー部１３に電流が流れるため、リング発振器１５は発振動作を行い、第１クロック信号ＣＫ１（第３クロック信号ＣＫ２）と第２クロック信号ＣＫ１／（第４クロック信号ＣＫ２／）とが出力される。制御信号ポートＥＮがロウ（第２論理）の場合、カレントミラー部１３には電流が流れないため、論理反転部１４にも電流が流れなくなり、リング発振器１５は発振動作を停止する。
【００２７】
図３はチャージポンプ１の内部構成の一例を示す回路図である。図３のチャージポンプ１は、正電位生成回路１６と、負電位生成回路１７とを有する。
【００２８】
正電位生成回路１６は、基準電位ノード（例えば接地ノード）と出力ノードｎ１との間に接続され、互いに位相が反転した第１クロック信号ＣＫ１および第２クロック信号ＣＫ１／に同期してチャージポンプ動作を行って正電位を生成する。
【００２９】
負電位生成回路１７は、基準電位ノード（例えば接地ノード）と出力ノードｎ１との間に接続され、互いに位相が反転した第３クロック信号ＣＫ２および第４クロック信号ＣＫ２／に同期してチャージポンプ動作を行って正電位を生成する。
【００３０】
より具体的には、正電位生成回路１６は、接地ノードと前記出力ノードｎ１との間に直列接続された複数段のダイオード（第１整流素子）Ｄ１〜Ｄ５と、複数段のダイオードＤ１〜Ｄ５の段間に交互にそれぞれの一端が接続される第１キャパシタＣ１、Ｃ３および第２キャパシタＣ２、Ｃ４と、第１キャパシタＣ１、Ｃ３の他端に第１クロック信号ＣＫ１を供給するポートＰ１と、第２キャパシタＣ２、Ｃ４の他端に第２クロック信号ＣＫ１／を供給するポートＰ２とを有する。
【００３１】
また、負電位生成回路１７は、接地ノードと出力ノードｎ１との間に、正電位生成回路１６内のダイオードＤ１〜Ｄ５とは逆向きに直列接続された複数段のダイオード（第３整流素子）Ｄ６〜Ｄ１０と、複数段のダイオードＤ６〜Ｄ１０の段間に交互にそれぞれの一端が接続される第３キャパシタＣ５、Ｃ７および第４キャパシタＣ６、Ｃ８と、第３キャパシタＣ５、Ｃ７の他端に第３クロック信号を供給するポートＰ３と、第４キャパシタＣ６、Ｃ８の他端に第４クロック信号を供給するポートＰ４とを有する。
【００３２】
チャージポンプ１内の正電位生成回路１６と負電位生成回路１７は、第１クロック信号ＣＫ１、第２クロック信号ＣＫ１／、第３クロック信号ＣＫ２、第４クロック信号ＣＫ２／に同期してチャージポンプ動作を行うため、各クロック信号の論理が切り替わる際に瞬時的な電流が流れる。この電流は高調波ノイズの要因となる。そこで、チャージポンプ１の出力ノードｎ１には、図３に示すように、ローパスフィルタ１８を接続するのが望ましい。このローパスフィルタ１８は、例えば正電位生成回路１６および負電位生成回路１７の共通出力ノードｎ１と、最終的な出力ノードＯＵＴとの間に接続されるインピーダンス素子Ｒ２と、共通出力ノードｎ１と接地ノードとの間に接続されるキャパシタＣ９と、最終的な出力ノードＯＵＴと接地ノードとの間に接続されるキャパシタＣ１０とを有する。
【００３３】
図４（ａ）はスイッチ回路３に入力される制御信号Ｓ１の信号波形図、図４（ｂ）はチャージポンプ１の出力信号の信号波形図である。制御信号Ｓ１のハイ電圧は約２．３Ｖ、ロウ電圧は約０Ｖであるのに対し、チャージポンプ１の出力信号のハイ電圧は約４．１Ｖ、ロウ電圧は約−４．１Ｖである。
【００３４】
制御信号Ｓ１がハイ（第１論理）の場合、第１クロック生成器１１は、第１クロック信号ＣＫ１および第２クロック信号ＣＫ１／を生成し、第２クロック生成器１２は、第３クロック信号ＣＫ２および第４クロック信号ＣＫ２／を停止させる。これにより、チャージポンプ１内の正電位生成回路１６は第１クロック信号ＣＫ１と第２クロック信号ＣＫ１／に同期させてチャージポンプ動作を行い、出力ノードｎ１から正電位が出力される。この状態では、負電位生成回路１７はチャージポンプ動作を行わないが、負電位生成回路１７内の各ダイオードＤ６〜Ｄ１０は、出力ノードｎ１と接地ノードとの間に、出力ノードｎ１側にアノードを向けて直列接続されている。ダイオードＤ６〜Ｄ１０の順方向降下電圧をＶｆとすると、出力ノードｎ１の電位の絶対値は、（負電位生成回路１７内のダイオードの段数）×順方向降下電圧Ｖｆでクランプ（制限）される。このように、チャージポンプ１内の正電位生成回路１６がチャージポンプ動作を行っている場合は、チャージポンプ１の出力ノードｎ１の電位は、負電位生成回路１７内のダイオードＤ６〜Ｄ１０の接続段数によって、クランプされる。
【００３５】
一方、制御信号Ｓ１がロウ（第２論理）の場合、第１クロック生成器１１は、第１クロック信号ＣＫ１および第２クロック信号ＣＫ１／を停止させ、第２クロック生成器１２は、第３クロック信号ＣＫ２および第４クロック信号ＣＫ２／を生成する。これにより、チャージポンプ１内の負電位生成回路１７は第３クロック信号ＣＫ２と第４クロック信号ＣＫ２／に同期させてチャージポンプ動作を行い、出力ノードｎ１から負電位が出力される。この状態では、正電位生成回路１６はチャージポンプ動作を行わないが、正電位生成回路１６内の各ダイオードＤ１〜Ｄ５は、出力ノードｎ１と接地ノードとの間に、出力ノードｎ１側にカソードを向けて直列接続されている。ダイオードＤ１〜Ｄ５の順方向降下電圧をＶｆとすると、出力ノードｎ１の電位の絶対値は、（正電位生成回路１６内のダイオードの段数）×順方向降下電圧Ｖｆでクランプ（制限）される。
【００３６】
出力ノードｎ１にはローパスフィルタ１８が接続されているため、正電位生成回路１６が生成した正電位と負電位生成回路１７が生成した負電位はいずれもローパスフィルタ１８にて高調波ノイズが除去される。
【００３７】
このように、図３のチャージポンプ１は、制御信号Ｓ１の論理に応じて、正電位と負電位のいずれかを切り替えて生成する。このため、一つの出力ノードｎ１から正電位と負電位を交互に出力でき、また、ローパスフィルタ１８も一つで足りる。よって、正電位生成回路１６と負電位生成回路１７のそれぞれに対してローパスフィルタ１８を設けなくて済み、回路面積を縮小できる。
【００３８】
また、図３のチャージポンプ１は、トランジスタ等の能動部品を使用しておらず、ダイオードとキャパシタだけで構成されているため、レベルシフタのような耐圧制限がない。よって、正電位と負電位の絶対値を大きくすることができ、高周波信号を切り替えるスイッチ回路３の切替制御信号Ｃｏｎｔを生成するのに適している。
【００３９】
上述したように、図３のチャージポンプ１が生成する正電位と負電位の電位レベルは、正電位生成回路１６と負電位生成回路１７内のダイオードの接続段数に依存する。ダイオードの接続段数に依存する電位レベルとは異なる電位レベルの正電位を出力したい場合は、図５Ａに示すように、電位変換回路２の出力ノードＯＵＴに正電位クランプ回路１９を接続すればよい。図５Ａの正電位クランプ回路１９は、出力ノードｎ１と接地ノードとの間に直列接続された複数のダイオードを有する。これらダイオードのアノードは出力ノードｎ１側に向けられている。これらダイオードの順方向降下電圧をＶｆとし、ダイオードの接続段数をｍとすると、出力ノードｎ１から出力される正電位は、Ｖｆ×ｍにクランプ（制限）される。
【００４０】
図６（ａ）は図４（ａ）と同様の制御信号Ｓ１の信号波形、図６（ｂ）は正電位クランプ回路１９を設けた場合のチャージポンプ１の出力信号波形を示す図である。図６（ｂ）を図４（ｂ）と比較すればわかるように、正電位クランプ回路１９を設けることで、正電位の電位レベルが低くなる。
【００４１】
一方、図５Ｂは電位変換回路２の出力ノードＯＵＴに負電位クランプ回路２０を接続した例を示す図である。負電位クランプ回路２０は、接地ノードと出力ノードｎ１の間に直列接続された複数のダイオードを有する。これらダイオードのカソードは出力ノードｎ１側に向けられている。これらダイオードの順方向降下電圧をＶｆとし、ダイオードの接続段数をｍとすると、出力ノードｎ１から出力される負電位の絶対値は、Ｖｆ×ｍにクランプ（制限）される。
【００４２】
図５Ａに示す正電位クランプ回路１９と図５Ｂに示す負電位クランプ回路２０の両方を電位変換回路２の出力ノードＯＵＴに接続してもよい。
【００４３】
図７は高周波スイッチ部４の内部構成の一部を図１の高周波スイッチ部４とは相違させた例を示す図である。図７の高周波スイッチ部４内の各ＦＥＴ６は、ボディとゲートとの間に接続されたダイオードＤ［ｋ］（ｋ＝１〜Ｎ）を有する。このダイオードＤ［ｋ］のアノードはボディに接続され、カソードはゲートに接続されている。このようなダイオードＤ［ｋ］を設けることで、ゲートとボディとの電位関係が明確になり、ＦＥＴ６のオン／オフ特性が向上する。よって、シャントＦＥＴ群５におけるＦＥＴの接続段数を削減できる。
【００４４】
このように、第１の実施形態では、チャージポンプ１内に、出力ノードｎ１を共通化する正電位生成回路１６と負電位生成回路１７を設け、制御信号Ｓ１の論理に応じて、正電位生成回路１６と負電位生成回路１７のいずれか一方を切り替えて動作させるため、出力ノードｎ１から正電位と負電位を交互に出力することができる。よって、出力ノードｎ１に接続される一つのローパスフィルタ１８だけで、正電位と負電位に含まれる高調波ノイズを除去できる。また、正電位生成回路１６と負電位生成回路１７は、ダイオードＤ１〜Ｄ１０とキャパシタＣ１〜Ｃ８だけで構成できるため、電位変換時に耐圧が問題になることはなく、正電位と負電位の振幅を大きくすることができ、高周波信号を切り替えるスイッチ回路３の切替制御信号Ｃｏｎｔを生成するのに適している。
【００４５】
（第２の実施形態）
上述した第１の実施形態では、正電位生成回路１６と負電位生成回路１７のそれぞれに別々に第１クロック生成器１１と第２クロック生成器１２を設けていたが、以下に説明する第２の実施形態は正電位生成回路１６と負電位生成回路１７が一つの発振器を共用するものである。
【００４６】
図８は第２の実施形態によるスイッチ回路３の概略構成を示すブロック図である。図８のスイッチ回路３は、電位変換回路２の内部構成の一部が図１と異なる他は、図１と共通する。
【００４７】
図８の電位変換回路２は、インバータＩＮＶ１、ＩＮＶ２と、発振器２１と、第１クロックゲート部２２と、第２クロックゲート部２３と、チャージポンプ１とを有する。このうち、インバータＩＮＶ１、ＩＮＶ２とチャージポンプ１の内部構成は、図１と図８では共通する。
発振器２１は、第１〜第４クロック信号ＣＫ１、ＣＫ１／、ＣＫ２、ＣＫ２／に同期した基準クロック信号ＣＫ、ＣＫ／を生成する。基準クロック信号ＣＫ、ＣＫ／は互いに位相が反転した信号である。
【００４８】
第１クロックゲート部２２は、制御信号Ｓ１がハイ（第１論理）のときに、基準クロック信号ＣＫ、ＣＫ／に同期させて第１クロック信号ＣＫ１と第２クロック信号ＣＫ１／を生成し、制御信号Ｓ１がロウ（第２論理）のときに、第１クロック信号ＣＫ１と第２クロック信号ＣＫ１／を停止させる。
【００４９】
例えば、第１クロックゲート部２２は、制御信号Ｓ１の論理に応じて、基準クロック信号ＣＫの通過／遮断を切り替える第１トランスファゲートＴＧ１と、基準クロック信号ＣＫ／の通過／遮断を切り替える第２トランスファゲートＴＧ２とを有する。より具体的には、第１トランスファゲートＴＧ１と第２トランスファゲートＴＧ２はそれぞれ、制御信号Ｓ１がハイ（第１論理）のときに基準クロック信号ＣＫ、ＣＫ／を通過させて第１クロック信号ＣＫ１と第２クロック信号ＣＫ１／を生成し、制御信号Ｓ１がロウ（第２論理）のときに基準クロック信号ＣＫ、ＣＫ／を遮断して、第１クロック信号ＣＫ１と第２クロック信号ＣＫ１／を停止させる。
【００５０】
第２クロックゲート部２３は、制御信号Ｓ１がロウ（第２論理）のときに、基準クロック信号ＣＫ、ＣＫ／に同期させて第３クロック信号ＣＫ２と第４クロック信号ＣＫ２／を生成し、制御信号Ｓ１がロウ（第２論理）のときに、第３クロック信号ＣＫ２と第４クロック信号ＣＫ２／を停止させる。
【００５１】
例えば、第２クロックゲート部２３は、制御信号Ｓ１の論理に応じて、基準クロック信号ＣＫの通過／遮断を切り替える第３トランスファゲートＴＧ３と、基準クロック信号ＣＫ／の通過／遮断を切り替える第４トランスファゲートＴＧ４とを有する。より具体的には、第３トランスファゲートと第４トランスファゲートはそれぞれ、制御信号Ｓ１がロウ（第２論理）のときに基準クロック信号ＣＫ、ＣＫ／を通過させて第３クロック信号ＣＫ２と第４クロック信号ＣＫ２／を生成し、制御信号Ｓ１がハイ（第１論理）のときに基準クロック信号ＣＫ、ＣＫ／を遮断して、第３クロック信号ＣＫ２と第４クロック信号ＣＫ２／を停止させる。
【００５２】
このように、図８の電位変換回路２では、発振器２１が生成した基準クロック信号ＣＫ、ＣＫ／を用いて第１〜第４クロック信号ＣＫ１、ＣＫ１／、ＣＫ２、ＣＫ２／を生成するため、第１の実施形態よりも発振器２１の数を削減できる。
【００５３】
なお、図８の電位変換回路２では、発振器２１が一つ減った代わりに、第１クロックゲート部２２と第２クロックゲート部２３とが追加になっている。ただし、第１クロックゲート部２２と第２クロックゲート部２３とは、少数のＭＯＳトランジスタで構成可能なため、発振器２１が一つ減る方が回路面積の削減になる。
【００５４】
図９は発振器２１の内部構成を示す回路図である。図９の発振器２１は、図２の回路からＮＭＯＳトランジスタＱ２を削除しただけの違いであり、詳細な説明は省略する。なお、図２および図９の回路構成は、種々の変更が可能である。
【００５５】
このように、図８のスイッチ回路３は、チャージポンプ１内の正電位生成回路１６と負電位生成回路１７に供給される第１〜第４クロック信号ＣＫ１、ＣＫ１／、ＣＫ２、ＣＫ２／を一つの発振器２１からの基準クロック信号を用いて生成するため、発振器２１の数を削減でき、回路構成を簡略化できる。
【００５６】
図１０は図８のスイッチ回路３の第１変形例であり、電位変換回路２の出力ノードＯＵＴに正電位クランプ回路１９を接続したものである。正電位クランプ回路１９は、図５Ａの正電位クランプ回路１９と同様である。また、図５Ｂの負電位クランプ回路２０と同様のものを電位変換回路２の出力ノードＯＵＴに接続してもよい。
【００５７】
図１１は図８のスイッチ回路３の第２変形例であり、スイッチ回路３内の各ＦＥＴのボディとゲートとの間に、図７と同様のダイオードを接続したものである。
【００５８】
このように、第２の実施形態では、一つの発振器２１で生成された基準クロック信号を第１クロックゲート部２２と第２クロックゲート部２３で通過／遮断させて、第１〜第４クロック信号ＣＫ１、ＣＫ１／、ＣＫ２、ＣＫ２／を生成するため、発振器２１の数を削減でき、電位変換回路２の回路面積を削減できる。
【００５９】
（第３の実施形態）
以下に説明する第３の実施形態は、上述した第１または第２の実施形態による電位変換回路２から出力された切替制御信号Ｃｏｎｔを用いて特定のスルーＦＥＴ群を切替制御するものである。
【００６０】
図１２は第３の実施形態による高周波スイッチ部４の詳細構成を示す回路図である。図１２の高周波スイッチ部４は、アンテナの共通信号ノードｎ２に対称的に接続された２組のスイッチ群を有する。各スイッチ群は、共通信号ノードｎ２に一端が接続される第１階層スルーＦＥＴ群３１と、このスルーＦＥＴ群の他端と複数の高周波信号ノードＲＦとの間にそれぞれ接続される複数の第２階層スルーＦＥＴ群３２とを有する。
【００６１】
このように、スイッチ群を共通信号ノードｎ２に対して対称的かつ階層的に配置するツリー型にすることは、挿入損失を低減するために有効である。ところが、第１階層スルーＦＥＴ群３１は、アンテナの共通信号ノードｎ２に最も近い場所にあるため、オフ状態のときに、第1階層スルーＦＥＴ群３１の各ＦＥＴのドレイン・ソース間電圧は第２階層スルーＦＥＴ群３２の各ＦＥＴのドレイン・ソース間電圧よりも高くなる。そのため、第１階層スルーＦＥＴ群３１をオン／オフするための切替制御信号Ｃｏｎｔのオフ電位は、第２階層スルーＦＥＴ群３２の切替制御信号Ｃｏｎｔのオフ電位よりも低くする必要がある。切替制御信号Ｃｏｎｔのオフ電位が高いほど、オフ時の歪特性が悪くなるからである。
【００６２】
そこで、本実施形態では、アンテナの共通信号ノードｎ２に最近接位置にある、対称的に配置された複数の第１階層スルーＦＥＴ群３１に供給される切替制御信号Ｃｏｎｔを、上述した第１または第２の実施形態による電位変換回路２にて生成する。第１または第２の実施形態による電位変換回路２は、上述したように、ダイオードとキャパシタだけで構成されており、耐圧上の制限がないことから、切替制御信号Ｃｏｎｔのオフ電位を低くすることができる。それにより、オフ時に信号歪が増大するおそれはない。
【００６３】
図１３は第３の実施形態による電位変換回路２およびその周辺回路のブロック図である。図１３の電位変換回路２は、アンテナの共通信号ノードｎ２に対称的に接続された複数の第１階層スルーＦＥＴ群３１のそれぞれに切替制御信号Ｃｏｎｔを生成する複数のチャージポンプ１を有する。図１３の電位変換回路２は、２つのチャージポンプ１を備えているが、共通信号ノードｎ２に２ｎ個（ｎは１以上の整数）の第１階層スルーＦＥＴ群３１が接続されている場合は、２ｎ個のチャージポンプが必要となる。
【００６４】
図１３に示す電位変換回路２の周辺回路は、電源回路３３と、デコーダ３４と、駆動回路３５とを有する。電源回路３３は、デコーダ３４、駆動回路３５および電位変換回路２が使用する電源電位を生成する。デコーダ３４は、外部から入力される制御電圧をデコードして制御信号Ｓ１を生成し、電位変換回路２と駆動回路３５に供給する。駆動回路３５は、その内部にレベルシフタ３６を備えており、レベルシフタ３６にて制御信号Ｓ１の電位レベルを変換して切替制御信号Ｃｏｎｔを生成する。駆動回路３５で生成された切替制御信号Ｃｏｎｔは、第２階層スルーＦＥＴ群３２のオン／オフ制御に用いられる。
【００６５】
図１３における電位変換回路２は、インバータＩＮＶ１、ＩＮＶ２と、第１クロック生成器１１と、第２クロック生成器１２と、チャージポンプ１とを一組として、第１階層スルーＦＥＴ群３１の数分の組が設けられている。各組の第１クロック生成器１１は同タイミングで、互いに位相が反転した第１クロック信号ＣＫ１と第２クロック信号ＣＫ１／を生成し、それぞれの第２クロック生成器１２は同タイミングで、互いに位相が反転した第３クロック信号ＣＫ２と第４クロック信号ＣＫ２／を生成する。
【００６６】
これにより、アンテナの共通信号ノードｎ２に対称的に接続された複数の第１階層スルーＦＥＴ群３１は、同タイミングで、オンまたはオフに切替制御される。
【００６７】
図１４はレベルシフタ３６の内部構成の一例を示す回路図である。図１４のレベルシフタ３６は、初段レベルシフタ部３６ａと、後段レベルシフタ部３６ｂとを有する。
【００６８】
初段レベルシフタ部３６ａは、正電位Ｖｐと接地ラインとの間に直列接続されるＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１２と、同じく正電位Ｖｐと接地ラインとの間に直列接続されるＰＭＯＳトランジスタＱ１３およびＮＭＯＳトランジスタＱ１４と、を有する。ＮＭＯＳトランジスタＱ１２のゲートには、いずれかのデコード信号Ｄ［ｉ］が入力され、ＮＭＯＳトランジスタＱ１４のゲートには、このデコード信号Ｄ［ｉ］の反転信号が入力される。ＰＭＯＳトランジスタＱ１１，Ｑ１３は交差接続されている。すなわち、ＰＭＯＳトランジスタＱ１１のゲートはトランジスタＱ１３，Ｑ１４の接続ノードに接続され、ＰＭＯＳトランジスタＱ１３のゲートはトランジスタＱ１１，Ｑ１２の接続ノードに接続されている。
【００６９】
後段レベルシフタ部３６ｂは、正電位Ｖｐと負電位Ｖｎとの間に直列接続されるＰＭＯＳトランジスタＱ１５およびＮＭＯＳトランジスタＱ１６と、同じく正電位Ｖｐと負電位ｖｎとの間に直列接続されるＰＭＯＳトランジスタＱ１７およびＮＭＯＳトランジスタＱ１８とを有する。
【００７０】
ＮＭＯＳトランジスタＱ１６，Ｑ１８は交差接続されている。ＰＭＯＳトランジスタＱ１５のゲートはトランジスタＱ１１，Ｑ１２の接続ノードに接続され、この接続ノードから電位レベル変換後の信号Ｃｏｎｔ［ｉ］が出力される。ＰＭＯＳトランジスタＱ１６のゲートはトランジスタＱ１３，Ｑ１４の接続ノードに接続され、この接続ノードから電位レベル変換後の信号Ｃｏｎｔ［ｉ］の反転信号Ｃｏｎｔ［ｉ］／が出力される。
【００７１】
本実施形態によれば、駆動回路３５内のレベルシフタ３６とは別個に、図１等に示したチャージポンプ１等が必要となるが、電位変換回路２は第１階層スルーＦＥＴ群３１に対してだけ設ければよいため、スイッチ回路３全体では、それほど大規模な回路面積の増加にはならない。
【００７２】
なお、電位変換回路２内の構成を図８と同様にしてもよい。また、電位変換回路２の出力ノードＯＵＴに、正電位クランプ回路１９や負電位クランプ回路２０を接続してもよい。
【００７３】
このように、第３の実施形態では、アンテナの共通信号ノードｎ２に対称的に接続された第１階層スルーＦＥＴ群３１のオン／オフを制御する切替制御信号Ｃｏｎｔを、第１または第２の実施形態による電位変換回路２で生成するため、信号歪みを増大させずに大振幅の切替制御信号Ｃｏｎｔを生成できる。
【００７４】
（第４の実施形態）
以下に説明する第４の実施形態では、上述した第１または第２の実施形態による電位変換回路２から出力された切替制御信号Ｃｏｎｔを、第３の実施形態とは異なる条件を満たすスルーＦＥＴ群に供給するものである。
【００７５】
図１５は第４の実施形態による高周波スイッチ部４の詳細構成を示す回路図である。図１５の高周波スイッチ部４は、アンテナの共通信号ノードｎ２に接続された第１スルーＦＥＴ群４１と、同じく共通信号ノードｎ２に接続された複数の第２スルーＦＥＴ群４２と、これら第２スルーＦＥＴ群の端部に接続される高周波信号ノードＲＦ２〜ＦＲ５と接地ノードの間にそれぞれ接続される複数のシャントＦＥＴ群４３とを有する。
【００７６】
第１スルーＦＥＴ群４１は、第１または第２の実施形態で説明した電位変換回路２で生成された切替制御信号Ｃｏｎｔによりオン／オフ制御され、第２スルーＦＥＴ群４２は、駆動回路３５内の図１４に示すレベルシフタ３６で生成された切替制御信号Ｃｏｎｔによりオン／オフ制御される。
【００７７】
第１スルーＦＥＴ群４１におけるＦＥＴの接続段数は、複数の第２スルーＦＥＴ群４２のそれぞれにおけるＦＥＴの接続段数よりも少ない。ＦＥＴの接続段数が少ないほど、オン時に発生される高調波歪は少なくなる。一般に、オン時に発生する高調波歪（ｄＢ）は、直列接続された段数をＮｓｔａｃｋとすると、２０ｌｏｇ(Ｎｓｔａｃｋ)で表されるスケーリング則に従う。よって、第１スルーＦＥＴ群４１のオン時の高調波歪は、第２スルーＦＥＴ群４２のオン時の高調波歪よりも少ない。
【００７８】
ここで、高調波歪のうち、２次高調波歪は、オン状態のＦＥＴから発生する成分が支配的であるため、本実施形態によれば、第１スルーＦＥＴ群４１に接続された高周波信号ノードＲＦＲＦ１が導通状態のときの２次高調波歪が良好になる。
【００７９】
また、第１スルーＦＥＴ群４１を構成する各ＦＥＴのゲート幅を、第２スルーＦＥＴ群４２を構成する各ＦＥＴのゲート幅よりも大きくしてもよい。これにより、オン状態での第１スルーＦＥＴ群４１の２次高調波歪をより低減できる。
【００８０】
上述したように、スタック段数が少なくなるほど、オン状態の高調波歪は改善するが、オフ電位耐性は低下してしまう。しかしながら、本実施形態では、第１スルーＦＥＴ群４１を図１等に示した電位変換回路２で生成した切替制御信号Ｃｏｎｔで駆動するため、レベルシフタ３６で生成した切替制御信号Ｃｏｎｔよりもオフ電位を低くでき、オフ電位耐性の低下を防止できる。
【００８１】
図１６は第４の実施形態による電位変換回路２およびその周辺回路のブロック図である。図１６の電位変換回路２は、インバータＩＮＶ１、ＩＮＶ２と、第１クロック生成器１１と、第２クロック生成器１２と、チャージポンプ１とを有する。チャージポンプ１で生成された切替制御信号Ｃｏｎｔは、第１スルーＦＥＴ群４１のゲートに供給される。図１６の周辺回路の構成は、図１３と同様である。
【００８２】
本実施形態においても、第３の実施形態と同様に、レベルシフタ３６とは別個に電位変換回路２が必要になり、回路面積が増えてしまうが、２次高調波歪についての基準が厳しい場合のみ第１スルーＦＥＴ群４１を設け、この１スルーＦＥＴ群に対してのみ電位変換回路２からの切替制御信号Ｃｏｎｔを供給するため、スイッチ回路３全体では、電位変換回路２を設けることによる回路面積の増加はそれほど大きな問題にはならない。
【００８３】
このように、第４の実施形態では、直列接続されたＦＥＴの接続段数が少ないスルーＦＥＴ群の切替制御信号Ｃｏｎｔは電位変換回路２内のチャージポンプ１で生成し、それ以外のスルーＦＥＴ群の切替制御信号Ｃｏｎｔはレベルシフタ３６で生成するため、２次高調波歪についての制限が厳しい場合には、スルーＦＥＴ群におけるＦＥＴの接続段数を減らして電位変換回路２からの切替制御信号Ｃｏｎｔで駆動することで、２次高調波歪を低減しつつオフ電位耐性の低下を防止できる。
【００８４】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００８５】
１  チャージポンプ、２  電位変換回路、３  スイッチ回路、４  高周波スイッチ部、５  シャントＦＥＴ群、６  ＦＥＴ、１１  第１クロック生成器、１２  第２クロック生成器、１３  カレントミラー部、１４  論理反転部、１５  リング発振器、１６  正電位生成回路、１７  負電位生成回路、１８  ローパスフィルタ、１９  正電位クランプ回路、２０  負電位クランプ回路、２１  発振器、２２  第１クロックゲート部、２３  第２クロックゲート部、３１  第１階層スルーＦＥＴ群、３２  第２階層スルーＦＥＴ群、３３  電源回路、３４  デコーダ、３５  駆動回路、３６  レベルシフタ、４１  第１スルーＦＥＴ群、４２  第２スルーＦＥＴ群
【図１】
2016009939.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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