(57)【要約】【課題】低消費電力化を図る。【解決手段】イメージセンサは、光電変換を行い、画素信号を出力する複数の画素が２次元に配列されたの１以上の画素からなる画素ブロックの画素から出力される画素信号の信号処理を担当する、画素ブロックと同一の数の、２次元に配列された信号処理部と、信号処理部の垂直方向の数と同一の数の水平制御線と、信号処理部の水平方向の数と同一の数の垂直制御線と、水平制御線を介して供給される水平制御信号と、垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と有する。信号処理部は、演算の結果に応じて、動作する。本技術は、例えば、画像を撮影するイメージセンサ等に適用することができる。【選択図】図３
2016184843.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
を備え、
前記信号処理部は、前記演算の結果に応じて、動作する
イメージセンサ。
【請求項２】
前記演算部は、前記水平制御信号と前記垂直制御信号との論理和、又は、論理積を演算する
請求項１に記載のイメージセンサ。
【請求項３】
前記演算部は、
前記水平制御信号と前記垂直制御信号との論理和、及び、論理積を演算し、
前記論理和、及び、前記論理積のうちの一方を選択する選択部を有する
請求項１に記載のイメージセンサ。
【請求項４】
前記信号処理部は、所定の処理を行う複数の処理部を有し、
前記複数の処理部のそれぞれは、前記演算の結果に応じて、動作する
請求項１に記載のイメージセンサ。
【請求項５】
前記水平制御線に、前記水平制御信号を供給するとともに、前記垂直制御線に、前記垂直制御信号を供給することにより、前記信号処理部の動作を制御する制御部をさらに備える
請求項１に記載のイメージセンサ。
【請求項６】
前記信号処理部は、前記演算の結果に応じて、動作状態、又は、スタンバイ状態になる
請求項１に記載のイメージセンサ。
【請求項７】
前記信号処理部は、前記画素信号のAD変換を行う
請求項１に記載のイメージセンサ。
【請求項８】
光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
を備えるイメージセンサの
前記信号処理部が、前記演算の結果に応じて、動作する
ステップを含む
処理方法。
【請求項９】
光を集光する光学系と、
光を受光し、画像を撮影するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
を有し、
前記信号処理部は、前記演算の結果に応じて、動作する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、イメージセンサ、処理方法、及び、電子機器に関し、特に、低消費電力化を図ることができるようにするイメージセンサ、処理方法、及び、電子機器に関する。
【背景技術】
【０００２】
例えば、特許文献１には、画像を撮影するイメージセンサとして、画素をグループ化し、各グループに、画素が出力する画素信号をAD(Analog to Digital)変換するADC(AD Converter)と、AD変換の結果得られる画素データを記憶するメモリとを設けた画像センサが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2006-203736号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の画像センサでは、すべてのグループのうちの一部のグループのADCが動作すればよい場合であっても、すべてのグループのADCが動作し、そのため、不必要な電力を消費する。
【０００５】
本技術は、このような状況に鑑みてなされたものであり、低消費電力化を図ることができるようにするものである。
【課題を解決するための手段】
【０００６】
本技術のイメージセンサ、又は、電子機器は、光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部とを備え、前記信号処理部は、前記演算の結果に応じて、動作するイメージセンサ、又は、そのようなイメージセンサを備える電子機器である。
【０００７】
本技術の処理方法は、光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部とを備えるイメージセンサの前記信号処理部が、前記演算の結果に応じて、動作するステップを含む処理方法である。
【０００８】
本技術のイメージセンサ、処理方法、及び、電子機器においては、光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部とを備えるイメージセンサの前記信号処理部が、前記演算の結果に応じて、動作する。
【０００９】
なお、イメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１０】
本技術によれば、低消費電力化を図ることができる。
【００１１】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１２】
【図１】本技術を適用したイメージセンサの一実施の形態の構成例を示す斜視図である。
【図２】イメージセンサからの画素データの読み出しの例を説明する図である。
【図３】回路基板２０の構成例を示すブロック図である。
【図４】回路基板２０の動作を説明するフローチャートである。
【図５】論理演算部３２の第１の構成例を示す回路図である。
【図６】ORゲート５１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の例を説明する図である。
【図７】ORゲート５１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の他の例を説明する図である。
【図８】論理演算部３２の第２の構成例を示す回路図である。
【図９】ANDゲート６１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の例を説明する図である。
【図１０】論理演算部３２の第３の構成例を示す回路図である。
【図１１】信号処理部２１の構成例を示すブロック図である。
【図１２】論理演算部３２の第４の構成例を示す回路図である。
【図１３】イメージセンサを使用する使用例を示す図である。
【図１４】イメージセンサを適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００１３】
＜本技術を適用したイメージセンサの一実施の形態＞
【００１４】
図１は、本技術を適用したイメージセンサの一実施の形態の構成例を示す斜視図である。
【００１５】
図１において、イメージセンサは、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、２層構造になっている。
【００１６】
すなわち、イメージセンサは、（半導体）基板である画素基板１０と回路基板２０とが積層されて構成される。
【００１７】
画素基板１０には、光電変換を行い、画素信号を出力する複数の画素（図示せず）が、例えば、２次元のマトリクス状に配列されている。画素基板１０の各画素での光電変換の結果得られる画素信号は、回路基板２０に出力される。
【００１８】
なお、画素基板１０を構成する複数の画素は、１以上の画素からなる画素ブロック１１に区分されている。すなわち、画素基板１０は、横×縦がM×N個の画素ブロック１１に区分されている。
【００１９】
回路基板２０には、横×縦がM×N個の信号処理部２１が構成されている。
【００２０】
信号処理部２１は、画素基板１０の各画素が出力する画素信号のAD変換や、黒レベルの補正、現像等の信号処理を、必要に応じて行う。
【００２１】
ここで、回路基板２０において、1個の信号処理部２１は、1個の画素ブロック１１と同程度のサイズになっており、1個の画素ブロック１１に対向する位置に配置される。
【００２２】
信号処理部２１は、その信号処理部２１と対向する位置にある画素ブロック１１を構成する（１以上の）画素が出力する画素信号の信号処理を担当する。
【００２３】
このことは、1個の信号処理部２１が信号処理を担当する画素の集合が、1個の画素ブロック１１を構成することを意味する。
【００２４】
いま、信号処理部２１が少なくともAD変換を行うこととすると、信号処理部２１は、その信号処理部２１と対向する位置にある画素ブロック１１を構成する画素が出力する画素信号のAD変換を担当する。
【００２５】
このようなAD変換のアーキテクチャは、エリアADC(AD Conversion)アーキテクチャと呼ばれる。エリアADCアーキテクチャによれば、信号処理部２１の数M×Mに等しい数だけ並列に、画素信号のAD変換等の信号処理を行うことができる。
【００２６】
信号処理部２１は、例えば、画素信号のAD変換を行うAD変換器や、そのAD変換によって得られる画素データを記憶するメモリ等で構成することができる。
【００２７】
この場合、信号処理部２１を構成するメモリは、回路基板２０とは別の基板に設け、イメージセンサは、画素基板１０、回路基板２０、及び、別の基板を積層した３層構造に構成することができる。
【００２８】
図２は、図１のイメージセンサからの画素データの読み出しの例を説明する図である。
【００２９】
図１のイメージセンサは、エリアADCアーキテクチャを採用するため、画素データの読み出しとして、ROI(Region of Interest)読み出しを行うことができる。
【００３０】
ROI読み出しとは、例えば、図２に示すように、動く被写体（動被写体）を追跡するように、窓読み出しを行う読み出し領域を変化させる読み出しである。窓読み出しでは、イメージセンサから、１フレームを構成する画素すべての画素データを読み出すのではなく、一部の領域（読み出し領域）内の画素だけの画素データが読み出される。
【００３１】
以上のように、ROI読み出しでは、画素基板１０を構成するすべての画素ではなく、読み出し領域内の画素だけの画素データが読み出される。
【００３２】
したがって、回路基板２０において、読み出し領域内の画素の画素信号のAD変換を担当する信号処理部２１は、動作させる必要がある。
【００３３】
しかしながら、読み出し領域内の画素の画素信号のAD変換を担当する信号処理部２１以外の信号処理部２１は、動作させる必要がない。そして、読み出し領域内の画素の画素信号のAD変換を担当する信号処理部２１以外の信号処理部２１を動作させない場合には、動作させる場合に比較して、低消費電力化を図ることができる。
【００３４】
そこで、本技術では、回路基板２０を構成する信号処理部２１の動作を制御することで、低消費電力化を図ることを可能とする。
【００３５】
＜回路基板２０の構成例＞
【００３６】
図３は、図１の回路基板２０の構成例を示すブロック図である。
【００３７】
図１で説明したように、回路基板２０は、横×縦がM×N個の信号処理部２１を有する。
【００３８】
さらに、回路基板２０は、制御部３１、M×N個の論理演算部３２、信号処理部２１の垂直（縦）方向の数Nと同一の数の水平制御線４１、及び、信号処理部２１の水平（横）方向の数Mと同一の数の垂直制御線４２を有する。
【００３９】
制御部３１は、水平制御線４１及び垂直制御線４２のそれぞれに、制御信号を供給することで、信号処理部２１の動作を制御する。
【００４０】
論理演算部３２は、例えば、信号処理部２１の一部を構成しており、水平制御線４１を介して供給される制御信号と、垂直制御線４２を介して供給される制御信号とを入力として論理演算を行う。
【００４１】
信号処理部２１は、その信号処理部２１が有する論理演算部３２の論理演算の演算結果に応じて、動作する。
【００４２】
水平制御線４１は、M×N個の信号処理部２１の各行に配線されている。したがって、水平制御線４１は、信号処理部２１の行数（垂直方向の数）Nと同一の本数だけ配線されている。
【００４３】
垂直制御線４２は、M×N個の信号処理部２１の各列に配線されている。したがって、垂直制御線４２は、信号処理部２１の列数（水平方向の数）Mと同一の本数だけ配線されている。
【００４４】
ここで、水平制御線４１を介して論理演算部３２に供給される制御信号を、水平制御信号ともいい、上からn+1本目の水平制御線４１に流れる水平制御信号を、水平制御信号STBY[n]とも記載する（n=0,1,...,N-1)。
【００４５】
また、垂直制御線４２を介して論理演算部３２に供給される制御信号を、垂直制御信号ともいい、左からm+1本目の垂直制御線４２に流れる垂直制御信号を、垂直制御信号STBX[m]とも記載する（m=0,1,...,M-1)。
【００４６】
以上のように、図３の回路基板２０では、N本の水平制御線４１とM本の垂直制御線４２とが設けられているので、M×N個の信号処理部２１の動作を個別に制御することができる。
【００４７】
ここで、左からm番目で、上からn番目の信号処理部２１及び論理演算部３２を、それぞれ、信号処理部２１[m,n]及び論理演算部３２[m,n]とも記載することとする。
【００４８】
本実施の形態では、論理演算部３２[m,n]において、水平制御信号STBY[n]及び垂直制御信号STBX[m]を入力とする論理演算の演算結果STB[m,n]が、H(High)及びL(Low)レベルのうちの、例えば、Hレベルである場合、信号処理部２１[m,n]は、例えば、スタンバイ状態（非動作状態）となる。
【００４９】
また、演算結果STB[m,n]が、Lレベルである場合、信号処理部２１[m,n]は、例えば、動作状態となる。
【００５０】
ここで、回路基板２０では、N本の水平制御線４１及びM本の垂直制御線４２のうちの、N本の水平制御線４１だけを設けること、又は、M本の垂直制御線４２だけを設けることができる。
【００５１】
但し、N本の水平制御線４１だけを設ける場合には、M×N個の信号処理部２１の動作の制御については、個別の信号処理部２１ごとに行うことはできず、行単位の信号処理部２１ごとに行うことになる。
【００５２】
同様に、M本の垂直制御線４２だけを設ける場合には、M×N個の信号処理部２１の動作の制御については、個別の信号処理部２１ごとに行うことはできず、列単位の信号処理部２１ごとに行うことになる。
【００５３】
＜回路基板２０の動作＞
【００５４】
図４は、図３の回路基板２０の動作を説明するフローチャートである。
【００５５】
ステップＳ１１において、制御部３１は、例えば、ユーザの操作等に応じて、ROI読み出しを行うかどうか等の動作モードを設定し、処理は、ステップＳ１２に進む。
【００５６】
ステップＳ１２では、制御部３１は、動作モードに従って、水平制御信号及び垂直制御信号を出力し、信号処理部２１の動作を制御する。
【００５７】
すなわち、制御部３１が出力する水平制御信号及び垂直制御信号は、水平制御線４１及び垂直制御線４２を、それぞれ介して、論理演算部３２に供給される。
【００５８】
論理演算部３２は、水平制御信号及び垂直制御信号を入力として、論理演算を行い、その演算結果を出力する。
【００５９】
信号処理部２１は、その信号処理部２１が有する論理演算部３２が出力する演算結果に応じて、動作状態又はスタンバイ状態となる。
【００６０】
動作状態になった信号処理部２１では、その信号処理部２１が担当する画素ブロック１１の画素が出力する画素信号のAD変換等の信号処理が行われる。
【００６１】
一方、スタンバイ状態になった信号処理部２１は、動作を停止し、信号処理を行わない。
【００６２】
＜論理演算部３２の第１の構成例＞
【００６３】
図５は、図３の論理演算部３２の第１の構成例を示す回路図である。
【００６４】
図５では、論理演算部３２は、ORゲート５１を有する。
【００６５】
ORゲート５１は、水平制御信号STBY[n]と垂直制御信号STBX[m]との論理和を演算し、演算結果STB[m,n]として出力する。
【００６６】
したがって、図５では、水平制御信号STBY[n]及び垂直制御信号STBX[m]のうちの少なくとも一方がHレベルである場合には、演算結果STB[m,n]は、Hレベルとなる。
【００６７】
また、水平制御信号STBY[n]及び垂直制御信号STBX[m]の両方が、Lレベルである場合にのみ、演算結果STB[m,n]は、Lレベルになる。
【００６８】
以上のように、論理演算部３２において、水平制御信号STBY[n]と垂直制御信号STBX[m]との論理和が演算される場合、水平制御信号STBY[n]がHレベルであるときには、第n+1行（上からn+1行目）の信号処理部２１のすべてがスタンバイ状態になる。
【００６９】
同様に、垂直制御信号STBX[m]がHレベルであるときには、第m+1列（左からm+1列目）の信号処理部２１のすべてがスタンバイ状態になる。
【００７０】
したがって、ORゲート５１で構成される論理演算部３２によれば、M×N個の画素ブロック１１のうちの、ROI読み出しで画素データの読み出しの対象となる読み出し領域の画素ブロック１１（が出力する画素信号の信号処理）を担当する信号処理部２１だけを動作状態とするとともに、読み出し領域以外の領域の画素ブロック１１を担当する信号処理部２１をスタンバイ状態とすることができる。
【００７１】
図６は、ORゲート５１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の例を説明する図である。
【００７２】
なお、図６において（以降の図でも同様）、影を付してある信号処理部２１は、スタンバイ状態の信号処理部２１を表し、影を付してない信号処理部２１は、動作状態の信号処理部２１を表している。
【００７３】
図６では、垂直制御信号STBX[0]，STBX[1]，STBX[M-1]、及び、水平制御信号STBY[0]，STBY[N-1]がHレベルになっており、他の垂直制御信号、及び、他の水平制御信号はLレベルになっている。
【００７４】
その結果、図６では、M×N個の信号処理部２１[m,n]のうちの、信号処理部２１[2,1]と２１[M-2,N-2]とを結ぶ線分を対角線とする矩形の領域内にある信号処理部２１が動作状態になっており、他の信号処理部２１（第1行及び第N-1行、並びに、第1列、第2列、及び、第M-1列の信号処理部２１）がスタンバイ状態になっている。
【００７５】
したがって、図６では、M×N個の信号処理部２１のうちの、矩形の領域内の信号処理部２１だけを動作状態にさせ、その矩形の領域内の画素ブロック１１が出力する画素信号のAD変換等の信号処理を行うことができる。その結果、イメージセンサから、１フレームを構成する画素すべての画素データが読み出されるのではなく、一部の領域（読み出し領域）内の画素だけの画素データが読み出される。
【００７６】
以上のように、M×N個の信号処理部２１のうちの、矩形の領域内の信号処理部２１だけを動作状態にさせ、他の信号処理部２１をスタンバイ状態にさせることができるので、低消費電力化を図ることができる。
【００７７】
図７は、ORゲート５１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の他の例を説明する図である。
【００７８】
図７では、垂直制御信号及び水平制御信号の4回の切り替えを1周期として、垂直制御信号及び水平制御信号の切り替えが周期的に行われる。
【００７９】
すなわち、図７では、回路基板２０の、横×縦が2×2個単位の信号処理部２１に注目すると、その2×2個の信号処理部２１が、1個ずつ、周期的に動作状態にされる。
【００８０】
図７のＡは、2×2個単位の信号処理部２１が、1個ずつ、周期的に動作状態になっていく様子を示している。
【００８１】
1回目の切り替えでは、奇数列の垂直制御信号STBX[2i]、及び、奇数行の水平制御信号[2j]がLレベルにされるとともに、偶数列の垂直制御信号STBX[2i+1]、及び、偶数列の水平制御信号[2j+1]がHレベルにされる(i=0,1,...,(M-1)/2)(j=0,1,...,(N-1)/2)。
【００８２】
この場合、図７のＡに示すように、横×縦が2×2個の信号処理部２１のうちの、左上の信号処理部２１のみが動作状態となり、残りの3個の信号処理部２１はスタンバイ状態となる。
【００８３】
2回目の切り替えでは、偶数列の垂直制御信号STBX[2i+1]、及び、奇数行の水平制御信号[2j]がLレベルにされるとともに、奇数列の垂直制御信号STBX[2i]、及び、偶数列の水平制御信号[2j+1]がHレベルにされる。
【００８４】
この場合、図７のＡに示すように、横×縦が2×2個の信号処理部２１のうちの、右上の信号処理部２１のみが動作状態となり、残りの3個の信号処理部２１はスタンバイ状態となる。
【００８５】
3回目の切り替えでは、奇数列の垂直制御信号STBX[2i]、及び、偶数行の水平制御信号[2j+1]がLレベルにされるとともに、偶数列の垂直制御信号STBX[2i+1]、及び、奇数列の水平制御信号[2j]がHレベルにされる。
【００８６】
この場合、図７のＡに示すように、横×縦が2×2個の信号処理部２１のうちの、左下の信号処理部２１のみが動作状態となり、残りの3個の信号処理部２１はスタンバイ状態となる。
【００８７】
4回目の切り替えでは、偶数列の垂直制御信号STBX[2i+1]、及び、偶数行の水平制御信号[2j+1]がLレベルにされるとともに、奇数列の垂直制御信号STBX[2i]、及び、奇数列の水平制御信号[2j]がHレベルにされる。
【００８８】
この場合、図７のＡに示すように、横×縦が2×2個の信号処理部２１のうちの、右下の信号処理部２１のみが動作状態となり、残りの3個の信号処理部２１はスタンバイ状態となる。
【００８９】
図７のＢは、2×2個単位の信号処理部２１のうちの、左下の信号処理部２１のみが動作状態になっている様子の詳細を示している。
【００９０】
図７のＢでは、奇数列の垂直制御信号STBX[2i]、及び、偶数行の水平制御信号[2j+1]がLレベルにされるとともに、偶数列の垂直制御信号STBX[2i+1]、及び、奇数列の水平制御信号[2j]がHレベルにされている。
【００９１】
以上のように、垂直制御信号及び水平制御信号の4回の切り替えを1周期として、垂直制御信号及び水平制御信号の切り替えを周期的に行うことで、2×2個の信号処理部２１の単位で、その2×2個の信号処理部２１を、1個ずつ、周期的に動作状態にすることができる。
【００９２】
例えば、イメージセンサからの画素データの読み出しを高速で行う必要がない場合には、図７に示したように、2×2個の信号処理部２１の単位で、その2×2個の信号処理部２１を、1個ずつ、周期的に動作状態にすることで、同時に動作する信号処理部１２の数を少なくし、低消費電力化を図ることができる。
【００９３】
なお、以上のように、信号処理部２１を、1個ずつ、周期的に動作状態にすることは、2×2個単位の他、例えば、3×3個単位や、4×2個単位等で行うことができる。
【００９４】
＜論理演算部３２の第２の構成例＞
【００９５】
図８は、図３の論理演算部３２の第２の構成例を示す回路図である。
【００９６】
図８では、論理演算部３２は、ANDゲート６１を有する。
【００９７】
ANDゲート６１は、水平制御信号STBY[n]と垂直制御信号STBX[m]との論理積を演算し、演算結果STB[m,n]として出力する。
【００９８】
したがって、図８では、水平制御信号STBY[n]及び垂直制御信号STBX[m]の両方がHレベルである場合にのみ、演算結果STB[m,n]は、Hレベルとなる。
【００９９】
また、水平制御信号STBY[n]及び垂直制御信号STBX[m]のうちの少なくとも一方が、Lレベルである場合には、演算結果STB[m,n]は、Lレベルになる。
【０１００】
以上のように、論理演算部３２において、水平制御信号STBY[n]と垂直制御信号STBX[m]との論理積が演算される場合、水平制御信号STBY[n]及び垂直制御信号STBX[m]の両方がHレベルであるときのみ、第n+1行第m+1列の信号処理部２１[m,n]がスタンバイ状態になる。
【０１０１】
したがって、ANDゲート６１で構成される論理演算部３２によれば、M×N個の画素ブロック１１のうちの、例えば、前景が映っている矩形の前景領域の画素ブロック１１を担当する信号処理部２１をスタンバイ状態とするとともに、前景領域を除いた領域の画素ブロック１１を担当する信号処理部２１だけを動作状態とすることができる。この場合、例えば、背景のみの画素データを得ることができる。
【０１０２】
図９は、ANDゲート６１で構成される論理演算部３２の演算結果に応じて制御される信号処理部２１の動作の例を説明する図である。
【０１０３】
図９では、垂直制御信号STBX[2]ないしSTBX[M-2]、及び、水平制御信号STBY[1]ないしSTBY[N-2]がHレベルになっており、他の垂直制御信号、及び、他の水平制御信号がLレベルになっている。
【０１０４】
その結果、図９では、信号処理部２１[2,1]と２１[M-2,N-2]とを結ぶ線分を対角線とする矩形の領域内にある信号処理部２１がスタンバイ状態になっており、他の信号処理部２１（第1行及び第N-1行、並びに、第1列、第2列、及び、第M-1列の信号処理部２１）が動作状態になっている。
【０１０５】
したがって、図９では、M×N個の信号処理部２１のうちの、矩形の領域以外の領域内の信号処理部２１だけを動作状態にさせ、その領域内の画素ブロック１１が出力する画素信号のAD変換等の信号処理を行うことができる。その結果、イメージセンサから、１フレームを構成する画素すべての画素データが読み出されるのではなく、一部の領域内の画素だけの画素データが読み出される。
【０１０６】
以上のように、M×N個の信号処理部２１のうちの、矩形の領域以外の領域内の信号処理部２１だけを動作状態にさせ、他の信号処理部２１をスタンバイ状態にさせることができるので、低消費電力化を図ることができる。
【０１０７】
＜論理演算部３２の第３の構成例＞
【０１０８】
図１０は、図３の論理演算部３２の第３の構成例を示す回路図である。
【０１０９】
なお、図中、図５又は図８の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０１１０】
図１０では、論理演算部３２は、図５のORゲート５１、図８のANDゲート６１、及び、セレクタ７１を有する。
【０１１１】
セレクタ７１には、ORゲート５１が出力する演算結果（水平制御信号STBY[n]と垂直制御信号STBX[m]との論理和）と、ANDゲート６１が出力する演算結果（水平制御信号STBY[n]と垂直制御信号STBX[m]との論理積）とが供給される。
【０１１２】
さらに、セレクタ７１には、制御部３１から、セレクタ７１を制御する制御信号としての選択信号SEL_AND_ORが供給される。
【０１１３】
セレクタ７１は、選択信号SEL_AND_ORに応じて、ORゲート５１の論理和、及び、ANDゲート６１の論理積のうちの一方を選択する選択部であり、その論理和及び論理積の中から選択した方を、論理演算の演算結果STB[m,n]として出力する。
【０１１４】
したがって、図１０の論理演算部３２によれば、セレクタ７１において、ORゲート５１の論理和を選択することにより、図５ないし図７で説明したように、水平制御信号STBY[n]がHレベルであるときに、第n+1行の信号処理部２１のすべてをスタンバイ状態にするとともに、垂直制御信号STBX[m]がHレベルであるときに、第m+1列の信号処理部２１のすべてをスタンバイ状態にすることができる。
【０１１５】
また、図１０の論理演算部３２によれば、セレクタ７１において、ANDゲート６１の論理積を選択することにより、図８及び図９で説明したように、水平制御信号STBY[n]及び垂直制御信号STBX[m]の両方がHレベルであるときのみ、第n+1行第m+1列の信号処理部２１[m,n]をスタンバイ状態にすることができる。
【０１１６】
選択信号SEL_AND_ORを論理演算部３２に供給する供給方法としては、M×N個の論理演算部３２に対して、同一の選択信号SEL_AND_ORを供給する第１の供給方法を採用することができる。
【０１１７】
また、選択信号SEL_AND_ORを論理演算部３２に供給する供給方法としては、M×N個の論理演算部３２に対して、列ごと、又は、行ごとに異なる選択信号SEL_AND_ORを供給する第２の供給方法を採用することができる。
【０１１８】
さらに、選択信号SEL_AND_ORを論理演算部３２に供給する供給方法としては、M×N個の論理演算部３２のそれぞれに個別の選択信号SEL_AND_ORを供給する第３の供給方法を採用することができる。
【０１１９】
第１の供給方法よりも、第２の供給方法の方が、より細かい単位で、論理和、又は、論理積の選択を指定することができる。さらに、第２の供給方法よりも、第３の供給方法の方が、より細かい単位で、論理和、又は、論理積の選択を指定することができる。
【０１２０】
但し、第２の供給方法を採用する場合には、第１の供給方法を採用する場合よりも、制御部３１から論理演算部３２への選択信号SEL_AND_ORの配線数が多くなる。さらに、第３の供給方法を採用する場合には、第３の供給方法を採用する場合よりも、制御部３１から論理演算部３２への選択信号SEL_AND_ORの配線数が多くなる。
【０１２１】
＜信号処理部２１の構成例＞
【０１２２】
図１１は、信号処理部２１の構成例を示すブロック図である。
【０１２３】
図１１において、信号処理部２１は、論理演算部３２の他、所定の処理を行う複数の処理部として、3個の処理部８１，８２、及び、８３を有している。
【０１２４】
ここで、信号処理部２１が行う信号処理として、AD変換に注目し、そのAD変換として、例えば、スロープ方式AD変換が行われることとする。
【０１２５】
スロープ方式AD変換では、画素基板１０の画素が画素信号を出力する信号線(VSL(Vertical Signal Line))（図示せず）の信号線電圧と、一定の傾きで電圧が低下するランプ信号とが比較され、信号線電圧とランプ信号とが一致するまでの時間がカウントされる。そして、その時間のカウント値が、画素信号のAD変換結果として出力される。
【０１２６】
スロープ方式AD変換では、例えば、信号線電圧とランプ信号とを比較する処理を行うコンパレータ、時間をカウントする処理を行うカウンタ、及び、信号線に電流を流す処理を行う電流源等が必要となる。
【０１２７】
信号処理部２１の信号処理として、スロープ方式AD変換が行われる場合には、3個の処理部８１ないし８３は、例えば、それぞれ、コンパレータ、カウンタ、及び、電流源に相当する。
【０１２８】
図１１では、論理演算部３２には、選択信号SEL_AND_OR、垂直制御信号STBX[m]、水平制御信号STBY[n]、並びに、指定信号STB_A，STB_B、及び、STB_Cが、制御部３１から供給される。
【０１２９】
論理演算部３２は、選択信号SEL_AND_OR、垂直制御信号STBX[m]、水平制御信号STBY[n]、並びに、指定信号STB_A，STB_B、及び、STB_Cを入力として論理演算を行い、その論理演算の演算結果STB_A[m,n]，STB_B[m,n]、及び、STB_C[m,n]を出力する。
【０１３０】
ここで、指定信号STB_A，STB_B、及び、STB_Cは、例えば、動作をスタンバイに制御する対象を指定する信号である。
【０１３１】
すなわち、処理部８１をスタンバイ状態に制御する制御対象（以下、スタンバイ制御対象ともいう）とする場合には、指定信号STB_Aは、H及びLレベルのうちの、例えば、Hレベルにされる。同様に、処理部８２をスタンバイ制御対象とする場合には、指定信号STB_Bは、Hレベルにされ、処理部８３をスタンバイ制御対象とする場合には、指定信号STB_Cは、Hレベルにされる。
【０１３２】
論理演算部３２が出力する演算結果STB_A[m,n]，STB_B[m,n]、及び、STB_C[m,n]は、処理部８１ないし８３に、それぞれ供給される。
【０１３３】
処理部８１ないし８３は、それぞれ、演算結果STB_A[m,n]，STB_B[m,n]、及び、STB_C[m,n]に応じて動作する。
【０１３４】
すなわち、演算結果STB_A[m,n]が、H及びLレベルのうちの、例えば、Hレベルである場合、処理部８１は、動作状態及びスタンバイ状態のうちの、例えば、スタンバイ状態になり、演算結果STB_A[m,n]が、Lレベルである場合、処理部８１は動作状態になる。
【０１３５】
同様に、演算結果STB_B[m,n]がHレベルである場合、処理部８２はスタンバイ状態になり、演算結果STB_B[m,n]がLレベルである場合、処理部８２は動作状態になる。また、演算結果STB_C[m,n]がHレベルである場合、処理部８３はスタンバイ状態になり、演算結果STB_C[m,n]がLレベルである場合、処理部８３は動作状態になる。
【０１３６】
なお、指定信号STB_Aを論理演算部３２に供給する供給方法としては、M×N個の論理演算部３２に対して、同一の指定信号STB_Aを供給する第１の供給方法を採用することができる。
【０１３７】
その他、指定信号STB_Aを論理演算部３２に供給する供給方法としては、図１０で説明した、選択信号SEL_AND_ORを論理演算部３２に供給する場合と同様に、第２の供給方法や、第３の供給方法を採用することができる。
【０１３８】
指定信号STB_BやSTB_Cを論理演算部３２に供給する供給方法についても、同様である。
【０１３９】
＜論理演算部３２の第４の構成例＞
【０１４０】
図１２は、論理演算部３２の第４の構成例を示す回路図である。
【０１４１】
すなわち、図１２は、図１１の論理演算部３２の構成例を示している。
【０１４２】
なお、図中、図１０の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
【０１４３】
図１２の論理演算部３２は、ORゲート５１、ANDゲート６１、及び、セレクタ７１を有する点で、図１０の場合と共通する。
【０１４４】
但し、図１２の論理演算部３２は、ANDゲート９１，９２、及び、９３が新たに設けられている点で、図１０の場合と相違する。
【０１４５】
ANDゲート９１ないし９３には、セレクタ７１が出力する、ORゲート５１の論理和、又は、ANDゲート５１の論理積が供給される。
【０１４６】
さらに、ANDゲート９１には、指定信号STB_Aが、ANDゲート９２には、指定信号STB_Bが、ANDゲート９３には、指定信号STB_Cが、それぞれ供給される。
【０１４７】
ANDゲート９１は、セレクタ７１が出力する論理和又は論理積と指定信号STB_Aとの論理積を演算し、演算結果STB_A[m,n]として、処理部８１に出力する。
【０１４８】
ANDゲート９２は、セレクタ７１が出力する論理和又は論理積と指定信号STB_Bとの論理積を演算し、演算結果STB_B[m,n]として、処理部８２に出力する。
【０１４９】
ANDゲート９３は、セレクタ７１が出力する論理和又は論理積と指定信号STB_Cとの論理積を演算し、演算結果STB_C[m,n]として、処理部８３に出力する。
【０１５０】
したがって、ANDゲート９１では、指定信号STB_Aが、スタンバイ制御対象が処理部８１であることを表すHレベルになっている場合には、セレクタ７１が出力する論理和又は論理積が、演算結果STB_A[m,n]として、処理部８１に出力される。その結果、処理部８１は、セレクタ７１が出力する論理和又は論理積に応じて、動作状態若しくはスタンバイ状態になる。
【０１５１】
ANDゲート９２では、指定信号STB_Bが、スタンバイ制御対象が処理部８２であることを表すHレベルになっている場合には、セレクタ７１が出力する論理和又は論理積が、演算結果STB_B[m,n]として、処理部８２に出力される。その結果、処理部８２は、セレクタ７１が出力する論理和又は論理積に応じて、動作状態若しくはスタンバイ状態になる。
【０１５２】
ANDゲート９３では、指定信号STB_Cが、スタンバイ制御対象が処理部８３であることを表すHレベルになっている場合には、セレクタ７１が出力する論理和又は論理積が、演算結果STB_C[m,n]として、処理部８３に出力される。その結果、処理部８３は、セレクタ７１が出力する論理和又は論理積に応じて、動作状態若しくはスタンバイ状態になる。
【０１５３】
以上のように、指定信号STB_Aや、STB_B，STB_Cによって、処理部８１や、８２，８３を、スタンバイ制御対象に指定し、セレクタ７１が出力する（水平制御信号と垂直制御信号との）論理和又は論理積に応じて、処理部８１ないし８３のうちの、指定信号STB_Aや、STB_B，STB_Cで指定される処理部の動作を制御することができる。
【０１５４】
すなわち、処理部８１ないし８３それぞれの動作を、個別に制御することができる。
【０１５５】
なお、指定信号STB_AがLレベルである場合、セレクタ７１の出力にかかわらず、ANDゲート９１の出力である演算結果STB_A[m,n]は、Lレベルになり、処理部８１は、動作状態となる。同様に、指定信号STB_BがLレベルである場合、処理部８２は、動作状態となり、指定信号STB_CがLレベルである場合、処理部８３は、動作状態となる。
【０１５６】
＜撮像素子の使用例＞
【０１５７】
図１３は、図１のイメージセンサを使用する使用例を示す図である。
【０１５８】
上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々な電子機器に使用することができる。
【０１５９】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する電子機器
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される電子機器
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される電子機器
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される電子機器
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される電子機器
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される電子機器
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される電子機器
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される電子機器
【０１６０】
＜イメージセンサを適用したディジタルカメラ＞
【０１６１】
図１４は、図１のイメージセンサを適用した電子機器の１つであるディジタルカメラの一実施の形態の構成例を示すブロック図である。
【０１６２】
ディジタルカメラでは、静止画、及び、動画のいずれも撮像することができる。
【０１６３】
図１４において、ディジタルカメラは、光学系１０１、イメージセンサ１０２、DSP(Digital Signal Processor)１０３、フレームメモリ１０４、記録装置１０５、表示装置１０６、電源系１０７、操作系１０８、及び、バスライン１０９を有する。ディジタルカメラにおいて、DSP１０３ないし操作系１０８は、バスライン１０９を介して相互に接続されている。
【０１６４】
光学系１０１は、外部からの光を、イメージセンサ１０２上に集光する。
【０１６５】
イメージセンサ１０２は、図１のイメージセンサと同様に構成され、光学系１０１からの光を受光して光電変換し、電気信号としての画像データを出力する。
【０１６６】
DSP１０３は、イメージセンサ１０２が出力する画像データに必要な信号処理を施す。
【０１６７】
フレームメモリ１０４は、DSP１０３により信号処理が施された画像データを、フレーム単位で一時的に保持する。
【０１６８】
記録装置１０５は、イメージセンサ１０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。
【０１６９】
表示装置１０６は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置等からなり、フレームメモリ１０４に記憶された画像データに対応する画像（動画又は静止画）を表示する。
【０１７０】
電源系１０７は、イメージセンサ１０２ないし表示装置１０６、及び、操作系１０８に、必要な電源を供給する。
【０１７１】
操作系１０８は、ユーザによる操作に従い、ディジタルカメラが有する各種の機能についての操作指令を出力する。
【０１７２】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１７３】
例えば、信号処理部２１での信号処理は、AD変換に限定されるものではない。
【０１７４】
また、図１１及び図１２では、信号処理部２１が、３個の処理部８１ないし８３を有することとしたが、信号処理部２１は、その他、２個や４個以上の処理部で構成することができる。
【０１７５】
さらに、水平制御信号と垂直制御信号との演算は、論理和や論理積に限定されるものではなく、水平制御信号と垂直制御信号との演算としては、排他的論理和等の、その他の論理演算を採用することができる。
【０１７６】
また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
【０１７７】
なお、本技術は、以下のような構成をとることができる。
【０１７８】
＜１＞
光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
を備え、
前記信号処理部は、前記演算の結果に応じて、動作する
イメージセンサ。
＜２＞
前記演算部は、前記水平制御信号と前記垂直制御信号との論理和、又は、論理積を演算する
＜１＞に記載のイメージセンサ。
＜３＞
前記演算部は、
前記水平制御信号と前記垂直制御信号との論理和、及び、論理積を演算し、
前記論理和、及び、前記論理積のうちの一方を選択する選択部を有する
＜１＞に記載のイメージセンサ。
＜４＞
前記信号処理部は、所定の処理を行う複数の処理部を有し、
前記複数の処理部のそれぞれは、前記演算の結果に応じて、動作する
＜１＞ないし＜３＞のいずれかに記載のイメージセンサ。
＜５＞
前記水平制御線に、前記水平制御信号を供給するとともに、前記垂直制御線に、前記垂直制御信号を供給することにより、前記信号処理部の動作を制御する制御部をさらに備える
＜１＞ないし＜４＞のいずれかに記載のイメージセンサ。
＜６＞
前記信号処理部は、前記演算の結果に応じて、動作状態、又は、スタンバイ状態になる
＜１＞ないし＜５＞のいずれかに記載のイメージセンサ。
＜７＞
前記信号処理部は、前記画素信号のAD変換を行う
＜１＞ないし＜６＞のいずれかに記載のイメージセンサ。
＜８＞
光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
を備えるイメージセンサの
前記信号処理部が、前記演算の結果に応じて、動作する
ステップを含む
処理方法。
＜９＞
光を集光する光学系と、
光を受光し、画像を撮影するイメージセンサと
を備え、
前記イメージセンサは、
光電変換を行い、画素信号を出力する複数の画素が２次元に配列された画素基板と、
前記画素基板の１以上の画素からなる画素ブロックの画素から出力される前記画素信号の信号処理を担当する、前記画素ブロックと同一の数の、２次元に配列された信号処理部と、
前記２次元に配列された信号処理部の垂直方向の数と同一の数の水平制御線と、
前記２次元に配列された信号処理部の水平方向の数と同一の数の垂直制御線と、
前記水平制御線を介して供給される水平制御信号と、前記垂直制御線を介して供給される垂直制御信号とを入力として演算を行う演算部と
を有し、
前記信号処理部は、前記演算の結果に応じて、動作する
電子機器。
【符号の説明】
【０１７９】
１０  画素基板，  １１  画素ブロック，  ２０  回路基板，  ２１  信号処理部，  ３１  制御部，  ３２  論理演算部，  ４１  水平制御線，  ４２  垂直制御線，  ５１  ORゲート，  ６１  ANDゲート，  ７１  セレクタ，  ８１ないし８３  処理部，  ９１ないし９３  ANDゲート，  １０１  光学系，  １０２  イメージセンサ，  １０３  DSP，  １０４  フレームメモリ，  １０５  記録装置，  １０６  表示装置，  １０７  電源系，  １０８  操作系，  １０９  バスライン
【図１】
2016184843.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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