(57)【要約】【課題】サンプルの状態変化に伴う各インダクタのインダクタンスの変化量を有意に相異させるとともに、回路面積を低減する。【解決手段】半導体集積回路（１）において、第１インダクタ（１１０）および第２インダクタ（１２０）が形成されている側の下側基板（９３）の面の上方に配置されている保護膜（９１）上に、サンプル（Ｓ）を配置することが可能であり、下側基板（９３）から保護膜（９１）に向かう方向を高さ方向とする。発振回路（１１）の第１インダクタ（１１０）を形成する第１メタル層（ＭＬ１１０）は、分周回路（１２）の第２インダクタ（１２０）を形成する第２メタル層（ＭＬ１２０）よりも高い位置に配置されている。【選択図】図１
2016178248.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体集積回路であって、
第１インダクタおよび第２インダクタが形成されている側の上記半導体基板の面の上方に配置されている保護膜上に、検出対象としてのサンプルを配置することが可能であり、
上記第１インダクタを有する発振回路と、
上記第２インダクタを有し、上記発振回路の出力信号を分周する分周回路と、を備え、
上記半導体基板と上記保護膜との間には、上記第１インダクタを形成する第１メタル層および上記第２インダクタを形成する第２メタル層がそれぞれ設けられており、
上記半導体基板から上記保護膜に向かう方向を高さ方向として、
上記第１メタル層は、上記第２メタル層よりも高い位置に配置されていることを特徴とする半導体集積回路。
【請求項２】
上記第１インダクタの少なくとも一部は、上記第２インダクタの少なくとも一部と、上記高さ方向に重畳して配置されていることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
上記第１インダクタのインダクタンスは、上記第２インダクタのインダクタンスよりも小さいことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
請求項１から３のいずれか１項に記載の半導体集積回路を含むＰＬＬ（Phase Locked Loop）回路。
【請求項５】
請求項１から３のいずれか１項に記載の半導体集積回路を含む電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路は、無線通信機器等の電子機器に広く利用されている。このため、ＰＬＬ回路の性能向上を目的として、様々な工夫がなされている。例えば、特許文献１には、ＰＬＬ回路に含まれる分周回路の規模を小さくしつつ、比較的高精度な分周を簡単に行うための構成が開示されている。
【０００３】
特許文献１の図１等に示されるように、ＰＬＬ回路では、インダクタを有する発振回路（電圧制御発振回路）と、分周回路とが設けられている。電圧制御発振回路は、制御信号に基づいて、所定の周波数を有する第１クロック信号を生成する。また、分周回路は、発振回路によって生成された第１クロック信号を分周し、第２クロック信号を生成する。
【０００４】
これにより、第２クロック信号を所望の周波数を有する出力信号として利用することが可能となる。なお、特許文献１に示されるように、第２クロック信号が高周波信号である場合には、分周回路にもインダクタが設けられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−２２２８６７号公報（２０１４年１１月２７日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで、発振回路および分周回路を半導体集積回路（例えばＩＣチップ）内に実装した場合を考える（例えば、後述の図７を参照）。この半導体集積回路は、半導体集積回路の基板表面に接触したサンプル（例えばバイオ分子）を検知するバイオセンサの構成要素として機能させることもできる。
【０００７】
一例として、半導体基板表面に接触したサンプルの状態変化に伴って、サンプルの物性値（例えば誘電率）が変化した場合を考える。この場合、サンプルの誘電率の影響を受けて、サンプルの近傍に配置されたインダクタのインダクタンスの値も変化する。
【０００８】
なお、水の誘電率は、所定の高周波帯（例えば、２０ＧＨｚ〜１８０ＧＨｚ程度の周波数帯）において、大きく変化することが知られている。このため、半導体集積回路において、第２クロック信号を例えば１０ＧＨｚ以上の高周波信号とすることが好ましい。それゆえ、分周回路にもインダクタが設けられる場合がある。
【０００９】
従って、インダクタが設けられた第１クロック信号の周波数の変動の検知結果に基づいて、サンプルの状態変化を検知することが可能となる。この場合、サンプルの状態変化に伴い、発振回路に設けられたインダクタのインダクタンスの変化量を大きくすることが要求される。
【００１０】
他方、分周回路に設けられたインダクタは、ＰＬＬ回路の構成要素として主要な役割を果たすため、サンプルの状態変化に伴うインダクタンスの変化量をできるだけ小さくすることが要求される。
【００１１】
このように、半導体集積回路における発振回路および分周回路のそれぞれにインダクタを設けた場合には、サンプルの状態変化が生じた場合に、（ｉ）インダクタンスを大きく変化させることが望まれるインダクタと、（ｉｉ）インダクタンスをできるだけ変化させないことが望まれるインダクタとを、それぞれ設けることが必要とされる。しかしながら、上述の特許文献１には、このようなインダクタをそれぞれ実現するための構成については、何ら考慮されていない。
【００１２】
また、半導体集積回路において、インダクタは比較的大きな面積を占める素子である。このため、発振回路および分周回路のそれぞれにインダクタを設けた場合には、半導体集積回路の回路面積が大きくなることが懸念される。しかしながら、上述の特許文献１には、半導体集積回路の回路面積を低減するためのインダクタの配置についても、何ら考慮されていない。
【００１３】
従って、発振回路および分周回路のそれぞれにインダクタが設けられた半導体集積回路において、サンプルの状態変化に伴う各インダクタのインダクタンスの変化量を有意に相異させるとともに、回路面積を十分に低減することができないという問題があった。なお、この問題点については、後述の比較例において詳述する（図７を参照）。
【００１４】
本発明は、上記の問題を解決するためになされたものであり、その目的は、発振回路および分周回路のそれぞれにインダクタが設けられた半導体集積回路において、サンプルの状態変化に伴う各インダクタのインダクタンスの変化量を有意に相異させるとともに、回路面積を低減することである。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明の一態様に係る半導体集積回路は、半導体基板上に形成された半導体集積回路であって、第１インダクタおよび第２インダクタが形成されている側の上記半導体基板の面の上方に配置されている保護膜上に、検出対象としてのサンプルを配置することが可能であり、上記第１インダクタを有する発振回路と、上記第２インダクタを有し、上記発振回路の出力信号を分周する分周回路と、を備え、上記半導体基板と上記保護膜との間には、上記第１インダクタを形成する第１メタル層および上記第２インダクタを形成する第２メタル層がそれぞれ設けられており、上記半導体基板から上記保護膜に向かう方向を高さ方向として、上記第１メタル層は、上記第２メタル層よりも高い位置に配置されている。
【発明の効果】
【００１６】
本発明の一態様に係る半導体集積回路によれば、サンプルの状態変化に伴う各インダクタのインダクタンスの変化量を有意に相異させるとともに、回路面積を低減することができるという効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態１に係る半導体集積回路を示す図であり、（ａ）は回路構成を示す平面図であり、（ｂ）は、（ａ）におけるＡ１−Ａ２線矢視断面図である。
【図２】本発明の実施形態１に係る半導体集積回路を含むＰＬＬ回路の要部の構成を示す機能ブロック図である。
【図３】本発明の実施形態１に係る半導体集積回路の一変形例における回路構成を示す平面図である。
【図４】本発明の実施形態１に係る半導体集積回路の別の変形例における回路構成を示す平面図である。
【図５】本発明の実施形態２に係る半導体集積回路を示す図であり、（ａ）は回路構成を示す平面図であり、（ｂ）は、（ａ）におけるＢ１−Ｂ２線矢視断面図である。
【図６】本発明の実施形態３に係る半導体集積回路を示す図であり、（ａ）は回路構成を示す平面図であり、（ｂ）は、（ａ）におけるＣ１−Ｃ２線矢視断面図である。
【図７】本発明の一態様に係る半導体集積回路の比較例を示す図であり、（ａ）は回路構成を示す平面図であり、（ｂ）は、（ａ）におけるＺ１−Ｚ２線矢視断面図である。
【発明を実施するための形態】
【００１８】
〔実施形態１〕
本発明の実施形態１について、図１、図２、および図７に基づいて説明すれば、以下の通りである。
【００１９】
（ＰＬＬ回路１００）
はじめに、図２を参照して、本実施形態の半導体集積回路１を含むＰＬＬ回路１００の構成について簡単に説明する。図２は、ＰＬＬ回路１００の要部の構成を示す機能ブロック図である。なお、ＰＬＬ回路１００には、本実施形態の半導体集積回路１に替えて、後述の実施形態２または３の半導体集積回路（半導体集積回路２または３）が設けられてもよい。
【００２０】
図２に示されるように、ＰＬＬ回路１００は、発振回路１１、分周回路１２、可変分周回路１３、周波数・位相比較器１４、基準発振回路１５、チャージポンプ１６、およびループフィルタ１７を備える。
【００２１】
図２に示されるように、ＰＬＬ回路１００は、フィードバック制御系として構成されている。なお、発振回路１１および分周回路１２は、半導体集積回路１内に実装されている。発振回路１１および分周回路１２の詳細な構成については、図１を参照して後述する。
【００２２】
発振回路１１は、電圧制御発振回路であることが好ましい。ＰＬＬ回路１００を電圧制御型の構成とすることにより、可変分周回路１３から出力される信号（後述する第２クロック信号ＶＣＬＫ２）を、各種の電子機器（通信機器またはセンサ回路等）の局部発振信号として好適に利用できるためである。但し、発振回路１１を電流制御発振回路として、ＰＬＬ回路を構成することも可能である。
【００２３】
発振回路１１には、ループフィルタ１７から制御信号ＶＣＮＴが入力される。発振回路１１は、制御信号ＶＣＮＴに基づいて、所定の周波数を有する第１クロック信号ＶＣＬＫ１（出力信号）を生成する。
【００２４】
なお、第１クロック信号ＶＣＬＫ１は、発振回路１１の発振周波数である。また、本実施形態において、制御信号ＶＣＮＴ、第１クロック信号ＶＣＬＫ１、および後述する第２クロック信号ＶＣＬＫ２は、いずれも電圧信号である。
【００２５】
そして、発振回路１１は、生成した第１クロック信号ＶＣＬＫ１を、分周回路１２に与える。また、後述するように、第１クロック信号ＶＣＬＫ１は、半導体集積回路１の保護膜９１上に配置されたサンプルＳの状態変化を検知するための信号として利用されてもよい（図１を参照）。
【００２６】
分周回路１２は、第１クロック信号ＶＣＬＫ１を分周し、第２クロック信号ＶＣＬＫ２を生成する。なお、「分周」とは、入力信号の周波数を１／ｎに変換して出力する動作を意味する。ここで、ｎは１より大きい実数であり、分周数とも称される。分周回路１２において、ｎは一定の値である。なお、ＰＬＬ回路１００において、第２クロック信号ＶＣＬＫ２は、例えば１０ＧＨｚ以上の高周波信号である。
【００２７】
そして、分周回路１２は、生成した第２クロック信号ＶＣＬＫ２を、可変分周回路１３に与える。可変分周回路１３は、分周数ｎの値を変更可能な分周回路である。すなわち、可変分周回路１３は、第２クロック信号ＶＣＬＫ２をさらに分周するために設けられている。
【００２８】
可変分周回路１３は、第２クロック信号ＶＣＬＫ２を分周した結果である分周結果信号を、周波数・位相比較器１４に与える。可変分周回路１３が設けられることにより、周波数・位相比較器１４に対して、所望の周波数を有する信号を与えることができる。
【００２９】
また、基準発振回路１５は、所定の周波数を有する基準信号を周波数・位相比較器１４に与える。周波数・位相比較器１４は、可変分周回路１３から取得した分周結果信号の周波数および位相を、基準発振回路１５から取得した基準信号の周波数および位相と比較する。
【００３０】
周波数・位相比較器１４は、上述の比較動作に基づいて、分周結果信号の周波数および位相が、所望の周波数および位相であるか否かを判定する。そして、周波数・位相比較器１４は、判定結果に応じた判定結果信号を生成し、チャージポンプ１６に与える。
【００３１】
チャージポンプ１６は、上述の判定結果信号に対応した電圧信号を生成し、ループフィルタ１７に与える。ループフィルタ１７は、上述の出力電圧をフィルタリングし、制御信号ＶＣＮＴを生成する。そして、ループフィルタ１７は、制御信号ＶＣＮＴを発振回路１１に与える。
【００３２】
（半導体集積回路１の回路構成）
図１の（ａ）は、半導体集積回路１の回路構成を示す平面図である。以下、図１の（ａ）を参照して、半導体集積回路１の回路構成について詳細に説明する。
【００３３】
半導体集積回路１は、発振回路１１および分周回路１２を備えている。発振回路１１は、第１インダクタ１１０、ダイオードＤ１・Ｄ２（可変容量素子）、およびトランジスタＴ１・Ｔ２を備えている。分周回路１２は、第２インダクタ１２０およびトランジスタＴ３・Ｔ４・Ｔ５を備えている。
【００３４】
また、半導体集積回路１には、節点Ｎ０、Ｎ１、Ｎ２、Ｎ３、およびＮ４が設けられている。節点Ｎ０、Ｎ１、およびＮ２は発振回路１１内の節点であり、節点Ｎ３およびＮ４は分周回路１２内の節点である。
【００３５】
そして、第１インダクタ１１０には、端子Ｎ１１ａ、端子Ｎ１１ｂ、および端子Ｎ１１ｃが設けられている。また、第２インダクタ１２０には、端子Ｎ２１ａ、端子Ｎ２１ｂ、および端子Ｎ２１ｃが設けられている。
【００３６】
（発振回路１１の構成）
はじめに、発振回路１１の構成について説明する。発振回路１１において、節点Ｎ０は、上述のループフィルタ１７からの制御信号ＶＣＮＴが印加される節点である。
【００３７】
ダイオードＤ１およびＤ２は、印加される電圧値に応じて静電容量が変化する可変容量素子である。本実施形態において、ダイオードＤ１およびＤ２は、可変容量ダイオードである。但し、後述の変形例の（１）において述べるように、可変容量素子はダイオードのみに限定されなくともよい。
【００３８】
ダイオードＤ１およびＤ２のそれぞれのアノードは、節点Ｎ０に接続されている。また、ダイオードＤ１のカソードは節点Ｎ１に、ダイオードＤ２のカソードは節点Ｎ２にそれぞれ接続されている。図１の（ａ）の回路構成によれば、ダイオードＤ１およびＤ２の静電容量を、節点Ｎ０に印加される制御信号ＶＣＮＴの値に応じて変化させることができる。
【００３９】
トランジスタＴ１およびＴ２は、例えばｎＭＯＳ（negative Metal Oxide Semiconductor）トランジスタであってよい。しかしながら、これらのトランジスタは、ＧＨｚ帯において動作可能なトランジスタであれば、他の種類のトランジスタ（例えば、バイポーラトランジスタ等）を利用することもできる。
【００４０】
このように、トランジスタＴ１およびＴ２は、ＣＭＯＳ（Complementary MOS）プロセスによって形成されるトランジスタに限定されるものではない。このことは、後述する分周回路１２のトランジスタＴ３〜Ｔ５についても同様である。
【００４１】
トランジスタＴ１およびＴ２のソース端子はそれぞれ、接地されている。トランジスタＴ１のドレイン端子およびトランジスタＴ２のゲート端子はそれぞれ、節点Ｎ１に接続されている。トランジスタＴ２のゲー端子トおよびトランジスタＴ２のドレイン端子はそれぞれ、節点Ｎ２に接続されている。
【００４２】
このように、トランジスタＴ１およびＴ２は、ゲート端子とドレイン端子が交互に接続されたクロスカップル構成を有している。換言すれば、トランジスタＴ１およびＴ２は、クロスカップルの接続を構成する一対のトランジスタである。
【００４３】
上述したように、第１インダクタ１１０は、端子Ｎ１１ａ、端子Ｎ１１ｂ、および端子Ｎ１１ｃの３つの端子を有している。端子Ｎ１１ａは節点Ｎ１に、端子Ｎ１１ｂは節点Ｎ２にそれぞれ接続されている。また、端子Ｎ１１ｃは、第１インダクタ１１０に電圧ＶＤＤを印加するための給電点である。
【００４４】
図１の（ａ）の回路構成において、発振回路１１が生成する第１クロック信号ＶＣＬＫ１は、端子Ｎ１１ｂの電位（換言すれば、節点Ｎ２の電位）を示す電圧信号である。また、節点Ｎ２は、分周回路１２のトランジスタＴ５（後述するスイッチトランジスタ）のゲート端子と接続されている。従って、節点Ｎ２を介して、発振回路１１から分周回路１２に、第１クロック信号ＶＣＬＫ１を与えることができる。
【００４５】
ここで、第１クロック信号ＶＣＬＫ１の周波数ｆＣＬＫ１は、発振回路１１の発振周波数である。具体的には、周波数ｆＣＬＫ１は、以下の式（１）
ｆＣＬＫ１＝（１／２π）×（１／Ｌ１１０×Ｃ１１）−１／２  …（１）
によって表される。
【００４６】
式（１）において、Ｌ１１０は第１インダクタ１１０のインダクタンスであり、Ｃ１１は発振回路１１のキャパシタンスである。なお、上述したように、Ｃ１１の値は、可変容量素子としてのダイオードＤ１およびＤ２の静電容量の値を変化させることによって、適宜調整することもできる。
【００４７】
なお、周波数ｆＣＬＫ１の値を調整することにより、第２クロック信号ＶＣＬＫ２の周波数（後述する周波数ｆＣＬＫ２）の値を変化させることができる。このため、第２クロック信号ＶＣＬＫ２の用途（換言すれば、第２クロック信号ＶＣＬＫ２が利用される電子機器の種類）に応じて、周波数ｆＣＬＫ２を変化させることが可能である。
【００４８】
なお、周波数ｆＣＬＫ１の変動を検知するためには、例えば、半導体集積回路１の外部に不図示の検査装置を設ければよい。周波数ｆＣＬＫ１の変動の検知結果に基づいて、半導体集積回路１を用いたバイオセンサの検出対象となるサンプルＳの状態変化を確認することができる（後述の図１を参照）。サンプルＳの状態変化に伴い、インダクタンスＬ１１０が変化し得るためである。
【００４９】
なお、サンプルＳの状態変化をより容易に確認するためには、周波数ｆＣＬＫ１の変動量が大きいことが好ましい。従って、サンプルＳの状態変化に伴うインダクタンスＬ１１０の変化量を大きくすることが要求される。この要求を満たすための第１インダクタ１１０の配置については、図１の（ｂ）を参照して後述する。
【００５０】
（分周回路１２の構成）
続いて、分周回路１２の構成について説明する。上述したように、トランジスタＴ５のゲート端子は、発振回路１１の節点Ｎ２と接続されている。従って、トランジスタＴ５のゲート端子には、第１クロック信号ＶＣＬＫ１が印加されることとなる。
【００５１】
トランジスタＴ５は、第１クロック信号ＶＣＬＫ１に応じてＯＮ／ＯＦＦを切り替えるスイッチトランジスタとしての役割を担う。なお、トランジスタＴ５のソース端子は、節点Ｎ３に接続されている。また、トランジスタＴ５のドレイン端子は、節点Ｎ４に接続されている。
【００５２】
トランジスタＴ３およびＴ４のソース端子はそれぞれ、接地されている。トランジスタＴ３のドレイン端子およびトランジスタＴ４のゲート端子はそれぞれ、節点Ｎ３に接続されている。トランジスタＴ３のゲート端子およびトランジスタＴ４のドレイン端子はそれぞれ、節点Ｎ４に接続されている。
【００５３】
このように、トランジスタＴ３およびＴ４は、ゲート端子とドレイン端子とが交互に接続されたクロスカップル構成を有している。換言すれば、トランジスタＴ３およびＴ４は、クロスカップルの接続を構成する一対のトランジスタである。
【００５４】
第２インダクタ１２０は、上述したように端子Ｎ１２ａ、端子Ｎ１２ｂ、および端子Ｎ１２ｃの３つの端子を有している。端子Ｎ１２ａは節点Ｎ３に、端子Ｎ１２ｂは節点Ｎ４にそれぞれ接続されている。また、端子Ｎ１２ｃは、第２インダクタ１２０に電圧ＶＤＤを印加するための給電点である。
【００５５】
図１の（ａ）の回路構成において、分周回路１２が生成する第２クロック信号ＶＣＬＫ２は、端子Ｎ１２ａと端子Ｎ１ｂとの間の電位差（換言すれば、節点Ｎ３と節点Ｎ４との間の電位差）を示す電圧信号である。このため、端子Ｎ１２ａおよび端子Ｎ１２ｂは、第２クロック信号ＶＣＬＫ２を取り出すための差動端子（差動出力端子）と理解されてもよい。
【００５６】
ここで、第２クロック信号ＶＣＬＫ２の周波数ｆＣＬＫ２は、分周回路１２の発振周波数である。具体的には、周波数ｆＣＬＫ２は、以下の式（２）
ｆＣＬＫ２＝（１／２π）×（１／Ｌ１２０×Ｃ１２）−１／２  …（２）
によって表される。
【００５７】
式（２）において、Ｌ１２０は第２インダクタ１２０のインダクタンスであり、Ｃ１２は分周回路１２のキャパシタンスである。周波数ｆＣＬＫ２は、トランジスタＴ３〜Ｔ５と第２インダクタ１２０とから成る、分周回路１２の内部発振回路の発振周波数と理解されてもよい。なお、上述の差動端子（端子Ｎ１２ａおよび端子Ｎ１２ｂ）は、この内部発振回路の差動端子と理解することもできる。
【００５８】
なお、分周回路１２の分周数ｎが１よりも大きいことを考慮すると、第１クロック信号の周波数ｆＣＬＫ１および第２クロック信号の周波数ｆＣＬＫ２は、以下の式（３）
ｆＣＬＫ１＞ｆＣＬＫ２  …（３）
の関係を満たすことが必要である。
【００５９】
また、分周回路１２の分周数ｎが一定の値であることを考慮すると、周波数ｆＣＬＫ２は一定であることが好ましい。このため、インダクタンスＬ１２０の値については、サンプルＳの状態変化が生じた場合であっても、できるだけ変化しないことが要求される。この要求を満たすための第２インダクタ１２０の配置については、図１の（ｂ）を参照して後述する。
【００６０】
なお、分周回路１２は、注入同期型の分周回路であって、当該分周回路に含まれる内部発振回路に注入同期することで分周器として動作してよい。当該構成によれば、分周回路１２の面積を低減することが可能となる。分周回路１２を注入同期型の分周回路とする場合には、分周回路１２の内部発振回路は、少なくとも１対のトランジスタ（トランジスタＴ３およびＴ４）と、第２インダクタ１２０とによって構成されてよい。
【００６１】
また、分周回路１２を注入同期型の分周回路とする場合には、図１の（ａ）に示すように、上述の差動端子間（端子Ｎ１２ａ−Ｎ１２ｂ間）に、トランジスタＴ５（スイッチトランジスタ）を接続することが好ましい。当該回路構成によれば、分周回路１２の構成が特に簡便となるため、分周回路１２の面積をさらに低減することが可能となる。
【００６２】
（第１インダクタ１１０と第２インダクタ１２０との位置関係）
図１の（ｂ）は、図１の（ａ）におけるＡ１−Ａ２線矢視断面図である。以下、図１の（ｂ）を参照し、第１インダクタ１１０と第２インダクタ１２０との位置関係について詳細に述べる。半導体集積回路１は、保護膜９１、絶縁層９２、下側基板９３（半導体基板）、第１メタル層ＭＬ１１０、および第２メタル層ＭＬ１２０を備えている。
【００６３】
下側基板９３は、絶縁層９２、第１メタル層ＭＬ１１０、および第２メタル層ＭＬ１２０を半導体プロセスによって形成する対象となる半導体基板である。従って、絶縁層９２、第１メタル層ＭＬ１１０、および第２メタル層ＭＬ１２０は、下側基板９３の上方に形成される。なお、半導体集積回路１自体も、下側基板９３上に形成されている。従って、後述するように、第１インダクタ１１０および第２インダクタ１２０も、下側基板９３の上方に形成されることとなる。
【００６４】
保護膜９１は、絶縁膜から成る保護膜である。保護膜９１は、第１インダクタ１１０および第２インダクタ１２０が形成されている側の下側基板９３の面の上方に配置されている。絶縁層９２、第１メタル層ＭＬ１１０、および第２メタル層ＭＬ１２０は、保護膜９１と下側基板９３との間に設けられている。
【００６５】
ここで、下側基板９３から保護膜９１に向かう方向を、高さ方向（上側方向）と称する。保護膜９１上には、半導体集積回路１を用いたバイオセンサの検出対象（測定対象）となるサンプルＳが配置されている。換言すれば、保護膜９１は、半導体集積回路１において、サンプルＳを配置することが可能な表面であると理解されてもよい。
【００６６】
第１メタル層ＭＬ１１０は、第１インダクタ１１０を形成する金属層である。第１メタル層ＭＬ１１０の材料は、例えばアルミニウム等であってよい。第２メタル層ＭＬ１２０は、第２インダクタ１２０を形成する金属層である。第２メタル層ＭＬ１２０の材料は、例えば銅等であってよい。
【００６７】
なお、第１メタル層ＭＬ１１０および第２メタル層ＭＬ１２０のそれぞれには、第１インダクタ１１０および第２インダクタ１２０を形成する配線だけではなく、その他の配線も含まれる。
【００６８】
また、絶縁層９２は、第１メタル層ＭＬ１１０と第２メタル層ＭＬ１２０とを絶縁する絶縁層である。絶縁層９２の材料は、例えばＳｉＯ２等であってよい。保護膜９１と下側基板９３との間において、第１メタル層ＭＬ１１０および第２メタル層ＭＬ１２０を除いた領域には、絶縁層が形成されている。
【００６９】
なお、第１メタル層ＭＬ１１０と第２メタル層ＭＬ１２０とは、絶縁層９２によって互いに絶縁されていれば、ともに同じ材料によって製造されてもよい。すなわち、第１メタル層ＭＬ１１０と第２メタル層ＭＬ１２０とは、個別のメタル層（異なるメタル層）として形成されていればよい。
【００７０】
なお、図１の（ｂ）では、図示の単純化のために、第１メタル層ＭＬ１１０および第２メタル層ＭＬ１２０が、下側基板９３の上面全体に対応する位置に形成された構成が例示されている。但し、第１メタル層ＭＬ１１０および第２メタル層ＭＬ１２０は、下側基板９３の上面の一部に対応する位置に形成されていてもよい。
【００７１】
そして、図１の（ｂ）に示されるように、第１メタル層ＭＬ１１０は、第２メタル層ＭＬ１２０に比べて、より高い位置に配置されている。すなわち、第１メタル層ＭＬ１１０は、第２メタル層ＭＬ１２０に比べて、高さ方向においてサンプルＳにより近い位置に配置されている。
【００７２】
それゆえ、第１インダクタ１１０は、第２インダクタ１２０に比べて、高さ方向においてサンプルＳにより近い位置に配置されることとなる。なお、第１メタル層ＭＬ１１０は、半導体集積回路１における最上層のメタル層であるため、トップメタル層とも称される。
【００７３】
（比較例としての半導体集積回路１ｃ）
ここで、半導体集積回路１の効果の説明に先立ち、本発明の一態様に係る半導体集積回路の比較例について述べる。図７は、比較例としての半導体集積回路１ｃを示す図であり、（ａ）は回路構成を示す平面図であり、（ｂ）は、（ａ）におけるＺ１−Ｚ２線矢視断面図である。
【００７４】
図７の（ａ）に示されるように、半導体集積回路１ｃは、半導体集積回路１において、（ｉ）第１インダクタ１１０を第１インダクタ１１０ｃに、（ｉｉ）第２インダクタ１２０を第２インダクタ１２０ｃにそれぞれ置き換えた構成である。
【００７５】
なお、半導体集積回路１との区別のため、第１インダクタ１１０ｃを有する発振回路を発振回路１１ｃ、第２インダクタ１２０ｃを有する分周回路を分周回路１２ｃとそれぞれ称する。なお、発振回路１１ｃおよび分周回路１２ｃの構成はそれぞれ、上述の発振回路１１および分周回路１２と同様であるため、説明については省略する。
【００７６】
さらに、図７の（ｂ）に示されるように、半導体集積回路１ｃは、半導体集積回路１において、第１メタル層ＭＬ１１０および第２メタル層ＭＬ１２０ｃを、メタル層ＭＬｃに置き換えた構成である。
【００７７】
半導体集積回路１ｃにおいて、第１インダクタ１１０ｃおよび第２インダクタ１２０ｃはともに、１つのメタル層ＭＬｃによって形成されている。それゆえ、第１インダクタ１１０ｃおよび第２インダクタ１２０ｃは、高さ方向に等しい位置に配置されている。
【００７８】
換言すれば、第１インダクタ１１０ｃおよび第２インダクタ１２０ｃは、高さ方向においてサンプルＳから等しい位置に配置されている。ここで、第１インダクタ１１０ｃのインダクタンスをＬ１１０ｃ、第２インダクタ１２０ｃのインダクタンスをＬ１２０ｃとそれぞれ称する。
【００７９】
サンプルＳの状態変化が生じた場合に、インダクタンスＬ１１０ｃおよびＬ１２０ｃはそれぞれ、同程度の値の変化が生じる。第１インダクタ１１０ｃおよび第２インダクタ１２０ｃのそれぞれと、サンプルＳとの高さ方向の距離は等しいため、サンプルＳの状態変化の影響をほぼ同様に受けるためである。
【００８０】
従って、半導体集積回路１ｃにおける第１インダクタ１１０ｃおよび第２インダクタ１２０ｃの配置では、サンプルＳの状態変化が生じた場合に、（ｉ）インダクタンスを大きく変化させることが望まれるインダクタ（すなわち、第１インダクタ１１０ｃ）と、（ｉｉ）インダクタンスできるだけ変化させないことが望まれるインダクタ（すなわち、第２インダクタ１２０ｃ）とを実現することができないという問題がある。
【００８１】
加えて、第１インダクタ１１０ｃと第２インダクタ１２０ｃとを、ともに高さ方向が等しい位置に並べて配置しているため、半導体集積回路１ｃの面積を低減することができないという問題がある。
【００８２】
（半導体集積回路１の効果）
続いて、図１の（ｂ）を再び参照し、本実施形態の半導体集積回路１の効果について述べる。上述したように、第１インダクタ１１０は、第２インダクタ１２０に比べて、高さ方向においてサンプルＳにより近い位置に配置されることとなる。本実施形態の半導体集積回路１は、この点において、上述の比較例としての半導体集積回路１ｃと異なる。
【００８３】
半導体集積回路１において、サンプルＳの状態変化が生じた場合に、インダクタンスＬ１１０は、インダクタンスＬ１２０に比べて、インダクタンスの変化量がより大きくなる。第１インダクタ１１０は、第２インダクタ１２０に比べてより近い位置に配置されているため、サンプルＳの状態変化の影響をより受けやすいためである。
【００８４】
他方、サンプルＳの状態変化が生じた場合に、インダクタンスＬ１２０は、インダクタンスＬ１１０に比べて、インダクタンスの変化量がより小さくなる。第２インダクタ１２０は、第１インダクタ１１０に比べてより遠い位置に配置されているため、サンプルＳの状態変化の影響をより受けにくいためである。
【００８５】
従って、半導体集積回路１によれば、サンプルＳの状態変化が生じた場合に、（ｉ）インダクタンスを大きく変化させることが望まれるインダクタ（すなわち、第１インダクタ１１０）と、（ｉｉ）インダクタンスできるだけ変化させないことが望まれるインダクタ（すなわち、第２インダクタ１２０）とを実現することが可能となる。
【００８６】
また、半導体集積回路１では、第１メタル層ＭＬ１１０と第２メタル層ＭＬ１２０とが、高さ方向にそれぞれ異なる位置に形成されている。このため、第１インダクタ１１０と第２インダクタ１２０についても、高さ方向にそれぞれ異なる位置に配置することができる。
【００８７】
それゆえ、半導体集積回路１の面積を、半導体集積回路１ｃに比べて低減することが可能となる。また、半導体集積回路１の製造コストを、半導体集積回路１ｃに比べて低減することが可能となるという利点が得られる。
【００８８】
以上のように、本実施形態の半導体集積回路１によれば、サンプルＳの状態変化に伴う各インダクタのインダクタンスの変化量を有意に相異させるとともに、回路面積を低減することができるという効果を奏する。
【００８９】
なお、半導体集積回路１において、第１インダクタ１１０のインダクタンスＬ１１０は、第２インダクタ１２０のインダクタンスＬ１２０よりも小さいことが好ましい。すなわち、Ｌ１１０およびＬ１２０は、以下の式（４）
Ｌ１１０＜Ｌ１２０  …（４）
の関係を満たすことが好ましい。
【００９０】
一般的に、インダクタのサイズが小さくなるにつれて、当該インダクタのインダクタンスもまた小さくなる。従って、上述の式（４）が満たされている場合には、第１インダクタ１１０のサイズを、第２インダクタ１２０のサイズよりも小さくすることができる。
【００９１】
また、上述の（１）および（２）に示されるように、発振回路または分周回路に設けられたインダクタのインダクタンスが小さくなるにつれて、当該発振回路または分周回路の発振周波数は、より高くなる。
【００９２】
従って、上述の式（４）を満たされていれば、上述の式（３）の条件満たす第１クロック信号の周波数ｆＣＬＫ１および第２クロック信号の周波数ｆＣＬＫ２を、より容易に実現することが可能となる。
【００９３】
それゆえ、上述の式（４）を満たすように、第１インダクタ１１０および第２インダクタを形成することにより、所望の第１クロック信号の周波数ｆＣＬＫ１および第２クロック信号の周波数ｆＣＬＫを実現しつつ、第１インダクタ１１０のサイズを、第２インダクタ１２０のサイズよりも小さくすることができる。このため、半導体集積回路１の面積をさらに低減することが可能となる。
【００９４】
〔変形例〕
なお、本発明の一態様に係る半導体集積回路の回路構成は、図１の（ａ）に示したものに限定されない。例えば、以下に図３および図４にそれぞれ示された、（１）および（２）の回路構成を適用することもできる。
【００９５】
（１）図３は、本発明の実施形態１に係る半導体集積回路の一変形例としての半導体集積回路１ｘの回路構成を示す平面図である。図３に示されるように、半導体集積回路１ｘは、実施形態１の半導体集積回路１において、発振回路１１を発振回路１１ｘに置き換えた構成である。
【００９６】
なお、図３の半導体集積回路１ｘ（および後述の図４の半導体集積回路１ｙ）においても、第１インダクタ１１０および第２インダクタ１２０の位置関係は、半導体集積回路１と同様である。このため、図３および図４におけるＡ１−Ａ２線矢視断面図は、上述の図１の（ｂ）と同様である。
【００９７】
発振回路１１ｘは、第１インダクタ１１０およびトランジスタＴ１ｘ・Ｔ２ｘを備えている。すなわち、発振回路１１ｘは、発振回路１１において、可変容量素子としてのダイオードＤ１およびＤ２を除外した構成であると理解されてよい。以下に示すように、発振回路１１ｘでは、トランジスタＴ１ｘおよびＴ２ｘが可変容量素子として機能する。
【００９８】
発振回路１１ｘには、上述の節点Ｎ０、Ｎ１、およびＮ２にそれぞれ対応する節点として、節点Ｎ０ｘ、Ｎ１ｘ、およびＮ２ｘが設けられている。なお、節点Ｎ１ｘおよびＮ２ｘについては、ダイオードＤ１およびＤ２との接続関係を有しないという点を除いては、上述のＮ１ｘおよびＮ２ｘと同様の節点であるため、説明を省略する。
【００９９】
節点Ｎ０ｘは、図２の上述のループフィルタ１７からの制御信号ＶＣＮＴが印加される節点である。そして、トランジスタＴ１ｘおよびＴ２ｘのバックゲート端子は、節点Ｎ０ｘと接続されている。トランジスタＴ１ｘおよびＴ２ｘは、この点において上述のトランジスタＴ１およびＴ２と異なる。ここで、バックゲート端子とは、トランジスタＴ１ｘおよびＴ２ｘのそれぞれの基板上に設けられた端子である。
【０１００】
このように、クロスカップル構成を有するトランジスタＴ１ｘおよびＴ２ｘのバックゲート端子には、制御信号ＶＣＮＴが印加されている。この場合、制御信号ＶＣＮＴの値を変化させることによって、トランジスタＴ１ｘおよびＴ２ｘの静電容量を調整することができる。すなわち、発振回路１１ｘでは、トランジスタＴ１ｘおよびＴ２ｘを可変容量素子として機能させることが可能となる。
【０１０１】
（２）図４は、上述の半導体集積回路１ｘとは別の変形例としての半導体集積回路１ｙの回路構成を示す平面図である。図４に示されるように、半導体集積回路１ｙは、実施形態１の半導体集積回路１において、分周回路１２を分周回路１２ｙに置き換えた構成である。
【０１０２】
分周回路１２ｙは、分周回路１２のトランジスタＴ３、Ｔ４、およびＴ５をそれぞれ、トランジスタＴ３ｙ、Ｔ４ｙ、およびＴ５ｙに置き換えた構成である。分周回路１２ｙには、節点Ｎ３ｙ、Ｎ４ｙ、およびＮ５ｙが設けられている。なお、節点Ｎ３ｙおよびＮ４ｙについては、トランジスタＴ５との接続関係を有しないという点を除いては、上述のＮ３およびＮ４と同様の節点であるため、説明を省略する。
【０１０３】
トランジスタＴ５ｙのゲート端子は、発振回路１１の節点Ｎ２と接続されている。従って、トランジスタＴ５ｙのゲート端子には、第１クロック信号ＶＣＬＫ１が印加されるため、上述のトランジスタＴ５と同様に、スイッチトランジスタとして機能する。なお、トランジスタＴ５ｙのソース端子は、接地されている。
【０１０４】
節点Ｎ５ｘは、トランジスタＴ３ｙのソース端子、トランジスタＴ４ｙのソース端子、およびトランジスタＴ５ｙのドレイン端子に接続されている。すなわち、トランジスタＴ３ｙおよびトランジスタＴ４ｙは、ソース端子が接地されておらず、節点Ｎ５ｘに接続されているという点において、上述のトランジスタＴ３およびトランジスタＴ４と異なる。
【０１０５】
このように、クロスカップル構成を有するトランジスタＴ３ｙおよびトランジスタＴ４ｙのソース端子に、スイッチトランジスタとしてのトランジスタＴ５ｙを接続する構成によって、分周回路を構成することもできる。
【０１０６】
〔実施形態２〕
本発明の他の実施形態について、図５に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０１０７】
（半導体集積回路２）
図５の（ａ）は、本実施形態の半導体集積回路２の回路構成を示す平面図である。また、図５の（ｂ）は、図５の（ａ）におけるＢ１−Ｂ２線矢視断面図である。
【０１０８】
本実施形態の半導体集積回路２は、実施形態１の半導体集積回路１において、（ｉ）発振回路１１を発振回路２１に、（ｉｉ）分周回路１２を分周回路２２に置き換えた構成である。
【０１０９】
そして、本実施形態の発振回路２１は、実施形態１の発振回路１１において、第１インダクタ１１０を第１インダクタ２１０に置き換えた構成である。また、本実施形態の分周回路２２は、実施形態１の分周回路１２において、第２インダクタ１２０を第２インダクタ２２０に置き換えた構成である。
【０１１０】
図５の（ａ）に示されるように、半導体集積回路２の各部材の接続関係については、上述の実施形態１と同様である。但し、実施形態１との区別のため、第１インダクタ２１０の端子を、端子Ｎ２１ａ、端子Ｎ２１ｂ、および端子Ｎ２１ｃと称する。また、第２インダクタ２２０の端子を、端子Ｎ２２ａ、端子Ｎ２２ｂ、および端子Ｎ２２ｃと称する。これらの端子は、実施形態１の各端子と同様である。
【０１１１】
また、図５の（ｂ）に示されるように、半導体集積回路２において、第１インダクタ２１０が形成されているメタル層を、第１メタル層ＭＬ２１０と称する。また、第２インダクタ２２０が形成されているメタル層を、第２メタル層ＭＬ２２０と称する。
【０１１２】
実施形態１の半導体集積回路１と同様にして、第１メタル層ＭＬ２１０は、第２メタル層ＭＬ２２０に比べて、より高い位置に配置されている。それゆえ、第１インダクタ２１０は、第２インダクタ２２０に比べて、高さ方向においてサンプルＳにより近い位置に配置されている。
【０１１３】
加えて、本実施形態の半導体集積回路２では、第１インダクタ２１０の少なくとも一部は、第２インダクタ２２０の少なくとも一部と、高さ方向に重畳して配置されている。本実施形態の半導体集積回路２は、この点において、実施形態１の半導体集積回路１と異なる。
【０１１４】
上述したように、半導体集積回路においてインダクタは比較的大きな面積を占める素子である。このため、図５の（ａ）および（ｂ）に示されるように、第１インダクタ２１０および第２インダクタ２２０を重畳して配置することにより、発振回路２１および分周回路２２のそれぞれの面積を、実施形態１の発振回路１１および分周回路１２の面積に比べて、より効果的に低減することが可能となる。それゆえ、本実施形態の半導体集積回路２によれば、半導体集積回路の面積（および製造コスト）をさらに低減することが可能となる。
【０１１５】
〔実施形態３〕
本発明の他の実施形態について、図６に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記実施形態にて説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
【０１１６】
なお、本実施形態の半導体集積回路３は、上述の実施形態２の半導体集積回路２の変形例と理解されてもよい。
【０１１７】
（半導体集積回路３）
図６の（ａ）は、本実施形態の半導体集積回路３の回路構成を示す平面図である。また、図６の（ｂ）は、図６の（ａ）におけるＣ１−Ｃ２線矢視断面図である。
【０１１８】
本実施形態の半導体集積回路３は、実施形態１の半導体集積回路１において、（ｉ）発振回路１１を発振回路３１に、（ｉｉ）分周回路１２を分周回路３２に置き換えた構成である。
【０１１９】
そして、本実施形態の発振回路３１は、実施形態１の発振回路１１において、第１インダクタ１１０を第１インダクタ３１０に置き換えた構成である。また、本実施形態の分周回路３２は、実施形態１の分周回路１２において、第２インダクタ１２０を第２インダクタ３２０に置き換えた構成である。
【０１２０】
図６の（ａ）に示されるように、半導体集積回路３の各部材の接続関係については、上述の実施形態１および２と同様である。但し、実施形態１および２との区別のため、第１インダクタ３１０の端子を、端子Ｎ３１ａ、端子Ｎ３１ｂ、および端子Ｎ３１ｃと称する。また、第２インダクタ３２０の端子を、端子Ｎ３２ａ、端子Ｎ３２ｂ、および端子Ｎ３２ｃと称する。これらの端子は、実施形態１および２の各端子と同様である。
【０１２１】
また、図６の（ｂ）に示されるように、半導体集積回路３において、第１インダクタ３１０が形成されているメタル層を、第１メタル層ＭＬ３１０と称する。また、第２インダクタ３２０が形成されているメタル層を、第２メタル層ＭＬ３２０と称する。
【０１２２】
第１メタル層ＭＬ３１０は、第２メタル層ＭＬ３２０に比べて、より高い位置に配置されている。それゆえ、第１インダクタ３１０は、第２インダクタ３２０に比べて、高さ方向においてサンプルＳにより近い位置に配置されている。加えて、本実施形態の半導体集積回路３においても、実施形態２の半導体集積回路２と同様に、第１インダクタ３１０の少なくとも一部は、第２インダクタ３２０の少なくとも一部と、高さ方向に重畳して配置されている。
【０１２３】
なお、半導体集積回路３では、第１インダクタ３１０および第２インダクタ３２０のそれぞれの対称軸を一致させるように、第１インダクタ３１０を第２インダクタ３２０に重畳させている。このため、給電点である端子Ｎ３１ｃおよびＮ３２ｃには、共通の電源によって電圧ＶＤＤが印加されている。
【０１２４】
本実施形態の半導体集積回路３によっても、実施形態２の半導体集積回路２と同様に、半導体集積回路の面積（および製造コスト）をさらに低減することが可能となる。
【０１２５】
〔変形例〕
なお、本発明の一態様に係る半導体集積回路を含んだ電子機器（例えば、無線通信機器またはバイオセンサ等）についても、本発明の技術的範囲に含まれる。
【０１２６】
〔まとめ〕
本発明の態様１に係る半導体集積回路（１）は、半導体基板（下側基板９３）上に形成された半導体集積回路であって、第１インダクタ（１１０）および第２インダクタ（１２０）が形成されている側の上記半導体基板の面の上方に配置されている保護膜（９１）上に、検出対象としてのサンプル（Ｓ）を配置することが可能であり、上記第１インダクタを有する発振回路（１１）と、上記第２インダクタを有し、上記発振回路の出力信号（第１クロック信号ＶＣＬＫ１）を分周する分周回路（１２）と、を備え、上記半導体基板と上記保護膜との間には、上記第１インダクタを形成する第１メタル層（ＭＬ１１０）および上記第２インダクタを形成する第２メタル層（ＭＬ１２０）がそれぞれ設けられており、上記半導体基板から上記保護膜に向かう方向を高さ方向として、上記第１メタル層は、上記第２メタル層よりも高い位置に配置されている。
【０１２７】
上記の構成によれば、第１インダクタは、第２インダクタに比べて、高さ方向においてサンプルにより近い位置に配置されることとなる。従って、第１インダクタは、第２インダクタに比べて、サンプルＳの状態変化の影響をより受けやすくなる。このため、サンプルの状態変化が生じた場合に、第１インダクタのインダクタンスは、第２インダクタのインダクタンスに比べて、変化量がより大きくなる。
【０１２８】
それゆえ、サンプルの状態変化が生じた場合に、（ｉ）インダクタンスを大きく変化させることが望まれるインダクタ（すなわち、第１インダクタ）と、（ｉｉ）インダクタンスできるだけ変化させないことが望まれるインダクタ（すなわち、第２インダクタ）とを実現することが可能となる。
【０１２９】
加えて、第１インダクタおよび第２インダクタを、高さ方向にそれぞれ異なる位置に配置することができるため、第１インダクタと第２インダクタとを、ともに高さ方向が等しい位置に並べて配置した場合に比べて、半導体集積回路の面積を低減することができる。
【０１３０】
以上のように、本発明の一態様に係る半導体集積回路によれば、サンプルの状態変化に伴う各インダクタ（第１インダクタおよび第２インダクタ）のインダクタンスの変化量を有意に相異させるとともに、回路面積を低減することができるという効果を奏する。
【０１３１】
また、本発明の態様２に係る半導体集積回路は、上記態様１において、上記第１インダクタの少なくとも一部は、上記第２インダクタの少なくとも一部と、上記高さ方向に重畳して配置されていることが好ましい。
【０１３２】
上記の構成によれば、発振回路および分周回路のそれぞれの面積をより効果的に低減することが可能となる。それゆえ、半導体集積回路の面積をさらに低減することができるという効果を奏する。
【０１３３】
また、本発明の態様３に係る半導体集積回路は、上記態様１または２において、上記第１インダクタのインダクタンスは、上記第２インダクタのインダクタンスよりも小さいことが好ましい。
【０１３４】
上記の構成によれば、第１インダクタのサイズを、第２インダクタのサイズよりも小さくすることができ、半導体集積回路の面積をさらに低減することができるという効果を奏する。
【０１３５】
また、本発明の態様４に係る半導体集積回路は、上記態様１から３のいずれか１つにおいて、上記分周回路は、注入同期型の分周回路であって、当該分周回路に含まれる内部発振回路に注入同期することで分周器として動作し、上記内部発振回路は、少なくとも１対のトランジスタ（トランジスタＴ３およびＴ４）と、上記第２インダクタとによって構成されており、上記内部発振回路の差動端子間には、スイッチトランジスタ（トランジスタＴ５）が接続されていることが好ましい。
【０１３６】
上記の構成によれば、分周回路の構成をさらに簡便とすることができ、半導体集積回路の面積をさらに低減することができるという効果を奏する。
【０１３７】
また、本発明の態様５に係る半導体集積回路は、上記態様１から４のいずれか１つにおいて、上記発振回路は、可変容量素子（例えば、ダイオードＤ１およびＤ２）を有する電圧制御発振回路であることが好ましい。
【０１３８】
上記の構成によれば、発振回路の出力信号である電圧信号の発振周波数を、調整することが可能となる。このため、半導体集積回路をさらに多様な用途に適用することが可能となるという効果を奏する。
【０１３９】
また、本発明の態様６に係るＰＬＬ（Phase Locked Loop）回路は、上記態様１から５のいずれか１つに係る半導体集積回路を含むことが好ましい。
【０１４０】
上記の構成によれば、本発明の一態様に係る半導体集積回路と同様の効果を奏するＰＬＬ回路を実現することができるという効果を奏する。
【０１４１】
また、本発明の態様７に係る電子機器は、上記態様１から５のいずれか１つに係る半導体集積回路を含むことが好ましい。
【０１４２】
上記の構成によれば、本発明の一態様に係る半導体集積回路と同様の効果を奏する電子機器を実現することができるという効果を奏する。
【０１４３】
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
【０１４４】
〔本発明の別の表現〕
なお、本発明は、以下のようにも表現できる。
【０１４５】
すなわち、本発明の一態様に係る半導体集積回路は、多層メタル配線をもつ半導体基板上に構成された、メタル層で形成されたインダクタを持つ発振回路と、上記発振回路の出力信号を受けて分周動作を行う分周回路と、において、上記分周回路は、少なくともメタル層で形成されたインダクタを持ち、上記分周回路のインダクタは、上記発振回路のインダクタとは異なるメタル層で構成される。
【０１４６】
また、本発明の一態様に係る半導体集積回路において、上記発振回路のインダクタを構成するメタル配線は、上記分周回路のインダクタを構成するメタル配線上部または下部に重ねて配置される。
【０１４７】
また、本発明の一態様に係る半導体集積回路において、上記発振回路のインダクタ値は、上記分周回路のインダクタ値よりも小さい。
【０１４８】
また、本発明の一態様に係る半導体集積回路において、上記分周回路は、少なくとも１対のトランジスタと、メタル層で形成されたインダクタからなる発振回路の差動端子間にスイッチトランジスタを接続した信号注入型分周回路である。
【０１４９】
また、本発明の一態様に係る半導体集積回路において、上記発振回路は、可変容量を持つ電圧制御発振回路である。
【産業上の利用可能性】
【０１５０】
本発明は、半導体集積回路に利用することができる。
【符号の説明】
【０１５１】
１，１ｘ，１ｙ，２，３  半導体集積回路
１１，１１ｘ，２１，３１  発振回路
１２，１２ｘ，２２，３２  分周回路
９１  保護膜
９３  下側基板（半導体基板）
１１０，２１０，３１０  第１インダクタ
１２０，２２０，３２０  第２インダクタ
１０００  ＰＬＬ回路
ＭＬ１１０，ＭＬ２１０，ＭＬ３１０  第１メタル層
ＭＬ１２０，ＭＬ２２０，ＭＬ３２０  第２メタル層
Ｓ  サンプル
Ｔ１〜Ｔ４  トランジスタ
Ｔ５  トランジスタ（スイッチトランジスタ）
Ｄ１、Ｄ２  ダイオード（可変容量素子）
【図１】
2016178248.tif 000003
【図２】
2016178248.tif 000004
【図３】
2016178248.tif 000005
【図４】
2016178248.tif 000006
【図５】
2016178248.tif 000007
【図６】
2016178248.tif 000008
【図７】
2016178248.tif 000009