(57)【要約】【課題】積層体の形状制御に優れた半導体記憶装置の製造方法を提供する。【解決手段】複数層の第１加工膜と、それぞれが第１加工膜の間に設けられた複数層の第２加工膜とを有する積層体の一部を複数のライン部を有するくし形パターンにする第１のスリットと、くし形パターンを閉じたパターンで囲む第２のスリットとを、積層体上に形成したマスク層を用いたドライエッチングにより同時に形成する。【選択図】図１０
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【特許請求の範囲】
【請求項１】
基板上に、複数層の第１加工膜と、それぞれが前記第１加工膜の間に設けられた複数層の第２加工膜とを有する積層体を形成する工程と、
前記積層体の一部を、第１の方向に分離され、前記第１の方向に対して交差する第２の方向に延びる複数のライン部を有するくし形パターンにする第１のスリットと、前記くし形パターンを閉じたパターンで囲む第２のスリットとを、前記積層体上に形成したマスク層を用いたドライエッチングにより同時に形成する工程と、
前記積層体の前記ライン部に、ホールを形成する工程と、
前記ホール内にメモリ膜およびチャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項２】
前記マスク層は導電性を有する請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記マスク層はカーボン層である請求項２記載の半導体記憶装置の製造方法。
【請求項４】
基板上に、複数層の第１加工膜と、それぞれが前記第１加工膜の間に設けられた複数層の第２加工膜とを有する積層体を形成する工程と、
前記積層体を貫通し、前記積層体の一部を閉じたパターンで囲む第２のスリットを形成する工程と、
前記第２のスリット内に絶縁膜を形成する工程と、
前記第２のスリットで囲まれた前記積層体の前記一部を、第１の方向に分離され、前記第１の方向に対して交差する第２の方向に延びる複数のライン部を有するくし形パターンにする第１のスリットを、前記積層体上に形成した絶縁性マスク層を用いたドライエッチングにより形成する工程と、
前記積層体の前記ライン部に、ホールを形成する工程と、
前記ホール内にメモリ膜およびチャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項５】
前記マスク層はカーボン層である請求項４記載の半導体記憶装置の製造方法。
【請求項６】
前記第２のスリットで囲まれた前記くし形パターンの電位はフローティングである請求項１〜５のいずれか１つに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元デバイスにおける複数層の電極層と複数層の絶縁層とを含む積層体に対しては、例えばＲＩＥ（Reactive Ion Etching）法で、スリットおよびメモリホールが形成される。このときのエッチングには、高い形状制御性が求められる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−６９６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、積層体の形状制御に優れた半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置の製造方法は、基板上に、複数層の第１加工膜と、それぞれが前記第１加工膜の間に設けられた複数層の第２加工膜とを有する積層体を形成する工程を備えている。また、実施形態の半導体記憶装置の製造方法は、前記積層体の一部を、第１の方向に分離され、前記第１の方向に対して交差する第２の方向に延びる複数のライン部を有するくし形パターンにする第１のスリットと、前記くし形パターンを閉じたパターンで囲む第２のスリットとを、前記積層体上に形成したマスク層を用いたドライエッチングにより同時に形成する工程を備えている。また、実施形態の半導体記憶装置の製造方法は、前記積層体の前記ライン部に、ホールを形成する工程を備えている。また、実施形態の半導体記憶装置の製造方法は、前記ホール内にメモリ膜およびチャネルボディを形成する工程を備えている。
【図面の簡単な説明】
【０００７】
【図１】実施形態のメモリセルアレイの模式斜視図。
【図２】実施形態のメモリストリングの模式断面図。
【図３】実施形態のメモリセルの模式断面図。
【図４】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図５】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図６】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図７】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図８】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図９】実施形態のメモリセルアレイの模式平面図。
【図１０】実施形態の半導体記憶装置の製造方法を示す模式平面図。
【図１１】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１２】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図１３】実施形態の半導体記憶装置の製造方法を示す模式平面図。
【図１４】参照例の半導体記憶装置の製造方法を示す模式図。
【図１５】参照例の半導体記憶装置の製造方法を示す電子顕微鏡画像。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、メモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、電極間絶縁層、絶縁分離膜などの図示については省略している。
【００１０】
図１において、相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交し、複数層の電極層ＷＬが積層された方向をＺ方向（積層方向）とする。
【００１１】
メモリセルアレイ１は、複数のメモリストリングＭＳを有する。図２は、メモリストリングＭＳの模式断面図である。図２は、図１におけるＹＺ面に平行な断面を表す。
【００１２】
メモリセルアレイ１は、電極層ＷＬと絶縁層４０とがそれぞれ１層ずつ交互に複数層積層された積層体を有する。電極層ＷＬの間に絶縁層４０が設けられている。この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。バックゲートＢＧは、基板１０上に絶縁層４５を介して設けられている。
【００１３】
バックゲートＢＧ及び電極層ＷＬは、シリコンを主成分として含む層である。さらに、バックゲートＢＧ及び電極層ＷＬは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。また、電極層ＷＬは、金属シリサイドを含んでいてもよい。絶縁層４０は、例えば酸化シリコンを主に含む。
【００１４】
１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成され、積層体を貫通し、バックゲートＢＧに達している。
【００１５】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に層間絶縁層４３を介して設けられている。
【００１６】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。
【００１７】
上部選択ゲートとしてのドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳ、および下部選択ゲートとしてのバックゲートＢＧは、１層の電極層ＷＬよりも厚い。
【００１８】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜４７によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体は、絶縁分離膜４６によってＹ方向に分離されている。すなわち、メモリストリングＭＳの一対の柱状部ＣＬ間の積層体は、絶縁分離膜４６、４７によってＹ方向に分離されている。
【００１９】
ソース側選択ゲートＳＧＳ上には、絶縁層４４を介して、図１に示すソース線（例えば金属膜）ＳＬが設けられている。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬ上には、絶縁層４４を介して、図１に示す複数本のビット線（例えば金属膜）ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２０】
図３は、柱状部ＣＬの一部の拡大模式断面図である。
【００２１】
柱状部ＣＬは、複数層の電極層ＷＬ、複数層の絶縁層４０、およびバックゲートＢＧを含む積層体内に形成されるＵ字状のメモリホール内に形成される。そのメモリホール内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
【００２２】
メモリホールの内壁とチャネルボディ２０との間には、メモリ膜３０が設けられている。メモリ膜３０は、ブロック絶縁膜３５と電荷蓄積膜３２とトンネル絶縁膜３１とを有する。
【００２３】
電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜３５、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
【００２４】
チャネルボディ２０は積層体の積層方向に延びる筒状に設けられ、そのチャネルボディ２０の外周面を囲むようにメモリ膜３０が積層体の積層方向に延びつつ筒状に設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜５０が設けられている。コア絶縁膜５０は、例えばシリコン酸化膜である。
【００２５】
ブロック絶縁膜３５は電極層ＷＬに接し、トンネル絶縁膜３１はチャネルボディ２０に接し、ブロック絶縁膜３５とトンネル絶縁膜３１との間に電荷蓄積膜３２が設けられている。
【００２６】
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能する。電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２７】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２８】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
【００２９】
トンネル絶縁膜３１は、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜である。
【００３０】
または、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。
【００３１】
ブロック絶縁膜３５は、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。ブロック絶縁膜３５は、電極層ＷＬに接して設けられたキャップ膜３４と、キャップ膜３４と電荷蓄積膜３２との間に設けられたブロック膜３３とを有する。
【００３２】
ブロック膜３３は、例えば、シリコン酸化膜である。キャップ膜３４は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜である。このようなキャップ膜３４を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜３５として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
【００３３】
図１、２に示すように、Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。
【００３４】
メモリセル、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、積層体の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
【００３５】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜５１（図２）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディ２０は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
【００３６】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極（コントロールゲート）として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜５２（図２）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディ２０は、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。
【００３７】
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極（コントロールゲート）として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
【００３８】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。
【００３９】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００４０】
図９は、実施形態のメモリセルアレイの模式平面図である。
【００４１】
電極層ＷＬ及び絶縁層４０を含む積層体１００の一部は、Ｘ方向に延びる複数のライン部８１を有するくし形パターン８０に加工される。メモリセルアレイは、後述する第２のスリット６６内に形成された絶縁分離膜４６によって、積層体１００における他の領域や他のメモリセルアレイに対して分離されている。
【００４２】
絶縁分離膜４６（第２のスリット６６）によって閉じたパターンで囲まれた領域には、２つのくし形パターン８０が組み合わさって１つのメモリセルアレイが形成されている。
【００４３】
一方のくし形パターン８０の複数のライン部８１の間に、他方のくし形パターン８０のライン部８１が位置している。２つのくし形パターン８０の複数のライン部８１は、第１のスリット６５内に形成された絶縁分離膜４６を挟んでＹ方向に配列されている。
【００４４】
それぞれのくし形パターン８０は、端部８２を有する。端部８２には、各階層の電極層ＷＬを図示しないワード配線層に接続させるための構造が設けられている。例えば、端部８２において複数層の電極層ＷＬは階段状に加工される。階段状のそれぞれの電極層ＷＬは、プラグ電極を介して対応するワード配線層に接続される。
【００４５】
一方のくし形パターン８０の複数のライン部８１は自身の端部８２から、他方のくし形パターン８０の端部８２に向けてＸ方向に延び、他方のくし形パターン８０の複数のライン部８１は自身の端部８２から、一方のくし形パターン８０の端部８２に向けてＸ方向に延びている。したがって、端部８２と端部８２との間に、複数のライン部８１を含むメモリセルアレイ領域が形成されている。
【００４６】
ライン部８１には、前述したメモリストリングＭＳの柱状部ＣＬが形成される。メモリセルアレイ領域に、複数の柱状部ＣＬが配置されている。１つのメモリストリングＭＳを形成する１対の柱状部ＣＬのＹ方向の間には、絶縁分離膜４６（第２のスリット６６）が介在している。
【００４７】
したがって、絶縁分離膜４６（第２のスリット６６）を挟んで位置する１対の柱状部ＣＬの一方に形成されたメモリセルのコントロールゲート（電極層ＷＬ）と、他方に形成されたメモリセルのコントロールゲート（電極層ＷＬ）とを、それぞれ別のくし形パターン８０によって独立して制御することができる。
【００４８】
図９には、複数の柱状部ＣＬが例えば千鳥配列された例を示すが、複数の柱状部ＣＬはＸ方向およびＹ方向に整列して配置されてもよい。
【００４９】
次に、図４〜８、１０、１１を参照して、実施形態の半導体記憶装置の製造方法について説明する。
【００５０】
図４に示すように、基板１０上に絶縁層４５を介してバックゲートＢＧが形成される。バックゲートＢＧには凹部が形成され、その凹部内には犠牲膜５５が埋め込まれる。犠牲膜５５は、例えばシリコン窒化膜である。
【００５１】
バックゲートＢＧ上には、第１加工膜としての電極層ＷＬと、第２加工膜としての絶縁層４０とがそれぞれ交互に複数積層される。絶縁層４０及び電極層ＷＬは、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。
【００５２】
電極層ＷＬ及び絶縁層４０を含む積層体１００を形成した後、図５に示すように、積層体１００に第１のスリット６５を形成し、積層体１００をＹ方向に分離する。
【００５３】
第１のスリット６５によって、積層体１００の一部に、図１０に示す一対のくし形パターン８０が形成される。第１のスリット６５によって、Ｘ方向に延び、Ｙ方向に分離して配列された複数のライン部８１が形成される。
【００５４】
なお、このとき、一対のくし形パターン８０を閉じたパターンで囲む第２のスリット６６も第１のスリット６５と同時に形成される。
【００５５】
積層体１００の形成後、図１１（ａ）に示すように、積層体１００上にマスク層６０が形成される。マスク層６０は、リソグラフィーおよびＲＩＥ（Reactive Ion Etching）によりパターニングされ、そのパターニングされたマスク層６０をマスクにしたドライエッチング（ＲＩＥ）により、図１１（ｂ）に示すように、第１のスリット６５および第２のスリット６６が同時に形成される。
【００５６】
マスク層６０は例えば導電性を有するカーボン層である。エッチング対象である絶縁層４０の材料である酸化シリコン、および電極層ＷＬの材料であるシリコンの両方に対してエッチング選択比のある材料であればよく、カーボン以外にも、例えばメタル系材料のマスク層６０であってもよい。
【００５７】
マスク層（カーボン層）６０は、生産性を考慮して、例えばＣＶＤ（Chemical Vapor Deposition）法で成膜される。積層体（酸化シリコンおよびシリコン）に対するエッチング選択比を高くするには、例えば６５０℃以上での成膜でカーボン濃度を高くすることが望ましい。したがって、マスク層（カーボン層）６０は導電性をもつ。
【００５８】
ここで、図１４（ａ）は、参照例のくし形パターン８０のレイアウトを示す。この例では、一方のくし形パターン８０は、第１のスリット６５によって積層体１００の他の領域９０から島状に分離されているのに対し、もう一方のくし形パターン８０は他の領域９０につながっている。
【００５９】
第１のスリット６５によって他の領域９０から分離された島状のくし形パターン８０の電位はフローティングとなっている。その島状のくし形パターン８０の外側の領域９０はウェーハにつながっており、その外側領域９０の電位はウェーハ面内の平均電位となっている。すなわち、ＲＩＥ時には前述したように導電性カーボンのマスク層６０が用いられることから、島状くし形パターン８０の外側の領域９０はウェーハ全体にわたって一様な電位をもつ。
【００６０】
図１４（ｂ）において、実線はウェーハ面内の平均電位を表し、破線は島状くし形パターン８０の電位を表す。
【００６１】
ウェーハにつながっていない島状くし形パターン８０の電位は、ＲＩＥ時のプラズマ密度の影響により局所的に電位の高低が生じる。例えば、図１４（ｂ）に示すように、島状くし形パターン８０の電位は、ウェーハの中心部ではエッジ側よりも相対的に電位が低くなる傾向がある。
【００６２】
したがって、図１４（ａ）において第１のスリット６５を挟んでＹ方向で隣り合うライン部８１の間に電位差が生じ、ＲＩＥ中に入射イオンが隣接ライン部８１間で曲げられることにより、隣接ライン部８１における片方のライン部８１のみにサイドエッチングが進行しやすくなる。これにより、図１５の電子顕微鏡画像に示すように、ライン部８１の幅が局部的に小さくなってしまうことがある。これは、隣接するメモリホール間のショート欠陥の原因となりうる。
【００６３】
そこで、実施形態によれば、図１０、図１１（ｂ）に示すように、複数のライン部８１を形成するための第１のスリット６５を形成するＲＩＥのときに同時に、一対のくし形パターン８０を閉じたパターンで囲む第２のスリット６６も形成する。
【００６４】
したがって、Ｙ方向に配列されたすべてのライン部８１がウェーハから電気的に分離されフローティング電位となり、ライン部８１はウェーハ面内の平均電位の影響を受けない。このため、Ｙ方向で隣り合うライン部８１間での電位差を上記参照例に比べて小さくでき、隣接ライン部８１の片方のライン部８１だけにサイドエッチングが進む現象を抑制することができる。
【００６５】
この結果、積層方向にわたって均一幅でライン部８１を加工することができ、歩留まりを向上でき、さらにデバイスの信頼性を高めることができる。
【００６６】
第１のスリット６５および第２のスリット６６を形成した後、第１のスリット６５内および第２のスリット６６内に、図６、９に示すように、絶縁分離膜４６が埋め込まれる。絶縁分離膜４６は、例えばシリコン窒化膜である。第１のスリット６５内および第２のスリット６６内に同時に絶縁分離膜４６が埋め込まれる。
【００６７】
その後、最上層の電極層ＷＬ上に、図６に示すように、絶縁層４３を形成し、さらに絶縁層４３上に、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる上部選択ゲートＳＧが形成され、さらに上部選択ゲートＳＧ上に絶縁層４４が形成される。
【００６８】
次に、図７に示すように、積層体に複数のホール７１を形成する。ホール７１は、図示しないマスクを用いた例えばＲＩＥ法で形成される。
【００６９】
ホール７１の下端は犠牲膜５５に達し、ホール７１のボトムに犠牲膜５５が露出する。１つの犠牲膜５５上には、一対のホール７１が形成される。
【００７０】
ホール７１を形成した後、ホール７１を通じたエッチングにより、犠牲膜５５を除去する。犠牲膜５５は、例えばウェットエッチングにより除去される。
【００７１】
犠牲膜５５の除去により、図８に示すように、バックゲートＢＧに形成された凹部７２が現れる。１つの凹部７２に対して、一対のホール７１がつながっている。すなわち、一対のホール７１のそれぞれの下端が１つの共通の凹部７２とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００７２】
メモリホールＭＨを形成した後、メモリホールＭＨの内壁に、図３に示す各膜が順に形成される。
【００７３】
メモリホールＭＨ内に、メモリ膜３０、チャネルボディ２０、およびコア絶縁膜５０を形成した後、一対の柱状部ＣＬ間の上部選択ゲートＳＧは、図２に示すように、絶縁分離膜４７によってＹ方向に分離される。
【００７４】
その後、絶縁層４４上に、図１に示すソース線ＳＬ、ビット線ＢＬなどが形成される。
【００７５】
例えば５５０℃以下のカーボン層のＣＶＤ法では、カーボン層は絶縁性をもつ。そのような絶縁性カーボンのマスク層６０をスリット加工のマスクに用いてもよい。例えば、絶縁層４０として酸化シリコン層、電極層ＷＬとして金属層を用いた場合には、絶縁性カーボンは、酸化シリコンおよび金属の両方に対して高いエッチング選択比がとれる。
【００７６】
この場合、図１２（ａ）に示すように、第１のスリット６５よりも先に閉じたパターンの第２のスリット６６をＲＩＥ法で形成する。このとき、第２のスリット６６の内側の領域はマスク層６０で覆われている。
【００７７】
そして、第２のスリット６６内に、図１２（ｂ）、図１３に示すように絶縁膜分離６７を埋め込んだ後、再び絶縁性カーボンのマスク層６０を積層体１００上に形成して、そのマスク層６０をパターニングした後、閉じたパターンの絶縁分離膜６７（第２のスリット６６）で囲まれた領域にＲＩＥ法で第１のスリット６５を形成する。このとき、マスク層６０は、絶縁分離膜６７を覆っている。
【００７８】
第１のスリット６５を形成するＲＩＥのとき、Ｙ方向に配列されたすべてのライン部８１は、絶縁分離膜６７によってウェーハから電気的に分離されフローティング電位となり、ライン部８１はウェーハ面内の平均電位の影響を受けない。このため、Ｙ方向で隣り合うライン部８１間での電位差を上記参照例に比べて小さくでき、隣接ライン部８１の片方のライン部８１だけにサイドエッチングが進む現象を抑制することができる。
【００７９】
なお、絶縁分離膜６７に隣接するライン部８１の上面と、ウェーハ側領域９０の上面とはマスク層６０を介してつながっているが、マスク層６０は絶縁性であるため、絶縁分離膜６７に隣接するライン部８１はウェーハ面内の平均電位の影響を受けない。
【００８０】
第１加工膜および第２加工膜として、互いに不純物濃度の異なるシリコン層を交互に積層してもよい。この場合、カーボン比率の高い導電性カーボン、または金属をスリット形成時のＲＩＥのマスク層として用いることができる。
【００８１】
そして、不純物濃度の違いによるエッチングレート差を利用して、一方のシリコン層（例えば不純物濃度の低いシリコン層）を、スリットまたはメモリホールを通じたエッチングにより除去し、そのシリコン層が除去されたスペースに絶縁層を埋め込むことで、電極層と絶縁層とが交互に積層された積層体を形成することもできる。
【００８２】
あるいは、第１加工膜および第２加工膜として、シリコン窒化膜とシリコン酸化膜とを交互に積層してもよい。この場合、カーボン比率の高い導電性カーボン、または金属をスリット形成時のＲＩＥのマスク層として用いることができる。
【００８３】
そして例えばシリコン窒化膜をスリットまたはメモリホールを通じたエッチングにより除去し、そのシリコン窒化膜が除去されたスペースに電極層を埋め込むことで、電極層と絶縁層とが交互に積層された積層体を形成することもできる。
【００８４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８５】
２０…チャネルボディ、３０…メモリ膜、４０…絶縁層、４６…絶縁分離膜、６０…マスク層、６５…第１のスリット、６６…第２のスリット、８０…くし形パターン、８１…ライン部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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