(57)【要約】【課題】変圧を適切且つ容易に行うことができる変圧装置を提供する。【解決手段】出力回路１６は、出力した第１ＰＷＭ信号Ｓｉ１のデューティが１００％未満における信号の立ち上がりタイミングと同期して信号が立ち上がるとともに第１ＰＷＭ信号Ｓｉ１の周期よりも長いタイミングで定期的にＦＥＴ１１のオン／オフを切り替えるＰＷＭ信号としての変更信号Ｓｊ１を出力する。出力回路１６は、出力した第２ＰＷＭ信号Ｓｉ２のデューティが０％より大きい場合における信号の立ち下がりタイミングと同期して信号が立ち下がるとともに第２ＰＷＭ信号Ｓｉ２の周期よりも長いタイミングで定期的にＦＥＴ１４のオン／オフを切り替えるＰＷＭ信号としての変更信号Ｓｊ２を出力する。【選択図】図１
2016036232.tif 000002
【特許請求の範囲】
【請求項１】
コイルの一端にそれぞれの一端が接続される第１及び第２スイッチと、前記コイルの他端に接続される第３スイッチと、前記コイルの他端と前記第２スイッチの他端との間に接続される第４スイッチとを備え、前記第１及び第２スイッチの相補的なオン／オフと、前記第３及び第４スイッチの相補的なオン／オフとを繰り返すことによって、前記第１スイッチの他端と前記第２スイッチの他端との間に印加された電圧を変圧し、変圧した電圧を前記第３スイッチの他端と第４スイッチの一端との間から出力する変圧装置において、
前記第１スイッチにおけるオン／オフの切り替えに用いられる第１ＰＷＭ信号と、前記第４スイッチにおけるオン／オフの切り替えに用いられる第２ＰＷＭ信号とを出力する出力回路を備え、
前記出力回路は、出力した前記第１ＰＷＭ信号のデューティが１００％未満における信号の立ち上がりタイミングと同期して信号が立ち上がるとともに前記第１ＰＷＭ信号の周期よりも長いタイミングで定期的に前記第１スイッチのオン／オフを切り替えるＰＷＭ信号を出力し、出力した前記第２ＰＷＭ信号のデューティが０％より大きい場合における信号の立ち下がりタイミングと同期して信号が立ち下がるとともに前記第２ＰＷＭ信号の周期よりも長いタイミングで定期的に第４スイッチのオン／オフを切り替えるＰＷＭ信号を出力するように構成される変圧装置。
【請求項２】
コイルの一端にそれぞれの一端が接続される２つのスイッチの相補的なオン／オフを繰り返すことによって、前記２つのスイッチ間に印加された電圧を降圧し、降圧した電圧を前記２つのスイッチの内の一方のスイッチの他端と、前記コイルの他端との間から出力する降圧装置において、
前記２つのスイッチの内の他方のスイッチにおけるオン／オフの切り替えに用いられるＰＷＭ信号を出力する出力回路を備え、
前記出力回路は、出力した前記ＰＷＭ信号のデューティが１００％未満における信号の立ち上がりタイミングと同期して信号が立ち上がるとともに前記ＰＷＭ信号の周期よりも長いタイミングで定期的に前記第１スイッチのオン／オフを切り替えるＰＷＭ信号を出力するように構成される降圧装置。
【請求項３】
コイルの一端にそれぞれの一端が接続される２つのスイッチの相補的なオン／オフを繰り返すことによって、前記コイルの他端と、前記２つのスイッチの内の一方のスイッチの他端との間に印加された電圧を昇圧し、昇圧した電圧を前記２つのスイッチのそれぞれの他端間から出力する昇圧装置において、
前記２つのスイッチの内の一方のスイッチにおけるオン／オフの切り替えに用いられるＰＷＭ信号を出力する出力回路を備え、
前記出力回路は、出力した前記ＰＷＭ信号のデューティが０％より大きい場合における信号の立ち下がりタイミングと同期して信号が立ち下がるとともに前記ＰＷＭ信号の周期よりも長いタイミングで定期的に前記第４スイッチのオン／オフを切り替えるＰＷＭ信号を出力するように構成される昇圧装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、変圧装置、降圧装置及び昇圧装置に関する。
【背景技術】
【０００２】
従来、例えば車両には、バッテリによって印加された電圧を昇圧や降圧を行って印加電圧を変圧し、変圧した電圧を負荷に印加する変圧装置が搭載されている（例えば、特許文献１参照）。
【０００３】
このような変圧装置は、例えばＮチャネル型のＦＥＴ（Field Effect Transistor）である第１、第２、第３及び第４スイッチを備える。この場合、従来の変圧装置では、コイルの一端に第１スイッチのソースと第２スイッチのドレインとが接続されており、コイルの他端に第３スイッチのソースと第４スイッチのドレインとが接続されている。第２スイッチのソースは第４スイッチのソースに接続されている。従来の変圧装置では、バッテリの負極端子に第２スイッチのソースが接続されており、バッテリの正極端子に第１スイッチのドレインが接続され、第２スイッチのソース及び第４スイッチのソースは設置されている。
【０００４】
第１〜第４スイッチは、ソースの電位を基準として、ゲートに所定電圧以上の電圧が印加された場合にオンとなり、ゲートに所定電圧未満の電圧が印加された場合にオフとなる。そして、第１〜第４スイッチのゲートの電圧を調整することによって、第１スイッチ及び第２スイッチの相補的なオン／オフと、第３スイッチ及び第４スイッチの相補的なオン／オフとを繰り返し、バッテリによって印加された電圧を変圧する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１９２３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上記のような変圧装置では、ソースが接地されていない第１及び第３スイッチをオンにするため、第１及び第３スイッチのそれぞれのソースとゲートとの間にコンデンサが接続されている。
【０００７】
第１スイッチのソースとゲートとの間に接続されるコンデンサは、第１スイッチがオフで第２スイッチがオンである場合にバッテリが供給する電力を蓄積し、蓄積した電力を放電することで第１スイッチのソースとドレインとの間に一定電圧以上の電圧を印加して第１スイッチをオンにする。第３スイッチのソースとゲートとの間に接続されるコンデンサは、第３スイッチがオフで第４スイッチがオンである場合にバッテリが供給する電力を蓄積し、蓄積した電力を放電することで第３スイッチのソースとドレインとの間に一定電圧以上の電圧を印加して第３スイッチをオンにする。
【０００８】
このような変圧装置では、例えば降圧及び昇圧のいずれか一方を長期間行う場合に、第１スイッチ又は第３スイッチを長時間オンに維持する可能性がある。この場合、長時間オンにすることによって、第１又は第３スイッチのソースとゲートとの間に接続されたコンデンサに蓄積された電荷が減少し、ソースとゲートとの間の電圧を一定電圧以上に維持できない虞がある。このため、第１及び第３スイッチのゲートに印加される電圧が不安定となり、変圧を適切に行うことができない虞がある。
【０００９】
また、２つのスイッチの一端がコイルの一端に接続されるとともに、一方のスイッチの他端が接地される降圧装置及び昇圧装置についても上記のような問題が起こる虞がある。
具体的には、
本発明は、上記課題を解決するためになされたものであって、その目的は、変圧を適切且つ容易に行うことができる変圧装置、降圧装置及び昇圧装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決する変圧装置は、コイルの一端にそれぞれの一端が接続される第１及び第２スイッチと、前記コイルの他端に接続される第３スイッチと、前記コイルの他端と前記第２スイッチの他端との間に接続される第４スイッチとを備え、前記第１及び第２スイッチの相補的なオン／オフと、前記第３及び第４スイッチの相補的なオン／オフとを繰り返すことによって、前記第１スイッチの他端と前記第２スイッチの他端との間に印加された電圧を変圧し、変圧した電圧を前記第３スイッチの他端と第４スイッチの一端との間から出力する変圧装置において、前記第１スイッチにおけるオン／オフの切り替えに用いられる第１ＰＷＭ信号と、前記第４スイッチにおけるオン／オフの切り替えに用いられる第２ＰＷＭ信号とを出力する出力回路を備え、前記出力回路は、出力した前記第１ＰＷＭ信号のデューティが１００％未満における信号の立ち上がりタイミングと同期して信号が立ち上がるとともに前記第１ＰＷＭ信号の周期よりも長いタイミングで定期的に前記第１スイッチのオン／オフを切り替えるＰＷＭ信号を出力し、出力した前記第２ＰＷＭ信号のデューティが０％より大きい場合における信号の立ち下がりタイミングと同期して信号が立ち下がるとともに前記第２ＰＷＭ信号の周期よりも長いタイミングで定期的に第４スイッチのオン／オフを切り替えるＰＷＭ信号を出力するように構成される。
【００１１】
この構成によれば、出力回路は、出力した前記第１ＰＷＭ信号のデューティが１００％未満における信号の立ち上がりタイミングと同期して信号が立ち上がるとともに前記第１ＰＷＭ信号の周期よりも長いタイミングで定期的に前記第１スイッチのオン／オフを切り替えるＰＷＭ信号を出力する。つまり第１ＰＷＭ信号のデューティが１００％時において定期的に第１スイッチのオン／オフを切り替えるため、第１及び第２スイッチが長時間オン及びオフとなることが抑えられる。さらに、第１ＰＷＭ信号のデューティが１００％未満時には信号の立ち上がりが同期するため、第１ＰＷＭ信号がローレベルの際にＰＷＭ信号がローレベルとなるため、第１ＰＷＭ信号が１００％未満か否かを検出する必要がないため、変圧（降圧）を容易に行うことができる。
【００１２】
また、出力回路は、出力した前記第２ＰＷＭ信号のデューティが０％より大きい場合における信号の立ち下がりタイミングと同期して信号が立ち下がるとともに前記第２ＰＷＭ信号の周期よりも長いタイミングで定期的に第４スイッチのオン／オフを切り替えるＰＷＭ信号を出力する。つまり第２ＰＷＭ信号のデューティが０％時において定期的に第４スイッチのオン／オフを切り替えるため、第３及び第４スイッチが長時間オン及びオフとなることが抑えられる。さらに、第２ＰＷＭ信号のデューティが０％より大きい時には信号の立ち下がりが同期するため、第２ＰＷＭ信号がハイレベルの際にＰＷＭ信号がハイレベルとなるため、第２ＰＷＭ信号が０％より大きいか否かを検出する必要がないため、変圧（昇圧）を容易に行うことができる。
【００１３】
上記課題を解決する降圧装置は、コイルの一端にそれぞれの一端が接続される２つのスイッチの相補的なオン／オフを繰り返すことによって、前記２つのスイッチ間に印加された電圧を降圧し、降圧した電圧を前記２つのスイッチの内の一方のスイッチの他端と、前記コイルの他端との間から出力する降圧装置において、前記２つのスイッチの内の他方のスイッチにおけるオン／オフの切り替えに用いられるＰＷＭ信号を出力する出力回路を備え、前記出力回路は、出力した前記ＰＷＭ信号のデューティが１００％未満における信号の立ち上がりタイミングと同期して信号が立ち上がるとともに前記ＰＷＭ信号の周期よりも長いタイミングで定期的に前記他方のスイッチのオン／オフを切り替えるＰＷＭ信号を出力するように構成される。
【００１４】
この構成によれば、出力回路は、出力した前記ＰＷＭ信号のデューティが１００％未満における信号の立ち上がりタイミングと同期して信号が立ち上がるとともに前記ＰＷＭ信号の周期よりも長いタイミングで定期的に前記他方のスイッチのオン／オフを切り替えるＰＷＭ信号を出力する。つまりＰＷＭ信号のデューティが１００％時において定期的に他方のスイッチのオン／オフを切り替えるため、２つのスイッチが長時間オン及びオフとなることが抑えられる。さらに、ＰＷＭ信号のデューティが１００％未満時には信号の立ち上がりが同期するため、ＰＷＭ信号がローレベルの際にＰＷＭ信号がローレベルとなるため、ＰＷＭ信号が１００％未満か否かを検出する必要がないため、変圧（降圧）を容易に行うことができる。
【００１５】
上記課題を解決する昇圧装置は、コイルの一端にそれぞれの一端が接続される２つのスイッチの相補的なオン／オフを繰り返すことによって、前記コイルの他端と、前記２つのスイッチの内の一方のスイッチの他端との間に印加された電圧を昇圧し、昇圧した電圧を前記２つのスイッチのそれぞれの他端間から出力する昇圧装置において、前記２つのスイッチの内の一方のスイッチにおけるオン／オフの切り替えに用いられるＰＷＭ信号を出力する出力回路を備え、前記出力回路は、出力した前記ＰＷＭ信号のデューティが０％より大きい場合における信号の立ち下がりタイミングと同期して信号が立ち下がるとともに前記ＰＷＭ信号の周期よりも長いタイミングで定期的に前記一方のスイッチのオン／オフを切り替えるＰＷＭ信号を出力するように構成される。
【００１６】
この構成によれば、出力回路は、出力した前記ＰＷＭ信号のデューティが０％より大きい場合における信号の立ち下がりタイミングと同期して信号が立ち下がるとともに前記ＰＷＭ信号の周期よりも長いタイミングで定期的に一方のスイッチのオン／オフを切り替えるＰＷＭ信号を出力する。つまりＰＷＭ信号のデューティが０％時において定期的に一方のスイッチのオン／オフを切り替えるため、２つのスイッチが長時間オン及びオフとなることが抑えられる。さらに、ＰＷＭ信号のデューティが０％より大きい時には信号の立ち下がりが同期するため、出力したＰＷＭ信号がハイレベルの際にＰＷＭ信号がハイレベルとなるため、ＰＷＭ信号が０％より大きいか否かを検出する必要がないため、変圧（昇圧）を容易に行うことができる。
【発明の効果】
【００１７】
本発明の変圧装置、降圧装置及び昇圧装置によれば、変圧を適切且つ容易に行うことができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態における変圧装置の構成を示すブロック図である。
【図２】同上における変圧装置の昇圧動作及び降圧動作について説明するためのタイミングチャートである。
【図３】同上における変圧装置の昇圧動作及び降圧動作のＦＥＴの動作について説明するためのタイミングチャートである。
【図４】第２実施形態における降圧装置の構成を示すブロック図である。
【図５】同上における変圧装置の昇圧動作及び降圧動作について説明するためのタイミングチャートである。
【図６】第３実施形態における昇圧装置の構成を示すブロック図である。
【図７】同上における変圧装置の昇圧動作及び降圧動作について説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１９】
（第１実施形態）
以下、変圧装置の一実施形態について説明する。
本実施形態の変圧装置１は、バッテリ３及び負荷４のそれぞれの両端に接続され、バッテリ３によって印加された電圧を昇圧及び降圧の少なくとも一方、即ち電圧を変圧し、変圧した電圧を負荷４に印加するものである。
【００２０】
図１に示すように、変圧装置１は、Ｎチャネル型のＦＥＴ１１，１２，１３，１４と、差動増幅器１５と、出力回路１６と、駆動回路１７，１９，２１，２２と、反転器１８，２０と、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５と、ダイオードＤ１，Ｄ２と、コイルＬ１と抵抗Ｒ１とを有する。
【００２１】
ＦＥＴ１１のドレインにはバッテリ３の正極端子が接続されている。また、ＦＥＴ１２のソースにはバッテリ３の負極端子が接続されている。ＦＥＴ１１のソースとＦＥＴ１２のドレインとには、コイルＬ１の一端が接続されている。コイルＬ１の他端は、ＦＥＴ１３のソースと、ＦＥＴ１４のドレインとに接続されている。ＦＥＴ１４のソースは、ＦＥＴ１２のソースと接続される。つまり、ＦＥＴ１４は、コイルＬ１の他端とＦＥＴ１２のソースとの間に接続されている。ＦＥＴ１２のソースとＦＥＴ１４のソースは、それぞれ接地されている。
【００２２】
ＦＥＴ１３のドレインは、コンデンサＣ１の一端及び抵抗Ｒ１の一端と接続される。抵抗Ｒ１の他端は負荷４の一端に接続される。
ＦＥＴ１４のソースは、コンデンサＣ１及び負荷４の他端に接続される。抵抗Ｒ１は、その一端に差動増幅器１５のプラス端子が接続され、他端に差動増幅器１５のマイナス端子が接続される。差動増幅器１５の出力端子は出力回路１６に接続されている。出力回路１６は、更に、駆動回路１７，１９と、反転器１８，２０の入力端子とに接続されている。
【００２３】
出力回路１６は、生成部５１と、ＣＰＵ５２と、ＡＮＤ回路５３と、ＯＲ回路５４とを有する。出力回路１６の生成部５１は、差動増幅器１５の出力端子と接続されている。ＡＮＤ回路５３及びＯＲ回路５４は、２つの入力端子と１つの出力端子とをそれぞれ有しており、各回路５３，５４のそれぞれ一方の入力端子が生成部５１と接続されている。ＡＮＤ回路５３及びＯＲ回路５４のそれぞれ他方の入力端子はＣＰＵ５２に接続されている。ＡＮＤ回路５３の出力端子は、駆動回路１７と、反転器１８の入力端子とに接続され、ＯＲ回路５４の出力端子は、駆動回路１９と、反転器２０の入力端子とに接続されている。
【００２４】
駆動回路１７は、反転器６１と２つのスイッチＳ１，Ｓ２とを有する。駆動回路１７は、ＦＥＴ１１のゲートと、ダイオードＤ１のカソードと、コンデンサＣ２，Ｃ３のそれぞれの一端とに接続されている。ダイオードＤ１のアノードはＦＥＴ１１のドレインに接続されており、コンデンサＣ２，Ｃ３のそれぞれの他端はＦＥＴ１１のソースに接続されている。駆動回路１７は接地されている。
【００２５】
駆動回路１７の反転器６１の入力端子は、ＡＮＤ回路５３の出力端子に接続されている。駆動回路１７のスイッチＳ１の一端は、ダイオードＤ１のカソードと、コンデンサＣ２の一端に接続されている。また、スイッチＳ１の他端は、ＦＥＴ１１のゲートと、コンデンサＣ３の一端と、スイッチＳ２の一端とに接続されている。スイッチＳ２の他端は接地されている。
【００２６】
反転器１８の出力端子は駆動回路２１に接続されている。
駆動回路２１はスイッチＳ３と抵抗Ｒ２とを有する。駆動回路２１は、ＦＥＴ１２のゲートに接続されるとともに、接地されている。駆動回路２１には、一定の電圧Ｖｃｃが印加されている。また、駆動回路２１のスイッチＳ３の一端には前記電圧Ｖｃｃが印加されており、スイッチＳ３の他端はＦＥＴ１２のゲートと、抵抗Ｒ２の一端とが接続されている。抵抗Ｒ２の他端は接地されている。
【００２７】
駆動回路１９は、スイッチＳ４と抵抗Ｒ３とを有する。駆動回路１９は、ＦＥＴ１４のゲートに接続されており、接地されている。また駆動回路１９には、一定の電圧Ｖｃｃが印加されている。駆動回路１９のスイッチＳ４の一端には電圧Ｖｃｃが印加されており、スイッチＳ４の他端はＦＥＴ１４のゲートと、抵抗Ｒ３の一端とが接続されている。抵抗Ｒ３の他端は接地されている。
【００２８】
反転器２０の出力端子は駆動回路２２に接続されている。
駆動回路２２は、反転器７１と２つのスイッチＳ５，Ｓ６とを有する。駆動回路２２は、ＦＥＴ１３のゲートと、ダイオードＤ２のカソードと、コンデンサＣ４，Ｃ５のそれぞれの一端とに接続されている。ダイオードＤ２のアノードはＦＥＴ１１のドレインに接続されており、コンデンサＣ４，Ｃ５のそれぞれの他端はＦＥＴ１３のソースに接続されている。
【００２９】
駆動回路２２の反転器７１の入力端子は、反転器２０の出力端子に接続されている。駆動回路２２のスイッチＳ５の一端は、ダイオードＤ２のカソードと、コンデンサＣ４の一端とに接続されている。スイッチＳ５の他端は、ＦＥＴ１３のゲートと、コンデンサＣ５の一端と、スイッチＳ６の一端とに接続されている。スイッチＳ６の他端は接地されている。
【００３０】
ここで、各ＦＥＴ１１，１２，１３，１４はスイッチとして機能する。各ＦＥＴ１１，１２，１３，１４は、それぞれ、ソースの電位を基準としてゲートに一定電圧以上の電圧が印加された場合にドレインからソースに電流が流れることでオン状態となり、ソースの電位を基準としてゲートに印加されている電圧が一定電圧未満である場合にドレインからソースへ電流が流れないためオフ状態となる。変圧装置１では、ゲートに印加される電圧を調整することによって、各ＦＥＴ１１，１２，１３，１４のオン／オフを切り替えることができる。すなわち、各ＦＥＴ１１，１２，１３，１４は、第１、第２、第３及び第４スイッチとして機能する。
【００３１】
変圧装置１では、ＦＥＴ１１，１２の相補的なオン／オフの切り替えと、ＦＥＴ１３，１４の相補的なオン／オフの切り替えとを繰り返すことによって、バッテリ３がＦＥＴ１１のドレインとＦＥＴ１２のソースとの間に印加した電圧を変圧し、変圧した電圧をＦＥＴ１３のドレインとＦＥＴ１４のソースとの間から出力する。これにより、変圧した電圧が抵抗Ｒ１を介して負荷４に印加され、負荷４に給電されるようになっている。
【００３２】
ＦＥＴ１１，１２の相補的なオン／オフの切り替えとは、ＦＥＴ１１をオンにするとともにＦＥＴ１２をオフにし、ＦＥＴ１１をオフにするとともにＦＥＴ１２をオンすることによって行われる。同様に、ＦＥＴ１３，１４の相補的なオン／オフの切り替えとは、ＦＥＴ１４をオンにするとともにＦＥＴ１３をオフにし、ＦＥＴ１４をオフにするとともにＦＥＴ１３をオンにすることによって行われる。
【００３３】
ＦＥＴ１３，１４の相補的なオン／オフが切り替えされている状態で、ＦＥＴ１１，１２の相補的なオン／オフを繰り返すことによって、バッテリ３がＦＥＴ１１のドレインとＦＥＴ１２のソースとの間に印加した電圧を降圧する。ＦＥＴ１１がオンでＦＥＴ１２がオフである場合、電流がバッテリ３の正極端子からＦＥＴ１１を介してコイルＬ１に流れ、コイルＬ１にエネルギーが蓄積される。ここで、ＦＥＴ１３がオフでＦＥＴ１４がオンである場合、電流はコイルＬ１からＦＥＴ１４を流れ、バッテリ３の負極端子に戻る。また、ＦＥＴ１３がオンでＦＥＴ１４がオフである場合、電流はコイルＬ１からＦＥＴ１３，抵抗Ｒ１及び負荷４を流れ、バッテリ３の負極端子に戻る。このとき、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間に電圧が印加される。
【００３４】
また、ＦＥＴ１１がオンでＦＥＴ１２がオフである状態からＦＥＴ１１がオフでＦＥＴ１２がオンである状態に切り替わった場合、コイルＬ１に流れる電流が遮断される。すると、コイルＬ１は、自身に流れる電流の量を維持すべく、エネルギーを放出し、電流がコイルＬ１から発生する。ここで、ＦＥＴ１３がオフでＦＥＴ１４がオンである場合、電流がコイルＬ１の他端からＦＥＴ１４、ＦＥＴ１２の順に流れてコイルＬ１の一端に戻る。また、ＦＥＴ１３がオンでＦＥＴ１４がオフである場合、電流がコイルＬ１の他端からＦＥＴ１３、抵抗Ｒ１、負荷、ＦＥＴ１２の順に流れてコイルＬ１の一端に戻る。このとき、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間に電圧が印加され、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間に印加された電圧はコイルＬ１のエネルギーの放出につれて降圧される。
【００３５】
ＦＥＴ１３，１４の相補的なオン／オフが繰り返されている状態で、ＦＥＴ１１，１２の相補的なオン／オフが繰り返された場合、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間に印加された電圧は、コンデンサＣ１によって平滑化された後、抵抗Ｒ１を介して負荷４に印加される。このとき、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間に印加された平均電圧、即ち、コンデンサＣ１によって平滑化された電圧は、バッテリ３によって印加された電圧を降圧した電圧である。このとき、ＦＥＴ１１がオフでＦＥＴ１２がオンである期間が相対的に長くなるほど降圧の幅が大きく、相対的に短くなるほど降圧の幅が小さくなる。
【００３６】
ＦＥＴ１１，１２の相補的なオン／オフが繰り返されている状態で、ＦＥＴ１３，１４の相補的なオン／オフを繰り返すことによって、バッテリ３がＦＥＴ１１のドレインとＦＥＴ１２のソースとの間に印加した電圧を昇圧する。ＦＥＴ１３がオフでＦＥＴ１４がオンである場合であって、ＦＥＴ１１がオンでＦＥＴ１２がオフであるとき、電流がバッテリ３の正極端子からＦＥＴ１１、コイルＬ１、ＦＥＴ１４の順に流れ、バッテリ３の負極端子に戻る。このとき、多量の電流がコイルＬ１に流れてコイルＬ１にエネルギーが蓄積される。
【００３７】
ＦＥＴ１３がオフでＦＥＴ１４がオンである状態からＦＥＴ１３がオンでＦＥＴ１４がオフである状態に切り替わった場合であって、ＦＥＴ１１がオンでＦＥＴ１２がオフであるとき、電流がバッテリ３の正極端子からＦＥＴ１１、コイルＬ１、ＦＥＴ１３、抵抗Ｒ１、負荷４の順に流れてバッテリ３の負極端子に戻る。このとき、電流が抵抗Ｒ１及び負荷４を流れるため、コイルＬ１に流れる電流の量が低下する。このため、コイルＬ１は、自身に流れる電流の量を維持すべく、コイルＬ１のＦＥＴ１１側の一端に印加されている電圧を基準として、コイルＬ１のＦＥＴ１３側の他端における電圧を昇圧する。これにより、ＦＥＴ１３のトレインとＦＥＴ１４のソースとの間に印加された電圧は、バッテリ３がＦＥＴ１１のドレインとＦＥＴ１２のソースとの間に印加した電圧よりも高い。
【００３８】
ＦＥＴ１１，１２の相補的なオン／オフが繰り返されている状態で、ＦＥＴ１３，１４の相補的なオン／オフが繰り返された場合、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間に印加された電圧は、コンデンサＣ１によって平滑化された後、抵抗Ｒ１を介して負荷４に印加される。このとき、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間に印加された平均電圧、即ち、コンデンサＣ１によって平滑化された電圧は、バッテリ３によって印加された電圧を昇圧した電圧である。このとき、ＦＥＴ１３がオフでＦＥＴ１４がオンである期間が相対的に長くなるほど昇圧の幅が大きく、相対的に短くなるほど昇圧の幅が小さくなる。
【００３９】
なお、ＦＥＴ１１がオフでＦＥＴ１２がオンである場合、ＦＥＴ１３，１４のオン／オフ状態に関係なく、電流がバッテリ３の正極端子からＦＥＴ１１を介してコイルＬ１へ流れることはない。
【００４０】
差動増幅器１５は、抵抗Ｒ１の両端間の電圧、即ち、負荷４に流れる出力電流の量に比例する電圧を増幅し、増幅した電圧を出力端子から出力回路１６に出力する。
出力回路１６は、差動増幅器１５から入力された電圧とに基づいて２つのＰＷＭ信号を出力する。具体的には、出力回路１６は、ＦＥＴ１１，１２のオン／オフの切り替えに用いられる一方のＰＷＭ信号を駆動回路１７と反転器１８の入力端子とに出力する。更に出力回路１６は、ＦＥＴ１３，１４のオン／オフの切り替えに用いられる他方のＰＷＭ信号を反転器２０の入力端子と駆動回路１９とに出力する。
【００４１】
出力回路１６の生成部５１は、差動増幅器１５から入力された電圧とに基づいてＰＷＭ信号Ｓｉ１及びＰＷＭ信号Ｓｉ２を生成する。
ＰＷＭ信号Ｓｉ１は、ハイレベルの電圧と、ハイレベルの電圧よりも低いローレベルの電圧とで構成され、ＦＥＴ１１のオン／オフの切り替えに用いられる。
【００４２】
ＰＷＭ信号Ｓｉ２は、ハイレベルの電圧と、ハイレベルの電圧よりも低いローレベルの電圧とで構成され、ＦＥＴ１４のオン／オフの切り替えに用いられる。
生成部５１は、生成したＰＷＭ信号Ｓｉ１をＡＮＤ回路５３の一方の入力端子に出力し、生成したＰＷＭ信号Ｓｉ２をＯＲ回路５４の一方の入力端子に出力する。
【００４３】
ＣＰＵ５２は、生成部５１に対してＰＷＭ信号Ｓｉ１，Ｓｉ２の元信号としてクロック信号（例えば三角波）を出力し、ＡＮＤ回路５３及びＯＲ回路５４に対して前記クロック信号と同期した低速な変更信号Ｓｊ１，Ｓｊ２を出力する。
【００４４】
また、変更信号Ｓｊ１は、ＰＷＭ信号Ｓｉ１と同様にハイレベルの電圧と、ハイレベルの電圧よりも低いローレベルの電圧とで構成され、ＦＥＴ１１のオン／オフの切り替えに用いられる。変更信号Ｓｊ２は、ＰＷＭ信号Ｓｉ２と同様にハイレベルの電圧と、ハイレベルの電圧よりも低いローレベルの電圧とで構成され、ＦＥＴ１４のオン／オフの切り替えに用いられる。
【００４５】
また、低速な変更信号Ｓｊ１，Ｓｊ２は、ＰＷＭ信号Ｓｉ１，Ｓｉ２のハイ／ローの切り替わりの周期よりも長いタイミングでハイ／ローの切り替わりが行われるようになっている。低速な変更信号Ｓｊ１の立ち上がりのタイミングが生成部５１から出力される高速なＰＷＭ信号Ｓｉ１の立ち上がりタイミングと同期するようになっている。このため、低速な変更信号Ｓｊ１がローレベルの場合、ＰＷＭ信号Ｓｉ１もローレベルとなる。また、低速な変更信号Ｓｊ２の立ち下がりのタイミングが生成部５１から出力される高速なＰＷＭ信号Ｓｉ２の立ち下がりタイミングと同期するようになっている。このため、低速な変更信号Ｓｊ２がハイレベルの場合、ＰＷＭ信号Ｓｉ２もハイレベルとなる。
【００４６】
ＡＮＤ回路５３は、２つの入力端子に入力されたＰＷＭ信号Ｓｉ１及び変更信号Ｓｊ１が共にハイレベルの電圧を示している場合にハイレベルの電圧を出力し、ＰＷＭ信号Ｓｉ１及び変更信号Ｓｊ１の少なくとも一方がローレベルの電圧を示している場合にローレベルの電圧を出力する。
【００４７】
ＡＮＤ回路５３は、２つの入力端子に入力されたＰＷＭ信号Ｓｉ１及び変更信号Ｓｊ１に応じたＰＷＭ信号を、反転器１８の入力端子と、駆動回路１７とに出力する。
ＯＲ回路５４は、２つの入力端子に入力されたＰＷＭ信号Ｓｉ２及び変更信号Ｓｊ２の少なくとも一方がハイレベルの電圧を示している場合にハイレベルの電圧を出力し、ＰＷＭ信号Ｓｉ２及び変更信号Ｓｊ２が共にローレベルの電圧を示している場合にローレベルの電圧を出力する。
【００４８】
ＯＲ回路５４は、２つの入力端子に入力されたＰＷＭ信号Ｓｉ２及び変更信号Ｓｊ２に応じたＰＷＭ信号を、反転器２０の入力端子と、駆動回路１９とに出力する。
反転器１８，６１は、ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号のハイレベル及びローレベルの電圧を反転して出力端子から出力する。反転器２０は、ＯＲ回路５４の出力端子から出力されたＰＷＭ信号のハイレベル及びローレベルの電圧を反転して出力端子から出力する。反転器２０で反転されたＰＷＭ信号は駆動回路２２に出力される。駆動回路２２の反転器７１は反転器２０の出力端子から出力されたＰＷＭ信号のハイレベル及びローレベルの電圧を反転して出力端子から出力する。
【００４９】
スイッチＳ１は、ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がハイレベルの場合にオン状態となり、同ＰＷＭ信号がローレベルの場合にオフ状態となる。一方、スイッチＳ２は、前述した通り、前記ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号が反転器６１によって反転される。このため、スイッチＳ２は、ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がハイレベルの場合に反転器６１からローレベルの信号が出力されてオフ状態となり、ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がローレベルの場合に反転器６１からハイレベルの信号が出力されてオン状態となる。
【００５０】
スイッチＳ３は、スイッチＳ２同様、前記ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号が反転器７１によって反転される。このため、スイッチＳ３は、ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がハイレベルの場合に反転器７１からローレベルの信号が出力されてオフ状態となり、ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がローレベルの場合に反転器７１からハイレベルの信号が出力されてオン状態となる。
【００５１】
ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がローレベルの電圧である場合、スイッチＳ１はオフ、スイッチＳ２及びスイッチＳ３はオンとなる。このとき、スイッチＳ３がオンであるので、ＦＥＴ１２のゲートに、一定電圧よりも高い電圧Ｖｃｃが印加されてＦＥＴ１２はオンとなる。
【００５２】
また、電流がバッテリ３の正極端子からダイオードＤ１、コンデンサＣ２、ＦＥＴ１２の順に流れ、バッテリ３の負極端子に戻る。これにより、コンデンサＣ２が充電される。
更に、電流がコンデンサＣ３のＦＥＴ１１側の一端からスイッチＳ２、ＦＥＴ１２の順に流れてコンデンサＣ３の他端に戻り、コンデンサＣ３は放電する。これにより、ＦＥＴ１１のゲートに印加されている電圧は一定電圧未満となり、ＦＥＴ１１はオフとなる。
【００５３】
以上のように、ＡＮＤ回路５３が出力端子からローレベルの電圧を出力した場合、ＦＥＴ１１はオフとなりＦＥＴ１２はオンとなる。
ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がハイレベルの電圧である場合、スイッチＳ１はオン、スイッチＳ２及びスイッチＳ３はオフとなる。このとき、コンデンサＣ２は放電し、電流がコンデンサＣ２のダイオードＤ１側の一端からスイッチＳ１、コンデンサＣ３の順に流れ、コンデンサＣ２の他端に戻る。これにより、コンデンサＣ３が充電され、ＦＥＴ１１のソースとゲートとの間に一定電圧以上の電圧が印加され、ＦＥＴ１１がオンとなる。
【００５４】
また、スイッチＳ３がオフであるので、ＦＥＴ１２のゲートに印加されている電圧はゼロボルトとなり、ＦＥＴ１２はオフとなる。
以上のように、ＡＮＤ回路５３が出力端子からハイレベルの電圧を出力した場合、ＦＥＴ１１はオン、ＦＥＴ１２はオフとなる。
【００５５】
従って、ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がローレベルの電圧である場合にＦＥＴ１１はオフとなり、ＦＥＴ１２はオンとなる。ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がハイレベルの電圧である場合に、ＦＥＴ１１はオン、ＦＥＴ１２はオフとなる。このように、ＦＥＴ１１，１２は相補的にオン／オフされる。
【００５６】
なお、コンデンサＣ３の容量は、ＦＥＴ１１の入力容量である。また、駆動回路１７は、ＡＮＤ回路５３が出力端子から出力したＰＷＭ信号に応じてＦＥＴ１１をオン／オフする回路として機能し、駆動回路２１は反転器１８が出力端子から出力したＰＷＭ信号に応じてＦＥＴ１２をオン／オフする回路として機能する。
【００５７】
スイッチＳ４は、ＯＲ回路５４の出力端子から出力したＰＷＭ信号がハイレベルの場合にオン状態となり、同ＰＷＭ信号がローレベルの場合にオフ状態となる。
スイッチＳ５は、前述した通り、前記ＯＲ回路５４の出力端子から出力されたＰＷＭ信号が反転器２０によって反転される。このため、スイッチＳ５は、ＯＲ回路５４の出力端子から出力されたＰＷＭ信号がハイレベルの場合に反転器２０からローレベルの信号が出力されてオフ状態となり、ＯＲ回路５４の出力端子から出力されたＰＷＭ信号がローレベルの場合に反転器２０からハイレベルの信号が出力されてオン状態となる。一方、スイッチＳ６は、前述した通り、反転器２０から出力されたＰＷＭ信号が反転器７１によって反転される。このため、反転器７１から出力されるＰＷＭ信号のレベルはＯＲ回路５４の出力端子から出力されるＰＷＭ信号のレベルと同等となる。すなわち、スイッチＳ６は、ＯＲ回路５４の出力端子から出力したＰＷＭ信号がハイレベルの場合にオン状態となり、同ＰＷＭ信号がローレベルの場合にオフ状態となる。
【００５８】
ＯＲ回路５４の出力端子から出力されたＰＷＭ信号がハイレベルの電圧である場合、スイッチＳ４及びスイッチＳ６はオン、スイッチＳ５はオフとなる。このとき、スイッチＳ４がオンであるので、ＦＥＴ１４のゲートに、一定電圧よりも高い電圧Ｖｃｃが印加されてＦＥＴ１４はオンとなる。
【００５９】
また、電流がバッテリ３の正極端子からダイオードＤ２、コンデンサＣ４、ＦＥＴ１４の順に流れ、バッテリ３の負極端子に戻る。これにより、コンデンサＣ４が充電される。
更に、電流がコンデンサＣ５のＦＥＴ１３側の一端からスイッチＳ６、ＦＥＴ１４の順に流れてコンデンサＣ５の他端に戻り、コンデンサＣ５は放電する。これにより、ＦＥＴ１３のゲートに印加されている電圧は一定電圧未満となり、ＦＥＴ１３はオフとなる。
【００６０】
以上のように、ＯＲ回路５４が出力端子からハイレベルの電圧を出力した場合、ＦＥＴ１３はオフとなり、ＦＥＴ１４はオンとなる。
ＯＲ回路５４の出力端子から出力されたＰＷＭ信号がローレベルの電圧である場合、スイッチＳ４及びスイッチＳ６はオフ、スイッチＳ５はオンとなる。このとき、コンデンサＣ４は放電し、電流がコンデンサＣ４のダイオードＤ２側の一端からスイッチＳ５、コンデンサＣ５の順に流れ、コンデンサＣ４の他端に戻る。これにより、コンデンサＣ５が充電され、ＦＥＴ１３のソースとゲートとの間に一定電圧以上の電圧が印加され、ＦＥＴ１３がオンとなる。
【００６１】
また、スイッチＳ４がオフであるのでＦＥＴ１４のゲートに印加されている電圧はゼロボルトとなり、ＦＥＴ１４はオフとなる。
以上のように、ＯＲ回路５４が出力端子からハイレベルの電圧を出力した場合、ＦＥＴ１３はオン、ＦＥＴ１４はオフとなる。
【００６２】
従って、ＯＲ回路５４の出力端子から出力したＰＷＭ信号がハイレベルの電圧である場合にＦＥＴ１３はオフとなり、ＦＥＴ１４はオンとなる。ＯＲ回路５４の出力端子から出力したＰＷＭ信号がローレベルの電圧である場合にＦＥＴ１３はオンとなり、ＦＥＴ１４はオフとなる。このように、ＦＥＴ１３，１４は相補的にオン／オフされる。
【００６３】
なお、コンデンサＣ５の容量は、ＦＥＴ１３の入力容量である。また、駆動回路１９は、ＯＲ回路５４が出力端子から出力したＰＷＭ信号に応じてＦＥＴ１４をオン／オフする回路として機能し、駆動回路２２は、反転器２０が出力端子から出力したＰＷＭ信号に応じてＦＥＴ１３をオン／オフする回路として機能する。
【００６４】
次に、本実施形態の変圧装置１の作用を説明する。
（昇圧動作）
図２は変圧装置１の昇圧動作から降圧動作に切り替わる状況を説明するためのタイミングチャートである。図２では、生成部５１が出力するＰＷＭ信号Ｓｉ１，Ｓｉ２と、ＣＰＵ５２が出力する変更信号Ｓｊ１，Ｓｊ２と、ＡＮＤ回路５３及びＯＲ回路５４のそれぞれが出力する出力信号とが示されている。図３は変圧装置１の昇圧動作から降圧動作に切り替わる際のＦＥＴ１１，１２，１３，１４のオン／オフ動作を示すタイミングチャートである。
【００６５】
変圧装置１で昇圧動作が行われている場合、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間の電圧は、ＦＥＴ１１のドレインとＦＥＴ１２のソースとの間の電圧、即ち、バッテリ３の出力電圧よりも高い。生成部５１は、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間の電圧が、ＦＥＴ１１のドレインとＦＥＴ１２のソースとの間の電圧よりも高い場合、デューティが１００％であるＰＷＭ信号Ｓｉ１を出力し、差動増幅器１５が出力した電圧によって変化するＰＷＭ信号Ｓｉ２を出力する。このとき、生成部５１が出力するＰＷＭ信号Ｓｉ２のデューティはゼロ％を超えている。
【００６６】
変圧装置１で降圧動作が行われている場合、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間の電圧は、ＦＥＴ１１のドレインとＦＥＴ１２のソースとの間の電圧、即ち、バッテリ３の出力電圧よりも低い。生成部５１は、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間の電圧が、ＦＥＴ１１のドレインとＦＥＴ１２のソースとの間の電圧よりも低い場合、デューティがゼロ％であるＰＷＭ信号Ｓｉ２を出力し、差動増幅器１５が出力した電圧によって変化するＰＷＭ信号Ｓｉ１を出力する。このとき、生成部５１が出力するＰＷＭ信号Ｓｉ１のデューティは１００％未満である。
【００６７】
図２の期間Ｔ１において、デューティが１００％であるＰＷＭ信号Ｓｉ１と、差動増幅器１５が出力した電圧に応じてデューティが変化するＰＷＭ信号Ｓｉ２とを示している。図２に期間Ｔ１に示す例では、生成部５１は、差動増幅器１５が出力した電圧を下げるべく、即ち、抵抗Ｒ１を介して負荷４に流れる出力電流を下げるべく、ＰＷＭ信号Ｓｉ２のデューティを徐々に小さくしている。
【００６８】
なお、図２における２点鎖線は変更信号Ｓｊ１，Ｓｊ２の周期を表しており、互いに隣り合う２点鎖線の間隔は変更信号Ｓｊ１，Ｓｊ２の１周期に相当する。
ＣＰＵ５２は、図２の期間Ｔ１において、前記ＰＷＭ信号Ｓｉ２のハイ／ローの切り替わりのタイミング（周期）よりも長いタイミングで変更信号Ｓｊ１，Ｓｊ２のハイ／ローの切り替えを行っている。ＣＰＵ５２は、図２の期間Ｔ１において、変更信号Ｓｊ１のデューティを１００％近く維持し、変更信号Ｓｊ２のデューティを０％近くで維持する。ＣＰＵ５２は、変更信号Ｓｊ２のローレベルからハイレベルに切り替わるタイミング（信号の立ち上がりタイミング）がＰＷＭ信号Ｓｉ２と同期するようになっている。このとき、ＣＰＵ５２は、変更信号Ｓｊ１のハイレベルからローレベルに切り替わるタイミング（信号の立ち下がりタイミング）と変更信号Ｓｊ２のローレベルからハイレベルに切り替わるタイミングが同期するようになっている。
【００６９】
図２において期間Ｔ１で示すＰＷＭ信号Ｓｉ１及び変更信号Ｓｊ１のそれぞれが２つの入力端子に入力されたＡＮＤ回路５３は、例えば入力されたＰＷＭ信号Ｓｉ１のデューティが１００％であるため、入力された変更信号Ｓｊ１を、そのままＰＷＭ信号として出力端子から出力する。
【００７０】
前述したようにＡＮＤ回路５３の出力端子から出力したＰＷＭ信号がハイレベルの電圧である場合にはＦＥＴ１１はオン、ＦＥＴ１２はオフとなり、ＡＮＤ回路５３の出力端子から出力したＰＷＭ信号がローレベルの電圧である場合にはＦＥＴ１１はオフ、ＦＥＴ１２はオンとなる。従って、ＡＮＤ回路５３が出力したＰＷＭ信号のハイレベル期間はＦＥＴ１１がオンであるオン期間に相当し、ローレベル期間はＦＥＴ１１がオフであるオフ期間に相当する。換言すると、ＡＮＤ回路５３が出力したＰＷＭ信号のハイレベル期間はＦＥＴ１２がオフであるオフ期間に相当し、ローレベル期間はＦＥＴ１２がオンであるオン期間に相当する。
【００７１】
従って、ＣＰＵ５２は、生成部５１が生成したＰＷＭ信号Ｓｉ１のデューティが１００％の時に、変更信号Ｓｊ１を出力することによってＰＷＭ信号をＦＥＴ１１におけるオン／オフの切り替えを繰り返し行うＰＷＭ信号に変更する。このＰＷＭ信号によって行われるＦＥＴ１１のオン／オフの切り替えでは、ＦＥＴ１１のオン期間と、このオン期間に隣接するオフ期間との合計はＰＷＭ信号Ｓｉ１の周期よりも長い。出力回路１６は、生成部５１が生成したＰＷＭ信号Ｓｉ１のデューティが１００％である時、ＣＰＵ５２が変更したＰＷＭ信号を出力する。
【００７２】
更に、生成部５１が生成したＰＷＭ信号Ｓｉ１のデューティが１００％である時に、変更信号Ｓｊ１、即ち、ＡＮＤ回路５３が出力するＰＷＭ信号のハイレベル期間及びローレベル期間が一定であるため、ＦＥＴ１１におけるオン期間及びオフ期間の合計は一定となる。この場合、ＡＮＤ回路５３が出力するＰＷＭ信号のローレベル期間は、ＰＷＭ信号Ｓｉ１の１周期よりも短いので、ＦＥＴ１１におけるオフ期間もＰＷＭ信号Ｓｉ１の１周期よりも短い。そして、ＦＥＴ１１，１２は相補的にオン／オフされるので、ＦＥＴ１２におけるオン期間及びオフ期間の合計は一定であり、ＦＥＴ１２におけるオン期間もＰＷＭ信号Ｓｉ１の１周期よりも短い。
【００７３】
また、ＣＰＵ５２は、生成部５１が生成したＰＷＭ信号Ｓｉ１のデューティが１００％である場合、言い換えると、ＰＷＭ信号Ｓｉ２のデューティがゼロ％を超えている時であっても、変更信号Ｓｊ２のローレベルからハイレベルに切り替わるタイミング（信号の立ち上がりタイミング）がＰＷＭ信号Ｓｉ２と同期するようになっている。これにより、ＯＲ回路５４は、生成部５１が生成したＰＷＭ信号Ｓｉ２をそのままＯＲ回路５４の出力端子から出力することとなる。
【００７４】
従って、出力回路１６は、生成部５１が生成したＰＷＭ信号Ｓｉ２のデューティがゼロ％を超えている場合に、生成部５１が生成したＰＷＭ信号Ｓｉ２を出力する。
図３の期間Ｔ１において、ＦＥＴ１３，１４は、差動増幅器１５が出力端子から出力した電圧に応じたデューティで相補的にオン／オフされ、負荷４に所定量の電流が流れるように昇圧される。また、一定期間中に、ＦＥＴ１１がオフ、ＦＥＴ１２がオンとされてコンデンサＣ２を充電する期間が必ず設けられるため、ＦＥＴ１１，１２のオン／オフ状態に関係なくコンデンサＣ２を充電するチャージポンプ回路を用いる必要がない。このため、変圧装置１は小型且つ安価であり、変圧装置１の構成を簡素化することが可能である。
【００７５】
また、期間Ｔ１において出力回路１６がＡＮＤ回路５３から出力するＰＷＭ信号のデューティが１００％である時に、ＦＥＴ１１，１２のそれぞれについて、オン期間と、オン期間に隣接するオフ期間との合計が、生成部５１が生成したＰＷＭ信号Ｓｉ１の周期よりも長い。このため、一定期間中に繰り返されるＦＥＴ１１，１２のオン／オフの切り替え回数が少ないため、オン／オフの切り替えによって生じる損失は低い。
【００７６】
また、期間Ｔ１において出力回路１６がＡＮＤ回路５３から出力したＰＷＭ信号のデューティが１００％である場合に、ＦＥＴ１１，１２のそれぞれについて、オン期間と、オン期間に隣接するオフ期間との合計は一定であるので、定期的にＦＥＴ１１がオフ、ＦＥＴ１２がオンとなる期間が設けられる。これにより、コンデンサＣ２が定期的に充電され、ＦＥＴ１１のドレインとＦＥＴ１２のソースとの間に印加された電圧がより適切に変圧される。
【００７７】
（降圧動作）
図２及び図３における期間Ｔ２は変圧装置１の降圧動作を示している。
降圧動作が行われている場合、生成部５１は、前述したように、差動増幅器１５が出力した電圧によって変化するＰＷＭ信号Ｓｉ１と、デューティがゼロ％であるＰＷＭ信号Ｓｉ２を生成する。図２及び図３の期間Ｔ２に示す例では、生成部５１は、差動増幅器１５が出力した電圧を上げるべく、即ち、抵抗Ｒ１を介して負荷４に流れる出力電流をあげるべく、ＰＷＭ信号Ｓｉ１のデューティを徐々に大きくしている。
【００７８】
ＣＰＵ５２は、図２の期間Ｔ２において、前記ＰＷＭ信号Ｓｉ２のハイ／ローの切り替わりのタイミング（周期）よりも長いタイミングで変更信号Ｓｊ１，Ｓｊ２のハイ／ローの切り替えを行っている。ＣＰＵ５２は、図２の期間Ｔ２においても変更信号Ｓｊ１のデューティを１００％近く維持し、変更信号Ｓｊ２のデューティを０％近くで維持する。ＣＰＵ５２は、変更信号Ｓｊ１のローレベルからハイレベルに切り替わるタイミング（信号の立ち上がりタイミング）がＰＷＭ信号Ｓｉ１と同期するようになっている。このとき、ＣＰＵ５２は、変更信号Ｓｊ２のハイレベルからローレベルに切り替わるタイミング（信号の立ち上がりタイミング）と変更信号Ｓｊ１のローレベルからハイレベルに切り替わるタイミングが同期するようになっている。
【００７９】
図２において期間Ｔ２で示すＰＷＭ信号Ｓｉ２及び変更信号Ｓｊ２のそれぞれが２つの入力端子に入力されたＯＲ回路５４は、例えば入力されたＰＷＭ信号Ｓｉ２のデューティが０％であるため、入力された変更信号Ｓｊ２を、そのままＰＷＭ信号として出力端子から出力する。
【００８０】
前述したようにＯＲ回路５４の出力端子から出力したＰＷＭ信号がハイレベルの電圧である場合にはＦＥＴ１３はオフ、ＦＥＴ１４はオンとなり、ＯＲ回路５４の出力端子から出力したＰＷＭ信号がローレベルの電圧である場合にはＦＥＴ１３はオン、ＦＥＴ１４はオフとなる。従って、ＯＲ回路５４が出力したＰＷＭ信号のハイレベル期間はＦＥＴ１４がオンであるオン期間に相当し、ローレベル期間はＦＥＴ１４がオフであるオフ期間に相当する。換言すると、ＯＲ回路５４が出力したＰＷＭ信号のハイレベル期間はＦＥＴ１３がオフであるオフ期間に相当し、ローレベル期間はＦＥＴ１３がオンであるオン期間に相当する。
【００８１】
従って、ＣＰＵ５２は、生成部５１が生成したＰＷＭ信号Ｓｉ２のデューティが０％の時に、変更信号Ｓｊ２を出力することによってＰＷＭ信号をＦＥＴ１４におけるオン／オフの切り替えを繰り返し行うＰＷＭ信号に変更する。このＰＷＭ信号によって行われるＦＥＴ１４のオン／オフの切り替えでは、ＦＥＴ１４のオン期間と、このオン期間に隣接するオフ期間との合計はＰＷＭ信号Ｓｉ２の周期よりも長い。出力回路１６は、生成部５１が生成したＰＷＭ信号Ｓｉ２のデューティが０％である時、ＣＰＵ５２が変更したＰＷＭ信号を出力する。
【００８２】
更に、生成部５１が生成したＰＷＭ信号Ｓｉ２のデューティが０％である時に、変更信号Ｓｊ２、即ち、ＯＲ回路５４が出力するＰＷＭ信号のハイレベル期間及びローレベル期間が一定であるため、ＦＥＴ１４におけるオン期間及びオフ期間の合計は一定となる。この場合、ＯＲ回路５４が出力するＰＷＭ信号のハイレベル期間は、ＰＷＭ信号Ｓｉ２の１周期よりも短いので、ＦＥＴ１４におけるオフ期間もＰＷＭ信号Ｓｉ２の１周期よりも短い。そして、ＦＥＴ１３，１４は相補的にオン／オフされるので、ＦＥＴ１３におけるオン期間及びオフ期間の合計は一定であり、ＦＥＴ１３におけるオン期間もＰＷＭ信号Ｓｉ２の１周期よりも短い。
【００８３】
また、ＣＰＵ５２は、生成部５１が生成したＰＷＭ信号Ｓｉ２のデューティが０％である場合、言い換えると、ＰＷＭ信号Ｓｉ１のデューティが１００％未満である場合であっても、変更信号Ｓｊ１のハイレベルからローレベルに切り替わるタイミング（信号の立ち上がりタイミング）がＰＷＭ信号Ｓｉ２と同期するようになっている。これにより、ＡＮＤ回路５３は、生成部５１が生成したＰＷＭ信号Ｓｉ１をそのままＡＮＤ回路５３の出力端子から出力することとなる。
【００８４】
従って、出力回路１６は、生成部５１が生成したＰＷＭ信号Ｓｉ１のデューティが１００％未満の場合に、生成部５１が生成したＰＷＭ信号Ｓｉ１を出力する。
図３の期間Ｔ１において、ＦＥＴ１１，１２は差動増幅器１５が出力端子から出力した電圧に応じたデューティで相補的にオン／オフされ、負荷４に所定量の電流が流れるように降圧幅が調整されている。また、一定期間中に、ＦＥＴ１３がオフ、ＦＥＴ１４がオンとされてコンデンサＣ４を充電する期間が必ず設けられるため、ＦＥＴ１３，１４のオン／オフ状態に関わらずコンデンサＣ４を充電するチャージポンプ回路が不要である。このため、変圧装置１は小型且つ安価であり、変圧装置１の構成は簡素である。
【００８５】
また、出力回路１６がＯＲ回路５４から出力するＰＷＭ信号のデューティが０％である場合に、ＦＥＴ１３，１４のオン期間と、このオン期間に隣接するオフ期間との合計との合計は、生成部５１が生成したＰＷＭ信号Ｓｉ２の周期よりも長く、具体的には、ＰＷＭ信号Ｓｉ２の周期の５倍である。このため、一定期間中に繰り返されるＦＥＴ１３，１４のオン／オフ期間の切り替え回数が少なく、ＦＥＴ１３，１４のオン／オフの切り替えによって生じる損失は低い。
【００８６】
また、出力回路１６がＯＲ回路５４から出力するＰＷＭ信号のデューティがゼロ％である場合に、ＦＥＴ１３，１４のオン期間とオフ期間との合計は一定であるので、定期的にＦＥＴ１３がオフ，ＦＥＴ１４がオンとなる期間が設けられる。これにより、ＦＥＴ１３をオンにするためのコンデンサＣ２が安定的に充電され、ＦＥＴ１１のドレインとＦＥＴ１２のソースとの間に印加された電圧がより適切に変圧される。
【００８７】
次に、本実施形態の効果を記載する。
（１）出力回路１６は、出力した前記第１ＰＷＭ信号Ｓｉ１のデューティが１００％未満における信号の立ち上がりタイミングと同期して信号が立ち上がるとともに前記第１ＰＷＭ信号Ｓｉ１の周期よりも長いタイミングで定期的に前記ＦＥＴ１１のオン／オフを切り替えるＰＷＭ信号としての変更信号Ｓｊ１を出力する。つまり第１ＰＷＭ信号Ｓｉ１のデューティが１００％時において定期的に前記ＦＥＴ１１のオン／オフを切り替えるため、ＦＥＴ１１，１２が長時間オン及びオフとなることが抑えられる。さらに、第１ＰＷＭ信号Ｓｉ１のデューティが１００％未満時には信号の立ち上がりが同期するため、第１ＰＷＭ信号Ｓｉ１がローレベルの際に変更信号Ｓｊ１がローレベルとなるため、第１ＰＷＭ信号Ｓｉ１が１００％未満か否かを検出する必要がないため、変圧（降圧）を容易に行うことができる。
【００８８】
また、出力回路１６は、出力した前記第２ＰＷＭ信号Ｓｉ２のデューティが０％より大きい場合における信号の立ち下がりタイミングと同期して信号が立ち下がるとともに前記第２ＰＷＭ信号Ｓｉ２の周期よりも長いタイミングで定期的にＦＥＴ１４のオン／オフを切り替えるＰＷＭ信号としての変更信号Ｓｊ２を出力する。つまり第２ＰＷＭ信号Ｓｉ２のデューティが０％時において定期的にＦＥＴ１４のオン／オフを切り替えるため、ＦＥＴ１３，１４が長時間オン及びオフとなることが抑えられる。さらに、第２ＰＷＭ信号Ｓｉ２のデューティが０％より大きい時には信号の立ち下がりが同期するため、第２ＰＷＭ信号Ｓｉ２がハイレベルの際に変更信号Ｓｊ２がハイレベルとなるため、第２ＰＷＭ信号Ｓｉ２が０％より大きいか否かを検出する必要がないため、変圧（昇圧）を容易に行うことができる。
【００８９】
（２）また、チャージポンプ回路を設けることなく変圧を適切に行うことができるため、構成が容易で装置の大型化を抑えることが可能となる。
（第２実施形態）
次に、降圧装置８について図４を用いて説明する。
【００９０】
図４に示すように、本実施形態の降圧装置８は、バッテリ３及び負荷４のそれぞれの両端に接続され、バッテリ３によって印加された電圧を降圧し、降圧した電圧を負荷４に印加する。すなわち、降圧装置８は、第１実施形態の変圧装置１と比較して、バッテリ３によって印加された電圧について降圧のみを行う点が異なる。このため、以下の説明において第１実施形態の変圧装置と同様の構成には同じ符号を付して説明の一部又は全部を割愛する。
【００９１】
図４に示すように、本実施形態の降圧装置８は、第１実施形態の変圧装置１と同様に、Ｎチャネル型のＦＥＴ１１，１２と、差動増幅器１５と、駆動回路１７，２１と、反転器１８と、コンデンサＣ１，Ｃ２，Ｃ３と、ダイオードＤ１と。コイルＬ１と抵抗Ｒ１とを有する。降圧装置８は、第１実施形態の変圧装置１の出力回路１６の代わりに、出力回路８ａを有する。
【００９２】
ＦＥＴ１１，１２と、駆動回路１７，２１と、反転器１８と、コンデンサＣ２，Ｃ３と、ダイオードＤ１と、コイルＬ１とは、上記第１実施形態と同様に接続されている。ＦＥＴ１２のソースは接地されている。ＦＥＴ１１のソースとＦＥＴ１２のドレインとには、コイルＬ１の一端が接続されている。コイルＬ１の他端は、コンデンサＣ１の一端及び抵抗Ｒ１の一端に接続される。抵抗Ｒ１の他端は負荷４の一端に接続される。
【００９３】
ＦＥＴ１２のソースは、コンデンサＣ１及び負荷４の他端に接続される。抵抗Ｒ１は、その一端に差動増幅器１５のプラス端子が接続され、他端に差動増幅器１５のマイナス端子が接続される。差動増幅器１５の出力端子は出力回路８ａに接続されている。出力回路８ａは、更に、駆動回路１７と、反転器１８の入力端子とに接続されている。
【００９４】
出力回路８ａは、生成部８１と、ＣＰＵ８２と、ＡＮＤ回路５３とを有する。
出力回路８ａの生成部８１は、差動増幅器１５の出力端子と、ＡＮＤ回路５３の一方の入力端子に接続されている。ＣＰＵ８２は、ＡＮＤ回路５３の他方の入力端子と生成部８１と接続される。ＡＮＤ回路５３の出力端子は、駆動回路１７と反転器１８の入力端子とに接続されている。
【００９５】
降圧装置８では、ＦＥＴ１１，１２の相補的なオン／オフの切り替えを繰り返すことによってバッテリ３がＦＥＴ１１のドレインとＦＥＴ１２のソースとの間に印加した電圧を降圧する。降圧した電圧は、ＦＥＴ１２のソースとコイルＬ１の他端との間から出力される。これにより、降圧した電圧が抵抗Ｒ１を介して負荷４に印加され、負荷４に給電されるようになっている。
【００９６】
ＦＥＴ１１がオンでＦＥＴ１２がオフである場合、電流がバッテリ３の正極端子からＦＥＴ１１、コイルＬ１、抵抗Ｒ１、負荷４の順に流れ、バッテリ３の負極端子に戻る。このとき、コイルＬ１にエネルギーが蓄積される。
【００９７】
ＦＥＴ１１がオンでＦＥＴ１２がオフである状態からＦＥＴ１１がオフでＦＥＴ１２がオンである状態に切り替わった場合、コイルＬ１に流れる電流が遮断される。すると、コイルＬ１は、自身に流れる電流の量を維持すべく、エネルギーを放出し、電流がコイルＬ１から発生する。ここで、電流は、コイルＬ１から抵抗Ｒ１，負荷４、ＦＥＴ１２の順に流れ、コイルＬ１に戻る。このとき、ＦＥＴ１２のソースとコイルＬ１の他端との間に電圧が印加され、ＦＥＴ１２のソースとコイルＬ１の他端との間に印加された電圧はコイルＬ１のエネルギーの放出につれて降圧される。
【００９８】
ＦＥＴ１１，１２の相補的なオン／オフが繰り返された場合、ＦＥＴ１２のソースとコイルＬ１の他端との間に印加された電圧は、コンデンサＣ１によって平滑化された後、抵抗Ｒ１を介して負荷４に印加される。このとき、ＦＥＴ１２のソースとコイルＬ１の他端との間に印加された平均電圧、即ち、コンデンサＣ１によって平滑化された電圧は、バッテリ３によって印加された電圧を降圧した電圧である。このとき、ＦＥＴ１１がオフでＦＥＴ１２がオンである期間が相対的に長くなるほど降圧の幅が大きく、相対的に短くなるほど降圧の幅が小さくなる。
【００９９】
差動増幅器１５は、第１実施形態と同様に、抵抗Ｒ１の両端間の電圧、即ち、負荷４に流れる出力電流の量に比例する電圧を増幅し、増幅した電圧を出力端子から出力回路８ａに出力する。
【０１００】
出力回路８ａは、差動増幅器１５から入力された電圧に基づいてＰＷＭ信号を出力する。具体的には、出力回路８ａは、ＡＮＤ回路５３の出力端子から、ＦＥＴ１１，１２のオン／オフの切り替えに用いられるＰＷＭ信号を駆動回路１７と反転器１８の入力端子とに出力する。
【０１０１】
出力回路８ａの生成部８１は、差動増幅器１５から入力された電圧に基づいてＰＷＭ信号Ｓｉ１を生成する。このＰＷＭ信号Ｓｉ１は、ハイレベルの電圧と、ローレベルの電圧とで構成され、ＦＥＴ１１のオン／オフの切り替えに用いられる。生成部８１は生成したＰＷＭ信号をＡＮＤ回路５３の一方の入力端子に出力する。
【０１０２】
ＣＰＵ８２は、生成部８１に対してＰＷＭ信号Ｓｉ１の元信号としてクロック信号（例えば三角波）を出力し、ＡＮＤ回路５３に対して前記クロック信号と同期した低速な変更信号Ｓｊ１を出力する。
【０１０３】
ＡＮＤ回路５３は、２つの入力端子に入力されたＰＷＭ信号Ｓｉ１及び変更信号Ｓｊ１が共にハイレベルの電圧を示している場合にハイレベルの電圧を出力し、ＰＷＭ信号Ｓｉ１及び変更信号Ｓｊ１の少なくとも一方がローレベルの電圧を示している場合にローレベルの電圧を出力する。ＡＮＤ回路５３は、２つの入力端子に入力されたＰＷＭ信号Ｓｉ１及び変更信号Ｓｊ１に応じたＰＷＭ信号を、反転器１８の入力端子と、駆動回路１７とに出力する。
【０１０４】
ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がローレベルの電圧である場合、第１実施形態と同様に、ＦＥＴ１２がオンとなり、コンデンサＣ３が放電されてＦＥＴ１１がオフとなり、コンデンサＣ２が充電される。
【０１０５】
ＡＮＤ回路５３の出力端子から出力されたＰＷＭ信号がハイレベルの電圧である場合、第１実施形態と同様に、ＦＥＴ１２がオフとなり、コンデンサＣ２が放電してコンデンサＣ３が充電され、ＦＥＴ１１がオンとなる。
【０１０６】
生成部８１は、差動増幅器１５が出力端子から出力した電圧に応じて、図５に示したＰＷＭ信号Ｓｉ１をＡＮＤ回路５３の一方の入力端子に出力する。具体的には、生成部８１が生成したＰＷＭ信号が１００％未満である場合、差動増幅器１５が出力した電圧に応じたデューティとなるＰＷＭ信号を生成する。
【０１０７】
そして、抵抗Ｒ１を介して負荷４に流れる出力電流の量が十分に少なくて差動増幅器１５が出力した電圧が低い場合、生成部８１は、出力電流の量を増やすべく、デューティがより高いＰＷＭ信号の生成を繰り返す。そして、生成部８１が生成したＰＷＭ信号のデューティが１００％であり、かつ、出力電流量が依然として少ない場合、生成部８１は、デューティが１００％であるＰＷＭ信号を生成し、生成したＰＷＭ信号をＡＮＤ回路５３の一方の入力端子に出力する。
【０１０８】
ＣＰＵ８２は、前記ＰＷＭ信号Ｓｉ１のハイ／ローの切り替わりのタイミング（周期）よりも長いタイミングで変更信号Ｓｊ１のハイ／ローの切り替えを行っている。ＣＰＵ８２は、図５の期間Ｔ３及び期間Ｔ４において、変更信号Ｓｊ１のデューティを１００％近く維持する。ＣＰＵ８２は、変更信号Ｓｊ１のローレベルからハイレベルに切り替わるタイミング（信号の立ち上がりタイミング）がＰＷＭ信号Ｓｉ１と同期するようになっている。
【０１０９】
ＣＰＵ８２は、図５において期間Ｔ３で示すようにＰＷＭ信号Ｓｉ１のデューティが１００％未満である場合であっても、変更信号Ｓｊ１のローレベルからハイレベルに切り替わるタイミング（信号の立ち上がりタイミング）がＰＷＭ信号Ｓｉ１と同期するようになっている。これにより、ＡＮＤ回路５３は、生成部５１が生成したＰＷＭ信号Ｓｉ１をそのままＡＮＤ回路５３の出力端子から出力することとなる。
【０１１０】
従って、出力回路１６は、生成部８１が生成したＰＷＭ信号Ｓｉ１のデューティが１００％未満の場合に、生成部８１が生成したＰＷＭ信号Ｓｉ１を出力する。
図５において期間Ｔ４で示すＰＷＭ信号Ｓｉ１及び変更信号Ｓｊ１のそれぞれが２つの入力端子に入力されたＡＮＤ回路５３は、例えば入力されたＰＷＭ信号Ｓｉ１のデューティが１００％であるため、入力された変更信号Ｓｊ１を、そのままＰＷＭ信号として出力端子から出力する。
【０１１１】
前述したようにＡＮＤ回路５３の出力端子から出力したＰＷＭ信号がハイレベルの電圧である場合にはＦＥＴ１１はオン、ＦＥＴ１２はオフとなり、ＡＮＤ回路５３の出力端子から出力したＰＷＭ信号がローレベルの電圧である場合にはＦＥＴ１１はオフ、ＦＥＴ１２はオンとなる。従って、ＡＮＤ回路５３が出力したＰＷＭ信号のハイレベル期間はＦＥＴ１１がオンであるオン期間に相当し、ローレベル期間はＦＥＴ１１がオフであるオフ期間に相当する。換言すると、ＡＮＤ回路５３が出力したＰＷＭ信号のハイレベル期間はＦＥＴ１２がオフであるオフ期間に相当し、ローレベル期間はＦＥＴ１２がオンであるオン期間に相当する。
【０１１２】
従って、降圧装置８は、ＦＥＴ１１，１２をオン／オフする構成について、変圧装置１と同様に作用する。
このため、ＣＰＵ８２は、生成部８１が生成したＰＷＭ信号のデューティが１００％である場合、変更信号Ｓｊ１を出力することによって、生成部８１が生成したＰＷＭ信号を、ＦＥＴ１１におけるオン／オフの切り替えを繰り返し行うＰＷＭ信号に変更する。このＰＷＭ信号によって行われるＦＥＴ１１のオン／オフの切り替えでは、ＦＥＴ１１におけるオン期間と、このオン期間に隣接するオフ期間との合計は、生成部８１が生成したＰＷＭ信号の周期よりも長く一定である。出力回路８ａは、生成部８１が生成したＰＷＭ信号のデューティが１００％未満である場合に、生成部８１が生成したＰＷＭ信号を出力し、生成部８１が生成したＰＷＭ信号のデューティが１００％である場合に、ＣＰＵ８２が変更したＰＷＭ信号を出力する。
【０１１３】
これにより、出力回路８ａは、出力したＰＷＭ信号のデューティが１００％である場合、ＦＥＴ１１におけるオン／オフの切り替えを繰り返し行い、ＦＥＴ１１におけるオン期間と、このオン期間に隣接するオフ期間との合計が、生成部８１が生成したＰＷＭ信号の周期よりも長いＰＷＭ信号をＡＮＤ回路５３の出力端子から出力する。
【０１１４】
次に、本実施形態の効果を記載する。
（１）出力回路８ａは、出力した前記第１ＰＷＭ信号Ｓｉ１のデューティが１００％未満における信号の立ち上がりタイミングと同期して信号が立ち上がるとともに前記第１ＰＷＭ信号Ｓｉ１の周期よりも長いタイミングで定期的に前記ＦＥＴ１１のオン／オフを切り替えるＰＷＭ信号としての変更信号Ｓｊ１を出力する。つまり第１ＰＷＭ信号Ｓｉ１のデューティが１００％時において定期的に前記ＦＥＴ１１のオン／オフを切り替えるため、ＦＥＴ１１，１２が長時間オン及びオフとなることが抑えられる。さらに、第１ＰＷＭ信号Ｓｉ１のデューティが１００％未満時には信号の立ち上がりが同期するため、第１ＰＷＭ信号Ｓｉ１がローレベルの際に変更信号Ｓｊ１がローレベルとなるため、第１ＰＷＭ信号Ｓｉ１が１００％未満か否かを検出する必要がないため、変圧（降圧）を容易に行うことができる。
【０１１５】
（第３実施形態）
次に、昇圧装置９について図６を用いて説明する。なお、以下の説明において第１実施形態の変圧装置と同様の構成には同じ符号を付して説明の一部又は全部を割愛する。
【０１１６】
図６に示すように、本実施形態の昇圧装置９は、第１実施形態の変圧装置１と同様に、ＦＥＴ１３，１４と、差動増幅器１５と、駆動回路１９，２２と、反転器２０と、コンデンサＣ１，Ｃ４，Ｃ５と、ダイオードＤ２と、コイルＬ１と、抵抗Ｒ１とを備える。昇圧装置９は、出力回路１６の代わりに、出力回路９ａを更に備え、ＯＲ回路５４と、生成部９１と、ＣＰＵ９２とを有する。
【０１１７】
ＦＥＴ１３，１４と、差動増幅器１５と、駆動回路１９，２２と、反転器２０と、コンデンサＣ１，Ｃ４，Ｃ５と、ダイオードＤ２と、コイルＬ１と、抵抗Ｒ１とは、第１実施形態と同様に接続されている。ＦＥＴ１４のソースは接地されている。ダイオードＤ２のアノードとバッテリ３の正極端子とには、コイルＬ１の一端が接続されている。コイルＬ１の他端は、ＦＥＴ１３のソースとＦＥＴ１４のドレインとに接続される。ＦＥＴ１４のソースにはバッテリ３の負極端子が接続される。
【０１１８】
差動増幅器１５の出力端子は、出力回路９ａに接続されている。出力回路９ａは、さらい、コイルＬ１のバッテリ３側の一端と、ＦＥＴ１３のドレインと、駆動回路１９と、反転器２０の入力端子とに接続される。
【０１１９】
出力回路９ａは、生成部９１と、ＣＰＵ９２と、ＯＲ回路５４とを有する。
出力回路９ａの生成部９１には、差動増幅器１５の出力端子が接続されている。生成部９１は、更にＯＲ回路５４の一方の入力端子に接続されている。ＣＰＵ９２は、ＯＲ回路５４の他方の入力端子と生成部９１と接続される。ＡＮＤ回路５３の出力端子は、駆動回路１７と反転器１８の入力端子とに接続されている。ＯＲ回路５４の出力端子は、駆動回路１９と反転器２０の入力端子とに接続されている。
【０１２０】
昇圧装置９では、ＦＥＴ１３，１４の相補的なオン／オフを繰り返すことによって、バッテリ３がコイルＬ１の他端とＦＥＴ１４のソースとの間に印加した電圧を昇圧する。昇圧した電圧は、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間から出力される。これにより、昇圧した電圧が抵抗Ｒ１を介して負荷４に印加され、負荷４に給電されるようになっている。
【０１２１】
ＦＥＴ１３がオフでＦＥＴ１４がオンである場合、電流がバッテリ３の正極端子からコイルＬ１、ＦＥＴ１４の順に流れ、バッテリ３の負極端子に戻る。このとき、多量の電流がコイルＬ１に流れて、コイルＬ１にエネルギーが蓄積される。
【０１２２】
ＦＥＴ１３がオフでＦＥＴ１４がオンである状態からＦＥＴ１３がオンでＦＥＴ１４がオフである状態に切り替わった場合、電流がバッテリ３の正極端子からコイルＬ１，ＦＥＴ１３、抵抗Ｒ１、負荷４の順に流れてバッテリ３の負極端子に戻る。このとき、電流が抵抗Ｒ１及び負荷４を流れるため、コイルＬ１に流れる電流の量が低下する。このため、コイルＬ１は、自身に流れる電流の量を維持すべく、コイルＬ１のバッテリ３側の一端に印加されている電圧を基準として、コイルＬ１のＦＥＴ１３側の他端における電圧を昇圧する。これにより、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間に印加された電圧は、バッテリ３がコイルＬ１の一端とＦＥＴ１４のソースとの間に印加した電圧よりも高い。
【０１２３】
ＦＥＴ１３，１４の相補的なオン／オフが繰り返された場合、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間に印加された電圧は、コンデンサＣ１によって平滑化された後、抵抗Ｒ１を介して負荷４に印加される。このとき、ＦＥＴ１３のドレインとＦＥＴ１４のソースとの間に印加された平均電圧、即ち、コンデンサＣ１によって平滑化された電圧は、バッテリ３によって印加された電圧を昇圧した電圧である。このとき、ＦＥＴ１３がオフでＦＥＴ１４がオンである期間が相対的に長くなるほど降圧の幅が大きく、相対的に短くなるほど降圧の幅が小さくなる。
【０１２４】
差動増幅器１５は、第１実施形態と同様に、抵抗Ｒ１の両端間の電圧、即ち、負荷４に流れる出力電流の量に比例する電圧を増幅し、増幅した電圧を出力端子から出力回路９ａに出力する。
【０１２５】
出力回路９ａは、差動増幅器１５から入力された電圧に基づいてＰＷＭ信号を出力する。具体的には、出力回路９ａは、ＯＲ回路５４の出力端子から、ＦＥＴ１３，１４のオン／オフの切り替えに用いられるＰＷＭ信号を反転器２０の入力端子と駆動回路１９とに出力する。
【０１２６】
出力回路９ａの生成部９１は、差動増幅器１５から入力された電圧に基づいてＰＷＭ信号を生成する。このＰＷＭ信号は、ハイレベルの電圧と、ローレベルの電圧とで構成され、ＦＥＴ１４のオン／オフの切り替えに用いられる。生成部９１は生成したＰＷＭ信号をＯＲ回路５４の一方の入力端子に出力する。
【０１２７】
ＣＰＵ９２は、生成部９１に対してＰＷＭ信号Ｓｉ２の元信号としてクロック信号（例えば三角波）を出力し、ＯＲ回路５４に対して前記クロック信号と同期した低速な変更信号Ｓｊ２を出力する。
【０１２８】
ＯＲ回路５４は、２つの入力端子に入力されたＰＷＭ信号及び変更信号Ｓｊ２の少なくとも一方がハイレベルの電圧を示している場合にハイレベルの電圧を出力し、ＰＷＭ信号Ｓｉ１及び変更信号Ｓｊ２が共にローレベルの電圧を示している場合にローレベルの電圧を出力する。ＯＲ回路５４は、２つの入力端子に入力されたＰＷＭ信号Ｓｉ２及び変更信号Ｓｊ２に応じたＰＷＭ信号を、反転器２０の入力端子と、駆動回路１９とに出力する。
【０１２９】
ＯＲ回路５４の出力端子から出力されたＰＷＭ信号がハイレベルの電圧である場合、第１実施形態と同様に、ＦＥＴ１４がオンとなり、コンデンサＣ５が放電されてＦＥＴ１３がオフとなり、コンデンサＣ４が充電される。
【０１３０】
ＯＲ回路５４の出力端子から出力されたＰＷＭ信号がローレベルの電圧である場合、第１実施形態と同様に、ＦＥＴ１４がオフとなり、コンデンサＣ４が放電してコンデンサＣ５が充電され、ＦＥＴ１３がオンとなる。
【０１３１】
生成部９１は、差動増幅器１５が出力端子から出力した電圧に応じて、図７に示したＰＷＭ信号Ｓｉ２をＯＲ回路５４の一方の入力端子に出力する。具体的には、生成部９１が生成したＰＷＭ信号が０％を超えている場合、図７のＰＷＭ信号Ｓｉ２のように、差動増幅器１５が出力した電圧に応じたデューティとなるＰＷＭ信号を生成する。
【０１３２】
そして、抵抗Ｒ１を介して負荷４に流れる出力電流の量が十分に多くて差動増幅器１５が出力した電圧が低い場合、生成部９１は、出力電流の量を減らすべく、デューティがより高いＰＷＭ信号の生成を繰り返す。そして、生成部９１が生成したＰＷＭ信号のデューティが０％であり、かつ、出力電流量が依然として多い場合、生成部９１は、図７に示すＰＷＭ信号Ｓｉ２のように、デューティが０％であるＰＷＭ信号を生成し、生成したＰＷＭ信号をＯＲ回路５４の一方の入力端子に出力する。
【０１３３】
ＣＰＵ９２は、前記ＰＷＭ信号Ｓｉ２のハイ／ローの切り替わりのタイミング（周期）よりも長いタイミングで変更信号Ｓｊ２のハイ／ローの切り替えを行っている。ＣＰＵ９２は、図７の期間Ｔ１及び期間Ｔ２において、変更信号Ｓｊ２のデューティを０％近く維持する。ＣＰＵ９２は、変更信号Ｓｊ２のハイレベルからローレベルに切り替わるタイミング（信号の立ち下がりタイミング）がＰＷＭ信号Ｓｉ２と同期するようになっている。
【０１３４】
ＣＰＵ９２は、図７において期間Ｔ１で示すようにＰＷＭ信号Ｓｉ２のデューティが０％より大きい場合であっても、変更信号Ｓｊ２のハイレベルからローレベルに切り替わるタイミング（信号の立ち下がりタイミング）がＰＷＭ信号Ｓｉ２と同期するようになっている。これにより、ＯＲ回路５４は、生成部９１が生成したＰＷＭ信号Ｓｉ２をそのままＯＲ回路５４の出力端子から出力することとなる。
【０１３５】
従って、出力回路１６は、生成部９１が生成したＰＷＭ信号Ｓｉ２のデューティが０％より大きい場合に、生成部５１が生成したＰＷＭ信号Ｓｉ１を出力する。
図７において期間Ｔ２で示すＰＷＭ信号Ｓｉ２及び変更信号Ｓｊ２のそれぞれが２つの入力端子に入力されたＯＲ回路５４は、例えば入力されたＰＷＭ信号Ｓｉ２のデューティが０％であるため、入力された変更信号Ｓｊ２を、そのままＰＷＭ信号として出力端子から出力する。
【０１３６】
前述したようにＯＲ回路５４の出力端子から出力したＰＷＭ信号がハイレベルの電圧である場合にはＦＥＴ１４はオン、ＦＥＴ１３はオフとなり、ＯＲ回路５４の出力端子から出力したＰＷＭ信号がローレベルの電圧である場合にはＦＥＴ１４はオフ、ＦＥＴ１３はオンとなる。従って、ＯＲ回路５４が出力したＰＷＭ信号のハイレベル期間はＦＥＴ１４がオンであるオン期間に相当し、ローレベル期間はＦＥＴ１４がオフであるオフ期間に相当する。換言すると、ＯＲ回路５４が出力したＰＷＭ信号のハイレベル期間はＦＥＴ１３がオフであるオフ期間に相当し、ローレベル期間はＦＥＴ１３がオンであるオン期間に相当する。
【０１３７】
従って、昇圧装置９は、ＦＥＴ１３，１４をオン／オフする構成について、変圧装置１と同様に作用する。
このため、ＣＰＵ９２は、生成部８１が生成したＰＷＭ信号のデューティが０％である場合、変更信号Ｓｊ２を出力することによって、生成部９１が生成したＰＷＭ信号を、ＦＥＴ１４におけるオン／オフの切り替えを繰り返し行うＰＷＭ信号に変更する。このＰＷＭ信号によって行われるＦＥＴ１４のオン／オフの切り替えでは、ＦＥＴ１４におけるオン期間と、このオン期間に隣接するオフ期間との合計は、生成部９１が生成したＰＷＭ信号の周期よりも長く一定である。出力回路９ａは、生成部９１が生成したＰＷＭ信号のデューティが０％より大きい場合に、生成部９１が生成したＰＷＭ信号を出力し、生成部９１が生成したＰＷＭ信号のデューティが０％である場合に、ＣＰＵ９２が変更したＰＷＭ信号（変更信号Ｓｊ２）を出力する。
【０１３８】
これにより、出力回路９ａは、出力したＰＷＭ信号のデューティが０％である場合、ＦＥＴ１４におけるオン／オフの切り替えを繰り返し行い、ＦＥＴ１４におけるオン期間と、このオン期間に隣接するオフ期間との合計が、生成部９１が生成したＰＷＭ信号の周期よりも長いＰＷＭ信号をＯＲ回路５４の出力端子から出力する。
【０１３９】
次に、本実施形態の効果を記載する。
（１）出力回路９ａは、出力した前記第２ＰＷＭ信号Ｓｉ２のデューティが０％より大きい場合における信号の立ち下がりタイミングと同期して信号が立ち下がるとともに前記第２ＰＷＭ信号Ｓｉ２の周期よりも長いタイミングで定期的にＦＥＴ１４のオン／オフを切り替えるＰＷＭ信号を出力する。つまり第２ＰＷＭ信号Ｓｉ２のデューティが０％時において定期的にＦＥＴ１４のオン／オフを切り替えるため、ＦＥＴ１３，１４が長時間オン及びオフとなることが抑えられる。さらに、第２ＰＷＭ信号Ｓｉ２のデューティが０％より大きい時には信号の立ち下がりが同期するため、第２ＰＷＭ信号Ｓｉ２がハイレベルの際にＰＷＭ信号がハイレベルとなるため、第２ＰＷＭ信号Ｓｉ２が０％より大きいか否かを検出する必要がないため、変圧（昇圧）を容易に行うことができる。
【符号の説明】
【０１４０】
１…変圧装置、８…降圧装置、８ａ…出力回路、９…昇圧装置、９ａ…出力回路、１１…ＦＥＴ（第１スイッチ）、１２…ＦＥＴ（第２スイッチ）、１３…ＦＥＴ（第３スイッチ）、１４…ＦＥＴ（第４スイッチ）、１６…出力回路、５１…生成部、５２…ＣＰＵ、８１…生成部、８２…ＣＰＵ（変更部）、９１…生成部、９２…ＣＰＵ（変更部）、Ｌ１…コイル、Ｓｉ１…第１ＰＷＭ信号、Ｓｉ２…第２ＰＷＭ信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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