(57)【要約】【課題】キャパシタが直列に挿入されている配線の接続チェックが可能な、半導体集積回路装置及びその試験方法の提供。【解決手段】第１の半導体集積回路の第１の外部ピンと第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備え、第１の半導体集積回路は、第１の外部ピンに繋がる第１のバウンダリスキャンセルと、第１のバウンダリスキャンセルにデータを設定する第１のコントローラーとを有し、第２の半導体集積回路は、第２の外部ピンに繋がる第２のバウンダリスキャンセルと、第２の外部ピンからの入力データをキャプチャーデータレジスタステートよりも前のタイミングで取り込むフリップフロップと、前記フリップフロップに取り込まれた前記入力データを、第２のバウンダリスキャンセルへキャプチャーデータレジスタステートのＴＣＫの立上りでキャプチャーする第２のコントローラーとを有する、半導体集積回路装置。【選択図】図１
2016020823.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備え、
前記第１の半導体集積回路は、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルと、
前記第１のバウンダリスキャンセルにデータを設定する第１のコントローラーとを有し、
前記第２の半導体集積回路は、
前記第２の外部ピンに繋がる第２のバウンダリスキャンセルと、
前記第２の外部ピンからの入力データをキャプチャーデータレジスタステートのテストクロックの立上りよりも前のタイミングで取り込むフリップフロップと、
前記フリップフロップに取り込まれた前記入力データを、前記第２のバウンダリスキャンセルへキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーする第２のコントローラーとを有する、半導体集積回路装置。
【請求項２】
前記フリップフロップは、前記入力データを、キャプチャーデータレジスタステートのテストクロックの立下り、又はセレクトデータレジスタステートのテストクロックの立上り、又はセレクトデータレジスタステートのテストクロックの立下り、又はアップデートデータレジスタステートのテストクロックの立上りで取り込む、請求項１に記載の半導体集積回路装置。
【請求項３】
前記第２の半導体集積回路は、前記フリップフロップが前記入力データを取り込むタイミングを選択可能にする選択回路を有する、請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記第２の半導体集積回路は、前記第２のバウンダリスキャンセルのデータをキャプチャーするためのスレッシュホルドを変更するスレッシュホルド変更回路を有する、請求項１から３のいずれか一項に記載の半導体集積回路装置。
【請求項５】
前記第２の半導体集積回路は、前記第２のバウンダリスキャンセルの入力レベルを変更する入力レベル変更回路を有する、請求項１から４のいずれか一項に記載の半導体集積回路装置。
【請求項６】
前記第１の半導体集積回路は、前記第１の外部ピンの出力レベルを変更する出力レベル変更回路を有する、請求項１から５のいずれか一項に記載の半導体集積回路装置。
【請求項７】
前記第１のコントローラーは、前記第１のバウンダリスキャンセルにデータをアップデートデータレジスタステートのテストクロックの立上り、又はセレクトデータレジスタステートのテストクロックの立下り、又はセレクトデータレジスタステートのテストクロックの立上り、又はキャプチャーデータレジスタステートのテストクロックの立下りで設定する、請求項１から６のいずれか一項に記載の半導体集積回路装置。
【請求項８】
前記第１の半導体集積回路は、前記第１のコントローラーが前記第１のバウンダリスキャンセルにデータを設定するタイミングを切替可能にする切替回路を有する、請求項１から７のいずれか一項に記載の半導体集積回路装置。
【請求項９】
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備え、
前記第１の半導体集積回路は、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルと、
前記第１のバウンダリスキャンセルにデータをアップデートデータレジスタステートのテストクロックの立上り、又はセレクトデータレジスタステートのテストクロックの立下り、又はセレクトデータレジスタステートのテストクロックの立上り、又はキャプチャーデータレジスタステートのテストクロックの立下りで設定する第１のコントローラーとを有し、
前記第２の半導体集積回路は、
前記第２の外部ピンに繋がる第２のバウンダリスキャンセルと、
前記第２のバウンダリスキャンセルへデータをキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーする第２のコントローラーとを有する、半導体集積回路装置。
【請求項１０】
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備える半導体集積回路装置の試験方法であって、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルにデータを設定し、
前記第２の外部ピンからの入力データをキャプチャーデータレジスタステートのテストクロックの立上りよりも前のタイミングで取り込み、
取り込まれた前記入力データを、前記第２の外部ピンに繋がる第２のバウンダリスキャンセルからキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーすることによって、前記配線をチェックする、半導体集積回路装置の試験方法。
【請求項１１】
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備える半導体集積回路装置の試験方法であって、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルにデータをアップデートデータレジスタステートのテストクロックの立上り、又はセレクトデータレジスタステートのテストクロックの立下り、又はセレクトデータレジスタステートのテストクロックの立上り、又はキャプチャーデータレジスタステートのテストクロックの立下りで設定し、
前記第２の外部ピンに繋がる第２のバウンダリスキャンセルのデータをキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーする、半導体集積回路装置の試験方法。
【請求項１２】
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備える半導体集積回路装置の試験方法であって、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルにデータをアップデートデータレジスタステートのテストクロックの立下りで設定し、
前記第２の外部ピンに繋がる第２のバウンダリスキャンセルのデータをキャプチャーするためにスレッシュホルドを変更するか、又は前記第２のバウンダリスキャンセルの入力レベルを変更するか、又は前記第１の外部ピンの出力レベルを変更して、前記第２のバウンダリスキャンセルへデータをキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーする、半導体集積回路装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置及びその試験方法に関する。
【背景技術】
【０００２】
半導体集積回路間の配線の接続をチェックする試験方法として、ＩＥＥＥ１１４９．１標準のＪＴＡＧ（Joint  Test  Action  Group）バウンダリスキャンが知られている。ＪＴＡＧバウンダリスキャンを利用する先行技術文献として、例えば、特許文献１が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００３‐５３２９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、キャパシタが半導体集積回路間の配線に直列に挿入されている場合、信号がキャパシタによって減衰するため、従来の手法では、配線の接続をチェックすることができない。キャパシタが送り側と受け側のバウンダリスキャンセル間で半導体集積回路内にある場合もある。
【０００５】
そこで、キャパシタが直列に挿入されている配線の接続をチェックすることが可能な、半導体集積回路装置及びその試験方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
一つの案では、
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備え、
前記第１の半導体集積回路は、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルと、
前記第１のバウンダリスキャンセルにデータを設定する第１のコントローラーとを有し、
前記第２の半導体集積回路は、
前記第２の外部ピンに繋がる第２のバウンダリスキャンセルと、
前記第２の外部ピンからの入力データをキャプチャーデータレジスタステートのテストクロックの立上りよりも前のタイミングで取り込むフリップフロップと、
前記フリップフロップに取り込まれた前記入力データを、前記第２のバウンダリスキャンセルへキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーする第２のコントローラーとを有する、半導体集積回路装置が提供される。
【発明の効果】
【０００７】
一態様によれば、送り側と受け側のバウンダリスキャンセル間でキャパシタが直列に挿入されている配線の接続をチェックすることができる。
【図面の簡単な説明】
【０００８】
【図１】半導体集積回路装置の一例を示す構成図
【図２】キャパシタが挿入されていない配線の接続をチェックする接続試験方法の一例を説明するための図
【図３】テストクロック信号とコントローラーの状態との同期関係の一例を示すタイムチャート
【図４】キャパシタが挿入されていない配線をチェックする接続試験時の波形の一例を示す図
【図５】キャパシタが直列に挿入されている配線をチェックする接続試験方法の一例を説明するための図
【図６】キャパシタが直列に挿入されている配線をチェックする接続試験時の波形の一例を示す図
【図７】キャパシタが直列に挿入されている配線の接続をチェックする実現性を、タイミングの変更によって向上させる方法の一例を説明するための図
【図８】キャパシタが直列に挿入されている配線の接続をチェックする実現性を、スレッシュホルドの変更によって向上させる方法の一例を説明するための図
【図９】キャパシタが直列に挿入されている配線の接続をチェックする実現性を、タイミングの変更とスレッシュホルドの変更との組み合わせによって向上させる方法の一例を説明するための図
【図１０】フリップフロップの配置位置の一例を示す図
【図１１】フリップフロップにおける取り込みタイミングの一例を示すタイムチャート
【図１２】半導体集積回路装置の一例を示す図
【図１３】第２の半導体集積回路の一例を示す図
【図１４】フリップフロップにおける取り込みタイミングの一例を示すタイムチャート
【図１５】半導体集積回路装置の一例を示す図
【図１６】半導体集積回路装置の一例を示す図
【図１７】半導体集積回路装置の一例を示す図
【図１８】半導体集積回路装置の一例を示す図
【図１９】送り側のバウンダリスキャンセルにデータを設定するタイミングの一例を示す図
【図２０】接続試験前の各設定値の決定手順の一例を示すフローチャート
【図２１】半導体集積回路装置の試験方法の一例を示すフローチャート
【発明を実施するための形態】
【０００９】
図１は、ＩＥＥＥ１１４９．１標準のＪＴＡＧバウンダリスキャンによる接続試験が行われるときの半導体集積回路装置１０の一例を模式的に示す構成図である。半導体集積回路装置１０は、基板１１と、複数のＬＳＩ（Large  Scale  Integrated  circuit：大規模集積回路）と、コネクタ１２とを備える。複数のＬＳＩ及びコネクタ１２は、基板１１に実装される。
【００１０】
図１には、配線２３を介して互いに接続された２つのＬＳＩ０及びＬＳＩ１が例示される。配線２３は、例えば、基板１１に形成されたプリント配線である。ＬＳＩ０は、第１の半導体集積回路の一例であり、ＬＳＩ１は、第２の半導体集積回路の一例である。ＬＳＩ０，ＬＳＩ１は、それぞれ、複数の外部ピン２２を有する。ＬＳＩ０の外部ピン２２とＬＳＩ１の外部ピン２２は、配線２３で接続される。配線２３の一端は、ＬＳＩ０の外部ピン２２に接続され、外部ピン２２を介してＬＳＩ０のバウンダリスキャンセルＢＣに接続される。配線２３の他端は、ＬＳＩ１の外部ピン２２に接続され、外部ピン２２を介してＬＳＩ１のバウンダリスキャンセルＢＣに接続される。ＬＳＩ０の外部ピン２２は、第１の外部ピンの一例であり、ＬＳＩ１の外部ピン２２は、第２の外部ピンの一例である。
【００１１】
ＬＳＩ０，ＬＳＩ１それぞれの外形タイプの具体例として、ＢＧＡ（Ball  Grid  Array）、ＣＳＰ（Chip  Size  Package）などが挙げられる。
【００１２】
ＬＳＩ０，ＬＳＩ１は、それぞれ、外部ピン２２に繋がるバウンダリスキャンセルＢＣと、バウンダリスキャンセルＢＣにデータを設定又はバウンダリスキャンセルＢＣへデータをキャプチャーする制御を行うＴＡＰ（テストアクセスポート）コントローラーとを有する。ＬＳＩ０のバウンダリスキャンセルＢＣは、第１のバウンダリスキャンセルの一例であり、ＬＳＩ１のバウンダリスキャンセルＢＣは、第２のバウンダリスキャンセルの一例である。ＴＡＰコントローラー２０は、第１のコントローラーの一例であり、ＴＡＰコントローラー２１は、第２のコントローラーの一例である。
【００１３】
試験装置１３は、コネクタ１２を介して、半導体集積回路装置１０に接続される。試験装置１３は、ＪＴＡＧ仕様の５種類のＴＡＰ信号を用いて、ＬＳＩ０の外部ピン２２とＬＳＩ１の外部ピン２２とを結ぶ配線２３の接続（「ネット」とも呼ばれる）をチェックし、配線２３の断線や短絡等の異常の有無を判定する接続試験を行う。
【００１４】
ＴＡＰ信号は、テストクロック信号ＴＣＫと、テストモードステート信号ＴＭＳと、テストリセット信号ＴＲＳＴ、テストデータイン信号ＴＤＩ、テストデータアウト信号ＴＤＯとを含む信号群である。
【００１５】
テストクロック信号ＴＣＫは、ＴＡＰコントローラー内のステートマシンを動作させる同期信号である。テストクロック信号ＴＣＫが共通に入力される全てのＴＡＰコントローラーは同時に動く。テストモードステート信号ＴＭＳは、ＴＡＰコントローラー内のステートマシンの次の状態（ステート）を規定するための信号であり、テストクロック信号ＴＣＫの立ち上がりでＴＡＰコントローラーに読み込まれる。テストリセット信号ＴＲＳＴは、ＴＡＰコントローラー内のステートマシンをリセットする信号である。テストデータイン信号ＴＤＩは、複数のバウンダリスキャンセルＢＣのチェーンであるバウンダリスキャンチェーンにシフトインされるデータであり、試験装置１３からＴＡＰコントローラーに入力され、バウンダリスキャンテスト時はバウンダリスキャンチェーンの入力となる。テストデータアウト信号ＴＤＯは、複数のバウンダリスキャンセルＢＣのチェーンであるバウンダリスキャンチェーンからシフトアウトされるデータであり、試験装置１３に出力される。このバウンダリスキャンチェーンは、テストクロック信号ＴＣＫの立上りでシフトされる。
【００１６】
ＬＳＩ０，ＬＳＩ１は、ＪＴＡＧチェインで接続される。つまり、送り側のＬＳＩ０のデータ出力ｔｄｏが受け側のＬＳＩ１のデータ入力ｔｄｉに接続され、テストクロック信号ＴＣＫ、テストモードステート信号ＴＭＳ及びテストリセット信号ＴＲＳＴは、ＬＳＩ０，ＬＳＩ１に共通に入力される。
【００１７】
ＥＸＴＥＳＴ命令時、ＴＡＰコントローラーのテストモードは、バウンダリスキャンセルＢＣが外部ピン２２に接続されるエクスターナルモードに設定される。試験装置１３は、エクスターナルモードの設定後、送り側のＬＳＩ０のバウンダリスキャンセルＢＣに０又は１のデータをＴＡＰコントローラー２０のステートを動かすことにより設定する。試験装置１３は、その設定した同一データを受け側のＬＳＩ１側のバウンダリスキャンセルＢＣからＴＡＰコントローラー２１により読み出すことができれば、送り側と受け側のそれらのバウンダリスキャンセルＢＣ間の接続は正常であると判定できる。
【００１８】
図２は、キャパシタＣが挿入されていない配線２３の接続をチェックする接続試験方法の一例を説明するための図である。ドライバＤＲは、図１の送り側のＬＳＩ０に相当し、レシーバＲＶは、図１の受け側のＬＳＩ１に相当する。
【００１９】
ＴＡＰコントローラーは、送り側のバウンダリスキャンセルＢＣに設定するデータを０（ローレベル）や１（ハイレベル）に設定できる。１（ハイレベル）に設定した場合、配線２３を介して受け側のバウンダリスキャンセルＢＣに到達する受信信号の電圧レベルが所定のスレッシュホルド（threshold）を超えれば、１（ハイレベル）が受け側のＴＡＰコントローラー２１の制御によりキャプチャーされる。キャプチャーされたデータは、シフトアウトされ、試験装置１３で元々送り側に設定された値と比較される。試験装置１３は、両方の値が同じであれば、配線２３の接続が正常であると判定できる。送り側のバウンダリスキャンセルＢＣに０を設定して０を受け取った場合も同様である。
【００２０】
図３は、テストクロック信号ＴＣＫとＴＡＰコントローラーの状態との同期関係の一例を示すタイムチャートである。テストクロック信号ＴＣＫは、試験装置１３から出力される。ＴＣＫサイクルとは、テストクロック信号ＴＣＫの周期である。ＴＡＰ  Ｓｔａｔｅは、ＴＡＰコントローラー内のステートマシンの状態を表す。ステートマシンの状態は、テストモードステート信号ＴＭＳに従って、Update-DR（アップデートデータレジスタステート）、Select-DR（セレクトデータレジスタステート）、Capture-DR（キャプチャーデータレジスタステート）の順に遷移する。
【００２１】
ｔ１は、Update-DRのＴＣＫの立下りを表し、より詳細には、Update-DRの期間に含まれるＴＣＫの立下りを表す。ｔ２は、Update-DRのＴＣＫの立上りを表し、より詳細には、Update-DRの期間に含まれるＴＣＫの立上りを表す。ｔ３は、Select-DRのＴＣＫの立下りを表し、より詳細には、Select-DRの期間に含まれるＴＣＫの立下りを表す。ｔ４は、Select-DRのＴＣＫの立上りを表し、より詳細には、Select-DRの期間に含まれるＴＣＫの立上りを表す。ｔ５は、Capture-DRのＴＣＫの立下りを表し、より詳細には、Capture-DRの期間に含まれるＴＣＫの立下りを表す。ｔ６は、Capture-DRのＴＣＫの立上りを表し、より詳細には、Capture-DRの期間に含まれるＴＣＫの立上りを表す。
【００２２】
送り側のＴＡＰコントローラー２０は、Update-DRのＴＣＫの立下りで送り側のバウンダリスキャンセルＢＣにデータを設定し、受け側のＴＡＰコントローラー２１は、Capture-DRのＴＣＫの立上りで受け側のバウンダリスキャンセルＢＣへデータをキャプチャーする。データがUpdate-DRのＴＣＫの立下りで設定されてからデータがCapture-DRのＴＣＫの立上りでキャプチャーされるまでの時間は、２．５ＴＣＫサイクルである。
【００２３】
図４は、キャパシタＣが挿入されていない配線２３の接続をチェックする接続試験時の波形の一例を示す図である。送り側のバウンダリスキャンセルＢＣと受け側のバウンダリスキャンセルＢＣは、ＤＣ結合されている。そのため、送り側のバウンダリスキャンセルＢＣから送出される送信信号ＴＸは、ほとんど減衰せずに、受け側のバウンダリスキャンセルＢＣに受信信号ＲＸとして到達する。したがって、データ１が送り側のバウンダリスキャンセルＢＣに設定されたタイミングから２．５ＴＣＫサイクル経過時のCapture-DRのＴＣＫの立上りで、受け側のバウンダリスキャンセルＢＣからデータ１をキャプチャーすることができる。
【００２４】
一方、図５は、キャパシタＣが直列に挿入されている配線２３をチェックする接続試験方法の一例を説明するための図である。ドライバＤＲは、図１の送り側のＬＳＩ０に相当し、レシーバＲＶは、図１の受け側のＬＳＩ１に相当する。
【００２５】
送り側のＴＡＰコントローラー２０は、送り側のバウンダリスキャンセルＢＣに１（ハイレベル）を設定する。この場合、配線２３を介して受け側のバウンダリスキャンセルＢＣに到達する受信信号の電圧レベルが所定のスレッシュホルドを超えれば、１（ハイレベル）が受け側のＴＡＰコントローラー２１の制御により受け側のバウンダリスキャンＢＣにキャプチャーされる。しかしながら、キャパシタＣが配線２３に直列に挿入されているため、送り側のバウンダリスキャンセルＢＣから送出される送信信号は、一旦所定のスレッシュホルドを超えてから急速に減衰する。その結果、受け側のバウンダリスキャンセルＢＣに到達する受信信号の電圧レベルは、Capture-DRのＴＣＫの立上りでキャプチャーされるタイミングでは、所定のスレッシュホルドよりも低下している場合がある。この場合、１（ハイレベル）が受け側のＴＡＰコントローラー２１の制御により受け側のバウンダリスキャンセルＢＣにキャプチャーされないので、試験装置１３は、配線２３の接続が正常であっても、異常であると誤判定するおそれがある。
【００２６】
図６は、キャパシタＣが直列に挿入されている配線２３の接続をチェックする接続試験時の波形の一例を示す図である。送り側のバウンダリスキャンセルＢＣと受け側のバウンダリスキャンセルＢＣは、ＡＣ結合されているので、送り側のバウンダリスキャンセルＢＣから送出される送信信号ＴＸの減衰度合は、キャパシタＣが直列に挿入されていない場合に比べて高い。そのため、受け側のバウンダリスキャンセルＢＣに到達する受信信号ＲＸの電圧レベルは、Capture-DRのＴＣＫの立上りのタイミングでは、所定のスレッシュホルドよりも低下している。このような場合、受け側のＴＡＰコントローラー２１の制御により、ＪＴＡＧで規定された２．５ＴＣＫサイクルで受け側のバウンダリスキャンセルＢＣにCapture-DRのＴＣＫの立上りのタイミングでキャプチャーしようとしても、データ１をキャプチャーできないという問題がある。
【００２７】
上記の問題に対して、本発明者は、データの設定から２．５ＴＣＫサイクルよりも短いサイクルであれば、データを正しく取り込みできる可能性が増すことに着目し、キャパシタＣが直列に挿入された配線２３の接続チェックの実現性を向上させることを図る。
【００２８】
図７は、キャパシタＣが直列に挿入されている配線２３の接続をチェックする実現性を、タイミングの変更によって向上させる方法の一例を説明するための図である。図７は、図５に示される構成において、送り側の外部ピン２２から１Ｖの出力電圧が出力されたときの、受け側の外部ピン２２における入力電圧の減衰波形を示す。縦軸は入力電圧の電圧値を表し、横軸はＴＣＫサイクルを表す。ＲＣは、キャパシタＣと抵抗Ｒとによる時定数を表す。説明の簡略化のため、出力電圧の初期値は１Ｖとし、受け側のスレッシュホルドは０．５Ｖとする。
【００２９】
時定数ＲＣが１のとき、２．５ＴＣＫサイクル経過時の電圧値はスレッシュホルド０．５Ｖよりも低いため、受け側のスレッシュホルド０．５Ｖで２．５ＴＣＫサイクル経過時に取り込み可能な値は、０である。しかしながら、時定数ＲＣが１のとき、０．５ＴＣＫサイクル経過時の電圧値はスレッシュホルド０．５Ｖよりも高いため、受け側のスレッシュホルド０．５Ｖで０．５ＴＣＫサイクル経過時に１を取り込むことができる。
【００３０】
図８は、キャパシタＣが直列に挿入されている配線２３の接続をチェックする実現性を、スレッシュホルドの変更によって向上させる方法の一例を説明するための図である。図８の減衰波形は、図７と同じである。説明の簡略化のため、出力電圧の初期値は１Ｖとし、受け側のスレッシュホルドは０．５Ｖよりも小さな電圧値（０．２５Ｖ、又は０．１２５Ｖ）とする。
【００３１】
時定数ＲＣが２のとき、２．５ＴＣＫサイクル経過時の電圧値はスレッシュホルド０．５Ｖよりも低いため、受け側のスレッシュホルド０．５Ｖで２．５ＴＣＫサイクル経過時に取り込み可能な値は、０である。しかしながら、時定数ＲＣが２のとき、２．５ＴＣＫサイクル経過時の電圧値はスレッシュホルド０．２５Ｖよりも高いため、受け側のスレッシュホルド０．２５Ｖで２．５ＴＣＫサイクル経過時に１を取り込むことができる。
【００３２】
図９は、キャパシタＣが直列に挿入されている配線２３の接続をチェックする実現性を、タイミングの変更とスレッシュホルドの変更との組み合わせによって向上させる方法の一例を説明するための図である。図９の減衰波形は、図７と同じである。説明の簡略化のため、出力電圧の初期値は１Ｖとし、受け側のスレッシュホルドは０．５Ｖよりも小さな電圧値（０．２５Ｖ、又は０．１２５Ｖ）とする。
【００３３】
時定数ＲＣが１のとき、２．５ＴＣＫサイクル経過時の電圧値はスレッシュホルド０．１２５Ｖよりも低いため、受け側のスレッシュホルド０．１２５Ｖで２．５ＴＣＫサイクル経過時に取り込み可能な値は、０である。しかしながら、時定数ＲＣが１のとき、２．０ＴＣＫサイクル経過時の電圧値はスレッシュホルド０．１２５Ｖよりも高いため、受け側のスレッシュホルド０．１２５Ｖで２．０ＴＣＫサイクル経過時に１を取り込むことができる。
【００３４】
そこで、本実施形態では、図１０，１１に示されるように、受け側のＬＳＩ１は、受け側の外部ピン２２からの入力データをCapture-DRのＴＣＫの立上りよりも前のタイミングで取り込むフリップフロップ（ＦＦ）３０を有する。ＦＦ３０は、例えば、通常のCapture-DRのＴＣＫの立上りよりも１ＴＣＫサイクル早い（換言すれば、通常のUpdate-DRのＴＣＫの立下りから１．５ＴＣＫサイクル後の）Select-DRのＴＣＫの立上りのタイミングでデータを取り込む。又は、ＦＦ３０は、例えば、通常のCapture-DRのＴＣＫの立上りよりも２ＴＣＫサイクル早い（換言すれば、通常のUpdate-DRのＴＣＫの立下りから０．５ＴＣＫサイクル後の）Update-DRのＴＣＫの立上りのタイミングでデータを取り込む。
【００３５】
したがって、ＦＦ３０は、受け側の外部ピン２２からの入力信号がスレッシュホルド未満に減衰する前に当該入力信号に係る入力データを一旦取り込んで、保持できる。ＦＦ３０は、例えば、受け側の外部ピン２２と受け側のバウンダリスキャンセルＢＣとの間に有し、ＦＦ３０の入力が受け側の外部ピン２２に接続され、ＦＦ３０の出力が受け側のバウンダリスキャンセルＢＣに接続される。
【００３６】
そして、本実施形態では、Capture-DRのＴＣＫの立上りよりも前のタイミングでＦＦ３０に取り込まれてCapture-DRのＴＣＫの立上りまで保持された入力データは、受け側のバウンダリスキャンセルＢＣへCapture-DRの立上りでキャプチャーされる。したがって、スレッシュホルド未満に減衰する前の入力信号に係る入力データがキャプチャーされるので、キャパシタＣが直列に挿入されている配線２３の接続を正しくチェックすることができ、ＡＣカップリング信号の試験が可能となる。
【００３７】
配線２３は、送り側の外部ピン２２と受け側の外部ピン２２とを結び、送り側のバウンダリスキャンセルＢＣ及び受け側のバウンダリスキャンセルＢＣに接続される。キャパシタＣが配線２３に直列に挿入される位置は、送り側の外部ピン２２と受け側の外部ピン２２との間に限られず、送り側のバウンダリスキャンセルＢＣと送り側の外部ピン２２との間でもよい。また、キャパシタＣが配線２３に直列に挿入される位置は、受け側のバウンダリスキャンセルＢＣと受け側の外部ピン２２との間（特には、ＦＦ３０と受け側の外部ピン２２との間）でもよい。
【００３８】
また、ＴＡＰコントローラー２１は、受け側のバウンダリスキャンセルＢＣへキャプチャーするタイミング自体を早めるのではなく、キャパシタＣが配線２３に挿入されていないＤＣ結合の場合と同一のCapture-DRのＴＣＫの立上りのタイミングでデータのキャプチャーを可能にする。したがって、試験装置１３（図１参照）は、ＡＣ結合の場合もＤＣ結合の場合も同じテストパターンを使って、受け側のバウンダリスキャンセルＢＣからキャプチャーされたデータを取得できる。よって、例えば、ＡＣ結合された配線をチェックするための新たなテストパターンの作成が不要となる。
【００３９】
次に、本実施形態をより詳細に説明する。
【００４０】
図１２は、図１に示された半導体集積回路装置１０の一例を示す図である。システム回路２８は、送り側のＬＳＩ０の内部回路である。システム回路２８は、ＬＳＩ０の外部ピン２２から信号を送信可能な回路である。
【００４１】
システム回路２９、ＦＦ３０、セレクタ３２、論理積回路３１及びセレクタ４４は、受け側のＬＳＩ１の内部回路である。システム回路２９は、ＬＳＩ１の外部ピン２２から信号を受信可能な回路である。セレクタ３２は、受け側のＴＡＰコントローラー２１からの指令信号に従って、受け側の外部ピン２２と受け側のバウンダリスキャンセルＢＣとの間の経路がＦＦ３０を経由するか否かを選択可能な回路である。セレクタ４４は、ＦＦ３０が受け側の外部ピン２２からの入力データを取り込むタイミングを複数のタイミング候補から選択可能にする選択回路の一例である。
【００４２】
図１３は、受け側のＬＳＩ１の一例を示す図である。受け側のＬＳＩ１は、ＦＦ３０が入力データを取り込むタイミングを選択できるように、タイミング設定レジスタ３３と、タイミング決定回路３４とを有する。
【００４３】
タイミング設定レジスタ３３は、ＪＴＡＧ信号（ＴＡＰ信号）からの制御に従って、ＦＦ３０が受け側の外部ピン２２からの入力データを取り込むタイミングを定めた取り込みタイミング調整値を予め格納する。取り込みタイミング調整値は、実際の接続試験が実施される前に、配線２３の時定数に応じて予め調整された値である。取り込みタイミング調整値は、実際の接続試験が実施される前に、ＴＡＰコントローラー２１内のインストラクションレジスタ（ＩＲ）２７から指定されたタイミング設定レジスタ３３に予め格納される。
【００４４】
タイミング決定回路３４は、ＩＲ２７により指定されたタイミング設定レジスタ３３に格納された取り込みタイミング調整値に従って、入力データの取り込みタイミングを決定する。タイミング決定回路３４は、ＴＡＰコントローラーから出力される信号に従って、ＦＦ３０が受け側の外部ピン２２からの入力データを取り込む複数のタイミング候補（DATA_HOLD_EN(EN1…ENn)）から一つのタイミングをセレクタ４４に選択させるタイミング選択信号（DATA_HOLD_TIMIG_SELECT）を生成する。タイミング決定回路３４は、リセット信号（DATA_HOLD_RESET）を出力することで、ＦＦ３０に取り込まれた入力データの保持が解除される。
【００４５】
図１４は、ＦＦ３０における取り込みタイミングの一例を示すタイムチャートである。ＦＦ３０は、Update-DRの立下りのタイミングでリセットされる。送り側のバウンダリスキャンセルＢＣに設定される送信信号ＴＸの送信データが、Update-DRのＴＣＫの立下りで、Data N-1からData Nに反転して切り替わる。ＲＸ１は、ＤＣ結合の配線２３からの受信信号を表し、ＲＸ２は、ＡＣ結合の配線２３からの受信信号を表す。Capture-DRのＴＣＫの立上がりで、受け側のバウンダリスキャンセルＢＣからデータがキャプチャーされる。
【００４６】
図１４に示されるように、本実施形態によれば、Capture-DRのＴＣＫの立上りよりも前のいずれかのタイミングの中から、ＦＦ３０が受け側の外部ピン２２からの入力データを取り込むタイミングを選択することが可能である。例えば、Capture-DRのＴＣＫの立下り、Select-DRのＴＣＫの立上り、Select-DRのＴＣＫの立下り、Update-DRのＴＣＫの立上りのいずれかのタイミングで、ＦＦ３０は受け側の外部ピン２２からの入力データを取り込むことができる。このように、テストクロック信号ＴＣＫの半周期刻みのいずれかのエッジタイミングで入力データをＦＦ３０に取り込むことができる。なお、テストクロック信号ＴＣＫとは別のフリーランクロックに従って、入力データはＦＦ３０に取り込まれてもよい。
【００４７】
図１５は、図１に示された半導体集積回路装置１０の一例を示す図である。図１２と同様の回路についての説明は省略する。
【００４８】
受け側のＬＳＩ１は、信号が減衰しても正しいデータがキャプチャーできるように受け側のスレッシュホルドを変化させる手段として、スレッシュホルド設定レジスタ３５と、スレッシュホルド変更回路３６とを有する。
【００４９】
スレッシュホルド設定レジスタ３５は、ＪＴＡＧ信号（ＴＡＰ信号）からの制御に従って、受け側のバウンダリスキャンセルＢＣへデータをキャプチャーするためのスレッシュホルドを定めたスレッシュホルド調整値を予め格納する。スレッシュホルド調整値は、実際の接続試験が実施される前に、配線２３の時定数に応じて予め調整された値である。スレッシュホルド調整値は、実際の接続試験が実施される前に、ＴＡＰコントローラー２１内のインストラクションレジスタ（ＩＲ）２７から指定されたスレッシュホルド設定レジスタ３５に予め格納される。
【００５０】
スレッシュホルド変更回路３６は、ＩＲ２７により指定されたスレッシュホルド設定レジスタ３５に格納されたスレッシュホルド調整値に従って、受け側のバウンダリスキャンセルＢＣへデータをキャプチャーするためのスレッシュホルドを変更する。スレッシュホルド変更回路３６は、例えば、受け側のバウンダリスキャンセルＢＣにキャプチャーされる入力信号が減衰しても１がキャプチャーされるように、受け側のバウンダリスキャンセルＢＣに設定されたスレッシュホルドを下げる。スレッシュホルドは、トランジスタのゲート電圧を変化させることによって変更可能である。
【００５１】
図１６は、図１に示された半導体集積回路装置１０の一例を示す図である。図１２と同様の回路についての説明は省略する。
【００５２】
受け側のＬＳＩ１は、信号が減衰しても正しいデータがキャプチャーできるように受け側に入力される信号自体の入力電圧レベルを変化させる手段として、入力レベル設定レジスタ３８と、入力レベル変更回路３９とを有する。
【００５３】
入力レベル設定レジスタ３８は、ＪＴＡＧ信号（ＴＡＰ信号）からの制御に従って、受け側の入力電圧レベルを定めるための入力レベル調整値を予め格納する。入力レベル調整値は、実際の接続試験が実施される前に、配線２３の時定数に応じて予め調整された値である。入力レベル調整値は、実際の接続試験が実施される前に、ＴＡＰコントローラー２１内のインストラクションレジスタ（ＩＲ）２７から指定された入力レベル設定レジスタ３８に予め格納される。
【００５４】
入力レベル変更回路３９は、ＩＲ２７により指定された入力レベル設定レジスタ３８に格納された入力レベル調整値に従って、受け側の外部ピン２２又はバウンダリスキャンセルＢＣへ入力される入力電圧レベルを変更する。入力レベル変更回路３９は、例えば、受け側の外部ピン２２又はバウンダリスキャンセルＢＣに入力される入力信号が減衰しても１がキャプチャーされるように、当該入力信号の減衰量に応じた値に当該入力信号の電圧レベルを上げる。入力レベルは、受け側の終端抵抗の大きさ（抵抗値）を変化させることによって変更可能である。
【００５５】
入力レベル変更回路３９は、例えば、キャパシタＣと受け側のバウンダリスキャンセルＢＣとの間で配線２３に接続される終端抵抗の抵抗値を変化させる。これにより、例えば、図１６に示した受け側のバウンダリスキャンセルＢＣに入力される入力電圧レベルが変更される。
【００５６】
図１７は、図１に示された半導体集積回路装置１０の一例を示す図である。図１２と同様の回路についての説明は省略する。
【００５７】
送り側のＬＳＩ０は、信号が減衰しても正しいデータがキャプチャーできるように送り側から出力される信号自体の出力電圧レベルを変化させる手段として、出力レベル設定レジスタ４０と、出力レベル変更回路４１とを有する。
【００５８】
出力レベル設定レジスタ４０は、ＪＴＡＧ信号（ＴＡＰ信号）からの制御に従って、送り側の外部ピン２２から出力される出力電圧レベルを定めるための出力レベル調整値を予め格納する。出力レベル調整値は、実際の接続試験が実施される前に、配線２３の時定数に応じて予め調整された値である。出力レベル調整値は、実際の接続試験が実施される前に、ＴＡＰコントローラー２０内のインストラクションレジスタ（ＩＲ）２６から指定された出力レベル設定レジスタ４０に予め格納される。
【００５９】
出力レベル変更回路４１は、ＩＲ２６により指定された出力レベル設定レジスタ４０に格納された出力レベル調整値に従って、送り側の外部ピン２２から出力される出力電圧レベルを変更する。出力レベル変更回路４１は、例えば、受け側のバウンダリスキャンセルＢＣに入力される入力信号が減衰しても１がＴＡＰコントローラー２１によりキャプチャーされるように、当該入力信号の減衰量に応じた値に当該出力電圧レベルを上げる。
【００６０】
出力レベル変更回路４１は、例えば、送り側の外部ピン２２に接続される出力ドライバのバイアス電流の電流値を変化させることによって、送り側の外部ピン２２から出力される出力電圧レベルを変更する。
【００６１】
図１８は、図１に示された半導体集積回路装置１０の一例を示す図である。図１２と同様の回路についての説明は省略する。
【００６２】
送り側のＬＳＩ０は、信号が減衰しても正しいデータがキャプチャーできるように送り側のバウンダリスキャンセルＢＣのデータをアップデートするタイミングを変化させる手段として、アップデートタイミング設定レジスタ４２と、アップデートタイミング変更回路４３とを有する。
【００６３】
アップデートタイミング設定レジスタ４２は、ＪＴＡＧ信号（ＴＡＰ信号）からの制御に従って、送り側のバウンダリスキャンセルＢＣにデータをアップデートするタイミングを定めるためのアップデートタイミング調整値を予め格納する。アップデートタイミング調整値は、実際の接続試験が実施される前に、配線２３の時定数に応じて予め調整された値である。アップデートタイミング調整値は、実際の接続試験が実施される前に、ＴＡＰコントローラー２０内のインストラクションレジスタ（ＩＲ）２６から指定されたアップデートタイミング設定レジスタ４２に予め格納される。
【００６４】
アップデートタイミング変更回路４３は、ＴＡＰコントローラー２０が送り側のバウンダリスキャンセルＢＣにデータを設定するタイミングを切替可能にする切替回路の一例である。アップデートタイミング変更回路４３は、ＩＲ２６により指定されたアップデートタイミング設定レジスタ４２に格納されたアップデートタイミング調整値に従って、データが送り側のバウンダリスキャンセルＢＣにアップデートされるタイミングを変更する。アップデートタイミング変更回路４３は、例えば、受け側のバウンダリスキャンセルＢＣに入力される入力信号が減衰しても１がＴＡＰコントローラー２１によりキャプチャーされるように、当該入力信号の減衰量に応じたタイミングに、アップデートタイミングを遅らせる。
【００６５】
図１９は、送り側のバウンダリスキャンセルＢＣにデータを設定するタイミングの一例を示すタイムチャートである。送り側のＴＡＰコントローラー２０は、Update-DRのＴＣＫの立下りタイミングよりも１ＴＣＫ遅いSelect-DRのＴＣＫの立下りタイミングで、送り側のバウンダリスキャンセルＢＣにデータを設定する。送り側から送出された信号は時間の経過につれて減衰するが、信号の送出タイミングが遅いので、信号がスレッシュホルドよりも低下する前に、受け側に入力されるデータをキャプチャーすることができる。
【００６６】
なお、図１２乃至図１９を参照して、本実施形態の詳細について説明したが、図１２乃至図１９に示した各回路は、単独でも組み合わせても使用することができる。
【００６７】
図２０は、実際の接続試験実施前に調整される各設定値の決定手順の一例を示すフローチャートである。接続試験実施前に調整される各設定値とは、例えば、タイミング設定レジスタ３３、スレッシュホルド設定レジスタ３５、入力レベル設定レジスタ３８、出力レベル設定レジスタ４０、アップデートタイミング設定レジスタ４２等に格納される値である。
【００６８】
ステップＳ１０は、作業者又は試験装置１３が配線２３の時定数ＲＣを計算する工程である。ステップＳ１１は、データがＦＦ３０に取り込まれるラッチタイミングを調整する工程である。
【００６９】
ステップＳ１１で、試験装置１３は、ステップＳ１０で計算された時定数が０．５ＴＣＫ以上２．５ＴＣＫ以下である場合、Update-DRのＴＣＫの立下りでアップデートしたデータが受け側のバウンダリスキャンセルＢＣでキャプチャーされるように、ＦＦ３０にデータを取り込むタイミングを調整する。これにより、試験装置１３は、図１２，１３，１４に示したように、ＦＦ３０にデータを取り込むタイミングを、Capture-DRのＴＣＫの立下り、Select-DRのＴＣＫの立上り、Select-DRのＴＣＫの立下り、Update-DRのＴＣＫの立上りのいずれかのタイミングに設定できる。
【００７０】
試験装置１３は、ＦＦ３０にデータを取り込むタイミングをCapture-DR、Select-DR、Update-DRの順に（すなわち、Update-DRから遠い順に）早めながら、その取り込みタイミングの最適値を探索して決定する。受け側のＦＦ３０へのデータの取り込みタイミングが、信号が受け側の外部ピン２２に到達するタイミングよりも早くなることを防ぐためである。
【００７１】
ステップＳ１１の調整によって、正しいデータがキャプチャーされる場合、接続試験の事前調整は終了する。ステップＳ１１の調整により、キャパシタＣのキャパシタンスにマッチした取り込みタイミングを選ぶことが可能となる。一方、ステップＳ１１の調整によって、正しいデータがキャプチャーされない場合、ステップＳ１２が実行される。ステップＳ１２は、受け側のスレッシュホルドを調整する工程である。
【００７２】
ステップＳ１２で、試験装置１３は、Update-DRのＴＣＫの立下りでアップデートしたデータが受け側のバウンダリスキャンセルＢＣでキャプチャーされるように、受け側のスレッシュホルドを調整する。これにより、試験装置１３は、図１５に示したように、受け側のスレッシュホルドの最適値を、スレッシュホルド設定レジスタ３５に設定できる。なお、ステップＳ１２で、試験装置１３は、ＦＦ３０にデータを取り込むタイミングをCapture-DRに戻してから、受け側のスレッシュホルドの調整を始めてもよい。
【００７３】
ステップＳ１２の調整によって、正しいデータがキャプチャーされる場合、接続試験の事前調整は終了する。ステップＳ１２の調整により、キャパシタＣのキャパシタンスにマッチしたスレッシュホルドを選ぶことが可能となる。一方、ステップＳ１２の調整によって、正しいデータがキャプチャーされない場合、ステップＳ１３が実行される。ステップＳ１３は、受け側の入力電圧レベルを調整する工程である。
【００７４】
ステップＳ１３で、試験装置１３は、Update-DRのＴＣＫの立下りでアップデートしたデータが受け側のバウンダリスキャンセルＢＣでキャプチャーされるように、受け側の入力電圧レベルを調整する。これにより、試験装置１３は、図１６に示したように、受け側の入力電圧レベルの最適値を、入力レベル設定レジスタ３８に設定できる。
【００７５】
ステップＳ１３の調整によって、正しいデータがキャプチャーされる場合、接続試験の事前調整は終了する。ステップＳ１３の調整により、キャパシタＣのキャパシタンスにマッチした入力電圧レベルを選ぶことが可能となる。一方、ステップＳ１３の調整によって、正しいデータがキャプチャーされない場合、ステップＳ１４が実行される。ステップＳ１４は、送り側の出力電圧レベルを調整する工程である。
【００７６】
ステップＳ１４で、試験装置１３は、Update-DRのＴＣＫの立下りでアップデートしたデータが受け側のバウンダリスキャンセルＢＣでキャプチャーされるように、送り側の出力電圧レベルを調整する。これにより、試験装置１３は、図１７に示したように、送り側の出力電圧レベルの最適値を、出力レベル設定レジスタ４０に設定できる。
【００７７】
ステップＳ１４の調整によって、正しいデータがキャプチャーされる場合、接続試験の事前調整は終了する。ステップＳ１４の調整により、キャパシタＣのキャパシタンスにマッチした出力電圧レベルを選ぶことが可能となる。一方、ステップＳ１４の調整によって、正しいデータがキャプチャーされない場合、ステップＳ１５が実行される。ステップＳ１５は、送り側のバウンダリスキャンセルＢＣのアップデートタイミングを調整する工程である。
【００７８】
ステップＳ１５で、試験装置１３は、Update-DRのＴＣＫの立下りでアップデートしたデータが受け側のバウンダリスキャンセルＢＣでキャプチャーされるように、送り側のバウンダリスキャンセルＢＣのアップデートタイミングを調整する。これにより、試験装置１３は、図１８，１９に示したように、アップデートタイミングの最適値を、アップデートタイミング設定レジスタ４２に設定できる。
【００７９】
ステップＳ１５の調整によって、正しいデータがキャプチャーされる場合、接続試験の事前調整は終了する。ステップＳ１５の調整により、キャパシタＣのキャパシタンスにマッチしたアップデートタイミングを選ぶことが可能となる。一方、ステップＳ１５の調整によって、正しいデータがキャプチャーされない場合、正しいデータをキャプチャー可能な設定値が得られない。
【００８０】
スレッシュホルド等の最適な設定値は、上述のように、接続試験の実行前の計算等により調整されるが、半導体集積回路装置１０の量産検査工程で実施される接続試験に使用される試験装置１３を利用して更に調整されてもよい。
【００８１】
図２１は、半導体集積回路装置１０における配線２３の接続試験方法の一例を示すフローチャートである。
【００８２】
ステップＳ２０で、送り側のＴＡＰコントローラー２０は、試験装置１３からのテストクロック信号ＴＣＫに従って、送り側のバウンダリスキャンセルＢＣにデータを設定する。この際、図１８に示したように、ＴＡＰコントローラー２０は、アップデートタイミング設定レジスタ４２に格納された値に従って、Update-DRのＴＣＫの立上り又はSelect-DRのＴＣＫの立下り又はSelect-DRのＴＣＫの立上りのタイミングで、送り側のバウンダリスキャンセルＢＣにデータをアップデートする。
【００８３】
ステップＳ２１で、ＦＦ３０は、試験装置１３からのテストクロック信号ＴＣＫに従って、受け側の外部ピン２２からの入力データの取り込んで保持する。この際、図１２，１３，１４に示したように、受け側のＴＡＰコントローラー２１は、タイミング設定レジスタ３３に格納された値に従って、ＦＦ３０における入力データの取り込みタイミングを決定できる。
【００８４】
ステップＳ２２で、ＴＡＰコントローラー２１は、試験装置１３からのテストクロック信号ＴＣＫに従って、受け側のバウンダリスキャンセルＢＣへデータをCapture-DRのＴＣＫの立上りでキャプチャーする。
【００８５】
ステップＳ２３で、試験装置１３は、ステップＳ２２で受け側のバウンダリスキャンセルＢＣへCapture-DRのＴＣＫの立上りでキャプチャーされたデータをシフトアウトすることによって得て、ステップＳ２０で設定したデータを期待値として比較することによって、配線２３の接続の良否をチェックする。
【００８６】
以上、半導体集積回路装置及びその試験方法を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００８７】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備え、
前記第１の半導体集積回路は、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルと、
前記第１のバウンダリスキャンセルにデータを設定する第１のコントローラーとを有し、
前記第２の半導体集積回路は、
前記第２の外部ピンに繋がる第２のバウンダリスキャンセルと、
前記第２の外部ピンからの入力データをキャプチャーデータレジスタステートのテストクロックの立上りよりも前のタイミングで取り込むフリップフロップと、
前記フリップフロップに取り込まれた前記入力データを、前記第２のバウンダリスキャンセルへキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーする第２のコントローラーとを有する、半導体集積回路装置。
（付記２）
前記フリップフロップは、前記入力データを、キャプチャーデータレジスタステートのテストクロックの立下り、又はセレクトデータレジスタステートのテストクロックの立上り、又はセレクトデータレジスタステートのテストクロックの立下り、又はアップデートデータレジスタステートのテストクロックの立上りで取り込む、付記１に記載の半導体集積回路装置。
（付記３）
前記第２の半導体集積回路は、前記フリップフロップが前記入力データを取り込むタイミングを選択可能にする選択回路を有する、付記１又は２に記載の半導体集積回路装置。
（付記４）
前記選択回路は、前記フリップフロップが前記入力データを取り込むタイミングを、キャプチャーデータレジスタステートのテストクロックの立下り、又はセレクトデータレジスタステートのテストクロックの立上り、又はセレクトデータレジスタステートのテストクロックの立下り、又はアップデートデータレジスタステートのテストクロックの立上りに選択する、付記３に記載の半導体集積回路装置。
（付記５）
前記第２の半導体集積回路は、前記第２のバウンダリスキャンセルのデータをキャプチャーするためのスレッシュホルドを変更するスレッシュホルド変更回路を有する、付記１から４のいずれか一つに記載の半導体集積回路装置。
（付記６）
前記第２の半導体集積回路は、前記第２のバウンダリスキャンセルの入力レベルを変更する入力レベル変更回路を有する、付記１から５のいずれか一つに記載の半導体集積回路装置。
（付記７）
前記第１の半導体集積回路は、前記第１の外部ピンの出力レベルを変更する出力レベル変更回路を有する、付記１から６のいずれか一つに記載の半導体集積回路装置。
（付記８）
前記第１のコントローラーは、前記第１のバウンダリスキャンセルにデータをアップデートデータレジスタステートのテストクロックの立上り、又はセレクトデータレジスタステートのテストクロックの立下り、又はセレクトデータレジスタステートのテストクロックの立上り、又はキャプチャーデータレジスタステートのテストクロックの立下りで設定する、付記１から７のいずれか一つに記載の半導体集積回路装置。
（付記９）
前記第１の半導体集積回路は、前記第１のコントローラーが前記第１のバウンダリスキャンセルにデータを設定するタイミングを切替可能にする切替回路を有する、付記１から８のいずれか一つに記載の半導体集積回路装置。
（付記１０）
前記切替回路は、前記第１のコントローラーが前記第１のバウンダリスキャンセルにデータを設定するタイミングを、アップデートデータレジスタステートのテストクロックの立上り、又はセレクトデータレジスタステートのテストクロックの立下り、又はセレクトデータレジスタステートのテストクロックの立上り、又はキャプチャーデータレジスタステートのテストクロックの立下りに切り替える、付記９に記載の半導体集積回路装置。
（付記１１）
前記フリップフロップは、アップデートデータレジスタステートのテストクロックの立下りでリセットされる、付記１から１０のいずれか一つに記載の半導体集積回路装置。
（付記１２）
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備え、
前記第１の半導体集積回路は、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルと、
前記第１のバウンダリスキャンセルにデータをアップデートデータレジスタステートのテストクロックの立上り、又はセレクトデータレジスタステートのテストクロックの立下り、又はセレクトデータレジスタステートのテストクロックの立上り、又はキャプチャーデータレジスタステートのテストクロックの立下りで設定する第１のコントローラーとを有し、
前記第２の半導体集積回路は、
前記第２の外部ピンに繋がる第２のバウンダリスキャンセルと、
前記第２のバウンダリスキャンセルへデータをキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーする第２のコントローラーとを有する、半導体集積回路装置。
（付記１３）
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備える半導体集積回路装置の試験方法であって、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルにデータを設定し、
前記第２の外部ピンからの入力データをキャプチャーデータレジスタステートのテストクロックの立上りよりも前のタイミングで取り込み、
取り込まれた前記入力データを、前記第２の外部ピンに繋がる第２のバウンダリスキャンセルからキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーすることによって、前記配線をチェックする、半導体集積回路装置の試験方法。
（付記１４）
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備える半導体集積回路装置の試験方法であって、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルにデータをアップデートデータレジスタステートのテストクロックの立上り、又はセレクトデータレジスタステートのテストクロックの立下り、又はセレクトデータレジスタステートのテストクロックの立上り、又はキャプチャーデータレジスタステートのテストクロックの立下りで設定し、
前記第２の外部ピンに繋がる第２のバウンダリスキャンセルのデータをキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーする、半導体集積回路装置の試験方法。
（付記１５）
第１の半導体集積回路と、
第２の半導体集積回路と、
前記第１の半導体集積回路の第１の外部ピンと前記第２の半導体集積回路の第２の外部ピンとを結び、キャパシタが直列に挿入される配線とを備える半導体集積回路装置の試験方法であって、
前記第１の外部ピンに繋がる第１のバウンダリスキャンセルにデータをアップデートデータレジスタステートのテストクロックの立下りで設定し、
前記第２の外部ピンに繋がる第２のバウンダリスキャンセルのデータをキャプチャーするためにスレッシュホルドを変更するか、又は前記第２のバウンダリスキャンセルの入力レベルを変更するか、又は前記第１の外部ピンの出力レベルを変更して、前記第２のバウンダリスキャンセルへデータをキャプチャーデータレジスタステートのテストクロックの立上りでキャプチャーする、半導体集積回路装置の試験方法。
【符号の説明】
【００８８】
０，１  ＬＳＩ
１０  半導体集積回路装置
１１  基板
１２  コネクタ
１３  試験装置
２０，２１  ＴＡＰコントローラー
２２  外部ピン
２３  配線
２４，２５  ステートマシン
２６，２７  インストラクションレジスタ
２８，２９  システム回路
３０  フリップフロップ
３１  論理積回路
３２  セレクタ
３３  タイミング設定レジスタ
３４  タイミング決定回路
３５  スレッシュホルド設定レジスタ
３６  スレッシュホルド変更回路
３８  入力レベル設定レジスタ
３９  入力レベル変更回路
４０  出力レベル設定レジスタ
４１  出力レベル変更回路
４２  アップデートタイミング設定レジスタ
４３  アップデートタイミング変更回路
４４  セレクタ
ＢＣ  バウンダリスキャンセル
【図１】
2016020823.tif 000003
【図２】
2016020823.tif 000004
【図３】
2016020823.tif 000005
【図４】
2016020823.tif 000006
【図５】
2016020823.tif 000007
【図６】
2016020823.tif 000008
【図７】
2016020823.tif 000009
【図８】
2016020823.tif 000010
【図９】
2016020823.tif 000011
【図１０】
2016020823.tif 000012
【図１１】
2016020823.tif 000013
【図１２】
2016020823.tif 000014
【図１３】
2016020823.tif 000015
【図１４】
2016020823.tif 000016
【図１５】
2016020823.tif 000017
【図１６】
2016020823.tif 000018
【図１７】
2016020823.tif 000019
【図１８】
2016020823.tif 000020
【図１９】
2016020823.tif 000021
【図２０】
2016020823.tif 000022
【図２１】
2016020823.tif 000023