(57)【要約】      （修正有）【課題】ＳＮＭが悪化せずかつ不揮発性メモリ素子の信頼性の悪化を低減することができる不揮発性ＳＲＡＭを提供する。【解決手段】不揮発性ＳＲＡＭを構成する磁壁移動素子ＤＷ１は、ＭＴＪ部１０と、磁壁移動部２０と、を備えている。ＭＴＪ部１０は、参照層１２と、トンネルバリア層（非磁性層）１４と、磁性領域２２ｂと、を備えている。磁壁移動部２０は、磁性層２２と、磁性体からなるスピン注入層２４ａ、２４ｂと、を備えている。磁性層２２は、磁性領域２２ａと、この磁性領域２２ａに隣接する磁性領域２２ｂ、この磁性領域２２ｂに隣接する磁性領域２２ｃと、備えている。磁性領域２２ａはスピン注入層２４ａと接合する。磁性領域２２ｂはＭＴＪ部１０のトンネルバリア層１４と接合する。磁性領域２２ｃはスピン注入層２４ｂと接合する。すなわち、ＭＴＪ部１０および磁壁移動部２０は、磁性領域２２ｂを共有する。【選択図】図２
2016178252.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが第１乃至第３端子を有する第１および第２磁壁移動素子であって、各磁壁移動素子は、前記第３端子に接続され磁化方向が固定された参照層と、第１乃至第３磁性領域を有し前記第２磁性領域は前記第１磁性領域と前記第２磁性領域との間に位置するとともに前記参照層に対向する第１磁性層と、前記第２磁性領域と前記参照層との間に設けられた非磁性層と、前記第１端子に接続されるとともに前記第１磁性領域と磁気結合した第２磁性層と、前記第２端子に接続されるとともに前記第３磁性領域と磁気結合し磁化方向が前記第２磁性層の磁化方向と異なる第３磁性層と、を有する、第１および第２磁壁移動素子と、
ｐチャネル型の第１トランジスタおよびｎチャネル型の第２トランジスタを備え、第１入力端子および第１出力端子を有する第１インバータであって、前記第１入力端子が前記第２磁壁移動素子の第２端子に接続され、前記第１出力端子が前記第１磁壁移動素子の前記第１端子に接続された、第１インバータと、
ｐチャネル型の第３トランジスタおよびｎチャネル型の第４トランジスタを備え、第２入力端子および第２出力端子を有する第２インバータであって、前記第２入力端子が前記第１磁壁移動素子の第２端子に接続され、前記第２出力端子が前記第２磁壁移動素子の前記第１端子に接続された、第２インバータと、
を備えている不揮発性ＳＲＡＭ。
【請求項２】
ソースおよびドレインの一方が前記第１磁壁移動素子の第２端子および前記第２インバータの第２入力端子に接続された第５トランジスタと、
ソースおよびドレインの一方が前記第２磁壁移動素子の第２端子および前記第１インバータの第１入力端子に接続された第６トランジスタと、
ソースおよびドレインの一方が前記第１磁壁移動素子の第３端子に接続された第７トランジスタと、
ソースおよびドレインの一方が前記第２磁壁移動素子の第３端子に接続された第８トランジスタと、
前記第５および第６トランジスタのそれぞれのゲートが接続される第１配線と、
前記第７および第８トランジスタのそれぞれのゲートが接続される第２配線と、
前記第５および第７トランジスタのそれぞれのソースおよびドレインの他方が接続される第３配線と、
前記第６および第８トランジスタのそれぞれのソースおよびドレインの他方が接続される第４配線と、
を更に備えた請求項１記載の不揮発性ＳＲＡＭ。
【請求項３】
ソースおよびドレインの一方が前記第１磁壁移動素子の第２端子および前記第２インバータの第２入力端子に接続された第５トランジスタと、
ソースおよびドレインの一方が前記第２磁壁移動素子の第２端子および前記第１インバータの第１入力端子に接続された第６トランジスタと、
ソースおよびドレインの一方が前記第１磁壁移動素子の第３端子に接続された第７トランジスタと、
ソースおよびドレインの一方が前記第２磁壁移動素子の第３端子に接続された第８トランジスタと、
前記第５および第６トランジスタのそれぞれのゲートが接続される第１配線と、
前記第７および第８トランジスタのそれぞれのゲートが接続される第２配線と、
前記第５トランジスタのソースおよびドレインの他方が接続される第３配線と、
前記第６トランジスタのソースおよびドレインの他方が接続される第４配線と、
前記第７トランジスタのソースおよびドレインの他方が接続される第５配線と、
前記第８トランジスタのソースおよびドレインの他方が接続される第６配線と、
を更に備えた請求項１記載の不揮発性ＳＲＡＭ。
【請求項４】
前記第１および第２磁壁移動素子のそれぞれは、前記第２磁性層の磁化方向が前記参照層の磁化方向と反平行である請求項１乃至３のいずれかに記載の不揮発性ＳＲＡＭ。
【請求項５】
前記第７および第８トランジスタがオフ状態となるように前記第２配線に電圧を印加し、前記第３および第４配線の電位を第１レベルにするとともに前記第５および第６トランジスタがオン状態となるように前記第１配線に電圧を印加することにより、前記第１トランジスタから前記第１磁壁移動素子および前記第５トランジスタを介して前記第３配線に電流を流すとともに前記第３トランジスタから前記第２磁壁移動素子および前記第６トランジスタを介して前記第４配線に電流を流し、前記第１および第２磁壁移動素子にそれぞれ保持されている不揮発性データが同じデータとなる第１書き込み動作を行う第１書き込み回路、を更に備えた請求項２乃至４のいずれかに記載の不揮発性ＳＲＡＭ。
【請求項６】
前記第１書き込み回路は、
前記第７および第８トランジスタがオフ状態となるように前記第２配線に電圧を印加し、前記第３および第４配線の電位を第２レベルにするとともに前記第５および第６トランジスタがオン状態となるように前記第１配線に電圧を印加することにより、前記第３および第４配線のうちの一方の配線から、当該一方の配線にソースおよびドレインの他方が接続された前記第５および第６トランジスタのうちの一方のトランジスタを介して、当該一方のトランジスタに接続する前記第１および第２磁壁移動素子のうちの一方の磁壁移動素子に電流を流し、当該一方の磁壁移動素子に不揮発性データを書き込む第２書き込み動作を行う請求項５記載の不揮発性ＳＲＡＭ。
【請求項７】
前記第１書き込み回路は、前記第２書き込み動作の前に前記第１書き込み動作を行う請求項６記載の不揮発性ＳＲＡＭ。
【請求項８】
前記第７および第８トランジスタがオン状態となるように前記第２配線に電圧を印加し、前記第３および第４配線の電位を第２レベルにするとともに前記第５および第６トランジスタがオフ状態となるように前記第１配線に電圧を印加し、前記第１および第３トランジスタのソースに電源電圧を印加する第１読み出し回路を更に備えた請求項２乃至７のいずれかに記載の不揮発性ＳＲＡＭ。
【請求項９】
前記第７および第８トランジスタがオフ状態となるように前記第２配線に電圧を印加し、前記第３および第４配線のうちの一方の配線の電位を第１レベルにするとともに他方の配線の電位レベルを第２レベルにし、前記第５および第６トランジスタがオン状態となるように前記第１配線に電圧を印加することにより、前記第５および第６トランジスタのそれぞれのソースおよびドレインの一方にＳＲＡＭデータを書き込む第２書き込み回路を更に備えた請求項２乃至８のいずれかに記載の不揮発性ＳＲＡＭ。
【請求項１０】
前記第７および第８トランジスタがオフ状態となるように前記第２配線に電圧を印加し、前記第３および第４配線をプリチャージ電位にし、前記第５および第６トランジスタがオン状態となるように前記第１配線に電圧を印加することにより、ＳＲＡＭデータを読み出す第２読み出し回路を更に備えた請求項２乃至９のいずれかに記載の不揮発性ＳＲＡＭ。
【請求項１１】
前記第７および第８トランジスタがオン状態となるように前記第２配線に電圧を印加し、前記第５および第６配線をプリチャージ電位にし、前記第５および第６トランジスタがオフ状態となるように前記第１配線に電圧を印加することにより、ＳＲＡＭデータを読み出す第３読み出し回路を更に備えた請求項３記載の不揮発性ＳＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁壁移動素子を備えた不揮発性ＳＲＡＭに関する。
【背景技術】
【０００２】
携帯情報端末に用いられるプロセッサは低消費電力であることが求められる。このプロセッサはキャッシュメモリとしてＳＲＡＭを備えており、プロセッサが頻繁に使うデータはキャッシュメモリのＳＲＡＭに記憶される。このＳＲＡＭは揮発性メモリのため常時電源を供給する必要があり、プロセッサからアクセスの無い待機時にもトランジスタからのリーク電流によって電力が消費される。待機電力の大きいＳＲＡＭを備えたキャッシュメモリを、不揮発性素子を用いたＳＲＡＭ（以下、不揮発性ＳＲＡＭともいう）で置き換えれば、キャッシュメモリへのアクセスが不要な時に電源遮断が可能となり、待機時の消費電力を削減することが可能となる。
【０００３】
これまでに、高速なＳＲＡＭ動作を損なわず不揮発化するメモリセルとして従来のＳＲＡＭセルをベースとした不揮発性ＳＲＡＭセルが提案されている。この不揮発性ＳＲＡＭセルは、二端子の磁気抵抗変化メモリ素子（ＭＴＪ素子）を６個のトランジスタからなる従来のＳＲＡＭセルに組み込んだ構成を有している。このセルは数〜１０数ｋΩのＭＴＪ素子をＳＲＡＭデータの保持ノードに直列に接続している。このため、ＳＲＡＭの読み出しエラー耐性を示すＳＮＭ(Static Noise Margin)が悪化するという問題がある。また、二端子のＭＴＪ素子を用いるため、読み書きのパスが同じになり、ＭＴＪ素子の書き換え耐性が悪化するという問題がある。
【０００４】
一方、三端子の磁壁移動素子を用いた不揮発性フリップフロップが知られている。この三端子の磁壁移動素子は、データを記録する磁壁移動部と、データを読み出すＭＴＪ部と、から構成される不揮発性メモリ素子である。この不揮発性メモリ素子は、磁壁に直交する方向に電流を流すと磁壁が電子の方向に移動する。ＭＴＪ部の磁化が反転し抵抗値が変化することでデータを記録する。磁壁移動部の抵抗値は金属抵抗と同等であり、ＭＴＪ部の抵抗値は数〜１０数ｋΩである。上記フリップフロップは、ＳＲＡＭセルと同様の構造をしており、三端子の磁壁移動素子はＳＲＡＭセルのドライブトランジスタのソースにＭＴＪ部が直列に接続している。このため、ソース電位が基板電位から浮きＳＮＭが悪化するという問題がある。また、ＳＲＡＭが動作するたびにＭＴＪ部に電流が流れＭＴＪ部の書き換え耐性、すなわち信頼性が悪化するという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１８７１１４号公報
【特許文献２】特許第５２０１４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、ＳＮＭが悪化せずかつ不揮発性メモリ素子の信頼性の悪化を低減することができる不揮発性ＳＲＡＭを提供する。
【課題を解決するための手段】
【０００７】
本実施形態の不揮発性ＳＲＡＭは、それぞれが第１乃至第３端子を有する第１および第２磁壁移動素子であって、各磁壁移動素子は、前記第３端子に接続され磁化方向が固定された参照層と、第１乃至第３磁性領域を有し前記第２磁性領域は前記第１磁性領域と前記第２磁性領域との間に位置するとともに前記参照層に対向する第１磁性層と、前記第２磁性領域と前記参照層との間に設けられた非磁性層と、前記第１端子に接続されるとともに前記第１磁性領域と磁気結合した第２磁性層と、前記第２端子に接続されるとともに前記第３磁性領域と磁気結合し磁化方向が前記第２磁性層の磁化方向と異なる第３磁性層と、を有する、第１および第２磁壁移動素子と、ｐチャネル型の第１トランジスタおよびｎチャネル型の第２トランジスタを備え、第１入力端子および第１出力端子を有する第１インバータであって、前記第１入力端子が前記第２磁壁移動素子の第２端子に接続され、前記第１出力端子が前記第１磁壁移動素子の前記第１端子に接続された、第１インバータと、ｐチャネル型の第３トランジスタおよびｎチャネル型の第４トランジスタを備え、第２入力端子および第２出力端子を有する第２インバータであって、前記第２入力端子が前記第１磁壁移動素子の第２端子に接続され、前記第２出力端子が前記第２磁壁移動素子の前記第１端子に接続された、第２インバータと、を備えている。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態による不揮発性ＳＲＡＭのＳＲＡＭセルを示す回路図。
【図２】第１実施形態のＳＲＡＭセルに用いられる磁壁移動素子を示す断面図。
【図３Ａ】磁壁移動素子の書き込み方法を説明する断面図。
【図３Ｂ】磁壁移動素子の書き込み方法を説明する断面図。
【図４Ａ】磁壁移動素子の読み出し方法を説明する断面図。
【図４Ｂ】磁壁移動素子の読み出し方法を説明する断面図。
【図５】第１実施形態の不揮発性ＳＲＡＭに電源が投入された場合の動作を示すフローチャート。
【図６】第１実施形態の不揮発性ＳＲＡＭへの電源を遮断する場合の動作を示すフローチャート。
【図７Ａ】第１実施形態における不揮発性書き込み方法を説明する回路図。
【図７Ｂ】第１実施形態における不揮発性書き込み方法を説明する回路図。
【図８Ａ】第１実施形態における不揮発性書き込み方法を説明する回路図。
【図８Ｂ】第１実施形態における不揮発性書き込み方法を説明する回路図。
【図９Ａ】第１実施形態における不揮発性読み出し方法を説明する回路図。
【図９Ｂ】第１実施形態における不揮発性読み出し方法を説明する回路図。
【図１０Ａ】第１実施形態におけるＳＲＡＭモードの書き込み方法を説明する回路図。
【図１０Ｂ】第１実施形態におけるＳＲＡＭモードの書き込み方法を説明する回路図。
【図１１Ａ】第１実施形態におけるＳＲＡＭモードの読み出し方法を説明する回路図。
【図１１Ｂ】第１実施形態におけるＳＲＡＭモードの読み出し方法を説明する回路図。
【図１２Ａ】第１実施形態におけるＳＲＡＭモードの読み出し方法を説明する回路図。
【図１２Ｂ】第１実施形態におけるＳＲＡＭモードの読み出し方法を説明する回路図。
【図１３】不揮発性モードおよびＳＲＡＭモードの各動作における不揮発性ＳＲＡＭセルの内部状態を示す図。
【図１４】第１実施形態の不揮発性ＳＲＡＭを示すブロック図。
【図１５Ａ】不揮発性モードにおける動作を行う場合のブロック図。
【図１５Ｂ】ＳＲＡＭモードにおける動作を行う場合のブロック図。
【図１６】第２実施形態による不揮発性ＳＲＡＭの不揮発性ＳＲＡＭセルを示す回路図。
【発明を実施するための形態】
【０００９】
（第１実施形態）
第１実施形態による不揮発性ＳＲＡＭについて、以下に図面を参照して説明する。この第１実施形態の不揮発性ＳＲＡＭは、少なくとも１個の不揮発性ＳＲＡＭセルを備えている。この不揮発性ＳＲＡＭセルの回路図を図１に示す。このＳＲＡＭセル１は、ｐチャネルトランジスタＭ１、Ｍ２と、ｎチャネルトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８と、磁壁移動素子ＤＷ１，ＤＷ２と、を備えている。ｐチャネルトランジスタＭ１およびｎチャネルトランジスタＭ３は第１インバータを形成し、ｐチャネルトランジスタＭ２およびｎチャネルトランジスタＭ４は第２インバータを形成する。ｐチャネルトランジスタＭ１、Ｍ２のソースはそれぞれ駆動電圧に接続され、ｎチャネルトランジスタＭ３、Ｍ４のソースは接地される。磁壁移動素子ＤＷ１は３個の端子Ｄ１、Ｄ２、Ｄ３を有し、磁壁移動素子ＤＷ２は３個の端子Ｄ４、Ｄ５、Ｄ６を有している。
【００１０】
第１インバータは、入力端子がノードＮ２に接続され、出力端子がノードＮ３に接続される。第２インバータは、入力端子がノードＮ１に接続され、出力端子がノードＮ４に接続される。磁壁移動素子ＤＷ１は、端子Ｄ１がノードＮ３に接続され、端子Ｄ２がノードＮ１に接続され、端子Ｄ３がトランジスタＭ７のソースおよびドレインの一方に接続される。磁壁移動素子ＤＷ２は、端子Ｄ４がノードＮ４に接続され、端子Ｄ５がノードＮ２に接続され、端子Ｄ６がトランジスタＭ８のソースおよびドレインの一方に接続される。すなわち、第１インバータおよび第２インバータは、磁壁移動素子ＤＷ１、ＤＷ２を介してクロスカップルされている。
【００１１】
トランジスタＭ７は、ソースおよびドレインの他方がビット線ＢＬ１に接続され、ゲートが読み出しワード線ＲＷＬに接続される。トランジスタＭ８は、ソースおよびドレインの他方がビット線／ＢＬ１に接続され、ゲートが読み出しワード線ＲＷＬに接続される。トランジスタＭ５は、ソースおよびドレインの一方がビット線ＢＬ１に接続され、ソースおよびドレインの他方がノードＮ１に接続され、ゲートがワード線ＷＬに接続される。トランジスタＭ６は、ソースおよびドレインの一方がビット線／ＢＬ１に接続され、ソースおよびドレインの他方がノードＮ２に接続され、ゲートがワード線ＷＬに接続される。
【００１２】
次に、本実施形態に用いられる磁壁移動素子ＤＷ１、ＤＷ２に構成について図２を参照して説明する。磁壁移動素子ＤＷ１および磁壁移動素子ＤＷ２は同じ構成であるので、磁壁移動素子ＤＷ１を例に取って説明する。図２は、磁壁移動素子ＤＷ１の断面図である。
【００１３】
磁壁移動素子ＤＷ１は、ＭＴＪ部１０と、磁壁移動部２０と、を備えている。ＭＴＪ部１０は、参照層１２と、トンネルバリア層（非磁性層）１４と、磁性領域２２ｂと、を備えている。磁壁移動部２０は、磁性層２２と、磁性体からなるスピン注入層２４ａ、２４ｂと、を備えている。磁性層２２は、磁性領域２２ａと、この磁性領域２２ａに隣接する磁性領域２２ｂ、この磁性領域２２ｂに隣接する磁性領域２２ｃと、備えている。磁性領域２２ａはスピン注入層２４ａと接合する。磁性領域２２ｂはＭＴＪ部１０のトンネルバリア層１４と接合する。磁性領域２２ｃはスピン注入層２４ｂと接合する。すなわち、ＭＴＪ部１０および磁壁移動部は、磁性領域２２ｂを共有する。スピン注入層２４ａは端子Ｄ１に接続され、スピン注入層２４ｂは端子Ｄ２に接続され、参照層１２は端子Ｄ３に接続される。
【００１４】
磁性領域２２ｂは、ＭＴＪ部１０の記憶層として機能する。磁性領域２２ｂは磁性層２０のフリー層となり、磁化方向は可変となる。参照層１２およびスピン注入層２４ａ、２４ｂの磁化方向は固定される。スピン注入層２４ａの磁化方向は参照層１２の磁化方向と反平行（逆方向）であり、スピン注入層２４ｂの磁化方向は参照層１２の磁化方向と平行（同じ方向）である。ここで、磁性層または磁性領域の磁化方向が「固定」されているとは、磁性層に書き込み電流を流したとき、書き込み電流を流した前後で、磁化方向は不変であることを意味する。また、磁性層または磁性領域の磁化方向が「可変」であるとは、磁性層に書き込み電流を流したとき、書き込み電流を流した前後で、磁化方向は変化可能であることを意味する。「膜面」とは、磁性層の上面を意味する。また、図２に示すように、各磁性層の磁化方向は膜面に垂直である。すなわち、各磁性層は、垂直磁気異方性を有している。しかし、膜面に平行であってもよい。
【００１５】
図２に示す本実施形態においては、磁性領域２２ａとスピン注入層２４ａは強磁性結合し、磁性領域２２ｃとスピン注入層２４ｂは強磁性結合している。このため、参照層１２、磁性領域２２b、２２ｃ、およびスピン注入層２４ｂはそれぞれ、磁化方向が上向き、磁性領域２２ａ、およびスピン注入層２４ａはそれぞれ磁化方向が下向きとなっている。また、磁性領域２２ａと磁性領域２２ｂは、磁化方向が反平行となっているので、磁性領域２２ａと磁性領域２２ｂとの間の境界に磁壁２３が生じる。
【００１６】
（磁壁移動素子の動作）
次に、磁壁移動素子ＤＷ１の動作について説明する。まず、書き込み方法について図３Ａおよび図３Ｂを参照して説明する。図３Ａは書き込みを行う前の磁壁移動素子ＤＷ１の状態を示す断面図であり、図３Ｂは書き込みを行った後の磁壁移動素子ＤＷ１の状態を示す断面図である。
【００１７】
図３Ａに示すように、磁壁移動素子ＤＷ１は、磁性領域２２ａと磁性領域２２ｂとの境界に磁壁が生じた状態である。すなわち、磁性領域２２ｂの磁化方向は参照層１２と平行となっている。
【００１８】
この状態から、磁性領域２２ｂの磁化方向が参照層１２と反平行となるように書き込みを行う方法を説明する。図３Ａに示すように、端子Ｄ２から磁性領域２２ｃ、磁性領域２２ｂ、および磁性領域２２ａを介して端子Ｄ１に書き込み電流を流す。この書き込み電流を図３Ａにおける実線の矢印で示す。このとき、電子は電流と逆方向に流れる。すなわち、電子は、図３Ａにおける破線の矢印に示すように、端子Ｄ１からスピン注入層２４ａ、磁性領域２２ａ、磁性領域２２ｂ、磁性領域２２ｃ、およびスピン注入層２４ｂを介して端子Ｄ２に流れる。すると、スピン注入層２４ａのスピンが磁性領域２２ａを通じて磁性領域２２ｂに伝導し磁性領域２２ｂの磁化方向は、図３Ｂに示すように、磁性領域２２ａの磁化方向と同じ方向となる。すなわち、磁壁２３が磁性領域２２ｂと磁性領域２２ｃとの境界に移動し、磁性領域２２ｂの磁化方向は、参照層１２の磁化方向と反平行になる。
【００１９】
次に、図３Ｂに示す状態から、磁性領域２２ｂの磁化方向が参照層１２と平行となるように書き込みを行う方法を説明する。この場合は、上述した場合とは逆に、書き込み電流を端子Ｄ１から磁性領域２２ａ、磁性領域２２ｂ、および磁性領域２２ｃを介して端子Ｄ２に書き込み電流を流す。このとき、電子は電流と逆方向に流れる。すなわち、電子は、端子Ｄ２からスピン注入層２４ｂ、磁性領域２２ｃ、磁性領域２２ｂ、磁性領域２２ａ、およびスピン注入層２４ａを介して端子Ｄ１に流れる。すると、磁性領域２２ｂの磁化方向が磁性領域２２ｃと同じ方向になり、磁壁２３は磁性領域２２ｂと磁性領域２２ａとの境界に移動する。すなわち、図３Ａに示すように、磁性領域２２ｂの磁化方向は、参照層１２の磁化方向と平行になる。
【００２０】
次に、読み出し方法について図４Ａおよび図４Ｂを参照して説明する。図４Ａは磁性領域２２ｂの磁化方向が参照層１２の磁化方向と平行状態の場合の磁壁移動素子ＤＷ１の断面図を示し、図４Ｂは磁性領域２２ｂの磁化方向が参照層１２の磁化方向と反平行状態の場合の磁壁移動素子ＤＷ１の断面図を示す。図４Ａおよび図４Ｂのいずれの状態においても、読み出しは、端子Ｄ３と、端子Ｄ１および端子Ｄ２のうちの一方、例えば端子Ｄ１との間で、書き込み電流よりも小さい一定の読み出し電流を流し、端子Ｄ３と端子Ｄ１との間の電圧を測定することによって行う。
【００２１】
図４Ａに示す状態では、磁性領域２２ｂおよび参照層１２の磁化方向が平行であるので、端子Ｄ３と端子Ｄ１との間の抵抗は低抵抗状態である。また、図４Ｂに示す状態では、磁性領域２２ｂおよび参照層１２の磁化方向が反平行であるので、端子Ｄ３と端子Ｄ１との間の抵抗は高抵抗状態である。したがって、読み出し電流を端子Ｄ３と端子Ｄ１との間に流すと、端子Ｄ３と端子Ｄ１との間の電圧は、図４Ａに示す状態では低く、図４Ｂに示す状態では高くなる。なお、上記説明では、読み出し方法は、端子Ｄ３と端子Ｄ１との間で読み出し電流を流したが、端子Ｄ３と端子Ｄ１との間で一定の読み出し電圧を印加し、端子Ｄ３と端子Ｄ１との間に流れる電流を測定することによって行ってもよい。
【００２２】
次に、第１実施形態による不揮発性ＳＲＡＭの動作について説明する。第１実施形態の不揮発性ＳＲＡＭの動作としては、不揮発性モードにおける動作およびＳＲＡＭモードにおける動作がある。不揮発性モードにおける動作は、不揮発性書き込み動作と、不揮発性読み出し動作とがある。不揮発性書き込み動作はさらに、後述するＲｅｓｅｔステップとＮＶ−Ｗｒｉｔｅステップがある。ＳＲＡＭモードにおける動作は、ＳＲＡＭ書き込み動作と、ＳＲＡＭ読み出し動作とがある。
【００２３】
不揮発性書き込み動作は、不揮発性ＳＲＡＭセルの磁壁移動素子に対してデータを書き込む動作である。この動作により揮発性のデータ（ＳＲＡＭデータ）を不揮発性のデータ（不揮発性データ）にすることができる。不揮発性書き込み動作のうち、Ｒｅｓｅｔステップでは不揮発性ＳＲＡＭセルの２つの磁壁移動素子ＤＷ１、ＤＷ２の状態を揃え、不揮発性データの書き込みに備える。ＮＶ−ＷｒｉｔｅステップではＳＲＡＭデータを磁壁移動素子に書き込み、不揮発性データの書き込みを完了させる。不揮発性読み出しは、不揮発性ＳＲＡＭセルの磁壁移動素子ＤＷ１、ＤＷ２に保持されている不揮発性データを読み出すことによって、ＳＲＡＭセルにおけるノードＮ１、Ｎ２における電位レベルを磁壁移動素子ＤＷ１、ＤＷ２に保持されている不揮発性データに対応させる動作である。この不揮発性読み出し動作は、例えば、不揮発性ＳＲＡＭに電源が投入された直後に行うことが好ましい。これは、不揮発性ＳＲＡＭに電源が投入された直後では、不揮発性ＳＲＡＭセルにおけるノードＮ１、Ｎ２の電位がフローティング状態にあるためである。
【００２４】
ＳＲＡＭモードにおける動作は、書き込み／読み出し回路からノードＮ１、Ｎ２に揮発性のデータ（ＳＲＡＭデータ）を書き込むＳＲＡＭ書き込み動作と、ノードＮ１、Ｎ２からＳＲＡＭデータを読み出すＳＲＡＭ読み出し動作がある。
【００２５】
次に、不揮発性ＳＲＡＭに電源が投入された場合の動作について図５に示すフローチャートを参照して説明する。
【００２６】
まず、電源が投入された場合、電源が遮断される前に保持された不揮発性データを使用するか否かを判定する。この判定は、不揮発性読み出しを行うか否かによって行われる（Ｓ１）。ステップＳ１において、不揮発性読み出しを行わないと判定した場合は、ステップＳ２に進み、ＳＲＡＭモードの書き込みを行うか否かの判定を行う。ＳＲＡＭモードの書き込みを行わないと判定した場合は、スタンバイ状態となり（Ｓ３）、その後、指令があった場合は、ステップＳ２に戻る。ＳＲＡＭモードの書き込みを行うと判定した場合は、後述するＳＲＡＭモードの書き込みを行うステップＳ９に進む。ステップＳ１において不揮発性読み出しを行うと判定した場合は、ステップ４に進み不揮発性読み出しを行う。
【００２７】
続いて、ステップＳ５において、ＳＲＡＭモードの読み出しを行うか否かの判定をする。ＳＲＡＭモードの読み出しを行うと判定した場合は、ステップＳ６に進みＳＲＡＭモードの読み出しを行う。ＳＲＡＭモードの読み出しを行わないと判定した場合は、ステップＳ７に進みＳＲＡＭモードの書き込みを行うか否かの判定を行う。
【００２８】
ステップＳ７において、ＳＲＡＭモードの書き込みを行わないと判定した場合はステップＳ８に進み、スタンバイ状態となり、その後、指令があった場合はステップＳ５に戻る。ステップＳ７において、ＳＲＡＭモードの書き込みを行うと判定した場合は、ステップＳ９に進みＳＲＡＭモードの書き込みを行う。このＳＲＡＭモードの書き込みは、後述するＲｅｓｅｔフラグの確認（Ｓ９Ａ）とＲｅｓｅｔステップ（Ｓ９Ｂ）、ＳＲＡＭ書き込み（Ｓ９Ｃ）の３ステップで行う。
【００２９】
次に、不揮発性ＳＲＡＭから電源を遮断する場合の動作について図６に示すフローチャートを参照して説明する。
【００３０】
まず、電源を遮断する指令を受信した場合は、不揮発性書き込みを行うか否かの判定を行う（Ｓ１１）。この不揮発性書き込みは、例えば、現在のＳＲＡＭデータを不揮発性データとして保持する場合に用いられる。不揮発性書き込みを行わないと判定した場合はステップＳ１３に進み、電源を遮断する。不揮発性書き込みを行うと判定した場合は、ステップＳ１２に進み、ＮＶ−Ｗｒｉｔｅステップを実行する。その後、ステップＳ１３に進み電源を遮断する。ＮＶ−Ｗｒｉｔｅステップは電源を遮断する前に実行する例を示したが、不揮発性データの保持は、例えばシステム動作中必要な時に行うなど、電源遮断の有無に関わらず行っても良い。
【００３１】
このように不揮発性ＳＲＡＭは、必要なデータを不揮発性データとして保持することで、メモリのアクセスが無いときに不揮発性ＳＲＡＭの電源を遮断できることから、一般的なＳＲＡＭと比較して待機時電力を削減することができる。
【００３２】
（不揮発性モード）
次に、不揮発性モードの動作について説明する。
【００３３】
（不揮発性書き込み動作）
本実施形態では、不揮発性モードにおける書き込み（不揮発性書込み）は、上述したように、図７Ａおよび図７Ｂに示すＲｅｓｅｔステップと、図８Ａおよび図８Ｂに示すＮＶ−Ｗｒｉｔｅステップの２ステップを行うことで完了する。まず、Ｒｅｓｅｔステップによって２つの磁壁移動素子ＤＷ１、ＤＷ２のデータ保持状態を揃え、続いてＮＶ−ＷｒｉｔｅステップによってＳＲＡＭモードで書き込まれたデータに対応するように磁壁移動素子ＤＷ１、ＤＷ２のうちの一方のデータの保持状態を変える。
【００３４】
ＲｅｓｅｔステップはＳＲＡＭデータを破壊するため、ＳＲＡＭ書き込みの前に行うとよい。また、ＲｅｓｅｔステップはＮＶ−Ｗｒｉｔｅステップの前に１度実行しておけばよい。そのためＲｅｓｅｔステップを実行したことを示すＲｅｓｅｔフラグを設け、Ｒｅｓｅｔステップを１度実行した後にはＲｅｓｅｔフラグを０から１に変更するようにするとよい。ＳＲＡＭ書き込みを行う前にこのＲｅｓｅｔフラグを確認し、１であればＲｅｓｅｔステップを行う必要がないため、Ｒｅｓｅｔステップに必要な電力と時間を削減できるメリットがあるからである。Ｒｅｓｅｔフラグは図示していないが、例えば同時に書き込みが行われる複数のメモリセル（１ライン）に対して１ビット設ける。Ｒｅｓｅｔフラグは不揮発性メモリでも揮発性メモリでもどちらでもよい。揮発性メモリで設けた場合、システムの立ち上げ後（例えば電源投入直後）には毎回初期データ（０）にしておく。
【００３５】
ＮＶ−ＷｒｉｔｅステップはＳＲＡＭ書き込みの後、システムからの指示により行われる。Ｒｅｓｅｔステップだけでは不揮発性データは保持されておらず、ＮＶ−Ｗｒｉｔｅステップを行うことで不揮発性データの保持が完了する。ＮＶ−Ｗｒｉｔｅステップを実行した後にはＲｅｓｅｔフラグは１から０に変更する。ＮＶ−Ｗｒｉｔｅステップは、例えば不揮発性ＳＲＡＭの電源遮断の前に行う、不揮発性ＳＲＡＭに電源が投入されている間の必要なタイミングに行う、などこの不揮発性ＳＲＡＭの用途に応じて適切な時に行う。
【００３６】
Ｒｅｓｅｔステップでは、読み出しワード線ＲＷＬを０Ｖに固定し、ビット線ＢＬ１、／ＢＬ１をデータ「０」に対応する電圧、すなわち０Ｖにし、ワード線ＷＬを選択する。これにより、トランジスタＭ２から磁壁移動素子ＤＷ２、トランジスタＭ６を介してビット線／ＢＬ１に電流を流すとともに、トランジスタＭ１から磁壁移動素子ＤＷ１、トランジスタＭ５を介してビット線ＢＬ１に電流を流す（図７Ａ参照）。これにより、磁壁移動素子ＤＷ１、ＤＷ２のそれぞれのＭＴＪ部における参照層および記憶層の磁化方向を平行状態（低抵抗状態）に揃える（図７Ｂ参照）。図７Ａ、７Ｂでは、磁壁移動素子ＤＷ２のＭＴＪ部における参照層および記憶層の磁化方向が反平行から平行状態に変化するが、磁壁移動素子ＤＷ１における参照層および記憶層の磁化方向は変化しない。
【００３７】
次に、ＮＶ−Ｗｒｉｔｅステップでは、読み出しワード線ＲＷＬを０Ｖに固定し、ビット線ＢＬ１、／ＢＬ１をデータ「１」に対応する不揮発性書き込み電圧（例えばＶｄｄ）にし、ワード線ＷＬを選択する。これにより、ＳＲＡＭデータ「０」を保持している側、例えば図８ＡではノードＮ１側の磁壁移動素子ＤＷ１、トランジスタＭ３に電流が流れることから、磁壁移動素子のＤＷ１のＭＴＪ部が反平行状態（高抵抗状態）に書き換わる（図８Ａ参照）。このＮＶ−Ｗｒｉｔｅステップでは、後述するＳＲＡＭモードの読み出し時にデータ「０」を保持している側に電流が流れることと同様の現象を利用している（図１１Ａ、１１Ｂ、１２Ａ、１２Ｂ参照）。このため、ＮＶ−Ｗｒｉｔｅステップ前に保持されているＳＲＡＭデータを読み出す必要がないことおよび不揮発性書込み後もＳＲＡＭモードの読み出し電流で誤書き込みされないという利点がある。
【００３８】
Ｒｅｓｅｔステップ時およびＮＶ−Ｗｒｉｔｅステップ時の読み出しワード線ＲＷＬ、ワード線ＷＬ、ビット線ＢＬ１、／ＢＬ１、トランジスタＭ１〜Ｍ４のソースの電圧レベルは磁壁移動素子ＤＷ１、ＤＷ２の書き込み特性および回路構成に依存しており、適切な値を選択する。
【００３９】
ＲｅｓｅｔステップはＮＶ−Ｗｒｉｔｅステップを行う前に行うことができる。ＮＶ−ＷｒｉｔｅステップはＲｅｓｅｔステップの直後に行う必要はなく、Ｒｅｓｅｔステップが完了していれば、ＳＲＡＭモードでしばらく使用し、不揮発性書き込みが必要になった時にＮＶ−Ｗｒｉｔｅステップを行うという使い方をしてもよい。また、ＳＲＡＭモードの読み出し時に同時に磁壁移動素子への書込みが行われるような使い方をすればＮＶ−Ｗｒｉｔｅステップを行う必要がない。
【００４０】
（不揮発性読み出し動作）
上述したように、ＳＲＡＭに電源が投入された直後は、ＳＲＡＭセルにおけるノードＮ１、Ｎ２の電位がフローティング状態にある。電源遮断前のデータを用いる場合は不揮発性読み出し動作を行い、用いない場合はＳＲＡＭモードの書き込み動作を行うか待機状態となる。
【００４１】
不揮発性ＳＲＡＭセルから不揮発性データを読み出す場合は、まず、ＳＲＡＭセルが複数個マトリクス状に配列されたメモリアレーの電源がオフ状態で、不揮発性ＳＲＡＭセルの各ノードは放電された状態にある。すなわち、初期状態では、読み出しワード線ＲＷＬ、ワード線ＷＬ、ビット線ＢＬ１、／ＢＬ１のそれぞれの電位は０Ｖであり、トランジスタＭ１、Ｍ２およびトランジスタＭ３、Ｍ４のそれぞれの電源の電位は０Ｖ、ノードＮ１、Ｎ２の電位も０Ｖである。このとき、磁壁移動素子ＤＷ１が高抵抗状態ＡＰとし、磁壁移動素子ＤＷ２が低抵抗状態Ｐと仮定する。すなわち、磁壁移動素子ＤＷ１におけるＭＴＪ部の参照層と記憶層の磁化方向が反平行状態、磁壁移動素子ＤＷ２におけるＭＴＪ部の参照層と記憶層の磁化方向が平行状態とする。
【００４２】
このような状態において、図９Ａに示すように、ビット線ＢＬ１、／ＢＬ１に電源電圧Ｖまたはプリチャージ電圧Ｖｐｃを印加し、読み出しワード線ＲＷＬの電圧が０（「０」レベル）から電源電圧Ｖ（「１」レベル）となるように電圧を印加する。すると、トランジスタＭ３、Ｍ４のソース電源と、ビット線ＢＬ１、／ＢＬ１との間にそれぞれ直列に存在する磁壁移動素子ＤＷ１、ＤＷ２の抵抗値に応じて電圧が分配され、ノードＮ３の電位はＶ３、ノードＮ４の電位はＶ４となる。磁壁移動素子ＤＷ１、ＤＷ２のそれぞれにおいて、高抵抗状態の抵抗値Ｒａｐは低抵抗状態の抵抗値Ｒｐより大きいことから、Ｖ３＜Ｖ４となる。続いて、ｐチャネルトランジスタＭ１、Ｍ２のソースに接続される電源Ｖｄｄを立ち上げると、磁壁移動素子ＤＷ１、ＤＷ２を介してクロスカップルドインバータによってその差が増幅される。
【００４３】
続いて、ワード線ＷＬおよびビット線ＢＬ１、／ＢＬ１の電位を０レベルに戻すと、ノードＮ１，Ｎ３の電位はデータ「０」に対応した値となり、ノードＮ２，Ｎ４の電位はデータ「１」の値となって確定する。これにより、ＳＲＡＭのデータ保持ノードに磁壁移動素子ＤＷ１、ＤＷ２に記録したデータが復元され、不揮発性読み出しの完了となる。
【００４４】
初期状態で、図９Ａに示す場合と逆の場合を図９Ｂに示す。すなわち磁壁移動素子ＤＷ１におけるＭＴＪ部の参照層と記憶層の磁化方向が平行状態、磁壁移動素子ＤＷ２におけるＭＴＪ部の参照層と記憶層の磁化方向が反平行状態とする。この場合も図９Ａの場合と同様に、ビット線ＢＬ１、／ＢＬ１に電源電圧Ｖまたはプリチャージ電圧Ｖｐｃを印加し、読み出しワード線ＲＷＬの電圧が０（「０」レベル）から電源電圧Ｖ（「１」レベル）となるように電圧を印加する。すると、トランジスタＭ３、Ｍ４のソース電源と、ビット線ＢＬ１、／ＢＬ１との間にそれぞれ直列に存在する磁壁移動素子ＤＷ１、ＤＷ２の抵抗値に応じて電圧が分配され、ノードＮ３の電位はＶ３、ノードＮ４の電位はＶ４となる。磁壁移動素子ＤＷ１、ＤＷ２のそれぞれにおいて、高抵抗状態の抵抗値Ｒａｐは低抵抗状態の抵抗値Ｒｐより大きいことから、Ｖ３＞Ｖ４となる。続いて、ｐチャネルトランジスタＭ１、Ｍ２のソースに接続される電源Ｖｄｄを立ち上げると、磁壁移動素子ＤＷ１、ＤＷ２を介してクロスカップルドインバータによってその差が増幅される。
【００４５】
続いて、ワード線ＷＬおよびビット線ＢＬ１、／ＢＬ１の電位を０レベルに戻すと、ノードＮ１，Ｎ３の電位はデータ「１」に対応した値となり、ノードＮ２，Ｎ４の電位はデータ「０」の値となって確定する。これにより、ＳＲＡＭのデータ保持ノードに磁壁移動素子ＤＷ１、ＤＷ２に記録したデータが復元され、不揮発性読み出しの完了となる。
【００４６】
（ＳＲＡＭモード）
ＳＲＡＭモードの書き込みまたは読み出し動作は、読み出しワード線ＲＷＬの電位を０Ｖに固定する。そして、ワード線ＷＬ、ビット線ＢＬ１、／ＢＬ１には、通常のＳＲＡＭの読み出しおよび書き込み動作と同様の信号を与えて動作させる。
【００４７】
（ＳＲＡＭ書き込み動作）
ＳＲＡＭモードにおける書き込み動作について図１０Ａおよび図１０Ｂを参照して説明する。図１０Ａは、ノードＮ１にデータ「１」を書き込み、ノードＮ２にデータ「０」を書き込む場合のＳＲＡＭセルを示す回路である。図１０Ｂは、ノードＮ１にデータ「０」を書き込み、ノードＮ２にデータ「１」を書き込む場合のＳＲＡＭセルを示す回路である。
【００４８】
図１０Ａに示すように、書き込みは、ビット線ＢＬ１、／ＢＬ１にそれぞれ「１」、「０」に対応する書き込み電圧を印加し、ワード線ＷＬを選択するための電圧、すなわち「１」に対応する電圧を印加する。すると、トランジスタＭ５、Ｍ６がオンし、ＳＲＡＭセルのデータ保持ノードＮ１、Ｎ２にそれぞれデータ「１」、「０」が書き込まれる。
【００４９】
この書き込みにおいて、書き込まれるデータと逆のデータが、書き込みが行われる前のノードＮ１、Ｎ２に保持されている場合、すなわち、書き込み前にノードＮ１、Ｎ２にはそれぞれデータ「０」、「１」が保持されている場合は、磁壁移動素子ＤＷ１に非常に短い時間（ｐｓｅｃオーダー）、電流が流れる場合がある。これは、書き込み電圧を印加する前は、ノードＮ２の電位が「１」レベル、ノードＮ１の電位が「０」レベルであるので、トランジスタＭ３はオン状態となっている。このため、上記書き込み電圧を印加しトランジスタＭ３がオフ状態となるまでの時間（ｐｓｅｃオーダー）は、ビット線ＢＬ１から、トランジスタＭ５および磁壁移動素子ＤＷ１を介してトランジスタＭ３に電流が流れる。しかし、トランジスタＭ３がオン状態からオフ状態となるまでの時間は、磁壁移動素子ＤＷ１の保持している不揮発性データを反転するに要する時間（＞ｎｓｅｃオーダー）に比べて非常に短く、かつ上記磁壁移動素子ＤＷ１に流れる電流の大きさは、磁壁移動素子ＤＷ１に保持されている不揮発性データを反転するための電流の大きさよりも小さい。このため、Ｒｅｓｅｔステップにより揃えた磁壁移動素子ＤＷ１、ＤＷ２の状態が書き換えられることはない。
【００５０】
また、ＳＲＡＭセルのデータ保持ノードＮ１、Ｎ２にそれぞれデータ「０」、「１」を書き込む場合は、図１０Ｂに示すように、ビット線ＢＬ１、／ＢＬ１にそれぞれ「０」、「１」に対応する電圧を印加し、ワード線ＷＬを選択するための電源電圧を印加する。すると、トランジスタＭ５、Ｍ６がオンし、ＳＲＡＭセルのデータ保持ノードＮ１、Ｎ２にそれぞれデータ「０」、「１」が書き込まれる。この書き込みにおいて、図１０Ａで説明したと同様に、書き込まれるデータと逆のデータが、書き込みが行われる前のノードＮ１、Ｎ２に保持されている場合、すなわち、書き込み前にノードＮ１、Ｎ２にはそれぞれデータ「１」、「０」が保持されている場合は、ビット線／ＢＬからトランジスタＭ６を介して磁壁移動素子ＤＷ２およびトランジスタＭ４に非常に短い時間（ｐｓｅｃオーダー）、電流が流れる場合がある。この場合は、トランジスタＭ４がオン状態からオフ状態になるまでの時間（ｐｓｅｃオーダー）であり、かつ上記磁壁移動素子ＤＷ２に流れる電流の大きさは、磁壁移動素子ＤＷ２に保持されている不揮発性データを反転するための電流の大きさよりも小さい。このため、上述した内容と同様に、磁壁移動素子ＤＷ１，ＤＷ２の状態は書き換えられることはない。
【００５１】
（ＳＲＡＭ読み出し動作）
次に、ＳＲＡＭモードにおける読み出し動作について図１１Ａ乃至図１２Ｂを参照して説明する。図１１Ａは、Ｒｅｓｅｔステップ後のＳＲＡＭ書き込みによって、ノードＮ１にデータ「１」が保持され、ノードＮ２にデータ「０」が保持されたＳＲＡＭセルを示す回路図である。図１１Ｂは、Ｒｅｓｅｔステップ後のＳＲＡＭ書き込みによって、ノードＮ１にデータ「０」が保持され、ノードＮ２にデータ「１」が保持されたＳＲＡＭセルを示す回路図である。図１２Ａは、不揮発性読み出し後において、ノードＮ１にデータ「１」が保持され、ノードＮ２にデータ「０」が保持されたＳＲＡＭセルを示す回路図である。図１２Ｂは、不揮発性読み出し後において、ノードＮ１にデータ「０」が保持され、ノードＮ２にデータ「１」が保持されたＳＲＡＭセルを示す回路図である。
【００５２】
いずれの場合においても、読み出しは、まずビット線ＢＬ１、／ＢＬ１をプリチャージするためのプリチャージ電位Ｖｐｃにする。このプリチャージ電圧Ｖｐｃは例えば電源電圧Ｖｄｄの半分の値である。ワード線ＷＬが選択されて電源電圧Ｖが印加されると、データ「１」が保持されている方のノード、例えば図１１Ａ、１２ＡではノードＮ１にゲートが接続されたトランジスタＭ４がオン状態となり、データ「０」が保持されているノード、例えば図１１Ａ、１２ＡではノードＮ２側はトランジスタＭ４を介してＧＮＤに接続される。これにより、ビット線／ＢＬ１からトランジスタＭ６、磁壁移動素子ＤＷ２、およびトランジスタＭ４を介してＳＲＡＭデータの読み出し電流Ｉｓｒが流れる。なお、図１１Ｂ、１２Ｂに示す場合は、データ「１」が保持されているノードはノードＮ２となる。このため、このノードＮ２にゲートが接続されたトランジスタＭ３がオン状態となり、データ「０」が保持されているノード、例えば図１１Ｂで、１２ＢではノードＮ１側はトランジスタＭ３を介してＧＮＤに接続される。これにより、ビット線ＢＬ１からトランジスタＭ５、磁壁移動素子ＤＷ１、トランジスタＭ３を介してＳＲＡＭデータの読み出し電流Ｉｓｒが流れる。
【００５３】
このとき、読み出し電流が流れることによって磁壁移動素子のデータの保持状態が変わらないよう、磁壁移動素子ＤＷ１、ＤＷ２の各端子の接続に留意することが好ましい。このため、図１１Ａ乃至１２Ｂに示すように、磁壁移動素子ＤＷ１の端子Ｄ１はトランジスタＭ１、Ｍ３からなるインバータの出力端子と接続され、端子Ｄ２はトランジスタＭ５のドレイン端子と接続する。磁壁移動素子ＤＷ２の端子Ｄ４はトランジスタＭ２、Ｍ４からなるインバータの出力端子と接続され、端子Ｄ５はトランジスタＭ６のドレイン端子と接続する。このような配置にすることにより、磁壁移動素子に読み出し電流が流れても、磁壁移動素子に保持されているデータと同じデータの書き込み電流の方向となるため、誤書き込みされることはない。
【００５４】
なお、以上説明した不揮発性モードおよびＳＲＡＭモードの各動作における不揮発性ＳＲＡＭセルの内部状態を図１３に示す。図１３において、ＭＴＪ部１は磁壁移動素子ＤＷ１のＭＴＪ部であり、ＭＴＪ部２は磁壁移動素子ＤＷ２のＭＴＪ部である。
【００５５】
また、ＳＲＡＭセルデータにおいて、ノードＮ１のデータ（情報）が０（１）、ノードＮ２のデータ（情報）が１（０）であることの意味は下記の通りである。ノードＮ１のデータが０の場合はノードＮ２のデータが１であり、ノードＮ１のデータが１の場合はノードＮ２のデータが０であることを意味する。
【００５６】
また、ＭＴＪ部データにおいて、記号Ｐは磁壁移動素子ＤＷ１、ＤＷ２のＭＴＪ部に磁化方向が平行であることを意味し、記号ＡＰは反平行であることを意味する。なお、ＭＴＪ部１のデータがＡＰ（Ｐ）であってＭＴＪ部２のデータがＰ（ＡＰ）であることの意味は、下記の通りである。ＭＴＪ部１のデータがＡＰの場合はＭＴＪ部２のデータがＰであり、ＭＴＪ部１のデータがＰの場合はＭＴＪ部２のデータがＡＰであることを意味する。
【００５７】
以上説明したことからわかるように、本実施形態および後述する第２実施形態のＳＲＡＭにおいては、不揮発性ＳＲＡＭに電源が投入されている間（不揮発性ＳＲＡＭの動作中）は、ＳＲＡＭデータが用いられるため、不揮発性ＳＲＡＭセルに保持されているＳＲＡＭデータと、このＳＲＡＭデータを保持するノードに接続された磁壁移動素子が保持する不揮発性データとが異なっていてもよい。しかし、ＳＲＡＭへの電源を遮断する場合は、遮断する前に、不揮発性書き込み方法を用いて、磁壁移動素子ＤＷ１、ＤＷ２に遮断する前のＳＲＡＭデータと同じデータを書き込むことが好ましい。
【００５８】
また、磁壁移動素子は抵抗の低い材料で構成されるため、ＳＲＡＭモードの読み出し動作における信号パス上にはＭＴＪ部のような抵抗の高い領域がないため、ＳＮＭを悪化させることはない。さらに、ＳＲＡＭモードでの動作中はＭＴＪ部の端子Ｄ３方向には電流が流れずトンネルバリア層１４へのストレスが無いため、書き換え耐性が向上する。
【００５９】
以上説明したように、本実施形態によれば、ＳＮＭが悪化せずＳＲＡＭセルを不揮発性化することができる。また、ＭＴＪ部へのストレスが減り、書き換え耐性が向上する。すなわち信頼性の低下を抑制することができる。
【００６０】
なお、トランジスタＭ１〜Ｍ８は不揮発性ＳＲＡＭセルをＳＲＡＭとして動作させる場合に安定して読み出しまたは書き込みが行われるようゲート長、ゲート幅を選択する。さらにトランジスタＭ１〜Ｍ８は不揮発性ＳＲＡＭセルを不揮発性メモリとして動作させる、つまり、磁壁移動素子へデータを記録する場合に磁壁移動部へ十分な書き込み電流を流せるようにゲート長、ゲート幅を選択する必要がある。トランジスタＭ１〜Ｍ８のゲート長、ゲート幅の選択は、ワード線ＷＬ、読み出しワード線ＲＷＬ、ビット線ＢＬ１、／ＢＬ１、ｐチャネルトランジスタＭ１、Ｍ２およびｎチャネルトランジスタＭ３、Ｍ４のソースの電圧レベルにも関係しており、磁壁移動素子の特性と合わせて最適な組み合わせを回路シミュレーションで求めることが好ましい。
【００６１】
第１実施形態のＳＲＡＭモードおよび不揮発性モードのそれぞれのモードにおける書き込みまたは読み出しは、書き込み／読み出し回路によって行われる。図１４に、図１に示す不揮発性ＳＲＡＭセル１がマトリクス状に配列されたメモリアレー１００と、書き込み／読み出し回路１２０、１４０と、を備えた不揮発性ＳＲＡＭを示す。書き込み／読み出し回路１２０は、読み出しまたは書き込み時に、上述したように読み出しワード線ＲＷＬおよびワード線ＷＬを駆動し、それぞれの配線に印加する電圧を制御する。書き込み／読み出し回路１４０は、読み出しまたは書き込み時に、上述したようにビット線ＢＬ１、／ＢＬ１を駆動し、これらの配線に印加する電圧を制御する。
【００６２】
第１実施形態において、不揮発性モードの動作における、書き込み／読み出し回路１２０、１４０と、ＳＲＡＭセル１と、磁壁移動素子ＤＷ１、ＤＷ２との関係を図１５Ａに示す。また、ＳＲＡＭモードの動作における、書き込み／読み出し回路１２０、１４０と、ＳＲＡＭセル１と、磁壁移動素子ＤＷ１、ＤＷ２との関係を図１５Ｂに示す。
【００６３】
以上説明したように、第１実施形態によれば、ＳＮＭが悪化せずかつ不揮発性メモリ素子の信頼性の悪化を低減することができる。
【００６４】
（第２実施形態）
第２実施形態による不揮発性ＳＲＡＭの不揮発性ＳＲＡＭセルを図１６に示す。この第２実施形態におけるＳＲＡＭセルは、図１に示す第１実施形態における不揮発性ＳＲＡＭセルにおいて、更に一対のビット線ＢＬ２、／ＢＬ２を設けた構成を有している。この場合、トランジスタＭ７のソースおよびドレインの一方がビット線ＢＬ１ではなくビット線ＢＬ２に接続される。また、トランジスタＭ８のソースおよびドレインの一方がビット線／ＢＬ１ではなく、ビット線／ＢＬ２に接続される。すなわち、第２実施形態の不揮発性ＳＲＡＭは、デュアルポートＳＲＡＭとなる。
【００６５】
（書き込み）
このように構成された第２実施形態において、ＳＲＡＭモードの書き込みは、第１ポートが選択された場合、すなわちビット線ＢＬ１、／ＢＬ１が選択された場合と、第２ポートが選択された場合、すなわちビット線ＢＬ２、／ＢＬ２が選択された場合で書き込み方法が異なる。
【００６６】
第１ポートが選択された場合は、ワード線ＷＬ、ビット線ＢＬ１、／ＢＬ１を用いて、第１実施形態で説明したＳＲＡＭモードと同様な書き込み動作を行えばよい。
【００６７】
第２ポートが選択された場合は、読み出しワード線ＲＷＬ、ビット線ＢＬ２、／ＢＬ２を用いて第１実施形態で説明した不揮発性モードと同様な書き込み動作を行えばよい。
【００６８】
（読み出し）
第１ポートが選択された場合は、ビット線ＢＬ１、／ＢＬ１をプリチャージし、ワード線ＷＬを選択してＳＲＡＭモードと同様に読み出し動作を行う。
【００６９】
第２ポートが選択された場合は、ビット線ＢＬ２、／ＢＬ２をプリチャージし、読み出しワード線ＲＷＬを選択して不揮発性モードと同様に読み出し動作を行う。
【００７０】
この第２実施形態の不揮発性ＳＲＡＭにおいてもＳＲＡＭ動作および不揮発性モードの書き込みまたは読み出し動作は、第１実施形態と同様に、図１４に示す書き込み／読み出し回路１２０、１４０を用いて行うことができる。この場合、書き込み／読み出し回路１４０は、各ＳＲＡＭセル毎に設けられた２対のピット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２を駆動する。
【００７１】
この第２実施形態は、第１実施形態と同様に不揮発性メモリ素子の信頼性の悪化を低減することができる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７３】
１  ＳＲＡＭセル
Ｍ１、Ｍ２  ｐチャネルトランジスタ
Ｍ３〜Ｍ８  ｎチャネルトランジスタ
ＤＷ１、ＤＷ２  磁壁移動素子
ＲＷＬ  読み出しワード線
ＷＬ  ワード線
ＢＬ１、／ＢＬ１  ビット線
【図１】
2016178252.tif 000003
【図２】
2016178252.tif 000004
【図３Ａ】
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【図３Ｂ】
2016178252.tif 000006
【図４Ａ】
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【図４Ｂ】
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【図５】
2016178252.tif 000009
【図６】
2016178252.tif 000010
【図７Ａ】
2016178252.tif 000011
【図７Ｂ】
2016178252.tif 000012
【図８Ａ】
2016178252.tif 000013
【図８Ｂ】
2016178252.tif 000014
【図９Ａ】
2016178252.tif 000015
【図９Ｂ】
2016178252.tif 000016
【図１０Ａ】
2016178252.tif 000017
【図１０Ｂ】
2016178252.tif 000018
【図１１Ａ】
2016178252.tif 000019
【図１１Ｂ】
2016178252.tif 000020
【図１２Ａ】
2016178252.tif 000021
【図１２Ｂ】
2016178252.tif 000022
【図１３】
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【図１４】
2016178252.tif 000024
【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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