(57)【要約】【課題】ＥＣＣ付きのメモリにおいて、冗長ビットの生成にアドレス情報を使用することなく、且つ、メモリの書き換えを行うことなく、当該メモリのアドレス回路についての故障検出率を向上する。【解決手段】メモリは、互いに異なるアドレスのデータと当該データに付加された冗長ビットを、同一の選択信号配線（例えばワード線またはカラム線）を共有する複数のメモリセルに格納しており、指定されるアドレスに対応する読み出しデータを出力し、ＥＣＣデコーダはその読み出しデータに対してエラー検出を行う。ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択する選択信号配線と同じ選択信号配線によって選択され、その読み出しデータのアドレスとは異なる１または複数のアドレスにアクセスし、その読み出しデータに対するエラー検出の結果を評価することによって、メモリの故障診断を行う。【選択図】図１
2016184189.tif 000002
【特許請求の範囲】
【請求項１】
ＥＣＣデコーダが接続されたメモリにアクセス可能なプロセッサで実行され当該メモリの故障を診断する診断プログラムであって、
前記メモリは、互いに異なるアドレスのデータと当該データに付加された冗長ビットとを、同一の選択信号配線を共有する複数のメモリセルに格納し、指定されるアドレスに対応するデータと当該データに付加された冗長ビットを読み出しデータとして出力し、前記ＥＣＣデコーダは前記メモリから読み出される読み出しデータに対してエラー検出を行い、
前記診断プログラムは、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択する選択信号配線と同じ選択信号配線によって選択される他のメモリセルから他の読み出しデータを読み出す関連アドレス読み出しステップと、前記関連アドレス読み出しステップで読み出された前記他の読み出しデータに対する前記ＥＣＣデコーダによるエラー検出の結果を評価する評価ステップとを含む、
診断プログラム。
【請求項２】
請求項１において、
前記メモリは、複数のワード線と複数のカラム線と複数のビット線またはビット線対と複数のメモリセルと複数のセンスアンプとを備え、前記複数のワード線の１本のワード線または前記複数のカラム線のうちの１本のカラム線によって、アドレスが互いに異なる複数のメモリセルが選択され、前記選択された複数のメモリセルから前記複数のビット線またはビット線対を通して読み出された複数のデータから、カラム線によって選択されるデータがセンスアンプを介して前記読み出しデータとして出力され、
前記関連アドレス読み出しステップは、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択するワード線と同じワード線に接続される他のメモリセルから、当該エラーが検出された読み出しデータとは異なるアドレスの１または複数のアドレスの読み出しデータを読み出す、
診断プログラム。
【請求項３】
請求項１において、
前記メモリは、複数のワード線と複数のカラム線と複数のビット線またはビット線対と複数のメモリセルと複数のセンスアンプとを備え、前記複数のワード線の１本のワード線または前記複数のカラム線のうちの１本のカラム線によって、アドレスが互いに異なる複数のメモリセルが選択され、前記選択された複数のメモリセルから前記複数のビット線またはビット線対を通して読み出された複数のデータから、カラム線によって選択されるデータがセンスアンプを介して前記読み出しデータとして出力され、
前記関連アドレス読み出しステップは、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択するカラム線によって選択されるビット線またはビット線対と同じビット線またはビット線対に接続される他のメモリセルから、当該エラーが検出された読み出しデータとは異なるアドレスの１または複数のアドレスの読み出しデータを読み出す、
診断プログラム。
【請求項４】
請求項１において、
前記メモリは、複数のワード線と複数のカラム線と複数のビット線またはビット線対と複数のメモリセルと複数のセンスアンプとを備え、前記複数のワード線の１本のワード線または前記複数のカラム線のうちの１本のカラム線によって、アドレスが互いに異なる複数のメモリセルが選択され、前記選択された複数のメモリセルから前記複数のビット線またはビット線対を通して読み出された複数のデータから、カラム線によって選択されるデータがセンスアンプを介して前記読み出しデータとして出力され、
前記関連アドレス読み出しステップは、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択するワード線と同じワード線に接続される他のメモリセルから、当該エラーが検出された読み出しデータとは異なるアドレスの１または複数のアドレスの読み出しデータを読み出し、当該エラーが検出された読み出しデータを選択するカラム線によって選択されるビット線またはビット線対と同じビット線またはビット線対に接続される他のメモリセルから、当該エラーが検出された読み出しデータとは異なるアドレスの１または複数のアドレスの読み出しデータを読み出す、
診断プログラム。
【請求項５】
請求項１において、
前記ＥＣＣデコーダは、読み出しデータにおける１ビットエラーを検出及び訂正可能であり、２ビットエラーを検出可能であり、
前記診断プログラムは、前記読み出しデータまたは前記他の読み出しデータのうちの少なくとも１個について、前記ＥＣＣデコーダが２ビットエラーを検出したときに、安全状態に遷移するステップをさらに含む、
診断プログラム。
【請求項６】
ＥＣＣデコーダが接続されたメモリの故障を診断するための診断方法であって、
前記メモリは、互いに異なるアドレスのデータと当該データに付加された冗長ビットとを、同一の選択信号配線を共有する複数のメモリセルに格納し、指定されるアドレスに対応するデータと当該データに付加された冗長ビットを読み出しデータとして出力し、前記ＥＣＣデコーダは前記メモリから読み出される読み出しデータに対してエラー検出を行い、
前記診断プログラムは、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択する選択信号配線と同じ選択信号配線によって選択される他のメモリセルから他の読み出しデータを読み出す関連アドレス読み出しステップと、前記関連アドレス読み出しステップで読み出された前記他の読み出しデータに対する前記ＥＣＣデコーダによるエラー検出の結果を評価する評価ステップとを含む、
診断方法。
【請求項７】
請求項６において、
前記メモリは、複数のワード線と複数のカラム線と複数のビット線またはビット線対と複数のメモリセルと複数のセンスアンプとを備え、前記複数のワード線の１本のワード線または前記複数のカラム線のうちの１本のカラム線によって、アドレスが互いに異なる複数のメモリセルが選択され、前記選択された複数のメモリセルから前記複数のビット線またはビット線対を通して読み出された複数のデータから、カラム線によって選択されるデータがセンスアンプを介して前記読み出しデータとして出力され、
前記関連アドレス読み出しステップは、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択するワード線と同じワード線に接続される他のメモリセルから、当該エラーが検出された読み出しデータとは異なるアドレスの１または複数のアドレスの読み出しデータを読み出す、
診断方法。
【請求項８】
請求項６において、
前記メモリは、複数のワード線と複数のカラム線と複数のビット線またはビット線対と複数のメモリセルと複数のセンスアンプとを備え、前記複数のワード線の１本のワード線または前記複数のカラム線のうちの１本のカラム線によって、アドレスが互いに異なる複数のメモリセルが選択され、前記選択された複数のメモリセルから前記複数のビット線またはビット線対を通して読み出された複数のデータから、カラム線によって選択されるデータがセンスアンプを介して前記読み出しデータとして出力され、
前記関連アドレス読み出しステップは、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択するカラム線によって選択されるビット線またはビット線対と同じビット線またはビット線対に接続される他のメモリセルから、当該エラーが検出された読み出しデータとは異なるアドレスの１または複数のアドレスの読み出しデータを読み出す、
診断方法。
【請求項９】
請求項６において、
前記メモリは、複数のワード線と複数のカラム線と複数のビット線またはビット線対と複数のメモリセルと複数のセンスアンプとを備え、前記複数のワード線の１本のワード線または前記複数のカラム線のうちの１本のカラム線によって、アドレスが互いに異なる複数のメモリセルが選択され、前記選択された複数のメモリセルから前記複数のビット線またはビット線対を通して読み出された複数のデータから、カラム線によって選択されるデータがセンスアンプを介して前記読み出しデータとして出力され、
前記関連アドレス読み出しステップは、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択するワード線と同じワード線に接続される他のメモリセルから、当該エラーが検出された読み出しデータとは異なるアドレスの１または複数のアドレスの読み出しデータを読み出し、当該エラーが検出された読み出しデータを選択するカラム線によって選択されるビット線またはビット線対と同じビット線またはビット線対に接続される他のメモリセルから、当該エラーが検出された読み出しデータとは異なるアドレスの１または複数のアドレスの読み出しデータを読み出す、
診断方法。
【請求項１０】
請求項６において、
前記ＥＣＣデコーダは、読み出しデータにおける１ビットエラーを訂正可能であり、２ビットエラーを検出可能であり、
前記診断方法は、前記読み出しデータまたは前記他の読み出しデータのうちの少なくとも１個について、前記ＥＣＣデコーダが２ビットエラーを検出したときに、安全状態に遷移するステップをさらに含む、
診断方法。
【請求項１１】
ＥＣＣデコーダと、前記ＥＣＣデコーダが接続されたメモリと、メモリテスト回路とを備え、
前記メモリは、互いに異なるアドレスのデータと当該データに付加された冗長ビットとを、同一の選択信号配線を共有する複数のメモリセルに格納し、外部または前記メモリテスト回路によって指定されるアドレスに対応するデータと当該データに付加された冗長ビットを読み出しデータとして出力可能であり、
前記ＥＣＣデコーダは前記メモリから読み出される読み出しデータに対してエラー検出を実行可能であり、
前記メモリテスト回路は、前記メモリに対して、読み出しデータを出力させるためのアドレスを供給し、供給したアドレスに対応する読み出しデータについてのエラー検出の結果を前記ＥＣＣデコーダから入力され、
前記メモリテスト回路は、前記メモリに外部から指定されたアドレスに対応する読み出しデータについて、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択する選択信号配線と同じ選択信号配線によって選択される他のメモリセルから、前記外部から指定されたアドレスとは異なるアドレスに対応する、他の読み出しデータを読み出し、前記他の読み出しデータに対する前記ＥＣＣデコーダによるエラー検出の結果を評価する、
半導体装置。
【請求項１２】
請求項１１において、
前記メモリは、複数のワード線と複数のカラム線と複数のビット線またはビット線対と複数のメモリセルと複数のセンスアンプとを備え、前記複数のワード線の１本のワード線または前記複数のカラム線のうちの１本のカラム線によって、アドレスが互いに異なる複数のメモリセルが選択され、前記選択された複数のメモリセルから前記複数のビット線またはビット線対を通して読み出された複数のデータから、カラム線によって選択されるデータがセンスアンプを介して前記読み出しデータとして出力され、
前記メモリテスト回路は、前記メモリに外部から指定されたアドレスに対応する読み出しデータについて、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択するワード線と同じワード線に接続される他のメモリセルから、前記外部から指定されたアドレスとは異なるアドレスに対応する、他の読み出しデータを読み出し、前記他の読み出しデータに対する前記ＥＣＣデコーダによるエラー検出の結果を評価する、
半導体装置。
【請求項１３】
請求項１１において、
前記メモリは、複数のワード線と複数のカラム線と複数のビット線またはビット線対と複数のメモリセルと複数のセンスアンプとを備え、前記複数のワード線の１本のワード線または前記複数のカラム線のうちの１本のカラム線によって、アドレスが互いに異なる複数のメモリセルが選択され、前記選択された複数のメモリセルから前記複数のビット線またはビット線対を通して読み出された複数のデータから、カラム線によって選択されるデータがセンスアンプを介して前記読み出しデータとして出力され、
前記メモリテスト回路は、前記メモリに外部から指定されたアドレスに対応する読み出しデータについて、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択するカラム線によって選択されるビット線またはビット線対と同じビット線またはビット線対に接続される他のメモリセルから、前記外部から指定されたアドレスとは異なるアドレスに対応する、他の読み出しデータを読み出し、前記他の読み出しデータに対する前記ＥＣＣデコーダによるエラー検出の結果を評価する、
半導体装置。
【請求項１４】
請求項１１において、
前記メモリは、複数のワード線と複数のカラム線と複数のビット線またはビット線対と複数のメモリセルと複数のセンスアンプとを備え、前記複数のワード線の１本のワード線または前記複数のカラム線のうちの１本のカラム線によって、アドレスが互いに異なる複数のメモリセルが選択され、前記選択された複数のメモリセルから前記複数のビット線またはビット線対を通して読み出された複数のデータから、カラム線によって選択されるデータがセンスアンプを介して前記読み出しデータとして出力され、
前記メモリテスト回路は、前記メモリに外部から指定されたアドレスに対応する読み出しデータについて、前記ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択するワード線と同じワード線に接続されるメモリセルから、前記外部から指定されたアドレスとは異なるアドレスに対応する、他の読み出しデータを読み出し、当該エラーが検出された読み出しデータを選択するカラム線によって選択されるビット線またはビット線対と同じビット線またはビット線対に接続される他のメモリセルから、前記外部から指定されたアドレスとは異なるアドレスに対応する、さらに他の読み出しデータを読み出し、前記他の読み出しデータ及び前記さらに他の読み出しデータに対する前記ＥＣＣデコーダによるエラー検出の結果を評価する、
半導体装置。
【請求項１５】
請求項１１において、
前記メモリテスト回路は、前記メモリにアクセス可能なプロセッサと、前記プロセッサで実行され当該メモリの故障を診断する診断プログラムが格納されるプログラムメモリとを含んで構成される、
半導体装置。
【請求項１６】
請求項１１において、
前記ＥＣＣデコーダは、読み出しデータにおける１ビットエラーを訂正可能であり、２ビットエラーを検出可能であり、
前記メモリテスト回路は、前記読み出しデータまたは前記他の読み出しデータのうちの少なくとも１個について、前記ＥＣＣデコーダが２ビットエラーを検出したときに、前記半導体装置を安全状態に遷移させるためのエラー検出信号を出力する、
半導体装置。
【請求項１７】
請求項１１において、単一の半導体基板上に形成される、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの故障についての診断プログラム、診断方法および当該メモリが搭載される半導体装置に関し、特にアドレス回路の故障診断に好適に利用できるものである。
【背景技術】
【０００２】
従来、メモリの故障に対する対策として、ＥＣＣ（Error Correction Code）回路の実装が広く知られている。例えば、書き込まれるデータに対して、ＳＥＣ／ＤＥＤ（Single Error Correction/Double Error Detection）の誤り訂正アルゴリズムによって生成した冗長ビットを付加してメモリに書き込んでおき、読み出された本体データと冗長ビットから、エラーがないか１ビットエラーか２ビットエラーかを判定し、１ビット誤りであれば訂正する。このとき、データから冗長ビットを生成して付加すると、データ回路の故障に対応することができ、アドレスとデータの両方から冗長ビットを生成して付加すると、データ回路のみならずアドレス回路の故障にも対応することができる。
【０００３】
特許文献１及び非特許文献２には、それぞれ、データ回路の故障だけでなく、アドレス回路の故障も考慮し、ＥＣＣの冗長ビットの計算に、データ情報だけではなくアドレス情報をも使用する、メモリの故障診断回路及びそのアルゴリズムが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１３９４９８号公報
【非特許文献】
【０００５】
【非特許文献１】Freescale Semiconductor Inc., “Safety Manual for MPC5744P”, U.S.A., 2014/06, Rev. 3, page 148-151.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び非特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【０００７】
ＥＣＣの冗長ビットの計算に、データ情報だけではなくアドレス情報をも使用するので、冗長ビットのビット数が大きく、また、符号長がデータと冗長ビットだけでなくアドレス情報を含んで長くなるため、エラー判定・訂正処理に要する演算負荷が重くなる。エラー判定・訂正処理をソフトウェアで実行する場合には、実行サイクル数が多くなり、そのような処理を行なう専用のハードウェアを設けるときは、回路規模が大きくなり、演算遅延も大きくなる。さらに、アドレス回路の故障を検出する能力にも以下の問題があることがわかった。
【０００８】
アドレス回路の故障モードとして、アドレスの非選択、多重選択及び誤選択がある。この中で誤選択の故障モードを引き起こす回路は極めて小さく、非選択、多重選択の故障モードを引き起こす回路が支配的であることがわかった。例えば、故障した場合にワード線の非選択や多重選択を惹き起こす、ワード線デコーダの回路規模は、誤選択を惹き起こすアドレスラッチに対して約１１０倍の回路規模がある。したがって、検出率を向上するという観点からは、誤選択よりも非選択と多重選択に対する対策がより重要であることがわかった。これに対し従来技術では、誤選択の対策には有効であるが、非選択、多重選択への対策が十分ではなく、必ずしも有効な手段ではないことがわかった。アドレス回路の非選択、多重選択の故障モードの検出のためには、アドレスビットに対するマーチテストがある。ただし、マーチテスト中は、メモリのデータの書換えを必要とするため、他のマスタモジュールからの書き換えられたメモリ領域へのアクセスを制限する必要がある。このアクセスに対する制約のため、マーチテストは顧客アプリケーションに適用することは好ましくない。
【０００９】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、下記の通りである。
【００１１】
すなわち、ＥＣＣデコーダが接続されたメモリの故障を診断する診断方法、その診断方法を前記メモリにアクセス可能なプロセッサで実行するためのプログラム、その診断方法を実行するための回路、または、それらが実装された半導体装置であって、以下のように構成される。メモリは、互いに異なるアドレスのデータと当該データに付加された冗長ビットを、同一の選択信号配線（例えばワード線またはカラム線）を共有する複数のメモリセルに格納しており、指定されるアドレスに対応する、データと当該データに付加された冗長ビットを、読み出しデータとして出力し、ＥＣＣデコーダはその読み出しデータに対してエラー検出を行う。ＥＣＣデコーダによってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択する選択信号配線と同じ選択信号配線によって選択され、その読み出しデータのアドレスと異なる１または複数のアドレスに格納されるデータを読み出し、読み出された読み出しデータに対するエラー検出の結果を評価することによって、メモリの故障診断を行う。
【発明の効果】
【００１２】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、ＥＣＣデコーダが接続されたメモリにおいて、冗長ビットの生成にアドレス情報を使用することなく、且つ、メモリの書き換えを行うことなく、当該メモリのアドレス回路についての故障検出率を向上することができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施形態１の故障診断フローを示すフローチャートである。
【図２】図２は、故障診断の対象であるメモリの構成例を示すブロック図である。
【図３】図３は、故障診断の対象であるアドレスデコーダの構成例を示す回路図である。
【図４】図４は、図３のアドレスデコーダにおいて想定される故障モードを示す説明図である。
【図５】図５は、故障診断の対象であるメモリのカラムセレクタの構成例を示す回路図である。
【図６】図６は、実施形態２の故障診断フローを示すフローチャートである。
【図７】図７は、実施形態３の故障診断フローを示すフローチャートである。
【図８】図８は、実施形態５のメモリテスト回路の実装例を示すブロック図である。
【発明を実施するための形態】
【００１５】
実施の形態について詳述する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。
【００１６】
〔実施形態１〕＜同一のワード線を共有する複数のアドレスからの読み出し＞
図１は、実施形態１の故障診断フローを示すフローチャートであり、図２は、故障診断の対象であるメモリの構成例を示すブロック図である。
【００１７】
故障診断の対象であるメモリ１は、図２に示すようにＥＣＣデコーダ回路２とＣＰＵ（Central Processing Unit）３とに接続される。ＣＰＵ３からはアドレスＡＤＲと制御信号ＣＮＴが供給され、メモリ１から読み出された、データ本体と冗長ビットを含む読み出しデータＤＲＸがＥＣＣデコーダ回路２に入力され、ＥＣＣ処理後の読み出しデータＤＲＹとエラーを通知する割り込み信号ＩＮＴがＣＰＵ３に出力される。ＥＣＣデコーダ回路２に採用される誤り訂正アルゴリズムは、例えばＳＥＣ／ＤＥＤである。ＥＣＣデコーダ回路２は、読み出しデータＤＲＸにエラーがなければ本体データ部分を読み出しデータＤＲＹとしてＣＰＵ３に出力する。ＥＣＣデコーダ回路２は、読み出しデータＤＲＸに１ビットエラーがあれば、訂正後の本体データを読み出しデータＤＲＹとしてＣＰＵ３に出力し、合せて、１ビットエラーが検出されたことを割り込み信号ＩＮＴによってＣＰＵ３に通知する。読み出しデータＤＲＸに２ビットエラーが検出された場合は、ＳＥＣ／ＤＥＤでは訂正不能であるので、２ビットエラーが検出されたことを割り込み信号ＩＮＴによってＣＰＵ３に通知する。この時の読み出しデータＤＲＹは、例えば訂正前の本体データである。ＥＣＣデコーダ回路２は、エラーアドレス保持部２１を備え、エラーを検出した読み出しデータが記憶されていたアドレスの情報を保持し、ＣＰＵ３から読み出すことができるように構成される。
【００１８】
メモリ１は、メモリマット１１、ワード線デコーダ回路１２、カラム線デコーダ回路１４を含む制御回路１３、カラムセレクタ１５＿０〜１５＿ｍ、及び、センスアンプ１６＿０〜１６＿ｍを備える。ワード線デコーダ回路１２は、ワード線ドライバ回路を含み、カラム線デコーダ回路１４はカラム線ドライバ回路を含む。メモリマット１１は、ｗ＋１行（ｍ＋１）×（ｎ＋１）列のマトリクス状に配置された複数のメモリセル１０で構成されている。各行のメモリセルは、ワード線ＷＬ０〜ＷＬｗにそれぞれ接続されている。各列のメモリセルは、ｎ＋１列ごとに１個のカラムセレクタ１５を介して１個のセンスアンプ１６に接続される。図示されるカラムセレクタ１５＿０には、ｎ＋１対のビット線対ＢＴ００／ＢＢ００〜ＢＴ０ｎ／ＢＢ０ｎが接続され、カラムセレクタ１５＿０はカラム線ＣＯＬによって選択される１対のビット線対を選択してセンスアンプ１６＿０に入力する。また同様に、カラムセレクタ１５＿ｍには、ｎ＋１対のビット線対ＢＴｍ０／ＢＢｍ０〜ＢＴｍｎ／ＢＢｍｎが接続され、カラムセレクタ１５＿ｍはカラム線ＣＯＬによって選択される１対のビット線対を選択してセンスアンプ１６＿ｍに入力する。ここで、メモリセル１０は、特に制限されないが例えば、６トランジスタで構成されるＳＲＡＭ（Static Random Access Memory）のメモリセルであり、ビット線対ＢＴとＢＢは、互いに相補的な関係にあるビット線であり、センスアンプ１６は差動型センスアンプである。ワード線デコーダ回路１２は、アドレスＡＤＲの一部の複数ビットをデコードしてワード線ＷＬ０〜ＷＬｗのうちの１本をアサート状態とし、その１本のワード線に接続される複数のメモリセル１０を選択して、それぞれのメモリセルに記憶されている情報を接続されるビット線対に読み出す。カラム線デコーダ回路１４は、アドレスＡＤＲの別の一部の複数ビットをデコードしてカラム線ＣＯＬを出力し、カラムセレクタ１５はカラム線ＣＯＬによって指定される１対のビット線対を選択してセンスアンプ１６に、電気的に接続する。カラム線ＣＯＬは、例えば、ワード線と同様に複数の信号線で構成される、ワンホット（one-hot）のデコード信号である。ここで、アサートとは、メモリセルを選択する状態であって、メモリセルが正論理で選択される場合は、ディジタル論理でハイレベルである。これと反対の非選択はネゲートであり、正論理ではロウレベルである。ワンホットとは、複数の選択信号線のうちの１本のみがアサートされ他の信号線がネゲートされる構成を指す。
【００１９】
メモリ１は、以上のように構成されることにより、（ｗ＋１）×（ｎ＋１）ワード×（ｍ＋１）ビットのメモリとして機能する。１本のワード線によって選択される複数のメモリセルには、ｎ＋１ワード、即ち、ｎ＋１通りのアドレスのデータが含まれており、そのｎ＋１ワードのうちの１ワードがカラムセレクタ１５によって選択されて、センスアンプ１６によってディジタル信号に変化され、読み出しデータＤＲＸとして出力される。
【００２０】
上記のように、ワード線ＷＬ０〜ＷＬｗのうちの１本がアサート状態とされるのは、正常な動作の場合であって、ワード線デコーダ回路１２に故障が存在すると、多重選択、非選択、または、誤選択の故障モードとして現れる。ここで、多重選択とは、複数のワード線が同時にアサート状態とされる状態である。非選択とは、全てのワード線がネゲート状態とされる状態である。誤選択とは、本来アサートされるべきワード線がネゲートされる代わりに別のワード線がアサートされる状態である。同様に、カラム線ＣＯＬによって指定される１対のビット線対が選択されるのは、正常な動作の場合であって、カラム線デコーダ回路１４に故障が存在すると、多重選択、非選択、または、誤選択の故障モードとして現れる。
【００２１】
アドレスデコーダ回路における故障個所と出現する故障モードについて説明する。図３は、故障診断の対象であるアドレスデコーダの構成例を示す回路図であり、図４は、図３のアドレスデコーダにおいて想定される故障モードを示す説明図である。理解を助けるために、アドレスデコーダ回路として、２ビットのアドレスＡ０〜Ａ１が入力され、４本のワード線Ｘ０〜Ｘ３を出力するワード線デコーダ１２を例示するが、入出力のビット数は任意であり、カラム線デコーダ１４についても同様である。ワード線デコーダ１２は、２ビットのアドレスＡ０〜Ａ１のそれぞれについて負論理信号Ａ０Ｎ，Ａ１Ｎを生成する２個のインバータＩＮＶ１とＩＮＶ２、及び、ワード線出力Ｘ０〜Ｘ３を生成する、４組のＮＡＮＤゲートとインバータの対ＮＡＮＤ１とＩＮＶ３、ＮＡＮＤ２とＩＮＶ４、ＮＡＮＤ３とＩＮＶ５、ＮＡＮＤ４とＩＮＶ６を備える。
【００２２】
図４には、正常動作（Normal case）と５通りの故障箇所が示される。それぞれの場合において、Ａ０〜Ａ１を入力としＸ０〜Ｘ３を出力とする真理値表及び、そのときの故障モード（Failure mode）が示される。正常動作（Normal case）では、入力されるアドレスＡ０〜Ａ１に応じて、ワード線Ｘ０〜Ｘ３のうちの１本がアサートされる。ＩＮＶ１の出力がロウ固定の場合（L stack of INV1）、Ａ１＝０，Ａ０＝０でＸ０＝１がアサートされるべきところＸ０＝０が出力され、故障モードは非選択（no word selection）となり、Ａ１＝１，Ａ０＝０でＸ２＝１がアサートされるべきところＸ２＝０が出力され、故障モードはこれも非選択（no word selection）となる。ＩＮＶ１の出力がハイ固定の場合（H stack of INV1）、Ａ１＝０，Ａ０＝１でＸ０はネゲートされるべきところＸ０＝１が出力され、故障モードは二重選択（double word selection）となり、Ａ１＝１，Ａ０＝１でＸ２はネゲートされるべきところＸ２＝１が出力され、故障モードはこれも二重選択（double word selection）となる。ＮＡＮＤ１の出力がロウ固定の場合（L stack of NAND1）、アドレスＡ０〜Ａ１に関わらず常にＸ０＝１が出力され、Ａ１＝０，Ａ０＝０以外の全てにおいて故障モードは二重選択（double word selection）となる。一方、ＮＡＮＤ１の出力がハイ固定の場合（H stack of NAND1）、アドレスＡ０〜Ａ１に関わらず常にＸ０＝０が出力され、Ａ１＝０，Ａ０＝０において故障モードは非選択（no word selection）となる。他の論理ゲートＩＮＶ２、ＮＡＮＤ２、ＮＡＮＤ３、ＮＡＮＤ４、ＩＮＶ３〜ＩＮＶ５についても同様であるので説明を省略する。このように、非選択（no word selection）と二重選択（double word selection）などの多重選択（multi-word selection）が発生するが、誤選択の発生は稀である。即ち、誤選択は、アドレスデコーダ回路における２ヵ所以上の故障か、アドレスデコーダに入力されるアドレス値自体のエラーに起因して発生する場合に限られる。
【００２３】
図２に示したようなメモリ１において、ワード線の多重選択や非選択の故障が発生した場合には、読み出しデータＤＲＸはランダムデータとなる。ワード線が多重選択された場合には、各ビット線対ＢＴ／ＢＢに複数のメモリセル１０からのデータが読み出されるため、信号衝突となり、読み出しデータＤＲＸはランダムデータとなる。非選択の場合には、各ビット線対ＢＴ／ＢＢはいずれのメモリセル１０からも駆動されない。このとき、各ビット線対ＢＴ／ＢＢは通常、図示が省略されているプリチャージ回路によって予め同じ電位にプリチャージされており、いずれのメモリセル１０からも駆動されないためにそのプリチャージレベルが保たれ、そのままセンスアンプ１６に入力される。センスアンプ１６は差動増幅回路であるため、電位差がないＢＴとＢＢが入力されると、ランダムデータを出力する。ここで、上述したように、１本のワード線によって選択される複数のメモリセルには、ｎ＋１ワード、即ち、ｎ＋１通りのアドレスのデータが含まれているので、ワード線の多重選択故障や非選択故障の影響は、複数のアドレスの読み出しデータＤＲＸに及ぶこととなる。
【００２４】
一方で、ＭＣＵ（Micro Controller Unit）などにおいて一般的に使用される３２ビットのデータに対するＳＥＣ／ＤＥＤのＥＣＣ回路は、ランダムデータに対し、約３２％は１ビット故障として認識するため、誤訂正のリスクがある。２ビット故障と認識する可能性は約６８％近くあり、故障と認識しない確率は１％以下とほとんどない。
【００２５】
以上を踏まえ、本実施形態１の故障診断フローを示すフローチャートを図１に示す。この故障診断フローは、例えばＣＰＵ３によって実行される。本実施形態１の故障診断フローは、Ｆ１のＥＣＣデコーダ回路２による１ビットまたは２ビットのデータ故障（エラー）の検出を起点とする。即ち、故障診断フローは、割り込みＩＮＴによって起動される。なお、この故障診断フローは、割り込み信号ＩＮＴによるデータ故障の検出を起点することに限定されるものではなく、定期的なポーリング動作によって、データ故障を検出するソフトウェア割り込みによって起動されるように構成しても良い。
【００２６】
次に、Ｆ２でデータ故障（エラー）が発生したアドレス情報をエラーアドレス保持部２１より取得する。ワード線の多重選択、非選択は、同一ワード線上の複数のアドレスに影響するため、Ｆ３にて、Ｆ２で取得したアドレスと同一ワード線上のＮ個の異なるアドレスから読み出しを実施する。その後、Ｆ４のＦ３での読み出しデータＤＲＸに対するＥＣＣデコーダ回路２によるエラー検出結果を確認する。ここで、Ｎは１以上のｎ＋１以下の整数である。
【００２７】
Ｆ４にて、エラーが検出されない場合、ＳＥＣ／ＤＥＤのＥＣＣデコーダ回路２によりランダムデータを故障と認識されない確率は、１％以下とほとんどないため、Ｆ１で検出されたエラーは再現性のない一時故障と判定する。次に、Ｆ４にて、１ビットのデータ故障しか検出されない場合、Ｆ１で検出されたエラーは、ＳＥＣ／ＤＥＤのＥＣＣデコーダ回路２により訂正可能な１ビットエラーである。これは、ＳＥＣ／ＤＥＤのＥＣＣデコーダ回路２がランダムデータを一度の読み出しにより１ビット故障と認識する確率は３２％であるため、複数の読み出しによりランダムデータを全て１ビット故障と認識する確率は３２％のＮ乗と十分に低いためである。たとえば、Ｎが５の場合、０．３４％以下である。これらエラーなし、１ビットのデータ故障の場合、動作継続が可能であるため、Ｆ６の動作継続に遷移する。
【００２８】
一方で、Ｆ４にて、一度でも２ビットのデータ故障と認識した場合は、Ｆ１で検出されたエラーは、ランダムデータを含むＳＥＣ／ＤＥＤのＥＣＣデコーダ回路２で訂正不可能な故障であり、動作継続不可能である。この場合、ＭＣＵをＦ５の安全状態に遷移させる。安全状態の定義はシステムにより異なるが、ＭＣＵのリセット状態、システムへのエラー通知完了した状態などである。なお、Ｆ１で２ビットのデータ故障（エラー）が検出された場合に、Ｆ２へ進まず直ちにＦ５の安全状態に遷移させてもよい。
【００２９】
これにより、冗長ビットの生成にアドレス情報を使用することなく、且つ、メモリの書き換えを行うことなく、当該メモリのアドレス回路についての故障検出率を向上することができる。即ち、ワード線デコーダ１２などのアドレス回路の故障を９９％以上の高い検出率で検出可能である。ここで、整数Ｎの値は、要求される検出率とシステム負荷のバランスを考慮して適宜調整することができる。１本のワード線によって選択されるアドレスの数がｎ＋１であっても、Ｆ３では全てのアドレスについての読み出しを実行する必要はない。整数Ｎの値は、要求される検出率を満足するように、適宜設定されれば良い。
【００３０】
図２には、メモリ１は、６トランジスタで構成されるＳＲＡＭのメモリセルとし、相補的なビット線対ＢＴ／ＢＢと、差動型センスアンプ１６とで構成される例を示したが、図１に示す本実施形態１の故障診断フローは、ビット線対に代えて１本のビット線とシングルエンドのセンスアンプで構成される他のメモリにも適用することができる。シングルエンドのセンスアンプは、一般に１本のビット線レベルと、基準電流によって規定される固定的な基準電圧との比較によって、読み出しレベルを判定して、ディジタル値を出力する。ビット線は一般に予めプリチャージされる場合が多いため、ワード線の非選択故障が発生した場合、本体データと冗長ビットよりなる読み出しデータＤＲＸは、本体データだけでなく冗長ビットも含めてすべて同じ値となる。この場合には、ＥＣＣデコーダ回路２がこのときの読み出しデータＤＲＸを訂正不可能なエラーと取り扱えるように、誤り訂正符号を割り付けておく。ワード線の多重選択故障が発生した場合は、差動型のセンスアンプの場合と同じく、読み出しデータＤＲＸはランダムデータとなる。これにより、差動型ではないシングルエンドのセンスアンプの場合にも同様に、本実施形態１の故障診断フローを適用して、アドレス回路の故障検出率を向上することができる。即ち、メモリ１は図２に示したようなＳＲＡＭには限定されず、ＤＲＡＭ（Dynamic Random Access Memory）やフラッシュメモリなどの不揮発性メモリあるいはＲＯＭ（Read Only Memory）にも適用することができる。
【００３１】
図２には、ＥＣＣデコーダ回路２がエラーアドレス保持部２１を備える例を示したが、必ずしもエラーアドレス保持部２１を備えなくてもよい。エラーが検出されたアドレスは、そもそもＣＰＵ３が実行している通常のアプリケーションプログラムからアクセスされたアドレスであるから、エラーが発生したことを通知する割り込みを受け付けたときに、ＣＰＵ３はそのアドレス値に対する読み出しデータを待っている状態にある。したがって、その時点でのメモリアクセスのアドレス値を故障診断フローに引き渡すことにより、ハードウェアによってエラーアドレス保持部２１を備えなくても、図１の故障診断フローを実行することができる。一方、エラーアドレス保持部２１を備えＥＣＣデコーダ回路２に備え、故障診断フローを実行するＣＰＵ３から読み出し可能とすることにより、割り込み処理ルーチンに対するアドレス値の引き渡しが不要となり、故障診断フローを実装する割り込み処理ルーチンの独立性を高めることができる。
【００３２】
〔実施形態２〕＜同一のカラム線を共有する複数のアドレスからの読み出し＞
実施形態１ではワード線デコーダ回路１２に着目した、故障診断フローについて説明したが、本実施形態２ではカラム線デコーダ回路１４に着目した、故障診断フローについて説明する。
【００３３】
図５は、故障診断の対象であるメモリ１のカラムセレクタ１５の構成例を示す回路図である。理解を助けるために一部のみを図示し、他は省略している。即ち、１ビット分のカラムセレクタ１５＿０とセンスアンプ１６＿０、メモリマット１１から入力される２対のビット線対ＢＴ００／ＢＢ００とＢＴ０１／ＢＢ０１、カラム線デコーダ回路１４から入力される２本のカラム線ＣＯＬ０とＣＯＬ１を示す。
【００３４】
カラムセレクタ１５＿０は、入力される各ビット線対ＢＴ００／ＢＢ００とＢＴ０１／ＢＢ０１に対応するスイッチトランジスタＭＴ００，ＭＢ００，ＭＴ０１，ＭＢ０１を備える。カラム線ＣＯＬ０、ＣＯＬ１は、それぞれスイッチトランジスタＭＴ００とＭＢ００、ＭＴ０１とＭＢ０１に接続され、カラムセレクタ１５＿０に入力される各ビット線対ＢＴ００／ＢＢ００とＢＴ０１／ＢＢ０１から１組のビット線対を選択して、差動対ＢＴ０／ＢＢ０として差動型センスアンプ１６＿０に入力する。
【００３５】
カラム線デコーダ回路１４は、ワード線デコーダ回路１２と同様に、図３に例示したような回路で構成され、図４に例示したような故障モードを示す。即ち、カラム線デコーダ回路１４の故障は、カラム線ＣＯＬの多重選択や非選択として現れる。
【００３６】
カラム線ＣＯＬの多重選択の一例として、図５においてＣＯＬ０とＣＯＬ１がともにアサートされた場合について説明する。差動型センスアンプ１６＿０の一方の入力ＢＴ０では、ＢＴ００とＢＴ０１からの信号が衝突し、他方の入力ＢＢ０では、ＢＢ００とＢＢ０１からの信号が衝突する。この結果、センスアンプ１６＿０の読み出しデータはランダムデータとなる。
【００３７】
カラム線ＣＯＬの非選択の一例として、図５においてＣＯＬ０とＣＯＬ１を含むすべてのカラム線がネゲートされた場合について説明する。スイッチトランジスタＭＴ００とＭＢ００、ＭＴ０１とＭＢ０１は全てオフとなり、差動型センスアンプ１６＿０の入力ＢＴ０とＢＢ０は、どのメモリセルによっても駆動されない。この結果、センスアンプ１６＿０の入力が一意に定まらないため、読み出しデータはランダムデータとなる。
【００３８】
したがって、カラム線の多重選択、非選択時も実施形態１と同じく、読み出しデータはランダムデータとなる。そのため、図１に示した故障検出フローのＦ３を、以下で説明するＦ７に置き換えることで、カラム線の多重選択の故障検出も可能となる。
【００３９】
図６は、実施形態２の故障診断フローを示すフローチャートである。この故障診断フローでは、Ｆ２に続くＦ７が「Ｆ２で取得したアドレスと同一カラム線で選択されるビット線上の１または複数のアドレスから読み出しを実施」とされている。他の各ステップは図１と同様であるので説明を省略する。
【００４０】
これにより、カラム線デコーダ回路についての故障検出率を向上することができる。
【００４１】
〔実施形態３〕＜同一のワード線または同一のカラム線を共有する複数のアドレスからの読み出し＞
実施形態１ではワード線デコーダ回路１２に着目し、実施形態２ではカラム線デコーダ回路１４に着目した、故障診断フローについて説明したが、これらを組合せることができる。
【００４２】
図７は、実施形態３の故障診断フローを示すフローチャートである。図１に示した実施形態１の故障診断フローのＦ２に続けて実施形態１と同様に、ワード線デコーダ回路１２の故障検出率を向上するためのＦ３を実行し、さらに、実施形態２と同様に、カラム線デコーダ回路１４の故障検出率を向上するためのＦ７を実行する。他の各ステップは図１、図６と同様であるので説明を省略する。
【００４３】
これにより、ワード線デコーダ回路とカラム線デコーダ回路とを含むアドレスデコーダ回路全体の故障検出率を向上することができる。
【００４４】
以上説明した故障診断フローは、図２に例示されるメモリ構成には限定されず、互いに異なるアドレスのデータと当該データに付加された冗長ビットが、同一の選択信号配線を共有する複数のメモリセルに格納されるメモリに広く適用することができる。このようなメモリにおいて、指定されるアドレスに対応するデータと当該データに付加された冗長ビットが読み出しデータとして読み出され、ＥＣＣデコーダ回路によってエラー検出処理が行われるように構成する。診断プログラムは、ＥＣＣデコーダ回路によってエラーが検出されたときに、当該エラーが検出された読み出しデータを選択する選択信号配線と同じ選択信号配線によって選択される他のメモリセルから他のアドレスのデータを読み出し、読み出されたデータに対して、ＥＣＣデコーダ回路によってエラー検出を行う。診断プログラムは、そのエラー検出の結果を評価して、動作継続可能か安全状態に遷移させるかなどの判断を行う。実施形態１〜３では選択信号配線がワード線とカラム線である場合について説明したが、これに限定されるものではない。一般に、選択信号配線が多重選択や非選択の場合に、同一の選択信号配線を共有する複数のメモリセルに格納される複数のアドレスからの読み出しデータがランダムデータ或いはエラー検出可能な特定のデータとなるようなメモリにも、同様の故障検出フローを適用することができる。
【００４５】
これにより、冗長ビットの生成にアドレス情報を使用することなく、且つ、メモリの書き換えを行うことなく、当該メモリのアドレス回路についての故障検出率を向上することができる。
【００４６】
〔実施形態４〕＜アドレスに対するＥＣＣの組合せ＞
実施形態１〜３では、メモリに記憶されるべきデータに対して冗長ビットを付加し、エラー訂正／エラー検出の対象とした例を示した。これに対して、データだけでなくアドレスも含めた情報にから冗長ビットを生成し、エラー訂正／エラー検出の対象とすることができる。
【００４７】
これにより、多重選択や非選択だけでなく誤選択についても検出の対象とすることができ、検出率をされに向上することができる。
【００４８】
〔実施形態５〕＜メモリテスト回路＞
実施形態１〜３では、図１、６、７に例示した故障検出フローを、ＣＰＵ３で実行されるプログラム（ソフトウェア）で実現する例を示したが、同等の機能をメモリテスト回路（ハードウェア）によって実現してもよい。
【００４９】
図８は、実施形態５のメモリテスト回路の実装例を示すブロック図である。故障診断の対象であるメモリ１は、ＥＣＣデコーダ回路２とメモリテスト回路４とアドレスセレクタ５に接続される。ＣＰＵなどの外部のバスマスタからメモリ１にアクセスするためのアドレスＡＤＲと制御信号ＣＴＬが、通常動作では、アドレスセレクタ５を介してメモリ１に入力されている。ここで、バスマスタとは、図示は省略されているが、メモリ１に対するアクセス行っている、ＣＰＵ等のアクセス主体である。メモリ１から読み出された、データ本体と冗長ビットを含む読み出しデータＤＲＸがＥＣＣデコーダ回路２に入力され、ＥＣＣ処理後の読み出しデータＤＲＹがバスマスタに出力され、エラーを通知するエラー信号ＥＲＲがメモリテスト回路４に出力される。ＥＣＣデコーダ回路２に採用される誤り訂正アルゴリズムは、実施形態１等と同様に、例えばＳＥＣ／ＤＥＤであり、メモリ１の回路構成は、特に制限されないが、例えば図２に例示される通りである。エラー信号ＥＲＲは、ＥＣＣデコーダ回路２によって検出された１ビットまたは２ビットエラーを通知する信号である。メモリテスト回路４には、バスマスタからメモリ１にアクセスするためのアドレスＡＤＲが入力されおり、エラー信号ＥＲＲによってエラーの検出が通知されたときには、同一の選択信号配線を共有する複数のメモリセルに格納される複数のアドレスからの読み出しを実行する。即ち、メモリテスト回路４は、そのアドレスＡＤＲと同一ワード線上の複数の異なるアドレスからのデータの読み出し、または、そのアドレスＡＤＲと同一カラム線で選択されるビット線上の１または複数のアドレスから読み出しの一方または両方を実行する。これらの読み出しは、アドレスＡＤＲ＿Ｓと制御信号ＣＴＬ＿Ｓを、アドレスセレクタ５を介してメモリ１に供給することによって実行し、そのアクセスによって読み出されるデータについて、ＥＣＣデコーダ回路２によってエラー検出処理を実行し、その結果をエラー信号ＥＲＲによって監視する。このメモリテスト中は、バスマスタからのアクセスができなくなるため、レディ信号ＲＤＹによりビジー状態であることをバスマスタに通知する。このメモリテスト中に２ビットエラーが一度でも発生した場合、訂正不可能なデータエラーが発生したと判断し、システムに対し訂正不可能なエラー信号ＦＥ（Fatal Error）による通知を行い、ＭＣＵを安全状態に遷移する。安全状態の定義はシステムにより異なるが、ＭＣＵのリセット状態、システムへのエラー通知完了した状態などである。
【００５０】
これにより、ＣＰＵに負荷をかけることなく、メモリのアドレス回路についての故障検出率を向上することができる。
【００５１】
以上で説明したメモリ１、ＥＣＣデコーダ回路２及び、ＣＰＵ３またはメモリテスト回路４などは、特に制限されないが、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）半導体製造技術を用いて、シリコンなどの単一半導体基板上に形成される。複数のメモリ１とＥＣＣデコーダ回路２の組を同一のＬＳＩ（Large Scale Integrated circuit）上に実装し、単一のＣＰＵ３またはメモリテスト回路４によって、各実施形態に示したような故障診断処理を実行するように構成しても良い。ＣＰＵ３で実行される故障診断プログラムは、同一のＬＳＩ上のフラッシュメモリなどのＲＯＭに格納されて提供されてもよいし、電源投入時のブートプログラムでオンチップＲＡＭに転送されても良い。
【００５２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５３】
例えば、メモリが階層ワード線、階層ビット線を採用することによって、ワード線、カラム線以外の選択信号配線によって、複数のアドレスが選択される場合にも、そのメモリの故障診断に対応するように、診断プログラム診断方法またはメモリテスト回路を変更可能である。また、ＥＣＣデコーダに実装されるＥＣＣとして、ＳＥＣ／ＤＥＤ以外の誤り訂正アルゴリズムに変更することができる。例えばＥＣＣに代えてパリティによる誤り検出に変更することができる。さらにＥＣＣデコーダ回路に代えて、同等のＥＣＣ処理をソフトウェアによって実行する構成に変更してもよい。また、メモリの構成としては、データと冗長データを物理的に分かれた複数のメモリに分散して格納した構成のデータ格納方式でも良い。即ち、互いに異なるアドレスのデータと当該データに付加された冗長ビットのうちの少なくとも一部が、同一の選択信号配線を共有する複数のメモリセルに格納されていれば、データと当該データに付加された冗長ビットの全体が複数のメモリまたはメモリマットに分散して格納されていてもよい。
【符号の説明】
【００５４】
１  メモリ
２  ＥＣＣデコーダ回路
３  ＣＰＵ
４  メモリテスト回路
５  アドレスセレクタ
１０  メモリセル
１１  メモリマット
１２  ワード線デコーダ回路（ワード線ドライバ回路を含む）
１３  制御回路
１４  カラム線デコーダ回路（カラム線ドライバ回路を含む）
１５  カラムセレクタ
１６  センスアンプ
２１  エラーアドレス保持部
ＭＴ００，ＭＢ００，ＭＴ０１，ＭＢ０１  スイッチトランジスタ
ＷＬ０〜ＷＬｗ  ワード線
ＣＯＬ、ＣＯＬ０、ＣＯＬ１  カラム線
ＢＴ００／ＢＢ００〜ＢＴ０ｎ／ＢＢ０ｎ〜ＢＴｍ０／ＢＢｍ０〜ＢＴｍｎ／ＢＢｍｎ  ビット線対
ＤＲＸ  ＥＣＣ処理前の読み出しデータ（本体データ＋冗長ビット）
ＤＲＹ  ＥＣＣ処理後の読み出しデータ（訂正後の本体データ）
ＡＤＲ  アドレス
ＣＮＴ  制御信号
ＩＮＴ  割り込み（１ビット／２ビットエラー）
ＲＤＹ  レディ信号
【図１】
2016184189.tif 000003
【図２】
2016184189.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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