(57)【要約】【課題】高周波で動作する回路にも適切なＤＵＴＹ比を供給することに相当する動作を実現すること。【解決手段】スイッチ制御回路は、所定の周期を有する１つ以上の周期信号を生成するクロック生成回路１２０と、周期信号のバイアス電圧を調整し、１つ以上の周期信号のオン期間を変更することによって、１つ以上の制御信号を生成するクロック調整回路１３０と、１つ以上の制御信号の振幅が閾値以上においてオンに切り替わり、１つ以上の制御信号の振幅が閾値未満においてオフに切り替わる、１つ以上のスイッチを有するスイッチング回路と、を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
所定の周期を有する１つ以上の周期信号を生成するクロック生成回路と、
前記周期信号のバイアス電圧を調整し、前記１つ以上の周期信号のオン期間を変更することによって、１つ以上の制御信号を生成するクロック調整回路と、
前記１つ以上の制御信号の振幅が閾値以上においてオンに切り替わり、前記１つ以上の制御信号の振幅が閾値未満においてオフに切り替わる、１つ以上のスイッチを有するスイッチング回路と、
を有する、
スイッチ制御回路。
【請求項２】
前記クロック調整回路は、可変容量を有し、
前記クロック調整回路は、前記可変容量の容量値に応じて前記周期信号の波形のなまらせ方を変え、前記１つ以上の周期信号のオン期間を変更する、
請求項１に記載のスイッチ制御回路。
【請求項３】
前記クロック調整回路は、
前記各周期信号が入力される入力端子と前記制御信号が出力される出力端子との間に設けられる２つのバッファと、
一端が前記２つのバッファの間に接続され、他端が接地される可変容量と、
を有し、
前記クロック調整回路は、前記可変容量を調整することによって、前記周期信号の位相を調整する、
請求項１に記載のスイッチ制御回路。
【請求項４】
前記クロック生成回路は、複数の周期信号を生成し、
前記クロック調整回路は、
前記複数の周期信号それぞれを受け取る複数の系統と、
前記複数の系統それぞれに接続する可変容量を有し、
前記複数の周期信号のバイアス電圧と前記可変容量を調整することによって、前記複数の周期信号それぞれのバイアス電圧および位相を調整する、
請求項１に記載のスイッチ制御回路。
【請求項５】
前記スイッチング回路は、４相の制御信号がそれぞれ供給される４つのスイッチを有し、
前記クロック生成回路は、４相の周期信号を生成し、
前記クロック調整回路は、前記周期信号のバイアス電圧および位相を調整することによって、前記４つのスイッチがオンする時間が前記所定の周期の４分の１となり、かつ、前記４つのスイッチがオンする時間が互いに異なる前記４つの制御信号を生成する、
請求項１に記載のスイッチ制御回路。
【請求項６】
前記スイッチング回路は、１つの入力端子と２つの出力端子を有し、
前記２つの出力端子の一方と前記入力端子との間に並列に接続され、Ｍ個（Ｍは２以上）の第１制御信号がそれぞれ供給されるＭ個の第１スイッチと、
前記２つの出力端子の他方と前記入力端子との間に並列に接続され、Ｍ個の第２制御信号がそれぞれ供給されるＭ個の第２スイッチと、
を有し、
前記クロック生成回路は、２Ｍ相の周期信号を生成し、
前記クロック調整回路は、前記２Ｍ相の周期信号のバイアス電圧および位相を調整することによって、前記Ｍ個の第１スイッチおよび前記Ｍ個の第２スイッチがオンする時間が前記所定の周期の２Ｍ分の１となり、前記Ｍ個の第１スイッチおよび前記Ｍ個の第２スイッチがオンする時間が互いに異なり、かつ、前記第１スイッチのうちの１つがオンする時間と前記第２スイッチの１つがオンする時間との間隔は前記所定の周期の２分の１となる、前記Ｍ個の第１制御信号と前記Ｍ個の第２制御信号を生成する、
請求項１に記載のスイッチ制御回路。
【請求項７】
前記スイッチング回路は、
第１入力端子に入力された正相の第１信号と第２入力端子に入力された逆相の第２信号に対して離散時間のアナログ信号処理を行い、第１出力端子に第１出力信号を出力し、第２出力端子に第２出力信号する離散時間アナログ回路であって、
前記第１入力端子に接続された第１端子に前記第１信号が入力され、前記第１信号を電圧から電流に変換した第１入力電荷を、前記第１出力端子に接続された第２端子に出力し、
前記第２入力端子に接続された第３端子に前記第２信号が入力され、前記第２信号を電圧から電流に変換した第２入力電荷を、前記第２出力端子に接続された第４端子に出力する、電圧電流変換回路と、
第５端子と第６端子とを有し、前記第１出力端子に前記第５端子が接続され、前記第２出力端子に前記第６端子が接続され、前記第１入力電荷および前記第２入力電荷の電荷共有を行う電荷反転回路と、を有し、
前記電荷反転回路は、
互いに並列に設けられ、電荷共有による前記第１入力電荷または前記第２入力電荷を保持する、２Ｍ個の電荷反転容量を含み（Ｍは１以上の整数）、
前記２Ｍ個の電荷反転容量は、所定の間隔毎に、前記２Ｍ個の電荷反転容量のうち、１つの電荷反転容量が、順次、前記保持している第１入力電荷または第２入力電荷の極性を反転させて、前記第５端子および前記第６端子に接続し、前記１つの電荷反転容量以外の容量が、前記第５端子と前記第６端子の接続を開放する、
請求項１に記載のスイッチ制御回路。
【請求項８】
前記２Ｍ個の電荷反転容量は、
第７端子および第８端子を有し、前記第８端子を接地させる第１電荷反転容量と、
第９端子および第１０端子を有し、前記第１０端子を接地させる第２電荷反転容量と、を含み、
前記電荷反転回路は、
第１タイミングにおいて、
前記第１電荷反転容量は、前記第７端子を前記第５端子に接続して電荷共有を行い、
前記第２電荷反転容量は、前記第５端子および前記第６端子との接続を開放して電荷保持を行い、
第２タイミングにおいて、
前記第２電荷反転容量は、前記第９端子を前記第５端子に接続して電荷共有を行い、
前記第１電荷反転容量は、前記第５端子および前記第６端子との接続を開放して電荷保持を行い、
第（２Ｍ＋１）タイミングにおいて、
前記第１電荷反転容量は、前記第７端子を前記第６端子に接続して電荷共有を行い、
前記第２電荷反転容量は、前記第５端子および前記第６端子との接続を開放して電荷保持を行い、
第（２Ｍ＋２）タイミングにおいて、
前記第２電荷反転容量は、前記第９端子を前記第６端子に接続して電荷共有を行い、
前記第１電荷反転容量は、前記第５端子および前記第６端子との接続を開放して電荷保持を行う、
請求項７に記載のスイッチ制御回路。
【請求項９】
前記スイッチング回路は、
複数の前記電荷反転回路を有し、
前記第１出力端子に前記複数の前記電荷反転回路の前記第５端子が接続され、
前記第２出力端子に前記複数の前記電荷反転回路の前記第６端子が接続される、
請求項７に記載のスイッチ制御回路。
【請求項１０】
前記スイッチング回路を少なくとも２つ以上直列接続した多段スイッチング回路を有する、
請求項７に記載のスイッチ制御回路。
【請求項１１】
前記スイッチング回路は、
前記２つの出力端子のそれぞれに接続するヒストリキャパシタと、
スイッチトキャパシタフィルタと、
を有する、
請求項６に記載のスイッチ制御回路。
【請求項１２】
前記スイッチング回路の出力の特性をモニタする特性モニタ回路と、
前記クロック生成回路および前記クロック調整回路を制御する特性制御回路と、
を更に有し、
前記特性制御回路は、前記特性が所望の特性となるように、前記クロック調整回路における前記周期信号のバイアス電圧および位相の大きさを調整する、
請求項１に記載のスイッチ制御回路。
【請求項１３】
前記各クロック調整回路の出力と前記スイッチング回路のスイッチの入力との間に、少なくとも１つのインバータ回路を更に有する、
請求項１に記載のスイッチ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、スイッチのオン／オフによって制御される回路に対する制御クロックの調整を行うスイッチ制御回路及びそれを用いた回路並びに無線機に関し、例えば、クロックの調整によって特性が変化する周波数変換またはフィルタ処理を含む信号処理に関する。
【背景技術】
【０００２】
無線機において周波数変換を行う回路として、スイッチ等から構成されるミクサがある。ミクサの特性は、スイッチに供給される信号であるローカル信号におけるＤＵＴＹ比（＝パルス幅Ｔｓ／クロックの周期ＴＣＫ）を適切に設定することによって、改善することが知られている。
【０００３】
また、微細ＣＭＯＳプロセスでの設計に適し、高い可変性を有する回路として、スイッチおよび容量等から構成される離散時間アナログ型の回路が知られている。離散時間アナログ型の回路の特性は、スイッチに供給されるクロックによって制御される。
【０００４】
いずれの回路においても、スイッチのオン、オフの時間を所望の値に調整することが求められる。
【０００５】
例えば、非特許文献１には、ＤＵＴＹ比２５％の４相のクロックをローカル信号としたミクサの構成とＤＵＴＹ比２５％のクロックの生成回路が記載されている。
【０００６】
図１Ａは、非特許文献１に開示されるＤＵＴＹ比２５％のクロックを使用したミクサの概要を示す図であり、図１Ｂは、非特許文献１に開示されるＤＵＴＹ比２５％のクロックを生成するクロック生成回路の実現例を示す図である。
【０００７】
図１Ｂに示すクロック生成回路は、シンセサイザが生成する信号から９０度位相のずれた４相のＤＵＴＹ比５０％のクロックを生成し、生成した４相のＤＵＴＹ比５０％のクロックのうち、２つのクロックのＡＮＤをとることによって、ＤＵＴＹ比２５％のクロックを実現する。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】A. Mirzaei, H. Darabi, J. C. Leete, X. Chen, K. Juan, and A. Yazdi,“Analysis and optimization of current-driven passive mixers in narrowband direct-conversion receivers,” IEEE J. Solid-State Circuits, vol. 44, no. 10,pp. 2678-2688, Oct. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ミクサ、離散時間アナログ回路等が高周波で動作するためには、回路に供給するクロックのクロック周波数を高くする必要がある。
【００１０】
しかしながら、非特許文献１のクロック生成回路では、クロック周波数が高くなった場合にシンセサイザが生成する信号の波形がなまってしまうため、クロックのＤＵＴＹ比が２５％を下回ってしまう可能性が高い。
【００１１】
例えば、図１Ｂのクロック生成回路では、ＡＮＤに入力される２つの信号がある一定のしきい値を越えなければ、ＡＮＤの出力は出ない（つまり、ＡＮＤの結果がゼロとなる）。したがって、入力信号であるＤＵＴＹ比５０％のクロックの波形がなまればなまるほど、出力信号のＤＵＴＹ比は２５％より小さくなり、場合によっては出力信号が必要な電圧値にまで達しない。これによって、クロックを供給される回路が高周波では動作困難であるという事態を生じる。
【００１２】
本開示の非限定的な実施例は、かかる点に鑑みてなされたものであり、高周波で動作する回路にも適切なＤＵＴＹ比を供給することに相当する動作を実現するスイッチ制御回路を提供する。
【課題を解決するための手段】
【００１３】
本開示の一態様のスイッチ制御回路は、所定の周期を有する１つ以上の周期信号を生成するクロック生成回路と、前記周期信号のバイアス電圧を調整し、前記１つ以上の周期信号のオン期間を変更することによって、１つ以上の制御信号を生成するクロック調整回路と、前記１つ以上の制御信号の振幅が閾値以上においてオンに切り替わり、前記１つ以上の制御信号の振幅が閾値未満においてオフに切り替わる、１つ以上のスイッチを有するスイッチング回路と、を有する。
【００１４】
これらの概括的かつ特定の態様は、システム、装置及び方法の任意の組み合わせにより実現してもよい。
【発明の効果】
【００１５】
本開示によれば、高周波で動作する回路にも適切なＤＵＴＹ比を供給することに相当する動作を実現できる。
【００１６】
本開示の一態様における更なる利点および効果は、明細書および図面から明らかにされる。かかる利点および／または効果は、いくつかの実施形態並びに明細書および図面に記載された特徴によってそれぞれ提供されるが、１つまたはそれ以上の同一の特徴を得るために必ずしも全てが提供される必要はない。
【図面の簡単な説明】
【００１７】
【図１Ａ】非特許文献１に開示されるＤＵＴＹ比２５％のクロックを使用したミクサの概要を示す図
【図１Ｂ】非特許文献１に開示されるＤＵＴＹ比２５％のクロックの具体的な実現例を示す図
【図２Ａ】本開示の実施の形態１に係る送信装置の構成を示す図
【図２Ｂ】本開示の実施の形態１に係る受信装置の構成を示す図
【図３】実施の形態１に係るミクサの構成の一例を示す図
【図４Ａ】スイッチに供給されるクロックの一例を示す図
【図４Ｂ】クロック生成回路が生成するベースクロックの一例を示す図
【図５Ａ】実施の形態１に係るクロック調整回路の構成の一例を示す図
【図５Ｂ】実施の形態１に係るクロック調整回路の構成の一例を示す図
【図５Ｃ】実施の形態１に係るクロック調整回路の構成の一例を示す図
【図６Ａ】図５Ａに示すクロック調整回路の調整方法を示す図
【図６Ｂ】図５Ａに示すクロック調整回路の調整方法を示す図
【図６Ｃ】図５Ａに示すクロック調整回路の調整方法を示す図
【図６Ｄ】図５Ａに示すクロック調整回路の調整方法を示す図
【図７Ａ】図５Ｂに示すクロック調整回路の調整方法を示す図
【図７Ｂ】図５Ｂに示すクロック調整回路の調整方法を示す図
【図８Ａ】実施の形態１に係るスイッチの構成の一例を示す図
【図８Ｂ】実施の形態１に係るスイッチの構成の一例を示す図
【図８Ｃ】実施の形態１に係るスイッチの構成の一例を示す図
【図８Ｄ】実施の形態１に係るスイッチの構成の一例を示す図
【図９Ａ】クロック生成回路の構成の一例を示す図
【図９Ｂ】クロック生成回路の構成の一例を示す図
【図９Ｃ】クロック生成回路の構成の一例を示す図
【図９Ｄ】クロック生成回路の構成の一例を示す図
【図９Ｅ】クロック生成回路の構成の一例を示す図
【図１０】実施の形態１に係るミクサの構成の一例を示す図
【図１１Ａ】実施の形態１に係るクロック調整回路の構成の一例を示す図
【図１１Ｂ】実施の形態１に係るクロック調整回路の構成の一例を示す図
【図１１Ｃ】実施の形態１に係るクロック調整回路の構成の一例を示す図
【図１２Ａ】クロック生成回路の別の構成の一例を示す図
【図１２Ｂ】クロック調整回路の別の構成の一例を示す図
【図１３Ａ】基本的なシングルバランス型のミクサの構成を示す図
【図１３Ｂ】図１３Ａのミクサと同様の動作を１／２のクロック周波数で実現するシングルバランス型のミクサの構成を示す図
【図１３Ｃ】図１３Ａのミクサと同様の動作を１／Ｍのクロック周波数で実現するシングルバランス型のミクサの構成を示す図
【図１４Ａ】図１３Ａに示すミクサを動作させるクロックの一例を示す図
【図１４Ｂ】図１３Ｂに示すミクサを動作させるクロックの一例を示す図
【図１４Ｃ】図１３Ｃに示すミクサを動作させるクロックの一例を示す図
【図１５Ａ】周期時変連続時間系の概念図
【図１５Ｂ】周期時変連続時間系の概念図
【図１５Ｃ】周期時変連続時間系の概念図
【図１６】実施の形態３に係る離散時間アナログ回路の要部構成の一例を示す図
【図１７Ａ】実施の形態３に係る電荷反転回路の構成の一例を示す図
【図１７Ｂ】実施の形態３に係る電荷反転回路の内部構成の一例を示す図
【図１７Ｃ】実施の形態３に係る電荷反転回路の構成の一例を示す図
【図１７Ｄ】実施の形態３に係る電荷反転回路の内部構成の一例を示す図
【図１８Ａ】離散時間アナログ回路６００における動作の概略を示す図
【図１８Ｂ】離散時間アナログ回路６００における動作の概略を示す図
【図１８Ｃ】離散時間アナログ回路６００における動作の概略を示す図
【図１８Ｄ】離散時間アナログ回路６００における動作の概略を示す図
【図１９】離散時間アナログ回路の低域通過特性の回路シミュレーションの結果を示す図
【図２０Ａ】実施の形態３に係る電荷反転回路の構成の一例を示す図
【図２０Ｂ】実施の形態３に係る電荷反転回路の内部構成の一例を示す図
【図２１Ａ】実施の形態３に係る電荷反転回路の構成の別の一例を示す図
【図２１Ｂ】実施の形態３に係る電荷反転回路の内部構成の別の一例を示す図
【図２１Ｃ】図２１Ｂに示す電荷反転回路を動作させるクロックの一例を示す図
【図２２】実施の形態３に係る離散時間アナログ回路の構成の一例を示す図
【図２３Ａ】実施の形態３に係る電荷反転回路の構成の一例を示す図
【図２３Ｂ】実施の形態３に係る電荷反転回路の内部構成の一例を示す図
【図２３Ｃ】実施の形態３に係る電荷保持接続回路の構成の一例を示す図
【図２３Ｄ】実施の形態３に係る電荷保持接続回路の内部構成の一例を示す図
【図２４Ａ】図２３Ｂに示す電荷反転回路に対する理想クロックのタイミングチャート
【図２４Ｂ】図２３Ｄに示す電荷保持接続回路に対する理想クロックのタイミングチャート
【図２５Ａ】実施の形態３に係る電荷反転回路の構成の一例を示す図
【図２５Ｂ】実施の形態３に係る電荷反転回路の内部構成の一例を示す図
【図２５Ｃ】実施の形態３に係る電荷保持接続回路の構成の一例を示す図
【図２５Ｄ】実施の形態３に係る電荷保持接続回路の内部構成の一例を示す図
【図２６Ａ】多段離散時間アナログ回路の構成の一例を示す図
【図２６Ｂ】多段離散時間アナログ回路の内部構成の一例を示す図
【図２７】実施の形態４に係る受信装置の構成を示すブロック図
【図２８Ａ】実施の形態４に係る離散時間アナログ回路の構成の一例を示す図
【図２８Ｂ】実施の形態４に係るＰＳＣＦの構成の一例を示す図
【図２８Ｃ】図２８Ａに示す離散時間アナログ回路に対する理想クロックのタイミングチャート
【図２９Ａ】実施の形態４に係る離散時間アナログ回路の構成の一例を示す図
【図２９Ｂ】図２９Ａに示す離散時間アナログ回路に対する理想クロックのタイミングチャート
【図３０Ａ】実施の形態５に係る特性制御機能つきミクサまたは離散時間アナログ回路の構成を示す図
【図３０Ｂ】図５Ｂに示した構成のクロック調整回路を有する特性制御機能つきミクサまたは離散時間アナログ回路の構成を示す図
【図３０Ｃ】図３０Ｂに示す構成の制御フローの一例を示す図
【図３１】実施の形態５に係る特性モニタ回路が送受信装置の出力をモニタする例を示す図
【図３２Ａ】バイアスの電圧値を調整する調整回路の一例を示す図
【図３２Ｂ】バイアスの電圧値を調整する調整回路の一例を示す図
【図３３】実施の形態６に係るクロック生成回路の構成の一例を示す図
【図３４Ａ】実施の形態６に係るクロック生成回路の動作を示す図
【図３４Ｂ】実施の形態６に係るクロック生成回路の動作を示す図
【図３４Ｃ】実施の形態６に係るクロック生成回路の動作を示す図
【図３４Ｄ】実施の形態６に係るクロック生成回路の動作を示す図
【図３５Ａ】可変容量の構成の一例を示す図
【図３５Ｂ】可変抵抗の構成の一例を示す図
【図３５Ｃ】インバータ回路の構成の一例を示す図
【発明を実施するための形態】
【００１８】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下に説明する各実施の形態は一例であり、本開示はこれらの実施の形態により限定されるものではない。
【００１９】
（実施の形態１）
［送信装置および受信装置の構成］
図２Ａは、本開示の実施の形態１に係る送信装置１０の構成を示す図であり、図２Ｂは、本開示の実施の形態１に係る受信装置２０の構成を示す図である。
【００２０】
図２Ａに示す送信装置１０は、デジタル送信処理部１１と、Ｄ／Ａ（Digital to Analog）変換処理部１２と、参照周波数発振部１３と、ＬＯ（Local Oscillator）周波数発振部１４と、アナログベースバンド回路１５と、送信ミクサ（Mixer）１６と、パワーアンプ（ＰＡ）１７と、アンテナ１８と、を有する。
【００２１】
デジタル送信処理部１１は、送信データに、例えば、符号化処理及び変調処理を含む所定のデジタル送信処理を施し、ベースバンドデジタル送信信号を生成し、Ｄ／Ａ変換処理部１２に出力する。
【００２２】
Ｄ／Ａ変換処理部１２は、ベースバンドデジタル送信信号をベースバンドアナログ送信信号に変換し、アナログベースバンド回路１５に出力する。Ｄ／Ａ変換処理部１２によって変換されたベースバンドアナログ送信信号は、不要な信号（例えば、高調波）を含む。
【００２３】
参照周波数発振部１３は、局部発振信号ｆＬＯ１の生成に用いる参照周波数信号ｆＲＥＦ＿ＬＯ１を生成し、ＬＯ周波数発振部１４に出力する。
【００２４】
ＬＯ周波数発振部１４は、参照周波数信号ｆＲＥＦ＿ＬＯ１に基づいて、局部発振信号ｆＬＯ１を生成して送信ミクサ１６へ出力する。
【００２５】
アナログベースバンド回路１５は、ベースバンドアナログ送信信号に対してゲイン調整とフィルタリングを行い、不要な信号（例えば、高調波成分）を除去する。アナログベースバンド回路１５は、フィルタリング後のベースバンドアナログ送信信号を送信ミクサ１６に出力する。
【００２６】
アナログベースバンド回路１５は、離散時間型の回路で構成することも可能である。その場合、参照周波数発振部１３は、離散時間アナログ信号処理に用いる参照周波数信号ｆＲＥＦ１を生成し、離散時間アナログ回路で構成されるアナログベースバンド回路１５に出力する。離散時間アナログ回路への参照周波数信号ｆＲＥＦ１とＬＯ周波数発振部１４への参照周波数信号ｆＲＥＦ＿ＬＯ１の周波数は、同じ周波数であっても良く、異なる周波数であってもよい。
【００２７】
なお、アナログベースバンド回路１５を離散時間アナログ回路で構成する場合のアナログベースバンド回路１５の構成および動作については後述する。
【００２８】
送信ミクサ１６は、局部発振信号ｆＬＯ１に基づいて、フィルタリング後のベースバンドアナログ送信信号をＲＦ（無線周波数：radio  frequency）周波数にアップコンバートし、ＲＦ周波数にアップコンバートされたアナログ送信信号をパワーアンプ１７に出力する。
【００２９】
パワーアンプ１７は、ＲＦ周波数にアップコンバートされたアナログ送信信号の電力を増幅し、アンテナ１８に出力する。
【００３０】
アンテナ１８は、電力増幅後のアナログ送信信号を放射する。
【００３１】
図２Ｂに示す受信装置２０は、アンテナ２１と、低雑音増幅器（ＬＮＡ：Low Noise Amplifier）２２と、参照周波数発振部２３と、ＬＯ周波数発振部２４と、受信ミクサ（Mixer）２５と、アナログベースバンド回路２６と、Ａ／Ｄ（Analog to Digital）変換処理部２７と、デジタル受信処理部２８と、を有する。
【００３２】
アンテナ２１は、図示していない送信局からＲＦ周波数のアナログ受信信号を受信し、低雑音増幅器２２へ出力する。
【００３３】
低雑音増幅器２２は、受信したＲＦ周波数のアナログ受信信号を増幅し、受信ミクサ２５へ出力する。
【００３４】
参照周波数発振部２３は、参照周波数信号ｆＲＥＦ＿ＬＯ２をＬＯ周波数発振部２４に出力する。
【００３５】
ＬＯ周波数発振部２４は、参照周波数信号ｆＲＥＦ＿ＬＯ２に基づいて、局部発振信号ｆＬＯ２を生成して受信ミクサ２５へ出力する。
【００３６】
受信ミクサ２５は、局部発振信号ｆＬＯ２に基づいて、ＲＦ周波数のアナログ受信信号をベースバンドアナログ受信信号に周波数変換し、アナログベースバンド回路２６に出力する。
【００３７】
アナログベースバンド回路２６は、ベースバンドアナログ受信信号に対してフィルタリングを行う。アナログベースバンド回路２６は、フィルタリング後のベースバンドアナログ受信信号をＡ／Ｄ変換処理部２７に出力する。
【００３８】
アナログベースバンド回路２６は、離散時間型の回路で構成することも可能である。その場合、参照周波数発振部２３は、離散時間アナログ信号処理に用いる参照周波数信号ｆＲＥＦ２を生成し、離散時間アナログ回路で構成されるアナログベースバンド回路２６に出力する。離散時間アナログ回路への参照周波数信号ｆＲＥＦ２とＬＯ周波数発振部２４への参照周波数信号ｆＲＥＦ＿ＬＯ２の周波数は、同じ周波数であっても良く、異なる周波数であってもよい。
【００３９】
なお、アナログベースバンド回路２６を離散時間アナログ回路で構成する場合のアナログベースバンド回路２６の構成および動作については後述する。
【００４０】
Ａ／Ｄ変換処理部２７は、フィルタリング後のベースバンドアナログ受信信号をベースバンドデジタル受信信号に変換し、デジタル受信処理部２８に出力する。
【００４１】
デジタル受信処理部２８は、ベースバンドデジタル信号に対して、例えば、復調処理及び復号処理等を含む所定のデジタル受信処理を行って受信データを生成し、出力する。
【００４２】
なお、図２Ａに示す送信装置１０および図２Ｂに示す受信装置２０は、ダイレクトコンバージョンの構成として説明した。本実施の形態に係る送信装置１０または受信装置２０は、ミクサを１つ以上追加し、中間周波数（ＩＦ：Intermediate Frequency）を用いる方式でもよい。
【００４３】
また、参照周波数信号ｆＲＥＦ１、ｆＲＥＦ２は、１つの信号を共用しても良いし、参照発振周波数発振部１３、２３、又は、ＬＯ周波数発振部１４、２４は、送信装置１０及び受信装置２０において共用してもよい。なお、本実施の形態の構成は、他の実施の形態でも同様の構成を用いることができる。
【００４４】
[ミクサの構成]
次に、本実施の形態に係る送信ミクサ１６、受信ミクサ２５の構成について説明する。
【００４５】
図３は、本実施の形態に係るミクサ１００の構成の一例を示す図である。図３に示すミクサ１００は、図２Ａに示す送信装置１０が有する送信ミクサ１６、および、図２Ｂに示す受信装置２０が有する受信ミクサ２５に相当する。
【００４６】
ミクサ１００は、４つのスイッチ１１０−１〜１１０−４、クロック生成回路１２０、クロック調整回路１３０を有し、端子ＩＮから入力される信号に対し、４相の信号を出力するスイッチング回路である。
【００４７】
スイッチ１１０−１〜１１０−４は、クロック調整回路１３０からのクロックＳ１〜Ｓ４によってオン／オフを制御される。具体的に、スイッチ１１０−１〜１１０−４は、それぞれ、クロックＳ１〜Ｓ４の振幅が閾値以上になる時間でオンに切り替わり、それ以外の区間でオフに切り替わる。つまり、クロックＳ１〜Ｓ４のＤＵＴＹ比、振幅、位相を調整することによって、スイッチ１１０−１〜１１０−４が閾値以上になる時間を制御できる。
【００４８】
なお、スイッチ１１０−１〜１１０−４における閾値は、互いに異なっていても同一であってもよい。
【００４９】
なお、ここでは、スイッチ１１０−１〜１１０−４がＮＭＯＳスイッチを用いた構成で示しているが、ＰＭＯＳスイッチ、ＮＭＯＳとＰＭＯＳを用いた相補型スイッチなど、その他の構成でもよい。
【００５０】
クロック生成回路１２０は、ＬＯ周波数発振部（図２Ａおよび図２Ｂ参照）から出力される局部発振信号（ｆＬＯ１又はｆＬＯ２）からベースクロックＢ１〜Ｂ４を生成し、クロック調整回路１３０に出力する。なお、クロック生成回路１２０によって生成されるクロックについては後述する。
【００５１】
なお、クロック生成回路１２０は、参照周波数発振部（図２Ａおよび図２Ｂ参照）からの参照信号(ｆＲＥＦ１又はｆＲＥＦ２又はｆＲＥＦ＿ＬＯ１又はｆＲＥＦ＿ＬＯ２)からベースクロックＢ１〜Ｂ４を生成しても良い。
【００５２】
クロック調整回路１３０は、ベースクロックＢ１〜Ｂ４のＤＵＴＹ比、位相、振幅を調整し、調整したクロックをクロックＳ１〜Ｓ４としてスイッチ１１０−１〜１１０−４へ供給する。
【００５３】
ここで、スイッチ１１０−１〜１１０−４に供給されるクロックＳ１〜Ｓ４について説明する。図４Ａは、スイッチ１１０−１〜１１０−４に供給されるクロックＳ１〜Ｓ４の一例を示す図である。図４ＡのクロックＳ１〜Ｓ４は、位相が９０度ずれた４相の矩形信号であり、ハイとなる時間がパルス幅Ｔｓ、クロックの周期がＴＣＫである。クロックＳ１〜Ｓ４のＤＵＴＹ比２５％は、スイッチ１１０−１〜１１０−４における所望のＤＵＴＹ比である。
【００５４】
図４Ａに示すように、クロックＳ１〜Ｓ４のｌｏｗからｈｉｇｈへの立ち上がり、および、ｈｉｇｈからｌｏｗへの立ち下がりが急峻であれば、スイッチ１１０−１〜１１０−４は、パルス幅Ｔｓの区間でオンに切り替わる。
【００５５】
しかしながら、図３に示すミクサ１００を高周波数で動作させるためにクロック周波数（＝１／ＴＣＫ）を高くする場合、クロック生成回路１２０が生成するクロックの波形は、なまってしまう。
【００５６】
例えば、図４ＡのクロックＳ１〜Ｓ４のような矩形信号がなまる場合、ｌｏｗからｈｉｇｈへの立ち上がり、および、ｈｉｇｈからｌｏｗへの立ち下がりがなめらかになり、スイッチ１１０−１〜１１０−４のオンに切り替わっている時間（以下、オン時間ＴＯＮと記載）は、パルス幅Ｔｓと異なる。つまり、クロックのＤＵＴＹ比（＝Ｔｓ／ＴＣＫ）と、スイッチにおけるＤＵＴＹ比（＝スイッチのオン時間ＴＯＮ／クロックの周期ＴＣＫ）が異なる。
【００５７】
本実施の形態に係るクロック調整回路１３０は、クロック生成回路１２０が生成するクロックの波形がなまっている場合においても、クロックのＤＵＴＹ比、振幅、位相を調整することによって、スイッチにおけるＤＵＴＹ比（＝ＴＯＮ／ＴＣＫ）を所望のＤＵＴＹ比に制御する。
【００５８】
また、本実施の形態に係るクロック調整回路１３０は、クロック生成回路１２０が生成するクロックが矩形信号の場合においても、クロックのＤＵＴＹ比、振幅、位相を調整することによって、スイッチにおけるＤＵＴＹ比（＝ＴＯＮ／ＴＣＫ）を所望のＤＵＴＹ比に制御する。
【００５９】
図４Ｂは、クロック生成回路１２０が生成するベースクロックＢ１〜Ｂ４の一例を示す図である。図４ＢのベースクロックＢ１〜Ｂ４は、位相が９０度ずれた４相の正弦波信号である。なお、ベースクロックＢ１〜Ｂ４は、正弦波信号に限定されない。
【００６０】
クロック調整回路１３０は、図４ＢのベースクロックＢ１〜Ｂ４のＤＵＴＹ比、振幅、位相を調整して、図４ＡのクロックＳ１〜Ｓ４が示す理想クロックに相当するクロックをスイッチ１１０−１〜１１０−４に供給し、スイッチ１１０−１〜１１０−４におけるＤＵＴＹ比を所望のＤＵＴＹ比に制御する。なお、理想クロックとは、クロック調整回路１３０から供給されるクロックのスイッチにおけるＤＵＴＹ比（＝ＴＯＮ／ＴＣＫ）と同一のクロックのＤＵＴＹ比（Ｔｓ／／ＴＣＫ）を有する矩形信号を指す。つまり、クロック調整回路１３０から供給されるクロックによるスイッチ１１０−１〜１１０−４は、理想クロックによるスイッチ１１０−１〜１１０−４の動作と同様の動作を行う。
【００６１】
［クロック調整回路の構成］
具体的に、クロック調整回路１３０の構成について説明する。図５Ａ〜図５Ｃは、本実施の形態に係るクロック調整回路１３０の構成の一例を示す図である。なお、図５Ａ〜図５Ｃは、１相信号に対するクロック調整回路１３０の構成を示している。４相信号に対するクロック調整回路１３０の場合、同じ構成を４系統、Ｎ相信号に対しては同じ構成をＮ系統有する。なお、以下では、図５Ａ〜図５Ｃのクロック調整回路１３０は、スイッチ１１０−１に接続する構成として説明する。
【００６２】
図５Ａのクロック調整回路１３０は、バッファ１３１、容量１３２、抵抗１３３を有し、端子ＩＮから入力されるベースクロックＢ１の振幅、バイアスを調整し、端子ＯＵＴへクロックＳ１を出力する。
【００６３】
バッファ１３１は、入力されるベースクロックＢ１を増幅または矩形に立ち上げる。なお、バッファ１３１は、アンプに置き換えられてもよい。
【００６４】
容量１３２は、増幅または矩形にたちあげられたベースクロックＢ１のＤＣ成分をカットする。抵抗１３３は、一方の端子から電圧Ｖ１が印加されることによって、容量１３２から出力されるベースクロックのバイアスを調整する。図５Ａに示すクロック調整回路１３０は、バイアスが調整されたベースクロックＢ１をクロックＳ１として、スイッチ１１０−１へ供給する。
【００６５】
前述の通り、スイッチ１１０−１は、クロックＳ１の振幅が閾値以上になる時間でオンに切り替わるので、ベースクロックの振幅、具体的にはＤＣ成分を調整することによって、スイッチ１１０−１のオン時間ＴＯＮを制御できる。
【００６６】
図５Ａに示すクロック調整回路１３０の調整方法について説明する。図６Ａ〜図６Ｄは、図５Ａに示すクロック調整回路１３０の調整方法を示す図である。図６Ａ〜図６Ｄにおいて、ＴＳＩＮは、ベースクロックである正弦波信号の周期を示している。
【００６７】
図６Ａは、バイアス条件Ａとして、ベースクロックＢ１に対して、バイアスＶＡが加えられたクロックＳ１を示している。図６Ｂは、バイアス条件Ｂとして、ベースクロックＢ１に対して、バイアスＶＢが加えられたクロックＳ１を示している。図６Ａ、図６Ｂにおいて、Ｖｔｈはスイッチ１１０−１の閾値である。スイッチ１１０−１は、クロックＳ１の振幅がＶｔｈ以上になる時間でオンに切り替わる。図６Ａ、図６Ｂに示すように、バイアス条件を調整することによって、スイッチ１１０−１の閾値Ｖｔｈ以上となる時間、つまり、オン時間が変わる。
【００６８】
図６Ａにおいて、ベースクロックＢ１に対して、バイアスＶＡが加えられることによって、スイッチ１１０−１のオン時間ＴＯＮは、ＴＡとなる。つまり、クロックＳ１は図６Ｃに示すようなオン時間がＴＡとなる矩形信号と等価になる。このとき、スイッチ１１０−１におけるＤＵＴＹ比は、ＴＡ／ＴＳＩＮである。
【００６９】
また、図６Ｂにおいて、ベースクロックＢ１に対して、バイアスＶＢが加えられることによって、スイッチ１１０−１のオン時間ＴＯＮは、ＴＢとなる。つまり、クロックＳ１は図６Ｄに示すようなオン時間がＴＢとなる矩形信号と等価になる。このとき、スイッチ１１０−１におけるＤＵＴＹ比は、ＴＢ／ＴＳＩＮである。
【００７０】
すなわち、図５Ａに示すクロック生成回路１３０は、ベースクロックに対して、バイアスを調整することによって、周期ＴＳＩＮの正弦波信号のベースクロックに対して、任意のＤＵＴＹ比（ＴＯＮ／ＴＳＩＮ）に制御できる。図５Ａの構成は、高周波のクロックで回路を制御したい場合に有効である。
【００７１】
次に、図５Ｂのクロック生成回路１３０について説明する。図５Ｂにおいて、図５Ａと共通する構成については、図５Ａと同一の符号を付し、その説明を省略する。図５Ｂの構成は、図５Ａの構成に加えて、可変容量１３４を有する。
【００７２】
可変容量１３４は、可変な容量値Ｃ１を有し、ベースクロックＢ１の波形をなまらせる。波形のなまり具合は、容量値Ｃ１を調整して制御する。なお、可変容量１３４は、容量値が固定されていてもよい。
【００７３】
ここで、図５Ｂに示すクロック調整回路１３０の調整方法について説明する。図７Ａ、７Ｂは、図５Ｂに示すクロック調整回路１３０の調整方法を示す図である。
【００７４】
図７Ａ、７Ｂは、ベースクロックＢ１として、矩形信号がクロック調整回路１３０に入力される場合において、可変容量１３４の容量値Ｃ１を０［ｆＦ］、１００［ｆＦ］、２００［ｆＦ］に調整した例を示している。また、バイアス条件Ｃ、Ｄの矢印は、それぞれが指す線がスイッチ１１０−１の閾値となるように、ベースクロックＢ１に対してバイアスを調整した場合を示している。
【００７５】
図７Ａに示すように、可変容量１３４の容量値Ｃ１を調整することにより、ベースクロックＢ１の波形をなまらせることができる。ベースクロックＢ１の波形をなまらせて、かつ、バイアス条件を調整することによって、クロック調整回路１３０は、スイッチ１１０−１におけるＤＵＴＹ比を所望のＤＵＴＹ比に制御できる。
【００７６】
例えば、容量値Ｃ１を２００［ｆＦ］に調整し、バイアスをバイアス条件Ｃに調整した場合、スイッチ１１０−１におけるオン区間は、ＴＣとなる。また、容量値Ｃ１を２００［ｆＦ］に調整し、バイアスをバイアス条件Ｄに調整した場合、スイッチ１１０−１におけるオン区間は、ＴＤとなる。つまり、容量とバイアスの制御によって、スイッチがオンとなる区間を制御し、スイッチ１１０がオンとなるＤＵＴＹ比を所望のＤＵＴＹ比に調整できる。
【００７７】
また、図７Ｂに示すように、容量とバイアスの組み合わせによっては、ＤＵＴＹ比の調整を省略し、位相の制御に用いることもできる。なお、ＤＵＴＹ比と位相の両者を調整することもできる。
【００７８】
例えば、容量値Ｃ１を１００［ｆＦ］に調整し、バイアスをバイアス条件Ｃに調整した場合、スイッチ１１０−１におけるオン区間は、ＴＣとなる。また、容量値Ｃ１を２００［ｆＦ］に調整し、バイアスをバイアス条件Ｄに調整した場合、スイッチ１１０−１におけるオン区間は、ＴＤとなる。
【００７９】
ここで、オン区間ＴＣとオン区間ＴＤは、長さが略同一であるが、オンとなるタイミング、オフとなるタイミングが互いに異なる。つまり、図５Ｂに示すクロック調整回路１３０は、可変容量１３４の容量値Ｃ１を調整し、バイアス条件を調整することによって、位相の調整ができる。
つまり、容量とバイアス条件の調整によって、ＤＵＴＹ比と位相の調整が可能である。
【００８０】
なお、図７Ａ、図７Ｂでは、ベースクロックＢ１が矩形信号であるとして説明したが、図５Ｂに示すクロック調整回路１３０は、矩形信号に限らず、任意のベースクロックＢ１に対して、ＤＵＴＹ比及び位相が調整できる。
【００８１】
次に、図５Ｃのクロック生成回路１３０について説明する。図５Ｃにおいて、図５Ｂと共通する構成については、図５Ｂと同一の符号を付し、その説明を省略する。図５Ｃの構成は、図５Ｂの構成と比較して、スイッチ１１０−１の構成が異なる。
【００８２】
図５Ｃのスイッチ１１０−１は、スイッチ側のバイアス調整を行う構成である。スイッチ１１０−１がＭＯＳスイッチの場合、ＤＵＴＹ比の調整は、スイッチ１１０−１のバイアス調整よっても可能である。例えば、スイッチ１１０−１のドレインとソースの少なくとも一方あるいは両方のバイアスと、ゲートのバイアスを調整することによって、スイッチ１１０−１におけるオン時間を調整できる。スイッチ１１０−１のバックゲートの電位を変え、スイッチの閾値Ｖｔｈを変えることで、オン時間を変えることも可能である。
【００８３】
［スイッチの構成］
ここで、バイアス調整を行うスイッチの構成について説明する。図８Ａ〜図８Ｄは、本実施の形態に係るスイッチ１１０の構成の一例を示す図である。
【００８４】
図８Ａ〜図８Ｃにおいて、容量１３２−１〜１３２−３は、それぞれ、ソース、ゲート、ドレインに設けられ、通過する信号のＤＣ成分を除去する。抵抗１３３−１は、一方の端子から電圧Ｖ１が印加されることによって、ゲートのバイアスが調整される。抵抗１３３−２は、一方の端子から電圧Ｖ２が印加されることによって、ドレインのバイアスが調整される。抵抗１３３−３は、一方の端子から電圧Ｖ３が印加されることによって、ソースのバイアスが調整される。抵抗１３３−４は、一方の端子から電圧Ｖ３が印加されることによって、バックゲートのバイアスが調整される。
【００８５】
図８Ａ〜図８Ｄに示すように、スイッチ１１０のゲート、ドレイン、ソース、バックゲートのいずれかを調整することによってスイッチ１１０のオン時間を調整できる。ドレイン、ソースのバイアスは、図８Ａ、図８Ｂのように片側に与えてもよいし、図８Ｃに示すように両側に与えてもよい。ドレインとソースの両側にバイアスをあたえる場合は、そのバイアス値に差をつけてスイッチに電流を流してもよい。図８Ｄのようにしてバックゲートに電位を与えてスイッチの閾値Ｖｔｈを制御してもよい。
【００８６】
［クロック生成回路の構成］
ここで、１つの正弦波信号から４相の正弦波信号を生成するクロック生成回路１２０の構成について説明する。図９Ａ〜図９Ｅは、クロック生成回路の構成の一例を示す図である。
【００８７】
図９Ａは、Ｄ型フリップフロップ回路１２１−１〜１２１−４によるシフトレジスタを用いた構成を示している。図９Ａの構成では、出力端子Ｑ０〜Ｑ３に位相の異なる４相の信号が出力される。
【００８８】
図９Ｂは、抵抗１２２−１、１２２−２と容量１２３−１、１２３−２を用いた構成を示している。抵抗１２２−１、１２２−２と容量１２３−１、１２３−２の値を適切に設定することによって、目標の周波数に対して、位相のずれた信号を生成できる。例えば、端子ＩＮから入力される信号に対して、出力端子ＯＵＴ１、ＯＵＴ２から出力される信号を互いに９０度位相の異なる信号を生成する。出力端子ＯＵＴ１、ＯＵＴ２から出力される信号を、それぞれ、図示しないバランを用いて１８０度位相の異なる信号に分けることによって、９０度位相の異なる４相の信号を生成できる。また、ＲＣ回路の組み合わせを用いて９０度位相の異なる４相の信号を生成できる。例えば、図９Ｅに示すように、単一入力信号からＲＣ回路の組み合わせによって、９０度位相の異なる４相の信号を生成できる。
【００８９】
図９Ｃは、任意の位相の信号を生成する位相器の構成を示している。図９Ｃに示す構成は、９０度位相差信号生成回路１２４、可変利得増幅器１２５−１、１２５−２、合成回路１２６を有する。９０度位相差信号生成回路１２４は、入力信号から９０度位相の異なる２つの信号を生成する。可変利得増幅器１２５−１、１２５−２は、９０度位相差信号生成回路１２４から出力される信号それぞれの振幅を適切な値に調整する。最後に、合成回路１２６は、それらの信号を合成することで任意の位相の信号を生成できる。
【００９０】
図９Ｄは、ＣＭＯＳインバータ１２７−１〜１２７−１２を用いた構成を示す。入出力系統１２０Ａ、１２０Ｂ、１２０Ｃには、それぞれ、６つのＣＭＯＳインバータ１２７−１〜１２７−６、４つのＣＭＯＳインバータ１２７−７〜１２７−１０、２つのＣＭＯＳインバータ１２７−１１〜１２７−１２が接続されている。なお、各入出力系統に接続されるＣＭＯＳインバータの数は、これに限定されない。ＣＭＯＳインバータ１２７−１〜１２７−１２は、通過した信号に遅延を与える。そのため、入出力系統１２０Ａ〜１２０Ｃは、接続するＣＭＯＳプロセスインバータの数を変えることによって、互いに異なる遅延量を入力される信号に与え、４相の異なる出力信号を生成できる。
【００９１】
［ミクサの別の構成］
図３では、ミクサ１００がシングルバランスミクサの構成として説明した。本実施の形態では、ダブルバランスミクサの構成に対してクロック生成回路とクロック調整回路を用いてもよい。
【００９２】
図１０は、本実施の形態に係るミクサ２００の構成の一例を示す図である。図１０のミクサ２００は、電圧電流変換回路（ＴＡ）２１０、スイッチ２２０−１〜２２０−８、クロック生成回路２３０、クロック調整回路２４０を有する。ミクサ２００は、ダブルバランスミクサの構成であり、端子ＩＮ＿Ｐ、ＩＮ＿Ｎから入力される正相と逆相の信号に対して、４相の信号を出力する。
【００９３】
ＴＡ２１０は、入力される信号を増幅する。なお、ＴＡ２１０は、アンプでもよいし、バッファであってもよい。
【００９４】
スイッチ２２０−１〜２２０−８は、図３に示したスイッチ１１０−１〜１１０−４と同様であり、クロック調整回路２３０からのクロックＳ１〜Ｓ４によって制御される。
【００９５】
クロック生成回路２３０は、図３に示したクロック生成回路１２０と同様であり、ＬＯ周波数発振部（図２Ａおよび図２Ｂ参照）から出力される局部発振信号（ｆＬＯ１又はｆＬＯ２）からベースクロックＢ１〜Ｂ４を生成し、クロック調整回路２４０に出力する。
【００９６】
クロック調整回路２４０は、図３に示したクロック調整回路１３０と同様であり、ベースクロックＢ１〜Ｂ４のＤＵＴＹ比、位相、振幅を調整し、調整したクロックをクロックＳ１〜Ｓ４としてスイッチ２２０−１〜２２０−８へ供給する。
【００９７】
［４相のクロックを調整するクロック調整回路の構成］
ここで、４相のクロックを調整するクロック調整回路２４０の構成について説明する。図１１Ａ〜図１１Ｃは、本実施の形態に係るクロック調整回路２４０の構成の一例を示す図である。
【００９８】
図１１Ａは、クロックＳ１〜Ｓ４それぞれのＤＵＴＹ比を調整する構成である。図１１Ａの構成は、それぞれ、４相のベースクロックＢ１〜Ｂ４に対して４相のクロックＳ１〜Ｓ４を出力する４系統を含み、アンプ２４１−１〜２４１−４、容量２４２−１〜２４２−４、抵抗２４３−１〜２４３−４、可変容量２４４−１〜２４４−４を有する。また、４系統のそれぞれの抵抗２４３−１〜２４３−４には、電圧Ｖ１〜Ｖ４が印加される。
【００９９】
図１１Ａの構成では、各系統にそれぞれ入力されるベースクロックＢ１〜Ｂ４に対して、互いに異なる電圧Ｖ１〜Ｖ４によって異なるバイアスを調整し、可変容量２４４−１〜２４４−４によって容量の値を調整することによって、それぞれのＤＵＴＹ比を調整できる。回路の配線のレイアウト等の影響により、ベースクロックＢ１〜Ｂ４が互いに異なるＤＵＴＹ比であった場合でも、各系統でそれぞれ異なるバイアス、容量の値を調整できるので、各系統から出力されるクロックＳ１〜Ｓ４を理想的なクロックと等価にすることができる。
【０１００】
なお、図７Ｂに示したように、図１１Ａの構成で４相の信号の位相を調整することも可能である。
【０１０１】
図１１Ｂは、クロックＳ１〜Ｓ４それぞれの位相を調整する構成である。なお、図１１Ｂにおいて、図１１Ａと共通する構成については、図１１Ａと同一の符号を付し、その説明を省略する。図１１Ｂの構成は、図１１Ａの構成に加えて、アンプ２４６−１〜２４６−４、容量２４５−１〜２４５−４を有する。また、４系統のそれぞれの抵抗２４３−１〜２４３−４には、電圧Ｖ１が印加される。
【０１０２】
図１１Ｂの構成において、可変容量２４４−１〜２４４−４は、信号のなまらせ方を各系統で変える。そして、アンプ２４６−１〜２４６−４は、それぞれ、なまり方の異なる信号を再度立ち上げる。この構成により、信号の立ち上がりのタイミングを各系統で変えられるため、立ち上がりのタイミングを調整、つまり、位相を調整できる。アンプ２４６−１〜２４６−４から出力される信号は、スイッチにおけるＤＵＴＹ比が所望のＤＵＴＹ比となるように各系統の容量２４５−１〜２４５−４、バイアスによって調整される。
【０１０３】
図１１Ｃは、クロックＳ１〜Ｓ４それぞれの位相とＤＵＴＹ比を調整する構成である。なお、図１１Ｃにおいて、図１１Ｂと共通する構成については、図１１Ｂと同一の符号を付し、その説明を省略する。図１１Ｃの構成は、図１１Ｂの構成における容量２４５−１〜２４５−４が可変容量２４７−１〜２４７−４に置き換わった構成を有する。また、４系統のそれぞれの抵抗２４３−１〜２４３−４には、電圧Ｖ１〜Ｖ４が印加される。
【０１０４】
図１１Ｃの構成は、図１１Ｂと同様に、可変容量２４４−１〜２４４−４、アンプ２４６−１〜２４６−４によって、信号の立ち上がりのタイミングを各系統で変えて、位相を調整する。更に、図１１Ａと同様に、互いに異なる電圧Ｖ１〜Ｖ４によって異なるバイアスを調整し、可変容量２４７−１〜２４７−４によって容量の値を調整することによって、それぞれのＤＵＴＹ比を調整できる。
【０１０５】
なお、４相のクロックの調整は、別の構成を用いても行うことができる。図１２Ａは、クロック生成回路の別の構成の一例を示す図である。図１２Ｂは、クロック調整回路の別の構成の一例を示す図である。
【０１０６】
なお、図１２Ａに示すクロック生成回路と、クロック調整回路である図１Ｂの４相信号のＡＮＤ回路に対して、図１２Ｂに示すクロック調整回路を追加してもよい。
【０１０７】
図１２Ａに示すクロック生成回答の挿入点Ａ，挿入点Ａ’(または挿入点Ｂ,挿入点Ｂ’,挿入点Ｃ,挿入点Ｃ’)に図１２Ｂに示すクロック調整回路を挿入することによってバイアスを調整し、ＡＮＤ動作できる周波数を高めることができる。挿入点Ｄまたは挿入点Ｅに、図１２Ｂに示すクロック調整回路を挿入することでインバータ動作を高周波化することができる。
【０１０８】
また、スイッチに接続される挿入点Ｆに、図１２Ｂに示すクロック調整回路を挿入することで、スイッチのオン時間調整をすることができる。なお、図１２Ａのクロック生成回路に挿入する図１２Ｂのクロック調整回路は、いずれの位置に挿入してもよいし、複数個挿入してもよい。また、図１２Ａのクロック生成回路は、インバータ（またはバッファ）の数が６個であるが、これに限られない。
【０１０９】
（実施の形態２）
実施の形態１では、クロック生成回路が生成するベースクロックのバイアス、位相、ＤＵＴＹ比を調整するクロック調整回路について説明した。本実施の形態では、実施の形態１で説明したクロック調整回路を使用し、低周波のクロックで動作させるミクサの構成について、図１３Ａ〜図１３Ｃ、図１４Ａ〜図１４Ｃを用いて説明する。
【０１１０】
図１３Ａは、基本的なシングルバランス型のミクサ３００の構成を示す図である。ミクサ３００は、スイッチ３１０−１、３１０−２、クロック生成回路３２０、クロック調整回路３３０を有し、端子ＩＮから入力される信号に対し、端子ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎからそれぞれ正相と逆相の信号を出力する。
【０１１１】
スイッチ３１０−１、３１０−２は、クロック調整回路３３０からのクロックＳＰ、ＳＮによってオン／オフを制御される。図１４Ａは、図１３Ａに示すミクサ３００を動作させるクロックの一例を示す図である。図１４Ａに示すクロックＳＰ、ＳＮは、スイッチ３１０−１、３１０−２における等価なクロックであり、スイッチ３１０−１、３１０−２は、それぞれ、クロックＳＰ、ＳＮのｈｉｇｈの時間にオンに切り替わり、ｌｏｗの時間にオフに切り替わる。
【０１１２】
図１３Ｂは、図１３Ａのミクサ３００と同様の動作を１／２のクロック周波数で実現するシングルバランス型のミクサ４００の構成を示す図である。ミクサ４００は、スイッチ４１０−１〜４１０−４、クロック生成回路４２０、クロック調整回路４３０を有し、端子ＩＮから入力される信号に対し、端子ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎからそれぞれ正相と逆相の信号を出力する。
【０１１３】
スイッチ４１０−１〜４１０−４は、クロック調整回路４３０からのクロックＳ１〜Ｓ４によってオン／オフを制御される。図１４Ｂは、図１３Ｂに示すミクサ４００を動作させるクロックの一例を示す図である。図１４Ｂに示すクロックＳ１〜Ｓ４は、スイッチ４１０−１〜４１０−４における等価なクロックであり、スイッチ４１０−１〜４１０−４は、それぞれ、クロックＳ１〜Ｓ４のｈｉｇｈの時間にオンに切り替わり、ｌｏｗの時間にオフに切り替わる。
【０１１４】
ミクサ３００とミクサ４００は、図１４Ａに示すミクサ３００を動作させるクロックと図１４Ｂに示すミクサ４００を動作させるクロックのオン時間、つまり、パルス幅Ｔｓを同一にすることによって、同じ動作を行う。その場合、図１４Ｂのクロックの周期Ｔｃｋは、図１４Ａのクロックの周期Ｔｃｋの２倍、つまり、クロック周波数は１／２となる。
【０１１５】
図１３Ｃは、図１３Ａのミクサ３００と同様の動作を１／Ｍのクロック周波数で実現するシングルバランス型のミクサ５００の構成を示す図である。ミクサ５００は、スイッチ５１０−１〜５１０−２Ｍ、クロック生成回路５２０、クロック調整回路５３０を有し、端子ＩＮから入力される信号に対し、端子ＯＵＴ＿Ｐ、ＯＵＴ＿Ｎからそれぞれ正相と逆相の信号を出力する。
【０１１６】
スイッチ５１０−１〜５１０−２Ｍは、クロック調整回路４３０からのクロックＳ１〜Ｓ（２Ｍ）によってオン／オフを制御される。図１４Ｃは、図１３Ｃに示すミクサ５００を動作させるクロックの一例を示す図である。図１４Ｃに示すクロックＳ１〜Ｓ（２Ｍ）は、スイッチ５１０−１〜５１０−２Ｍにおける等価なクロックであり、スイッチ５１０−１〜５１０−２Ｍは、それぞれ、クロックＳ１〜Ｓ（２Ｍ）のｈｉｇｈの時間にオンに切り替わり、ｌｏｗの時間にオフに切り替わる。
【０１１７】
ミクサ３００とミクサ５００は、図１４Ａに示すミクサ３００を動作させるクロックと図１４Ｃに示すミクサ５００を動作させるクロックのオン時間、つまり、パルス幅Ｔｓを同一にすることによって、同じ動作を行う。その場合、図１４Ｃのクロックの周期Ｔｃｋは、図１４Ａのクロックの周期ＴｃｋのＭ倍、つまり、クロック周波数は１／Ｍとなる。
【０１１８】
また、図１４Ａ〜図１４Ｃに示すように、各クロックは、互いにＤＵＴＹ比と位相が異なる。図１３Ａ〜図１３Ｃに示すクロック生成回路３２０〜５２０、クロック調整回路３３０〜５３０は、実施の形態１で説明した構成と同様の構成をとることによって、各クロックのＤＵＴＹ比と位相を調整する。
【０１１９】
ＤＵＴＹ比と位相の調整は、図５Ａ〜図５Ｃ、図１１Ａ〜図１１Ｃで説明したクロック調整回路の構成を用いる。また、位相の調整は、図９Ａ、図９Ｂ、図９Ｄで説明したクロック生成回路の構成を用いる。なお、ＤＵＴＹ比の調整は、図８Ａ〜図８Ｄで説明したスイッチの構成を用いてもよい。
【０１２０】
以上説明した本実施の形態によれば、高周波クロックでのミクサの動作と同様の動作を低周波クロックで実現することができる。その場合において、供給されるクロックは、クロック生成回路、クロック調整回路がＤＵＴＹ比、位相を調整することによって、実現される。
【０１２１】
（実施の形態３）
本実施の形態では、実施の形態１で説明したクロック調整回路を使用して、図２Ａ、図２Ｂで説明したアナログベースバンド回路を離散時間アナログ回路で構成する場合について説明する。なお、ここで説明する離散時間アナログ回路は、連続時間系と離散時間系が組み合わさった周期時変連続時間系の回路を指している。
【０１２２】
図１５Ａ〜図１５Ｃは、周期時変連続時間系の概念図である。図１５Ａは、連続時間（ＣＴ：Continuous Time）の信号が入力され、ＣＴの信号を出力する連続時間系の回路である。連続時間系の回路は、インダクタのサイズが大きかったり、Ｒ、Ｃの絶対値のバラツキが大きかったり、オペアンプ等のアクティブ回路が低電源電圧の動作が難しいということがあり、微細ＣＭＯＳプロセスでの設計は、容易でない。
【０１２３】
図１５Ｂは、連続時間の入力信号をサンプリング回路等で離散時間（ＤＴ：Discrete Time）の信号に変換し、変換した信号を離散時間系の回路で処理し、処理した離散時間の信号をホールド回路等で連続時間の信号に変換する、離散時間系の回路である。離散時間系の回路では、クロック周波数、容量比で特性が決まり、低電源圧で設計できるので、微細ＣＭＯＳでの設計に適する。ただし、入出力で連続系と離散系の変換用にスイッチとクロックが必要になり、連続時間系よりもスイッチとクロックという構成要素が増える。広帯域動作を考えた場合、スイッチの数を削減し、構成をできるだけ簡略化することが望ましい。
【０１２４】
図１５Ｃは、連続時間系と離散時間系のハイブリッドともいえる周期時変連続時間系の回路構成である。連続時間系の回路の一部に離散時間系の回路を用いる構成となっている。これによって、簡易な構成で離散時間系の特徴を活かした回路を実現でき、微細ＣＭＯＳに適した広帯域動作可能な回路を実現することができる。
【０１２５】
［離散時間アナログ回路６００の構成と動作］
図１６は、実施の形態３に係る離散時間アナログ回路６００の要部構成の一例を示す図である。図１６に示す離散時間アナログ回路６００は、ＴＡ６１０（Transconductance Amplifier：トランスコンダクタンスアンプ）と、２つの容量６２０（６２０−１、６２０−２）と、電荷反転回路６３０と、クロック生成回路６４０と、クロック調整回路６５０を有する。
【０１２６】
離散時間アナログ回路６００は、正相と逆相の２系統を含む入力電圧信号Ｖｉｎを入力とする、差動型の離散時間アナログ回路である。
【０１２７】
ＴＡ６１０は、電圧電流変換回路であり、正相と逆相の２系統を含む入力電圧信号Ｖｉｎを入力とし、入力電圧信号Ｖｉｎを電流（ｇｍ×Ｖｉｎ）に変換し、正相と逆相の２系統の電流を出力する。なお、ｇｍはＴＡ６１０のトランスコンダクタンス（相互コンダクタンス）の値である。
【０１２８】
容量６２０−１は、ＴＡ６１０の正相の出力端子Ｔ＿ＴＡｏｕｔ１に接続され、容量６２０−２は逆相の出力端子Ｔ＿ＴＡｏｕｔ２の間に接続される。容量６２０−１，６２０−２の容量値は、ＣＨ１である。
【０１２９】
電荷反転回路６３０は、複数のスイッチを有し、一方の端子がＴＡ６１０の出力端子Ｔ＿ＴＡｏｕｔ１に接続され、他方の端子が出力端子Ｔ＿ＴＡｏｕｔ２に接続される。電荷反転回路６３０は、複数のスイッチのオン／オフを制御することによって、電荷を保持する動作および電荷を反転して接続する動作を行うスイッチング回路である。電荷反転回路６３０は、クロック調整回路６５０から供給されるクロックに基づいて電荷共有を行い、入力されるアナログ信号に対するフィルタリング処理を行う。
【０１３０】
クロック生成回路６４０、クロック調整回路６５０は、実施の形態１で説明した構成と同様の構成を有し、クロックＳ１〜Ｓ４を電荷反転回路６３０へ供給する。クロックＳ１〜Ｓ４は、スイッチのオン時間であるハイ期間、スイッチがオフとなる時間（オフ時間）であるロー期間から構成される。
【０１３１】
［電荷反転回路の構成例１］
ここで、電荷反転回路６３０の具体的な構成について説明する。図１７Ａは、実施の形態３に係る電荷反転回路６３０Ａの構成の一例を示す図である。図１７Ｂは、実施の形態３に係る電荷反転回路６３０Ａの内部構成の一例を示す図である。図１７Ｂに示す電荷反転回路６３０Ａは、２個の容量６３１−１、６３１−２と、容量６３１−１、６３１−２の接続を制御する８個のスイッチ６３２−１〜６３２−８を有する。電荷反転回路６３０の端子Ａは、ＴＡ６１０の正相の出力端子Ｔ＿ＴＡｏｕｔ１に接続され、端子Ｂは、ＴＡ６１０の逆相の出力端子Ｔ＿ＴＡｏｕｔ２に接続される。
【０１３２】
スイッチ６３２−１は、端子Ｘ１と端子Ａの接続をクロックＳ１によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ６３２−２は、端子Ｘ１と端子Ｂの接続をクロックＳ３によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ６３２−３は、端子Ｘ２と端子Ａの接続を制御信号Ｓ２によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ６３２−４は、端子Ｘ２と端子Ｂの接続を制御信号Ｓ４によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ６３２−５は、端子Ｘ１と端子Ｂの接続をクロックＳ３によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ６３２−６は、端子Ｙ１と端子Ａの接続をクロックＳ３によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ６３２−７は、端子Ｘ２と端子Ｂの接続をクロックＳ４によって制御し、ハイ期間中は接続し、ロー期間中は切断する。スイッチ６３２−８は、端子Ｙ２と端子Ａの接続をクロックＳ４によって制御し、ハイ期間中は接続し、ロー期間中は切断する。
【０１３３】
上記において、ハイ期間、ロー期間は、図４Ａの理想クロックを指しているが、クロック生成回路６４０が図４Ｂのような正弦波信号を生成する場合でも、クロック調整回路６５０によって、図４Ａに相当するスイッチのオン、オフ時間を実現可能である。
【０１３４】
［クロックの生成］
クロック生成回路６４０とクロック調整回路６５０から供給されるクロックの生成について説明する。本実施の形態において、クロック生成回路６４０とクロック調整回路６５０は、図４Ａに示した理想クロックに相当するクロックを生成する。図４Ａにおいて、パルス幅Ｔｓは、サンプル間隔と同一である。クロックＳ１〜Ｓ４は、ＤＵＴＹ比（＝パルス幅Ｔｓ／クロックの周期ＴＣＫ）が０．２５であり、９０度ずつ位相がずれた４相の制御信号である。
【０１３５】
つまり、クロック調整回路６５０は、図４Ａのクロックがハイになる区間、制御対象のスイッチがオンし、ローとなる区間で制御対象のスイッチがオフになるように、スイッチを制御する。なお、図４Ａでは、理想的なクロック波形として矩形クロックを示しているが、正弦波入力でも同様の波形に相当するスイッチ動作を実現可能である。例えば、クロック生成回路６４０が図４Ｂの４相の正弦波信号を生成し、クロック調整回路６５０がバイアス、容量を調整し、スイッチがオンとなる期間を調整する。クロック生成回路６４０における位相の異なる信号の生成は、図９Ａ〜図９Ｄの構成によって実現でき、クロック調整回路６５０におけるバイアスの調整は、図５Ａ〜図５Ｃ、図１１Ａ〜図１１Ｃの構成によって実現できる。なお、バイアスの調整は、後述する図３２Ａ、３２Ｂの構成を用いて実現することができる。スイッチのオンオフを決める閾値の調整はスイッチ６３２−１〜６３２−８を図８の構成にすることによっても実現できる。
【０１３６】
［離散時間アナログ回路６００の動作例１］
離散時間アナログ回路６００における動作について説明する。図１８Ａ〜１８Ｄは、離散時間アナログ回路６００における動作の概略を示す図である。なお、図１８Ａ〜１８Ｄでは、ＴＡ６１０、容量６３１−１、６３１−２、容量６２０−１の接続状態を順に示している。また、図１６に示す離散時間アナログ回路６００は、正相と逆相の２系統を含む差動の構成として説明したが、図１８Ａ〜１８Ｄは、説明の簡略化のため、単相の入出力系統の構成として説明する。
【０１３７】
離散時間アナログ回路６００は、間隔Ｔｓ毎に電荷共有を繰り返し行い、サンプル値を生成する。離散時間アナログ回路６００は、次の３種類の電荷を電荷共有する。
【０１３８】
（１−ａ）ＴＡ６１０が入力電圧信号Ｖｉｎを電流に変換した電荷、つまり、ＴＡ１１０の出力端子Ｔ＿ＴＡｏｕｔに出力される電荷（以下、入力電荷と記載）
（１−ｂ）容量６２０が保持している１サンプル前の電荷
（１−ｃ）電荷反転回路６３０が保持している２サンプル前の電荷
【０１３９】
なお、３種類の共有において、電荷反転回路６３０は、保持している２サンプル前の電荷の極性を反転させることによって電荷共有する。
【０１４０】
電荷反転回路６３０は、図４Ａに示した理想クロックに相当するクロックＳ１〜Ｓ４に基づくスイッチ６３２−１〜６３２−８の制御（オンとオフ）によって、図１８Ａ〜１８Ｄ示すように、次の４つの動作を１周期（１ＴＣＫ）内に行い、周期ＴＣＫ毎に繰り返す。なお、以下の第１〜第４の動作は、それぞれ、図１８Ａ〜１８Ｄに対応する。
【０１４１】
第１の動作：クロックＳ１がハイ期間中は、容量６３１−１の端子Ｘ１が端子Ａに接続され、端子Ｙ１が端子Ｂに接続される（以下、容量６３１−１の正相接続と記載）。
第２の動作：クロックＳ２がハイ期間中は、容量６３１−２の端子Ｘ２が端子Ａに接続され、端子Ｙ２が端子Ｂに接続される（以下、容量６３１−２の正相接続と記載）。
第３の動作：クロックＳ３がハイ期間中は、容量６３１−１の端子Ｙ１が端子Ａに接続され、端子Ｘ１が端子Ｂに接続される（以下、容量６３１−１の逆相接続と記載）。
第４の動作：クロックＳ４がハイ期間中は、容量６３１−２の端子Ｙ２が端子Ａに接続され、端子Ｘ２が端子Ｂに接続される（以下、容量６３１−２の逆相接続と記載）。
【０１４２】
つまり、容量６３１−１が正相接続され、容量６３１−２が逆相接続により電荷共有された電荷を保持する第１の動作、容量６３１−２が正相接続され、容量６３１−１が正相接続により電荷共有された電荷を保持する第２の動作、容量６３１−１が逆相接続され、容量６３１−２が正相接続により電荷共有された電荷を保持する第３の動作、および、容量６３１−２が逆相接続され、容量６３１−１が逆相接続により電荷共有された電荷を保持する第４の動作、という４つの動作が間隔Ｔｓ毎に行われる。
【０１４３】
容量６３１−１および６３１−２は、正相接続（逆相接続）により電荷共有された電荷を逆相接続（正相接続）することによって、保持している電荷の極性を反転させて接続する動作を行う。
【０１４４】
つまり、上記第１の動作から第４の動作によって、電荷反転回路６３０Ａは、容量６３１−１が保持している電荷の極性を反転させて接続し、容量６３１−２の接続が開放されて電荷を保持する動作（第１の動作及び第３の動作）と、容量６３１−２が保持している電荷の極性を反転させて接続し、容量６３１−１の接続が開放されて電荷を保持する動作（第２の動作及び第４の動作）が、Ｔｓ期間毎に交互に繰り返される。
【０１４５】
第１の動作から第４の動作について数学的に説明する。
離散時間アナログ回路６００におけるｎ時点での電荷共有の概略は、次式（１）の差分方程式により記述できる。
【数１】
2016184918.tif 000003
【０１４６】
式（１）において、左辺第１項は入力電荷に相当し、第２項は容量６２０に保持された１サンプル前の電荷であり、左辺第３項は、容量６３１−１または６３１−２に保持された２サンプル前の電荷である。ｚ変換することにより、離散時間アナログ回路６００の伝達関数のコア部分は、次式（２）によって表わされる。
【数２】
2016184918.tif 000004
ただし、ここで示した数式は回路を離散系と見た場合の伝達関数の概略である。正確な入出力特性の導出は周期時変連続時間系の解析が必要である。
【０１４７】
つまり、図１６に示す連続時間系のＧｍＣフィルタ内部に離散時間系の回路を含んだ回路（または連続時間系と離散時関係の並列システム）としての解析が必要であり、ＧｍＣの連続時間フィルタと離散時間フィルタの伝達関数が合成された伝達関数となるが、伝達関数のコアは上式となり、離散時間系の効果によって帯域内偏差の調整が可能となる。
【０１４８】
離散時間アナログ回路６００の周波数特性について説明する。図１９は、離散時間アナログ回路６００の低域通過特性の回路シミュレーションの結果を示す図である。図１９の横軸は周波数を示し、縦軸はＧａｉｎを示す。また、図１９は、ＣＨ１が３００ｆＦであり、ＣＨ２がパラメータとして変化する離散時間アナログ回路６００の低域通過特性を示す。なお、離散時間アナログ回路６００は、ＣＨ２を固定し、ＣＨ１をパラメータとしてもよい。
【０１４９】
図１９に示すように、離散時間アナログ回路６００は、広帯域信号が通過可能であり、ＣＨ２（またはＣＨ1）を変化させることによって、通過帯域の帯域内偏差（レベル差）を調整できる。さらに、離散時間アナログ回路６００は、差動構成であるため、差動合成後に偶数次成分を除去できる。
【０１５０】
［電荷反転回路の構成例２］
次に、電荷反転回路６３０の別の構成について説明する。図１７Ｃは、実施の形態３に係る電荷反転回路６３０Ｂの構成の一例を示す図である。図１７Ｄは、実施の形態３に係る電荷反転回路６３０Ｂの内部構成の一例を示す図である。図１７Ｃ、図１７Ｄにおいて、図１７Ａ、図１７Ｂと共通する構成には、図１７Ａ、図１７Ｂと同一の符号を付しその詳しい説明を省略する。また、電荷反転回路６３０Ｂに供給されるクロックＳ１〜Ｓ４は、上記で説明した電荷反転回路６３０Ａに供給されるクロックＳ１〜Ｓ４と同様であるので、その説明を省略する。
【０１５１】
電荷反転回路６３０Ｂは、電荷反転回路６３０Ａと比較して、スイッチの数と容量６３１−１、６３１−２の接続位置が異なる。以下、図１６の電荷反転回路６３０を電荷反転回路６３０Ｂとした場合の動作について説明する。
【０１５２】
図４Ａに示した理想クロックＳ１〜Ｓ４に相当するクロックＳ１〜Ｓ４に基づくスイッチ６３２−１〜６３２−４の制御（オンとオフ）によって、次の４つの動作を１周期（１ＴＣＫ）内に行い、周期ＴＣＫ毎に繰り返す。
第１の動作：制御信号Ｓ１がハイ期間中は、容量６３１−１の端子Ｘ１が端子Ａに接続される。（以下、容量６３１−１の正相接続と記載）
第２の動作：制御信号Ｓ２がハイ期間中は、容量６３１−２の端子Ｘ２が端子Ａに接続される。（以下、容量６３１−２の正相接続と記載）
第３の動作：制御信号Ｓ３がハイ期間中は、容量６３１−１の端子Ｘ１が端子Ｂに接続される（以下、容量６３１−１の逆相接続と記載）。
第４の動作：制御信号Ｓ４がハイ期間中は、容量６３１−２の端子Ｘ２が端子Ｂに接続される（以下、容量６３１−２の逆相接続と記載）。
【０１５３】
つまり、容量６３１−１が正相接続され、容量６３１−２が逆相接続により電荷共有された電荷を保持する第１の動作、容量６３１−２が正相接続され、容量６３１−１が正相接続により電荷共有された電荷を保持する第２の動作、容量６３１−１が逆相接続され、容量６３１−２が正相接続により電荷共有された電荷を保持する第３の動作、および、容量６３１−２が逆相接続され、容量６３１−１が逆相接続により電荷共有された電荷を保持する第４の動作、という４つの動作が間隔Ｔｓ毎に行われる。
【０１５４】
容量６３１−１および６３１−２は、正相接続（逆相接続）により電荷共有された電荷を逆相接続（正相接続）することによって、保持している電荷の極性を反転させて接続する動作を行う。
【０１５５】
つまり、上記第１の動作から第４の動作によって、電荷反転回路６３０Ｂは、容量６３１−１が保持している電荷の極性を反転させて接続し、容量６３１−２の接続が開放されて電荷を保持する動作（第１の動作及び第３の動作）と、容量６３１−２が保持している電荷の極性を反転させて接続し、容量６３１−１の接続が開放されて電荷を保持する動作（第２の動作及び第４の動作）が、Ｔｓ期間毎に交互に繰り返される。
【０１５６】
なお、図１６の電荷反転回路６３０を電荷反転回路６３０Ｂとした場合の数学的な説明、および、周波数特性は、上記で説明した電荷反転回路６３０Ａの場合と同様である。
【０１５７】
図１７Ｃ、図１７Ｄの構成でも通過域にリプルを持たせることが可能で、広帯域なフィルタ特性を実現することが可能である。
【０１５８】
［電荷反転回路の構成例３］
次に、電荷反転回路６３０の更に別の構成について説明する。図２０Ａは、実施の形態３に係る電荷反転回路６３０Ｃの構成の一例を示す図である。図２０Ｂは、実施の形態３に係る電荷反転回路６３０Ｃの内部構成の一例を示す図である。図２０Ａ、図２０Ｂにおいて、図１７Ｃ、図１７Ｄと共通する構成には、図１７Ｃ、図１７Ｄと同一の符号を付しその詳しい説明を省略する。
【０１５９】
電荷反転回路６３０Ｃは、電荷反転回路６３０Ｂと回路の構成は同一である。ただし、スイッチ６３２−１〜６３２−４を制御するクロックＳＰ、ＳＮが、電荷反転回路６３０Ｂの場合と異なる。
【０１６０】
また、図１６の電荷反転回路６３０を電荷反転回路６３０Ｃとする場合、図１６のクロック調整回路６５０から供給されるクロックも、電荷反転回路６３０Ｂの場合と異なる。
【０１６１】
具体的に、電荷反転回路６３０Ｃのスイッチ６３２−１〜６３２−４を制御するクロックＳＰ、ＳＮは、理想的には図１４Ａのようなクロックである。
【０１６２】
クロック調整回路６５０は、図１４Ａのクロックがハイになる区間で制御対象のスイッチがオンし、ローとなる区間で制御対象のスイッチがオフになるように、バイアス、位相を調整する。例えば、クロック生成回路６４０が２相の正弦波信号を生成し、クロック調整回路６５０がバイアス、位相を調整し、スイッチがオンとなる期間を調整する。
【０１６３】
図１６の電荷反転回路６３０を電荷反転回路６３０Ｃとした場合の離散時間アナログ回路６００の伝達関数ＨＨの概略は、次式で表わされる。
【数３】
2016184918.tif 000005
【０１６４】
式（３）に示すように、電荷反転回路６３０Ｃは、１次の伝達関数を実現できる。ＣＨ１、ＣＨ２、ｆｓの調整によって周波数特性にリプルを得ることができる。なお、容量６２０（容量値ＣＨ１）を省略した構成でも、同様の動作が可能である。
【０１６５】
また、図１７Ｄと同様の動作は、別の構成を用いても同様の動作となる。図２１Ａは、実施の形態３に係る電荷反転回路６３０Ｄの構成の別の一例を示す図である。図２１Ｂは、実施の形態３に係る電荷反転回路６３０Ｄの内部構成の別の一例を示す図である。図２１Ｃは、図２１Ｂに示す電荷反転回路６３０Ｄを動作させるクロックの一例を示す図である。
【０１６６】
図２１Ｂに示す電荷反転回路６３０Ｄは、図２１Ｃに示すクロックにより、図１７Ｄと同様の動作を行う。
【０１６７】
［効果］
以上のように、本実施の形態によれば、図１６および図１７Ａ〜図１７Ｄに示した構成、具体的には電圧電流変換回路であるＴＡ６１０、容量（容量６２０−１および６２０−２、容量６３１−１および６３１−２）、スイッチ、および、４種類のクロック（Ｓ１〜Ｓ４）におけるＣＨ１とＣＨ２の比の制御によって、図１９に示す広帯域な通過特性を有し、帯域内偏差を調整可能なフィルタを実現することができる。
【０１６８】
つまり、数ＧＨｚを超えるような広帯域な通過特性を実現しようとした場合、スイッチの寄生容量の影響が大きくなるが、本開示では、スイッチの数が少ないため、離散時間アナログ回路６００は、小さい寄生容量で回路を構成できる。また、離散時間アナログ回路６００は、帯域内偏差を調整できるので、他の回路ブロックの周波数特性を含めて帯域内偏差を小さくすることが可能であり、イコライザとして機能させることもできる。また、離散時間アナログ回路６００は、ｇｍ、ＣＨ１、ＣＨ２の値を調整することによりゲイン調整が可能なため、可変利得増幅器（ＶＧＡ）としても使用できる。ＴＡ６１０の入力に増幅器を接続し、ゲインを増加させてもよい。
【０１６９】
なお、離散時間アナログ回路６００は、容量６２０−１、６２０−２（容量値ＣＨ１）、および、容量６３１−１、６３１−２（容量値ＣＨ２）を可変容量とすることで、特性の変更が容易となり、通信環境（例えば、周囲温度又は電源電圧の変化）又は回路素子のバラツキの影響に対して、適応的に特性変更が可能となる。
【０１７０】
可変容量の構成としては、スイッチによって接続される容量数を制御する方法、電圧によってバラクタ容量に印加する電圧値を制御して、容量値を変化させる方法、といったものが挙げられる。これは以降の実施の形態でも同様である。つまり、従来の離散時間アナログ回路は、可変容量を構成する容量の数の増加によって、スイッチが増え、結果として、寄生容量の合計量が増えるが、本開示は、容量の数が従来の離散時間アナログ回路よりも少ないため、スイッチの合計数も少なく、結果として、従来構成よりも寄生容量の合計量が小さい。
【０１７１】
また、スイッチ６３２−１〜６３２−８は、トランジスタによって構成してもよい。一般的なトランジスタの構成は、微細ＣＭＯＳプロセスによって製造する場合、ＮＭＯＳトランジスタを用いた構成、ＰＭＯＳトランジスタを用いた構成、ＮＭＯＳとＰＭＯＳを用いた相補型スイッチの構成が知られている。
【０１７２】
なお、出力端子Ｔ＿Ｖｏｕｔ１、Ｔ＿Ｖｏｕｔ２のモニタの方法としては、保持している電荷の移動を最小限に抑えるＶＣＶＳ（Voltage-Controlled Voltage Source）のようなバッファ又はアンプを接続してモニタする方法を用いてもよい。
【０１７３】
また、離散時間アナログ回路６００は、容量６２０（容量値ＣＨ１）を省略した構成でもよい。この構成により、電荷反転回路６３０Ａ、６３０Ｂを用いた場合、式（４）においてＣＨ１＝０とした２次ＩＩＲの伝達関数を実現できる。なお、上記効果は、他の実施の形態にも同様の効果を有する。
【０１７４】
なお、本実施の形態において、容量６２０−１、６２０−２は、ＴＡ６１０の正相の出力端子Ｔ＿ＴＡｏｕｔ１と逆相の出力端子Ｔ＿ＴＡｏｕｔ２のそれぞれに接続されるとしたが、１つの容量がＴＡ６１０の正相の出力端子Ｔ＿ＴＡｏｕｔ１と逆相の出力端子Ｔ＿ＴＡｏｕｔ２の間に接続されていてもよい。ＴＡ６１０の正相の出力端子Ｔ＿ＴＡｏｕｔ１と逆相の出力端子Ｔ＿ＴＡｏｕｔ２のそれぞれに接続される２つの容量の値は基本的には同じ値であるが、特性の自由度を高めるために互いに異なる値としてもよい。
【０１７５】
[高次の伝達関数の実現]
電荷反転回路が電荷を保持する期間を長くすることによって、離散時間アナログ回路の伝達関数のＩＩＲの部分の分母（以下、ＩＩＲ関数と記載）に対して、より高次の伝達関数を実現できる。また、上記で説明した本実施の形態では、電荷反転回路の構成を変更することによって、ＩＩＲ関数の各項の係数の正負を変更することができる。また、上記で説明した本実施の形態では、電荷反転回路の数を変更することによって、ＩＩＲ関数の項数を変更することができる。以下では、これらのバリエーションの一例について説明する。
【０１７６】
［離散時間アナログ回路７００の構成］
図２２は、実施の形態３に係る離散時間アナログ回路７００の構成の一例を示す図である。離散時間アナログ回路７００は、ＴＡ７１０と、２個の容量７２０（容量７２０−１、７２０−２）と、Ｌ個の電荷回路７３０（電荷回路７３０−１〜７３０−Ｌ）と、クロック生成回路７４０と、クロック調整回路７５０とを有する。
【０１７７】
なお、離散時間アナログ回路７００において容量７２０を省略することも可能である。図２２に示す構成では、離散時間アナログ回路７００は、容量７２０を有するため、例えば、ＩＩＲ関数は、容量７２０に起因する係数がマイナスの１次の項を有する。一方、容量７２０を省略した場合、ＩＩＲ関数は、Ｌ個の電荷回路７３０によって１次の項も正負の係数を選択できる。
【０１７８】
図２２に示すＴＡ７１０および容量７２０は、それぞれ、図１６に示したＴＡ６１０および容量６２０と同様である。
【０１７９】
Ｌ個の電荷回路７３０−１〜７３０−Ｌは、それぞれ、端子Ａ−１〜Ａ−ＬがＴＡ７１０の出力端子Ｔ＿ＴＡｏｕｔ１に接続され、端子Ｂ−１〜Ｂ−Ｌが出力端子Ｔ＿ＴＡｏｕｔ１に接続される。
【０１８０】
電荷回路７３０は、所望の周波数特性に応じて、電荷を保持してから電荷の極性を反転させずに接続する動作を行う電荷反転回路、電荷を保持してから電荷の極性を反転して接続する電荷保持接続回路のいずれかの構成をとる。なお、離散時間アナログ回路７００は、電荷回路７３０として、電荷保持接続回路及び電荷反転回路が混在していてもよいし、どちらか一方から構成されていてもよい。
【０１８１】
ここで、電荷回路７３０を、電荷反転回路として使用する構成について説明する。
【０１８２】
図２３Ａは、実施の形態３に係る電荷反転回路７３０Ａの構成の一例を示す図である。図２３Ｂは、実施の形態３に係る電荷反転回路７３０Ａの内部構成の一例を示す図である。図２９Ｂに示す電荷反転回路７３０Ａは、Ｍ個の容量７３１−１〜７３１−Ｍと、Ｍ個の容量７３１−１〜７３１−Ｍの接続を制御する４Ｍ個のスイッチ７３２−１〜７３２−４Ｍを有する。電荷反転回路７３０Ａの構成は、すでに説明した電荷反転回路６３０Ａの構成を拡張した構成であるので、詳細な説明は省略する。
【０１８３】
図２３Ｂに示す電荷反転回路７３０Ａの構成に対するクロック生成回路７４０、クロック調整回路７５０によって生成されるクロックについて説明する。図２４Ａは、図２３Ｂに示す電荷反転回路７３０Ａに対する理想クロックのタイミングチャートである。クロックは、パルス幅Ｔｓ、周期ＴＣＫである。パルス幅Ｔｓは、サンプル間隔と同一である。図２４Ａでは、理想クロックとして矩形信号を示しているが、クロック生成回路７４０とクロック調整回路７５０は、理想クロックのハイの期間で制御対象のスイッチがオンし、ローの期間で制御対象のスイッチがオフするように、調整を行う。
【０１８４】
具体的には、クロック生成回路７４０とクロック調整回路７５０は、図２３Ｂに示す電荷反転回路７３０Ａに対して、スイッチにおけるＤＵＴＹ比（＝スイッチのオン時間ＴＯＮ／クロックの周期ＴＣＫ）が１／２Ｍであり、（３６０／２Ｍ）度ずつ位相がずれた２Ｍ相のクロックＳ１〜Ｓ２Ｍを、電荷反転回路７３０Ａへ供給する。
【０１８５】
クロックＳ１〜Ｓ２Ｍによる電荷反転回路７３０Ａの動作は、実施の形態１で説明した２個の容量を有する電荷反転回路６３０Ａの動作と同様の動作であるので、詳細な説明は省略する。
【０１８６】
電荷反転回路７３０Ａが有するＭ個の容量は、電荷共有された電荷を（Ｍ−１）Ｔｓ期間保持する動作と、保持された電荷の極性を反転させて外部に接続する動作とを交互に繰り返す。
【０１８７】
つまり、電荷反転回路７３０Ａは、離散時間アナログ回路７００の電荷共有において、保持しているＭサンプル前の電荷の極性を反転させて接続する。
【０１８８】
図２３Ｂに示す電荷反転回路７３０Ａを図２２に示す電荷反転回路７３０−１〜７３０−Ｌのいずれかとして接続することによって、図２２に示す離散時間アナログ回路７００のＩＩＲ関数は、正の係数のＭ次の項を有する。
【０１８９】
次に、電荷回路７３０を、電荷保持接続回路として使用する構成について説明する。
【０１９０】
図２３Ｃは、実施の形態３に係る電荷保持接続回路７３０Ｂの構成の一例を示す図である。図２３Ｄは、実施の形態３に係る電荷保持接続回路７３０Ｂの内部構成の一例を示す図である。図２３Ｄに示す電荷保持接続回路７３０Ｂは、端子Ａおよび端子Ｂと、Ｍ個の容量７３１−１〜７３１−Ｍと、Ｍ個の容量７３１−１〜７３１−Ｍの接続を制御する２Ｍ個のスイッチ７３２−１〜７３２−２Ｍを有する。
【０１９１】
図２３Ｄに示す電荷保持接続回路７３０Ｂの構成および動作について、容量７３１−１を例にとって説明する。
【０１９２】
容量７３１−１は、端子Ｘ１、端子Ｙ１を有し、スイッチ７３２−１、７３２−２と接続する。スイッチ７３２−１は、クロックＳ１のハイ期間中において、端子Ｘ１と端子Ａを接続し、クロックＳ１のロー期間中において、切断する。スイッチ７３２−２は、クロックＳ１のハイ期間中において、端子Ｙ１と端子Ｂを接続し、クロックＳ１のロー期間中において、切断する。
【０１９３】
容量７３２−２〜７３２−Ｍについても、容量７３１−１と同様である。ただし、それぞれの容量の接続は、位相が（３６０／Ｍ）度ずつずれたクロックによって制御される。
【０１９４】
図２４Ｂは、図２３Ｄに示す電荷保持接続回路７３０Ｂに対する理想クロックのタイミングチャートである。クロックは、パルス幅Ｔｓ、周期ＴＣＫである。パルス幅Ｔｓは、サンプル間隔と同一である。図２４Ｂでは、理想クロックとして矩形信号を示しているが、クロック生成回路７４０とクロック調整回路７５０は、理想クロックのハイの期間で制御対象のスイッチがオンし、ローの期間で制御対象のスイッチがオフするように、調整を行う。
【０１９５】
図２４Ｂに示すように、クロック生成回路７４０とクロック調整回路７５０は、図２３Ｄに示す電荷保持接続回路７３０Ｂに対して、スイッチにおけるＤＵＴＹ比（＝スイッチのオン時間ＴＯＮ／クロックの周期ＴＣＫ）が１／Ｍであり、（３６０／Ｍ）度ずつ位相がずれたＭ相のクロックＳ１〜ＳＭを、電荷保持接続回路７３０Ｂへ供給する。
【０１９６】
図２３Ｄに示す電荷保持接続回路７３０Ｂが有するＭ個の容量は、図２４Ｂに示すクロックにより、電荷共有された電荷を（Ｍ−１）Ｔｓ期間保持する動作と、保持された電荷を同相により、外部に接続する動作とを交互に繰り返す。
【０１９７】
つまり、図２３Ｄに示す電荷保持接続回路７３０Ｂは、離散時間アナログ回路７００の電荷共有において、保持しているＭサンプル前の電荷を同相により接続する。
【０１９８】
図２３Ｄに示す電荷保持接続回路７３０Ｂを図２２に示す電荷回路７３０−１〜７３０−Ｌのいずれかとして接続することによって、図２２に示す離散時間アナログ回路７００のＩＩＲは、負の係数のＭ次の項を有する。
【０１９９】
なお、容量７２０は、Ｍ＝１である電荷保持接続回路７３０Ｂと等価である。
【０２００】
図２３Ｂに示す電荷反転回路７３０Ａと図２３Ｄに示す電荷保持接続回路７３０Ｂのいずれかを、図２２に示す電荷回路７３０−１〜７３０−Ｌとして接続することによって、図２２に示す離散時間アナログ回路７００のＩＩＲの項の数、係数の符号、および、次数を次式（４）のように自由に設計できる。
【数４】
2016184918.tif 000006
【０２０１】
つまり、図２３Ｂに示す電荷反転回路７３０Ａと図２３Ｄに示す電荷保持接続回路７３０Ｂを、それぞれの次数を変更して複数組み合わせることによって、実現できるフィルタ特性の自由度を高めることができる。
【０２０２】
次に、図２３Ａ、図２３Ｂの別の構成について説明する。図２５Ａは、実施の形態３に係る電荷反転回路７３０Ｃの構成の一例を示す図である。図２５Ｂは、実施の形態３に係る電荷反転回路７３０Ｃの内部構成の一例を示す図である。図２５Ａ、図２５Ｂにおいて、図２３Ａ、図２３Ｂと共通する構成には、図２３Ａ、図２３Ｂと同一の符号を付しその詳しい説明を省略する。
【０２０３】
また、電荷反転回路７３０Ｃの構成および動作は、すでに説明した電荷反転回路６３０Ｂの構成および動作を、容量の数に応じて拡張したものであるので、詳細な説明は省略する。電荷回路７３０として、電荷反転回路７３０Ｃの構成を用いた場合でも、電荷反転回路７３０Ａと同様に実現できるフィルタ特性の自由度を高めることができる。
【０２０４】
次に、図２３Ｃ、図２３Ｄの別の構成について説明する。図２５Ｃは、実施の形態３に係る電荷保持接続回路７３０Ｄの構成の一例を示す図である。図２５Ｄは、実施の形態３に係る電荷保持接続回路７３０Ｄの内部構成の一例を示す図である。図２５Ｃ、図２５Ｄにおいて、図２３Ｃ、図２３Ｄと共通する構成には、図２３Ｃ、図２３Ｄと同一の符号を付しその詳しい説明を省略する。
【０２０５】
図２３Ｄに示す電荷保持接続回路７３０Ｂは、Ｍ個の容量７３１−１〜７３１−Ｍを有し、Ｍ個の容量７３１−１〜７３１−Ｍは、それぞれ、２つのスイッチの間に設けられている。一方で、図２５Ｄに示す電荷保持接続回路７３０Ｄは、２Ｍ個の容量７３１−１〜７３１−２Ｍを有し、２Ｍ個の容量７３１−１〜７３１−２Ｍは、それぞれ、一方の端子がスイッチと接続し、他方の端子が接地されている。
【０２０６】
この構成により、電荷保持接続回路７３０Ｄは、電荷保持接続回路７３０Ｂと同様の動作を行い、同様に実現できるフィルタ特性の自由度を高めることができる。
【０２０７】
［多段離散時間アナログ回路８００の構成と動作］
図２６Ａは、多段離散時間アナログ回路８００の構成の一例を示す図である。図２６Ｂは、多段離散時間アナログ回路８００の内部構成の一例を示す図である。図２６Ａに示す多段離散時間アナログ回路８００は、離散時間アナログ回路８１０がＮ個縦続接続（８１０−１〜８１０−Ｎ）される構成を有し、さらに、クロック生成回路８２０と、クロック調整回路８３０とを有する。
【０２０８】
図２６Ｂに示す離散時間アナログ回路８１０は、図１６に示した離散時間アナログ回路６００と同様の構成を有し、図２６Ｂに示すＴＡ８１１および容量８１２は、それぞれ、図１６に示したＴＡ６１０および容量６２０と同様である。
【０２０９】
図２６Ｂに示す電荷反転回路８１３の構成は、図１７Ａ〜Ｄ、図２０Ａ、Ｂに示した電荷反転回路６３０の構成と同様である。
【０２１０】
また、図２６Ｂに示すクロック生成回路８２０、クロック調整回路８３０は、図１６に示したクロック生成回路６４０、クロック調整回路６５０と同様であり、図１４Ａ、図１４Ｂに示した波形と同様のスイッチのオン／オフ時間を制御する信号をＮ個の離散時間アナログ回路８１０−１〜８１０−Ｎに供給する。
【０２１１】
多段離散時間アナログ回路８００は、離散時間アナログ回路８１０のＮ個縦続接続される構成であるから、多段離散時間アナログ回路８００の伝達関数は、次式（５）となる。
【数５】
2016184918.tif 000007
ここで、ｇｍｋ、ＣＨ１ｋ、ＣＨ２ｋは、ｋ段目の離散時間アナログ回路３１０−ｋ（Ｎは１以上の整数、ｋ＝１〜Ｎの整数）のＣＨ１、ＣＨ２であり、ＨＨｋはｋ段目の離散時間アナログ回路３１０−ｋの伝達関数である。各段においてｇｍ、ＣＨ１、ＣＨ２の値を適宜変更してもよい。
【０２１２】
次式（６）は、式（５）において、各段のＣＨ１ｋ、ＣＨ２ｋを同じ値に変更した結果である。
【数６】
2016184918.tif 000008
【０２１３】
上式に示すように、多段離散時間アナログ回路８００は、縦続接続の段数を増加させるほど、高次のフィルタ特性を実現することができ、急峻なフィルタ特性を実現できる。
【０２１４】
［効果］
以上のように、離散時間アナログ回路を縦続に接続する構成によって、急峻なフィルタ特性を実現できる。離散時間アナログ回路８１０は小型で簡易な構成であるため、高次化のために段数を増加させてもスイッチや容量の数を抑えることができる。さらに、多段離散時間アナログ回路８００は、差動構成であるため、差動合成後に偶数次成分を除去できる。
【０２１５】
なお、Ｎ個の離散時間アナログ回路８１０−１〜８１０−Ｎのそれぞれが有する容量の容量値は、全て同一であってもよいし、異なる値としてもよい。
【０２１６】
なお、図２６Ｂでは、離散時間アナログ回路８１０の構成を図１６の構成を用いて説明したが、離散時間アナログ回路８１０は図２２の構成を用いてよい。
【０２１７】
なお、実施の形態３は差動構成に関して説明したが、シングルエンドの構成にも適用することが可能である。
【０２１８】
なお、ここでは、周期時変連続時間系の回路を利用する例を説明したが、離散時間系の回路に対してクロック生成回路とクロック調整回路を用いることも可能である。
【０２１９】
（実施の形態４）
次に、本開示の実施の形態４について説明する。本実施の形態は、実施の形態２における低周波数クロックで動作するミクサを離散時間受信機に適用するものである。
【０２２０】
［低周波数クロック動作する離散時間受信機］
図２７は、実施の形態４に係る受信装置３０の構成を示すブロック図である。図２７に示す受信装置３０は、アンテナ３１と、低雑音増幅器３２と、参照周波数発振部３３と、離散時間アナログ回路３４と、Ａ／Ｄ変換処理部３５と、デジタル受信処理部３６と、を有する。
【０２２１】
受信装置３０は、図３Ｂに示した受信装置２０から受信ミクサ２５およびＬＯ周波数発振部２４を削除した構成を有する。受信装置３０の離散時間アナログ回路３４は、受信装置２０の離散時間アナログ回路２６、受信ミクサ２５、および、ＬＯ周波数発振部２４の機能を有する。
【０２２２】
受信装置３０のアンテナ３１、低雑音増幅器３２、参照周波数発振部３３、Ａ／Ｄ変換処理部３５、および、デジタル受信処理部３６は、受信装置２０のアンテナ２１、低雑音増幅器２２、参照周波数発振部２３、Ａ／Ｄ変換処理部２７、および、デジタル受信処理部２８と同様であるので、その説明を省略する。
【０２２３】
離散時間アナログ回路３４は、低雑音増幅器３２から出力されたＲＦ周波数のアナログ受信信号の周波数変換とフィルタリングを行う。
【０２２４】
なお、図２７示す受信装置３０は、ダイレクトコンバージョンの構成として説明した。本実施の形態に係る受信装置３０は、ミクサを１つ以上追加し、中間周波数（ＩＦ：Intermediate Frequency）を用いる方式でもよい。離散時間アナログ回路３４は、ＲＦ−ＩＦ間、ＩＦ−ベースバンド間、いずれのミクサとして用いても良い。複数のＩＦを使用する場合は、異なるＩＦ間のミクサとして用いてもよい。
【０２２５】
[クロック調整回路付きダイレクトサンプリングミクサ]
図２８Ａは、実施の形態４に係る離散時間アナログ回路９００の構成の一例を示す図である。離散時間アナログ回路９００は、図２７における離散時間アナログ回路３４に対応する。
【０２２６】
離散時間アナログ回路９００は、電圧を電流に変換するＴＡ９１０、周波数変換を行う２個のローカルスイッチ９２０（９２０−１、９２０−２）、２個のヒストリキャパシタ９３０（９３０−１、９３０−２）、２個のパッシブスイッチトキャパシタフィルタ（ＰＳＣＦ）９４０（９４０−１、９４０−２）、クロック生成回路９５０、クロック調整回路９６０を有する。
【０２２７】
図２８Ｂは、実施の形態４に係るＰＳＣＦ９４０の構成の一例を示す図である。ＰＳＣＦ９４０は、電荷共有スイッチ９４１（９４１−１、９４１−２）、ローテーションキャパシタ９４２（９４２−１、９４２−２）、リセットスイッチ９４３（９４３−１、９４３−２）、フィードバックスイッチ９４４（９４４−１、９４４−２）、ダンプスイッチ９４５（９４５−１、９４５−２）、バッファキャパシタ９４６を有する。
【０２２８】
図２８Ｃは、図２８Ａに示す離散時間アナログ回路９００に対する理想クロックのタイミングチャートである。図２８Ｃでは、理想クロックとして矩形信号を示しているが、クロック生成回路９５０とクロック調整回路９６０は、理想クロックのハイの期間で制御対象のスイッチがオンし、ローの期間で制御対象のスイッチがオフするように、調整を行う。
【０２２９】
ここで、図２８Ｃに示す理想クロックに相当するクロックが供給される離散時間アナログ回路９００の動作について説明する。
【０２３０】
まず、ＴＡ９１０は、入力電圧を電流に変換する。ヒストリキャパシタ９３０とローテーションキャパシタ９４２は、ローカルスイッチ９２０と電荷共有スイッチ９４１がオンとなる間、入力電荷を蓄積する。次に、ローテーションキャパシタ９４２とバッファキャパシタ９４６は、ローカルスイッチ９２０がオフとなりダンプスイッチ９４５がオンとなる間、電荷共有を行い、バッファキャパシタ９４６の電位が出力となる。
【０２３１】
次に、リセットスイッチ９４３がオンとなる間に、ローテーションキャパシタ９４２は、蓄積した電荷を、リセットスイッチ９４３を介して放電する。最後に、フィードバックスイッチ９４４がオンとなる間に、フィードバックスイッチ９４４を介して、ローテーションキャパシタ９４２にバイアス電位を与える。
【０２３２】
離散時間アナログ回路９００は、この動作を繰り返すことによって、周波数変換とフィルタリングを行う。
【０２３３】
次に、上記で説明した離散時間アナログ回路９００の動作と同様の動作を、低周波のクロック周波数で実現する構成について説明する。
【０２３４】
[低周波数クロック動作のダイレクトサンプリングミクサ]
図２９Ａは、実施の形態４に係る離散時間アナログ回路１０００の構成の一例を示す図である。図２９Ａにおいて、図２８Ａと共通する構成には、図２８Ａと同一の符号を付しその詳しい説明を省略する。
【０２３５】
図２９Ａの離散時間アナログ回路１０００は、図２８Ａの離散時間アナログ回路９００におけるローカルスイッチ９２０、クロック生成回路９５０、クロック調整回路９６０が、それぞれ、ローカルスイッチ部１０２０、クロック生成回路１０５０、クロック調整回路１０６０に置き換わった構成を有する。
【０２３６】
ローカルスイッチ部１０２０は、図１３Ｃに示した低周波数クロックで動作するミクサ５００の構成をとる。また、図２８Ａのクロック調整回路９６０は、ローカルスイッチ９２０にクロックＬＯ＋、ＬＯ−を供給していたが、図２９Ａのクロック調整回路１０６０は、ローカルスイッチ部１０２０にクロックＳ１〜Ｓ（２Ｍ）を供給する。
【０２３７】
図２９Ｂは、図２９Ａに示す離散時間アナログ回路１０００に対する理想クロックのタイミングチャートである。なお、図２９Ｂには、比較のために、図２８Ｃで示したクロックＬＯ＋、ＬＯ−を示しているが、離散時間アナログ回路１０００では、これらのクロックを用いない。また、図２９Ｂでは、理想クロックとして矩形信号を示しているが、クロック生成回路１０５０とクロック調整回路１０６０は、理想クロックのハイの期間で制御対象のスイッチがオンし、ローの期間で制御対象のスイッチがオフするように、調整を行ってもよい。
【０２３８】
離散時間アナログ回路９００と離散時間アナログ回路１０００は、スイッチにおけるオン時間（つまり、図２８Ｃに示す理想クロックと図２９Ｂに示す理想クロックのパルス幅Ｔｓ）を同一にすることによって、同じ動作を行う。その場合、図２９Ｂのクロックの周期ＴＬＯは、図２８Ｃのクロックの周期ＴＬＯのＭ倍、つまり、クロック周波数ｆＬＯは１／Ｍとなり、離散時間アナログ回路１０００は、低周波数クロックで動作できる。
【０２３９】
この構成により、離散時間アナログ回路１０００も低周波数クロックで動作することが可能となる。
【０２４０】
（実施の形態５）
上記の各実施の形態で説明したミクサ、離散時間アナログ回路の特性は、クロックのＤＵＴＹ比に依存する可能性がある。本実施の形態では、ミクサまたは離散時間アナログ回路の特性をモニタし、クロック生成回路とクロック調整回路によってその特性を制御する構成について説明する。
【０２４１】
図３０Ａは、実施の形態５に係る特性制御機能つきミクサまたは離散時間アナログ回路１１００の構成を示す図である。特性制御機能つきミクサまたは離散時間アナログ回路１１００は、ミクサまたは離散時間アナログ回路１１１０、特性モニタ回路１１２０、特性制御回路１１３０を有する。ミクサまたは離散時間アナログ回路１１１０は、クロック生成回路１１４０、クロック調整回路１１５０、対象回路１１６０から構成される。
【０２４２】
例えば、ミクサまたは離散アナログ回路１１１０が図３に示すミクサ１００の場合、対象回路１１６０は、ミクサ１００から、クロック生成回路１２０とクロック調整回路１３０を除いた回路に相当する。また、ミクサまたは離散アナログ回路１１１０が図１６に示す離散時間アナログ回路６００の場合、対象回路１１６０は、離散時間アナログ回路６００から、クロック生成回路６４０とクロック調整回路６５０を除いた回路に相当する。
【０２４３】
図３０Ｂは、図５Ｂに示した構成のクロック調整回路１１５０を有する特性制御機能つきミクサまたは離散時間アナログ回路１２００の構成を示す図である。クロック調整回路１１５０は、バッファ１２１０、可変容量１２２０、抵抗１２３０、容量１２４０を有し、クロック生成回路１１４０（図３０Ａ参照）からベースクロックを受け取る。クロック調整回路１１２０の動作は、図５Ｂで説明したクロック調整回路と同様であるので、その説明を省略する。
【０２４４】
特性制御機能つきミクサまたは離散時間アナログ回路１２００の制御フローについて説明する。図３０Ｃは、図３０Ｂに示す構成の制御フローの一例を示す図である。
【０２４５】
特性制御機能つきミクサまたは離散時間アナログ回路１２００において、特性モニタ回路１１２０は、対象回路１１６０の任意の周波数ｆ１の出力電力のモニタを開始する（Ｓ０１）。
【０２４６】
特性モニタ回路１１２０は、バイアス電位Ｖ１の調整によって周波数ｆ１の出力電力の利得が変化することを検知するまで、特性制御回路１１３０によって可変容量１２２０の容量値を増加させる（Ｓ０２）。
【０２４７】
次に、特性モニタ回路１１２０は、モニタしている周波数ｆ１の出力電力の利得が目標利得になるように、特性制御回路１１３０によってバイアス電位Ｖ１を調整させる（Ｓ０３）。
【０２４８】
特性モニタ回路１１２０は、出力電力が目標の範囲内に収まると検知した場合、特性制御回路１１３０にバイアス調整を終了させ、モニタを終了する（Ｓ０４）。
【０２４９】
上記で説明した制御によって、対象回路１１６０の出力電力をモニタしながら、クロックのバイアス、位相を調整し、特性制御機能つきミクサまたは離散時間アナログ回路１２００の特性を所望の特性に維持できる。
【０２５０】
なお、上記では、特性モニタ回路１１４０が対象回路１１６０の出力電力をモニタする構成を説明した。以下では、特性モニタ回路１１４０が他の出力をモニタする構成について説明する。
【０２５１】
具体的には、図３０Ａ〜Ｃで説明した特性モニタ回路１１４０が送受信装置の他の出力をモニタする例を示す。図３１は、実施の形態５に係る特性モニタ回路１１４０が送受信装置の出力をモニタする例を示す図である。
【０２５２】
図３１には、送信装置４０と、受信装置５０と、送信装置４０、受信装置５０の出力の特性をモニタする特性モニタ回路６１と、送信装置４０、受信装置５０が有するミクサを制御する特性制御回路６０が示されている。ここでは、送信装置４０と受信装置５０の両方を有している通信装置において、特性モニタ回路６１が送信装置４０への入力と受信装置５０からの出力を比較する方法について説明する。
【０２５３】
送信装置４０と受信装置５０の構成は、図２Ａ、図２Ｂで説明した送信装置１０、受信装置２０の構成と同様であるので、その説明を省略する。
【０２５４】
なお、アナログベースバンド回路４５、５６が離散時間アナログ回路に置き換わった場合、特性制御回路６０は、置き換わった離散時間アナログ回路４５、５６を制御する。
【０２５５】
特性制御回路６０、特性モニタ回路６１は、それぞれ、図３０Ａで説明した特性制御回路１１３０、特性モニタ回路１１２０と同様である。特性制御回路６０は、図３１では、ミクサ４６、５５、離散時間アナログ回路４５、５６の少なくとも１つを制御する。
【０２５６】
具体的な特性モニタ回路６１での特性モニタ方法を説明する。
【０２５７】
一例としては、送信装置４０が、所定の送信データをデジタル送信処理部４１からパワーアンプ４７までの処理を介してアンテナ４８から送信し、受信装置５０が、アンテナ５１から受信して低雑音増幅器５２からデジタル受信処理部５８までの処理を介して受信データを生成する。その処理において、特性モニタ回路６１が送信データと受信データの周波数特性、ＳＮＲ、ビットエラーレートなどの特性を比較する。特性モニタ回路６１は、その特性が所望の特性になるように特性制御回路６０によって、ミクサ４６、５５、または／および離散時間アナログ回路４５、５６を制御する。
【０２５８】
その他の例としては、送信装置４０が、所定の送信データに対してデジタル送信処理部４１から離散時間アナログ回路４５までの処理を行い、受信装置５０が離散時間アナログ回路４５の出力を離散時間アナログ回路５６へ入力し、Ａ／Ｄ変換処理部５７、デジタル受信処理部５８での処理を行って受信データを生成する。その処理において、特性モニタ回路６１が送信データと受信データの周波数特性、ＳＮＲ、ビットエラーレートなどの特性を比較する。特性モニタ回路６１は、その特性が所望の特性になるように特性制御回路６０によって離散時間アナログ回路４５、５６を制御する。
【０２５９】
あるいは、送信装置４０が、所定の送信データに対してデジタル送信処理部４１からミクサ４６までの処理を行い、受信装置５０がミクサ４６の出力をミクサ５５へ入力し、離散時間アナログ回路５６からデジタル受信処理部５８までの処理を行って受信データを生成する。その処理において、特性モニタ回路６１が送信データと受信データの周波数特性、ＳＮＲ、ビットエラーレートなどの特性を比較する。特性モニタ回路６１は、その特性が所望の特性になるように特性制御回路６０によって、ミクサ４６、５５、または／および離散時間アナログ回路４５、５６を制御する。
【０２６０】
周波数特性をモニタするためには、送信信号として、いくつかの周波数の正弦波信号を送信し、受信でそれぞれの振幅を見るということが挙げられる。
【０２６１】
送信装置としては、実際にデータを送信する装置を併用してもよいし、特性補正用に簡易な送信装置を用意してもよい。
【０２６２】
ここで、上記で説明した実施の形態１〜５において、バイアスの電圧値を調整する調整回路の例を説明する。
【０２６３】
図３２Ａ、図３２Ｂは、バイアスの電圧値を調整する調整回路の一例を示す図である。図３２Ａの構成では、可変の参照電流Ｉｒｅｆを調整して、目標の電圧Ｖｒｅｆを得る構成であり、図３２Ｂは、固定の参照電流Ｉｒｅｆを複数の抵抗に流し、抵抗と出力位置の選択によって目標の電圧Ｖｒｅｆを得る方法である。
【０２６４】
（実施の形態６）
本実施の形態は、インバータの入力信号のバイアスを調整することによって簡易な構成で、任意のＤＵＴＹ比の信号を生成するクロック生成回路について説明する。
【０２６５】
図３３に、クロック生成回路１３００の構成を示す。クロック生成回路１３００は、４相信号生成部１３１０、及び、ＤＵＴＹ比制御部１３２０を含む。ＤＵＴＹ比制御部１３２０は、クロック調整回路１３２１、及び、クロックバッファ１３２２を含む。
【０２６６】
図３３では、４相信号生成部１３１０は、抵抗であるＲｐ１３１１（１３１１−１〜１３１１−４）と、容量であるＣｐ１３１２（１３１２−１〜１３１２−４）と、を含む。
【０２６７】
図３４Ａ〜図３４Ｄは、クロック生成回路１３００の動作を示す図である。
【０２６８】
４相信号生成部１３１０には、図３４Ａに示す差動信号ＩＮ＿Ｐ、ＩＮ＿Ｎが、それぞれ、端子Ｔ＿ＩＮ＿Ｐ、端子Ｔ＿ＩＮ＿Ｎから入力される。そして、４相信号生成部１３１０は、図３４Ｂに示す９０°位相のずれた４相の信号ＩＮ＿Ｐ−４５、ＩＮ＿Ｐ＋４５、ＩＮ＿Ｎ−４５、ＩＮ＿Ｎ＋４５を、それぞれ、端子Ｔ＿ＩＮ＿Ｐ−４５、Ｔ＿ＩＮ＿Ｐ＋４５、Ｔ＿ＩＮ＿Ｎ−４５、Ｔ＿ＩＮ＿Ｎ＋４５から出力する。
【０２６９】
つまり、４相信号生成部１３１０は、Ｒｐ１３１１の抵抗値をＲｐ、Ｃｐ１３１２の容量値をＣｐとすると、ωｐ＝１/（Ｒｐ×Ｃｐ）となる周波数において、Ｒｐ１３１１とＣｐ１３１２との組合せによって、入力された差動信号（ＩＮ＿Ｐ、ＩＮ＿Ｎ）の位相を＋４５°または−４５°回転させる。
【０２７０】
具体的には、４相信号生成部１３１０は、Ｒｐ１３１１−１、Ｃｐ１３１２−１の回路構成により、入力された差動信号（ＩＮ＿Ｐ）の位相を−４５°回転させた等振幅の信号（ＩＮ＿Ｐ−４５）を出力する。また、４相信号生成部１３１０は、Ｃｐ１３１２−２、Ｒｐ１３１１−２の回路構成により、入力された差動信号（ＩＮ＿Ｐ）の位相を＋４５°回転させた等振幅の信号（ＩＮ＿Ｐ＋４５）を出力する。
【０２７１】
４相信号生成部１３１０は、Ｒｐ１３１１−３、Ｃｐ１３１２−３の回路構成により、入力された差動信号（ＩＮ＿Ｎ）の位相を−４５°回転させた等振幅の信号（ＩＮ＿Ｎ−４５）を出力する。また、４相信号生成部１３１０は、Ｃｐ１３１２−４、Ｒｐ１３１１−４の回路構成により、入力された差動信号（ＩＮ＿Ｎ）の位相を＋４５°回転させた等振幅の信号（ＩＮ＿Ｎ＋４５）を出力する。(参考文献：Behzad Razavi, "RF Microelectronics," Prentice Hall, pp. 236-237, Nov. 1997)
【０２７２】
なお、４相信号生成部１３１０は、Ｒｐ１３１１、Ｃｐ１３１２の少なくとも一方を可変抵抗、可変容量とすることで、任意の周波数に対して９０°位相回転した等振幅の信号を生成できる。
【０２７３】
図３５Ａに可変容量の構成の一例を示し、図３５Ｂに可変抵抗の構成の一例を示す。複数の抵抗、複数の容量には、Ｎビット制御信号（図３５Ａ、図３５ＢにおけるＢ［０］、Ｂ［１］〜Ｂ［Ｎ−１］）によって制御されるスイッチがそれぞれ直列接続されている。なお、図３５Ａでは、複数の容量が並列接続されているが、直列接続されてもよい。また、図３５Ｂでは、複数の抵抗が並列接続されているが、直列接続されていてもよい。なお、複数の抵抗及び複数の容量の値は同じ値としてもよいし、異なる値としてもよい。
【０２７４】
４相信号生成部１３１０の４相の出力信号（ＩＮ＿Ｐ−４５、ＩＮ＿Ｐ＋４５、ＩＮ＿Ｎ−４５、ＩＮ＿Ｎ＋４５）は、クロック調整回路１３２１に入力される。クロック調整回路１３２１は、容量１３２１−１〜１３２１−４、抵抗１３２１−５〜１３２１−８を含む構成であり、入力された４相信号（ＩＮ＿Ｐ−４５、ＩＮ＿Ｐ＋４５、ＩＮ＿Ｎ−４５、ＩＮ＿Ｎ＋４５）のＤＣ成分を容量１３２１−１〜１３２１−４によってカットし、抵抗１３２１−５〜１３２１−８を介して４相信号にバイアス電位ＶＤＣＣＫを加える。つまり、クロック調整回路１３２１は、バイアス電位がＶＤＣＣＫに調整された４相信号を出力する。
【０２７５】
クロック調整回路１３２１の出力信号は、クロックバッファ１３２２に入力される。クロックバッファは複数のインバータ回路１３２２−１〜１３２２−８を含む構成である。
【０２７６】
図３４Ｃに示すように、クロックバッファ１３２２に入力される４相信号が所定の閾値電圧ＶＴＩを越えた場合に、クロックバッファ１３２２は、それぞれ、ハイ信号を出力する。クロックバッファ１３２２に入力される４相信号は、クロック調整回路１３２１においてバイアス電位が調整された４相信号である。つまり、クロック調整回路１３２１の供給するバイアス電位ＶＤＣＣＫによって、クロックバッファ１３２２が出力するハイ信号の期間を制御することができる。
【０２７７】
つまり、ＤＵＴＹ比制御部１３２０は、電位ＶＤＣＣＫを調整することによって、クロックバッファ１３２２の出力信号のＤＵＴＹ比を制御できる。
【０２７８】
したがって、クロック生成回路１３００は、４相信号生成部１３１０の４相の出力信号（ＩＮ＿Ｐ−４５、ＩＮ＿Ｐ＋４５、ＩＮ＿Ｎ−４５、ＩＮ＿Ｎ＋４５）の電位ＶＤＣＣＫを設定することによって、例えば、図３４Ｄに示すようなＤＵＴＹ比２５％の４相の出力信号（ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４）を端子Ｔ＿ＯＵＴ１、Ｔ＿ＯＵＴ２、Ｔ＿ＯＵＴ３、Ｔ＿ＯＵＴ４から出力することができる。
【０２７９】
クロック生成回路１３００の４相の出力信号ＯＵＴ１〜ＯＵＴ４がそれぞれ出力される端子Ｔ＿ＯＵＴ１、Ｔ＿ＯＵＴ２、Ｔ＿ＯＵＴ３、Ｔ＿ＯＵＴ４は、例えば、スイッチング回路（例えば、ミクサ）１３３０に接続される。そして、４相の出力信号ＯＵＴ１〜ＯＵＴ４は、スイッチング回路１３３０のオンオフを制御する。なお、スイッチング回路１３３０は、図３に示したミクサ１００の構成を用いてもよい。
【０２８０】
なお、クロック生成回路１３００は、電位ＶＤＣＣＫの設定によって任意のＤＵＴＹ比の４相信号を出力できる。
【０２８１】
クロックバッファ１３２２は、図３３において、インバータ回路１３２２−１〜８を２段接続した構成としているが、任意の段数としてよいし、途中で分岐してもよい。なお、インバータ回路の構成の一例としては、図３５Ｃに示す構成を用いても良い。
【０２８２】
なお、クロックバッファ１３２２に入力される信号（つまり、クロック調整回路１３２１の出力信号）の周波数がインバータ回路１３２２−１〜１３２２−８の使用困難な周波数である場合、クロック調整回路１３２１の出力信号がクロックバッファ１３２２に入力されないように、図示しないスイッチを経由してクロックバッファ１３２２をスルーして、出力側の端子Ｔ＿ＯＵＴ１〜Ｔ＿ＯＵＴ４に直接接続される構成でもよい。これによって、クロックバッファ１３２２は、インバータ回路１３２２−１〜１３２２−８を使用可能な周波数において、簡易な構成で、任意のＤＵＴＹ比の信号を生成できる。
【０２８３】
なお、本実施の形態において用いられる各インバータ回路の出力波形は、鈍っていてもよいし、図１１Ａ〜Ｃに示したように各インバータ回路の出力端子に可変容量を付加することで、図７Ａに示したように、意図的に波形の鈍り方を調整してもよい。
【０２８４】
以上より、図１Ｂに示した従来のクロック生成回路では、ＡＮＤ回路を用いて３つ以上のトランジスタが縦積みされた構成となるが、本実施の形態のクロック生成回路ではトランジスタの縦積みは２つまでであり（例えば、図３５ＣにおけるＰＭＯＳ、ＮＭＯＳの縦積み）、低電源電圧において動作でき、微細ＣＭＯＳプロセスでの実装に適する。また、図１Ｂに示した従来のクロック生成回路は、ＤＵＴＹ比の細かな調整が難しいが、本実施の形態のクロック生成回路１３００は、電位ＶＤＣＣＫの調整によって細かなＤＵＴＹ比の調整ができる。
【０２８５】
本開示に係る実施形態の種々の態様として、以下のものが含まれる。
【０２８６】
第１の開示に係るスイッチ制御回路は、所定の周期を有する１つ以上の周期信号を生成するクロック生成回路と、前記周期信号のバイアス電圧を調整し、前記１つ以上の周期信号のオン期間を変更することによって、１つ以上の制御信号を生成するクロック調整回路と、前記１つ以上の制御信号の振幅が閾値以上においてオンに切り替わり、前記１つ以上の制御信号の振幅が閾値未満においてオフに切り替わる、１つ以上のスイッチを有するスイッチング回路と、を有する。
【０２８７】
第２の開示に係るスイッチ制御回路は、上記第１の開示のスイッチ制御回路であって、前記クロック調整回路は、可変容量を有し、前記クロック調整回路は、前記可変容量の容量値に応じて前記周期信号の波形のなまらせ方を変え、前記１つ以上の周期信号のオン期間を変更する。
【０２８８】
第３の開示に係るスイッチ制御回路は、上記第１の開示のスイッチ制御回路であって、前記クロック調整回路は、前記各周期信号が入力される入力端子と前記制御信号が出力される出力端子との間に設けられる２つのバッファと、一端が前記２つのバッファの間に接続され、他端が接地される可変容量と、を有し、前記クロック調整回路は、前記可変容量を調整することによって、前記周期信号の位相を調整する。
【０２８９】
第４の開示に係るスイッチ制御回路は、上記第１の開示のスイッチ制御回路であって、前記クロック生成回路は、複数の周期信号を生成し、前記クロック調整回路は、前記複数の周期信号それぞれを受け取る複数の系統と、前記複数の系統それぞれに接続する可変容量を有し、前記複数の周期信号のバイアス電圧と前記可変容量を調整することによって、前記複数の周期信号それぞれのバイアス電圧および位相を調整する。
【０２９０】
第５の開示に係るスイッチ制御回路は、上記第１の開示のスイッチ制御回路であって、前記スイッチング回路は、４相の制御信号がそれぞれ供給される４つのスイッチを有し、前記クロック生成回路は、４相の周期信号を生成し、前記クロック調整回路は、前記周期信号のバイアス電圧および位相を調整することによって、前記４つのスイッチがオンする時間が前記所定の周期の４分の１となり、かつ、前記４つのスイッチがオンする時間が互いに異なる前記４つの制御信号を生成する。
【０２９１】
第６の開示に係るスイッチ制御回路は、上記第１の開示のスイッチ制御回路であって、前記スイッチング回路は、１つの入力端子と２つの出力端子を有し、前記２つの出力端子の一方と前記入力端子との間に並列に接続され、Ｍ個（Ｍは２以上）の第１制御信号がそれぞれ供給されるＭ個の第１スイッチと、前記２つの出力端子の他方と前記入力端子との間に並列に接続され、Ｍ個の第２制御信号がそれぞれ供給されるＭ個の第２スイッチと、を有し、前記クロック生成回路は、２Ｍ相の周期信号を生成し、前記クロック調整回路は、前記２Ｍ相の周期信号のバイアス電圧および位相を調整することによって、前記Ｍ個の第１スイッチおよび前記Ｍ個の第２スイッチがオンする時間が前記所定の周期の２Ｍ分の１となり、前記Ｍ個の第１スイッチおよび前記Ｍ個の第２スイッチがオンする時間が互いに異なり、かつ、前記第１スイッチのうちの１つがオンする時間と前記第２スイッチの１つがオンする時間との間隔は前記所定の周期の２分の１となる、前記Ｍ個の第１制御信号と前記Ｍ個の第２制御信号を生成する。
【０２９２】
第７の開示に係るスイッチ制御回路は、上記第１の開示のスイッチ制御回路であって、前記スイッチング回路は、第１入力端子に入力された正相の第１信号と第２入力端子に入力された逆相の第２信号に対して離散時間のアナログ信号処理を行い、第１出力端子に第１出力信号を出力し、第２出力端子に第２出力信号する離散時間アナログ回路であって、前記第１入力端子に接続された第１端子に前記第１信号が入力され、前記第１信号を電圧から電流に変換した第１入力電荷を、前記第１出力端子に接続された第２端子に出力し、前記第２入力端子に接続された第３端子に前記第２信号が入力され、前記第２信号を電圧から電流に変換した第２入力電荷を、前記第２出力端子に接続された第４端子に出力する、電圧電流変換回路と、第５端子と第６端子とを有し、前記第１出力端子に前記第５端子が接続され、前記第２出力端子に前記第６端子が接続され、前記第１入力電荷および前記第２入力電荷の電荷共有を行う電荷反転回路と、を有し、前記電荷反転回路は、互いに並列に設けられ、電荷共有による前記第１入力電荷または前記第２入力電荷を保持する、２Ｍ個の電荷反転容量を含み（Ｍは１以上の整数）、前記２Ｍ個の電荷反転容量は、所定の間隔毎に、前記２Ｍ個の電荷反転容量のうち、１つの電荷反転容量が、順次、前記保持している第１入力電荷または第２入力電荷の極性を反転させて、前記第５端子および前記第６端子に接続し、前記１つの電荷反転容量以外の容量が、前記第５端子と前記第６端子の接続を開放する。
【０２９３】
第８の開示に係るスイッチ制御回路は、上記第７の開示のスイッチ制御回路であって、前記２Ｍ個の電荷反転容量は、第７端子および第８端子を有し、前記第８端子を接地させる第１電荷反転容量と、第９端子および第１０端子を有し、前記第１０端子を接地させる第２電荷反転容量と、を含み、前記電荷反転回路は、第１タイミングにおいて、前記第１電荷反転容量は、前記第７端子を前記第５端子に接続して電荷共有を行い、前記第２電荷反転容量は、前記第５端子および前記第６端子との接続を開放して電荷保持を行い、第２タイミングにおいて、前記第２電荷反転容量は、前記第９端子を前記第５端子に接続して電荷共有を行い、前記第１電荷反転容量は、前記第５端子および前記第６端子との接続を開放して電荷保持を行い、第（２Ｍ＋１）タイミングにおいて、前記第１電荷反転容量は、前記第７端子を前記第６端子に接続して電荷共有を行い、前記第２電荷反転容量は、前記第５端子および前記第６端子との接続を開放して電荷保持を行い、第（２Ｍ＋２）タイミングにおいて、前記第２電荷反転容量は、前記第９端子を前記第６端子に接続して電荷共有を行い、前記第１電荷反転容量は、前記第５端子および前記第６端子との接続を開放して電荷保持を行う。
【０２９４】
第９の開示に係るスイッチ制御回路は、上記第７の開示のスイッチ制御回路であって、
前記スイッチング回路は、複数の前記電荷反転回路を有し、前記第１出力端子に前記複数の前記電荷反転回路の前記第５端子が接続され、前記第２出力端子に前記複数の前記電荷反転回路の前記第６端子が接続される。
【０２９５】
第１０の開示に係るスイッチ制御回路は、上記第７の開示のスイッチ制御回路であって、前記スイッチング回路を少なくとも２つ以上直列接続した多段スイッチング回路を有する。
【０２９６】
第１１の開示に係るスイッチ制御回路は、上記第６の開示のスイッチ制御回路であって、前記スイッチング回路は、前記２つの出力端子のそれぞれに接続するヒストリキャパシタと、スイッチトキャパシタフィルタと、を有する。
【０２９７】
第１２の開示に係るスイッチ制御回路は、上記第１の開示のスイッチ制御回路であって、前記スイッチング回路の出力の特性をモニタする特性モニタ回路と、前記クロック生成回路および前記クロック調整回路を制御する特性制御回路と、を更に有し、前記特性制御回路は、前記特性が所望の特性となるように、前記クロック調整回路における前記周期信号のバイアス電圧および位相の大きさを調整する。
【０２９８】
第１３の開示に係るスイッチ制御回路は、上記第１の開示のスイッチ制御回路であって、前記各クロック調整回路の出力と前記スイッチング回路のスイッチの入力との間に、少なくとも１つのインバータ回路を更に有する。
【０２９９】
以上、図面を参照しながら各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。また、開示の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。
【０３００】
上記各実施形態では、本開示はハードウェアを用いて構成する例にとって説明したが、本開示はハードウェアとの連携においてソフトウェアでも実現することも可能である。
【０３０１】
また、上記各実施形態の説明に用いた各機能ブロックは、典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部または全てを含むように１チップ化されてもよい。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。
【０３０２】
また、集積回路化の手法はＬＳＩに限るものではなく、専用回路または汎用プロセッサを用いて実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Field Programmable Gate Array）、ＬＳＩ内部の回路セルの接続又は設定を再構成可能なリコンフィギュラブル  プロセッサ（Reconfigurable Processor）を利用してもよい。
【０３０３】
さらには、半導体技術の進歩又は派生する別技術により,ＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックを集積化してもよい。バイオ技術の適用等が可能性としてありえる。
【産業上の利用可能性】
【０３０４】
本開示に係るスイッチ制御回路は、無線通信装置およびレーダ装置における高周波信号およびベースバンド信号処理回路に有用であり、フィルタ処理または周波数変換処理に対して有用である。
【符号の説明】
【０３０５】
１０、４０  送信装置
１１、４１  デジタル送信処理部
１２、４２  Ｄ／Ａ変換処理部
１３、２３、３３、４３、５３  参照周波数発振部
１４、２４、４４、５４  ＬＯ周波数発振部
１５、２６、４５、５６  アナログベースバンド回路
１６、４６  送信ミクサ
１７、４７  パワーアンプ
１８、２１、３１、４８、５１  アンテナ
２０、３０、５０  受信装置
２２、３２、５２  低雑音増幅器
２５、５５  受信ミクサ
２７、３５、５７  Ａ／Ｄ変換処理部
２８、３６、５８  デジタル受信処理部
３４、６００、７００、８１０、９００、１０００  離散時間アナログ回路
６０、１１３０  特性制御回路
６１、１１２０  特性モニタ回路
１００、２００、１３３０  ミクサ
１１０、１１０−１〜１１０−４、２２０−１〜２２０−８、３１０−１、３１０−２、４１０−１〜４１０−４、５１０−１〜５１０−２Ｍ、６３２−１〜６３２−８、７３２−１〜７３２−４Ｍ  スイッチ
１２０、２３０、６４０、７４０、８２０、９５０、１０５０、１１４０、１３００  クロック生成回路
１２０Ａ〜１２０Ｃ  入出力系統
１２１−１〜１２１−４  Ｄ型フリップフロップ回路
１２２−１、１２２−２、１３３、１３３−１〜１３３−４、２４３−１〜２４３−４、１２３０、１３１１、１３２１−５〜１３２１−８  抵抗
１２３−１、１２３−２、１３２、１３２−１〜１３２−３、２４２−１〜２４２−４２４５−１〜２４５−４、６２０−１、６２０−２、６３１−１、６３１−２、７２０−１、７２０−２、７３１−１〜７３１−（２Ｍ）、８１２、１２４０、１３１２、１３２１−１〜１３２１−４  容量
１２４  ９０度位相差信号生成回路
１２５−１、１２５−２  可変利得増幅器
１２６  合成回路
１２７−１〜１２７−１２  ＣＭＯＳインバータ
１３０、２４０、６５０、７５０、８３０、９６０、１０６０、１１５０、１３２１  クロック調整回路
１３１、２４１−１〜２４１−４、２４６−１〜２４６−４、１２１０  バッファ
１３４、２４４−１〜２４４−４、２４７−１〜２４７−４、１２２０  可変容量
２１０、６１０、７１０、８１１、９１０  ＴＡ
６３０、６３０Ａ、６３０Ｂ、６３０Ｃ、７３０Ａ、７３０Ｃ  電荷反転回路
７３０  電荷回路
７３０Ｂ、７３０Ｄ  電荷保持接続回路
８００  多段離散時間アナログ回路
９２０  ローカルスイッチ
９３０  ヒストリキャパシタ
９４０  ＰＳＣＦ
９４１  電荷共有スイッチ
９４２  ローテーションキャパシタ
９４３  リセットスイッチ
９４４  フィードバックスイッチ
９４５  ダンプスイッチ
９４６  バッファキャパシタ
１０２０  ローカルスイッチ部
１１００、１２００  特性制御機能つきミクサまたは離散時間アナログ回路
１１１０  ミクサまたは離散時間アナログ回路
１１６０  対象回路
１３１０  ４相信号生成部
１３２０  ＤＵＴＹ比制御部
１３２２  クロックバッファ
１３２２−１〜１３２２−８  インバータ回路
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
2016184918.tif 000017
【図５Ｃ】
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【図６Ａ】
2016184918.tif 000019
【図６Ｂ】
2016184918.tif 000020
【図６Ｃ】
2016184918.tif 000021
【図６Ｄ】
2016184918.tif 000022
【図７Ａ】
2016184918.tif 000023
【図７Ｂ】
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【図８Ａ】
2016184918.tif 000025
【図８Ｂ】
2016184918.tif 000026
【図８Ｃ】
2016184918.tif 000027
【図８Ｄ】
2016184918.tif 000028
【図９Ａ】
2016184918.tif 000029
【図９Ｂ】
2016184918.tif 000030
【図９Ｃ】
2016184918.tif 000031
【図９Ｄ】
2016184918.tif 000032
【図９Ｅ】
2016184918.tif 000033
【図１０】
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【図１１Ａ】
2016184918.tif 000035
【図１１Ｂ】
2016184918.tif 000036
【図１１Ｃ】
2016184918.tif 000037
【図１２Ａ】
2016184918.tif 000038
【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
2016184918.tif 000043
【図１４Ｂ】
2016184918.tif 000044
【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
2016184918.tif 000047
【図１５Ｃ】
2016184918.tif 000048
【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
2016184918.tif 000052
【図１７Ｄ】
2016184918.tif 000053
【図１８Ａ】
2016184918.tif 000054
【図１８Ｂ】
2016184918.tif 000055
【図１８Ｃ】
2016184918.tif 000056
【図１８Ｄ】
2016184918.tif 000057
【図１９】
2016184918.tif 000058
【図２０Ａ】
2016184918.tif 000059
【図２０Ｂ】
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【図２１Ａ】
2016184918.tif 000061
【図２１Ｂ】
2016184918.tif 000062
【図２１Ｃ】
2016184918.tif 000063
【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２５Ｄ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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【図２８Ｃ】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３３】
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【図３４Ａ】
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【図３４Ｂ】
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【図３４Ｃ】
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【図３４Ｄ】
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【図３５Ａ】
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【図３５Ｂ】
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【図３５Ｃ】
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