(57)【要約】【課題】比較的簡素な構成でありながら、複数のエネルギーデバイス全体として最大電力を供給し得る電力制御装置および電力供給装置を提供する。【解決手段】トラッキングユニット５０およびコントローラ９０は、所定のタイミングに複数の出力制御装置２０（セル状態検出／保持部２２）の閾値電圧を一律に変動させて、複数のＤＳＳＣ１０から出力され外部負荷に消費される電力の合計値が最大値になる最大出力閾値電圧を得るとともに、得られた最大出力閾値電圧を新たな閾値電圧に設定する。これにより、各ＤＳＳＣ１０のインピーダンスに最適な閾値電圧を個々に設定するような構成を採らなくても、複数のＤＳＳＣ１０全体として最大の出力電力が得られる。したがって、比較的簡素な構成でありながら、複数のＤＳＳＣ１０全体として最大電力を供給することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のエネルギーデバイスから出力される電力を合成して外部負荷に出力する電力制御装置であって、
それぞれの入力端子が前記複数のエネルギーデバイスに対して個々に接続されるとともに、それぞれの出力端子が前記外部負荷に対する当該電力制御装置の出力用にまとめられる複数のトランスファーゲートと、
前記複数のトランスファーゲートの個々の制御入力端子にそれぞれ接続され、前記エネルギーデバイスの出力電圧が所定の閾値電圧を超える場合に前記トランスファーゲートの入出力間を導通状態に制御し、前記閾値電圧以下である場合に前記トランスファーゲートの入出力間を遮断状態に制御する複数のゲート制御部と、
前記複数のエネルギーデバイスから出力され前記外部負荷に消費される電力の合計値を得る出力電力値取得部と、
所定のタイミングに前記複数のゲート制御部の前記閾値電圧を一律に変動させ、前記出力電力値取得部により得られた前記電力の合計値が最大値になる最大出力閾値電圧を得る最適閾値電圧取得部と、
前記最適閾値電圧取得部により得られた前記最大出力閾値電圧を新たな前記閾値電圧に設定する閾値電圧設定部と、
を備えることを特徴とする電力制御装置。
【請求項２】
前記複数のエネルギーデバイスに対して前記エネルギーデバイスから出力される電力の出力状態を個々に検出する複数の出力状態検出部と、
前記電力の出力状態を前記複数のエネルギーデバイスのそれぞれについて異なるタイミングで検出するように前記複数の出力状態検出部を制御する検出制御部と、
前記複数の出力状態検出部から出力される検出結果に基づいて前記複数のトランスファーゲートのうち性能が劣化しているエネルギーデバイスに接続される前記トランスファーゲートの入出力間を遮断状態に制御する遮断制御部と、
を備えることを特徴とする請求項１に記載の電力制御装置。
【請求項３】
前記出力状態検出部は、前記エネルギーデバイスの出力電流が所定の電流値を超える若しくは所定の電流値以下であるか否かを前記出力状態の検出結果として出力することを特徴とする請求項２に記載の電力制御装置。
【請求項４】
太陽電池と、
前記太陽電池から供給される直流電圧を昇圧する昇圧部と、
前記昇圧部により昇圧された出力電圧を検出する電圧検出部と、
前記電圧検出部により検出された前記出力電圧が所定の電圧範囲の最低電圧未満である場合に前記昇圧部を動作させて前記出力電圧が前記所定の電圧範囲を超える場合に前記昇圧部を停止させる昇圧制御部と、を備え、
前記所定の電圧範囲は、前記電力制御装置を正常に動作可能な駆動電圧を含み、
前記昇圧部および前記昇圧制御は、前記太陽電池から供給される前記直流電圧を受けて動作することを特徴とする請求項１〜３のいずれか一項に記載の電力制御装置。
【請求項５】
前記複数のトランスファーゲートと前記外部負荷との間に介在し、前記複数のトランスファーゲートから出力される総電圧を昇圧して前記外部負荷に出力する昇圧ユニットを備えることを特徴とする請求項１〜４のいずれか一項に記載の電力制御装置。
【請求項６】
前記複数のエネルギーデバイスとして、出力電圧がダイオードの順方向降下電圧以下である太陽電池を複数有するとともに、これらの太陽電池から出力される直流電力を合成して外部に出力する請求項１〜５のいずれか一項に記載の電力制御装置を備えることを特徴とする電力供給装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のエネルギーデバイスから出力される電力を合成して外部負荷に出力する電力制御装置および電力供給装置に関するものである。
【背景技術】
【０００２】
色素増感太陽電池や球状太陽電池等の微小電力を発電するエネルギーデバイスは、単セルから取り出せる開放時の出力電圧が０．５Ｖ前後に留まるものが多い。そのため、このようなエネルギーデバイスにおいては、下記特許文献１に開示されているように、逆流防止用のダイオードを単セルに直列に接続する構成を採ると、そのダイオードによる順方向電圧降下（例えば、シリコンダイオードでは降下電圧Ｖｆ≒０．６Ｖ）により出力電圧を取り出すことが難しい（特許文献１；段落番号０００３）。
【０００３】
そこで、本願出願人は、下記特許文献１において、エネルギーデバイスに直列に接続されるトランスファーゲートを、そのデバイスのインピーダンスに基づいて導通状態や遮断状態に制御する技術を提案した。この技術では、発電状態が良好なエネルギーデバイスからの選択的な電力供給ができるため、微小電力を発電するエネルギーデバイスであっても出力電力の損失を抑制することを可能にする。
【０００４】
具体的には、例えば、複数のエネルギーデバイスに対して複数のトランスファーゲートの入力端子をそれぞれ接続するとともに、これらのトランスファーゲートの出力端子を一つに束ねて外部負荷に接続する。これにより、複数のエネルギーデバイスが並列に接続されたように外部負荷に電力を供給する。そのため、単セルでは微小電力であっても複数のエネルギーデバイス全体では発電状態が良好なセル数に応じた電力の供給が可能になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−１９５３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に開示される技術によると、並列に接続したように束ねて外部負荷に接続される複数のエネルギーデバイスは、それらがすべて同じように発電をすることはあまり多くない。例えば、太陽光を受けて発電をする場合、日照状態が場所により異なっていたり、経年変化に伴う劣化度合いもデバイス個々に異なっていたりする。つまり、単セルごとに発電状態にバラツキがある。
【０００７】
このため、エネルギーデバイスのインピーダンスに基づいてトランスファーゲートの導通状態や遮断状態に制御する構成を採った場合でも、各エネルギーデバイスごとではなく、予め定められたインピーダンスの閾値に基づいて各トランスファーゲートを導通状態や遮断状態に制御する方式では、すべてのエネルギーデバイスに適した閾値でトランスファーゲートの導通や遮断を行うことは難しい。そのため、複数のエネルギーデバイス全体として最大電力が得られるとは限らない。
【０００８】
また、各エネルギーデバイスのインピーダンスに最適な閾値を個々に設定してトランスファーゲートを導通状態や遮断状態に制御する構成を採る場合には、すべてのエネルギーデバイスに適した閾値でトランスファーゲートの制御が行われ得る。そのため、複数のエネルギーデバイス全体として最大電力が得られてもエネルギーデバイスの発電状態が日照状態等に伴い時々刻々と変化するときにはそれに合わせてインピーダンスの閾値も動的に制御する必要があるので、トランスファーゲートの周辺回路の構成や制御が複雑になる。
【０００９】
本発明は、上述した課題を解決するためになされたものであり、比較的簡素な構成でありながら、複数のエネルギーデバイス全体として最大電力を供給し得る電力制御装置および電力供給装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、特許請求の範囲の請求項１に記載された電力制御装置は、複数のエネルギーデバイスから出力される電力を合成して外部負荷に出力する電力制御装置であって、それぞれの入力端子が前記複数のエネルギーデバイスに対して個々に接続されるとともに、それぞれの出力端子が前記外部負荷に対する当該電力制御装置の出力用にまとめられる複数のトランスファーゲートと、前記複数のエネルギーデバイスから出力され前記外部負荷に消費される電力の合計値を得る出力電力値取得部と、前記複数のトランスファーゲートの個々の制御入力端子にそれぞれ接続され、前記エネルギーデバイスの出力電圧が閾値電圧を超える場合に前記トランスファーゲートの入出力間を導通状態に制御し、前記閾値電圧以下である場合に前記トランスファーゲートの入出力間を遮断状態に制御する複数のゲート制御部と、所定のタイミングに前記複数のゲート制御部の前記閾値電圧を一律に変動させ、前記出力電力値取得部により得られた前記電力の合計値が最大値になる最大出力閾値電圧を得る最適閾値電圧取得部と、前記最適閾値電圧取得部により得られた前記最大出力閾値電圧を新たな前記閾値電圧に設定する閾値電圧設定部と、を備えることを技術的特徴とする。
【００１１】
また、特許請求の範囲の請求項２に記載された電力制御装置は、請求項１に記載の電力制御装置において、前記複数のエネルギーデバイスに対して前記エネルギーデバイスから出力される電力の出力状態を個々に検出する複数の出力状態検出部と、前記電力の出力状態を前記複数のエネルギーデバイスのそれぞれについて異なるタイミングで検出するように前記複数の出力状態検出部を制御する検出制御部と、前記複数の出力状態検出部から出力される検出結果に基づいて前記複数のトランスファーゲートのうち性能が劣化しているエネルギーデバイスに接続される前記トランスファーゲートの入出力間を遮断状態に制御する遮断制御部と、を備えることを技術的特徴とする。
【００１２】
さらに、特許請求の範囲の請求項３に記載された電力制御装置は、請求項２に記載の電力制御装置において、前記出力状態検出部は、前記エネルギーデバイスの出力電流が所定の電流値を超える若しくは所定の電流値以下であるか否かを前記出力状態の検出結果として出力することを技術的特徴とする。
【００１３】
さらにまた、特許請求の範囲の請求項４に記載された電力制御装置は、請求項１〜３のいずれか一項に記載の電力制御装置において、太陽電池と、前記太陽電池から供給される直流電圧を昇圧する昇圧部と、前記昇圧部により昇圧された出力電圧を検出する電圧検出部と、前記電圧検出部により検出された前記出力電圧が所定の電圧範囲の最低電圧未満である場合に前記昇圧部を動作させて前記出力電圧が前記所定の電圧範囲を超える場合に前記昇圧部を停止させる昇圧制御部と、を備え、前記所定の電圧範囲は、前記電力制御装置を正常に動作可能な駆動電圧を含み、前記昇圧部および前記昇圧制御は、前記太陽電池から供給される前記直流電圧を受けて動作することを技術的特徴とする。
【００１４】
また、特許請求の範囲の請求項５に記載された電力制御装置は、請求項１〜４のいずれか一項に記載の電力制御装置において、前記複数のトランスファーゲートと前記外部負荷との間に介在し、前記複数のトランスファーゲートから出力される総電圧を昇圧して前記外部負荷に出力する昇圧ユニットを備えることを技術的特徴とする。
【００１５】
上記目的を達成するため、特許請求の範囲の請求項６に記載された電力供給装置は、前記複数のエネルギーデバイスとして、出力電圧がダイオードの順方向降下電圧以下である太陽電池を複数有するとともに、これらの太陽電池から出力される直流電力を合成して外部に出力する請求項１〜５のいずれか一項に記載の電力制御装置を備えることを技術的特徴とする。
【発明の効果】
【００１６】
請求項１の発明では、複数のエネルギーデバイスから出力され外部負荷に消費される電力の合計値を得る出力電力値取得部と、所定のタイミングに複数のゲート制御部の閾値電圧を一律に変動させ、出力電力値取得部により得られた電力の合計値が最大値になる最大出力閾値電圧を得る最適閾値電圧取得部と、最適閾値電圧取得部により得られた最大出力閾値電圧を新たな閾値電圧に設定する閾値電圧設定部と、を備える。これにより、所定のタイミングに複数のゲート制御部の閾値電圧を一律に変動させて、複数のエネルギーデバイスから出力され外部負荷に消費される電力の合計値が最大値になる最大出力閾値電圧を得るとともに、得られた最大出力閾値電圧を新たな閾値電圧に設定する。そのため、各エネルギーデバイスのインピーダンスに最適な閾値を個々に設定するような構成を採らなくても、複数のエネルギーデバイス全体として最大の出力電力が得られる。したがって、比較的簡素な構成でありながら、複数のエネルギーデバイス全体として最大電力を供給することができる。
【００１７】
請求項２の発明では、複数の出力状態検出部により、複数のエネルギーデバイスに対してエネルギーデバイスから出力される電力の出力状態を個々に検出し、検出制御部により、電力の出力状態を複数のエネルギーデバイスのそれぞれについて異なるタイミングで検出するように複数の出力状態検出部を制御する。そして、遮断制御部により、複数の出力状態検出部から出力される検出結果に基づいて複数のトランスファーゲートのうち性能が劣化しているエネルギーデバイスに接続されるトランスファーゲートの入出力間を遮断状態に制御する。これにより、エネルギーデバイスの電力の出力状態を検出する際に外部負荷に対する電力の出力を中断しなければならない構成を採る場合であっても、出力状態検出部によるこのような検出が複数のエネルギーデバイスに対して同時に行われることがない。そのため、出力状態検出部により検出の対象にならないエネルギーデバイスからは外部負荷に対して電力が出力されることから、複数のエネルギーデバイス全体として外部負荷に対する電力の供給を継続的に行うことができる。また、複数のトランスファーゲートのうち性能が劣化しているエネルギーデバイスに対しては、それに接続されるトランスファーゲートの入出力間を遮断状態に制御する。これにより、正常なエネルギーデバイスが出力した電力が、性能劣化をしているエネルギーデバイスに消費されることによる電力損失の抑制が可能になる。したがって、複数のエネルギーデバイス全体として、このような電力損失が抑制されるぶん最大電力を高めた電力供給をすることができる。
【００１８】
請求項３の発明では、出力状態検出部は、エネルギーデバイスの出力電流が所定の電流値以上若しくは所定の電流値未満であるか否かを出力状態の検出結果として出力する。これにより、エネルギーデバイスの出力電圧に基づく出力状態の検出結果よりも精度の高い出力状態の検出が可能になる。
【００１９】
請求項４の発明では、太陽電池と、太陽電池から供給される直流電圧を昇圧する昇圧部と、昇圧部により昇圧された出力電圧を検出する電圧検出部と、電圧検出部により検出された出力電圧が所定の電圧範囲の最低電圧未満である場合に昇圧部を動作させて、出力電圧が前記所定の電圧範囲を超える場合に昇圧部を停止させる昇圧制御部と、を備える。そして、所定の電圧範囲は、電力制御装置を正常に動作可能な駆動電圧を含む。また、昇圧部および昇圧制御は、太陽電池から供給される直流電圧を受けて動作する。これにより、太陽電池が太陽光等を受光する環境においては、他から駆動電力の供給を受けることなく電力制御装置は正常に動作して、複数のエネルギーデバイス全体として当該環境下における最大電力を供給することができる。また、太陽電池が太陽光等を受光し始めると、電力制御装置が動作を開始し、太陽電池が太陽光等の受光しなくなると、電力制御装置は動作を終了する。これにより、例えば、複数のエネルギーデバイスが複数の色素増感太陽電池である場合においては、これらのエネルギーデバイスが、発電し得る環境下においては、当該電力制御装置は自動的に起動（ウェイクアップ）し、発電し得ない環境下においては、当該電力制御装置は自動的に停止（シャットダウン）する。例えば、日の出から日の入りまでの特定の時間帯に限り、外部負荷に対して電力を供給することができる。
【００２０】
請求項５の発明では、昇圧ユニットが複数のトランスファーゲートと外部負荷との間に介在して、複数のトランスファーゲートから出力される総電圧を昇圧して外部負荷に出力する。これにより、複数のトランスファーゲートから出力される総電圧が、外部負荷の要求電圧に満たない場合であっても、昇圧ユニットが外部負荷の要求電圧に昇圧するので、このような出力電圧の要求仕様に応えることができる。
【００２１】
請求項６の発明では、出力電圧がダイオードの順方向降下電圧以下である太陽電池を複数有し、これらの太陽電池から出力される直流電力を合成して外部に出力する請求項１〜５のいずれか一項に記載の電力制御装置を備える。これにより、比較的簡素な構成でありながら、複数の太陽電池全体として最大電力を供給することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の電力制御装置を太陽光発電方式の電力供給装置に適用した実施形態における同装置の構成概要を示すブロック図である。
【図２】本実施形態の電力供給装置を構成する出力制御装置として、電力転送部およびセル状態検出／保持部の構成例を示す回路図である。
【図３】本実施形態の電力供給装置を構成する出力制御装置として、Ｒ／Ｗ制御部の構成例を示す回路図である。
【図４】本実施形態の電力供給装置を構成するトラッキングユニットの構成例を示すブロック図である。
【図５】図５(A)は、色素増感太陽電池の出力電圧の分布例を示す説明図であり、図５(B)は、色素増感太陽電池の出力電圧、出力電流および出力電力の閾値電圧（比較基準電圧）に対する依存関係を示す説明図である。
【図６】図４に示すトラッキングユニットの制御例を表したタイミングチャートである。
【図７】本実施形態の電力供給装置を構成するコントローラによる通常時に行われるモニター制御の例を示すタイミングチャートであり、アドレス選択された出力制御装置の色素増感太陽電池が日照状態から日陰状態に変化した場合の例である。
【図８】電力供給装置のコントローラによる色素増感太陽電池の発電状態確認時の制御例を示すタイミングチャートであり、電力転送部を強制的に導通状態に設定した場合等の例である。
【図９】電力供給装置のコントローラによるトラッキング動作時の制御例を示すタイミングチャートである。
【図１０】図８に示す発電状態確認の各制御を複数の色素増感太陽電池のそれぞれに対して順次行う例を表したタイミングチャートである。
【図１１】複数の色素増感太陽電池の発電状態をモニターして不良セルを遮断する制御処理の流れを示すフローチャートである。
【図１２】図２に示すセル状態検出／保持部を構成するセル状態検出部の改変例を表した回路図である。
【図１３】本実施形態の電力供給装置の他の構成例をブロック図である。
【図１４】図１４(A)は、ウェイクアップユニットの構成例を示すブロック図であり、図１４(B)は、昇圧部を構成するチャージポンプの構成例を示す回路図である。
【図１５】昇圧ユニットの構成例を示すブロック図である。
【発明を実施するための形態】
【００２３】
以下、本発明の電力制御装置を太陽光発電方式の電力供給装置（以下「本電力供給装置」という）に適用した一実施形態を各図に基づいて説明する。まず、本電力供給装置の構成概要を図１を参照して説明する。図１には、本電力供給装置の構成概要を示すブロック図が図示されている。
【００２４】
図１に示すように、本電力供給装置は、主に、複数のＤＳＳＣ１０、複数の出力制御装置２０、トラッキングユニット５０、コントローラ９０およびチャージユニット９５により構成されている。本電力供給装置は、複数のＤＳＳＣ１０から出力される電力を合成して、外部負荷を接続する電力出力端子ＰＯに対して電力を供給するものである。本電力供給装置では、複数のＤＳＳＣ１０に対応して出力制御装置２０を個々に設ける構成を採る。そのため、図１に示すように、ＤＳＳＣ１０や出力制御装置２０のそれぞれの符号の末尾に便宜的に「ａ」，「ｂ」…「ｎ」等を付して表すが、いずれも以下説明するＤＳＳＣ１０や出力制御装置２０と同様に構成されている。つまり、特段の説明がある場合を除いて、ＤＳＳＣ１０は、ＤＳＳＣ１０ａ，１０ｂ，１０ｃ，１０ｄ，…，１０ｍ，１０ｎを代表した表記であり、また出力制御装置２０は、出力制御装置２０ａ，２０ｂ，２０ｃ，２０ｄ，…，２０ｍ，２０ｎを代表した表記である。
【００２５】
《ＤＳＳＣ》
ＤＳＳＣ１０は、光エネルギーを電気エネルギーに変換する色素増感太陽電池（Dye Sensitized Solar Cell）である。ＤＳＳＣ１０の典型的な例は、グレッツェル型であり、例えば、二酸化チタン粉末を焼き付けて色素を吸着させた透明電極（一方の電極（負極））と、この透明電極に所定距離を隔てて設けられる対極（他方の電極（正極））と、これらの電極間に保持されるヨウ素系電解液（電解質溶液）と、から構成される。
【００２６】
ＤＳＳＣの発電の原理は、例えば、「色素増感太陽電池の最新技術II」（編著：荒川裕則氏）に詳しく説明されているので、詳細はそちらを参照されたい。本実施形態では、ＤＳＳＣ１０は単セル、即ち１つの電池セルで構成される。そのため、ＤＳＳＣ１０単体の出力電圧は０．５Ｖ（ボルト）前後であり、得られる電力はｍＷ（ミリワット）オーダに留まる。そのため、本電力供給装置では、例えば、数１０セル〜数１００セルのＤＳＳＣ１０から発電電力を集め、蓄電入力端子ＣＩに接続されるチャージユニット９５に蓄えて出力する構成を採る。チャージユニット９５は、典型的には、例えば、電気二重層コンデンサ等の大容量コンデンサや蓄電池等であり、電気エネルギー（電荷）を蓄えられる蓄電デバイスであれば良い。
【００２７】
《出力制御装置》
出力制御装置２０は、主に、電力転送部２１、セル状態検出／保持部２２、Ｒ／Ｗ制御部２５、内部バス２９等により構成されており、システムバスＳＢを介してコントローラ９０に接続されている。システムバスＳＢは、例えば、リセット信号、ロード信号、イネーブル信号やステータス信号等の制御情報がやり取りされるデータバスと、アドレスデータ（アドレス情報）が送られてくるアドレスバスと、により構成されている。なお、コントローラ９０は、典型的にはマイクロコンピュータであり、システムＬＳＩを構成するマイコンチップ、ワンチップマイコン、制御用のワンボードマイコンや汎用のパーソナルコンピュータ等がこれに相当する。マイクロコンピュータは、その主要構成として、ＭＰＵとメモリを備えている。なお、マイクロコンピュータを用いることなく、例えば、以下の説明においてコントローラ９０が実行する情報処理等のアルゴリズムを実現可能なランダムロジック回路を用いてコントローラ９０を構成しても良い。
【００２８】
また、出力制御装置２０は、電力ラインＰＬを介してトラッキングユニット５０やチャージユニット９５に接続されており、さらに参照電圧ラインＶＬを介してトラッキングユニット５０にも接続されている。出力制御装置２０の電力入力端子ＰＩには、１対１対応の関係でＤＳＳＣ１０が接続されている。図２に、出力制御装置２０の構成例を示す回路図が図示されているので、ここからは図２を参照して説明する。
【００２９】
なお、出力制御装置２０は、本発明の出力制御装置の実施形態の一例である。図２に示すように、出力制御装置２０は、電力転送部２１、セル状態検出／保持部２２およびＲ／Ｗ制御部２５により構成されている。
【００３０】
■□電力転送部■□
電力転送部２１は、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という）２１ａだけからなるトランスファーゲートである。ＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という）とＮＭＯＳを並列に接続する相補タイプのトランスファーゲートではないため、電力転送部２１のために割り当てる半導体のチップ面積やディスクリート部品が占める面積を最小限に抑制可能にしている。
【００３１】
ＮＭＯＳ２１ａのドレインには電力入力端子ＰＩが接続され、ＮＭＯＳ２１ａのソースには出力制御出力端子ＴＯが接続されている。この出力制御出力端子ＴＯは、電力ラインＰＬに接続されている。即ち、各出力制御装置２０（２０ａ，２０ｂ，２０ｃ，２０ｄ，…，２０ｍ，２０ｎ）の出力制御出力端子ＴＯがそれぞれ電力ラインＰＬに接続されることで、電力ラインＰＬを介して蓄電入力端子ＣＩにまとめられてトラッキングユニット５０やチャージユニット９５に接続されている。
【００３２】
ＮＭＯＳ２１ａのゲートには、セル状態検出／保持部２２が接続されて、ＮＭＯＳ２１ａのオンオフ制御がされる。即ち、ＮＭＯＳ２１ａは、そのゲートに、Ｌレベルの電圧が入力されると遮断状態に制御され、Ｈレベルの電圧が入力されると導通状態に制御される。トランスファーゲートとしてＰＭＯＳを用いていないのは、ＤＳＳＣ１０単体の出力電圧が０．５Ｖ前後であり、このような低い電圧のスイッチングにはＰＭＯＳが不向きだからである。
【００３３】
■□セル状態検出／保持部■□
セル状態検出／保持部２２は、セル状態検出部２３とセル状態保持部２４とにより構成されている。即ち、セル状態検出／保持部２２は、セル状態検出部２３により検出したＤＳＳＣ１０の発電状態（出力状態）を示す検出結果をセル状態保持部２４により保持（記憶）してそれに基づいて電力転送部２１を制御したり、Ｒ／Ｗ制御部２５を介して外部に出力したりする機能を有する。
【００３４】
セル状態検出部２３は、ＤＳＳＣ１０の出力電圧を検出して、所定の閾値電圧Ｖthを超える場合にＤＳＳＣ１０の出力インピーダンスが所定インピーダンス以上であることを検出し、所定の閾値電圧Ｖth以下の場合にＤＳＳＣ１０の出力インピーダンスが所定インピーダンス未満であることを検出する。つまり、ＤＳＳＣ１０の発電状態（出力状態）を示す検出結果として、「良」および「否」の２値からなるＤＳＳＣ１０の良否情報を得る。なお、このＤＳＳＣ１０の良否情報は、後述するように、電力転送部２１（トランスファーゲートＮＭＯＳ２１ａ）のオンオフ状態を示す情報でもある。所定の閾値電圧Ｖthは、トラッキングユニット５０に接続される参照電圧ラインＶＬから入力されて、後述するように制御される参照電圧に設定される。セル状態検出部２３は、主にカレントミラー回路とインバータ回路により構成されている。
【００３５】
即ち、カレントミラー回路は、両ソースがともにプラス電源Ｖddに接続されるＰＭＯＳ２３ａ，２３ｃと、これらのうち一方のＰＭＯＳ２３ａ（のドレイン）にドレインが接続されてＰＭＯＳ２３ａに直列に接続されるＮＭＯＳ２３ｂと、他方のＰＭＯＳ２３ｃ（のドレイン）にドレインおよびゲートが接続されてＮＭＯＳ２３ｂのゲートにも接続されるＮＭＯＳ２３ｄと、により構成されている。ＰＭＯＳ２３ａのゲートは、電力入力端子ＰＩが接続されており、またＮＭＯＳ２３ｃのゲートは、参照電圧端子Ｖrfに接続されている。ＮＭＯＳ２３ｂとＮＭＯＳ２３ｄの両ソースは互いに接続され、コントロールゲートとして機能するＮＭＯＳ２３ｇのドレインに接続されている。参照電圧端子Ｖrfには、後述するようにトラッキングユニット５０から出力される参照電圧が参照電圧ラインＶＬを介して入力される。
【００３６】
これに対してインバータ回路は、ソースがプラス電源Ｖddに接続されるＰＭＯＳ２３ｅと、ソースがＮＭＯＳ２３ｇのドレインに接続されるＮＭＯＳ２３ｆとにより構成されている。ＰＭＯＳ２３ｅ，ＮＭＯＳ２３ｆは、ゲート同士が接続されて入力ノードを形成し、またドレイン同士が接続されて出力ノードを形成している。入力ノードは、カレントミラー回路の出力側（ＰＭＯＳ２３ａおよびＮＭＯＳ２３ｂのドレイン）に接続され、また出力ノードは、セル状態検出部２３の出力としてセル状態保持部２４の入力に接続されている。コントロールゲートとして機能するＮＭＯＳ２３ｇは、外部からＲ／Ｗ制御部２５を介して入力されるイネーブル信号がＨレベルのときにオン状態になり、Ｌレベルのときにオフ状態になるスイッチング素子である。そのため、ＮＭＯＳ２３ｇのゲートは、外部からイネーブル信号が入力されるＲ／Ｗ制御部２５のモニターイネーブル端子Ｍon_Ｅn_iに接続されており、またソースはマイナス電源Ｖssに接続されている。
【００３７】
このようにセル状態検出部２３を構成することにより、カレントミラー回路を構成するＰＭＯＳ２３ｃおよびＮＭＯＳ２３ｄに流れる電流が、ＰＭＯＳ２３ａおよびＮＭＯＳ２３ｂに流れ得る。その結果、Ｒ／Ｗ制御部２５からＮＭＯＳ２３ｇのゲートにイネーブル信号（Ｈレベル）が入力された場合においては、参照電圧端子Ｖrfに入力される参照電圧（所定の閾値電圧Ｖth）を超える入力電圧が電力入力端子ＰＩに入力されたときに、カレントミラー回路からはＬレベルの電圧が出力され、それがインバータ回路（ＰＭＯＳ２３ｅ、ＮＭＯＳ２３ｆ）に入力されると当該インバータ回路からＨレベルの電圧が出力される。つまり、ＮＭＯＳ２３ｇのゲートに入力されるイネーブル信号（Ｈレベル）は、セル状態検出部２３による検出動作の要否を制御する。
【００３８】
セル状態検出部２３は、イネーブル信号（Ｈレベル）が入力されている間において、参照電圧（所定の閾値電圧Ｖth）を超える入力電圧が電力入力端子ＰＩに入力されたときには、ＤＳＳＣ１０の発電状態（出力状態）を示す検出結果として「良」に相当するＨレベルの電圧をセル状態検出部２３から出力する。これとは逆に、イネーブル信号（Ｈレベル）が入力されている間に、参照電圧以下の入力電圧が電力入力端子ＰＩに入力されたときには、ＤＳＳＣ１０の発電状態（出力状態）を示す検出結果として「否」に相当するＬレベルの電圧をセル状態検出部２３が出力する。
【００３９】
一方、セル状態保持部２４は、主にフリップフロップ回路とインバータ回路により構成されており、セル状態検出部２３から出力されたＤＳＳＣ１０の良否情報に基づいて電力転送部２１をオンオフ制御するとともにＤＳＳＣ１０の良否情報を保持（記憶）してＲ／Ｗ制御部２５に出力する機能を有する。フリップフロップ回路は、ＰＭＯＳ２４ａおよびＮＭＯＳ２４ｂからなる一方のインバータ回路と、ＰＭＯＳ２４ｃおよびＮＭＯＳ２４ｄからなる他方のインバータ回路と、を交差接続したＳＲＡＭの記憶セルとほぼ同様に構成されている。
【００４０】
ただし、一方のインバータ回路（ＰＭＯＳ２４ａ，ＮＭＯＳ２４ｂ）の入力ノードは、インバータ２４ｈに接続されており、セル状態保持部２４、ひいてはセル状態検出／保持部２２の出力としてＲ／Ｗ制御部２５の入力にも接続されている。また、この入力ノードは、直列に接続される２つのＮＭＯＳ２４ｅ，２４ｇのうちのＮＭＯＳ２４ｅのドレインにも接続されている。このＮＭＯＳ２４ｅのゲートは、セル状態保持部２４の入力として、セル状態検出部２３の出力（ＰＭＯＳ２３ｅおよびＮＭＯＳ２３ｆのドレイン）に接続されている。
【００４１】
なお、ＮＭＯＳ２４ｇは、データロード用のコントロールゲートであり、ドレインがＮＭＯＳ２４ｅのソースに、ソースがマイナス電源Ｖssに、またゲートは、外部からロード信号が入力されるＲ／Ｗ制御部２５のロード端子Ｌd_iに、それぞれ接続されている。これに対して、他方のインバータ回路（ＰＭＯＳ２４ｃ，ＮＭＯＳ２４ｄ）の入力ノードには、ＮＭＯＳ２４ｆのドレインが接続されている。このＮＭＯＳ２４ｆは、リセット制御用のコントロールゲートであり、ソースがマイナス電源Ｖssに接続され、外部からリセット信号が入力されるＲ／Ｗ制御部２５のリセット端子Ｒst_iにゲートが接続されている。
【００４２】
インバータ２４ｈは、フリップフロップ回路と電力転送部２１との間に介在する反転回路であり、前述したように、その入力ノードが一方のインバータ回路（ＰＭＯＳ２４ａ，ＮＭＯＳ２４ｂ）の入力ノード、換言すれば他方のインバータ回路（ＰＭＯＳ２４ｃ，ＮＭＯＳ２４ｄ）の出力ノードに接続されている。またインバータ２４ｈの入力ノードは、Ｒ／Ｗ制御部２５の入力側（Ｒ／Ｗノード）にも接続されている。インバータ２４ｈの出力ノードは、セル状態保持部２４、ひいてはセル状態検出／保持部２２の出力として、電力転送部２１（のＮＭＯＳ２１ａのゲート）に接続されている。
【００４３】
これにより、ロード端子Ｌd_iからロード信号（Ｈレベル）が入力されたタイミングで、セル状態検出部２３からＨレベルの電圧（発電状態「良」に相当）が入力されている場合には、セル状態保持部２４は、フリップフロップ回路からＬレベルの電圧を出力するとともに、ＮＭＯＳ２１ａをオン状態にするＨレベルの電圧を電力転送部２１に出力する。これに対し、ロード信号（Ｈレベル）の入力タイミングにおいて、セル状態検出部２３からＬレベルの電圧（発電状態「否」に相当）が入力されていた場合には、セル状態保持部２４は、フリップフロップ回路からＨレベルの電圧を出力するとともに、ＮＭＯＳ２１ａをオフ状態にするＬレベルの電圧を電力転送部２１に出力する。換言すると、ＤＳＳＣ１０の良否情報は、ＮＭＯＳ２１ａのオンオフ状態を示す情報である。
【００４４】
なお、リセット端子Ｒst_iからリセット信号（Ｈレベル）が入力された場合には、ＮＭＯＳ２４ｆがオン状態になる。そのため、セル状態検出部２３の出力に関係なく、セル状態保持部２４は、フリップフロップ回路からＨレベルの電圧を出力するとともに、Ｌレベルの電圧を電力転送部２１に出力してＮＭＯＳ２１ａをオフ状態に設定する。つまり、セル状態保持部２４は、リセット信号（Ｈレベル）の入力によって、トランスファーゲートとしてのＮＭＯＳ２１ａを強制的に遮断状態にするリセット動作を行う。また、セル状態検出部２３から入力されたＤＳＳＣ１０の良否情報は、セル状態保持部２４によりＨレベルおよびＬレベルの電圧が反転されて出力される。
【００４５】
即ち、発電状態「良」の場合にはＬレベルの電圧がセル状態保持部２４からＲ／Ｗ制御部２５に出力され、発電状態「否」の場合にはＨレベルの電圧がセル状態保持部２４からＲ／Ｗ制御部２５に出力される。このようにリセット端子Ｒst_iにリセット信号（Ｈレベル）が入力されると、電力転送部２１を強制的に遮断状態にするので、例えば、故障したＤＳＳＣ１０を強制的に電力線ＰＬから電気的に切り離すことができる。そのため、故障したＤＳＳＣ１０による電力消費を防ぐことによりチャージユニット９５に蓄えられた電力損失を抑制することができる。図３には、Ｒ／Ｗ制御部２５の構成例を示す回路図が図示されているので、ここからは図３も参照しながら説明する。
【００４６】
■□Ｒ／Ｗ制御部■□
図３に示すように、セル状態検出／保持部２２に接続されるＲ／Ｗ制御部２５は、Ｒ／Ｗゲート部２６とデコード部２７により構成されている。Ｒ／Ｗ制御部２５は、予め設定された固有アドレスに一致するアドレスデータがアドレス入力端子Ａdr_Ｉnを介して外部から入力された場合にセル状態検出／保持部２２に対して、書き込み動作と読み出し動作を行う機能を有する。この固有アドレスは、複数の出力制御装置２０に個々に付与されているため、特定の出力制御装置２０を選択することができる。書き込み動作は、ＤＳＳＣ１０の発電状態に依存することなく、ＮＭＯＳ２１ａ（トランスファーゲート）をオン状態に設定する動作である。即ち、書き込み動作は、トランスファーゲートとしてのＮＭＯＳ２１ａを強制的に導通状態にするものであり、リセット動作の反対動作にあたる。他方、読み出し動作は、そのタイミングにセル状態保持部２４に設定されているＤＳＳＣ１０の良否情報を読み出す動作である。
【００４７】
Ｒ／Ｗゲート部２６は、ＰＭＯＳ２６ａとＮＭＯＳ２６ｂにより構成されるインバータ回路と、直列に接続される２つのコントロールゲートＮＭＯＳ２６ｃ，２６ｄと、インバータ回路の出力ノードに接続されるトランスファーゲート等により構成されている。インバータ回路は、ソースがプラス電源Ｖddに接続されるＰＭＯＳ２６ａと、ソースがマイナス電源Ｖssに接続されるＮＭＯＳ２６ｂとにより構成されている。ＰＭＯＳ２６ａ，ＮＭＯＳ２６ｂは、ゲート同士が接続されて入力ノードを形成し、またドレイン同士が接続されて出力ノードを形成している。入力ノードは、Ｒ／Ｗ制御部２５のＲ／Ｗノードとしてセル状態検出／保持部２２を構成するセル状態保持部２４のフリップフロップ回路の出力側に接続されている。なお、このＲ／Ｗノードは、図２，３等において、「R/W_Ｎod」と記載されていることに注意されたい。
【００４８】
コントロールゲートＮＭＯＳ２６ｃは、そのドレインがインバータ回路の入力ノード、つまりＲ／Ｗノードに接続されており、またゲートがアドレスデコード部２７の出力を受けるインバータ２６ｇの出力に接続されている。もう一つのコントロールゲートＮＭＯＳ２６ｄは、そのドレインがＮＭＯＳ２６ｃのソースに接続されており、ソースがマイナス電源Ｖssに接続されている。ＮＭＯＳ２６ｄのゲートは、ライトイネーブル端子Ｗrt_Ｅnに接続されている。このライトイネーブル端子Ｗrt_Ｅnには、書き込みおよび読み出しの各動作を制御するイネーブル信号が入力される。即ち、書き込み動作時にはＨレベルの電圧が入力され、読み出し動作時にはＬレベルの電圧が入力される。
【００４９】
トランスファーゲートは、ＰＭＯＳ２６ｅとＮＭＯＳ２６ｆを並列に接続したものであり、入力がインバータ回路（ＰＭＯＳ２６ａ，ＮＭＯＳ２６ｂ）の出力ノードに接続され、また出力がステータス端子Ｓts_Ｏutに接続されている。ＰＭＯＳ２６ｅのゲートは、デコード部２７の出力に接続されており、またＮＭＯＳ２６ｆのゲートは、インバータ２６ｇの出力に接続されている。これにより、デコード部２７からＬレベルの電圧が出力されると、このトランスファーゲートの入出力間が導通状態になり、デコード部２７からＨレベルの電圧が出力されると、トランスファーゲートの入出力間が遮断状態になる。つまり、インバータ回路（ＰＭＯＳ２６ａ，ＮＭＯＳ２６ｂ）からの出力をステータス端子Ｓts_Ｏutに出力する否かを制御する。ステータス端子Ｓts_Ｏutからは、読み出し動作時において、ＤＳＳＣ１０の良否情報が出力される。
【００５０】
デコード部２７は、固有アドレスのビット数に対応した入力を持つＮＡＮＤゲート２７ａと、ＡＮＤゲート２７ｂ，２７ｄ，２７ｆとＯＲゲート２７ｃ，２７ｅ，２７ｇを組み合わせたゲート群（以下「ＡＮＤ２７ｂ等のゲート群」という）と、により構成されている。
【００５１】
ＮＡＮＤゲート２７ａの入力は、システムバスＳＢのアドレスバスに接続されている。本実施形態では、アドレスバスは、８本のアドレス線からなり、４ビットの固有アドレスに対して、Ａ０，/Ａ０，Ａ１，/Ａ１，Ａ２，/Ａ２，Ａ３，/Ａ３に対応する８本により構成されている（/Ａｎは、Ａｎにオーバーバーが付されていることを表す）。そのため、４入力を持つＮＡＮＤゲート２７ａは、当該出力制御装置２０に一意に割り当てられた固有アドレスに対応して、それぞれの入力がアドレスバスの８本のアドレス線に接続されている。例えば、図３に示すように、ＮＡＮＤゲート２７ａの４本の入力には、紙面左側から、Ａ３，/Ａ３，Ａ２，/Ａ２，Ａ１，/Ａ１，Ａ０，/Ａ０の順番に並ぶ８本のアドレス線のうち、/Ａ３，/Ａ２，Ａ１，Ａ０に対応する４本が接続されている。即ち、このＮＡＮＤゲート２７ａには、２進表記で「００１１」、つまり固有アドレスとして１０進表記で「３」が付与されている。
【００５２】
ＮＡＮＤゲート２７ａの出力は、トランスファーゲートを構成するＰＭＯＳ２６ｅのゲートとインバータ２６ｇの入力とに接続されている。インバータ２６ｇの出力は、前述したように、トランスファーゲートのＮＭＯＳ２６ｆのゲートと、ＮＭＯＳ２６ｃのゲートとに接続されているほか、ＡＮＤ２７ｂ等のゲート群のうちのＯＲゲート２７ｃ，２７ｅ，２７ｇの一方の入力に接続されている。これらのＯＲゲート２７ｃ，２７ｅ，２７ｇの他方の入力は、全選択端子Ｓel_Ａllに接続されている。全選択端子Ｓel_Ａllは、システムバスＳＢのデータバスに接続されており、個々の出力制御装置２０ａ，２０ｂ，２０ｃ，…，２０ｎに付与された固有アドレスに関係することなく、すべての出力制御装置２０ａ等を選択し得る全選択信号が入力される。
【００５３】
ＯＲゲート２７ｃ，２７ｅ，２７ｇの出力は、それぞれＡＮＤゲート２７ｂ，２７ｄ，２７ｆの一方の入力に接続されている。即ち、ＯＲゲート２７ｃの出力はＡＮＤゲート２７ｂの入力に、ＯＲゲート２７ｅの出力はＡＮＤゲート２７ｄの入力に、ＯＲゲート２７ｇの出力はＡＮＤゲート２７ｆの入力に、それぞれ接続されている。また、ＡＮＤゲート２７ｂの他方の入力にはリセット端子Ｒst、ＡＮＤゲート２７ｄの他方の入力にはロード端子Ｌd、ＡＮＤゲート２７ｆの他方の入力にはモニターイネーブル端子Ｍon_Ｅn、がそれぞれ接続されている。これらの端子は、システムバスＳＢのデータバスに接続されてコントローラ９０からリセット信号、ロード信号、イネーブル信号の制御情報が入力される。また、アドレス入力端子Ａdr_Ｉnには、前述のアドレスデータが入力される。
【００５４】
このように構成されるデコード部２７に対して、ＮＡＮＤゲート２７ａに付与されている固有アドレスに一致するアドレスデータが入力されている間においては、ＮＡＮＤゲート２７ａからＬレベルの電圧が出力される（Ａdr_Ｏut）。そのため、この間においては、ＰＭＯＳ２６ｅとＮＭＯＳ２６ｆとからなるトランスファーゲートの入出力間が導通状態になるとともに、インバータ２６ｇから、ＡＮＤ２７ｂ等のゲート群のうちのＯＲゲート２７ｃ，２７ｅ，２７ｇの一方の入力にＨレベルの電圧が入力される。これにより、これらのＯＲゲート２７ｃ，２７ｅ，２７ｇからは、Ｈレベルの電圧が出力されて、ＡＮＤ２７ｂ等のゲート群のうちのＡＮＤゲート２７ｂ，２７ｄ，２７ｆの一方の入力に入力される。そのため、この間に、例えば、ＡＮＤゲート２７ｂの他方の入力にリセット信号（Ｈレベル）がリセット端子Ｒstを介して入力されると、ＡＮＤゲート２７ｂからＨレベルの電圧が出力されて、セル状態検出／保持部２２のリセット端子Ｒst_iに入力される。
【００５５】
また、同様に、この間に、例えば、ＡＮＤゲート２７ｄの他方の入力にロード信号（Ｈレベル）がロード端子Ｌdを介して入力されると、ＡＮＤゲート２７ｄからＨレベルの電圧が出力されて、セル状態検出／保持部２２のロード端子Ｌd_iに入力される。また同様に、この間に、例えば、ＡＮＤゲート２７ｆの他方の入力にイネーブル信号（Ｈレベル）がモニターイネーブル端子Ｍon_Ｅnを介して入力されると、ＡＮＤゲート２７ｆからＨレベルの電圧が出力されて、セル状態検出／保持部２２のモニターイネーブル端子Ｍon_Ｅn_iに入力される。
【００５６】
つまり、当該出力制御装置２０の固有アドレスに一致するアドレスデータがコントローラ９０から出力されている間に、コントローラ９０からリセット信号が出力されることによって、セル状態検出／保持部２２のＮＭＯＳ２４ｆがオン状態になる。そのため、トランスファーゲートであるＮＭＯＳ２１ａが強制的に遮断状態にされる（リセット動作）。また、当該出力制御装置２０の固有アドレスに一致するアドレスデータがコントローラ９０から出力されている間に、コントローラ９０からロード信号が出力されることによって、セル状態検出／保持部２２のＮＭＯＳ２４ｇがオン状態になる。そのため、セル状態検出部２３から、発電状態「良」に相当するＨレベルの電圧がセル状態保持部２４に入力されている場合には、トランスファーゲートであるＮＭＯＳ２１ａが導通状態にされる。
【００５７】
これに対して、セル状態検出部２３から、発電状態「否」に相当するＬレベルの電圧がセル状態保持部２４に入力されている場合には、トランスファーゲートであるＮＭＯＳ２１ａが遮断状態にされる。さらに、当該出力制御装置２０の固有アドレスに一致するアドレスデータがコントローラ９０から出力されている間に、コントローラ９０からイネーブル信号が出力されることによって、セル状態検出部２３のＮＭＯＳ２３ｇがオン状態になる。そのため、セル状態検出部２３によるセル状態の検出動作が許容されて、ＤＳＳＣ１０の発電状態に応じた検出結果（良；Ｈレベルの電圧、否；Ｌレベルの電圧）がセル状態検出部２３からセル状態保持部２４に出力される。
【００５８】
このように出力制御装置２０に対して行われる各制御は、原則として、コントローラ９０から出力されるアドレスデータが出力制御装置２０に固有のアドレスに一致することが条件になるが、その例外として、当該固有アドレスに一致するアドレスデータがコントローラ９０から出力されていない場合であっても、コントローラ９０から全選択信号が出力されている間においては、コントローラ９０による各制御、即ちリセット信号、ロード信号またはイネーブル信号が出力された場合の制御が、上述と同様に行われる。
【００５９】
また、図３に示すように、固有アドレスの一致により、デコード部２７からＬレベルの電圧が出力されると、ＰＭＯＳ２６ｅとＮＭＯＳ２６ｆからなるトランスファーゲートが導通状態になる。そのため、セル状態検出／保持部２２から入力されるＤＳＳＣ１０の良否情報がＰＭＯＳ２６ａとＮＭＯＳ２６ｂからなるインバータ回路により反転されてステータス端子Ｓts_Ｏutに出力される。
【００６０】
即ち、固有アドレスに一致するアドレスデータがアドレス入力端子Ａdr_Ｉnを介してデコード部２７に入力されている間において、ライトイネーブル端子Ｗrt_ＥnにＬレベルの電圧が入力されることで、セル状態検出／保持部２２が保持（記憶）しているＤＳＳＣ１０の良否情報が、インバータ回路（ＰＭＯＳ２６ａ，ＮＭＯＳ２６ｂ）とトランスファーゲート（ＰＭＯＳ２６ｅ，ＮＭＯＳ２６ｆ）を介してステータス端子Ｓts_Ｏutに出力される。これにより、発電状態「良」の場合にはＨレベルの電圧がステータス端子Ｓts_Ｏutから出力され、発電状態「否」の場合にはＬレベルの電圧がステータス端子Ｓts_Ｏutから出力される。つまり、Ｒ／Ｗ制御部２５によるＤＳＳＣ１０の良否情報の読み出し動作が行われる。
【００６１】
《トラッキングユニット》
次に、トラッキングユニット５０の構成等を図４〜図６に基づいて説明する。図４には、トラッキングユニット５０の構成例を示すブロック図が図示されている。また、図５(A)には、ＤＳＳＣ１０の出力電圧の分布例を示す説明図、図５(B)には、ＤＳＳＣ１０の出力電圧、出力電流および出力電力の閾値電圧Ｖth（比較基準電圧）に対する依存関係を示す説明図、がそれぞれ図示されている。さらに、図６には、トラッキングユニット５０の制御例を示すタイミングチャートが図示されている。なお、図５(A)および図５(B)における横軸の電圧例は、あくまでも一例であり、この電圧範囲（０Ｖ〜１Ｖ）において必ずしもこのような分布や特性が現れるわけでないことに注意されたい。
【００６２】
ＤＳＳＣ１０は、例えば、電気的な仕様や性能が一定の基準内に品質管理されていたとしても、ＤＳＳＣ１０の使用環境や日照状態に起因してそれらの出力電圧は、例えば、図５(A)に示すように、正規分布または正規分布相当にバラツクことが予想される。複数のＤＳＳＣ１０の出力電圧がこのような分布例でバラツク場合においては、前述した各出力制御装置２０ａ等のセル状態検出／保持部２２の閾値電圧Ｖthを、例えば０Ｖから１Ｖまで変動させることにより、ＤＳＳＣ１０が出力される電圧、電流および電力は、図５(B)に示すようなカーブをとる（電圧；一点鎖線、電流；破線、電力；実線）。
【００６３】
即ち、電力転送部２１の導通または遮断を決めるセル状態検出／保持部２２の所定の閾値電圧Ｖthを低く設定するほど、出力電圧の低いＤＳＳＣ１０を含めて数多くのＤＳＳＣ１０から出力される電力が外部負荷ＲＬに供給される。これに対して、このような所定の閾値電圧Ｖthを高く設定するほど、出力電圧の低いＤＳＳＣ１０は遮断されるため、出力電圧の高い一部のＤＳＳＣ１０だけから、外部負荷ＲＬに電力が供給される。これらを、電圧・電流・電力で分けて表現すると、図５(B)に示すように、出力電圧は一点鎖線で、出力電流は破線で、出力電力は実線で、それぞれ表すことができる。
【００６４】
そこで、本実施形態のトラッキングユニット５０では、参照電圧を所定タイミングごとに不連続に所定範囲内で増加させて、外部負荷ＲＬで消費される電力の合計値が最大値になる最大出力閾値電圧Ｖth-maxを求める（最適閾値電圧取得機能）とともに、得られた最大出力閾値電圧Ｖth-maxを新たな閾値電圧Ｖthに設定する（閾値電圧設定機能）ことによって、複数のＤＳＳＣ１０に対してその時々に応じた最大電力の供給を可能にしている。
【００６５】
図４に示すように、トラッキングユニット５０は、主に、最大出力電力検出部６０および参照電圧発生部７０により構成されている。
【００６６】
■□最大出力電力検出部■□
最大出力電力検出部６０は、抵抗６１、Ａ／Ｄ変換器６２，６３、演算部６４、レジスタ６５，６６、比較部６７、ＡＮＤゲート６８等により構成されている。抵抗６１は、蓄電入力端子ＣＩと電力出力端子ＰＯの間に接続されて、電力ラインＰＬに直列に挿入されている。この抵抗６１は、電力ラインＰＬに流れる電流を測定するためのものであり、当該抵抗６１の両端電位をＡ／Ｄ変換器６２，６３により検出することにより電流値に比例した電位差を得る。なお、抵抗６１に代えて、ホール素子等を用いた電流センサで電力ラインＰＬを流れる電流を測定する構成を採る場合には、トラッキングユニット５０は、複数の出力制御装置２０（ＮＭＯＳ２１ａ（トランスファーゲート））と、外部負荷ＲＬとの間に介在するのではなく、電力ラインＰＬに並列に接続されている構成を採る。
【００６７】
Ａ／Ｄ変換器６２，６３は、アナログデータをディジタルデータに変換するアナログ−ディジタル変換装置である。本実施形態では、アナログデータである抵抗６１の両端電位Ｖａ，Ｖｂを検出してディジタルデータに変換して出力する。即ち、Ａ／Ｄ変換器６２の入力端子は、抵抗６１の蓄電入力端子ＣＩ側に接続されており、Ａ／Ｄ変換器６３の入力端子は、抵抗６１の電力出力端子ＰＯ側に接続されている。
【００６８】
Ａ／Ｄ変換器６２，６３は、入力端子に入力された電圧値（アナログ値）Ｖａ，Ｖｂを、例えば、８ビットで構成されるディジタル値Ｄａ，Ｄｂに変換して演算部６４に出力する。Ａ／Ｄ変換器６２，６３は、ディジタル値に変換可能な電圧の上限値と下限値が定められており、システムバスＳＢを介する外部入力（コントローラ９０）等により設定される。この上限値と下限値は、例えば、電流値に比例した電位差Ｖｄ（＝Ｖａ−Ｖｂ）として、予め想定できる範囲内において可能な限り近づける。これにより、変換対象になる電圧の範囲が狭くなるため、Ａ／Ｄ変換器６２，６３による分解能が高められ精度の高いディジタル変換が可能になる。
【００６９】
また、Ａ／Ｄ変換器６２，６３には、サンプリングのタイミングとホールドの期間を制御し得るＳ／Ｈ端子と、変換したディジタルデータの出力の可否を制御し得るＡＤＣ_Ｅn端子と、が設けられており、これらはコントローラ９０に接続されている。本実施形態では、Ｓ／Ｈ端子にサンプル＆ホールド信号（Ｈレベル）が入力されている間に、Ａ／Ｄ変換器６２，６３が入力電圧を検出し、ＡＤＣ_Ｅn端子にイネーブル信号（Ｈレベル）が入力されている間に、Ａ／Ｄ変換器６２，６３が演算部６４に対してディジタルデータを出力する。サンプル＆ホールド信号やイネーブル信号は、後述するようにコントローラ９０が所定周期ごとに繰り返し出力される。
【００７０】
演算部６４は、減算器６４ａと乗算器６４ｂにより構成されている。減算器６４ａは、入力された２つのディジタルデータの一方から他方を減算演算する演算器であり、本実施形態では、Ａ／Ｄ変換器６２，６３から出力されるディジタルデータＤａ，Ｄｂの差を出力する。即ち、減算器６４ａは、抵抗６１の両端電圧の電位差Ｖｄ（＝Ｖａ−Ｖｂ）に相当するディジタルデータＤｄを出力して乗算器６４ｂに入力する。このディジタルデータＤｄは、電力ラインＰＬに流れる電流値に比例した値になる。以下、特に「ディジタルデータ」や「アナログデータ」と表現している場合を除いて、ディジタルデータのことを、単に「データ」という。
【００７１】
乗算器６４ｂは、入力された２つのデータの乗算演算する演算器である。本実施形態では、減算器６４ａから出力される電位差Ｖｄ相当のデータＤｄと、Ａ／Ｄ変換器６３から出力されるデータＤｂと、の積を出力する。データＤｂは、抵抗６１の電力出力端子ＰＯ側の電圧データであり、外部負荷ＲＬに印加される電圧値である。そのため、電力ラインＰＬに流れる電流値に比例した値であるデータＤｄと、外部負荷ＲＬに出力される電圧の値であるデータＤｂとの積、即ち外部負荷ＲＬに供給（消費）される電力値に比例したデータＤｐが乗算器６４ｂから出力される。
【００７２】
なお、外部負荷ＲＬに供給（消費）される電力値を正確に得るためには、データＤｄとデータＤｂの積を抵抗６１の抵抗値で除算する必要があるが、図５(B)を参照して説明したように、本実施形態のトラッキングユニット５０は、外部負荷ＲＬで消費される電力の合計値（以下「電力合計値」という）が最大値になる最大出力閾値電圧Ｖth-maxを求める。そのため、電力合計値のピークが得られれば、その値自体を正確に算出する必要はない。したがって、このような抵抗６１の抵抗値で除算する技術的な意義がないため、外部負荷ＲＬに供給（消費）される電力値に比例したデータＤｐは、電力合計値に相当する。
【００７３】
レジスタ６５，６６は、演算部６４等による演算結果を記憶する記憶回路であり、例えば、記憶するデータの構成ビット数に対応した個数のＤフリップフロップを並べたものである。外部から入力されるホールド信号（Ｈレベル）の入力タイミングでデータを保持（記憶）する。レジスタ６５には、演算部６４の出力、即ち最も新しい最新の電力合計値のデータＤｐが入力されて保持（記憶）されてレジスタ６６と比較部６７に出力される。また、レジスタ６６には、それまでの電力合計値のデータＤｐのうちのピーク（最大）のデータＤｑが入力されて保持（記憶）されて、比較部６７に出力される。
【００７４】
レジスタ６５は、ホールド信号として、コントローラ９０からＣmp端子を介して入力されるコンペア信号（Ｈレベル）によって、最新の電力合計値のデータＤｐを保持（記憶）する。また、レジスタ６６は、ＡＮＤゲート６８から出力されるＨレベルのホールド信号によりピーク（最大）の電力合計値のデータＤｑを保持（記憶）する。なお、コンペア信号も、サンプル＆ホールド信号やイネーブル信号と同様に、コントローラ９０が所定周期ごとに繰り返し出力される。
【００７５】
比較部６７は、減算器６７ａとフリップフロップ６７ｂにより構成されている。即ち、他方の入力データから一方の入力データを減算して、演算結果が０（ゼロ）より小さい場合に発生する負の繰り上がりビットをフリップフロップ６７ｂに出力することによって、一方の入力データと他方の入力データを比較して大小関係を判断する。比較部６７による判断結果は、ＡＮＤゲート６８の一方の入力に出力される。
【００７６】
比較部６７の減算器６７ａには、レジスタ６６により保持されているピークの電力合計値のデータＤｐが一方の入力データとして入力され、レジスタ６５により保持された最新の電力合計値のデータＤｑが他方の入力データとして入力される。そのため、最新の電力合計値のデータＤｐがそれまでのピークの電力合計値のデータＤｑよりも大きい場合に負の繰り上がりビット「１」（Ｈレベル）がフリップフロップ６７ｂに出力され、最新の電力合計値のデータＤｐがそれまでのピークの電力合計値のデータＤｑ以下である場合にはビット「０」（Ｌレベル）がフリップフロップ６７ｂに出力される。つまり、最新の電力合計値がピークの電力合計値を更新した場合にフリップフロップ６７ｂに「１」（Ｈレベル）がセットされる。これにより、比較部６７は、判断結果として、ピークの電力合計値が更新された場合に「１」（Ｈレベル）を出力し、更新されない場合に「０」（Ｌレベル）を出力する。
【００７７】
ＡＮＤゲート６８は、その一方の入力に、比較部６７の比較結果としてフリップフロップ６７ｂにセットされたデータが入力され、他方の入力にコントローラ９０からＳtr端子を介してストア信号が入力される。ＡＮＤゲート６８は、その出力がレジスタ６６と参照電圧発生部７０を構成するレジスタ７４とに接続されており、これらのレジスタ６６，７４のホールド信号（Ｈレベル）をＡＮＤゲート６８が出力する。即ち、ＡＮＤゲート６８は、最新の電力合計値のデータＤｐがそれまでのピークの電力合計値のデータＤｑよりも大きい場合に、コントローラ９０から出力されるストア信号の入力タイミングに同期して、レジスタ６５に保持された最新の電力合計値のデータＤｐをピークの電力合計値のデータＤｑとしてレジスタ６６に保持（記憶）する。つまり、最新の電力合計値のデータＤｐでピークの電力合計値のデータＤｑを更新する。なお、ストア信号も、サンプル＆ホールド信号、イネーブル信号やコンペア信号と同様に、コントローラ９０が所定周期ごとに繰り返し出力される。
【００７８】
■□参照電圧発生部■□
参照電圧発生部７０は、カウンタ７１、レジスタ７２，７４、加算器７３、マルチプレクサ７５、Ｄ／Ａ変換器７６等により構成されている。参照電圧発生部７０は、Ｄ／Ａ変換器７６に入力されたデータに基づいて参照電圧を発生させＶrf_Ｏut端子に出力する。
【００７９】
カウンタ７１は、０から所定値までカウントアップするバイナリカウンタである。例えば、ビット数に対応した個数のＤ型フリップフロップとクロック信号発生器とにより構成されている。５ビット構成であれば０〜３１までカウントアップする。カウンタ７１は、Ｃnt端子を介してコントローラ９０から出力されるクリア信号の入力により、０からカウントを開始する。
【００８０】
レジスタ７２は、当該参照電圧発生部７０が、参照電圧として発生し得る最小電圧を決定するオフセット電圧を保持（記憶）する記憶回路であり、前述のレジスタ６５，６６と同様に構成されている。例えば、当該参照電圧発生部７０が、参照電圧として発生し得る電圧範囲が０Ｖ〜１Ｖである場合において、０．３Ｖ〜１Ｖの範囲で参照電圧を発生させたいときには、オフセット電圧として０．３Ｖに相当するオフセット値をこのレジスタ７２に記憶させる。レジスタ７２によるオフセット値の記憶は、例えば、トラッキングユニット５０の出荷時や現地調整時に図略の端子を介して外部から行われる。なお、前述したＡ／Ｄ変換器６２，６３の上限値や下限値についてもトラッキングユニット５０の出荷時や現地調整時に図略の端子を介して外部から行っても良い。
【００８１】
加算器７３は、カウンタ７１から出力されるカウント値とレジスタ７２から出力されるオフセット値とを加算演算する演算器であり、その出力はレジスタ７４とマルチプレクサ７５に出力される。両値を加算した結果として、オフセット値分だけ嵩上げ（オフセット）されたカウント値が加算器７３から出力されて、レジスタ７４とマルチプレクサ７５に入力される。
【００８２】
レジスタ７４は、Ｄ／Ａ変換器７６に入力するデータを保持（記憶）する記憶回路であり、前述のレジスタ６５，６６と同様に構成されている。即ち、レジスタ７４は、前述した最新の電力合計値のデータＤｐがそれまでのピークの電力合計値のデータＤｑよりも大きい場合にＡＮＤゲート６８から出力されるホールド信号によって、当該データＤｑが得られたときに当該参照電圧発生部７０が出力していた参照電圧を発生し得るＤ／Ａ変換器７６の入力データ（加算器７３から出力されるデータ）を保持（記憶）する。そのため、カウンタ７１のカウントアップが終了した時点において、レジスタ７４に保持されていたデータＤｑが、外部負荷ＲＬで消費される電力の合計値が最大値になったときの参照電圧、つまり最大出力閾値電圧Ｖth-maxに該当する参照電圧になる。
【００８３】
マルチプレクサ７５は、複数のポート入力から１つのポートを選択して出力する切換器であり、データセレクタと呼ばれる場合もある。本実施形態では、マルチプレクサ７５の入力は、加算器７３とレジスタ７４に接続されており、出力はＤ／Ａ変換器７６に接続されている。また、マルチプレクサ７５の制御端子はＳＲ端子に接続されている。そのため、加算器７３から出力されるデータとレジスタ７４から出力されるデータは、コントローラ９０からＳＲ端子を介して入力される選択信号によって選択されてＤ／Ａ変換器７６に出力される。本実施形態では、選択信号が、Ｌレベルの場合に加算器７３から出力されるデータを選択し、Ｈレベルの場合にレジスタ７４から出力されるデータを選択する。
【００８４】
Ｄ／Ａ変換器７６は、ディジタルデータをアナログデータに変換するディジタル−アナログ変換装置である。本実施形態では、マルチプレクサ７５から出力されたディジタルデータをアナログ電圧に変換してＶrf_Ｏut端子から参照電圧を出力する。即ち、マルチプレクサ７５にＬレベルの選択信号が入力されている場合には、加算器７３から出力されるデータがＤ／Ａ変換器７６に入力されてその値に対応した参照電圧がＶrf_Ｏut端子から出力される。この場合、Ｖrf_Ｏut端子から出力される参照電圧は、カウンタ７１のカウント値に従って順次増加する。
【００８５】
一方、マルチプレクサ７５にＨレベルの選択信号が入力されている場合には、レジスタ７４から出力されるデータがＤ／Ａ変換器７６に入力されてその値に対応した参照電圧がＶrf_Ｏut端子から出力される。この場合には、Ｖrf_Ｏut端子からは、レジスタ７４に保持されたデータに対応する参照電圧、即ちピーク（最大）の電力合計値のデータＤｑが得られたときの参照電圧が出力される。
【００８６】
このように参照電圧発生部７０は、(i)レジスタ７２のオフセット値によりオフセットされたカウンタ７１のカウント値に基づいてＤ／Ａ変換器７６が参照電圧を発生させたり、(ii)レジスタ７４に保持されたデータに基づいてＤ／Ａ変換器７６が参照電圧を発生させたりする。図５を参照して説明したように、トラッキングユニット５０は、外部負荷ＲＬで消費される電力の合計値が最大値になる最大出力閾値電圧Ｖth-maxを求めて（最適閾値電圧取得機能；ステップＳ１）、これにより得られた最大出力閾値電圧Ｖth-maxを新たな閾値電圧Ｖthに設定する（閾値電圧設定機能；ステップＳ２）。ステップＳ１は前者の(i)に対応し、ステップＳ２は後者の(ii)に対応する。このようなトラッキングユニット５０の制御例が図６に図示されているので、ここからは図６も併せて参照しながら説明する。
【００８７】
図６に示すステップＳ１のように、(i)のカウント値に基づいてＤ／Ａ変換器７６が参照電圧を発生させる場合には、コントローラ９０は、まずマルチプレクサ７５にＬレベルの選択信号を出力して、マルチプレクサ７５が加算器７３から出力されるデータを選択し得るように設定する。次に、カウンタ７１のカウントアップのタイミングに同期して次のカウントアップまでの間に、Ａ／Ｄ変換器６２，６３に対してイネーブル信号（ＡＤＣ_Ｅn端子；Ｈレベル）を所定期間続けて出力する。本実施形態では、イネーブル信号の出力後にストア信号を出力する必要から、イネーブル信号の出力は次のカウントアップが行われるタイミングよりも早く終了する。
【００８８】
イネーブル信号が出力されている所定期間内に、Ａ／Ｄ変換器６２，６３に対してサンプル＆ホールド信号（Ｓ／Ｈ端子；Ｈレベル）を出力し、これに続けてコンペア信号（Ｃmp端子；Ｈレベル）を出力する。イネーブル信号を終了した後から次のカウントアップが開始されるまでの間に、ストア信号（Ｓtr端子；Ｈレベル）を出力する。コントローラ９０は、これらの各信号（イネーブル信号、サンプル＆ホールド信号、コンペア信号、ストア信号）をカウンタ７１のカウントアップごとに出力する（図６に示すステップＳ１の期間）。これにより、トラッキングユニット５０からは、カウンタ７１のカウント値に従って上昇する参照電圧が出力されるとともに、カウンタ７１のカウントアップが終了した時点でレジスタ７４に保持されていたデータＤｑが、外部負荷ＲＬで消費される電力の合計値が最大値になったときの参照電圧、つまり最大出力閾値電圧Ｖth-maxに該当する参照電圧を発生させるＤ／Ａ変換器７６の入力データになる。
【００８９】
カウンタ７１によるカウントアップが終了すると、(ii)のレジスタ７４に保持されたデータに基づいてＤ／Ａ変換器７６が参照電圧を発生させる。即ち、ステップＳ１が終了すると、外部負荷ＲＬで消費される電力の合計値が最大値になる最大出力閾値電圧Ｖth-maxが得られており、それに対応するＤ／Ａ変換器７６の入力データがレジスタ７４に保持（記憶）されている。そのため、ステップＳ２では、マルチプレクサ７５がレジスタ７４から出力されるデータを選択するように、コントローラ９０からマルチプレクサ７５に出力する選択信号をＬレベルからＨレベルに変位させる。これにより、Ｄ／Ａ変換器７６には、カウンタ７１のカウントアップが終了した時点でレジスタ７４に保持されていたデータＤｑが入力されることから、トラッキングユニット５０は、最大出力閾値電圧Ｖth-maxに該当する参照電圧を出力することが可能になる（図６に示すステップＳ２の期間）。
【００９０】
トラッキングユニット５０から出力される参照電圧は、各出力制御装置２０ａ等に参照電圧ラインＶＬを介して出力される。各出力制御装置２０ａ等では、参照電圧ラインＶＬから入力される参照電圧を参照電圧端子Ｖrfによる受けることによって、当該参照電圧は、前述した所定の閾値電圧Ｖthとしてセル状態検出部２３で使用される。なお、トラッキングユニット５０による最適閾値電圧取得機能は、後で図９を参照して説明するように、コントローラ９０によるトラッキング動作と協働して実現される。
【００９１】
《通常時の制御》
このように構成される本電力供給装置のコントローラ９０やトラッキングユニット５０による制御例について、図７〜図１１を参照して説明する。図７には、コントローラ９０による通常時に行われるモニター制御の例を示すタイミングチャートが図示されており、アドレス選択された（固有アドレスが一致した）出力制御装置２０に接続されるＤＳＳＣ１０が日照状態から日陰状態に変化した場合の例である。また、図８には、コントローラ９０によるＤＳＳＣ１０の発電状態確認時の制御例を示すタイミングチャートが図示されており、電力転送部２１を強制的に導通状態に設定した場合の例である。図９には、コントローラ９０によるトラッキング動作時の制御例を示すタイミングチャートが図示されている。図１０には、図８に示す発電状態確認の各制御を複数のＤＳＳＣ１０のそれぞれに対して順次行う例を表したタイミングチャートが図示されている。図１１には、複数のＤＳＳＣ１０の発電状態をモニターして不良セルを遮断する制御処理の流れを示すフローチャートが図示されている。なお、これらの図７〜図９では、電力転送部２１のことを「ＴＧ_２１」に代えて表しているので、注意されたい。
【００９２】
まず、出力制御装置２０に接続されるＤＳＳＣ１０が発電している場合の制御、つまり通常時に行われるモニター制御について図７を参照して説明する。コントローラ９０から出力制御装置２０に対して行われる各制御は、前述したように、原則として、コントローラ９０から出力されるアドレスデータが出力制御装置２０に固有のアドレスに一致することが条件になる。そのため、このＤＳＳＣ１０に接続されている出力制御装置２０は、コントローラ９０によりアドレス選択されている（アドレス入力端子Ａdr_Ｉnに入力されるアドレスデータが当該出力制御装置２０の固有アドレスに一致しているか、または全選択端子Ｓel_Ａllに全選択信号（Ｈレベルの電圧）が入力されている）ことが前提になる。
【００９３】
図７に示すように、コントローラ９０は、まず初めにリセット信号をシステムバスＳＢに出力して、出力制御装置２０のリセット端子ＲstをＬレベルからＨレベルに変位させた後、Ｌレベルに戻す。これにより、出力制御装置２０の電力転送部２１が遮断状態に設定される（図７に示す(1)）。この(1)の例では、電力転送部２１は当初から遮断状態にあるためＴＧ_２１には変位がない。次にコントローラ９０は、イネーブル信号を出力して、出力制御装置２０のモニターイネーブル端子Ｍon_ＥnをＬレベルからＨレベルに変位させた後、イネーブル信号の出力期間中にロード信号を出力して、出力制御装置２０のロード端子ＬdをＬレベルからＨレベルに変位させる（図７に示す(2)）。これにより、セル状態検出／保持部２２のセル状態検出部２３からセル状態保持部２４のフリップフロップ回路にＤＳＳＣ１０の良否情報がセットされる。図７に示す例では、ＤＳＳＣ１０は閾値電圧Ｖthを超える電圧で発電していることから、発電状態「良」に相当する情報に基づいて(2)のタイミングで電力転送部２１が導通状態になる（図７に示す(3)）。
【００９４】
電力転送部２１が導通状態に移行したタイミング(3)で、電力入力端子ＰＩに入力される発電電力は、電力転送部２１を介して出力制御装置２０の出力制御出力端子ＴＯに出力される。そのため、図７に示す電力入力端子ＰＩの電圧は一時低下する一方で、そのタイミング(3)でチャージユニット９５が接続される蓄電入力端子ＣＩの電圧および電力出力端子ＰＯの電圧がそれぞれ上昇し始める（図７に示す(4)，(4')）。コントローラ９０は、このような制御を所定時間ごと（例えば、１分、３分、１０分、３０分などごと）に繰り返す。即ち、コントローラ９０は、図７に示す一連の(5),(6),(7),(8),(8')の各タイミングで前述と同様の制御を所定時間ごとに行う。
【００９５】
一方、日照状態から日陰状態に変化してＤＳＳＣ１０の発電電圧が閾値電圧Ｖth以下になった場合には、コントローラ９０は次のような制御を行い電力転送部２１を遮断する。即ち、ロード端子ＬdがＬレベルからＨレベルに変位するタイミング（図７に示す(10)）で、ＤＳＳＣ１０が閾値電圧Ｖthを超える電圧で発電していない場合には、セル状態検出／保持部２２のセル状態検出部２３からセル状態保持部２４のフリップフロップ回路に発電状態「否」に相当する情報（ＤＳＳＣ１０の良否情報）がセットされる。そのため、図７に示すように、電力転送部２１は遮断状態に移行する（図７に示す(11)）。この(11)の例では、電力転送部２１は、コントローラ９０からリセット信号が入力されたタイミング（図７に示す(9)）で、既に電力転送部２１は遮断状態に設定されているため、ＴＧ_２１には変位がない。この状態では、電力転送部２１が遮断状態にあるため、チャージユニット９５が接続される蓄電入力端子ＣＩの電圧および電力出力端子ＰＯの電圧は、電力出力端子ＰＯに接続されている外部負荷ＲＬに対する電力供給の状況によって、徐々に低下するか、または維持される（図７に示す(12)，(12')）。
【００９６】
このようにコントローラ９０では、各出力制御装置２０ａ等に対して、固有のアドレスデータを出力している間に、リセット信号を出力した後、モニターイネーブル端子Ｍon_Ｅnにイネーブル信号を出力しさらにその間にロード信号を出力する、一連のモニター制御（リセット→モニターイネーブル→ロード）を行う。これにより、発電状態に応じたＤＳＳＣ１０の良否情報がセル状態保持部２４に保持されるため、ＤＳＳＣ１０の発電状態が良好である場合には電力転送部２１が導通状態に制御され、ＤＳＳＣ１０の発電状態が良好でない場合には電力転送部２１が遮断状態に制御される。
【００９７】
《メンテナンス時の制御》
次に、ＤＳＳＣ１０の発電状態をコントローラ９０により確認する場合の制御、つまりメンテナンス時の制御について図８を参照して説明する。なお、図８には、紙面左側、紙面中央、紙面右側の３つのパートに分けてタイミングチャートを図示している。そのため、ここでは、これらを、図８(左)、図８(中)、図８(右)と表現することにする。メンテナンス時の制御には、前述したように、書き込み動作により電力転送部２１を強制的に導通に制御する。
【００９８】
図８(左)に示すように、出力制御装置２０に割り当てられた固有アドレスに一致するアドレスデータＡdr_Ｄatがアドレス入力端子Ａdr_Ｉnを介してアドレスバスから入力されると、デコード部２７のＮＡＮＤゲート２７ａの出力がＨレベルからＬレベルに変位する。この間に、コントローラ９０は次の各動作を行う。
【００９９】
まず、リセット端子ＲstをＬレベルからＨレベルに変位させた後、Ｌレベルに戻す。つまりリセット信号を出力する。これにより、前述した通常時のモニター制御と同様に出力制御装置２０の電力転送部２１が遮断状態に設定される（同図に示す(22)）。なお、図８(左)に示すR/W_Ｎodは、図２および図３に示すＲ／Ｗノードの電圧に対応するものであり、電力転送部２１をオンオフ制御するインバータ２４ｈに入力される電圧である。そのため、電力転送部２１に状態移行よりも先に電圧が変位する（同図に示す(21)）。電力転送部２１が遮断状態に移行すると、それまで電力入力端子ＰＩとほぼ同様の電圧を出力していた出力制御出力端子ＴＯの電圧が切断される。そのため、出力制御出力端子ＴＯは、高インピーダンスになるので電圧が定まらなくなる（同図に示す不定区間（×印付き破線矩形枠））。
【０１００】
次に、コントローラ９０は、ライトイネーブル端子Ｗrt_ＥnをＬレベルからＨレベルに変位させることで、Ｒ／Ｗノードの電圧がＨレベルからＬレベルに変位するため（同図に示す(23)）、電力転送部２１が導通状態に移行して、再び出力制御出力端子ＴＯに電圧が出力される（同図に示す(24)）。これとほぼ同時にステータス端子Ｓts_ＯutがＬレベルからＨレベルに変位する（同図に示す(25)）。このようにライトイネーブル端子Ｗrt_ＥnをＨレベルに変位させることにより、ＤＳＳＣ１０の発電電圧が閾値電圧Ｖth以下であっても、電力入力端子ＰＩに入力されるＤＳＳＣ１０の発電電圧を出力制御出力端子ＴＯから出力させることができる。なお、ＤＳＳＣ１０の発電電圧が閾値電圧Ｖth以下の場合は、図８(中)に図示されている。
【０１０１】
また、図８(右)に示すタイミングチャートは、図７を参照して説明した一連のモニター制御（リセット→モニターイネーブル→ロード）を図８(左)や図８(中)に対応させて表現したものである。この図８(右)の例では、一連のモニター制御(31)の後に続けてリセット端子Ｒstを一時的にＨレベルに設定している（同図に示す(33)）。つまり、リセット信号を出力して、一旦、導通状態に移行した電力転送部２１を再び遮断状態にしている。即ち、この図では、ＤＳＳＣ１０の発電状態にかかわらず、コントローラ９０から出力制御装置２０に対してリセット信号を出力することで、当該出力制御装置２０の電力転送部２１を強制的に遮断し、当該出力制御装置２０に接続されたＤＳＳＣ１０を電力ラインＰＬから電気的に切り離すことが可能であることを明示している。
【０１０２】
《トラッキング動作時の制御》
続いて、コントローラ９０によるトラッキング動作時の制御例を図９に基づいて説明する。図９には、当該制御例を示すタイミングチャートが図示されている。前述したように、トラッキングユニット５０による最適閾値電圧取得機能は、コントローラ９０のトラッキング動作と協働して実現される。そのため、ここでは、コントローラ９０の制御から見た最適閾値電圧取得機能について説明する。なお、図９においては、所定の閾値電圧Ｖthは、電力入力端子ＰＩに入力される発電電力の欄において、階段状に増加する一点鎖線により表されている。また、図９においても、図８と同様に、紙面左側、紙面中央、紙面右側の３つのパートに分けてタイミングチャートを図示しているので、これらを、図９(左)、図９(中)、図９(右)と表現することにする。
【０１０３】
トラッキングユニット５０から参照電圧ラインＶＬを介して各出力制御装置２０ａ等に入力される参照電圧は、前述したように、所定タイミングごとに不連続に増加する。そのため、コントローラ９０では、この所定タイミングに同期して、すべての出力制御装置２０ａ等に対して同時期に同様の制御を行う。なお、コントローラ９０による各出力制御装置２０ａ等に対する制御は、システムバスＳＢを介して行われる。
【０１０４】
このため、トラッキング動作時の制御では、まずコントローラ９０がすべての出力制御装置２０ａ等を選択し得る全選択信号（Ｈレベル）をシステムバスＳＢを介して全選択端子Ｓel_Ａllに出力するところから始まる。全選択信号（Ｈレベル）は、この制御の期間中、コントローラ９０から出力され続ける。これにより、個々の出力制御装置２０ａ等に付与された固有アドレスに関係することなく、これら複数の出力制御装置２０ａ等に対して、同時に同様の制御を行うことが可能になる。
【０１０５】
全選択信号（Ｈレベル）を出力すると、コントローラ９０は、次にトラッキングユニット５０に対して、図６に示すステップＳ１の各信号（Ｌレベルの選択信号、イネーブル信号、サンプル＆ホールド信号、コンペア信号、ストア信号）をカウンタ７１のカウントアップ周期に同期して出力する。また、ステップＳ１の開始とほぼ同時に、コントローラ９０は、システムバスＳＢに、リセット信号を出力した後、モニターイネーブル端子Ｍon_Ｅnにイネーブル信号を出力しさらにその間にロード信号を出力する、一連のモニター制御を行う。これにより、各出力制御装置２０ａ等は、そのタイミングで入力されている参照電圧（所定の閾値電圧Ｖth）に基づいて、ＤＳＳＣ１０の良否を判定しその結果に応じて電力転送部２１を導通か遮断かのいずれかの状態に設定する。
【０１０６】
例えば、図９(左)においては、閾値電圧Ｖth-1〜Ｖth-3は、電力入力端子ＰＩに入力される発電電力（太線）よりも電圧値が低い。そのため、ロード信号（Ｈレベル）の入力によりロード端子ＬdがＬレベルからＨレベルに変位したタイミング（同図に示す(41),(51),(61)）で、セル状態検出／保持部２２のセル状態保持部２４のフリップフロップ回路に発電状態「良」に対応する情報がセットされて、電力転送部２１が導通状態に制御される（同図に示す(42),(52),(62)）。
【０１０７】
これに対して、例えば、図９(中)に示すように、閾値電圧Ｖth-x，Ｖth-yは、電力入力端子ＰＩに入力される発電電力（太線）よりも電圧値が高い。そのため、ロード信号（Ｈレベル）の入力によりロード端子ＬdがＬレベルからＨレベルに変位したタイミング（同図に示す(71),(81)）で、セル状態検出／保持部２２のセル状態保持部２４のフリップフロップ回路に発電状態「否」に対応する情報がセットされて、電力転送部２１が遮断状態に制御される（同図に示す(72),(82)）。
【０１０８】
所定タイミングごとに不連続に増加する閾値電圧Ｖth-1〜Ｖth-3，Ｖth-x，Ｖth-yが、その最大閾値電圧に到達すると、コントローラ９０は、その次の所定タイミングにおいてトラッキングユニット５０に対して、図６に示すステップＳ２の信号（Ｈレベルの選択信号）を出力する。即ち、図６に示すステップＳ１の各信号制御（最適閾値電圧取得機能）により、トラッキングユニット５０では最大出力閾値電圧Ｖth-maxが得られている。
【０１０９】
このため、コントローラ９０は、トラッキングユニット５０にＨレベルの選択信号を出力することによって、最大出力閾値電圧Ｖth-maxに該当する参照電圧をトラッキングユニット５０から参照電圧ラインＶＬを介して各出力制御装置２０ａ等に出力する。これにより、各出力制御装置２０ａ等の所定の閾値電圧Ｖthは、この最大出力閾値電圧Ｖth-maxが新たな所定の閾値電圧Ｖthとして設定される（ステップＳ２の閾値電圧設定機能）。図９(右）に示す例では、最大出力閾値電圧Ｖth-maxとして、所定の閾値電圧Ｖth-nが設定されている。本電力供給装置では、このようなトラッキングユニット５０の閾値電圧設定機能による最大出力閾値電圧Ｖth-maxの設定を所定時期（例えば、起動時や、１２時間ごと、２４時間ごとなど）に行う。
【０１１０】
《通常時の制御の改良(時間差制御)》
続いて、図８を参照して説明したＤＳＳＣ１０の発電状態確認の各制御を複数のＤＳＳＣ１０のそれぞれに対して順次行う制御例を図１０に基づいて説明する。図１０には、当該制御例を示すタイミングチャートが図示されている。なお、この図のタイミングチャートは、各出力制御装置２０ａ，２０ｂ，２０ｃ，２０ｄ，…，２０ｍ，２０ｎのうち、３つの出力制御装置２０ａ，２０ｂ，２０ｃに対するものを代表して表しているが、他の出力制御装置２０ｄ等についても、アドレスデータに関するデータの時系列の順番が異なる以外は同様のタイミングチャートになる。
【０１１１】
本電力供給装置は、これまで説明してきたように、複数のＤＳＳＣ１０に対応して出力制御装置２０を個々に設ける構成を採る。そのため、１本の電力ラインＰＬに対して複数の出力制御装置２０が並列にバス接続されており、またシステムバスＳＢや参照電圧ラインＶＬに対しても、これらの出力制御装置２０が並列にバス接続されている。したがって、コントローラ９０がシステムバスＳＢのアドレスバスに出力するアドレスデータを各出力制御装置２０ａ等に付与された固有アドレスに対応して順次変更する制御をコントローラ９０が行うことによって、各出力制御装置２０ａ等に対して異なるタイミングでコントローラ９０が所定の制御、例えば一連のモニター制御を行うことが可能になる。つまり、時間差制御が可能になる。
【０１１２】
ここでは、時間差制御の一例として、各出力制御装置２０ａ等に対してそれぞれ異なるタイミングでモニター制御を行う「時間差モニター」について説明する。時間差モニターでは、例えば、図１０に示すように、コントローラ９０は、システムバスＳＢのアドレスバスに所定周期ごとにアドレスデータを出力し、アドレスデータの出力期間中に一連のモニター制御（リセット→モニターイネーブル→ロード）をシステムバスＳＢのデータバスに出力する。アドレスデータは、各出力制御装置２０ａ等に付与された固有アドレスに対応して順次変更する。
【０１１３】
例えば、コントローラ９０は、最初に、出力制御装置２０ａの固有アドレスに対応するアドレスデータＡdr_20aを出力し、次のタイミングで出力制御装置２０ｂの固有アドレスに対応するアドレスデータＡdr_20bを出力する。そして、その次のタイミングに出力制御装置２０ｃの固有アドレスに対応するアドレスデータＡdr_20cを出力する、というように、出力制御装置２０ｎまでの固有アドレスに対応するアドレスデータＡdr_20nを順次出力する。
【０１１４】
これにより、各出力制御装置２０ａ等は、それぞれに付与された固有アドレスに一致するアドレスデータＡdr_20x（xは、a,b,c,d,…,m,n)が入力された場合に一連のモニター制御を行うことによって、そのステータス端子Ｓts_Ｏutから、当該出力制御装置２０に接続されているＤＳＳＣ１０の良否情報を出力する。つまり、各出力制御装置２０ａ等のＤＳＳＣ１０の良否情報が、順次、システムバスＳＢに出力される。これにより、コントローラ９０は、各出力制御装置２０ａ等から、ＤＳＳＣ１０の発電状態（出力状態）の良否情報を収集することが可能になる。
【０１１５】
このように時間差モニターでは、一連のモニター制御に伴うトランスファーゲートとして電力転送部２１（のＮＭＯＳ２１ａ）を強制的に遮断状態にするリセット動作が、当該出力制御装置２０に限って行われ、それ以外の他の出力制御装置２０ではリセット動作が行われない。つまり、各出力制御装置２０ａ等が同時期に一斉に遮断状態になることがなく、そのうちの１つの出力制御装置２０だけが一時的に遮断状態になる。
【０１１６】
このため、時間差モニターでは、モニターの対象となる出力制御装置２０が遮断状態にある期間中の電力供給能力が、モニター制御を行わないときに比べて本電力供給装置全体として（ｎ−１）／ｎになる。これに対して、各出力制御装置２０ａ等に同時にモニター制御を行う場合には、各出力制御装置２０ａ等が一斉にリセット動作を行うことから、一時的に供給電力がゼロになり得る。したがって、時間差モニターを採ることにより、各出力制御装置２０ａ等による各ＤＳＳＣ１０からの供給電力の減少量を最小限に抑えることが可能になるので、本電力供給装置では、比較的簡素な構成でありながら、効率の良い電力供給を行うことができる。
【０１１７】
なお、図１０に示すタイミングチャートのうち、紙面右側における一連のモニター制御のタイミングにおいては、全選択端子Ｓel_Ａllに全選択信号（Ｈレベルの電圧）が入力されている。そのため、このタイミングでは、アドレスデータの内容にかかわらず、すべての出力制御装置２０ａ等が選択されて、各出力制御装置２０ａ等の各ステータス端子Ｓts_Ｏutから、それぞれのＤＳＳＣ１０の良否情報が出力される。この図の例では、これらのうち、出力制御装置２０ａ，２０ｂ，２０ｃのステータス端子Ｓts_Ｏutから、それぞれのＤＳＳＣ１０ａ，１０ｂ，１０ｃの良否情報が出力されていることがわかる。
【０１１８】
《通常時の制御の改良(時間差制御＋遮断制御)》
次に、このような時間差制御の他の例として、時間差モニターと遮断制御を組み合わせた制御例について、図１１を参照して説明する。図１１には、複数のＤＳＳＣ１０の発電状態をモニターして不良セルを遮断する制御処理の流れを示すフローチャートが図示されている。この制御処理は、コントローラ９０を構成するＭＰＵが、コントローラ９０を構成するメモリに格納された所定のプログラムを実行することによって実現される。なお、上述したコントローラ９０の各制御についても同様である。なお、コントローラ９０は、マイクロコンピュータを用いることなく、例えば、これから説明する図１１に示すフローチャートによる情報処理（アルゴリズム）を実現可能なランダムロジック回路を用いて構成しても良い。
【０１１９】
図１１に示すように、この制御処理では、コントローラ９０は、まずステップＳ１０１により初期化処理を行った後、ステップＳ１０３によりアドレスデータ出力処理を行う。初期化処理では、例えば、メモリのワーク領域等をクリアする処理が行われる。また、アドレスデータ出力処理では、最初の制御対象になる出力制御装置２０の固有アドレスに対応するアドレスデータＡdr_20x（xは、a,b,c,d,…,m,n)をシステムバスＳＢのアドレスバスに出力する処理が行われる。
【０１２０】
続くステップＳ１０５では、コントローラ９０は、一連のモニター制御処理を行う。この処理は、前述したように、各出力制御装置２０ａ等に対して、アドレスデータを出力している間に、リセット信号を出力した後、モニターイネーブル端子Ｍon_Ｅnにイネーブル信号を出力しさらにその間にロード信号を出力するものである。これにより、制御対象になる出力制御装置２０は、発電状態に応じたＤＳＳＣ１０の良否情報がセル状態検出／保持部２２のセル状態保持部２４にセットされる。
【０１２１】
ステップＳ１０７では、良否情報読出し処理が行われる。ステップＳ１０５により制御対象の出力制御装置２０のセル状態保持部２４には、ＤＳＳＣ１０の良否情報がセットされている。そのため、コントローラ９０は、制御対象の出力制御装置２０の固有アドレスに対応するアドレスデータＡdr_20xを出力している期間中にシステムバスＳＢのデータバスを読み出すことによって、制御対象の出力制御装置２０のＲ／Ｗ制御部２５からステータス端子Ｓts_Ｏutを介してＤＳＳＣ１０の良否情報を得ることができる。
【０１２２】
続くステップＳ１０９では、ステップＳ１０７により読出した良否情報に基づく良否判定処理が行われる。本実施形態では、読出した良否情報が、Ｈレベルの場合には当該ＤＳＳＣ１０の発電状態（出力状態）は「良」であり、Ｌレベルの場合には当該ＤＳＳＣ１０の発電状態（出力状態）は「否」である。
【０１２３】
即ち、良否情報が「良」である場合には（Ｓ１０９；「良」）、当該ＤＳＳＣ１０は、所定の閾値Ｖthを超える電圧で発電しているため、続くステップＳ１１１をスキップして、ステップＳ１１３に処理を移行する。これに対して、良否情報が「否」である場合には（Ｓ１０９；「否」）、当該ＤＳＳＣ１０は、所定の閾値Ｖth以下の電圧で発電していることになるため、続くステップＳ１１１に処理を移行する。
【０１２４】
ステップＳ１１１は、ＤＳＳＣ１０が良好ではない場合、つまり「否」であるとステップＳ１０９により判定された場合に行われる対象セル遮断処理である。発電状態（出力状態）が良好ではなく性能劣化をしているＤＳＳＣ１０は、発電状態（出力状態）が正常なＤＳＳＣ１０の出力電力を消費して電力損失に繋がるおそれがある。また、前述したように、トラッキングユニット５０により求められる最大出力閾値電圧Ｖth-maxの低下を招く要因にもなり得る。
【０１２５】
このため、「否」であると判定されたＤＳＳＣ１０、またはある程度劣化が進んでいると判断されるＤＳＳＣ１０は、それに接続されている出力制御装置２０の電力転送部２１を強制的に遮断状態に制御することによって、当該ＤＳＳＣ１０を電力ラインＰＬから切り離す（電気的に切断する）必要がある。そこで、このようなＤＳＳＣ１０に対してその出力制御装置２０の電力転送部２１を遮断状態に設定する制御を、ステップＳ１１１により行う。具体的には、該当する出力制御装置２０に対してその固有アドレスに対応するアドレスデータＡdr_20x（xは、a,b,c,d,…,m,n)をシステムバスＳＢのアドレスバスに出力した後、リセット信号をシステムバスＳＢのデータバスに出力する。これにより、当該出力制御装置２０は、その電力転送部２１が強制的に遮断状態に制御されてそれに接続されているＤＳＳＣ１０が電力ラインＰＬから電気的に切断される。
【０１２６】
なお、ＤＳＳＣ１０の劣化の進み具合は、例えば、ステップＳ１０９の良否判定処理によって、「否」であると判定された累積回数や発電電圧等のパラメータから、またはこれらのパラメータの組み合わせにより、判断する。なお、このような累積回数や発電電圧等のパラメータは、コントローラ９０のメモリ等に各出力制御装置２０ごとに記憶されている。そのため、図１１には図示されていないが、ステップＳ１０９により「否」であると判定されても、ステップＳ１１１において対象セル遮断処理が行われることなく、ステップＳ１１３に処理が移行される場合もある。
【０１２７】
ステップＳ１１３では、コントローラ９０は、次アドレス算出処理を行う。この処理は、次の制御対象になる出力制御装置２０の固有アドレスに対応するアドレスデータＡdr_20xを算出する。固有アドレスに対応するアドレスデータが、算術演算により求められる場合には、所定の演算式に基づいて次のアドレスデータを求める。アドレスカウンタにより指定されるアドレスデータを取得しても良い。この場合、アドレスカウンタのカウント値をインクリメント（またはディクリメント）する。
【０１２８】
ステップＳ１１５では、アドレス終了判定処理が行われる。ステップＳ１１３により得られたアドレスデータが「処理の終了」を明示するエンドデータである場合には（Ｓ１１５；Ｙｅｓ）、制御対象になる出力制御装置２０は存在しないため、当該制御処理を終了する。このようなエンドデータでない場合には（Ｓ１１５；Ｎｏ）、制御対象になる出力制御装置２０が未だ存在するため、ステップＳ１０３に処理を移行し、再度、アドレスデータ出力処理を行う。これにより、次の制御対象になる出力制御装置２０が選択される。
【０１２９】
このように時間差制御の他の例として、時間差モニターと遮断制御を組み合わせた制御を行うことで、ＤＳＳＣ１０の発電状態（出力状態）をモニターする際にリセット動作を行うことによって、出力制御装置２０の電力転送部２１が一時的に遮断状態になる場合があっても、時間差モニターを採用するので、このような電力転送部２１の遮断状態が各出力制御装置２０ａ等に対して同時に行われることがない。そのため、発電状態のモニターの対象にならない出力制御装置２０のＤＳＳＣ１０からは外部負荷ＲＬに対して電力が出力されることから、複数のＤＳＳＣ１０全体として外部負荷ＲＬに対する電力の供給を継続的に行うことができる。また、複数の出力制御装置２０のうち性能が劣化しているＤＳＳＣ１０に対しては、それが接続される電力転送部２１を遮断状態に制御する。これにより、正常なＤＳＳＣ１０が出力した電力が、性能劣化をしているＤＳＳＣ１０に消費されることによる電力損失の抑制が可能になる。したがって、本電力供給装置全体として、このような電力損失が抑制されるぶん最大電力を高めた電力供給をすることができる。
【０１３０】
以上説明したように本電力供給装置によると、出力制御装置２０は、複数のＤＳＳＣ１０から出力され外部負荷ＲＬに消費される電力の合計値を得るＡ／Ｄ変換器６２，６３、演算部６４と、所定のタイミングに複数のセル状態検出／保持部２２の閾値電圧を一律に変動させ、Ａ／Ｄ変換器６２，６３、演算部６４により得られた電力の合計値が最大値になる最大出力閾値電圧Ｖth-maxを得るレジスタ６６、比較部６７と、レジスタ６６、比較部６７により得られた最大出力閾値電圧Ｖth-maxを新たな閾値電圧Ｖthに設定するレジスタ７４、Ｄ／Ａ変換器７６と、を備える。これにより、所定のタイミングに複数のセル状態検出／保持部２２の閾値電圧Ｖthを一律に変動させて、複数のＤＳＳＣ１０から出力され外部負荷ＲＬに消費される電力の合計値が最大値になる最大出力閾値電圧Ｖth-maxを得るとともに、得られた最大出力閾値電圧Ｖth-maxを新たな閾値電圧Ｖthに設定する。そのため、各ＤＳＳＣ１０のインピーダンスに最適な閾値電圧Ｖthを個々に設定するような構成を採らなくても、複数のＤＳＳＣ１０全体として最大の出力電力が得られる。したがって、比較的簡素な構成でありながら、複数のＤＳＳＣ１０全体として最大電力を供給することができる。
【０１３１】
なお、上述した実施形態では、出力制御装置２０として、セル状態検出部２３がＤＳＳＣ１０の出力をその電圧で受ける構成を採った。即ち、図２に示すように、セル状態検出部２３は、ＤＳＳＣ１０の出力電圧をカレントミラー回路に直接入力して、所定の閾値電圧Ｖthを超える場合にＤＳＳＣ１０の出力インピーダンスが所定インピーダンス以上であることを検出し、所定の閾値電圧Ｖth以下の場合にＤＳＳＣ１０の出力インピーダンスが所定インピーダンス未満であることを検出するように構成した。
【０１３２】
これに対して、図１２に示すように、電力入力端子ＰＩとマイナス電源Ｖssの間に挿入した抵抗２３ｉに流れる電流を抵抗２３ｉで発生する電圧で受ける構成を採っても良い。なお、図１２には、セル状態検出／保持部２２’を構成するセル状態検出部２３’の改変例を表した回路図が図示されている。
【０１３３】
即ち、改変例の出力制御装置２０’では、セル状態検出／保持部２２’のセル状態検出部２３’において、抵抗２３ｉの一端側を電力入力端子ＰＩに接続し、抵抗２３ｉの他端側を、ソースがマイナス電源Ｖssに接続されたＮＭＯＳ２３ｋに直列接続されたＮＭＯＳ２３ｊのドレインに接続する。ＮＭＯＳ２３ｊのゲートはＣlp端子に接続し、ＮＭＯＳ２３ｋのゲートは、Ｒ／Ｗ制御部２５のモニターイネーブル端子Ｍon_Ｅn_iに接続する。Ｃlp端子には、システムバスＳＢのデータバスを介してコントローラ９０からクランプ信号（Ｈレベル）が入力され得るように構成されている。
【０１３４】
このように出力制御装置２０’を構成することによって、Ｒ／Ｗ制御部２５からイネーブル信号（Ｈレベル）が出力されている間、つまりシステムバスＳＢから、当該出力制御装置２０の固有アドレスに対応するアドレスデータとイネーブル信号（Ｈレベル）が入力されている間に、コントローラ９０からＣlp端子にクランプ信号（Ｈレベル）が入力されることにより、ＤＳＳＣ１０の出力電力（発電電力）に比例する電流が抵抗２３ｉに流れる。つまり、ＤＳＳＣ１０の出力電流が抵抗２３ｉに流れる。そのため、カレントミラー回路のＮＭＯＳ２３ａには、ＤＳＳＣ１０の出力電流に対応した電圧が入力されるので、セル状態検出部２３はＤＳＳＣ１０の出力電流を検出することが可能になる。
【０１３５】
これにより、ＤＳＳＣ１０の出力電圧をセル状態検出部２３で検出する場合に比べて、実際に電流が流れた状態のＤＳＳＣ１０の出力状態をセル状態検出部２３が検出することができるため、ＤＳＳＣ１０の劣化等をより正確に検出することが可能になる。したがって、出力制御装置２０によるＤＳＳＣ１０の良否判定精度をさらに高めることができる。
【０１３６】
なお、上述の本電力供給装置は、それ自体に供給される電源、即ち出力制御装置２０、トラッキングユニット５０およびコントローラ９０を駆動する駆動電力は、外部から供給されるように構成したが、例えば、図１３に示すように、出力制御装置２０に接続されるＤＳＳＣ１０とは異なる、別途設けられた太陽電池１１０からこれらの駆動電力を供給するように構成しても良い。太陽電池１１０には、ウェイクアップユニット１００が接続されており、太陽電池１１０から出力される発電電力は、ウェイクアップユニット１００により出力制御装置２０、トラッキングユニット５０およびコントローラ９０が駆動するのに適した所定の電源電圧Ｖdd（マイナス電源Ｖssがグランド（アース）電位Ｇndである場合におけるプラス電源Ｖdd相当）に昇圧されて、出力制御装置２０等に供給される。なお、ウェイクアップユニット１００の出力には、図示しない蓄電用の大容量コンデンサが接続されている。そのため、ウェイクアップユニット１００が一時的に休止しても、出力制御装置２０、トラッキングユニット５０およびコントローラ９０に対しては、停電することなく駆動電力の供給を可能にしている。
【０１３７】
ウェイクアップユニット１００の構成例として、そのブロック図が図１４(A)に図示されている。図１４(A)に示すように、ウェイクアップユニット１００は、主に、昇圧部１０１、電圧検出部１０８、昇圧制御部１０９等により構成されている。昇圧部１０１は、発振器１０２、分周器１０３、クロック生成部１０５、チャージポンプ１０７により構成されている。発振器１０２が出力する基本周波数の信号を分周器１０３により分周した後、分周出力に基づいて、クロック生成部１０５がφと/φの２相クロックを生成する。なお、/φは、φにオーバーバーが付されていることを表す。そして、チャージポンプ１０７がこの２相クロックφ，/φを使用して、太陽電池１１０から出力される電圧（発電電力）を昇圧する。チャージポンプ１０７には、例えば、図１４(B)に示すようなディクソンタイプを適用することができる。なお、チャージポンプ１０７は、コンデンサとスイッチング素子を組み合わせることにより電圧を上昇させ得る構成であれば、ディクソンタイプ以外の構成でも良い。また、チャージポンプ１０７に代えて、インダクタンスとスイッチング素子を組み合わせることにより電圧を上昇させ得る電圧コンバータであっても良い。
【０１３８】
図１４(B)のチャージポンプ回路を簡単に説明する。このチャージポンプ回路は、ダイオード接続されたＮＭＯＳ−Ｓａ，Ｓｂ，Ｓｃ，Ｓｄ，Ｓｅと、２相クロックφ，/φが入力される結合用コンデンサＣａ，Ｃｂ，Ｃｃ，Ｃｄと、出力用コンデンサＣｅと、により構成されている。ＮＭＯＳ−Ｓａ，Ｓｂ，Ｓｃ，Ｓｄ，Ｓｅは、入力端子Ｖinと出力端子Ｖoutの間に直列に接続されている。そして、これらのＮＭＯＳの接続間とクロック入力端子との間において、コンデンサＣａ，Ｃｂ，Ｃｃ，Ｃｄが接続されて、コンデンサＣａ，Ｃｃにはクロックφが入力され、コンデンサＣｂ，Ｃｄにはクロック/φが入力され得るように構成されている。
【０１３９】
このチャージポンプ回路では、２相クロックφ，/φを入力電圧Ｖinの高さだけ入力することにより、各コンデンサＣａ，Ｃｂ，Ｃｃ，Ｃｄにバケツリレーの方式で電荷が蓄積されて、出力電圧Ｖoutが上昇する。コンデンサとダイオード接続されたＮＭＯＳの組み合わせの段数を増やすことによって、出力電圧を高くすることができる。なお、この回路例では４段であり、入力電圧Ｖinの約４倍の出力電圧Ｖoutが得られる。
【０１４０】
このように構成されるチャージポンプ１０７は、その昇圧動作が昇圧制御部１０９により制御されている。昇圧制御部１０９は、チャージポンプ１０７の出力に接続されている電圧検出部１０８の出力値に基づいて、発振器１０１の発振可否を制御することによって、チャージポンプ１０７の昇圧動作の有無を制御する。例えば、チャージポンプ１０７による昇圧電圧が所定電圧Ｖddを超えている場合には、昇圧制御部１０９は発振器１０２の発振を止める。これにより、チャージポンプ１０７の昇圧が停止する。また、発振器１０２、分周器１０３、クロック生成部１０５、昇圧制御部１０９は、すべて太陽電池１１０から供給される発電電力により駆動する。そのため、太陽電池１１０がこれらの駆動電圧以上の発電をしていない場合にも、チャージポンプ１０７の昇圧は行われない。
【０１４１】
このようにウェイクアップユニット１００を構成することによって、ウェイクアップユニット１００は、太陽電池１１０が発電している場合に限って、所定電圧Ｖddを出力するので、例えば、太陽電池１１０に太陽光が当たり出す時間帯から、上記の本電力供給装置の運転を開始させることができる。つまり、ウェイクアップ機能を当該電力供給装置に持たせることができる。また、太陽電池１１０に太陽光が当たらなくなる時間帯では、上記の本電力供給装置の運転が停止する。つまり、自動的なシャットダウン機能も当該電力供給装置は併せ持つ。
【０１４２】
また、図１５に示すように、トラッキングユニット５０を介して外部負荷ＲＬに供給する電力についても、ウェイクアップユニット１００の昇圧部１０１とほぼ同様に構成される昇圧ユニット２００で所定電圧に昇圧して出力するように構成しても良い。即ち、昇圧ユニット２００は、発振器２０２、分周器２０３、クロック生成部２０５、チャージポンプ２０７等により構成されている。発振器２０２が出力する基本周波数の信号を分周器２０３により分周した後、この出力に基づいてクロック生成部２０５がφと/φの２相クロックを生成する。チャージポンプ２０７は、チャージポンプ１０７と同様に、例えば、ディクソンタイプのチャージポンプ回路により構成されている。
【０１４３】
昇圧ユニット２００の入力端子ＵＩには、トラッキングユニット５０の出力側（図４に示す電力出力端子ＰＯ側）を接続し、昇圧ユニット２００の出力側には、外部負荷ＲＬを接続する電力出力端子ＰＯが接続される。なお、昇圧ユニット２００に昇圧されて電力出力端子ＰＯから出力される電圧は、チャージポンプ２０７の構成段数により決まる。即ち、外部負荷ＲＬの要求電圧に従って、チャージポンプ２０７の段数が概ね定まる。例えば、外部負荷ＲＬの要求電圧が、トラッキングユニット５０を介して出力される複数のＤＳＳＣ１０の総電圧の１０倍の６Ｖであれば、１０段〜１２段構成のチャージポンプ回路でチャージポンプ２０７が構成される。
【０１４４】
これにより、トラッキングユニット５０から外部負荷ＲＬに出力される電圧が、要求されている電圧（例えば、公称出力電圧）よりも低い場合には、昇圧ユニット２００によってそのような要求電圧までになるまで昇圧する。日照不足や曇天等によりＤＳＳＣ１０の発電電力が不足する場合にこのような昇圧ユニット２００による昇圧機能が有効になる。
【０１４５】
なお、上述した実施形態では、エネルギーデバイスの一例として、色素増感太陽電池の場合を例示して説明したが、ダイオードの順方向降下電圧以下の直流電圧を出力するエネルギーデバイスであれば、これに限られることはない。発生する電圧が、ＮＭＯＳタイプのトランスファーゲートによる降下電圧よりも高くシリコンダイオードによる降下電圧Ｖf（約０．６Ｖ）よりも低いものであれば、例えば、直径数ミリの球状太陽電池、圧電効果による圧電素子やペルチエ素子等のゼーベック効果による熱電素子等の発電装置、振動による生じる力を利用した振動力発電装置、酵素や微生物の生化学的なエネルギーを電気エネルギーに変換することで発電を行う、生物に起因した発電装置、等であってもよい。
【０１４６】
また、これとは逆に、このようなエネルギーデバイスを複数個直列に接続することにより、全体の出力電圧がダイオードによる順方向電圧相当分よりも、ある程度高くなる場合においては、整流ダイオードに代えて電力転送部２１にトランスファーゲート（ＮＭＯＳ２１ａ）を使用することで、順方向電圧相当分の電圧降下を抑制することができる。ある程度高くなる場合とは、順方向電圧相当分の電圧降下の有無によって、全体の出力電圧が１０％〜５０％程度変動するようなケースをいう。例えば、順方向電圧相当分の電圧降下が０．６Ｖであるときには、ある程度高くなる全体の出力電圧は１．２Ｖ〜６Ｖである。このような場合においては、上述した出力制御装置２０の電力転送部２１は、ＮＭＯＳ２１ａに代えて、ＮＭＯＳとＰＭＯＳを並列に接続する相補タイプのトランスファーゲートを使用する。これにより、ＰＭＯＳの電気的特性が効いてくる電圧領域において電力損失を抑制することができる。
【０１４７】
また、上述した本電力供給装置について、出力制御装置２０、トラッキングユニット５０、コントローラ９０およびチャージユニット９５を、すべて同一の半導体基板に形成することによって、１つの電池ユニットのような電力供給装置を提供することができる。これにより、出力制御装置２０およびトラッキングユニット５０に対して、コントローラ９０を外部に別体に構成した場合と比べて、コンパクトで利便性に優れた電力供給装置が得られる。例えば、直径数センチ程度の円盤形状に形成された半導体基板に出力制御装置２０、トラッキングユニット５０、コントローラ９０およびチャージユニット９５を形成することによって、衣服の胸や肩の部分にバッチのように取り付けることが可能になる。
【０１４８】
より具体的には、例えば、ＭＩＭ（Metal-Insulator-Metal）構造により、チャージユニット９５としてのＭＩＭキャパシタを半導体基板に構成するとともに、出力制御装置２０、トラッキングユニット５０およびコントローラ９０を構成するＮＭＯＳやＰＭＯＳ等を含む半導体回路を、ＭＩＭキャパシタの上層または下層に形成する、システムＬＳＩが例示される。これにより、例えば、本電力供給装置を、直径数センチ程度の缶バッチ状に形成することが可能になる。なお、外部負荷ＲＬとしては、例えば、携帯型端末やウェラブルコンピュータ等が想定できる。
【０１４９】
なお、低消費電力版のBluetooth（登録商標）やZigBee（登録商標）等の近距離無線通信モジュールを本電力供給装置に含めることによって、ＤＳＳＣ１０等の発電状態（出力状態）のモニタリングデータ等を外部に容易に出力することができる。そのため、このような近距離無線通信モジュールを搭載した電力供給装置が多数存在する場合には、その地域や地方における日照状態に関するデータを、他のコンピュータシステムがサンプリングすることにも可能になる。
【０１５０】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、上述した具体例を様々に変形または変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。さらに、本明細書または図面に例示した技術は、複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つ。なお、[符号の説明]の欄における括弧内の記載は、上述した各実施形態で用いた用語と、特許請求の範囲に記載の用語との対応関係を明示するものである。
【符号の説明】
【０１５１】
１０…ＤＳＳＣ（エネルギーデバイス）
２０，２０’…出力制御装置（電力制御装置）
２１…電力転送部（トランスファーゲート）
２１ａ…ＮＭＯＳ（トランスファーゲート）
２２，２２’…セル状態検出／保持部（ゲート制御部）
２３，２３’…セル状態検出部（出力状態検出部）
２４…セル状態保持部（遮断制御部）
２５…Ｒ／Ｗ制御部
２７…デコード部（検出制御部）
５０…トラッキングユニット
６０…最大出力電力検出部
６１…抵抗（出力電力値取得部）
６２，６３…Ａ／Ｄ変換器（出力電力値取得部）
６４…演算部（出力電力値取得部）
６６…レジスタ（最適閾値電圧取得部）
６７…比較部（最適閾値電圧取得部）
７０…参照電圧発生部
７１…カウンタ（最適閾値電圧取得部）
７４…レジスタ（閾値電圧設定部）
７６…Ｄ／Ａ変換器（最適閾値電圧取得部、閾値電圧設定部）
９０…コントローラ（検出制御部、遮断制御部）
９５…チャージユニット
１００…ウェイクアップユニット
１０１…昇圧部
１０８…電圧検出部
１０９…昇圧制御部
１１０…太陽電池
２００…昇圧ユニット
ＣＩ…蓄電入力端子
ＰＩ…電力入力端子
ＰＯ…電力出力端子
ＰＬ…電力ライン
ＲＬ…外部負荷
ＳＢ…システムバス
ＴＯ…出力制御出力端子
Ｖrf…参照電圧端子
ＶＬ…参照電圧ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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