(57)【要約】【課題】  既存回路構成をそのまま用いて、ヒューズ切断なしに半導体装置のリペアが可能なリペア技術を提供する。【解決手段】  半導体装置のリペア方法は、半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有して回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して前記少なくとも一対の接続端子間を導通状態にする。【選択図】図３Ａ
2016009840.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された回路または素子と、
前記半導体基板上に形成された開口と前記開口内に位置する一対の接続端子を有し、前記一対の接続端子間はノーマリーオフ状態であって、前記回路または前記素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子と、
を有することを特徴とする半導体装置。
【請求項２】
前記アドレス記憶素子は、前記回路または前記素子が不良の場合に前記開口に形成されて前記一対の接続端子間を接続する導電膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アドレス記憶素子は、前記ノーマリーオフ状態のときに、前記開口内に、前記少なくとも一対のコンタクトプラグが互いに非接続の状態で露出することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記アドレス記憶素子は、前記ノーマリーオフ状態のときに、前記開口内に絶縁膜が形成され、前記少なくとも一対の接続端子間が非導通状態にあることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有し、回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、
前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して、前記少なくとも一対の接続端子間を導通状態にする
ことを特徴とする半導体装置のリペア方法。
【請求項６】
前記回路または素子が試験で適正と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記少なくとも一対の接続端子間を非導通状態のままで、前記対応する前記アドレス記憶素子の前記開口内に絶縁膜を形成することを特徴とする請求項５に記載の半導体装置のリペア方法。
【請求項７】
半導体基板上の第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に少なくとも一対のコンタクトプラグを形成する工程と、
前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に開口を形成して、前記開口内に前記少なくとも一対のコンタクトプラグを露出させる工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とそのリペア技術に関し、特にアンチヒューズ型のアドレス記憶素子を有する半導体装置とそのリペア技術に関する。
【背景技術】
【０００２】
半導体装置の試験工程では、一定の温度環境下で様々な試験を行う。メモリ製品では、試験で不良と判断された配線を冗長配線へ置き換えて救済するリペア処理が行われる。リペアのために、メモリチップ内にはメモリセルの他に、冗長セルやヒューズ回路等の領域が設けられている。
【０００３】
ヒューズ回路には複数のヒューズ素子が配置されている。一般に用いられるリペア法は、ヒューズ素子を切断（非導通）とすることで、特定の不良メモリセルを冗長セルに切り替える方法である。ヒューズ切断には、レーザ光の照射により切断するものと（たとえば、特許文献１参照）、高電圧印加により切断するものがある。
【０００４】
図１は、レーザ光の照射によりヒューズ素子１０６を切断する従来方法を示す。半導体ウェハ上に複数のヒューズ素子１０６を含むヒューズ群１０１が配置される。各ヒューズ素子１０６は、基板１０２上の配線１０８とコンタクト配線１０９を介して接続されている。不良と判断された配線１０８に接続されるヒューズ素子１０６にレーザ光Ｌを照射して切断し、電気的に非導通とする。非導通となった切断済みヒューズ１０６cutは、内部判定回路によって不良アドレスとして認識される。
【０００５】
図１の方法は、局所的な熱の印加によりアルミニウム（Ａｌ）等の配線を溶断（例えば爆発または昇華）させるため、クラックダメージや基板１０２へのダメージが生じる。また、熱が隣接する配線１０８やヒューズ素子１０６へ伝わって溶解を引き起こし、誤切断となることがある。さらに、溶断時の切断ゴミが他の切断済みヒューズ１０６cutに飛散し付着して、接続状態と誤認識されるおそれがある。
【０００６】
溶断により非接続とされるヒューズ素子１０６では、一般にヒューズ素子１０６上に残膜（腐食防止用の酸化膜）１０７を残しているが、溶断によるダメージの大きさは残膜１０７の厚さにも関係する。残膜１０７が厚いと爆発の威力が大きく、ダメージも大きくなる。また、熱の逃げ場がなくなり、下層配線１０８を伝って隣接するヒューズ素子１０６が溶解するおそれが高くなる。残膜１０７が薄いと爆発の威力が小さくなり、ヒューズ素子１０６を切断することができなくなる。ヒューズ素子１０６上の残膜１０７はプロセス管理されているが、ウェハによりばらつきや面内傾向をもっており、ヒューズ素子１０６上の残膜１０７を均一に制御することは難しい。
【０００７】
最近はメモリ容量の増大とともにヒューズ素子１０６の数も増大しており、製品によっては１チップあたり数万本にも及ぶものもあるが、レーザ光照射による切断方式では、微細化に限界がある。
【０００８】
ヒューズ回路を用いない救済処理として、再配線技術を用いて不良メモリブロックを正常なメモリブロックへ再接続する方法が提案されている（たとえば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−１９６２０号公報
【特許文献２】特開２００７−５９７００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
既存回路構成をそのまま用いて、ヒューズ切断なしに半導体装置のリペアが可能なリペア技術の提供を課題とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、実施形態では、不良セルに対応するヒューズ素子を切断するのではなく、導通させることで情報を保持させる。
【００１２】
一つの態様では、半導体装置のリペア方法は、
半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有し、回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、
前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して、前記少なくとも一対の接続端子間を導通状態にする。
【発明の効果】
【００１３】
既存の回路構成をそのまま用いて、ヒューズ切断なしに不良セルを救済することができる。ヒューズ切断に伴うダメージや誤判断を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】従来のレーザ光照射によるヒューズ素子の切断を示す図である。
【図２】アドレス記憶回路を有する半導体装置の概略図である。
【図３Ａ】実施形態のリペア方法を示す図である。
【図３Ｂ】実施形態のリペア方法を示す図である。
【図４】実施形態のリペア方法を従来方式と比較して説明する回路図である。
【図５】実施形態の半導体装置の製造工程図である。
【図６】リペアデータのラッチと冗長セルへの切り替えを説明する図である。
【発明を実施するための形態】
【００１５】
図２は実施形態のリペア方法が適用される半導体装置１０の概略図である。半導体ウェハ１上に形成されたメモリチップ（半導体装置）１０内には、リペア用のアドレス記憶回路１１、メモリセル回路１２、冗長セル回路１３、及び論理回路２５が配置されている。アドレス記憶回路１１には、複数のアドレス記憶素子６が配置される。各アドレス記憶素子６は、不良メモリセルを冗長セルに切り替えるためのアドレス情報を保持している。論理回路２５は、そのアドレス情報を読み取り、アクセスするセルを電気的に切り替える。
【００１６】
実施形態では、アドレス記憶素子６をノーマリーオンのヒューズ導電膜として形成するのではなく、ノーマリーオフ状態の素子として形成する。この意味で、アドレス記憶素子６を「アンチヒューズ素子６」と称してもよい。しかし、一般的なアンチヒューズ素子とは異なり、アドレス記憶素子６は導通のための絶縁破壊の形成を要しない。
【００１７】
具体的には、後述するように、アドレス記憶素子６を、少なくとも一対の接続端子が露出する冗長接続開口として形成する。試験後に、不良と判定された配線またはセルに対応する冗長接続開口を導電材料で埋め込んで、配線間を電気的に接続する。この接続を便宜上「ヒューズ接続」と称する。
【００１８】
図３Ａ及び図３Ｂは、実施形態のリペア方法を説明する図である。アドレス記憶回路１１は、複数のアドレス記憶素子６を有する。各アドレス記憶素子６は、冗長接続開口７と、冗長接続開口７に位置する少なくとも一対のコンタクトプラグ９を有する。コンタクトプラグ９はアドレス記憶素子６の接続端子として機能し、一対のコンタクトプラグ９で接続部１９を構成する。
【００１９】
接続前（リペア前）は、コンタクトプラグ９の少なくとも一部が冗長接続開口７内に露出している。各コンタクトプラグ９は、半導体基板２上に層間絶縁膜３を介して形成されているアルミニウム（Ａｌ）などの配線８に電気的に接続されている。配線８を覆ってＰＳＧ（Phospho Silicate Glass）などの絶縁膜４、１４と、ポリイミド（ＰＩ）の表面保護膜５が形成され、冗長接続開口７は表面保護膜５からコンタクトプラグ９が露出する深さに形成されている。冗長接続開口７内には、少なくとも一対のコンタクトプラグ９が露出する。各コンタクトプラグ９は、絶縁膜４を貫通して下層の配線８に電気的に接続されているが、一対のコンタクトプラグ９同士は接続されていないので、配線８間は非導通の状態である。
【００２０】
接続後（リペア後）は、不良と判定されたセルまたは配線に対応する冗長接続開口７を導電膜１５で埋め込んで導通状態とする。導電膜１５は、一例として液状あるいは半固体の導電材料を冗長接続開口７に充填して熱硬化等を行うことで形成される。導電材料として、一般的にバンプ作製などに使用される定温硬化型や紫外線（ＵＶ）硬化型の導電性接着剤（エポキシ樹脂と銀ペーストを合成したもの等）を用いてもよい。
【００２１】
適正セルと判定された配線に対応する冗長接続開口７は、図３Ａのように、何もせずに非導通の状態で維持してもよい。あるいは、図３Ｂに示すように、任意で、適正セルと判定された配線に対応する冗長接続開口７を、絶縁膜１６で埋め込んでもよい。これはごみや水分の侵入を防ぐために有効である。これにより冗長接続開口７が導電膜１５で埋め込まれたリペア済み素子２４と、冗長接続開口７が露出する非リペア素子２３Ａまたは絶縁膜１６で埋め込まれた非リペア素子２３Ｂとが存在する。
【００２２】
導電膜１５をスパッタリング等により成膜する場合は、リペアの必要のないアドレス記憶素子６の冗長接続開口７を絶縁膜１６で埋め込んだ後に、スパッタリング装置を用いてリペア対象のアドレス記憶素子６の冗長接続開口７を導電膜１５で埋め込む。あるいは再配線技術を利用してもよい。
【００２３】
リペア済み素子２４ではコンタクトプラグ９間の電気的接続がとれればよいので、導電膜１５の膜厚は任意である。非リペア素子２３においても、図３Ｂの構成を採用する場合は冗長接続開口７内のコンタクトプラグ９や下層の配線８が水分やごみから保護されればよいので、絶縁膜１６の膜厚は任意である。また、素子上の残膜自体が不要なので、残膜厚の制御も不要である。
【００２４】
リペア済み素子２４が導通状態となることで、論理回路２５は不良アドレスを認識することができ、メモリセル回路１２の中の不良のメモリセルを、冗長セル回路１３の冗長セルへ切り替えることができる。
【００２５】
各アドレス記憶素子６は、開口あるいはホールとして形成されるので、その占有面積は一般的な切断タイプのヒューズ素子と比較して小さい。したがって、メモリチップ１０上でアドレス記憶回路１１が占める面積を大幅に削減することができる。図３Ａ及び図３Ｂの冗長接続開口７は、基板２と水平な面内での断面形状が円形をしているが、これに限定されず、楕円形、正方形、長方形、多角形など、任意の形状をとることができる。
【００２６】
図４は、実施形態のリペア方法を従来方式と比較して説明する回路図である。図４（Ａ）に示すように、アドレス記憶素子６はノーマリーオフ状態であり、一対のコンタクトプラグ９（図３Ａ及び図３Ｂ参照）はリペア用の接続部として機能する。
【００２７】
ある配線が不良と判定されてアドレス記憶素子６がヒューズ接続（導電膜１５による冗長接続開口７の埋め込み）されると導通状態になり、ＮＡＮＤ回路３１の一方の入力に高電位信号（たとえば「１」）が接続される。ＮＡＮＤ回路３１の他方の入力に高電位のアドレス信号（または読み出し信号）が入力されると、ＮＡＮＤ回路３１の出力は低電位信号（たとえば「０」）になる。ＮＡＮＤ回路３１の出力は、インバータ３２に接続され、インバータ３２の反転出力は高電位（たとえば「１」）になる。インバータ３２の出力がリペアデータとして論理回路２５のラッチ部に供給される。
【００２８】
他方、図４（Ｂ）の従来方式では、不良と判定されたアドレスのヒューズ素子が切断され、低電位信号（たとえば「０」）がＮＡＮＤ回路３１の一方の入力に接続される。ＮＡＮＤ回路の他方の入力に高電位のアドレス信号が入力されると、ＮＡＮＤ回路３１の出力は高電位信号（たとえば「１」）となる。このＮＡＮＤ回路３１の出力がリペアデータとしてデータラッチ部に供給される。
【００２９】
図４（Ａ）の実施形態の構成は、アドレス記憶素子６におけるアドレス情報の持たせ方が従来構成と逆になるが、それ以外はほぼ同等の回路で構成できる。図３Ａ又は図３Ｂの構成で、各アドレス記憶素子６及びアドレス記憶回路１１の占有面積を大幅に低減できるので、ＮＡＮＤ回路３１の後段にインバータ３２を接続しても、インバータ３２の追加による回路面積の増大はほとんど影響しない。アドレス記憶素子６がノーマリーオフ状態になるので、メモリチップ１０の消費電流の低減が期待できる。また、ヒューズ素子の溶断に伴う種々の問題点（クラック発生、基板へのダメージ、誤切断、残膜厚のばらつき等）を排除することができる。
【００３０】
図５は、実施形態のアドレス記憶素子６の作製工程図である。図５（Ａ）で、半導体基板２上に層間絶縁膜３を介して、Ａｌ等の配線８を形成し、配線８上にＰＳＧ等の酸化膜４を形成する。
【００３１】
図５（Ｂ）で、酸化膜４の表面を平坦化し、一般的なフォトリソグラフィ法とエッチングにて配線８に到達するコンタクトホールを形成する。コンタクトホール内を導電材料で埋め込み、不要な導電材料を除去してでコンタクトプラグ９を形成する。
【００３２】
図５（Ｃ）で、ＰＳＧ等の酸化膜１４とポリイミド等の表面保護膜５を形成する。
【００３３】
図５（Ｄ）で、半導体基板２上の所定の位置に冗長接続開口７を形成し、コンタクトプラグ９の少なくとも一部を露出する。冗長接続開口７内には、少なくとも一対のコンタクトプラグ９が存在する。
【００３４】
この方法では、アドレス記憶素子６を従来の半導体プロセスを用いて微細な冗長接続開口７及びコンタクトプラグ９として形成することができるので、メモリチップの微細化、高密度化に適している。また、ヒューズ素子上の残膜制御を行う必要がないのでプロセス面で有利である。
【００３５】
試験後に不良と判明した配線に対しては、図３Ａ及び図３Ｂに示したように、対応する冗長接続開口７内を導電膜１５で埋め込むことで一対のコンタクトプラグ９間を導通状態にして、不良メモリセルの救済（リペア）が行われる。一般的なアンチヒューズの場合の絶縁破壊や、接続のためのライン形成を行う必要はなく、簡単な手法でリペア可能である。
【００３６】
図６は、論理回路２５の概略構成図である。論理回路２５は、リペアデータのラッチを行うフリップフロップ回路４１と、ＮＡＮＤ回路４２と、インバータ４３と、反転入力を受け取るＮＡＮＤ回路４４を含む。
【００３７】
フリップフロップ回路４１のＤ端子にリペアデータを入力し、Ｒ端子にリセット信号を入力する。アドレス記憶素子６の冗長接続開口７が接続されている場合は、Ｒ端子への入力信号は高電位（たとえば「１」）となる。リセット信号が高電位（たとえば「１」）の場合に、フリップフロップ回路４１のＱ出力は「１」、／Ｑ出力は「０」になる。
【００３８】
ＮＡＮＤ回路４２の一方の入力が「１」（Ｑ出力）であり、選択アドレス信号が「１」の場合に、ＮＡＮＤ回路４２の出力は「０」となり、インバータ４２で反転されてインバータ４２の出力「１」が、冗長セルへ供給される。このとき、／Ｑの反転入力「１」がＮＡＮＤ回路４４の一方の入力に接続され、選択アドレス信号が「１」がＮＡＮＤ回路４４の他方の入力に接続される。ＮＡＮＤ回路４４の出力は「０」となり、通常セルへのアクティブ信号の供給はない。
【００３９】
アドレス記憶素子６が非導通（リペアされていない）場合は、リペアデータ「０」とリセット信号「１」がフリップフロップ回路４１のＤ端子とＲ端子にそれぞれ入力される。Ｑ出力は「０」、／Ｑ出力は「１」となる。
【００４０】
ＮＡＮＤ回路４２の一方の入力にＱ出力「０」が、他方の入力に選択アドレス信号「１」が入力され、ＮＡＮＤ回路４２の出力は「１」となる。ＮＡＤＮ回路４２の出力はインバータ４３で反転されて「０」となり、冗長セルへのアクティブ信号の供給はない。このとき、このとき、／Ｑの反転入力「０」がＮＡＮＤ回路４４の一方の入力に接続され、選択アドレス信号が「１」がＮＡＮＤ回路４４の他方の入力に接続される。ＮＡＮＤ回路４４の出力は「１」となり、この高電位信号が通常セルに供給される。
【００４１】
このように、論理回路２５は、アドレス記憶素子６の状態値に応じて、メモリセル回路の不良セルを、冗長セル回路１３の冗長セルに切り替えて救済することができる。
【００４２】
以上の説明に対し、以下の付記を提示する。
（付記１）
半導体基板と、
前記半導体基板に形成された回路または素子と、
前記半導体基板上に形成された開口と前記開口内に位置する一対の接続端子を有し、前記一対の接続端子間はノーマリーオフ状態であって、前記回路または前記素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子と、
を有することを特徴とする半導体装置。
（付記２）
前記アドレス記憶素子は、前記回路または前記素子が不良の場合に前記開口に形成されて前記一対の接続端子間を接続する導電膜を有することを特徴とする付記１に記載の半導体装置。
（付記３）
前記アドレス記憶素子は、前記ノーマリーオフ状態のときに、前記開口内に、前記少なくとも一対のコンタクトプラグが互いに非接続の状態で露出することを特徴とする付記１に記載の半導体装置。
（付記４）
前記アドレス記憶素子は、前記ノーマリーオフ状態のときに、前記開口内に絶縁膜が形成され、前記少なくとも一対の接続端子間が非導通状態にあることを特徴とする付記１に記載の半導体装置。
（付記５）
前記半導体基板上の前記回路または前記素子はメモリセルと冗長セルであり、
前記一対の接続端子間が非導通状態のときに前記メモリセルが選択され、前記一対の接続端子間が導通状態のときに、前記冗長セルが選択されていることを特徴とする付記１に記載の半導体装置。
（付記６）
前記各アドレス記憶素子の導通または非導通の状態を判定して前記冗長セルまたは前記メモリセルを選択する論理回路、
をさらに有することを特徴とする付記５に記載の半導体装置。
（付記７）
半導体基板上に、開口と前記開口内に露出する少なくとも一対の未接続の接続端子とを有し、回路または素子間の電気的な切り替えを行うアンチヒューズ型のアドレス記憶素子を形成し、
前記回路または素子が試験で不良と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記開口内に導電膜を形成して、前記少なくとも一対の接続端子間を導通状態にする
ことを特徴とする半導体装置のリペア方法。
（付記８）
前記回路または素子が試験で適正と判定された場合に、前記回路または前記素子に対応する前記アドレス記憶素子の前記少なくとも一対の接続端子間を非導通状態のままで、前記対応する前記アドレス記憶素子の前記開口内に絶縁膜を形成することを特徴とする付記７に記載の半導体装置のリペア方法。
（付記９）
前記一対の接続端子間を導通状態にすることで、前記半導体基板上に形成されたメモリセルを冗長セルへ切り替えることを特徴とする付記７に記載の半導体装置のリペア方法。
（付記１０）
半導体基板上の第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に少なくとも一対のコンタクトプラグを形成する工程と、
前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に開口を形成して、前記開口内に前記少なくとも一対のコンタクトプラグを露出させる工程と、
を有することを特徴とする半導体装置の製造方法。
【符号の説明】
【００４３】
１  半導体ウェーハ
２  半導体基板
４、１４  層間絶縁膜
６  アドレス記憶素子（アンチヒューズ型素子）
７  冗長接続開口
８  配線
９  コンタクトプラグ（接続端子）
１０  メモリチップ（半導体装置）
１１  アドレス記憶回路
１２  メモリセル回路
１３  冗長セル回路
１５  導電膜
１６  絶縁膜
２３  非リペア素子
２４  リペア済み素子
２５  論理回路
【図１】
2016009840.tif 000003
【図２】
2016009840.tif 000004
【図３Ａ】
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【図３Ｂ】
2016009840.tif 000006
【図４】
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【図５】
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【図６】
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