(57)【要約】【課題】乗算回路の性能を向上させる。【解決手段】乗算回路１は、第１のバイアス電流Ｉbias1と基準電圧Ｖrefとの積に応じた大きさの第１信号を出力する第１回路１Ａと、第２のバイアス電流Ｉbias2と第２入力信号Ｖin2の積に応じた大きさの第２信号を出力する第２回路１Bと、第1入力信号Ｖin1と第1信号とが一致するように第１のバイアス電流Ｉbias1を生成して第1回路１Ａに出力するとともに、第１のバイアス電流Ｉbias1に比例した大きさの第２のバイアス電流Ｉbias2を生成して第２回路１Ｂに出力するオペアンプ３０とを備え、第２信号を前記第1入力信号と前記第2入力信号との積に応じた大きさの出力信号Ｖoutとして出力する。【選択図】図１
2016009443.tif 000002
【特許請求の範囲】
【請求項１】
第１のバイアス電流と基準電圧との積に応じた大きさの第１信号を出力する第１回路と、
第２のバイアス電流と第２入力信号の積に応じた大きさの第２信号を出力する第２回路と、
第1入力信号と前記第1信号とが一致するように前記第１のバイアス電流を生成して前記第1回路に出力するとともに、前記第１のバイアス電流に比例した大きさの前記第２のバイアス電流を生成して前記第２回路に出力するバイアス電流生成部とを備え、
前記第２信号を前記第1入力信号と前記第2入力信号との積に応じた大きさの出力信号として出力することを特徴とする乗算回路。
【請求項２】
前記第１回路は、前記第１のバイアス電流と前記基準電圧との積に応じた大きさの第１電流を出力する第1の乗算器と、前記第１電流を電圧に変換して前記第１信号を生成する第１抵抗とを備え、
前記第２回路は、前記第２のバイアス電流と前記第２入力信号の積に応じた大きさの第２電流を出力する第２の乗算器と、前記第２電流を電圧に変換して前記第２信号を生成する第２抵抗とを備える、
ことを特徴とする請求項１に記載の乗算回路。
【請求項３】
前記バイアス電流生成部は、前記第1信号が供給される正入力端子と、前記第１入力信号が供給される負入力端子とを備え、前記正入力端子の電圧と前記負入力端子の電圧の差分をゲイン倍した電流を前記第1のバイアス電流として前記第１の乗算器に出力し、前記第１のバイアス電流に比例した前記第2のバイアス電流を前記第２の乗算器に出力するオペアンプを備える、ことを特徴とする請求項２に記載の乗算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号を乗算する乗算回路に関する。
【背景技術】
【０００２】
アナログ信号を乗算する乗算回路として、ギルバート乗算回路が知られている。ギルバート乗算回路は、ソースが共通に接続された第１トランジスタ及び第２トランジスタからなる差動トランジスタペアを３組用いて構成される。
より具体的には、第１の差動トランジスタペアを構成する第１トランジスタのドレインに第２の差動トランジスタペアの共通ソースを接続し、第１の差動トランジスタペアを構成する第２トランジスタのドレインに第３の差動トランジスタペアの共通ソースを接続する。つまり、第１の差動トランジスタペアの上に第２の差動トランジスタペアと第３の差動トランジスタペアを積み上げて構成される。
第２の差動トランジスタペアの第１トランジスタのドレインと第３の差動トランジスタペアの第１トランジスタのドレインとを接続し、第２の差動トランジスタペアの第２トランジスタのドレインと第３の差動トランジスタペアの第２トランジスタのドレインとを接続する。さらに、第２の差動トランジスタペアの第１トランジスタのゲートと第３の差動トランジスタペアの第２トランジスタのゲートとを接続し、第２の差動トランジスタペアの第２トランジスタのゲートと第３の差動トランジスタペアの第１トランジスタのゲートとを接続する。
ギルバート乗算回路では、第１の差動トランジスタペアの各ゲートに第１入力電圧を印加し、第２と第３の差動トランジスタペアの各ゲートに第２入力電圧を印加すると、第２又は第３差動トランジスタペアを構成するトランジスタのドレインから、第１入力電圧と第２入力電圧との積に応じた大きさの出力電圧を得ることができる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Behzad Razavi著「アナログＣＯＭＳ集積回路の設計基礎編」丸善株式会社、平成15年3月30日、ｐ.155−158
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ギルバート乗算回路は、直線性が悪く、入力信号の振幅範囲が狭いといった問題があった。さらには、ギルバート乗算回路は、差動トランジスタペアを積み上げて構成するので、ペアトランジスタ間のばらつきの補正が容易でないといった問題があった。
【０００５】
本発明は上述した事情に鑑みてなされたものであり、乗算回路の性能を改善することを解決課題の一つとする。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために本発明に係る乗算回路の一態様は、第１のバイアス電流と基準電圧との積に応じた大きさの第１信号を出力する第１回路と、第２のバイアス電流と第２入力信号の積に応じた大きさの第２信号を出力する第２回路と、第1入力信号と前記第1信号とが一致するように前記第１のバイアス電流を生成して前記第1回路に出力するとともに、前記第１のバイアス電流に比例した大きさの前記第２のバイアス電流を生成して前記第２回路に出力するバイアス電流生成部とを備え、前記第２信号を前記第1入力信号と前記第2入力信号との積に応じた大きさの出力信号として出力することを特徴とする。
【０００７】
この発明によれば、第１のバイアス電流は、第１入力信号に応じて定まるようにフィードバック制御がなされ、第１のバイアス電流と同じ大きさの第２のバイアス電流が第２回路に供給される。第２回路は、第２のバイアス電流と第２信号との積に応じた出力信号を生成するので、出力信号の大きさは、第1入力信号と第２入力信号との積に応じたものとなる。なお、第１入力信号、第２入力信号、及び出力信号は、電圧であってもよいし、電流であってもよい。
【０００８】
上述した乗算回路の一態様において、前記第１回路は、前記第１のバイアス電流と前記基準電圧との積に応じた大きさの第１電流を出力する第1の乗算器と、前記第１電流を電圧に変換して前記第１信号を生成する第１抵抗とを備え、前記第２回路は、前記第２のバイアス電流と前記第２入力信号の積に応じた大きさの第２電流を出力する第２の乗算器と、前記第２電流を電圧に変換して前記第２信号を生成する第２抵抗とを備えることが好ましい。
この態様によれば、第１の乗算器及び第２の乗算器は、電流の形式で乗算結果を出力するが、第1抵抗及び第２抵抗によって、電圧の形式に変換して第１信号及び第２信号を出力することができる。
ここで、第１の乗算器及び第２の乗算器の各々は、電流を吐き出す電流吐出差動増幅回路と、電流を吸い込む電流吸込差動増幅回路とを組み合わせて構成することが好ましい。また、電流吐出差動増幅回路及び電流吸込差動増幅回路は、差動ペアトランジスタと前記差動ペアトランジスタのソースにバイアス電流を供給する電流源と、差動トランジスタペアのドレインに接続されるアクティブ負荷を備えることが好ましい。
【０００９】
上述した乗算回路の一態様において前記バイアス電流生成部は、前記第1信号が供給される正入力端子と、前記第１入力信号が供給される負入力端子とを備え、前記正入力端子の電圧と前記負入力端子の電圧の差分をゲイン倍した電流を前記第1のバイアス電流として前記第１の乗算器に出力し、前記第１のバイアス電流に比例した前記第2のバイアス電流を前記第２の乗算器に出力するオペアンプを備えることが好ましい。この態様によれば、電流の形式でフィードバック制御を行うことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る乗算回路１の構成を示すブロック図
【図２】第１の乗算器１０の構成を示す回路図
【図３】第１の乗算器１０のバイアス電流と出力電流との関係を示すグラフ
【図４】オペアンプの構成を示す回路図
【図５】差動トランジスタペアの誤差を説明するための説明図
【図６】ギルバートセルの誤差を説明するための説明図
【発明を実施するための形態】
【００１１】
＜１．実施形態＞
以下、図面を参照しつつ、本発明に係る実施形態を説明する。図１は、本発明の実施形態に係る乗算回路１の構成を示すブロック図である。この図に示すように乗算回路１は、
差動形式の第１正入力信号Ｖ1pと第１負入力信号Ｖ1nとからなる第１入力信号Ｖin1が供給される入力端子Ｔ11及びＴ12、差動形式の第２正入力信号Ｖ2pと第２負入力信号Ｖ2nとからなる第２入力信号Ｖin2が供給される入力端子Ｔ21及びＴ22、差動形式の出力信号Ｖoutが出力される出力端子Ｔ31及びＴ32を備える。
【００１２】
さらに、乗算回路１は、第1回路１Ａ、第２回路１Ｂ、及びオペアンプ３０（バイアス電流生成部）を備える。第１回路１Ａは、第１の乗算器１０及び第１抵抗１１からなり、第２回路１Ｂは、第２の乗算器２０及び第２抵抗２１からなる。この例では、第１抵抗１１及び第２抵抗２１の抵抗値はＲである。この乗算回路１は、第１入力信号Ｖin1と第２入力信号Ｖin2とを乗算して、それらの積に比例する電圧の出力信号Ｖoutを生成する。また、第１の乗算器１０、第２の乗算器２０、及びオペアンプ３０には、電源電位ＶDDと接地電位ＧＮＤとが供給される。さらに、入力端子Ｔ12の電位はＶDD／２となるようにバイアスされている。
【００１３】
第１の乗算器１０及び第２の乗算器２０は、外部から供給されるバイアス電流と入力電圧との積をゲイン倍した電流を出力する。
第１の乗算器１０には、入力電圧として基準電圧Ｖrefが供給され、第１のバイアス電流Ｉbias1がオペアンプ３０から供給される。なお、第１のバイアス電流Ｉbias1は、第２の乗算器２０に供給される第２のバイアス電流Ｉbias2と大きさが等しい。また、第１のバイアス電流Ｉbias1及び第２のバイアス電流Ｉbias2の各々は、オペアンプ３０から吐き出されるバイアス電流Ｉnbと、オペアンプ３０に吸い込まれるバイアス電流Ｉpbからなる。
【００１４】
図２に第１の乗算器１０の回路図を示す。なお、第２の乗算器２０も第１の乗算器１０と同様に構成されている。第１の乗算器１０は、電源電位ＶDDが供給される電源端子Ｔ１と、接地電位ＧＮＤが供給される接地端子Ｔ２と、正入力信号が供給される正入力信号端子Ｔ３、負入力信号が供給される負入力信号端子Ｔ４、バイアス電流Ｉnbが供給されるバイアス電流端子Ｔ５、バイアス電流Ｉpbが供給されるバイアス電流端子Ｔ６、出力電流Ｉoutが出力される出力端子Ｔ７を備える。出力電流Ｉoutは、吐出電流Ｉout1と吸込電流Ｉout2を合成したものであり、第１の乗算器１０は吐出電流Ｉout1を生成する吐出差動増幅回路Ｘと吸込電流Ｉout2を生成する吸込差動増幅回路Ｙとからなる。
【００１５】
吐出差動増幅回路Ｘは、カレントミラー回路ＣＭ１及びＣＭ２、並びに差動ユニットＵ１を備える。吸込差動増幅回路Ｙは、カレントミラー回路ＣＭ３及びＣＭ４、並びに差動ユニットＵ２を備える。
吐出差動増幅回路Ｘにおいて、差動ユニットＵ１はＰチャネルのトランジスタＰ１及びＰ２を備える。トランジスタＰ１のゲートには正入力信号が供給される一方、トランジスタＰ２のゲートには負入力信号が供給される。また、ＰチャネルのトランジスタＰ１及びＰ２のソースは互いに接続されており、その接続ノードはカレントミラー回路ＣＭ１に接続されている。カレントミラー回路ＣＭ１は、バイアス電流端子Ｔ６を介してバイアス電流Ｉpbを吐き出す。すると、カレントミラー回路ＣＭ１は、電流Ｉpbに比例した大きさの電流２*Ｉbiaspを差動ユニットＵ１に供給する。また、カレントミラー回路ＣＭ１からカレントミラー回路ＣＭ２に電流Ｉpbに比例した大きさの電流が流れ込む。カレントミラー回路ＣＭ２は、差動ユニットＵ１のトランジスタＰ１及びＰ２のそれぞれからＩbiaspを吸い込むアクティブ負荷として機能する。差動ユニットＵ１では、トランジスタＰ１及びＰ２はソースを共通にしており、トランジスタＰ１及びＰ２の負荷も同じである。このため、トランジスタＰ１及びＰ２のゲート電圧に差電圧を印加すると、ゲート電圧の差分と電流Ｉpbとに比例した電流がトランジスタＰ１及びＰ２のドレインに出力される。トランジスタＰ２のドレインは出力端子Ｔ７と接続されているので、ゲート電圧の差分とバイアス電流Ｉpbとに比例した吐出電流Ｉout1を得ることができる。
【００１６】
吸込差動増幅回路Ｙにおいて、差動ユニットＵ２はＮチャネルのトランジスタＮ１及びＮ２を備える。トランジスタＮ１のゲートには負入力信号が供給される一方、トランジスタＮ２のゲートには正入力信号が供給される。また、ＮチャネルのトランジスタＮ１及びＮ２のソースは互いに接続されており、その接続ノードはカレントミラー回路ＣＭ３に接続されている。カレントミラー回路ＣＭ３には、バイアス電流端子Ｔ５を介してバイアス電流Ｉnbが流れ込む。すると、カレントミラー回路ＣＭ３は、電流Ｉnbに比例した大きさの電流２*Ｉbiasnを差動ユニットＵ２から吸い込む。また、カレントミラー回路ＣＭ４からカレントミラー回路ＣＭ３に電流Ｉnbに比例した大きさの電流が流れ込む。カレントミラー回路ＣＭ４は、差動ユニットＵ２のトランジスタＮ１及びＮ２のそれぞれにＩbiasnを流し込むアクティブ負荷として機能する。差動ユニットＵ２では、トランジスタＮ１及びＮ２はソースを共通にしており、トランジスタＮ１及びＮ２の負荷も同じである。このため、差動ユニットＵ１と同様に、ゲート電圧の差分と電流Ｉnbとに比例した電流がトランジスタＮ１及びＮ２のドレインに出力される。トランジスタＮ２のドレインは出力端子Ｔ７と接続されているので、ゲート電圧の差分と電流Ｉnbとに比例した吸込電流Ｉout2を得ることができる。
【００１７】
このように、吐出電流Ｉout1を生成する吐出差動増幅回路Ｘと吸込電流Ｉout2を生成する吸込差動増幅回路Ｙとを設けたのは、Ｐチャネルトランジスタは、電流の吐き出しできても電流の吸い込みができず、Ｎチャネルトランジスタは、電流の吸い込みできても電流の吐き出しができないからである。
そこで、本実施形態では、吐出差動増幅回路Ｘ及び吸込差動増幅回路Ｙを設け、バイアス電流Ｉpbによって吐出差動増幅回路Ｘを動作させ、バイアス電流Ｉnbによって吸込差動増幅回路Ｙを動作させている。
【００１８】
図３に入力電圧を固定とした場合の、バイアス電流と出力電流との関係を示す。この図に示すように、出力電流Ｉoutがゼロ付近では、吐出電流Ｉout1と吸込電流Ｉout2が少量流れるように設定されている。これにより、クロスオーバー歪が低減される。
【００１９】
図４はオペアンプ３０の構成を示すブロック図である。この図に示すようにオペアンプ３０は、差動増幅部３１と、ＰチャネルのトランジスタＰ３、ＮチャネルのトランジスタＮ３、並びにカレントミラー回路ＣＭ５及びＣＭ６を備える。通常のオペアンプは、
ＡＢ級で動作するように出力段のトランジスタＰ３及びＮ３が直列に接続されるが、この例のオペアンプ３０は、出力段のトランジスタＰ３及びＮ３を分離し、カレントミラー回路ＣＭ５及びＣＭ６を接続している。
トランジスタＰ３のドレインと接続されたカレントミラー回路ＣＭ６はバイアス電流Ｉpbを生成する一方、トランジスタＮ３のドレインと接続されたカレントミラー回路ＣＭ５はバイアス電流Ｉnbを生成する。これによって、同じ大きさの第１のバイアス電流Ｉbias1及び第２のバイアス電流Ｉbias2を独立して生成することができる。
【００２０】
説明を図１に戻す。オペアンプ３０の正入力端子は、第1の乗算器１０の出力端子が接続されており、第１抵抗１１を介して入力端子Ｔ12と接続されている。また、オペアンプ３０の負入力端子には、第１正入力信号Ｖ1pが供給される。オペアンプ３０は、第1のバイアス電流Ｉbias1を生成し、これを第１の乗算器１０にフィードバックすると共に、同じ大きさの第２のバイアス電流Ｉbias2を第２の乗算器２０に供給する。オペアンプ３０の正入力端子と負入力端子との間ではイマジナリーショートが成り立つので、第１の乗算器１０及び第２の乗算器２０のゲインをＡとすると、以下の式１が与えられる。
Ｖin1／Ｒ＝Ａ*Ｉbias1*Ｖref        …（式１）
【００２１】
また、第２の乗算器２０に着目すると、以下に示す式２が成り立つ。
Ｖout／Ｒ＝Ａ*Ｉbias2*Ｖin2＝Ａ*Ｉbias1*Ｖin2        …（式２）
式１及び式２を整理すると、以下に示す式３が得られる。
Ｖout＝（Ｖin1*Ｖin2）／Ｖref     …（式３）
【００２２】
この乗算回路１は、第１の乗算器１０と第２の乗算器２０とを用い、第１の乗算器１０に固定の基準電圧Ｖrefを入力し、その出力電流が、Ｖin1／Ｒと一致するように、第１のバイアス電流Ｉbias1をフィードバック制御した。そして、同じ大きさの第２のバイアス電流Ｉbias2を第２の乗算器２０に供給し、第２入力信号Ｖin2を第２の乗算器２０に供給することにより、第２の乗算器２０の出力電流を第２抵抗２１で電圧に変換して出力信号Ｖoutを得た。この結果、出力信号Ｖoutは、式３で与えられるので、第１入力信号Ｖin1と第２入力信号Ｖin2との積で与えられ、全体のゲインを基準電圧Ｖrefで調整することができる。
なお、第２のバイアス電流Ｉbias2は、必ずしも第1のバイアス電流Ｉbias1と一致する必要はなく、比例していればよい。また、第1抵抗１１と第2抵抗２１の抵抗値は必ずしも一致する必要はない。これらの場合は、式３の左辺に、これらの不一致を補正する係数Ｋを乗算すれば出力信号Ｖoutを得ることができる。
【００２３】
次に、本実施形態の乗算回路１における乗算誤差について検討する。まず、差動形式のトランジスタペアで発生する誤差を検討し、次にギルバートセルで発生する誤差について検討し、最後に本実施形態の誤差について検討する。
【００２４】
（１）差動形式のトランジスタペアで発生する誤差
まず、差動トランジスタペアで発生する誤差を検討する。
図５に示す回路について考えると、差動トランジスタペアそれぞれに流れる電流は、式４及び式５で与えられる。
【数１】
2016009443.tif 000003
【数２】
2016009443.tif 000004
但し、ＷＭ１はトランジスタＭ１のゲート幅、ＷＭ２はトランジスタＭ２のゲート幅、ＬＭ１はトランジスタＭ１のゲート長、ＬＭ２はトランジスタＭ２のゲート長、μｎは移動度、Ｃoxは単位面積当たりの容量、ＶｔＭ１はトランジスタＭ１の閾値電圧、ＶｔＭ２はトランジスタＭ２の閾値電圧である。  
【００２５】
差動トランジスタペアは同じ種類、同じサイズのトランジスタを使用するため、ＷＭ１＝ＷＭ２、ＬＭ１＝ＬＭ２、ＶｔＭ１＝ＶｔＭ２となり、式の簡略化のため、式６及び式７を導入する。
【数３】
2016009443.tif 000005
【数４】
2016009443.tif 000006
【００２６】
（式４）、（式５）は以下に示す式８及び式９に変形できる。
【数５】
2016009443.tif 000007
【数６】
2016009443.tif 000008
【００２７】
キルヒホッフの法則から式１０が導かれる。
【数７】
2016009443.tif 000009
このとき、
【数８】
2016009443.tif 000010
より、式１１が得られる。
【数９】
2016009443.tif 000011
【００２８】
ここで、差動回路の電流差分を出力電流ＩＯＵＴとして考えると、
【数１０】
2016009443.tif 000012
となり、式を整理すると
【数１１】
2016009443.tif 000013
で表わされる。式１３において、
【数１２】
2016009443.tif 000014
が成り立つよう設計を行えば
【数１３】
2016009443.tif 000015
と表すことができる。
【００２９】
式１５から出力電流ＩＯＵＴが差動電圧入力ＶＩＮに比例することが分かるが、その場合でも係数としてＩＢＩＡＳが入ることになる。ＩＢＩＡＳは基本的に定電流源から供給されるが、実際の定電流源回路は電圧依存を持ちＶＢＩＡＳに依存する。ＶＢＩＡＳはＶＣＯＭやＶＩＮにより変動するため、入力電圧の同相入力電圧の変動や差動電圧の変動に応じて誤差が発生することになる。また、トランジスタＭ１及びＭ２のドレイン電圧は出力に応じて変動するため、実際のトランジスタではチャネル長変調効果による影響によっても誤差が発生する。
【００３０】
（２）ギルバートセルで発生する誤差について
ギルバートセル回路として図６に示す回路を想定する。
【数１４】
2016009443.tif 000016
式１６が成り立つよう設計したと仮定し、上記検討から差動ペア回路に対して電圧を印加した時の電流出力は式１５で表わされることからギルバートセル回路の出力電流は、まずトランジスタＭ３及びＭ４で分流される。電流ＩＭ３及びＩＭ４は式１７及び式１８で与えられる。
【数１５】
2016009443.tif 000017
【数１６】
2016009443.tif 000018
【００３１】
それをさらにトランジスタＭ５〜Ｍ８のペアで再分流するので、電流ＩＭ９及びＩＭ１０は式１９及び式２０で与えられる。
【数１７】
2016009443.tif 000019
【数１８】
2016009443.tif 000020
【００３２】
ギルバートセル回路の電流差分を出力電流  として考えると、
【数１９】
2016009443.tif 000021
【００３３】
（３）本実施形態の乗算回路１で発生する誤差について
乗算回路１では、バイアス電流Ｉbiasを第１入力信号Ｖin1に応じてフィードバック制御しているため、Ｖref＝Ｖin2であれば誤差はフィードバックループのゲイン分の1に圧縮される。一般にオペアンプを使用したフィードバック系のゲインは80dB以上あるため十分に無視できると考えてよく、Ｖref≠Ｖin2、時に発生するバイアス電流Ｉbiasの変化による誤差のみを考慮すると、出力電流Ｉoutは、式２２に示すものとなる。
【数２０】
2016009443.tif 000022
【００３４】
そのため、従来のギルバートセル回路と比較した場合、発生する誤差を1/3乗に低減できる。また、第１入力信号Ｖin1は上記理由から差動トランジスタペアに起因する誤差を考慮する必要がない。このため、入力電圧について式１４が成立するよう入力電圧を制限する必要がなくなる。
よって、乗算回路トータルでのゲインを低くすることができ、ノイズ特性を向上させることができる。
【００３５】
このように本実施形の乗算回路１によれば、第１の乗算器１０及びオペアンプ３０を用いたフィードバック制御によって、第1入力信号Ｖin1に応じた大きさの第１のバイアス電流Ｉbias1を生成し、これと同じ大きさの第２のバイアス電流Ｉbias2を第２の乗算器２０に供給することによって、第１入力信号Ｖin1と第２入力信号Ｖin2との積に応じた大きさの出力信号Ｖoutを生成した。このため、アナログ乗算回路において、直線性を改善することができる。また、差動トランジスタペアの特性差に起因する誤差を低減することができ、しかも、第1入力信号Ｖin1のダイナミックレンジを拡大することができる。
【００３６】
なお、本発明は、上述した実施形態に限定されるものではなく、例えば、以下に述べる各種の変形が可能である。
上述した実施形態においては、第1の乗算器１０は、第１のバイアス電流Ｉbias1と基準電圧Ｖrefの積に応じた大きさの電流を出力し、第１抵抗１１を用いて電圧に変換して得た信号をオペアンプ３０に出力したが、本発明はこれに限定されるものではなく、第１の乗算器１０が電圧の形式で信号を出力してもよい。
【００３７】
また、第２の乗算器２０は、第２のバイアス電流Ｉbias2と第２入力信号Ｖin2の積に応じた大きさの電流を出力し、第２抵抗２１を用いて電圧に変換して得た信号を出力したが、本発明はこれに限定されるものではなく、第２の乗算器２０が電圧の形式で信号を出力してもよい。この場合、第２抵抗２１を省略することができる。
【００３８】
また、上述した実施形態では、第１入力信号Ｖin1及び第２入力信号Ｖin2は電圧の形式で与えられたが、本発明はこれに限定されるものではなく、電流の形式で与えられてもよい。
また、上述した実施形態では、第1の乗算器１０及び第2の乗算器２０の各々に、吐出差動増幅回路Ｘ及び吸込差動増幅回路Ｙを設けたが、出力電流Ｉoutが吐出電流Ｉout1のみから構成される場合には、吐出差動増幅回路Ｘのみで第1の乗算器１０及び第2の乗算器２０の各々を構成してもよく。また、出力電流Ｉoutが吸込電流Ｉout2のみから構成される場合には、吸込差動増幅回路Ｙのみで第1の乗算器１０及び第2の乗算器２０の各々を構成してもよい。
【符号の説明】
【００３９】
１……乗算回路、１Ａ……第１回路、１Ｂ……第２回路、１０……第１の乗算器、１１……第１抵抗、２０……第２の乗算器、２１……第２抵抗、３０……オペアンプ、Ｉbias1……第１のバイアス電流、Ｉbias2……第２のバイアス電流、Ｘ……吐出差動増幅回路、Ｙ……吸込差動増幅回路、Ｉout……出力電流、Ｉout1……吐出電流、Ｉout2……吸込電流、Ｖin1……第１入力信号、Ｖin2……第２入力信号、Ｖout……出力信号、ＣＭ１〜ＣＭ６……カレントミラー回路。
【図１】
2016009443.tif 000023
【図２】
2016009443.tif 000024
【図３】
2016009443.tif 000025
【図４】
2016009443.tif 000026
【図５】
2016009443.tif 000027
【図６】
2016009443.tif 000028