(57)【要約】【課題】本発明の実施形態の課題は、低抵抗のコンタクトを備える半導体装置及びその製造方法を提供することである。【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上方に金属含有層を形成し、半導体基板及び金属含有層を被覆する絶縁膜を形成し、絶縁膜に半導体基板に到達する第一コンタクトホールを形成し、絶縁膜に金属含有層に到達する第二コンタクトホールを形成し、第一コンタクトホールから露出した半導体基板に、ポリシリコンを用いた第一導電性プラグを形成し、第一導電性プラグ上に金属含有層の上面より下面が半導体基板に近い金属を含む第二導電性プラグを形成し、第二コンタクトホールから露出した金属含有層上に、金属を含む第二導電性プラグを形成する。【選択図】図２
2016018899.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に金属含有層を形成し、
前記半導体基板及び前記金属含有層を被覆する絶縁膜を形成し、
前記絶縁膜に前記半導体基板に到達する第一コンタクトホールを形成し、
前記絶縁膜に前記金属含有層に到達する第二コンタクトホールを形成し、
前記第一コンタクトホールから露出した前記半導体基板に、導電膜を用いた第一導電性
プラグを形成し、
前記第一導電性プラグ上に前記金属含有層の上面より下面が半導体基板に近い金属を含
む第二導電性プラグを形成し、
前記第二コンタクトホールから露出した前記金属含有層上に、金属を含む前記第二導電
性プラグを形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属含有層は、少なくとも金属シリサイド、タングステン又は銅のいずれか一つを
含み、
前記第一導電性プラグは、非晶質シリコン膜を成膜したのち、前記金属含有層の上面よ
りも上面が低い位置までエッチングさせて形成し、
前記第二導電性プラグは、チタン、窒化チタン又はそれらの積層膜を含むバリアメタル
層を成膜したのち、タングステンを含む金属を成膜して形成する、
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第一導電性プラグを形成した後、前記第二導電性プラグを形成する前に、
N型不純物拡散層上またはP型不純物拡散層上の前記第一導電性プラグに対して、少なく
ともボロン、リン、砒素の何れかをインプランテーション法により注入する、
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第二コンタクトホール形成後、前記第一導電性プラグ形成前に、
少なくとも前記第一コンタクトホール及び前記第二コンタクトホールのうち一方の上部
に配線パターン形状のトレンチを形成する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法
。
【請求項５】
前記第一コンタクトホール形成後、前記第一導電性プラグ形成前に、
前記第一コンタクトホール下部に金属シリサイド層を形成する、
ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法
【請求項６】
半導体基板と、
前記半導体基板に形成された不純物拡散層と、
前記半導体基板の上方に形成された金属含有層と、
前記金属含有層および前記半導体基板を被覆する絶縁膜と、
前記絶縁膜を貫通して、前記不純物拡散層に到達する第一コンタクトと、
前記絶縁膜を貫通して、前記金属含有層に到達する第二コンタクトとを備え、
前記第一コンタクトは、下側部に形成されたポリシリコンを含む第一導電性プラグと、
前記第一導電性プラグ上側部に形成され、下面が前記金属含有層上面よりも半導体基板に
近く、金属を含む第二導電性プラグとを含み、
前記第二コンタクトは、前記第二導電性プラグを含む、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化にともない、半導体基板及びゲート電極へのコンタクトホール径の
寸法が縮小化している。
【０００３】
近年においては、金属に比べて、埋込み性が優れているポリシリコンをコンタトホール
下部の埋込み材料として用い、ポリシリコン埋込み部の上部に金属を埋込み材料として用
いる２層構造のコンタクトがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１４２３３１号公報
【特許文献２】米国特許出願公開第２０１０/００２２０８７号明細書
【特許文献３】特開２００３−７８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の課題は、低抵抗のコンタクトを備える半導体装置及びその製造方法を提供
することである。
【課題を解決するための手段】
【０００６】
本実施形態に係る半導体装置の製造方法は、半導体基板の上方に少なくとも金属シリサ
イド、タングステン及び銅のいずれか一つを含む金属含有層を形成し、半導体基板及び金
属含有層を被覆する絶縁膜を形成し、半導体基板に到達する第一コンタクトホールを絶縁
膜に形成し、金属含有層に到達する第二コンタクトホールを絶縁膜に形成し、第一コンタ
クトホールから露出した半導体基板に、ポリシリコンを用いた第一導電性プラグを形成し
、第一導電性プラグ上に金属含有層の上面よりその下面が半導体基板に近い金属を含む第
二導電性プラグを形成し、第二コンタクトホールから露出した金属含有層上に、金属を含
む第二導電性プラグを形成する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態を示す半導体装置の電気的構成図
【図２】第１の実施形態を示す模式的な断面図
【図３】第１の実施形態の製造工程を示す模式的な断面図（その１）
【図４】第１の実施形態の製造工程を示す模式的な断面図（その２）
【図５】第１の実施形態の製造工程を示す模式的な断面図（その３）
【図６】第１の実施形態の製造工程を示す模式的な断面図（その４）
【図７】第１の実施形態の製造工程を示す模式的な断面図（その５）
【図８】第１の実施形態の製造工程を示す模式的な断面図（その６）
【図９】第１の実施形態の製造工程を示す模式的な断面図（その７）
【図１０】第１の実施形態の製造工程を示す模式的な断面図（その８）
【図１１】第１の実施形態の製造工程を示す模式的な断面図（その９）
【図１２】第１の実施形態の製造工程を示す模式的な断面図（その１０）
【図１３】第１の実施形態の製造工程を示す模式的な断面図（その１１）
【図１４】第１の実施形態の製造工程を示す模式的な断面図（その１２）
【図１５】第１の実施形態の製造工程を示す模式的な断面図（その１３）
【図１６】第２の実施形態の製造工程を示す模式的な断面図
【図１７】第３の実施形態の製造工程を示す模式的な断面図
【図１８】第３の実施形態の製造工程を示す模式的な断面図
【図１９】第４の実施形態の製造工程を示す模式的な断面図
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
ＮＡＮＤ型フラッシュメモリのビット線コンタクト領域に適用した実施形態について図
面を参照しながら説明する。
【００１０】
図１の（ａ）および（ｂ）は、ＮＡＮＤ型フラッシュメモリの構成の一例を示す図であ
る。図１（ａ）は、ＮＡＮＤ型フラッシュメモリのメモリセルの平面図、図１（ｂ）は図
１（ａ）の等価回路である。
【００１１】
図１の（ａ）および（ｂ）において、Ｍ（１）〜Ｍ（ｎ）はメモリセルトランジスタ、
Ｓ（１）及びＳ（２）は選択トランジスタ、ＣＢはビット線コンタクト、ＣＧ（１）〜Ｃ
Ｇ（ｎ）（ワード線）は制御ゲート、ＳＧ（１）及びＳＧ（２）は選択ゲート、ＢＬ１及
びＢＬ２はビット線、ＳＬはソース線を示す。
【００１２】
図２（ａ）は、図１のＡ−Ａ線に沿うメモリセルトランジスタＭ（１）、選択トランジ
スタＳ（１）、及びビット線コンタクトＣＢの切断面図を模範的に示している。また、図
２（ｂ）は、ワード線フックアップ２５０への第二コンタクト２８０形成部を模範的に示
している。さらに、図２（ｃ）は回路素子２６０の電荷蓄積層３０への第三コンタクト２
９０形成部を模式的に示している。
【００１３】
なお、以下の説明においては、便宜的に半導体基板側を下側と表現して記載する。
【００１４】
図２に示すように、第一不純物拡散層１０５及び第二不純物拡散層１３０がＰ型の半導
体基板１０の表層に複数形成される。この半導体基板１０の表面上には、絶縁膜２０、メ
モリセルトランジスタＭ（１）、選択トランジスタＳ（１）、ワード線フックアップ２５
０及び回路素子２６０等が形成される。ここで、ワード線フックアップ２５０とは、ワー
ド線と上部の配線層とをコンタクトで電気的に接続させる部分をいう。
【００１５】
メモリセルトランジスタＭ（１）は、電荷蓄積層３０、ブロック膜４０、第一コントロ
ールゲート電極層５０、第二コントロールゲート電極層６０、バリアメタル層６５及び金
属含有層７０を含む。金属含有層７０の上には第一マスク材料８０及び第二マスク材料９
０が形成される。さらに、第二マスク材料９０上にはカバレッジの悪い絶縁膜１００が形
成される。絶縁膜１００のカバレッジが悪いので、メモリセルトランジスタＭ（１）と選
択トランジスタＳ（１）間、メモリセルトランジスタＭ（１）とメモリセルトランジスタ
Ｍ（２）間には、ギャップ１１０が形成される。メモリセルトランジスタＭ（１）は、電
荷蓄積層３０に電荷を蓄積または放出することで、データの書込み及び読出しが可能であ
る。
【００１６】
選択トランジスタＳ（１）は、メモリセルトランジスタＭ（１）と同様の構造に加えて
スリット部５２を含んでいる。スリット部５２は、第一コントロールゲート電極層５０及
びブロック膜４０を貫通するように設けられ、第二コントロールゲート電極層６０が埋め
込まれる。これにより、選択トランジスタＳ（１）の金属含有層７０は、電荷蓄積層３０
に電気的に導通をする。すなわち、選択トランジスタＳ（１）は、金属含有層７０をゲー
ト電極、絶縁膜２０をゲート絶縁膜とした、いわゆるトランジスタとして用いることがで
きる。
【００１７】
ワード線フックアップ２５０は、メモリセルトランジスタＭ（１）とおよそ同様の構造
及び同様の膜からなる。なお、ワード線フックアップ２５０を半導体基板１０に設けられ
たＰ型ウェル（図示せず）上に形成した状態を図２に図示したが、素子分離部に形成して
も良い。
【００１８】
回路素子２６０は、例えば、抵抗素子や容量素子である。具体的には、例えば、電荷蓄
積層３０の抵抗を利用した抵抗素子である。また、別の具体例としては、トンネル膜２０
を誘電層、電荷蓄積層３０及び半導体基板１０を電極とした容量素子や、ブロック膜４０
を誘電層、電荷蓄積層３０及び第一コントロールゲート電極５０を電極とした容量素子で
ある。
【００１９】
なお、容量素子として用いる場合は、電荷蓄積層３０と対になる電極側、すなわち半導
体基板１０、第一コントロールゲート電極５０、又は第一コントロールゲート電極５０に
導通する導電体層、例えば、第二コントロールゲート電極６０、バリアメタル層６５、金
属含有層７０にコンタクト（図示せず）を形成する。
【００２０】
これらのメモリセルトランジスタＭ（１）、選択トランジスタＳ（１）、ワード線フッ
クアップ２５０ 、及び回路素子２６０には必要に応じてスペーサー１２０を設ける。
【００２１】
さらに、メモリセルトランジスタＭ（１）、選択トランジスタＳ（１）、ワード線フッ
クアップ２５０ 、回路素子２６０及び半導体基板１０を被覆するように、シリコン酸化
膜１４０、シリコン窒化膜１５０、及び層間絶縁膜１６０が形成される。
【００２２】
層間絶縁膜１６０には、その上層側の導電層（例えばアルミ金属層：図示せず）から、
第二不純物拡散層１３０、金属含有層７０及び電荷蓄積層３０の上面までを貫通するよう
にコンタクトホールが形成される。具体的には、不純物拡散層上面に開口する第一コンタ
クトホール１７０、ワード線フックアップ２５０に含まれる金属含有層７０上面に開口す
る第二コンタクトホール１８０、回路素子２６０に含まれる電荷蓄積層３０上面に開口す
る第三コンタクトホール１９０が形成される。さらに、第一コンタクトホール乃至第三コ
ンタクトホール１７０〜１９０の上部には、必要に応じて配線パターン形成用のトレンチ
１９５が形成される。
【００２３】
第一コンタクトホール１７０及び第三コンタクトホール１９０下部にはポリシリコンを
用いた第一導電性プラグ２１０を設ける。また、第一導電性プラグ２１０の上方及び第二
コンタクトホール１８０には、第二導電性プラグ２４０を設ける。
【００２４】
第一導電性プラグ２１０及び第二導電性プラグ２４０を設けることにより、第一コンタ
クトホール１７０内に第一コンタクト２７０が形成される。第一コンタクト２７０は、第
一導電性プラグ２１０及び第二導電性プラグ２４０を備える。また、第二コンタクトホー
ル１８０内に、第二コンタクト２８０が形成される。第二コンタクト２８０は、第二導電
性プラグ２４０を備える。さらに、第三コンタクトホール１９０内に、第三コンタクト２
９０が形成される。第三コンタクト２９０は、第一導電性プラグ２１０及び第二導電性プ
ラグ２４０を備える。
【００２５】
第一導電性プラグ２１０及び第二導電性プラグ２４０の境界は、ワード線フックアップ
２５０に係る金属含有層７０の上面よりも下側に存在する。
【００２６】
第一コンタクトホール１７０及び第三コンタクトホール１９０の下層に、第一導電性プ
ラグ２１０を設ける。第一導電性プラグ２１０には、金属膜よりも埋込み性に優れたポリ
シリコンを用いる。これにより、埋込み不良による高抵抗化を抑制することが可能となる
。埋込み不良とは、コンタクトホールへの埋込みが十分にされず隙間が空くことをいい、
埋め込み不良が発生するとコンタクト抵抗が高くなる。
【００２７】
また、第一コンタクトホール１７０及び第三コンタクトホール１９０において、第二導
電性プラグ２４０は、第一導電性プラグ２１０無しで金属膜を埋め込む場合に比べ、金属
膜を用いて埋め込む深さが浅い。よって、コンタクトホールへの埋込みが容易である。
【００２８】
ここで、第二導電性プラグ２４０は、バリアメタル層２２０、及び金属層２３０を用い
る。バリアメタル層２２０の材料には、例えばタンタル、チタン、ニオブ、窒化タンタル
、窒化チタン、窒化ニオブ、窒化タングステン又はこれらの積層膜を用いる。金属層２３
０の材料には、例えば、タングステン、アルミニウムを用いる。第二導電性プラグ２４０
は、ポリシリコンよりも電気抵抗が低い金属材料を用いるため、ポリシリコンのみを用い
てコンタクトホールを埋め込む場合よりもコンタクト抵抗を下げることが可能である。
【００２９】
他方、第二コンタクトホール１８０内には、第一導電性プラグ２１０を設けない。すな
わち、ワード線フックアップ２５０に係る金属含有層７０には直接第二導電性プラグ２４
０が接触する。これにより、ボイド（隙間）不良による高抵抗化の発生を抑制することが
可能となる。
【００３０】
ここで、上記ボイド不良について説明する。
【００３１】
仮に、シリコンを含む第一導電性プラグ２１０と金属含有層７０が接すると、後工程の
熱負荷により、第一導電性プラグ２１０に含まれるシリコン元素と金属含有層７０に含ま
れる金属元素が相互拡散をおこし、ボイド（隙間）が発生する。したがって、ワード線フ
ックアップ２５０の第二コンタクトホール１８０内は、第一導電性プラグ２１０なしに金
属含有層７０上に第二導電性プラグ２４０を形成するほうが望ましい。
【００３２】
また、第二コンタクトホール１８０は、第一コンタクトホール１７０及び第三コンタク
トホール１９０に比べ、金属層２３０を埋め込む深さが浅い。したがって、第一導電性プ
ラグ２１０を設けなくとも、先述の埋込み不良が抑制される。
【００３３】
本実施形態のように第一導電性プラグ２１０上に第二導電性プラグ２４０を設けるのが
適している一例は、ＮＡＮＤ型メモリのビット線コンタクトである。なぜならば、ＮＡＮ
Ｄ型メモリはコスト削減のため、チップ面積を小さくすることが重要である。そして、チ
ップ面積を小さくするためには、メモリセル中に存在するビット線コンタクトの面積を小
さくすることが重要であり、ビット線コンタクトの面積が小さくなると、ビット線コンタ
クトの埋込みが困難になるためである。
【００３４】
以下、本実施形態にかかる半導体装置の製造方法について、図３乃至図１５を参照しな
がら説明する。なお、図３乃至図１５の図面において、図（ａ）は図２の１−１線に沿う
（カラム方向）断面、図（ｂ）はワード線フックアップ２５０へのコンタクト形成部の断
面、及び図（ｃ）は電荷蓄積層３０を用いた回路素子２６０へのコンタクト形成部の断面
を、それぞれ示す。
【００３５】
初めに、半導体基板１０に不純物をインプランテーション法により注入し、Ｐ型及びＮ
型ウェル（図示せず）を形成する。
【００３６】
次に、図３に示すように、半導体基板１０上に、絶縁膜２０及び電荷蓄積層３０を形成
する。絶縁膜２０は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、又は
これらの膜の多層膜を用いる。電荷蓄積層３０は、例えばポリシリコン膜、金属膜、若し
くはこれらの酸化膜や窒化膜、又はこれらの積層膜を用いる。
【００３７】
電荷蓄積層３０上に、シリコン窒化膜を形成する。次にリソグラフィー法により、レジ
ストパターンを形成し、このレジストパターンをマスクにしてシリコン窒化膜をエッチン
グ加工し、レジストパターンを除去する。
【００３８】
このシリコン窒化膜をマスクとして、ＲＩＥ(Reactive Ion Etching)法により電荷蓄積
層３０、絶縁膜２０、半導体基板１０を順次エッチング加工する。これにより、カラム方
向に平行なストライプ状のトレンチ（図示せず）が形成され、ロウ方向に電荷蓄積層３０
及び絶縁膜２０が分断される。
【００３９】
次に、シリコン酸化膜を用いてトレンチを埋める。シリコン窒化膜をストッパ膜とした
ＣＭＰ(Chemical Mechanical Polishing)法により、シリコン窒化膜より上方のシリコン
酸化膜を除去し平坦化を行う。さらに、熱リン酸を用いてシリコン窒化膜をエッチングす
る。次に、電荷蓄積層３０をマスク材として、素子分離部の途中までシリコン酸化膜をエ
ッチングする。これにより、素子分離部（図示せず）が形成される。
【００４０】
続いて、図４に示すように、電荷蓄積層３０上にブロック膜４０、及び第一コントロー
ルゲート電極層５０を形成する。第一コントロールゲート電極層５０上に、リソグラフィ
ー法により、レジストパターンを形成する。レジストパターンをマスク材として、ＲＩＥ
法により第一コントロールゲート電極層５０及びブロック膜４０、電荷蓄積層３０をエッ
チング加工し、スリット部５２を形成する。その後、レジストパターンを除去する。
【００４１】
ブロック膜４０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸
化アルミナ膜、またはこれらの積層膜を用いる。また、第一コントロールゲート電極層５
０は、例えば、ポリシリコン、金属シリサイド層、金属又はこれらの積層構造を用いる。
【００４２】
スリット部５２は、例えば選択ゲートＳＧ(１)及びＳＧ(２)や周辺回路上のトランジス
タに設ける。また、スリットに限らずホール等でもよく、絶縁膜２０に到達しないほうが
望ましい。
【００４３】
次に、図５に示すように、第一コントロールゲート電極層５０上に、第二コントロール
ゲート電極層６０、バリアメタル層６５及び金属含有層７０を形成する。
【００４４】
スリット部５２を設けることで、金属含有層７０は電荷蓄積層３０と電気的に導通する
。すなわち、スリット部５２を設けたトランジスタは、金属含有層７０をゲート電極、絶
縁膜２０をゲート絶縁膜とした所謂トランジスタとして用いる。
【００４５】
第二コントロールゲート電極６０は、ポリシリコン、金属シリサイド層、金属又はこれ
らの積層構造を用いる。バリアメタル層６５には、例えば、チタン、タンタル、窒化チタ
ン、窒化タンタル、窒化タングステン等を用いる。金属含有層７０は、例えば、金属シリ
サイド、タングステン、銅等を用いる。
【００４６】
さらに、図５に示す通り、金属含有層７０上に第一マスク材料８０、第ニマスク材料９
０を成膜する。第一マスク材料８０及び第二マスク材料９０は、例えば、シリコン窒化膜
、シリコン酸化膜、ポリシリコン又はこれらの積層膜を用いる。
【００４７】
続いて、ゲート電極のエッチング加工を行う。メモリセルトランジスタのエッチング加
工と、選択トランジスタ及び周辺回路のトランジスタのエッチング加工を別々に行う方法
で説明をする。
【００４８】
第二マスク材料９０上に、リソグラフィー法やエッチング加工等を用いて、マスクパタ
ーンを形成する。このマスクパターンをマスクにして、第一マスク材料８０、第ニマスク
材料９０をＲＩＥ法によりエッチング加工する。さらに、第ニマスク材料９０をマスクと
して、金属含有層７０、バリアメタル層６５、第二コントロールゲート電極層６０、第一
コントロールゲート電極層５０、ブロック膜４０、電荷蓄積層３０を図６に示すようにエ
ッチング加工する。絶縁膜２０はエッチング加工してもしなくても良いが、エッチング加
工する場合でも、絶縁膜２０の途中でエッチング加工を止めるほうが望ましい。この状態
を図６に示す。
【００４９】
これにより、メモリセルのゲート電極は、カラム方向に並び、ロウ方向に延びるライン
＆スペースパターンを有する。また、電荷蓄積層３０は、カラム方向及びロウ方向に分離
される。
【００５０】
さらに、図６に示すように、不純物元素をインプランテーション法により注入する。こ
れにより、セル部のメモリトランジスタ及び選択トランジスタのソース及びドレイン領域
に第一不純物拡散層１０５が形成される。
【００５１】
次に、図７に示すように、第二マスク材料９０上に、カバレッジの悪い絶縁膜１００を
形成する。これにより、ギャップ１１０をメモリセルトランジスタ間、及びメモリセルト
ランジスタと選択トランジスタ間に形成する。絶縁膜１００には、例えば、スパッタ法や
ＰＥＣＶＤ(Plasma-Enhanced Chemical Vapor Deposition)法等の成膜方法を用いて、シ
リコン酸化膜やシリコン窒化膜を用いる。
【００５２】
さらに、絶縁膜１００上に、第三マスク材料（図示せず）を成膜する。第三マスク材料
上にリソグラフィー法を用いて、マスクパターンを形成する。このマスクパターンをマス
クにして、第三マスク材料及び絶縁膜１００をエッチング加工する。さらに、第三マスク
材料及び絶縁膜１００をマスクとして、第ニマスク材料９０、第一マスク材料８０、金属
含有層７０、バリアメタル層６５、第二コントロールゲート層６０、第一コントロールゲ
ート層５０、ブロック膜４０及び電荷蓄積層３０をＲＩＥ法によりエッチング加工する。
これにより、選択トランジスタＳ（１）及びワード線フックアップ２５０及び回路素子２
６０が加工される。この状態を図８に示す。
【００５３】
第三マスク材料は、例えば、シリコン酸化膜、シリコン窒化膜、ポリシリコン及びこれ
らの積層膜などを用いる。なお、図８は第三マスク材料がエッチング加工により消失し、
絶縁膜１００までエッチング加工が進んだ状態を示したが、第三マスク材料が残っても問
題はない。また、絶縁膜２０はエッチング加工してもしなくても良いが、エッチング加工
する場合でも、絶縁膜２０の途中でエッチング加工を止めるほうが望ましい。
【００５４】
さらに、必要に応じて、不純物をインプランテーション法により注入しても良い。これ
により、ＬＤＤ(Lightly Doped Drain)構造等を形成しても良い。
【００５５】
次に、電荷蓄積層３０へのコンタクトを可能にするため、以下のプロセスを行う。
【００５６】
リソグラフィー法により、マスクパターンを形成する。このマスクパターンをマスクに
して、絶縁膜１００、第二マスク材料９０、第一マスク材料８０、金属含有層７０、バリ
アメタル層６５、第二コントロールゲート層６０、第一コントロールゲート層５０、ブロ
ック膜４０を図９のようにＲＩＥ法によりエッチングエッチング加工する。これにより、
所望パターン上に電荷蓄積層３０上に堆積した膜を除去することが可能である。この状態
を図９に示す。なお、ブロック膜４０はエッチング加工せずに残しても問題ない。
【００５７】
次に、図１０に示すように、スペーサー膜を成膜し、ＲＩＥ法によりエッチバック加工
する。トランジスタの側壁部にスペーサー１２０が形成される。スペーサー１２０には、
例えば、シリコン酸化膜、シリコン窒化膜、またはこれらの積層膜を用いる。
【００５８】
さらに、インプランテーション法により不純物を注入することで、Ｐ型不純物拡散層、
及びＮ型不純物拡散層を形成する。図１０では、Ｐ型及びＮ型を区別せずに、第二不純物
拡散層１３０と表示する。Ｐ型不純物拡散層を形成するための不純物の注入には、例えば
、ボロン、フッ化ボロンを用い、Ｎ型不純物拡散層を形成するための不純物の注入には、
例えば、リン、砒素を用いる。
【００５９】
次に、半導体基板１０、メモリセルトランジスタを被覆するように、シリコン酸化膜１
４０、シリコン窒化膜１５０を形成し、シリコン窒化膜１５０上に層間絶縁膜１６０を形
成する。層間絶縁膜１６０には、例えばシリコン酸化膜を用いる。ここで、メモリセルト
ランジスタが基板に対して段差となるため、層間絶縁膜１６０形成後に段差が生じる。そ
こで、ＣＭＰ法により、層間絶縁膜１６０の平坦化を行う。これにより、層間絶縁膜１６
０の段差を除去し、後述するコンタクトホール形成を容易にする。この状態を図１１に示
す。
【００６０】
層間絶縁膜１６０上にリソグラフィー法により、レジストパターンを形成する。このレ
ジストパターンをマスクにして、第一コンタクトホール１７０、第二コンタクトホール１
８０、及び第三コンタクトホール１９０を加工する。ここで、第一コンタクトホール１７
０は第二不純物拡散層１３０に開口するコンタクトホール、第二コンタクトホール１８０
はワード線フックアップ２５０の金属含有層７０に開口するコンタクトホール、第三コン
タクトホール１９０は回路素子２６０の電荷蓄積層３０に開口するコンタクトホールであ
る。この状態を図１２に示す。
【００６１】
上述の３種類のコンタクトホールのエッチング加工は、一括でエッチング加工しても構
わないし、２回に分けても構わないし、３回別々にエッチング加工しても構わない。ただ
し、製造コスト低減のため、一括でエッチング加工するほうが望ましい。
【００６２】
層間絶縁膜１６０上に、リソグラフィー法によりレジストパターンを形成する。このレ
ジストパターンをマスクにして、層間絶縁膜１６０をＲＩＥ法によりエッチング加工し、
配線パターン形成用のトレンチ１９５を形成する。
【００６３】
次に、コンタクトホールの下部が満たされるように、不純物、例えばリンやボロンを添
加した非晶質のシリコン膜１９７を例えばＣＶＤ(Chemical Vapor Deposition) 法により
成膜する。シリコン膜１９７は金属膜よりもカバレッジよく成膜可能なため、コンタクト
ホール下部に成膜することが容易である。この状態を図１３に示す。
【００６４】
さらに、図１４に示すように、シリコン膜１９７をＲＩＥ法によりエッチバック加工す
る。ここで、ワード線フックアップに接触する第二コンタクトホール１８０内のシリコン
膜１９７を除去しつつ、第一コンタクトホール１７０及び第三コンタクトホール１９０内
部には残るようにエッチバック加工を行う。
【００６５】
すなわち、第一コンタクトホール１７０及び第三コンタクトホール１９０内部のシリコ
ン膜１９７を、ワード線フックアップ２５０の金属含有層７０上端の高さよりも半導体基
板１０に近い高さまで除去し、第一導電性プラグ２１０を形成する。
【００６６】
このエッチング加工は、シリコン酸化膜やシリコン窒化膜に対して選択比が十分に高い
条件を使うことで可能である。選択比とは被エッチング材料のエッチング量と、下地材料
のエッチング量の比をいう。この場合は、シリコン膜１９７のエッチング量と、シリコン
膜１９７の下層である層間絶縁膜１６０及び、金属含有層７０のエッチング量の比をいう
。
【００６７】
続いて、リソグラフィー法により、例えばＮ型不純物拡散層上のコンタクトホールにレ
ジストパターンを形成する。当該レジストパターンをマスク材として、不純物をインプラ
ンテーション法により注入する。その後、レジストパターンを除去する。例えば、シリコ
ン膜１９７に添加した不純物がリンであった場合は、インプランテーション法により注入
する不純物は、例えばボロン等を用いる。これにより、Ｐ型不純物拡散層上のコンタクト
ホール内の第一導電性プラグ２１０中のシリコン膜１９７をＰ型にする。
【００６８】
その後、ＲＴＡ(Rapid Thermal Anneal)法により、アニール処理を行う。アニール処理
により、成膜時に添加した不純物、及びインプランテーション法により注入した不純物を
電気的に活性化させ、シリコン膜１９７を結晶化させポリシリコン化させる。
【００６９】
次に、バリアメタル層２２０、及び金属層２３０をコンタクトホールの内部が満たされ
るように成膜する。バリアメタル層２２０の材料には、例えばタンタル、チタン、ニオブ
、窒化タンタル、窒化チタン、窒化ニオブ、窒化タングステン又はこれらの積層膜を用い
る。金属層２３０の材料には、例えば、タングステン、アルミニウムを用いる。
【００７０】
次に、図１５に示すように、ＣＭＰ法により平坦化することで、層間絶縁膜１６０上の
金属層２３０及びバリアメタル層２２０を除去する。これにより、第二導電性プラグ２４
０を形成する。第一コンタクト２７０及び第三コンタクト２９０における第二導電性プラ
グ２４０の下面は、ワード線フックアップ２５０の金属含有層７０上面よりも半導体基板
１０に近くなる。
【００７１】
本実施形態によれば、第二コンタクトホール１８０内のシリコン膜１９７は取り除かれ
る。これにより、後の工程における熱負荷により金属含有層７０に含まれる金属元素とシ
リコン元素の相互拡散を減らし、相互拡散による空隙の発生を抑制できる。すなわち、コ
ンタクト抵抗が高抵抗化することを抑制する。
【００７２】
また、上述のようにインプランテーション法による不純物注入により、Ｎ型不純物拡散
層上にはＮ型シリコン膜１９７を材料とした第一導電性プラグ２１０を配置し、Ｐ型不純
物拡散層上にはＰ型シリコン膜１９７を材料とした第一導電性プラグ２１０を配置する。
これにより、第二不純物拡散層１３０と第一導電性プラグ２１０との間にＰＮ接合が形成
されることを抑制する。
【００７３】
以上の実施形態の説明では、ビット線コンタクトＣＢ、及びワード線フックアップ２５
０へのコンタクト形成部を用いて説明を行ったが、半導体基板へのコンタクトと、半導体
基板上方の金属含有層へのコンタクトであれば、本実施形態と同様の効果を有する。例え
ば、ワード線フックアップ２５０の代わりに、選択ゲート線フックアップ部のコンタクト
及びメモリセル以外の周辺回路部のトランジスタに対するコンタクト等でも構わない。
【００７４】
また、シリコン膜１９７のエッチバック加工において、ＲＩＥ法に用いるプラズマ中の
活性種やイオンからの発光強度の変化を検出して制御しても構わない。具体的には、層間
絶縁膜１６０より上方のシリコン膜１９７が除去された時点を検出し、第一コンタクトホ
ール１７０〜第三コンタクトホール１９０内のシリコン膜１９７のエッチバック加工を時
間制御で行う。
【００７５】
ここで、発光強度の変化の検出は、次の方法による。層間絶縁膜１６０より上方のシリ
コン膜１９７が除去された時点で、プラズマにさらされるシリコン膜１９７の表面積が減
少する。被エッチング膜であるシリコン膜１９７の表面積が減るため、ＲＩＥ法のプラズ
マ中の活性種やイオンの密度が変化する。これに伴い発光強度が変化するので、これを検
出すればよい。
【００７６】
この発光強度を検出する方法によれば、シリコン膜１９７のエッチバック加工全体を時
間制御するよりも、エッチバック加工をより良く制御することが可能となる。
【００７７】
具体的には、次のような不具合を回避することが容易となる。例えば、エッチング時間
が長すぎる場合、第一コンタクトホール１７０及び第三コンタクトホール１９０内のシリ
コン膜１９７が除去され、第一導電性プラグが形成できない不具合が生じる。また、逆に
エッチング時間が短すぎる場合は、第二コンタクトホール１８０内のシリコン膜１９７が
十分に除去できない不具合が生じうる。これらの不具合は、より良くエッチバック加工を
制御することで、容易に避けることができる。
【００７８】
（第２の実施形態）
以下、本発明の第２の実施形態を説明する。第一コンタクトホール１７０、第二コンタ
クトホール１８０及び第三コンタクトホール１９０形成までの手順は、第１の実施形態の
図１２までと同様のため、説明を省略する。なお第１の実施形態の説明と同様に、図１６
の図面において、図（ａ）は図２の１−１線に沿う（カラム方向）断面、図（ｂ）はワー
ド線フックアップ２５０へのコンタクト形成部の断面、及び図（ｃ）は電荷蓄積層３０を
用いた回路素子２６０へのコンタクト形成部の断面を、それぞれ示す。
【００７９】
第一の実施形態では、次に図１３に示すように配線パターン形成用のトレンチ１９５を
形成したが、第二の実施形態では先に第一導電性プラグ２１０を形成する。すなわち、図
１６に示すように、非晶質のシリコン膜１９７を成膜し、ＲＩＥ法によりエッチバック加
工することで、先に第一導電性プラグ１９０を形成する。
【００８０】
この後、フォトリソグラフィー法及びＲＩＥ法によりエッチング加工することで、配線
パターン形成用のトレンチ１９５を図１４のように形成する。以降は第一の実施形態と同
様のため、説明を省略する。
【００８１】
この方法は、第一の実施形態と異なり、配線パターン形成用のトレンチ１９５中にシリ
コン膜１９７が形成されない。そのため、ＲＩＥ法によりシリコン膜１９７をエッチバッ
ク加工する際に、シリコン膜１９７が配線パターン形成用のトレンチ１９５内に残りづら
く、後に第二導電性プラグ２４０の形成が容易になる利点がある。
【００８２】
（第３の実施形態）
以下、本発明の第３の実施形態を説明する。なお第１の実施形態の説明と同様に、図１
７及び図１８の図面において、図（ａ）は図２の１−１線に沿う（カラム方向）断面、図
（ｂ）はワード線フックアップ２５０へのコンタクト形成部の断面、及び図（ｃ）は電荷
蓄積層３０を用いた回路素子２６０へのコンタクト形成部の断面を、それぞれ示す。本実
施形態においては、図１７に示すように、第一コンタクトホール１７０及び第三コンタク
トホール１９０を先に形成する。
【００８３】
次に、金属膜、例えば、コバルト、チタン、タンタル、タングステン等を成膜し、ＲＴ
Ａ法によりアニール処理を行う。これにより、第一コンタクトホール１７０下部の半導体
基板１０、又は第三コンタクトホール１９０底部の電荷蓄積層３０に金属シリサイド層２
１５が形成される。金属シリサイド層２１５形成後、残った金属膜を硫酸及び過酸化水素
の混合液で除去する。
【００８４】
次に、図１８に示すように、第一コンタクトホール１７０及び第三コンタクトホール１
９０の下部に第一導電性プラグ２１０を形成する。第一導電性プラグ２１０の形成方法は
第２の実施形態と同様で構わない。
【００８５】
さらに、第二コンタクトホール１８０を形成する。以降のプロセスは第２の実施形態と
同様のため、説明を省略する。
【００８６】
本実施形態によれば、金属シリサイド層２１５により、第一導電性プラグ２１０と第二
不純物拡散層１３０又は電荷蓄積層３０との接触抵抗の更なる低抵抗化が可能である。さ
らに、第一導電性プラグ２１０形成時のエッチングプロセスのプラズマに第二コンタクト
ホール１８０下部が曝されない。即ち、第二コンタクトホール１８０が開口するワード線
フックアップに接続されたメモリセルトランジスタの絶縁膜２０及びブロック膜４０にプ
ラズマダメージが入らないという利点がある。
【００８７】
（第４の実施形態）
以下、本発明の第４の実施形態を説明する。なお第１の実施形態の説明と同様に、図１
９の図面において、図（ａ）は図２の１−１線に沿う（カラム方向）断面、図（ｂ）はワ
ード線フックアップ２５０へのコンタクト形成部の断面、及び図（ｃ）は電荷蓄積層３０
を用いた回路素子２６０へのコンタクト形成部の断面を、それぞれ示す。本実施形態にお
いては、図１３に示すように、配線パターン形成用のトレンチ１９５を形成するまでは、
第一の実施形態と同様である。
【００８８】
次に、金属膜２１３を形成する。金属膜２１３は、例えばチタン、タンタル、窒化チタ
ン、窒化タンタル及びそれらの積層膜を用いる。その後、RTA法によりアニール処理を行
い、第３の実施形態と同様に金属シリサイド層２１５を形成する。
【００８９】
その後、図１９に示すように、金属層２１３を残した状態で、シリコン膜１９７を成膜
し、エッチバックを行う。
【００９０】
次に、金属層２３０を成膜し、ＣＭＰ法により平坦化することで第二導電プラグ２４０
を形成する。なお、本実施形態の場合は、金属膜２１３がバリアメタルとして機能するた
め、バリアメタル層を成膜しなくても構わない。
【００９１】
本実施形態によれば、第３実施形態と同様に、金属シリサイド層２１５により、第一導
電性プラグ２１０と第二不純物拡散層１３０又は電荷蓄積層３０との接触抵抗の更なる低
抵抗化が可能である。また、第一コンタクトホール１７０、第二コンタクトホール１８０
及び第三コンタクトホール１９０を一括で加工することが可能である。即ち、工程数が少
ないため安価に製造することが可能である。
【００９２】
なお、図１９では、層間絶縁膜１６０上、及び第二コンタクトホール１８０下部の平坦
部において、金属層２１３がエッチングされる例を図示した。シリコン膜１９７のエッチ
ング量に比して、金属層２１３が十分に薄い場合、上述の例の様に第二コンタクトホール
１８０内部の金属層２１３はエッチングされる。但し、金属層２１３がエッチング後にも
第二コンタクトホール１８０下部、及び層間絶縁膜１６０上に残っていても構わない。
【００９３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
ほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々
の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲
や要旨に含まれるとともに、特許請求の範囲に記載された発明とのその均等の範囲に含ま
れる。
【符号の説明】
【００９４】
１０…半導体基板
２０…絶縁膜
３０…電荷蓄積層
４０…ブロック膜
５０…第一コントロールゲート電極層
５２…スリット部
６０…第二コントロールゲート電極層
６５…バリアメタル層
７０…金属含有層
８０…第一マスク材料
９０…第二マスク材料
１００…絶縁膜
１０５…第一不純物拡散層
１１０…ギャップ
１２０…スペーサー
１３０…第二不純物拡散層
１４０…シリコン酸化膜
１５０…シリコン窒化膜
１６０…層間絶縁膜
１７０…第一コンタクトホール
１８０…第二コンタクトホール
１９０…第三コンタクトホール
１９５…トレンチ
１９７…シリコン膜
２１０…第一導電性プラグ
２１３…金属膜
２１５…金属シリサイド層
２２０…バリアメタル層
２３０…金属層
２４０…第二導電性プラグ
２５０…ワード線フックアップ
２６０…回路素子
２７０…第一コンタクト
２８０…第二コンタクト
２９０…第三コンタクト
【図１】
2016018899.tif 000003
【図２】
2016018899.tif 000004
【図３】
2016018899.tif 000005
【図４】
2016018899.tif 000006
【図５】
2016018899.tif 000007
【図６】
2016018899.tif 000008
【図７】
2016018899.tif 000009
【図８】
2016018899.tif 000010
【図９】
2016018899.tif 000011
【図１０】
2016018899.tif 000012
【図１１】
2016018899.tif 000013
【図１２】
2016018899.tif 000014
【図１３】
2016018899.tif 000015
【図１４】
2016018899.tif 000016
【図１５】
2016018899.tif 000017
【図１６】
2016018899.tif 000018
【図１７】
2016018899.tif 000019
【図１８】
2016018899.tif 000020
【図１９】
2016018899.tif 000021