(57)【要約】【課題】半導体製造過程において半導体ウェハ面内で配線の密度やトランジスタの特性に傾斜状のばらつきが発生しても、ＡＤ変換器の出力特性に不連続な特性が表れることを抑制する。【解決手段】アレイ状に配置された複数の基本ＡＤ変換器（Ａ／Ｄ［００］〜Ａ／Ｄ［１５］）と、複数の基本ＡＤ変換器をインタリーブ動作させる制御部（２０）と、各基本ＡＤ変換器がＡＤ変換した出力信号を合成して出力する出力部（３０）とを備え、インタリーブ動作の順番が前後関係にある基本ＡＤ変換器同士は、横方向或いは縦方向に隣接して配置されている。【選択図】図１
2016208393.tif 000002
【特許請求の範囲】
【請求項１】
アレイ状に配置された複数の基本ＡＤ変換器と、
各基本ＡＤ変換器の動作周波数を超える周波数でのＡＤ変換動作を実現するために、前記複数の基本ＡＤ変換器をインタリーブ動作させる制御部と、
各基本ＡＤ変換器がＡＤ変換した出力信号を合成して出力する出力部とを備え、
前記インタリーブ動作の順番が前後関係にある基本ＡＤ変換器同士は、横方向或いは縦方向に隣接して配置されていることを特徴とするＡＤ変換器。
【請求項２】
前記インタリーブ動作の順番が前後関係にある基本ＡＤ変換器同士は、横方向、縦方向、或いは斜め方向に隣接して配置されていることを特徴とする請求項１記載のＡＤ変換器。
【請求項３】
前記出力部は、前記インタリーブ動作の順番で縦続接続され、前記複数の基本ＡＤ変換器に対応する複数の一時記憶論理回路を備え、
前記複数の一時記憶論理回路は、対応する基本ＡＤ変換器の出力信号を一時記憶し、基準クロックにしたがって、前記一時記憶する出力信号を先頭側に隣接する一時記憶論理回路に順次に転送し、先頭の一時記憶論理回路から前記出力信号を前記インタリーブ動作の順番で順次に出力することを特徴とする請求項１又は２に記載のＡＤ変換器。
【請求項４】
前記制御部は、所定の基本順序を第１〜第Ｌ（Ｌは２以上の整数）順序単位に区切り、各順序単位において所定の順序で１つずつ基本ＡＤ変換器を選択することを、第１順序単位から第Ｌ順序単位に向けて順番に行うことを特徴とする請求項１〜３のいずれか１に記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、複数の基本ＡＤ変換器をインタリーブ動作させ、基本ＡＤ変換器の動作周波数を超える周波数でのＡＤ変換動作を行うＡＤ変換器に関するものである。
【背景技術】
【０００２】
従来、基本ＡＤ変換器の動作周波数を超える周波数でのＡＤ変換動作を実現するＡＤ変換器として、非特許文献１には、複数の基本ＡＤ変換器をインタリーブ動作させるＡＤ変換器が開示されている。
【０００３】
また、特許文献１には、複数の基本ＡＤ変換器をインタリーブ動作させるＡＤ変換器において発生するサンプリングタイミング誤差を補正および削減するＡＤ変換器が開示されている。
【０００４】
また、非特許文献２には、半導体製造過程においてウェハ面内では、配線の密度やトランジスタの特性に傾斜状のばらつきが生じることが開示されている。
【０００５】
また、非特許文献３には、基本ＡＤ変換器の特性誤差及びサンプリングタイミング誤差をディジタル領域で補正する手段が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第８，７３６，４７０号明細書
【非特許文献】
【０００７】
【非特許文献１】Ｄｉｇｉｔａｌ  Ｓｐｅｃｔｒａ  ｏｆ  Ｎｏｎｕｎｉｆｏｒｍｌｙ  Ｓａｍｐｌｅｄ  Ｓｉｇｎａｌｓ：Ｆｕｎｄａｍｅｎｔａｌｓ  ａｎｄ  Ｈｉｇｈ−ｓｐｅｅｄ  Ｗａｖｅｆｏｒｍ  Ｄｉｇｉｔｉｚｅｒｓ  （ｌＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ  ＡＮＤ  ＭＥＡＳＵＲＥＭＥＮＴ，  ＶＯＬ．  ３７，  ＮＯ．  ２．  ＪＵＮＥ  １９８８）
【非特許文献２】Ｄｅｓｉｇｎ  ｏｆ  Ａｎａｌｏｇ  ＣＭＯＳ  Ｉｎｔｅｇｒａｔ  Ｃｉｒｃｕｉｔｓ  （Ｂｅｈｚａｄ  Ｒａｚａｖｉ）
【非特許文献３】Ａ  １．６２ＧＳ／ｓ  Ｔｉｍｅ−Ｉｎｔｅｒｌｅａｖｅｄ  ＳＡＲ  ＡＤＣ  ｗｉｔｈ  Ｄｉｇｉｔａｌ  Ｂａｃｋｇｒｏｕｎｄ  Ｍｉｓｍａｔｃｈ  Ｃａｌｉｂｒａｔｉｏｎ  Ａｃｈｉｅｖｉｎｇ  Ｉｎｔｅｒｌｅａｖｉｎｇ  Ｓｐｕｒｓ  Ｂｅｌｏｗ  ７０ｄＢＦＳ  （ＩＳＳＣＣ  ２０１４／ＳＥＳＳＩＯＮ  ２２／ＨＩＧＨ−ＳＰＥＥＤ  ＤＡＴＡ  ＣＯＮＶＥＲＴＥＲＳ／２２．５）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記のＡＤ変換器では更なる改善が必要である。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本開示の一態様のＡＤ変換器は、
アレイ状に配置された複数の基本ＡＤ変換器と、
各基本ＡＤ変換器の動作周波数を超える周波数でのＡＤ変換動作を実現するために、前記複数の基本ＡＤ変換器をインタリーブ動作させる制御部と、
各基本ＡＤ変換器がＡＤ変換した出力信号を合成して出力する出力部とを備え、
前記インタリーブ動作の順番が前後関係にある基本ＡＤ変換器同士は、横方向或いは縦方向に隣接して配置されている。
【発明の効果】
【００１０】
本開示のＡＤ変換器によれば、半導体製造過程において半導体ウェハ面内で配線の密度やトランジスタの特性に傾斜状のばらつきが発生しても、ＡＤ変換器の出力特性に不連続な特性が表れることを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】本開示の実施の形態１におけるＡＤ変換器の構成の一例を示す図である。
【図２】図１に示す本開示の実施の形態１における基本ＡＤ変換器の動作例を示すタイミングチャートである。
【図３】実施の形態１の変形例のＡＤ変換器１Ａにおける、基本ＡＤ変換器の配置を示す図である。
【図４】実施の形態１の別の変形例のＡＤ変換器１Ｂにおける、基本ＡＤ変換器の配置を示す図である。
【図５】本開示の実施の形態２のＡＤ変換器において、基本ＡＤ変換器の配置を示す図である。
【図６】本開示の実施の形態３のＡＤ変換器において、基本ＡＤ変換器の配置および桁送り機能を有する一時記憶論理回路の構成を示す図である。
【図７】本開示の実施の形態３のＡＤ変換器が備える桁送り回路の構成の一例を示す図である。
【図８】図７に示す桁送り回路の動作の一例を示すタイミングチャートである。
【図９】本開示の実施の形態４のＡＤ変換器における基本ＡＤ変換器の配置を示す図である。
【図１０】非特許文献１に記載された従来のＡＤ変換器の構成を示す図である。
【図１１】特許文献１に記載された従来のＡＤ変換器の構成を示す図である。
【図１２】基本ＡＤ変換器がＹ行×Ｘ列で配列されたＡＤ変換器の構成を示す図である。
【図１３】図１２に示すＡＤ変換器において、ウエハ面内での特性ばらつきを示した図である。
【図１４】図１２に示すＡＤ変換器の出力特性を示すグラフである。
【発明を実施するための形態】
【００１２】
（本開示に係る一態様を発明するに至った経緯）
図１０は、非特許文献１に記載されたＡＤ変換器１０Ａの構成を示す図である。ＡＤ変換器１０Ａは、複数の基本ＡＤ変換器をインタリーブ動作させ、基本ＡＤ変換器の動作周波数を超える周波数で動作することを特徴とする。
【００１３】
図１０に示すＡＤ変換器１０Ａは、Ｍ個の基本ＡＤ変換器７００−０、７００−１、７００−２、７００−（Ｍ−１）を備える。以下、基本ＡＤ変換器７００−０〜７００−（Ｍ−１）は特に区別されない場合、基本ＡＤ変換器７００と表される。
【００１４】
ｎＭＴ＋（ｉ）Ｔ＋ｒ〈ｉ〉Ｔ（ｉ＝０〜Ｍ−１、ｎ＞＝０）は各基本ＡＤ変換器７００のサンプリングタイミングを示している。ＡＤ変換器１０Ａは、各基本ＡＤ変換器７００をＴ［ｓｅｃ］ずつ時間をずらしてインタリーブ動作する。
【００１５】
ＡＤ変換器１０Ａは、各基本ＡＤ変換器７００の出力信号を合成し、ＡＤ変換器の出力を得る。これにより、ＡＤ変換器１０Ａは、基本ＡＤ変換器７００の動作周波数（１／ＭＴ［Ｈｚ］）を超える１／Ｔ［Ｈｚ］の周波数で動作する。
【００１６】
ｒ〈ｉ〉（ｉ＝０〜Ｍ−１）は各基本ＡＤ変換器７００のサンプリングタイミング誤差を示しており、非特許文献１はサンプリングタイミング誤差が発生するとＡＤ変換器の特性が劣化することを言及している。一般的に、各基本ＡＤ変換器７００間のサンプリングタイミング誤差は、各基本ＡＤ変換器７００に入力されるアナログ入力信号の配線経路の差異および各基本ＡＤ変換器７００に入力されるサンプリングタイミングを決めるためのクロック信号の配線経路の差異によるものが大きい。
【００１７】
一方、基本ＡＤ変換器と別に参照ＡＤ変換器を設け、基本ＡＤ変換器を円周上に配置することで、サンプリングタイミング誤差を補正および削減するＡＤ変換器が知られている（例えば、特許文献１参照）。
【００１８】
図１１は、特許文献１に記載されたＡＤ変換器１０Ｂの構成を示す図である。ＡＤ変換器１０Ｂは、複数の基本ＡＤ変換器をインタリーブ動作させ、基本ＡＤ変換器の動作周波数を超える周波数で動作するＡＤ変換器において、サンプリングタイミング誤差を補正および削減することを特徴とする。ＡＤ変換器１０Ｂは、基本ＡＤ変換器８００−１〜８００−７を備え、非特許文献１と同様にインタリーブ動作することで基本ＡＤ変換器８００−１〜８００−７の動作周波数を超える周波数で動作する。
【００１９】
以下、基本ＡＤ変換器８００−１〜８００−７は特に区別されない場合、基本ＡＤ変換器８００と表される。更に、ＡＤ変換器１０Ｂは、参照ＡＤ変換器８００−Ｒ（ＲｅｆＡ／Ｄ）を備える。参照ＡＤ変換器８００−Ｒは、補正対象である基本ＡＤ変換器８００−１〜８００−７のうちのいずれか１つの基本ＡＤ変換器８００と同時にサンプリング動作を行う。
【００２０】
ＡＤ変換器１０Ｂは、参照ＡＤ変換器８００−Ｒと各基本ＡＤ変換器８００との出力結果を比較し、参照ＡＤ変換器８００−Ｒと基本ＡＤ変換器８００との出力結果が等しくなるようにあるいはある法則にしたがって漸近するように各基本ＡＤ変換器８００のサンプリングタイミングを調整する。これにより、ＡＤ変換器１０Ｂは、各基本ＡＤ変換器８００のサンプリングタイミング誤差を補正することができる。
【００２１】
また、図１１に示されるように、ＡＤ変換器１０Ｂは、円周状に基本ＡＤ変換器８００および参照ＡＤ変換器８００−Ｒを配置する。これにより、ＡＤ変換器１０Ｂは、各基本ＡＤ変換器８００および参照ＡＤ変換器８００−Ｒに入力されるアナログ入力信号の配線経路の差異を削減すると共に、各基本ＡＤ変換器８００および参照ＡＤ変換器８００−Ｒに入力されるサンプリングタイミングを決めるためのクロック信号の配線経路の差異を削減する。以上により、ＡＤ変換器１０Ｂは、各基本ＡＤ変換器８００および参照ＡＤ変換器８００−Ｒのサンプリングタイミング誤差を小さくすることができる。
【００２２】
しかしながら、非特許文献１のＡＤ変換器１０Ｂは円周状に基本ＡＤ変換器８００が配置されているため、無駄領域の面積が大きくなる。また、ＡＤ変換器１０Ｂにおいて、基本ＡＤ変換器８００の数を増やして更なる高速動作を実現するためには、円周半径を大きくする必要があり、無駄領域の面積の更なる増加を招くことは容易に想像できる。したがって、一般的に複数の基本ＡＤ変換器をインタリーブ動作させて基本ＡＤ変換器の動作周波数を超える周波数で動作するＡＤ変換器を実現するためには、図１２に示されるように基本ＡＤ変換器はアレイ状に配置される。図１２は、基本ＡＤ変換器が４行×４列で配列されたＡＤ変換器１０Ｃの構成を示す図である。
【００２３】
ＡＤ変換器１０Ｃは、４行×４列でアレイ状に配置された１６個の基本ＡＤ変換器Ａ／Ｄ［ｉ］を備える。但し、ｉ＝００、０１、・・・１５である。詳細には、１行目に基本ＡＤ変換器Ａ／Ｄ［００］〜Ａ／Ｄ［０３］が配置され、２行目に基本ＡＤ変換器Ａ／Ｄ［０４］〜Ａ／Ｄ［０７］が配置されるというように、各基本ＡＤ変換器Ａ／Ｄ［ｉ］はラスタ走査順で配置されている。
【００２４】
ＡＤ変換器１０Ｃは、基本ＡＤ変換器Ａ／Ｄ［００］から基本ＡＤ変換器Ａ／Ｄ［１５］まで順番にインタリーブ動作させ、再び、基本ＡＤ変換器Ａ／Ｄ［００］からインタリーブ動作させている。
【００２５】
詳細には、まず、１行目の基本ＡＤ変換器Ａ／Ｄ［００］〜Ａ／Ｄ［０３］が順次インタリーブ動作されると、次に２行目の基本ＡＤ変換器Ａ／Ｄ［０４］〜Ａ／Ｄ［０７］が順次インタリーブ動作されるというようにして、各基本ＡＤ変換器Ａ／Ｄ［ｉ］がインタリーブ動作される。そして、最後の基本ＡＤ変換器Ａ／Ｄ［１５］のインタリーブ動作が終了すると、再度、最初の基本ＡＤ変換器Ａ／Ｄ［００］にインタリーブ動作が戻されて、インタリーブ動作がサイクリックに繰り返される。
【００２６】
しかしながら、一般的に半導体製造過程においてウェハ面内では、図１３に示されるような、配線の密度やトランジスタの特性に傾斜状のばらつきが生じる（例えば、非特許文献２  Ｐａｇｅ．６４０参照）。以下、この傾斜状のばらつきを「特性ばらつき」と呼ぶ。図１３は、図１２に示すＡＤ変換器１０Ｃにおいて、ウエハ面内での特性ばらつきを示した図である。なお、図１３では特性ばらつきは色の濃淡で示されている。図１３の例では、左上の基本Ａ／Ｄ［００］から右下の基本Ａ／Ｄ［１５］に向かうにつれて、濃度が濃くなっており、特性ばらつきが大きくなっていることが示されている。
【００２７】
図１４は、図１２に示すＡＤ変換器１０Ｃの出力特性を示すグラフである。図１４において、縦軸は、各基本ＡＤ変換器Ａ／Ｄ［ｉ］の出力を合成することで得られるディジタル出力信号を示し、横軸はサンプリング対象となる基本ＡＤ変換器Ａ／Ｄ［ｉ］の番号を示している。また、図１４において、実線のグラフＧ１３０２は図１２に示すＡＤ変換器１０Ｃの出力特性を示し、点線のグラフＧ１３０１は後述される本開示の実施の形態１，２，３のＡＤ変換器の出力特性を示す。
【００２８】
図１３に示されるように、基本ＡＤ変換器Ａ／Ｄ［１５］と基本ＡＤ変換器Ａ／Ｄ［００］とは特性が大きく異なる。そのため、ＡＤ変換器１０Ｃの出力特性は、図１４の実線で示されるように、基本ＡＤ変換器Ａ／Ｄ［１５］のサンプリングタイミングと基本ＡＤ変換器Ａ／Ｄ「００」のサンプリングタイミングとのディジタル出力信号の差が大きくなり、不連続な特性となる。
【００２９】
一方、近年ではインタリーブ動作するＡＤ変換器の特性を補正する技術が著しく発達しており、一般的には基本ＡＤ変換器の特性誤差、サンプリングタイミング誤差をディジタル領域で補正する手段が提案されている（例えば、非特許文献３）。しかしながら、図１４に示されるような大きな不連続の特性を補正するためには、補正レンジを大きく取る必要があるなど、オーバヘッドが大きくなるという課題がある。
【００３０】
また、ＡＤ変換器の動作速度を上げるために基本ＡＤ変換器の数を増やすと、ディジタル出力信号を出力するディジタル出力配線の本数が増えるという課題がある。具体的に、インタリーブ動作させる基本ＡＤ変換器の個数をＭ、基本ＡＤ変換器の分解能をＢビットとすると、ＡＤ変換器のディジタル出力配線はＭ×Ｂ本となり、ディジタル出力配線による配線面積コストが増大するという課題がある。
【００３１】
上記の課題を解決するために、本開示の一態様によるＡＤ変換器は、
アレイ状に配置された複数の基本ＡＤ変換器と、
各基本ＡＤ変換器の動作周波数を超える周波数でのＡＤ変換動作を実現するために、前記複数の基本ＡＤ変換器をインタリーブ動作させる制御部と、
各基本ＡＤ変換器がＡＤ変換した出力信号を合成して出力する出力部とを備え、
前記インタリーブ動作の順番が前後関係にある基本ＡＤ変換器同士は、横方向或いは縦方向に隣接して配置されている。
【００３２】
この構成によれば、インタリーブ動作の順番が前後関係にある基本ＡＤ変換器同士は、横方向或いは縦方向に隣接して配置されているので、半導体製造過程においてウェハ面内に特性ばらつきが発生し、各々の基本ＡＤ変換器の特性が傾斜状にばらついたとしても、ＡＤ変換器の出力特性に不連続な特性が発生することを抑制できる。
【００３３】
また、上記ＡＤ変換器において、前記インタリーブ動作の順番が前後関係にある基本ＡＤ変換器同士は、横方向、縦方向、或いは斜め方向に隣接して配置されていてもよい。
【００３４】
この構成によれば、インタリーブ動作の順番が前後関係にある基本ＡＤ変換器同士は、横方向、縦方向、或いは斜め方向に隣接して配置されているので、ＡＤ変換器の出力特性に不連続な特性が発生することを抑制できる。
【００３５】
また、上記ＡＤ変換器において、
前記出力部は、前記インタリーブ動作の順番で縦続接続され、前記複数の基本ＡＤ変換器に対応する複数の一時記憶論理回路を備え、
前記複数の一時記憶論理回路は、対応する基本ＡＤ変換器の出力信号を一時記憶し、基準クロックにしたがって、前記一時記憶する出力信号を先頭側に隣接する一時記憶論理回路に順次に転送し、先頭の一時記憶論理回路から前記出力信号を前記インタリーブ動作の順番で順次に出力してもよい。
【００３６】
この構成によれば、出力部は、複数の基本ＡＤ変換器に対応する複数の一時記憶論理回路を備え、複数の一時記憶論理回路は、対応する基本ＡＤ変換器がインタリーブ動作される順番で縦続接続されている。そして、複数の一時記憶論理回路は、対応する基本ＡＤ変換器の出力信号を一時記憶し、先頭の一時記憶論理回路から出力信号をインタリーブ動作の順番で順次に出力する。そのため、出力信号を出力するための出力配線を基本ＡＤ変換器の個数に対応して設ける必要がなくなり、出力配線の本数を削減できる。
【００３７】
また、上記態ＡＤ変換器において、
前記制御部は、所定の基本順序を第１〜第Ｌ（Ｌは２以上の整数）順序単位に区切り、各順序単位において所定の順序で１つずつ基本ＡＤ変換器を選択することを、第１順序単位から第Ｌ順序単位に向けて順番に行ってもよい。
【００３８】
この構成によれば、基本ＡＤ変換器が基本順序とは異なる順序で選択される場合であっても、インタリーブ動作の順番が前後関係にある基本ＡＤ変換器同士は、横方向、縦方向、或いは斜め方向に隣接して配置されているので、ＡＤ変換器の出力特性に不連続な特性が発生することを抑制できる。
【００３９】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００４０】
（実施の形態１）
図１は、本開示の実施の形態１におけるＡＤ変換器１の構成の一例を示す図である。ＡＤ変換器１は、４行×４列でアレイ状に配置された複数の基本ＡＤ変換器Ａ／Ｄ［００］〜Ａ／Ｄ［１５］、制御部２０、及び出力部３０を備える。図１において、縦方向はＹ、横方向はＸで示されている。
【００４１】
図２は、図１に示す本開示の実施の形態１における基本ＡＤ変換器Ａ／Ｄ［ｉ］（ｉ＝００〜Ｍ−１）の動作例を示すタイミングチャートである。図１では基本ＡＤ変換器Ａ／Ｄ［ｉ］は１６個なので、図２において、Ｍ＝１６が採用される。
【００４２】
図２において、１段目はＡＤ変換器１を構成する複数の回路素子の動作を同期させるための基準クロックＣＬＫを示している。２段目以降のＣＫＡＤ［００］、ＣＫＡＤ［０１］、・・・、ＣＫＡＤ［Ｍ−１］は、基本ＡＤ変換器Ａ／Ｄ［００］、Ａ／Ｄ［０１］、・・・、Ａ／Ｄ［Ｍ−１］の動作クロックを示している。なお、図２において、基本ＡＤ変換器Ａ／Ｄ［０２］〜Ａ／Ｄ［Ｍ−２］の動作クロックＣＫＡＤ［０２］〜ＣＫＡＤ［Ｍ−２］は図示が省略されている。
【００４３】
基本ＡＤ変換器Ａ／Ｄ［ｉ］は、基本ＡＤ変換器Ａ／Ｄ［ｉ］の動作クロックＣＫＡＤ［ｉ］に従ってサンプリング動作行う。更に、基本ＡＤ変換器Ａ／Ｄ［ｉ］は、ＣＫＡＤ［ｉ］の立ち上がりでサンプリング動作を開始し、動作クロックＣＫＡＤ［ｉ］の立下りでサンプリング動作を終了する。
【００４４】
制御部２０は、基準クロックＣＬＫに基づいて、動作クロックＣＫＡＤ［ｉ］を生成し、基本ＡＤ変換器Ａ／Ｄ［ｉ］に供給し、基本ＡＤ変換器Ａ／Ｄ［００］からＡ／Ｄ［１５］を順番にインタリーブ動作させる。そして、制御部２０は、基本ＡＤ変換器Ａ／Ｄ［１５］までインターリーブ動作させると、再びＡ／Ｄ［００］からインタリーブ動作をさせる。これにより、ＡＤ変換器１は、基本ＡＤ変換器Ａ／Ｄ［ｉ］の動作周波数を超える周波数で動作する。
【００４５】
出力部３０は、動作クロックＣＫＡＤ［ｉ］と同期して、基本ＡＤ変換器Ａ／Ｄ［００］〜Ａ／Ｄ［１５］から出力される出力信号を合成してディジタル出力信号を生成し、外部に出力する。ここで、動作クロックＣＫＡＤ［ｉ］がハイレベルの期間において、基本ＡＤ変換器Ａ／Ｄ［ｉ］のみサンプリング動作を行う。基本ＡＤ変換器Ａ／Ｄ［ｉ］以外の基本ＡＤ変換器Ａ／Ｄはこの間にＡＤ変換動作を行う。出力部３０からは、基本ＡＤ変換器Ａ／Ｄ［００］〜Ａ／Ｄ［１５］の出力信号がディジタル出力信号として順次に出力される。
【００４６】
ＡＤ変換器１では、基本ＡＤ変換器Ａ／Ｄ［００］と基本ＡＤ変換器Ａ／Ｄ［０１］とに示されるように、インタリーブ動作の順番が前後関係にある基本ＡＤ変換器Ａ／Ｄ［ｉ］同志は、Ｙ方向あるいはＸ方向に隣接して配置されている。特筆すべきは、基本ＡＤ変換器Ａ／Ｄ［ｉ］は、点線の矢印で示されるようにインタリーブ動作させる順番で一筆書き状に配置されている。そのため、インタリーブ動作の順番が最後の基本ＡＤ変換器Ａ／Ｄ［１５］は、インタリーブ動作の順番が最初の基本ＡＤ変換器Ａ／Ｄ［００］に対しても隣接して配置されている。
【００４７】
図１の例では、１行目には基本ＡＤ変換器Ａ／Ｄ［００］、Ａ／Ｄ［０１］、Ａ／Ｄ［０２］、Ａ／Ｄ［０３］が左列から右列に向けて順番に配置され、２行目には基本ＡＤ変換器Ａ／Ｄ［１５］、Ａ／Ｄ［０６］、Ａ／Ｄ［０５］、Ａ／Ｄ［０４］が左列から右列に向けて順番に配置され、３行目には基本ＡＤ変換器Ａ／Ｄ［１４］、Ａ／Ｄ［０７］、Ａ／Ｄ［０８］、Ａ／Ｄ［０９］が左列から右列に向けて順番に配置され、４行目には基本ＡＤ変換器Ａ／Ｄ［１３］、Ａ／Ｄ［１２］、Ａ／Ｄ［１１］、Ａ／Ｄ［１０］が左列から右列に向けて順番に配置されている。
【００４８】
半導体製造過程におけるウェハ面内において特性ばらつきが発生した場合、図１４で説明したようにＡＤ変換器の出力特性は不連続な特性になる。すなわち、図１２のＡＤ変換器１０Ｃでは、基本ＡＤ変換器Ａ／Ｄ［１５］と基本ＡＤ変換器Ａ／Ｄ［００］とが隣接して配置されていないので、出力特性が不連続な特性となる。また、図１２のＡＤ変換器１０Ｃでは、基本ＡＤ変換器Ａ／Ｄ［０３］と基本ＡＤ変換器Ａ／Ｄ［０４］とは隣接して配置されておらず、基本ＡＤ変換器Ａ／Ｄ［０７］と基本ＡＤ変換器Ａ／Ｄ［０８］とは隣接して配置されておらず、基本ＡＤ変換器Ａ／Ｄ［１１］と基本ＡＤ変換器Ａ／Ｄ［１２］とは隣接して配置されていない。そのため、これらの基本ＡＤ変換器Ａ／Ｄ［ｉ］のサンプリングタイミングにおいても出力特性が不連続な特性になることが懸念される。
【００４９】
これに対して、ＡＤ変換器１では、図１に示されるように各基本ＡＤ変換器Ａ／Ｄ［ｉ］は、インタリーブ動作する順番で一筆書き状に配置されている。
【００５０】
これにより、半導体製造過程においてウェハ面内で特性ばらつきが発生したとしても、図１４のグラフＧ１３０１に示されるようにＡＤ変換器１の出力特性に不連続な特性が発生することを抑制できる。
【００５１】
（実施の形態１のまとめ）
ＡＤ変換器１は、Ｙ方向にＹ（Ｙは整数）個、Ｘ方向にＸ（Ｘは整数）個のアレイ状に配置され複数の基本ＡＤ変換器Ａ／Ｄ［ｉ］を備え、各基本ＡＤ変換器Ａ／Ｄ［ｉ］をインタリーブ動作させ、各基本ＡＤ変換器Ａ／Ｄ［ｉ］の出力信号を合成する。これにより、ＡＤ変換器１は、基本ＡＤ変換器Ａ／Ｄ［ｉ］の動作速度を超える周波数でのＡＤ変換動作を実現できる。そして、インタリーブ動作の順番が前後関係にある基本ＡＤ変換器Ａ／Ｄ［ｉ］同士は、Ｙ方向あるいはＸ方向に隣接して配置されている。これにより、半導体製造過程においてウェハ面内に特性ばらつきが発生し、各々の基本ＡＤ変換器Ａ／Ｄ［ｉ］の特性が傾斜状にばらついたとしても、基本ＡＤ変換器からの出力信号を合成して得られるディジタル出力信号の出力特性（ＡＤ変換器１の出力特性）に不連続な特性が発生することを抑制できる。
【００５２】
なお、図１では、Ｙ方向に４個、Ｘ方向に４個、合計１６個の基本ＡＤ変換器Ａ／Ｄ［ｉ］がアレイ状に配置されている。但し、これは一例である。基本ＡＤ変換器Ａ／Ｄ［ｉ］をインタリーブ動作する順番で一筆書き状で配置できるか否かの判定はハルミトン閉路問題と等価であり、ＮＰ完全問題である。しかしながら、経験的にアレイ状に配置した基本ＡＤ変換器Ａ／Ｄ［ｉ］の数が偶数であれば、図１に示されるように基本ＡＤ変換器Ａ／Ｄ［ｉ］を配置することで、全ての基本ＡＤ変換器を一筆書き状に配置することが可能である。したがって、図１に示されるようにＹ方向に４個、Ｘ方向に４個、合計１６個の基本ＡＤ変換器Ａ／Ｄ［ｉ］をアレイ状に配置することは一例であり、同様な配置を有した場合でも実施の形態１は適用可能である（例えば、後述の図３、図４）。
【００５３】
（実施の形態１の変形例）
図３は、実施の形態１の変形例のＡＤ変換器１Ａにおける、基本ＡＤ変換器Ａ／Ｄ［ｉ］の配置を示す図である。なお、図３において、制御部２０及び出力部３０は図示が省略されている。このことは、図４、図５、図６、図９においても同じである。
【００５４】
ＡＤ変換器１Ａは、４行×４列でアレイ状に配置された１６個の基本ＡＤ変換器Ａ／Ｄ［ｉ］で構成されている点はＡＤ変換器１と同じである。
【００５５】
そして、ＡＤ変換器１Ａは、１行目に基本ＡＤ変換器Ａ／Ｄ［０１］、Ａ／Ｄ［００］、Ａ／Ｄ［１５］、Ａ／Ｄ［１４］が左列から右列に向けて順番に配置され、２行目に基本ＡＤ変換器Ａ／Ｄ［０２］、Ａ／Ｄ［０３］、Ａ／Ｄ［１２］、Ａ／Ｄ［１３］が左列から右列に向けて順番に配置され、３行目に基本ＡＤ変換器Ａ／Ｄ［０５］、Ａ／Ｄ［０４］、Ａ／Ｄ［１１］、Ａ／Ｄ［１０］が左列から右列に向けて順番に配置され、４行目に基本ＡＤ変換器Ａ／Ｄ［０６］、Ａ／Ｄ［０７］、Ａ／Ｄ［０８］、Ａ／Ｄ［０９］が左列から右列に向けて順番に配置されている。
【００５６】
そして、基本ＡＤ変換器Ａ／Ｄ［００］〜Ａ／Ｄ［１５］は、点線の矢印で示されるようにこの順番でインタリーブ動作されている。したがって、ＡＤ変換器１Ａでは、インタリーブ動作する順番が前後関係にある基本ＡＤ変換器Ａ／Ｄ［ｉ］同士は、ＡＤ変換器１と同様、Ｙ方向あるいはＸ方向に隣接するように配置されていることが分かる。
【００５７】
図４は、実施の形態１の別の変形例のＡＤ変換器１Ｂにおける、基本ＡＤ変換器Ａ／Ｄ［ｉ］の配置を示す図である。ＡＤ変換器１Ｂは、３行×４列でアレイ状に配置された１２個の基本ＡＤ変換器Ａ／Ｄ［ｉ］で構成されている。
【００５８】
そして、ＡＤ変換器１Ｂは、１行目に基本ＡＤ変換器Ａ／Ｄ［０１］、Ａ／Ｄ［００］、Ａ／Ｄ［１１］、Ａ／Ｄ［１０］が左列から右列に向けて順番に配置され、２行目に基本ＡＤ変換器Ａ／Ｄ［０２］、Ａ／Ｄ［０５］、Ａ／Ｄ［０６］、Ａ／Ｄ［０９］が左列から右列に向けて順番に配置され、３行目に基本ＡＤ変換器Ａ／Ｄ［０３］、Ａ／Ｄ［０４］、Ａ／Ｄ［０７］、Ａ／Ｄ［０８］が左列から右列に向けて順番に配置されている。
【００５９】
そして、基本ＡＤ変換器Ａ／Ｄ［００］〜Ａ／Ｄ［１１］は、点線の矢印で示されるように、この順番でインタリーブ動作される。したがって、ＡＤ変換器１Ｂでは、インタリーブ動作する順番が前後関係にある基本ＡＤ変換器Ａ／Ｄ［ｉ］同士は、ＡＤ変換器１と同様、Ｙ方向あるいはＸ方向に隣接して配置されていることが分かる。
【００６０】
なお、各基本ＡＤ変換器Ａ／Ｄ［ｉ］に入力されるアナログ入力信号の配線経路の差異および各基本ＡＤ変換器Ａ／Ｄ［ｉ］に入力されるサンプリングタイミングを決めるためのクロック信号の配線経路の差異を削減する手法として、Ｈ型トーナメント配線が知られている。そこで、本実施の形態のＡＤ変換器１、１Ａ、１ＢにおいてもＨ型トーナメント配線が採用されることが好ましい（図示せず）。
【００６１】
（実施の形態２）
図５は、本発明の実施の形態２のＡＤ変換器２において、基本ＡＤ変換器Ａ／Ｄ［ｉ］の配置を示す図である。なお、実施の形態２において、実施の形態１と同一の構成要素は、同一の符号が付され、説明が省略される。
【００６２】
ＡＤ変換器２は、３行×３列でアレイ状に配置された９個の基本ＡＤ変換器Ａ／Ｄ［ｉ］（ｉ＝００〜Ｍ−１）で構成されている。
【００６３】
また、各基本ＡＤ変換器Ａ／Ｄ［ｉ］のタイミングチャートは図２と同じである。図５では基本ＡＤ変換器Ａ／Ｄ［ｉ］は９個なので、図２において、Ｍ＝９が採用される。
【００６４】
よって、基本ＡＤ変換器Ａ／Ｄ［ｉ］は実施の形態１と同様、動作クロックＣＫＡＤ［ｉ］（ｉ＝００〜Ｍ−１、Ｍ＝９）に従ってサンプリング動作を行う。
【００６５】
ＡＤ変換器２では、基本ＡＤ変換器Ａ／Ｄ［００］と基本ＡＤ変換器Ａ／Ｄ［０１］とに示されるように、インタリーブ動作する順番が前後関係にある基本ＡＤ変換器Ａ／Ｄ［ｉ］同志は、Ｙ方向、Ｘ方向、或いは斜め方向に隣接して配置されている。特筆すべきは、基本ＡＤ変換器Ａ／Ｄ［ｉ］は、点線の矢印で示されるようにインタリーブ動作させる順番で一筆書き状に配置されている。そのため、インタリーブ動作の順番が最後の基本ＡＤ変換器Ａ／Ｄ［０８］はインタリーブ動作の順番が最初の基本ＡＤ変換器Ａ／Ｄ［００］に対しても隣接して配置されている。
【００６６】
図５の例では、１行目には基本ＡＤ変換器Ａ／Ｄ［００］、Ａ／Ｄ［０１］、Ａ／Ｄ［０２］が左列から右列に向けて順番に配置され、２行目には基本ＡＤ変換器Ａ／Ｄ［０８］、Ａ／Ｄ［０６］、Ａ／Ｄ［０３］が左列から右列に向けて順番に配置され、３行目には基本ＡＤ変換器Ａ／Ｄ［０７］、Ａ／Ｄ［０５］、Ａ／Ｄ［０４］が左列から右列に向けて順番に配置されている。
【００６７】
ＡＤ変換器２において、実施の形態１との相違点は、基本ＡＤ変換器Ａ／Ｄ［０６］と基本ＡＤ変換器Ａ／Ｄ［０７］とに示されるように、インタリーブ動作の順番が前後関係にある基本ＡＤ変換器Ａ／Ｄ［ｉ］として、斜め方向に隣接して配置されている基本ＡＤ変換器［ｉ］が含まれている点にある。
【００６８】
（実施の形態２のまとめ）
このように、ＡＤ変換器２では、各基本ＡＤ変換器Ａ／Ｄ［ｉ］はインタリーブ動作する順番で一筆書き状に配置されている。そのため、半導体製造過程においてウェハ面内で特性ばらつきが発生したとしても、図１４のグラフＧ１３０１に示されるようにＡＤ変換器１の出力特性に不連続な特性が発生することを抑制できる。
【００６９】
なお、図５では、Ｙ方向に３個、Ｘ方向に３個、合計９個の基本ＡＤ変換器Ａ／Ｄ［ｉ］がアレイ状に配置されている。但し、これは一例である。基本ＡＤ変換器Ａ／Ｄ［ｉ］をインタリーブ動作する順番通り一筆書き状で配置できるか否かの判定はハルミトン閉路問題と等価であり、ＮＰ完全問題である。しかしながら、経験的にアレイ状に配置した基本ＡＤ変換器Ａ／Ｄ［ｉ］の個数が奇数であれば、図５に示されるように基本ＡＤ変換器を配置することで全ての基本ＡＤ変換器Ａ／Ｄ［ｉ］を一筆書き状に配置することが可能である。したがって、図１に示されるようにＹ方向に３個、Ｘ方向に３個、合計９個の基本ＡＤ変換器Ａ／Ｄ［ｉ］をアレイ状に配置することは一例であり、同様な配置を有した場合でも本開示の実施の形態２は適用可能である。
【００７０】
また、実施の形態２においても、実施の形態１と同様、アナログ入力信号の配線経路の差異およびサンプリングタイミングを決めるためのクロック信号の配線経路の路差を削減するために、Ｈ型トーナメント配線が採用されてもよい。
【００７１】
（実施の形態３）
実施の形態３は、図１に示す出力部３０を縦続接続された複数の一時記憶論理回路で構成したことを特徴とする。図６は、本開示の実施の形態３のＡＤ変換器３において、基本ＡＤ変換器Ａ／Ｄ［ｉ］の配置および桁送り機能を有する一時記憶論理回路ＳＲ［ｉ］の構成を示す図である。
【００７２】
なお、実施の形態３において、実施の形態１、２と同一の構成要素は、同一の符号が付され、説明が省略される。ＡＤ変換器３は、４行×４列でアレイ状に配置された１６個のＡ／Ｄ［ｉ］（ｉ＝００〜Ｍ−１）で構成されている。
【００７３】
また、各基本ＡＤ変換器Ａ／Ｄ［ｉ］の動作のタイミングチャートは図２と同じである。図６では基本ＡＤ変換器Ａ／Ｄ［ｉ］の個数は１６個なので、図２においてＭ＝１６が採用される。
【００７４】
よって、基本ＡＤ変換器Ａ／Ｄ［ｉ］は、実施の形態１と同様、動作クロックＣＫＡＤ［ｉ］（ｉ＝００〜Ｍ−１、Ｍ＝１６）に従って、サンプリング動作を行う。
【００７５】
一時記憶論理回路ＳＲ［ｉ］（ｉ＝００〜Ｍ−１）は、基本ＡＤ変換器Ａ／Ｄ［ｉ］に対応してＭ個設けられている。図６の例では、基本ＡＤ変換器Ａ／Ｄ［ｉ］の個数が１６個なので、１６個の一時記憶論理回路ＳＲ［ｉ］が設けられている。一時記憶論理回路ＳＲ［ｉ］は、例えばＳＲフリップフロップ等のフリップフロップで構成され、桁送り機能を有する。ここで、桁送り機能とは、一時記憶論理回路ＳＲ［ｉ］が一時的に記憶する出力信号Ｄ［ｉ］を先頭側に隣接する一時記憶論理回路ＳＲ［ｉ−１］に転送する機能を指す。以下、一時記憶論理回路ＳＲ［００］〜ＳＲ［Ｍ−１］により構成される回路を桁送り回路と記述する。また、先頭側とは、縦続接続された一時記憶論理回路ＳＲ［ｉ］の下流側を示す。また、最下流に配置された一時記憶論理回路ＳＲ［００］は、先頭の一時記憶論理回路ＳＲ［ｉ］に該当する。
【００７６】
図７は、本開示の実施の形態３のＡＤ変換器３が備える桁送り回路５０の構成の一例を示す図である。桁送り回路５０は、縦続接続されたＭ個の一時記憶論理回路ＳＲ［００］〜ＳＲ［Ｍ−１］を備えたシフトレジスタで構成されている。
【００７７】
具体的には、一時記憶論理回路ＳＲ［ｉ］は先頭側に隣接する一時記憶論理回路ＳＲ［ｉ−１］（ｉ＝Ｍ−１〜０１）とシリアル接続されている。一時記憶論理回路ＳＲ［００］はＡＤ変換器３の出力端子５１と接続されている。これにより、一時記憶論理回路ＳＲ［００］から、出力信号Ｄ［ｉ］がＡＤ変換器３のディジタル出力信号として順次に出力される。
【００７８】
各一時記憶論理回路ＳＲ［ｉ］（ｉ＝００〜Ｍ−１、Ｍ＝１６）は基本ＡＤ変換器Ａ／Ｄ［ｉ］から出力信号Ｄ［ｉ］（ｉ＝００〜Ｍ−１、Ｍ＝１６）を出力する出力端子と接続されている。また、各一時記憶論理回路ＳＲ［ｉ］は読み込み信号（以下、「ＲＥＡＤ信号」と呼ぶ。）を入力する読取信号線と接続され、且つ、桁送り信号である基準クロックＣＬＫを入力する基準クロック線と接続されている。
【００７９】
図８は、図７に示す桁送り回路５０の動作の一例を示すタイミングチャートである。図８において、１段目は基準クロックＣＬＫを示し、２段目〜４段目は動作クロックＣＫＡＤ［００］、ＣＫＡＤ［０１］、ＣＫＡＤ［Ｍ−１］を示し、５段目〜７段目は出力信号Ｄ［００］、Ｄ［０１］、Ｄ［Ｍ−１］を示し、８段目はＲＥＡＤ信号を示し、９段目はディジタル出力信号（ＤＡＴＡ）を示している。なお、図８において、動作クロックＣＫＡＤ［０２］〜ＣＫＡＤ［Ｍ−２］は図示が省略され、それに伴い、出力信号Ｄ［０２］〜Ｄ［Ｍ−２］も図示が省略されている。なお、ＲＥＡＤ信号は制御部２０から出力される。
【００８０】
期間Ｔ［００］では、ＣＫＡＤ［００］が立ち上がると、基本ＡＤ変換器Ａ／Ｄ［００］は入力アナログ信号のサンプリングを開始し、サンプリングした入力アナログ信号をＡＤ変換し、出力信号Ｄ［００］を得る。ここでは、出力信号Ｄ［００］の値は［００］で表されている。
【００８１】
期間Ｔ［０１］、・・・、Ｔ［Ｍ−１］では、期間Ｔ［００］と同様に、ＣＫＡＤ［０１］、・・・、ＣＫＡＤ［Ｍ−１］の立ち上がりに同期して、アナログ入力信号が順次にＡＤ変換され、出力信号Ｄ［０１］、・・・、Ｄ［Ｍ−１］が順次に得られる。ここでは、出力信号Ｄ［０１］、・・・、Ｄ［Ｍ−１］は、［０１］、・・・、［Ｍ−１］で表されている。
【００８２】
基本ＡＤ変換器Ａ／Ｄ［Ｍ−１］のＡＤ変換が終了したタイミングＴｘにおいて、ＲＥＡＤ信号が立ち上げられる。ＲＥＡＤ信号が立ち上がると、Ｍ個の一時記憶論理回路ＳＲ［ｉ］は、一斉に基本ＡＤ変換器Ａ／Ｄ［ｉ］の出力信号Ｄ［ｉ］を一時記憶する。
【００８３】
以降、基準クロックＣＬＫに従って一時記憶論理回路ＳＲ［ｉ］に記憶された出力信号Ｄ［ｉ］は一時記憶論理回路ＳＲ［ｉ−１］（ｉ＝Ｍ−１〜０１、Ｍ＝１６）に順次に転送される。これにより、タイミングＴｘ以降では、基準クロックＣＬＫに従って、一時記憶回路ＳＲ［００］から出力信号Ｄ［００］、Ｄ［０１］、・・・、Ｄ［Ｍ−１］が順次に出力される。
【００８４】
なお、各一時記憶論理回路ＳＲ［ｉ］は、基本ＡＤ変換器Ａ／Ｄ［ｉ］の分解能分をＢビットとすると少なくともＢビットの記憶容量を持つ。
【００８５】
（実施の形態３のまとめ）
桁送り回路５０を備えないＡＤ変換器では、基本ＡＤ変換器の分解能をＢビット、基本ＡＤ変換器の個数をＭとすると、ディジタル出力配線の総数はＢ×Ｍ本必要となるので、ディジタル出力配線だけでも大きな配線面積コストを必要としていた。これに対し、ＡＤ変換器３では、基本ＡＤ変換器Ａ／Ｄ［ｉ］の個数に拘わらず、ディジタル出力配線の総数はＢ本となる。よって、桁送り回路５０を備えていないＡＤ変換器と比較して、ディジタル出力配線の本数を１／Ｍに削減できる。その結果、ディジタル出力配線による配線面積コストを大幅に削減することが可能となる。
【００８６】
なお、図６では、Ｙ方向に４個、Ｘ方向に４個、合計１６個の基本ＡＤ変換器Ａ／Ｄ［ｉ］がアレイ状に配置している。但し、これは一例であり、実施の形態１と同様の変形例が採用されてもよい。
【００８７】
また、桁送り回路５０の構成として図７に示す回路が採用されたが、これに限定されず、同じ機能が実現できるのであればどのような回路が採用されてもよい。また、ＡＤ変換器３では、図８に示すタイミングチャートが採用されたが、同じ機能が実現できるのであれば他のタイミングチャートが採用されてもよい。
【００８８】
（実施の形態４）
実施の形態４のＡＤ変換器４は、基本ＡＤ変換器Ａ／Ｄ［ｉ］を基本順序とは異なる順序で基本ＡＤ変換器［ｉ］を選択することを特徴とする。図９は、本開示の実施の形態４のＡＤ変換器４における基本ＡＤ変換器Ａ／Ｄ［ｉ］の配置を示す図である。
【００８９】
基本順序とは、基本ＡＤ変換器Ａ／Ｄ［ｉ］がＡ／Ｄ［００］、Ａ／Ｄ［０１］、・・・、Ａ／Ｄ［１５］の順序で選択される順序である。
【００９０】
実施の形態４では、制御部２０は、この基本順序を第１〜第Ｌ（Ｌは２以上の整数）順序単位に区切り、各順序単位において所定の順序で１つずつ基本ＡＤ変換器Ａ／Ｄ［ｉ］を選択することを、第１順序単位から第Ｎ順序単位に向けて順番に行う。
【００９１】
図４の例では、制御部２０は、［００］〜［１５］からなる基本順序を４個ずつ分けて第１〜第４順序単位に区切る。これにより、第１順序単位は［００］〜［０３］、第２順序単位は［０４］〜［０７］、第３順序単位は［０８］〜［１１］、第４順序単位は［１２］〜［１５］の順序が含まれる。
【００９２】
第１ステップでは、制御部２０は、まず、第１順序単位において順序が１番目の基本ＡＤ変換器Ａ／Ｄ［００］を選択し、次に、第２順序単位において順序が１番目の基本ＡＤ変換器Ａ／Ｄ［０４］を選択するというようにして、各順序単位において順序が１番目の基本ＡＤ変換器Ａ／Ｄ［ｉ］を順次に選択する。
【００９３】
第２ステップでは、制御部２０は、まず、第１順序単位において順序が４番目の基本ＡＤ変換器Ａ／Ｄ［０３］を選択し、次に、第２順序単位において順序が４番目の基本ＡＤ変換器Ａ／Ｄ［０７］を選択するというようにして、各順序単位において順序が４番目の基本ＡＤ変換器Ａ／Ｄ［ｉ］を順次に選択する。
【００９４】
第３ステップでは、制御部２０は、まず、第１順序単位において順序が３番目の基本ＡＤ変換器Ａ／Ｄ［０２］を選択し、次に、第２順序単位において順序が３番目の基本ＡＤ変換器Ａ／Ｄ［０６］を選択するというようにして、各順序単位において順序が３番目の基本ＡＤ変換器Ａ／Ｄ［ｉ］を順次に選択する。
【００９５】
第４ステップでは、制御部２０は、まず、第１順序単位において順序が２番目の基本ＡＤ変換器Ａ／Ｄ［０１］を選択し、次に、第２順序単位において順序が２番目の基本ＡＤ変換器Ａ／Ｄ［０５］を選択するというようにして、各順序単位において順序が２番目の基本ＡＤ変換器Ａ／Ｄ［ｉ］を順次に選択する。第４ステップが終了すると、第１ステップに戻され、基本ＡＤ変換器Ａ／Ｄ［ｉ］が上記の順序で順次に選択される。
【００９６】
ＡＤ変換器４は、上記の順序で基本ＡＤ変換器Ａ／Ｄ［ｉ］が選択される場合においても、時分割動作する順番が前後関係にある基本ＡＤ変換器Ａ／Ｄ［ｉ］同志は、Ｙ方向、Ｘ方向、或いは斜め方向に隣接して配置されている。
【００９７】
具体的には、１行目には基本ＡＤ変換器Ａ／Ｄ［００］、Ａ／Ｄ［１３］、Ａ／Ｄ［０９］、Ａ／Ｄ［０５］が配置され、２行目には基本ＡＤ変換器Ａ／Ｄ［０４］、Ａ／Ｄ［１０］、Ａ／Ｄ［１４］、Ａ／Ｄ［０１］が配置され、３行目には基本ＡＤ変換器Ａ／Ｄ［０８］、Ａ／Ｄ［０６］、Ａ／Ｄ［０２］、Ａ／Ｄ［１５］が配置され、４行目には基本ＡＤ変換器Ａ／Ｄ［１２］、Ａ／Ｄ［０３］、Ａ／Ｄ［０７］、Ａ／Ｄ［１１］が配置されている。
【００９８】
これにより、半導体製造過程においてウェハ面内で特性ばらつきが発生したとしても、図１４のグラフＧ１３０１に示されるようにＡＤ変換器１の出力特性に不連続な特性が発生することを抑制できる。
【００９９】
なお、上記説明では、各順序単位において、基本順序が１番目、４番目、３番目、２番目の順序で基本ＡＤ変換器Ａ／Ｄ［ｉ］は選択されていたが、これは一例であり、他の順序で基本ＡＤ変換器Ａ／Ｄ［ｉ］は選択されてもよい。この場合、この選択順序に合わせて、インタリーブ動作の順番が前後関係にある基本ＡＤ変換器Ａ／Ｄ［ｉ］同士は縦方向、横方向、或いは斜め方向に隣接して配置されればよい。
【産業上の利用可能性】
【０１００】
本開示にかかるＡＤ変換器は、半導体製造過程におけるウェハ面内において特性ばらつきが発生してもＡＤ変換器の出力特性が不連続な特性になることを抑制できるので、高速動作するＡＤ変換器の実現に有用である。また、基本ＡＤ変換器の個数を増やしたとしてもディジタル出力配線の本数の増加することが抑制されるので、半導体内に占めるＡＤ変換器の面積増加を抑制でき、半導体装置の小型化にも有用である。
【符号の説明】
【０１０１】
Ａ／Ｄ［ｉ］  基本ＡＤ変換器
ＣＬＫ  基準クロック
１、１Ａ、１Ｂ、２、３、４  ＡＤ変換器
２０  制御部
３０  出力部
５０  桁送り回路
５１  出力端子
【図１】
2016208393.tif 000003
【図２】
2016208393.tif 000004
【図３】
2016208393.tif 000005
【図４】
2016208393.tif 000006
【図５】
2016208393.tif 000007
【図６】
2016208393.tif 000008
【図７】
2016208393.tif 000009
【図８】
2016208393.tif 000010
【図９】
2016208393.tif 000011
【図１０】
2016208393.tif 000012
【図１１】
2016208393.tif 000013
【図１２】
2016208393.tif 000014
【図１４】
2016208393.tif 000015
【図１３】
2016208393.tif 000016