(57)【要約】【課題】画素回路が出力するアナログ信号に対して発生するクロストークを低減することができる放射線撮像装置を提供することを課題とする。【解決手段】放射線撮像装置は、放射線を電気信号に変換する複数の画素回路を含むセンサと、補正値を用いて前記複数の画素回路の出力信号を補正する補正回路と、前記補正回路により補正された信号をアナログからデジタルに変換するアナログ／デジタル変換器と、前記アナログ／デジタル変換器の出力信号を基に補正値を生成する補正値生成部と、前記補正値生成部により生成された補正値をデジタルからアナログに変換し、アナログの補正値を前記補正回路に出力するデジタル／アナログ変換器とを有し、前記補正値生成部は、前記補正値を生成し、その後に、前記補正回路は、前記複数の画素回路の出力信号を入力し、その後に、前記補正値生成部は、前記生成した補正値を前記デジタル／アナログ変換器に出力する。【選択図】図１４
2016163224.tif 000002
【特許請求の範囲】
【請求項１】
放射線を電気信号に変換する複数の画素回路を含むセンサと、
補正値を用いて前記複数の画素回路の出力信号を補正する補正回路と、
前記補正回路により補正された信号をアナログからデジタルに変換するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器の出力信号を基に補正値を生成する補正値生成部と、
前記補正値生成部により生成された補正値をデジタルからアナログに変換し、アナログの補正値を前記補正回路に出力するデジタル／アナログ変換器とを有し、
前記補正値生成部は、前記補正値を生成し、
その後に、前記補正回路は、前記複数の画素回路の出力信号を入力し、
その後に、前記補正値生成部は、前記生成した補正値を前記デジタル／アナログ変換器に出力することを特徴とする放射線撮像装置。
【請求項２】
第１のモードでは、
前記補正値生成部は、前記補正値を生成し、
その後に、前記補正回路は、前記複数の画素回路の出力信号を入力し、
その後に、前記補正値生成部は、前記生成した補正値を前記デジタル／アナログ変換器に出力し、
第２のモードでは、
前記補正値生成部は、前記補正値を生成し、
その後に、前記補正値生成部は、前記生成した補正値を前記デジタル／アナログ変換器に出力し、
その後に、前記補正回路は、前記複数の画素回路の出力信号を入力することを特徴とする請求項１記載の放射線撮像装置。
【請求項３】
前記補正値生成部が前記補正値を前記デジタル／アナログ変換器に出力する期間が、前記補正値生成部が前記補正値を生成する期間と、前記補正回路が前記複数の画素回路の出力信号を入力する期間の間に収まらない場合には、前記第１のモードになり、
前記補正値生成部が前記補正値を前記デジタル／アナログ変換器に出力する期間が、前記補正値生成部が前記補正値を生成する期間と、前記補正回路が前記複数の画素回路の出力信号を入力する期間の間に収まる場合には、前記第２のモードになることを特徴とする請求項２記載の放射線撮像装置。
【請求項４】
前記センサは、行列状に配列され、放射線を電気信号に変換する複数の画素回路を有し、
前記補正値生成部は、前記補正値を生成し、
その後に、前記補正回路が１行分の前記画素回路の出力信号を入力し、
その後に、前記補正値生成部は、前記生成した補正値を前記デジタル／アナログ変換器に出力し、
前記補正値生成部は、前記補正回路が前記１行分の画素回路の出力信号を入力する期間の後かつ次の１行分の前記画素回路の出力信号を入力する期間の前に、前記生成した補正値を前記デジタル／アナログ変換器に出力することを特徴とする請求項１〜３のいずれか１項に記載の放射線撮像装置。
【請求項５】
前記センサは、タイリングされた複数の半導体基板を有し、
前記複数の半導体基板の各々は、行列状に配列され、放射線を電気信号に変換する複数の画素回路を有し、
前記補正値生成部は、前記補正値を生成し、
その後に、前記補正回路が１行分の前記画素回路の出力信号を入力し、
その後に、前記補正値生成部は、前記生成した補正値を前記デジタル／アナログ変換器に出力することを特徴とする請求項１〜４のいずれか１項に記載の放射線撮像装置。
【請求項６】
前記補正回路は、前記半導体基板単位で前記画素回路の出力信号を補正し、
前記アナログ／デジタル変換器は、前記半導体基板単位で前記補正された信号をアナログからデジタルに変換し、
前記補正値生成部は、前記半導体基板単位で前記補正値を生成し、
前記デジタル／アナログ変換器は、前記半導体基板単位で前記補正値をデジタルからアナログに変換することを特徴とする請求項５記載の放射線撮像装置。
【請求項７】
前記補正値生成部は、前記補正回路が前記複数の画素回路の出力信号として基準信号を入力して前記補正値として基準値を入力した時に、前記アナログ／デジタル変換器が出力する信号を基に補正値を生成することを特徴とする請求項１〜６のいずれか１項に記載の放射線撮像装置。
【請求項８】
さらに、前記画素回路の出力信号及び基準信号のいずれかを選択して前記補正回路に出力するマルチプレクサを有し、
前記補正値生成部は、前記補正回路が前記複数の画素回路の出力信号として前記基準信号を入力して前記補正値として基準値を入力した時に前記アナログ／デジタル変換器が出力する信号、及び前記補正回路が前記複数の画素回路の出力信号として前記基準信号を入力して前記補正値として前回の補正値を入力した時に前記アナログ／デジタル変換器が出力する信号を基に今回の補正値を生成することを特徴とする請求項１〜７のいずれか１項に記載の放射線撮像装置。
【請求項９】
請求項１〜８のいずれか１項に記載の放射線撮像装置と、
放射線を曝射する放射線源と
を有する放射線撮像システム。
【請求項１０】
放射線を電気信号に変換する複数の画素回路を含むセンサと、
補正値を用いて前記複数の画素回路の出力信号を補正する補正回路と、
前記補正回路により補正された信号をアナログからデジタルに変換するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器の出力信号を基に補正値を生成する補正値生成部と、
前記補正値生成部により生成された補正値をデジタルからアナログに変換し、アナログの補正値を前記補正回路に出力するデジタル／アナログ変換器とを有する放射線撮像装置の駆動方法であって、
前記補正値生成部が前記補正値を生成するステップと、
その後に、前記補正回路が前記複数の画素回路の出力信号を入力するステップと、
その後に、前記補正値生成部が前記生成した補正値を前記デジタル／アナログ変換器に出力するステップと
を有することを特徴とする放射線撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、放射線撮像装置、放射線撮像システム及び放射線撮像装置の駆動方法に関する。
【背景技術】
【０００２】
近年、デジタルＸ線撮像装置の分野では、イメージインテンシファイアに代わり、解像度の向上や体積の小型化、画像の歪みを抑えることを目的に、光電変換素子を用いた等倍光学系の大面積フラットパネル式の放射線撮像装置が普及している。放射線撮像装置に用いられる等倍光学系のフラットパネルセンサの一つとして、シリコン半導体ウエハ上にＣＭＯＳ半導体製造プロセスにより生成された光電変換素子を二次元につなぎ合わせて構成した大面積フラットパネルセンサがある。
【０００３】
シリコン半導体ウエハサイズ以上の大面積フラットパネルセンサの撮像領域を実現するために、大面積フラットパネルセンサの製造方法が特許文献１に開示されている。特許文献１では、シリコン半導体ウエハから光電変換素子を短冊状に切り出した矩形撮像素子である矩形半導体基板を複数枚タイリングして大面積フラットパネルセンサを実現する。
【０００４】
光電変換素子を短冊状に切り出した矩形半導体基板の回路構成は、特許文献２に開示されている。短冊状に切り出した矩形半導体基板上には、二次元状に整列した光電変換素子と共に、読み出し制御回路として垂直シフトレジスタと水平シフトレジスタが構成されている。水平シフトレジスタの近傍には、外部端子（電極パット）が設けられている。外部端子から入力される制御信号及びクロック信号により、矩形半導体基板上の垂直シフトレジスタと水平シフトレジスタが制御され、クロック信号に同期して各シフトレジスタから順次信号が出力される。
【０００５】
矩形半導体基板、差動増幅器及びＡ／Ｄ変換器などは、一般的にショットノイズ、熱ノイズ及び１／ｆ（フリッカ）ノイズを発生することが知られている。特に、ＭＯＳプロセスで製造される半導体は、低周波数領域において、１／ｆノイズが支配的である。矩形半導体基板を複数枚タイリングした構成の放射線撮像装置の場合、複数のＡ／Ｄ変換器でＡ／Ｄ変換されたブロック毎のデジタル画像データ上に、１／ｆノイズが重畳されてしまうため、ブロック状のアーチファクトが発生してしまう。
【０００６】
例えば、ＦＰＮ（固定パターンノイズ）補正を施した放射線を曝射していない時のダーク画像では、１／ｆノイズが発生しなければ、図６（ａ）のようなフラット画像が得られる。これに対し、矩形半導体基板、差動増幅器及びＡ／Ｄ変換器のそれぞれに低周波の１／ｆノイズが発生すると、図６（ｂ）のような、Ａ／Ｄ変換器単位でブロック状のアーチファクトの画像が見られるようになる。上記アーチファクトを低減させるため、所定画素数毎に所定数サンプリングされた現データと、所定画素数毎に所定数サンプリングされた少なくとも１つ以上の前データを用いてオフセット補正値を計算し、補正する方法が特許文献３に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２６３０２号公報
【特許文献２】特開２００２−３４４８０９号公報
【特許文献３】特開２０１４−３０１４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上記の方法を用いて補正精度を高めるためには、Ａ／Ｄ変換器の出力データの読み取り回数を増やす必要があるため、補正値出力までに要する期間が長くなる。そのため、計算された補正値がＤ／Ａ変換器へ出力される期間と、画像信号を読み出す期間が重なる。それに伴い、Ｄ／Ａ変換器への補正値を送信するシリアル信号が画像信号用の差動増幅器やマルチプレクサの入出力信号であるアナログ信号に対してクロストークを発生し、その結果、画像にアーチファクトを発生させる。
【０００９】
本発明の目的は、画素回路が出力するアナログ信号に対して発生するクロストークを低減することができる放射線撮像装置、放射線撮像システム及び放射線撮像装置の駆動方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の放射線撮像装置は、放射線を電気信号に変換する複数の画素回路を含むセンサと、補正値を用いて前記複数の画素回路の出力信号を補正する補正回路と、前記補正回路により補正された信号をアナログからデジタルに変換するアナログ／デジタル変換器と、前記アナログ／デジタル変換器の出力信号を基に補正値を生成する補正値生成部と、前記補正値生成部により生成された補正値をデジタルからアナログに変換し、アナログの補正値を前記補正回路に出力するデジタル／アナログ変換器とを有し、前記補正値生成部は、前記補正値を生成し、その後に、前記補正回路は、前記複数の画素回路の出力信号を入力し、その後に、前記補正値生成部は、前記生成した補正値を前記デジタル／アナログ変換器に出力することを特徴とする。
【発明の効果】
【００１１】
デジタル／アナログ変換器に補正値を出力するタイミングを制御することにより、画素回路が出力するアナログ信号に対するクロストークを低減し、画像アーチファクトを低減することができる。
【図面の簡単な説明】
【００１２】
【図１】放射線撮像システムの構成例を示す図である。
【図２】矩形半導体基板に二次元に構成される画素回路を示す図である。
【図３】動画撮影時の駆動制御の一例を示すタイミングチャートである。
【図４】矩形半導体基板の一例を示す図である。
【図５】矩形半導体基板の制御信号を示すタイミングチャートである。
【図６】１／ｆノイズが発生しない場合と発生した場合の画像を示す図である。
【図７】第１の実施形態による放射線撮像装置を示す図である。
【図８】放射線撮像装置の制御のフローチャートである。
【図９】矩形半導体基板の制御信号を示すタイミングチャートである。
【図１０】矩形半導体基板の制御信号を示すタイミングチャートである。
【図１１】画像の各行のオフセット値を示す図である。
【図１２】補正値取得とＤ／Ａ変換器への出力を示すタイミングチャートである。
【図１３】列方向に線状のアーチファクトを示す図である。
【図１４】補正値取得とＤ／Ａ変換器への出力を示すタイミングチャートである。
【図１５】第２の実施形態による放射線撮像装置の制御のフローチャートである。
【図１６】補正値取得とＤ／Ａ変換器への出力を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態による放射線撮像システムの構成例を示す図である。放射線撮像システムは、大面積フラットパネル式の放射線撮像システムであり、放射線撮像装置１００、システム制御装置１０１、画像表示装置１０２、放射線発生装置１０３及び放射線源１０４を有する。撮影時には、システム制御装置１０１は、放射線撮像装置１００及び放射線発生装置１０３を同期制御する。放射線源１０４は、被写体を介して放射線撮像装置１００に放射線を曝射する。放射線撮像装置１００は、シンチレータにより放射線を可視光に変換し、光電変換し、光量に応じた信号をアナログからデジタルに変換する。そして、放射線撮像装置１００は、そのデジタルの信号を、放射線曝射に対応したフレーム画像データとしてシステム制御装置１０１に出力する。システム制御装置１０１は、画像データに対して画像処理を行い、画像処理された画像データを画像表示装置１０２に出力する。画像表示装置１０２は、放射線画像をリアルタイムに表示する。なお、本実施形態では、放射線の一例として、放射線がＸ線の場合を説明する。
【００１４】
放射線撮像装置１００は、フラットパネルセンサ１０５を有する。フラットパネルセンサ１０５は、光電変換素子と光電変換素子からの信号をサンプルホールドするサンプルホールド回路とを有する画素が２次元状に複数配置されている。フラットパネルセンサ１０５には、シリコン半導体ウエハから矩形状に切り出した、光電変換素子であるＣＭＯＳ型撮像素子が形成された複数の矩形半導体基板１０６が、平面基台上にマトリクス状にタイリングされている。矩形半導体基板１０６の各々は、つなぎ用エリアセンサとして利用可能なものであり、複数のＣＭＯＳ型撮像素子を有する。その複数のＣＭＯＳ型撮像素子は、等ピッチで２次元状に配置されている。フラットパネルセンサ１０５と上述のシンチレータは、Ｘ線を検出して画像を得るＸ線画像センサとして構成される。また、平面基台上で隣接する矩形半導体基板１０６間の境界部の光電変換素子は、矩形半導体基板１０６上の光電変換素子と同じピッチになるようにタイリングされている。図１には、複数の矩形半導体基板１０６が１４列×２行のマトリクス状にタイリングされた例を示しているが、これに限定されるものではなく、タイリングする矩形半導体基板１０６の行方向の数、及び列方向の数は任意である。
【００１５】
フラットパネルセンサ１０５の上辺部及び下辺部には、矩形半導体基板１０６の外部端子（電極パッド）が配されている。矩形半導体基板１０６の電極パッドは、フライングリード式プリント配線板で外部の回路に接続される。アナログマルチプレクサ１３１〜１３８は、撮影制御部１０９の制御信号により、それぞれ、複数の矩形半導体基板１０６の出力信号の中の１つを選択し、差動増幅器１４１〜１４８に出力する。Ａ／Ｄ変換器１５１〜１５８は、撮影制御部１０９から出力される同期クロックに従い、それぞれ、差動増幅器１４１〜１４８のアナログ信号をデジタル信号に変換し、撮影制御部１０９に出力する。撮影制御部１０９は、Ａ／Ｄ変換器１５１〜１５８により出力されたブロック毎のデジタル画像データをフレームデータに合成し、画像処理装置１０１に出力する。
【００１６】
撮影制御部１０９は、システム制御装置１０１に対して、制御コマンドの通信、同期信号の通信、画像データの送信を行う。撮影制御部１０９は、フラットパネルセンサ１０５の制御機能も有しており、フラットパネルセンサ１０５の駆動制御や撮影モード制御を行う。
【００１７】
コマンド制御用インターフェース１１０は、システム制御装置１０１から撮影制御部１０９への撮影モードの設定、各種パラメータの設定、撮影開始設定、撮影終了設定などの信号を通信する。また、コマンド制御用インターフェース１１０は、撮影制御部１０９からシステム制御装置１０１への放射線撮像装置１００の状態等の信号を通信する。画像データインターフェース１１１は、撮影により得られた画像データを、撮影制御部１０９からシステム制御装置１０１へ送信する。ＲＥＡＤＹ信号１１２は、放射線撮像装置１００が撮影可能状態になったことを示す信号であり、撮影制御部１０９からシステム制御装置１０１へ送信される。外部同期信号１１３は、システム制御装置１０１が撮影制御部１０９からＲＥＡＤＹ信号１１２を入力し、撮影制御部１０９に放射線曝射のタイミングを知らせるための信号である。曝射許可信号１１４は、撮影制御部１０９からシステム制御装置１０１に送信される。曝射許可信号１１４がイネーブルの間に、システム制御装置１０１は、放射線発生装置１０３に曝射信号を送信し、放射線源１０４は、放射線を曝射する。すると、放射線撮像装置１００は、放射線源１０４から曝射された放射線が有効な放射線として、Ｘ線画像を形成する。
【００１８】
図２は、ＣＭＯＳ型矩形半導体基板１０６の各々に二次元行列状に配列される複数の画素回路のうちの１個の画素回路の構成例を示す図である。ここで、画素回路とは、１つの画素に含まれる複数の素子が構成する回路であり、１つの画素内の回路構成を意味する。シンチレータは、放射線を可視光に変換する。フォトダイオードＰＤは、可視光を電荷（電気信号）に変換する光電変換素子である。すなわち、画素回路は、放射線を電気信号に変換する。リセットＭＯＳトランジスタ（リセットスイッチ）Ｍ２は、容量Ｃｆｄに蓄積された電荷を放電させるためのトランジスタである。容量Ｃｆｄは、電荷を蓄積するフローティングディフュージョンの容量である。感度切り換え用ＭＯＳトランジスタ（感度切り換えスイッチ）Ｍ１は、高ダイナミックレンジモードと高感度モードを切り換えるためのトランジスタである。容量Ｃ１は、ダイナミックレンジ拡大用の容量であり、感度切り換えスイッチＭ１をオンすると電荷の蓄積が可能となる。感度切り換えスイッチＭ１をオンすると、容量Ｃｆｄが実質的に増え、感度は低くなるがダイナミックレンジを拡大することができる。よって、例えば、高感度が必要な透視撮影（動画撮影）時には感度切り換えスイッチＭ１をオフにし、高ダイナミックレンジが必要なＤＳＡ（Digital Subtraction Angiography）撮影時等には感度切り換えスイッチＭ１をオンにする。
【００１９】
増幅ＭＯＳトランジスタ（第１の画素アンプ）Ｍ４は、ソースフォロアとして動作する。選択ＭＯＳトランジスタ（第１の選択スイッチ）Ｍ３は、第１の画素アンプＭ４を動作状態とさせるためのトランジスタである。第１の画素アンプＭ４の後段には、ｋＴＣノイズを除去するためのクランプ回路が設けられている。クランプ容量Ｃｃｌには、クランプ用ＭＯＳトランジスタ（クランプスイッチ）Ｍ５が接続される。増幅ＭＯＳトランジスタ（第２の画素アンプ）Ｍ７は、ソースフォロアとして動作する。選択ＭＯＳトランジスタ（第２の選択スイッチ）Ｍ６は、第２の画素アンプＭ７を動作状態とするためのトランジスタである。
【００２０】
第２の画素アンプＭ７の後段には、少なくとも２つのサンプルホールド回路が設けられている。サンプルホールド用ＭＯＳトランジスタ（第１のサンプルホールドスイッチ）Ｍ８は、光信号蓄積用のサンプルホールド回路のトランジスタである。容量ＣＳは、光信号用ホールド容量である。サンプルホールドＭＯＳトランジスタ（第２のサンプルホールドスイッチ）Ｍ１１は、ノイズ信号蓄積用のサンプルホールド回路のトランジスタである。容量ＣＮは、ノイズ信号用ホールド容量である。
【００２１】
増幅ＭＯＳトランジスタ（第３の画素アンプ）Ｍ１０は、ソースフォロアとして動作する光信号の増幅ＭＯＳトランジスタである。アナログスイッチ（第１の転送スイッチ）Ｍ９は、第３の画素アンプＭ１０で増幅された光信号を光信号出力端子Ｓへ出力するためのスイッチである。増幅ＭＯＳトランジスタ（第４の画素アンプ）Ｍ１３は、ソースフォロアとしての動作するノイズ信号の増幅ＭＯＳトランジスタである。アナログスイッチ（第２の転送スイッチ）Ｍ１２は、第４の画素アンプＭ１３で増幅されたノイズ信号をノイズ信号出力端子Ｎへ出力するためのスイッチである。
【００２２】
信号ＥＮは、第１の選択スイッチＭ３及び第２の選択スイッチＭ６のゲートに供給され、第１の画素アンプＭ４及び第２の画素アンプＭ７を動作状態とさせるための制御信号である。信号ＥＮがハイレベルの時、第１の画素アンプＭ４及び第２の画素アンプＭ７は同時に動作状態となる。信号ＷＩＤＥは、感度切り換えスイッチＭ１のゲートに供給され、感度の切り換えを制御するための信号である。信号ＷＩＤＥがローレベルの時は、感度切り換えスイッチＭ１がオフし、高感度モードとなる。信号ＰＲＥＳは、リセットスイッチＭ２をオンしてフォトダイオードＰＤに蓄積された電荷を放電させるためのリセット信号である。信号ＰＣＬは、クランプスイッチＭ５を制御するための信号である。信号ＰＣＬがハイレベルのとき、クランプスイッチＭ５がオンし、クランプ容量Ｃｃｌを基準電圧ＶＣＬにセットする。
【００２３】
信号ＴＳは、光信号サンプルホールド制御信号である。信号ＴＳをハイレベルのとき、第１のサンプルホールドスイッチＭ８がオンし、光信号が第２の画素アンプＭ７を通して容量ＣＳに転送される。次いで、信号ＴＳがローレベルになると、第１のサンプルホールドスイッチＭ８がオフし、サンプルホールド回路への光信号電荷の転送が完了する。信号ＴＮは、ノイズ信号サンプルホールド制御信号である。信号ＴＮがハイレベルのとき、第２のサンプルホールドスイッチＭ１１がオンし、ノイズ信号が第２の画素アンプＭ７を通して容量ＣＮに転送される。次いで、信号ＴＮがローレベルになると、第２のサンプルホールドスイッチＭ１１がオフし、サンプルホールド回路へのノイズ信号電荷の転送が完了する。容量ＣＳ及び容量ＣＮのサンプルホールド後は、第１のサンプルホールドスイッチＭ８及び第２のサンプルホールドスイッチＭ１１がオフとなり、容量ＣＳ及び容量ＣＮは前段の蓄積回路と切り離される。そのため、再度、サンプルホールドされるまで蓄積した光信号を非破壊で読み出すことが可能である。
【００２４】
図３は、図２の画素回路における固定フレームレートでＸ線ウィンドウ制限のある動画撮影時の駆動タイミングを示すタイミングチャートである。以下、動画撮影において、光信号用ホールド容量ＣＳ及びノイズ信号用ホールド容量ＣＮに電荷がサンプルホールドされるまでの制御信号のタイミングについて、図３を用いて説明する。
【００２５】
時刻ｔ５０では、信号ＷＩＤＥにより撮影モードが設定される。時刻ｔ５１では、信号ＥＮがハイレベルになり、撮影のための駆動が開始される。次に、時刻ｔ５１〜ｔ５６のリセット駆動Ｒ１について説明する。リセット駆動Ｒ１は、リセット及びクランプを行うための駆動である。まず、時刻ｔ５１では、信号ＥＮがハイレベルになり、第１の画素アンプＭ４及び第２の画素アンプＭ７が動作状態になる。次に、時刻ｔ５２では、信号ＰＲＥＳがハイレベルになり、フォトダイオードＰＤに基準電圧ＶＲＥＳが印加される。次に、時刻ｔ５３では、信号ＰＣＬがハイレベルになり、クランプスイッチＭ５がオンし、クランプ容量Ｃｃｌの第２の画素アンプ（Ｍ７）側に基準電圧ＶＣＬが印加される。次に、時刻ｔ５４では、信号ＰＲＥＳがローレベルになり、リセットが終了し、クランプ容量Ｃｃｌの第１の画素アンプＭ４側にリセット電圧がセットされる。次に、時刻ｔ５５では、信号ＰＣＬがローレベルになり、クランプスイッチＭ５がオフし、基準電圧ＶＣＬと基準電圧ＶＲＥＳの差分の電圧に応じた電荷がクランプ容量Ｃｃｌに蓄積され、クランプが終了する。時刻ｔ５５は、フォトダイオードＰＤ及び容量Ｃｆｄの光電変換部の電荷蓄積開始時刻である。次に、時刻ｔ５６では、信号ＥＮがローレベルになり、第１の画素アンプＭ４及び第２の画素アンプＭ７が非動作状態になる。撮影制御部１０９は、電荷蓄積状態になったので、曝射許可信号１１４をイネーブルにし、Ｘ線の曝射が開始する。後に続くリセット駆動Ｒ１も、同様のタイミングで制御される。
【００２６】
タイリングされた矩形半導体基板１０６は、動画撮影時に撮像素子間、走査線間の時間的スイッチングのずれにより発生する画像ズレを防止するために、タイリングされた各撮像素子の全ての画素を一括して同一のタイミング、同一の期間でリセット駆動Ｒ１を行う。その後、一括露光による電荷蓄積が行われ、各画素回路のフォトダイオードＰＤで発生した光電荷が容量Ｃｆｄに蓄積される。時刻ｔ５２〜ｔ５４のフォトダイオードＰＤへの基準電圧ＶＲＥＳの印加において、光電変換部でリセットノイズ（ｋＴＣノイズ）が発生する。しかし、クランプ回路のクランプ容量Ｃｃｌの第２の画素アンプＭ７側に基準電圧ＶＣＬをセットすることにより、リセットノイズが除去される。
【００２７】
次に、時刻ｔ６０〜７０のサンプリング駆動Ｓ１について説明する。時刻ｔ６０では、信号ＥＮがハイレベルになり、第１の選択スイッチＭ３及び第２の選択スイッチＭ６がオンする。すると、容量Ｃｆｄに蓄積されている電荷は、電荷／電圧変換され、ソースフォロアとして動作する第１の画素アンプＭ４により、電圧としてクランプ容量Ｃｃｌに出力される。第１の画素アンプＭ４の出力は、リセットノイズを含むが、クランプ回路によりリセット時にクランプ容量Ｃｃｌの第２の画素アンプＭ７側を基準電圧ＶＣＬにセットしているので、リセットノイズが除去された光信号となって第２の画素アンプＭ７に出力される。次に、時刻ｔ６１では、サンプルホールド制御信号ＴＳがハイレベルとなり、第１のサンプルホールドスイッチＭ８がオンし、光信号は第２の画素アンプＭ７を通して光信号用ホールド容量ＣＳに一括転送され、サンプルホールドが開始される。次に、時刻ｔ６２では、撮影制御部１０９は、曝射許可信号１１４をディセーブルとし、Ｘ線の曝射が終了する。次に、時刻ｔ６３では、信号ＴＳがローレベルになり、第１のサンプルホールドスイッチＭ８がオフし、光信号用ホールド容量ＣＳに光電荷信号が保持される。次に、時刻ｔ６４では、リセット信号ＰＲＥＳがハイレベルになり、リセットスイッチＭ２がオンし、容量Ｃｆｄが基準電圧ＶＲＥＳにリセットされる。次に、時刻ｔ６５では、信号ＰＣＬがハイレベルになり、クランプスイッチＭ５がオンし、クランプ容量Ｃｃｌには、電圧ＶＣＬと電圧ＶＲＥＳの差分の電圧にリセットノイズが重畳した電荷が蓄積される。次に、時刻ｔ６６では、リセット信号ＰＲＥＳがローレベルになり、リセットが完了する。次に、時刻ｔ６７では、信号ＴＮがハイレベルになり、第２のサンプルホールドスイッチＭ１１がオンし、基準電圧ＶＣＬにセットされた時のノイズ信号がノイズ信号用ホールド容量ＣＮに転送される。次に、時刻ｔ６８では、信号ＴＮがローレベルになり、第２のサンプルホールドスイッチＭ１１がオフし、ノイズ信号用ホールド用容量ＣＮにノイズ信号が保持される。次に、時刻ｔ６９では、信号ＰＣＬがローレベルになり、クランプスイッチＭ５がオフする。次に、時刻ｔ７０では、信号ＥＮがローレベルになり、第１の選択スイッチＭ３及び第２の選択スイッチＭ６がオフする。
【００２８】
サンプリング駆動Ｓ１は、全画素を一括して行う。後に続くサンプリング駆動Ｓ１も、同様のタイミングで制御される。サンプリング駆動Ｓ１の後、時刻ｔ８１にて再びリセット駆動Ｒ１が行われ、次のフレームのフォトダイオードＰＤでの電荷蓄積が開始される。光信号及びノイズ信号の走査は、画素毎に行われる。第１の転送スイッチＭ９及び第２の転送スイッチＭ１２をオンする。すると、光信号用ホールド容量ＣＳの電圧及びノイズ信号用ホールド用容量ＣＮの電圧が、第３の画素アンプＭ１０及び第４の画素アンプＭ１３を通して、それぞれ光信号出力端子Ｓ及びノイズ信号出力端子Ｎに転送される。ノイズ信号出力端子Ｎと光信号出力端子Ｓに転送された信号は、ノイズ信号出力端子Ｎと光信号出力端子Ｓに接続された差動入力アンプで減算される。これにより、画素アンプでの熱ノイズ、１／ｆノイズ、温度差、プロセスばらつきによるＦＰＮ（固定パターンノイズ）が除去される。なお、フラットパネルセンサ１０５からの読み出しが可能な期間は、時刻ｔ６８から時刻ｔ９１までの間である。時刻ｔ６８は、サンプルホールド終了時刻である。時刻ｔ９１は、光信号用ホールド容量ＣＳに、次フレームの光電荷信号のサンプルホールドが再び開始される時刻である。サンプリング駆動Ｓ１の終了後に、画素の読み出し処理ＲＤ１が行われる。読み出し処理ＲＤ１は、画像表示までのディレイをできる限り短くするように、サンプルホールド直後に行われる。
【００２９】
フォトダイオードＰＤの電荷蓄積開始のタイミングは、リセット完了後に信号ＰＣＬをローレベルにしてクランプが完了した時刻ｔ５５及びｔ６９である。また、フォトダイオードＰＤの電荷蓄積終了のタイミングは、信号ＴＳをローレベルにして光信号をサンプルホールドした時刻ｔ６３である。これにより、光信号及びノイズ信号をサンプルホールドするサンプリング駆動Ｓ１とサンプリング駆動Ｓ１の間に、電荷蓄積時間開始のためのリセット駆動Ｒ１又はサンプリング駆動Ｓ１を挿入することにより、電荷蓄積時間を制限している。図３では、時刻ｔ６０で始まるサンプリング駆動Ｓ１と時刻ｔ９０で始まるサンプリング駆動Ｓ１の間に、時刻ｔ８１で始まるリセット駆動Ｒ１を挿入することで、実質的な電荷蓄積時間であるＸ線ウィンドウを時刻ｔ８５から時刻ｔ９３の期間Ｔに制限している。
【００３０】
図４は、矩形半導体基板１０６の構成例を示す図である。矩形半導体基板１０６は、チップセレクト信号端子ＣＳ、光信号出力端子ＳＡ、ノイズ信号出力端子ＮＡ、垂直走査スタート信号端子ＶＳＴ、垂直走査クロック端子ＣＬＫＶ、水平走査スタート信号端子ＨＳＴ、及び水平走査クロック端子ＣＬＫＨを有する。垂直走査回路３０３は、横方向の画素群を選択し、垂直走査クロック端子ＣＬＫＶのクロック信号に同期して画素群を順次副走査方向である垂直方向に走査する。水平走査回路３０４は、垂直走査回路３０３により選択された主査方向である横方向の画素群の列信号線を、水平走査クロック端子ＣＬＫＨのクロック信号に同期して順次１画素ずつ選択する。画素回路３０２は、図２に示した画素回路であり、垂直走査回路３０３の出力線である行信号線３０５がイネーブルになることにより、光信号出力端子Ｓ及びノイズ信号出力端子Ｎの信号を列信号線３０６及び３０７に出力する。列信号線３０６及び３０７に出力された信号は、水平走査回路３０４が順次選択することにより、アナログ出力線３０８及び３０９に順次出力される。
【００３１】
以上のように、矩形半導体基板１０６は、垂直走査回路３０３及び水平走査回路３０４を使用したＸＹアドレス方式によるスイッチング動作によって画素回路３０２の選択を行う。選択された画素回路３０２の光信号出力端子Ｓ及びノイズ信号出力端子Ｎの信号は、列信号線３０６，３０７及びアナログ出力線３０８，３０９を通して、光信号出力端子ＳＡ及びノイズ信号出力端子ＮＡに出力される。
【００３２】
チップセレクト信号端子ＣＳは、チップセレクト信号の入力端子である。チップセレクト信号をハイレベルとすることにより、内部走査に従い、画素回路３０２の光信号出力端子Ｓ及びノイズ信号出力端子Ｎの信号が光信号出力端子ＳＡ及びノイズ信号出力端子Ｎから出力される。サンプルホールド回路後段の出力切り換えアナログスイッチＭ９，Ｍ１２、列信号線３０６，３０７、水平走査回路３０４の制御により切り換える列信号線３０６，３０７のスイッチは、読み出し走査の伝送回路を構成している。
【００３３】
垂直走査クロック端子ＣＬＫＶは、垂直走査回路３０３のクロック信号の入力端子である。垂直走査スタート信号端子ＶＳＴは、垂直走査回路３０３のスタート信号の入力端子である。垂直走査スタート信号端子ＶＳＴのスタート信号をハイレベルにした後、垂直走査クロック端子ＣＬＫＶのクロック信号を入力することにより、行選択信号Ｖ１，Ｖ２，・・・，Ｖｍが順次イネーブルに切り換えられる。垂直走査が開始されると、垂直走査スタート信号端子ＶＳＴのスタート信号がローレベルになる。水平走査クロック端子ＣＬＫＨは、水平走査回路３０４のクロック信号の入力端子である。水平走査スタート信号端子ＨＳＴは、水平走査回路３０４のスタート信号の入力端子である。水平走査スタート信号端子ＨＳＴのスタート信号をハイレベルにし、水平走査クロック端子ＣＬＫＨのクロック信号を入力することにより、列選択信号Ｈ１，Ｈ２，・・・，Ｈｎが順次イネーブルに切り換えられる。水平走査が開始されると、水平走査スタート信号端子ＨＳＴのスタート信号がローレベルになる。
【００３４】
垂直走査回路３０３の行選択信号Ｖ１がイネーブルになると、行選択信号Ｖ１が供給される横１行の（１，１）〜（ｎ，１）の画素回路３０２が選択される。選択された横１行の画素回路３０２は、それぞれ、光信号出力端子Ｓ及びノイズ信号出力端子Ｎの信号を列信号線３０６及び３０７に出力する。水平走査回路３０４の列選択信号Ｈ１，Ｈ２，・・・，Ｈｎを順次イネーブルに切り換える。これにより、横１行の画素回路３０２の光信号出力端子Ｓ及びノイズ信号出力端子Ｎの信号が順次アナログ出力線３０８及び３０９を経由して、光信号出力端子ＳＡ及びノイズ信号出力端子ＮＡに出力される。行選択信号Ｖｍまで同様な水平走査を行うことにより、全画素の画素信号が得られる。
【００３５】
図５は、タイリングされた４枚の第１〜第４の矩形半導体基板１０６の画素データを１つのＡ／Ｄ変換器１５６等で読み出すためのタイミングチャートである。信号ＣＳ０は、第１の矩形半導体基板１０６のチップセレクト信号端子ＣＳのチップセレクト信号である。第１の矩形半導体基板１０６は、図１の出力信号が「０」で示される矩形半導体基板１０６である。信号ＣＳ１は、第２の矩形半導体基板１０６のチップセレクト信号端子ＣＳのチップセレクト信号である。第２の矩形半導体基板１０６は、図１の出力信号が「１」で示される矩形半導体基板１０６である。信号ＣＳ２は、第３の矩形半導体基板１０６のチップセレクト信号端子ＣＳのチップセレクト信号である。第３の矩形半導体基板１０６は、図１の出力信号が「２」で示される矩形半導体基板１０６である。信号ＣＳ３は、第４の矩形半導体基板１０６のチップセレクト信号端子ＣＳのチップセレクト信号である。第４の矩形半導体基板１０６は、図１の出力信号が「３」で示される矩形半導体基板１０６である。
【００３６】
チップセレクト信号ＣＳ０がハイレベルの間は、第１の矩形半導体基板１０６の光信号出力端子ＳＡ及びノイズ信号出力端子ＮＡの信号が有効になり、次段の増幅器１４１〜１４８に出力される。チップセレクト信号ＣＳ１がハイレベルの間は、第２の矩形半導体基板１０６の光信号出力端子ＳＡ及びノイズ信号出力端子ＮＡの信号が有効になり、次段の増幅器１４１〜１４８に出力される。チップセレクト信号ＣＳ２がハイレベルの間は、第３の矩形半導体基板１０６の光信号出力端子ＳＡ及びノイズ信号出力端子ＮＡの信号が有効になり、次段の増幅器１４１〜１４８に出力される。チップセレクト信号ＣＳ３がハイレベルの間は、第４の矩形半導体基板１０６の光信号出力端子ＳＡ及びノイズ信号出力端子ＮＡの信号が有効になり、次段の増幅器１４１〜１４８に出力される。
【００３７】
画像の読み出しは、まず、チップセレクト信号ＣＳ０がハイレベルになる。垂直走査スタート信号端子ＶＳＴの信号がハイレベルの状態で、垂直走査クロック端子ＣＬＫＶの信号が立ち上がると、図４の垂直走査回路３０３の行選択信号Ｖ１がイネーブルとなる。すると、行選択信号Ｖ１が供給される第１行の画素回路３０２の出力端子Ｓ及びＮが有効になり、第１行の画素回路３０２の出力端子Ｓ及びＮの信号が列信号線３０６及び３０７に出力される。
【００３８】
水平走査スタート信号端子ＨＳＴの信号がハイレベルの状態で、水平走査クロック端子ＣＬＫＨの信号が立ち上がると、水平走査回路３０４の列選択信号Ｈ１がイネーブルとなる。すると、水平走査クロック端子ＣＬＫＨの信号の立ち上がりに同期して、水平走査回路３０４の列選択信号Ｈ２，・・Ｈｎが順に切り換わり、第１列の（１，１）の画素回路３０２から第ｎ列の（ｎ，１）の画素回路３０２まで順番に選択する。これにより、第１行の全列の画素回路３０２の出力端子Ｓ及びＮの信号は、増幅器１４１〜１４８を介して、Ａ／Ｄ変換器１５１〜１５８に出力される。その後、チップセレクト信号Ｃ０がローレベルになり、横方向の走査を終了する。Ａ／Ｄ変換器１５１〜１５８は、水平走査クロック端子ＣＬＫＨのクロック信号に同期するＡ／Ｄ変換クロック信号ＣＬＫＡＤにより、増幅器１４１〜１４８の出力信号をアナログからデジタルに変換する。
【００３９】
次に、チップセレクト信号ＣＳ１をハイレベルにし、チップセレクト信号ＣＳ０と同様の処理を行い、チップセレクト信号ＣＳ１をローレベルにする。次に、チップセレクト信号ＣＳ２をハイレベルにし、チップセレクト信号ＣＳ０と同様の処理を行い、チップセレクト信号ＣＳ２をローレベルにする。次に、チップセレクト信号ＣＳ３をハイレベルにし、チップセレクト信号ＣＳ０と同様の処理を行い、チップセレクト信号ＣＳ３をローレベルにする。これにより、第１〜第４の矩形半導体基板１０６の第１行の画素回路３０２の読み出しが終了する。
【００４０】
その後、垂直走査クロック端子ＣＬＫＶのクロック信号により、垂直走査回路３０３の行選択信号Ｖ２〜Ｖｍを順次イネーブルにし、上記の第１行と同様に、第２行〜第ｍ行の画素回路３０２の読み出しを行い、全画素回路３０２の読み出しが完了する。
【００４１】
次に、各種半導体で発生する１／ｆノイズによるオフセットをリアルタイムで補正する方法を図８のフローチャートを用いて説明する。以下、撮影前に行うオフセット補正時の目標値のデータ生成動作に関して説明する。
【００４２】
図７は、図１の放射線撮像装置１００に対して、マルチプレクサ４２１〜４２８、Ｄ／Ａ変換器（デジタル／アナログ変換器）４１１〜４１８、増幅器４０１〜４０８及び加算回路４３１〜４３８を追加したものである。マルチプレクサ４２１〜４２８、Ｄ／Ａ変換器４１１〜４１８、増幅器４０１〜４０８及び加算回路４３１〜４３８は、オフセット補正回路を構成する。マルチプレクサ１３１〜１３８は、それぞれ、撮像制御部１０９の信号ＣＳ０〜ＣＳ３に基づき、複数の矩形半導体基板１０６の出力信号のうちの１つの信号をマルチプレクサ４２１〜４２８に出力する。マルチプレクサ４２１〜４２８は、それぞれ、撮像制御部１０９の信号ＳＥＬに基づき、マルチプレクサ１３１〜１３８の出力信号及び基準電圧信号（基準信号）Ｖｒｅｆのいずれかを選択して加算回路４３１〜４３８に出力する。加算回路４３１〜４３８は、それぞれ、矩形半導体基板１０６単位で、マルチプレクサ４２１〜４２８の出力信号及び増幅器４０１〜４０８の出力信号を加算して差動増幅器１４１〜１４８に出力する。Ａ／Ｄ変換器（アナログ／デジタル変換器）１５１〜１５８は、それぞれ、矩形半導体基板１０６単位で、差動増幅器１４１〜１４８の出力信号をアナログからデジタルに変換して撮像制御部１０９に出力する。撮像制御部１０９は、補正値生成部であり、矩形半導体基板１０６単位で、Ａ／Ｄ変換器１５１〜１５８の出力信号を基にオフセット補正値を生成してＤ／Ａ変換器４１１〜４１８に出力する。Ｄ／Ａ変換器４１１〜４１８は、それぞれ、矩形半導体基板１０６単位で、オフセット補正値をデジタルからアナログに変換し、アナログのオフセット補正値を増幅器４０１〜４０８に出力する。増幅器４０１〜４０８の出力信号は、それぞれ、加算回路４３１〜４３８に出力される。加算回路４３１〜４３８は、補正回路であり、それぞれ、矩形半導体基板１０６単位で、増幅器４０１〜４０８が出力するオフセット補正値をマルチプレクサ４２１〜４２８の出力信号に加算することにより、マルチプレクサ４２１〜４２８の出力信号を補正する。なお、図７は、フラットパネルセンサ１０５を見やすいように縦方向に並べているが、実際は図１のような配置となる。
【００４３】
図８は、図７の放射線撮像装置１００の駆動方法を示すフローチャートである。ステップＳ１では、撮像制御部１０９は、撮影モードの設定を行う。次に、ステップＳ２では、撮像制御部１０９は、オフセット補正用の目標値を生成するために、Ｄ／Ａ変換器４１１〜４１８に±０となる基準値を出力する。加算回路４３１〜４３８には、増幅器４０１〜４０８を介してＤ／Ａ変換器４１１〜４１８から入力した基準値が補正値としてセットされる。次に、ステップＳ３では、撮像制御部１０９は、信号ＳＥＬをハイレベルにし、マルチプレクサ４２１〜４２８は、基準電圧信号Ｖｒｅｆを加算回路４３１〜４３８に出力する。加算回路４３１〜４３８は、基準電圧信号Ｖｒｅｆに対して、上記でセットされた補正値の基準値を加算する。次に、ステップＳ４では、撮影制御部１０９は、Ａ／Ｄ変換器１５１〜１５８が出力するデータを所定のサンプル数Ｎ個だけサンプリングし、サンプリングしたＮ個のデータＤＡｎの和ΣＤＡｎを目標値として設定する。ステップＳ２において、Ｄ／Ａ変換器４１１〜４１８に基準値を設定しているので、データＤＡｎからの変動値を補正すれば、１／ｆノイズによるオフセットを０に近づけることができる。また、データＤＡｎを取得するときの状態を±０にしているので、Ｄ／Ａ変換器４１１〜４１８のダイナミックレンジを有効に使うことができる。サンプリングされたデータＤＡｎには、マルチプレクサ４２１〜４２８、差動増幅器１４１〜１４８及びＡ／Ｄ変換器１５１〜１５８で発生するノイズにより、値がばらつくので、統計的にサンプリング数が多いほど精度がよくなる。
【００４４】
次に、ステップＳ５では、撮像制御部１０９は、同期信号を検出するまで待機し、同期信号を検出するとステップＳ６に進む。ステップＳ６では、撮像制御部１０９は、すべての画素回路３０２をリセットし、電荷蓄積を開始させる。次に、ステップＳ７では、撮像制御部１０９は、所定の電荷蓄積時間Ｘ経過後、画素回路３０２のサンプルホールドを実行する。
【００４５】
次に、オフセット補正のためのデータ取得を行う動作について説明する。ステップＳ８では、撮影制御部１０９は、信号ＳＥＬをハイレベルにし、マルチプレクサ４２１〜４２８は、基準電圧信号Ｖｒｅｆを加算回路４３１〜４３８に出力する。次に、ステップＳ９では、撮像制御部１０９は、Ａ／Ｄ変換器１５１〜１５８の出力データを所定数Ｎ個サンプリングし、サンプリングしたＮ個のデータＤＢｎの和ΣＤＢｎを求める。基準電圧信号Ｖｒｅｆを選択することによって、マルチプレクサ４２１〜４２８、差動増幅器１４１〜１４８及びＡ／Ｄ変換器１５１〜１５８で発生する１／ｆノイズを目標値からの変動値として測定することができる。
【００４６】
次に、ステップＳ１０では、撮影制御部１０９は、ＤＣｎ＝（ΣＤＡｎ−ΣＤＢｎ）／Ｎ を計算し、その計算結果を補正値としてＤ／Ａ変換器４１１〜４１８に出力する。補正値ＤＣｎは、目標値からの変動分を表し、加算回路４３１〜４３８にセットされる。補正値ＤＣｎは、デジタルデータであるが、各Ｄ／Ａ変換器４１１〜４１８によって、アナログ信号に変換され、増幅器４０１〜４０８を介して、加算回路４３１〜４３８でマルチプレクサ４２１〜４２８の出力信号に加算され、オフセットが補正される。例えば、１／ｆノイズが発生し、オフセットが大きくなると、目標値ΣＤＡｎに対して、測定値ΣＤＢｎが大きくなるので、補正値ＤＣｎがマイナスとなり、最終的にマルチプレクサ４２１〜４２８の出力信号に重畳するオフセットを減じる方向に補正される。このようにして、マルチプレクサ４２１〜４２８、差動増幅器１４１〜１４８及びＡ／Ｄ変換器１５１〜１５８で発生する１／ｆノイズを補正することができる。
【００４７】
しかし、１フレーム内で垂直走査回路３０３及び水平走査回路３０４で走査し、容量ＣＳ及びＣＮにサンプルホールドされた電圧を順次外部に出力する読み出しの間にも、１／ｆノイズは変動する。図１１は、ステップＳ１０の処理が終了した時点における画像の行番号と、オフセット値の関係を表した図である。ステップＳ１０において、サンプリング終了時の画素読み出し前に１度だけオフセット補正を行う補正方法では、図６（ｂ）に見られるような、Ａ／Ｄ変換器１５１〜１５８単位でのブロック状のアーチファクトが残ってしまう。
【００４８】
そこで、ステップＳ１１〜Ｓ１５のように、容量ＣＳ及びＣＮにサンプルホールドされた電圧を順次外部に出力しながらオフセット補正のためのデータを取得し、補正することによって、読み出し中に変動する１／ｆノイズもリアルタイムに補正することができる。以下、垂直走査回路３０３及び水平走査回路３０４で走査することにより、容量ＣＳ及びＣＮにサンプルホールドされた電圧を順次外部に出力しながらオフセット補正のためのデータを取得する動作を説明する。
【００４９】
ステップＳ１１では、撮影制御部１０９は、図９に示すように、垂直走査クロック端子ＣＬＫＶの信号をハイレベルパルスにし、第ｊ行（最初は第１行）の画素回路３０２を選択する。次に、ステップＳ１２では、撮影制御部１０９は、信号ＳＥＬをハイレベルにし、マルチプレクサ４２１〜４２８は、基準電圧信号Ｖｒｅｆを加算回路４３１〜４３８に出力する。加算回路４３１〜４３８は、基準電圧信号Ｖｒｅｆに対して、セットされている前回の補正値を加算して出力する。次に、ステップＳ１３では、撮影制御部１０９は、Ａ／Ｄ変換器１５１〜１５８の出力データを所定数Ｌ個サンプリングし、サンプリングしたＬ個のデータＤＰｎの和ΣＤＰｎを求める。
【００５０】
ステップＳ１４では、撮影制御部１０９は、撮影前に行う目標値のデータ生成時に取得するサンプリング数Ｎと、読み出し時のオフセット補正のために取得するサンプリング数Ｌが等しい場合、今回の補正値ＤＲｎ＝（ΣＤＡｎ−ΣＤＰｎ）／Ｎを求める。そして、撮影制御部１０９は、補正値ＤＲｎをＤ／Ａ変換器４１１〜４１８に出力する。補正値ＤＲｎは、加算回路４３１〜４３８にセットされる。
【００５１】
なお、ステップＳ４、Ｓ９、Ｓ１３でそれぞれサンプリングする個数は、同一でなくてもよい。例えば、サンプリング数Ｎ＝Ｍ×Ｌである場合、撮影制御部１０９は、補正値ＤＲｎ＝（ΣＤＡｎ−ΣＤＰｎ×Ｍ）／Ｎを求めればよい。
【００５２】
ただし、フレームレート高速化のために垂直走査回路３０３及び水平走査回路３０４の切り替え時間を短くし、行切り替えの間隔で読み出し時のオフセット補正のために取得するサンプリング数Ｌが、Ｎに比べてかなり小さな値にしか設定できない場合がある。サンプリングした数が少ないと、ランダムノイズの影響が大きくなってしまう。
【００５３】
そこで、本実施形態では、第ｊ行の和ΣＤＰｎに加えて、第（ｊ−１）行〜第（ｊ−ｋ）行の和ΣＤＰｎを用いることにより、サンプリング数を増やす。ただし、ｋは０以上の自然数で、ｋ＜ｊとする。撮影制御部１０９は、第（ｊ−１）行〜第（ｊ−ｋ）行の和ΣＤＰｎによる平均ΣＤＳｎを用いることにより、オフセットの補正値ＤＲｎ＝（ΣＤＡｎ−ΣＤＳｎ×Ｍ）／Ｎを得る。
【００５４】
ステップＳ１４では、撮影制御部１０９は、上記のように、補正値ＤＲｎを求め、補正値ＤＲｎをＤ／Ａ変換器４１１〜４１８に出力する。これにより、サンプリング数が少ない場合でもランダムノイズの影響を抑え、かつ、読み出し中に変動する１／ｆノイズもリアルタイムに補正することができる。
【００５５】
次に、ステップＳ１５では、撮影制御部１０９は、選択されている第ｊ行の画素データを読み出す。マルチプレクサ４２１〜４２８は、フラットパネルセンサ１０５が出力する第ｊ行の画素データを加算回路４３１〜４３８に出力する。加算加算回路４３１〜４３８は、第ｊ行の画素データに対して、上記でセットされた補正値を加算する。次に、ステップＳ１６では、撮影制御部１０９は、第ｊ行が最終行か否かを判断する。最終行の場合は、ステップＳ１７に進む。最終行ではない場合は、第ｊ行をインクリメントし、ステップＳ１１に戻り、次の行のオフセット補正動作を行う。上記の処理を繰り返し、すべての行の処理を行う。
【００５６】
ステップＳ１７では、撮影制御部１０９は、撮影終了か否かを判断し、撮影終了の場合は撮影動作を終了する。撮影終了でない場合は、ステップＳ５に戻り、引き続き次の画像の撮影動作を行う。
【００５７】
補正値ＤＣｎ及びＤＲｎのどちらか一方を用いて補正しても効果は得られる。しかし、本実施形態のように、補正値ＤＣｎ及びＤＲｎの両方を用いて補正することにより、１／ｆノイズによるアーチファクトをさらに低減することができる。
【００５８】
なお、本実施形態では、１行毎に補正値ＤＲｎを求め、補正を行っているが、これに限らない。複数の行をまとめて補正対象としたり、少なくとも１つの画素回路３０２単位を補正対象としてもよい。
【００５９】
また、本実施形態では、ステップＳ１１〜Ｓ１４及び図９に示すように、読み出しを行う第ｊ行を選択した後に信号ＳＥＬをハイレベルの状態にして基準電圧信号Ｖｒｅｆを選択しているが、この順番に限らない。ステップＳ１０を行った後、ステップＳ１４、Ｓ１１、Ｓ１２、Ｓ１４、Ｓ１５の順に処理するようにしてもよい。すなわち、図１０に示すように、読み出す第ｊ行を選択する直前に信号ＳＥＬをハイレベルの状態にして基準電圧信号Ｖｒｅｆを選択し、補正値ＤＲｎを求めて補正してもよい。画素データの読み出しと補正用の基準電圧信号のサンプリングに時間差がなければ問題ない。
【００６０】
また、図８のフローチャートでは、ステップＳ１の撮影モード設定完了後に、ステップＳ２〜Ｓ４の目標値の取得を行っているが、目標値の取得は撮影モード設定開始前でもよい。撮影前に行うオフセット補正時の目標値のデータは、温度などの条件によって変動するので、データが安定した時点で目標値を取得することが望ましい。
【００６１】
補正値は、（ΣＤＡｎ−ΣＤＢｎ）、（ΣＤＡｎ−ΣＤＰｎ）又は（ΣＤＡｎ−ΣＤＳｎ×Ｍ）を、Ｎで割って平均値を補正値として出力するようにしたが、増幅器４０１〜４０８に１／Ｎのゲインを持たせて増幅器４０１〜４０８で平均をとるようにしてもよい。これにより、Ａ／Ｄ変換器１５１〜１５８の分解能以下まで有効となり、高精度な補正が可能となる。
【００６２】
また、本実施形態では、マルチプレクサ１３１〜１３８が、３個又は４個の矩形半導体基板１０６の出力信号を順次選択するようにしていたが、これに限定されない。１個の矩形半導体基板１０６に対して、差動増幅器、Ａ／Ｄ変換器、オフセット補正回路をそれぞれ１個ずつ設けてもよい。このような構成により、高速なフレームレートの動画像においても、１／ｆノイズを低減することが可能となる。
【００６３】
本実施形態では、ΣＤＳｎを単純平均の結果としたが、これに限らない。他の例として、例えば加重平均を用いてもよい。オフセットは１／ｆで変動しているので、単純平均では過去の値の影響により補正値がずれる可能性がある。第ｊ行のサンプリング値ΣＤＰｎに近い行でサンプリングしたデータほど重みを大きくして平均を行う加重平均のほうが現在のオフセット変動の影響を精度よく計算できる。
【００６４】
過去ｎ行分の平均を求める場合、ｎ行分のサンプリングしたデータを保存しておくための領域が必要となる。また、補正対象の行が変化するたびに保存しているデータも更新する必要が生じる。平均を求めるためにサンプリング数が多く必要であるが、平均を求めるために利用する行数又はサンプリング数が増えるほど、必要なメモリが増える。
【００６５】
本実施形態では、目標値ΣＤＡｎは、マルチプレクサ４２１〜４２８が基準電圧信号Ｖｒｅｆを選択した状態でのＡ／Ｄ変換器１５１〜１５８の出力データを用いていたが、これに限らない。マルチプレクサ４２１〜４２８がフラットパネルセンサ１０５からの信号を選択し、Ｄ／Ａ変換器４１１〜４１８への出力を±０に設定した状態でのＡ／Ｄ変換器１５１〜１５８の出力データを用いてもよい。フラットパネルセンサ１０５の値を選択することにより、補正後の画像においてフラットパネルセンサ１０５間のブロックノイズは残存するが、各フラットパネルセンサ１０５間のオフセット値は一定であるため、ＦＰＮ補正後はフラットな画像が得られる。
【００６６】
しかし、フレームレートを確保しながら補正の精度を向上させるために、補正値ＤＲｎのためのＡ／Ｄ変換器１５１〜１５８の出力データの取得回数が増え、補正値ＤＲｎをシリアル信号にてＤ／Ａ変換器４１１〜４１８に出力するタイミングが遅れる。その場合、図１２に示すように、Ｄ／Ａ変換器４１１〜４１８への出力期間ｔ３〜ｔ４と画像データの読み出しを行う期間ｔ１〜ｔ２とが重なる。そのため、マルチプレクサ４２１〜４２８、差動増幅器１４１〜１４８及びＡ／Ｄ変換器１５１〜１５８に入出力されるアナログ信号に対して、Ｄ／Ａ変換器４１１〜４１８へ補正値を出力するデジタルのシリアル信号がクロストークする。これにより、図１３（ｂ）に示すように、矩形半導体基板１０６の各行の先頭数画素の画素値が変動するため、列方向に線状のアーチファクトが発生する。そこで、画像データの読み出しの期間ｔ１〜ｔ２とＤ／Ａ変換器４１１〜４１８への出力期間ｔ３〜ｔ４とが重ならないように調整することにより、図１３（ａ）に示すように、線状のアーチファクトを軽減させることが可能となる。
【００６７】
次に、Ｄ／Ａ変換器４１１〜４１８への出力を画像データの読み出しが完了した直後に行う方法について、図１４を参照しながら説明する。図１４の画像読み出し期間のハイレベル期間は、加算回路４３１〜４３８がフラットパネルセンサ１０５内の画素回路３０２の出力信号をマルチプレサ１３１〜１３８及び４２１〜４２８を介してライン毎に入力する期間である。また、図１４の補正値取得のハイレベルの期間は、撮影制御部１０９が図８のステップＳ１４の補正値ＤＲｎをライン毎に生成する期間である。また、図１４のＤ／Ａ変換器への出力のハイレベル期間は、撮影制御部１０９が補正値ＤＲｎをライン毎にＤ／Ａ変換器４１１〜４１８に出力する期間であり、補正値ＤＲｎが加算回路４３１〜４３８にセットされる期間でもある。
【００６８】
まず、図１４の補正値取得のハイレベルの期間において、撮影制御部１０９は、補正値ＤＲｎを生成する。その後に、図１４の画像読み出し期間のハイレベル期間において、加算回路４３１〜４３８は、フラットパネルセンサ１０５内の画素回路３０２の出力信号をマルチプレサ１３１〜１３８及び４２１〜４２８を介して入力する。そして、加算回路４３１〜４３８は、画素回路３０２の出力信号に対して、セットされている補正値を加算する。その後に、図１４のＤ／Ａ変換器への出力のハイレベル期間において、撮影制御部１０９は、補正値ＤＲｎをＤ／Ａ変換器４１１〜４１８に出力し、補正値ＤＲｎが加算回路４３１〜４３８にセットされる。この補正値ＤＲｎは、次回の読み出し行の補正に用いられる。すなわち、第ｊ行の補正値は、第ｊ＋１行の読み出し画素データの補正に用いられる。撮影制御部１０９は、加算回路４３１〜４３８が１行分（第ｊ行）の画素回路３０２の出力信号を入力する期間の後かつ次の１行分（第ｊ＋１行）の画素回路３０２の出力信号を入力する期間の前に、上記の生成した補正値をＤ／Ａ変換器４１１〜４１８に出力する。以上のように、加算回路４３１〜４３８がフラットパネルセンサ１０５内の１行分の画素回路３０２の出力信号をマルチプレサ１３１等を介して入力する期間以外の期間ｔ５〜ｔ６で、撮影制御部１０９は、補正値ＤＲｎをＤ／Ａ変換器４１１〜４１８に出力する。
【００６９】
Ｄ／Ａ変換器４１１〜４１８への出力は、複数回のＡ／Ｄ変換器１５１〜１５８の出力データの取得が完了し、それらを基に、撮影制御部１０９が、補正値ＤＲｎを算出した後に実施される。そのため、上記のように、補正値ＤＲｎの計算等に時間を要した場合、Ｄ／Ａ変換器４１１〜４１８への出力が、その後に実施される画像データの読み出しに重なるため、Ｄ／Ａ変換器４１１〜４１８への出力を画像データの読み出しが完了したすぐ後に実施する。
【００７０】
本実施形態では、Ｄ／Ａ変換器４１１〜４１８への出力を画像データの読み出しが完了したすぐ後に設定したが、これらに限らない。例えば、第ｊ行の画像データの読み出しが完了した時刻ｔ５から次行の第ｊ＋１行の補正値ＤＲｎの取得が開始する時刻ｔ６までに設定してもよい。次行の第ｊ＋１行の補正値取得期間に重ならないように、第ｊ行の画像データの読み出し完了時刻ｔ５と次行の第ｊ＋１行の補正値取得開始時刻ｔ６の間に、Ｄ／Ａ変換器４１１〜４１８への出力を実施する。これにより、上記と同様、第ｊ行の画像データの読み出しの期間と第ｊ行のＤ／Ａ変換器４１１〜４１８への出力の期間とが重ならないように調整することにより、線状のアーチファクトを軽減させることが可能となる。
【００７１】
（第２の実施形態）
第１の実施形態において、補正値ＤＲｎによる補正のタイミングは、Ｄ／Ａ変換器４１１〜４１８への出力のタイミングとなるため、１行分遅れて補正が実施されることとなる。よって、補正値ＤＲｎの計算時間が短い等、画像データの読み出しの前にＤ／Ａ変換器４１１〜４１８への出力を行う余裕がある場合、Ｄ／Ａ変換器４１１〜４１８への出力は、画像データの読み出しの前に実施されることが好ましい。
【００７２】
そこで、本発明の第２の実施形態では、あらかじめ補正値ＤＲｎのデータ取得時間を計算することにより、Ｄ／Ａ変換器４１１〜４１８への出力を画像データの読み出しの前もしくは後のどちらかに設定する。
【００７３】
図１５は、本発明の第２の実施形態による放射線撮像装置１００の駆動方法を示すフローチャートであり、図８に対して、ステップＳ１８〜Ｓ２０を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００７４】
ステップＳ１〜Ｓ１３は、第１の実施形態（図８）と同じである。その後、ステップＳ１８では、撮影制御部１０９は、撮影周期に対して、走査時間と補正値ＤＲｎの算出時間とＤ／Ａ変換器への出力時間と電荷蓄積時間等の所要時間からＤ／Ａ変換器４１１〜４１８への出力が画像データの読み出しの前に収まるか否かを判断する。ここで、補正値ＤＲｎの算出時間は、データを何回取得するかによって定まる。
【００７５】
Ｄ／Ａ変換器４１１〜４１８への出力が画像データの読み出しの前に収まらない場合、第１のモードとしてステップＳ１９に進む。ステップＳ１９では、撮影制御部１０９は、ステップＳ１５と同様に、第ｊ行の画像データを読み出す。加算回路４３１〜４３８は、第ｊ行の画像データに対して、セットされている補正値を加算する。例えば、第ｊ行の画像データには、第ｊ−１行の補正値が加算される。次に、ステップＳ２０では、ステップＳ１４と同様に、撮影制御部１０９は、図１４に示すように、画像データの読み出し完了時刻ｔ５の後かつ補正値取得開始時刻ｔ６の前に、Ｄ／Ａ変換器４１１〜４１８への補正値ＤＲｎの出力期間を設定する。加算回路４３１〜４３８には、補正値ＤＲｎがセットされる。その後、ステップＳ１６に進む。
【００７６】
すなわち、撮影制御部１０９が補正値ＤＲｎをＤ／Ａ変換器４１１〜４１８に出力する期間が、撮影制御部１０９が補正値ＤＲｎを生成する期間と、加算回路４３１〜４３８が画素回路３０２の出力信号を入力する期間の間に収まらない場合、ステップＳ１９に進む。まず、図１４の補正値取得のハイレベルの期間において、撮影制御部１０９は、補正値ＤＲｎを生成する。その後に、図１４の画像読み出し期間のハイレベル期間において、加算回路４３１〜４３８は、フラットパネルセンサ１０５内の画素回路３０２の出力信号をマルチプレサ１３１〜１３８及び４２１〜４２８を介して入力する。その後に、図１４のＤ／Ａ変換器への出力のハイレベル期間において、撮影制御部１０９は、補正値ＤＲｎをＤ／Ａ変換器４１１〜４１８に出力する。以上のように、加算回路４３１〜４３８がフラットパネルセンサ１０５内の１行分の画素回路３０２の出力信号をマルチプレサ１３１等を介して入力する期間以外の期間ｔ５〜ｔ６で、撮影制御部１０９は、補正値ＤＲｎをＤ／Ａ変換器４１１〜４１８に出力する。
【００７７】
これに対し、Ｄ／Ａ変換器４１１〜４１８への出力が画像データの読み出しの前に収まる場合、第２のモードとしてステップＳ１４に進む。ステップＳ１４では、撮影制御部１０９は、図１６に示すように、補正値取得の完了時刻ｔ７と画像データの読み出し開始時刻ｔ８との間に、Ｄ／Ａ変換器４１１〜４１８への補正値ＤＲｎの出力期間を設定する。加算回路４３１〜４３８には、補正値ＤＲｎがセットされる。その後、ステップＳ１５では、撮影制御部１０９は、第ｊ行の画像データを読み出す。加算回路４３１〜４３８は、第ｊ行の画像データに対して、セットされている補正値ＤＲｎを加算する。例えば、第ｊ行の画像データには、第ｊ行の補正値ＤＲｎが加算される。その後、ステップＳ１６に進む。
【００７８】
すなわち、撮影制御部１０９が補正値ＤＲｎをＤ／Ａ変換器４１１〜４１８に出力する期間が、撮影制御部１０９が補正値ＤＲｎを生成する期間と、加算回路４３１〜４３８が画素回路３０２の出力信号を入力する期間の間に収まる場合、ステップＳ１４に進む。まず、図１６の補正値取得のハイレベルの期間において、撮影制御部１０９は、補正値ＤＲｎを生成する。その後に、図１６のＤ／Ａ変換器への出力のハイレベル期間において、撮影制御部１０９は、補正値ＤＲｎをＤ／Ａ変換器４１１〜４１８に出力する。その後に、図１６の画像読み出し期間のハイレベル期間において、加算回路４３１〜４３８は、フラットパネルセンサ１０５内の画素回路３０２の出力信号をマルチプレサ１３１〜１３８及び４２１〜４２８を介して入力する。以上のように、加算回路４３１〜４３８がフラットパネルセンサ１０５内の１行分の画素回路３０２の出力信号をマルチプレサ１３１等を介して入力する期間以外の期間ｔ７〜ｔ８で、撮影制御部１０９は、補正値ＤＲｎをＤ／Ａ変換器４１１〜４１８に出力する。
【００７９】
本実施形態によれば、Ｄ／Ａ変換器４１１〜４１８への出力期間を画像データの読み出し期間の前（図１６）又は後（図１４）に自動で設定することができる。
【００８０】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００８１】
１００  放射線撮像装置、１０５  フラットパネルセンサ、１０６  矩形半導体基板、１０９  撮影制御部、１５１〜１５８  Ａ／Ｄ変換器、３０２  画素回路、４１１〜４１８  Ｄ／Ａ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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