(57)【要約】【課題】発振器の出力を位相調整して、発振器の出力周波数及び位相のコントロールを達成するための改良されたシステム及び技術を提供する。【解決手段】位相変化コントロール回路は一度に１つのタップ点でマルチプレクサを新たなタップ点へ変化させ、その変化は発振器のクロックエッジが出力に対してリピートされないときに行われる。位相変化コントロール回路はインクリメント値を加算し続けるアキュムレータのオーバーフローに基づいてマルチプレクサ設定を変化させるべきときを決定する。インクリメント値の符号はマルチプレクサ更新の方向を決定し、それにより生じるマルチプレクサからの出力信号は発振器の周波数及びインクリメント値に関連した新たな出力周波数である。複数のマルチプレクサコントロール出力及びそれに対応する位相変化コントロール回路では１つの発振器から複数の出力周波数を生成することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
位相固定ループ発振回路を備え、該位相固定ループ発振回路は、
入力信号に基づき周波数出力を発生する発振器であって、前記周波数出力は、複数の均一位相間隔の出力タップ点へ供給されるものである発振器と；
前記発振器へ入力信号を供給する位相周波数検出器であって、その入力信号は、入力クロック信号とフィードバック信号との間の差に基づきエラーを指示するものである位相周波数検出器と；
前記複数のタップ点により各々駆動される複数の出力マルチプレクサであって、その各々が発振器の出力として選択されるか又はフィードバック信号として使用される複数の出力マルチプレクサと；
一度に１つの位相タップで指定のマルチプレクサを調整することにより指定の出力マルチプレクサを新たなタップ点へ変化させるための位相変化コマンドを各々決定する複数の位相変化コントロール回路と；
を備え、前記変化は、発振器のクロックエッジが出力に対してリピートされないときに行われ、前記複数の位相変化コントロール回路の各々は、複数のアキュムレータクロックサイクルの各々において位相インクリメントを加算して、累積位相インクリメントを複数のアキュムレータクロックサイクルにわたって計算し、そして累積位相インクリメントの最大値を越えたとき、累積位相インクリメント値を最大位相インクリメント値だけ減少し、そして位相変化の方向を指定する位相変化コマンドを配信することにより、位相変化コマンドを決定し、更に、複数の位相変化コントロール回路により配信される位相変化コマンドが配信のためにキューされる、装置。
【請求項２】
前記位相変化コマンドに対して方向が逆のコマンドを発生する周波数オフセット変化コントロール回路を更に備え、その周波数オフセット変化コマンドは、オフセットインクリメント値に基づいて前記位相変化コマンドとは異なるレートで発生され、前記オフセットインクリメント値は、アキュムレータクロックサイクルごとにオフセットインクリメント値を加算することによって複数のアキュムレータクロックサイクルにわたって累積され、最大累積オフセット値を越えたとき、累積オフセット値を最大オフセット値だけ減少し、そして周波数オフセットコマンドを配信し、更に、位相変化コマンドアキュムレータは、位相インクリメント及びオフセットインクリメント値の和を使用してインクリメントする、請求項１に記載の装置。
【請求項３】
少なくとも１つの周波数オフセット変化コントロール回路は、複数の周波数オフセット変化コントロール回路を含み、そして前記位相変化コマンド及び周波数オフセット変化コマンドは、配信のためにキューされる、請求項２に記載の装置。
【請求項４】
出力クロックエッジを特定の入力基準クロックエッジに整列させるために少なくとも１つの位相調整状態マシンを更に備え、前記少なくとも１つの位相調整状態マシンは、位相ステップコマンドを配信することにより元の入力基準クロックエッジと出力クロックエッジとの間の位相エラー差をゼロにするように駆動する、請求項１に記載の装置。
【請求項５】
前記少なくとも１つの位相調整状態マシンは、各個々の出力クロック選択エッジが選択された入力基準クロックエッジに整列されるように個々のクロック出力を各々調整する複数の位相調整状態マシンを含む、請求項４に記載の装置。
【請求項６】
前記位相調整状態マシンは、ターゲット差を特定の入力時間基準に一致させるようにローカル時間基準信号を調整する、請求項４に記載の装置。
【請求項７】
各位相調整状態マシンは、ターゲット差を特定の入力時間基準に一致させるようにそのローカル時間基準信号を調整する、請求項５に記載の装置。
【請求項８】
基準クロックからの信号及び少なくとも１つの別の基準クロックを受信する基準周波数調整状態マシンを更に備え、この基準周波数調整状態マシンは、入力基準クロックと少なくとも１つの別の基準クロックとの間の差の周波数を学習し、そして該差の周波数により少なくとも１つの別の入力基準クロックの基準周波数を調整して、元の基準周波数に厳密に一致する調整済み基準周波数を生成する、請求項１に記載の装置。
【請求項９】
前記少なくとも１つの別の入力基準クロックは、別の基準周波数を各々発生する複数の別の入力基準クロックを含み、前記基準周波数調整状態マシンは、元の基準周波数と、各別の基準周波数との間の差の周波数を学習し、そして別の入力基準クロックのうちの選択された１つの別の基準周波数を調整して、元の基準周波数に厳密に一致する調整済み基準周波数を生成する、請求項８に記載の装置。
【請求項１０】
基準クロックからの信号及び少なくとも１つの別の基準クロックを受信する基準周波数調整状態マシンを更に備え、この基準周波数調整状態マシンは、入力基準クロックと少なくとも１つの別の基準クロックとの間の差の周波数を学習し、そして該差の周波数により少なくとも１つの別の入力基準クロックの基準周波数を調整して、元の基準周波数に厳密に一致する調整済み基準周波数を生成する、請求項２に記載の装置。
【請求項１１】
前記発振器は、固定周波数発振器である、請求項１に記載の装置。
【請求項１２】
入力信号に基づいて発振周波数出力を発生することを含み、その周波数出力は、複数の均一に位相離間された出力タップ点へ供給され；
発振器へ前記入力信号を供給することを更に含み、その入力信号は、入力クロック信号とフィードバック信号との間の差に基づくエラー信号であり；
複数のタップ点によって各々駆動される複数の出力をマルチプレクスすることを更に含み、出力マルチプレクサの各々は、発振出力又はフィードバック信号として選択され；
複数の位相変化コマンドを決定しそしてその位相変化コマンドを選択のためにキューすることを更に含み、各位相変化コマンドは、一度に１つの位相タップで指定のマルチプレクサを調整することにより指定の出力マルチプレクサを新たなタップ点へと変化させ、その変化は、発振器のクロックエッジが出力に対してリピートされないときに行われ；
前記各位相変化コマンドを決定することは、
累積位相インクリメントの最大値を越えるまで複数のアキュムレータクロックサイクルにわたって位相インクリメント値を加算することにより累積位相インクリメントを計算し；
更に、累積位相インクリメントの最大値を越えたときに、累積位相インクリメント値を最大位相インクリメント値だけ減少し、そして位相変化の方向を指定する位相変化コマンドを配信する；
ことを含む、方法。
【請求項１３】
前記位相変化コマンドに対して方向が逆の周波数オフセット変化コマンドを更に含み、その周波数オフセット変化コマンドは、オフセットインクリメント値に基づいて前記位相変化コマンドとは異なるレートで発生され、前記オフセットインクリメント値は、アキュムレータクロックサイクルごとにオフセットインクリメント値を加算することにより複数のアキュムレータクロックサイクルにわたって累積され、最大累積オフセット値を越えたとき、累積オフセット値を最大オフセット値だけ減少し、そして周波数オフセットコマンドを配信し、更に、位相変化コマンドアキュムレータは、位相インクリメント及びオフセットインクリメント値の和を使用してインクリメントする、請求項１２に記載の方法。
【請求項１４】
複数の周波数オフセットコマンドを発生し、そして前記位相変化コマンド及び周波数オフセットコマンドを配信のためにキューすることを更に含む、請求項１３に記載の方法。
【請求項１５】
出力クロックエッジを特定の入力基準クロックエッジに整列させることを更に含み、その整列は、位相ステップコマンドを使用することにより入力基準クロックエッジと出力クロックエッジとの間の位相エラー差をゼロにするように駆動することを含む、請求項１２に記載の方法。
【請求項１６】
前記整列は、各個々の出力クロック選択エッジが選択された入力基準クロックエッジに整列されるように複数の個々のクロック出力の各々を調整することを含む、請求項１５に記載の方法。
【請求項１７】
ターゲット差を特定の入力時間基準に一致させるようにローカル時間基準信号を調整することを更に含む、請求項１５に記載の方法。
【請求項１８】
ターゲット差を特定の入力時間基準に一致させるように各ローカル時間基準信号を調整することを更に含む、請求項１６に記載の方法。
【請求項１９】
基準クロックからの信号及び少なくとも１つの別の基準クロックを受信し、入力基準クロックと少なくとも１つの別の基準クロックとの間の差の周波数を学習し、そして該差の周波数により少なくとも１つの別の入力基準クロックの基準周波数を調整して、元の基準周波数に厳密に一致する調整済み基準周波数を生成することを更に含む、請求項１２に記載の方法。
【請求項２０】
前記少なくとも１つの別の入力基準クロックは、別の基準周波数を各々発生する複数の別の入力基準クロックを含み、更に、元の基準周波数と、各別の基準周波数との間の差の周波数を学習し、そして別の入力基準クロックのうちの選択された１つの別の基準周波数を調整して、元の基準周波数に厳密に一致する調整済み基準周波数を生成することを更に含む、請求項１９に記載の方法。
【請求項２１】
基準クロックからの信号及び少なくとも１つの別の基準クロックを受信し、入力基準クロックと少なくとも１つの別の基準クロックとの間の差の周波数を学習し、そして該差の周波数により少なくとも１つの別の入力基準クロックの基準周波数を調整して、元の基準周波数に厳密に一致する調整済み基準周波数を生成することを更に含む、請求項１３に記載の方法。
【請求項２２】
周波数出力のベースとなる前記入力信号は、スタティック信号である、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、発振器の出力をコントロールすることに関する。より詳細には、本発明は、発振器の出力を位相調整して、発振器の出力周波数及び位相のコントロールを達成するための改良されたシステム及び技術に関する。
【背景技術】
【０００２】
多くの装置は、それらの機能を実行するため信頼性のある正確な周波数ソースを必要とする。装置の機能は、多くの場合、他の装置との同期動作、装置自体の中の機能の同期、正確なタイムキーピング、及び正確な周波数の使用を伴う多数の他の動作を含む。今日、正確な周波数発生のために水晶発振子が広く使用されている。そのような発振子は、簡単な結晶発振子からダブルオーブン結晶発振子設計まで多くの構成で入手できる。そのような設計は、広範囲な周波数及び安定性をカバーする。高い性能のために設計された構成では、発振器の性能は、水晶共振器の物理的特性、水晶共振器の周りのサポート回路、及び環境ファクタによって決定される。システムレベルでは、全体的な発振及び同期安定性に影響を及ぼすファクタは、温度変化、供給電圧変化、エージングレート、ステアリング直線性及び利得変動、アナログコントロール電圧ドリフト、並びに多数の他のファクタを含む。新規装置を開発し及び多くの用途において効率的サービスを提供するニーズは、益々良好な同期性能の需要を駆り立てている。装置の製造者は、当然、周波数発生のための著しく高価な技術に依存することなく、同期性能を発揮することを希望する。
【発明の概要】
【０００３】
本発明の１つの実施形態では、装置は、位相固定ループ発振回路を備えている。位相固定ループ発振回路は、入力信号に基づき周波数出力を発生する発振器を含む。周波数出力は、複数の均一位相間隔の出力タップ点へ供給される。位相固定ループ発振回路は、更に、発振器へ入力信号を供給する位相周波数検出器であって、その入力信号は、入力クロック信号とフィードバック信号との間の差に基づいてエラーを指示するものである位相周波数検出器と；複数のタップ点により各々駆動される複数の出力マルチプレクサであって、発振器の出力として各々選択されるか又はフィードバック信号として各々使用される複数の出力マルチプレクサと；一度に１つの位相タップで指定のマルチプレクサを調整することにより指定の出力マルチプレクサを新たなタップ点へ変化させるための位相変化コマンドを各々決定する複数の位相変化コントロール回路と；を備え、その変化は、発振器のクロックエッジが出力に対してリピートされないときに行われ、複数の位相変化コントロール回路の各々は、複数のアキュムレータクロックサイクルの各々において位相インクリメントを加算して、累積位相インクリメントを複数のアキュムレータクロックサイクルにわたって計算し、そして累積位相インクリメントの最大値を越えたときに、累積位相インクリメント値を最大位相インクリメント値だけ減少し、そして位相変化の方向を指定する位相変化コマンドを与えることにより、位相変化コマンドを決定し、更に、複数の位相変化コントロール回路により配信される位相変化コマンドが配信のためにキューされる。
【０００４】
本発明の別の実施形態では、方法は、入力信号に基づいて発振器周波数出力を発生することを含む。周波数出力は、複数の均一に位相離間された出力タップ点へ供給される。この方法は、更に、発振器へ入力信号を供給することを含み、その入力信号は、入力クロック信号とフィードバック信号との間の差に基づくエラー信号であり；複数のタップ点により各々駆動される複数の出力をマルチプレクスすることを更に含み、出力マルチプレクサの各々は、発振器出力又はフィードバック信号として選択され；複数の位相変化コマンドを決定しそしてその位相変化コマンドを選択のためにキューすることを更に含み、各位相変化コマンドは、一度に１つの位相タップで指定のマルチプレクサを調整することにより指定の出力マルチプレクサを新たなタップ点へと変化させ、その変化は、発振器のクロックエッジが出力に対してリピートされないときに行われる。各位相変化コマンドを決定することは、累積位相インクリメントの最大値を越えるまで複数のアキュムレータクロックサイクルにわたって位相インクリメントを加算することにより累積位相インクリメントを計算することを含む。累積位相インクリメントの最大値を超えたとき、累積位相インクリメント値が最大位相インクリメント値だけ減少され、そして位相変化の方向を指定する位相変化コマンドが配信される。
【図面の簡単な説明】
【０００５】
【図１】本発明の実施形態に使用される位相固定ループ回路を示す。
【図２】本発明の実施形態による位相コントロール周波数調整回路を示す。
【図３】図２の回路の別の図である。
【図４】本発明の実施形態による改善された位相コントロール型周波数調整回路コントロール回路を示す。
【図５】本発明の実施形態による別の改善された位相コントロール型周波数調整回路を示す。
【図６】本発明の実施形態によるプロセスを示す。
【発明を実施するための形態】
【０００６】
本発明の実施形態は、標準的な安価な水晶発振子設計を使用して改善された発振器性能を達成するメカニズムに向けられる。温度変動は、水晶発振子設計において著しい不安定源であり、温度変動を受ける発振器コンポーネントを交換すれば、発振器全体の性能を改善できる。本発明の実施形態は、オーブン入り水晶発振子設計で使用されるステアリングバラクタが実質的な温度依存性を受けることを認識することによって一部分誘導される。本発明者が行ったテストでは、ステアリングバラクタを除去すれば、熱安定性が倍になることが示されている。本発明の１つ以上の実施形態は、ステアリングバラクタと同じ機能を果たす安価なメカニズムを提供する。ステアリングバラクタは、結晶共振周波数の変化を許し、従って、発振周波数の調整を許す。発振器のステアリング機能に置き換わる安価な解決策は、動的に変化できる位相／遅延タップを使用することである。そのようなタップは、元々、高速シリアルリンク及びデジタル設計に影響する内部タイミング問題を解決できるように設計されたものであるが、本発明の１つ以上の実施形態では、そのようなタップは、位相変化の割合をコントロールすることにより周波数シフトを可能にするようにコントローラと共に使用される。
【０００７】
図１は、複数の出力をもつ位相固定ループ１００を示すもので、複数の均一に離間された出力タップ、ここに示す例では、８出力タップ設計を使用する電圧コントロール発振器（ＶＣＯ）を備えている。この設計では、８つのＶＣＯクロックタップ点の各々は、１つのＶＣＯクロック周期にわたって均一に分布されている。これらＶＣＯタップ点は、選択マルチプレクサ（１１４）を通して複数のクロック出力に接続され、選択されたＶＣＯタップ点の１つからクロック出力を個々に駆動することができる。更に、この設計は、マルチプレクサを新たなタップ点へ動的に変化できるようにするメカニズムを与え、従って、個々のクロック出力において１／８ＶＣＯクロックサイクル位相進み又は位相遅れを可能にする。電圧コントロール型発振器が種々の図面に示されて、一例として以下に説明するが、本発明の実施形態は、電圧コントロール型発振器の使用に限定されず、いかなる適当な発振器コントロールメカニズムが使用されてもよく、そして本発明の幾つかの実施形態は、固定周波数発振器でも実施できることが認識される。
【０００８】
入力マルチプレクサ１０２は、クロック入力を選択し、そのクロック入力は、／Ｎ分割器１０４により分割されて、位相周波数検出器（ＰＦＤ）１０５への入力クロックストリームを生成する。ＰＦＤ（位相周波数検出器）は、その２つの入力（Ｎ分割器１０４及びＭ分割器１０６から）を比較し、そして“Ｎ”入力が“Ｍ”入力より進んでいるか遅れているかを指示する信号を発生する。“Ｎ”入力が進んでいる場合には、“Ｍ”信号を、“Ｎ”入力と整列するためにスピードアップする必要がある。ＰＦＤ１０５は、電圧コントロール型発振器（ＶＣＯ）１０８に印加される電圧を増加又は減少することによってその変化を行うが、先ず、ＰＦＤ信号は、電荷ポンプ／ローパスフィルタ（ＣＰ／ＬＰＦ）ブロック１１０においてフィルタリングされる。ＣＰ／ＬＰＦは、ＶＣＯ出力変化が徐々に行われるようにＰＦＤ出力を平滑化する。ＶＣＯ１０８は、印加される入力電圧に比例する出力周波数を有する。ＶＣＯ１０８の出力は、ＭＨｚからＧＨｚレンジへの周波数範囲である。ＶＣＯ１０８の出力は、マルチプレクサ１１４Ａ、・・・１１４Ｎへ供給され、マルチプレクサ選択コントローラ１２０は、各個々のマルチプレクサに、ＶＣＯタップ点の１つをその関連クロック出力に接続するように指令する。ＶＣＯクロック出力は、個々のＣ、Ｒ及びＭ分割器１１８、１２０及び１０６によって各々分割されて、他の回路への出力クロック、或いはＰＦＤ１０５へのフィードバッククロック（Ｍ）を生成する。最終的な結果として、各クロック出力の最終出力クロック周波数は、ｆout＝ｆin＊Ｍ／（Ｎ＊Ｃ）となる。
【０００９】
１つ以上の実施形態において、本発明は、出力位相選択位相固定ループ１００を合体した位相コントロール型周波数調整コントロール回路２００を使用する。本発明の１つ以上の実施形態において、位相調整コントロール回路２００は、マルチプレクサ１１４Ａ、・・・１１４Ｎの各々について１つづつ、複数の位相変化コントロール回路２０２Ａ、・・・２０２Ｎを備えているが、以下に述べるように、位相調整コントロール回路は、単一の位相変化コントロール回路を含んでもよい。マルチプレクサ選択コントローラは、一度に１つの位相タップで指定のマルチプレクサを調整し、そしてＶＣＯクロックエッジが出力ドライバに対してリピートされないときに変化を行うことにより、特定の出力マルチプレクサを新たなＶＣＯタップ点へ変化するためのコマンド要求を受け取る。クロック出力経路のマルチプレクサが固定レートで変化される場合には、平均出力クロック周波数がアップ方向又はダウン方向に調整され、或いはマルチプレクサが固定のステップ数移動される場合には、出力クロックが固定量の位相進み又は遅れを累積する。回路２００は、出力クロックの位相を変化して望ましい出力クロック特性を生成すべきときを決定するのに必要なコントロールを位相変化コントロール回路ごとに与える。Ｎ番目のクロック周期ごとに出力位相を変化すると、高い調整レートで非常に粗い粒度をそして低いオフセット周波数で微細な粒度を与える１／Ｘ応答が生じる。回路２０２Ａ、・・・２０２Ｎの各々は、周波数調整が直線的であって且つ全調整範囲にわたって固定の１上位ビットステップサイズを有するように応答を直線化する。各回路２０２Ａ、・・・２０２Ｎは、最上位ビットがセットするか又は桁上げビットがアサートするまでアキュムレータクロックサイクル（＃）ごとに入力調整量を加算することにより動作する。桁上げビットは、加算器へ返送されず、むしろ、下位ｎ−１ビットだけが加算器へ返送される。その結果、クロックサイクルが直接カウントされる場合の１／Ｘ秒ではなく、Ｘ秒ごとに、位相更新がなされる。これらの特定の回路では、位相インクリメント入力値の最上位ビットは、周波数調整の符合を決定するための符号ビットとして使用される。ここに示す特定の構成を見ると、調整されたクロック出力の出力周波数は、式ΔＦout＝（Ｆaccumulator_clk＊位相インクリメント）／（Ｆvco＊タップ数＊２＾Ｐｈａｓｅ＿Ｉｎｃｒｅｍｅｎｔ＿Ｂｉｔｓ）に基づいて未調整の周波数からオフセットされることが決定される。この結果を綿密に調査すると、調整分解能が非常に小さく、顕著な調整範囲を与えることが明らかとなる。
【００１０】
特定の回路２００の場合に、最下位ビットサイズは、Ｆaccumulator_clk＝２０ＭＨｚ、Ｆvco＝１．２８ＧＨｚ、タップ数＝８、３１位相インクリメントビットにより決定され、最下位ビット（ＬＳＢ）分解能＝２０Ｅ６＊１／（１．２８Ｇ＊８＊２＾３１）＝９０９．４９４７Ｅ−１５パーツを与える。その結果、各調整ステップに対し一兆の周波数変化当たり均一な〜０．９０９パーツを伴う直線コントロール応答を有する回路が得られる。この例示的回路では、最大周波数調整が２＾３１−１＊ＬＳＢ分解能＝±１９５３ｐｐｍであり、その結果、マルチプレクサは、アキュムレータクロックレートと本質的に同程度の速いレートで更新する。
【００１１】
回路２００をＰＬＬ１００と結合することで、付加的な問題、即ち接近位相ノイズ刺激を生じ且つ解決する。クロック信号の位相調整及び周波数変調は、下流のフィルタ回路が無効となるような基本的な搬送波周波数に近過ぎる高調波及びサイドローブを生成する。この問題の解決は、低いレートでの位相調整の発生を回避することであり、これは、基本的なクロック周波数に接近した位相ノイズ刺激を生成する。この問題は、調整量が大きい場合には心配ないが、出力クロックの周波数を僅かな量だけシフトするだけでよい場合には、課題が生じる。そのような課題を克服するメカニズムは、Ｆfinal＝Ｆ1−Ｆ2のような２つの大きな調整量の差により小さな調整量を実現できるという認識に基づいて開発できる。
【００１２】
Ｆ1及びＦ2の周波数オフセットが被駆動回路に影響しないか又は容易にフィルタリングできる場合には、接近位相ノイズ刺激の問題が回避される。任意の論理回路２０４Ａ、・・・２０４Ｎは、−Ｆ2周波数を生成でき、そして回路２０２Ａ、・・・２０２Ｎは、Ｆ1周波数を生成する。Ｆ1周波数は、Ｆ1＝Ｆadjust＋Ｆ2となるようにセットされ、そしてＦ２は、当該周波数以外の値にセットされ、最終結果は、Ｆfinal＝Ｆadjust＋Ｆ2−Ｆ2＝Ｆadjustとなる。フィルタ帯域が固定である場合には、Ｆ2値を計算し、そしてスタティックな値として残すことができる。Ｆ2周波数は、前記のΔＦoutの式（ΔＦout＝（Ｆaccumulator_clk＊位相インクリメント）／（Ｆvco＊タップ数＊２＾Ｐｈａｓｅ＿Ｉｎｃｒｅｍｅｎｔ＿Ｂｉｔｓ））を使用して計算され、そしてその結果が回路２０４Ａ−２０４Ｎのオフセット値を経て回路にロードされる。望ましい出力クロック周波数の調整値は、式ΔＦoutを使用して上述したように計算され、そしてその結果が回路２０４Ａ−２０４Ｎの位相インクリメント値を経て回路にロードされる。Ｆ1値は、オフセット値及び位相インクリメント値の加算により回路に生成される。Ｆ2周波数は、位相ステップ方向が位相インクリメント値にロードされる値の符号と常に逆であることにより負にされる。オフセット値は、符号コントロールビットをもたない。
【００１３】
ここに示すように、加算回路は、クロックごとの出力ベースで実施され、個々の出力チューニング能力を許す。複数のコンポーネント２０２Ａ、・・・２０２Ｎ及び２０４Ａ、・・・２０４Ｎを設けるのではなく、各タイプの単一コンポーネントを使用して、各個々の出力ではなく合成出力をチューニングすることができる。その場合に、回路２０２Ａを、回路２０４Ａと任意に組み合わせて、使用するだけでよい。
【００１４】
位相コントロール回路２００の残りの要素は、出力コマンド先入れ先出し（ＦＩＦＯ）キュー２０６である。回路２００を調査することで、複数の位相ステップ出力コマンドを１つのアキュムレータクロックサイクルにアサートできることが明らかになる。ＦＩＦＯキュー２０６は、単一のクロックサイクルに生じる全てのステップコマンド及び方向を捕獲し、そしてそれらをマルチプレクサ選択コントローラで順次に処理できるようにする。各位相ステップ／方向及びオフセットステップ／方向は、特定の出力クロックに関連され、そしてＦＩＦＯに入れられる。ＦＩＦＯは、１つのアキュムレータクロックサイクルに複数のコマンドをＦＩＦＯキューに入力できるように設計される。ＦＩＦＯキュー２０６は、回路２０２Ａ−Ｎ、２０４Ａ−Ｎによって発生されるステップコマンドのピークレートをマルチプレクス選択コントローラのステップコマンド処理レートに一致させるため数十コマンドの深さである。コマンドＦＩＦＯ（２０６）への付加的な入力、即ち位相調整状態マシン入力は、他の回路が単一位相調整ステップに個々の出力クロック位相を正確に調整できるようにする。
【００１５】
オーブンコントロール型結晶発振子（ＯＣＸＯ）及びデジタル／アナログ変換（ＤＡＣ）回路に比して、上述したような解決策の利益は、容易に明らかである。以下のテーブルは、本発明の実施形態によるデジタル周波数合成（ＤＦＳ）と、従来技術との比較を表わす。
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【００１６】
これらの改善及び広いコントロール範囲では、発振器性能仕様を緩和しても、同じシステム機能を発揮できることが明らかである。最も明らかな緩和は、発振器の公称周波数である。高精度の基準発振器の場合、公称出力周波数は、典型的に、１０年以上の動作寿命を許すために数十ｐｐｂに制限される。上述した解決策を使用すると、発振器の公称出力周波数は、数千ｐｐｂのエラーとなるが、発振器の動作寿命には影響がない。これが顕著であるのは、結晶共振器の結晶ブランクの微細メッキ及び／又は微細エッチングステップの排除を可能にし、処理ステップの排除を通じて結晶発振子のコスト削減への経路を可能にするからである。これらステップを排除することで全結晶安定性も改善することを示唆する幾つかの証拠がある。
【００１７】
又、本発明の実施形態は、主として発振器コントロール利得が今や固定されて既知であるために、システムの位相固定ループを簡単化することもできる。新たな動作点に収斂したり、又は特定の発振器コントロール利得を学習及び校正したりするのではなく、新たな動作周波数へ直ちに移行することができる。例えば、周波数エラーが１０Ｈｚであることが分かっている場合には、慣習的な個々の特定の回路不確実性を伴うことなく、その周波数エラーを必要なコントロール値変化に数学的に変換することができる。別の例では、システムのタイミングエラーが５００ｎＳであることが分かっている場合には、全てのシステム性能範囲を依然満足しながら、正確に５００ｎＳの位相変化をできるだけ素早く既知の周波数オフセットに挿入することができる。一例として、５００ｎＳのエラーは、５０ｐｐｂより大きな出力周波数の変更を伴わずに１０秒で除去することができる。そのような調整は、発振器コントロール利得に２Ｘから３Ｘの変動を伴う慣習的な位相固定ループでは行うことができない。
【００１８】
図３は、図２と同様の位相コントロール型周波数調整回路３００を示すもので、付加的な要素及び特徴をより便利に表現するため要素は減少して合併した形態で示す。
【００１９】
図４は、改善された位相コントロール型周波数調整回路４００を示すもので、この調整回路は、コントロール回路３００と、状態マシン４０２及び付加的なクロックコンポーネントを含む冗長なクロック回路とを合体しており、その付加的なクロックコンポーネントは、同期状態デコード及びクロック選択要素４０４、位相整列要素４０６、Ｎで分割する分割器４０８、クロックアラーム４１０、他のシステムコンポーネントにクロック信号を与えるクロックジェネレータ４１２、マスター位相カウンタ４１４、及び位相ラッチ４１６を含む。冗長なクロック回路は、クロックが警報を伴わずにフェイルするときに生じ得る位相エラーを修正できるようにする。冗長なクロック回路４００の追加は、デジタル周波数合成位相固定ループ（ＤＦＳ  ＰＬＬ）に状態マシン４０２を追加し、これは、ソース位相ラッチ４１６からの入力を使用して、入力クロックに対するローカル時間ベースエラーを測定し、そしてローカル時間ベースを、入力クロックに整列するように明確に調整する。そのような回路は、マスター位相カウンタ４１４によりコントロールされるローカル時間ベースで実施される。マスター位相カウンタのコンテンツは、システムレベル時間ベースからの基準タイミングパルスに対して比較され、そしてそれら２つの間のエラーが位相調整状態マシン４０２へ供給され、ソース位相ラッチ値をターゲット値に対して比較して、エラーを決定する。位相調整状態マシン４０２は、その決定されたエラーを使用して、ローカルクロック周波数を若干調整するステップコマンドをＤＦＳ−ＰＬＬに与え、それにより、ローカルマスター位相カウンタ及び時間ベースを、供給されるシステムレベル基準クロックに正確に整列するまで動かす。これらステップコマンドは、位相調整状態マシンの入力を通してキュー２０６へ送られる。位相調整状態マシンは、１つの比較周期に多数の位相ステップの歩進を生じさせ、そしてエラーがゼロに達すると停止するようにプログラムされる。これは、多くの慣習的な解決策において遭遇するオーバーシュートエラーを伴うことなく迅速なコントロール型整列を可能にする。例えば、位相調整状態マシンへのエラー信号が２５ｎＳのエラーを指示し、そして最大許容修正周波数オフセットが５ｐｐｂである場合には、位相調整状態マシンは、５ｐｐｂ限界を越えないレートでＤＦＳ−ＰＬＬへ正確に２５ｎＳのステップコマンドを発生することができる。この能力は、冗長なクロックソースシステムにおいてクロック基準を交換するときに累積した位相エラーを除去するのに非常に有用である。
【００２０】
図５は、回路３００を合体しそして図４の要素において拡張された別の改善された位相コントロール型周波数調整回路５００を示す。デジタル周波数合成回路は、複数の基準クロック間の差の周波数を学習できるようにすると共に、差の周波数の基準クロックを選択できるようにする。ここに示す実施形態では、ＤＦＳ−ＰＬＬ出力の１つに比して別のクロックの時間周期にわたって累積された位相エラーが測定される。
【００２１】
回路５００は、この規範的実施形態において／４分割器の出力として実施される複数の別の入力基準クロック５０２Ａ−５０２Ｃを備えている。これら及び主基準クロック入力５０３Ａ及び５０３Ｂは、マルチプレクサ５０４に供給され、このマルチプレクサは、クロック状態及び選択コントロール要素５０５からコントロール信号を受け取る。又、回路５００は、Ｎで分割／クロックアラーム要素５０８と、位相調整状態マシン５１０も備えている。位相調整状態マシン５１０は、ソース位相ラッチ５１６から位相整列情報を受け取る。ソース位相ラッチ５１６は、入力基準５０３Ａ−Ｂ、５０２Ａ−Ｃの各々から基準パルスを受け取ったときにマスター位相カウンタ５１４のコンテンツを捕獲する。マスター位相カウンタは、回路３００のＤＦＳ−ＰＬＬからのコントロール出力によりインクリメントされる。又、マスター位相カウンタは、クロックジェネレータ５１８に信号供給し、このジェネレータは、複数のシステムクロック信号を発生する。回路３００は、複数の出力クロックを複数の別の位相カウンタ５２０へ供給し、このカウンタは、リンク位相ラッチ５２２へ信号供給する。複数の別の入力基準クロック５０２Ａ−５０２Ｃの各々に対してＤＦＳ−ＰＬＬ（３００）及び別の位相カウンタ（５２０）並びにリンク位相ラッチ５２２からの個別のクロック出力がある。別のリンク位相ラッチ５２２はエラー値を供給し、これに利得値５２６が乗算される（５２８）。乗算の結果は、位相インクリメントレジスタ５１９及び選択マルチプレクサ５３２へ送られる。選択マルチプレクサ５３２は、符号インバータ５３４への対応入力値を、主クロック出力に対応する位相インクリメントレジスタへ通すようにセットされる。位相インクリメントレジスタ５１９は、周波数エラー情報を位相調整状態マシン５１０へ送り、この状態マシンは、次いで、位相調整コマンドをＤＦＳ−ＰＬＬ３００へ発生する。位相調整状態マシン５１０からの位相調整コマンドは、別の入力クロック５０２Ａ−５０２Ｃに対応するＤＦＳ−ＰＬＬクロックを、別の入力クロック５０２Ａ−５０２Ｃの周波数に一致させる。リンク位相ラッチ５２２は、主入力クロックのいずれかが、ＡＮＤゲート５３０により決定されたように、且つ各別のクロック入力に対してＮで分割するロジック５０８で決定された周期レートで、選択されるとき、別の位相カウンタ５２０からの新たな値をラッチする。エラーブロック５２４は、個々のリンク位相ラッチ５２２によりラッチされた値が境界を外れ、従って、Ｎで分割するブロック５０８により発生される各別の入力クロックに対して周期的パルスと再整列させる必要がある場合に、別の位相カウンタ５２０をゼロにするように個々にジャンプする複数の比較器である。又、クロック状態及び選択コントロールモジュール５０５は、マルチプレクサ５３２の選択入力も供給する。
【００２２】
エラー測定は、この比較のためのＤＦＳ−ＰＬＬ出力クロックが別の入力クロック周波数に一致するまで、この比較に使用されるＤＦＳ−ＰＬＬ出力クロックを繰り返し調整するために使用される。このプロセスの結果、現在システム基準クロック周波数を変更せずに、現在選択されている基準クロックに代わって別の基準クロックを使用できるようにするＤＦＳ−ＰＬＬコントロール値が発見される。現在基準が失われると、学習した差の周波数コントロール値を否定してＤＦＳ−ＰＬＬ主クロック出力コントロールに直ちに適用し、新たな基準がＤＦＳ−ＰＬＬ調整範囲内にある限り出力システム基準クロックに影響を及ぼすことなく基準ソースで周波数を変化させるのを許す。この解決策は、安定であるが校正されない基準をバックアップクロックソースとして使用できるようにする。
【００２３】
図６は、本発明の一実施形態によるプロセス６００を示す。ブロック６０２において、入力クロックストリームが分割されて、／Ｎストリームを生成する。入力クロックストリームは、マルチプレクサに供給される複数の入手可能な入力クロックストリームから選択され、入力クロックストリームの１つを選択することは、マルチプレクサのコントロールを通して遂行される。ブロック６０４において、／Ｎ入力クロックストリームを／Ｍ分割発振器出力フィードバックと適当に比較することにより位相周波数検出が遂行される。ブロック６０６において、／Ｎ入力が／Ｍ入力より進んでいるか遅れているかを指示するエラー信号が発生され、その信号は、発振をコントロールするのに使用される電圧の増加又は減少を適当に含む。ブロック６０８において、エラー信号は、電荷ポンプ／ローパスフィルタリング（ＣＰ／ＬＰＦ）を受けて平滑化され、それにより生じる発振の変化が徐々に起きるようにする。ブロック６１０において、フィルタされた信号を使用して、フィルタされた信号の電圧に比例する出力周波数を適当に発生することにより（発振器コントロール入力として付与される）、発振をコントロールする。ブロック６１２において、複数の発振器タップ点を各々マルチプレクスしそして分割器に供給する１つ以上のマルチプレクサへ適当に配信することにより、発振器出力が出力として配信される。ブロック６１４において、発振器の出力は、一度に１つの位相タップでマルチプレクサを調整することにより、位相変化コントロールを使用してコントロールされ、発振器クロックエッジが出力へリピートされないときに変化が生じるようにする。位相変化コントロールは、最大値に達するまで位相変化インクリメントを累積することにより決定される位相調整コマンドを通して遂行される。その最大値に達すると、位相変化インクリメントの量及び方向を特定する位相変化コマンドが発行される。ブロック６１６において、発振器出力は、最大値に達するまで周波数オフセットインクリメントを累積することにより計算された周波数変化コマンドを使用してコントロールされ、周波数変化コマンドは、最大値に到達したときに位相調整コマンドとして逆方向に発行される。周波数変化コマンドが使用されるときは、位相変化インクリメントの加算に周波数調整が含まれる。複数のコントロールコマンドが決定される場合に実施されるブロック６１８において、個別のコントロールコマンドが決定され（位相変化コマンド、周波数変化コマンド、又はその両方であって、同時に動作する個別回路により独立して計算される）、それらコマンドは、提示のためにキューされ、そして順次に実行される。
【００２４】
上述した規範的実施形態及び本発明の他の実施形態により具現化されるデジタル周波数合成位相固定ループ設計の使用は、従来のデジタル・アナログコンバータ／バラクタ／水晶発振子設計に勝る多数の効果を達成する。それらは、次の通りである。
●広い周波数調整範囲
●直線的な出力周波数変化
●微細なコントロール分解能：アナログコントロールでは２０から２４ビットが典型的な限界であり、デジタルコントロールは、３２ビット以上を許す
●設計により正確に分かった利得
●簡単な一体化：既存のシステム要素に一体化できる実施形態を具現化できる
●単一の基準発振器からの複数の、独立して調整可能な出力
●水晶共振器組み立てプロセスの簡単化及び発振器要素の減少
●発振器からバラクタを除去したことによる発振器の熱安定性の改善
【００２５】
ＤＦＳ−ＰＬＬは、慣習的なＰＬＬ／クロック解決策では実際的でなかった機能を許す。例えば、図６に示して上述した実施形態は、フレーム内の１つのカードに対して未校正であるが安定した外部クロックソースを使用して、システムの残り部分がリセット又は再構成される間に幾つかの機能を動作状態に維持できるようにする能力を提供する。ＤＦＳ−ＰＬＬ解決策は、付加的なローカルカード発振器を伴わずに欠陥なしのクロックスワップ冗長性を可能にする。ＤＦＳ−ＰＬＬは、（例えば）ＩＥＥＥ  １５８８位相転送クロックアルゴリズムのサポートにおいて単一の発振器を調整済みクロック及び未調整クロックとしてサポートできるようにすると共に、他のシステムクロック安定性要件と競合する異なるフィルタ応答で同期イーサネットタイプ１及び２動作を簡単化することができる。
【００２６】
種々の規範的な実施形態を以上に述べたが、本発明の実施は、図示して説明した規範的実施形態に限定されないことを理解されたい。当業者であれば、以上の説明に鑑み、本発明の前記規範的実施形態に対する種々の変更や応用が明らかとなろう。
【００２７】
更に、前記の非限定実施形態の種々の特徴の幾つかは、他の特徴を対応的に使用しなくても、好都合に使用することができる。
【００２８】
それ故、前記説明は、本発明の原理、技術及び規範的実施形態の単なる例示に過ぎず、本発明を限定するものではない。
【符号の説明】
【００２９】
１００：位相固定ループ（ＰＬＬ）
１０２：入力マルチプレクサ
１０４：／Ｎ分割器
１０５：位相周波数検出器（ＰＦＤ）
１０８：電圧コントロール型発振器（ＶＣＯ）
１１０：電荷ポンプ／ローパスフィルタ（ＣＰ／ＬＰＦ）
１１４Ａ−Ｎ：マルチプレクサ
１２０：マルチプレクサ選択コントローラ
２００：位相調整コントロール回路
２０２Ａ−Ｎ：位相変化コントロール回路
２０４Ａ−Ｎ：ロジック回路
２０６：出力コマンド先入れ先出し（ＦＩＦＯ）キュー
３００：コントロール回路
４００：位相コントロール型周波数調整回路
４０２：状態マシン
４０４：同期状態デコード及びクロック選択要素
４０６：位相整列要素
４０８：Ｎで分割する分割器
４１０：クロックアラーム
４１２：クロックジェネレータ
４１４：マスター位相カウンタ
４１６：位相ラッチ
５００：位相コントロール型周波数調整回路
５０２Ａ−Ｃ：入力基準クロック
５０３Ａ−Ｂ：基準クロック入力
５０４：マルチプレクサ
５０５：クロック状態及び選択コントロール要素
５０８：Ｎで分割／クロックアラーム要素
５１０：位相調整状態マシン
５１４：マスター位相カウンタ
５１６：ソース位相ラッチ
５１９：位相インクリメントレジスタ
５２０：別の位相カウンタ
５２２：リンク位相ラッチ
５３２：選択マルチプレクサ
５３４：符号インバータ
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
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