(57)【要約】【課題】増幅部を形成するＭＯＳトランジスタのしきい値を制御することにより、所望の直流伝達特性を有する増幅回路を提供する。【解決手段】増幅回路１は、ソースが第１電源に接続され、ゲートに入力された信号を増幅してドレインから出力する第１ＭＯＳトランジスタ１０と、ソースが第１電源に接続された第２ＭＯＳトランジスタ２０と、第２ＭＯＳトランジスタ２０のドレインに関連付けられた電圧と、第２ＭＯＳトランジスタ２０のゲートの電圧とが等しくなるように第２ＭＯＳトランジスタ２０のバックゲートの電圧を制御し、制御した電圧を第１ＭＯＳトランジスタ１０のバックゲートに印加するバックゲート電圧制御素子３０と、を有する。【選択図】図２
2016019235.tif 000002
【特許請求の範囲】
【請求項１】
ソースが第１電源に接続され、ゲートに入力された信号を増幅してドレインから出力する第１ＭＯＳトランジスタと、
ソースが前記第１電源に接続された第２ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタのドレインに関連付けられた電圧と、前記第２ＭＯＳトランジスタのゲートの電圧とが等しくなるように前記第２ＭＯＳトランジスタのバックゲートの電圧を制御し、前記制御した電圧を前記第１ＭＯＳトランジスタのバックゲートに印加するバックゲート電圧制御素子と、
を有することを特徴とする増幅回路。
【請求項２】
前記バックゲート電圧制御素子は、オペアンプである、請求項１に記載の増幅回路。
【請求項３】
前記オペアンプは、前記第１電源と前記第１電源と電圧が相違する第２電源との間に直列接続されるＭＯＳトランジスタの段数は２段以下である、請求項２に記載の増幅回路。
【請求項４】
前記第２ＭＯＳトランジスタのゲート電圧を調整するゲート電圧調整回路を更に有する、請求項１〜３の何れか一項に記載の増幅回路。
【請求項５】
前記第２ＭＯＳトランジスタのゲートとドレインとの間の電圧を調整するゲート・ドレイン電圧調整回路を更に有する、請求項１〜３の何れか一項に記載の増幅回路。
【請求項６】
ゲートが入力端子に接続され、ソースが第１電源に接続され、ドレインが出力端子に接続された第１ｎＭＯＳトランジスタと、ゲートが前記入力端子に接続され、ソースが前記第１電源と電圧が相違する第２電源に接続され、ドレインが前記出力端子に接続された第１ｐＭＯＳトランジスタと、を有し、前記入力端子に入力された信号を増幅して前記出力端子から出力するＣＭＯＳインバータと、
ソースが前記第１電源に接続された第２ｎＭＯＳトランジスタと、
ソースが前記第２電源に接続された第２ｐＭＯＳトランジスタと、
前記第２ｎＭＯＳトランジスタのドレインに関連付けられた電圧と、前記第２ｎＭＯＳトランジスタのゲートの電圧とが等しくなるように前記第２ｎＭＯＳトランジスタのバックゲートの電圧を制御し、前記制御した電圧を前記第１ｎＭＯＳトランジスタのバックゲートに印加するｎＭＯＳバックゲート電圧制御素子と、
前記第２ｐＭＯＳトランジスタのドレインに関連付けられた電圧と、前記第２ｐＭＯＳトランジスタのゲートの電圧とが等しくなるように前記第２ｐＭＯＳトランジスタのバックゲートの電圧を制御し、前記制御した電圧を前記第１ｐＭＯＳトランジスタのバックゲートに印加するｐＭＯＳバックゲート電圧制御素子と、
を有することを特徴とするＣＭＯＳインバータ増幅回路。
【請求項７】
ソースが第１電源に接続され、ゲートに入力された信号を増幅してドレインから出力する第１ＭＯＳトランジスタと、
ソースが前記第１電源に接続された第２ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタのドレインに関連付けられた電圧と、前記第２ＭＯＳトランジスタのゲートの電圧とが等しくなるように前記第２ＭＯＳトランジスタのバックゲートの電圧を制御し、前記制御した電圧を前記第１ＭＯＳトランジスタのバックゲートに印加するバックゲート電圧制御素子と、
を有することを特徴とする比較回路。
【請求項８】
ゲートが入力端子に接続され、ソースが第１電源に接続され、ドレインが出力端子に接続された第１ｎＭＯＳトランジスタと、ゲートが前記入力端子に接続され、ソースが前記第１電源と電圧が相違する第２電源に接続され、ドレインが前記出力端子に接続された第１ｐＭＯＳトランジスタと、を有し、前記入力端子に入力された信号を増幅して前記出力端子から出力するＣＭＯＳインバータと、
ソースが前記第１電源に接続された第２ｎＭＯＳトランジスタと、
ソースが前記第２電源に接続された第２ｐＭＯＳトランジスタと、
前記第２ｎＭＯＳトランジスタのドレインに関連付けられた電圧と、前記第２ｎＭＯＳトランジスタのゲートの電圧とが等しくなるように前記第２ｎＭＯＳトランジスタのバックゲートの電圧を制御し、前記制御した電圧を前記第１ｎＭＯＳトランジスタのバックゲートに印加するｎＭＯＳバックゲート電圧制御素子と、
前記第２ｐＭＯＳトランジスタのドレインに関連付けられた電圧と、前記第２ｐＭＯＳトランジスタのゲートの電圧とが等しくなるように前記第２ｐＭＯＳトランジスタのバックゲートの電圧を制御し、前記制御した電圧を前記第１ｐＭＯＳトランジスタのバックゲートに印加するｐＭＯＳバックゲート電圧制御素子と、
を有することを特徴とする比較回路。
【請求項９】
アナログ信号とフィードバック信号とを加算する加算器と、
請求項６に記載のＣＭＯＳインバータ増幅回路を含む積分回路と、
前記積分回路の出力信号を量子化する量子化器と、
前記量子化器の出力信号を遅延し且つデジタルアナログ変換して前記フィードバック信号を出力するフィードバック回路と、
を有することを特徴とするΔΣアナログデジタル変換器。
【請求項１０】
前記量子化器は、請求項８に記載の比較回路を含む、請求項９の記載のΔΣアナログデジタル変換器。
【請求項１１】
ソースが第１電源に接続されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのドレインに関連付けられた電圧と、前記ＭＯＳトランジスタのゲートの電圧とが等しくなるように前記ＭＯＳトランジスタのバックゲートの電圧を制御し、前記制御した電圧を示す出力信号を出力するバックゲート電圧検出素子と、を有するばらつき検出回路を有する、ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路、ＣＭＯＳインバータ増幅回路、比較回路、ΔΣアナログデジタル変換器、及び半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳインバータ回路等のＭＯＳトランジスタにより形成された回路は、低電圧動作が可能であることから、低電源電圧デジタル回路の論理素子として使用される。また、ＭＯＳトランジスタにより形成された回路は、低電圧動作が可能であるという特性により、低電圧・低電力の基本増幅回路として使用されることが期待されている。しかしながら、ＭＯＳトランジスタは、電源電圧、動作温度及び製造条件の変動の影響を受け易いので、ＭＯＳトランジスタにより形成された従来の基本増幅回路は、利得が電源電圧、動作温度及び製造条件の変動により変動する。
【０００３】
図１は、非特許文献１に示されるＣＭＯＳインバータ増幅回路の回路ブロック図である。
【０００４】
ＣＭＯＳインバータ増幅回路９００は、第１インバータ９０１と、第１インバータ９０１の出力信号が入力される第２インバータ９０２と、第２インバータ９０２の出力信号が入力される第３インバータ９０３とを有する。第１インバータ９０１、第２インバータ９０２、及び第３インバータ９０３のそれぞれは、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを有するＣＭＯＳインバータである。第１インバータ９０１は、電源電圧Ｖｄｄと接地との間に直列接続され、且つ互いに等しい抵抗値Ｒを有する第１抵抗１１１及び第２抵抗１１２により分圧された入力電圧１／２・Ｖｄｄが入力される。
【０００５】
ＣＭＯＳインバータ増幅回路９００は、動的ボディ・バイアス（Active Body Bias、ＡＢＢ）を使用してしきい値電圧を制御してクリティカルパスに配置される素子の遅延を最適化している。すなわち、ＣＭＯＳインバータ増幅回路９００は、第１インバータ９０１〜第３インバータ９０３のｎＭＯＳトランジスタのバックゲートに、出力電圧をフィードバックすることによりｎＭＯＳトランジスタのしきい値電圧を制御する。ＣＭＯＳインバータ増幅回路９００では、電源電圧、動作温度及び製造条件の変動にかかわらず、しきい値電圧が１／２・Ｖｄｄになるように制御される。第１インバータ９０１のしきい値電圧が１／２・Ｖｄｄよりも小さくなり、第２インバータ９０２及び第３インバータ９０３の入力電圧が低下すると、ｎＭＯＳトランジスタのバックゲートの電圧は低下し、インバータそれぞれのしきい値電圧は上昇する。一方、第１インバータ９０１のしきい値電圧が１／２・Ｖｄｄよりも大きくなり、第２インバータ９０２及び第３インバータ９０３の入力電圧が上昇すると、ｎＭＯＳトランジスタのバックゲートの電圧は上昇し、インバータそれぞれのしきい値電圧は低下する。ＣＭＯＳインバータ増幅回路９００では、負帰還のフィードバック回路によりｎＭＯＳトランジスタのしきい値電圧が制御されることにより、しきい値電圧を１／２・Ｖｄｄに維持する。ＣＭＯＳインバータ増幅回路９００の出力信号は、クリティカルパスに配置される不図示のＭＯＳトランジスタのバックゲートに出力される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】「0.5-V analog circuit techniques and their application in OTA and filter design」, S. Chatterjee, Y. Tsividis, Y. and P. Kinget, IEEE J. Solid-SState Circuits, Vol. 40, no. 12, pp. 2373-2387, Dec. 2005
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、非特許文献１に示されるＣＭＯＳインバータ増幅回路９００では、ｎＭＯＳトランジスタのバックゲート電圧のみを制御しているため、ｐＭＯＳトランジスタのしきい値電圧の変動を制御に反映できないという問題がある。また、ＣＭＯＳインバータ増幅回路９００では、入力信号と出力信号との間の利得条件及び位相条件が所定の条件になるときに回路動作が不安定になり、最悪の場合、発振状態になるおそれがあるという問題がある。さらに、ＣＭＯＳインバータ増幅回路９００では、製造条件の変動に対して狭い範囲でしか制御できないという問題がある。このように、非特許文献１に示されるＣＭＯＳインバータ増幅回路９００では、所望の直流伝達特性を有する増幅回路を提供することが容易ではない。
【０００８】
そこで、本発明は、増幅部を形成するＭＯＳトランジスタのしきい値を制御することにより、所望の直流伝達特性を有する増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る増幅回路は、ソースが第１電源に接続され、ゲートに入力された信号を増幅してドレインから出力する第１ＭＯＳトランジスタと、ソースが第１電源に接続された第２ＭＯＳトランジスタと、第２ＭＯＳトランジスタのドレインに関連付けられた電圧と、第２ＭＯＳトランジスタのゲートの電圧とが等しくなるように第２ＭＯＳトランジスタのバックゲートの電圧を制御し、制御した電圧を第１ＭＯＳトランジスタのバックゲートに印加するバックゲート電圧制御素子と、を有することを特徴とする。
【００１０】
また、本発明に係る増幅回路では、バックゲート電圧制御素子は、オペアンプであることが好ましい。
【００１１】
また、本発明に係る増幅回路では、オペアンプは、第１電源と第１電源と電圧が相違する第２電源との間に直列接続されるＭＯＳトランジスタの段数は２段以下であることが好ましい。
【００１２】
また、本発明に係る増幅回路は、第２ＭＯＳトランジスタのゲートの電圧を調整するゲート電圧調整回路を更に有することが好ましい。
【００１３】
また、本発明に係る増幅回路は、第２ＭＯＳトランジスタのゲートとドレインとの間の電圧を調整するゲート・ドレイン電圧調整回路を更に有することが好ましい。
【００１４】
本発明に係るＣＭＯＳインバータ増幅回路は、ゲートが入力端子に接続され、ソースが第１電源に接続され、ドレインが出力端子に接続された第１ｎＭＯＳトランジスタと、ゲートが入力端子に接続され、ソースが第１電源と電圧が相違する第２電源に接続され、ドレインが出力端子に接続された第１ｐＭＯＳトランジスタと、を有し、入力端子に入力された信号を増幅して出力端子から出力するＣＭＯＳインバータと、ソースが第１電源に接続された第２ｎＭＯＳトランジスタと、ソースが第２電源に接続された第２ｐＭＯＳトランジスタと、第２ｎＭＯＳトランジスタのドレインに関連付けられた電圧と、第２ｎＭＯＳトランジスタのゲートの電圧とが等しくなるように第２ｎＭＯＳトランジスタのバックゲートの電圧を制御し、制御した電圧を第１ｎＭＯＳトランジスタのバックゲートに印加するｎＭＯＳバックゲート電圧制御素子と、第２ｐＭＯＳトランジスタのドレインに関連付けられた電圧と、第２ｐＭＯＳトランジスタのゲートの電圧とが等しくなるように第２ｐＭＯＳトランジスタのバックゲートの電圧を制御し、制御した電圧を第１ｐＭＯＳトランジスタのバックゲートに印加するｐＭＯＳバックゲート電圧制御素子と、を有することを特徴とする。
【００１５】
本発明に係る比較回路は、ソースが第１電源に接続され、ゲートに入力された信号を増幅してドレインから出力する第１ＭＯＳトランジスタと、ソースが第１電源に接続された第２ＭＯＳトランジスタと、第２ＭＯＳトランジスタのドレインに関連付けられた電圧と、第２ＭＯＳトランジスタのゲートの電圧とが等しくなるように第２ＭＯＳトランジスタのバックゲートの電圧を制御し、制御した電圧を第１ＭＯＳトランジスタのバックゲートに印加するバックゲート電圧制御素子と、を有することを特徴とする。
【００１６】
本発明に係る比較回路は、ゲートが入力端子に接続され、ソースが第１電源に接続され、ドレインが出力端子に接続された第１ｎＭＯＳトランジスタと、ゲートが入力端子に接続され、ソースが第１電源と電圧が相違する第２電源に接続され、ドレインが出力端子に接続された第１ｐＭＯＳトランジスタと、を有し、入力端子に入力された信号を増幅して出力端子から出力するＣＭＯＳインバータと、ソースが第１電源に接続された第２ｎＭＯＳトランジスタと、ソースが第２電源に接続された第２ｐＭＯＳトランジスタと、第２ｎＭＯＳトランジスタのドレインに関連付けられた電圧と、第２ｎＭＯＳトランジスタのゲートの電圧とが等しくなるように第２ｎＭＯＳトランジスタのバックゲートの電圧を制御し、制御した電圧を第１ｎＭＯＳトランジスタのバックゲートに印加するｎＭＯＳバックゲート電圧制御素子と、第２ｐＭＯＳトランジスタのドレインに関連付けられた電圧と、第２ｐＭＯＳトランジスタのゲートの電圧とが等しくなるように第２ｐＭＯＳトランジスタのバックゲートの電圧を制御し、制御した電圧を第１ｐＭＯＳトランジスタのバックゲートに印加するｐＭＯＳバックゲート電圧制御素子と、を有することを特徴とする。
【００１７】
本発明に係るΔΣアナログデジタル変換器は、アナログ信号とフィードバック信号とを加算する加算器と、本発明に係るＣＭＯＳインバータ増幅回路を含む積分回路と、積分回路の出力信号を量子化する量子化器と、量子化器の出力信号を遅延し且つデジタルアナログ変換してフィードバック信号を出力するフィードバック回路と、を有することを特徴とする。
【００１８】
また、本発明に係るΔΣアナログデジタル変換器では、量子化器は、本発明に係る比較回路を含むことが好ましい。
【００１９】
本発明に係る半導体装置は、ソースが第１電源に接続されたＭＯＳトランジスタと、ＭＯＳトランジスタのドレインに関連付けられた電圧と、ＭＯＳトランジスタのゲートの電圧とが等しくなるようにＭＯＳトランジスタのバックゲートの電圧を制御し、制御した電圧を示す出力信号を出力するバックゲート電圧検出素子と、を有するばらつき検出回路を有することを特徴とする。
【発明の効果】
【００２０】
本発明に係る増幅回路は、増幅部を形成するＭＯＳトランジスタのしきい値を制御することにより、所望の直流伝達特性を有することができる。
【図面の簡単な説明】
【００２１】
【図１】従来のＣＭＯＳインバータ増幅回路の回路ブロック図である。
【図２】第１実施形態に係る増幅回路の回路ブロック図である。
【図３】図２に示すバックゲート電圧制御素子の内部回路図である。
【図４】図２に示す第１ｎＭＯＳトランジスタの直流伝達特性の一例を示す図である。
【図５】第２実施形態に係る増幅回路の回路ブロック図である。
【図６】第３実施形態に係る増幅回路の回路ブロック図である。
【図７】（ａ）は従来のＣＭＯＳインバータ増幅回路の製造ばらつきによる直流伝達特性の変動を示す図であり、（ｂ）は図６に示す増幅回路の製造ばらつきによる直流伝達特性の変動を示す図である。
【図８】（ａ）は従来のＣＭＯＳインバータ増幅回路の製造ばらつきによる利得の周波数応答特性の変動を示す図であり、（ｂ）は図６に示す増幅回路の製造ばらつきによる利得の周波数応答特性の変動を示す図である。
【図９】（ａ）は従来のＣＭＯＳインバータ増幅回路及び図６に示す増幅回路の電源電圧の変動による利得の変動を示す図であり、（ｂ）は従来のＣＭＯＳインバータ増幅回路及び図６に示す増幅回路の電源電圧の変動による単一利得時の周波数変動を示す図であり、（ｃ）は従来のＣＭＯＳインバータ増幅回路及び図６に示す増幅回路の動作温度の変動による利得の変動を示す図であり、（ｄ）は従来のＣＭＯＳインバータ増幅回路及び図６に示す増幅回路の動作温度の変動による単一利得の変動を示す図である。
【図１０】第４実施形態に係る増幅回路の回路ブロック図である。
【図１１】第５実施形態に係る増幅回路の回路ブロック図である。
【図１２】第６実施形態に係る増幅回路の回路ブロック図である。
【図１３】第７実施形態に係る増幅回路の回路ブロック図である。
【図１４】第８実施形態に係る増幅回路の回路ブロック図である。
【図１５】（ａ）は図１４に示す増幅回路においてレベルシフト素子の降圧電圧ΔＶを変化させたときの第１ＭＯＳトランジスタの直流伝達特性を示す図であり、（ｂ）は図１４に示す増幅回路においてゲート電圧制御回路の制御電圧Ｖｇを変化させたときの第１ＭＯＳトランジスタの直流伝達特性を示す図である。
【図１６】第９実施形態に係る増幅回路の回路ブロック図である。
【図１７】第１０実施形態に係る増幅回路の回路ブロック図である。
【図１８】（ａ）は実施形態に係る半導体ウェハの平面図であり、（ｂ）は（ａ）に示す半導体ウェハに形成される半導体装置の平面図であり、（ｃ）及び（ｄ）のそれぞれは（ｂ）に示す半導体装置に搭載されるばらつき検出回路の回路図である。
【図１９】実施形態に係るΔΣアナログデジタル変換回路の回路ブロック図である。
【図２０】従来のΔΣＡＤ変換回路及び図１９に示すΔΣＡＤ変換回路のＳＮＤＲの製造ばらつきによる変動を示す図である。
【図２１】（ａ）は、従来のΔΣＡＤ変換回路及び図１９に示すΔΣＡＤ変換回路の電源電圧の変動によるＳＮＤＲの変動を示す図であり、（ｂ）は従来のΔΣＡＤ変換回路及び図１９に示すΔΣＡＤ変換回路の動作温度の変動によるＳＮＤＲの変動を示す図である。
【図２２】他の実施形態に係るΔΣアナログデジタル変換回路の回路ブロック図である。
【発明を実施するための形態】
【００２２】
以下図面を参照して、本発明に係る増幅回路、ＣＭＯＳインバータ増幅回路、比較回路、ΔΣアナログデジタル変換器、及び半導体装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。以降、異なる図面において同じ参照符号が付されたものは同じ機能を有する構成要素であることを意味する。
【００２３】
図２は、第１実施形態に係る増幅回路の回路ブロック図である。
【００２４】
増幅回路１は、第１ｎＭＯＳトランジスタ１０と、第１ｎＭＯＳ負荷１１と、第２ｎＭＯＳトランジスタ２０と、第２ｎＭＯＳ負荷２１と、バックゲート電圧制御素子３０と、レベルシフト素子４０と、高抵抗素子５０とを有する。また、増幅回路１は、信号入力端子６０と、信号出力端子６１と、ゲート入力端子６２とを有する。信号入力端子６０には、所定の直流成分を有し且つ所定の振幅を有する入力信号Ｖｉｎが入力される。信号出力端子６１からは、入力信号Ｖｉｎの振幅を増幅した出力電圧Ｖｏｕｔが出力される。ゲート入力端子６２は、第１ｎＭＯＳトランジスタ１０のしきい値電圧及び直流伝達特性を決定するために第２ｎＭＯＳトランジスタ２０のゲート及びバックゲート電圧制御素子３０の第１入力端子に入力されるゲート電圧が入力される。
【００２５】
第１ｎＭＯＳトランジスタ１０は、ゲートが信号入力端子６０に接続され、ソースが接地され、ドレインが信号出力端子６１に接続され、バックゲートがバックゲート電圧制御素子３０の出力端子に接続される。第１ｎＭＯＳ負荷１１は、抵抗素子であり、一端が電源電圧Ｖｄｄに接続され、他端が第１ｎＭＯＳトランジスタ１０のドレインと共に信号出力端子６１に接続される。第１ｎＭＯＳトランジスタ１０及び第１ｎＭＯＳ負荷１１は、信号入力端子６０に入力された信号を増幅して信号出力端子６１から出力する増幅部１０１を形成する。
【００２６】
第２ｎＭＯＳトランジスタ２０は、ゲートがゲート入力端子６２に接続され、ソースが接地され、ドレインが第２ｎＭＯＳ負荷２１と共にレベルシフト素子４０に接続され、バックゲートがバックゲート電圧制御素子３０の出力端子に接続される。第２ｎＭＯＳ負荷２１は、抵抗素子であり、一端が電源電圧Ｖｄｄに接続され、他端が第２ｎＭＯＳトランジスタ２０のドレインと共にレベルシフト素子４０に接続される。
【００２７】
第２ｎＭＯＳトランジスタ２０は、第１ｎＭＯＳトランジスタ１０と同一の構造を有し、第１ｎＭＯＳトランジスタ１０のしきい値電圧を制御するためのレプリカトランジスタとして機能する。
【００２８】
バックゲート電圧制御素子３０は、オペアンプであり、第１入力端子が第２ｎＭＯＳトランジスタのゲートと共にゲート入力端子６２に接続され、第２入力端子がレベルシフト素子４０に接続される。また、バックゲート電圧制御素子３０の出力端子は、出力端子が第１ｎＭＯＳトランジスタ１０及び第２ｎＭＯＳトランジスタ２０のバックゲートに接続される。
【００２９】
図３は、バックゲート電圧制御素子３０の内部回路図である。
【００３０】
バックゲート電圧制御素子３０は、第１ＭＯＳトランジスタＭ１と、第２ＭＯＳトランジスタＭ２と、第３ＭＯＳトランジスタＭ３と、第４ＭＯＳトランジスタＭ４と、第５ＭＯＳトランジスタＭ５と、定電流負荷Ｌ１とを有する。
【００３１】
第１ＭＯＳトランジスタＭ１、第２ＭＯＳトランジスタＭ２及び第５ＭＯＳトランジスタＭ５はｐＭＯＳトランジスタであり、それぞれのソースは電源電圧Ｖｄｄに接続される。第３ＭＯＳトランジスタＭ３及び第４ＭＯＳトランジスタＭ４はｎＭＯＳトランジスタであり、それぞれのソースは接地される。第１ＭＯＳトランジスタＭ１のゲートにはバックゲート電圧制御素子３０の一方の入力信号が入力され、第２ＭＯＳトランジスタＭ２のゲートにはバックゲート電圧制御素子３０の他方の入力信号が入力される。第１ＭＯＳトランジスタＭ１のドレインは第３トランジスタＭ３のドレインに接続され、第２ＭＯＳトランジスタＭ２のドレインは第４トランジスタＭ４のドレインに接続される。第３ＭＯＳトランジスタＭ３のゲートと第４ＭＯＳトランジスタＭ４のゲート及びドレインは互いに接続される。第３ＭＯＳトランジスタＭ３と第４ＭＯＳトランジスタＭ４とはカレントミラー回路を形成し、第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２の負荷として機能する。
【００３２】
第５ＭＯＳトランジスタＭ５のゲートは基準電圧Ｖｃｍが印加され、第５ＭＯＳトランジスタＭ５のドレインは、第１ＭＯＳトランジスタＭ１、第２ＭＯＳトランジスタＭ２及び第５ＭＯＳトランジスタＭ５のバックゲートと、定電流負荷Ｌ１とに接続される。一例では、基準電圧Ｖｃｍは１／２・Ｖｄｄである。定電流負荷Ｌ１は、抵抗素子であり、第５ＭＯＳトランジスタＭ５のゲートに印加される基準電圧に応じた基準電流Ｉｃｎｔを流す負荷である。第５ＭＯＳトランジスタＭ５及び定電流負荷Ｌ１は、基準電流回路として機能する。また、第５ＭＯＳトランジスタＭ５のバックゲートは、第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２のバックゲートに接続される。このため、第１ＭＯＳトランジスタＭ１、第２ＭＯＳトランジスタＭ２及び第５ＭＯＳトランジスタＭ５のしきい値電圧は互いに等しくなる。第１ＭＯＳトランジスタＭ１、第２ＭＯＳトランジスタＭ２及び第５ＭＯＳトランジスタＭ５のしきい値電圧は互いに等しいので、第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２は基準電流Ｉｃｎｔに応じた電流が流れるように制御される。
【００３３】
バックゲート電圧制御素子３０では、電源電圧Ｖｄｄと接地との間に直列接続されるＭＯＳトランジスタの段数は２段以下になる。電源電圧Ｖｄｄと接地との間には、第１ＭＯＳトランジスタＭ１及び第３ＭＯＳトランジスタＭ３が直列接続されると共に、第２ＭＯＳトランジスタＭ２及び第４ＭＯＳトランジスタＭ４が直列接続される。また、第５ＭＯＳトランジスタＭ５は、電源電圧Ｖｄｄと接地との間に抵抗素子である定電流負荷Ｌ１と直列接続される。バックゲート電圧制御素子３０は、電源電圧Ｖｄｄと接地との間に直列接続されるＭＯＳトランジスタの段数は２段以下なので、低電圧動作が可能である。
【００３４】
レベルシフト素子４０は、直列接続された複数のダイオードからなる回路などにより構成され、第２ｎＭＯＳトランジスタ２０のドレイン電圧を電圧降下した電圧をバックゲート電圧制御素子３０の第１入力端子に入力する。レベルシフト素子４０が降下する降下電圧はΔＶで示される。
【００３５】
第２ｎＭＯＳトランジスタ２０、第２ｎＭＯＳ負荷２１、バックゲート電圧制御素子３０及びレベルシフト素子４０は、第１ｎＭＯＳトランジスタ１０のバックゲートに印加される電圧を制御するバックゲート電圧制御回路１０２を形成する。バックゲート電圧制御素子３０の第１入力端子には、第２ｎＭＯＳトランジスタ２０のゲートと共にゲート入力端子に入力されるゲート電圧Ｖｇが印加される。バックゲート電圧制御素子３０の第２入力端子には、第２ｎＭＯＳトランジスタ２０のドレイン電圧からΔＶ電圧降下した電圧（Ｖｄ−ΔＶ）が印加される。また、バックゲート電圧制御素子３０は、第１入力端子に印加される電圧Ｖｇと第２入力端子に印加される電圧（Ｖｄ−ΔＶ）が等しくなり、（Ｖｇ＝Ｖｄ−ΔＶ）の関係を満たすような電圧を第２ｎＭＯＳトランジスタ２０のバックゲートに印加する。したがって、バックゲート電圧制御素子３０は、ゲートにゲート入力端子６２を介してゲート電圧Ｖｇが印加されたときのドレイン電圧Ｖｄが（Ｖｇ＋ΔＶ）になるような電圧を第２ｎＭＯＳトランジスタ２０のバックゲートに印加する。
【００３６】
また、バックゲート電圧制御素子３０は、第２ｎＭＯＳトランジスタ２０のバックゲートに印加する電圧と等しい電圧を、第１ｎＭＯＳトランジスタ１０のバックゲートに印加する。第１ｎＭＯＳトランジスタ１０と第２ｎＭＯＳトランジスタ２０とは、同一構造を有するので、双方のバックゲートに印加される電圧が等しいとき、双方のしきい値電圧は等しくなる。第１ｎＭＯＳトランジスタ１０及び第２ｎＭＯＳトランジスタ２０のしきい値電圧が互いに等しくなると、第１ｎＭＯＳトランジスタ１０及び第２ｎＭＯＳトランジスタ２０の直流伝達特性は、互いに等しくなる。
【００３７】
第１ｎＭＯＳトランジスタ１０のしきい値電圧は、レプリカトランジスタとして機能する第２ｎＭＯＳトランジスタ２０を使用してバックゲート電圧制御素子３０により、所望の値になるように制御される。すなわち、増幅回路１では、バックゲート電圧制御回路１０２は、第１ｎＭＯＳトランジスタ１０のしきい値電圧を、ゲート電圧がＶｇのときにドレイン電圧Ｖｄが（Ｖｄ＝Ｖｇ＋ΔＶ）になるような直流伝達特性を有するように制御する。
【００３８】
図４は、第１ｎＭＯＳトランジスタ１０の直流伝達特性の一例を示す図である。図４において、横軸は第１ｎＭＯＳトランジスタ１０のゲート電圧を示し、縦軸は第１ｎＭＯＳトランジスタ１０のドレイン電圧を示す。また、図４において、縦軸の下方に示される波形は入力端子に入力される入力電圧Ｖｉｎの一例を示し、横軸に隣接して示される波形は出力端子から出力される出力電圧Ｖｏｕｔの一例を示す。
【００３９】
第１ｎＭＯＳトランジスタ１０のゲートに入力信号Ｖｉｎとして直流成分がＶｄｉであり且つＡｉの振幅を有する信号が入力されたとき、第１ｎＭＯＳトランジスタ１０のドレインから直流成分がＶｄｏであり且つＡｏの振幅を有する信号が出力される。ゲート入力端子６２に印加されるゲート電圧Ｖｇが入力信号Ｖｉｎの直流成分Ｖｄｉとして印加されたとき、入力信号Ｖｉｎの直流成分Ｖｄｉと出力信号Ｖｏｕｔの直流成分Ｖｄｏとは、（Ｖｄｏ＝Ｖｄｉ＋ΔＶ）との関係を有する。入力信号Ｖｉｎの振幅Ａｉと出力電圧Ｖｏｕｔの振幅Ａｏとの間の増幅率は、第１ＭＯＳトランジスタの直流伝達特性の傾きに応じて決定される。
【００４０】
高抵抗素子５０は、抵抗値が非常に大きい抵抗素子であり、一端が信号入力端子６０端子に接続され、他端がゲート入力端子６２に接続される。高抵抗素子５０は、入力信号Ｖｉｎの交流信号成分が、バックゲート電圧制御回路１０２へ伝搬するのを防ぎ、直流成分Ｖｄｉとしてゲート入力端子に印加される電圧Ｖｇが安定に供給できるように機能する。高抵抗素子５０は、省略されてもよい。
【００４１】
図５は、第２実施形態に係る増幅回路の回路ブロック図である。
【００４２】
増幅回路２は、第１ｐＭＯＳトランジスタ１２と、第１ｐＭＯＳ負荷１３と、第２ｐＭＯＳトランジスタ２２と、第２ｐＭＯＳ負荷２３と、バックゲート電圧制御素子３０と、レベルシフト素子４０と、高抵抗素子５０とを有する。また、増幅回路２は、信号入力端子６０と、信号出力端子６１と、ゲート入力端子６２とを有する。
【００４３】
増幅回路２は、増幅部を形成するＭＯＳトランジスタがｎＭＯＳトランジスタではなく、ｐＭＯＳトランジスタであることが第１実施形態に係る増幅回路１と相違する。増幅部を形成するＭＯＳトランジスタがｐＭＯＳトランジスタで形成されるので、ｐＭＯＳトランジスタであり且つ第１ｐＭＯＳトランジスタと同一の構造を有する第２ｐＭＯＳトランジスタ２２がレプリカトランジスタとして配置される。第１ｐＭＯＳ負荷１３及び第２ｐＭＯＳ負荷２３は、第１ｎＭＯＳ負荷１１と同様に抵抗素子である。
【００４４】
第１ｐＭＯＳトランジスタ１２及び第１ｐＭＯＳ負荷１３は、信号入力端子６０に入力された信号を増幅して信号出力端子６１から出力する増幅部２０１を形成する。第２ｐＭＯＳトランジスタ２２、第２ｐＭＯＳ負荷２３、バックゲート電圧制御素子３０及びレベルシフト素子４０は、第１ｐＭＯＳトランジスタ１２のバックゲートに印加される電圧を制御するバックゲート電圧制御回路２０２を形成する。増幅回路２では、バックゲート電圧制御回路２０２は、第１ｐＭＯＳトランジスタ１２のしきい値電圧を、ゲート電圧がＶｇのときにドレイン電圧Ｖｄが（Ｖｇ―ΔＶ）になるような直流伝達特性を有するように制御する。
【００４５】
図６は、第３実施形態に係る増幅回路の回路ブロック図である。
【００４６】
増幅回路３は、第１ｎＭＯＳトランジスタ１０と、第１ｐＭＯＳトランジスタ１２と、第２ｎＭＯＳトランジスタ２０と、第２ｎＭＯＳ負荷２１と、第２ｐＭＯＳトランジスタ２２と、第２ｐＭＯＳ負荷２３とを有する。また、増幅回路３は、第１バックゲート電圧制御素子３１と、第２バックゲート電圧制御素子３２と、信号入力端子６０と、信号出力端子６１と、基準信号入力端子６３とを有する。
【００４７】
第１ｎＭＯＳトランジスタ１０及び第１ｐＭＯＳトランジスタ１２は、ゲートが信号入力端子６０に接続され、ドレインが信号出力端子６１に接続される。第１ｎＭＯＳトランジスタ１０のソースは接地され、第１ｐＭＯＳトランジスタ２０のソースは電源電圧Ｖｄｄに接続される。第１ｎＭＯＳトランジスタ１０及び第１ｐＭＯＳトランジスタ１２は、信号入力端子６０に入力された信号を増幅して信号出力端子６１から出力するＣＭＯＳインバータ増幅部３００を形成する。
【００４８】
第２ｎＭＯＳトランジスタ２０は、ゲートが第１バックゲート電圧制御素子３１の第１入力端子と共に基準信号入力端子６３に接続され、ソースが接地され、ドレインが第２ｎＭＯＳ負荷２１と共に第１バックゲート電圧制御素子３１の第２入力端子に接続される。また、第２ｎＭＯＳトランジスタ２０は、バックゲートが第１バックゲート電圧制御素子３１の出力端子に接続される。第１バックゲート電圧制御素子３１は、バックゲート電圧制御素子３０と同一の構成及び機能を有する。第２ｎＭＯＳトランジスタ２０、第２ｎＭＯＳ負荷２１及び第１バックゲート電圧制御素子３１は、第１ｎＭＯＳトランジスタ１０のバックゲートに印加される電圧を制御する第１バックゲート電圧制御回路３０１を形成する。第１バックゲート電圧制御回路３０１は、レベルシフト素子４０を有さず、第１バックゲート電圧制御素子３１の第２入力端子が第２ｎＭＯＳトランジスタ２０のドレインに直接接続されることが、バックゲート電圧制御回路１０２と相違する。
【００４９】
第１バックゲート電圧制御素子３１の第１入力端子には、第２ｎＭＯＳトランジスタ２０のゲートと共に基準信号入力端子に印加される基準電圧Ｖｃｍが印加される。第１バックゲート電圧制御素子３１の第２入力端子には、第２ｎＭＯＳトランジスタ２０のドレイン電圧Ｖｄが印加される。また、第１バックゲート電圧制御素子３１は、第１入力端子に印加される基準電圧Ｖｃｍと第２入力端子に印加されるドレイン電圧Ｖｄが等しくなるような電圧を第２ｎＭＯＳトランジスタ２０のバックゲートに印加する。したがって、第１バックゲート電圧制御素子３１は、ゲートに基準信号入力端子６３を介して基準電圧Ｖｃｍが印加されたときのドレイン電圧Ｖｄが基準電圧Ｖｃｍに等しくなるような電圧を第２ｎＭＯＳトランジスタ２０のバックゲートに印加する。
【００５０】
また、第１バックゲート電圧制御素子３１は、第２ｎＭＯＳトランジスタ２０のバックゲートに印加する電圧と等しい電圧を、第１ｎＭＯＳトランジスタ１０のバックゲートに印加する。これにより、第１ｎＭＯＳトランジスタ１０及び第２ｎＭＯＳトランジスタ２０の直流伝達特性は、互いに等しくなる。第１ｎＭＯＳトランジスタ１０のしきい値電圧は、レプリカトランジスタとして機能する第２ｎＭＯＳトランジスタ２０を使用してバックゲート電圧制御素子３１により、所望の値になるように制御される。すなわち、増幅回路３では、第１バックゲート電圧制御回路３０１は、第１ｎＭＯＳトランジスタ１０のしきい値電圧を、ゲート電圧が基準電圧Ｖｃｍのときにドレイン電圧ＶｄがＶｃｍになるような直流伝達特性を有するように制御する。
【００５１】
第２ｐＭＯＳトランジスタ２２は、第２ｎＭＯＳトランジスタ２０と対応する接続関係を有する。第２バックゲート電圧制御素子３２は、バックゲート電圧制御素子３０と同一の構成及び機能を有する。第２ｐＭＯＳトランジスタ２２、第２ｐＭＯＳ負荷２３及び第２バックゲート電圧制御素子３２は、第１ｐＭＯＳトランジスタ１２のバックゲートに印加される電圧を制御する第２バックゲート電圧制御回路３０２を形成する。増幅回路３では、第２バックゲート電圧制御回路３０２は、第１ｐＭＯＳトランジスタ１２のしきい値電圧を、ゲート電圧が基準電圧Ｖｃｍのときにドレイン電圧ＶｄがＶｃｍになるような直流伝達特性を有するように制御する。
【００５２】
一例では、増幅回路３は、基準信号入力端子６３に基準電圧として１／２・Ｖｄｄが印加される。基準電圧として１／２・Ｖｄｄが印加されると、第１バックゲート電圧制御回路３０１は、第１ｎＭＯＳトランジスタ１０のしきい値電圧を、ゲート電圧が１／２・Ｖｄｄのときにドレイン電圧Ｖｄが１／２・Ｖｄｄになるように制御する。また、第２バックゲート電圧制御回路３０２は、第１ｐＭＯＳトランジスタ１２のしきい値電圧を、ゲート電圧が１／２・Ｖｄｄのときにドレイン電圧Ｖｄが１／２・Ｖｄｄになるように制御する。
【００５３】
増幅回路３では、ＣＭＯＳインバータ増幅部３００が所望の直流伝達特性を有するように、第１バックゲート電圧制御回路３０１及び第２バックゲート電圧制御回路３０２のそれぞれがＣＭＯＳインバータ増幅部３００を形成するトランジスタのしきい値を制御する。ＣＭＯＳインバータ増幅部３００を形成するトランジスタのしきい値を制御することにより、増幅回路３では、電源電圧変動、動作温度変動及び製造ばらつきにかかわらず、所望の直流伝達特性を有するようにＣＭＯＳインバータ増幅部３００を制御できる。
【００５４】
図７（ａ）は従来のＣＭＯＳインバータ増幅回路の製造ばらつきによる直流伝達特性の変動を示す図であり、図７（ｂ）は増幅回路３の製造ばらつきによる直流伝達特性の変動を示す図である。図７（ａ）の従来のＣＭＯＳインバータ増幅回路は、増幅回路３のＣＭＯＳインバータ増幅部３００に対応する構成のみを有し、第１バックゲート電圧制御回路３０１及び第２バックゲート電圧制御回路３０２に対応する構成は有しない。図７（ａ）及び７（ｂ）において、横軸は入力電圧を示し、縦軸は出力電圧を示す。図７（ａ）及び７（ｂ）において、矢印Ａは、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がtypical条件である場合を示す。矢印ＢはｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がslow条件である場合を示し、矢印ＣはｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がfast条件である場合を示す。矢印ＤはｎＭＯＳトランジスタの製造条件がfast条件であり且つｐＭＯＳトランジスタの製造条件がslow条件である場合を示し、矢印ＤはｎＭＯＳトランジスタの製造条件がslow条件であり且つｐＭＯＳトランジスタの製造条件がfast条件である場合を示す。図７（ａ）及び７（ｂ）において、電源電圧Ｖｄｄは０．５Ｖであり、図７（ｂ）において、基準電圧Ｖｃｍは１／２・Ｖｄｄに相当する０．２５Ｖである。
【００５５】
従来のＣＭＯＳインバータ増幅回路では、製造ばらつきに応じて、ＣＭＯＳインバータのしきい値が０．２０〜０．３Ｖの範囲で変動する。一方、増幅回路３では、製造ばらつきにかかわらず、ＣＭＯＳインバータ増幅部３００のしきい値は、１／２・Ｖｄｄに相当する０．２５Ｖで一定となる。
【００５６】
図８（ａ）は従来のＣＭＯＳインバータ増幅回路の製造ばらつきによる利得の周波数応答特性の変動を示す図であり、図８（ｂ）は増幅回路３の製造ばらつきによる利得の周波数応答特性の変動を示す図である。図８（ａ）及び８（ｂ）において、横軸は入力信号の周波数を示し、縦軸は利得を示す。図８（ａ）及び８（ｂ）において、矢印Ａ〜Ｅは図８（ａ）及び８（ｂ）と同様の製造条件を示す。図８（ａ）及び８（ｂ）において、電源電圧Ｖｄｄは０．５Ｖであり、図８（ｂ）において、基準電圧は１／２・Ｖｄｄに相当する０．２５Ｖである。
【００５７】
従来のＣＭＯＳインバータ増幅回路では、製造ばらつきに応じて、ＣＭＯＳインバータの利得は３６ｄＢの範囲で変動するのに対し、増幅回路３では、ＣＭＯＳインバータ増幅部３００の利得の変動の範囲は３．７ｄＢである。また、従来のＣＭＯＳインバータ増幅回路では、単一利得時の周波数（カットオフ周波数）の変動は９．６ＭＨｚであるに対し、増幅回路３では、単一利得時の周波数変動は２．４ＭＨｚである。増幅回路３では、従来のＣＭＯＳインバータ増幅回路と比較して、製造ばらつきに応じた利得及び単一利得の変動は何れも小さくなっている。
【００５８】
図９（ａ）は従来のＣＭＯＳインバータ増幅回路及び増幅回路３の電源電圧の変動による利得の変動を示す図であり、図９（ｂ）は従来のＣＭＯＳインバータ増幅回路及び増幅回路３の電源電圧の変動による単一利得時の周波数変動を示す図である。図９（ｃ）は従来のＣＭＯＳインバータ増幅回路及び増幅回路３の動作温度の変動による利得の変動を示す図である。図９（ｄ）は従来のＣＭＯＳインバータ増幅回路及び増幅回路３の動作温度の変動による単一利得時の周波数変動を示す図である。図９（ａ）及び９（ｂ）において横軸は電源電圧であり、図９（ｃ）及び９（ｄ）において横軸は動作温度である。図９（ａ）において縦軸は電源電圧が０．５Ｖのときの利得に対する利得の相対誤差を示し、９（ｂ）において縦軸は電源電圧が０．５Ｖのときの単一利得に対する単一利得の相対誤差を示す。図９（ｃ）において縦軸は動作電圧が２５℃のときの利得に対する利得の相対誤差を示し、９（ｄ）において縦軸は動作電圧が２５℃のときの単一利得に対する単一利得の相対誤差を示す。図９（ａ）〜９（ｄ）において、矢印Ａは図７（ａ）の従来のＣＭＯＳインバータ増幅回路と同様な構成を有するＣＭＯＳインバータの特性を示し、矢印Ｂは増幅回路３の特性を示す。
【００５９】
増幅回路３の利得及び単一利得時の周波数に対する電源電圧の影響は、従来のＣＭＯＳインバータ増幅回路の利得及び単一利得に対する電源電圧の影響に比較して小さい。また、増幅回路３の利得及び単一利得時の周波数に対する動作温度の影響は、従来のＣＭＯＳインバータ増幅回路の利得及び単一利得時の周波数に対する動作温度の影響に比較して小さい。
【００６０】
図１０は、第４実施形態に係る増幅回路の回路ブロック図である。
【００６１】
増幅回路４は、第２ｎＭＯＳ負荷２１及び第２ｐＭＯＳ負荷２３を有しないことが、増幅回路３と相違する。増幅回路４は、第２ｐＭＯＳトランジスタ２２が第２ｎＭＯＳトランジスタ２０の負荷として機能し、第２ｎＭＯＳトランジスタ２０が第２ｐＭＯＳトランジスタ２２の負荷として機能するため、第２ｎＭＯＳ負荷２１及び第２ｐＭＯＳ負荷２３は省略される。
【００６２】
第１ｎＭＯＳトランジスタ１０及び第１ｐＭＯＳトランジスタ１２は、信号入力端子６０に入力された信号を増幅して信号出力端子６１から出力するＣＭＯＳインバータ増幅部４００を形成する。第２ｎＭＯＳトランジスタ２０、第２ｐＭＯＳトランジスタ２２、第１バックゲート電圧制御素子３１及び第２バックゲート電圧制御素子３２は、バックゲート電圧制御回路４０１を形成する。バックゲート電圧制御回路４０１は、第１ｎＭＯＳトランジスタ１０及び第１ｐＭＯＳトランジスタ１２のバックゲートに印加される電圧を基準電圧Ｖｃｍに応じて制御する。バックゲート電圧制御回路４０１は、入力電圧Ｖｉｎが基準電圧Ｖｃｍであるときに、出力電圧Ｖｏｕｔが基準電圧Ｖｃｍと等しくなるように第１ｎＭＯＳトランジスタ１０及び第１ｐＭＯＳトランジスタ１２のバックゲートに印加される電圧を制御する。
【００６３】
図１１は、第５実施形態に係る増幅回路の回路ブロック図である。
【００６４】
増幅回路５は、第２ｎＭＯＳ負荷２１の代わりに第３ｐＭＯＳトランジスタ２４が配置されることが、増幅回路３と相違する。第３ｐＭＯＳトランジスタ２４は、第１ｐＭＯＳトランジスタ１２及び第２ｐＭＯＳトランジスタ２２と同一の構造を有し、第１ｐＭＯＳトランジスタ１２のしきい値電圧を制御するためのレプリカトランジスタとして機能する。
【００６５】
第１ｎＭＯＳトランジスタ１０及び第１ｐＭＯＳトランジスタ１２は、信号入力端子６０に入力された信号を増幅して信号出力端子６１から出力するＣＭＯＳインバータ増幅部５００を形成する。第２ｎＭＯＳトランジスタ２０、第３ｐＭＯＳトランジスタ２４及び第１バックゲート電圧制御素子３１は、第１ｎＭＯＳトランジスタ１０のバックゲートに印加される電圧を制御する第１バックゲート電圧制御回路５０１を形成する。第２ｐＭＯＳトランジスタ２２、第２ｐＭＯＳ負荷２３及び第２バックゲート電圧制御素子３２は、第１ｐＭＯＳトランジスタ１２及び第３ｐＭＯＳトランジスタ２４のバックゲートに印加される電圧を制御する第２バックゲート電圧制御回路５０２を形成する。
【００６６】
増幅回路５では、第１バックゲート電圧制御回路５０１のＭＯＳトランジスタがＣＭＯＳインバータ増幅部５００のＭＯＳトランジスタと同一の構成を有するように形成されるので、第１ｎＭＯＳトランジスタ１０のバックゲートの制御精度がより向上する。
【００６７】
図１２は、第６実施形態に係る増幅回路の回路ブロック図である。
【００６８】
増幅回路６は、第２ｐＭＯＳ負荷２３の代わりに第３ｎＭＯＳトランジスタ２５が配置されることが、増幅回路３と相違する。第３ｎＭＯＳトランジスタ２５は、第１ｎＭＯＳトランジスタ１０及び第２ｎＭＯＳトランジスタ２０と同一の構造を有し、第１ｎＭＯＳトランジスタ１０のしきい値電圧を制御するためのレプリカトランジスタとして機能する。
【００６９】
ＣＭＯＳインバータ増幅部６００及び第１バックゲート電圧制御回路６０１は、ＣＭＯＳインバータ増幅部３００、及び第１バックゲート電圧制御回路３０１に対応する構造及び機能を有する。増幅回路６では、第２バックゲート電圧制御回路６０２のＭＯＳトランジスタがＣＭＯＳインバータ増幅部６００のＭＯＳトランジスタと同一の構成を有するように形成されるので、第１ｐＭＯＳトランジスタ１２のバックゲートの制御精度がより向上する。
【００７０】
図１３は、第７実施形態に係る増幅回路の回路ブロック図である。
【００７１】
増幅回路７は、第１バックゲート電圧制御回路７０１と、第２バックゲート電圧制御回路７０２と、第３バックゲート電圧制御回路７０３と、第４バックゲート電圧制御回路７０４とを有する。第１バックゲート電圧制御回路７０１は増幅回路５の第１バックゲート電圧制御回路５０１に対応する構造及び機能を有し、第２バックゲート電圧制御回路７０２は増幅回路６の第２バックゲート電圧制御回路６０２に対応する構造及び機能を有する。第３バックゲート電圧制御回路７０３は増幅回路３の第１バックゲート電圧制御回路３０１に対応する構造を有し、第４バックゲート電圧制御回路７０４は増幅回路３の第２バックゲート電圧制御回路３０２に対応する構造を有する。第３ｎＭＯＳトランジスタ２６は第２ｎＭＯＳトランジスタ２０と同一の構造を有し、第４ｐＭＯＳトランジスタ２８は第２ｐＭＯＳトランジスタ２２と同一の構造を有する。第３ｎＭＯＳ負荷２７は第２ｎＭＯＳ負荷２１と同一の構造を有し、第３ｐＭＯＳ負荷２９は第２ｐＭＯＳ負荷２３と同一の構造を有する。バックゲート電圧制御素子３３及び３４のそれぞれは、バックゲート電圧制御素子３１及び３２と同様に、バックゲート電圧制御素子３０と同一の構造を有する。
【００７２】
第３バックゲート電圧制御回路７０３は、第２ｎＭＯＳトランジスタ２０と同一の構成を有する第４ｎＭＯＳトランジスタ２６とバックゲート電圧制御素子３３により第２ｎＭＯＳトランジスタ２０のバックゲートに印加される電圧を制御する。第４バックゲート電圧制御回路７０４は、第２ｐＭＯＳトランジスタ２２と同一の構成を有する第４ｐＭＯＳトランジスタ２８とバックゲート電圧制御素子３４により第２ｐＭＯＳトランジスタ２２のバックゲートに印加される電圧を制御する。
【００７３】
増幅回路７では、第１バックゲート電圧制御回路７０１及び第２バックゲート電圧制御回路７０２のそれぞれのＭＯＳトランジスタがＣＭＯＳインバータ増幅部７００のＭＯＳトランジスタと同一の構成を有するように形成される。増幅回路７では、第１ｎＭＯＳトランジスタ１０及び第１ｐＭＯＳトランジスタ１２の双方のバックゲートの制御精度がより向上する。
【００７４】
図１４は、第８実施形態に係る増幅回路の回路ブロック図である。
【００７５】
増幅回路８は、バックゲート電圧制御回路１０２の代わりにバックゲート電圧制御回路１０３が配置され且つゲート電圧調整回路７１が配置されることが増幅回路１と相違する。バックゲート電圧制御回路１０３は、レベルシフト素子４０の代わりに降下電圧ΔＶが可変であるレベルシフト素子４１が配置されることがバックゲート電圧制御回路１０２と相違する。レベルシフト素子４１は、第２ｎＭＯＳトランジスタ１０のゲートとドレインとの間の電圧を調整するゲート・ドレイン電圧調整回路である。ゲート電圧調整回路７１は、ゲート入力端子６２のゲート電圧Ｖｇを変更可能に印加して、第２ＭＯＳトランジスタのゲート電圧を調整する電源回路である。
【００７６】
図１５（ａ）は、増幅回路８においてレベルシフト素子４１の降圧電圧ΔＶを変化させたときの第１ＭＯＳトランジスタ１０の直流伝達特性を示す図である。図１５（ｂ）は、増幅回路８においてゲート電圧調整回路７１の制御電圧Ｖｇを変化させたときの第１ＭＯＳトランジスタ１０の直流伝達特性を示す図である。
【００７７】
レベルシフト素子４１の降圧電圧ΔＶを変化させると、第１ＭＯＳトランジスタ１０の直流伝達特性は、降圧電圧ΔＶの変化に応じて入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが（Ｖｏｕｔ＝Ｖｉｎ＋ΔＶ）の関係を満たすように変化する。図１５（ａ）に示すように降圧電圧ΔＶをΔＶ０からΔＶ０よりも大きいΔＶ１に変化させると、第１ＭＯＳトランジスタ１０の直流伝達特性は、変化点が高電圧側に移動する。また、降圧電圧ΔＶをΔＶ０からΔＶ０よりも小さいΔＶ２に変化させると、第１ＭＯＳトランジスタ１０の直流伝達特性は、変化点が低電圧側に移動する。
【００７８】
ゲート電圧調整回路７１の制御電圧Ｖｇを変化させると、第１ＭＯＳトランジスタ１０の直流伝達特性は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが（Ｖｏｕｔ＝Ｖｉｎ＋ΔＶ）の関係を満たすように変化する。すなわち、入力電圧ＶｉｎがＶｇ０のとき出力電圧Ｖｏｕｔは（Ｖｇ０＋ΔＶ）となり、入力電圧ＶｉｎがＶｇ１のとき出力電圧Ｖｏｕｔは（Ｖｇ１＋ΔＶ）となり、入力電圧ＶｉｎがＶｇ２のとき出力電圧Ｖｏｕｔは（Ｖｇ２＋ΔＶ）となる。
【００７９】
増幅回路８では、降圧電圧ΔＶ及びゲート電圧調整回路７１の制御電圧Ｖｇを制御することにより、増幅回路８の動作点を制御できる。すなわち、増幅回路８では、第１ＭＯＳトランジスタ１０のバックゲート電圧を調整することにより伝達特性をシフトさせることが可能になる。
【００８０】
図１６は、第９実施形態に係る増幅回路の回路ブロック図である。
【００８１】
増幅回路９は、バックゲート電圧制御回路２０２の代わりにバックゲート電圧制御回路２０３が配置され且つゲート電圧調整回路７１が配置されることが増幅回路２と相違する。バックゲート電圧制御回路２０３は、レベルシフト素子４１が配置されることがバックゲート電圧制御回路２０２と相違する。増幅回路９では、降圧電圧ΔＶ及びゲート電圧調整回路７１の制御電圧Ｖｇを制御することにより、増幅回路９の動作点を制御できる。
【００８２】
図１７は、第１０実施形態に係る増幅回路の回路ブロック図である。
【００８３】
増幅回路１００は、基準電圧制御回路７２が配置されることが増幅回路３と相違する。基準電圧制御回路７２は、基準信号入力端子６３に基準電圧Ｖｃｍを変更可能に印加する電源回路である。増幅回路１００では、基準電圧Ｖｃｍを制御することにより、増幅回路１００の動作点を制御できる。
【００８４】
実施形態に係る増幅回路では、増幅部を形成するＭＯＳトランジスタのバックゲート電圧をバックゲート電圧制御回路で制御することにより、増幅回路の直流伝達特性を所望の特性にすることができる。
【００８５】
また、実施形態に係る増幅回路では、バックゲート電圧制御素子は、電源電圧Ｖｄｄと接地との間に直列接続されるＭＯＳトランジスタの段数が２段以下であるオペアンプで形成されるので、低電圧動作が可能になる。
【００８６】
また、増幅回路８及び９では、レベルシフト素子４０が降下する降下電圧ΔＶ及びゲート入力端子６２に入力される電圧Ｖｇを変更することにより直流伝達特性をシフトさせることできるので、小信号可変利得増幅回路として動作させることが可能になる。また、増幅回路１００では、基準信号入力端子６３に入力される基準電圧Ｖｃｍを変更することにより直流伝達特性をシフトさせることできるので、小信号可変利得増幅回路として動作させることが可能になる。
【００８７】
実施形態に係る増幅回路では、増幅部を形成するＭＯＳトランジスタとレプリカトランジスタとは同一の構造を有しているが、増幅部を形成するＭＯＳトランジスタとレプリカトランジスタとは、ゲート長が異なる等の互いに相違する構造を有してもよい。
【００８８】
図２〜１７を参照して説明された実施形態に係る増幅回路は、信号入力端子６０にデジタル信号が入力される場合、比較回路として機能する。増幅回路１は、ゲート入力端子６２に入力されるゲート電圧に応じて規定される第１ｎＭＯＳトランジスタ１０のしきい値よりも大きい値を有する信号が入力されたときには「０」を示す信号を出力する。また、増幅回路１は、第１ｎＭＯＳトランジスタ１０のしきい値よりも小さい値を有する信号が入力されたときには「１」を示す信号を出力する。また、増幅回路８、９及び１００のそれぞれは、しきい値が可変の比較回路として機能する。
【００８９】
図１８（ａ）は実施形態に係る半導体ウェハの平面図であり、図１８（ｂ）は図１８（ａ）に示す半導体ウェハに形成される半導体装置の平面図である。図１８（ｃ）及び１８（ｄ）のそれぞれは、図１８（ｂ）に示す半導体装置に搭載されるばらつき検出回路の回路図である。
【００９０】
半導体ウェハ２００には、複数の半導体装置２１０が形成される。複数の半導体装置２１０のそれぞれは、ｎＭＯＳトランジスタばらつき検出回路２１１と、ｐＭＯＳトランジスタばらつき検出回路２１２とを有する。ｎＭＯＳトランジスタばらつき検出回路２１１は増幅回路１のバックゲート電圧制御回路１０２と同一の構成を有し、ｐＭＯＳトランジスタばらつき検出回路２１２は増幅回路２のバックゲート電圧制御回路２０２と同一の構成を有する。ｎＭＯＳトランジスタばらつき検出回路２１１及びｐＭＯＳトランジスタばらつき検出回路２１２のそれぞれは、ゲート入力端子６２に所定の電圧を印加したときにモニタ端子６４からモニタ電圧Ｖｍを出力する。
【００９１】
モニタ端子６４から出力されるモニタ電圧Ｖｍは半導体装置２１０を形成するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの製造条件に応じて変化するものなので、モニタ電圧Ｖｍを検出することにより半導体装置２１０の製造条件を推定できる。また、半導体ウェハ２００に形成された半導体装置２１０のｎＭＯＳトランジスタばらつき検出回路２１１及びｐＭＯＳトランジスタばらつき検出回路２１２のモニタ電圧Ｖｍを検出することにより半導体ウェハ２００内の製造ばらつきを推定できる。なお、半導体ウェハ２００では、ｎＭＯＳトランジスタばらつき検出回路２１１及びｐＭＯＳトランジスタばらつき検出回路２１２は、半導体装置２１０内部に配置されるが、半導体装置２１０のそれぞれを区分するスクライブ領域に形成されてもよい。
【００９２】
半導体装置２１０にｎＭＯＳトランジスタばらつき検出回路２１１及びｐＭＯＳトランジスタばらつき検出回路２１２を搭載することにより、半導体装置２１０の製造条件を推定することが可能になる。また、モニタ電圧Ｖｍを検出することにより半導体ウェハ２００に形成された半導体装置２１０の製造ばらつきを推定できる。
【００９３】
図１９は、実施形態に係るΔΣアナログデジタル変換回路の回路ブロック図である。
【００９４】
ΔΣＡＤ変換回路８１は、２次ΔΣＡＤ変換回路である。ΔΣＡＤ変換回路８１は、１次加算回路８１１と、１次積分回路８１２と、フリップフロップ回路８１３と、１次デジタルアナログ変換回路８１４とを有する。また、ΔΣＡＤ変換回路８１は、２次加算回路８２１と、２次積分回路８２２と、２次デジタルアナログ変換回路８２４と、比較回路８３１とを有する。フリップフロップ回路８１３及び１次デジタルアナログ変換回路８１４は、量子化器として機能する比較回路８３１の出力信号を遅延し且つデジタルアナログ変換してフィードバック信号として１次加算回路８１１に出力するフィードバック回路である。
【００９５】
１次加算回路８１１は、入力されるアナログ信号Ｖｉｎと、１次デジタルアナログ変換回路８１４の出力信号を加算して１次積分回路８１２に出力する。２次加算回路８２１は、１次積分回路８１２の出力信号と、２次デジタルアナログ変換回路８２４の出力信号を加算して２次積分回路８２２に出力する。
【００９６】
１次積分回路８１２及び２次積分回路８２２のそれぞれは、増幅回路として増幅回路３を有する積分回路である。上述のように、増幅回路３は、ＣＭＯＳインバータ増幅部３００（図１９ではインバータ素子として示さえる）と、第１バックゲート電圧制御回路３０１及び第２バックゲート電圧制御回路３０２（図１９ではＡＢＢとして示される）とを有する。１次積分回路８１２は、１次加算回路８１１の出力信号を積分して２次加算回路８２１に出力する。２次積分回路８２２は、２次加算回路８２１の出力信号を積分して比較回路８３１に出力する。
【００９７】
比較回路８３１は、アナログ信号Ｖｉｎ及び１次デジタルアナログ変換回路８１４の出力信号の大きさに応じて「０」又は「１」の量子化された信号を出力する。アナログ信号Ｖｉｎの大きさが１次デジタルアナログ変換回路８１４の出力信号の大きさよりも大きいとき、比較回路８３１は、「１」を出力する。また、アナログ信号Ｖｉｎの大きさが１次デジタルアナログ変換回路８１４の出力信号の大きさよりも小さいとき、比較回路８３１は、「０」を出力する。
【００９８】
フリップフロップ回路８１３は、比較回路８３１の出力信号を１サイクル遅延させる遅延回路として機能する。
【００９９】
図２０は、従来のΔΣＡＤ変換回路及びΔΣＡＤ変換回路８１のＳＮＤＲ（Signal-to-noise and distortion ratio）の製造ばらつきによる変動を示す図である。図２０において、横軸は製造条件を示し、縦軸はＳＮＤＲを示す。図２０において、ｔｔはｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がtypical条件である場合を示す。ｆｆはｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がfast条件である場合を示し、ｓｓはｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がslow条件である場合を示す。ｐｆｎｓｎＭＯＳトランジスタの製造条件がslow条件であり且つｐＭＯＳトランジスタの製造条件がfast条件である場合を示し、ｐｓｎｆはｎＭＯＳトランジスタの製造条件がfast条件であり且つｐＭＯＳトランジスタの製造条件がslow条件である場合を示す。従来のΔΣＡＤ変換回路はＣＤＳ（Correlated Double Sampling）型積分回路であるのに対し、ΔΣＡＤ変換回路８１はＣＬＳ（Correlated Level Shift）型積分回路である。
【０１００】
ΔΣＡＤ変換回路８１の製造条件の変動は、従来のΔΣＡＤ変換回路の製造条件の変動と比較して非常に小さい。
【０１０１】
図２１（ａ）は、従来のΔΣＡＤ変換回路及びΔΣＡＤ変換回路８１の電源電圧の変動によるＳＮＤＲの変動を示す図であり、図２１（ｂ）は従来のΔΣＡＤ変換回路及びΔΣＡＤ変換回路８１の動作温度の変動によるＳＮＤＲの変動を示す図である。図２１（ａ）において横軸は電源電圧であり、図２１（ｂ）において横軸は動作温度であり、図２１（ａ）及び２１（ｂ）において縦軸はＳＮＤＲである。図２１（ａ）及び２１（ｂ）において矢印Ａは従来のΔΣＡＤ変換回路の特性を示し、矢印ＢはΔΣＡＤ変換回路８１の特性を示す。図２１（ａ）では従来のΔΣＡＤ変換回路はＦＢＢ（Foreword Body Bias）によりバックゲートに固定の順バイアス電圧が印加されている。
【０１０２】
従来のΔΣＡＤ変換回路では、低電圧動作が可能にするために、ＦＢＢによりバックゲートに固定の順バイアス電圧が印加される。一方、ΔΣＡＤ変換回路８１では、バックゲートにフィードバックにより任意の電圧を設定できる。
【０１０３】
ΔΣＡＤ変換回路８１の電源電圧及び動作温度によるＳＮＤＲの変動は、従来のΔΣＡＤ変換回路の電源電圧及び動作温度による変動と比較して非常に小さい。従来のΔΣＡＤ変換回路は、０．５Ｖ±１０％の電源電圧の変動によるＳＮＤＲの偏差が１４．２ｄＢであるのに対し、ΔΣＡＤ変換回路８１は、ＳＮＤＲの偏差が３．２ｄＢである。また、従来のΔΣＡＤ変換回路は、−２５℃〜１００度の動作温度の変動によるＳＮＤＲの偏差が１４．７ｄＢであるのに対し、ΔΣＡＤ変換回路８１は、ＳＮＤＲの偏差が３．７ｄＢである。
【０１０４】
図２２は、他の実施形態に係るΔΣアナログデジタル変換回路の回路ブロック図である。
【０１０５】
ΔΣＡＤ変換回路８２は、増幅回路３と同一の構成を有する反転比較回路３を有する比較回路８３２が比較回路８３１の代わりに配置されることがΔΣＡＤ変換回路８１と相違する。ΔΣＡＤ変換回路８２は、増幅回路３と同一の構成を有する反転比較回路３を有するので、電源電圧、動作温度及び製造条件の変動にかかわらず、比較回路８３２のしきい値を一定値に保つことができる。
なお、複数の増幅回路３のＡＢＢ回路は、１つのＡＢＢ回路で共用化することも可能である。
【符号の説明】
【０１０６】
１〜９、１００    増幅回路（比較回路）
３０〜３４    バックゲート電圧制御素子
１０１、２０１    増幅部
１０２、１０３、２０２、２０３、３０１、３０２、４０１、５０１、５０２、６０１、６０２、７０１、７０２、７０３、７０４    バックゲート電圧制御回路
２００    半導体ウェハ
２１０    半導体装置
２１１、２１２    ばらつき検出回路
３００、４００、５００、６００、７００    ＣＭＯＳインバータ増幅部
８１、８２    ΔΣＡＤ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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