(57)【要約】【課題】引出し線路による回路損失を低減させたモノリシックマイクロ波集積回路を提供する。【解決手段】実施形態によれば、基板と、基板上に設けられ、グランドに接続された第１パッドと、前記基板上に設けられた第２パッドと、前記基板上であって、前記第１パッドの前記第２パッドを介して対向する部分に設けられ、前記グランドに接続された第３パッドと、前記基板上に設けられ、前記第２パッドから延びる第１線路と、前記基板上に設けられ、前記第１線路が延びた方向とは異なる方向に、前記第２パッドから延びる第２線路と、前記基板上に設けられ、前記第１線路に接続された第１電極を有する第１能動素子と、前記基板上に設けられ、前記第２線路に接続された第２電極を有する第２能動素子と、を備えるモノリシックマイクロ波集積回路が提供される。前記第１線路の前記第２パッドから前記第１電極までの電気長は、前記第２線路の前記第２パッドから前記第２電極までの電気長に等しい。【選択図】図１
2016208187.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、グランドに接続された第１パッドと、
前記基板上に設けられた第２パッドと、
前記基板上であって、前記第１パッドの前記第２パッドを介して対向する部分に設けられ、前記グランドに接続された第３パッドと、
前記基板上に設けられ、前記第２パッドから延びる第１線路と、
前記基板上に設けられ、前記第１線路が延びた方向とは異なる方向に、前記第２パッドから延びる第２線路と、
前記基板上に設けられ、前記第１線路に接続された第１電極を有する第１能動素子と、
前記基板上に設けられ、前記第２線路に接続された第２電極を有する第２能動素子と、
を備え、
前記第１線路の前記第２パッドから前記第１電極までの電気長は、前記第２線路の前記第２パッドから前記第２電極までの電気長に等しいモノリシックマイクロ波集積回路。
【請求項２】
前記基板上に設けられ、グランドに接続された第４パッドと、
前記基板上に設けられた第５パッドと、
前記基板上であって、前記第４パッドの前記第５パッドを介して対向する部分に設けられ、前記グランドに接続された第６パッドと、
前記基板上に設けられ、前記第５パッドから延び、延びた先で前記第１能動素子の第３電極に接続された第３線路と、
前記基板上に設けられ、前記第３線路が延びた方向とは異なる方向に、前記第５パッドから延び、延びた先で前記第２能動素子の第４電極に接続された第４線路と、
をさらに備え、
前記第３線路の前記第５パッドから前記第３電極までの電気長は、前記第４線路の前記第５パッドから前記第４電極までの電気長に等しい請求項１記載のモノリシックマイクロ波集積回路。
【請求項３】
前記第２パッドから前記第１線路が延びる第１方向は、前記第２パッドから前記第２線路が延びる第２方向とは逆方向であり、
前記第１パッドから前記第３パッドに向かう第３方向と、前記第１方向と、のなす角度は、前記第２パッドにおいて９０度である請求項１又は２記載のモノリシックマイクロ波集積回路。
【請求項４】
前記第１パッド及び前記第３パッドは、それぞれヴィアホールを介して前記グランドに接続される請求項１乃至３のいづれか一つに記載のモノリシックマイクロ波集積回路。
【請求項５】
前記第１パッドの中心点と前記第２パッドの中心点との距離は、２５０マイクロメートル以下であり、
前記第２パッドの中心点と前記第３パッドの中心点との距離は、２５０マイクロメートル以下である請求項１乃至４のいずれか一つに記載のモノリシックマイクロ波集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、モノリシックマイクロ波集積回路に関する。
【背景技術】
【０００２】
モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）を評価するとき、ＧＳＧ(Ground Signal Ground)プローブを、ＭＭＩＣのＲＦプローブパッドに当てて評価する。ＲＦプローブパッドは、ＭＭＩＣの伝送線路から引出し線路により引き出されている。ＭＭＩＣにおいては、引出し線路による回路損失を低減させることが好ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２２７３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
引出し線路による回路損失を低減させたモノリシックマイクロ波集積回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、基板と、基板上に設けられ、グランドに接続された第１パッドと、前記基板上に設けられた第２パッドと、前記基板上であって、前記第１パッドの前記第２パッドを介して対向する部分に設けられ、前記グランドに接続された第３パッドと、前記基板上に設けられ、前記第２パッドから延びる第１線路と、前記基板上に設けられ、前記第１線路が延びた方向とは異なる方向に、前記第２パッドから延びる第２線路と、前記基板上に設けられ、前記第１線路に接続された第１電極を有する第１能動素子と、前記基板上に設けられ、前記第２線路に接続された第２電極を有する第２能動素子と、を備えるモノリシックマイクロ波集積回路が提供される。前記第１線路の前記第２パッドから前記第１電極までの電気長は、前記第２線路の前記第２パッドから前記第２電極までの電気長に等しい。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係るＭＭＩＣを例示する模式平面図である。
【図２】図１に示すАーА’線に沿った断面図である。
【図３】実施形態に係るＭＭＩＣとＧＳＧプローブを例示する模式平面図である。
【図４】変形例に係るＭＭＩＣを例示する模式平面図である。
【図５】比較例に係るＭＭＩＣを例示する模式平面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
（実施形態）
本実施形態に係るＭＭＩＣの構成について説明する。
図１は、本実施形態に係るＭＭＩＣを例示する模式平面図である。
【０００８】
以下、本明細書においては、説明の便宜上、ＸＹ直交座標系を採用する。例えば、図１において、入力端子１３５からパッド１１２へ向かう方向を「Ｘ方向」とし、それに垂直な方向を「Ｙ方向」とする。また、「Ｘ方向」の逆方向を「−Ｘ方向」とし、「Ｙ方向」の逆方向を「−Ｙ方向」とする。
【０００９】
図１に示すように、本実施形態に係るＭＭＩＣ１００においては、パッケージ１６１内に基板１１０が設けられている。基板１１０上には、パッド部１１７、パッド部１１８、伝送線路１４５、伝送線路１４８、容量素子１３９、容量素子１４０、容量素子１４２、容量素子１４３及び能動素子１２０が設けられている。パッド部１１７は、パッド１１１、パッド１１２及びパッド１１３により形成されている。パッド部１１８は、パッド１１４、パッド１１５及びパッド１１６により形成されている。
【００１０】
能動素子１２０は、セル領域１２１及びセル領域１２２を有する。セル領域１２１及び１２２は、フィンガー形状のフィンガーゲート電極ＦＧ、フィンガー形状のフィンガーソース電極ＦＳ及びフィンガー形状のフィンガードレイン電極ＦＤにより形成されている。フィンガーゲート電極ＦＧ、フィンガーソース電極ＦＳ及びフィンガードレイン電極ＦＤを、マルチフィンガー電極ＭＦという。フィンガーゲート電極ＦＧとゲート端子電極Ｇとが接続されている。フィンガーソース電極ＦＳとソース端子電極Ｓとが接続されている。フィンガードレイン電極ＦＤとドレイン端子電極Ｄとが接続されている。セル領域１２１及びセル領域１２２は、例えば、ＨＥＭＴ（High Electron Mobility Transistor）やＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)などである。
【００１１】
パッケージ１６１に実装された入力端子１３５と、Ｙ方向及び−Ｙ方向に延びる伝送線路１４５上のパッド１１２が、ワイヤ１３３により接続されている。パッド１１２の−Ｘ側には、パッド１１１が設けられている。パッド１１１のパッド１１２を介して対向する部分には、パッド１１３が設けられている。パッド１１１、パッド１１２及びパッド１１３により形成される部分をＲＦプローブパッドという。
【００１２】
伝送線路１４５は、パッド１１２からＹ方向に延びる第１伝送線路１３７と−Ｙ方向に延びる第２伝送線路１３８により形成されている。第１伝送線路１３７は、Ｙ方向に延びた後でＸ方向に屈曲し、セル領域１２１のゲート端子電極Ｇに容量素子１３９を介して接続されている。第２伝送線路１３８は、−Ｙ方向に延びた後でＸ方向に屈曲し、セル領域１２２のゲート端子電極Ｇに容量素子１４０を介して接続されている。第１伝送線路１３７の電気長ＥＬ１は、第２伝送線路１３８の電気長ＥＬ２とほぼ同じ電気長である。
【００１３】
パッド１１２から第１伝送線路１３７が延びる方向は、パッド１１２から第２伝送線路１３８が延びる方向とは逆方向である。パッド１１１からパッド１１３に向かう方向と、パッド１１２から第１伝送線路１３７が延びる方向とのなす角度は、パッド１１２において９０度である。
【００１４】
パッケージ１６１に実装された出力端子１３６と、Ｙ方向及び−Ｙ方向に延びる伝送線路１４８上のパッド１１５が、ワイヤ１３４により接続されている。パッド１１５の−Ｘ側には、パッド１１４が設けられている。パッド１１４のパッド１１５を介して対向する部分には、パッド１１６が設けられている。
【００１５】
伝送線路１４８は、パッド１１５からＹ方向に延びる第３伝送線路１４６と−Ｙ方向に延びる第４伝送線路１４７により形成されている。第３伝送線路１４６は、Ｙ方向に延びた後で−Ｘ方向に屈曲し、セル領域１２１のドレイン端子電極Ｄに容量素子１４２を介して接続されている。第４伝送線路１４７は、−Ｙ方向に延びた後で−Ｘ方向に屈曲し、セル領域１２２のドレイン端子電極Ｄに容量素子１４３を介して接続されている。第３伝送線路１４６の電気長ＥＬ３は、第４伝送線路１４７の電気長ＥＬ４とほぼ同じ電気長である。
【００１６】
パッド１１５から第３伝送線路１４６が延びる方向は、パッド１１５から第４伝送線路１４７が延びる方向とは逆方向である。パッド１１４からパッド１１６に向かう方向と、パッド１１５から第３伝送線路１４６が延びる方向とのなす角度は、パッド１１５において９０度である。
【００１７】
なお、ワイヤ１３３及びワイヤ１３４は、それぞれ１本には限定されない。それぞれ複数本のワイヤ１３３及びワイヤ１３４が設けられていてもよい。
【００１８】
また、本実施形態に係るＭＭＩＣおいては、入力端子１３５からワイヤ１３３、伝送線路１４５、容量素子１３９及び容量素子１４０を介して、セル領域１２１及びセル領域１２２に接続される例を示した。これには限定されない。セル領域１２１が実装されていない場合においては、伝送線路１４５上にパッド１１２が設けられ、パッド１１２の−Ｘ側に、パッド１１１が設けられ、パッド１１１のパッド１１２を介して対向する部分に、パッド１１３が設けられる。パッド１１１からパッド１１３に向かう方向と、パッド１１２から伝送線路１４５が延びる方向とのなす角度は、パッド１１２において９０度である。
【００１９】
図２は、図１に示すАーА’線に沿った断面図である。
図２に示すように、基板１１０は、グランド１０１、グランド１０１上に設けられた第１層１０２、第１層１０２上に設けられたチャネル層１０３аにより形成されている。第１層は、例えば、シリコン（Ｓｉ）又はシリコンカーバイド（ＳｉＣ）により形成されている。チャネル層１０３аは、例えば、ガリウムナイトライド（ＧаＮ）により形成されている。
【００２０】
基板１１０の−Ｘ側の端部上にはパッド部１１７が設けられ、パッド部１１７のパッド１１１及びパッド１１３は、ヴィアホール１３２を介してグランド１０１に接続されている。パッド１１１の中心点Ｐ１とパッド１１２の中心点Ｐ２との距離Ｄ１は、例えば、２５０μｍ（マイクロメートル）以下である。中心点Ｐ２とパッド１１３の中心点Ｐ３との距離Ｄ２は、例えば、２５０μｍ以下である。基板１１０上のＸ側の端部上にはパッド部１１８が設けられ、パッド部１１８のパッド１１４及びパッド１１６は、ヴィアホール１３２を介してグランド１０１に接続されている。パッド１１４の中心点Ｐ４とパッド１１５の中心点Ｐ５との距離Ｄ３は、例えば、２５０μｍ以下である。中心点Ｐ５とパッド１１６の中心点Ｐ６との距離Ｄ４は、例えば、２５０μｍ以下である。
【００２１】
基板１１０上のパッド部１１７とパッド部１１８の間には、能動素子１２０が設けられている。能動素子１２０においては、チャネル層１０３а上に、電子供給層１０４が設けられている。電子供給層１０４とチャネル層１０３аとの接触面を含むチャネル層１０３а側の部分には、電子供給層１０４からチャネル層１０３аに移動した電子により、２次元電子ガス層（２ＤＥＧ：two-dimensional electron gas）１０３ｂが形成される。電子供給層１０４は、例えば、アルミニウムガリウムナイトライド（АｌＧаＮ）により形成されている。
【００２２】
電子供給層１０４上には、能動素子１２０のマルチフィンガー電極ＭＦが設けられている。マルチフィンガー電極ＭＦのうち、フィンガーソース電極ＦＳは束ねられてソース端子電極Ｓに接続される。マルチフィンガー電極ＭＦのうち、フィンガーゲート電極ＦＧは束ねられて、ソース端子電極Ｓの−Ｘ側に設けられたゲート端子電極Ｇに接続される。マルチフィンガー電極ＭＦのうち、フィンガードレイン電極ＦＤは束ねられてドレイン端子電極Ｄに接続される。
【００２３】
図３は、本実施形態に係るＭＭＩＣとＧＳＧプローブを例示する模式平面図である。
図３に示すように、ＭＭＩＣ１００の入力を評価する際、ＧＳＧプローブ１５０をパッド部１１７に接触させる。グランドプローブ１５１とパッド１１１を接触させ、シグナルプローブ１５２とパッド１１２を接触させ、グランドプローブ１５３とパッド１１３を接触させる。ＭＭＩＣ１００の出力を評価する際には、ＧＳＧプローブ１５０をパッド部１１８に接触させる。ＭＭＩＣ１００の評価の際には、ワイヤ１３３及び１３４は設けられていない。
【００２４】
本実施形態に係るＭＭＩＣ１００においては、伝送線路１４５からパッド１１２に接続するための引出し線路が設けられていない。これにより、ＭＭＩＣ１００を評価するとき、パッド１１２は、引出し線路による影響を受けない。また、基板１１０上において、引出し線路のための実装面積を削減することができる。
【００２５】
本実施形態に係るＭＭＩＣの効果について説明する。
図１に示すように、第１伝送線路１３７の電気長ＥＬ１は、第２伝送線路１３８の電気長ＥＬ２とほぼ同じ電気長である。第１伝送線路１３７と第２伝送線路１３８はパッド１１２において接している。すなわち、伝送線路１４５上のセル領域１２１のゲート端子電極Ｇからの電気長と、セル領域１２２のゲート端子電極Ｇからの電気長がほぼ等しい電気長の位置にパッド１１２が設けられている。伝送線路１４５からパッド１１２に接続するための引出し線路は設けられていない。
【００２６】
これにより、伝送線路１４５から引出し線路が設けられている場合に比べて、伝送線路１４５の損失が小さくなる。引出し線路が設けられている場合、伝送線路１４５の損失は、例えば、０．２〜０．３ｄＢ（デシベル）程度である。従って、本実施形態に係るＭＭＩＣにおいては、伝送線路１４５から引出し線路が設けられている場合に比べて、雑音指数（ＮＦ：Noise Figure）を０．２〜０．３ｄＢ程度改善させることができる。
【００２７】
伝送線路１４５に離隔して設けられているパッド１１１及びパッド１１３は、ヴィアホール１３２を介してグランド１０１に接続されており、伝送線路１４５に影響を及ぼさない。
【００２８】
パッド１１２と同様に、パッド１１５は、伝送線路１４８上のセル領域１２１のドレイン端子電極Ｄからの電気長と、セル領域１２２のドレイン端子電極Ｄからの電気長がほぼ等しい電気長の位置に設けられている。伝送線路１４８からパッド１１５に接続するための引出し線路は設けられていない。
【００２９】
伝送線路１４８からパッド１１５に接続するための引出し線路が設けられている場合、伝送線路１４８の損失は、例えば、０．２〜０．３ｄＢ（デシベル）程度である。従って、本実施形態に係るＭＭＩＣにおいては、引出し線路が設けられている場合に比べて、出力電力を０．２〜０．３ｄＢ程度向上させることができる。パッド１１４及びパッド１１６はグランド１０１に接続されており、伝送線路１４８に影響を及ぼさない。
【００３０】
伝送線路１４５及び伝送線路１４８に引出し線路が設けられていないことにより、引出し線路による回路損失を低減させたモノリシックマイクロ波集積回路を提供することができる。
【００３１】
また、ワイヤ１３３は、入力端子１３５とパッド１１２との間を接続するだけでなく、入力端子１３５と伝送線路１４５との間を接続してもよい。例えば、ワイヤ１３３は、入力端子１３５と、領域А１（図１参照）内の伝送線路１４５との間を接続してもよい。領域А１内の伝送線路１４５は、パッド１１２に比べて面積が広いので、複数のワイヤ１３３を設けることができる。これにより、寄生容量を小さくすることができ、寄生容量がＭＭＩＣに及ぼす影響を小さくすることができる。
【００３２】
（変形例）
本変形例に係るＭＭＩＣについて説明する。
図４は、本変形例に係るＭＭＩＣを例示する模式平面図である。
図４に示すように、本変形例に係るＭＭＩＣ２００は、前述の第１の実施形態に係るＭＭＩＣ１００（図１参照）と比べて、下記（ｉ）及び（ｉｉ）の点が異なっている。
【００３３】
（ｉ）セル領域１２１のドレイン端子電極Ｄと第３伝送線路１４６との間にセル領域１２３及びセル領域１２４が設けられている。
（ｉｉ）セル領域１２２のドレイン端子電極Ｄと第４伝送線路１４７との間にセル領域１２５及びセル領域１２６が設けられている。
【００３４】
セル領域１２１のドレイン端子電極Ｄから引き出された伝送線路１８１は、セル領域１２３のゲート端子電極Ｇに接続される。伝送線路１８１は、セル領域１２３のゲート端子電極Ｇに接続される途中で分岐し、セル領域１２４のゲート端子電極Ｇに並列に接続される。伝送線路１８１と同様に、伝送線路１８２により、セル領域１２２のドレイン端子電極Ｄとセル領域１２５のゲート端子電極Ｇが接続される。伝送線路１８２により、セル領域１２２のドレイン端子電極Ｄとセル領域１２６のゲート端子電極Ｇが接続される。
【００３５】
一端がパッド１１５に接続された第３伝送線路１４６は、容量素子１４２を介して、セル領域１２３のドレイン端子電極Ｄに接続される。第３伝送線路１４６は、セル領域１２３のドレイン端子電極Ｄに接続される途中で分岐し、セル領域１２４のドレイン端子電極Ｄに並列に接続される。第３伝送線路１４６と同様に、第４伝送線路１４７により、パッド１１５とセル領域１２５のドレイン端子電極Ｄが接続される。第４伝送線路１４７により、パッド１１５とセル領域１２６のドレイン端子電極Ｄが接続される。
セル領域１２３乃至１２６が設けられることにより、本変形例に係るＭＭＩＣ２００の利得は、前述のＭＭＩＣ１００に比べて増加する。
本変形例に係るＭＭＩＣの上記以外の構成及び効果は、前述の実施形態と同様である。
【００３６】
（比較例）
本比較例に係るＭＭＩＣについて説明する。
図５は、本比較例に係るＭＭＩＣを例示する模式平面図である。
図５に示すように、本比較例に係るＭＭＩＣ３００は、前述の実施形態に係るＭＭＩＣ１００（図１参照）と比較して、引出し線路１７１及び１７２が設けられている点が異なっている。
【００３７】
パッド１１２と伝送線路１４５を接続するための引出し線路１７１により、伝送線路１４５に、例えば、０．２〜０．３ｄＢ程度の損失が発生する場合がある。また、ワイヤ１３３を接続することができる領域がパッド１１２上に限定されるので、ワイヤ１３３の本数が制限される。これにより、寄生容量を小さくすることが難しい。
【００３８】
以上説明した実施形態によれば、引出し線路による回路損失を低減させたモノリシックマイクロ波集積回路を提供することができる。
【００３９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４０】
１００、２００、３００  ＭＭＩＣ、１１０  基板、１０１  グランド、１０２  第１層、１０３а  チャネル層、１０３ｂ  ２次元電子ガス層、１０４  電子供給層、１１１、１１２、１１３、１１４、１１５、１１６  パッド、１１７、１１８  パッド部、１２０  能動素子、１２１、１２２  セル領域、１３２  ヴィアホール、１３３、１３４  ワイヤ、１３５  入力端子、１３６  出力端子、１３９、１４０、１４２、１４３  容量素子、１３７  第１伝送線路、１３８  第２伝送線路、１４５、１４８、１８１、１８２  伝送線路、１４６  第３伝送線路、１４７  第４伝送線路、１５０  ＧＳＧプローブ、１５１、１５３  グランドプローブ、１５２  シグナルプローブ、１６１  パッケージ、１７１、１７２  引出し線路、А１、А２  領域、Ｄ  ドレイン端子電極、Ｇ  ゲート端子電極、Ｓ  ソース端子電極、Ｆ  フィンガー電極、ＭＦ  マルチフィンガー電極、ＦＳ  フィンガーソース電極、ＦＧ  フィンガーゲート電極、ＦＤ  フィンガードレイン電極、Ｄ１、Ｄ２  距離、ＥＬ１、ＥＬ２  電気長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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