(57)【要約】【課題】カメラから入力した映像信号に含まれている映像を映像処理する構成において、未映像処理の映像及び映像処理後の映像を適切に表示させる。【解決手段】映像信号処理装置１において、ＦＰＧＡ６は、同期信号を生成する機能を有する。ＦＰＧＡ６は、カメラ１６からの映像信号を第２のＣＰＵ３を経由して入力するまでは、カメラ１６から第２のＣＰＵ３を経由せずに入力した映像信号を同期信号に追従させて未映像処理の映像を含むＬＶＤＳ信号を生成し、その後、カメラ１６からの映像信号を第２のＣＰＵ３を経由して入力した以降では、カメラ１６から第２のＣＰＵ３を経由して入力した映像信号を同期信号に追従させて映像処理後の映像を含むＬＶＤＳ信号を生成する。【選択図】図１
2016111549.tif 000002
【特許請求の範囲】
【請求項１】
自装置の起動要求が発生すると、起動開始する第１の制御手段（２）と、
前記第１の制御手段が起動完了すると、起動開始し、起動完了してオフ状態から通常動作状態に移行すると、撮像手段（１６）から入力した映像信号に含まれている映像を映像処理し、その映像処理後の映像を含む映像信号を出力する第２の制御手段（３）と、
前記第２の制御手段とは別に設けられ、同期信号を生成する同期信号生成手段（２９）と、
前記第１の制御手段が起動完了すると、起動開始し、起動完了してオフ状態から通常動作状態に移行すると、前記撮像手段から前記第２の制御手段を経由せずに入力した映像信号を前記同期信号に追従させて未映像処理の映像を含む表示信号を生成する第１の表示信号生成処理、及び前記撮像手段から前記第２の制御手段を経由して入力した映像信号を前記同期信号に追従させて映像処理後の映像を含む表示信号を生成する第２の表示信号生成処理のうち何れかを選択的に行う表示信号生成手段（６）と、を備え、
前記表示信号生成手段は、前記撮像手段からの映像信号を前記第２の制御手段を経由して入力するまでは、前記第１の表示信号生成処理を行い、前記撮像手段からの映像信号を前記第２の制御手段を経由して入力した以降では、前記第２の表示信号生成処理を行うことを特徴とする映像信号処理装置（１）。
【請求項２】
請求項１に記載した映像信号処理装置において、
前記同期信号生成手段は、前記表示信号生成手段の内部に設けられていることを特徴とする映像信号処理装置。
【請求項３】
請求項１又は２に記載した映像信号処理装置において、
前記第１の制御手段は、前記第２の制御手段が起動完了した後に正常動作から異常動作に変化した旨を判定すると、前記表示信号生成手段が前記第１の表示信号生成処理を行うように当該表示信号生成手段の動作を制御することを特徴とする映像信号処理装置。
【請求項４】
請求項３に記載した映像信号処理装置において、
前記第１の制御手段は、前記第２の制御手段が異常動作から正常動作に変化した旨を判定すると、前記表示信号生成手段が前記第２の表示信号生成処理を行うように当該表示信号生成手段の動作を制御することを特徴とする映像信号処理装置。
【請求項５】
請求項１から４の何れか一項に記載した映像信号処理装置において、
前記第２の制御手段は、前記撮像手段が車両後方を撮像して取得した映像を含む映像信号を、当該撮像手段から入力することを特徴とする映像信号処理装置。
【請求項６】
請求項５に記載した映像信号処理装置において、
前記第２の制御手段は、前記映像処理としてガイド線や釦キーをオンスクリーン描画することを特徴とする映像信号処理装置。
【請求項７】
自装置の起動要求が発生すると、起動開始する第１の制御手段（２）と、
前記第１の制御手段が起動完了すると、起動開始し、起動完了してオフ状態から通常動作状態に移行すると、撮像手段（１６）から入力した映像信号に含まれている映像を映像処理し、その映像処理後の映像を含む映像信号を出力する第２の制御手段（３）と、
前記第２の制御手段とは別に設けられ、同期信号を生成する同期信号生成手段（２９）と、
前記第１の制御手段が起動完了すると、起動開始し、起動完了してオフ状態から通常動作状態に移行すると、前記撮像手段から前記第２の制御手段を経由せずに入力した映像信号を前記同期信号に追従させて未映像処理の映像を含む表示信号を生成する第１の表示信号生成処理、及び前記撮像手段から前記第２の制御手段を経由して入力した映像信号を前記同期信号に追従させて映像処理後の映像を含む表示信号を生成する第２の表示信号生成処理のうち何れかを選択的に行う表示信号生成手段（６）と、を備え、
前記表示信号生成手段が、前記撮像手段からの映像信号を前記第２の制御手段を経由して入力するまでは、前記第１の表示信号生成処理を行い、前記撮像手段からの映像信号を前記第２の制御手段を経由して入力した以降では、前記第２の表示信号生成処理を行う映像信号処理装置（１）の前記第１制御手段に、
前記第２の制御手段が起動完了した後に正常動作から異常動作に変化したか否かを判定する第１の手順と、
前記第２の制御手段が起動完了した後に正常動作から異常動作に変化した旨を前記第１の手順により判定すると、前記表示信号生成手段が前記第１の表示信号生成処理を行うように当該表示信号生成手段の動作を制御する第２の手順と、実行させることを特徴とする映像信号処理プログラム。
【請求項８】
請求項７に記載した映像信号処理プログラムにおいて、
前記第２の制御手段が異常動作から正常動作に変化したか否かを判定する第３の手順と、
前記第２の制御手段が異常動作から正常動作に変化した旨を前記第３の手順により判定すると、前記表示信号生成手段が前記第２の表示信号生成処理を行うように当該表示信号生成手段の動作を制御する第４の手順と、を実行させることを特徴とする映像信号処理プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像手段から入力した映像信号に含まれている映像を映像処理し、その映像処理後の映像を含む表示信号を生成し、映像処理後の映像を表示機に表示させる映像信号処理装置及び映像信号処理プログラムに関する。
【背景技術】
【０００２】
従来より、カメラにより取得された車両周囲の映像を表示機に表示させる車両用の映像信号処理装置が供されている。このものでは、例えば運転者の死角となる車両後方の映像を含む映像信号をカメラから入力すると、その入力した映像信号に含まれている映像を映像処理する。そして、その映像処理した映像（映像処理後の映像）を含む表示信号を生成し、映像処理後の映像を表示機に表示させる。映像処理として例えばガイド線（例えば車幅延長線等）や釦キー等をオンスクリーン描画することで、そのオンスクリーン描画後の映像を表示機に表示させる。又、近年では、処理負荷の分散を目的として、サブマイコンとして機能する第１のＣＰＵ（Central Processing Unit）と、メインマイコンとして機能する第２のＣＰＵとが設けられ、ＡＣＣ（アクセサリ）電源がオフからオンに切り替わると、第１のＣＰＵが起動開始し、第１のＣＰＵが起動完了すると、第２のＣＰＵが起動開始する構成が供されている。
【０００３】
上記したような第１のＣＰＵと第２のＣＰＵとが設けられている構成において、映像処理を第２のＣＰＵが行う構成では、ＡＣＣ電源がオフからオンに切り替わった直後では、映像処理後の映像を表示させることができない。この点に関し、特許文献１には、ＡＣＣ電源がオフからオンに切り替わると、第２のＣＰＵが起動完了するまでは、映像処理していない映像（未映像処理の映像、生の映像）を表示させ、第２のＣＰＵが起動完了した以降に、映像処理後の映像を表示させる構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８４０２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の構成では、第２のＣＰＵが起動完了すると、表示機に出力する表示信号を、未映像処理の映像を含む表示信号から映像処理後の映像を含む表示信号へと切り替え、未映像処理の映像から映像処理後の映像へと映像の表示を切り替える。ところが、このような構成では、表示機に出力する表示信号を切り替えるタイミング、即ち、未映像処理の映像から映像処理後の映像へと映像の表示を切り替えるタイミングで黒画が表示されてしまうという問題がある。
【０００６】
このような問題に対し、出願人は特願２０１４−１５９４４９号を出願した。特願２０１４−１５９４４９号では、第２のＣＰＵは、起動開始すると、起動完了する前でも同期信号（クロック）をＦＰＧＡ（Field Programmable Gate Array）に出力する。ＦＰＧＡは、第２のＣＰＵが起動完了するまでは、カメラから第２のＣＰＵを経由せずに入力した映像信号を、第２のＣＰＵから入力した同期信号に追従させて表示信号を生成する。そして、ＦＰＧＡは、第２のＣＰＵが起動完了すると、カメラから第２のＣＰＵを経由して入力した映像信号を、第２のＣＰＵから入力した同期信号に追従させて表示信号を生成する。このような構成によれば、ＦＰＧＡでは、表示機に出力する表示信号を切り替えるタイミングで同期信号を切り替える必要がなくなり、同期を継続したまま（同期が乱れることなく）映像の表示をシームレスに切り替えることができる。その結果、映像の表示を切り替えるタイミングで黒画の表示を回避することができる。
【０００７】
しかしながら、このような構成では、第２のＣＰＵからの同期信号の出力に不具合が発生すると、様々な不具合の発生が懸念される。例えば第２のＣＰＵからの同期信号の出力が遅れてしまうと、未映像処理の映像の表示が遅れてしまう可能性がある。又、第２のＣＰＵからの同期信号の出力が途絶してしまうと、同期が乱れて黒画が表示されてしまう可能性がある。
【０００８】
本発明は、上記した事情に鑑みてなされたものであり、その目的は、撮像手段から入力した映像信号に含まれている映像を映像処理する構成において、未映像処理の映像及び映像処理後の映像を適切に表示させることができる映像信号処理装置及び映像信号処理プログラムを提供することにある。
【課題を解決するための手段】
【０００９】
請求項１に記載した発明によれば、第１の制御手段は、自装置の起動要求が発生すると、起動開始する。第２の制御手段は、第１の制御手段が起動完了すると、起動開始し、起動完了してオフ状態から通常動作状態に移行すると、撮像手段から入力した映像信号に含まれている映像を映像処理し、その映像処理後の映像を含む映像信号を出力する。同期信号生成手段は、第２の制御手段とは別に設けられ、同期信号を生成する。表示信号生成手段は、第１の制御手段が起動完了すると、起動開始し、起動完了してオフ状態から通常動作状態に移行すると、撮像手段から第２の制御手段を経由せずに入力した映像信号を同期信号に追従させて未映像処理の映像を含む表示信号を生成する第１の表示信号生成処理、及び撮像手段から第２の制御手段を経由して入力した映像信号を同期信号に追従させて映像処理後の映像を含む表示信号を生成する第２の表示信号生成処理のうち何れかを選択的に行う。表示信号生成手段は、撮像手段からの映像信号を第２の制御手段を経由して入力するまでは、第１の表示信号生成処理を行い、撮像手段からの映像信号を第２の制御手段を経由して入力した以降では、第２の表示信号生成処理を行う。
【００１０】
即ち、同期信号を生成する同期信号生成手段が第２の制御手段とは別に設けられているので、第２の制御手段の動作に依存せずに、同期信号生成手段からの同期信号が表示信号生成手段に出力される。表示信号生成手段は、撮像手段からの映像信号を第２の制御手段を経由して入力するまでは、第１の表示信号生成処理を行い、撮像手段から第２の制御手段を経由せずに入力した映像信号を同期信号に追従させて未映像処理の映像を含む表示信号を生成する。そして、表示信号生成手段は、撮像手段からの映像信号を第２の制御手段を経由して入力した以降では、第２の表示信号生成処理を行い、撮像手段から第２の制御手段を経由して入力した映像信号を同期信号に追従させて映像処理後の映像を含む表示信号を生成する。
【００１１】
これにより、たとえ第２の制御手段からの同期信号の出力が遅れたとしても、同期信号生成手段からの同期信号が出力されている限りは、未映像処理の映像の表示が遅れてしまうことはなく、未映像処理の映像の表示を速やかに開始することができる。又、たとえ第２の制御手段からの同期信号の出力が途絶したとしても、同期信号生成手段からの同期信号が出力されている限りは、映像処理後の映像から未映像処理の映像へと映像の表示を切り替えることで、未映像処理の映像を表示させることができる。又、映像処理後の映像から未映像処理の映像へと映像の表示を切り替える際に、同期が乱れて黒画が表示されてしまうのを未然に回避することもできる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態を示す機能ブロック図
【図２】ＦＰＧＡの構成を示す機能ブロック図
【図３】表示機に表示される未映像処理の映像を示す図
【図４】表示機に表示される映像処理後の映像を示す図
【図５】第１のＣＰＵが行う処理を示すフローチャート
【発明を実施するための形態】
【００１３】
以下、本発明を、車両に搭載可能な車両用の映像信号処理装置に適用した一実施形態について図面を参照して説明する。映像信号処理装置１は、第１のＣＰＵ（Central Processing Unit）２（第１の制御手段に相当）と、第２のＣＰＵ３（第２の制御手段に相当）と、第１のデコーダ４と、第２のデコーダ５と、ＦＰＧＡ（Field Programmable Gate Array）６（表示信号生成手段に相当）と、メモリ７と、電源生成回路８と、第１〜第６の電源制御回路９〜１４と、水晶発振器１５とを有する。これらのうち第１のＣＰＵ２と電源生成回路８と第１の電源制御回路９とは、これら以外の機能ブロックとは別の基板に実装されている。
【００１４】
第１のＣＰＵ２は、車両制御に関する車両系のデータ処理に特化した特性を有する。第２のＣＰＵ３は、例えば画像データや音楽データ等の情報系のデータ処理に特化した特性を有する。第２のＣＰＵ３が処理する情報系のデータは、第１のＣＰＵ２が処理する車両系のデータよりもデータ容量が相対的に大きい。そのため、後述するように第２のＣＰＵ３が起動開始時にロードするＯＳ（Operating System）や制御プログラムは、第１のＣＰＵ２が起動開始時にロードするＯＳや制御プログラムよりもデータ容量が相対的に大きい。
【００１５】
映像信号処理装置１は、カメラ１６（撮像手段に相当）を接続しているケーブルのコネクタ１７が装置側のコネクタ１８に装着されていることで、カメラ１６からＮＴＳＣ（National Television System Committee）信号（映像信号）を入力可能となっている。カメラ１６は、例えば車両後方に取り付けられているリアカメラであり、運転者の死角となる車両後方を撮像し、その取得した映像を含むＮＴＳＣ信号を映像信号処理装置１（第１のデコーダ４）に出力する。
【００１６】
又、映像信号処理装置１は、表示機１９を接続しているケーブルのコネクタ２０が装置側のコネクタ２１に装着されていることで、ＬＶＤＳ（Low Voltage Differential Signaling）信号（表示信号）を表示機１９に出力可能となっている。表示機１９は、車室内に設置されている例えば液晶ディスプレイであり、所定の画素数（ピクセル数）を有する。表示機１９は、映像信号処理装置１からＬＶＤＳ信号を入力すると、その入力したＬＶＤＳ信号を信号処理して映像を表示する（描画する）。
【００１７】
電源生成回路８は、車両バッテリから供給された所定電圧から５Ｖと３．３Ｖの動作電圧を生成する。電源生成回路８は、５Ｖの動作電圧を第２のＣＰＵ３、第１の電源制御回路９及び第２の電源制御回路１０に供給する。又、電源生成回路８は、３．３Ｖの動作電圧を第３の電源制御回路１１、第４の電源制御回路１２、第５の電源制御回路１３及び第６の電源制御回路１４に供給する。第１の電源制御回路９は、電源生成回路８から供給された５Ｖの動作電圧からバックアップ用の３．３Ｖの動作電圧を生成して第１のＣＰＵ２に供給する。
【００１８】
第１のＣＰＵ２は、映像信号処理装置１においてサブマイクロコンピュータ（サブマイコン）として機能する。第１のＣＰＵ２は、ＡＣＣ（アクセサリ）電源のオンオフを示すＡＣＣ信号のオフからオンへの切り替えを低消費電力動作状態で監視している。第１のＣＰＵ２は、ＡＣＣ信号のオフからオンへの切り替えを検知すると、ＡＣＣ電源のオフからオンへの切り替え（運転者によるＡＣＣ電源のオン操作）を検知する。第１のＣＰＵ２は、ＡＣＣ電源のオフからオンへの切り替えを検知することで、自装置の起動要求が発生したと検知する。
【００１９】
第１のＣＰＵ２は、ＡＣＣ電源のオフからオンへの切り替えを検知すると、起動処理を開始する（起動開始する）。第１のＣＰＵ２は、予め規定されている起動手順（ＯＳや制御プログラムのロード等）を開始し、起動手順を正常に完了すると、起動処理を完了し（起動完了し）、低消費電力動作状態から通常動作状態に移行する。そして、第１のＣＰＵ２は、通常動作状態に移行すると、電源オン指令を第２〜第６の電源制御回路１０〜１４に出力する。又、第１のＣＰＵ２は、第２のＣＰＵ３との間でＩ２Ｃ（Inter-Integrated Circuit）やＵＡＲＴ（Universal Asynchronous Receiver Transmitter）によるデータ通信線を接続しており、通常動作状態に移行すると、電源オン指令をＩ２ＣやＵＡＲＴによるデータ通信により第２のＣＰＵ３に出力する。この場合、第１のＣＰＵ２は、起動開始してから例えば２００ミリ秒以内に電源オン指令を出力可能となるように設計されている。更に、第１のＣＰＵ２は、第２のＣＰＵ３から出力されるウォッチドッグ（ＷＤ）パルスを入力するＷＤパルス入力線を接続しており、通常動作状態に移行すると、第２のＣＰＵ３からのＷＤパルスの入力を監視する。
【００２０】
又、第１のＣＰＵ２は、通常動作状態に移行すると、シフトレバーが後退位置であるか否かを示すＲＥＶ（リバース）信号のオフからオンへの切り替えを監視する。第１のＣＰＵ２は、ＲＥＶ信号のオフからオンへの切り替えを検知すると、シフトレバーの後退位置への移動（運転者によるシフトレバーの後退位置への操作）を検知する。又、第１のＣＰＵ２は、ＦＰＧＡ６との間でＩ２Ｃによるデータ通信線を接続しており、通常動作状態では、ＦＰＧＡ６との間でＩ２Ｃによるデータ通信を行うことで、ＦＰＧＡ６の動作を制御する。
【００２１】
第２の電源制御回路１０は、第１のＣＰＵ２から電源オン指令を入力すると、電源生成回路８から供給された５Ｖの動作電圧から３．３Ｖの動作電圧を生成して第１のデコーダ４、第２のデコーダ５及びＦＰＧＡ６に供給する。第３の電源制御回路１１は、第１のＣＰＵ２から電源オン指令を入力すると、電源生成回路８から供給された３．３Ｖの動作電圧から１．８Ｖの動作電圧を生成して第１のデコーダ４、第２のデコーダ５及びＦＰＧＡ６に供給する。
【００２２】
第４の電源制御回路１２は、第１のＣＰＵ２から電源オン指令を入力すると、電源生成回路８から供給された３．３Ｖの動作電圧から１．１Ｖの動作電圧を生成してＦＰＧＡ６に供給する。第５の電源制御回路１３は、第１のＣＰＵ２から電源オン指令を入力すると、電源生成回路８から供給された３．３Ｖの動作電圧から２．５Ｖの動作電圧を生成してＦＰＧＡ６に供給する。第６の電源制御回路１４は、第１のＣＰＵ２から電源オン指令を入力すると、電源生成回路８から供給された３．３Ｖの動作電圧から１．５Ｖの動作電圧を生成してＦＰＧＡ６及びメモリ７に供給する。
【００２３】
第１のデコーダ４は、第２の電源制御回路１０や第３の電源制御回路１１から動作電圧が供給されると、オフ状態から通常動作状態に移行する。第１のデコーダ４は、通常動作状態では、カメラ１６からＮＴＳＣ信号を入力すると、その入力したＮＴＳＣ信号をデコード処理し、ＢＴ．６５６（ＩＴＵ（International Telecommunication Union）−Ｒ）の規格に準拠する映像信号を第２のデコーダ５及びＦＰＧＡ６に出力する。即ち、カメラ１６から出力されて第１のデコーダ４でデコード処理された映像信号がＦＰＧＡ６に入力される伝送経路として、第２のデコーダ５及び第２のＣＰＵ３を経由してＦＰＧＡ６に入力される伝送経路と、ＦＰＧＡ６に直接入力される伝送経路とが設けられている。
【００２４】
第２のデコーダ５は、第２の電源制御回路１０や第３の電源制御回路１１から動作電圧が供給されると、オフ状態から通常動作状態に移行する。第２のデコーダ５は、通常動作状態では、第１のデコーダ４からＢＴ．６５６の規格に準拠する映像信号を入力すると、その入力した映像信号をデコード処理し、ＭＩＰＩ（Mobile Industry Processor Interface）−ＣＳＩ（Camera Serial Interface）のデータ形式の信号にデータ変換して第２のＣＰＵ３に出力する。
【００２５】
第２のＣＰＵ３は、電源制御回路８から５Ｖの動作電圧が直接供給されると、起動処理を開始する（起動開始する）。第２のＣＰＵ３は、起動開始すると、予め規定されている起動手順（ＯＳや制御プログラムのロード等）を開始し、起動手順を正常に完了すると、起動処理を完了し（起動完了し）、オフ状態から通常動作状態に移行する。この場合、第２のＣＰＵ３は、オフ状態から通常動作状態に移行すると、ＷＤパルスの第１のＣＰＵ２への出力を開始する。第２のＣＰＵ３は、通常動作状態では、第１のデコーダ４からＭＩＰＩ−ＣＳＩのデータ形式の信号を入力すると、その入力した信号に含まれている映像を映像処理し、その映像処理した映像（映像処理後の映像）を含むｅＤＰ（embedded Display Port）の規格に準拠する映像信号をＦＰＧＡ６に出力する。
【００２６】
具体的には、第２のＣＰＵ３は、第１のデコーダ４からＭＩＰＩ−ＣＳＩのデータ形式の信号を入力すると、その入力した信号に含まれている映像データを内蔵メモリに記憶する（書き込む）。内蔵メモリは循環型の記憶領域である。第２のＣＰＵ３は、カメラ１６の映像を出力する条件が成立している期間では、内蔵メモリに記憶している映像データを読み出し、その読み出した映像データの映像に対する映像処理としてガイド線（例えば車幅延長線等）や釦キー等をオンスクリーン描画する。そして、第２のＣＰＵ３は、そのオンスクリーン描画した映像を含むｅＤＰの規格に準拠する映像信号をＦＰＧＡ６に出力する。
【００２７】
ＦＰＧＡ６は、第４〜第６の電源制御回路１２〜１４から動作電圧が供給されると、オフ状態から通常動作状態に移行する。ＦＰＧＡ６は、図２に示すように、デジタル信号入力部２２と、ＲＧＢ変換部２３と、ｅＤＰ入力部２４と、ＲＧＢ変換部２５と、メモリ制御部２６と、Ｉ２Ｃ通信部２７と、ＰＬＬ（Phase Locked Loop）回路２８と、同期信号生成部２９（同期信号生成手段）と、ＬＶＤＳ信号生成部３０とを有する。
【００２８】
デジタル信号入力部２２は、カメラ１６からＢＴ．６５６の規格に準拠する映像信号を入力すると、その入力した映像信号をＲＧＢ変換部２３に出力する。ＲＧＢ変換部２３は、デジタル信号入力部２２からＢＴ．６５６の規格に準拠する映像信号を入力すると、その入力した映像信号をＲＧＢ信号に変換してメモリ制御部２６に出力する。ｅＤＰ入力部２４は、第２のＣＰＵ３からｅＤＰの規格に準拠する映像信号を入力すると、その入力した映像信号をＲＧＢ変換部２５に出力する。ＲＧＢ変換部２５は、ｅＤＰ入力部２４からｅＤＰの規格に準拠する映像信号を入力すると、その入力した映像信号をＲＧＢ信号に変換してメモリ制御部２６に出力する。Ｉ２Ｃ通信部２７は、第１のＣＰＵ２との間のＩ２Ｃによるデータ通信を制御すると共に、第１のＣＰＵ２から入力した制御指令をメモリ制御部２６に出力する。
【００２９】
メモリ７は、第６の電源制御回路１４から動作電圧が供給されると駆動する。メモリ７は、例えばＤＤＲ（Double Data Rate）の規格に準拠するメモリである。メモリ７は、ＲＧＢ変換部２３からのＲＧＢ信号に含まれる映像データ（ＲＧＢデータ）を記憶する第１の記憶領域７ａと、ＲＧＢ変換部２５からのＲＧＢ信号に含まれる映像データを記憶する第２の記憶領域７ｂとを有する。
【００３０】
メモリ制御部２６は、映像データのメモリ７への書き込み及びメモリ７からの映像データの読み出しを制御する。具体的に説明すると、メモリ制御部２６は、ＲＧＢ変換部２３からのＲＧＢ信号に含まれる映像データの第１の記憶領域７ａへの書き込みと、ＲＧＢ変換部２５からのＲＧＢ信号に含まれる映像データの第２の記憶領域７ｂへの書き込みとを独立して行う。メモリ制御部２６は、メモリ７からの映像データの読み出しを行う場合には、ＲＧＢ変換部２５からの映像データが第２の記憶領域７ｂに記憶されていないが、ＲＧＢ変換部２３からの映像データが第１の記憶領域７ａに記憶されていれば、その第１の記憶領域７ａに記憶されている映像データを読み出し、その読み出した映像データを含むＲＧＢ信号をＬＶＤＳ信号生成部３０に出力する。一方、メモリ制御部２６は、ＲＧＢ変換部２５からの映像データが第２の記憶領域７ｂに記憶されていれば、その第２の記憶領域７ｂに記憶されている映像データを読み出し、その読み出した映像データを含むＲＧＢ信号をＬＶＤＳ信号生成部３０に出力する。
【００３１】
ＰＬＬ回路２８は、位相比較器と、ループフィルタ（ローパスフィルタ）と、電圧制御発振器とを有する。ＰＬＬ回路２８は、水晶発振器１５から基準周波数の入力信号を入力すると、電圧制御発振器からの出力信号をフィードバック制御し、入力信号の位相と出力信号の位相とを同期させる制御を行う。同期信号生成回路２９は、ＰＬＬ回路２８から出力信号を入力すると、その入力した出力信号から同期信号を生成してＬＶＤＳ信号生成部３０に出力する。
【００３２】
ＬＶＤＳ信号生成部３０は、メモリ制御部２６から映像データを含むＲＧＢ信号を入力すると、その入力したＲＧＢ信号を、同期信号生成回路２９から入力している同期信号に追従させてＬＶＤＳ信号に変換し（ＬＶＤＳ信号を生成し）、ＬＶＤＳ信号を表示機１９に出力する。即ち、ＬＶＤＳ信号生成部３０は、ｅＤＰの規格に準拠する映像信号がＦＰＧＡ６に入力されていない期間では、ＢＴ．６５６の規格に準拠する映像信号を同期信号に追従させてＬＶＤＳ信号に変換し、ＬＶＤＳ信号を表示機１９に出力する（第１の表示信号生成処理を行う）。一方、ＬＶＤＳ信号生成部３０は、ｅＤＰの規格に準拠する映像信号がＦＰＧＡ６に入力されている期間では、ｅＤＰの規格に準拠する映像信号を同期信号に追従させてＬＶＤＳ信号に変換し、ＬＶＤＳ信号を表示機１９に出力する（第２の表示信号生成処理を行う）。
【００３３】
上記した構成では、ＡＣＣ電源がオフからオンに切り替わると、第１のＣＰＵ２が起動開始し、第１のＣＰＵ２が起動完了すると、第２のＣＰＵ３が起動開始する。そのため、ＡＣＣ電源がオフからオンに切り替わってから第２のＣＰＵ３が起動完了するまでの期間では、第２のＣＰＵ３が映像処理を行うことができず、映像処理後の映像を表示機１９に表示させることができない。
【００３４】
このような事情から、上記した構成では、ＦＰＧＡ６は、オフ状態から通常動作状態に移行すると、第２のＣＰＵ３が起動完了するまで、即ち、第２のＣＰＵ３からｅＤＰの規格に準拠する映像信号を入力するまでは、第１のデコーダ４からのＢＴ．６５６の規格に準拠する映像信号を同期信号に追従させてＬＶＤＳ信号に変換し、ＬＶＤＳ信号を表示機１９に出力する。このとき、ＦＰＧＡ６は、図３に示すように、第２のＣＰＵ３が映像処理していない映像（未映像処理の映像、生の映像）を表示機１９に表示させる。
【００３５】
その後、ＦＰＧＡ６は、第２のＣＰＵ３が起動完了した以降、即ち、第２のＣＰＵ３からｅＤＰの規格に準拠する映像信号を入力した以降では、第２のＣＰＵ３からのｅＤＰの規格に準拠する映像信号を同期信号に追従させてＬＶＤＳ信号に変換し、ＬＶＤＳ信号を表示機１９に出力する。このとき、ＦＰＧＡ６は、図４に示すように、第２のＣＰＵ３が映像処理した映像（映像処理後の映像）を表示機１９に表示させる。図４では、映像処理としてガイド線や釦キーをオンスクリーン描画することで、そのオンスクリーン描画した映像を表示させている態様を例示している。ガイド線は、例えば車幅を延長した線を示す車幅延長線Ｌ１（実線で示す）、現在の操舵角度での進路を予測した線を示す進路予測線Ｌ２（破線で示す）、車両後端から例えば約０．５メートル先を示す距離目安線Ｌ３（二点鎖線で示す）である。この場合、表示機１９は、車幅延長線Ｌ１を例えば緑色で表示し、進路予測線Ｌ２を例えば黄色で表示し、距離目安線Ｌ３を例えば赤色で表示する等してガイド線をカラー表示する。又、釦キーは、運転者が操作可能な「進路線消去」釦キーＢ１、「縦列駐車ガイド」釦キーＢ２である。
【００３６】
このようにＦＰＧＡ６は、ＡＣＣ電源がオフからオンに切り替わった後に、第２のＣＰＵ３からｅＤＰの規格に準拠する映像信号を入力するまでは、未映像処理の映像を表示させ、第２のＣＰＵ３が起動完了して第２のＣＰＵ３からｅＤＰの規格に準拠する映像信号を入力すると、映像処理後の映像を表示させる。即ち、ＦＰＧＡ６は、第２のＣＰＵ３からｅＤＰの規格に準拠する映像信号を入力する前後で、メモリ７における映像データの読み出し先の記憶領域を切り替えることで、未映像処理の映像から映像処理後の映像へと映像の表示を切り替える。このとき、ＦＰＧＡ６において、ＬＶＤＳ信号生成部３０は、メモリ制御部２６から入力するＲＧＢ信号が、ＢＴ．６５６の規格に準拠する映像信号が変換されたＲＧＢ信号からｅＤＰの規格に準拠する映像信号が変換されたＲＧＢ信号へと切り替わることになるが、何れのＲＧＢ信号も同期信号生成部２９から入力する同期信号に追従させてＬＶＤＳ信号に変換するので、同期が乱れることはない。即ち、同期を継続したまま未映像処理の映像から映像処理後の映像へと映像の表示をシームレスに切り替えることができ、映像の表示を切り替えるタイミングで黒画が表示されてしまう事態を未然に回避することができる。
【００３７】
加えて、［発明が解決しようとする課題］で説明したように、第２のＣＰＵ３から出力される同期信号を用いる構成では、第２のＣＰＵ３からの同期信号の出力に不具合が発生すると、様々な不具合の発生が懸念される。これに対し、本実施形態の構成では、第２のＣＰＵ３とは別の構成である同期信号生成部２９から出力される同期信号を用いることで、様々な不具合の発生を未然に回避することができる。即ち、第２のＣＰＵ３からの同期信号の出力が遅れてしまうと、未映像処理の映像の表示が遅れてしまう可能性があるが、本実施形態の構成では、未映像処理の映像の表示が遅れてしまうことはなく、未映像処理の映像の表示を速やかに開始することができる。又、第２のＣＰＵ３からの同期信号の出力が途絶してしまうと、同期が乱れて黒画が表示されてしまう可能性があるが、本実施形態の構成では、同期が乱れて黒画が表示されてしまう事態の発生を未然に回避することができる。
【００３８】
次に、上記した構成の作用について図５を参照して説明する。
第１のＣＰＵ２は、本発明に関連して映像信号処理プログラムを実行することで、図５に示す処理を行う。尚、ここでは、運転者がＡＣＣ電源のオン操作を行って直ぐにシフトレバーの後退位置への操作を行った場合を説明する。
【００３９】
第１のＣＰＵ２は、ＡＣＣ信号のオフからオンへの切り替えを検知し、ＡＣＣ電源のオフからオンへの切り替え（運転者によるＡＣＣ電源のオン操作）を検知すると、起動処理を開始し（起動開始し）（Ｓ１）、起動完了を待機する（Ｓ２）。第１のＣＰＵ２は、予め規定されている起動手順を開始し、起動手順を正常に完了すると、起動完了したと判定し（Ｓ２：ＹＥＳ）、第２のＣＰＵ３からのＷＤパルスの入力の監視を開始し（Ｓ３）、ＷＤパルスの入力の監視を開始した時点から一定時間が経過するまでに第２のＣＰＵ３からのＷＤパルスの入力の有無を判定する（Ｓ４、Ｓ５）。この場合、第１のＣＰＵ２が起動開始して起動完了したが、第２のＣＰＵ３が起動完了する前では、カメラ１６からのＢＴ．６５６の規格に準拠する映像信号がＦＰＧＡ６に入力されているが、第２のＣＰＵ３からのｅＤＰの規格に準拠する映像信号がＦＰＧＡ６に入力されていないので、未映像処理の映像が表示機１９に表示される。その後、第２のＣＰＵ３が起動完了すると、一定時間が経過する前に第１のＣＰＵ２からのＷＤパルスが第２のＣＰＵ３に入力される。この場合、第２のＣＰＵ３からのｅＤＰの規格に準拠する映像信号がＦＰＧＡ６に入力されるので、映像処理後の映像が表示機１９に表示される。
【００４０】
第１のＣＰＵ２は、一定時間が経過する前に第２のＣＰＵ３からのＷＤパルスの入力が開始したと判定すると（Ｓ４：ＹＥＳ）、ＡＣＣ電源のオンからオフへの切り替え（運転者によるＡＣＣ電源のオフ操作）を検知するまで第２のＣＰＵ３からのＷＤパルスの入力を監視し続ける（Ｓ６、Ｓ７、第１の手順を行う）。この場合、第２のＣＰＵ３が正常動作している限りは第２のＣＰＵ３からのＷＤパルスが第１のＣＰＵ２に入力され続ける。一方、何らかの理由により第２のＣＰＵ３が正常動作から異常動作に移行すると（正常動作から異常動作に変化すると）、第２のＣＰＵ３からのＷＤパルスが第１のＣＰＵ２に入力されなくなる（途絶する）。
【００４１】
第１のＣＰＵ２は、第２のＣＰＵ３からのＷＤパルスの入力が途絶したと判定すると（Ｓ６：ＹＥＳ）、映像データの読み出し先を第１の記憶領域７ａに切り替える旨の制御指令をＩ２Ｃによるデータ通信によりＦＰＧＡ６に出力する（Ｓ８、第２の手順を行う）。ＦＰＧＡ６において、メモリ制御部２６は、映像データの読み出し先を第１の記憶領域７ａに切り替える旨の制御指令を第１のＣＰＵ２から入力すると、メモリ７の第１の記憶領域７ａに記憶されている映像データを読み出し、未映像処理の映像の映像データを含むＲＧＢ信号をＬＶＤＳ信号生成部３０に出力する。このようにして第１のＣＰＵ２は、第２のＣＰＵ３の異常の発生を検知すると、ＢＴ．６５６の規格に準拠する映像信号に基づくＲＧＢ信号がＬＶＤＳ信号生成部３０に出力されるように制御する。その結果、第２のＣＰＵ３に異常が発生しても、映像処理後の映像から未映像処理の映像へと映像の表示が切り替わり、未映像処理の映像が表示機１９に表示される。このときも、同期信号生成部２９から出力される同期信号を用いるので、同期が乱れて黒画が表示されてしまうことはない。
【００４２】
更に、第１のＣＰＵ２は、ＡＣＣ電源のオンからオフへの切り替えを検知するまで第２のＣＰＵ３からのＷＤパルスの入力を監視し続ける（Ｓ９、Ｓ１０、第３の手順を行う）。この場合、第２のＣＰＵ３が異常動作から正常動作に復帰すると（異常動作から正常動作に変化すると）、第２のＣＰＵ３からのＷＤパルスが第２のＣＰＵ３に入力される（再開する）。
【００４３】
第１のＣＰＵ２は、第２のＣＰＵ３からのＷＤパルスの入力が再開したと判定すると（Ｓ９：ＹＥＳ）、映像データの読み出し先を第２の記憶領域７ｂに切り替える旨の制御指令をＩ２Ｃによるデータ通信によりＦＰＧＡ６に出力する（Ｓ１１、第４の手順を行う）。ＦＰＧＡ６において、メモリ制御部２６は、映像データの読み出し先を第２の記憶領域７ｂに切り替える旨の制御指令を第１のＣＰＵ２から入力すると、メモリ７の第２の記憶領域７ｂに記憶されている映像データを読み出し、映像処理後の映像の映像データを含むＲＧＢ信号をＬＶＤＳ信号生成部３０に出力する。このようにして第１のＣＰＵ２は、第２のＣＰＵ３の異常の解消（正常への復帰）を検知すると、ｅＤＰの規格に準拠する映像信号に基づくＲＧＢ信号がＬＶＤＳ信号生成部３０に出力されるように制御する。その結果、第２のＣＰＵ３が正常に復帰すると、未映像処理の映像から映像処理後の映像へと映像の表示が切り替わり、映像処理後の映像が表示機１９に表示される。このときも、同期信号生成部２９から出力される同期信号を用いるので、同期が乱れて黒画が表示されてしまうことはない。
【００４４】
尚、第１のＣＰＵ２は、第２のＣＰＵ３からのＷＤパルスを入力が開始する前に一定時間が経過したと判定すると（Ｓ５：ＹＥＳ）、第２のＣＰＵ３が起動完了していない等を特定してエラー処理を行う（Ｓ１２）。又、第１のＣＰＵ２は、第２のＣＰＵ３からのＷＤパルスの入力を監視し続けている最中にＡＣＣ電源のオンからオフへの切り替えを判定すると（Ｓ７：ＹＥＳ、Ｓ１０：ＹＥＳ）、第２のＣＰＵ３からのＷＤパルスの入力の監視を終了する（Ｓ１３、Ｓ１４）。
【００４５】
以上に説明したように本実施形態によれば、次に示す効果を得ることができる。
映像信号処理装置１において、同期信号を生成する同期信号生成部２９が第２のＣＰＵ３とは別に設けられているので、第２のＣＰＵ３の動作に依存せずに、同期信号生成部２９からの同期信号がＬＶＤＳ信号生成部３０に出力される。そして、ＬＶＤＳ信号生成部３０は、カメラ１６からの映像信号を第２のＣＰＵ３を経由して入力するまでは、カメラ１６から第２のＣＰＵ３を経由せずに入力した映像信号を同期信号に追従させて未映像処理の映像を含むＬＶＤＳ信号を生成するようにした。その後、ＬＶＤＳ信号生成部３０は、カメラ１６からの映像信号を第２のＣＰＵ３を経由して入力した以降では、カメラ１６から第２のＣＰＵ３を経由して入力した映像信号を同期信号に追従させて映像処理後の映像を含むＬＶＤＳ信号を生成するようにした。
【００４６】
これにより、たとえ第２のＣＰＵ３からの同期信号の出力が遅れたとしても、同期信号生成部２９からの同期信号が出力されている限りは、未映像処理の映像の表示が遅れてしまうことはなく、未映像処理の映像の表示を速やかに開始することができる。又、たとえ第２のＣＰＵ３からの同期信号の出力が途絶したとしても、同期信号生成部２９からの同期信号が出力されている限りは、映像処理後の映像から未映像処理の映像へと映像の表示を切り替えることで未映像処理の映像を表示させることができる。又、映像処理後の映像から未映像処理の映像へと映像の表示を切り替える際に、同期が乱れて黒画が表示されてしまうのを未然に回避することもできる。
【００４７】
又、同期信号生成部２９がＦＰＧＡ６の内部に設けられている（内蔵されている）ので、同期信号生成部２９がＦＰＧＡ６の外部に設けられている構成よりも、構成を簡素化することができる。又、第１のＣＰＵ２がＦＰＧＡ６の動作を制御可能な構成とし、第２のＣＰＵ３に異常が発生すると、映像処理後の映像から未映像処理の映像へと映像の表示を切り替え、第２のＣＰＵ３が正常に復帰すると、未映像処理後の映像から映像処理後の映像へと映像の表示を切り替えるようにした。これにより、第２のＣＰＵ３の動作を監視する機能をＦＰＧＡ６に持たせる構成とせずに、第１のＣＰＵ２からの制御指令により映像の表示を切り替えることができる。又、運転者の死角となる車両後方を撮像するカメラ１６を用い、映像処理としてガイド線や釦キーをオンスクリーン描画するようにしたので、車両後方の映像について未映像処理の映像からガイド線や釦キーをオンスクリーン描画した映像処理後の映像へと映像の表示を切り替えるタイミングで黒画の表示を回避することができる。
【００４８】
本発明は、上記した実施形態にのみ限定されるものではなく、以下のように変形又は拡張することができる。
カメラ１６は、車両後方を撮像するリアカメラに限らず、車両側方を撮像するサイドカメラであっても良い。
第２のＣＰＵ３は、映像処理としてガイド線及び釦キーをオンスクリーン描画することに限らず、ガイド線のみをオンスクリーン描画しても良いし、釦キーのみをオンスクリーン描画しても良い。又、ガイド線をオンスクリーン描画する場合に、車幅延長線、進路予測、距離目安線のうち何れかのみをオンスクリーン描画しても良い。
同期信号生成部２９は、ＦＰＧＡ６の外部に設けられていても良い。即ち、同期信号生成部２９は、第２のＣＰＵ３が生成する同期信号を用いるのではなく、第２のＣＰＵ３とは別の機能ブロックが生成する同期信号を用いる構成であれば、同期信号生成部２９がどのように設けられていても良い。
【符号の説明】
【００４９】
図面中、１は映像信号処理装置、２は第１のＣＰＵ（第１の制御手段）、３は第２のＣＰＵ（第２の制御手段）、６はＦＰＧＡ（表示信号生成手段）、１６はカメラ（撮像手段）、２９は同期信号生成部（同期信号生成手段）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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