(57)【要約】      （修正有）【課題】基板を製造する製造過程でインダクタを作り込むことができると共に、高精度、高性能なインダクタ内蔵基板を実現する。【解決手段】磁性体１２が、コイルが巻回されるコア部１５と、当該コア部１５に連通し、前記コイルの正極側及び負極側から当該コイルの外側に廻り込むように延出する延出部１６とを有する。また、延出部１６の途中に空隙部１７を有し、当該空隙部１７が、前記延出部１６を前記コイルの正極側から延出する第１延出部１６ａと前記コイルの負極側から延出する第２延出部１６ｂとに分断している。【選択図】図１
2016111048.tif 000002
【特許請求の範囲】
【請求項１】
基板表面に形成された複数の帯状の第１配線パターンと、当該第１配線パターンの少なくとも端部を除く領域に装着される磁性体と、当該磁性体の上面側に形成される複数の帯状の第２配線パターンとを有し、前記第１配線パターンと前記第２配線パターンとが、前記基板の積層方向に対して垂直な方向に磁化するコイルとして配線が形成されるようにビアで接続されるインダクタ内蔵基板であって、
前記磁性体が、前記コイルが巻回されるコア部と、当該コア部に連通し、前記コイルの正極側及び負極側から当該コイルの外側に廻り込むように延出する延出部とを有することを特徴とするインダクタ内蔵基板。
【請求項２】
請求項１に記載のインダクタ内蔵基板において、
前記延出部の途中に空隙を有することを特徴とするインダクタ内蔵基板。
【請求項３】
請求項２に記載のインダクタ内蔵基板において、
前記空隙が、前記延出部を前記コイルの正極側から延出する第１延出部と前記コイルの負極側から延出する第２延出部とに分断していることを特徴とするインダクタ内蔵基板。
【請求項４】
請求項１ないし３のいずれかに記載のインダクタ内蔵基板において、
前記延出部が、前記ビアの側面部分に沿って前記コイルの外側を廻り込むように延出していることを特徴とするインダクタ内蔵基板。
【請求項５】
請求項１ないし４のいずれかに記載のインダクタ内蔵基板において、
前記延出部の幅をＡ、前記コア部の幅をＢとした場合に、
【数１】
2016111048.tif 000007
ただし、Ｗが前記磁性体の横幅、Ｃが前記磁性体において前記ビアが形成されるための領域の幅、ｒがＡとＢの比率とする
を満たすことを特徴とするインダクタ内蔵基板。
【請求項６】
請求項１ないし５のいずれかに記載のインダクタ内蔵基板において、
前記延出部における空隙の長さをＤ、前記磁性体において前記ビアが形成されるための領域の長さのうち前記空隙の長さＤを除いた長さをＥとした場合に、
【数２】
2016111048.tif 000008
ただし、Ｌが前記磁性体の長さ、Ｆが前記磁性体の長さＬから前記ビアが形成されるための領域の長さを除いた長さ、ｒがＤとＥの比率とする
を満たすことを特徴とするインダクタ内蔵基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタが内蔵されたインダクタ内蔵基板に関する。
【背景技術】
【０００２】
基板を製造する過程で基板に内蔵するインダクタを併せて作り込むインダクタ内蔵基板の製造技術として、特許文献１に示す技術が開示されている。特許文献１に示す技術は、コア基板の表面に帯状の複数の第１コイル配線のパターンを形成する工程と、形成された帯状の第１コイル配線のパターンにおける少なくとも端部以外の領域に磁性体を装着する工程と、磁性体を樹脂で埋め込む工程と、帯状の第１コイル配線の端部と上層の第２コイル配線とを接続するためのビアを形成する工程と、形成されたビアをめっきする工程と、めっき工程で形成された上層の金属薄膜に、第１コイル配線とビアとを介してコイル状に接続するように、帯状の複数の第２コイル配線を形成する工程とを含むものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２０１３／１３７０４４号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に示す技術は、通常の基板製造工程の中で、磁性体をコアとするインダクタが作り込まれるため、インダクタ内蔵基板を非常に効率よく製造することができると共に、インダクタのコイルに流れる電流の配線と基板の配線との電気的な特性（抵抗や容量等）を共通化することができ、非常に高精度なインダクタ内蔵基板の製造が可能となる。しかし、近年の急速な技術的進歩に伴って、より高性能なインダクタ内蔵基板の開発が望まれている。
【０００５】
本発明は、基板を製造する製造過程でインダクタを作り込むことができると共に、高精度、高性能なインダクタ内蔵基板を実現することができるインダクタ内蔵基板を提供する。
【課題を解決するための手段】
【０００６】
本発明に係るインダクタ内蔵基板は、基板表面に形成された複数の帯状の第１配線パターンと、当該第１配線パターンの少なくとも端部を除く領域に装着される磁性体と、当該磁性体の上面側に形成される複数の帯状の第２配線パターンとを有し、前記第１配線パターンと前記第２配線パターンとが、前記基板の積層方向に対して垂直な方向に磁化するコイルとして配線が形成されるようにビアで接続されるインダクタ内蔵基板であって、前記磁性体が、前記コイルが巻回されるコア部と、当該コア部に連通し、前記コイルの正極側及び負極側から当該コイルの外側に廻り込むように延出する延出部とを有するものである。
【０００７】
このように、本発明に係るインダクタ内蔵基板においては、磁性体が、コイルが巻回されるコア部と、当該コア部に連通し、コイルの正極側及び負極側から当該コイルの外側に廻り込むように延出する延出部とを有するため、閉磁路構造とすることができる。
【０００８】
本発明に係るインダクタ内蔵基板は、前記延出部の途中に空隙を有するものである。
このように、本発明に係るインダクタ内蔵基板においては、延出部の途中に空隙を有するため、空隙により生じた磁気抵抗により磁気飽和を緩和して直流重畳特性を向上させることができるという効果を奏する。
【０００９】
本発明に係るインダクタ内蔵基板は、空隙が、前記延出部を前記コイルの正極性側から延出する第１延出部と前記コイルの負極側から延出する第２延出部とに分断しているものである。
【００１０】
このように、本発明に係るインダクタ内蔵基板においては、延出部がコイルの正極側から延出する第１延出部とコイルの負極側から延出する第２延出部とに分断されているため、磁気飽和を緩和して直流重畳特性を向上させることができるという効果を奏する。
【００１１】
本発明に係るインダクタ内蔵基板は、前記延出部が、前記ビアの側面部分に沿って前記コイルの外側を廻り込むように延出しているものである。
【００１２】
このように、本発明に係るインダクタ内蔵基板においては、延出部が、ビアの側面部分に沿ってコイルの外側を廻り込むように延出しているため、インダクタの高さ方向のサイズが縮小され、結果的にインダクタ内蔵基板の小型化を実現することができるという効果を奏する。
【００１３】
本発明に係るインダクタ内蔵基板は、前記延出部の幅をＡ、前記コア部の幅をＢとした場合に、
【００１４】
【数１】
2016111048.tif 000003
【００１５】
ただし、Ｗが前記磁性体の横幅、Ｃが前記磁性体において前記ビアが形成されるための領域の幅、ｒがＡとＢの比率とする
を満たすものである。
【００１６】
このように、本発明に係るインダクタ内蔵基板においては、シミュレーション結果から明らかなように、上記の式に基づいたサイズで磁性体の設計を行うことで、Ｑ値や直流重畳特性が高い高性能なインダクタ内蔵基板を実現することができるという効果を奏する。
【００１７】
本発明に係るインダクタ内蔵基板は、前記延出部における空隙の長さをＤ、前記磁性体において前記ビアが形成されるための領域の長さのうち前記空隙の長さＤを除いた長さをＥとした場合に、
【００１８】
【数２】
2016111048.tif 000004
【００１９】
ただし、Ｌが前記磁性体の長さ、Ｆが前記磁性体の長さＬから前記ビアが形成されるための領域の長さを除いた長さ、ｒがＤとＥの比率とする
を満たすものである。
【００２０】
このように、本発明に係るインダクタ内蔵基板においては、シミュレーション結果から明らかなように、上記の式に基づいたサイズの設計を行うことで、Ｑ値や直流重畳特性が高い高性能なインダクタ内蔵基板を実現することができるという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態に係るインダクタ内蔵基板の構造を示す図である。
【図２】図１に示すインダクタ内蔵基板におけるインダクタ部分の斜視図である。
【図３】その他の実施形態に係るインダクタ内蔵基板の構造を示す図である。
【図４】シミュレーションした磁性体のギャップ形状を示す図である。
【図５】ギャップ形状ごとにその特性をシミュレーションした結果を示す第１の図である。
【図６】ギャップ形状ごとにその特性をシミュレーションした結果を示す第２の図である。
【図７】ギャップ形状ごとにその特性をシミュレーションした結果を示す第３の図である。
【図８】ギャップ形状ごとにその特性をシミュレーションした結果を示す第４の図である。
【図９】ギャップ形状ごとにその特性をシミュレーションした結果を示す第５の図である。
【図１０】ギャップ形状ごとにその特性をシミュレーションした結果を示す第６の図である。
【図１１】ギャップ形状ごとにその特性をシミュレーションした結果を示す第７の図である。
【図１２】ギャップ形状ごとにその特性をシミュレーションした結果を示す第８の図である。
【図１３】ギャップ形状ごとにその特性をシミュレーションした結果を示す第９の図である。
【図１４】シミュレーションした巻線パターンを示す図である。
【図１５】巻線パターンごとにその特性をシミュレーションした結果を示す第１の図である。
【図１６】巻線パターンごとにその特性をシミュレーションした結果を示す第２の図である。
【図１７】巻線パターンごとにその特性をシミュレーションした結果を示す第３の図である。
【図１８】巻線パターンごとにその特性をシミュレーションした結果を示す第４の図である。
【図１９】巻線パターンごとにその特性をシミュレーションした結果を示す第５の図である。
【図２０】磁性体構造のシミュレーション条件を示す図である。
【図２１】磁性体のサイズに関してシミュレーションした結果を示す第１の図である。
【図２２】磁性体のサイズに関してシミュレーションした結果を示す第２の図である。
【図２３】その他の実施形態に係るインダクタ内蔵基板のシミュレーションに関する図である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を説明する。また、本実施形態の全体を通して同じ要素には同じ符号を付けている。
【００２３】
（本発明の第１の実施形態）
本実施形態に係るインダクタ内蔵基板について、図１及び図２を用いて説明する。図１は、本実施形態に係る第１のインダクタ内蔵基板の構造を示す図であり、図１（Ａ）が、本実施形態に係るインダクタ内蔵基板の側面図、図１（Ｂ）が、本実施形態に係るインダクタ内蔵基板の上面図である。
【００２４】
図１において、基板１の表面に形成された複数の帯状の第１配線パターン１１と、第１配線パターン１１の端部１１ａを少なくとも除いた領域に装着される磁性体１２と、磁性体１２の上面側に形成される複数の帯状の第２配線パターン１３とを有し、第１配線パターン１１と第２配線パターン１３とが、基板１の積層方向に対して垂直な方向（水平方向）を巻軸とするコイルとして配線が形成されるようにビア１４で接続されている。
【００２５】
また、磁性体１２は、第１配線パターン１１、第２配線パターン１３及びビア１４からなるコイルが巻回されるコア部１５と、コア部１５に連通し、コイルの正極側及び負極側から当該コイルの外側に廻り込むように延出する延出部１６とを備える。図１においては、延出部１６がビア１４の側面に沿って延出している。このような構造により、磁性体１２の形状に沿って閉磁路構造とされたものである。
【００２６】
図２は、基板１に内蔵されるインダクタ部分のみを示した斜視図であり、図２（Ａ）が、上方から見た場合の斜視図、図２（Ｂ）が、下方から見た場合の斜視図である。図２からわかる通り、磁性体１２のコア部１５の領域が第１配線パターン１１、第２配線パターン１３及びビア１４からなるコイルによりコア部１５に巻回された状態となっており、このコイルに電流が流れることで磁界を発生する。発生した磁束は延出部１６に沿って鎖交し、インダクタとして機能する。
【００２７】
図１及び図２においては、延出部１６の途中の位置に空隙部１７を形成している。この空隙部１７は、延出部１６をコイルの正極側から延出する第１延出部１６ａとコイルの負極側から延出する第２延出部１６ｂとに分断している。すなわち、空隙部１７が形成されない状態では、大きなＬ値が可能であるが、磁気飽和しやすいため直流重畳電流を大きくできない。そこで、図１及び図２に示すように、延出部１６の途中に空隙部１７を形成して磁気抵抗を大きくすることが望ましい。こうすることで、磁気飽和し難くして直流重畳電流を大きくすることが可能となる。なお、この空隙部１７は、素子の特性や用途に応じて、図１及び図２に示すように、第１延出部１６ａと第２延出部１６ｂとを完全に分断するように形成してもよいし、第１延出部１６ａと第２延出部１６ｂとが一部連通した状態で形成してもよい。
【００２８】
（その他の実施形態）
本実施形態に係るインダクタ内蔵基板について、図３を用いて説明する。本実実施形態において、前記第１の実施形態と重複する説明は省略する。図３は、本実施形態に係るインダクタ内蔵基板の構造を示す図であり、図３（Ａ）が、本実施形態に係るインダクタ内蔵基板の側面図、図３（Ｂ）が、本実施形態に係るインダクタ内蔵基板の上面図である。
【００２９】
図３において、第１配線パターン１１、第２配線パターン１３及びビア１４で形成されるインダクタのコイルに相当する配線構造は、図１及び図２の場合と同じであるが、磁性体１２の構造が異なる。図１及び図２においては、磁性体１２の延出部１６がビア１４の側面に沿って配設されているが、図３の場合は、コイルの上層側と下層側にそれぞれ延出する構造となっている。そして、第１の実施形態の場合と同様に、それぞれの延出部１６ａ及び１６ｂは、空隙部１７による分断されたものであってもよい。このような構造により、磁性体１２の形状に沿って閉磁路構造とされたものである。
【００３０】
なお、前記第１の実施形態における延出部１６ａ、１６ｂと本実施形態における延出部１６ａ、１６とは任意に組み合わせることができる。すなわち、第１の実施形態に示したようなビア１４の側面に沿った２組の延出部１６ａ、１６ｂと、本実施形態に示したようなコイルの上層側と下層側に配設された２組の延出部１６ａ、１６ｂとが任意の組み合わせ（１組〜４組）で配設されるようにしてもよい。
【実施例】
【００３１】
上記に示したインダクタに関して行ったシミュレーション結果を以下に示す。シミュレーションは、（１）磁性体のギャップ形状、（２）巻線パターン、（３）磁性体のサイズ、（４）変形例におけるインダクタ内蔵基板に関して行った。
【００３２】
（１）磁性体のギャップ形状
磁性体１２の様々なギャップ形状バリエーションについて、その特性をシミュレーションした。図４は、シミュレーションした磁性体１２の様々なギャップ形状を示す図である。ここでは、上面図を示している。図１及び図２に示した磁性体１２をオリジナルギャップとし、その他にタイプ１〜７のギャップ形状及びギャップなし形状について、Ｌ−Ｑ周波数特性及び直流重畳特性を求めた。
【００３３】
各シミュレーション結果を図５ないし図１３に示す。
図５は、図１及び図２に示した場合（オリジナルギャップ）であり、
図６は、オリジナルギャップの一部で第１延出部１６ａと第２延出部１６ｂとが連通している場合（タイプ１）であり、
図７は、第１延出部１６ａと第２延出部１６ｂとが連通し、空隙部１７の面積が図６の場合と同じ場合（タイプ２）であり、
図８は、空隙部１７の形状が三角形の場合（タイプ３）であり、
図９は、空隙部１７内に磁性体が配置され、この磁性体が第１延出部１６ａや第２延出部１６ｂと連通していない場合（タイプ４）であり、
図１０は、空隙部１７内に非磁性体が配置され、この非磁性体が第１延出部１６ａや第２延出部１６ｂと連通していない場合（タイプ５）であり、
図１１は、空隙部１７がコア部１５の近傍に形成されている場合（タイプ６）であり、
図１２は、図５のオリジナルギャップに図１１の空隙部１７を組み合わせた場合（タイプ７）であり、
図１３は、ギャップなしの場合（タイプ８）である。
【００３４】
図５ないし図１３の結果から、Ｌ−Ｑ周波数特性及び直流重畳特性が優れているものは、図５のオリジナルギャップ、図９のタイプ４、図１０のタイプ５及び図１２のタイプ７であった。これらの４つのタイプのインダクタは、１０ＭＨｚまでＬ値が略一定であり、直流重畳許容電流値（Ｌ値が初期値から３０％低下する直流重畳電流）も、優れた値を示している。そして、この４つのタイプのインダクタに共通する特徴として、延出部１６が第１延出部１６ａと第２延出部１６ｂとに空隙部１７を隔てて分断されている（コア部１５では連通しているが、コイルの外側部分は完全に分断されている）ことが挙げられる。すなわち、上記４つのタイプのインダクタについては、第１延出部１６ａと第２延出部１６ｂとが空隙部１７により分断されているため、Ｌ値は小さくなっているものの、使用周波数帯域が広く、優れた直流重畳許容電流値を示すことから、特に高性能なインダクタ内蔵基板の実現が可能である。
【００３５】
（２）巻線パターン
図１及び図２に示した磁性体１２に様々な巻線パターンでコイルを形成した場合の特性をシミュレーションした。図１４は、シミュレーションした様々な巻線パターンを示す図である。ここでは、上面図を示している。図１及び図２に示した巻線パターンをオリジナル巻線とし、その他にパターンＡ〜Ｄの巻線について、Ｌ−Ｑ周波数特性及び直流重畳特性を求めた。
【００３６】
各シミュレーション結果を図１５ないし図１９に示す。
図１５は、図１及び図２に示した場合のオリジナル巻線の場合であり、
図１６は、第１延出部１６ａ、コア部１５、第２延出部１６ｂに８の字状に交互に巻回した場合（パターンＡ）であり、
図１７は、図１６の２つの配線を１つの配線に纏めて配線の太さを太くした場合（パターンＢ）であり、
図１８は、延出部１６にのみ巻線を配設し、コア部１５に磁束が通らないようにした場合（パターンＣ）であり、
図１９は、延出部１６にのみ巻線を配設し、コア部１５にも磁束が通るようにした場合（パターンＤ）である。
【００３７】
図１５ないし図１９の結果から、パターンＡ〜Ｄのいずれの場合も、１０ＭＨｚまでＬ値が略一定であるが、オリジナル巻線に比べて、Ｌ値、Ｑ値共に低い値となっている。この結果から、オリジナル巻線が最も高性能なインダクタ内蔵基板を実現することができる。ただし、パターンＢについては、配線が太くなったことにより抵抗値が非常に小さくなっており、放熱効果を期待することができる。以上のことから、インダクタ内蔵基板の使用用途に応じて、配線パターンや配線の太さを調整することで、用途に適した使用が可能となる。
【００３８】
（３）磁性体のサイズ
磁性体１２のサイズ（コア部１５、延出部１６等の幅や長さ）について、２つの観点からシミュレーションを行った。図２０は、本シミュレーションにおける磁性体構造のシミュレーション条件を示す図である。図２０（Ａ）は、延出部１６の幅Ａとコア部１５の幅Ｂとの関係についてシミュレーションした場合の条件を示し、図２０（Ｂ）は、空隙部１７の長さＤとコア部１５の長さ（コア部１５の長さから空隙部１７の長さを引いた長さ）Ｅとの関係についてシミュレーションした場合の条件を示している。
【００３９】
図２０（Ａ）の条件で、延出部１６の幅Ａとコア部１５の幅Ｂとの比率を変化させた場合の特性値のシミュレーション結果を図２１に示す。目標とする特性値として、Ｌ値が０．４７［μＨ］以上、直流抵抗が２００［ｍΩ］以下、直流重畳許容電流値が１［Ａ］以上、１０ＭＨｚにおけるＱ値が４０以上を設定した。これらの条件を全て満たすＡ：Ｂは、図２１に示すハッチング部分となる。図２１の結果から、Ａに対するＢの比率が大き過ぎるとＱ値が低くなって目標値を満たさず性能が劣化する。また、Ａに対するＢの比率が小さ過ぎると直流重畳電流が小さくなって目標値を満たさず性能が劣化する。すなわち、図２１の結果から、Ａ：Ｂ＝１：１〜８程度で上記全ての目標値を達成できることが明らかとなった。
【００４０】
図２１に示す上記シミュレーション結果から、以下の演算によりＡ、Ｂの値を特定することができる。磁性体１２の幅をＷ、ビア１４を形成するための領域の幅をＣとすると、
【００４１】
【数３】
2016111048.tif 000005
となる。
【００４２】
図２０（Ｂ）の条件で、空隙部１７の長さＤとコア部１５の長さ（コア部１５の長さから空隙部１７の長さを引いた長さ）Ｅとの比率を変化させた場合の特性値のシミュレーション結果を図２２に示す。目標とする特性値は上記と同様に設定し、これらの条件を全て満たすＥ：Ｄが図２２のハッチング部分である。図２２の結果から、Ｅに対するＤの比率が小さ過ぎると直流重畳電流が小さくなって目標値を満たさず性能が劣化する。また、Ｅに対するＤの比率が大き過ぎるとＱ値が低くなって目標値を満たさず性能が劣化する。すなわち、図２２に示すように、Ｅ：Ｄ＝１：０．０４〜０．８５程度で上記目標を達成できることが明らかとなった。
【００４３】
図２２に示す上記シミュレーション結果から、以下の演算によりＤ、Ｅの値を特定することができる。磁性体１２の長さをＬ、コア部１５の先端部から磁性体１２の先端部までの長さをＦとすると、
【００４４】
【数４】
2016111048.tif 000006
となる。
【００４５】
以上のように、インダクタ内蔵基板において磁性体１２の構造（コア部１５の長さや幅、延出部１６の長さや幅や形状、磁性体１２全体の長さや幅等）及び配線方法（コア部１５、延出部１６における配線の巻き方、配線の太さ、配線の長さ等）を様々なバリエーションで組み合わせることで、目的とする使用環境に適した特性のインダクタを内蔵するインダクタ内蔵基板を実現することが可能である。
【００４６】
（４）変形例におけるインダクタ内蔵基板のシミュレーション
その他の実施形態に係る図３に示したインダクタ内蔵基板について、特性のシミュレーションを行った。図２３は、本シミュレーションにおけるインダクタの構造を示す図であり、図２４は、シミュレーション結果を示す図である。図２３に示すように、直流重畳特性を良くするために、図３の場合と比較してギャップを大きくしてシミュレーションを行った。また、図２４の結果から、本シミュレーションにおいては特に高周波でのＱ値が良好となっている。
【符号の説明】
【００４７】
１  基板
１１  第１配線パターン
１２  磁性体
１３  第２配線パターン
１４  ビア
１５  コア部
１６  延出部
１６ａ  第１延出部
１６ｂ  第２延出部
１７  空隙部
【図１】
2016111048.tif 000009
【図３】
2016111048.tif 000010
【図４】
2016111048.tif 000011
【図５】
2016111048.tif 000012
【図６】
2016111048.tif 000013
【図７】
2016111048.tif 000014
【図８】
2016111048.tif 000015
【図９】
2016111048.tif 000016
【図１０】
2016111048.tif 000017
【図１１】
2016111048.tif 000018
【図１２】
2016111048.tif 000019
【図１３】
2016111048.tif 000020
【図２】
2016111048.tif 000021
【図１４】
2016111048.tif 000022
【図１５】
2016111048.tif 000023
【図１６】
2016111048.tif 000024
【図１７】
2016111048.tif 000025
【図１８】
2016111048.tif 000026
【図１９】
2016111048.tif 000027
【図２０】
2016111048.tif 000028
【図２１】
2016111048.tif 000029
【図２２】
2016111048.tif 000030
【図２３】
2016111048.tif 000031