(57)【要約】【課題】電源電圧を駆動電圧として用いるゲート駆動回路において、オフ遅延時間のばらつきを抑制する。【解決手段】対象スイッチＳｓのゲートＧに電源電圧Ｖｓを駆動電圧として印加することで対象スイッチＳｓをオン状態にするとともに、ゲートＧと接地点とを導通させることで対象スイッチＳｓをオフ状態にするゲート駆動回路２０において、対象スイッチＳｓをオン状態からオフ状態にする場合に、ゲートＧに印加されるゲート電圧Ｖｇが電源電圧Ｖｓからミラー電圧Ｖｍ（クランプ電圧Ｖｃｌ）に達するまでの時間を調整する調整手段２７を備えることを特徴とする。【選択図】      図２
2016019096.tif 000002
【特許請求の範囲】
【請求項１】
半導体スイッチング素子（Ｓｓ）のゲート（Ｇ）に電源電圧を駆動電圧として印加することで前記半導体スイッチング素子をオン状態にするとともに、前記ゲートと接地点とを導通させることで前記半導体スイッチング素子をオフ状態にするゲート駆動回路（２０）において、
前記半導体スイッチング素子をオン状態からオフ状態にする場合に、前記ゲートに印加されるゲート電圧が前記電源電圧からミラー電圧に達するまでの時間を調整する調整手段（２７）を備えることを特徴とするゲート駆動回路。
【請求項２】
前記調整手段（２７，２７ａ，２７ｂ，２７ｃ）は、前記ゲート駆動回路が前記半導体スイッチング素子をオン状態からオフ状態にする場合に、前記ゲート電圧が前記電源電圧から前記ミラー電圧よりも高い予め定めたクランプ電圧に達するまでの期間における前記ゲート及び前記接地点の間のインピーダンスを、前記ゲート電圧が前記クランプ電圧より低い期間における前記ゲート及び前記接地点の間のインピーダンスより小さくなるように設定することで、前記ゲート電圧が前記電源電圧から前記ミラー電圧に達するまでの時間を調整することを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記ミラー電圧は、前記半導体スイッチング素子に流れる出力電流が大きいほど高くなるものであって、
前記調整手段（２７ｂ）は、前記出力電流が予め定めた所定電流より大きい場合に、前記ゲート電圧が前記電源電圧から前記ミラー電圧に達するまでの時間の調整を禁止することを特徴とする請求項２に記載のゲート駆動回路。
【請求項４】
前記ミラー電圧は、前記半導体スイッチング素子に流れる出力電流が大きいほど高くなるものであって、
前記調整手段（２７ｂ）は、前記出力電流が予め定めた所定電流となるときの前記ミラー電圧に基づいて前記クランプ電圧を設定するとともに、前記出力電流が前記所定電流よりも小さいことを条件として、前記ゲート電圧が前記電源電圧から前記ミラー電圧に達するまでの時間の調整を実施することを特徴とする請求項２又は３に記載のゲート駆動回路。
【請求項５】
前記調整手段（２７ａ）は、前記電源電圧が高いほど前記ゲート及び前記接地点の間のインピーダンスが小さくなるように設定することを特徴とする請求項２乃至４のいずれか１項に記載のゲート駆動回路。
【請求項６】
前記ゲート駆動回路が前記ゲートと前記接地点とを導通させてから前記ゲート電圧が前記電源電圧から予め定めた判定電圧に達するまでの時間に基づいて、前記調整手段に異常が生じていると判定する異常判定手段（３１ｃ）を備えることを特徴とする請求項２乃至５のいずれか1項に記載のゲート駆動回路。
【請求項７】
前記ゲート駆動回路は、前記ゲートと前記接地点との間にオフ駆動スイッチ（２５）を設け、そのオフ駆動スイッチをオン状態とすることで、前記ゲートと接地点とを導通させて前記半導体スイッチング素子をオフ状態にし、
前記調整手段（２７ｃ）は、前記ゲートと前記接地点との間に調整スイッチ（２８，２９）を前記オフ駆動スイッチと並列接続して設け、前記ゲート電圧が前記電源電圧から前記クランプ電圧に達するまでの期間において、前記調整スイッチをオン状態とすることで前記ゲート電圧が前記電源電圧から前記ミラー電圧に達するまでの時間の調整を行うものであって、
前記オフ駆動スイッチと直列接続される可変抵抗（３４）を有し、前記異常判定手段によって前記調整手段に異常が生じていると判定される場合に、前記調整手段に異常が生じていない場合に比べて、前記可変抵抗のインピーダンスを小さく設定する補償手段（３１ｃ）を備えることを特徴とする請求項６に記載のゲート駆動回路。
【請求項８】
前記調整手段（２７ｄ）は、前記半導体スイッチング素子をオン状態からオフ状態にする旨を指令するオフ指令信号が入力された場合に、前記オフ指令信号が入力されてから前記ゲートと接地点とを導通させるまでの間に遅延時間を設け、前記電源電圧が高いほど当該遅延時間を短く設定することで、前記ゲート電圧が前記電源電圧からミラー電圧に達するまでの時間を調整することを特徴とする請求項１に記載のゲート駆動回路。
【請求項９】
前記ミラー電圧は、前記半導体スイッチング素子に流れる出力電流が大きいほど高くなるものであって、
前記調整手段（２７ｄ）は、前記出力電流が所定電流よりも大きいことを条件として、前記遅延時間を設定することで、前記ゲート電圧が前記電源電圧からミラー電圧に達するまでの時間を調整することを特徴とする請求項８に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子のゲート駆動回路に関する。
【背景技術】
【０００２】
上アーム及び下アームに２つのスイッチング素子が設けられ、これらスイッチング素子のオンオフを切り替えることにより電力変換を行う電力変換装置が広く用いられている。このような電力変換装置では、２つのスイッチング素子間での短絡を防止するために、両方のスイッチング素子をともにオフとするデッドタイムが設けられる。効率的な電力変換を行う場合には、デッドタイムを短くすることが望まれる。
【０００３】
ここで、スイッチング素子のオン遅延時間やオフ遅延時間のばらつきによって、デッドタイムがばらつくことで制御性が悪化するという問題が生じる。例えば、特許文献１に、スイッチング素子の個体差によるミラー電圧のばらつきに伴うオン遅延時間及びオフ遅延時間のばらつきを抑制する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−３４３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電力変換装置では、スイッチング素子における電力損失を低減させるために、オン抵抗の小さな非飽和領域においてスイッチング素子を動作させることが望ましい。充分に高い駆動電圧をゲートに印加すれば、スイッチング素子を非飽和領域とすることができる。具体的には、ゲート駆動回路の電源電圧を駆動電圧とすることで、スイッチング素子を非飽和領域とすることができる。この場合、ゲート駆動回路の電源電圧がばらつくことで、ゲート駆動回路の駆動電圧のばらつきが生じ、スイッチング素子をオンからオフにするときのオフ遅延時間がばらつくことが懸念される。
【０００６】
ここで、特許文献１に記載の技術は、上記駆動電圧のばらつきに伴うオフ遅延時間のばらつきを抑制することはできない。また、単にゲート−接地電圧間のインピーダンスを低下させることでオフ遅延時間を短くするだけでは、サージ電圧が増加するという問題が生じる。また、単にオフ遅延時間を長くするだけでは、スイッチング損失が増加するという問題が生じる。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、電源電圧を駆動電圧として用いるゲート駆動回路において、オフ遅延時間のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、半導体スイッチング素子（Ｓｓ）のゲート（Ｇ）に電源電圧を駆動電圧として印加することで前記半導体スイッチング素子をオン状態にするとともに、前記ゲートと接地点とを導通させることで前記半導体スイッチング素子をオフ状態にするゲート駆動回路（２０）において、前記半導体スイッチング素子をオン状態からオフ状態にする場合に、前記ゲートに印加されるゲート電圧が前記電源電圧からミラー電圧に達するまでの時間を調整する調整手段（２７）を備えることを特徴とする。
【０００９】
ゲート駆動回路の電源電圧を駆動電圧とすることで、オン状態におけるスイッチング素子を非飽和領域とする。オン状態におけるスイッチング素子が非飽和領域となることで、スイッチング素子のオン抵抗が小さくなり、スイッチング素子における電力損失を低減することができる。この場合、ゲート駆動回路の電源電圧がばらつくことで駆動電圧のばらつきが生じ、スイッチング素子をオンからオフにするときのオフ遅延時間がばらつくことが懸念される。
【００１０】
ここで、スイッチング素子がオンからオフになる場合のサージ電圧の高さは、ゲート電圧がミラー電圧で維持されるミラー期間の長さによって変動する。また、スイッチング素子がオンからオフになる場合のスイッチング損失は、ゲート電圧がミラー電圧から閾値電圧へ減少するまでの時間幅によって変動する。本発明では、スイッチング素子をオンからオフにする場合に、電源電圧からミラー電圧に達するまでの時間を調整する構成にしたため、サージ電圧やスイッチング損失に影響を与えることなくオフ遅延時間全体のばらつきを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態の電力システムを表す図。
【図２】第１実施形態におけるゲート駆動回路の電気的構成図。
【図３】電源電圧の変動に伴うオフ遅延時間の変動を表すタイミングチャート。
【図４】第１実施形態におけるゲート電圧の時間変化を表すタイミングチャート。
【図５】第２実施形態におけるゲート駆動回路の電気的構成図。
【図６】第２実施形態におけるゲート電圧の時間変化を表すタイミングチャート。
【図７】コレクタ電流が異なる場合のゲート電圧の時間変化を表すタイミングチャート。
【図８】第３実施形態におけるゲート駆動回路の電気的構成図。
【図９】第４実施形態におけるゲート駆動回路の電気的構成図。
【図１０】第５実施形態におけるゲート駆動回路の電気的構成図。
【図１１】第５実施形態におけるゲート電圧の時間変化を表すタイミングチャート。
【発明を実施するための形態】
【００１２】
（第１の実施形態）
図１に本実施形態のゲート駆動回路が適用される電力システムを示す。図１に示すモータジェネレータ１０は、３相の回転機である。モータジェネレータ１０には、インバータＩＮＶを介して直流電圧源（高電圧バッテリ１２）が接続されている。高電圧バッテリ１２は、端子電圧がたとえば１００Ｖ以上となる２次電池である。
【００１３】
インバータＩＮＶは、高電位側のスイッチング素子Ｓａｐ（ａ＝ｕ，ｖ，ｗ）および低電位側のスイッチング素子Ｓａｎの直列接続体を３組備え、これら各直列接続体を構成する高電位側のスイッチング素子Ｓａｐおよび低電位側のスイッチング素子Ｓａｎの接続点がモータジェネレータ１０の各端子に接続されている。そして、スイッチング素子Ｓａｂ（ａ＝ｕ，ｖ，ｗ：ｂ＝ｐ，ｎ）のそれぞれには、ダイオードＤａｂ（フリーホイールダイオード）のそれぞれが逆並列に接続されている。スイッチング素子Ｓａｂはそれぞれ半導体スイッチング素子であり、具体的にはＩＧＢＴである。
【００１４】
また、上記各スイッチング素子Ｓａｂのゲートには、ドライブユニットＤＵが接続されている。ドライブユニットＤＵは、スイッチング素子Ｓａｂのゲートの電圧を制御する機能が搭載されたゲート駆動回路２０を備えている。また、上側アームのスイッチング素子ＳａｐのドライブユニットＤＵとＵ相下側アームのスイッチング素子ＳｕｎのドライブユニットＤＵとは、スイッチング素子Ｓａｂのオンオフの操作指令を受信する受信ユニット４０を備えている。なお、Ｖ相およびＷ相の下側アームのスイッチング素子Ｓｖｎ，ＳｗｎのドライブユニットＤＵには、Ｕ相下側アームのスイッチング素子ＳｕｎのドライブユニットＤＵによって受信された信号が取り込まれる。これは、下側アームのスイッチング素子Ｓｕｎ，Ｓｖｎ，ＳｗｎのそれぞれのドライブユニットＤＵの動作電位が等しいことに鑑みた設定である。
【００１５】
上記モータジェネレータ１０を流れる電流は電流センサ１４によって検出される。そして、電流センサ１４の検出値等、モータジェネレータ１０の制御量（トルク等）を制御する上で必要な検出値は、マイクロプロセッサユニット５０に入力される。マイクロプロセッサユニット５０は、電流センサ１４の検出値等に基づき、モータジェネレータ１０を流れる電流を、モータジェネレータ１０のトルクを指令トルクとするうえで要求される指令電流に制御する。マイクロプロセッサユニット５０は、モータジェネレータ１０を流れる電流を指令電流に制御するべく、スイッチング素子Ｓａｂの操作信号ｇａｂを送信ユニット５１に出力する。
【００１６】
送信ユニット５１は、スイッチング素子Ｓａｂの操作信号ｇａｂをシリアル符号化し、トランスＴの１次側コイルＷ１に電圧を印加する。これにより、トランスＴの２次側コイルＷ２ｎ，Ｗ２ｕ，Ｗ２ｖ，Ｗ２ｗにパルス状の電圧信号が出力される。
【００１７】
ここで、２次側コイルＷ２ｎは、Ｕ相下側アームのスイッチング素子ＳｕｎのドライブユニットＤＵに搭載された受信ユニット４０に接続されている。また、２次側コイルＷ２ｕ，ｖ，ｗのそれぞれは、Ｕ，Ｖ，Ｗ相の上側アームのスイッチング素子Ｓｕｐ，Ｓｖｐ，ＳｗｐのそれぞれのドライブユニットＤＵに搭載された受信ユニット４０に接続されている。受信ユニット４０は、シリアル符号化された操作信号ｇａｂである電圧信号を復号化し、オン指令信号及びオフ指令信号としてゲート駆動回路２０に送信する。さらに、受信ユニット４０は、電圧信号を整流し、ゲート駆動回路２０の電源電圧とする電源回路としても機能する。
【００１８】
以下、ゲート駆動回路２０によるスイッチング素子Ｓａｂの開閉制御について詳細に述べる。また、以下の説明では、６つのスイッチング素子Ｓａｂのうち開閉制御の対象となる任意のスイッチング素子のことを対象スイッチＳｓとして記載し、対象スイッチＳｓに逆並列に接続されているダイオードをダイオードＤｓとして記載する。
【００１９】
図２に本実施形態におけるゲート駆動回路２０の電気的構成図を示す。ゲート駆動回路２０は、ゲート駆動ＩＣ２１とゲート抵抗２４，２６とを備えている。ゲート駆動ＩＣ２１には、対象スイッチＳｓのゲートに対して電源電圧Ｖｓを駆動電圧として印加するためのオン駆動スイッチ２３が設けられている。オン駆動スイッチ２３のソースはゲート駆動回路２０の電源２２に接続され、ドレインはオンゲート抵抗２４を介して対象スイッチＳｓのゲートＧに接続されている。オン駆動スイッチ２３は、受信ユニット４０からハイ状態のオン指令信号がゲートに入力されることでオン状態となり、ゲートＧと電源２２とを導通状態とさせる。
【００２０】
また、ゲート駆動ＩＣ２１には、対象スイッチＳｓのゲートＧと接地点とを接続し、ゲート電圧Ｖｇｅを接地電圧にするオフ駆動スイッチ２５が設けられている。オフ駆動スイッチ２５のソースは接地点に接続され、ドレインはオフゲート抵抗２６を介して対象スイッチＳｓのゲートＧに接続されている。オフ駆動スイッチ２５は、受信ユニット４０からハイ状態のオフ指令信号がゲートに入力されることでオン状態となり、ゲートＧと接地点とを導通状態とさせる。なお、オン駆動スイッチ２３は、ＮチャネルＭＯＳＦＥＴであり、オフ駆動スイッチ２５は、ＰチャネルＭＯＳＦＥＴである。
【００２１】
ゲート駆動回路２０は、駆動電圧としてゲート駆動回路２０の電源電圧Ｖｓを用いている。駆動電圧として電源電圧Ｖｓを用いることで対象スイッチＳｓをオン状態としているときに、非飽和領域にすることができ、対象スイッチＳｓのオン抵抗による損失を抑制することができる。その一方で、電源電圧Ｖｓは他の負荷の動作状態などにより変動し、また、ゲート駆動回路２０ごとに異なった値となるため、電源電圧Ｖｓの変動に伴い対象スイッチＳｓのオフ遅延時間が変動することが懸念される。
【００２２】
図３に電源電圧Ｖｓの変動に伴うオフ遅延時間の変動を表すタイミングチャートを示す。実線を用いて、電源電圧Ｖｓが高い場合のゲート電圧Ｖｇｅの時間変化を示し（Ｖｓ＝Ｖｓ１）、一点鎖線を用いて、電源電圧Ｖｓが低い場合のゲート電圧Ｖｇｅの時間変化を示す（Ｖｓ＝Ｖｓ２，Ｖｓ１＞Ｖｓ２）。
【００２３】
以下、電源電圧Ｖｓが高い場合のゲート電圧Ｖｇｅの時間変化から説明を行う（Ｖｓ＝Ｖｓ１）。時刻Ｔ１において、オン駆動スイッチ２３がオフ状態とされ、オフ駆動スイッチ２５がオン状態とされる。これにより、ゲート電圧Ｖｇｅが電源電圧Ｖｓ１から低下していく。ここで、対象スイッチＳｓのゲート容量及びオフゲート抵抗２６により定まる時定数に応じた速度でゲート電圧Ｖｇｅは低下していく。
【００２４】
時刻Ｔ２において、ゲート電圧Ｖｇｅがミラー電圧Ｖｍに達し、時刻Ｔ３までゲート電圧Ｖｇｅがミラー電圧Ｖｍで一定となる。時刻Ｔ２〜Ｔ３の期間のことをミラー期間と呼ぶ。ミラー期間は、コレクタＣ−エミッタＥ間電圧Ｖｃｅの変動によってゲートＧ−コレクタＣ間の容量が低下し、そのゲートＧ−コレクタＣ間容量に蓄えられた電荷が放電されるために生じる期間である。コレクタＣ−エミッタＥ間電圧Ｖｃｅは、ミラー期間が開始する時刻Ｔ２から増加し始め、ミラー期間が終了する時刻Ｔ３の少し前から急激に増加する。
【００２５】
時刻Ｔ３において、ミラー期間が終了すると、ゲート電圧Ｖｇｅが低下し始めるとともに、コレクタ電流Ｉｃ（出力電流）が低下し始める。時刻Ｔ４において、ゲート電圧Ｖｇｅが閾値電圧Ｖｔｈに達すると、コレクタ電流Ｉｃが０になる。そして、時刻Ｔ５において、ゲート電圧Ｖｇｅが０になる。
【００２６】
次に、電源電圧Ｖｓが低い場合のゲート電圧Ｖｇｅの時間変化について説明を行う（Ｖｓ＝Ｖｓ２）。時刻Ｔ１において、オン駆動スイッチ２３がオフ状態とされ、オフ駆動スイッチ２５がオン状態とされる。これにより、ゲート電圧Ｖｇｅが電源電圧Ｖｓ２から低下していく。そして、時刻Ｔ２ａにおいて、ゲート電圧Ｖｇｅがミラー電圧Ｖｍに達する。
【００２７】
時刻Ｔ２ａから時刻Ｔ３ａまでゲート電圧Ｖｇｅがミラー電圧Ｖｍで一定となる。ここで、電源電圧が高い場合（Ｖｓ＝Ｖｓ１）のミラー期間Ｔ２〜Ｔ３と電源電圧が低い場合（Ｖｓ＝Ｖｓ２）のミラー期間Ｔ２ａ〜Ｔ３ａは同じ長さになる。時刻Ｔ３ａにおいて、ミラー期間が終了すると、ゲート電圧Ｖｇｅが低下し始めるとともに、コレクタ電流が低下し始める。時刻Ｔ４ａにおいてゲート電圧Ｖｇｅが閾値電圧Ｖｔｈに達すると、コレクタ電流Ｉｃが０になる。時刻Ｔ５ａにおいて、ゲート電圧Ｖｇｅが０になる。
【００２８】
電源電圧Ｖｓが高い場合のゲート電圧Ｖｇｅの時間変化と、電源電圧Ｖｓが低い場合のゲート電圧Ｖｇｅの時間変化とを比較すると、電源電圧Ｖｓが高い場合のオフ遅延時間Ｔ１〜Ｔ５が、電源電圧Ｖｓが低い場合のオフ遅延時間Ｔ１〜５ａより長くなっている。さらに、そのオフ遅延時間の差異は、ゲート電圧Ｖｇｅが電源電圧Ｖｓからミラー電圧Ｖｍに達するまでの時間（Ｔ１〜Ｔ２，Ｔ１〜Ｔ２ａ）の差異によって生じている。
【００２９】
ここで、インバータＩＮＶでは、上下２つのスイッチング素子Ｓａｐ，Ｓａｎ間での短絡を防止するために、両方のスイッチング素子Ｓａｐ，Ｓａｎをともにオフとするデッドタイムが設けられる。効率的な電力変換を行う場合には、デッドタイムを短くすることが望まれる。スイッチング素子Ｓａｂのオフ遅延時間のばらつきによって、デッドタイムにばらつきが生じることで制御性が悪化するという問題が生じる。
【００３０】
そこで、本実施形態では、ゲート電圧Ｖｇｅが電源電圧Ｖｓからミラー電圧Ｖｍに達するまでの時間を短くすることで、電源電圧Ｖｓの差異により生じるオフ遅延時間の差異を抑制する。また、対象スイッチＳｓをオン状態からオフ状態に切り替える際に生じるサージ電圧は、ミラー期間（Ｔ２〜Ｔ３）の長さによって変化する。具体的には、ミラー期間が短くなるほどサージ電圧が高くなる。また、対象スイッチＳｓをオン状態からオフ状態に切り替える際に生じるスイッチング損失は、主としてゲート電圧Ｖｇｅがミラー電圧Ｖｍから閾値電圧Ｖｔｈに変化する間（Ｔ３〜Ｔ４）に生じる。このため、ミラー期間が開始される前である時刻Ｔ１〜Ｔ２の期間を短くしたとしても、サージ電圧やスイッチング損失に影響を与えない。なお、サージ電圧は、インバータＩＮＶの平滑コンデンサなどの容量成分、並びに、配線及びスイッチング素子Ｓａｂなどの誘導成分によって生じるものである。
【００３１】
図２の説明に戻り、本実施形態のゲート駆動回路２０には、オフ遅延時間を調整するための調整手段２７が設けられている。調整手段２７は、第１調整スイッチ２８、第２調整スイッチ２９及びコンパレータ３０を備えている。第１調整スイッチ２８及び第２調整スイッチ２９は、オフ駆動スイッチ２５及びオフゲート抵抗２６に並列接続されている。第１調整スイッチ２８及び第２調整スイッチ２９は、それぞれＰチャネルＭＯＳＦＥＴである。
【００３２】
第１調整スイッチ２８のゲートには、コンパレータ３０の出力端子が接続されている。また、第１調整スイッチ２８のソースは接地点に接続され、ドレインは第２調整スイッチ２９のソースに接続されている。第２調整スイッチ２９のゲートには、オフ駆動スイッチ２５のオンオフを指令するオフ指令信号が入力される。また、第２調整スイッチ２９のドレインは、対象スイッチＳｓのゲートＧに接続されている。コンパレータ３０の反転入力端子（−端子）にはクランプ電圧Ｖｃｌが入力され、非反転入力端子（＋端子）には第２調整スイッチ２９を介して対象スイッチＳｓのゲート電圧Ｖｇｅが入力される。ここで、クランプ電圧Ｖｃｌは、対象スイッチＳｓのミラー電圧Ｖｍより高い値に設定されている。
【００３３】
調整手段２７によるオフ遅延時間の調整を実施した場合の対象スイッチＳｓのオフ時におけるゲート電圧Ｖｇｅの時間変化を表すタイミングチャートを図４に示す。実線を用いて、電源電圧Ｖｓが高い場合（Ｖｓ＝Ｖｓ１）のゲート電圧Ｖｇｅの時間変化を示し、一点鎖線を用いて、電源電圧Ｖｓが低い場合（Ｖｓ＝Ｖｓ２）のゲート電圧Ｖｇｅの時間変化を示す。以下、電源電圧Ｖｓが高い場合のゲート電圧Ｖｇｅの時間変化から説明を行う。
【００３４】
時刻Ｔ１１において、対象スイッチＳｓをオフ状態にするために、オフ駆動スイッチ２５のオフ指令信号がロー状態からハイ状態にされる。これにより、対象スイッチＳｓのゲートＧが接地点と導通状態とされる。さらに、第２調整スイッチ２９のゲートに入力される信号がロー状態からハイ状態にされ、コンパレータ３０の非反転入力端子と対象スイッチＳｓのゲートＧとが導通状態となる。時刻Ｔ１１において、ゲート電圧Ｖｇｅはゲート駆動回路２０の電源電圧Ｖｓ１であり、クランプ電圧Ｖｃｌより高いため、コンパレータ３０からハイ状態の信号が第１調整スイッチ２８に出力される。これにより、第１調整スイッチ２８がオン状態となり、第２調整スイッチ２９及び第１調整スイッチ２８を介して、対象スイッチＳｓのゲートＧと接地点とが導通状態とされる。
【００３５】
ここで、オフ駆動スイッチ２５を介して対象スイッチＳｓのゲートＧと接地点とを接続する経路には、オフゲート抵抗２６が設けられているが、第２調整スイッチ２９及び第１調整スイッチ２８を介して対象スイッチＳｓのゲートＧと接地点とを接続する経路には、抵抗が設けられていない。つまり、オフ駆動スイッチ２５に加えて第１調整スイッチ２８及び第２調整スイッチ２９がともにオン状態とされた場合における対象スイッチＳｓのゲートＧと接地点との間のインピーダンスは、オフ駆動スイッチ２５のみがオン状態とされた場合における対象スイッチＳｓのゲートＧと接地点との間のインピーダンスと比べて、非常に小さいものとなっている。このインピーダンスの差異によって、ゲート電圧Ｖｇｅの低下速度が速くなる。
【００３６】
時刻Ｔ１２において、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌに達するため、コンパレータ３０から出力される信号がロー状態になる。これにより、第１調整スイッチ２８がオフ状態になり、第２調整スイッチ２９及び第１調整スイッチ２８を介したゲートＧ−接地点の経路が遮断状態とされるため、ゲート電圧Ｖｇｅの低下速度が遅くなる。
【００３７】
時刻Ｔ１３において、ゲート電圧Ｖｇｅがミラー電圧Ｖｍに達し、時刻Ｔ１４までゲート電圧Ｖｇｅがミラー電圧Ｖｍで一定となる。時刻Ｔ１４において、ミラー期間が終了すると、ゲート電圧Ｖｇｅが低下し始める。そして、時刻Ｔ１５において、ゲート電圧Ｖｇｅが０になる。
【００３８】
次に、電源電圧Ｖｓが低い場合のゲート電圧Ｖｇｅの時間変化について説明を行う。時刻Ｔ１１において、オフ駆動スイッチ２５、第１調整スイッチ２８、及び、第２調整スイッチ２９がオン状態とされる。これにより、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌまで速い速度で低下する。
【００３９】
時刻Ｔ１２ａにおいて、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌに達するため、第１調整スイッチ２８がオフ状態になり、ゲート電圧Ｖｇｅの低下速度が遅くなる。時刻Ｔ１３ａにおいて、ゲート電圧Ｖｇｅがミラー電圧Ｖｍに達し、時刻Ｔ１４ａまでゲート電圧Ｖｇｅがミラー電圧Ｖｍで一定となる。時刻Ｔ１４ａにおいて、ミラー期間が終了すると、ゲート電圧Ｖｇｅが低下し始める。そして、時刻Ｔ１５ａにおいて、ゲート電圧Ｖｇｅが０になる。このように、電源電圧Ｖｓが高い場合のオフ遅延時間Ｔ１１〜Ｔ１５と、電源電圧Ｖｓが低い場合のオフ遅延時間Ｔ１１〜Ｔ１５ａとの差を小さくすることができる。
【００４０】
以下、本実施形態における効果を述べる。
【００４１】
対象スイッチＳｓがオンからオフになる場合のサージ電圧の高さは、ゲート電圧Ｖｇｅがミラー期間の長さによって変動する。また、対象スイッチＳｓがオンからオフになる場合のスイッチング損失は、ゲート電圧Ｖｇｅがミラー電圧Ｖｍから閾値電圧Ｖｔｈになるまでの期間の長さによって変動する。本実施形態のゲート駆動回路２０では、対象スイッチＳｓをオンからオフにする場合に、電源電圧Ｖｓからミラー電圧Ｖｍに達するまでの時間を調整する構成にしたため、サージ電圧やスイッチング損失に影響を与えることなくオフ遅延時間全体のばらつきを抑制することができる。
【００４２】
本実施形態では、調整手段２７によりゲート電圧Ｖｇｅが電源電圧Ｖｓからミラー電圧Ｖｍ以上のクランプ電圧Ｖｃｌに達するまでの期間（Ｔ１１〜Ｔ１２，Ｔ１１〜Ｔ１２ａ）におけるゲートＧ−接地点間のインピーダンスを、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌ未満である期間におけるゲートＧ−接地点間のインピーダンスより小さくする。これにより、ゲート電圧Ｖｇｅが電源電圧Ｖｓからクランプ電圧Ｖｃｌに達するまでの時間を短縮し、ひいては、電源電圧Ｖｓからミラー電圧Ｖｍに達するまでの時間（Ｔ１１〜Ｔ１３，Ｔ１１〜Ｔ１３ａ）の差を小さくすることができる。つまり、オフ遅延時間全体を短くしながら、電源電圧Ｖｓのばらつきによるオフ遅延時間のばらつきを抑制することが可能になる。
【００４３】
（第２実施形態）
図５に第２実施形態におけるゲート駆動回路２０ａの電気的構成を示す。なお、図５では、図２に示した構成と同一の構成について同一の符号を付した。
【００４４】
電源電圧Ｖｓが高いほどゲート容量に対して電荷が多く蓄積されることになるため、電源電圧Ｖｓからクランプ電圧Ｖｃｌに達するまでの時間が長くなる。そこで、電源電圧Ｖｓが高い場合ほど、ゲートＧ及び接地点の間のインピーダンスが小さくなるように設定することで、電源電圧Ｖｓからクランプ電圧Ｖｃｌに達するまでの時間の差を小さくし、ひいては、電源電圧Ｖｓのばらつきによるオフ遅延時間のばらつきを抑制することが可能になる。
【００４５】
本実施形態におけるゲート駆動回路２０ａには、第２調整スイッチ２９と対象スイッチＳｓのゲートＧとの間に可変抵抗３２が設けられている。さらに、ゲート駆動回路２０ａは、制御部３１ａを備える。本実施形態の調整手段２７ａは、第１調整スイッチ２８、第２調整スイッチ２９、コンパレータ３０、制御部３１ａ及び可変抵抗３２によって構成されている。
【００４６】
制御部３１ａは、電源電圧Ｖｓを検出し、その検出値に基づいて可変抵抗３２の抵抗値を変化させる。具体的には、電源電圧Ｖｓが高いほど可変抵抗３２の抵抗値を小さく設定し、電源電圧Ｖｓが低いほど可変抵抗３２の抵抗値を大きく設定する。このように可変抵抗３２の抵抗値を設定することで、ゲート電圧Ｖｇｅが電源電圧Ｖｓからミラー電圧Ｖｍに達するまでの時間を等しくし、ひいては、電源電圧Ｖｓが異なる場合でも、オフ遅延時間を等しくすることが可能になる。
【００４７】
図６に対象スイッチＳｓのオフ時におけるゲート電圧Ｖｇｅの時間変化を表すタイミングチャートを示す。
【００４８】
まず、電源電圧Ｖｓが高い場合（Ｖｓ＝Ｖｓ１）のゲート電圧Ｖｇｅの時間変化について説明を行う。時刻Ｔ２１において、オン駆動スイッチ２３がオフ状態とされるとともに、オフ駆動スイッチ２５、第１調整スイッチ２８、及び、第２調整スイッチ２９がそれぞれオン状態とされる。
【００４９】
また、時刻Ｔ２１における電源電圧Ｖｓ１に基づいて可変抵抗３２の抵抗値が設定されている。対象スイッチＳｓのゲートＧは、オフゲート抵抗２６及びオフ駆動スイッチ２５を介して接地点と導通状態とされるとともに、可変抵抗３２、第２調整スイッチ２９、及び、第１調整スイッチ２８を介して接地点と導通状態とされる。このため、オフゲート抵抗２６及びオフ駆動スイッチ２５のみを介して接地点と導通状態とされている場合に比べ、ゲート電圧Ｖｇｅは速い速度で低下していく。
【００５０】
時刻Ｔ２２において、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌに達するため、第１調整スイッチ２８がオフ状態とされ、ゲート電圧Ｖｇｅの低下速度が減少する。そして、時刻Ｔ２３において、ゲート電圧Ｖｇｅがミラー電圧Ｖｍに達し、時刻Ｔ２４までミラー期間となる。ミラー期間の終了とともにゲート電圧Ｖｇｅが低下していき、時刻Ｔ２５においてゲート電圧Ｖｇｅが０になる。
【００５１】
次に、電源電圧Ｖｓが低い場合（Ｖｓ＝Ｖｓ２）のゲート電圧Ｖｇｅの時間変化について説明を行う。時刻Ｔ２１において、オン駆動スイッチ２３がオフ状態とされるとともに、オフ駆動スイッチ２５、第１調整スイッチ２８、及び、第２調整スイッチ２９がそれぞれオン状態とされる。
【００５２】
また、時刻Ｔ２１における電源電圧Ｖｓ２に基づいて可変抵抗３２の抵抗値が設定されている。ここで、電源電圧Ｖｓが高い場合に比べて、可変抵抗３２の抵抗値が大きく設定される。このため、電源電圧Ｖｓが高い場合に比べて、ゲート電圧Ｖｇｅの低下速度が遅くなる。可変抵抗３２によるゲート電圧Ｖｇｅの低下速度の調整により、電源電圧Ｖｇが高い場合と同じく時刻Ｔ２２において、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌに達する。その後、ミラー期間の終了とともにゲート電圧Ｖｇｅが低下していき、時刻Ｔ２５においてゲート電圧Ｖｇｅが０になる。
【００５３】
つまり、可変抵抗３２の抵抗値の調整により、ゲート電圧Ｖｇｅの低下速度の調整を実施し、電源電圧Ｖｓが異なる場合であっても、オフ遅延時間の差異を小さくすることが可能になる。
【００５４】
（第３実施形態）
ミラー電圧Ｖｍは、コレクタ電流（対象スイッチＳｓに流れる出力電流）が大きいほど高くなる。図７にコレクタ電流ＩｃがＩｃ１，Ｉｃ２となる場合のゲート電圧Ｖｇｅの変化を表すタイミングチャートを示す。ここで、Ｉｃ１＞Ｉｃ２であり、コレクタ電流Ｉｃ＝Ｉｃ１のときのミラー電圧をＶｍ１、コレクタ電流Ｉｃ＝Ｉｃ２のときのミラー電圧をＶｍ２としている。なお、図７のタイミングチャートでは、オフ遅延時間の調整を行っていない。
【００５５】
まず、コレクタ電流Ｉｃ＝Ｉｃ１におけるゲート電圧Ｖｇｅの時間変化（実線）について説明を行う。時刻Ｔ３１において、オフ駆動スイッチ２５がオフ状態とされ、対象スイッチＳｓのゲートＧと接地点とが導通状態とされる。これにより、対象スイッチＳｓのゲートＧから接地点に対して放電が行われ、ゲート電圧Ｖｇｅが減少していく。
【００５６】
時刻Ｔ３２において、ゲート電圧Ｖｇｅがミラー電圧Ｖｍ１に達する。そして、時刻Ｔ３２〜Ｔ３３のミラー期間において、ゲート電圧Ｖｇｅがミラー電圧Ｖｍ１で一定となる。時刻Ｔ３２〜Ｔ３３のミラー期間では、ミラー電圧Ｖｍ１に応じた電流が対象スイッチＳｓから接地点に流れる。時刻Ｔ３３においてミラー期間が終了すると、ゲート電圧Ｖｇｅが低下し始め、時刻Ｔ３４において、ゲート電圧Ｖｇｅが０になる。
【００５７】
次に、コレクタ電流Ｉｃ＝Ｉｃ２におけるゲート電圧Ｖｇｅの時間変化（一点鎖線）について説明を行う。時刻Ｔ３１において、オフ駆動スイッチ２５がオフ状態とされ、対象スイッチＳｓのゲートＧと接地点とが導通状態とされる。これにより、対象スイッチＳｓのゲートＧから接地点に対して放電が行われ、ゲート電圧Ｖｇｅが減少していく。
【００５８】
時刻Ｔ３２ａにおいて、ゲート電圧Ｖｇｅがミラー電圧Ｖｍ２に達する。そして、時刻Ｔ３２ａ〜Ｔ３３ａの期間がミラー期間となり、ゲート電圧Ｖｇｅがミラー電圧Ｖｍ１で一定となる。時刻Ｔ３２ａ〜Ｔ３３ａのミラー期間では、ミラー電圧Ｖｍ２に応じた電流が対象スイッチＳｓから接地点に流れる。
【００５９】
ここで、ミラー期間において対象スイッチＳｓのゲートＧから接地点に流れる電流は、ミラー電圧Ｖｍ１＞Ｖｍ２であるため、コレクタ電流Ｉｃ＝Ｉｃ１の場合に比べて、コレクタ電流Ｉｃ＝Ｉｃ２の場合の方が小さい。このため、コレクタ電流Ｉｃ＝Ｉｃ２におけるミラー期間Ｔ３２ａ〜Ｔ３３ａは、コレクタ電流Ｉｃ＝Ｉｃ１におけるミラー期間Ｔ３２〜Ｔ３３に比べて長くなる。
【００６０】
図８に第３実施形態におけるゲート駆動回路２０ｂの電気的構成を示す。なお、図８では、図２に示した構成と同一の構成について同一の符号を付した。
【００６１】
ゲート駆動回路２０ｂの制御部３１ｂは、対象スイッチＳｓに流れる電流を検出する電流センサ３３からコレクタ電流Ｉｃの検出値を取得する。そして、コレクタ電流Ｉｃの大きさに基づいて、調整手段２７ｂによるオフ遅延時間の調整の実施及び禁止の判断を行う。制御部３１ｂは、第２調整スイッチ２９をオフ状態にすることで、オフ遅延時間の調整を禁止し、第２調整スイッチ２９をオン状態にすることで、オフ遅延時間の調整を実施する。
【００６２】
対象スイッチＳｓに流れるコレクタ電流Ｉｃが大きいほど、ミラー電圧Ｖｍは高くなる。このため、コレクタ電流Ｉｃが小さいときのミラー電圧Ｖｍ（例えば、Ｖｍ２）に合わせてクランプ電圧Ｖｃｌを設定すると、コレクタ電流Ｉｃが大きい場合にクランプ電圧Ｖｃｌがミラー電圧Ｖｍ（例えば、Ｖｍ１）より低くなる。これにより、ミラー期間の全域にわたり低インピーダンス状態で対象スイッチＳｓのゲートＧと接地点とが接続されることになり、ミラー期間が短くなりサージ電圧が高くなる。そこで、本実施形態では、コレクタ電流Ｉｃが予め定めた所定電流より大きい場合に、オフ遅延時間の調整を禁止する構成とした。これにより、コレクタ電流Ｉｃが一時的に大きくなることによるサージ電圧への影響を抑制することができる。
【００６３】
また、コレクタ電流Ｉｃが大きいときのミラー電圧Ｖｍに合わせてクランプ電圧Ｖｃｌを設定すると、オフ遅延時間のばらつきの抑制効果が減少する。また、コレクタ電流Ｉｃが大きいときのオフ遅延時間は、コレクタ電流Ｉｃが小さいときのオフ遅延時間に比べて短い。そこで、本実施形態では、コレクタ電流Ｉｃが予め定めた所定電流となるときのミラー電圧Ｖｍに基づいてクランプ電圧Ｖｃｌを設定する。そして、コレクタ電流Ｉｃが所定電流よりも小さいことを条件としてオフ遅延時間の調整を実施する。すなわち、コレクタ電流Ｉｃが所定電流以上の場合には、オフ遅延時間の調整を実施しない。このような構成にすることで、コレクタ電流Ｉｃが大きくなることによるサージ電圧への影響を抑制することが可能になるとともに、オフ遅延時間のばらつきを抑制することが可能になる。
【００６４】
（第４実施形態）
図９に第４実施形態におけるゲート駆動回路２０ｃの電気的構成図を示す。なお、図９では、図２に示した構成と同一の構成について同一の符号を付した。
【００６５】
異常判定手段としての制御部３１ｃは、ゲート電圧Ｖｇｅの検出値を取得し、その検出値に基づいて、調整手段２７ｃ（第１調整スイッチ２８、第２調整スイッチ２９、及び、コンパレータ３０）の異常の有無を判断する。具体的には、対象スイッチＳｓのゲートＧと接地点とを導通状態とさせた後、ゲート電圧Ｖｇｅが電源電圧Ｖｓから所定の判定電圧（例えば、クランプ電圧Ｖｃｌや接地電圧）に達するまでの時間に基づいて、調整手段２７ｃに異常が生じているか否かを判定する構成とした。調整手段２７ｃが正常である場合、電源電圧Ｖｓから所定の判定電圧に達するまでの時間は、調整手段２７ｃによって短縮されると考えられる。つまり、調整手段２７ｃが正常である場合の時間と比べて、電源電圧Ｖｓから判定電圧に達するまでの時間が長ければ、調整手段２７ｃに異常が生じていることを判定できる。ここで、判定電圧とクランプ電圧Ｖｃｌとを近い値に設定することで、調整手段２７ｃが正常であるか異常であるかを好適に判定することができる。
【００６６】
また、調整手段２７ｃに異常が生じている場合、オフ遅延時間が長くなる。この場合、例えば、インバータＩＮＶにおけるデッドタイム補償が機能しなくなり、上アーム側スイッチング素子Ｓａｐと下アーム側スイッチング素子Ｓａｎとの間で短絡が生じるおそれがある。そこで、図９に示すように、可変抵抗３４をオフゲート抵抗２６に直列接続する構成としている。調整手段２７ｃに異常が生じていると判定される場合に、補償手段としての制御部３１ｃが可変抵抗３４のインピーダンスを小さく設定することで、オフ遅延時間を短縮化し、上下アーム間での短絡などの不都合を防止することができる。
【００６７】
（第５実施形態）
図１０に第５実施形態におけるゲート駆動回路２０ｄの電気的構成を示す。なお、図１０では、図２に示した構成と同一の構成について同一の符号を付した。
【００６８】
対象スイッチＳｓをオン状態からオフ状態にする場合に、ミラー期間を短くすると対象スイッチＳｓに生じるサージ電圧が高くなる。そこで、本実施形態では、オフ指令信号がゲート駆動回路２０ｄに入力されてから、ゲートＧと接地点とを導通させるまでに遅延時間を設ける構成とした。このような構成にすることで、ミラー期間の長さに影響を与えることなく、オフ遅延時間を調整することが可能になる。
【００６９】
ゲート駆動回路２０ｄでは、オフ指令信号の入力端子と、オフ駆動スイッチ２５のゲートとの間にフィルタ回路３５を設けることで遅延時間を実現する。そして、制御部３１ｄが、ゲート駆動回路２０ｄの電源電圧Ｖｓに基づいて、フィルタ回路３５の時定数を変更することで遅延時間を調整する。具体的には、電源電圧Ｖｓが高いほど、遅延時間を短くすることで、電源電圧Ｖｓの差異により生じるオフ遅延時間の差異を抑制することができる。制御部３１ｄとフィルタ回路３５とによって調整手段２７ｄを構成する。
【００７０】
また、コレクタ電流Ｉｃが大きいほどミラー電圧Ｖｍが高くなり、オフ遅延時間は短くなる。そこで、コレクタ電流Ｉｃが所定電流よりも大きいことを条件として遅延時間を設定することで、ゲート電圧Ｖｇｅがミラー電圧Ｖｍに達するまでの時間を調整する構成とした。
【００７１】
具体的には、制御部３１ｄは、電流センサ３６からコレクタ電流Ｉｃの検出値を取得し、その検出値が所定電流よりも大きいことを条件として、フィルタ回路３５の時定数の変更による遅延時間の調整を行う。また、制御部３１ｄは、コレクタ電流Ｉｃの検出値が所定電流以下である場合には、フィルタ回路３５の時定数を０にすることで遅延時間を設けない。このような構成にすることで、オフ遅延時間のばらつきを効果的に抑制することができる。また、オフ遅延時間の調整を必要な場合にのみ実施することができ、オフ遅延時間の不要な延長を抑制することができる。
【００７２】
図１１に本実施形態におけるオフ遅延時間の調整を実施した場合のゲート電圧Ｖｇｅの変化を表すタイミングチャートを示す。電源電圧Ｖｓが高い場合（Ｖｓ＝Ｖｓ１）のゲート電圧Ｖｇｅの時間変化について実線を用いて表し、電源電圧Ｖｓが低い場合（Ｖｓ＝Ｖｓ２）のゲート電圧Ｖｇｅの時間変化について一点鎖線を用いて表している。
【００７３】
まず、電源電圧Ｖｓが高い場合のゲート電圧Ｖｇｅの時間変化について説明する。時刻Ｔ４１において、オフ指令信号がハイ状態とされる。時刻Ｔ４１の後、電源電圧Ｖｓ１の高さに応じた遅延時間が経過した時刻Ｔ４２において、オフ駆動スイッチ２５がオン状態とされる。オフ駆動スイッチ２５がオン状態とされることで、ゲートＧと接地点とが導通状態とされ、ゲート電圧Ｖｇｅが低下する。時刻Ｔ４３において、ゲート電圧Ｖｇｅがミラー電圧Ｖｍに達し、時刻Ｔ４３から時刻Ｔ４４までミラー期間となる。時刻Ｔ４４の後、ゲート電圧Ｖｇｅがミラー電圧Ｖｍから低下していき、時刻Ｔ４５においてゲート電圧Ｖｇｅが０になる。
【００７４】
次に、電源電圧Ｖｓが低い場合のゲート電圧Ｖｇｅの時間変化について説明する。時刻Ｔ４１においてオフ指令信号がハイ状態とされる。時刻Ｔ４１の後、電源電圧Ｖｓ２の高さに応じた遅延時間が経過した時刻Ｔ４２ａにおいて、オフ駆動スイッチ２５がオン状態とされる。ここで、電源電圧Ｖｓが高い場合と比べて、フィルタ回路３５の時定数が大きく設定されているため、遅延時間が長くなっている。オフ駆動スイッチ２５がオン状態とされることで、ゲートＧと接地点とが導通状態とされ、ゲート電圧Ｖｇｅが低下する。そして、電源電圧Ｖｓが高い場合と同じく、時刻Ｔ４３においてゲート電圧Ｖｇｅがミラー電圧Ｖｍに達し、時刻Ｔ４３から時刻Ｔ４４までミラー期間となる。時刻Ｔ４４の後、ゲート電圧Ｖｇｅがミラー電圧Ｖｍから低下していき、時刻Ｔ４５においてゲート電圧Ｖｇｅが０になる。
【００７５】
（他の実施形態）
・ゲート電圧Ｖｇｅが電源電圧Ｖｓからミラー電圧Ｖｍに達するまでの時間の調整は、上記の実施形態の方法を変更してもよい。例えば、オフ駆動スイッチ２５とゲートＧとの間のオフゲート抵抗２６を可変抵抗とし、その可変抵抗の抵抗値を電源電圧Ｖｓに基づいて変更することで、ゲート電圧Ｖｇｅが電源電圧Ｖｓからミラー電圧Ｖｍに達するまでの時間の調整を行ってもよい。
【００７６】
・第１実施形態において、オフ駆動スイッチ２５に加えて第１調整スイッチ２８及び第２調整スイッチ２９がともにオン状態としたときのゲートＧ−接地点間のインピーダンスが、オフ駆動スイッチ２５をオン状態としたときのゲートＧ−接地点間のインピーダンスより低いものであればよい。例えば、対象スイッチＳｓのゲートＧと第２調整スイッチ２９との間に抵抗器を設ける構成としてもよい。この場合、抵抗器の抵抗値をオフゲート抵抗２６の抵抗値より低く設定するとよい。
【００７７】
・第１における調整手段２７において、２つの調整スイッチ２８，２９を用いたが、第２調整スイッチ２９を省略してもよい。具体的には、コンパレータ３０の出力と、オフ指令信号との論理積を出力するＡＮＤ回路を設け、そのＡＮＤ回路の出力を第１調整スイッチのゲートに入力することで、オフ遅延時間の調整を行うことができる。
【００７８】
・半導体スイッチング素子として、ＩＧＢＴに代えてＭＯＳＦＥＴを用いてもよい。この場合、上記実施形態におけるコレクタ及びエミッタをそれぞれドレイン及びソースと読み替えるとよい。
【符号の説明】
【００７９】
２０…ゲート駆動回路、２７…調整手段、Ｇ…ゲート、Ｓｓ…対象スイッチ（半導体スイッチング素子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016019096.tif 000009
【図８】
2016019096.tif 000010
【図９】
2016019096.tif 000011
【図１０】
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【図１１】
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