(57)【要約】【課題】駆動トランジスタの特性ばらつきの影響を排除しつつも、良好な表示を行うことのできる表示装置を提供することを目的の一つとする。【解決手段】複数の画素が行方向及び列方向に配列された表示領域を有し、複数の画素は、第１の電源電位が与えられる第１の電源線と第２の電源電位が与えられる第２の電源線との間に設けられた発光素子と、発光素子と第１の電源線との間に設けられソース側が発光素子と電気的に接続される第１のトランジスタと、リセット電位が与えられる第１の信号線と第１のトランジスタのソースとの間に設けられる第２のトランジスタと、第１の電源線と第１のトランジスタのドレインとの電気的な接続を制御する第１のスイッチと、映像信号が与えられる第２の信号線と第１のトランジスタのゲートとの電気的な接続を制御する第２のスイッチと、第１のトランジスタのゲートとソースとの間に設けたれた容量素子とを含む表示装置が提供される。【選択図】図２
2016148803.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が行方向及び列方向に配列された表示領域を有し、
前記複数の画素は、
第１の電源電位が与えられる第１の電源線と第２の電源電位が与えられる第２の電源線との間に設けられた発光素子と、
前記発光素子と前記第１の電源線との間に設けられ、ソース側が前記発光素子と電気的に接続される第１のトランジスタと、
リセット電位が与えられる第１の信号線と、前記第１のトランジスタのソースとの間に設けられる第２のトランジスタと、
前記第１の電源線と前記第１のトランジスタのドレインとの電気的な接続を制御する第１のスイッチと、
映像信号が与えられる第２の信号線と前記第１のトランジスタのゲートとの電気的な接続を制御する第２のスイッチと、
前記第１のトランジスタのゲートとソースとの間に設けたれた容量素子とを含むこと、を特徴とする表示装置。
【請求項２】
複数の画素が行方向及び列方向に配列された表示領域を有し、
前記複数の画素は、
第１の電源電位が与えられる第１の電源線と第２の電源電位が与えられる第２の電源線との間に設けられた発光素子と、
前記発光素子と前記第１の電源線との間に設けられ、ソース側が前記発光素子と電気的に接続される第１のトランジスタと、
ソース又はドレインの一方にリセット電位が与えられる第２のトランジスタと、
前記第１の電源線と前記第１のトランジスタのドレインとの電気的な接続を制御する第１のスイッチと、
映像信号が与えられる第２の信号線と前記第１のトランジスタのゲートとの電気的な接続を制御する第２のスイッチと、
前記第２のトランジスタのソース又はドレインの他方と、前記第１のトランジスタのソースとの間に設けられる第３のスイッチと、
前記第１のトランジスタのゲートとソースとの間に設けたれた容量素子とを含むこと、を特徴とする表示装置。
【請求項３】
複数の画素が行方向及び列方向に配列された表示領域を有し、
前記複数の画素は、
第１の電源電位が与えられる第１の電源線と第２の電源電位が与えられる第２の電源線との間に設けられた発光素子と、
前記発光素子と前記第１の電源線との間に設けられ、ソース側が前記発光素子と電気的に接続される第１のトランジスタと、
ソース又はドレインの一方にリセット電位が与えられる第２のトランジスタと、
前記第１の電源線と前記第１のトランジスタのドレインとの電気的な接続を制御する第１のスイッチと、
映像信号が与えられる第２の信号線と前記第１のトランジスタのゲートとの電気的な接続を制御する第２のスイッチと、
前記映像信号の電位より高い第３の電位が与えられる第３の信号線と前記第１のトランジスタのゲートとの電気的な接続を制御する第３のスイッチと、
前記第１のトランジスタのゲートとソースとの間に設けたれた容量素子とを含むこと、を特徴とする表示装置。
【請求項４】
前記第２のトランジスタは、ゲートに電位を与えてソース及びドレイン間を導通させたとき、前記ソース及びドレイン間に表れる電位を、前記第１のトランジスタのソース側に与える、請求項１乃至３のいずれか一項に記載の表示装置。
【請求項５】
前記第１のトランジスタと前記第２のトランジスタとは、しきい値電圧が略等しい、請求項１乃至３のいずれか一項に記載の表示装置。
【請求項６】
前記第１のトランジスタ及び前記第２のトランジスタは、極性が同じである、請求項１乃至３のいずれか一項に記載の表示装置。
【請求項７】
前記第１のトランジスタ及び前記第２のトランジスタは、ｎチャネル型トランジスタである、請求項１乃至３のいずれか一項に記載の表示装置。
【請求項８】
前記第１のトランジスタと前記第２のトランジスタとは、チャネルが形成される半導体層が隣接して設けられている、請求項１乃至３のいずれか一項に記載の表示装置。
【請求項９】
前記第１のトランジスタと前記第２のトランジスタとは、チャネルが形成される半導体層が多結晶シリコンである、請求項８に記載の表示装置。
【請求項１０】
前記第１のトランジスタと前記第２のトランジスタとは、チャネル長方向が同じである、請求項８に記載の表示装置。
【請求項１１】
前記第１のスイッチ及び第２のスイッチはトランジスタで構成され、その各々のゲートに電気的に接続された走査線を有する、請求項１乃至請求項３のいずれか一記載の表示装置。
【請求項１２】
前記第１及び第２スイッチは、前記第１及び第２トランジスタと同極性のトランジスタとして設けられる、請求項１１記載の表示装置。
【請求項１３】
前記第２のスイッチが、隣接する画素間で共通に設けられている、請求項１に記載の表示装置。
【請求項１４】
前記第２のトランジスタが、隣接する画素間で共通に設けられている、請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素が配列する表示部を備えた表示装置に関する。本発明の一実施形態は、表示装置の画素を構成する回路構成、当該画素を構成する素子の配置を開示する。
【背景技術】
【０００２】
エレクトロルミネセンス材料をアノード（陽極）及びカソード（陰極）として区別される一対の電極で挟んだ構造の発光素子が知られている。この発光素子は、アノードとカソード間に所定の電位差を与えると発光する。このときの発光強度は、発光素子に流れる電流量によって制御可能である。
【０００３】
発光素子によって表示部を設けた表示装置が開発されている。表示装置の表示部には複数の画素が配列され、各画素に発光素子が設けられている。各画素には、発光素子に流す電流量を制御する駆動トランジスタと、当該駆動トランジスタの動作を制御する回路がさらに設けられている。発光素子の発光輝度は電流値によって変化するため、駆動トランジスタは電流値を正確に制御する必要がある。駆動トランジスタに特性ばらつきがあると、その影響を受けて発光素子の輝度が画素間でばらつくため、これを補正するための技術が重要となっている。
【０００４】
例えば、駆動トランジスタの特性ばらつきを補償するための回路を各画素に設けた表示装置が開示されている（特許文献１参照）。この表示装置の画素は、発光素子に電気的に接続する駆動トランジスタの他に、当該駆動トランジスタのゲートとソース間に電気的に接続されるキャパシタと、当該ゲートと信号線との電気的な接続を制御するスイッチング素子、駆動トランジスタのドレインと高電位電源線との電気的な接続を制御するスイッチング素子、ソースとリセット信号線との電気的な接続を制御するスイッチング素子を含んで構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１４−０８５３８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発光素子で画素が構成された表示装置は、発光素子が発光して画像を表示する期間（発光期間）の他に、各画素に映像信号を書き込むための映像信号書き込み期間が必要となっている。これに加え、発光素子を駆動するトランジスタの特性ばらつきを補償するために、ゲート電位を初期化するリセット期間、しきい値電圧を補償するためのオフセットキャンセル期間が必要となっている。１フレーム期間内にリセット期間、オフセットキャンセル期間、映像信号書き込み期間の３つの非表示期間があると、画素回路の動作は複雑となり、また時間を要することが問題となる。
【０００７】
映像信号書き込み期間に、駆動トランジスタのドレイン電流が流れると、ゲート−ソース間電圧（Ｖｇｓ）が減少する。そのため、映像信号書き込み期間の精密な時間制御をする必要がある。また、ゲート−ソース間電圧（Ｖｇｓ）が減少することにより、表示期間（発光期間）において、発光素子に流れる電流量が減少するという問題がある。
【０００８】
表示期間（発光期間）においては、駆動トランジスタのゲート−ソース間電圧（Ｖｇｓ）が、保持容量、発光素子の寄生容量の影響を受けて実質的に低下するため、映像信号の電圧幅を広くとる必要があり、映像信号線の充放電電力が大きくなるという問題がある。
【０００９】
本発明は、このような問題に鑑み、駆動トランジスタの特性ばらつきの影響を排除しつつも、良好な表示を行うことのできる表示装置を提供することを目的の一つとする。
【００１０】
本発明は、画像表示に係る画素回路の動作を簡略化することを目的の一つとする。
【００１１】
本発明は、表示装置の低消費電力化を図ることを目的の一つとする。
【課題を解決するための手段】
【００１２】
本発明の一実施形態によれば、複数の画素が行方向及び列方向に配列された表示領域を有し、複数の画素は、第１の電源電位が与えられる第１の電源線と第２の電源電位が与えられる第２の電源線との間に設けられた発光素子と、発光素子と第１の電源線との間に設けられソース側が発光素子と電気的に接続される第１のトランジスタと、リセット電位が与えられる第１の信号線と第１のトランジスタのソースとの間に設けられる第２のトランジスタと、第１の電源線と第１のトランジスタのドレインとの電気的な接続を制御する第１のスイッチと、映像信号が与えられる第２の信号線と第１のトランジスタのゲートとの電気的な接続を制御する第２のスイッチと、第１のトランジスタのゲートとソースとの間に設けたれた容量素子とを含む表示装置が提供される。
【００１３】
本発明の一実施形態によれば、複数の画素が行方向及び列方向に配列された表示領域を有し、複数の画素は、第１の電源電位が与えられる第１の電源線と第２の電源電位が与えられる第２の電源線との間に設けられた発光素子と、発光素子と第１の電源線との間に設けられソース側が発光素子と電気的に接続される第１のトランジスタと、ソース又はドレインの一方にリセット電位が与えられる第２のトランジスタと第１の電源線と第１のトランジスタのドレインとの電気的な接続を制御する第１のスイッチと、映像信号が与えられる第２の信号線と第１のトランジスタのゲートとの電気的な接続を制御する第２のスイッチと、第２のトランジスタのソース又はドレインの他方と第１のトランジスタのソースとの間に設けられる第３のスイッチと、第１のトランジスタのゲートとソースとの間に設けたれた容量素子とを含む表示装置が提供される。
【００１４】
本発明の一実施形態によれば、複数の画素が行方向及び列方向に配列された表示領域を有し、複数の画素は、第１の電源電位が与えられる第１の電源線と第２の電源電位が与えられる第２の電源線との間に設けられた発光素子と、発光素子と第１の電源線との間に設けられソース側が発光素子と電気的に接続される第１のトランジスタと、ソース又はドレインの一方にリセット電位が与えられる第２のトランジスタと第１の電源線と第１のトランジスタのドレインとの電気的な接続を制御する第１のスイッチと、映像信号が与えられる第２の信号線と第１のトランジスタのゲートとの電気的な接続を制御する第２のスイッチと、映像信号の電位より高い第３の電位が与えられる第３の信号線と第１のトランジスタのゲートとの電気的な接続を制御する第３のスイッチと、第１のトランジスタのゲートとソースとの間に設けたれた容量素子とを含む表示装置が提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る表示装置の構成を説明する図である。
【図２】本発明の一実施形態に係る表示装置における画素の等価回路を示す。
【図３】本発明の一実施形態に係る表示装置における画素回路の動作を説明するタイミングチャートを示す。
【図４】本発明の一実施形態に係る表示装置における画素の等価回路を示す。
【図５】本発明の一実施形態に係る表示装置における画素回路の動作を説明するタイミングチャートを示す。
【図６】本発明の一実施形態に係る表示装置における画素の等価回路を示す。
【図７】本発明の一実施形態に係る表示装置における画素の等価回路を示す。
【図８】本発明の一実施形態に係る表示装置における画素のレイアウトの一例を平面図で示す。
【図９】本発明の一実施形態に係る表示装置における画素のレイアウトの一例を断面図で示す。
【図１０】半導体層と線状レーザビームの走査方向との関係を示す。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１７】
本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。
【００１８】
［表示装置の概要］
図１は本実施形態に係る表示装置１００の構成を示す。表示装置１００は、基板１０２上に、画素１０６が行方向及び列方向に配列された表示部１０４が設けられている。表示部１０４の外側領域には、走査線駆動回路１０８、映像信号線駆動回路１１０が設けられていてもよい。走査線駆動回路１０８は、映像信号を画素に入力する行を選択するタイミング信号を出力し、映像信号線駆動回路１１０は各列に映像信号を出力する。また、表示装置１００には、映像信号や駆動電力が供給される端子部１１２が設けられていてもよい。
【００１９】
画素１０６には発光素子が設けられている。走査線駆動回路１０８と映像信号線駆動回路１１０とによって表示部１０４における画素１０６の発光が制御される。表示装置１００は各画素１０６の発光又は非発光のタイミングを制御することで画像を表示する。各画素１０６には、発光素子の動作を制御する回路がトランジスタを用いて形成されている。
【００２０】
［画素の構成１］
図２は、本発明の一実施形態に係る表示装置１００における、画素１０６の等価回路を示す。図２で示す画素の等価回路において、発光素子ＥＬＤは第１の電源線ＰＶＨと第２の電源線ＰＶＬとの間に設けられている。第１の電源線ＰＶＨの電位と第２の電源線ＰＶＬには、異なる電位が与えられている。例えば、第１の電源線ＰＶＨには高電位ＰＶＤＤが与えられ、第２の電源線ＰＶＬには低電位ＰＶＳＳが与えられている。発光素子ＥＬＤは、第１の電源線ＰＶＨと第２の電源線ＰＶＬの電位差によって、発光しきい値電圧以上の電圧が与えられると、流れる電流量に応じた強度で発光する。
【００２１】
図２において、発光素子ＥＬＤは２端子素子として示されている。一例として、発光素子ＥＬＤはダイオード特性を有し、発光しきい値電圧以上の電圧が印加され、順方向電流が流れるとき発光する。図２で示す例では、発光素子ＥＬＤの一方の端子が第１の電源線ＰＶＨと電気的に接続可能な状態に置かれ、他方の端子が第２の電源線ＰＶＬと電気的に接続されている。
【００２２】
第１のトランジスタＤＲＴは、制御端子としてのゲートと、入出力端子としてのソース及びドレインを有する絶縁ゲート型電界効果トランジスタの構成を有している。第１のトランジスタＤＲＴは、第１の電源線ＰＶＨと発光素子ＥＬＤとの間に設けられている。具体的には、第１のトランジスタＤＲＴのソース及びドレインに相当する入出力端子の一方が、第２のスイッチＢＣＴを介して第１の電源線ＰＶＨと電気的に接続されている。また、第１のトランジスタＤＲＴのソース及びドレインに相当する入出力端子の他方が、発光素子ＥＬＤの一方の端子と電気的に接続されている。このように、第１のトランジスタＤＲＴは、第１の電源線ＰＶＨと第２の電源線ＰＶＬとの間で、発光素子ＥＬＤと直列に接続される。第１のトランジスタＤＲＴは、ゲートに与えられる電位に基づいてドレイン電流が制御され、当該ドレイン電流に相当する電流が発光素子ＥＬＤに流れる。すなわち、発光素子ＥＬＤの発光強度は第１のトランジスタＤＲＴによって制御可能となっている。
【００２３】
本実施形態では、第１のトランジスタＤＲＴはｎチャネル型であるものとする。以下の説明では、便宜上、第１のトランジスタＤＲＴにおいて、第１の電源線ＰＶＨと電気的に接続される側の入出力端子をドレイン、発光素子ＥＬＤに電気的に接続される側の入出力端子がソースであるものとする。
【００２４】
第１のトランジスタＤＲＴのソースは、リセット電位が与えられる第１の信号線ＲＳＴと第２のトランジスタＯＣＴを介して電気的に接続されている。すなわち、第１のトランジスタＤＲＴのソース側と第１の信号線ＲＳＴとの間には、第２のトランジスタＯＣＴが設けられている。別言すれば、第２のトランジスタＯＣＴのソース及びドレインに相当する入出力端子の一方は第１の信号線ＲＳＴと電気的に接続され、入出力端子の他方は第１のトランジスタＤＲＴのソースと電気的に接続されている。第２のトランジスタＯＣＴのゲートは第３の走査線ＲＧと電気的に接続されている。第３の走査線ＲＧから第２のトランジスタＯＣＴをオンにする電位が与えられると、第１の信号線ＲＳＴと第１のトランジスタＤＲＴとは電気的に接続された状態となる。
【００２５】
第３の走査線ＲＧには、高電位のイニシャル電位Ｖｉｎｉと低電位ＶＧＬが与えられる。イニシャル電位Ｖｉｎｉは、第２のトランジスタＯＣＴを導通状態（オン）にする電位であり、低電位ＶＧＬは非導通状態（オフ）にする電位である。また、第１の信号線ＲＳＴには、第１のリセット電位Ｖｒｓｔ１と第２のリセット電位Ｖｒｓｔ２が与えられる。イニシャル電位Ｖｉｎｉと、第１のリセット電位Ｖｒｓｔ１及び第２のリセット電位Ｖｒｓｔ２との電位関係は、第１のリセット電位Ｖｒｓｔ１＞イニシャル電位Ｖｉｎｉ＞第２のリセット電位Ｖｒｓｔ２となっている。
【００２６】
第１のトランジスタＤＲＴのゲートは、第１のスイッチＳＳＴを介して第２の信号線ＶＳＬと電気的に接続されている。すなわち、第２の信号線ＶＳＬと第１のトランジスタＤＲＴのゲートとの間には、第１のスイッチＳＳＴが設けられている。第１のスイッチＳＳＴは第１の走査線ＳＧに与えられる制御信号によってオン・オフ動作が制御される。第１のスイッチＳＳＴがオンのとき、第１の信号線ＲＳＴと第１のトランジスタＤＲＴのゲートとは導通状態となる。
【００２７】
第１のトランジスタＤＲＴのドレイン側は、第２のスイッチＢＣＴを介して第１の電源線ＰＶＨと電気的に接続されている。すなわち、第１のトランジスタＤＲＴと第１の電源線ＰＶＨとの間には、第２のスイッチＢＣＴが設けられている。第２のスイッチＢＣＴは、第２の走査線ＢＧに与えられる制御信号によってオン・オフ動作が制御される。第２のスイッチＢＣＴがオンになると、第１の電源線ＰＶＨと第１のトランジスタＤＲＴとは導通状態となる。
【００２８】
この画素回路では、第２のスイッチがオンであり、第１のトランジスタＤＲＴのゲートにしきい値電圧以上の電位が与えられていると、ドレイン電流に応じた電流が発光素子ＥＬＤに流れる。
【００２９】
第１のトランジスタＤＲＴのソースとゲートとの間には、容量素子が設けられている。容量素子は、第１のトランジスタＤＲＴのゲート−ソース間の電圧を保持する。
【００３０】
本実施形態において、第１のトランジスタＤＲＴと第２のトランジスタＯＣＴは、同じ極性のトランジスタが用いられている。具体的には、第１のトランジスタＤＲＴと第２のトランジスタＯＣＴはｎチャネル型のトランジスタが適用される。
【００３１】
第１のスイッチＳＳＴと第２のスイッチＢＣＴは、スイッチング素子を用いることができる。スイッチング素子としては、トランジスタを適用することができる。スイッチング素子としてのトランジスタは、第１のトランジスタＤＲＴ及び第２のトランジスタＯＣＴと同様の絶縁ゲート型電界効果トランジスタを適用することができる。この場合、ｎチャネル型トランジスタによって第１のスイッチＳＳＴ及び第２のスイッチＢＣＴを形成することができる。
【００３２】
このように、画素回路を同じ極性のトランジスタで構成することにより、製造プロセス的には、カウンタードーピングが不要となり、簡略化を図ることができる。それにより、製造コストの削減を図ることができる。
【００３３】
上述のように、図２で示す画素回路において、第１のトランジスタＤＲＴは、ゲートが第１のスイッチＳＳＴの一方の端子と電気的に接続され、ドレインが第２のスイッチＢＣＴの一方の端子と電気的に接続され、ソース電極が発光素子ＥＬＤの一方の端子と電気的に接続されている。第１のスイッチＳＳＴは、一方の端子が第１のトランジスタＤＲＴのゲートと電気的に接続され、他方の端子が第１の信号線ＲＳＴと電気的に接続されている。第２のスイッチＢＣＴは、一方の端子が第１のトランジスタＤＲＴのドレインと電気的に接続され、他方の端子が第１の電源線ＰＶＨと電気的に接続されている。また、第１のトランジスタＤＲＴのゲートとソースとの間には容量素子が電気的に接続されている。
【００３４】
第２のトランジスタＯＣＴは、ゲートが第３の走査線ＲＧと電気的に接続され、ソース及びドレインに相当する入出力端子の一方が第１のトランジスタＤＲＴのソースと電気的に接続され、他方が第２の信号線ＶＳＬと電気的に接続されている。発光素子ＥＬＤは、一方の端子が第１のトランジスタＤＲＴのソースと電気的に接続され、他方の端子が第２の電源線ＰＶＬと電気的に接続されている。
【００３５】
第１の信号線ＲＳＴは、高電位の第１のリセット電位Ｖｒｓｔ１と低電位の第２のリセット電位Ｖｒｓｔ２が与えられる（Ｖｒａｔ１＞Ｖｒｓｔ２）。第２の信号線ＶＳＬは、映像信号電位Ｖｓｉｇと、この電位より高い設定電位Ｖｔｏｐが与えられる（Ｖｔｏｐ＞Ｖｓｉｇ）。第１の走査線ＳＧ及び第２の走査線ＢＧには、第１のスイッチＳＳＴ及び第２のスイッチＢＣＴをオフとする低電位ＶＧＬと、オンとする高電位ＶＧＨが与えられる（ＶＧＨ＞ＶＧＬ）。また、第３の走査線ＲＧには、高電位のイニシャル電位Ｖｉｎｉと低電位ＶＧＬが与えられる。
【００３６】
次に、図２で示す画素回路の動作について説明する。本実施形態に係る画素回路の動作は、信号書き込み動作と、発光動作とを含んでいる。信号書き込み動作は、さらにリセット動作と、映像信号書き込み動作に分かれている。
【００３７】
＜リセット動作＞
第１のスイッチＳＳＴがオン、第２のスイッチＢＣＴがオフであり、第２の信号線ＶＳＬに設定電位Ｖｔｏｐが与えられるとき、第１のトランジスタＤＲＴのゲートには設定電位Ｖｔｏｐが印加される。このとき同時に、第２のトランジスタＯＣＴのゲートにイニシャル電位Ｖｉｎｉが与えられ、第１の信号線ＲＳＴより第２のリセット電位Ｖｒｓｔ２が与えられると、第１のトランジスタＤＲＴのソース及びドレインにリセット電位Ｖｒｓｔ２が書き込まれる。すなわち、第１のトランジスタＤＲＴのソース及びドレインは第２のリセット電位Ｖｒｓｔ２で初期化される。
【００３８】
この状態から、第１のスイッチＳＳＴをオフとし、第１の信号線ＲＳＴの電位が第２のリセット電位Ｖｒｓｔ２から第１のリセット電位Ｖｒｓｔ１に変化すると、第１のトランジスタＤＲＴのソースには、イニシャル電位Ｖｉｎｉから第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２分だけ下がった電位（Ｖｉｎｉ−Ｖｔｈ２）が与えられる。
【００３９】
＜映像信号書き込み動作＞
この状態で、第１のスイッチＳＳＴがオンとなり、第２の信号線ＶＳＬから映像信号電位Ｖｓｉｇが第１のトランジスタＤＲＴのゲートに与えられると、映像信号が書き込まれた後のゲート−ソース間電位Ｖｇｓは、Ｖｓｉｇ−Ｖｉｎｉ＋Ｖｔｈ２となる。このとき第１のトランジスタＤＲＴのしきい値電圧Ｖｔｈ１と第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２が同一又は概ね同等レベルであれば、第１のトランジスタＤＲＴのしきい値電圧Ｖｔｈ１によらず、映像信号の電位Ｖｓｉｇに応じてドレイン電流を制御することが可能となる。
【００４０】
＜発光動作＞
第１のスイッチＳＳＴがオンとなり、第２の信号線ＶＳＬに映像信号が与えられると、第１のトランジスタＤＲＴのゲートには映像信号電位Ｖｓｉｇが与えられる。第１のトランジスタＤＲＴは、第２のスイッチＢＣＴがオンとなりドレインが第１の電源線ＰＶＨと電気的に接続されると、ゲート電位に基づくドレイン電流が流れる。このドレイン電流に相当する電流は発光素子ＥＬＤを流れる電流となり、その電流量に応じた強度で発光する。
【００４１】
図２で示す画素回路は、第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２を、第１のトランジスタＤＲＴのゲート−ソース間電圧Ｖｇｓに反映させることで、第１のトランジスタＤＲＴのしきい値電圧Ｖｔｈ１の補償を行うように動作する。次に、この動作の詳細を図３で示すタイミングチャートを参照して説明する。
【００４２】
［画素の動作１］
図３において、「１Ｈ」は１水平期間を示す。図２で示す画素回路は、発光期間以外に、リセット期間と映像信号書き込み期間の２つの期間で動作する。
【００４３】
＜リセット期間＞
第２の走査線ＢＧに低電位ＶＧＬを与え、第２のスイッチＢＣＴをオフにした状態で、第１の信号線ＲＳＴに第２のリセット電位Ｖｒｓｔ２を与え、第３の走査線ＲＧにイニシャル電位Ｖｉｎｉを与える。この状態で、第２の信号線ＶＳＬに設定電位Ｖｔｏｐとし、第１の走査線ＳＧに高電位ＶＧＨを与え、第１のスイッチＳＳＴをオンにする。
【００４４】
第１のトランジスタＤＲＴのゲート（ＤＲＴ−Ｇ）には設定電位Ｖｔｏｐが書き込まれる。また、第２のトランジスタＯＣＴのゲートにはイニシャル電位Ｖｉｎｉが与えられてオン状態になる。第１の信号線ＲＳＴに与えられた第２のリセット電位Ｖｒｓｔ２は、オン状態となっている第２のトランジスタＯＣＴを介して、第１のトランジスタＤＲＴのソース（ＤＲＴ−Ｓ）及びドレインに第２のリセット電位Ｖｒｓｔ２が与えられる。これにより、第１のトランジスタＤＲＴのソース及びドレインは、第２のリセット電位Ｖｒｓｔ２でリセットされる。
【００４５】
次いで、第１の走査線ＳＧを低電位ＶＧＬにして、第１のスイッチＳＳＴをオフにする。その後、第１の信号線ＲＳＴを第２のリセット電位Ｖｒｓｔ２から第１のリセット電位Ｖｒｓｔ１に設定する。第１のリセット電位Ｖｒｓｔ１は、イニシャル電位Ｖｉｎｉより高いものとなっている（Ｖｒｓｔ１＞Ｖｉｎｉ）。第１のトランジスタＤＲＴのソースは、第２のリセット電位Ｖｒｓｔ２から、イニシャル電位Ｖｉｎｉから第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２分下がった電位（Ｖｉｎｉ−Ｖｔｈ２）まで上昇する。また、このとき、第２の信号線ＶＳＬを設定電位Ｖｔｏｐから映像信号電位Ｖｓｉｇに切り替える。
【００４６】
＜映像信号書き込み期間＞
この状態で、再び第１の走査線ＳＧを高電位ＶＧＨとして、第１のスイッチＳＳＴをオンにする。第１のトランジスタＤＲＴのゲート（ＤＲＴ−Ｇ）には映像信号電位Ｖｓｉｇが書き込まれる。これにより、映像信号書き込み終了時における第１のトランジスタＤＲＴのゲート−ソース間電位は、Ｖｓｉｇ−Ｖｉｎｉ＋Ｖｔｈ２となり、この電位が容量素子ＣＳＤに保持される。
【００４７】
＜発光期間＞
第１の走査線ＳＧを低電位ＶＧＬとして第１のスイッチＳＳＴをオフにし、次いで第２の走査線ＢＧを高電位ＶＧＨとして第２のスイッチＢＣＴをオンとし、第３の走査線ＲＧを低電位ＶＧＬとして第２のトランジスタＯＣＴをオフ状態にする。これにより、第１の電源線ＰＶＨから発光素子ＥＬＤへ、第１のトランジスタＤＲＴのゲート−ソース間電位に基づくドレイン電流が流れる。発光素子ＥＬＤは、第１のトランジスタＤＲＴを介して供給される電流量に応じて発光する。
【００４８】
この場合において、第１のトランジスタＤＲＴのゲート−ソース間の電位は、第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈだけ変化している。第１のトランジスタＤＲＴに与えられた映像信号電位Ｖｓｉｇによって第１の電源線ＰＶＨからドレイン電流が流れるとき、ゲート−ソース間電位はしきい値電圧Ｖｔｈ１分だけ低下する。しかし、第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２によってゲート−ソース間電位Ｖｇｓが補償されていることにより、実質的にしきい値電圧Ｖｔｈ１によらず、映像信号電位Ｖｓｉｇに応じてドレイン電流が制御可能となる。
【００４９】
なお、第１のトランジスタＤＲＴのしきい値電圧Ｖｔｈ１と第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２は、同一又は実質的に同一であることが好ましい。しかし、この要件に限定されず、発光素子ＥＬＤの輝度ばらつきに影響を与えない範囲において、Ｖｔｈ１とＶｔｈ２に変動があっても許容される。許容範囲の例としては、Ｖｔｈ１とＶｔｈ２の誤差が、±２０％以下、好ましくは±１０％以下、より好ましくは±５％以下の範囲程度であれば、実表示で認識されない程度の輝度差に抑えることができる。
【００５０】
このように、本実施形態によれば、発光素子ＥＬＤに流れる電流を制御する第１のトランジスタＤＲＴに対し、リセット動作と映像信号書き込み動作の２つの動作で書き込み動作が終了することができる。別言すれば、リセット期間と映像信号書き込み期間の２つの期間を経て、発光期間に移行することができる。これにより、例えば、従来必要であったしきい値電圧を補償するオフセットキャンセル期間が省略されるので、本実施形態に係る画素回路を用いれば、動作を簡略化することができる。
【００５１】
本実施形態によれば、リセット期間及び映像信号書き込み期間では第２のスイッチＢＣＴがオフ状態にあり、第１の電源線ＰＶＨから第１のトランジスタＤＲＴに電流が流れ込まないようにされている。それにより、第１のトランジスタＤＲＴのゲート−ソース間電位Ｖｇｓの減少を無視することができ、映像信号書き込み期間の時間制御を厳しく管理する必要がなくなる。別言すれば、第１のトランジスタＤＲＴへの信号書き込み時にゲート電位、ソース電位が固定されるため、映像信号書き込み期間におけるゲート−ソース間電位Ｖｇｓが減少することの影響が低減される。
【００５２】
本実施形態によれば、発光期間における第１のトランジスタＤＲＴのゲート−ソース間電位が、Ｖｓｉｇ−Ｖｉｎｉ＋Ｖｔｈで規定されるため、映像信号電位Ｖｓｉｇの振幅を小さくすることができ、低消費電力化を図ることができる。
【００５３】
本実施形態によれば、発光素子ＥＬＤに流れる電流を制御する第１のトランジスタＤＲＴのしきい値電圧の補償と、映像信号の書き込みが同時期に行われるため、ゲート−ソース間電位Ｖｇｓの変動が抑制される。すなわち、本実施形態に係る画素回路及びその動作によれば、オフセットキャンセル期間（しきい値電圧の補償期間）から映像信号書き込み期間への遷移期間が削減されるので、ゲート−ソース間電位Ｖｇｓの変動を抑制することができる。
【００５４】
なお、図２で示す画素回路において、第１の信号線ＲＳＴは、第２の信号線ＶＳＬと平行な方向に配設して、全信号線を一括走査してもよいし、第１の走査線ＳＧと平行な方向に配置して、各行の書き込み動作のときにリセット電位（第１のリセット電位、第２のリセット電位）を変動させるようにしてもよい。発光期間においては、第２のトランジスタＯＣＴがオフとなるため、第１の信号線ＲＳＴは任意の直流電位に固定して、低消費電力化を図ることができる。
【００５５】
以上のように、本実施形態に係る表示装置によれば、発光素子を駆動するトランジスタのしきい値電圧を確実に補償し、当該トランジスタのばらつきの影響を受けずに良好な表示を行うことができる。
【００５６】
［画素の構成２］
図２で示す画素回路を有する表示装置において、リセット動作は複数行まとめて行うことが可能である。例えば、ある行に属する画素と、隣接する行に属する画素について、リセット動作を同時に行うことができる。この場合、第２のトランジスタＯＣＴ及び第２のスイッチＢＣＴは、隣接する行の画素間で共通化（共有化）することができる。
【００５７】
このような画素の等価回路の一例を、図４に示す。図４は、隣接する行に属する２つの画素の等価回路を示す。例えば、一方の画素には、第１のトランジスタＤＲＴ＿１と発光素子ＥＬＤ＿１が設けられ、他方の画素には第１のトランジスタＤＲＴ＿２と発光素子ＥＬＤ＿２が設けられている。第１のトランジスタＤＲＴ＿１及び第２のトランジスタＯＣＴ＿２のドレイン側は、第２のスイッチＢＣＴ＿１２を介して第１の電源線ＰＶＨと電気的に接続可能な状態に置かれている。すなわち、第１のトランジスタＤＲＴ＿１及び第１のトランジスタＤＲＴ＿２は、第２のスイッチＢＣＴ＿１２がオンになる（閉じる）ことにより、第１の電源線ＰＶＨと導通状態となる。第２のスイッチＢＣＴ＿１２は、第３の走査線ＲＧの信号によってオン・オフが制御される。
【００５８】
第１のトランジスタＤＲＴ＿１のゲート−ソース間には容量素子ＣＳＤ＿１が電気的に接続されている。同様に、第１のトランジスタＤＲＴ＿２のゲート−ソース間には容量素子ＣＳＤ＿２が電気的に接続されている。第１のトランジスタＤＲＴ＿１のゲートは、第１のスイッチＳＳＴ＿１を介して第２の信号線ＶＳＬと電気的に接続可能な状態に置かれている。また、第１のトランジスタＤＲＴ＿２のゲートは、第１のスイッチＳＳＴ＿２を介して第２の信号線ＶＳＬと電気的に接続可能な状態に置かれている。第１のスイッチＳＳＴ＿１は第１の走査線ＳＧ＿１でオン・オフが制御され、第１のスイッチＳＳＴ＿２は第１の走査線ＳＧ＿２でオン・オフが制御される。すなわち、第１のスイッチＳＳＴ＿１と第１のスイッチＳＳＴ＿２は、独立してオン・オフが制御される。
【００５９】
第１のトランジスタＤＲＴ＿１のソース側及び第１のトランジスタＤＲＴ＿２のソース側は、第２のトランジスタＯＣＴ＿１２のソース及びドレインの一方に相当する入出力端子と電気的に接続されている。第２のトランジスタＯＣＴ＿１２のソース及びドレインの他方に相当する入出力端子は第１の信号線ＲＳＴと電気的に接続されている。第２のトランジスタＯＣＴ＿１２は、第１のトランジスタＤＲＴ＿１及び第１のトランジスタＤＲＴ＿２のソース側と共通に接続されている。
【００６０】
図４で示す画素の等価回路の動作原理は、図２で示す画素の等価回路と同様である。その詳細を、図５で示すタイミングチャートを参照して説明する。
【００６１】
［画素の動作２］
＜リセット期間＞
第２の走査線ＢＧ＿１２に低電位ＶＧＬを与え、第２のスイッチＢＣＴをオフにした状態で、第１の信号線ＲＳＴに第２のリセット電位Ｖｒｓｔ２を与え、第３の走査線ＲＧ＿１２にイニシャル電位Ｖｉｎｉを与える。この状態で、第２の信号線ＶＳＬを設定電位Ｖｔｏｐとし、第１の走査線ＳＧ＿１及び第１の走査線ＳＧ＿２に高電位ＶＧＨを与え、第１のスイッチＳＳＴ＿１及び第１のスイッチＳＳＴ＿２をオンにする。
【００６２】
第１のトランジスタＤＲＴ＿１のゲート（ＤＲＴ＿１−Ｇ）及び第１のトランジスタＤＲＴ＿２のゲート（ＤＲＴ＿２−Ｇ）には設定電位Ｖｔｏｐが書き込まれる。また、第２のトランジスタＯＣＴのゲートにはイニシャル電位Ｖｉｎｉが与えられてオン状態になる。第１の信号線ＲＳＴに与えられた第２のリセット電位Ｖｒｓｔ２は、オン状態となっている第２のトランジスタＯＣＴを介して、第１のトランジスタＤＲＴ＿１のソース（ＤＲＴ＿１−Ｓ）及びドレインに第２のリセット電位Ｖｒｓｔ２が与えられる。同様に、第１のトランジスタＤＲＴ＿２のソース（ＤＲＴ＿２−Ｓ）及びドレインに第２のリセット電位Ｖｒｓｔ２が与えられる。これにより、第１のトランジスタＤＲＴ＿１及び第１のトランジスタＤＲＴ＿２のソース及びドレインは、同時に第２のリセット電位Ｖｒｓｔ２でリセットされる。
【００６３】
次いで、第１の走査線ＳＧ＿１の電位を低電位ＶＧＬにして、第１のスイッチＳＳＴ＿１をオフにする。同様に、第１の走査線ＳＧ＿２の電位を低電位ＶＧＬにして、第１のスイッチＳＳＴ＿２をオフにする。その後、第１の信号線ＲＳＴの電位を第２のリセット電位Ｖｒｓｔ２から第１のリセット電位Ｖｒｓｔ１に設定する。第１のトランジスタＤＲＴ＿１及び第１のトランジスタＤＲＴ＿２のソース側の電位は、第２のリセット電位Ｖｒｓｔ２であったのが、イニシャル電位Ｖｉｎｉから第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２分下がった電位（Ｖｉｎｉ−Ｖｔｈ２）まで上昇する。また、第２の信号線ＶＳＬを設定電位Ｖｔｏｐから映像信号電位Ｖｓｉｇ＿１に切り替える。
【００６４】
＜映像信号書き込み期間＞
この状態で、再び第１の走査線ＳＧ＿１を高電位ＶＧＨとして第１のスイッチＳＳＴ＿１をオンにする。第２の信号線ＶＳＬにはこの動作に同期して映像信号に基づく電位Ｖｓｉｇ＿１が与えられており、第１のトランジスタＤＲＴ＿１のゲート（ＤＲＴ＿１−Ｇ）には映像信号電位Ｖｓｉｇ＿１が書き込まれる。これにより、映像信号書き込み終了時における第１のトランジスタＤＲＴのゲート−ソース間電位は、Ｖｓｉｇ＿１−Ｖｉｎｉ＋Ｖｔｈ２となり、この電位が容量素子ＣＳＤ＿１に保持される。
【００６５】
次いで、第１の走査線ＳＧ＿１を低電位ＶＧＬとして第１のスイッチＳＳＴ＿１をオフとし、第１の走査線ＳＧ＿２を高電位ＶＧＨとして第１のスイッチＳＳＴ＿２をオンにする。第２の信号線ＶＳＬには、この動作に同期して映像信号に基づく電位Ｖｓｉｇ＿２が与えられており、第１のトランジスタＤＲＴ＿２のゲート（ＤＲＴ＿２−Ｇ）には映像信号電位Ｖｓｉｇ＿２が書き込まれる。これにより、映像信号書き込み終了時における第１のトランジスタＤＲＴのゲート−ソース間電位は、Ｖｓｉｇ＿２−Ｖｉｎｉ＋Ｖｔｈ２となり、この電位が容量素子ＣＳＤ＿２に保持される。
【００６６】
＜発光期間＞
第１の走査線ＳＧ＿１及び第１の走査線ＳＧ＿２を低電位ＶＧＬとして、第１のスイッチＳＳＴ＿１及び第１のスイッチＳＳＴ＿２をオフとし、次いで、第２の走査線ＢＧ＿１２の電位を高電位ＶＧＨとして第２のスイッチＢＣＴ＿１２をオンとし、第３の走査線ＲＧ＿１２の電位を低電位ＶＧＬとして第２のトランジスタＯＣＴ＿１２をオフ状態にする。これにより、第１の電源線ＰＶＨから発光素子ＥＬＤ＿１へ、第１のトランジスタＤＲＴ＿１のゲート−ソース間電位に基づくドレイン電流が流れる。同様に、第１の電源線ＰＶＨから発光素子ＥＬＤ＿２へ、第１のトランジスタＤＲＴ＿２のゲート−ソース間電位に基づくドレイン電流が流れる。発光素子ＥＬＤ＿１は第１のトランジスタＤＲＴ＿１を介して供給される電流量に応じて発光し、発光素子ＥＬＤ＿２は第１のトランジスタＤＲＴ＿２を介して供給される電流量に応じて発光する。
【００６７】
第１のトランジスタＤＲＴ＿１及び第１のトランジスタＤＲＴ＿２のゲート−ソース間の電位は、第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２だけ変化している。第１のトランジスタＤＲＴ＿１に与えられた映像信号電位Ｖｓｉｇ＿１によって第１の電源線ＰＶＨからドレイン電流が流れるとき、ゲート−ソース間電位はしきい値電圧Ｖｔｈ１＿１分だけ低下する。しかし、第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２によってゲート−ソース間電位Ｖｇｓが補償されていることにより、実質的にしきい値電圧Ｖｔｈ１＿１によらず、映像信号電位Ｖｓｉｇに応じてドレイン電流が制御可能となる。第１のトランジスタＤＲＴ＿２も同様である。
【００６８】
［画素の構成３］
図２で示す画素の等価回路において、第２のトランジスタＯＣＴは、第１のトランジスタＤＲＴのソースに、イニシャル電位Ｖｉｎｉ−Ｖｔｈ２に相当する電位を書き込む機能があればよい。例えば、図６で示すように、第２のトランジスタＯＣＴと第１のトランジスタＤＲＴとの間に第３のスイッチＲＣＴを設けてもよい。
【００６９】
図６で示す画素の等価回は、第１のトランジスタＤＲＴ、第１のスイッチＳＳＴ、第２のスイッチＢＣＴ、容量素子ＣＳＤ及び発光素子ＥＬＤの電気的な接続は、図２で示す画素の等価回路と同様である。図６で示す画素の等価回路では、第２のトランジスタＯＣＴのゲートをイニシャル電位が与えられる第４の信号線ＶＩＮＩと電気的に接続している。また、第２のトランジスタＯＣＴのソース及びドレインに相当する入出力端子の一方は第１の信号線ＲＳＴと電気的に接続され、入出力端子の他方は第３のスイッチＲＣＴと電気的に接続している。
【００７０】
第３のスイッチＲＣＴは、第２のトランジスタＯＣＴの入出力端子の他方の端子と、第１のトランジスタＤＲＴのソース側との電気的な接続をオン・オフ制御する。第３のスイッチＲＣＴのオン・オフは、図３で示す第３の走査線ＲＧに与えられる制御信号と同じタイミングで動作すればよい。
【００７１】
図６で示す画素によれば、第１の走査線ＳＧ、第２の走査線ＢＧ及び第３の走査線ＲＧに同じレベルの制御信号（ＶＧＨ／ＶＧＬ）を与えればよいことになるので、走査線駆動回路の構成を簡略化することができる。
【００７２】
［画素の構成４］
図２で示す画素の等価回路において、第１の信号線ＲＳＴには設定電位Ｖｔｏｐと映像信号電位Ｖｓｉｇが与えられている。第１の信号線ＲＳＴは、異なる電位が交互に与えられることにより、充放電を繰り返して駆動されている。このような受放電を解消するために、設定電位Ｖｔｏｐと映像信号電位Ｖｓｉｇとがそれぞれ固定電位として与えられるように信号線を設けてもよい。
【００７３】
図７は、画素の等価回路を示し、第１の信号線ＲＳＴに映像信号電位Ｖｓｉｇが与えられ、第３の信号線ＶＴＬに設定電位Ｖｔｏｐが与えられる構成を示す。第１の信号線ＲＳＴと第１のトランジスタＤＲＴのゲートとの間には、第１のスイッチＳＳＴが設けられている。第１のスイッチは、第１の走査線ＳＧに与えられる走査信号によりオン・オフが制御される。第３の信号線ＶＴＬと第１のトランジスタＤＲＴのゲートとの間には、第４のスイッチＳＧＴが設けられている。第４のスイッチＳＧＴは、第４の走査線ＩＧに与えられる走査信号によりオン・オフが制御される。
【００７４】
図３及び図５で例示されるタイミングチャートにおけるように、第１のスイッチＳＳＴは、映像信号電位Ｖｓｉｇが与えられるタイミングでオンとなるように動作を制御すればよい。同様に、第４のスイッチＳＧＴは、設定電位Ｖｔｏｐが与えられるタイミングでオンとなるように動作を制御すればよい。
【００７５】
このように、図７で示す画素の構成によれば、信号線が設定電位Ｖｔｏｐと映像信号電位Ｖｓｉｇとの間で充放電する必要がなくなるので、負荷が低減し、低消費電力化を図ることができる。
【００７６】
［画素内におけるトランジスタの配置例］
本実施形態に係る画素は、図２で示すように、少なくとも第１のトランジスタＤＲＴと第２のトランジスタＯＣＴとの、２つのトランジスタを含んで構成されている。図２及び図５を参照して説明したように、本実施形態に係る画素は、第１のトランジスタＤＲＴのしきい値電圧Ｖｔｈ１は、第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２によって補償されるように動作する。このため、第１のトランジスタＤＲＴのしきい値電圧Ｖｔｈ１と第２のトランジスタＯＣＴのしきい値電圧Ｖｔｈ２が同一又は概ね同等レベルであることが望まれる。
【００７７】
図２で示す画素の等価回路に対応する、画素のレイアウトの一例を図８に示す。図８は、画素の平面図を示す。また、図８に示すＡ−Ｂ線に沿った断面構造を図９に示す。以下の説明では、図８及び図９に基づいて、画素の構成について説明する。
【００７８】
第１のトランジスタＤＲＴは、第１の半導体層１１４、ゲート絶縁層１２２、第１のゲート電極１２４を含んで構成されている。第２のトランジスタＯＣＴは、第２の半導体層１１６、ゲート絶縁層１２２、第２のゲート電極１２６を含んで構成されている。また、図８では、第１のスイッチＳＳＴがトランジスタによって実現されており、このトランジスタは、第３の半導体層１１８、ゲート絶縁層１２２、第３のゲート電極１２８を含んで構成されている。第２のスイッチＢＣＴも同様にトランジスタで実現されており、第４の半導体層１２０、ゲート絶縁層１２２、第４のゲート電極１３０を含んで構成されている。
【００７９】
第２のトランジスタＯＣＴは、ソース及びドレイン領域の一方が第１の信号線ＲＳＴと電気的に接続され、他方の領域が第１のトランジスタＤＲＴのソース領域と電気的に接続されている。第１のトランジスタＤＲＴは、ドレイン領域がドレイン配線１３２によって第２のスイッチと電気的に接続され、ソース領域がソース配線１３５と電気的に接続されている。ソース配線１３５は、第１のゲート電極１２４と層間絶縁層を介して重なるように設けられ、一部の領域で画素電極と電気的に接続されている。このソース配線１３５と第１のゲート電極１２４とが重なる領域によって容量素子ＣＳＤが形成されている。第２のトランジスタＯＣＴの第２のゲート電極１２６は、第３の走査線ＲＧと電気的に接続されている。第１のトランジスタＤＲＴの第１のゲート電極１２４は、ゲート配線１３４により、第１のスイッチＳＳＴと電気的に接続されている。
【００８０】
第１のスイッチＳＳＴを構成するトランジスタは、第１の走査線ＳＧと電気的に接続するように第３のゲート電極１２８が設けられ、また、第２の信号線ＶＳＬと電気的に接続されている。第２のスイッチＢＣＴを構成するトランジスタは、第２の走査線ＢＧと電気的に接続するように第４のゲート電極１３０が設けられ、また、第１の電源線ＰＶＨと電気的に接続されている。
【００８１】
図８で示す、第１のトランジスタＤＲＴ及び第２のトランジスタは、ゲート電極がゲート絶縁層によって半導体層から絶縁された、絶縁ゲート型電界効果トランジスタの構造を有している。トランジスタの特性は複合的な要因によって影響を受ける。トランジスタの特性ばらつきを与える要因の中でも、チャネル領域が形成される半導体層の特性は重要なものとなる。図８で示す画素のレイアウトにおいて、第１のトランジスタＤＲＴを構成する第１の半導体層１１４と、第２のトランジスタＯＣＴを構成する第２の半導体層１１６とは、隣接又は近接して設けられている。図８で示す例では、第１のトランジスタＤＲＴのソース領域と、第２のトランジスタＯＣＴのソース領域とが共有されるように、半導体層が連続的に設けられている。別言すれば、一つの半導体領域に、複数のトランジスタが設けられるレイアウトとなっている。
【００８２】
図８は、第１のトランジスタＤＲＴを構成する第１の半導体層１１４と、第２のトランジスタＯＣＴを構成する第２の半導体層１１６とを隣接又は近接して配置することで、両トランジスタの特性として、例えばしきい値電圧が同等レベルになるようにしている。
【００８３】
第１のトランジスタＤＲＴ及び第２のトランジスタＯＣＴに用いる半導体層は、非晶質又は多結晶のシリコン半導体や、金属酸化物の半導体特性を利用した酸化物半導体を用いて形成することができる。第１のトランジスタＤＲＴ及び第２のトランジスタＯＣＴがｎチャネル型である場合には、高い電界効果移動度を得ることができる多結晶シリコン膜を用いて半導体層を形成することが好ましい。
【００８４】
多結晶シリコン膜は種々の方法で作製可能であるが、表示装置における場合には非晶質シリコン膜にレーザ光を照射して結晶化させるレーザ結晶化法が適用される。レーザ結晶化法は、エキシマレーザによって得られる紫外線光を線状ビームに集光し、当該線状レーザビームを走査することによって行われる。しかし、エキシマレーザは、線状ビームのスキャン方向（進行方向）で出力がばらつくため、スキャン方向に並ぶトランジスタごとに特性のばらつきが生じやすいことが知られている。
【００８５】
しかし、本実施形態によれば、図８で示すように、第１の半導体層１１４と第２の半導体層１１６を隣接又は近接して配置することにより、かかる特性ばらつきを低減することが可能となる。
【００８６】
図１０（Ａ）及び（Ｂ）は、トランジスタのチャネル長方向（すなわち、ソース・ドレイン間におけるキャリアの走行方向）と、線状レーザビーム１４６の走査方向との関係を示す。図１０（Ａ）は、第１の半導体層１１４及び第２の半導体層１１６のチャネル長方向と交差する方向に、線状レーザビーム１４６を走査する態様を示す。また、図１０（Ｂ）は、第１の半導体層１１４及び第２の半導体層１１６のチャネル長方向と平行な方向に、線状レーザビーム１４６を走査する態様を示す。いずれの場合でも、第１のトランジスタＤＲＴを構成する第１の半導体層１１４と、第２のトランジスタＯＣＴを構成する第２の半導体層１１６とで、チャネル長方向と線状レーザビーム１４６の走査方向との関係を揃えることで、この２つのトランジスタの特性ばらつきを小さくすることが可能となる。例えば、第１のトランジスタＤＲＴと第２のトランジスタＯＣＴとにおけるしきい値電圧のばらつきを抑制することができる。
【００８７】
［発光素子について］
図９において、第１のトランジスタＤＲＴと電気的に接続される発光素子ＥＬＤは、第１の電極１３６、発光層１３８、第２の電極１４０が積層されている。発光素子ＥＬＤは２端子素子であり、第１の電極１３６と第２の電極１４０との間に、発光開始電圧以上の電位差を与えることで発光する。第１の電極１３６は、第１のトランジスタＤＲＴのソース領域と電気的に接続されている。第２の電極１４０は一定の電位が与えられる電極であり、図２の等価回路を参照すると、第２の電源線ＰＶＬの電位が与えられる。第１の電極１３６は端部がバンク層１４２で覆われている。発光層１３８と第２の電極１４０は、第１の電極１３６の上面からバンク層１４２にかけて設けられている。発光素子ＥＬＤは、第１の電極１３６、発光層１３８及び第２の電極１４０が重畳する領域が発光領域となる。
【００８８】
発光層１３８は、有機エレクトロルミネセンス材料などの発光材料を含む層であり、低分子系又は高分子系の有機材料を用いて形成される。低分子系の有機材料を用いる場合、発光層１３８は発光性の有機材料を含む発光層に加え、当該発光層を挟むように正孔注入層や電子注入層、さらに正孔輸送層や電子輸送層等含んで構成されていてもよい。例えば、発光層１３８は、発光層をホール注入層と電子注入層とで挟んだ構造とすることができる。また、発光層１３８は、ホール注入層と電子注入層に加え、ホール輸送層、電子輸送層、ホールブロック層、電子ブロック層などを適宜付加されていていてもよい。
【００８９】
なお、本実施形態において、発光素子ＥＬＤは、発光層１３８で発光した光を第２の電極１４０側に放射する、いわゆるトップエミッション型の構造を有していてもよい。この場合、第１の電極１３６は、発光層１３８で発光した光を第２の電極１４０側に反射するため、反射率の高い金属膜で形成されていることが好ましい。すなわち、トップエミッション型であれば、発光素子ＥＬＤの画素回路のトランジスタ等が設けられる側の面と、反対側の面から光が放射されるため、回路素子の配置による影響を受けずに、高開口率の画素を構成することができる。
【００９０】
発光層１３８がホール注入層、発光層、電子注入層の順に積層される場合、第２の電極１４０は正孔注入性に優れるＩＴＯ（Indium Tin Oxide：酸化インジウムスズ）を用いることが好ましい。ＩＴＯは透光性導電材料の一種であり、可視光帯域の透過率が高い反面、反射率は極めて低い特性を有している。そのため第２の電極１４０に光を反射する機能を付加するためにＩＴＯやＩＺＯ（Indium Zinc Oxide：酸化インジウム亜鉛）に代表される透光性導電膜と光反射膜との積層構造を適用してもよい。光反射膜は、アルミニウム（Ａｌ）若しくは銀（Ａｇ）、またはアルミニウム（Ａｌ）若しくは銀（Ａｇ）の合金材料ないし化合物材料を用いて形成することが好ましい。例えば、光反射膜としてアルミニウム（Ａｌ）に数原子パーセントのチタン（Ｔｉ）を添加した合金材料ないし化合物材料を用いてもよい。これらの金属材料は、可視光帯域の光に対して高い反射率を有しているので、発光層１３８から第１の電極１３６に入射する光の反射光量を高めることができる。なお、光反射膜はこれらの金属に限定されず、前述の金属材料の他に、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）などを用いてもよい。
【００９１】
発光素子ＥＬＤの上層には封止層１４４が設けられる。封止層１４４に限定はないが、無機絶縁材料で形成されるパッシベーション層と、有機樹脂材料で形成されるカバー層によって構成されていてもよい。封止層１４４は発光素子ＥＬＤを覆い、水分等の浸入を防ぐために設けられる。封止層１４４としては、窒化シリコンや酸化アルミニウムなどの被膜により透光性を有するものとすることが好ましい。また、封止層１４４の上部には第２基板が設けられ、その間に充填材が設けられていてもよい。
【００９２】
以上の通り、本発明の一実施形態によれば、信号書き込み期間の動作が簡略化しつつも、発光素子を駆動するトランジスタ特性のばらつきの影響を受けにくい表示装置を提供することができる。
【符号の説明】
【００９３】
１００・・・表示装置、１０２・・・基板、１０４・・・表示部、１０６・・・画素、１０８・・・走査線駆動回路、１１０・・・映像信号線駆動回路、１１２・・・端子部、１１４・・・第１の半導体層、１１６・・・第２の半導体層、１１８・・・第３の半導体層、１２０・・・第４の半導体層、１２２・・・ゲート絶縁層、１２４・・・第１のゲート電極、１２６・・・第２のゲート電極、１２８・・・第３のゲート電極、１３０・・・第４のゲート電極、１３２・・・ドレイン配線、１３４・・・ゲート配線、１３５・・・ソース配線、１３６・・・第１の電極、１３８・・・発光層、１４０・・・第２の電極、１４２・・・バンク層、１４４・・・封止層、１４６・・・線状レーザビーム、ＰＶＨ・・・第１の電源線、ＰＶＬ・・・第２の電源線、ＥＬＤ・・・発光素子、ＤＲＴ・・・第１のトランジスタ、ＯＣＴ・・・第２のトランジスタ、ＳＳＴ・・・第１のスイッチ、ＢＣＴ・・・第２のスイッチ、ＲＣＴ・・・第３のスイッチ、ＳＧＴ・・・第４のスイッチ、ＣＳＤ・・・容量素子、ＲＳＴ・・・第１の信号線、ＶＳＬ・・・第２の信号線、ＶＴＬ・・・第３の信号線、ＶＩＮＩ・・・第４の信号線、ＳＧ・・・第１の走査線、ＢＧ・・・第２の走査線、ＲＧ・・・第３の走査線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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