(57)【要約】      （修正有）【課題】撮像装置において、画像データの高速シリアル転送時の省電力化を行う。【解決手段】撮像素子１００（レンズ群）と、シャッターユニット１０１と、シャッターの走行開始を制御する制御手段１０５と、撮像素子より出力されるアナログ画素信号をデジタル信号に変換する変換手段を含むＡＦＥ部１０８と、撮像素子の画像データ読み出しのタイミング及び変換手段の画像データ転送タイミングを制御する手段ＴＧ部１０９と、撮像素子から読みだされた画像データを処理する画像処理部１０７とを有する。シャッターの走行開始時に合わせて、変換手段へ画像データ転送用クロックを出力する。【選択図】図１
2016208208.tif 000002
【特許請求の範囲】
【請求項１】
撮像素子と、
シャッターと、
前記シャッターの走行開始を制御する制御手段と、
前記撮像素子より出力されるアナログ画素信号をデジタル信号に変換する変換手段と、
前記撮像素子の画像データ読み出しのタイミングおよび前記変換手段の画像データ転送タイミングを制御する手段と、
前記撮像素子から読みだされた画像データを処理する画像処理部とを有し、
前記シャッターの走行開始時に合わせて、前記変換手段へ画像データ転送用クロックを出力することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
従来、撮像部から画像処理部へパラレルで画像データを転送している。しかしながら、画素数や駒速増加によるデータ転送速度の高速化に伴い、画像データ転送に必要な基板間配線数は増大し、カメラ機器内部のレイアウト等を制限する。そこで、より高速な転送方式を用いて基板間配線数を削減することが必須となっている。
【０００３】
その際、配線数を削減し、画像データを転送する手段として、パラレルのデータ信号をシリアルの高速信号に変換するシリアライザおよび シリアルの高速信号をパラレルのデータ信号に変換するデシリアライザが必要となる。シリアライザとデシリアライザは内部にPLL回路を備えており、基準のクロックに対して同期をとることで通信を可能にしている。また、一般的にシリアライザとデシリアライザをまとめて、サーデス（SerDes）と呼ばれることが多い。サーデスを用いることで、撮像装置内の消費電力は増大する。そのためサーデスを用いた通信を行う際の、省電力化を行うことが課題である。
【０００４】
特許文献１には、画像読取部と画像処理部の通信に関して、画像データの読み取り（転送）直前まで、画像データ転送用クロックを止めておくことで省電力化を図る手法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２７３１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の特許文献に開示された従来技術では、ＰＬＬ回路ブロックを持つＳｅｒＤｅｓを介して通信を行う際、PLL回路がロックされるまでの時間（基準クロックに対して同期をとるまでの時間）だけ、画像読出しのタイミングを後倒しする必要があり、駒速に大きく影響してしまう。これに対して、画像読み出しのタイミングにかかわらず、常時クロックを出力してロック状態を保っていれば駒速に影響は与えないが、省電力化を行うことはできない。
【０００７】
本発明の目的は、駒速への影響を極力抑えるように、ＰＬＬ回路をロックすることを可能にし、画像データの高速シリアル転送時の省電力化を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明の撮像装置は、撮像素子と、シャッターと、前記シャッターの走行開始を制御する制御手段と、前記撮像素子より出力されるアナログ画素信号をデジタル信号に変換する変換手段と、前記撮像素子の画像データ読み出しのタイミングおよび前記変換手段の画像データ転送タイミングを制御する手段と、前記撮像素子から読みだされた画像データを処理する画像処理部とを有し、前記シャッターの走行開始時に合わせて、前記変換手段へ画像データ転送用クロックを出力することを特徴とする。
【発明の効果】
【０００９】
本発明の撮像装置によれば、現在の駒速へ大きな影響を与えることなく省電力化を提供できる。
【図面の簡単な説明】
【００１０】
【図１】撮像装置の構成図である。
【図２】画像データ読み出し動作のシーケンス図である。
【図３】画像データ読み出し動作のシーケンス図である。
【図４】連写撮影時の画像データ読み出し動作のシーケンス図である。
【図５】読み出し動作のシーケンス図である。
【図６】ＰＬＬ回路ロック時間がシャッター走行時間よりも長く、かつＰＬＬ回路ロック時間のばらつきがない場合のタイミング図である。
【図７】ＰＬＬ回路ロック時間がシャッター走行時間＋露光時間よりも長く（主に短秒連写時を想定）、かつＰＬＬ回路ロック時間のばらつきがない場合のタイミング図である。
【図８】シャッター後幕走行終了時にＰＬＬ回路のロックが完了していない場合のシーケンス図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の好ましい実施の形態を、添付の図面に基づいて詳細に説明する。
【００１２】
図１は本発明の実施形態にかかわる、先幕・後幕のメカシャッター機構を備えたデジタルカメラ等の撮像装置の構成図である。
【００１３】
１００は被写体像からの光量を収束させるためレンズ群。１０１は所定時間被写体光束を透過するシャッターユニットである。１０２は前記シャッターユニットにおいて、光照射を開始し、蓄積時間を制御する為のシャッター先幕である。１０３は前記シャッターユニットにおいて、被写体への光照射を遮断し、蓄積時間を制御するためのシャッター後幕である。１０４は絞り部及びフォーカスレンズ、ズームレンズをドライブさせる為のレンズドライバである。１０５はシャッターを制御する為のシャッタードライバである。
【００１４】
１０６はＣＭＯＳセンサ等でレンズを抜けた被写体象の光を電気信号に変換する為の半導体撮像素子である。１０７は画像データを受け、画像処理を行い所望の静止画/動画フォーマットに変換する画像処理部である。１０８は前記撮像素子より出力されるアナログ画像信号をデジタル信号に変換するＡ/Ｄ変換部を含むＡＦＥ部であり、後段の前記画像処理部に画像データを転送する。１０９は前記撮像素子および前記ＡＦＥ部のタイミング制御を行うＴＧ部である。１１０は前記ＡＦＥ部より出力されるクロックに同期するＰＬＬ回路を備え、前記ＡＦＥ部より出力されるパラレルデータをシリアルに変換するシリアライザである。
【００１５】
１１１は前記シリアライザに同期するＰＬＬ回路を備え、前記シリアライザから送られるシリアルの画像データをパラレルに変換するデシリアライザである。１１２はあらゆる制御を行うＣＰＵである。１１３はシャッターボタン等の操作群であり、前記ＣＰＵによって検出される。１１４は前記撮像素子、前記ＡＦＥ部、前記シリアライザを搭載するカメラ機器内部の撮像部の基板である。１１５は前記デシリアライザ、前記画像処理部を搭載するカメラ内部の画像処理部の基板である。
【００１６】
図１のブロック図を用いて動作説明を行う。操作部（１１２）のシャッターボタン（不図示）の半押し動作により、ＣＰＵ（１１３）は、レンズドライバ（１０４）を介して、絞り部・フォーカス部を適正に制御する。ただし、マニュアル操作の場合はこの限りではなく、設定されたフォーカス/絞りのまま撮影状態となる。
【００１７】
操作部（１１２）のシャッターボタン（不図示）の全押し動作により、ＣＰＵ（１１３）は、シャッタードライバ（１０５）を介して、シャッターユニット（１０１）を制御し、所定の露光時間だけ撮像素子（１０６）に光を照射する。
【００１８】
ＣＵＰはＴＧ部（１０９）を介して、撮像素子（１０６）およびＡＦＥ部（１０８）からのデータの読み出しのタイミングを制御する。また、ＡＦＥ部（１０８）は撮像素子（１０６）から読み出された画像データとともに、画像データを転送するためのクロックも転送している。
【００１９】
シリアライザ（１１０）はＡＦＥ部（１０８）より送られるクロックに同期し、送られてくる画像データのパラレル信号をシリアル信号に変換した後、撮像部の基板（１１４）から画像処理部の基板（１１５）へ転送する。
【００２０】
デシリアライザ（１１１）は画像処理部の基板（１１５）に搭載されており、シリアライザ（１１０）からのシリアル信号をうけ、元のパラレル信号およびクロックを復元し、画像処理部（１０７）へ転送する。
【００２１】
画像処理部（１０７）はＣＰＵ（１１３）によって制御され、デシリアライザ（１１１）からの画像データ信号およびクロックを受け、所望の静止画/動画フォーマットに変換する。
【実施例１】
【００２２】
図２を参照して、本発明の第1の実施例による、動作のシーケンスのフローチャートについて説明する。
【００２３】
シャッター釦の全押し動作（２００）により、シャッター先幕の走行を開始する（２０１）。所定の露光時間経過後、シャッター後幕走行を開始し、それに合わせてＡＦＥ部からクロックを出力する（２０２）。ＰＬＬ回路ロック時間経過後、ＰＬＬ回路のロックが完了し（２０３）、シャッター後幕走行開始（２０２）からシャッターの走行時間だけ経過後、シャッター後幕の走行が完了し、それに合わせて画像データの読み出しを開始する（２０４）。
【００２４】
画像データの読み出し終了後（２０５）、ＡＦＥ部からのクロック出力を停止する（２０６）。
【００２５】
連写撮影であるかどうかを判断し（２０７）、連写撮影である場合は再びシャッター先幕の走行を開始する（２０１）。単写撮影および連写撮影終了の場合は、撮影を終了する（２０８）。
【００２６】
図３に、本実施例のシャッター走行 及び 撮像素子からの読み出し動作を示すタイミング図を示し、説明を行う。
【００２７】
ＣＰＵは操作部のシャッターボタン（不図示）の全押し動作により、シャッタードライバを介して、３００に示すタイミングでシャッター先幕を走行させる。そこから露光時間だけ経過した３０１のタイミングでシャッター後幕を走行させる。
【００２８】
シャッター先幕は、走行にかかる所定時間だけ経過後、３０２のタイミング位置で走行を終了する。シャッター後幕は、走行にかかる所定時間だけ経過後、３０３のタイミング位置で走行を終了する。
【００２９】
ＣＰＵは、ＴＧを介して、撮像素子からの画像データ読み出しのタイミングを制御し、３０３のタイミングで画像データの読み出しを開始する。３０４はＰＬＬ回路のロック（画像データ転送用クロックとの同期）の有無を確認する信号を示しており、ロックされている状態であれば、シリアライザ・デシリアライザを介した画像データの転送が可能となる。
【００３０】
ＰＬＬ回路は、３０３の画像データ読み出し時にはロックされているように、前もって画像データ転送用クロックを受けている。
【００３１】
３０５は画像データ転送用のクロックであり、ＣＰＵがＴＧを介して、ＡＦＥ部に対して出力するタイミングを制御している。本実施例では、３０１のシャッター後幕走行開始のタイミングに合わせて出力されるよう制御されている。３０６は画像データの読み出し（転送）終了のタイミングを示している。単写撮影である場合は、３０６のタイミングで３０５の画像データ転送用クロックの出力を止める。３０７は連写シーケンスの際、２枚目の撮影を行う場合のシャッター後幕走行開始のタイミングである。３０８は２枚目の画像データ読み出しのタイミングである。
【００３２】
連写時は、単写時と同様に３０６のタイミング（1枚目画像データ読み出し終了）で３０５の画像データ転送用クロックの出力をとめる。その後、３０８のタイミング位置でPLL回路がロックされている様に、３０７のタイミング（２枚目撮影の際のシャッター後幕走行開始）に合わせて、出力を開始する。以後、連写終了まで、この動作を繰り返す。
【００３３】
このように、画像データ転送用のクロックを、シャッター後幕の走行開始に合わせて出力することで、画像データ読み出し前にＰＬＬ回路がロックされるため、画像データ転送用のクロックを常時出力しておく必要がなく消費電力を低減することが可能である。ただし、この実施例は、ＰＬＬ回路のロック時間がシャッター後幕走行時間よりも短いことを前提としている。
【実施例２】
【００３４】
次に本発明の第２の実施形態を説明する。概要は、シャッター後幕走行時からＰＬＬ回路ロック時間だけ前もってクロックを出力しておき、（シャッター後幕走行終了時にＰＬＬ回路ロック時間がばらつくことを想定して）ＰＬＬ回路のロックが確認されてから読出しを開始するというものである。以下、詳細を示す。
【００３５】
図４に本実施例における単写撮影の際のフローチャートを示す。あらかじめ設定されている所定のＰＬＬ回路ロック時間をＴＬ、シャッターの走行時間をＴＳとする。またシャッター先幕の走行に関しては不図示である。シャッターの全押し動作（４００）が行われると、ＰＬＬ回路ロック時間ＴＬとシャッター走行時間ＴＳを比較する（４０１）。ＰＬＬ回路ロック時間ＴＬがシャッター走行時間ＴＳよりも長い場合、ＡＦＥ部よりクロックを出力し（４０２）、その後シャッター後幕走行を開始する（４０３）。ＰＬＬ回路ロック時間ＴＬがシャッター走行時間ＴＳより短い場合、シャッター後幕走行を開始（４０４）した後、ＡＦＥ部よりクロックを出力する（４０５）。
【００３６】
シャッター後幕走行終了（４０６）後、ＰＬＬ回路のロック確認信号をＣＰＵで検知し、ＰＬＬ回路のロックの有無を確認する（４０７）。ＰＬＬ回路のロックが確認できるまで４０７を繰り返し、ロック完了を確認すれば画像データの読み出しを開始する（４０８）。
画像読み出し終了（４０９）後、ＡＦＥ部からの出力を停止し（４１０）、撮影を終了する（４１１）。
【００３７】
図５に、本実施例における連写撮影の際のフローチャートを示す。あらかじめ設定されている所定の露光時間をＴＥ、ＰＬＬ回路ロック時間をＴＬ、シャッターの走行時間をＴＳとする。またシャッター先幕の走行およびシャッター後幕の走行開始に関しては不図示である。
【００３８】
シャッターの全押し動作（５００）から1枚目の画像データ読み出し（５０１）までの流れは、図４の４００〜４０９と同様であるので割愛する。１枚目の画像データ読み出し（５０１）後、ＰＬＬ回路ロック時間ＴＬとシャッター走行時間と露光時間を足したＴＳ+ＴＥを比較する（５０２）。ＴＬ＞ＴＳ+ＴＥであれば、シャッター先幕およびシャッター後幕の走行を開始し、シャッター後幕走行終了（５０３）後に画像データ読み出し開始（５０４）を行う。画像データ読み出し終了（５０５）後、さらに連写撮影を続ける（シャッター釦が全押し）か判定する（５０６）。連写撮影を続けるのであれば５０３へ戻り、連写撮影を終了するのであれば、クロックの出力を停止し（５１４）撮影を終了する（５１５）。
【００３９】
５０２で、ＴＬ＜ＴＳ+ＴＬであれば、クロックの出力を停止し（５０７）、シャッター先幕の走行を開始する。シャッター後幕走行終了からＰＬＬ回路ロック時間ＴＬだけ前もったタイミングでクロックを出力し（５０８）、シャッター後幕走行終了（５０９）後に、ＰＬＬ回路がロックされているか確認する（５１０）。ＰＬＬ回路のロックが確認されるまで５１０を繰り返し、ロックが確認されれば画像データの読み出しを開始する（５１１）。
【００４０】
画像データ読み出し終了（５１２）後、さらに連写撮影を続ける（シャッター釦が全押し）か判定する（５１３）。連写撮影を続けるのであれば５０７へ戻り、連写撮影を終了するのであれば、クロックの出力を停止し（５１４）、撮影を終了する（５１５）
図６に、本実施例においてＰＬＬ回路ロック時間がシャッター走行時間よりも長く、かつＰＬＬ回路ロック時間のばらつきがない場合のタイミング図を示す。３００〜３０８は図３のものと同様のものであるので説明は省略する。ただし、３０４のPLL回路ロック確認信号の立ち上がるタイミングおよび３０５の画像データ転送用クロックの出力タイミングは実施例１と異なる。また、短秒連写撮影時・長秒連写撮影時で３０５の画像データ転送用クロックの出力制御のシーケンスが異なる。
【００４１】
ＣＰＵは操作部のシャッターボタン（不図示）の全押し動作が行われた際に、あらかじめ設定されている撮影条件から、３０３のシャッター後幕走行終了（画像データ読み出し開始）のタイミングを算出する。そこから、ＰＬＬ回路のロックに要する時間だけ前もった６００のタイミングで３０５の画像データ転送用クロックを出力する。単写撮影時は、３０６の画像データ読み出し完了のタイミングで３０５の画像データ転送用クロックの出力を止める。長秒連写撮影時も、単写撮影時と同様に、３０６の画像データ読み出し完了のタイミングで３０５の画像データ転送用クロックの出力を止める。その後、３０８の2枚目の画像データ読み出しのタイミングから、PLL回路のロックに要する時間だけ前もった６０１のタイミングで再び出力を開始する。 以後、連写が終了するまで、この動作を繰り返す。
【００４２】
図７に、本実施例においてＰＬＬ回路ロック時間がシャッター走行時間+露光時間よりも長く（主に短秒連写時を想定）、かつＰＬＬ回路ロック時間のばらつきがない場合のタイミング図を示す。３００〜３０８は図３のものと同様のものであるので説明は省略する。６００は図６のものと同様であるので説明はする。ただし、短秒露光撮影のため、３００の先幕シャッター走行開始のタイミングと３０１の後幕シャッター走行開始のタイミングの間隔が短くなっている。
【００４３】
短秒連写撮影時は、長秒連写撮影時と異なり、1枚目の画像データ読み出し終了後も画像データ転送用クロックの出力を止めず、連写撮影終了時まで出力し続ける。
【００４４】
以上のように、画像データ読み出しのタイミングを算出し、そこからＰＬＬ回路ロック時間だけ前もって、画像データ転送用のクロックを出力することで、ＰＬＬ回路ロック時間がシャッター走行時間より長い場合でも、画像データ読み出しのタイミングにＰＬＬ回路がロックされているように制御することが可能である。また、ＰＬＬ回路ロック時間がシャッター走行時間より短い場合、本実施例１に対してより長い時間画像データ転送用クロックの出力を止めておくことができるため、さらに消費電力の低減が見込める。
【００４５】
しかし、ＰＬＬ回路のロックに要する時間が撮像毎にばらつくことも想定しなければならない。
【００４６】
図８に、シャッター後幕走行終了時にＰＬＬ回路のロックが完了していない場合のシーケンス図を示す。３００〜３０８は図３のものと同様なので説明を省略する。
【００４７】
ＣＰＵは常に３０４のＰＬＬ回路ロック確認信号を受けており、ＰＬＬ回路がロックに要する時間がばらつき、３０３のシャッター後幕走行終了のタイミングでロックされていない場合は、ＰＬＬ回路がロックされるまで、画像データ読み出しのタイミングを遅らせるようＴＧを制御する。その後は、ＰＬＬ回路ロック時間とシャッター走行時間+露光時間を比較して、ＰＬＬ回路ロック時間の方が短ければ図６のシーケンスのように、３０６の画像データ読み出し完了のタイミングで３０５の画像データ転送用クロックの出力を止める。ＰＬＬ回路ロック時間の方が長ければ図７のシーケンスのように３０５の画像データ転送用クロックを出力し続ける。このような制御を行うことで、撮像毎にＰＬＬ回路ロック時間がばらつく場合でも、消費電力を低減することが可能となる。
【００４８】
以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。
【符号の説明】
【００４９】
１００  レンズ群、１０１  シャッターユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016208208.tif 000009
【図８】
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