(57)【要約】【課題】画素ビニング時に、横筋ノイズを低減させることが可能な固体撮像装置を提供する。【解決手段】スイッチ回路４は、切替信号Ａ１、Ａ２に基づいて垂直信号線Ｖｌｉｎ間の接続を切り替え、切替回路５は、切替信号Ｂ１〜Ｂ４に基づいてカラムＡＤＣ回路６への入力を画素信号Ｖｓｉｇまたはカラム間での共通電位に切り替え、カラムＡＤＣ回路６は、選択信号Ｃ１、Ｃ２で選択されたカラムについて各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出する。画素信号のＡ／Ｄ変換結果に対し、共通電位のＡ／Ｄ変換結果の平均値を減算することで、横筋ノイズを低減させることができる。【選択図】図１
2016174219.tif 000002
【特許請求の範囲】
【請求項１】
光電変換した電荷を蓄積する画素がロウ方向およびカラム方向に配置された画素アレイ部と、
前記画素から出力された画素信号をカラムごとに伝送する垂直信号線と、
前記垂直信号線を介して伝送された画素信号を並列にＡＤ変換するカラムＡＤＣ回路と、
前記垂直信号線間の接続を切り替えるスイッチ回路と、
前記カラムＡＤＣ回路への入力を前記画素信号または前記カラム間での共通電位に切り替える切替回路とを備える固体撮像装置。
【請求項２】
前記スイッチ回路は前記カラムがｎ列分ある時にｋ（ｋは２以上の整数）本ずつ前記垂直信号線間を接続することで１／ｋビニングを実行し、
前記カラムＡＤＣ回路は１／ｋビニングが実行された画素信号のＡＤ変換をｋ個のカラムのうち１個のカラムで実行し、前記共通電位のＡＤ変換を（ｋ−１）個のカラムで実行させる請求項１に記載の固体撮像装置。
【請求項３】
前記スイッチ回路は前記カラムがｎ列分ある時にｋ（ｋは２以上の整数）本ずつ前記垂直信号線間を接続することで１／ｋビニングを実行し、
前記カラムＡＤＣ回路は１／ｋビニングが実行された画素信号のＡＤ変換をｋ個のカラムのうち１個のカラムで実行し、前記共通電位のＡＤ変換をｎ／ｋ×（ｋ−１）個のカラムのうち（ｎ／ｋ×（ｋ−１）−ｐ）（ｐは０以上（ｎ／ｋ×（ｋ−１）−１）以下の整数）個のカラムで実行し、ｐ個のカラムを休止させる請求項１に記載の固体撮像装置。
【請求項４】
前記共通電位のＡＤ変換値をラインごとに平均化する水平平均化回路と、
前記回路で計算された水平平均値を画素信号のＡＤ変換値から減算する減算回路とを備える請求項２または３に記載の固体撮像装置。
【請求項５】
前記スイッチ回路は非ビニング時に前記垂直信号線間を切り離し、
前記カラムＡＤＣ回路は非ビニング時に前記画素信号のＡＤ変換をｎ個のカラムで実行する請求項２から４のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置では、高フレームレート化のために、画素信号の加算や平均化を行うこと（ビニング処理とも言う）がある。その際、画素ビニングにより、ランダムノイズが低減されることがある。この時、ランダムノイズが低減されても、横筋ノイズは低減されないため、横筋ノイズが目立つようになっていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−５５５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、画素ビニング時に、有効画素のＡ／Ｄ変換に使用されない余りのカラムＡＤＣを用いたデジタル補正を行うことで、横筋ノイズを低減させることが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、画素アレイ部と、垂直信号線と、カラムＡＤＣ回路と、スイッチ回路と、切替回路とを備える。画素アレイ部は、光電変換した電荷を蓄積する画素がロウ方向およびカラム方向に配置されている。垂直信号線は、前記画素から出力された画素信号をカラムごとに伝送する。カラムＡＤＣ回路は、前記垂直信号線を介して伝送された画素信号を並列にＡＤ変換する。スイッチ回路は、前記垂直信号線間の接続を切り替える。切替回路は、前記カラムＡＤＣ回路への入力を前記画素信号または前記カラム間での共通電位に切り替える。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
【図３】図３は、図１のスイッチ回路４、切替回路５およびカラムＡＤＣ回路６の概略構成例を示す回路図である。
【図４】図４は、画素信号の読み出し処理およびＡＤ変換処理のタイミングを示す図である。
【図５】図５は、ビニング時において横筋補正しない場合のスイッチ回路４および切替回路５の切替方法を示す回路図である。
【図６】図６は、ビニング時において横筋補正する場合のスイッチ回路４および切替回路５の切替方法を示す回路図である。
【図７】図７は、第２実施形態に係る固体撮像装置に適用される信号処理部の概略構成を示すブロック図である。
【図８】図８は、第３実施形態に係る固体撮像装置に適用されるスイッチ回路４、切替回路５およびカラムＡＤＣ回路６´の概略構成例を示す回路図である。
【図９】図９は、第４実施形態に係る固体撮像装置が適用されるデジタルカメラの概略構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｍ（ｍは正の整数）行×ｎ（ｎは正の整数）列分だけマトリックス状に配置されている。ここで、画素アレイ部１には、有効画素部１Ａ、垂直ＯＢ（Ｏｐｔｉｃａｌ  Ｂｌａｃｋ）画素部１Ｂおよび水平ＯＢ画素部１Ｃが設けられている。有効画素部１Ａは、光電変換に基づいて画素信号Ｖｓｉｇを出力することができる。垂直ＯＢ画素部１Ｂおよび水平ＯＢ画素部１Ｃは、撮像時の黒レベル基準を設定するための黒レベル信号を出力することができる。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【０００９】
また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに画素信号Ｖｓｉｇを読み出す負荷回路３、切替信号Ａ１、Ａ２に基づいて垂直信号線Ｖｌｉｎ間の接続を切り替えるスイッチ回路４、切替信号Ｂ１〜Ｂ４に基づいてカラムＡＤＣ回路６への入力を画素信号Ｖｓｉｇまたはカラム間での共通電位に切り替える切替回路５、選択信号Ｃ１、Ｃ２で選択されたカラムについて各画素ＰＣの信号成分をＣＤＳ（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）にてカラムごとに検出するカラムＡＤＣ回路６、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路７、カラムＡＤＣ回路６に基準電圧ＶＲＥＦを出力する基準電圧発生回路８および各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路９が設けられている。なお、水平走査回路７は水平レジスタを用いることができる。カラム間での共通電位は、例えば、接地電位に設定することができる。切替信号Ａ１、Ａ２は、互いに異なるカラム間で垂直信号線Ｖｌｉｎの接続を切り替えることができる。切替信号Ｂ１、Ｂ２と切替信号Ｂ３、Ｂ４は、互いに異なるカラムにおいてカラムＡＤＣ回路６への入力を画素信号Ｖｓｉｇまたはカラム間での共通電位に切り替えることができる。選択信号Ｃ１、Ｃ２は、互いに異なるカラムにおいてＡＤ変換の動作カラムと休止カラムを選択することができる。
【００１０】
そして、非ビニング時には、スイッチ回路４において、全てのカラムについて垂直信号線Ｖｌｉｎがカラムごとに切り離される。また、切替回路５において、全てのカラムについてカラムＡＤＣ回路６への入力が画素信号Ｖｓｉｇに切り替えられる。さらに、カラムＡＤＣ回路６では、全てのカラムがＡＤ変換の動作カラムに設定される。そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎを介してカラムごとに伝送され、カラムＡＤＣ回路６に送られる。そして、カラムＡＤＣ回路６において、画素ＰＣから読み出された信号レベルとリセットレベルのＡＤ変換値の差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｓ１として出力される。この非ビニング時には、全てのカラムから画素信号Ｖｓｉｇを別個に読み出すことができ、撮像画像の高精細化を図ることができる。
【００１１】
一方、ビニング時において横筋補正しない場合、スイッチ回路４において、切替信号Ａ２に従ってカラム間で垂直信号線Ｖｌｉｎが接続されるとともに、切替信号Ａ１に従ってカラム間で垂直信号線Ｖｌｉｎが切り離される。また、切替回路５において、全てのカラムについてカラムＡＤＣ回路６への入力が画素信号Ｖｓｉｇに切り替えられる。また、カラムＡＤＣ回路６では、垂直信号線Ｖｌｉｎが互いに接続されたｋ（ｋは２以上の整数）個のカラムのうち１個のカラムがＡＤ変換の動作カラムに設定され、その残りの（ｋ−１）個のカラムはＡＤ変換の休止カラムに設定さる。そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号Ｖｓｉｇがｋ個のカラムごとに混合された状態で垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路６に送られる。そして、カラムＡＤＣ回路６において、ｋ個のカラムごとに混合された信号レベルとリセットレベルのＡＤ変換値の差分がとられることで１／ｋビニングされた信号成分がＣＤＳにて検出され、出力信号Ｓ２として出力される。このビニング時において横筋補正しない場合、垂直信号線Ｖｌｉｎが互いに接続されたｋ個のカラムのうち（ｋ−１）個のカラムのＡＤ変換動作を休止させることができ、消費電力を低減させることができる。
【００１２】
一方、ビニング時において横筋補正する場合、スイッチ回路４において、切替信号Ａ２に従ってカラム間で垂直信号線Ｖｌｉｎが接続されるとともに、切替信号Ａ１に従ってカラム間で垂直信号線Ｖｌｉｎが切り離される。また、切替回路５において、切替信号Ｂ３、Ｂ４で指定されるカラムについてカラムＡＤＣ回路６への入力が画素信号Ｖｓｉｇに切り替えられるとともに、切替信号Ｂ１、Ｂ２で指定されるカラムについてカラムＡＤＣ回路６への入力がカラム間での共通電位に切り替えられる。また、カラムＡＤＣ回路６では、垂直信号線Ｖｌｉｎが互いに接続されたｋ（ｋは２以上の整数）個のカラムのうち１個のカラムが画素信号ＶｓｉｇのＡＤ変換の動作カラムに設定され、全水平方向カラムを見た時の、残りのｎ／ｋ×（ｋ−１）個のカラムのうち（ｎ／ｋ×（ｋ−１）−ｐ）（ｐは０以上（ｎ／ｋ×（ｋ−１）−１）以下の整数）個のカラムがカラム間での共通電位のＡＤ変換の動作カラムに設定され、ｐ個のカラムがＡＤ変換の休止カラムに設定さる。そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号Ｖｓｉｇがｋ個のカラムごとに混合された状態で垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路６における切替信号Ｂ３、Ｂ４で指定されるカラムに送られる。また、カラム間での共通電位がカラムＡＤＣ回路６における切替信号Ｂ１、Ｂ２で指定されるカラムに送られる。そして、カラムＡＤＣ回路６の動作カラムにおいて、ｋ個のカラムごとに混合された信号レベルとリセットレベルのＡＤ変換値の差分がとられることで１／ｋビニングされた信号成分がＣＤＳにて検出されるとともに、カラム間での共通電位の入力レベルとリセットレベルのＡＤ変換値の差分がとられることで横筋ノイズがＣＤＳにて検出され、出力信号Ｓ３として出力される。この時、１水平期間において横筋ノイズは、共通電位のＡＤ変換の動作カラムの個数だけ得ることができる。そして、共通電位のＡＤ変換の動作カラムの個数の横筋ノイズを平均化することで、横筋ノイズに重畳されたランダムノイズを十分に低減化することができる。そして、各ラインにおいて、１／ｋビニングされることでランダムノイズが低減された信号成分から、平均化されることでランダムノイズが低減された横筋ノイズを引くことで、ランダムノイズを低減させつつ、横筋ノイズを低減させることが可能となる。この時、横筋ノイズはランダムノイズに比べて目立つため、横筋ノイズがランダムノイズと同等に見えるようにするためには、横筋ノイズはランダムノイズの１／１０以下に低減させることが好ましい。この時、ノイズは、平均数の平方根に依存する。このため、ランダムノイズと同等に見えるように横筋ノイズを減らすためには、ＡＤＣのみのランダム成分を考慮した場合、横筋ノイズ成分が得られる動作カラムの個数は最低１００個以上、あとは横筋の質に応じて最適な数に設定することが好ましい。なお、横筋ノイズ成分が得られる動作カラムの個数を設定した時に、共通電位のＡＤ変換の動作カラムが余る場合には、その余ったカラムを休止させるようにしてもよい。これにより、横筋ノイズを減らしつつ、消費電力を低減させることができる。
【００１３】
図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
図２において、画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｒおよび読み出しトランジスタＴｄが設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｒと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１４】
そして、画素ＰＣにおいて、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ΦＤが入力される。また、リセットトランジスタＴｒのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｒのゲートには、リセット信号ΦＲが入力され、リセットトランジスタＴｒのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ΦＡが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。なお、図１の水平制御線Ｈｌｉｎは、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡをロウごとに画素ＰＣに伝送することができる。図１の負荷回路３には定電流源ＧＡがカラムごとに設けられ、定電流源ＧＡは垂直信号線Ｖｌｉｎに接続されている。
【００１５】
図３は、図１のスイッチ回路４、切替回路５およびカラムＡＤＣ回路６の概略構成例を示す回路図である。なお、図３の例では、１２カラム分の構成について示した。また、図３の例では、非ビニング時のスイッチ回路４および切替回路５の切替状態を示した。また、図３の例では、１／２ビニングが可能な構成を示した。
図３において、各カラムごとに垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２が設けられ、各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２には画素ＰＣ１〜ＰＣ１２が接続されている。また、負荷回路３にはトランジスタＴ０〜Ｔ１２が設けられ、各トランジスタＴ０〜Ｔ１２は垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２に直列に接続されている。そして、各トランジスタＴ０〜Ｔ１２はトランジスタＴ０とカレントミラー接続されることで、各カラムごとに定電流源ＧＡが構成される。スイッチ回路４には、スイッチＷＡ１〜ＷＡ１１が設けられている。スイッチＷＡ１は垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２間に接続され、スイッチＷＡ２は直信号線Ｖｌｉｎ２、Ｖｌｉｎ３間に接続され、スイッチＷＡ３は垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４間に接続され、スイッチＷＡ４は垂直信号線Ｖｌｉｎ４、Ｖｌｉｎ５間に接続され、スイッチＷＡ５は垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ６間に接続され、スイッチＷＡ６は垂直信号線Ｖｌｉｎ６、Ｖｌｉｎ７間に接続され、スイッチＷＡ７は垂直信号線Ｖｌｉｎ７、Ｖｌｉｎ８間に接続され、スイッチＷＡ８は垂直信号線Ｖｌｉｎ８、Ｖｌｉｎ９間に接続され、スイッチＷＡ９は垂直信号線Ｖｌｉｎ９、Ｖｌｉｎ１０間に接続され、スイッチＷＡ１０は垂直信号線Ｖｌｉｎ１０、Ｖｌｉｎ１１間に接続され、スイッチＷＡ１１は垂直信号線Ｖｌｉｎ１１、Ｖｌｉｎ１２間に接続されている。スイッチＷＡ２、ＷＡ４、ＷＡ６、ＷＡ８、ＷＡ１０は切替信号Ａ１に従ってオン／オフされる。スイッチＷＡ１、ＷＡ３、ＷＡ５、ＷＡ７、ＷＡ９、ＷＡ１１は切替信号Ａ２に従ってオン／オフされる。切替回路５には、スイッチＷＢ１〜ＷＢ１２、ＷＣ１〜ＷＣ１２が設けられている。各スイッチＷＢ１〜ＷＢ１２は各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２とカラムＡＤＣ回路６との間に接続されている。各スイッチＷＣ１〜ＷＣ１２は接地電位とカラムＡＤＣ回路６との間に接続されている。スイッチＷＢ２、ＷＢ４、ＷＢ６、ＷＢ８、ＷＢ１０、ＷＢ１２は切替信号Ｂ１に従ってオン／オフされる。スイッチＷＣ２、ＷＣ４、ＷＣ６、ＷＣ８、ＷＣ１０、ＷＣ１２は切替信号Ｂ２に従ってオン／オフされる。スイッチＷＢ１、ＷＢ３、ＷＢ５、ＷＢ７、ＷＢ９、ＷＢ１１は切替信号Ｂ４に従ってオン／オフされる。スイッチＷＣ１、ＷＣ３、ＷＣ５、ＷＣ７、ＷＣ９、ＷＣ１１は切替信号Ｂ３に従ってオン／オフされる。カラムＡＤＣ回路６には、コンパレータＥ１〜Ｅ１２、カウンタＮ１〜Ｎ１２、キャパシタＰ１〜Ｐ１２およびスイッチＷＤ１〜ＷＤ１２が設けられている。コンパレータＥ１〜Ｅ１２の非反転入力端子には基準電圧ＶＲＥＦが入力され、コンパレータＥ１〜Ｅ１２の反転入力端子はキャパシタＰ１〜Ｐ１２をそれぞれ介して各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２に接続されている。各コンパレータＥ１〜Ｅ１２の出力端子は各カウンタＮ１〜Ｎ１２に接続されている。各コンパレータＥ１〜Ｅ１２の反転入力端子と出力端子との間にはスイッチＷＤ１〜ＷＤ１２が接続されている。コンパレータＥ２、Ｅ４、Ｅ６、Ｅ８、Ｅ１０、Ｅ１２は選択信号Ｃ１に従ってオン／オフされ、コンパレータＥ１、Ｅ３、Ｅ５、Ｅ７、Ｅ９、Ｅ１１は選択信号Ｃ２に従ってオン／オフされる。
【００１６】
図４は、画素信号の読み出し処理およびＡＤ変換処理のタイミングを示す図である。
図４において、非ビニング時には、図３の切替信号Ａ１、Ａ２に従ってスイッチＷＡ１〜ＷＡ１１がオフされることで、垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２がカラムごとに切り離される。また、切替信号Ｂ１、Ｂ４に従ってスイッチＷＢ１〜ＷＢ１２がオンされることで各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２がキャパシタＰ１〜Ｐ１２に接続されるとともに、切替信号Ｂ２、Ｂ３に従ってスイッチＷＣ１〜ＷＣ１２がオフされることで接地電位がキャパシタＰ１〜Ｐ１２と切り離される。また、選択信号Ｃ１、Ｃ２に従ってコンパレータＥ１〜Ｅ１２がオンされる。そして、行選択信号ΦＡがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。この時、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。
【００１７】
フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。次に、リセット信号ΦＲが立ち上がると、リセットトランジスタＴｒがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。
【００１８】
そして、行選択信号ΦＡがハイレベルになると、各画素ＰＣ１〜ＰＣ１２の行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡとでソースフォロアが構成される。そして、フローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡとでソースフォロアが構成されているので、各画素ＰＣ１〜ＰＣ１２の増幅トランジスタＴｂのゲートに印加された電圧に各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２の電圧が追従し、各画素ＰＣ１〜ＰＣ１２のリセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２を介してカラムＡＤＣ回路６に出力される。このとき、リセットパルスφＣがスイッチＷＤ１〜ＷＤ１２に印加され、スイッチＷＤ１〜ＷＤ１２がオンすると、各コンパレータＥ１〜Ｅ１２の反転入力端子の入力電圧が出力電圧ＰＯでクランプされ、動作点が設定される。この時、各コンパレータはボルテージホロアの接続となっているため、出力電圧ＰＯはＶＲＥＦ基準電位と同電位となる。こうして、各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２とＶＲＥＦ基準電位との差分電圧に応じた電荷が各キャパシタＰ１〜Ｐ１２に保持されることでアナログサンプリングが行われ、各コンパレータＥ１〜Ｅ１２の入力電圧がゼロ設定される。
【００１９】
そして、スイッチＷＤ１〜ＷＤ１２がオフされた後、基準電圧ＶＲＥＦとしてランプ波ＷＲが与えられ、各画素ＰＣ１〜ＰＣ１２のリセットレベルＲＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが各コンパレータＥ１〜Ｅ１２で比較される。そして、各画素ＰＣ１〜ＰＣ１２のリセットレベルＲＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで各カウンタＮ１〜Ｎ１２でアップカウントされることで、リセットレベルＲＬの画素信号Ｖｓｉｇがデジタル値ＤＲに変換される。そして、このデジタル値ＤＲはビット反転されることで負の値に変換され、保持される。
【００２０】
次に、読み出し信号ΦＤが立ち上がると、各画素ＰＣ１〜ＰＣ１２の読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、各画素ＰＣ１〜ＰＣ１２のフローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡとでソースフォロアが構成されているので、各画素ＰＣ１〜ＰＣ１２の増幅トランジスタＴｂのゲートに印加された電圧に各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２の電圧が追従し、各画素ＰＣ１〜ＰＣ１２の信号レベルＳＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２を介してカラムＡＤＣ回路６に出力される。
この時、基準電圧ＶＲＥＦとしてランプ波ＷＳが与えられ、各画素ＰＣ１〜ＰＣ１２の信号レベルＳＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが各コンパレータＥ１〜Ｅ１２で比較される。そして、各画素ＰＣ１〜ＰＣ１２の信号レベルＳＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで各カウンタＮ１〜Ｎ１２でアップカウントされることで、信号レベルＳＬの画素信号Ｖｓｉｇがデジタル値ＤＳに変換される。そして、各画素ＰＣ１〜ＰＣ１２の信号レベルＳＬの画素信号ＶｓｉｇとリセットレベルＲＬの画素信号Ｖｓｉｇとの差分ＤＳ−ＤＲが保持され、出力信号Ｓ１として出力される。この時、各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２にはランダムノイズＺ１が重畳され、このランダムノイズＺ１が垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２を介してカラムＡＤＣ回路６に出力される。また、基準電圧ＶＲＥＦにはノイズＺ４が重畳され、このノイズＺ４がカラムＡＤＣ回路６に出力される。このため、ランダムノイズＺ１、ノイズＺ４およびカラムＡＤＣ回路６のノイズが出力信号Ｓ１に反映される。これらのノイズのうち、全カラム共通のノイズＺ４が水平期間ごとに変動することで、撮像画面上で横筋ノイズとなる。
【００２１】
図５は、ビニング時において横筋補正しない場合のスイッチ回路４および切替回路５の切替方法を示す回路図である。
図５において、ビニング時に横筋補正しない場合、切替信号Ａ１に従ってスイッチＷＡ２、ＷＡ４、ＷＡ６、ＷＡ８、ＷＡ１０がオフされ、切替信号Ａ２に従ってスイッチＷＡ１、ＷＡ３、ＷＡ５、ＷＡ７、ＷＡ９、ＷＡ１１がオンされる。このため、垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ２は互いに接続され、垂直信号線Ｖｌｉｎ３、Ｖｌｉｎ４は互いに接続され、垂直信号線Ｖｌｉｎ５、Ｖｌｉｎ６は互いに接続され、垂直信号線Ｖｌｉｎ７、Ｖｌｉｎ８は互いに接続され、垂直信号線Ｖｌｉｎ９、Ｖｌｉｎ１０は互いに接続され、垂直信号線Ｖｌｉｎ１１、Ｖｌｉｎ１２は互いに接続される。また、切替信号Ｂ１、Ｂ４に従ってスイッチＷＢ１〜ＷＢ１２がオンされることで各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２がキャパシタＰ１〜Ｐ１２に接続されるとともに、切替信号Ｂ２、Ｂ３に従ってスイッチＷＣ１〜ＷＣ１２がオフされることで接地電位がキャパシタＰ１〜Ｐ１２と切り離される。また、選択信号Ｃ１に従ってコンパレータＥ２、Ｅ４、Ｅ６、Ｅ８、Ｅ１０、Ｅ１２はオフされ、選択信号Ｃ２に従ってコンパレータＥ１、Ｅ３、Ｅ５、Ｅ７、Ｅ９、Ｅ１１はオンされる。そして、図４に示すように、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。
【００２２】
フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。次に、リセット信号ΦＲが立ち上がると、リセットトランジスタＴｒがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。
【００２３】
そして、行選択信号ΦＡがハイレベルになると、各画素ＰＣ１〜ＰＣ１２の行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡとでソースフォロアが構成される。そして、各画素ＰＣ１〜ＰＣ１２のフローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかると、各画素ＰＣ１〜ＰＣ１２の増幅トランジスタＴｂのゲートに印加された電圧に各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２の電圧が追従する。この時、画素ＰＣ１、ＰＣ２間、画素ＰＣ３、ＰＣ４間、画素ＰＣ５、ＰＣ６間、画素ＰＣ７、ＰＣ８間、画素ＰＣ９、ＰＣ１０間および画素ＰＣ１１、ＰＣ１２間でそれぞれ１／２ビニングされる。そして、これらの１／２ビニングされたリセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ３、Ｖｌｉｎ５、Ｖｌｉｎ７、Ｖｌｉｎ９、Ｖｌｉｎ１１を介してカラムＡＤＣ回路６に出力される。そして、リセットレベルＲＬの画素信号Ｖｓｉｇが各画素ＰＣ１〜ＰＣ１２から各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２に出力されている時に、リセットパルスφＣがスイッチＷＤ１〜ＷＤ１２に印加され、スイッチＷＤ１〜ＷＤ１２がオンすると、各コンパレータＥ１〜Ｅ１２のうち、オン制御されたコンパレータＥ１、Ｅ３、Ｅ５、Ｅ７、Ｅ９、Ｅ１１の反転入力端子の入力電圧が出力電圧ＰＯでクランプされ、動作点が設定される。
【００２４】
そして、スイッチＷＤ１〜ＷＤ１２がオフされた後、基準電圧ＶＲＥＦとしてランプ波ＷＲが与えられ、１／２ビニングされたリセットレベルＲＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが各コンパレータＥ１、Ｅ３、Ｅ５、Ｅ７、Ｅ９、Ｅ１１で比較される。そして、１／２ビニングされたリセットレベルＲＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで各カウンタＮ１、Ｎ３、Ｎ５、Ｎ７、Ｎ９、Ｎ１１でアップカウントされることで、１／２ビニングされたリセットレベルＲＬの画素信号Ｖｓｉｇがデジタル値ＤＲに変換される。そして、このデジタル値ＤＲはビット反転されることで負の値に変換され、保持される。
【００２５】
次に、読み出し信号ΦＤが立ち上がると、各画素ＰＣ１〜ＰＣ１２の読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、各画素ＰＣ１〜ＰＣ１２のフローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかると、各画素ＰＣ１〜ＰＣ１２の増幅トランジスタＴｂのゲートに印加された電圧に各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２の電圧が追従する。この時、画素ＰＣ１、ＰＣ２間、画素ＰＣ３、ＰＣ４間、画素ＰＣ５、ＰＣ６間、画素ＰＣ７、ＰＣ８間、画素ＰＣ９、ＰＣ１０間および画素ＰＣ１１、ＰＣ１２間でそれぞれ１／２ビニングされる。そして、これらの１／２ビニングされた信号レベルＳＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ３、Ｖｌｉｎ５、Ｖｌｉｎ７、Ｖｌｉｎ９、Ｖｌｉｎ１１を介してカラムＡＤＣ回路６に出力される。
この時、基準電圧ＶＲＥＦとしてランプ波ＷＳが与えられ、１／２ビニングされた信号レベルＳＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが各コンパレータＥ１、Ｅ３、Ｅ５、Ｅ７、Ｅ９、Ｅ１１で比較される。そして、１／２ビニングされた信号レベルＳＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで各カウンタＮ１、Ｎ３、Ｎ５、Ｎ７、Ｎ９、Ｎ１１でアップカウントされることで、１／２ビニングされた信号レベルＳＬの画素信号Ｖｓｉｇがデジタル値ＤＳに変換される。そして、信号レベルＳＬの画素信号ＶｓｉｇとリセットレベルＲＬの画素信号Ｖｓｉｇとの差分ＤＳ−ＤＲが保持され、出力信号Ｓ２として出力される。この時、各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２にはランダムノイズＺ１が重畳されるが、１／２ビニングされることでランダムノイズＺ１が低減され、低減されたランダムノイズＺ２がカラムＡＤＣ回路６に出力される。また、基準電圧ＶＲＥＦにはノイズＺ４が重畳され、このノイズＺ４がカラムＡＤＣ回路６に出力される。このため、ランダムノイズＺ２、ノイズＺ４、およびカラムＡＤＣ回路６のノイズが出力信号Ｓ１に反映される。これらのノイズのうち、全カラム共通のノイズＺ４が水平期間ごとに変動することで、撮像画面上で横筋ノイズとなる。この時、ランダムノイズＺ２はランダムノイズＺ１より低減されているのに、ノイズＺ４は変わらないため、横筋ノイズが目立つようになる。
【００２６】
図６は、ビニング時において横筋補正する場合のスイッチ回路４および切替回路５の切替方法を示す回路図である。
図６において、ビニング時に横筋補正する場合、切替信号Ａ１に従ってスイッチＷＡ２、ＷＡ４、ＷＡ６、ＷＡ８、ＷＡ１０がオフされ、切替信号Ａ２に従ってスイッチＷＡ１、ＷＡ３、ＷＡ５、ＷＡ７、ＷＡ９、ＷＡ１１がオンされる。また、切替信号Ｂ４に従ってスイッチＷＢ１、ＷＢ３、ＷＢ５、ＷＢ７、ＷＢ９、ＷＢ１１がオンされることで各垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ３、Ｖｌｉｎ５、Ｖｌｉｎ７、Ｖｌｉｎ９、Ｖｌｉｎ１１がキャパシタＰ１、Ｐ３、Ｐ５、Ｐ７、Ｐ９、Ｐ１１に接続されるとともに、切替信号Ｂ３に従ってスイッチＷＣ１、ＷＣ３、ＷＣ５、ＷＣ７、ＷＣ９、ＷＣ１１がオフされることで接地電位がＰ１、Ｐ３、Ｐ５、Ｐ７、Ｐ９、Ｐ１１と切り離される。また、切替信号Ｂ１に従ってスイッチＷＢ２、ＷＢ４、ＷＢ６、ＷＢ８、ＷＢ１０、ＷＢ１２がオフされることで各垂直信号線Ｖｌｉｎ２、Ｖｌｉｎ４、Ｖｌｉｎ６、Ｖｌｉｎ８、Ｖｌｉｎ１０、Ｖｌｉｎ１２がキャパシタＰ２、Ｐ４、Ｐ６、Ｐ８、Ｐ１０、Ｐ１２と切り離されるとともに、切替信号Ｂ２に従ってスイッチＷＣ２、ＷＣ４、ＷＣ６、ＷＣ８、ＷＣ１０、ＷＣ１２がオンされることで接地電位がキャパシタＰ２、Ｐ４、Ｐ６、Ｐ８、Ｐ１０、Ｐ１２に接続される。また、選択信号Ｃ１、Ｃ２に従ってコンパレータＥ１〜Ｅ１２はオンされる。そして、図４に示すように、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。
【００２７】
フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。次に、リセット信号ΦＲが立ち上がると、リセットトランジスタＴｒがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。
【００２８】
そして、行選択信号ΦＡがハイレベルになると、各画素ＰＣ１〜ＰＣ１２の行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡとでソースフォロアが構成される。そして、各画素ＰＣ１〜ＰＣ１２のフローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかると、各画素ＰＣ１〜ＰＣ１２の増幅トランジスタＴｂのゲートに印加された電圧に各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２の電圧が追従する。この時、画素ＰＣ１、ＰＣ２間、画素ＰＣ３、ＰＣ４間、画素ＰＣ５、ＰＣ６間、画素ＰＣ７、ＰＣ８間、画素ＰＣ９、ＰＣ１０間および画素ＰＣ１１、ＰＣ１２間でそれぞれ１／２ビニングされる。そして、これらの１／２ビニングされたリセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ３、Ｖｌｉｎ５、Ｖｌｉｎ７、Ｖｌｉｎ９、Ｖｌｉｎ１１を介してカラムＡＤＣ回路６に出力される。そして、リセットレベルＲＬの画素信号Ｖｓｉｇが各画素ＰＣ１〜ＰＣ１２から各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２に出力されている時に、リセットパルスφＣがスイッチＷＤ１〜ＷＤ１２に印加され、スイッチＷＤ１〜ＷＤ１２がオンすると、各コンパレータＥ１〜Ｅ１２の反転入力端子の入力電圧が出力電圧ＰＯでクランプされ、動作点が設定される。
【００２９】
そして、スイッチＷＤ１〜ＷＤ１２がオフされた後、基準電圧ＶＲＥＦとしてランプ波ＷＲが与えられる。そして、１／２ビニングされたリセットレベルＲＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが各コンパレータＥ１、Ｅ３、Ｅ５、Ｅ７、Ｅ９、Ｅ１１で比較されるとともに、接地電位と基準電圧ＶＲＥＦとが各コンパレータＥ２、Ｅ４、Ｅ６、Ｅ８、Ｅ１０、Ｅ１２で比較される。そして、１／２ビニングされたリセットレベルＲＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで各カウンタＮ１、Ｎ３、Ｎ５、Ｎ７、Ｎ９、Ｎ１１でアップカウントされることで、１／２ビニングされたリセットレベルＲＬの画素信号Ｖｓｉｇがデジタル値ＤＲに変換される。また、接地電位のリセットレベルが基準電圧ＶＲＥＦのレベルと一致するまで各カウンタＮ２、Ｎ４、Ｎ６、Ｎ８、Ｎ１０、Ｎ１２でアップカウントされることで、接地電位のリセットレベルがデジタル値ＤＲに変換される。そして、これらのデジタル値ＤＲはビット反転されることで負の値に変換され、保持される。
【００３０】
次に、読み出し信号ΦＤが立ち上がると、各画素ＰＣ１〜ＰＣ１２の読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送される。そして、各画素ＰＣ１〜ＰＣ１２のフローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかると、各画素ＰＣ１〜ＰＣ１２の増幅トランジスタＴｂのゲートに印加された電圧に各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２の電圧が追従する。この時、画素ＰＣ１、ＰＣ２間、画素ＰＣ３、ＰＣ４間、画素ＰＣ５、ＰＣ６間、画素ＰＣ７、ＰＣ８間、画素ＰＣ９、ＰＣ１０間および画素ＰＣ１１、ＰＣ１２間でそれぞれ１／２ビニングされる。そして、これらの１／２ビニングされた信号レベルＳＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎ１、Ｖｌｉｎ３、Ｖｌｉｎ５、Ｖｌｉｎ７、Ｖｌｉｎ９、Ｖｌｉｎ１１を介してカラムＡＤＣ回路６に出力される。
この時、基準電圧ＶＲＥＦとしてランプ波ＷＳが与えられる。そして、１／２ビニングされた信号レベルＳＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが各コンパレータＥ１、Ｅ３、Ｅ５、Ｅ７、Ｅ９、Ｅ１１で比較されるとともに、接地電位と基準電圧ＶＲＥＦとが各コンパレータＥ２、Ｅ４、Ｅ６、Ｅ８、Ｅ１０、Ｅ１２で比較される。そして、１／２ビニングされた信号レベルＳＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで各カウンタＮ１、Ｎ３、Ｎ５、Ｎ７、Ｎ９、Ｎ１１でアップカウントされることで、１／２ビニングされた信号レベルＳＬの画素信号Ｖｓｉｇがデジタル値ＤＳに変換される。また、接地電位の出力レベルが基準電圧ＶＲＥＦのレベルと一致するまで各カウンタＮ２、Ｎ４、Ｎ６、Ｎ８、Ｎ１０、Ｎ１２でアップカウントされることで、接地電位の出力レベルがデジタル値ＤＳに変換される。そして、信号レベルＳＬの画素信号ＶｓｉｇとリセットレベルＲＬの画素信号Ｖｓｉｇとの差分ＤＳ−ＤＲが保持されるとともに、接地電位の出力レベルと接地電位のリセットレベルとの差分ＤＳ−ＤＲが保持され、出力信号Ｓ３として出力される。この時、各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２にはランダムノイズＺ１が重畳されるが、１／２ビニングされることでランダムノイズＺ１が低減されたランダムノイズＺ２がカラムＡＤＣ回路６に出力される。また、接地電位にはランダムノイズＺ３が重畳されるが、ランダムノイズＺ３はランダムノイズＺ２に比べて十分に小さい。また、基準電圧ＶＲＥＦにはノイズＺ４が重畳され、このノイズＺ４がカラムＡＤＣ回路６に出力される。このため、ランダムノイズＺ２、ノイズＺ４、およびカラムＡＤＣ回路６のノイズが出力信号Ｓ３に反映される。これらのノイズのうち、全カラム共通のノイズＺ４が水平期間ごとに変動することで、撮像画面上で横筋ノイズとなる。この時、基準電圧ＶＲＥＦはコンパレータＥ１〜Ｅ１２に入力されるため、画素信号ＶｓｉｇのＡＤ変換値だけでなく接地電位のＡＤ変換値にもノイズＺ４が重畳される。そして、画素信号ＶｓｉｇのＡＤ変換値から接地電位のＡＤ変換値を引くことで横筋ノイズを低減することができる。ただし、ノイズＺ４には横筋ノイズだけでなくランダムノイズも含まれる。そして、ビニングにより画素信号ＶｓｉｇのＡＤ変換値のランダムノイズは低減されているので、画素信号ＶｓｉｇのＡＤ変換値から接地電位のＡＤ変換値を引くことで、画素信号ＶｓｉｇのＡＤ変換値の横筋ノイズは低減されるが、ランダムノイズは却って増大する。このため、各カウンタＮ２、Ｎ４、Ｎ６、Ｎ８、Ｎ１０、Ｎ１２から出力された接地電位のＡＤ変換値を平均化するこことで、接地電位のＡＤ変換値に含まれるランダムノイズを低減する。そして、画素信号ＶｓｉｇのＡＤ変換値から接地電位のＡＤ変換値の平均値を引くことで、ランダムノイズを低減させつつ、横筋ノイズを低減させることが可能となる。
【００３１】
（第２実施形態）
図７は、第２実施形態に係る固体撮像装置に適用される信号処理部の概略構成を示すブロック図である。
図７において、信号処理部には、選択回路２２、２３、２６、２９、３２、垂直補正回路２４、３０、水平平均化回路２７および減算器２５、２８、３１が設けられている。信号処理部の前段にはＣＭＯＳセンサ２１が接続されている。ＣＭＯＳセンサ２１は、図１の構成を用いることができる。選択回路２２には、出力信号Ｓ１／Ｓ２／Ｓ３がＣＭＯＳセンサ２１から出力される。出力信号Ｓ１は非ビニング時の信号である。出力信号Ｓ２はビニング時に横筋補正しない場合の信号である。出力信号Ｓ３はビニング時に横筋補正した場合の信号である。各出力信号Ｓ１／Ｓ２／Ｓ３には、有効画素部１Ａからの有効画素信号だけでなく、垂直ＯＢ画素部１Ｂからの垂直黒レベル信号および水平ＯＢ画素部１Ｃからの水平黒レベル信号を含むことができる。
出力信号Ｓ１／Ｓ２は選択回路２２を介して選択回路２３に出力される。出力信号Ｓ３は選択回路２２を介して選択回路２６に出力される。選択回路２３において、出力信号Ｓ１がきた場合は、出力信号Ｓ１が有効画素信号ＳＡ１と垂直黒レベル信号ＳＢ１に分離される。そして、有効画素信号ＳＡ１は減算器２５に出力されるとともに、垂直黒レベル信号ＳＢ１は垂直補正回路２４に出力される。そして、垂直補正回路２４において、垂直黒レベル信号ＳＢ１の画素面平均値ＳＢ１´が垂直走査期間ごとに算出され、減算器２５に出力される。そして、減算器２５において、有効画素信号ＳＡ１から画素面平均値ＳＢ１´が減算される。一方、選択回路２３において、出力信号Ｓ２がきた場合は、出力信号Ｓ２が有効画素信号ＳＡ２と垂直黒レベル信号ＳＢ２に分離される。そして、有効画素信号ＳＡ２は減算器２５に出力されるとともに、垂直黒レベル信号ＳＢ２は垂直補正回路２４に出力される。そして、垂直補正回路２４において、垂直黒レベル信号ＳＢ２の画素面平均値ＳＢ２´が垂直走査期間ごとに算出され、減算器２５に出力される。そして、減算器２５において、有効画素信号ＳＡ２から画素面平均値ＳＢ２´が減算される。
一方、選択回路２６において、出力信号Ｓ３が画素信号ＳＸ３と接地信号ＳＹ３に分離される。なお、画素信号ＳＸ３は、図６の各カウンタＮ１、Ｎ３、Ｎ５、Ｎ７、Ｎ９、Ｎ１１から出力される値、接地信号ＳＹ３は図６の各カウンタＮ２、Ｎ４、Ｎ６、Ｎ８、Ｎ１０、Ｎ１２から出力される値である。そして、水平平均化回路２７において、接地信号ＳＹ３の水平平均値ＳＹ３´が水平走査期間ごとに平均化され、減算器２８に出力される。そして、減算器２８において、画素信号ＳＸ３から水平平均値ＳＹ３´が減算されることで、補正画素信号ＳＶ３が算出され、選択回路２９に出力される。そして、選択回路２９において、画素補正信号ＳＶ３が有効画素信号ＳＡ３と垂直黒レベル信号ＳＢ３に分離される。そして、有効画素信号ＳＡ３は減算器３１に出力されるとともに、垂直黒レベル信号ＳＢ３は垂直補正回路３０に出力される。そして、垂直補正回路３０において、垂直黒レベル信号ＳＢ３の画素面平均値ＳＢ３´が垂直走査期間ごとに算出され、減算器３１に出力される。そして、減算器３１において、有効画素信号ＳＡ３から垂直黒レベル補正信号ＳＢ３´が減算される。そして、選択回路３２において、横筋補正しない場合は減算器２５の出力が選択され、横筋補正する場合は減算器３１の出力が選択される。なお、垂直黒レベル信号ＳＢ３の画素面平均値は、下記２つの信号の差分の意を持つ。ひとつは、図１の垂直ＯＢ画素部１Ｂにおいて図６の各カウンタＮ１、Ｎ３、Ｎ５、Ｎ７、Ｎ９、Ｎ１１から出力される値を垂直ＯＢ画素部１Ｂの全てのライン数について平均した値、もう一つは、図１の垂直ＯＢ画素部１Ｂにおいて図６の各カウンタＮ２、Ｎ４、Ｎ６、Ｎ８、Ｎ１０、Ｎ１２から出力される値を垂直ＯＢ画素部１Ｂの全てのライン数について平均した値である。
【００３２】
（第３実施形態）
図８は、第３実施形態に係る固体撮像装置に適用されるスイッチ回路４、切替回路５およびカラムＡＤＣ回路６´の概略構成例を示す回路図である。
図８の構成では、図３のカラムＡＤＣ回路６の代わりにカラムＡＤＣ回路６´が設けられている。カラムＡＤＣ回路６´では、図３の選択信号Ｃ１、Ｃ２の代わりに選択信号Ｃ１´、Ｃ２´が用いられる。コンパレータＥ２、Ｅ６、Ｅ８、Ｅ１２は選択信号Ｃ１´に従ってオン／オフされ、コンパレータＥ１、Ｅ３、Ｅ４、Ｅ５、Ｅ７、Ｅ９、Ｅ１０、Ｅ１１は選択信号Ｃ２´に従ってオン／オフされる。
そして、ビニング時に横筋補正する場合、選択信号Ｃ１´に従ってコンパレータＥ２、Ｅ６、Ｅ８、Ｅ１２はオフされ、選択信号Ｃ２´に従ってコンパレータＥ１、Ｅ３、Ｅ４、Ｅ５、Ｅ７、Ｅ９、Ｅ１０、Ｅ１１はオンされる。それ以外の動作は図６と同様である。この時、図６の動作と同様に、１／２ビニングされた画素信号ＶｓｉｇのＡＤ変換にコンパレータＥ１、Ｅ３、Ｅ５、Ｅ７、Ｅ９、Ｅ１１が用いられる。一方、図６の動作では、接地電位のＡＤ変換にコンパレータＥ２、Ｅ４、Ｅ６、Ｅ８、Ｅ１０、Ｅ１２が用いられたが、図８の動作では、接地電位のＡＤ変換にコンパレータＥ４、Ｅ１０が用いられ、コンパレータＥ２、Ｅ６、Ｅ８、Ｅ１２は休止される。このため、図６の方法に比べて消費電力を低減することができる。
【００３３】
（第４実施形態）
図９は、第４実施形態に係る固体撮像装置が適用されたデジタルカメラの概略構成を示すブロック図である。
図９において、デジタルカメラ１１は、カメラモジュール１２および後段処理部１３を有する。カメラモジュール１２は、撮像光学系１４および固体撮像装置１５を有する。後段処理部１３は、イメージシグナルプロセッサ（ＩＳＰ）１６、記憶部１７及び表示部１８を有する。なお、固体撮像装置１５は、図１の構成を用いることができる。また、ＩＳＰ１６の少なくとも一部の構成は固体撮像装置１５とともに１チップ化するようにしてもよい。また、図７の信号処理部は、固体撮像装置１５に組み込むようにしてもよいし、ＩＳＰ１６に組み込むようにしてもよい。
【００３４】
撮像光学系１４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１５は、被写体像を撮像する。ＩＳＰ１６は、固体撮像装置１５での撮像により得られた画像信号を信号処理する。記憶部１７は、ＩＳＰ１６での信号処理を経た画像を格納する。記憶部１７は、ユーザの操作等に応じて、表示部１８へ画像信号を出力する。表示部１８は、ＩＳＰ１６あるいは記憶部１７から入力される画像信号に応じて、画像を表示する。表示部１８は、例えば、液晶ディスプレイである。なお、カメラモジュール１２は、デジタルカメラ１１以外にも、例えばカメラ付き携帯電話やスマートフォン等の電子機器に適用するようにしてもよい。また、上述した固体撮像装置は、単層構造の半導体チップに形成されていてもよいし、積層構造の半導体チップに形成されていてもよい。
【００３５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３６】
１  画素アレイ部、２  垂直走査回路、３  負荷回路、４  スイッチ回路、５  切替回路、６  カラムＡＤＣ回路、７  水平走査回路、８  基準電圧発生回路、９  タイミング制御回路、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線
【図１】
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【図２】
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【図４】
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【図７】
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【図９】
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【図３】
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【図５】
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【図６】
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【図８】
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