(57)【要約】【課題】信頼性を改善した半導体装置の実装方法、及び、半導体装置の実装装置を提供する。【解決手段】半導体装置の実装方法は、ヘッドの吸着面に取付られる複数の第１圧電素子と、ステージの搭載面に取付られる複数の第２圧電素子を含む実装装置において、吸着面に吸着させた第１半導体を搭載面に押圧した状態で、第２圧電素子が出力する第１電圧を検出する工程と、第１半導体を吸着面に吸着させた状態で、第１圧電素子の押圧により第１半導体の吸着面に当接する面とは反対の面が平坦になるように、第１圧電素子に印加する第２電圧を第１電圧に基づき演算する工程と、第１半導体を吸着面に吸着させて、第１圧電素子に第２電圧を印加し、第２半導体又は回路基板を搭載面に吸着させた状態で、ヘッドとステージとで第１半導体と第２半導体又は回路基板とを挟んで、第１半導体の第１電極と、第２半導体又は回路基板の第２電極とを接続する工程とを行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
ステージに対向するヘッドの吸着面に取り付けられる複数の第１圧電素子と、
前記ステージの搭載面に取り付けられる複数の第２圧電素子と
を含む半導体装置の実装装置において、
前記ヘッドの前記吸着面に吸着させた第１半導体素子を前記ステージの前記搭載面に押圧した状態で、前記複数の第２圧電素子がそれぞれ出力する複数の第１電圧を検出する工程と、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させた状態で、前記複数の第１圧電素子の押圧によって前記第１半導体素子の前記吸着面に当接する面とは反対側の面が平坦になるように、前記複数の第１圧電素子のそれぞれに印加する複数の第２電圧を前記複数の第１電圧に基づいて演算する工程と、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させて、前記複数の第１圧電素子に前記複数の第２電圧をそれぞれ印加し、かつ、第２半導体素子又は回路基板を前記ステージの前記搭載面に吸着させた状態で、前記ヘッドと前記ステージとで前記第１半導体素子と前記第２半導体素子又は前記回路基板とを挟んで、前記第１半導体素子の第１電極と、前記第２半導体素子又は前記回路基板の第２電極とを接続する工程と
を行う、半導体装置の実装方法。
【請求項２】
前記第１電圧を検出する工程では、前記複数の第２圧電素子のすべてがそれぞれ前記第１電圧を出力するまで、前記第１半導体素子を前記ステージの前記搭載面に押圧する、請求項１記載の半導体装置の実装方法。
【請求項３】
前記ステージの前記搭載面に吸着させた前記第２半導体素子を前記ヘッドの前記吸着面に対して押圧した状態で、前記複数の第１圧電素子がそれぞれ出力する複数の第３電圧を検出する工程と、
前記第２半導体素子を前記ステージの前記搭載面に吸着させた状態で、前記複数の第２圧電素子の押圧によって前記第２半導体素子の前記搭載面に当接する面とは反対側の面が平坦になるように、前記複数の第２圧電素子のそれぞれに印加する複数の第４電圧を前記複数の第３電圧に基づいて演算する工程と
をさらに含み、
前記接続する工程は、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させて、前記複数の第１圧電素子に前記複数の第２電圧をそれぞれ印加し、かつ、前記第２半導体素子を前記ステージの前記搭載面に吸着させて、前記複数の第２圧電素子に前記複数の第４電圧をそれぞれ印加した状態で、前記ヘッドと前記ステージとで前記第１半導体素子及び前記第２半導体素子とを挟んで、前記第１半導体素子の前記第１電極と、前記第２半導体素子の前記第２電極とを接続する工程である、請求項１又は２記載の半導体装置の実装方法。
【請求項４】
前記第３電圧を検出する工程では、前記複数の第１圧電素子のすべてがそれぞれ前記第３電圧を出力するまで、前記第２半導体素子を前記ヘッドの前記吸着面に対して押圧する、請求項３記載の半導体装置の実装方法。
【請求項５】
ステージに対向するヘッドの吸着面に取り付けられる複数の圧電素子を含み、第１半導体素子の第１電極と第２半導体素子の第２電極とを接続する半導体装置の実装装置において、
前記ステージの搭載面に吸着させた前記第１半導体素子に前記ヘッドの前記吸着面を押圧した状態で、前記複数の圧電素子がそれぞれ出力する複数の第１電圧を検出する工程と、
前記ステージの前記搭載面に吸着させた前記第２半導体素子に前記ヘッドの前記吸着面を押圧した状態で、前記複数の圧電素子がそれぞれ出力する複数の第２電圧を検出する工程と、
前記複数の第１電圧と前記複数の第２電圧とに基づき、前記圧電素子の押圧によって前記第１半導体素子の前記吸着面に吸着される面とは反対側の面が、前記第２半導体素子の前記搭載面に当接する面とは反対側の面の湾曲形状に合うように、前記複数の圧電素子にそれぞれ印加する複数の第３電圧を演算する工程と、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させるとともに、前記第２半導体素子を前記ステージの前記搭載面に吸着させ、かつ、前記複数の圧電素子に前記複数の第３電圧を印加した状態で、前記ヘッドと前記ステージとで前記第１半導体素子及び前記第２半導体素子を挟んで、前記第１半導体素子の第１電極と、前記第２半導体素子の第２電極とを接続する工程と
を行う、半導体装置の実装方法。
【請求項６】
搭載面を有するステージと、
前記ステージに対向する吸着面を有するヘッドと、
前記ヘッドの前記吸着面に取り付けられる複数の第１圧電素子と、
前記ステージの前記搭載面に取り付けられる複数の第２圧電素子と
前記ステージ、前記ヘッド、前記複数の第１圧電素子、及び前記複数の第２圧電素子の制御を行う制御部と
を含み、
前記制御部は、
前記ヘッドの前記吸着面に吸着させた第１半導体素子を前記ステージの前記搭載面に押圧した状態で、前記複数の第２圧電素子がそれぞれ出力する複数の第１電圧を検出し、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させた状態で、前記複数の第１圧電素子の押圧によって前記第１半導体素子の前記吸着面に当接する面とは反対側の面が平坦になるように、前記複数の第１圧電素子のそれぞれに印加する複数の第２電圧を前記複数の第１電圧に基づいて演算し、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させて、前記複数の第１圧電素子に前記複数の第２電圧をそれぞれ印加し、かつ、第２半導体素子又は回路基板を前記ステージの前記搭載面に吸着させた状態で、前記ヘッドと前記ステージとで前記第１半導体素子と前記第２半導体素子又は前記回路基板とを挟んで、前記第１半導体素子の第１電極と、前記第２半導体素子又は前記回路基板の第２電極とを接続する、半導体装置の実装装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の実装方法、及び、半導体装置の実装装置に関する。
【背景技術】
【０００２】
従来より、回路基板にバンプを有する電子部品を実装する電子部品実装装置であって、所定位置に配置された回路基板の一の主面に向かって進退可能な複数の支持ピンと、前記複数の支持ピンのそれぞれを、先端が前記一の主面に当接した状態で固定するロック機構と備える電子部品実装装置がある。電子部品実装装置は、バンプを前記一の主面とは反対側の主面に向けつつ電子部品を前記回路基板に押圧して実装する実装部をさらに備える（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２３５８１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の電子部品実装装置は、上述のような構成により、電子部品を装着する際の回路基板の変形を抑制している。
【０００５】
ところで、半導体素子のような電子部品を回路基板に実装する場合に、半導体素子の厚さに分布があると、半導体素子の厚さが薄い部分において、半導体素子の電極と、回路基板の電極とを接続できなくなるおそれがある。
【０００６】
このような問題は、特に、高集積化に伴い、電極同士を接続するはんだの量が制限されるような場合には、より顕著になる。
【０００７】
また、例えば、半導体素子の上に、さらに別の半導体素子を重ねて配置するような場合には、両方の半導体素子に厚さの分布があるおそれがあるため、より顕著になり得る。
【０００８】
上述のような理由によって電気的接続が確保できない場合には、半導体素子の実装構造の信頼性が低下する。
【０００９】
そこで、信頼性を改善した半導体装置の実装方法、及び、半導体装置の実装装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の実施の形態の半導体装置の実装方法は、ステージに対向するヘッドの吸着面に取り付けられる複数の第１圧電素子と、前記ステージの搭載面に取り付けられる複数の第２圧電素子とを含む半導体装置の実装装置において、前記ヘッドの前記吸着面に吸着させた第１半導体素子を前記ステージの前記搭載面に押圧した状態で、前記複数の第２圧電素子がそれぞれ出力する複数の第１電圧を検出する工程と、前記第１半導体素子を前記ヘッドの前記吸着面に吸着させた状態で、前記複数の第１圧電素子の押圧によって前記第１半導体素子の前記吸着面に当接する面とは反対側の面が平坦になるように、前記複数の第１圧電素子のそれぞれに印加する複数の第２電圧を前記複数の第１電圧に基づいて演算する工程と、前記第１半導体素子を前記ヘッドの前記吸着面に吸着させて、前記複数の第１圧電素子に前記複数の第２電圧をそれぞれ印加し、かつ、第２半導体素子又は回路基板を前記ステージの前記搭載面に吸着させた状態で、前記ヘッドと前記ステージとで前記第１半導体素子と前記第２半導体素子又は前記回路基板とを挟んで、前記第１半導体素子の第１電極と、前記第２半導体素子又は前記回路基板の第２電極とを接続する工程とを行う。
【発明の効果】
【００１１】
信頼性を改善した半導体装置の実装方法、及び、半導体装置の実装装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体素子１０、２０の断面を示す図である。
【図２】実施の形態１の半導体装置の実装装置１００を示す図である。
【図３】実施の形態１の半導体装置の実装工程を説明する図である。
【図４】実施の形態１の半導体装置の実装工程を説明する図である。
【図５】実施の形態１の半導体装置の実装方法の処理を示すフローチャートである。
【図６】ヘッド１１０の変形例を示す図である。
【図７】実施の形態２の半導体装置の実装工程を示す図である。
【図８】実施の形態２の半導体装置の実装工程を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の半導体装置の実装方法、及び、半導体装置の実装装置を適用した実施の形態について説明する。
【００１４】
図１は、半導体素子１０、２０の断面を示す図である。図１（Ａ）は、半導体素子１０、２０の厚さが均一である場合の断面を示し、図１（Ｂ）は、半導体素子１０、２０の厚さにばらつきがある場合の断面を示す。
【００１５】
図１（Ａ）に示すように、半導体素子１０と２０は、互いに積み重ねられて実装されている。これは、所謂３次元実装である。３次元実装は、高密度化又は高集積化を図るために有効的な実装構造である。半導体素子１０と２０は、例えば、ＣＰＵ(Central Processing Unit：中央演算処理装置)チップ又はメモリチップ等のように、半導体製造技術によって作製される回路を含む電子部品である。
【００１６】
また、ここでは、半導体素子１０及び２０がシリコン基板を含む形態について説明するが、半導体素子１０及び２０は、シリコンに不純物を注入した基板を含んでもよく、シリコン以外の組成の基板を含んでもよい。
【００１７】
半導体素子２０は、所謂インターポーザのような回路基板に実装されてもよく、半導体素子１０の上に、さらに別の半導体素子が積み重ねられていてもよい。この場合は、インターポーザの上に、半導体素子２０、半導体素子１０、及びさらに別の半導体素子が積み重ねられた構造になる。
【００１８】
半導体素子１０は、シリコン基板１１、ビア１２、バンプ１３、及びはんだ層１４を含む。シリコン基板１１は、例えば、厚さが５０μｍから１００μｍ程度のシリコン基板である。ビア１２は、シリコン基板１１を貫通しており、ビア１２の下端にはバンプ１３が接合され、バンプ１３の下面には、はんだ層１４が形成される。
【００１９】
ビア１２は、例えば、銅めっき処理でシリコン基板１１に形成される貫通孔の内部に銅めっきを充填することで形成される。バンプ１３は、例えば、所謂銅ピラーであり、セミアディティブ法等のめっき処理で形成される。
【００２０】
はんだ層１４は、リフロー処理等で溶融する周知のはんだ材料で形成されていればよく、例えば、錫めっき層を銀めっき層で被覆したものを用いることができる。
【００２１】
また、半導体素子２０は、シリコン基板２１とバンプ２２を含む。シリコン基板２１は、例えば、厚さが５０μｍから１００μｍ程度のシリコン基板である。バンプ２２は、所謂銅ピラーであり、セミアディティブ法等のめっき処理で形成される。
【００２２】
このような半導体素子２０は、バンプ１３とバンプ２２とがはんだ層１４によって接合されることにより、半導体素子１０の上に実装される。
【００２３】
半導体素子１０がシリコン基板１１を貫通するビア１２を含むのは、半導体素子２０のバンプ２２と、半導体素子１０の上にさらに積み重ねられる別の半導体素子のバンプ等を接続するためである。ビア１２は、所謂ＴＳＶ(Through Silicon Via：シリコン貫通ビア)である。
【００２４】
高密度化又は高集積化が図られると、バンプ１３及びバンプ２２のサイズは小さくなるため、所謂マイクロバンプとなる。このため、はんだ層１４のはんだの量が制約される。
【００２５】
また、ＴＳＶによって実現されるビア１２を含む半導体素子１０は、ＴＳＶのアスペクト比の制約によってシリコン基板１１の厚さがある程度薄いことが必要になるため、シリコン基板１１は、シリコンウェハに対してバックグラインド等の物理的な研磨処理を行うことによって作製される。
【００２６】
しかしながら、シリコンウェハを研磨する際には、シリコンウェハにはビア１２、バンプ１３、はんだ層１４等が形成されているため、バンプ１３及びはんだ層１４が形成された面とは反対の面に保護用のＢＧ(Back Grind)テープを貼り付け、ＢＧテープの上からシリコンウェハを押圧する。
【００２７】
このため、シリコンウェハにはビア１２、バンプ１３、及びはんだ層１４がある位置と、ない位置とで圧力の差が生じ、シリコン基板１１の厚さに分布が生じる。一般的には、ビア１２、バンプ１３、及びはんだ層１４が形成されている部分の厚さが薄く、形成されていない部分の厚さが厚くなる傾向がある。
【００２８】
このようなシリコン基板１１の厚さの分布は、バンプ２２が形成されているシリコン基板２１においても同様に生じうる。
【００２９】
このため、半導体素子１０のシリコン基板１１と、半導体素子２０のシリコン基板２１との両方に、厚さのばらつきが生じると、例えば、図１（Ｂ）のような断面構造になる。
【００３０】
図１（Ｂ）に示す断面構造では、半導体素子１０については、５組のシリコン基板１１、ビア１２、バンプ１３、及びはんだ層１４が配列される幅方向のうち、両端側よりも中央側でシリコン基板１１の厚さが薄く、両端側で厚さが厚くなっている。
【００３１】
同様に、半導体素子２０については、５つのバンプ２２が配列される幅方向のうち、両端側よりも中央側でシリコン基板２１の厚さが薄く、両端側で厚さが厚くなっている。
【００３２】
ここで、はんだ層１４のはんだの量は、高密度化又は高集積化が図られると制約されるため、５つのはんだ層１４のいずれもがバンプ２２に接続されておらず、特に中央側において、はんだ層１４とバンプ２２との間のギャップが大きくなっている。
【００３３】
このように、シリコン基板１１及び２１の厚さにばらつきがあると、バンプ１３とバンプ２２とが接続されないおそれがある。もし両端側のバンプ１３とバンプ２２がはんだ層１４によって接続されていても、中央側のようにシリコン基板１１及び２１の厚さが薄い部分では、接続されないおそれがある。
【００３４】
また、シリコン基板１１又は２１のいずれか一方のみの厚さにばらつきがある場合であっても、同様の問題が生じうる。
【００３５】
実際に、φ30μm、50μmピッチの銅ピラー（バンプ２２）が形成されたチップ（半導体素子２０）に、φ30μm、50μmピッチで銅ピラー（バンプ１３）上に10μm、7μm、5μmのSnAgはんだ層（はんだ層１４）を形成したチップ（半導体素子１０）を積層した。
【００３６】
リフローによる接合条件は、260℃で20秒としてリフローを行い、銅ピラー同士の接合を確認したところ、はんだ層の厚さが10μmと7μmのサンプルは銅ピラー同士が接合していたが、はんだ層の厚さが5μmのサンプルは、銅ピラー同士が接合されていなかった。サンプルのシリコン基板の厚さを測定したところ、いずれのチップも、チップ中央部と比較して、チップ端部が3μm程度薄いことがわかった。
【００３７】
このように、シリコン基板の厚さに分布があり、はんだ層の厚さが薄い場合には、銅ピラー同士が接合されない場合がある。
【００３８】
ここでは、シリコン基板１１を含む半導体素子１０と、シリコン基板２１を含む半導体素子２０とを接続する場合について説明するが、例えば、半導体素子２０を回路基板に実装する場合に、シリコン基板２１に厚さのばらつきがある場合においても同様の問題が生じうる。
【００３９】
このため、以下では、このような問題を解決した半導体装置の実装方法、及び、半導体装置の実装装置について説明する。
【００４０】
＜実施の形態１＞
図２は、実施の形態１の半導体装置の実装装置１００を示す図である。
【００４１】
半導体装置の実装装置１００は、所謂フリップチップボンダーであり、ヘッド１１０、ステージ１２０、アクチュエータ１３０、及び制御装置１４０を含む。
【００４２】
ヘッド１１０は、ステージ１２０に対向してステージ１２０の上方に配置されている。ステージ１２０が固定されているのに対して、ヘッド１１０は、アクチュエータ１３０によって上下方向に移動可能である。
【００４３】
ヘッド１１０は、図２（Ｂ）に示すように、吸着機構１１１及びピエゾ素子１１２を有する。
【００４４】
吸着機構１１１は、ヘッド１１０の吸着面１１０Ａに形成される孔部であり、吸着機構１１１には真空ポンプが接続される。図２（Ｂ）では、一例として、吸着面１１０Ａに略均等に５つの吸着機構１１１が設けられている。
【００４５】
吸着機構１１１を作動させると、ヘッド１１０の吸着面１１０Ａに半導体素子を吸着できるようになっている。このため、ヘッド１１０の吸着面１１０Ａは、ヘッド１１０の下面である。
【００４６】
また、ピエゾ素子１１２は、ヘッド１１０の吸着面１１０Ａに設けられており、ここでは一例として、吸着機構１１１を中心とする、平面視で円形のピエゾ素子である。ピエゾ素子１１２は、第１圧電素子の一例であり、平面視で円形以外の形状であってもよく、四角形であってもよい。また、ピエゾ素子１１２は、吸着機構１１１とは平面視で離間した位置に設けられていてもよい。
【００４７】
ピエゾ素子１１２は、半導体素子の厚さの分布を測定するときと、半導体素子の厚さを矯正するときに用いられる。
【００４８】
ステージ１２０は、ヘッド１１０の吸着面１１０Ａと対向して設けられている。ステージ１２０は、吸着機構１２１及びピエゾ素子１２２を有する。
【００４９】
吸着機構１２１は、ステージ１２０の搭載面１２０Ａに形成される孔部であり、吸着機構１２１には真空ポンプが接続される。図２（Ｃ）では、一例として、搭載面１２０Ａに略均等に５つの吸着機構１２１が設けられている。
【００５０】
吸着機構１２１を作動させると、ステージ１２０の搭載面１２０Ａに半導体素子を吸着できるようになっている。ステージ１２０の搭載面１２０Ａは、上面である。
【００５１】
また、ピエゾ素子１２２は、ステージ１２０の搭載面１２０Ａに設けられており、ここでは一例として、吸着機構１２１を中心とする、平面視で円形のピエゾ素子である。ピエゾ素子１２２は、第２圧電素子の一例であり、平面視で円形以外の形状であってもよく、四角形であってもよい。また、ピエゾ素子１２２は、吸着機構１２１とは平面視で離間した位置に設けられていてもよい。
【００５２】
ピエゾ素子１２２は、半導体素子の厚さの分布を測定するときと、半導体素子の厚さを矯正するときに用いられる。
【００５３】
アクチュエータ１３０は、ステージ１２０に対して、ヘッド１１０を上下方向に移動させるとともに、ヘッド１１０の吸着面１１０Ａに吸着された半導体素子を、ステージ１２０、又は、ステージ１２０の搭載面１２０Ａに搭載された半導体素子に対して押圧する。
【００５４】
制御装置１４０は、半導体装置の実装装置１００の駆動に必要な制御を行う装置であり、演算処理等を行うＣＰＵ(Central Processing Unit：中央演算処理装置)及びメモリ等を含む。制御装置１４０は、制御部の一例である。
【００５５】
制御装置１４０は、少なくとも、半導体素子の搬送、吸着機構１１１及び１２１の駆動制御、ピエゾ素子１１２及び１２２の電圧の検出及び駆動制御、アクチュエータ１３０の駆動制御、リフロー処理のための加熱制御等を行う。アクチュエータ１３０の駆動制御は、ヘッド１１０の上下移動と、ヘッド１１０の押圧（加圧）制御とを含む。
【００５６】
このような制御を実現するために、制御装置１４０は、主制御部１４１、検出部１４２、演算部１４３、駆動制御部１４４を含む。
【００５７】
主制御部１４１は、半導体素子の搬送、吸着機構１１１及び１２１の駆動制御、アクチュエータ１３０の駆動制御、リフロー処理のための加熱制御等を行う。
【００５８】
検出部１４２は、ピエゾ素子１１２及び１２２の電圧の検出を行う。ピエゾ素子１１２及び１２２の電圧は、半導体素子１０及び２０をそれぞれヘッド１１０とステージ１２０との間で押圧した状態で、厚さのばらつきを測定するために検出される。
【００５９】
演算部１４３は、検出部１４２によって検出されるピエゾ素子１１２及び１２２の電圧に基づき、半導体素子１０及び２０の接合面が平坦になるように半導体素子１０及び２０の形状を矯正するためにピエゾ素子１１２及び１２２を駆動するのに必要な電圧の値を演算する。
【００６０】
ここで、半導体素子１０及び２０の接合面とは、半導体素子１０の下面と、半導体素子２０の上面である。また、半導体素子１０及び２０の接合面が平坦になるようにするとは、矯正前よりも半導体素子１０及び２０の接合面が平坦な状態に近づくように矯正することをいい、究極的には半導体素子１０及び２０の接合面を完全に平坦に矯正することである。
【００６１】
駆動制御部１４４は、演算部１４３によって演算される電圧値を用いて、ピエゾ素子１１２及び１２２の駆動制御を行う。
【００６２】
次に、図３及び図４を用いて、実施の形態１の半導体装置の実装方法について説明する。なお、以下では、半導体素子１０は第１半導体素子の一例であり、半導体素子２０は第２半導体素子の一例である。
【００６３】
図３及び図４は、実施の形態１の半導体装置の実装工程を説明する図である。図３及び図４では、説明の便宜上、半導体素子１０及び２０については、図１と同様に断面構造を示し、ヘッド１１０及びステージ１２０については、図２と同様に側面構造を示す。
【００６４】
まず、図３（Ａ）に示すように、半導体素子１０をヘッド１１０の吸着面１１０Ａに吸着させる。
【００６５】
次に、図３（Ａ）に示すようにヘッド１１０の吸着面１１０Ａに半導体素子１０を吸着させた状態から、図３（Ｂ）に示すように、ヘッド１１０を下降させて、半導体素子１０の下面をステージ１２０の搭載面１２０Ａに押圧し、半導体素子１０の厚さの分布による下面における凹凸の分布をピエゾ素子１２２で測定する。
【００６６】
このとき、すべてのピエゾ素子１２２の出力電圧が、半導体素子１０を当接する前の状態の電圧値から変化するまで、ヘッド１１０をステージ１２０に対して押圧する。このようにすることにより、すべてのピエゾ素子１２２に半導体素子１０が押圧される。
【００６７】
この結果、５つのピエゾ素子１２２から、５つの電圧Ｖ１が検出される。５つの電圧Ｖ１の値は、半導体素子１０の厚さの分布による下面における凹凸の分布を表しており、電圧値が高いほどピエゾ素子１２２に掛かる圧力が大きいことを表し、圧力が大きいことは、半導体素子１０の下面が下方に突出している（下方に凸である）ことを表す。
【００６８】
これとは逆に、５つの電圧Ｖ１の値が低いほどピエゾ素子１２２に掛かる圧力が小さいことを表し、圧力が小さいことは、半導体素子１０の下面が下方に突出しておらず、下面が凹んでいることを表す。
【００６９】
なお、このような電圧Ｖ１の検出は、検出部１４２によって行われる。
【００７０】
次に、ヘッド１１０及びステージ１２０から半導体素子１０を取り出して、搬送機構で保管場所に移動させ、図３（Ｃ）に示すように、ステージ１２０の搭載面１２０Ａに半導体素子２０を吸着させる。
【００７１】
次に、図３（Ｃ）に示すようにステージ１２０の搭載面１２０Ａに半導体素子２０を吸着させた状態から、図３（Ｄ）に示すようにヘッド１１０を下降させて、半導体素子２０の上面にヘッド１１０を押圧し、半導体素子２０の厚さの分布による上面における凹凸の分布をピエゾ素子１１２で測定する。
【００７２】
半導体素子２０の厚さの分布による上面における凹凸の分布の測定は、ピエゾ素子１１２の出力電圧Ｖ３に基づき、半導体素子１０の厚さの分布による下面における凹凸の分布の測定と同様に行えばよい。
【００７３】
このとき、すべてのピエゾ素子１１２の出力電圧が、半導体素子２０を当接する前の状態の電圧値から変化するまで、ヘッド１１０をステージ１２０に対して押圧する。このようにすることにより、すべてのピエゾ素子１１２に半導体素子２０が押圧される。
【００７４】
この結果、５つのピエゾ素子１１２から、５つの電圧Ｖ３が検出される。５つの電圧Ｖ３の値は、半導体素子２０の厚さの分布による上面における凹凸の分布を表しており、電圧値が高いほどピエゾ素子１１２に掛かる圧力が大きいことを表し、圧力が大きいことは、半導体素子２０の上面が上方に突出している（上方に凸である）ことを表す。
【００７５】
これとは逆に、５つの電圧Ｖ３の値が低いほどピエゾ素子１１２に掛かる圧力が小さいことを表し、圧力が小さいことは、半導体素子２０の上面が上方に突出しておらず、上面が凹んでいることを表す。
【００７６】
なお、このような電圧Ｖ３の検出は、検出部１４２によって行われる。
【００７７】
次に、半導体素子１０の下面と、半導体素子２０の上面との凹凸を矯正するためにピエゾ素子１１２及び１２２に印加する電圧Ｖ２、Ｖ４を演算する処理を行う。この処理は、演算部１４３によって行われる。
【００７８】
演算部１４３は、半導体素子１０の厚さの分布による下面における凹凸の分布を表す電圧Ｖ１に基づき、半導体素子１０の下面の凹凸が減り、平坦な面に近づくようにピエゾ素子１１２を駆動するための電圧Ｖ２を演算する。
【００７９】
ここでは、５つのピエゾ素子１２２から５つの電圧Ｖ１の値が得られている。５つの電圧Ｖ１の値は、半導体素子１０の下面の凹凸の分布を表しており、凹凸の分布は半導体素子１０の下面の形状を表す。
【００８０】
従って、演算部１４３は、ヘッド１１０に吸着させた半導体素子１０を５つのピエゾ素子１１２で押圧することにより、半導体素子１０の下面の凹凸が減り、平坦な面に近づくような５つ電圧Ｖ２の値を５つの電圧Ｖ１の値に基づいて演算する。より具体的には、電圧Ｖ１の値と半導体素子１０の下面の変位との関係を表すデータを実験等で作製するとともに、変位をピエゾ素子１１２で矯正するのに必要な電圧Ｖ２を表すデータを実験等で作製し、これらのデータに基づいて、電圧Ｖ１に対応する電圧Ｖ２を求めればよい。
【００８１】
同様に、演算部１４３は、半導体素子２０の厚さの分布による上面における凹凸の分布を表す電圧Ｖ３に基づき、半導体素子２０の上面の凹凸が減り、平坦な面に近づくようにピエゾ素子１２２を駆動するための電圧Ｖ４を演算する。
【００８２】
ここでは、５つのピエゾ素子１１２から５つの電圧Ｖ２の値が得られている。５つの電圧Ｖ２の値は、半導体素子２０の上面の凹凸の分布を表しており、凹凸の分布は半導体素子２０の上面の形状を表す。
【００８３】
従って、演算部１４３は、ステージ１２０に吸着させた半導体素子２０を５つのピエゾ素子１２２で押圧することにより、半導体素子２０の上面の凹凸が減り、平坦な面に近づくような５つ電圧Ｖ４の値を５つの電圧Ｖ２の値に基づいて演算する。
【００８４】
次に、図４（Ａ）に示すように、ヘッド１１０の吸着面１１０Ａに半導体素子１０を吸着させた状態で、ピエゾ素子１１２に電圧Ｖ２を印加することにより、半導体素子１０の下面が平坦になるように、半導体素子１０のシリコン基板１１の形状を矯正する。
【００８５】
また、ステージ１２０の搭載面１２０Ａに半導体素子２０を吸着させた状態で、ピエゾ素子１２２に電圧Ｖ４を印加することにより、半導体素子２０の上面が平坦になるように、半導体素子２０のシリコン基板２１の形状を矯正する。
【００８６】
このようなピエゾ素子１１２及び１２２の駆動は、駆動制御部１４４によって行われる。
【００８７】
次に、図４（Ａ）に示す状態から、ヘッド１１０を下降させることにより、図４（Ｂ）に示すように半導体素子１０のはんだ層１４と、半導体素子２０のバンプ２２とを当接させる。半導体素子１０の下面と半導体素子２０の上面とはそれぞれ平坦な形状になるように矯正されているため、すべてのはんだ層１４と、すべてのバンプ２２を当接させることができる。
【００８８】
そして、このときに主制御部１４１がリフロー用の加熱を行うことにより、はんだ層１４が溶融し、すべてのバンプ１３と、すべてのバンプ２２とが、それぞれの間のはんだ層１４によって接合される。
【００８９】
図５は、実施の形態１の半導体装置の実装方法の処理を示すフローチャートである。
【００９０】
検出部１４２は、まず、すべての電圧Ｖ１が検出されたかどうかを判定する（ステップＳ１）。検出部１４２は、すべての電圧Ｖ１を検出していない（Ｓ１：ＮＯ）と判定すると、ステップＳ１の処理を繰り返し実行する。そして、５つのピエゾ素子１２２から電圧Ｖ１が検出されるまで、主制御部１４１によって、ヘッド１１０を半導体素子１０に対して押圧する圧力が増大される。
【００９１】
検出部１４２は、すべての電圧Ｖ１を検出した（Ｓ１：ＹＥＳ）と判定すると、フローをステップＳ２に進行させ、すべての電圧Ｖ３が検出されたかどうかを判定する（ステップＳ２）。検出部１４２は、すべての電圧Ｖ３を検出していない（Ｓ２：ＮＯ）と判定すると、ステップＳ２の処理を繰り返し実行する。そして、５つのピエゾ素子１１２から電圧Ｖ３が検出されるまで、主制御部１４１によって、ヘッド１１０を半導体素子２０に対して押圧する圧力が増大される。
【００９２】
ステップＳ２の処理が終了すると、電圧Ｖ１、Ｖ３を表すデータは主制御部１４１によって演算部１４３に伝送される。
【００９３】
演算部１４３は、電圧Ｖ１、Ｖ３に基づき、それぞれ、電圧Ｖ２、Ｖ４を演算する（ステップＳ３）。電圧Ｖ２、Ｖ４の演算処理は、上述の通りである。
【００９４】
ステップＳ３の処理が終了すると、電圧Ｖ２、Ｖ４を表すデータは主制御部１４１によって駆動制御部１４４に伝送される。
【００９５】
駆動制御部１４４は、電圧Ｖ２、Ｖ４をそれぞれピエゾ素子１１２、１２２に印加する（ステップＳ４）。これにより、ヘッド１１０に吸着された半導体素子１０の下面と、ステージ１２０に吸着された半導体素子２０の上面との形状が平坦になるように矯正される。
【００９６】
なお、ステップＳ４の処理は、主制御部１４１によって吸着機構１１１及び１２１の駆動制御が完了して、ヘッド１１０とステージ１２０に半導体素子１０と２０がそれぞれ吸着されたことが確認された後に行えばよい。
【００９７】
主制御部１４１は、駆動制御部１４４からステップＳ４の処理が完了したことを表す通知を受信すると、ヘッド１１０を下降させて、リフロー処理を開始することにより、半導体素子１０と２０の接合処理を行う（ステップＳ５）。
【００９８】
ステップＳ１〜Ｓ５の処理により、半導体素子１０と２０は接合される。
【００９９】
以上、実施の形態１によれば、半導体素子１０の下面の形状と、半導体素子２０の上面の形状とを、それぞれ、ピエゾ素子１２２と１１２を用いて測定し、測定結果に基づいて、半導体素子１０の下面と半導体素子２０の上面とがそれぞれ平坦面に近づくように矯正するためのピエゾ素子１１２と１２２の印加電圧を演算する。
【０１００】
そして、演算した電圧Ｖ２、Ｖ４でそれぞれピエゾ素子１１２と１２２を駆動し、半導体素子１０の下面と半導体素子２０の上面とをそれぞれ平坦な形状に矯正した状態で、半導体素子１０と２０をフリップチップ実装する。
【０１０１】
このため、実施の形態１によれば、半導体素子１０と２０との間において、バンプ１３と２２をはんだ層１４で確実に接合することができる。
【０１０２】
例えば、高密度化又は高集積化によってバンプ１３と２２が微細化されるとともに、はんだ層１４のはんだの量に制約が課され、さらに、シリコン基板１１及び２１の厚さに分布があり、それぞれの形状に分布があるような場合であっても、半導体素子１０と２０との間において、バンプ１３と２２をはんだ層１４で確実に接合することができる。
【０１０３】
実施の形態１の半導体装置の実装方法、及び、半導体装置の実装装置１００は、３次元実装のような実装構造用に限定されるものではないが、３次元実装のような実装構造に対しても対応可能な高い精度での実装を可能にするものである。
【０１０４】
実際に、半導体素子１０と２０の接合について検証を行った。図１（Ｂ）の説明で実際に作製したものと同じチップを用い、実施の形態１の半導体装置の実装装置１００で接合を行った。上側のチップ（半導体素子１０）をヘッド１１０に吸着させ、ステージ１２０の上のピエゾ素子１２２に5Nの荷重で押し付け、各ピエゾ素子１２２が荷重を受けているのを確認し、発生した電圧より、上側のチップの厚さの分布（凹凸の分布）を測定した。
【０１０５】
チップの中央部は、チップの端部と比較して、3μｍ程度薄くなっていた。次に、上側のチップを一度取り外し、下側のチップ（半導体素子２０）の測定を行った。ステージ１２０の上に下側のチップを吸着させ、ヘッド１１０のピエゾ素子１１２を5Ｎの荷重で押し付け、各ピエゾ素子１１２が荷重を受けているのを確認し、発生した電圧より、上側のチップの厚さの分布（凹凸の分布）を測定した。チップの中央部は、チップの端部と比較して、3μｍ程度、薄くなっていた。
【０１０６】
電圧Ｖ１、Ｖ３から電圧Ｖ２、Ｖ４を演算し、上側のチップの下面（接合面）と、下側のチップの上面(接合面)とが、ともに平坦となるようにピエゾ素子１１２及び１２２に電圧Ｖ２、Ｖ４を印加して接合を行った。接合のためのリフローの条件は、260℃で20秒としたところ、10μm、7μm、5μmのSnAgはんだ層の厚さのすべてで接合を確認できた。
【０１０７】
このように、厚さが5μmのSnAgはんだ層を用いた場合でも、チップ同士を接合できることが分かった。
【０１０８】
なお、以上では、半導体素子１０がビア１２（ＴＳＶ）、バンプ１３、及びはんだ層１４を有し、半導体素子２０がバンプ２２を有する形態について説明したが、半導体素子１０及び２０は、このような構成のものに限定されず、他の様々な構成のものであってよい。
【０１０９】
また、半導体素子１０の上にさらに別の半導体素子が実装されてもよい。この場合は、上述のように半導体素子１０と２０をフリップチップ実装してから、別の半導体素子を半導体素子１０の上にフリップチップ実装すればよい。なお、半導体素子１０の上に実装する半導体素子の形状は、半導体素子１０の形状を測定した手法と同様の手法で測定すればよい。
【０１１０】
また、以上では、半導体素子１０の下面と、半導体素子２０の上面との両方が平坦になるように、シリコン基板１１及び２１の形状を矯正する形態について説明した。
【０１１１】
しかしながら、半導体素子１０の下面と、半導体素子２０の上面とのいずれか一方が平坦になるように、シリコン基板１１又は２１のいずれか一方の形状を矯正してもよい。半導体素子１０の下面と、半導体素子２０の上面とのいずれか他方がある程度平坦である場合には、いずれか一方のみの矯正で、すべてのはんだ層１４と、すべてのバンプ２２とを接合できるからである。
【０１１２】
また、半導体素子２０の代わりに回路基板を用いて、回路基板に半導体素子１０を実装してもよい。この場合は、半導体素子２０の形状を測定した工程と、ピエゾ素子１２２によって半導体素子２０の形状を矯正する工程とを省くことができる。
【０１１３】
図６は、ヘッド１１０の変形例を示す図である。
【０１１４】
図６（Ａ）に示すヘッド１１０−１のように、吸着機構１１１とピエゾ素子１１２を９組含み、９組の吸着機構１１１とピエゾ素子１１２が３行３列でマトリクス状に配列されていてもよい。
【０１１５】
図６（Ｂ）に示すヘッド１１０−２のように、吸着機構１１１とピエゾ素子１１２を９組含み、９組の吸着機構１１１とピエゾ素子１１２が３行３列でマトリクス状に配列されていてもよい。
【０１１６】
なお、ステージ１２０の吸着機構１２１とピエゾ素子１２２の数及び配置を同様に変更してもよい。
【０１１７】
＜実施の形態２＞
図７及び図８は、実施の形態２の半導体装置の実装工程を示す図である。
【０１１８】
実施の形態２の半導体装置の実装装置２００は、図７（Ａ）に示すように、ヘッド１１０とステージ２２０とを含む。ステージ２２０は、ピエゾ素子１２２（図２参照）を含まない点が実施の形態１のステージ１２０と異なる。ステージ２２０は、吸着面２２０Ａ及び吸着機構２２１を含む。その他の構成は、実施の形態１の半導体装置の実装装置１００と同様である。
【０１１９】
ここでは、このような構成の半導体装置の実装装置２００を用いて行う実施の形態２の半導体装置の実装方法について説明する。
【０１２０】
まず、図７（Ａ）に示すように、半導体素子２０をステージ２２０の搭載面２２０Ａに搭載し、吸着機構２２１で吸着させる。
【０１２１】
次に、図７（Ｂ）に示すようにヘッド１１０を下げて、半導体素子２０の上面を押圧する。これにより、ピエゾ素子１１２は、半導体素子２０の厚さの分布による上面における凹凸の分布を表す電圧Ｖ２２を出力する。
【０１２２】
このとき、すべてのピエゾ素子１１２の出力電圧が、半導体素子２０を当接する前の状態の電圧値から変化するまで、ヘッド１１０をステージ１２０に対して押圧する。このようにすることにより、すべてのピエゾ素子１１２に半導体素子２０が押圧される。
【０１２３】
この結果、５つのピエゾ素子１１２から、５つの電圧Ｖ２２が検出される。５つの電圧Ｖ２２の値は、半導体素子２０の厚さの分布による上面における凹凸の分布を表しており、電圧値が高いほどピエゾ素子１１２に掛かる圧力が大きいことを表し、圧力が大きいことは、半導体素子２０の上面が上方に突出している（上方に凸である）ことを表す。
【０１２４】
これとは逆に、５つの電圧Ｖ２２の値が低いほどピエゾ素子１１２に掛かる圧力が小さいことを表し、圧力が小さいことは、半導体素子２０の上面が上方に突出しておらず、上面が凹んでいることを表す。
【０１２５】
次に、ステージ２２０に搭載した半導体素子２０を取り出して、搬送機構で保管場所に移動させる。
【０１２６】
次に、図７（Ｃ）に示すように、ステージ２２０の搭載面２２０Ａに、半導体素子１０を搭載し、吸着機構２２１で吸着させる。ここで、説明の便宜上、半導体素子１０の下面は略平坦であることとする。
【０１２７】
次に、図８（Ａ）に示すようにヘッド１１０を下げて、半導体素子１０の上面を押圧する。これにより、ピエゾ素子１１２は、半導体素子１０の厚さの分布による上面における凹凸の分布を表す電圧Ｖ２１を出力する。
【０１２８】
このとき、すべてのピエゾ素子１１２の出力電圧が、半導体素子１０を当接する前の状態の電圧値から変化するまで、ヘッド１１０をステージ１２０に対して押圧する。このようにすることにより、すべてのピエゾ素子１１２に半導体素子１０が押圧される。この結果、５つのピエゾ素子１１２から、５つの電圧Ｖ２１が検出される。
【０１２９】
次に、電圧Ｖ２１と電圧Ｖ２２に基づいて、電圧Ｖ２３を演算する。電圧Ｖ２３は、半導体素子１０の下面の湾曲形状を、半導体素子２０の上面の湾曲形状に合わせるように、ピエゾ素子１１２が半導体素子１０を湾曲させるための電圧である。
【０１３０】
図７（Ｂ）に示す工程において得られる、半導体素子２０の上面の形状（凹凸の分布）を表す電圧Ｖ２２は、凸な部分ほどピエゾ素子１１２が受ける圧力が大きくなるため大きな電圧になる。一方、電圧Ｖ２２は、凹な部分ほどピエゾ素子１１２が受ける圧力が小さくなるため小さな電圧になる。
【０１３１】
また、図８（Ａ）に示す工程において得られる、半導体素子１０の上面の形状(凹凸の分布)を表す電圧Ｖ２１は、凸な部分ほどピエゾ素子１１２が受ける圧力が大きくなるため大きな電圧になる。一方、電圧Ｖ２１は、凹な部分ほどピエゾ素子１１２が受ける圧力が小さくなるため小さな電圧になる。
【０１３２】
従って、半導体素子１０の下面の形状を、半導体素子２０の上面の形状に合わせるように、ピエゾ素子１１２が半導体素子１０を湾曲させるためには、半導体素子２０の凹な部分ほど、ピエゾ素子１１２に大きな電圧Ｖ２３を印加して半導体素子１０の下面を大きく下方に湾曲させる。また、半導体素子２０の凸な部分ほど、ピエゾ素子１１２に小さな電圧Ｖ２３を印加して半導体素子１０の下面の下方への湾曲を抑える。
【０１３３】
また、半導体素子１０の凹な部分ほど、ピエゾ素子１１２に大きな電圧Ｖ２３を印加して半導体素子１０の下面を大きく下方に湾曲させる。また、半導体素子１０の凸な部分ほど、ピエゾ素子１１２に小さな電圧Ｖ２３を印加して半導体素子１０の下面の下方への湾曲を抑える。
【０１３４】
このようにして、複数のピエゾ素子１１２のそれぞれに印加する電圧Ｖ２３を演算すれば、半導体素子１０の下面の湾曲形状を、半導体素子２０の上面の湾曲形状に合わせることができ、すべてのはんだ層１４とバンプ２２とを接続することができる。
【０１３５】
次に、図８（Ｂ）に示すようにヘッド１１０に半導体素子１０を吸着させて、ピエゾ素子１１２に電圧Ｖ２３を印加する。これにより、半導体素子１０の下面の形状は、半導体素子２０の上面の形状に合わせて湾曲された形状になる。また、ステージ２２０に半導体素子２０を搭載し、吸着させておく。
【０１３６】
次に、図８（Ｃ）に示すようにヘッド１１０を下げて、半導体素子１０を半導体素子２０に対して押圧する。半導体素子１０の下面の形状は、半導体素子２０の上面の形状に合わせて湾曲された形状になっているため、すべてのバンプ１３と、すべてのバンプ２２とがはんだ層１４によって接合される。
【０１３７】
以上、実施の形態２によれば、半導体素子１０の下面の形状を、半導体素子２０の上面の形状に合わせるように、ピエゾ素子１１２で半導体素子１０を湾曲させるための電圧Ｖ２３を演算する。
【０１３８】
そして、演算した電圧Ｖ２３でそれぞれピエゾ素子１１２を駆動し、半導体素子１０の下面の形状を、半導体素子２０の上面の形状に合わせた形状に矯正した状態で、半導体素子１０と２０をフリップチップ実装する。
【０１３９】
このため、実施の形態２によれば、半導体素子１０と２０との間において、バンプ１３と２２をはんだ層１４で確実に接合することができる。
【０１４０】
例えば、高密度化又は高集積化によってバンプ１３と２２が微細化されるとともに、はんだ層１４のはんだの量に制約が課され、さらに、シリコン基板１１及び２１の厚さに分布があり、それぞれの形状に分布があるような場合であっても、半導体素子１０と２０との間において、バンプ１３と２２をはんだ層１４で確実に接合することができる。
【０１４１】
実施の形態２の半導体装置の実装方法、及び、半導体装置の実装装置２００は、３次元実装のような実装構造用に限定されるものではないが、３次元実装のような実装構造に対しても対応可能な高い精度での実装を可能にするものである。
【０１４２】
また、実施の形態２の半導体装置の実装装置２００は、ステージ１２０に取り付けるピエゾ素子１２２が不要であるため、実施の形態１の半導体装置の実装装置１００に比べて、構成要素が少ない構成で、信頼性を改善した半導体装置の実装方法を実現できる。
【０１４３】
実際に、半導体素子１０と２０の接合について検証を行った。図１（Ｂ）の説明で実際に作製したものと同じチップを用い、実施の形態２の半導体装置の実装装置２００で接合を行った。
【０１４４】
下側のチップをステージ１２０に吸着させ、ヘッド１１０のピエゾ素子１１２を5Ｎの荷重で押し付け、各ピエゾ素子１１２が荷重を受けているのを確認し、発生した電圧より、下側のチップの厚さの分布（凹凸の分布）を測定した。チップの中央部は、チップの端部と比較して、3μｍ程度、薄くなっていた。
【０１４５】
次に、ステージ１２０に上側のチップを吸着させ、ヘッド１１０のピエゾ素子１１２を5Ｎの荷重で押し付け、各ピエゾ素子１１２が荷重を受けているのを確認し、発生した電圧より、下側のチップの厚さの分布（凹凸の分布）を測定した。チップの中央部は、チップの端部と比較して、3μｍ程度、薄くなっていた。
【０１４６】
電圧Ｖ２１、Ｖ２２から電圧Ｖ２３を演算し、ピエゾ素子１１２に電圧Ｖ２３を印加して上側のチップの下面（接合面）が、下側のチップの上面(接合面)の形状に合うように形状を矯正した状態で、接合を行った。接合のためのリフローの条件は、260℃で20秒としたところ、10μm、7μm、5μmのSnAgはんだ層の厚さのすべてで接合を確認できた。
【０１４７】
このように、厚さが5μmのSnAgはんだ層を用いた場合でも、チップ同士を接合できることが分かった。
【０１４８】
以上、本発明の例示的な実施の形態の半導体装置の実装方法、及び、半導体装置の実装装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
(付記１）
ステージに対向するヘッドの吸着面に取り付けられる複数の第１圧電素子と、
前記ステージの搭載面に取り付けられる複数の第２圧電素子と
を含む半導体装置の実装装置において、
前記ヘッドの前記吸着面に吸着させた第１半導体素子を前記ステージの前記搭載面に押圧した状態で、前記複数の第２圧電素子がそれぞれ出力する複数の第１電圧を検出する工程と、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させた状態で、前記複数の第１圧電素子の押圧によって前記第１半導体素子の前記吸着面に当接する面とは反対側の面が平坦になるように、前記複数の第１圧電素子のそれぞれに印加する複数の第２電圧を前記複数の第１電圧に基づいて演算する工程と、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させて、前記複数の第１圧電素子に前記複数の第２電圧をそれぞれ印加し、かつ、第２半導体素子又は回路基板を前記ステージの前記搭載面に吸着させた状態で、前記ヘッドと前記ステージとで前記第１半導体素子と前記第２半導体素子又は前記回路基板とを挟んで、前記第１半導体素子の第１電極と、前記第２半導体素子又は前記回路基板の第２電極とを接続する工程と
を行う、半導体装置の実装方法。
(付記２）
前記第１電圧を検出する工程では、前記複数の第２圧電素子のすべてがそれぞれ前記第１電圧を出力するまで、前記第１半導体素子を前記ステージの前記搭載面に押圧する、付記１記載の半導体装置の実装方法。
(付記３）
前記ステージの前記搭載面に吸着させた前記第２半導体素子を前記ヘッドの前記吸着面に対して押圧した状態で、前記複数の第１圧電素子がそれぞれ出力する複数の第３電圧を検出する工程と、
前記第２半導体素子を前記ステージの前記搭載面に吸着させた状態で、前記複数の第２圧電素子の押圧によって前記第２半導体素子の前記搭載面に当接する面とは反対側の面が平坦になるように、前記複数の第２圧電素子のそれぞれに印加する複数の第４電圧を前記複数の第３電圧に基づいて演算する工程と
をさらに含み、
前記接続する工程は、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させて、前記複数の第１圧電素子に前記複数の第２電圧をそれぞれ印加し、かつ、前記第２半導体素子を前記ステージの前記搭載面に吸着させて、前記複数の第２圧電素子に前記複数の第４電圧をそれぞれ印加した状態で、前記ヘッドと前記ステージとで前記第１半導体素子及び前記第２半導体素子とを挟んで、前記第１半導体素子の前記第１電極と、前記第２半導体素子の前記第２電極とを接続する工程である、付記１又は２記載の半導体装置の実装方法。
(付記４）
前記第３電圧を検出する工程では、前記複数の第１圧電素子のすべてがそれぞれ前記第３電圧を出力するまで、前記第２半導体素子を前記ヘッドの前記吸着面に対して押圧する、付記３記載の半導体装置の実装方法。
(付記５）
ステージに対向するヘッドの吸着面に取り付けられる複数の圧電素子を含み、第１半導体素子の第１電極と第２半導体素子の第２電極とを接続する半導体装置の実装装置において、
前記ステージの搭載面に吸着させた前記第１半導体素子に前記ヘッドの前記吸着面を押圧した状態で、前記複数の圧電素子がそれぞれ出力する複数の第１電圧を検出する工程と、
前記ステージの前記搭載面に吸着させた前記第２半導体素子に前記ヘッドの前記吸着面を押圧した状態で、前記複数の圧電素子がそれぞれ出力する複数の第２電圧を検出する工程と、
前記複数の第１電圧と前記複数の第２電圧とに基づき、前記圧電素子の押圧によって前記第１半導体素子の前記吸着面に吸着される面とは反対側の面が、前記第２半導体素子の前記搭載面に当接する面とは反対側の面の湾曲形状に合うように、前記複数の圧電素子にそれぞれ印加する複数の第３電圧を演算する工程と、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させるとともに、前記第２半導体素子を前記ステージの前記搭載面に吸着させ、かつ、前記複数の圧電素子に前記複数の第３電圧を印加した状態で、前記ヘッドと前記ステージとで前記第１半導体素子及び前記第２半導体素子を挟んで、前記第１半導体素子の第１電極と、前記第２半導体素子の第２電極とを接続する工程と
を行う、半導体装置の実装方法。
(付記６）
搭載面を有するステージと、
前記ステージに対向する吸着面を有するヘッドと、
前記ヘッドの前記吸着面に取り付けられる複数の第１圧電素子と、
前記ステージの前記搭載面に取り付けられる複数の第２圧電素子と
前記ステージ、前記ヘッド、前記複数の第１圧電素子、及び前記複数の第２圧電素子の制御を行う制御部と
を含み、
前記制御部は、
前記ヘッドの前記吸着面に吸着させた第１半導体素子を前記ステージの前記搭載面に押圧した状態で、前記複数の第２圧電素子がそれぞれ出力する複数の第１電圧を検出し、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させた状態で、前記複数の第１圧電素子の押圧によって前記第１半導体素子の前記吸着面に当接する面とは反対側の面が平坦になるように、前記複数の第１圧電素子のそれぞれに印加する複数の第２電圧を前記複数の第１電圧に基づいて演算し、
前記第１半導体素子を前記ヘッドの前記吸着面に吸着させて、前記複数の第１圧電素子に前記複数の第２電圧をそれぞれ印加し、かつ、第２半導体素子又は回路基板を前記ステージの前記搭載面に吸着させた状態で、前記ヘッドと前記ステージとで前記第１半導体素子と前記第２半導体素子又は前記回路基板とを挟んで、前記第１半導体素子の第１電極と、前記第２半導体素子又は前記回路基板の第２電極とを接続する、半導体装置の実装装置。
【符号の説明】
【０１４９】
１０  半導体素子
１１  シリコン基板
１２  ビア
１３  バンプ
１４  はんだ層
２０  半導体素子
２１  シリコン基板
２２  バンプ
１００  半導体装置の実装装置
１１０  ヘッド
１１０Ａ  吸着面
１１１  吸着機構
１１２  ピエゾ素子
１２０  ステージ
１２０Ａ  搭載面
１２１  吸着機構
１２２  ピエゾ素子
１３０  アクチュエータ
１４０  制御装置
１４１  主制御部
１４２  検出部
１４３  演算部
１４４  駆動制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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