(57)【要約】【課題】位相雑音が抑制された電圧制御発振器を提供する。【解決手段】一実施形態に係る電圧制御発振器は、第１トランジスタと、第２トランジスタと、負荷と、増幅器と、ＬＣ共振を用いた発振器と、を備える。第１トランジスタは、第１基準電圧線に接続されたソース端子と、第１ノードに接続されたゲート端子と、第２ノードに接続されたドレイン端子と、を有する。第２トランジスタは、第１基準電圧線に接続されたソース端子と、第１ノードに接続されたゲート端子と、第３ノードに接続されたドレイン端子と、を有する。負荷は、第３ノードに接続された一端と、第２基準電圧線に接続された他端と、を有する。増幅器は、第１ノードに接続された出力端子と、第２ノードに接続された第１入力端子と、第３ノードに接続された第２入力端子と、を有する。発振器は、第２ノードに接続された一端と、第２基準電圧線に接続された他端と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１基準電圧線に接続されたソース端子と、第１ノードに接続されたゲート端子と、第２ノードに接続されたドレイン端子と、を有する第１トランジスタと、
前記第１基準電圧線に接続されたソース端子と、前記第１ノードに接続されたゲート端子と、第３ノードに接続されたドレイン端子と、を有する第２トランジスタと、
前記第３ノードに接続された一端と、第２基準電圧線に接続された他端と、を有する負荷と、
前記第１ノードに接続された出力端子と、前記第２ノードに接続された第１入力端子と、前記第３ノードに接続された第２入力端子と、を有する増幅器と、
前記第２ノードに接続された一端と、前記第２基準電圧線に接続された他端と、を有するＬＣ共振を用いた発振器と、
を備える
電圧制御発振器。
【請求項２】
前記発振器は、
前記第２ノードに接続された一端と、第４ノードに接続された他端と、を有する第１インダクタと、
前記第２ノードに接続された一端と、第５ノードに接続された他端と、を有する第２インダクタと、
前記第４ノードに接続された一端と、前記第５ノードに接続された他端と、を有する可変容量と、
前記第２基準電圧線に接続されたソース端子と、前記第５ノードに接続されたゲート端子と、前記第４ノードに接続されたドレイン端子と、を有する第３トランジスタと、
前記第２基準電圧線に接続されたソース端子と、前記第４ノードに接続されたゲート端子と、前記第５ノードに接続されたドレイン端子と、を有する第４トランジスタと、
を備える請求項１に記載の電圧制御発振器。
【請求項３】
前記第１トランジスタ及び前記第２トランジスタは、ＰチャネルＭＯＳトランジスタである
請求項１又は請求項２に記載の電圧制御発振器。
【請求項４】
前記第３トランジスタ及び前記第４トランジスタは、ＮチャネルＭＯＳトランジスタである
請求項２に記載の電圧制御発振器。
【請求項５】
前記発振器は、
前記第１基準電圧線に接続された一端と、第４ノードに接続された他端と、を有する第１インダクタと、
前記第１基準電圧線に接続された一端と、第５ノードに接続された他端と、を有する第２インダクタと、
前記第４ノードに接続され
た一端と、前記第５ノードに接続された他端と、を有する可変容量と、
前記第１基準電圧線に接続されたソース端子と、前記第５ノードに接続されたゲート端子と、前記第４ノードに接続されたドレイン端子と、を有する第３トランジスタと、
前記第１基準電圧線に接続されたソース端子と、前記第４ノードに接続されたゲート端子と、前記第５ノードに接続されたドレイン端子と、を有する第４トランジスタと、
を備える請求項１に記載の電圧制御発振器。
【請求項６】
前記負荷は、抵抗を備える
請求項１乃至請求項５のいずれか１項に記載の電圧制御発振器。
【請求項７】
前記負荷は、直列に接続された抵抗及びダイオードを備える
請求項１乃至請求項５のいずれか１項に記載の電圧制御発振器。
【請求項８】
前記負荷は、直列に接続された抵抗及びトランジスタを備える
請求項１乃至請求項５のいずれか１項に記載の電圧制御発振器。
【請求項９】
前記第２ノードの電圧と参照電圧とを比較する比較器と、
前記比較器による比較結果に基づいて、前記第１トランジスタのサイズを制御する制御回路と、
を更に備える請求項１乃至請求項８のいずれか１項に記載の電圧制御発振器。
【請求項１０】
前記制御回路は、前記第２ノードの電圧と前記参照電圧とが近くなるように、前記サイズを制御する
請求項９に記載の電圧制御発振器。
【請求項１１】
前記発振器の出力振幅を検出する振幅検出器と、
前記出力振幅と参照電圧とを比較する比較器と、
前記比較器による比較結果に基づいて、前記第１トランジスタのサイズを制御する制御回路と、
を更に備える請求項１乃至請求項８のいずれか１項に記載の電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電圧制御発振器に関する。
【背景技術】
【０００２】
従来、駆動電流源としてトランジスタを備える電圧制御発振器（ＶＣＯ）が利用されている。このようなＶＣＯでは、トランジスタのゲート電圧に応じた駆動電流がＶＣＯに流れるため、ゲート電圧に雑音が含まれると、ＶＣＯの出力に位相雑音が発生する。
【０００３】
そこで、ゲート電圧の雑音を抑制するために、低域通過フィルタ（ＬＰＦ）を介してゲート電圧を印加する回路が提案されている。しかしながら、ＶＣＯの位相雑音を抑制するには大きなＬＰＦが必要なため、回路規模が大きくなるという問題があった。また、電源電圧の変動による位相雑音の劣化を抑制することが困難であった。
【０００４】
電源電圧の変動による位相雑音の劣化を抑制するために、振幅検出器によってＶＣＯの出力振幅を検出し、出力振幅が一定となるようゲート電圧を制御するＶＣＯも提案されているが、このＶＣＯは、大きなＬＰＦが必要である上、振幅検出器がＶＣＯに対して無視できない大きさの負荷となり、ＶＣＯの性能を劣化させるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７-１６６５５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
位相雑音が抑制された電圧制御発振器を提供する。
【課題を解決するための手段】
【０００７】
一実施形態に係る電圧制御発振器は、第１トランジスタと、第２トランジスタと、負荷と、増幅器と、ＬＣ共振を用いた発振器と、を備える。第１トランジスタは、第１基準電圧線に接続されたソース端子と、第１ノードに接続されたゲート端子と、第２ノードに接続されたドレイン端子と、を有する。第２トランジスタは、第１基準電圧線に接続されたソース端子と、第１ノードに接続されたゲート端子と、第３ノードに接続されたドレイン端子と、を有する。負荷は、第３ノードに接続された一端と、第２基準電圧線に接続された他端と、を有する。増幅器は、第１ノードに接続された出力端子と、第２ノードに接続された第１入力端子と、第３ノードに接続された第２入力端子と、を有する。発振器は、第２ノードに接続された一端と、第２基準電圧線に接続された他端と、を有する。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る電圧制御発振器を示す概略図。
【図２】増幅器の動作を説明する図。
【図３】図１の発振器の一例を示す図。
【図４】図１の発振器の一例を示す図。
【図５】図１の負荷の一例を示す図。
【図６】図１の負荷の一例を示す図。
【図７】図１の負荷の一例を示す図。
【図８】図１の電圧制御発振器の変形例を示す概略図。
【図９】図８の電圧制御発振器の一例を示す図。
【図１０】第２実施形態に係る電圧制御発振器を示す概略図。
【図１１】図１０の第１トランジスタの一例を示す図。
【図１２】キャリブレーションを説明する図。
【図１３】第３実施形態に係る電圧制御発振器を示す概略図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。
【００１０】
（第１実施形態）
まず、第１実施形態に係るＶＣＯについて、図１〜図９を参照して説明する。図１は、本実施形態に係るＶＣＯを示す概略図である。図１に示すように、このＶＣＯは、第１トランジスタＭ１と、第２トランジスタＭ２と、負荷Ｚと、増幅器ＯＰと、発振器ＯＳＣと、を備える。
【００１１】
第１トランジスタＭ１は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）であり、ソース端子が電源線（第１基準電圧線）に接続され、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が第２ノードＮ２に接続されている。
【００１２】
第２トランジスタＭ２は、ＰＭＯＳであり、ソース端子が電源線（第１基準電圧線）に接続され、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が第３ノードＮ３に接続されている。
【００１３】
負荷Ｚは、一端が第３ノードＮ３に接続され、他端が接地線（第２基準電圧線）に接続されている。
【００１４】
増幅器ＯＰは、オペアンプであり、出力端子が第１ノードＮ１に接続され、負入力端子（第１入力端子）が第２ノードＮ２に接続され、正入力端子（第２入力端子）が第３ノードＮ３に接続されている。
【００１５】
発振器ＯＳＣは、ＬＣ共振を用いた発振器であり、一端が第２ノードＮ２に接続され、他端が接地線（第２基準電圧線）に接続されている。発振器ＯＳＣは、第１トランジスタＭ１から供給される電流により駆動され、出力端子ＯＵＴから発振信号を出力する。
【００１６】
以下では、第１ノードＮ１の電圧をＶＰ、第２ノードＮ２の電圧をＶＯＳＣ、第３ノードＮ３の電圧をＶｌｏａｄという。また、発振信号は、電圧Ｖｓｗｉｎｇであるものとする。
【００１７】
図２は、ＶＰと、ＶＯＳＣ及びＶｌｏａｄと、の関係を示す図である。図２において、実線はＶＯＳＣ、破線はＶｌｏａｄを示す。電流電圧特性が線形に近い負荷を選択すると、図２に示すように、ＶＰが上昇すると、ＶＯＳＣは緩やかに低下し、Ｖｌｏａｄは急激に低下する。また、ＶＰが低下すると、ＶＯＳＣは緩やかに上昇し、Ｖｌｏａｄは急激に上昇する。これは、発振器ＯＳＣのインピーダンス特性が、ダイオード接続されたＭＯＳに近いためである。このため、ＶＯＳＣ及びＶｌｏａｄは、ＶＰが所定の電圧Ｖ０のとき（ＶＰ＝Ｖ０）、所定の電圧Ｖ１で一致する（ＶＯＳＣ＝Ｖｌｏａｄ＝Ｖ１）。
【００１８】
本実施形態において、第２ノードＮ２は増幅器ＯＰの負入力端子に、第３ノードＮ３は増幅器ＯＰの正入力端子に接続されているため、第２ノードＮ２及び第３ノードＮ３は仮想接地される。すなわち、増幅器ＯＰは、ＶＯＳＣとＶｌｏａｄとが一致するように出力電圧ＶＰを制御する。具体的には、増幅器ＯＰは、ＶＯＳＣ＞Ｖｌｏａｄの場合（ＶＰ＞Ｖ０）、ＶＰを低下させ、ＶＯＳＣ＜Ｖｌｏａｄの場合（ＶＰ＜Ｖ０）、ＶＰを上昇させる。結果として、ＶＰはＶ０で安定し、ＶＯＳＣ及びＶｌｏａｄはＶ１で安定する。
【００１９】
このような構成により、本実施形態に係るＶＣＯは、第１トランジスタＭ１のゲート端子の電圧ＶＰに雑音が発生しても、発振器ＯＳＣに印加される電圧ＶＯＳＣが一定となる。したがって、発振器ＯＳＣの出力側に余計な負荷を接続することなく、発振器ＯＳＣの位相雑音を低減することができる。
【００２０】
また、発振器ＯＳＣの出力振幅（Ｖｓｗｉｎｇの振幅）はＶＯＳＣに比例する。このため、ＶＯＳＣが一定となることにより、発振器ＯＳＣの出力振幅を安定化することができる。
【００２１】
図３は、図１の発振器ＯＳＣの一例を示す図である。図３の発振器ＯＳＣは、第１インダクタＬ１と、第２インダクタＬ２と、第１可変容量Ｃ１と、第３トランジスタＭ３と、第４トランジスタＭ４と、を備える。
【００２２】
第１インダクタＬ１は、一端が第２ノードＮ２に接続され、他端が第４ノードＮ４に接続されている。第４ノードＮ４は、出力端子ＯＵＴＮに接続される。出力端子ＯＵＴＮは、第４ノードＮ４の電圧を出力する。
【００２３】
第２インダクタＬ２は、一端が第２ノードＮ２に接続され、他端が第５ノードＮ５に接続されている。第５ノードＮ５は、出力端子ＯＵＴＰに接続される。出力端子ＯＵＴＰは、第５ノードＮ５の電圧を出力する。
【００２４】
図３において、第１インダクタＬ１及び第２インダクタＬ２の一端が、発振器ＯＳＣの一端となる。
【００２５】
第１可変容量Ｃ１は、一端が第４ノードＮ４に接続され、他端が第５ノードＮ５に接続される。第１インダクタＬ１、第２インダクタＬ２、及び第１可変容量Ｃ１により、ＬＣ共振回路が構成される。また、図示されていないが、第１可変容量Ｃ１には、容量値を制御する制御回路が接続される。制御回路によって第１可変容量Ｃ１の容量値を変化させることにより、発振器ＯＳＣの発振周波数が制御される。
【００２６】
第３トランジスタＭ３は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）であり、ソース端子が接地線（第２基準電圧線）に接続され、ゲート端子が第５ノードＮ５に接続され、ドレイン端子が第４ノードＮ４に接続されている。
【００２７】
第４トランジスタＭ４は、ＮＭＯＳであり、ソース端子が接地線（第２基準電圧線）に接続され、ゲート端子が第４ノードＮ４に接続され、ドレイン端子が第５ノードＮ５に接続されている。
【００２８】
図３において、第３トランジスタＭ３及び第４トランジスタＭ４のソース端子が、発振器ＯＳＣの他端となる。
【００２９】
このような構成により、図３の発振器ＯＳＣは、出力端子ＯＵＴＮ，ＯＵＴＰから、電圧Ｖｓｗｉｎｇを差動出力する。図３の発振器ＯＳＣにおいて、Ｖｓｗｉｎｇは、ＶＯＳＣを中心に変位する正弦波となる。したがって、ＶＯＳＣを一定とすることにより、発振器ＯＳＣの位相雑音を低減し、出力振幅を安定化することができる。
【００３０】
図４は、図１の発振器ＯＳＣの他の例を示す図である。図４の発振器ＯＳＣは、第３インダクタＬ３と、第２可変容量Ｃ２と、第５トランジスタＭ５と、第６トランジスタＭ６と、第７トランジスタＭ７と、第８トランジスタＭ８と、を備える。
【００３１】
第３インダクタＬ３は、一端が第６ノードＮ６に接続され、他端が第７ノードＮ７に接続される。第６ノードＮ６は、出力端子ＯＵＴＮに接続される。出力端子ＯＵＴＮは、第６ノードＮ６の電圧を出力する。第７ノードＮ７は、出力端子ＯＵＴＰに接続される。出力端子ＯＵＴＰは、第７ノードＮ７の電圧を出力する。
【００３２】
第２可変容量Ｃ２は、一端が第６ノードＮ６に接続され、他端が第７ノードＮ７に接続される。第３インダクタＬ３及び第２可変容量Ｃ２により、ＬＣ共振回路が構成される。また、図示されていないが、第２可変容量Ｃ２には、容量値を制御する制御回路が接続される。制御回路によって第２可変容量Ｃ２の容量値を変化させることにより、発振器ＯＳＣの発振周波数が制御される。
【００３３】
第５トランジスタＭ５は、ＰＭＯＳであり、ソース端子が第２ノードＮ２に接続され、ゲート端子が第７ノードＮ７に接続され、ドレイン端子が第６ノードＮ６に接続される。
【００３４】
第６トランジスタＭ６は、ＰＭＯＳであり、ソース端子が第２ノードＮ２に接続され、ゲート端子が第６ノードＮ６に接続され、ドレイン端子が第７ノードＮ７に接続される。
【００３５】
図４第５トランジスタＭ５及び第６トランジスタＭ６のソース端子が、発振器ＯＳＣの一端となる。
【００３６】
第７トランジスタＭ７は、ＮＭＯＳであり、ソース端子が接地線（第２基準電圧線）に接続され、ゲート端子が第７ノードＮ７に接続され、ドレイン端子が第６ノードＮ６に接続される。
【００３７】
第８トランジスタＭ８は、ＮＭＯＳであり、ソース端子が接地線（第２基準電圧線）に接続され、ゲート端子が第６ノードＮ６に接続され、ドレイン端子が第７ノードＮ７に接続される。
【００３８】
図４において、第７トランジスタＭ７及び第８トランジスタＭ８のソース端子が、発振器ＯＳＣの他端となる。
【００３９】
このような構成により、図４の発振器ＯＳＣは、出力端子ＯＵＴＮ，ＯＵＴＰから、電圧Ｖｓｗｉｎｇを差動出力する。図４の発振器ＯＳＣにおいて、Ｖｓｗｉｎｇは、ＶＯＳＣに比例した正弦波となる。したがって、ＶＯＳＣを一定とすることにより、発振器ＯＳＣの位相雑音を低減し、出力振幅を安定化することができる。
【００４０】
図５は、図１の負荷Ｚの一例を示す図である。図５の負荷Ｚは、抵抗Ｒを備える。
【００４１】
抵抗Ｒは、一端が第３ノードＮ３に接続され、他端が接地線（第２基準電圧線）に接続されている。図５において、負荷Ｚの一端は抵抗Ｒの一端であり、負荷Ｚの他端は抵抗Ｒの他端である。このように、負荷Ｚとして抵抗Ｒを用いてもよい。
【００４２】
図６は、図１の負荷Ｚの他の例を示す図である。図６の負荷Ｚは、直列に接続された、抵抗Ｒと、ダイオードＤと、を備える。
【００４３】
抵抗Ｒは、一端が第３ノードＮ３に接続され、他端がダイオードＤのアノード端子に接続されている。ダイオードＤは、アノード端子が抵抗Ｒの他端に接続され、カソード端子が接地線（第２基準電圧線）に接続されている。図６において、負荷Ｚの一端は抵抗Ｒの一端であり、負荷Ｚの他端はダイオードＤのカソード端子である。
【００４４】
一般に、動作電流一定の条件下で、発振器ＯＳＣは、温度が高いほど出力振幅が小さくなる、という温度依存性を有する。従って、負荷が抵抗の場合、温度に依存して発振振幅が低下することになる。しかしながら、図６のように、負荷ＺとしてダイオードＤを利用すると、発振器ＯＳＣの温度依存性を抑制することができる。
【００４５】
これは、ダイオードＤの電圧Ｖｂは、温度が高いほど低下するためである。高温時にダイオードＤの電圧Ｖｂが低下すると、抵抗Ｒに印加される電圧（Ｖｌｏａｄ−Ｖｂ）が上昇し、抵抗Ｒに流れる電流が増加する。これにともなって、発振器ＯＳＣに流れる電流も増加する。
【００４６】
したがって、高温時において、発振器ＯＳＣの出力振幅は、温度依存性により小さくなるとともに、電流の増加により大きくなる。結果として、これらの効果が相殺され、発振器ＯＳＣの温度依存性が抑制される。
【００４７】
図７は、図１の負荷Ｚの他の例を示す図である。図７の負荷Ｚは、直列に接続された、抵抗Ｒと、第９トランジスタＭ９と、を備える。
【００４８】
抵抗Ｒは、一端が第３ノードＮ３に接続され、他端が第９ノードＮ９に接続されている。第９トランジスタＭ９は、ＮＭＯＳであり、ソース端子が接地線に接続され、ゲート端子及びドレイン端子が第９ノード９に接続されている。すなわち、第９トランジスタＭ９は、ダイオード接続されている。
【００４９】
第９トランジスタＭ９のドレイン−ソース間電圧は、温度が高いほど低下する。このため、図７の負荷Ｚであっても、図６と同様、発振器ＯＳＣの温度依存性を抑制することができる。
【００５０】
なお、以上の説明において、第１トランジスタＭ１及び第２トランジスタＭ２は、ＰＭＯＳであったが、ＮＭＯＳであってもよい。図８は、第１トランジスタＭ１及び第２トランジスタＭ２がＮＭＯＳの場合のＶＣＯを示す概略図である。
【００５１】
第１トランジスタＭ１は、ＮＭＯＳであり、ソース端子が接地線（第１基準電圧線）に接続され、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が第２ノードＮ２に接続されている。
【００５２】
第２トランジスタＭ２は、ＮＭＯＳであり、ソース端子が接地線（第１基準電圧線）に接続され、ゲート端子が第１ノードＮ１に接続され、ドレイン端子が第３ノードＮ３に接続されている。
【００５３】
負荷Ｚは、一端が第３ノードＮ３に接続され、他端が電源線（第２基準電圧線）に接続されている。
【００５４】
増幅器ＯＰは、オペアンプであり、出力端子が第１ノードＮ１に接続され、負入力端子（第１入力端子）が第２ノードＮ２に接続され、正入力端子（第２入力端子）が第３ノードＮ３に接続されている。
【００５５】
発振器ＯＳＣは、ＬＣ共振を用いた発振器であり、一端が第２ノードＮ２に接続され、他端が電源線（第２基準電圧線）に接続されている。発振器ＯＳＣは、第１トランジスタＭ１から供給される電流により駆動され、出力端子ＯＵＴから発振信号を出力する。
【００５６】
このような構成により、上述の通り、発振器ＯＳＣの位相雑音を低減し、出力振幅を安定させることができる。図８のＶＣＯに、図３の発振器ＯＳＣを適用する場合には、図９に示すように、発振器ＯＳＣの一端と他端とを入れ替えて接続すればよい。
【００５７】
すなわち、第３インダクタＭ３及び第４インダクタＭ４のソース端子が、発振器ＯＳＣの一端となり、第１インダクタＬ１及び第２インダクタＬ２の一端が、発振器ＯＳＣの他端となるように、発振器ＯＳＣを接続すればよい。これは、図４の発振器ＯＳＣについても同様である。
【００５８】
（第２実施形態）
次に、第２実施形態に係るＶＣＯについて、図１０〜図１２を参照して説明する。図１０は、本実施形態に係るＶＣＯを示す概略図である。図１０に示すように、本実施形態に係るＶＣＯは、比較器（Comparater）と、バイアス制御回路（Bias Control Logic）と、を更に備える。
【００５９】
比較器は、第１入力端子が第２ノードＮ２に接続され、第２入力端子が参照電圧源（図示省略）に接続されている。比較器は、第１入力端子から入力されたＶＯＳＣと、第２入力端子から入力された参照電圧Ｖｒｅｆと、を比較し、比較結果に応じた信号を出力する。
【００６０】
バイアス制御回路は、論理回路であり、比較器の出力信号を入力される。バイアス制御回路は、比較器による比較結果に基づいて、ＶＯＳＣがＶｒｅｆとが近くなるように、第１トランジスタＭ１のサイズを制御する。バイアス制御回路は、第１トランジスタＭ１のサイズの制御（キャリブレーション）を、ＶＣＯの起動時に実行する。
【００６１】
図１１は、本実施形態に係る第１トランジスタＭ１の一例を示す図である。図１１の第１トランジスタＭ１は、並列に接続されたサイズの異なるｎ個のトランジスタｍ１〜ｍｎにより構成される。トランジスタｍ１〜ｍｎは、いずれもＰＭＯＳである。以下では、トランジスタｍＸは、トランジスタｍ１〜ｍｎの中でＸ番目にサイズが小さいトランジスタであるものとする。
【００６２】
図１１において、トランジスタｍＸは、ソース端子が電源線に接続され、ドレイン端子が第２ノードＮ２に接続されており、トランジスタｍ１の２Ｘ−１倍のサイズを有する。トランジスタｍＸのゲート端子は、スイッチＳＸを介して第１ノードＮ１と接続されている。
【００６３】
スイッチＳＸは、バイアス制御回路からの制御信号（Code[n-1:0]）によって開閉を制御される。制御信号によりスイッチＳＸがオンになると、トランジスタｍＸのゲート端子と第１ノードＮ１とが接続され、ゲート端子にバイアス電圧Ｖｂｉａｓ（＝ＶＰ）が印加され、トランジスタｍＸがオンになる。そして、オンになった１つ又は複数のトランジスタｍＸは、オンになったトランジスタｍＸの合計サイズを有する第１トランジスタＭ１として機能する。
【００６４】
このように、バイアス制御回路は、制御信号によってオンにするトランジスタｍＸを選択することにより、第１トランジスタＭ１のサイズを制御することができる。第１トランジスタＭ１がｎ個のトランジスタｍＸにより構成される場合、第１トランジスタＭ１のサイズは、２Ｎ−１階調に制御可能である。
【００６５】
図１２は、バイアス制御回路によるキャリブレーションを説明する図である。図１２に示すように、バイアス制御回路は、第１トランジスタＭ１のサイズを最大に設定し、比較器がＶＯＳＣとＶｒｅｆとを比較する。ＶＯＳＣがＶｒｅｆより高い場合、バイアス制御回路は、第１トランジスタＭ１のサイズを１階調小さく設定し、再び比較器がＶＯＳＣとＶｒｅｆとを比較する。バイアス制御回路は、このような処理を、ＶＯＳＣとＶｒｅｆとが一致するまで、或いは、ＶＯＳＣがＶｒｅｆより小さくなるまで繰り返す。これにより、第１トランジスタＭ１のサイズは、ＶＯＳＣとＶｒｅｆとが近くなるように制御される。キャリブレーションの終了後、比較器及びバイアス制御回路は、動作を停止する。
【００６６】
上述の通り、発振器ＯＳＣは、温度に依存して出力振幅が変動する。このため、例えば、高温時には、出力振幅が小さくなり、所望の出力振幅を得られない恐れがある。しかしながら、本実施形態に係るＶＣＯは、起動時にＶＯＳＣとＶｒｅｆとが近くなるように第１トランジスタＭ１のサイズを制御する。これにより、例えば、高温時には、第１トランジスタＭ１のサイズが大きく設定され、発振器ＯＳＣの電流が増加し、出力振幅が大きくなる。このように、第１トランジスタＭ１のサイズを制御することにより、ＶＣＯの出力振幅を所望の大きさに調整することができる。
【００６７】
また、比較器及びバイアス制御回路は、ＶＣＯの動作中にはオフであるため、雑音に寄与しない。したがって、ＶＣＯの位相雑音を抑制したまま、出力振幅を制御することができる。
【００６８】
（第３実施形態）
次に、第３実施形態に係るＶＣＯについて、図１３を参照して説明する。図１３は、本実施形態に係るＶＣＯを示す概略図である。図１３に示すように、本実施形態に係るＶＣＯは、振幅検出器（Peak Detector）を更に備える。
【００６９】
振幅検出器は、出力端子ＯＵＴに接続され、発振器ＯＳＣの出力電圧Ｖｓｗｉｎｇを入力され、出力振幅（Ｖｓｗｉｎｇの振幅）を検出する。
【００７０】
比較器は、振幅検出器が検出した出力振幅Ｖｄｅｔと、参照電圧Ｖｒｅｆと、を比較し、比較結果を出力する。
【００７１】
バイアス制御回路は、比較器から比較結果を入力され、出力振幅Ｖｄｅｔと参照電圧Ｖｒｅｆとが近くなるように、第１トランジスタＭ１のサイズを制御（キャリブレーション）する。キャリブレーションは、ＶＣＯの起動時に行われ、キャリブレーションの終了後、振幅検出器は動作を停止する。キャリブレーションは、第２実施形態と同様に、第１トランジスタＭ１のサイズを徐々に小さくしながら、ＶｄｅｔとＶｒｅｆとが近くなるサイズを探索することにより行われる。
【００７２】
以上説明した通り、本実施形態に係るＶＣＯは、第１トランジスタＭ１のサイズを制御することにより、ＶＣＯの出力振幅を所望の大きさに調整することができる。また、振幅検出器は、ＶＣＯの動作中にはオフであるため、雑音に寄与しない。さらに、従来方式と異なり、振幅検出器で発生する雑音を気にしなくて良いため、回路を構成する素子をＶＣＯの負荷として見えない程度に小さくすることが出来る。したがって、ＶＣＯの位相雑音を抑制したまま、出力振幅を制御することができる。
【００７３】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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