(57)【要約】【課題】占有面積を増大させることなく光電変換素子の飽和電子数を増大させることができる固体撮像装置を提供すること。【解決手段】実施形態によれば、固体撮像装置が提供される。固体撮像装置は、フローティングディフュージョンと、転送ゲートと、光電変換素子とを備える。フローティングディフュージョンは、半導体層における表面部分に設けられる。転送ゲートは、半導体層の表面から内部へ向けて延伸し、半導体層の内部でフローティングディフュージョン側へ向けて屈曲する。光電変換素子は、転送ゲートを介してフローティングディフュージョンとは逆側の半導体層に設けられ、転送ゲートの側面側から底面側に亘って連続する。【選択図】図３
2016018958.tif 000002
【特許請求の範囲】
【請求項１】
半導体層における表面部分に設けられるフローティングディフュージョンと、
前記半導体層の表面から内部へ向けて延伸し、前記半導体層の内部でフローティングディフュージョン側へ向けて屈曲する転送ゲートと、
前記転送ゲートを介して前記フローティングディフュージョンとは逆側の前記半導体層に設けられ、前記転送ゲートの側面側から底面側に亘って連続する光電変換素子と
を備えることを特徴とする固体撮像装置。
【請求項２】
前記転送ゲートは、
前記半導体層の表面から内部へ向けて延伸する第１ゲート部と、
前記第１ゲート部の底部から当該第１ゲート部の延伸方向とは異なる方向へ延伸する櫛歯状の第２ゲート部と
を備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第２ゲート部は、
前記半導体層の面方向に沿って延伸し、先端部分が平面視において前記フローティングディフュージョンにおける前記第１ゲート部側の端部よりも前記フローティングディフュージョン側まで達する
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記第１ゲート部および前記第２ゲート部は、
櫛歯状に形成される
ことを特徴とする請求項２または請求項３に記載の固体撮像装置。
【請求項５】
前記光電変換素子は、
前記半導体層の表面から前記第２ゲート部の底面よりも深い位置まで達する第１導電型の半導体領域と、
前記第１導電型の半導体領域の底面に上面が接する第２導電型の半導体領域と
を備えることを特徴とする請求項２〜４のいずれか一つに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
従来、半導体基板の深さ方向に光電変換素子を形成することによって飽和電子数を減少させずに占有面積を低減し、光電変換素子とフローティングディフュージョンとの間に縦型の転送ゲートを埋設することによって電荷転送効率を向上させた固体撮像装置がある。
【０００３】
かかる固体撮像装置では、如何にして占有面積を増大させることなく光電変換素子の飽和電子数を増大させるかが課題となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１９９４８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、占有面積を増大させることなく光電変換素子の飽和電子数を増大させることができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、フローティングディフュージョンと、転送ゲートと、光電変換素子とを備える。フローティングディフュージョンは、半導体層における表面部分に設けられる。転送ゲートは、前記半導体層の表面から内部へ向けて延伸し、前記半導体層の内部でフローティングディフュージョン側へ向けて屈曲する。光電変換素子は、前記転送ゲートを介して前記フローティングディフュージョンとは逆側の前記半導体層に設けられ、前記転送ゲートの側面側から底面側に亘って連続する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図。
【図２】第１の実施形態に係る固体撮像装置の概略構成を示すブロック図。
【図３】第１の実施形態に係る画素アレイの断面を模式的に示す説明図。
【図４】第１の実施形態に係る画素アレイの製造工程を示す説明図。
【図５】第１の実施形態に係る画素アレイの製造工程を示す説明図。
【図６】第１の実施形態に係る画素アレイの製造工程を示す説明図。
【図７】第２の実施形態に係る画素アレイの断面を模式的に示す説明図。
【図８】第２の実施形態に係る画素アレイの断面を模式的に示す説明図。
【図９】第２の実施形態の変形例に係る画素アレイの断面を模式的に示す説明図。
【図１０】第３の実施形態に係る画素アレイの断面を模式的に示す説明図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係る固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１０】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末等の電子機器に適用される。
【００１１】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理等の高画質化処理を行う。
【００１２】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１３】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作等に応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイである。
【００１４】
次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、第１の実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１５】
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子の入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。なお、本実施形態に係るイメージセンサ２０は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサであってもよい。
【００１６】
イメージセンサ２０は、周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング部）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備える。
【００１７】
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。そして、画素アレイ２３では、各画素に対応する各光電変換素子が入射光量に応じた信号電荷（例えば、電子）を発生させて蓄積する。
【００１８】
本実施形態の画素アレイ２３では、半導体基板の深さ方向に光電変換素子を形成し、光電変換素子とフローティングディフュージョンとの間に縦型の転送ゲートを埋設することにより飽和電子数を減少させずに占有面積を低減しつつ電荷転送効率を向上させている。
【００１９】
さらに、画素アレイ２３では、半導体層内における縦型の転送ゲートの形状および光電変換素子の形状を工夫することによって、占有面積を増大させることなく光電変換素子の飽和電子数を増大させている。かかる画素アレイの構造の一例については、図３を参照して後述する。
【００２０】
タイミング制御部２５は、垂直シフトレジスタ２４に対して動作タイミングの基準となるパルス信号を出力する処理部である。垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００２１】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。
【００２２】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
【００２３】
信号処理回路２１は、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行って後段処理部１２へ出力する処理部である。信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理等の信号処理を行う。
【００２４】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
【００２５】
次に、図３を参照し、第１の実施形態に係る画素アレイ２３の構造の一例について説明する。ここでは、画素アレイ２３における光電変換素子（以下、「ＰＤ」と記載する）、転送ゲート（以下、「ＴＧ」と記載する）、およびフローティングディフュージョン（以下、「ＦＤ」と記載する）の構造について説明する。
【００２６】
図３は、第１の実施形態に係る画素アレイ２３の断面を模式的に示す説明図である。なお、図３の（ａ）には、画素アレイ２３の１画素に対応する部分を平面視においてＰＤ４、ＴＧ５、およびＦＤ６を結ぶ直線に沿って切断した断面を模式的に示しており、図３の（ｂ）には、画素アレイ２３の１画素に対応する部分を図３の（ａ）に示すＡ−Ａ’線に沿って切断した断面を模式的に示している。
【００２７】
図３の（ａ）に示すように、画素アレイ２３は、ＰＤ４と、ＴＧ５と、ＦＤ６とを備える。ＴＧ５は、半導体層の表面（ここでは、上面）から内部へ向けて延伸し、半導体層の内部でＦＤ６側へ向けて屈曲する。
【００２８】
かかるＴＧ５は、第１ゲート部５１と、第２ゲート部５２と、電極パッド５３とを含む。第１ゲート部５１は、半導体層の表面から内部へ向けて延伸し、底部の先端面が第２ゲート部５２の基端側上面に接するように設けられる。
【００２９】
第２ゲート部５２は、第１ゲート部５１の底部から第１ゲート部５１の延伸方向とは異なる方向へ延伸する。電極パッド５３は、第１ゲート部５１における半導体層の表面側端面に接するように設けられる。
【００３０】
図３の（ａ）では、第１ゲート部５１の延伸方向と第２ゲート部５２の延伸方向とのなす角度が９０度であり、ＴＧ５が断面視Ｌ字状の場合を例示しているが、第１ゲート部５１の延伸方向と第２ゲート部５２の延伸方向とのなす角度は略９０度に限定されるものではない。すなわち、ＴＧ５は、半導体層の表面から内部へ延伸し、半導体層の内部においてＦＤ６側へ屈曲した形状であればよい。
【００３１】
これら第１ゲート部５１、第２ゲート部５２、および電極パッド５３は、例えば、ポリシリコンなどの導電性材料によって形成される。また、第１ゲート部５１および第２ゲート部５２の周面は、例えば、酸化シリコンなどの絶縁性材料によって形成される絶縁膜５４によって被覆される。かかる絶縁膜５４は、ゲート絶縁膜として機能する。
【００３２】
また、半導体層の上面には、例えば、ＴＥＯＳ（テトラエトキシシラン）によって形成される層間絶縁膜５５が設けられる。かかる層間絶縁膜５５の内部には、多層配線が設けられる。
【００３３】
ＰＤ４は、ＴＧ５を介してＦＤ６とは逆側の半導体層に設けられ、ＴＧ５の側面側から底面側に亘って連続する。かかるＰＤ４は、例えば、ボロンなどのＰ型の不純物がドープされたＰ型の半導体領域４１と、例えば、リンなどのＮ型の不純物がドープされたＮ型の半導体領域４２とのＰＮ接合によって形成されるフォトダイオードである。
【００３４】
Ｎ型の半導体領域４３の底面側には、Ｎ型の半導体領域４２よりも不純物濃度が低いＮ型の半導体層４２が設けられる。なお、ここでは、図示を省略したが、Ｎ型の半導体層４３の底面側には、保護膜、カラーフィルタ、およびマイクロレンズなどが設けられる。
【００３５】
かかるＰＤ４は、Ｎ型の半導体層４３側から入射する光を信号電荷へ光電変換し、電荷蓄積領域となるＮ型の半導体領域４２に蓄積する。ここで、本実施形態に係るＰＤ４は、第１ゲート部５１の一方の側面側から第２ゲート部５２の底面側に亘って連続するように設けられる。
【００３６】
これにより、ＰＤ４は、Ｎ型の半導体領域４２のなかで、第１ゲート部５１の一方の側面側に位置する第１領域Ｎ１に加え、第２ゲート部５２の底面側に位置する第２領域Ｎ２までを電荷蓄積領域として機能させることができる。
【００３７】
したがって、ＰＤ４によれば、平面視における第１領域Ｎ１の占有面積を増大させることなく、第２領域Ｎ２を電荷蓄積領域として有効活用することによって、電荷蓄積領域の飽和電子数を増大させることができる。
【００３８】
また、画素アレイ２３は、ＴＧ５を介してＰＤ４とは逆側にＦＤ６が設けられる。かかるＦＤ６は、例えば、ボロンなどのＰ型の不純物がドープされたＰ型のエピタキシャル層６０の表面側に、例えば、リンなどのＮ型の不純物がドープされて形成される。なお、ＦＤ６およびＰ型のエピタキシャル層６０と第１ゲート部５１との間には、例えば、酸化シリコンなどの絶縁領域５６が設けられる。
【００３９】
かかる画素アレイ２３では、ＴＧ５へ所定の電圧が印可された場合に、Ｎ型の半導体領域４２とＦＤ６との間にチャネルが形成され、図３の（ａ）および図３の（ｂ）に太線矢印で示す経路Ｒ１を通ってＰＤ４からＦＤ６へ信号電荷が転送される。
【００４０】
ここで、ＰＤ４におけるＮ型の半導体領域４２は、第１ゲート部５１よりもＦＤ６側まで拡張されているが、かかる拡張された第２領域Ｎ２上には、第２ゲート部５２が設けられるため、信号電荷の伝送効率低下を抑制することができる。
【００４１】
このように、画素アレイ２３では、縦型の転送ゲートである第１ゲート部５１の底部からＦＤ６側へ第２ゲート部５２が延伸し、さらに、ＰＤ４が第１ゲート部５１の一方の側面側から第２ゲート部５２の底面側に亘って連続するように設けられる。
【００４２】
これにより、第１の実施形態に係る画素アレイ２３は、占有面積を増大させることなく、ＰＤ４の飽和電子数を増大させることがきる。
【００４３】
次に、図４〜図６を参照し、第１の実施形態に係る画素アレイ２３の製造方法について説明する。図４〜図６は、第１の実施形態に係る画素アレイ２３の製造工程を示す説明図である。
【００４４】
画素アレイ２３を製造する場合には、図４の（ａ）に示すように、例えば、シリコンウェハなどの半導体基板１００の表面上にＰ型の不純物がドープされた半導体層であるＰ型のエピタキシャル層６０を形成する。その後、図４の（ｂ）に示すように、Ｐ型のエピタキシャル層６０におけるＴＧ５の形成位置に開口Ｈ１を形成する。ここでは、平面視矩形状の開口Ｈ１を形成する。
【００４５】
続いて、Ｐ型のエピタキシャル層６０におけるＰＤ４が形成される側の表面および開口Ｈ１の底面からＮ型の不純物をイオン注入し、アニール処理を行う。これにより、図４の（ｃ）に示すように、Ｐ型のエピタキシャル層６０におけるＰＤ４が形成される側の底部にＮ型の半導体層４３が形成される。
【００４６】
その後、Ｐ型のエピタキシャル層６０におけるＰＤ４の形成位置へ、Ｎ型の不純物とＰ型の不純物とを順次イオン注入し、アニール処理を行うことによって、Ｎ型の半導体領域４２およびＰ型の半導体領域４１を形成する。このとき、Ｎ型の半導体領域４２は、Ｎ型の不純物濃度がＮ型の半導体層４３よりも高くなるように形成される。これにより、ＰＤ４が形成される。
【００４７】
ここで、Ｐ型の半導体領域４１は、開口Ｈ１におけるＰＤ４が形成される側の側面および底面を被覆するように形成される。このように、開口Ｈ１とＮ型の半導体領域４２との間に、Ｐ型の半導体領域４１を介在させることによって、開口Ｈ１の周面および底面の結晶欠陥に起因して生じた電子がＮ型の半導体領域４２に蓄積されることを抑制することができる。これにより、撮像画像における所謂白キズの発生を抑制することができる。
【００４８】
その後、Ｐ型のエピタキシャル層６０におけるＦＤ６の形成位置へＮ型の不純物をイオン注入し、アニール処理を行うことによってＦＤ６を形成する。なお、Ｎ型の半導体層４３、Ｎ型の半導体領域４２、Ｐ型の半導体領域４１、およびＦＤ６の形成順序は、上記した形成順序に限定されるものではない。
【００４９】
続いて、図５の（ａ）に示すように、開口Ｈ１の底面および内側面と、Ｐ型の半導体領域４１およびＦＤ６の表面とに、例えば、酸化シリコンによって絶縁膜５４を形成する。そして、絶縁膜５４によって被覆された開口Ｈ１の底面部分に、例えば、ポリシリコンを埋め込むことによって、第２ゲート部５２を形成する。
【００５０】
続いて、図５の（ｂ）に示すように、第２ゲート部５２の上面に絶縁膜５４を形成した後、第２ゲート部５２を被覆した部分以外の絶縁膜５４を除去し、その後、例えば、ＴＥＯＳによって開口Ｈ１を埋め戻すことによって、絶縁領域５６を形成する。
【００５１】
続いて、図５の（ｃ）に示すように、絶縁領域５６におけるＰ型の半導体領域４１側の部分に、先ほど形成した開口Ｈ１よりも幅が狭い平面視矩形状の開口Ｈ２を形成する。これによって、Ｐ型の半導体領域４１における絶縁領域５６との界面と、第２ゲート部５２の上面の一部とを露出させる。
【００５２】
その後、図６の（ａ）に示すように、Ｐ型の半導体領域４１、絶縁領域５６、およびＦＤ６の表面と、開口Ｈ２の底面および内側面とに、例えば、酸化シリコンによって絶縁膜５４を形成する。
【００５３】
続いて、図６の（ｂ）に示すように、開口Ｈ２の底面を被覆している部分の絶縁膜５４を選択的に除去して第２ゲート部５２の表面を部分的に露出させる。そして、図６（ｃ）に示すように、開口Ｈ２の内部に、例えば、ポリシリコンを埋め込むことによって、第１ゲート部５１を形成し、第１ゲート部５１の上面に、例えば、ポリシリコンによって電極パッド５３を形成する。
【００５４】
その後、Ｐ型の半導体領域４１、絶縁領域５６、およびＦＤ６上の不要な絶縁膜５４を除去した後、層間絶縁膜５５（図３参照）を積層する。そして、半導体基板１００を裏面側から研削および研磨し、Ｎ型の半導体層４３およびＰ型のエピタキシャル層６０を露出させる。
【００５５】
これにより、図３に示す画素アレイ２３が製造される。なお、ここで説明した製造方法は一例であり、図３に示す画素アレイ２３を製造する方法は、上述した製造工程に限定されるものではない。
【００５６】
上述したように、第１の実施形態に係るＴＧ５は、半導体層の表面から内部へ向けて延伸し、半導体層の内部でＦＤ６側へ屈曲した形状となっている。そして、第１の実施形態に係るＰＤ４は、ＴＧ５を介してＦＤ６とは逆側の半導体層に設けられ、ＴＧ５の側面側から底面側に亘って連続する形状となっている。
【００５７】
これにより、第１の実施形態に係る画素アレイ２３では、ＴＧ５の側面側に加え、ＴＧ５の底面側までもＰＤ４の電荷蓄積領域として有効利用することができるので、占有面積を増大させることなくＰＤ４の飽和電子数を増大させることができる。
【００５８】
（第２の実施形態）
次に、図７〜図９を参照し、第２の実施形態に係る固体撮像装置について説明する。なお、第２の実施形態に係る固体撮像装置は、画素アレイの構成が異なる点を除き、第１の実施形態に係る固体撮像装置１４と同様の構成である。このため、ここでは、第２の実施形態に係る画素アレイ２３ａ，２３ｂについて説明する。
【００５９】
図７および図８は、第２の実施形態に係る画素アレイ２３ａの断面を模式的に示す説明図であり、図９は、第２の実施形態の変形例に係る画素アレイ２３ｂの断面を模式的に示す説明図である。
【００６０】
以下の説明では、図７および図８に示す画素アレイ２３ａ、図９に示す画素アレイ２３ｂの構成要素のうち、図３に示す画素アレイ２３の構成要素と形状は異なるが同一の材料によって形成され、同一の機能を担う構成要素については、図３に示す符号と同一の符号を付し、その末尾に「ａ」を付することにより、その材料および機能についての説明を省略する。
【００６１】
なお、図７には、画素アレイ２３ａの１画素に対応する部分を平面視においてＰＤ４ａ、ＴＧ５ａ、およびＦＤ６ａを結ぶ直線に沿って切断した断面を模式的に示している。図８の（ａ）には、画素アレイ２３ａの１画素に対応する部分を図７に示すＢ−Ｂ’線に沿って切断した断面を模式的に示している。図８の（ｂ）には、画素アレイ２３ａの１画素に対応する部分を図７に示すＣ−Ｃ’線に沿って切断した断面を模式的に示している。また、図９に示す画素アレイ２３ｂの断面は、図８の（ａ）に示す画素アレイ２３ａの断面と対応する部分の断面である。
【００６２】
図７および図８に示すように、画素アレイ２３ａは、ＰＤ４ａ、ＴＧ５ａ、およびＦＤ６ａの形状が第１の実施形態に係る画素アレイ２３とは異なる。これに伴い、絶縁領域５６ａの形状が変更され、さらにＦＤ６ａ上に接続部６１が設けられる。
【００６３】
具体的には、図７に示すように、ＴＧ５ａの第２ゲート部５２ａは、先端部分が平面視においてＦＤ６ａにおける第１ゲート部５１ａ側の端部よりもＦＤ６ａ側まで達する。図７に示す例では、第２ゲート部５２ａは、ＦＤ６ａと上下に重なる位置まで延伸している。
【００６４】
そして、ＰＤ４ａにおける第２領域Ｎ２ａは、第２ゲート部５２ａの底面に沿ってＦＤ６ａと上下に重なる位置まで延伸している。これにより、ＰＤ４ａは、第２領域Ｎ２ａがさらに拡張されるので、飽和電子数がさらに増大する。
【００６５】
また、図７および図８の（ａ）に示すように、第２ゲート部５２ａは、半導体層の面方向に沿った櫛歯状に形成される。そして、ＦＤ６ａは、平面視において櫛歯状の第２ゲート部５２ａと交互に配置されるように、半導体層の表面側に複数設けられる。
【００６６】
これにより、画素アレイ２３ａでは、ＴＧ５ａに所定の電圧が印加された場合、ＰＤ４ａに蓄積された信号電荷が、隣り合う第２ゲート部５２ａの間および側面を経由する経路（図７および図８の（ａ）に太線矢印で示す経路Ｒ２）を通ってＦＤ６ａへ転送される。
【００６７】
また、図８の（ｂ）に示すように、第１ゲート部５１ａは、第２ゲート部５２ａに連続する櫛歯状に形成される。これにより、画素アレイ２３ａでは、ＴＧ５ａに所定の電圧が印加された場合、ＰＤ４ａに蓄積された信号電荷が、隣り合う第１ゲート部５１ａの間および側面を経由する経路（図７および図８の（ａ）に太線矢印で示す経路Ｒ３）を通ってＦＤ６ａへ転送される。
【００６８】
各ＦＤ６ａ同士は、ＦＤ６ａの列上を横断する接続部６１によって接続される。接続部６１は、例えば、ポリシリコンなどの導電性材料によって形成される。なお、各ＦＤ６ａ同士の接続態様は、これに限定されるものではない。例えば、ＦＤ６ａにおける第１ゲート部５１ａ側とは逆側の端部に接続部６１を埋め込むことによって、各ＦＤ６ａ同士を接続してもよい。
【００６９】
また、層間絶縁膜５５ａ中に接続用の配線を設け、かかる配線によって各ＦＤ６ａ同士を接続してもよい。かかる場合、例えば、図９に示す画素アレイ２３ｂのように、各フローティングディフュージョン６ａ上にコンタクトプラグ６２を設け、層間絶縁膜５５ａ中に設けられる接続用の配線６３によってコンタクトプラグ６２同士を接続する。コンタクトプラグ６２は、例えば、ポリシリコンによって形成される。また、配線６３は、例えば、銅によって形成される。これにより、各ＦＤ６ａ同士が接続される。
【００７０】
上述したように、第２の実施形態に係る画素アレイ２３ａでは、第２ゲート部５２ａが平面視においてＦＤ６ａと重なる位置まで延伸し、ＰＤ４ａが平面視において第２ゲート部５２ａの底面に沿ってＦＤ６ａと上下に重なる位置まで延伸している。これにより、第２の実施形態に係る画素アレイ２３ａでは、画素アレイ２３ａの占有面積を増大させることなく、ＰＤ４ａの飽和電子数をさらに増大させることができる。
【００７１】
また、第２の実施形態に係る画素アレイ２３ａでは、第１ゲート部５１ａおよび第２ゲート部５２ａが櫛歯状に形成される。これにより、第２の実施形態に係る画素アレイ２３ａでは、隣り合う第１ゲート部５１ａの間や側面、隣り合う第２ゲート部５２ａの間や側面を経由させてＰＤ４ａからＦＤ６ａへ信号電荷を転送することができるので、信号電荷の転送効率を向上させることができる。
【００７２】
したがって、第２の実施形態に係る画素アレイ２３ａによれば、Ｎ型の半導体領域４２ａからＦＤ６ａへ転送されずにＮ型の半導体領域４２ａに残留する信号電荷を低減させることによって、撮像画像における残像の発生を抑制することができる。
【００７３】
（第３の実施形態）
次に、図１０を参照し、第３の実施形態に係る固体撮像装置について説明する。第３の実施形態に係る固体撮像装置は、ＰＤの構成が異なる点を除き、第２の実施形態に係る固体撮像装置と同様の構成である。このため、ここでは、第３の実施形態に係るＰＤ４ｂについて説明する。
【００７４】
図１０は、第３の実施形態に係る画素アレイ２３ｃの断面を模式的に示す説明図である。以下の説明では、図１０に示す画素アレイ２３ｃの構成要素のうち、図７に示す画素アレイ２３ａの構成要素と同一の構成要素について、図７に示す符号と同一の符号を付することにより、その説明を省略する。
【００７５】
また、図１０に示す画素アレイ２３ｃの構成要素のうち、図７に示す画素アレイ２３ａの構成要素と形状は異なるが同一の材料によって形成され、同一の機能を担う構成要素については、図７に示す符号の末尾の「ａ」に変えて「ｂ」を付することにより、その材料および機能についての説明を省略する。なお、図１０には、画素アレイ２３ｃの１画素に対応する部分を平面視においてＰＤ４ｂ、ＴＧ５ａ、およびＦＤ６ａを結ぶ直線に沿って切断した断面を模式的に示している。
【００７６】
図１０に示すように、画素アレイ２３ｃのＰＤ４ｂは、半導体層の表面から第２ゲート部５２ａの底面よりも深い位置まで達するＰ型の半導体領域４１ｂと、Ｐ型の半導体領域４１ｂの底面に上面が接するＮ型の半導体領域４２ｂとを備える。
【００７７】
かかる画素アレイ２３ｃでは、Ｐ型の半導体領域４１ｂと層間絶縁膜５５ａとの界面を、Ｎ型の半導体領域４２ｂから離隔させることができる。したがって、画素アレイ２３ｃによれば、Ｐ型の半導体領域４１ｂ表面の結晶欠陥に起因して生じる電子がＮ型の半導体領域４２ｂに蓄積されることを抑制することができるので、撮像画像における白キズの発生を抑制することができる。
【００７８】
上述したように、第３の実施形態に係る画素アレイ２３ｃでは、ＰＤ４ｂにおけるＰ型の半導体領域４１ｂとＮ型の半導体領域４２ｂとがＴＧ５ａの底面よりも深い位置においてＰＮ接合される。
【００７９】
これにより、第３の実施形態に係る画素アレイ２３ｃでは、ＰＤ４ｂにおけるＮ型の半導体領域４２ｂを、Ｐ型の半導体領域４１ｂと層間絶縁膜５５ａとの界面から遠ざけることができる。
【００８０】
したがって、第３の実施形態に係る画素アレイ２３ｃによれば、Ｐ型の半導体領域４１ｂにおいて光の有無とは無関係に生じる電子がＮ型の半導体領域４２ｂに蓄積されることを抑制することによって、撮像画像における白キズの発生を抑制することができる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１  デジタルカメラ、  １１  カメラモジュール、  １２  後段処理部、  １３  撮像光学系、  １４  固体撮像装置、  １５  ＩＳＰ、  １６  記憶部、  １７  表示部、  ２０  イメージセンサ、  ２１  信号処理回路、  ２２  周辺回路、  ２３，２３ａ，２３ｃ  画素アレイ、  ２４  垂直シフトレジスタ、  ２５  タイミング制御部、  ２６  ＣＤＳ、  ２７  ＡＤＣ、  ２８  ラインメモリ、  ４，４ａ，４ｂ  ＰＤ、  ４１，４１ａ、４１ｂ  Ｐ型の半導体領域、  ４２，４２ａ，４２ｂ  Ｎ型の半導体領域、  ４３，４３ａ  Ｎ型の半導体層、  ５，５ａ  ＴＧ、  ５１，５１ａ  第１ゲート部、  ５２，５２ａ  第２ゲート部、  ５３，５３ａ  電極パッド、  ５４，５４ａ  絶縁膜、  ５５，５５ａ  層間絶縁膜、  ５６，５６ａ  絶縁領域、  ６，６ａ  ＦＤ、  ６０，６０ａ  Ｐ型のエピタキシャル層、  ６１  接続部、  ６２  コンタクトプラグ、  ６３  配線、  １００  半導体基板、  Ｈ１，Ｈ２  開口、  Ｒ１，Ｒ２，Ｒ３  経路、  Ｎ１  第１領域、  Ｎ２，Ｎ２ａ  第２領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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