(57)【要約】【課題】大きな周波数差が存在する場合でも周波数引き込みを達成出来る制御を行い、データの周波数に何ら制約を持たないクロック・データリカバリ回路及び信号伝送システムを提供すること。【解決手段】制御電圧で発振周波数を制御する電圧制御発振器１１と、この電圧制御発振器に接続されるプログラマブル分周器１２と、プログラマブル分周器に接続される位相周波数比較器１３と、電圧制御発振器に接続される周波数比較器１４と、電圧制御発振器に接続される位相比較器１５と、位相周波数比較器及び周波数比較器に接続される選択部１７ａ，１７ｂと、選択部に接続されるチャージポンプＦＤ１８と、位相比較器接続されるチャージポンプＰＤ１９と、両チャージポンプ及び電圧制御発振器に接続されるループフィルタ２０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
制御電圧で発振周波数を制御する電圧制御発振器と、
前記電圧制御発振器に接続される第１のプログラマブル分周器と、
前記第１のプログラマブル分周器に接続される位相周波数比較器と、
前記電圧制御発振器に接続される周波数比較器と、
前記電圧制御発振器に接続される位相比較器と、
前記位相周波数比較器及び前記周波数比較器に接続される第１の選択部と、
前記第１の選択部に接続される周波数比較器用チャージポンプと、
前記位相比較器に接続される位相比較器用チャージポンプと、
前記周波数比較器用チャージポンプ及び前記位相比較器用チャージポンプに接続され、前記電圧制御発振器に接続されるループフィルタと、
を備えることを特徴とするクロック・データリカバリ回路。
【請求項２】
前記周波数比較器及び前記位相比較器に接続される第２の選択部を備えることを特徴とする請求項１に記載のクロック・データリカバリ回路。
【請求項３】
前記第２の選択部は、ランダムデータ信号及びトレーニング信号が入力され、どちらか一方の信号を前記周波数比較器及び前記位相比較器に出力することを特徴とする請求項１又は２に記載のクロック・データリカバリ回路。
【請求項４】
前記位相周波数比較器は、前記トレーニング信号に関連した信号が入力されることを特徴とする請求項３に記載のクロック・データリカバリ回路。
【請求項５】
前記第１の選択部は、前記位相周波数比較器からの信号及び前記周波数比較器からの信号が入力され、どちらか一方の信号を前記周波数比較器用チャージポンプに出力することを特徴とする請求項３に記載のクロック・データリカバリ回路。
【請求項６】
前記第２の選択部は、前記トレーニング信号を前記周波数比較器及び前記位相比較器に出力し、前記第１の選択部は、前記位相周波数比較器からの信号を前記周波数比較器用チャージポンプに出力し、
前記第１の選択部は、前記周波数比較器からの信号を前記周波数比較器用チャージポンプに出力し、
前記第２の選択部は、前記ランダムデータ信号を前記周波数比較器及び前記位相比較器に出力する
ことを特徴とする請求項５に記載のクロック・データリカバリ回路。
【請求項７】
請求項２乃至６のいずれかのクロック・データリカバリ回路を含むデシリアライザ部と、
入力信号と同期をとるための位相同期回路と、前記位相同期回路に接続される第１の分周器と、前記分周器に接続されるプログラマブル分周器とを含むシリアライザ部と、
を備えることを特徴とする信号伝送システム。
【請求項８】
前記電圧制御発振器と前記第１のプログラマブル分周器の間に接続される第２の分周器と、
前記第２の分周器に接続される記憶回路と、
を備えることを特徴とする請求項１に記載のクロック・データリカバリ回路。
【請求項９】
前記第２のプログラマブル分周器及び前記位相周波数比較器及び前記周波数比較器は、前記ランダムデータ信号が入力されることを特徴とする請求項８に記載のクロック・データリカバリ回路。
【請求項１０】
前記ランダムデータ信号は、プリアンブルデータ信号を含むことを特徴とする請求項８に記載のクロック・データリカバリ回路。
【請求項１１】
前記記憶回路は、前記ランダムデータ信号の単位時間中に存在するエッジの数と同じ単位時間内に存在する前記電圧制御発振器からの信号のエッジの数との比を記憶することを特徴とする請求項９又は１０に記載のクロック・データリカバリ回路。
【請求項１２】
前記第１の選択部は、前記位相周波数比較器からの信号及び前記周波数比較器からの信号が入力され、どちらか一方の信号を前記周波数比較器用チャージポンプに出力することを特徴とする請求項８乃至１１のいずれかに記載のクロック・データリカバリ回路。
【請求項１３】
前記第１の選択部は、前記位相周波数比較器からの信号を前記周波数比較器用チャージポンプに出力し、
前記第１の選択部は、前記周波数比較器からの信号を前記周波数比較器用チャージポンプに出力することを特徴とする請求項１２に記載のクロック・データリカバリ回路。
【請求項１４】
請求項８乃至１３のいずれかのクロック・データリカバリ回路を含むデシリアライザ部を備えることを特徴とする信号伝送システム。
【請求項１５】
前記ループフィルタに接続されるループフィルタ電圧初期化回路を備えることを特徴とする請求項１に記載のクロック・データリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック・データリカバリ回路（ＣＤＲ；Ｃｌｏｃｋ  ａｎｄＤａｔａ  Ｒｅｃｏｖｅｒｙ）及び信号伝送システムに関し、特に、クロック・データリカバリ回路の周波数同期確立技術に関する。
【背景技術】
【０００２】
近年、製品のインタフェース速度が高速化しており、高速シリアル通信を使ったデータ伝送システムの開発が進んでいる。このようなシステムの場合、伝送信号はデータのみであり、受信側でデータに同期したクロックを再生し、データを抽出する必要がある。入力データと内部クロックとの位相は同期していないことから、データを抽出するためにクロック・データリカバリ回路が一般的に用いられている。
この種のクロック・データリカバリ回路は、位相比較回路（ＰＤ）と、チャージポンプ（ＣＰ）と、電圧制御発振器（ＶＣＯ）と、ループフィルタ（ＬＰＦ）とで構成されている。
【０００３】
また、近年のシリアルデータ転送の規格、例えば、ＪＥＳＤ２０４Ｂなどでは、データに基準クロックが埋め込まれていることが多い。一般に、クロック・データリカバリ回路は、周波数基準信号を必要としない特許文献１や非特許文献１の方法で、若しくは、周波数基準信号を必要とする非特許文献２の方法でクロックとデータを再生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１１０６９４号公報
【非特許文献】
【０００５】
【非特許文献１】“Ａｎ  ８ｍＷ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ  ｆｏｒ  １０Ｇｂ／ｓ  Ｈａｌｆ−Ｒａｔｅ  ＣＤＲ  ｕｓｉｎｇ  Ｃｌｏｃｋ  Ｐｈａｓｅ  Ｓｅｌｅｃｔｉｏｎ”；ＣＩＣＣ  ２０１３  ＩＥＥＥ  Ｃｕｓｔｕｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｃｏｎｆｅｒｅｎｃｅ；Ｍｏｈａｍｍａｄ  Ｓａｄｅｇｈ  Ｊａｌａｌｉ，Ｒａｖｉ  Ｓｈｉｖｎａｒａｉｎｅ，Ａｌｉ  Ｓｈｅｉｋｈｏｌｅｓｌａｍｉ，Ｈｉｒｏｔａｋａ  Ｔａｍｕｒａ；Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｔｏｒｏｎｔｏ，Ｆｕｊｉｔｓｕ  Ｍａｓａｙａ  Ｋｉｂｕｎｅ
【非特許文献２】“ＯＣ−１９２  Ｒｅｃｅｉｖｅｒ  ｉｎ  Ｓｔａｎｄａｒｄ  ０．１８μｍ  ＣＭＯＳ”；２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ；Ｊｕｎ  Ｃａｏ，Ａｆｓｈｉｎ  Ｍｏｍｔａｚ，Ｋａｍｂｉｚ  Ｖａｋｉｌｉａｎ，Ｍｉｃｈａｅｌ  Ｇｒｅｅｎ，Ｄａｖｉｄ  Ｃｈｕｎｇ，Ｋｅｈ−Ｃｈｅｅ  Ｊｅｎ，Ｍａｒｉｏ  Ｃａｒｅｓｏｓａ，Ｂｅｎ  Ｔａｎ，Ｉｃｈｉｒｏ  Ｆｕｊｉｍｏｒｉ，Ａｒｍｏｎｄ  Ｈａｉｒａｐｅｔｉａｎ；Ｂｒｏａｄｃｏｍ
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、データ同期時にデータの周波数を制御要素内に持たない非特許文献２の方法では、データ同期が外れると２度とデータと同期を取れない。また、独立した周波数制御ループを有する特許文献１や非特許文献１のアーキテクチャにおいても、データと周波数の差が大きくなるとデータ同期の確立が不可能であった。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、広い周波数引き込み範囲を有する位相周波数比較器を用いることで、大きな周波数差が存在する場合でも周波数引き込みを達成できる制御を行って、データの周波数に何ら制約を持たないクロック・データリカバリ回路及び信号伝送システムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、制御電圧で発振周波数を制御する電圧制御発振器と、前記電圧制御発振器に接続される第１のプログラマブル分周器と、前記第１のプログラマブル分周器に接続される位相周波数比較器と、前記電圧制御発振器に接続される周波数比較器と、前記電圧制御発振器に接続される位相比較器と、前記位相周波数比較器及び前記周波数比較器に接続される第１の選択部と、前記第１の選択部に接続される周波数比較器用チャージポンプと、前記位相比較器に接続される位相比較器用チャージポンプと、前記周波数比較器用チャージポンプ及び前記位相比較器用チャージポンプに接続され、前記電圧制御発振器に接続されるループフィルタと、を備えることを特徴とするクロック・データリカバリ回路である。
また、本発明の第２の態様は、クロック・データリカバリ回路を含むデシリアライザ部を備えることを特徴とする信号伝送システムである。
なお、上述した態様は、本発明の必要な特徴的な構成のすべてを記載したものではなく、その他の構成を組み合わせることにより本発明を構成することも可能である。
【発明の効果】
【０００８】
本発明によれば、広い周波数引き込み範囲を有する位相周波数比較器を用いることで、大きな周波数差が存在する場合でも周波数引き込みを達成できる制御を行って、データの周波数に何ら制約を持たないクロック・データリカバリ回路及び信号伝送システムを実現できる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係るクロック・データリカバリ回路を含む信号伝送システムの実施形態１を説明するためのブロック図である。
【図２】図１における位相周波数比較器を説明するための回路構成図である。
【図３】図１における位相比較器を説明するための回路構成図である。
【図４】図１における周波数比較器を説明するための回路構成図である。
【図５】クロック・データリカバリを開始する動作をその準備期間を含めて時系列に沿って表した図である。
【図６】プリチャージ期間のときのクロック・データリカバリ回路を含む信号伝送システムの動作を説明するためのブロック図である。
【図７】周波数取得期間のときのクロック・データリカバリ回路を含む信号伝送システムの動作を説明するための回路構成図である。
【図８】ランダムデータ入力期間のときのクロック・データリカバリ回路を含む信号伝送システムの動作を説明するための回路構成図である。
【図９】（ａ）乃至（ｈ）は、クロック・データリカバリ回路を含む信号伝送システムのタイミングチャートを示す図（その１）である。
【図１０】（ａ）乃至（ｈ）は、クロック・データリカバリ回路を含む信号伝送システムのタイミングチャートを示す図（その２）である。
【図１１】本発明に係るクロック・データリカバリ回路を含む信号伝送システムの実施形態２を説明するためのブロック図である。
【図１２】クロック・データリカバリを開始する動作をその準備期間を含めて時系列に沿って表した図である。
【図１３】プリチャージ期間のときのクロック・データリカバリ回路を含む信号伝送システムの動作を説明するための回路構成図である。
【図１４】ランダムデータ入力期間のときのクロック・データリカバリ回路を含む信号伝送システムの動作を説明するための回路構成図である。
【図１５】（ａ）乃至（ｋ）は、クロック・データリカバリ回路を含む信号伝送システムのタイミングチャートを示す図（その１）である。
【図１６】（ａ）乃至（ｇ）は、クロック・データリカバリ回路を含む信号伝送システムのタイミングチャートを示す図（その２）である。
【図１７】（ａ）乃至（ｇ）は、クロック・データリカバリ回路を含む信号伝送システムのタイミングチャートを示す図（その３）である。
【図１８】本発明に係るクロック・データリカバリ回路を含む信号伝送システムの実施形態３を説明するための部分ブロック図である。
【図１９】（ａ），（ｂ）は、ループフィルタ初期化装置の一例及びループフィルタ初期化装置の真理値表を示す図である。
【図２０】（ａ）乃至（ｉ）は、ループフィルタ初期化装置のタイミングチャートを示す図である。
【発明を実施するための形態】
【００１０】
以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
【００１１】
以下、図面を参照して本発明の各実施形態について説明する。  
＜実施形態１＞
図１は、本発明に係るクロック・データリカバリ回路を含む信号伝送システムの実施形態１を説明するためのブロック図である。
本実施形態１の信号伝送システムは、シリアライザ部（Ｓｅｒｉａｌｉｚｅｒ又は送信部（Ｔｒａｎｓｍｉｔｔｅｒ））１０２とデシリアライザ部（Ｄｅ−ｓｅｒｉａｌｉｚｅｒ又は受信部（Ｒｅｃｅｉｖｅｒ））１０１に分けられる。
【００１２】
シリアライザ部１０２は、主としてトレーニング信号Ｔｒａｉｎｉｎｇを生成するための機能ブロックである。デシリアライザ部１０１は、主として入力信号ＤＡＴＡと同期をとるためのＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；位相同期回路）１を構成する機能ブロックである。
シリアライザ部１０２は、ＰＬＬ１と、第１の分周器（Ｄｉｖｉｄｅｒ  Ｃ）２と、第２のプログラマブル分周器（Ｐｒｏｇｒａｍａｂｌｅ  Ｄｉｖｉｄｅｒ  Ａ）３を備えている。デシリアライザ部１０１は、クロック・データリカバリ回路を備えている。
【００１３】
本実施形態１のクロック・データリカバリ回路は、制御電圧で発振周波数を制御する電圧制御発振器（ＶＣＯ）１１と、この電圧制御発振器１１に接続される第１のプログラマブル分周器（Ｐｒｏｇｒａｍａｂｌｅ  Ｄｉｖｉｄｅｒ  Ｂ）１２と、この第１のプログラマブル分周器１２に接続される位相周波数比較器（ＰＦＤ）１３と、電圧制御発振器１１に接続される周波数比較器（ＦＤ）１４と、電圧制御発振器１１に接続される位相比較器（ＰＤ）１５と、位相周波数比較器１３及び周波数比較器１４に接続される第１の選択部（マルチプレクサ；ＭＵＸ）１７ａ，１７ｂと、第１の選択部１７ａ，１７ｂに接続される周波数比較器用チャージポンプ（Ｃｈａｒｇｅ  Ｐｕｍｐ  ＦＤ）１８と、位相比較器１５に接続される位相比較器用チャージポンプ（Ｃｈａｒｇｅ  Ｐｕｍｐ  ＰＤ）１９と、周波数比較器用チャージポンプＦＤ１８及び位相比較器用チャージポンプＰＤ１９に接続され、電圧制御発振器１１に接続されるループフィルタ２０と、を備えている。
【００１４】
さらに、周波数比較器１４及び位相比較器１５に接続される第２の選択部２１（マルチプレクサ；ＭＵＸ）を備えている。
第２の選択部２１は、ランダムデータ信号及びトレーニング信号Ｔｒａｉｎｉｎｇが入力され、どちらか一方の信号を周波数比較器１４及び位相比較器１５に出力する。位相周波数比較器１３は、トレーニング信号Ｔｒａｉｎｉｎｇに関連した信号が入力される。
【００１５】
第１の選択部１７ａ，１７ｂは、位相周波数比較器１３からの信号及び周波数比較器１４からの信号が入力され、どちらか一方の信号を周波数比較器用チャージポンプＦＤ１８に出力する。
第２の選択部２１は、トレーニング信号Ｔｒａｉｎｉｎｇを周波数比較器１４及び位相比較器１５に出力し、第１の選択部１７ａ，１７ｂは、位相周波数比較器１３からの信号を周波数比較器用チャージポンプＦＤ１８に出力し、第１の選択部１７ａ，１７ｂは、周波数比較器１４からの信号を周波数比較器用チャージポンプＦＤ１８に出力し、第２の選択部２１は、ランダムデータ信号を周波数比較器１４及び位相比較器１５に出力する。
【００１６】
本実施形態１の信号伝送システムは、上述したクロック・データリカバリ回路を含むデシリアライザ部１０１と、入力信号ＤＡＴＡと同期をとるための位相同期回路１と、この位相同期回路１に接続される第１の分周器２と、この第１の分周器２に接続される第２のプログラマブル分周器３とを含むシリアライザ部１０２と、を備えている。
つまり、クロック・データリカバリ回路は、マルチプレクサ（ＭＵＸ）２１と、２個のマルチプレクサ（ＭＵＸ）１７ａ，１７ｂと、プログラマブル分周器（Ｐｒｏｇｒａｍａｂｌｅ  Ｄｉｖｉｄｅｒ  Ｂ）１２と、位相周波数比較器（ＰＦＤ）１３と、周波数比較器（ＦＤ）１４と、位相比較器（ＰＤ）１５と、電圧制御発振器（ＶＣＯ）１１と、２個の電流モード型論理回路（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ；ＣＭＬ２）１６ａ，１６ｂと、周波数比較器ＦＤ用のチャージポンプ（Ｃｈａｒｇｅ  Ｐｕｍｐ  ＦＤ）１８と、位相比較器ＰＤ用のチャージポンプ（Ｃｈａｒｇｅ  Ｐｕｍｐ  ＰＤ）１９と、ループフィルタ２０とを備えている。
ループフィルタ２０は、直列に接続された抵抗素子と容量素子（積分ＣＡＰ）を含んでいる。なお、便宜上、クロックを再生するための各要素は図示するが、入力されるＤＡＴＡと再生されたクロックからデータを再生するリタイミング回路は図示していない。
【００１７】
制御信号ＳＥＴ＿ＤＩＶ＿Ａは、第２のプログラマブル分周器３の分周比ｄｉｖ＿ａを設定するための信号である。制御信号ＳＥＴ＿ＤＩＶ＿Ｂは、プログラマブル分周器１２の分周比ｄｉｖ＿ｂを設定するための信号である。制御信号ＳＥＴ＿ＤＩＶ＿Ｃは、第１の分周器２の分周比ｄｉｖ＿ｃを設定するための信号である。
制御信号ＳＥＴ＿ＶＣＯは、シリアライザ部１０２のＰＬＬ１内にある電圧制御発振器ＶＣＯ（図示せず）の発振周波数を設定するための信号である。制御信号ＤＡＴＡ＿ＥＮＡＢＬＥは、データイネーブル信号であって、第２のマルチプレクサ２１は、制御信号ＤＡＴＡ＿ＥＮＡＢＬＥの論理値Ｌでトレーニング信号Ｔｒａｉｎｉｎｇを選択し、制御信号ＤＡＴＡ＿ＥＮＡＢＬＥの論理値ＨでデータＤＡＴＡを選択する。
【００１８】
制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴは、位相周波数比較器１３又は周波数比較器１４を選択するセレクト信号であって、第１のマルチプレクサ１７ａ，１７ｂは、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴの論理値Ｈで位相周波数比較器１３からの出力信号を選択して、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴの論理値Ｌで周波数比較器１４からの出力信号を選択して、チャージポンプＦＤ１８に出力する。一方のマルチプレクサ１７ａは、位相周波数比較器１３からの一出力（アップ信号）又は周波数比較器１４からの一出力（アップ信号）を選択して、チャージポンプＦＤ１８に信号ＦＤｕｐを出力する。他方のマルチプレクサ１７ｂは、位相周波数比較器１３からの一出力（ダウン信号）又は周波数比較器１４からの一出力（ダウン信号）を選択して、チャージポンプＦＤ１８に信号ＦＤｄｎを出力する。
【００１９】
なお、受信側が受信機の場合は、デシリアライザ部１０１のみを備えている。このとき、送信側の送信機又は送受信機がシリアライザ部１０２を含んでいる。また、受信側が送受信機の場合は、この送受信機がデシリアライザ部１０１とシリアライザ部１０２の両方を含んでもよいし、シリアライザ部１０２は、送信側の送信機又は送受信機に含まれるシリアライザ部１０２を使ってもよい。
【００２０】
図２は、図１における位相周波数比較器を説明するための回路構成図である。
位相周波数比較器１３は、２個のＮＯＲ回路から成るフリップフロップＦＦ１〜ＦＦ４から構成され、第２のプログラマブル分周器３からの信号Ｒｅｆｅｒｅｎｃｅとプログラマブル分周器１２からの信号ＶＣＯ＿Ｃｌｏｃｋが入力され、アップ信号Ｖ（Ｕｐ）とダウン信号Ｖ（Ｄｏｗｎ）が各マルチプレクサ１７ａ，１７ｂにそれぞれ出力される。
【００２１】
図３は、図１における位相比較器を説明するための回路構成図である。
位相比較器１５は、４個のフリップフロップＬ１〜Ｌ４と２個のＸＯＲ回路から構成され、マルチプレクサ２１からの信号Ｄｉｎと電圧制御発振器１１からの信号０°が入力され、アップ信号ＰＤｕｐとダウン信号ＰＤｄｎがチャージポンプＰＤ１９に出力される。
図４は、図１における周波数比較器を説明するための回路構成図である。
【００２２】
周波数比較器１４は、４個のフリップフロップ及び２個のＸＮＯＲ回路と、４個のフリップフロップ及びＡＮＤ回路などの数個の論理回路から構成され、第２のマルチプレクサ２１からの信号Ｄｉｎと電圧制御発振器１１からの４個の信号０°、４５°、９０°、１３５°が入力され、アップ信号ＵＰとダウン信号ＤＮが電流モード型論理回路１６ａ，１６ｂを介して第１の各マルチプレクサ１７ａ，１７ｂにそれぞれ出力される。なお、４個の信号０°、４５°、９０°、１３５°は、電圧制御発振器１１からの信号（周波数ｆｖｃｏ）に対して位相がそれぞれ０°、４５°、９０°、１３５°遅れた又は進んだ信号である。信号（周波数ｆｖｃｏ）は、位相差０の信号０°と同じと見なせる。
【００２３】
図２乃至図４の位相周波数比較器１３と位相比較器１５と周波数比較器１４は、一般的な回路の一例を示すものであって、この構成に限定されるものではない。また、周波数比較器１４の回路構成によっては、電流モード型論理回路１６ａ，１６ｂはなくてもよく、アップ信号ＵＰとダウン信号ＤＮが第１の各マルチプレクサ１７ａ，１７ｂにそれぞれ出力されてもよい。
【００２４】
次に、クロック・データリカバリ回路を含む信号伝送システムの動作について説明する。
図５は、クロック・データリカバリを開始する動作をその準備期間を含めて時系列に沿って表した図で、後述する各期間（プリチャージ期間Ｌｏｏｐ  Ｆｉｌｔｅｒ  Ｐｒｅ−ｃｈａｒｇｅ  Ｐｅｒｉｏｄ、周波数取得期間Ｆｒｅｑｕｅｎｃｙ  Ａｃｑｕｉｓｉｔｉｏｎ  Ｐｅｒｉｏｄ、ランダムデータ入力期間Ｌｏｃｋ  ｔｏ  Ｒａｎｄａｍ  Ｄａｔａ  Ｐｅｒｉｏｄ）における、ループフィルタ２０の電圧ＬＰＦＯＵＴを示す図である。
【００２５】
プリチャージ期間において、ループフィルタ２０の電圧ＬＰＦＯＵＴは、遷移時には時間と共に徐々に増加し、大体の周波数同期がとれるとほぼ所定の電圧になる。このときループの位相余裕が足りないのである振幅が揺れている。周波数取得期間において、ループフィルタ２０の電圧ＬＰＦＯＵＴは、遷移時には、例えば、時間と共に徐々に増加し、位相同期がとれ、かつ周波数同期がとれると所定の電圧になる。ランダムデータ入力期間において、ランダムデータＤＡＴＡが入力されるので、ループフィルタ２０の電圧ＬＰＦＯＵＴは、遷移時には変化することになるが、位相及び周波数同期がとれ、ループの位相余裕が確保され系が安定し、所定の電圧になる。
【００２６】
図６は、プリチャージ期間のときのクロック・データリカバリ回路を含む信号伝送システムの動作を説明するためのブロック図である。なお、図６において、動作中のブロックは太字で、機能していないブロックは細字で示している。
クロック・データリカバリ回路は、位相周波数比較器１３を用いて、電圧制御発振器１１の発振周波数ｆｖｃｏをシリアライザ部１０２のＰＬＬ１で発生したトレーニング信号Ｔｒａｉｎｉｎｇの周波数と同じにするものである。
【００２７】
第２のマルチプレクサ２１は、制御信号ＤＡＴＡ＿ＥＮＡＢＬＥの論理値Ｌでトレーニング信号Ｔｒａｉｎｉｎｇを選択する。第１のマルチプレクサ１７ａ，１７ｂは、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴの論理値Ｈで位相周波数比較器１３からの出力信号を選択してチャージポンプＦＤ１８に出力する。    
シリアライザ部１０２のＰＬＬ１の発振周波数をｆｃとすると、第１の分周器２の出力信号の周波数はｆｃ／ｄｉｖ＿ｃとなり、第２のプログラマブル分周器３の出力信号の周波数はｆｃ／（ｄｉｖ＿ｃ×ｄｉｖ＿ａ）となる。また、電圧制御発振器１１の発振周波数をｆｖｃｏとすると、プログラマブル分周器１２の出力信号の周波数はｆｖｃｏ／ｄｉｖ＿ｂとなる。このとき、クロック・データリカバリ回路は、ｆｃ／（ｄｉｖ＿ｃ×ｄｉｖ＿ａ）＝ｆｖｃｏ／ｄｉｖ＿ｂとなるように動作する。
【００２８】
ここで、トレーニング信号Ｔｒａｉｎｉｎｇの周波数は、実際に入力されるデータＤＡＴＡの周波数ｆｄａｔａと等しくなるように設定されている（ｆｃ／ｄｉｖ＿ｃ＝ｆｄａｔａ）。通信相手から送られてくるデータＤＡＴＡの周波数ｆｄａｔａは、送信・受信が同じデータレートで動作するシステムではシリアライザ部１０２のＰＬＬ１で生成する信号の周波数と自動的に同じになる。また、送信・受信でデータレートの異なるシステムでは、通信相手から送られてくるデータＤＡＴＡの周波数ｆｄａｔａは、通信相手から情報を得て、各制御信号ＳＥＴ＿ＤＩＶ＿Ａ、ＳＥＴ＿ＤＩＶ＿Ｂ、ＳＥＴ＿ＤＩＶ＿Ｃ及び制御信号ＳＥＴ＿ＶＣＯを適切に設定することで、レーニング信号Ｔｒａｉｎｉｎｇの周波数を所望の周波数にすることができる。
このように、例えば、シリアライザ部１０２のＰＬＬ１で生成する信号のような送信部を駆動する基準信号を受信部のクロック・データリカバリ回路でも利用する。
【００２９】
位相周波数比較器１３は、入力エッジ数差と位相差の両方に対して感度を有するため、クロックに対して利用できるものである。そのため、位相周波数比較器１３に入力されるデータとしてはクロックの様な基準周波数間隔でエッジが供給される信号となる。よって、送信と受信のデータレートが同じであれば、送信側の、例えば、ＰＬＬ１のような信号発生器の基準信号をクロック・データリカバリ回路のトレーニング信号とすることができる。
【００３０】
図６において、クロック・データリカバリ回路の特徴は、位相周波数比較器１３を用いることで、周波数同期が可能な範囲が原理的に拡大できることにある。周波数同期が確立できるまでは、周波数比較器１４に代わって、位相周波数比較器１３を利用することで周波数同調範囲を拡大している。
さらに、図６において、通常のＰＬＬ１と異なるのは、ループフィルタ２０の構成である。位相周波数比較器１３を用いた通常のＰＬＬ１は、入力信号の位相と周波数の両方を同期させるために、ラグ・リード型のループフィルタ２０が用いられる。しかし、図６において、位相周波数比較器１３は、周波数だけ同期できればよく、また、ランダムデータＤＡＴＡの同期に必要な周波数比較器１４と使用する素子を共通化して小型化を図るために、位相周波数比較器１３は、周波数比較器１４のチャージポンプＦＤ１８及びループフィルタ２０を共有している。
【００３１】
プリチャージ期間では、このループフィルタ２０の容量素子に因る電荷の蓄積（プリチャージ）が行われている。ここで、抵抗素子Ｒは、あってもなくても回路動作には関係ないので、抵抗素子も機能していないブロックとして細字で示している。
プリチャージ期間では、位相周波数比較器１３が動作するループは、容量素子のみのループであるため位相余裕がほとんどなく、大まかな周波数同期がなされているだけであり、周波数もゆらゆら揺れている状態になっている。
【００３２】
なお、プリチャージ期間では、位相比較器１５は動作しているものの、周波数差があるとき、位相比較結果である積分値はゼロとなる。したがって、とチャージポンプＰＤ１９からループフィルタ２０への電荷注入はなく、位相比較器１５は、動作していない状態と等価であるため、位相比較器１５とチャージポンプＰＤ１９は機能していないブロックとして細字で示している。
【００３３】
図７は、周波数取得期間のときのクロック・データリカバリ回路を含む信号伝送システムの動作を説明するためのブロック図である。なお、図７において、動作中のブロックは太字で、機能していないブロックは細字で示している。
図７において、図６と同様に、第２のマルチプレクサ２１にシリアライザ部１０２のＰＬＬ１の出力の分周信号、すなわちクロック信号（トレーニング信号Ｔｒａｉｎｉｎｇ）が入力される。第１のマルチプレクサ１７ａ，１７ｂは、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴの論理値Ｌで、電流モード型論理回路１６ａ，１６ｂを介した周波数比較器１４からの出力信号を選択して、チャージポンプＦＤ１８に出力する。
【００３４】
周波数取得期間は、データレートと同じ周波数のトレーニング信号Ｔｒａｉｎｉｎｇに対して、位相を同期させ、かつ、プリチャージ期間で大まかに合わせた周波数を同期させる期間である。したがって、シリアライザ部１０２からデシリアライザ部１０１に入力されるトレーニング信号Ｔｒａｉｎｉｎｇは、図６と図７で同じクロックである。
ここでは、データＤＡＴＡの周波数ｆｄａｔａは、直接周波数同期に関係ないものの、次の期間であるランダムデータ入力期間からくる要求によって、トレーニング信号Ｔｒａｉｎｉｎｇの周波数ｆｃ／（ｄｉｖ＿ｃ）をｆｃ／（ｄｉｖ＿ｃ）＝ｆｄａｔａを満足する周波数としてトレーニングを行う。
【００３５】
周波数取得期間においては、位相周波数比較器１３を用いないために、周波数同期ができる範囲が有限である。また、周波数取得期間は、位相余裕が足りなくて周波数が揺れてしまうプリチャージ期間に対し、データＤＡＴＡに埋め込まれた周波数ｆｄａｔａと周波数同期するための期間である。
プリチャージ期間から周波数取得期間に変わると、チャージポンプＦＤ１８を駆動する装置が位相周波数比較器１３から周波数比較器１４に変わるが、周波数取得期間ではそのときの周波数とびも吸収するように周波数同期を行う。
【００３６】
周波数比較器１４用のチャージポンプＦＤ１８は、トレーニング信号Ｔｒａｉｎｉｎｇと電圧制御発振器１１からの出力信号０°〜１３５°の間の周波数差がなくなると、ＨｉＺを出力する。
なお、位相比較器１５は、周波数差があるとき、位相比較結果である積分値はゼロとなる。したがって、チャージポンプＰＤ１９からループフィルタ２０への電荷注入はない。
【００３７】
また、小型化を図るために、チャージポンプＦＤ１８及びチャージポンプＰＤ１９は、ループフィルタ２０を共有している。ここで、周波数のみを同期させるためにはチャージポンプＦＤ１８からの出力ＦＤＯは、容量素子（容量素子と抵抗素子の接続点）に入力すれば十分であり、チャージポンプＰＤ１９に対しては、抵抗素子と容量素子を最適化することができる。なお、チャージポンプＦＤ１８及びチャージポンプＰＤ１９の両方に対して抵抗素子と容量素子を最適化することもでき、チャージポンプＦＤ１８からの出力をチャージポンプＰＤ１９からの出力と同様に抵抗素子に供給してもよい。
【００３８】
図８は、ランダムデータ入力期間のときのクロック・データリカバリ回路を含む信号伝送システムの動作を説明するためのブロックである。なお、図８において、動作中のブロックは太字で、機能していないブロックは細字で示している。
デシリアライザ部１０１においては、図８の構成は図７の構成と同じである。
図８の構成と図７の構成で異なるのは、デシリアライザ部１０１に入力される信号のみであって、図７の構成では、第２のマルチプレクサ２１によりシリアライザ部１０２のＰＬＬ１の出力の分周信号、すなわちクロック信号（トレイニング信号Ｔｒａｉｎｉｎｇ）が選択されるのに対し、図８の構成では、ランダムデータＤＡＴＡが選択される。
【００３９】
また、第１のマルチプレクサ１７ａ，１７ｂは、図７と同様に、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴの論理値Ｌで、電流モード型論理回路１６ａ，１６ｂを介した周波数比較器１４からの出力信号を選択して、チャージポンプＦＤ１８に出力する。
ランダムデータ入力期間は、通信相手から入力されるランダムデータＤＡＴＡに位相同期する期間である。このとき、周波数は既に同期がとれているので、周波数比較器１４用のチャージポンプＦＤ１８の出力信号ＦＤＯはＨｉＺであり、ループフィルタ２０は、チャージポンプＦＤ１８からの影響を受けない。
【００４０】
ランダムデータ入力期間のとき、すでにプリチャージ期間と周波数取得期間を経ているので、周波数同期は確立済み、つまり、電圧制御発振器１１の周波数ｆｖｃｏはｆｖｃｏ＝ｆｄａｔａが成立している。
入力データＤＡＴＡが存在するときには、電圧制御発振器１１の出力であるクロック信号０°のエッジと、データＤＡＴＡのエッジを比較する位相比較器１５が動作する。
データＤＡＴＡが入力されると、クロック信号０°のエッジと、データＤＡＴＡのエッジの数は、基準周波数が同じであっても違いを生じてしまう。従って、位相周波数比較器１３は使用できなくなり、位相比較器１５で位相比較をすることになる。
【００４１】
位相比較器１５は、位相周波数比較器１３や周波数比較器１４と違って位相しか見ないので、同期できるのは周波数差がほとんどない場合に限られる。また、位相周波数比較器１３は、クロック信号に対して、その周波数差が検出できるものであるが、周波数比較器１４は、ランダムデータＤＡＴＡに対しても、その周波数差が検出できる事に特徴がある。
【００４２】
従って、周波数を見るためには、位相周波数比較器１３でなく周波数比較器１４を用い、周波数比較器１４と位相比較器１５を併用している。ランダムデータ入力期間の周波数比較器１４と位相比較器１５の組み合わせは、周波数追従時は、周波数比較器１４のみが動作し、位相引き込み時は位相比較器１５のみが動作する様に出来ているため、お互いがループの安定性に影響を与えることはない。また、ジッタ成分を増加させることもない。
【００４３】
次に、クロック・データリカバリ回路を含む信号伝送システムの動作について説明する。
図９（ａ）乃至（ｈ）は、クロック・データリカバリ回路を含む信号伝送システムのタイミングチャートを示す図（その１）で、ループフィルタ電圧ＬＰＦＯＵＴがゼロ近傍、すなわち、電圧制御発振器１１の発振周波数ｆｖｃｏがトレーニング信号Ｔｒａｉｎｉｎｇの周波数ｆｃ／（ｄｉｖ＿ｃ）＝ｆｄａｔａよりも低いところから始まるときの動作を説明するための図である。
ここではほとんどの場合、ｆｄａｔａ＞ｆｖｃｏであり、チャージポンプＦＤ１８に入力されるアップ信号ＦＤｕｐ（図９（ａ））が論理値Ｈを出力する。
【００４４】
はじめに、制御信号ＤＡＴＡ＿ＥＮＡＢＬＥを論理値Ｌとし、第２のマルチプレクサ２１でシリアライザ部１０２からのトレーニング信号Ｔｒａｉｎｉｎｇを選択し、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴを論理値Ｈとして、第１のマルチプレクサ１７ａ，１７ｂで位相周波数比較器１３からの出力信号を選択して、プリチャージ期間に入る。第１の各マルチプレクサ１７ａ，１７ｂは、位相周波数比較器１３からのアップ信号、ダウン信号をそれぞれ選択して、チャージポンプＦＤ１８に信号ＦＤｕｐ、ＦＤｄｎ（図９（ｂ），（ｃ））を出力する。
【００４５】
このとき、ＣＤＲ参照信号は、トレーニング信号Ｔｒａｉｎｉｎｇであり、ＰＦＤ／ＦＤ動作状態は、位相周波数比較器１３が動作し、信号ＦＤｕｐは、論理値Ｈが出力し続け、信号ＦＤｄｎは論理値Ｌのままであり、Ｌｏｃｋ／ｕｎ−Ｌｏｃｋ状態は周波数を追従している状態である。よって、ループフィルタ電圧ＬＰＦＯＵＴは徐々に増加していく。なお、チャージポンプＰＤ１９に入力されるアップ信号ＰＤｕｐ（図９（ｃ））とダウン信号ＰＤｄｎ（図９（ｄ））は出力されているものの、位相同期は行っていない（位相回転中）。しばらくすると、周波数が大体あってくる。
【００４６】
次に、周波数が大体あった後であって所定時間経過した後に、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴを論理値Ｌとして、第１のマルチプレクサ１７ａ，１７ｂで周波数比較器１４からの出力信号を選択して、周波数取得期間に入る。各マルチプレクサ１７ａ，１７ｂは、周波数比較器１４からのアップ信号、ダウン信号をそれぞれ選択して、チャージポンプＦＤ１８に信号ＦＤｕｐ、ＦＤｄｎを出力する。
【００４７】
このとき、ＰＦＤ／ＦＤ動作状態（図９（ｅ））は、位相比較器１５及び周波数比較器１４が動作し、信号ＦＤｕｐ及び信号ＦＤｄｎは、周波数差にしたがい論理値Ｈ又は論理値Ｌを出力し、Ｌｏｃｋ／ｕｎ−Ｌｏｃｋ状態（図９（ｇ））は遷移している状態である。よって、ループフィルタ電圧ＬＰＦＯＵＴ（図９（ｈ））は、まだ一定とはならずに変化している。チャージポンプＰＤ１９に入力されるアップ信号ＰＤｕｐとダウン信号ＰＤｄｎは、位相差にしたがい論理値Ｈ又は論理値Ｌを出力している（位相同期中）。
しばらくすると、周波数と位相が同期し、トレーニング信号Ｔｒａｉｎｉｎｇにロックされるので、ループフィルタ電圧ＬＰＦＯＵＴ（図９（ｈ））は一定となる。
【００４８】
次に、周波数と位相があった後であって所定時間経過した後に、制御信号ＤＡＴＡ＿ＥＮＡＢＬＥ（図９（ｆ））を論理値Ｈとし、第２のマルチプレクサ２１でランダムデータＤＡＴＡを選択して、ランダムデータ入力期間に入る。
このとき、ＣＤＲ参照信号は、ランダムデータＤＡＴＡであり、信号ＦＤｕｐ及び信号ＦＤｄｎは、周波数差にしたがい論理値Ｈ又は論理値Ｌを出力し、信号ＰＤｕｐと信号ＰＤｄｎは、位相差にしたがい論理値Ｈ又は論理値Ｌを出力し、Ｌｏｃｋ／ｕｎ−Ｌｏｃｋ状態（図９（ｇ））は、遷移している状態である。よって、ループフィルタ電圧ＬＰＦＯＵＴ（図９（ｈ））は変化する。なお、ランダムデータＤＡＴＡの先頭にプリアンブルデータＰｒｅ−Ａｍｂｌｅ  ＤＡＴＡが付加されていてもよいが、ここでは図示していない。
しばらくすると、周波数と位相が同期し、ランダムデータＤＡＴＡにロックされるので、ループフィルタ電圧ＬＰＦＯＵＴ（図９（ｈ））は一定となる。
【００４９】
図１０（ａ）乃至（ｈ）は、クロック・データリカバリ回路を含む信号伝送システムのタイミングチャートを示す図（その２）で、ループフィルタ電圧ＬＰＦＯＵＴが電源電圧とほぼ等しい、すなわち、電圧制御発振器１１の発振周波数ｆｖｃｏがトレーニング信号Ｔｒａｉｎｉｎｇの周波数ｆｃ／（ｄｉｖ＿ｃ）＝ｆｄａｔａよりも高いところから始まるときの動作を説明するための図である。
ここではほとんどの場合、ｆｄａｔａ＜ｆｖｃｏであり、チャージポンプＦＤ１８に入力されるダウン信号ＦＤｄｏｗｎが論理値Ｈを出力する。
【００５０】
プリチャージ期間、周波数取得期間、ランダムデータ入力期間における各制御信号や各状態は、図９と同じである。
プリチャージ期間において、Ｌｏｃｋ／ｕｎ−Ｌｏｃｋ状態（図１０（ｇ））は周波数を追従している状態のときは、ループフィルタ電圧ＬＰＦＯＵＴ（図１０（ｈ））は徐々に減少していく。
その後、周波数取得期間、ランダムデータ入力期間を経て、図９と同様に、周波数と位相が同期し、ランダムデータＤＡＴＡにロックされるので、ループフィルタ電圧ＬＰＦＯＵＴ（図１０（ｈ））は一定となる。
【００５１】
＜実施形態２＞
図１１は、本発明に係るクロック・データリカバリ回路を含む信号伝送システムの実施形態２を説明するためのブロック図である。
本実施形態２の信号伝送システムは、クロック・データリカバリ回路を含む半導体チップ部（例えば、デシリアライザ部（Ｄｅ−ｓｅｒｉａｌｉｚｅｒ又は受信部（Ｒｅｃｅｉｖｅｒ）））２０１と、ランダムデータＤＡＴＡを出力する外部チップ部（例えば、シリアライザ部（Ｓｅｒｉａｌｉｚｅｒ又は送信部（Ｔｒａｎｓｍｉｔｔｅｒ）））２０２に分けられる。
半導体チップ部２０１は、主として入力信号ＤＡＴＡと同期をとるためのＰＬＬを構成する機能ブロックである。また、半導体チップ部２０１は、クロック・データリカバリ回路を含み、受信機であっても送受信機であってもよい。
【００５２】
本実施形態２のクロック・データリカバリ回路は、制御電圧で発振周波数を制御する電圧制御発振器（ＶＣＯ）１１と、この電圧制御発振器１１に接続される第１のプログラマブル分周器（Ｐｒｏｇｒａｍａｂｌｅ  Ｄｉｖｉｄｅｒ  Ｂ）１２と、この第１のプログラマブル分周器１２に接続される位相周波数比較器（ＰＦＤ）１３と、電圧制御発振器１１に接続される周波数比較器（ＦＤ）１４と、電圧制御発振器１１に接続される位相比較器（ＰＤ）１５と、位相周波数比較器１３及び周波数比較器１４に接続される第１の選択部（ＭＵＸ）１７ａ，１７ｂと、第１の選択部１７ａ，１７ｂに接続される周波数比較器用チャージポンプＦＤ（Ｃｈａｒｇｅ  Ｐｕｍｐ  ＦＤ）１８と、位相比較器１５に接続される位相比較器用チャージポンプＰＤ（Ｃｈａｒｇｅ  Ｐｕｍｐ  ＰＤ）１９と、周波数比較器用チャージポンプＦＤ１８及び位相比較器用チャージポンプＰＤ１９に接続され、電圧制御発振器１１に接続されるループフィルタ２０と、を備えている。
【００５３】
電圧制御発振器１１と第１のプログラマブル分周器１２の間に接続される第２の分周器（Ｄｉｖｉｄｅｒ  Ｄ）２２と、第２の分周器２２に接続される記憶回路（平均エッジ比記憶装置）２３と、を備えている。
第２のプログラマブル分周器３及び位相周波数比較器１３及び周波数比較器１４は、ランダムデータ信号が入力される。ランダムデータ信号は、プリアンブルデータ信号を含んでいる。
記憶回路２３は、ランダムデータ信号の単位時間中に存在するエッジの数と同じ単位時間内に存在する電圧制御発振器１１からの信号のエッジの数との比を記憶する。
【００５４】
第１の選択部１７ａ，１７ｂは、位相周波数比較器１３からの信号及び周波数比較器１４からの信号が入力され、どちらか一方の信号を周波数比較器用チャージポンプＦＤ１８に出力する。
第１の選択部１７ａ，１７ｂは、位相周波数比較器１３からの信号を周波数比較器用チャージポンプＦＤ１８に出力し、第１の選択部１７ａ，１７ｂは、周波数比較器１４からの信号を周波数比較器用チャージポンプＦＤ１８に出力する。
【００５５】
本実施形態２の信号伝送システムは、上述したクロック・データリカバリ回路を含むデシリアライザ部２０１を備えている。
クロック・データリカバリ回路は、２個のマルチプレクサ（ＭＵＸ）１７ａ，１７ｂと、第２のプログラマブル分周器（Ｐｒｏｇｒａｍａｂｌｅ  Ｄｉｖｉｄｅｒ  Ａ）３と、第１のプログラマブル分周器（Ｐｒｏｇｒａｍａｂｌｅ  Ｄｉｖｉｄｅｒ  Ｂ）１２と、第２の分周器（Ｄｉｖｉｄｅｒ  Ｄ）２２と、バッファ（Ｂｕｆ）２４と、位相周波数比較器（ＰＦＤ）１３と、周波数比較器（ＦＤ）１４と、位相比較器（ＰＤ）１５と、電圧制御発振器（ＶＣＯ）１１と、２個の電流モード型論理回路（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ；ＣＭＬ２）１６ａ，１６ｂと、周波数比較器１４用のチャージポンプＦＤ（Ｃｈａｒｇｅ  Ｐｕｍｐ  ＦＤ）１８と、位相比較器１５用のチャージポンプＰＤ（Ｃｈａｒｇｅ  Ｐｕｍｐ  ＰＤ）１９と、ループフィルタ２０と、平均エッジ比記憶装置（例えば、レジスタ）２３を含んでいる。なお、便宜上、クロックを再生するための各要素は図示するが、入力されるＤＡＴＡと再生されたクロックからデータを再生するリタイミング回路は図示していない。
【００５６】
制御信号ＳＥＴ＿ＤＩＶ＿Ａは、第２のプログラマブル分周器３及び第１のプログラマブル分周器１２の分周比ｄｉｖ＿ａを設定するための信号である。制御信号ＳＥＴ＿ＤＩＶ＿Ｄは、第２の分周器２２の分周比ｄｉｖ＿ｄを設定するための信号である。
制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴは、位相周波数比較器１３又は周波数比較器１４を選択するセレクト信号であって、第１のマルチプレクサ１７ａ，１７ｂは、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴの論理値Ｈで位相周波数比較器１３からの出力信号を選択して、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴの論理値Ｌで周波数比較器１４からの出力信号を選択して、チャージポンプＦＤ１８に出力する。一方のマルチプレクサ１７ａは、位相周波数比較器１３からの一出力（アップ信号）又は周波数比較器１４からの一出力（アップ信号）を選択して、チャージポンプＦＤ１８に信号ＦＤｕｐを出力する。他方のマルチプレクサ１７ｂは、位相周波数比較器１３からの一出力（ダウン信号）又は周波数比較器１４からの一出力（ダウン信号）を選択して、チャージポンプＦＤ１８に信号ＦＤｄｎを出力する。
【００５７】
平均エッジ比記憶装置２３は、制御信号ＳＥＴ＿ＤＩＶ＿Ｄを生成し、第２の分周器２２へ出力する。
平均エッジ比記憶装置２３は、入力されるランダムデータＤＡＴＡの単位時間中に存在するエッジ（立上りか立下りのどちらか一方）の数と同じ単位時間内に存在するクロックＣｌｏｃｋのエッジの数との比、言い換えると、位相周波数比較器１３に入力される２つの信号の単位時間内の各エッジ数の比ｅｄｇｅ（Ｒａｔｉｏ）を記憶する。
【００５８】
図１１の実施形態２は、図１の実施形態１と比較して、トレーニング信号用のクロック発生回路がなく、ランダムデータＤＡＴＡを用いてトレーニングをする。
本実施形態２のクロック・データリカバリ回路は、データＤＡＴＡとして、プリアンブルのような規則パターンをもつコードが入力される場合に、クロックエッジとデータエッジとの比を予め平均エッジ比記憶装置に格納しておき、分周比を調整することで位相周波数比較器１３で周波数同期をとるものである。第２の分周器２２は、制御信号ＳＥＴ＿ＤＩＶ＿Ｄに従い分周比ｄｉｖ＿ｄが設定され、電源電圧発振器１１の出力クロックＣｌｏｃｋのエッジ数を、データＤＡＴＡのエッジ数の平均値と合わせる。なお、プリアンブルのデータは、ｋ２８．５コードの様なＤＣ成分を持たないほうが好ましい。
【００５９】
本実施形態２のクロック・データリカバリ回路は、データＤＡＴＡとして、プリアンブルのような規則パターンをもつコードがない場合は、送られてくるランダムデータＤＡＴＡ全てあるいは所定の期間のクロックエッジとデータエッジとの比を予め平均エッジ比記憶装置２３に格納しておき、分周比を調整することで位相周波数比較器１３で周波数同期をとる。
【００６０】
次に、クロック・データリカバリ回路を含む信号伝送システムの動作について説明する。
図１２は、クロック・データリカバリを開始する動作をその準備期間を含めて時系列に沿って表した図で、後述する各期間（プリチャージ期間Ｌｏｏｐ  Ｆｉｌｔｅｒ  Ｐｒｅ−ｃｈａｒｇｅ  Ｐｅｒｉｏｄ、ランダムデータ入力期間Ｌｏｃｋ  ｔｏ  Ｒａｎｄａｍ  Ｄａｔａ  Ｐｅｒｉｏｄ）における、ループフィルタ２０の電圧ＬＰＦＯＵＴを示す図である。
【００６１】
プリチャージ期間において、ループフィルタ２０の電圧ＬＰＦＯＵＴは、遷移時には時間と共に徐々に増加し、大体の周波数同期がとれると所定の電圧になる。周波数取得期間において、ループフィルタ２０の電圧ＬＰＦＯＵＴは、遷移時には、例えば、時間と共に徐々に増加し、位相同期がとれ、かつ周波数同期がとれるとほぼ所定の電圧になる。このときループの位相余裕が足りないのである振幅が揺れている。ランダムデータ入力期間において、ランダムデータＤＡＴＡが入力されるので、ループフィルタ２０の電圧ＬＰＦＯＵＴは遷移時には変化することになるが、位相及び周波数同期がとれ、ループの位相余裕が確保され系が安定し、所定の電圧になる。
【００６２】
図１３は、プリチャージ期間のときのクロック・データリカバリ回路を含む信号伝送システムの動作を説明するためのブロック図である。なお、図１３において、動作中のブロックは太字で、機能していないブロックは細字で示している。
クロック・データリカバリ回路は、位相周波数比較器１３を用いて、電圧制御発振器１１の発振周波数ｆｖｃｏをランダムデータＤＡＴＡの周波数と同じにするものである。
【００６３】
第１のマルチプレクサ１７ａ，１７ｂは、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴの論理値Ｈで位相周波数比較器１３からの出力信号を選択してチャージポンプＦＤ１８に出力する。    
ランダムデータの周波数をｆｄａｔａとすると、第２のプログラマブル分周器３の出力信号の周波数は、ｆｄａｔａ／ｄｉｖ＿ａとなる。また、電圧制御発振器１１の発振周波数をｆｖｃｏとすると、第２の分周器２２を経た第１のプログラマブル分周器１２の出力信号の周波数は、ｆｖｃｏ／（ｄｉｖ＿ｄ×ｄｉｖ＿ａ）となる。このとき、クロック・データリカバリ回路は、ｆｄａｔａ／ｄｉｖ＿ａ＝ｆｖｃｏ／（ｄｉｖ＿ｄ×ｄｉｖ＿ａ）となるように動作する。
【００６４】
図１３において、クロック・データリカバリ回路の特徴は、位相周波数比較器１３を用いることで、周波数同期が可能な範囲が原理的に拡大できることにある。周波数同期が確立できるまでは、周波数比較器１４に代わって、位相周波数比較器１３を利用することで周波数同調範囲を拡大している。
さらに、図１３において、通常のＰＬＬと異なるのは、ループフィルタ２０の構成である。位相周波数比較器１３を用いた通常のＰＬＬは、入力信号の位相と周波数の両方を同期させるために、ラグ・リード型のループフィルタが用いられる。しかし、図１３において、位相周波数比較器１３は、周波数だけ同期できればよく、また、ランダムデータＤＡＴＡの同期に必要な周波数比較器１４と使用する素子を共通化して小型化を図るために、位相周波数比較器１３は、周波数比較器１４のチャージポンプＦＤ１８及びループフィルタ２０共有している。
【００６５】
プリチャージ期間では、このループフィルタ２０の容量素子に因る電荷の蓄積（プリチャージ）が行われている。ここで、抵抗素子Ｒはあってもなくても回路動作には関係ないので、抵抗素子も機能していないブロックとして細字で示している。
プリチャージ期間では、位相周波数比較器１３が動作するループは容量素子のみのループであるため位相余裕がほとんどなく、大まかな周波数同期がなされているだけであり、周波数もゆらゆら揺れている状態になっている。
【００６６】
なお、プリチャージ期間では、位相比較器１５は動作しているものの、周波数差があるとき、位相比較結果である積分値はゼロとなる。したがって、とチャージポンプＰＤ１９からループフィルタ２０への電荷注入はなく、位相比較器１５は、動作していない状態と等価であるため、位相比較器１５とチャージポンプＰＤ１９は、機能していないブロックとして細字で示している。
【００６７】
図１４は、ランダムデータ入力期間のときのクロック・データリカバリ回路を含む信号伝送システムの動作を説明するためのブロック図である。なお、図１４において、動作中のブロックは太字で、機能していないブロックは細字で示している。
図１４において、第１のマルチプレクサ１７ａ，１７ｂは、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴの論理値Ｌで、電流モード型論理回路１６ａ，１６ｂを介した周波数比較器１４からの出力信号を選択して、チャージポンプＦＤ１８に出力する。      
【００６８】
このランダムデータ入力期間は、通信相手から入力されるランダムデータＤＡＴＡに対して位相を同期させ、かつ、プリチャージ期間で大まかに合わせた周波数を同期させる期間である。
ランダムデータ入力期間においては、位相周波数比較器１３を用いないために、周波数同期ができる範囲が有限である。また、ランダムデータ入力期間は、位相余裕が足りなくて周波数が揺れてしまうプリチャージ期間に対し、データＤＡＴＡに埋め込まれた周波数ｆｄａｔａと周波数同期するための期間である。
【００６９】
プリチャージ期間からランダムデータ入力期間に変わると、チャージポンプＦＤ１８を駆動する装置が位相周波数比較器１３から周波数比較器１４に変わるが、周波数取得期間では、そのときの周波数とびも吸収するように周波数同期を行う。
周波数比較器１４用のチャージポンプＦＤ１８は、ランダムデータＤＡＴＡと電圧制御発振器１１からの出力信号０°〜１３５°の間の周波数差がなくなると、ＨｉＺを出力する。このとき、ループフィルタ２０は、チャージポンプＦＤ１８からの影響を受けない。
なお、位相比較器１５は、周波数差があるとき、位相比較結果である積分値はゼロとなる。このとき、チャージポンプＰＤ１９からループフィルタ２０への電荷注入はない。
【００７０】
入力データＤＡＴＡが存在するときには、電圧制御発振器１１の出力であるクロック信号０°のエッジと、データＤＡＴＡのエッジを比較する位相比較器１５が動作する。データＤＡＴＡが入力されると、クロック信号０°のエッジと、データＤＡＴＡのエッジの数は、基準周波数が同じであっても違いを生じてしまう。従って、位相周波数比較器１３は使用できなくなり、位相比較器１５で位相比較をすることになる。
位相比較器１５は、位相周波数比較器１３や周波数比較器１４と違って位相しか見ないので、同期できるのは周波数差がほとんどない場合に限られる。また、位相周波数比較器１３は、クロック信号に対して、その周波数差が検出できるものであるが、周波数比較器１４は、ランダムデータＤＡＴＡに対しても、その周波数差が検出できることに特徴がある。
【００７１】
従って、周波数を見るためには、位相周波数比較器１３でなく周波数比較器１４を用い、周波数比較器１４と位相比較器１５を併用している。当該ランダムデータ入力期間の周波数比較器１４と位相比較器１５の組み合わせは、周波数追従時は周波数比較器１４のみが動作し、位相引き込み時は位相比較器１５のみが動作する様に出来ているため、お互いがループの安定性に影響を与えることはない。また、ジッタ成分を増加させることもない。
【００７２】
また、小型化を図るために、チャージポンプＦＤ１８及びチャージポンプＰＤ１９は、ループフィルタ２０を共有している。ここで、周波数のみを同期させるためにはチャージポンプＦＤ１８からの出力ＦＤＯは、容量素子（容量素子と抵抗素子の接続点）に入力すれば十分であり、チャージポンプＰＤ１９に対しては、抵抗素子と容量素子を最適化することができる。なお、チャージポンプＦＤ１８及びチャージポンプＰＤ１９の両方に対して抵抗素子と容量素子を最適化することもでき、チャージポンプＦＤ１８からの出力をチャージポンプＰＤ１９からの出力と同様に抵抗素子に供給してもよい。
【００７３】
次に、クロック・データリカバリ回路を含む信号伝送システムの動作について説明する。
表１は、データＤＡＴＡとしてＪＥＳＤ２０４Ｂ規格におけるプリアンブルデータ（同期用信号）ｋ２８．５コードを用いた時のエッジの比を説明するための表である。
【表１】
2016208398.tif 000003
【００７４】
先ず、ｋ２８．５コードのエッジ数と電源電圧発振器１１の出力クロックＣｌｏｃｋのエッジ数との比を計算する。
高速シリアル・インターフェース市場における主要なシリアル・コーディング技術である８Ｂ１０Ｂ方式のテーブル８ｂ１０ｂによると、ｋ２８．５コードは、
００１１１１１０１０、１１０００００１０１
の繰り返しであり、単位長は２０ｂｉｔとするのが適切である。ｋ２８．５コードは最初の１０ｂｉｔと後の１０ｂｉｔで１と０が反転している。
【００７５】
ここで、ｋ２８．５コードの立ち上がりエッジを考慮すると、００１１１１のエッジ数は１、１０１０のエッジ数は１、１１００００のエッジ数は１、０１０１のエッジ数は２なので、ｋ２８．５コードの２０ｂｉｔのエッジ数は５である。また、同様に、クロックＣｌｏｃｋの立ち上がりエッジを考慮すると、１０１０１０のエッジ数は３、１０１０のエッジ数は２、１０１０１０１０のエッジ数は３、１０１０のエッジ数は２なので、クロックＣｌｏｃｋの２０ｂｉｔのエッジ数は１０である。
【００７６】
よって、両エッジ数の比は０．５となり、制御信号ＳＥＴ＿ＤＩＶ＿Ｄを用いて、第２の分周器２２の分周比ｄｉｖ＿ｄを２に設定する。あるいは、第２の分周器２２の分周比ｄｉｖ＿ｄが第２のプログラマブル分周器３の分周比ｄｉｖ＿ａの２倍となるように設定する。どちらを選ぶかは位相周波数比較器１３の動作周波数の上限に因り適宜設定することができる。
【００７７】
ここで、第２のプログラマブル分周器３及び第１のプログラマブル分周器１２の分周比ｄｉｖ＿ａは位相周波数比較器１３が安定して動作できる周波数まで周波数を落とす役目を有している。したがって、分周比ｄｉｖ＿ａは任意である。簡単のために、第２のプログラマブル分周器３及び第１のプログラマブル分周器１２の分周比は同じとし、分周比ｄｉｖ＿ａ＝１としている。
【００７８】
表２は、データＤＡＴＡとしてＸＡＵＩ規格におけるプリアンブルデータ（同期用信号）１０１０コードｄ２１．１を用いた時のエッジの比を説明するための表である。
【表２】
2016208398.tif 000004
【００７９】
先ず、１０１０コードのエッジ数と電源電圧発振器１１の出力クロックＣｌｏｃｋのエッジ数との比を計算する。
ここで、１０１０コードの立ち上がりエッジを考慮すると、１０１０１０のエッジ数は３、１０１０のエッジ数は２なので、１０１０コードの１０ｂｉｔのエッジ数は５である。また、同様に、クロックＣｌｏｃｋの立ち上がりエッジを考慮すると、１０１０１０のエッジ数は３、１０１０のエッジ数は２なので、クロックＣｌｏｃｋの１０ｂｉｔのエッジ数は５である。
【００８０】
よって、両エッジ数の比は１となり、制御信号ＳＥＴ＿ＤＩＶ＿Ｄを用いて、第２の分周器２２の分周比ｄｉｖ＿ｄを１に設定する。あるいは、第２の分周器２２の分周比ｄｉｖ＿ｄが第２のプログラマブル分周器３の分周比ｄｉｖ＿ａと同じとなるように設定する。どちらを選ぶかは位相周波数比較器１３の動作周波数の上限に因り適宜設定することができる。
【００８１】
なお、プリアンブルデータとして、ＪＥＳＤ２０４Ｂ規格とＸＡＵＩ規格を例に挙げたがこれに限るものではなく、他の規格のプリアンブルデータでも同様に両エッジの割合に応じた分周比を設定することができる。一般的に、データ伝送の規格にはクロック・データリカバリ回路がロックしやすいように、プリアンブル期間に特殊なデータを伝送するように定義されているものが多い。
【００８２】
図１５（ａ）乃至（ｋ）は、クロック・データリカバリ回路を含む信号伝送システムのタイミングチャートを示す図（その１）で、データＤＡＴＡとしてＪＥＳＤ２０４Ｂ規格におけるプリアンブル（同期用信号）ｋ２８．５を用いた時の動作を説明するための図である。
ｋ２８．５コード（図１５（ａ））は、ＪＥＳＤ２０４Ｂ規格におけるプリアンブル（同期用信号）、ＣＬＫ（図１５（ｂ））は、電圧制御発振器１１からのクロック信号、ＣＬＫ／２（図１５（ｃ））は、分周比ｄｉｖ＿ｄが２のときの第２の分周器２２からの出力信号、ＵＰ及びＤＮは、位相周波数比較器１３からのアップ信号及びダウン信号を示している。
【００８３】
電源電圧発振器１１の出力クロックＣＬＫの位相（第２の分周器２２の出力クロックＣＬＫ／２の位相）について３つのケースを例にとる。ケース１からケース３になるに従い、出力クロックＣＬＫ／２の位相はｋ２８．５コードの位相から徐々に遅れている。
位相周波数比較器１３は、立ち上がりエッジのみを比較し、ｋ２８．５コードの立ち上がりエッジがクロックＣＬＫ／２の立ち上がりエッジよりも早く立ち上がるとアップ信号ＵＰが出力され、クロックＣＬＫ／２の立ち上がりエッジがｋ２８．５コードの立ち上がりエッジよりも早く立ち上がるとダウン信号ＤＮが出力される。
【００８４】
ケース１において、ｋ２８．５コードの立ち上がりエッジ１及び４はクロックＣＬＫ／２（図１５（ｃ））の立ち上がりエッジ１及び４と同じなのでアップ信号ＵＰ（図１５（ｄ））もダウン信号ＤＮ（図１５（ｅ））も出力されず、クロックＣＬＫ／２の立ち上がりエッジ２、３及び５がｋ２８．５コードの立ち上がりエッジ２、３及び５よりもそれぞれ早く立ち上がるのでダウン信号ＤＮが出力されている。アップ信号ＵＰは出力されていないので、平均をみるとケース１ではダウン信号が多い状態である。
【００８５】
ケース２において、ｋ２８．５コードの立ち上がりエッジ１及び４がクロックＣＬＫ／２（図１５（ｆ））の立ち上がりエッジ１及び４よりもそれぞれ早く立ち上がるのでアップ信号ＵＰ（図１５（ｇ））が出力され、クロックＣＬＫ／２の立ち上がりエッジ２及び５がｋ２８．５コードの立ち上がりエッジ２及び５よりもそれぞれ早く立ち上がるのでダウン信号ＤＮ（図１５（ｈ））が出力され、ｋ２８．５コードの立ち上がりエッジ３はクロックＣＬＫ／２の立ち上がりエッジ３と同じなのでアップ信号ＵＰもダウン信号ＤＮも出力されていない。ダウン信号ＤＮとアップ信号ＵＰの平均をみるとケース２ではダウン信号が多い状態である。
【００８６】
ケース３において、ｋ２８．５コードの立ち上がりエッジ１、３及び４がクロックＣＬＫ／２（図１５（ｉ））の立ち上がりエッジ１、３及び４よりもそれぞれ早く立ち上がるのでアップ信号ＵＰ（図１５（ｊ））が出力され、クロックＣＬＫ／２の立ち上がりエッジ２がｋ２８．５コードの立ち上がりエッジ２よりもそれぞれ早く立ち上がるのでダウン信号ＤＮ（図１５（ｋ））が出力され、ｋ２８．５コードの立ち上がりエッジ５はクロックＣＬＫ／２の立ち上がりエッジ５と同じなのでアップ信号ＵＰもダウン信号ＤＮも出力されていない。ダウン信号ＤＮとアップ信号ＵＰの平均をみるとケース３ではアップ信号が多い状態である。
このように、出力クロックＣＬＫ／２の位相はｋ２８．５コードの位相から徐々に遅れるにしたがい、位相周波数比較器１３の出力の平均はダウン信号が多い状態からアップ信号が多い状態に変化しており、周波数補足が達成できることが分かる。
【００８７】
次に、クロック・データリカバリ回路を含む信号伝送システムの動作について説明する。
図１６（ａ）乃至（ｇ）は、クロック・データリカバリ回路を含む信号伝送システムのタイミングチャートを示す図（その２）で、ループフィルタ電圧ＬＰＦＯＵＴがゼロ近傍、すなわち、電圧制御発振器１１の発振周波数ｆｖｃｏがランダムデータＤＡＴＡの周波数ｆｄａｔａよりも低いところから始まるときの動作を説明するための図である。
ここではほとんどの場合、ｆｄａｔａ＞ｆｖｃｏであり、チャージポンプＦＤ１８に入力されるアップ信号ＦＤｕｐ（図１６（ａ））が論理値Ｈを出力する。
【００８８】
はじめに、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴ（図１６（ｅ））を論理値Ｈとして、第１のマルチプレクサ１７ａ，１７ｂで位相周波数比較器１３からの出力信号を選択して、プリチャージ期間に入る。第１の各マルチプレクサ１７ａ，１７ｂは、位相周波数比較器１３からのアップ信号、ダウン信号をそれぞれ選択して、チャージポンプＦＤ１８に信号ＦＤｕｐ、ＦＤｄｎ（図１６（ａ），（ｂ））を出力する。
【００８９】
このとき、ＣＤＲ参照信号は、プリアンブルデータＰｒｅ−Ａｍｂｌｅ  Ｄａｔａであり、ＰＦＤ／ＦＤ動作状態は、位相周波数比較器ＰＦＤが動作し、信号ＦＤｕｐは論理値Ｈが出力し続け、信号ＦＤｄｎは論理値Ｌのままであり、Ｌｏｃｋ／ｕｎ−Ｌｏｃｋ状態（図１６（ｆ））は、周波数を追従している状態である。よって、ループフィルタ電圧ＬＰＦＯＵＴ（図１６（ｇ））は徐々に増加していく。
【００９０】
なお、チャージポンプＰＤ１９に入力されるアップ信号ＰＤｕｐ（図１６（ｃ））とダウン信号ＰＤｄｎ（図１６（ｄ））は出力されているものの、位相同期は行っていない（位相回転中）。なお、ランダムデータＤＡＴＡの先頭にプリアンブルデータＰｒｅ−Ａｍｂｌｅ  ＤＡＴＡが付加されている例を図示しているが、プリアンブルデータＰｒｅ−Ａｍｂｌｅ  ＤＡＴＡはなくてもよい。しばらくすると、周波数が大体あってくる。
【００９１】
次に、周波数が大体あった後であって所定時間経過した後に、制御信号ＰＦＤ／ＦＤ  ＳＥＬＥＣＴ（図１６（ｅ））を論理値Ｌとして、第１のマルチプレクサ１７ａ，１７ｂで周波数比較器１４からの出力信号を選択して、ランダムデータ入力期間に入る。第１の各マルチプレクサ１７ａ，１７ｂは、周波数比較器１４からのアップ信号、ダウン信号をそれぞれ選択して、チャージポンプＦＤ１８に信号ＦＤｕｐ、ＦＤｄｎを出力する。
【００９２】
このとき、ＰＦＤ／ＦＤ動作状態は、位相比較器１５及び周波数比較器１４が動作し、ＣＤＲ参照信号は、ランダムデータＤＡＴＡであり、信号ＦＤｕｐ及び信号ＦＤｄｎは、周波数差にしたがい論理値Ｈ又は論理値Ｌを出力し、信号ＰＤｕｐと信号ＰＤｄｎは、位相差にしたがい論理値Ｈ又は論理値Ｌを出力し、Ｌｏｃｋ／ｕｎ−Ｌｏｃｋ状態（図１６（ｆ））は、遷移している状態である。よって、ループフィルタ電圧ＬＰＦＯＵＴ（図１６（ｇ））は変化する。
しばらくすると、周波数と位相が同期し、ランダムデータＤＡＴＡにロックされるので、ループフィルタ電圧ＬＰＦＯＵＴ（図１６（ｇ））は一定となる。
【００９３】
図１７（ａ）乃至（ｇ）は、クロック・データリカバリ回路を含む信号伝送システムのタイミングチャートを示す図（その３）で、ループフィルタ電圧ＬＰＦＯＵＴが電源電圧とほぼ等しい、すなわち、電圧制御発振器１１の発振周波数ｆｖｃｏがランダムデータＤＡＴＡの周波数ｆｄａｔａよりも高いところから始まるときの動作を説明するための図である。
ここではほとんどの場合、ｆｄａｔａ＜ｆｖｃｏであり、チャージポンプＦＤ１８に入力されるダウン信号ＦＤｄｏｗｎが論理値Ｈを出力する。
【００９４】
プリチャージ期間、ランダムデータ入力期間における各制御信号や各状態は、図９と同じである。
プリチャージ期間において、Ｌｏｃｋ／ｕｎ−Ｌｏｃｋ状態（図１７（ｆ）は、周波数を追従している状態のときは、ループフィルタ電圧ＬＰＦＯＵＴ（図１７（ｇ））は徐々に減少していく。
その後、ランダムデータ入力期間を経て、図１６と同様に、周波数と位相が同期し、ランダムデータＤＡＴＡにロックされるので、ループフィルタ電圧ＬＰＦＯＵＴ（図１７（ｇ））は一定となる。
【００９５】
＜実施形態３＞
図１８は、本発明に係るクロック・データリカバリ回路を含む信号伝送システムの実施形態３を説明するための部分ブロック図である。
本実施形態３のクロック・データリカバリ回路は、ループフィルタ２０に接続されるループフィルタ電圧初期化回路２５をさらに備えている。
ループフィルタ電圧初期化回路２５は、データレートを変える信号に従い、ループフィルタ電圧ＬＰＦＯＵＴ、すなわち電圧制御発振器１１の発振周波数ｆｖｃｏを決定する。また、信号開始信号に従い、ループフィルタ電圧ＬＰＦＯＵＴをフォースしている状態からループフィルタ電圧ＬＰＦＯＵＴをチャージポンプＦＤ１８が決定する状態へと切り替える。
【００９６】
ループフィルタ電圧初期化回路２５は、データがロックするまでの時間（ロックインタイム）が短縮できるという効果がある。また、ループがロック状態に近く、安定した状態で動作できるので、Ｆａｌｓｅ−ｌｏｃｋ等に陥る可能性を低くすることができる。ロック時間が短縮されると、送信データのオーバーヘッドが削減され、単位時間当たりのＰａｙｌｏａｄも増加するので、データ伝送時間が削減できる。ここでＰａｙｌｏａｄとはパケット通信においてパケットの総サイズのうち宛先アドレスや発信元アドレスなどの管理情報を除いた正味のデータを意味する。
なお、信号開始信号とは、上述した実施形態１においては、トレーニング信号の入力が開始されるのを通知する信号であってもよく、上述した実施形態２においては、プリアンブルデータの入力が開始されるのを通知する信号又はランダムデータの入力が開始されるのを通知する信号であってもよい。
【００９７】
図１９（ａ），（ｂ）は、ループフィルタ初期化装置の一例及びループフィルタ初期化装置の真理値表を示す図で、図１９（ａ）は、ループフィルタ初期化装置の一例を示す図で、図１９（ｂ）は、ループフィルタ初期化装置の真理値表を示す図である。
図１９（ａ）において、ループフィルタ電圧初期化回路２５は、Ｄ／Ａ変換器（ＤＡＣ）とスイッチ（Ｓｐｒｅ）を備えている。Ｄ／Ａ変換器は、ｎビットのデータレートを変える信号を入力し電圧出力Ｖｐｒｅを出力する。スイッチＳｐｒｅは、Ｄ／Ａ変換器とループフィルタの間に設置され、信号開始信号によりループフィルタに電圧信号Ｖｐｒｅを供給可能となっている。
図１９（ｂ）において、信号開始信号がＨのときスイッチＳｐｒｅはオンし、ループフィルタ電圧ＬＰＦＯＵＴに電圧信号Ｖｐｒｅが供給される。信号開始信号がＬのときスイッチＳｐｒｅはオフし、ループフィルタ電圧ＬＰＦＯＵＴはアップ信号ＦＤｕｐ及びダウン信号ＦＤｄｎにより決定される。
【００９８】
次に、ループフィルタ初期化装置を含む信号伝送システムの動作について説明する。
図２０（ａ）乃至（ｉ）は、ループフィルタ初期化装置のタイミングチャートを示す図である。
Ｎビットのデータから成るデータレートを教える信号（図２０（ａ））は、電圧Ｖｐｒｅの値を決める。データレートにより最終的に決定されるループフィルタ電圧ＬＰＦＯＵＴが決まるが、ここでは、Ｎビットのデータとしてループフィルタ電圧ＬＰＦＯＵＴよりも低い電圧Ｖｐｒｅの値が決まるようなデータが入力される例を示す。また、実施形態２と同様に、プリアンブルデータが入力される例を示す。
【００９９】
はじめに、Ｎビットのデータから成るデータレートを教える信号（図２０（ａ））が入力された状態では、信号開始信号（図２０（ｂ））がＬであり、ループフィルタ電圧ＬＰＦＯＵＴ（図２０（ｉ））がフォースされ、ループフィルタに初期値として電圧信号Ｖｐｒｅが供給される。
このとき、ＣＤＲ参照信号は何が入力されてもよく（Ｄｏｎｔ  Ｃａｒｅ）、ＰＦＤ／ＦＤ動作状態は不定であり、信号ＦＤｕｐ（図２０（ｃ））、ＦＤｄｎ（図２０（ｄ））、ＰＤｕｐ（図２０（ｅ））、ＰＤｄｎ（図２０（ｆ））は論理値Ｌのままであり、Ｌｏｃｋ／ｕｎ−Ｌｏｃｋ状態（図２０（ｈ））は不定である。
【０１００】
次に、信号開始信号（図２０（ｂ））がＨとなると、ループフィルタに電圧信号Ｖｐｒｅは供給されない。そして、制御信号ＰＦＤ／ＰＤ  ＳＥＬＥＣＴ（図２０（ｇ））が論理値Ｈとなって、プリチャージ期間に入るので、ループフィルタ電圧ＬＰＦＯＵＴ（図２０（ｉ）は、アップ信号ＦＤｕｐ（図２０（ｅ））及びダウン信号ＦＤｄｎ（図２０（ｄ））により決定されるようになり、所定の値となる。
以上のように、本発明は、広い周波数引き込み範囲を有する位相周波数比較器を用いることで、いかなる周波数差が存在する場合でも周波数引き込みを達成出来る制御をすることができる。
【０１０１】
さらに、周波数比較器１４と位相比較器１５のループフィルタ２０と電圧制御発振器１１とを共通にすることで、周波数比較制御から位相比較制御に移るときの位相ジャンプをなくすことができ、回路規模も削減できる。
さらに、周波数同期範囲を拡大するために、位相周波数比較器１３と周波数比較器１４を時分割で使用するが、位相検出は、位相比較器１５が担っており常に動作状態が一定なので、位相とびは原理的に発生しない。位相周波数比較器１３と周波数比較器１４のチャージポンプとループフィルタとを共通にすることで、回路規模も削減できる。
さらに、送信側の信号発生器（ＰＬＬ）を用いることで、回路規模の増加を最小限に抑えることができる。送信側には送信データレート信号が必ずあるので、それを基にトレーニング信号Ｔｒａｉｎｉｎｇのデータレートを決めることができる。
【０１０２】
さらに、トレーニング信号Ｔｒａｉｎｉｎｇより電圧制御発振器１１の出力信号の方が速い場合は、ｄｉｖ＿ｂ＞ｄｉｖ＿ａの分周比として、使用する分周比を所望の値に選んでやると、周波数差はほとんどなくすことができる。トレーニング信号Ｔｒａｉｎｉｎｇより電圧制御発振器１１の出力信号の方が遅い場合は、ｄｉｖ＿ｂ＜ｄｉｖ＿ａの分周比で使用する。また、送信側の基準信号発生器として周波数を任意に設定できるＰＬＬ（電圧制御発振器（図示せず））を用いた用いることで、プログラマブル分周器を小型にできる（分周比ｄｉｖ＿ａとｄｉｖ＿ｂを大きくしなくて済む）。
【０１０３】
さらに、プリチャージ期間から周波数取得期間は、位相周波数比較器ＰＦＤから位相比較器１４＋周波数比較器１５への変化であり、周波数取得期間からロックランダムデータ入力期間ではトレーニング信号ＴｒａｉｎｉｎｇからランダムデータＤＡＴＡへの入力信号の変化であって、これらが同時に変わることがない。すなわちレーシングは起こらない。
さらに、ループフィルタとチャージポンプＣＰの間には他の回路が何も存在しないようにすることもできる。よって、チャージインジェクションがないのでジッタが発生せず、データ再生ができない期間がないという効果もある。
【０１０４】
以上、本発明の実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【０１０５】
１  ＰＬＬ
２  第１の分周器
３  第２のプログラマブル分周器
１１  電圧制御発振器
１２  第１のプログラマブル分周器
１３  位相周波数比較器
１４  周波数比較器
１５  位相比較器
１６ａ，１６ｂ  電流モード型論理回路
１７ａ，１７ｂ  第１の選択部（マルチプレクサ）
１８  周波数比較器用チャージポンプＦＤ１８
１９  位相比較器用チャージポンプ
２０  ループフィルタ
２１  第２の選択部（マルチプレクサ）
２２  第２の分周器
２３  平均エッジ比記憶装置（記憶回路）
２４  バッファ
２５  ループフィルタ電圧初期化回路
１０１  デシリアライザ部
１０２  シリアライザ部
【図１】
2016208398.tif 000005
【図２】
2016208398.tif 000006
【図３】
2016208398.tif 000007
【図４】
2016208398.tif 000008
【図５】
2016208398.tif 000009
【図６】
2016208398.tif 000010
【図７】
2016208398.tif 000011
【図８】
2016208398.tif 000012
【図９】
2016208398.tif 000013
【図１０】
2016208398.tif 000014
【図１１】
2016208398.tif 000015
【図１２】
2016208398.tif 000016
【図１３】
2016208398.tif 000017
【図１４】
2016208398.tif 000018
【図１５】
2016208398.tif 000019
【図１６】
2016208398.tif 000020
【図１７】
2016208398.tif 000021
【図１８】
2016208398.tif 000022
【図１９】
2016208398.tif 000023
【図２０】
2016208398.tif 000024