(57)【要約】【課題】半導体集積回路の遅延時間を正確に制御する。【解決手段】制御電圧に応じた出力電流を出力するトランジスタと出力電流に応じた遅延時間に亘って発振信号を遅延させるコンデンサと遅延した発振信号を反転させる反転回路とが複数の遅延反転回路のそれぞれに設けられ、それらの遅延反転回路が環状に接続される。位相比較器は、発振信号の位相と所定周波数の基準信号の位相とを比較して位相差を検出する。電圧制御部は、位相差に応じて制御電圧を制御する。【選択図】図２
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【特許請求の範囲】
【請求項１】
制御電圧に応じた出力電流を出力するトランジスタと前記出力電流に応じた遅延時間に亘って発振信号を遅延させるコンデンサと前記遅延した発振信号を反転させる反転回路とがそれぞれに設けられた複数の遅延反転回路が環状に接続された発振回路と、
前記発振信号の位相と所定周波数の基準信号の位相とを比較して位相差を検出する位相差比較器と、
前記位相差に応じて前記制御電圧を制御する電圧制御部と
を具備する半導体集積回路。
【請求項２】
前記トランジスタのそれぞれは、チャネルの極性が同一のトランジスタである
請求項１記載の半導体集積回路。
【請求項３】
前記チャネルの極性はＰ型である請求項２記載の半導体集積回路。
【請求項４】
前記チャネルの極性はＮ型である請求項２記載の半導体集積回路。
【請求項５】
前記基準信号を一定の調整期間に亘って前記位相比較器に供給する基準信号供給部をさらに備える
請求項１記載の半導体集積回路。
【請求項６】
前記トランジスタは、前記コンデンサに並列に接続された複数の電界効果トランジスタである請求項１記載の半導体集積回路。
【請求項７】
Ｐ側制御電圧に応じた出力電流を出力するＰ型トランジスタと前記出力電流に応じた遅延時間に亘ってＰ側発振信号を遅延させるコンデンサと前記遅延したＰ側発振信号を反転させる反転回路とがそれぞれに設けられた複数の遅延反転回路が環状に接続されたＰ型発振回路と、
Ｎ側制御電圧に応じた出力電流を出力するＮ型トランジスタと前記出力電流に応じた遅延時間に亘ってＮ側発振信号を遅延させるコンデンサと前記遅延したＮ側発振信号を反転させる反転回路とがそれぞれに設けられた複数の遅延反転回路が環状に接続されたＮ型発振回路と、
前記Ｐ側発振信号の位相と所定周波数の基準信号の位相とを比較してＰ側位相差を検出するＰ側位相差比較器と、
前記Ｎ側発振信号の位相と前記基準信号の位相とを比較してＮ側位相差を検出するＮ側位相差比較器と、
前記Ｐ側位相差に応じて前記Ｐ側制御電圧を制御するＰ側電圧制御部と、
前記Ｎ側位相差に応じて前記Ｎ側制御電圧を制御するＰ側電圧制御部と
を具備する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体集積回路に関する。詳しくは、トランジスタが設けられた半導体集積回路に関する。
【背景技術】
【０００２】
従来より、トランジスタが設けられた半導体集積回路では、トランジスタの製造プロセス、温度や電圧の相違により、回路の遅延時間にばらつきが生じることが知られている。この遅延時間を一定にするために、１つのＭＯＳ（Metal-Oxide-Semiconductor）トランジスタと、モニタ部と、基板電圧調整部とを備える半導体集積回路が提案されている（例えば、特許文献１参照。）。この半導体集積回路において、モニタ部は、ＭＯＳトランジスタのドレイン電流を測定し、基板電圧調整部は、そのドレイン電流に応じてＭＯＳトランジスタが形成された基板の電圧を調整してＭＯＳトランジスタのドレイン電流を一定に制御する。これにより、ＭＯＳトランジスタと製造プロセス、温度および電圧の条件が同等のトランジスタからなる回路の遅延時間を目標値に制御することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２０５１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の半導体集積回路内には多数のトランジスタが設けられているが、それらのプロセスや温度の条件が同等であっても、それぞれの特性（ドレイン電流の大きさなど）にはある程度のばらつきが生じうる。このため、それらの中の１つのＭＯＳトランジスタのドレイン電流は、必ずしも、他のトランジスタのドレイン電流の平均値や中央値であるとは限らない。したがって、多数のトランジスタの中の１つのドレイン電流の制御では、半導体集積回路全体の遅延時間が目標値からずれてしまうおそれがある。このように、従来の半導体集積回路では、遅延時間を正確に制御することが困難である。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、半導体集積回路の遅延時間を正確に制御することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、制御電圧に応じた出力電流を出力するトランジスタと上記出力電流に応じた遅延時間に亘って発振信号を遅延させるコンデンサと上記遅延した発振信号を反転させる反転回路とがそれぞれに設けられた複数の遅延反転回路が環状に接続された発振回路と、上記発振信号の位相と所定周波数の基準信号の位相とを比較して位相差を検出する位相差比較器と、上記位相差に応じて上記制御電圧を制御する電圧制御部とを具備する半導体集積回路である。これにより、発振信号の位相と基準信号の位相との位相差に応じて制御電圧が制御されるという作用をもたらす。
【０００７】
また、この第１の側面において、上記トランジスタのそれぞれは、チャネルの極性が同一のトランジスタであってもよい。これにより、チャネルの極性が同一のトランジスタの制御電圧が制御されるという作用をもたらす。
【０００８】
また、この第１の側面において、上記チャネルの極性はＰ型であってもよい。これにより、チャネルの極性がＰ型のトランジスタの制御電圧が制御されるという作用をもたらす。
【０００９】
また、この第１の側面において、上記チャネルの極性はＮ型であってもよい。これにより、チャネルの極性がＮ型のトランジスタの制御電圧が制御されるという作用をもたらす。
【００１０】
また、この第１の側面において、上記基準信号を一定の調整期間に亘って上記位相比較器に供給する基準信号供給部をさらに備えてもよい。これにより、一定の調整期間に亘って基準信号が供給されるという作用をもたらす。
【００１１】
また、この第１の側面において、上記トランジスタは、上記コンデンサに並列に接続された複数の電界効果トランジスタであってもよい。これにより、複数の電界効果トランジスタの制御電圧が制御されるという作用をもたらす。
【００１２】
また、本技術の第２の側面は、Ｐ側制御電圧に応じた出力電流を出力するＰ型トランジスタと上記出力電流に応じた遅延時間に亘ってＰ側発振信号を遅延させるコンデンサと上記遅延したＰ側発振信号を反転させる反転回路とがそれぞれに設けられた複数の遅延反転回路が環状に接続されたＰ型発振回路と、Ｎ側制御電圧に応じた出力電流を出力するＮ型トランジスタと上記出力電流に応じた遅延時間に亘ってＮ側発振信号を遅延させるコンデンサと上記遅延したＮ側発振信号を反転させる反転回路とがそれぞれに設けられた複数の遅延反転回路が環状に接続されたＮ型発振回路と、上記Ｐ側発振信号の位相と所定周波数の基準信号の位相とを比較してＰ側位相差を検出するＰ側位相差比較器と、上記Ｎ側発振信号の位相と上記基準信号の位相とを比較してＮ側位相差を検出するＮ側位相差比較器と、上記Ｐ側位相差に応じて上記Ｐ側制御電圧を制御するＰ側電圧制御部と、上記Ｎ側位相差に応じて上記Ｎ側制御電圧を制御するＰ側電圧制御部とを具備する半導体集積回路である。これにより、発振信号の位相と基準信号の位相との位相差に応じて制御電圧が制御されるという作用をもたらす。
【発明の効果】
【００１３】
本技術によれば、半導体集積回路の遅延時間を正確に制御することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００１４】
【図１】本技術の実施の形態における半導体集積回路の一構成例を示すブロック図である。
【図２】本技術の実施の形態における論理回路および調整回路の一構成例を示すブロック図である。
【図３】本技術の実施の形態におけるＰＭＯＳ発振回路の一構成例を示すブロック図である。
【図４】本技術の実施の形態におけるＰＭＯＳ遅延回路の一構成例を示す回路図である。
【図５】本技術の実施の形態におけるＰ型ＭＯＳトランジスタの断面図の一例である。
【図６】本技術の実施の形態におけるＮＭＯＳ発振回路の一構成例を示すブロック図である。
【図７】本技術の実施の形態におけるＮＭＯＳ遅延回路の一構成例を示す回路図である。
【図８】本技術の実施の形態におけるＮ型ＭＯＳトランジスタの断面図の一例である。
【図９】本技術の実施の形態におけるＮＭＯＳ発振回路の周波数とＰ型基板電圧との関係の一例を示すグラフである。
【図１０】本技術の実施の形態におけるＰＭＯＳ発振回路の周波数とＮ型基板電圧との関係の一例を示すグラフである。
【図１１】本技術の実施の形態における調整前後の各基板電圧の一例を示す図である。
【図１２】本技術の実施の形態における時間の経過に伴うＮＭＯＳ発振回路の周波数とＰ型基板電圧とのそれぞれの変動の一例を示すグラフである。
【図１３】本技術の実施の形態における半導体集積回路の動作の一例を示すフローチャートである。
【図１４】本技術の実施の形態の変形例におけるＮＭＯＳ遅延回路の一構成例を示す回路図である。
【図１５】本技術の実施の形態の変形例におけるＮＭＯＳ発振回路の周波数とＰ型基板電圧との関係の一例を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．実施の形態（位相差に応じて基板電圧を制御する例）
２．変形例
【００１６】
＜１．実施の形態＞
［半導体集積回路の構成例］
図１は、本技術の実施の形態における半導体集積回路１１０の一構成例を示すブロック図である。この半導体集積回路１１０は、所定数のトランジスタが設けられた集積回路であり、例えば、Ｐ型半導体基板１００上に形成される。また、半導体集積回路１１０は、論理回路１２０および１４０と、調整回路１３０および１５０と、制御回路１６０とを備える。
【００１７】
論理回路１２０および１４０は、所定の論理演算を行う回路である。これらの論理回路には、一定数のトランジスタが設けられる。これらのトランジスタの少なくとも１つには容量（寄生容量など）が接続されており、トランジスタの出力電流（リーク電流など）に応じた遅延時間に亘って、容量により信号が遅延する。このため、論理回路の遅延時間は、トランジスタの出力電流により変動する。また、論理回路１２０および論理回路１４０のそれぞれの電源電圧は異なる。以下、論理回路１２０の電源電圧をＶＤＤ１とし、論理回路１４０の電源電圧をＶＤＤ２とする。
【００１８】
調整回路１３０は、論理回路１２０の遅延時間を一定の目標値に調整するものである。この調整回路１３０の電源電圧は、論理回路１２０と同様（ＶＤＤ１）である。調整回路１５０は、論理回路１４０の遅延時間を一定の目標値に調整するものである。この調整回路１５０の電源電圧は、論理回路１４０と同様（ＶＤＤ２）である。
【００１９】
制御回路１６０は、半導体集積回路１１０全体を制御するものである。この制御回路１６０は、信号線１６７を介して論理回路１２０に開始制御信号を供給して、論理回路１２０の動作を制御し、信号線１６８を介して論理回路１４０に開始制御信号を供給して、論理回路１４０の動作を制御する。この開始制御信号は、論理演算の開始を指示する信号である。
【００２０】
また、制御回路１６０は、論理演算を開始させる前に、ハイレベルの発振制御信号ＯＳＣと、所定の基準周波数の基準クロック信号ｒＣＬＫとを生成して調整回路１３０および１５０に信号線１６９を介して供給する。ここで、発振制御信号ＯＳＣは調整回路１３０および１５０に発振信号を生成させるか否かを制御する信号である。発振信号については後述する。そして、一定の調整期間が終了すると制御回路１６０は、基準クロック信号ｒＣＬＫの供給を停止し、また、ローレベルの発振制御信号ＯＳＣを供給して、開始制御信号により論理回路１２０および１４０に論理演算を開始させる。なお、制御回路１６０は、特許請求の範囲に記載の基準信号供給部の一例である。
【００２１】
なお、調整対象の論理回路を２つ（１２０および１４０）設ける構成としているが、論理回路を１つのみ設けてもよく、また、３つ以上設けてもよい。また、電源電圧が異なる論理回路ごとに調整回路を設ける構成としているが、この構成に限定されない。例えば、動作周波数が異なる論理回路ごとに、調整回路を設けてもよいし、電源および動作周波数の組合せが異なる論理回路ごとに調整回路を設けてもよい。
【００２２】
［論理回路および調整回路の構成例］
図２は、本技術の実施の形態における論理回路１２０および調整回路１３０の一構成例を示すブロック図である。論理回路１２０は、ＰＭＯＳ論理回路１２１およびＮＭＯＳ論理回路１２２を備える。また、調整回路１３０は、ＰＭＯＳ発振回路２００、Ｐ側チャージポンプ１３１、Ｐ側位相比較器１３３、ＮＭＯＳ発振回路３００、Ｎ側チャージポンプ１３２、Ｎ側位相比較器１３４とを備える。
【００２３】
ＰＭＯＳ論理回路１２１は、Ｐ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やコンデンサが一定数設けられた論理回路である。このＰＭＯＳ論理回路１２１は、例えば、Ｐ型半導体基板１００上のＮ型半導体基板１０１に形成される。
【００２４】
ＮＭＯＳ論理回路１２２は、Ｎ型のＭＯＳＦＥＴやコンデンサが一定数設けられた論理回路である。このＮＭＯＳ論理回路１２２は、例えば、Ｐ型半導体基板１００上に形成される。
【００２５】
ＰＭＯＳ発振回路２００は、複数のＰ型のＭＯＳＦＥＴが設けられた発振回路である。このＰＭＯＳ発振回路２００は、発振制御信号ＯＳＣに従って発振信号ｐＣＬＫを生成してＰ側位相比較器１３３に供給する。例えば、発振制御信号ＯＳＣがハイレベルである場合にＰＭＯＳ発振回路２００は、発振信号ｐＣＬＫの生成を開始し、発振制御信号ＯＳＣがローレベルである場合に、その発振信号の生成を終了する。また、ＰＭＯＳ発振回路２００は、例えば、Ｎ型半導体基板１０１上に形成される。なお、ＰＭＯＳ発振回路２００は、特許請求の範囲に記載のＰ型発振回路の一例である。
【００２６】
ＮＭＯＳ発振回路３００は、複数のＮ型のＭＯＳＦＥＴが設けられた発振回路である。このＮＭＯＳ発振回路３００は発振制御信号ＯＳＣに従って、発振信号ｎＣＬＫを生成してＮ側位相比較器１３４に供給する。例えば、発振制御信号ＯＳＣがハイレベルである場合にＮＭＯＳ発振回路３００は、発振信号ｎＣＬＫの生成を開始し、発振制御信号ＯＳＣがローレベルである場合に、その発振信号の生成を終了する。また、ＰＭＯＳ発振回路２００は、例えば、Ｐ型半導体基板１００に形成される。なお、ＮＭＯＳ発振回路３００は、特許請求の範囲に記載のＮ型発振回路の一例である。
【００２７】
Ｐ側位相比較器１３３は、発振信号ｐＣＬＫの位相と基準クロック信号ｒＣＬＫの位相とを比較して位相差を検出するものである。このＰ側位相比較器１３３は、検出した位相差をＰ側チャージポンプ１３１へ供給する。
【００２８】
Ｎ側位相比較器１３４は、発振信号ｎＣＬＫの位相と基準クロック信号ｒＣＬＫの位相とを比較して位相差を検出するものである。このＮ側位相比較器１３４は、検出した位相差をＮ側チャージポンプ１３２へ供給する。
【００２９】
Ｐ側チャージポンプ１３１は、Ｐ側位相比較器１３３からの位相差に応じてＮ型半導体基板１０１の電圧であるＮ型基板電圧ＶＮを制御するものである。このＮ型基板電圧ＶＮは、位相差が小さくなるように制御される。なお、Ｐ側チャージポンプ１３１は、特許請求の範囲に記載のＰ側電圧制御部の一例である。
【００３０】
Ｎ側チャージポンプ１３２は、Ｎ側位相比較器１３４からの位相差に応じて、Ｐ型半導体基板１００の電圧であるＰ型基板電圧ＶＰを制御するものである。このＰ型基板電圧ＶＰは、位相差が小さくなるように制御される。なお、Ｎ側チャージポンプ１３２は、特許請求の範囲に記載のＮ側電圧制御部の一例である。また、Ｎ型基板電圧ＶＮおよびＰ型基板電圧ＶＰは、特許請求の範囲に記載の制御電圧の一例である。
【００３１】
上述の構成により、発振信号ｐＣＬＫおよびｎＣＬＫの発振周波数は、いずれもクロック信号ｒＣＬＫの基準周波数と同じ値に制御される。
【００３２】
なお、ＰＭＯＳ論理回路１２１およびＰＭＯＳ発振回路２００を同一のＮ型半導体基板（１０１）に設けているが、この構成に限定されない。Ｐ型半導体基板１００上に複数のＮ型半導体基板を形成し、ＰＭＯＳ論理回路１２１およびＰＭＯＳ発振回路２００を別々のＮ型半導体基板に設けてもよい。この場合、Ｐ側チャージポンプ１３１は、ＰＭＯＳ論理回路１２１が設けられた基板とＰＭＯＳ発振回路２００が設けられた基板との両方の基板電圧を制御する。
【００３３】
また、論理回路１４０および調整回路１５０の構成は、電源電圧が異なる点以外は、論理回路１２０および調整回路１３０と同様である。
【００３４】
［ＰＭＯＳ発振回路の構成例］
図３は、本技術の実施の形態におけるＰＭＯＳ発振回路２００の一構成例を示すブロック図である。このＰＭＯＳ発振回路２００は、ＰＭＯＳ遅延回路２１０、２３０および２６０と、ＮＡＮＤ（否定論理積）ゲート２２０および２５０と、インバータ２４０と、ＮＯＲ（否定論理和）ゲート２７０とを備える。
【００３５】
ＰＭＯＳ遅延回路２１０、２３０および２６０は、入力された入力信号を一定の遅延時間に亘って遅延させるものである。ここで、ＰＭＯＳ遅延回路２１０、２３０および２６０のそれぞれの遅延時間は、Ｎ型基板電圧ＶＮにより制御される。ＰＭＯＳ遅延回路２１０は、入力信号を遅延させた信号を遅延信号としてＮＡＮＤゲート２２０に供給し、ＰＭＯＳ遅延回路２３０は、入力信号を遅延させた信号を遅延信号としてＮＡＮＤゲート２５０に供給する。また、ＰＭＯＳ遅延回路２６０は、入力信号を遅延させた信号を遅延信号としてＮＯＲゲート２７０に供給する。
【００３６】
ＮＡＮＤゲート２２０および２５０は、入力値の否定論理積を出力するものである。ＮＡＮＤゲート２２０には、発振制御信号ＯＳＣとＰＭＯＳ遅延回路２１０からの遅延信号とが入力され、ＮＡＮＤゲート２２０は、これらの否定論理積の信号をＰＭＯＳ遅延回路２３０に出力する。また、ＮＡＮＤゲート２５０には、発振制御信号ＯＳＣとＰＭＯＳ遅延回路２３０からの遅延信号とが入力され、ＮＡＮＤゲート２５０は、これらの否定論理積の信号をＰＭＯＳ遅延回路２６０に出力する。
【００３７】
インバータ２４０は、発振制御信号ＯＳＣを反転させるものである。このインバータ２４０は、反転させた発振制御信号ＯＳＣを反転信号としてＮＯＲゲート２７０に供給する。
【００３８】
ＮＯＲゲート２７０は、入力値の否定論理和を出力するものである。このＮＯＲゲート２７０は、インバータ２４０からの反転信号と、ＰＭＯＳ遅延回路２６０からの遅延信号との否定論理積の信号をＰ側位相比較器１３３に出力するとともに、ＰＭＯＳ遅延回路２１０に帰還させる。
【００３９】
ここで、発振制御信号ＯＳＣがハイレベルである場合には、ＮＡＮＤゲート２２０および２５０とＮＯＲゲート２７０とは、遅延信号を反転するため、ＮＯＲゲート２７０からの信号は発振し、発振信号ｐＣＬＫとして出力される。一方、発振制御信号ＯＳＣがローレベルである場合には、ＮＯＲゲート２７０は反転を行わず、その出力レベルが固定されるため、発振信号ｐＣＬＫの出力は停止する。
【００４０】
なお、ＰＭＯＳ遅延回路を３つ設けているが、ＰＭＯＳ遅延回路の個数は奇数であれば、３つに限定されない。ＰＭＯＳ遅延回路を２ｍ＋１（ｍは整数）個設ける際には、ＮＡＮＤゲートがｍ個、ＮＯＲゲートが１個設けられる。そして、ｍ個目のＰＭＯＳ遅延回路の遅延信号がｍ個目のＮＡＮＤゲートに入力され、ｍ個目のＮＡＮＤゲートの出力信号がｍ＋１個目のＰＭＯＳ遅延回路に入力される。ただし、最後のＰＭＯＳ遅延回路の遅延信号はＮＯＲゲートに入力され、ＮＯＲゲートの出力信号は最初のＰＭＯＳ遅延回路に帰還される。
【００４１】
また、ＮＡＮＤゲート２２０および２５０とＮＯＲゲート２７０とは、特許請求の範囲に記載の反転回路の一例である。また、ＰＭＯＳ遅延回路２１０およびＮＡＮＤゲート２２０からなる回路と、ＰＭＯＳ遅延回路２３０およびＮＡＮＤゲート２５０からなる回路とは、特許請求の範囲に記載の遅延反転回路の一例である。また、ＰＭＯＳ遅延回路２６０およびＮＯＲゲート２７０からなる回路も、特許請求の範囲に記載の遅延反転回路の一例である。
【００４２】
［ＰＭＯＳ遅延回路の構成例］
図４は、本技術の実施の形態におけるＰＭＯＳ遅延回路２１０の一構成例を示す回路図である。このＰＭＯＳ遅延回路２１０は、チャネルの極性がＰ型のＰ型ＭＯＳトランジスタ２１１および２１６と、コンデンサ２１７とを備える。
【００４３】
Ｐ型ＭＯＳトランジスタ２１１は、Ｎ型基板電圧ＶＮに応じたリーク電流を出力するものである。このＰ型ＭＯＳトランジスタ２１１のゲートおよびソースは電源電圧ＶＤＤ１の電源に接続され、ドレインはＰ型ＭＯＳトランジスタ２１６およびコンデンサ２１７に接続される。この接続により、Ｐ型ＭＯＳトランジスタ２１１は、入力信号の値に関わらず、非導通状態となり、ドレインからリーク電流が漏出する。
【００４４】
また、Ｐ型ＭＯＳトランジスタ２１１のバックゲートには、Ｎ型基板電圧ＶＮが印加されている。このＮ型基板電圧ＶＮが高いほど、基板バイアス効果によりＰ型ＭＯＳトランジスタ２１１の閾値電圧が高くなり、その結果、リーク電流が小さくなる。一方、Ｎ型基板電圧ＶＮが低いほど、基板バイアス効果によりＰ型ＭＯＳトランジスタ２１１の閾値電圧が低くなり、その結果、リーク電流が大きくなる。このＰ型ＭＯＳトランジスタ２１１として、Ｐ型ＭＯＳトランジスタ２１６よりもリーク電流の大きなトランジスタを設けることが望ましい。なお、Ｐ型ＭＯＳトランジスタ２１１は、特許請求の範囲に記載のトランジスタの一例である。
【００４５】
Ｐ型ＭＯＳトランジスタ２１６のゲートはＮＯＲゲート２７０に接続され、ソースには接地電位が印加され、ドレインはＰ型ＭＯＳトランジスタ２１１およびコンデンサ２１７に接続される。
【００４６】
また、コンデンサ２１７の一端には接地電位が印加され、他端は、Ｐ型ＭＯＳトランジスタ２１１および２１６と、ＮＡＮＤゲート２２０とに接続される。
【００４７】
このＰＭＯＳ遅延回路２１０において、入力信号が立ち上った場合には、Ｐ型ＭＯＳトランジスタ２１１および２１６が非導通状態になる。この場合に、Ｐ型ＭＯＳトランジスタ２１１から漏出するするリーク電流によりコンデンサ２１７が充電されて、その充電時間の分、遅延信号の立上りが遅延する。すなわち、コンデンサ２１７は、リーク電流に応じた遅延時間（充電時間）に亘って信号を遅延させる。一方、入力信号が立ち下った場合には、Ｐ型ＭＯＳトランジスタ２１６が導通状態になり、コンデンサ２１７が放電されて遅延信号が立ち下る。
【００４８】
ここで、コンデンサ２１７において充放電される電気量の総和をＱとし、コンデンサ２１７の電気容量をＣとし、コンデンサ２１７の端子間電圧をＶとする。このＶは、放電完了時（または充電開始時）において電源電圧ＶＤＤ１に応じた値となる。電気量Ｑの単位は、例えば、クーロン（Ｃ）またはアンペア・秒（Ａ・ｓ）である。電気容量Ｃの単位は、例えば、ファラッド（Ｆ）であり、電位差Ｖの単位は、ボルト（Ｖ）である。
【００４９】
また、Ｐ型ＭＯＳトランジスタ２１６が導通状態で出力するオン電流をＩｏｎとし、Ｐ型ＭＯＳトランジスタ２１１のリーク電流をＩｌｅａｋとする。入力信号の立上りから、遅延信号の立上りまでの遅延時間をＴｒｉｓｅとし、入力信号の立下りから、遅延信号の立下りまでの遅延時間をＴｆａｌｌとする。ＩｏｎおよびＩｌｅａｋの単位は、例えば、アンペア（Ａ）であり、ＴｒｉｓｅおよびＴｆａｌｌの単位は、例えば、秒（ｓ）である。
【００５０】
立上りの遅延時間Ｔｒｉｓｅは、リーク電流Ｉｌｅａｋによるコンデンサ２１７の充電時間であるから、Ｑ、ＴｒｉｓｅおよびＩｌｅａｋの間には、次の関係式が成立する。
Ｑ＝Ｉｌｅａｋ×Ｔｒｉｓｅ                                          ・・・式１
【００５１】
一方、立下りの遅延時間Ｔｆａｌｌは、オン電流Ｉｏｎによるコンデンサ２１７の充電時間であるから、Ｑ、ＴｆａｌｌおよびＩｏｎの間には、次の関係式が成立する。
Ｑ＝Ｉｏｎ×Ｔｆａｌｌ                                            ・・・式２
【００５２】
クーロンの法則（Ｑ＝ＣＶ）と式１および式２とから、次の式が求められる。
Ｔｒｉｓｅ＝Ｃ×Ｖ／Ｉｌｅａｋ                                      ・・・式３
Ｔｆａｌｌ＝Ｃ×Ｖ／Ｉｏｎ                                        ・・・式４
【００５３】
ここで、ＰＭＯＳ発振回路２００は、ＰＭＯＳ遅延回路を３つ（２１０、２３０および２６０）備える。このため、発振信号ｐＣＬＫの発振周期をＴとし、それぞれのＰＭＯＳ遅延回路のリーク電流を同程度とし、ＰＭＯＳ遅延回路以外の論理ゲートの遅延を無視すると、式３および式４より次の関係式が導かれる。
Ｔ＝（Ｔｒｉｓｅ＋Ｔｆａｌｌ）＝３Ｃ（Ｖ／Ｉｌｅａｋ＋Ｖ／Ｉｏｎ）      ・・・式５
【００５４】
ただし、式５において、リーク電流Ｉｌｅａｋは、オン電流Ｉｏｎと比較して十分に小さいため、発振周期Ｔは、次の式に近似することができる。
Ｔ≒３Ｔｒｉｓｅ＝３Ｃ×Ｖ／Ｉｌｅａｋ                              ・・・式６
【００５５】
発振信号ｐＣＬＫの発振周波数をＦとすると、式６より次の式が導かれる。発振周波数Ｆの単位は、例えば、ヘルツ（Ｈｚ）である。
Ｆ＝１／Ｔ＝Ｉｌｅａｋ／（３ＣＶ）                                ・・・式７
【００５６】
上式に示すように、発振信号ｐＣＬＫの発振周波数Ｆは、リーク電流Ｉｌｅａｋに応じた値となる。また、前述したように、リーク電流Ｉｌｅａｋは、Ｎ型基板電圧ＶＮにより制御される。したがって、発振周波数Ｆと基準クロック信号ｒＣＬＫの基準周波数とが等しくなるように、Ｐ側チャージポンプ１３１がＮ型基板電圧ＶＮを制御することによって、リーク電流Ｉｌｅａｋを、基準周波数に対応する一定の値に制御することができる。
【００５７】
なお、ＰＭＯＳ遅延回路２３０および２６０の構成は、ＰＭＯＳ遅延回路２１０と同様である。
【００５８】
図５は、本技術の実施の形態におけるＰ型ＭＯＳトランジスタ２１１の断面図の一例である。Ｐ型半導体基板１００上にＮ型半導体基板１０１が形成される。そのＮ型半導体基板１０１上に、不純物濃度が比較的高いＮ型半導体の層であるＮ＋層２１２と、不純物濃度が比較的高いＰ型半導体の層であるＰ＋層２１３および２１５とが形成される。また、Ｐ＋層２１３および２１５の間には、シリコン酸化膜および金属からなるゲート２１４が形成される。
【００５９】
Ｎ＋層２１２は、Ｐ型ＭＯＳトランジスタ２１１のバックゲートに該当し、Ｐ側チャージポンプ１３１に接続される。Ｐ＋層２１３は、Ｐ型ＭＯＳトランジスタ２１１のドレインに該当し、コンデンサ２１７に接続される。ゲート２１４およびＰ＋層２１５は、Ｐ型ＭＯＳトランジスタ２１１のゲートおよびソースに該当し、これらは電源に接続される。
【００６０】
なお、Ｐ型ＭＯＳトランジスタ２１６の構成は、ゲートおよびソースの接続先が異なる点以外はＰ型ＭＯＳトランジスタ２１１と同様である。
【００６１】
［ＮＭＯＳ発振回路の構成例］
図６は、本技術の実施の形態におけるＮＭＯＳ発振回路３００の一構成例を示すブロック図である。このＮＭＯＳ発振回路３００は、ＮＭＯＳ遅延回路３１０、３３０および３６０と、ＮＡＮＤ（否定論理積）ゲート３２０および３５０と、インバータ３４０と、ＮＯＲ（否定論理和）ゲート３７０とを備える。
【００６２】
ＮＭＯＳ遅延回路３１０、３３０および３６０は、入力された入力信号を一定の遅延時間に亘って遅延させるものである。ここで、ＮＭＯＳ遅延回路３１０、３３０および３６０のそれぞれの遅延時間は、Ｐ型基板電圧ＶＰにより制御される。ＮＭＯＳ遅延回路３１０は、入力信号を遅延させた信号を遅延信号としてＮＡＮＤゲート３２０に供給し、ＮＭＯＳ遅延回路３３０は、入力信号を遅延させた信号を遅延信号としてＮＡＮＤゲート３５０に供給する。また、ＮＭＯＳ遅延回路３６０は、入力信号を遅延させた信号を遅延信号としてＮＯＲゲート３７０に供給する。
【００６３】
ＮＡＮＤゲート３２０および３５０は、入力値の否定論理積を出力するものである。ＮＡＮＤゲート３２０には、発振制御信号ＯＳＣとＮＭＯＳ遅延回路３１０からの遅延信号とが入力され、ＮＡＮＤゲート３２０は、これらの否定論理積の信号をＮＭＯＳ遅延回路３３０に出力する。また、ＮＡＮＤゲート３５０には、発振制御信号ＯＳＣとＮＭＯＳ遅延回路３３０からの遅延信号とが入力され、ＮＡＮＤゲート３５０は、これらの否定論理積の信号をＮＭＯＳ遅延回路３６０に出力する。
【００６４】
インバータ３４０は、発振制御信号ＯＳＣを反転させるものである。このインバータ３４０は、反転させた発振制御信号ＯＳＣを反転信号としてＮＯＲゲート３７０に供給する。
【００６５】
ＮＯＲゲート３７０は、入力値の否定論理和を出力するものである。このＮＯＲゲート３７０は、インバータ３４０からの反転信号と、ＮＭＯＳ遅延回路３６０からの遅延信号との否定論理積の信号をＮ側位相比較器１３４に出力するとともに、ＮＭＯＳ遅延回路３１０に帰還させる。
【００６６】
ここで、発振制御信号ＯＳＣがハイレベルである場合には、ＮＯＲゲート３７０からの信号は発振し、発振信号ｎＣＬＫとして出力される。一方、発振制御信号ＯＳＣがローレベルである場合には発振信号ｎＣＬＫの出力は停止する。
【００６７】
なお、ＮＭＯＳ遅延回路を３つ設けているが、ＮＭＯＳ遅延回路の個数は奇数であれば、３つに限定されない。ＮＭＯＳ遅延回路を２ｍ＋１個設ける際には、ＮＡＮＤゲートがｍ個、ＮＯＲゲートが１個設けられる。そして、ｍ個目のＮＭＯＳ遅延回路の遅延信号がｍ個目のＮＡＮＤゲートに入力され、ｍ個目のＮＡＮＤゲートの出力信号がｍ＋１個目のＮＭＯＳ遅延回路に入力される。ただし、最後のＮＭＯＳ遅延回路の遅延信号はＮＯＲゲートに入力され、ＮＯＲゲートの出力信号は最初のＮＭＯＳ遅延回路に帰還される。
【００６８】
また、ＮＡＮＤゲート３２０および３５０とＮＯＲゲート３７０とは、特許請求の範囲に記載の反転回路の一例である。また、ＮＭＯＳ遅延回路３１０およびＮＡＮＤゲート３２０からなる回路と、ＮＭＯＳ遅延回路３３０およびＮＡＮＤゲート３５０からなる回路とは、特許請求の範囲に記載の遅延反転回路の一例である。また、ＮＭＯＳ遅延回路３６０およびＮＯＲゲート３７０からなる回路も、特許請求の範囲に記載の遅延反転回路の一例である。
【００６９】
［ＮＭＯＳ遅延回路の構成例］
図７は、本技術の実施の形態におけるＮＭＯＳ遅延回路３１０の一構成例を示す回路図である。このＮＭＯＳ遅延回路３１０は、チャネルの極性がＮ型のＮ型ＭＯＳトランジスタ３１１および３１６と、コンデンサ３１７とを備える。
【００７０】
Ｎ型ＭＯＳトランジスタ３１１のゲートはＮＯＲゲート３７０に接続され、ソースには電源電圧ＶＤＤ１の電源に接続され、ドレインはＮ型ＭＯＳトランジスタ３１６およびコンデンサ３１７に接続される。
【００７１】
Ｎ型ＭＯＳトランジスタ３１６は、Ｐ型基板電圧ＶＰに応じたリーク電流を出力するものである。このＮ型ＭＯＳトランジスタ３１６のゲートおよびソースには接地電位が印加され、ドレインはＮ型ＭＯＳトランジスタ３１６およびコンデンサ３１７に接続される。この接続により、Ｎ型ＭＯＳトランジスタ３１６は、入力信号の値に関わらず、非導通状態となり、ドレインからリーク電流が漏出する。
【００７２】
また、Ｎ型ＭＯＳトランジスタ３１６のバックゲートには、Ｐ型基板電圧Ｖｐが印加されている。このＰ型基板電圧Ｖｐが高いほど、Ｎ型ＭＯＳトランジスタ３１６の閾値電圧が低くなり、その結果、リーク電流が大きくなる。一方、Ｐ型基板電圧ＶＰが低いほど、Ｎ型ＭＯＳトランジスタ３１６の閾値電圧が高くなり、その結果、リーク電流が小さくなる。このＮ型ＭＯＳトランジスタ３１６として、Ｎ型ＭＯＳトランジスタ３１１よりもリーク電流の大きなトランジスタを設けることが望ましい。なお、Ｎ型ＭＯＳトランジスタ３１６は、特許請求の範囲に記載のトランジスタの一例である。
【００７３】
また、コンデンサ３１７の一端は電源に接続され、他端は、Ｎ型ＭＯＳトランジスタ３１１および３１６と、ＮＡＮＤゲート３２０とに接続される。
【００７４】
このＮＭＯＳ遅延回路３１０において、入力信号が立ち下った場合には、Ｎ型ＭＯＳトランジスタ３１１および３１６が非導通状態になる。この場合に、Ｎ型ＭＯＳトランジスタ３１１から漏出するするリーク電流によりコンデンサ３１７が充電されて、その充電時間の分、遅延信号の立下りが遅延する。すなわち、コンデンサ３１７は、リーク電流に応じた遅延時間（充電時間）に亘って信号を遅延させる。一方、入力信号が立ち上った場合には、Ｎ型ＭＯＳトランジスタ３１１が導通状態になり、コンデンサ３１７が放電されて遅延信号が立ち上る。
【００７５】
ここで、発振信号ｎＣＬＫの発振周波数は、ｐＣＬＫと同様に式７により求められる。また、Ｎ型ＭＯＳトランジスタ３１６のリーク電流は、前述したように、Ｐ型基板電圧ＶＰにより制御することができる。したがって、発振周波数と基準クロック信号ｒＣＬＫの基準周波数とが等しくなるように、Ｎ側チャージポンプ１３２がＰ型基板電圧ＶＰを制御することによって、Ｎ型ＭＯＳトランジスタ３１６のリーク電流を一定の値に制御することができる。
【００７６】
なお、ＮＭＯＳ遅延回路３３０および３６０の構成は、ＮＭＯＳ遅延回路３１０と同様である。
【００７７】
図８は、本技術の実施の形態におけるＮ型ＭＯＳトランジスタ３１１の断面図の一例である。Ｐ型半導体基板１００上に、Ｐ＋層３１２と、Ｎ＋層３１３および３１５とが形成される。また、Ｎ＋層３１３および３１５の間には、シリコン酸化膜および金属からなるゲート３１４が形成される。
【００７８】
Ｐ＋層３１２は、Ｎ型ＭＯＳトランジスタ３１１のバックゲートに該当し、Ｎ側チャージポンプ１３２に接続される。Ｎ＋層３１３は、Ｎ型ＭＯＳトランジスタ３１１のドレインに該当し、コンデンサ３１７に接続される。ゲート３１４は、Ｎ型ＭＯＳトランジスタ３１１に該当し、ＮＯＲゲート３７０に接続される。Ｎ＋層３１５は、Ｎ型ＭＯＳトランジスタ３１１のソースに該当し、電源に接続される。
【００７９】
なお、Ｎ型ＭＯＳトランジスタ３１６の構成は、ゲートおよびソースの接続先が異なる点以外はＮ型ＭＯＳトランジスタ３１１と同様である。
【００８０】
図９は、本技術の実施の形態におけるＮＭＯＳ発振回路３００の周波数とＰ型基板電圧との関係の一例を示すグラフである。同図における縦軸は、発振信号ｎＣＬＫの周波数であり、横軸は、Ｐ型基板電圧ＶＰである。Ｐ型基板電圧ＶＰが高いほど、Ｎ型ＭＯＳトランジスタ３１６の閾値電圧が低下してリーク電流が大きくなるため、ＰＭＯＳ遅延回路の遅延時間が短くなる。この結果、ｎＣＬＫの周波数が高くなる。
【００８１】
図１０は、本技術の実施の形態におけるＰＭＯＳ発振回路２００の周波数とＰ型基板電圧との関係の一例を示すグラフである。同図における縦軸は、発振信号ｐＣＬＫの周波数であり、横軸は、Ｎ型基板電圧ＶＮである。Ｎ型基板電圧ＶＮが高いほど、Ｐ型ＭＯＳトランジスタ２１１の閾値電圧が高くなってリーク電流が小さくなるため、ＰＭＯＳ遅延回路の遅延時間が長くなる。この結果、ｐＣＬＫの周波数が低くなる。
【００８２】
図９および図１０に例示したように、調整回路１３０および１５０は、基板電圧ＶＰおよびＶＮの制御により、発振信号ｎＣＬＫおよびｐＣＬＫのそれぞれの発振周波数を制御する。この制御により、調整回路１３０および１５０は、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタのそれぞれのリーク電流を一定値に制御することができる。前述したように、論理回路１２０は、調整回路１３０と同じ基板（１００）上に形成されており、電源電圧も同じであるため、ＰＶＴ（Process, supply Voltage, and Temperature）条件が調整回路１３０と同程度である。したがって、調整回路１３０内のトランジスタのリーク電流を一定に制御すると、論理回路１２０内のトランジスタのリーク電流も同程度の一定値になる。論理回路１２０の遅延時間はリーク電流に依存するため、リーク電流を一定に制御することにより、論理回路１２０の遅延時間を、基準周波数に対応する目標値に調整することができる。また、リーク電流を一定値に制御することにより、調整前においてリーク電流が、その一定値より高い論理回路の消費電力を低減することができる。論理回路１４０および調整回路１５０についても同様である。
【００８３】
また、式７に例示したように、発振信号ｎＣＬＫおよびｐＣＬＫの周波数は、複数のトランジスタのそれぞれのリーク電流の平均に対応する値であり、調整回路１３０および１５０は、この値に基づいて基板電圧を制御する。このため、１つのトランジスタのドレイン電流に基づいて基板電圧を制御する特許文献１の構成と比較して、調整回路１３０は、遅延時間を正確に制御することができる。
【００８４】
また、調整回路１３０および１５０は、Ｐ型およびＮ型のＭＯＳトランジスタのそれぞれのリーク電流を独立して制御しているため、それらの一方のリーク電流のみを制御する場合よりも、対応する論理回路の遅延時間を正確に制御することができる。
【００８５】
なお、調整回路１３０および１５０は、Ｐ型およびＮ型のＭＯＳトランジスタの両方のリーク電流を制御しているが、一方のリーク電流のみを制御してもよい。例えば、論理回路１２０内のＮ型ＭＯＳトランジスタの個数が少ないなど、Ｎ型ＭＯＳトランジスタのリーク電流のばらつきの影響が少ない場合には、調整回路１３０は、Ｐ型ＭＯＳトランジスタのみを制御すればよい。この場合には、ＮＭＯＳ発振回路３００、Ｎ側チャージポンプ１３２およびＮ側位相比較器１３４を調整回路１３０に設ける必要はなくなる。
【００８６】
図１１は、本技術の実施の形態における調整前後の各基板電圧の一例を示す図である。同図における縦軸は、Ｐ型基板電圧ＶＰであり、横軸はＮ型基板電圧ＶＮである。また、黒丸は、温度Ｔｅｍｐ１、電源電圧ＶＤＤ１の条件における調整前のＰ型基板電圧ＶＰおよびＮ型基板電圧ＶＮの状態５０１を示す。また、黒い三角は、温度Ｔｅｍｐ１、電源電圧ＶＤＤ２の条件における調整前のＰ型基板電圧ＶＰおよびＮ型基板電圧ＶＮの状態５０２を示す。また、黒い四角は、温度Ｔｅｍｐ２、電源電圧ＶＤＤ１の条件における調整前のＰ型基板電圧ＶＰおよびＮ型基板電圧ＶＮの状態５０３を示す。白丸は、黒丸、黒い三角および黒い四角のそれぞれに対応する条件下で調整を行った後のＰ型基板電圧ＶＰおよびＮ型基板電圧ＶＮの状態５０４を示す。
【００８７】
図１１に例示するように、温度や電源電圧が異なると、Ｐ型基板電圧ＶＰやＮ型基板電圧ＶＮにばらつきが生じる。しかし、調整回路１３０等が、発振信号ｐＣＬＫおよびｒＣＬＫの周波数を基準周波数に一致させる制御を行うことにより、それらの基板電圧を一定の値に制御することができる。このため、ＰＶＴ条件の相違に起因する基板電圧のばらつきによって、論理回路の遅延時間にばらつきがあっても、調整回路１３０等は、基板電圧の制御により、その遅延時間を一定の目標値に制御することができる。
【００８８】
なお、１つの半導体チップ（１００）内に調整回路を設けてチップ内で遅延時間を揃えているが、異なる半導体チップのそれぞれに調整回路を設けてもよい。それぞれの半導体チップの調整回路が同一の周波数の基準クロック信号ｒＣＬＫを生成すれば、異なる半導体チップのそれぞれの遅延時間を一定に揃えることができる。
【００８９】
図１２は、本技術の実施の形態における時間の経過に伴うＮＭＯＳ発振回路３００の周波数とＰ型基板電圧ＶＰとのそれぞれの変動の一例を示すグラフである。同図における縦軸は、発振信号ｎＣＬＫの周波数またはＰ型基板電圧ＶＰであり、横軸は時間である。また、実線の曲線は、時間の経過に伴うＰ型基板電圧ＶＰの変動を示し、点線の曲線は、時間の経過に伴う発振信号ｎＣＬＫの周波数の変動を示す。同図に例示するように、調整期間内において発振信号ｎＣＬＫの発振周波数は、Ｐ型基板電圧ＶＰの制御により、基準クロック信号ｒＣＬＫの基準周波数に徐々に近づく。そして、調整期間が経過した時点で発振信号ｎＣＬＫの発振周波数は、基準クロック信号ｒＣＬＫの基準周波数と同程度になるものとする。この時点で、制御回路１６０は、発振信号ｎＣＬＫおよび基準クロック信号ｒＣＬＫの生成を停止させるため、Ｐ型基板電圧ＶＰは、基準周波数に対応する一定の目標値ＶＰｔに制御される。Ｎ型基板電圧ＶＮについても、発振信号ｐＣＬＫの制御により、基準周波数に対応する一定の目標値ＶＮｔに制御される。
【００９０】
［半導体集積回路の動作例］
図１３は、本技術の実施の形態における半導体集積回路１１０の動作の一例を示すフローチャートである。この動作は、例えば、半導体集積回路１１０に電源が投入されたときに開始する。
【００９１】
半導体集積回路１１０は、まず、基準クロック信号（ｒＣＬＫ）の生成を開始し（ステップＳ９０１）、発振信号（ｐＣＬＫおよびｎＣＬＫ）の生成を開始する（ステップＳ９０２）。そして、半導体集積回路１１０は、基準クロック信号と発振信号との位相差を検出する（ステップＳ９０３）。半導体集積回路１１０は、その位相差に応じて基板電圧（ＶＰおよびＶＮ）を制御する（ステップＳ９０４）。また、半導体集積回路１１０は、基準クロック信号の生成を開始してから、調整期間が経過したか否かを判断する（ステップＳ９０５）。調整期間が経過していない場合には（ステップＳ９０５：Ｎｏ）、半導体集積回路１１０は、ステップＳ９０３に戻る。一方、調整期間が経過した場合には（ステップＳ９０５：Ｙｅｓ）、半導体集積回路１１０は、基準クロック信号および発振信号の生成を停止し、論理回路による論理演算を実行する（ステップＳ９０６）。
【００９２】
このように本技術の実施の形態によれば、半導体集積回路１１０は、発振信号と基準クロック信号との位相差に応じて基板電圧を制御するため、基準クロック信号の基準周波数に応じた値に基板電圧を制御することができる。これにより、半導体集積回路１１０は、基板上のトランジスタのリーク電流を、基準周波数に対応する一定値に制御することができる。したがって、半導体集積回路１１０は、リーク電流に応じた論理回路の遅延時間を正確に制御することができる。
【００９３】
＜２．変形例＞
上述の実施の形態では、リーク電流を出力するトランジスタを遅延回路ごとに１つ設けていたが、リーク電流を出力するトランジスタを２つ以上設けることもできる。変形例の半導体集積回路１１０は、遅延回路ごとに、リーク電流を出力するトランジスタを２つ以上設けた点において実施の形態と異なる。
【００９４】
図１４は、実施の形態の変形例におけるＮＭＯＳ遅延回路３１０の一構成例を示す回路図である。変形例のＮＭＯＳ遅延回路３１０は、ＭＯＳトランジスタ３１６を複数のＮ型ＭＯＳトランジスタ３１８により構成した点において上述の実施の形態と異なる。なお、Ｎ型ＭＯＳトランジスタ３１８は、特許請求の範囲に記載の電界効果トランジスタの一例である。
【００９５】
複数のＮ型ＭＯＳトランジスタ３１８は、Ｎ型ＭＯＳトランジスタ３１１およびコンデンサ３１７に並列に接続される。具体的には、Ｎ型ＭＯＳトランジスタ３１８のそれぞれのドレインは、Ｎ型ＭＯＳトランジスタ３１１およびコンデンサ３１７に共通に接続される。また、Ｎ型ＭＯＳトランジスタ３１８のそれぞれのソースおよびゲートは、接地電位に共通に接続される。このような接続により、ＮＭＯＳトランジスタ３１８の個数が多いほど、大きなリーク電流がコンデンサ３１７に供給される。
【００９６】
図１５は、実施の形態の変形例におけるＮＭＯＳ発振回路３００の周波数とＰ型基板電圧ＶＰとの関係の一例を示すグラフである。リーク電流が実施の形態と比較して多くなったため、同図に例示するように、基準周波数を１単位（１ヘルツなど）高くした際の、Ｐ型基板電圧ＶＰの上昇量が、実施の形態と比較して小さくなる。したがって、変形例の半導体集積回路１１０は、基板電圧をより細かく制御し、遅延時間をより高い精度で制御することができる。なお、ＰＭＯＳ遅延回路２１０、２３０および２６０のそれぞれにおいても同様に複数のＰ型ＭＯＳトランジスタをコンデンサに並列に接続してもよい。
【００９７】
このように変形例によれば、複数のトランジスタをコンデンサに並列に接続したため、リーク電流を大きくすることができる。これにより、基準周波数を１単位増減した際の基板電圧の変動量が小さくなるため、半導体集積回路は、遅延時間をより高い精度で制御することができる。
【００９８】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００９９】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【０１００】
なお、本技術は以下のような構成もとることができる。
（１）制御電圧に応じた出力電流を出力するトランジスタと前記出力電流に応じた遅延時間に亘って発振信号を遅延させるコンデンサと前記遅延した発振信号を反転させる反転回路とがそれぞれに設けられた複数の遅延反転回路が環状に接続された発振回路と、
前記発振信号の位相と所定周波数の基準信号の位相とを比較して位相差を検出する位相差比較器と、
前記位相差に応じて前記制御電圧を制御する電圧制御部と
を具備する半導体集積回路。
（２）前記トランジスタのそれぞれは、チャネルの極性が同一のトランジスタである
前記（１）記載の半導体集積回路。
（３）前記チャネルの極性はＰ型である
前記（２）記載の半導体集積回路。
（４）前記チャネルの極性はＮ型である
前記（２）記載の半導体集積回路。
（５）前記基準信号を一定の調整期間に亘って前記位相比較器に供給する基準信号供給部をさらに備える
前記（１）から（４）のいずれかに記載の半導体集積回路。
（６）前記トランジスタは、前記コンデンサに並列に接続された複数の電界効果トランジスタである
前記（１）から（５）のいずれかに記載の半導体集積回路。
（７）Ｐ側制御電圧に応じた出力電流を出力するＰ型トランジスタと前記出力電流に応じた遅延時間に亘ってＰ側発振信号を遅延させるコンデンサと前記遅延したＰ側発振信号を反転させる反転回路とがそれぞれに設けられた複数の遅延反転回路が環状に接続されたＰ型発振回路と、
Ｎ側制御電圧に応じた出力電流を出力するＮ型トランジスタと前記出力電流に応じた遅延時間に亘ってＮ側発振信号を遅延させるコンデンサと前記遅延したＮ側発振信号を反転させる反転回路とがそれぞれに設けられた複数の遅延反転回路が環状に接続されたＮ型発振回路と、
前記Ｐ側発振信号の位相と所定周波数の基準信号の位相とを比較してＰ側位相差を検出するＰ側位相差比較器と、
前記Ｎ側発振信号の位相と前記基準信号の位相とを比較してＮ側位相差を検出するＮ側位相差比較器と、
前記Ｐ側位相差に応じて前記Ｐ側制御電圧を制御するＰ側電圧制御部と、
前記Ｎ側位相差に応じて前記Ｎ側制御電圧を制御するＰ側電圧制御部と
を具備する半導体集積回路。
【符号の説明】
【０１０１】
１００  Ｐ型半導体基板
１０１  Ｎ型半導体基板
１１０  半導体集積回路
１２０、１４０  論理回路
１２１  ＰＭＯＳ論理回路
１２２  ＮＭＯＳ論理回路
１３０、１５０  調整回路
１３１  Ｐ側チャージポンプ
１３２  Ｎ側チャージポンプ
１３３  Ｐ側位相比較器
１３４  Ｎ側位相比較器
１６０  制御回路
２００  ＰＭＯＳ発振回路
２１０、２３０、２６０  ＰＭＯＳ遅延回路
２１１、２１６  Ｐ型ＭＯＳトランジスタ
２１２、３１３、３１５  Ｎ＋層
２１３、２１５、３１２  Ｐ＋層
２１４、３１４  ゲート
２１７、３１７  コンデンサ
２２０、２５０、３２０、３５０  ＮＡＮＤ（否定論理和）ゲート
２４０、３４０  インバータ
２７０、３７０  ＮＯＲ（否定論理積）ゲート
３００  ＮＭＯＳ発振回路
３１０、３３０、３６０  ＮＭＯＳ遅延回路
３１１、３１６、３１８  Ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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