(57)【要約】【課題】アナログデジタル変換回路の消費電力の低減。【解決手段】センサ等によって取得したアナログ電位を、オフ電流が極めて低いトランジスタを有するサンプルホールド回路に保持させる。サンプルホールド回路では、トランジスタをオフにすることで電荷の保持を可能としたノードに、アナログ電位を保持させる。そして、サンプルホールド回路が有するバッファ回路等への電源の供給を停止し、消費電力の低減を図る。さらに、各ノードで電位を保持する構成とすることで、コンパレータ、逐次比較レジスタ、及びデジタルアナログ変換回路等の電位を保持するノードにオフ電流が極めて低いトランジスタを設け、各回路への電源の供給を停止することで消費電力の低減を図る。【選択図】図１
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【特許請求の範囲】
【請求項１】
サンプルホールド回路と、
コンパレータと、
逐次比較レジスタと、
デジタルアナログ変換回路と、
タイミングコントローラと、を有し、
前記サンプルホールド回路は、バッファ回路と、第１の回路と、を有し、
前記第１の回路は、第１のトランジスタと、第１の容量素子と、を有し、
前記第１のトランジスタは、ソース又はドレインの一方に、前記バッファ回路から出力されたアナログ電位が与えられ、
前記第１のトランジスタは、前記第１のトランジスタをオフにすることで、ソース又はドレインの他方に前記アナログ電位に応じた電荷を保持し、
前記バッファ回路は、前記アナログ電位を保持した後に、電源電圧の供給が停止されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記タイミングコントローラは、前記第１のトランジスタのオンまたはオフを制御する信号を出力することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
【請求項４】
サンプルホールド回路と、
コンパレータと、
逐次比較レジスタと、
デジタルアナログ変換回路と、
タイミングコントローラと、を有し、
前記サンプルホールド回路は、バッファ回路と、第１の回路と、を有し、
前記デジタルアナログ変換回路は、複数のセレクタと、第２の回路と、を有し、
前記第１の回路は、第１のトランジスタと、第１の容量素子と、を有し、
前記第１のトランジスタは、ソース又はドレインの一方に、前記バッファ回路から出力されたアナログ電位が与えられ、
前記第１のトランジスタは、前記第１のトランジスタをオフにすることで、ソース又はドレインの他方に前記アナログ電位に応じた電荷を保持し、
前記バッファ回路は、前記アナログ電位を保持した後に、電源電圧の供給が停止され、
前記第２の回路は、第２のトランジスタと、第２の容量素子と、を有し、
前記第２のトランジスタは、ソース又はドレインの一方に、前記逐次比較レジスタから出力されたデジタル信号の電位が与えられ、
前記第２のトランジスタは、前記第２のトランジスタをオフにすることで、ソース又はドレインの他方に前記デジタル信号の電位に応じた電荷を保持し、
前記逐次比較レジスタ、前記コンパレータ、及び前記デジタルアナログ変換回路は、前記アナログ電位を保持した後に、電源電圧の供給が停止されることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記タイミングコントローラは、前記第１のトランジスタ及び第２のトランジスタのオンまたはオフを制御する信号を出力することを特徴とする半導体装置。
【請求項６】
請求項４又は５において、
前記第１のトランジスタ及び第２のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一に記載の半導体装置と、
表示部と、を有する電子機器。
【請求項８】
請求項１乃至６のいずれか一に記載の半導体装置と、
アンテナと、集積回路部と、センサ回路と、を有し、
前記集積回路部は、メモリ回路を有し、
前記センサ回路は、前記アナログ信号を出力することを特徴とする無線センサ。
【請求項９】
請求項８において、
前記メモリ回路は、第３のトランジスタ及び第４のトランジスタを有し、
前記第３のトランジスタのソース又はドレインの一方は、前記第４のトランジスタのゲートに電気的に接続され、前記第３のトランジスタをオフにすることで、ソース又はドレインの一方にデータに応じた電荷を保持し、
前記第３のトランジスタは、チャネル形成領域に酸化物半導体を有することを特徴とする無線センサ。
【請求項１０】
請求項９において、
前記第４のトランジスタは、チャネル形成領域にシリコンを有すること特徴とする無線センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置、無線センサ、及び電子機器に関する。
【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【０００３】
半導体特性を利用する半導体装置の一種である、アナログデジタル変換回路（以下、ＡＤコンバータ）は、様々な装置に搭載されている。特許文献１は、消費電力を低減するＡＤコンバータの構成について開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１２／０１１２９３７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、ＡＤコンバータは常に電源が供給されており、アナログデータを入力している間は、デジタルデータを出力し続ける。つまり、電源が供給されている間は、電力を消費し続けるということになる。
【０００６】
消費電力を低減するには、駆動する電圧を下げること、駆動する周波数を下げること、あるいは間欠的に電源の供給を停止すること、等の手段がある。しかしながら、駆動する電圧や周波数を下げることは、ＡＤコンバータの分解能とサンプリングレートに直接関係があるため、性能の低下を招いてしまう。また、間欠的に電源の供給を停止することは、アナログデータを保持するためのフラッシュメモリを使用すれば可能であるものの、専用の高電圧生成回路や周辺回路が必要になるので、却って消費電力の増加を招いてしまう。
【０００７】
またＡＤコンバータを有する無線センサ等においては、ＡＤコンバータでの消費電力が増加することで通信距離が短くなってしまう等の問題が生じてしまう。
【０００８】
本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することを課題の一とする。
【０００９】
または、本発明の一態様は、消費電力を低減できる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下させない、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、アナログデータを保持するための、専用の高電圧生成回路や周辺回路を必要とすることのない、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、ＡＤコンバータを有する無線センサにおいて、通信距離を延伸することができる、新規な構成の無線センサ等を提供することを課題の一とする。
【００１０】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
【課題を解決するための手段】
【００１１】
本発明の一態様は、サンプルホールド回路と、コンパレータと、逐次比較レジスタと、デジタルアナログ変換回路と、タイミングコントローラと、を有し、サンプルホールド回路は、バッファ回路と、第１の回路と、を有し、第１の回路は、第１のトランジスタと、第１の容量素子と、を有し、第１のトランジスタは、ソース又はドレインの一方に、バッファ回路から出力されたアナログ電位が与えられ、第１のトランジスタは、第１のトランジスタをオフにすることで、ソース又はドレインの他方にアナログ電位に応じた電荷を保持し、バッファ回路は、アナログ電位を保持した後に、電源電圧の供給が停止される半導体装置である。
【００１２】
本発明の一態様において、タイミングコントローラは、第１のトランジスタのオンまたはオフを制御する信号を出力する半導体装置が好ましい。
【００１３】
本発明の一態様において、第１のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置が好ましい。
【００１４】
本発明の一態様は、サンプルホールド回路と、コンパレータと、逐次比較レジスタと、デジタルアナログ変換回路と、タイミングコントローラと、を有し、サンプルホールド回路は、バッファ回路と、第１の回路と、を有し、デジタルアナログ変換回路は、複数のセレクタと、第２の回路と、を有し、第１の回路は、第１のトランジスタと、第１の容量素子と、を有し、第１のトランジスタは、ソース又はドレインの一方に、バッファ回路から出力されたアナログ電位が与えられ、第１のトランジスタは、第１のトランジスタをオフにすることで、ソース又はドレインの他方にアナログ電位に応じた電荷を保持し、バッファ回路は、アナログ電位を保持した後に、電源電圧の供給が停止され、第２の回路は、第２のトランジスタと、第２の容量素子と、を有し、第２のトランジスタは、ソース又はドレインの一方に、逐次比較レジスタから出力されたデジタル信号の電位が与えられ、第２のトランジスタは、第２のトランジスタをオフにすることで、ソース又はドレインの他方にデジタル信号の電位に応じた電荷を保持し、逐次比較レジスタ、コンパレータ、及びデジタルアナログ変換回路は、アナログ電位を保持した後に、電源電圧の供給が停止される半導体装置である。
【００１５】
本発明の一態様において、タイミングコントローラは、第１のトランジスタ及び第２のトランジスタのオンまたはオフを制御する信号を出力する半導体装置が好ましい。
【００１６】
本発明の一態様において、第１のトランジスタ及び第２のトランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置が好ましい。
【００１７】
本発明の一態様は、上記半導体装置と、表示部と、を有する電子機器である。
【００１８】
本発明の一態様は、上記半導体装置と、アンテナと、集積回路部と、センサ回路と、を有し、集積回路部は、メモリ回路を有し、センサ回路は、アナログ信号を出力する、無線センサである。
【００１９】
本発明の一態様において、メモリ回路は、第３のトランジスタ及び第４のトランジスタを有し、第３のトランジスタのソース又はドレインの一方は、第４のトランジスタのゲートに電気的に接続され、第３のトランジスタをオフにすることで、ソース又はドレインの一方にデータに応じた電荷を保持し、第３のトランジスタは、チャネル形成領域に酸化物半導体を有する無線センサが好ましい。
【００２０】
本発明の一態様において、第４のトランジスタは、チャネル形成領域にシリコンを有する無線センサであることが好ましい。
【００２１】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
【発明の効果】
【００２２】
本発明の一態様は、新規な半導体装置、新規な電子機器等を提供することができる。
【００２３】
または、本発明の一態様は、消費電力を低減できる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下させない、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、アナログデータを保持するための、専用の高電圧生成回路や周辺回路を必要とすることのない、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、ＡＤコンバータを有する無線センサにおいて、通信距離を延伸することができる、新規な構成の無線センサ等を提供することができる。
【００２４】
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び／又は他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
【図面の簡単な説明】
【００２５】
【図１】本発明の一態様を説明するためのブロック図。
【図２】本発明の一態様を説明するためのブロック図。
【図３】本発明の一態様を説明するためのブロック図。
【図４】本発明の一態様を説明するためのブロック図及び波形図。
【図５】本発明の一態様を説明するための回路図及びタイミングチャート。
【図６】本発明の一態様を説明するための回路図。
【図７】本発明の一態様を説明するための回路図。
【図８】本発明の一態様を説明するための回路図。
【図９】本発明の一態様を説明するためのブロック図。
【図１０】本発明の一態様を説明するためのブロック図。
【図１１】本発明の一態様を説明するための回路図。
【図１２】本発明の一態様を説明するためのブロック図。
【図１３】本発明の一態様を説明するためのブロック図。
【図１４】本発明の一態様を説明するためのタイミングチャート。
【図１５】本発明の一態様を説明するためのブロック図。
【図１６】本発明の一態様を説明するためのブロック図。
【図１７】本発明の一態様を説明するためのブロック図。
【図１８】本発明の一態様を説明するためのブロック図。
【図１９】本発明の一態様を説明するための回路図。
【図２０】本発明の一態様を説明するための回路図。
【図２１】本発明の一態様を説明するためのタイミングチャート。
【図２２】本発明の一態様を説明するための回路図。
【図２３】本発明の一態様を説明するためのタイミングチャート。
【図２４】本発明の一態様を説明するための断面図。
【図２５】本発明の一態様を説明するための電子機器。
【図２６】本発明の一態様を説明するための模式図。
【図２７】本発明の一態様を説明するための模式図。
【図２８】本発明の一態様を説明するための模式図。
【図２９】本発明の一態様を説明するためのブロック図及びタイミングチャート。
【図３０】本発明の一態様を説明するための回路図。
【図３１】本発明の一態様を説明するためのブロック図。
【図３２】本発明の一態様を説明するための模式図。
【図３３】本発明の一態様を説明するための電力の時間依存性。
【図３４】本発明の一態様を説明するためのグラフ。
【図３５】本発明の一態様を説明するためのグラフ。
【図３６】本発明の一態様を説明するための模式図。
【図３７】本発明の一態様を説明するためのブロック図。
【図３８】本発明の一態様を説明するためのブロック図。
【図３９】本発明の一態様を説明するための回路図。
【図４０】本発明の一態様を説明するための回路図。
【図４１】本発明の一態様を説明するための回路図。
【図４２】本発明の一態様を説明するための回路図。
【図４３】本発明の一態様を説明するための回路図。
【図４４】本発明の一態様を説明するための回路図。
【図４５】本発明の一態様を説明するための回路図。
【図４６】本発明の一態様を説明するための回路図。
【図４７】本発明の一態様を説明するためのブロック図およびタイミングチャート。
【図４８】本発明の一態様を説明するためのグラフ。
【発明を実施するための形態】
【００２６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。したがって、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。
【００２８】
なお図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
【００２９】
（実施の形態１）
本発明の一態様の半導体装置の構成について、図１を用いて説明する。
【００３０】
本明細書等において半導体装置とは、半導体特性を有する装置全般を指す。又は、半導体特性を利用した回路、あるいは該回路を含むシステム全体を半導体装置という場合がある。
【００３１】
図１は、本発明の一態様の半導体装置の構成を示すブロック図である。
【００３２】
半導体装置１００は、サンプルホールド回路１０１（サンプルアンドホールド回路ともいう。図中、Ｓ＆Ｈと略記）、コンパレータ１０２（図中、ＣＯＭＰ．と略記）、逐次比較レジスタ１０３（図中、ＳＡＲと略記）、デジタルアナログ変換回路１０４（ＤＡコンバータともいう。図中、ＤＡＣと略記）、タイミングコントローラ１０５（図中、Ｔ＿Ｃｏｎと略記）、及び発振回路１０６（図中、Ｏｓｃｉ．と略記）、を有する。
【００３３】
サンプルホールド回路１０１は、アナログデータの電位（アナログ電位Ｖｉｎ）が入力され、制御信号Ｓ１の制御に応じてアナログ電位Ｖｉｎに応じた電荷の保持を行う。制御信号Ｓ１は、タイミングコントローラ１０５より与えられる信号である。
【００３４】
サンプルホールド回路１０１は、一例として、バッファ回路１１１、トランジスタ１１２、及び容量素子１１３を有する。サンプルホールド回路１０１の入力端子は、トランジスタ１１２のソース又はドレインの一方に設けられる。またサンプルホールド回路１０１の出力端子は、トランジスタ１１２のソース又はドレインの他方に設けられる。なおトランジスタ１１２のソース又はドレインの他方にあるノードを、説明のため、ノードＮＤとする。
【００３５】
バッファ回路１１１は、サンプルホールド回路１０１に入力されるアナログデータ等の信号を増幅して出力する。なお、図１ではバッファ回路１１１を、サンプルホールド回路１０１の入力端子と、トランジスタ１１２のソース又はドレインの一方の側との間に設ける構成としたが、これに限らずトランジスタ１１２のゲート側に設ける構成としてもよい。
【００３６】
トランジスタ１１２は、オフ状態でのソースードレイン間を流れる電流が極めて低い。このようなトランジスタとして、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）が好適である。ＯＳトランジスタについては、後述する実施の形態で詳述する。なお図面では、ＯＳトランジスタであることを明示するために、ＯＳトランジスタの回路記号に「ＯＳ」の記載を付している。トランジスタ１１２のソース又はドレインの一方は、バッファ回路１１１の出力端子に接続される。トランジスタ１１２のゲートは、制御信号Ｓ１を与える配線に接続される。トランジスタ１１２のソース又はドレインの他方は、サンプルホールド回路１０１の出力端子、およびノードＮＤに接続される。
【００３７】
容量素子１１３は、トランジスタ１１２をオフにすることで、アナログ電位Ｖｉｎに応じた電荷を保持する。なお図１では、容量素子１１３をトランジスタ１１２のソース又はドレインの他方、すなわちノードＮＤ側に設ける構成を示しているが、容量素子１１３は必ずしも設ける必要はなく、コンパレータ１０２の入力端子におけるゲート容量等を利用することで省略することができる。なおアナログ電位Ｖｉｎに応じた電荷を保持する、トランジスタ１１２及び容量素子１１３を有する回路を、第１の回路１０と図示している。
【００３８】
コンパレータ１０２は、サンプルホールド回路１０１で保持するアナログ電位Ｖｉｎと、デジタルアナログ変換回路１０４が出力するアナログ電位ＤＡＣｏｕｔとの大小関係を比較し大小関係に応じて信号ｃｍｐｏｕｔを出力する。
【００３９】
逐次比較レジスタ１０３は、アナログ電位ＤＡＣｏｕｔに応じて変化する信号ｃｍｐｏｕｔをＮビット（Ｎは２以上の自然数）のデジタルデータとして保持し、出力する。Ｎビット、すなわち０ビット目から（Ｎ−１）ビット目のデジタルデータ（図中、ｖａｌｕｅ［Ｎ−１：０］と略記）は、Ｖｏｕｔとして外部に出力される他、デジタルアナログ変換回路１０４に出力される。逐次比較レジスタ１０３は、各ビットに対応するレジスタを含む論理回路で構成され、制御信号Ｓ２の制御に応じてデジタルデータを出力することができる。制御信号Ｓ２は、タイミングコントローラ１０５より与えられる信号である。
【００４０】
デジタルアナログ変換回路１０４は、デジタルデータにしたがって、アナログ電位ＤＡＣｏｕｔを生成し、出力する。デジタルアナログ変換回路１０４は、容量方式の変換方式（Ｃ−ＤＡＣ）でもよいし、抵抗方式の変換方式（Ｒ−ＤＡＣ）でもよい。特にＣ−ＤＡＣであれば、ＯＳトランジスタを用いることで、デジタル値を保持することができるため好ましい。なおＯＳトランジスタを有するＣ−ＤＡＣの構成については、後述する実施の形態で具体的な回路構成を挙げて説明する。
【００４１】
タイミングコントローラ１０５は、信号ＳＡＤＣおよびクロック信号ＣＬＫに応じて制御信号Ｓ１、Ｓ２を生成し、出力する。タイミングコントローラ１０５は、論理回路で構成され、クロック信号ＣＬＫ及び信号ＳＡＤＣに応じて制御信号Ｓ１、Ｓ２を出力することができる。論理回路で構成されるタイミングコントローラ１０５は、図９に示すように、論理回路で構成される逐次比較レジスタ１０３と一体に形成することができる。タイミングコントローラ１０５は、制御回路という場合がある。
【００４２】
発振回路１０６は、クロック信号ＣＬＫを生成し、出力する。発振回路１０６は、水晶発振器でもよいし、リングオシレータ―でもよい。
【００４３】
図１に示すＡＤコンバータとして機能する半導体装置１００は、センサ回路等によって取得したアナログ電位Ｖｉｎを、オフ電流が極めて低いトランジスタ１１２を有するサンプルホールド回路１０１に保持させる。サンプルホールド回路１０１では、トランジスタ１１２をオフにすることで電荷の保持を可能としたノードＮＤに、アナログ電位Ｖｉｎを保持させる。そして本発明の一態様は、サンプルホールド回路１０１が有するバッファ回路１１１等への電源の供給を停止し、消費電力の低減を図ることができる。
【００４４】
また本発明の一態様は、駆動電圧やクロック信号の周波数を抑えることなく、消費電力の低減を図ることができるため、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下させないようにすることができる。また本発明の一態様は、フラッシュメモリ等を用いることなくアナログデータを保持することができるため、専用の高電圧生成回路や周辺回路を設けずに、消費電力の低減を図ることができる。
【００４５】
次いで、半導体装置１００の動作例について、特にサンプルホールド回路１０１の動作に着目して説明し、本発明の一態様による効果について詳述する。
【００４６】
図２（Ａ）、（Ｂ）には、アナログ電位Ｖｉｎを生成するセンサ回路１２１（図中、Ｓｅｎｓｏｒ）、サンプルホールド回路１０１、及びコンパレータ１０２を図示している。サンプルホールド回路１０１は、バッファ回路１１１に電源を供給するスイッチＳＷを図示している。
【００４７】
スイッチＳＷは、制御信号ＰＳＷによってオンまたはオフが制御される。スイッチＳＷがオンになることでノードＶＶＤＤが電位ＶＤＤとなり、電位ＶＤＤとグラウンド電位ＧＮＤとの電位差を電源電圧として供給することができる。スイッチＳＷがオフになることでノードＶＶＤＤがグラウンド電位ＧＮＤとなり、電源の供給を停止することができる。
【００４８】
図２（Ａ）に示すようにスイッチＳＷをオンにし、制御信号Ｓ１によってトランジスタ１１２をオンにすることで、ノードＮＤにアナログ電位Ｖｉｎが伝わる（図中、点線矢印）。次いで、図２（Ｂ）に示すようにトランジスタ１１２をオフ（図中、バツ印）とした後にスイッチＳＷをオフにし、バッファ回路１１１への電源の供給を停止する。上述したようにオフ状態でのトランジスタ１１２のオフ電流が極めて低いため、ノードＮＤに伝わったアナログ電位Ｖｉｎは、バッファ回路１１１への電源の供給を停止してもトランジスタ１１２のオフ状態を維持することで保持し続けることができる。そのため、アナログ電位を供給するセンサ回路１２１への電源の供給も停止することができる。
【００４９】
なおセンサ回路１２１は、熱的、あるいは電磁気学的等の諸情報をアナログデータとして出力する。センサ回路は、アナログ電位を出力可能なセンサであれば、さまざまなセンサを用いることができる。例えば、光センサの一例を図２８、タッチセンサの一例を図２９に示す。なおセンサ回路は、半導体装置と同じ工程で作製されていてもよいし、別の工程で作製されていてもよい。
【００５０】
図２８（Ａ）に示す光センサは、Ｓｉトランジスタおよび光電変換素子６０を有する層１１００と、層１１００と接して設けられ、配線層を有する層１２００と、層１２００と接して設けられ、ＯＳトランジスタを有する層１３００と、層１３００と接して設けられ、配線層を有する層１４００を備えている。層１１００に形成される光電変換素子６０上には絶縁層１５００が形成される。また、層１４００に接して支持基板１６００が設けられる。なお層１２００、層１３００、及び層１４００は図２８（Ｂ）に示すように省略することが可能である。
【００５１】
絶縁層１５００上には、遮光層１５１０が形成される。絶縁層１５００および遮光層１５１０上には平坦化膜として有機樹脂層１５２０が形成される。有機樹脂層１５２０上には、光学変換層１５５０が形成される。光学変換層１５５０上にはマイクロレンズアレイ１５４０が設けられ、一つのレンズを通る光が直下の光学変換層１５５０を通り、光電変換素子６０に照射されるようになる。なお絶縁層１５００上にある、遮光層１５１０、有機樹脂層１５２０、光学変換層１５５０、及び／またはマイクロレンズアレイ１５４０は、省略して形成することが可能である。
【００５２】
なお層１３００が有するＯＳトランジスタは、半導体装置が有するトランジスタと同じ層に設けられていてもよい。この場合、センサ回路と半導体装置を同じ工程で作製することができるため、低コスト化、小型化を図ることができる。
【００５３】
また図２９（Ａ）は、相互容量方式のタッチセンサの構成を示すブロック図である。図２９（Ａ）では、パルス電圧出力回路６０１、電流検出回路６０２を示している。なお図２９（Ａ）では、パルス電圧が与えられる配線６１２、電流の変化を検出する配線６１３をそれぞれ、Ｘ１乃至Ｘ６、Ｙ１乃至Ｙ６の６本の配線として示している。また図２９（Ａ）は、配線６１２及び配線６１３が重畳することで形成される容量素子６１１を図示している。
【００５４】
パルス電圧出力回路６０１は、Ｘ１乃至Ｘ６の配線に順にパルス電圧を印加するための回路である。Ｘ１乃至Ｘ６の配線にパルス電圧が印加されることで、容量素子  ６１１を形成する配線６１２及び配線６１３は、電界が生じる。この配線間に生じる電界が遮蔽等により容量素子  ６１１での相互容量に変化を生じさせることを利用して、被検知体の近接、又は接触を検知することができる。
【００５５】
電流検出回路６０２は、容量素子  ６１１での相互容量に変化による、Ｙ１乃至Ｙ６の配線での電流の変化を検出するための回路である。Ｙ１乃至Ｙ６の配線では、被検知体の近接、又は接触がないと検出される電流値に変化はないが、検出する被検知体の近接、又は接触により相互容量が減少する場合に電流値が減少する変化を検出する。なお電流の検出は、積分回路等を用いて行えばよい。
【００５６】
次いで図２９（Ｂ）には、図２９（Ａ）で示す相互容量方式のタッチセンサ部における入出力波形のタイミングチャート図を示す。図２９（Ｂ）では、１フレーム（１Ｆ）期間で各行列での被検知体の検出を行うものとする。また図２９（Ｂ）では、被検知体を検出する場合と、被検知体を検出しない場合と、に分けて示している。なおＹ１乃至Ｙ６の配線については、検出される電流値を電圧値として波形を示している。
【００５７】
Ｘ１乃至Ｘ６の配線には、順にパルス電圧が与えられ、該パルス電圧に従ってＹ１乃至Ｙ６の配線での波形が変化する。被検知体の近接、又は接触がない場合には、Ｘ１乃至Ｘ６の配線の電圧の変化に応じてＹ１乃至Ｙ６の波形が変化する。一方、被検知体の近接、又は接触がある場合には、被検知体の近接、又は接触する箇所では、電流値が減少するため、電圧値の波形も変化する。
【００５８】
このように、相互容量の変化を検出することにより、被検知体の近接、又は接触を検知することができる。なお図２９（Ａ）、（Ｂ）の構成に限らず、別のタッチセンサとしてもよい。
【００５９】
なお図２でセンサ回路を１つ図示したが、センサ回路を複数設けてもよい。この場合、図３に示すようにセンサ回路１２１Ａ、１２１Ｂが設けられる場合、サンプルホールド回路１０１Ａ、１０１Ｂを設ける。そしてサンプルホールド回路１０１Ａ、１０１Ｂと、コンパレータ１０２との間にセレクタ１２２（マルチプレクサともいう。図中、ＭＰＸと略記）を設ける。
【００６０】
セレクタ１２２は、選択信号ＳＥＬにしたがって、サンプルホールド回路１０１Ａ、１０１Ｂのいずれかの一のアナログ電位を選択してコンパレータ１０２に出力する。サンプルホールド回路１０１Ａ、１０１Ｂは、それぞれ図１、２で説明したサンプルホールド回路１０１であり、センサ回路１２１Ａ、１２１Ｂで得られるアナログ電位Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂを保持し、バッファ回路への電源の供給を停止することができる。したがって、消費電力の低減を図るよう動作させることができる。また、サンプルホールド回路１０１Ａ、１０１Ｂで一旦アナログ電位Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂをサンプリングした後は、センサ回路１２１Ａ、１２１Ｂからのアナログ電位Ｖｉｎ＿Ａ、Ｖｉｎ＿Ｂの供給を停止するために、センサ回路１２１Ａ、１２１Ｂへの電源の供給を停止することができる。したがって、センサ回路１２１Ａ、１２１Ｂの消費電力を低減することができる。
【００６１】
なおセンサ回路で得られるアナログ電位は、一定の場合もあれば、常に変動する場合もある。変動するアナログ電位をサンプリングする場合、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路を介してサンプリングを行えばよい。相関二重サンプリング回路は、２つのタイミングにおける電位の相対差を得ることで、ノイズ除去の用途に用いられている。
【００６２】
図４（Ａ）は、相関二重サンプリング回路の一例を示す。相関二重サンプリング回路は、複数のサンプルホールド回路１３１Ａ乃至１３１Ｃを有する。サンプルホールド回路１３１Ａ乃至１３１Ｃは、図１等で示したサンプルホールド回路１０１と同等の回路を用いることができる。サンプルホールド回路１３１Ａのトランジスタには制御信号φ１、サンプルホールド回路１３１Ｂ、１３１Ｃのトランジスタには制御信号φ２が与えられる。
【００６３】
制御信号φ１及びφ２によってオフ状態になるトランジスタにＯＳトランジスタを用いることで、差を取るためにサンプリングされた電位の変動を少なくすることができる。そのため、相関二重サンプリング回路の精度を高めることができる。また、また一旦電位をサンプリングした後は、サンプルホールド回路１３１Ａ乃至１３１Ｃが有するバッファ回路への電源の供給を停止することができ、消費電力の低減を図ることができる。
【００６４】
図４（Ｂ）には、図４（Ａ）に示す相関二重サンプリング回路の動作の一例となるタイミングチャートを示す。なお電位ＶＳｅｎｓｏｒは、センサ回路１２１で得られる変動する電位であり、電位Ｖｉｎは、相関二重サンプリング回路を経たアナログ電位である。図４（Ｂ）に示すように、電位ＶＳｅｎｓｏｒが変動しても一定の周期でサンプリングして差をとることで、電位Ｖｉｎは電圧ΔＶで一定の電位となるアナログ電位として得ることができる。
【００６５】
次いで図５（Ａ）には、図１乃至図４で示したサンプルホールド回路とは異なる構成例を示す。図５（Ａ）に示すサンプルホールド回路１０１は、トランジスタ１１２、容量素子１１３に加えて、インバータ回路１１４、１１５、ＭＯＳ容量１１６を有する。ＭＯＳ容量１１６を有することで、サンプルホールド回路１０１はチャージ・インジェクションを抑制することができる。
【００６６】
インバータ回路１１４、１１５は、図２で説明したバッファ回路１１１と同様にスイッチＳＷに接続され、制御信号ＰＳＷの制御によって電源の供給又は停止が制御される。インバータ回路１１４には制御信号Ｓ１の論理が反転した制御信号Ｓ１＿Ｂが入力され、インバータ回路１１４を介してトランジスタ１１２のゲートに制御信号Ｓ１が与えられる。ＭＯＳ容量１１６のゲート側には、制御信号Ｓ１がインバータ回路１１５を介して反転した信号が与えられる。ＭＯＳ容量１１６の半導体層側には、ノードＮＤに接続される。
【００６７】
図５（Ｂ）は、図５（Ａ）のサンプルホールド回路の動作の一例を示すタイミングチャートである。
【００６８】
まず時刻Ｔ１で制御信号ＰＳＷをハイレベルとする。なお制御信号ＰＳＷをハイレベルとすることで、インバータ回路１１４、１１５への電源の供給が行われる。逆に制御信号ＰＳＷをロウレベルとすることで、インバータ回路１１４、１１５への電源の供給が停止されるとする。そして制御信号Ｓ１をハイレベル、制御信号Ｓ１＿Ｂをロウレベルとする。すると、トランジスタ１１２がオンとなるため、ノードＮＤの電位は入力端子ＩＮの電位である電位Ｖｉｎに上昇する。
【００６９】
次いで時刻Ｔ２で制御信号Ｓ１をロウレベル、制御信号Ｓ１＿Ｂをハイレベルとする。すると、トランジスタ１１２がオフとなる。そのため、ノードＮＤの電位Ｖｉｎが保持される。
【００７０】
次いで時刻Ｔ３では、制御信号ＰＳＷをロウレベルとする。このとき、制御信号Ｓ１をロウレベル、制御信号Ｓ１＿Ｂをハイレベルとするため、ノードＮＤの電位Ｖｉｎが保持され続ける。
【００７１】
以上が図５（Ａ）のサンプルホールド回路の動作の一例である。
【００７２】
次いで図６には、コンパレータ１０２の回路構成の一例を示す。図６に示すコンパレータ１０２はＰチャネル型のトランジスタ１４１乃至１５３、Ｎチャネル型のトランジスタ１５４乃至１６６、及び抵抗素子１６７で構成される。なお図６中、端子ＩＮＰが非反転入力端子、端子ＩＮＭが反転入力端子に相当する。
【００７３】
次いで図７（Ａ）には、発振回路１０６の回路構成の一例を示す。図７（Ａ）に示す発振回路１０６はＰチャネル型のトランジスタ１７１、インバータ回路１７２、Ｎチャネル型のトランジスタ１７３、及びバイアス電圧生成回路１７４で構成される。なお図７中、端子ＢＩＡＳＰが正のバイアス電圧を与える端子、端子ＢＩＡＳＮが負のバイアス電圧を与える端子に相当する。
【００７４】
図７（Ｂ）には、図７（Ａ）に示すバイアス電圧生成回路１７４の回路構成の一例を示す。図７（Ｂ）に示すバイアス電圧生成回路１７４はＰチャネル型のトランジスタ１７６乃至１８１、Ｎチャネル型のトランジスタ１８３乃至１８８、抵抗素子１８９、及び容量素子１９０乃至１９３で構成される。
【００７５】
次いで図８（Ａ）には、デジタルアナログ変換回路１０４の回路構成の一例を示す。なお図８（Ａ）では１０ビットのＣ−ＤＡＣを示す。また図８（Ａ）では、説明のため、デジタルアナログ変換回路１０４の他、サンプルホールド回路１０１、コンパレータ１０２を併せて図示している。図８（Ａ）に示すデジタルアナログ変換回路１０４は容量素子１９３、セレクタ１９４、１９５、１９６及びトランジスタ１９７で構成される。容量素子１９３は、ビット数に応じた容量値を有する。容量値の一例は、図８（Ａ）中、容量素子１９３に付して示している。またセレクタ１９４、１９５は、容量素子１９３に対応して設けられる。
【００７６】
図８（Ｂ）には、図８（Ａ）に示すセレクタ１９４、１９５、１９６の回路構成の一例を示す。なおセレクタ１９５、１９６の端子ＳＥＬには、制御信号Ｓ２が与えられる。なおセレクタ１９４、１９５の端子Ａには、セレクタ１９６で選択される電位が与えられる。なおセレクタ１９６の端子Ａには、参照電位Ｖｒｅｆが与えられる。なおセレクタ１９４、１９５、１９６の端子Ｂには、グラウンド電位が与えられる。なお参照電位Ｖｒｅｆは、半導体装置の外部にある定電圧回路等で生成される電位であってもよいし、外部の定電圧回路等より与えられる電位を元に半導体装置の内部で生成される電位であってもよい。
【００７７】
また図８（Ｃ）には、図８（Ｂ）に示すセレクタのより具体的な回路構成の一例を示す。図８（Ｃ）に示すセレクタは、インバータ回路１９８、Ｎチャネル型のトランジスタ１３５、１３６、Ｐチャネル型のトランジスタ１３７、１３８で構成される。
【００７８】
以上説明した、ＡＤコンバータとして機能する本実施の形態の半導体装置は、センサ等によって取得したアナログ電位Ｖｉｎを、オフ電流が極めて低いトランジスタを有するサンプルホールド回路１０１に保持させる。サンプルホールド回路１０１では、トランジスタ１１２をオフにすることで電荷の保持を可能としたノードＮＤに、アナログ電位Ｖｉｎを保持させる。そして本発明の一態様は、サンプルホールド回路１０１が有するバッファ回路１１１等への電源の供給を停止し、消費電力の低減を図ることができる。
【００７９】
また本実施の形態の半導体装置は、駆動電圧やクロック信号の周波数を抑えることなく、消費電力の低減を図ることができるため、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下させないようにすることができる。また本実施の形態の半導体装置は、フラッシュメモリ等を用いることなくアナログデータを保持することができるため、専用の高電圧生成回路や周辺回路を設けずに、消費電力の低減を図ることができる。
【００８０】
（実施の形態２）
本実施の形態では、実施の形態１で示した半導体装置とは異なる回路構成、及び動作について説明する。
【００８１】
図１０に示す半導体装置２００は、サンプルホールド回路１０１、逐次比較レジスタ１０３、デジタルアナログ変換回路１０４、タイミングコントローラ１０５、及び発振回路１０６を有する。
【００８２】
図１０に示す半導体装置２００の構成で図１と異なる点は、デジタルアナログ変換回路１０４内にデジタルデータを保持するためのトランジスタ２１１、及び容量素子２１２を有する点にある。トランジスタ２１１のゲートには、各ビットに対応して、オンまたはオフを制御するための制御信号Ｓ３ｖａｌｕｅ［Ｎ−１：０］がタイミングコントローラ１０５より与えられる。本実施の形態では、実施の形態１と異なる点に関して詳細に説明し、実施の形態１と重複する点に関しては説明を省略する。
【００８３】
トランジスタ２１１及び容量素子２１２は、トランジスタ２１１をオフにすることで、ノードＮＤＤＡＣにデジタルデータの電位に応じた電荷を保持することで、デジタルデータを保持する。トランジスタ２１１は、トランジスタ１１２と同様にオフ状態でのソースードレイン間を流れる電流が極めて低いトランジスタであり、ＯＳトランジスタであることが好適である。
【００８４】
デジタルアナログ変換回路１０４内において、デジタルデータを保持する場合、図８（Ａ）乃至（Ｃ）で説明したセレクタ１９４にトランジスタ２１１及び容量素子２１２を追加する構成とすればよい。図１１（Ａ）、（Ｂ）には、セレクタ１９４にトランジスタ２１１及び容量素子２１２を追加した回路図の一例を示す。なお図１１（Ａ）、（Ｂ）では、制御信号Ｓ３ｖａｌｕｅ［Ｎ−１：０］として、０ビット目の制御信号Ｓ３ｖａｌｕｅ［０］をトランジスタ２１１のゲートに与える例を示している。
【００８５】
図１０の構成とすることで、サンプルホールド回路１０１、コンパレータ１０２、逐次比較レジスタ１０３、及びデジタルアナログ変換回路１０４への電源の供給を停止することで消費電力の低減を図ることができる。具体的には図１２に図示するように、アナログ電位Ｖｉｎをサンプルホールド回路１０１内に保持することで、バッファ回路１１１への電源の供給を停止することができる。また、デジタルアナログ変換回路１０４内のデジタルデータが各ビットで確定していく毎に逐次比較レジスタ１０３や逐次比較レジスタ１０３内のレジスタへの電源の供給を停止することができる。また、コンパレータ１０２、及びデジタルアナログ変換回路１０４への電源の供給を停止することができる。
【００８６】
具体的な動作の説明をするために、図１３には図１０の構成において、２ビットのＡＤコンバータとした回路構成を示す。図１３中、逐次比較レジスタ１０３には、０ビット目のデジタルデータを保持するレジスタ２２１と、１ビット目のデジタルデータを保持するレジスタ２２２とを図示している。またレジスタ２２１への電源の供給又は停止を制御する制御信号Ｐｖａｌｕｅ［０］、レジスタ２２２への電源の供給又は停止を制御する制御信号Ｐｖａｌｕｅ［１］を図示している。またバッファ回路１１１への電源の供給又は停止を制御する制御信号Ｐ１１１、デジタルアナログ変換回路１０４への電源の供給又は停止を制御する制御信号ＰＤＡＣ、コンパレータ１０２への電源の供給又は停止を制御する制御信号ＰＣｏｍｐを図示している。
【００８７】
次いで図１４に示すタイミングチャートを用いて図１３の半導体装置２００の動作について説明する。なお一例として、ＶＤＤは３Ｖ、ＶＳＳは０Ｖ、Ｖｒｅｆは２Ｖ、Ｖｉｎは１．５Ｖとする。なお「００」、「０１」、「１０」、「１１」のデジタル値は、それぞれ、０．５Ｖ、１．０Ｖ、１．５Ｖ、２．０Ｖのアナログ値に対応するとして説明する。なお図中の斜線部２３１は、前のデータが保持された状態を表している。
【００８８】
信号ＳＡＤＣがタイミングコントローラ１０５に入力されると、タイミングコントローラ１０５は発振回路１０６の動作を開始させ、クロック信号ＣＬＫを出力させる。信号ＳＡＤＣがタイミングコントローラ１０５に入力されると、タイミングコントローラ１０５はサンプルホールド回路１０１に制御信号Ｓ１を出力する。タイミングコントローラ１０５は、デジタルアナログ変換回路１０４、逐次比較レジスタ１０３に制御信号Ｓ２を出力する。タイミングコントローラ１０５は、デジタルアナログ変換回路１０４、逐次比較レジスタ１０３に制御信号Ｓ３ｖａｌｕｅ［１：０］を出力する。
【００８９】
図１４において制御信号Ｓ１は、信号ＳＡＤＣと同じ波形の信号にしているが、半導体装置２００が正常に動作する範囲であれば別の波形の信号でも構わない。制御信号Ｓ１により、サンプルホールド回路１０１が動作を開始する。サンプルホールド回路１０１に入力された１．５Ｖのアナログ電位Ｖｉｎはバッファ回路１１１で増幅されトランジスタ１１２をオンにすることでノードＮＤに与えられ、トランジスタ１１２をオフにすることでノードＮＤに１．５Ｖのアナログ電位として保持される。
【００９０】
図１４において制御信号Ｓ２は、クロック信号ＣＬＫと同じ波形の信号にしているが、半導体装置２００が正常に動作する範囲であれば別の波形の信号でも構わない。制御信号Ｓ２により、逐次比較レジスタ１０３をリセットする。また制御信号Ｓ１及び制御信号Ｓ２により、デジタルアナログ変換回路１０４をリセットする。
【００９１】
図１４において制御信号Ｓ３ｖａｌｕｅ［１：０］は、各ビットのデジタルデータが確定するまでハイレベルとしているが、半導体装置２００が正常に動作する範囲であれば別の波形の信号でも構わない。制御信号Ｓ３ｖａｌｕｅ［１：０］により、各ビットのデジタルデータが確定した後、デジタルデータを保持するようにトランジスタ２１１のオンまたはオフを制御する。
【００９２】
制御信号Ｓ１によりトランジスタ１１２をオフにすることでノードＮＤに１．５Ｖのアナログ電位を保持した後、制御信号Ｐ１１１によってサンプルホールド回路１０１のバッファ回路１１１への電源の供給が停止される。バッファ回路１１１への電源の供給が停止しても、トランジスタ１１２がオフになっているため、消費電力を低減しつつ、アナログ電位の保持を可能とすることができる。
【００９３】
制御信号Ｓ２により逐次比較レジスタ１０３をリセットすることで、レジスタ２２１及びレジスタ２２２は「００」に初期化される。レジスタ２２１及びレジスタ２２２は「１１」に初期化されても良い。
【００９４】
制御信号Ｓ３ｖａｌｕｅ［１：０］によりトランジスタ２１１をオンにすることで、各ビットのデジタルデータがデジタルアナログ変換回路１０４に与えられる。
【００９５】
続いて、クロック信号ＣＬＫの一周期目の立ち上がりで、タイミングコントローラ１０５は、逐次比較レジスタ１０３のレジスタ２２２にある、最上位ビットである１ビット目のデジタルデータを「１」にする。また、制御信号Ｓ２により、デジタルアナログ変換回路１０４は逐次比較レジスタ１０３のデジタルデータ「１０」を１．５Ｖのアナログ電位ＤＡＣｏｕｔに変換し、コンパレータ１０２に出力する。そして、コンパレータ１０２は、ノードＮＤに保持されたアナログ電位Ｖｉｎである１．５Ｖと、デジタルアナログ変換されたアナログ電位ＤＡＣｏｕｔである１．５Ｖとを比較し、アナログ電位Ｖｉｎが、アナログ電位ＤＡＣｏｕｔ以上であれば信号ｃｍｐｏｕｔはハイレベルを、未満であればロウレベルを出力する。ここでは、１．５Ｖのアナログ電位同士を比較しているので、信号ｃｍｐｏｕｔはハイレベルとなる。信号ｃｍｐｏｕｔは、逐次比較レジスタ１０３に入力される。
【００９６】
続いてタイミングコントローラ１０５は、上位ビットである１ビット目のデジタルデータが「１」に確定したため、クロック信号ＣＬＫの一周期目の立ち下がりで制御信号Ｓ３ｖａｌｕｅ［１］をロウレベルにし、トランジスタ２１１をオフにして、デジタルアナログ変換回路１０４内に１ビット目のデジタルデータを保持させる。また、制御信号Ｐｖａｌｕｅ［１］をロウレベルとし、逐次比較レジスタ１０３のレジスタ２２２への電源の供給が停止する。レジスタ２２２への電源の供給を停止しても、トランジスタ２１１がオフになっているため、消費電力を低減しつつ、デジタルアナログ変換回路１０４内にデジタルデータの保持を可能とすることができる。
【００９７】
続いて、クロック信号ＣＬＫの二周期目の立ち上がりで、タイミングコントローラ１０５は、逐次比較レジスタ１０３のレジスタ２２１にある、最下位ビットである０ビット目のデジタルデータを「１」にする。また、制御信号Ｓ２により、デジタルアナログ変換回路１０４は逐次比較レジスタ１０３のデジタルデータ「１１」を２．０Ｖのアナログ電位ＤＡＣｏｕｔに変換し、コンパレータ１０２に出力する。そして、コンパレータ１０２は、ノードＮＤに保持されたアナログ電位Ｖｉｎである１．５Ｖと、デジタルアナログ変換されたアナログ電位ＤＡＣｏｕｔである２．０Ｖとを比較し、アナログ電位Ｖｉｎが、アナログ電位ＤＡＣｏｕｔ以上であれば信号ｃｍｐｏｕｔはハイレベルを、未満であればロウレベルを出力する。ここでは、１．５Ｖのアナログ電位Ｖｉｎと、２．０Ｖのアナログ電位ＤＡＣｏｕｔとが比較されているので、信号ｃｍｐｏｕｔはロウレベルとなる。信号ｃｍｐｏｕｔは、逐次比較レジスタ１０３に入力される。
【００９８】
続いてタイミングコントローラ１０５は、下位ビットである０ビット目のデジタルデータが「０」に確定したため、クロック信号ＣＬＫの二周期目の立ち下がりで制御信号Ｓ３ｖａｌｕｅ［０］をロウレベルにし、トランジスタ２１１をオフにして、デジタルアナログ変換回路１０４内に０ビット目のデジタルデータを保持させる。また、制御信号Ｐｖａｌｕｅ［０］をロウレベルとし、逐次比較レジスタ１０３のレジスタ２２１への電源の供給が停止する。レジスタ２２１への電源の供給を停止しても、トランジスタ２１１がオフになっているため、消費電力を低減しつつ、デジタルアナログ変換回路１０４内にデジタルデータの保持を可能とすることができる。
【００９９】
またタイミングコントローラ１０５は、クロック信号ＣＬＫの二周期目の立ち下がりで制御信号ＰＣｏｍｐ、ＰＡＤＣをロウレベルとし、コンパレータ１０２及びデジタルアナログ変換回路１０４への電源の供給が停止する。コンパレータ１０２及びデジタルアナログ変換回路１０４への電源の供給を停止しても、トランジスタ２１１がオフになっているため、消費電力を低減しつつ、デジタルアナログ変換回路１０４内にデジタルデータの保持を可能とすることができる。
【０１００】
こうして、１．５Ｖの、アナログ電位Ｖｉｎが、２ビットのデジタルデータ「１０」に変換される。
【０１０１】
本実施の形態で開示する構成は、ＯＳトランジスタを用いて電源の供給が停止した後でもアナログデータあるいはデジタルデータの電位を保持することができるので、各回路への電源の供給を停止し、消費電力を低減することができる。また、デジタルデータが確定後に、ＡＤコンバータとして機能する半導体装置全体の電源の供給を停止することで、次にアナログ電位Ｖｉｎが入力されるまでの間、消費電力を低減することができる。
【０１０２】
以上説明した、ＡＤコンバータとして機能する本実施の形態の半導体装置は、上記実施の形態１と同様に、センサ等によって取得したアナログ電位Ｖｉｎを、オフ電流が極めて低いトランジスタを有するサンプルホールド回路１０１に保持させる。加えて確定したデジタルデータをデジタルアナログ変換回路内に保持させる。そして本発明の一態様は、半導体装置が有する各回路への電源の供給を停止し、消費電力の低減を図ることができる。
【０１０３】
また本実施の形態の半導体装置は、駆動電圧やクロック信号の周波数を抑えることなく、消費電力の低減を図ることができるため、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下させないようにすることができる。また本実施の形態の半導体装置は、フラッシュメモリ等を用いることなくアナログデータを保持することができるため、専用の高電圧生成回路や周辺回路を設けずに、消費電力の低減を図ることができる。
【０１０４】
（実施の形態３）
本実施の形態では、上記実施の形態１、２で説明したＡＤコンバータとして機能する半導体装置を適用しうる例として、無線センサを一例としてあげて説明する。なお無線センサは、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）センサ等と呼ばれている。
【０１０５】
なお無線センサは、無線通信装置からの無線信号を受信し、センサ回路で得たデータを無線通信装置へ送信する。なお無線通信装置は、無線信号を送受信できる装置であればよく、一例としては、質問器、スマートメーター、携帯電話、パーソナルコンピュータ、あるいはデータを収集する無線端末等を挙げることができる。
【０１０６】
無線センサは、受信した無線信号を電力として駆動するパッシブ型の無線センサであることが好ましい。パッシブ型の無線センサは、二次電池を搭載しないため、小型化が可能であり、設置の自由度を高めることができる。なお受信した無線信号を基に電力を生成して充電可能な二次電池を内蔵していてもよい。
【０１０７】
また無線信号の周波数帯は、法令等に基づいて適宜選択すればよく、例えば１３５ｋＨｚ帯の長波帯、１３．５６ＭＨｚ帯の短波帯、９００ＭＨｚ帯のＵＨＦ帯、２．４５ＧＨｚ帯のマイクロ波帯等を用いることができる。無線信号の周波数帯に応じて、無線センサが有するアンテナの構造を選択すればよい。
【０１０８】
＜無線センサのブロック図＞
図１５は、無線センサ４００のブロック図である。無線センサは、アンテナ４０１と、集積回路部４０２（ＩＣ部、又は回路部ともいう）と、に大別される。
【０１０９】
アンテナ４０１は、無線信号を電気信号に、または電気信号を無線信号にして、外部の質問器等の端末と信号の送受信を行う。アンテナは、信号を搬送する無線信号の周波数帯に応じて複数設けられていてもよい。変調方式には、例えばアナログ変調またはデジタル変調であり、振幅変調、位相変調、周波数変調及びスペクトラム拡散のいずれかを用いればよい。
【０１１０】
集積回路部４０２は、無線信号を受信することで生成された電圧、及び電気信号を基に動作する回路を有する。また集積回路部４０２は、回路が動作することで得られた電気信号を、アンテナ４０１を介して送信する回路を有する。
【０１１１】
集積回路部４０２は、一例として、整流回路４０３、復調回路４０４、変調回路４０５、定電圧回路４０６、制御回路４０７、発振回路４０８、メモリ回路４０９、ＡＤコンバータ４１１、及びセンサ回路４１２を有する。
【０１１２】
整流回路４０３は、アンテナ４０１からの電気信号を整流及び平滑化する。整流及び平滑化された無線信号は、一定の電位を有する電圧ＶＩＮとなる。電圧ＶＩＮは、定電圧回路４０６に出力される。
【０１１３】
なお整流回路４０３は、保護回路（リミッター回路）を有していてもよい。保護回路は、アンテナ４０１からの電気信号が大電圧の場合に集積回路部４０２の各回路が破壊されることを防止する。
【０１１４】
復調回路４０４は、アンテナ４０１からの電気信号を復調する。復調された信号は、制御回路４０７に出力される。
【０１１５】
変調回路４０５は、制御回路４０７で生成された電気信号を、変調する。変調された電気信号は、搬送波によって、アンテナ４０１を介して無線信号として送信される。
【０１１６】
定電圧回路４０６は、電圧ＶＩＮを基に電圧を生成する。定電圧回路４０６で生成される電圧ＶＤＤは、集積回路部４０２が有する各回路に与えられる。なお、定電圧回路４０６が生成する電圧は、一つに限らず複数であってもよい。
【０１１７】
制御回路４０７は、集積回路部４０２が有する各回路へ入力する信号、集積回路部４０２が有する各回路から出力される信号、集積回路部４０２が有する各回路を動作するための信号等を生成して、制御する。
【０１１８】
発振回路４０８は、基準となるクロック信号を生成する。一例として、クロック信号は、制御回路４０７、メモリ回路４０９、ＡＤコンバータ４１１に与えられる。
【０１１９】
メモリ回路４０９は、センサ回路４１２で取得し、ＡＤコンバータ４１１でアナログデータからデジタルデータに変換されたデータを保持する。無線センサ４００への電源の供給は、無線信号を受信したタイミングで行われるため、間欠的となる。この場合、メモリ回路４０９への電源の供給も間欠的に行われる。そのためメモリ回路４０９は、電源の供給が間欠的に行われてもデータの保持が可能な、不揮発性の記憶素子を有することが好適である。不揮発性の記憶素子としては、例えば、フラッシュメモリの他、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）等を用いることができる。あるいはＯＳトランジスタにおいてオフ電流が極めて低いことを利用した、電荷の保持によりデータの保持を行う回路を記憶素子としてもよい。ＯＳトランジスタを用いて記憶素子を形成することで、シリコン層を有するトランジスタと積層して設けることができる。
【０１２０】
なおメモリ回路４０９は、無線センサ４００の固有番号（ＩＤ）を保持していても良い。無線センサ４００に固有番号を持たせることで、一つの質問器と複数の無線センサとの間の通信が可能となる。例えば、固有番号を指定することで、データが欲しい無線センサのデータのみを読み出すことが可能となる。さらに、メモリ回路４０９は、外部の質問器等から受信した無線信号が有する情報の書き込み、読み出し、及び保持ができる構成としても良い。この場合、無線センサ４００の使用環境に応じた条件などを書き込むことができるので、用途を広げることができる。
【０１２１】
ＡＤコンバータ４１１は、上記実施の形態で説明した半導体装置を用いる。ＡＤコンバータ４１１を有する無線センサ４００は、上記実施の形態で説明した半導体装置をＡＤコンバータ４１１に適用することで消費電力を低減し、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下せず、あるいはアナログデータを保持するための、専用の高電圧生成回路や周辺回路が必要とすることのない、無線センサとすることができる。また、ＡＤコンバータの動作は、上記実施の形態で説明したように、各回路への電源の供給あるいは停止を制御することができる。そのため、無線信号を受信する期間にわたって、ＡＤコンバータに電源を供給し続ける必要がない。したがって、無線センサ４００でＡＤコンバータが消費する電力の割合を抑制し、無線センサ４００から外部に信号を送信するのに消費する電力の割合を増やすことができ、通信距離を延伸する等の無線センサ４００の利便性を向上させることができる。
【０１２２】
なお上記実施の形態では、半導体装置を構成する回路として、タイミングコントローラ又は発振回路等を具備する構成について示したが、ＡＤコンバータ４１１の外部に設けられる構成としてもよい。例えば、ＡＤコンバータ４１１が有する発振回路をなくして、集積回路部４０２が有する発振回路４０８を代わりに用いる構成とすることができる。
【０１２３】
なおＡＤコンバータ４１１は、外部との信号の入出力を行うための入出力インターフェース、制御回路等を備えていてもよい。
【０１２４】
センサ回路４１２は、熱的、あるいは電磁気学的等の諸情報をアナログデータとして出力する。センサ回路は、さまざまなセンサを有する。例えば、温度センサ、光センサ、ガスセンサ、炎センサ、煙センサ、湿度センサ、圧力センサ、流量センサ、振動センサ、タッチセンサ、音声センサ、磁気センサ、放射線センサ、匂いセンサ、花粉センサ、加速度センサ、傾斜角センサ、ジャイロセンサ、方位センサ、電力センサなどを用いることができる。
【０１２５】
なおセンサ回路４１２は、図１６に示すように、集積回路部４０２の外部に設ける構成としてもよい。センサ回路４１２を集積回路部４０２から分離して形成することができる。そのため、センサ回路４１２の設計の自由度を高め、センサ回路で取得するデータの選択肢を広げることができる。
【０１２６】
＜メモリ回路の構成＞
ここで、上述したメモリ回路４０９の構成例について、具体例を複数挙げて説明する。なおメモリ回路４０９は、ＯＳトランジスタを用いて記憶素子（ＯＳメモリともいう）を形成する回路構成である。
【０１２７】
図１７は、メモリ回路４０９の構成の一例を示すブロック図である。メモリ回路４０９は、コントローラ３６０、ロー・デコーダー回路３６１、ロー・ドライバ回路３６２、カラム・ドライバ回路３６３、およびメモリセルアレイ３７０を有する。
【０１２８】
コントローラ３６０は、メモリ回路４０９の制御回路であり、ロジック部のアクセス要求に従い、ロー・デコーダー回路３６１、ロー・ドライバ回路３６２、及びカラム・ドライバ回路３６３を制御する制御信号を生成する。ロー・デコーダー回路３６１、ロー・ドライバ回路３６２、及びカラム・ドライバ回路３６３は、コントローラ３６０の制御信号に従い、メモリセルアレイ３７０を駆動する駆動信号を生成する。
【０１２９】
なおメモリセルアレイ３７０に多値のデータを記憶する場合、図１８に示すようにＡＤコンバータ３６４を設けたメモリ回路４０９＿Ａとする構成としてもよい。ＡＤコンバータ３６４は、フラッシュ型、デルタシグマ型、パイプライン型、積分型、逐次比較型の方式を用いればよい。逐次比較型の場合、上記実施の形態で説明した半導体装置を用いることが好適である。ＡＤコンバータ４１１を有する無線センサ４００は、上記実施の形態で説明した半導体装置をＡＤコンバータ４１１に適用することで消費電力を低減し、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下せず、あるいはアナログデータを保持するための、専用の高電圧生成回路や周辺回路が必要とすることのない、無線センサとすることができる。
【０１３０】
メモリセルアレイ３７０は、複数のメモリセルがアレイ状に配列された回路である。図１９は、メモリセルアレイ３７０の構成の一例を示す回路図である。図１９には、［２ｊ−１，２ｋ−１］−［２ｊ，２ｋ］（ｊ、ｋは１以上の整数）の４つのメモリセル３８０を代表的に示す。
【０１３１】
メモリセル３８０は、トランジスタＭ７０−Ｍ７２、およびキャパシタＣ７０を有する。ここでは、トランジスタＭ７０は、ＯＳトランジスタとし、ｎチャネル型トランジスタである。また、トランジスタＭ７１、Ｍ７２は、Ｓｉトランジスタであり、ｐチャネル型トランジスタである。ノードＦＮがデータを電荷として保持するメモリセルアレイ３７０のデータ格納部であり、この例では、トランジスタＭ７２のゲートに対応する。
【０１３２】
なおＭ７１、Ｍ７２は、ｎチャネル型トランジスタでもよい。図２０に示すメモリセルアレイ３７１はその一例である。またＭ７１、Ｍ７２がｎチャネル型トランジスタのとき、キャパシタＣ７０に接続する配線ＣＷＬを無くし、配線ＳＬに接続することもできる。この場合の回路図を図３０に示す。図３０に示すメモリ回路３７３は、配線ＣＷＬを省略できるため、回路面積の縮小を図ることができる。
【０１３３】
メモリセルアレイ３７０は、メモリセル３８０の配列に対応して配線（ＷＷＬ、ＲＷＬ、ＣＷＬ、ＳＬ、ＷＢＬ、ＲＢＬ）が設けられている。メモリセル３８０は、対応する列および行のこれら配線に接続されている。また、配線ＢＧＬがメモリセルアレイ３７０の共通の配線として設けられている。配線ＢＧＬには、メモリセル３８０のトランジスタＭ７０のバックゲートが接続されている。
【０１３４】
配線ＷＷＬは書き込み用ワード線として機能し、配線ＲＷＬは読み出し用ワード線として機能し、それぞれ、ロー・ドライバ回路３６２に接続されている。配線ＣＷＬは、キャパシタＣ７０に印加する電圧を供給する配線として機能する。
【０１３５】
配線ＳＬはソース線として機能し、２列ごとに設けられている。配線ＷＢＬは書き込み用ビット線として機能し、メモリセル３８０に書き込むメモリデータがカラム・ドライバ回路３６３から供給される配線である。配線ＲＢＬは読み出し用のビット線として機能し、メモリセル３８０から読み出したメモリデータが出力される配線である。配線ＳＬ、配線ＷＢＬおよび配線ＲＢＬは、カラム・ドライバ回路３６３に接続されている。
【０１３６】
配線ＲＢＬの出力にはクロックドインバータＣＩＮＶが接続されている。クロックドインバータＣＩＮＶを設けているのは、配線ＲＢＬから読み出された信号の電圧レベルが、書き込んだデータの電圧レベルに対して、ハイレベルとロウレベルの関係が逆になるからである。図１９の例では、書き込んだデータの電圧がロウレベルであれば、配線ＲＢＬの電圧はハイレベルとなり、書き込んだデータの電圧がハイレベルであれば、配線ＲＢＬの電圧はロウレベルとなる。配線ＯＥ、配線ＯＥＢは、クロックドインバータＣＩＮＶの出力信号を制御する信号を供給する配線である。クロックドインバータＣＩＮＶの出力信号（メモリデータ）は配線ＤＯから出力される。
【０１３７】
キャパシタＣ７０は、ノードＦＮの電荷保持用の容量として機能する。キャパシタＣ７０の一方の端子はノードＦＮに接続され、他方の端子は配線ＣＷＬに接続されている。配線ＣＷＬはロー・ドライバ回路３６２に接続されている。なお、メモリセル３８０の配線間容量によりノードＦＮの電荷を保持できる場合は、キャパシタＣ７０と配線ＣＷＬは設けなくてもよい。
【０１３８】
トランジスタＭ７０をオンにすることで、データ値（”０”、”１”）に対応する電圧がノードＦＮに印加される。そして、トランジスタＭ７０をオフ状態にすることで、ノードＦＮが電気的に浮遊状態となり、メモリセル３８０はデータ保持状態となる。トランジスタＭ７０はＯＳトランジスタであるので、トランジスタＭ７０のオフ状態でのソースードレイン間を流れるリーク電流が極めて小さい。このため、メモリセル３８０は、リフレッシュ動作をせず、年単位の期間（例えば１０年間程度）データを保持することが可能であり、メモリセル３８０を不揮発性メモリセルとして用いることができる。また、バックゲートにＶＢＧを印加することでトランジスタＭ７０のＶｔｈをプラスシフトさせているために、データ保持状態でトランジスタＭ７０のゲートにＶｔｈよりも小さい電圧をより確実に印加することができるため、データ保持エラーが抑えられたメモリセル３８０を得ることができる。
【０１３９】
したがって、無線センサ４００で電波を受信していない状態でも、メモリ回路４０９でデータを保持することが可能である。以下、図２１を参照して、メモリセルアレイ３７０（メモリ回路４０９）の動作についてより詳細に説明する。
【０１４０】
なお、ＯＳトランジスタにおいて、オフ電流が極めて低いということを利用するメモリ回路の場合には、情報を保持する期間において、トランジスタには、所定の電圧が供給され続けている場合がある。例えば、トランジスタのゲートには、トランジスタが完全にオフ状態となるような電圧が供給され続けている場合がある。または、トランジスタのバックゲートには、トランジスタの閾値電圧がシフトして、トランジスタがノーマリオフ状態になるような電圧が供給され続けている場合がある。そのような場合には、情報を保持する期間において、メモリ回路に電圧が供給されていることになるが、電流がほとんど流れないため、電力をほとんど消費しない。したがって、電力をほとんど消費しないことから、仮に、所定の電圧がメモリ回路に供給されているとしても、実質的には、メモリ回路は不揮発性であると表現することができる。
【０１４１】
図２１は、メモリセルアレイ３７０（メモリ回路４０９）の動作の一例を示すタイミングチャートである。図２１には、具体的には、メモリセルアレイ３７０に入力される信号波形を示しており、メモリセルアレイ３７０に含まれる配線およびノードのハイレベル（”Ｈ”）とロウレベル（”Ｌ”）の電圧も示している。この例では、配線ＣＷＬ、配線ＳＬおよび配線ＢＧＬには一定電圧が印加される。
【０１４２】
期間Ｔｐ１では、メモリ回路４０９はスタンバイ状態（Ｓｔｄｂｙ）である。スタンバイ状態とは、無線センサ４００においてＶＩＮが生成されている状態であり、メモリ回路４０９ではデータ保持状態である。配線ＷＷＬ、配線ＷＢＬおよび配線ＲＢＬはロウレベルであり、配線ＲＷＬはハイレベルである。メモリセル３８０に”１”が書き込まれている場合、ＦＮの電圧は”Ｈ”であり、”０”が書き込まれている場合、ノードＦＮの電圧は”Ｌ”である。
【０１４３】
期間Ｔｐ２は、書き込み動作期間である。データを書き込む行の配線ＷＷＬが”Ｈ”となるので、トランジスタＭ７０がオンとなり、ノードＦＮが配線ＷＢＬと導通状態となる。”１”を書き込む場合、配線ＷＢＬは”Ｈ”となるので、ノードＦＮも”Ｈ”となる。他方、”０”を書き込む場合、配線ＷＢＬは”Ｌ”であるので、ノードＦＮも”Ｌ”となる。配線ＷＷＬを”Ｌ”にして、トランジスタＭ７０をオフ状態にすることで、データ書き込み動作が終了し、メモリセル３８０はスタンバイ状態になる。
【０１４４】
期間Ｔｐ３（スタンバイ期間）では、トランジスタＭ７０がオンからオフになることで、ノードＦＮの電圧がトランジスタＭ７０の閾値電圧分低下する。上述したように、負電圧ＶＢＧをバックゲートに印加することにより、トランジスタＭ７０のＶｔｈをプラスシフトさせているため、そのリーク電流は極めて小さくなり、ノードＦＮにおいて、年単位の期間（例えば、１０年程度）、”１”として認識される電圧を保持することが可能である。
【０１４５】
期間Ｔｐ４は、読み出し動作期間である。データを読み出す行の配線ＲＷＬが”Ｌ”となり、その行のトランジスタＭ７１がオンになる。他の行の配線ＲＷＬは”Ｈ”のままである。メモリセル３８０で”１”を記憶している場合、トランジスタＭ７２はオフ状態であるため、配線ＲＢＬは”Ｌ”のままである。”０”を記憶している場合、トランジスタＭ７２もオン状態となるため、トランジスタＭ７１、Ｍ７２により、配線ＲＢＬが配線ＳＬに接続されるので、その電圧レベルは”Ｈ”となる。配線ＲＢＬに読み出された信号は、インバータＣＩＮＶによりその電圧レベルが反転され、配線ＤＯに出力される。
【０１４６】
期間Ｔｐ５では、メモリ回路４０９はスタンバイ状態であり、ノードＦＮや配線の電圧のレベルは期間Ｔｐ１と同様である。
【０１４７】
また図２２に、メモリセルアレイの他の構成例を示す。図２２に示すメモリセルアレイ３７２は、メモリセルアレイ３７０の変形例である。メモリセルアレイ３７２では、配線ＷＢＬと配線ＲＢＬが共通化され１つの配線ＢＬで構成されている点がメモリセルアレイ３７０と異なる。つまり、図１９の例ではビット線を書き込み用と読み出し用で２本設けており、図２２の例では１本のビット線にしている。
【０１４８】
図２３は、メモリセルアレイ３７２の動作例を示すタイミングチャートである。図２３に示すように、メモリセルアレイ３７２も、メモリセルアレイ３７０と同様に駆動させることができる。配線ＢＬが配線ＷＢＬおよび配線ＲＢＬ双方の機能を果たす。書き込み動作期間（Ｔｐ２）では、メモリセル３８０に”１”を書き込む場合、配線ＢＬは”Ｈ”となり、”０”を書き込む場合、配線ＢＬは”Ｌ”となる。また、読み出し動作期間（Ｔｐ４）では、メモリセル３８０で”１”を記憶している場合、トランジスタＭ７２はオフ状態であるため、配線ＢＬは”Ｌ”のままである。”０”を記憶している場合、トランジスタＭ７２もオン状態となるため、トランジスタＭ７１、Ｍ７２により、配線ＢＬが配線ＳＬに接続されるので、その電圧レベルは”Ｈ”となる。配線ＢＬに読み出された信号は、クロックドインバータＣＩＮＶによりその論理値が反転され、配線ＤＯに出力される。
【０１４９】
＜ＯＳメモリを無線センサに搭載する利点について＞
ここでメモリ回路４０９の一例として詳細を説明したＯＳメモリを無線センサ４００に搭載することの利点について詳述する。
【０１５０】
なおＯＳメモリを搭載する利点を説明するため、比較対象として、無線センサ４００にメモリ回路４０９を有しない構成と、メモリ回路４０９にフラッシュメモリを有する構成と、をあげて説明する。図３１（Ａ）には、メモリ回路４０９を有しない無線センサ４００Ａの構成、図３１（Ｂ）には、フラッシュメモリ（ＦＬＡＳＨ）を有するメモリ回路４０９Ｆを搭載した無線センサ４００Ｂの構成、図３１（Ｃ）には、ＯＳメモリ（ＯＳ）を有するメモリ回路４０９ＯＳを搭載した無線センサ４００Ｃの構成、ブロック図にて示している。なお図３１（Ａ）乃至（Ｃ）では、質問器４１３を図示し、無線センサ４００Ａ乃至４００Ｃと無線信号を送受信する例を示している。
【０１５１】
図３１（Ａ）に示す無線センサ４００Ａは、メモリ回路がない。従って、無線センサ４００Ａ内にセンサ回路４１２で取得したデータを保持できない。そのため、無線信号を受信してセンシングを行った後、ただちに質問器４１３側にデータを送信する必要がある。従って、質問器４１３と無線センサ４００Ａとの通信時間は増大し、取得したデータを処理するためのピーク電力も増大する。なおセンシングとは、無線センサ内のセンサ回路でデータを取得する際の一連の動作のことをいう。ここでいう一連の動作は、例えばアナログデータの取得および保持、ならびにアナログデータを基にしたデジタルデータの取得のことをいう。
【０１５２】
図３２（Ａ）には、センシングと、質問器とのデータの送受信（Ｓｅｎｓｉｎｇ＋Ｄａｔａ  ｔｒａｎｓｍｉｓｓｉｏｎ／ｒｅｃｅｐｔｉｏｎ）とを一連の動作として行う場合の概念図を示す。質問器４１３と無線センサ４００Ａとの間の距離Ｒは、無線センサのピーク電力が大きければ、短くなる。距離Ｒが短くなると、通信できる範囲が狭まり、通信時間が短くなってしまう。
【０１５３】
また、図３３（Ａ）には、センシングと、質問器とのデータの送受信（Ｓｅｎｓｉｎｇ＋Ｄａｔａ  ｔｒａｎｓｍｉｓｓｉｏｎ／ｒｅｃｅｐｔｉｏｎ）とを一連の動作として行う場合の電力の時間依存性を示す。なお無線センサ４００ＡのＡＤコンバータは逐次比較型とし、分解能１０ビット、サンプリングレート２ｋＳｐｓ、レイテンシ５００μｓ、駆動電圧３．３Ｖ、アンプゲイン２６ｄＢで消費電力を見積もった。
【０１５４】
図中、ＰＣｏｍｐはコンパレータの消費電力であり、ＰＳ＆Ｈはサンプルホールド回路の消費電力であり、ＰＣＯＮは制御回路の消費電力であり、ＰＳｅｎｓｏｒはセンサ回路の消費電力である。また、”ｗａｋｅ”、”Ｑｕｅｒｙ”、”ＡＣＫ”、”Ｒｅｑ＿ＲＮ”、”ＳｅｎｓｅＡＤＣ”、”Ｒｅａｄ”は、それぞれ無線センサと質問器との間で行われる通信のコマンド名である。
【０１５５】
図３３（Ａ）に示す電力の時間依存性では、通信時間１６．５ｍｓ、ピーク電力が５８μＷと見積もられた。通信時間が長いのは、質問器４１３側から無線信号を受信し、センシングを行い、質問器側に無線信号を送信する一連の動作に時間を要してしまうためである。ピーク電力は、サンプルホールド回路とコンパレータの寄与が大きいことがわかる。なおコンパレータの消費電力には、参照電位Ｖｒｅｆを生成する回路を含む。ピーク電力が大きいため、図３１（Ａ）の構成では、図３２（Ａ）の距離Ｒを延伸することが難しい。そして距離Ｒが短いため、通信できる範囲が狭まり、通信時間を確保することが難しくなる。
【０１５６】
次いで、図３１（Ｂ）に示す無線センサ４００Ｂは、フラッシュメモリ（ＦＬＡＳＨ）を有するメモリ回路４０９Ｆを有する。従って、無線センサ４００Ｂ内にセンサ回路４１２で取得したデータを保持することができる。そのため、無線信号を受信してセンシングを行った後、ただちに質問器４１３側にデータを送信する必要がなく、センシングと、データの送信とを分割して行うことができる。従って、質問器４１３と無線センサ４００Ｂとの１回の通信時間を短くできる。
【０１５７】
図３２（Ｂ）には、センシング（Ｓｅｎｓｉｎｇ）と、質問器とのデータの送受信（Ｄａｔａ  ｔｒａｎｓｍｉｓｓｉｏｎ／ｒｅｃｅｐｔｉｏｎ）とを別の動作として行う場合の概念図を示す。センシングと、質問器４１３とのデータの送受信と、を分割して行うことができるため、ピーク電力を下げることができる。ピーク電力が下がることによって、センシング時の質問器４１３と無線センサ４００Ｂとの間の距離Ｒｓ、質問器４１３とのデータの送受信時の質問器４１３と無線センサ４００Ｂとの間の距離ＲＤＴは、図３２（Ａ）の距離Ｒに比べて長くできる。
【０１５８】
また、図３３（Ｂ）には、センシングと（Ｓｅｎｓｉｎｇ）、質問器とのデータの送受信（Ｄａｔａ  ｔｒａｎｓｍｉｓｓｉｏｎ／ｒｅｃｅｐｔｉｏｎ）とを別の動作として行う場合の電力の時間依存性を示す。なお無線センサ４００ＢのＡＤコンバータは、無線センサ４００Ａと同様である。図中、付した符号、コマンドの説明は、図３３（Ａ）と同様である。なお、図中、ＰＷＲＩＴＥはメモリ回路４０９Ｆにデータを書きこむのに要する消費電力である。
【０１５９】
図３３（Ｂ）に示す電力の時間依存性では、センシング時で、通信時間９．５ｍｓ、ピーク電力が６５μＷ、質問器とのデータの送受信時で、通信時間１０．５ｍｓ、ピーク電力が１５μＷ、と見積もられた。通信時間の長さは、図３１（Ａ）の場合よりも短くなる。しかしながらピーク電力は、センシング時における、メモリ回路４０９Ｆにデータを書きこむのに要する消費電力の寄与が大きいことがわかる。そのため、通信時間が短くなるものの、センシング時のピーク電力の大きい図３１（Ｂ）の構成では、図３２（Ｂ）の距離Ｒｓを延伸することが難しい。
【０１６０】
次いで、図３１（Ｃ）に示す無線センサ４００Ｃは、ＯＳメモリを有するメモリ回路４０９ＯＳを有する。従って、無線センサ４００Ｃ内にセンサ回路４１２で取得したデータを保持することができる。そのため、図３１（Ｂ）と同様に、センシングと、データの送信とを分割して行うことができる。
【０１６１】
図３２（Ｂ）には、センシングと、質問器とのデータの送受信とを別の動作として行う場合の概念図を示す。無線センサ４００Ｂの場合と同様に、センシングと、質問器４１３とのデータの送受信との送受信と、を分割して行うことができるため、ピーク電力を下げることができる。ピーク電力が下がることによって、距離Ｒｓ、距離ＲＤＴは、図３２（Ａ）の距離Ｒに比べて長くできる。
【０１６２】
また、図３３（Ｃ）には、センシングと、質問器とのデータの送受信とを別の動作として行う場合の電力の時間依存性を示す。なお無線センサ４００ＣのＡＤコンバータは、実施の形態１で説明した構成を有する。図中、付した符号、コマンドの説明は、図３３（Ａ）、（Ｂ）と同様である。なお、図中、ＰＷＲＩＴＥはメモリ回路４０９ＯＳにデータを書きこむのに要する消費電力である。
【０１６３】
図３３（Ｃ）に示す電力の時間依存性では、センシング時で、通信時間６．１ｍｓ、ピーク電力が４６μＷ、質問器とのデータの送受信時で、通信時間１０．５ｍｓ、ピーク電力が１５μＷ、と見積もられた。通信時間の長さは、図３１（Ａ）、（Ｂ）の場合よりも短くなり、ピーク電力も、図３１（Ａ）、（Ｂ）の場合よりも小さくなった。通信時間が短くなったのは、ＯＳメモリをメモリ回路４０９ＯＳに搭載することで、データの書き込みに要する時間が短くなったためである。ピーク電力が小さくなったのは、ＡＤコンバータを実施の形態１で説明した構成とすることで、サンプルホールド回路への電源をオフにできるため、その分の消費電力が低減されたためである。そのため、通信時間が短く、ピーク電力の小さい図３１（Ｃ）の構成では、図３２（Ｂ）の距離Ｒｓ、距離ＲＤＴを共に延伸することができる。
【０１６４】
なお図３１（Ｃ）の構成において、質問器とのデータの送受信時のピーク電力は、センシング時のピーク電力よりも小さい。そのため、距離ＲＤＴは、距離Ｒｓよりも長くすることができる。そのため、無線センサに接近しながらセンシングを行い、無線センサから遠ざかりながら質問器とのデータの送受信を行うなど、移動しながらデータの取得を行うことも可能である。加えて、センシング時の通信時間は、質問器とのデータの送受信時の通信時間より短い。このため、移動しながらセンシングに続いて、質問器とのデータの送受信を行う場合に好ましいといえる。
【０１６５】
図３４には無線センサでの消費電力が１０μＷとした際、図３５には、無線センサでの消費電力が３０μＷとした際に、上述した、センシング、及び質問器とのデータの送受信を１回で行う場合、センシングと、質問器とのデータの送受信との２回に分けて行う場合の通信距離と、通信時間のグラフを示す。なお図中、点線曲線は時速１００ｋｍでの移動を想定した場合の通信可能な領域の境界を示している。また、なお図中、破線曲線は時速３００ｋｍでの移動を想定した場合の通信可能な領域の境界を示している。また、なお図中、実線曲線は時速５００ｋｍでの移動を想定した場合の通信可能な領域の境界を示している。図中、四角印は図３１（Ａ）で図示した無線センサによるセンシングとデータの送受信時を１回で行う場合である。また、図中、ひし形印は図３１（Ｂ）で図示した無線センサによるセンシングとデータの送受信時を分けた際の、センシング時（１回目）の場合である。また、図中、三角印は図３１（Ｃ）で図示した無線センサによるセンシングとデータの送受信時を分けた際の、センシング時（１回目）の場合である。また、図中、丸印は図３１（Ｃ）で図示した無線センサによるセンシングとデータの送受信時を分けた際の、質問器とのデータの送受信時（２回目）の場合である。いずれの曲線も下側が通信可能な領域となる。なお通信は、１ｍより離れて行う設定である。
【０１６６】
図３４、図３５からわかるように、図３１（Ｃ）で図示したＯＳメモリを有する無線センサでは、時速５００ｋｍでの移動を想定した場合の通信距離と通信時間に耐えうる仕様であった。この結果から、図３１（Ｃ）の構成では、高速移動によるセンシング、及び質問器とのデータの送受信であっても動作可能であることがわかった。
【０１６７】
（実施の形態４）
本実施の形態では、半導体装置の断面構造の一例について、図２４を参照して説明する。本実施の形態の例では、シリコンなどを用いたトランジスタ（Ｓｉトランジスタ）で形成された回路に積層して、ＯＳトランジスタを形成する。
【０１６８】
図２４には、半導体装置の一部の断面を示す。図２４に示す半導体装置は、下部に第１の半導体材料（例えば、シリコン）を用いたｎ型のトランジスタ及びｐ型のトランジスタを有し、上部に第２の半導体材料（例えば、酸化物半導体）を用いたトランジスタ、及び容量素子を有する。
【０１６９】
＜下部のトランジスタの構成＞
ｎ型のトランジスタ５１０は、ｐ型ウェル５００ｐに設けられたチャネル形成領域５０１と、チャネル形成領域５０１を挟むように設けられた低濃度不純物領域５０２及び高濃度不純物領域５０３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域５０７と、チャネル形成領域５０１上に設けられたゲート絶縁膜５０４ａと、ゲート絶縁膜５０４ａ上に設けられたゲート電極５０５ａと、導電性領域５０７と接して設けられたソース電極５０６ａ及びドレイン電極５０６ｂと、を有する。ゲート電極５０５ａの側面には、サイドウォール絶縁膜５０８ａが設けられている。トランジスタ５１０を覆うように層間絶縁膜５２１及び層間絶縁膜５２２が設けられている。層間絶縁膜５２１及び層間絶縁膜５２２に形成された開口を通じて、ソース電極５０６ａ及びドレイン電極５０６ｂと、導電性領域５０７とが接続されている。なお、導電性領域５０７には、金属シリサイド等を用いることができる。
【０１７０】
ｐ型のトランジスタ５２０は、ｎ型ウェル５００ｎに設けられたチャネル形成領域５１１と、チャネル形成領域５１１を挟むように設けられた低濃度不純物領域５１２及び高濃度不純物領域５１３（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域５１７と、チャネル形成領域５１１上に設けられたゲート絶縁膜５０４ｂと、ゲート絶縁膜５０４ｂ上に設けられたゲート電極５０５ｂと、導電性領域５１７と接して設けられたソース電極５０６ｃ及びドレイン電極５０６ｄと、を有する。ゲート電極５０５ｂの側面には、サイドウォール絶縁膜５０８ｂが設けられている。トランジスタ５２０を覆うように層間絶縁膜５２１及び層間絶縁膜５２２が設けられている。層間絶縁膜５２１及び層間絶縁膜５２２に形成された開口を通じて、ソース電極５０６ｃ及びドレイン電極５０６ｄと、導電性領域５１７とが接続している。
【０１７１】
また、トランジスタ５１０と、トランジスタ５２０のそれぞれを囲むように素子分離絶縁膜５０９が設けられている。
【０１７２】
なお、図２４では、トリプルウェル構造を有する場合を示すが、ダブルウェル構造、ツインウェル構造、シングルウェル構造でもよい。また、図２４では、トランジスタ５１０及びトランジスタ５２０が、それぞれ、基板に形成されたｐ型ウェル５００ｐ、ｎ型ウェル５００ｎにチャネルが形成されるトランジスタである場合について示すが、トランジスタ５１０及びトランジスタ５２０が、絶縁表面上に形成された非晶質半導体膜、多結晶半導体膜にチャネルが形成されるトランジスタであってもよい。また、ＳＯＩ基板のように、単結晶半導体膜にチャネルが形成されるトランジスタであってもよい。
【０１７３】
半導体基板として、単結晶半導体基板を用いることにより、トランジスタ５１０及びトランジスタ５２０を、高速動作させることができ、また、閾値電圧を精密に制御できる。よって、先の実施の形態に示す半導体装置におけるサンプルホールド回路、コンパレータ、逐次比較レジスタ、アナログデジタル変換回路、タイミングコントローラ、発振回路の全部または一部等を、単結晶半導体基板に形成することが好ましい。
【０１７４】
また、トランジスタ５１０と、トランジスタ５２０とは、配線５２３によって、それぞれ接続されており、配線５２３上には、絶縁膜５２４が設けられている。また、絶縁膜５２４上には、導電層５２５ａ、５２５ｂ、絶縁膜５２６が設けられている。絶縁膜５２６は、絶縁膜５２４上に、導電層５２５ａ、５２５ｂを形成した後、導電層５２５ａ、５２５ｂ上に、絶縁膜５２６を形成し、絶縁膜５２６を、導電層５２５ａ、５２５ｂの上面が露出するまで、研磨処理を行ったものであることが好ましい。
【０１７５】
＜上部のトランジスタの構成＞
上部のトランジスタ５３０は、ＯＳトランジスタである。トランジスタ５３０は、絶縁膜５２４上に設けられた導電層５２５ｂと、導電層５２５ｂ上に設けられた絶縁膜５３１及び絶縁膜５３２と、絶縁膜５３２上に設けられた半導体膜５３３と、半導体膜５３３に接して設けられたソース電極５３４ａ、ドレイン電極５３４ｂと、半導体膜５３３、ソース電極５３４ａ、ドレイン電極５３４ｂ上に設けられたゲート絶縁膜５３５と、ゲート絶縁膜５３５上に設けられたゲート電極５３６ａと、を有する。なお、導電層５２５ｂは、ゲート電極として機能する。
【０１７６】
図２４では、半導体膜を挟んで上下に２つのゲート電極を有する場合について示している。両方のゲート電極に、オン状態またはオフ状態を制御するための信号が与えられていてもよいし、一方のゲート電極にのみ接地電位などの固定の電位が与えられていてもよい。固定の電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１７７】
また、絶縁膜５３２上には、導電層５３４ｃが設けられ、導電層５３４ｃ上には、ゲート絶縁膜５３５が設けられ、ゲート絶縁膜５３５上には、導電層５３６ｂが設けられている。導電層５３４ｃ、ゲート絶縁膜５３５、導電層５３６ｂによって、容量素子５４０が構成される。
【０１７８】
また、トランジスタ５３０及び容量素子５４０を覆うように、層間絶縁膜５３７、層間絶縁膜５３８が設けられている。また、層間絶縁膜５３７及び層間絶縁膜５３８に形成された開口を通じて、ソース電極５３４ａと、配線５３９とが接続されている。
【０１７９】
半導体膜５３３としては、酸化物半導体を用いる。酸化物半導体の詳細については、後述する実施の形態で詳述する。
【０１８０】
なお、絶縁膜５３２は酸化物半導体である半導体膜５３３に酸素を供給する役割を担うことができる。したがって、絶縁膜５３２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。また、絶縁膜５３２は、層間絶縁膜としての機能も有する。絶縁膜５３２の表面に凹凸が形成される場合、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
【０１８１】
ゲート絶縁膜５３５には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ハフニウム、酸化アルミニウム、アルミニウムシリケート、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。ゲート絶縁膜５３５の材料を比誘電率が大きいものにすると、ゲート絶縁膜５３５を厚くすることができる。たとえば、誘電率が１６の酸化ハフニウムを用いることにより、誘電率が３．９の酸化シリコンを用いる場合に比べて約４倍厚くすることが可能である。このため、ゲート絶縁膜５３５を介したリーク電流を抑制することができる。
【０１８２】
なお、例えば、酸化シリコンと酸化ハフニウムの積層のように、一部に酸化ハフニウム、酸化アルミニウム、酸化タンタル、窒化シリコンのような電子捕獲準位の多い材料を含む層を用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極５３６ａの電位をソース電極５３４ａやドレイン電極５３４ｂの電位より高い状態を、１秒以上、代表的には１分以上維持してもよい。なお電子捕獲準位の多い材料を含む層の代わりに、フローティングゲートを用いてもよい。
【０１８３】
そうすることで、半導体膜５３３からゲート電極５３６ａに向かって、電子が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。このように電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、閾値電圧がプラス側にシフトする。ゲート電極５３６ａの電圧の制御によって電子の捕獲する量を制御することができ、それに伴って閾値電圧を制御することができる。また、電子を捕獲せしめる処理は、トランジスタの作製過程におこなえばよい。
【０１８４】
例えば、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
【０１８５】
ゲート電極５３６ａ、導電層５３６ｂは、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の積層であってもよい。また、窒素を含んだ導電膜を用いてもよい。たとえば、窒化チタン膜上にタングステン膜の積層、窒化タングステン膜上にタングステン膜の積層、窒化タンタル膜上にタングステン膜の積層などを用いることができる。
【０１８６】
層間絶縁膜５３７には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該層間絶縁膜は上記材料の積層であってもよい。
【０１８７】
層間絶縁膜５３７は過剰酸素を含む酸化物絶縁膜であることが好ましい。過剰酸素を含む酸化物絶縁膜とは、加熱処理などによって酸素を放出することができる酸化物絶縁膜をいう。好ましくは、昇温脱離ガス分光法分析にて、酸素原子に換算した際の酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。当該酸化物絶縁膜から放出される酸素は酸化物半導体である半導体膜５３３のチャネル形成領域に拡散させることができることから、チャネル形成領域に酸素欠損が形成された場合においても酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
【０１８８】
（実施の形態５）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタについて説明する。
【０１８９】
＜ＯＳトランジスタの特性＞
ＯＳトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることでオフ電流を低くすることができる。ここで、実質的に真性とは、酸化物半導体中のキャリア密度が、１×１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さらに好ましくは１×１０１３／ｃｍ３未満であることを指す。酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。
【０１９０】
真性または実質的に真性にした酸化物半導体を用いたトランジスタは、キャリア密度が低いため、閾値電圧がマイナスとなる電気特性になることが少ない。また、当該酸化物半導体を用いたトランジスタは、酸化物半導体のキャリアトラップが少ないため、電気特性の変動が小さく、信頼性の高いトランジスタとなる。また、当該酸化物半導体を用いたトランジスタは、オフ電流を非常に低くすることが可能となる。
【０１９１】
なおオフ電流を低くしたＯＳトランジスタでは、室温（２５℃程度）にてチャネル幅１μｍあたりの規格化されたオフ電流が１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、又は８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。
【０１９２】
＜オフ電流＞
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓが閾値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
【０１９３】
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。したがって、トランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減されたオフ電流が得られる値であるときのオフ電流を指す場合がある。
【０１９４】
一例として、閾値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
【０１９５】
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表される場合がある。
【０１９６】
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場合がある。
【０１９７】
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トランジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓの値である。
【０１９８】
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
【０１９９】
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
【０２００】
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
【０２０１】
＜酸化物半導体の組成＞
なおＯＳトランジスタの半導体層に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）又は亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【０２０２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を有してもよい。
【０２０３】
トランジスタの半導体層に用いる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【０２０４】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２０５】
＜酸化物半導体中の不純物＞
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０２０６】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。
【０２０７】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素又は水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化又はｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０２０８】
＜酸化物半導体の構造＞
酸化物半導体の構造について説明する。
【０２０９】
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
【０２１０】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０２１１】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
【０２１２】
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
【０２１３】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０２１４】
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
【０２１５】
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２１６】
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２１７】
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２１８】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
【０２１９】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２２０】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０２２１】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０２２２】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、閾値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０２２３】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２２４】
次に、微結晶酸化物半導体膜について説明する。
【０２２５】
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
【０２２６】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０２２７】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０２２８】
次に、非晶質酸化物半導体膜について説明する。
【０２２９】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
【０２３０】
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
【０２３１】
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
【０２３２】
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ  ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
【０２３３】
ａ−ｌｉｋｅ  ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ  ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
【０２３４】
なお、ａ−ｌｉｋｅ  ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
【０２３５】
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ  ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
【０２３６】
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ  ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
【０２３７】
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
【０２３８】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ  ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２３９】
以上説明したようにＯＳトランジスタは、極めて優れたオフ電流特性を実現できる。
【０２４０】
（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置を具備する電子機器について説明する。電子機器の一例としては、コンピュータ、各種携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子書籍端末、ワイヤレスキーボードなど、無線通信手段を有する機器を挙げることができる。また、冷蔵庫、エアコン、自動車、洗濯機、調理機器（電子レンジ等）においても、上記実施の形態で説明した無線センサを有する無線通信手段を設け、コンピュータ、各種携帯情報端末より遠隔操作することも可能である。
【０２４１】
図２５（Ａ）は、携帯型の情報端末であり、筐体７０１、筐体７０２、第１の表示部７０３ａ、第２の表示部７０３ｂなどによって構成されている。筐体７０１と筐体７０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力の携帯型の情報端末が実現される。
【０２４２】
なお、第１の表示部７０３ａはタッチ入力機能を有するパネルとなっており、例えば図２５（Ａ）の左図のように、第１の表示部７０３ａに表示される選択ボタン７０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図２５（Ａ）の右図のように第１の表示部７０３ａにはキーボード７０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０２４３】
また、図２５（Ａ）に示す携帯型の情報端末は、図２５（Ａ）の右図のように、第１の表示部７０３ａ及び第２の表示部７０３ｂのうち、一方を取り外すことができる。第２の表示部７０３ｂもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体７０２を持ち、他方の手で操作することができるため便利である。
【０２４４】
図２５（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２４５】
また、図２５（Ａ）に示す携帯型の情報端末は無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。更に、図２５（Ａ）に示す筐体７０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。なお、筐体７０１と筐体７０２が分離された状態においては、相互に無線通信を介して情報をやり取りできる構成でもある。
【０２４６】
図２５（Ｂ）は、電子ペーパーを実装した電子書籍端末であり、筐体７１１と筐体７１２の２つの筐体で構成されている。筐体７１１及び筐体７１２には、それぞれ表示部７１３及び表示部７１４が設けられている。例えば、表示部７１４は電子ペーパーにより構成され、表示部７１３は液晶表示装置や有機発光型表示装置のように応答が速く動画を表示するのに好ましい表示装置で構成されてもよい。
【０２４７】
筐体７１１と筐体７１２は、軸部７１５により接続されており、該軸部７１５を軸として開閉動作を行うことができる。また、筐体７１１は、電源スイッチ７１６、操作キー７１７、スピーカー７１８などを備えている。筐体７１１、筐体７１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力の電子書籍端末が実現される。
【０２４８】
また、筐体７１１と筐体７１２のそれぞれに二次電池を設けることで、例えば、図２５（Ｂ）の右図のように、それぞれの筐体を分離して駆動できるようにしてもよい。例えば、筐体７１２には、携帯電話回線に接続できる通信機器と、近距離無線通信規格（例えば、無線ＬＡＮやブルートゥース）に適合した機器を設け、筐体７１１には近距離の無線通信機器を設ける構成としてもよい。この場合、筐体７１２が携帯電話回線から受信したデータは、近距離無線通信規格で、筐体７１１に転送される。筐体７１１に入力されたデータは、近距離無線通信規格で、筐体７１２に送信され、筐体７１２から携帯電話回線に送信される。すなわち、筐体７１２は無線モデムとして機能する。
【０２４９】
なお、筐体７１１および筐体７１２の距離が離れて、意図せずに通信が途絶する（あるいは途絶することが予想される）場合には、双方が警報音を発する、あるいは表示部７１３にメッセージを表示する構成とすると、これらを紛失するリスクが減る。
【０２５０】
このような使用方法においては、例えば、筐体７１２は通常、かばんに入れておき、一方、筐体７１１を手に持つか、取り出しやすい位置（例えば、衣類のポケット等）に置くことで、簡単な操作は、筐体７１１で実行できる。例えば、データの一部あるいは全部を筐体７１２に保存し、必要に応じて、近距離無線通信規格で、筐体７１１に送信し、筐体７１１で閲覧あるいは視聴することもできる。
【０２５１】
図２５（Ｃ）は、スマートフォンであり、筐体７２１には、表示部７２２と、スピーカー７２３と、マイク７２４と、操作ボタン７２５等が設けられている。筐体７２１内には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力のスマートフォンが実現される。
【０２５２】
図２５（Ｄ）は、腕輪型表示装置であり、筐体７３１、表示部７３２などによって構成されている。筐体７３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、低消費電力の腕輪型表示装置が実現される。
【０２５３】
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を適用した無線センサの応用例について、図２６、図２７を用いて説明する。
【０２５４】
図２６（Ａ）では上述の実施の形態で説明した無線センサの模式図について示す。図２６（Ａ）に示すように無線センサ８００は、アンテナ８０１、集積回路部８０２、センサ回路８０５を有する。
【０２５５】
アンテナ８０１は、電波法に定められた範囲内で目的に合った大きさ、形状であればよい。例えばダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどを用いることができる。
【０２５６】
集積回路部８０２は、Ｓｉトランジスタ及びＯＳトランジスタで構成される回路８０３、アンテナとの接続をするための端子部８０４を有する。回路８０３は、Ｓｉトランジスタ及びＯＳトランジスタを形成する前工程を経て形成される。端子部８０４は、ダイシング工程やボンディング工程を経てチップ化する後工程を経て形成される。集積回路部８０２は、半導体パッケージ、又はＩＣ用パッケージともいう。なおセンサ回路８０５は、集積回路部８０２に内蔵あるいは外付けして設けられる。
【０２５７】
センサ回路８０５は、熱的、あるいは電磁気学的等の諸情報をアナログデータとして出力する。センサ回路８０５の大きさによって、無線センサ８００の外部に設ける場合もありえる。
【０２５８】
図２６（Ｂ）には、図２６（Ａ）の無線センサ８００が無線信号８１１を受信する模式図を示す。無線センサ８００は、外部から発信される無線信号８１１に応答して、電力を生成する。電力を受けて動作可能となったセンサ回路８０５及びＡＤコンバータを有する無線センサ８００内の集積回路部８０２は、必要に応じて各回路に電源の供給及び停止をするよう動作する。ＡＤコンバータの動作は、上記実施の形態で説明したように、各回路への電源の供給あるいは停止を制御することができる。そのため、無線信号８１１を受信する期間にわたって、ＡＤコンバータに電源を供給し続ける必要がない。したがって、無線センサ８００でＡＤコンバータが消費する電力の割合を抑制し、無線センサ８００から外部に無線信号を送信するのに消費する電力の割合を増やすことができ、通信距離を延伸する等の無線センサ８００の利便性を向上させることができる。
【０２５９】
このような無線センサの応用形態としては、図２６（Ｃ）に示す模式図で説明することができる。例えば、無線センサ８００を物品８２１に貼付、あるいは内部に設置し、外部の質問器８２２から無線信号８１１を送信する。無線信号８１１を受信した無線センサ８００は、センサによって物品８２１に触れることなく、温度等の情報を取得し、質問器８２２に送信することができる。上述したようにＡＤコンバータにおいてセンサで得たアナログ電位をデジタル信号に変換するための消費電力を抑制できるため、通信距離を延伸して利便性を向上させた使用を可能にすることができる。
【０２６０】
また別の無線センサの応用形態としては、図２７（Ａ）に示す模式図で説明することができる。例えば、トンネル壁面に無線センサ８００を埋め込み、外部から無線信号８１１を送信する。無線信号８１１を受信した無線センサ８００は、センサによってトンネル壁面の情報を取得し、送信することができる。上述したようにＡＤコンバータにおいてセンサで得たアナログ電位をデジタル信号に変換するための消費電力を抑制できるため、通信距離を延伸して利便性を向上させた使用を可能にすることができる。したがって、トンネル壁面内の情報を直接接触することなく取得することができる。
【０２６１】
また別の無線センサの応用形態としては、図２７（Ｂ）に示す模式図で説明することができる。例えば、橋梁の支柱の壁面に無線センサ８００を埋め込み、外部から無線信号８１１を送信する。無線信号８１１を受信した無線センサ８００は、センサによって橋梁の支柱内の情報を取得し、送信することができる。上述したようにＡＤコンバータにおいてセンサで得たアナログ電位をデジタル信号に変換するための消費電力を抑制できるため、通信距離を延伸して利便性を向上させた使用を可能にすることができる。したがって、橋梁の支柱内の情報を直接接触することなく取得することができる。
【０２６２】
また別の無線センサの応用形態としては、図３６に示す模式図で説明することができる。例えば、接着パッド等を用いて人体に無線センサ８００を取り付け、質問器８２２から無線信号８１１を送信する。無線信号８１１を受信した無線センサ８００は、配線８３２を介して人体に取り付けられた電極８３１等に信号を与えて生体情報等の情報を取得し、送信することができる。取得した情報は、質問器８２２の表示部８３３で確認することができる。上述したようにＡＤコンバータにおいてセンサで得たアナログ電位をデジタル信号に変換するための消費電力を抑制できるため、通信距離を延伸して利便性を向上させた使用を可能にすることができる。したがって、人体の生体情報を直接接触することなく取得することができる。
【０２６３】
（実施の形態８）
図３８は、上記実施形態で説明したＯＳメモリ、及びＡＤコンバータとして機能する半導体装置、を搭載した無線センサのブロック図である。本実施の形態では、特に上記実施の形態で説明した無線センサとは異なる構成の無線センサについて説明する。
【０２６４】
無線センサ９００は、アンテナ９０１と、回路部９０２、センサ９０３と、を有する。回路部９０２はアンテナ９０１で受信した信号を処理し、受信した信号に基づいて応答データを生成し、アンテナ９０１から応答データを送信する。回路部９０２は、例えば、入力／出力部（ＩＮ／ＯＵＴ）９１０、アナログ部９２０、メモリ部９３０、論理部９４０、およびＡＤコンバータ９５０を有する。
【０２６５】
＜入力／出力部＞
入力／出力部９１０は、整流回路９１１、リミット回路９１２、復調回路９１３および変調回路９１４を有する。図３９（Ａ）は、整流回路９１１およびリミット回路９１２の構成例を示す回路図である。図３９（Ｂ）は、復調回路９１３および変調回路９１４の構成例を示す回路図である。
【０２６６】
整流回路９１１は、アンテナ９０１からの入力信号（搬送波ＡＮＴ）を整流して、電圧ＶＩＮを生成する回路である。電圧ＶＩＮは、アナログ部９２０の各回路に出力される。
【０２６７】
リミット回路９１２は、電圧ＶＩＮが大電圧になるのを防止するための保護回路である。
【０２６８】
復調回路９１３は、アンテナ９０１で受信した搬送波ＡＮＴを復調するための回路である。復調回路９１３は、復調された信号ＤＥＭＯＤ＿ＯＵＴを生成し、アナログ部９２０に出力する。
【０２６９】
変調回路９１４は、論理部９４０から出力された応答データ（デジタル信号）ＭＯＤ＿ＯＵＴを変調し、搬送波ＡＮＴを用いて送信するための回路である。変調方式の一例としては、ＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式を用いればよい。
【０２７０】
＜アナログ部＞
アナログ部９２０は、電源回路９２１、発振回路９２２、電圧検出回路９２３、リセット回路９２４、及びバッファ回路９２５を有する。
【０２７１】
図４０（Ａ）は、電源回路９２１の構成例を示すブロック図である。電源回路９２１は、メモリ部９３０、論理部９４０、およびＡＤコンバータ９５０の動作電圧を生成する回路である。ここでは、電源回路９２１は、電圧ＶＩＮから、２つの動作電圧（ＶＤＤ、ＶＤＤ＿ＡＤＣ）を生成する。電源回路９２１は、電圧ＶＩＮから、バイアス電圧ＢＩＡＳおよび参照電圧ＲＥＦを生成する電圧生成回路９６１、および電圧ＢＩＡＳ、参照電圧ＲＥＦ及び電圧ＶＩＮから動作電圧を生成する電圧生成回路９６２、９６３を有する。
【０２７２】
図４０（Ｂ）は、電圧生成回路９６１の構成の一例を示す回路図である。図４０（Ｃ）は、電圧生成回路９６２、９６３の構成の一例を示す回路図である。
【０２７３】
発振回路９２２は、電源回路９２１で生成された電圧ＶＤＤから、基準クロック信号（ＯＲＩＧＩＮ＿ＣＬＫ）を生成する回路である。図４１（Ａ）に発振回路９２２の構成の一例を示し、図４１（Ｂ）に、発振回路９２２のバイアス電圧（ＢＩＡＳＰ、ＢＩＡＳＮ）を生成する電圧生成回路９７１の構成の一例を示す。
【０２７４】
図４２は、電圧検出回路９２３の構成の一例を示す回路図である。電圧検出回路９２３は、電圧ＶＩＮが規定値よりも高いか低いかを検出し、検出結果に対応するデジタル信号を生成する。このデジタル信号は、論理部９４０を動作させるトリガー信号として使用される。電圧検出回路９２３のコンパレータに入力される電圧ＢＩＡＳ、ＲＥＦは、電源回路９２１の電圧生成回路９６１から入力される。図４２の例では、電圧検出回路９２３は、コンパレータを有する。コンパレータは、信号ＶＩＮ＿ＳＥＮＳＥを生成し、出力する。
【０２７５】
リセット回路９２４は、電源回路９２１で生成される電圧を監視し、論理部９４０をリセットするリセット信号を生成する。図４３は、リセット回路９２４の構成の一例を示す回路図である。この例では、リセット回路９２４は、電圧ＶＤＤの立ち上がりを検出し、リセット信号ＩＮＩ＿ＲＥＳＥＴを生成する。
【０２７６】
バッファ回路９２５は、復調回路９１３で復調された、信号ＤＥＭＯＤ＿ＯＵＴを論理部９４０に伝送するための回路である。図４４は、バッファ回路９２５の構成の一例を示す回路図である。バッファ回路９２５において、信号ＤＥＭＯＤ＿ＯＵＴは、２段目のインバータを介して信号ＤＥＭＯＤ＿ＳＩＧ０となり、論理部９４０に入力される。
【０２７７】
＜メモリ部＞
メモリ部９３０は、メモリ回路の他、チャージポンプ回路９３１を有する。メモリ回路の構成は、上記実施の形態３の「メモリ回路の構成例」を参照すればよい。
【０２７８】
チャージポンプ回路９３１は、動作電圧ＶＤＤを昇圧し、メモリ部９３０を動作するのに必要な電圧を生成するための回路である。図４５は、チャージポンプ回路９３１の構成の一例を示す回路図である。チャージポンプ回路９３１において、動作電圧ＶＤＤは昇圧された電圧ＶＭＥＭとなり、メモリ回路に入力される。
【０２７９】
メモリ部９３０に与える電圧をチャージポンプ回路９３１で生成することで、無線センサ９００の消費電力を小さくすることができる。メモリ部９３０は他の回路より高い電圧（２．５乃至４Ｖ）を用いて動作する。電源回路９２１で予め高い電圧を生成してメモリ部９３０に与える構成もあるが、この構成では電源回路９２１、発振回路９２２、又は電圧検出回路で消費される電力が大きくなり、効率が悪い。一方で図３８に示す構成では、電源回路９２１で低い電圧（１．２Ｖ）で生成し、メモリ部９３０の直前にあるチャージポンプ回路９３１で降圧あるいは昇圧させて用いる。そのため、電源回路９２１で消費される電力が小さくて済むため、効率がよい。
【０２８０】
＜論理部＞
図４６は、論理部９４０の構成の一例を示すブロック図である。論理部９４０は、ＣＲＣ回路９８１、デコーダ回路９８２、コントローラ９８３、出力信号生成回路９８４、セレクタ回路９８５、ＣＲＣレジスタ９８６、およびクロック生成回路９８７、を有する。
【０２８１】
デコーダ回路９８２は、信号ＤＥＭＯＤ＿ＳＩＧ０の復号を行う回路である。復号化された信号は、コントローラ９８３、ＣＲＣ回路９８１に入力される。
【０２８２】
ＣＲＣ回路９８１は、デコーダ回路９８２からの入力信号から、ＣＲＣ（巡回冗長性検査）符号を算出する回路である。ＣＲＣ回路９８１で算出されたＣＲＣ符号は、コントローラ９８３に出力される。
【０２８３】
コントローラ９８３は、論理部９４０全体の制御を行う回路である。
【０２８４】
ＣＲＣレジスタ９８６は、ＣＲＣ符号を記憶するＣＲＣ領域として機能するレジスタである。
【０２８５】
クロック生成回路９８７は、信号ＯＲＩＧＩＮ＿ＣＬＫから論理部９４０で使用されるクロック信号を生成する。
【０２８６】
メモリ部９３０およびＣＲＣレジスタ９８６へのアクセスは、セレクタ回路９８５を介して行われる。コントローラ９８３および出力信号生成回路９８４は、セレクタ回路９８５にアクセス要求信号（Ａｃｃ＿Ｒｑ）を出力する。セレクタ回路９８５は、アクセス要求信号に従い、メモリ部９３０またはＣＲＣレジスタ９８６に対して、メモリデータ（Ｍｅｍ＿Ｄ）の書き込み、読み出しを行う。
【０２８７】
＜ＡＤコンバータ＞
ＡＤコンバータ９５０は、センサ９０３から出力されるアナログ電圧のセンサ信号ＳＥＮＳＯＲをデジタル信号に変換して出力する。
【０２８８】
ＡＤコンバータ９５０の構成は、上記実施の形態１のＡＤコンバータとして機能する半導体装置を用いればよい。実施の形態１のＡＤコンバータとして機能する半導体装置は、ＯＳトランジスタを用いることで、分解能とサンプリングレートといった、ＡＤコンバータの性能を低下させずに、消費電力の低減を図ることができる。
【０２８９】
以上説明した無線センサは、ＯＳトランジスタを用いたメモリ部、及びＡＤコンバータを有する。そのため、低消費電力化を図ることができる。
【０２９０】
（実施の形態９）
上記実施の形態で示した図とは異なる図を用いて、本発明の一態様で説明したＡＤコンバータとして機能する半導体装置について説明する。図３７（Ａ）には、バッファ回路６２１と、ＯＳトランジスタを有する電圧保持回路６２２と、リファレンス電圧生成回路６２３と、デジタルアナログ変換回路６２４と、コンパレータ６２５と、制御回路６２６と、を有する半導体装置のブロック図を示している。
【０２９１】
図３７（Ａ）に示すバッファ回路６２１及び電圧保持回路６２２は、併せてサンプルホールド回路を構成する回路である。電圧保持回路６２２は、トランジスタ及び容量素子で構成される。また、図３７（Ａ）に示す制御回路６２６は、上記実施の形態で説明した、タイミングコントローラ、逐次比較レジスタ、及びレベルシフタ等の回路を有する回路である。また、図３７（Ａ）に示すリファレンス電圧生成回路６２３は、デジタルアナログ変換回路６２４で用いる参照電圧Ｖｒｅｆを生成し、出力するための回路である。
【０２９２】
電圧保持回路６２２は、ＯＳトランジスタを有することで、電源の供給なしでアナログ電位を保持できる。このため、バッファ回路６２１の電源を一時的に止めることができる。その結果、Ｓｉトランジスタを用いる場合と比べて、消費電力を下げることができる。
【０２９３】
ＯＳトランジスタは、上述したように、オフ電流が小さい。そのため、電圧保持回路６２２の容量を０．５ｐＦとしても、電圧保持回路６２２ではアナログ電位の保持期間を５００μｓ以上と長くすることができる。容量が小さいと、容量の充放電に要する電流量を小さくすることができる。また、アナログ電位の保持期間を長くできるため、サンプリングに用いる、クロック信号の周波数を小さくすることができる。その結果、バッファ回路６２１に流れるリーク電流を減らすことができるため、サンプルホールド回路の消費電力を下げることができる。
【０２９４】
また、ＯＳトランジスタは、オフ電流が小さく、トランジスタをオフにすることで電位の保持を行うことができる。そのため、電圧保持回路６２２で一旦アナログ電位を保持した後は、バッファ回路６２１への電源の供給を遮断し、サンプルホールド回路での消費電力を０にすることができる。
【０２９５】
また、ＯＳトランジスタは、オフ電流が小さく、５００μｓ以上の期間でアナログ電位の保持を実現する場合、電圧保持回路６２２の容量を０．５ｐＦとすることができる。同様に、Ｓｉトランジスタでアナログ電位の保持を実現する場合、約１４ｐＦの容量が必要である。そのため、ＯＳトランジスタをサンプルホールド回路に用いた半導体装置では、省面積化を図ることができる。
【０２９６】
次いで、図３７（Ｂ−１）、（Ｂ−２）では、データのＡ／Ｄ変換時の電力の時間依存性を示す。なおＡＤコンバータは逐次比較型とし、プロセステクノロジー０．１８μｍ、分解能１０ｂｉｔ、サンプリングレート２ｋＳｐｓ、電源電圧３．３Ｖ、ダイナミックレンジ０−３．３Ｖ、ゲイン２６ｄＢ、レイテンシ５００μｓ、クロック周波数２６ｋＨｚで消費電力を見積もった。図３７（Ｂ−１）は、ＯＳトランジスタを有するサンプルホールド回路を備えた半導体装置についてであり、図３７（Ｂ−２）は、Ｓｉトランジスタを有するサンプルホールド回路を備えた半導体装置についてである。
【０２９７】
図中、ＰＣｏｍｐはコンパレータ６２５の消費電力であり、ＰＳ＆Ｈはサンプルホールド回路の消費電力であり、ＰＶｒｅｆはリファレンス電圧生成回路６２３の消費電力であり、ＰＤＡＣはデジタルアナログ変換回路６２４の消費電力であり、ＰＣＯＮは制御回路６２６の消費電力である。
【０２９８】
図３７（Ｂ−１）に示す電力の時間依存性では、消費電力が１６．５μＷと見積もることができる。制御回路６２６は、各回路を制御するため、一定の電力を消費する。ＯＳトランジスタを有するサンプルホールド回路では、一旦サンプリングしたアナログ電位を５００μｓ以上保持することができる。そのため、保持した後は消費電力が０になる。コンパレータ６２５、リファレンス電圧生成回路６２３及びデジタルアナログ変換回路６２４は、サンプルホールド回路でアナログ電位を保持した後の１０クロック程度の期間でアナログ電位をデジタル信号に変換する動作を行う。図３７（Ｂ−１）の例では、サンプルホールド回路の消費電力と、コンパレータ６２５、リファレンス電圧生成回路６２３及びデジタルアナログ変換回路６２４の消費電力とが合わさることがないため、消費電力のピークを小さくすることができる。
【０２９９】
一方で、図３７（Ｂ−２）に示す電力の時間依存性では、消費電力が２７．５μＷと見積もることができる。制御回路６２６は、各回路を制御するため、一定の電力を消費する。Ｓｉトランジスタを有するサンプルホールド回路では、サンプリングしたアナログ電位を５００μｓ以上保持することが難しい。そのため、継続してサンプリングを行い続ける必要がある。コンパレータ６２５、リファレンス電圧生成回路６２３及びデジタルアナログ変換回路６２４は、１０クロック程度の期間でアナログ電位をデジタル信号に変換する動作を行う。この期間も、サンプルホールド回路でのアナログ電位のサンプリングは継続する。図３７（Ｂ−２）の例では、サンプルホールド回路の消費電力と、コンパレータ６２５、リファレンス電圧生成回路６２３及びデジタルアナログ変換回路６２４の消費電力とが合わさることになり、消費電力のピークを大きくなる。
【０３００】
以上、説明したように、ＯＳトランジスタを用いたサンプルホールド回路は、Ｓｉトランジスタを用いたサンプルホールド回路より、消費電力、及び省面積化の点で有利といえる。
【０３０１】
（実施の形態１０）
上記実施の形態で示した図とは異なる図を用いて、本発明の一態様で説明したＡＤコンバータとして機能する半導体装置について説明する。図４７（Ａ）には、上記実施の形態９で説明した図３７（Ａ）の構成とは一部異なる図を示している。図４７（Ａ）において同じ構成については、図３７（Ａ）と同じ符号を付し、説明を省略する。
【０３０２】
図４７（Ａ）では、バッファ回路６２１と、ＯＳトランジスタを有する電圧保持回路６２２、６２２Ａ、６２２Ｂと、リファレンス電圧生成回路６２３Ａ、６２３Ｂと、デジタルアナログ変換回路６２４と、コンパレータ６２５と、制御回路６２６と、を有する半導体装置のブロック図を示している。また、図４７（Ａ）に示すリファレンス電圧生成回路６２３Ａは、バッファ回路６２１で用いる参照電圧Ｖｒｅｆ＿Ａを生成し、出力するための回路である。また、図４７（Ａ）に示すリファレンス電圧生成回路６２３Ｂは、電圧保持回路６２２およびデジタルアナログ変換回路６２４で用いる参照電圧Ｖｒｅｆ＿Ｂを生成し、出力するための回路である。
【０３０３】
図４７（Ａ）に示す６２２Ａ、６２２Ｂは、併せてサンプルホールド回路を構成する回路である。電圧保持回路６２２Ａ、６２２Ｂは、トランジスタ及び容量素子で構成される。
【０３０４】
電圧保持回路６２２Ａ、６２２Ｂは、ＯＳトランジスタを有することで、電源の供給なしでアナログ電位を保持できる。このため、リファレンス電圧生成回路６２３Ａ、６２３Ｂの電源を一時的に止めることができる。その結果、Ｓｉトランジスタを用いる場合と比べて、消費電力を下げることができる。
【０３０５】
図４７（Ｂ）には、電圧保持回路６２２Ａ、６２２Ｂの動作を説明するタイミングチャートを示す。図４７（Ｂ）では、電圧保持回路６２２Ａ、６２２Ｂのトランジスタに与える信号φ１、φ２の電圧Ｖの変化を表す波形、およびバッファ回路６２１として機能するアンプの消費電力Ｐ（図中、ＡＭＰ’ｓ  ｐｏｗｅｒ  ｃｏｎｓｕｍｐｔｉｏｎ）を縦軸とし、時間を横軸として示している。
【０３０６】
図４７（Ｂ）に示すように、信号φ１、φ２は一定期間ごとにハイレベルとして、電圧保持回路６２２Ａ、６２２Ｂに参照電圧Ｖｒｅｆ＿Ａ、Ｖｒｅｆ＿Ｂを保持させる構成とする。上述したようにＯＳトランジスタは、電源の供給なしでアナログ電位を保持できる。そのため、信号φ１、φ２がローレベルの期間（図中、Ｈｏｌｄ  Ｐｅｒｉｏｄ）を長くすることができる。したがって、信号φ１、φ２がローレベルの間、バッファ回路６２１における消費電力を削減することができる。なおバッファ回路６２１の消費電力の削減と同様に、デジタルアナログ変換回路６２４においても同様の効果を奏することができる。
【０３０７】
次いで、半導体装置の消費電力の削減の効果を見積もるため、シミュレーションを行った。
【０３０８】
シミュレーションにおける半導体装置のスペックは、表１の通りである。また図４８に示すグラフは、電圧保持回路６２２、６２２Ａがある場合（Ｗｉｔｈ  ＣＡＡＣ−ＯＳ）と、ない場合（Ｗｉｔｈｏｕｔ  ＣＡＡＣ−ＯＳ）とについて、縦軸を消費電流として見積もったものである。
【０３０９】
【表１】
2016111677.tif 000003
【０３１０】
図４８に示すように、電圧保持回路６２２、６２２Ａを有することで、消費電流の大部分を占めるアンプとその周辺回路の消費電流（図中、ＡＭＰ＋Ｉｔｓ  ｐｅｒｉｐｈｅｒａｌ  ｃｉｒｃｕｉｔｓ  ｐｏｗｅｒ  ｃｏｎｓｕｍｐｔｉｏｎで示す箇所）を大幅に削減することができた。
【０３１１】
以上、説明したように、ＯＳトランジスタを用いたサンプルホールド回路は、リファレンス電圧生成回路と、参照電圧が必要な回路の間に設ける構成としても、消費電力を削減できる効果があった。
【０３１２】
（本明細書等の記載に関する付記）
以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
＜実施の形態で述べた本発明の一態様に関する付記＞
【０３１３】
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
【０３１４】
なお、ある一つの実施の形態で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
【０３１５】
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
【０３１６】
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
【０３１７】
また、各実施の形態において本発明の一態様を説明したが、本発明の一態様はこれらに限定されない。例えば、本発明の一態様として実施の形態１では、トランジスタ１１２を利用してサンプルホールド回路１０１内でアナログ電位を保持し、バッファ回路１１１等の電源の供給を停止する例を示したが、本発明の一態様は、これに限定されない。状況に応じて、例えばトランジスタ１１２を利用することなく、サンプルホールド回路１０１内でアナログ電位を保持し、バッファ回路１１１等の電源の供給を停止する構成を本発明の一態様としてもよい。あるいは状況に応じて、バッファ回路１１１等の電源の供給を停止しない構成を本願の一態様としてもよい。
【０３１８】
＜図面を説明する記載に関する付記＞
【０３１９】
本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
【０３２０】
また、「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【０３２１】
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
【０３２２】
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【０３２３】
また、図面において、上面図（平面図、レイアウト図ともいう）や斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
【０３２４】
＜言い換え可能な記載に関する付記＞
【０３２５】
本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
【０３２６】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【０３２７】
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
【０３２８】
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
【０３２９】
なお本明細書等において、１つのＯＳトランジスタ及び一つの容量素子を備えた回路構成で電荷を保持する構成を示しているが、本発明の一態様はこれに限定されない。２つ以上のトランジスタ及び２つ以上の容量素子を有する回路構成で電荷を保持することもでき、別途の配線がさらに形成されて、多様な回路構成としてもよい。
【０３３０】
＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及しなかった語句の定義について説明する。
＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
【０３３１】
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
【０３３２】
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
【０３３３】
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソースとドレインが電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソースとドレインが電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
【０３３４】
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
【０３３５】
＜＜チャネル長について＞＞
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
【０３３６】
なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０３３７】
＜＜チャネル幅について＞＞
本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
【０３３８】
なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
【０３３９】
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
【０３４０】
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
【０３４１】
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ  Ｃｈａｎｎｅｌ  Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
【０３４２】
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
【０３４３】
＜＜接続について＞＞
本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【０３４４】
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
【０３４５】
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０３４６】
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
【０３４７】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
【符号の説明】
【０３４８】
Ｃ７０    キャパシタ
Ｍ７０    トランジスタ
Ｍ７１    トランジスタ
Ｍ７２    トランジスタ
Ｓ１    制御信号
Ｓ１＿Ｂ    制御信号
Ｓ２    制御信号
Ｔｐ１    期間
Ｔ１    時刻
Ｔｐ２    期間
Ｔ２    時刻
Ｔｐ３    期間
Ｔ３    時刻
Ｔｐ４    期間
Ｔｐ５    期間
１０    回路
２０    回路
６０    光電変換素子
１００    半導体装置
１０１    サンプルホールド回路
１０１Ａ    サンプルホールド回路
１０１Ｂ    サンプルホールド回路
１０２    コンパレータ
１０３    逐次比較レジスタ
１０４    デジタルアナログ変換回路
１０５    タイミングコントローラ
１０６    発振回路
１１１    バッファ回路
１１２    トランジスタ
１１３    容量素子
１１４    インバータ回路
１１５    インバータ回路
１１６    ＭＯＳ容量
１２１    センサ回路
１２１Ａ    センサ回路
１２１Ｂ    センサ回路
１２２    セレクタ
１３１Ａ    サンプルホールド回路
１３１Ｂ    サンプルホールド回路
１３１Ｃ    サンプルホールド回路
１３５    トランジスタ
１３６    トランジスタ
１３７    トランジスタ
１４１    トランジスタ
１５３    トランジスタ
１５４    トランジスタ
１６６    トランジスタ
１６７    抵抗素子
１７１    トランジスタ
１７２    インバータ回路
１７３    トランジスタ
１７４    バイアス電圧生成回路
１７６    トランジスタ
１８１    トランジスタ
１８３    トランジスタ
１８８    トランジスタ
１８９    抵抗素子
１９０    容量素子
１９３    容量素子
１９４    セレクタ
１９５    セレクタ
１９６    セレクタ
１９７    トランジスタ
１９８    インバータ回路
２００    半導体装置
２１１    トランジスタ
２１２    容量素子
２２１    レジスタ
２２２    レジスタ
２３０    ロジック部
２３１    斜線部
３６０    コントローラ
３６１    ロー・デコーダー回路
３６２    ロー・ドライバ回路
３６３    カラム・ドライバ回路
３６４    ＡＤコンバータ
３７０    メモリセルアレイ
３７１    メモリセルアレイ
３８０    メモリセル
４００    無線センサ
４００Ａ    無線センサ
４００Ｂ    無線センサ
４００Ｃ    無線センサ
４０１    アンテナ
４０２    集積回路部
４０３    整流回路
４０４    復調回路
４０５    変調回路
４０６    定電圧回路
４０７    制御回路
４０８    発振回路
４０９    メモリ回路
４０９Ｆ    メモリ回路
４０９ＯＳ    メモリ回路
４１０    インターフェース
４１１    ＡＤコンバータ
４１２    センサ回路
４１３    質問器
５００ｎ    ｎ型ウェル
５００ｐ    ｐ型ウェル
５０１    チャネル形成領域
５０２    低濃度不純物領域
５０３    高濃度不純物領域
５０４ａ    ゲート絶縁膜
５０４ｂ    ゲート絶縁膜
５０５ａ    ゲート電極
５０５ｂ    ゲート電極
５０６ａ    ソース電極
５０６ｂ    ドレイン電極
５０６ｃ    ソース電極
５０６ｄ    ドレイン電極
５０７    導電性領域
５０８ａ    サイドウォール絶縁膜
５０８ｂ    サイドウォール絶縁膜
５０９    素子分離絶縁膜
５１０    トランジスタ
５１１    チャネル形成領域
５１２    低濃度不純物領域
５１３    高濃度不純物領域
５１７    導電性領域
５２０    トランジスタ
５２１    層間絶縁膜
５２２    層間絶縁膜
５２３    配線
５２４    絶縁膜
５２５ａ    導電層
５２５ｂ    導電層
５２６    絶縁膜
５３０    トランジスタ
５３１    絶縁膜
５３２    絶縁膜
５３３    半導体膜
５３４ａ    ソース電極
５３４ｂ    ドレイン電極
５３４ｃ    導電層
５３５    ゲート絶縁膜
５３６ａ    ゲート電極
５３６ｂ    導電層
５３７    層間絶縁膜
５３８    層間絶縁膜
５３９    配線
５４０    容量素子
６０１    パルス電圧出力回路
６０２    電流検出回路
６１１    容量素子
６１２    配線
６１３    配線
６２１    バッファ回路
６２２    電圧保持回路
６２３    リファレンス電圧生成回路
６２４    デジタルアナログ変換回路
６２５    コンパレータ
６２６    制御回路
７０１    筐体
７０２    筐体
７０３ａ    表示部
７０３ｂ    表示部
７０４    選択ボタン
７０５    キーボード
７１１    筐体
７１２    筐体
７１３    表示部
７１４    表示部
７１５    軸部
７１６    電源スイッチ
７１７    操作キー
７１８    スピーカー
７２１    筐体
７２２    表示部
７２３    スピーカー
７２４    マイク
７２５    操作ボタン
７３１    筐体
７３２    表示部
８００    無線センサ
８０１    アンテナ
８０２    集積回路部
８０３    回路
８０４    端子部
８０５    センサ回路
８１１    無線信号
８２１    物品
８２２    質問器
８３１    電極
８３２    配線
８３３    表示部
９００    無線センサ
９０１    アンテナ
９０２    回路部
９０３    センサ
９１０    入力／出力部
９１１    整流回路
９１２    リミット回路
９１３    復調回路
９１４    変調回路
９２０    アナログ部
９２１    電源回路
９２２    発振回路
９２３    電圧検出回路
９２４    リセット回路
９２５    バッファ回路
９３０    メモリ部
９３１    チャージポンプ回路
９４０    論理部
９５０    ＡＤコンバータ
９６１    電圧生成回路
９６２    電圧生成回路
９７１    電圧生成回路
９８１    ＣＲＣ回路
９８２    デコーダ回路
９８３    コントローラ
９８４    出力信号生成回路
９８５    セレクタ回路
９８６    ＣＲＣレジスタ
９８７    クロック生成回路
１１００    層
１２００    層
１３００    層
１４００    層
１５００    絶縁層
１５１０    遮光層
１５２０    有機樹脂層
１５４０    マイクロレンズアレイ
１５５０    光学変換層
１６００    支持基板
【図１】
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【図２】
2016111677.tif 000005
【図３】
2016111677.tif 000006
【図４】
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【図５】
2016111677.tif 000008
【図６】
2016111677.tif 000009
【図７】
2016111677.tif 000010
【図８】
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【図９】
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【図１０】
2016111677.tif 000013
【図１１】
2016111677.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2016111677.tif 000019
【図１７】
2016111677.tif 000020
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2016111677.tif 000033
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
2016111677.tif 000045
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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