(57)【要約】【課題】主素子の逆並列ダイオードに電流が流れるのを確実に防ぎ、逆回復時間が増大するのを抑制する。【解決手段】高耐圧の電圧駆動型の主素子の負極と、該主素子よりも耐圧の低い電圧駆動型の補助素子の負極とが接続され、前記補助素子の正極から前記主素子の正極に向かって、前記主素子と同等の耐圧を有する還流ダイオードが接続されたスイッチング素子において、前記主素子のゲートは、抵抗を介して駆動回路に接続され、かつ、前記補助素子のゲートは、抵抗とダイオードの並列回路を介して前記駆動回路に接続されている。【選択図】図２
2016208802.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧の電圧駆動型の主素子の負極と、該主素子よりも耐圧の低い電圧駆動型の補助素子の負極とが接続され、前記補助素子の正極から前記主素子の正極に向かって、前記主素子と同等の耐圧を有する還流ダイオードが接続されたスイッチング素子において、
前記主素子のゲートは、抵抗を介して駆動回路に接続され、かつ、前記補助素子のゲートは、抵抗とダイオードの並列回路を介して前記駆動回路に接続されていることを特徴とするスイッチング素子。
【請求項２】
高耐圧の電圧駆動型の主素子と、該主素子よりも耐圧の低い電圧駆動型の補助素子と、前記主素子と同等の耐圧を有する還流ダイオードとを含むスイッチング素子において、
前記主素子の正極と前記補助素子の正極とが接続され、前記主素子の負極から前記補助素子の負極に向かって、前記還流ダイオードが接続され、
前記主素子に接続された駆動回路が前記主素子のゲートにオフ信号を印加する際に、前記補助素子に接続された駆動回路は、前記補助素子のゲートに、前記主素子のゲートよりも早くオフ信号を印加することを特徴とするスイッチング素子。
【請求項３】
高耐圧の電圧駆動型の主素子の負極と、該主素子よりも耐圧の低い電圧駆動型の補助素子の負極とが接続され、前記補助素子の正極から前記主素子の正極に向かって、前記主素子と同等の耐圧を有する還流ダイオードが接続されたスイッチング素子において、
前記主素子に接続された駆動回路が前記主素子のゲートにオフ信号を印加する際に、前記補助素子に接続された駆動回路は、リカバリタイムの間だけ、前記補助素子のゲートにオフ信号を印加することを特徴とするスイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子に関し、より詳細には、２つのスイッチング素子を直列接続したブリッジ回路から構成される電力変換装置に好適なスイッチング素子に関する。
【背景技術】
【０００２】
従来、電力変換装置の１相分のブリッジ回路を構成するスイッチング素子として、高耐圧の主素子と、主素子と比較して耐圧の低い補助素子とを直列に接続し、主素子および補助素子に並列に接続された還流ダイオードを備えるスイッチング素子が知られている（例えば、特許文献１参照）。
【０００３】
図１に、従来のスイッチング素子の回路構成を示す。高耐圧の電圧駆動型の主素子Ｑ１の負極（ソース端子：Ｓ）と耐圧の低い電圧駆動型の補助素子Ｑ２の負極（ソース端子：Ｓ）とが接続され、補助素子Ｑ２の正極（ドレイン端子：Ｄ）から主素子Ｑ１の正極（ドレイン端子：Ｄ）に向かって、主素子と同等の耐圧を有する還流ダイオードＣＲ１が接続されている。主素子Ｑ１の正極を正極端子ｐＴＭとし、補助素子Ｑ２の正極を負極端子ｎＴＭとする。主素子Ｑ１には、等価的に逆並列ダイオードＤ１が含まれ、補助素子Ｑ２にも等価的に逆並列ダイオードＤ２が含まれている。このようなスイッチング素子１０を２つ直列に接続すると、１相分のブリッジ回路を構成することができる。
【０００４】
従来のスイッチング素子１０は、以下の３つの動作状態を有している。  
（１）正導通状態：主素子Ｑ１および補助素子Ｑ２のゲートにオン信号が印加されており、正極端子ｐＴＭから負極端子ｎＴＭに向かって電流が流れている状態。  
（２）逆導通状態：主素子Ｑ１のゲートにオフ信号が印加されており、補助素子Ｑ２のゲートにオン信号が印加されており、負極端子ｎＴＭから補助素子Ｑ２と逆並列ダイオードＤ１とを介して正極端子ｐＴＭに向かって電流が流れている状態。  
（３）逆阻止状態：主素子Ｑ１のゲートにオフ信号を印加する際に、補助素子Ｑ２のゲートにもオフ信号を印加して、負極端子ｎＴＭから還流ダイオードＣＲ１を介して正極端子ｐＴＭに向かって電流が流れている状態。
【０００５】
ブリッジ回路の上段のスイッチング素子をオフ→オンに、ブリッジ回路の下段のスイッチング素子をオン→オフに切り換える場合を考える。下段のスイッチング素子をオフする際に逆導通状態のままでは、主素子の逆並列ダイオードに逆回復電流が流れることにより損失を生じてしまう。そこで、下段のスイッチング素子をオフする際に、逆阻止状態とすることにより、主電流が還流ダイオードに転流され、主素子の逆並列ダイオードに逆回復電流が流れることなく、逆回復現象を抑制することができる。
【０００６】
従って、図１に示したように、駆動回路ＤＲＶは、抵抗Ｒ１を介して主素子Ｑ１のゲートに、抵抗Ｒ２を介して補助素子Ｑ２のゲートに、それぞれ同時に同じオン／オフ信号を印加するようになっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許５３１７４１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、従来のスイッチング素子は、主素子Ｑ１および補助素子Ｑ２のゲートに、同時にオフ信号を印加して、逆回復現象を抑制している。しかしながら、抵抗Ｒ１，Ｒ２のばらつき、主素子Ｑ１および補助素子Ｑ２のゲートの寄生容量のばらつきにより、厳密には同時にオフ信号が印加されない。主素子Ｑ１のゲートにオフ信号を印加する場合に、補助素子Ｑ２のゲートに印加するオフ信号が遅れると、主素子Ｑ１の逆並列ダイオードに電流が流れてしまうため、主素子の逆並列ダイオードの逆回復時間が増大してしまうという問題があった。
【課題を解決するための手段】
【０００９】
本発明の目的は、逆回復時間の増大を抑制することができるスイッチング素子を提供することにある。
【００１０】
本発明は、このような目的を達成するために、第１の実施態様は、高耐圧の電圧駆動型の主素子の負極と、該主素子よりも耐圧の低い電圧駆動型の補助素子の負極とが接続され、前記補助素子の正極から前記主素子の正極に向かって、前記主素子と同等の耐圧を有する還流ダイオードが接続されたスイッチング素子において、前記主素子のゲートは、抵抗を介して駆動回路に接続され、かつ、前記補助素子のゲートは、抵抗とダイオードの並列回路を介して前記駆動回路に接続されていることを特徴とする。
【００１１】
第２の実施形態は、高耐圧の電圧駆動型の主素子と、該主素子よりも耐圧の低い電圧駆動型の補助素子と、前記主素子と同等の耐圧を有する還流ダイオードとを含むスイッチング素子において、前記主素子の正極と前記補助素子の正極とが接続され、前記補助素子の負極から前記主素子の負極に向かって、前記還流ダイオードが接続され、前記主素子に接続された駆動回路が前記主素子のゲートにオフ信号を印加する際に、前記補助素子に接続された駆動回路は、前記補助素子のゲートに、前記主素子のゲートよりも早くオフ信号を印加することを特徴とする。
【００１２】
第３の実施形態は、高耐圧の電圧駆動型の主素子の負極と、該主素子よりも耐圧の低い電圧駆動型の補助素子の負極とが接続され、前記補助素子の正極から前記主素子の正極に向かって、前記主素子と同等の耐圧を有する還流ダイオードが接続されたスイッチング素子において、前記主素子に接続された駆動回路が前記主素子のゲートにオフ信号を印加する際に、前記補助素子に接続された駆動回路は、リカバリタイムの間だけ、前記補助素子のゲートにオフ信号を印加することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、駆動回路から主素子および補助素子にオフ信号を印加する際に、主素子よりも確実に早く、補助素子のゲート端子にオフ信号を印加できるので、主素子の逆並列ダイオードに電流が流れるのを確実に防ぎ、逆回復時間が増大するのを抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】従来のスイッチング素子の回路構成を示す図である。
【図２】本発明の第１の実施形態にかかるスイッチング素子の回路構成を示す図である。
【図３】本発明の第２の実施形態にかかるスイッチング素子の回路構成を示す図である。
【図４】本発明の第３の実施形態にかかるスイッチング素子の回路構成を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
【００１６】
図２に、本発明の第１の実施形態にかかるスイッチング素子の回路構成を示す。高耐圧の電圧駆動型の主素子Ｑ１の負極（ソース端子：Ｓ）と、主素子Ｑ１よりも耐圧の低い電圧駆動型の補助素子Ｑ２の負極（ソース端子：Ｓ）とが接続され、補助素子Ｑ２の正極（ドレイン端子：Ｄ）から主素子Ｑ１の正極（ドレイン端子：Ｄ）に向かって、主素子と同等の耐圧を有する還流ダイオードＣＲ１が接続されている。主素子Ｑ１の正極を正極端子ｐＴＭとし、補助素子Ｑ２の正極を負極端子ｎＴＭとする。主素子Ｑ１および補助素子Ｑ２に等価的に含まれる逆並列ダイオードは省略している。
【００１７】
スイッチング素子２０においては、主素子Ｑ１のゲートに、抵抗Ｒ１を介して駆動回路ＤＲＶが接続され、補助素子Ｑ２のゲートに、抵抗Ｒ２とダイオードＣＲ２の並列回路（ダイオードＣＲ２の正極端子がゲートに接続される）を介して駆動回路ＤＲＶが接続されている。駆動回路ＤＲＶがオフ信号からオン信号を印加する場合、主素子Ｑ１および補助素子Ｑ２のゲートには、同時にオン信号が印加される。しかし、駆動回路ＤＲＶがオン信号からオフ信号を印加する場合には、主素子Ｑ１よりも早く補助素子Ｑ２のゲートにオフ信号が印加される。
【００１８】
上述したように、主素子Ｑ１のゲートにオフ信号を印加する場合に、補助素子Ｑ２のゲートに印加するオフ信号が遅れると、主素子Ｑ１の逆並列ダイオードに電流が流れてしまうため、主素子の逆並列ダイオードの逆回復時間が増大してしまう。そこで、第１の実施形態においては、駆動回路ＤＲＶから主素子Ｑ１および補助素子Ｑ２にオフ信号を印加する際に、主素子Ｑ１よりも確実に早く、補助素子Ｑ２のゲート端子にオフ信号を印加できるようにして、主素子Ｑ１の逆並列ダイオードに電流が流れるのを確実に防ぎ、逆回復時間が増大するのを抑制している。
【００１９】
図３に、本発明の第２の実施形態にかかるスイッチング素子の回路構成を示す。高耐圧の電圧駆動型の主素子Ｑ１の正極（ドレイン端子：Ｄ）と耐圧の低い電圧駆動型の補助素子Ｑ２の正極（ドレイン端子：Ｄ）とが接続され、主素子Ｑ１の負極（ソース端子：Ｓ）から補助素子Ｑ２の負極（ソース端子：Ｓ）に向かって還流ダイオードＣＲ１が接続されている。補助素子Ｑ２の負極を正極端子ｐＴＭとし、主素子Ｑ１の負極を負極端子ｎＴＭとする。主素子Ｑ１および補助素子Ｑ２に等価的に含まれる逆並列ダイオードは省略している。
【００２０】
第２の実施形態は、第１の実施形態と比較すると、スイッチング素子３０の主素子Ｑ１と補助素子Ｑ２とを接続する、正極および負極の向きが逆になっている。第２の実施形態は、逆回復現象を抑制できる点については、第１の実施形態と同じであるが、主素子Ｑ１と補助素子Ｑ２とにそれぞれ別個の駆動回路ＤＲＶ１，ＤＲＶ２を設けなければならない点で異なる。
【００２１】
第２の実施形態は、駆動回路を２つ設ける分、回路規模が大きくなってしまうが、主素子Ｑ１および補助素子Ｑ２にオフ信号を印加する際に、別個の駆動回路により、主素子Ｑ１よりも確実に早く、補助素子Ｑ２のゲート端子にオフ信号を印加することができる。
【００２２】
図４に、本発明の第３の実施形態にかかるスイッチング素子の回路構成を示す。高耐圧の電圧駆動型の主素子Ｑ１の負極（ソース端子：Ｓ）と耐圧の低い電圧駆動型の補助素子Ｑ２の負極（ソース端子：Ｓ）とが接続され、補助素子Ｑ２の正極（ドレイン端子：Ｄ）から主素子Ｑ１の正極（ドレイン端子：Ｄ）に向かって還流ダイオードＣＲ１が接続されている。主素子Ｑ１の正極を正極端子ｐＴＭとし、補助素子Ｑ２の正極を負極端子ｎＴＭとする。主素子Ｑ１および補助素子Ｑ２に等価的に含まれる逆並列ダイオードは省略している。
【００２３】
第３の実施形態のスイッチング素子４０は、主素子Ｑ１と補助素子Ｑ２とを接続する向きは、第１の実施形態とおなじであるが、主素子Ｑ１と補助素子Ｑ２とにそれぞれ別個の駆動回路ＤＲＶ１，ＤＲＶ２を設けている。図４の波形図に示したように、主素子Ｑ１のゲートにオン信号からオフ信号を印加するとき、リカバリタイムの間だけ、補助素子Ｑ２のゲートにオフ信号を印加する。
【００２４】
第３の実施形態は、駆動回路を２つ設ける分、回路規模が大きくなってしまうが、主素子Ｑ１および補助素子Ｑ２にオフ信号を印加する際に、別個の駆動回路により、主素子Ｑ１よりも確実に早く、補助素子Ｑ２のゲート端子にオフ信号を印加することができる。さらに、リカバリタイムの間だけ、補助素子Ｑ２のゲートにオフ信号を印加し、それ以外の間はオン信号を印加しておく。
【００２５】
従来の電力変換装置においては、一方のスイッチング素子がオフしてから他方のスイッチング素子がオンするまでのデッドタイム期間の間だけ、還流ダイオードを介して主電流が流れるので、損失の平均値としては低い。一方、負荷電流が過大になる等の障害時には、ブリッジ回路を構成するスイッチング素子の双方のゲートにオフ信号を印加して停止状態に移行する。このとき、双方のスイッチング素子が逆阻止状態となり、還流ダイオードを介して主電流が流れ続ける場合がある。従って、損失は大幅に増加してしまうという問題があった。
【００２６】
第３の実施形態においては、リカバリタイム以外の期間は、常にオン信号を印加しているので、上述した停止状態の間、還流ダイオードを介して主電流が流れ続けることがなく、損失を軽減することができる。
【符号の説明】
【００２７】
１０，２０，３０，４０  スイッチング素子
【図１】
2016208802.tif 000003
【図２】
2016208802.tif 000004
【図３】
2016208802.tif 000005
【図４】
2016208802.tif 000006