(57)【要約】【課題】ビット線と周辺ゲート配線を形成するための工程数を減らす。【解決手段】導電膜１１上に第１のハード膜１２及び第２のハード膜を順次成膜する工程と、ダブルパターニング法により、メモリセル領域ＭＡ内に位置する第２のハード膜に第１のマスクパターンＭ１を形成する工程と、第１のマスクパターンＭ１を埋設するように、第１のハード膜１２上に有機膜７０ａを成膜する工程と、単一パターニング法によって周辺回路領域ＰＡ内に位置する有機膜７０ａをパターニングすることにより、第２のマスクパターンＭ２を形成する工程と、第１及び第２のマスクパターンＭ１，Ｍ２を第１のハード膜１２に転写することによりハード膜マスクパターンを形成する工程と、このハード膜マスクパターンを導電膜１０，１１に転写することにより、メモリセル領域ＭＡに複数のビット線を、周辺回路領域に少なくとも１つの周辺ゲート配線をそれぞれ形成する工程とを備える。【選択図】図１２
2016111206.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域及び周辺回路領域を備える半導体基板上に導電膜を成膜する工程と、
前記導電膜上に、第１のハード膜及び第２のハード膜を順次成膜する工程と、
第１のパターニング法により、前記メモリセル領域内に位置する前記第２のハード膜に、第１の方向に対向するように配置される２つの長辺部、及び、前記第１の方向と交差する第２の方向に対向するように配置される２つの短辺部を有するリング状の予備マスクパターンを形成する工程と、
前記予備マスクパターンの前記２つの短辺部を除去することにより、前記２つの長辺部がそれぞれ独立してなる２つの部分からなる第１のマスクパターンを形成する工程と、
前記第１のマスクパターンを埋設するように、前記第１のハード膜上に第２の有機膜を成膜する工程と、
前記第１のパターニング法とは異なる第２のパターニング法によって前記周辺回路領域内に位置する前記第２の有機膜をパターニングすることにより、第２のマスクパターンを形成する工程と、
前記第１及び第２のマスクパターンを前記第１のハード膜に転写することにより、ハード膜マスクパターンを形成する工程と、
前記ハード膜マスクパターンを前記導電膜に転写することにより、前記メモリセル領域に複数のビット線を、前記周辺回路領域に少なくとも１つの周辺ゲート配線をそれぞれ形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のパターニング法はダブルパターニング法であり、前記第２のパターニング法は単一パターニング法である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記予備マスクパターンを形成する工程は、
前記第２のハード膜上に第１の有機膜を成膜する工程と、
前記第１の有機膜の一部を除去することにより、コアパターンを形成する工程と、
前記コアパターンの両側面にサイドウォール膜を形成する工程と、
前記コアパターンを除去してサイドウォール膜マスクパターンを形成する工程と、
前記サイドウォール膜マスクパターンをマスクとして前記第２のハード膜を除去する工程と、
前記第２のハード膜を除去する工程の実施後、前記サイドウォール膜マスクパターンを除去する工程とを含む
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１のマスクパターンを形成する工程は、
前記サイドウォール膜マスクパターンを除去する工程の実施後、第２のホトレジスト膜を形成する工程と、
前記第２のホトレジスト膜に、前記２つの短辺部を露出させる開口を形成する工程と、
前記第２のホトレジスト膜をマスクとするエッチングによって前記２つの短辺部を除去することにより、前記第１のマスクパターンを形成する工程とを含む
ことを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置の製造方法。
【請求項５】
前記コアパターンを形成する工程は、
前記第１の有機膜上に第１のシリコン含有有機膜及び第１のホトレジスト膜を順次成膜する工程と、
第１のリソグラフィによって前記第１のホトレジスト膜をパターニングすることにより、一次コアパターンを形成する工程と、
前記一次コアパターンをマスクとして前記第１のシリコン含有有機膜を除去することにより、前記第１のホトレジスト膜と前記第１のシリコン含有有機膜とからなる二次コアパターンを形成する工程と、
前記二次コアパターンをマスクとして前記第１の有機膜を除去する工程と、
前記第１の有機膜を除去する工程の実施後、前記二次コアパターンを除去する工程とを含む
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記コアパターンの前記第１の方向の幅は、前記複数のビット線の前記第１の方向の間隔に等しく、
隣接する前記コアパターンの前記第１の方向の間隔は、前記複数のビット線の前記第１の方向の間隔に前記複数のビット線それぞれの前記第１の方向の幅の２倍を加えた長さに等しい
ことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項７】
前記サイドウォール膜を形成する工程は、
前記コアパターンを形成した後、前記第２のハード膜及び前記コアパターンそれぞれの露出面を覆う第２のシリコン酸化膜を成膜する工程と、
前記コアパターンの上面及び前記第２のハード膜の上面が露出するまで前記シリコン酸化膜をエッチバックすることによって前記第２のシリコン酸化膜のうち前記コアパターンの側面に形成された部分を残存させつつ、その他の部分を除去することにより、サイドウォール膜を形成する工程とを含む
ことを特徴とする請求項３乃至５のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記第２のシリコン酸化膜の膜厚は、前記複数のビット線それぞれの前記第１の方向の幅に等しい
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ビット線の第１の方向の幅は、成膜材料の膜厚で規定される
ことを特徴とする請求項３乃至７のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記第２のマスクパターンを形成する工程は、
前記第２の有機膜を成膜した後さらに、第２のシリコン含有有機膜及び第３のホトレジスト膜を順次形成する工程と、
第２のリソグラフィによって前記第３のホトレジスト膜をパターニングすることにより、周辺パターンを形成する工程と、
前記第３のホトレジスト膜をマスクとして前記第２のシリコン含有有機膜をエッチングすることにより、前記周辺パターンを前記第２のシリコン含有有機膜に転写する工程と、
前記周辺パターンを前記第２のシリコン含有有機膜に転写した後、前記第３のホトレジスト膜を除去する工程と、
前記第２のシリコン含有有機膜をマスクとして前記周辺パターンを第２有機膜に転写することにより、前記第２のマスクパターンを形成する工程とを含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記第１のハード膜を成膜する工程は、
前記導電膜の上面に接する第１のシリコン窒化膜を成膜する工程と、
前記第１のシリコン窒化膜上に第１のシリコン酸化膜を成膜する工程と、
前記第１のシリコン酸化膜上にカーボン膜を成膜する工程と、
前記カーボン膜上に第２のシリコン窒化膜を成膜する工程とを含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１２】
前記第２のハード膜を成膜する工程は、シリコン膜を成膜する工程を含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１３】
前記第１のパターニング法はトリプルパターニング法であり、前記第２のパターニング法は単一パターニング法である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１４】
前記第１のパターニング法はトリプルパターニング法であり、前記第２のパターニング法はダブルパターニング法である
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、メモリセル領域内のビット線と、周辺回路領域内のゲート電極（周辺ゲート配線）とを同一の工程で形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置は、ビット線が形成されるメモリセル領域と、周辺トランジスタのゲート電極である周辺ゲート配線が形成される周辺回路領域とを備えて構成される（例えば特許文献１を参照）。
【０００３】
メモリセル領域と周辺回路領域とでは、通常、要求される寸法が異なる。すなわち、メモリセル領域では、リソグラフィの解像限界となる最小加工寸法を用いてビット線を含む各種構成を形成することが必要とされるが、周辺回路領域では、最小加工寸法より大きな寸法を用いて周辺ゲート配線を含む各種構成を形成することが許容される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１７７５２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ビット線と周辺ゲート配線とは、ともに半導体基板の表面に形成した導電材料を線状にパターニングすることによって形成されるものである。そこで、最小加工寸法が比較的大きかった時代においては、単一パターニング法により同時にこれらの形成が行われていた。しかし、半導体装置の微細化が進んで最小加工寸法が小さくなってくると、単一パターニング法ではビット線を形成することが不可能になり、ダブルパターニング法を用いてビット線を形成する必要が生じてきた。そこで近年では、ダブルパターニング法によりビット線を形成する工程と、単一パターニング法により周辺ゲート配線を形成する工程とが互いに別の工程として実施されている。
【０００６】
しかしながら、上記のようにビット線と周辺ゲート配線とを互いに別の工程で形成すると、それだけ工程数が増えることになる。したがって、微細化が進んだ半導体装置においても、ビット線と周辺ゲート配線とを同一の工程で形成可能とすることが求められている。
【課題を解決するための手段】
【０００７】
本発明による半導体装置の製造方法は、メモリセル領域及び周辺回路領域を備える半導体基板上に導電膜を成膜する工程と、前記導電膜上に、第１のハード膜及び第２のハード膜を順次成膜する工程と、第１のパターニング法により、前記メモリセル領域内に位置する前記第２のハード膜に、第１の方向に対向するように配置される２つの長辺部、及び、前記第１の方向と交差する第２の方向に対向するように配置される２つの短辺部を有するリング状の予備マスクパターンを形成する工程と、前記予備マスクパターンの前記２つの短辺部を除去することにより、前記２つの長辺部がそれぞれ独立してなる２つの部分からなる第１のマスクパターンを形成する工程と、前記第１のマスクパターンを埋設するように、前記第１のハード膜上に第２の有機膜を成膜する工程と、前記第１のパターニング法とは異なる第２のパターニング法によって前記周辺回路領域内に位置する前記第２の有機膜をパターニングすることにより、第２のマスクパターンを形成する工程と、前記第１及び第２のマスクパターンを前記第１のハード膜に転写することにより、ハード膜マスクパターンを形成する工程と、前記ハード膜マスクパターンを前記導電膜に転写することにより、前記メモリセル領域に複数のビット線を、前記周辺回路領域に少なくとも１つの周辺ゲート配線をそれぞれ形成する工程とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ハード膜マスクパターンを導電膜に転写する工程により、ビット線と周辺ゲート配線の両方を形成することができる。しかも、メモリセル領域内と周辺回路領域内とで異なるパターニング法を用いてハード膜マスクパターンを形成するので、ビット線を周辺ゲート配線より細く形成することができる。したがって、ビット線と周辺ゲート配線を別々の工程で形成する場合に比べ、工程数を減らすことが可能になる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）は、本発明の好ましい実施の形態による半導体装置１の構成を示す平面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図２】（ａ）は、図１に示した半導体装置１の製造工程における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図３】（ａ）は、図１に示した半導体装置１の製造工程（図２に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図４】（ａ）は、図１に示した半導体装置１の製造工程（図３に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図５】（ａ）は、図１に示した半導体装置１の製造工程（図４に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図６】（ａ）は、図１に示した半導体装置１の製造工程（図５に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図７】（ａ）は、図１に示した半導体装置１の製造工程（図６に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図８】（ａ）は、図１に示した半導体装置１の製造工程（図７に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図９】（ａ）は、図１に示した半導体装置１の製造工程（図８に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図１０】（ａ）は、図１に示した半導体装置１の製造工程（図９に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図１１】（ａ）は、図１に示した半導体装置１の製造工程（図１０に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図１２】（ａ）は、図１に示した半導体装置１の製造工程（図１１に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図１３】（ａ）は、図１に示した半導体装置１の製造工程（図１２に続く工程）における上面図であり、（ｂ）は、（ａ）のＡ−Ａ線に対応する半導体装置１の断面図であり、（ｃ）は、（ａ）のＢ−Ｂ線に対応する半導体装置１の断面図である。
【図１４】トリプルパターニング法の説明図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
本発明の実施の形態による半導体装置の製造方法によって製造される半導体装置１はＤＲＡＭであり、図１に示すように、半導体基板２を備えて構成される。半導体基板２は例えばシリコン基板であり、その表面には、ＤＲＡＭのメモリセルアレイが配置されるメモリセル領域ＭＡと、ＤＲＡＭの周辺回路が配置される周辺回路領域ＰＡとが設けられる。
【００１２】
半導体基板２の表面には、ＳＴＩ(Shallow Trench Isolation)法による素子分離用絶縁膜４を構成するシリコン酸化膜が埋め込まれており、これにより、メモリセル領域ＭＡに複数の活性領域ＫＡが、周辺回路領域ＰＡに複数の活性領域ＫＢがそれぞれ区画されている。なお、図１では活性領域ＫＡを示す符号ＫＡの右側に「１」などの下付数字を付しているが、これは複数の活性領域ＫＡを区別するために付しているものである。この点は、他の各構成についても同様である。
【００１３】
各活性領域ＫＡは、図１（ａ）に示すように、一方の対辺がｘ方向（後述するワード線ＷＬの延在方向。第１の方向）に平行であり、かつ、他方の対辺がｘ方向及びｙ方向（後述するビット線ＢＬの延在方向。第２の方向）のそれぞれに対して傾斜するｕ方向に平行な平行四辺形の形状を有しており、ｘ方向及びｙ方向のそれぞれに等間隔でマトリクス状に配置される。これに対し、各活性領域ＫＢの形状及び配置は様々であるが、図１（ａ）には、ｘ方向に延在する長方形状の活性領域ＫＢを例示している。
【００１４】
メモリセル領域ＭＡには、それぞれｘ方向に延在する複数のワード線ＷＬと、それぞれｙ方向に延在する複数のビット線ＢＬとが配置される。各ワード線ＷＬの配置は、１つの活性領域ＫＡを２本のワード線ＷＬが通過し、これら２本のワード線ＷＬによって各活性領域ＫＡが３つの領域に分割されるように決定される。一方、各ビット線ＢＬの配置は、ｙ方向に並ぶ各活性領域ＫＡのｘ方向の中央部を１本のビット線ＢＬが通過するように決定される。各ビット線ＢＬのｘ方向の幅はＷ１であり、ｘ方向の間隔はＷ２である。
【００１５】
半導体基板２の表面にはシリコン酸化膜である層間絶縁膜９が形成されており、各ワード線ＷＬは、この層間絶縁膜９から半導体基板２の表面内にかけて設けられたワードトレンチの下部に埋め込まれた導電膜７によって構成される。導電膜７と半導体基板２の間は、ゲート絶縁膜６によって絶縁される。ワードトレンチの上部には、シリコン窒化膜であるキャップ絶縁膜８が埋め込まれており、これにより、各ワード線ＷＬと上層の構成（後述するビット線コンタクトプラグ１０Ａなど）とが絶縁される。
【００１６】
各活性領域ＫＡ内に位置する半導体基板２の表面のうち、対応する２本のワード線ＷＬの間に位置する領域には、リンなどの不純物を注入することによって形成される不純物拡散層５ａが配置される。同様に、各活性領域ＫＡ内に位置する半導体基板２の表面のその他の領域には、リンなどの不純物を注入することによって形成される不純物拡散層５ｂが配置される。これにより各活性領域ＫＡには、一方のワード線ＷＬをゲート電極とし、このワード線ＷＬの両側に位置する不純物拡散層５ａ，５ｂをソース／ドレイン領域とする第１のセルトランジスタと、他方のワード線ＷＬをゲート電極とし、このワード線ＷＬの両側に位置する不純物拡散層５ａ，５ｂをソース／ドレイン領域とする第２のセルトランジスタとが形成される。
【００１７】
各ビット線ＢＬは、層間絶縁膜９の表面に形成された導電膜１１Ａによって構成されており、層間絶縁膜９を貫通して設けられるビット線コンタクトプラグ１０Ａにより、ｙ方向に並ぶ各活性領域ＫＡ内の不純物拡散層５ｂに接続される。ビット線ＢＬの上面は、シリコン窒化膜である保護絶縁膜１２ａによって覆われており、ビット線ＢＬ及び保護絶縁膜１２ａの側面は、シリコン窒化膜であるサイドウォール膜１３によって覆われている。保護絶縁膜１２ａ及びサイドウォール膜１３は、後述する容量コンタクトプラグ１６とビット線ＢＬとを絶縁する役割を果たす。
【００１８】
層間絶縁膜９の上面は平坦化されており、シリコン酸化膜である層間絶縁膜１５によって覆われている。層間絶縁膜１５の上面は、保護絶縁膜１２ａの上面よりも高い位置で平坦化されている。
【００１９】
層間絶縁膜１５の上面には、セルキャパシタＣが形成される。セルキャパシタＣはセルトランジスタごとに設けられるもので、有底円筒型に形成された下部電極２０と、下面を除く下部電極２０の表面を覆う容量絶縁膜２１と、容量絶縁膜２１を介して下部電極２０と対向する上部電極２２とを含んで構成される。下部電極２０の下面は、層間絶縁膜９，１５を貫通して設けられる容量コンタクトプラグ１６により、対応する不純物拡散層５ａに接続される。上部電極２２は、各セルキャパシタＣに共通である。
【００２０】
上部電極２２の上面は平坦化されており、シリコン酸化膜である層間絶縁膜２５によって覆われている。層間絶縁膜２５の上面には複数の上部配線２８が形成されており、上部電極２２は、層間絶縁膜２５を貫通して設けられる上部配線コンタクトプラグ２７により、複数の上部配線２８のうちのひとつに接続される。
【００２１】
周辺回路領域ＰＡには、複数の周辺ゲート配線ＰＧが配置される。周辺ゲート配線ＰＧは、周辺回路領域ＰＡ内に配置される周辺トランジスタのゲート電極を構成する配線であり、図１（ａ）にはそのうちの１本のみを図示している。以下、図示した周辺ゲート配線ＰＧに着目して説明する。
【００２２】
周辺ゲート配線ＰＧは、活性領域ＫＢの長手方向の中央部を通過するように配置される。活性領域ＫＢの長手方向の中央部に位置する半導体基板２の表面にはゲート絶縁膜３が形成されており、このゲート絶縁膜３により、周辺ゲート配線ＰＧと半導体基板２とが絶縁されている。活性領域ＫＢ内に位置する半導体基板２の表面のうち周辺ゲート配線ＰＧの両側に位置する領域には、不純物拡散層１１ａ，１１ｂが形成される。不純物拡散層１１ａ，１１ｂはそれぞれ、周辺トランジスタのソース／ドレイン領域を構成する。
【００２３】
周辺ゲート配線ＰＧは、ビット線コンタクトプラグ１０Ａと同一の材料によって構成される導電膜１０Ｂと、導電膜１１Ａと同一の材料によって構成される導電膜１１Ｂとの積層膜によって構成される。周辺ゲート配線ＰＧの上面は、ビット線ＢＬと同じく保護絶縁膜１２ａによって覆われており、周辺ゲート配線ＰＧ及び保護絶縁膜１２ａの側面は、サイドウォール膜１３によって覆われている。周辺回路領域ＰＡにおける保護絶縁膜１２ａ及びサイドウォール膜１３は、後述する上部配線コンタクトプラグ１７と周辺ゲート配線ＰＧとを絶縁する役割を果たす。
【００２４】
周辺回路領域ＰＡにおいては、半導体基板２の表面は上述した層間絶縁膜１５によって覆われている。層間絶縁膜１５の上面は、メモリセル領域ＭＡ内と同じ高さに平坦化されている。
【００２５】
層間絶縁膜１５の上面には、上部配線１８が形成される。この上部配線１８は、層間絶縁膜１５を貫通する上部配線コンタクトプラグ１７により、対応する不純物拡散層１１ａ又は不純物拡散層１１ｂに接続される。
【００２６】
層間絶縁膜１５の上面には、さらにシリコン酸化膜である層間絶縁膜１９が形成される。層間絶縁膜１９の上面は、上部電極２２の上面と同じに平坦化されている。周辺回路領域ＰＡにおいては、層間絶縁膜１９の上面に、上述した層間絶縁膜２５が形成される。上部配線１８は、層間絶縁膜１９，２５を貫通して設けられる上部配線コンタクトプラグ２６により、層間絶縁膜２５の上面に形成される上部配線２８に接続される。
【００２７】
以上、半導体装置１の構成について説明した。次に、本実施の形態による半導体装置１の製造方法について、図２〜図１３を参照しながら説明する。
【００２８】
半導体装置１の製造では、まず初めに半導体基板２の表面に素子分離用絶縁膜４を埋め込むことにより、図２に示すように、上述した活性領域ＫＡ，ＫＢを区画する。素子分離用絶縁膜４の形成は、半導体基板２の表面に表面保護用のシリコン酸化膜（図示せず）を薄く形成した後、図示しないシリコン窒化膜を成膜し、素子分離用絶縁膜４の埋め込み領域以外のみを覆うようにこのシリコン窒化膜をパターニングし、パターニング後のシリコン窒化膜をマスクとして半導体基板２をエッチングした後、エッチングにより形成されたトレンチにシリコン酸化膜を埋め込むことによって行う。ここでマスクとして利用したシリコン窒化膜は、素子分離用絶縁膜４の形成後に除去する。
【００２９】
次に、活性領域ＫＡ内の半導体基板２の表面にリンなどの不純物をイオン注入することにより、後に不純物拡散層５ａ，５ｂとなる不純物拡散層を形成し、続いてシリコン酸化膜を成膜することにより、層間絶縁膜９を形成する。なお、上述した表面保護用のシリコン酸化膜は、この層間絶縁膜９の一部となる。次いで、層間絶縁膜９の表面に図示しないシリコン窒化膜を成膜し、ワード線ＷＬの埋め込み領域以外のみを覆うようにこのシリコン窒化膜をパターニングする。そして、パターニング後のシリコン窒化膜をマスクとして層間絶縁膜９及び半導体基板２をエッチングした後、熱酸化を行うことにより、エッチングにより形成されたトレンチの内表面にゲート絶縁膜６を形成する。次いで、窒化チタンとタングステンの積層金属膜からなる導電膜７を成膜し、トレンチ下部にのみ残るようにエッチバックを行うことにより、トレンチの下部にワード線ＷＬを埋め込む。その後、シリコン窒化膜を成膜し、ＣＭＰ(Chemical Mechanical Polishing)法などによって表面を平坦化することにより、上面が層間絶縁膜９の上面と同一の平面を構成するキャップ絶縁膜８をトレンチ上部に埋め込む。
【００３０】
次に、層間絶縁膜９のうち周辺回路領域ＰＡ内に形成された部分をエッチングにより除去した後、熱酸化により、活性領域ＫＢ内に露出する半導体基板２の表面にゲート絶縁膜３を形成する。次いで、層間絶縁膜９に、不純物拡散層５ｂの上面を露出させるコンタクトホールを形成した後、導電性を有するシリコン膜を成膜し、ＣＭＰ法などによって表面を平坦化する。これにより、周辺回路領域ＰＡの全面を覆う導電膜１０が形成されるとともに、コンタクトホール内にビット線コンタクトプラグ１０Ａが埋設される。ビット線コンタクトプラグ１０Ａの下面は、不純物拡散層５ｂの上面と接触している。その後、全面にチタンシリサイド、窒化チタン、タングステンシリサイドを順次成膜することにより、金属膜である導電膜１１によって全面を覆う。
【００３１】
この後の工程では、メモリセル領域ＭＡ内の導電膜１１をダブルパターニング法によりビット線ＢＬの形状に加工するとともに、周辺回路領域ＰＡ内の導電膜１０，１１を単一パターニング法により周辺ゲート配線ＰＧの形状に加工する。以下、詳しく説明する。
【００３２】
まず図３に示すように、導電膜１１上の全面を覆うように第１のハード膜１２及び第２のハード膜５０を順次成膜する。第１のハード膜１２の成膜は、導電膜１１の上面に接するシリコン窒化膜１２ａ（第１のシリコン窒化膜）を成膜した後、このシリコン窒化膜１２ａ上にシリコン酸化膜１２ｂ（第１のシリコン酸化膜）を成膜し、さらにこのシリコン酸化膜１２ｂ上にカーボン膜１２ｃを形成し、さらにこのカーボン膜１２ｃ上にシリコン窒化膜１２ｄ（第２のシリコン窒化膜）を形成することによって行う。一方、第２のハード膜５０の成膜は、シリコン膜を成膜することによって行う。
【００３３】
続いてさらに、有機膜５１ａ（第１の有機膜）、シリコン含有有機膜５１ｂ（第１のシリコン含有有機膜）、ホトレジスト膜５１ｃ（第１のホトレジスト膜）を順次成膜する。そして、フォトリソグラフィ法（第１のリソグラフィ）を用いてまずホトレジスト膜５１ｃをパターニングすることにより、図３に示すように、ｘ方向の幅が上述したビット線ＢＬのｘ方向の間隔Ｗ２に等しく、ｘ方向の間隔がＷ３＝Ｗ２＋２・Ｗ１に等しい一次コアパターンＣ１を形成する。
【００３４】
続いて、この一次コアパターンＣ１をマスクとしてシリコン含有有機膜５１ｂを除去することにより、ホトレジスト膜５１ｃとシリコン含有有機膜５１ｂとからなる二次コアパターン（図示せず）を形成する。そして、この二次コアパターンをマスクとして有機膜５１ａの一部を除去した後、二次コアパターンを除去することにより、図４に示すように、コアパターンＣＰを形成する。図１（ａ）と比較すると理解されるように、コアパターンＣＰは、隣接する２本のビット線ＢＬの間の領域をｙ方向に延在するように形成される。コアパターンＣＰのｘ方向の幅は上記Ｗ２であり、ｘ方向の間隔は上記Ｗ３となる。
【００３５】
次に、図５に示すように、第２のハード膜５０及びコアパターンＣＰそれぞれの露出面を覆うシリコン酸化膜６０（第２のシリコン酸化膜）を成膜する。シリコン酸化膜６０の膜厚は、ビット線ＢＬのｘ方向の幅と同じＷ１とする。そして、コアパターンＣＰの上面及び第２のハード膜５０の上面が露出するまでシリコン酸化膜６０をエッチバックすることにより、シリコン酸化膜６０のうちコアパターンＣＰの側面に形成された部分を残存させつつ、その他の部分を除去する。これにより、図６に示すように、コアパターンＣＰの側面がサイドウォール膜６０ａによって覆われた状態となる。サイドウォール膜６０ａのｘ方向の膜厚は、図６（ａ）に示すように、ビット線ＢＬのｘ方向の幅と同じＷ１となる。また、コアパターンＣＰのｘ方向の間隔がＷ３＝Ｗ２＋２・Ｗ１であったことから、隣接するサイドウォール膜６０ａの表面間の距離はＷ２となる。
【００３６】
次に、図７に示すようにコアパターンＣＰを除去し、さらに、残ったサイドウォール膜６０ａ（サイドウォール膜マスクパターン）をマスクとして第２のハード膜５０をエッチングした後、サイドウォール膜６０ａを除去することにより、図８に示すように、メモリセル領域ＭＡに位置する第２のハード膜５０にリング状の予備マスクパターン５０Ａを形成する。第２のハード膜５０のパターニングは、マスクとして利用するサイドウォール膜の形成を一度だけ行うものであるから、いわゆるダブルパターニング法（第１のパターニング法）によるパターニングである。予備マスクパターン５０Ａは、ｘ方向に対向するように配置される２つの長辺部５０Ａａ，５０Ａｂと、ｙ方向に対向するように配置される２つの短辺部（図８には、一方の短辺部５０Ａｃのみを図示している）とにより構成される。
【００３７】
次に、図９に示すホトレジスト膜６１（第２のホトレジスト膜）を成膜し、このホトレジスト膜６１に、図９に示すように、上述した２つの短辺部（短辺部５０Ａｃ及びその反対側の短辺部）を露出させる開口６１ａを形成する。そして、開口６１ａを有するホトレジスト膜６１をマスクとするエッチングによって予備マスクパターン５０Ａをエッチングすることにより、図１０に示す第１のマスクパターンＭ１を形成する。第１のマスクパターンＭ１は、図１０に示すように、予備マスクパターン５０Ａの２つの長辺部５０Ａａ，５０Ａｂがそれぞれ独立してなる２つの部分によって構成される。ホトレジスト膜６１は、第１のマスクパターンＭ１を形成した後に除去する。
【００３８】
ここで、図１０に示すように、第２のハード膜５０はメモリセル領域ＭＡと周辺回路領域ＰＡの境界領域にも残存する。この状態で以下の工程を進めるとメモリセル領域ＭＡと周辺回路領域ＰＡの境界領域にも導電膜が残ることになるが、この導電膜が問題となる場合には、図９に示した開口６１ａを拡張することにより、第２のハード膜５０のうちメモリセル領域ＭＡと周辺回路領域ＰＡの境界領域に残存する部分を除去することとすればよい。
【００３９】
次に、図１１に示すように、第１のハード膜１２上に第１のマスクパターンＭ１を埋設する膜厚で有機膜７０ａ（第２の有機膜）を成膜し、さらにシリコン含有有機膜７０ｂ（第２のシリコン含有有機膜）及びホトレジスト膜７０ｃ（第３のホトレジスト膜）を順次成膜する。そして、フォトリソグラフィ法（第２のリソグラフィ）を用いてまずホトレジスト膜７０ｃをパターニングすることにより、図１１に示すように、図１に示した周辺ゲート配線ＰＧと同じ平面的な形状及び配置を有する周辺パターンＰＰを形成する。
【００４０】
続いて、ホトレジスト膜７０ｃをマスクとしてシリコン含有有機膜７０ｂをエッチングすることにより、周辺パターンＰＰをシリコン含有有機膜７０ｂに転写する。そして、ホトレジスト膜７０ｃを除去した後、シリコン含有有機膜７０ｂをマスクとして有機膜７０ａをエッチングすることにより、周辺パターンＰＰを有機膜７０ａに転写する。これにより、図１２に示すように、図１に示した周辺ゲート配線ＰＧと同じ平面的な形状及び配置を有する第２のマスクパターンＭ２が形成される。有機膜７０ａのパターニングは、ホトレジスト膜７０ｃ、シリコン含有有機膜７０ｂ、有機膜７０ａを単純に順次パターニングすることによって行われる（マスクとしてサイドウォール膜を利用する工程を含まない）ものであるから、いわゆる単一パターニング法（第２のパターニング法）によるパターニングである。
【００４１】
次に、第１のマスクパターンＭ１及び第２のマスクパターンＭ２を第１のハード膜１２に転写することにより、図１３に示すように、ハード膜マスクパターンＨＭを形成する。なお、第１のハード膜１２への転写の過程でカーボン膜１２ｃ及びシリコン窒化膜１２ｄは失われるため、ハード膜マスクパターンＨＭは、シリコン窒化膜１２ａ及びシリコン酸化膜１２ｂの積層膜となる。
【００４２】
次に、ハード膜マスクパターンＨＭを導電膜１０，１１に転写することにより、メモリセル領域ＭＡに複数のビット線ＢＬを、周辺回路領域ＰＡに少なくとも１つの周辺ゲート配線ＰＧをそれぞれ形成する。この転写の過程でシリコン酸化膜１２ｂは消滅し、ビット線ＢＬ及び周辺ゲート配線ＰＧの上面はシリコン窒化膜１２ａで覆われた状態となる。こうして形成されるビット線ＢＬのｘ方向の幅は、成膜材料の膜厚、具体的にはシリコン酸化膜６０の膜厚Ｗ１（図５を参照）によって規定される。
【００４３】
この後は、図１に示したサイドウォール膜１３、不純物拡散層１１ａ，１１ｂ、層間絶縁膜１５、容量コンタクトプラグ１６及び上部配線コンタクトプラグ１７を順次形成し、さらに層間絶縁膜１５の上層に形成される各構成を形成することにより、半導体装置１が完成する。
【００４４】
以上説明したように、本実施の形態による半導体装置１の製造方法によれば、ハード膜マスクパターンＨＭを導電膜１０，１１に転写する工程により、ビット線ＢＬと周辺ゲート配線ＰＧの両方を形成することができる。しかも、メモリセル領域ＭＡ内と周辺回路領域ＰＡ内とで異なるパターニング法を用いてハード膜マスクパターンＨＭを形成するので、ビット線ＢＬを周辺ゲート配線ＰＧより細く形成することができる。したがって、ビット線ＢＬと周辺ゲート配線ＰＧを別々の工程で形成する場合に比べ、工程数を減らすことが可能になる。
【００４５】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４６】
例えば、上記実施の形態では、ビット線ＢＬをダブルパターニング法を利用して形成し、周辺ゲート配線ＰＧを単一パターニング法を利用して形成したが、ビット線ＢＬをより細く形成したい場合にはビット線ＢＬをトリプルパターニング法（後述）を利用して形成してもよい。また、ビット線ＢＬ及び周辺ゲート配線ＰＧの両方をより細く形成したい場合には、ビット線ＢＬをトリプルパターニング法を利用して形成し、周辺ゲート配線ＰＧをダブルパターニング法を利用して形成することとしてもよい。
【００４７】
以下、図１４を参照しながら、トリプルパターニング法について説明する。
【００４８】
図１４には、図示した導電膜８０をトリプルパターニング法によって、それぞれｙ方向（図１４には示していないが、導電膜８０の表面内でｘ方向と直交する方向である）に延在し、かつ、ｘ方向に等間隔で配置された複数の線状パターンにエッチングするためのマスクパターン（図１４（ｄ）に示す複数の線状パターン８０ｃ）の形成手順を示している。以下では、各線状パターン８０ｃのｘ方向の幅及びｘ方向の間隔をともにＷとする。
【００４９】
まず、シリコン窒化膜を成膜してパターニングすることにより、図１４（ａ）に示すように、それぞれｙ方向に延在し、かつ、ｘ方向に等間隔で配置された複数の線状パターン８０ａを得る。各線状パターン８０ａのｘ方向の幅は３Ｗとし、ｘ方向の間隔は５Ｗとする。
【００５０】
続いて、シリコン酸化膜を成膜してエッチバックを行うことにより、図１４（ｂ）に示すように、各線状パターン８０ａのｘ方向の側面を膜厚Ｗのサイドウォール酸化膜で覆う。そして、シリコン窒化膜を選択的にエッチングすることにより、各線状パターン８０ａを除去する。これにより、残存するサイドウォール酸化膜は、それぞれｙ方向に延在し、かつ、ｘ方向に等間隔で配置された複数の線状パターン８０ｂとなる。各線状パターン８０ｂのｘ方向の幅はＷ、ｘ方向の間隔は３Ｗとなる。
【００５１】
次に、シリコン窒化膜を成膜してエッチバックを行うことにより、図１４（ｃ）に示すように、各線状パターン８０ａのｘ方向の側面を膜厚Ｗのサイドウォール窒化膜で覆う。そして、シリコン酸化膜を選択的にエッチングすることにより、各線状パターン８０ｂを除去する。これにより、残存するサイドウォール窒化膜は、図１４（ｄ）に示すように、それぞれｙ方向に延在し、かつ、ｘ方向に等間隔で配置された複数の線状パターン８０ｃとなる。各線状パターン８０ｃのｘ方向の幅はＷ、ｘ方向の間隔はＷとなる。
【００５２】
このように、トリプルパターニング法によるマスクパターンの形成では、マスクとして利用するサイドウォール膜の形成を２度にわたって繰り返すことになる。そして、その都度線状パターンの間隔を詰めることができるので、マスクとして利用するサイドウォール膜の形成を１度だけ行うダブルパターニング法に比べて、より細かい線状パターンを形成することが可能になる。
【００５３】
なお、図１４では、線状パターン８０ａ，８０ｃをシリコン窒化膜によって構成し、線状パターン８０ｂをシリコン酸化膜によって構成する例を説明したが、これらの具体的な材料はこの例に限られるものではなく、線状パターン８０ｂ及び導電膜８０に対して選択的に線状パターン８０ａを除去することができ、線状パターン８０ｃ及び導電膜８０に対して選択的に線状パターン８０ｂを除去することができ、線状パターン８０ｃをマスクとして導電膜８０をパターニングすることができるものであればよい。
【符号の説明】
【００５４】
ＢＬ                          ビット線
Ｃ                            セルキャパシタ
Ｃ１                          一次コアパターン
ＣＰ                          コアパターン
ＨＭ                          ハード膜マスクパターン
ＫＡ，ＫＢ                    活性領域
Ｍ１，Ｍ２                    マスクパターン
ＭＡ                          メモリセル領域
ＰＡ                          周辺回路領域
ＰＧ                          周辺ゲート配線
ＰＰ                          周辺パターン
ＷＬ                          ワード線
１                            半導体装置
２                            半導体基板
３，６                        ゲート絶縁膜
４                            素子分離用絶縁膜
５ａ，５ｂ                    不純物拡散層
７，１０，１０Ｂ，１１，８０  導電膜
８                            キャップ絶縁膜
９，１５，１９，２５          層間絶縁膜
１０Ａ                        ビット線コンタクトプラグ
１１ａ，１１ｂ                不純物拡散層
１２                          第１のハード膜
１２ａ                        保護絶縁膜（シリコン窒化膜）
１２ｂ，６０                  シリコン酸化膜
１２ｃ                        カーボン膜
１２ｄ                        シリコン窒化膜
１３，６０ａ                  サイドウォール膜
１６                          容量コンタクトプラグ
１７，２６，２７              上部配線コンタクトプラグ
１８，２８                    上部配線
２０                          下部電極
２１                          容量絶縁膜
２２                          上部電極
５０                          第２のハード膜
５０Ａ                        予備マスクパターン
５０Ａａ，５０Ａｂ            長辺部
５０Ａｃ                      短辺部
５１ａ，７０ａ                有機膜
５１ｂ，７０ｂ                シリコン含有有機膜
５１ｃ，６１，７０ｃ          ホトレジスト膜
６１ａ                        開口
８０ａ〜８０ｃ                線状パターン
【図１】
2016111206.tif 000003
【図２】
2016111206.tif 000004
【図３】
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【図４】
2016111206.tif 000006
【図５】
2016111206.tif 000007
【図６】
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【図７】
2016111206.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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