(57)【要約】【課題】素子分離領域の形成工程に起因して、半導体装置の製造工程における歩留まりが低下することを防ぐ。【解決手段】窒化シリコン膜Ｎ１をハードマスクとして用いて半導体基板ＳＢに開口した溝Ｔ２内に、酸化シリコン膜Ｏ２を埋め込んだ後、窒化シリコン膜Ｎ１上の酸化シリコン膜Ｏ２を研磨し、その後、窒化シリコン膜Ｎ１の除去工程の前に、ウェットエッチングを行うことで、窒化シリコン膜Ｎ１に開口された溝Ｔ１内の酸化シリコン膜Ｏ２の上面を後退させる。【選択図】図９
2016018937.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に、前記半導体基板の一部を露出する開口部を有する第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜をマスクとしてエッチングを行うことで、前記半導体基板の上面に溝を形成する工程、
（ｄ）前記半導体基板上に第２絶縁膜を形成することで、前記溝内を前記第２絶縁膜により埋め込む工程、
（ｅ）前記第１絶縁膜上の前記第２絶縁膜を研磨することで、前記第２絶縁膜の上面を平坦化する工程、
（ｆ）前記（ｅ）工程の後、エッチングを行うことで、前記第２絶縁膜の上面を後退させる工程、
（ｇ）前記（ｆ）工程の後、第１絶縁膜を除去する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｆ）工程で行うエッチングは、ウェットエッチングである、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程により前記第１絶縁膜を除去したとき、前記第２絶縁膜の上面の高さは、前記半導体基板の上面の高さよりも高い、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
（ｈ）前記（ｇ）工程の後、ウェットエッチングを行うことで、前記第２絶縁膜の表面が後退する工程をさらに有する、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
（ｉ）前記（ｄ）工程の後であって、前記（ｅ）工程の前に、前記溝の直上の前記第２絶縁膜をレジスト膜により覆い、前記レジスト膜をマスクとして用い、前記第１絶縁膜上の前記第２絶縁膜の上面を後退させる工程をさらに有する、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程で形成する前記第１絶縁膜の膜厚は２００ｎｍ以上である、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜は窒化シリコン膜であり、前記第２絶縁膜は酸化シリコン膜である、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
（ｊ）前記（ｂ）工程の後であって、前記（ｃ）工程の前に、酸化処理を行うことで、前記第１絶縁膜の端部と前記半導体基板との間に第３絶縁膜を形成する工程をさらに有する、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第１絶縁膜の上面を研磨せず、前記第１絶縁膜の上面は研磨後も前記第２絶縁膜により覆われており、
前記（ｆ）工程では、前記第１絶縁膜の上面を覆う前記第２絶縁膜を除去することで、前記第１絶縁膜の上面を露出させる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、素子分離領域を有する半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体基板の主面において、半導体素子をそれぞれ形成する複数の領域（活性領域）の相互間を電気的に分離するために、半導体基板の主面に設ける素子分離領域の構造として、ＳＴＩ（Shallow Trench Isolation）またはＬＯＣＯＳ（Local Oxidization of Silicon）などが知られている。
【０００３】
特許文献１（特開２０００−２００８７８号公報）には、ＳＴＩ構造の素子分離領域の形成方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２００８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＳＴＩ構造の素子分離領域の形成方法としては、半導体基板の上面に開口された溝内に絶縁膜を埋め込んだ後、半導体基板上の余分な当該絶縁膜を研磨して除去する方法が知られている。このとき、研磨量がばらつくことで、半導体基板の主面を覆う当該絶縁膜が除去できずに残ることが考えられる。この場合、その後、基板に接続するために形成するコンタクトプラグが導通しなくなるなどの問題が生じる虞がある。また、当該研磨量のばらつきにより、素子間に耐圧不良が生じる虞がある。
【０００６】
また、形成した素子分離領域の上面に段差が生じた場合、当該段差の凹んだ部分に導電膜などが埋め込まれて残ることで、半導体装置内での短絡または成膜時における形成不良などが起きる虞がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置の製造方法は、窒化シリコン膜をハードマスクとして用いて半導体基板に開口した溝内に酸化シリコン膜を埋め込んだ後、窒化シリコン膜上の酸化シリコン膜を研磨し、その後、窒化シリコン膜の除去工程の前に、エッチングを行うことで、窒化シリコン膜に開口された溝内の酸化シリコン膜の上面を後退させるものである。
【発明の効果】
【００１０】
本願において開示される一実施の形態によれば、半導体装置の製造工程における歩留まりを向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態である半導体装置の製造方法を示す断面図である。
【図２】図１に続く半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図６に続く半導体装置の製造方法を示す断面図である。
【図９】図７に続く半導体装置の製造方法を示す断面図である。
【図１０】図８に続く半導体装置の製造方法を示す断面図である。
【図１１】図９または図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】本発明の一実施の形態の変形例である半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】比較例である半導体装置の製造方法を示す断面図である。
【図２１】比較例である半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
本実施の形態の半導体装置の製造方法は、半導体基板の上面の溝内に素子分離領域を形成するための絶縁膜を埋め込んでから、半導体基板上の当該絶縁膜の一部を研磨した後に、ウェットエッチング工程を行うことで素子分離領域形成工程における歩留まりを向上させるものである。
【００１４】
以下に、本実施の形態の半導体装置の製造方法を、図１〜図１５を用いて説明する。図１〜図１５は、本実施の形態の半導体装置の製造工程を説明するために示す断面図である。
【００１５】
まず、図１に示すように、例えば単結晶シリコンからなる半導体基板ＳＢを準備する。続いて、半導体基板ＳＢの主面上に、例えば熱酸化法などを用いて、絶縁膜である酸化シリコン膜Ｏ１を形成した後、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、酸化シリコン膜Ｏ１上に絶縁膜である窒化シリコン膜Ｎ１を形成する。酸化シリコン膜Ｏ１の膜厚は例えば１０ｎｍであり、窒化シリコン膜Ｎ１の膜厚は例えば１７０ｎｍである。ここで、窒化シリコン膜Ｎ１の膜厚は２００ｎｍ以上であってもよい。なお、本願でいう膜厚とは、特定の膜の下地の平面に対して垂直な方向における当該膜の長さ（厚さ）をいう。
【００１６】
ここでは窒化シリコン膜Ｎ１の下に酸化シリコン膜Ｏ１を形成しているが、酸化シリコン膜Ｏ１は形成しなくてもよい。
【００１７】
次に、図２に示すように、窒化シリコン膜Ｎ１上に、フォトリソグラフィ技術を用いてフォトレジスト膜ＰＲ１のパターンを形成する。ここでは、後の工程で活性領域となる領域をフォトレジスト膜ＰＲ１で覆い、後の工程で素子分離領域を形成する不活性領域をフォトレジスト膜ＰＲ１から露出させる。
【００１８】
続いて、フォトレジスト膜ＰＲ１をマスクとして用い、ドライエッチングを行うことで、窒化シリコン膜Ｎ１を開口する。これにより、不活性領域において窒化シリコン膜Ｎ１に溝Ｔ１を開口する。溝（開口部）Ｔ１は窒化シリコン膜Ｎ１を貫通し、溝Ｔ１の底面において酸化シリコン膜Ｏ１が露出している。このとき、溝Ｔ１の側壁である窒化シリコン膜Ｎ１の側壁にはテーパーがついている。つまり、溝Ｔ１は、その底部から上部に向かって開口幅が大きくなる形状を有している。
【００１９】
次に、図３に示すように、フォトレジスト膜ＰＲ１を除去した後、窒化シリコン膜Ｎ１をハードマスクとして用いてドライエッチングを行うことで、溝Ｔ１の下の酸化シリコン膜Ｏ１の一部および半導体基板ＳＢの上面の一部を除去する。これにより、半導体基板ＳＢの上面に溝Ｔ２を形成する。溝Ｔ２は、溝Ｔ１の下に開口されており、半導体基板ＳＢの途中深さまで達している。
【００２０】
溝Ｔ２の深さ、つまり、半導体基板ＳＢの最上面から、当該最上面に対して垂直な方向における溝Ｔ２の底面までの距離は、例えば３５０ｎｍである。このとき、溝Ｔ２の開口幅は、上部（開口部）から底面に近づくにつれて小さくなる。つまり、溝Ｔ２の側壁は、溝Ｔ１の側壁と同様にテーパーが付いた形状となる。言い換えれば、溝Ｔ２の側壁は半導体基板ＳＢの主面に対して斜めに形成されており、平面視において活性領域の上面と溝Ｔ２の底面は重ならず、当該側壁は平面視において活性領域の上面と重なっていない。
【００２１】
次に、図４に示すように、例えばＣＶＤ法により、半導体基板ＳＢの上面の全面上に、膜厚が６００ｎｍの酸化シリコン膜Ｏ２を形成（堆積）する。これにより、深さが３５０ｎｍである溝Ｔ２内は、酸化シリコン膜Ｏ２により完全に埋め込まれる。溝Ｔ２の形成箇所において、半導体基板ＳＢの上面は窪んでいるため、溝Ｔ２の中央部の直上に形成された酸化シリコン膜Ｏ２の上面には窪みが形成される。このため、溝Ｔ２の直上の酸化シリコン膜Ｏ２の上面の高さは、半導体基板ＳＢの上面に沿う方向における溝Ｔ２の横の領域、つまり活性領域の半導体基板ＳＢの直上の酸化シリコン膜Ｏ２の上面の高さよりも低い。酸化シリコン膜Ｏ２の材料には、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を用いることができる。
【００２２】
特に、溝Ｔ２の幅が酸化シリコン膜Ｏ２の膜厚の２倍よりも大きい領域、つまり不活性領域の幅が広い領域では、酸化シリコン膜Ｏ２の上面のうち、最も低い上面の高さと、活性領域の酸化シリコン膜Ｏ２の上面の高さとの間に大きな高低差がある。当該高低差は、溝Ｔ２の上記深さとほぼ同等の大きさである。ただし、酸化シリコン膜Ｏ２の膜厚は溝Ｔ２の深さよりも大きいため、不活性領域の幅が広い領域においても、溝Ｔ２内の酸化シリコン膜Ｏ２の上面の高さは、活性領域の半導体基板ＳＢの上面よりも高い位置にある。なお、図では酸化シリコン膜Ｏ１、Ｏ２のそれぞれが互いに接する境界を示さず、酸化シリコン膜Ｏ１およびＯ２が、不活性領域と活性領域との境界において一体となっている構造を示している。
【００２３】
次に、図５に示すように、溝Ｔ２の直上の酸化シリコン膜Ｏ２の上面をフォトレジスト膜ＰＲ２により覆う。フォトレジスト膜ＰＲ２は、半導体基板ＳＢの不活性領域を覆い、半導体基板ＳＢの活性領域を露出するパターンである。
【００２４】
続いて、フォトレジスト膜ＰＲ２をマスクとして用いてドライエッチングを行うことで、活性領域の酸化シリコン膜Ｏ２の上面を後退させる。ここでは、活性領域の窒化シリコン膜Ｎ１の上面を露出させず、窒化シリコン膜Ｎ１上に酸化シリコン膜Ｏ２を残す。このように、活性領域の酸化シリコン膜Ｏ２の上面を後退させ、溝Ｔ２の直上の酸化シリコン膜Ｏ２の上面を後退させなかった理由は、後述する研磨工程（図７または図８参照）により、上記のように幅が広い溝Ｔ２内の酸化シリコン膜Ｏ２の上面の高さが、過度に低くなることを防ぐことにある。
【００２５】
次に、図６に示すように、フォトレジスト膜ＰＲ２を除去する。不活性領域の端部の酸化シリコン膜Ｏ２の上面は、活性領域の酸化シリコン膜Ｏ２の上面よりも高い位置にある。
【００２６】
次に、図７に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて酸化シリコン膜Ｏ２および窒化シリコン膜Ｎ１を研磨することにより、酸化シリコン膜Ｏ２および窒化シリコン膜Ｎ１のそれぞれの上面を平坦化する。なお、このとき窒化シリコン膜Ｎ１を完全には除去しないため、酸化シリコン膜Ｏ１は露出しない。つまり、窒化シリコン膜Ｎ１の底面より上の領域で研磨を止める。
【００２７】
ここで行う上記研磨は、図７に示すように窒化シリコン膜Ｎ１の膜厚の途中で止めることが理想であるが、半導体基板ＳＢ上には様々な活性領域または不活性領域のパターンがあり、これらのパターンの疎密により、半導体基板ＳＢの主面の場所により研磨量に差が生じる。したがって、以下に示すように、上記研磨工程による研磨量にはばらつきが生じる。
【００２８】
すなわち、図８に示すように、上記研磨量が比較的小さい場合、窒化シリコン膜Ｎ１上の酸化シリコン膜Ｏ２が残ることが考えられる。つまり、図７に示すように窒化シリコン膜Ｎ１は研磨されず、窒化シリコン膜Ｎ１の上面上の酸化シリコン膜Ｏ２も完全には除去されない。したがって、図８に示すように、活性領域において窒化シリコン膜Ｎ１の上面および側壁は、酸化シリコン膜Ｏ２により覆われたままである。
【００２９】
本実施の形態では、上記研磨工程により、図７に示すように窒化シリコン膜Ｎ１の一部が研磨された場合、または、図８に示すように窒化シリコン膜Ｎ１上に酸化シリコン膜Ｏ２が残った場合のいずれの場合であっても、同じ工程数で、所望の形状で素子分離領域を形成することができる。以下では、図７を用いて説明した工程に続く工程を、図９を用いて説明し、図８を用いて説明した工程に続く工程を、図１０を用いて説明する。図９および図１０のそれぞれを用いて説明する工程は、いずれも酸化シリコン膜Ｏ２の一部を除去するウェットエッチング工程であり、それらの工程の違いは、エッチングを行う時間などのエッチング条件のみである。
【００３０】
図７を用いて説明した構造を得た場合には、続いて、図９に示すように、フッ酸（ＨＦ）を用いたウェットエッチングを行うことで、溝Ｔ１内において露出する酸化シリコン膜Ｏ２の一部を選択的に除去する。つまり、窒化シリコン膜Ｎ１は除去しない。すなわち、ここでは窒化シリコン膜Ｎ１に対して酸化シリコン膜Ｏ２の選択比が大きいウェットエッチング行う。
【００３１】
これにより、溝Ｔ１内の酸化シリコン膜Ｏ２の上面を後退させることで、酸化シリコン膜Ｏ２に覆われていた溝Ｔ１の側壁である窒化シリコン膜Ｎ１の側壁を露出させる。ここではエッチング時間を調整することで、酸化シリコン膜Ｏ２の上面の高さが、窒化シリコン膜Ｎ１の下面の高さよりも低くならないようにエッチング量を制御する。つまり、窒化シリコン膜Ｎ１の下面よりも上の酸化シリコン膜Ｏ２の一部を除去し、窒化シリコン膜Ｎ１の下面よりも下の酸化シリコン膜Ｏ２は除去しない。例えば、酸化シリコン膜Ｏ２の上面を、窒化シリコン膜Ｎ１の底面よりも３ｎｍ高い位置まで後退させる。
【００３２】
また、図８を用いて説明した構造を得た場合には、続いて、図１０に示すように、フッ酸（ＨＦ）を用いたウェットエッチングを行うことで、窒化シリコン膜Ｎ１上の酸化シリコン膜Ｏ２と、溝Ｔ１内の酸化シリコン膜Ｏ２の一部とを選択的に除去する。つまり、窒化シリコン膜Ｎ１は除去しない。すなわち、ここでは窒化シリコン膜Ｎ１に対して酸化シリコン膜Ｏ２の選択比が大きいウェットエッチング行う。
【００３３】
これにより、窒化シリコン膜Ｎ１の上面を露出させる。また、このエッチング工程により、溝Ｔ１内の酸化シリコン膜Ｏ２の上面を後退させることで、酸化シリコン膜Ｏ２に覆われていた溝Ｔ１の側壁である窒化シリコン膜Ｎ１の側壁を露出させる。ここでは、図９を用いて説明した構成と同様に、酸化シリコン膜Ｏ２の上面の高さが、窒化シリコン膜Ｎ１の下面の高さよりも低くならないようにエッチング量を制御する。例えば、酸化シリコン膜Ｏ２の上面を、窒化シリコン膜Ｎ１の底面よりも３ｎｍ高い位置まで後退させる。
【００３４】
図９と図１０とのそれぞれに示す構造の違いは、窒化シリコン膜Ｎ１の膜厚の差のみである。図９に示す構造では、図７を用いて説明した研磨工程において窒化シリコン膜Ｎ１の上部が研磨されている分、窒化シリコン膜Ｎ１の膜厚が薄くなっている。図９または図１０を用いて説明した工程において行うウェットエッチングでは、酸化シリコン膜Ｏ２の上面を所望の高さまで精度よく後退させることができる。これは、図７または図８を用いて説明した研磨工程により残った酸化シリコン膜Ｏ２の膜厚を検査することで、酸化シリコン膜Ｏ２の上面を所望の高さまで後退させるために必要なウェットエッチングの時間を調整することができるためである。
【００３５】
次に、図９または図１０に示した構造を得た後に、図１１に示すように、窒化シリコン膜Ｎ１を、例えば熱リン酸溶液を用いたウェットエッチングにより除去する。つまり、ここでは酸化シリコン膜Ｏ１、Ｏ２に対して窒化シリコン膜Ｎ１の選択比が大きいウェットエッチング行う。これにより、活性領域における酸化シリコン膜Ｏ１の上面が露出する。なお、酸化シリコン膜Ｏ１が形成されていない場合には、上記工程により活性領域の半導体基板ＳＢの上面が露出する。
【００３６】
この工程では、溝Ｔ１（図９または図１０参照）内の酸化シリコン膜Ｏ２の上面も少し除去されるため、溝Ｔ２の直上、つまり不活性領域における酸化シリコン膜Ｏ２の上面の高さと、活性領域における酸化シリコン膜Ｏ１の上面の高さとの高低差は、３ｎｍよりも小さくなる。つまり、酸化シリコン膜Ｏ１と酸化シリコン膜Ｏ２との境界において、それらの絶縁膜の上面における凹凸は殆どなくなる。
【００３７】
ただし、不活性領域における酸化シリコン膜Ｏ２の上面は、活性領域における酸化シリコン膜Ｏ１の上面よりも高い位置にある。酸化シリコン膜Ｏ１が形成されてない場合であっても、不活性領域における酸化シリコン膜Ｏ２の上面は、半導体基板ＳＢの上面よりも高い領域に位置している。以上の工程により、溝Ｔ２に埋め込まれた酸化シリコン膜Ｏ２からなる素子分離領域ＳＴＩを形成する。
【００３８】
次に、図１２に示すように、活性領域の半導体基板ＳＢの上面に、イオン注入法などを用いて不純物を打ち込む。ここでは、例えばＰ型の不純物（例えばＢ（ホウ素））を打ち込むことで、半導体基板ＳＢの上面にＰウエルＷＬを形成する。ＰウエルＷＬは、半導体基板ＳＢ内において、素子分離領域ＳＴＩよりも深い位置まで形成される。また、ここでは半導体基板ＳＢ上に形成した酸化シリコン膜（図示しない）などを加工するために、ドライエッチングまたはウェットエッチングを行ってもよい。
【００３９】
これらのイオン注入工程またはエッチング工程などを行うことにより、図１２に示すように、素子分離領域ＳＴＩの上面が一部除去されて後退する。つまり、イオン注入工程またはエッチング工程を行うことで、素子分離領域ＳＴＩの表面はウェットエッチングされる。また、これらのイオン注入工程またはエッチング工程を行う際にフォトレジスト膜を用いる場合、当該フォトレジスト膜を除去する工程においても、素子分離領域ＳＴＩの上面がウェットエッチングされるため、後退する。また、上記エッチング工程などを行った後に半導体基板ＳＢを洗浄する際にも、素子分離領域ＳＴＩの上面がウェットエッチングされるため、後退する。
【００４０】
これにより、酸化シリコン膜Ｏ２の上面が後退する。ここでは、酸化シリコン膜Ｏ２の上面の高さは、溝Ｔ２の側壁の近傍を除いて、半導体基板ＳＢの上面の高さよりも低くなっている。なお、ここでは酸化シリコン膜Ｏ１は除去されて半導体基板ＳＢの上面が露出していてもよいが、図では酸化シリコン膜Ｏ１が残る場合の構成を示している。
【００４１】
素子分離領域ＳＴＩの上面の中央部を第１領域とし、素子分離領域ＳＴＩの上面の当該中央部を挟む端部を第２領域とした場合、素子分離領域ＳＴＩの上面は第１領域よりも第２領域の方が高くなっていることが考えられる。ただし、逆に、素子分離領域ＳＴＩの上面は、第２領域よりも第１領域の方が高くなっていることも考えられる。
【００４２】
つまり、素子分離領域ＳＴＩの上面には、当該上面に沿って互いに並ぶ第１領域と第２領域とが存在し、第１領域よりも第２領域の方が、溝Ｔ２の側壁の近くに位置している。本実施の形態では、第２領域よりも第１領域の方が素子分離領域ＳＴＩの上面の高さが高い場合、第１領域における素子分離領域ＳＴＩの上面の高さと、第２領域の素子分離領域ＳＴＩの上面の高さとの差は５ｎｍ以下である。
【００４３】
次に、図１３に示すように、素子分離領域ＳＴＩ上および半導体基板ＳＢ上に、例えばＣＶＤ法を用いてポリシリコン膜ＰＳを形成する。ポリシリコン膜は素子分離領域ＳＴＩおよび半導体基板ＳＢのそれぞれの上面を覆って形成される。
【００４４】
次に、図１４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜ＰＳを加工する。これにより、素子分離領域ＳＴＩの上面と、半導体基板ＳＢの上面の一部とをポリシリコン膜ＰＳから露出させる。パターニングされたポリシリコン膜ＰＳは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート電極を構成する。なお、ポリシリコン膜ＰＳは容量素子の電極などとして用いてもよい。
【００４５】
次に、図１５に示すように、ポリシリコン膜ＰＳの側壁を覆う絶縁膜からなるサイドウォールＳＷを自己整合的に形成する。その後、素子分離領域ＳＴＩ、ポリシリコン膜ＰＳおよびサイドウォールＳＷから露出する半導体基板ＳＢの上面に高濃度のＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））をイオン注入法などにより導入することで、ポリシリコン膜ＰＳの横の半導体基板ＳＢの上面に拡散層ＤＦを形成する。拡散層ＤＦは、例えばＭＯＳＦＥＴのソース・ドレイン領域を構成する半導体領域である。その後、拡散層ＤＦの上面およびポリシリコン膜ＰＳの上面のそれぞれにシリサイド層（図示しない）を形成する。これにより、半導体素子であるＭＯＳＦＥＴを形成する。
【００４６】
続いて、ポリシリコン膜ＰＳ、素子分離領域ＳＴＩおよび半導体基板ＳＢの上面を覆うように、半導体基板ＳＢ上にＣＶＤ法などを用いて層間絶縁膜ＣＬを形成する。層間絶縁膜ＣＬは例えば酸化シリコン膜からなる。その後、層間絶縁膜ＣＬおよび酸化シリコン膜Ｏ１を貫通するコンタクトホールを形成した後、コンタクトホールを埋め込むコンタクトプラグを形成する。コンタクトプラグは、例えば主にＷ（タングステン）からなり、半導体基板ＳＢの上面にシリサイド層（図示しない）を介して、半導体基板ＳＢの上面の拡散層ＤＦに電気的に接続されている。その後は層間絶縁膜ＣＬ上に配線層を形成した後、半導体基板ＳＢをダイシングすることで個片化し、これにより複数の半導体チップを得る。
【００４７】
以上により、素子分離領域ＳＴＩを有する本実施の形態の半導体装置が完成する。
【００４８】
以下では、図２０〜図２１に示す比較例を用いて、本実施の形態の半導体装置の製造方法の効果について説明する。図２０〜図２１は、比較例である半導体装置の製造方法を示す断面図である。ここでは、第１、第２および第３の比較例について説明する。第１〜第３の比較例のいずれの製造工程も、図９または図１０を用いて説明したウェットエッチング工程を行わない点で、本実施の形態の半導体装置の製造工程と異なる。つまり、図７または図８を用いて説明した研磨工程の後は、続いて図１１を用いて説明した窒化シリコン膜Ｎ１の除去工程を行う。
【００４９】
第１の比較例の半導体装置の製造工程では、まず、図１〜図６を用いて説明した工程を行ったのち、図８を用いて説明した研磨工程を行う。
【００５０】
図８に示すように、研磨量が少なく、窒化シリコン膜Ｎ１が酸化シリコン膜Ｏ２により覆われた場合には、その後に続いて窒化シリコン膜Ｎ１の除去工程（図１１参照）を行おうとした際に、窒化シリコン膜Ｎ１が除去できなくなる。つまり、窒化シリコン膜Ｎ１は酸化シリコン膜Ｏ２により覆われているため、窒化シリコン膜Ｎ１をウェットエッチング法により除去するために薬液を用いても、窒化シリコン膜Ｎ１は薬液に晒されない。
【００５１】
したがって、図８を用いて説明したように、研磨工程における研磨量が不足した場合は、窒化シリコン膜Ｎ１を除去することができない。この場合、後述するように、半導体基板ＳＢに電気的に接続する目的でコンタクトプラグ（図１５参照）を形成しても、コンタクトプラグが窒化シリコン膜を貫通せず、コンタクトプラグと半導体基板ＳＢとの間で導通不良が起こる。また、半導体基板ＳＢ上に半導体素子が形成できない問題が生じる。
【００５２】
このため、窒化シリコン膜Ｎ１が除去されずに残った半導体基板、つまり半導体ウエハは廃棄されるか、または、上述した半導体装置の製造工程を最後まで行って半導体チップを複数形成した後、上記のように窒化シリコン膜Ｎ１が残った領域を含む半導体チップを廃棄する。これらの場合、半導体装置の製造工程における歩留まりが低下し、半導体装置の製造コストが増大する問題がある。
【００５３】
図８に示すように研磨量が不足することを回避するため、第２の比較例として、ＣＭＰ法などによる研磨時間を延長するなどして研磨量を増やすことが考えられる。しかし、これにより過度に研磨が行われた場合、第２の比較例として図２０に示すように、窒化シリコン膜Ｎ１（図６参照）が全て除去され、さらに窒化シリコン膜Ｎ１の下の酸化シリコン膜Ｏ１（図６参照）、半導体基板ＳＢの上面および溝Ｔ２内の酸化シリコン膜Ｏ２の上面まで研磨されることが考えられる。
【００５４】
図２０に示すように研磨量が過度に大きい場合、半導体基板ＳＢの上面が後退して溝Ｔ２の深さ、つまり酸化シリコン膜Ｏ２からなる素子分離領域ＳＴＩの膜厚が小さくなる。この場合、その後に行う工程、つまり図１１〜図１５を用いて説明した工程と同様の工程を行うことで半導体素子を形成しても、素子分離領域ＳＴＩが電気的な素子分離のために必要な深さを有していないため、複数の素子間における耐圧が保てなくなる虞がある。
【００５５】
また、図２０に示すように研磨量が過度に大きい場合、当該研磨工程の後に行われる、図１２を用いて説明したエッチング工程またはイオン注入工程などにより、酸化シリコン膜Ｏ２の上面が後退して溝Ｔ２の側壁が露出することが考えられる。この場合、素子分離領域ＳＴＩを跨ぐように複数の活性領域の相互間に亘って半導体基板ＳＢ上に導電膜が形成された際に、当該導電膜が溝Ｔ２の側壁に接することで、素子分離領域ＳＴＩを挟む複数の活性領域のそれぞれの半導体基板ＳＢが当該導電膜を介して短絡する虞がある。
【００５６】
上記の第１および第２の比較例に対し、以下では、第３の比較例として、図１〜図７を用いて説明した工程を行い、図７に示すように適正に研磨が行われた場合の半導体装置の製造工程について説明する。ここでも、図９または図１０を説明したウェットエッチング工程は行わない。したがって、溝Ｔ１内の酸化シリコン膜Ｏ２の上面の高さは、図９に示す溝Ｔ１内の酸化シリコン膜Ｏ２の上面の高さよりも高い。
【００５７】
上記のように適正に研磨が行われた第３の比較例の半導体装置の製造工程においては、図７に示す構造を得た後、図２１に示すように、図１１を用いて説明した工程と同様の工程を行う。つまり、図２１に示すように、窒化シリコン膜Ｎ１を除去することで、酸化シリコン膜Ｏ２からなる素子分離領域ＳＴＩを形成する。これにより半導体基板ＳＢ上において露出した酸化シリコン膜Ｏ２の上面と酸化シリコン膜Ｏ２の上面との間には、段差が形成されている。つまり、酸化シリコン膜Ｏ２の上面は、酸化シリコン膜Ｏ２の横の酸化シリコン膜Ｏ１の上面、および半導体基板ＳＢの上面に比べて、上方に突出している。
【００５８】
ここで、酸化シリコン膜Ｏ１の上面より上の酸化シリコン膜Ｏ２の側壁は逆テーパーがついた形状となっている。つまり、酸化シリコン膜Ｏ１上の酸化シリコン膜Ｏ２の側壁は庇状になっており、当該側壁と、その直下の酸化シリコン膜Ｏ１との間には空間がある。このため、酸化シリコン膜Ｏ１上において、素子分離領域ＳＴＩの端部である酸化シリコン膜Ｏ２の側壁には、窪みが形成されている。このように、酸化シリコン膜Ｏ１の上面より上の酸化シリコン膜Ｏ２の側壁が、逆テーパーがついた形状となっているのは、窒化シリコン膜Ｎ１（図６参照）の側壁にテーパーがついているためである。
【００５９】
次に、図２２に示すように、図１２を用いて説明した工程と同様の工程を行うことで、半導体基板ＳＢの上面にＰウエルＷＬを形成する。ここで行うイオン注入またはエッチングなどにより、素子分離領域ＳＴＩの上面はウェットエッチングされる。よって、素子分離領域ＳＴＩの露出している表面が後退するため、素子分離領域ＳＴＩの端部の上記窪みが大きくなる。これにより、素子分離領域ＳＴＩの上面には段差が生じるため、当該上面の端部と当該上面の中央との間に１５ｎｍ程度の高低差が生じる。素子分離領域ＳＴＩの上面の中央部の高さは、半導体基板ＳＢの上面よりも高い領域に位置している。
【００６０】
次に、図２３に示すように、図１３を用いて説明した工程と同様の工程を行うことで、半導体基板ＳＢ上におよび素子分離領域ＳＴＩ上にポリシリコン膜ＰＳを形成する。ここでは、素子分離領域ＳＴＩの上面に段差が形成され、素子分離領域ＳＴＩの上面の一部の高さが酸化シリコン膜Ｏ１の上面の高さよりも高いため、素子分離領域ＳＴＩの直上のポリシリコン膜ＰＳの上面は、酸化シリコン膜Ｏ１の直上のポリシリコン膜ＰＳの上面よりも高い領域に位置している。つまり、ポリシリコン膜ＰＳの上面には、不活性領域と活性領域との間で高低差が生じている。
【００６１】
次に、図２４に示すように、図１４を用いて説明した工程と同様の工程を行うことで、ポリシリコン膜ＰＳをパターニングする。ここでは、フォトリソグラフィ技術を用いて、ポリシリコン膜ＰＳ上に形成したフォトレジスト膜（図示しない）を露光・現像することでフォトレジスト膜のパターンを形成し、当該パターンをマスクとして用いてドライエッチングを行うことで、ポリシリコン膜ＰＳを加工する。この後は、図１５を用いて説明した工程を行い、拡散層およびコンタクトプラグなどを形成することで、比較例の半導体装置が完成する。なお、図２４は図２３に比べて半導体基板ＳＢなどを拡大して示している。
【００６２】
ここで、図２３に示すように、ポリシリコン膜ＰＳの上面には不活性領域と活性領域とで高低差があるため、ポリシリコン膜ＰＳ上に形成する上記フォトレジスト膜（図示しない）の上面にも工程差が生じる。このため、図２４を用いて説明したパターニング工程では、当該フォトレジスト膜の上面全体に焦点を合わせて露光を行うことが困難となる。よって、デフォーカスが起きることによりフォトレジスト膜の信頼性が低下し、または、ポリシリコン膜ＰＳの加工精度が低下する問題が生じる。したがって、半導体装置の製造工程における歩留まりが低下する虞がある。
【００６３】
また、図２４に示すように、ポリシリコン膜ＰＳの一部が除去されず、素子分離領域ＳＴＩの上面の段差部分の窪みの中に残ることが考えられる。これは、異方性エッチングであるドライエッチングによりポリシリコン膜ＰＳを加工した際に、素子分離領域ＳＴＩの上面の端部近傍に形成された上記窪みの中のポリシリコン膜ＰＳを除去することができないためである。このようなポリシリコン膜ＰＳの残渣は、素子分離領域ＳＴＩの上面の段差の工程差が１５ｎｍ以上になると生じやすくなる。
【００６４】
上記のように除去されずに素子分離領域ＳＴＩの上面の窪みに残ったポリシリコン膜ＰＳは、平面視において所定の方向に延在する素子分離領域ＳＴＩに沿って延在している。上記のポリシリコン膜ＰＳのパターニング工程の後に洗浄工程またはエッチング工程などを行った場合に、上記窪みに残ったポリシリコン膜ＰＳが素子分離領域ＳＴＩの表面から剥がれた場合、素子同士などを短絡させる原因となる。また、素子分離領域ＳＴＩの表面から剥がれたポリシリコン膜ＰＳは半導体基板ＳＢ上においてエッチング残渣として残るため、後の半導体基板ＳＢ上の成膜工程における成膜不良の原因となる。このようにポリシリコン膜ＰＳの残渣により短絡または成膜不良が起こることで、半導体装置の信頼性が低下し、また、半導体装置の製造工程の歩留まりが低下する問題が生じる。
【００６５】
ここで、図２０を用いて説明した第２の比較例のように、過度な研磨により窒化シリコン膜Ｎ１（図６参照）が完全に除去され、半導体基板ＳＢの上面か研磨されることを防ぐために、図１を用いて説明した工程において形成する窒化シリコン膜Ｎ１の膜厚をより大きくすることが考えられる。具体的には、窒化シリコン膜Ｎ１の膜厚を２００ｎｍ以上にすれば、研磨量にばらつきがあっても、図７に示すように窒化シリコン膜Ｎ１の膜厚の途中で研磨を止めることが容易となる。
【００６６】
しかし、窒化シリコン膜Ｎ１の膜厚が大きい場合、図７に示すように窒化シリコン膜Ｎ１の膜厚の途中まで研磨を行い、適正に研磨を行うことができたとしても、溝Ｔ１内に形成された酸化シリコン膜Ｏ２の高さが高くなる。したがって、図２１に示すように窒化シリコン膜Ｎ１を除去した後の、酸化シリコン膜Ｏ１上の酸化シリコン膜Ｏ２の側壁の段差が大きくなるため、図２４に示す素子分離領域ＳＴＩの表面の窪みにポリシリコン膜ＰＳが残りやすくなる。この場合、ポリシリコン膜ＰＳの残渣が生じることによる短絡または成膜不良の発生がより顕著となる。
【００６７】
したがって、素子分離領域ＳＴＩの上面の段差を小さくする観点から、窒化シリコン膜Ｎ１（図６参照）の膜厚を大きくすることは望ましくない。特に、窒化シリコン膜Ｎ１の膜厚が２００ｎｍ以上である場合、ポリシリコン膜ＰＳの残渣の発生がさらに顕著となる。
【００６８】
以上に３通りの比較例について説明したが、これらに対し、本実施の形態では、図９または図１０を用いて説明したように、研磨工程の後に、酸化シリコン膜Ｏ２の一部を除去するウェットエッチング工程を追加している。
【００６９】
これにより、第１の比較例で図８を用いて説明したように、窒化シリコン膜Ｎ１が研磨量不足により酸化シリコン膜Ｏ２に覆われた場合であっても、ウェットエッチングにより窒化シリコン膜Ｎ１の上面を露出させ、さらに、溝Ｔ１の側壁の一部、つまり窒化シリコン膜Ｎ１の側壁の一部を露出させることができる。したがって、図８を用いて説明した研磨工程の研磨量が比較的小さくても、図１１を用いて説明した窒化シリコン膜Ｎ１の除去工程において、窒化シリコン膜Ｎ１を除去することができる。よって、その後の工程で半導体素子を正常に形成することができるため、半導体装置の製造工程における歩留まりを向上させ、半導体装置の製造コストを低減することができる。
【００７０】
また、第２の比較例で図２０を用いて説明したように、過剰に研磨を行うことで半導体基板ＳＢの上面が後退し、素子分離領域ＳＴＩの膜厚が小さくなることを防ぐことができる。これは、図８を用いて上述したように、研磨量が不足して窒化シリコン膜Ｎ１上に酸化シリコン膜Ｏ２が残ったとしても、当該酸化シリコン膜Ｏ２は、図１０を用いて説明したウェットエッチングにより除去することができ、これにより、図７または図８を用いて説明した研磨工程における研磨量を小さくなるように研磨時間などを調整することが可能となるためである。つまり、本実施の形態では、研磨量を抑えることにより生じる問題を排除することができるため、過剰な研磨を行わないように研磨量を制御することが容易となる。
【００７１】
また、本実施の形態では、図１を用いて説明した工程において形成した窒化シリコン膜Ｎ１の膜厚をより大きくすることで、上記研磨工程における過剰な研磨を防ぐことも可能である。これは、図９または図１０を用いて説明したウェットエッチング工程を行うことで、溝Ｔ１内の酸化シリコン膜Ｏ２の高さを任意に低減することができるためである。これにより、窒化シリコン膜Ｎ１の膜厚を大きくしても、素子分離領域ＳＴＩ（図１１参照）の上面に大きな段差が形成され、ポリシリコン膜の残渣が生じることを防ぐことができる。
【００７２】
このため、本実施の形態では、窒化シリコン膜Ｎ１の膜厚（図１参照）を２００ｎｍ以上にしても、素子分離領域ＳＴＩの上面に段差が形成されることを防ぐことができる。よって、窒化シリコン膜Ｎ１上の酸化シリコン膜Ｏ２を研磨する際の研磨量にばらつきがあっても、図７に示すように窒化シリコン膜Ｎ１の膜厚の途中で研磨を止めることが容易となり、半導体基板ＳＢの上面が研磨されることを防ぐことができる。
【００７３】
また、第３の比較例で図２１〜図２４を用いて説明したように、素子分離領域ＳＴＩの上面に段差が生じることを防ぎ、ポリシリコン膜の残渣の発生を防ぐことができるため、半導体素子間での短絡、または半導体基板ＳＢ上の成膜不良などを防ぐことができ、これにより半導体装置の信頼性を向上し、また、半導体装置の製造工程の歩留まりを高めることができる。これは、図９または図１０を用いて説明したように、研磨後のウェットエッチング工程により、溝Ｔ１内の酸化シリコン膜Ｏ２の高さを極力低くすることが可能であり、このため、窒化シリコン膜Ｎ１の除去工程（図１１参照）を行った際に、酸化シリコン膜Ｏ２と酸化シリコン膜Ｏ１とのそれぞれの上面の間の段差を小さくすることができるためである。
【００７４】
これにより、図１１に示す素子分離領域ＳＴＩの上面と半導体基板ＳＢの上面との工程差は小さくなり、半導体基板ＳＢおよび素子分離領域ＳＴＩを含む基板の上面は平坦に近くなるため、図１２に示すようにイオン注入などを行っても、素子分離領域ＳＴＩの表面に窪みは形成されない。したがって、図１３および図１４に示すように、ポリシリコン膜ＰＳを成膜した後に加工しても、素子分離領域ＳＴＩの表面にポリシリコン膜ＰＳの残渣が形成されることを防ぐことができる。
【００７５】
以下では、本実施の形態の半導体装置の製造方法の変形例について、図１６〜図１９を用いて説明する。図１６〜図１９は、本実施の形態の半導体装置の製造方法の変形例を説明する断面図である。本変形例の製造方法は、素子分離領域に隣接する半導体基板上に、酸化シリコン膜からなるバーズビークを形成する点で、図１〜図１５を用いて説明した製造方法とは異なる。
【００７６】
本変形例では、まず、図１および図２を用いて説明した工程を行うことで、ハードマスクである窒化シリコン膜Ｎ１から半導体基板ＳＢの上面の一部を露出させる。
【００７７】
次に、図１６に示すように、熱酸化法などを用いて酸化処理を行い、溝Ｔ１の底部の半導体基板ＳＢ上に、酸化シリコン膜Ｏ１よりも膜厚が大きい酸化シリコン膜Ｏ３を形成する。このとき、溝Ｔ１の底部の酸化シリコン膜Ｏ１を除去して半導体基板ＳＢの上面を酸化シリコン膜Ｏ１から露出させてから当該酸化処理を行ってもよい。なお、ここでは、図において酸化シリコン膜Ｏ１、Ｏ３、および、後の工程で形成する酸化シリコン膜Ｏ２（図１８参照）のそれぞれの境界を示さず、それらの膜が一体となった構造を図示する。
【００７８】
酸化シリコン膜Ｏ３は、半導体基板ＳＢの上面の一部とＯ（酸素）とが反応して形成される。酸化シリコン膜Ｏ３は、酸化シリコン膜Ｏ１よりも大きい膜厚で形成されるため、酸化シリコン膜Ｏ３の底面は酸化シリコン膜Ｏ１の底面よりも低い領域に位置し、酸化シリコン膜Ｏ３の上面は酸化シリコン膜Ｏ１の上面よりも高い領域に位置する。
【００７９】
また、酸化シリコン膜Ｏ３の端部は活性領域に形成された窒化シリコン膜Ｎ１と半導体基板ＳＢのとの間にも、潜り込むようにして形成される。窒化シリコン膜Ｎ１の直下に形成された酸化シリコン膜Ｏ３の端部は、溝Ｔ１から離れるにつれて膜厚が小さくなる、いわゆるバーズビークの形状を有している。酸化シリコン膜Ｏ３の端部の直上の窒化シリコン膜Ｎ１は酸化シリコン膜Ｏ３が形成されることにより上方に反り上がる。
【００８０】
次に、図１７に示すように、図３を用いて説明した工程と同様のエッチング工程を行うことで、酸化シリコン膜Ｏ３および半導体基板ＳＢとを開口する溝Ｔ２を形成する。溝Ｔ２は酸化シリコン膜Ｏ３を貫通して半導体基板ＳＢの途中深さまで達する。ここで、溝Ｔ１の下の酸化シリコン膜Ｏ３は除去されるが、窒化シリコン膜Ｎ１と半導体基板ＳＢとの間のバーズビーク状の酸化シリコン膜Ｏ３は除去されずに残る。つまり、溝Ｔ２の側壁に酸化シリコン膜Ｏ３が残る。
【００８１】
次に、図１８に示すように、図４〜図６を用いて説明した工程と同様の工程を行うことで、溝Ｔ１内およびＴ２内に酸化シリコン膜Ｏ２を埋め込む。ここで、酸化シリコン膜Ｏ３を形成したことにより、窒化シリコン膜Ｎ１の端部が反り上がっているため、窒化シリコン膜Ｎ１の側壁は酸化シリコン膜Ｏ３の形成前の状態よりも上向きとなっている。このため、窒化シリコン膜Ｎ１の側壁、つまり溝Ｔ１内の側壁に接する酸化シリコン膜Ｏ２は大きな逆テーパーのついた形状となっている。
【００８２】
次に、図１９に示すように、図７〜図１４を用いて説明した工程と同様の工程を行うことにより、酸化シリコン膜Ｏ２からなる素子分離領域ＳＴＩと、ポリシリコン膜ＰＳからなるゲート電極を形成する。その後、図１５を用いて説明した工程と同様の工程を行うことで、本変形例の半導体装置が完成する。すなわち、半導体基板ＳＢ上の酸化シリコン膜Ｏ２の一部および窒化シリコン膜Ｎ１の一部を研磨することで除去した後、ウェットエッチング工程（図９または図１０参照）を行い、続いて窒化シリコン膜Ｎ１を除去することで、素子分離領域ＳＴＩを形成する。その後は、各種のイオン注入工程、エッチング工程および成膜工程などを経て、半導体素子を形成し、さらに、コンタクトプラグと層間絶縁膜とを含むコンタクト層を形成する。
【００８３】
本変形例では、図１７に示すように、溝Ｔ２に隣接する領域における窒化シリコン膜Ｎ１の端部と、当該窒化シリコン膜Ｎ１の端部の直下の半導体基板ＳＢとの間に、酸化シリコン膜Ｏ３からなるバーズビークを形成することにより、図１９に示すように、半導体基板ＳＢと素子分離領域ＳＴＩとの境界の肩部の傾斜をなだらかにすることができる。これにより、完成した半導体装置の当該境界、つまり半導体基板ＳＢの上面の角部において、電界が集中することを防ぐことができる。よって、半導体装置の耐圧を向上させることができるため、半導体装置の信頼性を向上させることができる。
【００８４】
図２１〜図２３を用いて説明した第３の比較例のように、研磨工程（図７または図８参照）を行った後に酸化シリコン膜Ｏ２を後退させるエッチング工程を行わずに窒化シリコン膜Ｎ１を除去する工程（図２１参照）を行った場合、酸化シリコン膜Ｏ２の側壁であって、半導体基板ＳＢの上面上における側壁の逆テーパーは、図２１を用いて説明した場合よりも大きくなる。これは、図１８を用いて説明したように、酸化シリコン膜Ｏ３を形成することで、酸化シリコン膜Ｏ３の直上の窒化シリコン膜Ｎ１の端部が反るように持ち上げられることで、窒化シリコン膜Ｎ１の側壁が上向きとなり、当該側壁に接して形成された酸化シリコン膜Ｏ２の側壁の傾きが大きくなったためである。
【００８５】
これにより、上記比較例においてバーズビーク状の酸化シリコン膜Ｏ３を形成した場合は、窒化シリコン膜Ｎ１除去工程（図２１参照）後の窒化シリコン膜Ｎ１の表面に形成された窪みが大きくなるため、当該窪みの内側にポリシリコン膜ＰＳ（図２４参照）が残りやすくなることで、当該ポリシリコン膜ＰＳの残渣による短絡または成膜不良などの問題の発生が顕著となる。
【００８６】
これに対して、本実施の形態の上記変形例では、図９または図１０を用いて説明したエッチング工程を行うため、窒化シリコン膜Ｎ１と同じ高さの酸化シリコン膜Ｏ２、つまり溝Ｔ１内の酸化シリコン膜Ｏ２の高さを極力低くすることができる。したがって、バーズビークの形成により窒化シリコン膜Ｎ１が持ち上げられたとしても、素子分離領域ＳＴＩの上面に段差が形成されることを防ぐことができるため、上記ポリシリコン膜ＰＳの残渣（図２４参照）により短絡または成膜不良などが起きることを防ぐことができる。これにより、半導体装置の信頼性を向上させ、半導体装置の製造工程における歩留まりを向上させることができる。
【００８７】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８８】
Ｏ１〜Ｏ３    酸化シリコン膜
Ｎ１    窒化シリコン膜
ＳＢ    半導体基板
ＳＴＩ    素子分離領域
Ｔ１、Ｔ２    溝
【図１】
2016018937.tif 000003
【図２】
2016018937.tif 000004
【図３】
2016018937.tif 000005
【図４】
2016018937.tif 000006
【図５】
2016018937.tif 000007
【図６】
2016018937.tif 000008
【図７】
2016018937.tif 000009
【図８】
2016018937.tif 000010
【図９】
2016018937.tif 000011
【図１０】
2016018937.tif 000012
【図１１】
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【図１２】
2016018937.tif 000014
【図１３】
2016018937.tif 000015
【図１４】
2016018937.tif 000016
【図１５】
2016018937.tif 000017
【図１６】
2016018937.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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