(57)【要約】      （修正有）【課題】比誘電率の高い誘電体膜を有するキャパシタを備える半導体装置及びその製造方法を提供する。【解決手段】半導体装置１００は、キャパシタを備える。キャパシタは、下部電極１２０と、上部電極２９０と、下部電極１２０と上部電極２９０の間に配された容量絶縁膜２８０と、下部電極１２０と容量絶縁膜２８０との間に配され、酸化チタンを含む第１金属酸化膜（酸化チタン部２３１）と、を備える。容量絶縁膜２８０は、第１金属酸化膜２３１に積層され、主として正方晶の酸化ジルコニウムを含む第１絶縁膜（第２酸化ジルコニウム膜２５０）を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
キャパシタを備える半導体装置であって、
前記キャパシタは、第１電極と、第２電極と、前記第１電極と前記第２電極の間に配された誘電体膜と、前記第１電極と前記誘電体膜との間に配され、酸化チタンを含む第１金属酸化膜と、を備え、
前記誘電体膜は、前記第１金属酸化膜に積層され、主として正方晶の酸化ジルコニウムを含む第１絶縁膜を有する、半導体装置。
【請求項２】
前記第１絶縁膜は、
前記第１金属酸化膜側に、主として正方晶の酸化ジルコニウムを含む第２金属酸化膜と、
前記第２金属酸化膜に積層され、酸化ジルコニウム部及び酸化チタン部の混在層である第３金属酸化膜と、
前記第３金属酸化膜に積層され、主として正方晶の酸化ジルコニウムを含む第４金属酸化膜と、
を有する、請求項１に記載の半導体装置。
【請求項３】
前記第３金属酸化膜における前記酸化チタン部の平面占有率は５％〜３０％である、請求項２に記載の半導体装置。
【請求項４】
前記第３金属酸化膜における前記酸化チタン部の平面占有率は１０％〜２０％である、請求項２に記載の半導体装置。
【請求項５】
前記第３金属酸化膜の厚さは、１分子の大きさに相当する厚さである、請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記誘電体膜は、前記第１絶縁膜に積層され、酸化アルミニウム膜を含む第２絶縁膜をさらに有する、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記誘電体膜は、前記第１絶縁膜に積層された第２絶縁膜をさらに有し、
前記第２絶縁膜は、前記第１絶縁膜側に配され、酸化アルミニウムを含む第５金属酸化膜と、前記第５金属酸化膜に積層され、酸化チタンを含む第６金属酸化膜と、を有する、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項８】
前記第１絶縁膜は、前記第４金属酸化膜に積層され、酸化ジルコニウム部及び酸化アルミニウム部の混在層である第７金属酸化膜をさらに有する、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記第７金属酸化膜における前記酸化アルミニウム部の平面占有率は５％〜１５％である、請求項８に記載の半導体装置。
【請求項１０】
前記第４金属酸化膜及び前記第７金属酸化膜の積層体とする単位膜が複数積層されている、請求項８又は９に記載の半導体装置。
【請求項１１】
前記誘電体膜は、前記第１絶縁膜に積層された第３絶縁膜をさらに有し、
前記第３絶縁膜は、前記第１絶縁膜側に配され、酸化アルミニウムを含む第８金属酸化膜と、前記第８金属酸化膜に積層され、酸化ジルコニウムを含む第９金属酸化膜と、を有する、請求項１〜１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第８金属酸化膜及び前記第９金属酸化膜は複数積層されている、請求項１１に記載の半導体装置。
【請求項１３】
半導体基板上に、第１電極を形成する工程と、
前記第１電極に積層して、酸化チタンを含む第１金属酸化膜を形成する工程と、
前記第１金属酸化膜に積層して、誘電体膜を形成する工程と、
前記誘電体膜に積層して、第２電極を形成する工程と、を含む、
前記誘電体膜を形成する工程は、主として正方晶の酸化ジルコニウムを含む第１絶縁膜を形成する工程を含む、半導体装置の製造方法。
【請求項１４】
前記第１絶縁膜を形成する工程は、
原子層堆積法により、前記第１金属酸化膜に積層すると共に、酸化ジルコニウムを含む第２金属酸化膜を形成する工程と、
原子層堆積法により、前記第２金属酸化膜に積層すると共に、酸化ジルコニウム部及び酸化チタン部の混在層である第３金属酸化膜を形成する工程と、
原子層堆積法により、前記第３金属酸化膜に積層すると共に、酸化ジルコニウムを含む第４金属酸化膜を形成する工程と、
前記第２金属酸化膜、前記第３金属酸化膜及び前記第４金属酸化膜に熱処理を施し、酸化ジルコニウムを主として正方晶に結晶化させる工程と、
を含む、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記熱処理は、前記第２電極を形成するときの熱処理である、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１絶縁膜に積層して、酸化アルミニウムを含む第２絶縁膜を形成する工程をさらに含む、請求項１３〜１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記第２絶縁膜を形成する工程は、前記第１絶縁膜上に積層すると共に、酸化アルミニウムを含む第５金属酸化膜を形成する工程と、前記第５金属酸化膜に積層すると共に、酸化チタンを含む第６金属酸化膜を形成する工程と、を含む、請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第１絶縁膜を形成する工程は、
原子堆積法により、前記第４金属酸化膜に積層すると共に、酸化ジルコニウム及び酸化アルミニウムの混在層である第７金属酸化膜を形成する工程と、をさらに含む、請求項１３〜１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記第１電極は酸化チタンで形成し、
前記第１金属酸化膜を形成する工程は、前記第１電極の一部を酸化する工程を含む、請求項１３〜１８のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
前記第１金属酸化膜を形成する工程は、原子層堆積法により、酸化チタンを積層する工程をさらに含む、請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に、本発明は、キャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置となるＤＲＡＭ（Dynamic Random Access Memory）では、微細化に対応するために一つのセルトランジスタと一つのキャパシタとで構成されるメモリセルが主流となっている。近年、微細化の進展が著しいＤＲＡＭを構成するキャパシタでは、より大きな容量値を得るために容量絶縁膜に酸化シリコン（ＳｉＯ）膜や窒化シリコン（ＳｉＮ）膜などよりも誘電率の大きい酸化ジルコニウム（ＺｒＯ）膜が用いられるようになってきた。
【０００３】
特許文献１には、上部電極と単層の酸化ジルコニウム膜との間に酸化チタン膜を介在させるＴＺ構造、及びＴＺ構造に加えて、下部電極との間にも酸化チタン膜を介在させるＴＺＴ構造が記載されている。特許文献２には、酸化ジルコニウム膜の間に酸化アルミニウム膜をサンドイッチするＺＡＺ構造に対して、上部電極との間に酸化チタン膜を介在させるＴＺＡＺ構造、ＴＺＡＺ構造に加えて下部電極との間にも酸化チタン膜を介在させるＴＺＡＺＴ構造が記載されている。特許文献３には、通常の原子層堆積法（ＡＬＤ；Atomic Layer Deposition）法では得られない極めて薄い酸化アルミニウム膜が得られる吸着サイトブロッキング（ＡＳＢ）ＡＬＤ法による酸化アルミニウム膜形成法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−８００９５号公報
【特許文献２】特開２０１２−８００９４号公報
【特許文献３】特開２０１２−６９８７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明の観点から与えられる。
【０００６】
特許文献１に記載のような容量絶縁膜において酸化ジルコニウム膜の高誘電率性を発現させるためには、酸化ジルコニウムを結晶化させる必要がある。しかしながら、特許文献１に記載の酸化ジルコニウムの結晶相は立方晶であると考えられる。そこで、立方晶よりも誘電率が高い正方晶に酸化ジルコニウムを結晶化させることが望まれている。
【０００７】
特許文献２に記載の技術においては、酸化ジルコニウム膜の間にリーク電流耐性の大きい酸化アルミニウム（ＡｌＯ）膜などを介在させるサンドイッチ構造の容量絶縁膜が考案されている。しかし、酸化アルミニウム膜は誘電率が低いため、最終的に得られる容量値が低下してしまう。
【課題を解決するための手段】
【０００８】
本発明の第１視点によれば、キャパシタを備える半導体装置が提供される。キャパシタは、第１電極と、第２電極と、第１電極と第２電極の間に配された誘電体膜と、第１電極と誘電体膜との間に配され、酸化チタンを含む第１金属酸化膜と、を備える。誘電体膜は、第１金属酸化膜に積層され、主として正方晶の酸化ジルコニウムを含む第１絶縁膜を有する。
【０００９】
本発明の第２視点によれば、半導体基板上に、第１電極を形成する工程と、第１電極に積層して、酸化チタンを含む第１金属酸化膜を形成する工程と、第１金属酸化膜に積層して、誘電体膜を形成する工程と、誘電体膜に積層して、第２電極を形成する工程と、を含む半導体装置の製造方法が提供される。誘電体膜を形成する工程は、主として正方晶の酸化ジルコニウムを含む第１絶縁膜を形成する工程を含む。
【発明の効果】
【００１０】
静電容量の高いキャパシタを得ることができる。
【図面の簡単な説明】
【００１１】
【図１】本開示の第１実施形態に係る半導体装置の概略部分断面図。
【図２】図１とは異なる形態の本開示の第１実施形態に係る半導体装置の概略部分断面図。
【図３】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図４】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図５】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】下部電極を形成するＡＬＤ−ＣＶＤ法におけるガスフローシーケンスの一例。
【図７】第１保護膜を形成するＡＬＤ−ＣＶＤ法におけるガスフローシーケンスの一例。
【図８】結晶化促進膜層を形成するＡＬＤ−ＣＶＤ法におけるガスフローシーケンスの一例。
【図９】キャパシタの製造方法を説明するためのフローチャート。
【図１０】本開示の第２実施形態に係る半導体装置の概略部分断面図。
【図１１】単位積層膜を形成するＡＬＤ−ＣＶＤ法におけるガスフローシーケンス。
【図１２】本開示の第３実施形態に係る半導体装置の概略部分断面図。
【図１３】本開示の第４実施形態に係る半導体装置の概略断面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線における半導体装置の概略断面図。
【図１５】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１６】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１７】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１８】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１９】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２０】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２１】本開示の第５実施形態に係る半導体装置の概略断面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線における半導体装置の概略断面図。
【図２３】第５実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２４】第５実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図２５】実施例における測定結果を示すグラフ。
【発明を実施するための形態】
【００１２】
上記各視点の好ましい形態を以下に記載する。
【００１３】
上記第１視点の好ましい形態によれば、第１絶縁膜は、第１金属酸化膜側に、主として正方晶の酸化ジルコニウムを含む第２金属酸化膜と、第２金属酸化膜に積層され、酸化ジルコニウム部及び酸化チタン部の混在層である第３金属酸化膜と、第３金属酸化膜に積層され、主として正方晶の酸化ジルコニウムを含む第４金属酸化膜と、を有する。
【００１４】
上記第１視点の好ましい形態によれば、第３金属酸化膜における酸化チタン部の平面占有率は５％〜３０％である。
【００１５】
上記第１視点の好ましい形態によれば、第３金属酸化膜における酸化チタン部の平面占有率は１０％〜２０％である。
【００１６】
上記第１視点の好ましい形態によれば、第３金属酸化膜の厚さは、１分子の大きさに相当する厚さである。
【００１７】
上記第１視点の好ましい形態によれば、誘電体膜は、第１絶縁膜に積層され、酸化アルミニウム膜を含む第２絶縁膜をさらに有する。
【００１８】
上記第１視点の好ましい形態によれば、誘電体膜は、第１絶縁膜に積層された第２絶縁膜をさらに有する。第２絶縁膜は、第１絶縁膜側に配され、酸化アルミニウムを含む第５金属酸化膜と、第５金属酸化膜に積層され、酸化チタンを含む第６金属酸化膜と、を有する。
【００１９】
上記第１視点の好ましい形態によれば、第１絶縁膜は、第４金属酸化膜に積層され、酸化ジルコニウム部及び酸化アルミニウム部の混在層である第７金属酸化膜をさらに有する。
【００２０】
上記第１視点の好ましい形態によれば、第７金属酸化膜における酸化アルミニウム部の平面占有率は５％〜１５％である。
【００２１】
上記第１視点の好ましい形態によれば、第４金属酸化膜及び第７金属酸化膜の積層体とする単位膜が複数積層されている。
【００２２】
上記第１視点の好ましい形態によれば、誘電体膜は、第１絶縁膜に積層された第３絶縁膜をさらに有する。第３絶縁膜は、第１絶縁膜側に配され、酸化アルミニウムを含む第８金属酸化膜と、第８金属酸化膜に積層され、酸化ジルコニウムを含む第９金属酸化膜と、を有する。
【００２３】
上記第１視点の好ましい形態によれば、第８金属酸化膜及び第９金属酸化膜は複数積層されている。
【００２４】
上記第２視点の好ましい形態によれば、第１絶縁膜を形成する工程は、原子層堆積法により、第１金属酸化膜に積層すると共に、酸化ジルコニウムを含む第２金属酸化膜を形成する工程と、原子層堆積法により、第２金属酸化膜に積層すると共に、酸化ジルコニウム部及び酸化チタン部の混在層である第３金属酸化膜を形成する工程と、原子層堆積法により、第３金属酸化膜に積層すると共に、酸化ジルコニウムを含む第４金属酸化膜を形成する工程と、第２金属酸化膜、第３金属酸化膜及び第４金属酸化膜に熱処理を施し、酸化ジルコニウムを主として正方晶に結晶化させる工程と、を含む。
【００２５】
上記第２視点の好ましい形態によれば、熱処理は、第２電極を形成するときの熱処理である。
【００２６】
上記第２視点の好ましい形態によれば、第１絶縁膜に積層して、酸化アルミニウムを含む第２絶縁膜を形成する工程をさらに含む。
【００２７】
上記第２視点の好ましい形態によれば、第２絶縁膜を形成する工程は、第１絶縁膜上に積層すると共に、酸化アルミニウムを含む第５金属酸化膜を形成する工程と、第５金属酸化膜に積層すると共に、酸化チタンを含む第６金属酸化膜を形成する工程と、を含む。
【００２８】
上記第２視点の好ましい形態によれば、第１絶縁膜を形成する工程は、原子堆積法により、第４金属酸化膜に積層すると共に、酸化ジルコニウム及び酸化アルミニウムの混在層である第７金属酸化膜を形成する工程と、をさらに含む。
【００２９】
上記第２視点の好ましい形態によれば、第１電極は酸化チタンで形成する。第１金属酸化膜を形成する工程は、第１電極の一部を酸化する工程を含む。
【００３０】
上記第２視点の好ましい形態によれば、第１金属酸化膜を形成する工程は、原子層堆積法により、酸化チタンを積層する工程をさらに含む。
【００３１】
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。また、図示の寸法及び比率は、図示の態様に限定することを意図するものではない。各実施形態において、同じ要素には同じ符号を付してある。なお、断面図において、ハッチングを付していない要素が存在するが、いずれも断面を示している。
【００３２】
本開示の第１実施形態に係る半導体装置について説明する。図１に、本開示の第１実施形態に係る半導体装置の概略部分断面図を示す。
【００３３】
半導体装置１００は、半導体基板１１０と、半導体基板１１０に電気的に接続されたキャパシタと、を備える。図１においては、トランジスタなどのアクティブ素子、配線、容量コンタクトプラグ等の図示を省略し、キャパシタ部分のみを図示している。
【００３４】
キャパシタは、半導体基板１１０側に配された下部電極１２０と、下部電極１２０に接して配された第１保護膜２１０と、第１保護膜２１０上に配された容量絶縁膜２８０と、容量絶縁膜２８０上に配された上部電極２９０と、上部電極２９０上に配されたプレート電極２９５と、を備える。容量絶縁膜２８０は、第１保護膜２１０側に接して配された第１容量絶縁膜２６０と、第１容量絶縁膜２６０に接して配された第２容量絶縁膜２７０と、を備える。
【００３５】
下部電極１２０は、例えば、酸化チタンで形成することができる。下部電極１２０のＺ方向の厚さは例えば８ｎｍとすることができる。
【００３６】
第１金属酸化膜としての第１保護膜２１０は、例えば、第１酸化チタン（ＴｉＯ）膜とすることができる。第１保護膜２１０は、Ｘ方向に連続した酸化チタン膜とすることができる。第１保護膜２１０は、例えば、下部電極１２０が酸化チタンである場合、下部電極１２０の表面を熱酸化して得られる酸化チタン膜とすることができる。第１保護膜２１０のＺ方向の厚さは、例えば、０．６ｎｍ〜１．０ｎｍとすることができる。第１保護膜２１０は、窒化チタン膜からなる下部電極１２０と、後述する第１酸化ジルコニウム（ＺｒＯ）膜２２０との反応を防止すると共に、第１酸化ジルコニウム膜２２０の剥離を防止する接着層として機能する。
【００３７】
第１容量絶縁膜２６０は、主として正方晶である酸化ジルコニウムを含有する金属酸化膜である。第１容量絶縁膜２６０は、第２金属酸化膜としての第１酸化ジルコニウム膜２２０及び第３金属酸化膜２３０を有する結晶化促進膜層２４０と、結晶化促進膜層２４０上に配された第４金属酸化膜としての第２酸化ジルコニウム膜２５０と、を備える。第１酸化ジルコニウム膜２２０は、第１保護膜２１０の表面２１１に接して配される。第３金属酸化膜２３０は、第１酸化ジルコニウム膜２２０の表面２２１に接して配される。
【００３８】
第１酸化ジルコニウム膜２２０は、Ｘ方向に連続する酸化ジルコニウム膜とすることができる。第１酸化ジルコニウム膜２２０は、Ｚ方向の厚さが０．４〜１．６ｎｍとすることができる。
【００３９】
第３金属酸化膜２３０は、酸化チタン部２３１と、酸化チタン部２３１を平面的に取り囲む酸化ジルコニウム部２３２と、を有する。酸化チタン部２３１は、図１に示すように、スペース２３０ｓを介して離間している。スペース２３０ｓには酸化ジルコニウム部２３２が存在する。酸化ジルコニウム部２３２は、第１酸化ジルコニウム膜２２０と第２酸化ジルコニウム膜２５０とを接続することができる。すなわち、第３金属酸化膜２３０は、平面視において連続する酸化ジルコニウム部２３２と、酸化ジルコニウム部２３２に囲まれて散在する酸化チタン部（散在酸化チタン）２３１と、が混在して構成することができる。酸化チタン部２３１及び酸化ジルコニウム部２３２は、１分子層で構成されることが好ましい。第３金属酸化膜２３０の厚さは、例えば、０．４ｎｍ程度とすることができる。さらに第３金属酸化膜２３０の一面において、酸化チタン部２３１の占有率が２％〜５０％で構成されることが好ましい。第３金属酸化膜２３０の厚さは、酸化チタン分子の占有率が５％〜３０％で構成されることがより好ましく、１０％〜２０％で構成されることがさらに好ましい。
【００４０】
上述のように、本実施形態においては、酸化チタン部２３１を各々離間して配置し、各々の酸化チタン部２３１間に酸化チタンスペース２３０ｓを設けることが必要である。酸化チタンスペース２３０ｓは、酸化ジルコニウム部２３２で埋設され第１酸化ジルコニウム膜２２０に接続されている。これにより、正方晶を構成することとなる第１酸化ジルコニウム膜の結晶性を、酸化ジルコニウム部２３２を介してさらに上方に位置する第２酸化ジルコニウム膜２５０へ繋げて伝播（ないし同相に形成）させることが可能となる。
【００４１】
また、第１保護膜２１０を構成する酸化チタンと、結晶化促進膜層２４０を構成する酸化チタン部２３１との間に、酸化ジルコニウム膜で構成される第１酸化ジルコニウム膜２２０を配置することが必要である。すなわち、酸化ジルコニウム膜を酸化チタンでサンドイッチする構成を下部電極１２０の表面１２１に接して配置することが必要である。第１酸化ジルコニウム膜２２０、酸化チタン部２３１のいずれかが存在しない場合には、容量絶縁膜のさらなる高誘電率化は困難になると考えられるからである。
【００４２】
第２酸化ジルコニウム膜２５０は、結晶化促進膜層２４０の表面２４１に接して配される。第２酸化ジルコニウム膜２５０は、例えば、第２酸化ジルコニウム膜とすることができる。第２酸化ジルコニウム膜２５０のＺ方向の膜厚は、例えば６．０ｎｍとすることができる。第２酸化ジルコニウム膜２５０は、結晶化促進膜層２４０上に接して配置されることにより、スペース２３０ｓに存在する酸化ジルコニウム部２３２を介して第１酸化ジルコニウム膜２２０に接続される。これにより、第２酸化ジルコニウム膜２５０、酸化ジルコニウム部２３２及び第１酸化ジルコニウム膜２２０は、一体化して酸化ジルコニウム膜を構成する。結晶化促進膜層２４０上に第２酸化ジルコニウム膜２５０を配置することにより、酸化ジルコニウム膜は主として正方晶を有する結晶体として構成することができる。発明者の実験結果によれば、正方晶の結晶性酸化ジルコニウム膜は、比誘電率４５を得ることができる。もし、結晶化促進膜層２４０を配置することなく第１保護膜２１０上に第２酸化ジルコニウム膜２５０を配置した場合、第２酸化ジルコニウム膜２５０は立方晶で構成される。立方晶の結晶性酸化ジルコニウム膜は、比誘電率３５しか得られない。容量絶縁膜の比誘電率は、キャパシタの容量値に直接反映される。すなわち、立方晶の結晶性酸化ジルコニウム膜を容量絶縁膜に用いて例えば１５（ｆＦ）の容量値が得られるキャパシタにおいて、正方晶の結晶性酸化ジルコニウム膜を用いた場合、約２０（ｆＦ）の容量値が得られることを意味する。これは例えば、１５（ｆＦ）のキャパシタではＤＲＡＭの動作においてマージンが不足し不良製品となるが、２０（ｆＦ）では十分な動作マージンを確保でき正常な製品を製造できる、という効果が得られる。正方晶の結晶性酸化ジルコニウム膜を容量絶縁膜として用いることは、製品製造上、極めて大きな効果があることを示している。
【００４３】
第５金属酸化膜としての第２容量絶縁膜２７０は、例えば、Ｘ方向に延在し、第１容量絶縁膜２６０の表面２６１に接して配される酸化アルミニウム（ＡｌＯ）膜とすることができる。第２容量絶縁膜２７０は、Ｚ方向の厚さを例えば０．４ｎｍとすることができる。第２容量絶縁膜２７０は、第２保護膜としても作用する。すなわち、第２容量絶縁膜２７０は、第２酸化ジルコニウム膜２５０と、窒化チタン膜からなる上部電極２９０との反応を防止する機能を有する。酸化ジルコニウム（ＺｒＯ）膜と窒化チタン（ＴｉＮ）膜を直接接触させる構成では、後述する熱工程において、酸化ジルコニウム膜を構成する酸素（Ｏ）が窒化チタン膜を構成するチタン（Ｔｉ）に吸い取られてしまう。その結果、酸化ジルコニウム膜中には酸素欠損が発生しリーク電流を増大させる原因となる。酸化アルミニウム膜は安定な結合を有し、上記の現象が生じないので反応バリヤ膜として機能する。
【００４４】
図１に示す形態においては、容量絶縁膜２８０は、第１酸化ジルコニウム膜２２０及び第３金属酸化膜２３０を含む結晶化促進膜層２４０と、第２酸化ジルコニウム膜２５０と、第２保護膜となる第２容量絶縁膜２７０と、で構成される。
【００４５】
上部電極２９０は、第２容量絶縁膜２７０の表面２７１に接して配することができる。上部電極２９０は、例えば、窒化チタン（ＴｉＮ）膜とすることができる。上部電極２９０のＺ方向の厚さは例えば８ｎｍとすることができる。プレート電極２９５は、上部電極２９０の表面２９１に接して配することができる。プレート電極２９５は、例えば、ボロン含有シリコン膜上にタングステン膜とすることができる。
【００４６】
次に、第１実施形態に係る別の例について説明する。図２に、図１とは別の第１実施形態に係る半導体装置の概略断面図を示す。図１に示す形態とは、第１保護膜及び第２容量絶縁膜の形態が異なっている。第１実施形態においては、第１保護膜及び第２容量絶縁膜は１層であったが、第２実施形態においては、第１保護膜２１０及び第２容量絶縁膜２７０は積層膜として構成されている。
【００４７】
図１に示す形態においては、第１保護膜２１０は、例えば、下部電極１２０を熱酸化して第１酸化チタン膜として形成することができる。図２に示す変形形態においては、第１保護膜２１０は、下部電極１２０の熱酸化によって形成した第１酸化チタン膜２１０ａ上に、ＡＬＤ（Atomic Layer Deposition）法で形成した第２酸化チタン膜２１０ｂを積層することができる。第２酸化チタン膜２１０ｂのＺ方向の厚さは、例えば０．１ｎｍ〜０．４ｎｍとすることができる。後で説明するように、結晶化促進膜層２４０の底面が接する下地層として第２酸化チタン膜２１０ｂを配置した場合の方が、第１酸化チタン膜単層の場合よりも第１容量絶縁膜２６０の結晶化が促進される効果がある。第１酸化チタン膜２１０ａと第２酸化チタン膜２１０ｂとの積層膜で構成する第１保護膜２１０のＺ方向の厚さは、例えば０．７ｎｍ〜１．２ｎｍとすることができる。
【００４８】
図１に示す形態においては、第２容量絶縁膜２７０は、例えば、厚さ０．４ｎｍの第１酸化アルミニウム膜として形成することができる。図２に示す変形形態においては、第２容量絶縁膜２７０は、例えば、厚さ０．４ｎｍの第１酸化アルミニウム膜２７０ａ上に、厚さが０．５ｎｍ〜１．５ｎｍの第３酸化チタン膜２７０ｂを配置することができる。第１酸化アルミニウム膜２７０ａの厚さが０．３ｎｍより小さくなると膜の連続性が失われ、反応バリヤ性が低下するので好ましくない。第２容量絶縁膜２７０は、反応バリヤ膜として機能するので厚い膜厚で構成することが望ましい。しかし、容量絶縁膜２８０の一部を構成する酸化アルミニウムは比誘電率が８程度で小さいため、酸化アルミニウム膜の厚膜化は容量値の損失を招き得策ではない。厚さ０．５ｎｍ〜１．５ｎｍの第３酸化チタン２７０ｂであれば最終的に導体として振る舞うので容量値に影響しない。さらに、厚さ１ｎｍ〜２ｎｍ以上の第３酸化チタン膜２７０ｂを配置する場合には第１酸化アルミニウム膜２７０ａの配置を省略してもよい。第３酸化チタン膜２７０ｂは、第１保護膜２１０と同様に、反応防止バリヤとして機能する。すなわち、第２酸化ジルコニウム膜２５０と、上部電極２９０と、を離間させることにより反応確率を低減することができる。また、離間させた空間に、反応生成物に相当する酸化チタンを予め配置することにより、第２酸化ジルコニウム膜２５０と上部電極２９０との反応確率をさらに低減することができる。
【００４９】
本開示の第１実施形態に係る半導体装置の構成は、以下の製造方法の説明からも明らかにされる。
【００５０】
次に、本開示の第１実施形態に係る半導体装置の製造方法について説明する。ここでは、半導体装置の製造方法のうち、キャパシタの製造方法に注目して説明する。図３〜図５に、第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図６に、下部電極を形成するＡＬＤ−ＣＶＤ（Chemical Vapor Deposition）法におけるガスフローシーケンスの一例を示す。図７に、第１保護膜を形成するＡＬＤ−ＣＶＤ法におけるガスフローシーケンスの一例を示す。図８に、結晶化促進膜層を形成するＡＬＤ−ＣＶＤ法におけるガスフローシーケンスの一例を示す。図９に、キャパシタの製造方法を説明するためのフローチャートを示す。
【００５１】
最初に図３を参照する。半導体基板１１０に、トランジスタなどのアクティブ素子、配線、容量コンタクトプラグ等（不図示）を形成する。次に、例えば厚さ８ｎｍの窒化チタン（ＴｉＮ）膜からなる下部電極１２０をＡＬＤ法により形成する（Ｓ１０１）。ＡＬＤ法は公知の成膜法であるが、以降の製造工程の説明ではＡＬＤ法が多用されるので、ここでＡＬＤ法の概要について説明する。
【００５２】
例えば、下部電極１２０を構成する窒化チタン膜をＡＬＤ法で形成する場合、原料ガスとして四塩化チタン（ＴｉＣｌ４）、窒化ガスとしてアンモニア（ＮＨ３）を用いることができる。まず、温度が例えば４５０℃に保持された成膜チャンバ内に半導体基板１１０をセットする。次に、図６に示すように、成膜チャンバ内にＴｉＣｌ４をパルス的に供給し半導体基板１１０上にＴｉＣｌ４を吸着させる（原料ガス吸着ステップ）。次に、成膜チャンバ内に残留するＴｉＣｌ４を排気する（原料ガス排気ステップ）。次に、ＮＨ３をパルス的に供給し半導体基板１１０上に吸着しているＴｉＣｌ４を窒化してＴｉＮ分子を形成する（窒化ガス供給ステップ）。次に、成膜チャンバ内に残留するＮＨ３を排気する（窒化ガス排気ステップ）。以上の４ステップを１サイクルとして所望の厚さとなるまで繰り返す。図６に示す例においては、３サイクル（Ｃ１、Ｃ２、Ｃ３）繰り返す例が示されている。他の材料の場合も同じであるが、１サイクルで形成される膜厚を計測するのは困難である。すなわち、１サイクルの形成では、一つの平面において、全面を覆うだけのＴｉＮ分子が形成されず、平面上に散在する状態となる。ＡＬＤ法の場合、１サイクルで形成されるＴｉＮの厚さは、概ね０．１ｎｍと表記されるが、０．１ｎｍの値は直接計測された値ではない。例えば、５０サイクル程度繰り返し、厚さ計測が可能な十分厚い膜を形成する。この厚い膜を光学的に計測して５ｎｍの厚さが得られたとすると、便宜的に１サイクル当たり、０．１ｎｍ形成された、と表記している。しかし、Ｔｉの原子半径が０．１３ｎｍ、Ｎの原子半径が０．０７５ｎｍであることを考慮すると、単純な推察ではＴｉＮ分子の直径は約０．４ｎｍとなり、「厚さが０．１ｎｍ」という記載は物理的に不自然である。すなわち、４サイクル繰り返して、１分子層（全面をＴｉＮが覆う連続膜の状態）形成される、と算段される。したがって、０．１ｎｍの厚さは、形成された分子が平面的に連続する膜状にはなっていない。０．１／０．４＝２５％の表面がＴｉＮ分子で覆われた状態（占有率２５％）、と表記される方がより正確である。例えば厚さ０．２ｎｍは占有率５０％に相当する。以下の説明で記載される他の材料についても同じことが言えるが、便宜的に０．１ｎｍ、０．２ｎｍ等の表記をする場合がある。なお、１サイクルで形成される厚さは原料ガス供給ステップの時間や成膜温度で調整可能である。図３に示した厚さ８ｎｍの下部電極（ＴｉＮ膜）１２０は、上記の１サイクルを複数回（特に数十回以上、例えば８０回）繰り返して形成している。
【００５３】
次に、第１保護膜２１０を下部電極１２０の表面１２１に成膜する（Ｓ１０２）。第１保護膜２１０の形成には、第１酸化チタン膜２１０ａを形成するための熱酸化法と、第２酸化チタン膜２１０ｂを形成するためのＡＬＤ法と、が用いられる。第１保護膜２１０は、非晶質状態で形成される。前述の図１に示すように、第１保護膜２１０を第１酸化チタン膜２１０ａ単層膜で形成しても良いが、後述するように容量絶縁膜２８０の結晶化促進には第２酸化チタン膜２１０ｂとの２層膜で形成した方が効果的である。したがって、他の実施形態を含む以下の説明では第１保護膜２１０を第１酸化チタン膜２１０ａと第２酸化チタン膜２１０ｂとの２層膜で形成する構成について説明する。
【００５４】
まず、第１酸化チタン膜２１０ａを形成する。下部電極１２０を形成した半導体基板１１０を熱酸化処理装置内に載置する。例えば、酸化ガスにはオゾン（Ｏ３）を用い、温度２５０（℃）、酸化時間３０（ｍｉｎ）、とする条件で下部電極（ＴｉＮ膜）１２０の表面１２１を熱酸化して第１酸化チタン膜２１０ａを形成することができる。第１酸化チタン膜２１０ａの膜厚は０．６ｎｍ〜１．０ｎｍの範囲であれば良いが、ここでは０．８ｎｍとする。
【００５５】
次に、例えば、膜厚が０．１ｎｍ〜０．４ｎｍの第２酸化チタン（ＴｉＯ）膜２１０ｂを成膜温度２５０（℃）のＡＬＤ法により形成する。ＴｉＯ膜の形成は、図７に示すように、例えば、ＴＴＩＰ（チタンテトライソプロポキシド：Ｔｉ（ＯＣＨＭｅ２）４）を原料ガスとし、オゾン（Ｏ３）を酸化ガスとして用いて行うことができる。下部電極（ＴｉＮ）１２０の場合と同様に、（１）ＴＴＩＰ吸着ステップ、（２）ＴＴＩＰ排気ステップ、（３）オゾン酸化ステップ、（４）オゾン排気ステップ、を１サイクルとする。図７では模式的に３サイクル示されているが、ここでは２サイクル繰り返して膜厚が０．２ｎｍとなるようにしている。第１酸化チタン膜２１０ａおよび第２酸化チタン膜２１０ｂは、いずれも非晶質状態で形成される。
【００５６】
次に、図４に示すように、第１保護膜２１０の表面２１１に、結晶化促進膜層（第２金属酸化膜層及び第３金属酸化膜層）２４０を形成する。結晶化促進膜層２４０の形成には、例えば、いずれも成膜温度２５０（℃）のＡＬＤ法が用いられ、第１保護膜２１０の表面２１１に第１酸化ジルコニウム膜２２０を形成した後、第１酸化ジルコニウム膜２２０の表面２２１に第３金属酸化膜２３０が形成される。第１酸化ジルコニウム膜２２０は主として酸化ジルコニウムからなる。第３金属酸化膜２３０は酸化チタン部２３１と酸化ジルコニウム部２３２との混在層からなる。第１酸化ジルコニウム膜２２０及び第３金属酸化膜２３０は、図８に示すように、連続するＡＬＤシーケンスで形成することができる。この形成は、同一のＡＬＤ成膜室内で実施される。第１酸化ジルコニウム膜２２０及び第３金属酸化膜２３０は、いずれも非晶質状態で形成される。
【００５７】
まず、第１保護膜２１０の表面２１１に第１酸化ジルコニウム膜２２０を形成する（Ｓ１０３）。図８に示すように、第１酸化ジルコニウム膜２２０のＡＬＤには、原料ガスに、例えば、ＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Ｚｒ（Ｎ（ＣＨ３）ＣＨ２ＣＨ３）４）を用い、酸化ガスにはオゾン（Ｏ３）を用いることができる。前述のＡＬＤ成膜と同様に、（１）ＴＥＭＡＺ吸着ステップ、（２）ＴＥＭＡＺ排気ステップ、（３）オゾン酸化ステップ、（４）オゾン排気ステップ、を１サイクルとして６サイクル（Ｃ６）まで繰り返す。これにより、例えば膜厚０．８ｎｍの酸化ジルコニウム膜の第１酸化ジルコニウム膜２２０を形成する。第１酸化ジルコニウム膜２２０の膜厚は、サイクル数の変更により調整することができる。第１酸化ジルコニウム膜２２０の膜厚は０．４ｎｍ〜１．６ｎｍの範囲であることが好ましい。０．４ｎｍより薄い場合は、第１酸化ジルコニウム膜２２０自体が連続膜とならず第２酸化ジルコニウム膜２５０の結晶化促進が不十分となる。また、１．６ｎｍより厚い場合は、下層に位置する第１保護膜（酸化チタン膜）２１０と上層に位置する酸化チタン部２３１との距離が離れてしまい、第１酸化ジルコニウム膜２２０自体の正方晶化が不十分となってしまう。
【００５８】
次に、第３金属酸化膜２３０を構成する酸化ジルコニウム部２３２及び酸化チタン部２３１を形成する（Ｓ１０４、Ｓ１０５）。図７に示す第７サイクル（Ｃ７）および第８サイクル（Ｃ８）が第３金属酸化膜２３０のＡＬＤシーケンスとなる。第３金属酸化膜２３０の形成には、特許文献３に記載された吸着サイトブロッキング（ＡＳＢ）ＡＬＤ法を用いることができる。すなわち、第６サイクル（Ｃ６）まで連続して第１酸化ジルコニウム膜２２０を形成した後、連続する第７サイクルでは、原料ガスとしてＴＥＭＡＺに代えて、例えば、ＺＡＣ（シクロペンタジエニル・トリスジメチルアミノジルコニウム：ＺｒＣｐ（ＮＭｅ２）３）を用いることができる。また、酸化チタン部の原料ガスには図７で用いたＴＴＩＰを用いることができる。酸化ガスにはオゾンを用いるが、ＡＳＢ−ＡＬＤ法では、前述した４ステップからなるＡＬＤ法とはシーケンスが異なる。すなわち、ＡＳＢ−ＡＬＤ法では、（１）ＺＡＣ吸着ステップ、（２）ＺＡＣ排気ステップ、（３）ＴＴＩＰ吸着ステップ、（４）ＴＴＩＰ排気ステップ、（５）オゾン酸化ステップ、（６）オゾン排気ステップ、が１サイクルとなる。本実施形態では１サイクルの処理で十分であるが、２〜３サイクル繰り返しても良い。ＡＳＢ−ＡＬＤ法では第１酸化ジルコニウム膜２２０の表面２２１に吸着するＺＡＣ分子自体が特徴的な自己組織化吸着形態を有しているために全面に吸着しない。下地の第１酸化ジルコニウム膜２２０の表面が散在して露出する吸着ホールを残しながら吸着する。未吸着のＺＡＣを排気した後、ＴＴＩＰを供給すると、ＴＴＩＰは吸着ホール内に露出する第１酸化ジルコニウム膜２２０の表面２２１に吸着し、吸着しているＺＡＣの表面には吸着しない。この結果、全体として一平面上に連続しているＺＡＣ分子内にＴＴＩＰ分子が散在して吸着する形態を採ることができる。未吸着のＴＴＩＰを排気した後、酸化ガスのオゾンを供給すると、ＺＡＣ分子、ＴＴＩＰ分子共に酸化され、酸化ジルコニウム部２３２及び酸化チタン部２３１の混在層からなる第３金属酸化膜２３０が形成される。ＡＳＢ−ＡＬＤ法では、ＺＡＣの供給時間を調整することにより、第３金属酸化膜２３０の一面におけるＴＴＩＰの吸着占有率を２％〜５０％の範囲で変化させることができる。第１酸化ジルコニウム膜２２０の形成及び第３金属酸化膜２３０の形成により、結晶化促進膜層２４０が形成される。
【００５９】
次に、図５に示すように、結晶化促進膜層２４０の表面２４１に、例えば、膜厚６ｎｍの酸化ジルコニウム膜からなる第２酸化ジルコニウム膜２５０を形成する（Ｓ１０６）。第２酸化ジルコニウム膜２５０は、例えば、成膜温度２５０（℃）のＡＬＤ法で形成される。図４の第１酸化ジルコニウム膜２２０と同様に、ＴＥＭＡＺ及びオゾンを用いるＡＬＤ法を６０サイクル繰り返すことにより形成することができる。第２酸化ジルコニウム膜２５０は、非晶質状態で形成される。第２酸化ジルコニウム膜２５０は、結晶化促進膜層２４０を構成する酸化ジルコニウム部２３２を介して第１酸化ジルコニウム膜２２０と合体し、酸化ジルコニウム膜を形成する。
【００６０】
次に、図１に示すように、第２酸化ジルコニウム膜２５０の表面２６１に、酸化アルミニウム膜からなる第２容量絶縁膜２７０を形成する（Ｓ１０７）。第２容量絶縁膜２７０は、例えば、原料ガスにＴＭＡ（トリメチルアルミニウム：Ａｌ（ＣＨ３）３）を用い、酸化ガスにオゾンを用いるＡＬＤ法により形成することができる。成膜温度は２５０(℃)とすることができる。図７と同様のシーケンスを用いることができる。具体的には、（１）ＴＭＡ吸着ステップ、（２）ＴＭＡ排気ステップ、（３）オゾン酸化ステップ、（４）オゾン排気ステップ、を１サイクルとし、４〜６サイクル繰り返す。これにより、膜厚が０．４ｎｍ〜０．６ｎｍの第２容量絶縁膜２７０が形成される。第２容量絶縁膜２７０は、平面的に連続膜となっており、この上に形成される上部電極２９０と下層に位置する第２酸化ジルコニウム膜２５０とは遮断された状態となり、相互の反応を防止する第２保護膜として機能する。第２容量絶縁膜２７０は、非晶質状態で形成されると共に、半導体記憶装置の製造が完了した段階でも非晶質状態を維持する。第２容量絶縁膜２７０の形成により、結晶化促進膜層２４０と、第２酸化ジルコニウム膜２５０と、第２容量絶縁膜２７０と、からなる容量絶縁膜２８０が形成される。なお、第２容量絶縁膜２７０に第３酸化チタン膜２７０ｂを用いる場合、第３酸化チタン膜２７０ｂは図７に示すＡＬＤシーケンスを用いて形成することができる。
【００６１】
次に、第２容量絶縁膜２７０の表面２７１に、例えば、窒化チタン（ＴｉＮ）膜からなる上部電極２９０がＡＬＤ法により形成される（Ｓ１０８）。上部電極２９０は、下部電極１２０と同様に、原料ガスとして四塩化チタン（ＴｉＣｌ４）、窒化ガスとしてアンモニア（ＮＨ３）を用いる図６のＡＬＤシーケンスを用いて形成することができる。図６のＡＬＤシーケンスを８０サイクル繰り返して膜厚が８ｎｍの上部電極２９０を形成することができる。上部電極２９０の形成には、容量絶縁膜２８０の例えば成膜温度２５０（℃）より高い例えば４５０(℃)の成膜温度が必要である。これにより、容量絶縁膜２８０の結晶化が始まる。結晶化の過程については後述する。
【００６２】
次に、上部電極２９０の表面２９１に、例えば、厚さが３０ｎｍのボロン含有シリコン膜からなるプレート電極２９５がＣＶＤ法により形成される。プレート電極２９５は、後述の実施形態で説明するように、複数のキャパシタ間に生じる空隙を埋設するために形成される。ボロン含有シリコン膜は、原料ガスにモノシラン（ＳｉＨ４）と三塩化ホウ素（ＢＣｌ３）を用い、成膜温度を４５０（℃）とするＣＶＤ法により形成することができる。上部電極２９０及びプレート電極２９５の形成には、複数枚の半導体基板１１０を同時に処理できるバッチ式の炉体成膜装置を用いることができる。この成膜装置では、温度が４５０（℃）で安定している状態で実施される成膜過程の他に、半導体基板１１０を挿入して温度が安定するまでの昇温過程、成膜後に半導体基板を引き出すまでの降温過程が必ず発生する。したがって、半導体基板は成膜過程以外にも４５０（℃）の熱処理を受けることとなる。本実施形態の場合、上部電極２９０の形成及びプレート電極２９５の形成において、例えば、半導体基板１１０が受ける実質的な４５０（℃）の熱処理時間は、６時間となる。上記の熱処理により、非晶質状態で形成された第１容量絶縁膜２６０は結晶化する。具体的には、第１容量絶縁膜２６０を構成する第１酸化ジルコニウム膜２２０及び第２酸化ジルコニウム膜２５０とからなる酸化ジルコニウム膜は、正方晶を有する結晶体に変化する（すなわち正方晶微結晶粒子が析出する）（Ｓ１０９）。これにより、容量絶縁膜２８０が高誘電率化される。以上の工程により第１実施形態の半導体装置１００が形成される。
【００６３】
主たる第１容量絶縁膜２６０に含まれる酸化ジルコニウム膜が、正方晶の結晶を形成するメカニズムは明確ではないが、以下のように考察される。まず、一般的に酸化チタン膜の結晶は正方晶であることが知られている。また、酸化チタン膜は酸化ジルコニウム膜より結晶化しやすいと推察される。第１酸化ジルコニウム膜２２０と、酸化チタン部２３１を含む第３金属酸化膜２３０と、を含む結晶化促進膜層２４０を第１保護膜２１０である酸化チタン膜の表面２１１に形成する。これにより、第１酸化ジルコニウム膜２２０は正方晶の核となる酸化チタン部２３１と、正方晶の酸化チタン膜と、でＺ方向にサンドイッチされた構成となる。通常、成膜温度２５０（℃）のＡＬＤ法で形成される酸化ジルコニウム膜は、膜厚が４ｎｍ以上になると成膜中から弱い結晶化が始まる。上記のサンドイッチ構成が存在しない場合には、そのまま結晶化が進み立方晶の結晶が成長してしまう。しかし、上記のように正方晶の起源を有する酸化チタンで酸化ジルコニウム膜がサンドイッチされた構成が存在すると、サンドイッチされている第１酸化ジルコニウム膜２２０は、第２酸化ジルコニウム膜２５０の結晶化が始まる前に正方晶の結晶化が完結する。非晶質状態にある第２酸化ジルコニウム膜２５０は、酸化ジルコニウム部２３２を介して結晶化が完結した第１酸化ジルコニウム膜２２０と接続された状態となる。これにより、第２酸化ジルコニウム膜２５０の成膜中に、固相エピタキシャル成長にしたがって、第１酸化ジルコニウム膜２２０が有する正方晶が酸化ジルコニウム部２３２を経由して第２酸化ジルコニウム膜２５０へと伝搬する。これにより、上部電極２９０を形成する４５０（℃）の熱処理が印加される前に第２酸化ジルコニウム膜２５０は正方晶の核を自身の膜内に備えた微結晶膜となる。その後、成膜温度４５０（℃）の熱処理が加わることにより、第２酸化ジルコニウム膜２５０の全体が正方晶の結晶に成長するものと推察される。正方晶の酸化ジルコニウム膜の比誘電率は約４５となり、立方晶の比誘電率３５に対して１．３倍向上させることができる。したがって、同じ構成のキャパシタであれば静電容量を１．３倍大きくすることができる。
【００６４】
第１実施形態によれば、容量絶縁膜の誘電性を高めたキャパシタを有する半導体装置を得ることができる。
【００６５】
本開示の第２実施形態に係る半導体装置について説明する。図１０に、本開示の第２実施形態に係る半導体装置の概略部分断面図を示す。
【００６６】
第１実施形態においては、第４金属酸化膜としての第２酸化ジルコニウム膜を単層で形成した。第２実施形態においては、第１実施形態の第４金属酸化膜に相当する層を第４金属酸化膜及び第６金属酸化膜で形成する。他の構成については、第１実施形態（図１及び図２）と同じなので重複する説明は割愛する。
【００６７】
図１０に示すように、半導体装置３００は、第４金属酸化膜としての第２酸化ジルコニウム膜２５０ａと、第２酸化ジルコニウム膜２５０ａの表面に接して位置する第６金属酸化膜２５１ａと、の２層膜を単位積層膜とし、単位積層膜２６５ａ〜ｅを複数積層した構成を有する。図１０では、第１容量絶縁膜は、第１酸化ジルコニウム膜２２０及び第３金属酸化膜２３０を有する結晶化促進膜層２４０、並びに５層の単位積層膜２６５ａ〜ｅで構成されている。最上層となる第５積層膜２６５ｅを構成する第６金属酸化膜は、同一材料で構成される第２容量絶縁膜２７０に吸収された状態が記載されている。５層の単位積層膜２６５ａ〜ｅの膜厚を６ｎｍとすると、単位積層膜の膜厚は、１．２ｎｍで構成される。図１０では、単位積層膜が同じ厚さとなるように図示されているが、これに限るものではない。
【００６８】
第２酸化ジルコニウム膜２５０ａは、例えば、Ｚ方向の厚さが０．８ｎｍで、Ｘ方向に連続する単一の酸化ジルコニウム膜で構成することができる。第６金属酸化膜２５１ａは、例えば、Ｚ方向の厚さが０．４ｎｍで、Ｘ方向に各々離間して位置する酸化アルミニウム部２５３ａと、酸化アルミニウム部２５３ａを平面的に囲む酸化ジルコニウム部（第２酸化ジルコニウム部）２５２ａと、で構成される。各々の酸化アルミニウム部２５３ａの間には酸化アルミニウムスペース２５３ａｓが存在し、酸化アルミニウムスペース２５３ａｓを酸化ジルコニウム部２５２ａが埋める構成となる。すなわち、第６金属酸化膜２５１ａは、平面視において連続する酸化ジルコニウム部２５２ａと、酸化ジルコニウム部２５２ａに囲まれて散在する酸化アルミニウム部（散在酸化アルミニウム）２５３ａと、が混在して構成される。したがって、第６金属酸化膜２５１ａは、１分子層で構成されることが好ましい。第６金属酸化膜２５１ａの一面において、酸化アルミニウム部の占有率が２％〜１５％で構成されることが好ましい。
【００６９】
上述のように、本実施形態においては、酸化アルミニウム部２５３ａを各々離間して配置し、各々の酸化アルミニウム部２５３ａ間に酸化アルミニウムスペース２５３ａｓを設けることが必要である。酸化アルミニウムスペース２５３ａｓは酸化ジルコニウム部２５２ａで埋められ第２酸化ジルコニウム膜２５０ａに接続されている。これにより、正方晶を構成することとなる第２酸化ジルコニウム膜２５０ａの結晶性を、酸化ジルコニウム部２５２ａを介して上方に位置する第２酸化ジルコニウム膜へ移転させることが可能となる。
【００７０】
本実施形態においても、第１積層膜２６５ａの底面に接して結晶化促進膜２４０が配置されている。これにより、第１積層膜２６５ａから第５積層膜２６５ｅ間で各々合体された状態となる酸化ジルコニウム膜（２５０ａ+２５０ｂ+２５０ｃ+２５０ｄ+２５０ｅ）は、正方晶の結晶体で構成される。
【００７１】
第２実施形態に係る半導体装置３００の製造方法について説明する。図１０では、各々の第２酸化ジルコニウム膜２５０ａ、２５０ｂ、２５０ｃ、２５０ｄ、２５０ｅが連続した正方晶の結晶体で示されている。これらの構成は、ＡＬＤ法を用いて単位積層膜の形成を繰り返すことにより製造される。図１１に、単位積層膜を形成するＡＬＤ−ＣＶＤ法におけるガスフローシーケンスの一例を示す。
【００７２】
図１１は、本実施形態の第１容量絶縁膜２６０を構成する単位積層膜２６５ａを形成するためのＡＬＤシーケンスを示している。原料ガスにＴＥＭＡＺを用い、酸化ガスにオゾンを用いて前述のＡＬＤ法によるステップを実施する。例えば、１サイクルで０．１ｎｍの第２酸化ジルコニウム膜が形成される条件を用いて８サイクル（Ｃ８）実施する。これにより、厚さ０．８ｎｍで非晶質状態の第２酸化ジルコニウム膜２５０ａを形成することができる。次に、結晶化促進膜２４０を構成する第３金属酸化膜２３０と同様に吸着サイトブロッキング（ＡＳＢ）ＡＬＤ法を用いて酸化アルミニウム部２５３ａを形成する。図１１のＣ９〜Ｃ１０がＡＳＢ-ＡＬＤに相当する。
【００７３】
図８で説明した結晶化促進膜２４０の場合と同様に、例えば、図１１において、第８サイクル（Ｃ８）まで連続して第２酸化ジルコニウム膜２５０ａを形成した後、連続する第９サイクル（Ｃ９）では、原料ガスとしてＴＥＭＡＺに代えてＺＡＣを用いることができる。また、酸化アルミニウム部の原料ガスにはＴＭＡを用いることができる。酸化ガスにはオゾンを用いることができる。（１）ＺＡＣ吸着ステップ、（２）ＺＡＣ排気ステップ、（３）ＴＭＡ吸着ステップ、（４）ＴＭＡ排気ステップ、（５）オゾン酸化ステップ、（６）オゾン排気ステップ、が１サイクルとなる。酸化ジルコニウム部２５２ａと酸化アルミニウム分子２５３ａとの混在層からなる第６金属酸化膜２５１ａが形成される。第６金属酸化膜２５１ａの厚さは例えば０．４ｎｍとなるように形成する。ＡＳＢ−ＡＬＤ法では、ＺＡＣの供給時間を調整することにより、第６金属酸化膜２５１ａの一面におけるＴＭＡの吸着占有率を２％〜１５％とする範囲で形成することが好ましい。Ｃ１〜Ｃ１０までのサイクルを５回繰り返すことにより、第１積層膜２６５ａから第５積層膜２６５ｅが構成される。
【００７４】
第２実施形態における上記以外の形態は、第１実施形態と同様である。
【００７５】
第２実施形態によれば、第１実施形態と同様の効果を得ることができる。本実施形態では、第２酸化ジルコニウム膜２５０の内部に散在酸化アルミニウム部を混在させることにより、高誘電率を維持しながら容量絶縁膜のリーク電流を低減することができる。
【００７６】
本開示の第３実施形態に係る半導体装置について説明する。図１２に、本開示の第３実施形態に係る半導体装置の概略部分断面図を示す。
【００７７】
第３実施形態に係る半導体装置４００における容量絶縁膜２８０は、第１容量絶縁膜２６０、第２容量絶縁膜２７０に加えて、第１容量絶縁膜２６０と第２容量絶縁膜２７０との間に、第３容量絶縁膜２５５をさらに備える。第３実施形態に係る半導体装置４００におけるキャパシタの第３容量絶縁膜２５５は、例えば、第７金属酸化物としての厚さ０．４ｎｍの非晶質の第１酸化アルミニウム膜２５６Ａと、第８金属酸化膜としての厚さ０．６ｎｍの非晶質の第３酸化ジルコニウム膜２５７Ａと、第９金属酸化膜としての厚さ０．４ｎｍの非晶質の第２酸化アルミニウム膜２５６Ｂと、第１０金属酸化膜としての厚さ０．６ｎｍの非晶質の第４酸化ジルコニウム膜２５７Ｂと、が順次に積層された構成を有することができる。第３容量絶縁膜２５５と第２酸化ジルコニウム膜２５０の合計膜厚の膜厚は、６ｎｍとすることができる。本実施形態では、第２酸化ジルコニウム膜２５０と第３酸化ジルコニウム膜２５７Ａとの間に配置される第１酸化アルミニウム膜２５６Ａが連続膜となる酸化アルミニウム膜で構成されている。そのため、第２酸化ジルコニウム膜２５０と、第３酸化ジルコニウム膜２５７Ａと、は接触していない。したがって、第３酸化ジルコニウム膜２５７Ａ膜は、第２酸化ジルコニウム膜２５０の結晶性を引き継ぐことができず、非晶質状態となっている。同様に、最上層に位置する第４酸化ジルコニウム膜２５７Ｂも非晶質状態が保持される。一般的に、同一材料であれば、非晶質状態の方が結晶状態に比べて、比誘電率は小さい欠点があるものの、リーク電流も少ないという長所がある。第３実施形態の構造は、特にリーク電流の低減が必要な場合に用いることができる。この構造であっても、第２酸化ジルコニウム膜２５０の下面に結晶化促進膜層２４０を配置することにより、第２酸化ジルコニウム膜２５０を正方晶の結晶体とすることができる。したがって、結晶化促進膜が配置されない場合に比べて容量絶縁膜２８０全体としての比誘電率を向上させることができる。
【００７８】
第３実施形態の製造方法は、第１実施形態および第２実施形態の製造方法を踏襲することができる。
【００７９】
第３実施形態における上記以外の形態は、第１及び第２実施形態と同様である。
【００８０】
第３実施形態によれば、第１実施形態と同様の効果を得ることができる。第３実施形態では、リーク電流をより抑制することができる。
【００８１】
第４実施形態に係る半導体装置について説明する。第４実施形態においては、第１〜第３実施形態の半導体装置を適用するダイナミックランダムアクセスメモリ（ＤＲＡＭ）としての半導体装置について説明する。図１３は、メモリセル領域の下部電極部分の概略平面図である。図１４は、メモリセル領域の概略断面図である。図１４は、図１３のＸＩＶ−ＸＩＶ線に沿った概略断面図である。図１３は、図１４のＸＩＩＩ−ＸＩＩＩ線に沿ってキャパシタ１０５の上部サポート５０１の中心を水平に切った概略平面図に相当する。
【００８２】
半導体装置５００は、半導体基板１１０と、半導体基板１１０の表面を区画するように配置された素子分離領域３２０と、を備える。素子分離領域３２０で区画された半導体基板１１０の表面を活性領域３３０と称する。半導体装置５００は、半導体基板１１０上に配された第１層間絶縁膜３４０と、図示されない第２の方向Ｙに延在し活性領域３３０を３分するように配された第１ワード線３５０及び第２ワード線３６０と、をさらに備える。素子分離領域３２０と第１ワード線３５０で囲われた活性領域３３０を第１半導体ピラー３７０、素子分離領域３２０と第１ワード線３５０と第２ワード線３６０で囲われた活性領域３３０を第２半導体ピラー３８０、及び素子分離領域３２０と第２ワード線３６０で囲われた活性領域３３０を第３半導体ピラー３９０と称する。
【００８３】
半導体装置５００は、第１ワード線３５０と第２ワード線３６０の上に配されたキャップ絶縁膜４３０と、第２半導体ピラー３８０の上部に配されたビット拡散層４０１と、第１半導体ピラー３７０の上部に配された第１容量拡散層４１０と、第３半導体ピラー３９０の上部に配置された第２容量拡散層４２０と、第１層間絶縁膜３４０の上に第１の方向Ｘに延在し、第１層間絶縁膜３４０を貫通してビット拡散層４０１と電気的に接続するように配されたビット線４４０をさらに備える。第１容量拡散層４１０と、第１ワード線３５０と、ビット拡散層４０１と、で第１セルトランジスタＴｒ１が構成される。また、第２容量拡散層４２０と、第２ワード線３６０と、ビット拡散層４０１と、で第２セルトランジスタＴｒ２が構成される。
【００８４】
半導体装置５００は、ビット線４４０を埋設するように配された第２層間絶縁膜４５０と、第２層間絶縁膜４５０及び第１層間絶縁膜３４０を貫通して第１容量拡散層４１０及び第２容量拡散層４２０のそれぞれに接続するように配された２つの容量プラグ４６０と、容量プラグ４６０及び第２層間絶縁膜４５０の上面に配されたストッパ膜４８０と、をさらに備える。
【００８５】
半導体装置５００は、第１〜第３実施形態において示した構成を有するキャパシタ１０５をさらに備える。キャパシタ１０５は、図１３の平面的な配置においてストッパ膜４８０を貫通し、容量プラグ４６０に電気的に接続するように配されたクラウン状の下部電極１２０と、下部電極１２０の高さ方向Ｚの中間に接続するように配された下部サポート４９０と、図１３の平面的な配置で下部電極１２０の高さ方向Ｚの上部に接続するように配された上部サポート５０１と、下部電極１２０、下部サポート４９０及び上部サポート５０１の表面に配された容量絶縁膜２８０と、容量絶縁膜２８０の表面に配された上部電極２９０と、上部電極２９０の隙間を充填するように配されたプレート電極２９５と、を備える。下部電極１２０は内外壁をキャパシタとして用いる。上部サポート５０１には６個のキャパシタに跨る平行四辺形状の上部サポート開口パターン５８０ａが設けられる。容量絶縁膜は前述の実施形態１〜３の構造を有する。下部電極１２０と、下部サポート４９０、上部サポート５０１、容量絶縁膜２８０、上部電極２９０ならびにプレート電極２９５により、クラウン形状のキャパシタ１０５が構成される。
【００８６】
次に、第４実施形態に係る半導体装置５００の製造方法について説明する。図１５〜図２０に、第４実施形態に係る半導体装置５００の製造方法を説明するための概略工程図を示す。図１５〜図２０の各図は、図１４に示した点線枠Ｒ内に相当する部分の構成を示す。
【００８７】
先ず、公知の製造方法により、半導体基板１１０の表面に、素子分離領域３２０、第１セルトランジスタＴｒ１および第２セルトランジスタＴｒ２、ビット線４４０、第２層間絶縁膜４５０、ストッパ膜４８０、容量プラグ４６０を形成する。
【００８８】
次に、図１５を参照する。例えば厚さ１０００ｎｍのシリコン酸化膜からなる第１シリンダコア膜５１０を形成する。次に、例えば厚さ３０ｎｍのシリコン窒化膜からなる下部サポート４９０を形成する。リソグラフィとドライエッチング法により下部サポート４９０に下部サポート開口パターンを形成する。次に、例えば厚さ１０００ｎｍのシリコン酸化膜からなる第２シリンダコア膜５３０を形成する。次に、例えば厚さ１００ｎｍのシリコン窒化膜からなる上部サポート５０１を形成する。次に、例えば厚さ５０ｎｍのシリコン酸化膜からなるシリンダホールハードマスク５５０を形成する。次に、リソグラフィとドライエッチング法により、シリンダホールハードマスク５５０にシリンダホールパターン５６０ａを形成する。
【００８９】
次に、図１６を参照する。シリンダホールハードマスク５５０をマスクとする異方性ドライエッチング法により、上部サポート５０１、第２シリンダコア膜５３０、下部サポート４９０、第１シリンダコア膜５１０、ストッパ膜４８０をエッチングし、シリンダホール５６０を形成する。その後、シリンダホールハードマスク５５０を除去する。
【００９０】
次に、図１７を参照する。シリンダホール５６０の内面を含む全表面に例えば厚さ８ｎｍの窒化チタン膜を成膜する。次に、ドライエッチング法を用いたエッチバックにより上部サポート５０１の上面に形成されている窒化チタン膜を選択的に除去する。これにより、シリンダホール５６０の内面を覆う各々独立した下部電極１２０が形成される。次に、カバレッジの悪いシリコン酸化膜からなるシリンダ保護膜５７０を各シリンダホール５６０の上部が閉塞するように成膜する。次に、リソグラフィにより、シリンダ保護膜５７０上に上部サポート開口パターン５１０ａを有する上部サポート開口マスク５８０を形成する。
【００９１】
次に、図１８に示すように、上部サポート開口マスク５８０をマスクとする異方性ドライエッチング法により、シリンダ保護膜５７０、上部サポート５０１、下部電極１２０の一部を除去する。これにより上部サポート開口パターン５８０ａが形成され、第２シリンダコア膜５３０の上面が露出する。
【００９２】
次に、図１９に示すように、例えばフッ酸含有溶液を用いる溶液エッチング法により、シリンダ保護膜５７０、第２シリンダコア膜５３０、第１シリンダコア膜５１０を全て除去する。これにより、下部サポート４９０および上部サポート５０１でサポートされると共に、内外壁が露出するクラウン形状の下部電極１２０が形成される。隣接する下部電極１２０の間には、サポートを除いて空隙が形成される。
【００９３】
次に、図１９を参照する。下部電極１２０、上部サポート５０１および下部サポート４９０の表面を覆うように、第１実施形態〜第３実施形態で説明した容量絶縁膜２８０を形成する。すなわち、第１保護膜２１０と、第１容量絶縁膜２６０及び第２容量絶縁膜２７０を含む容量絶縁膜２８０と、を全表面に渡って形成する。以下、図１４に示すように、上部電極２９０、プレート電極２９５を順次形成する。前述のように上部電極２９０及びプレート電極２９５を形成する際の熱処理により容量絶縁膜２８０の結晶化が促進される。さらに、上層に層間絶縁膜や配線層が形成することによりメモリセルを有する半導体記憶装置（ＤＲＡＭ）５００が形成される。
【００９４】
第５実施形態に係る半導体装置について説明する。第４実施形態においてはクラウン型のキャパシタを示したが、第５実施形態に係る半導体装置６００は、コンケーブ型（シリンダ型）のキャパシタを有する。クラウン構造では、第１保護膜２１０及び容量絶縁膜２８０が全表面に渡って形成される。すなわち、図１４において、第１保護膜２１０及び容量絶縁膜２８０が下部電極１２０の表面のみならずストッパ膜４８０の上面にも形成される。この時、第１保護膜２１０が導電性を有していると、隣接下部電極がショートした状態となり好ましくない。第１保護膜２１０を構成する酸化チタンは、膜厚が１．５ｎｍを超えると導電性が発現する。すなわち、リーク電流が発生しやすくなる。図２に示す形態の説明においては、例えば、第１酸化チタン膜２１０ａの膜厚を０．６ｎｍ〜１．０ｎｍ、第２酸化チタン膜２１０ｂの膜厚を０．１ｎｍ〜０．４ｎｍで構成した。この場合、第１保護膜２１０の最大の膜厚は１．４ｎｍであり、１．５ｎｍを超えない。すなわち、リーク電流が発生しないので、クラウン構造のキャパシタにも適用できる。しかし、結晶化促進効果をより強くするために、第２酸化チタン膜２１０ｂの膜厚を例えば１ｎｍで形成すると、第１保護膜２１０の最大の膜厚は２ｎｍとなってしまい、隣接キャパシタがショートする問題が発生してくる。第５実施形態においては、第１保護膜２１０が隣接キャパシタ間に存在しないキャパシタ構造について説明する。すなわち、キャパシタをコンケーブ構造とする構成について説明する。図２１は、図１３と同様の平面図である。図２２は、図２１のＸＸＩＩ−ＸＸＩＩ線に沿った概略断面図である。
【００９５】
図２１及び図２２に示すように、コンケーブ型のキャパシタ１０５は、シリンダホール５６０の内面のみをキャパシタとして用いる構成となる。したがって、シリンダコア膜５４０は除去しない。シリンダコア膜５４０自体がサポートとして機能するので、シリコン窒化膜からなるサポート膜４９０、５０１が不要となる。シリンダコア膜５４０が残存しているので、第１保護膜２１０及び容量絶縁膜２８０はシリンダコア膜５４０の表面５４０ａに設けられる。上面に位置しているので、隣接するキャパシタ間の第１保護膜２１０だけを選択的に除去することが可能となる。これにより、図２０に示すように、シリンダコア膜５４０の表面５４０ａには第１保護膜２１０が存在していない。したがって、下部電極１２０の表面に例えば１５ｎｍより厚い第１保護膜２１０を形成した場合であっても、隣接下部電極１２０間には第１保護膜２１０が存在しない構成とすることができるのでキャパシタ間のショートを回避することができる。
【００９６】
次に、第５実施形態に係る半導体装置の製造方法について説明する。図２３及び図２４に、第５実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図２３に示すように、第４実施形態と同様に、シリンダコア膜５４０及びストッパ膜４８０を貫通するシリンダホール５６０を形成する。次に、図２４に示すように、シリンダホール５６０の内面を含む全表面に、下部電極１２０として例えば厚さ８ｎｍの窒化チタンを形成する。次に、第１実施形態と同様に、例えば厚さ０．８ｎｍの第１酸化チタン膜２１０ａを熱酸化法により形成する。次に、例えば厚さ１．０ｎｍの第２酸化チタン膜２１０ｂをＡＬＤ法により形成して第１保護膜２１０を形成する。次に、シリンダコア膜５４０の表面５４０ａに形成された第１保護膜２１０をドライエッチングによりエッチバックして除去する。次に、第１容量絶縁膜２６０及び第２容量絶縁膜２７０を含む容量絶縁膜２８０を全表面に形成する。さらに、上部電極２９０およびプレート電極２９５を形成する。
【００９７】
第５実施形態における上記以外の形態は、第４実施形態と同様である。
【００９８】
第５実施形態によれば、第４実施形態と同様の効果を得ることができる。第３実施形態では、リーク電流をより抑制することができる。隣接キャパシタ間に第１保護膜２１０が配置されない構成とすることができるので第１保護膜２１０に起因する隣接キャパシタ間ショートを回避することができる。
【実施例】
【００９９】
第１容量絶縁膜の結晶性に対する第１保護膜及び結晶化促進膜層による影響について調査した。第１容量絶縁膜の結晶性の評価には、Ｃｕを線源とする波長０．１５６１５６ｎｍのＸ線を用い、公知の２θ法によるＸ線回折法を用いた。評価には、図２に示した断面構造を基本構造として、上部電極２９０およびプレート電極２９５を形成しない試料を用いた。図２５に、各試料の測定結果を示す。
【０１００】
実施例１（一点鎖線）の試料において、第１保護膜２１０として膜厚０．８ｎｍの第１酸化チタン膜２１０ａを形成した。結晶化促進膜層２４０として、膜厚１．０ｎｍの第１酸化ジルコニウム膜２２０、並びに酸化ジルコニウム部２３２及び酸化チタン部（酸化チタン分子の面内占有率１５％）２３１を形成した。第２酸化ジルコニウム膜２５０として、膜厚４．０ｎｍの酸化ジルコニウム膜を形成した。第２容量絶縁膜２７０として、膜厚０．４ｎｍの酸化アルミニウム膜を形成した。
【０１０１】
実施例２（実線）係る試料において、第１保護膜２１０として膜厚０．８ｎｍの第１酸化チタン膜２１０ａ及び膜厚０．２ｎｍの第２酸化チタン膜２１０ｂを形成した。結晶化促進膜層２４０として、膜厚１．０ｎｍの第１酸化ジルコニウム膜２２０、並びに酸化ジルコニウム部及び酸化チタン部（酸化チタン分子の面内占有率１５％）を形成した。第２酸化ジルコニウム膜２５０として、膜厚４．０ｎｍの酸化ジルコニウム膜を形成した。第２容量絶縁膜２７０として、膜厚０．４ｎｍの酸化アルミニウム膜を形成した。
【０１０２】
比較例１（小点線）に係る試料は、第１保護膜２１０及び結晶化促進膜層２４０の形成を省略した試料である。容量絶縁膜として、膜厚４．０ｎｍの第２酸化ジルコニウム膜を形成した。第２容量絶縁膜２７０として、膜厚０．４ｎｍの酸化アルミニウム膜を形成した。
【０１０３】
比較例２（大点線）に係る試料は、結晶化促進膜層２４０の形成を省略した試料である。第１保護膜２１０として、膜厚０．８ｎｍの第１酸化チタン膜２１０ａ及び膜厚０．２ｎｍの第２酸化チタン膜２１０ｂを形成した。容量絶縁膜として、膜厚４．０ｎｍの第２酸化ジルコニウム膜を形成した。第２容量絶縁膜２７０として、膜厚０．４ｎｍの酸化アルミニウム膜を形成した。
【０１０４】
各試料において、酸化ジルコニウムの結晶化のための熱処理として、各試料に４５０（℃）、６時間の熱処理を施した。なお、図２５は、いずれの試料も第２酸化ジルコニウム膜２５０の膜厚を４．０ｎｍとした場合の結果を示しているが、膜厚が６．０ｎｍの試料でも同様の結果が得られることを確認している。
【０１０５】
図２５において、縦軸のＸ線強度が大きいほど結晶化の度合いが強く、横軸の２θが大きいほど正方晶が支配的になることを示している。全体を比較すると、比較例１＜比較例２＜実施例１＜実施例２の順に正方晶の結晶化が進んでいることが分かる。第１保護膜２１０および結晶化促進膜２４０が存在しない比較例１では回折強度のピーク位置となる２θが２９．９０°で弱い結晶化度の立方晶となっている。比較例１に第１保護膜２１０を追加した比較例２では、比較例１に比べて結晶化度が強くなり、正方晶成分の増加も見られるが依然として立方晶が支配的である。これに対し、第１保護膜２１０に熱酸化で形成する第１酸化チタン膜及び結晶化促進膜２４０を有する実施例１では、より結晶化度が強くなると共に回折強度のピーク位置となる２θが３０．２０°に遷移して正方晶が支配的となっている。さらに、実施例１に対して、第１保護膜２１０にＡＬＤ法で形成する第２酸化チタン２１０ｂをさらに有する実施例２では、回折強度のピーク位置となる２θが３０．２５°まで遷移しており、さらに正方晶化が進んでいる。
【０１０６】
これより、第１保護膜２１０及び結晶化促進膜層２４０を設けることにより、酸化ジルコニウムの主たる結晶相を正方晶とすることができると共に、結晶性を高めることができることが分かった。特許文献１および特許文献２に記載されたＴＺＴ構造（酸化チタン保護膜でサンドイッチされた酸化ジルコニウム容量絶縁膜）やＴＺＡＺＴ構造（ＴＺＴ構造の容量絶縁膜中に酸化アルミニウムを介在させた構造）では正方晶の容量絶縁膜は得られず、比誘電率の小さい立方晶の容量絶縁膜しか得られないことが判明した。
【０１０７】
上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【０１０８】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【０１０９】
本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１１０】
１００，２００，３００，４００，５００，６００          半導体装置
１０５          キャパシタ
１１０          半導体基板
１２０          下部電極
１２１          表面
２１０          第１保護膜
２１０ａ        第１酸化チタン膜
２１０ｂ        第２酸化チタン膜
２１１          表面
２２０          第１酸化ジルコニウム膜
２２１          表面
２３０          第３金属酸化膜
２３０ｓ        スペース
２３１          酸化チタン部
２３２          酸化ジルコニウム部
２４０          結晶化促進膜層
２４１          表面
２５０，２５０ａ〜ｅ          第２酸化ジルコニウム膜
２５１ａ        第６金属酸化膜
２５２ａ        酸化ジルコニウム部
２５３ａ        酸化アルミニウム部
２５３ａｓ      酸化アルミニウムスペース
２５５          第３容量絶縁膜
２５６Ａ        第１酸化アルミニウム膜
２５６Ｂ        第２酸化アルミニウム膜
２５７Ａ        第３酸化ジルコニウム膜
２５７Ｂ        第４酸化ジルコニウム膜
２６０          第１容量絶縁膜
２６１          表面
２６５ａ〜ｅ    単位積層膜
２７０          第２容量絶縁膜
２７０ａ        第１酸化アルミニウム膜
２７０ｂ        第３酸化チタン膜
２７１          表面
２８０          容量絶縁膜
２９０          上部電極
２９１          表面
２９５          プレート電極
３２０          素子分離領域
３３０          活性領域
３４０          第１層間絶縁膜
３５０          第１ワード線
３６０          第２ワード線
３７０          第１半導体ピラー
３８０          第２半導体ピラー
３９０          第３半導体ピラー
４０１          ビット拡散層
４１０          第１容量拡散層
４２０          第２容量拡散層
４３０          キャップ絶縁膜
４４０          ビット線
４５０          第２層間絶縁膜
４６０          容量プラグ
４７０          容量プラグ
４８０          ストッパ膜
４９０          下部サポート
５０１          上部サポート
５１０          第１シリンダコア膜
５２０          下部サポートマスク
５３０          第２シリンダコア膜
５４０          シリンダコア膜
５４０ａ        表面
５５０          シリンダホールハードマスク
５６０          シリンダホール
５６０ａ        シリンダホールパターン
５６１          第１底面
５６２          第１側面
５７０          シリンダ保護膜
５８０          上部サポート開口マスク
５８０ａ        上部サポート開口パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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