(57)【要約】      （修正有）【課題】高スケーラブルな単一ポリ不揮発性メモリセルを提供する。【解決手段】不揮発性メモリ（ＮＶＭ）セルは、半導体基体１００と、第１のＯＤ領域と、第２のＯＤ領域と、第２のＯＤ領域から第１のＯＤ領域を分離する分離領域２００と、第１のＯＤ領域に沿って配置されたＰＭＯＳ選択トランジスタ１０と、選択トランジスタ１０に直列に結合されるとともに、第１のＯＤ領域に沿って配置されるＰＭＯＳフローティングゲートトランジスタ２０とを含む。メモリＰウェル（ＭＰＷ）１０２は、半導体基体１００内に配置される。メモリＮウェル（ＭＮＷ）１０４は、メモリＰウェル１０２内に配置される。メモリＰウェル１０２は、第１のＯＤ領域及び第２のＯＤ領域と重なる。メモリＰウェル１０２は、分離領域２００のトレンチ深さより深い接合深さを有している。メモリＮウェル１０４は、分離領域２００のトレンチ深さより浅い接合深さを有している。【選択図】図２
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【特許請求の範囲】
【請求項１】
不揮発性メモリ（ＮＶＭ）セルであって、
半導体基体と、
第１のＯＤ領域及び第２のＯＤ領域と、
前記第２のＯＤ領域から前記第１のＯＤ領域を分離するとともに、トレンチ深さを有する分離領域と、
前記第１のＯＤ領域に沿って配置されたＰＭＯＳ選択トランジスタと、
前記ＰＭＯＳ選択トランジスタに直列に結合されるとともに、前記第１のＯＤ領域に沿って配置され、前記第１のＯＤ領域を覆うフローティングゲートを含むＰＭＯＳフローティングゲートトランジスタと、
前記半導体基体におけるメモリＰウェルであって、前記第１のＯＤ領域及び前記第２のＯＤ領域と重なるとともに、前記分離領域の前記トレンチ深さより深い接合深さを有する前記メモリＰウェルと、
前記メモリＰウェルにおけるメモリＮウェルであって、単に前記第１のＯＤ領域と重なるとともに、前記分離領域の前記トレンチ深さより浅い接合深さを有する前記メモリＮウェルとを備えるＮＶＭセル。
【請求項２】
前記ＰＭＯＳ選択トランジスタ及び前記ＰＭＯＳフローティングゲートトランジスタが、通常は前記メモリＮウェルを共用する、請求項１に記載のＮＶＭセル。
【請求項３】
前記ＰＭＯＳ選択トランジスタが、
前記メモリＮウェルにおけるＰ＋ソースドーピング領域と、
前記Ｐ＋ソースドーピング領域から離れて間隔を開けられた共通Ｐ＋ドーピング領域と、
前記Ｐ＋ソースドーピング領域と前記共通Ｐ＋ドーピング領域との間の前記半導体基体の主表面の近くの選択ゲートチャネル領域と、
前記選択ゲートチャネル領域を覆う選択ゲートと、
前記選択ゲートと前記選択ゲートチャネル領域との間のゲート誘電体層とを備える、請求項１に記載のＮＶＭセル。
【請求項４】
前記Ｐ＋ソースドーピング領域がソースラインＳＬに連結される、請求項３に記載のＮＶＭセル。
【請求項５】
前記ＰＭＯＳフローティングゲートトランジスタが、
前記フローティングゲートの一方の側面に沿った共通Ｐ＋ドーピング領域と、
前記フローティングゲートのもう一方の側面に沿ったＰ＋ドレインドーピング領域と、
前記共通Ｐ＋ドーピング領域と前記Ｐ＋ドレインドーピング領域との間のフローティングゲートチャネル領域と、
前記フローティングゲートと前記フローティングゲートチャネル領域との間のゲート誘電体層とを更に備える、請求項１に記載のＮＶＭセル。
【請求項６】
前記Ｐ＋ドレインドーピング領域がビットラインＢＬに連結される、請求項５に記載のＮＶＭセル。
【請求項７】
前記ＰＭＯＳフローティングゲートトランジスタが、当該ＮＶＭセルの電荷蓄積素子としての機能を果たす、請求項１に記載のＮＶＭセル。
【請求項８】
前記フローティングゲートから前記第２のＯＤ領域まで連続的に拡張されるとともに、前記第２のＯＤ領域における消去ゲート（ＥＧ）領域に隣接しているフローティングゲート拡張部を更に備える、請求項１に記載のＮＶＭセル。
【請求項９】
前記フローティングゲート拡張部が、前記第１のＯＤ領域と前記第２のＯＤ領域との間の前記分離領域を横断し、前記ＥＧ領域に容量結合するように前記第２のＯＤ領域と部分的に重なる、請求項８に記載のＮＶＭセル。
【請求項１０】
前記ＥＧ領域が、二重拡散ドレイン（ＤＤＤ）領域と、前記ＤＤＤ領域におけるＮ＋ドーピング領域とを備える、請求項８に記載のＮＶＭセル。
【請求項１１】
前記ＤＤＤ領域がＮ型ドーピング領域である、請求項１０に記載のＮＶＭセル。
【請求項１２】
前記Ｎ＋ドーピング領域及び前記ＤＤＤ領域が、消去ライン電圧（ＶＥＬ）に電気的に連結される、請求項１０に記載のＮＶＭセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体メモリ技術の分野に関する。より具体的には、本発明は、メモリ特性の劣化なしで、削減されたメモリセルサイズ（＜１μｍ２）を有する、高スケーラブルな単一ポリ不揮発性メモリ（ＮＶＭ）セルに関する。
【０００２】
この出願は、２０１４年７月８日に出願され、参照により全体がここに組み込まれる米国仮特許出願第62/022,166号からの優先権を主張する。
【背景技術】
【０００３】
半導体メモリ装置は、様々な電子装置における使用のためにより一般的になっている。例えば、不揮発性メモリ（non-volatile  memory：ＮＶＭ）は、セルラー電話、デジタルカメラ、携帯情報機器、携帯型計算装置、及び他の装置に広く使用される。
【０００４】
一般に、ＮＶＭは、再書き込み可能な（multi-time  programmable：ＭＴＰ）メモリ、及び１回だけ書き込み可能な（one-time  programmable：ＯＴＰ）メモリに分類され得る。ＭＴＰメモリは、複数回読み出し可能であるとともに、複数回書き込み可能である。例えば、ＥＥＰＲＯＭ及びフラッシュメモリは、プログラミング、消去、及び読み出しのような異なる動作をサポートするためのいくつかの対応する電気回路を計画的に装備している。ＯＴＰメモリは、単なるプログラミング機能及び読み出し機能を有する電気回路によって完璧に機能する。消去動作のための電気回路は、ＯＴＰメモリでは必要とされない。
【０００５】
追加の製造原価を減少させる単一ポリＮＶＭ設計が提案されている。単一ポリＮＶＭは、ポリシリコンの単一の層を有する電荷蓄積フローティングゲートを形成する。例えば、単一ポリＮＶＭは、通常のＣＭＯＳプロセスと互換性があるので、それは、混合モード回路及びマイクロコントローラ（例えばシステムオンチップ、ＳＯＣなど）における組み込みメモリ（embedded  memory）、組み込み不揮発性メモリの分野において応用される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＮＶＭ装置をますます小さく製造する傾向がある。ＮＶＭ装置が更に小さくなるので、メモリシステムのビット当たりのコストが減少するであろうということが期待される。しかしながら、従来技術のＮＶＭセルの拡張性は、メモリアレイ領域のシャロートレンチアイソレーション（shallow  trench  isolation：ＳＴＩ）の深さより深い接合深さまで基体に注入されるＩ／Ｏイオンウェルを注入する方式によって制限される。
【０００７】
１μｍ２より小さい削減されたメモリセルサイズを有する、改良された単一ポリ再書き込み可能な（ＭＴＰ）不揮発性メモリセルを提供することが、本発明の一つの目的である。
【０００８】
Ｉ／Ｏイオンウェルの注入方式により制限されない、削減されたメモリセルサイズを有する、改良された単一ポリ不揮発性メモリセルを提供することが、本発明のもう一つの目的である。
【課題を解決するための手段】
【０００９】
本発明の１つの態様によれば、不揮発性メモリ（ＮＶＭ）セルは、半導体基体と、第１のＯＤ領域と、第２のＯＤ領域と、第２のＯＤ領域から第１のＯＤ領域を分離する分離領域と、第１のＯＤ領域に沿って配置されたＰＭＯＳ選択トランジスタと、選択トランジスタに直列に結合されるとともに、第１のＯＤ領域に沿って配置されるＰＭＯＳフローティングゲートトランジスタとを含む。ＰＭＯＳフローティングゲートトランジスタは、第１のＯＤ領域を覆うフローティングゲートを備える。メモリＰウェルは、半導体基体内に配置される。メモリＮウェルは、メモリＰウェル内に配置される。メモリＰウェルは、第１のＯＤ領域及び第２のＯＤ領域と重なる。メモリＰウェルは、分離領域のトレンチ深さより深い接合深さを有している。メモリＮウェルは、単に第１のＯＤ領域と重なる。メモリＮウェルは、分離領域のトレンチ深さより浅い接合深さを有している。
【００１０】
本発明のこれらの目的及び他の目的は、様々な図表及び図面において例示される好ましい実施例の下記の詳細な説明を読んだあとで、当業者には確かに明白になるであろう。
【００１１】
添付図面は、実施例の更なる理解を提供するために含まれ、この明細書に組み込まれるとともに、この明細書の一部を構成する。それらの図面は、いくつかの実施例を例示し、記述とともにそれらの原理を説明するのに役立つ。各図面は下記のようである。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施例による代表的な単一ポリ不揮発性メモリセルを示す概略配置図である。
【図２】図１の線Ｉ−Ｉ’に沿って取得された単一ポリ不揮発性メモリセルを示す概略横断図である。
【図３】本発明の一実施例による、半導体基体にＭＮＷ、ＭＰＷ、及びＤＤＤ領域を形成する代表的なステップを示す概略横断図である。
【図４】本発明の一実施例による、半導体基体にＭＮＷ、ＭＰＷ、及びＤＤＤ領域を形成する代表的なステップを示す概略横断図である。
【図５】本発明の一実施例による、半導体基体にＭＮＷ、ＭＰＷ、及びＤＤＤ領域を形成する代表的なステップを示す概略横断図である。
【図６】本発明の一実施例による、半導体基体にＭＮＷ、ＭＰＷ、及びＤＤＤ領域を形成する代表的なステップを示す概略横断図である。
【図７】本発明の一実施例による、半導体基体にＭＮＷ、ＭＰＷ、及びＤＤＤ領域を形成する代表的なステップを示す概略横断図である。
【図８】本発明の一実施例による、半導体基体にＭＮＷ、ＭＰＷ、及びＤＤＤ領域を形成する代表的なステップを示す概略横断図である。
【図９】本発明の一実施例による、半導体基体にＭＮＷ、ＭＰＷ、及びＤＤＤ領域を形成する代表的なステップを示す概略横断図である。
【発明を実施するための形態】
【００１３】
全ての図面が図式的であることに留意すべきである。明瞭性及び利便性のために、図の各部の相対的な寸法及び比率は、大きさにおいて、誇張されているか、又は縮小されている。同じ参照符号が、一般に、修正された実施例及び異なる実施例における対応する機能又は同様の機能を参照するために使用される。
【００１４】
下記の説明において、多数の特定の詳細が、本発明の完全な理解を提供するために与えられる。しかしながら、本発明がこれらの特定の詳細なしで実施され得るということは、当業者にとって明白であろう。さらに、いくつかのシステム構成及び処理ステップは、これらが当業者には良く知られているはずであるので、詳細に開示されない。他の実施例が利用され得るとともに、構造上の変更、論理的な変更、及び電気的な変更が、本発明の範囲からはずれずに行われ得る。
【００１５】
同様に、装置の実施例を示す図は、半図式的（semi-diagrammatic）であり、正確な縮尺ではなく、いくつかの寸法は、開示の明瞭性のために、図面において誇張されている。同様に、複数の実施例がいくつかの共通の特徴を有するとして開示及び説明される場合には、同等の特徴又は類似の特徴は、その特徴の図解及び記述を簡略化するために、通常、同等の参照符号によって説明されることになる。
【００１６】
“酸化物規定（oxide  define：ＯＤ）領域”という用語（“ＯＤ”領域は、時として、“酸化物で定義された（oxide  defined）”領域、又は“酸化物定義（oxide  definition）”領域と言われる。）は、シリコンのローカル酸化（local  oxidation  of  silicon：ＬＯＣＯＳ）領域又はシャロートレンチアイソレーション（ＳＴＩ）領域以外の基体のシリコン主表面上の領域と定義されるために、この技術分野において一般に知られている。“酸化物規定（ＯＤ）領域”という用語は、同様に、トランジスタのような能動回路素子が形成されて操作される“アクティブ領域”と一般に言われる。
【００１７】
図１は、この発明の一実施例による単一ポリ不揮発性メモリセルの代表的な配置を示す概略平面図である。図２は、図１の線Ｉ−Ｉ’に沿って取得された概略横断図である。明示されたＮＶＭセル構造は、再書き込み可能な（ＭＴＰ）メモリユニットとして機能し得る。本発明は他のメモリ装置に適用でき得るということが理解されるべきである。
【００１８】
図１において示されるように、ＮＶＭセル１は、相互に極めて接近して配置された少なくとも２つの相隔たる酸化物規定（ＯＤ）領域を備える。２つの相隔たるＯＤ領域は、第１のＯＤ領域２１０、及び、Ｐ型ドープシリコン基体（P  type  doped  silicon  substrate：Ｐ−Ｓｕｂ）のような半導体基体１００の主表面に埋め込まれる分離領域２００により第１のＯＤ領域２１０から分離された第２のＯＤ領域２２０を含む。例示的実施例によれば、分離領域２００は、シャロートレンチアイソレーション（ＳＴＩ）領域であるかもしれないが、しかし、それに限定されるべきではない。図１における配置は実例となる目的のみのためのものであるということが理解されるべきである。
【００１９】
例示的実施例によれば、第１のＯＤ領域２１０と第２のＯＤ領域２２０との間の分離領域２００は、０．２５マイクロメータに等しいか、又は０．２５マイクロメータより小さい幅ｗを有し得るが、しかし、それに限定されない。例示的実施例によれば、第１のＯＤ領域２１０と第２のＯＤ領域２２０との間の分離領域２００の幅ｗは、入出力（Ｉ／Ｏ）イオンウェルの注入方式により制限されない。例示的実施例によれば、Ｉ／Ｏイオンウェルは、メモリアレイに使用されない。
【００２０】
図１及び図２において示すように、ＮＶＭセル１は、選択トランジスタ１０と、選択トランジスタ１０に直列に結合されるフローティングゲートトランジスタ２０とを備える。直列に結合される選択トランジスタ１０とフローティングゲートトランジスタ２０は、第１のＯＤ領域２１０上に直接形成され得る。例示的実施例によれば、選択トランジスタ１０は、ＰＭＯＳトランジスタであり得るとともに、（ソースラインＳＬに連結される）Ｐ＋ソースドーピング領域１２と、Ｐ＋ソースドーピング領域１２から離れて間隔を開けられた共通Ｐ＋ドーピング領域１４と、Ｐ＋ソースドーピング領域１２と共通Ｐ＋ドーピング領域１４との間の半導体基体１００の主表面の近くの選択ゲートチャネル領域３２と、選択ゲートチャネル領域３２を覆うとともに、ワードライン（ＷＬ）に連結される選択ゲート（ＳＧ）１１０と、選択ゲート１１０と選択ゲートチャネル領域３２との間のゲート誘電体層１１０ａとを備える。側壁スペーサ（図示せず）は、選択ゲート１１０の反対側の側壁上に形成され得る。
【００２１】
例示的実施例によれば、Ｎ＋ドーピング領域１１は、Ｐ＋ソースドーピング領域１２の隣に配置される。Ｎ＋ドーピング領域１１は、Ｐ＋ソースドーピング領域１２に接触してもよい。突合せ接点（butted  contact）（図示せず）が、Ｎ＋ドーピング領域１１をＰ＋ソースドーピング領域１２と短絡させるために形成され得る。
【００２２】
フローティングゲートトランジスタ２０は、選択トランジスタ１０及びフローティングゲートトランジスタ２０により一般に共用される第１のＯＤ領域２１０上に直接形成される。フローティングゲートトランジスタ２０は、共通Ｐ＋ドーピング領域１４を通して選択トランジスタ１０に連結される。共通Ｐ＋ドーピング領域１４は、フローティングゲートトランジスタ２０及び選択トランジスタ１０により共用され、それにより２つの直列に結合されたトランジスタを形成し、この場合２つの直列に結合されたＰＭＯＳトランジスタを形成する。
【００２３】
フローティングゲートトランジスタ２０は、第１のＯＤ領域２１０を覆うフローティングゲート（ＦＧ）１２０を備える。例示的実施例によれば、フローティングゲート１２０は、ポリシリコンの唯一の層（すなわち、単一ポリ）で構成される。例示的実施例によれば、フローティングゲートトランジスタ２０は、ＮＶＭセル１の電荷蓄積素子としての機能を果たす。例示的実施例によれば、選択ゲート１１０及びフローティングゲート１２０の両方は、直線形状であり、相互に平行して伸びる。
【００２４】
フローティングゲートトランジスタ２０は、フローティングゲート（ＦＧ）１２０の一方の側面に沿った共通Ｐ＋ドーピング領域１４と、フローティングゲート１２０のもう一方の側面に沿ったＰ＋ドレインドーピング領域１６と、共通Ｐ＋ドーピング領域１４と（ビットラインＢＬに連結される）Ｐ＋ドレインドーピング領域１６との間のフローティングゲートチャネル領域３４と、フローティングゲート１２０とフローティングゲートチャネル領域３４との間のゲート誘電体層１２０ａとを更に備える。例示的実施例によれば、ゲート誘電体層１２０ａは、ゲート誘電体層１１０ａの厚さに実質的に等しい厚さを有している。
【００２５】
例示的実施例によれば、ＮＶＭセル１は、フローティングゲート１２０から第２のＯＤ領域２２０まで連続的に拡張されるとともに、（消去ラインＥＬに連結される）消去ゲート（ＥＧ）領域３０に隣接しているフローティングゲート拡張部１２２を更に備える。フローティングゲート拡張部１２２は、第１のＯＤ領域２１０と第２のＯＤ領域２２０との間の分離領域２００を横断し、ＥＧ領域３０に容量結合するように第２のＯＤ領域２２０と部分的に重なる。例示的実施例によれば、ＥＧ領域３０は、二重拡散ドレイン（double  diffused  drain：ＤＤＤ）領域１０８と、ＤＤＤ領域１０８におけるＮ＋ドーピング領域１８とを備える。例示的実施例によれば、ゲート誘電体層１２２ａが、フローティングゲート拡張部１２２とＤＤＤ領域１０８との間に形成され得る。
【００２６】
例示的実施例によれば、ＤＤＤ領域１０８は、Ｎ型ドーピング領域であり得る。例示的実施例によれば、Ｎ＋ドーピング領域１８は、フローティングゲート拡張部１２２によってカバーされない領域に形成される。動作中、Ｎ＋ドーピング領域１８及びＤＤＤ領域１０８は、消去ライン電圧（ＶＥＬ）に電気的に連結される。例示的実施例によれば、ＥＧ領域３０におけるＤＤＤ領域１０８は、接合破壊電圧（junction  breakdown  voltage）を増加させることができる。
【００２７】
例示的実施例によれば、ＮＶＭセル１は、半導体基体１００におけるメモリＰウェル（memory  P  well：ＭＰＷ）１０２と、ＭＰＷ１０２におけるシャロー（shallow：浅い）メモリＮウェル（memory  N  well：ＭＮＷ）１０４とを更に備える。例示的実施例によれば、ＭＰＷ１０２は、半導体基体１００の主表面１００ａの下方に、半導体基体１００の主表面１００ａの下方の分離領域２００のトレンチ深さｄより深い接合深さｄ１を有している。例示的実施例によれば、ＭＮＷ１０４は、半導体基体１００の主表面１００ａの下方に、半導体基体１００の主表面１００ａの下方の分離領域２００のトレンチ深さｄより浅いか、又はトレンチ深さｄに等しい接合深さｄ２を有している。例示的実施例によれば、分離領域２００のトレンチ深さｄは、２７００オングストロームと３７００オングストロームとの間で変動し得るが、しかし、それに限定されない。
【００２８】
例示的実施例によれば、図２において示すように、選択トランジスタ１０及びフローティングゲートトランジスタ２０は、ＭＮＷ１０４の中に配置される。Ｎ＋ドーピング領域１１、Ｐ＋ソースドーピング領域１２、共通Ｐ＋ドーピング領域１４、及びＰ＋ドレインドーピング領域１６は、ＭＮＷ１０４の中に形成される。Ｎ＋ドーピング領域１８及びＤＤＤ領域１０８は、ＭＰＷ１０２の中に形成される。例示的実施例によれば、ＥＧ領域３０は、直接的にＤＤＤ領域１０８の下部にあるＭＰＷ１０２の一部分を更に備え得る。例示的実施例によれば、Ｐ＋ピックアップ領域１０１が、半導体基体１００を基体電圧（ＶＳＵＢ）に電気的に連結するために提供され得る。
【００２９】
図３から図９は、本発明の一実施例による、半導体基体１００にＭＮＷ１０４、ＭＰＷ１０２、及びＤＤＤ領域１０８を形成する代表的なステップを示す概略横断図であり、同等の参照符号は、同等の層、領域、及び素子を示す。例示的実施例によれば、２つの特別なフォトマスクが、半導体基体１００にＭＮＷ１０４、ＭＰＷ１０２、及びＤＤＤ領域１０８を形成するために必要とされ得る。
【００３０】
図３において示されるように、シャロートレンチアイソレーション（ＳＴＩ）のような分離領域２００が、半導体基体１００において形成され、第１のＯＤ領域２１０及び第２のＯＤ領域２２０が、半導体基体１００の主表面１００ａ上で定義される。以前に言及されたように、分離領域２００のトレンチ深さｄは、例えば、２７００オングストロームと３７００オングストロームとの間で変動し得る。
【００３１】
図４において示されるように、第１の注入マスク４００が、半導体基体１００を覆うように提供される。第１の注入マスク４００は、メモリＮウェルとして注入されるべき領域を定義する開口部４１０を有し得る。開口部４１０を通してＮ型の不純物を半導体基体１００に注入し、それにより反パンチスルー（punch  through）のための第１のシャローメモリＮウェル（ＭＮＷ−１）を形成するために、イオン注入プロセス４０１が実行される。例示的実施例によれば、第１のシャローメモリＮウェル（ＭＮＷ−１）は、分離領域２００のトレンチ深さｄより浅い接合深さを有している。
【００３２】
図５において示されるように、続いて、第１の注入マスク４００が、再びイオン注入プロセス４０２において使用される。しきい値電圧（Ｖｔ）調整のための第２のシャローメモリＮウェル（ＭＮＷ−２）が、第１のシャローメモリＮウェル（ＭＮＷ−１）において形成される。例示的実施例によれば、第２のシャローメモリＮウェル（ＭＮＷ−２）は、第１のシャローメモリＮウェル（ＭＮＷ−１）の接合深さより浅い接合深さを有している。
【００３３】
図６において示されるように、続いて、第１の注入マスク４００が、再びイオン注入プロセス４０３において使用される。分離のための第１のメモリＰウェル（ＭＰＷ−１）が、半導体基体１００において形成される。第１のメモリＰウェル（ＭＰＷ−１）は、第１のシャローメモリＮウェル（ＭＮＷ−１）の接合深さより深く、そして分離領域２００のトレンチ深さｄより深い接合深さを有している。それ以降、第１の注入マスク４００は除去される。
【００３４】
図７において示されるように、第２の注入マスク５００が、次に、半導体基体１００を覆うように提供される。第２の注入マスク５００は、Ｎ型二重拡散ドレイン（ＤＤＤ）領域として注入されるべき領域を定義する開口部５１０を有し得る。開口部５１０を通してＮ型の不純物を半導体基体１００に注入し、それによりＮ型二重拡散ドレイン（ＤＤＤ）領域１０８を形成するために、イオン注入プロセス５０１が実行される。
【００３５】
図８において示されるように、続いて、第２の注入マスク５００が、再びイオン注入プロセス５０２において使用される。開口部５１０を通してＰ形の不純物が半導体基体１００に注入され、それにより分離のための第２のメモリＰウェル（ＭＰＷ−２）を形成する。第２のメモリＰウェル（ＭＰＷ−２）は、第１のシャローメモリＮウェル（ＭＮＷ−１）の接合深さより深く、そして分離領域２００のトレンチ深さｄより深い接合深さを有している。
【００３６】
図９において示されるように、第２のメモリＰウェル（ＭＰＷ−２）は、メモリＰウェル（ＭＰＷ）１０２を構成するように、第１のメモリＰウェル（ＭＰＷ−１）と結合する。第１のシャローメモリＮウェル（ＭＮＷ−１）と第２のシャローメモリＮウェル（ＭＮＷ−２）は、メモリＮウェル（ＭＮＷ）１０４を構成する。続いて、従来のＣＭＯＳ論理プロセスと互換性があるプロセスを使用することによって、選択トランジスタ、フローティングゲートトランジスタ、及び消去ゲート領域が半導体基体１００上に形成される。
【００３７】
当業者は、本発明の教示を保持しながら装置及び方法の多数の修正及び変更が実行され得るということに容易に気付くことになる。したがって、上記の開示は、添付された特許請求の範囲の境界及び範囲によってのみ限定されると解釈されるべきである。
【符号の説明】
【００３８】
１    ＮＶＭセル
１０    選択トランジスタ
１１    Ｎ＋ドーピング領域
１２    Ｐ＋ソースドーピング領域
１４    共通Ｐ＋ドーピング領域
１６    Ｐ＋ドレインドーピング領域
１８    Ｎ＋ドーピング領域
２０    フローティングゲートトランジスタ
３０    消去ゲート（ＥＧ）領域
３２    選択ゲートチャネル領域
３４    フローティングゲートチャネル領域
１００    半導体基体
１００ａ    主表面
１０１    ピックアップ領域
１０２    メモリＰウェル（ＭＰＷ）
１０４    メモリＮウェル（ＭＮＷ）
１０８    二重拡散ドレイン（ＤＤＤ）領域
１１０    選択ゲート（ＳＧ）
１１０ａ    ゲート誘電体層
１２０    フローティングゲート（ＦＧ）
１２０ａ    ゲート誘電体層
１２２    フローティングゲート拡張部
１２２ａ    ゲート誘電体層
２００    分離領域
２１０    第１のＯＤ領域
２２０    第２のＯＤ領域
４００    第１の注入マスク
４１０    開口部
５００    第２の注入マスク
５１０    開口部
ＢＬ    ビットライン
ＥＬ    消去ライン
ＳＬ    ソースライン
ＷＬ    ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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