(57)【要約】【課題】閾値電圧の低下を抑制すると共に、隣接するゲート電極の電位変動に起因する過渡的な電子拡散を抑制する半導体装置を提供すること。【解決手段】半導体装置は、第１面及び第１面とは反対側の第２面を有する半導体基板と、半導体基板内に配された第１のゲート電極を有する第１のトランジスタと、半導体基板内に配された第１の導電体と、を備える。第１のゲート電極は、少なくとも第１の電位および第１の電位よりも高い第２の電位が印加される。第１の導電体の第１面側の第１の端部は、第１のゲート電極の第２面側の第１の端部よりも半導体基板の第１の面から離れた位置にある。第１の導電体に印加される第３の電位は、第２の電位よりも低い。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１面及び前記第１面とは反対側の第２面を有する半導体基板と、
前記半導体基板内に配された第１のゲート電極を有する第１のトランジスタと、
前記半導体基板内に配された第１の導電体と、を備え、
前記第１のゲート電極は、少なくとも第１の電位および前記第１の電位よりも高い第２の電位が印加され、
前記第１の導電体の第１面側の第１の端部は、前記第１のゲート電極の第２面側の第１の端部よりも前記半導体基板の前記第１の面から離れた位置にあり、
前記第１の導電体に印加される第３の電位は、前記第２の電位よりも低い、半導体装置。
【請求項２】
前記第３の電位は、前記第１の電位よりも低い、請求項１に記載の半導体装置。
【請求項３】
第１のゲート電極の前記第１の端部と前記第１の導電体の前記第１の端部との間隔は、１０ｎｍ〜３０ｎｍである、請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板に埋設された素子分離領域をさらに備え、
前記第１のゲート電極と前記第１の導電体とは並列して延在し、
前記半導体基板の前記第１の面の平面投影において、前記第１のゲート電極及び前記第１の導電体と前記素子分離領域とは交差する、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の導電体と前記半導体基板との間に配された第２の絶縁膜と、をさらに備え、
前記第１のトランジスタは、前記第１のゲート電極と前記半導体基板との間に配された第１の絶縁膜をさらに有する、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１のゲート電極に対して前記第１面側に配された第１の埋め込み絶縁層と、
前記第１の導電体に対して前記第２面側に配された第２の埋め込み絶縁層と、をさらに備える、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１のトランジスタと拡散層の一方を共有する第２のトランジスタをさらに備え、
前記第２のトランジスタは、前記半導体基板内に配され、前記第１のゲート電極及び前記第１の導電体と並列に延在する第２のゲート電極を有し、
前記第２のゲート電極は、前記第１のゲート電極に対して前記１の導電体とは反対側に配され、
前記第２のゲート電極には、少なくとも前記第１の電位および前記第２の電位が印加される、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２のトランジスタは、前記第２のゲート電極と前記半導体基板との間に配された第３の絶縁膜をさらに有する、請求項７に記載の半導体装置。
【請求項９】
前記第１のトランジスタは、前記半導体基板の前記第１面側に形成された第１の拡散層及び第２の拡散層を有し、
前記第１の拡散層は、前記第１のゲート電極と前記第１の導電体との間に配され、
前記第２の拡散層は、前記第１のゲート電極と前記第２のゲート電極との間に配され、
前記第２の拡散層は、前記第１のトランジスタ及び前記第２のトランジスタに共有される、請求項７又は８に記載の半導体装置。
【請求項１０】
第１の電極、容量絶縁膜及び第２の電極を有するキャパシタをさらに備え、
前記第１の電極は、前記第１の拡散層に電気的に接続される、請求項９に記載の半導体装置。
【請求項１１】
前記半導体基板の前記第１面上に配されたビット線をさらに備え、
前記ビット線は、前記第２の拡散層に電気的に接続される、請求項９又は１０に記載の半導体装置。
【請求項１２】
前記半導体基板内に配された第２の導電体、をさらに備え、
前記第２の導電体は、前記第２のゲート電極に対して前記第１のゲート電極とは反対側に配され、
前記第２の導電体の前記第１面側の第１の端部は、前記第２のゲート電極の前記第２面側の第１の端部よりも前記半導体基板の前記第１面から離れた位置にあり、
前記第２の導電体に印加される第４の電位は、前記第２の電位よりも低い、請求項７〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第４の電位は、前記第１の電位よりも低い、請求項１２に記載の半導体装置。
【請求項１４】
第２のゲート電極の前記第１の端部と前記第２の導電体の前記第１の端部との間隔は、１０ｎｍ〜３０ｎｍである、請求項１２又は１３に記載の半導体装置。
【請求項１５】
前記第２の導電体は、前記第１のゲート電極、前記第２のゲート電極及び前記第１の導電体と並列して延在する、請求項１２〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記第１のゲート電極を駆動する駆動回路と、
前記第１の導電体に電圧を印加する第１の電源線と、
をさらに備える、請求項１〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記半導体基板に第５の電位を印加する第２の電源線をさらに備え、
前記第１の電位及び前記第３の電位は前記第５の電位よりも低い、請求項１〜１６のいずれか一項に記載の半導体装置。
【請求項１８】
第１のトランジスタ及び第２のトランジスタを備え、
前記第１のトランジスタは、半導体基板内に埋設された第１のゲート電極を有し、
前記第２のトランジスタは、前記半導体基板内に埋設された第２のゲート電極を有し、
前記第２のゲート電極の上端は、前記第１のゲート電極の下端よりも深い位置にある、半導体装置。
【請求項１９】
第１のゲート電極の前記下端と前記第２のゲート電極の前記上端との間隔は、１０ｎｍ〜３０ｎｍである、請求項１８に記載の半導体装置。
【請求項２０】
前記第１のゲート電極には、前記第１のトランジスタの第１のチャネル領域を蓄積状態とする第１の電圧、及び前記第１のチャネル領域を反転状態とする第２の電圧のいずれかが印加され、
前記第２のゲート電極には、前記第２のトランジスタの第２のゲート電極周囲の第２のチャネル領域を前記第１のチャネル領域よりも強い蓄積状態とする第３の電圧が印加される、請求項１８又は１９に記載の半導体装置。
【請求項２１】
前記第１のトランジスタと前記第２のトランジスタとは、拡散層の一方を共有する、請求項１８〜２０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ゲート電極を半導体基板に埋め込んだトランジスタを有する半導体装置が知られている（例えば、非特許文献１、特許文献１及び特許文献２参照）。
【０００３】
非特許文献１には、ストレージノード側の接合電界（Cell Capacitor（ＣＣ））を緩和するために、トレンチゲートエッチング後に局所チャンネル注入（Local Channel Implantation（ＬＣＩ））を行い、保有時間の向上を図っている。
【０００４】
特許文献１には、半導体基板と、半導体基板の表層に形成された素子分離用の溝部に素子分離絶縁膜が埋め込まれることによって、該素子分離絶縁膜の間に第一の方向に延在するように形成された複数の活性領域と、活性領域の表層から深さ方向に形成された不純物拡散層と、半導体基板の表層に、複数の活性領域を横切り第二の方向に延在するように形成された複数の埋め込みゲート用の溝部と、埋め込みゲート用の溝部の内壁面を覆うゲート絶縁膜と、ゲート絶縁膜を介して活性領域上を跨ぐように埋め込みゲート用の溝部に埋め込まれたゲート電極およびダミーゲート電極とを構成すると共に、半導体基板の面上において第二の方向に延在する複数のワード配線層と、を具備し、ダミーゲート電極の上面が、不純物拡散層と活性領域との界面よりも下方に位置している半導体装置が開示されている。
【０００５】
特許文献２には、半導体基板において素子分離領域によって複数の活性領域が区画されると共に、半導体基板内に埋め込まれたワード線を有する半導体装置であって、ワード線は、第一の溝部内にゲート絶縁膜を介して埋め込まれた導電層からなり、素子分離領域は、第一の溝部よりも幅の狭い第二の溝部にゲート絶縁膜を介して埋め込まれた導電層からなる半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−８４６１９号公報
【特許文献２】特開２０１２−１３４３９５号公報
【０００７】
【非特許文献１】T. Schloesser et al., “A 6F2 Buried Wordline DRAM Cell for 40nm and Beyond”, IEDM 2008
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明の観点から与えられる。
【０００９】
図２１に、非特許文献１の図１１に示す構造において、ゲート電極（ワード線）間隔と不純物（例えばボロン）濃度の相関関係を推定したものを示す。図２２に、ゲート電極（ワード線）間隔とストレージノード側の接合電界（Ｅｓｎ）の相関関係を推定したものを示す。図２３に、ゲート電極（ワード線）間隔と保有時間（ｔＲＥＦ）の相関関係を推定したものを示す。図２４に、ゲート電極（ワード線）間隔とトランジスタの閾値電圧（Ｖｔ１）、及び隣接ゲート電極による閾値電圧（Ｖｔ１）への影響の相関関係概念図を示す。ゲート電極間隔が縮小すると、閾値電圧Ｖｔ１が低下する。この閾値電圧Ｖｔ１の低下を抑制するために、不純物濃度を高くする必要がある。この場合、ストレージノード側の電界（Ｅｓｎ）が上昇し、ストレージノードキャパシタの容量が一定に保たれていたとしても、保有時間ｔＲＥＦ低下を招きやすくなる。
【００１０】
また、ワード線間隔の縮小化と共に、ビットコンタクトを共有する隣接するワード線の電位変動に起因して、図２４に示すように、閾値電圧Ｖｔ１の低下が顕在化する。特に、ビットコンタクトを共有する隣接ワード線の電位変動が大きいほど閾値電圧Ｖｔ１の低下が顕著となる。これを抑制するために、不純物を追加導入しようとすると、上述と同様の問題が発生することになる。
【課題を解決するための手段】
【００１１】
本発明の第１視点によれば、半導体装置は、第１面及び第１面とは反対側の第２面を有する半導体基板と、半導体基板内に配された第１のゲート電極を有する第１のトランジスタと、半導体基板内に配された第１の導電体と、を備える。第１のゲート電極は、少なくとも第１の電位および第１の電位よりも高い第２の電位が印加される。第１の導電体の第１面側の第１の端部は、第１のゲート電極の第２面側の第１の端部よりも半導体基板の第１の面から離れた位置にある。第１の導電体に印加される第３の電位は、第２の電位よりも低い。
【００１２】
本発明の第２視点によれば、半導体装置は、第１のトランジスタ及び第２のトランジスタを備える。第１のトランジスタは、半導体基板内に埋設された第１のゲート電極を有する。第２のトランジスタは、半導体基板内に埋設された第２のゲート電極を有する。第２のゲート電極の上端は、第１のゲート電極の下端よりも深い位置にある。
【発明の効果】
【００１３】
閾値電圧の低下を抑制すると共に、隣接するゲート電極の電位変動に起因する過渡的な電子拡散を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態に係る半導体装置の概略投影図。
【図２】図１のII−II線における半導体装置の概略断面図。
【図３】図１のIII−III線における半導体装置の概略断面図。
【図４】中間製品の概略投影図。
【図５】図４に示す中間製品の概略断面図。
【図６】中間製品の概略投影図。
【図７】図６に示す中間製品の概略断面図。
【図８】中間製品の概略投影図。
【図９】図８に示す中間製品の概略断面図。
【図１０】中間製品の概略投影図。
【図１１】図１０に示す中間製品の概略断面図。
【図１２】中間製品の概略投影図。
【図１３】図１２に示す中間製品の概略断面図。
【図１４】中間製品の概略投影図。
【図１５】図１４に示す中間製品の概略断面図。
【図１６】第１実施形態に係る半導体装置及び背景技術におけるワード線ピッチと拡散層の不純物濃度との関係を示す概念図。
【図１７】第１実施形態に係る半導体装置及び背景技術におけるワード線ピッチとストレージノード側の電界との関係を示す概念図。
【図１８】第１実施形態に係る半導体装置及び背景技術におけるワード線ピッチと保有時間との関係を示す概念図。
【図１９】第１実施形態に係る半導体装置及び背景技術におけるワード線ピッチと閾値電圧との関係を示す概念図。
【図２０】本発明の第２実施形態に係る半導体装置の概略断面図。
【図２１】背景技術におけるゲート電極間隔と不純物濃度の相関関係の概念図。
【図２２】背景技術におけるゲート電極間隔とストレージノード側の接合電界（Ｅｓｎ）の相関関係の概念図。
【図２３】背景技術におけるゲート電極間隔と保有時間（ｔＲＥＦ）の相関関係の概念図。
【図２４】背景技術におけるゲート電極間隔とトランジスタの閾値電圧（Ｖｔ１）の相関関係及び隣接ゲート電極による閾値電圧（Ｖｔ１）への影響を示す概念図。
【発明を実施するための形態】
【００１５】
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。各実施形態において、同じ要素には同じ符号を付してある。
【００１６】
上記各視点の好ましい形態を以下に記載する。
【００１７】
上記第１視点の好ましい形態によれば、第３の電位は、第１の電位よりも低い。
【００１８】
上記第１視点の好ましい形態によれば、第１のゲート電極の第１の端部と第１の導電体の第１の端部との間隔は、１０ｎｍ〜３０ｎｍである。
【００１９】
上記第１視点の好ましい形態によれば、半導体装置は、半導体基板に埋設された素子分離領域をさらに備える。第１のゲート電極と第１の導電体とは並列して延在する。半導体基板の第１の面の平面投影において、第１のゲート電極及び第１の導電体と素子分離領域とは交差する。
【００２０】
上記第１視点の好ましい形態によれば、半導体装置は、第１の導電体と半導体基板との間に配された第２の絶縁膜と、をさらに備える。第１のトランジスタは、第１のゲート電極と半導体基板との間に配された第１の絶縁膜をさらに有する。
【００２１】
上記第１視点の好ましい形態によれば、半導体装置は、第１のゲート電極に対して第１面側に配された第１の埋め込み絶縁層と、第１の導電体に対して第２面側に配された第２の埋め込み絶縁層と、をさらに備える。
【００２２】
上記第１視点の好ましい形態によれば、半導体装置は、第１のトランジスタと拡散層の一方を共有する第２のトランジスタをさらに備える。第２のトランジスタは、半導体基板内に配され、第１のゲート電極及び第１の導電体と並列に延在する第２のゲート電極を有する。第２のゲート電極は、第１のゲート電極に対して１の導電体とは反対側に配される。第２のゲート電極には、少なくとも第１の電位および第２の電位が印加される。
【００２３】
上記第１視点の好ましい形態によれば、第２のトランジスタは、第２のゲート電極と半導体基板との間に配された第３の絶縁膜をさらに有する。
【００２４】
上記第１視点の好ましい形態によれば、第１のトランジスタは、半導体基板の第１面側に形成された第１の拡散層及び第２の拡散層を有する。第１の拡散層は、第１のゲート電極と第１の導電体との間に配される。第２の拡散層は、第１のゲート電極と第２のゲート電極との間に配される。第２の拡散層は、第１のトランジスタ及び第２のトランジスタに共有される。
【００２５】
上記第１視点の好ましい形態によれば、半導体装置は、第１の電極、容量絶縁膜及び第２の電極を有するキャパシタをさらに備える。第１の電極は、第１の拡散層に電気的に接続される。
【００２６】
上記第１視点の好ましい形態によれば、半導体装置は、半導体基板の第１面上に配されたビット線をさらに備える。ビット線は、第２の拡散層に電気的に接続される。
【００２７】
上記第１視点の好ましい形態によれば、半導体装置は、半導体基板内に配された第２の導電体、をさらに備える。第２の導電体は、第２のゲート電極に対して第１のゲート電極とは反対側に配される。第２の導電体の第１面側の第１の端部は、第２のゲート電極の第２面側の第１の端部よりも半導体基板の第１面から離れた位置にある。第２の導電体に印加される第４の電位は、第２の電位よりも低い。
【００２８】
上記第１視点の好ましい形態によれば、第４の電位は、第１の電位よりも低い。
【００２９】
上記第１視点の好ましい形態によれば、第２のゲート電極の第１の端部と第２の導電体の第１の端部との間隔は、１０ｎｍ〜３０ｎｍである。
【００３０】
上記第１視点の好ましい形態によれば、第２の導電体は、第１のゲート電極、第２のゲート電極及び第１の導電体と並列して延在する。
【００３１】
上記第１視点の好ましい形態によれば、半導体装置は、第１のゲート電極を駆動する駆動回路と、第１の導電体に電圧を印加する第１の電源線と、をさらに備える。
【００３２】
上記第１視点の好ましい形態によれば、半導体装置は、半導体基板に第５の電位を印加する第２の電源線をさらに備える。第１の電位及び第３の電位は第５の電位よりも低い。
【００３３】
上記第２視点の好ましい形態によれば、第１のゲート電極の下端と第２のゲート電極の上端との間隔は、１０ｎｍ〜３０ｎｍである。
【００３４】
上記第２視点の好ましい形態によれば、第１のゲート電極には、第１のトランジスタの第１のチャネル領域を蓄積状態とする第１の電圧、及び第１のチャネル領域を反転状態とする第２の電圧のいずれかが印加される。第２のゲート電極には、第２のトランジスタの第２のゲート電極周囲の第２のチャネル領域を第１のチャネル領域よりも強い蓄積状態とする第３の電圧が印加される。
【００３５】
上記第２視点の好ましい形態によれば、第１のトランジスタと第２のトランジスタとは、拡散層の一方を共有する。
【００３６】
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置の概略投影図を示す。図２に、図１のII−II線における半導体装置の概略断面図を示す。図３に、図１のIII−III線における半導体装置の概略断面図を示す。図１〜図３に示す形態は、半導体装置の一例として、ＤＲＡＭ（Dynamic Random Access Memory）を示している。各図に示す形態は、一例であって、図示の形態に限定することを意図するものではない。
【００３７】
半導体装置１００は、半導体基板１０１と、半導体基板１０１に埋設された少なくとも１つのフィールドシールド電極１１３と、フィールドシールド電極１１３の下面側を被覆するフィールドシールド絶縁膜１１０と、フィールドシールド電極１１３上に形成された第１の埋め込み絶縁層１１６と、を備える。また、半導体装置は、トランジスタをさらに備える。トランジスタは、半導体基板１０１に埋設された少なくとも１つのゲート電極１１４と、ゲート電極１１４の下面側を被覆するゲート絶縁膜１１１と、半導体基板１０１に不純物が注入された拡散層１２０ａ〜ｂと、を有する。図２に示す形態において、隣接するゲート電極１１４間の拡散層を第１拡散層１２０ａとし、ゲート電極１１４とフィールドシールド電極１１３との間の拡散層を第２拡散層１２０ｂとする。拡散層１２０ａ〜ｂは、素子分離領域となるフィールド絶縁層１０８によって区画されている。フィールド絶縁層１０８の下端（下面）は、フィールドシールド電極１１３の下端（下面）よりも深いと好ましい。第１拡散層１２０ａは、隣接するトランジスタに共有されている。図２に示す形態において、２つのゲート電極１１４は、２つのフィールドシールド電極１１３及び第１の埋め込み絶縁層１１６に挟まれるように配されている。
【００３８】
半導体装置は、ゲート電極１１４上に形成された第２の埋め込み絶縁層１１７と、ゲート電極１１４を駆動するための駆動回路（例えば、サブワード線ドライバ）（不図示）と、フィールドシールド電極１１３に電圧を印加するための第１の電源線（不図示）と、をさらに備える。
【００３９】
半導体装置は、半導体基板１０１に電圧を印加するための第２の電源線（不図示）をさらに備えてもよい。
【００４０】
フィールドシールド電極１１３は、ゲート電極１１４よりも深い位置（後述のキャパシタとは反対側、拡散層から離れる方向）に配すると好ましい。すなわち、フィールドシールド電極１１３の上端（上面）は、ゲート電極１１４の下端（下面）よりも深い位置にあると好ましい。本発明の好適な効果を得るためには、フィールドシールド電極１１３の上端とゲート電極１１４の下端との距離は１０ｎｍ〜３０ｎｍであると好ましい。
【００４１】
フィールドシールド電極１１３とゲート電極１１４とは、同一方向に延在すると好ましく、平行に延在するとより好ましい。図１〜図３に示す形態においては、隣接する２つのゲート電極１１４の両側に、フィールドシールド電極１１３が配されている。すなわち、ゲート電極１１４の２つ置きにフィールドシールド電極１１３が配されている。
【００４２】
半導体装置１００は、半導体基板１０１上に配された第１層間絶縁層１２２と、第１層間絶縁層１２２上に、ゲート電極１１４と交差するように延在するビット線１２７と、ビット線１２７と第１拡散層１２０ａとを電気的に接続する第１コンタクトプラグ１３２と、ビット線１２７の両側に配された側壁絶縁層１３０と、第１層間絶縁層１２２上に、ビット線１２７と同じレベルの層に配された第２層間絶縁層１３５と、第２層間絶縁層１３５上に配されたキャパシタ１５８と、キャパシタ１５８と第２拡散層１２０ｂとを電気的に接続する第２コンタクトプラグ１４０と、第２層間絶縁層１３５上に配されたエッチングストッパ膜１４５と、をさらに備える。
【００４３】
ビット線１２７は、複数の導電材の積層体とすることができる。例えば、図２及び図３に示す形態において、ビット線１２７は、第１の導電層１２４、第２の導電層１２５及び第３の導電層１２６を有する。キャパシタ１５８は、有底筒状（シリンダ状）の下部電極１５０と、上部電極１５６と、下部電極１５０と上部電極１５６との間に配された容量絶縁膜１５２と、を有する。下部電極１５０は、倒壊を防止するサポート層１５４で支持されている。
【００４４】
半導体装置１００は、キャパシタ１５８上に配された第３層間絶縁層１６０と、第３層間絶縁層上に配された配線１６４と、第３層間絶縁層１６０を貫通し、上部電極１５６と配線１６４とを電気的に接続するスルーホールプラグ１６２と、をさらに備える。
【００４５】
本発明の第１実施形態に係る半導体装置の動作について説明する。半導体装置の電源をＯＮにしたとき、フィールドシールド電極１１３には、所定の電圧を印加する。ゲート電極１１４に印加される電位が第１の電位と、第１の電位よりも高い第２の電位であるとき、フィールドシールド電極１１３に印加される第３の電位は、第２の電位よりも低いと好ましく、第１の電位よりも低いとより好ましい。フィールドシールド電極１１３の電位は、ゲート電極１１４の電位変動にかかわりなく、常時同じ電位を保持すると好ましい。フィールドシールド電極１１３の電圧は−０．７Ｖ以上であると好ましい。ゲート誘起ドレインリーク（ＧＩＤＬ；Gate Induced Drain Leakage）の発生を抑制するためである。また、半導体基板１０１に第４の電位を印加してもよい。このとき、第１の電位及び第３の電位は第４の電位よりも低いと好ましい。
【００４６】
図１６に、第１実施形態に係る半導体装置におけるワード線ピッチと拡散層の不純物濃度との関係を示す概念図を示す。図１７に、第１実施形態に係る半導体装置におけるワード線ピッチとストレージノード側の電界との関係を示す概念図を示す。図１８に、第１実施形態に係る半導体装置におけるワード線ピッチと保有時間との関係を示す概念図を示す。図１９に、第１実施形態に係る半導体装置におけるワード線ピッチと閾値電圧との関係を示す概念図を示す。図１６〜図１９においては、比較対照として、フィールドシールド電極を有さない半導体装置における各関係も示す。本発明によれば、ワード線ピッチが縮小しても不純物の注入量を抑制することができる。これにより、ストレージノードの電界を緩和すると共に、保有時間の短縮を抑制することができる。また、ビット線コンタクトプラグを共有する隣接ワード線の電位変動による過渡電子拡散を抑制して、閾値電圧の低下を抑制することができる。例えば、第１のゲート電極１１４Ａにおいて、隣接する第２のゲート電極１１４Ｂ（隣接ワード線）の電位変動に起因する過渡的な電子拡散を抑制して、ＤＲＡＭにおけるデータ保有の信頼性を向上させることができる。
【００４７】
本発明の第１実施形態に係る半導体装置の製造方法について説明する。
【００４８】
図４に、中間製品の概略投影図を示す。図５（ａ）に、図４におけるＶａ−Ｖａ線に沿った概略断面図を示す。図５（ｂ）に、図４におけるＶｂ−Ｖｂ線に沿った概略断面図を示す。図５（ｃ）に、図４におけるＶｃ−Ｖｃ線に沿った概略断面図を示す。図５（ｄ）に、図４におけるＶｄ−Ｖｄ線に沿った概略断面図を示す。
【００４９】
半導体基板１０１に、素子分子領域を形成するための第１のマスク（不図示）を形成する。第１のマスクは、例えば、シリコン酸化膜及びシリコン窒化膜で形成することができる。第１のマスクは、例えば、複数の平行なライン状のパターンを有するように形成する。次に、第１のマスクを用いて半導体基板１０１をエッチングして素子分離溝１０７を形成する。次に、素子分離溝１０７を絶縁層で充填してフィールド絶縁層１０８を形成する（図４及び図５）。フィールド絶縁層１０８は、例えば、酸化シリコンで形成することができる。フィールド絶縁層１０８は、例えば次のように形成することができる。まず、素子分離溝１０７を充填するように、半導体基板１０１上にフィールド絶縁層の前駆層を形成する。次に、例えば、ＣＭＰ（Chemical Mechanical Polish：化学的機械的研磨）によりシリコン窒化膜上のフィールド絶縁層の前駆層を除去する。次に、フィールド絶縁層の残存層の上面が半導体基板１０１と概ね同一面を形成するように当該残存層をエッチングする。次に、シリコン窒化膜を除去してフィールド絶縁層１０８を得ることができる。
【００５０】
図６に、中間製品の概略投影図を示す。図７（ａ）に、図６におけるVIIａ−VIIａ線に沿った概略断面図を示す。図７（ｂ）に、図６におけるVIIｂ−VIIｂ線に沿った概略断面図を示す。図７（ｃ）に、図６におけるVIIｃ−VIIｃ線に沿った概略断面図を示す。図７（ｄ）に、図６におけるVIIｄ−VIIｄ線に沿った概略断面図を示す。
【００５１】
次に、第１のゲート溝を形成するための第２のマスク（不図示）を形成する。第２のマスクは、例えば、シリコン窒化膜で形成することができる。第２のマスクは、例えば、素子分離溝１０７と交差する複数の平行なライン状パターンを有するように形成する。次に、第２のマスクを用いてフィールド絶縁層１０８及び半導体基板１０１をエッチングして、第１のゲート溝１０９を形成する。第１のゲート溝１０９は、半導体基板１０１及びフィールド絶縁層１０８を交差するように延在する。第１のゲート溝１０９の底部は、素子分離溝１０７の底部よりも浅いと好ましい。次に、少なくとも第１のゲート溝１０９の内壁面に、例えば熱酸化法でフィールドシールド絶縁膜１１０を形成する。次に、第１のゲート溝１０９を埋めるように、フィールドシールド電極１１３となる導電層を充填する。導電層としては、例えば、窒化チタンとタングステンの積層膜を使用することができる。次に、導電層を例えば異方性エッチングにより部分的に除去して、第１のゲート溝１０９の下部に充填されたフィールドシールド電極１１３を形成する。
【００５２】
図８に、中間製品の概略投影図を示す。図９（ａ）に、図８におけるIXａ−IXａ線に沿った概略断面図を示す。図９（ｂ）に、図８におけるIXｂ−IXｂ線に沿った概略断面図を示す。図９（ｃ）に、図８におけるIXｃ−IXｃ線に沿った概略断面図を示す。図９（ｄ）に、図８におけるIXｄ−IXｄ線に沿った概略断面図を示す。
【００５３】
次に、第１のゲート溝１０９を埋めるように、フィールドシールド電極１１３上に第１の埋め込み絶縁層１１６を形成する。次に、第２のマスクを除去する。次に、半導体基板１０１に不純物（例えばリン）を例えばイオン注入法により注入して拡散層１２０を形成する。
【００５４】
図１０に、中間製品の概略投影図を示す。図１１（ａ）に、図１０におけるXIａ−XIａ線に沿った概略断面図を示す。図１１（ｂ）に、図１０におけるXIｂ−XIｂ線に沿った概略断面図を示す。図１１（ｃ）に、図１０におけるXIｃ−XIｃ線に沿った概略断面図を示す。図１１（ｄ）に、図１０におけるXIｄ−XIｄ線に沿った概略断面図を示す。
【００５５】
次に、第３のマスク１１８を形成する。第３のマスク１１８は、第１のゲート溝１０９と概ね平行に配されるライン状パターンを有するように形成する。次に、第３のマスク１１８を用いて、フィールド絶縁層１０８及び半導体基板１０１をエッチングして、第２のゲート溝１１２を形成する。第２のゲート溝１１２は、半導体基板１０１及びフィールド絶縁層１０８を交差するように延在する。第２のゲート溝１１２の底部は、第１のゲート溝１０９の底部よりも浅いと好ましい。第２のゲート溝１１２の底部は、フィールドシールド電極１１３の上面よりも浅いと好ましい。次に、少なくとも第２のゲート溝１１２の内壁面に、例えば熱酸化法でゲート絶縁膜１１１を形成する。次に、第２のゲート溝１１２を埋めるように、ゲート電極１１４となる導電層を充填する。導電層としては、例えば、窒化チタンとタングステンの積層膜を使用することができる。次に、導電層を例えば異方性エッチングにより部分的に除去して、第２のゲート溝１１２の下部に充填されたゲート電極１１４を形成する。
【００５６】
図１２に、中間製品の概略投影図を示す。図１３（ａ）に、図１２におけるXIIIａ−XIIIａ線に沿った概略断面図を示す。図１３（ｂ）に、図１２におけるXIIIｂ−XIIIｂ線に沿った概略断面図を示す。図１３（ｃ）に、図１２におけるXIIIｃ−XIIIｃ線に沿った概略断面図を示す。図１３（ｄ）に、図１２におけるXIIIｄ−XIIIｄ線に沿った概略断面図を示す。
【００５７】
次に、第２のゲート溝１１２を埋めるように、ゲート電極１１４上に第２の埋め込み絶縁層１１７を形成する。次に、第３のマスク１１８を除去する。次に、第１層間絶縁層１２２を成膜し、ＣＭＰ技術により第２の埋め込み絶縁層１１７の上端と概ね同じ高さとなるように研磨した。
【００５８】
図１４に、中間製品の概略投影図を示す。図１５（ａ）に、図１４におけるXVａ−XVａ線に沿った概略断面図を示す。図１５（ｂ）に、図１４におけるXVｂ−XVｂ線に沿った概略断面図を示す。図１５（ｃ）に、図１４におけるXVｃ−XVｃ線に沿った概略断面図を示す。図１５（ｄ）に、図１４におけるXVｄ−XVｄ線に沿った概略断面図を示す。
【００５９】
次に、第１層間絶縁層１２２に、拡散層１２０ａを露出するように開口を形成する。次に、開口を導電材で充填して、第１コンタクトプラグ１３２を形成する。この開口は第２の埋め込み絶縁層１１７まで及んでも構わない。次に、第１コンタクトプラグ１３２と電気的に接続されたビット線１２７、及びビット線１２７の側面を覆う側面絶縁層１３０を形成する（図１４及び図１５）。ビット線１２７は、例えば、第１の導電層１２４、第２の導電層１２５及び第３の導電層１２６を積層して形成することができる。
【００６０】
次に、第２層間絶縁層１３５及び第２コンタクトプラグ１４０を形成する。次に、下部電極１５０、容量絶縁膜１５２及び上部電極１５６を有するキャパシタ１５８を形成する。下部電極１５０は、サポート層１５４によって支持されている。これにより、ＤＲＡＭとしての半導体装置を製造することができる（図１〜図３）。
【００６１】
次に、第２実施形態に係る半導体装置について説明する。図２０に、第２実施形態に係る半導体装置の概略断面図を示す。図２０に示す半導体装置２００の構成は、図１〜図３に示す半導体装置の構成と同様である。第２実施形態においては、図１〜図３に示す第１実施形態に係る半導体装置において、フィールドシールド電極１１３をトランジスタのゲート電極としてみることができる。半導体装置２００は、第２拡散層１２０ｂをソース／ドレイン電極として共有する第１のトランジスタ及び第２のトランジスタを備える。第１のトランジスタは、第１のゲート電極１１４と、第１のゲート電極１１４の両側に配された第１拡散層１２０ａ及び第２の拡散層１２０ｂを有する。第１のトランジスタにおいては、第１拡散層１２０ａと第２拡散層１２０ｂ間の第１のゲート電極１１４に沿った領域が第１のチャネル領域２０１となる。第２のトランジスタは、第２のゲート電極１１３と、第２のゲート電極１１３の両側に配された第２拡散層１２０ｂ及び第３の拡散層１２０ｃを有する。第２のトランジスタにおいては、第２拡散層１２０ｂと第３拡散層１２０ｃ間の第１の埋め込み絶縁層１１６及び第２のゲート電極１１３に沿った領域が第２のチャネル領域２０２、第３のチャネル領域２０３及び第４のチャネル領域２０４となる。第２のチャネル領域２０２（および第４のチャネル猟奇２０４）の長さは、第１のチャネル領域２０１の長さの半分以上であると好ましい。
【００６２】
第１のゲート電極１１４には、第１のチャネル領域２０１を蓄積状態とする第１の電圧および第１のチャネル領域２０１を反転状態とする第２の電圧が印加される。第２のゲート電極１１３には、少なくとも第３のチャネル領域２０３を蓄積状態にする第３の電圧が印加される。第２のゲート電極１１３には、第２のチャネル領域２０２、第３のチャネル領域２０３及び第４のチャネル領域２０４が蓄積状態となるように第３の電圧を印加すると好ましい。第２のチャネル領域２０２、第３のチャネル領域２０３及び第４のチャネル領域２０４は第１のチャネル領域２０１よりも強い蓄積状態にすると好ましい。
【００６３】
第２実施形態における上記以外の形態は第１実施形態と同様である。また、第２実施形態に係る半導体装置の製造方法は、上述の第１実施形態に係る半導体装置の製造方法と同様である。第２実施形態に係る半導体装置によれば、第１実施形態と同様の効果を得ることができる。
【００６４】
上記の特許文献および非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【００６５】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【００６６】
本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００６７】
１００，２００          半導体装置
１０１          半導体基板
１０７          素子分離溝
１０８          フィールド絶縁層
１０９          第１のゲート溝
１１０          フィールドシールド絶縁膜
１１１          ゲート絶縁膜
１１２          第２のゲート溝
１１３          フィールドシールド電極、第２のゲート電極
１１４          ゲート電極、第１のゲート電極
１１４Ａ        第１のゲート電極
１１４Ｂ        第２のゲート電極
１１６          第１の埋め込み絶縁層
１１７          第２の埋め込み絶縁層
１１８          第３のマスク
１２０、１２０ａ、１２０ｂ、１２０ｃ          拡散層
１２２          第１層間絶縁層
１２４          第１の導電層
１２５          第２の導電層
１２６          第３の導電層
１２７          ビット線
１２８          第２絶縁層
１３０          側面絶縁層
１３２          第１コンタクトプラグ
１３５          第２層間絶縁層
１４０          第２コンタクトプラグ
１４５          エッチングストッパ
１５０          下部電極
１５２          容量絶縁膜
１５４          サポート層
１５６          上部電極
１５８          キャパシタ
１６０          層間絶縁層
１６２          スルーホールプラグ
１６４          金属配線
２０１          第１のチャネル領域
２０２          第２のチャネル領域
２０３          第３のチャネル領域
２０４          第４のチャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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