(57)【要約】【課題】消去飽和が生じにくいメモリを提供する。【解決手段】メモリセルは、ゲートと、チャネル表面及びチャネル価電子帯端を有するチャネル材料と、ゲートとチャネル表面との間の誘電体スタックとを含む。誘電体スタックは、チャネル表面の上の多層トンネル構造と、多層トンネル構造の上の第１の電荷蓄積窒化物層と、第１の電荷蓄積窒化物層の上の第１のブロッキング誘電体層と、第１のブロッキング誘電体層の上の第２の電荷蓄積窒化物層と、第２の電荷蓄積窒化物層の上の第２のブロッキング酸化物層とを含む。多層トンネル構造は、第１のトンネル酸化物層と、第１のトンネル酸化物層の上の第１のトンネル窒化物層と、第１のトンネル窒化物層の上の第２のトンネル酸化物層とを含む。【選択図】図８
2016018805.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのアレイを含むメモリであって、
前記アレイのそれぞれのメモリセルが、
ゲートと、
チャネル表面を有するチャネル材料と、
前記ゲートと前記チャネル表面との間の誘電体スタックであって、
前記チャネル表面の上の多層トンネル構造であって、トンネル価電子帯端を有する第１のトンネル誘電体層を少なくとも含む多層トンネル構造と、
前記多層トンネル構造の上の第１の電荷蓄積誘電体層と、
前記第１の電荷蓄積誘電体層の上の第１のブロッキング誘電体層と、
前記第１のブロッキング誘電体層の上の第２の電荷蓄積誘電体層と、
前記第２の電荷蓄積誘電体層の上の第２のブロッキング誘電体層と、
を含む誘電体スタックと、
複数のバイアス配置のうちの選択された１つを適用する制御回路であって、前記複数のバイアス配置が、
電子を前記チャネル表面から前記第１のトンネル誘電体層を含む前記多層トンネル構造を通して前記第１の電荷蓄積誘電体層まで移動させることによってデータをプログラムするプログラムバイアス配置と、
正孔を前記チャネル表面から前記第１の電荷蓄積誘電体層まで移動させることによってデータを消去する消去バイアス配置と、
を含む制御回路と、
を含む、メモリセルのアレイを含むメモリ。
【請求項２】
請求項１に記載のメモリであって、プログラムされたデータを持つ該メモリに２０ボルトと２４ボルトとの間の範囲にあるゲート電圧で前記消去バイアス配置を適用する前記制御回路に対する消去飽和が生じない、請求項１に記載のメモリ。
【請求項３】
前記第１の電荷蓄積誘電体層が前記第２の電荷蓄積誘電体層より大きい厚さを有する、請求項１に記載のメモリ。
【請求項４】
前記ゲートはｎ型ドープポリシリコンを含む、請求項１に記載のメモリ。
【請求項５】
前記ゲートはｐ型ドープポリシリコンを含む、請求項１に記載のメモリ。
【請求項６】
前記チャネル表面上の前記多層トンネル構造は、
第１のトンネル酸化物層と、
前記第１のトンネル酸化物層の上に第１のトンネル窒化物層を含む前記第１のトンネル誘電体と、
前記第１のトンネル窒化物層の上の第２のトンネル酸化物層と、を含み、
前記第１の電荷蓄積誘電体層は、前記多層トンネル構造の上の第１の電荷蓄積窒化物層を含み、
前記第１のブロッキング誘電体層は、前記第１の電荷蓄積窒化物層の上の第１のブロッキング酸化物層を含み、
前記第２の電荷蓄積誘電体層は、前記第１のブロッキング誘電体層の上の第２の電荷蓄積窒化物層を含み、
前記第２のブロッキング誘電体層は、前記第２の電荷蓄積窒化物層の上の第２のブロッキング酸化物層を含む、請求項１に記載のメモリ。
【請求項７】
前記制御回路によって適用される前記消去バイアス配置は、前記第２の電荷蓄積窒化物層内の電子密度を増大させる、請求項６に記載のメモリ。
【請求項８】
前記第１のトンネル窒化物層は、２０オングストローム以下の厚さを有し、前記第２の電荷蓄積窒化物層は、少なくとも３５オングストロームの厚さを有する、請求項６に記載のメモリ。
【請求項９】
前記第１の電荷蓄積窒化物層は、少なくとも５０オングストロームの第１の範囲内に厚さを有し、前記第２の電荷蓄積窒化物層は、３５オングストローム〜５０オングストロームの第２の範囲内に厚さを有する、請求項６に記載のメモリ。
【請求項１０】
前記第１のトンネル窒化物層、前記第１の電荷蓄積窒化物層及び前記第２の電荷蓄積窒化物層以外に窒化物層を含まない、請求項６に記載のメモリ。
【請求項１１】
メモリセルのアレイを含むメモリであって、
前記アレイのそれぞれのメモリセルが、
ゲートと、
チャネル表面及びチャネル価電子帯端を有するチャネル材料と、
前記ゲートと前記チャネル表面との間の誘電体スタックであって、
前記チャネル表面の上の多層トンネル構造であって、トンネル価電子帯端を有する第１のトンネル誘電体層を少なくとも含む多層トンネル構造と、
前記多層トンネル構造の上の第１の電荷蓄積誘電体層と、
前記第１の電荷蓄積誘電体層の上の第１のブロッキング誘電体層と、
前記第１のブロッキング誘電体層の上の第２の電荷蓄積誘電体層と、
前記第２の電荷蓄積誘電体層の上の第２のブロッキング誘電体層と、を含む誘電体スタックと、
複数のバイアス配置のうちの選択された１つを適用する制御回路であって、
前記複数のバイアス配置が、前記第１のトンネル誘電体層の前記トンネル価電子帯端の少なくとも一部が前記チャネル表面における前記チャンネル価電子帯端より大きいバンドエネルギーを有する消去バイアス配置を含み、
前記メモリにバイアスが印加されない場合、前記第１のトンネル誘電体層の前記トンネル価電子帯端が、前記チャネル表面における前記チャネル価電子帯端より低いバンドエネルギーを有する制御回路と、
を含む、メモリ。
【請求項１２】
前記消去バイアス配置を適用する前記制御回路が、前記第２の電荷蓄積誘電体層における電子密度の増大をもたらす、請求項１１に記載のメモリ。
【請求項１３】
請求項１１に記載のメモリであって、プログラムされたデータを持つ該メモリに２０ボルトと２４ボルトとの間の範囲であるゲート電圧で前記消去バイアス配置を適用する前記制御回路に対する消去飽和が生じない、請求項１１に記載のメモリ。
【請求項１４】
前記第１の電荷蓄積誘電体層は、前記第２の電荷蓄積誘電体層より大きい厚さを有する、請求項１１に記載のメモリ。
【請求項１５】
前記ゲートはｎ型ドープポリシリコンを含む、請求項１１に記載のメモリ。
【請求項１６】
前記ゲートはｐ型ドープポリシリコンを含む、請求項１１に記載のメモリ。
【請求項１７】
メモリセルのアレイを含むメモリであって、
前記アレイのそれぞれのメモリセルが、
ゲートと、
チャネル表面を有するチャネル材料と、
前記ゲートと前記チャネル表面との間の誘電体スタックであって、
前記チャネル表面の上の多層トンネル構造であって、トンネル価電子帯端を有する第１のトンネル誘電体層を少なくとも含む多層トンネル構造と、
前記多層トンネル構造の上の第１の電荷蓄積誘電体層と、
前記第１の電荷蓄積誘電体層の上の第１のブロッキング誘電体層と、
前記第１のブロッキング誘電体層の上の第２の電荷蓄積誘電体層と、
前記第２の電荷蓄積誘電体層の上の第２のブロッキング誘電体層と、
を含む誘電体スタックと、
を含む、メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、フラッシュメモリ技術に関し、より詳細には、大きいゲート電圧にも関らず消去飽和が生じにくく、高速消去動作及びプログラム動作に対して適応可能な電荷トラップメモリ技術に関する。
【背景技術】
【０００２】
電荷トラップメモリは、誘電性電荷トラップ材料を使用して電荷を蓄積することによりデータを格納する或る種の不揮発性集積回路メモリ技術である。ＳＯＮＯＳデバイスと呼ばれる初期の設計によれば、ソース、ドレイン及びチャネルはシリコンチャネル材料（Ｓ）から形成され、トンネル誘電体層は酸化シリコン（Ｏ）から形成され、電荷蓄積層は窒化シリコン（Ｎ）から形成され、ブロッキング誘電体層は酸化シリコン（Ｏ）から形成され、ゲートはポリシリコン（Ｓ）を含む。
【０００３】
図１は、チャネル１０によって分離されたソース１１及びドレイン１２と、多層トンネル誘電体構造１３〜１５、電荷蓄積層１６及びブロッキング誘電体層１７を含む誘電体材料のスタックによって、チャネルから分離されたゲート１８とを有する、電界効果トランジスタ（ＦＥＴ）構造からなる電荷トラップメモリセルを示す。
【０００４】
ＳＯＮＯＳデバイスは、複数の既知のバイアス技術のうちの１つを使用して電子トンネリングによってプログラムされ、正孔トンネリング又は電子の脱トラップ（de-trapping：デトラッピング）によって消去を受ける。消去動作のための実用的な動作速度を達成するために、トンネル誘電体層は非常に薄く（３０Å未満）なければならない。しかしながらその厚さでは、メモリセルの耐久性及び電荷保持特性が、従来の浮遊ゲート技術に比して不十分である。また、比較的厚いトンネル誘電体層の場合、消去動作に必要な電界は、ゲートから発しブロッキング誘電体層を超える電子注入ももたらす。消去には、一般に約１５ＭＶ／ｃｍを超える大きな電界が必要である。この電子注入により、電荷トラップデバイス内の電荷レベルが平衡レベルに収束する、消去飽和状態がもたらされる。Lue他によって発明された「Operation  Scheme  with  Charge  Balancing  Erase  for  Charge  Trapping  Non-Volatile  Memory」と題する特許文献１を参照されたい。
【０００５】
一方では、より低い電界での消去に対してトンネル誘電体層の性能を向上させる技術が研究されてきた。図１において、トンネル誘電体層は、酸化シリコン、窒化シリコン及び酸化シリコンの層を含む３層バンドギャップエンジニアド（bandgap  engineered）構造１３〜１５を含む。
【０００６】
図３は、図１のメモリセルについてのフラットバンド電圧対消去時間のグラフである。ＢＥ−ＳＯＮＯＳメモリセルは、ｐポリシリコンゲートを有している。−１４Ｖのゲート電圧での消去動作のシミュレーションにより曲線３１０が得られる。−１４Ｖのゲート電圧での消去動作からの実験データ（experimental  data：Ｅｘｐ）により、プロット点３１１が得られる。−１５Ｖのゲート電圧での消去動作のシミュレーション（Simulation：Ｓｉｍ）により、曲線３２０が得られる。−１５Ｖのゲート電圧での消去動作からの実験データにより、プロット点３２１が得られる。−１６Ｖのゲート電圧での消去動作のシミュレーションにより曲線３３０が得られる。−１６Ｖのゲート電圧での消去動作からの実験データによりプロット点３３１が得られる。−１７Ｖのゲート電圧による消去動作のシミュレーションにより曲線３４０が得られる。−１７Ｖのゲート電圧による消去動作からの実験データによりプロット点３４１が得られる。−１８Ｖのゲート電圧での消去動作のシミュレーションにより曲線３５０が得られる。−１８Ｖのゲート電圧での消去動作からの実験データによりプロット点３５１が得られる。
【０００７】
小さいゲート電圧に対する曲線及びプロット点は、過度に低速な消去を示している。大きいゲート電圧に対する曲線及びプロット電圧はより高速であるが、１秒以内に消去飽和が生じている。第１のトラップ層（Ｎ２）により多くの電子が注入され蓄積されるので、頂部酸化物（Ｏ３）は、大きなゲート注入を引き起こす大きい電界を有する。
【０００８】
他方、消去に必要な高い電界に対してゲートからの電子注入を低減させるブロッキング誘電体層の性能を向上させる技術が研究されてきた。従来技術による技術は、酸化アルミニウムのような高誘電率（high-K：高Ｋ）誘電体の利点を強調してきた。比誘電率が高いほど、プログラム速度及び消去速度を上昇させ、セルに対する閾値電圧におけるメモリウィンドウを改善し、有効酸化物厚さＥＯＴを低減させてプログラム中及び消去中の動作電圧を低減させることによって、性能を向上させることができる。しかしながら、酸化アルミニウムのような高誘電率材料を高品質で製造することは困難な場合がある。したがって、ブロッキング誘電体に対する高誘電率材料の使用には、信頼性の低下及びデータ保持の低下という代償が伴う。例えば、高誘電体材料は、高速の初期電荷損失をもたらす浅いトラップ（又は双極子緩和：dipole  relaxation）を容易に発生させ、プログラム検証値（program  verify  value）における閾値電圧オフセットをもたらす。
【０００９】
図２において、ブロッキング誘電体は、高誘電率誘電体層１７Ｂ及び酸化シリコン層１７Ａを含む。図４は、酸化シリコン層１７Ａを除いた、図２のメモリセルの変形例に対するフラットバンド電圧対消去時間のグラフである。曲線及びプロット点において、それぞれ厚さが７０Å及び１５０ÅであるＮ２電荷蓄積窒化物層１６及び高誘電率ブロッキング誘電体層１７Ｂを用いて、−１８Ｖのゲート電圧で消去動作が行われる。Ｏ１／Ｎ１／Ｏ２の種々の組合せ、すなわち酸化物トンネル層１３、窒化物トンネル層１４、酸化物トンネル層１５に対して、様々な曲線及びプロット点が示されている。１５Å／２０Å／３０ÅのＯ１／Ｎ１／Ｏ２での消去動作の結果が、シミュレートされた曲線４１０及び実験データプロット点４１１である。１８Å／２０Å／３０ÅのＯ１／Ｎ１／Ｏ２での消去動作の結果が、シミュレートされた曲線４２０及び実験データプロット点４２１である。２０Å／２０Å／３０ÅのＯ１／Ｎ１／Ｏ２での消去動作の結果が、シミュレートされた曲線４３０及び実験データプロット点４３１である。この場合もまた、小さいゲート電圧に対する曲線及びプロット点は、過度に低速な消去を示している。この場合もまた、より大きいゲート電圧に対する曲線及びプロット点はより高速であるが、１秒以内に消去飽和がある。
【００１０】
図５は、図２のメモリセルについてのフラットバンド電圧対消去時間のグラフである。曲線及びプロット点において、それぞれの厚さが１３Å、２０Å、２５Å及び５０Åである、Ｏ１／Ｎ１／Ｏ２／Ｎ２、すなわち酸化物トンネル層１３、窒化物トンネル層１４、酸化物トンネル層１５、電荷蓄積窒化物層１６を用いて、−１５Ｖのゲート電圧で消去動作が行われる。Ｏ３酸化物ブロッキング層１７Ａ及び高誘電率ブロッキング誘電体層１７Ｂの異なる組合せに対して、様々な曲線及びプロット点が示されている。４０Å／６０ÅのＯ３／Ａｌ２Ｏ３での消去動作の結果が、シミュレートされた曲線５１０、及び実験データプロット点５１１である。５０Å／６０ÅのＯ３／Ａｌ２Ｏ３での消去動作の結果が、シミュレートされた曲線５２０及び実験データプロット点５２１である。この場合もまた、小さいゲート電圧に対する曲線及びプロット点は過度に低速な消去を示している。
【００１１】
Ｏ３の上のＡｌ２Ｏ３薄膜又はＨｆＯ２薄膜等の高誘電率材料は、高誘電率がＯ３における電界を小さくし、それにより消去飽和が低減するため、頂部誘電体の電界を低減させるのに役立てることができる。しかしながら、高誘電体材料の導入が、保持率の低下及び何らかの高速初期保持ドリフト（fast  initial  retention  drift）に対する脆弱性等、著しい信頼性低下につながる可能性がある。例えば、高誘電率材料は、線形定常状態比誘電率（linear  steady  state  dielectric  constant）から変化する比誘電率における遅延の緩和効果がある。
【００１２】
消去飽和を克服するための高誘電率材料に対する代替手段は、メモリセル内に曲率を導入することである。例えば、ナノワイヤセルは中心ボディと、トンネル酸化物リング、窒化シリコンリング及びブロッキング酸化物リングを含む、直径が増大してゆく同心リングと、周囲を囲むゲートとを有している。しかしながら、電界を増大させるのには十分なほど小さい曲率は、プログラムディスターブ効果及び読出しディスターブ効果をもたらす傾向がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第７，０７５，８２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ＢＥ−ＳＯＮＯＳ技術は、従来技術であるＳＯＮＯＳ型メモリの消去速度、耐久性及び電荷保持といった問題の多くを克服して、優れた性能を提供することが分かっている。しかしながら、消去飽和の問題は、デバイスの動作パラメータを制限し続けている。さらに、デバイスサイズが小型化するに従い、消去飽和問題が深刻化することが予測される。
【００１５】
したがって、容易に高品質に製造され、かつ従来技術による技術の消去飽和問題を克服する、新しいメモリ技術を提供することが望まれる。
【課題を解決するための手段】
【００１６】
本技術の一態様は、メモリセルのアレイを含む電荷トラップメモリである。アレイの中のそれぞれのメモリセルは、ゲートと、チャネル表面を有するチャネル材料と、ゲートとチャネル表面との間の誘電体スタックと、制御回路とを含む。
【００１７】
誘電体スタックは、チャネル表面の上の多層トンネル構造と、多層トンネル構造の上の第１の電荷蓄積窒化物層と、第１の電荷蓄積窒化物層の上の第１のブロッキング酸化物層と、第１のブロッキング誘電体層の上の第２の電荷蓄積窒化物層と、第２の電荷蓄積窒化物層の上の第２のブロッキング酸化物層とを含む。
【００１８】
多層トンネル構造は、第１のトンネル酸化物層、第１のトンネル酸化物層の上の第１のトンネル窒化物層、及び第１のトンネル窒化物層の上の第２のトンネル酸化物層を含む。
【００１９】
制御回路は、プログラムバイアス配置及び消去バイアス配置を含む複数のバイアス配置のうちの選択された１つを適用する。プログラムバイアス配置は、電子をチャネル表面から、第１のトンネル窒化物層を含む多層トンネル構造を通して第１の電荷蓄積窒化物層まで移動させることによって、データをプログラムする。消去バイアス配置は、正孔を、チャネル表面から第１の電荷蓄積窒化物層まで移動させ、第２の電荷蓄積窒化物層中の蓄積された電子を使用して更なる電子が第１の電荷蓄積窒化物層内に移動するのを阻止することによって、データを消去する。
【００２０】
本技術の別の態様では、多層トンネル構造は、少なくとも、トンネル価電子帯端（トンネル層の価電子帯端）を有する第１のトンネル誘電体層を含む。
【００２１】
制御回路は、複数のバイアス配置のうちの選択された１つを適用する。消去バイアス配置では、第１のトンネル誘電体層のトンネル価電子帯端の少なくとも一部は、チャネル表面におけるチャネル価電子帯端より大きいバンドエネルギーを有している。メモリにバイアスが加えられない場合、第１のトンネル誘電体層のトンネル価電子帯端は、チャネル表面におけるチャネル価電子帯端より低いバンドエネルギーを有する。
【００２２】
本技術の更に別の態様は、メモリセルのアレイを含むメモリである。アレイ中のそれぞれのメモリセルは、ゲートと、チャネル表面を有するチャネル材料と、ゲートとチャネル表面との間の誘電体スタックとを含む。誘電体スタックは、少なくとも、トンネル価電子帯端を有する第１のトンネル誘電体層を含むチャネル表面の上の、多層トンネル構造と、多層トンネル構造の上の第１の電荷蓄積誘電体層と、第１の電荷蓄積誘電体層の上の第１のブロッキング誘電体層と、第１のブロッキング誘電体層の上の第２の電荷蓄積誘電体層と、第２の電荷蓄積誘電体層の上の第２のブロッキング誘電体層とを含む。
【００２３】
本技術の更に別の態様は、
電子を、メモリセルのチャネル材料のチャネル表面からメモリセルの第１のトンネル窒化物を通してメモリセルの第１の電荷蓄積窒化物層まで移動させることによって、データをプログラムする、プログラムバイアス配置を適用することと、
正孔を、メモリセルのチャネル材料のチャネル表面からメモリセルの第１のトンネル窒化物を通してメモリセルの第１の電荷蓄積窒化物層まで移動させることにより、データを消去し、メモリセルの第２の電荷蓄積窒化物層における電子密度を増大させて、更なる電子が第１の電荷蓄積窒化物層内に移動するのを阻止する、消去バイアス配置を適用することと、
を含む、メモリを動作させる方法である。
【００２４】
本技術の一実施形態では、制御回路によって適用される消去バイアス配置は、第２の電荷蓄積窒化物層内の電子密度を増大させる。
【００２５】
本技術の一実施形態では、プログラムされたデータを持つメモリに２０ボルトから２４ボルトの間の範囲にあるゲート電圧で消去バイアス配置を適用する制御回路に対する消去飽和が、該メモリには生じない。
【００２６】
本技術の様々な実施形態では、第１のトンネル窒化物層は厚さが２０オングストローム以下であり、第２の電荷蓄積窒化物層は厚さが少なくとも３５オングストロームであり、第１の電荷蓄積窒化物層は、厚さが第２の電荷蓄積窒化物層より大きい。
【００２７】
本技術の様々な実施形態では、ゲートは、ｎドープポリシリコン又はｐドープポリシリコン等のポリシリコンを含む。
【００２８】
本技術の他の態様及び利点は、以下の図面、特許請求の範囲における詳細な説明を検討することでわかる。
【図面の簡単な説明】
【００２９】
【図１】ＢＥ−ＳＯＮＯＳメモリセルの簡易図である。
【図２】高誘電率ブロッキング誘電体を含むＢＥ−ＳＯＮＯＳメモリセルの簡易図である。
【図３】図１のメモリセルについてのフラットバンド電圧対消去時間のグラフである。
【図４】図２のメモリセルの変形例についてのフラットバンド電圧対消去時間のグラフである。
【図５】図２のメモリセルについてのフラットバンド電圧対消去時間のグラフである。
【図６】多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更された、ＢＥ−ＳＯＮＯＳメモリセルの簡易図である。
【図７】図６のメモリセルについての、また電荷を蓄積する複数の窒化物層を含むがバンドギャップエンジニアドトンネル層を含まないメモリセルについての、フラットバンド電圧対消去時間のグラフである。
【図８】図６の変更されたＢＥ−ＳＯＮＯＳメモリセルの簡易図であり、電荷を蓄積する第１の窒化物層内へのチャネルから正孔トンネリングと、電荷を蓄積する第２の窒化物層内へのゲートから電子注入とによる、電荷を蓄積する第１の窒化物層に蓄積された電荷を低減させるための消去動作を示す。
【図９】図８の変更されたＢＥ−ＳＯＮＯＳメモリセルのバンド図であり、電荷を蓄積する第２の窒化物層における電子密度によりバンド図がいかに変化するかを示す。
【図１０】様々な窒化物の厚さの電荷トラップ効率を示す図である。
【図１１】様々な窒化物の厚さの電荷トラップ効率を示す図である。
【図１２】様々な窒化物の厚さの電荷トラップ効率を示す図である。
【図１３】厚さが低減した、電荷を蓄積する第１の窒化物層の電荷トラップ効率を示す図である。
【図１４】図６のメモリセルについてのフラットバンド電圧対消去時間のグラフである。
【図１５】図６のメモリセルの電荷蓄積のための異なる窒化物層についてのトラップされた電荷の密度対消去時間のグラフである。
【図１６】図６のメモリセルの電荷蓄積のための異なる窒化物層についての電界対消去時間のグラフである。
【図１７】図６のメモリセルのための異なるゲート材料でのフラットバンド電圧対消去時間のグラフである。
【図１８】図６のメモリセルの異なるゲート材料と、電荷蓄積のための異なる窒化物層についてのトラップされた電荷の密度対消去時間のグラフである。
【図１９】図６のメモリセルの異なるゲート材料と、電荷蓄積のための異なる窒化物層についての電界対消去時間のグラフである。
【図２０】図６のメモリセルについてのフラットバンド電圧対プログラミング時間のグラフである。
【図２１】図６のメモリセルの電荷蓄積のための異なる窒化物層についてのトラップされた電荷の密度対プログラミング時間のグラフである。
【図２２】図６のメモリセルの電荷蓄積のための異なる窒化物層についての電界対プログラミング時間のグラフである。
【図２３】図６のメモリセルの異なる消去時間及びプログラミング時間についてのフラットバンド電圧対消去電圧及びプログラミング電圧のグラフである。
【図２４】図６のメモリセルの層の厚さの異なる組についてのフラットバンド電圧対消去電圧及びプログラミング電圧のグラフである。
【図２５】図６のメモリセルの層の厚さの異なる組についてのフラットバンド電圧対消去電圧及びプログラミング電圧のグラフであり、非理想的挙動を示している。
【図２６】低電界でのバンドオフセット技術を適用したトンネル誘電体層についてのバンド図である。
【図２７】高電界でのバンドオフセット技術を適用したトンネル誘電体層についてのバンド図である。
【図２８】多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更された、ＢＥ−ＳＯＮＯＳメモリセルの２次元ＮＡＮＤアレイの簡易図である。
【図２９】多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更された、ＢＥ−ＳＯＮＯＳメモリセルの３次元垂直ゲートアレイの簡易図である。
【図３０】多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更された、ＢＥ−ＳＯＮＯＳメモリセルの３次元ダブルゲート垂直チャネルアレイの簡易図である。
【図３１】多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更され、パイプ状ダブルゲート配置にあるＢＥ−ＳＯＮＯＳメモリセルの簡易図である。
【図３２】多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更され、「ゲートオールアラウンド」配置にあるＢＥ−ＳＯＮＯＳメモリセルの簡易図である。
【図３３】本技術の実施形態によるメモリセル及びバイアス回路を使用する集積回路メモリのブロック図である。
【図３４】多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更された、図２９等の３次元垂直ゲートアレイ内のＢＥ−ＳＯＮＯＳメモリセルの写真である。
【図３５】多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更され、異なる層の厚さを有する、図２９等の３次元垂直ゲートアレイ内のＢＥ−ＳＯＮＯＳメモリセルの写真である。
【図３６】図３４のメモリセルについての閾値電圧対プログラミング電圧のグラフである。
【図３７】図３４のメモリセルについての閾値電圧対消去時間のグラフである。
【図３８】図３４のメモリセルについての閾値電圧ウィンドウ対メモリセル数のグラフである。
【図３９】図３４のメモリセルについての閾値電圧ウィンドウ対メモリセル数のグラフであり、保持時間を示す。
【図４０】図６のメモリセルの一実施形態についてのフラットバンド電圧対消去電圧及びプログラミング電圧の実験グラフである。
【図４１】図６のメモリセルの一実施形態についてのフラットバンド電圧対消去時間の実験グラフである。
【図４２】図６のメモリセルの一実施形態についてのフラットバンド電圧対消去時間のシミュレートされたグラフである。
【図４３】図６のメモリセルの一実施形態の電荷蓄積についての、異なる窒化物層に関する、トラップされた電荷の密度対消去時間のシミュレートされたグラフである。
【図４４】図６のメモリセルの一実施形態における１回目のプログラミングについてのフラットバンド電圧シフト対プログラミング時間の実験グラフである。
【図４５】図６のメモリセルの一実施形態における１回目のプログラミングでの電荷蓄積のための異なる窒化物層についての電荷密度対プログラミング時間の実験グラフである。
【図４６】図６のメモリセルの一実施形態における１回目のプログラミングの後の１回目の消去についての、フラットバンド電圧シフト対プログラミング時間の実験グラフである。
【図４７】図６のメモリセルの一実施形態における１回目のプログラミングの後の１回目の消去に対する、電荷蓄積のための異なる窒化物層ついての電荷密度対プログラミング時間の実験グラフである。
【図４８】図６のメモリセルの一実施形態における１回目の消去の後の２回目のプログラミングについての、フラットバンド電圧シフト対プログラミング時間の実験グラフである。
【図４９】図６のメモリセルの一実施形態における１回目の消去の後の２回目のプログラミングに対する、電荷蓄積のための異なる窒化物層についての電荷密度対プログラミング時間の実験グラフである。
【図５０】図６のメモリセルの３次元垂直ゲートアレイにおけるメモリセルについての閾値電圧対プログラミング電圧のグラフである。
【図５１】図６のメモリセルの分割ページ３次元垂直ゲートアレイの概略図である。
【図５２】図５１のアレイにおけるメモリセルの単一レベルセルメモリウィンドウのグラフである。
【図５３】図５１のアレイにおけるメモリセルのマルチレベルセルメモリウィンドウのグラフである。
【図５４】図５１のアレイにおけるメモリセルのプログラム−検証分布のグラフである。
【図５５】プログラム閾値電圧及び消去閾値電圧対プログラムサイクル及び消去サイクルの数のグラフである。
【図５６】ＩＶ特性のサブスレッショルド勾配対プログラムサイクル及び消去サイクルの数のグラフである。
【図５７】異なる数のプログラムサイクル及び消去サイクルにおけるプログラムされかつ消去されたメモリについてのＩＶ特性のグラフである。
【図５８】図６と同様に電荷を蓄積する複数の窒化物層を含むように変更されたメモリセルにおける電界の簡易図である。
【図５９】熱応力の後のメモリセルのフラットバンド電圧保持結果を示す図である。
【図６０】熱応力の後のメモリセルの電荷密度保持結果を示す図である。
【図６１】熱応力の後のメモリセルの電荷密度保持結果を示す図である。
【図６２】熱応力の後のメモリセルのメモリウィンドウ保持結果を示す図である。
【図６３】様々な温度におけるメモリセルの電荷損失率を示す。
【図６４】異なるゲートドーピング又は仕事関数及びＯ２の厚さの消去比較を示す図である。
【図６５】読出しディスターブ試験を示す図である。
【図６６】垂直チャネル実施形態の概略図である。
【発明を実施するための形態】
【００３０】
本技術の実施形態の詳細な説明を、図面を参照して行う。
【００３１】
図６は、多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更された、ＢＥ−ＳＯＮＯＳメモリセルの簡易図である。
【００３２】
メモリセルは、チャネル材料内のチャネル１０と、チャネル１０に隣接するソース１１及びドレイン１２とを含む。この実施形態におけるゲート１８は、ｐポリシリコンを含む。ｎポリシリコンを使用することもできる。他の実施形態はゲート１８に対して、金属、金属化合物、又は金属及び金属化合物の組合せ、例えば白金、窒化タンタル、金属シリサイド、アルミニウム若しくは他の金属又は金属化合物ゲート材料等を使用する。こうした材料は、通常、スパッタリング技術及び物理気相成長技術を使用して蒸着され、反応性イオンエッチングを使用してパターニングすることができる。
【００３３】
誘電体トンネル層は、材料の複合物を含んで構成され、酸化シリコンの第１のトンネル層１３、窒化シリコンのトンネル層１４及び酸化シリコンの第２のトンネル層１５を含む複数の層を含んでいる。
【００３４】
チャネル１０の表面１０ａ上の二酸化シリコンの第１のトンネル層１３は、例えば、その場での蒸気発生ＩＳＳＧ（in-situ  steam  generation）を使用して、任意に、蒸着後のＮＯアニーリング又は蒸着中の雰囲気へのＮＯの追加のいずれかによる窒化物形成を行って、形成される。二酸化シリコンの第１の層１３の厚さは、２０Å未満であり、７Å〜１５Åであることが好ましい。第１のトンネル層１３を、耐久性を向上させるために窒化酸化物等の代替物で、及び／又は界面状態品質を向上させるためのフッ素処理により、加工することができる。
【００３５】
トンネル窒化物層とも呼ぶ、窒化シリコン１４のトンネル層は、酸化シリコンの第１の層１３の上に位置し、例えば低圧化学気相成長ＬＰＣＶＤを使用して、例えば６８０℃のジクロロシランＤＣＳ及びＮＨ３前駆体を使用して形成される。代替プロセスでは、トンネル窒化物層は、Ｎ２Ｏ前駆体を用いる同様のプロセスを使用して作成された酸窒化シリコンを含む。窒化シリコンの層１４の厚さは、３０Å未満であり、１０Å〜３０Åであることが好ましく、これには例えば２０Åが含まれる。層１４は、その薄さのために、電荷を十分に蓄積しない。
【００３６】
層１４は−ＦＮ消去に対して、正孔注入を容易にするための低い正孔障壁の高さを提供する。しかしながら、層１４はトラップ効率が低い。層１４の様々な材料とシリコンによる、それらの価電子帯オフセットは、ＳｉＯ２  ４．４ｅＶ、Ｓｉ３Ｎ４  １．８ｅＶ、Ｔａ２Ｏ５  ３．０ｅＶ、ＢａＴｉＯ３  ２．３ｅＶ、ＢａＺｒＯ３  ３．４ｅＶ、ＺｒＯ２  ３．３ｅＶ、ＨｆＯ２  ３．４ｅＶ、Ａｌ２Ｏ３  ４．９ｅＶ、Ｙ２Ｏ３  ３．６ｅＶ、ＺｒＳｉＯ４  ３．４ｅＶである。Ｓｉ３Ｎ４は、１．８ｅＶで最低の正孔障壁の高さを有するが、他の材料でもよい。
【００３７】
二酸化シリコンの第２のトンネル層１５は、窒化シリコンのトンネル層１４の上に位置し、例えばＬＰＣＶＤ高温酸化物ＨＴＯ蒸着を使用して形成される。二酸化シリコンの第２のトンネル層１５の厚さは、４５Å未満であり、好ましくは１５Å〜４５Å、例えば３０Åである。第２のトンネル層１５は電荷保持の質を向上させるために、電荷損失を阻止する十分な障壁の厚さを提供する。第２のトンネル層１５は直接トンネルリークを阻止する。Ａｌ２Ｏ３等の他の低リーク酸化物でもよい。
【００３８】
この実施形態における第１の電荷蓄積層１６は窒化シリコンを含み、それは厚さが４５Åより大きく、好ましくは４５Å〜８０Åであり、例えばＬＰＣＶＤを使用して形成されるこの実施形態では、それには例えば約５５Åが含まれる。例えば酸窒化シリコン（ＳｉｘＯｙＮｚ）、シリコンリッチ窒化物、シリコンリッチ酸化物、ナノ粒子等が埋め込まれたトラップ層等を含む、他の電荷トラップ材料及び構造を使用することができる。種々の電荷トラップ材料は、２００６年１１月２３日に発行された、Bhattacharyyaによる「Novel  Low  Power  Non-Volatile  Memory  and  Gate  Stack」と題する米国特許出願公開第２００６／０２６１４０１号明細書に記載されている。高い電荷トラップ効率の代替物は、酸窒化物、シリコンリッチ窒化物、埋め込まれたナノ粒子及びＨｆＯ２である。
【００３９】
二酸化シリコンの第１のブロッキング層１７は、第１の電荷蓄積層１６の上に位置し、例えばＬＰＣＶＤ高温酸化物ＨＴＯ蒸着を使用して形成される。二酸化ケイ素の第１のブロッキング層１７の厚さは、７０Å未満である。これには例えば３５Å〜７０Åの範囲が含まれ、それにはさらに例えば５０Åが含まれる。第１のブロッキング層１７は、電荷蓄積層１６及び１９の間の電荷混合及び電荷輸送を阻止するのに十分な障壁の厚さを提供する。Ａｌ２Ｏ３等の他の低リーク酸化物も可である。
【００４０】
この実施形態における第２の電荷蓄積層１９は窒化シリコンを含み、例えばＬＰＣＶＤを使用して形成されるこの実施形態では、それは３０Åより大きな厚さを持つ。これには例えば３０Å〜６０Åの範囲が含まれ、それにはさらに例えば約４０Åが含まれる。他の実施形態では、第１の電荷トラップ層に類似している。第２の電荷蓄積層１９は、−ＦＮ消去中に電子をトラップしてゲート電子注入を停止させ、チャネル正孔注入による第１の電荷蓄積層１６の連続的な消去を可能にする。高い電荷トラップ効率の代替物は、酸窒化物、シリコンリッチ窒化物、埋め込まれたナノ粒子及びＨｆＯ２である。
【００４１】
二酸化シリコンの第２のブロッキング層２０は、第２の電荷蓄積層１９の上に位置し、例えば、ＬＰＣＶＤ高温酸化物ＨＴＯ蒸着を使用して形成される。二酸化シリコンの第２のブロッキング層２０の厚さは６０Å未満である。これには例えば３０Å〜６０Åの範囲が含まれ、それにはさらに例えば３５Åが含まれる。
【００４２】
ゲート１８は、ブロッキング誘電体層に対して十分な電子障壁の高さを提供するように選択された材料を含む。ゲート１８に使用することができる材料には、Ｎポリシリコン、Ｐポリシリコン、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｒｕ、Ｐｔ、Ｉｒ、ＲｕＯ２、ＩｒＯ２、Ｗ、ＷＮ等が含まれる。Ｐポリシリコンの仕事関数がＮポリシリコンより高いため、Ｐポリシリコンには、容易な製造の可能性及びプロセスの統合という利点がある。
【００４３】
一実施形態では、トンネル窒化物層に加えて２つの窒化物層しか存在しない。図６において、トンネル窒化物層に加えて２つだけ存在する窒化物層は、２つの電荷蓄積層である。
【００４４】
図７は、図６のメモリセルについての、また電荷を蓄積する複数の窒化物層を含みバンドギャップエンジニアドトンネル層を含まないメモリセルについての、フラットバンド電圧対消去時間のグラフである。
【００４５】
Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の層の厚さが１１Å／２０Å／２５Å／５５Å／５０Å／４０Å／３５Åである複数の電荷蓄積窒化物層を含むように変更された、ＢＥ−ＳＯＮＯＳメモリセルに対する−２２Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線７１０である。バンドギャップエンジニアドトンネル層なしで、かつ層の厚さＯ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３が３０Å／５５Å／５０Å／４０Å／３５Åである、複数の電荷蓄積窒化物層を含むように変更されたＳＯＮＯＳメモリセルに対する、−２２Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線７２０である。曲線７１０は、約２ミリ秒で−４Ｖの目標電圧７３０に達する。しかしながら、曲線７２０は、１秒後であっても約４Ｖにしか達しない。曲線間の差が、多層トンネル構造がない場合に消去動作が低速であることを示している。
【００４６】
図８は、図６の変更されたＢＥ−ＳＯＮＯＳメモリセルの簡易図であり、電荷を蓄積する第１の窒化物層内へのチャネルからの正孔トンネリングと、電荷を蓄積する第２の窒化物層内へのゲートからの電子注入とによる、電荷を蓄積する第１の窒化物層に蓄積された電荷を低減させるための消去動作を示している。
【００４７】
電子注入は、ゲート１８から起こり、上部ブロッキング誘電体２０を通り、上部電荷蓄積層１９内に入る。正孔トンネリングは、チャネル材料１０から起こり、トンネル層１３〜１５を通って下部電荷蓄積層１６内に入る。
【００４８】
図９は、図８の変更されたＢＥ−ＳＯＮＯＳメモリセルのバンド図であり、電荷を蓄積する第２の窒化物層における電子密度によりバンド図がいかに変化するかを示す。
【００４９】
曲線９１０及び９１３は、Ｎ３すなわち第２窒化物電荷蓄積層１９内にトラップされた電子のない、第２の窒化物電荷蓄積層１９の伝導帯端及び価電子帯端をそれぞれ示す。曲線９２０及び９２３は、Ｎ３すなわち第２窒化物電荷蓄積層１９内にトラップされた電子の密度６×１０１２ｃｍ−２を有する、第２の窒化物電荷蓄積層１９の伝導帯端及び価電子帯端をそれぞれ示す。曲線９３０及び９３３は、それぞれ、Ｎ３すなわち第２窒化物電荷蓄積層１９内にトラップされた電子の密度１．２×１０１３ｃｍ−２を有する、第２の窒化物電荷蓄積層１９の伝導帯端及び価電子帯端をそれぞれ示す。
【００５０】
Ｎ３内のトラップされた電子の密度が増大するに従い、Ｎ３の伝導帯端の大きさが増大する。Ｏ４及びＯ３の近接する部分の伝導帯端もまた、大きさが増大する。この伝導帯端シフトにより、Ｏ４における伝導帯端の勾配が低減し、それは、Ｏ４における電界の大きさの低減を示し、それが消去飽和を抑制する。
【００５１】
トンネル層Ｏ１／Ｎ１／Ｏ２を通る正孔注入は、Ｎ１のバンド端オフセットに促進される。トンネル層を通る正孔注入については、図２６及び図２７に関連して更に考察する。
【００５２】
図１０〜図１２は、様々な窒化物の厚さの電荷トラップ効率を示す。
【００５３】
図１０において、消去動作は、Ｏ／Ｎ／Ｏの厚さが５４Å／７０Å／９０ÅであるＳＯＮＯＳメモリセルに対して行われる。
【００５４】
１８Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１０１０及び実験データプロット点１０１１である。１９Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１０２０及び実験データプロット点１０２１である。２０Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１０３０及び実験データプロット点１０３１である。十分に厚いＳｉＮ（＞７０Å）は、理想的な完全捕捉に近い高い捕捉率を有している。１０１３ｃｍ−２を超える電子トラップ密度であれば問題はない。
【００５５】
図１１において、消去動作は、Ｏ／Ｎ／Ｏの厚さが５４Å／３５Å／９０ÅであるＳＯＮＯＳメモリセルに対して行われる。
【００５６】
１６Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１１１０及び実験データプロット点１１１１である。１７Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１１２０及び実験データプロット点１１２１である。１８Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１１３０及び実験データプロット点１１３１である。より薄いＳｉＮ（＜３５Å）の場合、捕捉効率は大幅に低下する。グラフは、ＳＯＮＯＳメモリセルの中間ＳｉＮ層に対する結果を示す。この結果により、他の構造でのＳｉＮの厚さが分かる。例えば、図６の第２の電荷蓄積窒化物層１９は、ゲートからの電子注入を阻止するために十分な電子の電荷を蓄積するのには十分なほど厚い。少なくとも５×１０１２ｃｍ−２の電子の電荷密度が、ゲートから電子注入を阻止することができる。
【００５７】
図１２において、消去動作は、Ｏ／Ｎ／Ｏの厚さが５４Å／２０Å／９０ÅであるＳＯＮＯＳメモリセルに対して行われる。
【００５８】
１４Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１２１０及び実験データプロット点１２１１である。１５Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１２２０及び実験データプロット点１２２１である。非常に薄いＳｉＮ（＜２０Å）窒化物は、低い又は効果的でない電界トラップをもたらす。この理由で、こうした薄い層は、多層トンネル構造では、電荷蓄積なしにバンドオフセット効果を提供するために使用される。
【００５９】
図１３は、厚さが低減した、電荷を蓄積する第１の窒化物層の電荷トラップ効率を示す図である。
【００６０】
消去動作により、Ｏ１／Ｎ１／Ｏ２の厚さが１３Å／２０Å／２５Åのバンドギャップエンジニアドトンネル層を含むＢＥ−ＳＯＮＯＳメモリセルにおいて、ｘ軸におけるゲート電圧からの２０μｓ消去パルスに応答して、ｙ軸におけるフラットバンド電圧ΔＶＦＢが変化する。Ｎ２／Ｏ３の厚さが７０Å／９０Åのときの消去動作の結果が曲線１３１０である。Ｎ２／Ｏ３の厚さが５０Å／９０Åのときの消去動作の結果が曲線１３２０である。これらの結果は、Ｏ３の厚さが９０Åである際はＮ２の厚さがわずか５０Åまで低減した場合であっても、結果は、７０ÅのＮ２の厚さに類似する優れたＩＳＰＰ勾配であることを示している。したがって、依然として優れたトラップ効率を維持しながら、Ｎ２を５０Åまで縮小することができる。
【００６１】
図１４〜図１６では、複数の電荷蓄積窒化物層を変更され、Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さが１１Å／２０Å／２５Å／５５Å／５０Å／４０Å／３５Åでｐポリシリコンゲートを有する、ＳＯＮＯＳメモリセルに対して消去動作が行われている。
【００６２】
図１４は、図６のメモリセルについてのフラットバンド電圧対消去時間のグラフである。−２０Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１４１０である。−２１Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１４２０である。−２２Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１４３０である。−２３Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１４４０である。−２４Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１４５０である。−４Ｖの目標電圧１４６０は、ゲート電圧が負方向により大きくなれば、より迅速に達成される。−２３Ｖ又は−２４Ｖのゲート電圧では、目標電圧は１ミリ秒以内で達成される。ＶＦＢ＜−８Ｖの場合に消去飽和は観察されていないため、消去バイアスの大きさが高いほどより高速な消去時間を得ることができる。
【００６３】
図１５は、図６のメモリセルの電荷蓄積のための異なる窒化物層についてのトラップされた電荷の密度対消去時間のグラフである。
【００６４】
−２４Ｖのゲート電圧での消去動作の結果が、Ｎ２におけるトラップされた電荷の密度に対してシミュレートされた曲線１５１０である。−２４Ｖのゲート電圧での消去動作の結果が、Ｎ３におけるトラップされた電荷の密度に対してシミュレートされた曲線１５２０である。ＶＦＢが約−４Ｖである場合、Ｎ３ではトラップされた電子の面積密度は約５×１０１２ｃｍ−２に近づく。
【００６５】
シミュレーションは、Ｎ３への電子の−ＦＮゲート注入が発生し、Ｎ３が電子をトラップすることを示している。Ｎ３におけるトラップされた電子の密度が増大するに従い、Ｎ３におけるトラップされた電子は、ゲートからの電子注入を次第に遅らせる。Ｎ３が電子をトラップするに従い、Ｎ２は、チャネル材料から注入される正孔をトラップし続ける。全体的な効果は、Ｎ３におけるトラップされた電子の密度がゲート注入を停止させるのを助け、Ｎ２への継続的な正孔注入を可能にし、消去飽和なしにＮ２が連続的に消去を受ける、ということである。
【００６６】
図１６は、図６のメモリセルの電荷蓄積のための異なる窒化物層についての電界対消去時間のグラフである。−２４Ｖのゲート電圧での消去動作の結果が、Ｎ２における電界についてシミュレートされた曲線１６１０である。−２４Ｖのゲート電圧での消去動作の結果が、Ｎ３における電界についてシミュレートされた曲線１６２０である。
【００６７】
シミュレーションは、上部のＯ３の電界が−ＦＮ消去中に大幅に増大する間に、底部のＯ１の電界が低減することを示している。Ｏ３における電界は高いため、Ｏ３の高い酸化物品質が重要である。
【００６８】
図１７〜図１９では、複数の電荷蓄積窒化物層を変更され、Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さが１１Å／２０Å／２５Å／５５Å／５０Å／４０Å／３５ÅであるＳＯＮＯＳメモリセルに対して、消去動作が行われている。
【００６９】
図１７は、図６のメモリセルのための異なるゲート材料でのフラットバンド電圧対消去時間のグラフである。
【００７０】
ｐポリシリコンゲートによる−２４Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１７１０である。ｎポリシリコンゲートによる−２４Ｖのゲート電圧での消去動作の結果が、シミュレートされた曲線１７２０である。ゲートがｎドープされてもｐドープされても、結果としての曲線は消去飽和を示していない。
【００７１】
図１８は、図６のメモリセルの異なるゲート材料と、電荷蓄積のための異なる窒化物層についての、トラップされた電荷の密度対消去時間のグラフである。
【００７２】
ｐポリシリコンゲートによる−２４Ｖのゲート電圧での消去動作の結果が、Ｎ２においてトラップされた電荷のシミュレートされた曲線１８１０である。ｐポリシリコンゲートによる−２４Ｖのゲート電圧での消去動作の結果が、Ｎ３においてトラップされた電荷のシミュレートされた曲線１８２０である。ｎポリシリコンゲートによる−２４Ｖのゲート電圧での消去動作の結果が、Ｎ２においてトラップされた電荷のシミュレートされた曲線１８３０である。ｎポリシリコンゲートによる−２４Ｖのゲート電圧での消去動作の結果が、Ｎ３においてトラップされた電荷のシミュレートされた曲線１８４０である。
【００７３】
シミュレーションは、Ｎ３のトラップされた電子がＮゲートによって密度を増大させ、電子のより大きなゲート注入の影響を補償することを示している。この電子密度の増大により、チャネルからの正孔注入によってＮ２が連続的に消去を受けることを可能にする。
【００７４】
図１９は、図６のメモリセルの異なるゲート材料と、電荷蓄積のための異なる窒化物層についての電界対消去時間のグラフである。
【００７５】
ｎポリシリコンゲートによる−２４Ｖのゲート電圧での消去動作の結果が、Ｏ１における電界のシミュレートされた曲線１９１０である。ｎポリシリコンゲートによる−２４Ｖのゲート電圧による消去動作の結果が、Ｏ３における電界のシミュレートされた曲線１９２０である。ｐポリシリコンゲートによる−２４Ｖのゲート電圧による消去動作の結果が、Ｏ１における電界のシミュレートされた曲線１９３０である。ｐポリシリコンゲートによる−２４Ｖのゲート電圧による消去動作の結果が、Ｏ３における電界のシミュレートされた曲線１９４０である。
【００７６】
複数の電荷蓄積窒化物層のＢＥ−ＳＯＮＯＳデバイス（multiple  charge  storage  nitride  layer  BE-SONOS  device）は、ゲート注入の変化に対して耐性が高い。電子のゲート注入が（ポリゲートのドーピングの変化又は電場増強効果により）大きくなる場合はいつでも、Ｎ３は、トラップされた電子の電荷密度が高くなることにより、電子のゲート注入が大きくなることに対して補償することができる。Ｎ３における電子の電荷密度が高くなることにより、Ｎ２は、チャネルからの正孔注入により消去を受け続けることが可能になる。
【００７７】
図２０〜図２２では、複数の電荷蓄積窒化物層が変更されて、Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さが１１Å／２０Å／２５Å／５５Å／５０Å／４０Å／３５ÅであるＳＯＮＯＳメモリセルに対して、プログラム動作が行われる。
【００７８】
図２０は、図６のメモリセルについてのフラットバンド電圧対プログラミング時間のグラフである。
【００７９】
＋２４Ｖのゲート電圧によるプログラム動作の結果が、シミュレートされた曲線２０１０である。＋２３Ｖのゲート電圧によるプログラム動作の結果が、シミュレートされた曲線２０２０である。＋２２Ｖのゲート電圧によるプログラム動作の結果が、シミュレートされた曲線２０３０である。＋２１Ｖのゲート電圧によるプログラム動作の結果が、シミュレートされた曲線２０４０である。
【００８０】
図２１は、図６のメモリセルの電荷蓄積のための異なる窒化物層についてのトラップされた電荷の密度対プログラミング時間のグラフである。
【００８１】
＋２４Ｖのゲート電圧によるプログラム動作の結果が、Ｎ２においてトラップされた電荷のシミュレートされた曲線２１１０である。＋２４Ｖのゲート電圧でのプログラム動作の結果が、Ｎ３においてトラップされた電荷のシミュレートされた曲線２１２０である。
【００８２】
図２２は、図６のメモリセルの電荷蓄積のための異なる窒化物層についての電界対プログラミング時間のグラフである。
【００８３】
＋２４Ｖのゲート電圧でのプログラム動作の結果が、Ｏ１における電界のシミュレートされた曲線２２１０である。＋２４Ｖのゲート電圧でのプログラム動作の結果が、Ｏ３における電界のシミュレートされた曲線２２２０である。＋２４Ｖのゲート電圧でのプログラム動作の結果が、Ｏ４における電界のシミュレートされた曲線２２３０である。
【００８４】
より多くの電子がＮ２内に注入されるに従い、Ｏ３における電界が増大する。Ｏ３における電界が増大することにより、Ｎ３に向かうＮ２内の脱トラップ電子が徐々に増大する。したがって、より高い電子の注入レベル（ＶＦＢ＞６Ｖ）では、より多くの電子がＮ３にトラップされる。プログラミング飽和は依然として観察されず、メモリセルを連続してＶＦＢ＞８Ｖまでプログラムすることができ、それは、ＭＬＣ（マルチレベルセル）動作ウィンドウに対して十分過ぎるほどである。
【００８５】
図２３は、図６のメモリセルの異なる消去時間及びプログラミング時間についてのフラットバンド電圧対消去電圧及びプログラミング電圧のグラフである。
【００８６】
複数の電荷蓄積窒化物層を変更された、ｐポリシリコンゲート及び１１Å／２０Å／２５Å／５５Å／５０Å／４０Å／３５ÅのＯ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さを有するＳＯＮＯＳメモリセルに対して、プログラム動作及び消去動作が行われる。
【００８７】
ＩＳＰＰ動作及びＩＳＰＥ動作により、Ｖｔ分布がタイトになる。ＩＳＰＰは、プログラミング電圧を徐々に増大させるようにメモリを段階的にプログラムする、漸増ステップパルスプログラミング（incremental  step  pulse  programming）である。ＩＳＰＥは、消去電圧を徐々に増大させることによりデバイスが段階的に消去を受ける漸増ステップパルス消去（incremental  step  pulse  erasing）である。
【００８８】
パルス時間２０マイクロ秒の漸増ステップパルスプログラムによるプログラム動作の結果が、シミュレートされた曲線２３１０である。パルス時間２００マイクロ秒の漸増ステップパルスプログラムによるプログラム動作の結果が、シミュレートされた曲線２３２０である。パルス時間２ミリ秒の漸増ステップパルスプログラムによるプログラム動作の結果が、シミュレートされた曲線２３３０である。
【００８９】
パルス時間２０マイクロ秒の漸増ステップパルス消去による消去動作の結果が、シミュレートされた曲線２３４０である。パルス時間２００マイクロ秒の漸増ステップパルス消去による消去動作の結果が、シミュレートされた曲線２３５０である。パルス時間２ミリ秒の漸増ステップパルス消去による消去動作の結果が、シミュレートされた曲線２３６０である。
【００９０】
曲線は、ＶＦＢ＝±８Ｖになる前に、飽和がなく、大きいＩＳＰＰ／ＩＳＰＥウィンドウを示す。ＩＳＰＰ曲線及びＩＳＰＥ曲線の勾配は、理想的な１の勾配に近い。
【００９１】
小さいメモリセルの場合、３次元フリンジ電界効果により、電荷蓄積効率が低下する。したがって、３次元メモリセルのＶｔ又はフラットバンド電圧（ＶＦＢ）は、１次元メモリセルのＶｔ又はフラットバンド電圧（ＶＦＢ）より低い。３次元メモリセルの場合、プログラミング及び消去は、実際のデバイス／トランジスタウィンドウをシミュレートするようにオーバードライブされる。
【００９２】
一実施形態では、２０マイクロ秒に対しておよそ＋２３ＶでＶＦＢ＝＋５Ｖに達し、２ミリ秒に対して−２３ＶでＶＦＢ＝−４Ｖに達する。閾値電圧Ｖｔは、プログラミングの場合は約＋３Ｖから＋４Ｖであり、閾値電圧Ｖｔは、消去の場合は約−２Ｖから−３Ｖである。これらのプログラム閾値電圧及び消去閾値電圧は、マルチレベル（ＭＬＣ）メモリウィンドウに適している。４つの論理レベルを有するＭＬＣメモリセルでは、２レベルメモリセルより広いメモリウィンドウが必要である。
【００９３】
図２４は、図６のメモリセルの層の厚さの異なる組についてのフラットバンド電圧対消去電圧及びプログラミング電圧のグラフである。
【００９４】
ｐポリシリコンゲートを含み、複数の電荷蓄積窒化物層を変更されたＳＯＮＯＳメモリセルに対して、プログラム動作及び消去動作が行われる。
【００９５】
Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さが１１Å／２０Å／２５Å／５５Å／５０Å／４０Å／３５Åである２０マイクロ秒のプログラムパルスによるＩＳＰＰプログラム動作の結果が、シミュレートされた曲線２４１０である。Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さが１１Å／２０Å／２５Å／５０Å／４５Å／３５Å／３０Åである２０マイクロ秒のプログラムパルスによるＩＳＰＰプログラム動作の結果が、シミュレートされた曲線２４２０である。
【００９６】
Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さが１１Å／２０Å／２５Å／５５Å／５０Å／４０Å／３５Åである２ミリ秒の消去パルスによるＩＳＰＥ消去動作の結果が、シミュレートされた曲線２４３０である。Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さが１１Å／２０Å／２５Å／５０Å／４５Å／３５Å／３０Åである２ミリ秒の消去パルスによるＩＳＰＥ消去動作の結果が、シミュレートされた曲線２４４０である。
【００９７】
層の厚さがわずかに低減することにより、プログラミング電圧がＶｐｇｍ＝２１Ｖまで約１Ｖ〜２Ｖ低下する。
【００９８】
図２５は、図６のメモリセルの層の厚さの異なる組についてのフラットバンド電圧対消去電圧及びプログラミング電圧のグラフであり、非理想的挙動を示している。非理想的挙動については以下のように説明される。トンネリングによって注入される電荷が、窒化物において１００％捕捉されずトラップされない場合、注入効率は理想的な効率より低く、ＩＳＰＰ／ＩＳＰＥ勾配は１に等しくない可能性がある。これは、Ｎ２及びＮ３の厚さが不十分である（例えば、Ｎ２＜４ｎｍ）である場合に発生する可能性がある。プログラミング／消去中にＮ２とＮ３との間に電荷の混合又は輸送がある場合、ＩＳＰＰ／ＩＳＰＥ勾配もまた劣化する可能性がある。これは、Ｏ３の厚さが十分でない（例えば、Ｏ３＜３ｎｍ）場合に発生する可能性がある。
【００９９】
図２５は、図２４と同様の曲線２４１０及び２４３０を示す。しかしながら、図２５では、電荷蓄積窒化物層Ｎ２及び／又はＮ３の厚さは、ＩＳＰＰ及びＩＳＰＥの理想的な勾配を示すには薄すぎる。物理モデルでは、電荷捕捉プロセスは、散乱平均自由行程を有し、捕捉効率は、厚さが平均自由行程より薄い場合、指数関数的に低下する。代替的に、ブロッキング酸化物層Ｏ３は、第１の窒化物電荷蓄積層内への電子の過剰なトンネリングを可能にする。こうした非理想的挙動により、曲線２４１０は曲線２５１０へと劣化し、曲線２４２０は曲線２５２０へと劣化する。
【０１００】
曲線２５１０では、ＶＦＢ＞＋８Ｖで漸次的な飽和が発生し、非理想的ＩＳＰＰ勾配は１に等しくなく、０．９５未満である。ブロッキング酸化物層が薄すぎるため、外へのトンネリングが増加する。高電界＋ＦＮトンネリング中に、Ｎ２／Ｎ３間で電荷交換が発生する。
【０１０１】
曲線２５２０では、ＶＦＢ＞−８Ｖで漸次的な飽和が発生し、非理想的ＩＳＰＥ勾配は１に等しくなく、０．９５未満である。
【０１０２】
図１８に関連して示されているように、更なる電子のゲート注入を停止させるには不十分な電子トラップがＮ３には存在している。更なる電子のゲート注入を停止させるように、Ｎ３にトラップされた電子の十分な密度がない場合、ゲート注入電子はＮ２に達し、わずかな消去飽和をもたらす。高電界−ＦＮトンネリング中に、Ｎ２／Ｎ３間の電荷交換が発生する。
【０１０３】
Ｏ３の厚さが小さすぎる場合、Ｎ２／Ｎ３間の電荷交換が発生する可能性がある。例えば、−ＦＮ消去中、電子はＮ３にトラップされ、正孔はＮ２にトラップされる。電荷交換が発生する場合、トラップされた電子はＮ２に進む可能性があり、それにより消去ウィンドウが劣化する。
【０１０４】
Ｎ２とＮ３との間のブロッキング酸化物Ｏ３は、消去性能を維持し、Ｎ２とＮ３との間の過剰な非理想的電荷輸送を回避させる。優れた電荷捕捉効率は、Ｎ２及びＮ３の十分な厚さにより維持される。図１０〜図１３に示されるように、少なくとも５０ÅのＮ２の厚さにより、メモリウィンドウに対して十分な電荷蓄積がもたらされ、少なくとも３０ÅのＮ３の厚さにより、更なる電子のゲート注入を阻止するのに十分な電荷蓄積がもたらされる。
【０１０５】
図２６は、低電界下で図１の層１３〜１５のスタックを含む誘電体トンネル構造の伝導帯及び価電子帯のエネルギーレベルの図であり、「Ｕ字型」伝導帯及び「逆Ｕ字型」価電子帯を示している。右側から、領域２６３０に、半導体本体のバンドギャップが示されており、領域２６３１に、正孔トンネル層についての価電子帯及び伝導帯が示されており、領域２６３２に、トンネル窒化物層についてのバンドギャップが示されており、領域２６３３に、絶縁層についての価電子帯及び伝導帯が示されており、領域２６３４に、電荷トラップ層についての価電子帯及び伝導帯が示されている。負の符号付きの円によって表され、電荷トラップ領域２６３４内にトラップされている電子は、チャネル内の伝導帯までトンネリングすることはできない。それは、３つの領域２６３１、２６３２、２６３３全てにおけるトンネル誘電体層の伝導帯が、トラップのエネルギーレベルに比して高いままであるためである。電子トンネリングの起こりやすさは、トンネル誘電体層における「Ｕ字型」伝導帯の下で、かつチャネルへのトラップのエネルギーレベルにある水平線の上の、領域と相関する。したがって、電子トンネリングは、低電界状態では非常に起きづらい。同様に、領域２６３０におけるチャネルの価電子帯における正孔は、領域２６３１、２６３２及び２６３３の全厚さ、及びチャネル界面における高い正孔トンネリング障壁の高さによって、電荷トラップ層２６３４にトンネリングするのを阻止される。正孔トンネリングの起こりやすさは、トンネル誘電体層における「逆Ｕ字型」価電子帯の上で、かつ電荷トラップ層へのチャネルのエネルギーレベルにある水平線の下の領域と相関する。したがって、正孔トンネリングは、低電界状態では非常に起きづらい。正孔トンネル層が二酸化シリコンを含む代表的な実施形態では、約４．５ｅＶの正孔トンネリング障壁の高さが正孔トンネリングを阻止する。窒化シリコンにおける価電子帯は、チャネル内の価電子帯より１．９ｅＶ低いままである。したがって、トンネル誘電体構造の３つの層２６３１、２６３２、２６３３の全てにおける価電子帯は、チャネル２６３０における価電子帯より著しく低いままであり、層２６３２の全ての価電子帯は、チャネル２６３０における価電子帯より低いバンドエネルギーを持つ。したがって、本明細書に記載されるトンネル層は、バンドオフセット特性によって特徴付けられ、半導体本体との界面にある薄い領域（層２６３１）内に比較的大きな正孔トンネリング障壁の高さと、チャネル表面から２ｎｍ未満の第１のオフセットにおける、価電子帯エネルギーレベルの増大２６３７とを含む。バンドオフセット特性はまた、トンネリング障壁の高さが比較的高い材料の薄い層２６３３を持つことにより、チャネルからの第２のオフセットにおける価電子帯エネルギーレベルの低減２６３８を含み、それが逆Ｕ字型の価電子帯形状をもたらす。同様に伝導帯は、同様の材料の選択によってもたらされるＵ字型を有している。
【０１０６】
図２７は、正孔トンネリングを誘起する目的の、トンネル層２７３１の約−１２ＭＶ／ｃｍの電界条件下にある誘電体トンネル構造についてのバンド図を示す（図３において、Ｏ１層は約１５Åの厚さである）。電界下で、価電子帯はチャネル表面から上方に傾斜する。したがって、チャネル表面からのオフセット距離において、トンネル誘電体構造における価電子帯は、バンドエネルギーレベルが大幅に増大し、図では、チャネル領域における価電子帯のバンドエネルギーを上回って上昇する。層２６３２の価電子帯の端は、チャネル２６３０における価電子帯より高いバンドエネルギーを有している。したがって、チャネルにおける価電子帯のレベルと、トンネルスタックにおける上記の傾斜した逆Ｕ字型価電子帯との間の領域（図２７において陰影を付ける）が低減するに従い、正孔トンネリングの起こりやすさは大幅に増大する。バンドオフセットは、高電界の印加中にトンネル誘電体から、領域２７３２におけるトンネル窒化物層及び領域２７３３における隔離層のブロッキング機能を効果的にに消滅させ、比較的小さい電界（例えば、Ｅ＜１４ＭＶ／ｃｍ）下での大きい正孔トンネリング電流を可能にする。
【０１０７】
隔離層２７３３は、トンネル窒化物層２７３２を電荷トラップ層２７３４から隔離する。これにより、電子及び正孔の両方に対して低電界印加中の有効なブロッキング能力が増大し、電荷保持が改善される。
【０１０８】
この実施形態におけるトンネル窒化物層２７３２は、電荷トラップ効率がごくわずかであるように十分薄くなければならない。また、トンネル窒化物層は、誘電体であって導電体ではない。したがって、窒化シリコンを使用する実施形態では、トンネル窒化物層は３０Å未満の厚さであるべきであり、より好ましくは約２５Å以下であるべきである。
【０１０９】
正孔トンネル層２７３１は、二酸化シリコンを使用する実施形態では、２０Å未満の厚さであるべきであり、より好ましくは１５Å未満の厚さであるべきである。例えば好ましい実施形態では、正孔トンネル層２７３１は、厚さ約１３Åの二酸化シリコンであり、上述したように窒化物形成プロセスに晒されて極薄酸窒化シリコンをもたらす。
【０１１０】
本技術の実施形態では、酸化シリコン、酸窒化シリコン及び窒化シリコンの複合物が、必要な逆Ｕ字型価電子帯をもたらし、チャネル表面からのオフセット距離で、効率的な正孔トンネリングに必要な価電子帯エネルギーレベルの変化を有する限り、層を正しく入れ替ることなしに（without  precise  transitions  between  the  layers）、それらの複合物を使用して、トンネル誘電体層を実装することができる。また、材料の他の組合せを使用して、バンドオフセット技術を提供することができる。
【０１１１】
誘電体トンネル層の説明は、電子トンネリングではなく「正孔トンネリング」に焦点を当てている。それは本技術が、ＳＯＮＯＳ型メモリにおいて、正孔トンネリングに依存する必要性に関連した問題を解決したためである。例えば、実用的な速度での正孔トンネリングをサポートするためには十分なほど薄い二酸化シリコンからなるトンネル誘電体は、電子トンネリングによるリークを阻止するには薄すぎることになる。しかしながら、本技術の効果はまた、電子トンネリングの性能も向上させる。そのため、電子トンネリングによるプログラミング及び正孔トンネリングによる消去の両方が、バンドギャップエンジニアリング（bandgap  engineering）を使用して大幅に改善される。
【０１１２】
図２８は、多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更された、ＢＥ−ＳＯＮＯＳメモリセルの２次元ＮＡＮＤアレイの簡易図である。
【０１１３】
電荷を蓄積する複数の窒化物層を含むように変更された、ＢＥ−ＳＯＮＯＳメモリセルのＮＡＮＤストリングの一部を示す。メモリセル２８１０及び２８２０は、図６に示すメモリセルの例である。メモリセル２８１０及び２８２０は、チャネル材料２８３０の上にある。隣接するメモリセル２８１０及び２８２０の間の誘電体として、隣接するワード線の間のリークを抑制するよう、酸化物又はエアギャップ等の絶縁誘電体を充填することができる。ＯＮＯＮＯＮＯ層は、メモリセル２８１０及び２８２０の各々に対して不連続であってもよいし、又は隣接するメモリセル２８１０及び２８２０の間で連続的であってもよい。隣接するメモリセル２８１０及び２８２０の間のチャネル材料は、様々なレベルのドーピングを持つ接合部を有してよいし、又は接合部がなくてもよい。
【０１１４】
図２９は、多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更された、ＢＥ−ＳＯＮＯＳメモリセルの３次元垂直ゲートアレイの簡易図である。図２９は、ＮＡＮＤフラッシュアレイの斜視図であり、半導体材料ストリップがつながって、合わせて１つのデコーディング構造になるような方法で図示し、かつハードマスク及び任意選択可能な注入ステップを示している。図２９の視座は、Ｙ軸及びＺ軸が紙面内にあるように回転している。
【０１１５】
突起状スタック内の半導体材料ストリップ間の絶縁層は、更なる構造を露出させるように図面から除去されている。
【０１１６】
多層アレイは絶縁層６１０上に形成され、複数の突起状スタックに合わせて形成された複数の導電線６２５−１、…、６２５−ｎを含み、それらはワード線ＷＬｎ、ＷＬｎ−１、…ＷＬ１として動作する。複数の突起状スタックは半導体材料ストリップ６１２、６１３、６１４を含み、それらは延長部６１２Ａ、６１３Ａ、６１４Ａによって、平行な突起状スタック内の同じ平面にある半導体材料ストリップに結合されている。半導体材料ストリップのこれらの延長部６１２Ａ、６１３Ａ、６１４Ａは、Ｘ軸方向に沿って向きづけられ、半導体材料ストリップの複数の突起状スタックに結合されている。また、後述するように、これらの延長部６１２Ａ、６１３Ａ、６１４Ａは、アレイの端部を越えて延在し、アレイ内の平面を選択するためのデコーディング回路に接続されるように配置されている。これらの延長部６１２Ａ、６１３Ａ、６１４Ａは、複数の突起状スタックが画定されるときと同時に、又はそれに先行して半導体材料及び絶縁体材料が交互になった層が形成されるときに、パターニングすることができる。
【０１１７】
幾つかの実施形態では、延長部６１２Ａ、６１３Ａ、６１４Ａは、半導体材料ストリップ６１２、６１３、６１４を終端する階段構造を形成している。これらの延長部６１２Ａ、６１３Ａ、６１４Ａは、複数の突起状スタックが画定されるときと同時にパターニングすることができる。
【０１１８】
多層電荷トラップ構造ＯＮＯＮＯＮＯを含むメモリ材料６１５の層は、上で詳述したように、導電線６２５−１〜６２５−ｎを半導体材料ストリップ６１２〜６１４から分け隔てる。
【０１１９】
延長部６１２Ａ、６１３Ａ、６１４Ａと導電線６２５−１との間に、トランジスタ、例えばトランジスタ６５０が形成されている。また、半導体材料ストリップの反対側の端部に、アレイのセクタの共通ソース線（図示せず）への接続を制御するために、トランジスタ、例えばトランジスタ６５１が形成されている。トランジスタ６５０、６５１において、半導体材料ストリップ（例えば６１２）は、デバイスのチャネル領域として動作する。ゲート構造（例えば６２９、６４９）は、導電線６２５−１〜６２５−ｎが画定されるステップと同じステップの間にパターニングされる。ＧＳＬ選択線６４９は、行に沿って、半導体材料ストリップの複数の突起状スタックを横切って方向づけることができる。導電線の上面に沿って、かつゲート構造６２９、６４９の上に、シリサイドの層６２６を形成することができる。メモリ材料の層６１５は、トランジスタのためのゲート誘電体として動作することができる。これらのトランジスタ６５０、６５１は、アレイにおける突起状スタックに沿ったセクタ及び列を選択するためにデコーディング回路に結合された選択ゲートとして動作する。
【０１２０】
任意選択可能な製造ステップは、複数の導電線の上にハードマスク６０１−１〜６０１−ｎ、ＧＳＬ選択線６４９の上にハードマスク６４８、ゲート構造６２９の上にハードマスク６０２及び６０３を形成することを含む。ハードマスクは、イオン注入プロセスの阻止が可能な、窒化シリコン又は他の材料の比較的厚い層を使用し、形成することができる。ハードマスクが形成された後、半導体材料ストリップ６１２〜６１４及び延長部６１２Ａ〜６１４Ａにおけるドーピング濃度を増大させ、それにより半導体材料ストリップに沿った電流経路の抵抗を低減させるために、選択された実施形態に応じてｎ型ドーパント又はｐ型ドーパントの注入物６００を施すことができる。また、バルク半導体材料ストリップの導電タイプとは反対の導電タイプのドーパント（例えば、ｐ型半導体材料ストリップを想定して、ｎ型注入物）を施し、望ましい場合には半導体材料ストリップに沿ってドープされたソース／ドレイン接合部を形成することができる。制御された注入エネルギーを利用することにより、注入物を、底部半導体材料ストリップ６１２、及びスタック内で上に重なる半導体材料ストリップの各々にまで貫通させることができる。
【０１２１】
選択されたメモリセルにプログラムするために、この実施形態では、選択されたワード線に＋２０ボルトでバイアスをかけること、選択されていないワード線を＋１０ボルトに設定すること、選択されたビット線を０ボルトに設定すること、選択されていないビット線を０ボルトに設定すること、選択されたＳＳＬ線を３．３ボルトに設定すること、及び選択されていないＳＳＬ線及びＧＳＬ線を０ボルトに設定すること、が可能である。選択されたセルを読み出すために、この実施形態では、選択されたワード線に読出し基準電圧でバイアスをかけること、選択されていないワード線を６ボルトに設定すること、選択されたビット線を１ボルトに設定すること、選択されていないビット線を０ボルトに設定すること、選択されたＳＳＬ線を３．３ボルトに設定すること、及び選択されていないＳＳＬ線を０ボルトに設定すること、が可能である。
【０１２２】
図３０は、３次元（３Ｄ）メモリデバイス１００の概略図である。メモリデバイス１００は、メモリセルのＮＡＮＤストリングのアレイを含み、ダブルゲート垂直チャネルメモリアレイ（ＤＧＶＣ）とすることができる。メモリデバイス１００は、集積回路基板と、少なくとも導電性ストリップの底部平面（ＧＳＬ）、導電性ストリップの複数の中間平面（ＷＬ）及び導電性ストリップの頂部平面（ＳＳＬ）を含む、絶縁材料によって分け隔てられた導電性ストリップの複数のスタックとを含む。図３０に示す例では、スタック１１０は、導電性ストリップの底部平面（ＧＳＬ）と、ＷＬ０からＷＬＮ−１に及ぶ導電性ストリップの複数の中間平面（ＷＬ）と、導電性ストリップの頂部平面（ＳＳＬ）とを含む。ここでＮは８、１６、３２、６４等とすることができる。
【０１２３】
複数のビット線構造は、複数のスタックの上にそれらと直交するように配置され、又複数のスタックに合う形の表面を持っており、スタックと連結素子１３０との間にあるスタック間半導体本体素子１２０を含んでいる。スタックの上の連結素子１３０はスタック間半導体素子１２０を接続している。この例における連結素子１３０は、比較的ドーピング濃度が高いポリシリコン等の半導体を含み、そのことによって、スタック内のセルに対してチャネル領域を提供するように構成されるスタック間半導体本体素子１２０より、導電率が高い。
【０１２４】
メモリデバイスは、スタックの複数の中間平面（ＷＬ）の導電性ストリップの側面と、複数のビット線構造のスタック間半導体本体素子１２０との間の交差点１８０における界面領域（interface  region）に、ＯＮＯＮＯＮＯ構造を含む。図示の例では、交差点１８０におけるメモリセルは、単一のスタック間半導体本体素子の両側の導電性ストリップがデュアルゲートとして挙動する、垂直なデュアルゲートＮＡＮＤストリングに形成され、読出し動作、消去動作及びプログラム動作に対して協働して動作させることができる。
【０１２５】
導電性ストリップの底部平面（ＧＳＬ）と集積回路基板（図示せず）との間に、基準導体１６０が配置されている。基準導体１６０と電気的に通信する、スタックの間のスタック間垂直導電性素子１４０と、スタック間垂直導電性素子１４０を接続するスタック１１０の上の連結素子１５０とを含む、少なくとも１つの基準線構造が、複数のスタックにわたってそれらに直交して配置されている。スタック間垂直導電性素子１４０は、スタック間半導体本体素子１２０より高い導電率を有することができる。
【０１２６】
メモリデバイスは、導電性ストリップの頂部平面の界面領域におけるストリング選択スイッチ１９０と、導電性ストリップの底部平面（ＧＳＬ）との界面領域における基準選択スイッチ１７０とを含む。電荷蓄積構造の誘電体層は、幾つかの例では、スイッチ１７０、１９０に対してゲート誘電体層として動作することができる。
【０１２７】
メモリデバイスは、検知回路に結合された複数のグローバルビット線を含む、複数のビット線構造に接続された、第１の重畳パターニング導電層（図示せず）を含む。メモリデバイスはまた第２の重畳導電層（図示せず）も含んでおり、それはパターニングすることができ、第１のパターニング導電層の上にあっても下にあってもよい。第２の重畳導電層は、連結素子１５０との接触等によって、少なくとも１つの基準線構造に接続される。第２のパターニング導電層は、少なくとも１つの基準線構造を基準電圧源に、又は基準電圧を提供する回路に、接続することができる。
【０１２８】
図３０に示す例では、ビット線構造の連結素子１３０は、Ｎドープ半導体材料を含む。ビット線構造のスタック間半導体本体素子１２０は、低濃度ドープ半導体材料を含む。図３０に示す例では、基準導体１６０は、Ｎドープ半導体材料を含み、少なくとも１つの基準線構造の連結素子１５０は、Ｎドープ半導体材料を含む。少なくとも１つの基準線構造のスタック間垂直導電性素子１４０はまた、Ｎドープ半導体材料も含む。代替実施態様では、ドープ半導体の代りに金属又は金属化合物を使用することができる。
【０１２９】
一実施形態では、基準導体１６０の抵抗を低減させるために、メモリデバイスは、基準導体１６０の近くに底部ゲート１０１を含むことができる。読出し動作中、底部ゲート１０１を、基板内の下にある１つ若しくは複数のドープウェル、又は他の下にあるパターニング導体構造に印加される適切なパス電圧によってオンにし、基準導体１６０の導電率を増大させることができる。
【０１３０】
図３１は、多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含み、ＯＮＯＮＯＮＯ構造を形成するように変更された、パイプ状ダブルゲート配置にあるＢＥ−ＳＯＮＯＳメモリセルの簡易図である。実施形態の水平断面では、この例における酸化シリコン層３１２４の外表面は、第１の弓形縁３１４１に沿って偶数ワード線３１２５と接触し、第２の弓形縁３１４２に沿って奇数ワード線３１２６と接触する。第１の弓形縁３１４１及び第２の弓形縁３１４２の平均曲率半径が増大することにより、ワード線及び近接する半導体材料との間の電場増強を大幅に低減させ、デバイスに対して読出しディスターブ及びプログラムディスターブを著しく改善させることができる。
【０１３１】
独立したダブルゲートメモリ構造の実施形態は、ワード線層のうちの１つ又は複数において正方形、矩形、円形及び／又は他の形状である断面を含むことができる。
【０１３２】
図３２は、多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更された、「ゲートオールアラウンド（gate  all  around）」配置にあるＢＥ−ＳＯＮＯＳメモリセルの簡易図である。
【０１３３】
図３２のメモリセルは図３１に類似している。しかしながら、ワード線が、酸化物により奇数ワード線と偶数ワード線とに分割されていない。
【０１３４】
米国特許出願第１４／２８４，３０６号明細書は、引用することにより本明細書の一部をなす。本明細書に記載する複数電荷蓄積層のセルを、米国特許出願第１４／２８４，３０６号明細書に開示されるメモリデバイスとともに使用することができる。
【０１３５】
図３３は、複数の電荷蓄積窒化物層及びバンドギャップエンジニアドトンネル誘電体層を有する、本明細書に記載されるようなブロッキング誘電体エンジニアド（blocking  dielectric  engineered）ＢＥ−ＳＯＮＯＳメモリセルを使用する集積回路の簡易ブロック図である。集積回路３３１０は、半導体基板上に本明細書に記載のブロッキング誘電体エンジニアドＢＥ−ＳＯＮＯＳメモリセルを使用して実装されるメモリアレイ３３１２を含む。ワード線（又は行）及びブロック選択デコーダー３３１４は、複数のワード線及びブロック選択線３３１６に結合され、かつそれらと電気的に通信し、メモリアレイ３３１２の行に沿って配置されている。ビット線（列）デコーダー及びドライバー３３１８は、メモリアレイ３３１２のメモリセルからデータを読み出し、かつそこにデータを書き込むためにメモリアレイ３３１２の列に沿って配置された、複数のビット線３３２０に結合され、かつそれらと電気的に通信する。アドレスは、バス３３２２上で、ワード線デコーダー及びドライバー３３１４に、かつビット線デコーダー３３１８に供給される。読出しモード、プログラムモード及び消去モードのための電流ソースを含む、ブロック３３２４におけるセンスアンプ及びデータ入力構造は、データバス３３２６を介してビット線デコーダー３３１８に結合されている。データは、データ入力線３３２８を介して、集積回路３３１０の入出力ポートから、又は集積回路３３１０の内部若しくは外部の他のデータ源から、ブロック３３２４のデータ入力構造に供給される。図示する実施形態では、汎用プロセッサ若しくは専用用途の回路、又はメモリセルアレイによってサポートされるシステムオンチップ機能を提供するモジュールの組合せ等、他の回路３３３０が集積回路３３１０に含まれる。データは、データ出力線３３３２を介してブロック３３２４のセンスアンプから、集積回路３３１０の入出力ポートに、又は集積回路３３１０の内部若しくは外部の他のデータ宛先に供給される。
【０１３６】
アレイ３３１２は、特定の用途に応じて、ＮＡＮＤアレイ、ＡＮＤアレイ又はＮＯＲアレイとすることができる。利用可能な非常に大きいメモリウィンドウが、セル毎の複数ビットの蓄積をサポートし、そのために、デバイスに複数ビットのセンスアンプを含めることができる。
【０１３７】
バイアス配置状態マシン３３２４を使用する、この例で実装されるコントローラーは、ワード線及びビット線に対する読出し、プログラム、消去、消去検証、プログラム検証の電圧又は電流等といった、バイアス配置供給電圧源及び電流源３３３６の使用を制御し、アクセス制御プロセスを使用してワード線／ソース線動作を制御する。コントローラーは、複数のバイアス配置のうちの選択された１つを使用する。プログラムバイアス配置は、電子をチャネル表面から、第１のトンネル窒化物層を含む多層トンネル構造を通して第１の電荷蓄積窒化物層まで移動させることによって、データをプログラムする。消去バイアス配置は、正孔を、チャネル表面から第１の電荷蓄積窒化物層まで移動させることによってデータを消去し、第２の電荷蓄積窒化物層内の蓄積された電子を使用し、更なる電子が第１の電荷蓄積窒化物層内に移動することを阻止する。
【０１３８】
コントローラー３３３４を、本技術分野において既知である専用の論理回路を使用して実装することができる。代替実施形態では、コントローラー３３３４は、デバイスの動作を制御するためのコンピュータープログラムを実行する、同一の集積回路に実装可能な汎用プロセッサを含む。更に他の実施形態では、コントローラー３３３４の実装には、専用の論理回路及び汎用プロセッサの組合せを利用することができる。
【０１３９】
図３４は、多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更された、図２９等の３次元垂直ゲートアレイ内のＢＥ−ＳＯＮＯＳメモリセルの写真である。
【０１４０】
Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さは、１０Å／１７Å／１８Å／６９Å／４９Å／４９Å／３４Åである。全体的な厚さは約２４ｎｍである。
【０１４１】
図３５は、多層トンネル構造内の窒化物層に加えて電荷を蓄積する複数の窒化物層を含むように変更され、異なる層の厚さを有する、図２９等の３次元垂直ゲートアレイ内のＢＥ−ＳＯＮＯＳメモリセルの写真である。
【０１４２】
Ｏ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さは、１０Å／１６Å／１８Å／５７Å／５２Å／３０Å／３４Åである。全体的な厚さは約２２ｎｍである。
【０１４３】
図３６は、図３４のメモリセルについての閾値電圧対プログラミング（ｐｇｍ）電圧のグラフである。メモリセル３６１２は、０．７５のＩＳＰＰ勾配でプログラムされる。選択されていない残りのメモリセル３６０２、３６０４、３６０６、３６０８、３６１０、３６１４、３６１６、３６１８、３６２０は閾値電圧の変化をほとんど示しておらず、プログラム禁止（program  inhibit）が示されている。プログラム禁止ブーストチャネル電圧は９Ｖであった。
【０１４４】
図３７は、図３４のメモリセルについての閾値電圧対消去時間のグラフである。図３７において、メモリセルは、−１８Ｖ（３７１０）、−２０Ｖ（３７２０）及び−２２（３７３０）のゲート電圧で消去を受ける。図３７において、メモリセルは、６Ｖと−６Ｖの間の約１２Ｖのメモリウィンドウを示している。消去飽和は、約−６Ｖの深い消去で発生した。３ＤＶＧ  ＮＡＮＤ消去は、ゲート誘起ドレインリーク（ＧＩＤＬ）によって引き起こされる、チャネル正孔生成速度を制限する消去によって低速になる。
【０１４５】
図３８は、図３４のメモリセルについての閾値電圧ウィンドウ対メモリセル数のグラフである。
【０１４６】
チェッカーボード（checkerboard：ＣＫＢ）プログラミング状態３８１０及び消去状態３８２０についてのビット分布が示されている。チェッカーボードプログラミングセルは、消去電圧分布３８１２内及びプログラム電圧分布３８１１内にある。消去を受けたビット３８２０も示されている。
【０１４７】
図３９は、図３４のメモリセルについての閾値電圧ウィンドウ対メモリセル数のグラフであり、保持時間を示す。
【０１４８】
初期分布３９１０の後、様々な時点での保持を示すビット数分布、すなわち、２．５Ｖのプログラム電圧でのプログラム及び消去分布、及び１０分、３００分、６００分、９６０分、１６００分及び２７００分時点でのビット数分布は、ほぼ同じである。
【０１４９】
図４０は、図６のメモリセルの一実施形態についてのフラットバンド電圧対消去電圧及びプログラミング電圧のグラフである。
【０１５０】
ｐ＋ポリシリコンゲート、及び約１ｎｍ／１．５ｎｍ／２ｎｍ／５．５ｎｍ／５．５ｎｍ／４ｎｍ／４ｎｍのＯ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さを有する、複数の電荷蓄積窒化物層を変更されたＳＯＮＯＳメモリセルに対して、プログラム動作及び消去動作が行われる。
【０１５１】
２００マイクロ秒のプログラムパルスでのＩＳＰＰプログラム動作の結果が、勾配が約０．９である実験曲線４０２０である。２００マイクロ秒の消去パルスでのＩＳＰＥ消去動作の結果が、実験曲線４０１０である。ＩＳＰＰプログラム動作及びＩＳＰＥ消去動作はともに、消去又はプログラムの前のフレッシュ状態のメモリセルから行われる。
【０１５２】
図４１は、図６のメモリセルの一実施形態についてのフラットバンド電圧対消去時間の実験グラフである。
【０１５３】
ｐ＋ポリシリコンゲート、及び約１ｎｍ／１．５ｎｍ／２ｎｍ／５．５ｎｍ／５．５ｎｍ／４ｎｍ／４ｎｍのＯ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さを含む、複数の電荷蓄積窒化物層を変更されたＳＯＮＯＳメモリセルに対して、消去動作が行われる。−１８Ｖのゲート電圧での消去動作の結果が、実験曲線４１１０である。−２０Ｖのゲート電圧での消去動作の結果が、実験曲線４１２０である。−２２Ｖのゲート電圧での消去動作の結果が、実験曲線４１３０である。−４Ｖ未満のフラットバンド電圧は、−２２Ｖのゲート電圧によって１ミリ秒以内に達成される。消去飽和はＶＦＢ＜−５Ｖに対して観察される。複数の電荷蓄積窒化物層のない従来技術と比較して、消去飽和は３Ｖを以上改善される（低下する）。
【０１５４】
図４２は、図６のメモリセルの一実施形態についてのフラットバンド電圧対消去時間のシミュレートされたグラフである。
【０１５５】
ｐ＋ポリシリコンゲート、及び約１ｎｍ／１．５ｎｍ／２ｎｍ／５．５ｎｍ／５．５ｎｍ／４ｎｍ／４ｎｍのＯ１／Ｎ１／Ｏ２／Ｎ２／Ｏ３／Ｎ３／Ｏ４の厚さを有する、複数の電荷蓄積窒化物層を変更されたＳＯＮＯＳメモリセルに対して、消去動作が行われる。−１８Ｖのゲート電圧での消去動作の結果が、実験曲線４２１０とシミュレートされた曲線４２４０である。−２０Ｖのゲート電圧での消去動作の結果が、実験曲線４２２０とシミュレートされた曲線４２５０である。−２２Ｖのゲート電圧での消去動作の結果が、実験曲線４２３０とシミュレートされた曲線４２６０である。理論的ＷＫＢモデルを用いてシミュレーションが行われる。
【０１５６】
図４３は、図６のメモリセルの電荷蓄積のための異なる窒化物層についての、トラップされた電荷の密度対消去時間のグラフである。
【０１５７】
曲線は、Ｎ２（４３１０）及びＮ３（４３２０）においてトラップされた電荷の密度をシミュレートしたものである。十分に長い消去時間の後、Ｎ３は電子をトラップし始め、Ｎ２は基板正孔注入によって連続的に消去（erase：ＥＲＳ）を受け、正孔密度は１Ｅ１３ｃｍ−２を超える。Ｎ３におけるトラップされた電子の密度が５Ｅ１２ｃｍ−２を超えた後、ゲート注入は停止する。正孔がＮ２内に注入される際にＮ３は電子をトラップするが、Ｎ２の方がチャネルに近く、閾値電圧シフトに対して重み付け係数が大きいため、閾値電圧は連続的に低下する。
【０１５８】
図４４及び図４５において、蓄積された電荷分布を実験的に測定するために、ゲート検知技術及びチャネル検知技術が適用される。チャネル検知は、高濃度ドープｐ＋型ゲート及び低濃度ドープｐウェルを有している。ゲート検知は、低濃度ドープｐ型ゲート及び高濃度ｐウェルを有している。以下の式により、それぞれの電荷蓄積窒化物層Ｎ２及びＮ３の電荷密度ＱＮ２及びＱＮ３が得られる。
【数１】
2016018805.tif 000003
【０１５９】
図４４は、図６のメモリセルの一実施形態についてのフラットバンド電圧シフト対プログラミング時間の実験グラフである。
【０１６０】
プログラム又は消去の前のフレッシュ状態のメモリセルに対する、＋２０Ｖでの１回目の＋ＦＮプログラミングに対して、フラットバンド電圧シフトが測定される。曲線４４１０は、チャネル検知技術を使用している。曲線４４２０はゲート検知技術を使用している。
【０１６１】
図４５は、図６のメモリセルの一実施形態にのための、電荷蓄積のための異なる窒化物層についての電荷密度対プログラミング時間の実験グラフである。
【０１６２】
曲線４５１０は、プログラム又は消去の前のフレッシュ状態のメモリセルへの、＋２０Ｖでの１回目の＋ＦＮプログラミングに対する、Ｎ２における電荷密度ＱＮ２を示す。曲線４５２０は、プログラム又は消去の前のフレッシュ状態のメモリセルへの、＋２０Ｖでの１回目の＋ＦＮプログラミングに対する、Ｎ３における電荷密度ＱＮ３を示す。
【０１６３】
＋ＦＮ注入電子は、大部分がＮ２に蓄積され、Ｎ３が蓄積する電子ははるかに少ない。Ｎ２は優れた捕捉効率を有し、Ｏ３は、Ｎ２からＮ３に向かうほとんどの外向きトンネリング（out  tunneling）を阻止することができる。
【０１６４】
図４６は、図６のメモリセルの一実施形態における１回目のプログラミングの後の１回目の消去についての、フラットバンド電圧シフト対消去時間の実験グラフである。
【０１６５】
曲線４６１０は、消去に対してチャネル検知技術を使用して、測定されたフラットバンド電圧シフトを示す。曲線４６２０は、消去に対してゲート検知技術を使用して、測定されたフラットバンド電圧シフトを示す。
【０１６６】
チャネル検知技術及びゲート検知技術は、チャネルからの距離又はゲートからの距離に応じて、Ｎ２及びＮ３のフラットバンド電圧重み付け係数が異なるため、非常に異なる結果をもたらす。
【０１６７】
図４７は、図６のメモリセルの一実施形態における１回目のプログラミングの後の１回目の消去に対する、電荷蓄積のための異なる窒化物層についての電荷密度対消去時間の実験グラフである。
【０１６８】
曲線４７１０は、１回目の消去に対するＮ２における電荷密度ＱＮ２を示す。曲線４７２０は、１回目の消去に対するＮ３における電荷密度ＱＮ３を示す。曲線４７２０は、Ｎ３が、より長い消去時間で、増大する数の電子をトラップすることを示す。曲線４７１０は、Ｎ２が正孔注入によって消去を受け、正孔をトラップし続け、チャネル検知デバイスにとって深い消去を可能にすることを示す。
【０１６９】
図４８は、図６のメモリセルの一実施形態における１回目の消去の後の２回目のプログラミングに対する、フラットバンド電圧シフト対プログラミング時間の実験グラフである。
【０１７０】
曲線４８１０は、消去に対してチャネル検知技術を使用して、測定されたフラットバンド電圧シフトを示す。曲線４８２０は、消去に対してゲート検知技術を使用して、測定されたフラットバンド電圧シフトを示す。
【０１７１】
図４９は、図６のメモリセルの一実施形態における１回目の消去の後の２回目のプログラミングに対する、電荷蓄積のための異なる窒化物層についての電荷密度対プログラミング時間の実験グラフである。
【０１７２】
曲線４９１０は、２回目のプログラミングに対するＮ２における電荷密度ＱＮ２を示す。曲線４９２０は、２回目のプログラミングに対するＮ３における電荷密度ＱＮ３を示す。曲線４９２０は、Ｎ３内の前回の注入電子が、（消去から）２回目の＋ＦＮプログラミングの最中にほぼ一定に維持されることを示す。曲線４９１０は、２回目のプログラミングを受け、Ｎ２内のトラップされた正孔が、基板から注入された電子と再結合することを示す。
【０１７３】
図５０は、図６のメモリセルの３次元垂直ゲートアレイにおけるメモリセルについての、閾値電圧対プログラミング電圧のグラフである。
【０１７４】
曲線５０１０は、ＩＳＰＰを受けているメモリセルの閾値電圧を示す。３ＤＶＧ  ＴＦＴデバイスのＩＳＰＰ勾配は約０．７５であり、理想的な値より小さい。低減したＩＳＰＰ勾配は、小さな３次元トランジスタにおけるフリンジ電界効果によるもので、これはトンネル酸化物とブロッキング酸化物の電界を変調させ、ＦＮトンネリングＩＳＰＰの挙動を変える。曲線５０２０は、プログラミングを受けていなかったＺ方向の他のメモリセルのディスターブ効果を示す。曲線５０３０は、プログラミングを受けていなかった他のワード線の他のメモリセルのディスターブ効果を示す。
【０１７５】
図５１は、図６のメモリセルの分割ページ３次元垂直ゲートアレイの概略図である。試験チップは、チェッカーボード（ＣＫＢ）プログラミングを受ける、メモリセルの６４のワード線のブロック全体を含む。アレイは、Ｇ０〜Ｇ６３とラベル付けされた６４のワード線５１１０を含む。ワード線５１１０に隣接して、上に偶数接地選択線５１６０があり、下に奇数接地選択線５１７０がある。接地選択線に隣接して、上に共通ソース線５１４０があり、下に共通ソース線５１５０がある。共通ソース線に隣接して、上にページ１及び３に対するストリング選択線構造５１８０があり、下にページ０及び２に対するストリング選択線構造５１９０がある。上にビット線５１２０があり、下にビット線５１３０がある。図５２は、図５１のアレイにおけるメモリセルの単一レベルセルメモリウィンドウのグラフである。
【０１７６】
メモリセルは、種々の数、すなわち１、２、１０、５０及び１００のプログラム／消去サイクルを経る。しかしながら、種々の数のプログラム／消去サイクルに対応するトレース（trace）は、ほぼ同じである。トレースの各々は、ブロック消去分布５２１０、プログラムディスターブ分布５２２０及びプログラム分布５２３０を含む、複数の分布を有している。ブロック消去分布５２１０は、電荷を蓄積する複数の窒化物層の、深く消去された閾値電圧分布を示す。ブロック消去後、ブロック消去分布での上限（erased  upper  bound  of  the  block  erase  distribution）は、−２Ｖ未満である可能性がある。プログラムディスターブ分布５２１０でさえ、概して０Ｖ未満であり、大きな設計ウィンドウが可能になる。
【０１７７】
図５３は、図５１のアレイにおけるメモリセルのマルチレベルセルメモリウィンドウのグラフである。
【０１７８】
メモリセルは、種々の数、すなわち使用前／フレッシュ、１、２、５、１０、２０、５０、１００、２００、５００及び１０００のプログラム／消去サイクルを経る。しかしながら、種々の数のプログラム／消去サイクルに対応するトレースは、分布５３１０下での１サイクルのトレースを除き、ほぼ同じである。トレースの各々は、チェッカーボード消去検証（checkerboard  erase  verify：ＣＫＢ  ＥＶ）分布５３１０、プログラム検証（program  verify：ＰＶ）１分布５３２０、プログラム検証２分布５３３０及びプログラム検証３分布５３４０を含む複数の分布を有している。単一レベルセルウィンドウよりマルチレベルメモリウィンドウの方が、よりディスターブがあるが、マルチレベルメモリウィンドウは依然として好適である。
【０１７９】
図５４は、図５１のアレイにおけるメモリセルのプログラム−検証分布のグラフである。
【０１８０】
含まれる分布は、ランダムテレグラフノイズ（ＲＴＮ）分布５４１０、単一ワード線に対するプログラム検証分布５４２０、及びブロック全体に対するプログラム検証分布５４３０である。矢印５４４０は、２Ｖの定義されたプログラム検証レベルから発生し、分布のピークと交差する。
【０１８１】
単一ＷＬ  ＰＶ分布５４２０は、タイトな分布であり、検知回路で定義されたＰＶレベルからのわずかなオフセットを有しており、それは小さな高速初期電荷損失（fast  initial  charge  loss）を示している。分布のタイトさは、ＲＴＮ分布５４１０に整合している。小さいＰＶオフセットは、ゲートと接触するリークの少ないＯ４によって、高速初期電荷損失が最小化されることを示唆している。
【０１８２】
ブロック全体のＣＫＢ  ＰＶ分布５４３０は、多くの干渉及びバックパターン効果のために、単一ＷＬ  ＰＶ分布５４２０より広い。右方向のシフトは、干渉のためであり電荷損失のためではない。
【０１８３】
図５５は、プログラム閾値電圧及び消去閾値電圧対プログラムサイクル及び消去サイクルの数のグラフである。
【０１８４】
デバイスのプログラムサイクル及び消去サイクルへの耐久性は、１ショットのプログラム及び消去（1  shot  program  and  erase）、又は「ダムモード（dumb-mode）」の条件下で確定される。曲線５５２０は、１０マイクロ秒の＋２２Ｖショットの後の、プログラム状態である。曲線５５１０は、１０ミリ秒の−２０Ｖブロック消去の後の消去状態である。高いサイクリング数では、プログラム状態及び消去状態に劣化が観察される。消去状態５５１０は、高いサイクリング数ではプログラム状態５５２０より大きな閾値電圧シフトを持つ。
【０１８５】
図５６は、ＩＶ特性のサブスレッショルド勾配対プログラムサイクル及び消去サイクルの数のグラフである。
【０１８６】
曲線５６２０はプログラム状態である。曲線５６１０は消去状態である。閾値勾配は、界面トラップの発生のために増大する。
【０１８７】
図５７は、異なる数のプログラムサイクル及び消去サイクルにおける、プログラムされかつ消去されたメモリについてのＩＶ特性のグラフである。
【０１８８】
様々な数のプログラムサイクル及び消去サイクルにある消去状態曲線は、５７２０合流する。それぞれの消去状態曲線は、大まかに、グラフの中央部分への矢印の方向に向かう、より多くのプログラムサイクル及び消去サイクルを表している。様々な数のプログラムサイクル及び消去サイクルにあるプログラム状態曲線は、５７１０において合流する。同様に、それぞれのプログラム状態曲線は、大まかに、グラフの中央部分への矢印の方向に向かう、より多くのプログラムサイクル及び消去サイクルを表している。ＩｄＶｇ曲線の合流点は、消去状態５７２０とプログラム状態５７１０にで異なっている。合流点の相違については、図５８とともに説明する。
【０１８９】
図５８は、電荷を蓄積する複数の窒化物層を含むように変更されたＢＥ−ＳＯＮＯＳメモリセルにおける電界の簡易図である。
【０１９０】
交互に存在するシリコン及び酸化物のスタックは、Ｏ１  ５８４２、Ｎ１  ５８４４、Ｏ２  ５８４６及びポリシリコンゲート５８４８によって包囲されている。破線の矩形は、メモリセルに相当するシリコンのストリップ５８５０の境界である。メモリセルは、両側のＮ１  ５８４４に蓄積された電子５８３０が示すように、プログラムされている。これらの蓄積された電子は、電子密度プロファイルに影響を与え、それは、約１０Ｅ１０ｃｍ−３から１０Ｅ１５ｃｍ−３の範囲にある。トラップされた電子に近接する、シリコンのストリップ５８５０の側部５８１０及び５８１２において、電子密度は約１０Ｅ１０ｃｍ−３である。トラップされた電子から間隔を空けて配置されたシリコンのストリップ５８５０の頂部５８２２及び底部５８２４において、電子密度は、約１０Ｅ１５ｃｍ−３である。シリコンのストリップ５８５０の残りの部分は、中間の値の電子密度を有している。
【０１９１】
反転電子は、フリンジ電界効果のために、ＰＧＭ状態において側壁の近くで始まる傾向がある。サブスレッショルド電流は、プログラム状態で側壁に向かって移動する。これにより、より大きな数のＰ／Ｅサイクリングの後に、Ｓｉ／Ｏ１界面での界面準位トラップ（Ｄｉｔ）のセンシティビティが低下し、プログラム状態での閾値電圧シフトが小さくなる。
【０１９２】
したがって、耐久性劣化は、二重トラップ層によるのではなく、Ｏ１／Ｓｉ界面準位生成からもたらされる。耐久性は、Ｏ１の応力後耐性を強化することによって改善される。
【０１９３】
図５９は、熱応力の後のメモリセルのフラットバンド電圧保持結果を示す図である。
【０１９４】
高温１５０℃ベーキングが行われる。より高くプログラムされた状態と、深く消去された状態は、長期のベーキング後は明白な電荷損失を有している。保持は、中間レベル状態に対しては優れた状態を保っている。
【０１９５】
図６０〜図６１は、熱応力の後のメモリセルの電荷密度保持結果を示す。図６０は、Ｎ２におけるトラップされた電子の面積密度を示す。図６１は、Ｎ３におけるトラップされた電子の面積密度を示す。ゲート検知及びチャネル検知（ＧＳＣＳ）分析により、Ｎ３における電荷が安定していることが分かる。ブロッキング酸化物Ｏ３及びＯ４は、電荷保持を維持し続け、Ｎ２とＮ３との間の電荷の混合を阻止することができる。
【０１９６】
図６２は、熱応力の後のメモリセルのメモリウィンドウ保持結果を示す図である。
【０１９７】
ＣＫＢプログラム６２１０、２５℃  １０００分ベーキング保持６２２０及び８５℃  １０００分ベーキング保持６２３０に対して、試験チップの保持結果を示す。電荷損失は概して群挙動であり、そのことによって曲線は、テイル分布なしにオーバーラップし、全て複数の分布６２４０、６２５０、６２６０及び６２７０に分離している。
【０１９８】
図６３は、様々な温度、すなわち８５℃及び２５℃におけるメモリセルの電荷損失率を示す。
【０１９９】
曲線６３１０は、３Ｖ下限（lower  bound）プログラム検証レベルに対する曲線である。曲線６３２０は、３Ｖ上限（upper  bound）プログラム検証レベルに対する曲線である。曲線６３３０は、２Ｖ下限プログラム検証レベルに対する曲線である。曲線６３４０は、２Ｖ上限プログラム検証レベルに対する曲線である。
【０２００】
８５℃未満の電荷損失率は、３０ｍＶ／ｄｅｃａｄｅ未満であり、長期蓄積の後も十分な検知ウィンドウを提供するが、より高いベーキング温度では著しく増大する。より高い温度では、電荷損失率は著しく増大し、単純なアレニウスモデルに従わない。
【０２０１】
図６４は、異なるゲートドーピング又は仕事関数及びＯ２の厚さの消去比較を示す図である。
【０２０２】
曲線６４１０は、−２０Ｖ消去、Ｐ＋ゲート、及び２０オングストロームのＯ２の厚さの場合の曲線である。曲線６４２０は、−２０Ｖ消去、Ｎ＋ゲート、及び２０オングストロームのＯ２の厚さの場合の曲線である。曲線６４３０は、−２１Ｖ消去、Ｐ＋ゲート、及び３０オングストロームのＯ２の厚さの場合の曲線である。
【０２０３】
ポリゲートをＰ＋ゲートからＮ＋ゲートに変えることは、消去飽和に影響を与えない。ゲート注入は、仕事関数の高いゲートではなく、Ｎ３におけるトラップされた電子によって抑制される。そのため、ポリゲートドーピングの変化、更にはゲートのイレギュラーな鋭利なコーナー（大きなゲート注入をもたらす）は、消去ウィンドウにおいては許容できるものである。
【０２０４】
より厚いＯ２（＞３０Å）が、ＢＥ−ＳＯＮＯＳの保持を改善するために、より低いベーキング温度で電荷損失を抑制することについて有効である。より厚いＯ２は更に、低電界リーク電流を最小化し、Ｎ２からの脱トラップを阻止する。一方、高い消去電界ではバンドオフセット効果がＯ２トンネリング障壁の大部分を排除するため、より厚いＯ２は消去ウィンドウを劣化させない。種々の実施形態が、消去と保持の間のトレードオフを解決する。薄いＯ１及びＮ１は、消去中の正孔注入を容易にし、厚いＯ２は、Ｎ２における電荷保持を維持する。
【０２０５】
図６５は、読出しディスターブ試験を示す。
【０２０６】
曲線６５１０は、ブロック全体がＣＫＢプログラミングを受けた後の曲線である。曲線６５２０は、ブロック全体が１Ｍ読出しディスターブを受けた後の曲線である。両曲線は類似した挙動を示し、分布６５３０及び６５４０を有している。最適化された読出し波形は、ホットキャリア注入を防ぐ。１Ｍブロック全体読出し応力の後では、小さな読出しディスターブが歴然としている。曲線からの電界増強効果なしの平坦なトポロジーのために、１Ｍ読出し応力にわたって耐久性がある、高い読出し耐久性が得られる。デバイスは、ゲート応力に対して非常に頑強である。
【０２０７】
図６６は、垂直チャネル実施形態の概略図である。平坦かつ平面状のトポロジーが、三次元ＮＡＮＤフラッシュのメモリ密度を最大限にするために、最小設計ルールの４Ｆ２セルサイズで実装可能である。
【０２０８】
本発明を、上述した好ましい実施態様及び例を参照することによって開示しているが、これらの例は、限定する意味ではなく例示するものとして意図されていることが理解されるべきである。当業者には、変更及び組合せが容易に思いつくはずであり、それら変更及び組合せは、以下の特許請求の範囲内にあるであろう。
【図１】
2016018805.tif 000004
【図２】
2016018805.tif 000005
【図３】
2016018805.tif 000006
【図４】
2016018805.tif 000007
【図５】
2016018805.tif 000008
【図６】
2016018805.tif 000009
【図７】
2016018805.tif 000010
【図８】
2016018805.tif 000011
【図９】
2016018805.tif 000012
【図１０】
2016018805.tif 000013
【図１１】
2016018805.tif 000014
【図１２】
2016018805.tif 000015
【図１３】
2016018805.tif 000016
【図１４】
2016018805.tif 000017
【図１５】
2016018805.tif 000018
【図１６】
2016018805.tif 000019
【図１７】
2016018805.tif 000020
【図１８】
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【図１９】
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【図２０】
2016018805.tif 000023
【図２１】
2016018805.tif 000024
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2016018805.tif 000029
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
2016018805.tif 000041
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
2016018805.tif 000049
【図４９】
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【図５０】
2016018805.tif 000051
【図５２】
2016018805.tif 000052
【図５３】
2016018805.tif 000053
【図５４】
2016018805.tif 000054
【図５５】
2016018805.tif 000055
【図５６】
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【図５７】
2016018805.tif 000057
【図５９】
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【図６０】
2016018805.tif 000059
【図６１】
2016018805.tif 000060
【図６２】
2016018805.tif 000061
【図６３】
2016018805.tif 000062
【図６４】
2016018805.tif 000063
【図６５】
2016018805.tif 000064
【図３４】
2016018805.tif 000065
【図３５】
2016018805.tif 000066
【図５１】
2016018805.tif 000067
【図５８】
2016018805.tif 000068
【図６６】
2016018805.tif 000069
【外国語明細書】
2016018805000001.pdf