(57)【要約】      （修正有）【課題】製造容易な抵抗変化型の記憶装置を提供する。【解決手段】記憶装置は、基板と、基板上に形成され、第三方向に延伸する少なくとも１つのアクティブエリアＡＡと、アクティブエリア上に絶縁膜を介して設けられ、第三方向と交差する第二方向に延伸し、そのうちの１つはダミートランジスタＤＴを形成する三つのゲート電極ＧＣと、アクティブエリア上に絶縁膜を介して設けられ、第二方向及び第三方向と交差する第一方向に延伸し、それぞれ少なくとも２本以上の上層配線Ｍ２及び下層配線Ｍ１と、を有する記憶装置であって、下層配線Ｍ１はコンタクトＶ１を介して、アクティブエリアＡＡに接続し、上層配線Ｍ２は抵抗変化素子ＲＷとコンタクトＶ２を介してアクティブエリアＡＡに接続する。【選択図】図３
2016072536.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された、第一方向と交差する第二方向に延伸する第一ゲート電極及び第二ゲート電極と、
前記第二ゲート電極に対して前記第一ゲート電極と反対側にて前記第二方向に延伸する第三ゲート電極と、
前記第三ゲート電極に対して前記第二ゲート電極と反対側にて前記第二方向に延伸する第四ゲート電極と、
前記第四ゲート電極に対して前記第三ゲート電極と反対側にて前記第二方向に延伸する第五ゲート電極と、
前記第一方向と前記第二方向と交差する第三方向に延伸する第一アクティブエリアと、
前記第一アクティブエリアと電気的に絶縁され、前記第三方向に延伸する第二アクティブエリアと、
前記第二アクティブエリアと電気的に絶縁され、前記第三方向に延伸する第三アクティブエリアと、
前記第一アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に設けられた第一コンタクトと、
前記第一アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に設けられた第二コンタクトと、
前記第一アクティブエリア上であって前記第三ゲート電極と前記第四ゲート電極の間に設けられた第三コンタクトと、
前記第二アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に設けられた第四コンタクトと、
前記第二アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に設けられた第五コンタクトと、
前記第二アクティブエリア上であって前記第三ゲート電極と前記第四ゲート電極の間に設けられた第六コンタクトと、
前記第三アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に設けられた第七コンタクトと、
前記第三アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に設けられた第八コンタクトと、
前記第三アクティブエリア上であって前記第三ゲート電極と前記第四ゲート電極の間に設けられた第九コンタクトと、
前記第三アクティブエリア上であって前記第四ゲート電極と前記第五ゲート電極の間に設けられた第十コンタクトと、
前記第一ゲート電極の上方に、前記第一コンタクトと接続するように設けられた第一配線層と、
前記第一ゲート電極の上方に、前記第五コンタクトと接続するように設けられた第二配線層と、
前記第一ゲート電極の上方に、前記第九コンタクトと接続するように設けられた第三配線層と、
前記第二コンタクトの上方に設けられた第一抵抗変化素子と、
前記第三コンタクトの上方に設けられた第二抵抗変化素子と、
前記第四コンタクトの上方に設けられた第三抵抗変化素子と、
前記第六コンタクトの上方に設けられた第四抵抗変化素子と、
前記第七コンタクトの上方に設けられた第五抵抗変化素子と、
前記第八コンタクトの上方に設けられた第六抵抗変化素子と、
前記第十コンタクトの上方に設けられた第七抵抗変化素子と、
前記第一抵抗変化素子の上側部に接続して設けられた第四配線層と、
前記第二抵抗変化素子の上側部と前記第三抵抗変化素子の上側部に接続して設けられた第五配線層と、
前記第四抵抗変化素子の上側部と前記第五抵抗変化素子の上側部に接続して設けられた第六配線層と、
前記第六抵抗変化素子の上側部に接続して設けられた第七配線層と、
前記第七抵抗変化素子の上側部に接続して設けられた第八配線層と、
を有する記憶装置。
【請求項２】
前記第四配線層、前記第五配線層、前記第六配線層、前記第七配線層、前記第八配線層は、前記第一配線層、前記第二配線層、前記第三配線層の上方にあり、
前記第一配線層、前記第二配線層、前記第三配線層、前記第四配線層、前記第五配線層、前記第六配線層、前記第七配線層、前記第八配線層は、前記第一方向に延伸する、
請求項１記載の記憶装置。
【請求項３】
前記第二方向における前記第四配線層の幅と、前記第四配線層と前記第五配線層の間隔の幅との和の半分の長さは、
前記第一方向における前記第一ゲート電極の幅と、前記第一方向における前記第一ゲート電極と前記第二ゲート電極の間隔の幅との和の半分の長さの、約１．７７倍である、
請求項１または請求項２記載の記憶装置。
【請求項４】
基板と、
前記基板上に形成された、第一方向と交差する第二方向に延伸する第一ゲート電極及び第二ゲート電極と、
前記第二ゲート電極に対して前記第一ゲート電極と反対側に隣接し前記第二方向に延伸する第三ゲート電極と、
前記第三ゲート電極に対して前記第二ゲート電極と反対側に隣接し前記第二方向に延伸する第四ゲート電極と、
前記第四ゲート電極に対して前記第三ゲート電極と反対側に隣接し前記第二方向に延伸する第五ゲート電極と、
前記第一方向と前記第二方向と交差する第三方向に延伸するアクティブエリアと、
前記アクティブエリア上であって前記第一ゲート電極と前記第二ゲート電極の間に設けられた第一下層配線層コンタクトと、
前記アクティブエリア上であって前記第二ゲート電極と前記第三ゲート電極の間に設けられた第一上層配線層コンタクトと、
前記アクティブエリア上であって前記第三ゲート電極と前記第四ゲート電極の間に設けられた第二上層配線層コンタクトと、
前記アクティブエリア上であって前記第四ゲート電極と前記第五ゲート電極の間に設けられた第二下層配線層コンタクトと、
前記基板の上方に、前記第一下層配線層コンタクトと接続するように設けられた前記第一方向に延伸する第一配線層と、
前記基板の上方に、前記第二下層配線層コンタクトと接続するように設けられた前記第一方向に延伸する第二配線層と、
前記第一上層配線層コンタクトの上方に設けられた第一抵抗変化素子と、
前記第二上層配線層コンタクトの上方に設けられた第二抵抗変化素子と、
前記第一抵抗変化素子の上側部と電気的に接続して設けられた前記第一方向に延伸する第三配線層と、
前記第二抵抗変化素子の上側部と電気的に接続して設けられた前記第一方向に延伸する第四配線層と、
を有する記憶装置。
【請求項５】
前記第三配線層と前記第四配線層は、前記第一配線層及び前記第二配線層の上方に設けられており、
前記第三ゲート電極は、前記第一抵抗変化素子及び前記第二抵抗変化素子の読出し動作時、及び書込み動作時にオフ状態である、
請求項４記載の記憶装置。
【請求項６】
前記第二方向における前記第三配線層の幅と、前記第三配線層と前記第四配線層の間隔の幅との和の長さは、
前記第一方向における前記第一ゲート電極の幅と、前記第一方向における前記第一ゲート電極と前記第二ゲート電極の間隔の幅との和の長さの、約１．７７倍である、
請求項４または請求項５記載の記憶装置。
【請求項７】
基板と、
前記基板上に形成され、第三方向に延伸する少なくとも１つのアクティブエリアと、
前記アクティブエリア上に絶縁膜を介して設けられ、第三方向と交差する第二方向に延伸し、そのうちの１つはダミートランジスタを形成する三つのゲート電極と、
前記アクティブエリア上に絶縁膜を介して設けられ、前記第二方向及び前記第三方向と交差する第一方向に延伸し、それぞれ少なくとも２本以上の上層配線及び下層配線と、
を有する記憶装置であって、
前記下層配線はコンタクトを介して、前記アクティブエリアに接続し、
前記上層配線は抵抗変化素子とコンタクトを介して前記アクティブエリアに接続する
記憶装置。
【請求項８】
前記上層配線及び前記下層配線はビット線であり、
前記アクティブエリアは少なくとも３つ設けられ、
前記ゲート電極は、前記３つのアクティブエリア上に絶縁膜を介して設けられ、それぞれの前記アクティブエリアにおいて、１つのダミートランジスタと２つのセルトランジスタを形成する、
請求項７記載の記憶装置。
【請求項９】
前記アクティブエリアは、ソースまたはドレインとして機能する拡散層領域を有しており、
前記ゲート電極は、前記拡散層領域の間に設けられている請求項７又は請求項８記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリとして、超格子型相変化メモリ、相変化メモリやイオンメモリ等、多様なメモリが提案・開発されている。それぞれのメモリ動作の原理は、超格子の相変化、結晶状態の変化やイオン電導によるフィラメント形成を用いるもの等、異なる。しかし、何れのメモリも電圧又は電流の印加によりそのメモリ素子の抵抗が高抵抗状態と低抵抗状態を遷移するという点で共通である。これらのメモリデバイスにおいては、製造コストの低減も要求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開２０１４／００６３８９１号明細書
【特許文献２】特開２０１３／０５５１３４号公報
【特許文献３】米国特許第８７１１６０２号明細書
【特許文献４】米国特許第８５１３７５１号明細書
【非特許文献】
【０００４】
【非特許文献１】Richard Fackenthal1, Makoto Kitagawa2他、“A 16Gb ReRAM with 200MB/s Write and 1GB/s Read in 27nm Technology“、IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS, 2014, p.338
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の課題は、製造容易な記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
本実施形態の記憶装置は、基板と、前記基板上に形成され、第三方向に延伸する少なくとも１つのアクティブエリアと、前記アクティブエリア上に絶縁膜を介して設けられ、第三方向と交差する第二方向に延伸し、そのうちの１つはダミートランジスタを形成する三つのゲート電極と、前記アクティブエリア上に絶縁膜を介して設けられ、前記第二方向及び前記第三方向と交差する第一方向に延伸し、それぞれ少なくとも２本以上の上層配線及び下層配線と、を有する記憶装置であって、前記下層配線はコンタクトを介して、前記アクティブエリアに接続し、前記上層配線は抵抗変化素子とコンタクトを介して前記アクティブエリアに接続する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に従った抵抗変化型メモリの構成を示すブロック図。
【図２】第１の実施形態によるメモリセルＭＣの構造と動作を説明するための図。
【図３】第１の実施形態による抵抗変化型メモリの模式的な平面レイアウト図。
【図４】（ａ）図３のＡ−Ａ’ 線に沿った断面を示す模式的な断面図、（ｂ）図３のＢ−Ｂ’ 線に沿った断面を示す模式的な断面図。
【図５】第１の実施形態による抵抗変化型メモリの上層配線層とゲート電極線のハーフピッチと、アクティブエリアＡＡとゲート電極間の角度についての説明図。
【図６】第１の実施形態による抵抗変化型メモリの繰り返し単位の一例の拡大図。
【図７】第１の実施形態による抵抗変化型メモリの書込みと読出し動作についての説明図。
【図８】第１の実施形態の製造工程を示す模式的な断面図（その１）。
【図９】第１の実施形態の製造工程を示す模式的な断面図（その２）。
【図１０】第１の実施形態の製造工程を示す模式的な断面図（その３）。
【図１１】第１の実施形態の製造工程を示す模式的な断面図（その４）。
【図１２】第１の実施形態の製造工程を示す模式的な断面図（その５）。
【図１３】第１の実施形態の製造工程を示す模式的な断面図（その６）。
【図１４】第１の実施形態の製造工程を示す模式的な断面図（その７）。
【図１５】第１の実施形態の製造工程を示す模式的な断面図（その８）。
【図１６】第１の実施形態の製造工程を示す模式的な断面図（その９）。
【図１７】第２の実施形態の変形例を示す模式的な平面レイアウト図。
【図１８】図１４のＡ−Ａ’ 線に沿った断面を示す模式的な断面図。
【図１９】第３の実施形態によるメモリセルＭＣの動作を示す説明図。
【図２０】第４の実施形態によるメモリセルＭＣの動作を示す説明図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
なお、以下の説明においては、便宜的に半導体基板側を下側と表現して記載する。また、本明細書上、交差は２つの線が互いに横切る意味で用いる。
【００１０】
（第１の実施形態）
図１は、第一の実施形態に従った抵抗変化型メモリの構成を示すブロック図である。メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。各メモリセルＭＣは、図２に示すように抵抗変化素子ＲＷ及びセルトランジスタＣＴを含む。抵抗変化素子ＲＷは、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な素子である。セルトランジスタＣＴは、抵抗変化素子ＲＷに対応して設けられている。セルトランジスタＣＴを導通状態とした際、対応する抵抗変化素子ＲＷに電流が流れる。
【００１１】
メモリセルアレイ１０内には、複数のワード線ＷＬがロウ方向（第一の方向）に、複数のビット線ＢＬがカラム方向（第二の方向）にそれぞれ互いに交差するように配線されている。隣同士の２つのビット線ＢＬは対をなしている。メモリセルＭＣは、ワード線ＷＬとビット線対（第一ビット線ＢＬ１及び第二ビット線ＢＬ２の対）との交点に対応して設けられている。各メモリセルＭＣの抵抗変化素子ＲＷとセルトランジスタＣＴとは、直列に接続されている。抵抗変化素子ＲＷはビット線対（例えば、ＢＬ１とＢＬ２）の一方のビット線と接続され、セルトランジスタＣＴはビット線対の他方のビット線と接続されている。また、セルトランジスタＣＴのゲート電極はワード線ＷＬに接続されている。
【００１２】
メモリセルアレイ１０のビット線方向の両側には、センスアンプ１５及びライトドライバ１７が配置されている。センスアンプ１５は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルＭＣに格納されたデータを読み出す。ライトドライバ１７は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書込む。
【００１３】
メモリセルアレイ１０のワード線方向の両側には、ロウデコーダ２０及びワード線ドライバ５５がそれぞれ配置されている。ワード線ドライバ５５は、ワード線ＷＬに接続されており、データ読み出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加する。
【００１４】
センスアンプ１５またはライトドライバ１７と外部入出力端子Ｉ／Ｏとの間のデータ授受は、データバス２５及びＩ／Ｏバッファ３０を介して行われる。
【００１５】
コントローラ３５には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書込みイネーブル信号／ＷＥ、及び読出しイネーブル信号／ＲＥ等が入力される。コントローラ３５は、これらの制御信号に基づいて、外部入出力端子Ｉ／Ｏから供給されるアドレス信号Ａｄｄ、コマンド信号Ｃｏｍを識別する。そして、コントローラ３５は、アドレス信号Ａｄｄを、アドレスレジスタ４０を介してロウデコーダ２０及びカラムデコーダ４５に転送する。また、コントローラ３５は、コマンド信号Ｃｏｍをデコードする。センスアンプ１５は、カラムデコーダ４５よってデコードされたカラムアドレスに従って、ビット線ＢＬに電圧を印加する。ワード線ドライバ５５は、ロウデコーダ２０によってデコードされたロウアドレスに従って、ワード線ＷＬに電圧を印加する。
【００１６】
コントローラ３５は、アドレス信号Ａｄｄ、コマンド信号Ｃｏｍに従って、データ読み出し、データ書込み及び消去の各シーケンス制御をおこなう。内部電圧発生回路５０は、各動作に必要な内部電圧（例えば、抵抗変化型メモリの外部から供給された電源電圧を昇圧した電圧）を生成する。この内部電圧発生回路５０も、コントローラ３５により制御され、昇圧動作を行い必要な電圧を生成する。
【００１７】
図２は、本実施形態におけるメモリセルＭＣの構造及び動作を説明するための図である。本実施形態において、メモリセルＭＣの抵抗変化素子ＲＷは第一ビット線ＢＬ１側とセルトランジスタＣＴに接続され、セルトランジスタＣＴは抵抗変化素子ＲＷと第二ビット線ＢＬ２に接続される。
【００１８】
抵抗変化素子ＲＷの例として、図２では、超格子型相変化メモリ素子を示す。
【００１９】
超格子型相変化メモリ素子は、電気的エネルギーを加えることにより、超格子の結晶構造が変化し、低抵抗状態と高抵抗状態を取りうる。ここで、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義すれば、超格子型相変化メモリ素子に１ビットデータを記憶することができる。もちろん、低抵抗状態を“０”と定義し、高抵抗状態を“１”と定義しても構わない。
【００２０】
超格子型相変化メモリ素子は、例えば、図２に示す通り、例えば配向層１０５及び第一結晶層と第二結晶層を用いた超格子層１１０を含む。また、必要に応じ、超格子型相変化メモリ素子は、図示しない電極層を含む。
【００２１】
配向層１０５は、超格子層１１０の配向を良くすることで特性を高める。例えば、六方晶の結晶構造を有する材料を用い、具体的にはアンチモン及びテルルを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物を用いる。
【００２２】
超格子層１１０は、第一結晶層と第二結晶層とが交互に繰り返し積層されている。
【００２３】
第一結晶層は電気的パルスを印加することによって、構成原子の位置が可逆的に遷移し、例えばゲルマニウム及びテルルを主成分とするカルコゲン化合物を用いる。
【００２４】
第二結晶層は、第一結晶層の原子遷移を補助する層であり、必ずしも第二結晶層の結晶構造が遷移する必要はないが、遷移しても構わない。第二結晶層には、例えば、アンチモンを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物等を用いる。
【００２５】
超格子型相変化メモリ素子は、例えば電気的エネルギーを加えることで、書込み動作（データ“０”から“１”への遷移）及び消去動作（データ“１”から”０“への遷移）を行う。ここで、電気的エネルギーとは、電力の時間に関する積分を意味する。
【００２６】
超格子相変化メモリ素子では、書込み動作よりも消去動作のほうが、高い電気的エネルギーを必要とする。よって、消去時の印加電圧を書込時の印加電圧より高くする方法や、消去時の印加時間を書込時の印加時間よりも長くする方法が挙げられる。
【００２７】
図３は、第一の実施形態による抵抗変化型メモリの平面レイアウト図である。図４（ａ）は、図３のＡ−Ａ線に沿った断面図である。図４は、図３のＢ−Ｂ線に沿った断面図である。
【００２８】
以下説明において、ゲート電極ＧＣの延伸方向をロウ方向（第一の方向）と呼ぶ。また、第一の方向と略直交し、下層配線層Ｍ１及び上層配線層Ｍ２の延伸方向をカラム方向（第二の方向）と呼ぶ。
【００２９】
アクティブエリアＡＡは、ロウ方向及びカラム方向何れに対しても角度をもって形成されている。
【００３０】
まず、図４（ａ）及び図４（ｂ）を用いて、本実施形態の断面図を説明する。図４（ａ）は、アクティブエリアＡＡをその延伸方向の断面を直交方向から見た断面図である。
【００３１】
図４（ａ）に示すように、アクティブエリアＡＡには、複数のセルトランジスタＣＴとダミートランジスタＤＴが設けられている。
【００３２】
セルトランジスタＣＴの両側には、ダミートランジスタＤＴとセルトランジスタＣＴが設けられている。ダミートランジスタＤＴの両側には、セルトランジスタＣＴがそれぞれ設けられている。すなわち、抵抗変化型メモリの主要部において、アクティブエリアＡＡ方向に、セルトランジスタＣＴ、セルトランジスタＣＴ，ダミートランジスタＤＴの３つのトランジスタが周期的に設けられている。なお、アクティブエリアＡＡの端部ではダミートランジスタＤＴが連続して配置されていても構わない。
【００３３】
セルトランジスタＣＴは、半導体基板１５０に埋め込まれたゲート電極ＧＣ及びゲート絶縁膜１８０を含む。セルトランジスタＣＴのゲート電極ＧＣの両側にＮ＋型のソース領域Ｓ及びドレイン領域Ｄを備える。セルトランジスタＣＴを駆動させることで、抵抗変化素子ＲＷへのアクセスが可能となる
ダミートランジスタＤＴは、半導体基板１５０に埋め込まれたゲート電極ＧＣ及びゲート絶縁膜１８０を含む。ダミートランジスタＤＴのゲート電極ＧＣの両側には、セルトランジスタＣＴのＮ＋型のソース領域Ｓが設けられている。
【００３４】
セルトランジスタＣＴのドレイン領域Ｄは、下層配線層コンタクトＶ１を介して下層配線層Ｍ１に電気的に接続される。下層配線層Ｍ１は、第二ビット線ＢＬ２として機能する。
【００３５】
セルトランジスタＣＴのソース領域Ｓは、上層配線層コンタクトＶ２を介して抵抗変化素子ＲＷの下側部に電気的に接続される。
【００３６】
抵抗変化素子ＲＷは、配向層１０５及び超格子層１１０を含む。超格子層１１０は、その上方において上層配線層Ｍ２に電気的に接続される。上層配線層Ｍ２は、第一ビット線ＢＬ１として機能する。抵抗変化素子ＲＷは、１ビットのデータを蓄積する。
【００３７】
以上に説明した図４（ａ）における接続関係を、メモリセルＭＣについてまとめると、次のとおりである。
【００３８】
第二ビット線ＢＬ２として機能す下層配線層Ｍ１は、下層配線層コンタクトＶ１を通して、セルトランジスタＣＴのドレイン領域Ｄに電気的に接続される。セルトランジスタＣＴのソース領域Ｓは、上層配線層コンタクトＶ２を介して、抵抗変化素子ＲＷに接続される。抵抗変化素子ＲＷはその第一ビット線ＢＬ１として機能する上層配線層Ｍ２に接続されている。
【００３９】
図４（ｂ）は、図３のＢ−Ｂ’線に沿った断面である。半導体基板１５０には、アクティブエリアＡＡおよび素子分離領域ＳＴＩ(Shallow Trench Isolation)が形成されている。
【００４０】
図３を用いて、本実施形態の平面レイアウトを説明する。なお、図３は、メモリセルアレイの一部を図示してある、アクティブエリアＡＡ，ゲート電極ＧＣ，上層配線層Ｍ２、下層配線層Ｍ１等は、図３の外側にも延長されうる。
【００４１】
各ゲート電極ＧＣは、カラム方向に所定の間隔を設けて、それぞれロウ方向に延伸して形成される。また、下層配線層Ｍ１及び上層配線層Ｍ２は、ロウ方向に直交したカラム方向に延伸して形成される。各アクティブエリアＡＡは、所定の間隔を設けて、ロウ方向及びカラム方向の何れにも角度をもった角度に延伸して形成される。
【００４２】
各ゲート電極ＧＣと各アクティブエリアＡＡの交点にはセルトランジスタＣＴ又はダミートランジスタＤＴが形成される。
【００４３】
なお、一つのゲート電極ＧＣに着目すると、メモリセルアレイの主要部において、ダミートランジスタＤＴ，セルトランジスタＣＴ，セルトランジスタＣＴの順番に繰り返し設けられている。なお、図示しないゲート電極ＧＣの端部ではダミートランジスタＤＴが連続して配置されていても構わない。
【００４４】
下層配線層Ｍ１と各アクティブエリアＡＡの交点には、下層配線層コンタクトＶ１が形成される。下層配線層コンタクトＶ１は、その上側部において下層配線層Ｍ１と電気的に接続され、その下側部にて、アクティブエリアＡＡのドレイン領域Ｄと電気的に接続される。下層配線層コンタクトＶ１が接続されるドレイン領域Ｄは、その該領域の両側にセルトランジスタＣＴが形成される。
【００４５】
上層配線層Ｍ２とアクティブエリアＡＡの交点には、上層配線層コンタクトＶ２及び抵抗変化素子ＲＷが形成される。上層配線層Ｍ２は、抵抗変化素子ＲＷと電気的に接続される。抵抗変化素子ＲＷは、その下側部にて、上層配線層コンタクトＶ２と電気的に接続される。上層配線層コンタクトＶ２は、その下側部にて、アクティブエリアＡＡのソース領域Ｓと電気的に接続される。
【００４６】
上層配線層コンタクトＶ２が接続されるソース領域Ｓは、その該領域の両側には、セルトランジスタＣＴとダミートランジスタＤＴが形成される。
【００４７】
図３に図示したメモリセルＭＣについての接続関係は図４（ａ）で説明したため、説明を省略する。
【００４８】
なお、本実施形態による抵抗変化素子ＲＷのメモリセルＭＣのサイズは、６Ｆ２（３Ｆ×２Ｆ）と非常に小さい。ここで、Ｆは、リソグラフィー技術及びエッチング技術を用いた最小加工寸法である。
【００４９】
次に、図５を用いて、上層配線層Ｍ２のハーフピッチＦＭ２（上層配線層の幅と上層配線層間のスペースの和の半分）と、ゲート電極線のハーフピッチＦＧＣ（ゲート電極線の幅とゲート電極線間のスペースの和の半分）の関係、及びアクティブエリアＡＡの角度について説明する。本実施形態において、ＦＭ２とＦＧＣには、ＦＭ２＝約1.77ＦＧＣの関係があり、アクティブエリアＡＡは、ゲート電極ＧＣの延伸方向であるロウ方向に対して、約40.2度傾いた方向に延伸している。その理由について説明する。
【００５０】
図５は、図３の一部を拡大した図である。見易さのため、下層配線層Ｍ１の記載は省略している。
【００５１】
ここで、隣動詞の抵抗変化素子ＲＷ間の距離を考える。距離は、対称性の観点から３種類の距離を検討する。一つ目の距離は、同じ上層配線層Ｍ２に接続している抵抗変化素子ＲＷ間の距離Ｘ１である。二つ目の距離は、隣同士の上層配線層Ｍ２に接続しており、カラム方向にＦＧＣだけずれている抵抗変化素子ＲＷ間の距離Ｘ２である。三つ目の距離は、隣同士の上層配線層Ｍ２に接続しており、カラム方向に３ＦＧＣだけずれている抵抗変化素子ＲＷ間の距離Ｘ３である。
【００５２】
各距離は、ＦＧＣとＦＭ２を用いて次のように表される。
【数１】
2016072536.tif 000003
【００５３】
Ｘ１とＸ２とＸ３の相互の距離の差が最小となるのは、各距離の差の二乗和が最少となるときである。これを求めると、ＦＭ２＝約1.77ＦＧＣとなる。
【００５４】
アクティブエリアＡＡとゲート電極ＧＣの角度は、90-atan(2ＦＧＣ/3ＦＭ２)と表される。したがって、アクティブエリアＡＡは、ゲート電極ＧＣの延伸方向であるロウ方向に対して、約40.2度傾いた方向となる。
【００５５】
本実施形態によれば、本平面レイアウトにおいて、最も抵抗変化素子ＲＷ間の距離が等しくなるように配置されている。これは抵抗変化素子ＲＷの加工において、マスクパターンの形成及びエッチング加工を容易にすることができる。微細化が必要とされる半導体記憶装置において、極めて重大な効果がある。
【００５６】
なお、上述のように本実施形態では３つの距離を等しくすることはできないが、２つの距離を等しくすることはできる。この場合は、上層配線層Ｍ２のハーフピッチＦＭ２と、ゲート電極線のハーフピッチＦＧＣを次の通りにすればよい。
【００５７】
例えば、Ｘ１とＸ２が等しく形成される場合、ＦＭ２とＦＧＣには、ＦＭ２＝約1.93ＦＧＣとすればよい。なお、アクティブエリアＡＡは、ロウ方向に対して、約37.7度傾いて形成される。このＸ１とＸ２が等しく形成されるレイアウトは、例えば、より細いゲート電極ＧＣの加工マージンに余裕があり、よりゲート電極ＧＣのハーフピッチを小さくできる場合に有用である。
【００５８】
また、例えばＸ１とＸ３が等しく形成される場合、ＦＭ２とＦＧＣには、ＦＭ２＝約1.32ＦＧＣとすればよい。なお、アクティブエリアＡＡは、ロウ方向に対して、約48.6度傾く。このＸ１とＸ３が等しく形成されるレイアウトは、ＡＡやＭ２の加工マージンに余裕があり、よりＡＡやＭ２のハーフピッチを小さくできる場合に有用である。
【００５９】
なお、Ｘ２とＸ３は等しくならない。
【００６０】
次に、図３の平面レイアウトについて、繰り返し単位の一例である領域ＳＳを具体例として詳細に説明する。領域ＳＳを取り出した平面レイアウトを図６に示す。なお、図６は、見易さのため、領域ＳＳに含まれない領域のコンタクト等の記載は省略してある。
【００６１】
図６に示す通り、ロウ方向には、第一ゲート電極ＧＣ１、第二ゲート電極ＧＣ２、第三ゲート電極ＧＣ３、第四ゲート電極ＧＣ４、第五ゲート電極ＧＣ５が形成される。また、ロウ方向と及びカラム方向に角度をもった方向に第一アクティブエリアＡＡ１、第二アクティブエリアＡＡ２，第三アクティブエリアＡＡ３が形成される。
【００６２】
また、領域ＳＳには、カラム方向に延伸した第一下層配線層Ｍ１１、第二下層配線層Ｍ１２、第三下層配線層Ｍ１３が形成される。また、カラム方向に延伸した第一上層配線層Ｍ２１、第二上層配線層Ｍ２２，第三上層配線層Ｍ２３、第四上層配線層Ｍ２４，第五上層配線層Ｍ２５が少なくとも形成される。
【００６３】
第一アクティブエリアＡＡ１の上方では、第一ゲート電極ＧＣ１と第二ゲート電極ＧＣ２の間に第一下層配線層コンタクトＶ１１を備え、第二ゲート電極ＧＣ２と第三ゲート電極ＧＣ３の間に第一上層配線層コンタクトＶ２１を備え、第三ゲート電極ＧＣ３と第四ゲート電極ＧＣ４の間に第二上層配線層コンタクトＶ２２を備える。
【００６４】
第一下層配線層コンタクトＶ１１は、第一下層配線層Ｍ１１と電気的に接続される。第一上層配線層コンタクトＶ２１は、その上側部で、第一抵抗変化素子ＲＷ１に電気的に接続される。第一抵抗変化素子ＲＷ１は、その上端で、第一上層配線層Ｍ２１に電気的に接続される。第二上層配線層コンタクトＶ２２は、その上側部で、第二抵抗変化素子ＲＷ２に電気的に接続される。第二抵抗変化素子ＲＷ２は、その上端で、第二上層配線層Ｍ２２に電気的に接続される。
【００６５】
第二アクティブエリアＡＡ２の上方では、第一ゲート電極ＧＣ１と第二ゲート電極ＧＣ２の間に第三上層配線層コンタクトＶ２３を備え、第二ゲート電極ＧＣ２と第三ゲート電極ＧＣ３の間に第二下層配線層コンタクトＶ１２を備え、第三ゲート電極ＧＣ３と第四ゲート電極ＧＣ４の間に第四上層配線層コンタクトＶ２４を備える。
【００６６】
第二下層配線層コンタクトＶ１２は、第二下層配線層Ｍ１２と電気的に接続される。第三上層配線層コンタクトＶ２３は、その上側部で、第三抵抗変化素子ＲＷ３に電気的に接続される。第三抵抗変化素子ＲＷ３は、その上端で、第二上層配線層Ｍ２２に電気的に接続される。第四上層配線層コンタクトＶ２４は、その上側部で、第四抵抗変化素子ＲＷ４に電気的に接続される。第四抵抗変化素子ＲＷ４は、その上端で、第三上層配線層Ｍ２３に電気的に接続される。
【００６７】
第三アクティブエリアＡＡ３の上方では、第一ゲート電極ＧＣ１と第二ゲート電極ＧＣ２の間に第五上層配線層コンタクトＶ２５を備え、第二ゲート電極ＧＣ２と第三ゲート電極ＧＣ３の間に第六上層配線層コンタクトＶ２６を備え、第三ゲート電極ＧＣ３と第四ゲート電極ＧＣ４の間に第三下層配線層コンタクトＶ１３を備え、第四ゲート電極と第五ゲート電極の間に第七上層配線層コンタクトＶ２７を備える。
【００６８】
第三下層配線層コンタクトＶ１３は、第三下層配線層Ｍ１３と電気的に接続される。第五上層配線層コンタクトＶ２５は、その上側部で、第五抵抗変化素子ＲＷ５に電気的に接続される。第五抵抗変化素子ＲＷ５は、その上端で、第三上層配線層Ｍ２３に電気的に接続される。第六上層配線層コンタクトＶ２６は、その上側部で、第六抵抗変化素子ＲＷ６に電気的に接続される。第六抵抗変化素子ＲＷ６は、その上端で、第四上層配線層Ｍ２４に電気的に接続される。第七上層配線層コンタクトＶ２７は、その上側部で、第七抵抗変化素子ＲＷ７に電気的に接続される。第七抵抗変化素子ＲＷ７は、その上端で、第五上層配線層Ｍ２５に電気的に接続される。
【００６９】
なお、第一アクティブエリアＡＡ１と、第一ゲート電極ＧＣ１、第二ゲート電極ＧＣ２、第四ゲート電極ＧＣ４、第五ゲート電極ＧＣ５の交点に形成されるトランジスタはセルトランジスタＣＴである。第一アクティブエリアＡＡ１と第三ゲート電極ＧＣ３の交点に形成されるトランジスタはダミートランジスタＤＴである。
【００７０】
同様に、第二アクティブエリアＡＡ２と、第二ゲート電極ＧＣ２、第三ゲート電極ＧＣ３、第五ゲート電極ＧＣ５の交点に形成されるトランジスタはセルトランジスタＣＴである。第二アクティブエリアＡＡ２と、第一ゲート電極ＧＣ１、第四ゲート電極ＧＣ４の交点に形成されるトランジスタはダミートランジスタＤＴである。
【００７１】
同様に、第三アクティブエリアＡＡ３と、第一ゲート電極ＧＣ１、第三ゲート電極ＧＣ３、第四ゲート電極ＧＣ４の交点に形成されるトランジスタはセルトランジスタＣＴである。第三アクティブエリアＡＡ３と、第二ゲート電極ＧＣ２、第五ゲート電極ＧＣ５の交点に形成されるトランジスタはダミートランジスタＤＴである。
【００７２】
第一アクティブエリアＡＡ１と第一上層配線層Ｍ２１に接続した第一抵抗変化素子ＲＷ１と、第二アクティブエリアＡＡ２と第二上層配線層Ｍ２２に接続した第三抵抗変化素子ＲＷ３は、ゲート電極のハーフピッチＦＧＣの距離だけ、カラム方向にずれて形成されるのが望ましい。また、第三抵抗変化素子ＲＷ３と、第三アクティブエリアＡＡ３と第三上層配線層Ｍ２３に接続した第五抵抗変化素子ＲＷ５も、ゲート線電極のハーフピッチＦＧＣの距離だけ、カラム方向にずれて形成されるのが望ましい。
【００７３】
同様に、第一アクティブエリアＡＡ１と第二上層配線層Ｍ２２に接続した第二抵抗変化素子ＲＷ２と、第二アクティブエリアＡＡ２と第三上層配線層Ｍ２３に接続した第四抵抗変化素子ＲＷ４は、ゲート電極のハーフピッチＦＧＣの距離だけ、カラム方向にずれて形成されるのが望ましい。また、第四抵抗変化素子ＲＷ４と、第三アクティブエリアＡＡ３と第四上層配線層Ｍ２４に接続した第六抵抗変化素子ＲＷ６も、ゲート線電極のハーフピッチＦＧＣずつ、カラム方向にずれて形成されるのが望ましい。
【００７４】
さらに、第二上層配線層Ｍ２２に接続した第二抵抗変化素子ＲＷ２と第三抵抗変化素子ＲＷ３はロウ方向に略同一な位置に存在するのが望ましい。また、第三上層配線層Ｍ２３に接続した第四抵抗変化素子ＲＷ４と第五抵抗変化素子ＲＷ５も同様にロウ方向略同一な位置に形成するのが望ましい。
【００７５】
上記の抵抗変化素子がカラム方向にＦＧＣずれて形成すること、およびロウ方向に略同一に形成されていることにより、各抵抗変化素子ＲＷ間の距離をより均等な距離に形成することが可能となっている。
【００７６】
なお、図６に示した繰り返し領域ＳＳは一例にすぎず、本実施形態の繰り返し単位は任意の領域を選びうる。
【００７７】
次に、本実施形態のメモリセルへのデータ書込み又は読出し動作について図７（ａ）及び（ｂ）を用いて説明する。なお、図７（ａ）及び（ｂ）は、図３の平面レイアウトの一部を拡大した図である。
【００７８】
選択メモリセルＭＣＳＥＬに含まれるセルトランジスタＣＴのゲート電極ＧＣに接続されるワード線ＷＬを選択ワード線ＷＬＳＥＬと呼び、それ以外のワード線を非選択ワード線ＷＬＮＯＮと呼ぶ。また、選択メモリセルに接続されるビット線ＢＬ１、ＢＬ２を選択ビット線ＢＬ１ＳＥＬ，ＢＬ２ＳＥＬと呼び、それ以外のビット線を非選択ビット線ＢＬ１ＮＯＮ、ＢＬ２ＮＯＮと呼ぶ。前述したように、ＢＬ１は上層配線層Ｍ２に、ＢＬ２は下層配線層Ｍ１に対応する。なお、非選択のメモリセルＭＣは、非選択メモリセルＭＣＮＯＮと呼ぶ。
【００７９】
書込み動作について図７（ａ）を用いて説明する。選択ビット線ＢＬ１ＳＥＬ，ＢＬ２ＳＥＬに電位差が印加される。例えば、ＢＬ１ＳＥＬに0Vを、ＢＬ２ＳＥＬにVset電位が印加される。非選択ビット線ＢＬ１ＮＯＮ、ＢＬ２ＮＯＮには0Vが印加される。また、選択ワード線ＷＬＳＥＬはVon電位が印加され、セルトランジスタＣＴが駆動する。非選択ワード線ＷＬＮＯＮは、Voff電位が印加され、セルトランジスタＣＴ及びダミートランジスタＤＴはオフ状態となる。Voff電位は典型的には0Vである。
【００８０】
図７（ａ）に示す通り、選択メモリセルＭＣＳＥＬのセルトランジスタＣＴのゲート電極ＧＣにはVon電位が印加されるため、セルトランジスタＣＴは駆動する。したがって、選択ビット線ＢＬ１ＳＥＬ，ＢＬ２ＳＥＬ間の電位差Vsetが、選択メモリセルＭＣＳＥＬの抵抗変化素子ＲＷに印加される。電位の印加により、抵抗変化素子ＲＷは書込まれる。
【００８１】
選択ビット線ＢＬ１ＳＥＬとＢＬ２ＳＥＬに接続している、非選択メモリセルＭＣＮＯＮ1の何れのセルトランジスタＣＴもオフ状態である。したがって、非選択メモリセルＭＣＮＯＮ1に接続される抵抗変化素子ＲＷには選択ビット線ＢＬ１ＳＥＬ，ＢＬ２ＳＥＬの電位差が印加されず、書込みは行われない。
【００８２】
また、選択メモリセルＭＣＳＥＬとアクティブエリアＡＡを方向の隣に位置する非選択メモリセルＭＣＮＯＮ２の境界にあるダミートランジスタＤＴは、オフ状態である。したがって、非選択メモリセルＭＣＮＯＮ２には電位が印加されない。
【００８３】
以上により、非選択メモリセルＭＣＮＯＮへの誤書込みが少なく、選択メモリセルＭＣＳＥＬに書き込みができることを説明した。
【００８４】
読出し動作について図７（ｂ）を用いて説明する。読出し動作の各ビット線ＢＬ及び各ワード線ＷＬへの印加電圧は、書込み動作と基本的に同じである。異なる点は、選択ビット線ＢＬ２ＳＥＬに読出し用のVread電位が印加される点と、選択ビット線ＢＬ１ＳＥＬに抵抗変化素子ＲＷの電気抵抗に応じた電流が流れる点である。
【００８５】
なお、信号の読出しは、選択ビット線ＢＬ１ＳＥＬに流れる電流を検出しても良いし、選択ビット線ＢＬ２ＳＥＬの電位が降下することを検出しても良い。
【００８６】
なお、この書込み又は読出し動作時は、隣接メモリセルＭＣの誤動作を防ぐため、ダミートランジスタＤＴのゲート電極ＧＣには０Ｖや負電位を印加するのが望ましい。
【００８７】
以下に、第１の実施形態の製造方法を図８乃至図１６を用いて説明する。
【００８８】
なお、以下の製造方法の説明において、特に断りなく参照図面に図面が１つしかない場合は、図３のＡ−Ａ’線に沿った断面図相当を示す。また、参照図面に（ａ）（ｂ）の２つが存在する場合は、それぞれ図３のＡ−Ａ’線に沿った断面図及び図３のＢ−Ｂ’線に沿った断面図相当を示す。
【００８９】
まず、図８の（ａ）及び（ｂ）に示すように、半導体基板１５０上にエッチングにより、素子分離領域ＳＴＩ形成用のトレンチ１５５を形成する。
【００９０】
次に、図９の（ａ）及び（ｂ）に示すように、トレンチ１５５を埋め込むように素子分離絶縁膜１６０を埋め込む。ＲＩＥ（Reactive Ion Etching）法やＣＭＰ(Chemical Mechanical Polishing)法により素子分離絶縁膜１６０を平坦化する。平坦化により、素子分離領域ＳＴＩが形成される。素子分離絶縁膜１６０は、例えばシリコン酸化膜である。素子分離領域ＳＴＩ以外の領域をアクティブエリアＡＡと呼ぶ。
【００９１】
続いて、図１０に示すように、素子分離絶縁膜１６０上に、第一層間絶縁膜１６５を形成し、エッチング加工により、ゲート電極ＧＣを形成するためのトレンチ１７０を形成する。
【００９２】
続いて、図１１に示すように、埋込み型のセルトランジスタＣＴを形成する。トレンチ１７０を形成後に、ゲート絶縁膜１８０及びゲート電極層１９０を成膜し、エッチバックにより所定の高さまで除去する。その後、ＣＭＰストッパ膜１９５を成膜し、平坦化を行う。次に、例えばリンや砒素等をインプランテーション注入することにより、Ｎ＋型のソース領域Ｓ及びドレイン領域Ｄを形成する。その後、第二層間絶縁膜１９７を成膜する。
【００９３】
ゲート絶縁膜１８０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等を用い、熱酸化法等により成膜する。ゲート電極層１９０は、例えば、多結晶シリコン、タングステン、銅、金属シリサイド等を用いる。ＣＭＰストッパ膜１９５は、例えばシリコン窒化膜を用いる。第二層間絶縁膜１９７は、例えば、シリコン酸化膜を用いる。
【００９４】
続いて、図１２に示すように、下層配線層コンタクトＶ１を形成する。まず、第二層間絶縁膜１９７上に、リソグラフィー法により所望のマスクパターンを形成する。そのマスクパターンをマスクとし、ドレイン領域Ｄに到達する下層配線層コンタクトホールを形成する。下層配線層コンタクト材料２００を成膜し、ＣＭＰ法により、余分な下層配線層コンタクト材料２００を除去する。これにより、下層配線層コンタクトＶ１が形成される。この状態を図１２に示す。
【００９５】
下層配線層コンタクト材料２００は、例えば、チタン、窒化チタン、タングステン等の導電材料を用いる。
【００９６】
続いて、図１３の（ａ）及び（ｂ）に示すように、下層配線層Ｍ１を形成する。まず、下層配線層材料２２０及び、ハードマスク２３０を成膜する。リソグラフィー法により、ハードマスク２３０上に所望のマスクパターンを形成する。そのマスクパターンをマスクとし、ハードマスク２３０及び、下層配線層材料２２０をＲＩＥ法によりエッチング加工する。その後、第三層間絶縁膜２４０を成膜し、必要に応じ、ＣＭＰ法により平坦化を行う。
【００９７】
下層配線層材料２２０は、例えばバリアメタル層と金属層を含む。バリアメタル層は、例えばチタン、タンタル、ニオブ、窒化チタン、窒化タンタル、窒化ニオブ又はこれらの積層を用いる。金属層は、タングステン、銅、アルミ等を用いる。ハードマスク２３０は、例えば、シリコン酸化膜、シリコン窒化膜、多結晶シリコン、カーボン又はこれらの積層を用いる。第三層間絶縁膜２４０は、例えば、シリコン酸化膜を用いる。
【００９８】
続いて、図１４の（ａ）及び（ｂ）に示すように、上層配線層コンタクトＶ２を形成する。まず、第三層間絶縁膜２４０上に、リソグラフィー法により所望のマスクパターンを形成する。そのマスクパターンをマスクとし、ＲＩＥ法によりソース領域Ｓに到達するように、上層配線層コンタクトホールを加工する。その後、上層配線層コンタクト材料２４５を成膜し、ＣＭＰ法により余分な上層配線層コンタクト材料２４５を除去する。これにより、上層配線層コンタクトＶ２が形成される。
【００９９】
上層配線層コンタクト材料２４５は、チタン、窒化チタン、タングステン等を用いる。
【０１００】
続いて、図１５（a）及び（ｂ）に示すように、抵抗変化素子ＲＷを形成し、第四層間絶縁膜２５０を形成する。まず、配向層１０５及び超格子層１１０を形成する。抵抗変化素子ＲＷは配向層１０５及び超格子層１１０に加えて、電極層を含んでも良い。その後、リソグラフィー法により、超格子層１１０上に所望のマスクパターンを形成する。そのマスクパターンをマスクとし、超格子層１１０、及び配向層１０５をＲＩＥ法によりエッチング加工する。この加工により、抵抗変化素子ＲＷが形成される。その後、第四層間絶縁膜２５０を成膜し、必要に応じてＣＭＰ法により、平坦化する。
【０１０１】
配向層１０５は、例えば、アンチモン及びテルルを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物を用いる。
【０１０２】
超格子層１１０は、第一結晶層と第二結晶層とが交互に繰り返し積層される。第一結晶層は、例えばゲルマニウム及びテルルを主成分とするカルコゲン化合物を用いる。第二結晶層は、例えば、アンチモンを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物等を用いる。電極層を形成する場合は、電極層として、タングステンなどの金属層を用いる。
【０１０３】
第四層間絶縁膜２５０は、例えば、シリコン酸化膜を用いる。
【０１０４】
続いて、図１６（ａ）及び（ｂ）示す通り、上層配線層Ｍ２を形成する。第四層間絶縁膜２５０上にリソグラフィー法により所望のマスクパターンを形成する。このマスクパターンをマスク材として、抵抗変化素子ＲＷに到達するように第四層間絶縁膜２５０をＲＩＥ法によりエッチング加工する。エッチング加工により、上層配線トレンチが形成される。この上層配線トレンチに上層配線層材料２６０を成膜し、ＣＭＰ法により上層配線トレンチ以外の部分の上層配線層材料２６０を除去する。
【０１０５】
上層配線層材料２６０は、例えばバリアメタル層と金属層を用いる。バリアメタル層は、例えばチタン、タンタル、ニオブ、窒化チタン、窒化タンタル、窒化ニオブ又はこれらの積層を用いる。金属層は、タングステン、銅、アルミ等を用いる。実施例の具体例としては、バリアメタルにチタンと窒化チタンの積層を用い、金属層にタングステンを用いる。
【０１０６】
続いて、一般的な製造方法を用いて、各種配線層や回路素子を形成する。このようにして、本実施形態の抵抗変化型メモリが製造される。
【０１０７】
以上に説明した実施例によれば、アクティブエリアＡＡは分断せずにライン状に形成が可能である。すなわち、数個のメモリセルに対応して、アクティブエリアＡＡをアイランド状に分断する必要が無い。
【０１０８】
アクティブエリアＡＡに対し、隣接メモリセルＭＣの誤動作を防ぐため、数個のメモリセルに対し、アクティブエリアＡＡをアイランド状に分断する場合も考えられる。微細なアイランド状のパターンを形成するためには、ライン状に加工した後、ラインを分断する加工を別に行う事も考えられる。この様な場合、単独での加工で形成を試みたとしても、マスクパターンの形成や、その後のエッチング加工で所望のパターン形成が困難である。
【０１０９】
本実施形態ではライン状にアクティブエリアＡＡを形成すれば良いため、１つのアクティブエリアのラインを分断する加工を省略可能である。このラインを分断する加工が省略可能なことにより、リソグラフィー工程、及びエッチング加工等の削減ができる。工程の削減は、材料費や製造間接費の低減に繋がる。また、歩留り向上やコスト削減を可能とし、安価なメモリを供給することが可能となる。
【０１１０】
各ゲート電極ＧＣは所定の間隔で、かつライン状に設けられている。ゲート電極ＧＣが所定間隔及びライン状に設けられていることで、マスクパターンの形成及びエッチング加工が容易である。
【０１１１】
これらの製造が容易なことは、歩留り向上につながり、安価なメモリの供給がより可能となる。
【０１１２】
さらに、図３及び図４に示したように、メモリセルＭＣが周期的に形成されている領域において、抵抗変化素子ＲＷと同じ高さにコンタクト等の他の要素が存在しない。他の要素がないことにより、抵抗変化素子ＲＷを大きくすることができ、より高信頼なメモリの提供することができる。
【０１１３】
また、図５及び図６に示したように、抵抗変化素子ＲＷ間の距離が均等に近い配置となるように設けられている。これは抵抗変化素子ＲＷの加工において、マスクパターンの形成及びエッチング加工を容易にすることができる。また、抵抗変化素子ＲＷ毎のバラツキを低減することも可能となっている。これは信頼性と特性の均一化が要求されるメモリデバイスにおいて、極めて重大な効果である。
【０１１４】
続いて、第一の実施形態の変形例について説明する。
【０１１５】
ダミートランジスタＤＴのゲート電極ＧＣの両側にはセルトランジスタＣＴのソース領域Ｓを有するとして説明を行ったが、ドレイン領域Ｄを有するとしても構わない。すなわち、上述の説明においてドレイン領域Ｄとソース領域Ｓを入れ替えても構わない。
【０１１６】
配向層１０５及び超格子層１１０は、上下を入れ替えても構わない。
【０１１７】
（第２の実施形態）
図１７は、第２の実施形態に係る平面レイアウトを表したものである。図１８（ａ）は、図１７（ａ）のＡ−Ａ’線に沿った断面図である。図１８（ｂ）は、図１７（ａ）のＢ−Ｂ’線に沿った断面図である。
【０１１８】
本実施形態は、第１の実施形態とＦＭ２＝ＦＧＣとした点で異なる。この場合、アクティブエリアとゲート電極の角度は、約５６度となる。図１８（ａ）及び図１８（ｂ）における接続関係などは、第一の実施形態と同様である。この場合も、アクティブエリアＡＡをライン状に形成し、アイランド状に形成しなくて良い。
【０１１９】
ただし、第一の実施形態に比べ、抵抗変化素子ＲＷ間の距離の差は大きくなる。
【０１２０】
（第３の実施形態）
図１９は、本発明の第３の実施の形態に係る記憶装置の抵抗変化素子ＲＷの構成を表したものである。この記憶装置は、第１の実施形態と異なり、抵抗変化素子ＲＷとして相変化メモリ素子を用いる。
【０１２１】
相変化メモリ素子は、相変化層４１０及び下部電極層４０５を有する。また、上部電極層を有しても良い。相変化層４１０は、例えば、ゲルマニウム、アンチモン、テルルを有するＧＳＴ等を用いる。ＧＳＴは、電流を流しジュール熱を発生させることで、アモルファス状態と結晶状態との間で構造を変化させることができる。例えば、ＧＳＴにおいては、アモルファス状態において高抵抗状態であり、結晶状態において低抵抗状態である。
【０１２２】
したがって、低抵抗状態をデータ“０”、及び高抵抗状態を“１”と定義すれば、先に述べた超格子変化型相変化メモリ素子と同様にデータを記憶することが可能となる。
【０１２３】
なお、下部電極層４０５は、ジュール熱源として相変化層４１０を加熱するのに用いることができる。具体的な材料としては、窒化チタンが挙げられ、スパッタ法やＣＶＤ法により成膜する。
【０１２４】
本実施形態の一例としては、図４又は図１８に示した配向層１０５及び超格子層１１０に代えて、上述の下部電極層４０５及び相変化層４１０を用いる。
【０１２５】
これにより、相変化メモリ素子を抵抗変化素子ＲＷとして用いることができる。
【０１２６】
なお、下部電極層４０５は、上層配線層コンタクトＶ２内に形成したとしても構わない。上層配線層コンタクトＶ２内に形成した場合、下部電極層４０５と相変化層４１０の接触部分が小さい。したがって、相変化層４１０の加熱部分が小さいため、書込み電流又は電圧、消去電流又は電圧を低減することが可能であり、低電圧定電流で駆動するメモリデバイスを得ることができる。
【０１２７】
（第４の実施形態）
図２０は、本発明の第４の実施の形態に係る記憶装置の抵抗変化素子ＲＷの構成を表したものである。第１の実施形態と異なり、抵抗変化素子ＲＷとしてイオンメモリ素子を用いる。
【０１２８】
イオンメモリ素子は、イオンソース電極層６００、イオン拡散層６１０、対抗電極層６２０を有しても良い。
【０１２９】
対抗電極層６２０は、導電性材料であれば良く、例えば多結晶シリコンや金属材料を用いる。金属材料を用いる場合は、イオン拡散層６１０には拡散しにくい金属元素を用いることが好ましい。
【０１３０】
典型例として、イオン拡散層６１０にシリコンを用いる場合は、対抗電極層６２０は、例えば、窒化チタン、モリブデン、又はタンタル等を用いる。
【０１３１】
イオン拡散層６１０は、第二電極の金属がイオン化し拡散可能であって高抵抗であれば良い。例えばｎ型不純物またはｐ型不純物を意図的に添加されていない非晶質シリコン、酸化シリコン、窒化シリコン、遷移金属酸化物等を用いる。
【０１３２】
イオンソース電極層６００は、シリコンと反応しない元素が好ましく、例えば、銀、銅、アルミニウム、コバルト、ニッケル、チタン等を用いる。
【０１３３】
イオンメモリ素子は、次の方法により低抵抗状態と高抵抗状態を遷移する。
【０１３４】
イオンソース電極層６００と対抗電極層６２０との間に順方向の電圧を印加すると、イオン拡散層６１０にイオンソース電極層６００から金属原子（金属イオン）が伝導する。これにより、フィラメントがイオン拡散層に形成される。このフィラメントがイオンソース電極層６００と対抗電極層６２０間の伝導パスとなって、イオン拡散層６１０は低抵抗化する。
【０１３５】
一方、イオンソース電極層６００と対抗電極層６２０との間に逆方向の比較的高い電圧を印加すると、フィラメント中の金属イオンが逆にイオンソース電極にイオン電導するため、フィラメントによる伝導パスが途切れる。これにより、イオン拡散層６１０は高抵抗状態となる。
【０１３６】
したがって、低抵抗状態をデータ“０”、及び高抵抗状態を“１”と定義すれば、先に述べた超格子変化型相変化メモリ素子と同様にデータを記憶することが可能となる。
【０１３７】
本実施形態の一例としては、図４又は図１８に示した配向層１０５及び超格子層１１０に代えて、上述のイオンソース電極層６００、イオン拡散層６１０、及び対抗電極層６２０を用いる。
【０１３８】
また、変形例としては、イオンソース電極層６００を上層配線層コンタクトＶ２内に形成しても構わないし、対抗電極層６２０を上層配線層Ｍ２の下層として形成しても構わない。
【０１３９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とのその均等の範囲に含まれる。
【符号の説明】
【０１４０】
ＲＷ…抵抗変化素子、
ＡＡ…アクティブエリア
ＧＣ…ゲート電極
Ｖ１…下層配線層コンタクト
Ｖ２…上層配線層コンタクト
ＭＣ…メモリセル
Ｍ１…下層配線層
Ｍ２…上層配線層
ＢＬ１…第一ビット線
ＢＬ２…第二ビット線
１０５…配向層
１１０…超格子層
１５０…半導体基板
１５５…トレンチ
１６０…素子分離絶縁膜
１６５…第一層間絶縁膜
１７０…トレンチ
１８０…ゲート絶縁膜
１９０…ゲート電極層
１９５…ＣＭＰストッパ膜
１９７…第二層間絶縁膜
２００…下層配線層コンタクト材料
２２０…下層配線層材料
２３０…ハードマスク
２４０…第三層間絶縁膜
２４５…上層配線層コンタクト材料
２５０…第四層間絶縁膜
２６０…上層配線層材料
４０５…下部電極層
４１０…相変化層
６００…イオンソース電極層
６１０…イオン拡散層
６２０…対抗電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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