(57)【要約】【課題】外部容量を低減した高品質なＨＢＴが、容易に製造できるようにする。【解決手段】凸部１４１を備えて形成された第３金属パターン層１０４と、凸部１４１の領域を中心とした素子形成領域を含む第３金属パターン層１０４の上面を被覆する第４金属パターン層１０５とを備え、サブコレクタ１０６、コレクタ１０７、ベース１０８、エミッタ１０９を備える。サブコレクタ１０６は、凸部１４１の周囲を囲う状態で、第４金属パターン層１０５の上に形成されている。コレクタ１０７は、第４金属パターン層１０５で被覆された凸部１４１の上面およびサブコレクタ１０６の上面に形成されている。【選択図】  図１
2016111209.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体からなる結晶成長用基板の上にエミッタとなる化合物半導体からなるエミッタ形成層を形成する第１工程と、
前記エミッタ形成層の上に前記エミッタ形成層とは異なる化合物半導体からなるベースとなるベース形成層を形成する第２工程と、
前記ベース形成層の上にコレクタとなる化合物半導体からなるコレクタ形成層を形成する第３工程と、
前記コレクタ形成層の上にサブコレクタとなる化合物半導体からなるサブコレクタ形成層を形成する第４工程と、
前記サブコレクタ形成層を貫通する開口部を形成する第５工程と、
前記開口部の側面および底面を被覆し、加えて前記開口部の周囲の前記サブコレクタ形成層上面を被覆する状態に一体に形成された第１金属層を形成する第６工程と、
前記第１金属層で被覆された前記開口部を充填して先端部が前記コレクタ形成層に接続する凸部を備えた態で、前記サブコレクタ形成層上面の前記第１金属層の上に第２金属層を形成する第７工程と、
支持基板の上に第３金属層を形成する第８工程と、
前記第３金属層の上に第４金属層を形成する第９工程と、
前記第２金属層と前記第４金属層とを接合することで前記結晶成長用基板と前記支持基板とを貼り合わせる第１０工程と、
前記結晶成長用基板と前記支持基板とを貼り合わせた後で、前記結晶成長用基板を除去する第１１工程と、
前記エミッタ形成層、前記ベース形成層、前記コレクタ形成層、および前記サブコレクタ形成層をパターニングし、前記凸部と中心軸が一致する状態で、前記支持基板の側から見てサブコレクタ、コレクタ、ベース、およびエミッタの順に積層された素子部を形成する第１２工程と、
前記第１金属層、前記第２金属層、前記第４金属層、および前記第３金属層をパターニングして、第４金属パターン層、第３金属パターン層、第２金属パターン層、および第１金属パターン層を形成する第１３工程と
を備え、
前記第２金属層および前記第４金属層は、前記第１金属層および前記第３金属層に対して選択的にエッチングできる材料から構成し、
前記第１２工程では、前記エミッタを前記ベースより小さい面積に形成するとともに前記凸部の直上に配置される状態に形成し、
前記第１３工程では、前記第１金属層をパターニングして前記第４金属パターン層を形成した後に、前記第３金属層および前記第４金属パターン層に対して前記第２金属層および前記第４金属層が選択的にエッチングされるエッチング方法により、前記第２金属層および前記第４金属層をパターニングして前記第３金属パターン層および前記第２金属パターン層を形成し、前記第３金属パターン層および前記第２金属パターン層を形成した後に、前記第３金属層をパターニングして前記第１金属パターン層を形成する
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項２】
請求項１記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記第１金属層および前記第３金属層は、ＷおよびＭｏの少なくとも１つから構成し、
前記第２金属層および前記第４金属層は、Ａｕ、Ｃｕ、Ａｕを主成分とする合金、Ｃｕを主成分とする合金より選択された材料から構成する
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項３】
請求項１または２記載のヘテロ接合バイポーラトランジスタの製造方法において、
前記第７工程において、前記第２金属層は、めっき法によって形成することを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項４】
支持基板と、
前記支持基板の上に形成された第１金属パターン層と、
前記第１金属パターン層の上に形成された第２金属パターン層と、
前記第２金属パターン層の上に凸部を備えて形成された第３金属パターン層と、
前記凸部の領域を中心とした素子形成領域を含む前記第３金属パターン層の上面を被覆する第４金属パターン層と、
前記凸部の周囲を囲う状態に前記第４金属パターン層の上に形成された化合物半導体からなるサブコレクタと、
前記第４金属パターン層で被覆された前記凸部の上面および前記サブコレクタの上面に形成された化合物半導体からなるコレクタと、
前記コレクタの上に形成された化合物半導体からなるベースと、
前記ベースの上に前記ベースより小さい面積に形成された化合物半導体からなるエミッタと
を備え、
前記エミッタは、前記凸部の直上に配置され、
前記第４金属パターン層で被覆された前記凸部の上面と前記サブコレクタの上面とは同一の平面上に形成され、
前記第２金属パターン層および前記第３金属パターン層は、前記第１金属パターン層および前記第４金属パターン層に対して選択的にエッチングできる材料から構成され、
前記第２金属パターン層に前記第３金属パターン層が接合されて形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項５】
請求項４記載のヘテロ接合バイポーラトランジスタにおいて、
前記第４金属パターン層および前記第１金属パターン層は、ＷおよびＭｏの少なくとも１つから構成され、
前記第３金属パターン層および前記第２金属パターン層は、Ａｕ、Ｃｕ、Ａｕを主成分とする合金、Ｃｕを主成分とする合金より選択された材料から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コレクタ，ベース，エミッタからなる素子部を備えるヘテロ接合バイポーラトランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）の高速化を図るためには、ＨＢＴ素子の充放電時間を短縮させることが必須であり、このためには、ＨＢＴ素子のコレクタ容量を削減することが重要である。一般に、ＨＢＴ素子のコレクタ領域は、エミッタ直下の内部領域とこの周りの外部領域とに分けることができる。内部領域は、実際に電流が発生する部分であり、ＨＢＴ素子を動作させる上で必要不可欠な領域といえる。一方、外部領域は、ベース電極などを搭載するために必要な部分であるが、電気的な動作という観点からは特に重要ではなく、外部領域で発生する接合容量は単に寄生容量として働くことになる。従って、ＨＢＴ素子を高速動作させるためには、外部領域における寄生容量をいかにして低減させるかが鍵となる。
【０００３】
外部領域の寄生容量を削減するもっとも簡便な方法は、ベース電極直下のベースやコレクタの一部を、ウェットエッチングなどを用いて除去する方法である。しかしながら、エッチング除去する領域が大きくなるとベース電極を支持することができなくなるため、寄生容量を大幅に削減することができない。このため、上述した手法による効果は限定的といえる。
【０００４】
こうした限界を打破するために、最近、エミッタ直下に、イオン打ち込み法を用いて局所的に高濃度に不純物が添加されたサブコレクタ領域（局所的な微細導電領域）を形成する手法が提案されている（非特許文献１参照）。
【０００５】
以下、非特許文献１に記載された方法により作製されたＨＢＴについて図３を用いて説明する。このＨＢＴは、結晶成長用の半絶縁性ＩｎＰからなる基板３０１の上に、ｎ型不純物が高濃度に添加された厚いＩｎＰとｎ型不純物が高濃度に添加された薄いＩｎＧａＡｓの積層構造からなる第１サブコレクタ３０２が形成されている。薄いＩｎＧａＡｓは、コレクタ電極３１３とのコンタクト抵抗を十分小さくするために用いられており、厚いＩｎＰは、ＨＢＴ素子を高速動作させたときに発生する熱を基板３０１側へ効率的に散逸させるために用いられている。
【０００６】
また、第１サブコレクタ３０２上には、不純物が添加されていないＩｎＰからなる第２サブコレクタ３０３と、イオン打ち込みによってｎ型不純物（例えば、Ｓｉ）が高濃度に添加されたＩｎＰからなる第３サブコレクタ３０４（局所的微細導電領域）が形成されている。第３サブコレクタ３０４は、基板３０１の法線方向に、第２サブコレクタ３０３の中央部を貫通して形成されている。
【０００７】
また、第２サブコレクタ３０３および第３サブコレクタ３０４の上には、ＩｎＰからなるコレクタ３０５が形成され、コレクタ３０５上には、ｐ型不純物が高濃度に添加されたＧａＡｓＳｂからなるベース３０６が形成され、ベース３０６上には、ｎ型不純物が添加されたＩｎＰからなるエミッタ３０７が形成され、エミッタ３０７上には、ｎ型不純物が高濃度に添加されたＩｎＧａＡｓからなるキャップ３０８が形成されている。
【０００８】
また、キャップ３０８上には、エミッタ電極３１１が形成されている。また、エミッタ３０７の周囲のベース３０６上には、ベース電極３１２が形成され、コレクタ３０５の周囲の第１サブコレクタ３０２上には、コレクタ電極３１３が形成されている。なお、エミッタ電極３１１の上には、ベース電極３１２形成時に堆積したベース電極材料層３１２ａが形成されている。
【０００９】
次に、上述したＨＢＴの製造について、図４Ａ〜図４Ｉを用いて説明する。まず、図４Ａに示すように、結晶成長用の半絶縁性ＩｎＰからなる基板３０１上に、ｎ型不純物が高濃度に添加された厚いＩｎＰ層とｎ型不純物が高濃度に添加された薄いＩｎＧａＡｓ層からなる積層構造４０２、ならびに、不純物が添加されていないＩｎＰ層４０３を、例えば、分子線エピタキシ（ＭＢＥ：Molecular Beam Epitaxy）法を用いて結晶成長する。ここで、厚いＩｎＰ層と薄いＩｎＧａＡｓ層からなる積層構造４０２は、第１サブコレクタ３０２を形成するための層であり、ＩｎＰ層４０３は第２サブコレクタ３０３および第３サブコレクタ３０４を形成するための層である。また、厚いＩｎＰと薄いＩｎＧａＡｓからなる積層構造４０２は、基板３０１側に厚いＩｎＰ層が配置され、薄いＩｎＧａＡｓ層はコレクタ電極に対するコンタクト層として使用される。
【００１０】
次に、基板３０１上の図示しない領域に位置合わせマーク（不図示）を形成した後、図４Ｂに示すように、公知のリソグラフィ技術を用い、微小な開口部４５１ａを有するレジストマスク４５１を形成する。次いで、ＩｎＰ層４０３に対して、ｎ型不純物となるＳｉを用いてイオン打ち込みを行い、第３サブコレクタ３０４を形成する。なお、レジストマスクによってイオン打ち込みが実施されない領域は、不純物が添加されていない第２サブコレクタ形成層４２３となる。この後、レジストを除去し、また、加熱処理を実施することによって不純物として導入したＳｉを電気的に活性化させれば、図４Ｃに示すように、第３サブコレクタ３０４は、局所的な微細導電領域として機能することになる。
【００１１】
次に、図４Ｄに示すように、第２サブコレクタ形成層４２３および第３サブコレクタ３０４の上に、ＩｎＰからなるコレクタ形成層４０５、ｐ型不純物が高濃度に添加されたＧａＡｓＳｂからなるベース形成層４０６、ｎ型不純物が添加されたＩｎＰからなるエミッタ形成層４０７、ｎ型不純物が高濃度に添加されたＩｎＧａＡｓからなるキャップ形成層４０８を、順次、ＭＢＥ法によって再成長し、ＨＢＴエピタキシャルウエハを完成させる。
【００１２】
次に、形成したＨＢＴエピタキシャルウエハをパターニングすることで、ＨＢＴのメサ構造を形成する。まず、図４Ｅに示すように、キャップ形成層４０８上に、エミッタ電極形成層４１１を堆積する。エミッタ電極形成層４１１は、下層が比較的薄いモリブデン（Ｍｏ）層、上層が比較的厚いタングステン（Ｗ）層から構成されていればよい。例えば、電子ビーム蒸着法によりＭｏ層を形成し、引き続いてスパッタ法によりＷ層を形成すればよい。このように、化合物半導体層側にＭｏ層を配置することで、Ｗ層を直接形成する場合より低いコンタクト抵抗が得られる。なお、上層にＷ層を用いることで、エミッタ電極形成のための加工がより容易になる。
【００１３】
次に、図４Ｆに示すように、既に形成されている第３サブコレクタ３０４の直上に配置された状態で、レジストマスク４５２を形成する。例えば、よく知られたリソグラフィ技術において、上述した位置合わせマークを用いて露光の工程における位置合わせを実施し、所定の位置にレジストマスク４５２を形成すればよい。
【００１４】
このようにして形成したレジストマスク４５２をマスクとし、反応性イオンエッチング（ＲＩＥ: Reactive Ion Etching）を用いて表面が露出している部分のエミッタ電極形成層４１１を選択的に除去することによって、図４Ｇに示すように、エミッタ電極３１１を形成する。
【００１５】
さらに、エミッタ電極３１１をマスクに用い、表面が露出しているＩｎＧａＡｓキャップ形成層４０８の途中までを誘導結合型プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ：Inductively Coupled Plasma-Reactive Ion Etching）法によりエッチングし、引き続いて、クエン酸系エッチング液を用い、エミッタ電極３１１周囲に露出している残りのＩｎＧａＡｓキャップ形成層４０８を完全に除去し、図４Ｇに示すように、キャップ３０８を形成する。このとき、後述するベース電極形成のために、エミッタ電極３１１に対して若干のサイドエッチを入れておく。なお、ＩＣＰ−ＲＩＥ法を最初のエッチングに用いることで、意図した寸法通りに高精度なエミッタメサ構造が実現できるようになる。
【００１６】
次いで、エミッタ電極３１１およびＩｎＧａＡｓキャップ３０８をマスクに用い、塩酸系エッチング液により表面が露出している領域のＩｎＰエミッタ形成層４０７を除去し、エミッタ３０７を形成する。最後に、レジストマスク４５２を除去すれば、図４Ｇに示すようないわゆるエミッタメサ構造が形成される。
【００１７】
次に、エミッタ電極３１１、キャップ３０８、エミッタ３０７の形成領域を含んだ開口領域を備えるレジストパターンを用い、公知の蒸着・リフトオフ技術を用いてベース電極３１２を形成する。ベース電極３１２の形成においては、エミッタ電極３１１直下には、前述したサイドエッチによってアンダーカット構造が形成されている。このため、ベース電極３１２は、キャップ３０８およびエミッタ３０７に接触することなく、エミッタ電極３１１に対して自己整合的に形成される。
【００１８】
なお、上述したベース電極３１２形成において、用いたレジストパターンは、エミッタ電極３１１上も開口しているため、エミッタ電極３１１上にもベース電極金材料属３１２ａが、リフトオフされることなく堆積されて残ることも注意しておく。
【００１９】
次に、エミッタ電極３１１およびベース電極３１２を覆うレジストマスクを形成し、この周囲に表面が露出しているＧａＡｓＳｂベース形成層４０６を、クエン酸系エッチング液を用いて除去してベース３０６を形成する。次いで、ＩｎＰコレクタ形成層４０５およびＩｎＰ第２サブコレクタ形成層４２３を、順次、塩酸系エッチング液を用いて除去し、コレクタ３０５および第２サブコレクタ３０３を形成する。この後、レジストマスクを除去すれば、図４Ｈに示すように、コレクタメサ構造が形成される。
【００２０】
次に、公知の蒸着・リフトオフ技術を用いて（非自己整合的に）コレクタ電極３１３を形成する。また、エミッタ電極３１１、ベース電極３１２、コレクタ電極３１３を覆うようにレジストマスクを形成し、積層構造４０２を、ウェットエッチングにより選択的に除去することによって第１サブコレクタ３０２を形成する。この後レジストマスクを除去すれば、図３に示したＨＢＴメサ構造が形成される。
【００２１】
この後、図４Ｉに示すように、絶縁保護膜４１２を形成し、また、金属配線４１３を形成する。例えば、ベンゾシクロブテン（ＢＣＢ：Benzo cyclo butene）を、スピン塗布法を用いて塗布して塗布膜を形成し、この塗布膜を熱硬化させれば、絶縁保護膜４１２が形成できる。また、形成した絶縁保護膜４１２に対し、各電極に到達するスルーホールをＲＩＥ法により形成した後、金属配線４１３を形成すればよい。
【００２２】
上述したＨＢＴによれば、第３サブコレクタ３０４（局所的微細導電領域）は、ｎ型不純物が高濃度に添加された第１サブコレクタ３０２に接続（接触）しているので、ＨＢＴのエミッタ３０７からベース３０６、またコレクタ３０５に注入された電子は、不純物が添加されておらず高抵抗となっている第２サブコレクタ３０３には流れずに、第３サブコレクタ３０４を経由して第１サブコレクタ３０２、および第１サブコレクタ３０２上に形成されたコレクタ電極３１３に流れることになる。このように、上述したＨＢＴでは、電流が、第３サブコレクタ３０４によって規定される領域に集中して流れることになる。
【００２３】
上述したＨＢＴでは、内部容量はベース３０６と第３サブコレクタ３０４とからなる平行平板型のキャパシタ構造によって決定される。一方、第２サブコレクタ３０３は、不純物が添加されておらず電圧印加によって空乏化されるため、外部容量は、ベース３０６と第１サブコレクタ３０２とからなる平行平板型のキャパシタ構造によって決まる。これらの結果、外部領域の空乏層厚は、内部領域の空乏層厚よりも十分大きくすることができ、外部容量を内部容量に比べて無視しうるほど小さくすることが可能となる。
【００２４】
また、上述したＨＢＴでは、ベース電極３１２直下の半導体層をエッチング除去していないので、ベース３０６とコレクタ３０５とにより、ベース電極３１２を安定的に支持することができる。さらに、外部領域においては、空乏層厚が大きいことから、内部領域に比べてコレクタ印加電界が相対的に小さくなる。この結果、コレクタメサ表面で発生するコレクタリーク電流が低減されるという副次的な効果も期待することができる。
【先行技術文献】
【非特許文献】
【００２５】
【非特許文献１】James C. Li, Mary Chen, Donald A. Hitko, Charles H. Fields, Binqiang Shi, Rajesh Rajavel, Peter M. Asbeck, and Marko Sokolich，"A submicrometer 252 GHz fT and 283 GHz fMAX InP DHBT with reduced CBC using selectively implanted buried subcollector (SIBS)", IEEE Electron Device Letters, Vol. 26, No. 3,  pp.136-138,  2005．
【発明の概要】
【発明が解決しようとする課題】
【００２６】
上述した従来のＨＢＴは、サブコレクタに局所的に不純物が添加された領域をイオン打ち込み法によって実現し、しかる後に、ＨＢＴの活性領域を構成するコレクタ、ベース、および、エミッタ半導体層を再成長によって形成している。これにより、外部容量は、内部容量に比べて十分小さくすることが可能となり、この結果、ＨＢＴ素子の充放電時間が短縮されＨＢＴの高速動作が可能となる。
【００２７】
しかしながら、従来のＨＢＴを実現するためには２回の結晶成長（再成長）が必要であり、素子の製造時間を短縮することはあまり容易ではない。また、選択的なイオン打ち込みを実施した後のウエハ表面には、プロセスにともなう不純物やダストが付着してしまうことが懸念される。この場合、付着した不純物やダストによって２回目の結晶成長が阻害されてしまい、ＨＢＴを作製する上で十分な結晶品質が得られないこともあり得る。この結果、ＨＢＴの製造歩留まりも低下してしまうという問題が生じてしまう。さらに、プロセスによってＩｎＰ表面に付着した不純物はｎ型を示すことがあり、この場合、外部領域が効率的に空乏化されず、外部容量が期待していたよりも低減されないことも起こりうる。
【００２８】
以上に説明したように、上述した技術では、素子の製造時間や歩留まりに対して問題が生じる可能性がある。また、再成長を実施する前の表面処理をおろそかにすると、再成長界面に不純物やダストが付着してしまい、高品質なＨＢＴ結晶を得ることができなくなる場合が発生するという問題がある。このように、従来では、外部容量を低減した高品質なＨＢＴを、容易に製造することができないという問題があった。
【００２９】
本発明は、以上のような問題点を解消するためになされたものであり、外部容量を低減した高品質なＨＢＴが、容易に製造できるようにすることを目的とする。
【課題を解決するための手段】
【００３０】
本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、化合物半導体からなる結晶成長用基板の上にエミッタとなる化合物半導体からなるエミッタ形成層を形成する第１工程と、エミッタ形成層の上にエミッタ形成層とは異なる化合物半導体からなるベースとなるベース形成層を形成する第２工程と、ベース形成層の上にコレクタとなる化合物半導体からなるコレクタ形成層を形成する第３工程と、コレクタ形成層の上にサブコレクタとなる化合物半導体からなるサブコレクタ形成層を形成する第４工程と、サブコレクタ形成層を貫通する開口部を形成する第５工程と、開口部の側面および底面を被覆し、加えて開口部の周囲のサブコレクタ形成層上面を被覆する状態に一体に形成された第１金属層を形成する第６工程と、第１金属層で被覆された開口部を充填して先端部がコレクタ形成層に接続する凸部を備えた態で、サブコレクタ形成層上面の第１金属層の上に第２金属層を形成する第７工程と、支持基板の上に第３金属層を形成する第８工程と、第３金属層の上に第４金属層を形成する第９工程と、第２金属層と第４金属層とを接合することで結晶成長用基板と支持基板とを貼り合わせる第１０工程と、結晶成長用基板と支持基板とを貼り合わせた後で結晶成長用基板を除去する第１１工程と、エミッタ形成層、ベース形成層、コレクタ形成層、およびサブコレクタ形成層をパターニングし、凸部と中心軸が一致する状態で、支持基板の側から見てサブコレクタ、コレクタ、ベース、およびエミッタの順に積層された素子部を形成する第１２工程と、第１金属層、第２金属層、第４金属層、および第３金属層をパターニングして、第４金属パターン層、第３金属パターン層、第２金属パターン層、および第１金属パターン層を形成する第１３工程とを備え、第２金属層および第４金属層は、第１金属層および第３金属層に対して選択的にエッチングできる材料から構成し、第１２工程では、エミッタをベースより小さい面積に形成するとともに凸部の直上に配置される状態に形成し、第１３工程では、第１金属層をパターニングして第４金属パターン層を形成した後に、第３金属層および第４金属パターン層に対して第２金属層および第４金属層が選択的にエッチングされるエッチング方法により、第２金属層および第４金属層をパターニングして第３金属パターン層および第２金属パターン層を形成し、第３金属パターン層および第２金属パターン層を形成した後に、第３金属層をパターニングして第１金属パターン層を形成する。
【００３１】
上記ヘテロ接合バイポーラトランジスタの製造方法において、第１金属層および第３金属層は、ＷおよびＭｏの少なくとも１つから構成し、第２金属層および第４金属層は、Ａｕ、Ｃｕ、Ａｕを主成分とする合金、Ｃｕを主成分とする合金より選択された材料から構成すればよい。第７工程においては、第２金属層を、めっき法によって形成すればよい。
【００３２】
また、本発明に係るヘテロ接合バイポーラトランジスタは、支持基板と、支持基板の上に形成された第１金属パターン層と、第１金属パターン層の上に形成された第２金属パターン層と、第２金属パターン層の上に凸部を備えて形成された第３金属パターン層と、凸部の領域を中心とした素子形成領域を含む第３金属パターン層の上面を被覆する第４金属パターン層と、凸部の周囲を囲う状態に第４金属パターン層の上に形成された化合物半導体からなるサブコレクタと、第４金属パターン層で被覆された凸部の上面およびサブコレクタの上面に形成された化合物半導体からなるコレクタと、コレクタの上に形成された化合物半導体からなるベースと、ベースの上にベースより小さい面積に形成された化合物半導体からなるエミッタとを備え、エミッタは、凸部の直上に配置され、第４金属パターン層で被覆された凸部の上面とサブコレクタの上面とは同一の平面上に形成され、第２金属パターン層および第３金属パターン層は、第１金属パターン層および第４金属パターン層に対して選択的にエッチングできる材料から構成され、第２金属パターン層に第３金属パターン層が接合されて形成されている。
【００３３】
上記ヘテロ接合バイポーラトランジスタにおいて、第４金属パターン層および第１金属パターン層は、ＷおよびＭｏの少なくとも１つから構成され、第３金属パターン層および第２金属パターン層は、Ａｕ、Ｃｕ、Ａｕを主成分とする合金、Ｃｕを主成分とする合金より選択された材料から構成されていればよい。
【発明の効果】
【００３４】
以上説明したことにより、本発明によれば、外部容量を低減した高品質なＨＢＴが、容易に製造できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００３５】
【図１】図１は、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｄ】図２Ｄは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｅ】図２Ｅは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｆ】図２Ｆは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｇ】図２Ｇは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｈ】図２Ｈは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｉ】図２Ｉは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｊ】図２Ｊは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｋ】図２Ｋは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｌ】図２Ｌは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｍ】図２Ｍは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｎ】図２Ｎは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｏ】図２Ｏは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図２Ｐ】図２Ｐは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図３】図３は、非特許文献１に記載された方法により作製されたヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図４Ａ】図４Ａは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図４Ｂ】図４Ｂは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図４Ｃ】図４Ｃは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図４Ｄ】図４Ｄは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図４Ｅ】図４Ｅは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図４Ｆ】図４Ｆは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図４Ｇ】図４Ｇは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図４Ｈ】図４Ｈは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【図４Ｉ】図４Ｉは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程の状態を示す断面図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す断面図である。
【００３７】
このＨＢＴは、支持基板１０１と、支持基板１０１の上に形成された第１金属パターン層１０２と、第１金属パターン層１０２の上に形成された第２金属パターン層１０３と、第２金属パターン層１０３の上に凸部１４１を備えて形成された第３金属パターン層１０４と、凸部１４１の領域を中心とした素子形成領域を含む第３金属パターン層１０４の上面を被覆する状態に一体に形成された第４金属パターン層１０５とを備える。
【００３８】
第２金属パターン層１０３および第３金属パターン層１０４は、第１金属パターン層１０２および第４金属パターン層１０５に対して選択的にエッチングできる材料から構成されている。また、第２金属パターン層１０３に第３金属パターン層１０４が接合されて形成されている。これらは、例えば、よく知られたウエハ貼り合わせ技術によって接合されている。後述する製造方法の説明において詳細に説明するが、上述した金属積層構造を用いることによって、比較的簡便に、本発明におけるＨＢＴを実現することが可能となる。
【００３９】
また、実施の形態におけるＨＢＴは、サブコレクタ１０６、コレクタ１０７、ベース１０８、エミッタ１０９を備える。サブコレクタ１０６は、凸部１４１の周囲を囲う状態で、第４金属パターン層１０５の上に形成されている。言い換えると、凸部１４１は、サブコレクタ１０６を貫通する開口部内に設けられている。コレクタ１０７は、第４金属パターン層１０５で被覆された凸部１４１の上面およびサブコレクタ１０６の上面に形成されている。ここで、第４金属パターン層１０５で被覆された凸部１４１（第４金属パターン層１０５）の上面と、サブコレクタ１０６の上面とは、同一の平面をなす状態に形成されている。
【００４０】
また、ベース１０８は、コレクタ１０７の上に形成され、エミッタ１０９は、ベース１０８の上にベース１０８より小さい面積に形成されている。サブコレクタ１０６，コレクタ１０７，ベース１０８，エミッタ１０９は、化合物半導体から構成されている。また、実施の形態におけるＨＢＴにおいて、エミッタ１０９は、凸部１４１の直上に配置されている。
【００４１】
また、エミッタ１０９の上には化合物半導体からなるキャップ１１０が形成されている。また、キャップ１１０の上には、エミッタ電極１１１が形成され、エミッタ１０９の周囲のベース１０８の上にベース電極１１２が形成されている。なお、支持基板１０１上の第１金属パターン層１０２、第２金属パターン層１０３、第３金属パターン層１０４、ならびに第４金属パターン層１０５からなる金属積層構造が、コレクタ電極の役割を担っている。
【００４２】
実施の形態におけるＨＢＴは、エミッタ１０９の直下に配置されている凸部１４１が、局所的な微細コレクタ電極として機能している。さらに、ベース電極１１２直下の領域は、凸部１４１周囲のサブコレクタ１０６が大半を占めている。これらの構成が、本発明における重要なポイントである。これらの構成とすることで、まず、エミッタ１０９直下におけるコレクタ内部容量は、ベース１０８と凸部１４１上部の金属層、ならびに、両者の間に挟まれたコレクタ１０７から形成される平行平板型のキャパシタ構造によって特徴づけられる。従って、エミッタ１０９直下におけるコレクタ内部容量の大きさは、主に、凸部１４１上部の金属層面積とコレクタ層厚とによって決定される。
【００４３】
一方、エミッタ１０９の周囲の外部容量は、ベース１０８と凸部１４１周囲の金属層、ならびに、両者の間に挟まれたコレクタ１０７とサブコレクタ１０６から形成される平行平板型のキャパシタ構造によって特徴づけられる。従って、サブコレクタ１０６の厚さをコレクタ１０７の厚さよりも十分大きくし、さらに、空乏層がコレクタ１０７とサブコレクタ１０６全体に広がるように、サブコレクタ１０６の不純物の型や濃度を制御しておけば、エミッタ１０９の周囲の外部容量を、十分小さくすることが可能となる。
【００４４】
この結果、コレクタ容量は、主に、エミッタ１０９直下の内部容量によって決定されることになる。従って、コレクタ容量は、ベース電極面積、あるいは、コレクタ・ベース接合面積の大きさに関わらず、凸部１４１（局所的な微細電極）上部の金属層面積によって決定されることになる。よって、凸部１４１上部の金属層面積を十分小さくしておけば、本発明におけるＨＢＴのコレクタ容量は、ベース電極やコレクタ・ベース接合面積の大きさに関係なく、十分小さくすることが可能となる。
【００４５】
また、実施の形態におけるＨＢＴでは、エミッタ１０９の周囲の外部領域におけるコレクタ電界強度は、コレクタ１０７とサブコレクタ１０６の空乏化領域によって決定される。このため、外部領域におけるコレクタ電界強度は、サブコレクタ１０６が存在する分だけ、エミッタ１０９直下の内部領域の値より小さくなることが分かる。この結果、実施の形態におけるＨＢＴにおいても、コレクタメサ側面で発生するコレクタリーク電流を、十分小さく抑えることができる。
【００４６】
支持基板１０１は、例えば、Ｓｉ基板であればよい。あるいは、ＨＢＴ集積回路の発熱をより積極的に抑制したいのであればＳｉＣ基板などを使用してもよい。後述するウエハ接合を実施する上で重要となるウエハの平坦性が確保されていれば、支持基板１０１は、基本的に、どのような材料であっても構わない。
【００４７】
第１金属パターン層１０２および第４金属パターン層１０５は、主にタングステン（Ｗ）から構成されていればよい。あるいは、第１金属パターン層１０２および第４金属パターン層１０５は、モリブデン（Ｍｏ）から構成されていてもよい。なお、第４金属パターン層１０５は、第３金属パターン層１０４の側のＷ層と、半導体素子側のＭｏ層との２層構造としてもよい。
【００４８】
第２金属パターン層１０３および第３金属パターン層１０４は、例えば、金（Ａｕ）から構成されていればよい。また、第２金属パターン層１０３および第３金属パターン層１０４は、銅（Ｃｕ）から構成されていてもよく、Ａｕを主成分とする合金、または、Ｃｕを主成分とする合金より構成されていてもよい。
【００４９】
コレクタ１０７は、例えば、不純物が添加されていないＩｎＰから構成し、ベース１０８は、高濃度にｐ型不純物が導入されたＧａＡｓＳｂ（ｐ+−ＧａＡｓＳｂ）から構成すればよい。また、エミッタ１０９は、ｎ型不純物が導入されたＩｎＰ（ｎ−ＩｎＰ）から構成し、キャップ１１０は、高濃度にｎ型不純物が導入されたＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）から構成すればよい。サブコレクタ１０６は、例えば、不純物が添加されていないＩｎＡｌＧａＡｓから構成すればよい。この構成において、ＩｎＡｌＧａＡｓは、伝導帯端エネルギーがコレクタ１０７の材料であるＩｎＰと同程度か、あるいは、それよりも大きくなるように、ＩＩＩ族原子（Ｉｎ、Ａｌ、Ｇａ）の組成を決めておくことが望ましい。この組成としておけば、サブコレクタ１０６に流れるコレクタリーク電流を、より小さく抑えることができる。
【００５０】
次に、本発明の実施の形態におけるＨＢＴの製造方法について、図２Ａから図２Ｐを用いて説明する。図２Ａから図２Ｐは、本発明の実施の形態におけるＨＢＴの製造方法を説明するための各工程における状態を示す構成図である。図２Ａから図２Ｐでは、断面を模式的に示している。
【００５１】
まず、図２Ａに示すように、化合物半導体であるＩｎＰからなる結晶成長のための成長基板２５１の上に、ＩｎＧａＡｓからなる第１エッチング停止層２５２、ＩｎＰからなる第２エッチング停止層２５３、ｎ+−ＩｎＧａＡｓからなるキャップ形成層２１０、ｎ−ＩｎＰからなるエミッタ形成層２０９、ｐ+−ＧａＡｓＳｂからなるベース形成層２０８、不純物が添加されていないＩｎＰからなるコレクタ形成層２０７、不純物が添加されていないＩｎＡｌＧａＡｓからなるサブコレクタ形成層２０６を、順次、例えば、ＭＢＥ法を用いて積層する。
【００５２】
上記成長において、サブコレクタ形成層２０６とするＩｎＡｌＧａＡｓは、伝導帯端エネルギーがＩｎＰと同程度か、あるいは、これよりも大きくなるように、ＩＩＩ族原子（Ｉｎ、Ａｌ、Ｇａ）の組成を決めておくことが望ましい。各化合物半導体層は、ＩｎＰの上にエピタキシャル成長しているため、転位や欠陥などの発生が抑制された良質な状態で形成される。また、後述するように、ウエハ接合によって基板転換するため、通常のＨＢＴ層構造とは逆向きに結晶成長している点を注意しておく。
【００５３】
次に、図２Ｂに示すように、サブコレクタ形成層２０６の上に、開口２５４ａを有するレジストマスク２５４を形成する。次いで、例えば、ＩＣＰ−ＲＩＥ法により、開口２５４ａに露出するサブコレクタ形成層２０６の途中までをエッチングし、この後、クエン酸系エッチング液を用いて残りのサブコレクタ形成層２０６を除去する。このパターニングにおいて、クエン酸系エッチング液はＩｎＰをほとんどエッチングしないため、エッチングはコレクタ形成層２０７が露出されると同時に停止する。なお、サブコレクタ形成層２０６の最初のエッチング処理にＩＣＰ−ＲＩＥ法を用いた理由は、高精度な（あるいは、意図した寸法通りの）開口構造を実現するためである。
【００５４】
上述した２段階のエッチング処理によるパターニングで、図２Ｂに示すように、貫通孔（開口部）２０６ａが形成される。レジストマスク２５４の保護によってエッチングされなかった部分は、サブコレクタ形成層２０６ｂとして残ることになる。貫通孔２０６ａは、サブコレクタ形成層２０６ｂを貫通してコレクタ形成層２０７に到達する。なお、レジストマスク２５４に位置合わせのマーク形成用の開口パターンも形成しておけば、貫通孔２０６ａの形成とともに、図示しない領域に位置合わせマーク・パターンを形成することができる。
【００５５】
次に、レジストマスク２５４を除去した後に、図２Ｃに示すように、第１金属層２０５を形成し、第１金属層２０５の上に第２金属層２０４を形成する。第１金属層２０５は、サブコレクタ形成層２０６ｂの上面、貫通孔２０６ａの側面、および貫通孔２０６ａの底面に露出するコレクタ形成層２０７の表面を被覆し、貫通孔２０６ａ内を充填することなく、貫通孔２０６ａによる段差形状に沿って形成する。また、第２金属層２０４は、第１金属層２０５で被覆されている貫通孔２０６ａを充填し、自身の表面を平坦化する状態に形成する。
【００５６】
例えば、第１金属層２０５は、下層がＭｏ層、上層がＷ層から構成されていればよい。この構成において、Ｍｏ層は電子ビーム蒸着法により形成し、Ｗ層は引き続いてスパッタ法により形成すればよい。このように、化合物半導体層側に電子ビーム蒸着法を用いてＭｏ層を堆積することで、スパッタ法を用いてＷ層を堆積する場合よりも、コレクタ形成層２０７へのダメージを小さく抑えることができる。
【００５７】
また、第２金属層２０４は、Ａｕから構成されていればよく、スパッタ法により薄めのＡｕを堆積することによって導電層を形成した後に、引き続いてめっき法により厚めのＡｕを堆積すればよい。このとき、めっき法によるＡｕの堆積層厚を、貫通孔２０６ａの開口幅と同程度かこれ以上の値にしておけば、めっき法の等方的な堆積過程によって、貫通孔２０６ａが埋め込まれ、かつ、表面が平坦な状態で第２金属層２０４が形成できる。以上の工程により、第１金属層２０５と第２金属層２０４から構成される凸部１４１が形成される。
【００５８】
なお、貫通孔２０６ａの開口幅が大きい場合は、第２金属層２０４をより厚く形成しないと平坦な表面が得られないことになる。このような場合は、例えば、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法などにより、表面を研削研磨することで、第２金属層２０４の厚さを制御することが可能である。
【００５９】
上述したように、ＨＢＴの素子となる部分の各層を形成する一方で、図２Ｄに示すように、Ｓｉからなる支持基板１０１の上に第３金属層２０２を形成し、第３金属層２０２の上に第４金属層２０３を形成する。例えば、スパッタ法によりＷを堆積して第３金属層２０２を形成すればよい。また、引き続き、スパッタ法によりＡｕを堆積して第４金属層２０３を形成すればよい。
【００６０】
次に、図２Ｅに示すように、支持基板１０１と成長基板２５１とを、第２金属層２０４と第４金属層２０３とを接合することによって貼り合わせる。例えば、表面活性化接合法や原子拡散接合法などのウエハ貼り合わせ技術を用い、第２金属層２０４と第４金属層２０３とを接合すればよい。実施の形態では、第２金属層２０４および第４金属層２０３は、ともにＡｕから構成されており、容易に表面活性化接合法で接合させることができる。
【００６１】
本発明では、上述したウエハ接合の工程によって、凸部１４１が、サブコレクタ形成層２０６ａの中に埋め込まれたような形で実現される点が最大の特徴である。この構成により、凸部１４１は、局所的な微細電極として機能することになる。
【００６２】
次に、成長基板２５１を除去する。例えば、石英などから構成されたサポート基板に支持基板１０１を貼り付け、この状態で、成長基板２５１を研磨して薄くする。次いで、支持基板１０１からサポート基板を剥離し、塩酸系エッチング液を用いたウェットエッチングにより、残っている成長基板２５１を除去し、第１エッチング停止層２５２を露出させる。このウェットエッチングでは、ＩｎＧａＡｓからなる第１エッチング停止層２５２は、ほとんどエッチングされない。
【００６３】
次いで、クエン酸系エッチング液を用いたウェットエッチングにより第１エッチング停止層２５２を除去し、第２エッチング停止層２５３を露出させる。ＩｎＰからなる第２エッチング停止層２５３は、クエン酸系エッチング液ではほとんどエッチングされない。この後、塩酸系エッチング液を用いたウェットエッチングにより、第２エッチング停止層２５３を除去する。
【００６４】
上述した塩酸系エッチング液を用いたウェットエッチングでは、ＩｎＧａＡｓはほとんどエッチングされないので、ｎ+−ＩｎＧａＡｓからなるキャップ形成層２１０に対して、第２エッチング停止層２５３を選択的にエッチング除去できる。このように、第１エッチング停止層２５２および第２エッチング停止層２５３を設けておくことによって、成長基板２５１の除去工程におけるｎ+−ＩｎＧａＡｓからなるキャップ形成層２１０への影響を最小限に抑制できるようになる。
【００６５】
以上のことにより、図２Ｆに示すように、支持基板１０１の上に、第３金属層２０２、第４金属層２０３、第２金属層２０４、および第１金属層２０５が積層され、かつ、第２金属層２０４と第１金属層２０５からなる凸部１４１が形成される。また、凸部１４１の周囲には、ＩｎＡｌＧａＡｓからなるサブコレクタ形成層２０６ｂが形成され、凸部１４１上部の第１金属層２０５とサブコレクタ形成層２０６ｂの上に、ＩｎＰからなるコレクタ形成層２０７、ｐ+−ＧａＡｓＳｂからなるベース形成層２０８、ｎ−ＩｎＰからなるエミッタ形成層２０９、およびｎ+−ＩｎＧａＡｓからなるキャップ形成層２１０が積層された状態が得られる。
【００６６】
凸部１４１は、ＨＢＴメサ構造を形成したときにエミッタ直下に配置された局所的な微細コレクタ電極として機能することになる。上述の製造方法に示したように、本発明では、ウエハ接合前に凸状の金属構造物を形成し、この後、ウエハ接合によって、別の支持基板に凸状構造物を有するＨＢＴエピタキシャル層構造を転写している。これにより、結晶の再成長をすることなく、局所的にコレクタ電流を集めることができる微細な電極構造を実現している。
【００６７】
次に、素子とするメサ構造形成工程を説明する。
【００６８】
まず、図２Ｇに示すように、キャップ形成層２１０の上に、エミッタ電極形成層２１１を堆積する。エミッタ電極形成層２１１は、下層が比較的薄いＭｏ層、上層が比較的厚いＷ層から構成されていればよい。例えば、電子ビーム蒸着法によりＭｏ層を形成し、引き続いてスパッタ法によりＷ層を形成すればよい。このように、化合物半導体層側にＭｏ層を配置することで、Ｗ層を直接形成する場合より低いコンタクト抵抗が得られる。なお、Ｗ層を用いる理由は、エミッタ電極を形成するのに加工しやすいためである。
【００６９】
次いで、エミッタ電極を形成するためのレジストマスク２５５を、公知のリソグラフィ技術により形成する。レジストマスク２５５の形成の露光時に、サブコレクタ形成層２０６ｂと同時に形成した位置合わせマーク・パターンを用いることで、レジストマスク２５５が凸部１４１の直上に配置されるように位置合わせを行う。
【００７０】
次に、ＲＩＥ法を用いてエミッタ電極形成層２１１を選択的にエッチングすることで、エミッタ電極１１１を形成する。引き続き、エミッタ電極１１１をマスクにしてＩＣＰ−ＲＩＥ法を用いて露出しているキャップ形成層２１０の途中までをエッチングし、この後、クエン酸系エッチング液を用いて残りのキャップ形成層２１０を除去することによって、キャップ１１０を形成し、この周囲のエミッタ形成層２０９を露出させる。このとき、後述するベース電極形成のために、あらかじめサイドエッチを入れておく。この後、形成されたキャップ１１０をマスクにして、塩酸系エッチング液を用いてエミッタ形成層２０９をエッチングし、エミッタ１０９を形成し、この周囲のベース形成層２０８を露出させる。この後、レジストマスク２５５を除去すれば、図２Ｈに示すようなエミッタメサ構造が形成される。
【００７１】
以上のようにして、キャップ１１０およびエミッタ１０９を形成した後、エミッタ１０９の周囲のベース形成層２０８の上に、ベース電極１１２を形成する。ベース電極１１２は、キャップ１１０およびエミッタ１０９を平面視で包含するような開口パターンを有するレジストマスクを、公知のリソグラフィ技術を用いて形成した後、電子ビーム蒸着法によりベース電極金属を堆積し、リフトオフ法によって形成すればよい。このように形成したベース電極１１２は、前述したサイドエッチによって、エミッタ１０９と接することなく、電気的に短絡することなく形成することができる。なお、ベース電極１１２形成時には、エミッタ電極１１１上にもベース電極金属１１２ａが堆積されることを注意しておく。
【００７２】
以上のようにしてベース電極１１２を形成した後、ベース電極１１２の形成領域を含むコレクタメサ形成領域を覆うレジストパターンを形成する。次いで、形成したレジストパターンをマスクにし、まず、ベース形成層２０８、コレクタ形成層２０７、サブコレクタ形成層２０６ｂの途中までをＩＣＰ−ＲＩＥ法で選択的にエッチング除去する。引き続き、残されたサブコレクタ形成層２０６ｂをクエン酸系エッチング液で除去することによって、図２Ｉに示すように、ベース１０８、コレクタ１０７、およびサブコレクタ１０６を形成する。
【００７３】
次に、ＨＢＴ素子を電気的に分離するために、第１金属層２０５、第２金属層２０４、第４金属層２０３および第３金属層２０２を、選択的にエッチング除去する工程を実施する。まず、図２Ｊに示すように、エッチングマスクを形成するための土台となるＢＣＢ絶縁保護膜２５６をスピン塗布法でウエハ全面に形成し、熱処理によって硬化させる。次に、ＨＢＴ素子上にレジストマスクを形成し、ＲＩＥ法によってＢＣＢ絶縁保護膜２５６を選択的にエッチング除去した後にレジストマスクを除去し、図２Ｋに示すように、メサ構造のＢＣＢ絶縁保護膜２５６ａを形成する。ＨＢＴを構成する半導体層や電極などは、ＢＣＢ絶縁保護膜２５６ａによって保護されることになる。
【００７４】
次に、図２Ｌに示すように、エッチングマスクを形成するためのＷ金属層２５７をスパッタ法により、ウエハ全面に堆積する。次に、レジストマスクを形成し、ＲＩＥ法によってＷ金属層２５７を選択的にエッチング除去し、レジストマスクを除去することで、図２Ｍに示すように、Ｗからなるエッチングマスク２５７ａを形成する。エッチングマスク２５７ａの形成時に、第１金属層２０５もエッチングされる結果、第４金属パターン層１０５も形成されることになる。
【００７５】
次に、エッチングマスク２５７ａおよび第４金属パターン層１０５をマスクにし、ＲＩＥ法によって、第２金属層２０４および第４金属層２０３をエッチングし、図２Ｎに示すように、第３金属パターン層１０４および第２金属パターン層１０３を形成する。例えば、エッチングガスとしてアルゴン（Ａｒ）と酸素（Ｏ2）の混合ガスを用いたドライエッチングによれば、Ｗに対してＡｕを選択的にエッチング除去することが可能である。このとき、Ｗから構成される第３金属層２０２は、エッチング停止層として機能することになるので、ＲＩＥエッチング工程によって、支持基板１０１がエッチングされることはない。
【００７６】
次に、残されたエッチングマスク２５７ａや不要な露出している第３金属層２０２を除去するために、ウエハ全面をＲＩＥ法によってエッチングし、図２Ｏに示すように、ＨＢＴメサ構造を実現する。例えば、エッチングガスとして六フッ化硫黄（ＳＦ6）を用いれば、Ａｕに対してＷを選択的にエッチング除去することが可能である。この結果、第１金属パターン層１０２が形成される。また、第４金属パターン層１０５の内、エッチングマスク２５７ａに接する部分がエッチングされるため、図２Ｏに示すように第４金属パターン層１０５が形成されることになるが、この第４金属パターン層の変化が、ＨＢＴの性能に影響を与えることはない。なお、以上の工程で形成された各金属パターン層により、ＨＢＴのコレクタ電極が構成されることを注意しておく。
【００７７】
最後に、ＢＣＢからなる絶縁保護膜２５８をスピン塗布法でウエハ全面に堆積して熱処理によって硬化させ、各電極へのスルーホールを形成した後に金属配線２５９を形成すれば、図２Ｐに示すような最終的なＨＢＴ構造が実現される。
【００７８】
以上に説明したように、本発明によれば、凸状の金属構造物を形成することによって、エミッタメサ直下に局所的な微細コレクタ電極を形成することができる。これにより、エミッタメサ周囲の外部領域に付随するコレクタ外部容量を大幅に削減することが可能となり、ＨＢＴのコレクタ容量は、ベースと局所的な微細コレクタ電極から形成される平行平板型キャパシタによって規定されることになる。この結果、ＨＢＴの高周波性能を大幅に改善することが可能となる。
【００７９】
さらに、本発明による実施の形態によれば、ウエハ接合技術を用いることによって、再結晶成長を実施する必要がない。このため、再成長にともなう不純物やダストの影響、これらにともなうＨＢＴの製造歩留まりの低下も心配する必要がない。このように、本発明によれば、外部容量を低減した高品質なＨＢＴが、容易に製造できるようになる。また、本発明では、ＨＢＴ半導体素子部と支持基板の間に金属パターン層が配置された構造となっているため、動作時にＨＢＴ半導体内部で発生した熱を、金属パターン層を介して効率的に支持基板へと散逸させることができるという付加的な特長も有している。
【００８０】
さらに、実施の形態によれば、Ｗからなる第１金属層から形成される第４金属パターン層とＷからなる第３金属層を、Ａｕからなる第２金属層と第４金属層に対し、各々、エッチングマスクとエッチング停止層として用いることができる。このため、微細な金属メサ形状を精度良く加工することができる。加えて、Ｗからなる第１金属パターン層は、第２金属パターン層、第３金属パターン層を構成するＡｕが、支持基板に移動・拡散することを防ぐ機能を果たすことができる。同様に、Ｗからなる第４金属パターン層は、第３金属パターン層および第２金属パターン層を構成するＡｕが、ＨＢＴの素子部の側に移動・拡散することを防ぐ機能を果たすことができる。
【００８１】
以上、本発明では、超高速集積回路を実現する上で有望なｎｐｎ型ＩｎＰ／ＧａＡｓＳｂ系ＨＢＴについて詳細に述べたが、同様な効果は、他のＨＢＴに対しても有効である。さらに、本発明は、前述した実施の形態のみに限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００８２】
１０１…支持基板、１０２…第１金属パターン層、１０３…第２金属パターン層、１０４…第３金属パターン層、１０５…第４金属パターン層、１０６…サブコレクタ、１０７…コレクタ、１０８…ベース、１０９…エミッタ、１１０…キャップ、１１１…エミッタ電極、１１２…ベース電極、１１２ａ…ベース電極金属、１４１…凸部。
【図１】
2016111209.tif 000003
【図２Ａ】
2016111209.tif 000004
【図２Ｂ】
2016111209.tif 000005
【図２Ｃ】
2016111209.tif 000006
【図２Ｄ】
2016111209.tif 000007
【図２Ｅ】
2016111209.tif 000008
【図２Ｆ】
2016111209.tif 000009
【図２Ｇ】
2016111209.tif 000010
【図２Ｈ】
2016111209.tif 000011
【図２Ｉ】
2016111209.tif 000012
【図２Ｊ】
2016111209.tif 000013
【図２Ｋ】
2016111209.tif 000014
【図２Ｌ】
2016111209.tif 000015
【図２Ｍ】
2016111209.tif 000016
【図２Ｎ】
2016111209.tif 000017
【図２Ｏ】
2016111209.tif 000018
【図２Ｐ】
2016111209.tif 000019
【図３】
2016111209.tif 000020
【図４Ａ】
2016111209.tif 000021
【図４Ｂ】
2016111209.tif 000022
【図４Ｃ】
2016111209.tif 000023
【図４Ｄ】
2016111209.tif 000024
【図４Ｅ】
2016111209.tif 000025
【図４Ｆ】
2016111209.tif 000026
【図４Ｇ】
2016111209.tif 000027
【図４Ｈ】
2016111209.tif 000028
【図４Ｉ】
2016111209.tif 000029