(57)【要約】【課題】受信信号を処理する動作周波数の増大に対して複数の信号処理を適正に同期させることができる受信装置を提供することである。【解決手段】実施形態の受信装置は、クロック発生器と、分周器と、記憶部と、出力部と、分配部と、複数の信号処理部とを持つ。分周器は、クロック発生器からのクロックを分周して、分周クロックを出力する。記憶部は、分周器からの分周クロックの立ち上り及び立ち下りの各タイミングに対応付けられたデータを有する少なくとも１つの制御データを記憶する。出力部は、分周器からの分周クロックの立ち上り及び立ち下りの各タイミングにおいて、記憶部に記憶されている少なくとも１つの制御データのデータを出力することによって、少なくとも１つの制御信号を出力する。複数の信号処理部は、分周器からの分周クロックの立ち上り及び立ち下りの各々のタイミングにおいて、分配部からの少なくとも１つの制御信号を取得する。【選択図】図１
2016163271.tif 000002
【特許請求の範囲】
【請求項１】
クロックを発生するクロック発生器と、
前記クロック発生器からの前記クロックを分周して、分周クロックを出力する分周器と、
前記分周器からの前記分周クロックの立ち上りおよび立ち下りの各々のタイミングに対応付けられたデータを有する少なくとも１つの制御データを記憶する記憶部と、
前記分周器からの前記分周クロックの立ち上りおよび立ち下りの各々のタイミングにおいて、前記記憶部に記憶されている前記少なくとも１つの制御データの前記データを、少なくとも１つの制御信号として出力する出力部と、
前記出力部からの前記少なくとも１つの制御信号を複数に分配して出力する分配部と、
前記分周器からの前記分周クロックの立ち上りおよび立ち下りの各々のタイミングにおいて、前記分配部からの前記少なくとも１つの制御信号を取得するとともに、前記少なくとも１つの制御信号および前記クロック発生器からの前記クロックに応じて受信信号を処理する複数の信号処理部と、
を備える、
受信装置。
【請求項２】
前記信号処理部は、
前記分周器からの前記分周クロックの立ち上りおよび立ち下りの各々のタイミングにおいて、前記少なくとも１つの制御信号をラッチする場合に１８０度の位相調整を行う、
請求項１に記載の受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、受信装置に関する。
【背景技術】
【０００２】
従来、受信した複数のアナログ信号を複数のＡＤコンバータによって複数のデジタル信号に変換し、複数のデジタル信号に対して直交復調などの信号処理を行なう受信装置がある。この受信装置においては、複数の信号処理を適正に同期させることが望まれている。しかしながら、複数のＡＤコンバータのサンプリング周波数の増大に伴って、複数の信号処理を適正に同期させることが困難になる可能性があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２０８７９０号公報
【非特許文献】
【０００４】
【非特許文献１】鬼追一雅、柏原陣、波多野雅俊、「ディジタル直交検波器の一構成法」、広島工業大学紀要研究編第４５巻、２０１１年、ｐｐ．２１３−２１７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、受信信号を処理する動作周波数の増大に対して複数の信号処理を適正に同期させることができる受信装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の受信装置は、クロック発生器と、分周器と、記憶部と、出力部と、分配部と、複数の信号処理部とを持つ。クロック発生器は、クロックを発生する。分周器は、クロック発生器からのクロックを分周して、分周クロックを出力する。記憶部は、分周器からの分周クロックの立ち上りおよび立ち下りの各々のタイミングに対応付けられたデータを有する少なくとも１つの制御データを記憶する。出力部は、分周器からの分周クロックの立ち上りおよび立ち下りの各々のタイミングにおいて、記憶部に記憶されている少なくとも１つの制御データのデータを出力することによって、少なくとも１つの制御信号を出力する。分配部は、出力部からの少なくとも１つの制御信号を複数に分配して出力する。複数の信号処理部は、分周器からの分周クロックの立ち上りおよび立ち下りの各々のタイミングにおいて、分配部からの少なくとも１つの制御信号を取得する。複数の信号処理部は、少なくとも１つの制御信号およびクロック発生器からのクロックに応じて受信信号を処理する。
【図面の簡単な説明】
【０００７】
【図１】実施形態の受信装置の構成例を示すブロック図。
【図２】実施形態の受信装置の制御信号出力部から出力される分周クロック、第１制御信号、および第２制御信号の例を示す図。
【図３】実施形態の受信装置の制御信号出力部から出力される分周クロック、第１制御信号、および第２制御信号の例を示す図。
【発明を実施するための形態】
【０００８】
以下、実施形態の受信装置を、図面を参照して説明する。
【０００９】
実施形態の受信装置１０は、図１に示すように、クロック発生器１１と、分周器１２と、制御信号出力部１３と、分配器１４と、複数の信号処理部およびアンテナとを備える。複数の信号処理部は、例えば、２つの信号処理部１５１，１５２などである。複数のアンテナは、例えば、２つのアンテナ１６１，１６２などである。
【００１０】
クロック発生器１１は、クロックを発生するとともに、クロックを複数に分配して出力する。クロック発生器１１は、分周器１２にクロックＣＬＫ０を出力する。クロック発生器１１は、複数の信号処理部１５１，１５２の各々にクロックＣＬＫ（ＡＤ）１，ＣＬＫ（ＡＤ）２を出力する。クロック発生器１１は、例えば、１ＧＨｚのクロックＣＬＫ０，ＣＬＫ（ＡＤ）１，ＣＬＫ（ＡＤ）２を出力する。
【００１１】
分周器１２は、クロック発生器１１からのクロックＣＬＫ０を分周して、分周クロックＣＬＫを出力する。分周器１２は、例えば、クロックＣＬＫ０の周波数を１／２に分周する。分周器１２は、例えば、５００ＭＨｚの分周クロックＣＬＫを出力する。
【００１２】
制御信号出力部１３は、例えば、ＦＰＧＡなどのプログラマブルロジックデバイスである。制御信号出力部１３は、制御データ記憶部１３１と、ＤＤＲ出力部１３２とを備える。
制御データ記憶部１３１は、例えば、トリガー信号およびリセット信号などの少なくとも１つの制御信号をデータとして記憶している。制御データ記憶部１３１は、分周器１２からの分周クロックＣＬＫの立ち上りおよび立ち下りの各々のタイミングに対応付けられたデータを有する少なくとも１つの制御データを記憶している。制御データ記憶部１３１は、例えば、第１制御データＣＮＴ１および第２制御データＣＮＴ２を記憶している。
第１制御データＣＮＴ１は、図２に示すように、分周クロックＣＬＫの立ち上りおよび立ち下りの各々のタイミングに対応付けられた複数のデータＤ１１，Ｄ１２，…を有している。第２制御データＣＮＴ２は、分周クロックＣＬＫの立ち上りおよび立ち下りの各々のタイミングに対応付けられた複数のデータＤ２１，Ｄ２２，…を有している。第１制御データＣＮＴ１および第２制御データＣＮＴ２は、例えば、３２ビットのデータである。
第１制御データＣＮＴ１は、例えば、複数のデータＤ１１，Ｄ１２，Ｄ１３，Ｄ１４，Ｄ１５，…として、｛１，１，１，１，０，…｝を有している。第２制御データＣＮＴ２は、例えば、複数のデータＤ２１，Ｄ２２，Ｄ２３，Ｄ２４，Ｄ２５，…として、｛１，１，１，０，０，…｝を有している。
【００１３】
ＤＤＲ出力部１３２は、分周クロックＣＬＫの立ち上りおよび立ち下りの各々のタイミングにおいて、制御データ記憶部１３１に記憶されている各制御データのデータを、各制御信号として出力する。ＤＤＲ出力部１３２は、例えば、分周クロックＣＬＫの立ち上りおよび立ち下りの各々のタイミングにおいて、第１制御データＣＮＴ１および第２制御データＣＮＴ２の各々のデータを出力する。ＤＤＲ出力部１３２は、図３に示すように、分周クロックＣＬＫの１クロック目の立ち上がりのタイミングで第１制御データＣＮＴ１の第１データＤ１１および第２制御データＣＮＴ２の第１データＤ２１を出力する。次に、ＤＤＲ出力部１３２は、分周クロックＣＬＫの１クロック目の立ち下がりのタイミングで第１制御データＣＮＴ１の第２データＤ１２および第２制御データＣＮＴ２の第２データＤ２２を出力する。次に、ＤＤＲ出力部１３２は、分周クロックＣＬＫの２クロック目の立ち上がりのタイミングで第１制御データＣＮＴ１の第３データＤ１３および第２制御データＣＮＴ２の第３データＤ２３を出力する。次に、ＤＤＲ出力部１３２は、分周クロックＣＬＫの２クロック目の立ち下がりのタイミングで第１制御データＣＮＴ１の第４データＤ１４および第２制御データＣＮＴ２の第４データＤ２４を出力する。次に、ＤＤＲ出力部１３２は、分周クロックＣＬＫの３クロック目の立ち上がりのタイミングで第１制御データＣＮＴ１の第５データＤ１５および第２制御データＣＮＴ２の第５データＤ２５を出力する。ＤＤＲ出力部１３２は、第１制御データＣＮＴ１および第２制御データＣＮＴ２の各々の全てのデータを出力した後には、再度、各々の第１データＤ１１，Ｄ２１から順次にデータを出力する。これによりＤＤＲ出力部１３２は、分周クロックＣＬＫの立ち上りおよび立ち下りの各々のタイミングに応じて、第１制御データＣＮＴ１および第２制御データＣＮＴ２の各々のデータを周期的に出力する。
【００１４】
分配器１４は、制御信号出力部１３からの少なくとも１つの制御信号を分周クロックＣＬＫとともに、複数に分配して出力する。分配器１４は、例えば、制御信号出力部１３からの第１制御データＣＮＴ１および第２制御データＣＮＴ２と分周クロックＣＬＫとを、複数に分配して出力する。
【００１５】
複数の信号処理部１５１，１５２の各々は、例えば、低ノイズ増幅器、フィルタ回路、アナログデジタル変換器、およびデジタル信号処理部などを備えている。複数の信号処理部１５１，１５２の各々は、複数のアンテナ１６１，１６２から出力される受信信号を処理する。複数のアンテナ１６１，１６２の各々は、電波を受信して、受信した電波に応じた受信信号を出力する。複数の信号処理部１５１，１５２の各々のアナログデジタル変換器は、例えば、クロック発生器１１からの各クロックＣＬＫ（ＡＤ）１，ＣＬＫ（ＡＤ）２に応じて受信信号のサンプリングを行う。
【００１６】
複数の信号処理部１５１，１５２の各々は、分配器１４からの分周クロックＣＬＫの立ち上りおよび立ち下りの各々のタイミングにおいて、分配器１４からの少なくとも１つの制御信号をラッチする。複数の信号処理部１５１，１５２の各々は、例えば、分周クロックＣＬＫの立ち上りおよび立ち下りの各々のタイミングにおいて、第１制御データＣＮＴ１および第２制御データＣＮＴ２の各々のデータをラッチする。
【００１７】
複数の信号処理部１５１，１５２の各々は、分周クロックＣＬＫの立ち上りおよび立ち下りの各々のタイミングにおいて、分配器１４からの少なくとも１つの制御信号をラッチする場合に１８０度の位相調整を行ってもよい。複数の信号処理部１５１，１５２の各々は、例えば、分周クロックＣＬＫの立ち上りのタイミングで制御信号をラッチできずに、次のタイミング、つまり分周クロックＣＬＫの立ち下がりのタイミングで制御信号をラッチした場合に、１８０°の位相調整を行う。
【００１８】
以上説明した実施形態によれば、制御信号をデータとして記憶し、分周クロックＣＬＫの立ち上り及び立ち下りのタイミングで出力する制御信号出力部１３を持つので、動作周波数が増大しても制御信号の出力タイミングを適正に規定することができる。制御信号出力部１３からの制御信号及び分周クロックＣＬＫを複数に分配して出力する分配器１４を持つので、複数の信号処理部１５１，１５２の各々に適正なタイミングの制御信号を入力することができる。分配器１４からの制御信号を、分周クロックＣＬＫの立ち上り及び立ち下りの各々のタイミングにおいてラッチする複数の信号処理部１５１，１５２を持つので、複数の信号処理を適正に同期させることができる。
【００１９】
分配器１４からの制御信号を分周クロックＣＬＫに応じてラッチする場合に１８０度の位相調整を行う複数の信号処理部１５１，１５２を持つので、回路の内部遅延などに起因する分周クロックＣＬＫと制御信号との位相ずれを適正に調整することができる。複数の信号処理部１５１，１５２は、例えば、ＦＰＧＡなどのデバイスの内部遅延、各基板内のパターン長、およびケーブル長などに起因する位相ずれを調整することができる。
【００２０】
以下、変形例について説明する。
上述した実施形態では、分周器１２は、クロックＣＬＫ０の周波数を１／２に分周するとしたが、これに限定されない。
分周器１２は、クロックＣＬＫ０の周波数を１／４などの他の分周比によって分周することによって制御信号出力部１３の動作速度を低下させてもよい。
【００２１】
以上説明した少なくともひとつの実施形態によれば、制御信号をデータとして記憶し、分周クロックＣＬＫの立ち上り及び立ち下りのタイミングで出力する制御信号出力部１３を持つので、動作周波数が増大しても出力タイミングを適正に規定することができる。制御信号出力部１３からの制御信号及び分周クロックＣＬＫを複数に分配して出力する分配器１４を持つので、複数の信号処理部１５１，１５２の各々に適正なタイミングの制御信号を入力することができる。分配器１４からの制御信号を、分周クロックＣＬＫの立ち上り及び立ち下りの各々のタイミングにおいてラッチする複数の信号処理部１５１，１５２を持つので、複数の信号処理を適正に同期させることができる。
【００２２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００２３】
１０…受信装置、１１…クロック発生器、１２…分周器、１３…制御信号出力部、１３１…制御データ記憶部、１３２…ＤＤＲ出力部、１４…分配器、１５１…信号処理部、１５２…信号処理部、１６１…アンテナ、１６２…アンテナ
【図１】
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【図２】
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【図３】
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