(57)【要約】【課題】放熱性が改善されたトランジスタを提供する。【解決手段】実施形態のトランジスタは、マルチフィンガー電極と、基板と前記基板の上に設けられた半導体動作層とを含む積層体であって、前記マルチフィンガー電極が配設された内部領域と、前記内部領域を取り囲む外部領域と、を有する、積層体と、少なくとも前記外部領域を覆い、かつ前記積層体を構成する層の熱伝導率よりも高い熱伝導率を有するダイアモンドを含む膜と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
マルチフィンガー電極と、
基板と前記基板の上に設けられた半導体動作層とを含む積層体であって、前記マルチフィンガー電極が配設された内部領域と、前記内部領域を取り囲む外部領域と、を有する、積層体と、
少なくとも前記外部領域を覆い、かつ前記積層体を構成する層の熱伝導率よりも高い熱伝導率を有するダイアモンドを含む膜と、
を備えたトランジスタ。
【請求項２】
前記外部領域の表面には溝部が設けられ、
前記膜は、前記溝部の底面と、内側面と、上端面と、を連続して覆う請求項１記載のトランジスタ。
【請求項３】
前記膜は、前記マルチフィンガー電極および前記内部領域をさらに覆う請求項１または２に記載のトランジスタ。
【請求項４】
前記内部領域の外側に設けられたゲート端子電極と、
前記内部領域の外側に設けられたドレイン端子電極と、
をさらに備え、
前記半導体動作層は、前記基板の上に設けられたチャネル層と、前記チャネル層の上に設けられたバリア層と、を含み、
前記マルチフィンガー電極は、前記バリア層の上に設けられ、前記ドレイン端子に接続されたフィンガードレイン電極と、フィンガーソース電極と、前記フィンガードレイン電極と前記フィンガーソース電極との間に設けられかつ前記ゲート端子電極に接続されたフィンガーゲート電極と、を含む、請求項１〜３のいずれか１つに記載のトランジスタ。
【請求項５】
前記ソースフィンガー電極は、前記バリア層の表面から前記基板の裏面に貫通する導電領域を有する請求項４記載のトランジスタ。
【請求項６】
前記膜は、ナノ結晶ダイアモンドまたはナノ多結晶ダイアモンドである請求項１〜５のいずれか１つに記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、トランジスタに関する。
【背景技術】
【０００２】
トランジスタの内部で生じた熱は、発熱領域から半導体基板を介して外部に排出される。
【０００３】
トランジスタの発熱領域は、半導体基板の上部に設けられた積層体の上面側にある場合が多い。たとえば、高周波高出力トランジスタの発熱領域は、積層体の表面近傍に設けられる。しかし、積層体を構成する層の熱伝導率は、金属やダイアモンドに比べて低く放熱性が不十分である。
【０００４】
このため、発熱領域から基板の裏面までの熱抵抗が大きく、基板の裏面の側に金属などの熱伝導体を設けても放熱性が十分ではない。      
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７６６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
放熱性が改善されたトランジスタを提供する。
【課題を解決するための手段】
【０００７】
実施形態のトランジスタは、マルチフィンガー電極と、基板と前記基板の上に設けられた半導体動作層とを含む積層体であって、前記マルチフィンガー電極が配設された内部領域と、前記内部領域を取り囲む外部領域と、を有する、積層体と、少なくとも前記外部領域を覆い、かつ前記積層体を構成する層の熱伝導率よりも高い熱伝導率を有するダイアモンドを含む膜と、を有する。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は第１の実施形態にかかるトランジスタの模式平面図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、である。
【図２】第２の実施形態にかかるトランジスタの模式平面図である。
【図３】図３（ａ）は第３の実施形態にかかるトランジスタの模式平面図、図３（ｂ）はＢ−Ｂ線に沿った模式断面図、図３（ｃ）は溝部の変形例の模式断面図、である。
【図４】図４（ａ）は第３の実施形態の第１変形例にかかるトランジスタの模式平面図、図４（ｂ）は第３の実施形態の第２変形例にかかるトランジスタの模式平面図、である。
【図５】第４の実施形態にかかるトランジスタの模式平面図である。
【図６】モノリシックマイクロ波集積回路の模式平面図である。
【図７】図７（ａ）は第５の実施形態にかかるバイポーラトランジスタの模式平面図、図７（ｂ）はＣ−Ｃ線に沿った模式断面図、である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施形態について説明する。
図１（ａ）は第１の実施形態にかかるトランジスタの模式平面図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、である。
トランジスタは、たとえば、ＨＥＭＴ（High  Electron  Mobility  Transistor)やＭＥＳＦＥＴ（Metal  Semiconductor  Field Effect  Transistor）などとすることができる。または、トランジスタは、バイポーラトランジスタでもよい。
【００１０】
図１（ａ）、（ｂ）において、トランジスタはＨＥＭＴであるものとする。電界効果トランジスタ１０は、マルチフィンガー電極３０と、積層体４０と、ダイアモンドを含む膜５０と、を有する。
【００１１】
積層体４０は、基板４１と、基板４１の上に設けられた半導体動作層４２とを含む。積層体４０、マルチフィンガー電極３０が配設された内部領域４２ａと、内部領域４２ａを取り囲む外部領域４２ｂと、を有する。膜５０は、少なくとも外部領域４２ｂを覆い、かつ積層体４０を構成する層の熱伝導率よりも高い導電率を有する熱伝導率を有する。
【００１２】
内部領域４２ａのうち、半導体動作層４２に生じた熱の一部は、基板４１を下方に向かう第１の熱流Ｆ１となり外部に排出される。
【００１３】
他方、半導体動作層で生じた発生熱の他の一部は、ダイアモンドを含む膜５０に沿って外方向に広がる。膜５０の熱伝導率は、半導体動作層４２を構成する層の熱伝導率や基板４１の熱伝導率よりも高いので、積層体４０内を横方向に広がりつつ下方に向かう第２の熱流Ｆ２となる。すなわち、ダイアモンドを含む膜５０は、チップ表面に設けられた熱放散板として作用する。
【００１４】
また、ＨＥＭＴは、内部領域４２ａの外側に設けられたゲート端子電極６２と、内部領域４２ａの外側に設けられたドレイン端子電極６０と、をさらに有することができる。半導体動作層４２は、基板４１の上に設けられたチャネル層４４と、チャネル層４４の上に設けられたバリア層（または、電子供給層）４６と、を含むことができる。なお、基板４１とチャネル層４４との間にバッファ層を設けてもよい。
【００１５】
マルチフィンガー電極３０は、バリア層４６の上に設けられ、ドレイン端子電極６０に接続されたフィンガードレイン電極２０と、フィンガーソース電極２４と、フィンガードレイン電極２０とフィンガーソース電極２４との間に設けられかつゲート端子電極６２に接続されたフィンガーゲート電極２８と、を含む。
【００１６】
フィンガーゲート電極２８は、バリア層４６の表面に設けられたＮｉなどを有し、ショットキー障壁を形成する。
【００１７】
フィンガーソース電極２４とフィンガードレイン電極２０とは、バリア層４６の表面にこの順に積層されたＴｉ／Ａｌ／Ｎｉ／Ａｕをそれぞれ有する。さらに、ＡｕやＣｕを数μｍ設けてボンディングパッド部を設けることができる。Ｔｉ層とバリア層４６との間を６００〜７００℃でアロイ化すると、オーミックコンタクトになるので好ましい。
【００１８】
膜５０は、たとえば、ナノ結晶ダイアモンド（ＮＣＤ：Nanocristalline  Diamond）、ナノ多結晶ダイアモンド（ＮＰＤ：Nano-polｙcrystalline  Diamond）、合成ダイアモンドなどとすることができる。ナノ結晶ダイアモンドは、粒径が数ｎｍ〜数百ｎｍのダイアモンド結晶が積み重なった膜からなり、熱伝導率が、たとえば、５００〜１５００Ｗ／ｍ・Ｋである。また、ナノ結晶ダイアモンドは、たとえば、４５０〜８００℃においてＣＶＤ（Chemical  Vapor  Deposition)法や気相成長法などを用いて形成できる。この場合、原料ガスをメタン、キャリアガスを水素やアルゴンなどとすることができる。
【００１９】
ダイアモンドを含む膜５０としてナノ結晶ダイアモンドを形成する場合、成長温度をフィンガーソース電極２４とフィンガードレイン電極２０のアロイ温度（６００〜７００℃）以下にすると、電極の劣化や金属拡散が抑制できるのでより好ましい。
【００２０】
図１では、ドレイン端子電極６０のワイヤボンディング領域６０ａと、ゲート端子電極６２のワイヤボンディング領域６２ａと、を除いたチップの表面が膜５０で覆われる。
【００２１】
ＨＥＭＴがＧａＮを含む窒化物系半導体からなるものとすると、その熱伝導率は、１３０〜２００Ｗ／ｍ・Ｋなどである。すなわち、ナノ結晶ダイアモンドの熱伝導率は、窒化物系半導体の熱伝導率の２．５〜１１．５倍である。また、ＳｉＣの熱伝導率は、１００〜３５０Ｗ／ｍ・Ｋなどである。すなわち、ナノ結晶ダイアモンドの熱伝導率は、ＳｉＣの熱伝導率の１．４〜１５倍である。
【００２２】
第１の実施形態では、発生熱の一部は、ダイアモンドを含む膜５０により、積層体４０の表面を広がりつつ、基板４１の下方に向かう第２の熱流Ｆ２となり外部に排出される。このため、放熱性を高めることができる。なお、Ｓｉの熱伝導率は、１４９Ｗ／ｍ・Ｋ近傍である。
【００２３】
図２は、第２の実施形態にかかるトランジスタの模式平面図である。
ダイアモンドを含む膜５０は、ドレイン端子電極６０およびゲート端子電極６２の外側に設けてもよい。膜５０のパターニングが必要であるが、端子電極のワイヤボンディング領域を露出させる工程は不要であり、プロセスが簡素になる。フィンガーソース電極２４は、バイアホール２５を介して、基板の裏面電極に接続される。
【００２４】
図３（ａ）は第３の実施形態にかかるトランジスタの模式平面図、図３（ｂ）はＢ−Ｂ線に沿った模式断面図、図３（ｃ）は溝部の変形例の模式断面図、である。
図３（ｂ）に表すように、外部領域４２ｂに設けられた膜５０は、積層体４０の表面に設けられた溝部７０の底面７０ａ、内側面７０ｂ、上端面７０ｃを覆うように設けられる。このように凹凸が設けられた膜５０は、溝部７０の深さＬ１を溝部７０のピッチＰ７０の２分の１にすることにより表面積を２倍にできる。また、溝部７０の深さＬ１を溝部７０のピッチＰ７０と同じにすることにより表面積を３倍にできる。
【００２５】
溝部７０のピッチＰ７０が大きすぎると、チップ表面に形成できる凹凸の数が少なくなり表面積を増加するのに限界がある。このため、ピッチＰ７０は、たとえば、フィンガーソース電極２４の中心と、フィンガードレイン電極２０の中心との間隔とするとよい。
【００２６】
溝部７０の深さＬ１を大きくしすぎると、溝部７０の底面近傍にＣＶＤ工程で原料ガスが入りにくくなる。このため、底面近傍でダイアモンドを含む膜５０の厚さが減少し、熱放散性が低下する。このため、深さＬＩは、ピッチＰ７０の２倍を以下とすることが好ましい。なお、図３（ｃ）に表すように、溝部７０の幅が上方に向かって拡幅すると、底面においても所望の膜厚を維持することが容易となる。溝部７０は、ＲＩＥ（Reactive  Ion  Etching）法などで形成可能である。
【００２７】
すなわち、内部領域４２ａから外部領域４２ｂに広がる熱流Ｆ２ａと、基板４１の裏面に向かう熱流Ｆ２ｂと、を含む第２の熱流Ｆ２が増加し、熱放散性がさらに高まる。なお、図３（ａ）はダイアモンドを含む膜５０を設ける前の模式平面図とする。
【００２８】
図３（ａ）において、発熱領域は、６つのセル領域がチップの長手方向に配列されて構成される。半導体動作層４２は、ＧａＮなどからなるバッファ層（０．１〜２μｍ）と、バッファ層（図示せず）の上に設けられＧａＮからなるチャネル層４４と、チャネル層４４の上に設けられヘテロ接合を形成するＡｌ０．２Ｇａ０．８Ｎからなるバリア層４６と、を含む。チャネル層４４の厚さは、たとえば、３〜２０ｎｍとする。バリア層４６の厚さは、５〜１００ｎｍなどとする。
【００２９】
この場合、上端部における膜５０の厚さＴ５０を半導体動作層４２の厚さ（略０．１μｍ）以上とすると、２次元的な横方向への熱放散が高まるので好ましい。もし、半導体動作層４２の厚さを２μｍ、膜厚Ｔ５０を２〜３０μｍ、などとすると、熱流Ｆ２が増加し横方向への熱放散を高めることができる。なお、ダイアモンドを含む膜５０を厚くすると、応力によりクラックを生じやすい。このため、膜厚Ｔ５０を３０μｍ以下とすることが好ましい。  
【００３０】
本図において、１つのセル領域は、４つのフィンガーゲート電極２８を有する。それぞれのフィンガーゲート電極２８は、フィンガーソース電極２４と、フィンガードレイン電極２０と、に挟まれる。それぞれのセル領域のフィンガーゲート電極２８は、束ねられてゲート端子電極６２に接続される。また、それぞれのセル領域のフィンガードレイン電極２０は、束ねられてドレイン端子電極６０に接続される。セル領域のゲート端子電極６２は、共通に接続されているが、それぞれに独立していてもよい。また、セル領域のドレイン端子電極６０は、共通に接続されているが、それぞれに独立していてもよい。
【００３１】
なお、積層体をＡｌＧａＡｓ系半導体とする場合、基板はＧａＡｓなどとすることができる。
【００３２】
図４（ａ）は第３の実施形態の第１変形例にかかるトランジスタの模式平面図、図４（ｂ）は第３の実施形態の第２変形例にかかるトランジスタの模式平面図、である。
図４（ａ）に表すように、ダイアモンドを含む膜５０は、外部領域４２ｂにおいてチャネル層４４の表面に配設されてもよい。また、図４（ｂ）に表すように、ダイアモンドを含む膜５０は、外部領域４２ｂにおいてバリア層４６の表面に配設されてもよい。この場合、内部領域４２ａと外部領域４２ｂとの間を、イオン注入法などを用いて電気的に分離することができる。
【００３３】
図５は、第４の実施形態にかかるトランジスタの模式平面図である。
溝部７０は、内部領域４２ａの長辺に平行である方向に延設されてもよい。また、たとえば、ドレイン端子電極６０と、内部領域４２ａとの間の積層体４０の表面に設けることができる。
【００３４】
図６は、モノリシックマイクロ波集積回路の模式平面図である。
第１〜第４の実施形態にかかるトランジスタを多段接続すると、モノリシックマイクロ波集積回路（ＭＭＩＣ：Microwave  Monolithic  Integrated  Circuit）とすることができる。ＭＭＩＣは、第１段目のＨＥＭＴの出力を２分岐し、２つのＨＥＭＴの出力を合成する。たとえば、溝部７０をそれぞれ覆うように、ダイアモンドを含む膜５０を破線で表す領域に設ける。このようにすると、高出力化が容易である。ＭＭＩＣは、トランジスタの集積度が高いので、ダイアモンドを含む膜５０により放熱性を改善すると、高周波特性の改善や信頼性の改善が容易となる。
【００３５】
図７（ａ）は第５の実施形態にかかるバイポーラトランジスタの模式平面図、図７（ｂ）はＣ−Ｃ線に沿った模式断面図、である。
バイポーラトランジスタは、マルチフィンガー電極１３０と、積層体１４０と、ダイアモンドを含む膜１５０と、を有している。
【００３６】
積層体１４０は、シリコン基板１４１と、シリコン基板１４１の上に設けられた半導体動作層１４２とを含む。積層体１４０は、マルチフィンガー電極１３０が配設される内部領域１４２ａと、内部領域１４２ａを取り囲む外部領域１４２ｂと、を有する。ダイアモンドを含む膜１５０は、少なくとも外部領域１４２ｂを覆い、シリコンの熱伝導率よりも高い導電率を有する熱伝導率を有する。
【００３７】
マルチフィンガー電極１３０は、フィンガーベース電極１２８と、フィンガーエミッタ電極１２４と、を含む。また、フィンガーベース電極１２８は、ベース端子電極１６２に接続される。フィンガーエミッタ電極１２４は、エミッタ端子電極１６４に接続される。
【００３８】
半導体動作層１４２は、シリコン基板１４１に設けられたコレクタエピタキシャル層１４４と、ベース層１４５と、ベースコンタクト層１４６と、エミッタ層１４７と、を含む。シリコン基板１４１は、コレクタ端子電極に接続することができる。フィンガーベース電極１２８の開口部と、フィンガーエミッタ電極１２４の開口部と、が設けられた絶縁層１４９を覆うようにダイアモンドを含む膜１５０が設けられる。バイポーラトランジスタは、コレクタエピタキシャル層１４４の近傍が発熱領域となる。膜１５０により放熱性を改善し、信頼性を高めることができる。
【００３９】
第１〜第５の実施形態によれば、半導体動作層の表面に設けられたダイアモンドを含む膜により、半導体動作層内で生じた熱がダイアモンドを腹膜に沿って２次元的に広がりつつ、半導体動作層および基板を通り外部に排出される。このため、トランジスタの放熱性が改善され、信頼性が高められる。このようなトランジスタは、マイクロ波通信機器やレーダー装置に広く用いることができる。
【００４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４１】
１０  電界効果トランジスタ、２０  フィンガードレイン電極、２４  フィンガーソース電極、２８  フィンガーゲート電極、３０  マルチフィンガー電極、４０  積層体、４１  基板、４２  半導体動作層、４２ａ  内部領域、４２ｂ  外部領域、４４  チャネル層、４６  バリア層、５０  ダイアモンドを含む膜、６０  ドレイン端子電極、６２  ゲート端子電極、７０  溝部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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