(57)【要約】【課題】引き揚げ電極から遠い制御電極の端までの距離が短く、半導体基板の面内での不均一動作が小さい半導体装置を提供することを目的とする。【解決手段】溝内の制御電極と、溝内においてソース電極と接続された補助電極と、半導体基板上に制御電極又は補助電極の一方と接続した第１の上部電極と、半導体基板上に制御電極又は補助電極の他方と接続した第２の上部電極とを有するＭＯＳＦＥＴの平面視において、溝は半導体基板の一方の端から他方の端へと延伸し、第１の上部電極は溝の延伸する方向と交差する方向に延伸して溝と交差するように設けられ、第２の上部電極は溝の延伸する方向と交差する方向に延伸して第１の上部電極を挟むように設けられている。【選択図】図２
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【特許請求の範囲】
【請求項１】
第1導電型の第1半導体領域と、
前記第1半導体領域上に配置された第２導電型の第２半導体領域と、
前記第２半導体領域上に配置された第１導電型の第３半導体領域と、
を含む半導体基板と、
前記第３半導体領域から前記第２半導体領域を貫通して前記第1半導体領域に達する溝と、
前記溝の側面に絶縁膜を介して配置された制御電極と、
前記溝内に前記制御電極と絶縁膜を介して配置された補助電極と、
前記制御電極又は前記補助電極の一方と電気的に接続し、前記半導体基板上に配置された第１の上部電極と、
前記制御電極又は前記補助電極の他方と電気的に接続し、前記半導体基板上に配置された第２の上部電極と、
を備え、
平面視において、
前記溝は前記半導体基板の一方の端から他方の端へと延伸し、
前記第１の上部電極は、前記溝の延伸する方向と交差する方向に延伸し、前記溝と交差するように設けられ、
前記第２の上部電極は、前記溝の延伸する方向と交差する方向に延伸し、前記第１の上部電極を挟むように備えることを特徴とする半導体装置。
【請求項２】
前記第１の上部電極は前記制御電極と接続し、
前記第２の上部電極は前記補助電極と接続することを特徴とする請求項１の半導体装置。
【請求項３】
平面視において、
前記第１の上部電極の直下に前記第３半導体領域が形成されていないことを特徴とする請求項１又は２の半導体装置。
【請求項４】
平面視において、
前記第１の上部電極の直下の少なくとも一部に前記第２半導体領域が形成されておらず、前記半導体基板の上面の少なくとも一部が前記第1半導体領域の上面となっていることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
【請求項５】
平面視において、
前記第１の上部電極が活性領域と活性領域の間に設けられていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
【請求項６】
前記溝の延伸する方向の前記第２の上部電極の端部は、前記溝の端部よりも前記半導体基板の端部側にあることを特徴とする請求項１〜５いずれか１項に記載の半導体装置。
【請求項７】
隣り合う前記溝の端部は接続溝で接続されており、
隣り合う前記溝内の前記補助電極は前記接続溝内の補助電極を介して接続していることを特徴とする請求項１〜６いずれか１項に記載の半導体装置。
【請求項８】
前記接続溝の幅は前記溝の幅よりも狭いことを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング動作を行うトレンチゲート型の半導体素子の構造に関する。
【背景技術】
【０００２】
大電流のスイッチング動作を行うスイッチング素子（パワー半導体素子）として、トレンチゲート型のパワーＭＯＳＦＥＴが広く用いられている。
【０００３】
トレンチゲート型のパワーＭＯＳＦＥＴは、一般的に第1導電型のドレイン領域と、第1導電型のドレイン領域の上に形成された第1導電型のドリフト領域と、第1導電型のドリフト領域上に選択的に形成された第２導電型のベース領域と、第２導電型のベース領域上に選択的に形成された第１導電型のソース領域と、ソース領域からベース領域を貫通してドリフト領域に達する溝と、ベース領域と対向する溝の側壁に絶縁膜を介して形成されたゲート電極と、ソース領域と電気的に接続したソース電極と、ドレイン領域と電気的に接続したドレイン電極とを備える。しかし、このようなトレンチゲート型のパワーＭＯＳＦＥＴはゲート電極とドリフト領域との対抗する面積が広いため、ゲート−ドレイン間の容量が大きくなる。これにより、オン／オフ時のミラー充電期間が長くなり、高速なスイッチング特性が得られないという問題がある。そこで、ゲート−ドレイン間容量を低減するため、溝内のゲート電極を左右に配置して、ドリフト領域と制御電極との対向する面積を小さくし、溝内のドリフト領域と対向する制御電極下の領域にソース電極と電気的に接続した補助電極を備える例が特許文献１に開示されている。さらに、ソース電極と電気的に接続した補助電極を制御電極よりも下方に突出するように配置した例が特許文献２に開示されている。
【０００４】
特許文献２に開示された構造によれば、ドリフト領域とゲート電極とが対向する面積を小さくし、溝内に配置された左右のゲート電極間にソース電極と電気的に接続した補助電極をゲート電極よりも下方に突出させることによって、補助電極によるドリフト領域の空乏層が広範囲に生じることが可能となる。更に、ドリフト領域の不純物濃度を高めることが可能となり、半導体素子のオン抵抗を低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−０８３９６３号公報
【特許文献２】特開２００７−１６５３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び２の半導体装置は、一般的なトレンチゲート型のパワーＭＯＳＦＥＴと比べて、溝内にゲート電極の他にソース電極と接続した補助電極を配しているため、ゲート電極と補助電極をどのように引き揚げるかが問題となる。例えば、特許文献１に記載の技術において、補助電極とゲート電極とを半導体基板上に引き揚げて上部電極と接続している例が示されている。ここでは、補助電極は半導体基板の一方の端部側から半導体基板上に引き揚げて上部電極と接続し、一方、ゲート電極は半導体基板の他方の端部側から半導体基板上に引き揚げて上部電極と接続している。このような場合、上部電極からゲート電極の端までの距離が長くなり、半導体基板の面内で不均一な動作が生じる問題がある。更に、ゲート電極の抵抗値が増大する問題もある。
【０００７】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第1導電型の第1半導体領域と、第1半導体領域上に配置された第２導電型の第２半導体領域と、第２半導体領域上に配置された第１導電型の第３半導体領域と、を含む半導体基板と、第３半導体領域から第２半導体領域を貫通して第1半導体領域に達する溝と、溝の側面に絶縁膜を介して配置された制御電極と、溝内に制御電極と絶縁膜を介して配置された補助電極と、制御電極又は補助電極の一方と電気的に接続し、半導体基板上に配置された第１の上部電極と、制御電極又は補助電極の他方と電気的に接続し、半導体基板上に配置された第２の上部電極と、を備え、平面視において、溝は前記半導体基板の一方の端から他方の端へと延伸し、第１の上部電極は溝の延伸する方向と交差する方向に延伸し溝と交差するように設けられ、第２の上部電極は溝の延伸する方向と交差する方向に延伸し、第１の上部電極を挟むように備えることを特徴とする。
【発明の効果】
【０００９】
本発明は以上のように構成されているので、制御電極の抵抗を低減でき、半導体基板の面内での不均一動作を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置１の断面図である。
【図２】半導体装置１の平面図である。
【図３】図２の半導体装置１のII―IIで切断した断面図である。
【図４】図２の半導体装置１のIII―IIIで切断した断面図である。
【図５】図２の半導体装置１のIV―IVで切断した断面図である。
【図６】図２の半導体装置１のV―Vで切断した断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態となる半導体装置について説明する。
【００１２】
図１で示す半導体装置（ＭＯＳＦＥＴ）１の断面図を図１である。この半導体装置１は、シリコンで構成された半導体基板２に形成されたトレンチゲート型の素子である。この半導体基板２においては、ドレイン領域となるN＋層１０の上に、ドリフト領域となるｎ−層２０、ベース領域となるｐ−層３０が順次形成されている。半導体基板２の表面側には、ｐ−層３０を貫通する溝（トレンチ）１００が形成されている。溝１００は、図１における紙面と垂直方向に延伸して並行に複数形成されており、図１においてはそのうちの一つ溝１００を中心に半導体装置１の断面図の一部のみ示されている。
【００１３】
半導体基板２の表面側においては、溝１００の両側に、ソース領域となるｎ＋層４０が形成されている。溝１００の内面（側面及び底面）には絶縁膜７１が形成されている。
【００１４】
まず、ゲート電極６０は、ｐ−層３０と対向する溝１００の左右の側壁部に沿ってそれぞれ設けられている。ただし、左右のゲート電極６０の各々は後述の第1の上部電極（バスライン）によって接続されている。ゲート電極６０は、例えば高濃度にドープされた導電性の多結晶シリコンで構成される。
【００１５】
一方、各溝１００内の左右のゲート電極６０の間において、左右のゲート電極６０と分離（絶縁）された補助電極５０がゲート電極６０よりも下方まで延伸するように形成されている。溝１００の底面においても絶縁膜７１は形成されているため、補助電極５０はその下のｎ−層２０とも絶縁される。この状態で、左右のゲート電極６０を覆い、かつ補助電極５０とその両側のゲート電極６０とを分離するように、層間絶縁膜７０が溝１００内に形成されている。
【００１６】
この状態で、半導体基板２及び層間絶縁膜７０の表面上に、ソース電極（第１の主電極）９０が形成されている。上記の構成により、ソース電極９０は、半導体基板２の表面においてｐ−層３０、ｎ＋層４０と接続される。層間絶縁膜７０により、ソース電極９０とゲート電極６０とは絶縁される。一方、半導体基板２の裏面全面には、Ｎ＋層（ドレイン領域）１０と電気的に接続されるドレイン電極（第２の主電極）８０が形成されている。
【００１７】
この構造においては、ゲート電極６０が溝１００の底面側に形成されず、溝１００の両側に分断されている。さらに、補助電極５０がソース電極９０と同電位（接地電位）とされるために、ゲート・ドレイン間の容量Ｃｇｄ（帰還容量）が低減される。
【００１８】
また、補助電極５０をゲート電極６０よりも深くまで延びるように配置しているので、溝１００の底部側における空乏層が良好に広がり、耐圧を向上させることが可能である。
【００１９】
図２は半導体装置１の平面図である。図１は図２のＩ―Ｉで切断した断面図である。図２の半導体装置１の平面図で示すように、半導体基板２の一方の端部２ａ側から他方の端部２ｂ側に向かって延伸する複数の溝１００を備える。複数の溝１００の端部は、隣り合う複数の溝１００の端部同士を接続している接続溝１０１を備える。半導体基板２の一方の端部と他方の端部との間に挟まれた中央側には、溝１００と交差し、溝１００から隣り合う溝１００の方向へと複数の溝１００上にわたって延伸する第1の上部電極（バスライン）３００が配置されている。第1の上部電極３００はゲート電極６０と電気的に接続している。第1の上部電極３００から離間し、第1の上部電極３００を挟むように第1の上部電極３００から半導体基板２の一方の端部２ａ側との間の領域と第1の上部電極３００から半導体基板２の他方の端部２ｂ側との間の領域のそれぞれには、第２の上部電極２００が配置されている。第２の上部電極は接続溝１０１上又は接続溝１０１よりも半導体基板２の端部側の半導体基板２上において補助電極５０と接続されている。さらに、第２の上部電極２００の各々は前述のソース電極９０と電気的に接続しているが、第２の上部電極２００とソース電極９０とが一体化されても良い。第２の上部電極２００は接続溝１０１上を含み、溝１００の延伸方向において接続溝１０１よりも半導体基板２の端部側にまで延伸している。
【００２０】
ｎ＋層４０は第1の上部電極３００から接続溝１０１間の領域において、溝１００に沿って左右に形成されている。なお、ゲート電極６０は接続溝１０１内及び第1の上部電極３００の直下の溝１００内に設けられていない。さらに、ｎ＋層４０は接続溝１０１の開口部近傍及び第1の上部電極３００の直下の溝１００の開口部近傍に設けられていない。これにより、第1の上部電極３００の直下は不活性領域となり、平面的に見て、第1の上部電極３００を挟むように半導体基板２の一方の端部２ａ側と半導体基板２の他方の端部２ｂ側に活性領域が形成されている。半導体装置１によれば、上部電極３００を半導体基板２の中央側に１本のみ設けているので、不活性領域が少ない半導体装置を提供することができる。よって、オン抵抗の小さい半導体装置を提供することができる。更に、半導体基板２の一方の端部２ａ側及び他方の端部２ｂ側に延伸するゲート電極の端部と第1の上部電極３００との距離が短いので、ゲート抵抗を低減することができ、半導体基板の面内で不均一な動作を抑制することができる。
【００２１】
溝１００にはゲート電極６０と補助電極５０を有する。ゲート電極６０は第1の上部電極３００から接続溝１０１に至る領域において備えられ、接続溝１０１内には設けられていない。これにより、接続溝１０１の幅を小さくすることができ、半導体装置を小型化することができる。なお、溝の幅とは溝の延伸する溝の長さ方向と垂直な溝の寸法を言う。さらに、ゲート電極６０はｎ＋層４０よりも第1の上部電極３００の近くまで延伸していることが望ましい。
【００２２】
一方、補助電極５０は溝１００内を延伸し、半導体基板２の一方の端部２ａ側及び他方の端部２ｂの接続溝１０１内にも延伸している。よって、補助電極５０は溝１００と接続溝１０１との接続部においてT字形状となっている。接続溝１０１内にも補助電極５０が設けられていることにより、隣り合う溝１００内の補助電極５０が電気的に接続される。従って、各々の溝１００に対して補助電極５０を半導体基板２上まで引き揚げなくて良い。
【００２３】
図２において、第1の上部電極３００を含み、II―IIで切断した断面を図３に、III―IIIで切断した断面を図４に示す。図３及び図４で示す半導体素子１の断面によれば、第1の上部電極３００の下にｐ−層３０とｎ＋層４０が配置されていない。更に、図３で示すように、各溝１００内の左右のゲート電極６０が溝１００の上方で補助電極５０の上方を跨ぐように互いに接続されて半導体基板２上に引き揚げられている。さらに、左右のゲート電極６０は半導体基板２上の層間絶縁膜７０に設けた孔を介して層間絶縁膜７０上の第1の上部電極３００と接続している。
【００２４】
図４は補助電極５０の延伸方向に沿って切断した断面である。図４において溝１００の補助電極５０に沿って切断した断面のため、ｐ−層３０及びゲート電極６０は断面図上では見えないが、説明のためにｐ−層３０を一点破線で示し、ゲート電極６０を波線で示している。図４で示すように、ｐ−層３０の端部は溝１００内のゲート電極６０よりも第1の上部電極３００側まで延伸している。また、ｐ−層３０は第1の上部電極３００の下で徐々に浅くなり、少なくとも第1の上部電極３００の下の一部領域においてｐ−層３０が設けられておらず、半導体基板２の上面にn-領域２０が露出している。また、補助電極５０は一方の接続溝１０１内から他方の接続溝１０１内へと延伸しており、第1の上部電極３００の下にも配置されている。
【００２５】
ゲート電極６０は第1の上部電極３００の下に設けられておらず、第1の上部電極３００から半導体基板２の一方の端部２ａの間の領域の第1の部分と、第1の上部電極３００から半導体基板２の他方の端部２ｂの間の領域の第２の部分に分割されて配置されている。ゲート電極６０は第1の上部電極３００の直下又はその外側近傍でゲート電極６０の第1の部分とゲート電極６０の第2の部分が半導体基板２の表面上に絶縁膜を介して引き揚げられる。さらに、半導体基板２の表面上に引き揚げられたゲート電極６０の第1の部分とゲート電極６０の第2の部分は半導体基板２の表面上の層間絶縁膜７０に設けた孔を介して層間絶縁膜７０上の第1の上部電極３００と接続される。
【００２６】
補助電極５０と第２の上部電極２００と接続について説明する。接続溝１０１内の補助電極５０を含み、補助電極５０の延伸方向に沿ったIV―IVで切断した半導体装置１の断面図を図５に示し、溝１００から接続溝１０１に至る補助電極５０の延伸方向に沿ったV―Vで切断した半導体装置１の断面図を図６に示す。なお、図５及び図６は半導体基板２の他方の端部2b側での断面図であるが、半導体基板２の一方の端部2a側の断面図は図５及び図６とは左右対称であって同様の構造である。
図５及び図６で示すように、N＋層１０上にｎ−層２０を有し、ｎ−層２０に達する接続溝１０１内に補助電極５０が絶縁膜７１を介して設けられている。補助電極５０は半導体基板２上に絶縁膜を介して引き揚げられ、引き揚げられた電極は層間絶縁膜７０に設けた孔を介して第２の上部電極２００と接続している。図６の断面図で示すように、第２の上部電極２００は接続溝１０１上を含み、溝１００の延伸方向において第２の上部電極２００は接続溝１０１よりも広い。更に、第２の上部電極２００は溝１００の延伸方向において接続溝１０１又は溝１００よりも半導体基板２の端部（２ａ、２ｂ）側まで形成されている。これにより、第２の上部電極２００はフィールドプレートとして機能して、半導体装置の端部側の耐圧を改善することができる。なお、図６において接続溝１０１よりも外側にはｐ―層３０が図示されていないが、ｐ―層３０は接続溝１０１よりも外側（半導体基板２の端部（２ａ、２ｂ）側）まで形成されていても良い。
【００２７】
また、接続溝１０１内にも補助電極５０が設けられていることにより、隣り合う溝１００内の補助電極５０が電気的に接続されている。従って、各々の溝１００に対して補助電極５０を半導体基板２上まで引き揚げなくて良く、複数の溝１００に対して１箇所だけ引き揚げても良い。
また、接続溝１０１を設けなくても良い。この場合、ゲート電極６０の引き揚げは上記実施例と同じであるが、補助電極５０は溝１００の端部又は溝１００よりも半導体基板２の端部側において半導体基板２上に引き揚げられ、第２の上部電極２００と接続される。
【００２８】
なお、溝１００内において、左右のゲート電極６０の間に補助電極５０を有し、補助電極５０がゲート電極６０よりも下まで延伸しているトレンチゲート型のパワーＭＯＳＦＥＴの例で示したが、溝１００内に絶縁されたゲート電極６０とゲート電極６０と溝１００の底面との間に絶縁された補助電極５０とを有するトレンチゲート型のパワーＭＯＳＦＥＴにおいても同様の構造を用いることができ、同様の効果を奏することは明らかである。
また、上記においては、半導体装置がトレンチゲート型のパワーＭＯＳＦＥＴであるものとしたが、ＩＧＢＴ等のトレンチゲート型の素子においても同様の構造を用いることができる。すなわち、半導体基板の表面において溝が形成され、その内面に形成された酸化膜と接するゲート電極及び補助電極が設けられ、半導体基板の表面側に形成された第１の主電極と裏面側に形成された第２の主電極との間に流れる動作電流がゲート電極に印加された電圧によってスイッチング制御される半導体装置であれば、同様の構造を採用することができ、同様の効果を奏することは明らかである。
【００２９】
また、第２の上部電極２００を補助電極５０と接続し、第１の上部電極３００をゲート電極６０と接続する例を示したが、第２の上部電極２００をゲート電極６０と接続し、第１の上部電極３００を補助電極５０と接続するようにしても良い。
【００３０】
また、上記の構成は、いずれもｎチャネル型の素子であったが、導電型（ｐ型、ｎ型）を逆転させ、ｐチャネル型の素子を同様に得ることができることは明らかである。この場合、図１に示されたアクセプタ濃度は、ｐ−層２３に対応するｎ−層におけるドナー濃度となる。また、半導体基板、ゲート電極等を構成する材料によらずに、上記の構造、製造方法を実現することができ、同様の効果を奏することも明らかである。
【符号の説明】
【００３１】
１    半導体装置
２    半導体基板
１０  N＋層
２０  ｎ−層
３０  ｐ―層
４０  ｎ＋層
５０  補助電極
６０  ゲート電極
７０  層間絶縁膜
８０  ソース電極（第１の主電極）
９０  ドレイン電極（第２の主電極）
１００  溝
１０１  接続溝
２００  第２の上部電極
３００  第１の上部電極
【図１】
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【図２】
2016072532.tif 000004
【図３】
2016072532.tif 000005
【図４】
2016072532.tif 000006
【図５】
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【図６】
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