(57)【要約】【課題】簡素化された製造工程により電極または配線の酸化および高抵抗化を抑制し、絶縁不良を低減する薄膜半導体基板の製造方法を提供する。【解決手段】薄膜半導体を備える薄膜トランジスタ基板１００の製造方法であって、基板１１０の上方にＣｕを主成分とする金属膜１６０を成膜する金属膜成膜工程と、金属膜１６０を所定の形状に加工することによりソース電極１６０ｓおよびドレイン電極１６０ｄを形成する電極配線形成工程と、窒素プラズマ１６０Ａをソース電極１６０ｓおよびドレイン電極１６０ｄに照射する窒素プラズマ照射工程と、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面および端部をＳｉＨ４ガス１６０Ｂに曝すシラン曝露工程と、ソース電極１６０ｓおよびドレイン電極１６０ｄの上に酸化物からなる絶縁層１７０を形成する絶縁層形成工程とを含む。【選択図】図６
2016111104.tif 000002
【特許請求の範囲】
【請求項１】
薄膜半導体を備える薄膜半導体基板の製造方法であって、
基板の上方に、前記薄膜半導体を構成する半導体層を形成する半導体層形成工程と、
前記基板の上方に、Ｃｕを主成分とする金属膜を成膜する金属膜成膜工程と、
前記金属膜を所定の形状に加工することにより電極または配線を形成する電極配線形成工程と、
前記電極配線形成工程の後、窒素プラズマを前記電極または配線に照射する窒素プラズマ照射工程と、
前記窒素プラズマ照射工程の後、前記電極または配線の表面および端部をＳｉＨ４ガスに曝すシラン曝露工程と、
前記シラン曝露工程の後、前記電極または配線の上に酸化物からなる絶縁層を形成する絶縁層形成工程とを含む
薄膜半導体基板の製造方法。
【請求項２】
前記窒素プラズマ照射工程では、Ｎ２ガスにより生成された前記窒素プラズマの積算電力密度が、０．５（Ｊ／ｃｍ２）以上かつ１５（Ｊ／ｃｍ２）以下となるよう、前記窒素プラズマを前記電極または配線に照射し、
前記シラン曝露工程では、ＳｉＨ４ガスの分子入射量が、０．１５（ｍｏｌ／ｃｍ２）以上かつ８．０（ｍｏｌ／ｃｍ２）以下となるよう、前記電極または配線の表面および端部をＳｉＨ４ガスに曝す
請求項１に記載の薄膜半導体基板の製造方法。
【請求項３】
前記シラン曝露工程では、前記電極または配線の表面および端部をＳｉＨ４ガスに曝すことにより、前記電極または配線の表面および端部に、９ｎｍ以上かつ７０ｎｍ以下の膜厚を有するＣｕシリサイド膜を形成する
請求項２に記載の薄膜半導体基板の製造方法。
【請求項４】
前記窒素プラズマ照射工程では、前記シラン曝露工程における前記電極または配線の表面および端部のシリサイド化を促進するために、前記窒素プラズマを照射して前記電極または配線の表面および端部を活性化させる
請求項１〜３のいずれか１項に記載の薄膜半導体基板の製造方法。
【請求項５】
さらに、
前記シラン曝露工程と前記絶縁層形成工程との間に、
Ｎ２ガスにより生成された窒素プラズマを前記電極または配線に照射するポスト窒素プラズマ照射工程を含む
請求項１〜４のいずれか１項に記載の薄膜半導体基板の製造方法。
【請求項６】
前記絶縁層形成工程では、シリコン酸化物からなる絶縁層を形成する
請求項１〜５のいずれか１項に記載の薄膜半導体基板の製造方法。
【請求項７】
前記半導体層は、酸化物半導体からなる
請求項１〜６のいずれか１項に記載の薄膜半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜半導体基板の製造方法に関する。
【背景技術】
【０００２】
液晶を利用した液晶表示装置または有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子または駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。
【０００３】
近年、上記のような表示装置において、多画素化、大面積化および薄型化の要求が厳しくなっている。このため、薄膜トランジスタがマトリクス状に形成されたＴＦＴ基板において、ＴＦＴ基板を構成する各機能層の薄型化、電極および配線の低損失化、ならびに層間絶縁層の高耐圧化が技術課題となっている。
【０００４】
特許文献１には、銅配線と絶縁性バリア膜との間に、銅よりも酸化還元電位の大きい元素を含む合金層が配置された半導体装置が開示されている。上記構成により、銅配線の酸化が防止されるので、銅酸化物による配線間ショート、絶縁耐圧の低下、およびマイグレーションの発生が抑制される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１６４４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述した従来の半導体装置では、銅配線と絶縁性バリア膜との間に、銅よりも酸化還元電位の大きい元素（Ｓｉ、Ｍｎ、Ａｌ、Ｃｏ、Ｎｉ）を含む合金層が形成される。このため、合金層形成に伴う製造工程の煩雑化、製造工数の増加、および配線抵抗の増加という課題がある。
【０００７】
本開示は、簡素化された製造工程により電極または配線の酸化および高抵抗化を抑制し、絶縁不良を低減する薄膜半導体基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、薄膜半導体基板の製造方法の一態様は、薄膜半導体を備える薄膜半導体基板の製造方法であって、基板の上方に、前記薄膜半導体を構成する半導体層を形成する半導体層形成工程と、前記基板の上方に、Ｃｕを主成分とする金属膜を成膜する金属膜成膜工程と、前記金属膜を所定の形状に加工することにより電極または配線を形成する電極配線形成工程と、前記電極配線形成工程の後、窒素プラズマを前記電極または配線に照射する窒素プラズマ照射工程と、前記窒素プラズマ照射工程の後、前記電極または配線の表面および端部をＳｉＨ４ガスに曝すシラン曝露工程と、前記シラン曝露工程の後、前記電極または配線の上に酸化物からなる絶縁層を形成する絶縁層形成工程とを含むことを特徴とする。
【発明の効果】
【０００９】
本開示によれば、絶縁層を形成する前に、窒素プラズマ照射およびシラン曝露を実行して電極または配線の表面および端部の表面改質処理を行う。よって、簡素化された製造工程で、電極または配線の酸化および高抵抗化を抑制し、絶縁不良を低減することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。
【図３】実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図４】実施の形態に係る薄膜トランジスタ基板の断面図である。
【図５Ａ】実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図５Ｂ】実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図６】実施の形態に係る窒素プラズマ照射工程およびシラン曝露工程における好適な処理条件を説明するグラフである。
【図７】シランガス導入時間と電極および絶縁層の界面における白濁レベルとの関係を示すグラフである。
【図８】窒素ガス導入時間と電極表面および端部における異物レベルとの関係を示すグラフである。
【発明を実施するための形態】
【００１１】
（本開示の基礎となった知見）
本発明者は、「背景技術」の欄において記載した従来の半導体装置に関し、以下の問題が生じることを見出した。
【００１２】
上記従来の半導体装置を大面積および高精細ディスプレイ用の薄膜トランジスタ基板として適用する場合、薄膜トランジスタのチャネル層として透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が用いられる。この場合、ＴＡＯＳ膜の劣化防止の観点から、Ｃｕからなるソース電極およびドレイン電極上の層間絶縁層にはシリコン酸化膜が用いられる。
【００１３】
この構成では、シリコン酸化膜の形成時にソース電極およびドレイン電極が酸化してしまうため、特許文献１に記載された構成のように、Ｃｕからなるソース電極およびドレイン電極の最上層には、酸化防止のキャップ層（例えばＣｕＭｎ層）が形成される。しかしながら、上記構成では、Ｃｕ以外の金属からなるキャップ層を形成する必要があるため、製造工数が増加する。また、例えば、現像槽のフィルタ詰まりなど、Ｍｎなどの金属を使用することによる特有のプロセス課題が発生する。さらに、電極の多層構造により配線抵抗が増加するという問題がある。
【００１４】
上記問題に対して、ソース電極およびドレイン電極の上に形成されるシリコン酸化膜の成膜工程との親和性の観点から、ソース電極およびドレイン電極の最上層をシリサイド化することで、シリコン酸化膜の形成時にソース電極およびドレイン電極が酸化されることを防止することが挙げられる。
【００１５】
しかしながら、ソース電極およびドレイン電極をはじめ、金属膜をパターン加工してＴＦＴ基板の電極および配線を形成する場合、電極および配線の端部には表面荒れが発生するためシリサイド化されにくい。加えて、大型基板になるほどシリサイド化の面内均一性が得られにくい。
【００１６】
そこで、本開示に係る薄膜半導体基板の製造方法は、薄膜半導体を備える薄膜半導体基板の製造方法であって、基板の上方に、前記薄膜半導体を構成する半導体層を形成する半導体層形成工程と、前記基板の上方に、Ｃｕを主成分とする金属膜を成膜する金属膜成膜工程と、前記金属膜を所定の形状に加工することにより電極または配線を形成する電極配線形成工程と、前記電極配線形成工程の後、窒素プラズマを前記電極または配線に照射する窒素プラズマ照射工程と、前記窒素プラズマ照射工程の後、前記電極または配線の表面および端部をＳｉＨ４ガスに曝すシラン曝露工程と、前記シラン曝露工程の後、前記電極または配線の上に酸化物からなる絶縁層を形成する絶縁層形成工程とを含む。
【００１７】
これにより、絶縁層を形成する前に、窒素プラズマおよびシラン曝露を順次実行し、電極または配線の表面および端部を活性化およびシリサイド化する。よって、簡素化された製造工程で、均一なシリサイド化を実現できるので、電極または配線の酸化および高抵抗化を抑制し、絶縁不良を低減することが可能となる。
【００１８】
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１９】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
【００２０】
また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【００２１】
（実施の形態）
［１．有機ＥＬ表示装置］
まず、薄膜半導体基板が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。図１は、本実施の形態に係る有機ＥＬ表示装置１０の一部切り欠き斜視図である。図２は、本実施の形態に係る有機ＥＬ表示装置１０のピクセルバンクの一例を示す斜視図である。
【００２２】
［１−１．構成］
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置された薄膜半導体基板（ＴＦＴ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２および透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
【００２３】
ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
【００２４】
有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。
【００２５】
また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
【００２６】
各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
【００２７】
ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
【００２８】
図２に示すように、有機ＥＬ表示装置１０の各画素３０は、３色（赤色、緑色、青色）のサブ画素３０Ｒ、３０Ｇ、３０Ｂによって構成されており、これらのサブ画素３０Ｒ、３０Ｇ、３０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素３０Ｒ、３０Ｇ、３０Ｂは、バンク２１によって互いに分離されている。
【００２９】
バンク２１は、ゲート配線５０に平行に延びる突条と、ソース配線６０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク２１の開口部）の各々とサブ画素３０Ｒ、３０Ｇ、３０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク２１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００３０】
陽極４１は、ＴＦＴ基板２０上の層間絶縁膜（平坦化層）上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。同様に、ＥＬ層４２は、陽極４１上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。透明な陰極４３は、複数のバンク２１上で、かつ、全てのＥＬ層４２（全てのサブ画素３０Ｒ、３０Ｇ、３０Ｂ）を覆うように、連続的に形成されている。
【００３１】
さらに、画素回路３１は、各サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に設けられており、各サブ画素３０Ｒ、３０Ｇ、３０Ｂと、対応する画素回路３１とは、コンタクトホールおよび中継電極によって電気的に接続されている。なお、サブ画素３０Ｒ、３０Ｇ、３０Ｂは、ＥＬ層４２の発光色が異なることを除いて同一の構成である。
【００３２】
［１−２．画素回路］
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置１０における画素回路３１の構成を示す電気回路図である。
【００３３】
図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
【００３４】
薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄおよびキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
【００３５】
薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端および薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０およびソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
【００３６】
なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素３０Ｒ、３０Ｇ、３０Ｂ）の薄膜トランジスタ３２および３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
【００３７】
［２．薄膜半導体基板の構成］
次に、本実施の形態に係る薄膜トランジスタ基板１００の構成について説明する。
【００３８】
図４は、本実施の形態に係る薄膜トランジスタ基板１００の断面図である。
【００３９】
薄膜トランジスタ基板１００は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、ＥＳ層１５０と、ソース電極１６０ｓおよびドレイン電極１６０ｄと、絶縁層１７０とを備えた薄膜半導体基板である。ゲート電極１２０、ゲート絶縁層１３０、酸化物半導体層１４０、ＥＳ層１５０、ならびに、ソース電極１６０ｓおよびドレイン電極１６０ｄは、薄膜トランジスタを形成する。図４に示すように、薄膜トランジスタ基板１００には、チャネル保護型でボトムゲート型のＴＦＴを備えており、また、トップコンタクト構造が採用されている。
【００４０】
以下、本実施の形態に係る薄膜トランジスタ基板１００の各構成要素について詳述する。
【００４１】
基板１１０は、絶縁材料からなる絶縁基板であり、例えば、石英ガラス、無アルカリガラスまたは高耐熱性ガラス等のガラス材料で構成されるガラス基板である。
【００４２】
なお、基板１１０は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、ポリイミド等の樹脂材料からなる樹脂基板等であってもよい。また、基板１１０は、リジッド基板ではなく、フレキシブルガラス基板またはフレキシブル樹脂基板等のシート状またはフィルム状の可撓性を有するフレキシブル基板であってもよい。フレキシブル樹脂基板としては、例えば、ポリイミドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層または積層で構成された基板を用いることができる。なお、基板１１０の表面にアンダーコート層を形成してもよい。
【００４３】
ゲート電極１２０は、基板１１０の上方に所定形状で形成された、Ｃｕを主成分とする金属層であり、具体的には、ＣｕまたはＣｕ合金等からなる導電膜の単層構造または多層構造を有している。ゲート電極１２０は、例えば、Ｍｏからなる第１層とＣｕからなる第２層との積層構造を有している。ゲート電極１２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。薄膜トランジスタ基板１００を、大面積および高精細ディスプレイ用のＴＦＴ基板に適用する場合、各電極および配線の低抵抗化が重要となる。この観点から、ゲート電極１２０の材料として、低抵抗材料であるＣｕを用いている。
【００４４】
なお、ゲート電極１２０の材料には、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタンまたはクロム等が用いられてもよい。一例として、ゲート電極１２０は、モリブデンタングステン膜（ＭｏＷ膜）で形成される単層構造の電極であってもよい。
【００４５】
ゲート絶縁層１３０は、ゲート電極１２０と酸化物半導体層１４０との間に配置される。本実施の形態において、ゲート絶縁層１３０は、ゲート電極１２０の上方に位置するように配置される。例えば、ゲート絶縁層１３０は、ゲート電極１２０が形成された基板１１０上の全面にゲート電極１２０を覆うように成膜される。ゲート絶縁層１３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００４６】
ゲート絶縁層１３０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、窒化シリコン膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜又は酸化ハフニウム膜等の単層膜、あるいは、これらの膜を複数積層した積層膜である。
【００４７】
シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、ゲート絶縁層１３０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層１４０の性能劣化を抑制できる。
【００４８】
酸化物半導体層１４０は、ゲート電極１２０に対向するように基板１１０の上方に形成される。具体的には、酸化物半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁層１３０上に形成される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁層１３０上に島状に形成される。酸化物半導体層１４０の膜厚は、例えば、３０ｎｍ〜１５０ｎｍである。
【００４９】
酸化物半導体層１４０の材料としては、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料である。例えば、酸化物半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。
【００５０】
Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。
【００５１】
酸化物半導体層１４０は、薄膜トランジスタ基板１００が有する薄膜トランジスタのチャネル層である。チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面および高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチックまたはフィルムなどのフレキシブル基板上に容易に形成することができる。
【００５２】
ＥＳ層１５０は、酸化物半導体層１４０上に配置される。具体的には、ＥＳ層１５０は、酸化物半導体層１４０を覆うようにゲート絶縁層１３０上に成膜される。ＥＳ層１５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００５３】
本実施の形態において、ＥＳ層１５０は、酸化物半導体層１４０のチャネル領域を保護する保護膜（チャネル保護層）として機能する。具体的には、ＥＳ層１５０は、酸化物半導体層１４０の上方に形成するソース電極１６０ｓおよびドレイン電極１６０ｄをエッチングによってパターニングする際に、酸化物半導体層１４０がエッチングされることを防止するエッチストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層１４０のバックチャネル側のプロセスダメージを低減することができる。
【００５４】
ＥＳ層１５０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜または酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
【００５５】
上述したように、シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、ＥＳ層１５０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層１４０の性能劣化を抑制できる。さらに、ＥＳ層１５０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、ＥＳ層１５０としては、例えば、シリコン酸化膜、酸化アルミニウム膜およびシリコン酸化膜の３層構造の積層膜を用いるとよい。
【００５６】
なお、ＥＳ層１５０の材料としては、上記のような無機物に限るものではなく、有機物を主成分とする材料を用いてもよい。
【００５７】
また、ＥＳ層１５０には、当該ＥＳ層１５０の一部を貫通するように開口部（コンタクトホール）が形成されている。このＥＳ層１５０の開口部を介して、酸化物半導体層１４０とソース電極１６０ｓおよびドレイン電極１６０ｄとが接続されている。
【００５８】
ソース電極１６０ｓおよびドレイン電極１６０ｄは、ＥＳ層１５０の上方に少なくとも一部が位置し、かつ、酸化物半導体層１４０と接続されるように所定形状で形成された、Ｃｕを主成分とする電極であり、具体的には、ＣｕまたはＣｕ合金等からなる導電膜の単層構造または多層構造を有している。ソース電極１６０ｓおよびドレイン電極１６０ｄは、それぞれ、例えば、Ｍｏからなる第１層とＣｕからなる第２層との積層構造を有している。ソース電極１６０ｓおよびドレイン電極１６０ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。薄膜トランジスタ基板１００を、大面積および高精細ディスプレイ用のＴＦＴ基板に適用する場合、各電極および配線の低抵抗化が重要となる。この観点から、ソース電極１６０ｓおよびドレイン電極１６０ｄの材料として、低抵抗材料であるＣｕを用いている。
【００５９】
また、ソース電極１６０ｓおよびドレイン電極１６０ｄは、ＥＳ層１５０上においては基板１１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、ＥＳ層１５０に形成された開口部を介して酸化物半導体層１４０に接続されている。
【００６０】
また、ソース電極１６０ｓ、ドレイン電極１６０ｄおよびゲート電極１２０の端部側面は、断面視において、基板１１０の法線方向から傾斜したテーパ形状を有している。
【００６１】
また、図４には明記していないが、ソース電極１６０ｓおよびドレイン電極１６０ｄの端部を含んだ最表面には、Ｃｕシリサイド膜１６０ｃが形成されている。このＣｕシリサイド膜１６０ｃにより、ソース電極１６０ｓおよびドレイン電極１６０ｄの上に形成される絶縁層１７０（シリコン酸化膜）の形成時に、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面および端部が酸化することを抑制できる。
【００６２】
なお、このＣｕシリサイド膜１６０ｃの膜厚は、９ｎｍ以上かつ７０ｎｍ以下であることが好ましい。Ｃｕシリサイド膜１６０ｃの膜厚が、９ｎｍより小さいと、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面および端部の酸化が進行し、絶縁層１７０の色ムラ（白濁）が発生し、均一な絶縁性が得られなくなる。また、Ｃｕシリサイド膜１６０ｃの膜厚が、７０ｎｍより大きいと、Ｃｕシリサイド膜１６０ｃの膜厚増加に伴って電極抵抗が増加してしまう。
【００６３】
Ｃｕシリサイド膜１６０ｃがソース電極１６０ｓおよびドレイン電極１６０ｄの表面および端部に形成されていない状態で、ソース電極１６０ｓおよびドレイン電極１６０ｄの上に絶縁層を形成する場合、当該絶縁層形成の前処理、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による窒素ガスのプラズマ照射による還元処理などにより、当該表面および端部の荒れが発生する。これにより、ソース電極１６０ｓおよびドレイン電極１６０ｄと絶縁層との密着性が低下し、熱マイグレーションが発生し、絶縁層が不均一となりＴＦＴの絶縁不良が発生してしまう。
【００６４】
これに対して、本実施の形態に係る薄膜トランジスタ基板１００のように、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面および端部にＣｕシリサイド膜１６０ｃが形成されていることにより、絶縁層１７０の形成における窒素ガスのプラズマなどから、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面および端部が保護される。これにより、上記表面および端部を起点とした熱マイグレーションの発生を抑制できる。よって、絶縁層１７０を介したショートを抑制でき、ＴＦＴの絶縁不良を抑制できる。
【００６５】
絶縁層１７０は、ソース電極１６０ｓおよびドレイン電極１６０ｄ上に配置される絶縁層である。具体的には、絶縁層１７０は、ソース電極１６０ｓおよびドレイン電極１６０ｄを覆うようにＥＳ層１５０上に成膜される。絶縁層１７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００６６】
絶縁層１７０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜または酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
【００６７】
シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、絶縁層１７０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層１４０の性能劣化を抑制できる。さらに、絶縁層１７０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、絶縁層１７０としては、例えば、シリコン酸化膜、酸化アルミニウム膜およびシリコン酸化膜の３層構造の積層膜を用いてもよい。
【００６８】
なお、ソース電極１６０ｓおよびドレイン電極１６０ｄと同様に、ゲート電極１２０の表面及び端部に、上述したＣｕシリサイド膜が形成されていてもよい。これにより、ゲート絶縁層１３０の形成における窒素ガスのプラズマなどから、ゲート電極１２０の表面および端部が保護されるので、当該表面および端部を起点とした熱マイグレーションの発生を抑制できる。
【００６９】
［３．薄膜半導体基板の製造方法］
次に、本実施の形態に係る薄膜トランジスタ基板１００の製造方法について、図５Ａおよび図５Ｂを用いて説明する。図５Ａおよび図５Ｂは、本実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【００７０】
［３−１．ゲート電極形成工程］
まず、図５Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に、Ｃｕを主成分とする金属膜を成膜する。次に、金属膜を所定の形状に加工してゲート電極１２０を形成する。例えば、基板１１０上に上記金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって当該金属膜を加工することにより、所定形状のゲート電極１２０を形成する。
【００７１】
具体的には、例えば、基板１１０としてガラス基板を準備し、基板１１０上に、２０ｎｍのＭｏからなる第１層と２００ｎｍのＣｕからなる第２層とをスパッタリングによって順に成膜する。
【００７２】
そして、フォトリソグラフィでレジストパターンを形成し、ＰＡＮ（Ｐｈｏｓｐｈｏｒｉｃ−Ａｃｅｔｉｃ−Ｎｉｔｒｉｃ−ａｃｉｄ）液を用いて、室温でのウェットエッチングによって第１層及び第２層を加工することにより、ゲート電極１２０を形成する。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてもよい。なお、第１層および第２層を加工する方法は、上記ウェットエッチングに限らず、各種反応性ガスまたは不活性ガスを用いたドライエッチングであってもよい。
【００７３】
上記のゲート電極形成工程により、ゲート電極１２０の端部側面は、断面視において、基板１１０の法線方向から傾斜したテーパ形状を有する。なお、ゲート電極１２０の端部に形成されるテーパ部のテーパ角は、小さい（基板の法線とテーパ部斜面とのなす角度が大きい）ほうが好ましい。これは、ゲート電極１２０の端部におけるテーパ角が大きいほど、その上に形成されるゲート絶縁層１３０がゲート電極１２０を被覆する被覆状態が不十分となり、ゲート電極１２０とソース電極１６０ｓまたはドレイン電極１６０ｄとがショートする可能性が高くなることに起因するものである。
【００７４】
また、基板１１０は、例えば、Ｇ８．５のガラス基板（厚さ：０．５ｍｍ、Ｘ：２５００ｍｍ×Ｙ：２２００ｍｍ）である。なお、ゲート電極１２０を形成する前に、基板１１０の表面にシリコン酸化膜等のアンダーコート層を形成してもよい。
【００７５】
［３−２．ゲート絶縁層形成工程］
次に、図５Ａの（ｂ）に示すように、ゲート電極１２０上にゲート絶縁層１３０を形成する。本実施の形態では、ゲート電極１２０を覆うようにして基板１１０上の全面にゲート絶縁層１３０を成膜する。
【００７６】
ゲート絶縁層１３０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜する。
【００７７】
［３−３．半導体層形成工程］
次に、図５Ａの（ｃ）に示すように、基板１１０の上方に、かつ、ゲート電極１２０に対向する位置に所定形状の酸化物半導体層１４０を形成する（半導体層形成工程）。例えば、ゲート絶縁層１３０上に酸化物半導体膜をスパッタリングによって成膜する。そして、フォトリソグラフィ及びエッチングによって酸化物半導体膜を加工することにより、所定形状の酸化物半導体層１４０を形成する。酸化物半導体層１４０は、薄膜トランジスタのチャネル層となる半導体層である。
【００７８】
具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素（Ｏ２）とアルゴン（Ａｒ）との混合ガス雰囲気でのスパッタリングによって、ゲート絶縁層１３０上に９０ｎｍのアモルファスＩｎＧａＺｎＯ膜を成膜する。より具体的な成膜条件は、例えば、ＤＣマグネトロンスパッタ法において、パワーが１２ｋＷ、成膜ガスの酸素分圧が４．５％、成膜レートが１００ｎｍ／ｍｉｎである。
【００７９】
そして、ゲート絶縁層１３０上に成膜されたアモルファスＩｎＧａＺｎＯをウェットエッチングすることで、酸化物半導体層１４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）及び界面活性剤を混合した薬液を用いて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【００８０】
［３−４．ＥＳ層形成工程］
次に、図５Ａの（ｄ）に示すように、酸化物半導体層１４０上にＥＳ層１５０を形成する。本実施の形態では、酸化物半導体層１４０を覆うようにしてゲート絶縁層１３０上の全面にＥＳ層１５０を成膜する。
【００８１】
ＥＳ層１５０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜する。
【００８２】
次に、図５Ａの（ｅ）に示すように、酸化物半導体層１４０の領域の一部を露出させるように、ＥＳ層１５０にコンタクトホールを形成する。具体的には、フォトリソグラフィ法及びエッチング法によってＥＳ層１５０の一部をエッチング除去することによって、ソースコンタクト領域及びドレインコンタクト領域となる領域上にコンタクトホール（開口部）を形成する。
【００８３】
例えば、ＥＳ層１５０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜にコンタクトホールを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
【００８４】
［３−５．金属膜成膜工程］
続いて、図５Ａの（ｅ）に示すように、ＥＳ層１５０の上に、Ｃｕを主成分とする金属膜１６０を成膜する（金属膜成膜工程）。具体的には、まず、ＥＳ層１５０の上に、ＥＳ層１５０に形成したコンタクトホールを埋めるようにして、２０ｎｍのＭｏからなる第１層と２００ｎｍのＣｕからなる第２層とをスパッタリングによって順に成膜する。
【００８５】
［３−６．電極配線形成工程］
次に、図５Ｂの（ａ）に示すように、金属膜１６０を所定の形状に加工してソース電極１６０ｓ及びドレイン電極１６０ｄを形成する（電極配線形成工程）。例えば、金属膜１６０を、フォトリソグラフィ及びエッチングによって加工することにより、所定形状のソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。具体的には、フォトリソグラフィでレジストパターンを形成し、ＰＡＮ液を用いて、室温でのウェットエッチングによって第１層及び第２層を加工することにより、ソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてもよい。なお、第１層および第２層を加工する方法は、上記ウェットエッチングに限らず、各種反応性ガスまたは不活性ガスを用いたドライエッチングであってもよい。
【００８６】
上記ソース電極１６０ｓ及びドレイン電極１６０ｄの形成工程により、ソース電極１６０ｓ及びドレイン電極１６０ｄの端部側面は、断面視において、基板１１０の法線方向から傾斜したテーパ形状を有する。
【００８７】
［３−７．窒素プラズマ照射工程］
次に、図５Ｂの（ｂ）に示すように、ソース電極１６０ｓ及びドレイン電極１６０ｄに、Ｎ２ガスにより生成された窒素プラズマ１６０Ａを照射する（窒素プラズマ照射工程）。窒素プラズマ１６０Ａの照射条件としては、例えば、Ｇ８．５の基板に対して、圧力が１００−２００Ｐａ、Ｎ２流量が１５０００−２００００ｓｃｃｍ、ＲＦパワーが３ｋＷ／１３ＭＨｚ、処理温度が２００−２５０℃、照射時間が３０秒である。これにより、この後の工程であるシランプラズマ照射工程におけるソース電極１６０ｓ及びドレイン電極１６０ｄの表面および端部のシリサイド化を促進するにあたり、当該表面および端部を活性化された状態とすることが可能となる。
【００８８】
［３−８．シラン曝露工程］
次に、図５Ｂの（ｃ）に示すように、ソース電極１６０ｓ及びドレイン電極１６０ｄに、ＳｉＨ４ガス１６０Ｂを曝露する（シラン曝露工程）。ＳｉＨ４ガス１６０Ｂの曝露条件としては、例えば、Ｇ８．５の基板に対して、圧力が１００−２００Ｐａ、ＳｉＨ４流量が８００−１２００ｓｃｃｍ、処理温度が２００−２５０℃、曝露時間が３００秒である。これにより、ソース電極１６０ｓ及びドレイン電極１６０ｄの表面および端部に、Ｃｕシリサイド膜１６０ｃが形成される。これにより、この後の絶縁層形成工程において絶縁層１７０を形成する際に用いられる窒素ガスのプラズマなどから、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面および端部が保護されるので、当該表面および端部を起点とした熱マイグレーションの発生を抑制できる。よって、絶縁層１７０を介したショートを抑制でき、ＴＦＴの絶縁不良を抑制できる。
【００８９】
なお、上記シラン曝露工程では、ＲＦプラズマを生成せずに、ソース電極１６０ｓ及びドレイン電極１６０ｄの表面および端部にＳｉＨ４ガス１６０Ｂを曝露したが、ＳｉＨ４ガスをＮ２ガスで希釈してＲＦプラズマを照射してもよい。
【００９０】
［３−９．絶縁層形成工程］
最後に、図５Ｂの（ｄ）に示すように、ソース電極１６０ｓおよびドレイン電極１６０ｄの上に、酸化物からなる絶縁層１７０を形成する（絶縁層形成工程）。本実施の形態では、ソース電極１６０ｓおよびドレイン電極１６０ｄを覆うようにしてＥＳ層１５０上の全面に絶縁層１７０を成膜する。
【００９１】
絶縁層１７０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
【００９２】
以上のようにして、図４に示す構成の薄膜トランジスタ基板１００を製造することができる。
【００９３】
なお、シラン曝露工程と絶縁層形成工程との間に、Ｎ２ガスにより生成された窒素プラズマをソース電極１６０ｓおよびドレイン電極１６０ｄに照射してもよい（ポスト窒素プラズマ照射工程）。ポスト窒素プラズマ照射工程における窒素プラズマの照射条件は、上述した窒素プラズマ照射工程における窒素プラズマの照射条件に準じた条件でよい。本工程を加えることにより、シラン曝露工程において形成されたＣｕシリサイド膜１６０ｃを、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面に定着化させることが可能となり、その後の絶縁層形成工程における絶縁層１７０の形成時においても、より安定的に存在することが可能となる。
【００９４】
なお、上述した窒素プラズマ照射工程、シラン曝露工程および絶縁層形成工程は、連続して行われることが好ましい。つまり、プラズマＣＶＤ装置を用いて窒素プラズマ照射、シラン曝露を実施した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、絶縁層１７０の成膜を行う。これにより、不純物が混入する可能性を低減することができる。
【００９５】
［４．窒素プラズマ照射工程およびシラン曝露工程における好適条件］
ここで、窒素プラズマ照射工程およびシラン曝露工程における処理条件について説明する。
【００９６】
図６は、実施の形態に係る窒素プラズマ照射工程およびシラン曝露工程における好適な処理条件を説明するグラフである。同図のグラフにおいて、縦軸は、窒素プラズマ照射工程においてソース電極１６０ｓ及びドレイン電極１６０ｄ上に照射される窒素プラズマ１６０Ａの積算電力密度を表している。また、横軸は、シラン曝露工程においてソース電極１６０ｓ及びドレイン電極１６０ｄへ入射されるＳｉＨ４ガス１６０Ｂの分子入射量を表している。
【００９７】
同図のグラフに示すように、窒素プラズマ照射工程におけるＮ２プラズマ積算電力密度は、０．５（Ｊ／ｃｍ２）以上かつ１５（Ｊ／ｃｍ２）以下であることが好ましい。また、シラン曝露工程におけるＳｉＨ４分子入射量は、０．１５（ｍｏｌ／ｃｍ２）以上かつ８．０（ｍｏｌ／ｃｍ２）以下であることが好ましい。
【００９８】
ＴＦＴの電極および配線をリソグラフィにてパターニング加工する場合には、加工端部に表面荒れが発生するため、シリサイド化されにくい。加えて、ＴＦＴ基板が大型になるほど、シリサイド化の面内均一性が得られにくい。これに対して、本実施の形態では、ＴＦＴの電極および配線をパターニング加工した後で、窒素プラズマ照射工程を上記のＮ２プラズマ積算電力密度で実行し、シラン曝露工程を上記のＳｉＨ４分子入射量で実行することにより、上記加工端部を含めて、面内均一なＣｕシリサイド層（キャップ層）を形成することが可能となる。
【００９９】
シラン曝露工程におけるソース電極１６０ｓ及びドレイン電極１６０ｄの表面及び端部のシリサイド化にあたり、ＳｉＨ４分子入射量が０．１５（ｍｏｌ／ｃｍ２）よりも少ない場合、その後の絶縁層形成工程におけるシリコン酸化膜により、ソース電極１６０ｓ及びドレイン電極１６０ｄのＣｕが酸化が進行する。これにより、ソース電極１６０ｓ及びドレイン電極１６０ｄと絶縁層１７０との界面において白濁などの色ムラが発生する。また、ＳｉＨ４分子入射量が８．０（ｍｏｌ／ｃｍ２）よりも多い場合、Ｃｕシリサイド膜１６０ｃの膜厚が増大し、電極抵抗が上昇してしまう。
【０１００】
窒素プラズマ照射工程における窒素プラズマ１６０Ａの照射は、その後のシラン曝露工程にてソース電極１６０ｓ及びドレイン電極１６０ｄの端部を十分にシリサイド化させるために、当該端部をＮ原子供給により活性化させるための処理である。Ｎ２プラズマ積算電力密度が０．５（Ｊ／ｃｍ２）よりも低い場合、ソース電極１６０ｓ及びドレイン電極１６０ｄの端部に熱マイグレーションによる突起が発生してしまう。また、Ｎ２プラズマ積算電力密度が１５（Ｊ／ｃｍ２）よりも高い場合、窒素プラズマ１６０Ａによる還元作用により、ソース電極１６０ｓ及びドレイン電極１６０ｄの表面及び端部の荒れが悪化し、絶縁層１７０との密着性が低下し、熱マイグレーションが発生するようになる。
【０１０１】
ここで、シラン曝露工程におけるＳｉＨ４分子入射量の好適な範囲を既定する境界条件について説明する。
【０１０２】
［４−１．シラン曝露工程における分子入射量の下限値］
まず、ＳｉＨ４分子入射量Ｓの下限値を導出する。
【０１０３】
ＳｉＨ４分子入射量Ｓは以下の式１で定義される。
ＳｉＨ４分子入射量Ｓ＝分子入射頻度Γ×処理時間ｔ１      （式１）
【０１０４】
式１において、分子入射頻度Γは、単位面積に毎秒入射する分子の数であり、以下の式２で表すことができる。
【数１】
2016111104.tif 000003
【０１０５】
式２において、ｐは圧力、ｍはＳｉＨ４１分子あたりの質量、ｋはボルツマン定数、Ｔは温度を表す。これらの変数ｐ、ｍ、およびＴに対して、ｐ＝１３３．３（Ｐａ）、ｍ＝０．０１８／アボガドロ定数（ｋｇ）、Ｔ＝５０３Ｋ（２３０℃）を代入すると、Γ＝３．６９×１０２４（１／ｍ２）が得られる。
【０１０６】
また、式１における処理時間ｔ１の下限値は、図７に示す実測データにより求められる。
【０１０７】
図７は、シランガス導入時間と電極および絶縁層の界面における白濁レベルとの関係を示すグラフである。同図のグラフにおいて、横軸は、ＳｉＨ４ガスのソース電極１６０ｓ及びドレイン電極１６０ｄへの導入時間を表し、縦軸は、ソース電極１６０ｓ及びドレイン電極１６０ｄと絶縁層１７０との界面における白濁レベルを表している。なお、白濁レベルは、数値が０に近いほど上記界面に色ムラはなく透明であり、数値が大きいほど白濁が進行していることを表している。また、本グラフの特性が得られたときの処理条件は、ｐ＝１３３．３（Ｐａ）およびＴ＝５０３Ｋ（２３０℃）である。
【０１０８】
図７のグラフより、ＳｉＨ４ガスの導入時間が長いほど上記界面において白濁レベルが良化しており、処理時間ｔ１＝２５０秒で、白濁が完全に見られなくなっている。以上の結果より、上記式１における処理時間ｔ１の下限値を２５０秒としている。
【０１０９】
式２により求められたΓ＝３．６９×１０２４（１／ｍ２）および図７の実測データより決定された処理時間ｔ１＝２５０秒を、式１に代入すると、ＳｉＨ４分子入射量Ｓの下限値Ｓｍｉｎは、０．１５３（ｍｏｌ／ｃｍ２）となる。
【０１１０】
また、Ｃｕシリサイド膜１６０ｃの膜厚Ｌは、以下の式３で表される。
【数２】
2016111104.tif 000004
【０１１１】
ここで、ＤはＣｕ中のＳｉ不純物拡散係数であり、以下の式４で表される。
【数３】
2016111104.tif 000005
【０１１２】
ここで、Ｄ０およびＱは、Ｃｕに１％以下のＳｉＨ４が入ったときの拡散パラメータであり、具体的には、Ｄ０＝５×１０８（ｍ２／ｍｏｌ）であり、Ｑ＝１１３（ｋＪ／ｍｏｌ）である。
【０１１３】
式３、式４、Ｔ＝５０３Ｋおよびｔ１＝２５０秒より、Ｃｕシリサイド膜１６０ｃの最小膜厚Ｌｍｉｎは、９．６ｎｍと算出される。
【０１１４】
［４−２．シラン曝露工程における分子入射量の上限値］
次に、ＳｉＨ４分子入射量Ｓの上限値を導出する。
【０１１５】
Ｃｕシリサイド膜１６０ｃの膜厚が増大すると電極抵抗が上昇してしまう。これより、ＳｉＨ４分子入射量の上限値Ｓｍａｘは、Ｃｕシリサイド膜１６０ｃが形成されたソース電極１６０ｓ及びドレイン電極１６０ｄの抵抗値が、３００ｎｍの膜厚を有するＡｌ電極の抵抗値と同等となる場合の値であると仮定する。
【０１１６】
まず、３００ｎｍの膜厚を有するＣｕ電極のシート抵抗の実測値は０．０７４（Ω／□）である。これより、Ｃｕの比抵抗Ｒｃは、２．２２（μΩ・ｃｍ）となる。一方、３００ｎｍの膜厚を有するＡｌ電極のシート抵抗Ｒａは、Ａｌの比抵抗が２．８（μΩ・ｃｍ）であることから、０．０９３（Ω／□）となる。ここで、Ｃｕ電極の表面がＬｍａｘ（ｎｍ）の膜厚でシリサイド化（Ｃｕ３Ｓｉ：比抵抗Ｒｓ＝１６．３（μΩ・ｃｍ））されるとし、シリサイド膜１６０ｃを含むＣｕ電極の合成抵抗が、３００ｎｍの膜厚を有するＡｌ電極のシート抵抗Ｒａと同等となる条件は、以下の式５で表される。
【数４】
2016111104.tif 000006
【０１１７】
式５に、上記比抵抗Ｒａ、ＲｃおよびＲｓを代入すると、Ｃｕシリサイド膜１６０ｃの最大膜厚Ｌｍａｘは、７０ｎｍと算出される。このシリサイド膜１６０ｃの最大膜厚Ｌｍａｘを式３に代入することにより、処理時間ｔ１の上限値＝１３３７７秒が算出される。この処理時間ｔ１の上限値とΓ＝３．６９×１０２４（１／ｍ２）とを式１に代入すると、ＳｉＨ４分子入射量の上限値Ｓｍａｘは、８．０（ｍｏｌ／ｃｍ２）と算出される。
【０１１８】
［４−３．窒素プラズマ照射工程における積算電力密度の下限値および上限値］
次に、窒素プラズマ照射工程におけるＮ２プラズマ積算電力密度Ｎの好適な範囲を既定する境界条件について説明する。
【０１１９】
Ｎ２プラズマ積算電力密度Ｎは以下の式６で定義される。
Ｎ２プラズマ積算電力密度Ｎ＝プラズマ電力密度Ｅ×プラズマ照射時間ｔ２    （式６）
【０１２０】
式６において、Ｎ２プラズマ積算電力密度Ｎは、単位面積あたりのプラズマ電力の積算値である。
【０１２１】
ここで、式６におけるプラズマ照射時間ｔ２の下限値および上限値は、図７に示す実測データにより求められる。
【０１２２】
図８は、窒素ガス導入時間と電極表面および端部における異物レベルとの関係を示すグラフである。同図のグラフにおいて、横軸は、Ｎ２ガスのソース電極１６０ｓ及びドレイン電極１６０ｄへの導入時間を表し、縦軸は、ソース電極１６０ｓ及びドレイン電極１６０ｄの端部におけるマイグレーションに伴う突起物（異物）の発生レベルを表している。なお、異物レベルは、数値が０に近いほど異物の発生が抑制され、数値が大きいほど異物の数および大きさが上昇していることを表している。
【０１２３】
図８のグラフより、Ｎ２ガスの導入時間が長いほど上記界面において異物レベルが良化している。ただし、図示していないが、Ｎ２ガスの導入時間が３００秒以上となると、異物レベルが飽和する傾向にある。これより、プラズマ照射時間ｔ２の上限値は、３００秒と決定される。
【０１２４】
また、Ｎ２ガスよりも還元力の強いＮＨ３プラズマの照射を３０秒間実施することによりマイグレーションに伴う突起物が消失するが、表面荒れが発生してＴＦＴの歩留まりが低下する。この実験結果と、ＮＨ３プラズマよりもＮ２ガス曝露の方が還元力が弱いという特質を考慮し、プラズマ照射時間ｔ２の下限値は、１０秒と決定される。
【０１２５】
一方、式６におけるプラズマ電力密Ｅは、ＴＦＴ基板１００に投入される電力を、ＴＦＴ基板の面積で割ったものであることから、例えば、Ｅ＝３０００（Ｗ）／５５０００（ｃｍ２）＝５．４×１０−２（Ｗ／ｃｍ２）と算出される。
【０１２６】
以上より、Ｎ２プラズマ積算電力密度の上限値Ｎｍａｘおよび下限値Ｎｍｉｎは、式６に、プラズマ照射時間ｔ２の上限値３００秒および下限値１０秒、ならびに、プラズマ電力密Ｅ＝５．４×１０−２（Ｗ／ｃｍ２）を代入することにより、上限値Ｎｍａｘは、１５（Ｊ／ｃｍ２）と算出され、下限値Ｎｍｉｎは、０．５（Ｊ／ｃｍ２）と算出される。
【０１２７】
なお、窒素プラズマ照射工程においてＮ２プラズマ積算電力密度を下限値Ｎｍｉｎ近傍に設定し、シラン曝露工程においてＳｉＨ４分子入射量を上限値Ｓｍａｘ近傍に設定した場合、過剰なシランガスにより、ソース電極１６０ｓ及びドレイン電極１６０ｄ表面からのＮ原子の脱離の影響が大きくなる。このため、ＳｉＨ４分子入射量の上限値Ｓｍａｘ近傍においては、Ｎ２プラズマ積算電力密度Ｎの必要量は増えると考えられる。よって、ＳｉＨ４分子入射量Ｓを８．０（ｍｏｌ／ｃｍ２）と設定する場合には、Ｎ２プラズマ積算電力密度の下限値Ｎｍｉｎを１．０（Ｊ／ｃｍ２）としてもよい。つまり、ＳｉＨ４分子入射量Ｓを下限値Ｓｍｉｎから上限値Ｓｍａｘへと増加させるにつれ、Ｎ２プラズマ積算電力密度の下限値Ｎｍｉｎを０．５（Ｊ／ｃｍ２）から１．０（Ｊ／ｃｍ２）へと変化させてもよい。
【０１２８】
［５．まとめ］
以上のように、本実施の形態に係るＴＦＴ基板１００の製造方法は、基板１１０の上方に、酸化物半導体層１４０を形成する半導体層形成工程と、基板１１０の上方に、Ｃｕを主成分とする金属膜１６０を成膜する金属膜成膜工程と、金属膜１６０を所定の形状に加工してソース電極１６０ｓおよびドレイン電極１６０ｄを形成する電極配線形成工程と、電極配線形成工程の後、窒素プラズマをソース電極１６０ｓおよびドレイン電極１６０ｄに照射する窒素プラズマ照射工程と、窒素プラズマ照射工程の後、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面および端部をＳｉＨ４ガスに曝すシラン曝露工程と、シラン曝露工程の後、ソース電極１６０ｓおよびドレイン電極１６０ｄの上に酸化物からなる絶縁層１７０を形成する絶縁層形成工程とを含む。
【０１２９】
上記構成によれば、窒素プラズマ照射およびシラン曝露を実行してソース電極１６０ｓ及びドレイン電極１６０ｄの表面および端部にＣｕシリサイド膜１６０ｃを形成することにより、電極表面改質が実行される。これにより、この後の絶縁層形成工程において絶縁層１７０を形成する際に用いられる窒素ガスのプラズマなどから、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面および端部が保護されるので、当該表面および端部を起点とした熱マイグレーションの発生を抑制できる。よって、簡素化された製造工程で、ソース電極１６０ｓ及びドレイン電極１６０ｄの酸化および高抵抗化を抑制し、絶縁層１７０を介したショートを抑制でき、ＴＦＴの絶縁不良を抑制できる。
【０１３０】
また、例えば、窒素プラズマ照射工程では、Ｎ２ガスにより生成された窒素プラズマ１６０Ａの積算電力密度Ｎが、０．５（Ｊ／ｃｍ２）以上かつ１５（Ｊ／ｃｍ２）以下となるよう、窒素プラズマ１６０Ａをソース電極１６０ｓ及びドレイン電極１６０ｄに照射し、シラン曝露工程では、ＳｉＨ４ガス１６０Ｂの分子入射量Ｓが、０．１５（ｍｏｌ／ｃｍ２）以上かつ８．０（ｍｏｌ／ｃｍ２）以下となるよう、ソース電極１６０ｓ及びドレイン電極１６０ｄの表面および端部をＳｉＨ４ガス１６０Ｂに曝してもよい。
【０１３１】
ＴＦＴの電極および配線をリソグラフィにてパターニング加工する場合には、加工端部に表面荒れが発生するため、シリサイド化されにくい。加えて、ＴＦＴ基板が大型になるほど、シリサイド化の面内均一性が得られにくい。これに対して、本実施の形態に係る窒素プラズマ照射工程を上記のＮ２プラズマ積算電力密度で実行し、シラン曝露工程を上記のＳｉＨ４分子入射量で実行することにより、上記加工端部を含めて、面内均一なＣｕシリサイド層（キャップ層）を形成することが可能となる。
【０１３２】
また、例えば、シラン曝露工程ではソース電極１６０ｓ及びドレイン電極１６０ｄの表面および端部をＳｉＨ４ガス１６０Ｂに曝すことにより、ソース電極１６０ｓ及びドレイン電極１６０ｄの表面および端部に、９ｎｍ以上かつ７０ｎｍ以下の膜厚を有するＣｕシリサイド膜１６０ｃを形成してもよい。
【０１３３】
Ｃｕシリサイド膜１６０ｃの膜厚が９ｎｍより小さいと、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面および端部の酸化が進行し、絶縁層１７０の色ムラ（白濁）が発生し、均一な絶縁性が得られなくなる。また、Ｃｕシリサイド膜１６０ｃの膜厚が７０ｎｍより大きいと、Ｃｕシリサイド膜１６０ｃの膜厚増加に伴って電極抵抗が増加してしまう。これに対し、Ｃｕシリサイド膜１６０ｃの膜厚を上記範囲とすることにより、ソース電極１６０ｓ及びドレイン電極１６０ｄの加工端部を含めて、面内均一なＣｕシリサイド層（キャップ層）を形成することが可能となる。
【０１３４】
また、例えば、窒素プラズマ照射工程では、シラン曝露工程におけるソース電極１６０ｓ及びドレイン電極１６０ｄの表面および端部のシリサイド化を促進するために、窒素プラズマを照射してソース電極１６０ｓ及びドレイン電極１６０ｄの表面および端部を活性化させてもよい。
【０１３５】
また、例えば、さらに、シラン曝露工程と絶縁層形成工程との間に、Ｎ２ガスにより生成された窒素プラズマをソース電極１６０ｓ及びドレイン電極１６０ｄに照射するポスト窒素プラズマ照射工程を含んでもよい。
【０１３６】
これにより、シラン曝露工程において形成されたＣｕシリサイド膜１６０ｃを、ソース電極１６０ｓおよびドレイン電極１６０ｄの表面に定着化させることが可能となり、その後の絶縁層形成工程における絶縁層１７０の形成時においても、より安定的に存在することが可能となる。
【０１３７】
また、例えば、絶縁層形成工程では、シリコン酸化物からなる絶縁層１７０を形成してもよい。
【０１３８】
これにより、シラン曝露工程および絶縁層形成工程において、同じシラン系ガスを用いることができるので、当該両工程を連続して行うことが可能となる。つまり、例えば、プラズマＣＶＤ装置を用いて、シラン曝露を実施した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、絶縁層１７０の成膜を行う。これにより、不純物が混入する可能性を低減することができる。
【０１３９】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
【０１４０】
そこで、以下では、他の実施の形態を例示する。
【０１４１】
例えば、上記の実施の形態では、Ｃｕを主成分とする金属膜がソース電極１６０ｓおよびドレイン電極１６０ｄに加工される態様を例示したが、これに限られない。上記金属膜は、例えば、ゲート電極１２０に加工されてもよい。また、上記金属膜は、薄膜トランジスタ基板の上に形成されるその他の配線に加工されてもよい。これらの場合には、各電極または配線の表面および端部Ｃｕシリサイド膜１６０ｃが形成されることにより、各電極または配線の酸化および高抵抗化を抑制し、層間絶縁層を介したショートを抑制でき、ＴＦＴの絶縁不良を抑制できる。
【０１４２】
また、上記の実施の形態では、薄膜トランジスタがボトムゲート型である例について示したが、トップゲート型でもよい。トップゲート型の構成においても、Ｃｕを主成分とする金属層を、ゲート電極、ソース電極、ドレイン電極、およびその他の配線の少なくともいずれかに適用することが可能である。
【０１４３】
また、上記実施の形態では、電極配線形成工程と絶縁層形成工程との間に、窒素プラズマ照射工程およびシラン曝露工程を１回ずつ行う製造方法を説明したが、電極配線形成工程と絶縁層形成工程との間において窒素プラズマ照射工程およびシラン曝露工程を複数回繰り返してもよい。
【０１４４】
また、上記の実施の形態では、シリコン酸化膜の成膜方式として、プラズマＣＶＤ法を例示したが、これに限られない。シリコン酸化膜の成膜方式としては、例えば、スパッタ法なども適用が可能である。
【０１４５】
また、上記の実施の形態では、ゲート絶縁層１２０、ＥＳ層１５０および絶縁層１７０における酸化性処理としてＮ２Ｏプラズマ処理を例に上げて説明したが、これに限らない。Ｎ２Ｏの代わりに酸素ガス（Ｏ２）を用いた酸素プラズマ処理でもよい。これにより、例えば、シリコン酸化膜の成膜ガスとして、シランガスと酸素ガスとを用いる場合は、酸素ガスを用いた酸素プラズマ処理を行うことで、成膜とプラズマ処理とを同一チャンバー内で連続的に実施することができる。したがって、装置の簡略化及び低コスト化などの生産上の利便性を高めることができる。
【０１４６】
また、プラズマ処理ではなく、酸化性のガスを用いたガス処理、あるいは、所定の温度で加熱を行う加熱処理（アニール処理）を酸化性処理として実施してもよい。また、酸化性処理のパラメータと薄膜トランジスタの閾値Ｖｔｈとの関係は、線形関係以外の関係であってもよい。
【０１４７】
また、例えば、上記の実施の形態では、ゲート絶縁層１２０、ＥＳ層１５０および絶縁層１７０が、ともにシリコン酸化膜から構成される例について示したが、これに限らない。例えば、ゲート絶縁層１２０、ＥＳ層１５０および絶縁層１７０は、例えば、酸化アルミニウム膜などの酸化膜から構成されてもよい。
【０１４８】
また、例えば、上記の実施の形態では、ゲート絶縁層１２０、ＥＳ層１５０および絶縁層１７０が１層構造である例について示したが、これに限らない。ゲート絶縁層１２０、ＥＳ層１５０および絶縁層１７０は、それぞれ、２層以上の酸化膜を含んでもよい。
【０１４９】
また、上記の実施の形態では、薄膜トランジスタ基板１００を用いた表示装置として有機ＥＬ表示装置１０について説明したが、上記実施の形態における薄膜トランジスタ基板１００は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
【０１５０】
また、上記の実施の形態では、薄膜トランジスタ基板１００を用いた表示装置として有機ＥＬ表示装置１０について説明したが、本発明に係る薄膜半導体基板は、薄膜半導体が薄膜トランジスタのチャネル層として用いられていない薄膜半導体基板であってもよい。例えば、薄膜半導体で構成された積層型ダイオードを備える半導体基板も本発明の薄膜半導体基板に含まれる。
【０１５１】
また、上述した有機ＥＬ表示装置１０などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
【０１５２】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
【０１５３】
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０１５４】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１５５】
本開示に係る薄膜半導体基板の製造方法は、酸化物半導体を用いた薄膜半導体基板の製造方法、および、薄膜トランジスタ基板を用いた有機ＥＬ表示装置などの表示装置の製造方法に利用することができる。
【符号の説明】
【０１５６】
１０    有機ＥＬ表示装置
２０、１００    薄膜トランジスタ基板（ＴＦＴ基板）
２１    バンク
３０    画素
３０Ｂ、３０Ｇ、３０Ｒ    サブ画素
３１    画素回路
３２、３３    薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ    ドレイン電極
３２ｇ、３３ｇ、１２０    ゲート電極
３２ｓ、３３ｓ、１６０ｓ    ソース電極
３４    キャパシタ
４０    有機ＥＬ素子
４１    陽極
４２    ＥＬ層
４３    陰極
５０    ゲート配線
６０    ソース配線
７０    電源配線
１１０    基板
１３０    ゲート絶縁層
１４０    酸化物半導体層
１５０    ＥＳ層
１６０    金属膜
１６０Ａ    窒素プラズマ
１６０Ｂ    ＳｉＨ４ガス
１６０ｃ    Ｃｕシリサイド膜
１７０    絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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