(57)【要約】【課題】薄膜ＴＦＴの絶縁不良を低減する薄膜トランジスタ基板の製造方法を提供する。【解決手段】薄膜トランジスタを備える薄膜トランジスタ基板１００の製造方法であって、基板１１０の上方に、Ｃｕを主成分とする金属膜を成膜する金属膜成膜工程と、当該金属膜を所定の形状に加工することによりゲート電極１２０を形成する電極配線形成工程と、当該電極配線形成工程の後、ゲート電極１２０を酸化処理する酸化工程と、当該酸化工程で酸化処理されたゲート電極１２０の表面上に、ＳｉＮ層１３１を形成する絶縁層形成工程と、基板１１０の上方に、薄膜トランジスタのチャネル層となる酸化物半導体層１４０を形成する半導体層形成工程とを含む。【選択図】図５Ａ
2016111151.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、
基板の上方に、Ｃｕを主成分とする金属膜を成膜する金属膜成膜工程と、
前記金属膜を所定の形状に加工することにより電極または配線を形成する電極配線形成工程と、
前記電極配線形成工程の後、前記電極または配線を酸化処理する酸化工程と、
前記酸化工程で酸化処理された前記電極または配線の表面上に、ＳｉおよびＮからなる絶縁層を形成する絶縁層形成工程と、
前記基板の上方に、前記薄膜トランジスタのチャネル層となる半導体層を形成する半導体層形成工程とを含む
薄膜トランジスタ基板の製造方法。
【請求項２】
前記酸化工程では、前記電極または配線の表面の接触角が所定値以上となるよう、前記電極または前記配線を酸化処理する
請求項１に記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記酸化工程の前に、予め取得した、前記接触角と前記絶縁層の短絡率との相関関係に基づいて前記所定値を算出し、
前記酸化工程では、前記接触角が前記所定値となる場合の処理条件で前記酸化処理を実行する
請求項２に記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記所定値は、５０度である
請求項２または３に記載の薄膜トランジスタ基板の製造方法。
【請求項５】
前記酸化工程では、Ｏ２アッシングにより前記電極または配線を酸化処理する
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項６】
前記電極または配線は、前記薄膜トランジスタのゲート電極を含み、
前記絶縁層は、ゲート絶縁層を含む
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記半導体層は、酸化物半導体からなる
請求項１〜６のいずれか１項に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
液晶を利用した液晶表示装置または有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ（ＯＬＥＤ：Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）表示装置等のアクティブマトリクス方式の表示装置には、スイッチング素子または駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。
【０００３】
近年、上記のような表示装置において、多画素化、大面積化および薄型化の要求が厳しくなっている。このため、薄膜トランジスタがマトリクス状に形成されたＴＦＴ基板において、ＴＦＴ基板を構成する各機能層の薄型化、電極および配線の低損失化、ならびに層間絶縁層の高耐圧化、品質安定性が技術課題となっている。
【０００４】
特許文献１には、パターニング形成された低抵抗な銅配線の断線およびショートを低減すべく、パターニング用レジストが形成された銅薄膜に酸化膜を形成する工程を含む銅配線形成方法が開示されている。これにより、銅配線端部のテーパ形状が改善される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−２２２７６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述した従来の銅配線形成方法では、レジストが配置されていない銅薄膜の表面は酸化されるが、パターン加工された後の銅配線の端部側面（テーパ部の表面）では酸化が進行していない。これにより、銅配線形成後の層間絶縁層の形成工程において、銅配線の端部に欠損部が発生して層間絶縁層に亀裂が発生し、ＴＦＴの絶縁不良が発生するという課題がある。
【０００７】
本開示は、薄膜ＴＦＴの絶縁不良を低減する薄膜トランジスタ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、薄膜トランジスタ基板の製造方法の一態様は、薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、基板の上方に、Ｃｕを主成分とする金属膜を成膜する金属膜成膜工程と、前記金属膜を所定の形状に加工することにより電極または配線を形成する電極配線形成工程と、前記電極配線形成工程の後、前記電極または配線を酸化処理する酸化工程と、前記酸化工程で酸化処理された前記電極または配線の表面上に、ＳｉおよびＮからなる絶縁層を形成する絶縁層形成工程と、前記基板の上方に、前記薄膜トランジスタのチャネル層となる半導体層を形成する半導体層形成工程とを含むことを特徴とする。
【発明の効果】
【０００９】
本開示によれば、金属膜が加工された状態の電極または配線を酸化処理するので、当該電極または配線の表面だけでなく端部側面（テーパ部）も酸化される。よって、絶縁層形成工程において、上記電極または配線の表面および端部が保護されるので、電極または配線の端部を起点とした欠損の発生を抑制でき、ＴＦＴの絶縁不良を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】実施の形態に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。
【図３】実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図４】実施の形態に係る薄膜トランジスタ基板の断面図である。
【図５Ａ】実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図５Ｂ】実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【図６】ゲート電極表面の接触角とＣｕ２＋比およびゲート絶縁層ショート率との関係を表すグラフである。
【図７】Ｃｕ２ＯおよびＣｕＯの結合エネルギー波形を比較した図である。
【発明を実施するための形態】
【００１１】
（本開示の基礎となった知見）
本発明者は、「背景技術」の欄において記載した従来の銅配線形成方法に関し、以下の問題が生じることを見出した。
【００１２】
大面積および高精細ディスプレイ用のＴＦＴ基板の場合、ＴＦＴの各電極（ゲート電極、ソース電極およびドレイン電極）または配線との密着性、緻密度および応力などの関係から、当該各電極または配線に密着する絶縁層としてＳｉおよびＮからなるＳｉＮ（シリコン窒化）層が用いられる。
【００１３】
一方、大面積および高精細ディスプレイ用のＴＦＴ基板には、各電極および配線の低抵抗化が必要であるため、各電極または配線にはＣｕを主成分とした金属膜が用いられる。
【００１４】
このような構成において、前述した従来の銅配線形成方法では、レジストが配置されていない銅薄膜の表面は酸化されるが、パターン加工された後の銅配線の端部側面（テーパ部の表面）では酸化が進行していない。この状態で、銅配線上に絶縁層であるＳｉＮ層を形成する場合、ＳｉＮ層形成の前処理、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法におけるアンモニアおよび窒素ガスのプラズマ照射による還元処理により、銅配線端部において結晶収縮が発生し欠損を発生させる。これにより、ＳｉＮ層に亀裂が発生してＴＦＴの絶縁不良が発生するという課題がある。
【００１５】
そこで、本開示に係る薄膜トランジスタ基板の製造方法は、薄膜トランジスタを備える薄膜トランジスタ基板の製造方法であって、基板の上方に、Ｃｕを主成分とする金属膜を成膜する金属膜成膜工程と、前記金属膜を所定の形状に加工することにより電極または配線を形成する電極配線形成工程と、前記電極配線形成工程の後、前記電極または配線を酸化処理する酸化工程と、前記酸化工程で酸化処理された前記電極または配線の表面上に、ＳｉおよびＮからなる絶縁層を形成する絶縁層形成工程と、前記基板の上方に、前記薄膜トランジスタのチャネル層となる半導体層を形成する半導体層形成工程とを含む。
【００１６】
これにより、Ｃｕ金属膜が加工されて電極または配線となった状態で、酸化処理を実行するので、当該電極または配線の表面だけでなく端部側面（テーパ部）も酸化される。よって、その後の絶縁層形成工程において、各種ガスおよびそのプラズマなどから、上記電極または配線の表面および端部が保護されるので、銅配線の端部を起点とした欠損の発生を抑制でき、ＴＦＴの絶縁不良を抑制できる。
【００１７】
以下、本開示の実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１８】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
【００１９】
また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
【００２０】
（実施の形態）
［１．有機ＥＬ表示装置］
まず、ＴＦＴ基板が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。図１は、本実施の形態に係る有機ＥＬ表示装置１０の一部切り欠き斜視図である。図２は、本実施の形態に係る有機ＥＬ表示装置１０のピクセルバンクの一例を示す斜視図である。
【００２１】
［１−１．構成］
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２および透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。
【００２２】
ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。
【００２３】
有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。
【００２４】
また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。
【００２５】
各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。
【００２６】
ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
【００２７】
図２に示すように、有機ＥＬ表示装置１０の各画素３０は、３色（赤色、緑色、青色）のサブ画素３０Ｒ、３０Ｇ、３０Ｂによって構成されており、これらのサブ画素３０Ｒ、３０Ｇ、３０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素３０Ｒ、３０Ｇ、３０Ｂは、バンク２１によって互いに分離されている。
【００２８】
バンク２１は、ゲート配線５０に平行に延びる突条と、ソース配線６０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク２１の開口部）の各々とサブ画素３０Ｒ、３０Ｇ、３０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク２１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００２９】
陽極４１は、ＴＦＴ基板２０上の層間絶縁膜（平坦化層）上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。同様に、ＥＬ層４２は、陽極４１上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。透明な陰極４３は、複数のバンク２１上で、かつ、全てのＥＬ層４２（全てのサブ画素３０Ｒ、３０Ｇ、３０Ｂ）を覆うように、連続的に形成されている。
【００３０】
さらに、画素回路３１は、各サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に設けられており、各サブ画素３０Ｒ、３０Ｇ、３０Ｂと、対応する画素回路３１とは、コンタクトホールおよび中継電極によって電気的に接続されている。なお、サブ画素３０Ｒ、３０Ｇ、３０Ｂは、ＥＬ層４２の発光色が異なることを除いて同一の構成である。
【００３１】
［１−２．画素回路］
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置１０における画素回路３１の構成を示す電気回路図である。
【００３２】
図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。
【００３３】
薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄおよびキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。
【００３４】
薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端および薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０およびソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。
【００３５】
なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素３０Ｒ、３０Ｇ、３０Ｂ）の薄膜トランジスタ３２および３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。
【００３６】
［２．薄膜トランジスタ基板の構成］
次に、本実施の形態に係る薄膜トランジスタ基板１００の構成について、図４を用いて説明する。図４は、本実施の形態に係る薄膜トランジスタ基板１００の断面図である。
【００３７】
薄膜トランジスタ基板１００は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、絶縁層１５０と、ソース電極１６０ｓおよびドレイン電極１６０ｄと、保護層１７０とを備える。ゲート電極１２０、ゲート絶縁層１３０、酸化物半導体層１４０、絶縁層１５０、ならびに、ソース電極１６０ｓおよびドレイン電極１６０ｄは、薄膜トランジスタを形成する。図４に示すように、薄膜トランジスタ基板１００には、チャネル保護型でボトムゲート型のＴＦＴを備えており、また、トップコンタクト構造が採用されている。
【００３８】
以下、本実施の形態に係る薄膜トランジスタ基板１００の各構成要素について詳述する。
【００３９】
基板１１０は、絶縁材料からなる絶縁基板であり、例えば、石英ガラス、無アルカリガラスまたは高耐熱性ガラス等のガラス材料で構成されるガラス基板である。
【００４０】
なお、基板１１０は、ガラス基板に限らず、ポリエチレン、ポリプロピレン、ポリイミド等の樹脂材料からなる樹脂基板等であってもよい。また、基板１１０は、リジッド基板ではなく、フレキシブルガラス基板またはフレキシブル樹脂基板等のシート状またはフィルム状の可撓性を有するフレキシブル基板であってもよい。フレキシブル樹脂基板としては、例えば、ポリイミドやポリエチレンテレフタレート、ポリエチレンナフタレート等のフィルム材料の単層または積層で構成された基板を用いることができる。なお、基板１１０の表面にアンダーコート層を形成してもよい。
【００４１】
ゲート電極１２０は、基板１１０の上方に所定形状で形成された、Ｃｕを主成分とする金属層であり、具体的には、ＣｕまたはＣｕ合金等からなる導電膜の単層構造または多層構造を有している。ゲート電極１２０は、例えば、Ｍｏからなる第１層１２１とＣｕからなる第２層１２２との積層構造を有している。ゲート電極１２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。薄膜トランジスタ基板１００を、大面積および高精細ディスプレイ用のＴＦＴ基板に適用する場合、各電極および配線の低抵抗化が重要となる。この観点から、ゲート電極１２０の材料として、低抵抗材料であるＣｕを用いている。
【００４２】
ここで、ゲート電極１２０の端部側面は、断面視において、基板１１０の法線方向から傾斜したテーパ形状を有している。また、図４には明記していないが、ゲート電極１２０の端部を含んだ最表面には、銅酸化膜が形成されている。なお、この銅酸化膜の膜厚は、数Å程度であり、数原子層に相当する。また、この銅酸化膜がゲート電極１２０の最表面に形成されることにより、ゲート電極１２０の表面の接触角は５０度以上となっていることが好ましい。
【００４３】
銅酸化膜がゲート電極１２０の端部に形成されていない状態で銅配線上にゲート絶縁層を形成する場合、ゲート絶縁層形成の前処理、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によるアンモニアおよび窒素ガスのプラズマ照射による還元処理により、銅配線端部の結晶収縮が発生して欠損を発生させる。これにより、ゲート絶縁層に亀裂が発生してＴＦＴの絶縁不良が発生してしまう。
【００４４】
これに対して、本実施の形態に係る薄膜トランジスタ基板１００のように、ゲート電極１２０の端部に銅酸化膜が形成されていることにより、その後のＳｉＮ層１３１の形成におけるアンモニアや窒素ガスのプラズマなどから、ゲート電極１２０の表面および端部が保護されるので、当該端部を起点とした欠損の発生を抑制できる。よって、ゲート絶縁層１３０を介したゲート電極１２０と酸化物半導体層１４０とのショート、ならびに、ゲート絶縁層１３０および絶縁層１５０を介したゲート電極１２０とソース電極１６０ｓまたはドレイン電極１６０ｄとのショートを抑制でき、ＴＦＴの絶縁不良を抑制できる。
【００４５】
ゲート絶縁層１３０は、ゲート電極１２０と酸化物半導体層１４０との間に配置される。本実施の形態において、ゲート絶縁層１３０は、ゲート電極１２０の上方に位置するように配置される。例えば、ゲート絶縁層１３０は、ゲート電極１２０が形成された基板１１０上の全面にゲート電極１２０を覆うように成膜される。ゲート絶縁層１３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００４６】
ゲート絶縁層１３０は、ＳｉＮ層１３１と、シリコン酸化物層１３２とを備える。
【００４７】
ＳｉＮ層１３１は、ゲート電極１２０の表面上に形成され、電気絶縁性を有しＳｉおよびＮからなるシリコン窒化物材料で構成された絶縁層である。ＳｉＮ層１３１の膜厚は、例えば、３４０ｎｍである。
【００４８】
シリコン酸化物層１３２は、ＳｉＮ層１３１の上に形成され、電気絶縁性を有するシリコン酸化物材料から構成された絶縁層である。シリコン酸化物層１３２の膜厚は、例えば、１０ｎｍである。
【００４９】
なお、ゲート絶縁層全体をシリコン酸化物のみで形成せずに、シリコン窒化物を使用する理由は、以下の通りである。
【００５０】
一般に、シリコン酸化膜は、シリコン窒化膜よりも膜内の水素量（すなわち、水素含有量）を低減することができる。これにより、ゲート絶縁層としてシリコン酸化膜を用いれば酸化物半導体層１４０が取り込む水素量を低減することができ、酸化物半導体層１４０の低抵抗化を抑制することが可能となる。しかしながら、シリコン酸化膜の応力を成膜条件によって制御することは困難であるため、薄膜トランジスタのゲート絶縁層として適応できる程度に緻密なシリコン酸化膜を形成する場合には、シリコン酸化膜の圧縮応力が大きくなることを避けられない。これより、シリコン酸化膜だけでゲート絶縁層全体を形成すると、圧縮応力が大きく、かつ、膜厚も大きいゲート絶縁層が形成されることとなり、基板１１０が反ってしまう。
【００５１】
上記観点から、本実施の形態に係る薄膜トランジスタ基板１００では、シリコン酸化膜よりも緻密な膜質を有し応力の制御が可能なシリコン窒化膜をゲート絶縁層として使用している。ただし、酸化物半導体層１４０と近接する領域において、ＳｉＮ層１３１よりも十分薄いシリコン酸化膜で構成されたシリコン酸化物層１３２を配置していることにより、基板１１０の反りが発生しない範囲で酸化物半導体層１４０が取り込む水素量をより低減することが可能となる。
【００５２】
酸化物半導体層１４０は、ゲート電極１２０に対向するように基板１１０の上方に形成される。具体的には、酸化物半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁層１３０上に形成される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁層１３０上に島状に形成される。酸化物半導体層１４０の膜厚は、例えば、３０ｎｍ〜１５０ｎｍである。
【００５３】
酸化物半導体層１４０の材料としては、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料である。例えば、酸化物半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。
【００５４】
Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。
【００５５】
酸化物半導体層１４０は、薄膜トランジスタ基板１００が有する薄膜トランジスタのチャネル層である。チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面および高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチックまたはフィルムなどのフレキシブル基板上に容易に形成することができる。
【００５６】
絶縁層１５０は、酸化物半導体層１４０上に配置される。具体的には、絶縁層１５０は、酸化物半導体層１４０を覆うようにゲート絶縁層１３０上に成膜される。絶縁層１５０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００５７】
本実施の形態において、絶縁層１５０は、酸化物半導体層１４０のチャネル領域を保護する保護膜（チャネル保護層）として機能する。具体的には、絶縁層１５０は、酸化物半導体層１４０の上方に形成するソース電極１６０ｓおよびドレイン電極１６０ｄをエッチングによってパターニングする際に、酸化物半導体層１４０がエッチングされることを防止するエッチストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層１４０のバックチャネル側のプロセスダメージを低減することができる。
【００５８】
絶縁層１５０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜または酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
【００５９】
シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生が少ない。したがって、絶縁層１５０としてシリコン酸化膜を用いることによって、水素還元による酸化物半導体層１４０の性能劣化を抑制できる。さらに、絶縁層１５０として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、絶縁層１５０としては、例えば、シリコン酸化膜、酸化アルミニウム膜およびシリコン酸化膜の３層構造の積層膜を用いるとよい。
【００６０】
なお、絶縁層１５０の材料としては、上記のような無機物に限るものではなく、有機物を主成分とする材料を用いてもよい。
【００６１】
また、絶縁層１５０には、当該絶縁層１５０の一部を貫通するように開口部（コンタクトホール）が形成されている。この絶縁層１５０の開口部を介して、酸化物半導体層１４０とソース電極１６０ｓおよびドレイン電極１６０ｄとが接続されている。
【００６２】
ソース電極１６０ｓおよびドレイン電極１６０ｄは、絶縁層１５０の上方に少なくとも一部が位置し、かつ、酸化物半導体層１４０と接続されるように所定形状で形成される。具体的には、ソース電極１６０ｓおよびドレイン電極１６０ｄは、絶縁層１５０上においては基板１１０に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、絶縁層１５０に形成された開口部を介して酸化物半導体層１４０に接続されている。絶縁層１５０上におけるソース電極１６０ｓおよびドレイン電極１６０ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。
【００６３】
ソース電極１６０ｓおよびドレイン電極１６０ｄは、導電性材料またはその合金等からなる導電膜の単層構造または多層構造の電極である。ソース電極１６０ｓおよびドレイン電極１６０ｄの材料には、例えば、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタンまたはクロム等が用いられる。一例として、ソース電極１６０ｓおよびドレイン電極１６０ｄは、モリブデンタングステン膜（ＭｏＷ膜）で形成される単層構造の電極である。
【００６４】
保護層１７０は、ソース電極１６０ｓおよびドレイン電極１６０ｄ上に配置される絶縁膜である。具体的には、保護層１７０は、ソース電極１６０ｓおよびドレイン電極１６０ｄを覆うように絶縁層１５０上に成膜される。保護層１７０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。
【００６５】
保護層１７０は、電気絶縁性を有する材料から構成され、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜または酸化アルミニウム膜等の単層膜、あるいは、これらの積層膜である。
【００６６】
［３．薄膜トランジスタ基板の製造方法］
次に、本実施の形態に係る薄膜トランジスタ基板１００の製造方法について、図５Ａおよび図５Ｂを用いて説明する。図５Ａおよび図５Ｂは、本実施の形態に係る薄膜トランジスタ基板の製造工程を示す概略断面図である。
【００６７】
まず、図５Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に、Ｃｕを主成分とする金属膜を成膜する（金属膜成膜工程）。次に、金属膜を所定の形状に加工してゲート電極１２０を形成する（電極配線形成工程）。例えば、基板１１０上に上記金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって当該金属膜を加工することにより、所定形状のゲート電極１２０を形成する。
【００６８】
具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上に、２０ｎｍのＭｏからなる第１層１２１と２００ｎｍのＣｕからなる第２層１２２とをスパッタリングによって順に成膜する。
【００６９】
そして、フォトリソグラフィでレジストパターンを形成し、ＰＡＮ（Ｐｈｏｓｐｈｏｒｉｃ−Ａｃｅｔｉｃ−Ｎｉｔｒｉｃ−ａｃｉｄ）液を用いて、室温でのウェットエッチングによって第１層１２１及び第２層１２２を加工することにより、ゲート電極１２０を形成する。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてもよい。なお、第１層１２１及び第２層１２２を加工する方法は、上記ウェットエッチングに限らず、各種反応性ガスまたは不活性ガスを用いたドライエッチングであってもよい。
【００７０】
上記工程により、ゲート電極１２０の端部側面は、断面視において、基板１１０の法線方向から傾斜したテーパ形状を有する。なお、ゲート電極１２０の端部に形成されるテーパ部のテーパ角は、小さい（基板の法線とテーパ部斜面とのなす角度が大きい）ほうが好ましい。これは、ゲート電極１２０の端部におけるテーパ角が大きいほど、その上に形成されるゲート絶縁層１３０がゲート電極１２０を被覆する被覆状態が不十分となり、ゲート電極１２０とソース電極１６０ｓまたはドレイン電極１６０ｄとがショートする可能性が高くなることに起因するものである。
【００７１】
また、基板１１０は、例えば、Ｇ８．５のガラス基板（厚さ：０．５ｍｍ、Ｘ：２５００ｍｍ×Ｙ：２２００ｍｍ）である。なお、ゲート電極１２０を形成する前に、基板１１０の表面にシリコン酸化膜等のアンダーコート層を形成してもよい。
【００７２】
次に、図５Ａの（ｂ）に示すように、ゲート電極１２０を酸化処理する（酸化工程）。具体的には、上記電極配線形成工程により加工されたゲート電極１２０に対して、例えば、Ｏ２アッシング処理により、Ｏ２プラズマ１２０Ａをゲート電極１２０に照射してゲート電極１２０の表面及び端部に銅酸化膜を形成する。Ｏ２アッシング条件としては、例えば、圧力が２０Ｐａ、Ｏ２流量が２０００−３０００ｓｃｃｍ／ｓｈｅｅｔ、ＲＦパワーが８０００Ｗ、処理時間が５秒である。これにより、ゲート電極１２０の表面および端部には、数Åの膜厚（数原子層）を有する銅酸化膜が形成される。
【００７３】
なお、Ｏ２プラズマ１２０Ａの照射時間は１０秒以下とすることが好ましい。上記照射時間が長くなるほど、ゲート電極１２０に対する銅酸化膜の割合が大きくなり、ゲート電極１２０の抵抗値が大きくなるからである。また、ＲＦパワー密度は、基板１１０面積１ｃｍ２あたり０．７Ｗ以下であることが好ましい。これ以上のＲＦパワー密度の場合、ゲート電極１２０表面の酸化が過度に進行し、ゲート電極１２０の抵抗値が大きくなってしまうからである。
【００７４】
また、本酸化工程では、ゲート電極１２０表面の接触角が所定値以上となるようゲート電極１２０を酸化処理することが好ましい。つまり、上記酸化処理条件は、Ｃｕ金属膜の接触角に基づいて決定される。ここで、Ｃｕ金属膜の接触角とＣｕ金属膜表面の酸化状態とは相関関係がある。よって、上記所定値は、Ｃｕ金属膜の表面の接触角と当該表面の酸化状態との相関関係に基づいて予め算出された値であることが好ましい。
【００７５】
Ｃｕ金属膜の表面の接触角と当該表面の酸化状態との相関関係について、図６および図７を用いて説明する。
【００７６】
図６は、ゲート電極表面の接触角とＣｕ２＋比およびゲート絶縁層ショート率との関係を表すグラフである。同図において、横軸はゲート電極１２０の上に形成された接触角を表し、縦軸の左側はゲート電極１２０表面のＣｕ２＋比を表し、縦軸の右側はゲート絶縁層のショート率を表している。なお、上記接触角は、接触角計による濡れ性試験方法が適用される。具体的には、純水を注射器に充填し、針先から一定量の液量をゲート電極１２０表面に滴下し、液滴と当該表面との接触界面における角度を測定することにより接触角が算出される。上記接触界面における接触面積が小さいほど接触角が大きく、液滴が丸くなる。また、縦軸の右側に示されたゲート絶縁層ショート率は、ＴＦＴ基板により製造された表示パネルの枚数に対するショート状態のＴＦＴの個数の割合である。また、上記ショート状態のＴＦＴとは、図４に示されたＴＦＴ基板１００の構成において、ゲート電極１２０端部の不具合によりゲート絶縁層１３０および絶縁層１５０の双方が絶縁破壊されて、ゲート電極とソース電極１６０ｓまたはドレイン電極１６０ｄとがショートした状態のＴＦＴである。つまり、ゲート絶縁層ショート率は、絶縁層（ゲート絶縁層１３０および絶縁層１５０）の短絡率である。
【００７７】
図６に示すように、ゲート絶縁層ショート率は、接触角が５０度以上で急激に低減している。また、Ｃｕ２＋比は、接触角が５０度以上で３５％以上となり飽和傾向にある。ここで、Ｃｕ２＋比の算出方法について、図７を用いて説明する。
【００７８】
図７は、Ｃｕ２ＯおよびＣｕＯの結合エネルギー波形を比較した図である。具体的には、同図は、Ｃｕ２ＯおよびＣｕＯについてのＣｕ２ｐ３／２軌道におけるＸＰＳ測定波形を表している。同図に示すように、Ｃｕ２ＯおよびＣｕＯのＸＰＳ測定波形は、所定の結合エネルギー範囲（９４５ｅＶ−９４０ｅＶ）において、顕著な差異が観測される。Ｃｕ２＋比は、ＣｕＯについての、結合エネルギー範囲（９４２ｅＶ−９３０ｅＶ）におけるピーク波形の面積に対する結合エネルギー範囲（９４５ｅＶ−９４０ｅＶ）におけるピーク波形の面積の割合である。Ｃｕ２＋比が大きいほど、Ｃｕ電極の表面において、Ｃｕ２Ｏ（Ｃｕ＋）よりもＣｕＯ（Ｃｕ２＋）が多くなり、酸化が進行していると判断できる。
【００７９】
この観点で、図６におけるＣｕ２＋比の接触角依存性を見ると、接触角が５０度以上を有するゲート電極１２０において、ゲート電極１２０表面での酸化が進行していることがわかる。また、Ｃｕ２＋比が接触角５０度以上で３５％以上となり飽和傾向にあることから、ゲート電極１２０の最表面は、接触角が５０度以上で銅酸化膜により十分に被覆されることがわかる。なお、本工程で例示した上記Ｏ２アッシング条件により、接触角は５０度となる。
【００８０】
ゲート絶縁層ショート率は、ゲート電極１２０の最表面が銅酸化膜により十分に被覆されることにより、可能な限り低いほうが好ましい。しかし、接触角が５０度以上におけるゲート絶縁層ショート率の変化度は、接触角が５０度未満におけるゲート絶縁層ショート率の変化度よりも劇的に減少している。つまり、接触角５０度以上における接触角変化に対するゲート絶縁層ショート率の制御性は、接触角５０度未満における接触角変化に対するゲート絶縁層ショート率の制御性よりも優れている。
【００８１】
上述したように、発明者らは、ゲート電極表面の酸化状態は接触角５０度以上で飽和傾向にあり、ゲート絶縁層ショート率の変化度は接触角５０度以上で劇的に減少し制御性が向上することを見出した。
【００８２】
上記観点から、本実施の形態では、上記酸化工程の前に、予め取得した、接触角と上記絶縁層の短絡率との相関関係に基づいて適切な接触角の範囲を算出し、当該酸化工程では、適切な接触角の範囲が得られる処理条件で酸化処理を実行してもよい。
【００８３】
また、本酸化工程では、ゲート電極１２０表面の接触角が５０度以上となるようゲート電極１２０を酸化処理することが好ましい。
【００８４】
これにより、ゲート電極１２０の表面および端部に、特性ばらつきの小さい銅酸化膜を形成することが可能となる。
【００８５】
なお、上記酸化工程で適用する酸化処理の条件は、当該酸化工程の前において、事前に決定されていることが好ましい。例えば、Ｏ２アッシング条件と接触角との相関関係を上記酸化工程の前に取得し、接触角が５０度以上となるＯ２アッシング条件を決定しておく。これにより、ＴＦＴ基板１００の量産工程において、工程の簡素化および歩留まりの安定化が図られる。
【００８６】
銅酸化膜がゲート電極の端部に形成されていない状態でゲート絶縁層を形成する場合、ゲート絶縁層形成の前処理、例えば、後述するＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によるアンモニアおよび窒素ガスのプラズマ照射による還元処理により、ゲート電極端部の結晶収縮が発生して欠損を発生させる。これにより、ゲート絶縁層に亀裂が発生してＴＦＴの絶縁不良が発生してしまう。
【００８７】
これに対して、本実施の形態に係る薄膜トランジスタ基板１００のように、ゲート電極１２０の端部に銅酸化膜が形成されていることにより、その後のＳｉＮ層１３１の形成におけるアンモニアや窒素ガスのプラズマなどから、ゲート電極１２０の表面および端部が保護されるので、当該端部を起点とした欠損の発生を抑制できる。つまり、銅酸化膜は、    ゲート絶縁層１３０へ導電パスが形成されることを防止するバッファ層として機能する。よって、ゲート絶縁層１３０を介したゲート電極１２０と酸化物半導体層１４０とのショート、ならびに、ゲート絶縁層１３０および絶縁層１５０を介したゲート電極１２０とソース電極１６０ｓまたはドレイン電極１６０ｄとのショートを抑制でき、ＴＦＴの絶縁不良を抑制できる。
【００８８】
なお、本実施の形態では、上記酸化工程としてＯ２アッシング処理を適用したが、これに限られない。本工程の酸化処理は、例えば、ゲート電極１２０を過酸化水素水に浸漬させてもよいし、また、自然酸化させてもよい。つまり、ゲート電極１２０の表面及びテーパ形状を有する端部を、均一に酸化させる処理であればよい。
【００８９】
図５Ａに戻って、本実施の形態に係る薄膜トランジスタ基板の製造工程について説明する。
【００９０】
次に、図５Ａの（ｃ）に示すように、ゲート電極１２０の表面に、ＳｉおよびＮからなる絶縁層を形成するための前処理を実行する。この場合、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、窒素（Ｎ２）およびアンモニア（ＮＨ３）を導入ガスに用いたプラズマ１３０Ａをゲート電極１２０の表面に照射して、ゲート電極１２０の表面にシリサイド含有膜を形成する。本工程におけるＣＶＤ処理の条件としては、例えば、処理温度を２９０−４００℃、処理圧力を１００−１５０Ｐａ、Ｎ２流量を６００００−７００００ｓｃｃｍ、Ｓｉ系ＮＨ３流量を２００００−３００００ｓｃｃｍ、投入パワーを６ｋＷ、処理時間を１５秒とした。これにより、ゲート電極１２０の表面において、酸化シリコンと銅との金属錯体であるシリサイド含有膜が形成される。つまり、ゲート電極１２０の表面および端部は、上記前処理におけるアンモニア（ＮＨ３）および窒素（Ｎ２）により、還元処理される。
【００９１】
本実施の形態では、上記前処理が実行される前に、ゲート電極１２０の表面および端部を酸化処理しているので、当該前処理によりゲート電極１２０端部の結晶収縮は発生せず、当該端部における欠損は発生しない。これにより、ゲート絶縁層１３０に亀裂が発生することが抑制されるのでＴＦＴの絶縁不良の発生を低減できる。また、さらにゲート絶縁層１３０の処理温度を高温化することも可能となり、ゲート絶縁層１３０内の水素量の低減ができるため、信頼性向上につながる。
【００９２】
次に、図５Ａの（ｄ）に示すように、上記前処理の後の成膜処理として、ゲート電極１２０の表面に、ＳｉおよびＮからなる絶縁層であるＳｉＮ層１３１を形成する（絶縁層形成工程）。本実施の形態では、ゲート電極１２０を覆うように、基板１１０上の全面にＳｉＮ層１３１を成膜する。この場合、例えば、上記前処理に続いて、プラズマＣＶＤ法により、シランガス（ＳｉＨ４）、窒素（Ｎ２）およびアンモニア（ＮＨ３）を導入ガスに用いたプラズマ１３１Ａをゲート電極１２０の表面に照射して、ＳｉＮ層１３１を成膜する。本工程におけるＣＶＤ成膜の条件としては、例えば、成膜温度を２９０−４００℃、処理圧力を１００−１５０Ｐａ、Ｎ２流量を６００００−７００００ｓｃｃｍ、ＮＨ３流量を２００００−３００００ｓｃｃｍ、ＳｉＨ４流量を２０００−３０００ｓｃｃｍ、投入パワーを６ｋＷ、成膜時間を２００−３００秒とした。これにより、膜厚が３４０ｎｍであるＳｉＮ層１３１が形成される。
【００９３】
なお、基板１１０の表面にアンダーコート層が形成されている場合には、アンダーコート層上にＳｉＮ層１３１を成膜する。
【００９４】
次に、図５Ａの（ｅ）に示すように、ＳｉＮ層１３１上にシリコン酸化物層１３２を形成する。この場合、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シランガス（ＳｉＨ４）、アルゴン（Ａｒ）および窒素（Ｎ２）を導入ガスに用いて、シリコン酸化物層１３２を成膜する。本工程におけるＣＶＤ成膜の条件としては、例えば、Ａｒ流量を８００００−９００００ｓｃｃｍ、Ｎ２流量を４００００−５００００ｓｃｃｍ、ＳｉＨ４流量を１０００−２０００ｓｃｃｍ、投入パワーを６ｋＷ、成膜時間を４０秒とした。これにより、膜厚が１０ｎｍのシリコン酸化物層１３２が形成される。
【００９５】
なお、上述したＳｉＮ層１３１およびシリコン酸化物層１３２の形成工程は、連続して行われる。つまり、プラズマＣＶＤ装置を用いてＳｉＮ層１３１を成膜した後、プラズマＣＶＤ装置のチャンバー内の真空を破ることなく、シリコン酸化物層１３２の成膜を行う。これにより、不純物が混入する可能性を低減することができる。
【００９６】
次に、図５Ａの（ｆ）に示すように、基板１１０の上方に、かつ、ゲート電極１２０に対向する位置に所定形状の酸化物半導体層１４０を形成する（半導体層形成工程）。例えば、ゲート絶縁層１３０上に酸化物半導体膜をスパッタリングによって成膜する。そして、フォトリソグラフィ及びエッチングによって酸化物半導体膜を加工することにより、所定形状の酸化物半導体層１４０を形成する。酸化物半導体層１４０は、薄膜トランジスタのチャネル層となる半導体層である。
【００９７】
具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素（Ｏ２）とアルゴン（Ａｒ）との混合ガス雰囲気でのスパッタリングによって、ゲート絶縁層１３０上に９０ｎｍのアモルファスＩｎＧａＺｎＯ膜を成膜する。より具体的な成膜条件は、例えば、ＤＣマグネトロンスパッタ法において、パワーが１２ｋＷ、成膜ガスの酸素分圧が４．５％、成膜レートが１００ｎｍ／ｍｉｎである。
【００９８】
そして、ゲート絶縁層１３０上に成膜されたアモルファスＩｎＧａＺｎＯをウェットエッチングすることで、酸化物半導体層１４０を形成する。ＩｎＧａＺｎＯのウェットエッチングは、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）及び界面活性剤を混合した薬液を用いて行うことができる。また、レジストの剥離には、アルカリ添加物を含む剥離液を用いてよい。
【００９９】
次に、図５Ｂの（ａ）に示すように、酸化物半導体層１４０上に絶縁層１５０を形成する。本実施の形態では、酸化物半導体層１４０を覆うようにしてゲート絶縁層１３０上の全面に絶縁層１５０を成膜する。
【０１００】
絶縁層１５０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜する。
【０１０１】
また、図５Ｂの（ａ）に示すように、酸化物半導体層１４０の領域の一部を露出させるように、絶縁層１５０にコンタクトホールを形成する。具体的には、フォトリソグラフィ法及びエッチング法によって絶縁層１５０の一部をエッチング除去することによって、ソースコンタクト領域及びドレインコンタクト領域となる領域上にコンタクトホール（開口部）を形成する。
【０１０２】
例えば、絶縁層１５０がシリコン酸化膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によってシリコン酸化膜にコンタクトホールを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。
【０１０３】
次に、図５Ｂの（ｂ）および（ｃ）に示すように、酸化物半導体層１４０の上記領域に接続されるソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。例えば、絶縁層１５０に形成したコンタクトホールを埋めるようにして、絶縁層１５０上に所定形状のソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。
【０１０４】
本実施の形態では、ソース電極１６０ｓ及びドレイン電極１６０ｄとして、ＭｏＷ膜１６０の単層構造の電極を形成する。この場合、まず、図５Ｂの（ｂ）に示すように、絶縁層１５０のコンタクトホールを埋めるようにして絶縁層１５０上に、ＭｏＷ膜１６０をスパッタリング法によって成膜する。その後、図５Ｂの（ｃ）に示すように、フォトリソグラフィ法及びウェットエッチング法によって、ＭｏＷ膜１６０をパターニングする。これにより、所定形状のソース電極１６０ｓ及びドレイン電極１６０ｄを形成することができる。
【０１０５】
なお、ＭｏＷ膜１６０のエッチング液としては、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いることができる。
【０１０６】
最後に、図５Ｂの（ｄ）に示すように、ソース電極１６０ｓおよびドレイン電極１６０ｄの上に保護層１７０を形成する。本実施の形態では、ソース電極１６０ｓおよびドレイン電極１６０ｄを覆うようにして絶縁層１５０上の全面に保護層１７０を成膜する。
【０１０７】
保護層１７０は、例えば、シリコン酸化膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によってシリコン酸化膜を成膜することができる。
【０１０８】
以上のようにして、図４に示す構成の薄膜トランジスタ基板１００を製造することができる。
【０１０９】
［４．まとめ］
以上のように、本実施の形態に係るＴＦＴ基板１００の製造方法は、基板１１０の上方に、Ｃｕを主成分とする金属膜を成膜する金属膜成膜工程と、当該金属膜を所定の形状に加工してゲート電極１２０を形成する電極配線形成工程と、当該電極配線形成工程の後、ゲート電極１２０を酸化処理する酸化工程と、当該酸化工程で酸化処理されたゲート電極１２０の表面上に、ＳｉＮ層を形成する絶縁層形成工程と、基板１１０の上方に、薄膜トランジスタのチャネル層となる酸化物半導体層１４０を形成するチャネル層形成工程とを含む。
【０１１０】
銅酸化膜がゲート電極１２０の端部に形成されていない状態でゲート絶縁層を形成する場合、ゲート絶縁層形成の前処理により、ゲート電極端部の結晶収縮が発生して欠損を発生させる場合がある。これにより、ゲート絶縁層に亀裂が発生してＴＦＴの絶縁不良が発生してしまう。
【０１１１】
これに対して、本実施の形態に係る薄膜トランジスタ基板１００によれば、ゲート電極１２０の端部に銅酸化膜が形成されていることにより、その後のＳｉＮ層１３１の形成におけるアンモニアや窒素ガスのプラズマなどから、ゲート電極１２０の表面および端部が保護されるので、当該端部を起点とした欠損の発生を抑制できる。よって、ゲート絶縁層１３０を介したゲート電極１２０と酸化物半導体層１４０とのショート、ならびに、ゲート絶縁層１３０および絶縁層１５０を介したゲート電極１２０とソース電極１６０ｓまたはドレイン電極１６０ｄとのショートを抑制でき、ＴＦＴの絶縁不良を抑制できる。
【０１１２】
また、例えば、酸化工程では、ゲート電極１２０の表面の接触角が所定値以上となるよう、ゲート電極を酸化処理してもよい。
【０１１３】
また、例えば、酸化工程の前に、予め取得した、接触角と絶縁層の短絡率との相関関係に基づいて上記所定値を算出し、酸化工程では、接触角が上記所定値となる場合の処理条件で酸化処理を実行してもよい。
【０１１４】
また、例えば、上記所定値は、５０度であってもよい。
【０１１５】
発明者らは、ゲート電極１２０表面の酸化状態は接触角５０度以上で飽和傾向にあり、ゲート絶縁層ショート率の変化度は接触角５０度以上で劇的に減少し制御性が向上することを見出した。
【０１１６】
これにより、ゲート電極１２０の表面および端部に、特性ばらつきの小さい銅酸化膜を形成することが可能となる。
【０１１７】
また、例えば、酸化工程では、Ｏ２アッシングによりゲート電極１２０を酸化処理してもよい。
【０１１８】
これにより、ゲート電極１２０の表面および端部に形成される銅酸化膜の膜厚を高精度かつ均一に調整することが可能となる。
【０１１９】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。
【０１２０】
そこで、以下では、他の実施の形態を例示する。
【０１２１】
なお、上記実施の形態において、上記酸化工程で適用する酸化処理の条件は、当該酸化工程の前において事前に決定されていることとしたが、これに限られない。例えば、ＴＦＴ基板の製造ロットまたは製造バッチごとにＴＦＴ基板を抜き取り、当該製造ロットまたは製造バッチごとの最適なＯ２アッシング条件を決定してもよい。これにより、ＴＦＴ基板１００の量産工程において、ＴＦＴ基板の歩留まりを向上させることが可能となる。
【０１２２】
また、例えば、上記の実施の形態では、Ｃｕを主成分とする金属膜がゲート電極１２０に加工される態様を例示したが、これに限られない。上記金属膜は、例えば、ソース電極１６０ｓまたはドレイン電極１６０ｄに加工されてもよい。また、上記金属膜は、薄膜トランジスタ基板の上に形成されるその他の配線に加工されてもよい。これらの場合には、各電極または配線の表面および端部が酸化工程により処理されることにより、各電極または配線に亀裂が発生することを抑制でき、ＴＦＴの絶縁不良を抑制できる。また、さらに各電極または配線の上に形成される、ＳｉおよびＮからなる絶縁層の処理温度を高温化することも可能となり、当該絶縁層内の水素量の低減ができるため、信頼性向上につながる。
【０１２３】
また、上記の実施の形態では、薄膜トランジスタがボトムゲート型である例について示したが、トップゲート型でもよい。トップゲート型の構成においても、Ｃｕを主成分とする金属層を、ゲート電極、ソース電極、ドレイン電極、およびその他の配線の少なくともいずれかに適用することが可能である。
【０１２４】
また、上記の実施の形態では、ＳｉＮ層１３１の成膜方式として、プラズマＣＶＤ法を例示したが、これに限られない。ＳｉＮ層１３１の成膜方式としては、例えば、スパッタ法なども適用が可能である。
【０１２５】
また、上記の実施の形態では、絶縁層１５０および保護層１７０における酸化性処理としてＮ２Ｏプラズマ処理を例に上げて説明したが、これに限らない。Ｎ２Ｏの代わりに酸素ガス（Ｏ２）を用いた酸素プラズマ処理でもよい。これにより、例えば、シリコン酸化膜の成膜ガスとして、シランガスと酸素ガスとを用いる場合は、酸素ガスを用いた酸素プラズマ処理を行うことで、成膜とプラズマ処理とを同一チャンバー内で連続的に実施することができる。したがって、装置の簡略化及び低コスト化などの生産上の利便性を高めることができる。
【０１２６】
また、プラズマ処理ではなく、酸化性のガスを用いたガス処理、あるいは、所定の温度で加熱を行う加熱処理（アニール処理）を酸化性処理として実施してもよい。また、酸化性処理のパラメータと薄膜トランジスタの閾値Ｖｔｈとの関係は、線形関係以外の関係であってもよい。
【０１２７】
また、例えば、上記の実施の形態では、絶縁層１５０と保護層１７０とが、ともにシリコン酸化膜から構成される例について示したが、これに限らない。例えば、絶縁層１５０および保護層１７０は、例えば、酸化アルミニウム膜などの酸化膜から構成されてもよい。
【０１２８】
また、例えば、上記の実施の形態では、絶縁層１５０が１層構造である例について示したが、これに限らない。絶縁層１５０は、２層以上の酸化膜を含んでもよい。
【０１２９】
また、例えば、上記の実施の形態では、薄膜トランジスタ基板１００を用いた表示装置として有機ＥＬ表示装置１０について説明したが、上記実施の形態における薄膜トランジスタ基板１００は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。
【０１３０】
また、上述した有機ＥＬ表示装置１０などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
【０１３１】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
【０１３２】
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０１３３】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１３４】
本開示に係る薄膜トランジスタ基板の製造方法は、酸化物半導体を用いた薄膜トランジスタ基板の製造方法、および、薄膜トランジスタ基板を用いた有機ＥＬ表示装置などの表示装置の製造方法に利用することができる。
【符号の説明】
【０１３５】
１０    有機ＥＬ表示装置
２０、１００    薄膜トランジスタ基板（ＴＦＴ基板）
２１    バンク
３０    画素
３０Ｂ、３０Ｇ、３０Ｒ    サブ画素
３１    画素回路
３２、３３    薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ    ドレイン電極
３２ｇ、３３ｇ、１２０    ゲート電極
３２ｓ、３３ｓ、１６０ｓ    ソース電極
３４    キャパシタ
４０    有機ＥＬ素子
４１    陽極
４２    ＥＬ層
４３    陰極
５０    ゲート配線
６０    ソース配線
７０    電源配線
１１０    基板
１２０Ａ、１３０Ａ、１３１Ａ    プラズマ
１２１    第１層
１２２    第２層
１３０    ゲート絶縁層
１３１    ＳｉＮ層
１３２    シリコン酸化物層
１４０    酸化物半導体層
１５０    絶縁層
１６０    ＭｏＷ膜
１７０    保護層
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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