(57)【要約】【課題】昇圧電圧の安定性を向上させることが可能な昇圧回路を提供する。【解決手段】昇圧動作を行うチャージポンプ回路ＰＭ１と、チャージポンプ回路ＰＭ１から出力された昇圧電圧ＢＳ１が分圧された分圧電圧ＶＢ１をホールドする容量Ｃ１と、容量Ｃ１にホールドされた分圧電圧ＶＢ１と基準電圧ＶＡ１との比較結果に基づいて、チャージポンプ回路ＰＭ１を動作させるコンパレータＡ１とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
昇圧動作を行うチャージポンプ回路と、
前記チャージポンプ回路から出力された昇圧電圧が分圧された分圧電圧をホールドする容量と、
前記容量にホールドされた分圧電圧と基準電圧との比較結果に基づいて、前記チャージポンプ回路を動作させるコンパレータとを備える昇圧回路。
【請求項２】
前記昇圧電圧が分圧された分圧電圧をサンプリングし、前記容量にホールドさせるサンプリング回路をさらに備える請求項１に記載の昇圧回路。
【請求項３】
前記サンプリング回路は、
前記昇圧電圧を分圧する分圧抵抗と、
前記分圧電圧のサンプリング時に前記分圧抵抗を前記容量に並列に接続し、前記分圧電圧のホールド時に前記分圧抵抗を前記容量から切り離すスイッチとを備える請求項２に記載の昇圧回路。
【請求項４】
光電変換した電荷を蓄積する画素がロウ方向およびカラム方向に配置された画素アレイ部と、
昇圧電圧に基づいて前記画素を駆動する駆動電圧を発生する駆動電圧発生回路と、
前記画素から読み出された画素信号を並列にＡＤ変換するカラムＡＤＣ回路と、
を備え、
前記駆動電圧発生回路は、
前記昇圧動作を行うチャージポンプ回路と、
前記チャージポンプ回路から出力された昇圧電圧が分圧された分圧電圧をホールドする容量と、
前記容量にホールドされた分圧電圧と基準電圧との比較結果に基づいて、前記チャージポンプ回路を動作させるコンパレータと、
前記昇圧電圧が分圧された分圧電圧をサンプリングし、前記容量にホールドさせるサンプリング回路とを備える固体撮像装置。
【請求項５】
前記サンプリング回路は、
前記昇圧電圧を分圧する分圧抵抗と、
前記分圧電圧のサンプリング時に前記分圧抵抗を前記容量に並列に接続し、前記分圧電圧のホールド時に前記分圧抵抗を前記容量から切り離すスイッチとを備え、
前記分圧電圧のホールド期間は前記カラムＡＤＣ回路のＡＤ変換期間を含む請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、昇圧回路および固体撮像装置に関する。
【背景技術】
【０００２】
昇圧回路では、抵抗を介して昇圧電圧を降下させ、その降下電圧を基準電圧と比較することが行われていた。そして、降下電圧が基準電圧より低くなると、チャージポンプ回路を動作させることで、昇圧電圧が一定に維持されていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５１１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、昇圧電圧の安定性を向上させることが可能な昇圧回路および固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、チャージポンプ回路と、容量と、コンパレータとを備える。チャージポンプ回路は、昇圧動作を行う。容量は、前記チャージポンプ回路から出力された昇圧電圧が分圧された分圧電圧をホールドする。コンパレータは、前記容量にホールドされた分圧電圧と基準電圧との比較結果に基づいて、前記チャージポンプ回路を動作させる。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る昇圧回路の構成例を示すブロック図である。
【図２】図２は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図３】図３は、図２の固体撮像装置の画素の構成例を示す回路図である。
【図４】図４は、図２のカラムＡＤＣ回路の概略構成例を示す回路図である。
【図５】図５は、図２の固体撮像装置の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
【図６】図６は、第３実施形態に係る昇圧回路の構成例を示すブロック図である。
【図７】図７は、第４実施形態に係る固体撮像装置が適用されるデジタルカメラの概略構成を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る昇圧回路および固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る昇圧回路の構成例を示すブロック図である。
図１において、この昇圧回路には、基準電圧発生回路ＶＦ１、コンパレータＡ１、チャージポンプ回路ＰＭ１、容量Ｃ１およびサンプリング回路ＳＥ１が設けられている。サンプリング回路ＳＥ１には、可変抵抗Ｒ１、抵抗Ｒ２およびスイッチＷ１〜Ｗ３が設けられている。基準電圧発生回路ＶＦ１はコンパレータＡ１の非反転入力端子に接続されている。チャージポンプ回路ＰＭ１の出力端子とコンパレータＡ１の反転入力端子との間には容量Ｃ１が接続されている。コンパレータＡ１の反転入力端子には寄生容量Ｃ２が付加されている。チャージポンプ回路ＰＭ１の出力端子には、チャージポンプ回路ＰＭ１の昇圧電圧ＢＳ１を安定化させるため、外付容量Ｃ３を付加してもよい。チャージポンプ回路ＰＭ１の制御端子にはコンパレータＡ１の出力ＤＥＴが入力され、チャージポンプ回路ＰＭ１のクロック端子にはクロックＣＬＫが入力される。可変抵抗Ｒ１と抵抗Ｒ２は互いに直列に接続されている。そして、この抵抗直列回路の一端はスイッチＷ１を介して容量Ｃ１の一端に接続され、この抵抗直列回路の他端はスイッチＷ３を介して容量Ｃ１の他端に接続されている。また、この抵抗直列回路の他端はスイッチＷ２を介して接地されている。スイッチＷ１〜Ｗ３は切替信号ＳＰに従ってオン／オフされる。
【０００９】
そして、サンプリング期間では、スイッチＷ１〜Ｗ３がオンされる。この時、可変抵抗Ｒ１と抵抗Ｒ２との抵抗直列回路を介してチャージポンプ回路ＰＭ１の出力端子が接地されるとともに、この抵抗直列回路が容量Ｃ１に並列に接続される。そして、チャージポンプ回路ＰＭ１から出力された昇圧電圧ＢＳ１は、可変抵抗Ｒ１と抵抗Ｒ２との抵抗直列回路で分圧され、その時の分圧電圧ＶＢ１が容量Ｃ１にホールドされる。
ホールド期間では、スイッチＷ１〜Ｗ３がオフされる。この時、可変抵抗Ｒ１と抵抗Ｒ２との抵抗直列回路が容量Ｃ１から切り離される。そして、チャージポンプ回路ＰＭ１から出力された昇圧電圧ＢＳ１は、容量Ｃ１で分圧され、その時の分圧電圧ＶＢ１がコンパレータＡ１に入力される。また、基準電圧発生回路ＶＦ１で発生された基準電圧ＶＡ１はコンパレータＡ１に入力される。なお、この基準電圧ＶＡ１は、例えば、１Ｖ程度に設定することができる。昇圧電圧ＢＳ１は、例えば、３．８Ｖ以上に設定することができる。そして、分圧電圧ＶＢ１が基準電圧ＶＡ１を下回ると、コンパレータＡ１の出力ＤＥＴが立ち上がる。この時、チャージポンプ回路ＰＭ１にクロックＣＬＫが供給されると、チャージポンプ回路ＰＭ１が駆動され、昇圧電圧ＢＳ１の昇圧動作が行われる。そして、昇圧電圧ＢＳ１の昇圧動作が行われた結果、分圧電圧ＶＢ１が基準電圧ＶＡ１を上回ると、コンパレータＡ１の出力ＤＥＴが立ち下がり、チャージポンプ回路ＰＭ１の駆動が停止される。
ここで、ホールド期間では、チャージポンプ回路ＰＭ１の出力端子から可変抵抗Ｒ１と抵抗Ｒ２との抵抗直列回路に電流が流れないようにすることができる。このため、昇圧電圧ＢＳ１のフィードバックに伴う昇圧電圧ＢＳ１の低下を防止することができ、昇圧効率を向上させることができる。
また、ホールド期間では、昇圧電圧ＢＳ１のフィードバック系から可変抵抗Ｒ１と抵抗Ｒ２とを除去することができる。このため、昇圧電圧ＢＳ１のフィードバック時にＲＣ成分による信号遅延を減少させることができ、昇圧電圧ＢＳ１のオーバーシュートおよびアンダーシュートを減少させることができる。
【００１０】
（第２実施形態）
図２は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図２において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにｍ（ｍは正の整数）行×ｎ（ｎは正の整数）列分だけマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【００１１】
また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに画素信号を読み出す負荷回路３、各画素ＰＣの信号成分をＣＤＳ（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）にてカラムごとに検出するカラムＡＤＣ回路４、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７および画素ＰＣの駆動時に画素ＰＣを駆動する駆動電圧ＤＶを出力する駆動電圧発生回路８が設けられている。水平走査回路５は水平レジスタを用いることができる。基準電圧ＶＲＥＦはランプ波を用いることができる。駆動電圧発生回路８には、駆動電圧ＤＶを発生させる昇圧回路８Ａが設けられている。昇圧回路８Ａは、図１の構成を用いることができる。
【００１２】
そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択され、駆動電圧発生回路８にて発生された駆動電圧ＤＶが画素ＰＣに供給される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われ、その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにてカラムごとに検出され、出力信号Ｓ１としてシリアルに出力される。
【００１３】
図３は、図２の固体撮像装置の画素の構成例を示す回路図である。
図３において、各画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｒおよび読み出しトランジスタＴｄが設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｒと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１４】
そして、画素ＰＣにおいて、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ΦＤが入力される。また、リセットトランジスタＴｒのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｒのゲートには、リセット信号ΦＲが入力され、リセットトランジスタＴｒのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ΦＡが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。なお、図２の水平制御線Ｈｌｉｎは、読み出し信号ΦＤ、リセット信号ΦＲおよび行選択信号ΦＡをロウごとに画素ＰＣに伝送することができる。図２の負荷回路３には定電流源ＧＡがカラムごとに設けられ、定電流源ＧＡは垂直信号線Ｖｌｉｎに接続されている。なお、駆動電圧ＤＶは、行選択信号ΦＡ、読み出し信号ΦＤおよびリセット信号ΦＲのパルス電圧として用いることができる。水平制御線Ｈｌｉｎには、行選択信号ΦＡを伝送する水平制御線ＨｌｉｎＡ、読み出し信号ΦＤを伝送する水平制御線ＨｌｉｎＤおよびリセット信号ΦＲを伝送する水平制御線ＨｌｉｎＲを設けることができる。
【００１５】
図４は、図２のカラムＡＤＣ回路４の概略構成例を示す回路図である。
図４において、各カラムごとに垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２が設けられ、各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２には画素ＰＣ１〜ＰＣ１２が接続されている。また、負荷回路３にはトランジスタＴ０〜Ｔ１２が設けられ、各トランジスタＴ１〜Ｔ１２は垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２に直列に接続されている。そして、各トランジスタＴ１〜Ｔ１２はトランジスタＴ０とカレントミラー接続されることで、各カラムごとに定電流源ＧＡが構成される。カラムＡＤＣ回路４には、コンパレータＥ１〜Ｅ１２、カウンタＮ１〜Ｎ１２、キャパシタＰ１〜Ｐ１２およびスイッチＷＤ１〜ＷＤ１２が設けられている。コンパレータＥ１〜Ｅ１２の非反転入力端子には基準電圧ＶＲＥＦが入力され、コンパレータＥ１〜Ｅ１２の反転入力端子はキャパシタＰ１〜Ｐ１２をそれぞれ介して各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２に接続されている。各コンパレータＥ１〜Ｅ１２の出力端子は各カウンタＮ１〜Ｎ１２に接続されている。各コンパレータＥ１〜Ｅ１２の反転入力端子と出力端子との間にはスイッチＷＤ１〜ＷＤ１２が接続されている。
【００１６】
図５は、図２の固体撮像装置の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
図５において、サンプリング期間ＥＳでは、切替信号ＳＰに従ってスイッチＷ１〜Ｗ３がオンされる。そして、チャージポンプ回路ＰＭ１から出力された昇圧電圧ＢＳ１は、可変抵抗Ｒ１と抵抗Ｒ２との抵抗直列回路で分圧され、その時の分圧電圧ＶＢ１が容量Ｃ１にホールドされる。この時、行選択信号ΦＡがロウレベルの場合、行選択トランジスタＴａがオフ状態となりソースフォロワ動作しないため、垂直信号線Ｖｌｉｎに信号は出力されない。そして、読み出し信号ΦＤとリセット信号ΦＲがハイレベルになると、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに排出される。そして、リセットトランジスタＴｒを介して電源電位ＶＤＤに排出される。
【００１７】
フォトダイオードＰＤに蓄積されていた電荷が電源電位ＶＤＤに排出された後、読み出し信号ΦＤがロウレベルになると、フォトダイオードＰＤでは、有効な信号電荷の蓄積が開始される。
ホールド期間ＥＨでは、切替信号ＳＰに従ってスイッチＷ１〜Ｗ３がオフされる。なお、ホールド期間ＥＨは、カラムＡＤＣ回路４のＡＤ変換期間を含むことができる。そして、容量Ｃ１にホールドされた分圧電圧ＶＢ１と基準電圧ＶＡ１との比較結果に基づいてチャージポンプ回路ＰＭ１が昇圧動作し、昇圧電圧ＢＳ１が生成される。そして、昇圧電圧ＢＳ１に基づいて水平制御線ＨｌｉｎＲの電位がレベルシフトされると、リセット信号ΦＲが立ち上がる。この時、リセットトランジスタＴｒがオンし、フローティングディフュージョンＦＤにリーク電流などで発生した余分な電荷がリセットされる。
【００１８】
その後、昇圧電圧ＢＳ１に基づいて水平制御線ＨｌｉｎＡの電位がレベルシフトされると、行選択信号ΦＡが立ち上がる。この時、各画素ＰＣ１〜ＰＣ１２の行選択トランジスタＴａがオンし、増幅トランジスタＴｂのドレインに電源電位ＶＤＤが印加されることで、増幅トランジスタＴｂと定電流源ＧＡとでソースフォロアが構成される。そして、フローティングディフュージョンＦＤのリセットレベルＲＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡとでソースフォロアが構成されているので、各画素ＰＣ１〜ＰＣ１２の増幅トランジスタＴｂのゲートに印加された電圧に各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２の電圧が追従し、各画素ＰＣ１〜ＰＣ１２のリセットレベルＲＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２を介してカラムＡＤＣ回路４に出力される。この時、リセットパルスφＣがスイッチＷＤ１〜ＷＤ１２に印加され、スイッチＷＤ１〜ＷＤ１２がオンすると、各コンパレータＥ１〜Ｅ１２の反転入力端子の入力電圧が出力電圧ＰＯでクランプされ、動作点が設定される。この時、各コンパレータはボルテージホロアの接続となっているため、出力電圧ＰＯは基準電位ＶＲＥＦと同電位となる。こうして、各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２と基準電位ＶＲＥＦとの差分電圧に応じた電荷が各キャパシタＰ１〜Ｐ１２に保持されることでアナログサンプリングが行われ、各コンパレータＥ１〜Ｅ１２の入力電圧がゼロ設定される。
【００１９】
そして、スイッチＷＤ１〜ＷＤ１２がオフされた後、基準電圧ＶＲＥＦとしてランプ波ＷＲが与えられ、各画素ＰＣ１〜ＰＣ１２のリセットレベルＲＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが各コンパレータＥ１〜Ｅ１２で比較される。そして、各画素ＰＣ１〜ＰＣ１２のリセットレベルＲＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで各カウンタＮ１〜Ｎ１２でアップカウントされることで、リセットレベルＲＬの画素信号Ｖｓｉｇがデジタル値ＤＲに変換される。そして、このデジタル値ＤＲはビット反転されることで負の値に変換され、保持される。
【００２０】
次に、昇圧電圧ＢＳ１に基づいて水平制御線ＨｌｉｎＤの電位がレベルシフトされると、読み出し信号ΦＤが立ち上がる。この時、各画素ＰＣ１〜ＰＣ１２の読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、各画素ＰＣ１〜ＰＣ１２のフローティングディフュージョンＦＤの信号レベルＳＬに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと定電流源ＧＡとでソースフォロアが構成されているので、各画素ＰＣ１〜ＰＣ１２の増幅トランジスタＴｂのゲートに印加された電圧に各垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２の電圧が追従し、各画素ＰＣ１〜ＰＣ１２の信号レベルＳＬの画素信号Ｖｓｉｇが垂直信号線Ｖｌｉｎ１〜Ｖｌｉｎ１２を介してカラムＡＤＣ回路４に出力される。
この時、基準電圧ＶＲＥＦとしてランプ波ＷＳが与えられ、各画素ＰＣ１〜ＰＣ１２の信号レベルＳＬの画素信号Ｖｓｉｇと基準電圧ＶＲＥＦとが各コンパレータＥ１〜Ｅ１２で比較される。そして、各画素ＰＣ１〜ＰＣ１２の信号レベルＳＬの画素信号Ｖｓｉｇが基準電圧ＶＲＥＦのレベルと一致するまで各カウンタＮ１〜Ｎ１２でアップカウントされることで、信号レベルＳＬの画素信号Ｖｓｉｇがデジタル値ＤＳに変換される。そして、各画素ＰＣ１〜ＰＣ１２の信号レベルＳＬの画素信号ＶｓｉｇとリセットレベルＲＬの画素信号Ｖｓｉｇとの差分ＤＳ−ＤＲが保持され、出力信号Ｓ１として出力される。
ここで、昇圧電圧ＢＳ１に基づいて水平制御線Ｈｌｉｎの電位がレベルシフトされると、各画素ＰＣ１〜ＰＣ１２の寄生容量が充電されるため、昇圧電圧ＢＳ１が低下する。この時、昇圧電圧ＢＳ１の低下分は、容量Ｃ１を介してコンパレータＡ１にフィードバックさせることができ、昇圧電圧ＢＳ１の低下分を補うようにチャージポンプ回路ＰＭ１を駆動させることができる。このため、昇圧電圧ＢＳ１の低下分を可変抵抗Ｒ１と抵抗Ｒ２との抵抗直列回路を介してコンパレータＡ１にフィードバックさせる構成に比べて、昇圧電圧ＢＳ１のオーバーシュートおよびアンダーシュートを減少させることができ、行選択信号ΦＡ、読み出し信号ΦＤおよびリセット信号ΦＲのオーバーシュートおよびアンダーシュートを低減することができる。
【００２１】
（第３実施形態）
図６は、第３実施形態に係る昇圧回路の構成例を示すブロック図である。なお、昇圧回路は、負昇圧回路として動作することができる。
図６において、この昇圧回路には、基準電圧発生回路ＶＦ２、コンパレータＡ２、チャージポンプ回路ＰＭ２、容量Ｃ１１およびサンプリング回路ＳＥ２が設けられている。サンプリング回路ＳＥ２には、可変抵抗Ｒ１１およびスイッチＷ１１、Ｗ１２が設けられている。基準電圧発生回路ＶＦ２はコンパレータＡ２の反転入力端子に接続されている。チャージポンプ回路ＰＭ２の出力端子とコンパレータＡ２の非反転入力端子との間には容量Ｃ１１が接続されている。コンパレータＡ２の非反転入力端子には寄生容量Ｃ１２が付加されている。チャージポンプ回路ＰＭ２の出力端子には、チャージポンプ回路ＰＭ２の負昇圧電圧ＢＳ２を安定化させるため、外付容量Ｃ１３を付加してもよい。チャージポンプ回路ＰＭ２の制御端子にはコンパレータＡ２の出力ＤＥＴが入力され、チャージポンプ回路ＰＭ２のクロック端子にはクロック信号ＣＬＫが入力される。可変抵抗Ｒ１１の一端はスイッチＷ１１、Ｗ１２を介して容量Ｃ１１の一端に接続され、可変抵抗Ｒ１１の他端は容量Ｃ１１の他端に接続されている。また、可変抵抗Ｒ１１の一端はスイッチＷ１１を介して電流源Ｇに接続されている。スイッチＷ１１、Ｗ１２は切替信号ＳＰに従ってオン／オフされる。
【００２２】
そして、サンプリング期間では、スイッチＷ１１、Ｗ１２がオンされる。この時、可変抵抗Ｒ１１を介してチャージポンプ回路ＰＭ２の出力端子が電流源Ｇに接続されるとともに、可変抵抗Ｒ１１が容量Ｃ１１に並列に接続される。そして、チャージポンプ回路ＰＭ２から出力された負昇圧電圧ＢＳ２は、可変抵抗Ｒ１１で分圧され、その時の分圧電圧ＶＢ２が容量Ｃ１１にホールドされる。
ホールド期間では、スイッチＷ１１、Ｗ１２がオフされる。この時、可変抵抗Ｒ１１が容量Ｃ１１から切り離される。そして、チャージポンプ回路ＰＭ２から出力された負昇圧電圧ＢＳ２は容量Ｃ１１で分圧され、その時の分圧電圧ＶＢ２がコンパレータＡ２に入力される。また、基準電圧発生回路ＶＦ２で発生された基準電圧ＶＡ２はコンパレータＡ２に入力される。なお、この基準電圧ＶＡ２は、例えば、１Ｖ程度に設定することができる。負昇圧電圧ＢＳ２は、例えば、−１．０Ｖ以上に設定することができる。そして、分圧電圧ＶＢ２が基準電圧ＶＡ２を上回ると、コンパレータＡ２の出力ＤＥＴが立ち上がる。この時、チャージポンプ回路ＰＭ２にクロックＣＬＫが供給されると、チャージポンプ回路ＰＭ２が駆動され、負昇圧電圧ＢＳ２の負昇圧動作が行われる。そして、負昇圧電圧ＢＳ２の負昇圧動作が行われた結果、分圧電圧ＶＢ２が基準電圧ＶＡ２を下回ると、コンパレータＡ２の出力ＤＥＴが立ち下がり、チャージポンプ回路ＰＭ２の駆動が停止される。
ここで、ホールド期間では、可変抵抗Ｒ１１を介してチャージポンプ回路ＰＭ２の出力端子に電流が流れないようにすることができる。このため、負昇圧電圧ＢＳ２のフィードバックに伴う負昇圧電圧ＢＳ２の上昇を防止することができ、負昇圧効率を向上させることができる。
また、ホールド期間では、負昇圧電圧ＢＳ２のフィードバック系から可変抵抗Ｒ１１を除去することができる。このため、負昇圧電圧ＢＳ２のフィードバック時にＲＣ成分による信号遅延を減少させることができ、負昇圧電圧ＢＳ２のオーバーシュートおよびアンダーシュートを減少させることができる。
【００２３】
（第４実施形態）
図７は、第４実施形態に係る固体撮像装置が適用されるデジタルカメラの概略構成を示すブロック図である。
図７において、デジタルカメラ２１は、カメラモジュール２２および後段処理部２３を有する。カメラモジュール２２は、撮像光学系２４および固体撮像装置２５を有する。後段処理部２３は、イメージシグナルプロセッサ（ＩＳＰ）２６、記憶部２７及び表示部２８を有する。なお、固体撮像装置２５は、図２の構成を用いることができる。また、ＩＳＰ２６の少なくとも一部の構成は固体撮像装置２５とともに１チップ化するようにしてもよい。
【００２４】
撮像光学系２４は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置２５は、被写体像を撮像する。ＩＳＰ２６は、固体撮像装置２５での撮像により得られた画像信号を信号処理する。記憶部２７は、ＩＳＰ２６での信号処理を経た画像を格納する。記憶部２７は、ユーザの操作等に応じて、表示部２８へ画像信号を出力する。表示部２８は、ＩＳＰ２６あるいは記憶部２７から入力される画像信号に応じて、画像を表示する。表示部２８は、例えば、液晶ディスプレイである。なお、カメラモジュール２２は、デジタルカメラ２１以外にも、例えばカメラ付き携帯電話やスマートフォン等の電子機器に適用するようにしてもよい。
【００２５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２６】
１  画素アレイ部、２  垂直走査回路、３  負荷回路、４  カラムＡＤＣ回路、５  水平走査回路、６  基準電圧発生回路、７  タイミング制御回路、８  駆動電圧発生回路、８Ａ  昇圧回路、ＰＣ  画素、Ｔａ  行選択トランジスタ、Ｔｂ  増幅トランジスタ、Ｔｒ  リセットトランジスタ、Ｔｄ  読み出しトランジスタ、ＰＤ  フォトダイオード、ＦＤ  フローティングディフュージョン、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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