(57)【要約】【課題】画素の微細化に伴う撮像画像中の残像の発生を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供する。【解決手段】固体撮像装置は、半導体層と、電荷転送領域と、フローティングディフュージョンと、読み出しゲートとを備える。半導体層は、光電変換素子が設けられる。電荷転送領域は、光電変換素子の電荷蓄積領域から半導体層の厚さ方向へ向けて突設される。フローティングディフュージョンは、電荷転送領域の突出した頂面に設けられ、電荷蓄積領域から電荷転送領域を介して転送される電荷を保持する。読み出しゲートは、フローティングディフュージョンの側面および電荷転送領域の側面にゲート絶縁膜を介して設けられる。【選択図】図５
2016018962.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子が設けられる半導体層と、
前記光電変換素子の電荷蓄積領域から前記半導体層の厚さ方向へ向けて突設される電荷転送領域と、
前記電荷転送領域の突出した頂面に設けられ、前記電荷蓄積領域から前記電荷転送領域を介して転送される電荷を保持するフローティングディフュージョンと、
前記フローティングディフュージョンの側面および前記電荷転送領域の側面にゲート絶縁膜を介して設けられる読み出しゲートと
を備えることを特徴とする固体撮像装置。
【請求項２】
前記読み出しゲートは、
前記フローティングディフュージョンおよび前記電荷転送領域を囲む環状に形成される
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記読み出しゲートは、
前記フローティングディフュージョンの側面および前記電荷転送領域の側面と、前記電荷蓄積領域における前記電荷転送領域が突設される側の表面とに沿って、連続して設けられる
ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記半導体層には、複数の前記光電変換素子が２次元アレイ状に設けられ、
隣り合う前記光電変換素子間における前記半導体層の表面に、前記フローティングディフュージョンに保持された電荷を増幅するアンプトランジスタのゲート、および、前記フローティングディフュージョンに保持された電荷をリセットするリセットトランジスタのゲートがゲート絶縁膜を介して設けられる
ことを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置。
【請求項５】
半導体層に光電変換素子を形成する工程と、
前記光電変換素子の電荷蓄積領域から前記半導体層の厚さ方向へ向けて突出する電荷転送領域を形成する工程と、
前記電荷転送領域の突出した頂面に、前記電荷蓄積領域から前記電荷転送領域を介して転送される電荷を保持するフローティングディフュージョンを形成する工程と、
前記フローティングディフュージョンの側面および前記電荷転送領域の側面にゲート絶縁膜を介して読み出しゲートを形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体層の面方向に間隔を空けて光電変換素子とフローティングディフュージョンとが設けられ、光電変換素子とフローティングディフュージョンとによって挟まれる半導体層の表面にゲート絶縁膜を介して読み出しゲートが設けられる固体撮像装置がある。
【０００３】
かかる固体撮像装置では、読み出しゲートに所定の電圧が印加された場合に、読み出しゲート下の半導体層の表層にチャネルが形成される。これにより、固体撮像装置では、光電変換素子によって光電変換された信号電荷がチャネルを通ってフローティングディフュージョンへ転送される。
【０００４】
しかし、近年の固体撮像装置は、画素の微細化が進むにつれて光電変換素子とフローティングディフュージョンとの間隔が狭まり、これに伴って読み出しゲートのゲート長が短縮されて光電変換素子とチャネルとの間のポテンシャル障壁が高くなる傾向にある。
【０００５】
固体撮像装置は、光電変換素子とチャネルとの間のポテンシャル障壁が高くなると、フローティングディフュージョンへ転送されるべき信号電荷が転送されずに光電変換素子に残留し、撮像画像中に残像が発生することがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１５９７５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一つの実施形態は、画素の微細化に伴う撮像画像中の残像の発生を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、半導体層と、電荷転送領域と、フローティングディフュージョンと、読み出しゲートとを備える。半導体層は、光電変換素子が設けられる。電荷転送領域は、前記光電変換素子の電荷蓄積領域から前記半導体層の厚さ方向へ向けて突設される。フローティングディフュージョンは、前記電荷転送領域の突出した頂面に設けられ、前記電荷蓄積領域から前記電荷転送領域を介して転送される電荷を保持する。読み出しゲートは、前記フローティングディフュージョンの側面および前記電荷転送領域の側面にゲート絶縁膜を介して設けられる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態に係る固体撮像装置を備えるデジタルカメラの概略構成を示すブロック図。
【図２】図２は、実施形態に係る固体撮像装置の概略構成を示すブロック図。
【図３】図３は、実施形態に係る画素アレイを示す斜視図。
【図４】図４は、図３に示す支持基板および多層配線層を剥離した画素アレイの受光面とは逆側の面の一部を示す模式的な平面図。
【図５】図５は、図４に示す画素アレイのＡ−Ａ’線による模式的な断面図。
【図６】図６は、実施形態に係る固体撮像装置の製造工程を示す断面視による説明図。
【図７】図７は、実施形態に係る固体撮像装置の製造工程を示す断面視による説明図。
【図８】図８は、実施形態に係る固体撮像装置の製造工程を示す断面視による説明図。
【図９】図９は、実施形態に係る固体撮像装置の製造工程を示す断面視による説明図。
【図１０】図１０は、実施形態の変形例に係る固体撮像装置の模式的な断面を示す説明図。
【発明を実施するための形態】
【００１０】
図１は、実施形態に係る固体撮像装置１４を備えるデジタルカメラ１の概略構成を示すブロック図である。図１に示すように、デジタルカメラ１は、カメラモジュール１１と後段処理部１２とを備える。
【００１１】
カメラモジュール１１は、撮像光学系１３と固体撮像装置１４とを備える。撮像光学系１３は、被写体からの光を取り込み、被写体像を結像させる。固体撮像装置１４は、撮像光学系１３によって結像される被写体像を撮像し、撮像によって得られた画像信号を後段処理部１２へ出力する。かかるカメラモジュール１１は、デジタルカメラ１以外に、例えば、カメラ付き携帯端末等の電子機器に適用される。
【００１２】
後段処理部１２は、ＩＳＰ（Image  Signal  Processor）１５、記憶部１６および表示部１７を備える。ＩＳＰ１５は、固体撮像装置１４から入力される画像信号の信号処理を行う。かかるＩＳＰ１５は、例えば、ノイズ除去処理、欠陥画素補正処理、解像度変換処理等の高画質化処理を行う。
【００１３】
そして、ＩＳＰ１５は、信号処理後の画像信号を記憶部１６、表示部１７およびカメラモジュール１１内の固体撮像装置１４が備える後述の信号処理回路２１（図２参照）へ出力する。ＩＳＰ１５からカメラモジュール１１へフィードバックされる画像信号は、固体撮像装置１４の調整や制御に用いられる。
【００１４】
記憶部１６は、ＩＳＰ１５から入力される画像信号を画像として記憶する。また、記憶部１６は、記憶した画像の画像信号をユーザの操作等に応じて表示部１７へ出力する。表示部１７は、ＩＳＰ１５あるいは記憶部１６から入力される画像信号に応じて画像を表示する。かかる表示部１７は、例えば、液晶ディスプレイである。
【００１５】
次に、図２を参照してカメラモジュール１１が備える固体撮像装置１４について説明する。図２は、実施形態に係る固体撮像装置１４の概略構成を示すブロック図である。図２に示すように、固体撮像装置１４は、イメージセンサ２０と、信号処理回路２１とを備える。
【００１６】
ここでは、イメージセンサ２０が、入射光を光電変換する光電変換素子の入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである場合について説明する。なお、本実施形態に係るイメージセンサ２０は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサであってもよい。
【００１７】
イメージセンサ２０は、アナログ回路中心に構成される周辺回路２２と、画素アレイ２３とを備える。また、周辺回路２２は、垂直シフトレジスタ２４、タイミング制御部２５、ＣＤＳ（相関二重サンプリング部）２６、ＡＤＣ（アナログデジタル変換部）２７、およびラインメモリ２８を備える。
【００１８】
画素アレイ２３は、イメージセンサ２０の撮像領域に設けられる。かかる画素アレイ２３には、撮像画像の各画素に対応する複数の光電変換素子が、水平方向（行方向）および垂直方向（列方向）へ２次元アレイ状（マトリックス状）に配置されている。そして、画素アレイ２３では、各画素に対応する光電変換素子が入射光量に応じた信号電荷（例えば、電子）を発生させて蓄積する。
【００１９】
光電変換素子に蓄積された信号電荷は、光電変換素子毎に設けられる読み出しゲートへ所定の電圧が印加された場合に、電荷転送領域を通ってフローティングディフュージョンへ転送されて保持される。
【００２０】
本実施形態の画素アレイ２３では、複数の光電変換素子が２次元アレイ状に設けられる半導体層の厚さ方向に、光電変換素子と、電荷転送領域と、フローティングディフュージョンとが積層される。そして、画素アレイ２３では、フローティングディフュージョンの側面および電荷転送領域の側面にゲート絶縁膜を介して読み出しゲートが設けられる。
【００２１】
これにより、画素アレイ２３は、画素の微細化に左右されることなく、半導体層の厚さ方向に十分なゲート長の読み出しゲートを確保することができる。したがって、画素アレイ２３によれば、画素の微細化に伴う光電変換素子とチャネルとの間のポテンシャル障壁の高まりを防止することによって、撮像画像中の残像の発生を抑制することができる。かかる画素アレイ２３の構成の具体的一例については、図３〜図５を参照して後述する。
【００２２】
タイミング制御部２５は、垂直シフトレジスタ２４に対して動作タイミングの基準となるパルス信号を出力する処理部である。なお、図２では、接続線の図示を省略しているが、タイミング制御部２５は、ＣＤＳ２６、ＡＤＣ２７、およびラインメモリ２８にも接続されており、これらＣＤＳ２６、ＡＤＣ２７、およびラインメモリ２８の動作のタイミング制御も行う。
【００２３】
垂直シフトレジスタ２４は、アレイ（行列）状に２次元配列された複数の光電変換素子の中から信号電荷を読み出す光電変換素子を行単位で順次選択するための選択信号を画素アレイ２３へ出力する処理部である。
【００２４】
画素アレイ２３は、垂直シフトレジスタ２４から入力される選択信号によって行単位で選択される各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からＣＤＳ２６へ出力する。
【００２５】
ＣＤＳ２６は、画素アレイ２３から入力される画素信号から、相関二重サンプリングによってノイズを除去してＡＤＣ２７へ出力する処理部である。ＡＤＣ２７は、ＣＤＳ２６から入力されるアナログの画素信号をデジタルの画素信号へ変換してラインメモリ２８へ出力する処理部である。ラインメモリ２８は、ＡＤＣ２７から入力される画素信号を一時的に保持し、画素アレイ２３における光電変換素子の行毎に信号処理回路２１へ出力する処理部である。
【００２６】
信号処理回路２１は、デジタル回路中心に構成され、ラインメモリ２８から入力される画素信号に対して所定の信号処理を行い、信号処理後の画素信号を画像信号として後段処理部１２へ出力する処理部である。かかる信号処理回路２１は、画素信号に対して、例えば、レンズシェーディング補正、傷補正、ノイズ低減処理等の信号処理を行う。
【００２７】
このように、イメージセンサ２０では、画素アレイ２３に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、周辺回路２２が各光電変換素子に蓄積された信号電荷を画素信号として読み出すことによって撮像を行う。
【００２８】
次に、図３〜図５を参照し、実施形態に係る画素アレイ２３の構成について説明する。図３は、実施形態に係る画素アレイ２３を示す斜視図である。また、図４は、図３に示す支持基板３１および多層配線層３２を剥離した画素アレイ２３の受光面３４とは逆側の面（以下、「下面」と記載する）の一部を示す模式的な平面図である。
【００２９】
また、図５は、図４に示す画素アレイ２３のＡ−Ａ’線による模式的な断面図である。なお、図５では、受光面３４を下にした状態の構造体の断面を示しており、受光面３４に設けられるカラーフィルタおよびマイクロレンズについて図示を省略している。
【００３０】
図３に示すように、画素アレイ２３は、支持基板３１と、支持基板３１上に設けられる多層配線層３２と、多層配線層３２上に設けられる半導体層３３とを備える。支持基板３１は、後述する固体撮像装置の製造工程において半導体層３３を薄化するために貼合される基板である。
【００３１】
また、多層配線層３２は、層間絶縁膜の内部に多層配線が設けられた層である。多層配線は、半導体層３３に設けられる各半導体素子と前述の周辺回路２２（図２参照）などとを接続する配線である。
【００３２】
半導体層３３には、図４に示すように、複数の光電変換素子４が２次元アレイ状に設けられる。各光電変換素子４は、受光面３４から入射する光を信号電荷へ光電変換して蓄積する電荷蓄積領域４０を備える。各電荷蓄積領域４０の下面中央には、後述する電荷転送領域４８（図５参照）を介してフローティングディフュージョン４１が設けられる。
【００３３】
また、フローティングディフュージョン４１の側面および電荷転送領域４８の側面には、ゲート絶縁膜４２を介してフローティングディフュージョン４１および電荷転送領域４８を囲む環状の読み出しゲート４３が設けられる。
【００３４】
これにより、画素アレイ２３では、光電変換素子４の電荷蓄積領域４０、読み出しゲート４３、およびフローティングディフュージョン４１が半導体層３３の面方向に並べて設けられる場合に比べて、隣接する光電変換素子４間の空きスペースが広くなる。
【００３５】
そこで、画素アレイ２３では、隣り合う光電変換素子４の間における半導体層３３の表面（ここでは、下面）に、リセットゲート４４やアンプゲート４５が設けられる。リセットゲート４４は、撮像前にフローティングディフュージョン４１に存在する電荷をリセットするリセットトランジスタのゲートである。
【００３６】
また、アンプゲート４５は、フローティングディフュージョン４１に保持される信号電荷を増幅するアンプトランジスタのゲートである。上記した読み出しゲート４３、リセットゲート４４、およびアンプゲート４５間の半導体層３３の下面には、素子分離絶縁膜４６が設けられる。なお、フローティングディフュージョン４１の下面中央には、リセットトランジスタのソースおよびアンプゲート４５に接続されるコンタクトプラグ５５が設けられる。
【００３７】
そして、図４に示す構造体の断面は、図５に示すようになっている。具体的には、画素アレイ２３は、例えば、シリコンによって形成される半導体層３３内にＰ型の不純物がイオン注入された素子分離領域４７と、Ｎ型の不純物がイオン注入された電荷蓄積領域４０とのＰＮ接合によって形成される複数の光電変換素子４を備える。
【００３８】
また、画素アレイ２３は、光電変換素子４の電荷蓄積領域４０における受光面３４（ここでは下面）とは逆側の表面中央から半導体層３３の厚さ方向へ突設される電荷転送領域（チャネル領域）４８を備える。さらに、画素アレイ２３は、かかる電荷転送領域４８の突出した頂面にフローティングディフュージョン４１を備える。
【００３９】
そして、画素アレイ２３では、フローティングディフュージョン４１の側面および電荷転送領域４８の側面に、ゲート絶縁膜４２を介して読み出しゲート４３が設けられる。かかる読み出しゲート４３は、例えば、ポリシリコンによって、フローティングディフュージョン４１および電荷転送領域４８を囲む環状に形成される。なお、電荷蓄積領域４０における電荷転送領域４８が設けられる側の表層部分には、Ｐ型の不純物が拡散されたＰ型拡散層４９が設けられる。
【００４０】
なお、ゲート絶縁膜４２は、例えば、酸化シリコンによって形成され、半導体層３３の受光面３４とは逆側の表面（ここでは、上面）における電荷転送領域４８が設けられる領域以外の表面、およびフローティングディフュージョン４１の表面にも設けられる。
【００４１】
なお、図５に示す断面では、フローティングディフュージョン４１の表面がゲート絶縁膜４２によって被覆されているが、この部分の手前側のゲート絶縁膜４２は、一部が選択的に除去されている。そして、ゲート絶縁膜４２が除去された部分のフローティングディフュージョン４１の表面には、図４に示すコンタクトプラグ５５が設けられる。また、リセットゲート４４およびアンプゲート４５は、素子分離領域４７の表面にゲート絶縁膜４２を介して、例えば、ポリシリコンによって形成される。
【００４２】
かかる画素アレイ２３では、読み出しゲート４３に所定の電圧が印加されると、電荷転送領域４８におけるゲート絶縁膜４２との界面部分にチャネルが形成される。これにより、光電変換素子４によって光電変換された信号電荷は、電荷蓄積領域４０からチャネルを通ってフローティングディフュージョン４１へ転送されて保持される。
【００４３】
このように、画素アレイ２３では、電荷転送領域４８と電荷蓄積領域４０との界面から、電荷転送領域４８とフローティングディフュージョン４１との界面までの距離Ｘが読み出しゲート４３のゲート長となる。
【００４４】
これにより、画素アレイ２３は、画素の微細化に左右されることなく、半導体層３３の厚さ方向、つまり、受光面３４の法線と平行な方向に十分なゲート長の読み出しゲート４３を確保することができる。
【００４５】
したがって、画素アレイ２３によれば、画素の微細化に伴い、読み出しゲート４３のゲート長が短縮されて光電変換素子とチャネルとの間のポテンシャル障壁が高まることを防止することによって、撮像画像中の残像の発生を抑制することができる。
【００４６】
しかも、画素アレイ２３では、フローティングディフュージョン４１の側面および電荷転送領域４８の側面全体がゲート絶縁膜４２によって被覆され、ゲート絶縁膜４２の表面全体に読み出しゲート４３が設けられる。つまり、読み出しゲート４３は、ゲート絶縁膜４２を介して、フローティングディフュージョン４１および電荷転送領域４８を囲む環状に形成される。
【００４７】
これにより、画素アレイ２３では、読み出しゲート４３に所定の電圧が印加される場合に、電荷転送領域４８の側周面全体にチャネルが形成される。したがって、画素アレイ２３は、電荷蓄積領域４０からフローティングディフュージョン４１へ効率的に信号電荷を転送することができる。
【００４８】
さらに、画素アレイ２３では、半導体層３３の内部ではなく、電荷蓄積領域４０の表面から半導体層３３の厚さ方向へ向けて突設される電荷転送領域４８の頂面に、フローティングディフュージョン４１が設けられる。
【００４９】
これにより、画素アレイ２３では、半導体層３３の内部領域全体を光電変換素子４用のスペースとして使用することができるので、光電変換素子４の受光面積の拡張および飽和電子数の増大が可能となる。
【００５０】
次に、図６〜図９を参照し、実施形態に係る固体撮像装置１４の製造方法について説明する。図６〜図９は、実施形態に係る固体撮像装置１４の製造工程を示す断面視による説明図である。なお、ここでは、固体撮像装置１４が備える画素アレイ２３部分の製造工程について説明する。
【００５１】
画素アレイ２３を製造する場合には、図６の（ａ）に示すように、例えば、シリコンウェハなどの半導体基板５１の上面に、ＣＶＤ（Chemical  Vapor  Deposition）によってシリコンのエピタキシャル層５２を形成する。
【００５２】
続いて、エピタキシャル層５２に、例えば、リンなどのＮ型の不純物を平面視行列状にイオン注入し、Ｎ型の不純物がイオン注入された領域の間へ、Ｎ型の不純物が注入された領域を囲むように、平面視格子状にボロンなどのＰ型の不純物をイオン注入する。
【００５３】
その後、アニール処理を行うことによって、図６の（ｂ）に示すように、Ｎ型の不純物が熱拡散された電荷蓄積領域４０とＰ型の不純物が熱拡散された素子分離領域４７とが形成される。これにより、Ｐ型の素子分離領域４７とＮ型の電荷蓄積領域４０とのＰＮ接合によって形成される複数の光電変換素子４が２次元アレイ状に配置された半導体層３３が形成される。
【００５４】
その後、図６の（ｃ）に示すように、各光電変換素子４と、後に形成されるリセットトランジスタやアンプトランジスタなどの他の半導体素子とを素子分離する箇所に、例えば、ＴＥＯＳ（テトラエトキシシラン）によって、素子分離絶縁膜４６を形成する。
【００５５】
続いて、図７の（ａ）に示すように、半導体層３３の表面に、例えば、窒化シリコンなどのマスク材５３を堆積させ、その後、電荷蓄積領域４０の表面中央上のマスク材５３を選択的に除去する。これにより、マスク材５３に開口が形成され、電荷蓄積領域４０の表面中央部分が露出する。
【００５６】
そして、図７の（ｂ）に示すように、マスク材５３に形成された開口内に、シリコンを選択的にエピタキシャル成長させることによって、エピタキシャル領域５４を形成する。その後、例えば、ＣＭＰ（Chemical  Mechanical  Polishing）によって、エピタキシャル領域５４の表面を平坦化する。
【００５７】
続いて、図７の（ｃ）に示すように、エピタキシャル層５２へ、Ｐ型またはＮ型の不純物をイオン注入した後、アニール処理を行うことによって、Ｐ型またはＮ型の不純物が熱拡散された電荷転送領域４８を形成する。
【００５８】
その後、電荷転送領域４８の表層部分へ、例えば、リンなどのＮ型の不純物をイオン注入した後、アニール処理を行うことによって、Ｎ型の不純物が熱拡散されたフローティングディフュージョン４１を形成する。
【００５９】
続いて、マスク材５３を剥離した後、熱酸化処理を行う。これにより、図７の（ｄ）に示すように、電荷転送領域４８が設けられた部分を除く半導体層３３の表面、電荷転送領域４８の側面（側周面）、フローティングディフュージョン４１の側面（側周面）、および表面に、酸化膜の保護膜５０が形成される。
【００６０】
その後、保護膜５０の表面にレジスト膜（図示略）を形成し、フォトリソグラフィーによってレジスト膜をパターニングすることにより、アンプトランジスタ、リセットトランジスタ、周辺のロジック回路などの形成領域上にレジスト膜を選択的に残す。
【００６１】
そして、レジスト膜をマスクとして、半導体層３３へ、例えば、ボロンなどのＰ型の不純物をイオン注入してアニール処理を行う。これにより、電荷蓄積領域４０における電荷転送領域４８が設けられる側の表層に、Ｐ型拡散層４９が形成される。
【００６２】
その後、レジスト膜および保護膜５０を除去した後に熱酸化処理を行う。これにより、図８の（ａ）に示すように、電荷転送領域４８が設けられた部分を除く半導体層３３の表面、電荷転送領域４８の側面（側周面）、フローティングディフュージョン４１の側面（側周面）、および表面にゲート絶縁膜４２が形成される。
【００６３】
その後、図８の（ｂ）に示すように、ゲート絶縁膜４２を介して、フローティングディフュージョン４１の側面および電荷転送領域４８の側面を囲むように、例えば、ポリシリコンによって読み出しゲート４３を形成する。読み出しゲート４３を形成する工程では、同時に、例えば、ポリシリコンによって、リセットゲート４４およびアンプゲート４５も形成する。
【００６４】
その後、素子分離領域４７におけるリセットゲート４４を挟んだ両側（図８に示す例では、手前側および奥側）に、例えば、リンなどのＮ型の不純物をイオン注入する。この工程では、同時に、素子分離領域４７におけるアンプゲート４５を挟んだ両側（図８に示す例では、手前側および奥側）にも、例えば、リンなどのＮ型の不純物をイオン注入する。
【００６５】
その後、アニール処理を行うことによって、Ｎ型の不純物を熱拡散させる。これにより、リセットトランジスタのソースおよびドレインが形成され、同時に、アンプトランジスタのソースおよびドレインが形成される。
【００６６】
続いて、図８の（ｃ）に示すように、半導体層３３の表面側に多層配線層３２を形成する。ここでは、例えば、層間絶縁膜６１を形成する工程と、層間絶縁膜６１に配線用の溝をパターニングする工程と、パターニングされた溝へダマシン法を用いて銅を埋め込むことにより配線６２を形成する工程とを繰り返すことによって、多層配線層３２を形成する。
【００６７】
その後、多層配線層３２上に支持基板３１を貼合し、図９の（ａ）に示すように、半導体基板５１、半導体層３３、および支持基板３１が積層された構造体の天地を反転させる。そして、半導体基板５１を裏面（ここでは上面）側から研削および研磨することによって、図９の（ｂ）に示すように、半導体層３３の裏面（ここでは上面）を露出させる。
【００６８】
最後に、露出させた半導体層３３の表面に、カラーフィルタ７１とマイクロレンズ７２とを順次形成して画素アレイ２３が完成する。なお、本実施形態では、裏面照射型ＣＭＯＳイメージセンサを備える固体撮像装置１４の製造工程について説明したが、上記した製造工程を一部変更するだけで表面照射型のＣＭＯＳイメージセンサを備える固体撮像装置を製造することも可能である。
【００６９】
具体的には、図８の（ｃ）に示す多層配線層３２を形成する工程において、配線６２を光電変換素子４上以外の位置に設け、多層配線層３２上にカラーフィルタ７１とマイクロレンズ７２とを形成する。これにより、表面照射型のＣＭＯＳイメージセンサを備える固体撮像装置を製造することができる。
【００７０】
また、図５に示す画素アレイ２３の構成は、一例であり種々の変形が可能である。ここで、図１０を参照し、本実施形態の変形例に係る画素アレイ２３ａ，２３ｂについて説明する。図１０は、実施形態の変形例に係る固体撮像装置の模式的な断面を示す説明図である。
【００７１】
なお、図１０の（ａ）には、変形例１に係る固体撮像装置の画素アレイ２３ａを示しており、図１０の（ｂ）には、変形例２に係る固体撮像装置の画素アレイ２３ｂを示している。ここでは、図１０に示す構成要素のうち、図５に示す構成要素と同一の構成要素については、図５に示す符号と同一の符号を付することにより、その説明を省略する。
【００７２】
図１０の（ａ）に示すように、画素アレイ２３ａは、図５に示す画素アレイ２３の読み出しゲート４３よりも肉薄の読み出しゲート４３ａを備える構成であってもよい。かかる場合、読み出しゲート４３ａは、フローティングディフュージョン４１の側面および電荷転送領域４８の側面と、電荷蓄積領域４０における電荷転送領域４８が突設される側の表面とに沿って連続する断面視Ｌ字状に形成される。
【００７３】
かかる画素アレイ２３ａによれば、読み出しゲート４３ａを肉薄にすることによって、図５に示す画素アレイ２３が奏する効果に加え、読み出しゲート４３ａの形成に使用する材料の低減、および、読み出しゲート４３ａの形成に要する時間の短縮が可能となる。
【００７４】
また、図１０（ｂ）に示すように、画素アレイ２３ｂは、フローティングディフュージョン４１および電荷転送領域４８の全側周面のうちの一部の側周面に、ゲート絶縁膜４２を介して設けられる読み出しゲート４３ｂを備える構成であってもよい。
【００７５】
かかる画素アレイ２３ｂによっても、画素サイズの微細化に左右されることなく、半導体層３３の厚さ方向に十分なゲート長の読み出しゲート４３ｂを設けることができ、読み出しゲート４３ｂの形成に使用する材料の低減も可能となる。
【００７６】
上述したように、実施形態に係る固体撮像装置は、光電変換素子が設けられる半導体層と、光電変換素子の電荷蓄積領域から半導体層の厚さ方向へ突設される電荷転送領域とを備える。
【００７７】
さらに、実施形態に係る固体撮像装置は、電荷転送領域の突出した頂面にフローティングディフュージョンを備え、フローティングディフュージョンおよび電荷転送領域の側周面にゲート絶縁膜を介して設けられる読み出しゲートを備える。
【００７８】
これにより、実施形態に係る固体撮像装置は、画素サイズの微細化に左右されることなく、半導体層の厚さ方向に十分なゲート長の読み出しゲートを設けることができるので、ゲート長の短縮に起因した撮像画像中の残像の発生を抑制することができる。
【００７９】
しかも、実施形態に係る固体撮像装置では、半導体層内の領域全体を光電変換素子の形成領域として使用することができる。したがって、実施形態に係る固体撮像装置によれば、本実施形態で説明した構造の電荷転送領域、フローティングディフュージョン、および読み出しゲートを備えない他の固体撮像装置よりも、光電変換素子の受光面積および飽和電子数を増大させることができる。
【００８０】
また、実施形態に係る固体撮像装置は、隣り合う光電変換素子間における半導体層の表面に、リセットトランジスタのゲートおよびアンプトランジスタのアンプゲートを備える。このように、実施形態に係る固体撮像装置は、隣接する光電変換素子間の空きスペースを有効利用してリセットトランジスタのゲートやアンプトランジスタのゲートを設けることにより、画素サイズのさらなる微細化が可能となる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１  デジタルカメラ、  １１  カメラモジュール、  １２  後段処理部、  １３  撮像光学系、  １４  固体撮像装置、  １５  ＩＳＰ、  １６  記憶部、  １７  表示部、  ２０  イメージセンサ、  ２１  信号処理回路、  ２２  周辺回路、  ２３，２３ａ，２３ｂ  画素アレイ、  ２４  垂直シフトレジスタ、  ２５  タイミング制御部、  ２６  ＣＤＳ、  ２７  ＡＤＣ、  ２８  ラインメモリ、  ３１  支持基板、  ３２  多層配線層、  ３３  半導体層、  ４  光電変換素子、  ４０  電荷蓄積領域、  ４１  フローティングディフュージョン、  ４２  ゲート絶縁膜、  ４３，４３ａ，４３ｂ  読み出しゲート、  ４４  リセットゲート、  ４５  アンプゲート、  ４６  素子分離絶縁膜、  ４７  素子分離領域、  ４８  電荷転送領域、  ４９  Ｐ型拡散層、  ５０  保護膜、  ５１  半導体基板、  ５２  エピタキシャル層、  ５３  マスク材、  ５４  エピタキシャル領域、  ５５  コンタクトプラグ、  ６１  層間絶縁膜、  ６２  配線、  ７１  カラーフィルタ、  ７２  マイクロレンズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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