(57)【要約】【課題】混入した不純物原子の濃度が高い半導体結晶層の領域を適切に除去する技術を提供する。【解決手段】絶縁層上に半導体結晶層を転写するための中間基板であって、半導体結晶層形成基板、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層および第４半導体結晶層を有し、これらが、半導体結晶層形成基板、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層、第４半導体結晶層の順に配置され、第１半導体結晶層が、Ａｌｘ１Ｇａ１−ｘ１Ａｓ（０＜ｘ１≦１）からなり、第２半導体結晶層が、Ｓｉｘ２Ｇｅ１−ｘ２（０≦ｘ２＜ｘ３）からなり、第３半導体結晶層が、Ｓｉｘ３Ｇｅ１−ｘ３（０．２≦ｘ３≦１）からなり、第４半導体結晶層が、Ｓｉｘ４Ｇｅ１−ｘ４（０≦ｘ４＜ｘ３）からなる中間基板を提供する。【選択図】図３
2016111027.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に半導体結晶層を転写するための中間基板であって、
半導体結晶層形成基板、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層および第４半導体結晶層を有し、
前記半導体結晶層形成基板、前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層および前記第４半導体結晶層が、前記半導体結晶層形成基板、前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層、前記第４半導体結晶層の順に配置され、
前記第１半導体結晶層が、Ａｌｘ１Ｇａ１−ｘ１Ａｓ（０＜ｘ１≦１）からなり、
前記第２半導体結晶層が、Ｓｉｘ２Ｇｅ１−ｘ２（０≦ｘ２＜ｘ３）からなり、
前記第３半導体結晶層が、Ｓｉｘ３Ｇｅ１−ｘ３（０．２≦ｘ３≦１）からなり、
前記第４半導体結晶層が、Ｓｉｘ４Ｇｅ１−ｘ４（０≦ｘ４＜ｘ３）からなる
中間基板。
【請求項２】
エッチャントとしてＨＣｌを用いる場合の前記第１半導体結晶層のエッチング速度が、前記第２半導体結晶層、前記第３半導体結晶層および前記第４半導体結晶層から選択された何れの半導体結晶層のエッチング速度より大きい
請求項１に記載の中間基板。
【請求項３】
エッチャントとしてＨＣｌ、Ｈ２Ｏ２およびＨ２Ｏをそれぞれ４：１：９５のモル比で混合した混合液を用いる場合の前記第２半導体結晶層のエッチング速度が、前記第３半導体結晶層のエッチング速度より大きい
請求項１または請求項２に記載の中間基板。
【請求項４】
エッチャントとしてＨＦを用いる場合の前記第３半導体結晶層のエッチング速度が、前記第４半導体結晶層のエッチング速度より大きい
請求項１から請求項３の何れか一項に記載の中間基板。
【請求項５】
前記第４半導体結晶層の表面粗さが１ｎｍ以下である
請求項１から請求項４の何れか一項に記載の中間基板。
【請求項６】
前記第４半導体結晶層が、Ｇｅ層であり、
前記第３半導体結晶層のＳｉ組成ｘ３と前記第３半導体結晶層の厚さｔ（ｎｍ）が、
（数１）
０＜ｔ＜２.５・ｘ３−１．２５
の関係を満足する
請求項１から請求項５の何れか一項に記載の中間基板。
【請求項７】
基板と、前記基板の上の絶縁層と、前記絶縁層の上の第４半導体結晶層と、を有し、
前記第４半導体結晶層が、Ｓｉｘ４Ｇｅ１−ｘ４（０≦ｘ４＜１）からなり、ＡｓおよびＧａから選択された１以上の原子を１×１０１６［ｃｍ−３］以上、５×１０１８［ｃｍ−３］以下の範囲で含有する
半導体基板。
【請求項８】
前記第４半導体結晶層に含有する、ＡｓおよびＧａから選択された１以上の前記原子の濃度が、前記第４半導体結晶層の表面側から前記基板側に進むに従い小さくまたは大きくなっている
請求項７に記載の半導体基板。
【請求項９】
半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層および第４半導体結晶層を順次エピタキシャル成長するステップと、
前記第４半導体結晶層の表面と、転写先基板の表面または前記転写先基板に形成された層の表面とを向かい合わせ、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、
前記第１半導体結晶層をエッチングにより除去し、前記第２半導体結晶層、前記第３半導体結晶層および前記第４半導体結晶層を前記転写先基板に残した状態で、前記半導体結晶層形成基板と前記転写先基板とを分離するステップと、
前記第２半導体結晶層をエッチングするステップと、
を有する半導体基板の製造方法。
【請求項１０】
前記第２半導体結晶層をエッチングするステップにおける前記第２半導体結晶層のエッチング速度が、前記第３半導体結晶層のエッチング速度より大きい
請求項９に記載の半導体基板の製造方法。
【請求項１１】
前記第３半導体結晶層をエッチングするステップをさらに有し、
当該ステップにおける前記第３半導体結晶層のエッチング速度が、前記第４半導体結晶層のエッチング速度より大きい
請求項９または請求項１０に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中間基板、半導体基板および半導体基板の製造方法に関する。
【背景技術】
【０００２】
Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有することから、高性能なＰチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）の活性層（チャネル層）への適用が期待されている。高性能Ｐチャネル型ＭＯＳＦＥＴは、高性能Ｎチャネル型ＭＯＳＦＥＴと共にＣＭＯＳＦＥＴ（Complementary MOSFET）を構成することが期待されており、このようなＣＭＯＳＦＥＴは、単一基板に形成されてこそ性能が発揮されることから、異種基板への半導体結晶層の形成技術が必要になる。なお、非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴとが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
【０００３】
単一基板（たとえばシリコン基板）上に、ＩＩＩ−Ｖ族化合物半導体層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、結晶成長用基板に形成した半導体結晶層を、単一基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、シリコン基板に転写する技術が開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
【非特許文献２】Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（本明細書においては単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体とを単一基板上に形成する技術が必要になる。また、単一基板をＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。
【０００６】
半導体結晶層形成基板として、ＧａＡｓ等のＩＩＩ−Ｖ族化合物単結晶基板を用い、半導体結晶層を半導体結晶層形成基板からエッチングにより剥離する際の犠牲層として、ＡｌＡｓ等ＩＩＩ−Ｖ族化合物半導体結晶層を用い、Ｇｅ等のＩＶ族半導体をエピタキシャル成長させることで、転写用の半導体結晶層を形成する場合がある。Ｇａ等のＩＩＩ族原子およびＡｓ等のＶ族原子は、Ｇｅ等のＩＶ族半導体内部でドナーまたはアクセプタとして機能することがある。従って、半導体結晶層をエピタキシャル成長により形成する際には、半導体結晶層形成基板または犠牲層からの意図しない不純物原子の混入を極力避ける必要がある。
【０００７】
ただし、ある程度の不純物原子の混入は避けられないことから、混入した不純物原子の影響を小さくする技術が重要になる。たとえば不純物原子の混入が、主に半導体結晶層形成基板からのコンタミネーションである場合、半導体結晶層の内部での不純物原子の濃度は、半導体結晶層形成基板に近いほど高く、遠いほど低く分布する。そこで、半導体結晶層を転写先基板に転写した後、不純物原子を多く含む部分をエッチング等により除去し、不純物原子の濃度が低い半導体結晶層の部分をチャネル層に利用することで、高性能なｐＭＩＳＦＥＴを形成することができる。
【０００８】
しかし、転写先基板上の半導体結晶層において、不純物原子を多く含む部分のみを適切に除去することは難しく、半導体結晶層の厚さにばらつきが生じる問題があった。
【０００９】
本発明の目的は、転写先基板上の半導体結晶層に混入した不純物原子の影響を小さくする技術を提供することにある。特に、混入した不純物原子の濃度が高い半導体結晶層の領域を適切に除去する技術を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の第１の態様においては、絶縁層上に半導体結晶層を転写するための中間基板であって、半導体結晶層形成基板、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層および第４半導体結晶層を有し、前記半導体結晶層形成基板、前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層および前記第４半導体結晶層が、前記半導体結晶層形成基板、前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層、前記第４半導体結晶層の順に配置され、前記第１半導体結晶層が、Ａｌｘ１Ｇａ１−ｘ１Ａｓ（０＜ｘ１≦１）からなり、前記第２半導体結晶層が、Ｓｉｘ２Ｇｅ１−ｘ２（０≦ｘ２＜ｘ３）からなり、前記第３半導体結晶層が、Ｓｉｘ３Ｇｅ１−ｘ３（０．２≦ｘ３≦１）からなり、前記第４半導体結晶層が、Ｓｉｘ４Ｇｅ１−ｘ４（０≦ｘ４＜ｘ３）からなる中間基板を提供する。
【００１１】
エッチャントとしてＨＣｌを用いる場合の前記第１半導体結晶層のエッチング速度が、前記第２半導体結晶層、前記第３半導体結晶層および前記第４半導体結晶層から選択された何れの半導体結晶層のエッチング速度より大きいものとすることができる。エッチャントとしてＨＣｌ、Ｈ２Ｏ２およびＨ２Ｏをそれぞれ４：１：９５のモル比で混合した混合液を用いる場合の前記第２半導体結晶層のエッチング速度が、前記第３半導体結晶層のエッチング速度より大きいものとすることができる。エッチャントとしてＨＦを用いる場合の前記第３半導体結晶層のエッチング速度が、前記第４半導体結晶層のエッチング速度より大きいものとすることができる。前記第４半導体結晶層の表面粗さが１ｎｍ以下であるものとすることができる。前記第４半導体結晶層がＧｅ層である場合、前記第３半導体結晶層のＳｉ組成ｘ３と前記第３半導体結晶層の厚さｔ（ｎｍ）が、０＜ｔ＜２.５・ｘ３−１．２５の関係を満足することができる。
【００１２】
本発明の第２の態様においては、基板と、前記基板の上の絶縁層と、前記絶縁層の上の第４半導体結晶層と、を有し、前記第４半導体結晶層が、Ｓｉｘ４Ｇｅ１−ｘ４（０≦ｘ４＜１）からなり、ＡｓおよびＧａから選択された１以上の原子を１×１０１６［ｃｍ−３］以上、５×１０１８［ｃｍ−３］以下の範囲で含有する半導体基板を提供する。
【００１３】
前記第４半導体結晶層に含有する、ＡｓおよびＧａから選択された１以上の前記原子の濃度が、前記第４半導体結晶層の表面側から前記基板側に進むに従い小さくまたは大きくなっているものとすることができる。
【００１４】
本発明の第３の態様においては、半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層および第４半導体結晶層を順次エピタキシャル成長するステップと、前記第４半導体結晶層の表面と、転写先基板の表面または前記転写先基板に形成された層の表面とを向かい合わせ、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、前記第１半導体結晶層をエッチングにより除去し、前記第２半導体結晶層、前記第３半導体結晶層および前記第４半導体結晶層を前記転写先基板に残した状態で、前記半導体結晶層形成基板と前記転写先基板とを分離するステップと、前記第２半導体結晶層をエッチングするステップと、を有する半導体基板の製造方法を提供する。
【００１５】
前記第２半導体結晶層をエッチングするステップにおける前記第２半導体結晶層のエッチング速度が、前記第３半導体結晶層のエッチング速度より大きいものとすることができる。前記第３半導体結晶層をエッチングするステップをさらに有することができ、この場合、当該ステップにおける前記第３半導体結晶層のエッチング速度が、前記第４半導体結晶層のエッチング速度より大きいものとすることができる。
【図面の簡単な説明】
【００１６】
【図１】半導体基板１００の断面を示す。
【図２】半導体基板１００の製造方法を工程順に示した断面図である。
【図３】半導体基板１００の製造方法を工程順に示した断面図であり、中間基板２００の断面をも示す。
【図４】半導体基板１００の製造方法を工程順に示した断面図である。
【図５】半導体基板１００の製造方法を工程順に示した断面図である。
【図６】半導体基板１００の製造方法を工程順に示した断面図である。
【図７】半導体基板１００の製造方法を工程順に示した断面図である。
【図８】半導体基板１００の製造方法を工程順に示した断面図である。
【図９】Ａｓ原子濃度の深さプロファイルを示したグラフである。
【図１０】第３半導体結晶層のシリコン組成および厚さを変えたときのエッチング深さとエッチング時間の関係を示したグラフである。
【図１１】第３半導体結晶層のシリコン組成および厚さを変えたときの基板表面を顕微鏡観察した写真を示した表図である。
【図１２】第３半導体結晶層のシリコン組成および厚さを変えたときの基板表面の粗さを測定した結果を示した表図である。
【発明を実施するための形態】
【００１７】
図１は半導体基板１００の断面を示す。半導体基板１００は、基板（転写先基板）１１４と、絶縁層１１２と、第４半導体結晶層１１０とを有する。
【００１８】
基板（転写先基板）１１４は、たとえばＳｉ基板であり、後に説明するように、貼り合せ法における転写先基板である。絶縁層１１２は、たとえばシリコン酸化層であり、第４半導体結晶層１１０と基板１１４との間を電気的に絶縁する。絶縁層１１２により、第４半導体結晶層１１０に形成されるＭＩＳＦＥＴ等電子素子の浮遊容量を低減し、素子性能を向上できる。
【００１９】
第４半導体結晶層１１０は、たとえばＧｅ層であり、ＭＩＳＦＥＴ等の電子素子が形成されて、当該電子素子の活性層として機能する。第４半導体結晶層１１０は、後に説明するように不純物原子が低減され、そこに形成される電子素子の性能が向上される。第４半導体結晶層１１０は、Ｓｉｘ４Ｇｅ１−ｘ４（０≦ｘ４＜１）からなり、ＡｓおよびＧａから選択された１以上の原子を１×１０１６［ｃｍ−３］以上、５×１０１８［ｃｍ−３］以下の範囲で含有する。
【００２０】
第４半導体結晶層１１０のＳｉ組成ｘ４の上限は、第４半導体結晶層１１０の厚さとの関係で変化する。第４半導体結晶層１１０が薄くて良い場合、ｘ４の上限を大きくすることができるが、第４半導体結晶層１１０を厚くする必要がある場合、ｘ４の上限はあまり大きくすることができない。つまり、第４半導体結晶層１１０のＳｉ組成ｘ４は、第４半導体結晶層１１０の厚さに由来する制限の範囲で適切に選択することができる。
【００２１】
第４半導体結晶層１１０は、ＡｓおよびＧａから選択された１以上の原子を含有する。当該原子の濃度は、第４半導体結晶層１１０の表面側から基板側に進むに従い小さくまたは大きくなっている。Ａｓ原子等濃度の深さ方向プロファイルについては、後に詳しく説明する。
【００２２】
図２から図８は、半導体基板１００の製造方法を工程順に示した断面図である。
【００２３】
図２に示すように、半導体結晶層形成基板１０２の上に、第１半導体結晶層１０４を形成する。
【００２４】
半導体結晶層形成基板１０２は、高品位な第４半導体結晶層１１０を形成するための基板である。好ましい半導体結晶層形成基板１０２の材料は、第４半導体結晶層１１０の材料、形成方法等に依存する。一般に、半導体結晶層形成基板１０２は、形成しようとする第４半導体結晶層１１０と格子整合または擬格子整合する材料からなることが望ましい。たとえば、第４半導体結晶層１１０としてＧｅ層をエピタキシャル成長法により形成する場合、半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、または、ＳｉＣの単結晶基板が選択可能である。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板である場合、第４半導体結晶層１１０が形成される面方位として（１００）面または（１１１）面が挙げられる。
【００２５】
第１半導体結晶層１０４は、Ａｌｘ１Ｇａ１−ｘ１Ａｓ（０＜ｘ１≦１）からなる。第１半導体結晶層１０４は、たとえば、エッチャントとしてＨＣｌを用いる場合のエッチング速度が、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０から選択された何れの半導体結晶層のエッチング速度より大きいものとすることができる。なお、エッチングには、エッチャント（エッチング液）として塩酸水溶液を用いるウェットエッチング、エッチングガスを用いるドライエッチング等を適用することができる。
【００２６】
第１半導体結晶層１０４をＡｌｘ１Ｇａ１−ｘ１Ａｓ（０＜ｘ１≦１）とすることにより、第１半導体結晶層１０４を、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０を転写先基板に転写するための犠牲層として機能させることができる。
【００２７】
第１半導体結晶層１０４は、半導体結晶層形成基板１０２と第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０（以下単に「第４半導体結晶層１１０等」という。）とを分離するための層である。第１半導体結晶層１０４がエッチングにより除去されることで、半導体結晶層形成基板１０２と第４半導体結晶層１１０等とが分離する。
【００２８】
第１半導体結晶層１０４のエッチングに際し、半導体結晶層形成基板１０２および第４半導体結晶層１１０等の少なくとも一部がエッチングされずに残る必要がある。このため、第１半導体結晶層１０４のエッチング速度は、半導体結晶層形成基板１０２および第４半導体結晶層１１０等のエッチング速度より大きい必要があり、好ましくは数倍以上大きい。半導体結晶層形成基板１０２としてＧａＡｓ単結晶基板が、第４半導体結晶層１１０等としてＧｅ層が選択される場合、第１半導体結晶層１０４はＡｌＡｓ層が好ましい。第１半導体結晶層１０４の厚さが大きくなると、第４半導体結晶層１１０等の結晶性が低下する傾向にあるから、第１半導体結晶層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。第１半導体結晶層１０４の厚さは、０．１ｎｍ〜１０μｍの範囲で選択できる。
【００２９】
第１半導体結晶層１０４は、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法により形成することができる。エピタキシャル成長法として、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。第１半導体結晶層１０４をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＥＧａ（トリエチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。成長温度（反応温度とも称される）は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで第１半導体結晶層１０４の厚さを制御することができる。
【００３０】
図３に示すように、第１半導体結晶層１０４の上に、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０を順次エピタキシャル成長する。
【００３１】
第２半導体結晶層１０６は、Ｓｉｘ２Ｇｅ１−ｘ２（０≦ｘ２＜ｘ３）からなる。第２半導体結晶層１０６は、たとえば、エッチャントとしてＨＣｌ、Ｈ２Ｏ２およびＨ２Ｏをそれぞれ４：１：９５のモル比で混合した混合液を用いる場合のエッチング速度が、第３半導体結晶層１０８のエッチング速度より大きいものとすることができる。なお、エッチングには、エッチャント（エッチング液）として塩酸、過酸化水素および水の混合液を用いるウェットエッチング、エッチングガスを用いるドライエッチング等を適用することができる。
【００３２】
第３半導体結晶層１０８は、Ｓｉｘ３Ｇｅ１−ｘ３（０．２≦ｘ３≦１）からなる。第３半導体結晶層１０８は、たとえば、エッチャントとしてＨＦを用いる場合のエッチング速度が、第４半導体結晶層１１０のエッチング速度より大きいものとすることができる。なお、エッチングには、エッチャント（エッチング液）としてフッ酸水溶液を用いるウェットエッチング、エッチングガスを用いるドライエッチング等を適用することができる。
【００３３】
第２半導体結晶層１０６をＳｉｘ２Ｇｅ１−ｘ２（０≦ｘ２＜ｘ３）とし、第３半導体結晶層１０８をＳｉｘ３Ｇｅ１−ｘ３（０．２≦ｘ３≦１）とすることにより、第３半導体結晶層１０８を、第２半導体結晶層１０６をエッチングする際のエッチングストッパとして機能させることができる。
【００３４】
第４半導体結晶層１１０は、Ｓｉｘ４Ｇｅ１−ｘ４（０≦ｘ４＜ｘ３）からなる。第４半導体結晶層１１０をＳｉｘ４Ｇｅ１−ｘ４（０≦ｘ４＜ｘ３）とすることにより、第３半導体結晶層１０８のエッチングの際に第４半導体結晶層１１０のエッチング耐性を高めて、第４半導体結晶層１１０のエッチングによる消失を抑制できる。
【００３５】
第４半導体結晶層１１０の表面粗さは１ｎｍ以下である。また、第４半導体結晶層１１０がＧｅ層である場合、第３半導体結晶層１０８のＳｉ組成ｘ３と第３半導体結晶層１０８の厚さｔ（ｎｍ）が、０＜ｔ＜２.５・ｘ３−１．２５、の関係を満足することができる。このような関係を満足することにより、第４半導体結晶層１１０の表面粗さを低く維持することができる。
【００３６】
第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０（第４半導体結晶層１１０等）は、後に説明する転写先基板に転写される転写対象層である。第４半導体結晶層１１０等が半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、第４半導体結晶層１１０の結晶性が高品位に実現される。更に、第４半導体結晶層１１０等が転写先基板に転写されることで、転写先基板との格子整合等を考慮すること無く、高品位の第４半導体結晶層１１０を任意の転写先基板上に形成することが可能になる。
【００３７】
第４半導体結晶層１１０として、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）が挙げられる。さらに具体的にはｘ＝０の場合が挙げられる。すなわちＧｅが挙げられる。第４半導体結晶層１１０がＳｉｘＧｅ１−ｘ（０＜ｘ＜１）である場合、ＳｉｘＧｅ１−ｘのＳｉ組成比ｘは、０．１以下であることが好ましい。Ｓｉ組成比を０．１以下とすることにより、Ｇｅに近い半導体特性を得ることができる。
【００３８】
第４半導体結晶層１１０の厚さは、０．１ｎｍ〜５００μｍの範囲で適宜選択することができる。第４半導体結晶層１１０の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。第４半導体結晶層１１０の厚さを１μｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。
【００３９】
第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０は、エピタキシャル成長法またはＡＬＤ法により形成することができる。エピタキシャル成長法には、ＣＶＤ法、ＭＢＥ法を利用することができる。第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０がＩＶ族化合物半導体からなり、ＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ４（ゲルマン）、ＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。成長温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０の厚さを制御することができる。
【００４０】
なお、半導体結晶層形成基板１０２上に第１半導体結晶層１０４、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０を有する基板は、半導体基板１００を形成するための中間基板２００として把握することが可能である。中間基板２００は、半導体結晶層形成基板１０２、第１半導体結晶層１０４、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０を有する。半導体結晶層形成基板１０２、第１半導体結晶層１０４、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０は、半導体結晶層形成基板１０２、第１半導体結晶層１０４、第２半導体結晶層１０６、第３半導体結晶層１０８、第４半導体結晶層１１０の順に配置されている。
【００４１】
図４に示すように、第４半導体結晶層１１０の表面と、転写先基板１１４の表面とを向かい合わせ、図５に示すように、半導体結晶層形成基板１０２と転写先基板１１４とを貼り合わせる。なお、転写先基板１１４の表面または第４半導体結晶層１１０の表面に絶縁層１１２を形成してもよい。図４では、第４半導体結晶層１１０の表面に絶縁層１１２を形成している例を示しているが、これに限られず、転写先基板１１４の表面に形成されてもよい。
【００４２】
転写先基板１１４は、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０が転写される先の基板である。転写先基板１１４は、第４半導体結晶層１１０を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、第４半導体結晶層１１０がターゲット基板に転写されるまでの中間状態における、仮置き基板であってもよい。つまり、第４半導体結晶層１１０は、転写先基板１１４から、他の基板に更に転写されてもよい。転写先基板１１４は、有機物または無機物の何れからなるものでもよい。転写先基板１１４として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、転写先基板１１４は、セラミックス基板、プラスチック基板等の絶縁体基板、金属等の導電体基板であっても良い。転写先基板１１４にシリコン基板またはＳＯＩ基板を用いる場合、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができる。
【００４３】
転写先基板１１４が、シリコン基板等、容易には曲がらない硬い基板である場合、転写する第４半導体結晶層１１０等が機械的振動等から保護され、第４半導体結晶層１１０の結晶品質を高く保つことができる。転写先基板１１４が、プラスチック等、可撓性を有する基板である場合、後に説明する第１半導体結晶層１０４のエッチング工程において、可撓性基板を半導体結晶層形成基板１０２から離れる方向に曲げ、エッチング液を速やかに供給し、転写先基板１１４と半導体結晶層形成基板１０２との分離を迅速に行うことができる。
【００４４】
図６に示すように、第１半導体結晶層１０４をエッチングにより除去し、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０を転写先基板１１４に残した状態で、半導体結晶層形成基板１０２と転写先基板１１４とを分離する。分離された半導体結晶層形成基板１０２は、適切な処理を施した後、再利用することができる。
【００４５】
図７に示すように、第２半導体結晶層１０６をエッチングにより除去する。ここで、第２半導体結晶層１０６のエッチング速度は、第３半導体結晶層１０８のエッチング速度より大きい。これにより、第３半導体結晶層１０８がエッチングストッパとして機能することは前記した通りである。
【００４６】
図８に示すように、第３半導体結晶層１０８をエッチングにより除去し、図１に示す半導体基板１００を得る。ここで、第３半導体結晶層１０８のエッチング速度は、第４半導体結晶層１１０のエッチング速度より大きい。これにより、第４半導体結晶層１１０を露出するまでのエッチングが制御性良く行え、第４半導体結晶層１１０の厚さのばらつきを低く抑えることができる。
【００４７】
上記した半導体基板の製造方法によれば、半導体結晶層形成基板１０２から離れた位置に形成されるがゆえに、不純物原子の混入が少ない第４半導体結晶層１１０のみを残して、第３半導体結晶層１０８および第２半導体結晶層１０６を制御性良くエッチングすることができる。この結果、低不純物濃度の第４半導体結晶層１１０の厚さのばらつきを小さくすることができる。
【００４８】
（実施例）
半導体結晶層形成基板１０２として、結晶成長面の面方位が（１００）、オフ角が２°のＧａＡｓ基板を用いた。当該ＧａＡｓ基板上に、第１半導体結晶層１０４、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層１１０として、それぞれ、厚さ２０ｎｍのＡｌＡｓ層、厚さ５７０ｎｍのＧｅ層、厚さ６．５ｎｍ、Ｓｉ組成０．２９のＳｉＧｅ層および厚さ５５０ｎｍのＧｅ層をエピタキシャル成長法により順次形成し、中間基板を作成した。
【００４９】
ＡｌＡｓ層のエピタキシャル成長では、原料ガスとしてＴＭＡ（トリメチルアルミニウム）、ＡｓＨ３（アルシン）および水素を用い、基板温度を６００℃とした。Ｇｅ層のエピタキシャル成長では、原料ガスとしてＧｅＨ４（ゲルマン）および水素を用い、基板温度を６５０℃とした。ＳｉＧｅ層のエピタキシャル成長では、原料ガスとしてＳｉＨ４（シラン）、ＧｅＨ４および水素を用い、基板温度を６００℃とした。
【００５０】
比較例として、ＳｉＧｅ層の厚さを１１ｎｍ、Ｓｉ組成を０．１８とし他は上記同様としたもの、ＳｉＧｅ層の厚さを１１ｎｍ、Ｓｉ組成を０．２９とし他は上記同様としたもの、ＳｉＧｅ層の厚さを２２ｎｍ、Ｓｉ組成を０．１８とし他は上記同様としたもの、ＳｉＧｅ層の厚さを２２ｎｍ、Ｓｉ組成を０．２９とし他は上記同様としたものを作成した。
【００５１】
図９は、Ａｓ原子濃度の深さプロファイルを示したグラフである。ＧａＡｓ基板に近い方が、Ａｓの濃度が高いことがわかる。つまり、本実施例の中間基板を用いて、ＧａＡｓ基板から遠い側のＧｅ層のみを取り出すことで、Ｇｅ層の品質を高め、高性能なｐ型ＭＩＳＦＥＴを作成することが可能になる。
【００５２】
図１０は、第３半導体結晶層のシリコン組成および厚さを変えたときのエッチング深さとエッチング時間の関係を示したグラフである。同図から、Ｓｉ組成が０．１８のものについては、エッチングが停止されず、エッチングストッパとしての機能が十分でないと考えられる。一方、Ｓｉ組成が０．２９のものについては、エッチングが停止されており、エッチングストッパとしての機能が十分であると考えられる。
【００５３】
図１１は、第３半導体結晶層のシリコン組成および厚さを変えたときの基板表面を顕微鏡観察した写真を示した表図である。図１２は、第３半導体結晶層のシリコン組成および厚さを変えたときの基板表面の粗さを測定した結果を示した表図である。同図から、第３半導体結晶層であるＳｉＧｅ層の厚さが２２ｎｍになると転位が発生し、厚さが１１ｎｍまで低下すると、Ｓｉ組成が０．１８において転位が観察されなくなるものの、Ｓｉ組成が０．２９のものでは未だ転位が観察される。厚さが６．５ｎｍまで低下するに至って、Ｓｉ組成が０．２９であっても転位が観察されなくなる。また、図１２から、転位の低減に従い、表面粗さが小さくなることがわかる。
【００５４】
以上総合すると、本実施例の条件においては、ＳｉＧｅ層の厚さが６．５ｎｍ、Ｓｉ組成を０．２９の場合に、エッチングストッパとして機能し、かつ、転位が無く、表面粗さも十分平坦な中間基板が得られたと言える。Ｓｉ組成が小さくなるに従いエッチングストッパとしての機能が低下し、第３半導体結晶層の厚さが大きくなるに従い、転位の増大、表面粗さの悪化が観測される。つまり、ＳｉＧｅ層の厚さとＳｉ組成の組み合わせには最適領域が存在するといえる。
【符号の説明】
【００５５】
１００…半導体基板、１０２…半導体結晶層形成基板、１０４…第１半導体結晶層、１０６…第２半導体結晶層、１０８…第３半導体結晶層、１１０…第４半導体結晶層、１１２…絶縁層、１１４…転写先基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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