(57)【要約】【課題】  パケットの遅延時間が低減された通信システム、通信装置、及び通信方法を提供する。【解決手段】  通信システムは、パケットを送信する第１通信装置と、前記パケットを受信して該受信に関する状態を前記第１通信装置に通知する複数の第２通信装置と、前記第１通信装置から送信された前記パケットを該送信順に格納し、前記複数の第２通信装置のうち、前記パケットの宛先に応じた第２通信装置に中継する中継装置とを有し、前記第１通信装置は、前記複数の第２通信装置の各々に対する前記パケットの送信レートを測定する測定部と、該測定結果と前記複数の第２通信装置の各々から通知された前記受信に関する状態とに基づき前記複数の第２通信装置の各々における前記パケットの受信可否を判定する判定部と、該判定結果に応じて前記複数の第２通信装置の各々に対する前記パケットの送信を制御する制御部とを有する。【選択図】図６
2016208097.tif 000002
【特許請求の範囲】
【請求項１】
パケットを送信する第１通信装置と、
前記パケットを受信して該受信に関する状態を前記第１通信装置に通知する複数の第２通信装置と、
前記第１通信装置から送信された前記パケットを該送信順に格納し、前記複数の第２通信装置のうち、前記パケットの宛先に応じた第２通信装置に中継する中継装置とを有し、
前記第１通信装置は、
前記複数の第２通信装置の各々に対する前記パケットの送信レートを測定する測定部と、
該測定結果と前記複数の第２通信装置の各々から通知された前記受信に関する状態とに基づき前記複数の第２通信装置の各々における前記パケットの受信可否を判定する判定部と、
該判定結果に応じて前記複数の第２通信装置の各々に対する前記パケットの送信を制御する制御部とを有することを特徴とする通信システム。
【請求項２】
前記複数の第２通信装置は、それぞれ、前記第１通信装置から受信した前記パケットを格納する受信バッファを有し、前記受信に関する状態として、前記受信バッファ内の空き容量を前記第１通信装置に通知することを特徴とする請求項１に記載の通信システム。
【請求項３】
前記判定部は、前記複数の第２通信装置のうち、前記送信レートが所定の閾値より小さく、前記受信バッファの空き容量がない第２通信装置における前記パケットの受信が不可能であると判定し、
前記制御部は、前記判定部により前記パケットの受信が不可能であると判定された第２通信装置に対する前記パケットの送信を停止することを特徴とする請求項２に記載の通信システム。
【請求項４】
前記判定部は、一定期間ごとに前記パケットの受信可否を判定し、
前記制御部は、
前記複数の第２通信装置のうち、前記判定部により前記パケットの受信が不可能であると判定された第２通信装置に対する前記パケットの送信を停止し、
前記パケットの受信が可能であると判定された第２通信装置に対する前記パケットの送信を再開または継続することを特徴とする請求項１乃至３の何れかに記載の通信システム。
【請求項５】
前記中継装置は、前記複数の第２通信装置に対する送信待ちの前記パケットをそれぞれ格納する複数の中継バッファを有し、
前記制御部は、前記複数の中継バッファのうち、前記判定部により前記パケットの受信が不可能であると判定された前記複数の第２通信装置の各々に対する送信待ちの前記パケットが格納された中継バッファを空にするように前記中継装置を制御することを特徴とする請求項１乃至４の何れかに記載の通信システム。
【請求項６】
前記第１通信装置は、
前記複数の第２通信装置に対する制御処理の内容を含む前記パケットを生成して前記複数の第２通信装置にそれぞれ送信し、送信した前記パケットに対する応答パケットを前記複数の第２通信装置から受信することにより前記制御処理を終了するパケット送受信部をさらに有し、
前記制御部は、前記複数の中継バッファの何れかを空にするように前記中継装置を制御した場合、空にした中継バッファ内に格納されていた前記パケットに対する前記応答パケットを疑似的に生成することにより前記制御処理を終了させることを特徴とする請求項５に記載の通信システム。
【請求項７】
前記第１通信装置は、
前記複数の第２通信装置に対する制御処理の内容を含む前記パケットを生成して前記複数の第２通信装置にそれぞれ送信し、送信した前記パケットに対する応答パケットを前記複数の第２通信装置から受信することにより前記制御処理を終了するパケット送受信部をさらに有し、
前記制御部は、
前記判定部による前記パケットの受信可否の判定結果に応じて、生成された前記パケットを廃棄することにより前記パケットの送信を停止し、
廃棄した前記パケットに対する前記応答パケットを疑似的に生成することにより前記制御処理を終了させることを特徴とする請求項１乃至６の何れかに記載の通信システム。
【請求項８】
自装置から送信されたパケットを該送信順に格納し、複数の他装置のうち、前記パケットの宛先に応じた他装置に中継する中継装置を介して、前記複数の他装置に前記パケットを送信する通信装置において、
複数の他装置の各々に対する前記パケットの送信レートを測定する測定部と、
前記複数の他装置の各々から前記パケットの受信に関する状態の通知を受け、前記測定部の測定結果と前記受信に関する状態とに基づき前記複数の他装置の各々における前記パケットの受信可否を判定する判定部と、
前記判定部の判定結果に応じて前記複数の他装置の各々に対する前記パケットの送信を制御する制御部とを有することを特徴とする通信装置。
【請求項９】
第１通信装置から中継装置を介して複数の第２通信装置にパケットを送信する通信方法において、
前記中継装置は、前記第１通信装置から送信された前記パケットを該送信順に格納し、前記複数の第２通信装置のうち、前記パケットの宛先に応じた第２通信装置に中継し、
前記複数の第２通信装置の各々は、前記パケットを受信して該受信に関する状態を前記第１通信装置に通知し、
前記第１通信装置は、
前記複数の第２通信装置の各々に対する前記パケットの送信レートを測定し、
該測定結果と前記複数の第２通信装置の各々から通知された前記受信に関する状態とに基づき前記複数の第２通信装置の各々における前記パケットの受信可否を判定し、
該判定結果に応じて前記複数の第２通信装置の各々に対する前記パケットの送信を制御することを特徴とする通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、通信システム、通信装置、及び通信方法に関する。
【背景技術】
【０００２】
複数の装置間で情報を送受信するシステムが知られている（例えば特許文献１）。複数の通信装置間でパケットを送受信する通信システムは、例えばｓＲＩＯ（Serial Rapid IO）スイッチのように複数の通信装置間でパケットを交換するスイッチが設けられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−１２１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような通信システムにおいて、パケットの送信先の通信装置が障害などの要因でパケットを受信できない場合、スイッチ内のバッファに未送信のパケットが滞留する。スイッチ内のバッファには送信元の通信装置から送信された順にパケットが格納されるため、複数の通信装置を宛先とするパケットが送信された場合、パケットを受信できない通信装置宛てのパケットが送信されないため、他の通信装置宛ての後続のパケットも送信待ちとなる。
【０００５】
後続のパケットは、パケットを受信できない通信装置宛てのパケットがバッファ格納時間の超過により廃棄されれば、バッファから読み出されて宛先の通信装置に送信されるが、その通信装置において受信されるまでの遅延時間が増加してしまう。
【０００６】
そこで本件は上記の課題に鑑みてなされたものであり、パケットの遅延時間が低減された通信システム、通信装置、及び通信方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本明細書に記載の通信システムは、パケットを送信する第１通信装置と、前記パケットを受信して該受信に関する状態を前記第１通信装置に通知する複数の第２通信装置と、前記第１通信装置から送信された前記パケットを該送信順に格納し、前記複数の第２通信装置のうち、前記パケットの宛先に応じた第２通信装置に中継する中継装置とを有し、前記第１通信装置は、前記複数の第２通信装置の各々に対する前記パケットの送信レートを測定する測定部と、該測定結果と前記複数の第２通信装置の各々から通知された前記受信に関する状態とに基づき前記複数の第２通信装置の各々における前記パケットの受信可否を判定する判定部と、該判定結果に応じて前記複数の第２通信装置の各々に対する前記パケットの送信を制御する制御部とを有する。
【０００８】
本明細書に記載の通信装置は、自装置から送信されたパケットを該送信順に格納し、複数の他装置のうち、前記パケットの宛先に応じた他装置に中継する中継装置を介して、前記複数の他装置に前記パケットを送信する通信装置において、複数の他装置の各々に対する前記パケットの送信レートを測定する測定部と、前記複数の他装置の各々から前記パケットの受信に関する状態の通知を受け、前記測定部の測定結果と前記受信に関する状態とに基づき前記複数の他装置の各々における前記パケットの受信可否を判定する判定部と、前記判定部の判定結果に応じて前記複数の他装置の各々に対する前記パケットの送信を制御する制御部とを有する。
【０００９】
本明細書に記載の通信方法は、第１通信装置から中継装置を介して複数の第２通信装置にパケットを送信する通信方法において、前記中継装置は、前記第１通信装置から送信された前記パケットを該送信順に格納し、前記複数の第２通信装置のうち、前記パケットの宛先に応じた第２通信装置に中継し、前記複数の第２通信装置の各々は、前記パケットを受信して該受信に関する状態を前記第１通信装置に通知し、前記第１通信装置は、前記複数の第２通信装置の各々に対する前記パケットの送信レートを測定し、該測定結果と前記複数の第２通信装置の各々から通知された前記受信に関する状態とに基づき前記複数の第２通信装置の各々における前記パケットの受信可否を判定し、該判定結果に応じて前記複数の第２通信装置の各々に対する前記パケットの送信を制御する方法である。
【発明の効果】
【００１０】
パケットの遅延時間を低減できる。
【図面の簡単な説明】
【００１１】
【図１】移動通信基地局装置の一例を示す構成図である。
【図２】比較例に係る通信システムを示す構成図である。
【図３】制御処理カードとベースバンド処理カードの通信の一例を示すシーケンス図である。
【図４】バッファにパケットが滞留した状態の一例を示す図である。
【図５】ベースバンド処理カードがパケットを受信できない状態になった場合の制御処理カードとベースバンド処理カードの通信の比較例を示すシーケンス図である。
【図６】実施例に係る通信システムを示す構成図である。
【図７】レート測定部の一例を示す構成図である。
【図８】レート測定の動作の一例を示すタイムチャートである。
【図９】レート測定処理の一例を示すフローチャートである。
【図１０】状態監視部の一例を示す構成図である。
【図１１】パケットの受信可否判定の動作の一例を示すタイムチャートである。
【図１２】パケットの受信可否判定処理の一例を示すフローチャートである。
【図１３】パケット制御部の一例を示す構成図である。
【図１４】パケット送信制御部の動作の一例を示すフローチャートである。
【図１５】ダミーレスポンスパケット生成部の動作の一例を示すフローチャートである。
【図１６】レスポンスパケット調停部の動作の一例を示すフローチャートである。
【図１７】タグ情報管理部の動作の一例を示すフローチャートである。
【図１８】リクエストパケット調停部の動作の一例を示すフローチャートである。
【図１９】クリアパケット生成部の動作の一例を示すフローチャートである。
【図２０】ｓＲＩＯスイッチの一例を示す構成図である。
【図２１（ａ）】バッファのクリア前の書き込みポインタ及び読み出しポインタの状態の一例を示す図である。
【図２１（ｂ）】バッファのクリア後の書き込みポインタ及び読み出しポインタの状態の一例を示す図である。
【図２２Ａ】バッファのクリア前のｓＲＩＯスイッチの状態の一例を示す図である。
【図２２Ｂ】バッファのクリア後のｓＲＩＯスイッチの状態の一例を示す図である。
【図２３】ｓＲＩＯスイッチの動作の一例を示すフローチャートである。
【図２４Ａ】バッファのクリア前のｓＲＩＯスイッチの状態の他例を示す図である。
【図２４Ｂ】バッファのクリア後のｓＲＩＯスイッチの状態の他例を示す図である。
【図２５】ｓＲＩＯスイッチの動作の他例を示すフローチャートである。
【図２６】ベースバンド処理カードがパケットを受信できない状態になった場合の制御処理カードとベースバンド処理カードの通信の実施例を示すシーケンス図である。
【発明を実施するための形態】
【００１２】
図１は、移動通信基地局装置の一例を示す構成図である。移動通信基地局装置は、制御処理カード１と、ｓＲＩＯスイッチ２と、複数のベースバンド処理カード（＃１，・・・，＃Ｎ（Ｎ：正の整数））３と、回線終端カード４と、増幅部（ＡＭＰ）５とを有する。なお、本実施例では、通信システムの一例として移動通信基地局装置を挙げるが、実施例に係る通信システムは、これに限定されず、パケット転送機能を備えた光伝送装置などの他種類の装置であってもよい。
【００１３】
制御処理カード１、ｓＲＩＯスイッチ２、ベースバンド処理カード３、回線終端カード４、及び増幅部５は、例えば電子回路基板であり、移動通信基地局装置の筐体の前面側に設けられたスロットにそれぞれ挿入される。制御処理カード１、ｓＲＩＯスイッチ２、ベースバンド処理カード３、回線終端カード４、及び増幅部５は、互いに通信するため、電気コネクタなどを介し、筐体の背面側の配線基板に電気的に接続される。
【００１４】
増幅部５は、スマートフォンなどの無線通信端末との間で送受信する信号を増幅する。複数のベースバンド処理カード３は、それぞれ、ｓＲＩＯスイッチ２から入力されたパケットを１６ＱＡＭ（Quadrature Amplitude Modulation ）などの変調方式により変調して増幅部５に出力する。また、複数のベースバンド処理カード３は、それぞれ、増幅部５から入力された信号を変調方式に応じた復調方式により復調してｓＲＩＯスイッチ２に出力する。
【００１５】
ｓＲＩＯスイッチ２は、制御処理カード１、複数のベースバンド処理カード３、及び回線終端カード４の間でパケットを交換する。ｓＲＩＯスイッチ２は、ｓＲＩＯスイッチ２と接続されたカード１，３，４ごとにＦＩＦＯ（First Iｎ First Out）タイプのバッファを有しており、そのカード１，３，４との間で送受信するパケットをバッファに格納する。
【００１６】
ｓＲＩＯスイッチ２は、各カード１，３，４から入力されたパケットの宛先を判別して、その宛先に応じたカード１，３，４にパケットを送信する。なお、パケットの形態に限定はない。
【００１７】
回線終端カード４は、光ファイバなどの有線の伝送路を介して基幹ネットワークＮＷに接続されている。回線終端カード４は、ｓＲＩＯスイッチ２から入力されたパケットを、基幹ネットワークＮＷの通信回線に応じた形式の信号（例えば10G Ether）に変換して基幹ネットワークＮＷに送信する。また、回線終端カード４は、基幹ネットワークＮＷから受信した信号をパケットに変換してｓＲＩＯスイッチ２に出力する。
【００１８】
制御処理カード１は、ｓＲＩＯスイッチ２を制御する。制御処理カード１は、第１通信装置の一例であり、ｓＲＩＯスイッチ２を介して複数のベースバンド処理カード３にリクエストパケット（以下、「リクエストＰＫＴ」と表記）を送信する。複数のベースバンド処理カード３は、それぞれ、第２通信装置の一例であり、リクエストＰＫＴを受信して、そのリクエストＰＫＴに応じてレスポンスパケット（以下、「レスポンスＰＫＴ」）を、ｓＲＩＯスイッチ２を介して制御処理カード１に送信する。
【００１９】
また、ｓＲＩＯスイッチ２は、中継装置の一例であり、制御処理カード１から送信されたリクエストＰＫＴをその送信順に格納し、リクエストＰＫＴの宛先に応じた複数のベースバンド処理カード３に中継する。以下に、制御処理カード１、ｓＲＩＯスイッチ２、及び複数のベースバンド処理カード３を含む通信システムの比較例について説明する。
【００２０】
図２は、比較例に係る通信システムを示す構成図である。通信システムは、制御処理カード１ａ、ｓＲＩＯスイッチ２ａ、及びベースバンド処理カード（＃１、＃２）３ａを含む。制御処理カード１ａ、ｓＲＩＯスイッチ２ａ、及び複数のベースバンド処理カード３ａは、図１の制御処理カード１、ｓＲＩＯスイッチ２、及び複数のベースバンド処理カード３にそれぞれ対応する。なお、本例では、２つのベースバンド処理カード（＃１、＃２）３ａが実装された場合を挙げるが、実装枚数が複数である限り、以降に述べる動作は共通である。
【００２１】
制御処理カード１ａは、パケット送受信部の一例として、リクエストＰＫＴの生成及び送信を行うＣＰＵ（Central Processing Unit）回路１０を有する。ＣＰＵ回路１０から送信されたリクエストＰＫＴはｓＲＩＯスイッチ２ａに入力される。なお、図２において、リクエストＰＫＴに付記された「＃１」及び「＃２」は、そのリクエストＰＫＴの宛先のベースバンド処理カード３ａを示す。つまり、「＃１」のリクエストＰＫＴの宛先はベースバンド処理カード（＃１）３ａであり、「＃２」のリクエストＰＫＴの宛先はベースバンド処理カード（＃２）３ａである。
【００２２】
ｓＲＩＯスイッチ２は、宛先振分部２０と、バッファ＃０〜＃２とを有する。バッファ＃０は、制御処理カード１ａに対して入出力されるパケットを格納し、バッファ＃１は、ベースバンド処理カード（＃１）３ａに対して入出力されるパケットを格納し、バッファ＃２は、ベースバンド処理カード（＃２）３ａに対して入出力されるパケットを格納する。なお、図２には、制御処理カード１ａからベースバンド処理カード（＃１、＃２）３ａに送信されたリクエストＰＫＴがバッファ＃０〜＃２に格納された様子が記載されている。
【００２３】
バッファ＃０〜＃２は、ＦＩＦＯタイプのバッファであり、入力（格納）された順でパケットを出力する。制御処理カード１ａから送信されたリクエストＰＫＴは、バッファ＃０に順次に入力され、その入力順にバッファ＃０から読み出されて宛先振分部２０に出力される。
【００２４】
宛先振分部２０は、パケットの宛先を判別し、その宛先に応じてパケットをバッファ＃０〜＃２に振り分ける。バッファ＃０から読み出されたリクエストＰＫＴは、その宛先「＃１」、「＃２」に応じてバッファ＃１、＃２に振り分けられる。つまり、宛先「＃１」のリクエストＰＫＴはバッファ＃１に出力され、宛先「＃２」のリクエストＰＫＴはバッファ＃２に出力される。
【００２５】
バッファ＃１は、バッファ＃０から入力された宛先「＃１」のリクエストＰＫＴを格納して、その入力順にベースバンド処理カード（＃１）３ａに出力する。バッファ＃２は、バッファ＃０から入力された宛先「＃２」のリクエストＰＫＴを格納して、その入力順にベースバンド処理カード（＃２）３ａに出力する。バッファ＃１、＃２は、リクエストＰＫＴを格納するための空き容量がなくなると、バッファ＃０に対してバックプレッシャー制御を行う。この場合、バッファ＃０は、バッファ＃１、＃２にリクエストＰＫＴを出力できない。
【００２６】
また、ベースバンド処理カード（＃１、＃２）３ａは、バッファ＃１、＃２から入力されたリクエストＰＫＴを格納するＦＩＦＯの空き容量がなくなると、バッファ＃１、＃２に対してそれぞれバックプレッシャー制御を行う。この場合、バッファ＃１、＃２は、ベースバンド処理カード（＃１、＃２）３ａにリクエストＰＫＴを出力できない。また、バッファ＃０も、バッファ＃１、＃２と同様に、リクエストＰＫＴを格納するための空き容量がなくなると、制御処理カード１ａのＣＰＵ回路１０に対してバックプレッシャー制御を行う。この場合、ＣＰＵ回路１０は、バッファ＃０にリクエストＰＫＴを出力できない。
【００２７】
ベースバンド処理カード（＃１、＃２）３ａは、リクエストＰＫＴを受信すると、リクエストＰＫＴに応じたレスポンスＰＫＴを生成して制御処理カード１ａに送信する。レスポンスＰＫＴは、リクエストＰＫＴと同様に、ｓＲＩＯスイッチ２ａ内のバッファ＃０、＃１、＃２を経由して制御処理カード１ａに中継される。
【００２８】
図３は、制御処理カード１ａとベースバンド処理カード（＃１、＃２）３ａの通信の一例を示すシーケンス図である。制御処理カード１ａのＣＰＵ回路１０は、ベースバンド処理カード（＃１）３ａに対する制御処理の内容を含むリクエストＰＫＴを生成して、ｓＲＩＯスイッチ２ａを介してベースバンド処理カード（＃１）３ａに送信する。制御処理の内容としては、各種のパラメータ設定などが挙げられる。
【００２９】
ベースバンド処理カード（＃１）３ａは、リクエストＰＫＴを受信すると、そのリクエストＰＫＴに応じたレスポンスＰＫＴを生成して、ｓＲＩＯスイッチ２ａを介し制御処理カード１ａに送信する。リクエストＰＫＴ及びレスポンスＰＫＴは、例えば同一のトランザクションＩＤを含むことにより互いに対応付けられる。なお、制御処理カード１ａのＣＰＵ回路１０は、他方のベースバンド処理カード（＃２）３ａとの間でも同様にリクエストＰＫＴとレスポンスＰＫＴの送受信を行う。
【００３０】
また、図３の例において、制御処理カード１ａのＣＰＵ回路１０は、リクエストＰＫＴを送信し、そのリクエストＰＫＴに対応するレスポンスＰＫＴを受信した後に次のリクエストＰＫＴを送信しているが、これに限定されない。ＣＰＵ回路１０は、レスポンスＰＫＴを受信する前に次のリクエストＰＫＴを送信してもよいし、リクエストＰＫＴの送信を挟まずにレスポンスＰＫＴを連続で受信してもよい。
【００３１】
制御処理カード１ａのＣＰＵ回路１０は、パケット送受信部の一例であり、送信したリクエストＰＫＴに対するレスポンスＰＫＴ（応答パケット）をベースバンド処理カード（＃１）３ａから受信することにより制御処理を終了する。より具体的には、ＣＰＵ回路１０は、リクエストＰＫＴの送信後、そのリクエストＰＫＴに応じたレスポンスＰＫＴを受信するまで、受信検出処理を継続する。このため、ＣＰＵ回路１０は、未受信のレスポンスＰＫＴが多いほど、受信検出処理の負荷が増加する。
【００３２】
また、一方のベースバンド処理カード（＃１）３ａが障害などの要因でリクエストＰＫＴを受信できない場合、以下に述べるように、ｓＲＩＯスイッチ２内のバッファ＃０、＃１にリクエストＰＫＴが滞留する。このため、他方のベースバンド処理カード（＃２）３ａへのリクエストＰＫＴの送信が遅延するという問題がある。
【００３３】
図４には、バッファ＃０、＃１にパケットが滞留した状態の一例が示されている。図４において、図２と共通する構成については同一の符号を付して、その説明を省略する。本例では、ベースバンド処理カード（＃１）３ａがレスポンスＰＫＴを受信できない状態（以下、「受信不可状態」と表記）であり、ベースバンド処理カード（＃２）３ａがレスポンスＰＫＴを受信できる状態（以下、「受信可能状態」と表記）である場合を挙げる。
【００３４】
ベースバンド処理カード（＃１）３ａが受信不可状態になると、バッファ＃１は、ベースバンド処理カード（＃１）３ａからのバックプレッシャー制御のため、リクエストＰＫＴをベースバンド処理カード（＃１）３ａに出力できない。制御処理カード１ａのＣＰＵ回路１０は、ベースバンド処理カード（＃１）３ａから、その受信不可状態を検出するための受信可否判定信号を受信するまで、ベースバンド処理カード（＃１）３ａにリクエストＰＫＴの送信を継続する。なお、受信可否判定信号としては、例えば、ベースバンド処理カード（＃１、＃２）３ａの障害情報及び実装情報が挙げられる。
【００３５】
このため、ｓＲＩＯスイッチ２ａ内のバッファ＃１には、その空き容量がなくなるまでリクエストＰＫＴが格納されて滞留する。これに伴い、バッファ＃１は、バッファ＃０に対してバックプレッシャー制御を行うので、バッファ＃０にも、その空き容量がなくなるまでリクエストＰＫＴが格納されて滞留する。
【００３６】
より具体的には、バッファ＃０には、宛先「＃１」のリクエストＰＫＴと宛先「＃２」のリクエストＰＫＴが、ＣＰＵ回路１０から送信された順に格納される。このため、宛先「＃１」のリクエストＰＫＴがバッファ＃１に出力されずに送信待ちとなることで、その後続の宛先「＃２」のリクエストＰＫＴもバッファ＃２に出力されずに送信待ちとなる。
【００３７】
各バッファ＃０、＃１、＃２には、パケットを格納可能な最大時間であるＴＴＬ（Time To Live）時間が設定されている。このため、バッファ＃１内のリクエストＰＫＴは、各格納時間がＴＴＬ時間を超過することで廃棄される。これにより、バッファ＃０内のリクエストＰＫＴは、バッファ＃１、＃２に出力されるが、リクエストＰＫＴがベースバンド処理カード（＃２）３ａにおいて受信されるまでの遅延時間は増加してしまう。なお、この動作は、制御処理カード１ａのＣＰＵ回路１０が、受信可否判定信号に基づいてベースバンド処理カード（＃１）３ａに対するリクエストＰＫＴの送信を停止するまで繰り返される。
【００３８】
したがって、制御処理カード１ａとベースバンド処理カード（＃２）３ａの間におけるパケットの転送効率が低下する。さらに、ＣＰＵ回路１０は、リクエストＰＫＴがバッファ＃０、＃１に滞留している間、レスポンスＰＫＴの受信検出処理を行うため、その負荷の増加によって全体的に処理効率が低下する。
【００３９】
図５は、ベースバンド処理カード（＃１）３ａが受信不可状態になった場合の制御処理カード１ａとベースバンド処理カード（＃１、＃２）３ａの通信の比較例を示すシーケンス図である。図５において、符号Ｘ１は、図３に示された内容と同様の通常状態の期間を示し、符号Ｘ２は、ベースバンド処理カード（＃１）３ａが受信不可状態になった後（符号Ｓ１参照）の異常状態の期間を示す。通常状態の期間Ｘ１については、図３を参照して述べた通りである。
【００４０】
異常状態の期間Ｘ２において、制御処理カード１ａは、ベースバンド処理カード（＃１）３ａが受信不可状態になって時間ΔＴの経過後に、受信可否判定信号により、ベースバンド処理カード（＃１）３ａの受信不可状態を検出する（符号Ｓ３参照）。制御処理カード１ａは、受信不可状態を検出するまで、リクエストＰＫＴの送信を継続するが、ｓＲＩＯスイッチ２は、図４に示されるようにバッファ＃０、＃１にリクエストＰＫＴが滞留することによりリクエストＰＫＴを送信できない（符号Ｓ２参照）。
【００４１】
ここで、仮に制御処理カード１ａが受信不可状態（障害情報や実装情報）を検出するまでの時間ΔＴが十分に短ければ、バッファ＃０、＃１内のリクエストＰＫＴの滞留は抑制される。しかし、ベースバンド処理カード（＃１）３ａにおいて、障害を検出するには複雑なロジック処理を行わなければならず、障害情報の出力には多くの時間がかかり、また、実装状態の検出には検出判定の保護時間が必要となるため、やはり実装情報の出力にも多くの時間がかかる。
【００４２】
宛先「＃１」のリクエストＰＫＴは、バッファ＃１に格納されてからＴＴＬ時間が経過すると廃棄される（符号Ｓ４，Ｓ５参照）。これにより、バッファ＃０内の宛先「＃２」のリクエストＰＫＴは、バッファ＃２に出力された後、ベースバンド処理カード（＃２）３ａに送信される。しかし、宛先「＃２」のリクエストＰＫＴは、ｓＲＩＯスイッチ２ａに入力されてからベースバンド処理カード（＃２）３ａに送信されるまでの遅延時間が、通常状態の期間Ｘ１より増加する（「送信遅延」参照）。
【００４３】
ベースバンド処理カード（＃２）３ａは、リクエストＰＫＴを受信すると、ｓＲＩＯスイッチ２ａを介しレスポンスＰＫＴを制御処理カード１ａに送信する。制御処理カード１ａは、レスポンスＰＫＴを受信すると、ベースバンド処理カード（＃２）３ａに対する制御処理を終了できるが、そのレスポンスＰＫＴを受信するまでの処理効率が低下する。
【００４４】
そこで、実施例では、制御処理カード１のリクエストＰＫＴの送信レートとベースバンド処理カード３の受信に関する状態とに基づいてベースバンド処理カード３ごとの受信可否を判定し、その判定結果に応じてリクエストＰＫＴの送信を制御することで、遅延時間を低減する。以下に実施例に係る通信システムについて説明する。
【００４５】
図６は、実施例に係る通信システムを示す構成図である。図６において、図２と共通する構成については同一の符号を付して、その説明を省略する。通信システムは、制御処理カード１、ｓＲＩＯスイッチ２、及びベースバンド処理カード（＃１、＃２）３を含む。
【００４６】
ｓＲＩＯスイッチ２は、比較例と同様に、バッファ＃０、＃１、＃２と、宛先振分部２０とを有する。バッファ＃１、＃２は、ベースバンド処理カード（＃１、＃２）３に対する送信待ちのリクエストＰＫＴをそれぞれ格納する中継バッファの一例である。なお、ｓＲＩＯスイッチ２のより詳細な構成については後述する。
【００４７】
ベースバンド処理カード（＃１、＃２）３は、それぞれ、受信バッファの一例として、制御処理カード１からｓＲＩＯスイッチ２を介して受信したリクエストＰＫＴを格納するＦＩＦＯ３０を有する。ベースバンド処理カード（＃１、＃２）３は、上記の障害情報及び実装情報に加えて、ＦＩＦＯ３０内の空き容量（ＦＩＦＯ情報）を実装可否判定信号に含めて、制御処理カード１に通知する。
【００４８】
ＦＩＦＯ３０内の空き容量は、ベースバンド処理カード３におけるリクエストＰＫＴの受信に関する状態の一例である。なお、実装可否判定信号は、例えば移動通信基地局装置の筐体の背面側に設けられた配線基板を介して送信される。
【００４９】
また、制御処理カード１は、ＣＰＵ回路１０と、ＦＰＧＡ（Field Programmable Gate Array）回路１１とを含む。ＦＰＧＡ回路１１は、レート測定部１２と、状態監視部１３と、パケット制御部１４とを含む。
【００５０】
レート測定部１２は、測定部の一例であり、各ベースバンド処理カード３に対するリクエストＰＫＴの送信レートを測定する。状態監視部１３は、判定部の一例であり、送信レートの測定結果と各ベースバンド処理カード３から通知されたＦＩＦＯ３０内の空き容量とに基づき各ベースバンド処理カード３におけるリクエストＰＫＴの受信可否を判定する。パケット制御部１４は、制御部の一例であり、受信可否の判定結果に応じて各ベースバンド処理カード３に対するリクエストＰＫＴの送信を制御する。
【００５１】
このため、制御処理カード１は、各ベースバンド処理カード３に対するリクエストＰＫＴの送信レートと各ベースバンド処理カード３のＦＩＦＯ３０内の空き容量とから、ｓＲＩＯスイッチ２で多数のリクエストＰＫＴの滞留が生ずる前に各ベースバンド処理カード３の受信不可状態を検出できる。したがって、制御処理カード１は、受信不可状態のベースバンド処理カード３に対するリクエストＰＫＴの送信を停止することで、他のベースバンド処理カード３に送信するリクエストＰＫＴの遅延時間を低減できる。
【００５２】
また、ベースバンド処理カード３は、ＦＩＦＯ３０内の空き容量に代えて、例えばリクエストＰＫＴの受信レートを制御処理カード１に通知してもよい。しかし、ＦＩＦＯ３０内の空き容量の検出は、受信レートの検出より容易であるため、制御処理カード１は、ＦＩＦＯ３０内の空き容量の通知を受ける場合、受信レートの通知を受ける場合より早くベースバンド処理カード３の受信不可状態を検出できる。
【００５３】
なお、本実施例において、レート測定部１２、状態監視部１３、及びパケット制御部１４は、ＦＰＧＡ回路１１に設けられているが、ＡＳＩＣ（Application Specific Integrated Circuit）に設けられてもよい。さらに、レート測定部１２、状態監視部１３、及びパケット制御部１４は、このようなハードウェアに限定されず、ソフトウェアにより構成されてもよい。この場合、レート測定部１２、状態監視部１３、及びパケット制御部１４は、ＣＰＵ回路１０が実行するプログラムの機能として形成されてもよい。以下に、レート測定部１２、状態監視部１３、及びパケット制御部１４の詳細を説明する。
【００５４】
図７は、レート測定部１２の一例を示す構成図である。レート測定部１２は、宛先判定部１２０と、周期カウンタ１２１と、周期設定部１２２と、バイトカウンタ（＃１）１２３と、バイトカウンタ（＃２）１２４と、カウント値保持部（＃１）１２５と、カウント値保持部（＃２）１２６とを有する。
【００５５】
ＣＰＵ回路１０から入力されたリクエストＰＫＴは、ｓＲＩＯスイッチ２及び宛先判定部１２０に分岐する。宛先判定部１２０は、リクエストＰＫＴの宛先を判定し、その宛先に応じてリクエストＰＫＴをバイトカウンタ（＃１）１２３及びバイトカウンタ（＃２）１２４に振り分ける。なお、宛先は、例えばリクエストＰＫＴのヘッダに含まれる。
【００５６】
バイトカウンタ（＃１）１２３は、宛先「＃１」のリクエストＰＫＴのバイト数ＢＹＴＥｎを計数し、バイトカウンタ（＃２）１２４は、宛先「＃２」のリクエストＰＫＴのバイト数ＢＹＴＥｎを計数する。バイトカウンタ１２３，１２４は、それぞれ、周期カウンタ１２１から入力される周期カウント値ＣＹＣＬＥに従ってバイト数を計数する。
【００５７】
より具体的には、バイトカウンタ１２３，１２４は、周期カウント値ＣＹＣＬＥに基づいて送信レートの測定期間を管理する。周期カウント値ＣＹＣＬＥは、周期カウンタ１２１により０から最大値ｃｙ（ｃｙ：正の整数）まで繰り返しカウントされる。最大値ｃｙは、周期設定部１２２により任意の値に設定される。バイトカウンタ１２３，１２４は、周期カウント値ＣＹＣＬＥ＝ｃｙ、つまり１つの測定期間が終わるたびにバイト数ＢＹＴＥｎをカウント値保持部１２５，１２６にそれぞれ出力して、その後、バイト数ＢＹＴＥｎを初期化する。
【００５８】
カウント値保持部１２５，１２６は、測定期間ごとにバイトカウンタ１２３，１２４が計数したバイト数ＢＹＴＥｎをラッチして保持する。カウント値保持部１２５，１２６は、保持したバイト数Ｎｕｍ（＃１、＃２）を状態監視部１３に出力する。なお、バイト数Ｎｕｍ（＃１）は、宛先「＃１」のリクエストＰＫＴの保持値であり、バイト数Ｎｕｍ（＃２）は、宛先「＃２」のリクエストＰＫＴの保持値である。
【００５９】
図８は、レート測定の動作の一例を示すタイムチャートである。図８の「リクエストＰＫＴ」について、ハッチングされた部分はリクエストＰＫＴのデータが存在しない無効領域を示し、それ以外の部分はリクエストＰＫＴのデータが存在する有効領域を示す。
【００６０】
バイトカウンタ１２３，１２４は、各測定期間（測定周期）Ａ、Ｂ、Ｃにおいて、有効領域のバイト数ＢＹＴＥｎを計数する。バイトカウンタ１２３，１２４は、時刻Ｔｂにおいて測定期間Ａが終了すると（ＣＹＣＬＥ＝ｃｙ）、バイト数ＢＹＴＥｎ＝Ｎａをカウント値保持部１２５，１２６に保持（ラッチ）させる。また、バイトカウンタ１２３，１２４は、時刻Ｔｃにおいて測定期間Ｂが終了すると、バイト数ＢＹＴＥｎ＝Ｎｂをカウント値保持部１２５，１２６に保持させる。なお、数値Ｎｚは、測定期間Ａの１つ前の周期で保持されたバイト数ＢＹＴＥｎである。
【００６１】
周期カウント値ＣＹＣＬＥは、時刻Ｔｂ，Ｔｃにおいて０にクリアされる。バイト数ＢＹＴＥｎは、時刻Ｔｂにおいて、リクエストＰＫＴのデータが無効領域であるため、０に初期化される。一方、時刻Ｔｃにおいて、バイト数ＢＹＴＥｎは、リクエストＰＫＴのデータが有効領域であるため、１に初期化される。このように、バイトカウンタ１２３，１２４は、測定期間Ａ、Ｂ、Ｃごとに、リクエストＰＫＴのデータが有効領域と無効領域の何れであるかに応じて、バイト数ＢＹＴＥｎの初期値を決定するため、正確にバイト数ＢＹＴＥｎを計数できる。
【００６２】
図９は、レート測定処理の一例を示すフローチャートである。本処理は、リクエストＰＫＴの宛先「＃１」、「＃２」ごと、つまりベースバンド処理カード（＃１、＃２）３ごとに実行される。
【００６３】
まず、バイトカウンタ１２３，１２４は、周期カウンタ１２１の周期カウント値ＣＹＣＬＥがｃｙに達したか否かを判定する（ステップＳｔ１）。カウント値保持部１２５，１２６は、周期カウント値ＣＹＣＬＥ＝ｃｙの場合（ステップＳｔ１のＹｅｓ）、バイトカウンタ１２３，１２４が計数したバイト数ＢＹＴＥｎをラッチする（ステップＳｔ２）。
【００６４】
次に、バイトカウンタ１２３，１２４は、リクエストＰＫＴのデータが有効領域であるか否かを判定する（ステップＳｔ３）。バイトカウンタ１２３，１２４は、リクエストＰＫＴのデータが有効領域である場合（ステップＳｔ３のＹｅｓ）、バイト数ＢＹＴＥｎを１に初期化して（ステップＳｔ４）、再びステップＳｔ１の処理を実行する。
【００６５】
また、バイトカウンタ１２３，１２４は、リクエストＰＫＴのデータが無効領域である場合（ステップＳｔ３のＮｏ）、バイト数ＢＹＴＥｎを０に初期化して（ステップＳｔ７）、再びステップＳｔ１の処理を行う。
【００６６】
また、カウント値保持部１２５，１２６は、周期カウント値ＣＹＣＬＥ≠ｃｙの場合（ステップＳｔ１のＮｏ）、リクエストＰＫＴのデータが有効領域であるか否かを判定する（ステップＳｔ５）。バイトカウンタ１２３，１２４は、リクエストＰＫＴのデータが有効領域である場合（ステップＳｔ５のＹｅｓ）、バイト数ＢＹＴＥｎに１を加算して（ステップＳｔ６）、再びステップＳｔ１の処理を行う。
【００６７】
一方、リクエストＰＫＴのデータが無効領域である場合（ステップＳｔ５のＮｏ）、バイトカウンタ１２３，１２４は、ステップＳｔ６の処理を行わずに、再びステップＳｔ１の処理を行う。このようにして、レート測定処理は行われる。
【００６８】
カウント値保持部１２５，１２６により保持されたバイト数Ｎｕｍは、測定期間当たりのリクエストＰＫＴの送信レートとして状態監視部１３に出力される。
【００６９】
図１０は、状態監視部１３の一例を示す構成図である。状態監視部１３は、閾値設定部１３０と、受信可否判定部（＃１）１３１と、受信可否判定部（＃２）１３２と、ＯＲゲート１３３，１３４と、クリア制御部１３５とを有する。
【００７０】
状態監視部１３は、受信可否判定信号に含まれる障害情報、実装情報、及びＦＩＦＯ３０の空き容量と、レート測定部１２で測定されたバイト数Ｎｕｍ（＃１、＃２）、つまりベースバンド処理カード３ごとのリクエストＰＫＴの送信レートとに基づき、ベースバンド処理カード３ごとの受信可否を判定する。なお、障害情報は、障害の発生時に‘１’を示し、障害の未発生時に‘０’を示す。また、実装情報は、未実装時に‘１’を示し、実装時に‘０’を示す。
【００７１】
受信可否判定部（＃１）１３１は、ベースバンド処理カード（＃１）３から通知されたＦＩＦＯ３０の空き容量と、ベースバンド処理カード（＃１）３の送信レートＮｕｍ（＃１）とに基づきベースバンド処理カード（＃１）３におけるリクエストＰＫＴの受信可否を判定する。受信可否判定部（＃２）１３２は、ベースバンド処理カード（＃２）３から通知されたＦＩＦＯ３０の空き容量と、ベースバンド処理カード（＃２）３の送信レートＮｕｍ（＃２）とに基づきベースバンド処理カード（＃２）３におけるリクエストＰＫＴの受信可否を判定する。
【００７２】
図１１は、パケットの受信可否判定の動作の一例を示すタイムチャートである。受信可否判定部１３１，１３２は、測定期間Ａ〜Ｅごとに、測定された送信レートＮｕｍと、ＦＩＦＯ３０の空き容量を示すＦＩＦＯ情報ＢＦＵＬＬとに基づき、受信可否の判定結果を示す受信可否信号ＲＥＣ（‘０’：受信可能、‘１’：受信不可）を出力する。
【００７３】
ＦＩＦＯ情報ＢＦＵＬＬは、ＦＩＦＯ３０に空き容量が無い場合に‘１’を示し、ＦＩＦＯ３０に空き容量がある場合に‘０’を示す。また、時刻Ｔａ〜Ｔｅは、測定期間Ａ〜Ｅの開始時刻であり、受信可否の判定タイミングである。なお、図１１には、バイトカウンタ１２３，１２４により計数されたバイト数ＢＹＴＥｎの推移の様子が示されている。
【００７４】
受信可否判定部１３１，１３２は、送信レートＮｕｍ、つまり時刻Ｔａ〜Ｔｆにおけるバイト数ＢＹＴＥｎが所定の閾値ＴＨ以上であるか否かを判定する。閾値ＴＨは、閾値設定部１３０から受信可否判定部１３１，１３２に対してそれぞれ設定される。以下に、時刻Ｔｂ〜Ｔｅにおける受信可否の判定について説明する。
【００７５】
時刻Ｔｂにおいて、直前の測定期間Ａの送信レートＮｕｍ＝Ｎａ＜ＴＨであり、また、ＦＩＦＯ情報ＢＦＵＬＬ＝‘０’である。このため、受信可否判定部１３１，１３２は、ベースバンド処理カード３は受信可能状態であると判定し、受信可否信号ＲＥＣ＝‘０’とする。
【００７６】
時刻Ｔｃにおいて、直前の測定期間Ｂの送信レートＮｕｍ＝Ｎｂ≧ＴＨであり、また、ＦＩＦＯ情報ＢＦＵＬＬ＝‘１’である。このとき、ベースバンド処理カード３のＦＩＦＯ３０は、送信レートが高いために一時的に輻輳状態になっていると考えられる。このため、受信可否判定部１３１，１３２は、ベースバンド処理カード３は受信可能状態であると判定し、受信可否信号ＲＥＣ＝‘０’とする。
【００７７】
時刻Ｔｄにおいて、直前の測定期間Ｃの送信レートＮｕｍ＝Ｎｃ＜ＴＨであり、また、ＦＩＦＯ情報ＢＦＵＬＬ＝‘１’である。このとき、ベースバンド処理カード３のＦＩＦＯ３０は、送信レートが低いにも関わらず、リクエストＰＫＴを出力できない異常状態になっていると考えられる。このため、受信可否判定部１３１，１３２は、ベースバンド処理カード３は受信不可状態であると判定し、受信可否信号ＲＥＣ＝‘１’とする。
【００７８】
時刻Ｔｅにおいて、直前の測定期間Ｄの送信レートＮｕｍ＝Ｎｄ＜ＴＨであり、また、ＦＩＦＯ情報ＢＦＵＬＬ＝‘０’である。このため、受信可否判定部１３１，１３２は、ベースバンド処理カード３は受信可能状態であると判定し、受信可否信号ＲＥＣ＝‘０’とする。
【００７９】
図１２は、パケットの受信可否判定処理の一例を示すフローチャートである。受信可否判定部１３１，１３２は、それぞれ、各測定期間Ａ〜Ｅの開始時刻Ｔａ〜Ｔｅにおいてパケットの受信可否判定処理を実行する。
【００８０】
まず、受信可否判定部１３１，１３２は、ＦＩＦＯ情報ＢＦＵＬＬ＝‘１’であるか否かを判定する（ステップＳｔ１１）。受信可否判定部１３１，１３２は、ＦＩＦＯ情報ＢＦＵＬＬ＝‘０’である場合（ステップＳｔ１１のＮｏ）、受信可否信号ＲＥＣ＝‘０’とし（ステップＳｔ１４）、処理を終了する。
【００８１】
また、受信可否判定部１３１，１３２は、ＦＩＦＯ情報ＢＦＵＬＬ＝‘１’である場合（ステップＳｔ１１のＹｅｓ）、送信レートＮｕｍが所定の閾値ＴＨ未満であるか否かを判定する（ステップＳｔ１２）。受信可否判定部１３１，１３２は、送信レートＮｕｍ≧ＴＨである場合（ステップＳｔ１２のＮｏ）、受信可否信号ＲＥＣ＝‘０’とし（ステップＳｔ１４）、処理を終了する。
【００８２】
また、受信可否判定部１３１，１３２は、送信レートＮｕｍ＜ＴＨである場合（ステップＳｔ１２のＹｅｓ）、受信可否信号ＲＥＣ＝‘１’とし（ステップＳｔ１３）、処理を終了する。このようにして、パケットの受信可否判定処理は行われる。
【００８３】
なお、本実施例において、受信可否判定部１３１，１３２は、直前の測定期間Ａ〜Ｅの送信レートＮｕｍを用いてリクエストＰＫＴの受信可否を判定するが、これに限定されない。受信可否判定部１３１，１３２は、例えば、直前の複数の測定期間Ａ〜Ｅの送信レートＮｕｍの平均値または累積値を用いてリクエストＰＫＴの受信可否を判定してもよい。
【００８４】
再び図１０を参照すると、ＯＲゲート１３３，１３４は、障害情報、実装情報、及び受信可否判定部１３１，１３２の判定結果（ＲＥＣ）の何れか１つが‘１’であれば、受信可否信号ＲＥＣ（＃１、＃２）＝‘１’をパケット制御部１４に出力する。一方、障害情報、実装情報、及び受信可否判定部１３１，１３２の判定結果（ＲＥＣ）の全てが‘０’であれば、受信可否信号ＲＥＣ（＃１、＃２）＝‘０’をパケット制御部１４に出力する。
【００８５】
パケット制御部１４は、ＯＲゲート１３３からの受信可否信号ＲＥＣ（＃１）＝‘１’の場合、ベースバンド処理カード（＃１）３に対するリクエストＰＫＴの送信を停止し、受信可否信号ＲＥＣ（＃１）＝‘０’の場合、その送信を継続する。また、パケット制御部１４は、ＯＲゲート１３４からの受信可否信号ＲＥＣ（＃２）＝‘１’の場合、ベースバンド処理カード（＃２）３に対するリクエストＰＫＴの送信を停止し、受信可否信号ＲＥＣ（＃２）＝‘０’の場合、その送信を継続する。
【００８６】
つまり、リクエストＰＫＴの送信は、ベースバンド処理カード３の未実装、障害発生、または受信不可状態の発生（ＲＥＣ＝‘１’）の何れかにより停止する。もっとも、受信不可状態は、上述したように、未実装及び障害の検出より早く検出されるため、早期にリクエストＰＫＴの送信が停止されることによって、ｓＲＩＯスイッチ２内のバッファ＃１、＃２にリクエストＰＫＴが滞留することが抑制される。
【００８７】
図１１を参照して述べたように、制御処理カード１は、送信レートＮｕｍが所定の閾値ＴＨより小さく、ＦＩＦＯ３０の空き容量がないベースバンド処理カード３におけるリクエストＰＫＴの受信が不可能であると判定し、そのベースバンド処理カード３に対するリクエストＰＫＴの送信を停止する。このため、制御処理カード１は、異常状態のベースバンド処理カード３を高精度に判定し、そのベースバンド処理カード３に対する送信を停止できる。
【００８８】
また、制御処理カード１は、一定の測定期間Ａ〜ＥごとにリクエストＰＫＴの受信可否を判定し、リクエストＰＫＴの受信が不可能であると判定したベースバンド処理カード３に対するリクエストＰＫＴの送信を停止する。また、制御処理カード１は、リクエストＰＫＴの受信が可能であると判定したベースバンド処理カード３に対するリクエストＰＫＴの送信を再開または継続する。このため、制御処理カード１は、測定期間Ａ〜Ｅごとの送信レートに応じてリクエストＰＫＴの送信を動的に制御できる。
【００８９】
また、クリア制御部１３５は、ＲＥＣ（＃１）＝‘１’である場合、ベースバンド処理カード（＃１）３に応じたｓＲＩＯスイッチ２内のバッファ＃１を空にする（クリアする）ため、クリアリクエストをパケット制御部１４に出力する。これと同様に、ＲＥＣ（＃２）＝‘１’である場合、クリア制御部１３５は、ベースバンド処理カード（＃２）３に応じたｓＲＩＯスイッチ２内のバッファ＃２を空にするため、クリアリクエストをパケット制御部１４に出力する。なお、クリアリクエストには、クリア対象のバッファ＃１、＃２の識別子（＃１、＃２）が含まれる。
【００９０】
バッファ＃１、＃２のクリア後、クリア制御部１３５には、パケット制御部１４からクリアレスポンスが入力される。以下に、パケット制御部１４の構成を説明する。
【００９１】
図１３は、パケット制御部１４の一例を示す構成図である。パケット制御部１４は、パケット送信制御部１４０と、ダミーレスポンスパケット生成部１４１と、レスポンスパケット調停部１４２と、クリアパケット生成部１４３と、リクエストパケット調停部１４４と、タグ情報管理部１４５と、タグ情報テーブル１４６とを有する。
【００９２】
パケット送信制御部１４０は、ＣＰＵ回路１０から送信されたリクエストＰＫＴの送信を制御する。より具体的には、パケット送信制御部１４０は、状態監視部１３から入力された受信可否信号ＲＥＣ（＃１、＃２）に応じて、宛先「＃１」、「＃２」のリクエストＰＫＴの送信を制御する。
【００９３】
パケット送信制御部１４０は、宛先「＃１」のリクエストＰＫＴを、ＲＥＣ（＃１）＝‘１’の場合に廃棄し、ＲＥＣ（＃１）＝‘０’の場合にリクエストパケット調停部１４４に出力する。また、パケット送信制御部１４０は、宛先「＃２」のリクエストＰＫＴを、ＲＥＣ（＃２）＝‘１’の場合に廃棄し、ＲＥＣ（＃２）＝‘０’の場合にリクエストパケット調停部１４４に出力する。
【００９４】
このように、パケット送信制御部１４０は、ベースバンド処理カード３ごとの受信可否の判定結果に応じて、そのベースバンド処理カード３に対するリクエストＰＫＴの送信または廃棄を選択する。パケット送信制御部１４０は、リクエストＰＫＴを廃棄した場合、ダミーレスポンスＰＫＴの生成をダミーレスポンスパケット生成部１４１に要求する。ダミーレスポンスパケット生成部１４１は、その要求に応じ、ダミーレスポンスＰＫＴを生成してレスポンスパケット調停部１４２に出力する。
【００９５】
レスポンスパケット調停部１４２は、ダミーレスポンスパケット生成部１４１から入力されたダミーレスポンスＰＫＴ、クリアパケット生成部１４３から入力されたダミーレスポンスＰＫＴ、及びｓＲＩＯスイッチ２から入力されたレスポンスＰＫＴの何れかを選択してＣＰＵ回路１０に出力する。これにより、レスポンスパケット調停部１４２は、ダミーレスポンスＰＫＴ及びレスポンスＰＫＴの送信の競合を調停する。
【００９６】
上述したように、ＣＰＵ回路１０は、送信したリクエストＰＫＴに対するレスポンスＰＫＴをベースバンド処理カード３から受信することにより制御処理を終了する。また、パケット送信制御部１４０は、リクエストＰＫＴの受信可否の判定結果に応じて、生成されたリクエストＰＫＴを廃棄することによりリクエストＰＫＴの送信を停止する。
【００９７】
ダミーレスポンスパケット生成部１４１は、廃棄されたリクエストＰＫＴに対するレスポンスＰＫＴを疑似的に生成する。つまり、ダミーレスポンスパケット生成部１４１は、廃棄されたリクエストＰＫＴと同一のトランザクションＩＤのダミーレスポンスＰＫＴを生成する。生成されたダミーレスポンスＰＫＴは、ＣＰＵ回路１０に送信される。
【００９８】
このため、ＣＰＵ回路１０は、ダミーレスポンスＰＫＴを受信することにより制御処理を終了できる。したがって、ＣＰＵ回路１０の負荷が低減される。
【００９９】
また、クリアパケット生成部１４３は、状態監視部１３からクリアリクエストに応じて、クリアＰＫＴを生成してリクエストパケット調停部１４４に出力する。リクエストパケット調停部１４４は、パケット送信制御部１４０から入力されたリクエストＰＫＴ、及びクリアパケット生成部１４３から入力されたクリアＰＫＴの何れかを選択してｓＲＩＯスイッチ２に送信する。これにより、リクエストパケット調停部１４４は、リクエストＰＫＴ及びクリアＰＫＴの送信の競合を調停する。
【０１００】
ｓＲＩＯスイッチ２は、クリアＰＫＴを受信すると、クリアＰＫＴにより指定されたバッファ＃１、＃２を空にする。より具体的には、ベースバンド処理カード（＃１）３が受信不可状態である場合（ＲＥＣ（＃１）＝‘１’）、バッファ＃１内に格納されたリクエストＰＫＴがクリアされる。また、ベースバンド処理カード（＃２）３が受信不可状態である場合（ＲＥＣ（＃２）＝‘１’）、バッファ＃２内に格納されたリクエストＰＫＴがクリアされる。
【０１０１】
このように、クリアパケット生成部１４３は、リクエストＰＫＴの受信が不可能であると判定したベースバンド処理カード３に対する送信待ちのリクエストＰＫＴが格納されたバッファ＃１、＃２を空にするようにｓＲＩＯスイッチ２を制御する。これにより、バッファ＃１、＃２内に滞留したリクエストＰＫＴを廃棄することができる。
【０１０２】
例えば、ベースバンド処理カード３が未実装状態になった場合、実装情報＝‘１’であるが、ＦＩＦＯ情報ＢＦＵＬＬ＝‘０’であるため、ｓＲＩＯスイッチ２のバッファ＃１、＃２にはリクエストＰＫＴが滞留する。この場合、ｓＲＩＯスイッチ２は、クリアＰＫＴを受信することにより、バッファ＃１、＃２内に滞留したリクエストＰＫＴを廃棄することができる。なお、クリアＰＫＴによるリクエストＰＫＴの廃棄処理については後述する。
【０１０３】
クリアパケット生成部１４３は、クリアＰＫＴを生成した場合、タグ情報管理部１４５から入力されたタグ情報に基づきダミーレスポンスＰＫＴを生成し、レスポンスパケット調停部１４２に出力する。タグ情報としては、例えばトランザクションＩＤが挙げられる。タグ情報管理部１４５は、ｓＲＩＯスイッチ２に送信されるリクエストＰＫＴから宛先及びトランザクションＩＤ（つまりヘッダ情報）を取得し、メモリなどに設けられたタグ情報テーブル１４６内の宛先に応じた領域にトランザクションＩＤを記録する。
【０１０４】
これにより、タグ情報テーブル１４６には、ｓＲＩＯスイッチ２に送信されたリクエストＰＫＴのトランザクションＩＤが記録される。タグ情報管理部１４５は、ｓＲＩＯスイッチ２から送信されたレスポンスＰＫＴから宛先及びトランザクションＩＤ（つまりヘッダ情報）を取得し、タグ情報テーブル１４６から、取得したものに一致する宛先及びトランザクションＩＤを検索して消去する。
【０１０５】
したがって、タグ情報テーブル１４６には、最終的にｓＲＩＯスイッチ２のバッファ＃１、＃２に滞留したリクエストＰＫＴの宛先及びトランザクションＩＤだけが残る。このため、クリアパケット生成部１４３は、クリアＰＫＴにより廃棄されたリクエストＰＫＴに応じたダミーレスポンスＰＫＴを生成してＣＰＵ回路１０に送信できる。
【０１０６】
このように、クリアパケット生成部１４３は、バッファ＃１、＃２を空にするようにｓＲＩＯスイッチ２を制御した場合、空にしたバッファ＃１、＃２内に格納されていたリクエストＰＫＴに対するレスポンスＰＫＴを疑似的に生成することによりＣＰＵ回路１０の制御処理を終了させる。したがって、ＣＰＵ回路１０の負荷が低減される。
【０１０７】
次に、パケット制御部１４の各機能部の処理を説明する。
【０１０８】
図１４は、パケット送信制御部１４０の動作の一例を示すフローチャートである。本動作は、一定の周期でリクエストＰＫＴの宛先「＃１」、「＃２」ごとに行われる。
【０１０９】
パケット送信制御部１４０は、ＣＰＵ回路１０からリクエストＰＫＴが入力されたか否かを判定する（ステップＳｔ２１）。パケット送信制御部１４０は、リクエストＰＫＴが入力されていない場合（ステップＳｔ２１のＮｏ）、処理を終了する。
【０１１０】
パケット送信制御部１４０は、リクエストＰＫＴが入力された場合（ステップＳｔ２１のＹｅｓ）、受信可否信号ＲＥＣ（＃１、＃２）が‘０’であるか否かを判定する（ステップＳｔ２２）。パケット送信制御部１４０は、受信可否信号ＲＥＣ（＃１、＃２）が‘０’である場合（ステップＳｔ２２のＹｅｓ）、リクエストＰＫＴをｓＲＩＯスイッチ２に送信する（ステップＳｔ２５）。
【０１１１】
また、パケット送信制御部１４０は、受信可否信号ＲＥＣ（＃１、＃２）が‘１’である場合（ステップＳｔ２２のＮｏ）、リクエストＰＫＴを廃棄する（ステップＳｔ２３）。次に、パケット送信制御部１４０は、ダミーレスポンスパケット生成部１４１に対してダミーレスポンスＰＫＴの生成を要求し（ステップＳｔ２４）、処理を終了する。このようにして、パケット送信制御部１４０は動作する。
【０１１２】
図１５は、ダミーレスポンスパケット生成部１４１の動作の一例を示すフローチャートである。本動作は、一定の周期でリクエストＰＫＴの宛先「＃１」、「＃２」ごとに行われる。
【０１１３】
ダミーレスポンスパケット生成部１４１は、パケット送信制御部１４０からダミーレスポンスＰＫＴの生成を要求されたか否かを判定する（ステップＳｔ３１）。ダミーレスポンスパケット生成部１４１は、要求がない場合（ステップＳｔ３１のＮｏ）、処理を終了する。
【０１１４】
また、ダミーレスポンスパケット生成部１４１は、要求があった場合（ステップＳｔ３１のＹｅｓ）、ダミーレスポンスＰＫＴを生成する（ステップＳｔ３２）。生成されたダミーレスポンスＰＫＴは、パケット送信制御部１４０が廃棄したリクエストＰＫＴと同一のトランザクションＩＤを含む。このようにして、ダミーレスポンスパケット生成部１４１は動作する。
【０１１５】
図１６は、レスポンスパケット調停部１４２の動作の一例を示すフローチャートである。本動作は、一定の周期でリクエストＰＫＴの宛先「＃１」、「＃２」ごとに行われる。
【０１１６】
レスポンスパケット調停部１４２は、ｓＲＩＯスイッチ２からレスポンスＰＫＴが入力されたか否かを判定する（ステップＳｔ４１）。レスポンスパケット調停部１４２は、レスポンスＰＫＴが入力された場合（ステップＳｔ４１のＹｅｓ）、そのレスポンスＰＫＴをＣＰＵ回路１０に出力する（ステップＳｔ４２）。また、レスポンスパケット調停部１４２は、レスポンスＰＫＴの入力がない場合（ステップＳｔ４１のＮｏ）、次にステップＳｔ４３の処理を行う。
【０１１７】
次に、レスポンスパケット調停部１４２は、ダミーレスポンスパケット生成部１４１からダミーレスポンスＰＫＴが入力されたか否かを判定する（ステップＳｔ４３）。レスポンスパケット調停部１４２は、ダミーレスポンスＰＫＴが入力された場合（ステップＳｔ４３のＹｅｓ）、そのダミーレスポンスＰＫＴをＣＰＵ回路１０に出力する（ステップＳｔ４４）。また、レスポンスパケット調停部１４２は、ダミーレスポンスＰＫＴの入力がない場合（ステップＳｔ４３のＮｏ）、次にステップＳｔ４５の処理を行う。
【０１１８】
次に、レスポンスパケット調停部１４２は、クリアパケット生成部１４３からダミーレスポンスＰＫＴが入力されたか否かを判定する（ステップＳｔ４５）。レスポンスパケット調停部１４２は、ダミーレスポンスＰＫＴが入力された場合（ステップＳｔ４５のＹｅｓ）、そのダミーレスポンスＰＫＴをＣＰＵ回路１０に出力して（ステップＳｔ４６）、処理を終了する。また、レスポンスパケット調停部１４２は、ダミーレスポンスＰＫＴの入力がない場合（ステップＳｔ４５のＮｏ）、処理を終了する。このようにして、レスポンスパケット調停部１４２は動作する。
【０１１９】
なお、本実施例において、レスポンスパケット調停部１４２は、レスポンスＰＫＴをダミーレスポンスＰＫＴより優先的に出力するが、これとは逆に、ダミーレスポンスＰＫＴをレスポンスＰＫＴより優先的に出力してもよい。さらに、レスポンスパケット調停部１４２は、レスポンスＰＫＴの入力がない場合のみ、ダミーレスポンスＰＫＴを出力してもよい。
【０１２０】
図１７は、タグ情報管理部１４５の動作の一例を示すフローチャートである。本動作は一定の周期で実行される。
【０１２１】
タグ情報管理部１４５は、パケット送信制御部１４０からリクエストＰＫＴが入力されたか否かを判定する（ステップＳｔ５１）。タグ情報管理部１４５は、リクエストＰＫＴの入力がない場合（ステップＳｔ５１のＮｏ）、後述するステップＳｔ５５の処理を行う。
【０１２２】
また、タグ情報管理部１４５は、リクエストＰＫＴが入力された場合（ステップＳｔ５１のＹｅｓ）、タグ情報テーブル１４６の空き領域を検索する（ステップＳｔ５２）。タグ情報テーブル１４６には、例えばリクエストＰＫＴの宛先「＃１」、「＃２」ごとに同数分の領域が設けられており、領域ごとのフラグによりタグ情報の有無が管理される。このため、タグ情報管理部１４５は、フラグの判定により空き領域を検索できる。なお、空き領域が存在しない場合、タグ情報管理部１４５は、その旨を警報として外部に出力してもよい。
【０１２３】
次に、タグ情報管理部１４５は、リクエストＰＫＴから取得したタグ情報を、検索したタグ情報テーブル１４６の空き領域に記録する（ステップＳｔ５３）。タグ情報には、上述したように、リクエストＰＫＴのトランザクションＩＤが含まれる。
【０１２４】
次に、タグ情報管理部１４５は、宛先「＃１」、「＃２」ごとにタグ情報の記録数ＴＡＧｎｕｍ（＃ｉ）（ｉ：１または２）に１を加算する（ステップＳｔ５４）。より具体的には、タグ情報管理部１４５は、宛先「＃１」のリクエストＰＫＴのタグ情報をタグ情報テーブル１４６に記録した場合、ＴＡＧｎｕｍ（＃１）に１を加算し、宛先「＃２」のリクエストＰＫＴのタグ情報をタグ情報テーブル１４６に記録した場合、ＴＡＧｎｕｍ（＃２）に１を加算する。
【０１２５】
次に、タグ情報管理部１４５は、ｓＲＩＯスイッチ２からレスポンスＰＫＴが入力されたか否かを判定する（ステップＳｔ５５）。タグ情報管理部１４５は、レスポンスＰＫＴの入力がない場合（ステップＳｔ５５のＮｏ）、処理を終了する。
【０１２６】
また、タグ情報管理部１４５は、レスポンスＰＫＴが入力された場合（ステップＳｔ５５のＹｅｓ）、タグ情報テーブル１４６からレスポンスＰＫＴと同一のタグ情報を検索する（ステップＳｔ５６）。より具体的には、タグ情報管理部１４５は、レスポンスＰＫＴから送信元「＃１」、「＃２」及びトランザクションＩＤを取得し、送信元に一致する宛先に応じたタグ情報テーブル１４６の領域から一致するトランザクションＩＤを検索する。なお、同一のタグ情報が検索されない場合、タグ情報管理部１４５は、その旨を警報として外部に出力してもよい。
【０１２７】
次に、タグ情報管理部１４５は、タグ情報テーブル１４６から検索したタグ情報を削除する（ステップＳｔ５７）。タグ情報管理部１４５は、タグ情報を削除した領域のフラグを更新する。
【０１２８】
次に、タグ情報管理部１４５は、レスポンスＰＫＴの送信元「＃１」、「＃２」ごとにタグ情報の記録数ＴＡＧｎｕｍ（＃ｉ）から１を減算する（ステップＳｔ５８）。より具体的には、タグ情報管理部１４５は、送信元「＃１」のレスポンスＰＫＴのタグ情報をタグ情報テーブル１４６から削除した場合、ＴＡＧｎｕｍ（＃１）から１を減算し、送信元「＃２」のレスポンスＰＫＴのタグ情報をタグ情報テーブル１４６から削除した場合、ＴＡＧｎｕｍ（＃２）から１を減算する。このようにして、タグ情報管理部１４５は動作する。
【０１２９】
上述したように、タグ情報管理部１４５は、リクエストＰＫＴの宛先「＃１」、「＃２」ごとにタグ情報の記録数ＴＡＧｎｕｍ（＃ｉ）を管理する。このため、クリアパケット生成部１４３は、タグ情報管理部１４５から記録数ＴＡＧｎｕｍ（＃ｉ）を取得することにより、クリアＰＫＴにより廃棄されたリクエストＰＫＴの数、つまり、生成するダミーレスポンスＰＫＴの数を認識できる。さらに、クリアパケット生成部１４３は、タグ情報管理部１４５から、生成するダミーレスポンスＰＫＴのタグ情報を取得できる。
【０１３０】
図１８は、リクエストパケット調停部１４４の動作の一例を示すフローチャートである。本動作は、一定の周期でリクエストＰＫＴの宛先「＃１」、「＃２」ごとに行われる。
【０１３１】
リクエストパケット調停部１４４は、パケット送信制御部１４０からリクエストＰＫＴが入力されたか否かを判定する（ステップＳｔ６１）。リクエストパケット調停部１４４は、リクエストＰＫＴが入力された場合（ステップＳｔ６１のＹｅｓ）、リクエストＰＫＴをｓＲＩＯスイッチ２に送信する（ステップＳｔ６２）。また、リクエストパケット調停部１４４は、リクエストＰＫＴの入力がない場合（ステップＳｔ６１のＮｏ）、次にステップＳｔ６３の処理を行う。
【０１３２】
次に、リクエストパケット調停部１４４は、クリアパケット生成部１４３からクリアＰＫＴが入力されたか否かを判定する（ステップＳｔ６３）。リクエストパケット調停部１４４は、クリアＰＫＴが入力された場合（ステップＳｔ６３のＹｅｓ）、クリアＰＫＴをｓＲＩＯスイッチ２に送信して（ステップＳｔ６４）、処理を終了する。また、リクエストパケット調停部１４４は、クリアＰＫＴの入力がない場合（ステップＳｔ６３のＮｏ）、処理を終了する。このようにして、リクエストパケット調停部１４４は動作する。
【０１３３】
なお、本実施例において、リクエストパケット調停部１４４は、リクエストＰＫＴをクリアＰＫＴより優先的に送信するが、これとは逆に、クリアＰＫＴをリクエストＰＫＴより優先的に送信してもよい。さらに、リクエストパケット調停部１４４は、リクエストＰＫＴの入力がない場合のみ、クリアＰＫＴを送信してもよい。
【０１３４】
図１９は、クリアパケット生成部１４３の動作の一例を示すフローチャートである。本動作は、一定の周期でリクエストＰＫＴの宛先「＃１」、「＃２」ごとに行われる。
【０１３５】
クリアパケット生成部１４３は、状態監視部１３からのクリアリクエストの有無を判定する（ステップＳｔ７１）。クリアパケット生成部１４３は、クリアリクエストが無い場合（ステップＳｔ７１のＮｏ）、処理を終了する。
【０１３６】
クリアパケット生成部１４３は、クリアリクエストを受けた場合（ステップＳｔ７１のＹｅｓ）、タグ情報管理部１４５のタグ情報の記録数ＴＡＧｎｕｍ（＃ｉ）が０であるか否かを判定する（ステップＳｔ７２）。クリアパケット生成部１４３は、記録数ＴＡＧｎｕｍ（＃ｉ）＝０の場合（ステップＳｔ７２のＹｅｓ）、状態監視部１３にクリアレスポンスを出力して（ステップＳｔ７９）、処理を終了する。
【０１３７】
また、クリアパケット生成部１４３は、記録数ＴＡＧｎｕｍ（＃ｉ）≠０の場合（ステップＳｔ７２のＮｏ）、クリアＰＫＴを生成する（ステップＳｔ７３）。生成されたクリアＰＫＴはリクエストパケット調停部１４４に出力される。
【０１３８】
次に、クリアパケット生成部１４３は、タグ情報管理部１４５を介し、タグ情報テーブル１４６からタグ情報を検索する（ステップＳｔ７４）。次に、クリアパケット生成部１４３は、検索したタグ情報に基づきダミーレスポンスＰＫＴを生成する（ステップＳｔ７５）。これにより、クリアパケット生成部１４３は、ｓＲＩＯスイッチ２内に滞留するリクエストＰＫＴと同一のタグ情報のダミーレスポンスＰＫＴを生成できる。生成されたダミーレスポンスＰＫＴは、レスポンスパケット調停部１４２に出力される。
【０１３９】
次に、クリアパケット生成部１４３は、タグ情報テーブル１４６から検索したタグ情報の削除をタグ情報管理部１４５に依頼する（ステップＳｔ７６）。次に、クリアパケット生成部１４３は、記録数ＴＡＧｎｕｍ（＃ｉ）から１を減算するようにタグ情報管理部１４５に依頼する（ステップＳｔ７７）。
【０１４０】
次に、クリアパケット生成部１４３は、タグ情報管理部１４５のタグ情報の記録数ＴＡＧｎｕｍ（＃ｉ）が０であるか否かを判定する（ステップＳｔ７８）。クリアパケット生成部１４３は、記録数ＴＡＧｎｕｍ（＃ｉ）≠０の場合（ステップＳｔ７８のＮｏ）、再びステップＳｔ７４の処理を実行する。
【０１４１】
また、クリアパケット生成部１４３は、記録数ＴＡＧｎｕｍ（＃ｉ）＝０の場合（ステップＳｔ７８のＹｅｓ）、状態監視部１３にクリアレスポンスを出力して（ステップＳｔ７９）、処理を終了する。このようにして、クリアパケット生成部１４３は動作する。
【０１４２】
次に、ｓＲＩＯスイッチ２について、クリアＰＫＴを受信することによりバッファ＃１、＃２をクリアするための構成を説明する。
【０１４３】
図２０は、ｓＲＩＯスイッチ２の一例を示す構成図である。図２０において、図６と共通する構成については同一の符号を付し、その説明を省略する。ｓＲＩＯスイッチ２は、バッファ＃０、＃１、＃２と、制御パケット用バッファ２５と、宛先振分部２０と、パケット振分部２１と、クリアパケット処理部２２と、ポインタ制御部２３，２４とを有する。
【０１４４】
ポインタ制御部２３は、バッファ＃１の書き込みポインタ（以下、「Ｗポインタ」と表記）及び読み出しポインタ（以下、「Ｒポインタ」と表記）を制御する。Ｗポインタは、バッファ＃０から次に入力されるリクエストＰＫＴのバッファ＃１内の書き込み領域を示し、Ｒポインタは、バッファ＃１から次にベースバンド処理カード（＃１）３に出力されるリクエストＰＫＴのバッファ＃１内の読み出し領域を示す。また、ポインタ制御部２４も、ポインタ制御部２３と同様に、バッファ＃２のＷポインタ及びＲポインタを制御する。
【０１４５】
パケット振分部２１は、制御処理カード１から入力されたパケットを種別ごとに振り分ける。パケット振分部２１は、リクエストＰＫＴをバッファ＃０に出力し、クリアＰＫＴを制御パケット用バッファ２５に出力する。制御パケット用バッファ２５は、クリアＰＫＴを入力された順に格納し、その順にクリアパケット処理部２２に出力する。
【０１４６】
クリアパケット処理部２２は、クリアＰＫＴからクリア対象のバッファ＃１、＃２の識別子（＃１、＃２）を取得し、そのバッファ＃１、＃２にリセット信号ＲＳＴを出力する。バッファ＃１、＃２は、リセット信号ＲＳＴを受信すると、Ｗポインタ及びＲポインタが初期化される。これにより、バッファ＃１、＃２はクリアされるため、処理上、バッファ＃１、＃２内に格納されていたリクエストＰＫＴは廃棄されたことになる。
【０１４７】
図２１（ａ）及び図２１（ｂ）には、バッファ＃１、＃２のクリア前及びクリア後のＷポインタ及びＲポインタの状態の一例がそれぞれ示されている。図２１（ａ）及び図２１（ｂ）において、「アドレス」は、Ｗポインタ及びＲポインタが示す領域のアドレスを示す。なお、「ｎ」及び「ｍ」は、正の整数（ただし、ｎ＜ｍ）である。
【０１４８】
バッファ＃１、＃２のクリア前、Ｗポインタはアドレス「ｎ」を示し、Ｒポインタはアドレス「ｎ＋１」を示す。バッファ＃１、＃２のクリア後、Ｗポインタ及びＲポインタはアドレス「０」を示す。このように、バッファ＃１、＃２は、Ｗポインタ及びＲポインタを初期化されることによりクリアされる。
【０１４９】
図２２Ａ及び図２２Ｂには、バッファ＃１のクリア前及びクリア後のｓＲＩＯスイッチ２の状態の一例がそれぞれ示されている。クリア前、ベースバンド処理カード（＃１）３が受信不可状態となることにより、バッファ＃１には最大数のリクエストＰＫＴが格納されている。また、バッファ＃０には、バッファ＃１からのバックプレッシャー制御により宛先「＃１」、「＃２」のリクエストＰＫＴが滞留している。制御パケット用バッファ２５にはクリアＰＫＴが格納されている。なお、本例において、クリアＰＫＴは、バッファ＃１をクリア対象とする。
【０１５０】
クリアパケット処理部２２は、制御パケット用バッファ２５からクリアＰＫＴが入力されると、ポインタ制御部２３にリセット信号ＲＳＴを出力する。これにより、バッファ＃１内に格納されたリクエストＰＫＴは全て廃棄される。
【０１５１】
クリア後、バッファ＃１からバッファ＃０へのバックプレッシャー制御は停止する。このため、バッファ＃０に格納されていた宛先「＃１」のリクエストＰＫＴはバッファ＃１に出力され、バッファ＃０に格納されていた宛先「＃２」のリクエストＰＫＴはバッファ＃２に出力される。なお、ベースバンド処理カード（＃１）３の受信不可状態は継続しているため、バッファ＃１は再びクリアされる。
【０１５２】
図２３は、ｓＲＩＯスイッチ２の動作の一例を示すフローチャートである。本動作は、一定周期ごとに実行される。
【０１５３】
パケット振分部２１は、クリアＰＫＴが入力されたか否かを判定する（ステップＳｔ９１）。パケット振分部２１は、クリアＰＫＴが入力された場合（ステップＳｔ９１のＹｅｓ）、クリアＰＫＴを制御パケット用バッファ２５に格納する（ステップＳｔ９２）。次に、クリアパケット処理部２２は、制御パケット用バッファ２５からクリアＰＫＴを読み出す（ステップＳｔ９３）。次に、クリアパケット処理部２２は、クリアＰＫＴに含まれる識別子からクリア対象のバッファ＃１、＃２を判定する（ステップＳｔ９４）。
【０１５４】
次に、クリアパケット処理部２２は、リセット信号ＲＳＴを出力することでクリア対象のバッファ＃１、＃２のＷポインタ及びＲポインタを初期化する（ステップＳｔ９５）。次に、クリアパケット処理部２２は、Ｗポインタ及びＲポインタに基づいてクリア対象のバッファ＃１、＃２が空であるか否かを判定する（ステップＳｔ９６）。
【０１５５】
クリアパケット処理部２２は、クリア対象のバッファ＃１、＃２が空である場合（ステップＳｔ９６のＹｅｓ）、処理を終了する。また、クリアパケット処理部２２は、クリア対象のバッファ＃１、＃２が空ではない場合（ステップＳｔ９６のＮｏ）、つまり再びバッファ＃０からリクエストＰＫＴが入力されていた場合、ステップＳｔ９５の処理を再び実行する。
【０１５６】
また、パケット振分部２１は、クリアＰＫＴの入力がない場合（ステップＳｔ９１のＮｏ）、リクエストＰＫＴが入力されたか否かを判定する（ステップＳｔ９７）。パケット振分部２１は、リクエストＰＫＴの入力がない場合（ステップＳｔ９７のＮｏ）、処理を終了する。
【０１５７】
パケット振分部２１は、リクエストＰＫＴが入力された場合（ステップＳｔ９７のＹｅｓ）、リクエストＰＫＴをバッファ＃０に格納する（ステップＳｔ９８）。次に、宛先振分部２０は、バッファ＃０からリクエストＰＫＴを読み出す（ステップＳｔ９９）。
【０１５８】
次に、宛先振分部２０は、リクエストＰＫＴを、その宛先「＃１」、「＃２」に応じたバッファ＃１、＃２に格納して（ステップＳｔ１００）、処理を終了する。このようにして、ｓＲＩＯスイッチ２は動作する。
【０１５９】
本例において、クリアパケット処理部２２は、Ｗポインタ及びＲポインタを初期化されることによりバッファ＃１、＃２をクリアしたが、これに限定されない。クリアパケット処理部２２は、例えばバッファ＃１、＃２のＴＴＬ時間を０に設定することによりバッファ＃１、＃２をクリアしてもよい。以下に、ＴＴＬ時間の設定によりバッファ＃１、＃２をクリアする例について説明する。
【０１６０】
図２４Ａ及び図２４Ｂには、バッファ＃１のクリア前及びクリア後のｓＲＩＯスイッチ２の状態の一例がそれぞれ示されている。図２４Ａ及び図２４Ｂにおいて、図２２Ａ及び図２２Ｂと共通する構成については同一の符号を付して、その説明を省略する。
【０１６１】
本例のｓＲＩＯスイッチ２は、図２２Ａ及び図２２Ｂに示された構成に加えて、ＴＴＬ設定部２６を含む。ＴＴＬ設定部２６は、クリアパケット処理部２２の指示に従ってクリア対象のバッファ＃１、＃２のＴＴＬ時間を設定する。
【０１６２】
クリア前、ベースバンド処理カード（＃１）３が受信不可状態となることにより、バッファ＃１には最大数のリクエストＰＫＴが格納されている。また、バッファ＃０には、バッファ＃１からのバックプレッシャー制御により宛先「＃１」、「＃２」のリクエストＰＫＴが滞留している。制御パケット用バッファ２５にはクリアＰＫＴが格納されている。なお、本例において、クリアＰＫＴは、バッファ＃１をクリア対象とする。
【０１６３】
クリアパケット処理部２２は、制御パケット用バッファ２５からクリアＰＫＴが入力されると、ＴＴＬ設定部２６にバッファ＃１のＴＴＬ時間を０にするように指示する。バッファ＃１内に格納されたリクエストＰＫＴは、ＴＴＬ時間が０に設定されると、ＴＴＬ時間の経過のために全て廃棄される。
【０１６４】
クリア後、バッファ＃１からバッファ＃０へのバックプレッシャー制御は停止する。このため、バッファ＃０に格納されていた宛先「＃１」のリクエストＰＫＴはバッファ＃１に出力されるが、ＴＴＬ時間は０のままであるため、全て廃棄される。また、バッファ＃０に格納されていた宛先「＃２」のリクエストＰＫＴはバッファ＃２に出力される。
【０１６５】
図２５は、ｓＲＩＯスイッチ２の動作の他例を示すフローチャートである。本動作は、一定周期ごとに実行される。なお、図２５において、図２３と共通する処理については同一の符号を付して、その説明を省略する。
【０１６６】
クリアパケット処理部２２は、クリア対象のバッファ＃１、＃２の判定後（ステップＳｔ９４）、クリア対象のバッファ＃１、＃２のＴＴＬ時間を０に設定する（ステップＳｔ９５ａ）。これにより、クリア対象のバッファ＃１、＃２はクリアされる。
【０１６７】
次に、クリアパケット処理部２２は、Ｗポインタ及びＲポインタに基づいてクリア対象のバッファ＃１、＃２が空であるか否かを判定する（ステップＳｔ９６ａ）。クリアパケット処理部２２は、クリア対象のバッファ＃１、＃２が空でない場合（ステップＳｔ９６ａのＮｏ）、再びステップＳｔ９５ａの処理を行う。
【０１６８】
クリアパケット処理部２２は、クリア対象のバッファ＃１、＃２が空である場合（ステップＳｔ９６ａのＹｅｓ）、クリア対象のバッファ＃１、＃２のＴＴＬ時間を変更前の値に戻し（ステップＳｔ９７ａ）、処理を終了する。このようにして、ｓＲＩＯスイッチ２は動作する。
【０１６９】
次に、本実施例の通信システムの動作を説明する。
【０１７０】
図２６は、ベースバンド処理カード（＃１）３がパケットを受信できない状態になった場合の制御処理カード１とベースバンド処理カード（＃１、＃２）３の通信の実施例を示すシーケンス図である。図２６において、符号Ｘ１’は、図５に示された符号Ｘ１と同様の通常状態の期間を示し、符号Ｘ２’は、ベースバンド処理カード（＃１）３ａが受信不可状態になった後（符号Ｓ１０参照）の異常状態の期間を示す。
【０１７１】
異常状態の期間Ｘ２’において、制御処理カード１は、ベースバンド処理カード（＃１）３が受信不可状態になって時間ΔＴ’の経過後に、受信可否判定信号により、ベースバンド処理カード（＃１）３の受信不可状態を検出する（符号Ｓ１１参照）。このとき、制御処理カード１は、上述したように、ベースバンド処理カード（＃１）３のＦＩＦＯ情報に基づいて受信可否を判定する。このため、制御処理カード１は、比較例の場合の時間ΔＴより短い時間ΔＴ’（＜ΔＴ）で受信不可状態を検出できる。
【０１７２】
しかし、受信不可状態を検出するまでの間に制御処理カード１のＣＰＵ回路１０から送信されたリクエストＰＫＴは、ｓＲＩＯスイッチ２内に滞留する（符号Ｃ１，Ｃ２参照）。制御処理カード１のＦＰＧＡ回路１１は、受信不可状態の検出後（符号Ｓ１１参照）、ｓＲＩＯスイッチ２にクリアＰＫＴを送信する。これにより、ｓＲＩＯスイッチ２内に滞留した宛先「＃１」のリクエストＰＫＴは廃棄される（符号Ｓ１２参照）。
【０１７３】
また、ＦＰＧＡ回路１１は、ダミーレスポンスＰＫＴをＣＰＵ回路１０に出力する（符号Ｃ３，Ｃ４参照）。これにより、ＣＰＵ回路１０は、符号Ｃ１，Ｃ２が示すリクエストＰＫＴについての制御処理を終了することができるので、処理効率が向上する。
【０１７４】
その後、ＣＰＵ回路１０は、宛先「＃１」のリクエストＰＫＴを送信するが（符号Ｃ５，Ｃ７，Ｃ９）、ＦＰＧＡ回路１１は、送信されたリクエストＰＫＴを廃棄し、ダミーレスポンスＰＫＴをＣＰＵ回路１０に出力する（符号Ｃ６，Ｃ８，Ｃ１０）。これにより、ＣＰＵ回路１０は、符号Ｃ５，Ｃ７，Ｃ９が示すリクエストＰＫＴについての制御処理を終了することができるので、処理効率が向上する。
【０１７５】
次に、ＣＰＵ回路１０は、宛先「＃２」のリクエストＰＫＴを送信する（符号Ｃ１１）。このとき、ｓＲＩＯスイッチ２には宛先「＃１」のリクエストＰＫＴが滞留していないため、送信されたリクエストＰＫＴは、比較例より短い遅延時間でベースバンド処理カード（＃２）３に送信される。このように、本実施例によると、リクエストＰＫＴの送信時の遅延時間が、比較例より低減される。
【０１７６】
ベースバンド処理カード（＃２）３は、ｓＲＩＯスイッチ２を介してレスポンスＰＫＴを制御処理カード１のＣＰＵ回路１０に送信する（符号Ｃ１２参照）。このようにして、制御処理カード１とベースバンド処理カード３の通信は行われる。
【０１７７】
これまで述べたように、実施例に係る通信システムは、制御処理カード１と、複数のベースバンド処理カード３と、ｓＲＩＯスイッチ２とを有する。制御処理カード１は、リクエストＰＫＴを送信する。
【０１７８】
複数のベースバンド処理カード３は、リクエストＰＫＴを受信して、その受信に関する状態を制御処理カード１に通知する。ｓＲＩＯスイッチ２は、制御処理カード１から送信されたリクエストＰＫＴをその送信順に格納し、複数のベースバンド処理カード３のうち、リクエストＰＫＴの宛先に応じたベースバンド処理カード３に中継する。
【０１７９】
制御処理カード１は、レート測定部１２と、状態監視部１３と、パケット制御部１４とを有する。レート測定部１２は、各ベースバンド処理カード３に対するリクエストＰＫＴの送信レートを測定する。状態監視部１３は、その測定結果と各ベースバンド処理カード３から通知された受信に関する状態とに基づき各ベースバンド処理カード３におけるリクエストＰＫＴの受信可否を判定する。パケット制御部１４は、その判定結果に応じて各ベースバンド処理カード３に対するリクエストＰＫＴの送信を制御する。
【０１８０】
上記の構成によると、状態監視部１３は、各ベースバンド処理カード３に対するリクエストＰＫＴの送信レートと各ベースバンド処理カード３における受信に関する状態とから、ｓＲＩＯスイッチ２で多数のリクエストＰＫＴの滞留が生ずる前に各ベースバンド処理カード３の受信不可状態を検出できる。したがって、パケット制御部１４は、受信不可状態のベースバンド処理カード３に対するリクエストＰＫＴの送信を停止することで、他のベースバンド処理カード３に送信するリクエストＰＫＴの遅延時間を低減できる。
【０１８１】
また、実施例に係る通信装置である制御処理カード１は、ｓＲＩＯスイッチ２を介して複数のベースバンド処理カード３にリクエストＰＫＴを送信する。ｓＲＩＯスイッチ２は、制御処理カード１から送信されたリクエストＰＫＴをその送信順に格納し、複数のベースバンド処理カード３のうち、リクエストＰＫＴの宛先に応じたベースバンド処理カード３に中継する。制御処理カード１は、レート測定部１２と、状態監視部１３と、パケット制御部１４とを有する。
【０１８２】
レート測定部１２は、各ベースバンド処理カード３に対するリクエストＰＫＴの送信レートを測定する。状態監視部１３は、各ベースバンド処理カード３からリクエストＰＫＴの受信に関する状態の通知を受け、レート測定部１２の測定結果と各ベースバンド処理カード３における受信に関する状態とに基づき各ベースバンド処理カード３におけるリクエストＰＫＴの受信可否を判定する。パケット制御部１４は、状態監視部１３の判定結果に応じて各ベースバンド処理カード３に対するリクエストＰＫＴの送信を制御する。
【０１８３】
実施例に係る通信装置は、上記の通信システムと同様の構成を含むため、上述した内容と同様の作用効果を奏する。
【０１８４】
また、実施例に係る通信方法は、制御処理カード１からｓＲＩＯスイッチ２を介して複数のベースバンド処理カード３にリクエストＰＫＴを送信する通信方法であり、以下のステップを含む。
ステップ（１）：ｓＲＩＯスイッチ２は、制御処理カード１から送信されたリクエストＰＫＴをその送信順に格納し、複数のベースバンド処理カード３のうち、リクエストＰＫＴの宛先に応じたベースバンド処理カード３に中継する。
ステップ（２）：各ベースバンド処理カード３は、リクエストＰＫＴを受信して、その受信に関する状態を制御処理カード１に通知する。
ステップ（３）：制御処理カード１は、各ベースバンド処理カード３に対するリクエストＰＫＴの送信レートを測定する。
ステップ（４）：制御処理カード１は、その測定結果と各ベースバンド処理カード３から通知された前記受信に関する状態とに基づき各ベースバンド処理カード３におけるリクエストＰＫＴの受信可否を判定する。
ステップ（５）：制御処理カード１は、その判定結果に応じて各ベースバンド処理カード３に対するリクエストＰＫＴの送信を制御する。
【０１８５】
実施例に係る通信方法は、上記の通信システムと同様の構成を含むため、上述した内容と同様の作用効果を奏する。
【０１８６】
上述した実施形態は本発明の好適な実施の例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
【０１８７】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  パケットを送信する第１通信装置と、
前記パケットを受信して該受信に関する状態を前記第１通信装置に通知する複数の第２通信装置と、
前記第１通信装置から送信された前記パケットを該送信順に格納し、前記複数の第２通信装置のうち、前記パケットの宛先に応じた第２通信装置に中継する中継装置とを有し、
前記第１通信装置は、
前記複数の第２通信装置の各々に対する前記パケットの送信レートを測定する測定部と、
該測定結果と前記複数の第２通信装置の各々から通知された前記受信に関する状態とに基づき前記複数の第２通信装置の各々における前記パケットの受信可否を判定する判定部と、
該判定結果に応じて前記複数の第２通信装置の各々に対する前記パケットの送信を制御する制御部とを有することを特徴とする通信システム。
（付記２）  前記複数の第２通信装置は、それぞれ、前記第１通信装置から受信した前記パケットを格納する受信バッファを有し、前記受信に関する状態として、前記受信バッファ内の空き容量を前記第１通信装置に通知することを特徴とする付記１に記載の通信システム。
（付記３）  前記判定部は、前記複数の第２通信装置のうち、前記送信レートが所定の閾値より小さく、前記受信バッファの空き容量がない第２通信装置における前記パケットの受信が不可能であると判定し、
前記制御部は、前記判定部により前記パケットの受信が不可能であると判定された第２通信装置に対する前記パケットの送信を停止することを特徴とする付記２に記載の通信システム。
（付記４）  前記判定部は、一定期間ごとに前記パケットの受信可否を判定し、
前記制御部は、
前記複数の第２通信装置のうち、前記判定部により前記パケットの受信が不可能であると判定された第２通信装置に対する前記パケットの送信を停止し、
前記パケットの受信が可能であると判定された第２通信装置に対する前記パケットの送信を再開または継続することを特徴とする付記１乃至３の何れかに記載の通信システム。
（付記５）  前記中継装置は、前記複数の第２通信装置に対する送信待ちの前記パケットをそれぞれ格納する複数の中継バッファを有し、
前記制御部は、前記複数の中継バッファのうち、前記判定部により前記パケットの受信が不可能であると判定された前記複数の第２通信装置の各々に対する送信待ちの前記パケットが格納された中継バッファを空にするように前記中継装置を制御することを特徴とする付記１乃至４の何れかに記載の通信システム。
（付記６）  前記第１通信装置は、
前記複数の第２通信装置に対する制御処理の内容を含む前記パケットを生成して前記複数の第２通信装置にそれぞれ送信し、送信した前記パケットに対する応答パケットを前記複数の第２通信装置から受信することにより前記制御処理を終了するパケット送受信部をさらに有し、
前記制御部は、前記複数の中継バッファの何れかを空にするように前記中継装置を制御した場合、空にした中継バッファ内に格納されていた前記パケットに対する前記応答パケットを疑似的に生成することにより前記制御処理を終了させることを特徴とする付記５に記載の通信システム。
（付記７）  前記第１通信装置は、
前記複数の第２通信装置に対する制御処理の内容を含む前記パケットを生成して前記複数の第２通信装置にそれぞれ送信し、送信した前記パケットに対する応答パケットを前記複数の第２通信装置から受信することにより前記制御処理を終了するパケット送受信部をさらに有し、
前記制御部は、
前記判定部による前記パケットの受信可否の判定結果に応じて、生成された前記パケットを廃棄することにより前記パケットの送信を停止し、
廃棄した前記パケットに対する前記応答パケットを疑似的に生成することにより前記制御処理を終了させることを特徴とする付記１乃至６の何れかに記載の通信システム。
（付記８）  自装置から送信されたパケットを該送信順に格納し、複数の他装置のうち、前記パケットの宛先に応じた他装置に中継する中継装置を介して、前記複数の他装置に前記パケットを送信する通信装置において、
複数の他装置の各々に対する前記パケットの送信レートを測定する測定部と、
前記複数の他装置の各々から前記パケットの受信に関する状態の通知を受け、前記測定部の測定結果と前記受信に関する状態とに基づき前記複数の他装置の各々における前記パケットの受信可否を判定する判定部と、
前記判定部の判定結果に応じて前記複数の他装置の各々に対する前記パケットの送信を制御する制御部とを有することを特徴とする通信装置。
（付記９）  前記判定部は、
前記複数の他装置の各々から、前記受信に関する状態として、自装置から受信した前記パケットを格納する受信バッファ内の空き容量を通知され、
前記複数の他装置のうち、前記送信レートが所定の閾値より小さく、該通知された前記受信バッファの空き容量がない他装置における前記パケットの受信が不可能であると判定し、
前記制御部は、前記パケットの受信が不可能であると判定された他装置に対する前記パケットの送信を停止することを特徴とする付記８に記載の通信装置。
（付記１０）  前記判定部は、一定期間ごとに前記パケットの受信可否を判定し、
前記制御部は、前記複数の他装置のうち、前記パケットの受信が不可能であると判定した他装置に対する前記パケットの送信を停止し、
前記制御部は、前記パケットの受信が可能であると判定した他装置に対する前記パケットの送信を再開または継続することを特徴とする付記８または９に記載の通信装置。
（付記１１）  前記制御部は、前記複数の他装置に対する送信待ちの前記パケットをそれぞれ格納する複数の中継バッファのうち、前記パケットの受信が不可能であると判定した前記複数の他装置の各々に対する送信待ちの前記パケットが格納された中継バッファを空にするように前記中継装置を制御することを特徴とする付記８乃至１０の何れかに記載の通信装置。
（付記１２）  前記複数の他装置に対する制御処理の内容を含む前記パケットを生成して前記複数の他装置にそれぞれ送信し、送信した前記パケットに対する応答パケットを前記複数の他装置から受信することにより前記制御処理を終了するパケット送受信部をさらに有し、
前記制御部は、前記複数の中継バッファの何れかを空にするように前記中継装置を制御した場合、空にした中継バッファ内に格納されていた前記パケットに対する前記応答パケットを疑似的に生成することにより前記制御処理を終了させることを特徴とする付記１１に記載の通信装置。
（付記１３）  前記複数の他装置に対する制御処理の内容を含む前記パケットを生成して前記複数の他装置にそれぞれ送信し、送信した前記パケットに対する応答パケットを前記複数の他装置から受信することにより前記制御処理を終了するパケット送受信部をさらに有し、
前記制御部は、
前記パケットの受信可否の判定結果に応じて、生成された前記パケットを廃棄することにより前記パケットの送信を停止し、
廃棄した前記パケットに対する前記応答パケットを疑似的に生成することにより前記制御処理を終了させることを特徴とする付記８乃至１２の何れかに記載の通信装置。
（付記１４）  第１通信装置から中継装置を介して複数の第２通信装置にパケットを送信する通信方法において、
前記中継装置は、前記第１通信装置から送信された前記パケットを該送信順に格納し、前記複数の第２通信装置のうち、前記パケットの宛先に応じた第２通信装置に中継し、
前記複数の第２通信装置の各々は、前記パケットを受信して該受信に関する状態を前記第１通信装置に通知し、
前記第１通信装置は、
前記複数の第２通信装置の各々に対する前記パケットの送信レートを測定し、
該測定結果と前記複数の第２通信装置の各々から通知された前記受信に関する状態とに基づき前記複数の第２通信装置の各々における前記パケットの受信可否を判定し、
該判定結果に応じて前記複数の第２通信装置の各々に対する前記パケットの送信を制御することを特徴とする通信方法。
（付記１５）  前記複数の第２通信装置は、それぞれ、前記第１通信装置から受信した前記パケットを格納する受信バッファを有し、前記受信に関する状態として、前記受信バッファ内の空き容量を前記第１通信装置に通知することを特徴とする付記１４に記載の通信方法。
（付記１６）  前記第１通信装置は、前記複数の第２通信装置のうち、前記送信レートが所定の閾値より小さく、前記受信バッファの空き容量がない第２通信装置における前記パケットの受信が不可能であると判定し、該第２通信装置に対する前記パケットの送信を停止することを特徴とする付記１５に記載の通信方法。
（付記１７）  前記第１通信装置は、一定期間ごとに前記パケットの受信可否を判定し、前記複数の第２通信装置のうち、前記パケットの受信が不可能であると判定した第２通信装置に対する前記パケットの送信を停止し、前記パケットの受信が可能であると判定した第２通信装置に対する前記パケットの送信を再開または継続することを特徴とする付記１４乃至１６の何れかに記載の通信方法。
（付記１８）  前記中継装置は、前記複数の第２通信装置に対する送信待ちの前記パケットをそれぞれ格納する複数の中継バッファを有し、
前記第１通信装置は、前記複数の中継バッファのうち、前記パケットの受信が不可能であると判定した前記複数の第２通信装置の各々に対する送信待ちの前記パケットが格納された中継バッファを空にするように前記中継装置を制御することを特徴とする付記１４乃至１７の何れかに記載の通信方法。
（付記１９）  前記第１通信装置は、
前記複数の第２通信装置に対する制御処理の内容を含む前記パケットを生成して前記複数の第２通信装置にそれぞれ送信し、送信した前記パケットに対する応答パケットを前記複数の第２通信装置から受信することにより前記制御処理を終了し、
前記複数の中継バッファの何れかを空にするように前記中継装置を制御した場合、空にした中継バッファ内に格納されていた前記パケットに対する前記応答パケットを疑似的に生成することにより前記制御処理を終了することを特徴とする付記１８に記載の通信方法。
（付記２０）  前記第１通信装置は、
前記複数の第２通信装置に対する制御処理の内容を含む前記パケットを生成して前記複数の第２通信装置にそれぞれ送信し、送信した前記パケットに対する応答パケットを前記複数の第２通信装置から受信することにより前記制御処理を終了し、
前記パケットの受信可否の判定結果に応じて、生成された前記パケットを廃棄することにより前記パケットの送信を停止し、
廃棄した前記パケットに対する前記応答パケットを疑似的に生成することにより前記制御処理を終了することを特徴とする付記１４乃至１８の何れかに記載の通信方法。
【符号の説明】
【０１８８】
１，１ａ      制御処理カード
２，２ａ      ｓＲＩＯスイッチ
３，３ａ      ベースバンド処理カード
１０       ＣＰＵ回路
１１       ＦＰＧＡ回路
１２       レート測定部
１３       状態監視部
１４       パケット制御部
３０       ＦＩＦＯ
【図１】
2016208097.tif 000003
【図２】
2016208097.tif 000004
【図３】
2016208097.tif 000005
【図４】
2016208097.tif 000006
【図５】
2016208097.tif 000007
【図６】
2016208097.tif 000008
【図７】
2016208097.tif 000009
【図８】
2016208097.tif 000010
【図９】
2016208097.tif 000011
【図１０】
2016208097.tif 000012
【図１１】
2016208097.tif 000013
【図１２】
2016208097.tif 000014
【図１３】
2016208097.tif 000015
【図１４】
2016208097.tif 000016
【図１５】
2016208097.tif 000017
【図１６】
2016208097.tif 000018
【図１７】
2016208097.tif 000019
【図１８】
2016208097.tif 000020
【図１９】
2016208097.tif 000021
【図２０】
2016208097.tif 000022
【図２１】
2016208097.tif 000023
【図２２Ａ】
2016208097.tif 000024
【図２２Ｂ】
2016208097.tif 000025
【図２３】
2016208097.tif 000026
【図２４Ａ】
2016208097.tif 000027
【図２４Ｂ】
2016208097.tif 000028
【図２５】
2016208097.tif 000029
【図２６】
2016208097.tif 000030