(57)【要約】【課題】増幅トランジスタにおけるゲート制御性の低減を抑制することで、駆動性能を低減させることなく、ノイズを低減させる。【解決手段】ソースＳ領域内の少なくとも一部のソースＳ領域表面に形成される、ソースＳ領域における不純物Ｎ＋と、導電型のいずれかが異なる不純物Ｐからなる表面不純物拡散層を設けるようにする。このようにすることで、ソースＳ領域におけるキャリアの拡散が進むことで、駆動性能を低減させることなく、１／ｆノイズを低減させることができる。本技術は、増幅トランジスタに適用することができる。【選択図】図９
2016111251.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の一部に形成された導電性膜から成るゲート電極と、
前記ゲート電極下の前記半導体基体表面のチャネル領域と、
前記ゲート電極の側面領域を含む第１端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第１導電型第１不純物拡散層から成るソース領域と、
前記ソース領域と対向する前記ゲート電極の側面領域を含む第２端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第１導電型第２不純物拡散層から成るドレイン領域と、
前記ソース領域内の少なくとも一部のソース領域表面に形成される、前記ソース領域における不純物と、その濃度、または導電型のいずれかが異なる不純物からなる表面不純物拡散層と
を含むトランジスタ。
【請求項２】
前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された第２導電型不純物拡散層である
請求項１に記載のトランジスタ。
【請求項３】
前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域の一部の前記ソース領域表面にのみ形成されている
請求項２に記載のトランジスタ。
【請求項４】
前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域の一部を除く、前記ソース領域表面に形成されている
請求項２に記載のトランジスタ。
【請求項５】
前記ソース領域内表面の一部であって、前記第１不純物拡散層表面と第２導電型不純物拡散層表面との接合面を含むように、形成された導電性膜から成るソース電極をさらに含む
請求項２に記載のトランジスタ。
【請求項６】
前記ソース領域内表面の一部であって、前記第２導電型不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含む
請求項２に記載のトランジスタ。
【請求項７】
前記ソース領域内表面の一部であって、前記第１不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含む
請求項２に記載のトランジスタ。
【請求項８】
前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された、前記第１不純物拡散層および前記第２不純物拡散層の不純物濃度よりも低い不純物濃度を有する第１導電型不純物層である
請求項１に記載のトランジスタ。
【請求項９】
前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域との境界と、その近傍を含む範囲の前記ソース領域表面にのみ形成されている
請求項８に記載のトランジスタ。
【請求項１０】
前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域との境界と、その近傍を含まない範囲の前記ソース領域表面にのみ形成されている
請求項８に記載のトランジスタ。
【請求項１１】
前記表面不純物拡散層は、高誘電率材料膜である
請求項８に記載のトランジスタ。
【請求項１２】
前記高誘電率材料膜は、逆導電型の電荷を蓄積する能力のあるピニング膜であり、その構成材料は、酸化ハフニウム、五酸化タンタル、および二酸化ジルコニウムを含む
請求項１１に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、トランジスタに関し、特に、ゲート制御性能を犠牲にすることなく、ノイズレベルを低減できるようにしたトランジスタに関する。
【背景技術】
【０００２】
撮像装置を構成するトランジスタのうち、画素信号の増幅トランジスタにおけるノイズ対策として、埋め込み型チャネル構造が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９２９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１において開示されているように、増幅トランジスタとして、埋め込み型チャネル構造を採用すると、ゲート制御性が低下することに伴って、駆動性能が低減してしまう。
【０００５】
本技術は、このような状況に鑑みてなされたものであり、増幅トランジスタにおけるゲート制御性の低減を抑制することで、駆動性能を低減させることなく、ノイズを低減できるようにするものである。
【課題を解決するための手段】
【０００６】
本技術の一側面のトランジスタは、半導体基体上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上の一部に形成された導電性膜から成るゲート電極と、前記ゲート電極下の前記半導体基体表面のチャネル領域と、前記ゲート電極の側面領域を含む第１端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第１導電型第１不純物拡散層から成るソース領域と、前記ソース領域と対向する前記ゲート電極の側面領域を含む第２端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第１導電型第２不純物拡散層から成るドレイン領域と、前記ソース領域内の少なくとも一部のソース領域表面に形成される、前記ソース領域における不純物と、その濃度、または導電型のいずれかが異なる不純物からなる表面不純物拡散層とを含む。
【０００７】
前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された第２導電型不純物拡散層とすることができる。
【０００８】
前記表面不純物拡散層は、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域の一部の前記ソース領域表面にのみ形成されているようにすることができる。
【０００９】
前記表面不純物拡散層は、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域の一部を除く、前記ソース領域表面に形成されているようにすることができる。
【００１０】
前記ソース領域内表面の一部であって、前記第１不純物拡散層表面と第２導電型不純物拡散層表面との接合面を含むように、形成された導電性膜から成るソース電極をさらに含ませるようにすることができる。
【００１１】
前記ソース領域内表面の一部であって、前記第２導電型不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含ませるようにすることができる。
【００１２】
前記ソース領域内表面の一部であって、前記第１不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含ませるようにすることができる。
【００１３】
前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された、前記第１不純物拡散層および前記第２不純物拡散層の不純物濃度よりも低い不純物濃度を有する第１導電型不純物層とすることができる。
【００１４】
前記表面不純物拡散層は、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域との境界と、その近傍を含む範囲の前記ソース領域表面にのみ形成されるようにすることができる。
【００１５】
前記表面不純物拡散層は、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域との境界と、その近傍を含まない範囲の前記ソース領域表面にのみ形成されるようにすることができる。
【００１６】
前記表面不純物拡散層は、高誘電率材料膜とすることができる。
【００１７】
前記高誘電率材料膜は、逆導電型の電荷を蓄積する能力のあるピニング膜とすることができ、その構成材料には、酸化ハフニウム、五酸化タンタル、および二酸化ジルコニウムを含ませるようにすることができる。
【００１８】
本技術の一側面においては、半導体基体上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上の一部に形成された導電性膜から成るゲート電極と、前記ゲート電極下の前記半導体基体表面のチャネル領域と、前記ゲート電極の側面領域を含む第１端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第１導電型第１不純物拡散層から成るソース領域と、前記ソース領域と対向する前記ゲート電極の側面領域を含む第２端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第１導電型第２不純物拡散層から成るドレイン領域と、前記ソース領域内の少なくとも一部のソース領域表面に形成される、前記ソース領域における不純物と、その濃度、または導電型のいずれかが異なる不純物からなる表面不純物拡散層とが含まれる。
【発明の効果】
【００１９】
本技術の一側面によれば、増幅トランジスタにおけるゲート制御性の低減を抑制することで、駆動性能を低減させることなく、ノイズを低減することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明が適用されるＭＯＳ型イメージセンサの構成の一例を示すブロック図である。
【図２】単位画素の回路構成の一例を示す回路図である。
【図３】単位画素の回路構成の他の例を示す回路図である。
【図４】埋込みチャネル型のＮＭＯＳトランジスタの構造を示す断面図である。
【図５】一般的な表面チャネル型ＮＭＯＳトランジスタと埋込みチャネル型ＮＭＯＳトランジスタのゲートチャネル部における深さ方向のポテンシャルプロファイルを示す図である。
【図６】埋込みチャネル型ＮＭＯＳトランジスタと表面チャネル型ＮＭＯＳトランジスタの１／ｆノイズの比較例を示す図である。
【図７】表面チャネル型ＮＭＯＳトランジスタおよび埋込みチャネルＮＭＯＳトランジスタをソースフォロワの増幅トランジスタに用いたときの入出力特性を示す図である。
【図８】LDDを設ける位置に応じた１／ｆノイズの比較例を示す図である。
【図９】本技術を適用したトランジスタの第１の実施の形態の構成例を説明する図である。
【図１０】図９のトランジスタにおけるキャリアの分布を説明する図である。
【図１１】図９のトランジスタにおける駆動特性を説明する図である。
【図１２】本技術を適用したトランジスタの第１の実施の形態の第１の変形例を説明する図である。
【図１３】本技術を適用したトランジスタの第１の実施の形態の第２の変形例を説明する図である。
【図１４】本技術を適用したトランジスタの第２の実施の形態の構成例を説明する図である。
【図１５】本技術を適用したトランジスタの第２の実施の形態の構成例を説明する図である。
【図１６】本技術を適用したトランジスタの第２の実施の形態の構成例を説明する図である。
【図１７】本技術を適用したトランジスタの第３の実施の形態の構成例を説明する図である。
【発明を実施するための最良の形態】
【００２１】
＜本技術を適用した固体撮像装置の構成例＞
図１は、本技術が適用される増幅型固体撮像装置、例えばＭＯＳ（Metal Oxide Semiconductor）型イメージセンサの構成の一例を示すブロック図である。図１に示すように、本適用例に係るＭＯＳ型イメージセンサ１０は、光電変換素子である例えばフォトダイオードを含む単位画素１１、当該画素１１が行列状に２次元配列されてなる画素アレイ部１２、垂直選択回路１３、信号処理回路であるカラム回路１４、水平選択回路１５、水平信号線１６、出力回路１７およびタイミングジェネレータ（ＴＧ）１８等を有するエリアセンサ構成となっている。
【００２２】
画素アレイ部１２には、行列状の画素配列に対して列ごとに垂直信号線１２１が配線されている。単位画素１１の具体的な回路構成については後述する。垂直選択回路１３は、シフトレジスタなどによって構成され、画素１１の転送トランジスタ１１２（図２，図３）を駆動する転送信号や、リセットトランジスタ１１３（図２，図３）を駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部１２の各画素１１を行単位で選択駆動する。
【００２３】
カラム回路１４は、画素アレイ部１２の水平方向の画素ごと、即ち垂直信号線１２１ごとに配される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路などによって構成される。水平選択回路１５は、シフトレジスタなどによって構成され、カラム回路１４を通して出力される各画素１１の信号を順次選択して水平信号線１６に出力させる。なお、図１では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路１５によって列単位で順次オン／オフ駆動される。
【００２４】
水平選択回路１５による選択駆動により、カラム回路１４から列ごとに順次出力される単位画素１１の信号は、水平信号線１６を通して出力回路１７に供給され、出力回路１７で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ１８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路１３、カラム回路１４および水平選択回路１５などの駆動制御を行う。
【００２５】
＜３個のトランジスタからなる画素回路の構成例＞
図２は、単位画素１１の回路構成のうち、３個のトランジスタからなる回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素１１Ａは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２乃至１１４として、例えばＮチャネルのＭＯＳトランジスタを用いている。
【００２６】
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続され、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。
【００２７】
リセットトランジスタ１１３は、選択電源ＳＥＬＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続され、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。選択電源ＳＥＬＶＤＤは、電源電圧としてＶＤＤレベルとＧＮＤレベルとを選択的にとる電源である。
【００２８】
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素１１Ａの選択をなし、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
【００２９】
＜４個のトランジスタからなる画素回路の構成例＞
図３は、単位画素１１の回路構成のうち、４個のトランジスタからなる回路構成の一例を示す回路図である。図３に示すように、本回路例に係る単位画素１１Ｂは、光電変換素子、例えば、フォトダイオード１１１に加えて、例えば、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２乃至１１５として、例えばＮチャネルのＭＯＳトランジスタを用いている。
【００３０】
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続され、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。
【００３１】
リセットトランジスタ１１３は、電源ＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続され、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。
【００３２】
選択トランジスタ１１５は、例えば、電源ＶＤＤにドレインが、増幅トランジスタ１１４のドレインにソースがそれぞれ接続され、ゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、増幅トランジスタ１１４に対して電源ＶＤＤを供給することによって画素１１Ｂの選択をなす。なお、この選択トランジスタ１１５については、増幅トランジスタ１１４のソースと垂直信号線１２１との間に接続した構成を採ることも可能である。
【００３３】
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択トランジスタ１１５のソースにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
【００３４】
上述した３個のトランジスタ構成の単位画素１１Ａや、４個のトランジスタ構成の単位画素１１Ｂでは、フォトダイオード１１１で光電変換して得られる信号電荷を転送トランジスタ１１２によってＦＤ部１１６に転送し、このＦＤ部１１６の信号電荷に応じた電位を増幅トランジスタ１１４によって増幅して垂直信号線１２１に出力するアナログ的な動作が行われる。このようなアナログ的な動作を行う画素回路においては、増幅トランジスタ１１４を含む各トランジスタのチャネル長が短いと、ショートチャネル効果によって閾値電圧Ｖｔｈがばらつくため、増幅トランジスタ１１４を含む各トランジスタにはチャネル長の長いＭＯＳトランジスタが用いられることになる。
【００３５】
かかる構成の単位画素１１（１１Ａ／１１Ｂ）において、本技術では、増幅トランジスタ１１４として埋込みチャネル型のＭＯＳトランジスタ、本例ではＮチャネルのＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと記す）を用いることを特徴としている。ここでは、増幅トランジスタ１１４としてＮＭＯＳトランジスタを用いることで、Ｎ型が第１導電型、Ｐ型が第２導電型となる。
【００３６】
＜従来の埋込みチャネル型のＮＭＯＳトランジスタの断面構造＞
図４は、従来の埋込みチャネル型のＮＭＯＳトランジスタの構造を示す断面図である。図４において、Ｐ型の半導体基板２１の基板表面側には、ドレイン領域およびソース領域となるＮ型の拡散層２２，２３が所定の距離を隔てて形成され、さらに拡散層２２，２３間の基板表面近傍、即ちチャネル領域にＮ型、例えばＰ（リン）の導入によってＮ−型層２４が形成されている。また、拡散層２２，２３間の基板表面上には、Ｓｉ０２等のゲート絶縁膜２５を介してＰ＋型のポリシリコンによってゲート電極２６が形成されている。
【００３７】
＜従来の埋込みチャネル型のＮＭＯＳトランジスタのポテンシャルプロファイル＞
図５に、一般的な表面チャネル型ＮＭＯＳトランジスタと、従来の埋込みチャネル型ＮＭＯＳトランジスタのゲートチャネル部における深さ方向のポテンシャルプロファイルを示す。
【００３８】
図５のポテンシャルプロファイルから明らかなように、半導体基板（シリコン基板）中のポテンシャルが最小となる領域、つまり電流が流れる領域は、表面チャネルの場合、ゲート絶縁膜／基板界面に形成され、埋込みチャネルの場合、ゲート絶縁膜から離れた基板内部の箇所に形成される。そして、基板／ゲート絶縁膜界面で電子／正孔のトラップ準位が形成されると、表面チャネル型ＮＭＯＳトランジスタの方が埋込みチャネル型ＮＭＯＳトランジスタよりもトラップ準位の影響を受ける。
【００３９】
上述したことから明らかなように、ＭＯＳ型イメージセンサ１０において、単位画素１１内の増幅トランジスタ１１４として埋込みチャネル型ＮＭＯＳトランジスタを用いることで、増幅トランジスタ１１４では、基板２１中のポテンシャルが最小になる領域（電流が流れる領域）が、ゲート絶縁膜／基板界面ではなく、ゲート絶縁膜２５から離れた基板２１内部の箇所に形成されるため、ゲート絶縁膜／基板界面で電子／正孔のトラップ準位が形成されても、トラップ準位によるチャネルを流れる電流への影響を抑えることができる。
【００４０】
すなわち、増幅トランジスタ１１４として埋込みチャネル型ＮＭＯＳトランジスタを用いることで、１／ｆノイズの発生原因となるトラップ準位による電流の揺らぎを抑制することができるため、増幅トランジスタ１１４のゲート長（ゲート寸法）Ｌおよびゲート幅（活性領域の寸法）Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減できることになる。
【００４１】
ここで、図２、図３に示すように、垂直信号線１２１の一端には定電流源１２２が接続されることになるが、この定電流源１２２は通常チャネル幅Ｗの大きいＭＯＳトランジスタ（負荷ＭＯＳトランジスタ）で構成される。したがって、この負荷ＭＯＳトランジスタと増幅トランジスタ１１４が同じトランジスタだった場合、増幅トランジスタ１１４の方が１／ｆノイズに対して支配的となる。この観点からしても、ＭＯＳ型イメージセンサ１０において、埋込みチャネル型ＭＯＳトランジスタを増幅トランジスタ１１４に使用するのが有効であると言える。
【００４２】
なお、埋込みチャネル型のＭＯＳトランジスタは、チャネル長（ゲート長）を短くしていくと生ずるショートチャネル効果に弱いことが知られているが、単位画素１１では、先述したように、アナログ的な動作が行われることから、増幅トランジスタ１１４にはチャネル長の長いＭＯＳトランジスタが用いられるため、増幅トランジスタ１１４として、ショートチャネル効果に弱い埋込みチャネル型のＭＯＳトランジスタを用いることができることになる。
【００４３】
＜埋込みチャネル型と表面チャネル型ＮＭＯＳトランジスタの１／ｆノイズの比較＞
図６に、埋込みチャネル型ＮＭＯＳトランジスタと表面チャネル型ＮＭＯＳトランジスタの１／ｆノイズの比較例を示す。
【００４４】
図６から明らかなように、広い範囲で、埋込みチャネル型ＮＭＯＳトランジスタの１／ｆノイズの方が、表面チャネル型ＮＭＯＳトランジスタの１／ｆノイズよりも低減される。特に、ゲート／ソース間バイアスが１．５Ｖ以下においては、１．０Ｖ程度で、埋込みチャネル型ＮＭＯＳトランジスタの方が表面チャネル型ＮＭＯＳトランジスタよりも１／ｆノイズを、ノイズレベルが一桁程度低減することができる。
【００４５】
＜埋込みチャネル型と表面チャネル型ＮＭＯＳトランジスタの入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの特性の比較＞
しかしながら、図７で示されるように、表面チャネル型ＮＭＯＳトランジスタおよび埋込みチャネルＮＭＯＳトランジスタをソースフォロワの増幅トランジスタ１１４に用いたときの、入力信号Ｖｉｎに対する出力信号Ｖｏｕｔの特性は、表面チャネル型ＮＭＯＳトランジスタの方が、埋込みチャネル型ＮＭＯＳトランジスタよりも高い。
【００４６】
このため、埋込みチャネル型ＮＭＯＳトランジスタは、表面チャネル型ＮＭＯＳトランジスタよりもゲート制御性が低下する。
【００４７】
＜ショートチャネル効果＞
ところで、ＭＯＳ型トランジスタの微細化に伴いこれまでにはなかった物理現象が生じてくる。具体的には、ショートチャネル効果による閾値電圧の変化、ソース、ドレイン耐圧の低下、弱反転状態におけるソース−ドレイン間のリーク電流の増加などに始まり、多くの現象が現れている。これらの現象は、総称してショートチャネル（短チャネル）効果（short-channel effect）と呼ばれている。
【００４８】
この短チャネル効果の防止法としてソース、ドレイン拡散層のチャネル側の深さを浅くして、不純物濃度を低くしたLDD（Lightly Doped Drain）を形成することが提案されている。このLDDはチャネルの両側で抵抗の役目を果たしＭＯＳ型トランジスタに高いドレイン電圧が印加されないようにする。また、LDDが浅く作られているのはソース、ドレイン側からの空乏層の伸びを抑える働きがある。
【００４９】
このLDDについては、ソース、ドレイン拡散層の両方に設けられることが提案されていたが、近年になって、ソース側の拡散層にのみ設けるようにしても、ソース、ドレインの両拡散層に設けられる場合と同等の効果を奏することがわかってきている。
【００５０】
すなわち、図８で示される様に、ソースとドレインとの両方の拡散層にLDDを設ける様にしたときのノイズレベルＡに対して、ソース側にのみLDDを設ける様にしたときのノイズレベルＢは、ほぼ同等であることが示されている。一方、ドレイン側にのみLDDが設けられたときのノイズレベルＣは、ノイズレベルＡ，Ｂのいずれよりも高いことが示されている。
【００５１】
結果として、LDDによる１／ｆノイズを低減する効果については、ソース側の拡散層にのみ設けるようにしても、ドレイン側の拡散層のみに設けるよりも効果が高く、１／ｆノイズについては、ソース側の方が支配的であると考えることができる。
【００５２】
尚、LDDをソース側にのみ設けるようにする技術については、特開２０１３−４５８７８号公報を参照されたい。
【００５３】
＜本技術を適用した埋込みチャネル型ＮＭＯＳトランジスタの第１の実施の形態＞
そこで、本技術を適用した埋込みチャネル型のＮＭＯＳトランジスタの第１の実施の形態においては、図９で示されるように、図中左側にはＮ＋型層の拡散層からなるソースＳであって、ソースＳ側のゲート電極Ｇに近い表面の位置（ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲）にのみ、ソースＳ側電離層と極性が異なる電離層となるＰ型層チャネル領域ＥＬを設けるようにすることで、ソースＳ側の一部分の電流パスが、ゲート電極Ｇが設けられた表層から離れた位置に形成された構造とされている。
【００５４】
尚、ゲート電極Ｇの下には、薄い酸化膜ＩＬが設けられている。また、ゲート電極Ｇのドレイン側には、ゲート電極Ｇの側面領域を含む第２端部ＧＤが設けられている。このＰ型層チャネル領域ＥＬは、通常のトランジスタ作成フローのうち、ゲート作成後のソースドレイン形成時に、マスクパターニング技術を用いて形成される。また、Ｎ＋型層は、例えば、1E14乃至1E16（atom/cm2）程度のリンから構成され、Ｐ型層は、例えば、1E14乃至1E16（atom/cm2）程度のボロンにより構成される。
【００５５】
このような構成により、図９で示される埋込みチャネル型ＮＭＯＳトランジスタにおいては、１／ｆノイズに対する効果については、図６を参照して説明した埋込みチャネル型ＮＭＯＳトランジスタと同様の効果を奏する。これは、図１０で示されるように、ＮＭＯＳトランジスタの動作時におけるキャリア（電子）の分布が広くなっていることからも確認（類推）できる。
【００５６】
すなわち、図１０の左上部は、図９に対応する表面チャネル型ＮＭＯＳトランジスタ動作時における側面断面におけるキャリアの分布を示したものであり、図１０の右上部は、図９の埋込みチャネル型ＮＭＯＳトランジスタ動作時における側面断面のキャリアの分布を示したものである。
【００５７】
さらに、図１０の左下部は、図９に対応する表面チャネル型ＮＭＯＳトランジスタ動作時における側面断面の、図１０の左上部の点線部に対応する電子密度を示した分布であり、縦軸が電子密度であり、横軸が点線部の（図中のｙ軸方向の）位置を示している。また、図１０の右下部は、図１０の左下部に対応する波形であり、埋込みチャネル型ＮＭＯＳトランジスタ動作時における側面断面の、図１０の右上部の点線部に対応する電子密度を示した分布である。
【００５８】
尚、図１０の上部における点線の位置のｙ軸方向に対応する位置が、図１０の下部における横軸に対応する位置となる。
【００５９】
これにより、図１０で示されるように、埋込みチャネル型ＮＭＯＳトランジスタは、表面チャネル型ＮＭＯＳトランジスタに対して、ソースＳ側のキャリアの分布が基板表面から深い位置へ拡散していることが示されている。
【００６０】
また、図１１で示されるように、ゲートＧへの入力電圧Ｖｇに対するドレインＤの電流Ｉｄの電流量についても、埋込みチャネル型ＮＭＯＳトランジスタにおけるものが、表面チャネル型ＮＭＯＳトランジスタにおけるものと同等のレベルであることが示されている。
【００６１】
尚、図１１において、縦軸がドレイン電流Ｉｄであり、横軸がゲート電圧Ｖｇである。また、図１１において、点線の波形が表面チャネル型ＮＭＯＳトランジスタの波形であり、実線の波形が埋込みチャネル型ＮＭＯＳトランジスタの波形であり、実線の波形のみが示されているように見えるが、これは、実線の波形と点線の波形とがほぼ一致した結果である。
【００６２】
結果として、図９で示される埋込みチャネル型ＮＭＯＳトランジスタにより、ゲート制御性を低減させることなく、１／ｆノイズを低減することが可能となっている。
【００６３】
＜第１の変形例＞
以上においては、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲のみに、ソースＳ側電離層と極性が異なる電離層となるＰ型層チャネル領域ＥＬが設けられる構成について説明してきたが、ソースＳ側の一部分の電流パスが、ゲートＧ電極が設けられた表層から離れた位置に形成される構造とされればよいので、Ｐ型層チャネル領域ＥＬについては、例えば、図１２で示されるような構成でもよい。
【００６４】
すなわち、図１２においては、Ｐ型層チャネル領域ＥＬが、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲を含み、さらに、ゲート電極Ｇから離れた位置まで設けられている。
【００６５】
このような構成においても、埋込みチャネル型ＮＭＯＳトランジスタにより、ゲート制御性を低減させることなく、１／ｆノイズを低減することが可能となる。
【００６６】
＜第２の変形例＞
以上においては、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲からゲート電極Ｇから離れた位置まで、ソースＳ側電離層と極性が異なる電離層となるＰ型層チャネル領域ＥＬが設けられる構成について説明してきたが、ソースＳ側の一部分の電流パスが、ゲート電極Ｇが設けられた表層から離れた構造とされればよいので、Ｐ型層チャネル領域ＥＬについては、例えば、図１３で示されるような構成でもよい。
【００６７】
すなわち、図１３においては、Ｐ型層チャネル領域ＥＬが、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲を含まず、第１端部ＧＳの図中左端部から、ゲート電極Ｇから離れた位置まで設けられている。
【００６８】
このような構成においても、埋込みチャネル型ＮＭＯＳトランジスタにより、ゲート制御性を低減させることなく、１／ｆノイズを低減することが可能となる。
【００６９】
＜本技術を適用した埋込みチャネル型ＮＭＯＳトランジスタの第２の実施の形態＞
ソースＳ側に設けられる導電性膜からなるコンタクト（電極）の位置を工夫するようにしてもよい。
【００７０】
すなわち、例えば、図１４の左部で示されるように、図１２を参照して説明した、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲を含むＰ型層チャネル領域ＥＬと、Ｎ＋型層との接合面となる表層にソースＳ側のコンタクトＣを設けるようにしてもよい。
【００７１】
また、Ｐ型層チャネル領域ＥＬの端部にソース側のコンタクトＣを設けるようにすればよいので、図１４の右部で示されるように、図１３を参照して説明した、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲を含まないＰ型層チャネル領域ＥＬとＮ＋型層との接合面を含むの表層にソースＳ側のコンタクトＣを設けるようにしてもよい。
【００７２】
さらに、例えば、図１５の左部で示されるように、図１２を参照して説明した、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲を含むＰ型層チャネル領域ＥＬの表層の領域にソースＳ側のコンタクトＣを設けるようにしてもよい。
【００７３】
また、Ｐ型層チャネル領域ＥＬの一部の領域にソース側のコンタクトＣを設けるようにすればよいので、図１５の右部で示されるように、図１３を参照して説明した、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲を含まないＰ型層チャネル領域ＥＬの表層の一部の領域にソースＳ側のコンタクトＣを設けるようにしてもよい。
【００７４】
さらに、例えば、図１６の左部で示されるように、図１２を参照して説明した、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲を含むＰ型層チャネル領域ＥＬの領域を除く、Ｎ＋型層の領域にソースＳ側のコンタクトＣを設けるようにしてもよい。
【００７５】
また、Ｐ型層チャネル領域ＥＬの一部の領域にソースＳ側のコンタクトＣを設けるようにすればよいので、図１６の右部で示されるように、図１３を参照して説明した、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲を含まないＰ型層チャネル領域ＥＬを除く、Ｎ＋型層の領域にソースＳ側のコンタクトＣを設けるようにしてもよい。
【００７６】
いずれの構成においても、埋込みチャネル型ＮＭＯＳトランジスタにより、ゲート制御性を低減させることなく、１／ｆノイズを低減することが可能となる。
【００７７】
＜本技術を適用した埋込みチャネル型のＮＭＯＳトランジスタの第３の実施の形態＞
以上においては、ソースＳ側のＮ＋型層からなる拡散層に、ソースＳ側電離層と極性が異なる電離層となるＰ型層ＥＬが設けられる例について説明してきたが、Ｐ型層ＥＬに代えて、ドレイン領域を構成するＮ＋型よりも希薄なＮ−型層を設けるようにしてもよい。
【００７８】
図１７は、ソースＳ側のＮ＋型層からなる拡散層に、ドレイン領域を構成するＮ＋型層よりも希薄なＮ−型層を設けるようにした埋込チャネル型のＮＭＯＳトランジスタの構成例を示している。
【００７９】
すなわち、図１７の左部で示されるように、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲を含むように、ドレインＤ側電離層と極性が同一であって、希薄なＮ−型層ＰＬが設けられている。
【００８０】
また、図１７の右部で示されるように、ゲート電極Ｇの側面領域を含む第１端部ＧＳと薄い酸化膜ＩＬとが隣接する位置と、その近傍の範囲を含まないように、ドレインＤ側電離層と極性が同一であって、希薄なＮ−型層ＰＬが設けられている。
【００８１】
図１７におけるＮ−型層ＰＬは、基板表面の高誘電率材料膜（ピニング膜）から形成されており、ゲート形成後かつサイドウォール形成前に、マスクパターニング技術を用いてソースＳ側半導体表面の上面に形成される。
【００８２】
この高誘電率材料膜は、逆導電型の電荷を蓄積する能力のあるピニング膜とされ、酸化ハフニウム、五酸化タンタル、又は二酸化ジルコニウムなどで構成される。
【００８３】
尚、図示は省略するが、Ｎ−型層ＰＬは、図１２で示されるＰ型層チャネル領域ＥＬと同様に、構成するようにしてもよい。また、図１３乃至図１５で示されるソース側のコンタクトＣを設けた構成において、Ｐ型層チャネル領域ＥＬに代えて、Ｎ−型層ＰＬを設けるようにしてもよい。
【００８４】
また、以上においては、ＮＭＯＳトランジスタを例にして説明してきたが、ＰＭＯＳトランジスタであってもよく、この場合、何れの導電型も反転した構成とすることで、同様の効果を奏することができる。
【００８５】
以上の如く、いずれの構成においても、埋込みチャネル型ＮＭＯＳトランジスタにより、ゲート制御性を低減させることなく、１／ｆノイズを低減することが可能となる。
【００８６】
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【００８７】
尚、本技術は、以下のような構成も取ることができる。
（１）  半導体基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の一部に形成された導電性膜から成るゲート電極と、
前記ゲート電極下の前記半導体基体表面のチャネル領域と、
前記ゲート電極の側面領域を含む第１端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第１導電型第１不純物拡散層から成るソース領域と、
前記ソース領域と対向する前記ゲート電極の側面領域を含む第２端部と、前記チャネル領域の一部とを含み、前記ゲート電極から延在するように前記半導体基体表面に形成された第１導電型第２不純物拡散層から成るドレイン領域と、
前記ソース領域内の少なくとも一部のソース領域表面に形成される、前記ソース領域における不純物と、その濃度、または導電型のいずれかが異なる不純物からなる表面不純物拡散層と
を含むトランジスタ。
（２）  前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された第２導電型不純物拡散層である
（１）に記載のトランジスタ。
（３）  前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域の一部のソース領域表面にのみ形成されている
（２）に記載のトランジスタ。
（４）  前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域の一部を除く、ソース領域表面に形成されている
（２）に記載のトランジスタ。
（５）  前記ソース領域内表面の一部であって、前記第１不純物拡散層表面と第２導電型不純物拡散層表面との接合面を含むように、形成された導電性膜から成るソース電極をさらに含む
（２）乃至（４）のいずれかに記載のトランジスタ。
（６）  前記ソース領域内表面の一部であって、前記第２導電型不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含む
（２）乃至（５）のいずれかに記載のトランジスタ。
（７）  前記ソース領域内表面の一部であって、前記第１不純物拡散層表面の一部に形成された導電性膜から成るソース電極をさらに含む
（２）乃至（６）に記載のトランジスタ。
（８）  前記表面不純物拡散層は、前記ソース領域内の少なくとも一部の前記ソース領域表面に形成された、前記第１不純物拡散層および前記第２不純物拡散層の不純物濃度よりも低い不純物濃度を有する第１導電型不純物層である
（１）に記載のトランジスタ。
（９）  前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域との境界と、その近傍を含む範囲の前記ソース領域表面にのみ形成されている
（８）に記載のトランジスタ。
（１０）  前記表面不純物拡散層が、前記ソース領域内の一部であって、前記第１端部と前記チャネル領域との境界と、その近傍を含まない範囲の前記ソース領域表面にのみ形成されている
（８）に記載のトランジスタ。
（１１）  前記表面不純物拡散層は、高誘電率材料膜である
（８）乃至（１０）のいずれかに記載のトランジスタ。
（１２）  前記高誘電率材料膜は、逆導電型の電荷を蓄積する能力のあるピニング膜であり、その構成材料は、酸化ハフニウム、五酸化タンタル、および二酸化ジルコニウムを含む
（１１）に記載のトランジスタ。
【符号の説明】
【００８８】
１０  ＭＯＳ型イメージセンサ，  １１，１１Ａ，１１Ｂ  単位画素，  １２  画素アレイ部，  １３  垂直選択回路，  １４  カラム回路，  １５  水平選択回路，  １６  水平信号線，  １７  出力回路，１８  タイミングジェネレータ（ＴＧ），  ２１  半導体基板，２２，２３  Ｎ型拡散領域，  ２４  Ｎ−型層，  ２５  ゲート絶縁膜，  ２６  ゲート電極
【図１】
2016111251.tif 000003
【図２】
2016111251.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016111251.tif 000009
【図８】
2016111251.tif 000010
【図９】
2016111251.tif 000011
【図１０】
2016111251.tif 000012
【図１１】
2016111251.tif 000013
【図１２】
2016111251.tif 000014
【図１３】
2016111251.tif 000015
【図１４】
2016111251.tif 000016
【図１５】
2016111251.tif 000017
【図１６】
2016111251.tif 000018
【図１７】
2016111251.tif 000019