(57)【要約】【課題】優れた特性を有し且つ信頼性が高いＣＭＯＳ回路の製造方法を提供する。【解決手段】ｐ型ＴＦＴ１１が形成される基板Ｓ上へチャネル２８ｃがパターニングされるゲルマニウム層２８を形成する際、基板Ｓの温度を２７５℃〜４００℃、好ましくは３００℃〜４００℃、より好ましくは３３０℃〜４００℃に設定し、基板Ｓを吸着するステージ１９及びゲルマニウムの単体からなるターゲット２０の間の空間においてプラズマＰを生じさせ、プラズマＰの陽イオンによってターゲット２０をスパッタし、飛散したゲルマニウムのスパッタ粒子を基板Ｓの表面に堆積させる。【選択図】図５
2016018889.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されるｎ型ＴＦＴ及びｐ型ＴＦＴを備えるＣＭＯＳ回路の製造方法であって、
前記ｐ型ＴＦＴのチャネルをゲルマニウムで構成するチャネル形成ステップを有し、
前記チャネル形成ステップでは、前記基板を２７５℃〜４００℃へ加熱し、前記基板が暴露される空間においてゲルマニウムのターゲットをプラズマによってスパッタすることを特徴とするＣＭＯＳ回路の製造方法。
【請求項２】
前記チャネル形成ステップでは前記基板を３００℃〜４００℃へ加熱することを特徴とする請求項１記載のＣＭＯＳ回路の製造方法。
【請求項３】
前記チャネル形成ステップでは前記基板を３３０℃〜４００℃へ加熱することを特徴とする請求項２記載のＣＭＯＳ回路の製造方法。
【請求項４】
前記基板はガラス基板及び樹脂基板のいずれかであることを特徴とする請求項１乃至３のいずれか１項に記載のＣＭＯＳ回路の製造方法。
【請求項５】
前記ｐ型ＴＦＴのチャネルの再狭部の幅は１１ｎｍ以下に設定されることを特徴とする請求項１乃至４のいずれか１項に記載のＣＭＯＳ回路の製造方法。
【請求項６】
前記ｎ型ＴＦＴのチャネルをＩＧＺＯで構成することを特徴とする請求項１乃至５のいずれか１項に記載のＣＭＯＳ回路の製造方法。
【請求項７】
金属配線が形成された集積回路にｐ型ＴＦＴを形成する集積回路の製造方法であって、
前記ｐ型ＴＦＴのチャネルをゲルマニウムで構成するチャネル形成ステップを有し、
前記チャネル形成ステップでは、前記集積回路を２７５℃〜４００℃へ加熱し、前記集積回路が暴露される空間においてゲルマニウムのターゲットをプラズマによってスパッタすることを特徴とする集積回路の製造方法。
【請求項８】
基板にｐ型ＴＦＴを形成するｐ型ＴＦＴの製造方法であって、
前記ｐ型ＴＦＴのチャネルをゲルマニウムで構成するチャネル形成ステップを有し、
前記チャネル形成ステップでは、前記基板を２７５℃以上へ加熱し、前記基板が暴露される空間においてゲルマニウムのターゲットをプラズマによってスパッタすることを特徴とするｐ型ＴＦＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ回路の製造方法、集積回路の製造方法、及びｐ型ＴＦＴの製造方法に関する。
【背景技術】
【０００２】
近年、電子の易動度の大きい酸化物半導体、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の酸化物からなるＩＧＺＯをチャネルに用いるＴＦＴ（Thin Film Transistor）がＦＰＤ（Flat Panel Display）等に適用されている。ＩＧＺＯは３００℃〜４００℃という比較的低温で製造することができるため、耐熱性が低いフレキシブルな基板、例えば、樹脂からなる基板を用いるディスプレイへ用いることができ、特に、有機ＥＬ（Electro Luminescence）素子を使用するディスプレイへ好適に用いられる。
【０００３】
また、ＩＧＺＯをＴＦＴのチャネルに用いた場合、当該ＴＦＴをオフ状態に移行させたときの漏れ電流が少なく、Ｓ値も小さいことから、ＩＧＺＯをチャネルに用いたＴＦＴを他の半導体デバイス、例えば、無線タグ（ＲＦＩＤ（Radio Frequency Identifier））へ適用することが検討されている。
【０００４】
ところで、ＩＧＺＯをチャネルに用いたＴＦＴをＲＦＩＤへ適用する場合、当該ＴＦＴを用いてＣＭＯＳ（Complementary MOS）回路を形成する必要があるが、ＩＧＺＯはｎ型半導体しか構成できないため、ＣＭＯＳ回路に必要なｎ型ＴＦＴ及びｐ型ＴＦＴのうち、ｐ型ＴＦＴのチャネルをＩＧＺＯ以外のｐ型半導体で構成する必要がある。
【０００５】
ｐ型半導体としては有機半導体や低温で形成された酸化錫（ＳｎＯ）が知られており、ＣＭＯＳ回路において、これらをチャネルに用いたＴＦＴを、ＩＧＺＯをチャネルに用いたＴＦＴとともに用いることが提案されている（例えば、非特許文献１及び２参照。）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Takayuki Hasegawa et al., “3-D Stacked Complementary TFT Devices using α-IGZO and p-type F8T2 TFTs -Comparison between Stacked and Sided Configurations”, ISSN-L 1883-2490/20/0331
【非特許文献２】H. Sunamura et al., “High-voltage Complementary BEOL-FETs on Cu interconnects Using N-type IGZO and P-type SnO Dual Oxide Semiconductor Channels”, 2013 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、有機半導体や酸化錫は易動度がＩＧＺＯに見合うほど大きくないため、ＣＭＯＳ回路の動作速度をさほど向上させることができず、優れた特性を有するＣＭＯＳ回路を提供するのが困難である。また、有機半導体や酸化錫は単結晶材料ほど安定性が高くないため、信頼性が高いＣＭＯＳ回路を提供するのも困難である。
【０００８】
本発明の目的は、優れた特性を有し且つ信頼性が高いＣＭＯＳ回路、集積回路やｐ型ＴＦＴを製造することができるＣＭＯＳ回路の製造方法、集積回路の製造方法、及びｐ型ＴＦＴの製造方法を提供することにある。  
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明のＣＭＯＳ回路の製造方法は、基板上に形成されるｎ型ＴＦＴ及びｐ型ＴＦＴを備えるＣＭＯＳ回路の製造方法であって、前記ｐ型ＴＦＴのチャネルをゲルマニウムで構成するチャネル形成ステップを有し、前記チャネル形成ステップでは、前記基板を２７５℃〜４００℃へ加熱し、前記基板が暴露される空間においてゲルマニウムのターゲットをプラズマによってスパッタすることを特徴とする。
【００１０】
上記目的を達成するために、本発明の集積回路の製造方法は、金属配線が形成された集積回路にｐ型ＴＦＴを形成する集積回路の製造方法であって、前記ｐ型ＴＦＴのチャネルをゲルマニウムで構成するチャネル形成ステップを有し、前記チャネル形成ステップでは、前記集積回路を２７５℃〜４００℃へ加熱し、前記集積回路が暴露される空間においてゲルマニウムのターゲットをプラズマによってスパッタすることを特徴とする。
【００１１】
上記目的を達成するために、本発明のｐ型ＴＦＴの製造方法は、基板にｐ型ＴＦＴを形成するｐ型ＴＦＴの製造方法であって、前記ｐ型ＴＦＴのチャネルをゲルマニウムで構成するチャネル形成ステップを有し、前記チャネル形成ステップでは、前記基板を２７５℃以上へ加熱し、前記基板が暴露される空間においてゲルマニウムのターゲットをプラズマによってスパッタすることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ｐ型ＴＦＴが形成される基板が暴露される空間においてゲルマニウムのターゲットがプラズマによってスパッタされるので、飛散したゲルマニウムからなるスパッタ粒子が基板上にゲルマニウム層として堆積するが、基板が２７５℃以上へ加熱されるため、ゲルマニウム層は結晶化してｐ型ＴＦＴのチャネルとして機能する。このとき、ゲルマニウム層はゲルマニウムの微結晶からなり、ゲルマニウムは電子の易動度が大きいため、安定性が高く、易動度も大きいチャネルを得ることができ、その結果、優れた特性を有し且つ信頼性が高いＣＭＯＳ回路を製造することができる。さらに、基板は４００℃より高い温度へ加熱されないため、基板が変形、若しくは変質するのを防止することができる。
【００１３】
また、本発明によれば、ｐ型ＴＦＴが形成される集積回路が暴露される空間においてゲルマニウムのターゲットがプラズマによってスパッタされるので、飛散したゲルマニウムからなるスパッタ粒子が基板上にゲルマニウム層として堆積するが、集積回路が２７５℃以上へ加熱されるため、ゲルマニウム層は結晶化してｐ型ＴＦＴのチャネルとして機能する。このとき、ゲルマニウム層はゲルマニウムの微結晶からなり、ゲルマニウムは電子の易動度が大きいため、安定性が高く、易動度も大きいチャネルを得ることができ、その結果、優れた特性を有し且つ信頼性が高い集積回路を製造することができる。さらに、集積回路は４００℃より高い温度へ加熱されないため、集積回路の金属配線が溶融して断線するのを防止することができる。
【００１４】
さらに、本発明によれば、ｐ型ＴＦＴが形成される基板が暴露される空間においてゲルマニウムのターゲットがプラズマによってスパッタされるので、飛散したゲルマニウムからなるスパッタ粒子が基板上にゲルマニウム層として堆積するが、基板が２７５℃以上へ加熱されるため、ゲルマニウム層は結晶化してｐ型ＴＦＴのチャネルとして機能する。このとき、ゲルマニウム層はゲルマニウムの微結晶からなり、ゲルマニウムは電子の易動度が大きいため、安定性が高く、易動度も大きいチャネルを得ることができ、その結果、優れた特性を有し且つ信頼性が高いｐ型ＴＦＴを製造することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態に係るＣＭＯＳ回路の製造方法が適用されるＣＭＯＳ回路としてのインバータの回路図である。
【図２】本実施の形態に係るｐ型ＴＦＴの製造方法において用いられるＰＶＤ処理装置の構成を概略的に示す断面図である。
【図３】基板上へのゲルマニウム層の形成時における基板温度とゲルマニウム層の結晶化率との関係を示すグラフである。
【図４】本実施の形態に係るｐ型ＴＦＴの製造方法が適用されるフィンＦＥＴ構造を概略的に示す斜視図である。
【図５】本実施の形態に係るＣＭＯＳ回路の製造方法を説明するための工程図である。
【図６】本実施の形態に係るｐ型ＴＦＴの製造方法が適用されるボトムゲート構造のＴＦＴの構成を概略的に示す斜視図である。
【図７】図６のｐ型ＴＦＴの製造方法を説明するための工程図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１７】
図１は、本実施の形態に係るＣＭＯＳ回路の製造方法が適用されるＣＭＯＳ回路としてのインバータの回路図である。
【００１８】
図１において、ＣＭＯＳ回路としてインバータ１０は、相補型に配置されたｐ型ＴＦＴ１１及びｎ型ＴＦＴ１２を備える。ｐ型ＴＦＴ１１のソースｓは電源線１３に接続され、ｐ型ＴＦＴ１１のドレインｄは出力線１４に接続され、ｐ型ＴＦＴ１１のゲートｇは入力信号線１５に接続される。一方、ｎ型ＴＦＴ１２のソースｓは電源線１６に接続されるが、ｎ型ＴＦＴ１２のドレインｄは、ｐ型ＴＦＴ１１のドレインｄと同様に、出力線１４に接続され、ｎ型ＴＦＴ１２のゲートｇは、ｐ型ＴＦＴ１１のゲートｇと同様に、入力信号線１５に接続される。
【００１９】
インバータ１０では、電源線１３の電位が電源線１６の電位よりも高く設定され、入力信号線１５の電位が電源線１６の電位と同じに設定されると、ｐ型ＴＦＴ１１がオンになり且つｎ型ＴＦＴ１２がオフとなり、出力線１４の電位は電源線１３の電位とほぼ同じになる。一方、入力信号線１５の電位が電源線１３の電位と同じに設定されると、ｐ型ＴＦＴ１１がオフになり且つｎ型ＴＦＴ１２がオンとなり、出力線１４の電位は電源線１６の電位とほぼ同じになる。
【００２０】
インバータ１０において、ｎ型ＴＦＴ１２のチャネルはｎ型半導体であるＩＧＺＯで構成され、ｐ型ＴＦＴ１１のチャネルはゲルマニウム（Ｇｅ）の微結晶で構成される。なお、ｐ型ＴＦＴ１１の製造方法については後に詳述する。
【００２１】
図２は、本実施の形態に係るｐ型ＴＦＴの製造方法において用いられるＰＶＤ処理装置の構成を概略的に示す断面図である。
【００２２】
図２において、ＰＶＤ処理装置１７は、チャンバ１８と、該チャンバ１８の内部に配置されたステージ１９と、チャンバ１８の内部においてステージ１９に対向するように配置されたターゲット２０と、チャンバ１８の内部においてターゲット２０を挟んでステージ１９の反対側に配置されたマグネット２１とを備える。
【００２３】
ステージ１９は、ガラスや樹脂からなる基板Ｓを静電吸着して保持する。また、ステージ１９はヒータ（図示しない）を内蔵し、吸着した基板Ｓを所望の温度へ加熱する。ターゲット２０はゲルマニウムの単体からなり、整合器２４を介して高周波電源２５に接続される。チャンバ１８は処理ガス導入口２６を有し、処理ガス導入口２６から処理ガス、例えば、アルゴン（Ａｒ）ガスがチャンバ１８の内部へ導入される。また、チャンバ１８はガス排出口２７を有し、ガス排出口２７からチャンバ１８の内部のガス（処理ガスを含む）を排出することにより、チャンバ１８の内部を減圧する。
【００２４】
ＰＶＤ処理装置１７では、高周波電源２５が高周波電圧をステージ１９及びターゲット２０の間の空間に印加してアルゴンガスを励起させ、プラズマＰを生じさせる。また、図示しないコンデンサの働きでターゲット２０にバイアス電圧が印加され、プラズマＰ中の陽イオンをターゲット２０へ引き込む。このとき、マグネット２１はターゲット２０の近傍に磁界を生じさせ、該磁界はプラズマＰをターゲット２０の近傍に集中させる。
【００２５】
ターゲット２０へ引き込まれたプラズマＰの陽イオンはターゲット２０をスパッタし、ゲルマニウムのスパッタ粒子を飛散させる。飛散したスパッタ粒子は基板Ｓの表面に堆積され、基板Ｓの表面にゲルマニウム層（図示しない）を形成する。
【００２６】
ところで、本発明者は本発明に先立ち、図２のＰＶＤ処理装置１７を用い、ステージ１９に吸着された基板Ｓの温度をヒータによって変更しながら基板Ｓの表面にゲルマニウムの含有率が８０％のシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）層を形成したところ、図３に示すように、基板Ｓの温度が２７５℃以上になると、シリコン−ゲルマニウム層の結晶化率が急激に上昇してゲルマニウムの結晶化が進むのを発見した。なお、このときのシリコン−ゲルマニウム層におけるゲルマニウムの結晶は粒径が０．１μｍ〜０．６μｍの微結晶であった。また、ゲルマニウムの含有率が８０％のシリコン−ゲルマニウム層ではゲルマニウムが当該層の大部分を占め、一般にゲルマニウムの含有率が高くなるほどゲルマニウムの結晶化が容易となるため、ゲルマニウムの含有率が８０％よりも大きいシリコン−ゲルマニウム層、例えば、ゲルマニウムの含有率が１００％のゲルマニウム層を形成する際、基板Ｓの温度が２７５℃以上になるとゲルマニウム層の結晶化が急激に進むことが推察された。さらに、ゲルマニウム層が結晶化するとｐ型半導体として振る舞うこと（例えば、Yoshiki Kamata et al., “Superior Cut-Off Characteristics of Lg=40nm Wfin=7nm Poly Ge Junctionless Tri-gate FET for Stacked 3D Circuits Integration”, 2013 Symposium on VLSI Technology Digest of Technical Papers（以下、「参考文献１」という。）参照）から、本発明者は、基板Ｓの温度を２７５℃以上に設定してその表面へゲルマニウムのスパッタ粒子の堆積によってゲルマニウム層を形成する（as-depo法）と、堆積と同時にゲルマニウム層の結晶化が進み、ｐ型半導体としてのゲルマニウム層を得ることができるという知見を得た。本発明は以上得られた知見に基づくものである。
【００２７】
図４は、本実施の形態に係るｐ型ＴＦＴの製造方法が適用されるフィンＦＥＴ構造を概略的に示す斜視図である。
【００２８】
図４において、フィンＦＥＴ構造のｐ型ＴＦＴ１１は、薄膜、例えば、厚さが２０ｎｍのゲルマニウム層２８と、該ゲルマニウム層２８を覆う、例えば、酸化珪素（ＳｉＯ２）からなるゲート絶縁膜２９と、ゲート絶縁膜２９の上へ部分的に形成されたソース電極３０、ドレイン電極３１及びゲート電極３２とを有する。
【００２９】
ゲルマニウム層２８は２つのブロック部を幅狭部（フィン部）が橋渡しする形状、すなわち、平面視でＩ字形を呈し、部分的にゲート絶縁膜２９を介してソース電極３０に覆われるブロック部はソース部２８ａを構成し、部分的にゲート絶縁膜２９を介してドレイン電極３１に覆われるブロック部はドレイン部２８ｂを構成し、ゲート絶縁膜２９を介してゲート電極３２に覆われるブロック部はチャネル２８ｃを構成する。なお、ソース部２８ａやドレイン部２８ｂを覆うゲート絶縁膜２９は部分的に除去され、ソース電極３０は部分的にソース部２８ａへ直接接触し、ドレイン電極３１は部分的にドレイン部２８ｂへ直接接触する。
【００３０】
また、フィンＦＥＴ構造のＴＦＴにおいて結晶化したゲルマニウム層を幅狭化してチャネルを構成した場合、チャネルの幅が１１ｎｍ以下、好ましくは７ｎｍ以下になると空乏化してチャネルがオン／オフ動作を行うことが知られている（参考文献１参照）ことから、ｐ型ＴＦＴ１１では、平面視におけるチャネル２８ｃの幅Ｗが１１ｎｍ以下、好ましくは７ｎｍ以下に設定される。また、結晶化したゲルマニウム層におけるゲルマニウムの結晶は粒径が０．１μｍ〜０．６μｍの微結晶であり、チャネル２８ｃの幅に対してゲルマニウムの結晶は十分大きいので、ゲルマニウム層が単結晶体ではない微結晶体によって構成されても、粒界等が電子走行の障害となってキャリアの易動度を低下させることは無い。
【００３１】
図５は、本実施の形態に係るＣＭＯＳ回路の製造方法を説明するための工程図である。
【００３２】
まず、図２のＰＶＤ処理装置１７において、基板Ｓをステージ１９に吸着させ、ヒータによって基板Ｓの温度を２７５℃〜４００℃、好ましくは３００℃〜４００℃、より好ましくは３３０℃〜４００℃に設定し、ステージ１９及びターゲット２０の間の空間においてアルゴンガスを励起させてプラズマＰを生じさせ、プラズマＰの陽イオンによってターゲット２０をスパッタし、飛散したゲルマニウムのスパッタ粒子を基板Ｓの表面に堆積させる。これにより、基板Ｓの表面へ、例えば、厚さが２０ｎｍのゲルマニウム層２８を形成する（図５（Ａ）、なお、図中に基板Ｓの表面は示していない。）（チャネル形成ステップ）。このとき、ゲルマニウム層２８の堆積と同時にゲルマニウム層２８の結晶化が進み、以後、ゲルマニウム層２８は微結晶のゲルマニウムからなるｐ型半導体として機能する。
【００３３】
次いで、基板ＳをＰＶＤ処理装置１７のチャンバ１８から搬出し、他のプラズマ処理装置等において、ゲルマニウム層２８をエッチング等でパターニングし、ソース部２８ａ、ドレイン部２８ｂ、並びに、ソース部２８ａ及びドレイン部２８ｂを橋渡しするフィン状のチャネル２８ｃを形成する（図５（Ｂ））。
【００３４】
次いで、パターニングされたゲルマニウム層２８を、スパッタリング等によって酸化珪素からなる、例えば、厚さが数ｎｍのゲート絶縁膜２９を堆積させて該ゲート絶縁膜２９で覆う（図５（Ｃ））。このとき、ゲート絶縁膜２９はソース部２８ａ、ドレイン部２８ｂやチャネル２８ｃの上面だけでなく側面も覆う。なお、図５（Ｃ）にはソース部２８ａやドレイン部２８ｂの断面が示される。
【００３５】
次いで、エッチング等により、ソース部２８ａの側面から部分的にゲート絶縁膜２９を除去するとともに、ドレイン部２８ｂの側面から部分的にゲート絶縁膜２９を除去してソース部２８ａやドレイン部２８ｂを部分的に露出させ、その後、スパッタリング等によって金属層（図示しない）を堆積させて該金属層でゲルマニウム層２８やゲート絶縁膜２９を覆う。このとき、金属層はソース部２８ａやドレイン部２８ｂへ部分的に直接接触する。
【００３６】
次いで、金属層をエッチング等でパターニングし、ソース電極３０、ドレイン電極３１及びゲート電極３２を形成し（図５（Ｄ））、ｐ型ＴＦＴ１１を形成する。上述したように、金属層がパターニングされる前、該金属層はソース部２８ａやドレイン部２８ｂへ部分的に直接接触するので、金属層の残存部であるソース電極３０やドレイン電極３１もそれぞれソース部２８ａやドレイン部２８ｂへ部分的に直接接触する。
【００３７】
次いで、基板ＳにおいてチャネルがＩＧＺＯで構成されるｎ型ＴＦＴ１２を形成し、ｐ型ＴＦＴ１１及びｎ型ＴＦＴ１２を用いてＣＭＯＳ回路、例えば、インバータ１０を製造した後、本方法を終了する。なお、インバータ１０は、例えば、ＲＦＩＤ等へ適用される。
【００３８】
図５のＣＭＯＳ回路の製造方法によれば、ｐ型ＴＦＴ１１が形成される基板Ｓが暴露される空間においてゲルマニウムのターゲット２０がプラズマＰの陽イオンによってスパッタされるので、飛散したゲルマニウムからなるスパッタ粒子が基板Ｓ上にゲルマニウム層２８として堆積するが、基板Ｓが２７５℃以上へ加熱されるため、ゲルマニウム層２８は結晶化してｐ型半導体として機能する。このとき、ゲルマニウム層２８はゲルマニウムの微結晶からなるため、安定性が高く、また、ゲルマニウム層２８の電子の易動度は大きいため、ゲルマニウム層２８によってチャネル２８ｃを構成することにより、安定性が高く、易動度が大きいｐ型ＴＦＴ１１を得ることができる。また、上述した図５のＣＭＯＳ回路の製造方法では、ｎ型ＴＦＴ１２のチャネルをＩＧＺＯで構成するので、ｎ型ＴＦＴ１２のチャネルの易動度も大きくすることができる。その結果、ｐ型ＴＦＴ１１及びｎ型ＴＦＴ１２を用いることにより、優れた特性を有し且つ信頼性が高いＣＭＯＳ回路（例えば、インバータ１０）を製造することができる。
【００３９】
特に、上述した図５のＣＭＯＳ回路の製造方法では、チャネル２８ｃの幅は１１ｎｍ以下に設定されるので、チャネル２８ｃを確実に空乏化してオン／オフ動作を実現させることができ、もって、ｐ型ＴＦＴ１１を確実にトランジスタとして機能させることができる。
【００４０】
また、上述した図５のＣＭＯＳ回路の製造方法では、基板Ｓは４００℃より高い温度へ加熱されないため、基板Ｓが変形、若しくは変質するのを防止することができる。
【００４１】
以上、本発明について、上記実施の形態を用いて説明したが、本発明は上記実施の形態に限定されるものではない。
【００４２】
例えば、基板Ｓはガラスや樹脂によって構成されたが、他の材質、例えば、シリコン（Ｓｉ）やシリコンカーバイト（ＳｉＣ）等を用いてもよい。この場合、基板Ｓの耐熱性が向上するため、ゲルマニウム層２８の形成時の基板Ｓの温度を４００℃以上に設定してもよい。これにより、ゲルマニウム層２８の結晶化を促進し、ゲルマニウム層２８を確実にｐ型半導体として機能させることができる。
【００４３】
また、ターゲット２０はゲルマニウムの単体で構成されたが、微量の不純物を含んでもよく、結果として、ゲルマニウム層２８もゲルマニウムのみで無く微量の不純物を含んでもよい。
【００４４】
さらに、ターゲット２０のスパッタリングにおけるアルゴンガスの生成やバイアス電圧の印加には高周波電源２５が用いられたが、代わりに直流電源を用いてもよい。
【００４５】
また、本実施の形態に係るｐ型ＴＦＴの製造方法は、フィンＦＥＴ構造のＴＦＴの製造だけでなく、例えば、ボトムゲート構造のＴＦＴやトップゲート構造のＴＦＴの製造にも適用できる。
【００４６】
図６は、本実施の形態に係るｐ型ＴＦＴの製造方法が適用されるボトムゲート構造のＴＦＴの構成を概略的に示す斜視図である。
【００４７】
図６において、ボトムゲート構造のｐ型ＴＦＴ３３は、最下層に形成されたゲート電極３４と、該ゲート電極３４を部分的に覆うゲート絶縁膜３５と、ゲート絶縁膜３５の上に形成されゲルマニウム層３６と、該ゲルマニウム層３６の上において互いに離間し、且つゲート電極３４を挟んで対向するように形成されたソース電極３７及びドレイン電極３８とを有する。
【００４８】
ゲルマニウム層３６は、ゲート電極３４の両脇であって、それぞれソース電極３７及びゲルマニウム層３６の下方に位置するソース部３６ａ及びドレイン部３６ｂと、ゲート電極３４の上方に位置するチャネル３６ｃとを有する。チャネル３６ｃは、例えば、厚さが１１ｎｍ以下の薄膜状に形成されるため、空乏化してオン／オフ動作を行うことができる（参考文献１参照）。なお、ソース部３６ａやドレイン部３６ｂの厚さをチャネル３６ｃの厚さと同じに設定してもよい。
【００４９】
図７は、図６のｐ型ＴＦＴの製造方法を説明するための工程図である。
【００５０】
まず、或るプラズマ処理装置において、基板Ｓの表面へスパッタリング等によって金属層（図示しない）を堆積させ、さらに、金属層をエッチング等でパターニングして短冊状のゲート電極３４を形成する（図７（Ａ））。
【００５１】
次いで、ゲート電極３４をスパッタリングやＣＶＤ等によってゲート絶縁膜３５で覆い、さらに、ゲート絶縁膜３５をエッチング等でパターニングし、ゲート電極３４を部分的に覆わせる（図７（Ｂ））。
【００５２】
次いで、図２のＰＶＤ処理装置１７において、基板Ｓをステージ１９に吸着させ、ヒータによって基板Ｓの温度を２７５℃〜４００℃、好ましくは３００℃〜４００℃、より好ましくは３３０℃〜４００℃に設定し、プラズマＰの陽イオンによってターゲット２０をスパッタし、飛散したゲルマニウムのスパッタ粒子を基板Ｓの表面に堆積させて基板Ｓの表面に微結晶のゲルマニウム層３６を形成する。
【００５３】
次いで、基板ＳをＰＶＤ処理装置１７のチャンバ１８から搬出し、他のプラズマ処理装置等において、ゲルマニウム層３６をエッチング等でパターニングして当該ゲルマニウム層３６がゲート絶縁膜３５のみを覆うように成形する（図７（Ｃ））。なお、ＰＶＤ処理装置１７においてゲルマニウム層３６を厚めに形成し、該ゲルマニウム層３６をパターニングする際、チャネル３６ｃをエッチング等によって薄膜化してもよい。
【００５４】
次いで、スパッタリング等によって金属層（図示しない）を堆積させて該金属層でゲルマニウム層３６を覆う。このとき、金属層はゲルマニウム層３６へ直接接触する。その後、金属層をエッチング等でパターニングし、ソース電極３７及びドレイン電極３８を形成し（図７Ｄ））、ｐ型ＴＦＴ３３を形成する。金属層がパターニングされる前、該金属層はゲルマニウム層３６へ直接接触するので、金属層の残存部であるソース電極３７やドレイン電極３８もゲルマニウム層３６のソース部３６ａやドレイン部３６ｂに直接接触する。
【００５５】
図７のｐ型ＴＦＴの製造方法においても、ｐ型ＴＦＴ３３が形成される基板Ｓが２７５℃以上へ加熱されるため、基板Ｓにおいて形成されるゲルマニウム層３６は結晶化してｐ型半導体として機能する。したがって、ゲルマニウム層３６によってチャネル２８ｃを構成することにより、安定性が高く、易動度が大きいｐ型ＴＦＴ３３を得ることができる。
【００５６】
また、上述した実施の形態ではＣＭＯＳ回路が製造されたが、本発明を金属配線が形成され、且つｐ型ＴＦＴ１１を有する集積回路の製造方法に適用してもよい。当該集積回路へｐ型ＴＦＴ１１を形成する際、原則として、上述した図５（Ａ）乃至図５（Ｄ）の工程を実行するが、ゲルマニウム層２８を堆積させる際の基板Ｓの温度を２７５℃〜４００℃、好ましくは３００℃〜４００℃、より好ましくは３３０℃〜４００℃に設定する。これにより、ゲルマニウム層２８を結晶化させてｐ型半導体として機能させることができる一方、集積回路は４００℃より高い温度へ加熱されないため、集積回路の金属配線が溶融して断線するのを防止することができる。
【００５７】
また、本発明の目的は、上述した実施の形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、コンピュータ、例えば、ＰＶＤ処理装置１７の制御部に供給し、制御部のＣＰＵが記憶媒体に格納されたプログラムコードを読み出して実行することによっても達成される。
【００５８】
この場合、記憶媒体から読み出されたプログラムコード自体が上述した実施の形態の機能を実現することになり、プログラムコード及びそのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００５９】
また、プログラムコードを供給するための記憶媒体としては、例えば、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、ハードディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ（ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ）等の光ディスク、磁気テープ、不揮発性のメモリカード、他のＲＯＭ等の上記プログラムコードを記憶できるものであればよい。或いは、上記プログラムコードは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることにより制御部に供給されてもよい。
【００６０】
また、制御部が読み出したプログラムコードを実行することにより、上記実施の形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、ＣＰＵ上で稼動しているＯＳ（オペレーティングシステム）等が実際の処理の一部又は全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれる。
【００６１】
更に、記憶媒体から読み出されたプログラムコードが、制御部に挿入された機能拡張ボードや制御部に接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部又は全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれる。
【００６２】
上記プログラムコードの形態は、オブジェクトコード、インタプリタにより実行されるプログラムコード、ＯＳに供給されるスクリプトデータ等の形態から成ってもよい。
【符号の説明】
【００６３】
１０  インバータ
１１，３３  ｐ型ＴＦＴ
１２  ｎ型ＴＦＴ
２０  ターゲット
２８，３６  ゲルマニウム層
２８ｃ，３６ｃ  チャネル  
【図１】
2016018889.tif 000003
【図２】
2016018889.tif 000004
【図３】
2016018889.tif 000005
【図４】
2016018889.tif 000006
【図５】
2016018889.tif 000007
【図６】
2016018889.tif 000008
【図７】
2016018889.tif 000009