(57)【要約】【課題】半導体基板に埋め込んだ導電膜内に空洞が発生することを抑制した半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、トレンチの形状に沿った第１導電膜を形成する工程と、第１導電膜を核として、トレンチ内に、トレンチの深さよりも高さが低い第２導電膜を形成する工程と、を含む。第１導電膜の上端の位置は、第２導電膜の上面の位置以下である。【選択図】図１４
2016018950.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程と、
前記トレンチの形状に沿った前記第１導電膜を形成する工程と、
前記第１導電膜を核として、前記トレンチ内に、前記トレンチの深さよりも高さが低い第２導電膜を形成する工程と、
を含み、
前記第１導電膜の上端の位置は、前記第２導電膜の上面の位置以下である、半導体装置の製造方法。
【請求項２】
前記第２導電膜を形成する工程において、前記トレンチの一部を埋めるように前記第２導電膜を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導電膜を形成する工程は、
少なくとも前記トレンチの内壁に沿って前記第１導電膜の前駆膜を形成する工程と、
前記第１導電膜の前駆膜のうち、前記第１導電膜の前記上端よりも上に存在する部分を除去する工程と、
を含む、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１導電膜の前駆膜を除去する工程は、
前記第１導電膜の前駆膜のうち、少なくとも前記半導体基板の第１面上に形成された部分を除去する工程と、
前記第１導電膜の前駆膜のうち、前記トレンチの側面に形成された一部を除去する工程と、
を含む、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１導電膜を形成する前に、前記トレンチの内壁を被覆するバリア膜を形成する工程をさらに含み、
前記第１導電膜を形成する工程において、前記第１導電膜は前記バリア膜上に形成する、請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記バリア膜を形成する工程は、
前記トレンチの内壁を被覆するバリア膜の前駆膜を形成する工程と、
前記バリア膜の前駆膜のうち、前記第２導電膜より上にある部分を除去する工程と、
を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記バリア膜を形成する前に、前記トレンチの内壁に沿って絶縁膜を形成する工程をさらに含む、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記第１導電膜と前記第２導電膜は同じ材料である、請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第２導電膜はタングステンである、請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第２導電膜は化学蒸着法によって形成する、請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板に不純物を注入して拡散層を形成する工程をさらに含み、
前記第２導電膜の上面の位置は、前記拡散層の底面の位置と同じである、請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第１導電膜の上端の位置は、前記拡散層の底面の位置よりも、前記トレンチの幅の５０％〜８０％低い位置にある、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置において、半導体基板に設けた溝（以降、「トレンチ」と称する。）の内部にワード配線となる埋め込みゲート電極を配置したＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以降、「埋め込みゲート型ＭＯＳトランジスタ」と称する。）が用いられている。
【０００３】
特許文献１には、埋め込みゲート型ＭＯＳトランジスタの構成例が開示されている。特許文献１に記載の半導体装置の製造方法は、半導体基板内にトレンチを形成する工程と、トレンチの内壁上にゲート酸化膜及び窒化チタン膜を、この順に形成する工程と、トレンチ内を埋め込むように窒化チタン膜上に、ＣＶＤ（Chemical Vapor Deposition）法でタングステン膜を形成する工程と、タングステン膜を形成した後、タングステン膜のアニール処理を行う工程と、アニール処理後、タングステン膜のエッチバックを行うことにより少なくともトレンチ内に窒化チタン膜、及びタングステン膜を残存させることにより埋め込みゲート電極を形成する工程と、半導体基板内に、トレンチを挟むようにソース及びドレイン領域を設けることにより、埋め込みゲート電極を備えたＭＯＳトランジスタを形成する工程と、を含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１５１４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明の観点から与えられる。
【０００６】
特許文献１に記載のような半導体装置において、トレンチは、半導体装置の微細化に伴って高アスペクト形状となっており、埋め込みゲート電極となるタングステン膜の埋め込みが困難になりつつある。すなわち、タングステン膜の段差被覆性が不十分であるために、タングステン膜を形成中において、後述の図１７に示すように、トレンチ内部がタングステンで充填される前にトレンチ上部がタングステン膜で閉塞されることがある。この場合、トレンチ内部に空洞（ボイド）が生じてしまう。トレンチ内部にて空洞が生じた場合には、不要となるタングステン膜を除去する後続工程において、図１８に示すように、残存させなければならないトレンチ底部のタングステン膜も除去されてしまい、所望の埋め込みゲート電極を形成できなかったり、高抵抗のゲート電極が形成されてしまう。
【課題を解決するための手段】
【０００７】
本発明の第１視点によれば、半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、トレンチの形状に沿った第１導電膜を形成する工程と、第１導電膜を核として、トレンチ内に、トレンチの深さよりも高さが低い第２導電膜を形成する工程と、を含む。第１導電膜の上端の位置は、第２導電膜の上面の位置以下である。
【発明の効果】
【０００８】
半導体基板のトレンチ内に形成する導電膜内に空洞が生成することを防止することができる。これにより、当該導電膜の電気的信頼性を向上させると共に、当該導電膜の高抵抗化を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る半導体装置の概略投影図。
【図２】図１のII−II線における半導体装置の概略断面図。
【図３】図２の部分拡大図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法の一工程を説明するための中間製品の概略投影図。
【図５】図４のV−V線における概略断面図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略部分断面図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略部分断面図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略部分断面図。
【図９】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略部分断面図。
【図１０】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略部分断面図。
【図１１】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略部分断面図。
【図１２】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略部分断面図。
【図１３】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略部分断面図。
【図１４】本発明の第１実施形態に係る半導体装置の製造方法の一例を示すフローチャート。
【図１５】背景技術に係る埋め込みゲート電極の製造方法を説明するための概略部分断面図。
【図１６】背景技術に係る埋め込みゲート電極の製造方法を説明するための概略部分断面図。
【図１７】背景技術に係る埋め込みゲート電極の製造方法を説明するための概略部分断面図。
【図１８】背景技術に係る埋め込みゲート電極の製造方法を説明するための概略部分断面図。
【図１９】背景技術に係る埋め込みゲート電極の製造方法を説明するための概略部分断面図。
【図２０】背景技術に係る埋め込みゲート電極の製造方法を示すフローチャート。
【発明を実施するための形態】
【００１０】
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。各実施形態において、同じ要素には同じ符号を付してある。
【００１１】
上記各視点の好ましい形態を以下に記載する。
【００１２】
上記第１視点の好ましい形態によれば、第２導電膜を形成する工程において、トレンチの一部を埋めるように第２導電膜を形成する。
【００１３】
上記第１視点の好ましい形態によれば、第１導電膜を形成する工程は、少なくともトレンチの内壁に沿って第１導電膜の前駆膜を形成する工程と、第１導電膜の前駆膜のうち、第１導電膜の上端よりも上に存在する部分を除去する工程と、を含む。
【００１４】
上記第１視点の好ましい形態によれば、第１導電膜の前駆膜を除去する工程は、第１導電膜の前駆膜のうち、少なくとも半導体基板の第１面上に形成された部分を除去する工程と、第１導電膜の前駆膜のうち、トレンチの側面に形成された一部を除去する工程と、を含む。
【００１５】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１導電膜を形成する前に、トレンチの内壁を被覆するバリア膜を形成する工程をさらに含む。第１導電膜を形成する工程において、第１導電膜はバリア膜上に形成する。
【００１６】
上記第１視点の好ましい形態によれば、バリア膜を形成する工程は、トレンチの内壁を被覆するバリア膜の前駆膜を形成する工程と、バリア膜の前駆膜のうち、第２導電膜より上にある部分を除去する工程と、を含む。
【００１７】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、バリア膜を形成する前に、トレンチの内壁に沿って絶縁膜を形成する工程をさらに含む。
【００１８】
上記第１視点の好ましい形態によれば、第１導電膜と第２導電膜は同じ材料である。
【００１９】
上記第１視点の好ましい形態によれば、第２導電膜はタングステンである。
【００２０】
上記第１視点の好ましい形態によれば、第２導電膜は化学蒸着法によって形成する。
【００２１】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、半導体基板に不純物を注入して拡散層を形成する工程をさらに含む。第２導電膜の上面の位置は、拡散層の底面の位置と同じである。
【００２２】
上記第１視点の好ましい形態によれば、第１導電膜の上端の位置は、拡散層の底面の位置よりも、トレンチの幅の５０％〜８０％低い位置にある。
【００２３】
本発明の第１実施形態に係る半導体装置について説明する。以下においては、ＤＲＡＭを例にして第１実施形態に係る半導体装置について説明する。図１に、半導体装置の概略投影図を示す。図１は、ＤＲＡＭにおけるメモリセル領域の構成例を示す。図１においては、各構成要素の配置状況を明確にするため、容量コンタクトプラグの上方に配置されたキャパシタと上部金属配線は省略している。図２に、図１のII−II線における半導体装置の概略断面図を示す。図３に、図２の部分拡大図を示す。
【００２４】
半導体装置１００は、半導体基板１と、半導体基板１に形成された活性領域２を画定する素子分離領域（ＳＴＩ：Shallow Trench Isolation）５と、半導体基板１に形成された埋め込みゲート電極１１と、埋め込みゲート電極１１の下面側を被覆するゲート絶縁膜７と、埋め込みゲート電極１１上に配されると共に、半導体基板１の上面１ａに配され第１層間絶縁膜としても作用する埋め込み絶縁膜１０と、半導体基板１に形成された第１拡散層２１及び第２拡散層１３と、第２拡散層１３に電気的に接続されたビット線１７と、第１拡散層２１に電気的に接続された容量コンタクトプラグ２５と、容量コンタクトプラグ２５の側面を覆う第１サイドウォール絶縁膜２０と、ビット線１７を覆う第２層間絶縁膜１２と、容量コンタクトプラグ２５に電気的に接続されたキャパシタ２７と、キャパシタ２７に電気的に接続されたプレート電極２８と、を備える。第１拡散層２１、第２拡散層１３、ゲート絶縁膜７及び埋め込みゲート電極１１はトランジスタを構成する。ゲート絶縁膜７は、例えば、厚さ４ｎｍのシリコン酸化膜とすることができる。
【００２５】
埋め込みゲート電極１１は、ゲート絶縁膜７と接するバリア膜８と、バリア膜８上に形成された導電層９と、を有する。導電層９は、例えば、タングステンを含むことができる。導電層９の上面９ａには、埋め込みゲート電極１１の延在方向に沿って凹部３０Ｙが形成されている。凹部３０Ｙは、Ｘ方向の導電層９の幅の中心に位置している。導電層９の上面９ａの両端は、バリア膜８の上面８ｂと同じ高さであると好ましい。導電層９における凹部３０Ｙの底部は、バリア膜８の上面８ｂの位置よりも低い位置に存在する。バリア膜８の上面８ｂ及び導電層９の上面の位置は、半導体基板１の上面１ａから深さＴａ（すなわち、第１拡散層２１及び第２拡散層１３の厚さＴａ）の位置にある第１拡散層２１及び第２拡散層１３の底面２１ａと同じ高さにある（面一である）と好ましい。バリア膜８の厚さは、例えば、１．７ｎｍとすることができる。
【００２６】
活性領域２はＸ’方向に延在している。ここで、Ｘ’方向は厳密にはＸ方向からずれているが、Ｘ方向と表記する場合もある。複数の活性領域２は、Ｘ方向及びＹ方向に配置されている。１つの活性領域２において、活性領域２のＸ’方向における両端部には、容量コンタクトプラグ２５が配置されている。１つの活性領域２において、活性領域２のＸ’方向における中央領域にはビット線不純物拡散層１３（以下、「第２拡散層１３」という）が配置されており、第２拡散層１３のＸ方向における両端部には、活性領域２と重複するようにＹ方向へ延在した埋め込みゲート電極１１（１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ）が配置されている。１つの活性領域には、２つの埋め込みゲート電極１１（１１Ａと１１Ｂ又は１１Ｃと１１Ｄ）が配置されている。さらに、第２拡散層１３と重なるように、Ｘ方向へ延在したビット線１７が配置されている。１つの活性領域２には、２つの埋め込みゲート型ＭＯＳトランジスタ（以下、トランジスタＴｒ）が設けられており、例えばII−II線上における２つの活性領域２には、合わせて４つのトランジスタＴｒ（Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４）が設けられている。
【００２７】
素子分離領域５は、半導体基板１の上面１ａから掘り下げられた素子分離溝２９の内部に絶縁膜を配したものである。素子分離領域５の絶縁膜としては、例えば、シリコン酸化膜、シリコン酸化膜とシリコン窒化膜の積層膜等を使用することができる。
【００２８】
第１トランジスタＴｒ１は、半導体基板１の上面１ａから掘り下げられた第１トレンチ３０Ａを有している。第１トランジスタＴｒ１は、第１トレンチ３０Ａの内面３０ａを覆うゲート絶縁膜７と、ゲート絶縁膜７の表面７ａの一部を覆い、第１トレンチ３０Ａの下部に埋設された第１埋め込みゲート電極１１Ａと、第１トレンチ３０Ａの一方の側面３０ｂに接するドレイン・ソース拡散層となる第１の容量不純物拡散層（以下、「第１拡散層」という）２１Ａと、第１トレンチ３０Ａの他方の側面３０ｃに接するドレイン・ソース拡散層となる第２拡散層１３と、を有する構成となっている。また、第１埋め込みゲート電極１１Ａは、ゲート絶縁膜７に接するバリア膜８と、バリア膜８の表面８ａに接すると共に第１トレンチ３０Ａの下部を埋設する導電層９と、で構成される。
【００２９】
第１トレンチ３０Ａの内面３０ａに、ゲート絶縁膜７の表面７ａを覆うようにしてバリア膜８を配置すると、バリア膜８の表面８ａで構成される溝部３０Ｘが形成される。導電層９は、溝部３０Ｘを埋設するように配置されている。導電層９の上面９ａには凹部３０Ｙが存在する。導電層９の上面９ａは、第１トレンチ３０ＡのＸ方向の側面から離れるにつれて徐々に深くなっている。凹部３０Ｙの最も深い底部は、第１トレンチ３０ＡにおけるＸ方向の幅の中心に位置している。つまり、導電層９では、第１トレンチ３０Ａの幅方向の中心に位置する導電層９の上面の深さが、バリア膜８の上面８ｂの深さより深くなっている。半導体基板１において、半導体基板１の上面１ａを基準とした深さＴａの位置に配置される第１拡散層２１の底面２１ａは、バリア膜８の上面８ｂと面一になっていると好ましい。第１埋め込みゲート電極１１Ａの上面は、埋め込み絶縁膜１０で覆われている。埋め込み絶縁膜１０は、半導体基板１の上面１ａよりも下方に位置する第１トレンチ３０Ａを埋めると共に、上面１ａの上方にも配置されて第１層間絶縁膜を構成する。
【００３０】
同様に、第２トランジスタＴｒ２は、第１トレンチ３０Ａと同じ構成の第２トレンチ３０Ｂを有しており、ゲート絶縁膜７、第２埋め込みゲート電極１１Ｂ、第２の第１拡散層２１Ｂ及び第２拡散層１３で構成される。１つの活性領域２に配置される第１トランジスタＴｒ１と第２トランジスタＴｒ２とは、各々のトランジスタＴｒ間に位置する第２拡散層１３を共有する。素子分離領域５を挟んで隣接する他の活性領域２に配置される第３トランジスタＴｒ３及び第４トランジスタＴｒ４も同じ構成となっている。トレンチ３０のＸ方向の幅は、例えば２０ｎｍとすることができる。トレンチ３０の半導体基板１の上面１ａからの深さは、例えば１８０ｎｍとすることができる。また、素子分離領域５の底部深さは、例えば２５０ｎｍとすることができる。
【００３１】
次に、第１トランジスタＴｒ１の上方における構成を説明する。第２拡散層１３は、第２拡散層１３の上面３２に設けられた第１導電膜１４に電気的に接続されている。第１導電膜１４は、深さ方向（Ｚ方向）において、第２拡散層１３の上面３２から埋め込み絶縁膜１０の上面までがビット線コンタクトプラグとして機能しており、埋め込み絶縁膜１０の上面よりも上方に位置した第１導電膜１４は、第１導電膜１４の上面に設けられた第２導電膜１５と共にビット線１７として機能している。ビット線１７の上面は、ビットマスク膜１６で覆われており、側面部は第２サイドウォール絶縁膜１８で覆われている。第１拡散層２１は、第１拡散層２１の上面に設けられた容量コンタクトプラグ２５に電気的に接続されている。容量コンタクトプラグ２５の側面部は第１サイドウォール絶縁膜２０で覆われている。ビット線１７と、ビットマスク膜１６と、容量コンタクトプラグ２５は、第２層間絶縁膜１２で埋設されている。容量コンタクトプラグ２５の上面には、第１キャパシタ２７Ａが電気的に接続されている。第１キャパシタ２７Ａの上面には、プレート電極２８が電気的に接続されている。第１トランジスタＴｒ１と第１キャパシタ２７Ａとは１つのメモリセルを構成する。半導体装置１００のメモリセル領域には、メモリセルが複数設けられている。
【００３２】
次に、第１実施形態に係る半導体装置の製造方法について説明する。図４〜１４に、第１実施形態に係る半導体装置の製造方法の一例を説明するための図面を示す。図４は、製造方法の一工程を説明するための中間製品の概略投影図である。図５は、図４のV−V線における概略断面図である。図６〜図１３は、図５の枠Ｔ部分の概略部分断面図である。図１４は、埋め込みゲート電極の製造方法のフローチャートである。
【００３３】
半導体基板１の上面１ａに、例えば熱ＣＶＤ法によって、第１マスク膜（図示せず）を形成する。第１マスク膜としては、例えば、シリコン窒化膜（Ｓｉ３Ｎ４）を使用することができる。次に、例えば、フォトリソグラフィ法とドライエッチング法を用いて、第１マスク膜と半導体基板１のパターニングを行って、半導体基板１に素子分離溝２９を形成する。半導体基板１の上面１ａを基準にした素子分離溝２９の深さＺ１は、例えば２５０ｎｍとすることができる。これにより活性領域２は、Ｘ’方向へ延在する島状のパターンとして形成される。活性領域２の上面は、第１マスク膜で覆われている。次に、例えば熱ＣＶＤ法によって、素子分離溝２９の内部を充填するように、第１絶縁膜を堆積させる。この絶縁膜としては、例えばシリコン酸化膜（ＳｉＯ２）を使用することができる。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、第１マスク膜が露出するまで第１絶縁膜を除去して、素子分離溝２９の内部だけに第１酸化膜を残存させる。次に、例えばウェットエッチング法によって、第１マスク膜及び第１酸化膜の上部を除去して、第１酸化膜の上面が半導体基板１の上面１ａと面一になるようにする。これにより、第１酸化膜からなる素子分離絶縁膜が埋設された素子分離領域（ＳＴＩ）５が形成される。
【００３４】
次に、半導体基板１の上面１ａ上に、例えば熱ＣＶＤ法によって、ワードマスク膜４を堆積する。ワードマスク膜４としては、例えばシリコン窒化膜を使用することができる。この後、例えばフォトリソグラフィ法とドライエッチング法によって、トレンチのパターンとなるように、ワードマスク膜４の一部を除去して、半導体基板１及び素子分離領域５が露出するように開口部を形成する。次に、例えばドライエッチング法によって、開口部から露出している半導体基板１及び素子分離領域５をエッチングして、トレンチ３０を形成する。トレンチ３０は、例えば、活性領域２と交差するようにＹ方向へ延在する矩形の溝として形成することができる。図４に示す形態においては、１つの活性領域２は２つのトレンチ３０によって３つに区画されている。例えば、トレンチ３０の幅Ｘ１は２０ｎｍ、半導体基板１の上面１ａを基準にした深さＺ２は１８０ｎｍとすることができる。トレンチ３０の内部を除いた半導体基板１の上面１ａには、ワードマスク膜４が残存している。
【００３５】
次に、トレンチ３０の内面３０ａに、例えば熱酸化法によって、ゲート絶縁膜７を形成する（図６、Ｓ２）。ゲート絶縁膜７は、例えば、厚さ４ｎｍのシリコン酸化膜とすることができる。さらに詳細に説明すると、このゲート絶縁膜７は、トレンチ３０を構成しているワードマスク膜４には形成されずに、トレンチ３０を構成している半導体基板１だけに形成されている。
【００３６】
次に、ゲート絶縁膜７の表面７ａを覆うように、例えば熱ＣＶＤ法によって、バリア膜８を形成する（図７、Ｓ３）。バリア膜８は、例えば、厚さ１.７ｎｍの窒化チタン（ＴｉＮ）とすることができる。バリア膜８は、ゲート絶縁膜７が形成されたトレンチ３０の内面（内壁）３０ａだけでなく、ワードマスク膜４の上面まで一体化して形成することができる。熱ＣＶＤ法においては、原料ガスとして、例えば、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を使用することができる。各流量は、例えば、６０ｓｃｃｍ（ＴｉＣｌ４）と６０ｓｃｃｍ（ＮＨ３）とすることができる。また、成膜温度は例えば６５０℃、圧力は例えば２６６Ｐａ（２Ｔｏｒｒ）とすることができる。窒化チタンの成膜では、以下の反応式［１］に示すように、分解生成物として塩素（Ｃｌ）が生じるので、このような塩素は成膜した窒化チタン中に残存することになる。窒化チタン中の塩素は、窒化チタンからなるバリア膜で覆われたゲート絶縁膜中に拡散して、ゲート絶縁膜のリーク電流を増大させる原因物質となる。リーク電流を低減するために、以下の反応式［２］に示すように、アンモニアとの反応生成物として塩素を除去している。なお反応式［２］における副生成物（NH２*）もアンモニアと同様に塩素の除去に寄与（反応式［３］参照）しており、さらに反応式［３］における副生成物（NH*）も同様（反応式［４］参照）である。
ＴｉＣｌ４＋ＮＨ３→ＴｉＮ＋３ＨＣｌ＋Ｃｌ・・・［１］
Ｃｌ＋ＮＨ３→ＨＣｌ＋ＮＨ２＊・・・・・・・・・ ［２］
Ｃｌ＋ＮＨ２＊→ＨＣｌ＋ＮＨ＊・・・・・・・・・ ［３］
２Ｃｌ＋２ＮＨ＊→２ＨＣｌ＋Ｎ２・・・・・・・・［４］
【００３７】
次に、例えば、ＳＦＤ（Sequential Flow Deposition）法によって、バリア膜８の表面８ａを覆うように、第３導電膜９Ａを形成する（図８、Ｓ４）。第３導電膜９Ａは、例えば、厚さ３ｎｍのタングステン（Ｗ）とすることができる。第３導電膜９Ａは、後続工程で第４導電膜を形成する際の形成核として機能する。このＳＦＤ法では、例えば、原料ガスとして六フッ化タングステン（ＷＦ６）及びジボラン（Ｂ２Ｈ６）を使用することができる。流量は、例えば、１６０ｓｃｃｍ（ＷＦ６）と１６０ｓｃｃｍ（Ｂ２Ｈ６）とすることができる。加熱温度は例えば３５０℃、圧力は例えば９９８Ｐａ（７．５Ｔｏｒｒ）とすることができる。このとき、以下に示した反応式［５］によって、六フッ化タングステン（ＷＦ６）は、ジボラン（Ｂ２Ｈ６）で還元されて、タングステン（Ｗ）の薄膜となる。
ＷＦ６＋Ｂ２Ｈ６→Ｗ＋６ＨＦ＋２Ｂ・・・・［５］
ここでも、タングステンとともに分解生成物としてボロン（Ｂ）が生じて、タングステン中に残存することになる。このようなボロンは、前述した塩素と同じように、ゲート絶縁膜中に拡散するとリーク電流を増大させる原因物質となる。しかし、ゲート絶縁膜７はバリア膜８で覆われており、第３導電膜９Ａからのボロン拡散が防止される構成となっているので、ボロン（Ｂ）が生じても問題は発生しない。
【００３８】
次に、例えばドライエッチング法によって、少なくともバリア膜８の第１最上面８ｃにおける第３導電膜９Ａの一部（以降、第３導電膜９ＡＡと表記）を除去する（図９）。第３導電膜９ＡＡを完全に除去するためにオーバーエッチングすると、トレンチ３０における内面３０ａの上部に形成された第３導電膜９Ａの一部（以降、第３導電膜９ＡＢと表記）も除去することができる。このとき、トレンチ３０の内面３０ａに残存した第３導電膜９Ａは凹形状となっており、凹形状の第１最上面９Ａａは少なくともワードマスク膜４の上面４ａよりも下方に位置している。以降、このような状態で残存している第３導電膜９Ａを第３導電膜９ＡＸと称する。このドライエッチング法では、例えば、三フッ化塩素（ＣｌＦ３）をプロセスガスとすることができ、流量を６０ｓｃｃｍ、温度を３４０℃、圧力を２．６６ｋＰａ（２０Ｔｏｒｒ）、ソースパワーを９００Ｗ、バイアスパワーを３００Ｗとすることができる。三フッ化塩素は、高温下で分解（ＣｌＦ３→ＣｌＦ+Ｆ２）してフッ素（Ｆ２）を生じるので、タングステンからなる第３導電膜９Ａの除去反応（Ｗ＋３Ｆ２→ＷＦ６）に寄与することになる。しかし、窒化チタンからなるバリア膜８の表面がフッ化されるとエッチングが困難となり、このドライエッチング法で第３導電膜９ＡＡを除去してもその下地となっているバリア膜８にダメージが及ぶことはないので、後続工程でバリア膜８の剥がれが生じることは無い。
【００３９】
次に、例えばドライエッチング法によって、トレンチ３０における内面３０ａの側壁に形成した第３導電膜９Ａの一部(以降、第３導電膜９ＡＣと表記)を除去する（図１０、Ｓ５）。このドライエッチング法では、例えば、三フッ化塩素（ＣｌＦ３）をプロセスガスとすることができ、流量を６０ｓｃｃｍ、温度を３４０℃、圧力を２．６６ｋＰａ（２０Ｔｏｒｒ）、ソースパワーを９００Ｗ、バイアスパワーを３０Ｗとすることができる。このドライエッチング法では、トレンチ３０における内面３０ａの下部に第３導電膜９Ａが凹形状となって残存するように、バイアスパワーを低エネルギー状態に設定すると好ましい。このとき、凹形状となった第３導電膜９Ａの第２最上面９Ａｂは少なくとも半導体基板１の上面１ａよりも下方に位置している。第３導電膜９Ａの第２最上面９Ａｂの位置は、後の工程において形成する第４導電膜の上面の予定位置よりも低くすると好ましい。以降、このような状態で残存している第３導電膜９Ａを第３導電膜９ＡＹと称する。第３導電膜９ＡＹは溝部３０Ｘを構成する。第３導電膜９ＡＹが形成する溝部３０Ｘのアスペクト比は、後の工程において第４導電膜を形成したときに、第４導電膜内にボイドが形成されないような範囲とすると好ましい。上述のように、導電層９の上面と第１拡散層２１及び第２拡散層１３の下面とは同じ高さにすると好ましく、また後述の第４導電膜９Ｂでトレンチ３０の幅を埋めると好ましいので、例えば、第３導電膜９ＡＹの第２最上面９Ａｂの位置は、第１拡散層２１及び第２拡散層１３の下面の位置よりも、トレンチ３０の幅の５０％〜８０％低い位置であると好ましく、５０％〜６０％低い位置であるとより好ましい。トレンチ３０の底面を基準にした第３導電膜９ＡＹの高さＺ３は、例えば１３０ｎｍとすることができる。
【００４０】
ここで説明した第３導電膜９Ａの部分除去においては、２ステップエッチング方式として第３導電膜９Ａを部分除去している。すなわち、第１ステップでは異方性として第３導電膜９ＡＡ及び第３導電膜９ＡＢを除去して、第２ステップでは等方性として第３導電膜９ＡＣを除去している。しかし、２ステップエッチング方式に限定されるのではなく、異方性エッチング及び等方性エッチングを混在させる方式を用いてもよい。この混在方式では、成膜後の第３導電膜９Ａから第３導電膜９ＡＸを経由することなく、第３導電膜９ＡＹへ加工することができる。あるいは、残存させる第３導電膜９ＡＹだけを埋め込み膜で保護する方式により、第３導電膜９ＡＡ、第３導電膜９ＡＢ及び第３導電膜９ＡＣを同時に除去してもよい。
【００４１】
次に、例えば熱ＣＶＤ法によって、トレンチ３０の下部に残存させた第３導電膜９ＡＹを形成核として第４導電膜９ＢＸを形成する（図１１）。図１１に示す第４導電膜９ＢＸは、第４導電膜の形成経過を明確にするために、形成途中の状態を示している。この熱ＣＶＤ法では、例えば、六フッ化タングステン（ＷＦ６）及び水素（Ｈ２）を原料ガスとし、流量を３５０ｓｃｃｍ（ＷＦ６）及び２２００ｓｃｃｍ（Ｈ２）、加熱温度を３５０℃、圧力を１０．６ｋＰａ（８０Ｔｏｒｒ）とすることができる。このとき、以下に示した反応式［６］によって、六フッ化タングステン（ＷＦ６）は、水素（Ｈ２）で還元されて、タングステン（Ｗ）として成長する。
ＷＦ６＋３Ｈ２→Ｗ＋６ＨＦ・・・・［６］
このようなタングステンの成長反応は、形成核として機能する第３導電膜９ＡＹの表面で限定的に生じる。つまり、第４導電膜９ＢＸは、第３導電膜９ＡＹで構成された溝部３０Ｘの内壁を均一の厚さで覆うように成長する。ここで、第４導電膜９ＢＸの厚さとは、溝部３０Ｘの内壁面に垂直方向となる第４導電膜９ＢＸの高さである。溝部３０Ｘは、第４導電膜９ＢＸによって新たな溝部３０Ｘａとなっている。
【００４２】
第４導電膜の形成を継続して、トレンチ３０の下部を埋めるように第４導電膜９Ｂを形成する（図１２、Ｓ６）。トレンチ３０の下部には、導電層９及びバリア膜８で構成される埋め込みゲート電極１１が形成される。導電層９は、第３導電膜９ＡＹと第４導電膜９Ｂで構成されるが、夫々の金属膜は一体化して１つの導電層９となっている。第４導電膜９Ｂの上面の位置は、第３導電膜９ＡＹの位置よりも高くなる。バリア膜８の第１最上面８ｃにおける第３導電膜９ＡＡ、並びにトレンチ側面における第３導電膜９ＡＢ及び第３導電膜９ＡＣを完全に除去することができる。このため、トレンチ３０の開口部上方には第４導電膜９Ｂが形成されないので、第４導電膜９Ｂの不十分な段差被覆性に起因したボイドの発生を抑制することができる。このように、第４導電膜９Ｂの高さＺ４は第３導電膜９ＡＹの高さＺ３で制御することができるので、第３導電膜９ＡＹの形成場所をトレンチ３０の下部に限定することによって、トレンチ３０の上方に第４導電膜９Ｂの閉塞が生じる事態を回避することができる。なお、トレンチ３０の幅Ｘ１（図５参照）に応じて第４導電膜９Ｂの膜厚を設定すると、導電層９の上面９ａには凹部３０Ｙが形成される。また導電層９の上方に露出したバリア膜８は、例えばドライエッチング法によって除去することができる。
【００４３】
次に、トレンチ３０の内部において、埋め込みゲート電極１１の上方を埋め込むように、例えば熱ＣＶＤ法によって、埋め込み絶縁膜１０を形成する（図１３、Ｓ７）。埋め込み絶縁膜１０は、例えばシリコン窒化膜とすることができる。次に、ＣＭＰ法によって、ワードマスク膜４の上面が露出するまで埋め込み絶縁膜１０を除去して、トレンチ３０の上部だけに埋め込み絶縁膜１０を残存させる。埋め込み絶縁膜１０によって、埋め込みゲート電極１１の上面が絶縁される。ワードマスク膜４と埋め込み絶縁膜１０とは、いずれもシリコン窒化膜で構成することができる。したがって、半導体基板１の上面１ａよりも上方に形成されたワードマスク膜４及び埋め込み絶縁膜１０は、第１層間絶縁膜として機能することができる。
【００４４】
次に、例えばフォトリソグラフィ法及びドライエッチング法によって、１つの活性領域２における隣接した埋め込みゲート電極間のワードマスク膜４を除去して、ビットコンタクト孔３１を形成する。ビットコンタクト孔３１の底面には、少なくとも活性領域２における半導体基板１を露出させる。次に、ビットコンタクト孔３１から半導体基板１の表面近傍へ不純物を注入して、第２拡散層１３を形成する。第２拡散層１３は、トランジスタＴｒのソース・ドレインの一方として機能するものであり、その上面３２はビットコンタクト孔３１の底面となる。次に、ビットコンタクト孔３１を埋め込むように、第１導電膜１４を形成する。第１導電膜１４は、例えば、熱ＣＶＤ法によって形成された不純物を含有するポリシリコン膜とすることができる。次に、第１導電膜１４の上面上に、第２導電膜１５を形成する。第２導電膜１５は、例えば、スパッタ法によって形成したタングステン膜とすることができる。次に、第２導電膜１５上に、ビットマスク膜１６を形成する。ビットマスク膜１６は、例えば、プラズマＣＶＤ法によって形成したシリコン窒化膜とすることができる。次に、例えばフォトリソグラフィ法とドライエッチング法によって、積層させた第１導電膜１４、第２導電膜１５及びビットマスク膜１６をパターニングして、第１導電膜１４及び第２導電膜１５で構成されたビット線１７を形成する。ビット線１７は、第１導電膜１４及び第２導電膜１５の積層構造としているが、第２導電膜１５だけの単層としてもよい。
【００４５】
以上より、素子分離領域５、埋め込みゲート電極１１、及びビット線１７が完成する。次に、ビット線１７を埋め込むように、第２層間絶縁膜１２を形成する。第２層間絶縁膜１２は、例えばＣＶＤ法によって形成したシリコン酸化膜とすることができる。次に、公知の製法によって、容量コンタクトプラグ２５、キャパシタ２７、及びプレート電極２８を形成する。これにより、図１〜図３に示した半導体装置１００を製造することができる。
【００４６】
以上に示した製造方法によれば、本実施形態における埋め込みゲート電極は、第４導電膜の形成核となる第３導電膜をトレンチの内部だけに留めて形成している。このような製法によれば、背景技術のように、トレンチの上方まで第４導電膜が形成されないので、第４導電膜の閉塞に起因した空洞の発生を防止して、所望の埋め込みゲート電極を確実に形成することができる。
【００４７】
比較形態として、背景技術に係る半導体装置の製造方法について説明する。図１５〜図１９に、埋め込みゲート電極の製造方法を説明するための概略部分断面図を示す。図２０に、埋め込みゲート電極の製造方法のフローチャートを示す。図１５〜図１９に示す構成要素には、第１実施形態と同じ符号を付してある。
【００４８】
まず、半導体基板１にトレンチ３０を形成する（図１５、Ｓ９１）。次に、ゲート絶縁膜７を形成する（Ｓ９２）。次に、ゲート絶縁膜７の表面７ａを覆うようにバリア膜８を形成する（Ｓ９３）。次に、バリア膜８の表面８ａを覆うように第３導電膜９９Ａを形成する（図１６、Ｓ９４）。このとき第３導電膜９９Ａは、バリア膜８の第１最上面８ｃにも形成される。次に、トレンチ３０を埋め込むように、第３導電膜９９Ａの表面に第４導電膜９９Ｂを形成する（図１７、Ｓ９５）。第３導電膜９９Ａは、第４導電膜９９Ｂと一体化するので、ここでは第４導電膜９９Ｂだけを図示している。このとき、トレンチ３０の上方には、第４導電膜９９Ｂの不十分な段差被覆性に起因した閉塞部９９ＢＡが生じる。このため、トレンチ３０の内部は完全に埋め込まれずに、空洞９９ＢＢが生じている。次に、第４導電膜９９Ｂの上部を例えばドライエッチング法により除去して、トレンチ３０の下部だけに第４導電膜９９Ｂを残存させる（図１８、Ｓ９６）。このとき、残存した第４導電膜９９Ｂには、空洞９９ＢＢに起因した溝９９ＢＣが生じている。残存した第４導電膜９９Ｂで構成される半導体装置の埋め込みゲート電極は、溝９９ＢＣによって抵抗が増大してしまう。このため、半導体装置の動作が阻害される問題が生じる。次に、トレンチ３０を完全に埋め込むように埋め込み絶縁膜１０を形成すると、半導体装置の埋め込みゲート電極が完成する（図１９、Ｓ９７）。
【００４９】
上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【００５０】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【００５１】
本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００５２】
１          半導体基板
１ａ        上面
２          活性領域
４          ワードマスク膜
４ａ        上面
５          素子分離領域
７          ゲート絶縁膜
７ａ        表面
８          バリア膜
８ａ        表面
８ｂ        上面
８ｃ        第１最上面
９          導電層
９ａ        上面
９Ａ，９ＡＸ，９ＡＹ        第３導電膜
９Ａａ      第１最上面
９Ａｂ      第２最上面
９Ｂ，９ＢＸ        第４導電膜
１０        埋め込み絶縁膜
１１        埋め込みゲート電極
１１Ａ      第１埋め込みゲート電極
１１Ｂ      第２埋め込みゲート電極
１２        第２層間絶縁膜
１３        第２拡散層
１４        第１導電膜
１５        第２導電膜
１６        ビットマスク膜
１７        ビット線
１８        第２サイドウォール絶縁膜
２０        第１サイドウォール絶縁膜
２１        第１拡散層
２１ａ      底面
２１Ａ      第１の第１拡散層
２１Ｂ      第２の第１拡散層
２５        容量コンタクトプラグ
２７        キャパシタ
２７Ａ      第１キャパシタ
２８        プレート電極
２９        素子分離溝
３０        トレンチ
３０ａ      内面
３０ｂ，３０ｃ      側面
３０Ａ      第１トレンチ
３０Ｂ      第２トレンチ
３０Ｘ，３０Ｘａ      溝部
３０Ｙ      凹部
３１        ビットコンタクト孔
３２        上面
９９Ａ      第３導電膜
９９Ｂ      第４導電膜
９９ＢＡ    閉塞部
９９ＢＢ    空洞
９９ＢＣ    溝
１００      半導体装置
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４        トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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