(57)【要約】【課題】スイッチングに要する時間を短くする。【解決手段】半導体リレー１００は、入力回路１と、出力回路４と、充放電回路５とを備える。入力回路１は、一対の入力端子Ｔ１１，Ｔ１２間に入力される入力信号に応じた出力信号を発生する。出力回路４は、出力信号に応じてオン／オフする半導体スイッチ４１，４２を有する。充放電回路５は、半導体スイッチ４１，４２のゲート容量を充放電する。充放電回路５は、半導体素子５１と、インピーダンス素子５２とを備える。半導体素子５１は、半導体スイッチ４１，４２のゲートに電気的に接続されるデプレッション型のＭＯＳＦＥＴからなる。インピーダンス素子５２は、半導体素子５１のゲート−ソース間に電気的に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対の入力端子間に電気的に接続され、前記一対の入力端子間に入力される入力信号に応じた出力信号を発生する入力回路と、
一対の出力端子間に電気的に接続されて前記出力信号に応じてオン／オフする半導体スイッチを有する出力回路と、
前記出力回路に電気的に接続され、前記半導体スイッチのゲート容量を充放電する充放電回路とを備え、
前記充放電回路は、前記半導体スイッチのゲートに電気的に接続されるデプレッション型のＭＯＳＦＥＴからなる半導体素子と、前記半導体素子のゲート−ソース間に電気的に接続されるインピーダンス素子とを備えることを特徴とする半導体リレー。
【請求項２】
前記半導体素子は、ｎチャネルのＭＯＳＦＥＴであることを特徴とする請求項１記載の半導体リレー。
【請求項３】
前記入力回路は、複数のキャパシタおよび複数のダイオードを有して前記入力信号に応じた信号を昇圧して前記出力信号として出力する昇圧回路をさらに備え、
前記インピーダンス素子は、前記複数のダイオードのうちの１つであることを特徴とする請求項１または２記載の半導体リレー。
【請求項４】
前記充放電回路は、前記半導体素子のゲート−ドレイン間に電気的に接続される抵抗をさらに備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体リレー、より詳細には入出力間を電気的に絶縁する半導体リレーに関する。
【背景技術】
【０００２】
従来、入出力間を電気的に絶縁する半導体リレーが知られており、たとえば特許文献１に開示されている。この半導体リレー装置（半導体リレー）は、入力信号により発振する発振回路と、発振信号を電磁信号に変換するインダクタ部と、この出力を整流する整流回路とを備える。また、この半導体リレーは、整流信号を充放電する充放電回路と、充放電回路によりスイッチングされる出力ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）とを備える。出力ＭＯＳＦＥＴのゲートとソースには、充放電回路の両端に発生する電位差が印加される。そして、出力ＭＯＳＦＥＴは、充放電回路の両端に発生する電位差によりオン、オフされる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２４５１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来例のような半導体リレーでは、充放電回路は、たとえば抵抗で構成される。しかしながら、充放電回路を抵抗で構成した場合、出力ＭＯＳＦＥＴ（半導体スイッチ）のゲート−ソース間に蓄積された電荷が抵抗を介して放出されるので、放電に時間を要する。このため、このような半導体リレーでは、スイッチングに要する時間が長くなるという問題があった。
【０００５】
本発明は、上記の点に鑑みてなされており、スイッチングに要する時間を短くすることを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体リレーは、一対の入力端子間に電気的に接続され、前記一対の入力端子間に入力される入力信号に応じた出力信号を発生する入力回路と、一対の出力端子間に電気的に接続されて前記出力信号に応じてオン／オフする半導体スイッチを有する出力回路と、前記出力回路に電気的に接続され、前記半導体スイッチのゲート容量を充放電する充放電回路とを備え、前記充放電回路は、前記半導体スイッチのゲートに電気的に接続されるデプレッション型のＭＯＳＦＥＴからなる半導体素子と、前記半導体素子のゲート−ソース間に電気的に接続されるインピーダンス素子とを備えることを特徴とする。
【０００７】
この半導体リレーにおいて、前記半導体素子は、ｎチャネルのＭＯＳＦＥＴであることが好ましい。
【０００８】
この半導体リレーにおいて、前記入力回路は、複数のキャパシタおよび複数のダイオードを有して前記入力信号に応じた信号を昇圧して前記出力信号として出力する昇圧回路をさらに備え、前記インピーダンス素子は、前記複数のダイオードのうちの１つであることが好ましい。
【０００９】
この半導体リレーにおいて、前記充放電回路は、前記半導体素子のゲート−ドレイン間に電気的に接続される抵抗をさらに備えることが好ましい。
【発明の効果】
【００１０】
本発明は、抵抗と比較してインピーダンスの低い半導体素子を介して半導体スイッチのゲート容量を放電することができる。したがって、本発明は、スイッチングに要する時間を短くすることができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態１に係る半導体リレーを示す概略回路図である。
【図２】図２Ａ〜図２Ｃは、それぞれ実施形態１に係る半導体リレーにおけるインピーダンス素子の一例である。
【図３】実施形態１に係る半導体リレーの動作説明図である。
【図４】比較例に係る半導体リレーを示す概略回路図である。
【図５】比較例に係る半導体リレーの動作波形図である。
【図６】実施形態１に係る半導体リレーにおける昇圧回路の他の構成を示す概略回路図である。
【図７】実施形態１に係る半導体リレーの他の構成を示す概略回路図である。
【図８】実施形態２に係る半導体リレーを示す概略回路図である。
【図９】実施形態２に係る半導体リレーの他の構成を示す概略回路図である。
【図１０】実施形態３に係る半導体リレーを示す概略回路図である。
【図１１】実施形態３に係る半導体リレーの他の構成を示す概略回路図である。
【発明を実施するための形態】
【００１２】
（実施形態１）
本発明の実施形態に係る半導体リレー１００は、図１に示すように、入力回路１と、出力回路４と、充放電回路５とを備える。入力回路１は、一対の入力端子Ｔ１１，Ｔ１２間に電気的に接続され、一対の入力端子Ｔ１１，Ｔ１２間に入力される入力信号に応じた出力信号を発生する。出力回路４は、一対の出力端子Ｔ２１，Ｔ２２間に電気的に接続されて出力信号に応じてオン／オフする半導体スイッチ４１，４２を有する。充放電回路５は、出力回路４に電気的に接続され、半導体スイッチ４１，４２のゲート容量を充放電する。
【００１３】
充放電回路５は、半導体素子５１と、インピーダンス素子５２とを備える。半導体素子５１は、半導体スイッチ４１，４２のゲートに電気的に接続されるデプレッション型のＭＯＳＦＥＴからなる。インピーダンス素子５２は、半導体素子５１のゲート−ソース間に電気的に接続される。
【００１４】
＜構成＞
以下、本発明の実施形態１に係る半導体リレー１００について詳細に説明する。本実施形態の半導体リレー１００は、たとえばメカニカルリレーのような可動接点を持たない無接点リレーである。本実施形態の半導体リレー１００は、たとえばセキュリティ機器、アミューズメント機器、医療機器や蓄電池システム、ヒータ、ＤＣモータ等の制御など、種々の用途がある。
【００１５】
本実施形態の半導体リレー１００は、図１に示すように、入力回路１と、出力回路４と、充放電回路５とを備えている。なお、図１に示す‘Ａ１’は一次側領域、‘Ａ２’は二次側領域、‘Ａ３’はキャパシタ領域をそれぞれ表している。一次側領域Ａ１、二次側領域Ａ２、キャパシタ領域Ａ３については、後述する。
【００１６】
入力回路１は、発振回路２と、昇圧回路３とを備えている。入力回路１の入力端には、一対の入力端子Ｔ１１，Ｔ１２が電気的に接続されている。また、出力回路４の出力端には、一対の出力端子Ｔ２１，Ｔ２２が電気的に接続されている。
【００１７】
一対の入力端子Ｔ１１，Ｔ１２には、たとえばマイコン（マイクロコンピュータ）が電気的に接続される。そして、マイコンが出力する電気信号が、入力信号として一対の入力端子Ｔ１１，Ｔ１２に入力される。また、一対の出力端子Ｔ２１，Ｔ２２には、負荷と当該負荷に電力を供給する電源とが電気的に接続される。
【００１８】
発振回路２は、たとえばＲＣ発振回路で構成される。発振回路２は、一対の入力端子Ｔ１１，Ｔ１２間に電圧が印加される（すなわち、入力信号が入力される）と、発振を開始する。そして、発振回路２は、発振を開始することにより、パルス波を発生する。また、発振回路２は、一対の入力端子Ｔ１１，Ｔ１２間に電圧が印加されなくなる（すなわち、入力信号が入力されなくなる）と、発振を停止する。そして、発振回路２は、発振を停止することにより、パルス波の発生を停止する。
【００１９】
また、発振回路２は、ＮＯＴゲートを有している。そして、発振回路２は、ＮＯＴゲートを介さないパルス波（第１発振信号Ｓ１）と、ＮＯＴゲートを介するパルス波（第２発振信号Ｓ２）とを出力する。第１発振信号Ｓ１と第２発振信号Ｓ２とは、互いに逆位相である（図３参照）。
【００２０】
昇圧回路３は、複数（ここでは、２つ）のキャパシタ３１，３２と、複数（ここでは、３つ）のダイオード３３，３４，３５とで構成される、いわゆるチャージポンプ式の回路である。キャパシタ３１の第１電極は、発振回路２の高圧側の第１出力端に電気的に接続されている。キャパシタ３１の第２電極は、ダイオード３３のアノードに電気的に接続されている。キャパシタ３２の第１電極は、発振回路２の低圧側の第２出力端に電気的に接続されている。キャパシタ３２の第２電極は、ダイオード３４のカソードに電気的に接続されている。
【００２１】
ダイオード３３のカソードは、充放電回路５の高圧側の第１入力端に電気的に接続されている。ダイオード３４のアノードは、充放電回路５の低圧側の第２入力端に電気的に接続されている。ダイオード３５は、キャパシタ３２およびダイオード３４の接続点と、キャパシタ３１およびダイオード３３の接続点との間に電気的に接続されている。また、ダイオード３５のアノードはキャパシタ３２およびダイオード３４の接続点に、カソードはキャパシタ３１およびダイオード３３の接続点に電気的に接続されている。
【００２２】
キャパシタ３１には、発振回路２から第１発振信号Ｓ１が入力される。また、キャパシタ３２には、発振回路２から第２発振信号Ｓ２が入力される。そして、昇圧回路３は、入力される第１発振信号Ｓ１および第２発振信号Ｓ２、すなわちパルス波を昇圧して出力する。言い換えれば、昇圧回路３は、入力信号に応じた信号（第１発振信号Ｓ１および第２発振信号）を昇圧して出力信号として出力する。
【００２３】
ここで、キャパシタ３１，３２の第１電極は、それぞれ発振回路２（すなわち、入力側の回路）に電気的に接続されている。また、キャパシタ３１，３２の第２電極は、それぞれ出力回路４および充放電回路５（すなわち、出力側の回路）に電気的に接続されている。したがって、本実施形態の半導体リレー１００では、昇圧回路３のキャパシタ３１，３２により、入出力間が電気的に絶縁されている。
【００２４】
出力回路４は、２つの半導体スイッチ４１，４２で構成されている。半導体スイッチ４１，４２は、いずれもｎチャネルのエンハンスメント型ＭＯＳＦＥＴである。半導体スイッチ４１のドレインは、出力端子Ｔ２１に電気的に接続されている。半導体スイッチ４２のドレインは、出力端子Ｔ２２に電気的に接続されている。また、半導体スイッチ４１のゲートおよび半導体スイッチ４２のゲートは、いずれも充放電回路５の高圧側の第１出力端に電気的に接続されている。そして、半導体スイッチ４１のソースおよび半導体スイッチ４２のソースは、いずれも充放電回路５の低圧側の第２出力端に電気的に接続されている。つまり、半導体スイッチ４１，４２は、一対の出力端子Ｔ２１，Ｔ２２間に直列に電気的に接続されている。半導体スイッチ４１，４２は、いずれも入力回路１の出力信号に応じてオン／オフする。
【００２５】
充放電回路５は、出力回路４に電気的に接続されている。充放電回路５は、半導体素子５１と、インピーダンス素子５２とで構成されている。半導体素子５１は、ｎチャネルのデプレッション型ＭＯＳＦＥＴである。半導体素子５１のドレインは、昇圧回路３の高圧側の第１出力端に電気的に接続されている。半導体素子５１のゲートは、昇圧回路３の低圧側の第２出力端に電気的に接続されている。また、半導体素子５１のソースは、インピーダンス素子５２を介して昇圧回路３の低圧側の第２出力端に電気的に接続されている。言い換えれば、インピーダンス素子５２は、半導体素子５１のゲート−ソース間に電気的に接続されている。
【００２６】
インピーダンス素子５２は、たとえば図２Ａに示すように、ダイオード５２１で構成される。この場合、ダイオード５２１は、アノードが半導体素子５１のソースに、カソードが半導体素子５１のゲートに電気的に接続される。また、インピーダンス素子５２は、たとえば図２Ｂに示すように、抵抗５２２で構成されていてもよい。その他、インピーダンス素子５２は、たとえば図２Ｃに示すように、ｎチャネルのエンハンスメント型ＭＯＳＦＥＴからなる半導体素子５２３で構成されていてもよい。この場合、半導体素子５２３のソースが半導体素子５１のゲートに、半導体素子５２３のドレインが半導体素子５１のソースに電気的に接続される。また、半導体素子５２３のゲート−ドレイン間は電気的に接続される。このため、半導体素子５２３は抵抗として機能する。
【００２７】
もちろん、インピーダンス素子５２は、上記のダイオード５２１、抵抗５２２、半導体素子５２３に限定されず、他の構成であってもよい。また、インピーダンス素子５２は、単一の部品のみならず、複数の部品で構成されていてもよい。たとえば、インピーダンス素子５２は、ダイオード５２１などの１種類の部品を複数組み合わせて構成されていてもよい。その他、インピーダンス素子５２は、ダイオード５２１、抵抗５２２、半導体素子５２３などの複数種類の部品を組み合わせて構成されていてもよい。
【００２８】
＜動作＞
以下、本実施形態の半導体リレー１００の動作について説明する。なお、以下の説明では、図１に示すように、キャパシタ３１およびダイオード３３の接続点を「点Ｐ１」、ダイオード３３および半導体素子５１の接続点を「点Ｐ２」とする。また、以下の説明では、キャパシタ３２およびダイオード３４の接続点の電位を基準電位とする。さらに、以下の説明では、第１発振信号Ｓ１および第２発振信号Ｓ２は、図３に示すように、いずれも電圧値‘Ｖ１’および電圧値‘Ｖ２’（＞Ｖ１）の２値を交互に繰り返すパルス波とする。なお、本実施形態の半導体リレー１００では、低圧側の入力端子Ｔ１２が回路グランドに電気的に接続されているため、電圧値‘Ｖ２’は零である。
【００２９】
一対の入力端子Ｔ１１，Ｔ１２に入力信号が入力されると、発振回路２は、第１発振信号Ｓ１および第２発振信号Ｓ２を出力する。第１発振信号Ｓ１および第２発振信号Ｓ２が昇圧回路３に入力されると、点Ｐ１には、電圧値‘２Ｖ１−Ｖｆ’および電圧値‘Ｖ１−Ｖｆ’の２値を交互に繰り返すパルス波が発生する。なお、電圧値‘Ｖｆ’は、ダイオード３３〜３５の順方向電圧を表している。そして、点Ｐ２には、電圧値がおよそ‘２Ｖ１−２Ｖｆ’である脈流電圧が発生する。つまり、昇圧回路３は、第１発振信号Ｓ１（第２発振信号Ｓ２）の電圧の振幅を約２倍に昇圧した出力信号を出力する。
【００３０】
ここで、一対の入力端子Ｔ１１，Ｔ１２に入力信号を入力した直後においては、半導体素子５１はオン状態にあり、そのドレイン−ソース間は低インピーダンス状態である。したがって、昇圧回路３から出力される電流が半導体素子５１およびインピーダンス素子５２を流れる。すると、インピーダンス素子５２において電圧降下が生じ、この電圧降下によって半導体素子５１のドレイン−ソース間が低インピーダンス状態から高インピーダンス状態になる。つまり、半導体素子５１がオフ状態に移行する。このため、昇圧回路３から出力される電流は、出力回路４の半導体スイッチ４１，４２のゲートに流れ込む。
【００３１】
つまり、充放電回路５は、一対の入力端子Ｔ１１，Ｔ１２に入力信号が入力されると、半導体スイッチ４１，４２のゲート容量を充電する。すると、半導体スイッチ４１，４２のドレイン−ソース間が高インピーダンス状態から低インピーダンス状態に移行することで、半導体スイッチ４１，４２がオン状態に移行する。このため、一対の出力端子Ｔ２１，Ｔ２２間が導通する。なお、「ゲート容量」とは、半導体スイッチ４１，４２のゲート−ソース間に存在するキャパシタ（一般的に、「ゲート入力容量」という）、およびゲート−ドレイン間に存在するキャパシタ（一般的に、「ゲート出力容量」という）である。
【００３２】
一対の入力端子Ｔ１１，Ｔ１２に入力信号が入力されなくなると、昇圧回路３から電流が出力されなくなるため、インピーダンス素子５２において電圧降下が生じなくなり、半導体素子５１がオン状態に移行する。すると、半導体素子５１のドレイン−ソース間が高インピーダンス状態から低インピーダンス状態になるため、半導体スイッチ４１，４２のゲート容量は、半導体素子５１を介した経路で急速に放電される。そして、半導体スイッチ４１，４２のドレイン−ソース間が低インピーダンス状態から高インピーダンス状態に移行することで、半導体スイッチ４１，４２がオフ状態に移行する。
【００３３】
つまり、一対の入力端子Ｔ１１，Ｔ１２に入力信号が入力されている間は、半導体スイッチ４１，４２がオン状態となり、一対の出力端子Ｔ２１，Ｔ２２間が導通する。言い換えれば、本実施形態の半導体リレー１００がオン状態となる。一方、一対の入力端子Ｔ１１，Ｔ１２に入力信号が入力されていない間は、半導体スイッチ４１，４２がオフ状態となる。言い換えれば、本実施形態の半導体リレー１００がオフ状態となる。
【００３４】
＜比較例＞
ここで、本実施形態の半導体リレー１００の比較例について説明する。比較例の半導体リレー１０１は、図４に示すように、充放電回路５の代わりに抵抗１０２を備えている。抵抗１０２は、半導体素子５１と比較して高い抵抗値（たとえば、数ＭΩ〜数十ＭΩ）を有している。
【００３５】
以下、比較例の半導体リレー１０１の動作について簡単に説明する。一対の入力端子Ｔ１１，Ｔ１２に入力信号が入力されると、昇圧回路３から出力される電流が半導体スイッチ４１，４２のゲートに流れ込む。すると、半導体スイッチ４１，４２のゲート容量が充電され、半導体スイッチ４１，４２がオン状態に移行する。このため、一対の出力端子Ｔ２１，２２間が導通する。一対の入力端子Ｔ１１，Ｔ１２に入力信号が入力されなくなると、半導体スイッチ４１，４２のゲート容量は、抵抗１０２を介して放電される。そして、半導体スイッチ４１，４２がオフ状態に移行する。
【００３６】
比較例の半導体リレー１０１では、高インピーダンスの抵抗１０２を介して半導体スイッチ４１，４２のゲート容量を放電するため、時定数が大きいことにより半導体スイッチ４１，４２に蓄積された電荷が放出され難い。このため、比較例の半導体リレー１０１では、図５に示すように、半導体スイッチ４１，４２が低インピーダンス状態（同図の‘Ｌ’）から高インピーダンス状態（同図の‘Ｈ’）に移行する時間が長くなる。つまり、比較例の半導体リレー１０１では、オン状態からオフ状態に移行する時間が長くなり、スイッチングに要する時間が長くなる。
【００３７】
＜効果＞
以下、本実施形態の半導体リレー１００の効果について、比較例の半導体リレー１０１との比較を交えて説明する。本実施形態の半導体リレー１００は、上述のように充放電回路５を備えている。このため、半導体スイッチ４１，４２のゲート容量は、抵抗１０２よりもインピーダンスが低い半導体素子５１を介して放電される。したがって、本実施形態の半導体リレー１００は、比較例の半導体リレー１０１と比較して、半導体スイッチ４１，４２が低インピーダンス状態から高インピーダンス状態に移行する時間が短い。つまり、本実施形態の半導体リレー１００は、比較例の半導体リレー１０１と比較して、オン状態からオフ状態に移行する時間、言い換えればスイッチングに要する時間を短くすることができる。
【００３８】
ここで、本実施形態の半導体リレー１００では、昇圧回路３は、２つのキャパシタ３１，３２を用いたチャージポンプ式の回路で構成されているが、更に多数のキャパシタを用いたチャージポンプ式の回路で構成されていてもよい。たとえば、昇圧回路３の代わりに、図６に示す昇圧回路６で構成されていてもよい。この場合、入力回路１は、発振回路２と、昇圧回路６とで構成される。
【００３９】
昇圧回路６は、図６に示すように、複数（ここでは、４つ）のキャパシタ６１，６２，６３，６４と、複数（ここでは、５つ）のダイオード６５，６６，６７，６８，６９とで構成されている。キャパシタ６１，６３の各々の第１電極は、発振回路２の高圧側の第１出力端に電気的に接続されている。また、キャパシタ６２，６４の各々の第１電極は、発振回路２の低圧側の第２出力端に電気的に接続されている。
【００４０】
ダイオード６５のアノードはキャパシタ６１の第２電極に、カソードは充放電回路５の高圧側の第１入力端に電気的に接続されている。ダイオード６６のアノードは充放電回路５の低圧側の第２入力端に、カソードはキャパシタ６４の第２電極に電気的に接続されている。ダイオード６７のアノードはキャパシタ６４の第２電極に、カソードはキャパシタ６３の第２電極に電気的に接続されている。ダイオード６８のアノードはキャパシタ６３の第２電極に、カソードはキャパシタ６２の第２電極に電気的に接続されている。ダイオード６９のアノードはキャパシタ６２の第２電極に、カソードはキャパシタ６１の第２電極に電気的に接続されている。
【００４１】
キャパシタ６１，６３には、発振回路２から第１発振信号Ｓ１が入力される。また、キャパシタ６２，６４には、発振回路２から第２発振信号Ｓ２が入力される。そして、昇圧回路６は、入力信号の電圧を約４倍に昇圧した出力信号を出力する。
【００４２】
また、上述した出力回路４および充放電回路５の回路構成は一例に過ぎず、適宜変更可能である。たとえば、充放電回路５は、図７に示すように、ｐチャネルのデプレッション型ＭＯＳＦＥＴからなる半導体素子５１と、インピーダンス素子５２とで構成されていてもよい。言い換えれば、半導体素子５１は、ｐチャネルのデプレッション型ＭＯＳＦＥＴであってもよい。
【００４３】
半導体素子５１のドレインは、昇圧回路３の低圧側の第２出力端に電気的に接続されている。半導体素子５１のゲートは、昇圧回路３の高圧側の第１出力端に電気的に接続されている。また、半導体素子５１のソースは、インピーダンス素子５２を介して昇圧回路３の高圧側の第１出力端に電気的に接続されている。つまり、インピーダンス素子５２は、半導体素子５１のゲート−ソース間に電気的に接続されている。また、インピーダンス素子５２は、半導体素子５１がｎチャネルのデプレッション型ＭＯＳＦＥＴである場合は低圧側のラインに電気的に接続されていたが、この構成では高圧側のラインに電気的に接続される。
【００４４】
この構成では、一対の入力端子Ｔ１１，Ｔ１２に入力信号を入力すると、半導体素子５１がオフ状態に移行する。このため、昇圧回路３から出力される電流が、出力回路４の半導体スイッチ４１，４２のゲートに流れ込む。つまり、充放電回路５は、一対の入力端子Ｔ１１，Ｔ１２に入力信号が入力されると、半導体スイッチ４１，４２のゲート容量を充電する。一対の入力端子Ｔ１１，Ｔ１２に入力信号が入力されなくなると、半導体素子５１がオン状態に移行する。このため、半導体スイッチ４１，４２のゲート容量は、半導体素子５１を介した経路で急速に放電される。つまり、この構成でも、充放電回路５は、半導体素子５１をｎチャネルのデプレッション型ＭＯＳＦＥＴで構成した場合と同様に機能する。
【００４５】
なお、ｎチャネルのデプレッション型ＭＯＳＦＥＴは、同程度の性能を発揮するｐチャネルのデプレッション型ＭＯＳＦＥＴと比較してサイズが小さい。このため、半導体素子５１をｎチャネルのデプレッション型ＭＯＳＦＥＴで構成する場合、半導体素子５１をｐチャネルのデプレッション型ＭＯＳＦＥＴで構成する場合と比較して、小型化を図ることができる。
【００４６】
また、出力回路４の半導体スイッチ４１，４２は、エンハンスメント型ＭＯＳＦＥＴを用いた構成に限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等を用いて構成されていてもよい。
【００４７】
なお、本実施形態の半導体リレー１００では、出力回路４は２つの半導体スイッチ４１，４２で構成されているが、他の構成であってもよい。たとえば、出力回路４は、１つの半導体スイッチで構成されていてもよいし、多数（３つ以上）の半導体スイッチで構成されていてもよい。
【００４８】
（実施形態２）
以下、本発明の実施形態２に係る半導体リレー２００について図面を用いて説明する。ただし、本実施形態の半導体リレー２００の基本的な構成は、実施形態１の半導体リレー１００と共通であるので、共通する部位には同一の番号を付して説明を省略する。
【００４９】
本実施形態の半導体リレー２００では、図８に示すように、昇圧回路３のダイオード３４が充放電回路５のインピーダンス素子５２として用いられている。具体的には、半導体素子５１のゲートが、ダイオード３４のアノードに電気的に接続されるのではなく、カソードに電気的に接続されている。
【００５０】
つまり、本実施形態の半導体リレー２００において、入力回路１は、複数のキャパシタ３１，３２および複数のダイオード３３〜３５を有して入力信号に応じた信号を昇圧して出力信号として出力する昇圧回路３をさらに備えている。ここでは、「入力信号に応じた信号」は、第１発振信号Ｓ１および第２発振信号Ｓ２である。そして、インピーダンス素子５２は、複数のダイオード３３〜３５のうちの１つ（ここでは、ダイオード３４）である。
【００５１】
上述のように、本実施形態の半導体リレー２００は、昇圧回路３を構成するダイオード３３〜３５のうちの１つ（ダイオード３４）を、充放電回路５のインピーダンス素子５２として兼用している。したがって、本実施形態の半導体リレー２００は、実施形態１の半導体リレー１００と比較して、充放電回路５の回路構成を簡略化することができる。
【００５２】
上述した充放電回路５の回路構成は一例に過ぎず、適宜変更可能である。たとえば、図９に示すように、半導体素子５１がｐチャネルのデプレッション型ＭＯＳＦＥＴである場合は、インピーダンス素子５２は、昇圧回路３のダイオード３３である。
【００５３】
なお、本実施形態の半導体リレー２００は、インピーダンス素子５２として用いられるダイオードに加えて、さらにインピーダンス素子を備えていてもよい。たとえば、本実施形態の半導体リレー２００は、ダイオード３４（またはダイオード３３）と直列に電気的に接続される抵抗を、インピーダンス素子として備えていてもよい。
【００５４】
（実施形態３）
以下、本発明の実施形態３に係る半導体リレー３００について図面を用いて説明する。ただし、本実施形態の半導体リレー３００の基本的な構成は、実施形態１の半導体リレー１００と共通であるので、共通する部位には同一の番号を付して説明を省略する。
【００５５】
本実施形態の半導体リレー３００では、図１０に示すように、充放電回路５が抵抗５３をさらに備えている。抵抗５３は、半導体素子５１のゲート−ドレイン間に電気的に接続されている。
【００５６】
以下、本実施形態の半導体リレー３００の動作のうち、実施形態１，２の半導体リレー１００，２００の動作と異なる点について簡単に説明する。一対の入力端子Ｔ１１，Ｔ１２に入力信号が入力されなくなると、半導体素子５１がオン状態に移行し、半導体素子５１のドレイン−ソース間が高インピーダンス状態から低インピーダンス状態となる。ここで、本実施形態の半導体リレー３００では、半導体素子５１のゲートが抵抗５３を介してドレインに電気的に接続されているため、高電位側のラインの電位が上がると、これに引っ張られてゲートの電位が上がる。つまり、本実施形態の半導体リレー３００では、半導体素子５１のゲート電圧が高くなり易い。このため、本実施形態の半導体リレー３００では、実施形態１，２の半導体リレー１００，２００と比較して、半導体素子５１のドレイン−ソース間のインピーダンスがさらに低下する。したがって、本実施形態の半導体リレー３００は、実施形態１，２の半導体リレー１００，２００と比較して、半導体スイッチ４１，４２のゲート容量をより早く放電することができる。
【００５７】
上述した充放電回路５の回路構成は一例に過ぎず、適宜変更可能である。たとえば、図１１に示すように、半導体素子５１がｐチャネルのデプレッション型ＭＯＳＦＥＴである場合も、抵抗５３は、半導体素子５１のゲート−ドレイン間に電気的に接続される。この構成では、半導体素子５１がオン状態に移行する際に、半導体素子５１のゲート電圧が低くなり易い。この構成でも、実施形態１，２の半導体リレー１００，２００と比較して、半導体素子５１のドレイン−ソース間のインピーダンスがさらに低下するので、半導体スイッチ４１，４２のゲート容量をより早く放電することができる。
【００５８】
また、本実施形態の半導体リレー３００は、実施形態２の半導体リレー２００と同様に、昇圧回路３を構成する複数のダイオード３３〜３５のうちの１つをインピーダンス素子５２として兼用する構成であってもよい。もちろん、インピーダンス素子５２として用いられるダイオードに加えて、さらにインピーダンス素子を備えていてもよい。
【００５９】
以上、本発明の実施形態１〜３の半導体リレー１００，２００，３００について詳細に説明した。但し、以上に説明した構成は、本発明の一例に過ぎず、本発明は上記の各実施形態に限定されることはなく、これら実施形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。
【００６０】
ところで、実施形態１〜３の半導体リレー１００，２００，３００は、いずれも入力回路１（発振回路２および昇圧回路３）と、出力回路４と、充放電回路５とを１つの半導体チップに集積した半導体集積回路で構成されている。また、これらの回路は、たとえば図１（または図６）に示すように、一次側領域Ａ１、二次側領域Ａ２、キャパシタ領域Ａ３に分かれて形成されている。
【００６１】
一次側領域Ａ１は、キャパシタ３１，３２（またはキャパシタ６１〜６４）よりも一対の入力端子Ｔ１１，Ｔ１２側に位置する領域である。ここでは、一次側領域Ａ１は、発振回路２が形成される領域である。二次側領域Ａ２は、キャパシタ３１，３２（またはキャパシタ６１〜６４）よりも一対の出力端子Ｔ２１，Ｔ２２側に位置する領域である。ここでは、二次側領域Ａ２は、昇圧回路３のうちキャパシタ３１，３２（またはキャパシタ６１〜６４）を除いた回路、出力回路４および充放電回路５が形成される領域である。キャパシタ領域Ａ３は、キャパシタ３１，３２（またはキャパシタ６１〜６４）が形成される領域である。
【００６２】
このように１つの半導体チップに一次側領域Ａ１、二次側領域Ａ２、キャパシタ領域Ａ３を形成する技術は周知である。たとえば、このような技術は、公知の文献〔“10 Ω 370 V High Voltage Switches for Line Circuit Application”, IEEE JOURNAL OFSOLID-STATE CIRCUITS, Vol.19, NO.3, JUNE 1984〕に開示されている。
【００６３】
この文献には、ＣＭＯＳ論理回路（一次側領域に相当）と、双方向ＴＲＩＭＯＳスイッチ（二次側領域に相当）とを、面積が１９ｍｍ２の１つの半導体チップに形成する点が記載されている。また、この文献には、制御論理回路に対して全てのスイッチがフローティングポジションにある（すなわち、電気的に絶縁されている）点、および情報（信号）の伝送がカップリングキャパシタを介して行われる点が記載されている。また、この文献には、カップリングキャパシタは、第１電極がポリシリコンで形成され、第２電極が基板および金属層で形成される、いわゆるサンドイッチ型のキャパシタ（sandwich-type capacitors）である点が記載されている。なお、ポリシリコンは厚さ５００ｎｍの酸化膜であり、金属層は厚さ１μｍのシリコン層によってポリシリコンから電気的に絶縁されている。
【００６４】
また、実施形態１〜３の半導体リレー１００，２００，３００では、一次側領域Ａ１とキャパシタ領域Ａ３とが配線により電気的に接続されており、同様に、二次側領域Ａ２とキャパシタ領域Ａ３とが配線により電気的に接続されている。そして、キャパシタ領域Ａ３は、一次側領域Ａ１および二次側領域Ａ２の両方に跨らない（つまり、半導体チップの厚さ方向において重ならない）ように形成されている。さらに、キャパシタ領域Ａ３に形成されるキャパシタ３１，３２（またはキャパシタ６１〜６４）は、いずれも上記のように一次側領域Ａ１および二次側領域Ａ２と配線により電気的に接続されていることから、いわゆるフローティング状態ではない。
【００６５】
したがって、実施形態１〜３の半導体リレー１００，２００，３００は、いずれもキャパシタ領域Ａ３が一次側領域Ａ１および二次側領域Ａ２のいずれにも跨って形成されていないため、配線のレイアウトの自由度が高い。つまり、実施形態１〜３の半導体リレー１００，２００，３００は、半導体チップのレイアウトの自由度が高い。
【００６６】
なお、ここでは、入力回路１と、出力回路４と、充放電回路５とを１つの半導体チップに集積した場合について説明したが、一例に過ぎず、他の構成であってもよい。たとえば、実施形態１〜３の半導体リレー１００，２００，３００は、入力回路１および充放電回路５が形成された半導体チップと、出力回路４が形成された別の半導体チップとをボンディングワイヤで電気的に接続して構成されていてもよい。
【符号の説明】
【００６７】
１００，２００，３００  半導体リレー
１  入力回路
２  発振回路
３，６  昇圧回路
３１，３２  キャパシタ
６１〜６４  キャパシタ
４  出力回路
４１，４２  半導体スイッチ
５  充放電回路
５１  半導体素子
５２  インピーダンス素子
Ｓ１  第１発振信号
Ｓ２  第２発振信号
Ｔ１１，Ｔ１２  入力端子
Ｔ２１，Ｔ２２  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2016208235.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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