(57)【要約】【課題】リフレッシュ動作による情報の保持が必要な半導体装置において、情報保持特性の低下によるリフレッシュ不良を防止する。【解決手段】リフレッシュすべきワード線のロウアドレスを示す第１のロウアドレスＲＡＤＤａを出力するリフレッシュカウンタ４１と、メモリセルアレイに対するアクセス履歴に基づいて、追加的にリフレッシュすべきワード線のロウアドレスを示す第２のロウアドレスＲＡＤＤｂを出力するアドレス発生部と、ロウアドレスＲＡＤＤａ，ＲＡＤＤｂのいずれか一方を選択する選択回路４２を備える。本発明によれば、情報保持特性の低下したメモリセルに対応するワード線を追加的にリフレッシュすることができることから、メモリセルへのアクセス履歴に関わらず、正しく情報を保持することが可能となる。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数の揮発性メモリセルと、
前記複数の揮発性メモリセルにそれぞれ接続される複数のワード線と、
前記複数のワード線に其々対応する複数のカウンタ回路を含み、前記複数のカウンタ回路は各々に対応するワード線が第１の回数連続して選択された場合に自身のカウント値を更新し、前記第１の回数連続して活性化されない場合に自身のカウント値を保持し、前記自身のカウント値が第２の値を超えた後に、当該ワード線に隣接するワード線のロウアドレスを出力し、前記ロウアドレスに対応するワード線に接続される前記複数の揮発性メモリセルへのリフレッシュ制御を行うリフレッシュ制御回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記リフレッシュ制御回路は、前記複数のワード線のうち選択すべきワード線を示すロウアドレスが内部コマンドに同期して前記第１の回数連続して入力された場合にヒット信号を活性化させる連続アクセス検出回路を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記連続アクセス検出回路は、前記選択すべきワード線を示すロウアドレスが前記内部コマンドに同期して２回連続して入力された場合に判定信号を活性化させる同一アドレス判定部を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記連続アクセス検出回路は、前記判定信号が活性化している状態で前記内部コマンドをカウントする連続アクセスカウンタをさらに含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ヒット信号は、前記連続アクセスカウンタのカウント値が所定値に達したことに応答して活性化することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記判定信号が活性化していない状態で前記内部コマンドが入力された場合、前記連続アクセスカウンタのカウント値がリセットされることを特徴とする請求項５に記載の半導体装置。
【請求項７】
リフレッシュ動作による情報の保持が必要な複数のメモリセルがそれぞれ接続され、それぞれ対応するロウアドレスが割り当てられた第１及び第２のワード線を含む複数のワード線と、
前記ロウアドレスに基づいて前記複数のワード線にアクセスするロウデコーダと、
前記第１のワード線が第１の回数連続してアクセスされた後、前記第１のワード線がさらに連続してアクセスされた回数をカウントするアクセスカウント部と、
前記アクセスカウント部のカウント値が所定値に達したことに応答して、前記ロウデコーダに前記第２のワード線のロウアドレスを供給するアドレス発生部と、を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、リフレッシュ動作による情報の保持が必要な半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体メモリデバイスであるＤＲＡＭ（Dynamic Random Access Memory）は、セルキャパシタに蓄積された電荷によって情報を記憶するため、定期的にリフレッシュ動作を行わなければ情報が消失してしまう。このため、ＤＲＡＭを制御するコントロールデバイスからは、リフレッシュ動作を指示するリフレッシュコマンドが定期的に発行される（特許文献１参照）。リフレッシュコマンドは、１リフレッシュサイクル（例えば６４ｍｓｅｃ）の期間に全てのワード線が必ず１回リフレッシュされる頻度でコントロールデバイスから発行される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２５８２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、メモリセルへのアクセス履歴によっては、所定のメモリセルの情報保持特性が低下することがあった。そして、所定のメモリセルの情報保持時間が１リフレッシュサイクル未満に低下すると、１リフレッシュサイクルの期間に全てのワード線が１回リフレッシュされる頻度でリフレッシュコマンドを発行しても、一部の情報が失われるおそれがあった。
【課題を解決するための手段】
【０００５】
本発明の一側面による半導体装置は、複数の揮発性メモリセルと、前記複数の揮発性メモリセルにそれぞれ接続される複数のワード線と、前記複数のワード線に其々対応する複数のカウンタ回路を含み、前記複数のカウンタ回路は各々に対応するワード線が第１の回数連続して選択された場合に自身のカウント値を更新し、前記第１の回数連続して活性化されない場合に自身のカウント値を保持し、前記自身のカウント値が第２の値を超えた後に、当該ワード線に隣接するワード線のロウアドレスを出力し、前記ロウアドレスに対応するワード線に接続される前記複数の揮発性メモリセルへのリフレッシュ制御を行うリフレッシュ制御回路と、を備えることを特徴とする。
【０００６】
本発明の他の側面による半導体装置は、リフレッシュ動作による情報の保持が必要な複数のメモリセルがそれぞれ接続され、それぞれ対応するロウアドレスが割り当てられた第１及び第２のワード線を含む複数のワード線と、前記ロウアドレスに基づいて前記複数のワード線にアクセスするロウデコーダと、前記第１のワード線が第１の回数連続してアクセスされた後、前記第１のワード線がさらに連続してアクセスされた回数をカウントするアクセスカウント部と、前記アクセスカウント部のカウント値が所定値に達したことに応答して、前記ロウデコーダに前記第２のワード線のロウアドレスを供給するアドレス発生部と、を備えることを特徴とする半導体装置。
【発明の効果】
【０００７】
本発明によれば、情報保持特性の低下したメモリセルに対応するワード線が追加的にリフレッシュされることから、メモリセルへのアクセス履歴に関わらず、正しく情報を保持することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】メモリセルアレイ１１の一部を拡大して示す回路図である。
【図３】ビット線を共有する２つのメモリセルＭＣの断面図であり、ワード線ＷＬが半導体基板４に埋め込まれたトレンチゲート型のセルトランジスタＴｒを有している。
【図４】第１の実施形態によるリフレッシュ制御回路４０の回路図である。
【図５】（ａ）はアドレスポインタ６２の回路図であり、（ｂ）はアドレスポインタ６２の機能を説明するための模式図である。
【図６】第１の実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作を説明するためのタイミング図である。
【図７】本発明の第２の実施形態におけるメモリセルアレイ１１の構造を示す略平面図である。
【図８】第２の実施形態によるリフレッシュ制御回路４０の回路図である。
【図９】アクセスカウント部１００のブロック図である。
【図１０】連続アクセス検出回路１７０の回路図である。
【図１１】連続アクセス検出回路１７０の動作を説明するための第１のタイミング図である。
【図１２】連続アクセス検出回路１７０の動作を説明するための第２のタイミング図である。
【図１３】コマンド制御回路１６０の回路図である。
【図１４】外部からアクティブコマンドＡＣＴが発行された場合におけるコマンド制御回路１６０の動作を説明するためのタイミング図である。
【図１５】外部からリフレッシュコマンドＲＥＦが発行された場合におけるコマンド制御回路１６０の動作を説明するためのタイミング図である。
【図１６】アドレス発生部２００のブロック図である。
【図１７】追加リフレッシュカウンタ２８０及び選択信号発生回路２７０の動作を説明するためのタイミング図である。
【図１８】選択信号発生回路２７０の回路図である。
【図１９】第２の実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１１】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＤＲ３（Double Data Rate 3）型のＤＲＡＭであり、外部基板２に実装されている。外部基板２は、メモリモジュール基板あるいはマザーボードであり、外部抵抗Ｒｅが設けられている。外部抵抗Ｒｅは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路３８の基準インピーダンスとして用いられる。本実施形態においては外部抵抗Ｒｅに接地電位ＶＳＳが供給されている。
【００１２】
図１に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１３】
また、半導体装置１０には外部端子としてコマンドアドレス端子２１、リセット端子２２、クロック端子２３、データ端子２４、電源端子２５，２６、キャリブレーション端子ＺＱが設けられている。
【００１４】
コマンドアドレス端子２１は、外部からアドレス信号ＡＤＤ及びコマンド信号ＣＯＭが入力される端子である。コマンドアドレス端子２１に入力されたアドレス信号ＡＤＤは、コマンドアドレス入力回路３１を介してアドレスラッチ回路３２に供給され、ラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００１５】
コマンドアドレス端子２１に入力されたコマンド信号ＣＯＭは、コマンドアドレス入力回路３１を介してコマンドデコード回路３３に供給される。コマンドデコード回路３３は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＺＱＣなどがある。
【００１６】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるワード線ＷＬが選択される。
【００１７】
カラム信号ＩＣＯＬは、コマンド信号ＣＯＭがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＩＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＩＡＤＤにより指定されるビット線ＢＬが選択される。
【００１８】
したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、リードライトアンプ１５及び入出力回路１６を介して、データ端子２４から外部に出力される。
【００１９】
一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びリードライトアンプ１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。
【００２０】
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＯＭがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦは、リフレッシュ制御回路４０に供給される。リフレッシュ制御回路４０は、ロウデコーダ１２を制御することによって、メモリセルアレイ１１に含まれる所定のワード線ＷＬを活性化させ、これによりリフレッシュ動作を実行する回路である。リフレッシュ制御回路４０には、リフレッシュ信号ＩＲＥＦの他、アクティブ信号ＩＡＣＴ、アドレス信号ＩＡＤＤ及びリセット端子２２を介して入力されるリセット信号ＲＥＳＥＴが供給される。リフレッシュ制御回路４０の詳細については後述する。
【００２１】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してコマンドアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２２】
ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，／ＣＫが入力される。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３４に供給される。クロック入力回路３４に入力された外部クロック信号ＣＫ，／ＣＫは、内部クロック発生回路３５に供給され、これによって内部クロック信号ＩＣＬＫが生成される。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３６に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３６によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３３などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２３】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３７に供給される。内部電源発生回路３７は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、基準電位ＺＱＶＲＥＦを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、基準電位ＺＱＶＲＥＦは、キャリブレーション回路３８にて使用される基準電位である。
【００２４】
電源端子２６は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２６に供給される電源電位ＶＤＤＱ，ＶＳＳＱは入出力回路１６に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、入出力回路１６によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、入出力回路１６については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
【００２５】
キャリブレーション端子ＺＱは、キャリブレーション回路３８に接続されている。キャリブレーション回路３８は、キャリブレーション信号ＺＱＣによって活性化されると、外部抵抗Ｒｅのインピーダンス及び基準電位ＺＱＶＲＥＦを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥは入出力回路１６に供給され、これによって、入出力回路１６に含まれる出力バッファ（図示せず）のインピーダンスが指定される。
【００２６】
図２は、メモリセルアレイ１１の一部を拡大して示す回路図である。
【００２７】
図２に示すように、メモリセルアレイ１１の内部には、Ｙ方向に延在する複数のワード線ＷＬと、Ｘ方向に延在する複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。メモリセルＭＣはいわゆるＤＲＡＭセルであり、Ｎチャンネル型ＭＯＳトランジスタからなるセルトランジスタＴｒとセルキャパシタＣが直列に接続された構成を有している。セルトランジスタＴｒのゲート電極は対応するワード線ＷＬに接続され、ソース／ドレインの一方は対応するビット線ＢＬに接続され、ソース／ドレインの他方はセルキャパシタＣに接続されている。
【００２８】
メモリセルＭＣは、セルキャパシタＣに蓄積された電荷によって情報を記憶する。具体的には、セルキャパシタＣが内部電位ＶＡＲＹにチャージされている場合、つまりハイレベルにチャージされている場合には一方の論理レベル（例えば、論理値＝１）を記憶し、セルキャパシタＣが接地電位ＶＳＳにチャージされている場合、つまりローレベルにチャージされている場合には他方の論理レベル（例えば、論理値＝０）を記憶する。セルキャパシタＣに蓄積された電荷はリーク電流によって徐々に消失するため、一定の時間が経過する度にリフレッシュ動作を行う必要がある。
【００２９】
リフレッシュ動作は、アクティブ信号ＩＡＣＴに応答したロウアクセスと基本的に同じである。つまり、リフレッシュすべきワード線ＷＬを活性レベルに駆動し、これにより当該ワード線ＷＬに接続されたセルトランジスタＴｒをオンさせる。ワード線ＷＬの活性レベルは例えば内部電位ＶＰＰであり、大部分の周辺回路にて使用する内部電位ＶＰＥＲＩよりも高電位である。これにより、セルキャパシタＣが対応するビット線ＢＬに接続されるため、セルキャパシタＣに蓄積されていた電荷に応じてビット線ＢＬの電位が変動する。そして、センスアンプＳＡを活性化させることにより、対を成すビット線ＢＬ間に生じている電位差を増幅した後、ワード線ＷＬを非活性レベルに戻せば、セルキャパシタＣのチャージレベルが再生される。ワード線ＷＬの非活性レベルは、例えば接地電位ＶＳＳ未満の負電位ＶＫＫである。
【００３０】
リフレッシュ動作を行うべき周期はリフレッシュサイクルと呼ばれ、規格によって例えば６４ｍｓｅｃと定められている。したがって、各メモリセルＭＣの情報保持時間をリフレッシュサイクルよりも長くなるよう設計すれば、定期的なリフレッシュ動作によって情報を保持し続けることができる。尚、実際には各メモリセルＭＣの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しており、このため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルＭＣの情報を正しく保持することが可能である。
【００３１】
しかしながら、近年、アクセス履歴によってメモリセルＭＣの情報保持時間が低下するディスターブ現象が問題となっている。ディスターブ現象とは、あるワード線ＷＬを繰り返しアクセスすると、これに隣接する他のワード線ＷＬに接続されたメモリセルＭＣの情報保持特性が低下する現象である。例えば、図２に示すワード線ＷＬｍを繰り返しアクセスすると、これに隣接するワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたメモリセルＭＣの情報保持特性が低下する。原因については諸説あるが、例えば、隣接するワード線間に生じている寄生容量Ｃｐによるものであると考えられている。
【００３２】
つまり、所定のワード線ＷＬｍが繰り返しアクセスされると、その電位が負電位ＶＫＫから高電位ＶＰＰへ繰り返し変化するため、隣接するワード線ＷＬｍ−１，ＷＬｍ＋１を負電位ＶＫＫに固定しているにもかかわらず、寄生容量Ｃｐによるカップリングによってその電位がわずかに上昇する。これにより、ワード線ＷＬｍ−１，ＷＬｍ＋１に接続されたセルトランジスタＴｒのオフリーク電流が増大し、セルキャパシタＣのチャージレベルが通常よりも高速に失われてしまう。
【００３３】
また、以下の様な他の考えもある。図３は、ビット線を共有する２つのメモリセルＭＣの断面図であり、ワード線ＷＬが半導体基板４に埋め込まれたトレンチゲート型のセルトランジスタＴｒを有している。図３に示すワード線ＷＬｍ，ＷＬｍ＋１は、素子分離領域６によって区画された同じ活性領域内に埋め込まれており、これが活性化されると対応するソース／ドレインＳＤ間にチャネルが形成される。ソース／ドレインＳＤの一方はビット線ノードに接続され、他方はキャパシタノードに接続されている。このような断面において、ワード線ＷＬｍがアクセスされ、その後セルトランジスタＴｒをＯＦＦする（つまりチャネルが切れる）と、キャリアである浮遊電子がチャネル付近に発生する。ワード線ＷＬｍへのアクセスが繰り返されると、その浮遊電子が累積し、その累積した浮遊電子がワード線ＷＬｍ＋１側のキャパシタノードへ移動し、ＰＮジャンクションリークを誘発してセルキャパシタＣのチャージレベルを失わせる。
【００３４】
いずれにしても、このようなメカニズムによりメモリセルＭＣの情報保持時間が低下すると、情報保持時間が規格によって定められたリフレッシュサイクルを下回る危険性がある。情報保持時間がリフレッシュサイクルを下回わってしまうと、リフレッシュ動作を正しく実行しても一部のデータが消失してしまう。
【００３５】
本実施形態による半導体装置１０は、上述したディスターブ現象を考慮し、アクセス履歴に基づいて追加的なリフレッシュ動作を行う点を特徴としている。以下、半導体装置１０に備えられたリフレッシュ制御回路４０の構成及び動作について詳細に説明する。
【００３６】
図４は、第１の実施形態によるリフレッシュ制御回路４０の回路図である。
【００３７】
図４に示すように、第１の実施形態によるリフレッシュ制御回路４０は、リフレッシュカウンタ４１、アクセスカウント部５０、アドレス発生部６０及び選択回路４２を備えている。
【００３８】
リフレッシュカウンタ４１は、リフレッシュ信号ＩＲＥＦに応答してリフレッシュすべきロウアドレス（リフレッシュアドレス）ＲＡＤＤａを生成する回路である。そのカウント値であるリフレッシュアドレスＲＡＤＤａは、リフレッシュ信号ＩＲＥＦに応答して更新（インクリメント又はデクリメント）される。このため、１リフレッシュサイクルの期間にリフレッシュカウンタ４１のカウント値が一周するよう、外部からリフレッシュコマンドを複数回（例えば８ｋ回）投入すれば、１リフレッシュサイクルの期間に全てのワード線ＷＬをリフレッシュすることができる。但し、選択信号ＳＥＬが活性化している場合には、リフレッシュ信号ＩＲＥＦが入力されてもカウント値の更新は行われない。また、リセット信号ＲＥＳＥＴが入力されると、リフレッシュカウンタ４１のカウント値は初期値にリセットされる。
【００３９】
アクセスカウント部５０は、メモリセルアレイ１１に対するロウアクセスの履歴を解析する回路であり、アクセスカウンタ５１、アクセスカウンタ制御回路５２及び上限判定回路５３を含んでいる。図４に示すように、アクセスカウンタ５１は、ワード線ＷＬ０〜ＷＬｐごとに割り当てられたカウンタ回路５１０〜５１ｐによって構成されており、各カウンタ回路５１０〜５１ｐのカウントアップ又はリセットは、アクセスカウンタ制御回路５２によって行われる。カウンタ回路５１０〜５１ｐは、それぞれ複数のフリップフロップ回路を含むバイナリカウンタである。
【００４０】
アクセスカウンタ制御回路５２は、アクティブ信号ＩＡＣＴ及びアドレス信号ＩＡＤＤを受け、これらに基づいてアクセスされたワード線ＷＬに対応するカウンタ回路５１０〜５１ｐのカウントアップを行う。例えば、アクティブ信号ＩＡＣＴに同期してワード線ＷＬ０を示すアドレス信号ＩＡＤＤが第１の回数連続して入力された場合、カウントアップ信号ＵＰ０を活性化させることにより、ワード線ＷＬ０に対応するカウンタ回路５１０をカウントアップする。上記の例では、アクティブ信号ＩＡＣＴに同期してワード線ＷＬ０を示すアドレス信号ＩＡＤＤが入力された場合であっても、該アドレス信号ＩＡＤＤが第１の回数連続して入力されない限り、カウントアップ信号ＵＰ０は活性化しない。また、該アドレス信号ＩＡＤＤが第１の回数連続して入力された後は、値の異なるアドレス信号ＩＡＤＤが入力されない限り、該アドレス信号ＩＡＤＤが入力される度にカウントアップ信号ＵＰ０を活性化させても構わないし、該アドレス信号ＩＡＤＤが第１の回数連続して入力される度にカウントアップ信号ＵＰ０を活性化させても構わない。
【００４１】
特に限定されるものではないが、本実施形態においてはロウアクセス時に用いるアドレス信号ＩＡＤＤがＡ０〜Ａ１３からなる１４ビット構成である。このことは、メモリセルアレイ１１に１６ｋ本（＝２１４）のワード線ＷＬが含まれていることを意味し、この場合、アクセスカウンタ５１にも１６ｋ個のカウンタ回路が必要となる。各カウンタ回路５１０〜５１ｐのビット数（使用するフリップフロップ回路の数）についてはディスターブ特性に応じて設計すればよいが、例えば、１０ビット構成とすることができる。この場合、各カウンタ回路５１０〜５１ｐは１ｋ（＝２１０）回のカウントを行うことができる。
【００４２】
また、アクセスカウンタ制御回路５２には、リフレッシュ信号ＩＲＥＦ、リフレッシュアドレスＲＡＤＤ及び選択信号ＳＥＬも供給される。アクセスカウンタ制御回路５２は、選択信号ＳＥＬがローレベルであることを条件として、リフレッシュ信号ＩＲＥＦ及びリフレッシュアドレスＲＡＤＤに基づいて所定のカウンタ回路５１０〜５１ｐのカウント値をリセットする。例えば、選択信号ＳＥＬがローレベルである場合、リフレッシュ信号ＩＲＥＦが活性化した際にワード線ＷＬｍを示すリフレッシュアドレスＲＡＤＤが入力されると、デリート信号ＤＥＬｍ＋１を活性化させることにより、ワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１をリセットする。その意義については後述する。
【００４３】
さらに、アクセスカウンタ制御回路５２には、リセット信号ＲＥＳＥＴも供給される。アクセスカウンタ制御回路５２は、リセット信号ＲＥＳＥＴが入力されると全てのデリート信号ＤＥＬ０〜ＤＥＬｐを活性化させ、これにより全てのカウンタ回路５１０〜５１ｐのカウント値をリセットする。
【００４４】
かかる構成により、アクセスカウンタ５１には、アクティブ信号ＩＡＣＴに応答したロウアクセス履歴が蓄積される。そして、各カウンタ回路５１０〜５１ｐは、カウント値が所定の第２の値に到達すると対応する検出信号ＭＡＸ０〜ＭＡＸｐを活性化させる。検出信号ＭＡＸ０〜ＭＡＸｐは、上限判定回路５３に供給される。
【００４５】
上限判定回路５３は、検出信号ＭＡＸ０〜ＭＡＸｐのいずれかが活性化した場合、ポインタ制御信号Ｐ１，Ｐ２を順次活性化させる。ポインタ制御信号Ｐ１，Ｐ２は、アドレス発生部６０に供給される。
【００４６】
アドレス発生部６０は、追加的にリフレッシュすべきワード線のロウアドレスを生成する回路であり、図４に示すように、アドレスレジスタ６１、アドレスポインタ６２及びアドレス書き込み回路６３を含んでいる。
【００４７】
アドレスレジスタ６１は、追加的にリフレッシュすべきワード線のロウアドレスをそれぞれ格納する複数のレジスタ回路６１０〜６１ｑによって構成されている。レジスタ回路６１０〜６１ｑの選択はアドレスポインタ６２によって行われ、選択されたレジスタ回路６１０〜６１ｑに書き込むロウアドレスはアドレス書き込み回路６３によって生成される。また、アドレスレジスタ６１にはリセット信号ＲＥＳＥＴが供給されており、これが活性化すると全てのレジスタ回路６１０〜６１ｑの記憶内容がリセットされる。尚、かかるリセット動作は省略することも可能である。
【００４８】
図５（ａ）はアドレスポインタ６２の回路図であり、図５（ｂ）はアドレスポインタ６２の機能を説明するための模式図である。
【００４９】
図５（ａ）に示すように、アドレスポインタ６２は、ライトポインタ６２Ｗ及びリードポインタ６２Ｒと、選択信号生成回路６２Ｓと、ラッチ回路６２Ｌとを含んでいる。ライトポインタ６２Ｗは、ライトポイント信号ＷＰを生成するカウンタ回路であり、そのカウント値であるライトポイント信号ＷＰは、ポインタ制御信号Ｐ１，Ｐ２に応答して更新（インクリメント又はデクリメント）される。上述の通り、検出信号ＭＡＸ０〜ＭＡＸｐのいずれかが活性化すると、上限判定回路５３はポインタ制御信号Ｐ１，Ｐ２を順次活性化させるため、ライトポインタ６２Ｗは２回更新されることになる。ライトポイント信号ＷＰは、図５（ｂ）に示すように、ロウアドレスが書き込まれるレジスタ回路６１０〜６１ｑのいずれかを指定するために用いられる。図５（ｂ）に示す例では、ライトポイント信号ＷＰによってレジスタ回路６１ｊが指定されている。
【００５０】
リードポインタ６２Ｒは、リードポイント信号ＲＰを生成するカウンタ回路であり、そのカウント値であるリードポイント信号ＲＰは、ＡＮＤゲート回路Ｇの出力に応答して更新（インクリメント又はデクリメント）される。ＡＮＤゲート回路Ｇには、リフレッシュ信号ＩＲＥＦ及び後述する選択信号ＰＳＥＬが供給されており、したがって、選択信号ＰＳＥＬがハイレベルに活性化していることを条件として、リフレッシュ信号ＩＲＥＦに応答して更新される。リードポイント信号ＲＰは、図５（ｂ）に示すように、ロウアドレスが読み出されるレジスタ回路６１０〜６１ｑのいずれかを指定するために用いられる。図５（ｂ）に示す例では、リードポイント信号ＲＰによってレジスタ回路６１ｉが指定されている。このようにしてアドレスレジスタ６１から読み出されたロウアドレス（リフレッシュアドレス）ＲＡＤＤｂは、選択回路４２に供給される。
【００５１】
選択信号生成回路６２Ｓは、ライトポイント信号ＷＰとリードポイント信号ＲＰを比較する回路であり、ＷＰ＞ＲＰである場合に選択信号ＰＳＥＬをハイレベルに活性化させる。ＷＰ＝ＲＰとなった時には、選択信号ＰＳＥＬはローレベルに非活性化させる。ライトポイント信号ＷＰの値とリードポイント信号ＲＰの値が一致するのは、アドレスレジスタ６１に有効なロウアドレスが蓄積されていないことを意味する。アドレスレジスタ６１に蓄積されたロウアドレスの個数は、ライトポイント信号ＷＰの値とリードポイント信号ＲＰの値の差分（ＷＰ−ＲＰ）によって与えられる。
【００５２】
選択信号ＰＳＥＬは、ラッチ回路６２Ｌに供給される。ラッチ回路６２Ｌは、リフレッシュ信号ＩＲＥＦに応答して選択信号ＰＳＥＬをラッチし、ラッチした信号を選択信号ＳＥＬとして出力する。したがって、選択信号ＰＳＥＬの論理レベルは、次のリフレッシュ信号ＩＲＥＦに応答して選択信号ＳＥＬに反映されることになる。
【００５３】
また、ライトポインタ６２Ｗ及びリードポインタ６２Ｒにはリセット信号ＲＥＳＥＴが供給されており、これが活性化するとライトポイント信号ＷＰ及びリードポイント信号ＲＰが初期化される。
【００５４】
図４に戻って、アドレス書き込み回路６３には、アドレス信号ＩＡＤＤ及びポインタ制御信号Ｐ１，Ｐ２が供給される。アドレス書き込み回路６３は、ポインタ制御信号Ｐ１が活性化するとこれに応答してアドレス信号ＩＡＤＤの値（Ａｄｄｎ）をインクリメントしたロウアドレス（Ａｄｄｎ＋１）を生成し、これをアドレスレジスタ６１に出力する。さらに、ポインタ制御信号Ｐ２が活性化すると、これに応答してアドレス信号ＩＡＤＤの値（Ａｄｄｎ）をデクリメントしたロウアドレス（Ａｄｄｎ−１）を生成し、これをアドレスレジスタ６１に出力する。アドレスレジスタ６１に出力されるこれらのロウアドレスＡｄｄｎ＋１，Ａｄｄｎ−１は、ライトポイント信号ＷＰの値に従ってそれぞれ異なるレジスタ回路６１０〜６１ｑに格納される。
【００５５】
上記の構成により、リフレッシュカウンタ４１によってリフレッシュアドレスＲＡＤＤａが生成され、アドレス発生部６０によってリフレッシュアドレスＲＡＤＤｂが生成される。これらリフレッシュアドレスＲＡＤＤａ，ＲＡＤＤｂは、選択回路４２に供給される。選択回路４２は、これらリフレッシュアドレスＲＡＤＤａ，ＲＡＤＤｂを受け、いずれか一方をリフレッシュアドレスＲＡＤＤとしてロウデコーダ１２に出力する。具体的には、選択信号ＳＥＬがローレベルに非活性化している場合には、リフレッシュアドレスＲＡＤＤａが選択され、選択信号ＳＥＬがハイレベルに活性化している場合には、リフレッシュアドレスＲＡＤＤｂが選択される。このことは、アドレスレジスタ６１に有効なロウアドレスが蓄積されていない場合にはリフレッシュアドレスＲＡＤＤａが選択され、アドレスレジスタ６１に有効なロウアドレスが蓄積されている場合にはリフレッシュアドレスＲＡＤＤｂが選択されることを意味する。
【００５６】
次に、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作について説明する。
【００５７】
図６は、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作を説明するためのタイミング図である。
【００５８】
図６に示す例では、時刻ｔ１０に外部からアクティブコマンドＡＣＴが発行され、時刻ｔ２１，ｔ２２，ｔ２３，ｔ２４に外部からリフレッシュコマンドＲＥＦが発行されたケースを示している。図示しないが、時刻ｔ１０以前においても、アクティブコマンドＡＣＴの発行による多数回のロウアクセスが行われており、これによってロウアドレスＡｄｄｎに対応するカウンタ回路５１ｎのカウント値は、所定値−１までカウントアップされている。また、時刻ｔ１０の直前まで、ロウアドレスＡｄｄｎに対する連続したアクセスが行われており、次にロウアドレスＡｄｄｎに対してアクセスが行われると、アクセスカウンタ制御回路５２によってカウントアップ信号ＵＰｎが生成される状態にある。
【００５９】
この状態で、時刻ｔ１０にアクティブコマンドＡＣＴとともにロウアドレスＡｄｄｎが入力されると、カウントアップ信号ＵＰｎの活性化によって対応するカウンタ回路５１ｎのカウント値は所定値に達するため、時刻ｔ１１にて検出信号ＭＡＸｎが活性化する。検出信号ＭＡＸｎが活性化すると、上限判定回路５３は、時刻ｔ１２，ｔ１３にてポインタ制御信号Ｐ１，Ｐ２をそれぞれ活性化させる。これに応答して、アドレスポインタ６２に含まれるライトポインタ６２Ｗは、そのカウント値であるライトポイント信号ＷＰを時刻ｔ１２，ｔ１３にてそれぞれ更新する。図６に示す例では、時刻ｔ１２にてライトポイント信号ＷＰの値が「１」となり、時刻ｔ１３にてライトポイント信号ＷＰの値が「２」となっている。
【００６０】
また、ポインタ制御信号Ｐ１，Ｐ２の活性化に応答して、アドレス書き込み回路６３は、ロウアドレスＡｄｄｎ−１及びＡｄｄｎ＋１を順次アドレスレジスタ６１に出力する。これにより、アドレスレジスタ６１に含まれるレジスタ回路６１１にロウアドレスＡｄｄｎ−１が格納され、レジスタ回路６１２にロウアドレスＡｄｄｎ＋１が格納される。この時点においてはリードポイント信号ＲＰの値は「０」であるため、時刻ｔ１１において選択信号ＰＳＥＬはハイレベルに活性化する。しかしながら、この時点ではまだ選択信号ＳＥＬはローレベルであり、したがって選択回路４２はリフレッシュカウンタ４１の出力であるリフレッシュアドレスＲＡＤＤａを選択する。図６に示す例では、この時点におけるリフレッシュアドレスＲＡＤＤａの値はＡｄｄｍであり、したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値もＡｄｄｍである。
【００６１】
次に、時刻ｔ２１において外部からリフレッシュコマンドＲＥＦが発行されると、図１に示すコマンドデコード回路３３はリフレッシュ信号ＩＲＥＦを活性化させる。上述の通り、この時点におけるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍであることから、ロウデコーダ１２は、ロウアドレスＡｄｄｍが示すワード線ＷＬｍにアクセスする。これにより、ワード線ＷＬｍに接続されたメモリセルＭＣの情報がリフレッシュされる。
【００６２】
また、リフレッシュ信号ＩＲＥＦの活性化に応答して、リフレッシュカウンタ４１のカウント値がＡｄｄｍ＋１に更新されるとともに、アドレスポインタ６２に含まれるリードポインタ６２Ｒは、そのカウント値であるリードポイント信号ＲＰの値を「１」に更新する。これにより、アドレスレジスタ６１からは、レジスタ回路６１１に格納されたロウアドレスＡｄｄｎ−１が出力される。
【００６３】
さらに、リフレッシュ信号ＩＲＥＦの活性化に応答して選択信号ＳＥＬがハイレベルに変化するため、選択回路４２はアドレスレジスタ６１の出力であるリフレッシュアドレスＲＡＤＤｂを選択することになる。したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｎ−１となる。
【００６４】
さらに、リフレッシュ信号ＩＲＥＦが活性化した時点では選択信号ＳＥＬがローレベルであることから、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｍに基づいてデリート信号ＤＥＬｍ＋１が活性化され、ワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１がリセットされる。これは、ワード線ＷＬｍがディスターブを受ける原因の一つがワード線ＷＬｍ＋１へのロウアクセスであるところ（図２参照）、ワード線ＷＬｍがリフレッシュされ電荷が再生された結果、ワード線ＷＬｍ＋１へのロウアクセスをカウントすることによるワード線ＷＬｍのディスターブ不良を防止する必要が無くなるからである。
【００６５】
但し、ワード線ＷＬｍ＋１へのロウアクセスは、ワード線ＷＬｍだけでなくワード線ＷＬｍ＋２に対するディスターブも生じるため、本来であれば、ワード線ＷＬｍとワード線ＷＬｍ＋２の両方がリフレッシュされたことを条件としてワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１をリセットすべきであると考えられる。しかしながら、ワード線ＷＬｍに対するリフレッシュ動作がリフレッシュコマンドＲＥＦに応答したものである場合、リフレッシュカウンタ４１があと２回更新されればワード線ＷＬｍ＋２がリフレッシュされるのであるから、その後短期間でワード線ＷＬｍ＋２がリフレッシュされるのは明らかである。この点を考慮し、本実施形態では、ワード線ＷＬｍ＋２へのリフレッシュ動作を待つことなく、ワード線ＷＬｍがリフレッシュされたことに応答してワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１をリセットしている。
【００６６】
もちろん、ワード線ＷＬｍとワード線ＷＬｍ＋２の両方がリフレッシュされたことを条件としてワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１がリセットされるよう、アクセスカウンタ制御回路５２を構成することも可能である。但し、この場合、アクセスカウンタ制御回路５２の回路構成がやや複雑となる。
【００６７】
或いは、ワード線ＷＬｍに対するリフレッシュがリフレッシュコマンドＲＥＦに応答したものである場合、ワード線ＷＬｍ−１に対応するカウンタ回路５１ｍ−１をリセットすることも可能である。これは、ワード線ＷＬｍがディスターブを受ける原因の一つがワード線ＷＬｍ−１へのロウアクセスであるところ、ワード線ＷＬｍがリフレッシュされ電荷が再生された結果、ワード線ＷＬｍ−１へのロウアクセスをカウントすることによるワード線ＷＬｍのディスターブ不良を防止する必要が無くなるからである。
【００６８】
ここでも、ワード線ＷＬｍ−１へのロウアクセスは、ワード線ＷＬｍだけでなくワード線ＷＬｍ−２に対するディスターブも生じるため、本来であれば、ワード線ＷＬｍとワード線ＷＬｍ−２の両方がリフレッシュされたことを条件としてワード線ＷＬｍ−１に対応するカウンタ回路５１ｍ−１をリセットすべきであると考えられる。しかしながら、ワード線ＷＬｍに対するリフレッシュ動作がリフレッシュコマンドＲＥＦに応答したものである場合、ワード線ＷＬｍ−２はリフレッシュされた直後であると考えられるため、上記のようにカウンタ回路５１ｍ−１をリセットすることが可能である。
【００６９】
さらには、ワード線ＷＬｍに対するリフレッシュがリフレッシュコマンドＲＥＦに応答したものである場合、ワード線ＷＬｍ−１に対応するカウンタ回路５１ｍ−１と、ワード線ＷＬｍ＋１に対応するカウンタ回路５１ｍ＋１の両方をリセットすることも可能である。これが可能である理由は、上記の説明から明らかであるため、重複する説明は省略する。
【００７０】
そして、時刻ｔ２２において再びリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｎ−１が示すワード線ＷＬｎ−１にアクセスする。つまり、リフレッシュカウンタ４１が示すロウアドレスＡｄｄｍ＋１ではなく、アドレスレジスタ６１が示すロウアドレスＡｄｄｎ−１に対してリフレッシュ動作が割り込み的に実行される。これにより、ワード線ＷＬｎ−１に接続されたメモリセルＭＣの情報がリフレッシュされる。ワード線ＷＬｎ−１はワード線ＷＬｎに隣接するワード線であり、ワード線ＷＬｎへの多数回に亘るロウアクセスによってディスターブを受けている。これによりワード線ＷＬｎ−１に接続されたメモリセルＭＣの情報保持特性が低下しているおそれがあるが、時刻ｔ２２にてワード線ＷＬｎ−１へのリフレッシュ動作を割り込み的に実行していることから、情報を正しく保持することが可能となる。
【００７１】
また、この時点においては選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ＋１のまま維持される。さらに、リフレッシュ信号ＩＲＥＦの活性化に応答して、アドレスポインタ６２に含まれるリードポインタ６２Ｒは、そのカウント値であるリードポイント信号ＲＰの値を「２」に更新する。これにより、アドレスレジスタ６１からは、レジスタ回路６１２に格納されたロウアドレスＡｄｄｎ＋１が出力される。したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値もＡｄｄｎ＋１となる。また、リードポイント信号ＲＰの値がライトポイント信号ＷＰの値と一致することから、選択信号ＰＳＥＬはローレベルに変化する。但し、この時点では選択信号ＳＥＬはハイレベルのままである。
【００７２】
時刻ｔ２３においてさらにリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｎ＋１が示すワード線ＷＬｎ＋１にアクセスする。つまり、アドレスレジスタ６１が示すロウアドレスＡｄｄｎ＋１に対してリフレッシュ動作が割り込み的に実行され、当該メモリセルＭＣの情報がリフレッシュされる。ワード線ＷＬｎ＋１もワード線ＷＬｎに隣接するワード線でありディスターブを受けているが、時刻ｔ２３にてワード線ＷＬｎ＋１へのリフレッシュ動作を割り込み的に実行していることから、情報を正しく保持することが可能となる。
【００７３】
また、この時点においても選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ＋１のまま維持される。また、リフレッシュ信号ＩＲＥＦの活性化に応答して、選択信号ＳＥＬがローレベルに変化する。これにより、選択回路４２はリフレッシュカウンタ４１から出力されるリフレッシュアドレスＲＡＤＤａを選択するため、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ＋１に切り替わる。
【００７４】
そして、時刻ｔ２４においてリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｍ＋１が示すワード線ＷＬｍ＋１にアクセスする。つまり、通常通り、リフレッシュカウンタ４１が示すロウアドレスに対してリフレッシュ動作が実行される。また、リフレッシュ信号ＩＲＥＦの活性化に応答してリフレッシュカウンタ４１のカウント値がＡｄｄｍ＋２に更新される。さらに、デリート信号ＤＥＬｍ＋２が活性化され、ワード線ＷＬｍ＋２に対応するカウンタ回路５１ｍ＋２がリセットされる。
【００７５】
このように、本実施形態においては、ロウアドレスＡｄｄｎが示すワード線ＷＬｎに対する連続したロウアクセスの回数が所定値に達すると、これに隣接するワード線ＷＬｎ−１，ＷＬｎ＋１に対して追加的なリフレッシュ動作が実行され、ディスターブによって低下したメモリセルＭＣの電荷量が再生される。これにより、アクセス履歴にかかわらず、各メモリセルＭＣに記憶された情報を正しく保持することが可能となる。また、アクセスカウンタ５１は、所定のワード線に対するアクセスが第１の回数連続して行われたことを条件としてカウントアップを行うことから、各カウンタ回路５１０〜５１ｐのビット数を少なくすることが可能となる。
【００７６】
しかも、追加的なリフレッシュ動作を行う場合には、リフレッシュカウンタ４１のカウント値の更新が停止されることから、通常のリフレッシュ動作についても正しく実行することが可能となる。但し、リフレッシュカウンタ４１のカウント値の更新が停止すると、リフレッシュカウンタ４１のカウント値が一周するために必要なリフレッシュコマンドＲＥＦの発行回数がその分増大する。このことは、リフレッシュサイクルが設計値よりも若干長くなることを意味するが、既に説明したとおり、実際には各メモリセルＭＣの情報保持時間はリフレッシュサイクルに対して十分なマージンを有しているため、規格によって定められたリフレッシュサイクルよりもやや長いサイクルでリフレッシュ動作を行った場合であっても、メモリセルＭＣの情報は正しく保持される。
【００７７】
次に、本発明の第２の実施形態について説明する。
【００７８】
図７は、本発明の第２の実施形態におけるメモリセルアレイ１１の構造を示す略平面図である。
【００７９】
図７に示すように、本実施形態においては、ビット線コンタクトＢＬＣを共有する２つのセルトランジスタＴｒに対応するワード線ＷＬ（例えば、ワード線ＷＬｎ（０）とＷＬｎ（１））が互いに近接して配置されており、その間隔はＷ１である。ビット線コンタクトＢＬＣとは、セルトランジスタＴｒのソース／ドレインの一方とビット線ＢＬとを接続するためのコンタクト導体である。ソース／ドレインの他方は、セルコンタクトＣＣを介して図示しないセルキャパシタＣに接続される。
【００８０】
これに対し、ビット線コンタクトＢＬＣを共有しないセルトランジスタＴｒに対応する隣接したワード線ＷＬ（例えば、ワード線ＷＬｎ（１）とＷＬｎ＋１（０））の間隔は、間隔Ｗ１よりも広い間隔Ｗ２である。このようなレイアウトとなるのは、図７に示すように、Ａ方向を長手方向とする活性領域ＡＲａと、Ｂ方向を長手方向とする活性領域ＡＲｂを、Ｘ方向に交互に形成しているためである。
【００８１】
メモリセルアレイ１１がこのようなレイアウトを有している場合、あるワード線ＷＬｎ（０）が繰り返しアクセスされた場合であっても、間隔Ｗ１で隣接するワード線ＷＬｎ（１）に対しては寄生容量Ｃｐ１が大きいためディスターブ現象が発生するが、間隔Ｗ２で隣接するワード線ＷＬｎ−１（１）に対しては寄生容量Ｃｐ２が小さいためディスターブ現象がほとんど発生しない。したがって、このようなレイアウトを有している場合には、ディスターブ現象の発生するワード線ＷＬｎ（１）に対しては追加的なリフレッシュ動作を行う必要があるが、他方のワード線ＷＬｎ−１（１）に対しては追加的なリフレッシュ動作を行う必要はない。
【００８２】
また、間隔Ｗ１で隣接するワード線ＷＬｎ（０）とＷＬｎ（１）は、割り当てられたロウアドレスの最下位ビット（Ａ０）のみが相違し、他のビット（Ａ１〜Ａ１３）の値が一致している。このような特徴を考慮し、本実施形態においてはリフレッシュ制御回路４０の回路構成の簡素化を図っている。以下、本実施形態におけるリフレッシュ制御回路４０の構成及び動作について詳細に説明する。
【００８３】
図８は、第２の実施形態によるリフレッシュ制御回路４０の回路図である。
【００８４】
図８に示すように、第２の実施形態によるリフレッシュ制御回路４０は、アクセスカウント部１００及びアドレス発生部２００が用いられる他は、図４に示したリフレッシュ制御回路４０とほぼ同様の構成を有している。但し、アクセスカウント部１００に供給されるアドレス信号ＩＡＤＤは、ビットＡ０〜Ａ１３のうちビットＡ１〜Ａ１３からなる１３ビットのみである。つまり、最下位ビットＡ０は縮退される。また、第１の実施形態とは異なり、アクセスカウント部１００に選択信号ＳＥＬはフィードバックされない。
【００８５】
図９は、アクセスカウント部１００のブロック図である。
【００８６】
図９に示すように、アクセスカウント部１００は、メモリセルアレイ１１０及びロウデコーダ１２０を有している。特に限定されるものではないが、メモリセルアレイ１１０は複数のＳＲＡＭ（Static Random Access Memory）セルがマトリクス状に配置された構成を有している。具体的には、（ｐ＋１）／２本のワード線ＲＷＬ０〜ＲＷＬ（ｐ−１）／２と、Ｔ＋１本のビット線ＲＢＬ０〜ＲＢＬＴを有し、これらの交点にそれぞれＳＲＡＭセルが配置された構成を有している。ここで、ｐ＋１の値は、図１に示すメモリセルアレイ１１に含まれるワード線ＷＬ０〜ＷＬｐの本数である。つまり、メモリセルアレイ１１０に含まれるワード線ＲＷＬの本数は、メモリセルアレイ１１に含まれるワード線ＷＬの本数の半分である。これは、アクセス履歴の解析において最下位ビットＡ０を縮退しているためである。
【００８７】
また、ビット線ＲＢＬ０〜ＲＢＬＴは、リード回路１３０を構成するリード回路１３００〜１３０Ｔにそれぞれ接続されている。リード回路１３０は、ビット線ＲＢＬ０〜ＲＢＬＴを介して読み出されたデータ（カウント値）を、カウンタ回路１４０に含まれるレジスタ回路１４００〜１４０Ｔに書き込む回路である。レジスタ回路１４００〜１４０Ｔは縦続接続されており、これによりバイナリカウンタを構成する。また、カウンタ回路１４０には最上位のレジスタ回路１４０Ｔ＋１が追加されており、その値は検出信号ＭＡＸとして出力される。したがって、レジスタ回路１４００〜１４０Ｔの値が最大値（オール１）である場合にカウントアップされると、レジスタ回路１４０Ｔ＋１の格納値である検出信号ＭＡＸが０から１に反転する。このように、レジスタ回路１４０Ｔ＋１はカウント値が所定値に達したことを検出する検出回路として機能する。
【００８８】
レジスタ回路１４００〜１４０Ｔから出力されるデータ（カウント値）は、それぞれ対応するライト回路１５００〜１５０Ｔによって対応するビット線ＲＢＬ０〜ＲＢＬＴに供給され、当該メモリセルにライトバックされる。
【００８９】
これらロウデコーダ１２０、リード回路１３０、カウンタ回路１４０及びライト回路１５０の動作は、コマンド制御回路１６０によって制御される。コマンド制御回路１６０は、ヒット信号ＨＩＴ、リフレッシュ信号ＩＲＥＦ及びリセット信号ＲＥＳＥＴを受け、これらに基づいてアクティブ信号ＲＡＣＴ、カウントアップ信号ＲＣＮＴ、リセット信号ＲＲＳＴ、リード信号ＲＲＥＡＤ、ライト信号ＲＷＲＴを生成する。ここで、アクティブ信号ＲＡＣＴは、ロウデコーダ１２０を活性化させる信号であり、カウントアップ信号ＲＣＮＴはカウンタ回路１４０のカウント値をカウントアップする信号であり、リセット信号ＲＲＳＴはカウンタ回路１４０のカウント値をリセットする信号である。また、リード信号ＲＲＥＡＤはリード回路１３０を活性化させる信号であり、ライト信号ＲＷＲＴはライト回路１５０を活性化させる信号である。
【００９０】
ヒット信号ＨＩＴは、連続アクセス検出回路１７０によって生成される。連続アクセス検出回路１７０は、アクティブ信号ＩＡＣＴ及びロウアドレスＩＡＤＤを受け、これらに基づいてヒット信号ＨＩＴを活性化させる。
【００９１】
図１０は、連続アクセス検出回路１７０の回路図である。
【００９２】
図１０に示すように、連続アクセス検出回路１７０は、同一アドレス判定部１７１、連続アクセスカウンタ１７２及びワンショットパルス生成回路１７３を含む。
【００９３】
同一アドレス判定部１７１は、ロウアドレスＩＡＤＤを構成する各ビットＡ１〜Ａ１３に対応して対を成すラッチ回路ＬＴ１＜ｓ＞，ＬＴ２＜ｓ＞（ｓ＝１〜１３）を有している。ラッチ回路ＬＴ１＜１＞〜ＬＴ１＜１３＞は、アクティブ信号ＩＡＣＴに同期してロウアドレスＩＡＤＤの各ビットＡ１〜Ａ１３をそれぞれラッチする。ラッチ回路ＬＴ１＜１＞〜ＬＴ１＜１３＞の出力信号Ｎ１＜１＞〜Ｎ１＜１３＞は、それぞれラッチ回路ＬＴ２＜１＞〜ＬＴ２＜１３＞に供給され、アクティブ信号ＩＡＣＴに同期してラッチされる。ラッチ回路ＬＴ２＜１＞〜ＬＴ２＜１３＞からは、出力信号Ｎ２＜１＞〜Ｎ２＜１３＞が出力される。
【００９４】
同一アドレス判定部１７１は、対を成すラッチ回路ＬＴ１＜ｓ＞，ＬＴ２＜ｓ＞の出力信号を受けるＥＮＯＲゲート回路Ｅ＜ｓ＞を有する。例えば、ラッチ回路ＬＴ１＜１＞，ＬＴ２＜１＞の出力信号Ｎ１＜１＞，Ｎ２＜２＞は、ＥＮＯＲゲート回路Ｅ＜１＞に入力される。そして、各ＥＮＯＲゲート回路Ｅ＜１＞〜Ｅ＜１３＞の出力信号は、ＡＮＤゲート回路１８１に入力される。かかる構成により、アクティブ信号ＩＡＣＴに同期して入力されたロウアドレスＩＡＤＤの値が２回連続で同じであれば、ＡＮＤゲート回路１８１の出力信号はハイレベルとなる。それ以外の条件では、ＡＮＤゲート回路１８１の出力信号はローレベルに固定される。
【００９５】
ＡＮＤゲート回路１８１の出力信号は、ＡＮＤゲート回路１８２の一方の入力ノードに入力される。また、ＡＮＤゲート回路１８１の出力信号を反転した信号は、ＡＮＤゲート回路１８３の一方の入力ノードに入力される。ＡＮＤゲート回路１８２，１８３の他方の入力ノードには、ディレイ回路１８４によって遅延されたアクティブ信号ＩＡＣＴ＿ｎが入力される。
【００９６】
これにより、アクティブ信号ＩＡＣＴに同期して入力されたロウアドレスＩＡＤＤの値が２回連続同じであった場合、遅延されたアクティブ信号ＩＡＣＴ＿ｎに同期して、判定信号であるＡＮＤゲート回路１８２の出力信号Ｎ３がハイレベルに活性化する。それ以外の条件では、遅延されたアクティブ信号ＩＡＣＴ＿ｎに同期して、ＡＮＤゲート回路１８３の出力信号Ｎ４がハイレベルに活性化する。出力信号Ｎ３，Ｎ４は、連続アクセスカウンタ１７２に入力される。
【００９７】
連続アクセスカウンタ１７２は、縦続接続されたラッチ回路ＬＴ３＜１＞〜ＬＴ３＜ｈ＞（ｈは２以上の整数）を含む。各ラッチ回路ＬＴ３＜１＞〜ＬＴ３＜ｈ＞の反転出力ノードＱＢは、自身の入力ノードＤにフィードバックされている。また、前段のラッチ回路ＬＴ３＜１＞〜ＬＴ＜ｈ−１＞の反転出力ノードＱＢは、後段のラッチ回路ＬＴ３＜２＞〜ＬＴ３＜ｈ＞のクロック入力ノードに接続されている。そして、初段のラッチ回路ＬＴ３＜１＞のクロック入力ノードには、ＡＮＤゲート回路１８２の出力信号Ｎ３が入力される。
【００９８】
かかる構成により、ラッチ回路ＬＴ３＜１＞〜ＬＴ３＜ｈ＞はバイナリカウンタを構成する。ラッチ回路ＬＴ３＜１＞〜ＬＴ３＜ｈ＞の出力ノードＱは、ＡＮＤゲート回路１８４に接続される。これにより、ラッチ回路ＬＴ３＜１＞〜ＬＴ３＜ｈ＞が全てハイレベルの信号をラッチした場合、ＡＮＤゲート回路１８４の出力信号がハイレベルに活性化する。一方、ＡＮＤゲート回路１８３の出力信号Ｎ４が活性化すると、ラッチ回路ＬＴ３＜１＞〜ＬＴ３＜ｈ＞は全てリセットされる。
【００９９】
ＡＮＤゲート回路１８４の出力信号は、ワンショットパルス生成回路１７３に入力される。ワンショットパルス生成回路１７３は、ＡＮＤゲート回路１８４の出力信号がハイレベルに変化すると、ワンショットのヒット信号ＨＩＴを活性化させる。
【０１００】
このような構成により、アクティブ信号ＩＡＣＴに同期して入力されるロウアドレスＩＡＤＤの値が第１の回数連続して同じであると、ワンショットのヒット信号ＨＩＴが活性化することになる。
【０１０１】
図１１は、連続アクセス検出回路１７０の動作を説明するための第１のタイミング図である。
【０１０２】
図１１に示す例では、アクティブ信号ＩＡＣＴに同期して入力されるロウアドレスＩＡＤＤの値「Ａ」が連続しているケースを示している。図１１には、（ｎ−２）回目の入力タイミングから図示されているが、その直前の（ｎ−３）回目の入力タイミングにおいても、ロウアドレスＩＡＤＤの値は「Ａ」である。
【０１０３】
このため、（ｎ−２）回目の入力タイミングでロウアドレスＩＡＤＤの値「Ａ」が入力されると、出力信号Ｎ１＜１＞〜Ｎ１＜１３＞と出力信号Ｎ２＜１＞〜Ｎ２＜１３＞が一致する。このため、遅延されたアクティブ信号ＩＡＣＴ＿ｎが活性化すると、出力信号Ｎ３がハイレベルに活性化する。これにより、連続アクセスカウンタ１７２のカウント値が「Ｋ−２」にカウントアップされる。
【０１０４】
その後も、（ｎ−１）回目の入力タイミング及び（ｎ）回目の入力タイミングでロウアドレスＩＡＤＤの値「Ａ」が入力されると、その度に出力信号Ｎ３がハイレベルに活性化するため、連続アクセスカウンタ１７２のカウント値は「Ｋ−１」、「Ｋ」へとカウントアップされる。そして、連続アクセスカウンタ１７２のカウント値が「Ｋ」に達すると、ヒット信号ＨＩＴが活性化する。
【０１０５】
図１２は、連続アクセス検出回路１７０の動作を説明するための第２のタイミング図である。
【０１０６】
図１２に示す例では、アクティブ信号ＩＡＣＴに同期して入力されるロウアドレスＩＡＤＤの値「Ａ」が連続しているが、（ｎ）回目の入力タイミングにおいてはロウアドレスＩＡＤＤの値は「Ｂ」である。また、図１１に示した例と同様、図示しない（ｎ−３）回目の入力タイミングにおいても、ロウアドレスＩＡＤＤの値は「Ａ」である。
【０１０７】
（ｎ−２）回目の入力タイミング及び（ｎ−１）回目の入力タイミングにおける動作は図１１と同じであり、連続アクセスカウンタ１７２のカウント値は「Ｋ−２」、「Ｋ−１」へとカウントアップされる。
【０１０８】
しかしながら、（ｎ）回目の入力タイミングでロウアドレスＩＡＤＤの値「Ｂ」が入力されると、出力信号Ｎ１＜１＞〜Ｎ１＜１３＞と出力信号Ｎ２＜１＞〜Ｎ２＜１３＞が不一致となるため、遅延されたアクティブ信号ＩＡＣＴ＿ｎが活性化すると、出力信号Ｎ４がハイレベルに活性化する。これにより、連続アクセスカウンタ１７２のカウント値が「０」にリセットされるため、ヒット信号ＨＩＴは活性化しない。
【０１０９】
このように、連続アクセス検出回路１７０は、同じロウアドレスＩＡＤＤが連続して入力されたことを検出すると、ヒット信号ＨＩＴを活性化させる。ヒット信号ＨＩＴは、図９に示したコマンド制御回路１６０に入力される。
【０１１０】
図１３は、コマンド制御回路１６０の回路図である。
【０１１１】
図１３に示すように、コマンド制御回路１６０は、ヒット信号ＨＩＴによってセットされるラッチ回路ＳＲ１と、リフレッシュ信号ＩＲＥＦによってセットされるラッチ回路ＳＲ２を備えている。ラッチ回路ＳＲ１の出力信号ＯＵＴ１は、ディレイ素子ＤＬＹ２及びパルス生成回路ＰＬＳ１を介し、リード信号ＲＲＥＡＤとして出力される。また、ラッチ回路ＳＲ２の出力信号ＯＵＴ２は、パルス生成回路ＰＬＳ２を介し、リセット信号ＲＲＳＴとして出力される。
【０１１２】
さらに、出力信号ＯＵＴ１，ＯＵＴ２はＮＡＮＤゲート回路Ｇ１に供給され、その出力信号は、ディレイ素子ＤＬＹ１を介してアクティブ信号ＲＡＣＴとして出力される。アクティブ信号ＲＡＣＴは、ディレイ素子ＤＬＹ３を介してカウントアップ信号ＲＣＮＴとして出力される。
【０１１３】
さらに、コマンド制御回路１６０は、リード信号ＲＲＥＡＤ及びリセット信号ＲＲＳＴを受けるＮＯＲゲート回路Ｇ２の出力信号によってセットされるラッチ回路ＳＲ３を備えている。ラッチ回路ＳＲ３は、ＮＡＮＤゲート回路Ｇ１の出力信号によってリセットされる。ラッチ回路ＳＲ３の出力信号は、ディレイ素子ＤＬＹ４及びＡＮＤゲート回路Ｇ３を介し、ライト信号ＲＷＲＴとして出力される。ライト信号ＲＷＲＴは、ディレイ素子ＤＬＹ５及びＯＲゲート回路Ｇ４を介してラッチ回路ＳＲ１，ＳＲ２にフィードバックされ、これらをリセットする。また、ラッチ回路ＳＲ１〜ＳＲ３は、リセット信号ＲＥＳＥＴによってもリセットされる。
【０１１４】
図１４は、外部からアクティブコマンドＡＣＴが発行され、これに応答してヒット信号ＨＩＴが活性化した場合におけるコマンド制御回路１６０の動作を説明するためのタイミング図である。
【０１１５】
外部からアクティブコマンドＡＣＴが発行され、これに応答してヒット信号ＨＩＴが活性化すると、ラッチ回路ＳＲ１がセットされる。これにより出力信号ＯＵＴ１がローレベルに変化し、アクティブ信号ＲＡＣＴ及びリード信号ＲＲＥＡＤがこの順に活性化する。出力信号ＯＵＴ１がローレベルに変化してから、アクティブ信号ＲＡＣＴ及びリード信号ＲＲＥＡＤが活性化するまでのタイミングは、それぞれディレイ素子ＤＬＹ１，ＤＬＹ２の遅延量によって定義される。また、アクティブ信号ＲＡＣＴが活性化すると、ディレイ素子ＤＬＹ３による遅延を経て、カウントアップ信号ＲＣＮＴが活性化する。
【０１１６】
一方、リード信号ＲＲＥＡＤが活性化すると、ラッチ回路ＳＲ３がセットされるため、ディレイ素子ＤＬＹ４による遅延を経て、ライト信号ＲＷＲＴが活性化する。その後、ディレイ素子ＤＬＹ５による遅延を経てエンド信号ＥＮＤが活性化し、ラッチ回路ＳＲ１，ＳＲ３がリセットされ、初期状態に戻る。このように、ヒット信号ＨＩＴが活性化すると、アクティブ信号ＲＡＣＴ、リード信号ＲＲＥＡＤ、カウントアップ信号ＲＣＮＴ、ライト信号ＲＷＲＴがこの順に活性化することになる。
【０１１７】
まず、アクティブ信号ＲＡＣＴが活性化すると、図９に示すロウデコーダ１２０は、ロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）が示すワード線ＲＷＬを選択する。これにより、選択されたワード線ＲＷＬに対応するデータ（カウント値）がビット線ＲＢＬに読み出される。上述の通り、アクセスカウント部１００に入力されるロウアドレスＩＡＤＤは、最下位ビットＡ０が縮退されている。したがって、アクティブ信号ＲＡＣＴに応答して選択されるワード線ＲＷＬは、図７に示す間隔Ｗ１で隣接する２つのワード線ＷＬ（例えば、ワード線ＷＬｎ（０）とワード線ＷＬｎ（１））に対して共通に割り当てられている。
【０１１８】
次に、リード信号ＲＲＥＡＤが活性化すると、ビット線ＲＢＬに読み出されたデータ（カウント値）がリード回路１３０によって増幅され、カウンタ回路１４０にロードされる。図１４に示す例では読み出されたカウント値がｋであり、この値がカウンタ回路１４０にロードされる。
【０１１９】
続いて、カウントアップ信号ＲＣＮＴが活性化すると、カウンタ回路１４０にロードされたカウント値がインクリメントされる。つまり、カウント値がｋからｋ＋１に変化する。そして、ライト信号ＲＷＲＴが活性化すると、更新されたカウント値（ｋ＋１）がライト回路１５０を介してメモリセルアレイ１１０にライトバックされる。
【０１２０】
以上の動作により、入力されたロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）に対応するカウント値がインクリメントされる。かかる動作は、ヒット信号ＨＩＴが活性化するたびに実行されるため、間隔Ｗ１で隣接する２つのワード線ＷＬを１単位として、連続したロウアクセスの回数をカウントすることができる。但し、ロウアドレスＩＡＤＤの最下位ビットＡ０が縮退されているため、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれに対するアクセスであるかは区別されない。
【０１２１】
このような動作を繰り返した結果、カウンタ回路１４０に含まれる最上位のレジスタ回路１４０Ｔ＋１の値が０から１に反転すると、つまりカウント値が所定値に達すると、検出信号ＭＡＸがハイレベルに活性化する。検出信号ＭＡＸは、図８に示したアドレス発生部２００に供給される。
【０１２２】
図１５は、外部からリフレッシュコマンドＲＥＦが発行された場合におけるコマンド制御回路１６０の動作を説明するためのタイミング図である。
【０１２３】
外部からリフレッシュコマンドＲＥＦが発行されると、リフレッシュ信号ＩＲＥＦが活性化し、図１３に示すラッチ回路ＳＲ２がセットされる。これにより、出力信号ＯＵＴ２がローレベルに変化するため、リセット信号ＲＲＳＴ及びアクティブ信号ＲＡＣＴがこの順に活性化する。出力信号ＯＵＴ２がローレベルに変化してから、アクティブ信号ＲＡＣＴが活性化するまでのタイミングは、ディレイ素子ＤＬＹ１の遅延量によって定義される。
【０１２４】
リセット信号ＲＲＳＴが活性化すると、ラッチ回路ＳＲ３がセットされるため、ディレイ素子ＤＬＹ４による遅延を経て、ライト信号ＲＷＲＴが活性化する。その後、ディレイ素子ＤＬＹ５による遅延を経てエンド信号ＥＮＤが活性化し、ラッチ回路ＳＲ２，ＳＲ３がリセットされ、初期状態に戻る。このように、外部からリフレッシュコマンドＲＥＦが発行されると、リセット信号ＲＲＳＴ、アクティブ信号ＲＡＣＴ、ライト信号ＲＷＲＴがこの順に活性化することになる。本例では、カウントアップ信号ＲＣＮＴも活性化しているが、これによる動作はリセット信号ＲＲＳＴによって無視される。なお、リフレッシュコマンドＲＥＦに応答したカウントアップ信号ＲＣＮＴの活性化を禁止する回路構成とすることも可能である。
【０１２５】
また、リセット信号ＲＲＳＴが活性化すると、カウンタ回路１４０を構成するレジスタ回路１４００〜１４０Ｔ＋１がリセットされ、これによりカウンタ回路１４０のカウント値が初期値（例えば０）にリセットされる。本例では、その後カウントアップ信号ＲＣＮＴが活性化するが、リセット信号ＲＲＳＴの活性状態が維持されているため、カウンタ回路１４０のカウント値は初期値に保たれる。次に、アクティブ信号ＲＡＣＴが活性化し、リフレッシュアドレスＲＡＤＤ（Ａ１〜Ａ１３）に対応するワード線ＲＷＬが選択される。
【０１２６】
そして、ライト信号ＲＷＲＴが活性化すると、初期化されたカウント値（例えば０）がライト回路１５０を介してメモリセルアレイ１１０に書き込まれる。これにより、当該ワード線ＲＷＬに対応するカウント値が例えば０に初期化される。
【０１２７】
以上の動作により、リフレッシュアドレスＲＡＤＤ（Ａ１〜Ａ１３）に対応するカウント値が初期化される。ここでも、リフレッシュアドレスＲＡＤＤの最下位ビットＡ０が縮退されているため、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれに対するリフレッシュ動作であっても、対応するカウント値はリセットされることになる。
【０１２８】
以上がコマンド制御回路１６０の回路構成及び動作である。このようなコマンド制御回路１６０による制御により、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれがアクセスされた場合であっても、第１の回数連続してアクセスされれば、対応するカウント値がカウントアップされ、これが所定値に達すると検出信号ＭＡＸが活性化する。一方、間隔Ｗ１で隣接する２つのワード線ＷＬのいずれがリフレッシュされた場合であっても、対応するカウント値がリセットされる。
【０１２９】
また、外部からリセット信号ＲＥＳＥＴが発行された場合には、メモリセルアレイ１１０に含まれる全てのＳＲＡＭセルがリセットされ、これにより全てのカウント値が例えば０に初期化される。かかる動作は、ロウデコーダ１２０によって全てのワード線ＲＷＬ０〜ＲＷＬ（ｐ−１）／２を選択し、この状態でビット線ＲＢＬ０〜ＲＢＬＴに初期値を与えることによって行われる。
【０１３０】
図１６は、アドレス発生部２００のブロック図である。
【０１３１】
図１６に示すように、アドレス発生部２００は、メモリセルアレイ２１０、ロウデコーダ２２０、アドレスライト回路２３０及びアドレスリード回路２４０を有している。特に限定されるものではないが、メモリセルアレイ２１０は複数のＳＲＡＭ（Static Random Access Memory）セルがマトリクス状に配置された構成を有している。具体的には、ｒ＋１本のワード線ＲＲＷＬ０〜ＲＲＷＬｒと、１３本のビット線ＲＲＢＬ１〜ＲＲＢＬ１３を有し、これらの交点にそれぞれＳＲＡＭセルが配置された構成を有している。
【０１３２】
ワード線ＲＲＷＬ０〜ＲＲＷＬｒの選択は、ライトカウンタ２５０又はリードカウンタ２６０から出力されるロウアドレスＲＡに基づき、リフレッシュ信号ＩＲＥＦに応答して行われる。ライトカウンタ２５０から出力されるロウアドレスＲＡは、アドレスライト回路２３０を用いてメモリセルアレイ２１０にロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）を書き込む際に参照される。リードカウンタ２６０から出力されるロウアドレスＲＡは、アドレスリード回路２４０を用いてメモリセルアレイ２１０からリフレッシュアドレスＲＡＤＤｂ（Ａ１〜Ａ１３）を読み出す際に参照される。後述するとおり、メモリセルアレイ２１０に書き込まれるロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）は、アクセス回数が所定値に達したワード線ＷＬｎ（０）又はＷＬｎ（１）を示している。
【０１３３】
アドレスライト回路２３０は、ロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）の各ビットに対応するライト回路２３０１〜２３０１３からなり、ライトカウンタ２５０から出力されるロウアドレスＲＡにロウアドレスＩＡＤＤ（Ａ１〜Ａ１３）を書き込む役割を果たす。
【０１３４】
一方、アドレスリード回路２４０は、リフレッシュアドレスＲＡＤＤｂ（Ａ１〜Ａ１３）の各ビットに対応するリード回路２４０１〜２４０１３を含み、リードカウンタ２６０から出力されるロウアドレスＲＡからリフレッシュアドレスＲＡＤＤｂ（Ａ１〜Ａ１３）を読み出す役割を果たす。また、アドレスリード回路２４０にはＬＳＢ出力回路２４００が含まれており、リフレッシュアドレスＲＡＤＤｂの最下位ビットＡ０は、ＬＳＢ出力回路２４００の出力信号が用いられる。ＬＳＢ出力回路２４００の出力信号であるビットＡ０は、選択信号発生回路２７０から出力されるクロック信号ＣＬＫＡ，ＣＬＫＢに基づいて反転する。
【０１３５】
選択信号発生回路２７０は、選択信号ＰＳＥＬ及びリフレッシュ信号ＩＲＥＦに基づいて、選択信号ＳＥＬ及び上述したクロック信号ＣＬＫＡ，ＣＬＫＢを生成する回路である。選択信号ＳＥＬは、図８に示した選択回路４２に供給され、リフレッシュアドレスＲＡＤＤａ又はＲＡＤＤｂの選択に用いられる他、リフレッシュカウンタ４１にも供給され、リフレッシュ信号ＩＲＥＦに応答したリフレッシュカウンタ４１の更新動作を許可又は禁止するために用いられる。
【０１３６】
選択信号ＰＳＥＬは、追加リフレッシュカウンタ２８０によって生成される。追加リフレッシュカウンタ２８０は、検出信号ＭＡＸに応答して２カウントだけカウントアップし、リフレッシュ信号ＩＲＥＦに応答して１カウントだけカウントダウンする回路であり、カウント値が１以上であれば、選択信号ＰＳＥＬを活性化させる。
【０１３７】
図１７は、追加リフレッシュカウンタ２８０及び選択信号発生回路２７０の動作を説明するためのタイミング図である。
【０１３８】
図１７に示す例では、時刻ｔ３１，ｔ３２においてヒット信号ＨＩＴが活性化し、時刻ｔ４１，ｔ４２，ｔ４３，ｔ４４，ｔ４５においてリフレッシュ信号ＩＲＥＦが活性化している。また、時刻ｔ３１，ｔ３２におけるヒット信号ＨＩＴの活性化に応答して、いずれも検出信号ＭＡＸが活性化している。このことは、時刻ｔ３１のヒット信号ＨＩＴに応答したロウアクセスによって、あるワード線ＷＬのアクセス回数が所定値を超え、さらに、時刻ｔ３２のヒット信号ＨＩＴに応答したロウアクセスによって、別のワード線ＷＬのアクセス回数が所定値を超えたことを意味している。
【０１３９】
この場合、検出信号ＭＡＸの１回目の活性化に応答して追加リフレッシュカウンタ２８０のカウント値が「０」から「２」にカウントアップされ、検出信号ＭＡＸの２回目の活性化に応答して追加リフレッシュカウンタ２８０のカウント値が「２」から「４」にカウントアップされる。また、追加リフレッシュカウンタ２８０のカウント値が「１」以上となったことに応答して、選択信号ＰＳＥＬがハイレベルに活性化する。
【０１４０】
その後、時刻ｔ４１，ｔ４２，ｔ４３，ｔ４４におけるリフレッシュ信号ＩＲＥＦの活性化に応答して、追加リフレッシュカウンタ２８０のカウント値は、「３」、「２」、「１」、「０」とカウントダウンされ、選択信号ＰＳＥＬがローレベルに戻る。なお、時刻ｔ４５においてもリフレッシュ信号ＩＲＥＦが活性化されているが、この時点では、既に追加リフレッシュカウンタ２８０のカウント値が最小値（０）となっているため、その値は変化しない。
【０１４１】
図１８は、選択信号発生回路２７０の回路図である。
【０１４２】
図１８に示すように、選択信号発生回路２７０は、リフレッシュ信号ＩＲＥＦに応答して選択信号ＰＳＥＬをラッチするラッチ回路２７１を備えており、その出力信号が選択信号ＰＳＥＬとして用いられる。このため、選択信号ＳＥＬは、選択信号ＰＳＥＬがハイレベルに活性化した後、次のリフレッシュ信号ＩＲＥＦ（図１７に示す時刻ｔ４１のリフレッシュ信号ＩＲＥＦ）に応答してハイレベルに変化する。また、選択信号ＰＳＥＬがローレベルに非活性化した後、次のリフレッシュ信号ＩＲＥＦ（図１７に示す時刻ｔ４５のリフレッシュ信号ＩＲＥＦ）に応答してローレベルに戻る。
【０１４３】
さらに、選択信号ＳＥＬ及びリフレッシュ信号ＩＲＥＦは、図１８に示すゲート回路Ｇ５に供給され、これにより、選択信号ＳＥＬがハイレベルに活性化されていることを条件として、リフレッシュ信号ＩＲＥＦに基づいてラッチ回路２７２，２７３が交互に選択される。選択されたラッチ回路２７２，２７３は、その出力信号を反転させるため、リフレッシュ信号ＩＲＥＦに応答してクロック信号ＣＬＫＡ，ＣＬＫＢが交互に活性化することになる。このことは、選択信号ＳＥＬがハイレベルに活性化されている場合、リフレッシュ信号ＩＲＥＦが活性化する度に、ＬＳＢ出力回路２４００の出力信号であるビットＡ０が反転することを意味している。
【０１４４】
また、図１６に示すように、アドレス発生部２００を構成する所定の回路ブロックにはリセット信号ＲＥＳＥＴが供給されており、これが活性化すると当該回路ブロックは初期状態にリセットされる。例えば、メモリセルアレイ２１０に保持されたデータは、リセット信号ＲＥＳＥＴに応答して全てリセットされる。かかる動作は、ロウデコーダ２２０によって全てのワード線ＲＲＷＬ０〜ＲＲＷＬｒを選択した状態で、アドレスライト回路２３０からメモリセルアレイ２１０に初期値を出力することにより行うことができる。
【０１４５】
次に、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作について説明する。
【０１４６】
図１９は、本実施形態によるリフレッシュ制御回路４０を用いた半導体装置１０の動作を説明するためのタイミング図である。
【０１４７】
図１９に示す例では、時刻ｔ５０に外部からアクティブコマンドＡＣＴが発行され、時刻ｔ６１，ｔ６２，ｔ６３，ｔ６４に外部からリフレッシュコマンドＲＥＦが発行されたケースを示している。図示しないが、時刻ｔ５０以前においても、アクティブコマンドＡＣＴの発行による多数回のロウアクセスが行われており、これによってアクセスカウント部１００のロウアドレスＡｄｄｎに対応するカウント値は、所定値−１までカウントアップされている。上述の通り、アクセスカウント部１００に入力されるロウアドレスＩＡＤＤは最下位ビットＡ０が縮退されているため、上記ロウアドレスＡｄｄｎは、ロウアドレスＡｄｄｎ（０）が割り当てられたワード線ＷＬｎ（０）とロウアドレスＡｄｄｎ（１）が割り当てられたワード線ＷＬｎ（１）の両方に対して共通である。また、時刻ｔ５０以前においては、追加リフレッシュカウンタ２８０のカウント値は０である。
【０１４８】
この状態で、時刻ｔ５０にアクティブコマンドＡＣＴとともにロウアドレスＡｄｄｎが入力され、これに応答してヒット信号ＨＩＴが活性化すると、図９に示すレジスタ回路１４０Ｔ＋１の値である検出信号ＭＡＸが活性化する。検出信号ＭＡＸが活性化すると、図１６に示す追加リフレッシュカウンタ２８０のカウント値が０から２に変化し、選択信号ＰＳＥＬがハイレベルとなる。さらに、検出信号ＭＡＸの活性化に応答してアドレスライト回路２３０が活性化するため、アクティブコマンドＡＣＴとともに入力されたロウアドレスＩＡＤＤ（Ａｄｄｎ）がメモリセルアレイ２１０に書き込まれる。ロウアドレスＩＡＤＤ（Ａｄｄｎ）の書き込み先は、ライトカウンタ２５０によって例えばワード線ＲＲＷＬ０が指定される。
【０１４９】
但し、この時点ではまだ選択信号ＳＥＬはローレベルであり、したがって選択回路４２はリフレッシュカウンタ４１の出力であるリフレッシュアドレスＲＡＤＤａを選択する。図１９に示す例では、この時点におけるリフレッシュアドレスＲＡＤＤａの値はＡｄｄｍ（０）であり、したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値もＡｄｄｍ（０）である。ここでＡｄｄｍ（０）とは、上位ビットＡ１〜Ａ１３の値がｍであり、最下位ビットＡ０の値が０であることを意味する。
【０１５０】
次に、時刻ｔ６１において外部からリフレッシュコマンドＲＥＦが発行されると、図１に示すコマンドデコード回路３３はリフレッシュ信号ＩＲＥＦを活性化させる。上述の通り、この時点におけるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ（０）であることから、ロウデコーダ１２は、ロウアドレスＡｄｄｍ（０）が示すワード線ＷＬｍにアクセスする。これにより、ワード線ＷＬｍ（０）に接続されたメモリセルＭＣの情報がリフレッシュされる。
【０１５１】
また、リフレッシュ信号ＩＲＥＦの活性化に応答して、リフレッシュカウンタ４１のカウント値がＡｄｄｍ（１）に更新されるとともに、リードカウンタ２６０によってワード線ＲＲＷＬ０が指定される。ここでＡｄｄｍ（１）とは、上位ビットＡ１〜Ａ１３の値がｍであり、最下位ビットＡ０の値が１であることを意味する。これにより、アドレスリード回路２４０からは、ワード線ＲＲＷＬ０に対応するロウアドレスに格納されたリフレッシュアドレスＲＡＤＤｂ（Ａｄｄｎ）が出力される。この時点では、クロック信号ＣＬＫＡが活性化しているため、ＬＳＢ出力回路２４００の値は０であり、したがってリフレッシュアドレスＲＡＤＤｂの値はＡｄｄｎ（０）である。ここでＡｄｄｎ（０）とは、上位ビットＡ１〜Ａ１３の値がｎであり、最下位ビットＡ０の値が０であることを意味する。
【０１５２】
さらに、リフレッシュ信号ＩＲＥＦの活性化に応答して選択信号ＳＥＬがハイレベルに変化するため、選択回路４２はアドレスレジスタ６１の出力であるリフレッシュアドレスＲＡＤＤｂを選択することになる。したがって、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｎ（０）となる。また、追加リフレッシュカウンタ２８０のカウント値が２から１にデクリメントされる。
【０１５３】
さらに、図１５を用いて説明した動作により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｍに対応するカウント値が初期化される。Ａｄｄｍに対応するカウント値は、ワード線ＷＬｍ（０）とワード線ＷＬｍ（１）に対する共通のカウント値であるが、これらワード線はロウアドレスの最下位ビットＡ０のみが異なるため、ワード線ＷＬｍ（０）がリフレッシュされてからワード線ＷＬｍ（１）がリフレッシュされるまでの時間は非常に短時間であると考えられる。この点を考慮して、実際にワード線ＷＬｍ（０）及びＷＬｍ（１）のいずれがリフレッシュされたかにかかわらず、一方がリフレッシュされれば両者に対応するカウント値をリセットしている。
【０１５４】
そして、時刻ｔ６２において再びリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｎ（０）が示すワード線ＷＬｎ（０）にアクセスする。つまり、リフレッシュカウンタ４１が示すロウアドレスＡｄｄｍ（１）ではなく、アドレスリード回路２４０から出力されるロウアドレスＡｄｄｎ（０）に対してリフレッシュ動作が割り込み的に実行される。これにより、ワード線ＷＬｎ（０）に接続されたメモリセルＭＣの情報がリフレッシュされる。さらに、図１５を用いて説明した動作により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｎに対応するカウント値が初期化される。
【０１５５】
また、この時点においては選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ（１）のまま維持される。また、追加リフレッシュカウンタ２８０のカウント値が１から０にデクリメントされる。これにより、選択信号ＰＳＥＬはローレベルに変化する。
【０１５６】
さらに、リフレッシュ信号ＩＲＥＦに応答して、選択信号発生回路２７０はクロック信号ＣＬＫＢを活性化させる。これにより、ＬＳＢ出力回路２４００の値は１となり、リフレッシュアドレスＲＡＤＤｂの値がＡｄｄｎ（１）に変化する。ここでＡｄｄｎ（１）とは、上位ビットＡ１〜Ａ１３の値がｎであり、最下位ビットＡ０の値が１であることを意味する。
【０１５７】
時刻ｔ６３においてさらにリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｎ（１）が示すワード線ＷＬｎ（１）にアクセスする。つまり、アドレスリード回路２４０から出力されるロウアドレスＡｄｄｎ（１）に対してリフレッシュ動作が割り込み的に実行され、当該メモリセルＭＣの情報がリフレッシュされる。
【０１５８】
また、この時点においても選択信号ＳＥＬがハイレベルであることから、リフレッシュ信号ＩＲＥＦが活性化してもリフレッシュカウンタ４１のカウント値は更新されず、Ａｄｄｍ（１）のまま維持される。また、リフレッシュ信号ＩＲＥＦの活性化に応答して、選択信号ＳＥＬがローレベルに変化する。これにより、選択回路４２はリフレッシュカウンタ４１から出力されるリフレッシュアドレスＲＡＤＤａを選択するため、選択回路４２から出力されるリフレッシュアドレスＲＡＤＤの値はＡｄｄｍ（１）となる。
【０１５９】
そして、時刻ｔ６４においてリフレッシュコマンドＲＥＦが発行されると、ロウデコーダ１２は、ロウアドレスＡｄｄｍ（１）が示すワード線ＷＬｍ（１）にアクセスする。つまり、通常通り、リフレッシュカウンタ４１が示すロウアドレスに対してリフレッシュ動作が実行される。また、リフレッシュ信号ＩＲＥＦの活性化に応答してリフレッシュカウンタ４１のカウント値がＡｄｄｍ＋１（０）に更新される。さらに、図１５を用いて説明した動作により、リフレッシュアドレスＲＡＤＤの値であるＡｄｄｍ＋１に対応するカウント値が初期化される。
【０１６０】
このように、ロウアドレスＡｄｄｎが示すワード線ＷＬｎ（０）及びワード線ＷＬｎ（１）に対する合計の連続したロウアクセスの回数が所定値に達すると、これらワード線ＷＬｎ（０），ＷＬｎ（１）に対して追加的なリフレッシュ動作が実行される。本実施形態では、ロウアドレスＩＡＤＤの最下位ビットＡ０を縮退させていることから、ワード線ＷＬｎ（０），ＷＬｎ（１）のいずれがディスターブを受けているかにかかわらず、間隔Ｗ１で隣接するこれらワード線ＷＬｎ（０），ＷＬｎ（１）の両方に対して追加的なリフレッシュ動作が行われる。このため、アクセスカウント部１００に含まれるメモリセルアレイ１１０の容量を半分に削減することができる。
【０１６１】
しかも、メモリセルアレイ１１０，２１０を用いて、アクセス回数のカウントや追加的にリフレッシュ動作を行うべきロウアドレスの保持を行っていることから、フリップフロップ回路などを用いた場合と比べて、チップ上における占有面積を削減することも可能となる。また、連続アクセス検出回路１７０を用いることにより、所定のワード線に対するアクセスが第１の回数連続して行われたことを条件としてヒット信号ＨＩＴが活性化することから、メモリセルアレイ１１０をより小型化することが可能となる。
【０１６２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１６３】
２        外部基板
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      モードレジスタ
１５      リードライトアンプ
１６      入出力回路
２１      コマンドアドレス端子
２２      リセット端子
２３      クロック端子
２４      データ端子
２５，２６    電源端子
３１      コマンドアドレス入力回路
３２      アドレスラッチ回路
３３      コマンドデコード回路
３４      クロック入力回路
３５      内部クロック発生回路
３６      タイミングジェネレータ
３７      内部電源発生回路
３８      キャリブレーション回路
４０      リフレッシュ制御回路
４１      リフレッシュカウンタ
４２      選択回路
５０      アクセスカウント部
５１      アクセスカウンタ
５１０〜５１ｐ    カウンタ回路
５２      アクセスカウンタ制御回路
５３      上限判定回路
６０      アドレス発生部
６１      アドレスレジスタ
６１０〜６１ｑ    レジスタ回路
６２      アドレスポインタ
６２Ｌ    ラッチ回路
６２Ｒ    リードポインタ
６２Ｓ    選択信号生成回路
６２Ｗ    ライトポインタ
６３      アドレス書き込み回路
１００    アクセスカウント部
１１０    メモリセルアレイ
１２０    ロウデコーダ
１３０，１３００〜１３０Ｔ    リード回路
１４０    カウンタ回路
１４００〜１４０Ｔ＋１    レジスタ回路
１５０，１５００〜１５０Ｔ    ライト回路
１６０    コマンド制御回路
１７０    連続アクセス検出回路
１７１    同一アドレス判定部
１７２    連続アクセスカウンタ
１７３    ワンショットパルス生成回路
１８１〜１８４    ＡＮＤゲート回路
２００    アドレス発生部
２１０    メモリセルアレイ
２２０    ロウデコーダ
２３０，２３０１〜２３０１３    アドレスライト回路
２４０，２４０１〜２４０１３    アドレスリード回路
２４００    ＬＳＢ出力回路
２５０    ライトカウンタ
２６０    リードカウンタ
２７０    選択信号発生回路
２７１〜２７３    ラッチ回路
２８０    追加リフレッシュカウンタ
ＡＣＴ    アクティブコマンド
ＡＲａ，ＡＲｂ    活性領域
ＢＬ      ビット線
ＢＬＣ    ビット線コンタクト
Ｃ        セルキャパシタ
ＣＣ      セルコンタクト
ＤＥＬ０〜ＤＥＬｐ    デリート信号
ＤＬＹ１〜ＤＬＹ５    ディレイ素子
Ｅ        ＥＮＯＲゲート回路
Ｇ，Ｇ１〜Ｇ５    論理ゲート回路
ＩＡＣＴ    アクティブ信号
ＩＡＤＤ    アドレス信号
ＩＲＥＦ    リフレッシュ信号
ＬＴ１〜ＬＴ３    ラッチ回路
ＭＡＸ，ＭＡＸ０〜ＭＡＸｐ    検出信号
ＭＣ      メモリセル
Ｐ１，Ｐ２    ポインタ制御信号
ＰＬＳ１，ＰＬＳ２    パルス生成回路
ＰＳＥＬ，ＳＥＬ    選択信号
ＲＡＣＴ    アクティブ信号
ＲＡＤＤ，ＲＡＤＤａ，ＲＡＤＤｂ    リフレッシュアドレス
ＲＢＬ０〜ＲＢＬＴ    ビット線
ＲＣＮＴ  カウントアップ信号
ＲＥＦ    リフレッシュコマンド
ＲＥＳＥＴ    リセット信号
ＲＰ      リードポイント信号
ＲＲＢＬ１〜ＲＲＢＬ１３    ビット線
ＲＲＥＡＤ    リード信号
ＲＲＳＴ  リセット信号
ＲＲＷＬ０〜ＲＲＷＬｒ    ワード線
ＲＷＬ０〜ＲＷＬ    ワード線
ＲＷＲＴ  ライト信号
ＳＲ１〜ＳＲ３    ラッチ回路
Ｔｒ      セルトランジスタ
ＵＰ０〜ＵＰｐ    カウントアップ信号
ＷＬ０〜ＷＬｐ    ワード線
ＷＰ      ライトポイント信号
【図１】
2016018578.tif 000003
【図２】
2016018578.tif 000004
【図３】
2016018578.tif 000005
【図４】
2016018578.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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