(57)【要約】【課題】内視鏡装置において、簡易な構成で同期ずれなく画素データを高速シリアル伝送する。【解決手段】ビデオスコープの先端部に設けられたイメージセンサ５２から読み出される画素信号をデジタルシリアル化し、送信部５６においては、２０ビットのシリアル画素データの間に同期クロックＥＳを埋め込み、シリアルデータをコネクタ部１０Ｃへ送信する。受信部１６の受信回路７０では、２２ビットのセグメントデータ幅でシリアルデータを区切り、区切り範囲が１ビットずつシフトしている２２個の同期検出用のパラレルデータを生成する。そして、受信回路７０は、２２個のパラレルデータの中から、同期クロックＥＳがデータ両端に位置するパラレルデータを選択し、出力する。【選択図】図２
2016111557.tif 000002
【特許請求の範囲】
【請求項１】
スコープ先端部に設けられた撮像素子と、
スコープ先端部に設けられ、前記撮像素子から読み出される画素信号をデジタルシリアル化した画素データに対し、所定のデータ幅に従って同期データを埋め込み、シリアルデータを出力する送信部と、
スコープ基端側もしくは内視鏡プロセッサに設けられており、同期データの検出によって、受信したシリアルデータにおける画素データを抽出する受信部とを備え、
前記受信部が、前記データ幅に前記同期データのビット数を加えたセグメントデータ幅に従ってシリアルデータを区切り、データ区切り範囲を所定ビットずつシフトさせた複数の同期検出用データを生成し、そして、前記複数の同期検出用データの中から、データ前端部分およびデータ後端部分のうち少なくともいずれか一方に同期データが位置する同期検出用データを選択することを特徴とする内視鏡装置。
【請求項２】
前記受信部が、同期データがデータ前端および後端に位置する連続検出回数が閾値を超える同期検出用データを、選択することを特徴とする請求項１に記載の内視鏡装置。
【請求項３】
前記受信部が、同期データの一部をデータ前端部分、同期データの残り部分をデータ後端部分に位置させるセグメントデータ幅に従い、シリアルデータを区切ることを判断することを特徴とする請求項１乃至２のいずれかに記載の内視鏡装置。
【請求項４】
前記受信部が、同期データ全体を、データ前端部分およびデータ後端部分にそれぞれ位置させるセグメントデータ幅に従い、シリアルデータを区切ることを特徴とする請求項１乃至３のいずれかに記載の内視鏡装置。
【請求項５】
前記受信部が、ビデオスコープの内視鏡プロセッサ接続時、もしくは前記内視鏡プロセッサの電源ＯＮ状態への切り替え時、同期データの検出によって画素データを抽出することを特徴とする請求項１乃至４のいずれかに記載の内視鏡装置。
【請求項６】
前記受信部が、同期検出用データの選択後、前記受信部において同期ずれが生じているか否かを検出し、同期ずれが生じている場合、再び同期検出用データを選択することを特徴とする請求項１乃至５のいずれかに記載の内視鏡装置。
【請求項７】
前記受信部が、複数の同期検出データをパラレルデータとして生成することを特徴とする請求項１乃至６のいずれかに記載の内視鏡装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スコープ（内視鏡）によって器官内壁などの被写体を観察、処置等する内視鏡装置に関し、特に、スコープ先端部に設けられた撮像素子から読み出される画素信号のシリアル伝送に関する。
【背景技術】
【０００２】
電子内視鏡装置においては、撮像素子がビデオスコープ先端部に設けられており、撮像素子から読み出されたアナログ画像信号は、ビデオスコープ内部に配線された信号線によってスコープ基端側／プロセッサ側へ伝送される。そして、スコープコネクタ部あるいはプロセッサ内部に設けられた画像処理回路においてデジタル化され、画像信号が生成される。
【０００３】
ＣＣＤを使用する場合、アナログ画素信号をスコープ先端部からプロセッサ側へ伝送する。このとき、信号線が比較的長いために信号減衰や外乱ノイズの影響により、観察画像の画質を低下させる。一方、ＣＭＯＳを使用する場合、撮像素子に信号処理回路を内蔵できるため、スコープ先端部において画素信号をデジタル化し、パラレル／シリアル変換してからシリアル画素データをプロセッサ側へシリアル伝送することが容易に可能である（特許文献１参照）。
【０００４】
シリアル伝送としては、８ｂ／１０ｂと呼ばれる変調方式を用いたシリアル伝送方式が一般的に採用される。８ｂ／１０ｂ変調を用いることによって、変調されたシリアル信号にクロックを埋め込む事ができる。具体的には、撮像素子から読み出される画像データをパラレル／シリアル変換部においてシリアルデータに変換し、さらに、８ｂ／１０ｂのデータ変換表に基づき、８ビット毎に１０ビットに変換したシリアル信号を出力する。
【０００５】
受信側では、送られてきた８ｂ／１０ｂによる変調シリアル信号から、特定のクロック・データ・リカバリ（ＣＤＲ）手法を用いてＲｅｆクロックを抽出（再生）する。さらに、ＣＤＲにより再生されたＲｅｆクロックによってシリアル信号をリタイミングすることにより、８ｂ／１０ｂ変調状態の画素データを生成する。そして、リタイミングしたシリアル信号を１０ビット毎に１０ｂ／８ｂ逆変換し、その後、シリアル／パラレル変換部によってシリアルデータをパラレルデータに変換することにより、元の画像信号を生成する。
【０００６】
８ｂ／１０ｂ伝送方式のような高速シリアル伝送方式の場合、送信側、受信側にデータ量の大きい変換テーブルをもつデータ変換処理回路を設ける必要がある。このような専用回路を内視鏡システムのスコープ先端部に設けることは、スコープ先端部をできる限り細径化することへの障害となる。また、変換処理回路を撮像素子傍に設けることで、画素信号を撮像素子から読み出すとき、ノイズを発生させる恐れがある。
【０００７】
そこで、画素データをパラレル／シリアル変換する際、決まったデータ単位（例えばパラレル信号が１０ｂｉｔであれば１０ｂｉｔ）に対してその前後にスタートビット（Ｓ）、エンドビット（Ｅ）を付けた基本単位であるワード（例えば１２ｂｉｔ）を生成し、生成したワードを繋げてシリアル化する方法が知られている（特許文献２、３参照）。
【０００８】
そこでは、８ｂ／１０ｂ変調のようにクロックの埋め込みを行う代わりに、Ｒｅｆクロック抽出（再生）のため、周期一定のスタートビット／エンドビット（Ｓ／Ｅ）の遷移エッジを利用してＲｅｆクロックを抽出する。Ｒｅｆクロック抽出にはスタートビット／エンドビット（Ｓ／Ｅ）遷移周期と同じ周期、位相のイニシャルパターン信号をスコープ先端部側から送信する。
【０００９】
受信（プロセッサ、またはスコープ基部）側では、スコープ起動時、先端側から送られてくるイニシャルパターンに同期クロックを同期させ、Ｒｅｆクロックを生成する。同期完了に従って先端部へ同期完了信号を送ると、スコープ先端部は、イニシャルパターンからシリアル映像信号に送信する信号を切り替える。イニシャルパターンとシリアル映像信号のＳ／Ｅの遷移エッジの位相は一致していることから、イニシャルパターンから生成した同期クロックによって画素データ（映像データ）が抽出され、パラレル／シリアル変換される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−２０１５４０号公報
【特許文献２】特開２０１４−１１０８４３号公報
【特許文献３】特開２０１４−１１０８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献２、３に記載された画素データの転送方法では、イニシャルパターンの送信が必須となり、イニシャルデータから映像用画素データの切り替えのためにも、スコープ先端部送信側と受信側との間で相互通信する必要がある。また、受信側ではＰＬＬ回路に依存した再同期、画素データ抽出処理のため、ＰＬＬ回路の動作性能に影響されやすい。
【００１２】
したがって、ＰＬＬ回路に依存することなく、簡素な回路構成によって、同期ずれなく高速かつ安定して画素データをスコープ先端部からプロセッサ側へ伝送することが求められる。
【課題を解決するための手段】
【００１３】
本発明の内視鏡装置は、スコープ先端部に設けられた撮像素子と、スコープ先端部に設けられ、撮像素子から読み出される画素信号をデジタルシリアル化した画素データに対し、所定のデータ幅に従って同期データを埋め込み、シリアルデータを出力する送信部と、スコープ基端側もしくは内視鏡プロセッサに設けられており、同期データの検出によって、受信したシリアルデータにおける画素データを抽出する受信部とを備え、受信部が、データ幅に同期データのビット数を加えたセグメントデータ幅に従ってシリアルデータを区切り、データ区切り範囲を所定ビットずつシフトさせた複数の同期検出用データを生成し、そして、複数の同期検出用データの中から、データ前端部分およびデータ後端部分のうち少なくともいずれか一方に同期データが位置する同期検出用データを選択する。例えば受信部は、複数の同期検出データをパラレルデータとして生成する。
【００１４】
受信部は、同期データがデータ前端および後端に位置する連続検出回数が閾値を超える同期検出用データを、選択することが可能である。また、受信部は、同期データの一部をデータ前端部分、同期データの残り部分をデータ後端部分に位置させるセグメントデータ幅に従い、シリアルデータを区切ることができる。あるいは、受信部は、同期データ全体を、データ前端部分およびデータ後端部分にそれぞれ位置させるセグメントデータ幅に従い、シリアルデータを区切ることが可能である。
【００１５】
受信部は、ビデオスコープの内視鏡プロセッサ接続時、もしくは内視鏡プロセッサの電源ＯＮ状態への切り替え時、同期データの検出によって画素データを抽出すればよい。また、受信部は、同期検出用データの選択後、受信部において同期ずれが生じているか否かを検出し、同期ずれが生じている場合、再び同期検出用データを選択するようにしてもよい。
【発明の効果】
【００１６】
このように本発明によれば、内視鏡装置において、簡易な構成で同期ずれなく画素データを高速にシリアル伝送することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態である電子内視鏡装置のブロック図である。
【図２】コープ先端側の撮像ユニットと、プロセッサ接続側の受信部の詳細なブロック図である。
【図３】送信部の一部構成を示す論理回路図である。
【図４】送信されるシリアルデータをワード単位で示した図である。
【図５】送信されるシリアルデータを１フレーム／フィールド単位に示した図である。
【図６】図４に示した受信回路の詳細なブロック図である。
【図７】同期判別用に生成される複数の同期検出用データを示した図である。
【図８】同期判別用に生成される複数の同期検出用データを示した図である。
【図９】画素データ再同期処理のフローを示した図である。
【発明を実施するための形態】
【００１８】
以下では、図面を参照して本実施形態である電子内視鏡装置について説明する。
【００１９】
図１は、本実施形態である電子内視鏡装置のブロック図である。
【００２０】
電子内視鏡装置は、その挿入部分が体内へ挿入されるビデオスコープ１０と、プロセッサ３０とを備え、ビデオスコープ１０はプロセッサ３０に着脱自在に接続される。プロセッサ３０には、モニタ８０が接続されている。
【００２１】
プロセッサ３０は、放電ランプなどで構成される光源装置３４を備える。光源装置３４から放射される照明光は、集光レンズ（図示せず）を介して、ビデオスコープ１０内に設けられたライトガイド１１に入射する。ライトガイド１１に入射した光は、ライトガイド１１内部を通ってスコープ先端部１０Ｔから射出し、配光レンズ１４Ａを介して被写体（観察対象）に照射される。
【００２２】
被写体に反射した照明光は、スコープ先端部に設けられたカバーガラス１４Ｂ、対物レンズ１３を通り、これによって、対物レンズ１３後方に位置する撮像ユニット１２のイメージセンサ５２に被写体像が形成される。
【００２３】
イメージセンサ５２は、Ｘ−Ｙアドレス型撮像素子であり、ここではＣＭＯＳセンサによって構成されている。イメージセンサ５２で生じる１フィールドもしくは１フレーム分の画像信号は、撮像素子駆動回路１９によって所定の読み出し時間間隔（例えば、１／６０秒もしくは１／３０秒間隔）に従い読み出される。イメージセンサ５２には、Ｃｙ、Ｙｅ、Ｇ、Ｍｇ、あるいはＲ、Ｇ、Ｂなどの複数の色要素を配列させた色フィルタが配設されており、カラー撮像方式として同時単板式が適用されている。
【００２４】
イメージセンサ５２から読み出された画素信号は、デジタル化された後にシリアル信号に変換され、シリアルデータが、送信部５６からビデオスコープ１０の基端側（プロセッサ接続側）のコネクタ部１０Ｃへ向けて送信される。
【００２５】
コネクタ部１０Ｃには、スコープコントローラ１５、受信部１６、画像処理回路１７、タイミングジェネレータ１８、撮像素子駆動回路１９などが設けられている。ＣＰＵ、ＲＡＭ、ＲＯＭなどを含むスコープコントローラ１５は、コネクタ部１０Ｃ内の各回路、そしてスコープ先端側の撮像ユニット１２へ制御信号を送信し、スコープ動作全体を制御する。スコープ動作制御プログラムは、ＲＯＭに格納されている。
【００２６】
受信部１６では、受信したシリアルデータをパラレルデータに変換するとともに、シリアルデータから画素データを取り出し、コネクタ部１０Ｃの同期タイミングで再同期する。画像処理回路１７では、送られてきたデジタル画素信号に対してホワイトバランス処理、ガンマ補正処理などの信号処理が施される。これにより、カラーデジタル画像信号が生成される。カラーデジタル画像信号は、プロセッサ３０の後段処理回路３２へ送られる。なお、プロセッサ３０側に受信部を設け、画像処理するように構成してもよい。
【００２７】
後段処理回路３２では、輪郭強調などの画像処理が施される。そして、後段処理回路３２から出力された画像信号が映像信号としてモニタ８０に出力されることにより、観察画像が動画像としてモニタ８０に表示される。
【００２８】
ＣＰＵ、ＲＯＭ、ＲＡＭなどを含むシステムコントロール回路４０は、光源装置３４などへ制御信号を出力し、プロセッサ３０全体の動作を制御する。プロセッサ制御に関するプログラムは、ＲＯＭにあらかじめ格納されている。また、システムコントロール回路４０は、スコープコントローラ１５との間で相互通信可能である。
【００２９】
次に、図２〜５を用いて、ビデオスコープの先端側に設けられた送信部、プロセッサ側に設けられた受信部の構成を説明する。
【００３０】
図２は、スコープ先端側の撮像ユニットと、プロセッサ接続側の受信部の詳細なブロック図である。図３は、送信部の一部構成を示す論理回路図である。
【００３１】
撮像ユニット１２は、ＣＭＯＳ型のイメージセンサ５２、Ａ／Ｄ変換器５３、パラレル／シリアル変換器５４、同期信号付加回路５５、送信部５６を備え、１つのデバイスとして構成される。ＰＬＬ回路５１は、位相検出器、ＬＰＦ、ＶＯＣ、分周器を備えており、所定の周波数でクロック信号を出力可能である。ＰＬＬ回路５１は、受信部１６に設けられたＰＬＬ回路６８から出力される基準クロック信号に基づき、所定周波数のクロック信号を撮像ユニット１２へ出力する。
【００３２】
イメージセンサ５２から読み出された１フィールド／フレーム分のアナログ画素信号は、Ａ／Ｄ変換器５３によって所定ビット数のデジタルパラレル画素信号に変換される。そして、デジタルパラレル画素信号は、パラレル／シリアル変換器５４によってデジタルシリアル信号に変換され、同期信号付加回路５５において映像規格関連の同期信号が付加される。
【００３３】
図３に示すように、送信部５６は、カウンタ２２、エッジ出力部２３、セレクタ２４、フリップフロップ２６、バッファ回路２８を備える。送信部５６では、入力された一連のデジタルシリアル画素データの間に、所定のデータ幅（ビット数）の間隔で同期用のクロックデータ（以下、同期クロックという）ＥＳを埋め込む。ここでは、２０ビット間隔で同期クロックＥＳを埋め込む。
【００３４】
同期クロックＥＳは、データ値「１」であるスタートビット（以下、同期データＥＤのＳ信号という）と、データ値「０」であるエンドビット（以下、同期データＥＤのＥ信号という）から構成され、周期が一定となるＳ信号、Ｅ信号の遷移エッジを検出することによって、受信側で画素データ抽出が可能となる。
【００３５】
同期クロックＥＳは、エッジを形成するデータによって構成されるデータであり、ここでは２ビットデータ「０１」で構成される。シリアル画素データは、同期クロックＥＳによって２０ビットずつに区分され、これによりワード境界が規定される。同期クロックＥＳの埋め込みは、カウンタ２２によるビットカウントおよびセレクタ２４による出力選択動作によって行われる。
【００３６】
具体的には、伝送されるシリアル画素データを２０ビット分カウントする度に、エッジ出力部２３から同期クロックＥＳを出力してビットデータ「０１」を挿入し、エンベディットクロックのシリアルデータＰＤＳを生成する。シリアルデータＰＤＳは、高速の伝送レート（例えば６００Ｍｂｐｓ）で伝送される。
【００３７】
一方、シリアルデータＰＤＳを受信する受信部１６は、ＣＤＲ（Clock Data Recovery）回路６２、ＦＩＦＯ６４、受信回路７０、同期信号付加回路８２、出力回路８４を備え、各回路は、水晶発振器６６と接続されたＰＬＬ回路６８から出力されるクロック信号に従って動作する。ＣＤＲ回路６２では、シリアルデータＰＤＳの各ビットデータに対する同期再生が行われる。
【００３８】
ＣＤＲ回路６２から出力されたシリアルデータＰＤＳは、ＦＩＦＯ６４を介して受信回路７０へ送られる。受信回路７０では、シリアルデータＰＤＳがパラレルデータに変換されるとともに、シリアルデータＰＤＳの中で２０ビットから成るパラレル画素データの抽出処理が実行される。
【００３９】
同期信号付加回路８２では、抽出されたパラレル画素データに対して同期信号付加回路８２において再同期されるとともに、同期信号が付加される。これによって、デジタル画像信号が出力回路８４を経由して画像処理回路１７に出力される。
【００４０】
図４は、送信される１区画分のシリアルデータを示した図である。図５は、送信される１フレーム／フィールド分のシリアルデータを示した図である。ただし、図５では、１区画ずつ分けたパラレルデータ形式でシリアルデータを列表記している。
【００４１】
上述したように、シリアルデータＰＤＳは、２０ビットの画素データ（ここでは、０〜１９番の番号を付けている）を１ブロックデータとし、その前後にスタートビット／エンドビット（Ｓ/Ｅ）を付けたデータ配列構造となっている。データ値「１」である同期データＥＤのＳ信号は、データ配列順に沿って２０ビット画素データの前端に隣接する。一方、データ値「０」である同期データＥＤのＥ信号は、データ後端に隣接している。
【００４２】
図５に示すように、シリアルデータＰＤＳには、１フレーム／フィールド分の画像に相当する画素データと、ブランキング期間ＢＴにおける画素データが含まれており、ブランキング期間ＢＴの一部には、「１」のビット列（５ビット）と「０」のビット列（５ビット）とを合わせたシリアルデータＢＤを並べて埋め込んでいる。シリアルデータＢＤは、撮像ユニット１２の同期信号付加回路５５、あるいは送信部５６において埋め込まれる。また、ブランキング期間ＢＴには、ＩＴＵ．ＢＴ６５６などの映像信号規格に従ったＡＶコードＡＴが挿入されている。
【００４３】
シリアルデータＰＤＳが送信部５６から受信部１６へ出力されると、受信部１６では、シリアルデータＰＤＳの中から同期データＥＤを検出し、シリアル画素データを抽出する必要がある。すなわち、１区画分の画素データＳＤの境界を、シリアルデータＰＤＳの中で判別しなければならない。
【００４４】
本実施形態では、Ｓ信号、Ｅ信号を含めた２２ビットのビットデータ（同期検出用データ）を複数作成し、ビットデータの前端、後端に同期クロックＥＳのＥ信号、Ｓ信号がそれぞれ存在するビットデータを、画素データ抽出対象のビットデータと判断する。以下、具体的に説明する。
【００４５】
図６は、図２に示した受信回路の詳細なブロック図である。図７、図８は、同期判別用に生成される複数の同期検出用データを示した図である。ただし、図７、図８では、Ｅ信号、Ｓ信号を英小文字ｅ、ｓで表している。
【００４６】
受信回路７０は、シリアル／パラレル変換部７１、同期判別部７２、カウンタ７３、閾値判別部７４、セレクタ７５を備えている。シリアル／パラレル変換部７１、同期判別部７２、カウンタ７３、閾値判別部７４は、それぞれ、２２個のサブシリアル／パラレル変換回路７０１〜７２２、サブ同期判別器８０１〜８２２、サブカウンタ８５１〜８７２、サブ閾値判別回路９０１〜９２２から構成される。サブ同期判別器８０１〜８２２は、例えば、ＦＰＧＡなどによって構成される。
【００４７】
シリアル／パラレル変換部７１では、あらかじめ定められたデータ幅（以下、セグメントデータ幅という）でＦＩＦＯ６４から送られてくるシリアルデータを区切り、パラレルデータ変換処理が実行される。このとき、サブシリアル／パラレル変換回路７０１〜７２２では、シリアルデータの区切りを１ビットずつ順にシフトさせた上でパラレル変換処理が実行される。
【００４８】
図７には、サブシリアル／パラレル変換回路７０１〜７２２からサブ同期判別器８０１〜８２２に送られるパラレルデータが図示されており、各同期判定器におけるシリアルデータの区分け範囲がわかる。セグメントデータ幅は、データバス幅などに対応して定めることが可能である。ここでは、シリアル画素データの２０ビットと、同期クロック（データ）ＥＳの２ビットとを合わせた２２ビットのデータ幅に定められている。
【００４９】
サブ同期判別器８０１とサブ同期判別器８０２とを比較すると、サブ同期判別器８０１のデータ区画Ｔ１に対し、サブ同期判別器８０２のデータ区画Ｔ２は１ビットずれている。同様に、サブ同期判定器８０３〜８２２において、順にデータ区画が１ビットずれている。
【００５０】
ところで、受信回路７０では、送信部５６側の同期クロックＥＳの挿入タイミングを知らされていないため、送られてくるシリアルデータの同期クロックＥＳの位置がどこに存在するか確定できない。しかしながら、あるタイミングで４３ビットから成るデータを切り出し、そのデータから、データパターンの区切り範囲を１ビットずつ順次シフトさせた２２通りのデータパターンを作成すれば、いずれか１つのデータ両端には、Ｓ信号とＥ信号がそれぞれ位置する。
【００５１】
すなわち、同期データＥＤのＳ信号、Ｅ信号がデータ両端にそれぞれ位置するパラレルデータが、サブ同期判別器８０１〜８２２のいずれかに存在し、そのタイミングのパラレルデータを選択することによって、画素データを再同期、出力させることができる。例えば、シリアルデータのビット位置ＦＦ、ＲＲにそれぞれＳ信号、Ｅ信号が位置する場合、サブ同期判別器８０１のシリアル画素データを再同期対象の画素データとして抽出すればよい。
【００５２】
同期データＥＤがデータ前端、後端に位置するか否かの判断は、データ前端、後端のデータ値が、それぞれ「１」、［０］であるか否かを判断すればよい。しかしながら、画素データがデータ両端に位置している場合であっても、すなわち同期データ両端のビットデータ値が「１」、「０」である可能性もあり、一度の判定だけで同期データＥＤであると判定することはできない。
【００５３】
一方、サブ同期判別器８０１〜８２２には、セグメントデータ幅に応じてパラレルデータが２２ビットごと順次送られてくる。それらのパラレルデータも、シリアルデータに対する区分け範囲が１ビットずつずれている。したがって、サブ同期判別器８０１〜８２２の各々が、同期データＥＤの判定を繰り返し行い、データ両端のデータ値が同期データＥＤのデータ値と常に同一であれば、データ両端に同期データＥＤが位置しているパラレルデータとみなすことができる。
【００５４】
ここでは、サブ同期判別器８０１〜８２２各々が、送られてくるパラレルデータのデータ両端が同期データＥＤに対応したデータ値であるか否かを、２２ビットのパラレルデータ変換の度に判断し、一致する場合の回数をカウントする。そして、サブ閾値判別回路９０１〜９２２は、カウント数が基準カウント数を超えているか否かを判断する。
【００５５】
基準カウント数は、例えば、２２ビットのパラレルデータに合わせて２２回に設定することも可能であり、あるいはその半分の１１〜２２回の範囲、あるいは半分の１１回以下にすることも可能である。内視鏡システムの構成やシリアルデータの伝送特性などに応じてあらかじめ基準カウント数を調整しながらシリアル画素データの抽出程度を実験的に確認し、好ましい基準カウント数を定めればよい。
【００５６】
セレクタ７５は、基準カウント数を超えたパラレルデータのみ出力する。これによって同期データＥＤのＳ信号、Ｅ信号をそれぞれデータ前端、後端にもつシリアルデータが同期信号付加回路８２（図２）へ送信される。その結果、同期ずれなく画素データが再同期されて出力される。
【００５７】
なお、データ両端の一方がＳ信号、他方がＥ信号であるか否かを判別する代わりに、データ前端部分、後端部分２ビットにおいて、同期データＥＤが存在するか否かを判別するようにしてもよい。この場合、所定のタイミングで４５ビットのデータを区切り、データ両端が１ビットずつ順次シフトしている２２通りのデータパターンが作成される。図８には、そのように作成された一連のデータパターンにおいて、２４ビットのパラレルデータの区切り範囲Ｔ３を示している。この場合、データ両端の２ビットが同期クロックＥＳと同じデータ値をもつか否か、すなわち、データ値「０１」であるか否かを判断する。
【００５８】
以上のように、内視鏡装置の使用開始時、すなわち、プロセッサが電源ＯＮとなってビデオスコープ１０がプロセッサ３０に接続される、あるはいビデオスコープ１０がプロセッサ３０に接続されてからプロセッサ３０の電源がＯＮ状態になると、シリアルデータが撮像ユニット１２から受信部１６に送信され、シリアルデータの中から画素データが抽出され、受信部において再同期された画素データに基づく画像データが生成される。
【００５９】
しかしながら、電気メス使用といった内視鏡作業に起因してノイズが発生すると、受信部１６において同期が外れる恐れがある。その場合、同期判定によって再同期させて画素データを再び抽出し、同期ずれを解消させなければならない。
【００６０】
画素データの再抽出を行う場合、同期クロックＥＳを用いるのではなく、ブランキング期間に埋め込まれた同期検出用のブランキングデータに基づいて同期判定を行う。すなわち、同期判別部７２において、ブランキング期間のシリアルデータに含まれるＡＶコードＡＴ（図５参照）を検出し、これをトリガーとして同期判定を行う。
【００６１】
サブ同期判別器８０１〜８２２は、ＡＶコード検出によってブランキング期間を検出した後、ブランキング期間ＢＴのシリアルデータを対象に同期判定を行う。具体的には、２２ビットの同期検出用ブランキングデータと同一であるか否か、すなわち、２つ並んだシリアルデータＢＤを間に挟んでデータ両端にＥ信号、Ｓ信号が位置するデータ配列と等しいか否かをサブ同期判別器８０１〜８２２において判断する。
【００６２】
なお、同期検出用ブランキングデータの情報は、スコープコントローラ１５から受信部１６に送られており、これに基づいて同一性を判断する。また、スコープコントローラ１５の制御によって、サブ同期判定器８０１〜８０２の動作を、同期データの位置判定からブランキングデータとの同一性判断に切り替える。なお、また、最初の画素データ抽出処理用の受信回路と、同期ずれ後の画素データ再抽出用受信回路とを、別々に設ける構成にしてもよい。
【００６３】
そして、同期検出用ブランキングデータと同一のデータ配列となるパラレルデータの場合、その回数をカウントする。そして、カウント数が基準閾値を超えた場合、そのパラレルデータがセレクタ７５を経由して出力される。この場合、基準閾値は２である。ただし、カウントせずに１回の同期判定だけ行うことも可能である。
【００６４】
このように同期判定することにより、同期ずれなく画素データが再同期して出力される。なお、ここでは、ブランキング期間の所定の２２ビットデータを対象にして同期判定を行っているが、ブランキング期間において他のデータサイズ、データ配列を対象にして同一性判断を行うことも可能であり、例えば、同期データＥＤを除くデータ配列を対象にすることも可能であり、あるいは、１０ビットデータＢＴを対象に同一性を判断してもよい。
【００６５】
シリアルデータＢＤのデータ配列以外も同期判定可能であり、特に、「１」と「０」が交互に連続的に繰り返されるデータに基づいて同期判断することも可能である。
【００６６】
図９は、画素データ再同期処理のフローを示した図である。
【００６７】
ビデオスコープ１０がプロセッサ３０に接続されると、図７、８を用いて説明した同期データ検出に基づいた同期判定処理が実行開始される。同期判定が終了するまでの間、すなわち、セレクタ７５からパラレルデータが出力されない間、ブラック画面に対応した画像データを出力させ、オペレータを待機状態にする。そして、同期が確立されると、画像データ出力によって観察画像がモニタに表示される（Ｓ１０１〜Ｓ１０３）。
【００６８】
画像データが出力されると、同期ずれが生じているか否かを検出するため、パラレルデータが出力されているサブパターン判別器において、データ両端に同期データＥＤが位置しているかモニタリングされる（Ｓ１０４）。そして、同期データＥＤと一致しないことが検出されると、ブランキング期間を検出し、ブランキング期間内におけるシリアルデータの配列と同一のデータ配列をもつパラレルデータを出力し、再同期させる（Ｓ１０５、Ｓ１０６）。
【００６９】
ただし、同期判定を行っている間、ブラック画面に応じた画像データを出力する代わりに、フレームメモリに記憶させた同期ずれ前の画像データを表示させるようにしてもよい。
【００７０】
このように本実施形態によれば、ビデオスコープ１０の先端部に設けられたイメージセンサ５２から読み出される画素信号をデジタルシリアル化し、送信部５６においては、２０ビットのシリアル画素データの間に同期データＥＤとして同期信号Ｓ、同期信号Ｅから成る同期用クロックデータＥＳを埋め込み、シリアルデータをコネクタ部１０Ｃへ送信する。
【００７１】
一方、受信部１６の受信回路７０では、２２ビットのセグメントデータ幅でシリアルデータを区切り、１ビットずつ区切り範囲を順次シフトさせた２２個の同期検出用のパラレルデータを生成する。そして、受信回路７０は、２２個のパラレルデータの中から、同期データＥＤがデータ両端に位置するパラレルデータを選択、出力し、選択されたパラレルデータが再同期される。なお、２２ビットのセグメントデータ幅で一度にシリアルデータを区切り、それから２２個のパラレルデータを作成する代わりに、１ビットずつデータ潜り範囲を順次シフトさせながら、２２個のパラレルデータを異なるタイミングで作成してもよい。
【００７２】
８ｂ／１０ｂ伝送方式のような変換テーブルを用いることなく、埋め込んだ同期クロックを正確に検知し、シリアル画素データを取り出すことができる。特に、スコープ先端部における回路構成としてはセレクタ等を設けるだけでよいため、スコープ先端部の回路構成が簡素化できる。また、受信部において、ワードアライナなどのワード境界を検知する回路を設ける必要がない。
【００７３】
一方、受信部における同期判定は、ＰＬＬ回路を利用した構成とは相違するため、位相ロックのためのテスト用パターンを受信部へ向けて送信する必要もなく、さらに、シリアルデータと並走して同期クロックを送る必要もない。また、再同期させた後にノイズなどの影響で同期ずれが生じても、テスト用パターンの送信など、同期修正のための切り替え処理などをする必要がなく、瞬時に画像データ出力を回復することが可能となっている。
【００７４】
また、同期データ一致の回数をカウントし、最も早く閾値を超えるパラレルデータを選択するため、確実に同期データＥＤが両端に位置するパラレルデータを画素データとして抽出することができる。
【００７５】
複数のパラレルデータを同期検出用データとして生成し、その中から１つのパラレルデータを選択する回路構成を採用することにより、簡易な回路構成でデータ処理速度を落とすことなく画像信号処理を行うことができる。
【００７６】
また、本実施形態によれば、画素データを抽出後にノイズなどの影響で同期ずれが生じた場合、ブランキング期間を検出し、２２ビットのセグメントデータ幅でシリアルデータを区切りながら、１ビットずつ区切り範囲を順次シフトさせて２２個の同期検出用のパラレルデータを生成する。そして、ブランキング期間に埋め込まれた同期検出用データとデータ配列が等しいパラレルデータを選択し、出力する。
【００７７】
シリアル画素データのデータ配列は、観察画像の輝度、色相に依存するが、内視鏡観察画像の場合、偏った輝度レベル、色合いの画像エリアによって占められており、シリアル画素データの配列に偏りが生じることが多い。
【００７８】
しかしながら、上述したように、ブランキング期間のシリアル画素データは、「１」のビット列と「０」のビット列を並べたシリアルデータＢＤに基づいた構成されている。そのため、ＤＣバランスが安定し、シリアル画素データを対象に同期判定する場合に比べて、効果的に同期ずれを瞬時に解消することができる。特に、ビットデータ「１」ビットデータ「０」が交互に連続して繰り返されるデータを埋め込む場合、ＤＣバランスの安定性は顕著であり、極めて有効である。また、再同期を行った後の同期判定であって観察画像を表示している状態のため、ブランキング期間を検出しやすい。
【００７９】
なお、１ビットずつ順次シフトさせるだけでなく、所定ビット数ずつ区切りをシフトさせて複数のデータを生成するようにしてもよい。また、プロセッサ接続時と途中で同期ずれが生じた場合いずれにおいても、同期データを用いて再同期してもよく、あるいは、ブランキング期間のデータを用いて再同期させてもよい。
【符号の説明】
【００８０】
１０  ビデオスコープ
１２  撮像ユニット
１６  受信部
３０  プロセッサ
５６  送信部
７０  受信回路
Ｅ  同期信号（同期データ）
Ｓ  同期信号（同期データ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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