(57)【要約】      （修正有）【課題】ＰＷＭ出力時の立上げにおける突入電流を削減するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供する。【解決手段】ＰＷＭ変調装置１８０Ｐは、カウンタ２４のカウント値にしたがって、制御信号ＣＳ、立上げフラグ信号ＦＬＧ、および選択指示信号ＳＥＬを生成して出力する立上げコントロール回路２２と、入力した制御信号にしたがって、立上げ用ＰＷＭ出力信号を生成して出力する立上げ用ＰＷＭ変調器２０と、入力した立上げフラグ信号にしたがって、外部装置から供給される信号からＰＷＭ出力信号を生成して出力するＰＷＭ変調器１８と、入力した選択指示信号にしたがって、立上げ用ＰＷＭ変調器からの立上げ用ＰＷＭ出力信号とＰＷＭ変調器からのＰＷＭ出力信号とのうちのいずれか一方を選択し、選択した信号をドライバ出力段４０Ｐに出力するセレクタ３２とを備える。【選択図】図５
2016111430.tif 000002
【特許請求の範囲】
【請求項１】
カウンタを内蔵し、前記カウンタのカウント値にしたがって、制御信号、立上げフラグ信号、および選択指示信号を生成して出力する立上げコントロール回路と、
前記立上げコントロール回路からの前記制御信号を入力し、入力した前記制御信号にしたがって、立上げ用ＰＷＭ出力信号を生成して出力する立上げ用ＰＷＭ変調器と、
前記立上げコントロール回路からの前記立上げフラグ信号を入力し、入力した前記立上げフラグ信号にしたがって、外部装置から供給される信号からＰＷＭ出力信号を生成して出力するＰＷＭ変調器と、
前記立上げコントロール回路からの前記選択指示信号を入力し、入力した前記選択指示信号にしたがって、前記立上げ用ＰＷＭ変調器からの前記立上げ用ＰＷＭ出力信号と前記ＰＷＭ変調器からの前記ＰＷＭ出力信号とのうちのいずれか一方を選択し、前記選択した信号をドライバ出力段に出力するセレクタと
を備えることを特徴とするＰＷＭ変調装置。
【請求項２】
前記立上げ用ＰＷＭ変調器は、立上げ動作期間において、前記ドライバ出力段のポジティブ側およびネガティブ側の出力波形が互いに同相で且つ同じデューティ比を形成するとともに、当該波形のデューティ比を５０％に向けて段階的に増加させるように、前記立上げ用ＰＷＭ出力信号を生成して出力することを特徴とする請求項１に記載のＰＷＭ変調装置。
【請求項３】
前記立上げコントロール回路は、前記カウント値を参照して前記デューティ比Ｄが５０％に達したことを検知すると、通常のＰＷＭ変調動作を行うように、前記立上げフラグ信号を生成して、前記ＰＷＭ変調器に出力するとともに、前記ＰＷＭ変調器からの前記出力信号を選択して出力するように、前記選択指示信号を生成して前記セレクタに出力することを特徴とする請求項１または２に記載のＰＷＭ変調装置。
【請求項４】
前記外部装置は、ノイズシェイパであることを特徴とする請求項１〜３のいずれか１項に記載のＰＷＭ変調装置。
【請求項５】
前記ＰＷＭ変調器と、前記セレクタとは、ポジティブ側およびネガティブ側の信号を個別に処理するためにそれぞれポジティブ側ＰＷＭ変調器およびネガティブ側ＰＷＭ変調器と、ポジティブ側セレクタおよびネガティブ側セレクタとして個別に構成され、前記立上げコントロール回路は、前記立上げフラグ信号を前記ポジティブ側ＰＷＭ変調器および前記ネガティブ側ＰＷＭ変調器の双方に出力し、前記選択指示信号を前記ポジティブ側セレクタおよび前記ネガティブ側セレクタの双方に出力することを特徴とする請求項１〜４のいずれか１項に記載のＰＷＭ変調装置。
【請求項６】
前記ドライバ出力段からの出力信号は、インダクタンスとコンデンサとから構成されるローパスフィルタに供給されることを特徴とする請求項１〜５のいずれか１項に記載のＰＷＭ変調装置。
【請求項７】
前記立上げコントロール回路と、前記立上げ用ＰＷＭ変調器と、前記ＰＷＭ変調器とを１つのチップに集積化したことを特徴とする請求項１〜６のいずれか１項に記載のＰＷＭ変調装置。
【請求項８】
前記立上げコントロール回路と、前記立上げ用ＰＷＭ変調器と、前記ＰＷＭ変調器と、前記セレクタとを１つのチップに集積化したことを特徴とする請求項１〜６のいずれか１項に記載のＰＷＭ変調装置。
【請求項９】
前記立上げコントロール回路と、前記立上げ用ＰＷＭ変調器と、前記ＰＷＭ変調器と、前記セレクタと、前記ドライバ出力段を１つのチップに集積化したことを特徴とする請求項１〜６のいずれか１項に記載のＰＷＭ変調装置。
【請求項１０】
前記立上げコントロール回路は、前記カウント値と前記ドライバ出力段からのフィードバック信号とのうちの少なくとも１つを参照して前記デューティ比Ｄが５０％に達したことを検知することを特徴とする請求項３に記載のＰＷＭ変調装置。
【請求項１１】
同期サンプリングレートコンバータと、
前記同期サンプリングレートコンバータに接続されたディジタルシグナルプロセッサと、
前記ディジタルシグナルプロセッサに接続されたオーバーサンプリングフィルタと、
前記オーバーサンプリングフィルタに接続されたノイズシェイパと、
前記ノイズシェイパに接続され、第１および第２のＰＷＭ変調装置としてそれぞれ構成された請求項１に記載のＰＷＭ変調装置と、
前記第１および第２のＰＷＭ変調装置の出力に接続された第１および第２ドライバ出力段としてそれぞれ構成された請求項１に記載のドライバ出力段と、
前記第１および第２ドライバ出力段の出力に接続された第１および第２ローパスフィルタと、
前記第１および第２ローパスフィルタに接続されたスピーカと
を備えることを特徴とする音声信号出力装置。
【請求項１２】
前記立上げ用ＰＷＭ変調器は、立上げ動作期間において、前記ドライバ出力段のポジティブ側およびネガティブ側の出力波形が互いに同相で且つ同じデューティ比を形成するとともに、当該波形のデューティ比を５０％に向けて段階的に増加させるように、前記立上げ用ＰＷＭ出力信号を生成して出力することを特徴とする請求項１１に記載の音声信号出力装置。
【請求項１３】
前記立上げコントロール回路は、前記カウント値信号を参照して前記デューティ比Ｄが５０％に達したことを検知すると、通常のＰＷＭ変調動作を行うように、前記立上げフラグ信号を生成して、前記第１および第２のＰＷＭ変調器に出力するとともに、前記第１および第２のＰＷＭ変調器からの前記出力信号を選択して出力するように、前記選択指示信号を生成して前記第１および第２のセレクタに出力することを特徴とする請求項１１または１２に記載の音声信号出力装置。
【請求項１４】
前記外部装置は、前記ノイズシェイパであることを特徴とする請求項１１〜１３のいずれか１項に記載の音声信号出力装置。
【請求項１５】
前記第１および第２のＰＷＭ変調器と、前記第１および第２のセレクタとは、ポジティブ側およびネガティブ側の信号を個別に処理するためにそれぞれポジティブ側ＰＷＭ変調器およびネガティブ側ＰＷＭ変調器と、ポジティブ側セレクタおよびネガティブ側セレクタとして個別に構成され、前記立上げコントロール回路は、前記立上げフラグ信号を前記ポジティブ側ＰＷＭ変調器および前記ネガティブ側ＰＷＭ変調器の双方に出力し、前記選択指示信号を前記ポジティブ側セレクタおよび前記ネガティブ側セレクタの双方に出力することを特徴とする請求項１１〜１４のいずれか１項に記載の音声信号出力装置。
【請求項１６】
前記音声信号出力装置は、複数のチャネルを有し、前記第１および第２のＰＷＭ変調装置と、前記第１および第２のドライバ出力段とを、前記チャネルごとに個別に構成し、前記立上げコントロール回路は、前記立上げフラグ信号を前記チャネルごとに個別に構成された前記第１および第２の変調装置にそれぞれ出力し、前記選択指示信号を前記チャネルごとに個別に構成された前記第１および第２のセレクタにそれぞれ出力することを特徴とする請求項１１〜１４のいずれか１項に記載の音声信号出力装置。
【請求項１７】
前記第１および第２ローパスフィルタは、インダクタンスとコンデンサとから構成されるローパスフィルタであることを特徴とする請求項１１〜１６のいずれか１項に記載の音声信号出力装置。
【請求項１８】
前記立上げコントロール回路と、前記立上げ用ＰＷＭ変調器と、前記ＰＷＭ変調器とを１つのチップに集積化したことを特徴とする請求項１１〜１７のいずれか１項に記載の音声信号出力装置。
【請求項１９】
前記立上げコントロール回路と、前記立上げ用ＰＷＭ変調器と、前記ＰＷＭ変調器と、前記セレクタとを１つのチップに集積化したことを特徴とする請求項１１〜１７のいずれか１項に記載の音声信号出力装置。
【請求項２０】
前記立上げコントロール回路と、前記立上げ用ＰＷＭ変調器と、前記ＰＷＭ変調器と、前記セレクタと、前記ドライバ出力段とを１つのチップに集積化したことを特徴とする請求項１１〜１７のいずれか１項に記載の音声信号出力装置。
【請求項２１】
前記オーバーサンプリングフィルタと、前記ノイズシェイパと、前記第１および第２のＰＷＭ変調装置とを１つのチップに集積化したことを特徴とする請求項１１〜１７のいずれか１項に記載の音声信号出力装置。
【請求項２２】
前記ディジタルシグナルプロセッサと、前記オーバーサンプリングフィルタと、前記ノイズシェイパと、前記第１および第２のＰＷＭ変調装置と、前記第１および第２ドライバ出力段とを１つのチップに集積化したことを特徴とする請求項１１〜１７のいずれか１項に記載の音声信号出力装置。
【請求項２３】
前記同期サンプリングレートコンバータと、前記ディジタルシグナルプロセッサと、前記オーバーサンプリングフィルタと、前記ノイズシェイパと、前記第１および第２のＰＷＭ変調装置と、前記第１および第２ドライバ出力段とを１つのチップに集積化したことを特徴とする請求項１１〜１７のいずれか１項に記載の音声信号出力装置。
【請求項２４】
前記音声信号出力装置は、ＢＴＬ方式Ｄ級増幅器を備えることを特徴とする請求項１１〜２３のいずれか１項に記載の音声信号出力装置。
【請求項２５】
前記立上げコントロール回路は、前記カウント値と前記ドライバ出力段からのフィードバック信号とのうちの少なくとも１つを参照して前記デューティ比Ｄが５０％に達したことを検知することを特徴とする請求項１２に記載の音声信号出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、パルス幅変調装置および音声信号出力装置に関する。
【背景技術】
【０００２】
パルス変調は、パルスの変化によって信号の生成を行う変調方式であり、例えば、パルス密度変調（ＰＤＭ：Pulse Density Modulation）は、一定幅のパルスの密度および正負による波形を生成する。一方、パルス幅変調（ＰＷＭ：Pulse Width Modulation）は、可変のパルスの幅および正負による波形を生成する。
【０００３】
このような技術に関連して、ＰＷＭ変調方式Ｄ級アンプに関する技術が開示されている。また、多ビットＰＤＭ信号利得調整回路に関する技術が開示されている。また、分解能を向上させることができ、ダイナミックレンジを向上させるＰＷＭ変調器も開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−４８３３３号公報
【特許文献２】特開２００１−３４５７０５号公報
【特許文献３】特開２０１３−１７０４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態の目的は、ＰＷＭ出力時の立上げにおける突入電流を削減するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することにある。
【課題を解決するための手段】
【０００６】
本実施の形態の一態様によれば、カウンタを内蔵し、前記カウンタのカウント値にしたがって、制御信号、立上げフラグ信号、および選択指示信号を生成して出力する立上げコントロール回路と、前記立上げコントロール回路からの前記制御信号を入力し、入力した前記制御信号にしたがって、立上げ用ＰＷＭ出力信号を生成して出力する立上げ用ＰＷＭ変調器と、前記立上げコントロール回路からの前記立上げフラグ信号を入力し、入力した前記立上げフラグ信号にしたがって、外部装置から供給される信号からＰＷＭ出力信号を生成して出力するＰＷＭ変調器と、前記立上げコントロール回路からの前記選択指示信号を入力し、入力した前記選択指示信号にしたがって、前記立上げ用ＰＷＭ変調器からの前記立上げ用ＰＷＭ出力信号と前記ＰＷＭ変調器からの前記ＰＷＭ出力信号とのうちのいずれか一方を選択し、前記選択した信号を前記ドライバ出力段に出力するセレクタとを備えるＰＷＭ変調装置が提供される。
【０００７】
本実施の形態の他の態様によれば、同期サンプリングレートコンバータと、前記同期サンプリングレートコンバータに接続されたディジタルシグナルプロセッサと、前記ディジタルシグナルプロセッサに接続されたオーバーサンプリングフィルタと、前記オーバーサンプリングフィルタに接続されたノイズシェイパと、前記ノイズシェイパに接続され、第１および第２のＰＷＭ変調装置としてそれぞれ構成された上記のＰＷＭ変調装置と、前記第１および第２のＰＷＭ変調装置の出力に接続された第１および第２ドライバ出力段としてそれぞれ構成された上記のドライバ出力段と、前記第１および第２ドライバ出力段の出力に接続された第１および第２ローパスフィルタと、前記第１および第２ローパスフィルタに接続されたスピーカとを備える音声信号出力装置が提供される。
【発明の効果】
【０００８】
本実施の形態によれば、ＰＷＭ出力時の立上げにおける突入電流を削減するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】比較例に係るＰＷＭ変調器を適用可能なＢＴＬ方式の音声信号出力装置の出力回路構成図。
【図２】図１に示す比較例に係るＰＷＭ変調器を適用可能なＢＴＬ方式の音声信号出力装置において、（ａ）ポジティブ側のドライバ出力段のＰＷＭ出力波形ＳＰＯＳ例、（ｂ）ネガティブ側のドライバ出力段のＰＷＭ出力波形ＳＮＥＧ例。
【図３】比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図。
【図４】フィルタレス変調方式を用いたＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の動作波形例であって、（ａ）ノイズシェイパから出力されたポジティブ側データＰ・ネガティブ側のデータＮの出力波形例、（ｂ）ドライバ出力段のＰＷＭ出力ＳＰＯＳ波形例、（ｃ）ドライバ出力段のＰＷＭ出力ＳＮＥＧ波形例。
【図５】第１の実施の形態に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図（ポジティブ側）。
【図６】第１の実施の形態に係るＰＷＭ変調装置において、（ａ）立上げ動作期間ＴＲとデューティ比Ｄ＝５０％の通常動作期間ＴＮの範囲におけるＰＷＭ出力ＳＰＯＳ・ＳＮＥＧ動作波形のタイミングチャート、（ｂ）立上げフラグ信号ＦＬＧの動作波形のタイミングチャート、（ｃ）立上げ制御信号ＣＳの動作波形のタイミングチャート。
【図７】第１の実施の形態に係るＰＷＭ変調装置において、立上げ動作期間ＴＲとデューティ比Ｄ＝５０％の通常動作期間ＴＮの範囲におけるデューティ比Ｄの時間変化の説明図。
【図８】第１の実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）。
【図９】（ａ）比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、ドライバ出力段の出力電流ｉp、ｉnの動作波形例、（ｂ）ドライバ出力段の出力電流ｉp、ｉnの説明図。
【図１０】比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、ドライバ出力段の出力電流ｉp、ｉnの動作波形例（拡大図）。
【図１１】第１の実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、ドライバ出力段の出力電流ｉp、ｉnの動作波形例。
【図１２】第１の実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、ドライバ出力段の出力電流ｉp、ｉnの動作波形例（拡大図）。
【図１３】比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、ドライバ出力段の出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）を検証するためのシミュレーション結果例（その１）。
【図１４】比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、ドライバ出力段の出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）を検証するためのシミュレーション結果例（その２）。
【図１５】比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、ドライバ出力段の出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）を検証するためのシミュレーション結果例（その３）。
【図１６】ドライバ出力段の出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）をモデル化するための説明図であって、（ａ）比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、デューティ比Ｄ＝５０％で電源電圧ＶCC−接地電位ＧＮＤ間のパルス入力波形例、（ｂ）第１の実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、電源電圧ＶCC値の１／２（ＶCC／２）をｔ＝０から入力したパルス入力波形例。
【図１７】ドライバ出力段の出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）をモデル化するための説明図であって、（ａ）ドライバ出力段のドライバ部の回路構成例、（ｂ）図１７（ａ）に示したドライバ部を、オン抵抗である抵抗Ｒに置き換えてＲＬＣ直列回路とした回路構成例。
【図１８】図１７（ａ）に示したＲＬＣ直列回路例において、電源電圧ＶCC値の１／２（ＶCC／２）を入力した場合のドライバ出力段の出力電流の動作波形を検証するためのシミュレーション結果例。
【図１９】電圧の揺れ現象を抑制するために電源電圧ＶCCに接続されるバイパスコンデンサＣppの静電容量値を調整したシミュレーション結果例。
【図２０】第１の実施の形態の変形例１−１に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図（ポジティブ側）。
【図２１】第１の実施の形態の変形例１−２に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図（ポジティブ側）。
【図２２】第１の実施の形態の変形例１−３に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図（ポジティブ側）。
【図２３】第１の実施の形態の変形例２−１に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）。
【図２４】第１の実施の形態の変形例２−２に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）。
【図２５】第１の実施の形態の変形例２−３に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）。
【図２６】第１の実施の形態の変形例２−４に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）。
【図２７】比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、反転出力を有する回路構成例。
【図２８】比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）において、ポシティブ側のＰＷＭ出力波形ＳＰＯＳとネガティブ側のＰＷＭ出力波形ＳＮＥＧによるポップノイズ現象を説明する図。
【図２９】第１の実施の形態に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図。
【図３０】第２の実施の形態に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図。
【図３１】第２の実施の形態の変形例１に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図。
【図３２】第２の実施の形態の変形例２に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図。
【図３３】第２の実施の形態の変形例３に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図。
【図３４】実施の形態に係るＰＷＭ変調装置におけるサンプリング周波数とクロック周波数の関係を示す模式図。
【図３５】実施の形態に係るＰＷＭ変調装置において、８ビットの信号が入力されるＰＷＭ変調器の例、（ｂ）ＰＷＭ変調器の出力波形例。
【図３６】実施の形態に係るＰＷＭ変調装置において、カウンタ閾値Ｃｔｈを備えるカウンタの模式的ブロック構成図。
【図３７】実施の形態に係るＰＷＭ変調装置において、（ａ）カウンタ閾値Ｃｔｈを備えるカウンタ２４の時間関数特性例、（ｂ）カウント数がＣ１であってカウンタ閾値Ｃｔｈよりも高い場合のパルス例、（ｃ）カウント数がカウンタ閾値Ｃｔｈに等しい場合のパルス例、（ｄ）カウント数がＣ２であってカウンタ閾値Ｃｔｈよりも低い場合のパルス例。
【図３８】第３の実施の形態に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図。
【図３９】第３の実施の形態に係るＰＷＭ変調装置において、複数のチャネル（ａ）〜（ｃ）ごとに立上げのタイミングを変化させた場合の動作波形例
【図４０】第３の実施の形態の変形例１に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図。
【図４１】第３の実施の形態の変形例２に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図。
【図４２】第３の実施の形態の変形例３に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図。
【図４３】第３の実施の形態の変形例４に係るＰＷＭ変調装置およびこのＰＷＭ変調装置を適用した音声信号出力装置の模式的ブロック構成図。
【図４４】実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＩＣ）およびその電源電圧ＶCCの出力端子に接続されるバイパスコンデンサＣppの構成図。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[比較例]
比較例に係るＰＷＭ変調器を適用可能なＢＴＬ方式の音声信号出力装置２００Ａの出力回路構成は、図１に示すように表される。
【００１３】
また、図１に示す比較例に係るＰＷＭ変調器を適用可能なＢＴＬ方式の音声信号出力装置２００Ａおいて、ポジティブ側のドライバ出力段４０ＰのＰＷＭ出力波形ＳＰＯＳ例は、図２（ａ）に示すように表され、ネガティブ側のドライバ出力段４０ＮのＰＷＭ出力波形ＳＮＥＧ例は、図２（ｂ）に示すように表される。
【００１４】
また、比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａの模式的回路ブロック構成は、図３に示すように表される。
【００１５】
比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用したＢＴＬ方式の音声信号出力装置２００Ａの出力回路構成は、図１に示すように、ポジティブ側のＰＷＭ変調器１８Ｐの出力に接続されたポジティブ側のドライバ出力段４０Ｐと、ネガティブ側のＰＷＭ変調器１８Ｎの出力に接続されたネガティブ側のドライバ出力段４０Ｎと、ポジティブ側のドライバ出力段４０Ｐの出力（ＳＰＯＳ）に接続されたポジティブ側のローパスフィルタ（Ｌ１・Ｃ１）と、ネガティブ側のドライバ出力段４０Ｎの出力（ＳＮＥＧ）に接続されたネガティブ側のローパスフィルタ（Ｌ２・Ｃ２）と、ポジティブ側およびネガティブ側のローパスフィルタ（Ｌ１・Ｃ１）・（Ｌ２・Ｃ２）に接続されたスピーカ３８とを備える。
【００１６】
また、比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａの模式的回路ブロック構成は、図３に示すように、同期サンプリングレートコンバータ（ＳＲＣ）１０と、同期サンプリングレートコンバータに接続されたディジタルシグナルプロセッサ（ＤＳＰ）１２と、ディジタルシグナルプロセッサ１２に接続された８倍オーバーサンプリングフィルタ１４と、８倍オーバーサンプリングフィルタ１４に接続されたノイズシェイパ１６と、ノイズシェイパ１６に接続されたポジティブ側のＰＷＭ変調器１８Ｐおよびネガティブ側のＰＷＭ変調器１８Ｎと、ポジティブ側のＰＷＭ変調器１８Ｐの出力に接続されたポジティブ側のドライバ出力段４０Ｐと、ネガティブ側のＰＷＭ変調器１８Ｎの出力に接続されたネガティブ側のドライバ出力段４０Ｎと、ポジティブ側のドライバ出力段４０Ｐの出力（ＳＰＯＳ）に接続されたポジティブ側のローパスフィルタ（Ｌ１・Ｃ１）と、ネガティブ側のドライバ出力段４０Ｎの出力（ＳＮＥＧ）に接続されたネガティブ側のローパスフィルタ（Ｌ２・Ｃ２）と、ポジティブ側およびネガティブ側のローパスフィルタ（Ｌ１・Ｃ１）・（Ｌ２・Ｃ２）に接続されたスピーカ３８とを備える。
【００１７】
ＢＴＬ方式の音声信号出力装置２００Ａにおいて、スピーカ３８と接続され、フィルタレス波形（ＳＰＯＳ・ＳＮＥＧ）のＰＷＭ波形が出力される場合、ＰＷＭ変調器１８Ｐ・１８Ｎが動作を始める際に、図１におけるドライバ出力段４０Ｐ・４０Ｎは、デューティ比Ｄ＝５０％のＰＷＭ出力波形ＳＰＯＳ・ＳＮＥＧを出力し始める。より具体的には、図２に例示するように、時刻ｔ１における動作開始時に、ドライバ出力段４０Ｐ・４０Ｎの出力ＳＰＯＳ・ＳＮＥＧもデューティ比Ｄ＝５０％で動作し始め、以降、音声データが開始されるまでの所定の期間（例えば、時刻ｔ２、ｔ３、…、ｔ６）にわたって、デューティ比Ｄ＝５０％の出力波形で動作を続ける。
【００１８】
動作を開始する時刻ｔ１よりも前（ＰＷＭ出力を停止した状態）は、それぞれローレベル（ＧＮＤ）に固定されているＳＰＯＳ・ＳＮＥＧ波形が、ＰＷＭ出力を停止した状態から動作を始める際に、瞬時的にデューティ比Ｄ＝５０％で動作を始めるため、ポジティブ側のＬＣローパスフィルタ（Ｌ１・Ｃ１）およびネガティブ側のＬＣローパスフィルタ（Ｌ２・Ｃ２）がそれぞれ過渡に応答することで、相対的に大きな電流が流出・流入する。
【００１９】
特に複数のチャネルを備えるＢＴＬ方式の音声信号出力装置においては、ＬＣローパスフィルタが接続されたＰＷＭ出力端子すべてに同等の値を有する瞬時電流が導通する。このため、ＢＴＬ方式では、１チャネルでは１つの端子に流れる電流の２倍、２チャネルでは１つの端子に流れる電流の４倍と、チャネル数Ｎ×２倍の電流が、ＶCC電源端子と接地ＧＮＤとの間に導通する。このため、ポジティブ側およびネガティブ側のＶCC電源端子と接地ＧＮＤとの間に接続されるバイパス用のデカップリングコンデンサ(パスコン)Ｃppの値を相対的に大きく設定する必要がある。パスコンＣppの値が相対的に小さい場合には、電源の跳ね上がりにより、誤動作や破壊の原因となる。
【００２０】
ドライバ出力段４０Ｐのゲート入力には、ポジティブ側のゲート入力信号Ｐが供給され、ドライバ出力段４０Ｎのゲート入力には、ネガティブ側のゲート入力信号Ｎが供給される。ここで、ゲート入力信号Ｐ・Ｎは、ポジティブ側のＰＷＭ変調器１８Ｐのセレクタ出力ＰＷＭ_０およびネガティブ側のＰＷＭ変調器１８Ｎのセレクタ出力ＰＷＭ_０に対応している。図４（ａ）に示すように、ノイズシェイパ１６から出力されたポジティブ側データＰおよびネガティブ側のデータＮの出力波形例は、位相が互いに１８０度ずれた差動出力である。
【００２１】
また、ドライバ出力段４０Ｐ・４０Ｎの出力波形は、図４（ｂ）・図４（ｃ）に示すように、ポジティブ側ＰＷＭ信号波形ＳＰＯＳ・ネガティブ側ＰＷＭ信号波形ＳＮＥＧに対応し、互いに同じ位相（同相信号波形）になっており、接地ＧＮＤから電源電圧ＶCCまで変化する。波形は、図４（ｂ）・図４（ｃ）に示すように、ポジとネガで180度ずれたものではなく、同相でデューティ比は、ポジ側が太いときはネガ側が細い、ポジ側が細いときはネガ側が太いという関係になる。データＰの振幅が大きくなるとともにデータＮの振幅が小さくなるにつれて、互いに同じ位相である、ＰＷＭ出力波形ＳＰＯＳのパルス幅は広くなるとともにＰＷＭ出力波形ＳＮＥＧのパルス幅は狭くなる。データＰの振幅が小さくなるとともにデータＮの振幅が大きくなるにつれて、互いに同じ位相である、ＰＷＭ出力波形ＳＰＯＳのパルス幅は狭くなるとともにＰＷＭ出力波形ＳＮＥＧのパルス幅は広くなる。
【００２２】
[第１の実施の形態]
（ＰＷＭ変調装置）
第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ（ポジティブ側）およびこのＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）は、図５に示すように表される。
【００２３】
また、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎにおいて、立上げ動作期間ＴＲとデューティ比Ｄ＝５０％の通常動作期間ＴＮの範囲におけるＰＷＭ出力ＳＰＯＳ・ＳＮＥＧ動作波形のタイミングチャートは、図６（ａ）に示すように表され、立上げフラグ信号ＦＬＧの動作波形のタイミングチャートは、図６（ｂ）に示すように表され、立上げ制御信号ＣＳの動作波形のタイミングチャートは、図６（ｃ）に示すように表される。
【００２４】
また、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎにおいて、立上げ動作期間ＴＲとデューティ比Ｄ＝５０％の通常動作期間ＴＮの範囲におけるデューティ比Ｄの時間変化は、図７に示すように表される。
【００２５】
また、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ（ポジティブ側）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的回路ブロック構成図（ポジティブ側）は、図８に示すように表される。
【００２６】
第１の実施の形態に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００に適用されるポジティブ側のＰＷＭ変調装置１８０Ｐの模式的ブロック構成は、図５に示すように、カウンタ２４を内蔵し、カウンタ２４のカウント値にしたがって、制御信号ＣＳ、立上げフラグ信号ＦＬＧ、および選択指示信号ＳＥＬを生成して出力する立上げコントロール回路２２と、立上げコントロール回路２２からの制御信号ＣＳを入力し、入力した制御信号ＣＳにしたがって、立上げ用ＰＷＭ出力信号を生成して出力する立上げ用ＰＷＭ変調器２０と、立上げコントロール回路２２からの立上げフラグ信号ＦＬＧを入力し、入力した立上げフラグ信号ＦＬＧにしたがって、例えば、ノイズシェイパ１６などの外部装置から供給される信号からＰＷＭ出力信号を生成して出力するＰＷＭ変調器１８と、立上げコントロール回路２２からの選択指示信号ＳＥＬを入力し、入力した選択指示信号ＳＥＬにしたがって、立上げ用ＰＷＭ変調器からの立上げ用ＰＷＭ出力信号とＰＷＭ変調器１８からのＰＷＭ出力信号とのうちのいずれか一方を選択し、選択した信号を外部のドライバ出力段４０Ｐに出力するセレクタ３２Ｐとを備える。
【００２７】
なお、図５には図示しないが、第１の実施の形態に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００に適用されるネガティブ側のＰＷＭ変調装置１８０Ｎの模式的ブロック構成は、カウンタ２４を内蔵する立上げコントロール回路２２、立上げ用ＰＷＭ変調器２０、ＰＷＭ変調器１８、およびセレクタ３２Ｎを備え、図５に示すポジティブ側のＰＷＭ変調装置１８０Ｐの模式的ブロック構成が備える立上げコントロール回路２２、立上げ用ＰＷＭ変調器２０、ＰＷＭ変調器１８、およびセレクタ３２Ｐに、それぞれ相当する。
【００２８】
（ＰＷＭ変調装置を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器））
第１の実施の形態に係るＰＷＭ変調装置は、図５に示すようなＢＴＬ方式Ｄ級増幅器に適用可能である。
【００２９】
ＢＴＬ（Bridged Transformer Less、あるいはBalanced Transformer Lessの略とされることもある）方式とは、Ｄ級等の２つの増幅器（ドライバ出力段）の出力をブリッジ接続して１つの増幅器として使用する方法である。２つのドライバ出力段の内、一方にはＰＷＭ信号を正相で入力し、もう一方にはＰＷＭ信号を逆相で入力し、それぞれのドライバ出力段から出力された信号をローパスフィルタによって積分し、スピーカを直接駆動する。スピーカの両端子に互いに極性が反転された信号を印加することでダイナミックレンジの向上が可能となる。
【００３０】
第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用したＢＴＬ方式の音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の出力回路構成は、図５に示すように、ポジティブ側のＰＷＭ変調装置１８０Ｐの出力に接続されたポジティブ側のドライバ出力段４０Ｐと、ネガティブ側のＰＷＭ変調装置１８０Ｎ（図示せず）の出力に接続されたネガティブ側のドライバ出力段４０Ｎ（図示せず）と、ポジティブ側のドライバ出力段４０Ｐの出力（ＳＰＯＳ）に接続されたポジティブ側のローパスフィルタ（Ｌ・Ｃ）と、ネガティブ側のドライバ出力段４０Ｎ（図示せず）の出力（ＳＮＥＧ）に接続されたネガティブ側のローパスフィルタ（Ｌ・Ｃ）とを備える。ポジティブ側およびネガティブ側のローパスフィルタ（Ｌ・Ｃ）は、スピーカ３８に接続可能である。ドライバ出力段４０Ｐ・４０Ｎは、電源電圧ＶCCと接地電位ＧＮＤとの間に配置され、ｐチャネルＭＯＳＦＥＴＱ１とｎチャネルＭＯＳＦＥＴＱ２から構成されたＣＭＯＳインバータ回路を備えていても良い。
【００３１】
第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用したＢＴＬ方式の音声信号出力装置２００（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成は、図８、図２９に示すように、同期サンプリングレートコンバータ（ＳＲＣ）１０と、同期サンプリングレートコンバータに接続されたディジタルシグナルプロセッサ（ＤＳＰ）１２と、ディジタルシグナルプロセッサ１２に接続された８倍オーバーサンプリングフィルタ１４と、８倍オーバーサンプリングフィルタ１４に接続されたノイズシェイパ１６と、ノイズシェイパ１６に接続されたポジティブ側のＰＷＭ変調装置１８０Ｐおよびネガティブ側のＰＷＭ変調装置１８０Ｎと、ポジティブ側のＰＷＭ変調装置１８０Ｐの出力に接続されたポジティブ側のドライバ出力段４０Ｐと、ネガティブ側のＰＷＭ変調装置１８０Ｎの出力に接続されたネガティブ側のドライバ出力段４０Ｎと、ポジティブ側のドライバ出力段４０Ｐの出力（ＳＰＯＳ）に接続されたポジティブ側のローパスフィルタ（Ｌ・Ｃ）と、ネガティブ側のドライバ出力段４０Ｎの出力（ＳＮＥＧ）に接続されたネガティブ側のローパスフィルタ（Ｌ２・Ｃ２）と、ポジティブ側およびネガティブ側のローパスフィルタ（Ｌ・Ｃ）に接続されたスピーカ３８とを備える。
【００３２】
ドライバ出力段４０Ｐのゲート入力には、ポジティブ側のゲート入力信号ＧＰが供給され、ドライバ出力段４０Ｎのゲート入力には、ネガティブ側のゲート入力信号ＧＮが供給される。ここで、ゲート入力信号ＧＰ・ＧＮは、ポジティブ側のＰＷＭ変調装置１８０Ｐのセレクタ出力ＰＷＭ_０およびネガティブ側のＰＷＭ変調装置１８０Ｎのセレクタ出力ＰＷＭ_０に対応している。
【００３３】
同期ＳＲＣ１０は、マスタークロックに同期して、特定のサンプリングレートのディジタル信号（例えば、ディジタルオーディオ信号）を入力して、オリジナルのサンプリングレートとは異なるサンプリング周波数に変換してＤＳＰ１２に出力する。ここでは、ＳＲＣ１０は、例えば、８／１２／１６／２４／３２／４８／９６ｋＨｚを４８ｋＨｚの周波数に、例えば、１１．２５／２２．５０／４４．１／８８．２ｋＨｚを４４．１ｋＨｚの周波数にサンプリング変換する。
【００３４】
ＤＳＰ１２は、ＳＲＣ１０から出力されたディジタル信号を入力して、例えばゲインコントロールやトーンコントロールなどのオーディオ信号処理を行い、パルス符号変調（ＰＣＭ：Pulse Code Modulation）方式のディジタルオーディオ信号を生成して８倍オーバーサンプリングフィルタ１４に出力する。
【００３５】
８倍オーバーサンプリングフィルタ１４は、ディジタル信号をオーバーサンプリングしてノイズシェイパ１６に出力する。より具体的には、８倍オーバーサンプリングフィルタ１４は、オリジナルのサンプリング周波数の所定倍（ここでは８倍）の周波数でデータをサンプリングして、例えば、４８ｋＨｚまたは４４．１ｋＨｚのサンプリング周波数を３８４ｋＨｚまたは３５２．８ｋＨｚのＰＷＭ周波数に変換する。
【００３６】
ノイズシェイパ１６は、８倍オーバーサンプリングフィルタ１４から出力されたディジタルオーディオ信号の量子化誤差ノイズのレベルを低下させるためにノイズシェーピング処理を実行してＰＷＭ変調装置１８０Ｐ・１８０Ｎに出力する。
【００３７】
ＰＷＭ変調装置１８０Ｐ・１８０Ｎは、ノイズシェイパ１６から出力されたポジティブ側データＰ・ネガティブ側のデータＮのパスル幅をマスタークロックの１周期分ずつ拡げたり狭めたりして、入力データに対応したパルス幅を持つパルス信号を生成して出力する。
【００３８】
立上げコントロール回路２２は、立上げ動作期間ＴＲにおいて、カウンタ２４のカウント値にしたがって、ローパスフィルタ（Ｌ・Ｃ）を介してスピーカ３８に接続されるドライバ出力段４０Ｐ・４０ＮのＰＷＭ出力（ＳＰＯＳ・ＳＮＥＧ）波形が互いに同相（フィルタレス波形）で且つ同じデューティ比Ｄを形成するとともに、当該波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させるように、制御信号ＣＳおよび選択指示信号ＳＥＬを生成して出力する。
【００３９】
また、ドライバ出力段４０Ｐ・４０Ｎの出力波形は、前述の図４（ｂ）・図４（ｃ）に示すように、ポジティブ側ＰＷＭ信号波形ＳＰＯＳ・ネガティブ側ＰＷＭ信号波形ＳＮＥＧに対応し、互いに同じ位相（同相信号波形であるフィルタレス波形）になっていても良い。
【００４０】
より具体的には、図６に例示するように、立上げコントロール回路２２は、立上げ動作期間ＴＲにおいて、最初に、ＰＷＭ出力（ＳＰＯＳ・ＳＮＥＧ）波形が、パルス幅（ｔＲ２−ｔＲ１）と周期（ｔＲ３−ｔＲ１）とから構成される第１のデューティ比Ｄ（＜５０％）を形成するように、制御信号ＣＳを生成して立上げ用ＰＷＭ変調器２０に出力する。それととともに、立上げコントロール回路２２は、立上げ用ＰＷＭ変調器２０からの出力信号を選択して外部のドライバ出力段４０Ｐ・４０Ｎに出力するように、選択指示信号ＳＥＬを生成してセレクタ３２Ｐ・３２Ｎに出力する。立上げ用ＰＷＭ変調器２０は、立上げコントロール回路２２からの制御信号ＣＳにしたがって、パルス幅（ｔＲ２−ｔＲ１）と周期（ｔＲ３−ｔＲ１）とから構成される第１のデューティ比Ｄ（＜５０％）を形成する立上げ用ＰＷＭ出力信号波を生成し、セレクタ３２Ｐ・３２Ｎに出力する。セレクタ３２Ｐ・３２Ｎは、選択指示信号ＳＥＬにしたがって、立上げ用ＰＷＭ変調器２０からの出力信号とＰＷＭ変調器１８からの出力信号とのうち、立上げ用ＰＷＭ変調器２０からの出力信号を選択して、ドライバ出力段４０Ｐ・４０Ｎに出力する。
【００４１】
次に、立上げコントロール回路２２は、デューティ比ＤをＤ＝５０％に向けて段階的に増加させる。より具体的には、ＰＷＭ出力（ＳＰＯＳ・ＳＮＥＧ）波形がともに同じ波形（例えば、パルス幅（ｔＲ４−ｔＲ３）と周期（ｔＲ５−ｔＲ５）とから構成される第２のデューティ比Ｄ（第１のデューティ比Ｄ＜第２のデューティ比Ｄ＜５０％））を形成するように、制御信号ＣＳを生成して立上げ用ＰＷＭ変調器２０に出力する。立上げ用ＰＷＭ変調器２０は、制御信号ＣＳにしたがって、パルス幅（ｔＲ４−ｔＲ３）と周期（ｔＲ５−ｔＲ５）とから構成される第２のデューティ比Ｄを有する立上げ用ＰＷＭ出力信号波（ＳＰＯＳ・ＳＮＥＧ）を生成し、セレクタ３２Ｐ・３２Ｎに出力する。セレクタ３２Ｐ・３２Ｎは、選択指示信号ＳＥＬにしたがって、立上げ用ＰＷＭ変調器２０からの出力信号（ＳＰＯＳ・ＳＮＥＧ）を選択してドライバ出力段４０Ｐ・４０Ｎに出力する。
【００４２】
なお、出力波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させる際には、図７に例示するように、デューティ比Ｄが指数関数特性Ａから直線性特性Ｃおよび飽和特性Ｂまでの斜線範囲内であれば選択可能である。
【００４３】
このように、出力波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させ、デューティ比Ｄが５０％に達すると、時刻ｔＲ５において、立上げ動作期間ＴＲから通常動作期間ＴＮに切り替える。立上げコントロール回路２２は、カウンタ２４のカウント値を参照しており、デューティ比Ｄが５０％に達したことを検知すると、通常のＰＷＭ変調動作を行うように、立上げフラグ信号ＦＬＧを生成してＰＷＭ変調器１８に出力するとともに、ＰＷＭ変調器１８からの出力信号を選択して出力するように、選択指示信号ＳＥＬを生成してセレクタ３２Ｐ・３２Ｎに出力する。ＰＷＭ変調器１８は、立上げコントロール回路２２からの立上げフラグ信号ＦＬＧにしたがって、通常のＰＷＭ変調処理を行い、ノイズシェイパ１６から供給される信号からＰＷＭ出力信号を生成し、セレクタ３２Ｐ・３２Ｎに出力する。セレクタ３２Ｐ・３２Ｎは、選択指示信号ＳＥＬにしたがって、ＰＷＭ変調器１８からの出力信号（ＳＰＯＳ・ＳＮＥＧ）を選択してドライバ出力段４０Ｐ・４０Ｎに出力する。このように、通常動作期間ＴＮに切り替わると、ノイズシェイパ１６から供給される音声信号をＰＷＭ変調する処理を続ける。
【００４４】
なお、立上げコントロール回路２２は、カウンタ２４のカウント値とドライバ出力段４０Ｐ・４０Ｎからのフィードバック信号ＦＢとのうちの少なくとも１つを参照して、デューティ比Ｄが５０％に達したことを検知してもよい。
【００４５】
なお、図６には、デューティ比Ｄ＝５０％に向けて、２つの段階でデューティ比を増加させる例が示されているが、必要に応じて、３つ以上の段階でデューティ比を増加させても良いし、１段階の増加を挟んでデューティ比Ｄを５０％にしてもよい。
【００４６】
ここで、比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、ドライバ出力段４０Ｐ・４０Ｎの出力電流ｉp、ｉnの動作波形例は、図９（ａ）に示すように表され、ドライバ出力段４０Ｐ・４０Ｎの出力電流ｉp、ｉnの説明図は、図９（ｂ）に示すように表される。また、図１０は、比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、ドライバ出力段４０Ｐ・４０Ｎの出力電流ｉp、ｉnの動作波形例（拡大図）である。
【００４７】
一方、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００において、ドライバ出力段４０Ｐ・４０Ｎ出力電流ｉp、ｉnの動作波形例は、図１１に示すように表される。また、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００において、ドライバ出力段４０Ｐ・４０Ｎの出力電流ｉp、ｉnの動作波形例（拡大図）は、図１２に示すように表される。
【００４８】
図９・図１０の例からも明らかなように、比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａでは、ＰＷＭ出力のノイズを除去するフィルタとしてローパスフィルタ（Ｌ・Ｃ）により構成されたフィルタを使用する場合、ＰＷＭ出力を停止した状態から動作を始める際に、ローパスフィルタ（Ｌ・Ｃ）が過渡応答を行うため、電源に多大な電流（突入電流）が流れる。
【００４９】
一方、第１の実施の形態に係るＰＷＭ変調装置およびＰＷＭ変調装置を適用したＢＴＬ方式の音声信号出力装置によれば、比較例に比べて、ＰＷＭ出力時の立上げにおける突入電流を極めて顕著に削減することができる。
【００５０】
また、第１の実施の形態に係るＰＷＭ変調装置およびＰＷＭ変調装置を適用したＢＴＬ方式の音声信号出力装置によれば、電源と接地電位間に流れる電流を削減することができ、起動時の電源と接地電位間の電位揺れによる誤動作を防止することができる。また、電源と接地電位間に流れる電流の増減を抑制することにより、電源と接地電位間に接続するコンデンサ（パスコン）の容量を低減可能である。
【００５１】
（シミュレーション結果）
比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、ドライバ出力段４０Ｐ・４０Ｎの出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）を検証するためのシミュレーション結果例（その１）は、図１３に示すように表され、シミュレーション結果例（その２）は、図１４に示すように表され、シミュレーション結果例（その３）は、図１５に示すように表される。
【００５２】
電源電圧ＶCC＝１３Ｖで、ＭＵＴＥＸのＯＮ／ＯＦＦを繰り返したところ、出力のＨレベル（Ｈｉｇｈレベル）に揺れが生じていた。この状態で、電源電圧ＶCCを確認したところ、電源電圧ＶCCも出力のＨレベルと同じように揺れていた。これにより、電源電圧ＶCCが揺れているため、出力のＨレベルも揺れているものと考えられる。また、負荷の有無で、揺れに変化はなかった。電源ＶCCのコンデンサとしては、ＶCCP1、ＶCCP2、ＶCCPAのそれぞれに１０μＦのコンデンサが付いている。揺れの大きさは、およそ±１．３５Ｖであり、電源電圧ＶCC＝１３Ｖの場合には、電源電圧ＶCCは１４．５Ｖにまで跳ね上がる。ＰＷＭのオーバーシュートが最大で２．５Ｖであることを考えると、出力端子が１７Ｖにまで跳ね上がることになり、素子の耐圧１５．５Ｖを超えてしまう。電源ＶCCの電流を測定したところ、３Ａ以上の電流が流れており、コンデンサで吸収しきれなかった分の電圧変動が発生しているものと考えられる。電源ＶCCの揺れは、６６ｋＨｚであった。
【００５３】
このような揺れ現象をモデル化するために、以下のような計算を行った。なお、ドライバ出力段の出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）をモデル化するための説明図であって、（ａ）比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、デューティ比Ｄ＝５０％で電源電圧ＶCC−接地電位ＧＮＤ間のパルス入力波形例は、図１６（ａ）に示すように表され、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００において、電源電圧ＶCC値の１／２（ＶCC／２）をｔ＝０から入力したパルス入力波形例は、図１６（ｂ）に示すように表される。ドライバ出力段４０Ｐ・４０Ｎの出力電圧ＯＵＴと電源電圧ＶCCとの関係（電圧の揺れ現象）をモデル化するための説明図であって、（ａ）ドライバ出力段４０Ｐ・４０Ｎのドライバ部の回路構成例は、図１７（ａ）に示すように表され、図１７（ａ）に示したドライバ部を、オン抵抗である抵抗Ｒに置き換えてＲＬＣ直列回路とした回路構成例は、図１７（ｂ）に示すように表される。
【００５４】
モデル化のため、図１６（ａ）に例示するデューティ比Ｄ＝５０％で電源電圧ＶCC−接地電位ＧＮＤ間のパルス入力を、図１６（ｂ）に例示するように、電源電圧ＶCCの半分（ＶCC／２）を時間ｔ＝０より入力した。また、図１７（ａ）に例示したドライバ出力段４０Ｐ・４０Ｎのドライバ部を、図１７（ｂ）に例示したように、オン抵抗である抵抗Ｒに置き換えてＲＬＣ直列回路とした。
【００５５】
電流をＩ(ｔ)とすると、以下の関係式が成り立つ。
【００５６】
Ｖ(ｔ）＝ＲＩ(ｔ)＋Ｌ・ｄＩ(ｔ)／ｄｔ＋１／Ｃ・Ｑ                (１）
∫Ｉ(ｔ）ｄｔ＝Ｑ                                              （２）
式（２）より、式（１）は、次式により表すことができる。
【００５７】
Ｖ(ｔ）＝ＲＩ(ｔ)＋Ｌ・ｄＩ(ｔ)／ｄｔ＋１／Ｃ・∫Ｉ(ｔ)ｄｔ      （３）
Ｖ(ｔ)は、ｔ＝０からのＶCC／２より、式（３）の両辺をｔで微分すると、
０／２＝Ｒ・ｄＩ(ｔ)／ｄｔ＋Ｌ・ｄＩ2(ｔ)／ｄｔ2＋１／Ｃ・Ｉ(ｔ)  （４）
ここで、Ｉ(ｔ)＝Ａｅｘｐ(ｇｔ)とおくと、以下の関係式が成り立つ。
【００５８】
Ｒ×Ａｇｅｘｐ(ｇｔ)＋ＬＡｇ2ｅｘｐ(ｇｔ)＋Ａｅｘｐ(ｇｔ)＝０    （５）
これにより、以下の関係式が成り立つ。
【００５９】
Ｒｇ＋Ｌｇ2＋１／Ｃ＝０                                          （６）
ｇ＝[−Ｒ±√(Ｒ2−４Ｌ／Ｃ)]／２Ｌ                              （７）
Ｒ＝１００ｍΩオーダー、Ｌ＝１０μＨ、Ｃ＝０．６８μＦであることを考えると、以下の関係式が成り立つ。
【００６０】
Ｒ2＜４Ｌ／Ｃ                                                    （８）
したがって、以下の関係式が成り立つ。
【００６１】
ｇ＝−Ｒ±√(４Ｌ／Ｃ−Ｒ2)・ｉ／２Ｌ
＝−Ｒ／２Ｌ±√(４Ｌ／Ｃ−Ｒ2)・ｉ／２Ｌ                    （９）
ここで、ωｉ＝√(４Ｌ／Ｃ−Ｒ2)・ｉ／２Ｌとおく。
【００６２】
Ｉ(ｔ)＝Ａ1ｅｘｐ[(−Ｒ／２Ｌ＋ωｉ)ｔ]＋Ａ2ｅｘｐ[(−Ｒ／２Ｌ−ωｉ)ｔ]
Ｉ(０)＝Ａ1＋Ａ2＝０，Ａ1＝−Ａ1

Ｉ(ｔ)＝Ａ1ｅｘｐ[(−Ｒ／２Ｌ＋ωｉ)ｔ]−Ａ1ｅｘｐ[(−Ｒ／２Ｌ−ωｉ)ｔ]
＝Ａ1{ｅｘｐ(−Ｒ／２Ｌ＋ωｉ)ｔ]−ｅｘｐ[(−Ｒ／２Ｌ−ωｉ)ｔ]}
（１０）
式（３）より、以下の関係式が成り立つ。
【００６３】
Ｖ(ｔ)＝ＲＩ(ｔ)＋Ｌ・ｄＩ(ｔ)／ｄｔ＋１／Ｃ・∫Ｉ(ｔ)ｄｔ  （１１）
ｔ＝０であると、Ｑ＝０、Ｖ(ｔ)＝（ＶCC／２）より、以下の関係式が成り立つ。
【００６４】
ＶCC／２＝Ｌ・ｄＩ(ｔ)／ｄｔ＝
ＬＡ1{(−Ｒ／２Ｌ＋ωｉ)ｅｘｐ[(−Ｒ／２Ｌ＋ωｉ)ｔ]
−(−Ｒ／２Ｌ−ωｉ)ｅｘｐ[(−Ｒ／２Ｌ−ωｉ)ｔ)]}
＝ＬＡ1{(−Ｒ／２Ｌ＋ωｉ)−(−Ｒ／２Ｌ−ωｉ)]＝ＬＡ1(２ωｉ)
（１２）
Ａ1＝ＶCC／４ωＬｉより、以下の関係式が成り立つ。
【００６５】
Ｉ(ｔ)＝Ａ1ｅｘｐ(−Ｒ／２Ｌ・ｔ)[ｅｘｐ(ｉωｔ)−ｅｘｐ(−ｉωｔ)]
（１３）
実数部を求めると、以下の関係式が成り立つ。
【００６６】
ＲｅＩ(ｔ)＝Ｒｅ{(ＶCC／４ｉＬω)ｅｘｐ(−Ｒ／２Ｌ・ｔ)[ｅｘｐ(ｉωｔ)−ｅｘｐ(−ｉωｔ)]
＝(ＶCC／２Ｌω)ｅｘｐ(−Ｒ／２Ｌ・ｔ)ｓｉｎ(ωｔ)
＝ＶCC×１／√(４Ｌ／Ｃ−Ｒ2)×ｅｘｐ(−Ｒ／２Ｌ・ｔ)ｓｉｎ(ωｔ)
（１４）
ω＝√(４Ｌ／Ｃ−Ｒ2)／２Ｌ                                （１５）
以上のように、抵抗Ｒを出力トランジスタのオン抵抗として用いたＲＬＣ直列回路に対して、電源電圧ＶCCの１／２を段階的に入力（ステップ入力）したものとして計算した。そこで得られた関数を、計算したところ、図１８のような結果が得られた。図１８は、図１７（ａ）に示したＲＬＣ直列回路例において、電源電圧ＶCC値の１／２（ＶCC／２）を入力した場合のドライバ出力段の出力電流の動作波形を検証するためのシミュレーション結果例である。
【００６７】
図１８のグラフから明らかなように、実機試験での場合と同様に、電流の量が振動しながら減衰する様子が確認できた。また、振動する際の周波数は、６１ｋＨｚであり、実機試験で確認された値である６６ｋＨｚに近い値となった。また、コンデンサの容量から計算される電源の揺れ幅は、１．１５Ｖであり、実機試験で確認された値である１．３５Ｖに近い値となった。
【００６８】
電圧の揺れ現象を抑制するために電源電圧ＶCCに接続されるバイパスコンデンサＣppの静電容量値を調整したシミュレーション結果例は、図１９に示すように表される。図１９に示したように、電圧の揺れ現象を抑制するために電源電圧ＶCC（ＶCCP1、ＶCCP2）に接続されるバイパスコンデンサＣppの静電容量値を１０μＦから４７μＦに調整した。バイパスコンデンサＣppの静電容量値を４７μＦに調整したことで、電源の揺れ幅を１．３５Ｖから０．５Ｖまで抑制することができた。
【００６９】
実施の形態に係るＰＷＭ変調装置を適用した音声信号出力装置（ＩＣ）およびその電源電圧ＶCCの出力端子に接続されるバイパスコンデンサＣppの構成は、図４４に示すように表される。
【００７０】
(変形例１−１)
第１の実施の形態の変形例１−１に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）は、図２０に示すように表される。
【００７１】
図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、ＰＷＭ変調装置１８０Ｐの構成要素のうち、立上げコントロール回路２２と、立上げ用ＰＷＭ変調器２０と、ＰＷＭ変調器１８とを１つのチップ２６に集積化したことである。それ以外の構成は、図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の構成と同様である。
【００７２】
なお、ネガティブ側のＰＷＭ変調装置１８０ＮおよびＰＷＭ変調装置１８０Ｎを適用した音声信号出力装置２００についても、変形例１−１に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００と同様の模式的ブロック構成とすることができる。
【００７３】
(変形例１−２)
第１の実施の形態の変形例１−２に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）は、図２１に示すように表される。
【００７４】
図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、ＰＷＭ変調装置１８０Ｐの構成要素のうち、立上げコントロール回路２２と、立上げ用ＰＷＭ変調器２０と、ＰＷＭ変調器１８と、セレクタ３２Ｐとを１つのチップ２８に集積化したことである。それ以外の構成は、図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の構成と同様である。
【００７５】
なお、ネガティブ側のＰＷＭ変調装置１８０ＮおよびＰＷＭ変調装置１８０Ｎを適用した音声信号出力装置２００についても、変形例１−２に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００と同様の模式的ブロック構成とすることができる。
【００７６】
(変形例１−３)
第１の実施の形態の変形例１−３に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）は、図２２に示すように表される。
【００７７】
図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、立上げコントロール回路２２と立上げ用ＰＷＭ変調器２０とＰＷＭ変調器１８とセレクタ３２Ｐとを含むＰＷＭ変調装置１８０Ｐと、ドライバ出力段４０Ｐとを１つのチップ３０に集積化したことである。それ以外の構成は、図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００の構成と同様である。
【００７８】
なお、ネガティブ側のＰＷＭ変調装置１８０ＮおよびＰＷＭ変調装置１８０Ｎを適用した音声信号出力装置２００についても、変形例１−３に係るＰＷＭ変調装置１８０ＰおよびＰＷＭ変調装置１８０Ｐを適用した音声信号出力装置２００と同様の模式的ブロック構成とすることができる。
【００７９】
(変形例２−１)
第１の実施の形態の変形例２−１に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）は、図２３に示すように表される。
【００８０】
図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、８倍オーバーサンプリングフィルタ１４と、ノイズシェイパ１６と、ＰＷＭ変調装置１８０Ｐ（および１８０Ｎ）とを１つのチップ６０に集積化したことである。それ以外の構成は、図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成の構成と同様である。
【００８１】
なお、ネガティブ側の音声信号出力装置２００についても、変形例２−１に係る音声信号出力装置２００と同様の模式的ブロック構成とすることができる。
【００８２】
(変形例２−２)
第１の実施の形態の変形例２−２に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）は、図２４に示すように表される。
【００８３】
図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、ＤＳＰ１２と、８倍オーバーサンプリングフィルタ１４と、ノイズシェイパ１６と、ＰＷＭ変調装置１８０Ｐ（および１８０Ｎ）とを１つのチップ６２に集積化したことである。それ以外の構成は、図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成の構成と同様である。
【００８４】
なお、ネガティブ側の音声信号出力装置２００についても、変形例２−２に係る音声信号出力装置２００と同様の模式的ブロック構成とすることができる。
【００８５】
(変形例２−３)
第１の実施の形態の変形例２−３に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）は、図２５に示すように表される。
【００８６】
図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、ＤＳＰ１２と、８倍オーバーサンプリングフィルタ１４と、ノイズシェイパ１６と、ＰＷＭ変調装置１８０Ｐ（および１８０Ｎ）と、ドライバ出力段４０Ｐ（および４０Ｎ）とを１つのチップ６４に集積化したことである。それ以外の構成は、図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成の構成と同様である。
【００８７】
なお、ネガティブ側の音声信号出力装置２００についても、変形例２−３に係る音声信号出力装置２００と同様の模式的ブロック構成とすることができる。
【００８８】
(変形例２−４)
第１の実施の形態の変形例２−４に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）の模式的回路ブロック構成図（ポジティブ側）は、図２６に示すように表される。
【００８９】
図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成（ポジティブ側）との違いは、同期ＳＲＣ１０と、ＤＳＰ１２と、８倍オーバーサンプリングフィルタ１４と、ノイズシェイパ１６と、ＰＷＭ変調装置１８０Ｐ（および１８０Ｎ）と、ドライバ出力段４０Ｐ（および４０Ｎ）とを１つのチップ６６に集積化したことである。それ以外の構成は、図８に示した第１の実施の形態に係る音声信号出力装置２００の模式的ブロック構成の構成と同様である。
【００９０】
なお、ネガティブ側の音声信号出力装置２００についても、変形例２−４に係る音声信号出力装置２００と同様の模式的ブロック構成とすることができる。
【００９１】
（ポップノイズ現象の抑制）
比較例に係るＰＷＭ変調器１８Ｐ・１８Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、反転出力を有する回路構成例は、図２７に示すように表される。また、比較例に係るＰＷＭ変調器を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００Ａにおいて、ポシティブ側のＰＷＭ出力波形ＳＰＯＳとネガティブ側のＰＷＭ出力波形ＳＮＥＧによるポップノイズ現象は、図２８に示すように表される。
【００９２】
比較例に係る反転出力を有する回路構成は、図２７に例示するように、ＰＷＭ変調器１８の出力側に、ＰＷＭ変調器１８からの出力信号を反転にするインバータ１９を設け、ドライバ出力段４０の一方のチャネルには、ＰＷＭ変調器１８からの出力信号をそのまま供給し、ドライバ出力段４０の他方のチャネルには、インバータ１９によってＰＷＭ変調器１８からの出力信号を反転させた信号（一方のチャネルに供給した信号とは逆相の信号）を供給する。そのため、図２８に例示するように、ドライバ出力段４０からの出力信号の波形ＳＰＯＳ・ＳＮＥＧは、互いに反転した波形となり、特に、波形の立上り・立下がりエッジの部分（Ｐ１、Ｐ２、Ｐ３、Ｐ４、…）において、いわゆるポップノイズが発生する現象が生じる。
【００９３】
一方、第１の実施の形態に係る音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的回路ブロック構成は、図２９に示すように表される。また、第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の動作波形例であって、ノイズシェイパＰ・Ｎ出力波形例は、図４（ａ）に示すように表され、ドライバ出力段のＳＰＯＳ波形例は、図４（ｂ）に示すように表され、ドライバ出力段のＳＮＥＧ波形例は、図４（ｃ）に示すように表される。
【００９４】
ドライバ出力段４０Ｐのゲート入力には、ポジティブ側のゲート入力信号Ｐが供給され、ドライバ出力段４０Ｎのゲート入力には、ネガティブ側のゲート入力信号Ｎが供給される。ここで、ゲート入力信号Ｐ・Ｎは、ポジティブ側のＰＷＭ変調装置１８０Ｐのセレクタ出力ＰＷＭ_０およびネガティブ側のＰＷＭ変調装置１８０Ｎのセレクタ出力ＰＷＭ_０に対応している。図４（ａ）に示すように、ノイズシェイパ１６から出力されたポジティブ側データＰおよびネガティブ側のデータＮの出力波形例は、位相が互いに１８０度ずれた差動出力である。
【００９５】
また、ドライバ出力段４０Ｐ・４０Ｎの出力波形は、図４（ｂ）・図４（ｃ）に示すように、ポジティブ側ＰＷＭ信号波形ＳＰＯＳ・ネガティブ側ＰＷＭ信号波形ＳＮＥＧに対応し、互いに同じ位相（フィルタレス波形）になっていても良い。
【００９６】
以上説明したように、第１の実施の形態によれば、ＰＷＭ出力時の立上げにおける突入電流を削減するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することができる。
【００９７】
[第２の実施の形態]
第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図３０に示すように表される。
【００９８】
図５に示した第１の実施の形態に係るＰＷＭ変調装置１８０Ｐ・１８０Ｎを適用したＢＴＬ方式の音声信号出力装置２００との相違点は、以下の点である。
【００９９】
第１の相違点は、ＰＷＭ変調装置１８０内にポジティブ側とネガティブ側の双方のＰＷＭ変調器１８Ｐ・１８Ｎと、ポジティブ側とネガティブ側の双方のセレクタ３２Ｐ・３２Ｎとを備えることである。セレクタ３２Ｐ・３２Ｎは、ＰＷＭ変調器１８Ｐ・１８Ｎの出力側にそれぞれ接続される。すなわち、ＰＷＭ変調器と、セレクタとは、ポジティブ側およびネガティブ側の信号を個別に処理するために、それぞれポジティブ側ＰＷＭ変調器１８Ｐおよびネガティブ側ＰＷＭ変調器１８Ｎと、ポジティブ側セレクタ３２Ｐおよびネガティブ側セレクタ３２Ｎとして、個別に構成される。
【０１００】
第２の相違点は、ＰＷＭ変調装置１８０の出力側に接続されたドライバ出力段４０内に、ポジティブ側とネガティブ側の双方のドライバ回路部を備えることである。ポジティブ側とネガティブ側の双方のドライバ回路部には、セレクタ３２Ｐ・３２Ｎからの出力信号がそれぞれ供給される。
【０１０１】
第３の相違点は、カウンタ２４を内蔵する立上げコントロール回路２２は、立上げフラグ信号ＦＬＧをポジティブ側とネガティブ側の双方のＰＷＭ変調器１８Ｐ・１８Ｎに出力し、選択指示信号ＳＥＬをポジティブ側とネガティブ側の双方のセレクタ３２Ｐ・３２Ｎに出力し、ドライバ出力段４０からポジティブ側とネガティブ側の双方のフィードバック信号ＦＢを必要に応じて入力して、第１の実施形態で説明した動作（ポジティブ側とネガティブ側の双方の動作）を実現する。
【０１０２】
立上げコントロール回路２２は、立上げ動作期間ＴＲにおいて、カウンタ２４のカウント値にしたがって、ローパスフィルタＬ・Ｃを介してスピーカ３８に接続されるドライバ出力段４０のＰＷＭ出力（ＳＰＯＳ・ＳＮＥＧ）波形が互いに同相（フィルタレス波形）で且つ同じデューティ比Ｄを形成するとともに、当該波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させるように、制御信号ＣＳおよび選択指示信号ＳＥＬを生成して出力する。
【０１０３】
立上げ用ＰＷＭ変調器２０は、立上げコントロール回路２２からの制御信号ＣＳにしたがって、立上げ用ＰＷＭ出力信号波を生成し、セレクタ３２Ｐ・３２Ｎに出力する。セレクタ３２Ｐ・３２Ｎは、選択指示信号ＳＥＬにしたがって、立上げ用ＰＷＭ変調器２０からの出力信号とＰＷＭ変調器１８からの出力信号とのうち、立上げ用ＰＷＭ変調器２０からの出力信号を選択して、ドライバ出力段４０Ｐ・４０Ｎに出力する。
【０１０４】
このように、出力波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させ、デューティ比Ｄが５０％に達すると、立上げ動作期間ＴＲから通常動作期間ＴＮに切り替える。立上げコントロール回路２２は、カウンタ２４のカウント値を参照しており、デューティ比Ｄが５０％に達したことを検知すると、通常のＰＷＭ変調動作を行うように、立上げフラグ信号ＦＬＧを生成して、ＰＷＭ変調器１８Ｐ・１８Ｎに出力するとともに、ＰＷＭ変調器１８Ｐ・１８Ｎからの出力信号を選択して出力するように、選択指示信号ＳＥＬを生成してセレクタ３２Ｐ・３２Ｎに出力する。ＰＷＭ変調器１８Ｐ・１８Ｎは、立上げコントロール回路２２からの立上げフラグ信号ＦＬＧにしたがって、通常のＰＷＭ変調処理を行い、ノイズシェイパ１６から供給される信号からＰＷＭ出力信号を生成し、セレクタ３２Ｐ・３２Ｎに出力する。セレクタ３２Ｐ・３２Ｎは、選択指示信号ＳＥＬにしたがって、ＰＷＭ変調器１８Ｐ・１８Ｎからの出力信号（ＳＰＯＳ・ＳＮＥＧ）を選択してドライバ出力段４０に出力する。このように、通常動作期間ＴＮに切り替わると、ノイズシェイパ１６から供給される音声信号をＰＷＭ変調する処理を続ける。
【０１０５】
なお、立上げコントロール回路２２は、カウンタ２４のカウント値とドライバ出力段４０Ｐ・４０Ｎからのフィードバック信号ＦＢとのうちの少なくとも１つを参照して、デューティ比Ｄが５０％に達したことを検知してもよい。
【０１０６】
(変形例１)
第２の実施の形態の変形例１に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図３１に示すように表される。
【０１０７】
図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置１８０の構成要素のうち、立上げコントロール回路２２と、立上げ用ＰＷＭ変調器２０と、ＰＷＭ変調器１８Ｐ・１８Ｎとを１つのチップ４４に集積化したことである。それ以外の構成は、図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００の構成と同様である。
【０１０８】
(変形例２)
第２の実施の形態の変形例２に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図３２に示すように表される。
【０１０９】
図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置１８０の構成要素のうち、立上げコントロール回路２２と、立上げ用ＰＷＭ変調器２０と、ＰＷＭ変調器１８Ｐ・１８Ｎとセレクタ３２Ｐ・３２Ｎとを１つのチップ４６に集積化したことである。それ以外の構成は、図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００の構成と同様である。
【０１１０】
(変形例３)
第２の実施の形態の変形例２に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図３３に示すように表される。
【０１１１】
図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置１８０と、ドライバ出力段４０とを１つのチップ４８に集積化したことである。それ以外の構成は、図３０に示した第２の実施の形態に係るＰＷＭ変調装置１８０およびこのＰＷＭ変調装置１８０を適用した音声信号出力装置２００の構成と同様である。
【０１１２】
（カウンタ動作）
実施の形態に係るＰＷＭ変調装置におけるカウンタ動作を説明する。
【０１１３】
実施の形態に係るＰＷＭ変調装置におけるサンプリング周波数ｆsとクロック周波数fcは、例えば、図３４に示すように、サンプリング周波数ｆs＝３８４ｋＨｚ、ｆc＝ｆs×２５６ビット＝９８．３ＭＨｚで表される。
【０１１４】
例えば、実施の形態に係るＰＷＭ変調装置においては、図３５（ａ）に示すように、８ビットの信号がＰＷＭ変調器１８に入力され、その結果、図３５（ｂ）に示すように、波高値ＶCCのＰＷＭ出力波形が得られる。ここで、図３５（ｂ）では、ＰＷＭ出力波形は、簡略化されて示さている。
【０１１５】
実施の形態に係るＰＷＭ変調装置において、カウンタ閾値Ｃｔｈを備えるカウンタ２４のブロック構成は、図３６に示すように表される。カウンタ入力Ｃｉに対して、カウントアップ動作によって、カウントアップされたカウンタ出力Ｃｕが得られ、また、カウントダウン動作によって、カウントダウンされたカウンタ出力Ｃｄが得られる。
【０１１６】
実施の形態に係るＰＷＭ変調装置において、カウンタ閾値Ｃｔｈを備えるカウンタ２４の時間関数特性例は、図３７（ａ）に示すように表される。また、カウント数がＣ１であってカウンタ閾値Ｃｔｈよりも高い場合のパルス例は、図３７（ｂ）に示すように表され、カウント数がカウンタ閾値Ｃｔｈに等しい場合のパルス例は、図３７（ｃ）に示すように表され、カウント数がＣ２であってカウンタ閾値Ｃｔｈよりも低い場合のパルス例は、図３７（ｄ）に示すように表される。
【０１１７】
すなわち、カウンタ２４は、例えば、図３７（ａ）に示すように、カウンタ閾値Ｃｔｈを備える台形形状の時間関数特性を有していても良い。
【０１１８】
例えば、カウンタ閾値Ｃｔｈの場合がデューティ比Ｄ＝５０％に対応するものとすれば、カウンタ閾値Ｃｔｈよりも高いカウント数Ｃ１を有する場合には、相対的にデューティ比Ｄは５０％よりも高くなり、カウンタ閾値Ｃｔｈよりも低いカウント数Ｃ２を有する場合には、相対的にデューティ比Ｄは、５０％よりも高くなる。
【０１１９】
このようにカウンタ２４を制御することによって、実施の形態に係るＰＷＭ変調装置においては、ＰＷＭ出力波形のデューティ比Ｄを制御することができる。
【０１２０】
上記のようにカウンタ２４を使用する場合には、実施の形態に係るＰＷＭ変調装置において、立上げ動作期間ＴＲとデューティ比Ｄ＝５０％の通常動作期間ＴＮの範囲におけるデューティ比Ｄの時間変化は、図７の直線性特性Ｃで示されるように、直線性の良好な特性が得られる。
【０１２１】
[第３の実施の形態]
第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図３８に示すように表される。
【０１２２】
第３の実施の形態に係る音声信号出力装置２００は、多チャネルに対応するために、そのチャネルごとにＰＷＭ変調装置（１８０1、１８０2、…）と、ドライバ出力段（５０1、５０2、…）とを備える。
【０１２３】
各ＰＷＭ変調装置（１８０1、１８０2、…）は、立上げ用ＰＷＭ変調器と、ポジティブ側とネガティブ側の双方のＰＷＭ変調器と、ポジティブ側とネガティブ側の双方のセレクタとを備える。より具体的には、ＰＷＭ変調装置１８０1は、立上げ用ＰＷＭ変調器２０1と、ポジティブ側とネガティブ側の双方のＰＷＭ変調器１８Ｐ1・１８Ｎ1と、ポジティブ側とネガティブ側の双方のセレクタ３２Ｐ1・３２Ｎ1とを備える。同様に、ＰＷＭ変調装置１８０2は、立上げ用ＰＷＭ変調器２０2と、ポジティブ側とネガティブ側の双方のＰＷＭ変調器１８Ｐ2・１８Ｎ2と、ポジティブ側とネガティブ側の双方のセレクタ３２Ｐ2・３２Ｎ2とを備える。
【０１２４】
ドライバ出力段（５０1、５０2、…）は、それぞれ、ポジティブ側とネガティブ側の双方のドライバ出力段を備える。より具体的には、ドライバ出力段５０1は、ポジティブ側のドライバ出力段４０Ｐ1とネガティブ側のドライバ出力段４０Ｎ1とを備え、ドライバ出力段５０2は、ポジティブ側のドライバ出力段４０Ｐ2とネガティブ側のドライバ出力段４０Ｎ2とを備える。
【０１２５】
カウンタ２４を内蔵する立上げコントロール回路２２は、制御信号ＣＳ、立上げフラグ信号ＦＬＧ、および選択指示信号ＳＥＬを、ＰＷＭ変調装置（１８０1、１８０2、…）の各々に出力する。各ＰＷＭ変調装置（１８０1、１８０2、…）内の立上げ用ＰＷＭ変調器（２０1、２０2、…）、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）は、それぞれ、制御信号ＣＳ、立上げフラグ信号ＦＬＧ、および選択指示信号ＳＥＬにしたがって、チャネルごとの動作（ポジティブ側とネガティブ側の双方の動作）を実現する。
【０１２６】
立上げコントロール回路２２は、立上げ動作期間ＴＲにおいて、カウンタ２４のカウント値とにしたがって、チャネルごとに、ドライバ出力段（５０1、５０2、…）のＰＷＭ出力（ＳＰＯＳ・ＳＮＥＧ）波形が互いに同相（フィルタレス波形）で且つ同じデューティ比Ｄを形成するとともに、当該波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させるように、制御信号ＣＳおよび選択指示信号ＳＥＬを生成して出力する。
【０１２７】
チャネルごとの立上げ用ＰＷＭ変調器（２０1、２０2、…）は、立上げコントロール回路２２からの制御信号ＣＳにしたがって、立上げ用ＰＷＭ出力信号波を生成し、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）に出力する。セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）は、選択指示信号ＳＥＬにしたがって、立上げ用ＰＷＭ変調器（２０1、２０2、…）からの出力信号とＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）からの出力信号とのうち、立上げ用ＰＷＭ変調器（２０1、２０2、…）からの出力信号を選択して、ドライバ出力段（５０1、５０2、…）に出力する。
【０１２８】
このように、出力波形のデューティ比ＤをＤ＝５０％に向けて段階的に増加させ、デューティ比Ｄが５０％に達すると、立上げ動作期間ＴＲから通常動作期間ＴＮに切り替える。立上げコントロール回路２２は、カウンタ２４のカウント値を参照しており、デューティ比Ｄが５０％に達したことを検知すると、通常のＰＷＭ変調動作を行うように、立上げフラグ信号ＦＬＧを生成して、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）に出力するとともに、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）からの出力信号を選択して出力するように、選択指示信号ＳＥＬを生成してセレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）に出力する。ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）は、立上げコントロール回路２２からの立上げフラグ信号ＦＬＧにしたがって、通常のＰＷＭ変調処理を行い、ノイズシェイパ１６から供給される信号からＰＷＭ出力信号を生成し、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）に出力する。セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）は、選択指示信号ＳＥＬにしたがって、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）からの出力信号（ＳＰＯＳ・ＳＮＥＧ）を選択してドライバ出力段（５０1、５０2、…）に出力する。このように、通常動作期間ＴＮに切り替わると、ノイズシェイパ１６から供給される音声信号をＰＷＭ変調する処理を続ける。
【０１２９】
なお、図３８には、２つのチャネルに対応した、２つのＰＷＭ変調装置（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）、ドライバ出力段５０1、５０2が例示されているが、必要に応じて、３つ以上のｎ個のチャネルに対応した、ｎ個のＰＷＭ変調装置（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…、（１８Ｐn・１８Ｎn））、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…、（３２Ｐn・３２Ｎn））、ドライバ出力段ドライバ出力段５０1、５０2、…、５０nを備えてもよい。
【０１３０】
第３の実施の形態に係るＰＷＭ変調装置２００において、複数のチャネル（ａ）〜（ｃ）ごとに立上げのタイミングを変化させた場合の動作波形例は、図３９に示すように表される。
【０１３１】
図３８に例示したように、多くのチャネルが存在する場合、対応するすべてのＰＷＭ変調装置（１８０1、１８０2、…）およびドライバ出力段（５０1、５０2、…）を同時に動作させると、チャネルの数だけ立上げ時の電流が集中してしまう。そこで、図３９に例示するように、チャネルごとに立上げ動作の開始タイミングをずらすことで、電流の集中を回避する。図３９に示した例では、チャネル１に対応するＰＷＭ変調装置１８０1およびドライバ出力段５０1の時刻ｔＰ１から開始した立上げ動作が時刻ｔＰ２で終了すると、次に、チャネル２に対応するＰＷＭ変調装置１８０2およびドライバ出力段５０2の立上げ動作を時刻ｔＰ２から開始する。チャネル２に対応するＰＷＭ変調装置１８０2およびドライバ出力段５０2の立上げ動作が時刻ｔＰ３で終了すると、次に、チャネル３に対応するＰＷＭ変調装置１８０3およびドライバ出力段５０3の立上げ動作を時刻ｔＰ３から開始する。以降、チャネルの数だけ、同様の処理を繰り返す。
【０１３２】
このように、チャネルごとに立上げ動作の開始タイミングをずらすことで、電流の集中を抑制することができる。
【０１３３】
(変形例１)
第３の実施の形態の変形例１に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図４０に示すように表される。
【０１３４】
図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置（１８０1、１８０2、…）の構成要素のうち、立上げ用ＰＷＭ変調器（２０1、２０2、…）と、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）とを、ＰＷＭ変調装置（１８０1、１８０2、…）ごとに１つのチップ（５２1、５２2、…）にそれぞれ集積化したことである。それ以外の構成は、図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００の構成と同様である。
【０１３５】
(変形例２)
第３の実施の形態の変形例２に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図４１に示すように表される。
【０１３６】
図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置（１８０1、１８０2、…）の構成要素のうち、立上げ用ＰＷＭ変調器（２０1、２０2、…）と、ＰＷＭ変調器（（１８Ｐ1・１８Ｎ1）、（１８Ｐ2・１８Ｎ2）、…）と、セレクタ（（３２Ｐ1・３２Ｎ1）、（３２Ｐ2・３２Ｎ2）、…）とを、ＰＷＭ変調装置（１８０1、１８０2、…）ごとに１つのチップ（５４1、５４2、…）にそれぞれ集積化したことである。それ以外の構成は、図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００の構成と同様である。
【０１３７】
(変形例３)
第３の実施の形態の変形例３に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図４２に示すように表される。
【０１３８】
図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００との違いは、ＰＷＭ変調装置（１８０1、１８０2、…）と、ドライバ出力段（５０1、５０2、…）とを、ＰＷＭ変調装置（１８０1、１８０2、…）ごとに１つのチップ（５６1、５６2、…）にそれぞれ集積化したことである。それ以外の構成は、図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００の構成と同様である。
【０１３９】
(変形例４)
第３の実施の形態の変形例４に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）２００の模式的ブロック構成は、図４３に示すように表される。
【０１４０】
図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００との違いは、各チャネルに対応するすべてのＰＷＭ変調装置（１８０1、１８０2、…）と、各チャネルに対応するすべてのドライバ出力段（５０1、５０2、…）と、立上げコントロール回路２２とを、１つのチップ５８に集積化したことである。それ以外の構成は、図３８に示した第３の実施の形態に係るＰＷＭ変調装置（１８０1、１８０2、…）およびこのＰＷＭ変調装置（１８０1、１８０2、…）を適用した音声信号出力装置２００の構成と同様である。
【０１４１】
以上説明したように、本実施の形態によれば、ＰＷＭ出力時の立上げにおける突入電流を削減するＰＷＭ変調装置およびＰＷＭ変調装置を適用した音声信号出力装置を提供することができる。
【０１４２】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１４３】
このように、本実施の形態ここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０１４４】
本実施の形態のＰＷＭ変調装置および音声信号出力装置は、テレビ、ラジオ、ラジカセ、カーオーディオ、ホームシアターシステム、オーディオコンポーネント、携帯電話、スマートホン、電子楽器等などＤ級アンプを利用した音声機器全般に幅広く適用可能である。
【符号の説明】
【０１４５】
１０…同期サンプリングレートコンバータ（ＳＲＣ）
１２…ディジタルシグナルプロセッサ（ＤＳＰ）
１４…８倍オーバーサンプリングフィルタ
１６…ノイズシェイパ
１８、１８Ｐ、１８Ｎ、１８Ｐ1、１８Ｎ1、１８Ｐ2、１８Ｎ2、１８０3、１８０n…ＰＷＭ変調器
２０、２０1、２０2…立上げ用ＰＷＭ変調器
２２…立上げコントロール回路
２４…カウンタ
２６、２８、３０、４４、４６、４８、６０、６２、６４、６６…チップ
３２、３２Ｐ、３２Ｎ、３２Ｐ1・３２Ｎ1、３２Ｐ2・３２Ｎ2、３２Ｐn・３２Ｎn…セレクタ
３８…スピーカ
４０、４０Ｐ、４０Ｎ、４０Ｐ1、４０Ｎ1、４０Ｐ2、４０Ｎ2、５０1、５０2、５０3、５０n、５２1、５２2、５４1、５４2、５６1、５６2、５８…ドライバ出力段
１８０、１８０Ｐ、１８０Ｎ、１８０1、１８０2…ＰＷＭ変調器
２００、２００Ａ…音声信号出力装置（ＢＴＬ方式Ｄ級増幅器）
（Ｌ、Ｃ）、（Ｌ１、Ｃ１）…ローパスフィルタ
ＦＢ…フィードバック信号
ＣＳ…制御信号
ＦＬＧ…立上げフラグ信号
ＳＥＬ…選択指示信号
ＰＷＭ_０…セレクタ出力
ＳＰＯＳ、ＳＮＥＧ…ＰＷＭ出力
ＶCC…電源電圧
Ｃpp…バイパスコンデンサ
ＧＰ・ＧＮ…ゲート入力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１６】
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【図１７】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１８】
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【図１９】
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