(57)【要約】【課題】光リソグラフィプロセスにおいては、エッチングによる寸法変化に対する補正として、対象マスクパターンと近接マスクパターンとの間隔に対応して、エッチングバイアスが付加される。しかし、対象パターンがゲート電極である場合には、活性領域の境界近傍に、近接パターンが配置されると、活性領域の内部等にバイアス開始点が設定される。このような場合、マスクパターンの輪郭に段差が形成され、露光時に、この段差からのラウンディングの影響が活性領域に波及し、ゲート寸法のばらつきを生じさせる。【解決手段】本願発明の概要は、半導体集積回路装置の製造プロセスにおけるリソグラフィ工程等に関して、ゲート電極パターニングの際に使用する光学マスクのデータ作成に際して、活性領域の境界から一定の範囲内においては、エッチングバイアス補正されたゲート電極パターンに、バイアス補正段差が生じないようにするものである。【選択図】図８
2016018026.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）設計データに基づいて、マスクデータを生成する工程；
（ｂ）前記マスクデータに基づいて、マスクパターンを有する光学マスクを準備する工程；
（ｃ）前記光学マスクを用いて、紫外線露光光により縮小投影露光することによって、半導体ウエハ上に集積回路パターンを形成する工程、
ここで、前記工程（ａ）は、以下の下位工程を含む：
（ａ１）前記設計データ内において、活性領域を横切る第１のゲート電極層パターンおよび、非活性領域上にあって、前記第１のゲート電極層パターンに近接する第２のゲート電極層パターンに対して、１次エッチングバイアス補正を施す工程、
この際、前記活性領域の境界から両側に所定の距離の範囲内においては、前記１次補正後の前記第１のゲート電極層パターンにエッチングバイアス補正段差が生じないようにする。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、前記所定の距離の範囲は、前記活性領域の前記境界に前記エッチングバイアス補正段差があったとした場合に、前記工程（ｃ）において、前記エッチングバイアス補正段差の影響が及ぶ範囲である。
【請求項３】
請求項２に記載の半導体集積回路装置の製造方法において、前記エッチングバイアス補正段差の影響が及ぶ範囲は、前記活性領域の境界から両側に、それぞれ、前記紫外線露光光の波長の半分程度の範囲である。
【請求項４】
請求項３に記載の半導体集積回路装置の製造方法において、前記１次補正後の前記第１のゲート電極層パターンの内、前記第２のゲート電極層パターンに対向する側であって前記活性領域の境界から両側に前記所定の距離の範囲内には、正の前記１次エッチングバイアス補正が施されている。
【請求項５】
請求項３に記載の半導体集積回路装置の製造方法において、前記工程（ａ）は、更に以下の下位工程を含む：
（ａ２）前記工程（ａ１）の後、前記１次補正後の前記第１のゲート電極層パターンと、前記第２のゲート電極層パターンとの間隔が、所定の最小間隔未満である場合は、前記第２のゲート電極層パターンに対して、負の２次エッチングバイアス補正を施し、前記間隔を前記所定の最小間隔以上とする工程。
【請求項６】
請求項３に記載の半導体集積回路装置の製造方法において、前記１次補正後の前記第１のゲート電極層パターンの内、前記第２のゲート電極層パターンに対向する側であって前記活性領域の境界から両側に前記所定の距離の範囲内には、前記１次エッチングバイアス補正が施されていない。
【請求項７】
請求項３に記載の半導体集積回路装置の製造方法において、前記工程（ａ１）は、以下の下位工程を含む：
（ａ１１）前記１次補正前の前記第１のゲート電極層パターンの内、前記第２のゲート電極層パターンに対向する側の所定の近接範囲を除く部分に対して、正の初期エッチングバイアス補正を施す工程；
（ａ１２）前記工程（ａ１１）の後、前記所定の近接範囲に対して、前記エッチングバイアス補正段差が消失するように、正の追加エッチングバイアス補正を施す工程。
【請求項８】
請求項４に記載の半導体集積回路装置の製造方法において、前記工程（ａ１）は、以下の下位工程を含む：
（ａ１１）前記１次補正前の前記第１のゲート電極層パターンの内、前記第２のゲート電極層パターンに対向する側の所定の近接範囲を除く部分に対して、正の初期エッチングバイアス補正を施す工程；
（ａ１２）前記工程（ａ１１）の後、前記所定の近接範囲に対して、前記エッチングバイアス補正段差が消失するように、正の追加エッチングバイアス補正を施す工程。
【請求項９】
請求項５に記載の半導体集積回路装置の製造方法において、前記工程（ａ１）は、以下の下位工程を含む：
（ａ１１）前記１次補正前の前記第１のゲート電極層パターンの内、前記第２のゲート電極層パターンに対向する側の所定の近接範囲を除く部分に対して、正の初期エッチングバイアス補正を施す工程；
（ａ１２）前記工程（ａ１１）の後、前記所定の近接範囲に対して、前記エッチングバイアス補正段差が消失するように、正の追加エッチングバイアス補正を施す工程。
【請求項１０】
請求項３に記載の半導体集積回路装置の製造方法において、前記１次補正後の前記第２のゲート電極層パターンの内、前記第１のゲート電極層パターンに対向する側の所定の近接範囲を除く部分に対しては、正の初期エッチングバイアス補正が施されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路装置（または半導体装置）の製造方法等に関し、たとえば、光学マスクのマスクパターン技術および光学マスクのパターンデータ作成技術等に適用することができるものである。
【背景技術】
【０００２】
日本特開２００１−１００３９０号公報（特許文献１）は、露光用マスクデータのＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）技術に関するものである。そこには、一つのマスク図形に近接する他のマスク図形があると、当該一つのマスク図に対する補正量が、その辺に沿ってステップ的に変化するため、そのマスク図形に段差が形成される。この段差が補助パターン等の微細図形に関連して存在すると、マスクの作製や欠陥検査に悪影響を与えるので、段差に関連する補助パターンをリサイズして、段差を消去することや、活性領域の境界から距離をとることが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１００３９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体集積回路装置の光リソグラフィプロセスにおいては、エッチングプロセスによる寸法変化に対する補正として、対象とするマスクパターン（対象パターン）とこれに近接する他のマスクパターン（近接パターン）との間隔に対応する補正値を、参照テーブルから取得して、これに基づいて、エッチングバイアスを付加することが行われている。
【０００５】
このエッチングバイアス補正の際、一般に、対象パターンと近接パターンとが，補正の結果として近づきすぎないように、相互に近接する一定の範囲を除いて、正のエッチングバイアスを付加することが行われている。
【０００６】
しかし、対象パターンがゲート電極であるような場合には、活性領域の境界近傍に、近接パターンが配置されると、活性領域の内部や境界近傍にバイアス開始点が設定されることになる可能性が高くなる。このような場合、その部分のマスクパターンの輪郭に段差が形成されることになり、露光時に、この段差からのラウンディングの影響が周辺の活性領域に波及し、ゲート寸法のばらつき等の素子特性に劣化を生じさせる恐れがある。
【０００７】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本願の一実施の形態の概要は、半導体集積回路装置の製造プロセスにおけるリソグラフィ工程等に関して、ゲート電極パターニングの際に使用する光学マスクのデータ作成に際して、活性領域の境界から一定の範囲内においては、エッチングバイアス補正されたゲート電極パターンに、バイアス補正段差が生じないようにするものである。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、前記本願の一実施の形態によれば、ゲート電極パターン寸法等のばらつきを低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本願の一実施の形態の半導体集積回路装置の製造方法（基本例）におけるリソグラフィ処理のアウトライン等を説明するためのウエハ上のチップ領域等の概略レイアウト図である。
【図２】本願の前記一実施の形態の半導体集積回路装置の製造方法（基本例）のリソグラフィ処理における露光処理の方法の概要を示す露光時における液浸縮小投影露光装置の模式的断面図である。
【図３】本願の前記一実施の形態の半導体集積回路装置の製造方法における近接効果補正ソフトウエアの作製手順のアウトライン等を説明するためのソフトウエア作成処理ブロックフロー図である。
【図４】本願の前記一実施の形態の半導体集積回路装置の製造方法における近接効果補正プロセスのアウトライン等を説明するための近接効果補正処理のブロックフロー図である。
【図５】図４のエッチングバイアス処理工程の詳細ブロックフロー図である。
【図６】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（設計データ読み込み時点）のデバイス上面図（関連するマスクデータを重ね合わせてデバイスレイアウトとしたもの。以下同じ）である。
【図７】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（初期エッチングバイアス補正付加工程）のデバイス上面図（マスク上）である。
【図８】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（追加エッチングバイアス補正工程）のデバイス上面図（マスク上）である。
【図９】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（光近接効果補正工程）のデバイス上面図（マスク上）である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（露光工程）のデバイス上面図（ウエハ上）である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（エッチング工程）のデバイス上面図（ウエハ上）である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図５に対応する図４のエッチングバイアス処理工程の詳細ブロックフロー図である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図６に対応する処理工程中（設計データ読み込み時点）のデバイス上面図（マスク上）である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図７に対応する処理工程中（初期エッチングバイアス補正付加工程）のデバイス上面図（マスク上）である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図８に対応する処理工程中（追加エッチングバイアス補正工程）のデバイス上面図（マスク上）である。
【図１６】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための処理工程中（２次エッチングバイアス補正工程）のデバイス上面図（マスク上）である。
【図１７】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図９に対応する処理工程中（光近接効果補正工程）のデバイス上面図（マスク上）である。
【図１８】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図１０に対応する処理工程中（露光工程）のデバイス上面図（ウエハ上）である。
【図１９】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図１１に対応する処理工程中（エッチング工程）のデバイス上面図（ウエハ上）である。
【図２０】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図５に対応する図４のエッチングバイアス処理工程の詳細ブロックフロー図である。
【図２１】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図６に対応する処理工程中（設計データ読み込み時点）のデバイス上面図（マスク上）である。
【図２２】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図７に対応する処理工程中（初期エッチングバイアス補正付加工程）のデバイス上面図（マスク上）である。
【図２３】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図８に対応する処理工程中（追加エッチングバイアス補正工程）のデバイス上面図（マスク上）である。
【図２４】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図９に対応する処理工程中（光近接効果補正工程）のデバイス上面図（マスク上）である。
【図２５】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図１０に対応する処理工程中（露光工程）のデバイス上面図（ウエハ上）である。
【図２６】本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図１１に対応する処理工程中（エッチング工程）のデバイス上面図（ウエハ上）である。
【図２７】本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトライン等を説明するための図８（図１５、図２３）等に対応する概念説明図である。
【発明を実施するための形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１４】
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）設計データに基づいて、マスクデータを生成する工程；
（ｂ）前記マスクデータに基づいて、マスクパターンを有する光学マスクを準備する工程；
（ｃ）前記光学マスクを用いて、紫外線露光光により縮小投影露光することによって、半導体ウエハ上に集積回路パターンを形成する工程、
ここで、前記工程（ａ）は、以下の下位工程を含む：
（ａ１）前記設計データ内において、活性領域を横切る第１のゲート電極層パターンおよび、非活性領域上にあって、前記第１のゲート電極層パターンに近接する第２のゲート電極層パターンに対して、１次エッチングバイアス補正を施す工程、
この際、前記活性領域の境界から両側に所定の距離の範囲内においては、前記１次補正後の前記第１のゲート電極層パターンにエッチングバイアス補正段差が生じないようにする。
【００１５】
２．前記項１に記載の半導体集積回路装置の製造方法において、前記所定の距離の範囲は、前記活性領域の前記境界に前記エッチングバイアス補正段差があったとした場合に、前記工程（ｃ）において、前記エッチングバイアス補正段差の影響が及ぶ範囲である。
【００１６】
３．前記項２に記載の半導体集積回路装置の製造方法において、前記エッチングバイアス補正段差の影響が及ぶ範囲は、前記活性領域の境界から両側に、それぞれ、前記紫外線露光光の波長の半分程度の範囲である。
【００１７】
４．前記項１から３のいずれか一つに記載の半導体集積回路装置の製造方法において、前記１次補正後の前記第１のゲート電極層パターンの内、前記第２のゲート電極層パターンに対向する側であって前記活性領域の境界から両側に前記所定の距離の範囲内には、正の前記１次エッチングバイアス補正が施されている。
【００１８】
５．前記項１から３のいずれか一つに記載の半導体集積回路装置の製造方法において、前記工程（ａ）は、更に以下の下位工程を含む：
（ａ２）前記工程（ａ１）の後、前記１次補正後の前記第１のゲート電極層パターンと、前記第２のゲート電極層パターンとの間隔が、所定の最小間隔未満である場合は、前記第２のゲート電極層パターンに対して、負の２次エッチングバイアス補正を施し、前記間隔を前記所定の最小間隔以上とする工程。
【００１９】
６．前記項１から３のいずれか一つに記載の半導体集積回路装置の製造方法において、前記１次補正後の前記第１のゲート電極層パターンの内、前記第２のゲート電極層パターンに対向する側であって前記活性領域の境界から両側に前記所定の距離の範囲内には、前記１次エッチングバイアス補正が施されていない。
【００２０】
７．前記項１から５のいずれか一つに記載の半導体集積回路装置の製造方法において、前記工程（ａ１）は、以下の下位工程を含む：
（ａ１１）前記１次補正前の前記第１のゲート電極層パターンの内、前記第２のゲート電極層パターンに対向する側の所定の近接範囲を除く部分に対して、正の初期エッチングバイアス補正を施す工程；
（ａ１２）前記工程（ａ１１）の後、前記所定の近接範囲に対して、前記エッチングバイアス補正段差が消失するように、正の追加エッチングバイアス補正を施す工程。
【００２１】
８．前記項１から７のいずれか一つに記載の半導体集積回路装置の製造方法において、前記１次補正後の前記第２のゲート電極層パターンの内、前記第１のゲート電極層パターンに対向する側の所定の近接範囲を除く部分に対しては、正の初期エッチングバイアス補正が施されている。
【００２２】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２３】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２４】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。
【００２５】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００２６】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００２７】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００２８】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮ（ＳｉＯＣ，ＳｉＯＣＮ）は、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜や参照光反射促進膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。従って、これらの酸化物と窒化物（炭化物、炭窒化物）の分類は、どちらが主要な要素化によって分類される。
【００２９】
窒化シリコン膜等の窒化シリコン系絶縁膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３０】
３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３１】
４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。
【００３２】
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００３３】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
【００３４】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
【００３５】
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
【００３６】
５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３７】
６．本願において、「範囲」、「距離」等に言及するときは、他のものに特定されている場合および文脈から明らかにそうでない場合を除き、（拡大されたマスク上ではなく）ウエハ上のものをさすものとする。
【００３８】
また、本願において、「露光光」というときは、他のものに特定されている場合および文脈から明らかにそうでない場合を除き、ＡｒＦエキシマレーザからの波長１９３ｎｍの単色光を指すものとする。
【００３９】
なお、添付図面等において、（１）データ上のデバイスレイアウト（マスクレイアウト）、（２）ウエハ上のデバイスレイアウトまたは（３）マスク上のマスクパターンレイアウトを示すときは、必要に応じて、関連するパターン層を重ねることによって、デバイスレイアウトがわかるようにしている。また、説明の都合上、同一の図が、（１）から（３）の複数のものに対応することがある。
【００４０】
同様に、本願においては、記載及び説明の便宜上、レイアウトデータ、マスクデータ等に関しては、それを扱う工程、それを読み込む工程、それを出力する工程と、そのデータ自体を同一の図及び参照番号で表示することがある。
【００４１】
さらに、本願においては、記載及び説明の便宜上、露光光学系と、それによる露光方式を同一の図及び参照番号で表示することがある。
【００４２】
さらに、本願においては、記載及び説明の便宜上、あるデバイス層をパターニングして形成したデバイスパターン（その一部を含む）と、そのもとになったデバイス層を図面上の同一の図形で表示することがある。
【００４３】
また、近接効果補正は、主に、エッチングバイアス補正等の非光接効果補正部分と光近接効果補正部分とから構成されているが、現在の光近接効果補正は、非常に複雑化しており、そのまま記載すると、本願の主対象であるエッチングバイアス補正の説明の妨げとなる恐れがあるので、光近接効果補正部分については、簡素化して図示した。
【００４４】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４６】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００４７】
１．本願の一実施の形態の半導体集積回路装置の製造方法（基本例）におけるリソグラフィ処理のアウトライン等の説明（主に図１および図２）
以下では、ＣＭＩＳ集積回路装置として、５５ｎｍ世代を例にとり具体的に説明するが、その他の世代のデバイスでもよいことは言うまでもない。
【００４８】
また、以下では、縮小投影露光装置の一例として、ステップ＆スキャン方式等の縮小投影露光装置（たとえば、４：１縮小）を簡素化して、その構造を模式的に表示し、液浸露光方式について、説明する。しかし、ウエハの全体の露光方式は、ステップ＆スキャン方式に限らず、ステップ露光方式でもよく、ウエハと投影光学系との間の媒体は、液体に限らず、気体であってもよい。また、縮小率は、４：１縮小以外であっても良い。液浸露光方式は、非液浸露光方式と比較して、ほぼ液浸用液体６３（図２）を代えるだけで、解像度の向上が図れるメリットを有する。
【００４９】
さらに、露光光は、ＡｒＦエキシマレーザからの波長１９３ｎｍの単色光を例にとり、具体的に説明するが、その他の光源からの、その他の波長の露光光でもよいことは言うまでもない。
【００５０】
図１は本願の一実施の形態の半導体集積回路装置の製造方法（基本例）におけるリソグラフィ処理のアウトライン等を説明するためのウエハ上のチップ領域等の概略レイアウト図である。図２は本願の前記一実施の形態の半導体集積回路装置の製造方法（基本例）のリソグラフィ処理における露光処理の方法の概要を示す露光時における液浸縮小投影露光装置の模式的断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法（基本例）におけるリソグラフィ処理のアウトライン等を説明する。
【００５１】
図１に示すように、半導体ウエハ１（たとえば、シリコンウエハ）の表面１ａ（第１の主面）上には、マトリクス状に多数のチップ領域２が形成されている。チップ領域２内には、多数のＭＩＳＦＥＴ等が形成される集積回路パターン形成領域８が設けられている。
【００５２】
次に、図２により、光露光工程の一例を説明する。図２に示すように、たとえば、ＡｒＦエキシマレーザ等の露光光源６１からの露光光５７は、光軸５６に沿って光源光学系６２を介して、光学マスク５９を透過し、露光光学系５８（縮小投影光学系）に入り、液浸用液体６３を介して、ウエハステージ５１上に設置されたウエハ１の表面１ａ（第１の主面）上に投影される。
【００５３】
２．本願の前記一実施の形態の半導体集積回路装置の製造方法における近接効果補正ソフトウエアの作製手順のアウトライン等の説明（主に図３）
このセクションでは、近接効果補正ソフトウエア等として、基本的なモデルベースＯＰＣソフトウエアおよびエッチング補正ソフトウエアを統合した統合近接効果補正ソフトウエアを例に取り具体的に説明するが、ソフトウエアの構成としては、個々に分割されたものでも、適宜、統合したものでもよいことは言うまでもない。
【００５４】
図３は本願の前記一実施の形態の半導体集積回路装置の製造方法における近接効果補正ソフトウエアの作製手順のアウトライン等を説明するためのソフトウエア作成処理ブロックフロー図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における近接効果補正ソフトウエアの作製手順のアウトライン等を説明する。
【００５５】
近接効果補正ソフトウエア等の一例である統合近接効果補正ソフトウエアの作成過程の概要を図３に示す。図３に示すように、先ず、半導体集積回路装置の製造プロセスを決定する（プロセス決定工程１０１）。次に、たとえば、露光＆レジストモデル及びエッチング補正量等を決定するためのＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を作成する。次に、たとえば、このＴＥＧ等により、露光＆レジストデータ及びエッチングデータを取得する（露光及びエッチングデータ取得工程１０２）。次に、たとえば、取得した露光＆レジストデータから露光＆レジストモデルを作成する（モデル作成工程１０４）。次に、たとえば、取得したエッチングデータからエッチング補正テーブルを作成する（バイアステーブル作成工程１０３）。次に、たとえば、露光＆レジストモデル、基本的エッチング補正テーブルおよび追加的なエッチング補正を統合ソフトウエア（検証前統合ソフトウエア）に組み込む（テーブルおよびモデル等組み込み工程１０５）。次に、たとえば、検証前統合ソフトウエアに対して、各種の検証を実施する（検証工程１０６）。
【００５６】
この検証の一つとして、たとえば、検証前統合ソフトウエアによって検証マスクを作成して、それを用いて、露光及びエッチングを実行して、露光及びエッチングの評価を実行する（検証マスク作成、露光及びエッチング評価工程１０６ａ）。この検証の他の一つとして、たとえば、検証前統合ソフトウエアが生成したマスクデータを用いて、シミュレーションを実行する（リソグラフィシミュレーション工程１０６ｂ）。この検証の更に他の一つとして、たとえば、検証前統合ソフトウエアの全体としての動作を検証する（ソフトウエア検証工程１０６ｃ）。
【００５７】
これらの検証が完了し、必要なパラメータ等の修正が完了し、バグ等が取り除かれた後、最終的な統合ソフトウエアをアウトプットして（プロセス＆光近接効果補正ソフトウエア完成１０７）、実際のマスクデータの生成に使用する。
【００５８】
３．本願の前記一実施の形態の半導体集積回路装置の製造方法における近接効果補正プロセスのアウトライン等の説明（主に図４および図５）
このセクションでは、本願の前記一実施の形態の半導体集積回路装置の製造方法において、設計データからマスクデータを作成する工程、特に、エッチングバイアス補正工程を中心に近接効果補正工程を説明する。なお、この近接効果補正工程は、たとえば、セクション２で説明した統合ソフトウエアを用いて実行する。
【００５９】
図４は本願の前記一実施の形態の半導体集積回路装置の製造方法における近接効果補正プロセスのアウトライン等を説明するための近接効果補正処理のブロックフロー図である。図５は図４のエッチングバイアス処理工程の詳細ブロックフロー図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における近接効果補正プロセスのアウトライン等を説明する。
【００６０】
近接効果補正工程の概要は以下のとおりである。図４に示すように、まず、もととなる設計データ１２１を読み込む（設計データ読み込み工程）。次に、バイアステーブル等に基づいて、エッチングバイアス補正を実行する（エッチングバイアス補正工程１２２）。次に、エッチングバイアス補正がされた設計データ１２１に対して、光近接効果補正が実行される（光近接効果補正工程１２４）。その後、光近接効果補正がなされた設計データ１２１、すなわち、マスクデータ１２５が出力される（マスクデータ出力工程）。
【００６１】
次に、図４のエッチングバイアス補正工程１２２（次セクションで説明する具体例においては、１次エッチングバイアス補正工程１２３ａ）の詳細の一例を図５に示す。図５に示すように、もととなる設計データ１２１に対して、たとえば、バイアステーブルに基づいて、初期エッチングバイアス補正（通常、正値の補正を付加する）を付加する初期エッチングバイアス補正工程１２２ａを実行する。
【００６２】
次に、初期エッチングバイアス補正をした活性領域を横切るデバイスパターン図形のエッジを抽出する活性領域横断エッジ抽出工程１２２ｂａを実行する。次に、抽出したエッジの中から、活性領域の境界から一定の範囲内に、バイアスによる段差があるエッジを抽出する境界近接段差エッジ抽出工程１２２ｂｂを実行する。すなわち、活性領域境界から内外に一定の距離にあるエッジであって、バイアスによる段差があるものを抽出するのである。
【００６３】
次に、抽出した段差を有するエッジに、段差と同じ高さのバイアスを付加する同一高さバイアス付加工程１２２ｂｃを実行する。すなわち、抽出したエッジに段差と同じ高さのバイアスを付加することによって、その部分のエッジの段差を除去するものである。
【００６４】
このように、この例（たとえば、セクション４で説明する具体例）においては、活性領域横断エッジ抽出工程１２２ｂａ、境界近接段差エッジ抽出工程１２２ｂｂおよび同一高さバイアス付加工程１２２ｂｃにより、追加エッチングバイアス補正工程１２２ｂを構成している。
【００６５】
以上のように、エッチングバイアス補正工程１２２を初期エッチングバイアス補正工程１２２ａ、追加エッチングバイアス補正工程１２２ｂ等から構成しているので、広く用いられているエッチングバイアス補正手法（ソフトウエア、ハードウエア資源等を含む）をそのまま利用することができるメリットを有する。
【００６６】
４．本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）および製造プロセス要部等の説明（主に図６から図１１により、図１、図２、図４、図５及び図２７等を参照）
このセクションでは、セクション３で説明した近接効果補正工程の具体例ならびに、これによる光学マスクを用いて、リソグラフィ工程を実施した場合について、図１の集積回路パターン形成領域部分切り出し部Ｒ１の具体的デバイスレイアウトを例示して説明する。
【００６７】
図６は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（設計データ読み込み時点）のデバイス上面図（関連するマスクデータを重ね合わせてデバイスレイアウトとしたもの。以下同じ）である。図７は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（初期エッチングバイアス補正付加工程）のデバイス上面図（マスク上）である。図８は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（追加エッチングバイアス補正工程）のデバイス上面図（マスク上）である。図９は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（光近接効果補正工程）のデバイス上面図（マスク上）である。図１０は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（露光工程）のデバイス上面図（ウエハ上）である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）等を説明するための処理工程中（エッチング工程）のデバイス上面図（ウエハ上）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるマスクデータの作成工程（基本例：正値追加補正付加による段差除去エッチングバイアス補正）および製造プロセス要部等を説明する。
【００６８】
図１の集積回路パターン形成領域部分切り出し部Ｒ１に対応する設計データ１２１（図４）の具体的レイアウトの一例を図６に示す。図６に示すように、中央部には、ＭＩＳＦＥＴを形成するための活性領域３が設けられており、その周りは、境界３ｂを挟んで、非活性領域４である。非活性領域４は、いわゆるフィールド絶縁膜領域、まとえば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域である。
【００６９】
この活性領域３を縦断または横断するように、たとえば、ゲート電極層１０（たとえば、ポリシリコン層）から構成されたゲート電極パターン５（第１のゲート電極層パターン）が設けられている。すなわち、活性領域を横切るゲート電極パターン５である。
【００７０】
非活性領域４上には、ゲート電極パターン５に近接して、他のゲート電極パターンまたはゲート電極層配線パターン６（第２のゲート電極層パターン）が設けられている。すなわち、近接ゲート電極層配線パターン６である。このプロセス層に関しては、このように、ゲート電極パターン５、ゲート電極層配線パターン６等で集積回路パターン７を構成している。
【００７１】
この例においては、ゲート電極の幅Ｌｇ（またはゲート長）は、たとえば、５５ｎｍ程度であり、活性領域３の幅Ｗａ（またはゲート幅）は、たとえば、２００ｎｍ程度以上である。この活性領域３の幅Ｗａの下限値は、たとえば、露光波長（図２）と同程度か、若干長い程度の長さである。以上の状態が、図４の設計データ読み込み工程１２１に対応する。
【００７２】
次に、図５の初期エッチングバイアス補正工程１２２ａが完了した状態を図７に示す。図７に示すように、デバイス図形のエッジ、すなわち、１次エッチングバイアス補正前のゲート電極パターン５ａおよびゲート電極層配線パターン６ａの周辺（辺）に、初期エッチングバイアス補正は施され、その結果、初期エッチングバイアス補正部１１ａが付加される。これにより、初期エッチングバイアス補正後の、活性領域を横切るゲート電極パターン５および非活性領域上のゲート電極パターンまたはゲート電極層配線パターン６が形成される。
【００７３】
ただし、許容限度を超えた狭いスペースを作らないように、近接図形６と対向する部分Ｆ１および、この部分の端部から一定の範囲Ｄ１のゲート電極パターン５ａのエッジは、初期エッチングバイアス補正の対象から除かれる。この一定の範囲Ｄ１（境界からの距離）は、たとえば、近接図形の端部から横方向へエッチングに関する近接効果が及ぶ距離に対応する。具体的には、この例では、距離Ｄ１は、たとえば、３５ｎｍ程度である（好適な範囲としては、たとえば、２０から５０ｎｍ程度である）。この距離Ｄ１の範囲の下限は、たとえば、ゲート長（５５ｎｍ程度）の半分より若干短い程度の距離であり、上限は、たとえば、ゲート長より若干短い程度の距離である。
【００７４】
このことは、近接図形６にも適用されるので、ゲート電極パターン５ａと対向する部分Ｆ２（先の一定の範囲Ｄ１に対応する部分を含む）も、初期エッチングバイアス補正の対象から除かれる。このように、近接するデバイスパターン図形にも同時に、初期エッチングバイアス補正が施されるので、当該デバイス部分の寸法精度の確保にも有効である。
【００７５】
次に、図５の活性領域横断エッジ抽出工程１２２ｂａを、図７により説明する。図７に示すように、対象層であるゲート電極層１０のデバイス図形の中で、活性領域３を横切っているのは、ゲート電極パターン５のみである。すなわち、活性領域横断エッジ抽出工程１２２ｂａでは、ゲート電極パターン５の全エッジ（全周）を抽出する。
【００７６】
次に、図５の境界近接段差エッジ抽出工程１２２ｂｂを、図７により説明する。図７に示すように、境界近接段差エッジ抽出工程１２２ｂｂにおいては、活性領域横断エッジ抽出工程１２２ｂａで抽出されたエッジの中から、活性領域３の境界３ｂの内側へ距離Ｂ１、外側へ距離Ｂ２の範囲の帯状領域（所定の距離の範囲の領域）にある段差２０ａと、その周辺のエッジを抽出する。具体的には、ゲート電極パターン５のエッジの内、段差２０ａから、その辺の端部までの部分（最終抽出エッジ部）を抽出する。すなわち、活性領域３の境界３ｂから所定の距離の範囲の領域には、高さＨの段差２０ａがあるのである。なお、距離Ｂ１および距離Ｂ２は、活性領域３の境界３ｂに段差２０ａがあったとした場合に、露光の際に、活性領域の境界から内部または外部へ段差の影響が及ぶ距離である。この距離は、この例においては、たとえば、それぞれ、７５ｎｍ程度である（好適な範囲としては、たとえば、５０から１００ｎｍ程度である）。この距離は、言い換えれば、露光波長（図２）の１/４程度から１/２程度の範囲の距離である。このように所定の距離の範囲を設定するのは、そのような範囲に存在する段差は、露光等におけるパターン精度への影響が大きいからである。
【００７７】
このように、段差２０ａがある状態では、露光の際に、この段差による露光パターンのラウンディングの影響が、活性領域３の境界３ｂ近傍のパターンセンシティブな部分に及ぶおそれがある。したがって、これを回避するために、図５の同一高さバイアス付加工程１２２ｂｃにおいては、図８に示すように、最終抽出エッジ部に、段差２０ａと同じ高さのバイアス、すなわち、追加エッチングバイアス補正部１１ｂ（追加エッチングバイアス補正）を付加するのである。これにより、図４のエッチングバイアス補正工程１２２が完了したことになる。これにより、１次エッチングバイアス補正後の活性領域を横切るゲート電極パターン５ｂ（第１のゲート電極層パターン）および１次エッチングバイアス補正後の非活性領域上のゲート電極パターンまたはゲート電極層配線パターン６ｂ（第２のゲート電極層パターン）が得られる。
【００７８】
次に、図４の光近接効果補正工程１２４を実行すると、図９に示すように、エッチバイアス補正後のマスクパターン５ｗ、６ｍに、ＯＰＣによる付加部分等ＯＰ（正確には、削除部分のある）が加えられる。これにより、図４の光近接効果補正工程１２４が完了し、図４のマスクデータ１２５が出力される（マスクデータ出力工程）。
【００７９】
ここで出力されたマスクデータ１２５により、作成された光学マスクを用いて、縮小投影露光（例えば、縮小率４：１）を実行すると、図１０のようになる。すなわち、図１０に示すように、ウエハ１上（具体的には、ウエハ上のフォトレジスト膜上）には、ゲート電極パターン等５ａ、６ａに対応する投影像すなわち露光像パターン５ｒ、６ｒが形成される。なお、フォトレジスト膜を現像して得られたフォトレジスト膜パターンは、これらの露光像パターン５ｒ、６ｒにほぼ対応する（この場合、必須ではないが、一般にポジ型レジスト膜を仮定している）。
【００８０】
次に、現像したフォトレジスト膜パターン等を用いて、たとえば、異方性ドライエッチング等を実行すると、図１１に示すように、ゲート電極パターン等５ａ、６ａに対応するエッチング後のデバイスパターン５ｗ、６ｗが得られる。
【００８１】
以上説明したように、この例によれば、活性領域の境界近傍の補正による段差を活性領域の境界から遠ざけることによって、段差に起因する露光時のコーナラウンド（Ｃｏｒｎｅｒ  Ｒｏｕｎｄ）の影響を低減することができる。
【００８２】
また、この例によれば、追加的補正は、初期の補正と同一の高さの補正を付加するのであるから、プロセス上の整合性が高いというメリットを有する。
【００８３】
さらに、エッチングバイアス補正によって、活性領域を横切るデバイスパターン図形のエッチのクリティカルな部分に、補正段差が現れないので、段差に起因する露光時のコーナラウンドの影響を低減することができ、その結果、デバイス特性の変動を低減することができる。
【００８４】
５．本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）の説明（主に図１２から図１９）
このセクションでは、セクション１からセクション４で説明した例の図５すなわち、エッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明する。なお、以下では、原則として、セクション１からセクション４で説明したところと異なる部分のみについて説明する。
【００８５】
図１２は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図５に対応する図４のエッチングバイアス処理工程の詳細ブロックフロー図である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図６に対応する処理工程中（設計データ読み込み時点）のデバイス上面図（マスク上）である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図７に対応する処理工程中（初期エッチングバイアス補正付加工程）のデバイス上面図（マスク上）である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図８に対応する処理工程中（追加エッチングバイアス補正工程）のデバイス上面図（マスク上）である。図１６は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための処理工程中（２次エッチングバイアス補正工程）のデバイス上面図（マスク上）である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図９に対応する処理工程中（光近接効果補正工程）のデバイス上面図（マスク上）である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図１０に対応する処理工程中（露光工程）のデバイス上面図（ウエハ上）である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明するための図１１に対応する処理工程中（エッチング工程）のデバイス上面図（ウエハ上）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例１（正値追加補正付加による段差除去＆最小間隔確保処理エッチングバイアス補正）を説明する。
【００８６】
まず、図５に対応する図１２のエッチングバイアス補正の全体のアウトラインを説明する。図１２において、１次エッチングバイアス補正工程１２３ａについては、図５と全く同じであるから、２次エッチングバイアス補正工程１２３ｂを説明する。
【００８７】
図１２に示すように、この２次エッチングバイアス補正工程１２３ｂは、１次エッチングバイアス補正工程１２３ａの結果、活性領域を横切るゲート電極パターンの内、近接パターンとのデバイス図形間の間隔Ｓ１が、所定の最小間隔Ｓ２未満となった部分（エッジ）を抽出する微細間隔抽出工程１２３ｂａを第１の工程として含む。この抽出エッジを「過近接エッジ領域」という。
【００８８】
さらに、この２次エッチングバイアス補正工程１２３ｂは、過近接エッジ領域に対向する近接パターンの対向するエッジを削って、間隔Ｓ１を最小間隔Ｓ２以上とする微細拡大抽出工程１２３ｂｂを第２の工程として含む。
【００８９】
次に、前セクションの図６から図１１と同様に、図１の集積回路パターン形成領域部分切り出し部Ｒ１の具体的デバイスレイアウトを例にとり、具体的に説明する。
【００９０】
図１の集積回路パターン形成領域部分切り出し部Ｒ１に対応する設計データ１２１（図４）の具体的レイアウトの一例を図１３に示す。図１３に示すように、上部には、ＭＩＳＦＥＴを形成するための活性領域３が設けられており、その周りは、境界３ｂを挟んで、非活性領域４である。非活性領域４は、いわゆるフィールド絶縁膜領域、まとえば、ＳＴＩ領域である。
【００９１】
この活性領域３を縦断または横断するように、たとえば、ゲート電極層１０（たとえば、ポリシリコン層）から構成されたゲート電極パターン５（第１のゲート電極層パターン）が設けられている。すなわち、活性領域を横切るゲート電極パターン５である。
【００９２】
非活性領域４上には、ゲート電極パターン５に近接して、他のゲート電極パターンまたはゲート電極層配線パターン６（第２のゲート電極層パターン）が設けられている。すなわち、近接ゲート電極層配線パターン６である。このプロセス層に関しては、このように、ゲート電極パターン５、ゲート電極層配線パターン６等で集積回路パターン７を構成している。
【００９３】
この例においては、ゲート電極の幅Ｌｇ（またはゲート長）は、たとえば、５５ｎｍ程度であり、活性領域３の幅（またはゲート幅）は、たとえば、２００ｎｍ程度以上である。この活性領域３の幅の下限値は、たとえば、露光波長（図２）と同程度か、若干長い程度の長さである。以上の状態が、図４の設計データ読み込み工程１２１に対応する。
【００９４】
次に、図１２の初期エッチングバイアス補正工程１２２ａが完了した状態を図１４に示す。図１４に示すように、デバイス図形のエッジ、すなわち、１次エッチングバイアス補正前のゲート電極パターン５ａおよびゲート電極層配線パターン６ａの周辺（辺）に、初期エッチングバイアス補正は施され、その結果、初期エッチングバイアス補正部１１ａが付加される。これにより、初期エッチングバイアス補正後の、活性領域を横切るゲート電極パターン５および非活性領域上のゲート電極パターンまたはゲート電極層配線パターン６が形成される。
【００９５】
ただし、許容限度を超えた狭いスペースを作らないように、近接図形６と対向する部分Ｆ１および、この部分の端部から一定の範囲Ｄ１のゲート電極パターン５ａのエッジは、初期エッチングバイアス補正の対象から除かれる。この一定の範囲Ｄ１（境界からの距離）は、たとえば、近接図形の端部から横方向へエッチングに関する近接効果が及ぶ距離に対応する。具体的には、この例では、距離Ｄ１は、たとえば、３５ｎｍ程度である（好適な範囲としては、たとえば、２０から５０ｎｍ程度である）。この距離Ｄ１の範囲の下限は、たとえば、ゲート長（５５ｎｍ程度）の半分より若干短い程度の距離であり、上限は、たとえば、ゲート長より若干短い程度の距離である。
【００９６】
このことは、近接図形６にも適用されるので、ゲート電極パターン５ａと対向する部分Ｆ２（先の一定の範囲Ｄ１に対応する部分すなわち、端部から横方向へエッチングに関する近接効果が及ぶ距離Ｄ２の部分を含む）も、初期エッチングバイアス補正の対象から除かれる。この処理（初期エッチングバイアス補正）により、段差２０ａ，２０ｂが形成される。
【００９７】
次に、図１２の活性領域横断エッジ抽出工程１２２ｂａを、図１４により説明する。図１４に示すように、対象層であるゲート電極層１０のデバイス図形の中で、活性領域３を横切っているのは、ゲート電極パターン５のみである。すなわち、活性領域横断エッジ抽出工程１２２ｂａでは、ゲート電極パターン５の全エッジ（全周）を抽出する。
【００９８】
次に、図１２の境界近接段差エッジ抽出工程１２２ｂｂを、図１４により説明する。図１４に示すように、境界近接段差エッジ抽出工程１２２ｂｂにおいては、活性領域横断エッジ抽出工程１２２ｂａで抽出されたエッジの中から、活性領域３の境界３ｂの内側へ距離Ｂ１、外側へ距離Ｂ２の範囲の帯状領域（所定の距離の範囲の領域）にある段差２０ａとその周辺のエッジを抽出する。具体的には、ゲート電極パターン５のエッジの内、段差２０ａから、その辺の端部までの部分（最終抽出エッジ部）を抽出する。すなわち、活性領域３の境界３ｂから所定の距離の範囲の領域には、高さＨの段差２０ａがあるのである。なお、距離Ｂ１および距離Ｂ２は、活性領域３の境界３ｂに段差２０ａがあったとした場合に、露光の際に、活性領域の境界から内部または外部へ段差の影響が及ぶ距離である。この距離は、この例においては、たとえば、それぞれ、７５ｎｍ程度である（好適な範囲としては、たとえば、５０から１００ｎｍ程度である）。この距離は、言い換えれば、露光波長（図２）の１/４程度から１/２程度の範囲の距離である。ここで、ゲート電極パターン等６にも、段差２０ｂはあるが、活性領域３を横切るデバイスパターン図形に関するものではないので、対象外である。
【００９９】
このように、段差２０ａがある状態では、露光の際に、この段差による露光パターンのラウンディングの影響が、活性領域３の境界３ｂ近傍のパターンセンシティブな部分に及ぶおそれがある。したがって、これを回避するために、図１２の同一高さバイアス付加工程１２２ｂｃにおいては、図１５に示すように、最終抽出エッジ部に、段差２０ａと同じ高さのバイアス、すなわち、追加エッチングバイアス補正部１１ｂ（追加エッチングバイアス補正）を付加するのである。これにより、図１２の１次エッチングバイアス補正工程１２３ａが完了したことになる。これにより、１次エッチングバイアス補正後の活性領域を横切るゲート電極パターン５ｂ（第１のゲート電極層パターン）および１次エッチングバイアス補正後の非活性領域上のゲート電極パターンまたはゲート電極層配線パターン６ｂ（第２のゲート電極層パターン）が得られる。
【０１００】
次に、図１２の２次エッチングバイアス補正工程１２３ｂの第１の工程である微細間隔抽出工程１２３ｂａを図１５および図１６により説明する。図１５および図１６に示すように、ゲート電極パターン等５ｂのエッジの中から、１次エッチングバイアス補正後の近接するデバイスパターン図形（ゲート電極パターン等６ｂ）との間のスペースＳ１が、最小間隔Ｓ２（所定の最小間隔）よりも小さいエッジを抽出する。
【０１０１】
次に、図１２の２次エッチングバイアス補正工程１２３ｂの第２の工程である微細拡大抽出工程１２３ｂｂを図１６により説明する。図１６に示すように、微細間隔抽出工程１２３ｂａで抽出したエッジに対向するゲート電極パターン等６ｂのエッジ、および、図１４の距離Ｄ２の範囲に属するエッジの部分を削って、デバイスパターン図形間のスペースを最小間隔Ｓ２（所定の最小間隔）以上とする。すなわち、２次エッチングバイアス補正部１２（２次エッチングバイアス補正）を付加するのである（負値補正）。これにより、図４のエッチングバイアス補正工程１２２が完了したこととなる。
【０１０２】
次に、図４の光近接効果補正工程１２４を実行すると、図１７に示すように、エッチバイアス補正後のマスクパターン５ｗ、６ｍに、ＯＰＣによる付加部分等ＯＰ（正確には、削除部分のある）が加えられる。これにより、図４の光近接効果補正工程１２４が完了し、図４のマスクデータ１２５が出力される（マスクデータ出力工程）。
【０１０３】
ここで出力されたマスクデータ１２５により、作成された光学マスクを用いて、縮小投影露光（例えば、縮小率４：１）を実行すると、図１８のようになる。すなわち、図１８に示すように、ウエハ１上（具体的には、ウエハ上のフォトレジスト膜上）には、ゲート電極パターン等５ａ、６ａに対応する投影像すなわち露光像パターン５ｒ、６ｒが形成される。なお、フォトレジスト膜を現像して得られたフォトレジスト膜パターンは、これらの露光像パターン５ｒ、６ｒにほぼ対応する（この場合、必須ではないが、一般にポジ型レジスト膜を仮定している）。
【０１０４】
次に、現像したフォトレジスト膜パターン等を用いて、たとえば、異方性ドライエッチング等を実行すると、図１９に示すように、ゲート電極パターン等５ａ、６ａに対応するエッチング後のデバイスパターン５ｗ、６ｗが得られる。
【０１０５】
この例においては、以上のように、活性領域を横切るゲート電極パターン等の側に付加された初期エッチングバイアス補正部は、そのままで、近接する他の同層配線（またはゲート電極パターン等）の側の補正部分ではなく、その図形の本体を削除するのである。したがって、活性領域を横切るゲート電極パターン等と近接する他のゲート電極パターン等とのスペースが比較的小さい場合（たとえば、図１６の所定の最小間隔Ｓ２に近い場合等）等に、特に、有効である。
【０１０６】
６．本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）の説明（主に図２０から図２６）
このセクションでは、セクション１からセクション４で説明した例の図５すなわち、エッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明する。なお、以下では、原則として、セクション１からセクション４で説明したところと異なる部分のみについて説明する。
【０１０７】
図２０は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図５に対応する図４のエッチングバイアス処理工程の詳細ブロックフロー図である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図６に対応する処理工程中（設計データ読み込み時点）のデバイス上面図（マスク上）である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図７に対応する処理工程中（初期エッチングバイアス補正付加工程）のデバイス上面図（マスク上）である。図２３は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図８に対応する処理工程中（追加エッチングバイアス補正工程）のデバイス上面図（マスク上）である。図２４は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図９に対応する処理工程中（光近接効果補正工程）のデバイス上面図（マスク上）である。図２５は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図１０に対応する処理工程中（露光工程）のデバイス上面図（ウエハ上）である。図２６は本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明するための図１１に対応する処理工程中（エッチング工程）のデバイス上面図（ウエハ上）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法のエッチングバイアス補正に関する変形例２（初期補正除去による段差除去エッチングバイアス補正）を説明する。
【０１０８】
まず、図５に対応する図２０のエッチングバイアス補正の全体のアウトラインを説明する。図２０において、初期エッチングバイアス補正工程１２２ａから境界近接段差エッジ抽出工程１２２ｂｂまでは、図５と全く同一であるから、追加エッチングバイアス補正工程１２２ｂの内の付加した初期エッチングバイアスを削除する初期バイアス削除工程１２２ｂｃｄのみを説明する。この初期バイアス削除工程１２２ｂｃｄは、図５の例における同一高さバイアス付加工程１２２ｂｃに代わるものである。
【０１０９】
図２０に示すように、境界近接段差エッジ抽出工程１２２ｂｂで抽出したエッジの初期エッチングバイアスを削除することによって、その部分の段差を除去するのである。
【０１１０】
次に、セクション４の図６から図１１と同様に、図１の集積回路パターン形成領域部分切り出し部Ｒ１の具体的デバイスレイアウトを例にとり、具体的に説明する。
【０１１１】
図１の集積回路パターン形成領域部分切り出し部Ｒ１に対応する設計データ１２１（図４）の具体的レイアウトの一例を図２１に示す。図２１に示すように、中央部には、ＭＩＳＦＥＴを形成するための活性領域３が設けられており、その周りは、境界３ｂを挟んで、非活性領域４である。非活性領域４は、いわゆるフィールド絶縁膜領域、まとえば、ＳＴＩ領域である。
【０１１２】
この活性領域３を縦断または横断するように、たとえば、ゲート電極層１０（たとえば、ポリシリコン層）から構成されたゲート電極パターン５（第１のゲート電極層パターン）が設けられている。すなわち、活性領域を横切るゲート電極パターン５である。
【０１１３】
非活性領域４上には、ゲート電極パターン５に近接して、他のゲート電極パターンまたはゲート電極層配線パターン６（第２のゲート電極層パターン）が設けられている。すなわち、近接ゲート電極層配線パターン６である。このプロセス層に関しては、このように、ゲート電極パターン５、ゲート電極層配線パターン６等で集積回路パターン７を構成している。
【０１１４】
この例においては、ゲート電極の幅Ｌｇ（またはゲート長）は、たとえば、５５ｎｍ程度であり、活性領域３の幅Ｗａ（またはゲート幅）は、たとえば、２００ｎｍ程度以上である。この活性領域３の幅Ｗａの下限値は、たとえば、露光波長（図２）と同程度か、若干長い程度の長さである。以上の状態が、図４の設計データ読み込み工程１２１に対応する。
【０１１５】
次に、図２０の初期エッチングバイアス補正工程１２２ａが完了した状態を図２２に示す。図２２に示すように、デバイス図形のエッジ、すなわち、１次エッチングバイアス補正前のゲート電極パターン５ａおよびゲート電極層配線パターン６ａの周辺（辺）に、初期エッチングバイアス補正は施され、その結果、初期エッチングバイアス補正部１１ａが付加される。これにより、初期エッチングバイアス補正後の、活性領域を横切るゲート電極パターン５および非活性領域上のゲート電極パターンまたはゲート電極層配線パターン６が形成される。
【０１１６】
ただし、許容限度を超えた狭いスペースを作らないように、近接図形６と対向する部分Ｆ１および、この部分の端部から一定の範囲Ｄ１のゲート電極パターン５ａのエッジは、初期エッチングバイアス補正の対象から除かれる。この一定の範囲Ｄ１（境界からの距離）は、たとえば、近接図形の端部から横方向へエッチングに関する近接効果が及ぶ距離に対応する。具体的には、この例では、距離Ｄ１は、たとえば、３５ｎｍ程度である（好適な範囲としては、たとえば、２０から５０ｎｍ程度である）。この距離Ｄ１の範囲の下限は、たとえば、ゲート長（５５ｎｍ程度）の半分より若干短い程度の距離であり、上限は、たとえば、ゲート長より若干短い程度の距離である。
【０１１７】
このことは、近接図形６にも適用されるので、ゲート電極パターン５ａと対向する部分Ｆ２（先の一定の範囲Ｄ１に対応する部分を含む）も、初期エッチングバイアス補正の対象から除かれる。
【０１１８】
次に、図２０の活性領域横断エッジ抽出工程１２２ｂａを、図２２により説明する。図２２に示すように、対象層であるゲート電極層１０のデバイス図形の中で、活性領域３を横切っているのは、ゲート電極パターン５のみである。すなわち、活性領域横断エッジ抽出工程１２２ｂａでは、ゲート電極パターン５の全エッジ（全周）を抽出する。
【０１１９】
次に、図２０の境界近接段差エッジ抽出工程１２２ｂｂを、図２２により説明する。図２２に示すように、境界近接段差エッジ抽出工程１２２ｂｂにおいては、活性領域横断エッジ抽出工程１２２ｂａで抽出されたエッジの中から、活性領域３の境界３ｂの内側へ距離Ｂ１、外側へ距離Ｂ２の範囲の帯状領域（所定の距離の範囲の領域）にある段差２０ａと、その周辺のエッジを抽出する。具体的には、ゲート電極パターン５のエッジの内、段差の影響が及ぶ距離Ｂ１、Ｂ２の範囲に含まれる部分（最終抽出エッジ部）を抽出する。すなわち、活性領域３の境界３ｂから所定の距離の範囲の領域には、高さＨの段差２０ａがあるのである。なお、距離Ｂ１および距離Ｂ２は、活性領域３の境界３ｂに段差２０ａがあったとした場合に、露光の際に、活性領域の境界から内部または外部へ段差の影響が及ぶ距離である。この距離は、この例においては、たとえば、それぞれ、７５ｎｍ程度である（好適な範囲としては、たとえば、５０から１００ｎｍ程度である）。この距離は、言い換えれば、露光波長（図２）の１/４程度から１/２程度の範囲の距離である。
【０１２０】
このように、段差２０ａがある状態では、露光の際に、この段差による露光パターンのラウンディングの影響が、活性領域３の境界３ｂ近傍のパターンセンシティブな部分に及ぶおそれがある。したがって、これを回避するために、図２０の初期バイアス削除工程１２２ｂｃｄにおいては、図２３に示すように、最終抽出エッジ部において、初期エッチングバイアス補正部１１ａを削除するのである。具体的には、追加エッチングバイアス補正で削除される部分１１ｘを削除する。
【０１２１】
これにより、図４のエッチングバイアス補正工程１２２が完了したことになる。これにより、１次エッチングバイアス補正後の活性領域を横切るゲート電極パターン５ｂ（第１のゲート電極層パターン）および１次エッチングバイアス補正後の非活性領域上のゲート電極パターンまたはゲート電極層配線パターン６ｂ（第２のゲート電極層パターン）が得られる。
【０１２２】
次に、図４の光近接効果補正工程１２４を実行すると、図２４に示すように、エッチバイアス補正後のマスクパターン５ｗ、６ｍに、ＯＰＣによる付加部分等ＯＰ（正確には、削除部分のある）が加えられる。これにより、図４の光近接効果補正工程１２４が完了し、図４のマスクデータ１２５が出力される（マスクデータ出力工程）。
【０１２３】
ここで出力されたマスクデータ１２５により、作成された光学マスクを用いて、縮小投影露光（例えば、縮小率４：１）を実行すると、図２５のようになる。すなわち、図２５に示すように、ウエハ１上（具体的には、ウエハ上のフォトレジスト膜上）には、ゲート電極パターン等５ａ、６ａに対応する投影像すなわち露光像パターン５ｒ、６ｒが形成される。なお、フォトレジスト膜を現像して得られたフォトレジスト膜パターンは、これらの露光像パターン５ｒ、６ｒにほぼ対応する（この場合、必須ではないが、一般にポジ型レジスト膜を仮定している）。
【０１２４】
次に、現像したフォトレジスト膜パターン等を用いて、たとえば、異方性ドライエッチング等を実行すると、図２６に示すように、ゲート電極パターン等５ａ、６ａに対応するエッチング後のデバイスパターン５ｗ、６ｗが得られる。
【０１２５】
この例においては、以上のように、活性領域を横切るゲート電極パターン等の側に付加された初期エッチングバイアス補正部を削除するので、近接する他の同層配線（またはゲート電極パターン等）とのスペースが比較的小さい場合（たとえば、図１６の所定の最小間隔Ｓ２に近い場合等）にも有効である。
【０１２６】
言い換えれば、この例においては、活性領域を横切るゲート電極パターン等の他のゲート電極パターン等と対向するエッジの所定の部分には、結果として、エッチングシフト補正が施されていないのである。
【０１２７】
７．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２７）
図２７は本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトライン等を説明するための図８（図１５、図２３）等に対応する概念説明図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１２８】
（１）前記実施の形態（変形例を含む）に関する技術課題等の追加的説明：
先に説明したように、半導体集積回路装置の光リソグラフィプロセスにおいては、エッチングプロセスによる寸法変化に対する補正として、対象とするマスクパターン（対象パターン）とこれに近接する他のマスクパターン（近接パターン）との間隔に対応する補正値を、参照テーブルから取得して、これに基づいて、エッチングバイアスを付加することが行われている。すなわち、ドライエッチング等にみられるマイクロローディング効果等のプロセス特性を近接図形の距離等をパラメータとして、参照テーブルを作成し、それに基づいて、エッチングバイアス補正量を決定するのである。
【０１２９】
このような補正は、通常、光学近接補正と組み合わされて、近接補正の一環として、一般に、光学近接補正の前に実施される（もちろん、そののち、あるいは、それと同時に実施してもよい）。
【０１３０】
このエッチングバイアス補正の際、一般に、対象パターンと近接パターンとが，補正の結果として近づきすぎないように、相互に近接する一定の範囲を除いて、正のエッチングバイアスを付加することが行われている。
【０１３１】
しかし、対象パターンがゲート電極であるような場合には、活性領域の境界近傍に、近接パターンが配置されると、活性領域の内部や境界近傍にバイアス開始点が設定されることになる可能性が高くなる。このような場合、その部分のマスクパターンの輪郭に段差が形成されることになり、露光時に、この段差からのラウンディングの影響が周辺の活性領域に波及し、ゲート寸法のばらつき等の素子特性に劣化を生じさせる恐れがある。すなわち、ＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）のばらつきが生じるのである。
【０１３２】
（２）本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトライン等の説明（主に図２７）：
本願の前記一実施の形態の半導体集積回路装置の製造方法のアウトラインを図２７に基づいて説明する。
【０１３３】
図２７に示すように、前記一実施の形態の概要は、半導体集積回路装置の製造プロセスにおけるリソグラフィ工程等に関して、ゲート電極パターニングの際に使用する光学マスク５９のデータ作成１３１に際して、活性領域３の境界３ｂから一定の範囲内においては、エッチングバイアス補正されたゲート電極パターン５ｂに、バイアス補正段差が生じないようにするものである。
【０１３４】
すなわち、半導体集積回路装置の製造方法であって、以下の各工程を含むものである。
（ａ）設計データ１２１に基づいて、マスクデータ１２５を生成する工程１３１；
（ｂ）マスクデータ１２５に基づいて、マスクパターン９を有する光学マスク５９を準備する工程１３２；
（ｃ）光学マスク５９を用いて、紫外線露光光５７により縮小投影露光５８することによって、半導体ウエハ１上に集積回路パターン７を形成する工程１３３、
ここで、前記工程（ａ）は、以下の下位工程を含む：
（ａ１）設計データ１２１内において、活性領域３を横切る第１のゲート電極層パターン５ａおよび、非活性領域４上にあって、第１のゲート電極層パターン５ａに近接する第２のゲート電極層パターン６ａに対して、１次エッチングバイアス補正１１を施す工程、
この際、活性領域３の境界３ｂから両側に所定の距離Ｂ１，Ｂ２の範囲内においては、１次補正後の前記第１のゲート電極層パターン５ｂにエッチングバイアス補正段差が生じないようにする。なお、第１のゲート電極層パターン５および第２のゲート電極層パターン６は、ゲート電極層１０をパターニングして、形成されるものである。
【０１３５】
このようにすることによって、ゲート電極パターン寸法等のばらつきを低減することができる。
【０１３６】
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１３７】
例えば、前記実施形態においては、主に、ゲートファースト（Ｇａｔｅ  Ｆｉｒｓｔ）プロセスに例をとり、具体的に説明したが、本発明はそれに限定されるものではなく、ゲートラスト（Ｇａｔｅ  Ｌａｓｔ）プロセス、これらの混合プロセス等にも適用できることは言うまでもない。
【０１３８】
また、前記実施形態においては、主に、ゲート電極層を対象層として、具体的に説明したが、本発明はそれに限定されるものではなく、その他の層にも適用できることは言うまでもない。
【符号の説明】
【０１３９】
１  半導体ウエハ
１ａ  ウエハまたはチップの表面（第１の主面）
２  半導体集積回路チップ（チップ領域）
３  活性領域
３ｂ  活性領域と非活性領域の境界
４  非活性領域
５  活性領域を横切るゲート電極パターン（第１のゲート電極層パターン）
５ａ  １次エッチングバイアス補正前の（設計データ）活性領域を横切るゲート電極パターン（第１のゲート電極層パターン）
５ｂ  １次エッチングバイアス補正後の活性領域を横切るゲート電極パターン（第１のゲート電極層パターン）
５ｍ  活性領域を横切るゲート電極パターン等に対応する（エッチバイアス補正後の）マスクパターン
５ｒ  露光時の活性領域を横切るゲート電極パターン等に対応する露光像パターン
５ｗ  エッチング後の活性領域を横切るゲート電極パターン等に対応するデバイスパターン
６  非活性領域上のゲート電極パターンまたはゲート電極層配線パターン（第２のゲート電極層パターン）
６ａ  １次エッチングバイアス補正前の（設計データ）非活性領域上のゲート電極パターンまたはゲート電極層配線パターン（第２のゲート電極層パターン）
６ｂ  １次エッチングバイアス補正後の非活性領域上のゲート電極パターンまたはゲート電極層配線パターン（第２のゲート電極層パターン）
６ｍ  非活性領域上のゲート電極パターン等に対応する（エッチバイアス補正後の）マスクパターン
６ｒ  露光時の非活性領域上のゲート電極パターン等に対応する露光像パターン
６ｗ  エッチング後の非活性領域上のゲート電極パターン等に対応するデバイスパターン
７  集積回路パターン
８  集積回路パターン形成領域
９  マスクパターン
１０  ゲート電極層
１１  １次エッチングバイアス補正部（１次エッチングバイアス補正）
１１ａ  初期エッチングバイアス補正部（初期エッチングバイアス補正）
１１ｂ  追加エッチングバイアス補正部（追加エッチングバイアス補正）
１１ｘ  １次エッチングバイアス補正したバイアスが追加エッチングバイアス補正で削除される部分
１２  ２次エッチングバイアス補正部（２次エッチングバイアス補正）
２０ａ，２０ｂ  エッチングバイアス補正の段差（補正段差）
５１  ウエハステージ
５６  光軸
５７  露光光
５８  露光光学系（縮小投影光学系、縮小投影露光）
５９  光学マスク
６１  光源
６２  光源光学系
６３  液浸用液体
１０１  プロセス決定工程
１０２  露光及びエッチングデータ取得工程
１０３  バイアステーブル作成工程
１０４  露光等モデル作成工程
１０５  テーブルおよびモデル等組み込み工程
１０６  検証工程
１０６ａ  検証マスク作成、露光及びエッチング評価工程
１０６ｂ  リソグラフィシミュレーション工程
１０６ｃ  ソフトウエア検証工程
１０７  プロセス＆光近接効果補正ソフトウエア完成
１２１  設計データ読み込み工程（設計データ）
１２２  エッチングバイアス補正工程
１２２ａ  初期エッチングバイアス補正工程
１２２ｂ  追加エッチングバイアス補正工程
１２２ｂａ  活性領域が横切るエッジを抽出する工程（活性領域横断エッジ抽出工程）
１２２ｂｂ  活性領域境界から内外に一定の距離にあるエッジを抽出する工程（境界近接段差エッジ抽出工程）
１２２ｂｃ  抽出したエッジに段差と同じ高さのバイアスを付加する工程（同一高さバイアス付加工程）
１２２ｂｃｄ  付加した初期エッチングバイアスを削除する工程（初期バイアス削除工程）
１２３ａ  １次エッチングバイアス補正工程
１２３ｂ  ２次エッチングバイアス補正工程
１２３ｂａ  微細間隔抽出工程
１２３ｂｂ  微細拡大抽出工程
１２４  光近接効果補正工程
１２５  マスクデータ出力工程（マスクデータ）
１３１  マスクデータ生成工程
１３２  光学マスク作製工程
１３３  リソグラフィ処理工程
Ｂ１  活性領域の境界から内部へ段差の影響が及ぶ距離
Ｂ２  活性領域の境界から外部へ段差の影響が及ぶ距離
Ｄ１、Ｄ２  近接図形の端部から横方向へエッチングに関する近接効果が及ぶ距離
Ｆ１  活性領域を横切るゲート電極パターン等の対向する辺の領域
Ｆ２  非活性領域上のゲート電極パターン等の対向する辺の領域
Ｈ  段差の高さ
Ｌｇ  ゲート電極の幅（またはゲート長）
ＯＰ  ＯＰＣによる付加部分等
Ｒ１  集積回路パターン形成領域部分切り出し部
Ｓ１  近接図形との間隔
Ｓ２  最小間隔（所定の最小間隔）
Ｗａ  活性領域の幅（またはゲート幅）
【図１】
2016018026.tif 000003
【図２】
2016018026.tif 000004
【図３】
2016018026.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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