(57)【要約】【課題】簡単な回路構成で、消費電力を抑制することができる高速ドライバを提供する。【解決手段】プリエンファシス機能付きＬＤドライバ１０は、差動増幅回路のトランジスタ対を構成するトランジスタＭ１，Ｍ２と、第１および第２入力端子Ｖｉｎ１，Ｖｉｎ２に入力された第１および第２入力信号を動作周波数に対して所定量の遅延を発生させる遅延素子Ｌ１，Ｌ２と、トランジスタＭ１のドレインにドレインが接続されてトランジスタＭ１と並列配置され、かつゲートが遅延素子Ｌ１を介して第１入力端子Ｖｉｎ１に接続されたトランジスタＭ１１と、トランジスタＭ２のドレインにドレインが接続されてトランジスタＭ２と並列配置され、かつゲートが遅延素子Ｌ２を介して第２入力端子Ｖｉｎ２に接続されたトランジスタＭ１２と、を備える。【選択図】図２
2016072366.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２入力端子に第１および第２入力信号をそれぞれ受けて差動増幅する差動増幅回路のトランジスタ対を構成する第１トランジスタおよび第２トランジスタと、
前記第１入力端子に入力された前記第１入力信号を動作周波数に対して所定量の遅延を発生させる第１遅延素子と、
前記第２入力端子に入力された前記第２入力信号を動作周波数に対して所定量の遅延を発生させる第２遅延素子と、
前記第１トランジスタのドレインにドレインが接続されて当該第１トランジスタと並列配置され、かつゲートが前記第１遅延素子を介して前記第１入力端子に接続された第３トランジスタと、
前記第２トランジスタのドレインにドレインが接続されて当該第２トランジスタと並列配置され、かつゲートが前記第２遅延素子を介して前記第２入力端子に接続された第４トランジスタと、
前記第１トランジスタのドレインと前記第３トランジスタのドレイン同士を接続して第１出力信号を出力する第１出力端子、および前記第２トランジスタのドレインと前記第４トランジスタのドレイン同士を接続して第２出力信号を出力する第２出力端子と、を備え、
前記第１トランジスタおよび前記第２トランジスタの差動増幅信号に、前記第３トランジスタおよび前記第４トランジスタの遅延増幅信号を電流加算して前記第１および第２出力端子から出力することを特徴とするドライバ。
【請求項２】
前記第３トランジスタおよび前記第４トランジスタのソースに接続された電流源の電流量を変える電流量可変手段を備えることを特徴とする請求項１記載のドライバ。
【請求項３】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、および前記第４トランジスタの総ゲート幅は、
前記第３トランジスタおよび前記第４トランジスタを有しない場合の差動増幅回路のトランジスタ対を構成する第１トランジスタおよび第２トランジスタの総ゲート幅と等しいことを特徴とする請求項１記載のドライバ。
【請求項４】
前記第１遅延素子および前記第２遅延素子は、動作周波数に対して３０°以下の遅延を発生させることを特徴とする請求項１記載のドライバ。
【請求項５】
前記第１遅延素子および前記第２遅延素子は、マイクロストリップライン、コプレーナ線路からなる遅延線路、またはインダクタンス素子であることを特徴とする請求項１記載のドライバ。
【請求項６】
前記第１および第２出力端子の出力が、次段の前記第１および第２入力端子に入力されることを特徴とする請求項１ないし５のいずれか一項に記載のドライバ。
【請求項７】
前記第１および第２出力端子に接続されたレーザダイオードまたはその他の発光素子を駆動することを特徴とする請求項１ないし６のいずれか一項に記載のドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザダイオードなどの発光素子を駆動するドライバに関する。
【背景技術】
【０００２】
光通信用途にレーザダイオード（以下、ＬＤ）を駆動する際、駆動回路として差動増幅回路を用いることがよくある。例えば２５Ｇｂｐｓを超えるような伝送速度でＬＤを駆動させる場合、トランジスタ性能を基本とする差動増幅回路だけでは帯域不足により実現することが難しい。伝送信号をＧｂｐｓ以上で高速伝送すると、高周波成分の信号波形（特に、信号の立ち上がり部分の波形）がなまる。そこで、予め信号波形の立ち上がり部分をそれぞれオーバーシュートさせて信号波形を強調するプリエンファシス（pre-emphasis）を行う。
ＬＤドライバに、プリエンファシス機能を付加して高周波成分を強調すれば、構成素子の帯域不足によるアイパターンの開口劣化を改善することができる。
【０００３】
特許文献１には、互いに相補的な第１および第２データ信号と、該第１および第２データ信号がそれぞれ所定時間遅延された第１および第２遅延信号と、のうちの一方の入力を受け差動増幅して第１信号電流を出力する主増幅部と、前記主増幅部に対して並列に接続される副増幅部と、を備えるＬＤ駆動回路が記載されている。
【０００４】
非特許文献１には、入力段、プリエンファシス段、およびＬＤ駆動段を備え、デュアルエッジのプリエンファシスとインダクタピーキングを適用したＬＤドライバが記載されている。
【０００５】
非特許文献２には、微分波形を生成し、それを主信号に加算するプリエンファシス機能を備えるＬＤドライバが記載されている。上記微分波形は、キャパシタと抵抗からなるハイパスフィルタにより生成され、抵抗において主信号と電流加算される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２５８４０５号公報
【非特許文献】
【０００７】
【非特許文献１】電子情報通信学会総合大会2011 C-12-49 90nm CMOSプロセスを用いた25Gbpsレーザダイオードドライバの開発 Development of 25Gbps Laser Diode Driver in 90nm CMOS process,山崎知一,大網敏正,鈴木康之,柳町成行,柿木彰
【非特許文献２】電子情報通信学会総合大会2013 C-10-10 28Gbit/s級ドライバ回路実現に向けたプリエンファシス機能の基本検討 A study of pre-emphasis circuit for 28-Gbit/s-class driver IC,脇田斉,中村誠,福山裕之,綱島聡,栗島賢二,金澤慈,藤澤剛,高畑清人
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、このような従来のＬＤドライバにあっては、ＬＤを駆動するドライバとは別に、プリエンファシス回路が必要となる。このため、回路の規模が大きくなり、当該回路を構成する半導体チップ面積も増え、消費電力が増加するという問題がある。
【０００９】
本発明は、上述した問題点に鑑み、簡単な回路構成で、消費電力を抑制することができる高速ドライバを提供することを課題とする。
【課題を解決するための手段】
【００１０】
前記した課題を解決するため、本発明のドライバは、第１および第２入力端子に第１および第２入力信号をそれぞれ受けて差動増幅する差動増幅回路のトランジスタ対を構成する第１トランジスタおよび第２トランジスタと、前記第１入力端子に入力された前記第１入力信号を動作周波数に対して所定量の遅延を発生させる第１遅延素子と、前記第２入力端子に入力された前記第２入力信号を動作周波数に対して所定量の遅延を発生させる第２遅延素子と、前記第１トランジスタのドレインにドレインが接続されて当該第１トランジスタと並列配置され、かつゲートが前記第１遅延素子を介して前記第１入力端子に接続された第３トランジスタと、前記第２トランジスタのドレインにドレインが接続されて当該第２トランジスタと並列配置され、かつゲートが前記第２遅延素子を介して前記第２入力端子に接続された第４トランジスタと、前記第１トランジスタのドレインと前記第３トランジスタのドレイン同士を接続して第１出力信号を出力する第１出力端子、および前記第２トランジスタのドレインと前記第４トランジスタのドレイン同士を接続して第２出力信号を出力する第２出力端子と、を備え、前記第１トランジスタおよび前記第２トランジスタの差動増幅信号に、前記第３トランジスタおよび前記第４トランジスタの遅延増幅信号を電流加算して前記第１および第２出力端子から出力することを特徴とする。
その他の手段については、発明を実施するための形態のなかで説明する。
【発明の効果】
【００１１】
本発明によれば、簡単な回路構成で、消費電力を抑制することができる高速ドライバを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係るＬＤドライバの構成を示す機能ブロック図である。
【図２】上記実施形態に係るＬＤドライバのドライバ回路およびプリエンファシス回路の回路図である。
【図３】上記実施形態に係るＬＤドライバのプリエンファシス機能を説明するタイミングチャートである。
【図４】上記実施形態に係るＬＤドライバと従来例の２５Ｇｂｐｓ信号のＬＤドライバのアイパターンを示す図である。
【図５】上記実施形態に係るＬＤドライバの遅延量を変えた時の出力電流アイパターンの変化を示す図である。
【図６】上記実施形態に係るＬＤドライバの遅延量を変えた時の出力電流アイパターンの変化を示す図である。
【図７】上記実施形態に係るＬＤドライバの遅延量を変えた時の出力電流アイパターンの変化を示す図である。
【図８】上記実施形態に係るＬＤドライバの遅延素子をインダクタで生成した場合の出力電流アイパターンの変化を示す図である。
【図９】本発明の第２の実施形態に係るＬＤドライバのドライバ回路およびプリエンファシス回路の回路図である。
【図１０】上記実施形態に係るＬＤドライバの電流量を変えた場合の出力電流アイパターンの変化を示す図である。
【図１１】上記実施形態に係るＬＤドライバの電流量を変えた場合の出力電流アイパターンの変化を示す図である。
【図１２】上記実施形態に係るＬＤドライバの電流量を変えた場合の出力電流アイパターンの変化を示す図である。
【図１３】上記実施形態に係るＬＤドライバの電流量を変えた場合の出力電流アイパターンの変化を示す図である。
【図１４】変形例の多段接続したＬＤドライバの構成を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して詳細に説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＬＤドライバの構成を示す機能ブロック図である。本実施の形態のＬＤドライバは、例えば２５Ｇｂｐｓを超えるような伝送速度でＬＤを駆動させるＬＤドライバに適用した例である。
【００１５】
図１に示すように、プリエンファシス機能付きＬＤドライバ１０（ドライバ）は、ＬＤ１を駆動する発光素子駆動回路であり、回路に入力される微小信号を検出・増幅する入力バッファ回路１１と、入力バッファ回路１１からの信号を差動増幅するドライバ回路１２と、高周波成分の信号波形を強調するプリエンファシスを行うプリエンファシス回路１３と、を備える。
プリエンファシス機能付きＬＤドライバ１０は、ドライバ回路１２とプリエンファシス回路１３とが別の回路ではなく、後記するようにトランジスタレベルで一体化された回路構成となっている。
【００１６】
図２は、上記プリエンファシス機能付きＬＤドライバ１０のドライバ回路１２およびプリエンファシス回路１３の回路図である。
図２に示すように、プリエンファシス機能付きＬＤドライバ１０は、ドライバ回路１２を構成する差動増幅回路のトランジスタ対であるトランジスタＭ１，Ｍ２（第１トランジスタ，第２トランジスタ）と、トランジスタＭ１，Ｍ２のドレインと高電位側電源ＶＤＤとの間に接続されたドレイン抵抗ＲＤ１，ＲＤ２と、トランジスタＭ１，Ｍ２のソースと低電位側電源ＶＳＳとの間に接続され、差動増幅回路の電流源を構成するトランジスタＭ３と、ドレイン抵抗ＲＤ１に対してドレインを共通にしてトランジスタＭ１と並列に接続されたトランジスタＭ１１（第３トランジスタ）と、差動増幅回路の第１入力端子Ｖｉｎ１とトランジスタＭ１１のゲートとの間に接続された遅延素子Ｌ１（第１遅延素子）と、ドレイン抵抗ＲＤ２に対してドレインを共通にしてトランジスタＭ２と並列に接続されたトランジスタＭ１２（第４トランジスタ）と、差動増幅回路の第２入力端子Ｖｉｎ２とトランジスタＭ１２のゲートとの間に接続された遅延素子Ｌ２（第２遅延素子）と、を備える。
【００１７】
トランジスタＭ１およびトランジスタＭ１１のドレインとドレイン抵抗ＲＤ１とのノードは、第１出力端子Ｖｏｕｔ１に接続され、トランジスタＭ２およびトランジスタＭ１２のドレインとドレイン抵抗ＲＤ２とのノードは、第２出力端子Ｖｏｕｔ２に接続される。
トランジスタＭ１１およびトランジスタＭ１２のソースは、差動増幅回路のトランジスタ対であるトランジスタＭ１，Ｍ２のソースと接続されている。すなわち、各トランジスタＭ１１，Ｍ１２，Ｍ１，Ｍ２のソースは、共通化してトランジスタＭ３のドレインに接続される。トランジスタＭ３のゲートは、制御端子ＶＣ１に接続されている。
【００１８】
このように、プリエンファシス機能付きＬＤドライバ１０は、第１入力端子Ｖｉｎ１および第２入力端子Ｖｉｎ２に第１および第２入力信号をそれぞれ受けて差動増幅する差動増幅回路のトランジスタ対を構成するトランジスタＭ１およびトランジスタＭ２と、第１入力端子Ｖｉｎ１に入力された第１入力信号を動作周波数に対して所定量の遅延を発生させる遅延素子Ｌ１と、第２入力端子Ｖｉｎ２に入力された第２入力信号を動作周波数に対して所定量の遅延を発生させる遅延素子Ｌ２と、を備える。
【００１９】
また、プリエンファシス機能付きＬＤドライバ１０は、トランジスタＭ１のドレインにドレインが接続されてトランジスタＭ１と並列配置され、かつゲートが遅延素子Ｌ１を介して第１入力端子Ｖｉｎ１に接続されたトランジスタＭ１１と、トランジスタＭ２のドレインにドレインが接続されてトランジスタＭ２と並列配置され、かつゲートが遅延素子Ｌ２を介して第２入力端子Ｖｉｎ２に接続されたトランジスタＭ１２と、を備える。
【００２０】
さらに、プリエンファシス機能付きＬＤドライバ１０は、トランジスタＭ１のドレインとトランジスタＭ１１のドレイン同士を接続して第１出力信号を出力する第１出力端子Ｖｏｕｔ１、およびトランジスタＭ２のドレインとトランジスタＭ１２のドレイン同士を接続して第２出力信号を出力する第２出力端子Ｖｏｕｔ２と、を備える。プリエンファシス機能付きＬＤドライバ１０は、トランジスタＭ１およびトランジスタＭ２の差動増幅信号に、トランジスタＭ１１およびトランジスタＭ１２の遅延増幅信号を電流加算して第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２から出力する。
【００２１】
ここで、トランジスタＭ１、トランジスタＭ２、トランジスタＭ１１、およびトランジスタＭ１２の総ゲート幅（合計ゲート幅）は、トランジスタＭ１１およびトランジスタＭ１２を有しない場合の差動増幅回路のトランジスタ対を構成するトランジスタＭ１およびトランジスタＭ２の総ゲート幅と等しい。なお、各トランジスタＭ１１，Ｍ１２，Ｍ１，Ｍ２のゲート幅は、全て同じことが望ましい。
【００２２】
遅延素子Ｌ１，Ｌ２は、高周波線路（例えば、マイクロストリップライン、コプレーナ線路）で設計した遅延線路である。あるいは、遅延素子Ｌ１，Ｌ２は、小型のインダクタンス素子である。遅延素子Ｌ１，Ｌ２の線路長は、動作周波数（例えば、２５Ｇｂｐｓ伝送速度の場合、動作周波数は１／２の１２．５ＧＨｚ）に対して３０°以下の遅延を発生させる。
【００２３】
上記トランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３は、ドライバ回路１２を構成し、また、上記トランジスタＭ１１、遅延素子Ｌ１、トランジスタＭ１２、および遅延素子Ｌ２は、プリエンファシス回路１３を構成している。
図２に示すように、プリエンファシス機能付きＬＤドライバ１０は、ドライバ回路１２とプリエンファシス回路１３とが別の回路ではなく、トランジスタレベルで一体化された回路構成となっている。
【００２４】
以下、上述のように構成されたプリエンファシス機能付きＬＤドライバ１０の動作について説明する。
図２に示すように、第１入力端子Ｖｉｎ１と第２入力端子Ｖｉｎ２に差動の信号が入力され、差動増幅回路により差動増幅されて第１出力端子Ｖｏｕｔ１と第２出力端子Ｖｏｕｔ２から出力される。
第１入力端子Ｖｉｎ１に入力される信号の信号経路は、２つに分けられ、一方はトランジスタＭ１のゲートに入力され、他方は遅延素子Ｌ１を介してトランジスタＭ１１のゲートに入力される。同様に、第２入力端子Ｖｉｎ２に入力される信号の信号経路は、２つに分けられ、一方はトランジスタＭ２のゲートに入力され、他方は遅延素子Ｌ２を介してトランジスタＭ１２のゲートに入力される。
【００２５】
第１入力端子Ｖｉｎ１に入力された信号は、一方がトランジスタＭ１により増幅され、他方が遅延素子Ｌ１により遅延された後、トランジスタＭ１１により増幅される。ドレインが共通に接続されたトランジスタＭ１およびトランジスタＭ１１は、第１出力端子Ｖｏｕｔ１に主信号（差動増幅信号）と遅延増幅信号とを電流加算した信号を出力する。上記遅延した信号が出力として強調されることになる。
【００２６】
同様に、第２入力端子Ｖｉｎ２に入力された信号は、一方がトランジスタＭ２により増幅され、他方が遅延素子Ｌ２により遅延された後、トランジスタＭ１２により増幅される。ドレインが共通に接続されたトランジスタＭ２およびトランジスタＭ１２は、第２出力端子Ｖｏｕｔ２に主信号（差動増幅信号）と遅延増幅信号とを電流加算した信号を出力する。上記遅延増幅信号が主信号（差動増幅信号）に重畳され出力として強調されることになる。
【００２７】
図３は、上記プリエンファシス機能付きＬＤドライバ１０のプリエンファシス機能を説明するタイミングチャートである。
図３（ａ）に示すように、ＬＤドライバ１０の第１入力端子Ｖｉｎ１には、第１入力信号Ｖｉｎ１が入力され、トランジスタＭ１のゲートと、遅延素子Ｌ１を介してトランジスタＭ１１のゲートに印加される。
図３（ｂ）に示すように、第１入力信号Ｖｉｎ１は、遅延素子Ｌ１により遅延幅Δｔ遅延され、トランジスタＭ１１は、遅延信号Ｖｄｅｌａｙを増幅する。
【００２８】
図３（ｃ）に示すように、トランジスタＭ１およびトランジスタＭ１１は、第１出力端子Ｖｏｕｔ１に主信号（差動増幅信号）と遅延増幅信号（プリエンファシス量（図３（ｃ）網掛け参照））とを電流加算した信号を出力する。遅延素子Ｌ１により、第１入力信号Ｖｉｎ１をΔｔ遅延した信号が出力として強調されることになる。
なお、第２入力端子Ｖｉｎ２についても同様の動作タイミングチャートとなる。
【００２９】
図４は、本実施形態のプリエンファシス機能付きＬＤドライバ１０と従来例の２５Ｇｂｐｓ信号のＬＤドライバのアイパターンを比較して示す図であり、縦軸は電流[Ａ]、横軸は時間[ｐｓｅｃ]である。ここで、従来例は、図２において、プリエンファシス回路１３を付加しないドライバ回路である。両者の比較のため、ＬＤドライバ１０を構成するトランジスタＭ１１，Ｍ１２，Ｍ１，Ｍ２の総ゲート幅と、従来例のＬＤドライバを構成する差動増幅回路のトランジスタ対の総ゲート幅は等しくしている。すなわち、トランジスタＭ１とＭ１１（およびＭ２とＭ１２）の合計ゲート長と従来例の差動増幅回路のトランジスタ対のゲート幅は同一とした。
【００３０】
第１および第２入力信号（入力電圧）Ｖｉｎ１，Ｖｉｎ２は、２５ＧｂｐｓのＮＲＺ（Non Return-to-Zero）、ＰＲＢＳ（Pseudo Random Bit Sequence）信号を入力する。第１および第２出力端子Ｖｏｕｔ１，Ｖｏｕｔ２には、疑似的にＬＤを接続したことを想定して５Ωの抵抗を付加している。また、遅延素子Ｌ１，Ｌ２は、２５Ｇｂｐｓ伝送速度の１／２の動作周波数１２．５ＧＨｚとし、この動作周波数に対して２０°の遅延が発生するように調整する。図４は、上記構成によるＬＤドライバ１０により５Ωの抵抗を流れる電流のアイパターンを示している。
【００３１】
図４に示すように、プリエンファシス機能付きＬＤドライバ１０により出力された信号は、従来例の信号に比べて、立ち上がり波形が効果的に改善され、プリエンファシスの効果が現れ、アイパターンの開口が拡がっている（開口率が良くなっている）ことがわかる。したがって、ＬＤ１（例えば、光変調器）（図１参照）は、波形の非対称性が改善された光信号を出力することができる。
【００３２】
[遅延量を変えた時の出力電流アイパターンの変化]
次に、遅延量を変えた時の出力電流アイパターンの変化について説明する。
図５乃至図７は、遅延量を変えた時の出力電流アイパターンの変化を示す図であり、縦軸は電流[Ａ]、横軸は時間[ｐｓｅｃ]である。第１および第２入力信号（入力電圧）Ｖｉｎ１，Ｖｉｎ２は、２５ＧｂｐｓのＮＲＺ、ＰＲＢＳ信号を入力し、第１および第２出力端子Ｖｏｕｔ１，Ｖｏｕｔ２には、５Ωの抵抗を付加している。また、図中の丸印（○印）で囲んだ部分は立ち上がり波形を示している。
【００３３】
図５（ａ）は遅延量０°(基準)、図５（ｂ）は遅延量５°、図６（ａ）は遅延量１０°、図５（ｂ）は遅延量１５°の場合、図７は遅延量２０°の場合をそれぞれ示している。
図５（ｂ）乃至図６（ｂ）の立ち上がり波形（丸印（○印）参照）に示すように、遅延量５°〜１５°の場合がアイパターンの開口が拡がっていることが分かる。
【００３４】
このように、遅延量を変えた時の出力電流アイパターンの変化のシミュレーションでは、遅延量５°〜１５°の場合が良好であった。また、図示は省略するが、遅延量３０°以内であればアイパターンの開口が拡がることが確認できている。
【００３５】
[遅延素子をインダクタで生成した場合の出力電流アイパターンの変化]
次に、遅延素子をインダクタで生成した場合の出力電流アイパターンの変化について説明する。
図８は、遅延素子をインダクタで生成した場合の出力電流アイパターンの変化を示す図であり、縦軸は電流[Ａ]、横軸は時間[ｐｓｅｃ]である。第１および第２入力信号（入力電圧）Ｖｉｎ１，Ｖｉｎ２は、２５ＧｂｐｓのＮＲＺ、ＰＲＢＳ信号を入力し、第１および第２出力端子Ｖｏｕｔ１，Ｖｏｕｔ２には、５Ωの抵抗を付加している。また、図中の丸印（○印）で囲んだ部分は立ち上がり波形を示している。
【００３６】
図８（ａ）は遅延素子Ｌ１，Ｌ２のインダクタＬ＝０．０５ｎＨ、図８（ｂ）はＬ＝０．１ｎＨの場合をそれぞれ示している。
図８（ａ）（ｂ）の立ち上がり波形（丸印（○印）参照）に示すように、Ｌ＝０．０５ｎＨ，Ｌ＝０．１ｎＨのいずれの場合であってもアイパターンの開口が拡がっていることが分かる。
【００３７】
ここで、遅延素子Ｌ１，Ｌ２のインダクタは、半導体チップ上に多層のインダクタを形成することを想定している。半導体チップ上に形成することでチップ面積的に有利にできる。インダクタは多層構造とすることで、０．５ｎＨくらいまでであれば３０μｍ×３０μｍのチップ面積に収まるので、本実施の実現性には問題がない。
【００３８】
以上説明したように、本実施形態に係るプリエンファシス機能付きＬＤドライバ１０は、差動増幅回路のトランジスタ対を構成するトランジスタＭ１，Ｍ２と、第１および第２入力端子Ｖｉｎ１，Ｖｉｎ２に入力された第１および第２入力信号を動作周波数に対して所定量の遅延を発生させる遅延素子Ｌ１，Ｌ２と、トランジスタＭ１のドレインにドレインが接続されてトランジスタＭ１と並列配置され、かつゲートが遅延素子Ｌ１を介して第１入力端子Ｖｉｎ１に接続されたトランジスタＭ１１と、トランジスタＭ２のドレインにドレインが接続されてトランジスタＭ２と並列配置され、かつゲートが遅延素子Ｌ２を介して第２入力端子Ｖｉｎ２に接続されたトランジスタＭ１２と、を備える。
【００３９】
この構成により、トランジスタＭ１およびトランジスタＭ２の差動増幅信号に、トランジスタＭ１１およびトランジスタＭ１２の遅延増幅信号を電流加算して第１出力端子Ｖｏｕｔ１および第２出力端子Ｖｏｕｔ２から出力する。したがって、図３（ｃ）に示したように、トランジスタＭ１およびトランジスタＭ１１は、第１出力端子Ｖｏｕｔ１に主信号（差動増幅信号）と遅延増幅信号とを電流加算した信号を出力するので、高周波成分を強調することができ、アイパターンの開口劣化を改善することができる。
【００４０】
特に、本実施形態では、ドライバ回路と別体に設置していたプリエンファシス回路（非特許文献１，２参照）をなくして簡単な回路構成とすることができ、回路規模（半導体チップ面積）を小さくして消費電力を抑制することができる。その結果、簡単な回路で、高速動作が可能なＬＤドライバを実現することができる。
【００４１】
（第２の実施形態）
図９は、本発明の第２の実施形態に係るプリエンファシス機能付きＬＤドライバ２０のドライバ回路１２およびプリエンファシス回路２３の回路図である。図２と同一構成部分には同一符号を付している。
プリエンファシス機能付きＬＤドライバ２０は、図１のプリエンファシス機能付きＬＤドライバ１０に代えて用いられる。
図９に示すように、プリエンファシス機能付きＬＤドライバ２０は、ドライバ回路１２を構成する差動増幅回路のトランジスタ対であるトランジスタＭ１，Ｍ２と、トランジスタＭ１，Ｍ２のドレインと高電位側電源ＶＤＤとの間に接続されたドレイン抵抗ＲＤ１，ＲＤ２と、トランジスタＭ１，Ｍ２のソースと低電位側電源ＶＳＳとの間に接続され、ドライバ回路１２の差動増幅回路の電流源を構成するトランジスタＭ３と、ドレイン抵抗ＲＤ１に対してドレインを共通にしてトランジスタＭ１と並列に接続されたトランジスタＭ１１と、差動増幅回路の第１入力端子Ｖｉｎ１とトランジスタＭ１１のゲートとの間に接続された遅延素子Ｌ１と、ドレイン抵抗ＲＤ２に対してドレインを共通にしてトランジスタＭ２と並列に接続されたトランジスタＭ１２と、差動増幅回路の第２入力端子Ｖｉｎ２とトランジスタＭ１２のゲートとの間に接続された遅延素子Ｌ２と、プリエンファシス回路２３の差動増幅回路の電流源を構成するトランジスタＭ２１（電流量可変手段）と、を備える。トランジスタＭ２１のゲートは、プリエンファシス電圧制御端子ＶＣ２（電流量可変手段）に接続されている。
【００４２】
上記トランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３は、ドライバ回路１２を構成し、また、上記トランジスタＭ１１、遅延素子Ｌ１、トランジスタＭ１２、遅延素子Ｌ２、およびトランジスタＭ２１は、プリエンファシス回路２３を構成している。
【００４３】
トランジスタＭ１およびトランジスタＭ１１のドレインとドレイン抵抗ＲＤ１とのノードは、第１出力端子Ｖｏｕｔ１に接続され、トランジスタＭ２およびトランジスタＭ１２のドレインとドレイン抵抗ＲＤ２とのノードは、第２出力端子Ｖｏｕｔ２に接続される。
【００４４】
ドライバ回路１２のトランジスタＭ１，Ｍ２のソースは、定電流源であるトランジスタＭ３に接続され、プリエンファシス回路２３のトランジスタＭ１１，Ｍ１２のソースは、トランジスタＭ３とは別の電流源であるトランジスタＭ２１（電流量可変手段）に接続されている。すなわち、ドライバ回路１２のトランジスタＭ１とＭ２のソースと、プリエンファシス回路２３のトランジスタＭ１１とＭ１２のソースとは、別の電流源同士にそれぞれ接続されている。
このように、ＬＤドライバ２０は、ドライバ回路１２とプリエンファシス回路２３とが別の回路ではなく、トランジスタレベルで一体化された回路構成となっている。
【００４５】
以下、上述のように構成されたプリエンファシス機能付きＬＤドライバ２０の動作について説明する。
プリエンファシス機能付きＬＤドライバ２０の基本動作は、プリエンファシス機能付きＬＤドライバ１０（図１参照）と同様である。
プリエンファシス機能付きＬＤドライバ２０は、プリエンファシス回路２３に、ドライバ回路１２の電流源（トランジスタＭ３）とは別の電流源であるトランジスタＭ２１（電流量可変手段）を付加し、トランジスタＭ２１のゲートにプリエンファシス電圧制御端子ＶＣ２（電流量可変手段）からプリエンファシス電圧ＶＣ２を印加してプリエンファシス回路２３の電流量を変化させる。これにより、プリエンファシス波形の大きさを制御することができる。例えば、トランジスタＭ２１の電流量を増やすと、プリエンファシス波形を大きくすることができ、またトランジスタＭ２１の電流量を減らすと、プリエンファシス波形を小さくすることができる。
【００４６】
これにより、第１出力端子Ｖｏｕｔ１、第２出力端子Ｖｏｕｔ２に接続するＬＤ１（図１参照）(負荷)によってプリエンファシスの大きさを変えることができ、回路全体の最適化を図ることができる。
【００４７】
[電流量を変えた場合の出力電流アイパターンの変化]
次に、電流量を変えた場合の出力電流アイパターンの変化について説明する。
図１０ないし図１３は、電流量を変えた場合の出力電流アイパターンの変化を示す図であり、縦軸は電流[Ａ]、横軸は時間[ｐｓｅｃ]である。第１および第２入力信号（入力電圧）Ｖｉｎ１，Ｖｉｎ２は、２５ＧｂｐｓのＮＲＺ、ＰＲＢＳ信号を入力し、第１および第２出力端子Ｖｏｕｔ１，Ｖｏｕｔ２には、５Ωの抵抗を付加している。また、各図において遅延量１０°である。
【００４８】
図１０（ａ）はプリエンファシス電圧０．２Ｖ、図１０（ｂ）はプリエンファシス電圧０．３Ｖ、図１１（ａ）はプリエンファシス電圧０．４Ｖ、図１１（ｂ）はプリエンファシス電圧０．５Ｖ、図１２（ａ）はプリエンファシス電圧０．６Ｖ(基準)、図１２（ｂ）はプリエンファシス電圧０．７Ｖ、図１３（ａ）はプリエンファシス電圧０．８Ｖ、図１３（ｂ）はプリエンファシス電圧０．９Ｖの場合をそれぞれ示している。
プリエンファシス回路２３の電流量制御は、トランジスタＭ２１のゲートに印加するプリエンファシス電圧ＶＣ２の電圧値を変えて行う。
【００４９】
上記シミュレーション結果、図１２（ａ）のプリエンファシス電圧０．６Ｖ(基準)が、最適値（０．６Ｖ）に近いことが判明した。図１２（ｂ）ないし図１３（ｂ）に示すように、プリエンファシス電圧０．６Ｖ(基準)が、最適値（０．６Ｖ）に近いので、これ以上電圧を上げても優位な差は見られなかった。逆に、図１０（ａ）ないし図１１（ｂ）に示すように、プリエンファシス電圧を下げると、強調部分が小さくなることが判明した。これに伴い、波形全体の出力も少し小さくなる。なお、図１０ないし図１３は、電流量を変えた場合の出力電流アイパターンの変化を、制御電圧の変化で表しているが、電流表示の場合でもほぼ同様の波形となる。
【００５０】
[変形例]
上記第１および第２の実施形態では、１段構成のプリエンファシス機能付きＬＤドライバ１０，２０について示したが、この回路を多段接続し多段構成のプリエンファシス機能付きＬＤドライバ３０を実現することも可能である。
図１４は、多段接続したプリエンファシス機能付きＬＤドライバ３０の構成を示す図である。
図１４に示すように、プリエンファシス機能付きＬＤドライバ３０は、１段目のプリエンファシス機能付きＬＤドライバ３１、２段目のプリエンファシス機能付きＬＤドライバ３２、３段目のプリエンファシス機能付きＬＤドライバ３３、および４段目のプリエンファシス機能付きＬＤドライバ３４から構成される。各段のプリエンファシス機能付きＬＤドライバ３１〜３４は、プリエンファシス機能付きＬＤドライバ１０（図２参照）またはプリエンファシス機能付きＬＤドライバ２０（図９参照）と同一構成である。ただし、後段の回路のトランジスタサイズ（本実施形態おけるトランジスタサイズとは、トランジスタのゲート幅をいう）は、その前段の回路のトランジスタサイズ以上である。
【００５１】
プリエンファシス機能付きＬＤドライバ３０は、各段でのアイパターンの開口劣化を抑制しつつ、トランジスタサイズを段階的に大きくしていくことで、より低インピーダンスの負荷を駆動させることができる。
【００５２】
なお、上記各実施の形態では、発光素子としてＬＤを駆動するＬＤドライバに適用した例であるが、ドライバにより電流駆動されるものであればどのような素子でもよい。また、発光素子はＬＤに限定されず、例えばＬＥＤ（Light Emitting Diode）であってもよい。
【００５３】
また、トランジスタの種類は、ＦＥＴ／ＭＯＳには限定されず、バイポーラ、ＣＭＯＳ，Ｂｉ−ＣＭＯＳどのようなものでもよく、チャンネルも限定されない。
【００５４】
また、上記各実施の形態では、ＬＤドライバという名称を用いたが、これは説明の便宜上であり、発光素子駆動装置等であってもよい。
【符号の説明】
【００５５】
１  レーザダイオード（ＬＤ）（発光素子）
１０，２０  プリエンファシス機能付きＬＤドライバ（ドライバ）
１１  入力バッファ回路
１２  ドライバ回路
１３，２３  プリエンファシス回路
Ｍ１  トランジスタ（第１トランジスタ）
Ｍ２  トランジスタ（第２トランジスタ）
Ｍ３  トランジスタ（電流源）
Ｍ１１  トランジスタ（第３トランジスタ）
Ｍ１２  トランジスタ（第４トランジスタ）
Ｍ２１  トランジスタ（電流量可変手段）
ＲＤ１，ＲＤ２  ドレイン抵抗
Ｌ１  遅延素子（第１遅延素子）
Ｌ２  遅延素子（第２遅延素子）
Ｖｉｎ１  第１入力端子
Ｖｉｎ２  第２入力端子
Ｖｏｕｔ１  第１出力端子
Ｖｏｕｔ２  第２出力端子
ＶＣ１  制御端子
ＶＣ２  プリエンファシス電圧制御端子（電流量可変手段）
【図１】
2016072366.tif 000003
【図２】
2016072366.tif 000004
【図３】
2016072366.tif 000005
【図４】
2016072366.tif 000006
【図９】
2016072366.tif 000007
【図１４】
2016072366.tif 000008
【図５】
2016072366.tif 000009
【図６】
2016072366.tif 000010
【図７】
2016072366.tif 000011
【図８】
2016072366.tif 000012
【図１０】
2016072366.tif 000013
【図１１】
2016072366.tif 000014
【図１２】
2016072366.tif 000015
【図１３】
2016072366.tif 000016
【手続補正書】
【提出日】平成27年11月12日(2015.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１トランジスタ、及び該第１トランジスタのドレインに接続された第１負荷の直列回路と第２トランジスタ、及び該第２トランジスタのドレインに接続された第２負荷の直列回路とを備え、前記第１トランジスタのゲート電圧と前記第２トランジスタのゲート電圧とを差動増幅する差動増幅回路と、
ドレインが前記第１トランジスタのドレインと接続された第３トランジスタと、
ドレインが前記第２トランジスタのドレインと接続された第４トランジスタと、
前記第１トランジスタのゲートと前記第３トランジスタのゲートとの間に接続された第１遅延素子と、
前記第２トランジスタのゲートと前記第４トランジスタのゲートとの間に接続された第２遅延素子と、
前記第１トランジスタのドレイン、及び前記第３トランジスタのドレインに接続された第１出力端子と、
前記第２トランジスタのドレイン、及び前記第４トランジスタのドレインに接続された第２出力端子とを備える
ことを特徴とするドライバ。
【請求項２】
前記第１トランジスタのソースと前記第３トランジスタのソースとが接続されており、
前記第２トランジスタのソースと前記第４トランジスタのソースとが接続されている
ことを特徴とする請求項１記載のドライバ。
【請求項３】
前記第１トランジスタのソースと前記第２トランジスタのソースと前記第３トランジスタのソースと前記第４トランジスタのソースとに流れる電流の和を一定にする電流源の電流量を変える電流量可変手段を備えることを特徴とする請求項２記載のドライバ。
【請求項４】
前記第１遅延素子および前記第２遅延素子は、動作周波数に対して３０°以下の遅延を発生させることを特徴とする請求項１記載のドライバ。
【請求項５】
前記第１遅延素子および前記第２遅延素子は、マイクロストリップライン、コプレーナ線路からなる遅延線路、またはインダクタンス素子であることを特徴とする請求項１記載のドライバ。
【請求項６】
前記第１出力端子は、次段の第１トランジスタのゲートに接続され、
前記第２出力端子は、次段の第２トランジスタのゲートに接続される
ことを特徴とする請求項１ないし５のいずれか一項に記載のドライバ。
【請求項７】
前記第１および第２出力端子に接続される発光素子を駆動することを特徴とする請求項１ないし６のいずれか一項に記載のドライバ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
前記した課題を解決するため、本発明のドライバは、第１トランジスタ、及び該第１トランジスタのドレインに接続された第１負荷の直列回路と第２トランジスタ、及び該第２トランジスタのドレインに接続された第２負荷の直列回路とを備え、前記第１トランジスタのゲート電圧と前記第２トランジスタのゲート電圧とを差動増幅する差動増幅回路と、
ドレインが前記第１トランジスタのドレインと接続された第３トランジスタと、ドレインが前記第２トランジスタのドレインと接続された第４トランジスタと、前記第１トランジスタのゲートと前記第３トランジスタのゲートとの間に接続された第１遅延素子と、
前記第２トランジスタのゲートと前記第４トランジスタのゲートとの間に接続された第２遅延素子と、前記第１トランジスタのドレイン、及び前記第３トランジスタのドレインに接続された第１出力端子と、前記第２トランジスタのドレイン、及び前記第４トランジスタのドレインに接続された第２出力端子とを備えることを特徴とする。
その他の手段については、発明を実施するための形態のなかで説明する。