(57)【要約】【課題】駆動様態の変更を正確に行うことができ、電圧駆動型半導体素子のターンオン損失を抑えつつ対向アームのフリーホイーリングダイオードの電圧信号を抑制することができる電圧駆動型半導体素子のゲート駆動回路を提供する。【解決手段】フリーホイーリングダイオード１３Ｕ，１３Ｄが逆並列接続された電圧駆動型半導体素子１２Ｕ，１２Ｄのゲートを駆動する電圧駆動型半導体素子のゲート駆動回路であって、電圧駆動型半導体素子のゲートをターンオン時に異なるゲート駆動様態で駆動可能なゲート駆動部１６Ｕ，１６Ｄと、電圧駆動型半導体素子の主端子間の電圧を検出する電圧検出部１７Ｕ，１７Ｄと、電圧検出部で検出した電圧に基づいてゲート駆動部でのゲート駆動様態を変更する駆動様態変更部１８Ｕ，１８Ｄとを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
フリーホイーリングダイオードが逆並列接続された電圧駆動型半導体素子のゲートを駆動する電圧駆動型半導体素子のゲート駆動回路であって、
前記電圧駆動型半導体素子のゲートをターンオン時に異なるゲート駆動様態で駆動可能なゲート駆動部と、
前記電圧駆動型半導体素子の主端子間の電圧を検出する電圧検出部と、
前記電圧検出部で検出した電圧に基づいて前記ゲート駆動部でのゲート駆動様態を変更する駆動様態変更部と
を備えていることを特徴とする電圧駆動型半導体素子のゲート駆動回路。
【請求項２】
前記ゲート駆動部は、直列に接続され、接続点が前記電圧駆動型半導体素子のゲートに接続された一対の半導体スイッチング素子と、該一対の半導体スイッチング素子のうち高電位側の半導体スイッチング素子と直列に接続された前記駆動様態変更部からのゲート駆動様態に応じて異なる抵抗値を選択するゲート抵抗選択部とを備えていることを特徴とする請求項1に記載の電圧駆動型半導体素子のゲート駆動回路。
【請求項３】
前記ゲート駆動部は、直列に接続され、接続点が前記電圧駆動型半導体素子のゲートに接続された一対の半導体スイッチング素子と、該一対の半導体スイッチング素子のうち高電位側の半導体スイッチング素子と並列に接続された当該半導体スイッチング素子の電流駆動能力より大きい電流駆動能力を有し、且つ前記駆動様態変更部によって駆動される半導体素子とを備えていることを特徴とする請求項１に記載の電圧駆動型半導体素子のゲート駆動回路。
【請求項４】
前記駆動様態変更部は、前記電圧検出部で検出した主端子間電圧が第１基準電圧以上であるときに高レベルの比較信号を出力する第１比較部と、前記主端子間電圧が前記第１基準電圧より低い第２基準電圧以上であるときに低レベルの比較信号を出力する第２比較部と、前記第１比較器の比較信号および前記第２比較部の比較信号の論理和を示す信号を生成する回路とを備えていることを特徴とする請求項１から３の何れか１項に記載の電圧駆動型半導体素子のゲート駆動回路。
【請求項５】
前記第１比較部は、前記電圧駆動型半導体素子がオフ期間およびターンオン初期期間であるときに、高レベルの比較信号を出力し、前記第２比較部は、前記オフ期間、ターンオン初期期間および前記フリーホイーリングダイオードの逆回復動作開始期間であるときに、高レベルの比較信号を出力し、前記逆回復動作開始期間の後の逆回復動作継続期間であるときに低レベルの比較信号を出力することを特徴とする請求項４に記載の電圧駆動型半導体素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
フリーホイーリングダイオードが逆並列に接続された電圧駆動型半導体素子のターンオン時の損失および振動を抑制することが可能な電圧駆動型半導体素子のゲート駆動回路に関する。
【背景技術】
【０００２】
この種の電圧駆動型半導体素子のゲート駆動回路の基本回路は、図１１に示すように構成されている。このゲート駆動回路は、フリーホイーリングダイオード１０１を逆並列に接続した電圧駆動型半導体素子としての絶縁ゲート形バイポーラトランジスタ（以下、ＩＧＢＴと称す）１０２を有し、このＩＧＢＴ１０２のゲートにゲート駆動回路１０３が接続されている。
【０００３】
このゲート駆動回路１０３は、直列に接続された例えばＮチャネルＭＯＳＦＥＴ１０４およびＰチャネルＭＯＳＦＥＴ１０５と、直列に接続された直流電源１０６および１０７とを備えている。ＮチャネルＭＯＳＦＥＴ１０４のドレインはターンオン抵抗１０８を介して直流電源１０６の正極側に接続され、ＰチャネルＭＯＳＦＥＴ１０５のドレインはターンオフ抵抗１０９を介して直流電源１０７の負極側に接続されている。
【０００４】
ＮチャネルＭＯＳＦＥＴ１０４およびＰチャネルＭＯＳＦＥＴ１０５の接続点がＩＧＢＴ１０２のゲートに接続され、ＮチャネルＭＯＳＦＥＴ１０４およびＰチャネルＭＯＳＦＥＴ１０５のゲートが互いに接続されて制御回路１１０に接続されている。
また、ＩＧＢＴ１０２のエミッタが直流電源１０６および直流電源１０７の接続点に接続されている。
【０００５】
このようなゲート駆動回路１０３で駆動されるＩＧＢＴ１０２（以下、図１１に示されるような、電圧駆動型半導体素子としてのＩＧＢＴとそれを駆動するゲート駆動回路、およびＩＧＢＴに逆接続されたフリーホイーリングダイオードからなる１組の回路を単にアームと言う。）を２つ直列に接続してインバータ回路を構成したときに、ＩＧＢＴ１０２をターンオンさせたときに、対向アームのダイオードは逆回復動作となり、過渡的に跳ね上がり電圧が発生する。この跳ね上がり電圧は、図１２に示すように、インバータ回路の主回路電圧Ｖｄｃの変化に応じて変化する。すなわち、主回路電圧Ｖｄｃの上昇に伴って逆回復電圧の跳ね上がり電圧のピーク値も上昇し、主回路電圧がある電圧以上になると発振する。
【０００６】
この発振を抑制するために、一般的には、ターンオン抵抗の調整が行われる。ターンオン時にターンオン抵抗を変化させた場合に、ＩＧＢＴ１０２の主端子間電圧（コレクタ・エミッタ間電圧）Ｖｃｅおよびコレクタ電流Ｉｃは図１３（ａ）に示すように変化し、対向アームのフリーホイーリングダイオード１０１のアノード・カソード間電圧Ｖａｋおよびカソード電流Ｉｋとは図１３（ｂ）に示すように変化する。
【０００７】
すなわち、ターンオン抵抗が小さい場合には、ＩＧＢＴ１０２のスイッチングが、図１３（ａ）で破線図示の特性線Ｌ３１，Ｌ３３で示すように速くなり、ｄＩ／ｄｔが比較的急峻に増加するが、ターンオン抵抗が大きい場合には図１３（ａ）で実線図示の特性線Ｌ３２，Ｌ３４で示すように、ＩＧＢＴ１０２のスイッチングが緩やかとなり、ｄＩ／ｄｔが小さくなる。なお、特性線Ｌ３１，Ｌ３３はそれぞれターンオン抵抗が小さい場合のＩＧＢＴ１０２のコレクタ電流Ｉｃおよびコレクタ・エミッタ間電圧Ｖｃｅを示し、特性線Ｌ３２，Ｌ３４はそれぞれターンオン抵抗が大きい場合のＩＧＢＴ１０２のコレクタ電流Ｉｃおよびコレクタ・エミッタ間電圧Ｖｃｅを示す。
【０００８】
このようにＩＧＢＴのスイッチング速度が変化することにより、対向アームのフリーホイーリングダイオード１０１のアノード・カソード間電圧Ｖａｋは、ターンオン抵抗が小さい場合には、図１３（ｂ）で破線図示の特性線Ｌ４１のように、跳ね上がるとともにピーク値が大きくなるが、ターンオン抵抗が大きい場合には、図１３（ｂ）で実線図示の特性線Ｌ４２で示すように、跳ね上がりピーク値が小さくなり、同じ主回路電圧であっても発振しにくくなる。なお、図１３（ｂ）で特性線Ｌ４３はターンオン抵抗が小さい場合のカソード電流Ｉｋを示し、特性線Ｌ４４はターンオン抵抗が大きい場合のカソード電流Ｉｋを示す。
【０００９】
また、他の手法として、特許文献１に記載されているように、主回路電流の２階微分値によってターンオン用のゲート抵抗を切り換えるようにしたゲート駆動回路が提案されている。
このゲート駆動回路は、図１４に概要を示すように、図１１の構成において、ターンオン抵抗１０８と並列にターンオン抵抗１１１と半導体スイッチ素子１１２との直列回路を接続している。そして、ＩＧＢＴ１０２に流れる主回路電流を検出するセンス抵抗（図示せず）の両端の電圧を微分する微分回路１１３とこの微分回路１１３の１階微分値をさらに微分する微分回路１１４とを設け、この微分回路１１４から出力される２階微分値が設定値以下となったことをコンパレータ１１５で検出したら、その出力で半導体スイッチ素子１１２をオフさせてＩＧＢＴ１０２のゲート抵抗値を大きくすることにより、ターンオン損失を大きくしない範囲で逆回復の電圧上昇率（ｄＶ／ｄｔ）を低減して発振を抑制するようにしている。
【００１０】
また、特許文献２に記載された従来例は、電圧制御型半導体スイッチング素子のゲート端子とターンオン電源との間に接続されるゲート駆動抵抗と、電圧制御型半導体スイッチング素子のゲート電圧が、主電流が流れ始める閾値に到達したことを検知する閾値検知手段と、ゲート駆動抵抗を、ターンオン動作開始時には第１の抵抗値に設定し、閾値検知手段が、ゲート電圧が前記電圧に到達したことを検知した後、第１の抵抗値よりも大きな第２の抵抗値に設定し、その後、第１および第２の抵抗値よりも小さな第３の抵抗値に設定するゲート駆動抵抗設定手段とを備えている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−６９７７８号公報
【特許文献２】特開２０１３−２２３２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、単にターンオン時にゲート抵抗を大きくする手法では、ＩＧＢＴのｄＩ／ｄｔが小さくなるため、ターンオン時のＩＧＢＴの損失が大きくなるという課題がある。
一方、特許文献１に記載された従来例では、ＩＧＢＴを流れる主回路電流の２階微分値を検出してゲート抵抗を切り換えるので、ターンオン初期のＩＧＢＴのｄＩ／ｄｔが小さなゲート抵抗により維持されるため、ターンオン時のＩＧＢＴの損失は余り大きくならないが、２階微分値検出用の微分回路が２つ必要となり、ゲート駆動回路が複雑となるという課題がある。
【００１３】
さらに、特許文献１に記載された従来例では、図１５上図で実線図示の従来のターンオン抵抗を変更しない場合のゲート電流Ｉｇに対して図１５下図に示す対抗アームのフリーホイーリングダイオードの逆回復時にアノード・カソード間電圧Ｖａｋがピーク電圧となる前にターンオン抵抗を大きな抵抗値に変更することにより、ゲート電流Ｉｇが急峻に減少し、逆回復動作の終了期間のゲート電流が負となる領域でゲート電流不足が生じるという課題もある。
【００１４】
さらに、特許文献２に記載された従来例では、閾値検知手段で、電圧制御型半導体スイッチング素子のゲート・エミッタ間のゲート電圧を検出し、このゲート電圧が、主電流が流れ始める閾値に到達する前後で第１の抵抗値と第１の抵抗値より大きな第２の抵抗値に切り換え、その後、第１および第２の抵抗値よりも小さな第３の抵抗値に切り換えるようにしている。
【００１５】
この特許文献２に記載された従来例では、ゲート・エミッタ間のゲート電圧で主電流の流れ始めを検知するようにしているが、電圧制御型半導体スイッチング素子のゲート電圧とコレクタ・エミッタ間電圧とは１対１に対応しておらず、負荷状態により同じゲート電圧でもコレクタ・エミッタ間電圧の挙動は異なる。また、切替制御回路での切替タイミングの検出をインバータの閾値電圧と遅延時間とで検出するようにしているので、インバータの閾値と遅延時間を正確に決めることができず、精密な制御を行うことができない。しかも、ゲート・エミッタ間電圧が閾値を超えてから適切なコレクタ・エミッタ間電圧に到達するまでの遅延時間は、負荷を含む主回路構成および駆動様態によって変動するため、適切な遅延時間で切替えを行うことは困難となる等の課題がある。
【００１６】
そこで、本発明は、上記従来例の課題に着目してなされたものであり、駆動様態の変更を適切に行うことができ、電圧駆動型半導体素子のターンオン損失を抑えつつ対向アームのフリーホイーリングダイオードの電圧信号を抑制することができる電圧駆動型半導体素子のゲート駆動回路を提供することを目的としている。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の一態様に係る電圧駆動型半導体素子のゲート駆動回路は、フリーホイーリングダイオードが逆並列接続された電圧駆動型半導体素子のゲートを駆動する電圧駆動型半導体素子のゲート駆動回路である。そして、電圧駆動型半導体素子の主端子間の電圧を検出する電圧検出部と、電圧駆動型半導体素子のゲートをターンオン時に異なるゲート駆動様態で駆動可能なゲート駆動部と、電圧検出部で検出した電圧に基づいてゲート駆動部でのゲート駆動様態を変更する駆動様態変更部とを備えている。
【発明の効果】
【００１８】
本発明の一態様によれば、簡易な構成で駆動様態の変更を適切に行って電圧駆動型半導体素子のターンオン損失および対向アームのフリーホイーリングダイオードの振動をともに抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一態様に係る電圧駆動型半導体素子のゲート駆動回路の一実施形態を示す回路図である。
【図２】図１のゲート駆動回路の具体的構成を示す回路図である。
【図３】図１の絶縁ゲート形バイポーラトランジスタおよびフリーホイーリングダイオードの電圧・電流特性を示す特性線図である。
【図４】図１の下アームにおける絶縁ゲート形バイポーラトランジスタのオフ期間における電流経路を示す説明図である。
【図５】図１の下アームにおける絶縁ゲート形バイポーラトランジスタのターンオン初期期間における電流経路を示す説明図である。
【図６】図１の下アームにおける対向アームのフリーホイーリングダイオードの逆回復動作開始期間における電流経路を示す説明図である。
【図７】図１の下アームにおける対向アームのフリーホイーリングダイオードの逆回復動作継続期間における電流経路を示す説明図である。
【図８】本発明の一形態を示す電圧駆動型半導体素子のゲート駆動回路の第２の実施形態を示す回路図である。
【図９】第２の実施形態に使用するゲート駆動回路のＭＯＳＦＥＴのドレイン・ソース間電圧特性を示す特性線図である。
【図１０】本発明の一形態を示す電圧駆動型半導体素子のゲート駆動回路の第３の実施形態の変形例を示す回路図である。
【図１１】ゲート駆動回路の基本構成を示す回路図である。
【図１２】フリーホイーリングダイオードのアノード・ソード間電圧特性を示す特性線図である。
【図１３】絶縁ゲート形バイポーラトランジスタおよび対向アームのフリーホイーリングダイオードの電圧・電流特性を示す特性線図である。
【図１４】ゲート駆動回路の従来例を示す回路図である。
【図１５】従来例のゲート電流特性と対抗アームのフリーホイーリングダイオードのアノード・カソード間電圧との関係を示す特性線図である。
【発明を実施するための形態】
【００２０】
次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００２１】
まず、本発明の一の態様を表す電圧駆動型半導体素子のゲート駆動回路をインバータ回路に適用した場合の第１の実施形態について説明する。
インバータ回路１は、例えば三相交流を発生させて負荷を駆動するものであり、図１に示すように、一相分の単相交流を生成する回路について説明すると、直流電源１０（電圧値は例えば７２０Ｖ）に接続された正極側ラインＬｐおよび負極側ラインＬｎ間に上アーム１１Ｕおよび下アーム１１Ｄが直列に接続された構成を有する。
【００２２】
上アーム１１Ｕは、電圧制御型半導体素子としての絶縁ゲート形バイポーラトランジスタ（以下、単にＩＧＢＴと称す）１２Ｕと、このＩＧＢＴ１２Ｕと逆並列に接続されたフリーホイーリングダイオード（以下、単にＦＷＤと称す）１３Ｕと、ＩＧＢＴ１２Ｕのゲートを駆動するゲート駆動回路１４Ｕとを備えている。
下アーム１１Ｄも、電圧制御形半導体素子としてのＩＧＢＴ１２Ｄと、このＩＧＢＴ１２Ｄと逆並列に接続されたＦＷＤ１３Ｄと、ＩＧＢＴ１２Ｄのゲートを駆動するゲート駆動回路１４Ｄとを備えている。
【００２３】
そして、上アーム１１Ｕおよび下アーム１１Ｄの接続点Ｐに三相モータ等の負荷１５が接続されている。図１では、下アーム１０Ｄがオフ状態からターンオン状態に移行する場合を示しており、負荷１５が接続点Ｐと正極側ラインＬｐとの間に接続されている。また、破線で示すように、別の負荷が負極側ラインＬｎとの間に接続されている。
ゲート駆動回路１４Ｕは、ＩＧＢＴ１２Ｕのゲートを駆動するゲート駆動部１６Ｕと、ＩＧＢＴ１２Ｕの主端子となるコレクタおよびエミッタ間の電圧を検出する電圧検出部１７Ｕと、電圧検出部１７Ｕで検出した電圧に基づいてゲート駆動部１６Ｕでのゲート駆動様態を変更する駆動様態変更部１８Ｕとを備えている。
【００２４】
ゲート駆動部１６Ｕは、直列に接続された直流電源２１ａおよび２１ｂと、直列に接続された半導体スイッチング素子としてのＮチャネルＭＯＳＦＥＴ２２ａおよびＰチャネルＭＯＳＦＥＴ２２ｂとを有する。直流電源２１ａの正極側およびＮチャネルＭＯＳＦＥＴ２２ａのドレインとの間にはターンオン抵抗部２３ａが接続されている。直流電源２１ｂの負極側およびＰチャネルＭＯＳＦＥＴ２２ｂのドレイン間にはターンオフ抵抗２３ｂが接続されている。また、直流電源２１ａおよび２１ｂの接続点がＩＧＢＴ１２Ｕのエミッタに接続されている。さらに、ＮチャネルＭＯＳＦＥＴ２２ａおよびＰチャネルＭＯＳＦＥＴ２２ｂのゲートが制御回路２５に接続され、この制御回路２５から出力される駆動信号ＳａによってＮチャネルＭＯＳＦＥＴ２２ａおよびＰチャネルＭＯＳＦＥＴ２２ｂがオン・オフ制御される。
【００２５】
ターンオン抵抗部２３ａは、ＩＧＢＴ１２Ｕのターンオン時の駆動能力を変更するもので、比較的高抵抗値を有するゲート抵抗Ｒｇ１と、このゲート抵抗Ｒｇ１と並列に接続されたゲート抵抗Ｒｇ１の抵抗値と同じまたはそれ以下の抵抗値のゲート抵抗Ｒｇ２と半導体スイッチ素子としてのＮチャネルＭＯＳＦＥＴ２４の直列回路とで構成されている。
したがって、ターンオン抵抗部２３ａの抵抗値は、ＮチャネルＭＯＳＦＥＴ２４がオフ状態であるときにはゲート抵抗Ｒｇ１のみの高抵抗値となり、ＮチャネルＭＯＳＦＥＴ２４がオン状態であるときにはゲート抵抗Ｒｇ１にゲート抵抗Ｒｇ２が並列に接続されるので、Ｒｇ１およびＲｇ２の抵抗値の半分以下の低抵抗値となる。
【００２６】
電圧検出部１７Ｕは、ＩＧＢＴ１２Ｕのコレクタ−エミッタ間に直列接続された分圧抵抗Ｒ１およびＲ２で構成され、これら分圧抵抗Ｒ１およびＲ２の接続点から出力される主端子間検出電圧Ｖｕｄが駆動様態変更部１８Ｕに供給される。
駆動様態変更部１８Ｕは、図２に示すように、電圧検出部１７Ｕから出力される主端子間検出電圧Ｖｕｄが入力される第１比較器３１、第２比較器３２、および論理和回路３３および論理反転回路３４を有する。第１比較器３１が第１比較部を構成し、論理和回路３３および論理反転回路３４が第２比較部を構成している。
【００２７】
第１比較器３１は、非反転入力端子に主端子間検出電圧Ｖｃｅの分圧Ｖｕｄが入力され、反転入力端子に第１基準電圧Ｖｒｅｆ１が入力されている。ここで、第１基準電圧Ｖｒｅｆ１は、図３（ａ）に示すように、ターンオン抵抗部２３ａが低抵抗値である状態で、ＩＧＢＴ１２Ｕのターンオン時に主端子間電圧Ｖｃｅが低下して対向アームのＦＷＤ１３Ｄが逆回復動作に移行する際の電圧に設定されている。
【００２８】
第２比較器３２は、非反転入力端子に主端子間検出電圧Ｖｃｅの分圧Ｖｕｄが入力され、反転入力端子に第２基準電圧Ｖｒｅｆ２が入力されている。ここで、第２基準電圧Ｖｒｅｆ２は、図３（ａ）に示すように、ＩＧＢＴ１２Ｕのターンオン時に主端子間電圧Ｖｃｅが第１基準電圧Ｖｒｅｆ１より低下し、ターンオン抵抗部２３ａで高抵抗値が選択されている状態で、対向アームのＦＷＤ１３Ｄが逆回復動作継続期間に移行する電圧に設定されている。
【００２９】
そして、論理和回路３３の入力側には、第１比較器３１の出力信号が直接入力されるとともに、第２比較器３２の出力信号が論理反転回路３４を介して入力される。この論理和回路３３から出力される駆動様態変更信号がゲート駆動部１６Ｕおよび１６Ｄにおけるターンオン抵抗部２３ａのＮチャネルＭＯＳＦＥＴ２４のゲートに入力される。なお、論理反転回路３４を削除するとともに第２比較器３２の反転入力端子への入力と非反転入力端子への入力を入れ替えて、第２比較器３２のみによって第２比較部を構成してもよい。
【００３０】
ゲート駆動回路１４Ｄも、ＩＧＢＴ１２Ｕのゲートを駆動するゲート駆動部１６Ｄと、ＩＧＢＴ１２Ｄの主端子となるコレクタおよびエミッタ間の電圧（の分圧）を検出する電圧検出部１７Ｄと、電圧検出部１７Ｕで検出した電圧に基づいてゲート駆動部１６Ｄでのゲート駆動様態を変更する駆動様態変更部１８Ｄとを備えている。これらゲート駆動部１６Ｄ、電圧検出部１７Ｄおよび駆動様態変更部１８Ｄの構成は、前述したゲート駆動回路１４Ｕのゲート駆動部１６Ｕ、電圧検出部１７Ｕおよび駆動様態変更部１８Ｕの構成と同一構成を有するので、その詳細説明はこれを省略する。
【００３１】
そして、例えば下アーム１１Ｄがターンオンする場合におけるターンオン抵抗部２３ａの抵抗値とＩＧＢＴ１２Ｄのターンオン時のコレクタ・エミッタ間の主端子間電圧Ｖｃｅとコレクタ電流Ｉｃとの関係を図３（ａ）に示す。
この図３（ａ）では、実線図示の特性線Ｌ１１およびＬ１２が、それぞれ本実施の形態における主端子間電圧Ｖｃｅおよびコレクタ電流Ｉｃを示している。また、破線図示の特性線Ｌ１３およびＬ１４が、それぞれターンオン抵抗部２３ａの抵抗値を低抵抗のままとしたときの主端子間電圧Ｖｃｅおよびコレクタ電流Ｉｃを示している。
【００３２】
本実施の形態においては、後述のように、主端子間電圧Ｖｃｅの分圧Ｖｕｄ（Ｖｄｄ）が第１基準電圧Ｖｒｅｆ１より高くなっている期間Ｔ１とＴ２、分圧Ｖｕｄ（Ｖｄｄ）が第１基準電圧Ｖｒｅｆと第２基準電圧Ｖｒｅｆ２の間にある期間Ｔ３、分圧Ｖｕｄ（Ｖｄｄ）が第２基準電圧Ｖｒｅｆ２より低くなっている期間Ｔ４とでターンオン抵抗部２３ａの抵抗値を変えている。より具体的には、期間Ｔ１，Ｔ２，Ｔ４においてはターンオン抵抗部２３ａの抵抗値を低くし、期間Ｔ３においてはターンオン抵抗部２３ａの抵抗値を高くするようにしている。
【００３３】
ＩＧＢＴ１２Ｄがオフ状態である期間Ｔ１では、実線図示の特性線Ｌ１１で示すように、主端子間電圧Ｖｃｅは例えば７２０Ｖ程度を維持し、実線図示の特性線Ｌ１２に示すように、コレクタ電流Ｉｃは零を維持する。その後、ターンオン初期となる期間Ｔ２では、ゲート電圧（図示せず）が閾値電圧を超えると、コレクタ電流Ｉｃが大きなｄＩ／ｄｔで比較的急峻に増加し、これに応じて主端子間電圧Ｖｃｅが大きなｄＶ／ｄｔで比較的急峻に減少する。次いで、対向アームとなる上アーム１１ＵのＦＷＤ１３Ｕが逆回復動作を開始する期間Ｔ３（上述のように、この期間のみターンオン抵抗部２３ａの抵抗値が高くなっている。）においては、前半部ではＩＧＢＴ１２Ｄのコレクタ電流Ｉｃが急峻な増加状態を継続するが中間部で最大値に達し、その後比較的小さなｄＩ／ｄｔで緩やかに減少を始める。これに応じて主端子間電圧Ｖｃｅも期間Ｔ３では小さなｄＶ／ｄｔで緩やかに減少する。次いで、ＦＷＤ１３Ｕの逆回復動作を継続する期間Ｔ４では、コレクタ電流Ｉｃは比較的小さなｄＩ／ｄｔで減少を継続し、主端子間電圧Ｖｃｅは前半に比較的大きなｄＶ／ｄｔで減少した後比較的小さなｄＶ／ｄｔで減少する。
【００３４】
これに対して、ターンオン抵抗部２３ａの抵抗値を低抵抗値のままとした場合には、主端子間電圧Ｖｃｅおよびコレクタ電流Ｉｃが、図３（ａ）で破線図示の特性線Ｌ１３およびＬ１４で示すように、対向アームのＦＷＤ１３Ｕの逆回復動作を開始する期間Ｔ３では、コレクタ電流ＩｃのｄＩ／ｄｔが本実施の形態に比較して大きくなるとともに、最大値も大きくなって期間Ｔ３の終了時となる。
【００３５】
これに応じて主端子間電圧Ｖｃｅが期間Ｔ３で比較的大きなｄＶ／ｄｔで減少する。その後、ＦＷＤ１３Ｕの逆回復動作を継続する期間Ｔ４となると、コレクタ電流Ｉｃは、この期間Ｔ４の前半では比較的緩やかに減少し、その後期間Ｔ４の中盤で比較的急峻に減少した後後半で略一定値を維持する。これに応じて主端子間電圧Ｖｃｅは、期間Ｔ４で比較的小さなｄＶ／ｄｔで減少する。期間Ｔ４の回路定数は本実施の形態と同じであるが、期間Ｔ３におけるコレクタ電流Ｉｃのオーバーシュートが大きくその影響が期間Ｔ４に残ったため、期間Ｔ４における特性線Ｌ１２と１４の挙動が大きく異なっている。
【００３６】
この下アーム１１ＤのＩＧＢＴ１２Ｄをターンオンさせる際の対向アームとなる上アーム１１ＵのＦＷＤ１３Ｕのカソード電流Ｉｋおよびアノード・カソード間電圧Ｖａｋの変化を図３（ｂ）に示す。
この図３（ｂ）では、本実施の形態における上アーム１１Ｕのカソード電流Ｉｋおよびアノード・カソード間電圧Ｖａｋがそれぞれ実線図示の特性線Ｌ２１およびＬ２２で示されている。すなわち、カソード電流Ｉｋは、下アーム１１ＤのＩＧＢＴ１２Ｄがオフ状態である期間Ｔ１およびターンオン初期である期間Ｔ２の前半までは順方向の高電流（例えば２００Ａ）を維持するが、その後大きなｄＩ／ｄｔで急峻に減少し、逆回復動作を開始する期間Ｔ３で逆回復電流が流れ始める。期間Ｔ３の中盤でカソード電流Ｉｋが最小値となり、その後逆回復電流が流れることによりカソード電流Ｉｋが再び増加する。なお、期間Ｔ３の後半と期間Ｔ４におけるカソード電流Ｉｋは、基本的に逆回復電流に等しい。逆回復動作が継続する期間Ｔ４で逆回復電流のｄＩ／ｄｔは緩やかになる。逆回復電流は図示しないＴ４以降の期間で減少して零に復帰する。
【００３７】
一方、アノード・カソード間電圧Ｖａｋは、期間Ｔ１およびＴ２で負の低い一定電圧（例えば−１Ｖ程度）を維持し、逆回復開始期間となるＴ３に入って高いｄＶ／ｄｔで急峻に増加し、逆回復動作を継続する期間Ｔ４でさらに小さいｄＶ／ｄｔで増加してから一定電圧（例えば７２０Ｖ程度）となる。
また、下アーム１１Ｄのターンオン抵抗部２３ａが低抵抗値のままである場合のカソード電流Ｉｋおよびアノード・カソード間電圧Ｖａｋは、図３（ｂ）で破線図示の特性線Ｌ２３およびＬ２４で示されている。図３（ｂ）から分かるように、期間Ｔ３以降のカソード電流Ｉｋおよびアノード・カソード間電圧Ｖａｋは、本実施の形態に比べて変化が大きくなっている。特に、期間Ｔ４におけるカソード電流Ｉｋを示す特性線Ｌ２３の変化が大きく、直流電源１０の電圧７２０Ｖを大きく超えるピークをもっていて、回路の動作への悪影響が大きい。
【００３８】
次に、上記第１の実施形態の動作を下アーム１１ＤのＩＧＢＴ１２Ｄがオフ状態からターンオン状態となる場合について図４〜図７を伴って説明する。
先ず、図４に示すように、下アーム１１Ｄの制御回路２５からローレベルの駆動信号が出力されてＮチャネルＭＯＳＦＥＴ２２ａがオフ状態、ＰチャネルＭＯＳＦＥＴ２２ｂがオン状態に制御されているものとする。この状態では、ＩＧＢＴ１２Ｄのゲート容量に蓄積された電荷が、ＰチャネルＭＯＳＦＥＴ２２ｂ、直流電源２１ｂの負極側および正極側を経由してＩＧＢＴ１２Ｄのエミッタに至る電流経路が形成されて、ＩＧＢＴ１２Ｄはそのゲートが放電されていてオフ状態となっている。
【００３９】
このＩＧＢＴ１２Ｄがオフ状態である前述した図３（ａ）の期間Ｔ１では、ＩＧＢＴ１２Ｄの主端子間電圧Ｖｃｅが図３（ａ）の特性曲線Ｌ１１およびＬ１３に示すように、ターンオン抵抗部２３ａの抵抗値にかかわらず高電圧となっている。この高電圧状態が電圧検出部１７Ｄで検出され、主端子間検出電圧Ｖｄｄが駆動様態変更部１８Ｄの第１比較器３１および第２比較器３２の非反転入力側に供給される。主端子間検出電圧Ｖｄｄが、これら第１比較器３１および第２比較器３２の第１基準電圧Ｖｒｅｆ１および第２基準電圧Ｖｒｅｆ２より高いので、第１比較器３１および第２比較器３２の出力信号がともにハイレベルとなるが、第２比較器３２の出力信号は論理反転回路３４で低レベルに反転されるので、第１比較器３１のハイレベルの出力信号が論理和回路３３を通ってゲート駆動部１６Ｄのターンオン抵抗部２３ａにあるＮチャネルＭＯＳＦＥＴ２４のゲートに供給される。このため、ＮチャネルＭＯＳＦＥＴ２４がオン状態となり、ゲート抵抗Ｒｇ１およびＲｇ２が並列に接続されてターンオン抵抗部２３ａの抵抗値が低抵抗値となる。
【００４０】
しかしながら、ＮチャネルＭＯＳＦＥＴ２２ａがオフ状態であるので、直流電源２１ａからの電流がターンオン抵抗部２３ａを通じてＩＧＢＴ１２Ｄのゲートに直流電源２１ａからの電流が供給されることはない。
次に、このＩＧＢＴ１２Ｄのオフ状態からターンオン状態に移行すると、制御回路２５からハイレベルの駆動信号をＮチャネルＭＯＳＦＥＴ２２ａおよびＰチャネルＭＯＳＦＥＴ２２ｂに供給して、ＮチャネルＭＯＳＦＥＴ２２ａをオン状態に、ＰチャネルＭＯＳＦＥＴ２２ｂをオフ状態に制御する。これにより、図５に示すように、ＩＧＢＴ１２Ｄのエミッタから直流電源２１ａの負極側および正極側、ターンオン抵抗部２３ａのゲート抵抗Ｒｇ１およびＲｇ２を通り、ＮチャネルＭＯＳＦＥＴ２２ａを通ってＩＧＢＴ１２Ｄのゲートに至る電流経路が形成される。これによりＩＧＢＴ１２Ｄのゲート容量への充電が開始され、図３（ａ）のターンオン初期期間Ｔ２となる。この期間Ｔ２でも、電圧検出部１７Ｄで検出される主端子間検出電圧Ｖｄｄが第１比較器３１および第２比較器３２の第１基準電圧Ｖｒｅｆ１および第２基準電圧Ｖｒｅｆ２より高いので、ターンオン抵抗部２３ａの抵抗値は低抵抗値に維持される。
【００４１】
このため、図３（ａ）において特性曲線Ｌ１１で示すように、ターンオン初期期間Ｔ２の終期でＩＧＢＴ１２Ｄのゲート電圧が閾値を超えるとＩＧＢＴ１２Ｄの主端子間電圧Ｖｃｅが大きなｄＶ／ｄｔで減少し、電圧検出部１７Ｄで検出される主端子間検出電圧Ｖｄｄが第１比較器３１の第１基準電圧Ｖｒｅｆ１未満となると、第１比較器３１の出力信号がローレベルに反転する。一方、第２比較器３２では、第２基準電圧Ｖｒｅｆ２が第１基準電圧Ｖｒｅｆ１より低く設定されているので、出力信号はハイレベルを継続し、論理反転回路３４でローレベルに反転される。
【００４２】
したがって、論理和回路３３の論理和出力がハイレベルからローレベルに反転するので、ゲート駆動部１６Ｄのターンオン抵抗部２３ａにおけるＮチャネルＭＯＳＦＥＴ２４がオフ状態となり、図６に示されるようにターンオン抵抗部２３ａの抵抗値がゲート抵抗Ｒｇ１のみによる高抵抗値となって、ＩＧＢＴ１２Ｄのゲートに供給するゲート電流が絞られて減少する。
【００４３】
このため、ＩＧＢＴ１２Ｄの主端子間電圧Ｖｃｅが図３（ａ）で実線図示のＬ１１のように、対向アームとなる上アーム１１ＵのＦＷＤ１３Ｕの逆回復動作が開始する期間Ｔ３で小さなｄＶ／ｄｔで緩やかに減少することになる。したがって、図３（ａ）の実線図示の特性線図Ｌ１２に示されるように、期間Ｔ３におけるＩＧＢＴ１２Ｄのコレクタ電流の増加が抑えられるので、対向アームとなる上アーム１１ＵのＦＷＤ１３Ｕの逆回復動作のカソード電流Ｉｋ（ダイオード１３Ｕのカソード電流ＩｋとＩＧＢＴ１２Ｄのコレクタ電流Ｉｃの和が、負荷１５に流れる電流（短時間においては一定とみなせる）に等しい。）の極小値を、図３（ｂ）で実線図示のＬ２２のように、ターンオン抵抗部２３ａの抵抗値を低抵抗値とする場合の破線図示のＬ２４の状態より大きくして、後続の期間Ｔ４への影響（反動）を小さくすることができる。
【００４４】
そして、ＩＧＢＴ１２Ｄの主端子間電圧Ｖｃｅがさらに減少し、主端子間検出電圧Ｖｄｄが第２比較器３２の第２基準電圧Ｖｒｅｆ２以下に低下して逆回復動作の継続期間Ｔ４となると、第２比較器３２の出力信号がローレベルとなる。このローレベルの出力信号が論理反転回路３４によりハイレベルとなり、このハイレベルの信号が論理和回路３３を介してゲート駆動部１６Ｄのターンオン抵抗部２３ａにおけるＮチャネルＭＯＳＦＥＴ２４のゲートに供給されるので、このＮチャネルＭＯＳＦＥＴ２４がオン状態に復帰して、ターンオン抵抗部２３ａの抵抗値がゲート抵抗Ｒｇ１およびＲｇ２が並列に接続された低抵抗値に復帰する。したがって、図７に示すように、ＩＧＢＴ１２Ｄのエミッタ、直流電源２１ａの負極側および正極側、ターンオン抵抗部２３ａのゲート抵抗Ｒｇ１およびＲｇ２を通り、さらにＮチャネルＭＯＳＦＥＴ２２ａを通ってＩＧＢＴ１２Ｄのゲートに至る電流経路が形成される。
【００４５】
このため、ＩＧＢＴ１２Ｄのゲートに供給されるゲート電流が増加されるので、ＩＧＢＴ１２Ｄのターンオンが加速され、主端子間電圧Ｖｃｅが大きなｄＶ／ｄｔで減少してから緩やかに減少するとともに、期間Ｔ３でピーク値を超えたコレクタ電流Ｉｃが比較的小さいｄＩ／ｄｔで減少して一定電流値となる。
一方、対向アームとなる上アーム１１ＵのＦＷＤ１３Ｕでは、カソード電流Ｉｋの落ち込みが期間Ｔ３で抑制されている（最小値が大きい）ので、期間Ｔ４となってＩＧＢＴ１２Ｄのゲート電流が増加しても、図３（ｂ）に示すようにアノード・カソード電流Ｉｋの増加が緩やかとなり、これによりアノード・カソード間電圧Ｖａｋも跳ね上がることなく振動が抑制された状態で緩やかに増加し、発振を確実に抑制することができる。
【００４６】
このように、上記第１の実施形態によると、ＩＧＢＴ１２Ｄをオフ状態からターンオン状態に移行させる場合に、ＩＧＢＴ１２Ｄの主端子間電圧Ｖｃｅを電圧検出部１７Ｄで直接検出し、検出した主端子間検出電圧Ｖｄｄを駆動様態変更部１８Ｄに供給する。このため、駆動様態変更部１８Ｄで、主端子間検出電圧Ｖｄｄに基づいて実際の主端子間電圧Ｖｃｅの変化に応じた駆動様態を正確に設定することができる。すなわち、駆動様態変更部１８Ｄは、第１比較器３１および第２比較器３２と、論理和回路３３と、論理反転回路３４とを設けるだけで、微分回路等の複雑な回路を設けることなく簡易な構成とすることができる。
【００４７】
そして、第１比較器３１の第１基準電圧Ｖｒｅｆ１をターンオン抵抗部２３ａが低抵抗値であるときのターンオン初期期間Ｔ２を終了して対向アームのＦＷＤ１３Ｕの逆回復動作に移行する際のＩＧＢＴ１２Ｄの主端子間電圧Ｖｃｅに対応する電圧Ｖｄｄに設定し、第２比較器３２の第２基準電圧Ｖｒｅｆ２をターンオン抵抗部２３ａが低抵抗値から高抵抗値に切り換えられたときの逆回復動作開始期間Ｔ３を終了して逆回復動作継続期間Ｔ４に移行する際のＩＧＢＴ１２Ｄの主端子間電圧Ｖｃｅに対応する電圧Ｖｄｄに設定する。これにより、対向アームのＦＷＤ１３Ｕの逆回復動作開始期間Ｔ３を正確に判断することができ、この逆回復動作開始期間Ｔ３の期間だけターンオン抵抗部２３ａのＮチャネルＭＯＳＦＥＴ２４をオフ状態としてターンオン抵抗部２３ａの抵抗値を高抵抗値に設定することができる。
【００４８】
このため、ＦＷＤ１３Ｕの逆回復動作時のアノード・カソード間電圧Ｖａｋの跳ね上がりを抑制することができ、逆回復動作時に発振状態を生じることを確実に抑制できる。しかも、ＩＧＢＴ１２Ｄのコレクタ電流Ｉｃが立ち上がってから中間程度まで上昇したときに、ＦＷＤ１３Ｕの逆回復動作開始期間Ｔ３（例えば０．２μｓ程度）に達し、この逆回復動作開始期間Ｔ３のみＩＧＢＴ１２Ｄのゲート電流を絞り込むので、ＩＧＢＴ１２Ｄのコレクタ電流ＩｃのｄＩ／ｄｔ減少への影響が少なく、ＩＧＢＴ１２Ｄのスイッチング損失の低下を抑制することができる。
【００４９】
また、ゲート電圧を検出する場合に比べ、本発明に係るＩＧＢＴ１２Ｄの主端子間電圧Ｖｃｅを検出する方式は、ＩＧＢＴ１２Ｄの状態をより直接検知しているので、ＩＧＢＴ１２Ｄの状態変化に対してより適切に対処することができる。
次に、本発明の一態様である電圧駆動型半導体素子のゲート駆動回路の第２の実施形態について図８および図９を伴って説明する。
【００５０】
この第２の実施形態では、ゲート駆動部１６Ｕおよび１６Ｄの駆動様態を、抵抗を使用することなく変更するようにしたものである。
すなわち、第２の実施形態では、ゲート駆動部１６Ｕおよび１６Ｄを、図８に示すように、前述した第１の実施形態における図２の構成において、ＮチャネルＭＯＳＦＥＴ２２ａとゲート抵抗Ｒｇ２およびＮチャネルＭＯＳＦＥＴ２４の直列回路とを省略し、これに代えてゲート抵抗Ｒｇ１とＰチャネルＭＯＳＦＥＴ２０ｂとの間にＮチャネルＭＯＳＦＥＴ４１および４２を並列に接続した構成とされている。
【００５１】
ここで、ＮチャネルＭＯＳＦＥＴ４１および４２の電流駆動能力は、ＮチャネルＭＯＳＦＥＴ４１のドレイン電流Ｉｄが、図９（ａ）で破線図示の特性線Ｌ３１に示すように、ドレイン・ソース間電圧Ｖｄｓが０であるときに０〔Ａ〕であり、これからドレイン・ソース間電圧Ｖｄｓが増加するときに、増加開始時に０．５〔Ａ〕まで放物線状に増加し、その後ドレイン・ソース間電圧Ｖｄｓの増加にかかわらず０．５〔Ａ〕を維持する低電流駆動能力に設定されている。
【００５２】
一方、ＮチャネルＭＯＳＦＥＴ４２のドレイン電流Ｉｄは、図９（ａ）で実線図示の特性線Ｌ３２で示すように、ドレイン・ソース間電圧Ｖｄｓが０であるときに０〔Ａ〕であり、これからドレイン・ソース間電圧Ｖｄｓが増加すると急峻に２〔Ａ〕程度まで増加し、その後ドレイン・ソース間電圧Ｖｄｓの増加に応じて緩やかに増加するものであって、ＮチャネルＭＯＳＦＥＴ２０ａの低電流駆動能力に比較して４倍程度高い高電流駆動能力に設定されている。
【００５３】
そして、ＮチャネルＭＯＳＦＥＴ４２のゲートに第１の実施形態と同様の構成を有する駆動様態変更部１８Ｕおよび１８Ｄから駆動様態変更信号が入力されている。このため、ＮチャネルＭＯＳＦＥＴ４２は対向アームのＦＷＤが逆回復動作を開始する期間Ｔ３のみオフ状態に制御され、他の期間Ｔ１、Ｔ２およびＴ４ではオン状態に制御される。このため、ＮチャネルＭＯＳＦＥＴ４２がオン状態であるときには、低電流駆動能力のＮチャネルＭＯＳＦＥＴ４１と高電流駆動能力のＮチャネルＭＯＳＦＥＴ４２とが並列に接続されるので、図９（ｂ）で実線図示の特性線Ｌ３３で示すように、両者の電流駆動能力を加算した電流駆動能力となる。
【００５４】
この第２の実施形態によると、ゲート駆動部１６Ｕおよび１６Ｄで、ＩＧＢＴ１２Ｕおよび１２Ｄのゲートをターンオン駆動する駆動電流能力を決定する要素として、ゲート抵抗Ｒｇ１と、２つのＮチャネルＭＯＳＦＥＴ４１，４２が存在する。
ＩＧＢＴ１２Ｕおよび１２Ｄのターンオン初期期間Ｔ２では、ＮチャネルＭＯＳＦＥＴ４１および４２がともにオン状態に制御されることでＩＧＢＴ１２Ｕおよび１２Ｄのターンオンが開始される。このときのゲート電流は、ゲート抵抗Ｒｇ１の抵抗値とＮチャネルＭＯＳＦＥＴ４１および４２のオン抵抗の和としての抵抗成分とこの抵抗成分に係る電圧によって決定される。
【００５５】
このうち電圧は、直流電源２１ａの電源電圧からＩＧＢＴ１２Ｕ又は１２Ｄのゲート・エミッタ間に印加される電圧を引いたものとなる。ＩＧＢＴ１２Ｕ又は１２Ｄのゲート・エミッタ間電圧はオン時過渡的に変化するため、抵抗部分に係る電圧もオン動作時、時々刻々変化する。
この電圧変化のため、ＮチャネルＭＯＳＦＥＴ４１および４２のドレイン・ソース間には当初大きな電圧が印加されることになり、飽和領域での動作となりオン抵抗は大きく、ゲート抵抗Ｒｇ１と同等の大きさになる。
【００５６】
そのため、ゲート電流はＮチャネルＭＯＳＦＥＴ４１および４２のオン抵抗（＝駆動能力）とゲート抵抗Ｒｇ１とで決定されることになる。したがって、ＮチャネルＭＯＳＦＥＴ４１および４２の電流駆動能力の和とＮチャネルＭＯＳＦＥＴ４１のみによる電流駆動能力の差でゲート電流に差異を生じさせることができる。
したがって、駆動様態変更部１８Ｕおよび１８Ｄで対向アームのＦＷＤが逆回復動作を開始する期間Ｔ３でのみＮチャネルＭＯＳＦＥＴ４２をオフ状態とし、その他の期間Ｔ１、Ｔ２およびＴ４でＮチャネルＭＯＳＦＥＴ４２をオン状態とすることで、対向アームのＦＷＤが逆回復動作を開始する期間Ｔ３のみゲート電流を絞ることで、前述した第１の実施形態と同様にＩＧＢＴ１２Ｕおよび１２Ｄのスイッチング損失の低下を抑制しながらＦＷＤの逆回復動作時の振動の発生を抑制することができる。
【００５７】
しかも、この第２の実施形態では、ゲート駆動部１６Ｕおよび１６Ｄでの駆動様態の変更が並列抵抗を設けることなく、ＮチャネルＭＯＳＦＥＴ４２のオン・オフによって変更することができ、ＮチャネルＭＯＳＦＥＴ４１、４２は抵抗に比較して基板上の素子構成面積を小さくすることができるので、ゲート駆動部１６Ｕおよび１６Ｄのチップサイズを小さくして小型化することができ、全体のゲート駆動回路も小型化することができる。
【００５８】
次に、本発明の一態様である電圧駆動型半導体素子のゲート駆動回路の第３の実施形態について図１０を伴って説明する。
この第３の実施形態では、ゲート駆動部１６Ｕおよび１６Ｄを、抵抗素子を用いることなく構成するようにしたものである。
すなわち、第３の実施形態では、図１０に示すように、前述した第１の実施形態において、ターンオン抵抗部２３ａのゲート抵抗Ｒｇ１を電流駆動能力が小さく抵抗として動作するゲートをドレインに接続したＮチャネルＭＯＳＦＥＴ５１に置換し、ＮチャネルＭＯＳＦＥＴ２４およびゲート抵抗Ｒｇ２の直列回路を電流駆動能力が大きいＮチャネルＭＯＳＦＥＴ５２に置換し、さらに、ターンオフ抵抗２３ｂを電流駆動能力が大きく抵抗として動作する、ゲートをドレインに接続したＰチャネルＭＯＳＦＥＴ５３に置換した構成を有する。
【００５９】
そして、ＮチャネルＭＯＳＦＥＴ５２のゲートが駆動様態変更部１８Ｕおよび１８Ｄに接続されて駆動様態変更信号が供給される。
この第３の実施形態によると、ターンオン抵抗部２３ａのＮチャネルＭＯＳＦＥＴ５２が駆動様態変更部１８Ｕ又は１８Ｄによって、前述した図３の期間Ｔ１、Ｔ２およびＴ４でオン状態に制御され、対向アームのＦＷＤ１３Ｄ又は１３Ｕが逆回復動作を開始する期間Ｔ３でのみオフ状態に制御される。
【００６０】
このため、期間Ｔ２およびＴ４でＩＧＢＴ１２Ｕ又は１２Ｄに対して大きなゲート電流を供給し、期間Ｔ３でゲート電流を絞ることができ、前述した第１および第２の実施形態と同様にＩＧＢＴ１２Ｕおよび１２Ｄのスイッチング損失の低下を抑制しながらＦＷＤの逆回復動作時の振動の発生を抑制することができる。
そして、第３の実施形態では、ターンオン抵抗部２３ａがＮチャネルＭＯＳＦＥＴ５１および５２で構成され、同様にターンオフ抵抗２３ｂがＰチャネルＭＯＳＦＥＴ５３で構成されているので、ターンオン用ゲート抵抗素子およびターンオフ用ゲート抵抗素子を用いることなくゲート駆動部１６Ｕおよび１６Ｄを構成することができる。このため、ゲート駆動部１６Ｕおよび１６Ｄの構成を第１の実施形態および第２の実施形態に比較してより小型化することができ、チップサイズを小さくすることができる。
【００６１】
なお、上記第１〜第３の実施形態においては、本発明の一態様である電圧駆動型半導体素子のゲート駆動回路を三相インバータに適用した場合について説明したが、これに限定されるものではなく、単相インバータやチョッパ回路等の種々の電力変換装置に適用することができる。
【符号の説明】
【００６２】
１０…直流電源、１１Ｕ…上アーム、１１Ｄ…下アーム、１２Ｕ，１２Ｄ…ＩＧＢＴ、１３Ｕ，１３Ｄ…ＦＷＤ、１４Ｕ，１４Ｄ…ゲート駆動回路、１５…負荷、１６Ｕ，１６Ｄ…ゲート駆動部、１７Ｕ，１７Ｄ…電圧検出部、１８Ｕ，１８Ｄ…駆動様態変更部、２１ａ，２１ｂ…直流電源、２２ａ…ＮチャネルＭＯＳＦＥＴ，２２ｂ…ＰチャネルＭＯＳＦＥＴ、２３ａ…ターンオン抵抗部、２３ｂ…ターンオフ抵抗、Ｒｇ１，Ｒｇ２…ゲート抵抗、２４…ＮチャネルＭＯＳＦＥＴ、３１…第１比較器、３２…第２比較器、３３…論理和回路、３４…論理反転回路、４１，４２…ＮチャネルＭＯＳＦＥＴ、５１，５２…ＮチャネルＭＯＳＦＥＴ、５３…ＰチャネルＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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