(57)【要約】【課題】オフセットを精度よく調整する。【解決手段】同一サイズのマスクパターンで形成される複数のトランジスタｔｒ１〜ｔｒ４をそれぞれ有する、トランジスタ群Ｇ１とトランジスタ群Ｇ２を含み、第１の入力電圧と第２の入力電圧との差を増幅する差動増幅部１１を形成し（ステップＳａ）、トランジスタ群Ｇ１またはトランジスタ群Ｇ２に含まれ、配置位置によってトランジスタ特性が異なる複数のトランジスタｔｒ１〜ｔｒ４の中で、有効にするトランジスタを選択することで、トランジスタ群Ｇ１とトランジスタ群Ｇ２のトランジスタ特性の差に基づく差動増幅部１１のオフセットを調整する制御部１２を形成する（ステップＳｂ）。【選択図】図１
2016019026.tif 000002
【特許請求の範囲】
【請求項１】
同一サイズのマスクパターンで形成される複数のトランジスタをそれぞれ有する、第１のトランジスタ群と第２のトランジスタ群を含み、第１の入力電圧と第２の入力電圧との差を増幅する差動増幅部を形成し、
前記第１のトランジスタ群または前記第２のトランジスタ群に含まれ、配置位置によってトランジスタ特性が異なる前記複数のトランジスタの中で、有効にするトランジスタを選択することで、前記第１のトランジスタ群と前記第２のトランジスタ群のトランジスタ特性の差に基づく前記差動増幅部のオフセットを調整する制御部を形成する、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のトランジスタ群は前記第１の入力電圧が入力される正極性側入力端子と接続し、前記第２のトランジスタ群は前記第１の入力電圧が入力される負極性側入力端子と接続し、前記第１のトランジスタ群と前記第２のトランジスタ群は、前記差動増幅部の差動対トランジスタを形成しており、
前記制御部は、前記第１のトランジスタ群と前記第２のトランジスタ群で有効にするトランジスタの組み合わせを選択することで、前記オフセットを調整する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記差動増幅部は、
第１の電源電圧と、前記第１の電源電圧よりも低い第２の電源電圧とで駆動し、
正極性側入力端子と負極性側入力端子とが短絡した状態で、かつ、前記第１のトランジスタ群から、第１の閾値電圧となる第１のトランジスタが選択され、前記第２のトランジスタ群から、第２の閾値電圧となる第２のトランジスタが選択されている状態で、前記差動増幅部の出力電圧が、前記第１の電源電圧に達する場合、
前記制御部は、前記第１の閾値電圧より低い閾値電圧となるトランジスタを前記第１のトランジスタ群から選択して有効にする処理、または前記第２の閾値電圧より高い閾値電圧となるトランジスタを前記第２のトランジスタ群から選択して有効にする処理の少なくとも一方を行って、前記オフセットを調整する、
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記差動増幅部は、
第１の電源電圧と、前記第１の電源電圧よりも低い第２の電源電圧とで駆動し、
正極性側入力端子と負極性側入力端子とが短絡した状態で、かつ、前記第１のトランジスタ群から、第１の閾値電圧となる第１のトランジスタが選択され、前記第２のトランジスタ群から、第２の閾値電圧となる第２のトランジスタが選択されている状態で、前記差動増幅部の出力電圧が、前記第２の電源電圧に達する場合、
前記制御部は、前記第１の閾値電圧より高い閾値電圧となるトランジスタを前記第１のトランジスタ群から選択して有効にする処理、または前記第２の閾値電圧より低い閾値電圧となるトランジスタを前記第２のトランジスタ群から選択して有効にする処理の少なくとも一方を行って、前記オフセットを調整する、
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記差動増幅部の出力電圧と、第１の基準電圧とを比較して、前記出力電圧が前記第１の基準電圧を下回る場合は、第１の電圧を出力する第１の比較部と、
前記出力電圧と、前記第１の基準電圧よりも低い第２の基準電圧とを比較して、前記出力電圧が前記第２の基準電圧を上回る場合は、第２の電圧を出力する第２の比較部と、をさらに備え、
前記制御部は、正極性側入力端子と負極性側入力端子とが短絡した状態で、前記出力電圧が前記第１、第２の電圧の間の設定範囲内にない場合は、前記出力電圧が前記設定範囲内に収まるように、前記第１のトランジスタ群または前記第２のトランジスタ群から有効にするトランジスタを選択して、前記オフセットを調整する、
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項６】
前記制御部は、前記出力電圧が前記設定範囲に収まるまでの時間が最も長くかかるトランジスタの組み合わせを選択することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記差動増幅部は、前記第１のトランジスタ群または前記第２のトランジスタ群からの有効にするトランジスタの選択によって前記オフセットが低減するように、
前記第１のトランジスタ群または前記第２のトランジスタ群が形成される拡散領域の周辺に、他の拡散領域、ポリシリコン領域、ウェル領域の少なくとも１つが所定の距離離して配置されている、
ことを特徴とする請求項１乃至６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記差動増幅部は、差動対トランジスタを駆動するカレントミラー回路を備え、
前記カレントミラー回路は、前記差動対トランジスタの正極性側入力端子側のトランジスタを駆動する第１のトランジスタ群と、前記差動対トランジスタの負極性側入力端子側のトランジスタを駆動する第２のトランジスタ群とを含み、
前記制御部は、前記第１、第２のトランジスタ群で、有効にするトランジスタの組み合わせを選択することで、前記オフセットを調整する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記差動増幅部は、差動対トランジスタの電流源となる定電流回路を備え、
前記定電流回路は、前記差動対トランジスタの正極性側入力端子側のトランジスタの電流を流す第１のトランジスタ群と、前記差動対トランジスタの負極性側入力端子側のトランジスタの電流を流す第２のトランジスタ群とを含み、
前記制御部は、前記第１、第２のトランジスタ群で、有効にするトランジスタの組み合わせを選択することで、前記オフセットを調整する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
同一サイズのマスクパターンで形成される複数のトランジスタをそれぞれ有する、第１のトランジスタ群と第２のトランジスタ群を含み、第１の入力電圧と第２の入力電圧との差を増幅する差動増幅部と、
前記第１のトランジスタ群または前記第２のトランジスタ群に含まれ、配置位置によってトランジスタ特性が異なる前記複数のトランジスタの中で、有効にするトランジスタを選択することで、前記第１のトランジスタ群と前記第２のトランジスタ群のトランジスタ特性の差に基づく前記差動増幅部のオフセットを調整する制御部と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
差動増幅回路では、差動対を構成するトランジスタの特性に由来して、オフセット電圧が生じる。オフセット電圧が大きいと、誤差要因となって回路動作に影響を与えるおそれがあるので、オフセット電圧の抑制化が行われる。
【０００３】
例えば、サイズの異なるトランジスタを複数設け、オフセット電圧に応じて、接続するトランジスタを選択して、オフセット電圧を調整する技術が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８４０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、近年の半導体装置を製造する微細プロセスでは、トランジスタのサイズはある程度限定されるため、生成可能なトランジスタサイズの差異には限度がある。このため、上記のような、異なるトランジスタサイズの組み合わせでオフセット電圧を調整する技術では、精度よくオフセット電圧を調整することは困難である。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、同一サイズのマスクパターンで形成される複数のトランジスタをそれぞれ有する、第１のトランジスタ群と第２のトランジスタ群を含み、第１の入力電圧と第２の入力電圧との差を増幅する差動増幅部を形成し、前記第１のトランジスタ群または前記第２のトランジスタ群に含まれ、配置位置によってトランジスタ特性が異なる前記複数のトランジスタの中で、有効にするトランジスタを選択することで、前記第１のトランジスタ群と前記第２のトランジスタ群のトランジスタ特性の差に基づく前記差動増幅部のオフセットを調整する制御部を形成する、半導体装置の製造方法が提供される。
【０００７】
また、発明の一観点によれば、同一サイズのマスクパターンで形成される複数のトランジスタをそれぞれ有する、第１のトランジスタ群と第２のトランジスタ群を含み、第１の入力電圧と第２の入力電圧との差を増幅する差動増幅部と、前記第１のトランジスタ群または前記第２のトランジスタ群に含まれ、配置位置によってトランジスタ特性が異なる前記複数のトランジスタの中で、有効にするトランジスタを選択することで、前記第１のトランジスタ群と前記第２のトランジスタ群のトランジスタ特性の差に基づく前記差動増幅部のオフセットを調整する制御部と、を有する半導体装置が提供される。
【発明の効果】
【０００８】
開示の半導体装置の製造方法および半導体装置によれば、オフセットを精度よく調整できる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置およびその製造方法の一例を示す図である。
【図２】差動増幅回路の一例を示す図である。
【図３】ＮチャネルＭＯＳＦＥＴの断面構造の一例を示す図である。
【図４】複数のトランジスタを基板上に形成した場合の断面構造の一例を示す図である。
【図５】図４をＡ方向から見た形状を示す図である。
【図６】トランジスタの配置位置と閾値電圧との関係の一例を示す図である。
【図７】第２の実施の形態の半導体装置の一例を示す図である。
【図８】差動対トランジスタおよび周辺回路の一例を示す図である。
【図９】トランジスタのレイアウト形状の一例を示す図である。
【図１０】トランジスタの配置例を示す図である。
【図１１】トランジスタの配置位置と閾値電圧との関係の一例を示す図である。
【図１２】オフセット電圧調整の動作例を示すフローチャートである。
【図１３】第３の実施の形態の半導体装置の一例を示す図である。
【図１４】アンプ出力信号のレベル変化を示す図である。
【図１５】オフセット電圧調整の動作を示すフローチャートである。
【図１６】トランジスタ特性に変化を生じさせるレイアウト形状の例を示す図である。
【図１７】差動対トランジスタおよび周辺回路を示す図である。
【図１８】差動対トランジスタおよび周辺回路を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図面を参照して説明する。
（第１の実施の形態）
図１は半導体装置およびその製造方法の一例を示す図である。
【００１１】
本実施の形態の半導体装置１０の製造方法では、まず、差動増幅部１１が形成される（ステップＳａ）。
差動増幅部１１は、２つの入力電圧（図示せず）の差を増幅するものである。差動増幅部１１は、同一サイズのマスクパターンで形成される複数のトランジスタをそれぞれ有するトランジスタ群Ｇ１、Ｇ２を含む。同一サイズのマスクパターンで形成されることで、トランジスタ群Ｇ１、Ｇ２に含まれる各トランジスタの大きさ（ゲートサイズなど）などは、ほぼ同じサイズとなる。
【００１２】
次に、差動増幅部１１のオフセット調整が行う制御部１２が形成される（ステップＳｂ）。
制御部１２は、トランジスタ群Ｇ１またはトランジスタ群Ｇ２に含まれ、配置位置によってトランジスタ特性が異なる複数のトランジスタのうち、有効にするトランジスタを変更する。制御部１２は、これにより、トランジスタ群Ｇ１とトランジスタ群Ｇ２のトランジスタ特性の差に基づく、差動増幅部１１のオフセットを調整する。なお、制御部１２は、差動増幅部１１と同じタイミング、または異なるタイミングで製造される。
【００１３】
なお、有効にするトランジスタとは、ゲートにそのトランジスタをオンする電圧が印加されたときに、ドレイン‐ソース電流が流れるトランジスタを意味する。詳細は後述するが、トランジスタには直列に選択用のトランジスタが接続されており、制御部１２は、その選択用のトランジスタをオンにするかオフにするかで、それに接続されるトランジスタを有効、または無効とする。
【００１４】
図１に示すトランジスタ群Ｇ１では、例えば、拡散領域１ａにソース（Ｓ）、拡散領域２ａにドレイン（Ｄ）が形成され、ポリシリコン３ａでゲート（Ｇ）が形成されて、トランジスタｔｒ１〜ｔｒ４が形成されている。トランジスタ群Ｇ２についても同様である。このようなレイアウトにおいて、トランジスタｔｒ１〜ｔｒ４は設計上同一サイズであっても（同じサイズのマスクパターンで形成されても）、配置位置によってトランジスタ特性は異なってくる。
【００１５】
図１には、トランジスタ特性の１つである閾値電圧Ｖｔｈの配置位置依存性の例が示されている。座標の横軸はトランジスタの配置位置、縦軸は閾値電圧Ｖｔｈである。
ここで、位置Ｐ１にトランジスタｔｒ１、位置Ｐ２にトランジスタｔｒ２、位置Ｐ３にトランジスタｔｒ３、位置Ｐ４にトランジスタｔｒ４が配置されているとすると、閾値電圧Ｖｔｈは、トランジスタｔｒ１〜ｔｒ４のそれぞれで、互いに異なる。図１の例では、トランジスタ群Ｇ２に近い位置にあるトランジスタｔｒ４の閾値電圧が最も小さくなっている。
【００１６】
第１の実施の形態の半導体装置１０及びその製造方法では、差動増幅部１１のオフセット調整時、配置位置で特性が異なる同一サイズの複数のトランジスタを備えた２つのトランジスタ群Ｇ１、Ｇ２で、有効にするトランジスタの組み合わせを変える。配置位置の違いによるトランジスタ特性の差異は、微小なものである。そのため、各トランジスタ間の微小な特性差に基づき精度よくオフセットの調整ができるようになる。これによって、微小なオフセットまで精度よく抑制することが可能になる。
【００１７】
次にオフセット調整の一例についてより詳しく説明する。最初に、差動増幅回路（オペアンプ）に生じるオフセット電圧の例について説明する。
図２は差動増幅回路の一例を示す図である。差動増幅回路２は、差動対を形成するトランジスタＴｒａ、Ｔｒｂ（以下差動対トランジスタＴｒａ、Ｔｒｂと呼ぶ場合もある）、抵抗Ｒ１、Ｒ２およびトランジスタＴｒｃを備える。なお、トランジスタＴｒａ、Ｔｒｂ、Ｔｒｃには、ＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用した例を示している。
【００１８】
各素子の接続関係を記すと、抵抗Ｒ１の一端は、電源＋Ｖと、抵抗Ｒ２の一端と接続する。抵抗Ｒ１の他端は、出力端子Ｏｕｔ１と、トランジスタＴｒａのドレインと接続し、抵抗Ｒ２の他端は、出力端子Ｏｕｔ２と、トランジスタＴｒｂのドレインと接続する。
【００１９】
トランジスタＴｒａのゲートは、入力端子Ｉｎ１に接続し、トランジスタＴｒｂのゲートは、入力端子Ｉｎ２に接続する。トランジスタＴｒａのソースは、トランジスタＴｒｃのドレインと、トランジスタＴｒｂのソースと接続する。
【００２０】
トランジスタＴｒｃのゲートは、駆動信号Ｖｃが入力する駆動端子と接続し、トランジスタＴｒｃのソースは、電源−Ｖと接続する。
上記の差動増幅回路２は、トランジスタ特性が同一と見込まれる２つのトランジスタＴｒａ、Ｔｒｂを対称形に組み、両方のソースを接続して、トランジスタＴｒｃを介して負極性側の電源に接続している。
【００２１】
また、動作としては、入力端子Ｉｎ１、Ｉｎ２に加えた信号電圧Ｖin１、Ｖin２との差が増幅され、その値は、出力端子Ｏｕｔ１とＯｕｔ２に現れる出力電圧Ｖout１、Ｖout２との差になる（通常は、差動出力をさらに増幅して出力し、負帰還をかけて使用する）。
【００２２】
ここで、理想では、信号電圧Ｖin１、Ｖin２との電位が同じであれば、出力電圧Ｖout１、Ｖout２も等しくなるので出力電圧は０になる。
しかし、実際には、差動対トランジスタＴｒａ、Ｔｒｂの特性は、素子ばらつきにより同一の特性となることはないため、数mV〜数10mV程度の直流電圧が出力されてしまう。
【００２３】
この直流電圧はオフセット電圧と呼ばれる。また、オフセット電圧は、差動対トランジスタＴｒａ、Ｔｒｂそれぞれの閾値電圧の差に略等しくなる。
なお、閾値電圧とは、ＮチャネルＭＯＳＦＥＴの場合、ゲート電圧を増加させていった場合に、ソースとドレインとの間に電流が流れ始めるときのゲート電圧のことである。または、ゲート電圧を低減させていった場合に、ソースとドレインとの間の電流の流れが停止するときのゲート電圧のことである。
【００２４】
次にトランジスタの断面構造について説明する。なお、以降では、差動対トランジスタはＮチャネルＭＯＳＦＥＴを使用するものとして説明する。
図３はＮチャネルＭＯＳＦＥＴの断面構造の一例を示す図である。
【００２５】
Ｐ型シリコン基板１００にＮ型拡散層１０１ｓ、１０１ｄが形成されている。また、ソース／ドレイン部分では、Ｎ型拡散層１０１ｓ、１０１ｄ上に電極１０２ｓ、１０２ｄが形成されている。
【００２６】
さらに、ゲート部分では、２つの対向するＮ型拡散層１０１ｓ、１０１ｄの間の酸化膜（ＳｉＯ2）１０３上にゲート電極としてポリシリコン（多結晶シリコン）１０３ｇが形成されている。
【００２７】
ちなみに、ＮチャネルＭＯＳＦＥＴの場合、ゲートに正電位を印加すると、ゲート直下のＰ型シリコン基板の表面のＰ型拡散層がＮ型に反転し、これがソースとドレイン間で電流が流れる道（チャネル）として形成されることになる。
【００２８】
また、ゲートへの印加電圧が大きくなると、ドレイン−ソース間に電流が流れやすくなり、チャネルの長さが短くなるほど、またはゲート酸化膜の厚みが薄いほど、電流特性は向上することになる。
【００２９】
また、ひずみを利用したトランジスタの場合には、図３の構造の上に応力膜が形成される。
図４は複数のトランジスタを基板上に形成した場合の断面構造の一例を示す図である。Ｐ型シリコン基板１００に対して、図３で示したトランジスタと同一サイズのトランジスタを複数形成した場合の断面の模式図を示している。なお、図４をＡ方向から見た形状を図５に示す。
【００３０】
トランジスタ群ｇａ１では、Ｐ型シリコン基板１００上に拡散層１０１ｓ−１〜１０１ｓ−３、１０１ｄ−１、１０１ｄ−２が形成されている。拡散層１０１ｓ−１〜１０１ｓ−３はソース（Ｓ）となり、拡散層１０１ｄ−１、１０１ｄ−２は、ドレイン（Ｄ）となっている。
【００３１】
また、拡散層１０１ｓ−１、１０１ｄ−１の間に形成されるポリシリコン１０３ｇ−１がゲートとなり、拡散層１０１ｄ−１、１０１ｓ−２の間に形成されるポリシリコン１０３ｇ−２がゲートとなっている。なお、ゲート酸化膜については図示を省略している。
【００３２】
さらに、拡散層１０１ｓ−２、１０１ｄ−２の間に形成されるポリシリコン１０３ｇ−３がゲートとなり、拡散層１０１ｄ−２、１０１ｓ−３の間に形成されるポリシリコン１０３ｇ−４がゲートとなっている。
【００３３】
次にトランジスタ群の配置位置と、トランジスタ特性との関係について説明する。トランジスタ特性としては、トランジスタの閾値電圧を例にして説明する。
図６はトランジスタの配置位置と閾値電圧との関係の一例を示す図である。座標の横軸はトランジスタの配置位置、縦軸は閾値電圧Ｖｔｈである。
【００３４】
トランジスタ群ｇａ１には、設計上同一サイズの４つのトランジスタＴｒａ−１〜Ｔｒａ−４が形成されており、トランジスタ群ｇｂ１にも、設計上同一サイズの４つのトランジスタＴｒｂ−１〜Ｔｒｂ−４が形成されている。また、トランジスタ群ｇａ１、ｇｂ１は、近接して配置されている。
【００３５】
このようなレイアウト形状において、トランジスタ群ｇａ１について見ると、トランジスタ群ｇａ１の拡散領域ｒ１の周囲には、他の拡散領域はない。これに対し、トランジスタ群ｇａ１の拡散領域ｒ２には、他の拡散領域としてトランジスタ群ｇｂ１の拡散領域が近接して位置している。
【００３６】
ここで、位置ｐ１に配置しているトランジスタＴｒａ−１の閾値電圧をＶｔｈ１、位置ｐ２に配置しているトランジスタＴｒａ−２の閾値電圧をＶｔｈ２とする。また、位置ｐ３に配置しているトランジスタＴｒａ−３の閾値電圧をＶｔｈ３、位置ｐ４に配置しているトランジスタＴｒａ−４の閾値電圧をＶｔｈ４とする。
【００３７】
すると、位置ｐ１〜ｐ４に配置されたトランジスタＴｒａ−１〜Ｔｒａ−４のそれぞれの閾値電圧Ｖｔｈ１〜Ｖｔｈ４は、図に示すように互いに異なることになる。
このように、トランジスタＴｒａ−１〜Ｔｒａ−４は、サイズが同一であっても、拡散領域ｒ１から拡散領域ｒ２の間に並んで配置されているトランジスタＴｒａ−１〜Ｔｒａ−４は、周囲から受ける応力の差により、閾値電圧には差が表れることになる。トランジスタ群ｇｂ１のトランジスタＴｒｂ−１〜Ｔｒｂ−４についても同様に、各閾値電圧は異なることになる。
【００３８】
上記のように、トランジスタの閾値電圧Ｖｔｈは、トランジスタの配置位置によって変化する。また、図２で述べたように、差動増幅回路２のオフセット電圧は、差動対のトランジスタＴｒａ、Ｔｒｂの閾値電圧の差として見てよい。
【００３９】
したがって、閾値電圧の差が０に近づくようなトランジスタを、トランジスタ群ｇａ１、ｇｂ１のそれぞれの中から選択し（有効にし）、選択したトランジスタをトランジスタＴｒａ、Ｔｒｂとして使用すれば、オフセット電圧を抑制することが可能になる。
【００４０】
（第２の実施の形態）
図７は、第２の実施の形態の半導体装置の一例を示す図である。
第２の実施の形態の半導体装置２０は、アンプ２１、スイッチ部２２、インバータ２３および制御回路２４を備える。なお、アンプ２１は、図１の差動増幅部１１に対応し、制御回路２４は、図１の制御部１２に対応する。
【００４１】
アンプ２１は、入力端子ＩＰ（正極性側入力端子）に入力される信号ＳIPと、入力端子ＩＭ（負極性側入力端子）に入力される信号ＳIMとの電圧差を増幅して出力する。
なお、アンプ２１は、差動対を形成するトランジスタを複数有しており、制御回路２４からの指示に基づいて、オフセット電圧を抑制するための適切なトランジスタが選択される。
【００４２】
インバータ２３は、アンプ２１の出力の論理レベルを反転して制御回路２４に送信する。制御回路２４は、オフセット電圧の調整時、アンプ２１からインバータ２３を介してフィードバックされた出力信号（オフセット電圧）をモニタし、モニタ結果に基づき、アンプ２１に対してオフセット電圧の調整を行う。また、制御回路２４は、スイッチ部２２に対して、スイッチング制御を行う。
【００４３】
アンプ２１に対する制御として、制御回路２４は、アンプ２１内部の差動対トランジスタに対し、モニタしたオフセット電圧が低減するように、トランジスタ特性（閾値電圧）の異なるトランジスタを選択して、有効にするトランジスタの組み合わせを変更する。
【００４４】
また、スイッチ部２２に対する制御として、制御回路２４は、オフセット電圧の調整時、スイッチ部２２をＯＮにして、アンプ２１の入力端子ＩＰ、ＩＭ間を短絡する。また、オフセット調整を行わない通常運用時などは、スイッチ部２２をＯＦＦにして、アンプ２１の入力端子ＩＰ、ＩＭの接続を開放する。
【００４５】
このように、アンプ２１の入力端子を接続または非接続するスイッチング制御を行うことにより、オフセット電圧の調整、非調整を効率よく切り替えることが可能になる。
図８は差動対トランジスタおよび周辺回路の一例を示す図である。アンプ２１内部の差動対トランジスタは、対となる一方のトランジスタである、入力端子ＩＰ側のトランジスタ群ｇ１と、対となる他方のトランジスタである、入力端子ＩＭ側のトランジスタ群ｇ２とを備える。
【００４６】
トランジスタ群ｇ１は、同一サイズのマスクパターンで形成されたトランジスタＴｒ１〜Ｔｒ４を含み、トランジスタ群ｇ２は、同一サイズのマスクパターンで形成されたトランジスタＴｒ５〜Ｔｒ８を含む。
【００４７】
また、トランジスタ群ｇ１の上段に、トランジスタ群ｇｃ１が接続している。トランジスタ群ｇｃ１は、トランジスタＴｒｃ１〜Ｔｒｃ４を含み、制御回路２４から送信された選択信号に基づいて、トランジスタ群ｇ１のトランジスタＴｒ１〜Ｔｒ４の中から、所定のトランジスタを１以上選択して駆動する。
【００４８】
この場合、制御回路２４から送信された選択信号は、トランジスタＴｒｃ１〜Ｔｒｃ４のゲートに入力して、下段のトランジスタＴｒ１〜Ｔｒ４を選択する。例えば、入力端子ＩＰ側のトランジスタとして、トランジスタＴｒ１を有効にする場合は、トランジスタＴｒｃ１のゲートにトランジスタＴｒｃ１をオンにする選択信号が入力されることになる。
【００４９】
同様に、トランジスタ群ｇ２の上段に、トランジスタ群ｇｃ２が接続している。トランジスタ群ｇｃ２は、トランジスタＴｒｃ５〜Ｔｒｃ８を含み、制御回路２４からの選択信号に基づいて、トランジスタ群ｇ２のトランジスタＴｒ５〜Ｔｒ８の中から、所定のトランジスタを１以上選択して駆動する。
【００５０】
この場合、制御回路２４から送信された選択信号は、トランジスタＴｒｃ５〜Ｔｒｃ８のゲートに入力して、下段のトランジスタＴｒ５〜Ｔｒ８を選択する。例えば、入力端子ＩＭ側のトランジスタとして、トランジスタＴｒ５を有効にする場合は、トランジスタＴｒｃ５のゲートにトランジスタＴｒｃ５をオンにする選択信号が入力されることになる。
【００５１】
各トランジスタの接続関係を記すと、トランジスタＴｒ１〜Ｔｒ８それぞれのソースｓ１〜ｓ８は互いに接続し、ソースｓ１〜ｓ８は、図示しない回路素子を介して−Ｖ側の電源に接続される。
【００５２】
トランジスタＴｒｃ１〜Ｔｒｃ４それぞれのドレインｄｃ１〜ｄｃ４は互いに接続し、ドレインｄｃ１〜ｄｃ４は、図示しない回路素子を介して＋Ｖ側の電源に接続される。トランジスタＴｒｃ５〜Ｔｒｃ８それぞれのドレインｄｃ５〜ｄｃ８は互いに接続し、ドレインｄｃ５〜ｄｃ８は、図示しない回路素子を介して＋Ｖ側の電源に接続される。
【００５３】
また、トランジスタＴｒ１のドレインｄ１は、トランジスタＴｒｃ１のソースｓｃ１と接続し、トランジスタＴｒ２のドレインｄ２は、トランジスタＴｒｃ２のソースｓｃ２と接続する。
【００５４】
さらに、トランジスタＴｒ３のドレインｄ３は、トランジスタＴｒｃ３のソースｓｃ３と接続し、トランジスタＴｒ４のドレインｄ４は、トランジスタＴｒｃ４のソースｓｃ４と接続する。
【００５５】
また、トランジスタＴｒ５のドレインｄ５は、トランジスタＴｒｃ５のソースｓｃ５と接続し、トランジスタＴｒ６のドレインｄ６は、トランジスタＴｒｃ６のソースｓｃ６と接続する。
【００５６】
さらに、トランジスタＴｒ７のドレインｄ７は、トランジスタＴｒｃ７のソースｓｃ７と接続し、トランジスタＴｒ８のドレインｄ８は、トランジスタＴｒｃ８のソースｓｃ８と接続する。
【００５７】
図９はトランジスタのレイアウト形状の一例を示す図である。図８に示したトランジスタ回路構造のレイアウトの一例を示している。また、図８に示したトランジスタの各端子に対応する箇所には、図８と同じ符号を記している。
【００５８】
なお、図９ではレイアウトの都合上、図８に示した１つのトランジスタを、２つのトランジスタで形成した例を示している。
そのため、対となるゲート２本が、図８に示す１つのトランジスタの１つのゲートに該当している。すなわち、ゲート＃１ａ、＃１ｂは、トランジスタＴｒ１のゲートに該当し、ゲート＃２ａ、＃２ｂは、トランジスタＴｒ２のゲートに該当し、ゲート＃３ａ、＃３ｂは、トランジスタＴｒ３のゲートに該当している。さらに、ゲート＃４ａ、＃４ｂは、トランジスタＴｒ４のゲートに該当している。
【００５９】
また、ゲート＃５ａ、＃５ｂは、トランジスタＴｒ５のゲートに該当し、ゲート＃６ａ、＃６ｂは、トランジスタＴｒ６のゲートに該当し、ゲート＃７ａ、＃７ｂは、トランジスタＴｒ７のゲートに該当している。さらに、ゲート＃８ａ、＃８ｂは、トランジスタＴｒ８のゲートに該当している。
【００６０】
また、ゲート＃９ａ、＃９ｂは、トランジスタＴｒｃ１のゲートに該当し、ゲート＃１０ａ、＃１０ｂは、トランジスタＴｒｃ２のゲートに該当し、ゲート＃１１ａ、＃１１ｂは、トランジスタＴｒｃ３のゲートに該当している。さらに、ゲート＃１２ａ、＃１２ｂは、トランジスタＴｒｃ４のゲートに該当している。
【００６１】
また、ゲート＃１３ａ、＃１３ｂは、トランジスタＴｒｃ５のゲートに該当し、ゲート＃１４ａ、＃１４ｂは、トランジスタＴｒｃ６のゲートに該当し、ゲート＃１３ａ、＃１３ｂは、トランジスタＴｒｃ７のゲートに該当している。さらに、ゲート＃１６ａ、＃１６ｂは、トランジスタＴｒｃ８のゲートに該当している。
【００６２】
図１０はトランジスタの配置例を示す図である。上述のように、アンプ２１内部の差動対トランジスタは、対となる一方のトランジスタの入力端子ＩＰ側にトランジスタ群ｇ１を備え、対となる他方のトランジスタの入力端子ＩＭ側にトランジスタ群ｇ２を備えている。
【００６３】
ここで、回路ゲインなどの電気的特性は、一般的に、相互コンダクタンス（Ｇｍ）によって決定される。アンプ２１では、３つのトランジスタのマルチ接続による相互コンダクタンスで、所望の電気的特性を得るとした場合に、トランジスタ群ｇ１に対し、初期運用時に稼働させる、その３つのデフォルトのトランジスタを、トランジスタＴｒ１〜Ｔｒ３とする。また、トランジスタＴｒ４は、オフセット電圧調整用のトランジスタとして設けておく。
【００６４】
同様に、トランジスタ群ｇ２に対し、初期運用時に稼働させる３つのデフォルトのトランジスタを、トランジスタＴｒ６〜Ｔｒ８とする。また、トランジスタＴｒ５は、オフセット電圧調整用のトランジスタとして設けておく。
【００６５】
図１１はトランジスタの配置位置と閾値電圧との関係の一例を示す図である。座標の横軸はトランジスタの配置位置、縦軸は閾値電圧Ｖｔｈである。
トランジスタ群ｇ１に対して、位置ｐ１〜ｐ４それぞれにトランジスタＴｒ１〜Ｔｒ４が配置されているとする。また、トランジスタＴｒ１〜Ｔｒ４のそれぞれの閾値電圧をＶｔｈ１〜Ｖｔｈ４とする。この場合、閾値電圧の大きさは、Ｖｔｈ４＜Ｖｔｈ３＜Ｖｔｈ２＜Ｖｔｈ１である。
【００６６】
トランジスタ群ｇ２に対して、位置ｐ５〜ｐ８それぞれにトランジスタＴｒ５〜Ｔｒ８が配置されているとする。また、トランジスタＴｒ５〜Ｔｒ８のそれぞれの閾値電圧をＶｔｈ５〜Ｖｔｈ８とする。この場合、閾値電圧の大きさは、Ｖｔｈ８＜Ｖｔｈ７＜Ｖｔｈ６＜Ｖｔｈ５である。
【００６７】
ここで、オフセット電圧の調整時には、制御回路２４は、スイッチ部２２をオンして、アンプ２１の入力端子をショートさせる。このとき、アンプ２１の出力は、Ｖｄｄ（第１の電源電圧）またはＶｓｓ（第２の電源電圧）に振れる。アンプ２１の出力がＶｄｄになって、正のオフセット電圧が出力されたと制御回路２４にて判断されたとする。
【００６８】
この場合、制御回路２４は、入力端子ＩＰ側のトランジスタ群ｇ１の閾値電圧Ｖｔｈを下げるか、または、入力端子ＩＭ側のトランジスタ群ｇ２の閾値電圧Ｖｔｈを上げるかの少なくとも一方の調整を行うことになる。
【００６９】
まず、トランジスタ群ｇ１の閾値電圧Ｖｔｈを下げて、オフセット電圧の調整を行うものとする。初期運用時、入力端子ＩＰ側では、閾値電圧Ｖｔｈ１のトランジスタＴｒ１と、閾値電圧Ｖｔｈ２のトランジスタＴｒ２と、閾値電圧Ｖｔｈ３のトランジスタＴｒ３とが有効になっている。
【００７０】
したがって、制御回路２４は、例えば、トランジスタＴｒ１の代わりにトランジスタＴｒ４を有効にする。これにより、入力端子ＩＰ側のトランジスタとして、閾値電圧Ｖｔｈ４のトランジスタＴｒ４と、閾値電圧Ｖｔｈ２のトランジスタＴｒ２と、閾値電圧Ｖｔｈ１のトランジスタＴｒ３とが有効となる。
【００７１】
閾値電圧Ｖｔｈ４は、閾値電圧Ｖｔｈ１よりも低いから、オフセット調整後、入力端子ＩＰ側のトランジスタ群ｇ１の全体の閾値電圧は低下することになる。そして、このときに、アンプ２１の出力がＶｄｄからＶｓｓに移行すれば（Ｖｄｄ→Ｖｓｓ）、制御回路２４は、オフセット電圧が抑制されたと判断して、オフセット電圧の調整を完了する。
【００７２】
一方、上記のような調整でも、アンプ２１の出力がＶｓｓに到達しない場合は、制御回路２４は、トランジスタ群ｇ２において、有効とするトランジスタの組み合わせを変更して、入力端子ＩＭ側の方のトランジスタ群ｇ２の閾値電圧Ｖｔｈを上げる。
【００７３】
すなわち、初期運用時、入力端子ＩＭ側では、閾値電圧Ｖｔｈ６のトランジスタＴｒ６と、閾値電圧Ｖｔｈ７のトランジスタＴｒ７と、閾値電圧Ｖｔｈ８のトランジスタＴｒ８とが有効になっている。
【００７４】
したがって、制御回路２４は、例えば、トランジスタＴｒ７の代わりにトランジスタＴｒ５を有効にする。これにより、入力端子ＩＭ側のトランジスタとして、閾値電圧Ｖｔｈ６のトランジスタＴｒ６と、閾値電圧Ｖｔｈ５のトランジスタＴｒ５と、閾値電圧Ｖｔｈ８のトランジスタＴｒ８とが有効となる。
【００７５】
閾値電圧Ｖｔｈ５は、閾値電圧Ｖｔｈ７よりも高いから、オフセット調整後、入力端子ＩＭ側のトランジスタ群ｇ２の全体の閾値電圧は増加することになる。そして、このときに、アンプ２１の出力がＶｄｄからＶｓｓに移行すれば（Ｖｄｄ→Ｖｓｓ）、制御回路２４は、オフセット電圧が抑制されたと判断して、オフセット電圧の調整を完了する。
【００７６】
図１２はオフセット電圧調整の動作例を示すフローチャートである。
〔Ｓ１〕制御回路２４は、オフセット電圧の調整時、スイッチ部２２をＯＮして、アンプ２１の入力端子ＩＰ、ＩＭを短絡する。
【００７７】
〔Ｓ２〕制御回路２４は、アンプ２１の出力をモニタする。制御回路２４は、モニタ値が、前回オフセット電圧を調整したときの値と同じであればステップＳ６の処理を行い、モニタ値が、前回オフセット電圧を調整したときの値と異なる場合は、ステップＳ３の処理を行う。
【００７８】
〔Ｓ３〕制御回路２４は、モニタしたオフセット電圧（アンプ出力）のレベルを判断する。制御回路２４は、正のオフセット電圧の出力（Ｖｄｄ）を認識した場合は、ステップＳ４の処理を行い、負のオフセット電圧の出力（Ｖｓｓ）を認識した場合は、ステップＳ５の処理を行う。
【００７９】
〔Ｓ４〕制御回路２４は、オフセット電圧の調整制御として、入力端子ＩＰ側のトランジスタ群ｇ１の閾値電圧Ｖｔｈを上げる、または、入力端子ＩＭ側のトランジスタ群ｇ２の閾値電圧Ｖｔｈを下げるかの少なくとも一方の調整を行う。その後、制御回路２４は、ステップＳ２からの処理を繰り返す。
【００８０】
〔Ｓ５〕制御回路２４は、オフセット電圧の調整制御として、入力端子ＩＰ側のトランジスタ群ｇ１の閾値電圧Ｖｔｈを下げるか、または、入力端子ＩＭ側のトランジスタ群ｇ２の閾値電圧Ｖｔｈを上げるかの少なくとも一方の調整を行う。その後、制御回路２４は、ステップＳ２からの処理を繰り返す。
【００８１】
〔Ｓ６〕制御回路２４は、スイッチ部２２をＯＦＦして、アンプ２１の入力端子ＩＰ、ＩＭの接続を開放し、オフセット電圧の調整を終了する。
このように、制御回路２４は、配置位置に依存する入力端子ＩＰ、ＩＭに接続される、同一サイズのマスクパターンで形成された複数のトランジスタにおいて、有効にする組み合わせを変えて、閾値電圧を変更してオフセット電圧の調整を行う。同一サイズの複数のトランジスタは、配置位置によって閾値がわずかに異なるため、この微小な差異を利用することで、オフセット電圧の微調整が可能となる。そのため、精度よくオフセットを抑制することが可能になる。
【００８２】
（第３の実施の形態）
図１３は第３の実施の形態の半導体装置の一例を示す図である。
第３の実施の形態の半導体装置３０は、アンプ３１、スイッチ部３２、コンパレータ３３ａ（第１の比較部）、コンパレータ３３ｂ（第２の比較部）および制御回路３４を備える。
【００８３】
なお、アンプ３１は、図１の差動増幅部１１に対応し、制御回路３４は、図１の制御部１２に対応する。
アンプ３１は、入力端子ＩＰ（正極性側入力端子）に入力される信号ＳIPと、入力端子Ｉｍ（負極性側入力端子）に入力される信号ＳIMとの電圧差を増幅して出力する。
【００８４】
なお、アンプ３１は、差動対を形成するトランジスタを複数有しており、制御回路３４からの指示に基づいて、オフセット電圧を抑制するための適切なトランジスタが選択される。
【００８５】
コンパレータ３３ａ、３３ｂは、アンプ３１の出力信号のレベルと、基準信号のレベルとを比較し、比較結果に応じたレベルの信号を出力する。
アンプ３１の出力レベルをＶｏｕｔ、コンパレータ３３ａの基準レベルをＶｒｈ、コンパレータ３３ａの出力レベルをＶｃｐ１とすると、Ｖｒｈ≦Ｖｏｕｔの場合、Ｖｃｐ１＝Ｈ（High）レベルとなる。また、Ｖｒｈ＞Ｖｏｕｔの場合、Ｖｃｐ１＝Ｌ（Low）レベルとなる。
【００８６】
一方、コンパレータ３３ｂの基準レベルをＶｒｌ、コンパレータ３３ｂの出力レベルをＶｃｐ２とすると、Ｖｒｌ≦Ｖｏｕｔの場合、Ｖｃｐ２＝Ｈとなって、コンパレータ３３ｂの出力はＨレベルになる。また、Ｖｒｌ＞Ｖｏｕｔの場合、Ｖｃｐ２＝Ｌとなって、コンパレータ３３ｂの出力はＬレベルになる。なお、基準レベルＶｒｈは、基準レベルＶｒｌよりも高い。
【００８７】
制御回路３４は、オフセット電圧の調整時、コンパレータ３３ａ、３３ｂからフィードバックされた出力信号をモニタし、モニタ結果に基づき、アンプ３１に対してオフセット電圧の調整を行う。また、制御回路３４は、スイッチ部３２に対して、スイッチング制御を行う。
【００８８】
アンプ３１に対する制御としては、制御回路３４は、アンプ３１内部の差動対トランジスタに対し、オフセット電圧が低減するように、トランジスタ特性（閾値電圧）の異なるトランジスタを選択して、有効にするトランジスタの組み合わせを変更する制御を行う。
【００８９】
また、スイッチ部３２に対する制御としては、制御回路３４は、オフセット電圧の調整時、スイッチ部３２をオンにして、アンプ３１の入力端子ＩＰ、ＩＭ間を短絡させる。また、オフセット調整を行わない通常運用時などは、スイッチ部３２をＯＦＦして、アンプ３１の入力端子ＩＰ、ＩＭの接続を開放する。
【００９０】
ここで、オフセット電圧が許容値以下の場合、入力端子ＩＰ、ＩＭを接続すると、アンプ３１の出力電圧は、（Ｖｄｄ−Ｖｓｓ）／２の近傍に位置する。
このため、アンプ３１の出力電圧が、（Ｖｄｄ−Ｖｓｓ）／２の付近にあるか否かを判断できるように、半導体装置３０では、上記のように、Ｖｄｄ−Ｖｓｓ間の中間電位でコンパレートする回路を備えている。
【００９１】
すなわち、コンパレータ３３ａでは、高電位の基準電圧Ｖｒｈで、アンプ３１の出力電圧Ｖｏｕｔをコンパレートし、コンパレータ３３ｂでは、低電位の基準電圧Ｖｒｌで、アンプ３１の出力電圧Ｖｏｕｔをコンパレートする。
【００９２】
そして、制御回路３４は、アンプ３１の出力電圧Ｖｏｕｔが、Ｖｒｌ＜Ｖｏｕｔ＜Ｖｒｈの範囲内にあることを判断した場合は、アンプ３１のオフセット電圧は許容範囲内にあると認識する。
【００９３】
また、アンプ３１の出力電圧Ｖｏｕｔが、Ｖｒｌ＜Ｖｏｕｔ＜Ｖｒｈの範囲内にない場合、制御回路３４は、アンプ３１のトランジスタの他の組み合わせを試す。そして、制御回路３４は、アンプ３１の出力電圧が、この設定範囲内に収まるトランジスタの組み合わせを探して、オフセット電圧調整を行うことになる。
【００９４】
さらにこのとき、制御回路３４は、出力電圧Ｖｏｕｔが、Ｖｒｌ＜Ｖｏｕｔ＜Ｖｒｈの範囲に収まるまでの時間が最も長くかかる組み合わせを選択する。そして、このトランジスタの組み合わせが、オフセット電圧を精度よく安定して抑制するものとして、アンプ３１内部の有効なトランジスタとして設定される。
【００９５】
図１４はアンプ出力信号のレベル変化を示す図である。横軸は時間、縦軸は電圧である。トランジスタの組み合わせを変えたときのアンプ３１の出力信号のレベル変化を示している。
【００９６】
有効にするトランジスタの３通りの組み合わせをｃ１〜ｃ３とし、組み合わせｃ１のときのアンプ３１の出力信号をｖ１、組み合わせｃ２のときのアンプ３１の出力信号をｖ２、組み合わせｃ３のときのアンプ３１の出力信号をｖ３とする。
【００９７】
組み合わせｃ１に変更された後にアンプ３１から出力される出力信号ｖ１は、組み合わせ変更開始から一定の時間帯までは、出力信号ｖ１のレベルは、電圧Ｖｒｌから電圧Ｖｒｈ間の設定範囲ｈに収まっているが、その後、設定範囲ｈから外れている。
【００９８】
また、組み合わせｃ２に変更された後にアンプ３１から出力される出力信号ｖ２は、組み合わせ変更開始から一定の時間帯までは、出力信号ｖ２のレベルは、設定範囲ｈに収まっているが、その後、設定範囲ｈから外れている。
【００９９】
一方、組み合わせｃ３に変更された後にアンプ３１から出力される出力信号ｖ３は、出力信号ｖ１〜ｖ３（組み合わせｃ１〜ｃ３）の中で、設定範囲ｈに収まるまでの時間が最も長くかかるが、設定範囲ｈから外れることなく、設定範囲ｈ内に収まっている。
【０１００】
このように、制御回路３４は、出力電圧Ｖｏｕｔが、Ｖｒｌ＜Ｖｏｕｔ＜Ｖｒｈの設定範囲ｈに収まるまでの時間が最も長くかかるトランジスタの組み合わせを選択することで、オフセット電圧を精度よく安定して抑制することが可能になる。
【０１０１】
図１５はオフセット電圧調整の動作を示すフローチャートである。
〔Ｓ１１〕制御回路３４は、オフセット電圧の調整時、スイッチ部３２をＯＮして、アンプ３１の入力端子ＩＰ、ＩＭを接続する。
【０１０２】
〔Ｓ１２〕制御回路３４は、コンパレータ３３ａ、３３ｂの出力をモニタする。制御回路３４は、コンパレータ３３ａの出力電圧Ｖｃｐ１がＬレベル、かつコンパレータ３３ｂの出力電圧Ｖｃｐ２がＨレベルの場合はステップＳ１５の処理を行い、それ以外はステップＳ１３の処理を行う。
【０１０３】
〔Ｓ１３〕制御回路３４は、アンプ３１内の有効にするトランジスタの組み合わせを変更する。
〔Ｓ１４〕制御回路３４は、コンパレータ３３ａの出力電圧Ｖｃｐ１がＨレベルにあった場合、有効にするトランジスタの組み合わせの変更後、出力電圧Ｖｃｐ１がＨレベルからＬレベルに遷移するまでの時間をモニタする。
【０１０４】
または、コンパレータ３３ｂの出力電圧Ｖｃｐ２がＬレベルにあった場合、制御回路３４は、有効にするトランジスタの組み合わせの変更後、出力電圧Ｖｃｐ２がＬレベルからＨレベルに遷移するまでの時間をモニタする。
【０１０５】
〔Ｓ１５〕制御回路３４は、遷移時間が最も長い時間のトランジスタの組み合わせを選択する。
〔Ｓ１６〕制御回路３４は、スイッチ部３２をＯＦＦして、アンプ３１の入力端子ＩＰ、ＩＭの接続を開放し、オフセット電圧の調整を終了する。
【０１０６】
このように、制御回路３４は、アンプ３１の出力電圧が、（Ｖｄｄ−Ｖｓｓ）／２の付近にあるか否かを２値で判断することにより、精度よくオフセット電圧を許容範囲に収束させることが可能になる。なお、他にも、基準電圧Ｖｒｈ、Ｖｒｌを横切る時間を計測して、より横切る時間が長かった方を、オフセットが少なかった方と判断して調整することも可能である。
【０１０７】
（第４の実施の形態）
図１６はトランジスタ特性に変化を生じさせるレイアウト形状の例を示す図である。図１６では、トランジスタ群ｇ１の拡散領域ｒ１１から距離ａ離れた位置に拡散領域ｒ１２が配置されている。また、トランジスタ群ｇ１の拡散領域ｒ１１から距離ｂ離れた位置にポリシリコン領域ｒ１３が配置されている。
【０１０８】
一方、トランジスタ群ｇ２の拡散領域ｒ１４から距離ｃ離れた位置に拡散領域ｒ１４が配置されている。また、トランジスタ群ｇ２の拡散領域ｒ１４から距離ｄ離れた位置にウェル領域ｒ１６が配置されている。
【０１０９】
このように、トランジスタ群ｇ１、ｇ２の周辺に対して、例えば、拡散領域ｒ１２、ｒ１４、ポリシリコン領域ｒ１３、ウェル領域ｒ１６の何れかを所定の距離離して配置する。
【０１１０】
このようなレイアウト形状にすることで、閾値電圧などのトランジスタ特性を変化させることができるので、レイアウト形状を適切に変更して所望のトランジスタ特性を設定してもよい。
【０１１１】
（第５の実施の形態）
上記の実施の形態では、オフセット電圧の調整時、アンプ内で、有効にする差動対トランジスタの組み合わせを変更したが、これに限定されるものではない。第５の実施の形態では、差動対トランジスタの上段に接続されているロードのカレントミラー部に含まれるトランジスタの組み合わせを変更するものである。
【０１１２】
図１７は差動対トランジスタおよび周辺回路を示す図である。差動対トランジスタＴｒａ、Ｔｒｂの上段に、カレントミラー部５０が接続され、差動対トランジスタＴｒａ、Ｔｒｂの下段に、駆動用のトランジスタＴｒｃが接続されており、簡略化した回路構成を示している。
【０１１３】
カレントミラー部５０は、トランジスタＴ１１〜Ｔ１６、Ｔ２１〜Ｔ２６を含み、カレントミラー部５０内の点線枠内が、トランジスタの組み合わせ変更部分としている。
なお、差動対トランジスタＴｒａ、ＴｒｂおよびトランジスタＴｒｃは、ＮチャネルＭＯＳＦＥＴを使用し、カレントミラー部５０内のトランジスタＴ１１〜Ｔ１６、Ｔ２１〜Ｔ２６は、ＰチャネルＭＯＳＦＥＴを使用した例を示している。
【０１１４】
各トランジスタの接続関係を記すと、トランジスタＴｒａのソースは、トランジスタＴｒｂのソースと、トランジスタＴｒｃのドレインと接続している。
トランジスタＴｒａのドレインは、トランジスタＴ１１〜Ｔ１６のドレインと、トランジスタＴ２４〜Ｔ２６のドレインと、トランジスタＴ１６のゲートと、トランジスタＴ２６のゲートと接続している。トランジスタＴｒｂのドレインは、トランジスタＴ２１〜Ｔ２３のドレインと接続している。
【０１１５】
トランジスタＴ１１のソースは、トランジスタＴ１４のドレインと接続し、トランジスタＴ１２のソースは、トランジスタＴ１５のドレインと接続し、トランジスタＴ１３のソースは、トランジスタＴ１６のドレインと接続している。
【０１１６】
トランジスタＴ２１のソースは、トランジスタＴ２４のドレインと接続し、トランジスタＴ２２のソースは、トランジスタＴ２５のドレインと接続し、トランジスタＴ２３のソースは、トランジスタＴ２６のドレインと接続している。
【０１１７】
このような回路において、カレントミラー部５０内のトランジスタＴ１４〜１６による閾値電圧と、トランジスタＴ２４〜Ｔ２６による閾値電圧との差に基づいて、差動対トランジスタＴｒａ、Ｔｒｂのドレインソース間を流れる電流（Ｉｄｓ）が左右で変化する。このような差異に基づいて、オフセット電圧を調整することも可能であり、精度よくオフセット調整が可能である。
【０１１８】
すなわち、トランジスタＴ１４〜Ｔ１６のうちで、有効にするトランジスタを、図示しない制御回路が、トランジスタＴ１１〜Ｔ１３の何れか１つまたは複数をオンすることで選択する。また、トランジスタＴ２４〜Ｔ２６のうちで、有効にするトランジスタを、図示しない制御回路が、トランジスタＴ２１〜Ｔ２３の何れか１つまたは複数をオンすることで選択する。
【０１１９】
（第６の実施の形態）
第６の実施の形態では、差動対トランジスタの下段に接続される定電流源の回路に含まれるトランジスタの組み合わせを変更するものである。
【０１２０】
図１８は差動対トランジスタおよび周辺回路を示す図である。簡略化した回路構成を示している。差動対トランジスタＴｒａ、Ｔｒｂの上段に、トランジスタＴ７１、Ｔ７２が接続され、差動対トランジスタＴｒａ、Ｔｒｂの下段に、定電流回路６０が接続されている。
【０１２１】
定電流回路６０は、抵抗Ｒ０、トランジスタＴ５１〜Ｔ５６、Ｔ６１〜Ｔ６６を含み、定電流回路６０内の点線枠内が、トランジスタの組み合わせ変更部分としている。
なお、差動対トランジスタＴｒａ、Ｔｒｂおよび定電流回路６０内のトランジスタＴ５１〜Ｔ５６、Ｔ６１〜Ｔ６６は、ＮチャネルＭＯＳＦＥＴを使用し、トランジスタＴ７１、Ｔ７２は、ＰチャネルＭＯＳＦＥＴを使用している。
【０１２２】
各トランジスタの接続構成を示すと、トランジスタＴｒａのドレインは、トランジスタＴ７１のドレインと接続し、トランジスタＴｒｂのドレインは、トランジスタＴ７２のドレインと接続する。
【０１２３】
トランジスタＴｒａのソースは、抵抗Ｒ０の一端と、トランジスタＴ５１〜Ｔ５３のドレインと接続し、トランジスタＴｒｂのソースは、抵抗Ｒ０の他端と、トランジスタＴ６１〜Ｔ６３のドレインと接続する。
【０１２４】
トランジスタＴ５１〜Ｔ５３のソースは、トランジスタＴ５４〜Ｔ５６のドレインと接続し、トランジスタＴ６１〜Ｔ６３のソースは、トランジスタＴ６４〜Ｔ６６のドレインと接続する。
【０１２５】
このような回路において、定電流回路６０内のトランジスタＴ５４〜５６による閾値電圧と、トランジスタＴ６４〜Ｔ６６による閾値電圧との差に基づいて、差動対トランジスタＴｒａ、Ｔｒｂのドレインソース間を流れる電流（Ｉｄｓ）が左右で変化する。このような差異に基づいて、オフセット電圧を調整することが可能であり、精度よくオフセット調整が可能である。
【０１２６】
すなわち、トランジスタＴ５４〜Ｔ５６のうちで、有効にするトランジスタを、図示しない制御回路が、トランジスタＴ５１〜Ｔ５３の何れか１つまたは複数をオンすることで選択する。また、トランジスタＴ６４〜Ｔ６６のうちで、有効にするトランジスタを、図示しない制御回路が、トランジスタＴ６１〜Ｔ６３の何れか１つまたは複数をオンすることで選択する。
【０１２７】
以上、実施の形態を例示したが、実施の形態で示した各部の構成は同様の機能を有する他のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。
【符号の説明】
【０１２８】
１０  半導体装置
１１  差動増幅部
１２  制御部
Ｇ１，Ｇ２  トランジスタ群
１ａ  拡散領域（ソース）
２ａ  拡散領域（ドレイン）
３ａ  ポリシリコン（ゲート）
ｔｒ１〜ｔｒ４  トランジスタ
【図１】
2016019026.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2016019026.tif 000018
【図１７】
2016019026.tif 000019
【図１８】
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