(57)【要約】【課題】オン電流を向上させることができる半導体装置を提供することを目的とする。【解決手段】第１電極と、第１電極に達する第１開口部が設けられ、第１開口部において環状の第１側壁を有する第１絶縁層と、第１側壁に配置され、第１電極に接続された酸化物半導体層と、酸化物半導体層の第１側壁とは反対側に配置されたゲート絶縁層と、第１側壁に配置された酸化物半導体層にゲート絶縁層を介して対向するゲート電極と、第１絶縁層の上方に配置され、酸化物半導体層に接続された第２電極と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極に達する第１開口部が設けられ、前記第１開口部において環状の第１側壁を有する第１絶縁層と、
前記第１側壁に配置され、前記第１電極に接続された酸化物半導体層と、
前記酸化物半導体層の前記第１側壁とは反対側に配置されたゲート絶縁層と、
前記第１側壁に配置された前記酸化物半導体層に前記ゲート絶縁層を介して対向するゲート電極と、
前記第１絶縁層の上方に配置され、前記酸化物半導体層に接続された第２電極と、を有することを特徴とする半導体装置。
【請求項２】
前記第１側壁はテーパ形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記酸化物半導体層は、前記第１側壁を覆うように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１絶縁層の上方において、前記第１絶縁層と前記酸化物半導体層との間に位置する第３電極をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２電極は、前記第３電極とは反対側で前記酸化物半導体層に接続されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２電極は、前記第３電極を介して前記酸化物半導体層に接続されることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１電極、前記第１絶縁層、前記酸化物半導体層、及び前記ゲート絶縁層の上方に配置された第２絶縁層と、
前記第１電極に接続された第４電極と、
前記ゲート電極に接続された第５電極と、をさらに有し、
前記第４電極は、前記第２絶縁層に設けられた第２開口部を介して前記第１電極に接続され、
前記第２電極は、前記第２絶縁層に設けられた第３開口部を介して前記酸化物半導体層に接続され、
前記第５電極は、前記第２絶縁層に設けられた第４開口部を介して前記ゲート電極に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第４電極は、前記第２開口部及び前記第１絶縁層に設けられた第５開口部を介して前記第１電極に接続されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
複数の前記第１開口部が隣接して配置され、
前記第１電極、前記第２電極、及び前記ゲート電極は、前記複数の前記第１開口部に対して共通して設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第１絶縁層を囲むように、環状の第３絶縁層をさらに有し、
前記第１絶縁層の外周部及び前記第３絶縁層は、前記第１側壁を囲むように位置する第２側壁を有し、
前記ゲート電極は、前記第１側壁及び前記第２側壁に対して設けられることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
環状の第１側壁を有する第１絶縁層と、
前記第１側壁に配置された酸化物半導体層と、
前記酸化物半導体層の前記第１側壁とは反対側に配置されたゲート絶縁層と、
前記第１側壁に配置された前記酸化物半導体層に前記ゲート絶縁層を介して対向するゲート電極と、
前記第１絶縁層の下方に配置され、前記酸化物半導体層の一方に接続された第１電極と、
前記第１絶縁層の上方に配置され、前記酸化物半導体層の他方に接続された第２電極と、を有することを特徴とする半導体装置。
【請求項１２】
前記第１側壁はテーパ形状であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記酸化物半導体層は、前記第１側壁を覆うように配置されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記第１絶縁層の上方において、前記第１絶縁層と前記酸化物半導体層との間に位置する第３電極をさらに有することを特徴とする請求項１１に記載の半導体装置。
【請求項１５】
前記第２電極は、前記第３電極とは反対側で前記酸化物半導体層に接続されることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第２電極は、前記第３電極を介して前記酸化物半導体層に接続されることを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
前記ゲート電極の上方に配置された第２絶縁層と、
前記第１電極に接続された第４電極と、
前記ゲート電極に接続された第５電極と、をさらに有し、
前記第４電極は、前記第２絶縁層に設けられた第２開口部を介して前記第１電極に接続され、
前記第２電極は、前記第２絶縁層に設けられた第３開口部を介して前記酸化物半導体層に接続され、
前記第５電極は、前記第２絶縁層に設けられた第４開口部を介して前記ゲート電極に接続されることを特徴とする請求項１１に記載の半導体装置。
【請求項１８】
前記第４電極は、前記第２開口部及び前記第１絶縁層に設けられた第５開口部を介して前記第１電極に接続されることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
複数の前記第１側壁が隣接して配置され、
前記第１電極、前記第２電極、及び前記ゲート電極は、前記複数の前記第１側壁に対して共通して設けられていることを特徴とする請求項１１に記載の半導体装置。
【請求項２０】
前記第１絶縁層を囲むように、環状の第３絶縁層をさらに有し、
前記第１絶縁層の外周部及び前記第３絶縁層は、前記第１側壁を囲むように位置する第２側壁を有し、
前記ゲート電極は、前記第１側壁及び前記第２側壁に対して設けられることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、開示される一実施形態は半導体装置の構造及びレイアウト形状に関する。
【背景技術】
【０００２】
近年、表示装置やパーソナルコンピュータなどの駆動回路には微細なスイッチング素子としてトランジスタ、ダイオードなどの半導体装置が用いられている。特に、表示装置において、半導体装置は、各画素の階調に応じた電圧又は電流を供給するための選択トランジスタだけでなく、電圧又は電流を供給する画素を選択するための駆動回路にも使用されている。半導体装置はその用途に応じて要求される特性が異なる。例えば、選択トランジスタとして使用される半導体装置は、オフ電流が低いことや半導体装置間の特性ばらつきが小さいことが要求される。また、駆動回路として使用される半導体装置は、高いオン電流が要求される。
【０００３】
上記のような表示装置において、従来からアモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置が開発されている。アモルファスシリコンをチャネルに用いた半導体装置は、より単純な構造かつ４００℃以下の低温プロセスで形成することができるため、例えば第８世代（２１６０×２４６０ｍｍ）と呼ばれる大型のガラス基板を用いて半導体装置を形成することができる。しかし、アモルファスシリコンをチャネルに用いた半導体装置は移動度が低く、駆動回路に使用することはできない。
【０００４】
また、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置に比べて移動度が高いため、選択トランジスタだけでなく駆動回路の半導体装置にも使用することができる。しかし、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は構造及びプロセスが複雑になる。また、５００℃以上の高温プロセスで半導体装置を形成する必要があるため、上記のような大型のガラス基板を用いて半導体装置を形成することができない。また、アモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置はいずれもオフ電流が高く、印加した電圧を長時間保持することが難しかった。
【０００５】
そこで、最近では、アモルファスシリコンや低温ポリシリコンや単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている（例えば、特許文献１）。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。また、酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−０６２２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、酸化物半導体をチャネルに用いた半導体装置は低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置に比べると移動度が低い。したがって、より高いオン電流を得るためには、半導体装置のＬ長（チャネル長）を短くする必要がある。特許文献１に示す半導体装置では、半導体装置のチャネル長を短くするためにはソース・ドレイン間の距離を短くする必要がある。
【０００８】
ここで、ソース・ドレイン間の距離はフォトリソグラフィ及びエッチングの工程によって決定されが、フォトリソグラフィによってパターニングする場合、露光機のマスクパターンサイズによって微細化が制限される。特に、ガラス基板上にフォトリソグラフィによってパターニングする場合、マスクパターンの最小サイズは２μｍ程度であり、半導体装置の短チャネル化はこのマスクパターンサイズに制限される。また、半導体装置のチャネル長がフォトリソグラフィによって決定されるため、半導体装置のチャネル長はフォトリソグラフィの工程における基板面内ばらつきの影響を受けてしまう。
【０００９】
本発明は、上記実情に鑑み、オン電流を向上させることができる半導体装置を提供することを目的の一つとする。または、チャネル長の基板面内ばらつきを抑制することができる半導体装置を提供することを目的の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一実施形態による半導体装置は、第１電極と、第１電極に達する第１開口部が設けられ、第１開口部において環状の第１側壁を有する第１絶縁層と、第１側壁に配置され、第１電極に接続された酸化物半導体層と、酸化物半導体層の第１側壁とは反対側に配置されたゲート絶縁層と、第１側壁に配置された酸化物半導体層にゲート絶縁層を介して対向するゲート電極と、第１絶縁層の上方に配置され、酸化物半導体層に接続された第２電極と、を有する。
【００１１】
また、本発明の一実施形態による半導体装置は、環状の第１側壁を有する第１絶縁層と、第１側壁に配置された酸化物半導体層と、酸化物半導体層の第１側壁とは反対側に配置されたゲート絶縁層と、第１側壁に配置された酸化物半導体層にゲート絶縁層を介して対向するゲート電極と、第１絶縁層の下方に配置され、酸化物半導体層の一方に接続された第１電極と、第１絶縁層の上方に配置され、酸化物半導体層の他方に接続された第２電極と、を有する。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る半導体装置の概要を示す断面図である。
【図２Ａ】本発明の一実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図である。
【図２Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す断面図である。
【図３Ａ】本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層及び第１補助電極を形成する工程を示す平面図である。
【図３Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、第１絶縁層及び第１補助電極を形成する工程を示す断面図である。
【図４Ａ】本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。
【図４Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。
【図５Ａ】本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図である。
【図５Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す断面図である。
【図６Ａ】本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図である。
【図６Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート絶縁層に開口部を形成する工程を示す断面図である。
【図７Ａ】本発明の一実施形態に係る半導体装置の製造方法において、上部電極を形成する工程を示す平面図である。
【図７Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、上部電極を形成する工程を示す断面図である。
【図８】本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。
【図９】本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。
【図１０】本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。
【図１１】本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。
【図１２】本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。
【図１３】本発明の一実施形態の変形例に係る半導体装置の概要を示す断面図である。
【図１４Ａ】本発明の一実施形態に係る半導体装置の概要を示す平面図である。
【図１４Ｂ】本発明の一実施形態に係る半導体装置の概要を示す断面図である。
【図１５Ａ】本発明の一実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図である。
【図１５Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、下部電極を形成する工程を示す断面図である。
【図１６Ａ】本発明の一実施形態に係る半導体装置の製造方法において、下部電極上に第１絶縁層及び第１補助電極を形成する工程を示す平面図である。
【図１６Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、下部電極上に第１絶縁層及び第１補助電極を形成する工程を示す断面図である。
【図１７Ａ】本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。
【図１７Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。
【図１８Ａ】本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図である。
【図１８Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す断面図である。
【図１９Ａ】本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図である。
【図１９Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート絶縁層に開口部を形成する工程を示す断面図である。
【図２０Ａ】本発明の一実施形態に係る半導体装置の概要を示す平面図である。
【図２０Ｂ】本発明の一実施形態に係る半導体装置の概要を示す断面図である。
【図２１Ａ】本発明の一実施形態に係る半導体装置の製造方法において、下部電極上に第１絶縁層、第２絶縁層、第１補助電極、及び第２補助電極を形成する工程を示す平面図である。
【図２１Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、下部電極上に第１絶縁層、第２絶縁層、第１補助電極、及び第２補助電極を形成する工程を示す断面図である。
【図２２Ａ】本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図である。
【図２２Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。
【図２３Ａ】本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図である。
【図２３Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す断面図である。
【図２４Ａ】本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図である。
【図２４Ｂ】本発明の一実施形態に係る半導体装置の製造方法において、第２絶縁層及びゲート絶縁層に開口部を形成する工程を示す断面図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【００１４】
〈実施形態１〉
図１を用いて、本発明の実施形態１に係る半導体装置１０の概要について説明する。実施形態１の半導体装置１０は、液晶表示装置（Liquid Crystal Display Device：ＬＣＤ）や、表示部に有機ＥＬ素子や量子ドット等の自発光素子（Organic Light-Emitting Diode：ＯＬＥＤ）を利用した自発光表示装置や、電子ペーパー等の反射型表示装置の各画素や駆動回路に用いられる半導体装置について説明する。
【００１５】
ただし、本発明に係る半導体装置は表示装置に用いられるものに限定されず、例えば、マイクロプロセッサ（Micro-Processing Unit：ＭＰＵ）などの集積回路（Integrated Circuit：ＩＣ）に用いることができる。また、実施形態１の半導体装置１０は、チャネルとして酸化物半導体を用いた構造を例示するが、この構造に限定されず、チャネルとしてシリコンなどの半導体やＧａ−Ａｓ等の化合物半導体、ペンタセン又はテトラシアノキノジメタン（ＴＣＮＱ）等の有機半導体を用いることもできる。ここで、実施形態１では半導体装置としてトランジスタを例示するが、これは本発明に係る半導体装置をトランジスタに限定するものではない。
【００１６】
［半導体装置１０の構造］
図１は、本発明の実施形態１に係る半導体装置の概要を示す断面図である。図１に示すように、半導体装置１０は、基板１００と、基板１００上に配置された下地層１１０と、下地層１１０上に配置された下部電極１２０と、下部電極１２０上に配置され、下部電極１２０に達する第１開口部１３７が設けられ、第１開口部１３７において環状の第１側壁１３１を有する第１絶縁層１３０と、第１絶縁層１３０の上方に配置された第１補助電極１９０と、第１補助電極１９０上及び第１側壁１３１に配置され、下方に配置された下部電極１２０に接続された酸化物半導体層１４０と、を有する。ここで、第１補助電極１９０は第１絶縁層１３０の上方において、第１絶縁層１３０と酸化物半導体層１４０との間に位置するということもできる。ここで、「第１の部材と第２の部材とを接続する」とは、少なくとも第１の部材と第２の部材とを電気的に接続することを意味する。つまり、第１の部材と第２の部材とが物理的に接続されていてもよく、第１の部材と第２の部材との間に他の部材が設けられていてもよい。
【００１７】
また、半導体装置１０は、酸化物半導体層１４０に対して第１側壁１３１とは反対側に配置されたゲート絶縁層１５０と、少なくとも第１側壁１３１に設けられた酸化物半導体層１４０に対してゲート絶縁層１５０を介して対向するゲート電極１６０と、を有する。さらに、半導体装置１０は、ゲート電極１６０上に形成された層間膜（第２絶縁層）１７０と、第２絶縁層１７０に設けられた開口部１７１（第２開口部１７１ａ、第３開口部１７１ｂ、第４開口部１７１ｃを特に区別しない場合は単に開口部１７１という）において、下部電極１２０、酸化物半導体層１４０、及びゲート電極１６０のそれぞれに接続された上部電極１８０（上部電極１８０ａ、１８０ｂ、１８０ｃを特に区別しない場合は単に上部電極１８０という）と、を有する。つまり、上部電極１８０の一部（上部電極１８０ｂ）は第１絶縁層１３０の上方に配置されている。
【００１８】
ここで、酸化物半導体層１４０は、酸化物半導体層１４０の一方が領域１３２において下部電極１２０に接続され、酸化物半導体層１４０の他方が領域１９２において上部電極１８０及び第１補助電極１９０に接続されている。上部電極１８０ａにソース電圧を印加し、上部電極１８０ｂにドレイン電圧を印加する場合、領域１３２をソース領域、領域１９２をドレイン領域ということもできる。また、上部電極１８０ｂは第１補助電極１９０とは反対側で酸化物半導体層１４０に接続されている。
【００１９】
ここで、第１側壁１３１は傾斜面が上方を向くテーパ形状であってもよい。当該形状を順テーパ形状ということもできる。この場合、酸化物半導体層１４０は第１側壁１３１上に配置されているということもできる。また、ゲート絶縁層１５０は酸化物半導体層１４０上に配置されているということもできる。また、ゲート電極１６０はゲート絶縁層１５０上に配置されているということもできる。また、図１では、第１補助電極１９０は第１絶縁層１３０の上面を覆うように配置されているが、第１補助電極１９０は第１絶縁層１３０の上面全てに形成されている必要なく、少なくとも第１絶縁層１３０の上面の一部に形成されていればよい。また、第１補助電極１９０は、第１絶縁層１３０の上面だけではなく、第１側壁１３１の一部に形成されていてもよい。
【００２０】
基板１００は、ガラス基板を使用することができる。また、ガラス基板の他にも、石英基板、サファイア基板、樹脂基板などの透光性を有する絶縁基板を使用することができる。また、表示装置ではない集積回路の場合は、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、ステンレス基板などの導電性基板など、透光性を有さない基板を使用することができる。
【００２１】
下地層１１０としては、基板１００からの不純物が酸化物半導体層１４０に拡散することを抑制することができる材料を使用することができる。例えば、下地層１１０として、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などを使用することができる（ｘ、ｙは任意）。また、これらの膜を積層した構造を使用してもよい。
【００２２】
ここで、ＳｉＯｘＮｙ及びＡｌＯｘＮｙとは、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。また、ＳｉＮｘＯｙ及びＡｌＮｘＯｙとは、窒素よりも少ない量の酸素を含有するシリコン化合物及びアルミニウム化合物である。
【００２３】
上記に例示した下地層１１０はｎｍオーダーで膜厚を制御可能な薄膜によって形成されており、物理蒸着法（Physical Vapor Deposition：ＰＶＤ法）で形成してもよく、化学蒸着法（Chemical Vapor Deposition：ＣＶＤ法）で形成してもよい。ＰＶＤ法としては、スパッタリング法、真空蒸着法、電子ビーム蒸着法、めっき法、及び分子線エピタキシー法などを用いることができる。また、ＣＶＤ法としては、熱ＣＶＤ法、プラズマＣＶＤ法、触媒ＣＶＤ法（Ｃａｔ（Catalytic）−ＣＶＤ法又はホットワイヤＣＶＤ法）などと用いることができる。また、ｎｍオーダー（１μｍ未満の範囲）で膜厚を制御することができれば、上記に例示した蒸着法以外の方法を用いることができる。
【００２４】
下部電極１２０は、一般的な金属材料又は導電性半導体材料を使用することができる。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などを使用することができる。また、これらの材料の合金を使用してもよい。また、これらの材料の窒化物を使用してもよい。また、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物半導体を使用してもよい。また、これらの膜を積層した構造を使用してもよい。
【００２５】
ここで、下部電極１２０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、酸化物半導体との接触抵抗が低い材料を使用することが好ましい。ここで、酸化物半導体層１４０と良好な電気的接触を得るために、仕事関数が酸化物半導体層１４０より小さい金属材料を用いることができる。
【００２６】
第１絶縁層１３０は、下地層１１０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料や、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などの有機絶縁材料を用いることができる。第１絶縁層１３０は、ｎｍオーダーで膜厚を制御可能な薄膜によって形成されており、下地層１１０と同様の方法で形成することができる。第１絶縁層１３０と下地層１１０とは同じ材料を用いてもよく、異なる材料を用いてもよい。
【００２７】
また、図１では、第１絶縁層１３０の第１側壁１３１の断面形状が直線状の順テーパ形状である構造を例示したが、この構造に限定されず、第１側壁１３１の形状が上方に向かって凸形状の順テーパ形状であってもよく、逆に上方に向かって凹形状の順テーパ形状であってもよい。また、第１側壁１３１は傾斜面が上方を向いた順テーパ形状以外にも、垂直形状であってもよく、傾斜面が下方を向いた逆テーパ形状であってもよい。
【００２８】
また、図１では、第１絶縁層１３０が単層である構造を例示したが、この構造に限定されず、複数の異なる層が積層された構造であってもよい。この場合、異なる層によって第１側壁１３１のテーパ角及び形状が異なっていてもよい。また、第１絶縁層１３０として、異なる物性の層（例えば、ＳｉＮｘ及びＳｉＯｘ）を積層させることで、第１側壁１３１の場所によって特性が異なる酸化物半導体層１４０が形成されるようにしてもよい。つまり、半導体装置１０は、特性が異なる酸化物半導体層１４０が直列に接続されたチャネルを有していてもよい。
【００２９】
酸化物半導体層１４０は、半導体の特性を有する酸化金属を用いることができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。特に、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本発明に使用されＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されるものではなく、上記とは異なる組成の酸化物半導体を用いることもできる。例えば、移動度を向上させるためにＩｎの比率を大きくしてもよい。また、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率を大きくしてもよい。
【００３０】
また、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよく、例えばＡｌ、Ｓｎなどの金属元素が添加されていてもよい。また、上記の酸化物半導体以外にも酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化スズ（ＳｎＯ２）、酸化チタン（ＴｉＯ２）、酸化バナジウム（ＶＯ２）、酸化インジウム（Ｉｎ２Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）などを用いることができる。なお、酸化物半導体層１４０はアモルファスであってもよく、結晶性であってもよい。また、酸化物半導体層１４０はアモルファスと結晶の混相であってもよい。
【００３１】
ゲート絶縁層１５０は、下地層１１０及び第１絶縁層１３０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料を用いることができる。また、下地層１１０と同様の方法で形成することができる。また、ゲート絶縁層１５０はこれらの絶縁層を積層した構造を使用することができる。ゲート絶縁層１５０は、下地層１１０及び第１絶縁層１３０と同じ材料であってもよく、異なる材料であってもよい。
【００３２】
ゲート電極１６０は、下部電極１２０と同様の材料を用いることができる。ゲート電極１６０は下部電極１２０と同じ材料を用いてもよく、異なる材料を用いてもよい。ゲート電極１６０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、ゲート電極が０Ｖのときにトランジスタがオフするエンハンスメント型となる仕事関数を有する材料を用いることが好ましい。
【００３３】
第２絶縁層１７０は、下地層１１０、第１絶縁層１３０、及びゲート絶縁層１５０と同様に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯｘＮｙ、ＳｉＮｘＯｙ、ＡｌＯｘ、ＡｌＮｘ、ＡｌＯｘＮｙ、ＡｌＮｘＯｙなどの無機絶縁材料を用いることができる。また、下地層１１０と同様の方法で形成することができる。第２絶縁層１７０としては、上記の無機絶縁材料の他にＴＥＯＳ層や有機絶縁材料を用いることができる。ここで、ＴＥＯＳ層とはＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＣＶＤ層を指すもので、下地の段差を緩和して平坦化する効果を有する膜である。ここで、下地層１１０、第１絶縁層１３０、及びゲート絶縁層１５０にＴＥＯＳ層を用いることもできる。また、有機絶縁材料としては、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などを用いることができる。第２絶縁層１７０は、上記の材料を単層で用いてもよく、積層させてもよい。例えば、無機絶縁材料及び有機絶縁材料を積層させてもよい。
【００３４】
上部電極１８０及び第１補助電極１９０は、下部電極１２０及びゲート電極１６０と同様の材料を用いることができる。上部電極１８０及び第１補助電極１９０は下部電極１２０及びゲート電極１６０と同じ材料を用いてもよく、異なる材料を用いてもよい。また、上部電極１８０と第１補助電極１９０とは同じ材料を用いてもよく、異なる材料を用いてもよい。また、上部電極１８０及び第１補助電極１９０は、下部電極１２０及びゲート電極１６０として列挙した材料以外に銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）などを用いることもできる。特に、上部電極１８０にＣｕを用いる場合は、熱によるＣｕの拡散を抑制するＴｉやＴｉＮなどのバリア層と積層させてもよい。
【００３５】
上部電極１８０及び第１補助電極１９０として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有し、酸化物半導体層１４０との接触抵抗が低い材料を使用することが好ましい。ここで、酸化物半導体層１４０と良好な電気的接触を得るために、上部電極１８０及び第１補助電極１９０として仕事関数が酸化物半導体層１４０より小さい金属材料を用いることができる。ここで、上部電極１８０及び第１補助電極１９０は同じ材料であってもよく、異なる材料であってもよい。また、上部電極１８０と第１補助電極１９０との間に位置する領域の酸化物半導体層１４０が、他の領域の酸化物半導体層１４０に比べて高い導電率を有していてもよい。
【００３６】
［半導体装置１０の動作］
図１に示す半導体装置１０を用いて、その動作について説明する。半導体装置１０は酸化物半導体層１４０をチャネルとするトランジスタである。ゲート電極１６０に接続された上部電極１８０ｃにはゲート電圧が印加され、下部電極１２０に接続された上部電極１８０ａにドレイン電圧が印加され、酸化物半導体層１４０に接続された上部電極１８０ｂにソース電圧が印加される。ただし、ソース電圧とドレイン電圧とが逆に印加されてもよい。ここで、上部電極１８０ｂに印加されたソース電圧は、酸化物半導体層１４０を介して第１補助電極１９０に供給される。
【００３７】
ゲート電極１６０にゲート電圧が印加されると、ゲート絶縁層１５０を介してゲート電極１６０に対向する酸化物半導体層１４０に、ゲート電圧に応じた電界が形成され、その電界によって酸化物半導体層１４０にキャリアが生成される。上記のように酸化物半導体層１４０にキャリアが生成された状態で、下部電極１２０と第１補助電極１９０との間に電位差が生じると、酸化物半導体層１４０に生成されたキャリアが電位差に応じて移動する。つまり、第１補助電極１９０から下部電極１２０へと電子が移動する。
【００３８】
ここで、下部電極１２０及び第１補助電極１９０はキャリアが生成された酸化物半導体層１４０よりも高い導電率を有しているため、電子はソース領域１９２で酸化物半導体層１４０に供給され、ドレイン領域１３２で下部電極１２０に取り出される。つまり、半導体装置１０において、第１絶縁層１３０の第１側壁１３１に配置された酸化物半導体層１４０がチャネルとして機能する。したがって、半導体装置１０におけるチャネル長は第１絶縁層１３０の膜厚及び第１側壁１３１のテーパ角によって決まる。
【００３９】
以上のように、本発明の実施形態１に係る半導体装置１０によると、第１絶縁層１３０の第１側壁１３１に配置された酸化物半導体層１４０がチャネルとなるため、第１絶縁層１３０の膜厚、第１側壁１３１のテーパ角、又は第１絶縁層１３０の膜厚及び第１側壁１３１のテーパ角の両方を制御することによって、半導体装置１０のチャネル長を制御することができる。上記のように、ＰＶＤ法又はＣＶＤ法によって形成された第１絶縁層１３０の膜厚はｎｍオーダーで制御することができるため、ばらつきのオーダーがμｍオーダーであるフォトリソグラフィのパターニング限界よりも小さいチャネル長を有する半導体装置を実現することが可能となる。その結果、オン電流を向上させることができる半導体装置を提供することができる。
【００４０】
また、第１絶縁層１３０の膜厚は上記のようにｎｍオーダーで制御することが可能であるため、膜厚の基板面内ばらつきもｎｍオーダーに制御することができる。また、第１絶縁層１３０のテーパ角は、第１絶縁層１３０のエッチングレート及びレジストの後退量によって制御され、これらのばらつき制御も第１絶縁層１３０の膜厚ばらつきと同等のオーダーで制御することが可能である。したがって、第１絶縁層１３０の膜厚及びテーパ角の基板面内のばらつきは、ばらつきのオーダーがμｍオーダーであるフォトリソグラフィのパターニング精度の基板面内のばらつきに比べて小さくすることができる。その結果、チャネル長の基板面内ばらつきを抑制することができる半導体装置を実現することができる。また、酸化物半導体層１４０のチャネル領域は、上方がゲート電極１６０で覆われ、下方が下部電極１２０で覆われている。したがって、ゲート電極１６０と下部電極１２０に透光性を有さない金属を用いた場合には外部からの光が酸化物半導体層１４０に照射されることを抑制することができる。その結果、光が照射された環境においても特性の変動が小さい半導体装置を実現することができる。
【００４１】
［半導体装置１０の製造方法］
図２乃至図７を用いて、本発明の実施形態１に係る半導体装置１０の製造方法について、平面図及び断面図を参照しながら説明する。図２Ａ及び図２Ｂ（図２）は、本発明の実施形態１に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図及び断面図である。図２Ｂに示すように、基板１００上に下地層１１０及び下部電極１２０を成膜し、フォトリソグラフィ及びエッチングによって図２Ａに示す下部電極１２０のパターンを形成する。ここで、下部電極１２０のエッチングは、下部電極１２０のエッチングレートと下地層１１０のエッチングレートとの選択比が大きい条件で処理することが好ましい。
【００４２】
図３Ａ及び図３Ｂ（図３）は、本発明の実施形態１に係る半導体装置の製造方法において、第１絶縁層及び第１補助電極を形成する工程を示す平面図及び断面図である。図３Ｂに示すように、図２Ｂに示す基板の全面に第１絶縁層１３０及び第１補助電極１９０を成膜し、フォトリソグラフィ及びエッチングによって図３Ａに示すような第１開口部１３７が設けられた第１絶縁層１３０のパターンを形成する。つまり、第１絶縁層１３０の第１側壁１３１は環状に設けられている。ここで、第１絶縁層１３０及び第１補助電極１９０を一括でエッチングしてもよく、それぞれを別の工程でエッチングしてもよい。例えば、第１絶縁層１３０のパターンを形成した後に第１補助電極１９０を第１絶縁層１３０の上面及び側壁に成膜し、フォトリソグラフィ及びエッチングによって第１補助電極１９０のパターンを形成してもよい。
【００４３】
第１絶縁層１３０のエッチングは、少なくとも第１絶縁層１３０のエッチングレートと下部電極１２０のエッチングレートとの選択比が大きい条件で処理することが好ましい。より好ましくは、第１絶縁層１３０のエッチングは、第１絶縁層１３０のエッチングレートと下部電極１２０及び下地層１１０の両方のエッチングレートとの選択比が大きい条件で処理するとよい。ここで、第１絶縁層１３０及び下地層１１０が同じ材料で形成されるなど、第１絶縁層１３０と下地層１１０との高い選択比を確保することが困難な場合、下地層１１０上にエッチングストッパとなる層を配置してもよい。また、図３Ａでは、第１開口部１３７及び第１側壁１３１は方形のパターンであるが、このパターン形状に限定されず、例えば、円形、楕円形、多角形、湾曲形など多様な形状であってもよい。
【００４４】
ここで、第１絶縁層１３０の第１側壁１３１をテーパ形状にするためのエッチング方法について説明する。第１側壁１３１のテーパ角は、第１絶縁層１３０のエッチングレートと、第１絶縁層１３０をエッチングする際にマスクとして用いるレジストの水平方向のエッチングレート（以下、レジストの後退量という）と、によって制御することができる。例えば、第１絶縁層１３０のエッチングレートに比べてレジストの後退量が小さい場合、第１側壁１３１のテーパ角は大きく（垂直に近い角度）なり、レジストの後退量がゼロの場合は、第１側壁１３１は垂直となる。一方、第１絶縁層１３０のエッチングレートに比べてレジストの後退量が大きい場合、第１側壁１３１のテーパ角は小さく（緩やかな傾斜）なる。ここで、レジストの後退量はレジストパターン端部のテーパ角やレジストのエッチングレートによって調整することができる。
【００４５】
図４Ａ及び図４Ｂ（図４）は、本発明の実施形態１に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図４Ｂに示すように、図３Ｂに示す基板の全面に酸化物半導体層１４０を成膜し、フォトリソグラフィ及びエッチングによって図４Ａに示す酸化物半導体層１４０のパターンを形成する。つまり、酸化物半導体層１４０は、環状の第１側壁１３１を覆うように配置されている。換言すると、酸化物半導体層１４０は、平面視において第１側壁１３１と重畳するように配置されている。酸化物半導体層１４０はスパッタリング法を用いて成膜することができる。酸化物半導体層１４０のエッチングはドライエッチングで行ってもよく、ウェットエッチングで行ってもよい。ウェットエッチングで酸化物半導体層１４０をエッチングする場合、シュウ酸を含むエッチャントを用いることができる。
【００４６】
図５Ａ及び図５Ｂ（図５）は、本発明の実施形態１に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図５Ｂに示すように、図４Ｂに示す基板の全面にゲート絶縁層１５０及びゲート電極１６０を形成し、フォトリソグラフィ及びエッチングによって図５Ａに示すゲート電極１６０のパターンを形成する。図５Ｂでは、ゲート絶縁層１５０はゲート電極１６０のエッチングストッパとして機能しており、ゲート電極１６０だけがエッチングされた状態を示す。ただし、ゲート絶縁層１５０及びゲート電極１６０を一括でエッチングしてもよい。
【００４７】
ここで、図５Ａに示すように、ゲート電極１６０は、ゲート絶縁層１５０を介して第１側壁１３１に配置された酸化物半導体層１４０を覆うように配置されている。換言すると、ゲート電極１６０は、平面視において第１側壁１３１と重畳するように配置されている。  
【００４８】
図６Ａ及び図６Ｂ（図６）は、本発明の実施形態１に係る半導体装置の製造方法において、第２絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図６Ｂに示すように、図５Ｂに示す基板の全面に第２絶縁層１７０を成膜し、フォトリソグラフィ及びエッチングによって図６Ａに示す開口部１７１のパターンを形成する。ここで、第２開口部１７１ａは下部電極１２０を露出し、第３開口部１７１ｂは酸化物半導体層１４０を露出し、第４開口部１７１ｃはゲート電極１６０を露出する。ここで、ゲート絶縁層１５０及び第２絶縁層１７０のエッチングレートと、下部電極１２０、酸化物半導体層１４０、及びゲート電極１６０のエッチングレートとの高い選択比を確保することが好ましい。
【００４９】
図７Ａ及び図７Ｂ（図７）は、本発明の実施形態１に係る半導体装置の製造方法において、上部電極を形成する工程を示す平面図及び断面図である。図７Ｂに示すように、図６Ｂに示す基板の全面に上部電極１８０を成膜し、フォトリソグラフィ及びエッチングによって図７Ａに示す上部電極１８０のパターンを形成する。ここで、上部電極１８０ａは、第２開口部１７１ａを介して下部電極１２０に接続され、上部電極１８０ｂは、第３開口部１７１ｂを介して酸化物半導体層１４０に接続され、上部電極１８０ｃは、第４開口部１７１ｃを介してゲート電極１６０に接続される。
【００５０】
上記に示す製造工程によって、本発明の実施形態１に係る半導体装置１０を形成することができる。ここで、図７Ｂにおける第１側壁１３１に形成された酸化物半導体層１４０がチャネル領域となる。つまり、図７Ａにおいてチャネル領域１４１は酸化物半導体層１４０とゲート電極１６０とが重畳する領域に環状に形成される。したがって、半導体装置１０のチャネル領域１４１は、酸化物半導体層１４０のパターン端部を含まない。チャネル領域１４１が環状に形成されていることから、当該構成を「サラウンド型」という。ここで、酸化物半導体層１４０のパターン端部は、酸化物半導体層１４０のエッチングの際に物性が変化してしまうことがあるが、図７Ａのようなパターン形状にすることで、酸化物半導体層１４０のチャネル領域に酸化物半導体層１４０のパターン端部が含まれないトランジスタを実現することができる。したがって、「サラウンド型」のトランジスタの構成にすることで、トランジスタのリークパスを抑制することができる。
【００５１】
〈実施形態１の変形例〉
図８乃至図１３を用いて、本発明の実施形態１の変形例について説明する。実施形態１の変形例に係る半導体装置は、実施形態１で説明した半導体装置１０と類似している。以下の説明において、半導体装置１０と同じ構造及び機能を有する要素には同一の符号を付与し、詳細な説明は省略する。
【００５２】
図８は、本発明の実施形態１の変形例１に係る半導体装置１１の概要を示す断面図である。図８に示すように、半導体装置１１は、上部電極１８０ｂが酸化物半導体層１４０ではなく第１補助電極１９０に接続されている点において、図１に示す半導体装置１０と相違する。換言すると、上部電極１８０ｂは、第１補助電極１９０を介して酸化物半導体層１４０に接続されている。半導体装置１１では、酸化物半導体層１４０は第１補助電極１９０と接していればよく、酸化物半導体層１４０と上部電極１８０ｂとが平面視において重畳している必要はない。
【００５３】
以上のように、実施形態１の変形例１に係る半導体装置１１によると、上部電極１８０ｂが第１補助電極１９０と接しているため、接触抵抗をより低くすることができる。その結果、半導体装置１１のオン電流をさらに向上させることができる。
【００５４】
図９は、本発明の実施形態１の変形例２に係る半導体装置の概要を示す断面図である。図９に示すように、半導体装置１２は、ゲート絶縁層１５０及びゲート電極１６０のパターン端部が揃っている点において、図１に示す半導体装置１０と相違する。図示しないが、半導体装置１２では、ゲート絶縁層１５０及びゲート電極１６０は平面視において略同一のパターンを有している。半導体装置１２の構造は、例えば、図５に示す工程においてゲート電極１６０及びゲート絶縁層１５０を一括でエッチングする、又は図５Ｂの基板に対して、パターニングされたゲート電極１６０をマスクとしてゲート絶縁層１５０をエッチングすることで得ることができる。
【００５５】
以上のように、実施形態１の変形例２に係る半導体装置１２によると、例えば、図６に示す工程において開口部１７１を形成する際に、第２開口部１７１ａ及び第３開口部１７１ｂと、第４開口部１７１ｃと、に対応する絶縁層が同じ層構造を有するため、開口部形成のためのエッチング条件の調整が容易になる。
【００５６】
図１０は、本発明の実施形態１の変形例３に係る半導体装置の概要を示す断面図である。図１０に示すように、半導体装置１３は、第１絶縁層１３０の上方に第１補助電極１９０が設けられずに酸化物半導体層１４０が配置されている点において、図１に示す半導体装置１０と相違する。つまり、上部電極１８０ｂは第１絶縁層１３０の上方において、酸化物半導体層１４０に接続されている。半導体装置１３では、ゲート電極１６０のパターン端部１６１と上部電極１８０ｂのパターン端部１８１との間に、ゲート電極１６０に印加されたゲート電圧によって電界が形成されないオフセット領域が存在する。より高いオン電流を得るために、このオフセット領域にチャネルよりも導電率が高い酸化物半導体層１４０を設けてもよい。オフセット領域の導電率が高い酸化物半導体層１４０は、例えば、図５Ｂの工程において、ゲート電極１６０をマスクとして、上方から酸化物半導体層１４０にキャリアを生成する不純物を導入することや、第２絶縁層１７０に水素を含有したＳｉＮｘ等の無機絶縁膜を成膜することで実現することができる。
【００５７】
以上のように、実施形態１の変形例３に係る半導体装置１３によると、第１絶縁層１３０の上方に第１補助電極１９０を形成する必要がないため、第１補助電極１９０を成膜する工程が省略されるだけでなく、第１補助電極１９０のパターンを形成する工程を省略することができる。したがって、工程を短縮化することができる。また、第１絶縁層１３０の上方に第１補助電極１９０が配置されていないことで、第１絶縁層１３０の形状の調整を容易に行うことができる。
【００５８】
図１１は、本発明の実施形態１の変形例４に係る半導体装置の概要を示す断面図である。図１１に示すように、半導体装置１４は、上部電極１８０ａ及び１８０ｃが配置される領域にも第１絶縁層１３０が配置されており、上部電極１８０ａが、第２絶縁層１７０及び第１絶縁層１３０に設けられた開口部を介して、下部電極１２０に接続されている点において、図１に示す半導体装置１０と相違する。換言すると、上部電極１８０ａは、第２絶縁層１７０に設けられた第２開口部１７１ａ、及び第１絶縁層１３０に設けられた第５開口部１７２ａを介して下部電極１２０に接続されている。
【００５９】
半導体装置１４の構造は、例えば、図３に示す第１絶縁層１３０のパターニング工程において第１開口部１３７に対応する箇所だけを開口し、図６に示す第２絶縁層１７０の開口部形成工程において第２絶縁層１７０、ゲート絶縁層１５０、及び第１絶縁層１３０に一括で開口部を形成することで得ることができる。
【００６０】
図１２は、本発明の実施形態１の変形例５に係る半導体装置の概要を示す断面図である。図１２に示すように、半導体装置１５は図１１に示す半導体装置１４と類似しているが、半導体装置１５は、第２開口部１７１ａと第５開口部１７２ａとがそれぞれ異なる径を有している点において図１１に示す半導体装置１４と相違する。
【００６１】
半導体装置１５の構造は、例えば、図３に示す第１絶縁層１３０のパターニング工程において第１開口部１３７に対応する箇所及び第５開口部１７２ａに対応する箇所に開口部を形成し、図６に示す第２絶縁層１７０の開口部形成工程において第２絶縁層１７０及びゲート絶縁層１５０に第５開口部１７２ａよりも径が大きい開口部を形成することで得ることができる。
【００６２】
図１３は、本発明の実施形態１の変形例６に係る半導体装置の概要を示す断面図である。図１３に示すように、半導体装置１６は図１２に示す半導体装置１５と類似しているが、半導体装置１６は、第２開口部１７１ａと第５開口部１７２ａとがずれた位置に設けられている点において、図１１に示す半導体装置１５と相違する。図１３に示す半導体装置１６では、第２開口部１７１ａに配置された上部電極１８５が、第５開口部１７２ａに配置された配線１９５に第１絶縁層１３０上で接続されている。半導体装置１６の構造は、上記の半導体装置１５と同様の工程で形成することができる。
【００６３】
以上のように、実施形態１の変形例４乃至６に係る半導体装置１４乃至１６によると、上部電極１８０ａ及び１８０ｃ（半導体装置１６においては、１８０ａ、１８０ｃ、及び１８５）が配置される領域にも第１絶縁層１３０が配置されるため、各々の半導体装置に形成される段差を低減することができる。また、下地層１１０に到達する開口部がないため、開口部を形成する工程において、下地層１１０が開口部形成のエッチングに曝されることを防ぐことができる。したがって、第１絶縁層１３０及び第２絶縁層１７０と下地層１１０とのエッチングレートの選択比を調整する必要がなく、また、下地層１１０上にエッチングストッパを設ける必要がなくなる。
【００６４】
〈実施形態２〉
図１４Ａ及び図１４Ｂ（図１４）を用いて、本発明の実施形態２に係る半導体装置２０の概要について説明する。実施形態２の半導体装置２０は、実施形態１と同様に表示装置や駆動回路に用いられる半導体装置である。また、実施形態２の半導体装置２０は、チャネルとして酸化物半導体を用いた構造を例示するが、この構造に限定されず、チャネルとしてシリコンなどの半導体やＧａ−Ａｓ等の化合物半導体、ペンタセン又はテトラシアノキノジメタン（ＴＣＮＱ）等の有機半導体を用いることもできる。ここで、実施形態２では半導体装置としてトランジスタを例示するが、これは本発明に係る半導体装置をトランジスタに限定するものではない。
【００６５】
［半導体装置２０の構造］
図１４Ａは、本発明の実施形態２に係る半導体装置の概要を示す平面図である。また、図１４Ｂは、本発明の実施形態２に係る半導体装置の概要を示す断面図である。図１４に示すように、実施形態２の半導体装置２０は、図１及び図７に示すサラウンド型の半導体装置１０が並列に連結されている。つまり、半導体装置２０は複数の第１開口部１３７が隣接して配置され、下部電極１２０、上部電極１８０、及びゲート電極１６０は、複数の第１開口部１３７に対して共通して設けられている。したがって、複数の半導体装置１０には、同時に同じソース・ドレイン電圧、同じゲート電圧が印加される。
【００６６】
図１４では、図１及び図７に示す実施形態１の構造を用いたサラウンド型の半導体装置を例示したが、図８乃至図１３に示す実施形態１の変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。
【００６７】
以上のように、半導体装置２０では、複数の半導体装置１０の各々の環状のチャネル領域１４１が同時にオン／オフするため、実質的に半導体装置のＷ長（チャネル幅）を大きくすることができる。その結果、オン電流を向上させることができる半導体装置を提供することができる。
【００６８】
［半導体装置２０の製造方法］
図１４に示す半導体装置２０の構造をより明確にするために、図１５乃至図１９を用いて、その製造方法について平面図及び断面図を参照しながら説明する。図１４に示す半導体装置２０に含まれる各々の半導体装置１０は図１及び図７に示す半導体装置１０と同じなので、詳細な説明は省略する。
【００６９】
図１５Ａ及び図１５Ｂ（図１５）は、本発明の実施形態２に係る半導体装置の製造方法において、下部電極を形成する工程を示す平面図及び断面図である。まず、図１５Ｂに示すように、基板１００上に下地層１１０及び下部電極１２０を成膜し、フォトリソグラフィ及びエッチングによって図１５Ａに示す下部電極１２０のパターンを形成する。
【００７０】
図１６Ａ及び図１６Ｂ（図１６）は、本発明の実施形態２に係る半導体装置の製造方法において、下部電極上に第１絶縁層及び第１補助電極を形成する工程を示す平面図及び断面図である。図１６に示すように、パターンが形成された１つの下部電極１２０上に、互いに隣接する複数の第１開口部１３７が設けられた第１絶縁層１３０のパターン及び第１補助電極１９０のパターンが形成される。ここで、図１６では、１つの下部電極１２０上に３つの第１開口部１３７が形成された構成を例示したが、この構成に限定されず、１つの下部電極１２０上に形成される第１開口部１３７は３つよりも少なくてもよく、また多くてもよい。ここで、第１絶縁層１３０及び第１補助電極１９０は一括でエッチングしてもよく、それぞれを別の工程でエッチングしてもよい。例えば、第１絶縁層１３０のパターンを形成した後に第１補助電極１９０を第１絶縁層１３０の上面及び側壁に成膜し、フォトリソグラフィ及びエッチングによって第１補助電極１９０のパターンを形成してもよい。
【００７１】
図１７Ａ及び図１７Ｂ（図１７）は、本発明の実施形態２に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図１７に示すように、図１６に示す基板の全面に酸化物半導体層１４０を成膜し、酸化物半導体層１４０のパターンを形成する。ここで、図１７では、酸化物半導体層１４０のパターンが第１開口部１３７の全てを覆うように形成されているが、酸化物半導体層１４０は少なくとも環状の第１側壁１３１に配置され、少なくとも一部において下部電極１２０及び第１補助電極１９０に接続されていればよい。つまり、酸化物半導体層１４０は、図１７Ｂに示すように、第１補助電極１９０の上面を覆うように配置されていなくてもよい。
【００７２】
図１８Ａ及び図１８Ｂ（図１８）は、本発明の実施形態２に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図１８に示すように、図１７に示す基板の全面にゲート絶縁層１５０及びゲート電極１６０を成膜し、ゲート電極１６０のパターンを形成する。
【００７３】
図１９Ａ及び図１９Ｂ（図１９）は、本発明の実施形態２に係る半導体装置の製造方法において、第２絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図１９に示すように、図１８に示す基板の全面に第２絶縁層１７０を成膜し、複数の開口部１７１を形成する。ここで、各々の開口部１７１は第１絶縁層１３０上に形成された酸化物半導体層１４０をそれぞれ露出する。そして、図１９に示す基板の全面に上部電極１８０を成膜し、図１４に示すように上部電極１８０のパターンを形成する。このようにして、図１４に示す半導体装置２０を実現することができる。
【００７４】
〈実施形態３〉
図２０Ａ及び図２０Ｂ（図２０）を用いて、本発明の実施形態３に係る半導体装置３０の概要について説明する。実施形態３の半導体装置３０は、実施形態１と同様に表示装置や駆動回路に用いられる半導体装置である。また、実施形態３の半導体装置３０は、チャネルとして酸化物半導体を用いた構造を例示するが、この構造に限定されず、チャネルとしてシリコンなどの半導体やＧａ−Ａｓ等の化合物半導体、ペンタセン又はテトラシアノキノジメタン（ＴＣＮＱ）等の有機半導体を用いることもできる。ここで、実施形態３では半導体装置としてトランジスタを例示するが、これは本発明に係る半導体装置をトランジスタに限定するものではない。
【００７５】
［半導体装置３０の構造］
図２０Ａは、本発明の実施形態３に係る半導体装置の概要を示す平面図である。また、図２０Ｂは、本発明の実施形態３に係る半導体装置の概要を示す断面図である。図２０に示すように、実施形態３の半導体装置３０は、環状のチャネル領域が多重となるように図１及び図７に示すサラウンド型の半導体装置１０が並列に接続されている。つまり、内側の環状の第１チャネル領域１４４を有する半導体装置１０ａを囲むように、外側の環状の第２チャネル領域１４５を有する半導体装置１０ｂが形成されている。
【００７６】
ここで、図２１Ａ及び図２１Ｂ（図２１）にも示すように、半導体装置３０は、内周部の第１開口部１３８に第１側壁１３５を有し、外周部の第１開口部１３９に第２側壁１３６の一部を有する第１絶縁層１３３と、第１絶縁層１３３を囲むように、第１開口部１３９に第２側壁１３６の一部を有する環状の第３絶縁層１３４と、を有する。つまり、第１側壁１３５は第１絶縁層１３３の内周部に設けられ、第２側壁１３６は第１絶縁層１３３の外周部及び第３絶縁層１３４の内周部に設けられている。換言すると、第２側壁１３６は第１側壁１３５を囲むように位置する。ここで、各々の半導体装置１０ａ、１０ｂの下部電極１２０、ゲート電極１６０、及び上部電極１８０はそれぞれ一体で形成されている。つまり、第１側壁１３５及び第２側壁１３６には一体で形成されたゲート電極１６０が設けられている。したがって、半導体装置３０には、同時に同じソース・ドレイン電圧、同じゲート電圧が印加される。
【００７７】
図２０では、図１及び図７に示す実施形態１の構造を用いたサラウンド型の半導体装置を例示したが、図８乃至図１３に示す実施形態１の変形例の半導体装置を用いてサラウンド型の半導体装置を実現することもできる。
【００７８】
以上のように、半導体装置３０では、半導体装置１０ａの環状のチャネル領域１４４及び半導体装置１０ｂの環状のチャネル領域１４５が同時にオン／オフするため、実質的に半導体装置のＷ長を大きくすることができる。その結果、オン電流を向上させることができる半導体装置を提供することができる。
【００７９】
［半導体装置３０の製造方法］
図２０に示す半導体装置３０の構造をより明確にするために、図２１乃至図２４を用いて、その製造方法について平面図及び断面図を参照しながら説明する。図２０に示す半導体装置３０に含まれる半導体装置１０ａ、１０ｂの断面構造は図１及び図７に示す半導体装置１０の断面構造と同じなので、詳細な説明は省略する。
【００８０】
図２１Ａ及び図２１Ｂ（図２１）は、本発明の実施形態３に係る半導体装置の製造方法において、下部電極上に第１絶縁層、第３絶縁層、第１補助電極、及び第２補助電極を形成する工程を示す平面図及び断面図である。図２１に示すように、パターンが形成された１つの下部電極１２０上に、環状の第１絶縁層１３３及び第１補助電極１９３と、それらの周囲に位置する環状の第３絶縁層１３４及び第２補助電極１９４と、が形成される。半導体装置３０では、第１側壁１３５及び第２側壁１３６にチャネルが形成される。
【００８１】
図２２Ａ及び図２２Ｂ（図２２）は、本発明の実施形態３に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す平面図及び断面図である。図２２に示すように、図２１に示す基板の全面に酸化物半導体層１４０を成膜し、酸化物半導体層１４０のパターンを形成する。ここで、図２２では、酸化物半導体層１４０のパターンは第１絶縁層１３３のパターンを覆い、第３絶縁層１３４のパターンの内周より大きくなるように形成されている。ここで、酸化物半導体層１４０は、少なくとも環状の第１側壁１３５及び環状の第２側壁１３６のそれぞれに配置され、少なくとも一部において下部電極１２０、第１補助電極１９３及び第２補助電極１９４に接続されていればよい。
【００８２】
図２３Ａ及び図２３Ｂ（図２３）は、本発明の実施形態３に係る半導体装置の製造方法において、ゲート絶縁層及びゲート電極を形成する工程を示す平面図及び断面図である。図２３に示すように、図２２に示す基板の全面にゲート絶縁層１５０及びゲート電極１６０を成膜し、ゲート電極１６０のパターンを形成する。
【００８３】
図２４Ａ及び図２４Ｂ（図２４）は、本発明の実施形態３に係る半導体装置の製造方法において、第２絶縁層及びゲート絶縁層に開口部を形成する工程を示す平面図及び断面図である。図２４に示すように、図２３に示す基板の全面に第２絶縁層１７０を成膜し、開口部１７３、１７４のパターンを形成する。ここで、開口部１７３は第１絶縁層１３３上に形成された酸化物半導体層１４０を露出し、開口部１７４は第３絶縁層１３４上に形成された酸化物半導体層１４０を露出する。そして、図２４に示す基板の全面に上部電極１８０を成膜し、図２０に示すように上部電極１８０のパターンを形成する。このようにして、図２０示す半導体装置３０を実現することができる。
【００８４】
なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００８５】
１０、１１、１２、１３、２０、２１、３０、３１、３２：半導体装置
１００：基板
１１０：下地層
１２０：下部電極
１２１：領域
１３０、１３３：第１絶縁層
１３１、１３５：第１側壁
１３２：ドレイン領域
１３４：第３絶縁層
１３６：第２側壁
１３７、１７１、１７２、１７３、１７４：開口部
１４０：酸化物半導体層
１４１、１４３、１４４、１４５：チャネル領域
１５０：ゲート絶縁層
１６０：ゲート電極
１７０：第２絶縁層
１８０：上部電極
１９０、１９３：第１補助電極
１９２：ソース領域
１９４：第２補助電極
【図１】
2016111040.tif 000003
【図２Ａ】
2016111040.tif 000004
【図２Ｂ】
2016111040.tif 000005
【図３Ａ】
2016111040.tif 000006
【図３Ｂ】
2016111040.tif 000007
【図４Ａ】
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【図４Ｂ】
2016111040.tif 000009
【図５Ａ】
2016111040.tif 000010
【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
2016111040.tif 000013
【図７Ａ】
2016111040.tif 000014
【図７Ｂ】
2016111040.tif 000015
【図８】
2016111040.tif 000016
【図９】
2016111040.tif 000017
【図１０】
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【図１１】
2016111040.tif 000019
【図１２】
2016111040.tif 000020
【図１３】
2016111040.tif 000021
【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
2016111040.tif 000024
【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
2016111040.tif 000034
【図２０Ｂ】
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【図２１Ａ】
2016111040.tif 000036
【図２１Ｂ】
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【図２２Ａ】
2016111040.tif 000038
【図２２Ｂ】
2016111040.tif 000039
【図２３Ａ】
2016111040.tif 000040
【図２３Ｂ】
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【図２４Ａ】
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【図２４Ｂ】
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