(57)【要約】      （修正有）【課題】装置間のデータ送受信にあたって通信フレームの開始と終了との誤認を防止し、また受信側装置の正常なデータ受信までの時間短縮化を図る。【解決手段】装置１０、１１のフレーム構成手段１２は、通信フレーム２０の最初に配置されるフラグ情報Ｆ（Ｓ）を「１００００００１」の８ビット固定パターンとする。また、最後に配置されるフラグ情報Ｆ（Ｅ）を「０１１１１１１０」の８ビット固定ビットパターンとする。装置１０、１１の制御手段１３は、フラグ情報Ｆ（Ｓ）の検出を通信フレームの受信開始とする一方、フラグ情報Ｆ（Ｅ）の検出を通信フレームの受信終了とする。【選択図】図３
2016111580.tif 000002
【特許請求の範囲】
【請求項１】
装置間における通信フレームの送受信を制御する通信制御システムであって、
送信側の装置は、前記通信フレームの最初に配置される開始フラグと、前記通信フレームの最後に配置される終了フラグと、を異なるビットパターンとするフレーム構成手段を備え、
受信側の装置は、前記両フラグのビットパターンの検出に応じて前記通信フレームの受信を制御する制御手段を備え、
前記制御手段は、前記開始フラグのビットパターンの検出により前記通信フレームの受信を開始する一方、前記終了フラグのビットパターンの検出により前記通信フレームの受信を終了する
ことを特徴とする通信制御システム。
【請求項２】
前記フレーム構成手段は、前記開始フラグを「１００００００１」のビットパターンに構成する一方、前記終了フラグを「０１１１１１１０」のビットパターンに構成し、
前記制御手段は、前記両フラグをそれぞれのビットパターンに応じて判別することを特徴とする請求項１記載の通信制御システム。
【請求項３】
前記フレーム構成手段は、前記両フラグを除く前記通信フレームの連続する５ビットの「１」の直後に「０」を１ビット挿入し、該フレームの連続する５ビットの「０」の直後には「１」を挿入する一方、
前記制御手段は、前記両フラグを除く前記通信フレームの連続する５ビットの「１」の直後の「０」を１ビット除去し、該フレームで連続する５ビットの「０」の直後の「１」を１ビット除去する
ことを特徴とする請求項２記載の通信制御システム。
【請求項４】
装置間における通信フレームの送受信を制御する通信制御方法であって、
送信側の装置が、前記通信フレームの最初に配置される開始フラグと、前記通信フレームの最後に配置される終了フラグと、を異なるビットパターンとして送信する送信側ステップと、
受信側の装置が、前記両フラグのビットパターンの検出に応じて前記通信フレームの受信を制御する受信側ステップと、を有し、
前記受信側ステップは、前記開始フラグのビットパターンの検出により前記通信フレームの受信を開始するステップと、
前記終了フラグのビットパターンの検出により前記通信フレームの受信を終了するステップと、を有する
ことを特徴とする通信制御方法。
【請求項５】
装置間で送受信される通信フレームのデータ構造であって、
前記通信フレームの最初に配置される開始フラグと、前記通信フレームの最後に配置される終了フラグと、を備え、
前記開始フラグが「１００００００１」のビットパターンに構成され、前記終了フラグが「０１１１１１１０」のビットビットパターンに構成されている
ことを特徴とする通信フレームのデータ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置間における通信フレームの送受信を制御する技術に関する。
【背景技術】
【０００２】
周知のようにＨＤＬＣ（Ｈｉｇｈｔ−Ｌｅｂｅｌ  Ｄａｔａ  Ｌｉｎｋ  Ｃｏｎｔｒｏｌ）は、ＩＳＯによって標準化されたデータリンク層のプロトコルであり、専用線や回線交換で使用されている。例えば特許文献１に示すＩＳＤＮ（登録商標）のＤチャンネルには、ＨＤＬＣ／ＰＰＰのプロトコルが使用される。
【０００３】
このＨＤＬＣによれば、データをひとかたまりにしたフレームと呼ばれる単位でデータの送受信が実行される。このＨＤＬＣフレームの構造は、ＩＳＯ３３０９で定義されている。
【０００４】
図１（ａ）（ｂ）に基づきＨＤＬＣフレームの構造を説明すれば、ＨＤＬＣフレーム１はフレームの境界、即ちフレームの最初と最後に８ビットの固定ビットパターン「０１１１１１１０」で構成されたフラグ情報（フラグシーケンス）Ｆを備える。このフラグ情報Ｆは、送受信装置間でフレームの同期を取るための信号として使用され、該フラグ情報Ｆを受信側で検出することでフレームの開始と終了とを判断している。
【０００５】
ところが、ＨＤＬＣフレーム１内にフラグ情報Ｆと同じビットパターンが含まれている場合がある。この場合にＨＤＬＣフレームをそのまま送信すると、受信側装置で該ビットパターンをフラグ情報Ｆと解釈する問題が生じる。
【０００６】
そこで、ＨＤＬＣフレーム１内にフラグ情報Ｆと同じビットパターンを出現させないために、そのビット列を変換する。この変換はビットスタッフィング（ｂｉｔ  ｓｔｕｆｆｉｎｇ）制御と呼ばれている。
【０００７】
ビットスタッフィング制御によれば（１）送信側装置は、フラグ情報Ｆを除くＨＤＬＣフレーム（データフィールド）１の連続する５ビットの「１」の直後に「０」を挿入し、（２）受信側装置は、フラグ情報Ｆを除くＨＤＬＣフレーム１の連続する５ビットの「１」の直後の「０」を除去する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平９−２３３１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来は、ビットスタッフィング制御によりフラグ情報Ｆと同じビットパターンの出現を防止しているものの、次の問題を生じるおそれがあった。
【００１０】
（１）すなわち、ＨＤＬＣフレーム１のフラグ情報Ｆは、最初と最後が同じビットパターンなため、受信側装置が該フレーム１の途中から動作を開始した場合、開始のフラグ情報Ｆ（以下、開始フラグＦとする。）を終了のフラグ情報Ｆ（以下、終了フラグＦとする。）と誤検出し、また終了フラグＦを開始フラグＦと誤検出するおそれがある。これによりＨＤＬＣフレーム１の開始と終了とを誤認し、受信側装置の不正確な判断を引き起こすという問題があった。
【００１１】
（２）このＨＤＬＣフレーム１の開始と終了との誤認が継続した場合には、さらに正常なデータの受信までに相当な時間を必要とするおそれがある。この点を図２に基づき説明する。図２中の１ａ〜１ｃは、送信側装置から受信側装置に順次に送信されるＨＤＬＣフレーム１を示している。
【００１２】
ここでは受信側装置は、送信側装置の送信途中の状態からＨＤＬＣフレーム１ａの受信を開始したものとする。この場合、受信側装置の受信タイミングにずれが生じており、Ｓ０２に示すように、受信側装置はＨＤＬＣフレーム１ａの終了フラグＦを開始フラグＦと誤検出し、フレーム受信を開始するおそれがある。
【００１３】
そうすると、送信側装置から次のＨＤＬＣフレーム１ｂが送信された場合には、Ｓ０３に示すように、受信側装置は開始フラグＦを終了フラグＦと誤検出し、フレーム受信を完了してしまう。ここで受信を完了したＨＤＬＣフレームｘ１は、フレーム内容が異常であるものの、受信側装置は終了フラグＦと開始フラグＦとを誤検出したことが分からない。
【００１４】
したがって、Ｓ０４に示すように、ＨＤＬＣフレーム１ｂの終了フラグＦを開始フラグＦと誤検出し、次のフレーム受信を開始する。このときＳ０５に示すように、送信側装置から次のＨＤＬＣフレーム１ｃが送信されると、Ｓ０３と同様に受信側装置は開始フラグＦを終了フラグＦと誤検出し、フレーム内容の異常なＨＤＬＣフレームｘ２の受信を完了する。
【００１５】
続いてＳ０６に示すように、ＨＤＬＣフレーム１ｃの終了フラグＦを開始フラグＦと誤検出し、フレーム内容が異常なＨＤＬＣフレームを次々に受信する。このフレーム内容が異常となる状態は、受信側装置の受信タイミングにずれが生じた場合のみならず、ノイズによりフラグ情報Ｆと同じビットパターンがフラグ情報Ｆ以外のデータフィールドに誤挿入された結果、受信側装置で開始フラグＦと終了フラグＦとの順番がずれた場合にも生じる。
【００１６】
このような（ａ）受信タイミングのずれによるフレーム内容の異常、（ｂ）通信回路上のノイズによるフレーム内容の異常などに対しては、受信側装置において一定時間は同様の処理を継続してフレーム内容が正常となるまで待ち、その後に受信タイミングを調整する処理で対処することもできる。
【００１７】
しかしながら、受信側装置において受信タイミングを調整しても、再度終了フラグＦを開始フラグＦと誤検出することが想定され、受信タイミング調整の頻度によっては正常データが受信できるまでに相当の時間を要するという問題がある。
【００１８】
本発明は、このような従来の問題を解決するためになされ、装置間のデータ送受信にあたって通信フレームの開始と終了との誤認を防止し、受信側装置の正常なデータ受信までの時間短縮化を図ることを解決課題としている。
【課題を解決するための手段】
【００１９】
本発明の一態様は、装置間における通信フレームの送受信を制御する通信制御システムであって、送信側の装置は、前記通信フレームの最初に配置される開始フラグと、前記通信フレームの最後に配置される終了フラグと、を異なるビットパターンとするフレーム構成手段を備え、受信側の装置は、前記両フラグのビットパターンの検出に応じて前記通信フレームの受信を制御する制御手段を備え、前記制御手段は、前記開始フラグのビットパターンの検出により前記通信フレームの受信を開始する一方、前記終了フラグのビットパターンの検出により前記通信フレームの受信を終了することを特徴としている。
【００２０】
本発明の他の態様は、装置間における通信フレームの送受信を制御する通信制御方法であって、送信側の装置が、前記通信フレームの最初に配置される開始フラグと、前記通信フレームの最後に配置される終了フラグと、を異なるビットパターンとして送信する送信側ステップと、受信側の装置が、前記両フラグのビットパターンの検出に応じて前記通信フレームの受信を制御する受信側ステップと、を有し、前記受信側ステップは、前記開始フラグのビットパターンの検出により前記通信フレームの受信を開始するステップと、前記終了フラグのビットパターンの検出により前記通信フレームの受信を終了するステップと、を有することを特徴としている。
【００２１】
本発明のさらに他の態様は、装置間で送受信される通信フレームのデータ構造であって、前記通信フレームの最初に配置される開始フラグと、前記通信フレームの最後に配置される終了フラグと、を備え、前記開始フラグが「１００００００１」のビットパターンに構成され、前記終了フラグが「０１１１１１１０」のビットビットパターンに構成されていることを特徴としている。
【発明の効果】
【００２２】
本発明によれば、装置間のデータ送受信にあたって通信フレームの開始と終了との誤認を防止することができる。また、受信側装置の正常なデータ受信までの時間短縮化を図ることもできる。
【図面の簡単な説明】
【００２３】
【図１】（ａ）はＨＤＬＣフレームのデータ構造、（ｂ）は（ａ）の説明図。
【図２】受信タイミングのずれによるフレーム異常が発生する状態の動作を示すチャート図。
【図３】本発明の実施形態に係る通信制御システムの構成図。
【図４】（ａ）は同システムの通信フレームのデータ構造、（ｂ）は（ａ）の説明図。
【図５】同システムの処理動作のチャート図。
【図６】通信制御システムの他例１の構成図。
【図７】同  他例２の構成図。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態に係る通信制御システムを説明する。この通信制御システムは、主に通信フレームを送信する送信側装置と、該通信フレームを受信する受信側装置とが非同期に動作するシリアル通信に用いられる。ここでは一例として装置間でＨＤＣＬデータ通信を行うＨＤＬＣ伝送方式への適用例を説明する。
【００２５】
≪システム構成例≫
図３に基づき前記通信制御システム５の構成を説明する。ここでは前記通信制御システム５は、マスタ（ＭＡＳＴＥＲ）となる一次局の装置（機器，デバイスなど）１０と、スレーブ（ＳＬＡＶＥ）となる二次局の装置（機器，デバイスなど）１１とを備えた不均衡型からなり、該両装置１０，１１が１対１となるポイントツーポイントシステムに構成されている。
【００２６】
この両装置１０，１１間ではコマンドとレスポンスの送受信が実行され、コマンドの場合は前記装置１０が送信側装置となる一方、前記装置１１が受信側装置となる。また、レスポンスの場合は前記装置１１が送信側装置となる一方、前記装置１０が受信側装置となる。このコマンドとレスポンスは、通信フレームの単位で送受信されている。
【００２７】
前記両装置１０，１１は、通信フレームを構成するフレーム構成手段１２と、該通信フレームの受信を制御する制御手段１３と、を有している。この各手段１２，１３は、前記両装置１０，１１にプログラムとして実装されている。このプログラムは、前記各手段１２，１３の機能に応じて別個に構成してもよく、あるいは前記両手段１２，１３の機能を併せ持つプログラムとしてもよい。
【００２８】
≪通信フレームのデータ構造≫
図４に基づき通信フレームのデータ構造を説明する。ここではフレーム構成手段１２は、従来のＨＤＬＣフレーム１に次の変更を加えて通信フレーム２０を構成する。
【００２９】
（１）フラグ情報の変更
フレーム構成手段１２は、図４（ａ）（ｂ）に示すように、通信フレーム２０の最初に配置されるフラグ情報Ｆ（Ｓ）と、最後に配置されるフラグ情報Ｆ（Ｅ）と、を異なるビットパターンに構成する。
【００３０】
以下、フラグ情報Ｆ（Ｓ）を開始フラグＦ（Ｓ）と呼び、フラグ情報Ｆ（Ｅ）を終了フラグＦ（Ｅ）と呼ぶものとする。この開始Ｆ（Ｅ）と終了フラグＦ（Ｅ）との間にアドレス情報Ａ，コントロール情報Ｃ，送信データＤ，フレームチェックシーケンスＦＣＳが配置されている。
【００３１】
具体的には、開始フラグＦ（Ｓ）は「１００００００１」の８ビット固定パターンに構成されている一方、終了フラグＦ（Ｅ）は通常のＨＤＬＣフレームと同じく「０１１１１１１０」の８ビット固定パターンに構成されている。このビットパターンを制御手段１３が検出することで両フラグＦ（Ｓ），Ｆ（Ｅ）が判別され、通信フレーム２０の受信開始と受信終了とが制御されている。
【００３２】
（２）ビットスタッフィング制御の追加事項
従来のビットスタッフィング制御では、通信フレーム２０に対して次の制御（Ａ）（Ｂ）が実行される。
（Ａ）送信側装置は、前記両フラグＦ（Ｓ），Ｆ（Ｅ）を除く通信フレーム２０の連続する５ビットの「１」の直後に「０」を挿入する。
（Ｂ）受信側装置は、前記両フラグＦ（Ｓ），Ｆ（Ｅ）を除く通信フレーム２０の連続する５ビットの「１」の直後の「０」を除去する。
【００３３】
しかしながら、通信フレーム２０にビットパターン「１００００００１」が含まれている場合には、ビットスタッフィング制御が実行されず、開始フラグＦ（Ｓ）と同じビットパターンが、開始フラグＦ（Ｓ）以外の部分に出現してしまう。
【００３４】
そこで、前記通信制御システム５では、従来のビットスタッフィング制御にさらに次の制御（Ｃ）（Ｄ）を追加する。
（Ｃ）送信側装置のフレーム構成手段１２は、前記両フラグＦ（Ｓ），Ｆ（Ｅ）を除く通信フレーム２０の連続する５ビットの「０」の直後に「１」を１個挿入する。
（Ｄ）受信側装置の制御手段１３は、前記両フラグＦ（Ｓ），Ｆ（Ｅ）を除く通信フレーム２０の連続する５ビットの「０」の直後の「１」を除去する。
【００３５】
≪動作説明≫
（１）動作例１
前記通信制御システム５によれば、開始フラグＦ（Ｓ）と終了フラグＦ（Ｅ）とが異なるビットパターンにより構成されているため、受信側装置が通信フレーム２０の開始と終了とを誤認するおそれがない。
【００３６】
例えば通信フレーム２０の送信途中から受信側装置が動作を開始した場合、開始フラグＦ（Ｓ）を制御手段１３が検出するまでは送信側装置の送信データを破棄する制御が実行される。
【００３７】
すなわち、受信側装置の制御手段１３は、開始フラグＦ（Ｓ）のビットパターン「１００００００１」の検出により通信フレーム２０の区切りを識別し、通信フレーム２０のアドレス情報Ａ以降のデータを受信する。
【００３８】
そして、開始フラグＦ（Ｓ）のビットパターン「１００００００１」のうち、後半の４ビット「０００１」の段階で受信側装置が動作を開始した場合、それまでに受信した通信フレーム２０は破棄される。ここでは受信側装置は、送信側装置から次の通信フレーム２０が送信されるとともに、制御手段１３にて開始フラグＦ（Ｓ）のビットパターン「１００００００１」を検出するまでデータ受信を行わない。
【００３９】
これにより通信フレーム２０の途中から受信側装置が動作を開始した場合であっても、受信側装置が通信フレーム２０の開始と終了とを誤認することがなく、この点で受信側装置の不正確な判断を引き起こす問題を防止することができる。なお、受信側装置の制御手段１３は、終了フラグＦ（Ｅ）のビットパターン「０１１１１１１０」を検出により、通信フレーム２０の受信を完了する。
【００４０】
（２）動作例２
前記通信制御システム５のビットスタッフィング制御によれば、前記（Ａ）〜（Ｄ）の制御が実行される。したがって、開始フラグＦ（Ｓ）は「１００００００１」の８ビット固定パターンに変更されているものの、前記（Ｃ）（Ｄ）の制御によれば、開始フラグＦ（Ｓ）を除く通信フレーム２０の部分に「１００００００１」のビットパターンが出現することが防止される。
【００４１】
その結果、通信フレーム２０の送信途中から受信側装置が動作を開始した場合に制御手段１３が該フレーム２０内のビットパターンを開始フラグと誤検出することが防止される。
【００４２】
また、制御手段１３は、開始フラグＦ（Ｓ）の検出後は同じビットパターンを通信フレーム２０内で検出することがなく、さらには前記制御（Ａ）（Ｂ）によりフレームチェックシーケンスＦＣＳの受信完了までは、終了フラグＦ（Ｅ）と同じビットパターンを通信フレーム２０内で検出することもない。
【００４３】
（３）動作例３
前記動作例１，２によれば、通信フレーム２０の送信途中から受信側装置が動作を開始した場合、従来よりも「正常なデータを受け取れるまでの時間が早くなる」効果が得られる。この点を図５に基づき説明する。
【００４４】
ここでは２０ａ〜２０ｃは、送信側装置から受信側装置に順次に送信される通信フレーム２０を示している。また、Ｓ１１に示すように、受信側装置は、送信側装置の通信フレーム２０ａの送信途中から動作を開始し、通信フレーム２０を受信したものとする。
【００４５】
このとき受信側装置の制御手段１３は、開始フラグＦ（Ｓ）と終了フラグＦ（Ｅ）とをビットパターンの相違から判別できるため、Ｓ１２の終了フラグＦ（Ｅ）のビットパターンを検出した段階でそれまでに受信した通信フレーム２０ａを破棄する。
【００４６】
そして、Ｓ１３に示すように、送信側装置から次の通信フレーム２０ｂが送信されると、受信側装置の制御手段１３は開始フラグＦ（Ｓ）のビットパターンを検出し、通信フレーム２０ｂの受信を開始する。その後に受信側装置の制御手段１３は、Ｓ１４に示すように、終了フラグＦ（Ｅ）のビットパターンを検出し、通信フレーム２０ｂの受信を完了する。
【００４７】
また、Ｓ１５，Ｓ１６に示すように、送信側装置から次のフレーム２０ｃが送信されると、Ｓ１３，Ｓ１４と同様に開始フラグＦ（Ｓ）および終了フラグＦ（Ｅ）のビットパターンを検出し、該フレーム２０ｃの受信を完了する。
【００４８】
したがって、受信側装置の制御手段１３は、Ｓ１２の受信時に終了フラグＦ（Ｅ）を開始フラグＦ（Ｓ）と誤検出することがなく、通信フレーム２０ｂからは正常に受信することができる。その結果、前記通信制御システム５によれば、従来のＨＤＬＣデータ通信と比較して「正常にデータを受け取れるまでの時間が早くなる」効果を得られる。
【００４９】
さらにノイズにより通信フレーム２０に両フラグＦ（Ｅ），（Ｓ）が誤挿入されてしまった場合も同様に前記効果を得ることができる。すなわち、受信側装置の制御手段１３は、開始フラグＦ（Ｓ）と終了フラグＦ（Ｅ）とを判別可能なため、ノイズにより両フラグＦ（Ｅ），（Ｓ）の順序がずれた場合であっても、次の通信フレーム２０から正しくデータを受信できる。この点でも正常にデータを受け取れるまでの時間が、従来のＨＤＬＣフレームを使用した場合よりも早くなる。
【００５０】
≪他例１≫
図６は、前記通信制御システム５の他例１の構成を示している。ここでは前記通信制御システム５は、一次局の装置１０と二次局の装置１１とが１対多となるマルチポイントシステムに構成されている。
【００５１】
前記装置１０と前記各装置１１とは、それぞれフレーム構成手段１２および制御手段１３を備え、マルチポイントシステムの装置１０，１１間で前記動作例１〜３が実行され、その効果を得ることができる。
【００５２】
≪他例２≫
図７は、前記通信制御システム５の他例２の構成を示している。ここでは前記通信制御システム５は平衡型システムに構成され、マスタ／スレーブ関係の一次局・二次局ではなく、対等な責任を有する複合局の装置（機器，デバイスなど）２１を備える。
【００５３】
この各装置２１は、コマンドの通信フレーム２０の場合、アドレス情報Ａに自装置のアドレスがあれば受信側装置となる一方、相手装置のアドレスがあれば送信側装置となる。また、レスポンスの通信フレーム２０の場合、アドレス情報Ａに自装置のアドレスがあれば送信側装置となる一方、相手装置のアドレスがあれば受信側装置となる。
【００５４】
前記各装置２１は、それぞれフレーム構成手段１２および制御手段１３を備えている。このとき送信側装置の前記装置２１は、フレーム構成手段１２により通信フレーム２０を構成し、受信側装置に送信する。また、受信側装置の前記装置２１は、制御手段１３により開始フラグＦ（Ｓ）と終了フラグＦ（Ｅ）とを検出し、該検出に応じて通信フレーム２０の受信を制御する。これにより平衡型システムの装置２１間で前記動作例１〜３が実行され、その効果を得ることができる。
【００５５】
なお、本発明は、上記実施形態に限定されるものではなく、各請求項に記載された範囲内で応用・変形して実施することができる。例えば本発明は、必ずしもＨＤＬＣ伝送方式には限定されず、受信側装置がフレームの先頭と最後に配置されたフラグ情報に基づき受信開始と受信終了とを判別するシステムであれば、適用が可能である。
【符号の説明】
【００５６】
５…通信制御システム
１０…一次局の装置
１１…二次局の装置
１２…フレーム構成手段
１３…制御手段
２０…通信フレーム
２１…複合局の装置
【図１】
2016111580.tif 000003
【図２】
2016111580.tif 000004
【図３】
2016111580.tif 000005
【図４】
2016111580.tif 000006
【図５】
2016111580.tif 000007
【図６】
2016111580.tif 000008
【図７】
2016111580.tif 000009