(57)【要約】【課題】ヒステリシスコンパレータ制御方式を好適に適用した３レベル型の電力変換装置を提供する。【解決手段】電力変換装置１は、出力電流の正側を生成する正モードにおいてスイッチングを行う２つのスイッチング素子ＳＷＵ１,ＳＷＵ３（以下、ＳＷＶ１,ＳＷＶ３、ＳＷＷ１,ＳＷＷ３も含む。）と、出力電流の負側を生成する負モードにおいてスイッチングを行う２つのスイッチング素子ＳＷＵ２,ＳＷＵ４（以下、ＳＷＶ２,ＳＷＶ４、ＳＷＷ２,ＳＷＷ４も含む。）とを有する３レベル型の３相インバータ部１０と、出力電流を電流指令値に対してヒステリシス幅以内に制御する制御信号を生成して、正モードでは制御信号を素子ＳＷＵ１,ＳＷＵ３に供給し、負モードでは制御信号を素子ＳＷＵ２,ＳＷＵ４に供給する制御部２０とを備え、制御部２０は、電流指令値がゼロクロスするときに、正モードと負モードとのスイッチングモード切換を行う。【選択図】図１
2016149913.tif 000002
【特許請求の範囲】
【請求項１】
直流電力を交流電力に変換する３レベル型の３相インバータ部であって、相ごとに、出力電流の正側を生成する正スイッチングモードにおいて排他的にスイッチングを行う２つの正モード用スイッチング素子と、前記出力電流の負側を生成する負スイッチングモードにおいて排他的にスイッチングを行う２つの負モード用スイッチング素子とを有する前記３相インバータ部と、
相ごとに、前記出力電流を正弦波状の電流指令値に対して第１のヒステリシス幅以内に制御する制御信号を生成して、前記正スイッチングモードでは前記制御信号を前記２つの正モード用スイッチング素子に供給し、前記負スイッチングモードでは前記制御信号を前記２つの負モード用スイッチング素子に供給するヒステリシスコンパレータ方式の制御部と、
を備え、
前記制御部は、相ごとに、前記電流指令値がゼロクロスするときに、前記正スイッチングモードと前記負スイッチングモードとのスイッチングモード切換を行う、
電力変換装置。
【請求項２】
前記制御部は、
相ごとに、前記電流指令値の正側のピーク値の時点を含む所定期間だけ、前記制御信号に依らずに、前記２つの正モード用スイッチング素子のうちの高電位側入力に接続された一方を強制的にオンさせると共に他方を強制的にオフさせ、かつ、前記電流指令値の負側のピーク値の時点を含む所定期間だけ、前記制御信号に依らずに、前記２つの負モード用スイッチング素子のうちの低電位側入力に接続された一方を強制的にオンさせると共に他方を強制的にオフさせる強制スイッチング停止制御を行い、
前記強制スイッチング停止制御中に、出力電流が前記電流指令値に対して前記第１のヒステリシス幅よりも広い第２のヒステリシス幅から外れる場合に、前記強制スイッチング停止制御を終了する、
請求項１に記載の電力変換装置。
【請求項３】
前記制御部は、
相ごとに、前記電流指令値の正側のピーク値の時点を含む所定期間だけ、前記制御信号に依らずに、前記２つの正モード用スイッチング素子のうちの高電位側入力に接続された一方を強制的にオンさせると共に他方を強制的にオフさせ、かつ、前記電流指令値の負側のピーク値の時点を含む所定期間だけ、前記制御信号に依らずに、前記２つの負モード用スイッチング素子のうちの低電位側入力に接続された一方を強制的にオンさせると共に他方を強制的にオフさせる強制スイッチング停止制御を行い、
前記強制スイッチング停止制御中に、出力電流が前記電流指令値に対して前記第１のヒステリシス幅よりも広い第２のヒステリシス幅から外れる場合に、前記強制スイッチング停止制御を継続すると共に、前記強制スイッチング停止制御を行っていない相において前記電流指令値のゼロクロス時点に先行して前記スイッチングモード切換を行う、
請求項１に記載の電力変換装置。
【請求項４】
前記３相インバータ部は、相ごとに、
高電位側入力と対応の相出力との間に接続された第１のスイッチング素子と、
前記対応の相出力と低電位側入力との間に接続された第２のスイッチング素子と、
前記高電位側入力と前記低電位側入力との中間の中性点入力と、前記対応の相出力との間に直列に接続された第３及び第４のスイッチング素子と、
を備え、
前記第１及び第３のスイッチング素子が前記２つの正モード用スイッチング素子であり、
前記第２及び第４のスイッチング素子が前記２つの負モード用スイッチング素子である、
請求項１〜３の何れか１項に記載の電力変換装置。
【請求項５】
前記３相インバータ部は、相ごとに、
高電位側入力と対応の相出力との間に順に直列に接続された第１及び第４のスイッチング素子と、
前記対応の相出力と低電位側入力との間に順に直列に接続された第３及び第２のスイッチング素子と、
前記第３及び第２のスイッチング素子間の接続点から、前記高電位側入力と前記低電位側入力との中間の中性点入力へ向けて順方向接続された第１の中性点クランプダイオードと、
前記中性点入力から、前記第１及び第４のスイッチング素子間の接続点へ向けて順方向接続された第２の中性点クランプダイオードと、
を備え、
前記第１及び第３のスイッチング素子が前記２つの正モード用スイッチング素子であり、
前記第２及び第４のスイッチング素子が前記２つの負モード用スイッチング素子である、
請求項１〜３の何れか１項に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３レベル型の電力変換装置に関するものである。
【背景技術】
【０００２】
需要家における発電装置（例えば、太陽電池）や蓄電装置を、分散電源として、パワーコンディショナシステム（ＰＣＳ）を介して、電力事業者の商用電力系統に連系することが知られている。パワーコンディショナシステムは、分散電源からの直流電力を商用電力系統の３相交流電力相当の交流電力に変換するために、インバータ（電力変換装置）を備える。
【０００３】
この種のインバータとして、３相ブリッジ接続された６つのスイッチング素子を有する２レベル型のインバータが知られている。また、その倍の１２個のスイッチング素子（すなわち、相ごとに、その倍の４つのスイッチング素子）を有する３レベル型のインバータも知られている。３レベル型のインバータは、２レベル型のインバータと比較して、高調波を低減することができ、リップルを低減することができる。
【０００４】
この種のインバータの制御方式としては、ＰＷＭ制御方式、ベクトル制御方式などが知られている。特許文献１には、ＰＷＭ制御方式を用いた３レベル型のインバータが開示されている。
【０００５】
また、２レベル型のインバータの制御方式としては、ヒステリシスコンパレータ制御方式がある。ヒステリシスコンパレータ制御方式によれば、応答性能を向上することができ、また、リップルを低減することができる。特許文献２には、ヒステリシスコンパレータ方式を用いた２レベル型のインバータが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６４−４７２７７号公報
【特許文献２】特許第５４９３７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本願発明者らは、特許文献１に記載のような３レベル型のインバータに、特許文献２に記載のようなヒステリシスコンパレータ制御方式を適用することを試みる。
【０００８】
３レベル型のインバータでは、相ごとに、出力電流の正側を生成する正スイッチングモードにおいて２つの正モード用スイッチング素子を排他的にスイッチングさせ、出力電流の負側を生成する負スイッチングモードにおいて残りの２つの負モード用スイッチング素子を排他的にスイッチングさせる。
【０００９】
この３レベル型のインバータに２レベル型のインバータのためのヒステリシスコンパレータ制御方式を単純に適用しても、２つの正モード用スイッチング素子による正スイッチングモードと、２つの負モード用スイッチング素子による負スイッチングモードとのスイッチングモード切換が適切に行われない。
【００１０】
そこで、本発明は、ヒステリシスコンパレータ制御方式を好適に適用した３レベル型の電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の電力変換装置は、直流電力を交流電力に変換する３レベル型の３相インバータ部であって、相ごとに、出力電流の正側を生成する正スイッチングモードにおいて排他的にスイッチングを行う２つの正モード用スイッチング素子と、出力電流の負側を生成する負スイッチングモードにおいて排他的にスイッチングを行う２つの負モード用スイッチング素子とを有する３相インバータ部と、相ごとに、出力電流を正弦波状の電流指令値に対して第１のヒステリシス幅以内に制御する制御信号を生成して、正スイッチングモードでは制御信号を２つの正モード用スイッチング素子に供給し、負スイッチングモードでは制御信号を２つの負モード用スイッチング素子に供給するヒステリシスコンパレータ方式の制御部とを備え、制御部は、相ごとに、電流指令値がゼロクロスするときに、正スイッチングモードと負スイッチングモードとのスイッチングモード切換を行う。
【００１２】
この電力変換装置によれば、ヒステリシスコンパレータ方式制御のために電流指令値がゼロクロスするときにスイッチングモード切換を行うので、３レベル型の電力変換装置にヒステリシスコンパレータ方式制御を用いても良好に制御可能である。
【００１３】
ところで、本願発明者らは、特許文献２において、スイッチング損失低減を目的とし、ヒステリシスコンパレータ方式制御を用いた２レベル型３相インバータにおいて、電流が大きいピーク付近の所定の期間に、１相のスイッチングを強制的に停止し、他２相にてスイッチングを行うことで出力電力調整を行うことを考案している（以下、強制スイッチング停止制御という）。この強制スイッチング停止制御を、ヒステリシスコンパレータ制御方式を用いた３レベル型３相インバータに適用することを試みたが、強制スイッチング停止制御中に過電流が発生してしまった。
【００１４】
そこで、上記した制御部は、相ごとに、電流指令値の正側のピーク値の時点を含む所定期間だけ、制御信号に依らずに、２つの正モード用スイッチング素子のうちの高電位側入力に接続された一方を強制的にオンさせると共に他方を強制的にオフさせ、かつ、電流指令値の負側のピーク値の時点を含む所定期間だけ、制御信号に依らずに、２つの負モード用スイッチング素子のうちの低電位側入力に接続された一方を強制的にオンさせると共に他方を強制的にオフさせる強制スイッチング停止制御を行い、当該強制スイッチング停止制御中に、出力電流が電流指令値に対して第１のヒステリシス幅よりも広い第２のヒステリシス幅から外れる場合に、当該強制スイッチング停止制御を終了する形態であってもよい。
【００１５】
これによれば、３相のうちの何れか１相の強制スイッチング停止制御中に、出力電流が電流指令値に対して第１のヒステリシス幅よりも広い第２のヒステリシス幅から外れる場合に、自相の強制スイッチング停止制御を終了するので、過電流の発生を抑制することができる。
【００１６】
また、上記した制御部は、相ごとに、電流指令値の正側のピーク値の時点を含む所定期間だけ、制御信号に依らずに、２つの正モード用スイッチング素子のうちの高電位側入力に接続された一方を強制的にオンさせると共に他方を強制的にオフさせ、かつ、電流指令値の負側のピーク値の時点を含む所定期間だけ、制御信号に依らずに、２つの負モード用スイッチング素子のうちの低電位側入力に接続された一方を強制的にオンさせると共に他方を強制的にオフさせる強制スイッチング停止制御を行い、当該強制スイッチング停止制御中に、出力電流が電流指令値に対して第１のヒステリシス幅よりも広い第２のヒステリシス幅から外れる場合に、当該強制スイッチング停止制御を継続すると共に、当該強制スイッチング停止制御を行っていない相において電流指令値のゼロクロス時点に先行してスイッチングモード切換を行う形態であってもよい。
【００１７】
これによれば、３相のうちの何れか１相の強制スイッチング停止制御中に、出力電流が電流指令値に対して第１のヒステリシス幅よりも広い第２のヒステリシス幅から外れる場合に、自相の強制スイッチング停止制御を継続すると共に、強制スイッチング停止制御を行っていない他相において電流指令値のゼロクロス時点に先行してスイッチングモード切換を行うので、過電流の発生を抑制することができる。
【００１８】
また、上記した３相インバータ部は、相ごとに、高電位側入力と対応の相出力との間に接続された第１のスイッチング素子と、対応の相出力と低電位側入力との間に接続された第２のスイッチング素子と、高電位側入力と低電位側入力との中間の中性点入力と、対応の相出力との間に直列に接続された第３及び第４のスイッチング素子とを備え、第１及び第３のスイッチング素子が上記した２つの正モード用スイッチング素子であり、第２及び第４のスイッチング素子が上記した２つの負モード用スイッチング素子である形態であってもよい。
【００１９】
また、上記した３相インバータ部は、相ごとに、高電位側入力と対応の相出力との間に順に直列に接続された第１及び第４のスイッチング素子と、対応の相出力と低電位側入力との間に順に直列に接続された第３及び第２のスイッチング素子と、第３及び第２のスイッチング素子間の接続点から、高電位側入力と低電位側入力との中間の中性点入力へ向けて順方向接続された第１の中性点クランプダイオードと、中性点入力から、第１及び第４のスイッチング素子間の接続点へ向けて順方向接続された第２の中性点クランプダイオードとを備え、第１及び第３のスイッチング素子が上記した２つの正モード用スイッチング素子であり、第２及び第４のスイッチング素子が上記した２つの負モード用スイッチング素子である形態であってもよい。
【００２０】
また、上記した制御部は、相ごとに、電流指令値の正側のピーク値の時点を含む所定期間だけ、制御信号に依らずに、２つの正モード用スイッチング素子のうちの高電位側入力に接続された一方を強制的にオンさせると共に他方を強制的にオフさせ、かつ、電流指令値の負側のピーク値の時点を含む所定期間だけ、制御信号に依らずに、２つの負モード用スイッチング素子のうちの低電位側入力に接続された一方を強制的にオンさせると共に他方を強制的にオフさせる強制スイッチング停止制御を行い、当該強制スイッチング停止制御中に、出力電流が電流指令値に対して第１のヒステリシス幅よりも広い第２のヒステリシス幅から外れる場合に、当該強制スイッチング停止制御を終了する第１の機能と、当該強制スイッチング停止制御を継続すると共に、当該強制スイッチング停止制御を行っていない相において電流指令値のゼロクロス時点に先行してスイッチングモード切換を行う第２の機能とを有し、３相インバータ部の効率が高くなるように、第１の機能と第２の機能との何れか一方を選択実行する形態であってもよい。
【００２１】
例えば、３相インバータ部の交流出力電流が大きいときを考える。このとき、自相の強制スイッチング停止制御を終了する第１の機能を選択すると、電流ピーク付近でのスイッチングを再開することによりスイッチング損失が増加し、効率が低下することが予想される。一方、自相の強制スイッチング停止制御を継続すると共に、強制スイッチング停止制御を行っていない他相において電流指令値のゼロクロス時点に先行してスイッチングモード切換を行う第２の機能を選択すると、このとき、他相の電流は比較的に小さいのでスイッチング損失が比較的に小さく、効率が比較的に高いことが予想される。
【００２２】
３相インバータ部の効率は、３相インバータ部の直流入力電圧、直流入力電流（すなわち、直流電源の電圧、電流）、交流出力電圧、交流出力電流（すなわち、電力系統の電圧、電流）に基づいて、或いは、３相インバータ部の直流入力電力（すなわち、直流電源の電力）、交流出力電力（すなわち、電力系統の電力）に基づいて、更には、３相インバータ部の温度、環境温度等のパラメータを考慮に入れて、求めることが可能である。
【発明の効果】
【００２３】
本発明によれば、ヒステリシスコンパレータ制御方式を好適に適用した３レベル型の電力変換装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１〜第３の実施形態に係る電力変換装置を示す回路図である。
【図２】第１の実施形態の制御部を示す回路ブロック図である。
【図３】ヒステリシスコンパレータ方式制御の説明図である。
【図４】第１の実施形態の制御部の各部波形を示す図である。
【図５】第１の実施形態の電力変換装置のシミュレーション結果を示す図である。
【図６】図５におけるＵ相波形を拡大して示す図である。
【図７】第２の実施形態の制御部を示す回路ブロック図である。
【図８】強制スイッチング停止制御の説明図である。
【図９】強制スイッチング停止制御の説明図である。
【図１０】第２の実施形態の制御部の各部波形を示す図である。
【図１１】強制スイッチング停止制御を備え、強制スイッチング停止終了制御を備えない電力変換装置のシミュレーション結果を示す図である。
【図１２】図１１におけるＵ相波形を拡大して示す図である。
【図１３】第２の実施形態の電力変換装置のシミュレーション結果を示す図である。
【図１４】図１３における各部波形を拡大して示す図である。
【図１５】第３の実施形態の制御部を示す回路ブロック図である。
【図１６】第３の実施形態の制御部の各部波形を示す図である。
【図１７】第３の実施形態の電力変換装置のシミュレーション結果を示す図である。
【図１８】図１７における各部波形を拡大して示す図である。
【図１９】図１に示す３相インバータ部の変形例を示す回路図である。
【図２０】図１に示す３相インバータ部の変形例を示す回路図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］
【００２６】
図１は、本発明の第１の実施形態に係る電力変換装置を示す回路図である。図１に示す電力変換装置１は、直流電源２を電力系統３に連系させるためのものである。電力変換装置１は、直流電源２からの直流電力を３相交流電力に変換する。電力変換装置１は、３相インバータ部１０と、制御部２０と、インダクタＬとコンデンサＣとからなるフィルタと、中性点クランプコンデンサＣＮと、変流器（電流検出器）ＣＴと、計器用変圧器（電圧検出器）ＶＴとを備える。
【００２７】
３相インバータ部１０は、直流電源２からの直流電力を３相交流電力に変換し、この３相交流電力を、インダクタＬとコンデンサＣとからなるフィルタを介して電力系統３へ供給する。３相インバータ部１０は、相ごとに４つのスイッチング素子、すなわち、３相で１２個のスイッチング素子を有する３レベル型インバータである。具体的には、３相インバータ部１０は、Ｕ相用第１〜第４のスイッチング素子ＳＷＵ１，ＳＷＵ２，ＳＷＵ３，ＳＷＵ４、Ｖ相用第１〜第４のスイッチング素子ＳＷＶ１，ＳＷＶ２，ＳＷＶ３，ＳＷＶ４、及び、Ｗ相用第１〜第４のスイッチング素子ＳＷＷ１，ＳＷＷ２，ＳＷＷ３，ＳＷＷ４を有する。各スイッチング素子ＳＷＵ１〜ＳＷＵ４、ＳＷＶ１〜ＳＷＶ４、ＳＷＷ１〜ＳＷＷ４の一例はＩＧＢＴ（Insulated Gate Bipolar Transistor）であるが、これに限られるものではない。各相の構成は同様であるので、以下では、Ｕ相の構成について説明し、Ｖ相、Ｗ相についての説明を省略する。
【００２８】
具体的には、第１のスイッチング素子ＳＷＵ１は、高電位側直流入力電力線ＬＨとＵ相用交流出力電力線ＬＵとの間に接続されており、第２のスイッチング素子ＳＷＵ２は、Ｕ相用交流出力電力線ＬＵと低電位側直流入力電力線ＬＬとの間に接続されている。より具体的には、第１のスイッチング素子ＳＷＵ１のコレクタ端子は、高電位側直流入力電力線ＬＨに接続されており、第１のスイッチング素子ＳＷＵ１のエミッタ端子及び第２のスイッチング素子ＳＷＵ２のコレクタ端子は、Ｕ相用交流出力電力線ＬＵに接続されており、第２のスイッチング素子ＳＷＵ２のエミッタ端子は、低電位側直流入力電力線ＬＬに接続されている。
【００２９】
また、第３のスイッチング素子ＳＷＵ３と第４のスイッチング素子ＳＷＵ４とは、高電位側直流入力電力線ＬＨと低電位側直流入力電力線ＬＬとの間に直列接続された２つの中性点クランプコンデンサＣＮの間の中性点入力電力線ＬＮ、換言すれば、高電位側直流入力電力線ＬＨと低電位側直流入力電力線ＬＬとの中間の電位を有する中性点入力電力線ＬＮと、Ｕ相用交流出力電力線ＬＵとの間に互いに逆向きに直列に接続されている。より具体的には、第３のスイッチング素子ＳＷＵ３のエミッタ端子は、中性点入力電力線ＬＮに接続されており、第３のスイッチング素子ＳＷＵ３のコレクタ端子は、第４のスイッチング素子ＳＷＵ４のコレクタ端子に接続されており、第４のスイッチング素子ＳＷＵ４のエミッタ端子はＵ相用交流出力電力線ＬＵに接続されている。
【００３０】
第１〜第４のスイッチング素子ＳＷＵ１，ＳＷＵ２，ＳＷＵ３，ＳＷＵ４には、帰還ダイオード（還流ダイオード、環流ダイオード、フリーホイールダイオードとも呼ぶ）ＤＵ１，ＤＵ２，ＤＵ３，ＤＵ４が並列に接続されている。具体的には、帰還ダイオードＤＵ１，ＤＵ２，ＤＵ３，ＤＵ４のアノード端子はそれぞれエミッタ端子に接続され、カソード端子はコレクタ端子に接続される。
【００３１】
第１〜第４のスイッチング素子ＳＷＵ１，ＳＷＵ２，ＳＷＵ３，ＳＷＵ４のゲート端子には、制御部２０からのゲート信号（制御信号）ＧＵ１，ＧＵ２，ＧＵ３，ＧＵ４が入力される。
【００３２】
本実施形態では、第１のスイッチング素子ＳＷＵ１と第３のスイッチング素子ＳＷＵ３とが排他的にスイッチングすることによって、Ｕ相出力電流の正側を生成する（正スイッチングモード）。すなわち、第１のスイッチング素子ＳＷＵ１と第３のスイッチング素子ＳＷＵ３とが２つの正モード用スイッチング素子である。
【００３３】
一方、第２のスイッチング素子ＳＷＵ２と第４のスイッチング素子ＳＷＵ４とが排他的にスイッチングすることによって、Ｕ相出力電流の負側を生成する（負スイッチングモード）。すなわち、第２のスイッチング素子ＳＷＵ２と第４のスイッチング素子ＳＷＵ４とが２つの負モード用スイッチング素子である。
【００３４】
制御部２０は、ヒステリシスコンパレータ方式を用いてインバータ部１０を制御する。具体的には、制御部２０は、インバータ部１０の各相の出力電流ＩＵ、ＩＶ、ＩＷを、各相用の正弦波の電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷに対して所定のヒステリシス幅±ΔＩＨ１以内に制御するゲート信号ＧＵ１〜ＧＵ４、ＧＶ１〜ＧＶ４、ＧＷ１〜ＧＷ４を作成して、それをインバータ部１０の各スイッチング素子ＳＷＵ１〜ＳＷＵ４、ＳＷＶ１〜ＳＷＶ４、ＳＷＷ１〜ＳＷＷ４に供給する。
【００３５】
図２は、制御部２０の一例の回路ブロック図である。図２に示す制御部２０は、相電圧変換部１０１と、電流指令値作成部１０２と、第１ヒステリシス幅設定部１０３と、第１ヒステリシス上限値演算部１０４と、第１ヒステリシス下限値演算部１０５と、第１上限比較部１０６と、第１下限比較部１０７と、主ゲート信号作成部１０８と、正負位相領域判定部１０９と、全ゲート信号作成部１１０とを有する。なお、第１上限比較部１０６と第１下限比較部１０７とがヒステリシスコンパレータを構成している。
【００３６】
相電圧変換部１０１は、計器用変圧器ＶＴを用いて計測した３相の電力系統３の線間電圧ＶＵＶ、ＶＶＷ、ＶＷＵを相電圧ＶＵ、ＶＶ、ＶＷに変換する。
【００３７】
電流指令値作成部１０２は、相電圧変換部１０１からの各相電圧ＶＵ、ＶＶ、ＶＷの位相の情報と、外部から指令される電流振幅指令ＩＰとに基づいて、３相の出力電流ＩＵ、ＩＶ、ＩＷ用の正弦波の電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷを作成して出力する。図３及び図４に、Ｕ相の一例を示す。なお、図３は拡大図であるため、電流指令値ＩＣＵが直線に見えるが、実際は図４に示すように正弦波である。電流振幅指令ＩＰは３相に共通である。なお、３相交流では周知のようにＵ相、Ｖ相、Ｗ相の位相は、それぞれ１２０度ずつ遅れているだけであるから、１相の相電圧（例えばＵ相の相電圧ＶＵ）の位相を検出し、それより１２０度ずつ遅らせることでＶ相とＷ相の位相を算出するようにしても良い。
【００３８】
第１ヒステリシス幅設定部１０３は、ヒステリシスコンパレータ方式制御のための正弦波の電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷに対しての所定の第１のヒステリシス幅±ΔＩＨ１を設定する。これはこの例では３相に共通である。
【００３９】
第１ヒステリシス上限値演算部１０４は、電流指令値作成部１０２からの電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷ、及び、第１ヒステリシス幅設定部１０３からの第１のヒステリシス幅＋ΔＩＨ１に基づいて、次式に示すように、３相の第１のヒステリシス上限値ＩＨ１Ｕ、ＩＨ１Ｖ、ＩＨ１Ｗを演算して出力する。
ＩＨ１Ｕ＝ＩＣＵ＋ΔＩH１
ＩＨ１Ｖ＝ＩＣＶ＋ΔＩＨ１
ＩＨ１Ｗ＝ＩＣＷ＋ΔＩＨ１
【００４０】
第１ヒステリシス下限値演算部１０５は、電流指令値作成部１０２からの電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷ、及び、第１ヒステリシス幅設定部１０３からの第１のヒステリシス幅−ΔＩＨ１に基づいて、次式に示すように、３相の第１のヒステリシス下限値ＩＬ１Ｕ、ＩＬ１Ｖ、ＩＬ１Ｗを演算して出力する。
ＩＬ１Ｕ＝ＩＣＵ−ΔＩＨ１
ＩＬ１Ｖ＝ＩＣＶ−ΔＩＨ１
ＩＬ１Ｗ＝ＩＣＷ−ΔＩＨ１
【００４１】
第１上限比較部１０６は、変流器ＣＴを用いて計測した３相インバータ部１０の出力電流ＩＵ、ＩＶ、ＩＷと、第１ヒステリシス上限値演算部１０４からの第１のヒステリシス上限値ＩＨ１Ｕ、ＩＨ１Ｖ、ＩＨ１Ｗとをそれぞれ比較する。
【００４２】
第１下限比較部１０７は、変流器ＣＴを用いて計測した３相インバータ部１０の出力電流ＩＵ、ＩＶ、ＩＷと、第１ヒステリシス下限値演算部１０５からの第１のヒステリシス下限値ＩＬ１Ｕ、ＩＬ１Ｖ、ＩＬ１Ｗとをそれぞれ比較する。
【００４３】
主ゲート信号作成部１０８は、第１上限比較部１０６及び第１下限比較部１０７の比較結果に基づいて、３相インバータ部１０のスイッチング素子ＳＷＵ１〜ＳＷＵ４、ＳＷＶ１〜ＳＷＶ４、ＳＷＷ１〜ＳＷＷ４をそれぞれオン・オフさせるための主ゲート信号ＱＵ、ＱＸＵ、ＱＶ、ＱＸＶ、ＱＶ、ＱＸＶを作成する。各主ゲート信号ＱＵ、ＱＸＵ、ＱＶ、ＱＸＶ、ＱＷ、ＱＸＷは、論理値１または０を取るパルス信号である。各相の主ゲート信号は位相ずれを除いて略同様であるので、以下では、Ｕ相の主ゲート信号について説明する。図３及び図４に示すように、主ゲート信号作成部１０８は、出力電流ＩＵが、正弦波の電流指令値ＩＣＵに対して所定のヒステリシス幅±ΔＩＨ１以内に収まるように、Ｕ相のスイッチング素子ＳＷＵ１〜ＳＷＵ４をそれぞれオン・オフさせるための主ゲート信号ＱＵ、ＱＸＵを作成する。
【００４４】
正負位相領域判定部１０９は、電流指令値が正値である正位相領域と、電流指令値が負値である負位相領域とを判定する。換言すれば、正負位相領域判定部１０９は、電流指令値のゼロクロス時点を判定する。
【００４５】
全ゲート信号作成部１１０は、正負位相領域判定部１０９の判定結果に基づいて、主ゲート信号作成部１０８からの主ゲート信号ＱＵ、ＱＸＵ、ＱＶ、ＱＸＶ、ＱＷ、ＱＸＷを、３相インバータ部１０のスイッチング素子ＳＷＵ１〜ＳＷＵ４、ＳＷＶ１〜ＳＷＶ４、ＳＷＷ１〜ＳＷＷ４をそれぞれオン・オフさせるゲート信号ＧＵ１〜ＧＵ４、ＧＶ１〜ＧＶ４、ＧＷ１〜ＧＷ４に割り当てる。各相のゲート信号は位相ずれを除いて略同様であるので、以下では、Ｕ相のゲート信号について説明する。
【００４６】
図４に示すように、全ゲート信号作成部１１０は、電流指令値ＩＣＵが正値である正位相領域では、主ゲート信号ＱＵを、第１のスイッチング素子ＳＷＵ１をオン・オフさせるゲート信号ＧＵ１に割り当て、主ゲート信号ＱＸＵを、第３のスイッチング素子ＳＷＵ３をオン・オフさせるゲート信号ＧＵ３に割り当てる。このとき、第２のスイッチング素子ＳＷＵ２のためのゲート信号ＧＵ２には、常時オフ信号を割り当て、第４のスイッチング素子ＳＷＵ４のためのゲート信号ＧＵ４には、常時オン信号を割り当てる。
【００４７】
また、全ゲート信号作成部１１０は、電流指令値ＩＣＵが負値である負位相領域では、主ゲート信号ＱＵを、第４のスイッチング素子ＳＷＵ４をオン・オフさせるゲート信号ＧＵ４に割り当て、主ゲート信号ＱＸＵを、第２のスイッチング素子ＳＷＵ２をオン・オフさせるゲート信号ＧＵ２に割り当てる。このとき、第１のスイッチング素子ＳＷＵ１のためのゲート信号ＧＵ１には、常時オフ信号を割り当て、第３のスイッチング素子ＳＷＵ３のためのゲート信号ＧＵ３には、常時オン信号を割り当てる。
【００４８】
なお、全ゲート信号作成部１１０は、高電位側直流入力電力線ＬＨ及び低電位側直流入力電力線ＬＬに接続される主なスイッチング素子ＳＷＵ１、ＳＷＵ２のゲート信号ＧＵ１、ＧＵ２の割り当てのみを行い、中性点入力電力線ＬＮに接続される中性相スイッチング素子ＳＷＵ３、ＳＷＵ４のゲート信号ＧＵ３、ＧＵ４として、ゲート信号ＧＵ１、ＧＵ２の反転信号（ＮＯＴ信号、排他的信号）を用いてもよい。
【００４９】
換言すれば、全ゲート信号作成部１１０は、電流指令値ＩＣＵが正値である正位相領域では、主ゲート信号ＱＵ、ＱＸＵを、正モード用スイッチング素子である第１のスイッチング素子ＳＷＵ１と第３のスイッチング素子ＳＷＵ３とにそれぞれ割り当て（正スイッチングモード）、電流指令値ＩＣＵが負値である負位相領域では、主ゲート信号ＱＵ、ＱＸＵを、負モード用スイッチング素子である第２のスイッチング素子ＳＷＵ２と第４のスイッチング素子ＳＷＵ４とにそれぞれ割り当てる（負スイッチングモード）。すなわち、制御部２０は、電流指令値ＩＣＵがゼロクロスするときに、正スイッチングモードと負スイッチングモードとのスイッチングモード切換を行う。
【００５０】
以上説明したように、この第１の実施形態の電力変換装置１によれば、ヒステリシスコンパレータ方式制御のために電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷがゼロクロスするときに、正スイッチングモードと負スイッチングモードとのスイッチングモード切換を行うので、３レベル型の３相インバータ部１０のための制御部２０にヒステリシスコンパレータ方式制御を用いても良好に制御可能である。
【００５１】
図５は、第１の実施形態の電力変換装置のシミュレーション結果を示す図であり、図６は、図５におけるＵ相波形を拡大して示す図である。図５及び図６によれば、良好な出力電流ＩＵ、ＩＶ、ＩＷ波形が得られた。
［第２の実施形態］
【００５２】
本発明の第２の実施形態に係る電力変換装置１Ａは、図１に示す電力変換装置１において制御部２０に代えて制御部２０Ａを備える構成で第１の実施形態と相違する。制御部２０Ａは、各相用の電流指令値のピーク値の時点を含む所定期間だけ、上記したヒステリシスコンパレータ方式制御に依らずに、各相用のスイッチング素子を強制的にオン・オフさせる点で第１の実施形態の制御部２０と異なる。
【００５３】
図７は、制御部２０Ａの一例の回路ブロック図である。図７に示す制御部２０Ａは、図２に示す制御部２０に加え、更に、ゼロクロス比較部２０１と、カウンタ２０２と、位相決定部２０３と、強制スイッチング停止信号作成部２０４と、第２ヒステリシス幅設定部３０３と、第２ヒステリシス上限値演算部３０４と、第２ヒステリシス下限値演算部３０５と、第２上限比較部３０６と、第２下限比較部３０７と、第２ヒステリシス幅オーバー判定部３０８と、強制スイッチング停止継続可否判定部３０９と、主ゲート信号出力部３１０とを有する。
（強制スイッチング停止制御）
【００５４】
ゼロクロス比較部２０１は、図８に示すように、相電圧変換部１０１からの１相の相電圧（この例ではＵ相電圧ＶＵ）を０Ｖ（ボルト）の基準値と比較して、相電圧ＶＵが負のときに論理値１を出力し、０Ｖ以上のときに論理値０を出力する。
【００５５】
カウンタ２０２は、相電圧ＶＵの一周期ごとに、即ちゼロクロス比較部２０１の出力の一周期ごとに、ゼロクロス比較部２０１の出力の立下りエッジ時点から、その立下りエッジ時点のカウント値を０にして、カウントを開始する。
【００５６】
位相決定部２０３は、ここでは一例として、予めカウンタ２０２でカウントした一周期分のカウント値を用いて、その値を３６０で割って１度当たりのカウント値を算出しておく。そしてカウンタの現在のカウント値に上記１度当たりのカウント値を掛けることにより、相電圧ＶＵの現在の位相［度］を求める。更に、当該３相インバータ装置を動作させる所望の力率を加味することにより、当該力率に応じた電流指令値ＩＣＵの位相（これは出力電流ＩＵの位相と同じである）を求める。例えば力率１ならば、相電圧ＶＵと電流指令値ＩＣＵとは同じ位相になる。Ｖ相、Ｗ相の位相は、Ｕ相の位相からそれぞれ１２０度ずつ遅らせることにより求める。
【００５７】
強制スイッチング停止信号作成部２０４は、図９に示すように、位相決定部２０３で求めた位相に基づいて、Ｕ相を例に説明すると、電流指令値ＩＣＵの正側のピーク値の時点を含む所定期間だけ、上記した主ゲート信号作成部１０８からの主ゲート信号ＱＵ、ＱＸＵに依らずに、上記した２つの正モード用スイッチング素子である第１及び第３のスイッチング素子ＳＷＵ1，ＳＷＵ３のうちの第１のスイッチング素子ＳＷＵ1を強制的にオンさせると共に第３のスイッチング素子ＳＷＵ３を強制的にオフさせ、かつ、電流指令値ＩＣＵの負側のピーク値の時点を含む所定期間だけ、主ゲート信号作成部１０８からの主ゲート信号ＱＵ、ＱＸＵに依らずに、上記した２つの負モード用スイッチング素子である第２及び第４のスイッチング素子ＳＷＵ２，ＳＷＵ４とのうちの第２のスイッチング素子ＳＷＵ２を強制的にオンさせると共に第４のスイッチング素子ＳＷＵ４を強制的にオフさせる、強制停止信号ＳＱＵ、ＳＱＸＵを作成する。同様に、Ｖ相でも強制停止信号ＳＱＶ、ＳＱＸＶを、Ｗ相でも強制停止信号ＳＱＷ、ＳＱＸＷを生成する。強制停止信号ＳＱＵ、ＳＱＸＵ、ＳＱＶ、ＳＱＸＶ、ＳＱＷ、ＳＱＸＷは、論理値１または０を取るパルス信号である。
【００５８】
上記所定期間は、例えば、位相の幅で表して６０度の期間である。なお、上記所定期間は、６０度の期間に限られるものではなく、０度よりも大きくかつ６０度以下の期間であれば良い。
【００５９】
これにより、３相の内の１相のスイッチング素子を強制的にオン・オフ制御し、残りの２相のスイッチング素子についてヒステリシスコンパレータ方式制御によってスイッチング制御することとなる。
（強制スイッチング停止終了制御）
【００６０】
第２ヒステリシス幅設定部３０３は、電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷに対しての所定の第２ヒステリシス幅±ΔＩＨ２を設定する。これはこの例では３相に共通である。第２ヒステリシス幅±ΔＩＨ２は、第１のヒステリシス幅±ΔＩＨ１よりも広い。図１０に、Ｕ相の一例を示す。
【００６１】
第２ヒステリシス上限値演算部３０４は、電流指令値作成部１０２からの電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷ、及び、第２ヒステリシス幅設定部３０３からの第２ヒステリシス幅＋ΔＩＨ２に基づいて、次式に示すように、３相の第２ヒステリシス上限値ＩＨ２Ｕ、ＩＨ２Ｖ、ＩＨ２Ｗを演算して出力する。
ＩＨ２Ｕ＝ＩＣＵ＋ΔＩH２
ＩＨ２Ｖ＝ＩＣＶ＋ΔＩＨ２
ＩＨ２Ｗ＝ＩＣＷ＋ΔＩＨ２
【００６２】
第２ヒステリシス下限値演算部３０５は、電流指令値作成部１０２からの電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷ、及び、第２ヒステリシス幅設定部３０３からの第２ヒステリシス幅−ΔＩＨ２に基づいて、次式に示すように、３相の第２ヒステリシス下限値ＩＬ２Ｕ、ＩＬ２Ｖ、ＩＬ２Ｗを演算して出力する。
ＩＬ２Ｕ＝ＩＣＵ−ΔＩＨ２
ＩＬ２Ｖ＝ＩＣＶ−ΔＩＨ２
ＩＬ２Ｗ＝ＩＣＷ−ΔＩＨ２
【００６３】
第２上限比較部３０６は、変流器ＣＴを用いて計測した３相インバータ部１０の出力電流ＩＵ、ＩＶ、ＩＷと、第２ヒステリシス上限値演算部３０４からの第２ヒステリシス上限値ＩＨ２Ｕ、ＩＨ２Ｖ、ＩＨ２Ｗとをそれぞれ比較する。
【００６４】
第２下限比較部３０７は、変流器ＣＴを用いて計測した３相インバータ部１０の出力電流ＩＵ、ＩＶ、ＩＷと、第２ヒステリシス下限値演算部３０５からの第２ヒステリシス下限値ＩＬ２Ｕ、ＩＬ２Ｖ、ＩＬ２Ｗとをそれぞれ比較する。
【００６５】
第２ヒステリシス幅オーバー判定部３０８は、第２上限比較部３０６及び第２下限比較部３０７の比較結果に基づいて、出力電流ＩＵ、ＩＶ、ＩＷが第２ヒステリシス上限値ＩＨ２Ｕ、ＩＨ２Ｖ、ＩＨ２Ｗを超えるときに、又は、出力電流ＩＵ、ＩＶ、ＩＷが第２ヒステリシス下限値ＩＬ２Ｕ、ＩＬ２Ｖ、ＩＬ２Ｗを下回るときに、出力電流ＩＵ、ＩＶ、ＩＷが第２ヒステリシス幅±ΔＩＨ２から外れた（オーバー）と判定する（例えば、図１０の時点ｔＵ）。
【００６６】
強制スイッチング停止継続可否判定部３０９は、第２ヒステリシス幅オーバー判定部３０８の判定結果に基づいて、出力電流ＩＵ、ＩＶ、ＩＷが第２ヒステリシス幅±ΔＩＨ２以内であれば、強制スイッチング停止継続可と判定し、強制スイッチング停止信号作成部２０４からの強制停止信号ＳＱＵ、ＳＱＸＵ、ＳＱＶ、ＳＱＸＶ、ＳＱＷ、ＳＱＸＷを主ゲート信号出力部３１０へ供給する。一方、出力電流ＩＵ、ＩＶ、ＩＷが第２ヒステリシス幅±ΔＩＨ２から外れた（オーバー）ときには、強制スイッチング停止継続可否判定部３０９は、強制スイッチング停止継続不可と判定し、強制スイッチング停止信号作成部２０４からの強制停止信号ＳＱＵ、ＳＱＸＵ、ＳＱＶ、ＳＱＸＶ、ＳＱＷ、ＳＱＸＷを主ゲート信号出力部３１０へ供給しない。
【００６７】
主ゲート信号出力部３１０は、図１０に示すように、主ゲート信号作成部１０８からの信号ＱＵ、ＱＸＵ、ＱＶ、ＱＸＶ、ＱＷ、ＱＸＷと、強制スイッチング停止継続可否判定部３０９からの強制停止信号ＳＱＵ、ＳＱＸＵ、ＳＱＶ、ＳＱＸＶ、ＳＱＷ、ＳＱＸＷとに基づいて、強制停止信号ＳＱＵ、ＳＱＸＵ、ＳＱＶ、ＳＱＸＶ、ＳＱＷ、ＳＱＸＷが供給される期間ではこれを、強制停止信号ＳＱＵ、ＳＱＸＵ、ＳＱＶ、ＳＱＸＶ、ＳＱＷ、ＳＱＸＷが供給されない期間では信号ＱＵ、ＱＸＵ、ＱＶ、ＱＸＶ、ＱＷ、ＱＸＷを、主ゲート信号ＱＵ、ＱＸＵ、ＱＶ、ＱＸＶ、ＱＷ、ＱＸＷとして正負位相領域判定部１０９へ供給する。
【００６８】
その後、上記したように、正負位相領域判定部１０９及び全ゲート信号作成部１１０によって、主ゲート信号出力部３１０からの主ゲート信号ＱＵ、ＱＸＵ、ＱＶ、ＱＸＶ、ＱＷ、ＱＸＷを、３相インバータ部１０のスイッチング素子ＳＷＵ１〜ＳＷＵ４、ＳＷＶ１〜ＳＷＶ４、ＳＷＷ１〜ＳＷＷ４をそれぞれオン・オフさせるゲート信号ＧＵ１〜ＧＵ４、ＧＶ１〜ＧＶ４、ＧＷ１〜ＧＷ４に割り当てる。
【００６９】
この第２の実施形態の電力変換装置１Ａでも、第１の実施形態の電力変換装置１と同様の利点を得ることができる。
【００７０】
ところで、特許文献２に記載の２レベル型３相インバータのための強制スイッチング停止制御を３レベル型３相インバータに適用すると、すなわち、電力変換装置１Ａにおいて第２ヒステリシス幅設定部３０３と、第２ヒステリシス上限値演算部３０４と、第２ヒステリシス下限値演算部３０５と、第２上限比較部３０６と、第２下限比較部３０７と、第２ヒステリシス幅オーバー判定部３０８と、強制スイッチング停止継続可否判定部３０９とによる強制スイッチング停止終了制御を備えず、強制スイッチング停止信号作成部２０４からの強制停止信号を主ゲート信号出力部３１０へ直接供給すると、強制スイッチング停止制御中に過電流が発生してしまう（例えば、図１０の時点ｔＵ。なお、時点ｔＷにおける過電流は、他のＷ相の強制スイッチング停止制御に起因するものである。）。
【００７１】
しかしながら、この第２の実施形態の電力変換装置１Ａによれば、第２ヒステリシス幅設定部３０３と、第２ヒステリシス上限値演算部３０４と、第２ヒステリシス下限値演算部３０５と、第２上限比較部３０６と、第２下限比較部３０７と、第２ヒステリシス幅オーバー判定部３０８と、強制スイッチング停止継続可否判定部３０９とによる強制スイッチング停止終了制御を備え、３相のうちの何れか１相（例えば、図１０に示すＵ相）の強制スイッチング停止制御中に、出力電流ＩＵ、ＩＶ、ＩＷが電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷに対して第１のヒステリシス幅±ΔＩＨ１よりも広い第２のヒステリシス幅±ΔＩＨ２から外れる場合に（例えば、図１０の時点ｔＵ）、自相の強制スイッチング停止制御を終了するので、過電流の発生を抑制することができる。
【００７２】
図１１は、強制スイッチング停止制御を備え、強制スイッチング停止終了制御を備えない電力変換装置のシミュレーション結果を示す図であり、図１２は、図１１におけるＵ相波形を拡大して示す図である。また、図１３は、第２の実施形態の電力変換装置のシミュレーション結果を示す図であり、図１４は、図１３における各部波形を拡大して示す図である。図１１、１２によれば、Ｕ相強制スイッチング停止制御中の時点ｔＵにおいて第１のヒステリシス上限値ＩＨ１Ｕを超える過電流が発生してしまった。なお、時点ｔＷにおける過電流は、他のＷ相の強制スイッチング停止制御に起因するものである。一方、図１３、１４によれば、Ｕ相強制スイッチング停止制御中の時点ｔＵにおいて自相の強制スイッチング停止制御を終了することにより、過電流の発生を抑制することができた。
［第３の実施形態］
【００７３】
本発明の第３の実施形態に係る電力変換装置１Ｂは、図１に示す電力変換装置１Ａにおいて制御部２０Ａに代えて制御部２０Ｂを備える構成で第２の実施形態と相違する。制御部２０Ｂは、強制スイッチング停止制御中に、出力電流が電流指令値に対して第１のヒステリシス幅よりも広い第２のヒステリシス幅から外れる場合に、自相の強制スイッチング停止制御を継続すると共に、強制スイッチング停止制御を行っていない他相において電流指令値のゼロクロス時点に先行してスイッチングモード切換を行う点で第２の実施形態の制御部２０Ａと異なる。
【００７４】
図１５は、制御部２０Ｂの一例の回路ブロック図である。図１５に示す制御部２０Ｂは、図７に示す制御部２０Ａにおいて、強制スイッチング停止継続可否判定部３０９に代えて最終判定部３１１を備える。
【００７５】
まず、主ゲート信号出力部３１０は、強制スイッチング停止信号作成部２０４から強制停止信号ＳＱＵ、ＳＱＸＵ、ＳＱＶ、ＳＱＸＶ、ＳＱＷ、ＳＱＸＷを直接供給され、図１６に示すように、強制停止信号ＳＱＵ、ＳＱＸＵ、ＳＱＶ、ＳＱＸＶ、ＳＱＷ、ＳＱＸＷが供給される期間ではこれを、強制停止信号ＳＱＵ、ＳＱＸＵ、ＳＱＶ、ＳＱＸＶ、ＳＱＷ、ＳＱＸＷが供給されない期間では信号ＱＵ、ＱＸＵ、ＱＶ、ＱＸＶ、ＱＷ、ＱＸＷを、主ゲート信号ＱＵ、ＱＸＵ、ＱＶ、ＱＸＶ、ＱＷ、ＱＸＷとして正負位相領域判定部１０９へ供給する。
【００７６】
最終判定部３１１は、例えば、Ｕ相強制スイッチング停止制御中（強制スイッチング停止信号作成部２０４からの強制停止信号より識別）の時点ｔＵにおいて、出力電流ＩＵが電流指令値ＩＣＵに対して第１のヒステリシス幅±ΔＩＨ１よりも広い第２のヒステリシス幅±ΔＩＨ２から外れる場合に（第２ヒステリシス幅オーバー判定部３０８による判定）、自相の強制スイッチング停止制御を継続すると共に、強制スイッチング停止制御を行っていないＶ相において、正負位相領域判定部１０９からの電流指令値ＩＣＶのゼロクロス時点に先行して、上記した正スイッチングモードと負スイッチングモードとのスイッチングモード切換を行うように、全ゲート信号作成部１１０へ指令する。
【００７７】
同様に、最終判定部３１１は、例えば、Ｖ相強制スイッチング停止制御中の時点ｔＶにおいて、出力電流ＩＶが第２のヒステリシス幅±ΔＩＨ２から外れる場合に、自相の強制スイッチング停止制御を継続すると共に、強制スイッチング停止制御を行っていないＷ相において、正負位相領域判定部１０９からの電流指令値ＩＣＷのゼロクロス時点に先行して、上記した正スイッチングモードと負スイッチングモードとのスイッチングモード切換を行うように、全ゲート信号作成部１１０へ指令する。
【００７８】
同様に、最終判定部３１１は、例えば、Ｗ相強制スイッチング停止制御中の時点ｔＷにおいて、出力電流ＩＷが第２のヒステリシス幅±ΔＩＨ２から外れる場合に、自相の強制スイッチング停止制御を継続すると共に、強制スイッチング停止制御を行っていないＵ相において、正負位相領域判定部１０９からの電流指令値ＩＣＵのゼロクロス時点に先行して、上記した正スイッチングモードと負スイッチングモードとのスイッチングモード切換を行うように、全ゲート信号作成部１１０へ指令する。
【００７９】
その後、上記したように、正負位相領域判定部１０９及び全ゲート信号作成部１１０によって、主ゲート信号出力部３１０からの主ゲート信号ＱＵ、ＱＸＵ、ＱＶ、ＱＸＶ、ＱＷ、ＱＸＷを、３相インバータ部１０のスイッチング素子ＳＷＵ１〜ＳＷＵ４、ＳＷＶ１〜ＳＷＶ４、ＳＷＷ１〜ＳＷＷ４をそれぞれオン・オフさせるゲート信号ＧＵ１〜ＧＵ４、ＧＶ１〜ＧＶ４、ＧＷ１〜ＧＷ４に割り当てる。
【００８０】
この第３の実施形態の電力変換装置１Ｂでも、第２の実施形態の電力変換装置１Ａと同様の利点を得ることができる。すなわち、この第３の実施形態の電力変換装置１Ｂでも、３相のうちの何れか１相（例えば、図１６に示すＵ相）の強制スイッチング停止制御中に、出力電流ＩＵ、ＩＶ、ＩＷが電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷに対して第１のヒステリシス幅±ΔＩＨ１よりも広い第２のヒステリシス幅±ΔＩＨ２から外れる場合に（例えば、図１６の時点ｔＵ）、自相の強制スイッチング停止制御を継続すると共に、強制スイッチング停止制御を行っていない他相（例えば、図１６に示すＶ相）において電流指令値ＩＣＵ、ＩＣＶ、ＩＣＷのゼロクロス時点に先行してスイッチングモード切換を行うので、過電流の発生を抑制することができる。
【００８１】
図１７は、第３の実施形態の電力変換装置のシミュレーション結果を示す図であり、図１８は、図１７における各部波形を拡大して示す図である。図１７、１８によれば、Ｕ相強制スイッチング停止制御中の時点ｔＵにおいて自相の強制スイッチング停止制御を継続すると共に、強制スイッチング停止制御を行っていないＶ相において電流指令値ＩＣＶのゼロクロス時点に先行してスイッチングモード切換を行うことにより、過電流の発生を抑制することができた。
【００８２】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、第２の実施形態に示す自相の強制スイッチング停止終了機能と、第３の実施形態に示す他相のスイッチングモード切換機能との両方を有し、３相インバータ部の効率が高くなるように、これらの機能の何れか一方を選択実行してもよい。
【００８３】
例えば、３相インバータ部の交流出力電流が大きいときを考える。このとき、自相の強制スイッチング停止制御を終了する第１の機能を選択すると、電流ピーク付近でのスイッチングを再開することによりスイッチング損失が増加し、効率が低下することが予想される。一方、自相の強制スイッチング停止制御を継続すると共に、強制スイッチング停止制御を行っていない他相において電流指令値のゼロクロス時点に先行してスイッチングモード切換を行う第２の機能を選択すると、このとき、他相の電流は比較的に小さいのでスイッチング損失が比較的に小さく、効率が比較的に高いことが予想される。
【００８４】
３相インバータ部の効率は、３相インバータ部の直流入力電圧、直流入力電流（すなわち、直流電源の電圧、電流）、交流出力電圧、交流出力電流（すなわち、電力系統の電圧、電流）に基づいて、或いは、３相インバータ部の直流入力電力（すなわち、直流電源の電力）、交流出力電力（すなわち、電力系統の電力）に基づいて、更には、３相インバータ部の温度、環境温度等のパラメータを考慮に入れて、求めることが可能である。
【００８５】
また、本実施形態では、３レベル型３相インバータ部１０として図１に示す所謂Ａ−ＮＰＣ型（advanced NPC：アドバンスドＮＰＣ）（双方向スイッチ式ＮＰＣ型ともいう）のインバータ構成を例示したが、本発明の特徴は、図１９に示す所謂ＮＰＣ型（Neutral Point Clamped：中性点クランプ型）のインバータ構成にも適用可能である。
【００８６】
このＮＰＣ型インバータ部は、３相インバータ部１０は、Ｕ相用第１〜第４のスイッチング素子ＳＷＵ１，ＳＷＵ２，ＳＷＵ３，ＳＷＵ４、Ｖ相用第１〜第４のスイッチング素子ＳＷＶ１，ＳＷＶ２，ＳＷＶ３，ＳＷＶ４、Ｗ相用第１〜第４のスイッチング素子ＳＷＷ１，ＳＷＷ２，ＳＷＷ３，ＳＷＷ４に加え、Ｕ相用第１及び第２のＮＰＣ（中性点クランプ）ダイオードＤＵ５，ＤＵ６、Ｖ相用第１及び第２のＮＰＣダイオードＤＶ５，ＤＶ６、及び、Ｗ相用第１及び第２のＮＰＣダイオードＤＷ５，ＤＷ６を有する。各相の構成は同様であるので、以下では、Ｕ相の構成について説明する。
【００８７】
具体的には、第１のスイッチング素子ＳＷＵ１と第４のスイッチング素子ＳＷＵ４とは、高電位側直流入力電力線ＬＨとＵ相用交流出力電力線ＬＵとの間に順に直列に接続されており、第３のスイッチング素子ＳＷＵ３と第２のスイッチング素子ＳＷＵ２とは、Ｕ相用交流出力電力線ＬＵと低電位側直流入力電力線ＬＬとの間に順に直列に接続されている。より具体的には、第１のスイッチング素子ＳＷＵ１のコレクタ端子は高電位側直流入力電力線ＬＨに接続されており、第１のスイッチング素子ＳＷＵ１のエミッタ端子は第４のスイッチング素子ＳＷＵ４のコレクタ端子に接続されており、第４のスイッチング素子ＳＷＵ４のエミッタ端子はＵ相用交流出力電力線ＬＵに接続されている。一方、第３のスイッチング素子ＳＷＵ３のコレクタ端子はＵ相用交流出力電力線ＬＵに接続されており、第３のスイッチング素子ＳＷＵ３のエミッタ端子は第２のスイッチング素子ＳＷＵ２のコレクタ端子に接続されており、第２のスイッチング素子ＳＷＵ２のエミッタ端子は低電位側直流入力電力線ＬＬに接続されている。
【００８８】
また、第１のＮＰＣダイオードＤＵ５は、第３及び第２のスイッチング素子ＳＷＵ３，ＳＷＵ２間の接続点と、高電位側直流入力電力線ＬＨと低電位側直流入力電力線ＬＬとの中間の電位を有する中性点入力電力線ＬＮとの間に接続されており、第２のＮＰＣダイオードＤＵ６は、中性点入力電力線ＬＮと、第１及び第４のスイッチング素子ＳＷＵ１，ＳＷＵ４間の接続点との間に接続されている。より具体的には、第１のＮＰＣダイオードＤＵ５のアノード端子は、第３及び第２のスイッチング素子ＳＷＵ３，ＳＷＵ２間の接続点に接続されており、第１のＮＰＣダイオードＤＵ５のカソード端子は、中性点入力電力線ＬＮに接続されている。一方、第２のＮＰＣダイオードＤＵ６のアノード端子は、中性点入力電力線ＬＮに接続されており、第２のＮＰＣダイオードＤＵ６のカソード端子は、第１及び第４のスイッチング素子ＳＷＵ１，ＳＷＵ４間の接続点に接続されている。
【００８９】
第１〜第４のスイッチング素子ＳＷＵ１，ＳＷＵ２，ＳＷＵ３，ＳＷＵ４には、帰還ダイオードＤＵ１，ＤＵ２，ＤＵ３，ＤＵ４が並列に接続されている。具体的には、帰還ダイオードＤＵ１，ＤＵ２，ＤＵ３，ＤＵ４のアノード端子はそれぞれエミッタ端子に接続され、カソード端子はコレクタ端子に接続される。
【００９０】
第１〜第４のスイッチング素子ＳＷＵ１，ＳＷＵ２，ＳＷＵ３，ＳＷＵ４のゲート端子には、制御部２０からのゲート信号（制御信号）ＧＵ１，ＧＵ２，ＧＵ３，ＧＵ４が入力される。
【００９１】
この形態でも、第１のスイッチング素子ＳＷＵ１と第３のスイッチング素子ＳＷＵ３とが排他的にスイッチングすることによって、Ｕ相出力電流の正側を生成する（正スイッチングモード）。すなわち、第１のスイッチング素子ＳＷＵ１と第３のスイッチング素子ＳＷＵ３とが２つの正モード用スイッチング素子である。
【００９２】
一方、第２のスイッチング素子ＳＷＵ２と第４のスイッチング素子ＳＷＵ４とが排他的にスイッチングすることによって、Ｕ相出力電流の負側を生成する（負スイッチングモード）。すなわち、第２のスイッチング素子ＳＷＵ２と第４のスイッチング素子ＳＷＵ４とが２つの負モード用スイッチング素子である。
【００９３】
また、本実施形態では、３レベル型３相インバータ部１０として図１に示すように第３のスイッチング素子ＳＷＵ３，ＳＷＶ３，ＳＷＷ３と第４のスイッチング素子ＳＷＵ４，ＳＷＶ４，ＳＷＷ４とが逆向きに直列に接続されたＡ−ＮＰＣ型のインバータ構成を例示したが、本発明の特徴は、図２０に示すように第３のスイッチング素子ＳＷＵ３，ＳＷＶ３，ＳＷＷ３と第４のスイッチング素子ＳＷＵ４，ＳＷＶ４，ＳＷＷ４とが逆向きに並列に接続された所謂ＲＢ−ＩＧＢＴ（Reverse Blocking Insulated Gate Bipolar Transistor）を用いたＡ−ＮＰＣ型のインバータ構成にも適用可能である。
【符号の説明】
【００９４】
１，１Ａ，１Ｂ…電力変換装置、２…直流電源、３…電力系統、１０…３相インバータ部、２０，２０Ａ，２０Ｂ…制御部、１０１…相電圧変換部、１０２…電流指令値作成部、１０３…第１ヒステリシス幅設定部、１０４…第１ヒステリシス上限値演算部、１０５…第１ヒステリシス下限値演算部、１０６…第１上限比較部、１０７…第１下限比較部、１０８…主ゲート信号作成部、１０９…正負位相領域判定部、１１０…全ゲート信号作成部、２０１…ゼロクロス比較部、２０２…カウンタ、２０３…位相決定部、２０４…強制スイッチング停止信号作成部、３０３…第２ヒステリシス幅設定部、３０４…第２ヒステリシス上限値演算部、３０５…第２ヒステリシス下限値演算部、３０６…第２上限比較部、３０７…第２下限比較部、３０８…第２ヒステリシス幅オーバー判定部、３０９…強制スイッチング停止継続可否判定部、３１０…主ゲート信号出力部、３１１…最終判定部、Ｌ…インダクタ、Ｃ…コンデンサ、ＣＮ…中性点クランプコンデンサ、ＣＴ…変流器（電流検出器）、ＶＴ…計器用変圧器（電圧検出器）、ＬＨ…高電位側直流入力電力線、ＬＬ…低電位側直流入力電力線、ＬＮ…中性点入力電力線、ＬＵ，ＬＶ，ＬＷ…交流出力電力線、ＳＷＵ１〜ＳＷＵ４，ＳＷＶ１〜ＳＷＶ４，ＳＷＷ１〜ＳＷＷ４…第１〜第４のスイッチング素子、ＤＵ１〜ＤＵ４，ＤＶ１〜ＤＶ４，ＤＷ１〜ＤＷ４…帰還ダイオード、ＤＵ５，ＤＵ６，ＤＶ５，ＤＶ６，ＤＷ５，ＤＷ６…第１及び第２のＮＰＣ（中性点クランプ）ダイオード、ＧＵ１〜ＧＵ４，ＧＶ１〜ＧＶ４，ＧＷ１〜ＧＷ４…ゲート信号、ＱＵ，ＱＸＵ，ＱＷ，ＱＸＷ，ＱＷ，ＱＸＷ…主ゲート信号、ＳＱＵ，ＳＱＵ，ＳＱＶ，ＳＱＶ，ＳＱＷ，ＳＱＷ…強制停止信号、ＩＵ，ＩＶ，ＩＷ…出力電流、ＩＰ…電流振幅指令、ＩＣＵ，ＩＣＶ，ＩＣＷ…電流指令値、ＩＨ１Ｕ，ＩＨ１Ｖ，ＩＨ１Ｗ…第１のヒステリシス上限値、ＩＬ１Ｕ，ＩＬ１Ｖ，ＩＬ１Ｗ…第１のヒステリシス下限値、ＩＨ２Ｕ，ＩＨ２Ｖ，ＩＨ２Ｗ…第２のヒステリシス上限値、ＩＬ２Ｕ，ＩＬ２Ｖ，ＩＬ２Ｗ…第２のヒステリシス下限値、ＶＵＶ，ＶＶＷ，ＶＷＵ…線間電圧、ＶＵ，ＶＶ，ＶＷ…相電圧。
【図１】
2016149913.tif 000003
【図２】
2016149913.tif 000004
【図３】
2016149913.tif 000005
【図４】
2016149913.tif 000006
【図７】
2016149913.tif 000007
【図８】
2016149913.tif 000008
【図９】
2016149913.tif 000009
【図１０】
2016149913.tif 000010
【図１５】
2016149913.tif 000011
【図１６】
2016149913.tif 000012
【図１９】
2016149913.tif 000013
【図２０】
2016149913.tif 000014
【図５】
2016149913.tif 000015
【図６】
2016149913.tif 000016
【図１１】
2016149913.tif 000017
【図１２】
2016149913.tif 000018
【図１３】
2016149913.tif 000019
【図１４】
2016149913.tif 000020
【図１７】
2016149913.tif 000021
【図１８】
2016149913.tif 000022