(57)【要約】【課題】インバータの誤動作及び過電流による素子破壊を阻止する。【解決手段】実施形態におけるゲート駆動回路は、シリコンカーバイドを用いた接合型電界効果トランジスタのゲート端子に、ゲート抵抗を介して接続され、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、前記接合型電界効果トランジスタのゲート端子及びソース端子間に接続されたコンデンサと、前記接合型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する過電流検出回路とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンカーバイドを用いた接合型電界効果トランジスタのゲート端子に、ゲート抵抗を介して接続され、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、
前記接合型電界効果トランジスタのゲート端子及びソース端子間に接続されたコンデンサと、
前記接合型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する過電流検出回路と
を具備することを特徴とするゲート駆動回路。
【請求項２】
シリコンカーバイドを用いた接合型電界効果トランジスタのゲート端子に、第１のゲート抵抗より抵抗値が低い第２のゲート抵抗と、前記ゲート端子にアノードを接続し前記第２のゲート抵抗にカソードを接続したゲートオフ用のダイオードとの直列接続に前記第１のゲート抵抗が並列に接続されている経路を介して接続され、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、
前記接合型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する過電流検出回路と
を具備することを特徴とするゲート駆動回路。
【請求項３】
前記接合型電界効果トランジスタをオフ状態とする際に前記接合型電界効果トランジスタに負バイアス電圧を供給する負バイアス電圧源を更に具備することを特徴とする請求項１または２記載のゲート駆動回路。
【請求項４】
前記過電流検出回路は、
前記ゲート抵抗及び前記ドライバの間の経路に接続されて、前記接合型電界効果トランジスタのゲート・ソース間の電圧を低下させるツェナーダイオードを備える
ことを特徴とする請求項２記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ゲート駆動回路に関する。
【背景技術】
【０００２】
従来、ハイブリッド電気自動車のモータ可変速ドライブ用インバータまたは太陽光発電用電力系統接続インバータ等では、スイッチングデバイスとしてＳｉ（シリコン）を材料とした半導体素子が用いられている。
【０００３】
一方、近年では、材料特性として同一の厚さでも高電圧を印加できるため、同一の電圧用スイッチングデバイスとして用いた際にＳｉよりも薄型化することが可能であり、結果として導通損失が小さいＳｉＣ（シリコンカーバイド）を用いたノーマリオフ型のトランジスタが実用化されつつある。
【０００４】
このようなトランジスタによれば、低導通損失と、高速低損失スイッチング特性との両面から、インバータの発熱損失を飛躍的に低減することが可能である。このため、高パワー密度化が要求されるハイブリッド電気自動車、電気自動車及び太陽光発電用インバータ等の省エネ・環境調和型インバータへの適用が期待されている。
【０００５】
また、ゲート駆動回路により、半導体スイッチのゲートに負バイアスを加えることでゲートをオフするノーマリオン型の半導体スイッチが用いられることがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−３０４６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＳｉＣを用いたノーマリオン型のトランジスタを実際にインバータ動作させるには、問題があることが分かってきた。
【０００８】
ＳｉＣを用いたトランジスタのゲートオフ時にはゲートに負バイアスを加え、ゲートオン時にはゲートに加える電圧を０Ｖとするが、オンとオフの閾値は負バイアスに近く、例えば上下アームの使用の際には、直列下段素子のオフ状態において直列上段素子がオンするタイミングで下段スイッチのドレイン・ソース電圧が負バイアス電圧から急激に上昇し、ゲート・ドレイン間の浮遊キャパシタを介してゲート・ソース間の電圧を上昇させてしまう場合がある。この場合、この電圧がオフとオンの閾値を超過して、下段素子が誤ってオン状態となる、すなわちインバータが誤動作する場合がある。
【０００９】
更に、インバータの上段および下段素子において短絡等が発生した場合、過電流によりＳｉＣを用いたトランジスタが素子破壊を起こしてしまう場合がある。
【００１０】
本発明が解決しようとする課題は、インバータの誤動作及び過電流による素子破壊を阻止することが可能なゲート駆動回路を提供することである。
【課題を解決するための手段】
【００１１】
実施形態におけるゲート駆動回路は、シリコンカーバイドを用いた接合型電界効果トランジスタのゲート端子に、ゲート抵抗を介して接続され、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、前記接合型電界効果トランジスタのゲート端子及びソース端子間に接続されたコンデンサと、前記接合型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する過電流検出回路とを有する。
【００１２】
また、実施形態におけるゲート駆動回路は、シリコンカーバイドを用いた接合型電界効果トランジスタのゲート端子に、第１のゲート抵抗より抵抗値が低い第２のゲート抵抗と、前記ゲート端子にアノードを接続し前記第２のゲート抵抗にカソードを接続したゲートオフ用のダイオードとの直列接続に前記第１のゲート抵抗が並列に接続されている経路を介して接続され、前記接合型電界効果トランジスタをオン状態またはオフ状態にする信号を出力するドライバと、前記接合型電界効果トランジスタのドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する過電流検出回路とを有する。
【発明の効果】
【００１３】
本発明によれば、インバータの誤動作及び過電流による素子破壊を阻止することを実現できる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係るゲート駆動回路の一例を示す図。
【図２】第２の実施形態に係るゲート駆動回路の一例を示す図。
【図３】第３の実施形態に係るゲート駆動回路の一例を示す図。
【発明を実施するための形態】
【００１５】
以下、実施形態について図面を用いて説明する。  
（第１の実施形態）
まず、第１の実施形態について説明する。  
図１は、第１の実施形態に係るゲート駆動回路の一例を示す図である。  
図１に示すように、第１の実施形態に係るゲート駆動回路１００は、シリコンカーバイド（ＳｉＣ）を用いたノーマリオン型ＪＦＥＴ（接合型電界効果トランジスタ）２と接続される。
【００１６】
ゲート駆動回路１００及びＪＦＥＴ２は、インバータを構成する。図１においては省略されているが、例えば３相インバータの場合、当該インバータのＵＶＷ各相は、図１に示すＪＦＥＴ２及び１のように、２つの直列接続されたスイッチング素子で構成される。なお、図１に示すＪＦＥＴ１及び２は、インバータにおける主回路を構成する。この直列接続されたＪＦＥＴ１及び２は、インバータにおいて交互にオン・オフされる。  
また、図１においては省略されているが、上段のＪＦＥＴ１には、下段のＪＦＥＴ２と同様にゲート駆動回路１００と同様のゲート駆動回路が接続される。上段のＪＦＥＴ１のドレイン・ソース間には寄生ダイオード３が存在し、下段のＪＦＥＴ２のドレイン・ソース間には寄生ダイオード４が存在する。
【００１７】
図１に示すゲート駆動回路１００は、ドライバ（フォトカプラ）２５、ＪＦＥＴ２用のゲート抵抗５、過電流検出用駆動電源２６、ドライバ駆動電源（負バイアス電圧源）２７、コンデンサ（キャパシタ）３３及び過電流検出回路５０を備える。
【００１８】
ドライバ２５は、ゲート駆動回路１００と接続されているインバータの制御回路（図示せず）からのゲート制御信号を受けて、ゲートオン・オフ信号（ＪＦＥＴ２をオン状態またはオフ状態にする信号）を出力する。ドライバ２５は、ＪＦＥＴ２のゲート端子に、ゲート抵抗５を介して接続される。
【００１９】
過電流検出用駆動電源２６は、過電流検出回路５０に電源を供給する。また、ドライバ駆動電源２７の正極端子はドライバ２５の電源端子に接続され、負極端子はＪＦＥＴ２のソースとドライバ２５の電源端子との間に接続される。ドライバ駆動電源２７の電源端子とＪＦＥＴ２のソース端子との間には基準電位の経路が設けられる。ドライバ駆動電源２７は、ＪＦＥＴ２をオフ状態とする際に、負バイアス電圧をドライバ２５を介してＪＦＥＴ２のゲート・ソース間に供給する。このように、過電流検出用駆動電源２６とドライバ駆動電源２７とをそれぞれ設けることで、過電流検出回路５０への電源供給と、ＪＦＥＴ２への負バイアス電圧の電源供給を適切に行うことができる。
【００２０】
キャパシタ３３は、ＪＦＥＴ２のゲート端子及びソース端子間（つまり、ゲート・ソース間）に接続される。
【００２１】
過電流検出回路５０は、ＪＦＥＴ２のドレイン端子及びソース端子間に接続され、当該ドレイン・ソース間の過電流の発生を検出する回路である。過電流検出回路５０は、図１に示すように、ＰＮＰ型のバイポーラトランジスタ１１、ＮＰＮ型のバイポーラトランジスタ１２，１３、ダイオード１４，１５，１６、抵抗６，７，８，９，１０、コンデンサ１７，１９及びフォトカプラ（過電流信号出力回路）２４を備える。
【００２２】
バイポーラトランジスタ１１のエミッタ端子は過電流検出用駆動電源２６に接続され、バイポーラトランジスタ１１のコレクタ端子は抵抗９を介してバイポーラトランジスタ１２のベース端子およびダイオード１５のカソードに接続される。ダイオード１５のアノードは接地されるとともにバイポーラトランジスタ１３のエミッタ端子に接続される。バイポーラトランジスタ１３のコレクタ端子はバイポーラトランジスタ１２のベース端子に接続され、バイポーラトランジスタ１３のエミッタ端子はバイポーラトランジスタ１２のエミッタ端子に接続される。抵抗８は、ドライバ駆動電源２７の正極端子とバイポーラトランジスタ１２のベース端子との間に接続される。  
ドライバ２５とゲート抵抗５との間の経路には、抵抗１０の一端が接続される。抵抗１０の他端はフォトカプラ２４の発光ダイオードのアノードに接続される。この発光ダイオードのカソードはダイオード１６のアノードに接続され、このダイオード１６のカソードはバイポーラトランジスタ１２のコレクタ端子に接続される。
【００２３】
バイポーラトランジスタ１１のベース・エミッタ端子間には抵抗７が接続され、この抵抗７にはコンデンサ１９が並列接続される。バイポーラトランジスタ１１のベース端子は抵抗６を介してダイオード１４のアノードに接続され、このダイオード１４のカソードはＪＦＥＴ２のドレイン端子に接続される。ダイオード１４のアノードとＪＦＥＴ２のソース端子との間にはコンデンサ１７が接続される。
【００２４】
抵抗６及び７は、後述する過電流の発生の検出の閾値となる電圧値（以下、過電流検出用閾値と表記）を決定（調整）するために用いられる抵抗である。抵抗８は、バイポーラトランジスタ１２用のベース抵抗である。抵抗９は、バイポーラトランジスタ１３用のベース抵抗である。抵抗１０は、フォトカプラ２４用の電流制限抵抗である。また、コンデンサ１７及び１９は、例えばノイズ等を除去するフィルタコンデンサである。
【００２５】
過電流検出回路５０は、このような回路に流れる電流に基づいてＪＦＥＴ２のドレイン・ソース間の電圧（ドレイン・ソース電圧）の上昇を検出することによって、ドレイン・ソース間の過電流の発生を検出することができる。
【００２６】
第１の実施形態に係るゲート駆動回路１００においては、例えば図１において直列上段に接続されたＪＦＥＴ１が高速にオフ状態からオン状態になり、直列下段に接続されたＪＦＥＴ２の両端に主回路直流電圧が印加された場合、ＪＦＥＴ２のゲート・ソース間に接続されたキャパシタ３３により、ＪＦＥＴ２のドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
【００２７】
つまり、このようなゲート駆動回路１００によれば、ＪＦＥＴ２のゲート・ドレイン間の浮遊キャパシタ及びゲート・ソース間の浮遊キャパシタの両キャパシタの大きさが異なることによって電流が流れて電圧が上昇することを、キャパシタ３３によるゲート・ソース間のキャパシタンスの増加により抑制することができる。
【００２８】
また、第１の実施形態に係るゲート駆動回路１００において、上記した過電流検出用閾値（電圧値）は、直列に接続されたＪＦＥＴ１及び２にサージ電圧などに起因する短絡が発生していない場合にはゲート抵抗５に電流が流れ、当該短絡が発生した場合にはゲート抵抗５に電流が流れないように、抵抗６及び７によって設定されている。
【００２９】
即ち、直列に接続されたＪＦＥＴ１及び２に短絡が発生していない場合、ゲート抵抗５に電流が流れ、この際、トランジスタ１１及び１３はオン状態になり、トランジスタ１２はオフ状態となる。この状態では、フォトカプラ２４には電流が流れないため、当該フォトカプラ２４ではＪＦＥＴ２のドレイン・ソース間の電圧（Ｖｄｓ）の上昇は検出されない。
【００３０】
一方、直列に接続されたＪＦＥＴ１及び２に短絡が発生した場合、ゲート抵抗５に電流が流れず、この際、トランジスタ１１及び１３はオフ状態となり、トランジスタ１２はオン状態となる。この状態では、フォトカプラ２４には電流が流れるため、当該フォトカプラ２４ではＪＦＥＴ２のドレイン・ソース間の電圧（Ｖｄｓ）の上昇が検出される。
【００３１】
なお、このように過電流検出回路５０においてＪＦＥＴ２のドレイン・ソース間の電圧（Ｖｄｓ）の上昇（過電流によるドレイン・ソース電圧の上昇）が検出された場合、当該過電流検出回路５０に備えられるフォトカプラ２４は過電流による電圧の上昇が検出された旨の信号（以下、過電流信号と表記）を例えば外部のコンピュータ等に出力する。この場合、外部のコンピュータでは、例えばＪＦＥＴ２に対してゲートオフ信号（ＪＦＥＴ２をオフ状態にする信号）等を出力するような対応が行われる。
【００３２】
上記したように第１の実施形態においては、ＪＦＥＴ２のゲート端子及びソース端子間にキャパシタ３３を接続する構成により、ゲート・ソース間のキャパシタンスの増加によってゲート・ソース間の電圧の上昇を抑制することができ、当該ゲート・ソース間の電圧の上昇によってオフ状態のＪＦＥＴ２が誤ってオン状態となることを回避することができる。このため、当該ＪＦＥＴ２とゲート駆動回路１００とからなるインバータの誤動作を防止することが可能となる。
【００３３】
更に、第１の実施形態においては、ＪＦＥＴ２のドレイン端子及びソース端子間に過電流検出回路を接続する構成により、当該ＪＦＥＴ２のドレイン・ソース間の電圧の上昇（つまり、過電流の発生）を検出することが可能となり、当該過電流の発生が検出された場合にはＪＦＥＴ２に対してゲートオフ信号等を出力するような対応をとることによってサージ電圧などに起因する直列のＪＦＥＴの短絡の発生に伴う過電流による素子破壊の防止（つまり、保護）を実現することができる。
【００３４】
（第２の実施形態）
次に、第２の実施形態について説明する。なお、以下の各実施形態における構成のうち第１の実施形態で説明した部分と同一部分の詳細な説明は省略する。  
図２は、第２の実施形態に係るゲート駆動回路の一例を示す図である。図２に示すように、第２の実施形態に係るゲート駆動回路２００は、シリコンカーバイド（ＳｉＣ）を用いたノーマリオン型ＪＦＥＴ（接合型電界効果トランジスタ）２と接続される。ゲート駆動回路２００及びＪＦＥＴ２は、インバータを構成する。  
また、図２においては省略されているが、上段のＪＦＥＴ１には、下段のＪＦＥＴ２と同様にゲート駆動回路２００と同様のゲート駆動回路が接続される。
【００３５】
第２の実施形態に係るゲート駆動回路２００は、ドライバ（フォトカプラ）２５、ＪＦＥＴ２用のゲート抵抗（第１のゲート抵抗）５、ダイオード２０、ゲートオフ用のゲート抵抗（第２のゲート抵抗）２１、過電流検出用駆動電源２６、ドライバ駆動電源（負バイアス電圧源）２７及び過電流検出回路５０を備える。
【００３６】
ドライバ２５は、ゲート抵抗５がゲート抵抗２１とダイオード２０との直列接続に並列に接続されている経路（つまり、ゲート抵抗５とゲート抵抗２１及びダイオード２０の直列接続との並列回路を含む経路）を介してＪＦＥＴ２のゲート端子に接続される。
【００３７】
ゲートオフ用のゲート抵抗２１は、並列に接続されているＪＦＥＴ２用のゲート抵抗５と比較して抵抗値が低い。また、ダイオード２０のアノードは、ＪＦＥＴ２のゲート端子に接続され、カソードはゲート抵抗２１に接続される。
【００３８】
なお、ゲートオン時にはゲート抵抗５側の経路が用いられ、ゲートオフ時にはゲート抵抗２１とダイオード２０とが直列接続されている側の経路が用いられる。
【００３９】
第２の実施形態に係るゲート駆動回路２００においては、例えば図２において直列上段に接続されたＪＦＥＴ１が高速にオフ状態からオン状態になり、直列下段に接続されたＪＦＥＴ２の定常オフ状態において、ゲート抵抗５よりも抵抗値が低いゲート抵抗２１と上記したようなダイオード２０との直列接続がゲート抵抗５に対して並列に接続されていることにより、ＪＦＥＴ２のドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
【００４０】
また、第２の実施形態に係るゲート駆動回路２００において、上記した過電流検出用閾値（電圧値）は、直列に接続されたＪＦＥＴ１及び２に短絡が発生していない場合にはダイオード２０が接続されている経路に電流が流れ、当該短絡が発生した場合にはダイオード２０が接続されている経路に電流が流れないように、抵抗６及び７によって設定されている。
【００４１】
即ち、直列に接続されたＪＦＥＴ１及び２に短絡が発生していない場合、ダイオード２０が接続されている経路に電流が流れ、この際、トランジスタ１１及び１３はオン状態になり、トランジスタ１２はオフ状態となる。この状態では、フォトカプラ２４には電流が流れないため、当該フォトカプラ２４ではＪＦＥＴ２のドレイン・ソース間の電圧（Ｖｄｓ）の上昇は検出されない。
【００４２】
一方、直列に接続されたＪＦＥＴ１及び２に短絡が発生した場合、ダイオード２０が接続されている経路に電流が流れず、この際、トランジスタ１１及び１３はオフ状態となり、トランジスタ１２はオン状態となる。この状態では、フォトカプラ２４には電流が流れるため、当該フォトカプラ２４ではＪＦＥＴ２のドレイン・ソース間の電圧（Ｖｄｓ）の上昇が検出される。
【００４３】
上記したように第２の実施形態においては、シリコンカーバイド（ＳｉＣ）を用いたＪＦＥＴ（接合型電界効果トランジスタ）２のゲート端子及びドライバ２５を、ゲート抵抗５より抵抗値が低いゲートオフ用のゲート抵抗２１と当該ゲート端子にアノードを接続し、当該ゲート抵抗２１にカソードを接続したダイオード２０との直列接続に当該ゲート抵抗５が並列に接続されている経路を介して接続する構成としている。
【００４４】
この構成により、例えばノイズ・外乱等の影響によってゲート抵抗５に電流が流れることによるゲート・ソース間の電圧の上昇を抑制できる。このため、当該ゲート・ソース間の電圧の上昇によってオフ状態のＪＦＥＴ２が誤ってオン状態となることを回避することができる。したがって、第２の実施形態によれば、ゲート駆動回路２００とＪＦＥＴ２とからなるインバータの誤動作を防止することが可能となる。
【００４５】
更に、第１の実施形態と同様に、ＪＦＥＴ２のドレイン端子及びソース端子間に過電流検出回路を接続する構成により、当該ＪＦＥＴ２のドレイン・ソース間の電圧の上昇（つまり、過電流の発生）を検出することが可能となり、当該過電流の発生が検出された場合にはＪＦＥＴ２に対してゲートオフ信号等を出力するような対応をとることによって過電流による素子破壊の防止（つまり、保護）を実現することができる。
【００４６】
（第３の実施形態）
次に、第３の実施形態について説明する。  
図３は、第３の実施形態に係るゲート駆動回路の一例を示す図である。図３に示すように、第３の実施形態に係るゲート駆動回路３００は、ＳｉＣを用いたＪＦＥＴ２と接続される。ゲート駆動回路３００及びＪＦＥＴ２は、インバータを構成する。  
また、図３においては省略されているが、上段のＪＦＥＴ１には、ＪＦＥＴ２と同様に、ゲート駆動回路３００と同様のゲート駆動回路が接続される。
【００４７】
図３に示すゲート駆動回路３００は、第１の実施形態でも述べた、ドライバ（フォトカプラ）２５、ＪＦＥＴ２用のゲート抵抗（第１のゲート抵抗）５、過電流検出用駆動電源２６、ドライバ駆動電源（負バイアス電圧源）２７、コンデンサ（キャパシタ）３３を備え、第２の実施形態でも述べた、ダイオード２０、ゲートオフ用のゲート抵抗（第２のゲート抵抗）２１を備える。
【００４８】
更に、第３の実施形態に係るゲート駆動回路３００は、図３に示すように、過電流検出回路５１を備える。この過電流検出回路５１は、前述した第１、第２の実施形態における過電流検出回路５０と同様にＪＦＥＴ２のドレイン・ソース間の過電流の発生を検出する。また、第３の実施形態において、過電流検出回路５１は、ツェナーダイオード４０を備える。
【００４９】
過電流検出用駆動電源２６は、過電流検出回路５１に電源を供給する。ツェナーダイオード４０は、一定の電圧を得るために用いられる素子であり、ゲート電圧（ＪＦＥＴ２のゲート・ソース間にかかる電圧）を低下させる。このツェナーダイオード４０は、図３に示すように、ゲート抵抗５とドライバ２５との間の経路に接続される。ツェナーダイオード４０のカソードは当該経路およびダイオード１５のカソードに接続され、ツェナーダイオード４０のアノードは抵抗１０におけるフォトカプラ２４側でない端子に接続される。
【００５０】
第１の実施形態と同様に、第３の実施形態に係るゲート駆動回路３００においては、例えば図１において直列上段に接続されたＪＦＥＴ１が高速にオフ状態からオン状態になり、直列下段に接続されたＪＦＥＴ２の両端に主回路直流電圧が印加された場合、ＪＦＥＴ２のゲート・ソース間に接続されたキャパシタ３３により、ＪＦＥＴ２のドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
【００５１】
また、第２の実施形態と同様に、第３の実施形態に係るゲート駆動回路３００においては、例えば図３において直列上段に接続されたＪＦＥＴ１が高速にオフ状態からオン状態になり、直列下段に接続されたＪＦＥＴ２の定常オフ状態において、ゲート抵抗５よりも抵抗値が低いゲート抵抗２１と上記したようなダイオード２０との直列接続がゲート抵抗５に対して並列に接続されていることにより、ＪＦＥＴ２のドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
【００５２】
さらに、第３の実施形態に係るゲート駆動回路３００においては、上記したツェナーダイオード４０により過電流検出直後（つまり、過電流検出回路５１によって過電流の発生が検出された直後）にゲート電圧を適切に低下させることができる。
【００５３】
上記したように第３の実施形態では、第１の実施形態と同様に、ＪＦＥＴ２のドレイン端子及びソース端子間に過電流検出回路を接続する構成により、当該ＪＦＥＴ２のドレイン・ソース間の電圧の上昇（つまり、過電流の発生）を検出することが可能となり、当該過電流の発生が検出された場合にはＪＦＥＴ２に対してゲートオフ信号等を出力するような対応をとることによって過電流による素子破壊の防止（つまり、保護）を実現することができる。
【００５４】
更に、第３の実施形態においては、ゲート抵抗５とドライバ２５との間の経路に接続されるツェナーダイオード４０を過電流検出回路５１内に備える構成により、過電流検出直後にゲート電圧を低下させることで、ＪＦＥＴ２のドレイン・ソース間に流れる過電流を絞った状態での保護（つまり、素子破壊の防止）が可能となる。
【００５５】
また、第３の実施形態においては、第１および第２の実施形態と同様に、上下スイッチング素子の短絡時には過電流検出回路により検出している電圧Ｖｄｓが上昇し、トランジスタ１１、１３がオフ、トランジスタ１２がオンすることで過電流信号を出力し、保護を実現するが、ツェナーダイオード４０を追加することで、過電流の発生の検出直後にゲート電圧を適切に低下させることでＪＦＥＴのドレイン・ソースに流れる過電流を絞った状態での保護を行うことができる。
【００５６】
第３の実施形態で説明したツェナーダイオード４０は、第１の実施形態や第２の実施形態におけるゲート駆動回路のドライバとゲート抵抗との間の経路に設けてもよい。
【００５７】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
１，２…ＳｉＣノーマリオン型ＪＦＥＴ、５…オン用ゲート抵抗、１１，１２，１３…バイポーラトランジスタ、１４，１５，１６，２０…ダイオード、１７，１９，３３…コンデンサ、２１…オフ用低抵抗、２５…ドライバ、２６…過電流検出用駆動電源、２７…ドライバ駆動電源、４０…ツェナーダイオード、５０，５１…過電流検出回路、１００，２００，３００…ゲート駆動回路。
【図１】
2016131465.tif 000003
【図２】
2016131465.tif 000004
【図３】
2016131465.tif 000005