(57)【要約】【課題】ゲート絶縁層において破壊が生じる可能性を低減できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第１絶縁層と、を有する。第１絶縁層は、第１絶縁部分と、第２絶縁部分と、を有する。第１絶縁部分は、第１半導体領域から第２半導体領域に向かう第１方向に対して垂直な第２方向に沿って設けられている。第１絶縁部分は、第１方向において第１半導体領域とゲート電極との間に位置する。第２絶縁部分は、第１方向および第２方向に対して傾斜した方向に沿って設けられている。第２絶縁部分は、第１半導体領域とゲート電極との間に位置する。第２絶縁部分とゲート電極との間には空隙が設けられている。第２絶縁部分の厚みは、第１絶縁部分の厚みよりも薄い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
第１半導体領域上に設けられた第２導電形の第２半導体領域と、
第２半導体領域上に設けられた第１導電形の第３半導体領域と、
ゲート電極と、
前記第１半導体領域から前記第２半導体領域に向かう第１方向に対して垂直な第２方向に沿って設けられ、前記第１方向において前記第１半導体領域と前記ゲート電極との間に位置する第１絶縁部分と、
前記第１方向および前記第２方向に対して傾斜した方向に沿って設けられ、前記第１半導体領域と前記ゲート電極との間に位置し、前記ゲート電極との間に空隙が設けられ、前記第１絶縁部分の厚みよりも薄い厚みを有する第２絶縁部分と、
を有し、前記ゲート電極と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域と、の間に設けられた第１絶縁層と、
を備えた半導体装置。
【請求項２】
前記ゲート電極は、
前記第２方向において前記第２半導体領域と対面する第１電極部分と、
前記第２方向において前記第３半導体領域と対面する第２電極部分と、
を有し、
前記第２電極部分の前記第２方向における長さは、前記第１電極部分の前記第２方向における長さよりも長い請求項１記載の半導体装置。
【請求項３】
前記第１絶縁層は、
前記第２半導体領域と前記第１電極部分との間に、前記第１方向に沿って設けられた第３絶縁部分と、
前記第３半導体領域と前記第２電極部分との間に、前記第１方向および前記第２方向に傾斜する方向に沿って設けられた第４絶縁部分と、
をさらに有し、
前記第３絶縁部分の一部は、前記第２方向において、前記第３半導体領域と前記ゲート電極との間に設けられた請求項２記載の半導体装置。
【請求項４】
前記第１半導体領域の前記第１絶縁部分と接する面の面方位は、（１１１）であり
前記第１半導体領域の前記第２絶縁部分と接する面の面方位は、（１００）である請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記ゲート電極上に設けられた第２絶縁層と、
前記第３半導体領域上および前記第２絶縁層上に設けられ、前記第３半導体領域と電気的に接続された第１電極と、
をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体装置がある。これらの半導体装置では、ゲート電極に電圧を印加し、ゲート絶縁層近傍の半導体領域中にチャネル（反転領域）を形成することで、半導体装置がオン状態となる。ゲート電極に電圧が印加されると、ゲート絶縁層において電界が生じる。ゲート絶縁層の膜厚が局所的に薄い部分があると、当該部分における電界強度が大きくなり、ゲート絶縁層が破壊される場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第５０５９９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、ゲート電極に電圧が印加された際に、ゲート絶縁層において破壊が生じる可能性を低減できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第１絶縁層と、を有する。
第２半導体領域は、第１半導体領域の上に設けられている。
第３半導体領域は、第２半導体領域の上に設けられている。
第１絶縁層は、前記ゲート電極と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域と、の間に設けられている。第１絶縁層は、第１絶縁部分と、第２絶縁部分と、を有する。
第１絶縁部分は、第１半導体領域から第２半導体領域に向かう第１方向に対して垂直な第２方向に沿って設けられている。第１絶縁部分は、第１方向において第１半導体領域とゲート電極との間に位置する。
第２絶縁部分は、第１方向および第２方向に対して傾斜した方向に沿って設けられている。第２絶縁部分は、第１半導体領域とゲート電極との間に位置する。第２絶縁部分とゲート電極との間には空隙が設けられている。第２絶縁部分の厚みは、第１絶縁部分の厚みよりも薄い。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置の一部を表す斜視断面図である。
【図２】第１実施形態に係る半導体装置の一部を表す拡大断面図である。
【図３】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図４】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図５】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図６】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図７】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図８】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図９】第１実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。
【図１０】第２実施形態に係る半導体装置の一部を表す斜視断面図である。
【図１１】第２実施形態に係る半導体装置の一部を表す拡大断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体層Ｓの主面に対して平行な方向であって相互に直交する２方向をＸ方向（第２方向）及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第１方向）とする。
なお、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００の一部を表す斜視断面図である。
図２は、第１実施形態に係る半導体装置１００の一部を表す拡大断面図である。
第１実施形態に係る半導体装置１００は、例えば、ＭＯＳＦＥＴである。
【０００９】
第１実施形態に係る半導体装置１００は、半導体層と、ゲート電極２４と、ゲート絶縁層２６（第１絶縁層）と、絶縁層２８（第２絶縁層）と、ソース電極３２（第１電極）と、ドレイン電極３０と、を有する。
半導体層は、ｎ＋形ドレイン領域１０と、ｎ−形（第１導電形）の半導体領域１２（第１半導体領域）と、ｐ形（第２導電形）のベース領域２０（第２半導体領域）と、ｎ＋形ソース領域２２（第３半導体領域）と、を有する。
【００１０】
半導体層Ｓは、表面ＦＳと裏面ＢＳを有する。ドレイン電極３０は、裏面ＢＳの上に設けられ、ソース電極３１は、表面ＦＳの上に設けられている。
【００１１】
ｎ＋形ドレイン領域１０は、半導体層Ｓ中の裏面ＢＳ側に設けられ、ドレイン電極３０と電気的に接続されている。
ｎ−形半導体領域１２は、ｎ＋形ドレイン領域１０の上に設けられている。
【００１２】
ｐ形ベース領域２０は、ｎ−形半導体領域１２の上に選択的に設けられている。ｐ形ベース領域２０は、Ｘ方向において複数設けられ、それぞれのｐ形ベース領域２０は、Ｙ方向に延びている。
【００１３】
ｎ＋形ソース領域２２は、ｐ形ベース領域２０の上に選択的に設けられている。ｎ＋形ソース領域２２は、Ｘ方向において複数設けられ、それぞれのｎ＋形ソース領域２２は、Ｙ方向に延びている。
【００１４】
ゲート電極２４は、ｎ−形半導体領域１２の一部、ｐ形ベース領域２０、およびｎ＋形ソース領域２２の少なくとも一部と、隣り合っている。ゲート電極２４と、これらの半導体領域との間には、ゲート絶縁層２６が設けられている。
ゲート電極２４は、Ｘ方向において複数設けられ、それぞれのゲート電極２４は、Ｙ方向に延びている。
【００１５】
ソース電極３２は、表面ＦＳの上に設けられ、ｎ＋形ソース領域２２と電気的に接続されている。ゲート電極２４の上には、絶縁層２８が設けられ、ソース電極３２は、絶縁層２８により、ゲート電極２４と電気的に分離されている。
【００１６】
ドレイン電極３０に、ソース電極３２に対して正の電圧が印加された状態で、ゲート電極２４に閾値以上の電圧が加えられると、ＭＯＳＦＥＴがオン状態となる。このとき、ｐ形ベース領域２０のうちゲート絶縁層２６近傍の領域にチャネルが形成される。
【００１７】
次に、図２を用いて、ゲート電極２４およびゲート絶縁層２６の具体的な構造について説明する。
図２に表すように、ゲート電極２４は、第１電極部分２４ａと、第２電極部分２４ｂと、を有する。
【００１８】
第１電極部分２４ａは、Ｘ方向においてｐ形ベース領域２０と対面している。
第２電極部分２４ｂは、Ｘ方向においてｎ＋形ソース領域２２と対面している。
第２電極部分２４ｂの少なくとも一部のＸ方向における長さは、第１電極部分２４ａの少なくとも一部のＸ方向における長さよりも長い。
【００１９】
ゲート絶縁層２６は、第１絶縁部分２６ａ、第２絶縁部分２６ｂ、第３絶縁部分２６ｃ、および第４絶縁部分２６ｄを有する。
【００２０】
第１絶縁部分２６ａは、Ｚ方向において、ゲート電極２４とｎ−形半導体領域１２との間に設けられている。第１絶縁部分２６ａは、Ｘ方向に沿って設けられている。
【００２１】
第２絶縁部分２６ｂは、ゲート電極２４とｎ−形半導体領域１２との間に設けられている。第２絶縁部分２６ｂは、Ｙ方向に対して垂直であり、Ｘ方向およびＺ方向に対して傾斜した方向に沿って設けられている。
【００２２】
第３絶縁部分２６ｃの少なくとも一部は、ｎ−形半導体領域１２からｐ形ベース領域２０に向かう第１方向（Ｚ方向）に沿って設けられている。また、第３絶縁部分２６ｃは、Ｘ方向において、ｐ形ベース領域２０と第１電極部分２４ａとの間に設けられている。第２絶縁部分２６ｂは、ゲート絶縁層２６のうち、第１絶縁部分２６ａと第３絶縁部分２６ｃとの間に位置している。図２に表す例では、第１絶縁部分２６ａの一部は、Ｘ方向において、ｎ＋形ソース領域２２とゲート電極２４との間に設けられている。
【００２３】
第４絶縁部分２６ｄは、Ｘ方向において、ｎ＋形ソース領域２２と第２電極部分２４ｂとの間に設けられている。第４絶縁部分２６ｄは、Ｙ方向に対して垂直であり、Ｘ方向およびＺ方向に対して傾斜した方向に沿って設けられている。
【００２４】
第１絶縁部分２６ａとゲート電極２４との間および第２絶縁部分２６ｂとゲート電極２４との間には、空隙ＳＰが設けられている。ただし、第２絶縁部分２６ｂとゲート電極２４との間に空隙ＳＰが設けられていれば、ゲート電極２４は、第１絶縁部分２６ａの一部と接していても良い。
【００２５】
ｎ−形半導体領域１２の第１絶縁部分２６ａと接する第１面Ｓ１の面方位は、例えば、（１１１）である。この場合、ｐ形ベース領域２０の第３絶縁部分２６ｃと接する第３面Ｓ３の面方位は、同様に、例えば、（１１１）である。
【００２６】
ｎ−形半導体領域１２の第２絶縁部分２６ｂと接する第２面Ｓ２の面方位、およびｎ＋形ソース領域２２の第４絶縁部分２６ｄと接する第４面Ｓ４の面方位は、例えば、（１００）である。
【００２７】
第１絶縁部分２６ａの膜厚Ｔ１および第３絶縁部分２６ｃの膜厚Ｔ３は、例えば、第２絶縁部分２６ｂの膜厚Ｔ２および第４絶縁部分２６ｄの膜厚Ｔ４よりも厚い。膜厚Ｔ３は、膜厚Ｔ１と等しくても良いし、異なっていてもよい。また、膜厚Ｔ４は、膜厚Ｔ２と等しくても良いし、異なっていてもよい。
【００２８】
なお、膜厚Ｔ１は、第１面Ｓ１に対して垂直な方向における第１絶縁部分２６ａの厚みである。同様に、膜厚Ｔ２は、第２面Ｓ２に対して垂直な方向における、第２絶縁部分２６ｂの厚みである。膜厚Ｔ３は、第３面Ｓ３に対して垂直な方向における、第３絶縁部分２６ｃの厚みである。膜厚Ｔ４は、第４面Ｓ４に対して垂直な方向における、第４絶縁部分２６ｄの厚みである。
【００２９】
次に、半導体装置１００の製造方法の一例について、図３〜図８を用いて説明する。
図３〜図８は、第１実施形態に係る半導体装置１００の製造工程を表す工程断面図である。
【００３０】
まず、ｎ＋形半導体領域１０ａと、ｎ−形半導体領域１２ａと、を含む半導体層Ｓａを用意する。半導体層Ｓａの主成分は、シリコンまたは炭化シリコンである。半導体層Ｓａは、ｎ＋形のＳｉ基板の上に、ｎ形不純物がドーピングされたＳｉをエピタキシャル成長させることで形成される。ｎ形不純物として、リンまたはヒ素を用いることができる。
【００３１】
次に、図３（ａ）に表すように、半導体層ＳａにトレンチＴｒ１を形成する。トレンチＴｒ１は、フォトリソグラフィ法およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いて形成される。
【００３２】
次に、図３（ｂ）に表すように、トレンチＴｒ１の開口端近傍をエッチングし、上部におけるテーパが、下部におけるテーパよりも緩やかなトレンチＴｒ２を形成する。すなわち、トレンチＴｒ２の側壁の上部におけるＺ方向に対する傾きは、トレンチＴｒ２の側壁の下部におけるＺ方向に対する傾きよりも大きい。トレンチＴｒ２の上部におけるＸ方向の寸法は、トレンチＴｒ２の下部におけるＸ方向の寸法よりも大きい。トレンチＴｒ２は、フォトリソグラフィ法およびＲＩＥ法を用いて形成される。このとき、トレンチＴｒ２の内壁は、第１面Ｓ１〜第４面Ｓ４を有する。
【００３３】
または、図３に表す工程に代えて、図４に表す工程を行ってもよい。
まず、図４（ａ）に表すように、トレンチＴｒ３を形成する。トレンチＴｒ３の深さは、トレンチＴｒ１の深さに比べて浅い。
次に、図４（ｂ）に表すように、トレンチＴｒ３内の一部をさらにエッチングし、図３（ｂ）に表される工程と同様に、トレンチＴｒ２を形成する。
【００３４】
次に、半導体層Ｓａの表面にｐ形不純物をイオン注入することで、ｐ形ベース領域２０を形成する。続いて、ｐ形ベース領域２０中に選択的にｎ形不純物をイオン注入することで、ｐ形ベース領域２０の表層部にｎ＋形ソース領域２２を形成する。ｐ形ベース領域２０は、トレンチＴｒ２の先端がｎ−形半導体領域１２中に位置するように、トレンチＴｒ２の一部の周りに形成される。ｎ＋形ソース領域２２は、トレンチＴｒ２の他の一部の周りに形成される。半導体層Ｓａのうち、ｐ形ベース領域２０およびｎ＋形ソース領域２２以外の領域の一部が、ｎ−形半導体領域１２に対応する。ｐ形不純物として、ボロンを用いることができる。
このときの様子を、図５（ａ）に表す。
【００３５】
なお、半導体層Ｓａ中にｐ形ベース領域２０およびｎ＋形ソース領域２２を形成した後に、図３に表す工程または図４に表す工程を行い、トレンチＴｒ２を形成してもよい。この場合、トレンチＴｒ２は、ｐ形ベース領域２０およびｎ＋形ソース領域２２を貫通し、ｎ−形半導体領域１２に達するように、形成される。
【００３６】
次に、図５（ｂ）に表すように、トレンチＴｒ２の内壁、ｐ形ベース領域２０の上面、およびｎ＋形ソース領域２２の上面に、ゲート絶縁層２６ａを形成する。ゲート絶縁層２６ａは、酸化シリコンを含み、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。ゲート絶縁層２６ａは、半導体層Ｓａの表面を熱酸化することで形成されてもよい。
【００３７】
次に、ゲート絶縁層２６ａの上に導電層２４ａを形成する。このとき、図６（ａ）に表すように、トレンチＴｒ２の底部に導電材料が堆積しないように、導電層２４ａを形成する。すなわち、トレンチＴｒ２の底部に空隙ＳＰが形成されるように、導電層２４ａを形成する。導電層２４ａは、例えば多結晶シリコンを含み、ＣＶＤ法を用いて形成される。具体的には、成膜速度が高い条件においてＣＶＤ法を行う。成膜速度が高い条件においてＣＶＤ法を行うことで、トレンチＴｒ２の側壁のうち、テーパ角が変化している部分に多くの膜が付着する。当該部分に付着した膜が開口を塞ぐことで、トレンチＴｒ２の底部に導電層２４ａが形成されることが抑制され、空隙ＳＰが形成される。
【００３８】
または、ＣＶＤ法を用いて、開口が塞がらない程度に成膜を行い、その後、ＲＩＥ法やＩＢＥ（Ｉｏｎ  Ｂｅａｍ  Ｅｔｃｈｉｎｇ）法などの異方性が高いエッチング法を用いて、トレンチＴｒ２の底部に堆積した導電材料を除去する。トレンチＴｒ２の底部に堆積した導電材料を除去した後、再度、ＣＶＤ法にて導電材料の堆積を行い、トレンチＴｒ２の開口を塞ぐことで、導電層２４ａおよび空隙ＳＰが形成される。
【００３９】
次に、図６（ｂ）に表すように、導電層２４ａの表面側の一部を除去し、ゲート電極２４を形成する。
【００４０】
次に、図７（ａ）に表すように、ゲート電極２４の上およびゲート絶縁層２６ａの上に、絶縁層２８ａを形成する。絶縁層２８ａは、酸化シリコンを含み、ＣＶＤ法を用いて形成される。
【００４１】
次に、図７（ｂ）に表すように、フォトリソグラフィ法およびＲＩＥ法を用いて、ゲート絶縁層２６ａの一部および絶縁層２８ａの一部を除去し、ｎ＋形ソース領域２２を露出させる。
【００４２】
次に、図８（ａ）に表すように、ｐ形ベース領域２０の上、ｎ＋形ソース領域２２の上、および絶縁層２８の上に、一様にソース電極３２を形成する。ｎ＋形ソース領域２２は、ＣＶＤ法、ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、または蒸着法などを用いて形成される。
【００４３】
次に、図８（ｂ）に表すように、半導体層Ｓａが所定の厚みとなるまで半導体層Ｓａの裏面を研磨し、半導体層Ｓを形成する。このとき、研削の終了点が、ｎ形半導体領域１０ａ中となるように、半導体層Ｓａの裏面を研磨する。この工程により、ｎ＋形ドレイン領域１０が形成される。
【００４４】
その後、半導体層Ｓの裏面上にドレイン電極３０を形成する。ドレイン電極３０は、ソース電極３２と同様の方法により形成される。
【００４５】
以上の工程により、図１および図２に表す半導体装置１００が得られる。
【００４６】
次に、本実施形態による作用および効果について説明する。
本実施形態によれば、ゲート電極２４に電圧が印加された際に、ゲート絶縁層２６において破壊が生じる可能性を低減することが可能である。
これは以下の理由による。
【００４７】
ゲート絶縁層２６のうち、トレンチ底部の角に設けられた部分の膜厚は、他の部分の膜厚に比べて薄くなる傾向がある。この一因として、トレンチを形成する際に、トレンチ底部の角が直角に形成されないことが挙げられる。Ｓｉを主成分とする半導体層に形成されたトレンチ底部の角が、トレンチ底面に対して傾斜している場合、当該角部が有する面の面方位は、底面の面方位と異なる。
【００４８】
具体的には、当該角部の面方位が、例えば（１００）である場合、底面は（１１１）または（１１０）である。絶縁層をトレンチ内壁に形成する場合、（１００）面の上に形成される膜は、（１１１）や（１１０）などの他の面方位の上に形成される膜よりも薄くなる傾向がある。
【００４９】
このため、トレンチ内にゲート電極が埋め込まれており、ゲート絶縁層に一様に電圧が加えられた場合、ゲート絶縁層のうち膜厚の薄い角部における電界は、他の部分における電界よりも大きくなる。従って、この角部では、他の部分よりも破壊が生じる可能性が高い。
【００５０】
これに対して、本実施形態では、トレンチ底部の角に位置する第２絶縁部分２６ｂと、ゲート電極２４と、の間に空隙を設けている。このため、ゲート電極２４に電圧が印加された際に、第２絶縁部分２６ｂにおける電界の強度は、第２絶縁部分２６ｂとゲート電極２４との間に空隙が無い場合に比べて低減される。この結果、第２絶縁部分２６ｂにおいて破壊が生じる可能性が低減される。
【００５１】
また、本実施形態によれば、膜厚が薄い第２絶縁部分２６ｂにおける電界の強度が低減されるため、ゲート電極２４の破壊電圧を向上させることができる。なお、ここでは、破壊電圧とは、ゲート電極２４やゲート絶縁層２６の破壊が生じる電圧を意味している。
【００５２】
半導体装置１００の製造過程において、ゲート電極２４のＺ方向の長さやトレンチの形状などにばらつきが生じると、ゲート電極２４の−Ｚ方向の端部の位置が変化する可能性がある。当該端部が、Ｘ方向においてｐ形ベース領域２０と対面する位置にある場合、ゲート電極２４に電圧が印加されても、ｐ形ベース領域２０の途中までしかチャネルが形成されず、ｎ＋形ソース領域２２からｎ−形半導体領域１２にキャリアが移動できない。従って、Ｚ方向における当該端部の位置を、Ｚ方向におけるｎ−形半導体領域１２とｐ形ベース領域２０との境界の位置と揃えるようにゲート電極２４を形成すると、製造ばらつきにより、動作不良が生じる可能性が高くなる。
【００５３】
本実施形態のように、ゲート電極２４の一部を、Ｘ方向においてｎ−形半導体領域１２と対面するように構成することで、製造ばらつきが生じた場合でも、ゲート電極２４の−Ｚ方向の端部が、Ｘ方向においてｐ形ベース領域２０と対面する位置に形成される可能性を低減することが可能となる。
【００５４】
また、第４絶縁部分２６ｄの一部が、Ｘ方向においてｐ形ベース領域２０とゲート電極２４との間に位置すると、ゲート電極２４に電圧が印加されてチャネルが形成された際に、チャネルが途中で屈曲してしまう。すなわち、第３絶縁部分２６ｃ近傍に形成されるＺ方向に沿うチャネルと、第４絶縁部分２６ｄ近傍に形成されるＺ方向に対して傾斜した方向に沿うチャネルと、が形成される。
【００５５】
チャネルにおけるキャリアの移動に対する抵抗は、チャネルが延びる方向によって異なる。例えば、第３面Ｓ３の面方位が（１１１）であり、第４面Ｓ４の面方位が（１００）である場合、第４絶縁部分２６ｄの近傍に形成されるチャネルの抵抗は、第３絶縁部分２６ｃの近傍に形成されるチャネルの抵抗よりも高い。このため、ｎ＋形ソース領域２２の深さのばらつきや、第４絶縁部分２６ｄの下端の位置のばらつきなどが生じると、半導体装置間のチャネル抵抗のばらつきが生じる。
【００５６】
これに対して、本実施形態では、第３絶縁部分２６ｃの一部が、Ｘ方向において、ｎ＋形ソース領域２２とゲート電極２４との間に位置している。このような構成を採用することで、半導体装置１００を製造する際に、例えば、ｎ＋形ソース領域２２の深さ又はトレンチＴｒ２の形状のばらつきなどがあった場合でも、第４絶縁部分２６ｄの一部が、Ｘ方向において、ｐ形ベース領域２０とゲート電極２４との間に設けられる可能性を低減することができる。この結果、半導体装置間のチャネル抵抗のばらつきを抑制することが可能となる。
【００５７】
また、ゲート電極２４およびゲート絶縁層２６が設けられるトレンチＴｒ２について、トレンチＴｒ２の上部におけるＸ方向の寸法は、トレンチＴｒ２の下部におけるＸ方向の寸法よりも大きい。この結果、ゲート電極２４においては、第２電極部分２６ｂの少なくとも一部のＸ方向の長さは、第１電極部分２６ａの少なくとも一部のＸ方向の長さよりも長くなる。
【００５８】
トレンチＴｒ２の上部におけるＸ方向の寸法を、トレンチＴｒ２の下部におけるＸ方向の寸法よりも大きくすることで、トレンチＴｒ２が形成される位置のばらつきを小さくすることができる。トレンチＴｒ２の位置のばらつきが小さくなると、ゲート絶縁層２６のＸ方向の端部と、ゲート電極２４のＸ方向の端部と、の間のＸ方向の距離Ｌ１（図２に表される）を小さくすることができる。距離Ｌ１を小さくすることで、ｎ＋形ソース領域２２とソース電極３２との接触面積を大きくし、ｎ＋形ソース領域２２とソース電極３２との間の接合抵抗を低減することが可能となる。
【００５９】
また、トレンチＴｒ２の位置のばらつきが小さくなることで、図７（ｂ）に表すゲート絶縁層２６ａの一部および絶縁層２８ａの一部を除去する工程において、ゲート電極２４が誤って露出してしまう可能性が低減される。このため、ゲート電極２４とソース電極３２が電気的に接続された不良品の発生を抑制し、半導体装置の製造における歩留まりを改善することができる。
【００６０】
さらに、トレンチＴｒ２の上部におけるＸ方向の寸法が、トレンチＴｒ２の下部におけるＸ方向の寸法よりも大きい場合、トレンチＴｒ２の上部におけるＸ方向の寸法が、トレンチＴｒ２の下部におけるＸ方向の寸法と等しい場合に比べて、トレンチＴｒ２の開口端の角部の角度α（図２に表す）を大きくできる。角度αを大きくすることで、ゲート絶縁層２６を形成する際に、当該角部において、絶縁層を厚く形成することが可能となる。この結果、ゲート電極２４に電圧を印加した際に、当該角部において破壊が生じる可能性を低減することが可能となる。
【００６１】
（第１実施形態の変形例）
図９は、第１実施形態の変形例に係る半導体装置１１０の一部を表す斜視断面図である。
半導体装置１１０は、例えば、ＩＧＢＴである。
本変形例に係る半導体装置１１０は、半導体層と、ゲート電極２４と、ゲート絶縁層２６（第１絶縁層）と、絶縁層２８（第２絶縁層）と、エミッタ電極３２（第１電極）と、コレクタ電極３０と、を有する。
半導体層は、ｐ＋形コレクタ領域３４と、ｎ＋形バッファ領域３６と、ｎ−形半導体領域１２（第１半導体領域）と、ｐ形ベース領域２０（第２半導体領域）と、ｎ＋形エミッタ領域２２（第３半導体領域）と、を有する。
【００６２】
半導体装置１１０は、例えば、ｎ＋形ドレイン領域１０に代えて、ｐ＋形コレクタ領域３４およびｎ＋形バッファ領域３６を有する点で、半導体装置１００と相違する。半導体装置１１０におけるｐ＋形コレクタ領域３４およびｎ＋形バッファ領域３６以外の構造については、半導体装置１００と同様の構造を採用可能である。
【００６３】
ｐ＋形コレクタ領域３４は、半導体層Ｓの裏面ＢＳ側に設けられ、コレクタ電極３０と電気的に接続されている。コレクタ領域３４とｎ−形半導体領域１２との間には、バッファ領域３６が設けられている。
【００６４】
半導体装置１１０におけるゲート絶縁層２６は、第１実施形態と同様に、第１絶縁部分２６ａ〜第４絶縁部分２６ｄを有する。
本変形例においても、ゲート電極２４に電圧が印加された際に、ゲート絶縁層２６において破壊が生じる可能性を低減できることができる。
【００６５】
（第２実施形態）
図１０および図１１を用いて、第２実施形態に係る半導体装置２００について説明する。
図１０は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
図１１は、第２実施形態に係る半導体装置２００の一部を表す拡大断面図である。
【００６６】
半導体装置２００は、例えば、ゲート絶縁層２６の構造について、半導体装置１００と差異を有する。半導体装置２００におけるゲート絶縁層２６以外の構造については、半導体装置１００と同様の構造を採用可能である。
【００６７】
図１１に表すように、ゲート絶縁層２６は、トレンチの底部に設けられていない。すなわち、ゲート絶縁層２６は、図２で表すような第１絶縁部分２６ａおよび第２絶縁部分２６ｂを、有していない。空隙ＳＰは、Ｚ方向において、ｎ−形半導体領域１２とゲート電極２４との間に形成されている。Ｚ方向において、第１絶縁部分３６ａとｎ−形半導体領域１２との間にも、空隙ＳＰが形成されていてもよい。ゲート絶縁層２６の−Ｚ方向の端部は、例えば、ゲート電極２４の−Ｚ方向の端部に対して、−Ｚ方向側に位置している。
【００６８】
本実施形態では、半導体層Ｓに形成されたトレンチの底面にゲート絶縁層およびゲート電極が形成されていない。このため、本実施形態によれば、第２面Ｓ２近傍の部分に生じる電界の強度を低減することが可能である。このため、ゲート電極２４に電圧が印加された際に、ゲート絶縁層２６において破壊が生じる可能性を低減できる。
【００６９】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００７０】
１００、１１０、２００…半導体装置  １０…ｎ＋形ドレイン領域  １２…ｎ−形半導体領域  ２０…ｐ形ベース領域  ２２…ｎ＋形ソース領域  ２４…ゲート電極  ２６…ゲート絶縁層  ３０…ドレイン電極  ３２…ソース電極  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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