(57)【要約】 【課題】分解能を向上することが可能であるとともに、ジッタを低減することが可能な位相検出器とそれを用いたデジタルＰＬＬ回路を提供する。【解決手段】サンプルホールド回路３３は、デジタル制御発振器の出力信号ｆＤＣＯと基準信号ｆＲＥＦの位相差を電圧としてサンプリングする。増幅器３４は、サンプルホールド回路３３の出力電圧を増幅する。アナログ／デジタル変換器３５は、増幅器３４の出力電圧をデジタル信号に変換する。【選択図】図３
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【特許請求の範囲】
【請求項１】
デジタル制御発振器から出力され、基準信号に基づき保持された電圧をデジタル信号に変換するアナログ／デジタル変換器
を具備することを特徴とする位相検出器。
【請求項２】
前記基準信号に基づき、前記デジタル制御発振器から出力された電圧を保持するサンプルホールド回路をさらに具備することを特徴とする請求項１記載の位相検出器。
【請求項３】
前記保持された電圧を増幅する増幅器をさらに具備することを特徴とする請求項１記載の位相検出器。
【請求項４】
前記増幅器は、可変利得増幅器であり、前記アナログ／デジタル変換器の出力信号に基づき利得が制御されることを特徴とする請求項３記載の位相検出器。
【請求項５】
デジタル制御発振器と、
デジタル制御発振器から出力され、基準信号に基づき保持された電圧をデジタル信号に変換するアナログ／デジタル変換器と、
前記アナログ／デジタル変換器の出力信号から前記デジタル制御発振器を制御する制御信号を生成するデジタルフィルタと、
を具備することを特徴とするデジタルＰＬＬ回路。
【請求項６】
前記基準信号に基づき、前記デジタル制御発振器から出力された電圧を保持するサンプルホールド回路をさらに具備することを特徴とする請求項５記載のデジタルＰＬＬ回路。
【請求項７】
前記保持された電圧を増幅する増幅器をさらに具備することを特徴とする請求項５記載のデジタルＰＬＬ回路。
【請求項８】
前記増幅器は、可変利得増幅器であり、前記アナログ／デジタル変換器の出力に基づき利得が制御されることを特徴とする請求項７記載のデジタルＰＬＬ回路。
【請求項９】
前記デジタル制御発振器の出力信号が供給され、前記デジタル制御発振器の出力信号に遅延を与えるデジタル／時間変換回路をさらに具備することを特徴とする請求項５記載のデジタルＰＬＬ回路。
【請求項１０】
前記基準信号に遅延を与えるデジタル／時間変換回路をさらに具備することを特徴とする請求項５記載のデジタルＰＬＬ回路。
【請求項１１】
前記デジタル制御発振器の出力信号を成形する波形成形回路をさらに具備することを特徴とする請求項５記載のデジタルＰＬＬ回路。
【請求項１２】
前記デジタル制御発振器の出力信号が供給され、前記デジタル制御発振器の出力信号に電圧のオフセットを与える回路をさらに具備することを特徴とする請求項５記載のデジタルＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、完全デジタルＰＬＬ（Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
時間／デジタル変換器（Time to Digital Convertor：ＴＤＣ）と、デジタル制御発振器（Digitally Control Oscillator：ＤＣＯ）などを用いたデジタルＰＬＬ回路が開発されている（例えば非特許文献１参照）。
【０００３】
ＴＤＣに基づくＰＬＬ回路は、ＴＤＣにより基準クロック信号とＤＣＯの出力信号との位相差（時間差）を時間領域で検出するため、分解能を向上することが容易ではなかった。さらに、時間領域での処理であるため、ジッタを低減することが困難であった。
【０００４】
また、電圧制御発振器の出力信号を分周せずに周波数検出を行なうサブサンプリング位相検出器と、チャージポンプなどを組み合わせたＰＬＬ回路が開発されている（例えば非特許文献２参照）。しかし、チャージポンプを用いたＰＬＬ回路は、デジタル化が困難であった。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Robert Bogdan Staszewski et al., “All-Digital PLL and Transmitter for Mobile Phones,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO. 12, pp.2469-2482, Dec. 2005.
【非特許文献２】Xiang Gao et al., “A Low Noise Sub-Sampling PLL in Which Divider Noise is Eliminated and PD/CP Noise is Not Multiplied by N2,” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, NO. 12, pp.3253-3263, Dec. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、分解能を向上することが可能であるとともに、ジッタを低減することが可能な位相検出器とそれを用いたデジタルＰＬＬ回路を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本実施形態の位相検出器は、デジタル制御発振器から出力され、基準信号に基づき保持された電圧をデジタル信号に変換するアナログ／デジタル変換器を具備する。
【０００８】
本実施形態のデジタルＰＬＬ回路は、デジタル制御発振器と、デジタル制御発振器から出力され、基準信号に基づき保持された電圧をデジタル信号に変換するアナログ／デジタル変換器と、前記アナログ／デジタル変換器の出力信号から前記デジタル制御発振器を制御する制御信号を生成するデジタルフィルタとを具備する。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係るデジタルＰＬＬ回路を概略的に示す構成図。
【図２】図１に示す回路のデジタル信号処理領域を示す構成図。
【図３】本実施形態に係るデジタル位相検出器の構成を概略的に示す構成図。
【図４】図３に示すサンプルホールド回路の動作を示す図。
【図５】図３に示すデジタル位相検出器の動作を示す図。
【図６】図３に示すデジタル位相検出器の動作を示す図。
【図７】本実施形態に係るデジタルＰＬＬ回路の実装例を概略的に示す構成図。
【図８】図７に示すデジタル制御発振器の一例を示す回路図。
【図９】図７に示すサンプルホールド回路の一例を示す回路図。
【図１０】図７に示すアナログ／デジタル変換器の一例を示す回路図。
【図１１】本実施形態の第１の変形例を示す回路図。
【図１２】本実施形態の第２の変形例を示す回路図。
【図１３】本実施形態の第３の変形例を示す回路図。
【発明を実施するための形態】
【００１０】
以下、本実施形態について、図面を参照して説明する。図面において、同一部分には同一符号を付している。
【００１１】
図１は、本実施形態に係るデジタルＰＬＬ回路１０を概略的に示している。デジタルＰＬＬ回路１０は、例えばコアループ１１と、周波数ロックドループ２１とにより構成されている。しかし、周波数ロックドループ２１は、省略可能である。
【００１２】
コアループ１１は、アナログ／デジタル変換器に基づく位相検出器（ＡＤＣ−ＰＤ）１２、デジタルループフィルタ（Digital loop filter:ＤＬＦ）１３、及びＤＣＯ３１により構成されている。コアループ１１は、ＡＤＣ−ＰＤ１２により、ＤＣＯ３１の出力信号ｆＤＣＯと基準クロック信号（基準信号）ｆＲＥＦとの位相差を電圧領域で検出し、検出された位相差に基づきＤＣＯ３１から出力される信号の位相を制御する。
【００１３】
ＡＤＣ−ＰＤ１２は、後述するように、基準クロック信号ｆＲＥＦでＤＣＯ３１の出力信号ｆＤＣＯ（ｆＤＣＯは、発振周波数とも言う）の電圧値をサンプリングする。ＡＤＣ−ＰＤ１２は、は、所謂サブサンプリング位相検出器を構成し、サンプリングされた電圧を増幅し、この増幅された電圧を例えば４ビットのデジタル信号に変換する機能を有している。
【００１４】
ＡＤＣ−ＰＤ１２から出力されるデジタル信号は、ＤＬＦ１３に供給される。ＤＬＦ１３は、デジタル低域通過フィルタを構成し、ＡＤＣ−ＰＤ１２から供給されるデジタル信号と後述する加算器２３から供給されるデジタル信号に基づき、ＤＣＯ３１を制御する例えば１８ビットの制御信号を生成する。このＤＬＦ１３から出力された制御信号は、ＤＣＯ３１に供給される。ＤＣＯ３１は、後述するように、例えばＬＣ共振回路を含むプッシュプル・クラス−Ｃ・ＤＣＯであり、制御信号によりキャパシタの容量を変ることにより、発振周波数が変化される。
【００１５】
一方、周波数ロックドループ２１は、カウンタ２２、演算器、例えば加算器２３、ＤＬＦ１３、及びＤＣＯ３１により構成されている。周波数ロックドループ２１は、ＤＣＯ３１の発振周波数ｆＤＣＯを検出し、周波数制御ワード（周波数制御信号）に基づき、ＤＣＯ３１の発振周波数ｆＤＣＯを制御する。
【００１６】
カウンタ２２は、例えば１２ビットのカウンタにより構成され、基準クロック信号ｆＲＥＦに基づき、ＤＣＯ３１の発振周波数ｆＤＣＯをカウントする。カウンタ２２から出力された例えば１２ビットのデジタル信号（ＤＣＯ３１の発振周波数ｆＤＣＯ）は、加算器２３に供給される。加算器２３は、カウンタ２２から出力されるデジタル信号と、例えば１２ビットの周波数制御ワードとの差を求め、例えば８ビットのデジタル信号として出力する。加算器２３から出力されるデジタル信号は、ＤＬＦ１３に供給される。ＤＬＦ１３は、前述したように、ＤＣＯ３１を制御する制御信号を生成する。
【００１７】
図１において、ＤＬＦ１３は、ＡＤＣ−ＰＤ１２と加算器２３の出力信号に基づきＤＣＯ３１を制御する１８ビットの制御信号を生成しているが、ＤＬＦ１３は、種々変形可能である。
【００１８】
図２は、図１に示す回路のうちデジタル信号により処理される領域を示している。すなわち、破線で囲まれた領域がデジタル信号により処理される領域を示し、ＡＤＣ−ＰＤ１２とＤＣＯ３１の一部を除く全ての領域はデジタル信号により処理される。したがって、本実施形態は、デジタルＰＬＬ回路を実現できる。
【００１９】
図３は、ＡＤＣ−ＰＤ１２の一例を概略的に示している。ＡＤＣ−ＰＤ１２は、例えばＤＣＯ３１の出力信号ｆＤＣＯを受けるアイソレーション用のバッファ３２と、サンプルホールド回路（Ｓ／Ｈ）３３と、増幅器３４と、アナログ／デジタル変換器（ＡＤＣ）３５とにより構成されている。バッファ３２を除く、Ｓ／Ｈ３３、増幅器３４、及びＡＤＣ３５は、基準クロック信号ｆＲＥＦにより動作する。
【００２０】
Ｓ／Ｈ３３は、バッファ３２から供給されるＤＣＯ３１の出力信号ｆＤＣＯを基準クロック信号ｆＲＥＦに基づきサンプルホールドし、基準クロック信号ｆＲＥＦとＤＣＯ３１の出力信号ｆＤＣＯとの位相差を電圧差に変換して保持する。
【００２１】
図４（ａ）（ｂ）（ｃ）はＳ／Ｈ３３の動作原理を示している。Ｓ／Ｈ３３は、後述するように、例えば基準クロック信号ｆＲＥＦに基づき、開閉されるスイッチ素子と、キャパシタにより構成され、このキャパシタにＤＣＯ３１の出力信号ｆＤＣＯと基準クロック信号ｆＲＥＦの位相差が電圧差として保持される。
【００２２】
図４（ａ）に示すように、ＤＣＯ３１の出力信号ｆＤＣＯと基準クロック信号ｆＲＥＦとの位相が一致している（位相がロックされている）場合、Ｓ／Ｈ３３の出力電圧ＶＯＵＴは、例えば電圧ＶＤＣとなる。
【００２３】
図４（ｂ）は、ＤＣＯ３１の出力信号ｆＤＣＯより基準クロック信号ｆＲＥＦの位相が早い場合を示している。この場合、Ｓ／Ｈ３３の出力電圧ＶＯＵＴは、例えば電圧ＶＤＣより低い電圧となる。
【００２４】
図４（ｃ）は、ＤＣＯ３１の出力信号ｆＤＣＯより基準クロック信号ｆＲＥＦの位相が遅い場合を示している。この場合、Ｓ／Ｈ３３の出力電圧ＶＯＵＴは、例えば電圧ＶＤＣより高い電圧となる。
【００２５】
上記Ｓ／Ｈ３３の出力電圧は、増幅器３４により増幅される。増幅器３４は、例えば線形演算増幅器により構成され、Ｓ／Ｈ３３の出力電圧を線形に増幅する。増幅器３４の出力電圧は、ＡＤＣ３５に供給される。
【００２６】
ＡＤＣ３５は、例えば４ビットのフラッシュＡ／Ｄ変換器により構成されている。このＡＤＣ３５は、増幅器３４により増幅された電圧を複数の領域に分割し、分割された領域の電圧を並列に処理して複数のデジタル信号に変換する。この後、複数のデジタル信号は、４ビットのデジタル信号にエンコードされる。ＡＤＣ３５は、フラッシュＡ／Ｄ変換器に限定されるものではなく、例えば逐次比較型やパイプライン型のＡ／Ｄ変換器を適用することが可能である。また、分解能も４ビットに限定されるものではなく、４ビット以上でもよい。
【００２７】
このように、サンプリングされた電圧を増幅器３４により増幅してＡ／Ｄ変換することにより、高精度に位相差を検出することができる。しかも、増幅器３４により増幅された電圧を複数の領域に分割してデジタル信号に変換することにより、Ａ／Ｄ変換処理の時間を短縮することができる。
【００２８】
図５（ａ）は、Ｓ／Ｈ３３の出力電圧を増幅せずにＡ／Ｄ変換した場合を示している（尚、図５（ａ）（ｂ）は、後述するように、ＤＣＯ３１、Ｓ／Ｈ３３から差動電圧を出力する場合を示している）。この場合、ＡＤＣ３５から出力される変換コードの等価時間分解能Δｔは、次式で表わされる。
【００２９】
Δｔ≒Ｖrange／２Ｎ・ＶＤＣＯ・１／２πｆＤＣＯ
ここで、ＮはＡＤＣ３５のビット数、ＶrangeはＡＤＣ３５の入力電圧の範囲、ＶＤＣＯはＤＣＯ３１の発振振幅（出力電圧）、ｆＤＣＯはＤＣＯ３１の発振周波数である。
【００３０】
一方、図５（ｂ）は、Ｓ／Ｈ３３の出力電圧を増幅器３４により増幅した後、ＡＤＣ３５によりＡ／Ｄ変換した場合を示している。この場合、ＡＤＣ３５から出力される変換コードの等価時間分解能Δｔ’は、次式で表わされる。
【００３１】
Δｔ’＝Δｔ／Ｇ
ここで、Ｇは増幅器３４の利得である。
【００３２】
このように、増幅器３４により増幅した後、Ａ／Ｄ変換した場合の等価時間分解能Δｔ’は、増幅せずにＡ／Ｄ変換した場合に比べて、Ｇ分の１に向上する。したがって、ＡＤＣ３５は、増幅器３４の利得により分解能が向上される。
【００３３】
具体的には、例えばＤＣＯ３１のＶrangeが１Ｖ、ｆＤＣＯが２．２ＧＨｚ、ＶＤＣＯが１Ｖ、増幅器３４の利得Ｇが２０、ＡＤＣ３５のビット数Ｎが４ビット、分解能が５０ｍＶ、であると仮定した場合、等価時間分解能Δｔ’は、上式より、ほぼ０．２３ｐｓとなる。
【００３４】
図６は、増幅器３４により増幅しない場合（Ｇ＝１）と、上記条件（Ｇ＝２０）で増幅した場合における等価時間分解能Δｔ’（図では、Δｔと記す）を示している。図６から明らかなように、増幅器３４で増幅した場合（Δｔ＝０．２３ｐｓ）、増幅しない場合（Δｔ＝４．５２ｐｓ）に比べて等価時間分解能が向上する。このため、ＡＤＣ３５の出力信号によりＤＣＯ３１を制御することによって、ＤＣＯ３１のジッタが低減される。したがって、帯域内のノイズを低減することが可能である。
【００３５】
尚、図３に示すＡＤＣ−ＰＤ１２において、バッファ３２は、ＤＣＯ３１の出力信号がその後の処理に十分なレベルでれば省略可能である。
【００３６】
また、図３に示すＡＤＣ−ＰＤ１２は、Ｓ／Ｈ３３、増幅器３４、及びＡＤＣ３５を個別の回路として記載しているが、これに限定されるものではない。例えばＳ／Ｈ３３と増幅器３４を、ＡＤＣ３５と一体の回路とすることも可能である。すなわち、ＡＤＣ３５は、基準クロック信号ｆＲＥＦに基づき動作するため、サンプルホールド機能と増幅機能を含むことができる。つまり、ＡＤＣ３５は、基準クロック信号ｆＲＥＦに基づきＤＣＯ３１の出力信号（出力電圧）ｆＤＣＯを保持し、この保持した電圧を増幅し、次いで、この電圧をデジタル信号に変換するように構成することが可能である。
【００３７】
（実施形態の効果）
上記実施形態によれば、ＡＤＣ−ＰＤ１２は、ＤＣＯ３１の出力信号ｆＤＣＯと基準信号ｆＲＥＦの位相差をＳ／Ｈ３３により電圧としてサンプリングし、このサンプリングされた電圧を増幅器３４により増幅した後、ＡＤＣ３５によりデジタル信号に変換している。このため、ＡＤＣ−ＰＤ１２は、ＴＤＣに比べて等価時間分解能を向上することが可能である。したがって、ＡＤＣ−ＰＤ１２の出力信号によりＤＣＯ３１を制御することにより、ＴＤＣに基づくＰＬＬ回路に比べて、ジッタが低減されたＰＬＬ回路を構成することが可能である。
【００３８】
また、ＴＤＣの場合、２つの信号の時間差をサンプリングすることが困難であるが、ＡＤＣ−ＰＤ１２は、２つの信号の時間差（位相差）を電圧としてサンプリングしている。このため、増幅器３４の利得を変えて、再度ＡＤＣ３５によりＡＤ変換することが可能である。したがって、分解能を向上することが可能である。これについては、後述する変形例において説明する。
【００３９】
さらに、ＡＤＣ−ＰＤ１２において、Ｓ／Ｈ３３以降は、基準クロック信号ｆＲＥＦにより駆動されるため、消費電力を低減することが可能である。
【００４０】
さらに、ＡＤＣ−ＰＤ１２を用いることにより、デジタルＰＬＬ回路を構成することが可能である。
【００４１】
（実装例）
図７は、本実施形態に係るＡＤＣ−ＰＤに基づくデジタルＰＬＬ回路の実装例を示している。図７において、周波数ロックドループ２１の構成は、図１と同様であるため、コアループ１１についてのみ説明する。尚、１３ａは周波数ロックドループ２１に含まれるＤＬＦを示し、１３ｂはコアループ１１に含まれるＤＬＦを示している。
【００４２】
ＤＣＯ３１は、ＬＣ共振回路を構成するキャパシタバンクＣＢを含んでいる。キャパシタバンクＣＢは、複数の可変容量Ｃａ、Ｃｂを含んでいる。可変容量Ｃａは、周波数ロックドループ２１に含まれるＤＬＦ１３ａの出力信号により、容量が変化され、可変容量Ｃｂは、コアループ１１に含まれるＤＬＦ１３ｂの出力信号により容量が変化される。可変容量Ｃａは、粗調用であり、可変容量Ｃｂは、中間調、及び微調用である。しかし、キャパシタバンクＣＢの構成は、これに限定されるものではなく、中間調と微調を別々に制御してもよい。
【００４３】
図８は、ＤＣＯ３１の一例を示している。このＤＣＯ３１は、例えばプッシュプル・クラス−Ｃ・ＤＣＯである。このＤＣＯ３１は、発振回路３１−１とレプリカ・バイアス回路３１−２を備えている。
【００４４】
発振回路３１−１は、交差接続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）ペアを含む回路３１ａと、交差接続されたＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）ペアを含む回路３１ｂと、インダクタ３１ｃと、キャパシタバンクＣＢなどを含んでいる。
【００４５】
レプリカ・バイアス回路３１−２は、ＰＭＯＳとＮＭＯＳのレプリカ回路３１ｄと、差動増幅器３１ｅ、３１ｆにより構成されている。差動増幅器３１ｅは、レプリカ回路３１ｄの出力電圧とインダクタ３１ｃの中点の電圧とに基づき、ＰＭＯＳペアのゲート電極に供給されるバイアス電圧Ｖbias_pを生成する。差動増幅器３１ｆは、ＮＭＯＳペアのソース電極の電圧Ｖｓと基準電圧Ｖerfに基づき、ＮＭＯＳペアのゲート電極に供給されるバイアス電圧Ｖbias_nを生成する。
【００４６】
一般に、プッシュプル・クラス−Ｃ・ＤＣＯは、発振振幅の不均衡という問題を有している。しかし、レプリカ・バイアス回路３１−２を用いることにより、発振振幅の不均衡を改善することが可能である。
【００４７】
また、一般に、プッシュプル・クラス−Ｃ・ＤＣＯの発振開始時において、電圧振幅は小さく、ゲートバイアス電圧は、クラス−Ｃバイアスのため、閾値電圧より低くとどまっている。これに対して、レプリカ・バイアス回路３１−２を用いることにより、発振開始時、交差接続されたＰＭＯＳペアとＮＭＯＳペアのゲート電極に供給されるバイアス電圧Ｖbias_p、Ｖbias_nが共に増強され、ＰＭＯＳペアとＮＭＯＳペアは、クラス−Ｃ動作に入るように適用制御される。
【００４８】
さらに、レプリカ・バイアス回路３１−２を用いることにより、ＰＭＯＳペアのｇｍのミスマッチ、或いはＮＭＯＳペアのｇｍのミスマッチによって生じる電圧の不均衡を改善することが可能である。
【００４９】
図７に戻り、ＤＣＯ３１から発生された差動出力信号は、バッファ３２を介してＳ／Ｈ３３に供給される。
【００５０】
図９は、Ｓ／Ｈ３３の一例を示している。Ｓ／Ｈ３３は、例えばＮＭＯＳ３３ａ、３３ｂ、ブートストラップ３３ｃ、３３ｄ、キャパシタ３３ｅ、３３ｆにより構成されている。ブートストラップ３３ｃ、３３ｄは、基準クロック信号ｆＲＥＦを昇圧し、ＮＭＯＳ３３ａ、３３ｂのゲート電極に供給する。ＮＭＯＳ３３ａ、３３ｂは、基準クロック信号ｆＲＥＦの立ち上がりエッジにおいて、オンとされ、ＤＣＯ３１から発生された差動出力信号ｆＤＣＯをキャパシタ３３ｅ、３３ｆに充電する。Ｓ／Ｈ３３の動作は、図４（ａ）（ｂ）（ｃ）に示す通りである。
【００５１】
Ｓ／Ｈ３３の出力電圧は増幅器３４に供給され、増幅される。増幅器３４の出力電圧ＶＯＰ、ＶＯＮは、図７に示す例えば４ビットのフラッシュＡＤＣ３５に供給され、デジタル信号に変換される。
【００５２】
図１０は、４ビットのフラッシュＡＤＣ３５の一例を示している。しかし、フラッシュＡＤＣ３５の構成は、これに限定されるものではない。
【００５３】
図７に示すように、このＡＤＣ３５の出力信号は、ＤＬＦ１３ｂを介して可変容量Ｃｂに供給される。
【００５４】
尚、図７に示すＡＤＣ−ＰＤ１２おいて、Ｓ／Ｈ３３、増幅器３４は、フラッシュＡＤＣ３５と別の回路と示しているが、これに限定されるものではなく、上述したように、フラッシュＡＤＣ３５と一体の構成とすることが可能である。
【００５５】
（第１の変形例）
図１１は、本実施形態の第１の変形例を示している。
【００５６】
図１１において、周波数ロックドループ２１は、例えば周波数検出器（ＦＤ）４１と、分周器４２を含んでいる。ＦＤ４１は、例えばカウンタにより構成され、基準クロック信号ｆＲＥＦに基づき、分周器４２により分周されたＤＣＯ３１の出力信号ｆＤＣＯを検出する。分周器４２の分周比は、例えば周波数制御ワードにより変更される。
【００５７】
また、上記実施形態において、増幅器３４の利得は、固定されていた。これに対して、変形例において、増幅器３４ａは、可変利得増幅器により構成されている。さらに、ＡＤＣ３５の出力信号は、コントローラ４３に供給される。このコントローラ４３は、ＦＤ４１の出力信号とＡＤＣ３５の出力信号に基づき、ＤＣＯ３１の制御信号を生成するとともに、増幅器３４ａの利得、及びＡＤＣ３５の動作を制御する。
【００５８】
具体的には、Ｓ／Ｈ３３により位相差がサンプリングされた状態において、コントローラ４３は、増幅器３４ａに第１の利得を設定してＡＤＣ３５により、増幅器３４ａの出力電圧をＡＤ変換する。この結果、ＡＤＣ３５の入力電圧の範囲（フルレンジ）に対して増幅器３４ａの出力電圧に余裕が有る場合、コントローラ４３は、増幅器３４ａの出力電圧がＡＤＣ３５のフルレンジに対応するよう、増幅器３４ａに第１の利得より大きい第２の利得を設定する。このように、増幅器３４ａの利得を変化させて、再度ＡＤＣ３５によりＡ／Ｄ変換する。このように、増幅器３４ａの利得を変化させることにより、ＡＤＣ３５の分解能を向上させることが可能である。
【００５９】
また、上記実施形態は、基準クロック信号ｆＲＥＦの整数倍の信号を出力するＰＬＬ回路について説明した。しかし、本実施形態のＡＤＣ−ＰＤを小数倍の信号を出力するＰＬＬ回路に適用することも可能である。
【００６０】
図１１において、ＤＣＯ３１の出力信号ｆＤＣＯは、デジタル／時間変換器（ＤＴＣ）４４を介してＡＤＣ−ＰＤ１２に供給される。このＤＴＣ４４は、デジタルコードに基づき信号に遅延を与える回路であり、デジタルコードに応じて正の遅延、又は負の遅延を信号に与えることができる。このＤＴＣ４４により、ＤＣＯ３１の出力信号ｆＤＣＯに遅延を与えることにより、基準クロック信号ｆＲＥＦの小数倍の信号を出力するＰＬＬ回路を構成することが可能である。
【００６１】
尚、ＤＴＣ４４は、ＤＣＯ３１の出力信号ｆＤＣＯを遅延させたが、これに限らず、基準クロック信号ｆＲＥＦを遅延させることによっても、基準クロック信号ｆＲＥＦの小数倍の信号を出力するＰＬＬ回路を構成することが可能である。
【００６２】
また、図１１に示すＡＤＣ−ＰＤ１２おいて、Ｓ／Ｈ３３、増幅器３４ａは、ＡＤＣ３５と別の回路と示しているが、これに限定されるものではなく、上述したように、ＡＤＣ３５と一体の構成とすることが可能である。
【００６３】
さらに、周波数ロックドループ２１は、省略可能である。
【００６４】
（第２の変形例）
図１２は、本実施形態の第２の変形例を示すものであり、ＤＣＯ３１の変形例を示している。
【００６５】
上記実施形態において、ＤＣＯ３１は、ＬＣ共振回路を含むプッシュプル・クラス−Ｃ・ＤＣＯを例に説明した。これに対して、第２の変形例は、例えばリング型デジタル制御発振器を用いたＤＣＯ５１を示している。このＤＣＯ５１は、リング状に接続された複数のインバータ回路５１ａにより構成されている。ＤＣＯ５１の発振周波数は、例えば各インバータ回路５１ａの駆動電流をデジタル信号によって制御することにより変更可能である。
【００６６】
ＤＣＯ５１の出力信号は、波形成形回路５２に供給される。波形成形回路５２は、ＤＣＯ５１から出力される矩形波の立ち上がりと立ち下りに傾斜を設定する。
【００６７】
このように、波形成形回路５２を用いることにより、ＤＣＯ５１の出力信号から立ち上がりと立ち下りに傾斜を有する信号ｆＤＣＯを生成することができる。このため、前述したＳ／Ｈ３３は、基準クロック信号ｆＲＥＦと、波形成形回路５２の出力信号ｆＤＣＯの位相差を電圧としてサンプリングすることが可能である。
【００６８】
尚、波形成形回路５２は、リング型デジタル制御発振器に限らず、ＬＣ型のデジタル制御発振器に適用することも可能である。
【００６９】
（第３の変形例）
図１３は、本実施形態の第３の変形例を示している。第１の変形例は、ＤＴＣ４４によりＤＣＯ３１の出力信号ｆＤＣＯを遅延させた。これに対して、第３の変形例は、図１３に示すように、例えばデジタル／アナログ変換器（ＤＡＣ）６１により、ＤＣＯ３１の差動出力信号ｆＤＣＯに電圧オフセットＶoffを与え、Ｓ／Ｈ３３に供給している。電圧オフセットを与える手段としては、ＤＡＣ６１に限定されるものではない。
【００７０】
このように、ＤＣＯ３１の出力信号ｆＤＣＯに電圧オフセットＶoffを与えることにより、基準クロック信号ｆＲＥＦの小数倍の信号を出力するＰＬＬ回路を構成することが可能である。
【００７１】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００７２】
１０…デジタルＰＬＬ回路、１１…コアループ、１２…アナログ／デジタル変換器に基づく位相検出器（ＡＤＣ−ＰＤ）、１３…デジタルループフィルタ（ＤＬＦ）、２１…周波数ロックドループ、２２…カウンタ、３１、５１…デジタル制御発振器（ＤＣＯ）、３３…サンプルホールド回路（Ｓ／Ｈ）、３４…増幅器、３５…アナログ／デジタル変換器（ＡＤＣ）、４４…デジタル／時間変換器（ＤＴＣ）、５１…ＤＣＯ（リング型デジタル制御発振器）、５２…波形成形回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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