(57)【要約】【課題】外乱磁界の影響を低減することが可能な磁気抵抗素子回路、及びこれを用いたブリッジ回路を提供する。【解決手段】磁気抵抗素子回路５Ａは、高電源端子Ｔ１ａと第１中点端子Ｔ２ａとの間に直列に接続された４個のＧＭＲ素子１１〜１４を備える。ＧＭＲ素子１１〜１４は、例えばＧＭＲ素子１１のピン層の磁化方向Ｐを基準としたとき、ＧＭＲ素子１２のピン層の磁化方向Ｐ、ＧＭＲ素子１３のピン層の磁化方向Ｐ、及びＧＭＲ素子１４のピン層の磁化方向Ｐが略９０度ずつずれるように配置される。また、磁気抵抗素子回路５Ａは、ＧＭＲ素子１１と磁気結合するコイル３１と、ＧＭＲ素子１２と磁気結合するコイル３３と、ＧＭＲ素子１３と磁気結合するコイル３５と、ＧＭＲ素子１４と磁気結合するコイル３７とを備える。【選択図】図２
2016121944.tif 000002
【特許請求の範囲】
【請求項１】
第１端子と第２端子との間に直列に接続された４個のＧＭＲ素子を備え、
前記４個のＧＭＲ素子を、第１のＧＭＲ素子、第２のＧＭＲ素子、第３のＧＭＲ素子、及び第４のＧＭＲ素子としたとき、前記第１のＧＭＲ素子のピン層の磁化方向を基準として、前記第２のＧＭＲ素子のピン層の磁化方向、前記第３のＧＭＲ素子のピン層の磁化方向、及び前記第４のＧＭＲ素子のピン層の磁化方向が略９０度ずつずれるように、前記第１乃至第４のＧＭＲ素子が配置され、
前記第１のＧＭＲ素子と磁気結合する第１のコイルと、
前記第２のＧＭＲ素子と磁気結合する第２のコイルと、
前記第３のＧＭＲ素子と磁気結合する第３のコイルと、
前記第４のＧＭＲ素子と磁気結合する第４のコイルとを備える、
ことを特徴とする磁気抵抗素子回路。
【請求項２】
前記第１のＧＭＲ素子のピン層の磁化方向と前記第１のコイルから発生する磁界の方向、前記第２のＧＭＲ素子のピン層の磁化方向と前記第２のコイルから発生する磁界の方向、前記第３のＧＭＲ素子のピン層の磁化方向と前記第３のコイルから発生する磁界の方向、及び前記第４のＧＭＲ素子のピン層の磁化方向と前記第４のコイルから発生する磁界の方向が略同じになるように、前記第１乃至第４のコイルが配置される、
ことを特徴とする請求項１に記載の磁気抵抗素子回路。
【請求項３】
前記第１のＧＭＲ素子のピン層の磁化方向と前記第１のコイルから発生する磁界の方向、前記第２のＧＭＲ素子のピン層の磁化方向と前記第２のコイルから発生する磁界の方向、前記第３のＧＭＲ素子のピン層の磁化方向と前記第３のコイルから発生する磁界の方向、及び前記第４のＧＭＲ素子のピン層の磁化方向と前記第４のコイルから発生する磁界の方向が略逆になるように、前記第１乃至第４のコイルが配置される、
ことを特徴とする請求項１に記載の磁気抵抗素子回路。
【請求項４】
第１電源電位が供給される第１電源端子と、
第２電源電位が供給される第２電源端子と、
中点端子と、
前記第１電源端子と前記中点端子との間に設けられた第１の磁気抵抗素子回路と、
前記中点端子と前記第２電源端子との間に設けられた第２の磁気抵抗素子回路とを備え、
前記第１の磁気抵抗素子回路は、請求項２に記載の磁気抵抗素子回路であり、
前記第２の磁気抵抗素子回路は、請求項３に記載の磁気抵抗素子回路である、
ことを特徴とするブリッジ回路。
【請求項５】
高電源電位が供給される高電源端子と、
低電源電位が供給される低電源端子と、
第１中点端子と、
第２中点端子と、
前記高電源端子と前記第１中点端子との間に設けられた第１の磁気抵抗素子回路と、
前記第１中点端子と前記低電源端子との間に設けられた第２の磁気抵抗素子回路と、
前記高電源端子と前記第２中点端子との間に設けられた前記第２の磁気抵抗素子回路と、
前記第２中点端子と前記低電源端子との間に設けられた前記第１の磁気抵抗素子回路とを備え、
前記第１の磁気抵抗素子回路は、請求項２に記載の磁気抵抗素子回路であり、
前記第２の磁気抵抗素子回路は、請求項３に記載の磁気抵抗素子回路である、
ことを特徴とするブリッジ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗素子回路及びこれを用いたブリッジ回路に関する。
【背景技術】
【０００２】
例えば特許文献１には、磁気結合型のアイソレータが開示されている。このアイソレータは、コイルを備えた入力回路と、４個の磁気抵抗素子を用いたブリッジ回路とを備え、入力回路とブリッジ回路とが電気的に絶縁されている。入力回路では、入力信号に応じた電流をコイルに給電し、ブリッジ回路では、コイルから発生する磁界の変化を磁気抵抗素子を用いて検出している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００１−５２１１６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１をはじめとする従来技術では、磁気抵抗素子が外乱磁界の影響を受けるとブリッジ回路の出力が変動してしまう。本発明は、このような事情に鑑みてなされたものであり、外乱磁界の影響を低減することが可能な磁気抵抗素子回路、及びこれを用いたブリッジ回路を提供することを解決課題の一つとする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため本発明の一態様に係る磁気抵抗素子回路は、第１端子と第２端子との間に直列に接続された４個のＧＭＲ素子を備え、前記４個のＧＭＲ素子を、第１のＧＭＲ素子、第２のＧＭＲ素子、第３のＧＭＲ素子、及び第４のＧＭＲ素子としたとき、前記第１のＧＭＲ素子のピン層の磁化方向を基準として、前記第２のＧＭＲ素子のピン層の磁化方向、前記第３のＧＭＲ素子のピン層の磁化方向、及び前記第４のＧＭＲ素子のピン層の磁化方向が略９０度ずつずれるように、前記第１乃至第４のＧＭＲ素子が配置され、前記第１のＧＭＲ素子と磁気結合する第１のコイルと、前記第２のＧＭＲ素子と磁気結合する第２のコイルと、前記第３のＧＭＲ素子と磁気結合する第３のコイルと、前記第４のＧＭＲ素子と磁気結合する第４のコイルとを備える、ことを特徴とする。
【０００６】
この態様によれば、直列に接続された４個のＧＭＲ素子は、ピン層の磁化方向が略９０度ずつずれるように配置される。各ＧＭＲ素子の抵抗値の変化分は、ピン層の磁化方向とフリー層の磁化方向との角度によって定まる。外乱磁界の方向は、各ＧＭＲ素子に対して一定である一方、ピン層の磁化方向が略９０度ずつずれている。したがって、直列に接続された４個のＧＭＲ素子の合成抵抗値から外乱磁界の影響を低減することができる。例えば、外乱磁界があり、かつ入力信号に応じた電流を各コイルに給電していない場合は、４個のＧＭＲ素子の合成抵抗値は一定となる。また、外乱磁界があり、かつ入力信号に応じた電流を各コイルに給電している場合は、４個のＧＭＲ素子の合成抵抗値が、外乱磁界及び各コイルから発生した磁界による抵抗値の変化に応じた値になる。したがって、両者を用いてコイルから発生した磁界を検出することで、外乱磁界の影響を低減することも可能である。
【０００７】
また、上述した磁気抵抗素子回路の態様において、前記第１のＧＭＲ素子のピン層の磁化方向と前記第１のコイルから発生する磁界の方向、前記第２のＧＭＲ素子のピン層の磁化方向と前記第２のコイルから発生する磁界の方向、前記第３のＧＭＲ素子のピン層の磁化方向と前記第３のコイルから発生する磁界の方向、及び前記第４のＧＭＲ素子のピン層の磁化方向と前記第４のコイルから発生する磁界の方向が略同じになるように、前記第１乃至第４のコイルが配置されることが好ましい（第２の態様）。
【０００８】
また、上述した磁気抵抗素子回路の態様において、前記第１のＧＭＲ素子のピン層の磁化方向と前記第１のコイルから発生する磁界の方向、前記第２のＧＭＲ素子のピン層の磁化方向と前記第２のコイルから発生する磁界の方向、前記第３のＧＭＲ素子のピン層の磁化方向と前記第３のコイルから発生する磁界の方向、及び前記第４のＧＭＲ素子のピン層の磁化方向と前記第４のコイルから発生する磁界の方向が略逆になるように、前記第１乃至第４のコイルが配置されることが好ましい（第３の態様）。
【０００９】
第２又は第３の態様によれば、４個のＧＭＲ素子の各々において、ＧＭＲ素子のピン層の磁化方向と、コイルから発生する磁界の方向とが略同じ又は略逆になるから、磁気抵抗素子回路の検出感度を高めることができる。
【００１０】
また、本発明の一態様に係るブリッジ回路は、第１電源電位が供給される第１電源端子と、第２電源電位が供給される第２電源端子と、中点端子と、前記第１電源端子と前記中点端子との間に設けられた第１の磁気抵抗素子回路と、前記中点端子と前記第２電源端子との間に設けられた第２の磁気抵抗素子回路とを備え、前記第１の磁気抵抗素子回路は、上述した第２の態様として記載した磁気抵抗素子回路であり、前記第２の磁気抵抗素子回路は、上述した第３の態様として記載した磁気抵抗素子回路である、ことを特徴とする。
【００１１】
この態様においても、第１及び第２の磁気抵抗素子回路の各々において、直列に接続された４個のＧＭＲ素子は、ピン層の磁化方向が略９０度ずつずれるように配置されるので、４個のＧＭＲ素子の合成抵抗値から外乱磁界の影響を低減することができる。例えば、外乱磁界があり、かつ入力信号に応じた電流を各コイルに給電している場合は、第１の磁気抵抗素子回路における４個のＧＭＲ素子の合成抵抗値と、第２の磁気抵抗素子回路における４個のＧＭＲ素子の合成抵抗値が、ともに外乱磁界及び各コイルから発生した磁界による抵抗値の変化に応じた値になる。但し、第１の磁気抵抗素子回路では、ＧＭＲ素子のピン層の磁化方向とコイルから発生する磁界の方向とが略同じであるのに対し、第２の磁気抵抗素子回路では両者の方向が略逆であるので、第１の磁気抵抗素子回路の合成抵抗値＜第２の磁気抵抗素子回路の合成抵抗値となる。したがって、各コイルに電流を給電している場合の中点端子の電位を用いてコイルから発生した磁界を検出することで、外乱磁界の影響を低減することが可能である。
【００１２】
また、本発明の一態様に係るブリッジ回路は、高電源電位が供給される高電源端子と、低電源電位が供給される低電源端子と、第１中点端子と、第２中点端子と、前記高電源端子と前記第１中点端子との間に設けられた第１の磁気抵抗素子回路と、前記第１中点端子と前記低電源端子との間に設けられた第２の磁気抵抗素子回路と、前記高電源端子と前記第２中点端子との間に設けられた前記第２の磁気抵抗素子回路と、前記第２中点端子と前記低電源端子との間に設けられた前記第１の磁気抵抗素子回路とを備え、前記第１の磁気抵抗素子回路は、上述した第２の態様として記載した磁気抵抗素子回路であり、前記第２の磁気抵抗素子回路は、上述した第３の態様として記載した磁気抵抗素子回路である、ことを特徴とする。
【００１３】
この態様においても、第１及び第２の磁気抵抗素子回路の各々において、直列に接続された４個のＧＭＲ素子は、ピン層の磁化方向が略９０度ずつずれるように配置されるので、４個のＧＭＲ素子の合成抵抗値から外乱磁界の影響を低減することができる。例えば、外乱磁界があり、かつ入力信号に応じた電流を各コイルに給電している場合は、第１の磁気抵抗素子回路における４個のＧＭＲ素子の合成抵抗値と、第２の磁気抵抗素子回路における４個のＧＭＲ素子の合成抵抗値が、いずれも外乱磁界及び各コイルから発生した磁界による抵抗値の変化に応じた値になる。また、ＧＭＲ素子のピン層の磁化方向とコイルから発生する磁界の方向とが略同じであるのか略逆であるのかの違いにより、第１の磁気抵抗素子回路の合成抵抗値＜第２の磁気抵抗素子回路の合成抵抗値となる。したがって、各コイルに電流を給電している場合の第１及び第２中点端子の電位を用いてコイルから発生した磁界を検出することで、外乱磁界の影響を低減することが可能である。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係るブリッジ回路の構成例を示す図である。
【図２】ブリッジ回路の回路図である。
【図３】図１の３Ａ部における回路レイアウトを示す平面図である。
【図４】ブリッジ回路の等価回路を示す回路図である。
【図５】外乱磁界が１個のＧＭＲ素子に及ぼす影響を説明するための図である。
【図６】入力信号磁界と外乱磁界との合成磁界を示す図である。
【図７】外乱磁界が磁気抵抗素子回路に及ぼす影響を説明するための図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明に係る実施の形態を説明する。
＜１．実施形態＞
図１は、本発明の実施形態に係るブリッジ回路１の構成例を示す図である。
ブリッジ回路１は、ＩＣチップ３の周縁部に設けられ、高電源電位が供給される高電源端子Ｔ１ａと、低電源電位が供給される低電源端子Ｔ１ｂと、第１中点電位を取り出す第１中点端子Ｔ２ａと、第２中点電位を取り出す第２中点端子Ｔ２ｂとを備える。高電源端子Ｔ１ａから第１中点端子Ｔ２ａに至る経路Ａには、４個のＧＭＲ（Giant Magneto Resistive effect）素子１１〜１４が直列に接続されており、第１中点端子Ｔ２ａから低電源端子Ｔ１ｂに至る経路Ｄには、４個のＧＭＲ素子１５〜１８が直列に接続されている。また、高電源端子Ｔ１ａから第２中点端子Ｔ２ｂに至る経路Ｂには、４個のＧＭＲ素子２１〜２４が直列に接続されており、第２中点端子Ｔ２ｂから低電源端子Ｔ１ｂに至る経路Ｃには、４個のＧＭＲ素子２５〜２８が直列に接続されている。
【００１６】
ＧＭＲ素子は、巨大磁気抵抗効果を利用したデバイスであり、例えば、フリー層、スペーサ層、ピン層及びギャップ層からなる帯状の複数の素子をリード線で接続して形成される。ピン層の磁化方向Ｐは熱規則化処理で定められ、例えば同図に示すように、ＧＭＲ素子１１〜１８及び２１〜２８の各々のピン層の磁化方向Ｐを、素子の長手方向と直角で、かつＩＣチップ３の内側から外側に向かう方向に固定することができる。なお、ピン層の磁化方向Ｐを図１とは逆向き（ＩＣチップ３の外側から内側に向かう方向）にしてもよい。また、図１に示す白抜きの矢印は、フリー層の初期磁化方向である。
【００１７】
図１においてＩＣチップ３のうち経路Ｄの内側には、入力信号磁界Ｈｉを発生する８個のコイル３１〜３８が設けられている。例えば、コイル３１は、ＧＭＲ素子１１及び２８と磁気結合しており、ＧＭＲ素子１１及び２８に印加する入力信号磁界Ｈｉを発生する。また、コイル３２は、ＧＭＲ素子１８及び２１と磁気結合しており、ＧＭＲ素子１８及び２１に印加する入力信号磁界Ｈｉを発生する。なお、コイル３１、３３、３５及び３７から発生する入力信号磁界Ｈｉの方向は、磁気結合しているＧＭＲ素子１１〜１４及び２５〜２８のピン層の磁化方向Ｐと同じである。これに対し、コイル３２、３４、３６及び３８から発生する入力信号磁界Ｈｉの方向は、磁気結合しているＧＭＲ素子１５〜１８及び２１〜２４のピン層の磁化方向Ｐと逆である。また、図１には経路Ｄの内側にコイル３１〜３８を記載しているが、実際には図３の記載からも明らかとなるように、コイル３１〜３８の各々は、電磁結合しているＧＭＲ素子の下側に設けられている。
【００１８】
図２は、図１に示したブリッジ回路１の回路図である。
高電源端子Ｔ１ａには高電源電位ＶＤＤが供給され、低電源端子Ｔ１ｂには低電源電位ＶＳＳが供給される。また、第１中点端子Ｔ２ａからは第１中点電位Ｖ１が取り出され、第２中点端子Ｔ２ｂからは第２中点電位Ｖ２が取り出される。高電源端子Ｔ１ａと第１中点端子Ｔ２ａとの間には磁気抵抗素子回路５Ａが設けられ、第１中点端子Ｔ２ａと低電源端子Ｔ１ｂとの間には磁気抵抗素子回路６Ａが設けられている。また、高電源端子Ｔ１ａと第２中点端子Ｔ２ｂとの間には磁気抵抗素子回路６Ｂが設けられ、第２中点端子Ｔ２ｂと低電源端子Ｔ１ｂとの間には磁気抵抗素子回路５Ｂが設けられている。磁気抵抗素子回路５Ａ及び６Ａは、第１中点端子Ｔ２ａを挟んで直列に接続され、ハーフブリッジ回路を構成している。また、磁気抵抗素子回路６Ｂ及び５Ｂは、第２中点端子Ｔ２ｂを挟んで直列に接続され、ハーフブリッジ回路を構成している。そして、両ハーフブリッジ回路が並列に接続されてフルブリッジ回路（ブリッジ回路１）を構成している。
【００１９】
磁気抵抗素子回路５Ａは、図１の経路Ａに接続されている４個のＧＭＲ素子１１〜１４と、４個のコイル３１、３３、３５及び３７とで構成されている。図１や図２に示すように、直列に接続された４個のＧＭＲ素子１１〜１４は、例えば、ＧＭＲ素子１１のピン層の磁化方向Ｐを基準としたとき、ＧＭＲ素子１２のピン層の磁化方向Ｐ、ＧＭＲ素子１３のピン層の磁化方向Ｐ、及びＧＭＲ素子１４のピン層の磁化方向Ｐが９０度ずつずれている。このようにＧＭＲ素子１１〜１４は、ピン層の磁化方向Ｐが９０度ずつずれるようにＩＣチップ３の四方の周縁部に１個ずつ配置されている。
【００２０】
また、図１や図２に示すように、磁気抵抗素子回路５Ａにおいて、ＧＭＲ素子１１のピン層の磁化方向Ｐとコイル３１から発生する入力信号磁界Ｈｉの方向、ＧＭＲ素子１２のピン層の磁化方向Ｐとコイル３３から発生する入力信号磁界Ｈｉの方向、ＧＭＲ素子１３のピン層の磁化方向Ｐとコイル３５から発生する入力信号磁界Ｈｉの方向、及びＧＭＲ素子１４のピン層の磁化方向Ｐとコイル３７から発生する入力信号磁界Ｈｉの方向は同じである。このようにコイル３１、３３、３５及び３７の各々は、入力信号磁界Ｈｉの方向が、磁気結合しているＧＭＲ素子のピン層の磁化方向Ｐと同じになるように配置されている。
【００２１】
磁気抵抗素子回路５Ｂは、磁気抵抗素子回路５Ａと同様の構成を有している。すなわち、磁気抵抗素子回路５Ｂは、図１の経路Ｃに接続されている４個のＧＭＲ素子２５〜２８と、４個のコイル３１、３３、３５及び３７とで構成されている。ＧＭＲ素子２５〜２８は、ピン層の磁化方向Ｐが９０度ずつずれるようにＩＣチップ３の四方の周縁部に配置されている。また、コイル３１、３３、３５及び３７の各々は、入力信号磁界Ｈｉの方向が、磁気結合しているＧＭＲ素子のピン層の磁化方向Ｐと同じになるように配置されている。
【００２２】
磁気抵抗素子回路６Ａは、図１の経路Ｄに接続されている４個のＧＭＲ素子１５〜１８と、４個のコイル３２、３４、３６及び３８とで構成されている。磁気抵抗素子回路６Ａにおいても、ＧＭＲ素子１５〜１８は、ピン層の磁化方向Ｐが９０度ずつずれるようにＩＣチップ３の四方の周縁部に１個ずつ配置されている。また、磁気抵抗素子回路６Ａにおいては、ＧＭＲ素子１５のピン層の磁化方向Ｐとコイル３８から発生する入力信号磁界Ｈｉの方向、ＧＭＲ素子１６のピン層の磁化方向Ｐとコイル３６から発生する入力信号磁界Ｈｉの方向、ＧＭＲ素子１７のピン層の磁化方向Ｐとコイル３４から発生する入力信号磁界Ｈｉの方向、及びＧＭＲ素子１８のピン層の磁化方向Ｐとコイル３２から発生する入力信号磁界Ｈｉの方向が逆である。このようにコイル３２、３４、３６及び３８の各々は、入力信号磁界Ｈｉの方向が、磁気結合しているＧＭＲ素子のピン層の磁化方向Ｐと逆になるように配置されている。
【００２３】
磁気抵抗素子回路６Ｂは、磁気抵抗素子回路６Ａと同様の構成を有している。すなわち、磁気抵抗素子回路６Ｂは、図１の経路Ｂに接続されている４個のＧＭＲ素子２１〜２４と、４個のコイル３２、３４、３６及び３８とで構成されている。ＧＭＲ素子２１〜２４は、ピン層の磁化方向Ｐが９０度ずつずれるようにＩＣチップ３の四方の周縁部に配置されている。また、コイル３２、３４、３６及び３８の各々は、入力信号磁界Ｈｉの方向が、磁気結合しているＧＭＲ素子のピン層の磁化方向Ｐと逆になるように配置されている。なお、ブリッジ回路１における全てのＧＭＲ素子１１〜１８及び２１〜２８は、電気的特性が同じであることが好ましい。ブリッジ回路１における全てのコイル３１〜３８についても電気的特性が同じであることが好ましい。
【００２４】
図３は、図１の３Ａ部における回路レイアウトを示す平面図である。
配線パターン４０（黒色）は、ＧＭＲ素子１２、１７、２２及び２７を接続するための配線である。同図から明らかとなるように、図１や図２に示した各ＧＭＲ素子は、実際には３個のＧＭＲ素子を直列に接続したものである。例えば、図１のＧＭＲ素子１２は、図３における３個のＧＭＲ素子１２Ａ、１２Ｂ及び１２Ｃに相当する。また、図１のＧＭＲ素子２７は、図３における３個のＧＭＲ素子２７Ａ、２７Ｂ及び２７Ｃに相当する。
【００２５】
配線パターン４１（灰色）は、渦巻き型に形成されたコイルパターンであり、図１や図２に示したコイル３３及び３４に相当する。この渦巻き型の配線パターン４１において、中央よりも左側の部分と右側の部分では、上下方向に延在する配線パターン４１上に流れる電流の向きが逆になる。したがって、図中左側の上下方向に延在する配線パターン４１上にＧＭＲ素子１２Ａ〜１２Ｃ及び２７Ａ〜２７Ｃを形成し、図中右側の上下方向に延在する配線パターン４１上にＧＭＲ素子１７Ａ〜１７Ｃ及び２２Ａ〜２２Ｃを形成することで、１つの渦巻き型の配線パターン４１で入力信号磁界Ｈｉの方向が逆になる２個のコイル３３及び３４を形成することができる。なお、図３に点線で示す配線パターンは、コイル３３及び３４用のアウト側の配線パターンであり、イン側の配線パターン４１とは別の層に形成されている。
【００２６】
図４は、ブリッジ回路１の等価回路を示す回路図である。
同図では、磁気抵抗素子回路５Ａの抵抗値（ＧＭＲ素子１１〜１４の合成抵抗値）をＲａと表し、磁気抵抗素子回路６Ａの抵抗値（ＧＭＲ素子１５〜１８の合成抵抗値）をＲｂと表している。また、磁気抵抗素子回路６Ｂの抵抗値（ＧＭＲ素子２１〜２４の合成抵抗値）をＲｃと表し、磁気抵抗素子回路５Ｂの抵抗値（ＧＭＲ素子２５〜２８の合成抵抗値）をＲｄと表している。ブリッジ回路１の後段にはコンパレータ５０が設けられ、ブリッジ回路１の第１中点端子Ｔ２ａは、コンパレータ５０の第１入力端子（−）に接続され、ブリッジ回路１の第２中点端子Ｔ２ｂは、コンパレータ５０の第２入力端子（＋）に接続されている。これによりブリッジ回路１の出力電圧がコンパレータ５０によって所定の増幅率（利得）で増幅され、コンパレータ５０から出力信号Ｖｏｕｔとして出力される。なお、前述したようにブリッジ回路１はフルブリッジ回路であるから、ハーフブリッジ回路の場合と比較して出力信号Ｖｏｕｔの信号レベルを２倍にすることができ、入力信号磁界Ｈｉの検出感度を高められる。
【００２７】
図５には、磁気抵抗素子回路５Ａを構成する１組のＧＭＲ素子１４とコイル３７とを示している。ＧＭＲ素子１４のピン層の磁化方向Ｐは＋ｘ方向である。また、コイル３７から発生する入力信号磁界Ｈｉの方向も＋ｘ方向である。したがって、外乱磁界Ｈｎがない場合、ＧＭＲ素子１４には、ピン層の磁化方向Ｐと同じ向きで入力信号磁界Ｈｉが印加される。一方、図５に示すような方向の外乱磁界Ｈｎが発生している場合、ＧＭＲ素子１４には、図６に示すように入力信号磁界Ｈｉと外乱磁界Ｈｎとの合成磁界Ｈｍが印加される。このようにＧＭＲ素子１４に印加される印加磁界の方向や強さは、外乱磁界Ｈｎの有無によって変動する。また、発生している外乱磁界Ｈｎの方向や強さによっても変動する。例えば、外乱磁界Ｈｎの方向が以下の４方向である場合、外乱磁界Ｈｎが１個のＧＭＲ素子１４に及ぼす影響は以下の通りである。
【００２８】
［１］外乱磁界Ｈｎの方向が±ｘ方向の場合
外乱磁界Ｈｎがオフセットとして加わった状態で入力信号磁界Ｈｉが印加されるため、外乱磁界Ｈｎがない状態に比べＧＭＲ素子１４の抵抗値の変化量は変わらない。
［２］外乱磁界Ｈｎの方向が＋ｙ方向の場合
異方性磁界Ｈｋが強まるため、入力信号磁界Ｈｉによる磁化方向の変動が抑えられ、外乱磁界Ｈｎがない状態に比べＧＭＲ素子１４の抵抗値の変化量が小さくなる（抵抗値が上がる）。
［３］外乱磁界Ｈｎの方向が−ｙ方向の場合
異方性磁界Ｈｋが弱まるため、入力信号磁界Ｈｉによる磁化方向の変動が増え、外乱磁界Ｈｎがない状態に比べＧＭＲ素子１４の抵抗値の変化量が大きくなる（抵抗値が下がる）。
【００２９】
次に、図７に示すように＋ｘ方向の外乱磁界Ｈｎが発生している場合に、外乱磁界Ｈｎが磁気抵抗素子回路５Ａの４個のＧＭＲ素子１１〜１４に及ぼす影響を考える。この場合、ＧＭＲ素子１１は、外乱磁界Ｈｎによって上記［３］に相当する影響を受け、ＧＭＲ素子１３は、外乱磁界Ｈｎによって上記［２］に相当する影響を受ける。また、ＧＭＲ素子１２及び１４は、上記［１］に相当する影響を受ける。したがって、ＧＭＲ素子１１に対する外乱磁界Ｈｎの影響と、ＧＭＲ素子１３に対する外乱磁界Ｈｎの影響とが相殺される。このような外乱磁界の影響の相殺は、磁気抵抗素子回路５Ａだけでなく、他の磁気抵抗素子回路５Ｂ、６Ａ及び６Ｂでも行われる。
【００３０】
また、磁気抵抗素子回路５Ａ及び５Ｂでは、ＧＭＲ素子のピン層の磁化方向Ｐと入力信号磁界Ｈｉの方向とが同じであるのに対し、磁気抵抗素子回路６Ａ及び６Ｂでは、ＧＭＲ素子のピン層の磁化方向Ｐと入力信号磁界Ｈｉの方向とが逆である。このように入力信号磁界Ｈｉの方向によりＧＭＲ素子の抵抗値が異なる。より具体的には、ＧＭＲ素子の抵抗値は、ピン層の磁化方向Ｐと入力信号磁界Ｈｉの方向とが同じ場合よりも両者の方向が逆の場合の方が大きくなる。したがって、ブリッジ回路１において、入力信号に応じた電流をコイル３１〜３８に給電した場合、磁気抵抗素子回路５Ａの抵抗値Ｒａ（ＧＭＲ素子１１〜１４の合成抵抗値）、磁気抵抗素子回路５Ｂの抵抗値Ｒｄ（ＧＭＲ素子２５〜２８の合成抵抗値）、磁気抵抗素子回路６Ａの抵抗値Ｒｂ（ＧＭＲ素子１５〜１８の合成抵抗値）、及び磁気抵抗素子回路６Ｂの抵抗値Ｒｃ（ＧＭＲ素子２１〜２４の合成抵抗値）は、Ｒａ＝Ｒｄ＜Ｒｂ＝Ｒｃとなる。
【００３１】
図２のブリッジ回路１において、入力信号に応じた電流をコイル３１〜３８に給電していない場合は、外乱磁界Ｈｎがある場合とない場合の両方で、Ｒａ＝Ｒｂ＝Ｒｃ＝Ｒｄとなり、ブリッジ回路１の出力電圧（Ｖ１−Ｖ２）は０になる。なお、Ｒａ、Ｒｂ、Ｒｃ及びＲｄの値は、外乱磁界Ｈｎの有無や外乱磁界Ｈｎの強さ等によって変動しない。
【００３２】
これに対し、ＩＣチップ３の外部からブリッジ回路１に対して一様な外乱磁界Ｈｎが印加され、かつ入力信号に応じた電流をコイル３１〜３８に給電している場合は、上述したようにＲａ＝Ｒｄ＜Ｒｂ＝Ｒｃとなる。したがって、ブリッジ回路１の出力電圧（Ｖ１−Ｖ２）は、コイル３１〜３８に電流を給電していない場合が０であったのに対し、差分が発生する。よって、コイル３１〜３８に電流を給電している場合のブリッジ回路１の出力電圧を用いて入力信号磁界Ｈｉを検出することで、どのような方向の外乱磁界Ｈｎに対しても、外乱磁界Ｈｎの影響をキャンセルすることができる。
【００３３】
＜２．変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば以下の変形が可能である。また、以下に示す２以上の変形を適宜組み合わせてもよい。
【００３４】
（１）図２の構成から、磁気抵抗素子回路６Ｂ及び５Ｂと第２中点端子Ｔ２ｂとを除いたハーフブリッジ回路としてもよい。また、図２の構成から、磁気抵抗素子回路５Ａ及び６Ａと第１中点端子Ｔ２ａとを除いたハーフブリッジ回路としてもよい。例えば、前者の構成の場合、外乱磁界Ｈｎがあり、かつ入力信号に応じた電流をコイル３１〜３８に給電している場合は、磁気抵抗素子回路５Ａの抵抗値Ｒａと磁気抵抗素子回路６Ａの抵抗値Ｒｂが、外乱磁界Ｈｎ及び各入力信号磁界Ｈｉによる抵抗値の変化に応じた値になるが、ＧＭＲ素子のピン層の磁化方向Ｐと入力信号磁界Ｈｉの方向とが同じであるのか逆であるのかの違いにより、Ｒａ＜Ｒｂとなる。また、ハーフブリッジ回路を構成する磁気抵抗素子回路５Ａ及び６Ａがともに外乱磁界Ｈｎの影響を受けているので、第１中点電位Ｖ１からは外乱磁界Ｈｎの影響がキャンセルされる。したがって、コイル３１〜３８に電流を給電している場合の第１中点電位Ｖ１を用いて入力信号磁界Ｈｉを検出することで、外乱磁界Ｈｎの影響をキャンセルすることができる。
【００３５】
（２）例えば磁気抵抗素子回路５Ａに着目すると、外乱磁界Ｈｎがあり、かつ入力信号に応じた電流をコイル３１、３３、３５及び３７に給電していない場合は、磁気抵抗素子回路５Ａの抵抗値Ｒａが外乱磁界Ｈｎによらない一定の値となる。一方、外乱磁界Ｈｎがあり、かつ入力信号に応じた電流をコイル３１、３３、３５及び３７に給電している場合は、磁気抵抗素子回路５Ａの抵抗値Ｒａが外乱磁界Ｈｎ及び各入力信号磁界Ｈｉによる抵抗値の変化に応じた値となる。したがって、両者を用いて入力信号磁界Ｈｉを検出することも可能であるから、磁気抵抗素子回路５Ａ又は５Ｂを単独で用いてもよい。これは磁気抵抗素子回路６Ａ及び６Ｂについても同様である。
【００３６】
なお、実施形態で説明したブリッジ回路１の場合、入力信号磁界Ｈｉを検出するための測定は、入力信号に応じた電流をコイル３１〜３８に給電している場合だけに行えばよく、コイル３１〜３８に電流を給電していない場合に測定を行ったり、その場合に得られた測定値を保持しておく必要もない。
【００３７】
（３）上述した実施形態では、直列に接続された４個のＧＭＲ素子をピン層の磁化方向Ｐが９０度ずつずれるように配置したが、必ずしも９０度に限らずそれ以外の角度で配置してもよい。但し、外乱磁界Ｈｎの影響をできるだけ抑えるためには、略９０度ずつずれるように配置することが好ましい。
【００３８】
（４）上述した実施形態では、ＧＭＲ素子のピン層の磁化方向Ｐと入力信号磁界Ｈｉの方向とが同じ又は逆になるようにコイルを配置したが、これについても完全に同じ場合や完全に逆の場合に限定されない。但し、両者の方向が同じ又は逆であると検出感度を最も高くすることができるので、両者の方向が略同じ又は略逆になるように各コイルを配置することが好ましい。
【００３９】
（５）本発明に係る磁気抵抗素子回路やブリッジ回路は、例えば、アイソレータ、電流センサ、ＡＣアダプタ等に用いられ、各種の電子機器に搭載される。
【符号の説明】
【００４０】
１…ブリッジ回路、３…ＩＣチップ、Ｔ１ａ…高電源端子、Ｔ１ｂ…低電源端子、Ｔ２ａ…第１中点端子、Ｔ２ｂ…第２中点端子、Ａ〜Ｄ…経路、１１〜１８，２１〜２８（１２Ａ〜１２Ｃ，１７Ａ〜１７Ｃ，２２Ａ〜２２Ｃ，２７Ａ〜２７Ｃ）…ＧＭＲ素子、３１〜３８…コイル、５Ａ，５Ｂ，６Ａ，６Ｂ…磁気抵抗素子回路、ＶＤＤ…高電源電位、ＶＳＳ…低電源電位、Ｖ１…第１中点電位、Ｖ２…第２中点電位、４０，４１…配線パターン、５０…コンパレータ、Ｒａ…磁気抵抗素子回路５Ａの抵抗値、Ｒｂ…磁気抵抗素子回路６Ａの抵抗値、Ｒｃ…磁気抵抗素子回路６Ｂの抵抗値、Ｒｄ…磁気抵抗素子回路５Ｂの抵抗値、Ｖｏｕｔ…出力信号、Ｐ…ピン層の磁化方向、Ｈｉ…入力信号磁界、Ｈｎ…外乱磁界、Ｈｋ…異方性磁界、Ｈｍ…合成磁界。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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