(57)【要約】【課題】貼合される基板間の接合不良を防止することができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】実施形態に係る半導体装置は、第１基板と、第２基板と、一対の金属電極と、シリサイド膜と、ポリシリコン膜とを備える。第２基板は、第１基板に貼合される。一対の金属電極は、第１基板および第２基板の各貼合面における対向する位置に埋設される。シリサイド膜は、一対の金属電極同士を接続する。ポリシリコン膜は、シリサイド膜による接続部を除く第１基板および第２基板の基板表面に形成される。【選択図】図３
2016174016.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板に貼合される第２基板と、
前記第１基板および前記第２基板の各貼合面における対向する位置に埋設される一対の金属電極と、
前記一対の金属電極同士を接続するシリサイド膜と、
前記シリサイド膜による接続部を除く前記第１基板および前記第２基板の基板表面に形成されるポリシリコン膜と
を備えることを特徴とする半導体装置。
【請求項２】
前記シリサイド膜は、
前記金属電極と同一種類の金属原子を含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリサイド膜は、
Ｎ型の不純物を含み、
前記ポリシリコン膜は、
Ｐ型の不純物を含む
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
第１基板および第２基板の表面に金属電極を形成する工程と、
前記第１基板および前記第２基板の金属電極を形成した側の表面にポリシリコン膜を形成する工程と、
前記第１基板表面の前記ポリシリコン膜と前記第２基板表面の前記ポリシリコン膜とを当接させて前記第１基板および前記第２基板を貼合する工程と、
貼合した前記第１基板および前記第２基板を熱処理して前記金属電極間のポリシリコンをシリサイド化させる工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体素子や集積回路が形成された基板を貼合して積層構造とすることによって、半導体装置の占有面積を低減する技術がある。貼合される基板の各貼合面には、対応する位置に基板間を電気的に接続する電極が設けられる。貼合される各基板は、貼合面が平坦になるように研磨されてから貼合される。
【０００３】
しかしながら、基板の貼合面を研磨する工程では、基板の貼合面と電極の貼合面とが面一とならない場合がある。かかる場合、貼合される基板間に接合不良が生じることがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１６８４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一つの実施形態は、貼合される基板間の接合不良を防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一つの実施形態に係る半導体装置は、第１基板と、第２基板と、一対の金属電極と、シリサイド膜と、ポリシリコン膜とを備える。第２基板は、前記第１基板に貼合される。一対の金属電極は、前記第１基板および前記第２基板の各貼合面における対向する位置に埋設される。シリサイド膜は、前記一対の金属電極同士を接続する。ポリシリコン膜は、前記シリサイド膜による接続部を除く前記第１基板および前記第２基板の基板表面に形成される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態に係る半導体装置を示す斜視図。
【図２】図２は、第１の実施形態に係る半導体装置の分解斜視図。
【図３】図３は、第１の実施形態に係る半導体装置の断面構造を示す説明図。
【図４】図４は、第１の実施形態に係る半導体装置の製造工程を示す説明図。
【図５】図５は、第１の実施形態に係る半導体装置の製造工程を示す説明図。
【図６】図６は、第１の実施形態に係る半導体装置の製造工程を示す説明図。
【図７】図７は、第２の実施形態に係る半導体装置の断面構造を示す説明図。
【図８】図８は、第２の実施形態に係る半導体装置の製造工程を示す説明図。
【図９】図９は、第２の実施形態に係る半導体装置の製造工程を示す説明図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体装置および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１を示す斜視図であり、図２は、第１の実施形態に係る半導体装置１の分解斜視図である。図１に示すように、半導体装置１は、互いに貼合される第１基板２と、第２基板３とを備える。
【００１０】
第１基板２は、例えば、被写体を撮像するＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサ２０などを備えるセンサ基板である。また、第２基板３は、例えば、ＣＭＯＳイメージセンサ２０から撮像画像の画像信号を読み出し、読み出した画像信号に対して種々の信号処理を行うロジック回路などを備えるロジック基板である。
【００１１】
なお、半導体装置１は、第１のロジック基板と第２のロジック基板とが貼合される構成であってもよく、ロジック基板とメモリ基板とが貼合される構成であってもよい。また、半導体装置１は、３以上の基板が貼合される構成であってもよい。
【００１２】
図２に示すように、第２基板３は、ロジック回路などが設けられるデバイス層３１と、デバイス層３１の上側表面に設けられる絶縁層３２と、絶縁層３２に埋設される複数の金属電極（以下、単に「電極３３」と記載する）とを備える。電極３３は、一方の端面が絶縁層３２から露出した状態で、絶縁層３２に埋設され、例えば、デバイス層３１内部の配線を介してロジック回路などに接続される。
【００１３】
一方、第１基板２は、ＣＭＯＳイメージセンサ２０などが設けられるデバイス層２１と、デバイス層２１の下側表面に設けられる絶縁層２２と、絶縁層２２における第２基板３の電極３３と対応する位置に埋設される複数の金属電極（以下、単に「電極」と記載する）とを備える。電極は、一方の端面が絶縁層２２から露出した状態で、絶縁層２２に埋設され、例えば、デバイス層２１内部の配線を介してＣＭＯＳイメージセンサ２０などに接続される。
【００１４】
これら第１基板２および第２基板３は、各貼合面が研磨されて平坦化され、貼合面に対して活性化処理が施された後、接着剤を使用せずに直接貼合される。これにより、第１基板２と第２基板３とは、絶縁層２２，３２間の分子間力による水素結合によって仮接合される。その後、第１基板２および第２基板３には、熱処理が施される。これにより、第１基板２と第２基板３とは、絶縁層２２，３２間の共有結合によって本接合される。
【００１５】
このように、半導体装置１では、第１基板２が備えるＣＭＯＳイメージセンサ２０の下面に設けられる電極と、第２基板３の上面に設けられる電極３３とを接続することができる。したがって、例えば、第２基板３が備えるロジック回路によれば、ＣＭＯＳイメージセンサ２０の直下から信号の読み出しを行うことができるので、基板の占有面積を低減することが可能となる。
【００１６】
かかる半導体装置１では、第１基板２の貼合面が研磨された場合に、絶縁層２２の貼合面と、電極の貼合面とが面一にならないことがある。同様に、第２基板３でも、貼合面が研磨された場合に、絶縁層３２の貼合面と、電極３３の貼合面とが面一にならないことがある。
【００１７】
例えば、第１基板２の貼合面の研磨に使用するスラリーによっては、電極が絶縁層２２に比べて過度に研磨され、電極の表面が絶縁層２２の表面から凹んだ状態になる場合がある。また、第２基板３についても同様に、電極３３の表面が絶縁層３２の表面から凹んだ状態になる場合がある。かかる場合、第１基板２と第２基板３とを貼合すると、第１基板２側の電極と第２基板３側の電極３３とが接続されず、第１基板２と第２基板３との間に接合不良が生じることがある。
【００１８】
また、第１基板２側の電極は、絶縁層２２に埋設される金属性のコンタクトプラグと、コンタクトプラグの外側面および底面を被覆するバリアメタルを備える構成が一般的である。また、第２基板３側の電極３３も同様に、絶縁層３２に埋設される金属性のコンタクトプラグと、コンタクトプラグの外側面および底面を被覆するバリアメタルを備える構成が一般的である。
【００１９】
かかる構成の場合、第１基板２の貼合面の研磨に使用するスラリーによっては、絶縁層２２およびコンタクトプラグがバリアメタルに比べて過度に研磨され、バリアメタルが貼合面から突出する場合がある。第２基板３についても同様に、バリアメタルが絶縁層３２から突出する場合がある。
【００２０】
かかる場合、第１基板２と第２基板３とを貼合すると、第１基板２側の絶縁層２２と第２基板３側の絶縁層３２との間に、ボイドとよばれる空隙が生じ、第１基板２と第２基板３との間に接合不良が生じることがある。
【００２１】
そこで、第１の実施形態では、第１基板２および第２基板３の凹凸がある貼合面に、予めノンドープのポリシリコン膜を形成することで貼合面を平坦化してから、第１基板２および第２基板３を貼合し、加熱処理を施すことによって、接合不良の発生を防止した。かかる半導体装置の製造方法の詳細については、図４〜図６を参照して後述する。
【００２２】
次に、図３を参照して、第１の実施形態に係る半導体装置１の断面構造について説明する。図３は、第１の実施形態に係る半導体装置１の断面構造を示す説明図である。なお、図３には、第１基板２の絶縁層２２と、第２基板３の絶縁層３２との接合部分の断面を選択的に図示している。
【００２３】
図３に示すように、第１基板２の絶縁層２２は、デバイス層２１（図２参照）側から順に積層される酸化シリコン層４１、窒化シリコン膜４２、ＴＥＯＳ（テトラエトキシシラン）層４３、および炭窒化シリコン膜４４を備える。酸化シリコン層４１の内部には、デバイス層２１（図２参照）の内部に設けられるＣＭＯＳイメージセンサ２０などのデバイスに接続される配線２６が設けられる。
【００２４】
また、第１基板２の絶縁層２２は、内部に、窒化シリコン膜４２、ＴＥＯＳ層４３、および炭窒化シリコン膜４４を貫通する電極２３を備える。電極２３は、Ｃｕ（銅）によって形成されたコンタクトプラグ２５と、コンタクトプラグ２５の外側面および底面（図３に示す例では、上面）を被覆するＴｉ（チタン）によって形成されたバリアメタル２４とを備える。なお、コンタクトプラグ２５は、Ｃｕ以外の金属によって形成されてもよい。また、バリアメタル２４は、Ｔｉ以外の金属によって形成されてもよい。
【００２５】
また、第２基板３の絶縁層３２は、第１基板２の絶縁層２２と同様に、デバイス層３１（図２参照）側から順に積層される酸化シリコン層４５、窒化シリコン膜４６、ＴＥＯＳ層４７、および炭窒化シリコン膜４８を備える。酸化シリコン層４５の内部には、デバイス層３１（図２参照）の内部に設けられるロジック回路などのデバイスに接続される配線３６が設けられる。
【００２６】
また、第２基板３の絶縁層３２は、内部に、窒化シリコン膜４６、ＴＥＯＳ層４７、および炭窒化シリコン膜４８を貫通する電極３３を備える。電極３３は、Ｃｕによって形成されたコンタクトプラグ３４と、コンタクトプラグ３４の外側面および底面（図３に示す例では、下面）を被覆するＴｉによって形成されたバリアメタル３５とを備える。なお、コンタクトプラグ３４は、Ｃｕ以外の金属によって形成されてもよい。また、バリアメタル３５は、Ｔｉ以外の金属によって形成されてもよい。
【００２７】
そして、半導体装置１は、第１基板２側の電極２３と第２基板３側の電極３３とを接続するシリサイド膜５と、シリサイド膜５による接続部を除く第１基板２および第２基板３の貼合面をそれぞれが被覆するノンドープのポリシリコン膜５１，５２とを備える。シリサイド膜５は、貼合前の第１基板２および第２基板３の貼合面全体に形成されたポリシリコン膜５１，５２が、貼合後の熱処理によってシリサイド化したものである。
【００２８】
このように、第１基板２の貼合面には、炭窒化シリコン膜４４、バリアメタル２４、コンタクトプラグ２５という材質の異なる部材が存在する。このため、第１基板２の貼合面を貼合前に研磨して平坦化しようとすると、材質によって研磨の進行に差があるので、研磨後の貼合面には、段差が生じることがある。
【００２９】
図３に示す例では、炭窒化シリコン膜４４の表面からバリアメタル２４が突出し、コンタクトプラグ２５の表面が炭窒化シリコン膜４４の表面から後退している。かかる貼合面の段差は、第２基板３についても、同様に生じる場合がある。
【００３０】
そこで、半導体装置１は、第１基板２の貼合面に、表面が平坦なノンドープのポリシリコン膜５１を備え、第２基板３の貼合面に、表面が平坦なノンドープのポリシリコン膜５２を備える。
【００３１】
かかる半導体装置１は、第１基板２の貼合面および第２基板３の貼合面に段差があっても、ポリシリコン膜５１，５２の表面が平坦であるため、貼合される第１基板２および第２基板３の間に接合不良が発生することを防止することができる。
【００３２】
また、半導体装置１は、電極２３と電極３３とが導電性のシリサイド膜５によって接続されるので、電極２３が炭窒化シリコン膜４４の表面から後退し、電極３３が炭窒化シリコン膜４８から後退していても、電極２３，３３間を確実に接続させることができる。
【００３３】
また、半導体装置１は、シリサイド膜５による電極２３，３３の接続部を除く第１基板２および第２基板３の貼合面が、非導電性のノンドープのポリシリコン膜５１，５２によって被覆される。これにより、半導体装置１は、電極２３，３３から隣設される他の電極（図示略）への電流のリークを防止することができる。
【００３４】
次に、図４〜図６を参照して、第１の実施形態に係る半導体装置１の製造方法について説明する。図４〜図６は、第１の実施形態に係る半導体装置１の製造工程を示す説明図である。
【００３５】
ここで、第１基板２のデバイス層２１、および第２基板３のデバイス層３１の製造工程は、一般的な半導体装置の製造工程と同様である。また、第１基板２側の絶縁層２２および電極２３の形成工程と、第２基板３側の絶縁層３２および電極３３の形成工程は、同一である。
【００３６】
このため、ここでは、第２基板３側の絶縁層３２および電極３３の形成工程、および第１基板２と第２基板３との貼合工程について説明し、デバイス層２１，３１の製造工程と、第１基板２の絶縁層２２および電極２３の形成工程については、その説明を省略する。
【００３７】
第２基板３を製造する場合は、図４の（ａ）に示すように、まず、デバイス層３１の表面に、例えば、ＣＶＤ（Chemical  Vapor  Deposition）によって、酸化シリコン層４５を形成する。そして、酸化シリコン層４５の表面に、ダマシン法によって配線３６を形成する。
【００３８】
具体的には、酸化シリコン層４５の表面に、配線パターンの溝を形成し、その後、溝の内部に、例えば、メッキ法によって、Ｃｕを埋め込んで配線３６を形成する。その後、配線３６が埋め込まれた酸化シリコン層４５上に、例えば、ＣＶＤによって、窒化シリコン膜４６、ＴＥＯＳ層４７、および炭窒化シリコン膜４８を順次積層して形成する。これにより、絶縁層３２が形成される。
【００３９】
続いて、図４の（ｂ）に示すように、電極３３（図３参照）の形成位置に、電極３３ようの孔５０を形成する。この工程では、まず、炭窒化シリコン膜４８の表面にレジスト（図示略）を形成し、レジストにおける電極３３の形成位置に、例えば、配線３６の幅よりも径が小さな開口を形成する。
【００４０】
そして、開口が形成されたレジストをマスクとして使用し、ＲＩＥ（Reactive  Ion  Etching）を行うことによって、炭窒化シリコン膜４８の表面から配線３６の表面まで達する孔５０を形成する。
【００４１】
これにより、孔５０の位置が所望の位置から僅かにずれた場合であっても、その後、孔５０に電極３３となる金属を埋設した際に、金属が配線３６横の酸化シリコン層４５に接触し、酸化シリコン層４５内へ拡散して電流がリークすることを抑制することができる。
【００４２】
その後、レジストに形成した開口の径を、例えば、配線３６の幅と同程度まで拡張して、再度ＲＩＥを行うことによって、炭窒化シリコン膜４８の表面からＴＥＯＳ層４７の厚さ方向中央程度まで、孔５０の径を拡張する。これにより、図４の（ｂ）に示す形状の孔５０が形成される。続いて、図４の（ｃ）に示すように、孔５０の内周面および炭窒化シリコン膜４８の表面をＴｉの薄膜によって被覆することにより、バリアメタル３５を形成する。
【００４３】
その後、図５の（ａ）に示すように、孔５０をＣｕによって埋める。具体的には、まず、バリアメタル３５の表面にＣｕを蒸着させてシード膜を形成した後、シード膜の表面に、例えば、電解メッキ法によってＣｕを析出させる。これにより、Ｃｕのコンタクトプラグ３４が形成されて、電極３３が形成される。
【００４４】
続いて、Ｃｕによって表面が被覆された第２基板３の表面を、例えば、ＣＭＰ（Chemical  Mechanical  Polishing）によって研磨することにより、図５の（ｂ）に示すように、炭窒化シリコン膜４８上の不要なＣｕおよびバリアメタル３５を除去する。
【００４５】
このとき、Ｃｕ、バリアメタル３５、および炭窒化シリコン膜４８は、材料が異なるので、ＣＭＰによる研磨の進行速度が異なる。このため、第２基板３の表面には、図５の（ｂ）に示すように、段差が生じることがあり、この段差が、後に第１基板２と第２基板３とを貼合した際、貼合不良の原因となる。
【００４６】
そこで、図５の（ｃ）に示すように、段差が生じた第２基板３の表面に、例えば、ＣＶＤによって、ノンドープのポリシリコン膜５２を形成する。これにより、第２基板３の段差がポリシリコン膜５２によって埋められる。
【００４７】
また、ポリシリコン膜５２の成膜は、成膜中に、コンタクトプラグ３４上のポリシリコン膜５２がシリサイド化しない程度の低温下で行う。その後、ポリシリコン膜５２を、例えば、ＣＭＰによって研磨する。これにより、ポリシリコン膜５２は、図６の（ａ）に示すように、薄化されるとともに、表面が平坦化される。このとき、ＣＭＰの対象となるのは、ポリシリコンという単一の材料である。このため、ポリシリコン膜５２は、ＣＭＰによって表面が段差や凹凸のない平坦な状態になる。
【００４８】
続いて、図６の（ｂ）に示すように、第２基板３と同様にして、絶縁層２２および電極２３を形成した第１基板２と、第２基板３とを貼合する。ここでは、まず、貼合前の第１基板２上のポリシリコン膜５１、および第２基板３上のポリシリコン膜５２の表面を活性化させることによって、ポリシリコン膜５１，５２の表面にダングリングボンドを形成する。
【００４９】
その後、第１基板２側のポリシリコン膜５１と、第２基板３側のポリシリコン膜５２とを貼合する。これにより、ポリシリコン膜５１，５２同士が水酸基を介して分子結合し、第１基板２と第２基板３とが仮接合される。
【００５０】
その後、第１基板２および第２基板３を熱処理することによって、コンタクトプラグ２５，３４からポリシリコン膜５１，５２内へＣｕを熱拡散させ、対向する一対の電極２３，３３間に位置する部分のポリシリコン膜５１，５２をシリサイド化させる。これにより、図３に示すように、対向する一対の電極２３，３３同士を接続するシリサイド膜５が形成され、半導体装置１が完成する。
【００５１】
上述したように、第１の実施形態に係る半導体装置は、貼合される第１基板および第２基板の各貼合面における対向する位置に埋設される一対の金属電極と、一対の金属電極同士を接続するシリサイド膜とを備える。さらに、第１の実施形態に係る半導体装置は、シリサイド膜による接続部を除く第１基板および第２基板の貼合面をそれぞれが被覆するポリシリコン膜を備える。
【００５２】
かかる半導体装置は、第１基板および第２基板の貼合面を表面が平坦なポリシリコン膜によって被覆した後、第１基板側のポリシリコン膜と第２基板側のポリシリコン膜とを貼合して熱処理することによって製造が可能である。これにより、第１の実施形態に係る半導体装置は、第１基板および第２基板の間に接合不良が発生することを防止することができる。
【００５３】
また、第１の実施形態に係る半導体装置は、第１基板および第２基板の貼合面と電極との段差が、ポリシリコン膜によって埋められた構造である。これにより、第１の実施形態に係る半導体装置は、第１基板や第２基板の貼合面に段差や凹凸がある場合であっても、ポリシリコン膜の表面が平坦なため、第１基板および第２基板の間に接合不良が発生することを防止することができる。
【００５４】
また、第１の実施形態に係る半導体装置が備えるシリサイド膜は、電極と同一種類の金属元素を含む。かかるシリサイド膜は、電極の表面が露出した第１基板および第２基板上にポリシリコン膜を形成し、第１基板および第２基板を貼合して加熱処理するだけで、容易に形成が可能である。
【００５５】
なお、上述した実施形態では、第１基板および第２基板の表面全体にノンドープのポリシリコン膜を形成することとしたが、第１基板および第２基板の表面全体に、例えば、ボロンなどのＰ型の不純物をドープしたポリシリコン膜を形成してもよい。
【００５６】
Ｐ型の不純物をドープしたポリシリコン膜を形成した場合には、形成したポリシリコン膜におけるコンタクトプラグ上に位置する部分に対し、例えば、リンなどのＮ型の不純物をイオン注入してアニール処理を行う。これにより、ポリシリコン膜は、コンタクトプラグ上の部分の導電型がＮ型となり、それ以外の部分は、導電型がＰ型となる。
【００５７】
こうして製造した第１基板および第２基板を、図６に示す工程と同様の工程によって半導体装置を製造してもよい。かかる半導体装置では、図３に示すシリサイド膜５がＮ型の不純物を含み、ポリシリコン膜５１，５２がＰ型の不純物を含むこととなる。
【００５８】
これにより、半導体装置１では、図３に示すシリサイド膜５とポリシリコン膜５１，５２の界面にダイオードが形成されることになり、シリサイド膜５からポリシリコン膜５１，５２への電子の流れが阻止される。したがって、かかる半導体装置１によれば、シリサイド膜５からの電流のリークを防止することができる。
【００５９】
（第２の実施形態）
次に、図７〜図９を参照し、第２の実施形態に係る半導体装置１ａについて説明する。図７は、第２の実施形態に係る半導体装置１ａの断面構造を示す説明図であり、図８および図９は、第２の実施形態に係る半導体装置１ａの製造工程を示す説明図である。以下の説明では、図７〜図９に示す構成要素のうち、図３に示す構成要素と同一の構成要素について、図３に示す符号と同一の符号を付することにより、その説明を省略する。
【００６０】
図７に示すように、半導体装置１ａは、第１基板２ａ側の電極２３と、第２基板３ａ側の電極３３とがＣｕによって接続され、Ｃｕによる接続部を除く第１基板２ａおよび第２基板３ａの貼合面が、窒化シリコン膜５３，５４によって被覆される。
【００６１】
かかる半導体装置１ａでは、図７に示すように、第１基板２ａ側の炭窒化シリコン膜４４が電極２３よりも過度に研磨されている場合に、窒化シリコン膜５３によって炭窒化シリコン膜４４と電極２３との間の段差が埋められる。
【００６２】
同様に、半導体装置１ａでは、第２基板３ａ側の炭窒化シリコン膜４８が電極３３よりも過度に研磨されている場合に、窒化シリコン膜５４によって炭窒化シリコン膜４８と電極３３との間の段差が埋められる。したがって、半導体装置１ａによれば、貼合される第１基板２ａおよび第２基板３ａの間に、接合不良が発生することを防止することができる。
【００６３】
かかる半導体装置１ａを製造する場合、電極２３，３３を形成するまでは、図４〜図５の（ａ）に示す工程と同様の製造工程であり、その後の工程が第１の実施形態とは異なる。具体的には、第２基板３ａを製造する場合、図５の（ａ）に示す第２基板３と同様に、Ｃｕによって表面が被覆された第２基板３ａの表面を、例えば、ＣＭＰによって研磨することにより、炭窒化シリコン膜４８上の不要なＣｕおよびバリアメタル３５を除去する。
【００６４】
このとき、図８の（ａ）に示すように、ＣＭＰによって、炭窒化シリコン膜４８がＣｕおよびバリアメタル３５よりも過度に研磨されて、第２基板３ａの表面に段差が生じることがあり、この段差が、後に第１基板２ａと第２基板３ａとの貼合不良の原因となる。
【００６５】
そこで、図８の（ｂ）に示すように、段差が生じた第２基板３ａの表面に、例えば、ＣＶＤによって、窒化シリコン膜５４を形成する。これにより、第２基板３ａの段差が窒化シリコン膜５４によって埋められる。
【００６６】
その後、窒化シリコン膜５４を、例えば、ＣＭＰによって研磨する。これにより、窒化シリコン膜５４は、図８の（ｃ）に示すように、薄化されるとともに、表面が平坦化される。このとき、ＣＭＰの対象となるのは、窒化シリコンという単一の材料である。このため、窒化シリコン膜５４は、ＣＭＰによって表面が段差や凹凸のない平坦な状態になる。
【００６７】
続いて、図９の（ａ）に示すように、窒化シリコン膜５４の表面にレジスト５５を形成し、レジスト５５における電極３３の形成位置に開口を形成する。このとき、平面視における径がコンタクトプラグ３４の貼合面側端面の径よりも小さな開口を形成する。
【００６８】
その後、図９の（ｂ）に示すように、開口が形成されたレジスト５５をマスクとして使用し、ＲＩＥを行うことによって、電極３３上の窒化シリコン膜５４を除去し、コンタクトプラグ３４の表面を露出させる。
【００６９】
そして、図９の（ｃ）に示すように、レジスト５５を除去して第２基板３ａが完成する。なお、第１基板２ａは、第２基板３ａと同様の製造工程によって製造する。最後に、第１の実施形態と同様に、第１基板２ａと第２基板３ａとを貼合し、加熱処理を行う。これにより、図７に示すように、コンタクトプラグ２５，３４が熱膨張して接続され、半導体装置１ａが完成する。
【００７０】
上述したように、第２の実施形態に係る半導体装置は、第１基板側の電極と、第２基板側の電極とが電極材料と同一の金属によって接続され、金属による接続部を除く第１基板および第２基板の貼合面が、窒化シリコン膜によって被覆される。
【００７１】
かかる半導体装置では、第１基板および第２基板の貼合面と電極との段差が、窒化シリコン膜によって埋められるので、第１基板や第２基板の貼合面に段差や凹凸がある場合でも、第１基板および第２基板の間に接合不良が発生することを防止することができる。
【００７２】
また、第２の実施形態に係る半導体装置は、対向する電極の接続部の周囲が窒化シリコン膜によって囲まれているため、電極の接続部から電流がリークすることをより確実に防止することができる。
【００７３】
なお、第２の実施形態では、電極が基板から突出している場合を例に挙げたが、第１の実施形態のように、電極が基板表面から凹む場合もある。かかる場合には、図９の（ｃ）に示す工程の後、露出したコンタクトプラグ３４の表面に、窒化シリコン膜５４と面一となるように、ポリシリコン膜を形成してから第１基板２ａと第２基板３ａを貼合して加熱処理を行う。
【００７４】
これにより、半導体装置は、電極間に設けられるポリシリコン膜が導電性のシリサイド膜となるので、電極が基板表面から凹んでいても、電極同士を確実に接続することができ、電極の接続部を囲む窒化シリコン膜によって電流のリークを防止することができる。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１，１ａ  半導体装置、  ２，２ａ  第１基板、  ３，３ａ  第２基板、  ５  シリサイド膜、  ２０  ＣＭＯＳイメージセンサ、  ２１，３１  デバイス層、  ２２，３２  絶縁層、  ２３，３３  電極、  ２４，３５  バリアメタル、  ２５，３４  コンタクトプラグ、  ２６，３６  配線、  ４１，４５  酸化シリコン層、  ４２，４６，５３，５４  窒化シリコン膜、  ４３，４７  ＴＥＯＳ層、  ４４，４８  炭窒化シリコン膜、  
５０  孔、  ５１，５２  ポリシリコン膜、  ５５  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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