(57)【要約】【課題】配線インダクタンスおよび配線抵抗が低減された半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１部分と第２部分とを含む枠部と、底部と、を有するケースと、第１部分によって封止され、第１外部端子を有する第１配線部と、第２部分によって封止され、第１端子を有する第２配線部と、を有する第１配線と、第１部分によって封止され、第２外部端子を有する第３配線部と、第２部分によって封止され、第１端子に隣接する第４端子を有する第４配線部と、を有する第２配線と、底部の上に設けられ、底部の側の第１電極と、底部とは反対側の第２電極とを有し、第１端子に第１電極が電気的に接続された第１半導体素子と、底部の上に設けられ、底部の側の第７電極と、底部とは反対側の第８電極とを有し、第２電極に第７電極が電気的に接続され、第８電極が第４端子に電気的に接続された第４半導体素子と、を備える。【選択図】図１
2016174055.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在する第１部分と、前記第１方向に対して交差する第２方向に延在し前記第２方向における長さが前記第１方向における前記第１部分の長さよりも長い第２部分と、を含む枠部と、前記枠部に繋がった底部と、を有するケースと、
前記第１部分によって封止され、第１外部端子を有する第１配線部と、前記第２部分によって封止され、前記枠部から前記枠部の内側に延出された第１端子を有する第２配線部と、を有する第１配線と、
前記第１部分によって封止され、第２外部端子を有する第３配線部と、前記第２部分によって封止され、前記枠部から前記枠部の内側に延出され、前記第１端子に隣接する第４端子を有する第４配線部と、を有する第２配線と、
前記底部の上に設けられ、前記底部の側に設けられた第１電極と、前記底部とは反対側に設けられた第２電極とを有し、前記第１端子に前記第１電極が電気的に接続された第１半導体素子と、
前記底部の上に設けられ、前記底部の側に設けられた第７電極と、前記底部とは反対側に設けられた第８電極とを有し、前記第２電極に前記第７電極が電気的に接続され、前記第８電極が前記第４端子に電気的に接続された第４半導体素子と、
を備えた半導体装置。
【請求項２】
前記第１配線は、前記第１方向および前記第２方向に対して交差する第３方向において、前記第２配線とは離れている請求項１記載の半導体装置。
【請求項３】
前記底部の上に設けられた第１電極層と第４電極層とをさらに備え、
前記第１電極層は、前記第１端子に電気的に接続され、前記第１半導体素子は、前記第１電極層の上に設けられ、前記第１電極は、前記第１電極層に電気的に接続され、
前記第４電極層は、前記第２電極に電気的に接続され、前記第４半導体素子は、前記第４電極層の上に設けられ、前記第７電極は、前記第４電極層に電気的に接続され、
前記第２方向において、前記第４電極層の少なくとも一部は、前記第１電極層の少なくとも一部に並ぶ請求項１または２に記載の半導体装置。
【請求項４】
前記第２方向において、
前記第１端子と前記第４端子との間の距離は、０．８ｍｍ以上、２０ｍｍ以下である請求項３記載の半導体装置。
【請求項５】
前記底部において、前記第２配線と前記第１半導体素子との間の領域の上に、前記第４半導体素子の少なくとも一部が配置されている請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１配線の前記第２配線部は、第２端子と第３端子とをさらに有し、
前記第１端子、前記第２端子、および前記第３端子は、前記第２方向に並び、
前記第２端子は、前記第１端子と前記第３端子との間に位置し、
前記第２端子および前記第３端子は、前記枠部から前記枠部の前記内側に延出され、
前記第２配線の前記第４配線部は、第５端子と第６端子とをさらに有し、
前記第４端子、前記第５端子、および前記第６端子は、前記第２方向に並び、
前記第５端子は、前記第４端子と前記第６端子との間に位置し、
前記第５端子および前記第６端子は、前記枠部から前記枠部の前記内側に延出され、
前記第５端子は、前記第２端子に隣接し、
前記第６端子は、前記第３端子に隣接し、
前記底部の上に設けられ、前記第２方向において前記第１半導体素子に並び、前記底部の側に設けられた第３電極と、前記底部とは反対側に設けられた第４電極と、を有し、前記第２端子に前記第３電極が電気的に接続された第２半導体素子と、
前記底部の上に設けられ、前記第２方向において前記第２半導体素子に並び、前記底部の側に設けられた第５電極と、前記底部とは反対側に設けられた第６電極とを有し、前記第３端子に前記第５電極が電気的に接続された第３半導体素子と、
前記底部の上に設けられ、前記第２方向において、前記第４半導体素子に並び、前記底部の側に設けられた第９電極と、前記底部とは反対側に設けられた第１０電極と、を有し、前記第４電極に前記第９電極が電気的に接続され、前記第１０電極が前記第５端子に電気的に接続された第５半導体素子と、
前記底部の上に設けられ、前記第２方向において、前記第５半導体素子に並び、前記底部の側に設けられた第１１電極と、前記底部とは反対側に設けられた第１２電極と、を有し、前記第６電極に前記第１１電極が電気的に接続され、前記第１２電極が前記第６端子に電気的に接続された第６半導体素子と、
をさらに備えた請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記底部の上に設けられた第２電極層、第３電極層、第５電極層、および第６電極層をさらに備え、
前記第２電極層は、前記第２端子に電気的に接続され、前記第２電極層は、前記第２方向において前記第１電極層に並び、前記第２半導体素子は、前記第２電極層の上に設けられ、前記第３電極は、前記第２電極層に電気的に接続され、
前記第３電極層は、前記第３端子に電気的に接続され、前記第３電極層は、前記第２方向において前記第２電極層に並び、前記第３半導体素子は、前記第３電極層の上に設けられ、前記第５電極は、前記第３電極層に電気的に接続され、
前記第５電極層は、前記第４電極に電気的に接続され、前記第５電極層は、前記第２方向において前記第４電極層に並び、前記第５半導体素子は、前記第５電極層の上に設けられ、前記第９電極は、前記第５電極層に電気的に接続され、
前記第６電気層は、前記第６電極に電気的に接続され、前記第６電極層は、前記第２方向において前記第５電極層に並び、前記第６半導体素子は、前記第６電極層の上に設けられ、前記第１１電極は、前記第６電極層に電気的に接続され、
前記第２方向において、
前記第５電極層の少なくとも一部は、前記第２電極層の少なくとも一部に並び、
前記第６電極層の少なくとも一部は、前記第３電極層の少なくとも一部に並ぶ請求項６記載の半導体装置。
【請求項８】
前記第２方向において、
前記第２端子と前記第５端子との間の距離は、０．８ｍｍ以上、２０ｍｍ以下であり、
前記第３端子と前記第６端子との間の距離は、０．８ｍｍ以上、２０ｍｍ以下である請求項６または７に記載の半導体装置。
【請求項９】
前記底部において、前記第２配線と前記第２半導体素子との間の領域の上に、前記第５半導体素子の少なくとも一部が配置されている請求項６〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記底部において、前記第２配線と前記第３半導体素子との間の領域の上に、前記第６半導体素子の少なくとも一部が配置されている請求項６〜９のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
電力制御などの用途においてスイッチングのために用いられる半導体装置では、その内部に設けられた半導体素子のスイッチングロスを減少させるため、半導体素子の高速化が必要とされる。半導体素子のターンオフ時におけるサージ電圧ΔＶは、ΔＶ＝−ｄｉ／ｄｔ×Ｌｓ（ｄｉ／ｄｔ：時電流変化率、Ｌｓ：配線インダクタンス）で表される。
【０００３】
しかし、上記式中の時電流変化率（ｄｉ／ｄｔ）は、半導体素子の高速化にともない増大する。その結果、半導体素子の高速化にともないサージ電圧ΔＶが増加する。サージ電圧ΔＶが所定の電圧を超えると、半導体素子が破壊する場合がある。従って、サージ電圧ΔＶを低減させるには、Ｌｓを如何に減少させるかが重要になる。一方、このような半導体装置では、半導体装置内で配線が引き回され、配線抵抗が高くなる場合がある。配線抵抗が高くなると、半導体装置内でのエネルギー損失や発熱が引き起こされる可能性がある。
【０００４】
このように、スイッチングのために用いられる半導体装置では、その配線インダクタンスおよび配線抵抗が低減されることが望ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５５５５２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、配線インダクタンスおよび配線抵抗が低減された半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１方向に延在する第１部分と、前記第１方向に対して交差する第２方向に延在し前記第２方向における長さが前記第１方向における前記第１部分の長さよりも長い第２部分と、を含む枠部と、前記枠部に繋がった底部と、を有するケースと、前記第１部分によって封止され、第１外部端子を有する第１配線部と、前記第２部分によって封止され、前記枠部から前記枠部の内側に延出された第１端子を有する第２配線部と、を有する第１配線と、前記第１部分によって封止され、第２外部端子を有する第３配線部と、前記第２部分によって封止され、前記枠部から前記枠部の内側に延出され、前記第１端子に隣接する第４端子を有する第４配線部と、を有する第２配線と、前記底部の上に設けられ、前記底部の側に設けられた第１電極と、前記底部とは反対側に設けられた第２電極とを有し、前記第１端子に前記第１電極が電気的に接続された第１半導体素子と、前記底部の上に設けられ、前記底部の側に設けられた第７電極と、前記底部とは反対側に設けられた第８電極とを有し、前記第２電極に前記第７電極が電気的に接続され、前記第８電極が前記第４端子に電気的に接続された第４半導体素子と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の要部を表す模式的平面図であり、図１（ｂ）は、図１（ａ）のＡ１−Ａ２線に沿った位置における模式的断面図であり、図１（ｃ）は、図１（ａ）のＢ１−Ｂ２線に沿った位置における模式的断面図である。
【図２】図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置の平面の拡大図であり、図２（ｃ）は、第１実施形態に係る半導体装置の要部の等価回路図である。
【図３】図３（ａ）は、第１実施形態に係る半導体装置の樹脂ケースの一部に封止された配線を表す模式的斜視図であり、図３（ｂ）は、第１実施形態に係る半導体装置の樹脂ケースの一部に封止された配線を表す模式的側面図である。
【図４】ＩＧＢＴ素子がオン状態からオフ状態に移行するターンオフ時の電圧および電流の波形を表す模式図である。
【図５】図５（ａ）は、参考例に係る半導体装置の模式的平面図であり、図５（ｂ）は、参考例に係る半導体装置の等価回路図である。
【図６】図６（ａ）は、参考例に係る半導体装置内を流れる電流の一例を表す図であり、図６（ｂ）は、第１実施形態に係る半導体装置内を流れる電流の一例と表す図である。
【図７】図７（ａ）および図７（ｂ）は、磁気結合によるインダクタンスのキャンセリングを説明する模式図である。
【図８】図８（ａ）および図８（ｂ）は、参考例に係る半導体装置の配線抵抗を説明する模式図と表である。
【図９】図９（ａ）および図９（ｂ）は、第１実施形態に係る半導体装置の配線抵抗を説明する模式図と表である。
【図１０】図１０（ａ）は、第２実施形態に係る半導体装置の要部を表す模式的平面図であり、図１０（ｂ）は、第２実施形態に係る半導体装置の等価回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置の要部を表す模式的平面図であり、図１（ｂ）は、図１（ａ）のＡ１−Ａ２線に沿った位置における模式的断面図であり、図１（ｃ）は、図１（ａ）のＢ１−Ｂ２線に沿った位置における模式的断面図である。
【００１１】
図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置の平面の拡大図であり、図２（ｃ）は、第１実施形態に係る半導体装置の要部の等価回路図である。
【００１２】
図３（ａ）は、第１実施形態に係る半導体装置のケースの一部に封止された配線を表す模式的斜視図であり、図３（ｂ）は、第１実施形態に係る半導体装置のケースの一部に封止された配線を表す模式的側面図である。
【００１３】
図１（ａ）〜図１（ｃ）に表す半導体装置１は、ケース１００と、第１配線（以下、例えば、Ｐ側配線１０１）と、第２配線（以下、例えば、Ｎ側配線１０２）と、第１電極層（以下、例えば、電極層１１１）と、第２電極層（以下、例えば、電極層１１２）と、第３電極層（以下、例えば、電極層１１３）と、第１半導体素子（以下、例えば、半導体素子１２１）と、第２半導体素子（以下、例えば、半導体素子１２２）と、第３半導体素子（以下、例えば、半導体素子１２３）と、第４電極層（以下、例えば、電極層１１４）と、第５電極層（以下、例えば、電極層１１５）と、第６電極層（以下、例えば、電極層１１６）と、第４半導体素子（以下、例えば、半導体素子１２４）と、第５半導体素子（以下、例えば、半導体素子１２５）と、第６半導体素子（以下、例えば、半導体素子１２６）と、を備える。半導体装置１は、半導体パッケージ、パワーモジュール、または半導体モジュールなどと呼ばれる場合がある。半導体装置１は、１つのモジュールの中に、６個のスイッチング素子を備えた６ｉｎ１パッケージである。
【００１４】
半導体素子１２１〜１２６は、スイッチング素子である。例えば、半導体素子１２１〜１２６は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子等である。以下では、ＩＧＢＴ素子を例に半導体素子１２１〜１２６を説明する。
【００１５】
ケース１００は、樹脂製の枠部１００ｆと、枠部１００ｆに繋がった底部１００ｂと、を有する。底部１００ｂは、銅（Ｃｕ）等の金属板を含む。ケース１００は、さらに蓋部（不図示）を有する。枠部１００ｆは、第１部分１００ｆａと、第２部分１００ｆｂと、を含む。第１部分１００ｆａは、第１方向（以下、例えば、Ｘ方向）に延在する。第２部分１００ｆｂは、Ｘ方向に対して交差する第２方向（以下、例えば、Ｙ方向）に延在する。第２部分１００ｆｂのＹ方向における長さは、Ｘ方向における第１部分１００ｆａの長さよりも長い。
【００１６】
ケース１００のサイズは、例えば、Ｘ方向の長さが６０ｍｍであり、Ｙ方向の長さが１５２ｍｍである。また、ケース１００の内側には、シリコーン等の樹脂を充填してもよい。
【００１７】
Ｐ側配線１０１は、Ｘ方向に延在する第１配線部１０１ｘと、Ｙ方向に延在する第２配線部１０１ｙと、を有する。Ｐ側配線１０１は、Ｐ側のバスバーである。Ｐ側配線１０１の第１配線部１０１ｘは、第１部分１００ｆａによって封止されている。Ｐ側配線１０１の第２配線部１０１ｙは、第２部分１００ｆｂによって封止されている。
【００１８】
ここで、本実施形態において「ＡがＢによって封止されている」とは、Ａの少なくとも一部がＢによって封止されている、ことを意味する。
【００１９】
Ｐ側配線１０１の第２配線部１０１ｙは、第１端子１０１ａ、第２端子１０１ｂ、および第３端子１０１ｃを有する。第１端子１０１ａ、第２端子１０１ｂ、および第３端子１０１ｃは、Ｙ方向に並んでいる。第２端子１０１ｂは、Ｙ方向において、第１端子１０１ａと第３端子１０１ｃとの間に位置している。第１端子１０１ａ、第２端子１０１ｂ、および第３端子１０１ｃは、Ｘ方向に延在する。第１端子１０１ａ、第２端子１０１ｂ、および第３端子１０１ｃは、枠部１００ｆから枠部１００ｆの内側に延出されている。
【００２０】
Ｎ側配線１０２は、Ｐ側配線１０１と離れている。例えば、Ｐ側配線１０１は、Ｙ方向およびＸ方向に対して交差する第３方向（以下、例えば、Ｚ方向）において、Ｎ側配線１０２とは離れている。
【００２１】
Ｎ側配線１０２は、Ｘ方向に延在する第３配線部１０２ｘと、Ｙ方向に延在する第４配線部１０２ｙと、を有している。Ｎ側配線１０２は、Ｎ側のバスバーである。Ｎ側配線１０２の第３配線部１０２ｘは、第１部分１００ｆｂによって封止されている。Ｎ側配線１０２の第４配線部１０２ｙは、第２部分１００ｆｂによって封止されている。
【００２２】
Ｎ側配線１０２の第４配線部１０２ｙは、第４端子１０２ａ、第５端子１０２ｂ、および第６端子１０２ｃを有する。第４端子１０２ａ、第５端子１０２ｂ、および第６端子１０２ｃは、Ｙ方向に並んでいる。第５端子１０２ｂは、Ｙ方向において、第４端子１０２ａと第６端子１０２ｃとの間に位置している。第４端子１０２ａ、第５端子１０２ｂ、および第６端子１０２ｃは、Ｘ方向に延在している。第４端子１０２ａ、第５端子１０２ｂ、および第６端子１０２ｃは、枠部１００ｆから枠部１００ｆの内側に延出されている。
【００２３】
例えば、半導体装置１を上面視、すなわち、Ｚ方向からみた場合、第４端子１０２ａは、Ｙ方向において、第１端子１０１ａに隣接する。第５端子１０２ｂは、Ｙ方向において、第２端子１０１ｂに隣接する。第６端子１０２ｃは、Ｙ方向において、第３端子１０１ｃに隣接する。ここで、「隣接」とは、直接接する意味ではなく、非接触の状態で隣り合っていることを意味する。また、「隣接」とは、非接触の状態で、なるべく近い「近接」の意味で用いられる。
【００２４】
図３（ａ）および図３（ｂ）に、第１端子１０１ａおよび第４端子１０２ａの付近の枠部１００ｆ、Ｐ側配線１０１、Ｎ側配線１０２、および交流端子１４０Ｕを示す。
【００２５】
Ｐ側配線１０１は、Ｎ側配線１０２の上側に設けられている。Ｐ側配線１０１の第２配線部１０１ｙおよびＮ側配線１０２の第４配線部１０２ｙは、枠部１００ｆによって封止されている。Ｘ方向において、第２配線部１０１ｙから第１端子１０１ａが延在している。Ｘ方向において、第４配線部１０２ｙから第４端子１０２ａが延在している。Ｐ側配線１０１とＮ側配線１０２との間に、枠部１００ｆの一部が介在することにより、Ｐ側配線１０１とＮ側配線１０２との絶縁が保たれている。
【００２６】
半導体装置１においては、Ｐ側配線１０１とＮ側配線１０２とが上下に並び、Ｐ側配線１０１とＮ側配線１０２とがケース１００内に収容された複数の電極層、および複数の半導体素子の横に配置されている。Ｐ側配線１０１とＮ側配線１０２とは、例えば、銅（Ｃｕ）を含む。
【００２７】
図１（ｂ）および図１（ｃ）に表すように、ケース１００の底部１００ｂの上には、絶縁層１００ｄが設けられている。金属板である底部１００ｂと絶縁層１００ｄとを含むベース基板をＤＢＣ（Direct Bonded Copper）基板とする。
【００２８】
図１（ａ）に表すように、電極層１１１は、絶縁層１００ｄを介して、ケース１００の底部１００ｂの上に設けられている。電極層１１１は、ワイヤＷ１１を介して、第１端子１０１ａに電気的に接続されている。実施形態のワイヤは、例えば、アルミニウム（Ａｌ）、金（Ａｕ）等を含む。
【００２９】
電極層１１２は、絶縁層１００ｄを介して、ケース１００の底部１００ｂの上に設けられている。電極層１１２は、ワイヤＷ１２を介して、第２端子１０１ｂに電気的に接続されている。
【００３０】
電極層１１３は、絶縁層１００ｄを介して、ケース１００の底部１００ｂの上に設けられている。電極層１１３は、ワイヤＷ１３を介して、第３端子１０１ｃに電気的に接続されている。
【００３１】
電極層１１１、電極層１１２、および電極層１１３は、この順にＹ方向に並んでいる。電極層１１１、電極層１１２、および電極層１１３のそれぞれは、銅（Ｃｕ）を含む。Ｘ−Ｙ平面における電極層１１１、電極層１１２、および電極層１１３のそれぞれの形状は、例えば、相似であり、面積は同じである。
【００３２】
図１（ｂ）に表すように、半導体素子１２１は、底部１００ｂの側の第１電極（以下、例えば、コレクタ電極１２１ｃ）と、第１半導体層１２１ｓを介してコレクタ電極１２１ｃとは反対側、つまり、底部１００ｂとは反対側の第２電極（以下、例えば、エミッタ電極１２１ｅ）とを有する。電極層１１１には、コレクタ電極１２１ｃが電気的に接続されている。以下、ＩＧＢＴのコレクタ電極は、底部１１０ｂの側に、エミッタ電極１２１ｅは、コレクタ電極とは反対側に設けられている。
【００３３】
半導体素子１２２は、底部１００ｂの側の第３電極（以下、例えば、コレクタ電極１２２ｃ）と第２半導体層１２２ｓを介して反対側、つまり、底部１００ｂとは反対側に設けられた第４電極（以下、例えば、エミッタ電極１２２ｅ）とを有する。電極層１１２には、コレクタ電極１２２ｃが電気的に接続されている。
【００３４】
半導体素子１２３は、底部１００ｂの側の第５電極（以下、例えば、コレクタ電極１２３ｃ）と第３半導体層１２３ｓを介して反対側、つまり、底部１００ｂとは反対側に設けられた第６電極（以下、例えば、エミッタ電極１２３ｅ）とを有する。電極層１１３には、コレクタ電極１２３ｃが電気的に接続されている。
【００３５】
また、図２（ｃ）に表すように、半導体素子１２１は、ゲート電極Ｇ１を有する。半導体素子１２２は、ゲート電極Ｇ２を有する。半導体素子１２３は、ゲート電極Ｇ３を有する。
【００３６】
図１（ａ）に表すように、電極層１１４は、絶縁層１００ｄを介して、ケース１００の底部１００ｂの上に設けられている。電極層１１４は、ワイヤＷ１４を介して、エミッタ電極１２１ｅに電気的に接続されている。
【００３７】
図１（ａ）に表すように、電極層１１５は、絶縁層１００ｄを介して、ケース１００の底部１００ｂの上に設けられている。電極層１１５は、ワイヤＷ１５を介して、エミッタ電極１２２ｅに電気的に接続されている。
【００３８】
電極層１１６は、絶縁層１００ｄを介して、ケース１００の底部１００ｂの上に設けられている。電極層１１６は、ワイヤＷ１６を介して、エミッタ電極１２３ｅに電気的に接続されている。
【００３９】
電極層１１４、電極層１１５、および電極層１１６は、この順にＹ方向に並んでいる。電極層１１４、電極層１１５、および電極層１１６のそれぞれは、銅（Ｃｕ）を含む。電極層１１４の一部と電極層１１１の一部とは、Ｘ方向に並んでいる。電極層１１５の一部と電極層１１２の一部とは、Ｘ方向に並んでいる。電極層１１６の一部と電極層１１３の一部とは、Ｘ方向に並んでいる。Ｘ−Ｙ平面における電極層１１４、電極層１１５、および電極層１１６のそれぞれの形状は、例えば、相似であり、面積は同じである。
【００４０】
このほか、ケース１００の底部１００ｂの上には、絶縁層１００ｄを介して、電極層１１７、電極層１１８、および電極層１１９が設けられている。電極層１１７、電極層１１８、および電極層１１９は、この順にＹ方向に並んでいる。電極層１１７、電極層１１８、および電極層１１９のそれぞれは、銅（Ｃｕ）を含む。Ｘ−Ｙ平面における電極層１１７、電極層１１８、および電極層１１９のそれぞれの形状は、例えば、相似であり、面積は同じである。電極層１１７、電極層１１８、および電極層１１９のそれぞれは、電気的接続の中継点となる電極層であり、適宜取り除いてもよい。本実施形態では、電極層１１７、電極層１１８、および電極層１１９が存在するものとして、実施形態を説明する。
【００４１】
電極層１１４の一部と電極層１１１の一部と電極層１１７とは、Ｘ方向に並んでいる。電極層１１５の一部と電極層１１２の一部と電極層１１８とは、Ｘ方向に並んでいる。電極層１１６の一部と電極層１１３の一部と電極層１１９とは、Ｘ方向に並んでいる。
【００４２】
図１（ｃ）に表すように、半導体素子１２４は、底部１００ｂの側の第７電極（以下、例えば、コレクタ電極１２４ｃ）と第４半導体層１２４ｓを介して反対側、つまり、底部１００ｂとは反対側に設けられた第８電極（以下、例えば、エミッタ電極１２４ｅ）とを有する。電極層１１４には、コレクタ電極１２４ｃが電気的に接続されている。エミッタ電極１２４ｅは、ワイヤＷ２１、電極層１１７、およびワイヤＷ２２を介して、第４端子１０２ａに電気的に接続されている。
【００４３】
半導体素子１２５は、底部１００ｂの側の第９電極（以下、例えば、コレクタ電極１２５ｃ）と第５半導体層１２５ｓを介して反対側、つまり、底部１００ｂとは反対側に設けられた第１０電極（以下、例えば、エミッタ電極１２５ｅ）とを有する。電極層１１５には、コレクタ電極１２５ｃが電気的に接続されている。エミッタ電極１２５ｅは、ワイヤＷ２３、電極層１１８、およびワイヤＷ２４を介して、第５端子１０２ｂに電気的に接続されている。
【００４４】
半導体素子１２６は、底部１００ｂの側の第１１電極（以下、例えば、コレクタ電極１２６ｃ）と第６半導体層１２６ｓを介して反対側、つまり、底部１００ｂとは反対側に設けられた第１２電極（以下、例えば、エミッタ電極１２６ｅ）とを有する。電極層１１６には、コレクタ電極１２６ｃが電気的に接続されている。エミッタ電極１２６ｅは、ワイヤＷ２５、電極層１１９、およびワイヤＷ２６を介して、第６端子１０２ｃに電気的に接続されている。
【００４５】
また、図２（ｃ）に表すように、半導体素子１２４は、ゲート電極Ｇ４を有する。半導体素子１２５は、ゲート電極Ｇ５を有する。半導体素子１２６は、ゲート電極Ｇ６を有する。
【００４６】
また、図１（ａ）および図１（ｃ）に表すように、電極層１１１の上には、半導体素子１３１が設けられている。半導体素子１３１は、例えば、ＦＷＤ（Free Wheeling Diode）素子である。半導体素子１３１は、底部１００ｂの側のカソード電極１３１ｃと半導体層１３１ｓを介して反対側に設けられたアノード電極１３１ａとを有する。電極層１１１には、カソード電極１３１ｃが電気的に接続されている。アノード電極１３１ａは、ワイヤＷ３１を介して、電極層１１４に電気的に接続されている。
【００４７】
電極層１１２の上には、半導体素子１３２が設けられている。半導体素子１３２は、例えば、ＦＷＤ素子である。半導体素子１３２は、底部１００ｂの側のカソード電極１３２ｃと半導体層１３２ｓを介して反対側に設けられたアノード電極１３２ａとを有する。電極層１１２には、カソード電極１３２ｃが電気的に接続されている。アノード電極１３２ａは、ワイヤＷ３２を介して、電極層１１５に電気的に接続されている。
【００４８】
電極層１１３の上には、半導体素子１３３が設けられている。半導体素子１３３は、例えば、ＦＷＤ素子である。半導体素子１３３は、底部１００ｂの側のカソード電極１３３ｃと半導体層１３３ｓを介して反対側に設けられたアノード電極１３３ａとを有する。電極層１１３には、カソード電極１３３ｃが電気的に接続されている。アノード電極１３３ａは、ワイヤＷ３３を介して、電極層１１６に電気的に接続されている。
【００４９】
電極層１１４の上には、半導体素子１３４が設けられている。半導体素子１３４は、例えば、ＦＷＤ素子である。半導体素子１３４は、底部１００ｂの側のカソード電極１３４ｃと半導体層１３４ｓを介して反対側に設けられたアノード電極１３４ａとを有する。電極層１１４には、カソード電極１３４ｃが電気的に接続されている。アノード電極１３４ａは、ワイヤＷ３４、電極層１１７、およびワイヤＷ２２を介して、第４端子１０２ａに電気的に接続されている。
【００５０】
電極層１１５の上には、半導体素子１３５が設けられている。半導体素子１３５は、例えば、ＦＷＤ素子である。半導体素子１３５は、底部１００ｂの側のカソード電極１３５ｃと半導体層１３５ｓを介して反対側に設けられたアノード電極１３５ａとを有する。電極層１１５には、カソード電極１３５ｃが電気的に接続されている。アノード電極１３５ａは、ワイヤＷ３５、電極層１１８、およびワイヤＷ２４を介して、第５端子１０２ｂに電気的に接続されている。
【００５１】
電極層１１６の上には、半導体素子１３６が設けられている。半導体素子１３６は、例えば、ＦＷＤ素子である。半導体素子１３６は、底部１００ｂの側のカソード電極１３６ｃと半導体層１３６ｓを介して反対側に設けられたアノード電極１３６ａとを有する。電極層１１６には、カソード電極１３６ｃが電気的に接続されている。アノード電極１３６ａは、ワイヤＷ３６、電極層１１９、およびワイヤＷ２６を介して、第６端子１０２ｃに電気的に接続されている。
【００５２】
また、ケース１００の第２部分１００ｆｂは、交流端子１４０Ｕ、交流端子１４０Ｖ、および交流端子１４０Ｗのそれぞれの一部を封止する。交流端子１４０Ｕ、交流端子１４０Ｖ、および交流端子１４０Ｗのそれぞれの一部は、Ｘ方向において、第２部分１００ｆｂから延出されている。交流端子１４０Ｕ、交流端子１４０Ｖ、および交流端子１４０Ｗは、この順にＹ方向に並んでいる。Ｚ方向からみて、交流端子１４０Ｕは、第１端子１０１ａおよび第４端子１０２ａの横に設けられ、交流端子１４０Ｖは、第２端子１０１ｂおよび第５端子１０２ｂの横に設けられ、交流端子１４０Ｗは、第３端子１０１ｃおよび第６端子１０２ｃの横に設けられている。
【００５３】
交流端子１４０Ｕは、ワイヤＷ４０Ｕを介して、電極層１１４に電気的に接続されている。交流端子１４０Ｖは、ワイヤＷ４０Ｖを介して、電極層１１５に電気的に接続されている。交流端子１４０Ｗは、ワイヤＷ４０Ｗを介して、電極層１１６に電気的に接続されている。
【００５４】
また、Ｐ側配線１０１の第１配線部１０１ｘは、第１外部端子（以下、例えば、Ｐ側直流外部端子１０１ｐ）を有している。Ｎ側配線１０２の第３配線部１０２ｘは、第２外部端子（以下、例えば、Ｎ側直流外部端子１０２ｎ）を有している。Ｐ側直流外部端子１０１ｐの一部およびＮ側直流外部端子１０２ｎの一部は、第１部分１００ｆａによって封止されている。Ｐ側直流外部端子１０１ｐと、Ｎ側直流外部端子１０２ｎとは、Ｘ方向に並んでいる。Ｘ方向において、第１配線部１０１ｘの長さは、第３配線部１０２ｘの長さに比べて短い。Ｐ側直流外部端子１０１ｐの位置は、Ｎ側直流外部端子１０２ｎの位置よりも、第２配線部１０１ｙおよび第４配線部１０２ｙに近い。Ｐ側直流外部端子１０１ｐおよびＮ側直流外部端子１０２ｎは、ケース１００からＺ方向に延出している。
【００５５】
また、半導体装置１においては、第１端子１０１ａと半導体素子１２１との間の距離は、第２端子１０１ｂと半導体素子１２２との間の距離と同じである。ここで、実施形態における部材間の距離とは、部材間を結ぶ直線のうち、最短となる距離で定義される。
【００５６】
第３端子１０１ｃと半導体素子１２３との間の距離は、第２端子１０１ｂと半導体素子１２２との間の距離と同じである。
【００５７】
第４端子１０２ａと半導体素子１２４との間の距離は、第５端子１０２ｂと半導体素子１２５との間の距離と同じである。
【００５８】
第６端子１０２ｃと半導体素子１２６との間の距離は、第５端子１０２ｂと半導体素子１２５との間の距離と同じである。
【００５９】
半導体素子１２１と半導体素子１２４との間の距離は、半導体素子１２２と半導体素子１２５との間の距離と同じである。
【００６０】
半導体素子１２３と半導体素子１２６との間の距離は、半導体素子１２２と半導体素子１２５との間の距離と同じである。
【００６１】
また、半導体装置１においては、Ｚ方向からみて、ケース１００の底部１００ｂにおけるＮ側配線１０２と半導体素子１２１との間の領域１００ｂａの上に、半導体素子１２４の少なくとも一部が配置されている。
【００６２】
Ｚ方向からみて、ケース１００の底部１００ｂにおけるＮ側配線１０２と半導体素子１２２との間の領域１００ｂｂの上に、半導体素子１２５の少なくとも一部が配置されている。
【００６３】
Ｚ方向からみて、ケース１００の底部１００ｂにおけるＮ側配線１０２と半導体素子１２３との間の領域１００ｂｃの上に、半導体素子１２６の少なくとも一部が配置されている。
【００６４】
このような半導体装置１は、図２（ｃ）に表すように、例えば、３相インバータ装置である。半導体装置１では、Ｐ側直流外部端子１０１ｐとＮ側直流外部端子１０２ｎとの間に直流電圧が入力され、それぞれのゲート電極Ｇ１〜Ｇ６への印加電圧、印加時間等が制御されることにより、交流端子１４０Ｕ、１４０Ｖ、１４０Ｗから交流電圧が出力される。
また、図２（ａ）に、３相インバータ装置の１相の平面図を示す。図２（ａ）には、図１（ａ）の最も左側の１相が示されている。  
Ｚ方向から見て、Ｙ方向における第１端子１０１ａと第４端子１０２ａとの間の距離Ｌ１は、０．８ｍｍ以上、２０ｍｍ以下である。電極層１１１および電極層１１４のそれぞれの平面形状は、矩形である。電極層１１１および電極層１１４のそれぞれは、Ｘ方向に延在する部分とＹ方向に延在する部分とを有している。Ｙ方向において、電極層１１４の少なくとも一部は、電極層１１１の少なくとも一部に並んでいる。  
図２（ａ）には、３相インバータ装置の１相の平面図が示されたが、半導体装置１では、他の２相の平面構造が図２（ａ）に示される平面構造と相似になっている。
すなわち、Ｚ方向から見て、第２方向における第２端子１０１ｂと第５端子１０２ｂとの間の距離は、０．８ｍｍ以上、２０ｍｍ以下である。  
また、Ｙ方向において、電極層１１５の少なくとも一部は、電極層１１２の少なくとも一部に並んでいる。Ｙ方向において、電極層１１６の少なくとも一部は、電極層１１３の少なくとも一部に並んでいる。
また、電極層１１１および電極層１１４の平面形状は、図２（ａ）に表す形状に限らない。例えば、図２（ｂ）に表すように、電極層１１１は、Ｘ方向に延在してもよい。電極層１１４は、Ｘ方向に延在した電極層１１１に沿って設けられてもよい。なお、Ｚ方向から見て、第２方向における第３端子１０１ｃと第６端子１０２ｃとの間の距離は、０．８ｍｍ以上、２０ｍｍ以下である。
【００６５】
半導体装置１の作用について説明する。  
図４は、ＩＧＢＴ素子がオン状態からオフ状態に移行するターンオフ時の電圧および電流の波形を表す模式図である。
【００６６】
図４には、ターンオフ時のＩＢＧＴ素子におけるコレクタ電極とエミッタ電極との間の電圧Ｖｃｅと、コレクタ電極とエミッタ電極との間に流れる電流Ｉｃと、の時径変化が表されている。
【００６７】
ＩＧＢＴ素子は、スイッチングを高速にするほど、そのスイッチング損失が減少する。しかし、ＩＧＢＴ素子を高速にスイッチングさせると、ＩＧＢＴ素子のサージ電圧は、ＩＧＢＴ素子が組み込まれる半導体装置の配線インダクタンスの影響を受ける。
【００６８】
例えば、ターンオフ時におけるサージ電圧ΔＶは、電流変化率（ｄｉ／ｄｔ）と、配線インダクタンス（Ｌｓ）の積で表される。すなわち、  
ΔＶ＝−（ｄｉ／ｄｔ）×Ｌｓ  ・・・（１）式  
である。サージ電圧ΔＶがＩＧＢＴ素子の最大定格電圧を超えると、ＩＧＢＴ素子が破壊する可能性がある。
【００６９】
ＩＧＢＴ素子の高速化にともなって、（ｄｉ／ｄｔ）の傾きが強くなる。これにより、電流変化率（ｄｉ／ｄｔ）は大きくなる。つまり、ＩＧＢＴ素子の高速化が進むほど、サージ電圧ΔＶは増加する。しかし、配線インダクタンス（Ｌｓ）を低下させることにより、サージ電圧ΔＶを下げることができる。
【００７０】
図５（ａ）は、参考例に係る半導体装置の模式的平面図であり、図５（ｂ）は、参考例に係る半導体装置の等価回路図である。
【００７１】
参考例に係る半導体装置５においては、半導体装置１と同じケース１００を用いている。半導体装置５は、３相インバータ装置である。半導体装置５においては、半導体装置１に設けられたＰ側配線１０１とＮ側配線１０２とが設けられていない。ケース１００の底部１００ｂの上には、絶縁層１００ｄが設けられている。参考例の説明では、絶縁層１００ｄの説明を省く。
【００７２】
半導体装置５においては、電極層５１１と電極層５１４とがＸ方向に並んでいる。電極層５１１と電極層５１５とはＸ方向に並んでいる。電極層５１３と電極層５１６とはＸ方向に並んでいる。半導体装置５においては、電極層５１１がワイヤＷ５１を介して、Ｐ側直流外部端子１０１ｐに電気的に接続されている。電極層５１３は、ワイヤＷ５２を介して、電極層５１１に電気的に接続されている。電極層５１１および電極層５１３は、Ｙ方向に並んでいる。なお、電極層５１３は、ワイヤＷ５２を介さず、電極層５１１に接続させてもよい。
【００７３】
電極層５１１には、半導体素子１２１のコレクタ電極１２１ｃが電気的に接続されている。電極層５１１には、半導体素子１２２のコレクタ電極１２２ｃが電気的に接続されている。電極層５１３には、半導体素子１２３のコレクタ電極１２３ｃが電気的に接続されている。
【００７４】
半導体装置５においては、ケース１００の底部１００ｂの上に、Ｎ側電極層５０２ａとＮ側電極層５０２ｂとが設けられている。Ｎ側電極層５０２ａと、Ｎ側電極層５０２ｂとは、Ｘ方向に並んでいる。
【００７５】
Ｎ側電極層５０２ａは、ワイヤＷ５３を介して、Ｎ側直流外部端子１０２ｎに電気的に接続されている。Ｎ側電極層５０２ｂは、ワイヤＷ５４を介して、Ｎ側電極層５０２ａに電気的に接続されている。なお、Ｎ側電極層５０２ｂは、ワイヤＷ５４を介さず、Ｎ側電極層５０２ａに接続させてもよい。
【００７６】
電極層５１４は、ワイヤＷ５５を介して、半導体素子１２１のエミッタ電極１２１ｅに電気的に接続されている。電極層５１５は、ワイヤＷ５６を介して、半導体素子１２２のエミッタ電極１２２ｅに電気的に接続されている。電極層５１６は、ワイヤＷ５７を介して、半導体素子１２３のエミッタ電極１２３ｅに電気的に接続されている。電極層５１４、電極層５１５、および電極層５１６は、Ｙ方向に並んでいる。
【００７７】
電極層５１４には、半導体素子１２４のコレクタ電極１２４ｃが電気的に接続されている。半導体素子１２４のエミッタ電極１２４ｅは、ワイヤＷ５８を介して、Ｎ側電極層５０２ａに電気的に接続されている。
【００７８】
電極層５１５には、半導体素子１２５のコレクタ電極１２５ｃが電気的に接続されている。半導体素子１２５のエミッタ電極１２５ｅは、ワイヤＷ５９を介して、Ｎ側電極層５０２ａに電気的に接続されている。
【００７９】
電極層５１６には、半導体素子１２６のコレクタ電極１２６ｃが電気的に接続されている。半導体素子１２６のエミッタ電極１２６ｅは、ワイヤＷ６０を介して、Ｎ側電極層５０２ｂに電気的に接続されている。
【００８０】
電極層５１１の上には、半導体素子１３１が設けられている。電極層５１１には、半導体素子１３１のカソード電極１３１ｃが電気的に接続されている。半導体素子１３１のアノード電極１３１ａは、ワイヤＷ６１を介して、交流端子１４０Ｕに電気的に接続され、ワイヤＷ６１を介して、半導体素子１２１のエミッタ電極１２１ｅに電気的に接続されている。
【００８１】
電極層５１１の上には、半導体素子１３２が設けられている。電極層５１１には、半導体素子１３２のカソード電極１３２ｃが電気的に接続されている。半導体素子１３２のアノード電極１３２ａは、ワイヤＷ６２を介して、交流端子１４０Ｖに電気的に接続され、ワイヤＷ６２を介して、半導体素子１２２のエミッタ電極１２２ｅに電気的に接続されている。
【００８２】
電極層５１３の上には、半導体素子１３３が設けられている。電極層５１３には、半導体素子１３３のカソード電極１３３ｃが電気的に接続されている。半導体素子１３３のアノード電極１３３ａは、ワイヤＷ６３を介して、交流端子１４０Ｗに電気的に接続され、ワイヤＷ６３を介して、半導体素子１２３のエミッタ電極１２３ｅに電気的に接続されている。
【００８３】
電極層５１４の上には、半導体素子１３４が設けられている。電極層５１４には、半導体素子１３４のカソード電極１３４ｃが電気的に接続されている。半導体素子１３４のアノード電極１３４ａは、ワイヤＷ６４を介して、半導体素子１２４のエミッタ電極１２４ｅに電気的に接続されている。
【００８４】
電極層５１５の上には、半導体素子１３５が設けられている。電極層５１５には、半導体素子１３５のカソード電極１３５ｃが電気的に接続されている。半導体素子１３５のアノード電極１３５ａは、ワイヤＷ６５を介して、半導体素子１２５のエミッタ電極１２５ｅに電気的に接続されている。
【００８５】
電極層５１６の上には、半導体素子１３６が設けられている。電極層５１６には、半導体素子１３６のカソード電極１３６ｃが電気的に接続されている。半導体素子１３６のアノード電極１３６ａは、ワイヤＷ６６を介して、半導体素子１２６のエミッタ電極１２６ｅに電気的に接続されている。
【００８６】
半導体装置５においては、電極層５１１および電極層５１３が半導体装置１のＰ側配線１０１に対応している。また、Ｎ側電極層５０２ａおよびＮ側電極層５０２ｂが半導体装置１のＮ側配線１０２に対応する。ここで、電極層５１１、５１３と、Ｎ側電極層５０２ａ、５０２ｂとは、上下に配列されていない。Ｘ方向において複数の電極層および複数の半導体素子が電極層５１１、５１３と、Ｎ側電極層５０２ａ、５０２ｂとによって挟まれている。
【００８７】
図６（ａ）は、参考例に係る半導体装置内を流れる電流の一例と表す図であり、図６（ｂ）は、第１実施形態に係る半導体装置内を流れる電流の一例と表す図である。
【００８８】
図６（ａ）に表す参考例の半導体装置５では、その動作中にＰ側直流外部端子１０１ｐとＮ側直流端子１０１ｎとの間に流れる電流の経路として、電流経路５ＩＵ、電流経路５ＩＶ、および電流経路５ＩＷがあげられる。なお、図６（ａ）、（ｂ）では、交流端子１４０Ｕ、１４０Ｖ、１４０Ｗのそれぞれから、外部の負荷に流れる電流の表示は略されている。
【００８９】
ここで、電流経路５ＩＶは、電流経路５ＩＵよりも長く、電流経路５ＩＷは、電流経路５ＩＶよりも長い。また、Ｐ側直流外部端子１０１ｐとＮ側直流端子１０１ｎとの間に、例えば、破線Ａを引いた場合、破線Ａと電流経路５ＩＶとによって囲まれた面積は、破線Ａと電流経路５ＩＵとによって囲まれた面積よりも大きい。また、破線Ａと電流経路５ＩＷとによって囲まれた面積は、破線Ａと電流経路５ＩＶとによって囲まれた面積よりも大きい。
【００９０】
一方、図６（ｂ）に表す第１実施形態の半導体装置１では、Ｐ側直流外部端子１０１ｐは、第１端子１０１ａ、第２端子１０１ｂ、および第３端子１０１ｃを有し、Ｎ側直流端子１０１ｎは、第４端子１０２ａ、第５端子１０２ｂ、および第６端子１０２ｃを有する。
【００９１】
従って、第１実施形態の半導体装置１では、その動作中の電流経路としては、第１端子１０１ａと第４端子１０２ａとの間に流れる電流経路１ＩＵ、第２端子１０１ｂと第５端子１０２ｂとの間に流れる電流経路１ＩＶ、および第３端子１０１ｃと第６端子１０２ｃとの間に流れる電流経路１ＩＷがあげられる。
半導体装置１では、同じ枠部１００ｆに設けられた第１端子１０１ａと第４端子１０２ａとの間の電流経路１ＩＵが底部１００で折り返されている。折り返される前の電流経路と、折り返された後の電流経路と、が参考例に比べて接近している。同様に、同じ枠部１００ｆに設けられた第２端子１０１ｂと第５端子１０２ｂとの間の電流経路１ＩＶ、および同じ枠部１００ｆに設けられた第３端子１０１ｃと第６端子１０２ｃとの間の電流経路１ＩＷも底部１００ｂ内で折り返されている。
【００９２】
ここで、半導体装置１では、電流経路１ＩＵ、電流経路１ＩＶ、および電流経路１ＩＷのそれぞれの長さは、同じになる。また、半導体装置１では、第１端子１０１ａと第４端子１０２ａとの間、第２端子１０１ｂと第５端子１０２ｂとの間、および第３端子１０１ｃと第６端子１０２ｃとの間に破線Ｂを引いた場合、破線Ｂと電流経路１ＩＵとによって囲まれた面積、破線Ｂと電流経路１ＩＶとによって囲まれた面積、および破線Ｂと電流経路１ＩＷとによって囲まれた面積のそれぞれは、同じになる。
【００９３】
また、半導体装置１における破線Ｂと電流経路１ＩＵとによって囲まれた面積、破線Ｂと電流経路１ＩＶとによって囲まれた面積、および破線Ｂと電流経路１ＩＷとによって囲まれた面積の合計は、半導体装置５における破線Ａと電流経路５ＩＶとによって囲まれた面積、破線Ａと電流経路５ＩＵとによって囲まれた面積、破線Ａと電流経路５ＩＷとによって囲まれた面積の合計よりも小さくなっている。
【００９４】
図７（ａ）および図７（ｂ）は、磁気結合によるインダクタンスのキャンセリングを説明する模式図である。
【００９５】
例えば、Ｐ側端子とＮ側端子との間に交流電流が流れた場合、図７（ａ）に表すように、破線Ａと電流経路とによって囲まれた面積ＳＡが大きくなると、電流経路の周辺に発する磁束Ｂ１と、磁束Ｂ１と反対向きの磁束Ｂ２と、が離れてしまう。すなわち、図７（ａ）の例では、磁束Ｂ１と磁束Ｂ２とが互いに相殺し難くなる。従って、図７（ａ）に表す電流経路では、配線インダクタンスが高くなってしまう。
【００９６】
つまり、参考例に係る半導体装置５では、電流経路５ＩＶ、電流経路５ＩＵ、および電流経路５ＩＷのそれぞれの周辺に発する磁束Ｂ１と磁束Ｂ２とが図７（ａ）に表すように互いに相殺し難くなる。従って、配線インダクタンスが高くなり、半導体素子１２１〜１２６のそれぞれのサージ電圧（ΔＶ）は高くなる。
【００９７】
一方、図７（ｂ）に表すように、破線Ｂと電流経路とによって囲まれた面積ＳＢが小さくなると、電流経路の周辺に発する磁束Ｂ１と磁束Ｂ２とが接近し、磁気結合によって磁束Ｂ１と磁束Ｂ２とが互いに相殺し易くなる。従って、図７（ｂ）に表す電流経路では、配線インダクタンスが小さくなる。つまり、図７（ｂ）に表す電流経路を半導体装置に採用することにより、ＩＧＢＴ素子のサージ電圧（ΔＶ）を低く設定できる。
【００９８】
第１実施形態に係る半導体装置１では、電流経路１ＩＵ、電流経路１ＩＶ、および電流経路１ＩＷのそれぞれの周辺に発する磁束Ｂ１と磁束Ｂ２とが図７（ｂ）に表すように互いに相殺される。従って、配線インダクタンスは小さくなり、半導体素子１２１〜１２６のそれぞれのサージ電圧（ΔＶ）が低くなる。
【００９９】
さらに、参考例に係る半導体装置５では、電極層５１１および電極層５１３（Ｐ側配線１０１に対応）がＮ側電極層５０２ａおよびＮ側電極層５０２ｂ（Ｎ側配線１０２に対応）がＸ方向において離れている。従って、電極層５１１および電極層５１３と、Ｎ側電極層５０２ａおよびＮ側電極層５０２ｂと、のそれぞれの周辺に発する磁束が相殺し難くなる。
【０１００】
これに対し、第１実施形態に係る半導体装置１では、Ｐ側配線１０１とＮ側配線１０２とがＺ方向において重なっている。従って、Ｐ側配線１０１およびＮ側配線１０２のそれぞれの周辺に発する磁束も相殺し易くなる。これにより、配線インダクタンスはさらに小さくなり、半導体素子１２１〜１２６のそれぞれのサージ電圧（ΔＶ）がさらに低くなる。
【０１０１】
図８（ａ）および図８（ｂ）は、参考例に係る半導体装置の配線抵抗を説明する模式図と表である。
【０１０２】
半導体装置内の配線抵抗は、その電圧降下によって半導体装置のエネルギー損失を引き起こす。さらに、電圧降下によって装置内部が発熱する場合もある。
【０１０３】
図８（ａ）および図８（ｂ）に示す配線抵抗は、複数のワイヤのそれぞれの抵抗を近似し抵抗Ｒ１としている。また、絶縁層１００ｄの上に設けられた複数の電極層のそれぞれの抵抗を近似し抵抗Ｒ２としている。
【０１０４】
抵抗Ｒ１と抵抗Ｒ２と、を０．１Ωとした場合、図８（ａ）に示すＰ側直流外部端子１０１ｐと交流端子１４０Ｕとの間の抵抗、Ｐ側直流外部端子１０１ｐと交流端子１４０Ｖとの間の抵抗、およびＰ側直流外部端子１０１ｐと交流端子１４０Ｗとの間の抵抗の平均値は、０．５３Ωになる。
【０１０５】
また、図８（ｂ）に示すＮ側直流外部端子１０２ｎと交流端子１４０Ｕとの間の抵抗、Ｎ側直流外部端子１０２ｎと交流端子１４０Ｖとの間の抵抗、およびＮ側直流外部端子１０２ｎと交流端子１４０Ｗとの間の抵抗の平均値は、０．７３Ωになる。また、参考例では、配線抵抗の平均値がＰ側とＮ側とでばらついている。このため、半導体装置内で局所的に発熱する可能性がある。
【０１０６】
図９（ａ）および図９（ｂ）は、第１実施形態に係る半導体装置の配線抵抗を説明する模式図と表である。
【０１０７】
半導体装置１では、図９（ａ）に示すように、Ｐ側配線１０１と交流端子１４０Ｕとの間の抵抗、Ｐ側配線１０１と交流端子１４０Ｖとの間の抵抗、およびＰ側配線１０１と交流端子１４０Ｗとの間の抵抗の平均値は、０．５Ωになる。
【０１０８】
また、図９（ｂ）に示すＮ側配線１０２と交流端子１４０Ｕとの間の抵抗、Ｎ側配線１０２と交流端子１４０Ｖとの間の抵抗、およびＮ側配線１０２と交流端子１４０Ｗとの間の抵抗の平均値は、０．４Ωになる。つまり、第１実施形態に係る半導体装置１の配線抵抗は、参考例に係る半導体装置５の配線抵抗に比べて低減している。例えば、図９（ｂ）に示す配線抵抗の平均値は、図８（ｂ）に示す配線抵抗の平均値の約５５％になっている。
【０１０９】
また、第１実施形態では、配線抵抗の平均値がＰ側とＮ側とで均衡している。このため、半導体装置内で発熱が起きたとしても、半導体装置内で熱が分散され易くなる。
【０１１０】
また、Ｐ側配線１０１およびＮ側配線１０２が封止されたケース１００は、金属配線を樹脂で封止する、所謂、インサート樹脂成型によって製造される。インサート樹脂成型の量産性は一般に高い。従って、半導体装置１は、安価に製造することができる。
【０１１１】
ここで、Ｐ側配線１０１およびＮ側配線１０２をケース１００の内側に配置する半導体装置がある。このような半導体装置では、ケース１００の内側にシリコーン等の樹脂を充填すると、樹脂封入の圧力によって、Ｐ側配線１０１とＮ側配線１０２とが接近する場合がある。また、Ｐ側配線１０１およびＮ側配線１０２の存在により、シリコーンがケース１００の内側に充分に回り込まなくなる場合がある。半導体装置１では、Ｐ側配線１０１およびＮ側配線１０２がケース１００の枠部１００ｆに封止されているので、このような不具合は起き難くなっている。
【０１１２】
また、半導体装置１では、Ｐ側配線１０１およびＮ側配線１０２がケース１００の内側に配置されない。これにより、ケース１００の内側での電極層、半導体素子、ワイヤ等の配置の自由度が増加する。
【０１１３】
また、ケース１００のサイズが市場で規格されたとしても、第１実施形態によれば、その規格を変更せずに、配線インダクタンス、および配線抵抗を下げることができる。
【０１１４】
（第２実施形態）  
図１０（ａ）は、第２実施形態に係る半導体装置の要部を表す模式的平面図であり、図１０（ｂ）は、第２実施形態に係る半導体装置の等価回路図である。
【０１１５】
第２実施形態に係る半導体装置２は、１つのモジュールの中に、２個のスイッチング素子を備えた２ｉｎ１パッケージである。半導体装置２は、３相のインバータ装置の１相である。
【０１１６】
図１０に表すように、Ｐ側配線１０１は、２個の第１端子１０１ａを有する。Ｎ側配線１０２は、２個の第４端子１０２ａを有する。
【０１１７】
電極層１１１ａは、ケース１００の底部１００ｂの上に設けられている。電極層１１１ａは、ワイヤＷ１１を介して、第１端子１０１ａに電気的に接続されている。
【０１１８】
電極層１１１ａには、半導体素子１２１のコレクタ電極１２１ｃが電気的に接続されている。
【０１１９】
電極層１１４ａは、ケース１００の底部１００ｂの上に設けられている。電極層１１４ａは、ワイヤＷ１４を介して、半導体素子１２１のエミッタ電極１２１ｅに電気的に接続されている。
【０１２０】
電極層１１４ａの一部と電極層１１１ａの一部とは、Ｘ方向に並んでいる。ケース１００の底部１００ｂの上には、電極層１１７ａが設けられている。電極層１１４ａの一部と電極層１１１ａの一部と電極層１１７ａとは、Ｘ方向に並んでいる。
【０１２１】
電極層１１４ａには、半導体素子１２４のコレクタ電極１２４ｃが電気的に接続されている。エミッタ電極１２４ｅは、ワイヤＷ２１、電極層１１７ａ、およびワイヤＷ２２を介して、第４端子１０２ａに電気的に接続されている。
【０１２２】
また、電極層１１１ａの上には、半導体素子１３１が設けられている。電極層１１１ａには、半導体素子１３１のカソード電極１３１ｃが電気的に接続されている。アノード電極１３１ａは、ワイヤＷ３１を介して、電極層１１４ａに電気的に接続されている。
【０１２３】
電極層１１４ａの上には、半導体素子１３４が設けられている。電極層１１４ａには、半導体素子１３４のカソード電極１３４ｃが電気的に接続されている。アノード電極１３４ａは、ワイヤＷ３４、電極層１１７ａ、およびワイヤＷ２２を介して、第４端子１０２ａに電気的に接続されている。
【０１２４】
また、ケース１００の第１部分１００ｆａは、交流端子１４０Ｕの一部を封止する。
【０１２５】
交流端子１４０Ｕは、ワイヤＷ４０Ｕを介して、電極層１１４ａに電気的に接続されている。
【０１２６】
また、半導体装置２においては、Ｚ方向からみて、ケース１００の底部１００ｂにおけるＮ側配線１０２と半導体素子１２１との間の領域１００ｂａの上に、半導体素子１２４の少なくとも一部が配置されている。
【０１２７】
電極層１１１ｂには、半導体素子１２１のコレクタ電極１２１ｃが電気的に接続されている。
【０１２８】
電極層１１４ｂは、ケース１００の底部１００ｂの上に設けられている。電極層１１４ｂは、ワイヤＷ６７を介して電極層１１４ａに電気的に接続されている。電極層１１４ｂは、ワイヤＷ１４を介して、半導体素子１２１のエミッタ電極１２１ｅに電気的に接続されている。
【０１２９】
電極層１１４ｂの一部と電極層１１１ｂの一部とは、Ｘ方向に並んでいる。ケース１００の底部１００ｂの上には、電極層１１７ｂが設けられている。電極層１１７ｂは、ワイヤＷ６８を介して電極層１１７ａに電気的に接続されている。電極層１１４ｂの一部と電極層１１１ｂの一部と電極層１１７ｂとは、Ｘ方向に並んでいる。
【０１３０】
電極層１１４ｂには、半導体素子１２４のコレクタ電極１２４ｃが電気的に接続されている。エミッタ電極１２４ｅは、ワイヤＷ２１、電極層１１７ｂ、およびワイヤＷ２２を介して、第４端子１０２ａに電気的に接続されている。
【０１３１】
また、電極層１１１ｂの上には、半導体素子１３１が設けられている。電極層１１１ｂには、半導体素子１３１のカソード電極１３１ｃが電気的に接続されている。アノード電極１３１ａは、ワイヤＷ３１を介して、電極層１１４ｂに電気的に接続されている。
【０１３２】
電極層１１４ｂの上には、半導体素子１３４が設けられている。電極層１１４ｂには、半導体素子１３４のカソード電極１３４ｃが電気的に接続されている。アノード電極１３４ａは、ワイヤＷ３４、電極層１１７ａ、およびワイヤＷ２２を介して、第４端子１０２ａに電気的に接続されている。
【０１３３】
また、電極層１１１ａおよび電極層１１１ｂは、この順にＹ方向に並んでいる。電極層１１４ａおよび電極層１１４ｂは、この順にＹ方向において並んでいる。
【０１３４】
半導体装置２においては、領域Ａに配置された半導体素子、電極層、およびワイヤと、領域Ｂに配置された半導体素子、電極層、およびワイヤと、がＰ側配線１０１とＮ側配線１０２との間で並列に接続されている。また、半導体装置２においては、領域Ａに配置された半導体素子および電極層と、領域Ｂに配置された半導体素子および電極層と、が領域Ａと領域Ｂとの境界に対して線対称に配置されている。
【０１３５】
半導体装置２においてもＰ側配線１０１とＮ側配線１０２とがＺ方向において上下に重なっている。従って、Ｐ側配線１０１およびＮ側配線１０２のそれぞれの周辺に発する磁束が相殺し易くなる。
【０１３６】
また、破線Ｂと電流経路１ＩＵとによって囲まれた面積は、小さくなる。電流経路１ＩＵの周辺に発する磁束が互いに相殺される。従って、配線インダクタンスは小さくなり、半導体素子１２１〜１２６のそれぞれのサージ電圧（ΔＶ）が低くなる。
【０１３７】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１３８】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１３９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４０】
１、２、５  半導体装置、  １ＩＵ、１ＩＶ、１ＩＷ、５ＩＵ、５ＩＶ、５ＩＷ  電流経路、  １００  ケース、  １００ｂ  底部、  １００ｂａ、１００ｂｂ、１００ｂｃ  領域、  １００ｆ  枠部、  １００ｆａ  第１部分、  １００ｆｂ  第２部分、  １００ｄ  絶縁層、  １０１  第１配線、  １０１ａ  第１端子、  １０１ｂ  第２端子、  １０１ｃ  第３端子、  １０１ｐ  第１外部端子、  １０１ｘ  第１配線部、  １０１ｙ  第２配線部、  １０２  第２配線、  １０２ａ  第４端子、  １０２ｂ  第５端子、  １０２ｃ  第６端子、  １０２ｎ  第２外部端子、  １０２ｘ  第３配線部、  １０２ｙ  第４配線部、  １１１  第１電極層、  １１２  第２電極層、  １１３  第３電極層、  １１４  第４電極層、  １１５  第５電極層、  １１６  第６電極層、  １１１ａ、１１１ｂ、１１４ａ、１１４ｂ、１１７、１１７ａ、１１７ｂ、１１８、１１９  電極層、  １２１  第１半導体素子、  １２１ｃ  第１電極、  １２１ｅ  第２電極、  １２２  第２半導体素子、  １２２ｃ  第３電極、  １２２ｅ  第４電極、  １２３  第３半導体素子、  １２３ｃ  第５電極、  １２３ｅ  第６電極、  １２４  第４半導体素子、  １２４ｃ  第７電極、  １２４ｅ  第８電極、  １２５  第５半導体素子、  １２５ｃ  第９電極、  １２５ｅ  第１０電極、  １２６  第６半導体素子、  １２６ｃ  第１１電極、  １２６ｅ  第１２電極、  １３１  半導体素子、  １３１ａ  アノード電極、  １３１ｃ  カソード電極、  １３２  半導体素子、  １３２ａ  アノード電極、  １３２ｃ  カソード電極、  １３３  半導体素子、  １３３ａ  アノード電極、  １３３ｃ  カソード電極、  １３４  半導体素子、  １３４ａ  アノード電極、  １３４ｃ  カソード電極、  １３５  半導体素子、  １３５ａ  アノード電極、  １３５ｃ  カソード電極、  １３６  半導体素子、  １３６ａ  アノード電極、  １３６ｃ  カソード電極、  １４０Ｕ、１４０Ｖ、１４０Ｗ  交流端子、  ５０２ａ、５０２ｂ  Ｎ側電極層、  ５１１、５１３、５１４、５１５、５１６  電極層、  Ｇ１〜Ｇ６  ゲート電極、  Ｗ１１、Ｗ１２、Ｗ１３、Ｗ１４、Ｗ１５、Ｗ１６、  Ｗ２１、Ｗ２２、Ｗ２３、Ｗ２４、Ｗ２５、Ｗ２６、Ｗ３１、Ｗ３２、Ｗ３３、Ｗ３４、Ｗ３５、Ｗ３６   ワイヤ、  Ｗ４０Ｕ、Ｗ４０Ｖ、Ｗ４０Ｗ、  Ｗ５１、Ｗ５２、Ｗ５３、Ｗ５４、Ｗ５５、Ｗ５６、Ｗ５７、Ｗ５８、Ｗ５９、Ｗ６０、Ｗ６１、Ｗ６２、Ｗ６３、Ｗ６４、Ｗ６５、Ｗ６６、Ｗ６７、Ｗ６８  ワイヤ
【図１】
2016174055.tif 000003
【図２】
2016174055.tif 000004
【図３】
2016174055.tif 000005
【図４】
2016174055.tif 000006
【図５】
2016174055.tif 000007
【図６】
2016174055.tif 000008
【図７】
2016174055.tif 000009
【図８】
2016174055.tif 000010
【図９】
2016174055.tif 000011
【図１０】
2016174055.tif 000012