(57)【要約】【課題】チャージポンプを駆動するクロック信号の周波数に対応したＥＭＩノイズを低減させる。【解決手段】半導体装置において、チャージポンプ１０は、クロック信号ＰＵＭＰＣＬＫに従って動作することにより、入力電圧と同じ極性または逆極性の昇圧電圧ＶＯＵＴを生成する。発振回路２０は、クロック信号ＰＵＭＰＣＬＫを生成して出力する。発振回路２０は、クロック信号ＰＵＭＰＣＬＫの周波数を所定の変動範囲内で周期的に変動させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のクロック信号に従って動作することにより、入力電圧と同じ極性または逆極性の昇圧電圧を生成する第１のチャージポンプと、
前記第１のクロック信号を生成して出力する発振回路とを備え、
前記発振回路は、前記第１のクロック信号の周波数を所定の変動範囲内で周期的に変動させる、半導体装置。
【請求項２】
前記発振回路は、複数の遅延要素がリング状に結合されることによって構成されたリングオシレータを含み、
前記複数の遅延要素のうちの少なくとも１つの遅延量は、所定の変動範囲内で周期的に変動する、請求項１に記載の半導体装置。
【請求項３】
前記発振回路は、前記複数の遅延要素の少なくとも１つの動作電圧を供給する電源回路をさらに含み、
前記電源回路は、前記動作電圧を所定の変動範囲内で周期的に変動させる、請求項２に記載の半導体装置。
【請求項４】
前記電源回路は、
第１の電圧と第２の電圧との間で周期的に変動する三角波を生成する三角波生成器と、
前記三角波の電圧レベルに応じて、与えられた電源電圧を降下させることによって前記動作電圧を生成する電圧ダウンコンバータとを含む、請求項３に記載の半導体装置。
【請求項５】
前記発振回路は、前記第１のクロック信号のパルス数をカウントするカウンタをさらに含み、
前記複数の遅延要素のうちの少なくとも１つの遅延要素は、前記カウンタのカウント数応じて遅延量を変化させるように構成される、請求項２に記載の半導体装置。
【請求項６】
前記発振回路は、
前記少なくとも１つの遅延要素の出力ノードと、電源電圧または接地電圧が与えられた基準電位ノードとの間に接続された容量素子と、
前記少なくとも１つの遅延要素の電源線または接地線に挿入された可変電流源とを含み、
前記可変電流源の電流量は、前記カウンタのカウント数に応じて変化する、請求項５に記載の半導体装置。
【請求項７】
前記発振回路で生成された第２のクロック信号に従って動作することにより、入力電圧と同じ極性または逆極性の昇圧電圧を生成する第２のチャージポンプをさらに備え、
前記発振回路は、前記第２のクロック信号の周波数を、所定の変動範囲内で周期的に変動させ、
同一時刻における前記第１のクロック信号の周波数と前記第２のクロック信号の周波数とは異なる、請求項１に記載の半導体装置。
【請求項８】
前記発振回路は、複数の遅延要素がリング状に結合されることによって構成されたリングオシレータを含み、
前記複数の遅延要素のうちの少なくとも１つの遅延量は、所定の変動範囲内で周期的に変動し、
前記第１および第２のクロック信号は、前記複数の遅延要素のうちの異なる遅延要素の出力信号である、請求項７に記載の半導体装置。
【請求項９】
前記発振回路は、
前記第１のクロック信号を生成する第１の発振回路と、
前記第２のクロック信号を生成する第２の発振回路とを含み、
前記第１および第２の発振回路の各々は、複数の遅延要素がリング状に結合されることによって構成されたリングオシレータを含み、
前記第１の発振回路の遅延要素の数と前記第２の発振回路の遅延要素の数とは異なる、請求項７に記載の半導体装置。
【請求項１０】
前記第１のチャージポンプから出力された昇圧電圧を検出し、前記検出した昇圧電圧の分圧電圧と参照電圧とを比較し、比較結果に基づいて前記発振回路の出力をオン・オフ制御するための制御信号を出力する制御回路と、
前記制御回路と前記発振回路との間に設けられ、前記制御信号を遅延させる遅延回路とを備え、
前記遅延回路は、前記制御信号の遅延量を所定の変動範囲内で周期的に変動させる、請求項１に記載の半導体装置。
【請求項１１】
前記遅延回路は、前記制御信号のパルス数をカウントするカウンタを含み、前記カウンタのカウント数に応じて前記制御信号の遅延量を変化させる、請求項１０に記載の半導体装置。
【請求項１２】
前記制御回路は、前記カウンタのカウント数に基づいて、前記制御信号の遅延量が増加するほど前記参照電圧の絶対値が増加するように前記参照電圧を変化させる、請求項１１に記載の半導体装置。
【請求項１３】
前記発振回路は、受信した前記制御信号が活性状態のとき発振動作を行い、受信した前記制御信号が非活性状態のとき発振動作を停止するように構成され、
前記遅延回路は、前記制御信号が前記活性状態から前記非活性状態に変化するタイミングを所定の変動範囲内で周期的に変動させ、前記制御信号が前記非活性状態から前記活性状態に変化するタイミングを変動させない、請求項１０に記載の半導体装置。
【請求項１４】
クロック信号に従って動作することにより、入力電圧と同じ極性または逆極性の昇圧電圧を生成するチャージポンプと、
前記クロック信号を生成して出力する発振回路と、
前記チャージポンプから出力された昇圧電圧を検出し、前記検出した昇圧電圧の分圧電圧と参照電圧とを比較し、比較結果に基づいて前記発振回路の出力をオン・オフ制御するための制御信号を出力する制御回路と、
前記制御回路と前記発振回路との間に設けられ、前記制御信号を遅延させる遅延回路とを備え、
前記遅延回路は、前記制御信号の遅延量を所定の変動範囲内で周期的に変動させる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えばチャージポンプ型昇圧回路を内蔵した半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
入力電圧と同じ極性または逆極性の昇圧電圧を生成する回路としてチャージポンプ型昇圧回路が知られている。たとえば、特開２００４−１２９３７７号公報（特許文献１）に開示されたチャージポンプ型昇圧回路は、いわゆるＤｉｃｋｓｏｎ型チャージポンプと、パルス発生回路と、コンパレータ回路とを含む。
【０００３】
この種の昇圧回路では、パルス発生回路から出力されたパルス信号に同期して、チャージポンプに設けられた複数のコンデンサ間で電荷が順次移送される。この結果、後段にいく程コンデンサの充電電圧が高められることにより、昇圧電圧が得られる。コンパレータ回路は、チャージポンプから出力された昇圧電圧と参照電圧とを比較し、比較結果に基づいてパルス発生回路の出力をオン・オフ制御する。
【０００４】
さらに、この文献の回路では、昇圧電圧が参照電圧に達した後も、所定数のパルスがパルス発生回路から出力される。このとき発生するパルスの個数は、コンパレータ回路の出力が切り替わるたびに変化する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１２９３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の文献の昇圧回路では、パルス発生回路の間欠動作に起因したＥＭＩ（Electro  Magnetic  Interference）ノイズを低減させる効果はある。しかしながら、パルス発生回路の動作周波数、すなわち、チャージポンプを駆動するクロック信号の周波数に対応したＥＭＩノイズについては何ら対策されていない。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施形態による半導体装置は、チャージポンプを内蔵する。このチャージポンプを駆動するためのクロック信号の周波数は、所定の変動範囲内で周期的に変動する。
【発明の効果】
【０００９】
上記の実施形態によれば、チャージポンプを駆動するクロック信号の周波数に対応したＥＭＩノイズを低減することができる。
【図面の簡単な説明】
【００１０】
【図１】第１のチャージポンプ型昇圧回路１の構成を示すブロック図である。
【図２】図１のチャージポンプ１０の一例を示す回路図である。
【図３】クロック信号ＰＵＭＰＣＬＫの周波数の時間変化を示す図である。
【図４】図１の発振回路の構成の一例を示すブロック図である。
【図５】図４の電圧ダウンコンバータ５１の構成の一例を示す回路図である。
【図６】図４の三角波生成器６０の構成の一例を示す回路図である。
【図７】図６の三角波生成器６０の動作を示すタイミング図である。
【図８】図１の発振回路の他の構成例を示すブロック図である。
【図９】図８の最後段の遅延要素ＬＧｎの構成の具体例を示す回路図である。
【図１０】図９の変形例を示す回路図である。
【図１１】第２のチャージポンプ型昇圧回路２の構成を示す回路図である。
【図１２】図１１の発振回路２００から出力されるクロック信号ＰＵＭＰＣＬＫ１，ＰＵＭＰＣＬＫ２の波形の一例を示す図である。
【図１３】シミュレーションで用いたチャージポンプ型昇圧回路２Ａの回路図である。
【図１４】図１３のチャージポンプ１０１，１０２の動作による消費電流に対しＦＦＴ解析を実施したスペクトルを示す図である。
【図１５】図１４の一部の拡大図である。
【図１６】第３のチャージポンプ型昇圧回路３の構成例を示すブロック図である。
【図１７】図１６の可変遅延部８１のより詳細な構成例を示す回路図である。
【図１８】図１６のチャージポンプ１０の出力電圧の分圧電圧の波形の一例を示す図である。
【図１９】第４のチャージポンプ型昇圧回路４の構成例を示すブロック図である。
【図２０】図１９の制御回路３０Ａのより詳細な構成例を示す回路図である。
【図２１】図１９のチャージポンプ１０の出力電圧の分圧電圧の波形の一例を示す図である。
【図２２】図１７の可変遅延部８１の変形例８１Ａを示す回路図である。
【図２３】チャージポンプ型昇圧回路を内蔵した半導体装置の一例を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１２】
＜第１の実施形態＞
以下、第１の実施形態として、半導体装置に内蔵されるチャージポンプ型昇圧回路の第１の構成例について説明する。なお、チャージポンプ型昇圧回路が内蔵された半導体装置の例は、図２３で説明する。
【００１３】
図１は、第１のチャージポンプ型昇圧回路１の構成を示すブロック図である。図１を参照して、昇圧回路１は、チャージポンプ１０と、発振回路２０と、制御回路３０とを含む。
【００１４】
チャージポンプ１０は、発振回路２０で生成されたクロック信号ＰＵＭＰＣＬＫに応答して動作することにより、入力電圧と同じ極性または逆極性の昇圧電圧を生成する。クロック信号ＰＵＭＰＣＬＫの入力が停止するとチャージポンプ１０の昇圧動作が停止する。
【００１５】
図２は、図１のチャージポンプ１０の一例を示す回路図である。図１のチャージポンプは、Ｄｉｃｋｓｏｎ型のチャージポンプと呼ばれるものである。以下、図２を参照して、チャージポンプ１０の構成および動作について簡単に説明する。なお、本実施形態で使用するチャージポンプ１０は、図２の構成に限定されるものでない。
【００１６】
図２を参照して、チャージポンプ１０は、入力ノード１１と、信号ノード１２と、出力ノード１３と、複数のコンデンサＣ１〜Ｃ５と、複数のダイオードＤ１〜Ｄ５と、インバータＩＮＶ１とを含む。
【００１７】
まず、チャージポンプ１０の構成について説明する。入力ノード１１には入力電圧ＶＩＮが入力される。信号ノード１２にはクロック信号ＰＵＭＰＣＬＫが入力される。ダイオードＤ１〜Ｄ５は、入力ノード１１と出力ノード１３との間に順方向に（すなわち、入力ノード１１がアノード側、出力ノード１３がカソード側となるように）直列に接続される。コンデンサＣ１〜Ｃ５はダイオードＤ１〜Ｄ５にそれぞれ対応し、各コンデンサの一端は対応するダイオードのカソードに接続される。最後段のコンデンサＣ５を除いて、奇数番目のコンデンサＣ１，Ｃ３の他端はインバータＩＮＶ１を介して信号ノード１２と接続され、偶数番目のコンデンサＣ２，Ｃ４の他端は信号ノード１２と直接接続される。最後段のコンデンサＣ５の他端は接地ノード（接地電圧ＧＮＤ）に接続される。
【００１８】
次に、チャージポンプ１０の動作について説明する。クロック信号ＰＵＭＰＣＬＫがハイレベル（Ｈレベル）のとき、奇数番目のダイオードＤ１，Ｄ３，Ｄ５がオン状態となり、偶数番目のダイオードＤ２，Ｄ４がオフ状態となる。これによって、コンデンサＣ１には入力ノード１１から電荷が与えられ、コンデンサＣ２の電荷はコンデンサＣ３に転送され、コンデンサＣ４の電荷はコンデンサＣ５に転送される。一方、クロック信号ＰＵＭＰＣＬＫがローレベル（Ｌレベル）のとき、偶数番目のダイオードＤ２，Ｄ４がオン状態となり、奇数番目のダイオードＤ１，Ｄ３，Ｄ５がオフ状態となる。これによって、コンデンサＣ１の電荷はコンデンサＣ２転送され、コンデンサＣ３の電荷はコンデンサＣ４に転送される。以上により、クロック信号ＰＵＭＰＣＬＫに応答してコンデンサＣ１〜Ｃ５の電荷が順次転送される。この結果、後段にいく程コンデンサの充電電圧が高められ、結果として、入力電圧ＶＩＮと同じ極性で昇圧された出力電圧ＶＯＵＴがコンデンサＣ５に充電される。
【００１９】
上記の動作から明らかなように、接続されたコンデンサの数が増えるほど、最終的に到達可能な昇圧電圧は高くなる。また、出力ノード１３に入力電圧ＶＩＮを接続すると、入力ノード１１では、入力電圧ＶＩＮと逆極性の昇圧電圧が得られる。
【００２０】
再び図１を参照して、発振回路２０は、チャージポンプ１０に供給するクロック信号ＰＵＭＰＣＬＫを生成する。ここで、本実施形態では、発振回路２０が、生成するクロック信号ＰＵＭＰＣＬＫの周波数を所定の周波数範囲内で周期的に変動させる点に特徴がある。
【００２１】
図３は、クロック信号ＰＵＭＰＣＬＫの周波数の時間変化を示す図である。図３を参照して、発振回路２０によって生成されるクロック信号ＰＵＭＰＣＬＫの周波数は、平均的にはｆ０の周波数を示すが、上限周波数ｆ１および下限周波数ｆ２の範囲内で周期的に変化している。図３に示すように、周波数変動の周期は一定である必要はなく、変動幅も周期ごとに一定である必要はない。無論、一定周期で一定の振幅で周波数を変動させても構わない。さらに、図３では、周波数は連続的に変化しているが、離散的に、すなわち、複数の周波数を切り替えるようにしてもよい。このように、クロック信号ＰＵＭＰＣＬＫに揺らぎを与えることによって、発振回路２０の動作周波数に起因したＥＭＩノイズを低減させることができる。
【００２２】
再び図１を参照して、制御回路３０は、発振回路２０の出力をオン・オフ制御することによって、チャージポンプ１０の出力電圧ＶＯＵＴの所定レベルに制御するために設けられている。具体的に、制御回路３０は、チャージポンプ１０の出力電圧ＶＯＵＴを分圧する分圧回路３２と、比較器３１とを含む。
【００２３】
分圧回路３２は、一例として、直列接続された抵抗素子３３Ａ，３３Ｂによってチャージポンプ１０の出力電圧ＶＯＵＴを分圧する抵抗分圧回路である。比較器３１は、抵抗素子３３Ａ，３３Ｂの接続ノード３４の電圧（分圧電圧）と参照電圧Ｖｒｅｆとを比較する。比較器３１は、この比較結果に基づいて、制御信号としてイネーブル信号ＯＳＣＥＮを発振回路２０に出力する。
【００２４】
イネーブル信号ＯＳＣＥＮは、参照電圧Ｖｒｅｆが出力電圧ＶＯＵＴの分圧電圧を超えた場合に活性化する。発振回路２０は、イネーブル信号ＯＳＣＥＮが活性状態のとき発振動作を行い、イネーブル信号ＯＳＣＥＮが非活性状態のとき発振動作を停止するように構成される。発振回路２０が発振動作を停止することによって、すなわち、チャージポンプ１０へのクロック信号ＰＵＭＰＣＬＫの入力が停止することによって、チャージポンプ１０は昇圧動作を停止する。これによって、チャージポンプ１０の出力電圧ＶＯＵＴを一定レベルに調整することができる。
【００２５】
以上のとおり、第１の実施形態によれば、発振回路２０から出力されるクロック信号ＰＵＭＰＣＬＫの周波数を所定の変動範囲内で周期的に変化させることによって、発振回路２０の動作周波数帯におけるＥＭＩノイズを低減させることができる。
【００２６】
＜第２の実施形態＞
第２の実施形態では、図１の発振回路２０のより詳細な構成例について説明する。以下の例では発振回路２０Ａ，２０Ｂはリングオシレータによって構成される。そして、リングオシレータを構成する少なくとも１つの遅延要素の遅延時間を、所定の変動範囲内で周期的に変動させる。これによって、発振回路２０の発振周波数を所定の変動範囲内で周期的に変動させることができる。以下、図面を参照して具体的に説明する。
【００２７】
［発振回路の第１の構成例］
図４は、図１の発振回路の構成の一例を示すブロック図である。図４を参照して、第１の構成例の発振回路２０Ａは、リングオシレータ２３と、電源回路５０とを含む。
【００２８】
リングオシレータ２３は、複数の遅延要素がリング状に結合されることによって構成される。図４の例では、各遅延要素は、前段の遅延要素が出力するパルス信号を反転させて次段の遅延要素に出力する論理ゲートによって構成される。具体的に、初段の遅延要素ＬＧ０はＮＡＮＤゲートによって構成され、その次の段から最終段までのｎ個（ｎは偶数）の遅延要素ＬＧ１〜ＬＧｎの各々はインバータによって構成される。最終段の遅延要素ＬＧｎの出力は、クロック信号ＰＵＭＰＣＬＫとしてチャージポンプ１０に供給されるとともに、初段の遅延要素ＬＧ０（ＮＡＮＤゲート）に再び入力される。初段の遅延要素ＬＧ０（ＮＡＮＤゲート）には、さらに、制御回路３０からイネーブル信号ＯＳＣＥＮが入力される。イネーブル信号ＯＳＣＥＮが非活性状態（Ｌレベル）のとき、遅延要素ＬＧ０（ＮＡＮＤゲート）の出力はＨレベルに固定されるため、リングオシレータ２３の発振動作は停止する。
【００２９】
電源回路５０は、上記の複数の論理ゲートＬＧ０〜ＬＧｎのうちの少なくとも１つに動作電圧を供給する（図４の場合、全ての論理ゲートＬＧ０〜ＬＧｎに電源回路５０からの動作電圧が供給される）。電源回路５０は、出力する動作電圧を所定の変動範囲内で周期的に変動させる。これによって、この動作電圧によって動作する論理ゲートの遅延時間を所定の変動範囲内で周期的に変動させることができる。
【００３０】
より詳細には、電源回路５０は、三角波生成器６０と電圧ダウンコンバータ５１とを含む。三角波生成器６０は、第１の電圧と第２の電圧との間で周期的に変動する三角波を生成する。電圧ダウンコンバータ５１は、三角波の電圧レベルＶｒｅｆ＿ＶＤＤＯＳＣに応じて、与えられた電源電圧ＶＤＤを降下させることによって、論理ゲートＬＧ０〜ＬＧｎに供給する動作電圧ＶＤＤＯＳＣを生成する。
【００３１】
図５は、図４の電圧ダウンコンバータ５１の構成の一例を示す回路図である。図５を参照して、電圧ダウンコンバータ５１は、ＰＭＯＳ（P-channel  Metal  Oxide  Semiconductor）トランジスタ５２と、差動増幅器５３とを含む。
【００３２】
ＰＭＯＳトランジスタ５２のソースは電源ノード（電源電圧ＶＤＤ）に接続され、ドレインは差動増幅器５３の＋端子に接続される。差動増幅器５３の−端子には、三角波生成器６０の出力電圧Ｖｒｅｆ＿ＶＤＤＯＳＣが入力される。
【００３３】
上記の構成によれば、ＰＭＯＳトランジスタ５２のドレイン電圧は、三角波生成器６０の出力電圧Ｖｒｅｆ＿ＶＤＤＯＳＣに等しくなるようにフィードバック制御される。このドレイン電圧が動作電圧ＶＤＤＯＳＣとして論理ゲートＬＧ０〜ＬＧｎに供給される。
【００３４】
図６は、図４の三角波生成器６０の構成の一例を示す回路図である。図６を参照して、三角波生成器６０は、比較器６１，６２と、ＳＲフリップフロップ６３と、ＰＭＯＳトランジスタＰ１，Ｐ２と、インバータ６４と、定電流源６５〜６７と、コンデンサ６８とを含む。定電流源６５は定電流Ｉ＋ΔＩを流し、定電流源６６は定電流Ｉ−ΔＩを流し、定電流源６７は定電流Ｉを流す。
【００３５】
ＰＭＯＳトランジスタＰ１および定電流源６５は、外部電源電圧ＶＣＣが与えられる電源ノードと中間ノード６９との間に直列に接続される。同様にＰＭＯＳトランジスタＰ２および定電流源６６は、電源ノード（外部電源電圧ＶＣＣ）と中間ノード６９との間に直列に、かつＰＭＯＳトランジスタＰ１および定電流源６５の全体と並列に接続される。中間ノード６９と接地ノード（接地電圧ＧＮＤ）との間には、定電流源６７とコンデンサ６８とが並列に接続される。中間ノード６９は、さらに、比較器６１の＋端子と比較器６２の−端子とに接続される。比較器６１の−端子には参照電圧Ｖｒｅｆ１が入力され、比較器６２の＋端子には参照電圧Ｖｒｅｆ２が入力される。比較器６１の出力ノードはＳＲフリップフロップ６３のセット端子Ｓにされ、比較器６２の出力ノードはＳＲフリップフロップのリセット端子Ｒに入力される。ＳＲフリップフロップ６３の出力端子Ｑは、ＰＭＯＳトランジスタＰ１のゲートに接続されるとともに、インバータ６４を介してＰＭＯＳトランジスタＰ２のゲートに接続される。
【００３６】
図７は、図６の三角波生成器６０の動作を示すタイミング図である。図７では、上から順に、ＰＭＯＳトランジスタＰ１，Ｐ２のオン・オフ状態、中間ノード６９の電圧Ｖｒｅｆ＿ＶＤＤＯＳＣ（論理ゲートＬＧ０〜ＬＧｎに供給される動作電圧ＶＤＤＯＳＣに等しい）、およびクロック信号ＰＵＭＰＣＬＫの波形が示されている。以下、図６、図７を参照して、三角波生成器６０の動作について説明する。
【００３７】
中間ノード６９の電圧Ｖｒｅｆ＿ＶＤＤＯＳＣが参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２の間のレベルのとき、比較器６１，６２の出力はＬレベルとなる。この場合に、フリップフロップ６３はリセット状態であるとすれば、ＰＭＯＳトランジスタＰ１はオンし（ＯＮ）、ＰＭＯＳトランジスタＰ２はオフする（ＯＦＦ）。この結果、コンデンサ６８に流れ込む電流はΔＩとなるので、中間ノード６９の電圧Ｖｒｅｆ＿ＶＤＤＯＳＣは上昇する。
【００３８】
時刻ｔ１に（時刻ｔ３も同様）、中間ノード６９の電圧Ｖｒｅｆ＿ＶＤＤＯＳＣが参照電圧Ｖｒｅｆ１を超えると、比較器６１の出力がＨレベルになるので（比較器６２はＬレベルのまま）、フリップフロップ６３がセット状態に切り替わる。この結果、ＰＭＯＳトランジスタＰ１はオフし、ＰＭＯＳトランジスタＰ２はオンする。この場合、コンデンサ６８に流れ込む電流は−ΔＩとなるので、中間ノード６９の電圧Ｖｒｅｆ＿ＶＤＤＯＳＣは下降する。
【００３９】
時刻ｔ２に（時刻ｔ４も同様）、中間ノード６９の電圧Ｖｒｅｆ＿ＶＤＤＯＳＣが参照電圧Ｖｒｅｆ２を下回ると、比較器６２の出力がＨレベルになるので（比較器６１はＬレベルのまま）、フリップフロップ６３がリセット状態に切り替わる。この結果、ＰＭＯＳトランジスタＰ１はオンし、ＰＭＯＳトランジスタＰ２はオフする。この場合、コンデンサ６８に流れ込む電流はΔＩとなるので、中間ノード６９の電圧Ｖｒｅｆ＿ＶＤＤＯＳＣは上昇する。
【００４０】
以上の動作を繰り返すことによって、中間ノード６９の電圧Ｖｒｅｆ＿ＶＤＤＯＳＣは、参照電圧Ｖｒｅｆ１とＶｒｅｆ２との間で連続的に変化する三角波となる。論理ゲートＬＧ０〜ＬＧｎに供給される動作電圧ＶＤＤＯＳＣは、この中間ノード６９の電圧Ｖｒｅｆ＿ＶＤＤＯＳＣに連動する。したがって、この動作電圧ＶＤＤＯＳＣによって動作する発振回路２０Ａからは、図７に示すように周期が周期的かつ連続的に変動するクロック信号ＰＵＭＰＣＬＫを出力することができる。
【００４１】
なお、コンデンサ６８の容量をＣとすると、図７の時刻ｔ１から時刻ｔ２までの間において、単位時間当たりに減少する電圧の大きさはΔＩ／Ｃで与えられる。同様に、時刻ｔ２から時刻ｔ３までの間において、単位時間当たりに増加する電圧の大きさはΔＩ／Ｃで与えられる。したがって、時刻ｔ１から時刻ｔ２までの期間の長さ（時刻ｔ２から時刻ｔ３までの期間も同様）は、Ｃ×（Ｖｒｅｆ１−Ｖｒｅｆ２）／ΔＩで与えられる。
【００４２】
［発振回路の第２の構成例］
図８は、図１の発振回路の他の構成例を示すブロック図である。図８を参照して、第２の構成例の発振回路２０Ｂは、リングオシレータ２３と、カウンタ７０とを含む。カウンタ７０は、リングオシレータ２３から出力されるクロック信号ＰＵＭＰＣＬＫのパルス数をカウントする。カウンタ７０のカウント数は周期的にリセットされるものとする。なお、カウンタ７０によってクロック信号ＰＵＭＰＣＬＫのパルス数をカウントする場合、遅延要素ＬＧ０〜ＬＧｎのうちのどの遅延要素の出力パルスをカウントしても構わない。
【００４３】
リングオシレータ２３の構成は、図４と類似のものであるが、少なくとも一部の遅延要素の遅延量をカウンタ７０のカウント数に応じて変化させることができる点で図４のリングオシレータ２３と異なる（図８では最終段の遅延要素ＬＧｎの遅延量が変更可能になっている）。これによって、発振回路２０Ｂから出力されるクロック信号ＰＵＭＰＣＬＫの周波数を所定の変動範囲内で周期的に変動させることでき、結果として発振回路２０Ｂの動作周波数に対応するＥＭＩノイズを低減させることができる。
【００４４】
図９は、図８の最後段の遅延要素ＬＧｎの構成の具体例を示す回路図である。図９を参照して、遅延要素ＬＧｎは、ＣＭＯＳ（Complementary  MOS）インバータＩＮＶ１０と、カウンタ７０の出力ＣＯＵＮＴＯＵＴ（カウント数）に応じて電流量を変更可能な電流源回路７４と、コンデンサ７３とを含む。
【００４５】
ＣＭＯＳインバータＩＮＶ１０は、直列接続されたＰＭＯＳトランジスタ７１とＮＭＯＳ（N-channel  MOS）トランジスタ７２とを含む。コンデンサ７３は、図９のように、ＣＭＯＳインバータＩＮＶ１０の出力ノード（トランジスタ７１，７２の接続ノード）と接地ノード（接地電圧ＧＮＤ）との間に接続してもよいし、逆にＣＭＯＳインバータＩＮＶ１０の出力ノードと電源ノード（電源電圧ＶＤＤ）との間に接続してもよい。
【００４６】
電流源回路７４は、ＣＭＯＳインバータＩＮＶ１０の接地線７５に挿入される。すなわち、電流源回路７４は、ＮＭＯＳトランジスタ７２のソースと接地ノード（接地電圧ＧＮＤ）との間に接続される。電流源回路７４は、互いに並列接続された定電流源Ｉ１０，Ｉ１１，Ｉ１２，…と、定電流源Ｉ１０，Ｉ１１，Ｉ１２，…にそれぞれ対応するＮＭＯＳトランジスタＮＭ＜０＞，ＮＭ＜１＞，ＮＭ＜２＞，…とを含む。各ＮＭＯＳトランジスタは対応する定電流源と直列に接続され、カウンタ７０の出力ＣＯＵＮＴＯＵＴに応じてオンまたはオフに切り替わる。たとえば、カウンタ７０のカウント数が０のときは、トランジスタＮＭ＜０＞のみがオンとなるようにし、カウンタ７０のカウント数がｉのときは、ｉ＋１個のトランジスタＮＭ＜０＞〜ＮＭ＜ｉ＞がオンとなるようにする。
【００４７】
上記の構成によれば、ＣＭＯＳインバータＩＮＶ１０の出力がＨレベルからＬレベルに切り替わるときの遅延量をカウンタ７０のカウンタ数に応じて変化させることができる。具体的には、カウンタ７０のカウント数が増加するにつれて、遅延量が減少する。
【００４８】
図１０は、図９の変形例を示す回路図である。図１０に示すように、図９の電流源回路７４に代えて、ＣＭＯＳインバータＩＮＶ１０の電源線７７に電流源回路７６を設けてもよい。すなわち、電流源回路７６をＰＭＯＳトランジスタ７１のソースと電源ノード（電源電圧ＶＤＤ）との間に接続してもよい。
【００４９】
電流源回路７６は、図９の電流源回路７４と類似の構成を有し、互いに並列接続された定電流源Ｉ２０，Ｉ２１，Ｉ２２，…と、定電流源Ｉ２０，Ｉ２１，Ｉ２２，…にそれぞれ対応するＰＭＯＳトランジスタＰＭ＜０＞，ＰＭ＜１＞，ＰＭ＜２＞，…とを含む。各ＰＭＯＳトランジスタは対応する定電流源と直列に接続され、カウンタ７０の出力ＣＯＵＮＴＯＵＴに応じてオンまたはオフに切り替わる。たとえば、カウンタ７０のカウント数が０のときは、トランジスタＰＭ＜０＞のみがオンとなるようにし、カウンタ７０のカウント数がｉのときは、ｉ＋１個のトランジスタＰＭ＜０＞〜ＰＭ＜ｉ＞がオンとなるようにする。この構成によっても、ＣＭＯＳインバータＩＮＶ１０の出力がＬレベルからＨレベルに切り替わるときの遅延量をカウンタ７０のカウント数に応じて変化させることができる。
【００５０】
さらには、ＣＭＯＳインバータＩＮＶ１０の接地線７５および電源線７７の両方に、カウンタ７０の出力ＣＯＵＮＴＯＵＴ（カウント数）に応じて電流量を変更可能な電流源回路７４，７６をそれぞれ設けることもできる。この場合、ＣＭＯＳインバータＩＮＶ１０の出力がＬレベルからＨレベルに切り替わるときと、ＨレベルからＬレベルに切り替わるときの両方のタイミングで遅延量をカウンタのカウント数に応じて変化させることができる。たとえば、図８の論理ゲートＬＧ０〜ＬＧｎの各遅延量をｄとし、最終段の論理ゲートＬＧｎの遅延量がΔｄだけ変化したすれば、クロック信号ＰＵＭＰＣＬＫの周期は、（２×（ｎ＋１）×ｄ＋２×Δｄ）となる。すなわち、２×Δｄだけクロック信号ＰＵＭＰＣＬＫの周期を変化させることができる。
【００５１】
［効果］
以上の第２の実施形態によれば、チャージポンプ１０を駆動するためのクロック信号ＰＵＭＰＣＬＫを生成する発振回路２０Ａ，２０Ｂは、リングオシレータ２３によって構成される。このリングオシレータ２３を構成する少なくとも１つの遅延要素の遅延量を所定の変動範囲内で周期的に変動させることによって、クロック信号ＰＵＭＰＣＬＫの周波数を所定の変動範囲で周期的に変動させる（揺らぎを与える）ことが可能になる。この結果、発振回路２０Ａの動作周波数に対応するＥＭＩノイズを低減することができる。
【００５２】
＜第３の実施形態＞
第３の実施形態では、半導体装置に内蔵されるチャージポンプ型昇圧回路の第２の構成例について説明する。この昇圧回路は、複数のチャージポンプを並列接続し、各チャージポンプを駆動するための発振回路の動作周波数を所定の変動範囲で周期的に変動させるともに、同一時刻において各チャージポンプの動作周波数が異なるようにしたものである。これによって、発振回路２０Ａの動作周波数に対応するＥＭＩノイズをさらに低減することができる。
【００５３】
［昇圧回路の構成］
図１１は、第２のチャージポンプ型昇圧回路２の構成を示す回路図である。図１１を参照して、チャージポンプ型昇圧回路２は、チャージポンプ１０１，１０２（ＣＰ１，ＣＰ２）と、発振回路２００と、制御回路３０とを含む。
【００５４】
チャージポンプ１０１，１０２の各々の構成は、図１および図２で説明したチャージポンプ１０と同様の構成である。発振回路２００は、チャージポンプ１０１を駆動するためのクロック信号ＰＵＭＰＣＬＫ１と、チャージポンプ１０２を駆動するためのクロック信号ＰＵＭＰＣＬＫ２とを生成する。制御回路３０は、図１で説明したものと同様の構成であり、チャージポンプ１０１，１０２の出力電圧ＶＯＵＴに基づいて、発振回路２００の出力をオン・オフ制御するための制御信号としてイネーブル信号ＯＳＣＥＮを生成する。
【００５５】
図１１の場合、発振回路２００は、クロック信号ＰＵＭＰＣＬＫ１を生成する第１の発振回路２０１（ＲＯＳＣ１）と、クロック信号ＰＵＭＰＣＬＫ２を生成する第２の発振回路２０２（ＲＯＳＣ２）とを含む。発振回路２０１，２０２の構成は、たとえば、図４〜図１０で説明した発振回路２０Ａ，２０Ｂと同様であり、リングオシレータによって構成されている。図４〜図１０で説明したように、リングオシレータを構成する少なくとも１つの遅延要素の遅延量を所定の変動範囲内で周期的に変動させることによって、クロック信号ＰＵＭＰＣＬＫ１，ＰＵＭＰＣＬＫ２の発振周波数に対応するＥＭＩノイズを低減することができる。
【００５６】
ＥＭＩノイズをさらに低減するためには、同一時刻におけるクロック信号ＰＵＭＰＣＬＫ１の周波数とクロック信号ＰＵＭＰＣＬＫ２の周波数とが異なるようにする。たとえば、発振回路２０１，２０２の各々を構成する遅延要素の数を異ならせることによって、発振周波数を異ならせることができる。もしくは、同一構成の発振回路２０１，２０２を用いた場合には、周波数が増減するタイミングを異ならせるようにする（言い換えると、周波数ゆらぎの位相を異ならせる）。
【００５７】
図１２は、図１１の発振回路２００から出力されるクロック信号ＰＵＭＰＣＬＫ１，ＰＵＭＰＣＬＫ２の波形の一例を示す図である。図１２の例では、クロック信号ＰＵＭＰＣＬＫ１の周波数の変動周期と、クロック信号ＰＵＭＰＣＬＫ２の周波数の変動周期とは同じであるが、これらの周波数が変動するタイミングが変動周期の１／４だけずれている（すなわち、周波数ゆらぎの位相が９０°ずれている）。
【００５８】
［昇圧回路の動作例］
以下、本実施の形態によるＥＭＩノイズの低減効果についてシミュレーション結果に基づいて説明する。
【００５９】
図１３は、シミュレーションで用いたチャージポンプ型昇圧回路２Ａの回路図である。図１３を参照して、昇圧回路２Ａは、チャージポンプ１０１，１０２（ＣＰ１，ＣＰ２）と、発振回路２０Ａとを含む。制御回路３０は図示していない。チャージポンプ１０１は、コード用フラッシュメモリ９０に昇圧電圧を供給し、チャージポンプ１０２は、コード用フラッシュメモリ９１およびデータ用フラッシュメモリ９２に昇圧電圧を供給する。
【００６０】
発振回路２０Ａは、図４〜図６で説明した構成と同じものである。すなわち、発振回路２０Ａは、リングオシレータ２３と、電圧ダウンコンバータ５１と、三角波生成器６０とを含む。
【００６１】
リングオシレータ２３は、遅延要素として５個のＣＭＯＳインバータＬＧ０〜ＬＧ４とを含む。ＣＭＯＳインバータＬＧ２の出力は、クロック信号ＰＵＭＰＣＬＫ１としてチャージポンプ１０１に供給され、ＣＭＯＳインバータＬＧ４の出力はクロック信号ＰＵＭＰＣＬＫ２としてチャージポンプ１０２に供給される。このように、リングオシレータを構成する複数の遅延要素のうちの異なる遅延要素から、クロック信号ＰＵＭＰＣＬＫ１，ＰＵＭＣＬＫ２が取り出される。この結果、クロック信号ＰＵＭＰＣＬＫ１とＰＭＵＰＣＬＫ２とは位相が７２°ずれることになる。
【００６２】
さらに、図４〜図６で説明したように、ＣＭＯＳインバータＬＧ０〜ＬＧ４に供給される動作電圧は所定の変動範囲で周期的に変動するので、クロック信号ＰＵＭＰＣＬＫ１，ＰＵＭＰＣＬＫ２の周波数にはゆらぎが生じる。
【００６３】
図１４は、図１３のチャージポンプ１０１，１０２の動作による消費電流に対しＦＦＴ（Fast  Fourier  Transform）解析を実施したスペクトルを示す図である。図１５は、図１４の一部の拡大図である。図１５では、図１４の周波数２００ＭＨｚ〜３００ＭＨｚのスペクトル（破線の矩形で示された部分）が拡大して示されている。
【００６４】
図１３および図１４において、グラフＡ（比較例）は、動作電圧ＶＤＤＯＳＣを変動させずに一定にし、クロック信号ＰＵＭＰＣＬＫ１のみでチャージポンプ１０１，１０２の両方を駆動した場合である。グラフＢ（比較例）は、動作電圧ＶＤＤＯＳＣを変動させずに一定にし、クロック信号ＰＵＭＰＣＬＫ１のみでチャージポンプ１０１のみを駆動した場合である。グラフＣ（比較例）は、動作電圧ＶＤＤＯＳＣを変動させずに一定にしているが、位相をずらしたクロック信号ＰＵＭＰＣＬＫ１，ＰＵＭＰＣＬＫ２を出力したものである。グラフＤは本実施形態の場合である。
【００６５】
図１３および図１４に示すように、グラフＡとグラフＣとを比較すると、位相をずらした２つのクロック信号を用いてそれぞれ異なるチャージポンプを駆動するようにしたことで、ノイズピークを約１１ｄＢ減少できたことが実証された。グラフＣとグラフＤとを比較すると、各クロック信号の周波数にゆらぎを与えたことで、ノイズピークをさらに約８ｄＢ減少できたことが実証された。
【００６６】
［効果］
上記のとおり、複数のチャージポンプを設けて各チャージポンプに供給するクロック信号の位相をずらすとともに、クロックの周波数にゆらぎを与えることによって、発振回路の動作周波数に起因するＥＭＩノイズをさらに低減することが可能になる。なお、クロック信号の位相のずらし量と周波数ゆらぎの大きさは、昇圧回路全体もしくは昇圧回路の負荷回路を含めたシステム全体のノイズを解析することによって最適化するのが望ましい。
【００６７】
＜第４の実施形態＞
第４の実施形態では、半導体装置に内蔵されるチャージポンプ型昇圧回路の第３の構成例について説明する。第４の実施形態は、発振回路の出力をオン・オフ制御する場合において間欠動作周波数に対応するＥＭＩノイズを低減することを目的としている。第４の実施形態は、第１〜第３の実施形態のいずれとも組み合わせることができる。
【００６８】
図１６は、第３のチャージポンプ型昇圧回路３の構成例を示すブロック図である。図１６の昇圧回路３は、制御回路３０と発振回路２０との間に遅延回路８０が設けられている点で図１の昇圧回路１と異なる。遅延回路８０は、制御回路３０から出力されたイネーブル信号ＯＳＣＥＮを遅延させ、遅延イネーブル信号ＤＯＳＣＥＮを発振回路２０に供給する。これにより、発振回路２０の出力のオン・オフ制御（すなわち、発振回路２０の間欠動作）に遅延が生じる。さらに、遅延回路８０の遅延量を所定の変動範囲内で周期的に変動させるようにすることによって、発振回路２０の間欠動作の周波数に対応したＥＭＩノイズを低減させる。
【００６９】
より詳細には、遅延回路８０は、制御回路３０から出力されたイネーブル信号ＯＳＣＥＮのパルス数をカウントするカウンタ８２と、カウンタ８２の出力ＣＯＵＮＴＯＵＴに応じて遅延量が変化する可変遅延部８１とを含む。カウンタ８２のカウント数は周期的にリセットされるものとする。図１６のその他の構成は図１と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００７０】
図１７は、図１６の可変遅延部８１のより詳細な構成例を示す回路図である。図１６および図１７を参照して、可変遅延部８１は、直列接続されたインバータＩＮＶ１１〜ＩＮＶ１６によって構成される遅延部と、セレクタ８６とを含む。セレクタ８６は、カウンタ８２の出力（カウント数）に応じて、ノード８３およびインバータＩＮＶ１１〜ＩＮＶ１６の複数の接続ノード８４，８５からなるノード群８３，８４，８５のうちの１つを選択し、選択したノードを通過する信号を遅延イネーブル信号ＤＯＳＣＥＮとして発振回路２０に供給する。これにより、セレクタ８６のカウント数に応じて可変遅延部８１の遅延量が変更可能になる。
【００７１】
図１８は、図１６のチャージポンプ１０の出力電圧の分圧電圧の波形の一例を示す図である。図１８では、チャージポンプ１０には、一定の消費電流の負荷が接続されているものとする。時刻ｔ１から時刻ｔ５までのは遅延回路８０の遅延量はほぼ０であるとし、時刻ｔ５から時刻ｔ１１までは遅延回路８０の遅延量がＴｄ１に設定されているとする。
【００７２】
図１６および図１８を参照して、時刻ｔ１において発振回路２０は動作状態に切り替わり、チャージポンプ１０の出力電圧が増加し始める。時刻ｔ２においてチャージポンプ１０の出力電圧ＶＯＵＴの分圧電圧が参照電圧Ｖｒｅｆを超える。ただし、制御回路３０の反応には遅れがあるために、時刻ｔ２から制御回路３０の反応時間Ｔｒが経過した時刻ｔ３に発振回路２０は停止状態に切り替わる。
【００７３】
次の時刻ｔ４においてチャージポンプ１０の出力電圧ＶＯＵＴの分圧電圧が参照電圧Ｖｒｅｆ以下となる。この結果、時刻ｔ４から制御回路３０の反応時間Ｔｒが経過した時刻ｔ５に発振回路２０は動作状態に切り替わる。
【００７４】
このように、チャージポンプ１０に消費電流が一定の負荷が接続されている場合には、周期ＣＹ１に対応する間欠周波数で発振回路２０はオン・オフを繰り返すことになり、この間欠周波数に対応するＥＭＩノイズが問題となる。そこで、遅延回路８０によって発振回路２０が動作を開始および停止するタイミングをさらに遅らせるようにするとともに、遅延回路８０の遅延時間Ｔｄ１を変動させる。
【００７５】
具体的に時刻ｔ５において発振回路２０は動作状態に切り替わり、チャージポンプ１０の出力電圧が増加し始める。時刻ｔ６においてチャージポンプ１０の出力電圧ＶＯＵＴの分圧電圧が参照電圧Ｖｒｅｆを超える。この結果、時刻ｔ６から制御回路の反応時間Ｔｒと遅延回路８０の遅延時間Ｔｄ１とが経過した時刻ｔ８に、発振回路２０は停止状態に切り替わる。
【００７６】
次の時刻ｔ９においてチャージポンプの出力電圧ＶＯＵＴの分圧電圧が参照電圧Ｖｒｅｆ以下となる。この結果、時刻ｔ９から制御回路の反応時間Ｔｒと遅延回路８０の遅延時間Ｔｄ１とが経過した時刻ｔ１１に、発振回路２０は動作状態に切り替わる。
【００７７】
以上のように発振回路２０がオン・オフを繰り返す周期ＣＹ２は、遅延回路８０の遅延時間Ｔｄ１に対応する時間だけ延ばすことができる。そして、この遅延時間Ｔｄ１を変動させることによって、発振回路２０の間欠動作に起因したＥＭＩノイズを低減させることができる。さらに上記の方法によれば、遅延時間Ｔｄ１の設定を、クロック信号ＰＵＭＰＣＬＫの周期によらずに任意に行うことができるというメリットがある。
【００７８】
＜第５の実施形態＞
第４の実施形態の場合、遅延回路８０の遅延時間Ｔｄ１を変動させたときに、チャージポンプ１０の出力電圧ＶＯＵＴの下限値が変動するという問題がある。具体的には、図１８に示すように、第１周期ＣＹ１では、出力電圧ＶＯＵＴの分圧電圧の下限値は電圧ＶＬ１であったのに対し、第２周期ＣＹ２では、出力電圧ＶＯＵＴの分圧電圧の下限値が電圧ＶＬ２まで低下する。第５の実施形態で説明する第４のチャージポンプ型昇圧回路４はこの点を改良したものである。第５の実施形態は、第１〜第３の実施形態のいずれとも組み合わせることができる。
【００７９】
図１９は、第４のチャージポンプ型昇圧回路４の構成例を示すブロック図である。図１９の昇圧回路４は、カウンタ８２のカウント数に応じてチャージポンプ１０の出力電圧ＶＯＵＴの検出レベルを変更する点で、図１６の昇圧回路３と異なる。具体的には、制御回路３０Ａの構成が図１６の制御回路３０と異なる。
【００８０】
図２０は、図１９の制御回路３０Ａのより詳細な構成例を示す回路図である。図２０の制御回路３０Ａは、分圧回路３５とセレクタ３８をさらに含む点で図１および図１６の制御回路３０と異なる。分圧回路３５は、直列接続された複数の抵抗素子３６Ａ〜３６Ｄによって元となる参照電圧Ｖｒｅｆ０を分圧する。セレクタ３８は、カウンタ８２の出力ＣＯＵＮＴＯＵＴに基づいて、分圧回路３５によって生成された複数の分圧電圧および元となる参照電圧Ｖｒｅｆ０のうち１つ選択し、選択した電圧を参照電圧Ｖｒｅｆとして比較器３１に出力する。これによって参照電圧Ｖｒｅｆをカウンタ８２のカウント数に応じて変更することができる。
【００８１】
図２１は、図１９のチャージポンプ１０の出力電圧波形の一例を示す図である。図２１の波形図は図１８の波形図に対応するものである。
【００８２】
図１８に示すように、第１周期ＣＹ１における参照電圧ＶｒｅｆＡとする。第２周期ＣＹ２では、遅延回路８０による遅延時間Ｔｄ１の分だけ発振回路２０の反応が遅れるので、参照電圧をより高い値であるＶｒｅｆＢに変更する。これによって、チャージポンプ１０の出力電圧ＶＯＵＴの下限値をほぼ同じ電圧レベルに維持することができる。図２１の場合には、出力電圧ＶＯＵＴの分圧電圧の下限値が電圧ＶＬで一定になっている。このように、遅延回路８０の遅延時間を延ばすにつれて、チャージポンプ１０の出力電圧ＶＯＵＴの分圧電圧と比較するための参照電圧Ｖｒｅｆをより高い値に変更する。
【００８３】
上記のとおり、第５の実施形態によれば、発振回路２０の間欠動作に起因したＥＭＩノイズを低減することができるとともに、チャージポンプ１０の出力電圧ＶＯＵＴの下限値を一定に保つことができるという効果がある。
【００８４】
＜第４の実施形態の変形例＞
図２２は、図１７の可変遅延部８１の変形例８１Ａを示す回路図である。図２２の可変遅延部８１Ａは、制御回路３０から出力されるイネーブル信号ＯＳＣＥＮがＨレベルからＬレベルに変化するときのみ（すなわち、活性状態から非活性状態に変化するときのみ）、その変化するタイミングを遅延させるようにしたものである。これによって、チャージポンプ１０の出力電圧ＶＯＵＴの下限値を一定に保ちながら、遅延回路８０の遅延時間を変動させることが可能になる。
【００８５】
具体的には、図２２に示すように、可変遅延部８１Ａは、ＯＲゲートをさらに含む点で図１７の可変遅延部８１と異なる。ＯＲゲート８７は、セレクタ８６の出力信号とイネーブル信号ＯＳＣＥＮとの論理和を遅延イネーブル信号ＤＯＳＣＥＮとして発振回路２０に出力する。これによってイネーブル信号ＯＳＣＥＮがＬレベルからＨレベルに変化するとき（すなわち、非活性状態から活性状態に変化するとき）は、ほぼ遅延時間が生じずに遅延イネーブル信号ＤＯＳＣＥＮもＬレベルからＨレベルに変化する。
【００８６】
＜半導体装置の例＞
図２３は、チャージポンプ型昇圧回路を内蔵した半導体装置の一例を示すブロック図である。図２３の半導体装置は、フラッシュメモリを内蔵したマイクロコンピュータである。チャージポンプ型昇圧回路によって生成される昇圧電圧は、フラッシュメモリの書換え（プログラミング（書き込み）およびイレーズ（消去））時に使用される。
【００８７】
具体的に、図２３を参照して、半導体装置３００は、中央処理装置（ＣＰＵ）３０１と、ＲＡＭ（Random  Access  Memory）３０２と、ＲＯＭ（Read  Only  Memory）３０３と、フラッシュメモリ３１０と、データやアドレスを転送するバス３０８と、システムコントローラ３０４と、メインクロック回路３０６と、メイン電源回路３０７と、その他の周辺回路３０５とを含む。
【００８８】
中央処理装置３０１は、フラッシュメモリ３１０に格納されているプログラムを順次実行し、半導体装置３００全体の動作制御を行なう。システムコントローラ３０４は、データ処理装置全体の動作を制御する。メインクロック回路３０６は、半導体装置３００の動作クロックを発生させる。メイン電源回路３０７は、外部供給電源電圧ＶＣＣを降圧して内部動作電圧ＶＤＤなどを生成して中央処理装置３０１などへ供給する。
【００８９】
フラッシュメモリ３１０は、フラッシュメモリアレイ３１４と、インタフェース回路３１１と、センスアンプ３１２と、Ｙデコーダ３１３と、Ｘデコーダ３１５と、昇圧回路３１７と、シーケンサ３１６とを含む。
【００９０】
フラッシュメモリアレイ３１４は、複数のフラッシュメモリセルが行列状に配置される。インタフェース回路３１１は、中央処理装置３０１からバス３０８を介してフラッシュメモリアレイ３１４のアドレスおよびライトデータ（プログラムデータ）を受けるとともに、中央処理装置３０１へバス３０８を介してフラッシュメモリアレイ３１４からの読出しデータを出力する。センスアンプ３１２は、フラッシュメモリアレイ３１４から読出された信号を参照信号と比較することによって、読出しデータを出力する。Ｙデコーダ３１３は、カラムアドレスをデコードして、フラッシュメモリアレイ３１４内のリード、プログラム、またはイレーズの対象となる列を選択する。Ｘデコーダ３１５は、ロウアドレスをデコードして、フラッシュメモリアレイ３１４内のリード、プログラム、またはイレーズの対象となる行を選択する。
【００９１】
昇圧回路３１７は、フラッシュメモリアレイ３１４のメモリセルのプログラム時およびイレーズ時に使用する昇圧電圧ＶＯＵＴを生成する。昇圧回路３１７には、第１〜第５の実施形態で説明した昇圧回路１〜４のいずれかが複数設けられている。これにより、ＥＭＩノイズを低減することができる。昇圧回路３１７の動作は、中央処理装置３０１の指令に基づいてシーケンサ３１６によって制御される。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００９３】
１〜４，３１７  チャージポンプ型昇圧回路、１０，１０１，１０２  チャージポンプ、２０，２０Ａ，２０Ｂ，２００，２０１，２０２  発振回路、２３  リングオシレータ、３０，３０Ａ  制御回路、３１  比較器、３２  分圧回路、５０  電源回路、５１  電圧ダウンコンバータ、６０  三角波生成器、７０，８２  カウンタ、７４，７６  電流源回路、７５  接地線、７７  電源線、８０  遅延回路、８１，８１Ａ  可変遅延部、３００  半導体装置、３１４  フラッシュメモリアレイ、ＯＳＣＥＮ  イネーブル信号（制御信号）、ＤＯＳＣＥＮ  遅延イネーブル信号、ＬＧ０，ＬＧ１〜ＬＧｎ  遅延要素（論理ゲート）、ＰＵＭＰＣＬＫ，ＰＵＭＰＣＬＫ１，ＰＵＭＰＣＬＫ２  クロック信号、Ｖｒｅｆ  参照電圧。
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図４】
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