(57)【要約】      （修正有）【課題】誤点弧の抑制を可能とする半導体装置を提供する。【解決手段】セル領域と、ゲート配線領域と、セル領域とゲート配線領域との間に設けられたミラークランプ回路領域とを備える。ミラークランプ回路領域はｎ型の第１のソース領域１２と、ｎ型の第１のドレイン領域１４と、第１のゲート絶縁膜１６と、第１のゲート電極１８と、第１のソース領域１２に電気的に接続されたｐ型の第２のソース領域２０と、ｐ型の第２のドレイン領域２２と、第２のゲート絶縁膜２４と、第１のゲート電極１８と電気的に接続された第２のゲート電極２４とを有す。セル領域は、第２のドレイン領域２２に電気的に接続されたｎ型のソース領域３２と、ｐ型のベース領域３４と、ｎ型のドリフト領域３６と、第３のゲート絶縁膜４０と、第１のソース領域及１２び第２のソース領域２０に電気的に接続された第３のゲート電極４２と、を有する。【選択図】図３
2016174033.tif 000002
【特許請求の範囲】
【請求項１】
セル領域と、ゲート配線領域と、前記セル領域と前記ゲート配線領域との間に設けられるミラークランプ回路領域と、を備える半導体装置であって、
前記ミラークランプ回路領域は、
第１の面と第２の面を備えるＳｉＣ基板と、
前記ＳｉＣ基板内の前記第１の面に設けられたｎ型の第１のソース領域と、
前記ＳｉＣ基板内の前記第１の面に設けられたｎ型の第１のドレイン領域と、
前記第１のソース領域と前記第１のドレイン領域との間の前記第１の面上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に設けられる第１のゲート電極と、
前記ＳｉＣ基板内の前記第１の面に設けられ、前記第１のソース領域に電気的に接続されたｐ型の第２のソース領域と、
前記ＳｉＣ基板内の前記第１の面に設けられたｐ型の第２のドレイン領域と、
前記第２のソース領域と前記第２のドレイン領域との間の前記第１の面上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられ、前記第１のゲート電極と電気的に接続された第２のゲート電極と、を有し、
前記セル領域は、
前記ＳｉＣ基板内の前記第１の面に設けられ、前記第２のドレイン領域に電気的に接続されたｎ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域と前記第２の面との間に設けられたｐ型の第２のＳｉＣ領域と、
前記第２のＳｉＣ領域と前記第２の面との間に設けられたｎ型の第３のＳｉＣ領域と、
前記第２のＳｉＣ領域上に設けられた第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に設けられ、前記第１のソース領域及び前記第２のソース領域に電気的に接続された第３のゲート電極と、を有する半導体装置。
【請求項２】
前記第１の面上に設けられ、前記第２のドレイン領域及び前記第１のＳｉＣ領域に電気的に接続された第１の電極と、
前記第１の面上に設けられ、前記第１のゲート電極及び前記第２のゲート電極に電気的に接続された第２の電極と、
前記第１の面上に設けられ、前記第１のドレイン領域に電気的に接続された第３の電極と、
前記第１の面上に設けられ、前記第３のゲート電極に接続された第４の電極と、
前記第２の面に接して設けられた第５の電極と、を更に備える請求項１記載の半導体装置。
【請求項３】
前記ゲート配線領域に設けられ、前記第２の電極と、前記第１のゲート電極及び前記第２のゲート電極とを、電気的に接続する第１のゲート電極配線と、
前記ゲート配線領域に設けられ、前記第３の電極と、前記第１のドレイン領域とを電気的に接続する第２のゲート電極配線と、を更に備える請求項２記載の半導体装置。
【請求項４】
前記第１のゲート電極と前記第３のＳｉＣ領域との間に、前記第２のＳｉＣ領域に接続されたｐ型の第１のウェル領域が設けられた請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項５】
前記第２のゲート電極と前記第１のウェル領域との間にｎ型の第２のウェル領域を、更に備える請求項４記載の半導体装置。
【請求項６】
前記ＳｉＣ基板の前記第２の面に前記第３のＳｉＣ領域よりもｎ型不純物濃度の高い第４のＳｉＣ領域を、更に備える請求項１乃至請求項５いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失且つ高温動作可能な半導体デバイスを実現することができる。
【０００３】
例えば、ＳｉＣを用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、Ｓｉを用いたバイポーラデバイスと比較して、低いオン抵抗、速いスイッチング速度が実現できる。したがって、例えば、インバータ回路のスイッチングデバイスとして優れた性能を発揮する。
【０００４】
インバータ回路においてはｄＶ／ｄｔが大きくなることにより、オフ側のスイッチングデバイスのゲート電位が上昇し、スイッチングデバイスが意図せずオン動作する誤点弧という問題がある。誤点弧を抑制するために、ミラークランプ回路を用いて、スイッチングデバイスのオフ時にゲートとソース間を短絡させ、ゲート電位の上昇を抑える方法がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−８８５５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、誤点弧の抑制を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、セル領域と、ゲート配線領域と、前記セル領域と前記ゲート配線領域との間に設けられるミラークランプ回路領域と、を備える半導体装置であって、前記ミラークランプ回路領域は、第１の面と第２の面を備えるＳｉＣ基板と、前記ＳｉＣ基板内の前記第１の面に設けられたｎ型の第１のソース領域と、前記ＳｉＣ基板内の前記第１の面に設けられたｎ型の第１のドレイン領域と、前記第１のソース領域と前記第１のドレイン領域との間の前記第１の面上に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられる第１のゲート電極と、前記ＳｉＣ基板内の前記第１の面に設けられ、前記第１のソース領域に電気的に接続されたｐ型の第２のソース領域と、前記ＳｉＣ基板内の前記第１の面に設けられたｐ型の第２のドレイン領域と、前記第２のソース領域と前記第２のドレイン領域との間の前記第１の面上に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられ、前記第１のゲート電極と電気的に接続された第２のゲート電極と、を有し、前記セル領域は、前記ＳｉＣ基板内の前記第１の面に設けられ、前記第２のドレイン領域に電気的に接続されたｎ型の第１のＳｉＣ領域と、前記第１のＳｉＣ領域と前記第２の面との間に設けられたｐ型の第２のＳｉＣ領域と、前記第２のＳｉＣ領域と前記第２の面との間に設けられたｎ型の第３のＳｉＣ領域と、前記第２のＳｉＣ領域上に設けられた第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に設けられ、前記第１のソース領域及び前記第２のソース領域に電気的に接続された第３のゲート電極と、を有する。
【図面の簡単な説明】
【０００８】
【図１】実施形態の半導体装置のレイアウト図。
【図２】実施形態の半導体装置の回路図。
【図３】実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【００１０】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１１】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。
【００１２】
本明細書中、「ＳｉＣ基板」とは、例えば、基板上にエピタキシャル成長により形成されたＳｉＣ層も含む概念である。
【００１３】
本実施形態の半導体装置は、セル領域と、ゲート配線領域と、セル領域とゲート配線領域との間に設けられるミラークランプ回路領域と、を備える半導体装置であって、ミラークランプ回路領域は、第１の面と第２の面を備えるＳｉＣ基板と、ＳｉＣ基板内の第１の面に設けられたｎ型の第１のソース領域と、ＳｉＣ基板内の第１の面に設けられたｎ型の第１のドレイン領域と、第１のソース領域と第１のドレイン領域との間の第１の面上に設けられた第１のゲート絶縁膜と、第１のゲート絶縁膜上に設けられる第１のゲート電極と、ＳｉＣ基板内の第１の面に設けられ、第１のソース領域に電気的に接続されたｐ型の第２のソース領域と、ＳｉＣ基板内の第１の面に設けられたｐ型の第２のドレイン領域と、第２のソース領域と第２のドレイン領域との間の第１の面上に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜上に設けられ、第１のゲート電極と電気的に接続された第２のゲート電極と、を有し、セル領域は、ＳｉＣ基板内の第１の面に設けられ、第２のドレイン領域に電気的に接続されたｎ型の第１のＳｉＣ領域と、第１のＳｉＣ領域と第２の面との間に設けられたｐ型の第２のＳｉＣ領域と、第２のＳｉＣ領域と第２の面との間に設けられたｎ型の第３のＳｉＣ領域と、第２のＳｉＣ領域上に設けられた第３のゲート絶縁膜と、第３のゲート絶縁膜上に設けられ、第１のソース領域及び第２のソース領域に電気的に接続された第３のゲート電極と、を有する。
【００１４】
図１は、本実施形態の半導体装置のレイアウト図である。本実施形態の半導体装置はＳｉＣを用いた縦型のＭＯＳＦＥＴである。
【００１５】
図１は、本実施形態のＭＯＳＦＥＴ１００を上面から見たレイアウト図である。ＭＯＳＦＥＴ１００は、ＳｉＣ基板１０を用いて形成される。ＭＯＳＦＥＴ１００は、セル領域１００ａ、ゲート配線領域１００ｂ、ミラークランプ回路領域１００ｃ、基準配線領域１００ｄ、終端領域１００ｅを備える。
【００１６】
セル領域１００ａは、縦型のＭＯＳＦＥＴのセルが複数規則的に配列される領域である。各セルの形状、配置は特に限定されるものではない。
【００１７】
ゲート配線領域１００ｂは、ゲート信号を伝搬するゲート信号配線（第１のゲート配線）１と、ゲート電圧のハイレベルを伝搬するゲート電圧配線（第２のゲート配線）２を備える。
【００１８】
ミラークランプ回路領域１００ｃは、セル領域１００ａとゲート配線領域１００ｂとの間に設けられる。ミラークランプ回路領域１００ｃでは、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを用いて、ミラークランプ回路が構成される。
【００１９】
基準配線領域１００ｄは、ミラークランプ回路領域１００ｃとの間にセル領域１００ａを挟んで設けられる。基準配線領域１００ｄには、ＭＯＳＦＥＴ１００外に接続されるゲート駆動回路のパルスジェネレータの基準電位を取り出すための基準配線３を備える。
【００２０】
ＭＯＳＦＥＴ１００の上面には、ソース電極（第１の電極）４、ゲート信号パッド（第２の電極）５、ゲート電圧パッド（第３の電極）６、基準電位パッド（第４の電極）７を備えている。ＳｉＣ基板１０上に、ソース電極（第１の電極）４、ゲート信号パッド（第２の電極）５、ゲート電圧パッド（第３の電極）６、基準電位パッド（第４の電極）７を備えている。また、ＭＯＳＦＥＴ１００の下面には図示しないドレイン電極（第５の電極）が設けられている。
【００２１】
ソース電極４には、ソース電圧が印加される。ゲート信号パッド５にはゲート信号が入力される。ゲート電圧パッド６には、ゲート電圧のハイレベルが印加される。基準電位パッド７からは、外付けされるゲート駆動回路のパルスジェネレータの基準電位が出力される。ドレイン電極にはドレイン電圧が印加される。
【００２２】
ゲート信号パッド５は、ゲート信号配線１に接続される。ゲート電圧パッド６は、ゲート電圧配線２に接続される。基準電位パッド７は、基準配線３に接続される。
【００２３】
終端領域１００ｅは、ＳｉＣ基板１０の最外周部に設けられる。終端領域１００ｅの内側に沿って、ソース電極４が設けられる。
【００２４】
図２は、本実施形態の半導体装置の回路図である。ＭＯＳＦＥＴ１００は、ＳｉＣの縦型ＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳ）と、ＳｉＣのｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）及びｎ型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）が、同一のＳｉＣ基板１０上に形成されている。
【００２５】
ＳｉＣ−ＭＯＳが、セル領域１００ａに形成される。ＰＭＯＳとＮＭＯＳが、ミラークランプ回路領域１００ｃに形成される。
【００２６】
ＭＯＳＦＥＴ１００は、５つの端子を備える。５つの端子は、ソース電極（Ｓｏｕｒｃｅ：第１の電極）４、ゲート信号パッド（Ｇａｔｅ  Ｓｉｇｎａｌ：第２の電極）５、ゲート電圧パッド（Ｇａｔｅ  Ｖｏｌｔａｇｅ：第３の電極）６、基準電位パッド（Ｒｅｆｅｒｎｃｅ：第４の電極）７、ドレイン電極（第５の電極）８である。ソース電極４、ゲート信号パッド５、ゲート電圧パッド６、基準電位パッド７、ドレイン電極８は金属である。
【００２７】
ＰＭＯＳとＮＭＯＳが、互いのソースが接続するよう直列接続される。ＰＭＯＳとＮＭＯＳの双方のゲートにゲート信号パッド５が接続される。ＰＭＯＳとＮＭＯＳのソースがＳｉＣ−ＭＯＳのゲートに接続される。ＳｉＣ−ＭＯＳのゲートが、基準電位パッド７に接続される。
【００２８】
ＰＭＯＳのドレインとＳｉＣ−ＭＯＳのソースがソース電極４に接続される。ＮＭＯＳのドレインがゲート電圧パッド６に接続される。ＳｉＣ−ＭＯＳのドレインがドレイン電極８に接続される。
【００２９】
ゲート信号パッド５にハイレベルが印加されると、ＮＭＯＳがオン動作、ＰＭＯＳがオフ動作する。ＳｉＣ−ＭＯＳのゲートにゲート電圧のハイレベルが印加され、ＳｉＣ−ＭＯＳがオン動作する。
【００３０】
一方、ゲート信号パッド５にローレベルが印加されると、ＮＭＯＳがオフ動作、ＰＭＯＳがオン動作する。ＳｉＣ−ＭＯＳのゲートがＰＭＯＳを経由してソースに短絡され、ＳｉＣ−ＭＯＳがオフ動作する。
【００３１】
基準電位パッド７からは、パルスジェネレータの基準電位となるＳｉＣ−ＭＯＳのゲートのゲート電位が出力される。
【００３２】
図３は、本実施形態の半導体装置の模式断面図である。
【００３３】
ＭＯＳＦＥＴ１００は、ＳｉＣ基板１０を用いて形成されている。同一のＳｉＣ基板１０に、ＭＯＳＦＥＴ１００は、セル領域１００ａ、ゲート配線領域１００ｂ、ミラークランプ回路領域１００ｃ、基準配線領域１００ｄが形成される。
【００３４】
ＳｉＣ基板１０は、第１の面と、第２の面とを備える。図３中、第１の面とはＳｉＣ基板１０の上側の面である。また、図３中、第２の面とはＳｉＣ基板１０の下側の面である。
【００３５】
ＭＯＳＦＥＴ１００は、ミラークランプ回路領域１００ｃに、ｎ型の第１のソース領域１２、ｎ型の第１のドレイン領域１４、第１のゲート絶縁膜１６、第１のゲート電極１８、ｐ型の第２のソース領域２０、ｐ型の第２のドレイン領域２２、第２のゲート絶縁膜２４、第２のゲート電極２６、ｐ型の第１のウェル領域２８、及び、ｎ型の第２のウェル領域３０を備える。
【００３６】
ＭＯＳＦＥＴ１００は、セル領域に、ｎ＋型のソース領域（第１のＳｉＣ領域）３２、ｐ型のベース領域（第２のＳｉＣ領域）３４、ｎ−型のドリフト領域（第３のＳｉＣ領域）３６、ｎ＋型のドレイン領域（第４のＳｉＣ領域）３８、第３のゲート絶縁膜４０、及び、第３のゲート電極４２を備える。
【００３７】
ｐ型の第１のウェル領域２８及びｐ型のベース領域３４には、図示しないオーミックコンタクトにより電位が印加される。オーミックコンタクトは図示しないｐ＋領域上に設けられる。ｎ型の第２のウェル領域３０には、図示しないオーミックコンタクトにより電位が印加される。オーミックコンタクトは図示しないｎ＋領域上に設けられる。
【００３８】
ＭＯＳＦＥＴ１００は、ゲート配線領域１００ｂに、ゲート信号配線（第１のゲート配線）１、ゲート電圧配線（第２のゲート配線）２、及び、フィールド酸化膜４４を備える。、ゲート配線領域１００ｂには、ｐ型の第１のウェル領域２８が設けられる。
【００３９】
ＭＯＳＦＥＴ１００は、基準配線領域１００ｄに、基準配線３及びフィールド酸化膜４６を備える。基準配線領域１００ｄには、ｐ型の第１のウェル領域２８が設けられる。
【００４０】
ＭＯＳＦＥＴ１００は、第１の面側に、ソース電極（Ｓｏｕｒｃｅ：第１の電極）４、ゲート信号パッド（Ｇａｔｅ  Ｓｉｇｎａｌ：第２の電極）５、ゲート電圧パッド（Ｇａｔｅ  Ｖｏｌｔａｇｅ：第３の電極）６、基準電位パッド（Ｒｅｆｅｒｎｃｅ：第４の電極）７を備える。また、第２の面に接するドレイン電極（第５の電極）８を備える。
【００４１】
第１のソース領域１２、第１のドレイン領域１４は、第１の面に設けられる。第１のゲート絶縁膜１６は、第１のソース領域１２と第１のドレイン領域１４との間の第１の面上に設けられる。第１のゲート電極１８は、第１のゲート絶縁膜１６上に設けられる。第１のソース領域１２、第１のドレイン領域１４、及び、第１のゲート電極１８がＮＭＯＳの構成要素となる。
【００４２】
第１のゲート絶縁膜１６は、第１のウェル領域２８上に設けられる。第１のウェル領域２８は、第１のゲート電極１８とドリフト領域３６との間に設けられる。第１のウェル領域２８は、ベース領域３４に接続される。
【００４３】
第２のソース領域２０、第２のドレイン領域２２は、第１の面に設けられる。第２のゲート絶縁膜２４は、第２のソース領域２０と第２のドレイン領域２２との間の第１の面上に設けられる。第２のゲート電極２６は、第２のゲート絶縁膜２４上に設けられる。第２のソース領域２０、第２のドレイン領域２２、及び、第２のゲート電極２６がＰＭＯＳの構成要素となる。
【００４４】
第２のゲート絶縁膜２４は、第２のウェル領域３０上に設けられる。第２のウェル領域３０は、第２のゲート電極２６と第１のウェル領域２８との間に設けられる。
【００４５】
ミラークランプ回路におけるラッチアップ抑制の観点から、セル領域のベース領域３４の深さが、第１のウェル領域２８の深さよりも深いことが望ましい。セル領域の耐圧が低下し、ラッチアップが抑制される。また、ラッチアップ抑制の観点から、ミラークランプ回路領域の第１のウェル領域２８の深さ≦ゲート配線領域の第１のウェル領域２８の深さ≦基準配線領域の第１のウェル領域２８の深さ＜セル領域のベース領域３４の深さの関係を充足することが好ましい。
【００４６】
第２のソース領域２０は、第１のソース領域１２に電気的に接続される。また、第２のゲート電極２６は、第１のゲート電極１８に電気的に接続される。
【００４７】
ソース領域３２は、第１の面に設けられる。ベース領域３４は、ソース領域３２と第２の面との間に設けられる。ドリフト領域３６は、ベース領域３４と第２の面との間に設けられる。ドレイン領域３８は、第２の面に設けられる。第３のゲート絶縁膜４０は、ベース領域３４上に設けられる。第３のゲート電極４２は、第３のゲート絶縁膜４０上に設けられる。ソース領域３２、ベース領域３４、ドリフト領域３６、ドレイン領域３８、第３のゲート絶縁膜４０、及び、第３のゲート電極４２が、ＳｉＣ−ＭＯＳの構成要素となる。
【００４８】
ソース領域３２は、第２のドレイン領域２２に電気的に接続される。ソース領域３２及び第２のドレイン領域２２は、ソース電極４に接続される。第３のゲート電極４２は、第１のソース領域１２及び第２のソース領域２０に電気的に接続される。
【００４９】
ゲート信号配線１及びゲート電圧配線２は、フィールド酸化膜４４上に設けられる。ゲート信号配線１及びゲート電圧配線２は、例えば、金属である。
【００５０】
ゲート信号配線１は、ゲート信号パッド５と、第１のゲート電極１８及び第２のゲート電極２６を、電気的に接続する。ゲート電圧配線２は、ゲート電圧パッド６と、第１のドレイン領域１４を、電気的に接続する。
【００５１】
基準配線３は、フールド酸化膜４６上に設けられる。基準配線３は、基準電位パッド７と、第３のゲート電極４２を電気的に接続する。
【００５２】
ＮＭＯＳ、ＰＭＯＳ、ＳｉＣ−ＭＯＳ、ゲート信号配線１、ゲート電圧配線２、基準配線３、それぞれの間の電気的接続のための構造は図示を省略している。それぞれの間の電気的接続は、層間絶縁膜を用いた多層配線により実現可能である。例えば、金属やシリサイドを用いたコンタクト構造と、金属配線層、ポリシリコン配線層、シリサイド層を用いて実現することが可能である。層間絶縁膜には、例えば、酸化膜又は低誘電率材料を用いることが可能である。
【００５３】
次に、本実施形態の作用及び効果について説明する。
【００５４】
例えば、ＭＯＳＦＥＴをインバータ回路のスイッチングデバイスとして用いる場合、誤点弧を抑制するために、ゲート駆動回路とＭＯＳＦＥＴの間に、ミラークランプ回路を備えたデバイスを接続する場合がある。ミラークランプ回路を用いて、ＭＯＳＦＥＴのオフ時にゲートとソース間を短絡させることで、誤点弧を抑制することが可能となる。
【００５５】
しかし、ＭＯＳＦＥＴの外部にミラークランプ回路を設けると、例えば、ＭＯＳＦＥＴとミラークランプ回路間の配線抵抗や配線寄生インダクタンス、ＭＯＳＦＥＴ内の配線抵抗や配線寄生インダクタンスの影響により、ゲートとソース間の短絡に遅延が生じ、スイッチング速度を十分に速くできないという問題がある。言い換えれば、インバーター回路におけるｄＶ／ｄｔを大きくすることができないという問題がある。特に、材料特性から、理論上速いスイッチング速度が実現できるＳｉＣデバイスでは、この問題がより顕著に現れる。
【００５６】
本実施形態のＭＯＳＦＥＴ１００では、ミラークランプ回路１００ｃを、セル領域１００ａを構成する縦型のＭＯＳＦＥＴと同一のＳｉＣ基板１０上に設ける。更に、ミラークランプ回路１００ｃを、セル領域１００ａとゲート配線領域１００ｂの間の、セル直近に設ける。したがって、ＭＯＳＦＥＴとミラークランプ回路間の配線抵抗や配線寄生インダクタンス、ＭＯＳＦＥＴ内の配線抵抗や配線寄生インダクタンスの影響による遅延が抑制される。よって、インバータ回路のスイッチングデバイスとして用いた場合に、ＭＯＳＦＥＴのオフ時のゲートとソース間の短絡時間を短くし、誤点弧の抑制を可能とするＭＯＳＦＥＴ１００が実現できる。
【００５７】
実施形態では、ＭＯＳＦＥＴを例に説明したが、本発明はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）にも適用することが可能である。ＩＧＢＴに適用する場合、デバイスの構造としては、ＭＯＳＦＥＴ１００のｎ＋型のドレイン領域（第４のＳｉＣ領域）３８を、ｐ＋型のコレクタ領域に置き換えればよい。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５９】
１      ゲート信号配線（第１のゲート配線）
２      ゲート電圧配線（第２のゲート配線）
３      基準配線
４      ソース電極（第１の電極）
５      ゲート信号パッド（第２の電極）
６      ゲート電圧パッド（第３の電極）
７      基準電位パッド（第４の電極）
８      ドレイン電極（第５の電極）
１０      ＳｉＣ基板
１２      ｎ型の第１のソース領域
１４      ｎ型の第１のドレイン領域
１６      第１のゲート絶縁膜
１８      第１のゲート電極
２０      ｐ型の第２のソース領域
２２      ｐ型の第２のドレイン領域
２４      第２のゲート絶縁膜
２６      第２のゲート電極
２８      ｐ型の第１のウェル領域
３０      ｎ型の第２のウェル領域
３２      ｎ＋型のソース領域（第１のＳｉＣ領域）
３４      ｐ型のベース領域（第２のＳｉＣ領域）
３６      ｎ−型のドリフト領域（第３のＳｉＣ領域）
３８      ｎ＋型のドレイン領域（第４のＳｉＣ領域）
４０      第３のゲート絶縁膜
４２      第３のゲート電極
１００      ＭＯＳＦＥＴ（半導体装置）
【図１】
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【図２】
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【図３】
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