(57)【要約】【課題】差構造の寸法精度を確保しつつ、段差構造を形成することが可能な半導体装置を提供する。【解決手段】スペーサ膜４は、スペーサ膜５よりエッチング耐性を高くし、開口部３Ａの内面が覆われるように絶縁層３上にスペーサ膜４、５を順次形成し、異方性エッチングにてスペーサ膜５を薄膜化することにより、スペーサ膜４の側壁にスペーサ膜５を段差状に残しつつ、開口部３Ａのトップ面およびボトム面のスペーサ膜５を露出させ、異方性エッチングにてスペーサ膜４を薄膜化することにより、下層配線２を露出させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた絶縁層と、
前記絶縁層に設けられた開口部と、
前記開口部の側壁に段差状に設けられ、前記絶縁層よりもエッチング耐性が低いスペーサ膜と、
前記スペーサ膜を覆うようにして前記開口部内に設けられた導電体とを備える半導体装置。
【請求項２】
半導体基板上に設けられた絶縁層と、
前記絶縁層に設けられた開口部と、
前記開口部の側壁に設けられ、前記絶縁層よりもエッチング耐性が高い第１スペーサ膜と、
前記第１スペーサ膜の側壁に段差状に設けられ、前記第１スペーサ膜よりもエッチング耐性が低い第２スペーサ膜と、
前記第２スペーサ膜を覆うようにして前記開口部内に設けられた導電体とを備える半導体装置。
【請求項３】
下地層上に段差構造を形成する工程と、
前記段差構造の段差に沿ってＮ（Ｎは２以上の整数）層分の積層膜を形成する工程と、
前記積層膜をエッチングすることにより、前記段差構造の段差に隣接する前記積層膜の階段構造を形成する工程とを備え、
前記積層膜の下層は前記積層膜の上層よりもエッチング耐性が高い半導体装置の製造方法。
【請求項４】
前記段差構造は、前記下地層上の絶縁膜に形成された開口部である請求項３に記載の半導体装置の製造方法。
【請求項５】
前記積層膜の階段構造をマスクとして前記下地層をエッチングすることにより、前記下地層に階段構造を形成する工程をさらに備える請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
多段の段差構造を形成するために、その段差数だけリソグラフィ工程およびエッチング工程を繰り返す方法があった。多段の段差構造を形成するために、その段差数だけレジストのスリミング工程およびエッチング工程を繰り返す方法もあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−９６２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、段差構造の寸法精度を確保しつつ、段差構造を形成することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、絶縁層よりもエッチング耐性が低いスペーサ膜を、前記絶縁層の開口部の側壁に段差状に設ける。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）〜図１（ｇ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】図２（ａ）〜図２（ｇ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３は、第３実施形態に係る半導体装置の概略構成を示す断面図である。
【図４】図４（ａ）〜図４（ｈ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）〜図５（ｆ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）および図６（ｂ）は、第６実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７（ａ）および図７（ｂ）は、第６実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８（ａ）および図８（ｂ）は、第６実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１（ａ）〜図１（ｇ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、絶縁層１には下層配線２が埋め込まれている。そして、ＣＶＤなどの方法にて下層配線２上に絶縁層３を形成する。絶縁層１、３の材料は、例えば、ＳｉＯ２を用いることができる。下層配線２の材料は、例えば、不純物添加多結晶シリコンであってもよいし、Ａｌ、Ｃｕ、Ｗなどの金属であってもよい。
次に、図１（ｂ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、絶縁層３に開口部３Ａを形成する。この時、下層配線２は開口部３Ａを介して絶縁層３から露出させることができる。
次に、図１（ｃ）に示すように、ＣＶＤなどの方法にて開口部３Ａの内面が覆われるように絶縁層３上にスペーサ膜４、５を順次形成する。ここで、スペーサ膜４は、スペーサ膜５よりエッチング耐性を高くすることができる。この時、スペーサ膜４の材料は、例えば、Ａｌ２Ｏ３またはＳｉＮ、スペーサ膜５の材料は、例えば、ＳｉＯ２を用いることができる。スペーサ膜４の材料として、例えば、ＳｉＯ２、スペーサ膜５の材料として、例えば、アモルファスシリコンまたは多結晶シリコンを用いるようにしてもよい。  
次に、図１（ｄ）に示すように、異方性エッチングにてスペーサ膜５を薄膜化することにより、スペーサ膜４の側壁にスペーサ膜５を段差状に残しつつ、開口部３Ａのトップ面およびボトム面のスペーサ膜５を露出させる。ここで、例えば、スペーサ膜４がＡｌ２Ｏ３、スペーサ膜５がＳｉＯ２の場合、スペーサ膜５のエッチングガスとしてＣＦ系ガスを用いることができる。このＣＦ系ガスは、例えば、ＣＦ４、ＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆ４、Ｃ４Ｆ８およびＣ４Ｆ６などの中から選択することができる。
次に、図１（ｅ）に示すように、異方性エッチングにてスペーサ膜４を薄膜化することにより、下層配線２を露出させる。この時、スペーサ膜４の側壁のスペーサ膜５の段差形状を残すことができる。ここで、例えば、スペーサ膜４がＡｌ２Ｏ３、スペーサ膜５がＳｉＯ２の場合、スペーサ膜４のエッチングガスとしてＣｌ系ガスを用いることができる。このＣｌ系ガスは、例えば、Ｃｌ２およびＢＣｌ３などの中から選択することができる。
次に、図１（ｆ）に示すように、スパッタなどの方法にて開口部３Ａに埋め込まれるように導電材を絶縁層３上に堆積させる。そして、ＣＭＰなどの方法にて絶縁層３の表面が露出されるまで導電材を薄膜化することにより、開口部３Ａ内にコンタクトプラグ６を形成する。次に、図１（ｇ）に示すように、コンタクトプラグ６上に上層配線７を形成する。コンタクトプラグ６および上層配線７の材料は、例えば、不純物添加多結晶シリコンであってもよいし、Ａｌ、Ｃｕ、Ｗなどの金属であってもよい。
ここで、開口部３Ａ内にスペーサ膜５を段差状に設けることにより、コンタクトプラグ６のトップ面の寸法をボトム面の寸法より大きくすることができる。このため、開口部３Ａに位置ずれが発生した場合においても、コンタクトプラグ６を介して下層配線２間でショートするのを防止することが可能となるとともに、上層配線７の位置ずれが発生した場合においても、コンタクトプラグ６が上層配線７とオープンになるのを防止することができる。
また、スペーサ膜４はスペーサ膜５よりエッチング耐性を高くすることにより、スペーサ膜５のエッチングでスペーサ膜５を段差状にすることができる。このため、スペーサ膜５を段差状にするために、開口部３Ａとの合わせズレに起因する位置ずれがなくなることから、スペーサ膜５の段差形状の寸法精度を向上させることができる。また、スペーサ膜５を段差状にするために、リソグラフィ工程を繰り返したり、レジストのスリミングを繰り返したりする必要がなくなり、工程数を減らすことができる。
さらに、絶縁層３とスペーサ膜５との間にスペーサ膜４を設けることにより、スペーサ膜５を絶縁層３と同一の材料で構成することができ、例えば、絶縁層３およびスペーサ膜５をＳｉＯ２で構成することができる。
【０００９】
なお、上述した実施形態では、コンタクトプラグ６のトップ面の寸法をボトム面の寸法より大きくする方法を例にとったが、配線のトップ面の寸法をボトム面の寸法より大きくする方法に適用してもよい。
また、上述した実施形態では、絶縁層３とスペーサ膜５との間にスペーサ膜４を設ける方法について説明したが、スペーサ膜４はなくてもよい。この場合は、絶縁層３は、スペーサ膜５よりエッチング耐性を高くする。この時、絶縁層３の材料は、例えば、Ａｌ２Ｏ３、スペーサ膜５の材料は、例えば、ＳｉＯ２を用いることができる。絶縁層３の材料としてＳｉＯ２を用いた場合は、スペーサ膜５の材料として、例えば、ポリイミドなどの有機膜を用いるようにしてもよい。
【００１０】
（第２実施形態）
図２（ａ）〜図２（ｇ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。なお、この実施形態では、半導体装置として、３次元的にメモリセルが配置されるＮＡＮＤ型フラッシュメモリを例にとった。
図２（ａ）において、積層体ＴＡ１には、導電層４１と絶縁層４２とが交互に積層されている。なお、導電層４１はワード線として用いることができる。積層体ＴＡ１には、積層体ＴＡ１を深さ方向に貫通する柱状体４３が埋め込まれている。この時、柱状体４３は、積層体ＴＡ１上に突出させることができる。そして、ＣＶＤなどの方法にて積層体ＴＡ１上に絶縁層４４を形成する。絶縁層４２、４４の材料は、例えば、ＳｉＯ２を用いることができる。導電層４１の材料は、例えば、不純物添加多結晶シリコンであってもよいし、Ａｌ、Ｃｕ、Ｗなどの金属であってもよい。柱状体４３は、半導体、トンネル絶縁層、チャージトラップ層およびブロック絶縁層が円筒面に順次積層された積層構造を用いることができる。
次に、図２（ｂ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いることにより、絶縁層４４に開口部４４Ａを形成する。この時、柱状体４３は開口部４４Ａを介して絶縁層４４から露出させることができる。
次に、図２（ｃ）に示すように、ＣＶＤなどの方法にて開口部４４Ａの内面が覆われるように絶縁層４４上にスペーサ膜４５、４６を順次形成する。ここで、スペーサ膜４５は、スペーサ膜４６よりエッチング耐性を高くすることができる。この時、スペーサ膜４５の材料は、例えば、Ａｌ２Ｏ３またはＳｉＮ、スペーサ膜４６の材料は、例えば、ＳｉＯ２を用いることができる。
次に、図２（ｄ）に示すように、異方性エッチングにてスペーサ膜４６を薄膜化することにより、スペーサ膜４５の側壁にスペーサ膜４６を段差状に残しつつ、開口部４４Ａのトップ面および柱状体４３のトップ面のスペーサ膜４５を露出させる。
次に、図２（ｅ）に示すように、異方性エッチングにてスペーサ膜４５を薄膜化することにより、柱状体４３を露出させる。この時、スペーサ膜４５の側壁のスペーサ膜４６の段差形状を残すことができる。
次に、図２（ｆ）に示すように、スパッタなどの方法にて開口部４４Ａに埋め込まれるように導電材を絶縁層４４上に堆積させる。そして、ＣＭＰなどの方法にて絶縁層４４の表面が露出されるまで導電材を薄膜化することにより、開口部４４Ａ内にコンタクトプラグ４７を形成する。次に、図２（ｇ）に示すように、コンタクトプラグ４７上にビット線４８を形成する。コンタクトプラグ４７およびビット線４８の材料は、例えば、不純物添加多結晶シリコンであってもよいし、Ａｌ、Ｃｕ、Ｗなどの金属であってもよい。
ここで、開口部４４Ａ内にスペーサ膜４６を段差状に設けることにより、コンタクトプラグ４７のトップ面の寸法をボトム面の寸法より大きくすることができる。このため、開口部４４Ａに位置ずれが発生した場合においても、コンタクトプラグ４７を介して柱状体４３間でショートするのを防止することが可能となるとともに、ビット線４８の位置ずれが発生した場合においても、コンタクトプラグ４７がビット線４８とオープンになるのを防止することができる。
また、スペーサ膜４５はスペーサ膜４６よりエッチング耐性を高くすることにより、スペーサ膜４６のエッチングでスペーサ膜４６を段差状にすることができる。このため、スペーサ膜４６を段差状にするために、開口部４４Ａとの合わせズレに起因する位置ずれがなくなることから、スペーサ膜４６の段差形状の寸法精度を向上させることができる。また、スペーサ膜４６を段差状にするために、リソグラフィ工程を繰り返したり、レジストのスリミングを繰り返したりする必要がなくなり、工程数を減らすことができる。
さらに、絶縁層４４とスペーサ膜４６との間にスペーサ膜４５を設けることにより、スペーサ膜４６を絶縁層４４と同一の材料で構成することができ、例えば、絶縁層４４およびスペーサ膜４６をＳｉＯ２で構成することができる。
【００１１】
（第３実施形態）
図３は、第３実施形態に係る半導体装置の概略構成を示す断面図である。なお、この実施形態では、半導体装置として、３次元的にメモリセルが配置されるＮＡＮＤ型フラッシュメモリを例にとった。
図３において、半導体基板１１にはＮウェル１２が設けられ、Ｎウェル１２にはＰウェル１３が設けられている。Ｐウェル１３上には絶縁膜１４が形成され、絶縁膜１４上には積層体ＴＡ２が形成されている。積層体ＴＡ２には、層間絶縁膜１５と導電膜１６とが交互に積層されている。図３では、層間絶縁膜１５と導電膜１６とが６層だけ交互に積層されている例を示した。最上層の導電膜１６上には絶縁膜１７が形成されている。なお、半導体基板１１の材料は、例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣなどの半導体を用いることができる。絶縁膜１４、１７および層間絶縁膜１５の材料は、例えば、ＳｉＯ２を用いることができる。導電膜１６の材料は、例えば、不純物添加多結晶シリコンを用いるようにしてもよいし、Ｗなどの金属を用いるようにしてもよい。ここで、積層体ＴＡ２には、メモリセルアレイ層ＬＭおよびセレクトトランジスタ層ＬＳ、ＬＤを設けることができる。セレクトトランジスタ層ＬＳはメモリセルアレイ層ＬＭ下に設け、セレクトトランジスタ層ＬＤはメモリセルアレイ層ＬＭ上に設けることができる。この時、１層目の導電膜１６はセレクトトランジスタ層ＬＳに割り当て、ソース側セレクトゲート線として用いることができる。２層目から５層目の導電膜１６はメモリセルアレイ層ＬＭに割り当て、ワード線として用いることができる。６層目の導電膜１６はセレクトトランジスタ層ＬＤに割り当て、ドレイン側セレクトゲート線として用いることができる。
また、積層体ＴＡ２にはメモリホールＭＨが深さ方向に形成されている。メモリホールＭＨは積層体ＴＡ２を貫通し、Ｐウェル１３に達している。メモリホールＭＨには柱状体ＰＳが埋め込まれている。ここで、柱状体ＰＳの中心には柱状絶縁体３１が形成され、柱状絶縁体３１上には柱状半導体３５が形成されている。メモリホールＭＨの内面と柱状絶縁体３１との間には半導体膜３２、３３が形成され、メモリホールＭＨの内面と半導体膜３３との間には絶縁膜３４が形成されている。この時、柱状半導体３５の周囲にも半導体膜３２、３３を形成することができる。ここで、半導体膜３２はＰウェル１３および柱状半導体３５に接触し、半導体膜３３はＰウェル１３および柱状半導体３５に接触しないように構成することができる。この時、半導体膜３２はチャネル層として機能させ、半導体膜３３はボディ層として機能させることができる。絶縁膜３４には、トンネル絶縁層、チャージトラップ層およびブロック絶縁層を設けることができる。なお、半導体膜３２、３３および柱状半導体３５は、例えば、Ｐ型アモルファスシリコンを用いることができる。トンネル絶縁層およびブロック絶縁層は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層は、例えば、シリコン窒化膜を用いるようにしてもよいし、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を用いるようにしてもよいし、ＯＮＯＳ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン酸窒化膜の４層構造）を用いるようにしてもよい。
【００１２】
積層体ＴＡ２上には絶縁膜１８が形成され、絶縁膜１８上には絶縁層６０が形成されている。絶縁層６０には開口部６０Ａが形成されている。開口部６０Ａの側壁にはスペーサ膜６１が形成され、スペーサ膜６１の側壁にはスペーサ膜６２が段差状に形成されている。そして、開口部６０Ａには、柱状半導体３５に接続されるようにコンタクトプラグ６３が埋め込まれている。コンタクトプラグ６３上にはビット線６４が形成されている。ここで、スペーサ膜６１は、スペーサ膜６２よりエッチング耐性を高くすることができる。この時、スペーサ膜６１の材料は、例えば、Ａｌ２Ｏ３、絶縁膜１８、絶縁層６０およびスペーサ膜６２の材料は、例えば、ＳｉＯ２を用いることができる。コンタクトプラグ６３およびビット線６４の材料は、例えば、不純物添加多結晶シリコンであってもよいし、Ａｌ、Ｃｕ、Ｗなどの金属であってもよい。
【００１３】
（第４実施形態）
図４（ａ）〜図４（ｈ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、ＣＶＤなどの方法にて下地層５１上に段差構造５２を形成する。この段差構造５２には段差面５２Ａが設けられている。下地層５１は、半導体基板であってもよいし、絶縁体であってもよいし、不純物添加多結晶シリコンであってもよいし、多層配線層であってもよい。段差構造５２の材料は、例えば、ＳｉＯ２であってもよいし、不純物添加多結晶シリコンであってもよい。
次に、図４（ｂ）に示すように、ＣＶＤなどの方法にて段差面５２Ａが順次覆われるように段差構造５２上にスペーサ膜５３〜５６を順次形成する。ここで、スペーサ膜５３〜５６は、上層から下層に向かってエッチング耐性を順次高くすることができる。この時、スペーサ膜５３〜５６の材料は、各層ごとに不純物濃度または不純物種の異なる多結晶シリコン（あるいはアモルファスシリコン）を用いることができる。例えば、Ｐ（リン）ドープ多結晶シリコン、ノンドープ多結晶シリコンおよびＢ（ボロン）ドープ多結晶シリコンを組み合わせて用いることができる。この時、エッチングレートは、Ｐドープ多結晶シリコン＞ノンドープ多結晶シリコン＞Ｂドープ多結晶シリコンとなる。また、Ｐドープ多結晶シリコンはＰ濃度を増大させることでエッチングレートを増大させることができる。Ｂドープ多結晶シリコンはＢ濃度を増大させることでエッチングレートを減少させることができる。
次に、図４（ｃ）に示すように、異方性エッチングにてスペーサ膜５３〜５６を薄膜化することにより、スペーサ膜５３〜５６を段差状に残しつつ、下地層５１を露出させる。  次に、図４（ｄ）に示すように、段差構造５２およびスペーサ膜５３〜５６をマスクとして下地層５１をエッチングすることにより、下地層５１に段差５１Ａを形成する。
次に、図４（ｅ）に示すように、スペーサ膜５６が消失するまで、下地層５１をエッチングすることにより、段差５１Ａの内側に段差５１Ｂを形成する。この時、スペーサ膜５３〜５５はスペーサ膜５６よりエッチング耐性が高いので、スペーサ膜５６が消失した場合においても、段差面５２Ａにスペーサ膜５３〜５５を残すことができる。
次に、図４（ｆ）に示すように、スペーサ膜５５が消失するまで、下地層５１をエッチングすることにより、段差５１Ｂの内側に段差５１Ｃを形成する。この時、スペーサ膜５３〜５４はスペーサ膜５５よりエッチング耐性が高いので、スペーサ膜５５が消失した場合においても、段差面５２Ａにスペーサ膜５３〜５４を残すことができる。
次に、図４（ｇ）に示すように、スペーサ膜５４が消失するまで、下地層５１をエッチングすることにより、段差５１Ｃの内側に段差５１Ｄを形成する。この時、スペーサ膜５３はスペーサ膜５４よりエッチング耐性が高いので、スペーサ膜５４が消失した場合においても、段差面５２Ａにスペーサ膜５３を残すことができる。
次に、図４（ｈ）に示すように、スペーサ膜５３が消失するまで、下地層５１をエッチングすることにより、段差５１Ｄの内側に段差５１Ｅを形成する。
ここで、スペーサ膜５３〜５６は、上層から下層に向かってエッチング耐性を順次高くすることにより、スペーサ膜５３〜５６および下地層５１を同時にエッチングすることで、下地層５１に段差５１Ａ〜５１Ｅを形成することができる。このため、下地層５１に段差５１Ａ〜５１Ｅを形成するために、スペーサ膜５３〜５６間の合わせズレに起因する位置ずれがなくなることから、下地層５１の段差５１Ａ〜５１Ｅの寸法精度を向上させることができる。また、下地層５１に段差５１Ａ〜５１Ｅを形成するために、リソグラフィ工程を繰り返したり、レジストのスリミングを繰り返したりする必要がなくなり、工程数を減らすことができる。
【００１４】
（第５実施形態）
図５（ａ）〜図５（ｆ）は、第５実施形態に係る半導体装置の製造方法を示す断面図である。
この実施形態では、スペーサ膜５３〜５６間で膜厚を異ならせるようにしている。例えば、図５（ｂ）の工程で、スペーサ膜５５の膜厚はＴ１に設定され、スペーサ膜５３、５４、５６の膜厚はＴ２（Ｔ１＞Ｔ２）に設定されている。
そして、図５（ｄ）に示すように、段差構造５２およびスペーサ膜５３〜５６をマスクとして下地層５１をエッチングすることにより、下地層５１に段差５１Ａ´を形成する。
次に、図５（ｅ）に示すように、スペーサ膜５６が消失するまで、下地層５１をエッチングすることにより、段差５１Ａ´の内側に段差５１Ｂ´を形成する。
次に、図５（ｆ）に示すように、スペーサ膜５５が消失するまで、下地層５１をエッチングすることにより、段差５１Ｂ´の内側に段差５１Ｃ´を形成する。ここで、スペーサ膜５５の膜厚Ｔ１に対応して段差５１Ｂ´の幅Ｓ１を設定し、スペーサ膜５６の膜厚Ｔ２に対応して段差５１Ｃ´の幅Ｓ２を設定することができる。このため、スペーサ膜５３〜５６間で膜厚を異ならせることにより、下地層５１の段差の幅を異ならせることができる。
【００１５】
（第６実施形態）
図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）、図８（ａ）および図８（ｂ）は、第６実施形態に係る半導体装置の製造方法を示す断面図である。なお、この実施形態では、半導体装置として、３次元的にメモリセルが配置されるＮＡＮＤ型フラッシュメモリを例にとった。
図６（ａ）において、半導体基板１１にはＮウェル１２が設けられ、Ｎウェル１２にはＰウェル１３が設けられている。Ｐウェル１３上には絶縁膜１４が形成され、絶縁膜１４上には積層体ＴＡ２が形成されている。積層体ＴＡ２には、層間絶縁膜１５と導電膜１６とが交互に積層されている。最上層の導電膜１６上には絶縁膜１７が形成されている。積層体ＴＡ２にはメモリホールＭＨが深さ方向に形成されている。メモリホールＭＨは積層体ＴＡ２を貫通し、Ｐウェル１３に達している。メモリホールＭＨには柱状体ＰＳが埋め込まれている。ここで、柱状体ＰＳの中心には柱状絶縁体３１が形成され、柱状絶縁体３１上には柱状半導体３５が形成されている。メモリホールＭＨの内面と柱状絶縁体３１との間には半導体膜３２、３３が形成され、メモリホールＭＨの内面と半導体膜３３との間には絶縁膜３４が形成されている。
そして、図６（ｂ）に示すように、ＣＶＤなどの方法にて積層体ＴＡ２上に段差構造７１を形成する。この段差構造７１には段差面７１Ａが設けられている。段差構造７１の材料は、例えば、ＳｉＯ２であってもよいし、多結晶シリコンであってもよい。
次に、図６（ｂ）に示すように、ＣＶＤなどの方法にて段差面７１Ａが順次覆われるように段差構造７１上にスペーサ膜７２〜７７を順次形成する。ここで、スペーサ膜７２〜７７は、上層から下層に向かってエッチング耐性を順次高くすることができる。この時、スペーサ膜７２〜７７の材料は、上層から下層に向かって不純物濃度を高くした不純物添加多結晶シリコンであってもよいし、上層から下層に向かって不純物濃度を低くしたＢＳＧ、ＰＳＧまたはＢＰＳＧなどであってもよい。
次に、図７（ａ）に示すように、異方性エッチングにてスペーサ膜７２〜７７を薄膜化することにより、スペーサ膜７２〜７７を段差状に残しつつ、積層体ＴＡ２を露出させる。
次に、図７（ｂ）に示すように、段差構造７１およびスペーサ膜７２〜７７をマスクとして積層体ＴＡ２をエッチングすることにより、積層体ＴＡ２に段差ＤＡを形成する。この時、下層の導電膜１６および層間絶縁膜１５に対して上層の導電膜１６および層間絶縁膜１５が後退するように積層体ＴＡ２に階段状の段差ＤＡを形成することができる。
次に、図８（ａ）に示すように、段差ＤＡに沿って絶縁膜１８を形成した後、段差ＤＡ上が平坦化されるように段差ＤＡ上に絶縁膜１９を埋め込む。この時、絶縁膜１８は、絶縁膜１９よりステップカバレッジを大きくすることができる。
次に、図８（ｂ）に示すように、ＣＶＤなどの方法にて絶縁膜２２を絶縁膜１８、１９上に形成し、絶縁膜２２上に絶縁膜２３を形成する。そして、柱状半導体３５に接触するコンタクトプラグ２４を絶縁膜２２、２３に埋め込む。さらに、導電膜１６に各層ごとに接触するコンタクトプラグ２５を絶縁膜１９、２２、２３に埋め込む。そして、コンタクトプラグ２４に接続されたビット線２６を絶縁膜２３上に形成するとともに、コンタクトプラグ２５に接続された配線２７を絶縁膜２３上に形成する。
【００１６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００１７】
１、３  絶縁層、２  下層配線、４、５  スペーサ膜、６  コンタクトプラグ、７  上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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