(57)【要約】【課題】トランジスタのオン電流の向上とリーク電流の抑制とを両立する。【解決手段】トランジスタは、ドレインと、ソースと、ゲートと、ゲート絶縁膜とを具備する。そのトランジスタにおいてゲート絶縁膜は、ソースおよびドレインの間に配置される。また、そのトランジスタにおいてゲートは、ゲート絶縁膜の表面に設けられた複数の領域を備える。また、そのゲートにおいて、ゲート絶縁膜に設けられた複数の領域のそれぞれの仕事関数は異なる。【選択図】図１
2016149442.tif 000002
【特許請求の範囲】
【請求項１】
ソースと、
ドレインと、
前記ソースおよび前記ドレインの間に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートと
を具備するトランジスタ。
【請求項２】
前記複数の領域は、２つの領域からなる
請求項１記載のトランジスタ。
【請求項３】
前記２つの領域の一方は、前記ドレイン側に配置されたＮ型半導体領域であり、
前記２つの領域の他方は、前記ソース側に配置されたＰ型半導体領域であり、
前記ドレインおよび前記ソースは、Ｎ型半導体から形成される
請求項２記載のトランジスタ。
【請求項４】
前記２つの領域の一方は、前記ソース側に配置されたＮ型半導体領域であり、
前記２つの領域の他方は、前記ドレイン側に配置されたＰ型半導体領域であり、
前記ドレインおよび前記ソースは、Ｐ型半導体から形成される
請求項２記載のトランジスタ。
【請求項５】
前記複数の領域は、前記ドレイン側に配置されたドレイン側領域と、前記ソース側に配置されたソース側領域と、前記ドレイン側領域および前記ソース側領域の間に配置された中間領域とからなる
請求項１記載のトランジスタ。
【請求項６】
前記ドレイン側領域および前記ソース側領域と前記ソースおよび前記ドレインとは、Ｎ型半導体から形成され、
前記中間領域は、Ｐ型半導体から形成される
請求項５記載のトランジスタ。
【請求項７】
前記ドレイン側領域および前記ソース側領域と前記ソースおよび前記ドレインとは、Ｐ型半導体から形成され、
前記中間領域は、Ｎ型半導体から形成される
請求項５記載のトランジスタ。
【請求項８】
前記ドレイン側領域および前記ソース側領域のそれぞれの面積が異なる
請求項５記載のトランジスタ。
【請求項９】
前記複数の領域は、仕事関数の異なる金属から形成される
請求項１記載のトランジスタ。
【請求項１０】
電源に接続された電源線と、
所定の電位の接地線と、
前記電源線に接続されたソースと、
前記接地線に接続されたドレインと、
前記ソースおよび前記ドレインの間に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートと
を具備する保護回路。
【請求項１１】
前記電源線を介して入力された電気信号を遅延させる容量素子をさらに具備し、
前記遅延した電気信号が前記ゲートに入力される
請求項１０記載の保護回路。
【請求項１２】
半導体基板の表面のゲート絶縁膜にシリコン層を形成するシリコン層形成手順と、
前記シリコン層の一部と前記半導体基板の所定領域とに所定の不純物を添加する第１の添加手順と、
前記シリコン層の前記一部を除く部分に前記所定の不純物と異なる不純物を添加する第２の添加手順と
を具備するトランジスタの製造方法。
【請求項１３】
半導体基板の表面のゲート絶縁膜に所定の金属を堆積する第１の堆積手順と、
前記所定の金属をエッチングにより一部を残して除去するエッチング手順と、
前記所定の金属と異なる金属を前記ゲート絶縁膜の表面に堆積する第２の堆積手順と、
を具備するトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、トランジスタ、保護回路およびトランジスタの製造方法に関する。詳しくは、静電気放電から回路を保護するために用いられるトランジスタ、保護回路およびトランジスタの製造方法に関する。
【背景技術】
【０００２】
従来より、電子機器においては、静電気放電から内部回路を保護するために静電気放電保護回路が用いられている。例えば、容量素子および抵抗からなるＲＣ回路と、トランジスタとを備える静電気放電保護回路が提案されている（例えば、特許文献１参照。）。この静電気放電保護回路において、ＲＣ回路の遅延時間より短いパルス期間に亘って、静電気放電による高電圧パルスが発生すると、トランジスタがオン状態に移行して高電圧パルスによる電流をグランドに放出する。この結果、静電気放電から、保護対象の回路を保護することができる。この静電気放電保護回路においては、放電能力を向上させる観点から、トランジスタのオン電流は十分に大きいことが望ましい。また、消費電力を低減させる観点からトランジスタのオフ電流（リーク電流）を小さな値に抑制することが望ましい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２５３２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の従来技術では、オン電流およびリーク電流を調整することが困難である。トランジスタのゲート幅を広くすれば、オン電流が向上するが、リーク電流も上昇してしまう。一方、トランジスタのゲート幅を狭くすれば、リーク電流が低減するが、オン電流も低下してしまう。このように、トランジスタのオン電流の向上とリーク電流の抑制とを両立することが困難であるという問題がある。
【０００５】
本技術はこのような状況に鑑みて生み出されたものであり、トランジスタのオン電流の向上とリーク電流の抑制とを両立することを目的とする。
【課題を解決するための手段】
【０００６】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、ソースと、ドレインと、上記ソースおよび上記ドレインの間に配置されたゲート絶縁膜と、上記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートとを具備するトランジスタである。これにより、仕事関数の異なる複数の領域のそれぞれの境界において電位差が生じるという作用をもたらす。
【０００７】
また、この第１の側面において、上記複数の領域は、２つの領域からなるものであってもよい。これにより、２つの領域の境界において電位差が生じるという作用をもたらす。
【０００８】
また、この第１の側面において、上記２つの領域の一方は、上記ドレイン側に配置されたＮ型半導体領域であり、上記２つの領域の他方は、上記ソース側に配置されたＰ型半導体領域であり、上記ドレインおよび上記ソースは、Ｎ型半導体から形成されてもよい。これにより、Ｎ型の電界効果トランジスタ内の２つの領域の境界において電位差が生じるという作用をもたらす。
【０００９】
また、この第１の側面において、上記２つの領域の一方は、上記ソース側に配置されたＮ型半導体領域であり、上記２つの領域の他方は、上記ドレイン側に配置されたＰ型半導体領域であり、上記ドレインおよび上記ソースは、Ｐ型半導体から形成されてもよい。これにより、Ｐ型の電界効果トランジスタ内の２つの領域の境界において電位差が生じるという作用をもたらす。
【００１０】
また、この第１の側面において、上記複数の領域は、上記ドレイン側に配置されたドレイン側領域と、上記ソース側に配置されたソース側領域と、上記ドレイン側領域および上記ソース側領域の間に配置された中間領域とからなるものであってもよい。これにより、ドレイン側領域とソース側領域と中間領域とのそれぞれの境界において電位差が生じるという作用をもたらす。
【００１１】
また、この第１の側面において、上記ドレイン側領域および上記ソース側領域と上記ソースおよび上記ドレインとは、Ｎ型半導体から形成され、上記中間領域は、Ｐ型半導体から形成されてもよい。これにより、Ｎ型の電界効果トランジスタ内のドレイン側領域とソース側領域と中間領域とのそれぞれの境界において電位差が生じるという作用をもたらす。
【００１２】
また、この第１の側面において、上記ドレイン側領域および上記ソース側領域と上記ソースおよび上記ドレインとは、Ｐ型半導体から形成され、上記中間領域は、Ｎ型半導体から形成されてもよい。これにより、Ｐ型の電界効果トランジスタ内のドレイン側領域とソース側領域と中間領域とのそれぞれの境界において電位差が生じるという作用をもたらす。
【００１３】
また、この第１の側面において、上記ドレイン側領域および上記ソース側領域のそれぞれの面積が異なってもよい。これにより、これにより、面積の異なるドレイン側領域およびソース側領域と、中間領域とのそれぞれの境界において電位差が生じるという作用をもたらす。
【００１４】
また、この第１の側面において、複数の領域は、仕事関数の異なる金属から形成されてもよい。これにより、仕事関数の異なる金属から形成される複数の領域のそれぞれの巨魁に電位差が生じるという作用をもたらす。
【００１５】
また、本技術の第２の側面は、電源に接続された電源線と、所定の電位の接地線と、上記電源線に接続されたソースと、上記接地線に接続されたドレインと、上記ソースおよび上記ドレインの間に配置されたゲート絶縁膜と、上記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートとを具備する保護回路である。これにより、仕事関数の異なる複数の領域のそれぞれの境界において電位差が生じるという作用をもたらす。
【００１６】
また、この第２の側面において、上記電源線を介して入力された電気信号を遅延させる容量素子をさらに具備し、上記遅延した電気信号が上記ゲートに入力されてもよい。これにより、遅延した電気信号がゲートに入力されるという作用をもたらす。
【００１７】
また、本技術の第２の側面は、半導体基板の表面のゲート絶縁膜にシリコン層を形成するシリコン層形成手順と、上記シリコン層の一部と上記半導体基板の所定領域とに所定の不純物を添加する第１の添加手順と、上記シリコン層の上記一部を除く部分に上記所定の不純物と異なる不純物を添加する第２の添加手順とを具備するトランジスタの製造方法である。これにより、複数の半導体領域をゲートに備えるトランジスタが製造されるという作用をもたらす。
【００１８】
また、本技術の第３の側面は、半導体基板の表面のゲート絶縁膜に所定の金属を堆積する第１の堆積手順と、上記所定の金属をエッチングにより一部を残して除去するエッチング手順と、上記所定の金属と異なる所定の金属を上記ゲート絶縁膜の表面に堆積する第２の堆積手順とを具備するトランジスタの製造方法である。これにより、複数の金属の領域をゲートに備えるトランジスタが製造されるという作用をもたらす。
【発明の効果】
【００１９】
本技術によれば、トランジスタのオン電流の向上とリーク電流の低減とを両立することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態における電子装置の一構成例を示すブロック図である。
【図２】第１の実施の形態における静電気放電保護回路の一構成例を示す回路図である。
【図３】第１の実施の形態における電界効果トランジスタの断面図の一例である。
【図４】第１の実施の形態における電界効果トランジスタの特性を示すグラフである。
【図５】第１の実施の形態におけるドレイン側Ｎ型半導体領域の面積を大きくした電界効果トランジスタの断面図の一例である。
【図６】第１の実施の形態におけるドレイン側Ｎ型半導体領域の面積を大きくした電界効果トランジスタの特性の一例を示すグラフである。
【図７】第１の実施の形態における電界効果トランジスタのサイドウォールスペーサ形成までの製造方法を説明するための図である。
【図８】第１の実施の形態における電界効果トランジスタのサイドウォールスペーサ形成からの製造方法を説明するための図である。
【図９】第１の実施の形態における電界効果トランジスタの製造方法の一例を示すフローチャートである。
【図１０】第１の実施の形態の第１の変形例における静電気放電保護回路の一構成例を示す回路図である。
【図１１】第１の実施の形態の第１の変形例における電界効果トランジスタの断面図の一例である。
【図１２】第１の実施の形態の第２の変形例における静電気放電保護回路の一構成例を示す回路図である。
【図１３】第１の実施の形態の第３の変形例における静電気放電保護回路の一構成例を示す回路図である。
【図１４】第２の実施の形態における電界効果トランジスタの断面図の一例である。
【図１５】第２の実施の形態における電界効果トランジスタの製造方法を説明するための図である。
【図１６】第２の実施の形態におけるドレイン側Ｎ型半導体領域の面積を大きくした電界効果トランジスタの断面図の一例である。
【図１７】第２の実施の形態におけるドレイン側Ｎ型半導体領域およびソース側Ｎ型半導体領域のそれぞれの面積とドレイン電流との関係を説明するための図である。
【図１８】第３の実施の形態における電界効果トランジスタの断面図の一例である。
【図１９】第３の実施の形態における電界効果トランジスタの化学機械平坦化までの製造方法を説明するための図である。
【図２０】第３の実施の形態における電界効果トランジスタのソース側領域およびドレイン側領域形成までの製造方法を説明するための図である。
【図２１】第３の実施の形態における電界効果トランジスタのソース側領域およびドレイン側領域形成からの製造方法を説明するための図である。
【図２２】第３の実施の形態における電界効果トランジスタの製造方法の一例を示すフローチャートである。
【発明を実施するための形態】
【００２１】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ゲートが２つの半導体領域を備える例）
２．第２の実施の形態（ゲートが３つの半導体領域を備える例）
３．第３の実施の形態（ゲートが３つの金属の領域を備える例）
【００２２】
＜１．第１の実施の形態＞
［電子装置の構成例］
図１は、第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００は、電源回路１１０、静電気放電保護回路１２０および処理回路１３０を備える。
【００２３】
電源回路１１０は、電源を静電気放電保護回路１２０に電源線１１９を介して供給するものである。静電気放電保護回路１２０は、電源回路１１０からの電源を電源線１２９を介して処理回路１３０に供給するとともに、静電気放電(ＥＳＤ:Electro Static Discharge)から処理回路１３０を保護するものである。処理回路１３０は、静電気放電保護回路１２０からの電源を使用して所定の処理を行うものである。なお、静電気放電保護回路１２０は、特許請求の範囲に記載の保護回路の一例である。
【００２４】
［静電気放電保護回路］
図２は、第１の実施の形態における静電気放電保護回路１２０の一構成例を示す回路図である。この静電気放電保護回路１２０は、抵抗１２１、容量素子１２２、インバータ１２３および電界効果トランジスタ２００を備える。
【００２５】
抵抗１２１の一端は、電源線１１９および１２９と、電界効果トランジスタ２００とに接続され、他端は容量素子１２２およびインバータ１２３に接続される。容量素子１２２の一端は、抵抗１２１およびインバータ１２３に接続され、他端は、接地線１２８を介して接地電位のグランドに接続される。この容量素子１２２として、電界効果トランジスタ２００とは異なるトランジスタ（不図示）のゲート絶縁膜や、配線層間の平行平板などが用いられる。
【００２６】
また、容量素子１２２および抵抗１２１からなるＲＣ回路の時定数は、静電気放電により発生する高電圧パルスのパルス期間より長い時間に設定される。例えば、１メガオームの抵抗１２１と、１ピコファラッドの容量素子１２２とにより、時定数は、１マイクロ秒に設定される。ここで、容量素子１２２の容量は、素子サイズの大きさなどにより調整される。
【００２７】
インバータ１２３の入力端子は、抵抗１２１および容量素子１２２の接続点に接続され、出力端子は電界効果トランジスタ２００のゲートに接続される。電界効果トランジスタ２００のゲートはインバータ１２３に接続され、ソースはグランドに接続され、ドレインは電源線１１９および１２９と抵抗１２１とに接続される。
【００２８】
このように接続されたインバータ１２３は、ＲＣ回路の時定数より短いパルス期間の高電圧パルスが電源線１１９から入力された際に、ハイレベルの信号を出力する。この信号により、電界効果トランジスタ２００はオン状態に移行する。オン状態の電界効果トランジスタ２００は、高電圧パルスによるドレイン電流をグランドに放電して、その高電圧パルスから処理回路１３０を保護する。放電能力を高くする観点から、オン状態のドレイン電流であるオン電流は大きいほど望ましい。
【００２９】
また、一定の電源電圧ＶＤＤが印加されると、インバータ１２３はローレベルの信号を出力し、電界効果トランジスタ２００はオフ状態に移行する。オフ状態においては、例えば、電界効果トランジスタ２００のゲート電圧がドレイン電圧より小さい場合に、リーク電流が流れることがある。このようにゲートにより誘導されるリーク電流は、特にＧＩＤＬ（Gate-Induced Drain Leakage）電流と呼ばれる。消費電力を低減する観点から、このリーク電流（ＧＩＤＬ電流など）は、許容値以下であることが望ましい。
【００３０】
［電界効果トランジスタの構成例］
図３におけるａは、第１の実施の形態における電界効果トランジスタ２００の断面図の一例である。この断面図は、電界効果トランジスタ２００のソースからドレインへの方向と、電界効果トランジスタ２００が形成された半導体基板の基板平面に垂直な方向との両方に平行な平面に沿った断面を示す。
【００３１】
電界効果トランジスタ２００は、ソース２２０と、ドレイン２４０と、サイドウォールスペーサ２５１および２５２と、ゲート絶縁膜２４５と、ゲート２６０とを備える。
【００３２】
ソース２２０およびドレイン２４０は、半導体基板２１０に形成される。これらのソース２２０およびドレイン２４０は、Ｎ型半導体により形成され、半導体基板２１０は、Ｐ型半導体により形成される。また、ソース２２０およびドレイン２４０の間の半導体基板２１０の表面には、高誘電率のゲート絶縁膜２４５（ｈｉｇｈ−ｋ）が設けられる。また、ゲート絶縁膜２４５の表面にゲート２６０が設けられ、そのゲート絶縁膜２４５の下部の半導体基板２１０には、低濃度不純物領域（ＬＤＤ：Lightly Doped Drain）２３１および２３２が形成される。これらの低濃度不純物領域の形成により、ホットキャリアによるゲート絶縁膜２４５の劣化を抑制することができる。
【００３３】
ゲート２６０は、表面から電子を無限遠まで取り出すのに必要なエネルギーである仕事関数の異なる複数の半導体領域を備える。例えば、ゲート２６０は、Ｐ型半導体領域２６２およびドレイン側Ｎ型半導体領域２６３から構成される。また、ゲート２６０およびゲート絶縁膜２４５のソース２２０側の側面には、サイドウォールスペーサ２５１が設けられ、それらのドレイン２４０側の側面にはサイドウォールスペーサ２５２が設けられる。
【００３４】
ドレイン側Ｎ型半導体領域２６３は、ゲート絶縁膜２４５のドレイン２４０側の端部から、ゲート絶縁膜２４５の表面上の境界位置Ｘ１までの領域に設けられる。また、Ｐ型半導体領域２６２は、ゲート絶縁膜２４５のソース２２０側の端部から、境界位置Ｘ１までの領域に設けられる。この境界位置Ｘ１は、例えば、低濃度不純物領域２３２と半導体基板２１０との境界の位置と略一致する位置である。
【００３５】
図３におけるｂは、ゲート２６０の不純物の濃度勾配の一例を示す図である。ゲート２６０において、不純物のドープの際に、その不純物が拡散するため、ソース２２０からドレイン２４０への方向に沿って不純物の濃度勾配が生じる。ここでは、ソース２２０に近いほどアクセプタの濃度が大きく、ドレイン２４０に近いほどドナーの濃度が大きくなっている。この濃度勾配が生じたゲート２６０は、アクセプタまたはドナーの濃度が所定値となる境界位置Ｘ１により、Ｐ型半導体領域２６２とドレイン側Ｎ型半導体領域２６３とに分離される。
【００３６】
このようにゲート２６０は、仕事関数の異なる２つの領域（２６２および２６３）を備えるため、その境界位置Ｘ１において次の式に示す電位差Ｖｄが生じる。
【数１】
2016149442.tif 000003
上式においてｑは、単位電荷である。また、右辺の第１項は、Ｐ型半導体領域２６２の仕事関数であり、第２項はドレイン側Ｎ型半導体領域２６３の仕事関数である。これらの仕事関数の単位は、例えば、エレクトロンボルト（ｅＶ）である。
【００３７】
式１より、ソース２２０側のＰ型半導体領域２６２の電位がドレイン側Ｎ型半導体領域２６３より高くなる。このように、ドレイン２４０からソース２２０へのリーク電流が流れるのを妨げる方向に電位差が生じるため、リーク電流が低減する。
【００３８】
図４は、第１の実施の形態における電界効果トランジスタ２００の特性を示すグラフである。同図における縦軸は、ドレイン電流Ｉｄを示し、横軸はゲート電圧ＶＧを示す。また、一点鎖線は、ゲートをＰ型半導体のみで形成した比較例の電界効果トランジスタの特性を示し、実線は、Ｐ型半導体領域２６２およびドレイン側Ｎ型半導体領域２６３をゲート２６０に設けた電界効果トランジスタ２００の特性を示す。比較例と、電界効果トランジスタ２００の特性を比較すると、電界効果トランジスタ２００のオン電流Ｉｏｎ２は比較例のオン電流Ｉｏｎ１と同程度である。一方、電界効果トランジスタ２００のリーク電流Ｉｏｆｆ２は比較例のリーク電流Ｉｏｆｆ１よりも小さくなっている。これは、前述したように、仕事関数の比較的高いＰ型半導体領域２６２の電位がドレイン側Ｎ型半導体領域２６３より高くなるためである。
【００３９】
図５は、第１の実施の形態におけるドレイン側Ｎ型半導体領域２６３の面積を大きくした電界効果トランジスタ２００の断面図の一例である。ここで、ドレイン側Ｎ型半導体領域２６３の面積は、ゲート絶縁膜２４５の表面においてドレイン側Ｎ型半導体領域２６３の占める面積を示す。例えば、ゲート絶縁膜２４５のドレイン２４０側の端部から境界位置Ｘ１までの距離をｄとし、ソース２２０からドレイン２４０への方向に垂直な方向におけるゲート２６０の長さをゲート幅Ｗとする。この場合、ドレイン側Ｎ型半導体領域２６３の面積はｄ×Ｗである。同図においてドレイン側Ｎ型半導体領域２６３の面積は図３の場合より大きく、その境界位置は、Ｘ１よりも、ソース２２０側のＸ２に調整されている。
【００４０】
ここで、電界効果トランジスタ２００において、オン電流Ｉｏｎは、次の式により表される。
Ｉｏｎ＝Ｃｏｘ（ＶＧ−Ｖｔｈ―１／２×ＶＤ）×ＶＤ／Ｌ×Ｗ×ｕ      ・・・式２
上式において、Ｃｏｘは、ゲート絶縁膜２４５の容量であり、単位は、例えば、ファラッド（Ｆ）である。また、ＶＧは、ゲート電圧であり、Ｖｔｈは、閾値電圧である。ＶＤは、ドレイン電圧である。これらの電圧の単位は、例えば、ボルト（Ｖ）である。Ｌは、ソース２２０からドレイン２４０への方向におけるゲート２６０のゲートの長さを示すゲート長であり、Ｗは、ゲート幅である。ＬおよびＷの単位は、例えば、メートル（ｍ）である。ｕは、電荷の移動度であり、単位は例えば、平方メートル毎ボルト毎秒（ｍ2／Ｖ・ｓ）である。
【００４１】
また、式２における電界効果トランジスタ２００の閾値電圧Ｖｔｈは、一般に次の式により表される。
【数２】
2016149442.tif 000004
上式において、Ｖｆｂは、フラットバンド電圧であり、単位は、例えば、ボルト（Ｖ）である。右辺の第２項は、ドナー準位の深さであり、単位は、例えば、ジュール（Ｊ）である。イプシロンは、シリコンの誘電率である。Ｎａは、基板の不純物濃度であり、単位は、例えば、毎立方メートル（ｍ−３）である。
【００４２】
また、式３におけるフラットバンド電圧Ｖｆｂは、次の式により表される。
【数３】
2016149442.tif 000005
【数４】
2016149442.tif 000006
【００４３】
式４の右辺の第１項は、ゲート２６０の仕事関数であり、第２項は、半導体基板２１０の仕事関数である。また、式５の右辺の第１項は、Ｐ型半導体領域２６２の仕事関数であり、第２項は、ドレイン側Ｎ型半導体領域２６３の仕事関数である。
【００４４】
ゲート絶縁膜２４５の面積を一定として、その中のドレイン側Ｎ型半導体領域２６３の面積を大きくするほど、ドナーの添加量が増加してドレイン側Ｎ型半導体領域２６３の仕事関数が増加する。一方、ゲート絶縁膜２４５上のＰ型半導体領域２６２の面積は小さくなり、アクセプタの添加量が減少してＰ型半導体領域２６２の仕事関数が減少する。相対的に値が大きいＰ型半導体領域２６２の仕事関数が減少し、値が小さいドレイン側Ｎ型半導体領域２６３の仕事関数が増加するため、式５より、それらを加算したゲート２６０の仕事関数が小さくなる。ゲート２６０の仕事関数が小さくなると、式４よりフラットバンド電圧Ｖｆｂが低下する。フラットバンド電圧Ｖｆｂが低下すると、式３より閾値電圧Ｖｔｈが低くなる。閾値電圧Ｖｔｈが低くなると、式２よりオン電流Ｉｏｎが大きくなる。つまり、ドレイン側Ｎ型半導体領域２６３の面積を大きくするほど、オン電流Ｉｏｎが大きくなる。
【００４５】
図６は、第１の実施の形態におけるドレイン側Ｎ型半導体領域２６３の面積を大きくした電界効果トランジスタ２００の断面図の一例である。同図における縦軸は、ドレイン電流Ｉｄを示し、横軸はゲート電圧ＶＧを示す。また、細い実線は、境界位置がＸ１の電界効果トランジスタ２００の特性を示し、太い実線は、境界位置がＸ２の電界効果トランジスタ２００の特性を示す。同図に例示するように、ドレイン側Ｎ型半導体領域２６３の面積が比較的大きい場合のオン電流Ｉｏｎ３は、その面積が比較的小さい場合のオン電流Ｉｏｎ２よりも大きくなる。なお、ドレイン側Ｎ型半導体領域２６３の面積が比較的大きい場合のリーク電流Ｉｏｆｆ３は、その面積が比較的小さい場合のリーク電流Ｉｏｆｆ２と同程度に抑制される。
【００４６】
このように、ドレイン側Ｎ型半導体領域２６３の面積を調整することにより、電界効果トランジスタ２００のオン電流の向上と、リーク電流の抑制とを両立することができる。
【００４７】
これに対して、ゲートを金属のみで構成した一般的なＭＯＳ（Metal Oxide Semiconductor）型の電界効果トランジスタでは、オン電流の向上とリーク電流の抑制とを両立することが困難である。式２より、ゲート長Ｌやゲート幅Ｗを変更すれば、オン電流を向上させることができるが、同時にリーク電流も上昇してしまう。一方、ゲート長Ｌやゲート幅Ｗを変更して、リーク電流を低下させると、オン電流も低下してしまう。
【００４８】
図７は、第１の実施の形態における電界効果トランジスタ２００のサイドウォールスペーサ２５１および２５２形成までの製造方法を説明するための図である。同図におけるａに例示するように、まず、成膜装置は、半導体基板２１０の表面にゲート絶縁膜２４５を成膜し、そのゲート絶縁膜２４５の表面にポリシリコン層２６４を形成する。
【００４９】
次に、図７におけるｂに例示するように、イオン注入装置は、ヒ素などのドナーをイオン化して注入し、低濃度不純物領域２３１および２３２を半導体基板２１０に形成する。
【００５０】
そして、図７におけるｃに例示するように、成膜装置は絶縁膜を堆積し、その絶縁膜に対して、エッチング装置が等方性エッチングを行う。この結果、ゲート絶縁膜２４５およびポリシリコン層２６４の側面に、サイドウォールスペーサ２５１および２５２が形成される。
【００５１】
図８は、第１の実施の形態における電界効果トランジスタ２００のサイドウォールスペーサ２５１および２５２形成からの製造方法を説明するための図である。同図におけるａに例示するように、露光装置は、ゲート絶縁膜２４５のソース２２０側の端部から境界位置Ｘ１までのポリシリコン層２６４を覆うマスク２７１をリソグラフィによりパターニングする。そして、イオン注入装置が、イオン化したドナーを注入し、ソース２２０およびドレイン２４０と、ドレイン側Ｎ型半導体領域２６３とを形成する。
【００５２】
続いて、図８におけるｂに例示するように、露光装置は、ポリシリコン層２６４の部分のみを開口するマスク２７２をリソグラフィによりパターニングする。そして、イオン注入装置は、アクセプタをイオン化してポリシリコン層２６４に注入し、Ｐ型半導体領域２６２を形成する。この後に、熱処理により不純物が活性化され、ゲート２６０、ソース２２０およびドレイン２４０のそれぞれに配線が結線される。
【００５３】
図９は、第１の実施の形態における電界効果トランジスタの製造方法の一例を示すフローチャートである。半導体基板２１０の表面にゲート絶縁膜２４５が形成され、そのゲート絶縁膜２４５の表面にポリシリコン層２６４が形成される（ステップＳ９０１）。次に、イオン化されたドナーの注入により、低濃度不純物領域２３１および２３２が半導体基板２１０に形成される（ステップＳ９０２）。そして、絶縁膜の面積と等方性エッチングとによりサイドウォールスペーサ２５１および２５２が形成される（ステップＳ９０３）。続いて、イオン化されたドナーの注入により、ソース２２０およびドレイン２４０と、ドレイン側Ｎ型半導体領域２６３とが形成される（ステップＳ９０４）。そして、イオン化されたアクセプタの注入により、Ｐ型半導体領域２６２が形成される（ステップＳ９０５）。なお、ステップＳ９０４の後にステップＳ９０５が実行されているが、ステップＳ９０５の後にステップＳ９０４が実行されてもよい。
【００５４】
このように、本技術の第１の実施の形態によれば、仕事関数の異なる２つの半導体領域をゲート２６０が備えるため、それらの半導体領域の境界に電位差が生じ、オン電流を維持しつつ、リーク電流を抑制することができる。
【００５５】
［第１の変形例］
上述の第１の実施の形態では、Ｎ型の電界効果トランジスタ２００を静電気放電保護回路１２０に設けていたが、代わりにＰ型の電界効果トランジスタを設けることもできる。この第１の変形例の静電気放電保護回路１２０は、Ｎ型の代わりにＰ型の電界効果トランジスタを設けた点において第１の実施の形態と異なる。
【００５６】
図１０は、第１の実施の形態の第１の変形例における静電気放電保護回路１２０の一構成例を示す回路図である。第１の変形例の静電気放電保護回路１２０は、インバータ１２３を備えず、Ｎ型の電界効果トランジスタ２００の代わりに、Ｐ型の電界効果トランジスタ２０１を備える点において第１の実施の形態と異なる。
【００５７】
電界効果トランジスタ２０１のゲートは、抵抗１２１および容量素子１２２の接続点に接続される。また、電界効果トランジスタ２０１のソースは電源線１１９および１２９に接続され、ドレインはグランドに接続される。
【００５８】
図１１は、第１の実施の形態の第１の変形例における電界効果トランジスタ２０１の断面図の一例である。半導体基板２１１には、Ｎ型のソース２２０およびドレイン２４０の代わりに、Ｐ型のソース２２１およびドレイン２４１が設けられる。また、ゲート絶縁膜２４５のソース２２１側の端部から、境界位置Ｘ１までの領域にソース側Ｐ型半導体領域２６９が形成され、ゲート絶縁膜２４５のドレイン２４１側の端部から、境界位置Ｘ１までの領域にＮ型半導体領域２６８が形成される。
【００５９】
このように、第１の変形例によれば、Ｐ型の電界効果トランジスタ２０１を設けたため、インバータ１２３を静電気放電保護回路１２０に設ける必要がなくなる。
【００６０】
［第２の変形例］
上述の第１の実施の形態では、容量素子１２２を接地側に設けてインバータ１２３により信号を反転していたが、容量素子１２２を電源側に設ければ、インバータ１２３を設ける必要がなくなる。この第１の実施の形態の第２の変形例における静電気放電保護回路１２０は、容量素子１２２を電源側に設けた点において第１の実施の形態と異なる。
【００６１】
図１２は、第１の実施の形態の第２の変形例における静電気放電保護回路１２０の一構成例を示す回路図である。第２の変形例の静電気放電保護回路１２０は、インバータ１２３を備えない点において第１の実施の形態と異なる。
【００６２】
また、第２の変形例の容量素子１２２の一端は、電源線１１９および１２９に接続され、他端は、抵抗１２１と電界効果トランジスタ２００のゲートとに接続される。第２の変形例の抵抗１２１の一端は、容量素子１２２および電界効果トランジスタ２００に接続さ、他端はグランドに接続される。
【００６３】
このように、第２の変形例によれば、容量素子１２２を電源側に設けたため、インバータ１２３を静電気放電保護回路１２０に設ける必要がなくなる。
【００６４】
［第３の変形例］
上述の第１の実施の形態では、抵抗１２１および容量素子１２２により電気信号を遅延させていたが、電界効果トランジスタ２００に寄生容量が形成される場合には、抵抗１２１および容量素子１２２を設ける必要がなくなる。この第１の実施の形態の第３の変形例における静電気放電保護回路１２０は、抵抗１２１および容量素子１２２を備えない点において第１の実施の形態と異なる。
【００６５】
図１３は、第１の実施の形態の第３の変形例における静電気放電保護回路１２０の一構成例を示す回路図である。第３の変形例の静電気放電保護回路１２０は、抵抗１２１および容量素子１２２を備えず、電界効果トランジスタ２００のゲートがグランドに接続される点において第１の実施の形態と異なる。また、第３の変形例の電界効果トランジスタ２００のバックゲートに寄生容量が形成され、その寄生容量により電気信号が遅延する。
【００６６】
このように、第３の変形例によれば、電界効果トランジスタ２００の寄生容量により電気信号が遅延するため、抵抗１２１および容量素子１２２を静電気放電保護回路１２０に設ける必要がなくなる。
【００６７】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、ゲート２６０に２つの半導体領域を形成していたが、ゲート２６０に３つの半導体領域を形成してもよい。この第２の実施の形態の電界効果トランジスタ２００は、ゲート２６０が３つの半導体領域を備える点において第１の実施の形態と異なる。
【００６８】
図１４は、第２の実施の形態における電界効果トランジスタ２００の断面図の一例である。第２の実施形態の電界効果トランジスタ２００は、ソース側Ｎ型半導体領域２６１をさらに備える点において第１の実施の形態と異なる。
【００６９】
ソース側Ｎ型半導体領域２６１は、ゲート絶縁膜２４５のソース２２０側の端部から、ゲート絶縁膜２４５の表面上の境界位置Ｘ０までの領域に設けられる。この境界位置Ｘ０は、境界位置Ｘ１よりもソース２２０に近い位置であり、例えば、低濃度不純物領域２３１と半導体基板２１０との境界の位置と略一致する。
【００７０】
図１５は、第２の実施の形態における電界効果トランジスタ２００の製造方法を説明するための図である。サイドウォールスペーサ２５１および２５２の形成後に、同図におけるａに例示するように、境界位置Ｘ０からＸ１までの領域を覆うマスク２７３を露光装置がリソグラフィによりパターニングする。そして、イオン注入装置は、ドナーをイオン化して注入し、ソース２２０およびドレイン２４０と、ソース側Ｎ型半導体領域２６１と、ドレイン側Ｎ型半導体領域２６３とを形成する。
【００７１】
続いて、図１５におけるｂに例示するように、露光装置は、ポリシリコン層２６４の部分のみを開口するマスク２７４を、リソグラフィによりパターニングする。そして、イオン注入装置は、ポリシリコン層２６４にイオン化したアクセプタを注入して、Ｐ型半導体領域２６２を形成する。
【００７２】
第２の実施の形態では、図１５におけるｂに例示するように、マスク２７４の端部は、境界位置Ｘ０に調整される。この境界位置Ｘ０は、ゲート絶縁膜２４５のソース２２０側の端部よりもドレイン２４０側にあるため、マスク２７４の端部の位置が多少ずれても、イオン化したアクセプタの注入の際に、ソース２２０に、そのイオンが注入されてしまう可能性は低い。これに対して、ソース側Ｎ型半導体領域２６１を設けない第１の実施の形態では、Ｐ型半導体領域２６２の形成の際にマスクの端部の位置がずれると、ソース２２０にもイオン注入されてしまうおそれがある。Ｎ型のソース２２０に、イオン化したアクセプタが注入されると、ソース２２０の導電率が低下し、電界効果トランジスタ２００の特性が劣化する。このように、ソース側Ｎ型半導体領域２６１を形成することにより、アクセプタとなるイオンがソース２２０に注入されることを抑制することができる。
【００７３】
図１６は、第２の実施の形態におけるドレイン側Ｎ型半導体領域２６３の面積を大きくした電界効果トランジスタの断面図の一例である。例えば、ソース側Ｎ型半導体領域２６１の境界位置はＸ０のままで、ドレイン側Ｎ型半導体領域２６３の境界位置はＸ１からＸ２に調整される。
【００７４】
ドレイン側Ｎ型半導体領域２６３の面積を大きくするほど、第１の実施の形態と同様に、リーク電流が抑制され、オン電流が増大する。一方、ソース側Ｎ型半導体領域２６１の面積を増加すると、ドレイン側Ｎ型半導体領域２６３とは逆極性の電位差が生じる。このため、リーク電流を抑制する観点から、ソース側Ｎ型半導体領域２６１の面積はドレイン側Ｎ型半導体領域２６３よりも大きくする必要はない。
【００７５】
なお、電界効果トランジスタ２００をＰ型とする場合も同様に、ゲートに３つの半導体領域を設けてもよい。この場合には、ゲートにおいてソース側にソース側Ｐ型半導体領域が形成され、ドレイン側にドレイン側Ｐ型半導体領域が形成され、その間にＮ型半導体領域が形成される。
【００７６】
図１７は、第２の実施の形態におけるドレイン側Ｎ型半導体領域２６３およびソース側Ｎ型半導体領域２６１のそれぞれの面積とドレイン電流との関係を説明するための図である。ゲート絶縁膜２４５の面積を一定としてドレイン側Ｎ型半導体領域２６３の面積を大きくするほど、第１の実施の形態と同様に、リーク電流が抑制され、オン電流が増大する。一方、ソース側Ｎ型半導体領域２６１の面積を大きくするほど、リーク電流が増大し、オン電流も増大する。これらの関係に基づき、リーク電流が許容値以下に抑制される範囲で、オン電流が増大するように、ソース側Ｎ型半導体領域２６１およびドレイン側Ｎ型半導体領域２６３のそれぞれの面積が調整される。
【００７７】
このように、第２の実施の形態によれば、ソース側Ｎ型半導体領域２６１をさらに設けたため、ソース側Ｎ型半導体領域２６１およびドレイン側Ｎ型半導体領域２６３の各面積の調整により、オン電流の増大とリーク電流の抑制とを両立することができる。
【００７８】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、ゲート２６０に２つの半導体領域を形成していたが、ゲート２６０に３つの金属の領域を形成してもよい。この第３の実施の形態の電界効果トランジスタ２００は、ゲート２６０が３つの金属の領域を備える点において第１の実施の形態と異なる。
【００７９】
図１８は、第３の実施の形態における電界効果トランジスタ２００の断面図の一例である。第３の実施の形態の電界効果トランジスタ２００は、ゲート２６０がソース側領域２６５と中間領域２６６とドレイン側領域２６７とを備える点において第１の実施の形態と異なる。
【００８０】
ソース側領域２６５は、ゲート絶縁膜２４５のソース２２０側の端部から、境界位置Ｘ１までの領域に設けられ、ドレイン側領域２６７は、ゲート絶縁膜２４５のドレイン２４０側の端部から、境界位置Ｘ０までの領域に設けられる。また、中間領域２６６は、境界までの領域に設けられる。
【００８１】
ソース側領域２６５およびドレイン側領域２６７は、仕事関数が同一の金属（例えば、モリブデン）により形成される。また、中間領域２６６は、ソース側領域２６５およびドレイン側領域２６７より仕事関数が大きい金属（例えば、白金）により形成される。なお、モリブデンや白金以外の金属により、それぞれの領域を形成してもよい。
【００８２】
また、Ｐ型の電界効果トランジスタ２００において、３つの金属の領域を設けてもよい。この場合には、中間領域２６６は、ソース側領域２６５およびドレイン側領域２６７より仕事関数が小さい金属により形成される。
【００８３】
また、ソース側領域２６５、中間領域２６６およびドレイン側領域２６７の３つの領域をゲート２６０に設けているが、それらのうち２つのみを設けてもよい。電界効果トランジスタ２００をＮ型とする場合には、中間領域２６６およびドレイン側領域２６７のみが設けられ、Ｐ型とする場合には、ソース側領域２６５および中間領域２６６のみが設けられる。
【００８４】
また、ソース側領域２６５およびドレイン側領域２６７の面積を同一にしているが、これらの面積が異なる構成であってもよい。それぞれの面積は、第２の実施の形態と同様に、リーク電流を抑制し、オン電流が上昇するように調整される。
【００８５】
図１９は、第３の実施の形態における電界効果トランジスタ２００の化学機械平坦化までの製造方法を説明するための図である。サイドウォールスペーサ２５１および２５２の形成後に、イオン注入装置は、ドナーをイオン化して注入し、ソース２２０およびドレイン２４０とＮ型半導体領域２８０とを形成する。
【００８６】
そして、図１９におけるｂに例示するように、成膜装置が、二酸化シリコン膜２８１を堆積させる。そして、同図におけるｃに例示するように、ＣＭＰ（Chemical Mechanical Planarization）装置は、二酸化シリコン膜２８１において化学機械平坦化を行ってＮ型領域２８０を露出させる。
【００８７】
図２０は、第３の実施の形態における電界効果トランジスタ２００のソース側領域２６５およびドレイン側領域形成２６７までの製造方法を説明するための図である。ＣＭＰの後、同図におけるａに例示するように、エッチング装置は、選択エッチングにより、Ｎ型半導体領域２８０を除去する。そして、同図におけるｂに例示するように、スパッタリング装置が、スパッタリングを行ってモリブデンを堆積させる。このモリブデンは、同図におけるｃに例示するように、エッチング装置による異方向性エッチングによって、サイドウォールスペーサ２５１および２５２の周辺のみを残して除去される。これにより、ソース側領域２６５およびドレイン側領域２６７が形成される。
【００８８】
図２１は、第３の実施の形態における電界効果トランジスタ２００のソース側領域２６５およびドレイン側領域２６７形成からの製造方法を説明するための図である。同図におけるａに例示するように、スパッタリング装置は、スパッタリングにより白金を堆積させる。そして、同図におけるｂに例示するように、ＣＭＰ装置は、化学機械平坦化を行って二酸化シリコン膜２８１を露出させる。これにより、中間領域２６６が形成される。そして、同図におけるｃに例示するように、二酸化シリコン膜２８１がエッチングなどにより除去される。
【００８９】
図２２は、第３の実施の形態における電界効果トランジスタの製造方法の一例を示すフローチャートである。第３の実施の形態の製造方法は、ステップＳ９０４およびＳ９０５の代わりに、ステップＳ９１０乃至Ｓ９１８が実行される点において第１の実施の形態と異なる。
【００９０】
サイドウォールスペーサ２５１および２５２の形成後（ステップＳ９０３）に、イオン化されたドナーの注入により、ソース２２０およびドレイン２４０と、Ｎ型半導体領域２８０とが形成される（ステップＳ９１０）。そして、二酸化シリコン膜２８１が成膜され（ステップＳ９１１）、化学機械平坦化が行われる（ステップＳ９１２）。
【００９１】
続いて選択エッチングにより、Ｎ型半導体領域２８０が除去され（ステップＳ９１３）、モリブデンが堆積される（ステップＳ９１４）。このモリブデンは、異方向性エッチングによって、サイドウォールスペーサ２５１および２５２の周辺のみを残して除去される（ステップＳ９１５）。これにより、ソース側領域２６５およびドレイン側領域２６７が形成される。
【００９２】
そして、白金が堆積され（ステップＳ９１６）、化学機械平坦化が行われる（ステップＳ９１７）。そして、二酸化シリコン膜２８１が除去される（ステップＳ９１８）。
【００９３】
このように、本技術の第３の実施の形態によれば、仕事関数の異なるソース側領域２６５、中間領域２６６およびドレイン側領域２６７を設けたため、それらの面積の調整によりオン電流の増大とリーク電流の抑制とを両立することができる。
【００９４】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【００９５】
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【００９６】
なお、本技術は以下のような構成もとることができる。
（１）ソースと、
ドレインと、
前記ソースおよび前記ドレインの間に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートと
を具備するトランジスタ。
（２）前記複数の領域は、２つの領域からなる
前記（１）記載のトランジスタ。
（３）前記２つの領域の一方は、前記ドレイン側に配置されたＮ型半導体領域であり、
前記２つの領域の他方は、前記ソース側に配置されたＰ型半導体領域であり、
前記ドレインおよび前記ソースは、Ｎ型半導体から形成される
前記（２）記載のトランジスタ。
（４）前記２つの領域の一方は、前記ソース側に配置されたＮ型半導体領域であり、
前記２つの領域の他方は、前記ドレイン側に配置されたＰ型半導体領域であり、
前記ドレインおよび前記ソースは、Ｐ型半導体から形成される
前記（２）記載のトランジスタ。
（５）前記複数の領域は、前記ドレイン側に配置されたドレイン側領域と、前記ソース側に配置されたソース側領域と、前記ドレイン側領域および前記ソース側領域の間に配置された中間領域とからなる
前記（１）記載のトランジスタ。
（６）前記ドレイン側領域および前記ソース側領域と前記ソースおよび前記ドレインとは、Ｎ型半導体から形成され、
前記中間領域は、Ｐ型半導体から形成される
前記（５）記載のトランジスタ。
（７）前記ドレイン側領域および前記ソース側領域と前記ソースおよび前記ドレインとは、Ｐ型半導体から形成され、
前記中間領域は、Ｎ型半導体から形成される
前記（５）記載のトランジスタ。
（８）前記ドレイン側領域および前記ソース側領域のそれぞれの面積が異なる
前記（５）から（７）のいずれかに記載のトランジスタ。
（９）前記複数の領域は、仕事関数の異なる金属から形成される
前記（１）から（８）のいずれかに記載のトランジスタ。
（１０）電源に接続された電源線と、
所定の電位の接地線と、
前記電源線に接続されたソースと、
前記接地線に接続されたドレインと、
前記ソースおよび前記ドレインの間に配置されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に設けられた、仕事関数の異なる複数の領域を備えるゲートと
を具備する保護回路。
（１１）前記電源線を介して入力された電気信号を遅延させる容量素子をさらに具備し、
前記遅延した電気信号が前記ゲートに入力される
前記（１０）記載の保護回路。
（１２）半導体基板の表面のゲート絶縁膜にシリコン層を形成するシリコン層形成手順と、
前記シリコン層の一部と前記半導体基板の所定領域とに所定の不純物を添加する第１の添加手順と、
前記シリコン層の前記一部を除く部分に前記所定の不純物と異なる不純物を添加する第２の添加手順と
を具備するトランジスタの製造方法。
（１３）半導体基板の表面のゲート絶縁膜に所定の金属を堆積する第１の堆積手順と、
前記所定の金属をエッチングにより一部を残して除去するエッチング手順と、
前記所定の金属と異なる金属を前記ゲート絶縁膜の表面に堆積する第２の堆積手順と、
を具備するトランジスタの製造方法。
【符号の説明】
【００９７】
１００  電子装置
１１０  電源回路
１２０  静電気放電保護回路
１２１  抵抗
１２２  容量素子
１２３  インバータ
１３０  処理回路
２００、２０１  電界効果トランジスタ
２１０、２１１  半導体基板
２２０、２２１  ソース
２３１、２３２  低濃度不純物領域
２４０、２４１  ドレイン
２４５  ゲート絶縁膜
２５１、２５２  サイドウォールスペーサ
２６０  ゲート
２６１  ソース側Ｎ型半導体領域
２６２  Ｐ型半導体領域
２６３  ドレイン側Ｎ型半導体領域
２６４  ポリシリコン層
２６５  ソース側領域
２６６  中間領域
２６７  ドレイン側領域
２６８、２８０  Ｎ型半導体領域
２６９  ソース側Ｐ型半導体領域
２７１、２７２、２７３、２７４  マスク
２８１  二酸化シリコン膜
【図１】
2016149442.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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