(57)【要約】      （修正有）【課題】アバランシェ耐量の向上を可能とする半導体装置を提供する。【解決手段】ＳｉＣによるセル領域、ゲートパッド領域、セル端領域を備える。セル領域は、ｎ＋型ドレイン領域２０と、ｎドリフト領域１６と、ｐベース領域１４と、ｎソース領域１２と、ｐベース領域１４内に設けられ、ｐベース領域１４よりも濃度の高いｐコンタクト領域１８と、ゲート絶縁膜２２と、セルゲート電極２４と、ソース電極２６と、ドレイン電極２８と、を有する。ゲートパッド領域は、フィールド絶縁膜３２と、ｐ型不純物のピーク濃度が１×１０１８ｃｍ−３以上であるフィールド領域３６と、を有する。セル端領域は、フィールド領域３６に接続されるｐ型領域４０と、ｐ型領域４０よりも濃度の高いｐ＋型領域４２と、ｐ＋型領域４２に第２のコンタクト部Ｂで接するソース電極２６と、を有する。第２のコントタクト部Ｂでソース電極２６が接する面の全面がｐ型のＳｉＣ領域である。【選択図】図１
2016174030.tif 000002
【特許請求の範囲】
【請求項１】
セル領域と、ゲートパッド領域又はゲート配線領域と、前記セル領域と前記ゲートパッド領域又は前記ゲート配線領域との間のセル端領域を備える半導体装置であって、
前記セル領域は、
第１の面と第２の面を備えるＳｉＣ基板と、
前記ＳｉＣ基板内の前記第１の面に設けられたｎ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域と前記第２の面との間に設けられたｐ型の第２のＳｉＣ領域と、
前記第２のＳｉＣ領域と前記第２の面との間に設けられたｎ型の第３のＳｉＣ領域と、
前記第２のＳｉＣ領域内の前記第１の面に設けられ、前記第２のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第４のＳｉＣ領域と、
前記第２のＳｉＣ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた第１のゲート電極と、
前記第１の面上に設けられ、前記第１のＳｉＣ領域及び前記第４のＳｉＣ領域に第１のコンタクト部で接する第１の電極と、
第２の面上に設けられた第２の電極と、を有し、
前記ゲートパッド領域又は前記ゲート配線領域は、
前記第１の面上に設けられ、前記ゲート絶縁膜よりも膜厚の厚いフィールド絶縁膜と、
前記フィールド絶縁膜上に設けられた第２のゲート電極と、
前記第３のＳｉＣ領域と前記フィールド絶縁膜との間に設けられ、前記第１の面に接し、ｐ型不純物のピーク濃度が１×１０１８ｃｍ−３以上であるｐ型の第５のＳｉＣ領域と、を有し、
前記セル端領域は、
前記第５のＳｉＣ領域に接続されるｐ型の第６のＳｉＣ領域と、前記第６のＳｉＣ領域内の前記第１の面に設けられ、前記第６のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第７のＳｉＣ領域と、
前記第７のＳｉＣ領域に第２のコンタクト部で接する前記第１の電極と、を有し、
前記第２のコントタクト部で前記第１の電極が接する前記第１の面の全面がｐ型のＳｉＣ領域である半導体装置。
【請求項２】
前記第５のＳｉＣ領域のｐ型不純物濃度が、前記第１のゲート電極と前記第２の面との間の前記第２のＳｉＣ領域のｐ型不純物濃度よりも高い請求項１記載の半導体装置。
【請求項３】
前記第５のＳｉＣ領域のｐ型不純物濃度のピーク位置の前記第１の面からの距離が、０．１μｍ以上０．３μｍ以下である請求項２記載の半導体装置。
【請求項４】
前記第５のＳｉＣ領域の深さが、前記第２のＳｉＣ領域の深さよりも浅い請求項１記載の半導体装置。
【請求項５】
前記第５のＳｉＣ領域の深さが、前記第２のＳｉＣ領域の深さの半分以下である請求項４記載の半導体装置。
【請求項６】
前記フィールド絶縁膜がシリコン酸化膜である請求項１乃至請求項５いずれか一項記載の半導体装置。
【請求項７】
前記第５のＳｉＣ領域のｐ型不純物がアルミニウム（Ａｌ）である請求項１乃至請求項６いずれか一項記載の半導体装置。
【請求項８】
セル領域と、ゲートパッド領域又はゲート配線領域と、前記セル領域と前記ゲートパッド領域又は前記ゲート配線領域との間のセル端領域を備える半導体装置であって、
前記セル領域は、
第１の面と第２の面を備えるＳｉＣ基板と、
前記ＳｉＣ基板内の前記第１の面に設けられたｎ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域と前記第２の面との間に設けられたｐ型の第２のＳｉＣ領域と、
前記第２のＳｉＣ領域と前記第２の面との間に設けられたｎ型の第３のＳｉＣ領域と、
前記第２のＳｉＣ領域内の前記第１の面に設けられ、前記第２のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第４のＳｉＣ領域と、
前記第２のＳｉＣ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた第１のゲート電極と、
前記第１の面上に設けられ、前記第１のＳｉＣ領域及び前記第４のＳｉＣ領域に第１のコンタクト部で接する第１の電極と、
前記第２の面上に設けられた第２の電極と、を有し、
前記ゲートパッド領域又は前記ゲート配線領域は、
前記第１の面上に設けられ、前記ゲート絶縁膜よりも膜厚の厚いフィールド絶縁膜と、
前記フィールド絶縁膜上に設けられた第２のゲート電極と、
前記第３のＳｉＣ領域と前記フィールド絶縁膜との間に設けられ、前記第１の面に接し、ｐ型不純物濃度が前記第１のゲート電極と前記第２の面との間の前記第２のＳｉＣ領域のｐ型不純物濃度よりも高く、ｐ型不純物のピーク濃度が１×１０１８ｃｍ−３以上であるｐ型の第５のＳｉＣ領域と、を有し、
前記セル端領域は、
前記第５のＳｉＣ領域に接続されるｐ型の第６のＳｉＣ領域と、前記第６のＳｉＣ領域内の前記第１の面に設けられ、前記第６のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第７のＳｉＣ領域と、
前記第７のＳｉＣ領域に第２のコンタクト部で接する前記第１の電極と、を有する半導体装置。
【請求項９】
前記第５のＳｉＣ領域のｐ型不純物濃度のピーク位置の前記第１の面からの距離が、０．１μｍ以上０．３μｍ以下である請求項８記載の半導体装置。
【請求項１０】
セル領域と、ゲートパッド領域又はゲート配線領域と、前記セル領域と前記ゲートパッド領域又は前記ゲート配線領域との間のセル端領域を備える半導体装置であって、
前記セル領域は、
第１の面と第２の面を備えるＳｉＣ基板と、
前記ＳｉＣ基板内の前記第１の面に設けられたｎ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域と前記第２の面との間に設けられたｐ型の第２のＳｉＣ領域と、
前記第２のＳｉＣ領域と前記第２の面との間に設けられたｎ型の第３のＳｉＣ領域と、
前記第２のＳｉＣ領域内の前記第１の面に設けられ、前記第２のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第４のＳｉＣ領域と、
前記第２のＳｉＣ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた第１のゲート電極と、
前記第１の面上に設けられ、前記第１のＳｉＣ領域及び前記第４のＳｉＣ領域に第１のコンタクト部で接する第１の電極と、
前記第２の面上に設けられた第２の電極と、を有し、
前記ゲートパッド領域又は前記ゲート配線領域は、
前記第１の面上に設けられ、前記ゲート絶縁膜よりも膜厚の厚いフィールド絶縁膜と、
前記フィールド絶縁膜上に設けられた第２のゲート電極と、
前記第３のＳｉＣ領域と前記フィールド絶縁膜との間に設けられ、前記第１の面に接し、前記第２のＳｉＣ領域の深さよりも浅く、ｐ型不純物のピーク濃度が１×１０１８ｃｍ−３以上であるｐ型の第５のＳｉＣ領域と、を有し、
前記セル端領域は、
前記第５のＳｉＣ領域に接続されるｐ型の第６のＳｉＣ領域と、前記第６のＳｉＣ領域内の前記第１の面に設けられ、前記第６のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第７のＳｉＣ領域と、
前記第７のＳｉＣ領域に第２のコンタクト部で接する前記第１の電極と、を有する半導体装置。
【請求項１１】
前記第５のＳｉＣ領域の深さが、前記第２のＳｉＣ領域の深さの半分以下である請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、および熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
【０００３】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の電極間にサージ電圧が印加されると、アバランシェ降伏が生じる。アバランシェ降伏が、例えば、セル領域以外の設計上予期せぬ箇所で生じるとデバイスの破壊につながる恐れがある。
【０００４】
ＳｉＣはＳｉと比較して、例えば、ｐ型不純物領域のシート抵抗や、ｐ型不純物領域へのコンタクト抵抗が高いという特殊性がある。デバイスのアバランシェ耐量を向上させる上でも、上記ＳｉＣの特殊性を考慮したデバイス設計が求められる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１３−１５２９８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、アバランシェ耐量の向上を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、セル領域と、ゲートパッド領域又はゲート配線領域と、前記セル領域と前記ゲートパッド領域又は前記ゲート配線領域との間のセル端領域を備える半導体装置であって、前記セル領域は、第１の面と第２の面を備えるＳｉＣ基板と、前記ＳｉＣ基板内の前記第１の面に設けられたｎ型の第１のＳｉＣ領域と、前記第１のＳｉＣ領域と前記第２の面との間に設けられたｐ型の第２のＳｉＣ領域と、前記第２のＳｉＣ領域と前記第２の面との間に設けられたｎ型の第３のＳｉＣ領域と、前記第２のＳｉＣ領域内の前記第１の面に設けられ、前記第２のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第４のＳｉＣ領域と、前記第２のＳｉＣ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第１のゲート電極と、前記第１の面上に設けられ、前記第１のＳｉＣ領域及び前記第４のＳｉＣ領域に第１のコンタクト部で接する第１の電極と、第２の面上に設けられた第２の電極と、を有し、前記ゲートパッド領域又は前記ゲート配線領域は、前記第１の面上に設けられ、前記ゲート絶縁膜よりも膜厚の厚いフィールド絶縁膜と、前記フィールド絶縁膜上に設けられた第２のゲート電極と、前記第３のＳｉＣ領域と前記フィールド絶縁膜との間に設けられ、前記第１の面に接し、ｐ型不純物のピーク濃度が１×１０１８ｃｍ−３以上であるｐ型の第５のＳｉＣ領域と、を有し、前記セル端領域は、前記第５のＳｉＣ領域に接続されるｐ型の第６のＳｉＣ領域と、前記第６のＳｉＣ領域内の前記第１の面に設けられ、前記第６のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第７のＳｉＣ領域と、前記第７のＳｉＣ領域に第２のコンタクト部で接する前記第１の電極と、を有し、前記第２のコントタクト部で前記第１の電極が接する前記第１の面の全面がｐ型のＳｉＣ領域である。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】比較形態の半導体装置の模式断面図。
【図３】第２の実施形態の半導体装置の模式断面図。
【図４】第３の実施形態の半導体装置の模式断面図。
【図５】第４の実施形態の半導体装置の模式断面図。
【図６】第５の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【００１０】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【００１１】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。
【００１２】
本明細書中、「ＳｉＣ基板」とは、例えば、基板上にエピタキシャル成長により形成されたＳｉＣ層も含む概念である。
【００１３】
（第１の実施形態）
本実施形態の半導体装置は、セル領域と、ゲートパッド領域又はゲート配線領域と、セル領域とゲートパッド領域又はゲート配線領域との間のセル端領域を備える半導体装置であって、セル領域は、第１の面と第２の面を備えるＳｉＣ基板と、ＳｉＣ基板内の第１の面に設けられたｎ型の第１のＳｉＣ領域と、第１のＳｉＣ領域と第２の面との間に設けられたｐ型の第２のＳｉＣ領域と、第２のＳｉＣ領域と第２の面との間に設けられたｎ型の第３のＳｉＣ領域と、第２のＳｉＣ領域内の第１の面に設けられ、第２のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第４のＳｉＣ領域と、第１の面の第２のＳｉＣ領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた第１のゲート電極と、第１の面上に設けられ、第１のＳｉＣ領域及び第４のＳｉＣ領域に第１のコンタクト部で接する第１の電極と、第２の面上に設けられた第２の電極と、を有し、ゲートパッド領域又はゲート配線領域は、第１の面上に設けられ、ゲート絶縁膜よりも膜厚の厚いフィールド絶縁膜と、フィールド絶縁膜上に設けられた第２のゲート電極と、第３のＳｉＣ領域と、フィールド絶縁膜との間に設けられ、第１の面に接するｐ型の第５のＳｉＣ領域と、を有し、セル端領域は、第５のＳｉＣ領域に接続されるｐ型の第６のＳｉＣ領域と、第６のＳｉＣ領域内に設けられ、第６のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第７のＳｉＣ領域と、第７のＳｉＣ領域に第２のコンタクト部で接する第１の電極と、を有し、第２のコントタクト部で第１の電極が接する第１の面の全面がｐ型のＳｉＣ領域である。
【００１４】
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＯＳＦＥＴである。
【００１５】
ＭＯＳＦＥＴ１００は、ＳｉＣ基板１０を用いて形成されている。ＭＯＳＦＥＴ１００には、セル領域と、セル端領域と、ゲートパッド領域又はゲート配線領域とが設けられている。
【００１６】
セル領域は、縦型のＭＯＳＦＥＴのセルが複数規則的に配列される領域である。各セルの形状、配置は特に限定されるものではない。
【００１７】
ゲートパッド領域は、ＭＯＳＦＥＴの各セルのゲート電極に電圧を印加するための金属のパッド電極が形成された領域である。また、ゲート配線領域は、ＭＯＳＦＥＴの各セルのゲート電極に電圧を印加するための金属のゲート配線が形成された領域である。ゲート配線を用いて、ＭＯＳＦＥＴの各セルのゲート電極とパッド電極が接続される。ゲート配線領域は、ゲートフィンガー領域とも称される。ゲートパッド領域とゲート配線領域との層構造は、基本的に同様である。したがって、以下、ゲートパッド領域を例に説明する。
【００１８】
セル端領域は、セル領域と、ゲートパッド領域又はゲート配線領域との間の領域である。セル領域内のＭＯＳＦＥＴの各セルのゲート電極を、ゲートパッド領域又はゲート配線領域まで引き出すための構造が設けられる。
【００１９】
ＭＯＳＦＥＴ１００は、セル領域に、ＳｉＣ基板１０、ｎ＋型のソース領域（第１のＳｉＣ領域）１２、ｐ型のベース領域（第２のＳｉＣ領域）１４、ｎ−型のドリフト領域（第３のＳｉＣ領域）１６、ｐ＋型のコンタクト領域（第４のＳｉＣ領域）１８、ｎ＋型のドレイン領域２０、ゲート絶縁膜２２、セルゲート電極（第１のゲート電極）２４、ソース電極（第１の電極）２６、ドレイン電極（第２の電極）２８、及び、層間絶縁膜３０を備える。
【００２０】
また、ゲートパッド領域に、フィールド絶縁膜３２、引き出しゲート電極（第２のゲート電極）３４、ｐ型のフィールドｐ領域（第５のＳｉＣ領域）３６、ゲートパッド電極３８を備える。
【００２１】
更に、セル端領域に、ｐ型のセル端ｐ領域（第６のＳｉＣ領域）４０、及び、ｐ型のセル端コンタクト領域（第７のＳｉＣ領域）４２を備える。
【００２２】
ＳｉＣ基板１０は、第１の面と、第２の面とを備える。図１中、第１の面とはＳｉＣ基板１０の上側の面である。また、図１中、第２の面とはＳｉＣ基板１０の下側の面である。ＳｉＣ基板１０は、例えば、４Ｈ−ＳｉＣ構造のＳｉＣである。ＳｉＣ基板１０の厚さは、例えば、２５０μｍ以上５００μｍ以下である。
【００２３】
ｎ＋型のソース領域（第１のＳｉＣ領域）１２は、ＳｉＣ基板１０の第１の面に設けられる。ｎ＋型のソース領域１２は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下である。ｎ＋型のソース領域１２の深さは、例えば、０．１μｍ以上０．３μｍ以下である。
【００２４】
ｐ型のベース領域（第２のＳｉＣ領域）１４は、ｎ＋型のソース領域１２と第２の面との間に設けられる。ベース領域１４は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。ベース領域１４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、ベース領域１４の表面では、例えば、１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。ｐ型不純物の不純物濃度は、ピーク濃度では、例えば、１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下である。ベース領域１４の深さは、例えば、０．６μｍ以上１．０μｍ以下である。
【００２５】
ｎ−型のドリフト領域（第３のＳｉＣ領域）１６は、ベース領域１４と第２の面との間に設けられる。ドリフト領域１６は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ドリフト領域１６のｎ型不純物の不純物濃度、深さは、要求される素子耐圧によって異なる。例えば、１２００Ｖ定格の素子として耐圧１４００Ｖ〜１７００Ｖを得ようとすれば、不純物濃度は７×１０１５以上１×１０１６ｃｍ−３以下程度である。また、この場合、ドリフト領域１６の深さは、例えば、９μｍ以上１１μｍ以下であることが望ましい。
【００２６】
ｐ＋型のコンタクト領域（第４のＳｉＣ領域）１８は、ベース領域１４内の第１の面に設けられる。コンタクト領域１８は、ソース電極２６のベース領域１４へのコンタクト抵抗を低減する機能を備える。
【００２７】
コンタクト領域１８は、ｐ型不純物を含有する。コンタクト領域１８は、ｐ型のベース領域１４よりもｐ型不純物濃度が高い。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下である。コンタクト領域１８の深さは、例えば、０．１μｍ以上０．３μｍ以下である。
【００２８】
ｎ＋型のドレイン領域２０は、ＳｉＣ基板１０の第２の面に設けられる。ドレイン領域２０は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、５×１０１８以上１×１０２０ｃｍ−３以下である。ドレイン領域２０の厚さは、例えば、１００μｍ以上５００μｍ以下である。
【００２９】
ゲート絶縁膜２２は、ＳｉＣ基板１０の第１の面上に設けられる。ゲート絶縁膜２２は、ｐ型のベース領域１４上に設けられる。ゲート絶縁膜２２は、例えば、シリコン酸化膜である。
【００３０】
セルゲート電極（第１のゲート電極）２４は、ゲート絶縁膜２２上に設けられる。セルゲート電極２４は、例えば、不純物がドーピングされた多結晶シリコンである。
【００３１】
層間絶縁膜３０は、セルゲート電極２４上に設けられる。層間絶縁膜３０は、例えば、シリコン酸化膜である。
【００３２】
ソース電極（第１の電極）２６は、ＳｉＣ基板１０の第１の面側に設けられる。ソース電極２６は、層間絶縁膜３０上に設けられる。ソース電極２６は、セル領域の第１のコンタクト部Ａで、ソース領域１２とコンタクト領域１８に同時に接する。
【００３３】
ソース電極２６は、例えば、金属である。ソース電極２６は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００３４】
ソース電極２６のソース領域１２又はコンタクト領域１８と接する部分にシリサイド層が設けられても構わない。シリサイド層は、例えば、ニッケルシリサイドである。ソース電極２６と、ソース領域１２及びコンタクト領域１８とのコンタクトは、オーミックコンタクトであることが望ましい。
【００３５】
ドレイン電極（第２の電極）２８は、ＳｉＣ基板１０の第２の面に接して設けられる。ドレイン電極２８は、ドレイン領域２０に接して設けられる。
【００３６】
ドレイン電極２８は、例えば金属である。ドレイン電極２８は、例えば、チタン（Ｔｉ）とニッケル（Ｎｉ）の積層膜である。
【００３７】
ドレイン電極２８のドレイン領域２０と接する部分にシリサイド層が設けられても構わない。シリサイド層は、例えば、ニッケルシリサイドである。ドレイン電極２８とドレイン領域２０とのコンタクトは、オーミックコンタクトであることが望ましい。
【００３８】
フィールド絶縁膜３２は、ゲートパッド領域の第１の面上に設けられる。フィールド絶縁膜３２は、ゲート絶縁膜２２よりも膜厚が厚い。フィールド絶縁膜３２は、ＳｉＣ基板１０と引き出しゲート電極（第２のゲート電極）３４との間を絶縁する機能を備える。フィールド絶縁膜３２は、例えば、酸化膜である。フィールド絶縁膜３２は、例えば、シリコン酸化膜である。
【００３９】
引き出しゲート電極（第２のゲート電極）３４は、フィールド絶縁膜３２上に設けられる。引き出しゲート電極３４は、セルゲート電極２４をセル領域からゲートパッド領域に引き出すために設けられる。引き出しゲート電極３４は、例えば、不純物がドーピングされた多結晶シリコンである。引き出しゲート電極３４は、図１の紙面の奥又は手前でセルゲート電極２４に接続される。接続には、例えば、多結晶シリコン単体、又は、多結晶シリコンに金属膜を積層した構造が用いられる。
【００４０】
ｐ型のフィールドｐ領域（第５のＳｉＣ領域）３６は、ドリフト領域１６とフィールド絶縁膜３２との間に設けられる。フィールドｐ領域３６は、ＭＯＳＦＥＴ１００のオフ時に、フィールド絶縁膜３２に印加される電界を緩和し、フィールド絶縁膜３２の絶縁破壊を抑制する機能を備える。
【００４１】
フィールドｐ領域３６は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。フィールドｐ領域３６のｐ型不純物のピーク濃度は１×１０１８ｃｍ−３以上である。
【００４２】
フィールド絶縁膜３２に印加される電界を緩和するためには、ＭＯＳＦＥＴ１００のオフ時に、フィールドｐ領域３６が完全に空乏化しないことが必要である。完全空乏化を抑制する観点から、フィールドｐ領域３６のｐ型不純物のピーク濃度は１×１０１８ｃｍ−３以上である必要がある。フィールドｐ領域３６のｐ型不純物のピーク濃度は５×１０１８ｃｍ−３以上であることが望ましく、１×１０１９ｃｍ−３以上であることが、より望ましい。
【００４３】
フィールドｐ領域３６の深さは、例えば、０．４μｍ以上１．０μｍ以下である。
【００４４】
ゲートパッド電極３８は、ゲートパッド領域の層間絶縁膜３０上に設けられる。ゲートパッド電極３８は、セルゲート電極２４にゲート電位を与える機能を備える。ゲートパッド電極３８は、引き出しゲート電極３４に接続される。
【００４５】
ゲートパッド電極３８は、例えば、金属である。ゲートパッド電極３８は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００４６】
ｐ型のセル端ｐ領域（第６のＳｉＣ領域）４０は、セル端領域に設けられる。セル端ｐ領域４０は、フィールドｐ領域３６に接続される。セル端ｐ領域４０は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、セル端ｐ領域４０の表面では、例えば、１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。ｐ型不純物の不純物濃度は、ピーク濃度では、例えば、１×１０１８ｃｍ−３以上１×１０１９ｃｍ−３以下である。セル端ｐ領域４０の深さは、例えば、０．６μｍ以上１．０μｍ以下である。セル端ｐ領域４０は、例えば、セル領域のベース領域１４と略同一のｐ型不純物濃度及び深さを備える。
【００４７】
ｐ型のセル端コンタクト領域（第７のＳｉＣ領域）４２は、セル端ｐ領域４０内に設けられる。セル端コンタクト領域４２は、第１の面に設けられる。セル端コンタクト領域４２は、ソース電極２６のセル端ｐ領域４０へのコンタクト抵抗を低減する機能を備える。
【００４８】
セル端コンタクト領域４２は、ｐ型不純物を含有する。セル端コンタクト領域４２は、セル端ｐ領域４０よりもｐ型不純物濃度が高い。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下である。セル端コンタクト領域４２の深さは、例えば、０．１μｍ以上０．３μｍ以下である。セル端コンタクト領域４２は、例えば、コンタクト領域１８と略同一のｐ型不純物濃度及び深さを備える。
【００４９】
ソース電極２６は、セル端領域の第２のコンタクト部Ｂで、セル端コンタクト領域４２に接する。第２のコンタクト部Ｂで、ソース電極２６が接する第１の面の全面が、ｐ型のＳｉＣ領域である。言い換えれば、ソース電極２６が接する第１の面にはｎ型のＳｉＣ領域が無い。
【００５０】
次に、本実施形態の作用及び効果について説明する。図２は、比較形態の半導体装置の模式断面図である。
【００５１】
比較形態の半導体装置はＭＯＳＦＥＴである。ＭＯＳＦＥＴ９００は、セル端領域の第２のコンタクト部Ｂにおいて、ソース電極２６が接する第１の面に、ｎ型のセル端コンタクト領域４４が設けられること以外は、第１の実施形態のＭＯＳＦＥＴ１００と同様である。
【００５２】
ＭＯＳＦＥＴ９００の第２のコンタクト部Ｂの下の不純物領域の構成は、第１のコンタクト部Ａの下の不純物領域の構成と同じである。セル領域とセル端領域のプロセス整合性をあげるため、同じ構成の不純物領域が形成されている。
【００５３】
ゲートパッド領域のフィールドｐ領域３６は、セル領域のベース領域１４と比較して、幅が広い。そして、フィールドｐ領域３６の電位を抑えるためのソース電極２６のコンタクトは、セル端領域の第２のコンタクト部Ｂに設けられるのみである。
【００５４】
このため、ＭＯＳＦＥＴ９００のソース電極２６とドレイン電極２８との間にサージ電圧が印加されると、特に、第２のコンタクト部Ｂから遠いフィールドｐ領域３６の電位が持ち上がり、ゲートパッド領域でアバランシェ降伏が生じる恐れがある。この場合、第２のコンタクト部Ｂに大電流が集中し、第２のコンタクト部Ｂでデバイスの破壊が生じる恐れがある。よって、ＭＯＳＦＥＴ９００のアバランシェ耐量が低下する。
【００５５】
また、ゲートパッド領域でアバランシェ降伏が生じると、第２のコンタクト部Ｂに流れる正孔電流に起因して、セル端領域の寄生トランジスタが動作する恐れがある。この場合も、第２のコンタクト部Ｂに大電流が集中し、第２のコンタクト部Ｂでデバイスの破壊が生じる恐れがある。よって、ＭＯＳＦＥＴ９００のアバランシェ耐量が低下する。
【００５６】
なお、セル端領域の寄生トランジスタとは、ｎ型のセル端コンタクト領域４４、ｐ型のセル端ｐ領域４０、及び、ｎ−型のドリフト領域１６で構成されるｎｐｎトランジスタである。ｎｐｎトランジスタのベースに相当し、フィールドｐ領域３６に接続されるセル端ｐ領域４０に正孔電流が流れることによりｎｐｎトランジスタがオンする恐れがある。
【００５７】
特に、ＳｉＣでは、Ｓｉと比較して、例えば、ｐ型不純物領域のシート抵抗や、ｐ型不純物領域へのコンタクト抵抗を低減させることが困難である。このため、フィールドｐ領域３６のシート抵抗の低減も困難であり、ゲートパッド領域でのアバランシェ降伏が生じやすい。また、第２のコンタクト部Ｂのコンタクト抵抗の低減も困難であり、大電流が流れた際の破壊を抑制することが困難である。
【００５８】
本実施形態のＭＯＳＦＥＴ１００では、第２のソース電極２６が接する第１の面にはｎ型のＳｉＣ領域が無い。具体的には、第２のソース電極２６は、ｐ型のセル端コンタクト領域４２のみに接触している。したがって、比較形態のＭＯＳＦＥＴ９００に比べ、セル端ｐ領域４０への実効的なコンタクト抵抗が低減する。
【００５９】
このため、仮に、第２のコンタクト部Ｂに大電流が流れたとしても、第２のコンタクト部Ｂでのデバイスの破壊が抑制される。よって、ＭＯＳＦＥＴ１００のアバランシェ耐量が向上する。
【００６０】
また、セル端ｐ領域４０への実効的なコンタクト抵抗の低減により、フィールドｐ領域３６の電位が持ち上がることを抑えることが可能となる。したがって、ゲートパッド領域でのアバランシェ降伏が生じにくくなる。よって、ＭＯＳＦＥＴ１００のアバランシェ耐量が向上する。
【００６１】
本実施形態のＭＯＳＦＥＴ１００によれば、アバランシェ降伏時のセル端領域のコンタクト部の破壊が抑制される。また、フィールドｐ領域３６の電位が持ち上がることを抑えることが可能となる。したがって、アバランシェ耐量の高いＭＯＳＦＥＴ１００が実現される。
【００６２】
また、ベース領域１４とドリフト領域１６との間、及び、セル端ｐ領域４０とドリフト領域１６との間に、ドリフト領域１６よりもｎ型不純物濃度の高いｎ型領域を設けることが望ましい。ｎ型領域を設けることで、セル領域及びセル端領域の耐圧を低下する。したがって、ゲートパッド領域でのアバランシェ降伏が生じにくくなる。よって、ＭＯＳＦＥＴ１００のアバランシェ耐量が更に向上する。ｎ型領域は、例えば、窒素（Ｎ）のイオン注入により形成することが可能である。
【００６３】
（第２の実施形態）
本実施形態の半導体装置は、セル領域と、ゲートパッド領域又はゲート配線領域と、セル領域とゲートパッド領域又はゲート配線領域との間のセル端領域を備える半導体装置であって、セル領域は、第１の面と第２の面を備えるＳｉＣ基板と、ＳｉＣ基板内の第１の面に設けられたｎ型の第１のＳｉＣ領域と、第１のＳｉＣ領域と第２の面との間に設けられたｐ型の第２のＳｉＣ領域と、第２のＳｉＣ領域と第２の面との間に設けられたｎ型の第３のＳｉＣ領域と、第２のＳｉＣ領域内の第１の面に設けられ、第２のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第４のＳｉＣ領域と、第１の面の第２のＳｉＣ領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた第１のゲート電極と、第１の面上に設けられ、第１のＳｉＣ領域及び第４のＳｉＣ領域に第１のコンタクト部で接する第１の電極と、第２の面上に設けられた第２の電極と、を有し、ゲートパッド領域又はゲート配線領域は、第１の面上に設けられ、ゲート絶縁膜よりも膜厚の厚いフィールド絶縁膜と、フィールド絶縁膜上に設けられた第２のゲート電極と、第３のＳｉＣ領域と、フィールド絶縁膜との間に設けられ、第１の面に接し、ｐ型不純物濃度が第１のゲート電極と第２の面との間の第２のＳｉＣ領域のｐ型不純物濃度よりも高く、ｐ型不純物のピーク濃度が１×１０１８ｃｍ−３以上であるｐ型の第５のＳｉＣ領域と、を有し、セル端領域は、第５のＳｉＣ領域に接続されるｐ型の第６のＳｉＣ領域と、第６のＳｉＣ領域内の第１の面に設けられ、第６のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第７のＳｉＣ領域と、第７のＳｉＣ領域に第２のコンタクト部で接する第１の電極と、を有する。
【００６４】
本実施形態の半導体装置は、第５のＳｉＣ領域のｐ型不純物濃度が第１のゲート電極と第２の面との間の第２のＳｉＣ領域のｐ型不純物濃度よりも高い点で、第１の実施形態と異なっている。また、第２のコンタクト部Ｂに、ｎ型のセル端コンタクト領域が設けられる点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００６５】
図３は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＯＳＦＥＴである。
【００６６】
ＭＯＳＦＥＴ２００は、ｐ型のフィールドｐ領域（第５のＳｉＣ領域）３６のｐ型不純物濃度が、セルゲート電極（第１の電極）２４と第２の面との間のｐ型のベース領域（第２のＳｉＣ領域）１４のｐ型不純物濃度よりも高い。具体的には、ＭＯＳＦＥＴ２００は、ｐ型のフィールドｐ領域３６のｐ型不純物のピーク濃度が、セルゲート電極２４下方のドリフト領域１６との間に存在するｐ型のベース領域１４のｐ型不純物のピーク濃度よりも高い。又は、ｐ型のフィールドｐ領域３６のｐ型不純物の平均濃度が、セルゲート電極２４下方のドリフト領域１６との間に存在するｐ型のベース領域１４のｐ型不純物の平均濃度よりも高い。
【００６７】
フィールドｐ領域３６のｐ型不純物のピーク濃度は１×１０１８ｃｍ−３以上である。フィールドｐ領域３６のｐ型不純物のピーク濃度は、５×１０１８ｃｍ−３以上であることが望ましく、１×１０１９ｃｍ−３以上であることが、より望ましい。
【００６８】
フィールドｐ領域３６のｐ型不純物のピーク濃度を上記範囲に設定することにより、シート抵抗の低減効果が得られる。また、フィールドｐ領域３６の完全空乏化抑制効果も得られる。
【００６９】
一方、セルゲート電極２４下方のドリフト領域１６までの間に存在するｐ型のベース領域１４のｐ型不純物のピーク濃度は、１×１０１８ｃｍ−３以上であることが望ましく、５×１０１８ｃｍ−３以上であることがより望ましく、１×１０１９ｃｍ−３以上であることが更に望ましい。
【００７０】
本実施形態のＭＯＳＦＥＴ２００によれば、フィールドｐ領域３６のｐ型不純物濃度の濃度を高くすることにより、フィールドｐ領域３６のシート抵抗が低減される。フィールドｐ領域３６のシート抵抗がベース領域１４のシート抵抗よりも低くなる。したがって、ソース電極２６とドレイン電極２８との間にサージ電圧が印加されてもフィールドｐ領域３６の電位が持ち上がりにくくなる。したがって、ゲートパッド領域又はセル端領域でアバランシェ降伏が生じることが抑制される。
【００７１】
もっとも、ＳｉＣ基板上の絶縁膜、特に、シリコン酸化膜の絶縁破壊耐圧は、ＳｉＣ基板との界面のｐ型不純物濃度、特に、アルミニウム（Ａｌ）濃度が高くなると、劣化することが知られている。
【００７２】
したがって、フィールドｐ領域３６の第１の面のｐ型不純物濃度を低下させ、フィールド酸化膜３２の絶縁破壊耐圧を劣化させない観点から、フィールドｐ領域３６のｐ型不純物濃度のピーク位置の第１の面からの距離が、０．１μｍ以上であることが望ましい。また、高濃度の領域をイオン注入で容易に形成する観点から、ピーク位置の第１の面からの距離が、０．３μｍ以下であることが望ましい。
【００７３】
また、フィールド酸化膜３２の絶縁破壊耐圧を劣化させない観点から、フィールドｐ領域３６のｐ型不純物のピーク濃度は、１×１０２０ｃｍ−３以下であることが望ましく、５×１０１９ｃｍ−３以下であることがより望ましい。
【００７４】
また、フィールド酸化膜３２の絶縁破壊耐圧を劣化させない観点から、フィールドｐ領域３６の第１の面におけるｐ型不純物濃度が、５×１０１８ｃｍ−３以下であることが望ましく、１×１０１８ｃｍ−３以下であることがより望ましい。
【００７５】
本実施形態のＭＯＳＦＥＴ２００によれば、ゲートパッド領域又はゲート配線領域でアバランシェ降伏が生じることが抑制される。したがって、アバランシェ耐量の高いＭＯＳＦＥＴ２００が実現される。
【００７６】
また、ベース領域１４とドリフト領域１６との間、及び、セル端ｐ領域４０とドリフト領域１６との間に、ドリフト領域１６よりもｎ型不純物濃度の高いｎ型領域を設けることが望ましい。ｎ型領域を設けることで、セル領域及びセル端領域の耐圧を低下する。したがって、ゲートパッド領域でのアバランシェ降伏が生じにくくなる。よって、ＭＯＳＦＥＴ２００のアバランシェ耐量が更に向上する。ｎ型領域は、例えば、窒素（Ｎ）のイオン注入により形成することが可能である。
【００７７】
（第３の実施形態）
本実施形態の半導体装置は、セル領域と、ゲートパッド領域又はゲート配線領域と、セル領域とゲートパッド領域又はゲート配線領域との間のセル端領域を備える半導体装置であって、セル領域は、第１の面と第２の面を備えるＳｉＣ基板と、ＳｉＣ基板内の第１の面に設けられたｎ型の第１のＳｉＣ領域と、第１のＳｉＣ領域と第２の面との間に設けられたｐ型の第２のＳｉＣ領域と、第２のＳｉＣ領域と第２の面との間に設けられたｎ型の第３のＳｉＣ領域と、第２のＳｉＣ領域内の第１の面に設けられ、第２のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第４のＳｉＣ領域と、第１の面の第２のＳｉＣ領域上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた第１のゲート電極と、第１の面上に設けられ、第１のＳｉＣ領域及び第４のＳｉＣ領域に第１のコンタクト部で接する第１の電極と、第２の面上に設けられた第２の電極と、を有し、ゲートパッド領域又はゲート配線領域は、第１の面上に設けられ、ゲート絶縁膜よりも膜厚の厚いフィールド絶縁膜と、フィールド絶縁膜上に設けられた第２のゲート電極と、第３のＳｉＣ領域と、フィールド絶縁膜との間に設けられ、第１の面に接し、第２のＳｉＣ領域の深さよりも浅く、ｐ型不純物のピーク濃度が１×１０１８ｃｍ−３以上であるｐ型の第５のＳｉＣ領域と、を有し、セル端領域は、第５のＳｉＣ領域に接続されるｐ型の第６のＳｉＣ領域と、第６のＳｉＣ領域内の第１の面に設けられ、第６のＳｉＣ領域よりもｐ型不純物濃度の高いｐ型の第７のＳｉＣ領域と、第７のＳｉＣ領域に第２のコンタクト部で接する第１の電極と、を有する。
【００７８】
本実施形態の半導体装置は、第５のＳｉＣ領域の深さが、第２のＳｉＣ領域の深さよりも浅い点で、第１の実施形態と異なっている。また、第２のコンタクト部Ｂに、ｎ型のセル端コンタクト領域が設けられる点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
【００７９】
図４は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＯＳＦＥＴである。
【００８０】
ＭＯＳＦＥＴ３００は、ｐ型のフィールドｐ領域（第５のＳｉＣ領域）３６の深さ（図４中の“ｄ２”）が、ｐ型のベース領域（第２のＳｉＣ領域）１４の深さ（図４中の“ｄ１”）よりも浅い。
【００８１】
したがって、フィールドｐ領域３６下のドリフト領域１６の厚さが、ベース領域１４下の、ドリフト領域１６の厚さよりも厚くなる。
【００８２】
本実施形態のＭＯＳＦＥＴ３００によれば、ゲートパッド領域又はゲート配線領域下のドリフト領域１６の厚さが、セル領域のドリフト領域１６の厚さに比べ厚くなる。したがって、ゲートパッド領域又はゲート配線領域のジャンクション耐圧が高くなる。よって、ゲートパッド領域又はゲート配線領域でアバランシェ降伏が生じることが抑制される。
【００８３】
ゲートパッド領域又はゲート配線領域のジャンクション耐圧を高くする観点から、フィールドｐ領域３６の深さ（図４中の“ｄ２”）が、ベース領域１４の深さ（図４中の“ｄ１”）の半分以下であることが望ましい。
【００８４】
ゲートパッド領域又はゲート配線領域のジャンクション耐圧を高くする観点から、フィールドｐ領域３６の深さ（図４中の“ｄ２”）が、ベース領域１４の深さ（図４中の“ｄ１”）よりも０．１μｍ以上浅いことが好ましく、０．３μｍ以上浅いことがより望ましい。
【００８５】
フィールドｐ領域３６と比較して、低耐圧領域となるｐ型のセル端ｐ領域（第６のＳｉＣ領域）４０の幅を狭くする観点から、第２のコンタクト部Ｂとフィールドｐ領域３６との距離は、５μｎｍ以下であることが望ましく、３μｍ以下であることがより望ましい。
【００８６】
フィールドｐ領域３６の完全空乏化を抑制する観点から、フィールドｐ領域３６のｐ型不純物のピーク濃度は、５×１０１８ｃｍ−３以上であることが望ましく、１×１０１９ｃｍ−３以上であることが、より望ましい。
【００８７】
本実施形態のＭＯＳＦＥＴ３００によれば、ゲートパッド領域又はゲート配線領域でアバランシェ降伏が生じることが抑制される。したがって、アバランシェ耐量の高いＭＯＳＦＥＴ３００が実現される。
【００８８】
（第４の実施形態）
本実施形態の半導体装置は、第２のコンタクト部Ｂに、ｎ型のセル端コンタクト領域が設けられないこと以外は、第２の実施形態と同様である。したがって、第２の実施形態と重複する内容については、一部記述を省略する。
【００８９】
図５は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＯＳＦＥＴである。
【００９０】
ＭＯＳＦＥＴ４００は、ｐ型のフィールドｐ領域（第５のＳｉＣ領域）３６のｐ型不純物濃度が、セルゲート電極（第１の電極）２４と第２の面との間のｐ型のベース領域（第２のＳｉＣ領域）１４のｐ型不純物濃度よりも高い。
【００９１】
また、第２のコンタクト部Ｂで、ソース電極２６が接する第１の面の全面が、ｐ型のＳｉＣ領域である。言い換えれば、ソース電極２６が接する第１の面にはｎ型のＳｉＣ領域が無い。
【００９２】
本実施形態のＭＯＳＦＥＴ４００によれば、第２の実施形態と同様の効果により、ゲートパッド領域又はゲート配線領域でアバランシェ降伏が生じることが抑制される。また、第１の実施形態と同様の効果により、アバランシェ降伏時のセル端領域のコンタクト部の破壊が抑制される。したがって、アバランシェ耐量の高いＭＯＳＦＥＴ４００が実現される。
【００９３】
（第５の実施形態）
本実施形態の半導体装置は、第２のコンタクト部Ｂに、ｎ型のセル端コンタクト領域が設けられないこと以外は、第３の実施形態と同様である。したがって、第３の実施形態と重複する内容については、一部記述を省略する。
【００９４】
図６は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＯＳＦＥＴである。
【００９５】
ＭＯＳＦＥＴ５００は、ｐ型のフィールドｐ領域（第５のＳｉＣ領域）３６の深さ（図６中の“ｄ２”）が、ｐ型のベース領域（第２のＳｉＣ領域）１４の深さ（図６中の“ｄ１”）よりも浅い。
【００９６】
また、第２のコンタクト部Ｂで、ソース電極２６が接する第１の面の全面が、ｐ型のＳｉＣ領域である。言い換えれば、ソース電極２６が接する第１の面にはｎ型のＳｉＣ領域が無い。
【００９７】
本実施形態のＭＯＳＦＥＴ５００によれば、第３の実施形態と同様の効果により、ゲートパッド領域又はゲート配線領域でアバランシェ降伏が生じることが抑制される。また、第１の実施形態と同様の効果により、アバランシェ降伏時のセル端領域のコンタクト部の破壊が抑制される。したがって、アバランシェ耐量の高いＭＯＳＦＥＴ５００が実現される。
【００９８】
第１乃至第５の実施形態では、プレーナ型のＭＯＳＦＥＴを例に説明したが、本発明はトレンチ内にゲート電極を備えるトレンチ型のＭＯＳＦＥＴにも適用することが可能である。
【００９９】
第１乃至第５の実施形態では、ＭＯＳＦＥＴを例に説明したが、本発明はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）にも適用することが可能である。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０１】
１０      ＳｉＣ基板
１２      ｎ＋型のソース領域（第１のＳｉＣ領域）
１４      ｐ型のベース領域（第２のＳｉＣ領域）
１６      ｎ−型のドリフト領域（第３のＳｉＣ領域）
１８      ｐ＋型のコンタクト領域（第４のＳｉＣ領域）
２２      ゲート絶縁膜
２４      セルゲート電極（第１のゲート電極）
２６      ソース電極（第１の電極）
２８      ドレイン電極（第２の電極）
３０      層間絶縁膜
３２      フィールド絶縁膜
３４      引き出しゲート電極（第２のゲート電極）
３６      ｐ型のフィールドｐ領域（第５のＳｉＣ領域）
４０      ｐ型のセル端ｐ領域（第６のＳｉＣ領域）
４２      ｐ型のセル端コンタクト領域（第７のＳｉＣ領域）
１００      ＭＯＳＦＥＴ（半導体装置）
２００      ＭＯＳＦＥＴ（半導体装置）
３００      ＭＯＳＦＥＴ（半導体装置）
４００      ＭＯＳＦＥＴ（半導体装置）
５００      ＭＯＳＦＥＴ（半導体装置）
【図１】
2016174030.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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