(57)【要約】【課題】フィルタ回路の低消費電力化を図る。【解決手段】Ｎ個のアナログ遅延回路１１Ａ〜１１Ｎで遅延させたデータパルスそれぞれをアナログ重み付け回路１２Ａ〜１２Ｎで電圧的に重み付けてアナログ電圧加算回路１３で加算し、所望の波形に近似した出力を得る。これにより、ディジタルフィルタで必要であった高速なクロック信号とＤ／Ａ変換器が不要となり、低消費電力化を図ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
データパルスを入力して所望の波形に近似した出力を得る非同期アナログフィルタ回路であって、
データパルスを入力して所定時間遅延させる複数のアナログ遅延回路と、
前記複数のアナログ遅延回路それぞれの出力を電圧的に重み付ける複数のアナログ重み付け回路と、
前記複数のアナログ重み付け回路の出力を加算するアナログ加算回路と、
を有することを特徴とする非同期アナログフィルタ回路。
【請求項２】
データパルスを入力して所望の波形に近似した出力を得る非同期アナログフィルタ回路であって、
データパルスを入力してパルス幅を調整する複数のアナログパルス幅調整回路と、
前記複数のアナログパルス幅調整回路それぞれの出力を電圧的に重み付ける複数のアナログ重み付け回路と、
前記複数のアナログ重み付け回路の出力を加算するアナログ加算回路と、
を有することを特徴とする非同期アナログフィルタ回路。
【請求項３】
データパルスを入力して所望の波形に近似した出力を得る非同期アナログフィルタ回路であって、
データパルスを入力してパルス幅を調整するとともに所定時間遅延させる複数のアナログパルス幅調整遅延回路と、
前記複数のアナログパルス幅調整遅延回路それぞれの出力を電圧的に重み付ける複数のアナログ重み付け回路と、
前記複数のアナログ重み付け回路の出力を加算するアナログ加算回路と、
を有することを特徴とする非同期アナログフィルタ回路。
【請求項４】
前記アナログ遅延回路は、インバータ、伝送線路またはＲＣ遅延回路のいずれかであることを特徴とする請求項１記載の非同期アナログフィルタ回路。
【請求項５】
前記アナログパルス幅調整回路は、遅延回路とソースフォロワ回路、または、ＲＣ回路とインバータ回路のいずれかであることを特徴とする請求項２記載の非同期アナログフィルタ回路。
【請求項６】
前記アナログ重み付け回路とアナログ加算回路は、複数のキャパシタを並列に接続してキャパシタの分圧を使用し、前記アナログ重み付け回路の係数として前記キャパシタの容量値を調整することを特徴とする請求項１乃至５のいずれかに記載の非同期アナログフィルタ回路。
【請求項７】
前記アナログ加算回路が加算する出力は、各パルスが時間的に重なり合うことを特徴とする請求項１乃至６のいずれかに記載の非同期アナログフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路を用いたフィルタ回路の技術に関する。
【背景技術】
【０００２】
図１１は、従来の一般的なディジタル信号処理を用いるディジタルフィルタの構成を示すブロック図である。同図に示すディジタルフィルタでは、離散的な入力信号に対し、クロック信号５６で同期されたフリップフロップなどのディジタル遅延回路５１Ａ〜５１Ｎにより信号を遅延させた後、ディジタル重み付け回路５２Ａ〜５２Ｎにより重み付けを行い、ディジタル加算回路５３で加算処理された後、Ｄ／Ａ変換器５４によりアナログ値へ変換され、フィルタ５５により平滑化されて出力される。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】相良岩男著、「わかりやすいフィルタ回路入門」、初版、日刊工業新聞社、２００５年９月、p.158-159, p.196-197
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のディジタルフィルタでは、離散的なサンプル間隔Ｎに応じたクロック周波数で全てのディジタル回路およびＤ／Ａ変換器が動作する必要がある。シンボル間隔の処理レートに対しＮ倍の動作速度が必要となるため、回路の消費電力が課題となる。
【０００５】
これに対して、アナログ回路素子を用いたフィルタはＬ／Ｒ／Ｃを組み合わせて実現するが、次数が大きい急峻なフィルタを実現する際には、アナログ素子の性能のばらつきによる性能劣化が問題となっていた。
【０００６】
本発明は、上記に鑑みてなされたものであり、フィルタ回路の低消費電力化を図ることを目的とする。
【課題を解決するための手段】
【０００７】
第１の本発明に係る非同期アナログフィルタ回路は、データパルスを入力して所望の波形に近似した出力を得る非同期アナログフィルタ回路であって、データパルスを入力して所定時間遅延させる複数のアナログ遅延回路と、前記複数のアナログ遅延回路それぞれの出力を電圧的に重み付ける複数のアナログ重み付け回路と、前記複数のアナログ重み付け回路の出力を加算するアナログ加算回路と、を有することを特徴とする。
【０００８】
第２の本発明に係る非同期アナログフィルタ回路は、データパルスを入力して所望の波形に近似した出力を得る非同期アナログフィルタ回路であって、データパルスを入力してパルス幅を調整する複数のアナログパルス幅調整回路と、前記複数のアナログパルス幅調整回路それぞれの出力を電圧的に重み付ける複数のアナログ重み付け回路と、前記複数のアナログ重み付け回路の出力を加算するアナログ加算回路と、を有することを特徴とする。
【０００９】
第３の本発明に係る非同期アナログフィルタ回路は、データパルスを入力して所望の波形に近似した出力を得る非同期アナログフィルタ回路であって、データパルスを入力してパルス幅を調整するとともに所定時間遅延させる複数のアナログパルス幅調整遅延回路と、前記複数のアナログパルス幅調整遅延回路それぞれの出力を電圧的に重み付ける複数のアナログ重み付け回路と、前記複数のアナログ重み付け回路の出力を加算するアナログ加算回路と、を有することを特徴とする。
【００１０】
上記非同期アナログフィルタ回路において、前記アナログ遅延回路は、インバータ、伝送線路またはＲＣ遅延回路のいずれかであることを特徴とする。
【００１１】
上記非同期アナログフィルタ回路において、前記アナログパルス幅調整回路は、遅延回路とソースフォロワ回路、または、ＲＣ回路とインバータ回路のいずれかであることを特徴とする。
【００１２】
上記非同期アナログフィルタ回路において、前記アナログ重み付け回路とアナログ加算回路は、複数のキャパシタを並列に接続してキャパシタの分圧を使用し、前記アナログ重み付け回路の係数として前記キャパシタの容量値を調整することを特徴とする。
【００１３】
上記非同期アナログフィルタ回路において、前記アナログ加算回路が加算する出力は、各パルスが時間的に重なり合うことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、フィルタ回路の低消費電力化を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態における非同期アナログフィルタ回路の構成を示すブロック図である。
【図２】第１の実施の形態における非同期アナログフィルタ回路の動作を示すタイミングチャートである。
【図３】第２の実施の形態における非同期アナログフィルタ回路の構成を示すブロック図である。
【図４】第２の実施の形態における非同期アナログフィルタ回路の動作を示すタイミングチャートである。
【図５】第３の実施の形態における非同期アナログフィルタ回路の構成を示すブロック図である。
【図６】第３の実施の形態における非同期アナログフィルタ回路の動作を示すタイミングチャートである。
【図７】アナログ遅延回路の構成例を示す図である。
【図８】アナログ重み付け回路とアナログ電圧加算回路の構成例を示す図である。
【図９】アナログパルス幅調整回路とアナログ電圧加算回路の構成例を示す図である。
【図１０】アナログパルス幅調整回路の別の構成例を示す図である。
【図１１】従来のディジタルフィルタの構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を用いて説明する。
【００１７】
［第１の実施の形態］
図１は、第１の実施の形態における非同期アナログフィルタ回路の構成を示すブロック図である。
【００１８】
図１に示す非同期アナログフィルタ回路は、入力信号をある一定時間遅延させるＮ個のアナログ遅延回路１１Ａ〜１１Ｎ、入力信号を電圧的に重み付けるＮ個のアナログ重み付け回路１２Ａ〜１２Ｎ、およびＮ個のアナログ重み付け回路１２Ａ〜１２Ｎの出力を入力して加算するアナログ電圧加算回路１３を備える。
【００１９】
図１のアナログ遅延回路１１Ａ〜１１Ｎは直列に接続されている。１番目のアナログ遅延回路１１Ａに、矩形波データパルスや三角波データパルスが入力される。アナログ遅延回路１１Ａの出力は次のアナログ遅延回路１１Ｂに入力される。以下同様に、アナログ遅延回路の出力は次のアナログ遅延回路に入力される。なお、アナログ遅延回路１１Ａ〜１１Ｎを直列に接続しないで、それぞれにデータパルスを入力してもよい。
【００２０】
アナログ遅延回路１１Ａ〜１１Ｎのそれぞれの後段にアナログ重み付け回路１２Ａ〜１２Ｎが接続される。アナログ重み付け回路１２Ａ〜１２Ｎのそれぞれは、アナログ遅延回路１１Ａ〜１１Ｎのそれぞれで遅延させたデータパルスを入力し、電圧的な重み付けを行う。
【００２１】
アナログ電圧加算回路１３は、アナログ遅延回路１１Ａ〜１１Ｎで遅延させ、アナログ重み付け回路１２Ａ〜１２Ｎで重み付けた信号を入力して加算する。
【００２２】
次に、第１の実施の形態における非同期アナログフィルタ回路の動作について説明する。
【００２３】
図２は、第１の実施の形態における非同期アナログフィルタ回路の動作を示すタイミングチャートである。
【００２４】
非同期アナログフィルタ回路に図２（ａ）に示すデータパルスが入力されると、図２（ｂ）〜（ｄ）に示すように、アナログ遅延回路１１Ａ〜１１Ｎのそれぞれは、入力したデータパルスを遅延させた信号を出力する。
【００２５】
図２（ｅ）〜（ｇ）に示すように、アナログ重み付け回路１２Ａ〜１２Ｎのそれぞれは、アナログ遅延回路１１Ａ〜１１Ｎのそれぞれで遅延させたデータパルスを重み付けする。
【００２６】
アナログ電圧加算回路１３は、アナログ重み付け回路１２Ａ〜１２Ｎのそれぞれの出力を加算し、図２（ｈ）に示すように、図２（ｅ）〜（ｇ）の波形を合成した波形の信号を出力する。
【００２７】
以上の動作により、図２（ｉ）に示す所望の波形に近似した波形が得られる。
【００２８】
図２に示すように、アナログ遅延回路１１Ａ〜１１Ｎのそれぞれで遅延させたデータパルスは時間的に重なり合ってもよい。アナログ重み付け回路１２Ａ〜１２Ｎに適切な重み付け係数を設定することでフィルタリング効果が得られるのと同時に、アナログ遅延回路１１Ａ〜１１Ｎのばらつきによる波形劣化を抑える効果がある。
【００２９】
以上説明したように、本実施の形態によれば、Ｎ個のアナログ遅延回路１１Ａ〜１１Ｎで遅延させたデータパルスそれぞれをアナログ重み付け回路１２Ａ〜１２Ｎで電圧的に重み付けてアナログ電圧加算回路１３で加算し、所望の波形に近似した出力を得ることで、ディジタルフィルタで必要であった高速なクロック信号とＤ／Ａ変換器が不要となり、低消費電力化を図ることができる。
【００３０】
［第２の実施の形態］
図３は、第２の実施の形態における非同期アナログフィルタ回路の構成を示すブロック図である。
【００３１】
図３に示す非同期アナログフィルタ回路は、入力信号であるデータパルスのパルス幅を調整するＮ個のアナログパルス幅調整回路２１Ａ〜２１Ｎ、入力信号を電圧的に重み付けるＮ個のアナログ重み付け回路２２Ａ〜２２Ｎ、およびＮ個のアナログ重み付け回路２２Ａ〜２２Ｎの出力を入力して加算するアナログ電圧加算回路２３を備える。第２の実施の形態の非同期アナログフィルタ回路は、アナログ遅延回路１１Ａ〜１１Ｎに代えてアナログパルス幅調整回路２１Ａ〜２１Ｎを備えた点が第１の実施の形態の非同期アナログフィルタ回路と異なっている。
【００３２】
次に、第２の実施の形態における非同期アナログフィルタ回路の動作について説明する。
【００３３】
図４は、第２の実施の形態における非同期アナログフィルタ回路の動作を示すタイミングチャートである。
【００３４】
非同期アナログフィルタ回路に図４（ａ）に示すデータパルスが入力されると、図４（ｂ）〜（ｄ）に示すように、アナログパルス幅調整回路２１Ａ〜２１Ｎのそれぞれは、入力したデータパルスのパルス幅を調整した信号を出力する。
【００３５】
図４（ｅ）〜（ｇ）に示すように、アナログ重み付け回路２２Ａ〜２２Ｎのそれぞれは、アナログパルス幅調整回路２１Ａ〜２１Ｎのそれぞれでパルス幅を調整したデータパルスを重み付けする。
【００３６】
アナログ電圧加算回路２３は、アナログ重み付け回路２２Ａ〜２２Ｎそれぞれの出力を加算し、図４（ｈ）に示すように、図４（ｅ）〜（ｇ）の波形を合成した波形の信号を出力する。
【００３７】
以上の動作により、図４（ｉ）に示す所望の波形に近似した波形が得られる。
【００３８】
以上説明したように、本実施の形態によれば、Ｎ個のアナログパルス幅調整回路２１Ａ〜２１Ｎでパルス幅を調整したデータパルスそれぞれをアナログ重み付け回路２２Ａ〜２２Ｎで電圧的に重み付けてアナログ電圧加算回路２３で加算し、所望の波形に近似した出力を得ることで、ディジタルフィルタで必要であった高速なクロック信号とＤ／Ａ変換器が不要となり、低消費電力化を図ることができる。
【００３９】
［第３の実施の形態］
図５は、第３の実施の形態における非同期アナログフィルタ回路の構成を示すブロック図である。
【００４０】
図５に示す非同期アナログフィルタ回路は、入力信号であるデータパルスのパルス幅を調整するとともに遅延させるＮ個のアナログパルス幅調整遅延回路３１Ａ〜３１Ｎ、入力信号を電圧的に重み付けるＮ個のアナログ重み付け回路３２Ａ〜３２Ｎ、およびＮ個のアナログ重み付け回路３２Ａ〜３２Ｎの出力を入力して加算するアナログ電圧加算回路３３を備える。第３の実施の形態の非同期アナログフィルタ回路は、アナログ遅延回路１１Ａ〜１１Ｎに代えてアナログパルス幅調整遅延回路３１Ａ〜３１Ｎを備えた点が第１の実施の形態の非同期アナログフィルタ回路と異なっている。
【００４１】
次に、第３の実施の形態における非同期アナログフィルタ回路の動作について説明する。
【００４２】
図６は、第３の実施の形態における非同期アナログフィルタ回路の動作を示すタイミングチャートである。
【００４３】
非同期アナログフィルタ回路に図６（ａ）に示すデータパルスが入力されると、図６（ｂ）〜（ｄ）に示すように、アナログパルス幅調整遅延回路３１Ａ〜３１Ｎのそれぞれは、入力したデータパルスのパルス幅を調整し遅延させた信号を出力する。
【００４４】
図６（ｅ）〜（ｇ）に示すように、アナログ重み付け回路３２Ａ〜３２Ｎのそれぞれは、アナログパルス幅調整遅延回路３１Ａ〜３１Ｎのそれぞれでパルス幅を調整し遅延させたデータパルスを重み付けする。
【００４５】
アナログ電圧加算回路３３は、アナログ重み付け回路３２Ａ〜３２Ｎのそれぞれの出力を加算し、図６（ｈ）に示すように、図６（ｅ）〜（ｇ）の波形を合成した波形の信号を出力する。
【００４６】
以上の動作により、図６（ｉ）に示す所望の波形に近似した波形が得られる。
【００４７】
以上説明したように、本実施の形態によれば、Ｎ個のアナログパルス幅調整遅延回路３１Ａ〜３１Ｎでパルス幅を調整したデータパルスそれぞれをアナログ重み付け回路３２Ａ〜３２Ｎで電圧的に重み付けてアナログ電圧加算回路３３で加算し、所望の波形に近似した出力を得ることで、ディジタルフィルタで必要であった高速なクロック信号とＤ／Ａ変換器が不要となり、低消費電力化を図ることができる。
【００４８】
［各要素の構成について］
次に、上記実施例の各要素の構成について説明する。
【００４９】
図７は、アナログ遅延回路の構成例を示す図である。図７（ａ）はインバータ回路をアナログ遅延回路として使用した例、図７（ｂ）は伝送線路をアナログ遅延回路として使用した例、図７（ｃ），（ｄ）はＲＣ回路の出力側にインバータを接続したＲＣ遅延回路をアナログ遅延回路として使用した例を示す。
【００５０】
図８は、アナログ重み付け回路とアナログ電圧加算回路の構成例を示す図である。図８はキャパシタを並列に接続してキャパシタの分圧を使用した例を示す。アナログ重み付け回路の係数としてキャパシタの容量値を調整する。
【００５１】
図９は、アナログパルス幅調整回路とアナログ電圧加算回路の構成例を示す図である。図９（ａ）はＮ個の遅延回路に電圧一定加算回路を接続した回路をアナログパルス幅調整回路として使用した例を示す。図９（ｂ）に示すように、電圧一定加算回路は、ソースフォロワ回路で構成される。
【００５２】
図１０は、アナログパルス幅調整回路の別の構成例を示す図である。図１０はＲＣ遅延回路にインバータ回路を接続した回路をアナログパルス幅調整回路として使用した例を示す。
【符号の説明】
【００５３】
１１Ａ〜１１Ｎ…アナログ遅延回路
１２Ａ〜１２Ｎ…アナログ重み付け回路
１３…アナログ電圧加算回路
２１Ａ〜２１Ｎ…アナログパルス幅調整回路
２２Ａ〜２２Ｎ…アナログ重み付け回路
２３…アナログ電圧加算回路
３１Ａ〜３１Ｎ…アナログパルス幅調整遅延回路
３２Ａ〜３２Ｎ…アナログ重み付け回路
３３…アナログ電圧加算回路
５１Ａ〜５１Ｎ…ディジタル遅延回路
５２Ａ〜５２Ｎ…ディジタル重み付け回路
５３…ディジタル加算回路
５４…Ｄ／Ａ変換器
５５…フィルタ
５６…クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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