(57)【要約】【課題】消費電流と回路面積の増大を抑えて確実なビット変換タイミングを確保できるパラレル−シリアル変換回路を提供すること。【解決手段】パラレル−シリアル変換回路は、４ｂｉｔパラレルデータを１ｂｉｔシリアルデータに変換する４入力１出力多重器３０１と、４入力１出力多重器３０１に入力される４ｂｉｔデータの入力タイミングを調整する遅延部２００と、４入力１出力多重器３０１及び遅延部２００の動作タイミングを決めるクロック信号を生成するクロック生成回路４０１とを備え、４入力１出力多重器３０１は、４組の差動対を有するデータ入力部と、４組の差動対にそれぞれ対応し、スイッチが２段に従属接続された４組のスイッチ部を有するデータ選択部と、４組の差動対の負荷となるロード抵抗部とを備える。【選択図】図４
2016165056.tif 000002
【特許請求の範囲】
【請求項１】
４ｂｉｔパラレルデータを１ｂｉｔシリアルデータに変換する４入力１出力多重器と、前記４入力１出力多重器に入力される前記４ｂｉｔデータの入力タイミングを調整する遅延部と、前記４入力１出力多重器及び前記遅延部の動作タイミングを決めるクロック信号を生成するクロック生成回路と、を備えるパラレル‐シリアル変換回路であって、
前記４入力１出力多重器は、
４組の差動対を有するデータ入力部と、
前記データ入力部の前記４組の差動対にそれぞれ対応し、スイッチが２段に従属接続された４組のスイッチ部を有するデータ選択部と、
前記データ入力部の前記４組の差動対の負荷となるロード抵抗部と、
を備えることを特徴とするパラレル−シリアル変換回路。
【請求項２】
前記クロック生成回路は、
基準クロックを２分周する第１及び第２のラッチ回路を２個有する２分周回路と、
前記２分周回路により前記基準クロックを２分周した信号を前記基準クロックの半周期分遅延させる第３のラッチ回路と、
を備えることを特徴とする請求項１に記載のパラレル−シリアル変換回路。
【請求項３】
前記遅延部は、前記４ｂｉｔデータの１ｂｉｔ目データと２ｂｉｔ目データに対して３ｂｉｔ目データと４ｂｉｔ目データを前記動作クロックの半周期分遅延させる複数のラッチ回路を備えることを特徴とする請求項１又は２に記載のパラレル−シリアル変換回路。
【請求項４】
前記クロック発生回路からの第１乃至第３のクロック信号が供給される第１乃至第３の入力端子を備え、
前記第１乃至第３の入力端子が、前記４入力１出力多重器に接続され、前記第３の入力端子が、さらに、前記複数のラッチ回路に接続されている請求項１乃至３のいずれかに記載のパラレル−シリアル変換回路。
【請求項５】
第１乃至第４の入力データが供給される第１乃至第４の入力端子を備え、
前記第１の入力データが供給される前記第１の入力端子が、前記第１のラッチ回路に接続され、前記第２の入力データが供給される前記第２の入力端子が、前記第３のラッチ回路に接続され、前記第３の入力データが供給される前記第３の入力端子が、前記第５のラッチ回路に接続され、前記第４の入力データが供給される前記第４の入力端子が、前記第８のラッチ回路に接続される請求項１乃至４のいずれかに記載のパラレル−シリアル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアルインターフェイスのパラレル−シリアル変換回路に関し、より詳細には、４ｂｉｔパラレル信号を１ｂｉｔシリアル信号に変換するパラレル−シリアル変換回路に関する。特に、パラレル−シリアル変換半導体集積回路（ＬＳＩ）に適用できる。
【背景技術】
【０００２】
近年、通信分野ではデータ通信量の増大に伴い、伝送データの高速化が進んでいる。高速な伝送データは、例えば、複数の低速のパラレルデータからパラレル−シリアル変換回路を用いて生成する。この種のパラレル−シリアル変換回路は、入力された複数のデータをクロック信号駆動の複数のラッチ回路やフリップフロップ回路によるセットアップやホールドなどを用いてデータ入力タイミングを調整するように構成されている。
【０００３】
多ビットのパラレル−シリアル変換は、２ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換回路を組み合わせて行うことが一般的である（例えば、特許文献１参照）。例えば、４ｂｉｔから１ｂｉｔの変換を行う場合には、２ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換回路を３つ用いて、２段に並べてビット変換を行う。具体的には、１段目に２つのパラレル−シリアル変換回路を並列に並べ、それらの出力を２段目のパラレル−シリアル変換回路により２ｂｉｔから１ｂｉｔのパラレル−シリアル変換を行う。
【０００４】
図１は、従来の２ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換回路を説明するための回路構成図である。
従来の高速なデータを２ｂｉｔから１ｂｉｔのパラレル−シリアル変換を行う場合、図１に示すように、高速動作が可能な電流モード論理（ＣＭＬ；Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）で構成される入力データタイミング調整用の第１乃至第５のＣＭＬ  ＬＡＴＣＨ１〜５（ラッチ回路）１３乃至１７と、動作クロックタイミング調整用の遅延バッファ１２及び２ｂｉｔデータを１ｂｉｔデータに変換するＣＭＬ多重器（ＣＭＬ  ＭＵＸ／以下、多重器という）１８を用いる。
【０００５】
つまり、図１に示すパラレル−シリアル変換回路は、クロック信号ＣＬＫＰ−ＣＬＫＮを供給する入力端子１１と、この入力端子１１に接続された遅延バッファ１２と、この遅延バッファ１２に接続された第１乃至第５のラッチ回路１３乃至１７と、第３および第５のラッチ回路１５および１７に接続された多重器（選択回路）１８と、この多重器１８に接続された出力端子１９とを備えている。
【０００６】
入力端子１１は、入力されたクロック信号ＣＬＫＰ−ＣＬＫＮを遅延バッファ１２及び多重器１８へ出力する。遅延バッファ１２は、入力端子１１から供給されたクロック信号ＣＬＫＰ−ＣＬＫＮを遅延させ、遅延させたクロック信号をクロック信号ＣＫＤＡＴＡＰ−ＣＫＤＡＴＡＮとして第１乃至第５のラッチ回路１３乃至１７へ出力する。
第２及び第５のラッチ回路１４，１７には、遅延バッファ１２から出力されたクロック信号ＣＫＤＡＴＡＰ−ＣＫＤＡＴＡＮが反転して入力される。第１，第３、第４のラッチ回路１３，１５，１６には、遅延バッファ１２から出力されたクロック信号ＣＫＤＡＴＡＰ−ＣＫＤＡＴＡＮが入力される。
【０００７】
第１の入力データが入力される第１の入力端子１は、入力データＤ０Ｐ−Ｄ０Ｎを第４のラッチ回路１６へ出力する。第４のラッチ回路１６へ入力された第１の入力データＤ０Ｐ−Ｄ０Ｎは、第４及び第５のラッチ回路１６，１７によって、クロック信号ＣＫＤＡＴＡＰ−ＣＫＤＡＴＡＮに基づいて順次ラッチされる。第４及び第５のラッチ回路１６，１７によって順次ラッチされた第１の入力データＤ０Ｐ−Ｄ０Ｎは、クロック信号ＣＬＫＰ−ＣＬＫＮの半周期分遅延し、中間データＬ０Ｐ−Ｌ０Ｎとして多重器１８へ出力される。
【０００８】
第２の入力データが入力される第２の入力端子２は、入力データＤ１Ｐ−Ｄ１Ｎを第１のラッチ回路１３へ出力する。第１のラッチ回路１３へ入力された第２の入力データＤ１Ｐ−Ｄ１Ｎは、第１乃至第３のラッチ回路１３乃至１５によって、クロック信号ＣＫＤＡＴＡＰ−ＣＫＤＡＴＡＮに基づいて順次ラッチされる。第１乃至第３のラッチ回路１３乃至１５によって順次ラッチされた第２の入力データＤ１Ｐ−Ｄ１Ｎは、クロック信号ＣＬＫＰ−ＣＬＫＮの１周期分遅延し、中間データＬ１Ｐ−Ｌ１Ｎとして多重器１８へ出力される。
したがって、多重器１８へ入力される中間データＬ０Ｐ−Ｌ０Ｎと中間データＬ１Ｐ−Ｌ１Ｎとは、位相が互いに１８０度ずれることになる。
【０００９】
多重器１８には、入力端子１１から供給されたクロック信号ＣＬＫＰ−ＣＬＫＮが入力される。多重器１８は、クロック信号ＣＬＫＰ−ＣＬＫＮの立ち下がりに同期して中間データＬ１Ｐ−Ｌ１Ｎを出力端子１９へ出力し、クロック信号ＣＬＫＰ−ＣＬＫＮの立ち上がりに同期して中間データＬ０Ｐ−Ｌ０Ｎを出力端子１９へ出力する。出力端子１９は、多重器１８から交互に出力された中間データＬ１Ｐ−Ｌ１Ｎ及び中間データＬ０Ｐ−Ｌ０ＮをシリアルデータＯＵＴＰ−ＯＵＴＮとして出力する。
【００１０】
図２は、図１に示した多重器を説明するための回路構成図である。
上述したように、２ｂｉｔデータを１ｂｉｔデータに変換する多重器１８は、図２に示すように、クロック信号ＣＬＫＰ−ＣＬＫＮのＨｉｇｈ−ＬｏｗでＭＯＳトランジスタのオンオフを制御し、電流パスを切り替えることで２入力のうちどちらを出力するか選択している。
【００１１】
図３（ａ）乃至（ｇ）は、図１に示した従来の２ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換回路のパラレル−シリアル変換タイミングを示す図である。
図３（ｃ）に示す入力データＤ０Ｐ−Ｄ０Ｎが、２つの第４及び第５のラッチ回路１６，１７を通過するのに対し、図３（ｄ）に示す入力データＤ１Ｐ−Ｄ１Ｎは、３つの第１乃至第３のラッチ回路１３乃至１５を通過するため、図３（ｅ）及び（ｆ）に示すように、クロック半周期分ずれた２つの中間データＬ０Ｐ−Ｌ０Ｎ，Ｌ１Ｐ−Ｌ１Ｎが多重器１８に入力される。
【００１２】
多重器１８に入力されたデータは、クロック信号ＣＬＫＰがＨｉｇｈの間に中間データＬ０Ｐ−Ｌ０Ｎが出力され、クロック信号ＣＬＫＮがＨｉｇｈの間に中間データＬ１Ｐ−Ｌ１Ｎが出力される。しかし、図３（ｂ）に示すクロック信号ＣＬＫＰ−ＣＬＫＮがＨｉｇｈの間のデータ取り込み中に第１及び第２の入力データＤ０Ｐ−Ｄ０Ｎ，Ｄ１Ｐ−Ｄ１Ｎが変化すると、その出力である中間データＬ０Ｐ−Ｌ０Ｎ，Ｌ１Ｐ−Ｌ１Ｎの長さがクロック信号ＣＬＫＰ−ＣＬＫＮの半周期にならないため、信号品質の指標であるアイパターンの劣化や出力エラーを招く。
【００１３】
そのため、この構成のパラレル−シリアル変換回路を高速に動作させる場合、図３（ａ）に示すような、第１乃至第５のラッチ回路１３乃至１７の動作のためのクロック信号ＣＫＤＡＴＡＰ−ＣＫＤＡＴＡＮと、多重器１８の動作のためのクロック信号ＣＬＫＰ−ＣＬＫＮとの間に、図１に示すような遅延バッファ１２を挿入してタイミング調整を行う必要がある。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許第８０４４８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、多ビットのパラレル−シリアル変換をする場合、例えば、４ｂｉｔを１ｂｉｔに変換する場合、２ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換回路が２段３組必要になるため、ラッチ回路（ＣＭＬ  ＬＡＴＣＨ）の数は合計１５個となり、消費電力と回路規模が増大するという問題がある。
更に、高周波動作を行う場合には出力信号品質の劣化を防ぐ目的で多重器の入力データと入力クロックのタイミングをずらして確実なデータ選択を行うため、遅延バッファが必要となるという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、４ｂｉｔパラレル信号を１ｂｉｔシリアル信号に変換し、消費電流と回路面積の増大を抑えて確実なビット変換タイミングを確保できるようにしたパラレル−シリアル変換回路を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の態様においては、４ｂｉｔパラレルデータを１ｂｉｔシリアルデータに変換する４入力１出力多重器と、前記４入力１出力多重器に入力される前記４ｂｉｔデータの入力タイミングを調整する遅延部と、前記４入力１出力多重器及び前記遅延部の動作タイミングを決めるクロック信号を生成するクロック生成回路と、を備えるパラレル‐シリアル変換回路であって、前記４入力１出力多重器は、４組の差動対を有するデータ入力部と、前記データ入力部の前記４組の差動対にそれぞれ対応し、スイッチが２段に従属接続された４組のスイッチ部を有するデータ選択部と、前記データ入力部の前記４組の差動対の負荷となるロード抵抗部と、を備える。
なお、上述した態様は、本発明の必要な特徴的な構成のすべてを記載したものではなく、その他の構成を組み合わせることにより本発明を構成することも可能である。
【発明の効果】
【００１７】
本発明によれば、多重器の電流パス切り換えのためのスイッチを２段構成にすることで、４入力１出力多重器が実現できる。これにより、４ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換を行う場合に、多重器の数とデータタイミング調整用のラッチ回路の数を減らすことができ、消費電流と回路規模の低減が可能である。
また、４入力１出力多重器へのデータ入力タイミングを調整することで、従来構成で必要であったタイミング調整用の遅延バッファが不要となるため、この点でも消費電流と回路規模の低減が可能となる。
【図面の簡単な説明】
【００１８】
【図１】従来の２ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換回路を説明するための回路構成図である。
【図２】図１に示した多重器を説明するための回路構成図である。
【図３】（ａ）乃至（ｇ）は、図１に示した従来の２ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換回路のパラレル−シリアル変換タイミングを示す図である。
【図４】本発明に係るパラレル−シリアル変換回路の実施形態を説明するための構成図である。
【図５】図４に示した４入力１出力多重器を説明するための回路構成図である。
【図６】図４に示した４入力１出力多重器と各ラッチ回路にクロック信号を供給するクロック生成回路を説明するための回路構成図である。
【図７】（ａ）乃至（ｐ）は、図４に示した４ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換回路のパラレル−シリアル変換タイミングを示す図である。
【発明を実施するための形態】
【００１９】
以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
【００２０】
以下、図面を参照して本発明の実施形態について説明する。  
図４は、本発明に係るパラレル−シリアル変換回路の実施形態を説明するための構成図で、４入力１出力多重器及びデータタイミング調整用の第１乃至第１０のＬＡＴＣＨ（ラッチ回路）２０１乃至２１０を用いた４ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換回路を示す図である。
【００２１】
本実施形態のパラレル‐シリアル変換回路は、４ｂｉｔパラレルデータを１ｂｉｔシリアルデータに変換する４入力１出力多重器３０１と、４入力１出力多重器３０１に入力される４ｂｉｔデータの入力タイミングを調整する遅延部２００と、４入力１出力多重器３０１及び遅延部２００の動作タイミングを決めるクロック信号を生成するクロック生成回路４０１とを備えている。
遅延部２００は、４ｂｉｔデータの１ｂｉｔ目データと２ｂｉｔ目データに対して３ｂｉｔ目データと４ｂｉｔ目データを動作クロックの半周期分遅延させる複数のラッチ回路２０１乃至２１０を備えている。
【００２２】
また、本実施形態のパラレル−シリアル変換回路は、第１乃至第３のクロック信号を供給する第１乃至第３の入力端子１１１，１１２，１１３と、第３の入力端子１１３に接続された第１乃至第１０のラッチ回路２０１乃至２１０と、第１、第３、第５、および第８のラッチ回路２０１、２０３、２０５、および２０８の各々に第１乃至第４の入力データを供給する第１乃至第４の入力端子１０１乃至１０４と、第２、第４、第７、および第１０のラッチ回路２０２、２０４、２０７、および２１０に接続された多重器３０１と、多重器３０１に接続された出力端子１１９とを備えている。
【００２３】
第１の入力端子１１１は多重器３０１に接続され、後述するクロック発生回路４０１からの第１のクロック信号ＣＬＫＰ−ＣＬＫＮが供給される。第２の入力端子１１２は多重器３０１に接続され、後述するクロック発生回路４０１からの第２のクロック信号ＣＫＤＩＶ＿ＤＬＹＰ−ＣＫＤＩＶ＿ＤＬＹＮが供給される。第３の入力端子１１３は多重器３０１及び第１乃至第１０のラッチ回路２０１乃至２１０に接続され、後述するクロック発生回路４０１からの第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮが供給され、供給された第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮを第１乃至第１０のラッチ回路２０１乃至２１０へ出力する。
第２，第４，第６，第９のラッチ回路２０２，２０４，２０６，２０９には、第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮが反転して入力される。第１，第３，第５，第７，第８，第１０のラッチ回路２０１，２０３，２０５，２０７，２０８，２１０には、第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮが入力される。
【００２４】
第１の入力データＤ０Ｐ−Ｄ０Ｎが供給される第１の入力端子１０１は、第１のラッチ回路２０１に接続され、第１の入力データＤ０Ｐ−Ｄ０Ｎを第１のラッチ回路２０１へ出力する。第１のラッチ回路２０１へ入力された第１の入力データＤ０Ｐ−Ｄ０Ｎは、第１及び第２のラッチ回路２０１，２０２によって、第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮに基づいて順次ラッチされる。第１及び第２のラッチ回路２０１，２０２によって順次ラッチされた第１の入力データＤ０Ｐ−Ｄ０Ｎは、中間データＬ０Ｐ−Ｌ０Ｎとして多重器３０１へ出力される。
【００２５】
第２の入力データＤ１Ｐ−Ｄ１Ｎが供給される第２の入力端子１０２は、第３のラッチ回路２０３に接続され、第２の入力データＤ１Ｐ−Ｄ１Ｎを第３のラッチ回路２０３へ出力する。第３のラッチ回路２０３へ入力された第２の入力データＤ１Ｐ−Ｄ１Ｎは、第３及び第４のラッチ回路２０３，２０４によって、第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮに基づいて順次ラッチされる。第３及び第４のラッチ回路２０３，２０４によって順次ラッチされた第２の入力データＤ１Ｐ−Ｄ１Ｎは、中間データＬ１Ｐ−Ｌ１Ｎとして多重器３０１へ出力される。
【００２６】
また、第３の入力データＤ２Ｐ−Ｄ２Ｎが供給される第３の入力端子１０３は、第５のラッチ回路２０５に接続され、第３の入力データＤ２Ｐ−Ｄ２Ｎを第５のラッチ回路２０５へ出力する。第５のラッチ回路２０５へ入力された第３の入力データＤ２Ｐ−Ｄ２Ｎは、第５乃至第７のラッチ回路２０５乃至２０７によって、第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮに基づいて順次ラッチされる。第５乃至第７のラッチ回路２０５乃至２０７によって順次ラッチされた第３の入力データＤ２Ｐ−Ｄ２Ｎは、中間データＬ２Ｐ−Ｌ２Ｎとして多重器３０１へ出力される。
【００２７】
第４の入力データＤ３Ｐ−Ｄ３Ｎが供給される第４の入力端子１０４は、第８のラッチ回路２０８に接続され、第４の入力データＤ３Ｐ−Ｄ３Ｎを第８のラッチ回路２０８へ出力する。第８のラッチ回路２０８へ入力された第４の入力データＤ３Ｐ−Ｄ３Ｎは、第８乃至第１０のラッチ回路２０８乃至２１０によって、第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮに基づいて順次ラッチされる。第８乃至第１０のラッチ回路２０８乃至２１０によって順次ラッチされた第４の入力データＤ３Ｐ−Ｄ３Ｎは、中間データＬ３Ｐ−Ｌ３Ｎとして多重器３０１へ出力される。
【００２８】
このように、第１の入力データＤ０Ｐ−Ｄ０Ｎと第２の入力データＤ１Ｐ−Ｄ１Ｎは、第１及び第２のラッチ回路２０１，２０２と第３及び第４のラッチ回路２０３，２０４をそれぞれ通過して４入力１出力多重器３０１に、各中間データＬ０Ｐ−Ｌ０Ｎ，Ｌ１Ｐ−Ｌ１Ｎが入力される。
また、第３の入力データＤ２Ｐ−Ｄ２Ｎと第４の入力データＤ３Ｐ−Ｄ３Ｎは、第５乃至第７のラッチ回路２０５乃至２０７と第８乃至第１０のラッチ回路２０８乃至２１０をそれぞれ通過して４入力１出力多重器３０１に、各中間データＬ２Ｐ−Ｌ２Ｎ，Ｌ３Ｐ−Ｌ３Ｎが入力される。
【００２９】
したがって、第３及び第４の入力データＤ２Ｐ−Ｄ２Ｎ，Ｄ３Ｐ−Ｄ３Ｎは、第１及び第２の入力データＤ０Ｐ−Ｄ０Ｎ，Ｄ１Ｐ−Ｄ１Ｎに対して、第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮの半周期分遅れて４入力１出力多重器３０１に入力される。
出力端子１１９は、多重器３０１から交互に出力された中間データＬ０Ｐ−Ｌ０Ｎ乃至中間データＬ３Ｐ−Ｌ３ＮをシリアルデータＯＵＴＰ−ＯＵＴＮとして出力する。
【００３０】
図５は、図４に示した４入力１出力多重器を説明するための回路構成図である。
４入力１出力多重器３０１は、４組の差動対を有するデータ入力部３１１と、データ入力部３１１の４組の差動対にそれぞれ対応し、スイッチが２段に従属接続された４組のスイッチ部を有するデータ選択部３１２と、データ入力部３１１の４組の差動対の負荷となるロード抵抗部３１３とを備えている。
【００３１】
つまり、４入力１出力多重器３０１は、図５に示すように、電流パス切り替えスイッチを２つ直列に挿入することで、４入力のうちいずれを出力するか選択できる。４ｂｉｔデータを１ｂｉｔデータに変換する４入力１出力多重器３０１は、図５に示すように、クロック信号ＣＬＫＰ，ＣＬＫＮ及びＣＫＤＩＶＰ，ＣＬＫＤＩＶＮ及びＣＫＤＩＶ＿ＤＬＹＰ，ＣＫＤＩＶ＿ＤＬＹＮのＨｉｇｈ−Ｌｏｗで各ＭＯＳトランジスタのオンオフを制御し、電流パスを切り替えることで４入力のうちどれを出力するか選択している。
【００３２】
図６は、図４に示した４入力１出力多重器と各ラッチ回路にクロック信号を供給するクロック生成回路を説明するための回路構成図である。
クロック生成回路４０１は、基準クロックを２分周する第１及び第２のラッチ回路４１１，４１２を２個有する２分周回路４１０と、２分周回路４１０により基準クロックを２分周した信号を基準クロックの半周期分遅延させる第３のラッチ回路４１３とを備えている。
【００３３】
つまり、上述した４入力１出力多重器３０１と第１乃至第１０のラッチ回路２０１乃至２１０にクロック信号を供給するクロック生成回路４０１は、図６に示すように、第１のラッチ回路（ＣＭＬ  ＬＡＴＣＨ＿Ａ）４１１と第２のラッチ回路（ＣＭＬ  ＬＡＴＣＨ＿Ｂ）４１２を２つ組み合わせた２分周回路（ＤＩＶ２）４１０により、基準となるクロック信号ＣＬＫＰ−ＣＬＫＮから、それを２分周したクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮを生成する。
また、追加で挿入された第３のラッチ回路（ＣＭＬ  ＬＡＴＣＨ＿Ｃ）４１３により、クロック信号ＣＫＤＩＶＰ−ＣＬＫＤＩＶＮをクロック信号ＣＬＫＰ−ＣＬＫＮの半周期だけさらに遅らせたクロック信号ＣＫＤＩＶ＿ＤＬＹＰ−ＣＫＤＩＶ＿ＤＬＹＮを生成する。
【００３４】
図７（ａ）乃至（ｐ）は、図４に示した４ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換回路のパラレル−シリアル変換タイミングを示す図である。
図７（ｈ）及び（ｉ）に示すような第１の入力データＤ０Ｐ−Ｄ０Ｎと第２の入力データＤ１Ｐ−Ｄ１Ｎは、データタイミング調整用の２つの第１及び第２のラッチ回路２０１，２０２と第３及び第４のラッチ回路２０３，２０４をそれぞれ通過して４入力１出力多重器３０１に、図７（ｌ）及び（ｍ）に示すような各中間データＬ０Ｐ−Ｌ０Ｎ，Ｌ１Ｐ−Ｌ１Ｎが入力されるのに対し、図７（ｊ）及び（ｋ）に示すような第３の入力データＤ２Ｐ−Ｄ２Ｎと第４の入力データＤ３Ｐ−Ｄ３Ｎは、３つの第５乃至第７のラッチ回路２０５乃至２０７と第８乃至第１０のラッチ回路２０８乃至２１０をそれぞれ通過して４入力１出力多重器３０１に、図７（ｎ）及び（ｏ）に示すような各中間データＬ２Ｐ−Ｌ２Ｎ，Ｌ３Ｐ−Ｌ３Ｎが入力されるため、第３及び第４の入力データＤ２Ｐ−Ｄ２Ｎ，Ｄ３Ｐ−Ｄ３Ｎは、第１及び第２の入力データＤ０Ｐ−Ｄ０Ｎ，Ｄ１Ｐ−Ｄ１Ｎに対して、図７（ｂ）に示すような第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮの半周期分遅れて４入力１出力多重器３０１に入力される。
【００３５】
このように、４入力１出力多重器３０１の電流パス切り替え、内部の２段のスイッチは、基準となる第１のクロック信号ＣＬＫＰ−ＣＬＫＮと上述したクロック生成回路４０１で作り出した第３のクロック信号ＣＫＤＩＶＰ−ＣＫＤＩＶＮ及び第２のクロック信号ＣＫＤＩＶ＿ＤＬＹＰ−ＣＫＤＩＶ＿ＤＬＹＮを用いて、２つのクロック信号ＣＬＫＮとＣＫＤＩＶＮ、ＣＬＫＰとＣＫＤＩＶ＿ＤＬＹＮ、ＣＬＫＮとＣＫＤＩＶＰ、ＣＬＫＰとＣＫＤＩＶ＿ＤＬＹＰの組み合わせでスイッチを切り替えることで、４ｂｉｔデータを１ｂｉｔシリアルデータに変換することができる。このとき、ラッチ回路の数は合計１０個である。
【００３６】
このように、４ｂｉｔから１ｂｉｔの変換を行うパラレル−シリアル変換を行う場合に、多重器の数とデータタイミング調整用のラッチ回路の数を減らすことができ、消費電流と回路規模の低減が可能である。
かつ、第１のクロック信号ＣＬＫＰ−ＣＬＫＮを基準とする４入力１出力多重器３０１への入力データの遅延に対して、理論上、第１のクロック信号ＣＬＫＰ−ＣＬＫＮの半周期までのマージンをもって確実に入力データの１／４周期で電流パスの切り替えを行うことができることになるため、従来必要であったタイミング調整のための遅延バッファが不要となる。
【００３７】
以上、本発明の実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【産業上の利用可能性】
【００３８】
本発明の４入力１出力多重器は、特に、高周波回路のパラレル−シリアル変換において、消費電流と回路面積の増大を抑えつつ確実なデータ入出力タイミングの確保を実現可能であり、高速シリアルインターフェイスに好適である。
【符号の説明】
【００３９】
１，２，１０１，１０２，１０３，１０４  入力データの入力端子
１１，１１１，１１２，１１３  クロック信号の入力端子
１２  遅延バッファ
１３乃至１７  第１乃至第５のラッチ回路
１８  ＣＭＬ多重器（多重器）
１９，１１９  出力端子
２００  遅延部
２０１乃至２１０  第１乃至第１０のラッチ回路
３０１  ＣＭＬ多重器（多重器）
４０１  クロック生成回路
４１０  ２分周回路
４１１，４１２，４１３  ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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