(57)【要約】【課題】スイッチング損失の低減を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の面と第２の面を備えるＳｉＣ基板と、ＳｉＣ基板内の第１の面に設けられた複数のｐ型の第１のＳｉＣ領域と、第１のＳｉＣ領域と第２の面との間に設けられたｎ型の第２のＳｉＣ領域と、ＳｉＣ基板内の第２の面に設けられ第２のＳｉＣ領域よりもｎ型不純物濃度の高い第３のＳｉＣ領域と、第１の面上に設けられ、第１のＳｉＣ領域と電気的に接続された第１の電極と、第２の面上に設けられ、第３のＳｉＣ領域と電気的に接続された第２の電極と、を備え、第２のＳｉＣ領域中、第１のＳｉＣ領域と第２の面との間の領域を第１の領域、第２のＳｉＣ領域中、隣接する第１のＳｉＣ領域の間と第２の面との間の領域を第２の領域、とした場合に、第１の領域のＺ１／２準位密度が、第２の領域のＺ１／２準位密度よりも高い。【選択図】図１
2016174032.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と第２の面を備えるＳｉＣ基板と、
前記ＳｉＣ基板内の第１の面に設けられた複数のｐ型の第１のＳｉＣ領域と、
前記第１のＳｉＣ領域と前記第２の面との間に設けられたｎ型の第２のＳｉＣ領域と、
前記ＳｉＣ基板内の前記第２の面に設けられ前記第２のＳｉＣ領域よりもｎ型不純物濃度の高い第３のＳｉＣ領域と、
前記第１の面上に設けられ、前記第１のＳｉＣ領域と電気的に接続された第１の電極と、
前記第２の面上に設けられ、前記第３のＳｉＣ領域と電気的に接続された第２の電極と、を備え、
前記第２のＳｉＣ領域中、前記第１のＳｉＣ領域と前記第２の面との間の領域を第１の領域、
前記第２のＳｉＣ領域中、隣接する前記第１のＳｉＣ領域の間と前記第２の面との間の領域を第２の領域、とした場合に、
前記第１の領域のＺ１／２準位密度が、前記第２の領域のＺ１／２準位密度よりも高い半導体装置。
【請求項２】
前記第２のＳｉＣ領域中、前記第１の領域と前記第１の面との間の領域を第３の領域とした場合に、
前記第１の領域のＺ１／２準位密度が、前記第３の領域のＺ１／２準位密度よりも高い請求項１記載の半導体装置。
【請求項３】
前記第１のＳｉＣ領域と前記第２のＳｉＣ領域との間に設けられ、前記第１のＳｉＣ領域よりもｐ型不純物濃度の低い第４のＳｉＣ領域を、更に備える請求項１又は請求項２記載の半導体装置。
【請求項４】
前記第１のＳｉＣ領域と前記第２のＳｉＣ領域との間に設けられ、前記第１のＳｉＣ領域よりもｐ型不純物濃度の低い第４のＳｉＣ領域と、
前記第４のＳｉＣ領域内の前記第１の面に設けられたｎ型の第５のＳｉＣ領域と、
前記第４のＳｉＣ領域上に設けられたゲート絶縁膜と、
前記第４のＳｉＣ領域との間に前記ゲート絶縁膜を挟んで設けられたゲート電極と、
を更に備える請求項１又は請求項２記載の半導体装置。
【請求項５】
前記第１のＳｉＣ領域の幅が、前記第１の面から前記第３のＳｉＣ領域までの距離の２倍以上である請求項１乃至請求項４いずれか一項記載の半導体装置。
【請求項６】
第１の面と第２の面を備えるｎ型のＳｉＣ基板の前記第１の面に、複数のｐ型のＳｉＣ領域を形成するｐ型不純物の第１のイオン注入を行い、
前記第１の面側から前記ＳｉＣ基板に炭素（Ｃ）を注入する第２のイオン注入を行い、
前記第１のイオン注入の後に炭素を拡散する熱処理を行い、
前記第１の面上に第１の電極を形成し、
前記第２の面上に第２の電極を形成する半導体装置の製造方法。
【請求項７】
前記第１のイオン注入の後に、前記第２のイオン注入を行う請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２のイオン注入の際に、前記ＳｉＣ領域を含む領域に炭素を注入する請求項６又は請求項７記載の半導体装置の製造方法。
【請求項９】
前記熱処理が１８００℃以上である請求項６乃至請求項８いずれか一項記載の半導体装置の製造方法。
【請求項１０】
第１の面と第２の面を備えるｎ型のＳｉＣ基板の前記第１の面の選択領域に炭素（Ｃ）を注入する第１のイオン注入を行い、
前記第１のイオン注入の後に炭素を拡散する第１の熱処理を行い、
前記選択領域以外の領域に、ｐ型のＳｉＣ領域を形成するｐ型不純物の第２のイオン注入を行い、
前記第２のイオン注入の後に、前記ｐ型不純物を活性化する第２の熱処理を行い、
前記第１の面上に第１の電極を形成し、
前記第２の面上に第２の電極を形成する半導体装置の製造方法。
【請求項１１】
第１の面と第２の面を備えるｎ型のＳｉＣ基板の前記第１の面にｐ型のＳｉＣ領域を形成するｐ型不純物のイオン注入を行い、
前記イオン注入の後に、第１の面上に熱酸化膜を形成し、
前記熱酸化膜を剥離し、
前記第１の面上に第１の電極を形成し、
前記第２の面上に第２の電極を形成する半導体装置の製造方法。
【請求項１２】
前記熱酸化膜の形成温度は１１００℃以上１３００℃以下である請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＰＩＮダイオードのようなバイポーラデバイスでは、スイッチング損失を低減することが望まれる。例えば、少数キャリアのライフタイムを長くすると、伝導度変調効果が向上しオン抵抗が低減する。一方、少数キャリアのライフタイムを長くすると、ターンオフ時に少数キャリアを排出するための時間（逆回復時間）が長くなりスイッチング損失が大きくなる。また、例えば、少数キャリアの注入量を多くすると、伝導度変調効果が向上しオン抵抗が低減する。一方、少数キャリアの注入量を多くすると、ターンオフ時に少数キャリアを排出するための時間（逆回復時間）が長くなりスイッチング損失が大きくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−６６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、スイッチング損失の低減を可能とする半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１の面と第２の面を備えるＳｉＣ基板と、前記ＳｉＣ基板内の第１の面に設けられた複数のｐ型の第１のＳｉＣ領域と、前記第１のＳｉＣ領域と前記第２の面との間に設けられたｎ型の第２のＳｉＣ領域と、前記ＳｉＣ基板内の前記第２の面に設けられ前記第２のＳｉＣ領域よりもｎ型不純物濃度の高い第３のＳｉＣ領域と、前記第１の面上に設けられ、前記第１のＳｉＣ領域と電気的に接続された第１の電極と、前記第２の面上に設けられ、前記第３のＳｉＣ領域と電気的に接続された第２の電極と、を備え、前記第２のＳｉＣ領域中、前記第１のＳｉＣ領域と前記第２の面との間の領域を第１の領域、前記第２のＳｉＣ領域中、隣接する前記第１のＳｉＣ領域の間と前記第２の面との間の領域を第２の領域、とした場合に、前記第１の領域のＺ１／２準位密度が、前記第２の領域のＺ１／２準位密度よりも高い。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置の模式断面図。
【図２】第１の実施形態の半導体装置の作用及び効果の説明図。
【図３】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図４】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図５】第２の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図６】第３の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図７】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図８】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図９】第４の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１０】第５の実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図。
【図１１】第６の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００８】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【０００９】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。
【００１０】
本明細書中、「ＳｉＣ基板」とは、例えば、基板上にエピタキシャル成長により形成されたＳｉＣ層も含む概念である。
【００１１】
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面を備えるＳｉＣ基板と、ＳｉＣ基板内の第１の面に設けられた複数のｐ型の第１のＳｉＣ領域と、第１のＳｉＣ領域と第２の面との間に設けられたｎ型の第２のＳｉＣ領域と、ＳｉＣ基板内の第２の面に設けられ第２のＳｉＣ領域よりもｎ型不純物濃度の高い第３のＳｉＣ領域と、第１の面上に設けられ、第１のＳｉＣ領域と電気的に接続された第１の電極と、第２の面上に設けられ、第３のＳｉＣ領域と電気的に接続された第２の電極と、を備え、第２のＳｉＣ領域中、第１のＳｉＣ領域と第２の面との間の領域を第１の領域、第２のＳｉＣ領域中、隣接する第１のＳｉＣ領域の間と第２の面との間の領域を第２の領域、とした場合に、第１の領域のＺ１／２準位密度が、第２の領域のＺ１／２準位密度よりも高い。
【００１２】
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＰＩＮダイオードである。
【００１３】
ＰＩＮダイオード１００は、ＳｉＣ基板１０、ｐ＋型の第１のアノード領域（第１のＳｉＣ領域）１２、ｐ型の第２のアノード領域（第４のＳｉＣ領域）１４、ｎ−型のドリフト領域（第２のＳｉＣ領域）１６、ｎ＋型のカソード領域（第３のＳｉＣ領域）１８、アノード電極（第１の電極）２０、及び、カソード電極（第２の電極）２２を備える。
【００１４】
ＳｉＣ基板１０は、第１の面と、第２の面とを備える。図１中、第１の面とはＳｉＣ基板１０の上側の面である。また、図１中、第２の面とはＳｉＣ基板１０の下側の面である。ＳｉＣ基板１０は、例えば、４Ｈ−ＳｉＣ構造のＳｉＣである。
【００１５】
ｐ＋型の第１のアノード領域（第１のＳｉＣ領域）１２は、ＳｉＣ基板１０の第１の面に設けられる。ｐ＋型の第１のアノード領域１２は、複数設けられる。ｐ＋型の第１のアノード領域（第１のＳｉＣ領域）１２は、ｐ型の第２のアノード領域１４の中に設けられる。
【００１６】
ｐ＋型の第１のアノード領域１２を、ｐ型の第２のアノード領域１４中に分割して設けることにより、ＰＩＮダイオード１００のターンオン時のホールの注入量を抑制し、逆回復時間の短縮を図っている。
【００１７】
図１に示すように、ｐ＋型の第１のアノード領域１２の幅（図１中“ｗ”）は、第１の面からｎ＋型のカソード領域（第３のＳｉＣ領域）１８までの距離（図１中“ｔ”）の２倍以上であることが望ましい。ｎ−型のドリフト領域１６中の炭素空孔濃度の横方向の分布を形成することが容易となる。
【００１８】
ｐ＋型の第１のアノード領域１２は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２０ｃｍ−３以下である。
【００１９】
ｐ型の第２のアノード領域（第４のＳｉＣ領域）１４は、ｐ＋型の第１のアノード領域１２とｎ−型のドリフト領域（第２のＳｉＣ領域）１６との間の設けられる。ｐ型の第２のアノード領域１４は、ｐ型不純物を含有する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。ｐ型の第２のアノード領域１４の不純物濃度は、ｐ＋型の第１のアノード領域１２の不純物濃度よりも低い。ｐ型不純物の不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１８ｃｍ−３以下である。
【００２０】
ｐ型の第２のアノード領域１４は、ＰＩＮダイオード１００のターンオフ時に空乏層端が、欠陥密度の高いｐ＋型の第１のアノード領域１２に達し、耐圧が劣化することを抑制する。
【００２１】
ｎ−型のドリフト領域（第２のＳｉＣ領域）１６は、ｐ＋型の第１のアノード領域１２と第２の面との間に設けられる。ｎ−型のドリフト領域１６は、ｐ型の第２のアノード領域１４と第２の面との間に設けられる。
【００２２】
ｎ−型のドリフト領域１６は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ型不純物の不純物濃度は、例えば、１×１０１４以上５×１０１６ｃｍ−３以下である。ｎ−型のドリフト領域１６の厚さは、例えば、５μｍ以上１００μｍ以下である。
【００２３】
ｎ＋型のカソード領域（第３のＳｉＣ領域）１８は、ＳｉＣ基板１０の第２の面に設けられる。ｎ＋型のカソード領域１８は、ｎ型不純物を含有する。ｎ型不純物は、例えば、窒素（Ｎ）である。ｎ＋型のカソード領域１８の不純物濃度は、ｎ−型のドリフト領域１６の不純物濃度よりも高い。ｎ型不純物の不純物濃度は、例えば、１×１０１８以上１×１０２１ｃｍ−３以下である。ｎ＋型のカソード領域１８の厚さは、例えば、５０μｍ以上５００μｍ以下である。
【００２４】
なお、ｎ＋型のカソード領域１８と、ｎ−型のドリフト領域１６との間に、ｎ型不純物の不純物濃度が、ｎ＋型のカソード領域１８の不純物濃度と、ｎ−型のドリフト領域１６の不純物濃度との中間の濃度のｎ型のバッファ層（図示せず）が設けられても構わない。また、ｎ＋型のカソード領域１８と、カソード電極（第２の電極）２２との間に、ｎ＋型のカソード領域１８よりも高濃度のｎ＋領域を設けても構わない。
【００２５】
アノード電極（第１の電極）２０は、ＳｉＣ基板１０の第１の面上に設けられる。アノード電極２０は、ｐ＋型の第１のアノード領域１２に電気的に接続される。アノード電極２０は、例えば金属である。アノード電極２０は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層膜である。
【００２６】
アノード電極２０のｐ＋型の第１のアノード領域１２と接する部分にシリサイド層が設けられても構わない。シリサイド層は、例えば、ニッケルシリサイドである。アノード電極２０とｐ＋型の第１のアノード領域１２とのコンタクトは、オーミックコンタクトである。
【００２７】
カソード電極（第２の電極）２２は、ＳｉＣ基板１０の第２の面上に設けられる。カソード電極２２は、ｎ＋型のカソード領域１８に電気的に接続される。カソード電極２２は、例えば金属である。カソード電極２２は、例えば、チタン（Ｔｉ）とニッケル（Ｎｉ）の積層膜である。
【００２８】
カソード電極２２のｎ＋型のカソード領域１８と接する部分にシリサイド層が設けられても構わない。シリサイド層は、例えば、ニッケルシリサイドである。カソード電極２２とｎ＋型のカソード領域１８とのコンタクトは、オーミックコンタクトである。
【００２９】
ＰＩＮダイオード１００は、ｎ−型のドリフト領域１６中の炭素空孔濃度が横方向の分布を備えている。炭素空孔濃度は、ＤＬＴＳ（Ｄｅｅｐ  Ｌｅｖｅｌ  Ｔｒａｎｓｉｅｎｔ  Ｓｐｅｃｒｏｓｃｏｐｙ）により測定されるＺ１／２準位密度と、正の相関があることが知られている。
【００３０】
ｎ−型のドリフト領域１６中の、ｐ＋型の第１のアノード領域１２と第２の面との間の領域を第１の領域１６ａとする。第１の領域１６ａは、ｐ＋型の第１のアノード領域１２直下にあり、ｎ−型のドリフト領域１６中のｎ＋型のカソード領域１８に近い領域である。具体的には、ｎ−型のドリフト領域１６の厚さ方向の中間位置よりも、ｎ＋型のカソード領域１８に近い領域である。
【００３１】
また、ｎ−型のドリフト領域１６中の、隣接するｐ＋型の第１のアノード領域１２の間と第２の面との間の領域を第２の領域１６ｂとする。第２の領域１６ｂは、第１の面でｐ＋型の第１のアノード領域１２の存在しない領域の直下にある。第２の領域１６ｂは、ｎ−型のドリフト領域１６中のｎ＋型のカソード領域１８に近い領域である。具体的には、ｎ−型のドリフト領域１６の厚さ方向の中間位置よりも、ｎ＋型のカソード領域１８に近い領域である。
【００３２】
さらに、ｎ−型のドリフト領域１６中の、第１の領域１６ａと第１の面との間の領域を第３の領域１６ｃとする。第３の領域１６ｃは、ｐ＋型の第１のアノード領域１２直下にあり、ｎ−型のドリフト領域１６中のｐ型の第２のアノード領域１４に近い領域である。具体的には、ｎ−型のドリフト領域１６の厚さ方向の中間位置よりも、ｐ型の第２のアノード領域１４に近い領域である。
【００３３】
そして、ｎ−型のドリフト領域１６中の、第２の領域１６ｂと第１の面との間の領域を第４の領域１６ｄとする。第４の領域１６ｄは、第１の面でｐ＋型の第１のアノード領域１２の存在しない領域の直下にある。第４の領域１６ｄは、ｎ−型のドリフト領域１６中のｐ型の第２のアノード領域１４に近い領域である。具体的には、ｎ−型のドリフト領域１６の厚さ方向の中間位置よりも、ｐ型の第２のアノード領域１４に近い領域である。
【００３４】
第１の領域１６ａの炭素空孔濃度は、第２の領域１６ｂの炭素空孔濃度よりも高い。すなわち、第１の領域１６ａのＺ１／２準位密度は、第２の領域１６ｂのＺ１／２準位密度よりも高い。
【００３５】
また、第１の領域１６ａの炭素空孔濃度は、第３の領域１６ｃの炭素空孔濃度よりも高い。すなわち、第１の領域１６ａのＺ１／２準位密度は、第３の領域１６ｃのＺ１／２準位密度よりも高い。
【００３６】
また、第２の領域１６ｂの炭素空孔濃度は、第４の領域１６ｄの炭素空孔濃度よりも高い。すなわち、第２の領域１６ｂのＺ１／２準位密度は、第４の領域１６ｄのＺ１／２準位密度よりも高い。
【００３７】
以上のように、ＰＩＮダイオード１００は、ｐ＋型の第１のアノード領域１２直下の、特にｎ＋型のカソード領域１８に近い領域の炭素空孔濃度が高い。そして、ｐ＋型の第１のアノード領域１２の存在しない領域の直下の領域の炭素空孔濃度が低い。したがって、ＰＩＮダイオード１００は、ｎ−型のドリフト領域１６中の炭素空孔濃度が横方向の分布を備えている。
【００３８】
次に、本実施形態の作用及び効果について説明する。図２は、本実施形態の作用及び効果の説明図である。
【００３９】
図２は、ＰＩＮダイオード１００のターンオン時の電流分布を示す模式図である。ＳｉＣ中のｐ型不純物の活性化率は、例えば、Ｓｉ（シリコン）中のｐ型不純物の活性化率よりも低い。このため、ｐ型の第２のアノード領域１４の低抵抗化が困難である。
【００４０】
したがって、ターンオン時の電流分布の横方向への拡がりが抑制され、ｐ＋型の第１のアノード領域１２直下の電流密度が高くなる。このため、ターンオフ時にｎ−型のドリフト領域１６内に残留する少数キャリア（ホール）の密度も、ｐ＋型の第１のアノード領域１２直下が高くなる。
【００４１】
ＰＩＮダイオード１００のスイッチング損失を低減するためには、ｐ＋型の第１のアノード領域１２直下のｎ−型のドリフト領域１６の少数キャリアライフタイムを短くすることが望ましい。特に、ホールをアノード電極２０側に抜く際に、アノード電極２０への距離が遠いｎ＋型のカソード領域１８近傍の少数キャリアライフタイムを短くすることが望ましい。
【００４２】
本実施形態のＰＩＮダイオード１００は、第１の領域１６ａの炭素空孔濃度が、第２の領域１６ｂの炭素空孔濃度よりも高い。また、第１の領域１６ａの炭素空孔濃度が、第３の領域１６ｃの炭素空孔濃度よりも高い。
【００４３】
炭素空孔は、少数キャリアのキラーとして機能する。したがって、注入される少数キャリア（ホール）の密度の高い領域の少数キャリアライフタイムが短くなり、逆回復時間が短くなる。したがって、スイッチング損失の低減を可能とするＰＩＮダイオードが実現される。
【００４４】
ＰＩＮダイオード１００のようなバイポーラデバイスでは、オン抵抗の低減とスイッチング損失の低減とがトレードオフの関係にある。例えば、少数キャリアのライフタイムを長くすると、伝導度変調効果が向上しオン抵抗が低減する。一方、少数キャリアのライフタイムを長くすると、ターンオフ時に少数キャリアを排出するための時間（逆回復時間）が長くなりスイッチング損失が大きくなる。また、例えば、少数キャリアの注入量を多くすると、伝導度変調効果が向上しオン抵抗が低減する。一方、少数キャリアの注入量を多くすると、ターンオフ時に少数キャリアを排出するための時間（逆回復時間）が長くなりスイッチング損失が大きくなる。したがって、オン抵抗の低減とスイッチング損失の低減とがトレードオフの関係を改善するデバイス設計が必要とされている。
【００４５】
ＰＩＮダイオード１００は、ｎ−型のドリフト領域１６中の炭素空孔濃度が横方向の分布を備えることにより、ターンオフ時にｎ−型のドリフト領域１６内に残留する少数キャリア（ホール）の密度が均一化の方向に向かう。残留する少数キャリア（ホール）の密度が均一化された状態で、例えば、少数キャリアの注入量を最適化することで、オン抵抗の低減とスイッチング損失の低減とのトレードオフの関係を改善することが可能となる。
【００４６】
また、ターンオフ時にｎ−型のドリフト領域１６内に残留する少数キャリア（ホール）の密度が均一化されることで、ターンオフ時の逆回復電流の面内分布も低減される。したがって、逆回復電流に起因する発振（リンギング）によるデバイスの破壊やノイズの発生が抑制される。
【００４７】
本実施形態のＰＩＮダイオード１００によれば、スイッチング損失の低減が可能となる。また、オン抵抗の低減とスイッチング損失の低減とのトレードオフの関係を改善することが可能となる。更に、逆回復電流に起因する発振（リンギング）によるデバイスの破壊やノイズの発生の抑制が可能となる。
【００４８】
（第２の実施形態）
本実施形態の半導体装置の製造方法は、第１の面と第２の面を備えるｎ型のＳｉＣ基板の第１の面に複数のｐ型のＳｉＣ領域を形成するｐ型不純物の第１のイオン注入を行い、第１の面側からＳｉＣ基板に炭素（Ｃ）を注入する第２のイオン注入を行い、第１のイオン注入の後に炭素を拡散する熱処理を行い、ＳｉＣ基板の第１の面上に第１の電極を形成し、ＳｉＣ基板の第２の面上に第２の電極を形成する。
【００４９】
本実施形態の半導体装置の製造方法は、第１の実施形態のＰＩＮダイオード１００の製造方法の一例である。図３〜図５は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
【００５０】
最初に、第１の面と第２の面を備えるｎ型のＳｉＣ基板１０を準備する。ＳｉＣ基板１０は、ｎ＋型のカソード領域１８上に、ｎ−型のドリフト領域１６を備える。ｎ−型のドリフト領域１６は、例えば、ｎ＋型のカソード領域１８上にエピタキシャル成長により形成されたエピタキシャル層である。
【００５１】
次に、第１の面にｐ型不純物をイオン注入し、ｐ型の第２のアノード領域１４を形成する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【００５２】
次に、第１の面にマスク材３０を形成する。マスク材３０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるシリコン酸化膜である。
【００５３】
次に、マスク材３０をパターニングする。マスク材３０のパターニングは、例えば、リソグラフィー法とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により行う。
【００５４】
次に、マスク材３０をマスクに、ｐ型不純物のイオン注入（第１のイオン注入）を行う（図３）。第１のイオン注入により、複数のｐ＋型の第１のアノード領域（ＳｉＣ領域）１２を形成する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【００５５】
次に、マスク材３０を除去する。マスク材３０は、例えば、ウェットエッチングにより除去される。
【００５６】
次に、第１の面側から炭素（Ｃ）を注入する第２のイオン注入を行う（図４）。第２のイオン注入により、炭素注入層３２が形成される。第２のイオン注入により、ｐ＋型の第１のアノード領域１２にも炭素が注入される。
【００５７】
なお、第２のイオン注入を、第１のイオン注入の前に行うことも可能である。
【００５８】
次に、炭素を拡散する熱処理を行う（図５）。熱処理により、炭素注入層３２の炭素が拡散する（図５中の矢印）。この際、炭素は、ｐ＋型の第１のアノード領域１２中の欠陥により、トラップされる。特に、ｐ型不純物として原子半径の大きなアルミニウムを用いた場合は、炭素のトラップが顕著に生じる。
【００５９】
したがって、図５に破線で示すようにｐ＋型の第１のアノード領域１２下の炭素の拡散が抑制される。よって、ｐ＋型の第１のアノード領域１２直下のｎ−型のドリフト領域１６の炭素濃度は、ｐ＋型の第１のアノード領域１２の間の領域直下のｐ＋型の第１のアノード領域１２直下のｎ−型のドリフト領域１６の炭素濃度よりも低くなる。
【００６０】
炭素を拡散する熱処理は、例えば、非酸化性雰囲気で、１３００℃以上２０００℃以下の温度で行われる。この熱処理により、ｐ＋型の第１のアノード領域１２中のｐ型不純物も活性化される。なお、ｐ＋型の第１のアノード領域１２中のｐ型不純物を活性化する熱処理を別途設けることも可能である。
【００６１】
ｐ＋型の第１のアノード領域１２の間の領域直下では、炭素注入層３２の炭素がｎ＋型のカソード領域１８に達するように、第２のイオン注入の条件及び熱処理の条件が設定されることが望ましい。
【００６２】
図５に示すように、ｐ＋型の第１のアノード領域１２の幅（図５中“ｗ”）は、第１の面からｎ＋型のカソード領域１８までの距離（図５中“ｔ”）の２倍以上であることが望ましい。この条件に設定することで、ｐ＋型の第１のアノード領域１２の間の領域直下において、炭素がｎ＋型のカソード領域１８に達しても、ｐ＋型の第１のアノード領域１２の直下には炭素が達しにくく、ｎ−型のドリフト領域１６中の炭素濃度の横方向の分布を形成することが容易となる。
【００６３】
その後、公知のプロセスにより、アノード電極（第１の電極）２０及びカソード電極（第２の電極）２２が形成される。以上の製造方法により、ＰＩＮダイオード１００が製造される。
【００６４】
本実施形態の製造方法によれば、ｐ＋型の第１のアノード領域１２直下のｎ−型のドリフト領域１６の炭素濃度は、ｐ＋型の第１のアノード領域１２の間の領域の直下のｎ−型のドリフト領域１６の炭素濃度よりも低くなる。したがって、ｐ＋型の第１のアノード領域１２直下の、特にｎ＋型のカソード領域１８に近い領域の炭素空孔濃度が高くなる。更に、ｐ＋型の第１のアノード領域１２の存在しない領域の直下の領域の炭素空孔濃度が低くなる。
【００６５】
したがって、本実施形態の製造方法によれば、スイッチング損失の低減が可能となるＰＩＮダイオード１００が製造できる。本実施形態は、炭素のイオン注入（第２のイオン注入）の際に、ｐ＋型の第１のアノード領域１２又はｐ＋型の第１のアノード領域１２の形成予定領域をマスクしない。また、ｐ＋型の第１のアノード領域１２の活性化と、炭素の拡散を同一の熱処理によって行う。よって、簡易な製造方法で、ＰＩＮダイオード１００が製造できる。
【００６６】
（第３の実施形態）
本実施形態の半導体装置の製造方法は、第１の面側から炭素（Ｃ）を注入する第２のイオン注入を行う際に、ｐ型のＳｉＣ領域にイオン注入を行わないこと以外は、第２の実施形態と同様である。したがって、第２の実施形態と重複する内容については一部記述を省略する。
【００６７】
本実施形態の半導体装置の製造方法は、第１の実施形態のＰＩＮダイオード１００の製造方法の一例である。図６は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
【００６８】
第１の面側から炭素（Ｃ）を注入する第２のイオン注入を行う際に、マスク材３４をマスクに行う（図６）。マスク材３４は、ｐ＋型の第１のアノード領域（ＳｉＣ領域）１２を被覆する。したがって、炭素注入層３２は、ｐ＋型の第１のアノード領域１２以外の領域に形成される。
【００６９】
炭素を拡散する熱処理を行う熱処理の際には、ｐ＋型の第１のアノード領域１２に炭素が注入されていないため、ｐ＋型の第１のアノード領域１２直下のｎ−型のドリフト領域１６の炭素濃度を、第２の実施形態より低くできる。言い換えれば、ｐ＋型の第１のアノード領域１２直下のｎ−型のドリフト領域１６の炭素空孔濃度を、第２の実施形態より高くできる。よって、更に、スイッチング損失の低減するＰＩＮダイオード１００が製造可能となる。
【００７０】
（第４の実施形態）
本実施形態の半導体装置の製造方法は、第１の面と第２の面を備えるｎ型のＳｉＣ基板の第１の面の選択領域に炭素（Ｃ）を注入する第１のイオン注入を行い、第１のイオン注入の後に炭素を拡散する第１の熱処理を行い、選択領域以外の領域に、ｐ型のＳｉＣ領域を形成するｐ型不純物の第２のイオン注入を行い、第２のイオン注入の後に、ｐ型不純物を活性化する第２の熱処理を行い、ＳｉＣ基板の第１の面上に第１の電極を形成し、ＳｉＣ基板の第２の面上に第２の電極を形成する。
【００７１】
本実施形態は、ｐ型のＳｉＣ領域の形成前に、炭素を拡散させる熱処理を行う点で、第２又は第３の実施形態と異なっている。第２又は第３の実施形態と重複する内容については一部記述を省略する。
【００７２】
図７〜図９は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
【００７３】
最初に、第１の面と第２の面を備えるｎ型のＳｉＣ基板１０を準備する。ＳｉＣ基板１０は、ｎ＋型のカソード領域１８上に、ｎ−型のドリフト領域１６を備える。
【００７４】
次に、第１の面にｐ型不純物をイオン注入し、ｐ型の第２のアノード領域１４を形成する。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【００７５】
次に、第１の面にマスク材３６を形成する。マスク材３６は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されるシリコン酸化膜である。
【００７６】
次に、マスク材３６をパターニングする。マスク材３６のパターニングは、例えば、リソグラフィー法とＲＩＥ法により行う。
【００７７】
次に、第１の面側から、マスク材３６をマスクに選択領域に炭素（Ｃ）を注入する第１のイオン注入を行う（図７）。第１のイオン注入により、炭素注入層３２が形成される。
【００７８】
次に、マスク材３６を除去する。マスク材３６は、例えば、ウェットエッチングにより除去される。
【００７９】
次に、炭素を拡散する第１の熱処理を行う。第１の熱処理により、炭素注入層３２の炭素が拡散する（図８）。第１の熱処理は、例えば、非酸化性雰囲気で、１１００℃以上１４００℃以下の温度で行われる。
【００８０】
次に、第１の面にマスク材３８を形成する。次に、マスク材３８をパターニングする。次に、マスク材３８をマスクに、ｐ型不純物のイオン注入（第２のイオン注入）を行う（図９）。ｐ型不純物は、例えば、アルミニウム（Ａｌ）である。
【００８１】
第２のイオン注入により、複数のｐ＋型の第１のアノード領域（ＳｉＣ領域）１２を形成する。第２のイオン注入により、マスク材３６のパターニング後にマスク材３６で被覆されていた領域、すなわち選択領域以外の領域に、ｐ＋型の第１のアノード領域（ＳｉＣ領域）１２を形成する。
【００８２】
次に、マスク材３８を除去する。次に、ｐ型不純物を活性化する第２の熱処理を行う。第２の熱処理は、例えば、非酸化性雰囲気で、１８００℃以上２０００℃以下の温度で行われる。第２の熱処理は、第１の熱処理よりも高温であることが望ましい。
【００８３】
その後、公知のプロセスにより、アノード電極（第１の電極）２０及びカソード電極（第２の電極）２２が形成される。以上の製造方法により、ＰＩＮダイオード１００が製造される。
【００８４】
本実施形態の製造方法によれば、スイッチング損失の低減が可能となるＰＩＮダイオード１００が製造できる。また、本実施形態によれば、炭素を拡散する第１の熱処理の条件を、ｐ＋型の第１のアノード領域１２の形成条件と独立して設定できる。したがって、製造プロセスの自由度が広がる。
【００８５】
（第５の実施形態）
本実施形態の半導体装置の製造方法は、第１の面と第２の面を備えるｎ型のＳｉＣ基板の第１の面にｐ型のＳｉＣ領域を形成するｐ型不純物のイオン注入を行い、イオン注入の後に、第１の面上に熱酸化膜を形成し、熱酸化膜を剥離し、ＳｉＣ基板の第１の面上に第１の電極を形成し、ＳｉＣ基板の第２の面上に第２の電極を形成する。
【００８６】
本実施形態は、熱酸化によりＳｉＣ基板内に生成される炭素を拡散させる点で、第２乃至第４の実施形態と異なっている。第２乃至第４の実施形態と重複する内容については一部記述を省略する。
【００８７】
図１０は、本実施形態の半導体装置の製造方法における製造途中の半導体装置の模式断面図である。
【００８８】
第１の面にｐ型不純物をイオン注入し、複数のｐ型の第１のアノード領域１２を形成するまでは、第２の実施形態と同様である。  
【００８９】
次に、ｐ型不純物を活性化する熱処理を行う。熱処理は、例えば、非酸化性雰囲気で、１８００℃以上２０００℃以下の温度で行われる。
【００９０】
次に、第１の面上に熱酸化膜４０を形成する。この熱酸化膜４０の形成時に、ＳｉＣ基板１０と熱酸化膜４０の界面に余剰の炭素が発生する。この炭素が、ＳｉＣ基板１０内に拡散する。
【００９１】
この際、炭素は、ｐ＋型の第１のアノード領域１２中の欠陥により、トラップされる。したがって、図１０に破線で示すようにｐ＋型の第１のアノード領域１２下の炭素の拡散が抑制される。
【００９２】
熱酸化膜４０の形成は、例えば、酸化性雰囲気で、１１００℃以上１３００℃以下の温度、３０分以上６時間以下行われる。
【００９３】
その後、熱酸化膜４０を剥離する。熱酸化膜４０の剥離は、例えば、ウェットエッチングにより行われる。
【００９４】
その後、公知のプロセスにより、アノード電極（第１の電極）２０及びカソード電極（第２の電極）２２が形成される。以上の製造方法により、ＰＩＮダイオード１００が製造される。
【００９５】
本実施形態の製造方法によれば、スイッチング損失の低減が可能となるＰＩＮダイオード１００が製造できる。
【００９６】
（第６の実施形態）
本実施形態の半導体装置は、第１の面と第２の面を備えるＳｉＣ基板と、ＳｉＣ基板の第１の面に設けられた複数のｐ型の第１のＳｉＣ領域と、第１のＳｉＣ領域と第２の面との間に設けられたｎ型の第２のＳｉＣ領域と、ＳｉＣ基板の第２の面に設けられ第２のＳｉＣ領域よりもｎ型不純物濃度の高い第３のＳｉＣ領域と、ＳｉＣ基板の第１の面側に設けられ、第１のＳｉＣ領域と電気的に接続された第１の電極と、ＳｉＣ基板の第２の面側に設けられ、第３のＳｉＣ領域と電気的に接続された第２の電極と、を備え、第２のＳｉＣ領域中、第１のＳｉＣ領域と第２の面との間の領域を第１の領域、第２のＳｉＣ領域中、隣接する第１のＳｉＣ領域の間と第２の面との間の領域を第２の領域、とした場合に、第１の領域のＺ１／２準位密度が、第２の領域のＺ１／２準位密度よりも高い。
【００９７】
本実施形態の半導体装置は、第１のＳｉＣ領域と第２のＳｉＣ領域との間に設けられ、第１のＳｉＣ領域よりもｐ型不純物濃度の低い第４のＳｉＣ領域と、第４のＳｉＣ領域内の第１の面に設けられたｎ型の第５のＳｉＣ領域と、第４のＳｉＣ領域上に設けられたゲート絶縁膜と、第４のＳｉＣ領域との間にゲート絶縁膜を挟んで設けられたゲート電極と、を更に備える。
【００９８】
図１１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置はＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００９９】
ＭＯＳＦＥＴ２００は、ＳｉＣ基板５０、ｐ＋型のコンタクト領域（第１のＳｉＣ領域）５２、ｐ型のベース領域（第４のＳｉＣ領域）５４、ｎ−型のドリフト領域（第２のＳｉＣ領域）５６、ｎ＋型のドレイン領域（第３のＳｉＣ領域）５８、ｎ＋型のソース領域（第５のＳｉＣ領域）６０、ゲート絶縁膜６２、ゲート電極６４、ソース電極（第１の電極）６６、ドレイン電極（第２の電極）６８、及び、層間絶縁膜７０を備える。
【０１００】
ＭＯＳＦＥＴ２００において、ｐ＋型のコンタクト領域（第１のＳｉＣ領域）５２、ｐ型のベース領域（第４のＳｉＣ領域）５４、ｎ−型のドリフト領域（第２のＳｉＣ領域）５６、及び、ｎ＋型のドレイン領域（第３のＳｉＣ領域）５８が、ボディダイオードを構成する。ボディダイオードはＰＩＮダイオードである。
【０１０１】
ＭＯＳＦＥＴ２００は、ｎ−型のドリフト領域５６中の炭素空孔濃度が横方向の分布を備えている。
【０１０２】
ｎ−型のドリフト領域５６中の、ｐ＋型のコンタクト領域５２と第２の面との間の領域を第１の領域５６ａとする。第１の領域５６ａは、ｐ＋型のコンタクト領域５２直下にあり、ｎ−型のドリフト領域５６中のｎ＋型のドレイン領域５８に近い領域である。具体的には、ｎ−型のドリフト領域５６の厚さ方向の中間位置よりも、ｎ＋型のドレイン領域５８に近い領域である。
【０１０３】
また、ｎ−型のドリフト領域５６中の、隣接する、ｐ＋型のコンタクト領域５２の間と第２の面との間の領域を第２の領域５６ｂとする。第２の領域５６ｂは、第１の面でｐ＋型のコンタクト領域５２の存在しない領域の直下にあり、ｎ−型のドリフト領域５６中のｎ＋型のドレイン領域５８に近い領域である。具体的には、ｎ−型のドリフト領域５６の厚さ方向の中間位置よりも、ｎ＋型のドレイン領域５８に近い領域である。
【０１０４】
さらに、ｎ−型のドリフト領域５６中の、第１の領域５６ａと第１の面との間の領域を第３の領域５６ｃとする。第３の領域５６ｃは、ｐ＋型のコンタクト領域５２直下にあり、ｎ−型のドリフト領域５６中のｐ型のベース領域５４に近い領域である。具体的には、ｎ−型のドリフト領域５６の厚さ方向の中間位置よりも、ｐ型のベース領域５４に近い領域である。
【０１０５】
そして、ｎ−型のドリフト領域５６中の、第２の領域５６ｂと第１の面との間の領域を第４の領域５６ｄとする。第４の領域５６ｄは、第１の面でｐ＋型のコンタクト領域５２の存在しない領域の直下にあり、ｎ−型のドリフト領域５６中のｐ型のベース領域５４に近い領域である。具体的には、ｎ−型のドリフト領域５６の厚さ方向の中間位置よりも、ｐ型のベース領域５４に近い領域である。
【０１０６】
第１の領域５６ａの炭素空孔濃度は、第２の領域５６ｂの炭素空孔濃度よりも高い。すなわち、第１の領域５６ａのＺ１／２準位密度は、第２の領域５６ｂのＺ１／２準位密度よりも高い。
【０１０７】
また、第１の領域５６ａの炭素空孔濃度は、第３の領域５６ｃの炭素空孔濃度よりも高い。すなわち、第１の領域５６ａのＺ１／２準位密度は、第３の領域５６ｃのＺ１／２準位密度よりも高い。
【０１０８】
また、第２の領域５６ｂの炭素空孔濃度は、第４の領域５６ｄの炭素空孔濃度よりも高い。すなわち、第２の領域５６ｂのＺ１／２準位密度は、第４の領域５６ｄのＺ１／２準位密度よりも高い。
【０１０９】
以上のように、ＭＯＳＦＥＴ２００は、ｐ＋型のコンタクト領域５２直下の、特にｎ＋型のドレイン領域５８に近い領域の炭素空孔濃度が高い。そして、ｐ＋型のコンタクト領域５２の存在しない領域の直下の領域の炭素空孔濃度が低い。ＭＯＳＦＥＴ２００は、ｎ−型のドリフト領域５６中の炭素空孔濃度が横方向の分布を備えている。ＭＯＳＦＥＴ２００は、ｐ＋型のコンタクト領域５２直下の、特にｎ＋型のドレイン領域５８に近い領域の少数キャリアライフタイムが短い。
【０１１０】
本実施形態のＭＯＳＦＥＴ２００によれば、ＰＩＮダイオードであるボディダイオードのスイッチング損失が、第１の実施形態のＰＩＮダイオード１００と同様の作用により低減される。
【０１１１】
よって、ボディダイオードのスイッチング損失が低減されたＭＯＳＦＥＴ２００の実現が可能となる。
【０１１２】
第１乃至第６の実施形態では、終端構造については言及していないが、高耐圧の半導体装置を実現するために、素子領域の周囲に終端構造を備えることも可能である。
【０１１３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１４】
１０      ＳｉＣ基板
１２      ｐ＋型の第１のアノード領域（第１のＳｉＣ領域）
１４      ｐ型の第２のアノード領域（第４のＳｉＣ領域）
１８      ｎ＋型のカソード領域（第３のＳｉＣ領域）
１６      ｎ−型のドリフト領域（第２のＳｉＣ領域）
２０      アノード電極（第１の電極）
２２      カソード電極（第２の電極）
５０      ＳｉＣ基板
５２      ｐ＋型のコンタクト領域（第１のＳｉＣ領域）
５４      ｐ型のベース領域（第４のＳｉＣ領域）
５６      ｎ−型のドリフト領域（第２のＳｉＣ領域）
５８      ｎ＋型のドレイン領域（第３のＳｉＣ領域）
６０      ｎ＋型のソース領域（第５のＳｉＣ領域）
６２      ゲート絶縁膜
６４      ゲート電極
６６      ソース電極（第１の電極）
６８      ドレイン電極（第２の電極）
１００      ＰＩＮダイオード（半導体装置）
２００      ＭＯＤＦＥＴ（半導体装置）
【図１】
2016174032.tif 000003
【図２】
2016174032.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2016174032.tif 000011
【図１０】
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【図１１】
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