(57)【要約】【課題】多結晶シリコン表示基板の製造方法を提供する。【解決手段】アクティブ素子領域及びキャパシタ領域を有する基材を提供する工程と、多結晶シリコン層をアクティブ素子領域に形成する工程と、多結晶シリコン層を覆う絶縁層を形成する工程と、アクティブ素子領域に位置するゲート電極及びキャパシタ領域に位置する下部電極を含む第１の導電層を絶縁層に形成する工程と、第１の高濃度ドーピング領域及び第２の高濃度ドーピング領域を多結晶シリコン層に形成する工程と、第１の導電層を覆う誘電体層を形成する工程と、誘電体層及び絶縁層をパターニングする工程と、第１のソース電極、第１のドレイン電極及び上部電極を含む第２の導電層を誘電体層に形成し、上部電極と下部電極が蓄積キャパシタを形成する工程と、保護層を第２の導電層に形成する工程と、画素電極を保護層に形成する工程と、を備える多結晶シリコン表示基板の製造方法。ここで、多結晶シリコン表示基板も開示される。【選択図】図１
2016014852.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、アクティブ素子領域及びキャパシタ領域を有する画素領域と、駆動回路領域と、を含む基材と、
前記基材の前記アクティブ素子領域に位置し、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域の間に位置する通路領域を含む第１の多結晶シリコン層と、
前記第１の多結晶シリコン層の一部を覆い、前記第１の多結晶シリコン層の前記ソース領域及び前記ドレイン領域を露出する第１の絶縁層と、
前記第１の絶縁層に配置され、前記アクティブ素子領域に位置する第１のゲート電極及び前記キャパシタ領域に位置する下部電極を含む第１の導電層と、
前記第１のゲート電極及び前記下部電極を覆い、前記第１の多結晶シリコン層の前記ソース領域及び前記ドレイン領域を露出する第１の誘電体層と、
前記第１の誘電体層の上面に設けられ、第１のソース電極、第１のドレイン電極及び上部電極を含み、前記第１のソース電極及び前記第１のドレイン電極がそれぞれ前記第１の多結晶シリコン層の前記ソース領域及び前記ドレイン領域に接続され、前記上部電極が前記キャパシタ領域に位置し、前記上部電極と前記下部電極が蓄積キャパシタを形成する第２の導電層と、
前記第１のドレイン電極に電気的に接続された画素電極と、
を備える多結晶シリコン表示基板。
【請求項２】
前記第１のソース電極、前記第１のドレイン電極及び前記上部電極は、同じ材料層によって同じリソグラフィエッチングプロセスで形成される請求項１に記載の多結晶シリコン表示基板。
【請求項３】
前記基材に位置し、第１のＮ型高濃度ドーピング領域及び第２のＮ型高濃度ドーピング領域を含む第２の多結晶シリコン層と、前記第１の絶縁層から伸び、前記第２の多結晶シリコン層の一部を覆い、前記第１の絶縁層と同じ材料からなる第２の絶縁層と、前記第２の絶縁層に位置し、前記第１のゲート電極と実質的に同じ平面に位置する第２のゲート電極と、前記第１の誘電体層から伸び、前記第２のゲート電極の一部を覆う第２の誘電体層と、前記第２の誘電体層に位置し、それぞれ前記第１のＮ型高濃度ドーピング領域及び前記第２のＮ型高濃度ドーピング領域に接続された第２のソース電極及び第２のドレイン電極と、を含むＮ型薄膜トランジスタと、
前記基材に位置し、第１のＰ型高濃度ドーピング領域及び第２のＰ型高濃度ドーピング領域を含む第３の多結晶シリコン層と、前記第２の絶縁層から伸び、前記第３の多結晶シリコン層の一部を覆い、前記第２の絶縁層と同じ材料からなる第３の絶縁層と、前記第３の絶縁層に位置し、前記第２のゲート電極と実質的に同じ平面に位置する第３のゲート電極と、前記第２の誘電体層から伸び、前記第３のゲート電極の一部を覆う第３の誘電体層と、前記第３の誘電体層に位置し、それぞれ前記第１のＰ型高濃度ドーピング領域及び前記第２のＰ型高濃度ドーピング領域に接続された第３のソース電極及び第３のドレイン電極と、を含み、前記第３のドレイン電極が前記第２のドレイン電極に物理的に接続され、前記第２のソース電極、前記第２のドレイン電極、前記第３のソース電極、第３のドレイン電極及び前記上部電極が同じ材料からなるＰ型薄膜トランジスタと、
を備える、前記基材の前記駆動回路領域に設けられる相補型薄膜トランジスタを更に含む請求項１に記載の多結晶シリコン表示基板。
【請求項４】
それぞれ前記第２のゲート電極と前記第３のゲート電極に接続された第１の制御信号線及び第２の制御信号線を更に含み、前記第１の制御信号線、前記第２の制御信号線及び前記上部電極が実質的に前記基材の同じ高さに位置する請求項３に記載の多結晶シリコン表示基板。
【請求項５】
前記第２のソース電極、前記第２のドレイン電極、前記第３のソース電極、第３のドレイン電極及び前記上部電極は、同じ材料層によって同じリソグラフィエッチングプロセスで形成される請求項３に記載の多結晶シリコン表示基板。
【請求項６】
前記第１のゲート電極及び前記下部電極は、実質的に前記基材の同じ高さに設けられ、同じ材料層によって同じリソグラフィエッチングプロセスで形成される請求項１に記載の多結晶シリコン表示基板。
【請求項７】
前記基材は、基板と、ブランケットのように前記基板の上面に被覆して形成されるバッファ層と、を含み、前記第１の多結晶シリコン層が前記バッファ層に設けられる請求項１に記載の多結晶シリコン表示基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多結晶シリコン表示基板及びその製造方法に関する。
【背景技術】
【０００２】
低温多結晶シリコン（Ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ；ＬＴＰＳ）は、新規なディスプレイ製造技術であり、従来のアモルファスシリコン液晶ディスプレイに比べて、そのキャリア移動度がアモルファスシリコントランジスタのキャリア移動度の百倍となるため、低温多結晶シリコンで製造されたディスプレイの反応速度は極めて優れている。一方、低温多結晶シリコンパネルを製造するのと同時に、パネルの駆動回路を製造することができるため、低温多結晶シリコンディスプレイには、別に駆動チップを設ける必要はない。従って、低温多結晶シリコンディスプレイは、極めて優れた素子反応速度と、製造コストの優位性を兼備している。一般的に、低温多結晶シリコンは、エキシマレーザーを熱源として、レーザービームで非結晶のシリコン層を照射して、アモルファスシリコンを多結晶シリコンに転換するが、処理プロセス全体を６００℃未満の温度で完成することができる。ただし、アモルファスシリコン液晶ディスプレイに比べて、低温多結晶シリコンディスプレイは、製造プロセスが複雑であり、多くのリソグラフィ工程を必要とするため、製造コストが高くなってしまう。従って、現在、低温多結晶シリコンディスプレイに必要なリソグラフィ工程を減少した、改良された製造方法が望まれている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の一態様は、低温多結晶シリコンディスプレイのアクティブアレイ基板とすることもできる多結晶シリコン表示基板の製造方法を提供する。本発明に開示された製造方法では、低温多結晶シリコン基板の製造に必要なリソグラフィエッチングプロセスの回数を減少することができる。
【課題を解決するための手段】
【０００４】
上記多結晶シリコン表示基板の製造方法は、少なくとも、アクティブ素子領域及びキャパシタ領域を有する画素領域と、駆動回路領域と、を含む基材を提供する工程と、前記アクティブ素子領域に位置する第１の多結晶シリコン層を含む多結晶シリコン層を、前記基材に形成する工程と、前記多結晶シリコン層を覆う絶縁層を形成する工程と、前記アクティブ素子領域に位置する第１のゲート電極及び前記キャパシタ領域に位置する下部電極を含む第１の導電層を、前記絶縁層に形成する工程と、前記第１の多結晶シリコン層の中に第１の高濃度ドーピング領域及び第２の高濃度ドーピング領域を形成するように、前記多結晶シリコン層に対してイオンドーピングを行う工程と、前記第１の導電層を覆う誘電体層を形成する工程と、前記誘電体層及び前記絶縁層をパターニングして、前記第１の高濃度ドーピング領域の一部及び前記第２の高濃度ドーピング領域の一部を露出させる工程と、第１のソース電極、第１のドレイン電極及び上部電極を含む第２の導電層を前記誘電体層に形成し、前記第１のソース電極及び前記第１のドレイン電極がそれぞれ前記第１の高濃度ドーピング領域と前記第２の高濃度ドーピング領域に接続され、前記上部電極が前記キャパシタ領域に位置し、前記上部電極と前記下部電極が蓄積キャパシタを形成する工程と、前記第１のドレイン電極を露出する開口を有する保護層を、前記第２の導電層に形成し、また、前記開口を介して前記第１のドレイン電極に接続された画素電極を、前記保護層に形成する工程と、を備える。
【０００５】
本発明の一実施形態によると、前記第２の導電層を形成する工程は、材料層を堆積することと、同じエッチング工程において前記材料層をエッチングして、前記第１のソース電極、前記第１のドレイン電極及び前記上部電極を形成することを含む。
【０００６】
本発明の一実施形態によると、前記多結晶シリコン層を形成する工程は、第２の多結晶シリコン層及び第３の多結晶シリコン層を前記駆動回路領域に形成することを含む。前記第１の導電層を形成する工程は、第２のゲート電極及び第３のゲート電極を前記駆動回路領域に形成することを更に含む。前記多結晶シリコン層に対して前記イオンドーピングを行う工程は、第１のＮ型高濃度ドーピング領域及び第２のＮ型高濃度ドーピング領域を前記第２の多結晶シリコン層の中に形成することと、第１のＰ型高濃度ドーピング領域及び第２のＰ型高濃度ドーピング領域を前記第３の多結晶シリコン層の中に形成することを更に含む。前記誘電体層及び前記絶縁層をパターニングする工程は、前記第１のＮ型高濃度ドーピング領域の一部、前記第２のＮ型高濃度ドーピング領域の一部、前記第１のＰ型高濃度ドーピング領域の一部、前記第２のＰ型高濃度ドーピング領域の一部、前記第２のゲート電極の一部及び前記第３のゲート電極の一部を露出することを更に含む。前記第２の導電層を前記誘電体層に形成する工程は、それぞれ前記第１のＮ型高濃度ドーピング領域及び前記第２のＮ型高濃度ドーピング領域に接続された第２のソース電極及び第２のドレイン電極を形成することと、それぞれ前記第１のＰ型高濃度ドーピング領域及び前記第２のＰ型高濃度ドーピング領域に接続された第３のソース電極及び第３のドレイン電極を形成することと、それぞれ前記第２のゲート電極と前記第３のゲート電極に接続された第１の制御信号線及び第２の制御信号線を形成することと、を更に含む。
【０００７】
本発明の別の態様は、少なくとも、アクティブ素子領域及びキャパシタ領域を有する画素領域と、駆動回路領域と、を含む基材と、前記基材の前記アクティブ素子領域に位置し、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域の間に位置する通路領域を含む第１の多結晶シリコン層と、前記第１の多結晶シリコン層の一部を覆い、前記第１の多結晶シリコン層の前記ソース領域及び前記ドレイン領域を露出する第１の絶縁層と、前記第１の絶縁層に配置され、前記アクティブ素子領域に位置する第１のゲート電極及び前記キャパシタ領域に位置する下部電極を含む第１の導電層と、前記第１のゲート電極及び前記下部電極を覆い、前記第１の多結晶シリコン層の前記ソース領域及び前記ドレイン領域を露出する第１の誘電体層と、前記第１の誘電体層の上面に設けられ、第１のソース電極、第１のドレイン電極及び上部電極を含み、前記第１のソース電極及び前記第１のドレイン電極がそれぞれ前記第１の多結晶シリコン層の前記ソース領域及び前記ドレイン領域に接続され、前記上部電極が前記キャパシタ領域に位置し、前記上部電極と前記下部電極が蓄積キャパシタを形成する第２の導電層と、前記第１のドレイン電極に電気的に接続された画素電極と、を備える多結晶シリコン表示基板を提供する。
【０００８】
本発明の一実施形態によると、前記第１のソース電極、前記第１のドレイン電極及び前記上部電極は、同じ材料層によって同じリソグラフィエッチングプロセスで形成される。
【０００９】
本発明の一実施形態によると、上記多結晶シリコン表示基板は、前記基材に位置し、第１のＮ型高濃度ドーピング領域及び第２のＮ型高濃度ドーピング領域を含む第２の多結晶シリコン層と、前記第１の絶縁層から伸び、前記第２の多結晶シリコン層の一部を覆い、前記第１の絶縁層と同じ材料からなる第２の絶縁層と、前記第２の絶縁層に位置し、前記第１のゲート電極と実質的に同じ平面に位置する第２のゲート電極と、前記第１の誘電体層から伸び、少なくとも前記第２のゲート電極の一部を覆う第２の誘電体層と、前記第２の誘電体層に位置し、それぞれ前記第１のＮ型高濃度ドーピング領域及び前記第２のＮ型高濃度ドーピング領域に接続された第２のソース電極及び第２のドレイン電極と、を含むＮ型薄膜トランジスタと、前記基材に位置し、第１のＰ型高濃度ドーピング領域及び第２のＰ型高濃度ドーピング領域を含む第３の多結晶シリコン層と、前記第２の絶縁層から伸び、前記第３の多結晶シリコン層の一部を覆い、前記第２の絶縁層と同じ材料からなる第３の絶縁層と、前記第３の絶縁層に位置し、前記第２のゲート電極と実質的に同じ平面に位置する第３のゲート電極と、前記第２の誘電体層から伸び、少なくとも前記第３のゲート電極の一部を覆う第３の誘電体層と、前記第３の誘電体層に位置し、それぞれ前記第１のＰ型高濃度ドーピング領域及び前記第２のＰ型高濃度ドーピング領域に接続された第３のソース電極及び第３のドレイン電極と、を含み、前記第３のドレイン電極が前記第２のドレイン電極に物理的に接続され、前記第２のソース電極、前記第２のドレイン電極、前記第３のソース電極、第３のドレイン電極及び前記上部電極が同じ材料からなるＰ型薄膜トランジスタと、を備える、前記基材の前記駆動回路領域に設けられる相補型薄膜トランジスタを更に含んでもよい。
【００１０】
本発明の一実施形態によると、上記の多結晶シリコン表示基板は、それぞれ前記第２のゲート電極と前記第３のゲート電極に接続された第１の制御信号線及び第２の制御信号線を更に含み、前記第１の制御信号線、前記第２の制御信号線及び前記上部電極が実質的に前記基材の同じ高さに位置する。
【００１１】
本発明の一実施形態によると、前記第２のソース電極、前記第２のドレイン電極、前記第３のソース電極、第３のドレイン電極及び前記上部電極は、同じ材料層によって同じリソグラフィエッチングプロセスで形成される。
【００１２】
本発明の一実施形態によると、前記第１のゲート電極及び前記下部電極は、実質的に前記基材の同じ高さに設けられ、同じ材料層によって同じリソグラフィエッチングプロセスで形成される。
【００１３】
本発明の一実施形態によると、前記基材は、基板と、ブランケットのように前記基板の上面に被覆して形成されるバッファ層と、を含み、前記第１の多結晶シリコン層が前記バッファ層に設けられる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る多結晶シリコン表示基板の製造方法を示すフロー図である。
【図２】本発明の一実施形態に係る製造方法におけるプロセス段階を示す断面略図である。
【図３】本発明の一実施形態に係る製造方法におけるプロセス段階を示す断面略図である。
【図４】本発明の一実施形態に係る製造方法におけるプロセス段階を示す断面略図である。
【図５】本発明の一実施形態に係る製造方法におけるプロセス段階を示す断面略図である。
【図６】本発明の一実施形態に係る製造方法におけるプロセス段階を示す断面略図である。
【図７】本発明の一実施形態に係る製造方法におけるプロセス段階を示す断面略図である。
【発明を実施するための形態】
【００１５】
本発明の記述をより詳細化し充分させるためには、以下で、本発明の実施態様と具体的な実施例について説明を提出したが、これらは本発明の具体的な実施例の唯一の形式ではない。以下で開示された各実施例は、有益な場合で互いに組み合わせ又は取って代ることができ、実施例に他の実施例を添付することができ、更なる記載又は説明が必要でない。
【００１６】
以下の記述において、読者が以下の実施例を十分に理解するように詳しく数多くの特定な細部を述べる。しかしながら、これらの特定な細部がない場合で本発明の実施例を実践することができる。その他の場合で、図面を簡素化するために、熟知の構造と装置は、ただ模式的に図面に示される。
【００１７】
本発明の一態様は、製造過程中に必要なリソグラフィエッチングプロセスの回数を減少できる多結晶シリコン表示基板の製造方法を提供する。図１は、本発明の一実施形態に係る多結晶シリコン表示基板１００の製造方法１０を示すフロー図である。図２〜図７は、方法１０における各プロセス段階を示す断面略図である。図１に示すように、方法１０は、工程Ｓ０１〜工程Ｓ１０を含む。
【００１８】
工程Ｓ０１において、図２に示すように、基材１１０を提供する。基材１１０は、少なくとも１つの画素領域Ｐと、少なくとも１つの駆動回路領域Ｄと、を含む。画素領域Ｐは、アクティブ素子領域Ｐ１及びキャパシタ領域Ｐ２を有する。後の工程において、画素領域Ｐの中にアクティブ素子及び蓄積キャパシタを形成し、また、駆動回路領域Ｄの中に駆動回路を形成する。駆動回路領域Ｄは、基材１１０の周辺に設けられてもよい。一実施形態において、基材１１０は、基板１０２と、ブランケットのように基板１０２の上面に被覆して形成されるバッファ層１０４と、を含む。基板１０２は、例えば、ガラス又はガラスの性質と類似している他の材料で製造されてもよい。一実施形態において、バッファ層１０４は、窒化シリコン層又は酸化シリコン層である。別の実施形態において、バッファ層１０４は、基板１０２に形成された１層の窒化シリコンと、窒化シリコン層に形成された１層の酸化シリコンを含む２層構造である。バッファ層１０４は、基板１０２における微量の金属原子が後で形成される多結晶シリコン層への不利影響を避けるためのものである。
【００１９】
工程Ｓ０２において、図２に示すように、多結晶シリコン層１２０を、基材１１０に形成する。多結晶シリコン層１２０は、アクティブ素子領域Ｐ１の中に位置する第１の多結晶シリコン層１２１を含む。一実施形態において、第１の多結晶シリコン層１２１は、アクティブ素子領域Ｐ１からキャパシタ領域Ｐ２まで伸びる。本発明による複数の実施形態において、第１の多結晶シリコン層１２１は、バッファ層１０４に設けられる。
【００２０】
別の実施形態において、多結晶シリコン層１２０を形成する工程は、第２の多結晶シリコン層１２２及び第３の多結晶シリコン層１２３を形成することを含む。第２の多結晶シリコン層１２２及び第３の多結晶シリコン層１２３は、駆動回路領域Ｄに位置する。
【００２１】
工程Ｓ０３において、図２に示すように、多結晶シリコン層１２０を覆う絶縁層１３０を形成する。絶縁層１３０は、例えば、酸化シリコン層、窒化シリコン層又はその両者からなる複合層であってもよい。絶縁層１３０の厚さは、例えば、約８０〜５００ｎｍ。
【００２２】
工程Ｓ０４において、図２に示すように、第１の導電層１４０を絶縁層１３０に形成する。第１の導電層１４０は、アクティブ素子領域Ｐ１に位置する第１のゲート電極１４１、及びキャパシタ領域Ｐ２に位置する下部電極１４６を含む。一実施形態において、第１のゲート電極１４１は、デュアルゲート電極構造であってもよいため、第１の部分１４１ａ及び第２の部分１４１ｂを含んでもよい。第１の導電層１４０の材料としては、例えば、Ａｌ、Ｍｏ、Ｎｄ、Ｃｕ、Ｃｒ、又は上記金属の組み合わせ又は合金であってもよい。
【００２３】
本発明のある実施形態によると、第１の導電層１４０を形成する工程は、先に１層の材料層を堆積し、次に同じリソグラフィエッチングプロセスで第１のゲート電極１４１と下部電極１４６を形成する。従って、第１のゲート電極１４１と下部電極１４６の両者は、実質的に基材１１０の上方の同じ高さに形成されるように、何れも絶縁層１３０の上面に形成される。
【００２４】
別の実施形態において、第１の導電層１４０を形成する工程は、駆動回路領域Ｄの中に位置する第２のゲート電極１４２及び第３のゲート電極１４３を形成することを更に含む。
【００２５】
工程Ｓ０５において、図３に示すように、多結晶シリコン層１２０に対してイオンドーピングを行うが、第１の多結晶シリコン層１２１の中に、第１の高濃度ドーピング領域１２１ａ及び第２の高濃度ドーピング領域１２１ｂを形成する。第１の高濃度ドーピング領域１２１ａは、第１の多結晶シリコン層１２１のソース領域としてもよく、第２の高濃度ドーピング領域１２１ｂは、第１の多結晶シリコン層１２１のドレイン領域としてもよい。第１のゲート電極１４１の真下における第１の多結晶シリコン層１２１の中に、第１の多結晶シリコン層１２１の通路領域としてもよいアンドーピング領域１２１ｃを形成する。一実施形態において、第１の高濃度ドーピング領域１２１ａ及び第２の高濃度ドーピング領域１２１ｂは、Ｎ型のドーピング領域であり、ドープ量としては、例えば、０．８〜８×１０１５ｃｍ−２であってもよく、ドープエネルギーとしては、例えば、１０〜１００Ｋｅｖであってもよい。別の実施形態において、アンドーピング領域１２１ｃの両側に、Ｎ型低濃度ドーピング領域１２１ｄが形成される。Ｎ型低濃度ドーピング領域１２１ｄのドープ量は、第１の高濃度ドーピング領域１２１ａ、第２の高濃度ドーピング領域１２１ｂのドープ量よりも低い。
【００２６】
本発明の複数の実施形態によると、多結晶シリコン層１２０に対してイオンドープを行う工程は、第２の多結晶シリコン層１２２の中に第１のＮ型高濃度ドーピング領域１２２ａ及び第２のＮ型高濃度ドーピング領域１２２ｂを形成し、第３の多結晶シリコン層１２３の中に第１のＰ型高濃度ドーピング領域１２３ａ及び第２のＰ型高濃度ドーピング領域１２３ｂを形成することを更に含む。
【００２７】
工程Ｓ０６において、図４に示すように、第１の導電層１４０を覆う誘電体層１５０を形成する。具体的に、誘電体層１５０は、第１のゲート電極１４１及び下部電極１４６を覆う。その他の実施例において、誘電体層１５０は、さらに第２のゲート電極１４２及び第３のゲート電極１４３を覆う。誘電体層１５０は、例えば、酸化シリコン層、窒化シリコン層又はその両者からなる複合層であってもよい。誘電体層１５０の厚さは、例えば、約１００〜８００ｎｍであってもよい。
【００２８】
工程Ｓ０７において、図５に示すように、誘電体層１５０及び絶縁層１３０をパターニングして、第１の高濃度ドーピング領域１２１ａの一部及び第２の高濃度ドーピング領域１２１ｂの一部を露出させる。例としては、誘電体層１５０及び絶縁層１３０を貫通した接触窓１５１、１５２を形成して、第１の高濃度ドーピング領域１２１ａの一部と第２の高濃度ドーピング領域１２１ｂの一部を露出することができる。別の実施形態において、誘電体層１５０及び絶縁層１３０をパターニングする工程は、複数の接触窓１５３、１５４、１５５、１５６、１５７、１５８を形成して、第１のＮ型高濃度ドーピング領域１２２ａの一部、第２のＮ型高濃度ドーピング領域１２２ｂの一部、第１のＰ型高濃度ドーピング領域１２３ａの一部、第２のＰ型高濃度ドーピング領域１２３ｂの一部、第２のゲート電極１４２の一部及び第３のゲート電極１４３の一部を露出させることを含む。
【００２９】
工程Ｓ０８において、図６に示すように、誘電体層１５０に第２の導電層１６０を形成する。第２の導電層１６０は、少なくとも、第１のソース電極１６１Ｓ、第１のドレイン電極１６１Ｄ及び上部電極１６６を含む。上部電極１６６は、キャパシタ領域Ｐ２に位置し、また、下部電極１４６及び上部電極１６６と下部電極１４６との間に挟まれた誘電体層１５０と共に蓄積キャパシタ器を形成する。第１のソース電極１６１Ｓ及び第１のドレイン電極１６１Ｄは、アクティブ素子領域Ｐ１に位置し、それぞれ第１の高濃度ドーピング領域１２１ａと第２の高濃度ドーピング領域１２１ｂに接続される。第２の導電層１６０の材料としては、例えば、Ａｌ、Ｍｏ、Ｎｄ、Ｃｕ、Ｃｒ、又は上記金属の組み合わせ又は合金であってもよい。一実施形態において、第２の導電層１６０を形成する工程は、先に１層の金属材料層を堆積し、次に同じリソグラフィエッチング工程で金属材料層をエッチングして、第１のソース電極１６１Ｓ、第１のドレイン電極１６１Ｄ及び上部電極１６６を形成することを含む。
【００３０】
一具体例において、第２の導電層１６０を形成する工程は、それぞれ第１のＮ型高濃度ドーピング領域１２２ａ及び第２のＮ型高濃度ドーピング領域１２２ｂに接続された第２のソース電極１６２Ｓ及び第２のドレイン電極１６２Ｄを形成することを更に含む。別の具体例において、第２の導電層１６０を形成する工程は、それぞれ第１のＰ型高濃度ドーピング領域１２３ａ及び第２のＰ型高濃度ドーピング領域１２３ｂに接続された第３のソース電極１６３Ｓ及び第３のドレイン電極１６３Ｄを形成することを更に含む。更に別の具体例において、第２の導電層１６０を形成する工程は、それぞれ第２のゲート電極１４２と第３のゲート電極１４３に接続された第１の制御信号線１６４及び第２の制御信号線１６５を形成することを更に含む。特定な実施例において、第１のソース電極１６１Ｓ、第１のドレイン電極１６１Ｄ、第２のソース電極１６２Ｓ、第２のドレイン電極１６２Ｄ、第３のソース電極１６３Ｓ、第３のドレイン電極１６３Ｄ及び上部電極１６６は、同じ材料層によって同じリソグラフィエッチングプロセスで形成される。
【００３１】
一実施形態において、第２のゲート電極１４２、第２の多結晶シリコン層１２２、第２のソース電極１６２Ｓ及び第２のドレイン電極１６２Ｄは、１つのＮ型薄膜トランジスタ２１０を構成する。第３のゲート電極１４３、第３の多結晶シリコン層１２３、第３のソース電極１６３Ｓ及び第３のドレイン電極１６３Ｄは、１つのＰ型薄膜トランジスタ２２０を構成する。第３のドレイン電極１６３Ｄが第２のドレイン電極１６２Ｄに物理的に接続されるため、Ｎ型薄膜トランジスタ２１０及びＰ型薄膜トランジスタ２２０は、相補型薄膜トランジスタ２００を構成する。
【００３２】
工程Ｓ０９において、図７に示すように、第２の導電層１６０に保護層１７０を形成する。保護層１７０は、第１のドレイン電極１６１Ｄを露出する開口１７２を有する。保護層１７０の材料としては、例えば、酸化シリコン、窒化シリコン等の無機材料、又は、ポリイミド等の高分子材料であってもよい。
【００３３】
工程Ｓ１０において、図７に示すように、保護層１７０に画素電極１８０を形成して、多結晶シリコン表示基板１００を形成する。画素電極１８０は、開口１７２を介して第１のドレイン電極１６１Ｄに接続される。画素電極１８０の材料としては、例えば、酸化インジウムスズ（ＩＴＯ）等の透明性導電酸化物、又は、アルミニウム等の金属材料であってもよい。
【００３４】
本発明の上記の数多くの実施形態によると、蓄積キャパシタの下部電極１４６と第１のゲート電極１４１が同じリソグラフィエッチングプロセスで形成され、蓄積キャパシタの上部電極１６６、第１のソース電極１６１Ｓ及び第１のドレイン電極１６１Ｄが同じリソグラフィエッチングプロセスで形成されるため、多結晶シリコン基板の製造に必要なリソグラフィエッチングプロセスの回数を減少することができる。また、上記多結晶シリコントランジスタ構造と蓄積キャパシタを形成する過程において、駆動回路領域Ｄの相補型薄膜トランジスタ２００、第１の制御信号線１６４及び第２の制御信号線１６５を同時に形成することができるため、本発明の実施形態によると、リソグラフィエッチングプロセスの回数を効果的に減少し、多結晶シリコン表示基板の製造工程を簡素化することができる。
【００３５】
本発明の別の態様は、多結晶シリコン表示基板を提供する。図７は、本発明の一実施形態に係る多結晶シリコン表示基板１００を示す断面略図である。多結晶シリコン表示基板１００は、基材１１０と、第１の多結晶シリコン層１２１と、第１の絶縁層１３０ａと、第１の導電層１４０と、第１の誘電体層１５０ａと、第２の導電層１６０と、保護層１７０と、画素電極１８０と、を備える。
【００３６】
基材１１０は、アクティブ素子領域Ｐ１及びキャパシタ領域Ｐ２を有する少なくとも１つの画素領域Ｐと、駆動回路領域Ｄと、を含む。第１の多結晶シリコン層１２１は、基材１１０のアクティブ素子領域Ｐ１に位置する。第１の多結晶シリコン層１２１は、ソース領域１２１Ｓ、ドレイン領域１２１Ｄ、及びソース領域１２１Ｓとドレイン領域１２１Ｄの間に位置するチャンネル領域１２１Ｃを含む。第１の絶縁層１３０ａは、第１の多結晶シリコン層１２１の一部を覆う。第１の絶縁層１３０ａは、第１の多結晶シリコン層１２１のソース領域１２１Ｓ及びドレイン領域１２１Ｄを露出する。
【００３７】
第１の導電層１４０は、第１の絶縁層１３０ａに配置される。第１の導電層１４０は、少なくとも、第１のゲート電極１４１及び下部電極１４６を含む。第１のゲート電極１４１がアクティブ素子領域Ｐ１の中に位置し、下部電極１４６がキャパシタ領域Ｐ２の中に位置する。第１の誘電体層１５０ａは、第１のゲート電極１４１及び下部電極１４６を覆う。第１の誘電体層は、それぞれ第１の多結晶シリコン層１２１のソース領域１２１Ｓとドレイン領域１２１Ｄを露出する２つの接触窓を有する。
【００３８】
第２の導電層１６０は、第１の誘電体層１５０ａの上面に設けられ、第１のソース電極１６１Ｓ、第１のドレイン電極１６１Ｄ及び上部電極１６６を含む。第１のソース電極１６１Ｓ及び第１のドレイン電極１６１Ｄは、それぞれ第１の多結晶シリコン層１２１のソース領域１２１Ｓとドレイン領域１２１Ｄに接続される。上部電極１６６は、キャパシタ領域Ｐ２に位置し、下部電極１４６と共に蓄積キャパシタを形成する。
【００３９】
保護層１７０は、第２の導電層１６０及び第１の誘電体層１５０ａの上方に形成され、第１のドレイン電極１６１Ｄを露出する開口１７２を有する。画素電極１８０は、開口１７２を介して第１のドレイン電極１６１Ｄに電気的に接続される。
【００４０】
一実施形態において、第１のゲート電極１４１及び下部電極１４６は、実質的に基材１１０の上方の同じ高さに設けられるように、同じ金属材料層によって同じリソグラフィエッチングプロセスで形成される。
【００４１】
更に別の実施形態において、第１のソース電極１６１Ｓ、第１のドレイン電極１６１Ｄ及び上部電極１６６は、同じ金属材料層によって同じリソグラフィエッチングプロセスで形成される。
【００４２】
別の実施形態において、多結晶シリコン表示基板１００は、相補型薄膜トランジスタ２００を更に含む。相補型薄膜トランジスタ２００は、基材１１０の駆動回路領域Ｄに設けられる。相補型薄膜トランジスタ２００は、Ｎ型薄膜トランジスタ２１０及びＰ型薄膜トランジスタ２２０を含む。
【００４３】
Ｎ型薄膜トランジスタ２１０は、第２の多結晶シリコン層１２２、第２の絶縁層１３０ｂ、第２のゲート電極１４２、第２の誘電体層１５０ｂ、第２のソース電極１６２Ｓ及び第２のドレイン電極１６２Ｄを含む。第２の多結晶シリコン層１２２は、基材１１０に位置し、第１のＮ型高濃度ドーピング領域１２２ａ及び第２のＮ型高濃度ドーピング領域１２２ｂを含む。第２の絶縁層１３０ｂは、第１の絶縁層１３０ａから伸び、第２の多結晶シリコン層１２２の一部を覆う。第２の絶縁層１３０ｂと第１の絶縁層１３０ａは、同じ材料からなる。第２のゲート電極１４２は、第２の絶縁層１３０ｂに位置し、第１のゲート電極１４１と実質的に同じ平面に位置する。第２の誘電体層１５０ｂは、第１の誘電体層１５０ａから伸び、少なくとも第２のゲート電極１４２の一部を覆う。第２のソース電極１６２Ｓと第２のドレイン電極１６２Ｄは、第２の誘電体層１５０ｂに位置し、それぞれ第１のＮ型高濃度ドーピング領域１２２ａ及び第２のＮ型高濃度ドーピング領域１２２ｂに接続される。
【００４４】
Ｐ型薄膜トランジスタ２２０は、第３の多結晶シリコン層１２３、第３の絶縁層１３０ｃ、第３のゲート電極１４３、第３の誘電体層１５０ｃ、第３のソース電極１６３Ｓ及び第３のドレイン電極１６３Ｄを含む。第３の多結晶シリコン層１２３は、基材１１０に位置し、第１のＰ型高濃度ドーピング領域１２３ａ及び第２のＰ型高濃度ドーピング領域１２３ｂを含む。第３の絶縁層１３０ｃは、第２の絶縁層１３０ｂから伸び、第３の多結晶シリコン層１２３の一部を覆う。第３の絶縁層１３０ｃと第２の絶縁層１３０ｂは、同じ材料からなる。第３のゲート電極１４３は、第３の絶縁層１３０ｃに位置し、第２のゲート電極１４２と実質的に同じ平面に位置する。第３の誘電体層１５０ｃは、第２の誘電体層１５０ｂから伸び、少なくとも第３のゲート電極１４３の一部を覆う。第３のソース電極１６３Ｓ及び第３のドレイン電極１６３Ｄは、第３の誘電体層１５０ｃに位置し、それぞれ第１のＰ型高濃度ドーピング領域１２３ａ及び第２のＰ型高濃度ドーピング領域１２３ｂに接続される。Ｐ型薄膜トランジスタ２２０の第３のドレイン電極１６３Ｄは、Ｎ型薄膜トランジスタ２１０の第２のドレイン電極１６２Ｄに物理的に接続される。第２のソース電極１６２Ｓ、第２のドレイン電極１６２Ｄ、第３のソース電極１６３Ｓ、第３のドレイン電極１６３Ｄ及び上部電極１６６は、同じ材料からなる。
【００４５】
更に別の実施形態において、上記第２のソース電極１６２Ｓ、第２のドレイン電極１６２Ｄ、第３のソース電極１６３Ｓ、第３のドレイン電極１６３Ｄ及び上部電極１６６は、同じ金属材料層によって同じリソグラフィエッチングプロセスで形成される。
【００４６】
更に別の実施形態において、多結晶シリコン表示基板１００は、第１の制御信号線１６４及び第２の制御信号線１６５を更に含む。第１の制御信号線１６４及び第２の制御信号線１６５は、それぞれ第２のゲート電極１４２と第３のゲート電極１４３に接続される。第１の制御信号線１６４、第２の制御信号線１６５及び上部電極１６６は、実質的に基材１１０の上方の同じ高さに位置する。
【００４７】
本発明の複数の実施形態によると、基材１１０は、基板１０２と、ブランケットのように基板１０２の上面に被覆して形成されるバッファ層１０４と、を含んでもよく、第１の多結晶シリコン層１２１がバッファ層１０４に設けられる。
【００４８】
本発明を実施形態で前述の通り開示したが、これは本発明を限定するためのものではなく、当業者であれば、本発明の精神と範囲から逸脱しない限り、各種の変更や修正を加えることができる。従って、本発明の保護範囲は、特許請求の範囲で指定した内容を基準とするものである。
【符号の説明】
【００４９】
１０  方法
Ｓ０１〜Ｓ１０  工程
１００  多結晶シリコン表示基板
１０２  基板
１０４  バッファ層
１１０  基材
１２０  多結晶シリコン層
１２１  第１の多結晶シリコン層
１２１ａ  第１の高濃度ドーピング領域
１２１ｂ  第２の高濃度ドーピング領域
１２１ｃ  アンドーピング領域
１２１ｄ  Ｎ型低濃度ドーピング領域
１２１Ｃ  チャンネル領域
１２１Ｄ  ドレイン領域
１２１Ｓ  ソース領域
１２２  第２の多結晶シリコン層
１２２ａ  第１のＮ型高濃度ドーピング領域
１２２ｂ  第２のＮ型高濃度ドーピング領域
１２３  第３の多結晶シリコン層
１２３ａ  第１のＰ型高濃度ドーピング領域
１２３ｂ  第２のＰ型高濃度ドーピング領域
１３０  絶縁層
１３０ａ  第１の絶縁層
１３０ｂ  第２の絶縁層
１３０ｃ  第３の絶縁層
１４０  第１の導電層
１４１  第１のゲート電極
１４１ａ  第１の部分
１４１ｂ  第２の部分
１４２  第２のゲート電極
１４３  第３のゲート電極
１４６  下部電極
１５０  誘電体層
１５０ａ  第１の誘電体層
１５０ｂ  第２の誘電体層
１５０ｃ  第３の誘電体層
１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８  接触窓
１６０  第２の導電層
１６１Ｓ  第１のソース電極
１６１Ｄ  第１のドレイン電極
１６２Ｓ  第２のソース電極
１６２Ｄ  第２のドレイン電極
１６３Ｓ  第３のソース電極
１６３Ｄ  第３のドレイン電極
１６４  第１の制御信号線
１６５  第２の制御信号線
１６６  上部電極
１７０  保護層
１７２  開口
１８０  画素電極
２００  相補型薄膜トランジスタ
２１０  Ｎ型薄膜トランジスタ
２２０  Ｐ型薄膜トランジスタ
Ｄ  駆動回路領域
Ｐ  画素領域
Ｐ１  アクティブ素子領域
Ｐ２  キャパシタ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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