(57)【要約】【課題】  試験回路のインダクタンスの影響を抑制しながら、スイッチング素子の過電流に対する耐性を評価することが可能な試験方法を提供する。【解決手段】  絶縁ゲート型スイッチング素子の試験方法であって、第１工程と第２工程を有する。第１工程では、前記絶縁ゲート型スイッチング素子の第１主電極と第２主電極の間に第１電圧を印加し、前記絶縁ゲート型スイッチング素子のゲートにゲートオン電位を印加することで、前記第１主電極と前記第２主電極の間に電流を流す。第２工程では、前記第１主電極と前記第２主電極の間の電圧を前記第１電圧から上昇させ、そのときの前記ゲートの電位を検出する。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁ゲート型スイッチング素子の試験方法であって、
前記絶縁ゲート型スイッチング素子の第１主電極と第２主電極の間に第１電圧を印加し、前記絶縁ゲート型スイッチング素子のゲートにゲートオン電位を印加することで、前記第１主電極と前記第２主電極の間に電流を流す工程と、
前記第１主電極と前記第２主電極の間の電圧を前記第１電圧から上昇させ、そのときの前記ゲートの電位を検出する工程、
を有する試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書が開示する技術は、絶縁ゲート型スイッチング素子の試験方法に関する。
【背景技術】
【０００２】
無負荷状態で絶縁ゲート型スイッチング素子がオンする場合がある。以下では、無負荷状態で絶縁ゲート型スイッチング素子がオンすることを、短絡という。絶縁ゲート型スイッチング素子が短絡すると、絶縁ゲート型スイッチング素子に、過電流が流れるとともに、高電圧が印加される。したがって、絶縁ゲート型スイッチング素子の過電流に対する耐性を評価する必要がある。
【０００３】
特許文献１には、絶縁ゲート型スイッチング素子の試験方法が開示されている。この試験方法では、無負荷状態のスイッチング素子（ＩＧＢＴ）のコレクタ‐エミッタ間に電圧を印加した状態で、スイッチング素子を短時間オンさせる。すなわち、スイッチング素子を、短時間短絡させる。試験中は、スイッチング素子のコレクタ電流が検出される。スイッチング素子がオンしている間に、スイッチング素子に高電流が流れる。スイッチング素子がオフした後にコレクタ‐エミッタ間に流れるショート電流が検出される。ショート電流が高いスイッチング素子は、製造工程から除去される。このように、特許文献１の試験方法によれば、スイッチング素子の過電流に対する耐性を試験することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１６４３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の試験回路では、コレクタ電流を検出するために、コレクタ電流が流れる配線に電流計が介装されている。電流計は高いインダクタンスを有している。また、試験回路を構成するコンタクトピンや架台も比較的高いインダクタンスを有している。したがって、特許文献１の試験回路を構成する場合、スイッチング素子に接続されるインダクタンスの合計値が高くなる。実際にスイッチング素子を使用する回路（例えば、コンバータ回路やインバータ回路）では、コレクタ‐エミッタ間にそれほど高いインダクタンスは接続されない。すなわち、特許文献１の試験回路では、スイッチング素子が実際に使用される環境よりも高いインダクタンスがスイッチング素子に接続される。このようにスイッチング素子に高いインダクタンスが接続されると、スイッチング素子がオンしたときにコレクタ電流の上昇率が小さくなり、コレクタ‐エミッタ間電圧の上昇率も小さくなる。このため、特許文献１の試験回路のスイッチング素子で生じる損失は、実使用環境における短絡時にスイッチング素子で生じる損失よりも小さい。このように、特許文献１の試験回路では、実使用環境よりも緩い条件で試験を行うことになるため、スイッチング素子の特性を正確に検査することができない。したがって、検出されるショート電流に対して必要以上に厳しい基準を用いて判定することが必要となり、スイッチング素子の歩留まりが悪い。このため、本明細書では、試験回路のインダクタンスの影響を抑制しながら、スイッチング素子の過電流に対する耐性を評価することが可能な試験方法を提供する。
【課題を解決するための手段】
【０００６】
本明細書が開示する絶縁ゲート型スイッチング素子の試験方法は、第１工程と第２工程を有する。第１工程では、前記絶縁ゲート型スイッチング素子の第１主電極と第２主電極の間に第１電圧を印加し、前記絶縁ゲート型スイッチング素子のゲートにゲートオン電位を印加することで、前記第１主電極と前記第２主電極の間に電流を流す。第２工程では、前記第１主電極と前記第２主電極の間の電圧を前記第１電圧から上昇させ、そのときの前記ゲートの電位を検出する。
【０００７】
絶縁ゲート型スイッチング素子に電流（以下、主電流という）を流している状態で第１主電極と第２主電極の間の電圧（以下、主電圧という）を上昇させると、ゲートと第１主電極の間の容量及びゲートと第２主電極の間の容量が充電され、ゲート電位が瞬間的に上昇する。主電圧を上昇させたときのゲート電位の上昇量は、絶縁ゲート型スイッチング素子の過電流に対する耐性の指標となる。すなわち、主電圧を上昇させたときにゲート電位が上昇すると、ゲート電位の上昇によって主電流が増加する。したがって、主電圧が上昇したときにゲート電位が上昇し易い絶縁ゲート型スイッチング素子は、主電流が大きくなり易く、過熱状態となり易い。すなわち、このような絶縁ゲート型スイッチング素子は、過電流が流れたときに過熱状態となり易く、過電流に対する耐性が低い。したがって、主電圧を上昇させたときのゲート電位を検出することで、過電流に対する耐性を評価することができる。また、主電圧を上昇させたときのゲート電位の変化量は、ゲートの容量によって決まる。このため、ゲート電位を検出することで、試験回路のインダクタンスの影響をほとんど受けることなく、絶縁ゲート型スイッチング素子の過電流に対する耐性を評価することができる。
【図面の簡単な説明】
【０００８】
【図１】試験装置１０の回路図。
【図２】試験装置１０を用いた試験方法を示すフローチャート。
【図３】試験中の各値の変化を示すグラフ。
【図４】タイミングｔ４後の各値の変化を示すグラフ。
【図５】短絡時における電圧Ｖｇｓと電流Ｉｄの変化を示すグラフ。
【発明を実施するための形態】
【０００９】
図１に示す実施形態の試験装置１０は、ｎチャネル型のＭＯＳＦＥＴ１２を有する半導体素子１１の過電流に対する耐性を試験する。図１に示すように、ＭＯＳＦＥＴ１２のゲートには、寄生抵抗１４が存在する。また、ＭＯＳＦＥＴ１２のゲートとドレインの間、及び、ゲートとソースの間には容量が存在する。図１では、ゲートとドレインの間の容量をコンデンサ１６で示し、ゲートとソースの間の容量をコンデンサ１８で示している。
【００１０】
試験装置１０は、ＭＯＳＦＥＴ１２のドレインとソースに接続されている主配線２０を有している。主配線２０には、直流電源２２、パルス電源２４、電流計２６が介装されている。直流電源２２は、直流電圧Ｖｅを出力する。パルス電源２４は、大きさが電圧Ｖｐ（本実施形態では、約５０Ｖ）であり、予め決められた長さのパルス電圧を出力する。電流計２６は、主配線２０を流れる電流Ｉｄを検出する。また、主配線２０には、抵抗２８、ダイオード３０及び抵抗３２が介装されている。抵抗２８は、ＭＯＳＦＥＴ１２のドレイン側の主配線２０に介装されている。ダイオード３０は、抵抗２８に対して並列に接続されている。ダイオード３０は、アノードが高電位側に接続されており、カソードが低電位側に接続されている。抵抗３２は、ＭＯＳＦＥＴ１２のソース側の主配線２０に介装されている。なお、抵抗２８、３２は極めて小さいので、直流電源２２及びパルス電源２４の出力電圧と略同じ電圧が、ＭＯＳＦＥＴ１２のドレイン‐ソース間に印加される。
【００１１】
ＭＯＳＦＥＴ１２のゲートには、ゲート制御回路４０が接続されている。ゲート制御回路４０は、ゲート電源４２、ゲート抵抗４４、電圧計４６及び電圧計４８を有している。ゲート抵抗４４は、寄生抵抗１４よりも遥かに大きい電気抵抗を有する。ゲート抵抗４４の一端は、寄生抵抗１４を介してＭＯＳＦＥＴ１２のゲートに接続されている。ゲート抵抗４４の他端は、ゲート電源４２のプラスの出力端子に接続されている。ゲート電源４２は、出力電圧Ｖｇを変更可能な直流電源である。ゲート電源４２のマイナスの出力端子は、ＭＯＳＦＥＴ１２のソースに接続されている。ゲート電源４２は、プラスの出力端子をマイナスの出力端子に対して高電位とする電圧Ｖｇを出力する。ゲート電源４２には、電流計２６によって検出される電流Ｉｄの値が入力される。ゲート電源４２は、入力される電流Ｉｄの値に応じて、出力電圧Ｖｇを調節する。電圧計４６は、抵抗４４の両端の間の電圧Ｖｒｇを検出する。電圧計４８は、抵抗４４の寄生抵抗１４側の端子とゲート電源４２のマイナスの出力端子（すなわち、ＭＯＳＦＥＴ１２のソース）の間の電圧を検出する。
【００１２】
次に、ＭＯＳＦＥＴ１２の試験方法について説明する。試験は、図２に示すフローチャートに従って実施される。なお、図２に示す各ステップは、図示しない制御装置によって実行される。また、図３は、試験中における各値の変化を示している。ステップＳ２では、ゲート電源４２の出力電圧Ｖｇが０Ｖにセットされる。ステップＳ４では、直流電源２２の出力電圧Ｖｅが電圧Ｖｅ１（本実施形態では、約６５０Ｖ）にセットされる。このため、図３のタイミングｔ１において、ＭＯＳＦＥＴ１２のドレイン‐ソース間電圧Ｖｄｓが電圧Ｖｅ１まで上昇する。次に、ステップＳ６においてゲート電源４２の出力電圧Ｖｇを０．１Ｖ上昇させ、ステップＳ８で電流計２６によって主配線２０に流れる電流Ｉｄ（すなわち、ＭＯＳＦＥＴ１２のドレイン電流）を検出する。ステップＳ１０では、検出された電流Ｉｄの値が０．１〜０．２Ａの範囲内であるか否かを判定する。電流Ｉｄが０．１〜０．２Ａの範囲内の値となるまで、ステップＳ６〜Ｓ１０が繰り返し実施される。ステップＳ６〜Ｓ１０が繰り返されることで、図３のタイミングｔ２〜ｔ３の間の期間において、ゲート電源４２の出力電圧Ｖｇ、ＭＯＳＦＥＴ１２のゲート‐ソース間電圧Ｖｇｓ（以下、ゲート電圧Ｖｇｓという）及び電流Ｉｄが増加する。これによって、電流Ｉｄが０．１〜０．２Ａとなるようにゲート電源４２の出力電圧Ｖｇが調節される。また、電流Ｉｄが一定である間は、Ｖｇ＝Ｖｇｓとなる。
【００１３】
電流Ｉｄが０．１〜０．２Ａにセットされたら、図３のタイミングｔ４において、ステップＳ１２を実施する。ステップＳ１２では、パルス電源２４を動作させて、主配線２０にパルス電圧Ｖｐを印加する。直流電源２２とパルス電源２４は直列に接続されているので、主配線２０に直流電源２２の出力電圧Ｖｅ１とパルス電源２４の出力電圧Ｖｐが重畳して印加される。このため、タイミングｔ４において、ドレイン‐ソース間電圧Ｖｄｓが電圧Ｖｅ１から電圧Ｖｅ１＋Ｖｐに上昇する。また、タイミングｔ４において、ＭＯＳＦＥＴ１２のゲート電圧Ｖｇｓと電流Ｉｄが瞬間的に上昇する。試験装置１０は、この上昇時のゲート電圧Ｖｇｓを検出することで、ＭＯＳＦＥＴ１２の過電流に対する耐性を評価する。以下に、タイミングｔ４以降における試験装置１０の動作について、詳細に説明する。
【００１４】
図４は、タイミングｔ４以降における各値の変化を詳細に示している。上記の通り、タイミングｔ４からタイミングｔ６の間の期間Ｔ１において、電圧Ｖｄｓが電圧Ｖｅ１から電圧Ｖｅ１＋Ｖｐまで上昇する。電圧Ｖｄｓの上昇に伴って、ＭＯＳＦＥＴ１２のドレイン‐ソース間に流れる電流Ｉｄｓが上昇する。また、タイミングｔ４において電圧Ｖｄｓが急激に上昇するので、ゲート‐ドレイン間のコンデンサ１６とゲート‐ソース間のコンデンサ１８が充電される。このため、図１に示すように、コンデンサ１６を介してドレインからゲートに向かって電流Ｉｄｇが流れる。また、コンデンサ１８を介してゲートからソースに向かって電流Ｉｇｓが流れる。その結果、図４に示すように、タイミングｔ４の直後に、ゲート電圧Ｖｇｓが、電圧Ｖｇからピーク電圧Ｖｇｓｐまで上昇する。ピーク電圧Ｖｇｓｐは、ドレイン‐ソース間電圧Ｖｄｓの上昇分（すなわち、電圧Ｖｐ）を、コンデンサ１６とコンデンサ１８で分圧した値となる。ゲート電圧Ｖｇｓは、ピーク電圧Ｖｇｓｐとなった後に、電圧Ｖｇまで低下する。したがって、ゲート電圧Ｖｇｓがピーク電圧Ｖｇｓｐから電圧Ｖｇまで低下する期間（すなわち、図４のタイミングｔ５とタイミングｔ６の間の期間）では、コンデンサ１８が放電するので、電流Ｉｇｓが逆向きに流れる。他方、ゲート電圧Ｖｇｓが変動する期間Ｔ１の間は、コンデンサ１６が充電され続けるので、電流Ｉｄｇはドレインからゲートに向かって流れ続ける。ゲート電圧Ｖｇｓが電圧Ｖｇで安定するタイミングｔ６において、電流Ｉｄｇは略ゼロとなる。主配線２０に流れる電流Ｉｄは、電流Ｉｄｓと電流Ｉｄｇを合わせた電流であるので、電流Ｉｄは期間Ｔ１で瞬間的に上昇した後に、電流Ｉｄｓと同じ値となる。また、期間Ｔ１では、電流Ｉｄｇと電流Ｉｇｓの差分である電流Ｉｇが、図１に示すように、ＭＯＳＦＥＴ１２のゲートからゲート電源４２に向かって流れる。このため、期間Ｔ１において、ゲート抵抗４４の両端の間の電圧Ｖｒｇが上昇する。すなわち、電圧Ｖｒｇは、電流Ｉｇの大きさを示している。電流Ｉｄｇは、タイミングｔ５と略同じタイミングで、ピーク値Ｉｄｇｐとなる。他方、タイミングｔ５において、電流Ｉｇｓは極めて小さい。したがって、電流Ｉｇのピーク値Ｉｇｐは、電流Ｉｄｇのピーク値Ｉｄｇｐと略一致する。また、電流Ｉｄｇのピーク値Ｉｄｇｐは、コンデンサ１６の容量に依存する。したがって、図４に示す電圧Ｖｒｇのピーク値Ｖｒｇｐ（すなわち、電流Ｉｇのピーク値Ｉｇｐ）は、コンデンサ１６の容量に依存する。
【００１５】
ステップＳ１４では、電圧計４６によって、期間Ｔ１における電圧Ｖｒｇのピーク値Ｖｒｇｐを検出する。コンデンサ１６の容量の温度変化率が小さいので、厳密な温度管理を行わなくても、安定してピーク値Ｖｒｇｐを検出することができる。ピーク値Ｖｒｇｐは、期間Ｔ１にける電圧Ｖｒｇの変化量を表す。また、抵抗４４が寄生抵抗１４よりも十分に大きいので、電圧Ｖｒｇの変化量は、ゲート電圧Ｖｇｓの変化量と略等しい。すなわち、ピーク値Ｖｒｇｐは、期間Ｔ１におけるゲート電圧Ｖｇｓの変化量（Ｖｇｓｐ−Ｖｇ）に略比例する。
【００１６】
次に、ステップＳ１６において、０．３Ｖ＜Ｖｒｇｐ＜０．５Ｖが満たされるか否かを判定する。上述したように、検出されたピーク値Ｖｒｇｐは、ゲート電圧Ｖｇｓの変化量を表す。すなわち、ピーク値Ｖｒｇｐが高いことは、短絡によって電流Ｉｄが急激に上昇したときに、ゲート電圧Ｖｇｓが上昇し易いことを意味する。電流Ｉｄが急激に上昇したときにゲート電圧Ｖｇｓが上昇すると、ゲート電圧Ｖｇｓの上昇によってさらに電流Ｉｄが上昇し、ＭＯＳＦＥＴ１２が過熱状態となり易い。つまり、ピーク値Ｖｒｇｐが高いことは、ＭＯＳＦＥＴ１２の過電流に対する耐性が低いことを意味する。したがって、ステップＳ１６では、ピーク値Ｖｒｇｐが０．５未満であるか否かを判定する。
【００１７】
また、上述したように、ピーク値Ｖｒｇｐは、ＭＯＳＦＥＴ１２のゲート‐ドレイン間の容量（コンデンサ１６の容量）に依存する。ピーク値Ｖｒｇｐが小さすぎる（すなわち、コンデンサ１６の容量が小さすぎる）と、ＭＯＳＦＥＴ１２がオンして短絡する際に、ＭＯＳＦＥＴ１２のドレイン‐ソース間電流の立ち上がりの傾きが極めて大きくなる。このため、ＭＯＳＦＥＴ１２で生じる損失が大きくなる。つまり、短絡時にＭＯＳＦＥＴ１２が発熱し易い。したがって、ステップＳ１６では、ピーク値Ｖｒｇｐが０．３より大きいか否かを判定する。
【００１８】
ステップＳ１６でＹＥＳと判定された半導体素子１１は、ステップＳ１８で合格として処理される。他方、ステップＳ１６でＮＯと判定された半導体素子１１に対しては、ステップＳ２０が実施される。
【００１９】
ステップＳ２０では、ステップＳ１６でＮＯと判定された半導体素子１１に対して、さらに判定を行う。ステップＳ１６のピーク値Ｖｒｇｐの判定基準（０．３Ｖ＜Ｖｒｇｐ＜０．５Ｖ）は、ゲート閾値が７ＶのＭＯＳＦＥＴ１２に対する基準である。しかしながら、検査対象のＭＯＳＦＥＴ１２のゲート閾値は、製造誤差によって７〜９Ｖの範囲でばらつく。ＭＯＳＦＥＴ１２のゲート閾値が７Ｖよりも高い場合は、電流Ｉｄがより流れ難くなるので、ステップＳ１６よりも緩い判定基準を適用することができる。したがって、ステップＳ２０では、ＭＯＳＦＥＴ１２のゲート閾値を検査する。ゲート閾値は、図１の回路で検出してもよいし、事前に検出したおいた値を用いてもよい。ゲート閾値が所定の基準値（例えば、８Ｖ等）よりも高い場合には、ステップＳ１６よりも緩い判定基準範囲内にピーク値Ｖｒｇｐが入るか否かを判定する。ステップＳ２０でＹＥＳと判定された半導体素子１１は、ステップＳ１８で合格として処理される。ステップＳ２０でＮＯと判定された半導体素子１１は、ステップＳ２２で不合格として製造ラインから除かれる。
【００２０】
図５は、上記の検査を合格したＭＯＳＦＥＴ１２が短絡したときのゲート電圧Ｖｇｓとドレイン電流Ｉｄの変化を示している。ゲート電圧Ｖｇｓが閾値ＶＴＨに達すると、ＭＯＳＦＥＴ１２がオンし、ドレイン電流Ｉｄが急激に上昇する。上記のようにピーク値Ｖｒｇｐに基づいて検査を行うことで、図５の期間Ｔ２（ＭＯＳＦＥＴ１２がオンした直後の期間）におけるドレイン電流Ｉｄの上昇率ｄＩｄ／ｄｔのばらつきを抑制することができる。
【００２１】
以上に説明したように、この検査方法では、オン状態のＭＯＳＦＥＴ１２のドレイン‐ソース間電圧Ｖｄｓを増加させたときにおけるゲート抵抗４４の電圧Ｖｒｇを検出する。電圧Ｖｒｇとゲート電圧Ｖｇｓは、比例する。したがって、電圧Ｖｒｇを検出することは、ゲート電圧Ｖｇｓを検出することに等しい。この検査方法では、検出された電圧Ｖｒｇのピーク値Ｖｒｇｐに基づいてＭＯＳＦＥＴ１２の過電流に対する耐性を評価する。この方法によれば、試験回路のインダクタンスの影響をほとんど受けることなく、ＭＯＳＦＥＴ１２の過電流に対する耐性を判定することができる。したがって、この方法によれば、従来よりも正確にＭＯＳＦＥＴ１２の過電流に対する耐性を判定することができる。したがって、ＭＯＳＦＥＴ１２の歩留まりを向上させることができる。
【００２２】
なお、上述した実施形態では、電圧Ｖｒｇのピーク値Ｖｒｇｐを検出した。しかしながら、別の方法によって、ゲート電圧Ｖｇｓに対応する値を検出してもよい。例えば、電圧計４８を用いて、電圧Ｖｒを検出してもよい。また、電圧Ｖｒｇと電圧Ｖｒの両方を検出してもよい。また、電圧Ｖｒｇのみを検出する場合であっても、電圧Ｖｒｇの変化量や変化率等によって、ゲート電圧Ｖｇｓの変化量や変化率を評価してもよい。
【００２３】
なお、上述した実施形態では、ｎチャネル型ＭＯＳＦＥＴ１２について試験を行ったが、他の絶縁ゲート型スイッチング素子（例えば、ｐチャネル型ＭＯＳＦＥＴやＩＧＢＴ等）について試験を行ってもよい。
【００２４】
以下に、上述した実施形態の構成要素と請求項の構成要素との関係について説明する。実施形態のＭＯＳＦＥＴ１２のドレインは、請求項の第１主電極の一例である。実施形態のＭＯＳＦＥＴ１２のソースは、請求項の第２主電極の一例である。実施形態の電圧Ｖｅ１は、請求項の第１電圧の一例である。実施形態のタイミングｔ３、ｔ４におけるゲート電圧Ｖｇは、請求項のゲートオン電圧の一例である。実施形態の電圧Ｖｒｇのピーク値Ｖｒｇｐは、請求項の検出対象のゲートの電位の一例である。
【００２５】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【００２６】
１０      ：試験装置
１１      ：半導体素子
１２      ：ＭＯＳＦＥＴ
１４      ：寄生抵抗
１６      ：コンデンサ
１８      ：コンデンサ
２０      ：主配線
２２      ：直流電源
２４      ：パルス電源
２６      ：電流計
２８      ：抵抗
３０      ：ダイオード
３２      ：抵抗
４０      ：ゲート制御回路
４２      ：ゲート電源
４４      ：ゲート抵抗
４６      ：電圧計
４８      ：電圧計
【図１】
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【図２】
2016145774.tif 000004
【図３】
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【図４】
2016145774.tif 000006
【図５】
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