(57)【要約】【課題】シェーディング補正に用いる基準データの取得に要する時間の短縮を図ることができる画像読取装置を提供する。【解決手段】画像読取装置のシェーディング補正部４０は、ライン間補正部６０が単位時間当たりに取得可能な画像信号よりも多くの画像信号を取得可能に構成され、かつ、画像信号ＤＡを取得する都度加算することで２の累乗回加算された基準画像信号ＤＣを算出する加算器４１１と、２つの記憶領域の各々が、基準画像信号ＤＣの保持、および、基準画像信号ＤＣをビットシフトにより平均値となる態様で平均基準画像信号ＤＤの出力に用いられる共有内部メモリー４２とを備える。共有内部メモリー４２は、一方の記憶領域から前回の平均基準画像信号ＤＤを出力するとき、他方の記憶領域は今回の基準画像信号ＤＣを保持するように構成される。ライン間補正部６０は、平均基準画像信号ＤＤに基づいてシェーディング補正用の基準データを設定する。【選択図】図７
2016149643.tif 000002
【特許請求の範囲】
【請求項１】
画像信号に対してシェーディング補正の処理を行うシェーディング補正部と、
シェーディング補正の処理後の画像信号に対して画像処理を行う画像処理部とを備え、
前記シェーディング補正部は、前記画像処理部が単位時間当たりに取得可能な画像信号よりも多くの画像信号を取得可能に構成され、かつ、
シェーディング補正用の基準データを生成するための画像信号を取得する都度加算することで２の累乗回加算された基準画像信号を算出する加算器と、
前記加算器からリアルタイムに読み書き可能な２つの記憶領域を含む共有内部メモリーであって、２つの前記記憶領域の各々が、前記基準画像信号を保持すること、および、前記基準画像信号をビットシフトにより平均値となる態様で平均基準画像信号を出力することに用いられる前記共有内部メモリーとを備えるとともに、
一方の前記記憶領域を用いて前回の前記平均基準画像信号を出力するときに、他方の前記記憶領域を用いて今回の前記基準画像信号を保持するように構成され、
前記画像処理部は、前記平均基準画像信号に基づいて前記シェーディング補正部に前記シェーディング補正用の基準データを設定する
ことを特徴とする画像読取装置。
【請求項２】
前記画像信号は、画像読み取りのため一列に配列された複数のセンサーから検出される信号であり、
前記シェーディング補正部は、前記複数のセンサーが所定のタイミングで検出する信号をシェーディング補正用の基準データを生成するための画像信号の１つとして取得して加算する
ことを特徴とする請求項１に記載の画像読取装置。
【請求項３】
前記画像処理部は、外部メモリーを備え、
前記画像処理部は、前記外部メモリーに複数の前記平均基準画像信号を保持するとともに、前記複数の平均基準画像信号の各々から得られる基準データのなかの最大値として得られる基準データを前記シェーディング補正用の基準データとして設定する
ことを特徴とする請求項２に記載の画像読取装置。
【請求項４】
前記共有内部メモリーは、スタティックランダムアクセスメモリーであり、
前記外部メモリーは、ダイナミックランダムアクセスメモリーである
ことを特徴とする請求項３に記載の画像読取装置。
【請求項５】
前記シェーディング補正部は、前記画像処理部により設定される前記シェーディング補正用の基準データを、前記基準画像信号を保持していた前記記憶領域の少なくとも一部に重複する態様で保持する
ことを特徴とする請求項３又は請求項４に記載の画像読取装置。
【請求項６】
前記シェーディング補正用の基準データを生成するための画像信号は、白色を補正する基準データを生成するための画像信号を含み、
前記シェーディング補正部は、前記平均基準画像信号として、白色を補正する基準データの生成に用いられる平均基準画像信号を複数出力し、
前記画像処理部は、前記基準データとして、白色を補正する基準データの生成に用いられる前記複数の平均基準画像信号に基づいて白色を補正するための白基準データを設定する
ことを特徴とする請求項３〜５のいずれか一項に記載の画像読取装置。
【請求項７】
前記シェーディング補正部は、前記白色を補正する基準データの生成に用いられる平均基準画像信号を出力するに先立ち、黒色を補正する基準データの生成に用いられる平均基準画像信号を出力し、
前記画像処理部は、前記黒色を補正する基準データの生成に用いられる平均基準画像信号を前記外部メモリーに保持するとともに、前記白色を補正する基準データの生成に用いられる複数の平均基準画像信号を保持した後、前記白色を補正するための基準データを前記シェーディング補正部に設定する
ことを特徴とする請求項６に記載の画像読取装置。
【請求項８】
前記画像処理部は、ライン間補正部である
ことを特徴とする請求項１〜請求項７のいずれか一項に記載の画像読取装置。
【請求項９】
請求項１〜８のいずれか一項に記載の画像読取装置において、
前記シェーディング補正部に画像信号が取得されるに先立ち、前記取得される画像信号を生成する信号並替部を備え、
前記信号並替部は、一列に配列された複数のセンサーの各々から検出される信号を、複数の出力線であるチャンネルを通じ、前記センサーの位置及び順番とは異なる並びで取得し、複数の前記チャンネルの各々には複数の前記センサーが接続され、この取得した信号の並びを前記チャンネルの並び順に並び替えるエリア並替部と、前記チャンネルの並び順に並び替えられた信号を前記チャンネルごとの前記センサーの並び順に並び替えるブロック並替部とを備え、
前記エリア並替部は、前記共有内部メモリーを利用してエリア並び替え処理を行う
ことを特徴とする画像読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、取得した画像信号にシェーディング補正の処理を行う画像読取装置に関する。
【背景技術】
【０００２】
スキャナーなどの画像読取装置は、原稿の画像をセンサーにより読み込むが、このセンサーに設けられた複数の光電変換素子には感度のばらつきが生じることが知られている。そこで、画像読取装置では、一般に、原稿から読み取った画像に対して、光電変換素子の感度のばらつきを解消させる補正であるシェーディング補正が施される。シェーディング補正では、原稿から画像を読み取る前などに予め取得した、各光電変換素子により白色を検出するときの基準となる白基準データ、及び、各光電変換素子により黒色を検出するときの基準となる黒基準データが補正処理に用いられる。この白基準データの取得には、光源を点灯させた状態で基準となる白色をセンサーにより読み込む。画像読取装置では、通常、白基準データを取得するための板状の部材が白基準板として配置されている。
【０００３】
ところで、白基準データ及び黒基準データの取得は、原稿に好適なシェーディング補正を行うためには、こまめに、例えば原稿毎に実行されるのが好ましい。しかし、白基準データおよび黒基準データの取得が頻繁に繰り返されると、そうしたデータの取得にかかる時間も無視できない。そこで、原稿の連続読み取りにおいて、原稿と原稿の間に生じる原稿読み取り期間外に白基準データや黒基準データを取得する技術が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−１４１０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術によれば、白基準データや黒基準データの取得に際し、光源の再点灯後の安定時間を要因とする紙間時間の短縮が図られる。しかしながら、近年では、上述した基準データの取得を含め原稿の読み取りに要する時間の短縮がより一層求められてきている。
【０００６】
本発明は、このような事情に鑑みてなされたものであって、その目的は、シェーディング補正に用いる基準データの取得に要する時間の短縮を図ることができる画像読取装置を提供することにある。
【課題を解決するための手段】
【０００７】
以下、上記課題を解決するための手段及びその作用効果について記載する。
上記課題を解決する画像読取装置は、画像信号に対してシェーディング補正の処理を行うシェーディング補正部と、シェーディング補正の処理後の画像信号に対して画像処理を行う画像処理部とを備え、前記シェーディング補正部は、前記画像処理部が単位時間当たりに取得可能な画像信号よりも多くの画像信号を取得可能に構成され、かつ、シェーディング補正用の基準データを生成するための画像信号を取得する都度加算することで２の累乗回加算された基準画像信号を算出する加算器と、前記加算器からリアルタイムに読み書き可能な２つの記憶領域を含む共有内部メモリーであって、２つの前記記憶領域の各々が、前記基準画像信号を保持すること、および、前記基準画像信号をビットシフトにより平均値となる態様で平均基準画像信号を出力することに用いられる前記共有内部メモリーとを備えるとともに、一方の前記記憶領域を用いて前回の前記平均基準画像信号を出力するときに、他方の前記記憶領域を用いて今回の前記基準画像信号を保持するように構成され、前記画像処理部は、前記平均基準画像信号に基づいて前記シェーディング補正部に前記シェーディング補正用の基準データを設定する。
【０００８】
従来、通常の読み取り処理の際、原稿の読み取り速度に応じてリアルタイムに入力される画像信号に対し、シーディング補正は全画素を対象に行なわれ、その後の画像処理では画素数を減らして転送する読み取り装置がある。ところで、シェーディング補正用の基準データを生成するための画像信号は、画素数を減らさずに処理する必要がある。そのため、このような装置の場合、シェーディング補正用の基準データを生成するための画像信号が、シェーディング補正部から通常の読み取り処理と同様にリアルタイムに出力されると、その後の処理で画素数を減らさないとなると画像信号の転送が間にあわなくなり、前の画像信号が次の画像信号で上書きされるおそれが生じる。
【０００９】
これに対し、このような構成によれば、シェーディング補正部で基準画像信号を加算中には、シェーディング補正部から画像処理部への画像信号の転送が不要となる。こうして生じる、画像信号の転送が不用となる期間を、平均基準画像信号を画像処理部へ転送する時間として確保することができる。例えば、１回の加算を行うことで２つの画像信号の転送期間に対応する期間が確保され、この期間に先に加算された１つの平均基準画像信号を転送することができる。つまり、平均基準画像信号が破壊されることなく画像処理部に転送される。これにより、読み取り速度を規制して画像信号の取得間隔が長くなるような調整をしなくとも、平均基準画像信号を画像処理部へ転送させられるため、シェーディング補正に用いる基準データの取得に要する時間の短縮を図ることができる。
【００１０】
また、画像信号の転送が不用となる期間を、基準画像信号を加算する回数に応じて長くすることができる。
上記画像読取装置において、前記画像信号は、画像読み取りのため一列に配列された複数のセンサーから検出される信号であり、前記シェーディング補正部は、前記複数のセンサーが所定のタイミングで検出する信号をシェーディング補正用の基準データを生成するための画像信号の１つとして取得して加算することが好ましい。
【００１１】
このような構成によれば、複数列（ライン）の画像信号を取得することで、センサーの検出タイミングの別に含まれるノイズを除去することができる。
上記画像読取装置において、前記画像処理部は、外部メモリーを備え、前記画像処理部は、前記外部メモリーに複数の前記平均基準画像信号を保持するとともに、前記複数の平均基準画像信号の各々から得られる基準データのなかの最大値として得られる基準データを前記シェーディング補正用の基準データとして設定することが好ましい。
【００１２】
このような構成によれば、シェーディング補正部は、共有内部メモリーと加算器とを用いることによりリアルタイムに加算をすることができる。画像処理部は、外部メモリーを用いることにより複数の平均基準画像信号を保持することができる。
【００１３】
上記画像読取装置において、前記共有内部メモリーは、スタティックランダムアクセスメモリーであり、前記外部メモリーは、ダイナミックランダムアクセスメモリーであることが好ましい。
【００１４】
このような構成によれば、シェーディング補正部にスタティックランダムアクセスメモリー（ＳＲＡＭ）を用いることで、ダイナミックランダムアクセスメモリー（ＤＲＡＭ）に比べて読み書きが短時間で行えるようになる。一方、画像処理部にＤＲＡＭを用いることで、コストを要因とする制約が抑えられるため、画像処理部により利用できる外部メモリーの容量を増やすことが容易になる。
【００１５】
上記画像読取装置において、前記シェーディング補正部は、前記画像処理部により設定される前記シェーディング補正用の基準データを、前記基準画像信号を保持していた前記記憶領域の少なくとも一部に重複する態様で保持することが好ましい。
【００１６】
このような構成によれば、シェーディング補正部の共有内部メモリーが、まず、平均基準画像信号の生成に用いられ、その後、基準データの保持に用いられるようにすることができるため必要とされる共有内部メモリーの容量を抑えることができる。
【００１７】
上記画像読取装置において、前記シェーディング補正用の基準データを生成するための画像信号は、白色を補正する基準データを生成するための画像信号を含み、前記シェーディング補正部は、前記平均基準画像信号として、白色を補正する基準データの生成に用いられる平均基準画像信号を複数出力し、前記画像処理部は、前記基準データとして、白色を補正する基準データの生成に用いられる前記複数の平均基準画像信号に基づいて白色を補正するための白基準データを設定することが好ましい。
【００１８】
このような構成によれば、白基準データを複数の平均基準画像信号に基づいて設定することができる。複数の平均基準画像信号によれば、それら平均基準画像信号から最大値を採用することで、いずれかの平均基準画像信号にごみ等のノイズが含まれていたとしても、そのノイズを除去することができるようになる。
【００１９】
上記画像読取装置において、前記シェーディング補正部は、前記白色を補正する基準データの生成に用いられる平均基準画像信号を出力するに先立ち、黒色を補正する基準データの生成に用いられる平均基準画像信号を出力し、前記画像処理部は、前記黒色を補正する基準データの生成に用いられる平均基準画像信号を前記外部メモリーに保持するとともに、前記白色を補正する基準データの生成に用いられる複数の平均基準画像信号を保持した後、前記白色を補正するための基準データを前記シェーディング補正部に設定することが好ましい。
【００２０】
このような構成によれば、平均基準画像信号を画像処理部の外部メモリーに保持させる。このため、シェーディング補正部は、黒色を補正する基準データの生成に用いられる平均基準画像信号及び白色を補正する基準データの生成に用いられる平均基準画像信号を生成する際、共有内部メモリーに黒基準データや白基準データなどを保持させておく必要がない。よって、平均基準画像信号を生成するとしても、シェーディング補正部に設ける共有内部メモリーの容量を抑えることができる。
【００２１】
上記画像読取装置において、前記画像処理部は、ライン間補正部であることが好ましい。
通常、ライン間補正部は、多くのメモリーを使用する処理を行うため外部メモリーに対する読み書きができるように構成されているため、このような構成によれば、平均基準画像信号を外部メモリーに保持させることが容易になる。
【００２２】
上記画像読取装置において、前記シェーディング補正部に画像信号が取得されるに先立ち、前記取得される画像信号を生成する信号並替部を備え、前記信号並替部は、一列に配列された複数のセンサーの各々から検出される信号を、複数の出力線であるチャンネルを通じ、前記センサーの位置及び順番とは異なる並びで取得し、複数の前記チャンネルの各々には複数の前記センサーが接続され、この取得した信号の並びを前記チャンネルの並び順に並び替えるエリア並替部と、前記チャンネルの並び順に並び替えられた信号を前記チャンネルごとの前記センサーの並び順に並び替えるブロック並替部とを備え、前記エリア並替部は、前記共有内部メモリーを利用してエリア並び替え処理を行うことが好ましい。
【００２３】
この構成によれば、シェーディング補正部の共有内部メモリーであれば、高速な書き込み及び読み込みが期待されるため、エリア並び替えの処理を高速に行うことができるようになる。
【図面の簡単な説明】
【００２４】
【図１】第１の実施形態の画像読取装置の斜視構成を示す斜視図。
【図２】第１の実施形態の画像読取装置の内部の平面構造を示す平面図。
【図３】第１の実施形態の画像読取装置の電気的構成を示すブロック図。
【図４】第１の実施形態の画像読取装置の画像生成処理の構成を示すブロック図。
【図５】第１の実施形態のシェーディング補正とその後の処理について模式的に示す模式図。
【図６】第１の実施形態のシェーディング補正部の共有内部メモリーに保持されるデータを説明する説明図であって、（ａ）は本スキャン時の態様を示す図、（ｂ）は白基準データを生成するときの態様を示す図、（ｃ）は黒基準データ生成するときの態様を示す図。
【図７】第１の実施形態においてシェーディング補正用の基準データを生成するときの画像信号の流れについて説明する説明図。
【図８】第１の実施形態においてシェーディング補正用の基準データを生成するときの各処理に要する期間とその関係を説明する説明図。
【図９】第２の実施形態の画像読取装置の画像生成処理の構成を示すブロック図。
【図１０】第２の実施形態のセンサーとチャンネルとの関係を模式的に示す模式図。
【図１１】第２の実施形態のセンサーから出力される信号を説明する図であって、（ａ）はタイミング毎に信号線から出力される画素信号を示す図、（ｂ）はタイミング毎に出力される画素信号の組合せを示す図。
【図１２】第２の実施形態においてセンサーから得られた信号を、同じチャンネルにまとめるように並び替えるエリア並び替え処理について説明する図。
【図１３】第２の実施形態においてエリア並び替え処理がされた信号を、センサーの順番に並び替えるブロック並び替え処理について説明する図。
【発明を実施するための形態】
【００２５】
以下、画像読取装置の実施形態について、図を参照して説明する。
画像読取装置は、透明部材の一面側に載置された例えば用紙などの対象物の画像を透明部材の他面側に沿って読取部が移動しつつ読み取るフラットベッド型のスキャナーである。
【００２６】
（第１の実施形態）
図１に示すように、画像読取装置１１は、略矩形箱状の本体１２と、本体１２の一面を覆うカバー１３とを備えている。すなわち、本体１２の一端側には、回動するカバー１３の回動軸となって本体１２とカバー１３とを接続する一対の接続部１４が設けられ、本体１２の他端側には、画像読取装置１１を操作するための例えばボタンなどの操作部１５が設けられている。なお、カバー１３において閉じた際に本体１２側となる面である下面には、略矩形形状の例えばスポンジなどの弾性部材１６が設けられている。
【００２７】
また、本体１２においてカバー１３に覆われる面である上面には、略矩形形状の開口部１８が形成され、この開口部１８を閉塞するように例えばガラスなどの透明部材１９が設けられている。なお、弾性部材１６の大きさと開口部１８から露出する透明部材１９の大きさは略同じである。そして、読取対象となる対象物、ここでは原稿（図示略）は、カバー１３が開いた状態で透明部材１９の上に載置され、その載置された状態でカバー１３が閉じられると、弾性部材１６によって押圧されて透明部材１９に密着する。
【００２８】
図２に示すように、本体１２内には、ガイド部２１にガイドされて本体１２の長手方向となる移動方向Ｘに沿って往復移動する読取部２２が設けられている。読取部２２は、本体１２の短手方向である幅方向Ｙにおいて開口部１８の両端に達する長さを有し、その幅方向Ｙを長手方向としている。すなわち、読取部２２は、移動方向Ｘに移動しながら透明部材１９（図２では図示略）に載置された原稿の画像を読み取る。
【００２９】
また、本体１２内において、操作部１５寄りの位置には、操作部１５寄りから順に、第１の準備位置Ｐ１、第２の準備位置Ｐ２、及びスキャン開始位置Ｐ３が設けられている。
移動方向Ｘに沿って延びるガイド部２１には、移動方向Ｘに亘ってラック２５が形成されている。一方、読取部２２には、ラック２５と歯合するピニオン２６と、ピニオン２６に接続されて読取部２２を移動させる駆動源の一例としてのモーター２７が搭載されている。このモーター２７は、例えばステッピングモーターであり、回転数及び回転角度がステップ数により把握される。
【００３０】
そして、モーター２７は、正方向に駆動してピニオン２６を正回転させることにより、読取部２２を第１方向Ｘ１に移動させる。さらに、モーター２７は、逆方向に駆動してピニオン２６を逆回転させることにより読取部２２を第２方向Ｘ２に移動させる。すなわち、読取部２２は、第１の準備位置Ｐ１及び操作部１５から離れる第１方向Ｘ１の方向と、第１方向Ｘ１とは反対で第１の準備位置Ｐ１及び操作部１５に近づく第２方向Ｘ２の方向に往復移動する。
【００３１】
図２に示す、第１の準備位置Ｐ１は、読取部２２が移動可能な領域における操作部１５側の端の位置など、開口部１８から離れて外光が届かない暗い場所に設定される。第２の準備位置Ｐ２は、該図２に二点鎖線で示す範囲として設定されており、第１の準備位置Ｐ１よりも少しだけ接続部１４寄りの位置に設定される。スキャン開始位置Ｐ３は、読取部２２が原稿の画像を読み取る動作であるスキャンを開始する位置に設定される。すなわち、読取部２２は、第１の準備位置Ｐ１からの第１方向Ｘ１への移動に伴って第２の準備位置Ｐ２を通過し、スキャン開始位置Ｐ３まで移動することができる。
【００３２】
本体１２の操作部１５寄りの上面の裏面であって、第２の準備位置Ｐ２を移動する読取部２２の光源２８と受光部２９とが対向する位置には白基準板２３が設けられている。白基準板２３は、シェーディング補正用の白基準データを生成するとき、読取部２２に読み取らせるために設けられた板状の部材である。白基準板２３は、読取部２２の移動方向Ｘに所定の長さを有している。この移動方向Ｘへの所定の長さは、読取部２２が移動方向Ｘに移動しながら複数回の読み取り、例えば、１６回の読み取りを行うことができる長さに設定されている。
【００３３】
また、読取部２２には、開口部１８において移動方向Ｘと交差（本実施形態では直交）する幅方向Ｙに亘って光を照射する光源２８と、原稿に反射した光を幅方向Ｙに亘って受光する受光部２９とが搭載されている。光源２８は、ＬＥＤなどの発光源を有し構成されている。光源２８は、発光源からの光を導光する構成を有してもよい。受光部２９は、幅方向Ｙに配列される複数のセンサー（図示略）を備える。センサーは、いわゆる光電変換素子などのチップを含み構成される。センサーは反射光の強度に応じた画像信号を出力する。受光部２９において、１つのセンサーは１つの画素に対応する画素信号を出力し、幅方向Ｙに１列に配列される複数のセンサーの各画素信号によって幅方向Ｙに１列分の画像信号が構成される。また、読取部２２は、移動方向Ｘには、単色読み取りの場合、センサーが１つ配置され、カラー読み取りの場合、センサーが３つ配置される。本実施形態は、カラー読み取りが可能であることから、移動方向ＸにはＲセンサー、Ｇセンサー、Ｂセンサーの３つのセンサーが順に配置されている。３つのセンサーはそれぞれ、幅方向Ｙに１列に配置されており、移動方向Ｘからみると、受光部２９は、センサーを３列備えている。なお以下では、説明の便宜上、センサーが３列であることに言及する場合を除いて、いずれかのセンサーからなる１列について説明する。
【００３４】
そして、本体１２内において、読取部２２が移動する空域よりも透明部材１９から遠い側となる面である底面には、画像読取装置１１の制御を行う制御部３１が設けられている。すなわち、制御部３１は、操作部１５から入力された情報に基づいてモーター２７や読取部２２などを制御することにより、透明部材１９に載置された原稿の画像データを生成する。
【００３５】
図３に示すように、制御部３１は、ＣＰＵなどを含む演算部（図４参照）や各種の記憶部を備える処理装置として構成されている。制御部３１は、操作部１５から取得した情報に基づいて読取部２２などを制御する読取制御部３２と、モーター２７を制御するモーター制御部３８とを備えている。また、制御部３１は、受光部２９から出力された画像信号に処理を行うＡＦＥ（アナログフロントエンド）３３と、ＡＦＥ３３から出力された画像信号に基づいて画像データを生成する画像生成部３４とを備えている。そして、画像生成部３４で生成された画像データは、出力部３５を介してパーソナルコンピューターなどのホスト装置３６に出力される。さらに、制御部３１は、タイマー３７を備えている。タイマー３７は、読取制御部３２、ＡＦＥ３３、画像生成部３４や読取部２２で利用される制御信号を生成したりする。
【００３６】
読取制御部３２は、操作部１５から取得した情報に基づいて読取部２２、モーター制御部３８、ＡＦＥ３３、及び画像生成部３４を制御することで、原稿のスキャンを可能としている。また、読取制御部３２は、受光部２９やＡＦＥ３３に与える同期信号などのタイミングを生成するタイミング生成回路３２１を備える。つまり、読取制御部３２は、光源２８の点灯及び消灯を制御すると共に、受光部２９が受光した信号をＡＦＥ３３へ転送するタイミングの制御も行う。
【００３７】
ＡＦＥ３３は、所定のＩＣ（アナログフロントエンドＩＣ）によって構成され、入力されたアナログの画像信号を設定されたゲインで増減させるゲイン調整や、アナログの画像信号をサンプルホールドによりデジタルの画像信号に変換するＡ／Ｄ変換を行う。また、ＡＦＥ３３は、受光部２９からパラレルに出力されたアナログの画像信号を、シリアル化されたデジタル信号として出力する。なお、ＡＦＥ３３は、読取部２２に搭載された基板（図示略）に実装されていてもよい。
【００３８】
図４に示すように、画像生成部３４は、ＡＦＥ３３からの画像信号を所定のタイミングで取り込むサンプリング回路３４１と、取り込んだ画像信号を画像に対応する態様に並び替える処理を行う並替部３４２とを備える。また、画像生成部３４は、画像信号にシェーディング補正の処理を行うシェーディング補正部４０と、画像信号にガンマ補正の処理を行うガンマ補正回路５０と、画像信号にライン間補正の処理を行う画像処理部としてのライン間補正部６０とを備える。さらに、画像生成部３４は、必要とされる所定の画像処理を行う画像処理回路７０と、ライン間補正の処理や必要とされる所定の画像処理の際に処理に関する画像信号などのデータ保持に利用される外部メモリー３９とを備える。
【００３９】
外部メモリー３９は、例えばＤＤＲ  ＳＤＲＡＭ（ダブルデータレート  シンクロナスダイナミックランダムアクセスメモリー）などの半導体記憶素子からなる。外部メモリー３９は、画像信号に施される各種の画像処理の際、少なくとも処理対象とする原稿の画像信号を保持することのできる容量が必要であることから、他の半導体記憶素子（例えばＳＲＡＭ）と比べて相対的に安価であり、かつ大容量であるメモリーが採用される。
【００４０】
サンプリング回路３４１は、ＡＦＥ３３から出力される信号のレベルが安定する所定時点の画像信号をサンプリングする。なお、サンプリング回路３４１から出力される画像信号は、その画像信号に含まれる画素の並びが、画像に対応する画素の並びに対し、受光部２９、及びＡＦＥ３３の処理の都合によって所定のルールで入れ替えられた並び順になっている。
【００４１】
並替部３４２は、サンプリング回路３４１から入力した画像信号を、原稿の画像に対応した配置に並び替える。つまり、サンプリング回路３４１から入力した所定のルールで入れ替えられた並び順の画像信号を、画像に対応する画素の並びに並び替える。これにより、受光部２９により検出された画像信号が、画像として認識可能な態様に整列される。
【００４２】
シェーディング補正部４０は、画像信号に対してシェーディング補正を行う。シェーディング補正部４０は、シェーディング補正の処理を行うシェーディング補正回路４１と、シェーディング補正に用いる黒基準データ及び白基準データを保持する共有内部メモリー４２とを備える。ここでシェーディング補正は、受光部２９から予め取得した画像信号より生成された白基準データと黒基準データとに基づき、読み取った画像信号を補正する処理である。白基準データは、受光部２９のセンサーにより白色を検出するときの基準となるデータである。白基準データは、光源２８が点灯された状態で、受光部２９のセンサーが第２の準備位置Ｐ２で白基準板２３を検出して出力する画像信号に基づいて生成される。また、黒基準データは、受光部２９のセンサーにより黒色を検出するときの基準となるデータである。黒基準データは、光源２８が消灯された状態で、受光部２９のセンサーが、外光が届かない第１の準備位置Ｐ１で検出して出力する画像信号に基づいて生成される。シェーディング補正部４０では、例えば、白基準データに基づいて受光部２９のセンサー間及び光源２８のばらつきが補正され、黒基準データに基づいて受光部２９のセンサー間のばらつきが補正される。
【００４３】
共有内部メモリー４２は、例えばＳＲＡＭ（スタティックランダムアクセスメモリー）などの半導体記憶素子からなる。共有内部メモリー４２は、画像信号中の各画素信号にシェーディング補正を行うため、他の半導体記憶素子（例えばＳＤＲＡＭ）と比べて相対的に読み出し速度の速いメモリーが採用される。これにより、シェーディング補正部４０は、リアルタイムに共有内部メモリー４２を読み書きすることが可能になる。また、共有内部メモリー４２は、相対的に高価であるが、必要とされる容量が、少なくとも黒基準データ及び白基準データを生成し、保持することのできる容量に限られるためコスト負荷が抑えられる。
【００４４】
ガンマ補正回路５０は、画像信号にガンマ補正の処理を行うか否かを切り替えることができる。また、ガンマ補正回路５０は、ガンマ補正の処理により、入力された画像信号の解像度を低下させて出力させる。例えば、ガンマ補正回路５０は、１６ビットで入力された画素信号を、８ビットの画素信号に変換して出力する。よって、ガンマ補正回路５０は、画像信号を出力する能力が、画像信号を入力する能力の半分となる態様に設計されている。一方、ガンマ補正回路５０は、ガンマ補正の処理を行わないとき、入力された画像信号を素通りさせることから、１６ビットで入力された画素信号を１６ビットの画素信号のまま出力する。このとき、ガンマ補正回路５０は、信号を出力する能力が、信号を入力する能力の半分の能力であることから、入力した１６ビットの画素信号を、変換せずに１６ビットの画素信号として出力すると、出力に要する時間が、信号入力に要する時間の２倍必要になる。
【００４５】
ライン間補正部６０は、ライン間補正の処理を行うライン間補正回路６１と、ライン間補正を行う画像信号の保持に利用されるメモリー６２とを含み構成される。ライン間補正部６０は、ライン間補正を行うか否かを切り替えることができる。ライン間補正回路６１は、受光部２９のＲセンサー、Ｇセンサー、Ｂセンサーの移動方向Ｘにセンサー間隔分ずれた位置を補正する。メモリー６２は、外部メモリー３９の一部もしくは全部により構成されている。メモリー６２には、受光部２９のＲセンサー、Ｇセンサー、Ｂセンサーが配列される各列に関する信号であるＲ列信号、Ｇ列信号、及びＢ列信号が移動方向Ｘにセンサー間隔分ずれた位置を有し保持されている。ライン間補正回路６１は、移動方向Ｘに位置が同一となる列に関する信号であるＲ列信号、Ｇ列信号、及びＢ列信号を、順次、メモリー６２から読み出して出力する機能を有する回路となっている。
【００４６】
また、ライン間補正部６０は、ガンマ補正回路５０から出力される画像信号を入力することから、画像信号を入力する能力がガンマ補正回路５０の出力能力に対応している。すなわち、ライン間補正部６０は、信号を入力する能力が、ガンマ補正回路５０が信号を入力する能力の半分の能力となっており、よって、シェーディング補正部４０が画像信号を出力させる能力の半分の能力になっている。つまり、ライン間補正部６０は、単位時間当たり取得可能な画像信号がシェーディング補正部４０の取得可能な画像信号よりも少なくなっており、逆に言えば、シェーディング補正部４０は、ライン間補正部６０が単位時間当たり取得可能な画像信号よりも多くの画像信号を取得可能である。
【００４７】
画像処理回路７０は、解像度変換回路等を備え、画像信号に解像度変換の処理を行う。こうした処理では、外部メモリー３９に保持されている画像信号を読み出し、所定の処理を実行した結果が外部メモリー３９に処理済みの画像信号として書き込まれる。そして、こうして書き込まれた処理済みの画像信号が次の処理の際や、画像データとしての出力の際に読み出される。また、画像処理回路７０は、画像の傾きを補正してもよい。この場合、外部メモリー３９には、少なくとも原稿の全ての画素信号を含む画像信号を保持する容量が必要とされる。
【００４８】
本実施形態の画像読取装置の動作について説明する。
まず、図５及び図６を参照して、原稿に対応する画像データを出力するため、原稿の画像をスキャン（以下、本スキャン）したとき行うシェーディング補正について説明する。なお、本スキャンのとき、ガンマ補正回路５０はガンマ補正を行うように設定されるとともに、ライン間補正部６０はライン間補正を行うように設定される。
【００４９】
図６（ａ）に示すように、シェーディング補正部４０は、共有内部メモリー４２内に、センサーの１列分に対応する１列分の黒基準データ、及び１列分の白基準データを保持している。黒基準データ及び白基準データは、各センサーに対応するデータを有している。
【００５０】
図５に示すように、画像が本スキャンされると、ＡＦＥ３３、サンプリング回路３４１及び並替部３４２を介して画像信号ＤＡがシェーディング補正部４０に入力される。画像信号ＤＡは、センサー１列分の画像信号として送られてくる。シェーディング補正部４０は、入力した画像信号ＤＡを共有内部メモリー４２に保持されている黒基準データ及び白基準データに基づいてシェーディング補正する。これにより、各センサーの白及び黒のばらつきが補正された１列分の画像信号ＤＡ１が生成されるとともに、出力される。
【００５１】
ガンマ補正回路５０は、シェーディング補正部４０から画像信号ＤＡ１を入力し、公知の方法により、ガンマ補正を行い、補正後の画像信号ＤＡ２を生成するとともに、出力する。ところで、ガンマ補正回路５０は、ＡＦＥ３３から出力された解像度、例えば６００ｄｐｉ相当で画像信号ＤＡ１が入力される。一方、ガンマ補正回路５０は、入力した画像信号ＤＡ１の解像度よりも低い解像度、例えば３００ｄｐｉ相当に補正した画像信号ＤＡ２を出力する。換言すると、ガンマ補正回路５０は、１６ビットの画素信号を入力し、この入力した画素信号を８ビットの画素信号に変換して出力する。つまり、ガンマ補正回路５０は、１画素を１６ビットとする画像信号ＤＡ１を、１画素を８ビットとする画像信号ＤＡ２に変換する。ところで、ガンマ補正された画像信号ＤＡ２は、その解像度がＡＦＥ３３から出力された画像信号ＤＡ１の解像度より低下しても、その解像度の違いをユーザーが認識するおそれや、ユーザーによる画像認識性に影響を与えるおそれなどが小さくて済む程度、例えば解像度を半分程度に低下させる。
【００５２】
ライン間補正部６０は、ガンマ補正回路５０から画像信号ＤＡ２を入力し、メモリー６２に保持させる。なお、ライン間補正部６０の説明ではセンサーを３列として説明する。つまり、ライン間補正部６０は、３列に配列された、Ｒセンサーの列、Ｇセンサーの列、及びＢセンサーの列の各列について、同一列となるＲ列信号、Ｇ列信号、及びＢ列信号をメモリー６２から読み出して画像信号ＤＡ３として出力する。
【００５３】
ところで、本スキャンのとき、画像信号ＤＡ，ＤＡ１，ＤＡ２，ＤＡ３は、本スキャンの間隔よりも短い期間内に滞留することなくリアルタイムに伝達される。例えば、シェーディング補正部４０からガンマ補正回路５０には「１６ビット×センサーの数／画像信号ＤＡの時間間隔」の転送速度で画像信号ＤＡ１が転送される。一方、ガンマ補正回路５０からライン間補正部６０には「８ビット×センサーの数／画像信号ＤＡの時間」の転送速度で画像信号ＤＡ２が転送される。転送速度は、単位時間当たり転送可能な画像信号を示す。通常、画像生成部３４は、本スキャンのときに必要とされる転送速度を備えるように設計される。よって、上述のように、本実施形態では、ガンマ補正回路５０は、画像信号ＤＡ２を出力させる転送速度が、画像信号ＤＡ１を入力する転送速度の半分となる態様に設計されている。これに併せて、ライン間補正部６０は、本スキャンにおいて、ガンマ補正回路５０からの出力を入力できる必要最低限の態様に設計される。
【００５４】
次に、図６〜図８を参照して、シェーディング補正用の基準データの生成について説明する。シェーディング補正用の基準データの生成では、黒基準データ及び白基準データが生成される。なお、図７及び図８は、主に、白基準データの生成を説明する図であるが、説明の便宜上、それらの図の一部を黒基準データの生成の説明にも用いる。黒基準データと白基準データとは、読取部２２を本スキャンと同様に画像読み取りを行わせて取得される画像信号に基づいて生成されるが、このとき行う画像読み取りを、以下では準備スキャンと記す。準備スキャンは、本スキャンに先立ち実行されることで、その後の本スキャンで用いられる黒基準データと白基準データとが生成される。準備スキャンには、黒基準データを生成するための準備スキャンと、白基準データを生成すための準備スキャンとがある。本実施形態では、先に、黒基準データを生成するための準備スキャンが行われ、次に、白基準データを生成するための準備スキャンが行われる。なお、準備スキャンは、本スキャンが行われる都度行われてもよいし、本スキャンが行われるよりも少ない回数行われてもよい。また、準備スキャンのとき、ガンマ補正回路５０はガンマ補正を行わないように設定され、ライン間補正部６０はライン間補正を行わないように設定される。
【００５５】
また、本スキャンは準備スキャンの後に行う態様となっており、準備スキャンの間に本スキャンが行われることはない。そして、準備スキャンを行うことに基づいて新たな黒基準データと白基準データとが生成されて共有内部メモリー４２に設定される。よって、準備スキャンを行うとき、共有内部メモリー４２は、黒基準データ及び白基準データが設定される領域の一部もしくは全部が、準備スキャンで得られる画像信号等を保持する黒基準データ生成用バッファー図６（ｃ）、及び、白基準データ生成用バッファー図６（ｂ）として利用される。つまり、共有内部メモリー４２は、１つの画素に対してそれぞれ１６ビットからなる黒基準データ及び白基準データを、センサーの１列分について設定することに用いられる（図６（ａ）参照）。また、共有内部メモリー４２は、３２ビットからなる白基準データ生成用のバッファー（図６（ｂ）参照）、又は、黒基準データ生成用のバッファー（図６（ｃ）参照）にも用いられる。
【００５６】
まず、読取制御部３２は、黒基準データの生成を開始する。黒基準データを生成するとき、読取部２２は、第１の準備位置Ｐ１に待機される。また、読取部２２は、光源２８が消灯された状態にされる。そして、読取制御部３２は、受光部２９による画像信号の検出を連続して４回行う。センサーが画像信号を検出する時間間隔は、本スキャン時に１ラインを読み取る時間間隔と同様の時間間隔に設定される。各画像信号は、所定のタイミングで検出される都度、ＡＦＥ３３、サンプリング回路３４１及び並替部３４２を介して画像信号ＤＡとしてシェーディング補正部４０にそれぞれ入力される。
【００５７】
図７及び図８に示すように、シェーディング補正部４０は、連続して入力される４回分の画像信号ＤＡを加算する。加算は、シェーディング補正回路４１に設けられている加算器４１１を用いて行われる。加算器４１１は回路として構成されていることから加算処理が低負荷、かつ、迅速、いわゆるリアルタイムに行える。
【００５８】
シェーディング補正部４０は、まず、１回目の画像信号ＤＡを入力すると、加算処理を行わずに共有内部メモリー４２の第１の記憶領域４２１に基準画像信号ＤＣとして保持する（図８のタイミングｔ１）。つまり、第１の記憶領域４２１は、黒基準データ生成用バッファー（図６（ｃ）参照）として利用される。次に、シェーディング補正部４０は、２回目に入力した画像信号ＤＡを、第１の記憶領域４２１から読み出した基準画像信号ＤＢに加算して新たな基準画像信号ＤＣとし、第１の記憶領域４２１に保持する（図８のタイミングｔ２）。加算は加算器４１１により行われる。これにより、２つの画像信号ＤＡが加算される。以降同様に、シェーディング補正部４０は、３回目に入力した画像信号ＤＡを読み出した基準画像信号ＤＢに加算して新たな基準画像信号ＤＣとして保持し（図８のタイミングｔ３）、４回目に入力した画像信号ＤＡを読み出した基準画像信号ＤＢに加算して新たな基準画像信号ＤＣとして保持する（図８のタイミングｔ４）。こうして、第１の記憶領域４２１には、４つの画像信号ＤＡが加算された基準画像信号ＤＣが保持される。なお、各画像信号ＤＡは例えば１６ビットであるため、これが４つ加算された基準画像信号ＤＣは、３２ビットの記憶領域に保持可能である。なお、読取制御部３２は、読取部２２に４回目の画像信号を検出させることで画像信号の読み取りを終了させる。よって、シェーディング補正部４０は、１回目から４回目までの画像信号ＤＡがそれぞれ本スキャンと同様の間隔で入力された後、一旦、画像信号ＤＡの入力が終了される。つまり、シェーディング補正部４０は、次に画像信号ＤＡが入力されるまでに時間的余裕を有する。
【００５９】
シェーディング補正部４０は、共有内部メモリー４２の第１の記憶領域４２１に保持された基準画像信号ＤＣを平均化して得られる平均基準画像信号ＤＤを出力する。シェーディング補正部４０は、基準画像信号ＤＣをビットシフトすることで平均基準画像信号ＤＤを算出する。これにより、平均化の処理を低負荷で迅速に行うことができる。なお、ビットシフトで平均化するため、画像信号ＤＡの加算回数は２の累乗回数に設定されており、本実施形態では、加算回数は４回に設定され、平均化では２ビット分のビットシフトが行われる。
【００６０】
シェーディング補正部４０は、出力した平均基準画像信号ＤＤを、ガンマ補正回路５０を介してライン間補正部６０に入力させる（図８のタイミングｔ５）。ところで、ガンマ補正回路５０は、ガンマ補正を行わないことから、入力した平均基準画像信号ＤＤをそのまま出力することとなるが、出力の転送速度が入力の転送速度よりも遅く、出力には入力に要する時間の２倍程度が必要とされる（図８のタイミングｔ５，ｔ６）。黒基準データの生成時は、この間にシェーディング補正部４０から次の画像信号ＤＡなどが入力されるおそれがないため、ガンマ補正回路５０は、入力に対して２倍の時間をかけつつも、入力した平均基準画像信号ＤＤを正常に出力することができる。
【００６１】
ライン間補正部６０は、入力した平均基準画像信号ＤＤをメモリー６２に黒平均基準画像信号６２１として保持する（図８のタイミングｔ１１）。なお、この黒平均基準画像信号６２１がそのまま黒基準データとして用いられることから、これで黒基準データの生成が終了される。
【００６２】
次に、読取制御部３２は、白基準データの生成を開始する。白基準データを生成するとき、読取部２２は、第２の準備位置Ｐ２を白基準板２３に対して移動方向Ｘに移動する。また、読取部２２は、光源２８を点灯させた状態にされる。そして、読取制御部３２は、受光部２９による画像信号の検出を連続して４回行うことを、ここでは２回繰り返して行う。ここでも、画像信号を検出する時間間隔は、本スキャンにおけるライン読み取りの時間間隔と同様の時間間隔に設定される。各画像信号は、所定のタイミングで検出される都度、ＡＦＥ３３、サンプリング回路３４１及び並替部３４２を介して画像信号ＤＡとしてシェーディング補正部４０にそれぞれ入力される。
【００６３】
図７及び図８に示すように、シェーディング補正部４０は、連続して入力される４回分の画像信号ＤＡを加算する。まず、シェーディング補正部４０は、１回目の画像信号ＤＡを入力すると、加算処理を行わずに共有内部メモリー４２の第１の記憶領域４２１に基準画像信号ＤＣとして保持する（図８のタイミングｔ１）。つまり、第１の記憶領域４２１は、白基準データ生成用バッファーとして利用される（図６（ｂ）参照）。次に、シェーディング補正部４０は、２回目に入力した画像信号ＤＡを、第１の記憶領域４２１から読み出した基準画像信号ＤＢに加算して新たな基準画像信号ＤＣとし、第１の記憶領域４２１に保持する（図８のタイミングｔ２）。以降同様に、シェーディング補正部４０は、３回目に入力した画像信号ＤＡを読み出した基準画像信号ＤＢに加算して新たな基準画像信号ＤＣとして保持し（図８のタイミングｔ３）、４回目に入力される画像信号ＤＡを読み出した基準画像信号ＤＢに加算して新たな基準画像信号ＤＣとして保持する（図８のタイミングｔ４）。こうして、第１の記憶領域４２１には、４つの画像信号ＤＡが加算された基準画像信号ＤＣが保持される。なお、上述のように、例えば１６ビットの画像信号ＤＡが４つ加算された基準画像信号ＤＣは、３２ビットの記憶領域に保持可能である。
【００６４】
続いて、シェーディング補正部４０は、引き続いて、連続して入力される４回分の画像信号ＤＡを加算する（図８のタイミングｔ５）。このとき、読取部２２は、本スキャンにおけるラインの読み取り時間間隔と同じ読み取り時間間隔で画像検出を行う。よって、先の４回目の画像信号ＤＡが入力されるタイミングｔ４と、引き続いての今回の１回目の画像信号ＤＡが入力されるタイミングｔ５との間の時間間隔は、例えばタイミングｔ１とタイミングｔ２との間などのラインの読み取り間隔と同じ時間間隔となっている。そこで、シェーディング補正部４０は、１回目の画像信号ＤＡを入力すると、加算処理を行わずに共有内部メモリー４２の第２の記憶領域４２２に基準画像信号ＤＣとして保持する（図８のタイミングｔ５）。タイミングｔ５の時点においては、第１の記憶領域４２１には先の基準画像信号ＤＣが保持されているため、引き続いての今回の加算処理には、第２の記憶領域４２２が用いられる。つまり、第２の記憶領域４２２が、白基準データ生成用バッファーとして利用される（図６（ｂ）参照）。次に、シェーディング補正部４０は、２回目に入力した画像信号ＤＡを第２の記憶領域４２２から読み出した基準画像信号ＤＢに加算して新たな基準画像信号ＤＣとし、第２の記憶領域４２２に保持する（図８のタイミングｔ６）。以降同様に、シェーディング補正部４０は、３回目に入力した画像信号ＤＡを読み出した基準画像信号ＤＢに加算して新たな基準画像信号ＤＣとして保持し（図８のタイミングｔ７）、４回目に入力した画像信号ＤＡを読み出した基準画像信号ＤＢに加算して新たな基準画像信号ＤＣとして保持する（図８のタイミングｔ８）。こうして、第２の記憶領域４２２には、４つの画像信号ＤＡが加算された基準画像信号ＤＣが保持される。
【００６５】
ところで、第２の記憶領域４２２に基準画像信号ＤＣが保持される期間（図８のタイミングｔ５〜ｔ８）、シェーディング補正部４０は、入力した画像信号ＤＡをガンマ補正回路５０へ出力しない。すなわち、１回目から４回目までの画像信号ＤＡが加算されるまで、シェーディング補正部４０は、ラインの読み取り間隔毎に連続して画像信号ＤＡが入力されても、画像信号ＤＡを出力する必要がない。そこで、シェーディング補正部４０は、第２の記憶領域４２２に基準画像信号ＤＣを保持させる期間を利用して、第１の記憶領域４２１に保持した基準画像信号ＤＣを平均化して得られる平均基準画像信号ＤＤを出力する。シェーディング補正部４０は、ここでも基準画像信号ＤＣをビットシフトすることで平均基準画像信号ＤＤを算出する。よって、平均基準画像信号ＤＤは、画像信号ＤＡと同じ解像度である例えば１６ビットとなる。そして、シェーディング補正部４０は、出力した平均基準画像信号ＤＤを、ガンマ補正回路５０を介してライン間補正部６０へ入力させる（図８のタイミングｔ５）。このとき、上述したように、ガンマ補正回路５０は、ガンマ補正を行わないことから、入力した平均基準画像信号ＤＤをそのまま出力することとなるが、出力の転送速度が入力の転送速度よりも遅いため、出力には入力に要する時間の２倍程度が必要とされる（図８のタイミングｔ５，ｔ６）。つまり、ガンマ補正回路５０からライン間補正部６０へ平均基準画像信号ＤＤを転送するには、２回分の読み取り時間間隔を要する。本実施形態では、シェーディング補正部４０からガンマ補正回路５０への平均基準画像信号ＤＤの入力をタイミングｔ５から行うことで、タイミングｔ７以前に平均基準画像信号ＤＤがライン間補正部６０に伝達されるようにしている。ここでは、シェーディング補正部４０からライン間補正部６０まで平均基準画像信号ＤＤを伝達するために要する期間が、次の４つの画像信号ＤＡの加算に要する期間以内となる。このため、平均基準画像信号ＤＤをライン間補正部６０に伝達している最中に、シェーディング補正部４０から次の平均基準画像信号ＤＤが出力されないこととなる。よって、ガンマ補正回路５０は、入力した平均基準画像信号ＤＤを、入力に比べて２倍の時間をかけつつも、正常に出力することができる。もし、例えば、ガンマ補正回路５０は、シェーディング補正部４０から新たな信号が入力されたとき、先に入力された平均基準画像信号ＤＤをライン間補正部６０に出力している途中であるとすると、出力中の平均基準画像信号ＤＤが新たな信号で書き換えられ、先に入力された平均基準画像信号ＤＤを正常に出力できないおそれがある。
【００６６】
ライン間補正部６０は、入力した平均基準画像信号ＤＤをメモリー６２に１つ目の白平均基準画像信号６２２として保持する。
次に、シェーディング補正部４０は、第２の記憶領域４２２に保持された基準画像信号ＤＣを平均化した平均基準画像信号ＤＤを出力する（図８のタイミングｔ９）。シェーディング補正部４０は、ガンマ補正回路５０への平均基準画像信号ＤＤの出力をタイミングｔ９から行うことで、タイミングｔ１１になる前に平均基準画像信号ＤＤをライン間補正部６０に入力させることができる。
【００６７】
ライン間補正部６０は、入力した平均基準画像信号ＤＤをメモリー６２に２つ目の白平均基準画像信号６２２として保持する。
なお、さらに次の画像信号ＤＡが入力される場合、シェーディング補正部４０は、次の画像信号ＤＡを加算しつつ第１の記憶領域４２１に基準画像信号ＤＣとして保持させ、その加算させる期間を利用して、第２の記憶領域４２２に保持された基準画像信号ＤＣを平均化した平均基準画像信号ＤＤを出力することができる。
【００６８】
ライン間補正部６０は、メモリー６２に２つの白平均基準画像信号６２２が保持されると、白基準データの設定を行う。ライン間補正部６０は、１列分に含まれる各センサーに対応する信号について、２つの白平均基準画像信号６２２の検出値のうち高い値（最大値）を該センサーの白基準データとして選択する。こうして、１列分に含まれる各センサーに対応する白基準データＤＥを生成する。センサーに対応する信号のうち最大値を取得することで、センサーの検出タイミングの別に含まれるごみなどにより光の強度が低下するなどといった検出に係るノイズを除去することができる。また、読取部２２を白基準板２３に対向させつつ移動方向Ｘに移動させることで、白基準板２３を要因とする検出ノイズも除去できるようになる。これにより、白基準データの生成が終了される。
【００６９】
ところで、入力される画像信号ＤＡを高い精度でシェーディング補正するためには、該入力される画像信号ＤＡと白基準データとの解像度が同じであることが望ましい。そのため、シェーディング補正部４０から出力される平均基準画像信号ＤＤは、解像度を落とされることなく、例えば１６ビットを８ビットに変換されることなくメモリー６２に白平均基準画像信号６２２として保持されることが望ましい。よって、基準データを生成するとき、ガンマ補正回路５０は解像度を低下させないように設定される。また、ガンマ補正回路５０は、平均基準画像信号ＤＤの出力に要する期間が読取部２２の読み取り間隔よりも長いとしても、平均基準画像信号ＤＤが正常に出力されるように、出力に要する期間がシェーディング補正部４０における加算処理によって確保されるようにしている。なお、出力に要する期間を加算処理により確保できることは、上述の黒基準データについても同様である。
【００７０】
そして、ライン間補正部６０は、こうして生成した白基準データＤＥをシェーディング補正部４０の共有内部メモリー４２に設定する。これにより、白基準データＤＥは、共有内部メモリー４２に白基準データ設定用に確保されている１６ビットからなるセンサー１列分の記憶領域に設定される。また、ライン間補正部６０は、メモリー６２に保持される黒平均基準画像信号６２１を黒基準データＤＥとしてシェーディング補正部４０の共有内部メモリー４２に設定する。これにより、黒基準データＤＥも、共有内部メモリー４２に黒基準データ設定用に確保されている１６ビットからなる１列分の記憶領域に設定される。
【００７１】
以上により、シェーディング補正部４０の共有内部メモリー４２には、黒基準データと白基準データとがそれぞれ設定されるようになる。
上記実施形態によれば、以下に記載するような効果を得ることができる。
【００７２】
（１）従来、通常の読み取り処理（本スキャン）の際、原稿の読み取り速度に応じてリアルタイムに入力される画像信号に対し、シーディング補正は全画素を対象に行なわれ、その後の画像処理に画素数を減らして転送する読み取り装置がある。ところで、シェーディング補正用の基準データを生成するための画像信号は、画素数を減らさずに処理する必要がある。そのため、このような装置の場合、シェーディング補正用の基準データを生成するための画像信号が、シェーディング補正部から通常の読み取り処理と同様にリアルタイムに出力されると、その後の処理で画素数を減らさないとなると画像信号の転送が間にあわなくなり、前の画像信号が次の画像信号で上書きされるおそれが生じる。
【００７３】
これに対し、本実施形態は、シェーディング補正部４０で基準画像信号ＤＣを加算中には、シェーディング補正部４０からライン間補正部６０への画像信号の転送が不要となる。こうして生じる、画像信号の転送が不用となる期間を、平均基準画像信号ＤＤをライン間補正部６０へ転送する時間として確保することができる。例えば、１回の加算を行うことで２つの画像信号ＤＡの転送期間に対応する期間が確保され、この期間に先に加算された１つの平均基準画像信号ＤＤを転送することができる。つまり、平均基準画像信号ＤＤが破壊されることなくライン間補正部６０に転送される。これにより、読み取り速度を規制して画像信号ＤＡの取得間隔が長くなるような調整をしなくとも、平均基準画像信号ＤＤをライン間補正部６０へ転送できるため、シェーディング補正に用いる基準データの取得に要する時間の短縮を図ることができる。
【００７４】
また、画像信号ＤＡの転送が不用となる期間を、基準画像信号ＤＣを加算する回数に応じて長くすることができる。
（２）基準データを生成するために４列分の画像信号ＤＡを取得することで、センサーの検出タイミングの別に含まれるノイズを除去することができる。
【００７５】
（３）シェーディング補正部４０は、共有内部メモリー４２と加算器４１１とを用いることによりリアルタイムに加算をすることができる。ライン間補正部６０は、メモリー６２（外部メモリー３９）を用いることにより複数の平均基準画像信号ＤＤを保持することができる。
【００７６】
（４）シェーディング補正部４０にＳＲＡＭを用いることで、ＤＤＲ  ＳＤＲＡＭに比べて読み書きが短時間で行えるようになる。一方、ライン間補正部６０にＤＤＲ  ＳＤＲＡＭを用いることで、コストを要因とする制約が抑えられるため、ライン間補正部６０により利用できるメモリー６２（外部メモリー３９）の容量を増やすことが容易になる。
【００７７】
（５）シェーディング補正部４０の共有内部メモリー４２が、まず、平均基準画像信号ＤＤの生成に用いられ、その後、基準データの保持に用いられるようにすることができるため必要とされる共有内部メモリーの容量を抑えることができる。
【００７８】
（６）白基準データを複数の平均基準画像信号ＤＤに基づいて設定する。複数の平均基準画像信号ＤＤによれば、それら平均基準画像信号ＤＤから最大値を採用することで、いずれかの平均基準画像信号ＤＤにごみ等のノイズが含まれていたとしても、そのノイズが除去されるようになる。
【００７９】
（７）平均基準画像信号ＤＤをライン間補正部６０のメモリー６２（外部メモリー３９）に保持させる。これにより、シェーディング補正部４０は、黒色を補正する基準データの生成に用いられる平均基準画像信号ＤＤ及び白色を補正する基準データの生成に用いられる平均基準画像信号ＤＤを生成する際、共有内部メモリー４２に黒基準データや白基準データなどを保持させておく必要がない。よって、平均基準画像信号ＤＤを生成するとしても、シェーディング補正部４０に設ける共有内部メモリー４２の容量を抑えることができる。
【００８０】
（８）ライン間補正部６０は、多くのメモリーを使用する処理を行うため外部メモリー３９に対する読み書きができるように構成されているため、平均基準画像信号ＤＤをメモリー６２（外部メモリー３９）に保持させることが容易になる。
【００８１】
（第２の実施形態）
図９〜１３を参照して、画像読取装置を具体化した第２の実施形態について説明する。なお、本実施形態は、並替部３４２の構成が第１の実施形態と相違する。また、受光部２９の構成をより詳細に説明する。それ以外の構成については、第１の実施形態と同様の構成であることから、説明の便宜上、同様の符号を付し、その詳細な説明を割愛する。
【００８２】
図９及び図１０に示すように、受光部２９は、幅方向Ｙへ１列に配列される複数のセンサーを備える。なお、以下では、説明の便宜上、受光部２９の１列分のセンサーのうち、連続して配置される８つのセンサーについて説明するが、センサーの１列に含まれる他のセンサーについても連続配置される８つ毎に同様である。また、１つのセンサーは、１つの画素に対応する。
【００８３】
図１０に示すように、受光部２９は、８つのセンサーを８つの画素「０」〜「７」にそれぞれ対応させている。各画素「０」〜「７」は、それぞれの画素番号も「０」〜「７」であるものとする。８つのセンサーは、４つの画素毎に区切られた２つのエリア、例えばエリア０及びエリア１からなる１組のエリアを構成する。各エリアには１つの出力線が設けられている。１組のエリアのうち、４つの画素「０」〜「３」に対応するエリアの出力線をチャンネル０（ｃｈ０）とし、４つの画素「４」〜「７」に対応するエリアの出力線をチャンネル１（ｃｈ１）としている。ｃｈ０及びｃｈ１はそれぞれ、ＡＦＥ３３に並列に接続されている。そして、ＡＦＥ３３は、ｃｈ０から各画素「０」〜「３」に対応する信号である画素信号を時分割で入力し、ｃｈ１から各画素「４」〜「７」に対応する信号である画素信号を時分割で入力する。なお、説明の便宜上、以下では、各画素信号をチャンネルの番号と画素の番号との組合せで表記する。すなわち、ｃｈ０から出力される画素「０」，「１」，「２」，「３」の各画素信号をそれぞれ、「０：０」，「０：１」，「０：２」，「０：３」と記す。また、同様に、ｃｈ１から出力される画素「４」，「５」，「６」，「７」の各画素信号をそれぞれ、「１：４」，「１：５」，「１：６」，「１：７」と記す。なお、１又は複数の画素信号によって画像信号が構成される。
【００８４】
図１１（ａ）に示すように、所定のタイミングとしてのライン同期信号に応じて、各チャンネルから所定のルールで４つの画素信号が所定の順序で出力される。すなわち、各チャンネルは、まず、画素番号が偶数である画素信号を画素番号の小さい順に出力し、続いて、画素番号が奇数である画素信号を画素番号の小さい順に出力する。なお、本実施形態では、「０」を偶数番号のなかでいちばん小さい数字として取り扱う。例えば、ｃｈ０からは画素信号が、画素「０」，「２」，「１」，「３」の順番で出力され、ｃｈ１からは画素信号が、画素「４」，「６」，「５」，「７」の順番で出力される。
【００８５】
図１１（ｂ）に示すように、ライン同期信号に応じて各チャンネルから画素信号の時分割での出力が開始されるとすると、受光部２９から、初回のタイミングｔａ１では、画素信号の「０：０」と「１：４」とが出力される。次の２回目のタイミングｔａ２では、画素が切り替えられて、画素信号の「０：２」と「１：６」とが出力される。その次の３回目のタイミングｔａ３では、また画素が切り替えられて、画素信号の「０：１」と「１：５」とが出力される。そして最後のタイミングｔａ４では、さらに画素が切り替えられて、画素信号の「０：３」と「１：７」とが出力される。よって、各チャンネルから並列に画像信号が入力されるＡＦＥ３３から出力される画像信号も、タイミングｔａ１に対応して「０：０」及び「１：４」、タイミングｔａ２に対応して「０：２」及び「１：６」、タイミングｔａ３に対応して「０：１」及び「１：５」、タイミングｔａ４に対応して「０：３」及び「１：７」になる。
【００８６】
図９に示すように、並替部３４２は、第１の実施形態で述べたように、サンプリング回路３４１より入力した画像信号を、原稿の画像に対応した配置に並び替える。これにより、受光部２９により検出された画像信号が、画像として認識可能な態様に整列される。
【００８７】
詳述すると、並替部３４２は、各画素信号を同じエリアにまとめるエリア並び替えを行うエリア並替回路８１と、エリア並び替えされた各画素信号を画素の順番に並べるブロック並び替えを行うブロック並替回路８２と、ブロック並び替えで利用される内部メモリー８３とを備える。エリア並替回路８１は、共有内部メモリー４２に画素信号を読み書き可能に接続されている。共有内部メモリー４２は、エリア並び替えのとき、画素信号の一時記憶用メモリーとして利用される。つまり、共有内部メモリー４２は、エリア並替回路８１とシェーディング補正部４０とに共用される。よって、エリア並替回路８１は、共有内部メモリー４２の記憶領域のうち、黒基準データ及び白基準データが保持されている記憶領域以外の領域を利用する。例えば、共有内部メモリー４２のうち、第１の記憶領域４２１が黒基準データ及び白基準データの保持に使用されるとき、エリア並替回路８１は第２の記憶領域４２２を利用する。
【００８８】
ブロック並替回路８２は、画像信号の読み込み及び書き込み可能に内部メモリー８３に接続され、ブロック並び替えのとき、内部メモリー８３を一時記憶用メモリーとして利用する。
【００８９】
内部メモリー８３は、例えばＳＲＡＭなどの半導体記憶素子からなる。よって、内部メモリー８３は、相対的に読み出し速度が速く、相対的に高価であり、その容量が必要最小限に抑えられている。
【００９０】
まず、図１２を参照して、エリア並び替えについて説明する。
エリア並替回路８１は、ＡＦＥ３３から入力する画像信号を、所定の順番で共有内部メモリー４２の第２の記憶領域４２２に配置させる。エリア並替回路８１は、各画像信号を、ｃｈ０の偶数画素を画素番号が小さい順、ｃｈ１の偶数画素を画素番号が小さい順、ｃｈ０の奇数画素を画素番号が小さい順、及びｃｈ１の奇数画素を画素番号が小さい順に並べてから第２の記憶領域４２２に書き込む。よって、第２の記憶領域４２２には、ｃｈ０の偶数番号の画素、ｃｈ１の偶数番号の画素、ｃｈ０の奇数番号の画素、及びｃｈ１の奇数番号の画素の順に画素信号が配置されるようになる。例えば、エリア並替回路８１は、タイミングｔａ１のとき、「０：０」を１番目に設定し、「１：４」を３番目に設定し、タイミングｔａ２のとき、「０：２」を２番目に設定し、「１：６」を４番目に設定する。また、エリア並替回路８１は、タイミングｔａ３のとき、「０：１」を５番目に設定し、「１：５」を７番目に設定し、タイミングｔａ４のとき、「０：３」を６番目に設定し、「１：７」を８番目に設定する。なお、８つの画素信号は、上記の順番で、第２の記憶領域４２２のメモリーアドレスが連続する記憶領域に書き込まれる。
【００９１】
次に、図１２及び図１３を参照して、ブロック並び替えについて説明する。
各画像信号の第２の記憶領域４２２への書き込みが終了すると、エリア並替回路８１は、偶数番号の画素信号（１〜４番目）と奇数番号の画素信号（５〜７番目）とを画素番号の小さい順に交互に読み出してブロック並替回路８２へ出力する。例えば、図１２に示すように、タイミングｔｂ１，ｔｂ２，ｔｂ３，ｔｂ４，ｔｂ５，ｔｂ６，ｔｂ７，ｔｂ８の読み出し順で画素信号が読み出される。
【００９２】
ブロック並替回路８２は、エリア並替回路８１から入力される画像信号を、入力する順に内部メモリー８３に記憶させる。これにより、内部メモリー８３には、そのアドレスが連続する領域に、画素「０」〜「７」までの８つの画素信号が画素番号の小さい順に配置される。また、内部メモリー８３において、８つの画素信号を、一括アクセスの可能な区分、いわゆるバウンダリーを考慮して配置させる。これにより、画像に対応する順番に並んだ画素信号を内部メモリー８３から一括のアクセスで読み出せるようになる。例えば、ブロック並替回路８２は、内部メモリー８３から画素「０」〜「７」を画素番号順番に並んだ態様で読み出すことができるようになる。
【００９３】
そして、ブロック並替回路８２は、内部メモリー８３から読み出した画像信号をシェーディング補正部４０へ出力し、シェーディング補正及び、それ以降の画像処理が行われる。
【００９４】
上記実施形態によれば、第１の実施形態により得られる効果に加え、以下のような効果を得ることができる。
（９）シェーディング補正部４０の共有内部メモリー４２であれば、高速な書き込み及び読み込みが期待されるため、エリア並び替えの処理を高速に行うことができるようになる。
【００９５】
なお、上記各実施形態は以下のように変更してもよい。
・上記各実施形態では、平均基準画像信号ＤＤはライン間補正回路６１により外部メモリー３９に保持される場合について例示した。しかしこれに限らず、平均基準画像信号を外部メモリーに保持することができるのであれば、平均基準画像信号は、ライン間補正回路以外の回路を通じて外部メモリーに保持されてもよい。
【００９６】
・上記各実施形態において、黒基準データを生成してから白基準データを生成する場合について例示した。しかしこれに限らず、白基準データを生成してから黒基準データを生成してもよい。
【００９７】
・上記各実施形態において、外部メモリー３９は、ＤＤＲ  ＳＤＲＡＭである場合について例示したが、外部メモリーはＤＲＡＭ以外のメモリーであってもよい。なお、外部メモリーとしては、本スキャンに要する速度に与える影響が小さいものが好ましい。
【００９８】
・上記各実施形態において、共有内部メモリー４２は、ＳＲＡＭである場合について例示したが、これに限らず、共有内部メモリーは、ＳＲＡＭ以外のメモリーであってもよい。なお、共有内部メモリーとしても、本スキャンに要する速度に与える影響が小さいものが好ましい。
【００９９】
・上記各実施形態において、ガンマ補正回路５０の画像信号の入出力性能、すなわち、シェーディング補正部４０の画像信号の出力性能と、ライン間補正部６０の画像信号の入力性能とを転送速度で説明した。しかしこれに限らず、同じ時間で転送することができる画像信号の量を、解像度を用いて説明することもできる。例えば、上記各実施形態では、ライン間補正部が入力できる画像信号の解像度は、シェーディング補正部が出力する画像信号の解像度よりも低いと説明することもできる。
【０１００】
・上記各実施形態では、ガンマ補正回路５０は、入力の転送速度に対する出力の転送速度の割合が半分である場合について例示したがこれに限らず、入力の転送速度に対する出力の転送速度の割合は１未満であればよい。このとき、転送速度の低下により増加する転送時間を、シェーディング補正部４０による画像信号の加算回数により調整するようにすればよい。
【０１０１】
・上記各実施形態では、転送速度の低下がガンマ補正回路５０により生じる場合について例示した。しかしこれに限らず、転送速度の低下は、シェーディング補正部の出力する平均基準画像信号が外部メモリーに保持されるまでの間にある回路であれば、ガンマ補正回路の他の回路により生じてもよい。これにより、本画像読取装置の構成を適用することができる範囲の拡大が図られるようになる。
【０１０２】
・上記各実施形態では、白平均基準画像信号６２２を２つ取得する場合について例示した。しかしこれに限らず、白平均基準画像を３つ以上取得するようにしてもよい。白平均基準画像を多くすれば、得られる最大値の精度が高められ、生成される白基準データの精度が高まることが期待される。なお、白平均基準画像の取得を１つとすることで白基準データの生成に要する時間の短縮化を図ることもできる。
【０１０３】
また、上記各実施形態では、黒平均基準画像信号６２１を１つ取得する場合について例示した。しかしこれに限らず、黒平均基準画像を２つ以上取得するようにしてもよい。黒平均基準画像が多くなれば、得られる最大値の精度を高められ、生成される黒基準データの精度も高まることが期待される。
【０１０４】
・上記各実施形態において、基準データの生成の際、４回分の画像信号ＤＡを加算する場合について例示したが、これに限らず、画像信号を加算する回数は、複数回であればよい。なお、ビットシフトで平均化する場合、加算する回数は、２の累乗回であればよい。加算回数の変更により、シェーディング補正部からの平均基準画像信号の出力間隔を変更することができる。
【０１０５】
・上記各実施形態において、カラー読み取りである場合について例示したが、単色読み取りであってもよい。
・上記各実施形態において、画像読取装置は、プリンターなどの記録装置に搭載された複合機や複写装置としてもよい。また、画像読取装置は、原稿搬送部（ＡＤＦ装置）を備えた構成としてもよい。さらに、画像読取装置は、原稿の両面を同時に読み取ることが可能な構成としてもよい。
【０１０６】
・上記各実施形態において、原稿の画像を読み取る場合について例示したが、これに限らず、読取部により読み取ることができる対象物について、その対象物の画像を読み取るようにしてもよい。
【符号の説明】
【０１０７】
１１…画像読取装置、１２…本体、１３…カバー、１４…接続部、１５…操作部、１６…弾性部材、１８…開口部、１９…透明部材、２１…ガイド部、２２…読取部、２３…白基準板、２５…ラック、２６…ピニオン、２７…モーター、２８…ＬＥＤ光源、２８…光源、２９…読取部、２９…受光部、３１…制御部、３２…読取制御部、３３…ＡＦＥ、３４…画像生成部、３５…出力部、３６…ホスト装置、３７…タイマー、３８…モーター制御部、３９…外部メモリー、４０…シェーディング補正部、４１…シェーディング補正回路、４２…共有内部メモリー、５０…ガンマ補正回路、６０…ライン間補正部、６１…ライン間補正回路、６２…メモリー、７０…画像処理回路、８１…エリア並替回路、８２…ブロック並替回路、８３…内部メモリー、３４１…サンプリング回路、３４２…並替部、４１１…加算器、４２１…第１の記憶領域、４２２…第２の記憶領域、６２１…黒平均基準画像信号、６２２…白平均基準画像信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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