(57)【要約】      （修正有）【課題】フィールドプレートを含む高電子移動度トランジスタを提供する。【解決手段】ＨＥＭＴ１００は、二次元電子気体１２０が発生する位置であるヘテロ接合１１５を形成するように配設された第１の半導体材料１０５及び第２の半導体材料１１０、並びに、ソース電極１２５、ドレイン電極１３０、及びゲート電極１３５を含む。ゲート電極１３５は、ソース電極１２５とドレイン電極１３０との間のヘテロ接合１１５における伝導を調節するように配設されている。ゲート電極１３５は、ドレイン側端部をもつ。ゲート接続フィールドプレート１４０は、ゲート電極１３５のドレイン側端部の上方に配設され、かつ、ドレインに向けて横方向に延在している。ソース接続フィールドプレート１４５は、ゲート接続フィールドプレート１４０のドレイン側端部の上方に配設され、かつ、ドレインに向けて横方向に延在している。【選択図】図１
2016119463.tif 000002
【特許請求の範囲】
【請求項１】
二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第１の半導体材料及び第２の半導体材料；
ソース電極、ドレイン電極、及びゲート電極であって、前記ゲート電極が前記ソース電極と前記ドレイン電極との間の前記ヘテロ接合における伝導を調節するように配設されており、前記ゲートがドレイン側端部を有する、前記ソース電極、前記ドレイン電極、及び前記ゲート電極；
前記ゲート電極のドレイン側端部の上方に配設されて前記ドレインに向けて横方向に延在したゲート接続フィールドプレート；及び
前記ゲート接続フィールドプレートのドレイン側端部の上方に配設されて前記ドレインに向けて横方向に延在した第２のフィールドプレート；
を備え、
オフ状態において、及び、ゲート振幅の絶対値を上回る前記ソースと前記ドレインとの間の電位差で、電荷担体が、前記ゲート接続フィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から空乏化し、電荷担体の前記空乏化が、前記ゲート電極の前記ドレイン側端部の近傍での前記ヘテロ接合における横方向電界を飽和させるのに効果的である、
ＨＥＭＴ。
【請求項２】
電荷担体が、前記ゲート振幅の前記絶対値の２〜５倍の前記ソースと前記ドレインとの間の電位差で空乏化する、請求項１のＨＥＭＴ。
【請求項３】
電荷担体が、前記ゲート振幅の前記絶対値の３〜４倍の前記ソースと前記ドレインとの間の電位差で空乏化する、請求項１のＨＥＭＴ。
【請求項４】
前記オフ状態において、及び、前記ゲート接続フィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の前記一部から電荷担体が空乏化する前記電位差を上回る前記ソースと前記ドレインとの間の電位差で、電荷担体が、前記第２のフィールドプレートの前記ドレイン側端部の前記近傍における前記ヘテロ接合の一部から空乏化し、電荷担体の前記空乏化が、前記ゲート接続フィールドプレートの前記ドレイン側端部の近傍での前記ヘテロ接合における横方向電界を飽和させるのに効果的である、請求項１のＨＥＭＴ。
【請求項５】
前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記電位差が、前記ゲート接続フィールドプレートの前記ドレイン側端部の前記近傍における前記ヘテロ接合の前記一部から電荷担体が空乏化する前記電位差の３〜５倍である、請求項４のＨＥＭＴ。
【請求項６】
前記オフ状態において：
前記ヘテロ接合での第１の電界が、前記ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ；
前記ヘテロ接合での第２の電界が、前記第２のフィールドプレートのドレイン側端部からソース区画を広げ；及び、
前記第１の電界は、まず、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソースと前記ドレインとの間の電位差を上回る前記ソースと前記ドレインとの間の電位差でのみ、前記第２の電界と重なる、
請求項４のＨＥＭＴ。
【請求項７】
前記第２のフィールドプレートのドレイン側端部の上方に配設されて前記ドレインに向けて横方向に延在した第３のフィールドプレート、
をさらに備える、請求項１のＨＥＭＴ。
【請求項８】
前記オフ状態において、及び、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソースと前記ドレインとの間の電位差を上回る前記ソースと前記ドレインとの間の電位差で、前記ドレインの近傍における前記ヘテロ接合の一部が、前記ヘテロ接合と前記第３のフィールドプレートとの間の前記縦方向の電圧差に起因して空乏化する、
請求項７のＨＥＭＴ。
【請求項９】
前記第３のフィールドプレートが、ソース接続フィールドプレートである、
請求項７のＨＥＭＴ。
【請求項１０】
前記オフ状態において：
前記ヘテロ接合での第１の電界が、前記ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ；
前記ヘテロ接合での第２の電界が、前記第２のフィールドプレートのドレイン側端部からソース区画を広げ；及び、
前記第１の電界が、まず、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソースと前記ドレインとの間の電位差を上回る前記ソースと前記ドレインとの間の電位差でのみ、前記第２の電界と重なる、
請求項１のＨＥＭＴ。
【請求項１１】
前記第１の電界が、まず、前記第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化する前記ソースと前記ドレインとの間の電位差を上回る前記ソースと前記ドレインとの間の電位差でのみ、前記第２の電界と重なる、
請求項１０のＨＥＭＴ。
【請求項１２】
前記ＨＥＭＴが、前記第１および第２の半導体材料の上方の１つ以上の絶縁材料層を含み；
シート担体密度が、前記ヘテロ接合で発生し；及び、
特定の動作パラメータでの長期動作の後、定常状態に達した後、いくつかの前記絶縁材料層における単位面積あたりの電荷欠陥数が、前記シート担体密度未満である、
請求項１のＨＥＭＴ。
【請求項１３】
前記絶縁材料層における単位面積あたりの前記電荷欠陥数が、前記シート担体密度の１０％未満である、
請求項１２のＨＥＭＴ。
【請求項１４】
前記第１および第２の半導体材料が、それぞれ、ＧａＮ及びＡｌＧａＮである、
請求項１のＨＥＭＴ。
【請求項１５】
前記ゲート電極が、アルミニウム窒化ケイ素層により前記第２の半導体材料から離間されている、
請求項１４のＨＥＭＴ。
【請求項１６】
二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第１の半導体材料及び第２の半導体材料；
ソース電極、ドレイン電極、及びゲート電極であって、前記ゲート電極が、前記ソース電極と前記ドレイン電極との間の前記ヘテロ接合における伝導を調節するように配設され、前記ゲートがドレイン側端部を有する、前記ソース電極、前記ドレイン電極、及び前記ゲート電極；
前記ゲート電極のドレイン側端部の上方に配設されて前記ドレインに向けて横方向に延在したゲート接続フィールドプレート；及び
前記ゲート接続フィールドプレートのドレイン側端部の上方に配設されて前記ドレインに向けて横方向に延在した第２のフィールドプレート、
を備え、
前記オフ状態において：
前記ヘテロ接合での第１の電界が、前記ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ；
前記ヘテロ接合での第２の電界が、前記第２のフィールドプレートのドレイン側端部からソース区画を広げ；及び、
前記第１の電界が、まず、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソースと前記ドレインとの間の電位差を上回る前記ソースと前記ドレインとの間の電位差でのみ前記第２の電界と重なる、
ＨＥＭＴ。
【請求項１７】
前記第２のフィールドプレートのドレイン側端部の上方に配設されて前記ドレインに向けて横方向に延在した第３のフィールドプレートをさらに備える、請求項１６のＨＥＭＴ。
【請求項１８】
前記オフ状態において、及び、前記第２のフィールドプレートの前記ドレイン側端部の近傍における前記ヘテロ接合の一部から電荷担体が空乏化する前記ソースと前記ドレインとの間の電位差を上回る前記ソースと前記ドレインとの間の電位差で、前記ドレインの近傍における前記ヘテロ接合の一部が、前記ヘテロ接合と前記第３のフィールドプレートとの間の前記縦方向の電圧差に起因して空乏化する、請求項１７のＨＥＭＴ。
【請求項１９】
基板；
前記基板上方に配設された第１の活性層；
第２の活性層であって、前記第１の活性層と前記第２の活性層との間に横方向導電チャネルが発生するように前記第１の活性層上に配設された、前記第２の活性層；
ソース及びドレイン電極；
前記第２の活性層上方に配設された第１のパッシベーション層；
前記第１のパッシベーション層上方に配設されたゲート電極；
前記ゲート電極上方に配設された第２のパッシベーション層；
前記ドレイン電極に最も近い前記ゲート電極の端部を越えて第１の距離だけ延在したゲートフィールドプレート；
前記第１の金属パターン上方に配設された第３のパッシベーション層；及び
前記ソース電極及び前記ゲート電極の１つに電気的に接続され、かつ、前記ドレイン電極に最も近い前記ゲートフィールドプレートの端部を越えて第２の距離だけ延在した第２のフィールドプレート、
を備え、
前記第２のフィールドプレートの端部が、前記第２のフィールドプレートに隣接した前記ドレイン電極の第１の延在部から第３の距離ぶん離間しており、
小さい方の閾値を上回る利用可能なゲート振幅の絶対値より大きな第１のドレインバイアスに対して前記ゲート電極下方の前記横方向導電チャネルの一部がピンチオフ状態であるときに、ゲート端部電界の漸増が頭打ちとなるように、前記第１の距離が選択される、
を備える半導体装置。
【請求項２０】
前記ソース及びドレイン電極が、前記第２の活性層上方に配設され；
前記ゲートフィールドプレートが、前記第２のパッシベーション層上に配設された第１の金属パターンにより画定され、前記第１の金属パターンが、前記ゲート電極全体の上方で横方向に延在し；
前記第２のフィールドプレートが、前記第３のパッシベーション層上に配設された第２の金属パターンにより画定されたソースフィールドプレートであり、前記第２の金属パターンが、前記ソース電極に電気的に接続され、かつ、前記第１の金属パターン全体の上方で横方向に延在し、かつ、前記ドレイン電極に最も近い前記第１の金属パターンの端部を越えて前記第２の距離ぶんさらに延在し、前記第２の金属パターンの端部が、前記第２の金属パターンに隣接した前記ドレイン電極の前記第１の延在部から前記第３の距離ぶん離間している、
請求項１９の半導体装置。
【請求項２１】
前記第２の金属パターン上方に配設された第４のパッシベーション層；及び、
前記第４のパッシベーション層上に配設された第３の金属パターンにより画定されたシールドラップ、をさらに備え、
前記第３の金属パターンが、前記ソース電極に電気的に接続され、かつ、前記第３の金属パターンに隣接した前記ドレイン電極の第２の延在部から前記第３の距離に、前記第３の金属パターンが端部をもつように、前記横方向導電チャネルの大部分の上方で横方向に延在している、
請求項２０の半導体装置。
【請求項２２】
前記第３の金属パターンと前記ドレイン電極の前記第２の延在部との間の端部から端部までの距離が、２〜６マイクロメートルであり；及び
前記第４のパッシベーション層の厚さが、０．５〜２マイクロメートルである、
請求項２１の半導体装置。
【請求項２３】
前記第１のドレインバイアスが、閾値を上回る前記利用可能なゲート振幅の前記絶対値より約２〜５倍大きい、
請求項２０の半導体装置。
【請求項２４】
前記第２の距離は、前記ゲート電極下方の前記横方向導電チャネルの一部がピンチオフ状態であるときに、前記ゲートフィールドプレートにより提供されたゲート端部電界の頭打ちバイアスより大きな第２のドレインバイアスに対して、前記ゲートフィールドプレートの端部電界への頭打ちをもたらすのに十分である、請求項２３の半導体装置。
【請求項２５】
前記第２のドレインバイアスが、前記第１のドレインバイアスより約２．５〜１０倍大きい、請求項２４の半導体装置。
【請求項２６】
少なくとも、前記ドレイン端に最も近い前記第２の金属パターンの前記端部下方で前記横方向導電チャネルが縦方向にピンチオフ状態になる前に、前記第２の金属パターン下方の横方向空乏延在部が、前記第２の金属パターンの端部に決して達しない程度に、前記第２の距離が十分に長い、請求項２０の半導体装置。
【請求項２７】
前記第１の距離が、１．５〜３．５マイクロメートルであり；
前記第２の距離が、２．５〜７．５マイクロメートルであり；
前記第３の距離が、２〜６マイクロメートルであり；
前記ゲート電極と前記ドレイン電極との間の端部から端部までの距離が、８〜２６マイクロメートルであり；及び
前記第３のパッシベーション層の厚さが、０．３５〜０．７５マイクロメートルである、
請求項１９の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
米国特許法第１１９条に基づき、本出願は、２０１３年１２月２７日に出願された、米国仮特許出願第６１／９２１，１４０号の優先権を主張し、同出願の全内容が、参照により本明細書に援用される。
【０００２】
技術分野
本明細書は、高電子移動度トランジスタに関し、特に、高電子移動度トランジスタのフィールドプレート及び他の構成要素の設計に関する。
【背景技術】
【０００３】
高電子移動度トランジスタ（ＨＥＭＴ）は、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）とも呼ばれ、トランジスタチャネルとして機能するヘテロ接合を含む電界効果トランジスタである。ＨＥＭＴでは、ヘテロ接合チャネルにおける「二次元電子気体」の伝導が、ゲートにより調節される。
【０００４】
１９７０年代後期における発明であること、及び、例えば、ミリ波帯スイッチなどの用途におけるＨＥＭＴの商業的成功にもかかわらず、いくつかのＨＥＭＴ（例えば、パワーエレクトロニクス用の窒化ガリウム型ＨＥＭＴ）の商業的発展は、期待よりゆっくりとしている。
【０００５】
フィールドプレートは、半導体装置における電界の様相を変更するのに一般に使用されている導電要素である。一般的に、フィールドプレートは、半導体装置における電界のピーク値を低減するように設計され、その結果、フィールドプレートを含む装置の絶縁破壊電圧及び寿命を改善する。
【０００６】
ＨＥＭＴ（例えば、窒化ガリウム型ＨＥＭＴ）では、フィールドプレートは、さらに、一般に「ｄｃ−ｒｆ分散」または「ドレイン電流コラプス」と呼ばれる寄生効果を低減すると考えられている。比較的大きい周波数（例えば、無線周波数）での動作中、この寄生効果を受ける装置は、直流電流（ｄｃ）動作中に達するドレイン電流レベルより小さなドレイン電流レベルに達する。寄生効果は、界面準位の比較的遅い応答時間に起因していると考えられる。
【０００７】
ＨＥＭＴ中のフィールドプレートの長さに関する実験による研究が行われてきた。例えば、研究者は、いくつかのＨＥＭＴ装置では、ゲート接続フィールドプレートがドレインに向けて特定の距離だけ延在した後は、絶縁破壊電圧が最大値に近づく（すなわち、「飽和する」）と説明している。さらに、ドレインに向かう飽和長を越えた、ゲート接続フィールドプレートの延在は、絶縁破壊電圧をほとんど改善しないか、まったく改善しない。ゲート接続フィールドプレートの、ドレインへの接近にともなって、ゲートの入力キャパシタンスが増加するので、ゲート接続フィールドプレートの、ドレインに向かう延在は、飽和長に達したなら、限定されるべきだと推奨されている。
【発明の概要】
【０００８】
フィールドプレートを含む高電子移動度トランジスタが説明されている。第１の実施態様において、ＨＥＭＴは、二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第１の半導体材料及び第２の半導体材料と、ソース電極と、ドレイン電極と、ゲート電極とを含み、ヘテロ接合において二次元電子気体が発生し、ゲート電極が、ソース電極とドレイン電極との間のヘテロ接合における伝導を調節するように配設され、ゲートが、ドレイン側端部と、ゲート電極のドレイン側端部の上方に配設されてドレインに向けて横方向に延在したゲート接続フィールドプレートと、ゲート接続フィールドプレートのドレイン側端部の上方に配設されてドレインに向けて横方向に延在した第２のフィールドプレートと、を有する。
【０００９】
第２の実施態様において、ＨＥＭＴは、二次元電子気体が発生する位置であるヘテロ接合を形成するように配設された第１の半導体材料及び第２の半導体材料と、ソース電極と、ドレイン電極と、とゲート電極を含み、ゲート電極が、ソース電極とドレイン電極との間のヘテロ接合における伝導を調節するように配設され、ゲートが、ドレイン側端部と、ゲート電極のドレイン側端部の上方に配設されてドレインに向けて横方向に延在したゲート接続フィールドプレートと、ゲート接続フィールドプレートのドレイン側端部の上方に配設されてドレインに向けて横方向に延在した第２のフィールドプレートと、を有する。オフ状態において、ヘテロ接合における第１の電界が、ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ、ヘテロ接合における第２の電界が、第２のフィールドプレートのドレイン側端部からソース区画を広げ、及び、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差においてのみ、第１の電界が、まず、第２の電界と重なる。
【００１０】
第３の実施態様において、半導体装置は、基板、基板上方に配設された第１の活性層、横方向導電チャネルが第１の活性層と第２の活性層との間で発生するように第１の活性層上に配設された第２の活性層、ソース及びドレイン電極、第２の活性層上方に配設された第１のパッシベーション層、第１のパッシベーション層上方に配設されたゲート電極、ゲート電極上方に配設された第２のパッシベーション層、ドレイン電極に最も近いゲート電極の端部を越えて第１の距離ぶん延在したゲートフィールドプレート、第１の金属パターン上方に配設された第３のパッシベーション層、並びに、ソース電極とゲート電極との１つに電気的に接続されてドレイン電極に最も近いゲートフィールドプレートの端部を第２の距離ぶん越えて延在した第２のフィールドプレートを含む。第２のフィールドプレートの端部は、第２のフィールドプレートに隣接したドレイン電極の第１の延在部から第３の距離ぶん離間している。小さい方の閾値を上回る利用可能なゲート振幅の絶対値より大きな第１のドレインバイアスに対して、ゲート電極下方の横方向導電チャネルの一部がピンチオフ状態になるときに、ゲート端の電界の漸増が頭打ちとなるように、第１の距離が選択される。
【００１１】
第１、第２、及び第３の実施態様の各々は、以下の特徴の１つ以上を含み得る。
【００１２】
オフ状態において、及び、ゲート振幅の絶対値を上回るソース・ドレイン間電位差で、電荷担体は、ゲート接続フィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から空乏化し、電荷担体の空乏化は、ゲート電極のドレイン側端部の近傍におけるヘテロ接合における横方向電界を飽和させるのに効果的である。電荷担体は、ゲート振幅の絶対値の２〜５倍のソース・ドレイン間電位差で、空乏化し得る。例えば、電荷担体は、ゲート振幅の絶対値の３〜４倍のソース・ドレイン間電位差で、空乏化する。
【００１３】
オフ状態において、及び、ゲート接続フィールドプレートのドレイン側端部の近傍におけるヘテロ接合のその一部から電荷担体が空乏化する電位差を上回るソース・ドレイン間電位差で、電荷担体が、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から空乏化し得、電荷担体の空乏化が、ゲート接続フィールドプレートのドレイン側端部の近傍でのヘテロ接合における横方向電界を飽和させるのに効果的である。例えば、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化する電位差は、ゲート接続フィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化する電位差の３〜５倍である。例えば、オフ状態において、ヘテロ接合における第１の電界が、ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ、ヘテロ接合における第２の電界が、第２のフィールドプレートのドレイン側端部からソース区画を広げ、及び、第１の電界が、まず、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差でのみ第２の電界と重なる。
【００１４】
ＨＥＭＴまたは半導体装置は、第２のフィールドプレートのドレイン側端部の上方に配設されてドレインに向けて横方向に延在した第３のフィールドプレートを含み得る。オフ状態において、及び、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差で、ドレインの近傍におけるヘテロ接合の一部は、ヘテロ接合と第３のフィールドプレートとの間の縦方向の電圧差に起因して空乏化する。第３のフィールドプレートは、ソース接続フィールドプレートであり得る。
【００１５】
オフ状態にあるＨＥＭＴまたは半導体装置において、ヘテロ接合における第１の電界が、ゲート接続フィールドプレートのドレイン側端部からドレイン区画を広げ得、ヘテロ接合における第２の電界が、第２のフィールドプレートのドレイン側端部からソース区画を広げ、及び第１の電界は、まず、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差でのみ第２の電界と重なる。第１の電界は、まず、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差でのみ第２の電界と重なり得る。
【００１６】
ＨＥＭＴまたは半導体装置は、第１および第２の半導体材料の上方の１つ以上の絶縁材料層を含み得、あるシート担体密度が、ヘテロ接合で発生し得る。特定の動作パラメータでの長期動作の後に定常状態に達した後、絶縁材料層における単位面積あたりの電荷欠陥数は、シート担体密度未満である。例えば、絶縁材料層における単位面積あたりの電荷欠陥数は、シート担体密度の１０％未満であり得る。
【００１７】
ＨＥＭＴまたは半導体装置は、ＧａＮ及びＡｌＧａＮを含み得る。ＨＥＭＴまたは半導体装置は、第２の半導体材料からゲート電極を絶縁するアルミニウム窒化ケイ素層を含み得る。
【００１８】
オフ状態にあるＨＥＭＴまたは半導体装置において、及び、第２のフィールドプレートのドレイン側端部の近傍におけるヘテロ接合の一部から電荷担体が空乏化するソース・ドレイン間電位差を上回るソース・ドレイン間電位差で、ドレインの近傍におけるヘテロ接合の一部は、ヘテロ接合と第３のフィールドプレートとの間の縦方向の電圧差に起因して空乏化する。
【００１９】
オフ状態にあるＨＥＭＴまたは半導体装置において、ソース及びドレイン電極は、第２の活性層上方に配設され得る。ゲートフィールドプレートは、第２のパッシベーション層上に配設された第１の金属パターンによって画定され得、第１の金属パターンは、ゲート電極全体の上方で横方向に延在する。第２のフィールドプレートは、第３のパッシベーション層上に配設された第２の金属パターンにより画定されたソースフィールドプレートであり得る。第２の金属パターンは、ソース電極に電気的に接続され得、並びに、第１の金属パターン全体の上方で横方向に延在し、及び、ドレイン電極に最も近い第１の金属パターンの端部を越えて第２の距離ぶんさらに延在する。第２の金属パターンの端部は、第２の金属パターンに隣接したドレイン電極の第１の延在部から第３の距離ぶん離され得る。
【００２０】
ＨＥＭＴまたは半導体装置は、第４のパッシベーション層上に配設された第３の金属パターンにより画定されたシールドラップである第２の金属パターン上方に配設された第４のパッシベーション層を含み得る。第３の金属パターンは、ソース電極に電気的に接続され得、及び、第３の金属パターンに隣接したドレイン電極の第２の延在部から第３の距離に第３の金属パターンが端部を有するように、横方向導電チャネルの大部分の上方で横方向に延在し得る。第３の金属パターンとドレイン電極の第２の延在部との間の端部から端部までの距離は、２〜６マイクロメートルであり得る。第４のパッシベーション層の厚さは、０．５〜２マイクロメートルであり得る。第１のドレインバイアスは、閾値を上回る利用可能なゲート振幅の絶対値より約２〜５倍大きなもので得る。第２の距離は、ゲート電極下方の横方向導電チャネルの一部がピンチオフ状態であるときにゲートフィールドプレートにより提供されるゲート端部電界の頭打ちバイアスより大きな第２のドレインバイアスに対して、ゲートフィールドプレートの端部電界への頭打ちを提供するのに十分であり得る。例えば、第２のドレインバイアスは、第１のドレインバイアスより約２．５〜１０倍大きなものであり得る。第２の距離は、少なくとも、横方向導電チャネルがドレイン端に最も近い第２の金属パターンの端部下方で縦方向にピンチオフ状態になる前に、第２の金属パターン下方の横方向空乏延在部が第２の金属パターンの端部に決して達しない程度に、十分に長くあり得る。第１の距離は、１．５〜３．５マイクロメートルであり得る。第２の距離は、２．５〜７．５マイクロメートルであり得、第３の距離は、２〜６マイクロメートルであり得る。ゲート電極とドレイン電極との間の端部から端部までの距離は、８〜２６マイクロメートルであり得る。第３のパッシベーション層の厚さは、０．３５〜０．７５マイクロメートルであり得る。
【図面の簡単な説明】
【００２１】
【図１】図１は、横方向チャネルＨＥＭＴの断面の概略図である。
【図２】図２は、横方向チャネルＨＥＭＴの断面の概略図である。
【図３】図３は、横方向チャネルＨＥＭＴの断面の概略図である。
【図４】図４Ａ、４Ｂは、それぞれ、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電圧及び電界を概略的に表すグラフである。
【図５】図５Ａ、５Ｂは、それぞれ、オン状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電圧及び電界を概略的に表すグラフである。
【図６Ａ】図６Ａ、６Ｂは、それぞれ、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電圧及び電界を概略的に表すグラフである。
【図６Ｂ】同上
【図７】図７は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電界を概略的に表すグラフである。
【図８】図８は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電界を概略的に表すグラフである。
【図９】図９は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのヘテロ接合での電界を概略的に表すグラフである。
【発明を実施するための形態】
【００２２】
図１は、横方向チャネルＨＥＭＴ１００の断面の概略図である。ＨＥＭＴ１００は、互いに接触してヘテロ接合１１５を形成した第１の半導体材料１０５及び第２の半導体材料１１０を含む。半導体材料１０５、１１０の材料の性質に起因して、ヘテロ接合１１５において二次元電子気体１２０が発生する。ＨＥＭＴ１００は、さらに、ソース電極１２５、ドレイン電極１３０、及びゲート電極１３５を含む。ゲート電極１３５の選択的バイアス印加は、ソース電極１２５とドレイン電極１３０との間の伝導率を調節する。
【００２３】
ＨＥＭＴ１００は、さらに、縦方向に層形成されたフィールドプレート構造１３５を含む。図示された実施態様において、フィールドプレート構造１３５は、ゲート接続フィールドプレート１４０とソース接続フィールドプレート１４５とを含む二重フィールドプレート構造である。ゲート接続フィールドプレート１４０は、ゲート電極１３５に電気的に接続されている。ソース接続フィールドプレート１４５は、ソース電極１２５に電気的に接続されている。
【００２４】
図示された実施態様において、ゲート電極１３５、ゲート接続フィールドプレート１４０、及びソース接続フィールドプレート１４５は、各々、略長方形の断面をもつ。ゲート電極１３５は、底部ドレイン側端部１５０を含む。ドレイン側端部１５０は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０であって、第２の半導体材料１１０の上方の縦方向距離ｄ５に配設されている。ドレイン側端部１５０は、第１の絶縁材料層１５５により第２の半導体材料１１０から縦方向に離間されている。ゲート接続フィールドプレート１４０は、底部ドレイン側端部１６０を含む。ドレイン側端部１６０は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０＋ｄ１であって、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６に配設されている。ドレイン側端部１６０は、第１の絶縁材料層１５５と第２の絶縁材料層１６５との両方により第２の半導体材料１１０から縦方向に離間されている。ソース接続フィールドプレート１４５は、底部ドレイン側端部１７０を含む。ドレイン側端部１７０は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０＋ｄ１＋ｄ３であって、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６＋ｄ７に配設されている。ドレイン側端部１７０は、第１の絶縁材料層１５５、第２の絶縁材料層１６５、及び第３の絶縁材料層１７５により、第２の半導体材料１１０から縦方向に離間されている。さらに後述するように、ゲート電極１３５、ゲート接続フィールドプレート１４０及びソース接続フィールドプレート１４５の各々と、ヘテロ接合１１５との間の電界は、特定のバイアス条件の下で、それぞれの端部１５０、１６０、１７０において最も大きい。
【００２５】
ゲート電極１３５は、様々な異なる方法で、ゲート接続フィールドプレート１４０に電気的に接続され得る。図示された実施態様において、ゲート電極１３５とゲート接続フィールドプレート１４０との間の接続部は、断面の外にある。他の実施態様において、ゲート電極１３５及びゲート接続フィールドプレート１４０は、図示された実施態様で見た場合に略Ｌ字断面をもつ単一部材により形成され得る。
【００２６】
ソース電極１２５は、様々な異なる方法で、ソース接続フィールドプレート１４５に電気的に接続され得る。図示された実施態様において、ソース電極１２５は、ソースビア部材１８０によりソース接続フィールドプレート１４５に電気的に接続されている。他の実施態様において、ソース電極１２５は、図示された断面の外でソース接続フィールドプレート１４５に電気的に接続され得る。
【００２７】
図示された実施態様において、ドレイン１３０は、１組のドレインビア部材１８５、１９０に電気的に接続されている。ドレインビア部材１８５、１９０は、第３の絶縁材料層１７５を通って、ソース接続フィールドプレート１４５と同じ縦レベルまで延在し、その結果、ドレイン１３０の延在部として機能する。ビア部材１９０は、ソース接続フィールドプレート１４５と同じ縦レベルにあるので、ソース接続フィールドプレート１４５に最も近い、ドレイン１３０の延在部である。底部ドレイン側端部１７０を含むソース接続フィールドプレート１４５の側部は、同じ縦レベルにおいてドレインビア部材１９０から横方向距離ｄ４に配設されている。いくつかの実施態様において、横方向距離ｄ４は、装置固有の装置寿命の間、装置固有の横方向絶縁破壊電圧を保つのに必要とされる距離以下である。図示された実施態様において、ソース接続フィールドプレート１４５及びドレインビア部材１９０は、第４の絶縁材料層１９５により覆われている。第４の絶縁材料層１９５は、第３の絶縁材料層１７５の上面から距離ｄ８ぶん延在する。
【００２８】
図示された実施態様において、ソース電極１２５及びドレイン電極１３０の両方が、第２の半導体材料１１０の上面に直接載置されており、それと電気的に接触している。必ずこうなるわけではない。例えば、いくつかの実施態様において、ソース電極１２５及び／またはドレイン電極１３０は、第２の半導体材料１１０内まで突き抜けている。いくつかの実施態様において、この突き抜けは、ソース電極１２５及び／またはドレイン電極１３０がヘテロ接合１１５に接触する、または、ヘテロ接合１１５を貫通しさえする程度に十分深い。他の例として、いくつかの実施態様において、１つ以上の侵入型接着剤金属または他の導電性材料が、ソース電極１２５及び／またはドレイン電極１３０と、半導体材料１０５、１１０の一方または両方との間に配設されている。
【００２９】
図示された実施態様において、ゲート電極１３５は、一様な厚さｄ５をもつ単一の電気絶縁層１５５により、第２の半導体材料１１０から電気的に絶縁されている。必ずこうなるわけではない。例えば、他の実施態様において、第２の半導体材料１１０からゲート電極１３５を絶縁するため、複数層が使用され得る。他の例として、第２の半導体材料１１０からゲート電極１３５を絶縁するため、一様でない厚さをもつ単一または複数層が使用され得る。
【００３０】
横方向チャネルＨＥＭＴ１００の様々な特徴は、様々な異なる材料により形成され得る。例えば、第１の半導体材料１０５は、ＧａＮ、ＩｎＮ、Ａｌｎ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎ−ＧａＮであり得る。いくつかの実施態様において、第１の半導体材料１０５は、例えば、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓの１つ以上などの、ヒ素を含有する化合物半導体をさらに含み得る。第２の半導体材料１１０は、例えば、ＡｌＧａＮ、ＧａＮ、ＩｎＮ、Ａｌｎ、ＩｎＧａＮ、ＡｌＩｎ−ＧａＮであり得る。第２の半導体材料１１０は、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓの１つ以上などの、ヒ素を含有する化合物半導体をさらに含み得る。第１および第２の半導体材料１０５、１１０（「活性層」とも呼ばれ得る）の組成は、二次元電子気体１２０がヘテロ接合１１５で形成されるように調整される。例えば、いくつかの実施態様において、第１および第２の半導体材料１０５、１１０の組成は、ヘテロ接合１１５において１０１１〜１０１４ｃｍ−２の、例えば、ヘテロ接合１１５において５ｘ１０１２〜５ｘ１０１３ｃｍ−２または８ｘ１０１２〜１．２ｘ１０１３ｃｍ−２のシート担体密度となるように調整され得る。半導体材料１０５、１１０は、基板の上方に、例えば、窒化ガリウム、ガリウムヒ素、炭化ケイ素、サファイア、シリコン、または他の基板の上方に形成され得る。半導体材料１０５は、このような基板に直接接触するか、または１つ以上の介在層が存在するかのいずれかであり得る。
【００３１】
ソース電極１２５、ドレイン電極１３０、及びゲート電極１３５は、例えば、Ａｌ、Ｎｉ、Ｔｉ、ＴｉＷ、ＴｉＮ、ＴｉＡｕ、ＴｉＡｌＭｏＡｕ、ＴｉＡｌＮｉＡｕ、ＴｉＡｌＰｔＡｕまたは同様のものなどの金属を含む様々な導体から形成され得る。第１の絶縁材料層１５５は、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ジルコニウム（ＺｒＯ２）、窒化アルミニウム（Ａｌｎ）、酸化ハフニウム（ＨｆＯ２）、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、アルミニウム窒化ケイ素（ＡｌＳｉＮ）、または他の適切なゲート誘電体材料を含む、ゲート絶縁体を形成するのに適した様々な誘電体から形成され得る。第２の、第３の、及び第４の絶縁材料層１６５、１７５、１９５は、例えば、窒化ケイ素、シリコン酸化物、酸窒化シリコン、または同様のものを含む様々な誘電体から形成され得る。第１の、第２の、第３の、及び第４の絶縁材料層１５５、１６５、１７５、１９５は、さらに、層１５５、１６５、１７５、１９５の各々が、下方にある第２の半導体材料１１０または層１５５、１６５、１７５のそれぞれにおける表面準位の形成及び／または帯電を阻止または防止するという点で、「パッシベーション層」とも呼ばれ得る。
【００３２】
いくつかの実施態様において、第２の、第３の、及び第４の絶縁材料層１６５、１７５、１９５は、（特定の動作パラメータでの長期動作の後、定常状態に達するように）絶縁材料層１６５、１７５、１９５における面積あたりの電荷欠陥数がヘテロ接合におけるシート担体密度未満であるように調整された、質及び組成をもつ。言い換えると、絶縁材料層１６５、１７５、１９５の各々の三次元欠陥密度と、その層のそれぞれの厚さとの積の合計が、ヘテロ接合１１５における（二次元）シート担体密度未満である。例えば、いくつかの実施態様において、絶縁材料層１６５、１７５、１９５における面積あたりの電荷欠陥数は、ヘテロ接合１１５におけるシート担体密度の２０％未満、または１０％未満である。いくつかの実施態様において、本明細書に記載されるＨＥＭＴ１００及び他のＨＥＭＴは、中間層、例えば、Ａｌｎ中間層を含む。
【００３３】
ソース電極１２５は、ドレイン電極１３０からｄ２からの横方向距離に配設されている。いくつかの実施態様において、横方向距離ｄ２は、５〜５０マイクロメートル、例えば、９〜３０マイクロメートルである。いくつかの実施態様において、横方向距離ｄ１は、１〜５マイクロメートル、例えば、１．５〜３．５マイクロメートルである。いくつかの実施態様において、第３の絶縁材料層１７５の厚さは、０．２〜１マイクロメートル、例えば、０．３５〜０．７５マイクロメートルである。いくつかの実施態様において、横方向距離ｄ４は、１〜８マイクロメートル、例えば、２〜６マイクロメートルである。いくつかの実施態様において、第４の絶縁材料層１９５の厚さは、０．４〜３マイクロメートル、例えば、０．５〜２マイクロメートルである。いくつかの実施態様において、横方向距離ｄ３は、１〜１０マイクロメートル、例えば、２．５〜７．５マイクロメートルである。
【００３４】
図２は、横方向チャネルＨＥＭＴ２００の断面の概略図である。半導体材料１０５、１１０、電極１２５、１３０、１３５、及びビア部材１８０、１８５、１９０に加えて、ＨＥＭＴ２００は、縦方向に層形成されたフィールドプレート構造２０５を含む。フィールドプレート構造２０５は、ゲート接続フィールドプレート１４０及びソース接続フィールドプレート１４５だけでなく、第２のソース接続プレート２１０も含む三重フィールドプレート構造である。第２のソース接続プレート２１０は、ソース電極１２５に電気的に接続されている。第２のソース接続プレート２１０は、ゲート電極１３５、ゲートフィールドプレート１４０、及びソース接続フィールドプレート１４５を覆う。
【００３５】
いくつかの実施態様において、第２のソース接続プレート２１０は、いわゆる「シールドラップ」として機能する。前述のとおり、いくつかのＨＥＭＴは、高動作中の周辺環境との表面電荷の交換に少なくとも部分的に起因して発生すると考えられる寄生ｄｃ−ｒｆ分散の影響を受ける。特に、表面準位が、比較的遅い応答時間で帯電及び放電し、ＨＥＭＴの高周波動作が、影響を受ける。金属シールドラップは、表面準位のシールドを改善すること、及び、表面電荷の交換を防ぐことにより、これらの効果を緩和または除去し得る。いくつかの実施態様において、第２のソース接続プレート２１０は、ＨＥＭＴ２００における電界、例えば、ヘテロ接合１１５と、例えば、ソース接続フィールドプレート１４５の底部ドレイン側端部１７０またはゲート接続フィールドプレート３１０の底部ドレイン側端部３２０との間（図３）の電界のピーク値を低減させるフィールドプレートとして機能する。さらに後述するように、いくつかの実施態様において、第２のソース接続プレート２１０は、さらに、ヘテロ接合１１５の電荷担体を空乏化するように機能する。いくつかの実施態様において、第２のソース接続プレート２１０は、複数の機能を果たし、すなわち、２つ以上のシールドラップとして、フィールドプレートとして、及びヘテロ接合１１５を空乏化するように、機能する。任意の装置における第２のソース接続プレート２１０の特定の機能は、任意のいくつかの様々な幾何学的パラメータ、材料パラメータ、及び動作パラメータの関数となる。ソース接続プレート２１０で１つ以上の役割を実行する可能性があるので、本明細書において、ソース接続プレート２１０は、単に「ソース接続プレート」と呼ばれる。
【００３６】
図示された実施態様において、第２のソース接続プレート２１０は、略長方形の断面をもつ。第２のソース接続プレート２１０は、底部ドレイン側端部２２０を含む。ドレイン側端部２２０は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０＋ｄ１＋ｄ３＋ｄ１１であって、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６＋ｄ７＋ｄ８に配設されている。いくつかの実施態様において、横方向距離ｄ０＋ｄ１＋ｄ３＋ｄ１１は、縦方向距離ｄ５＋ｄ６＋ｄ７＋ｄ８の２倍以上である。例えば、横方向距離ｄ０＋ｄ１＋ｄ３＋ｄ１１は、ｄ５＋ｄ６＋ｄ７＋ｄ８の３倍以上であり得る。ドレイン側端部２２０は、第１の絶縁材料層１５５、第２の絶縁材料層１６５、第３の絶縁材料層１７５、及び第４の絶縁材料層１９５により、第２の半導体材料１１０から縦方向に離間されている。さらに後述するように、第２のソース接続プレート２１０とヘテロ接合１１５との間の電界は、特定のバイアス条件の下で、底部ドレイン側端部２２０において最も大きい。
【００３７】
第２のソース接続プレート２１０は、様々な異なる方法でソース電極１２５に電気的に接続され得る。図示された実施態様において、ソース電極１２５は、ソースビア部材２２５により第２のソース接続プレート２１０に電気的に接続されている。他の実施態様において、ソース電極１２５は、図示された断面の外で第２のソース接続プレート２１０に電気的に接続され得る。
【００３８】
図示された実施態様において、ドレイン１３０は、ビア部材１８５、１９０を経由して他のドレインビア部材２３０に電気的に接続されている。ドレインビア部材２３０は、第４の絶縁材料層１９５を通って、第２のソース接続プレート２１０と同じ縦レベルまで延在し、その結果、ドレイン１３０の延在部として機能する。ビア部材２３０は、第２のソース接続プレート２１０と同じ縦レベルにあるので、第２のソース接続プレート２１０に最も近いドレイン１３０の延在部である。底部ドレイン側端部２２０を含む第２のソース接続プレート２１０の側部は、同じ縦レベルにおいてドレインビア部材２３０から横方向距離ｄ９ぶん離間して配設されている。図示された実施態様において、第２のソース接続プレート２１０及びドレインビア部材２３０は、第５の絶縁材料層２４５により覆われている。第５の絶縁材料層２４５は、第４の絶縁材料層１９５の上面から距離ｄ１０ぶん延在する。
【００３９】
いくつかの実施態様において、ｄ１＋ｄ３＋ｄ４は、５〜３５マイクロメートル、例えば、８〜２６マイクロメートルである。いくつかの実施態様において、横方向距離ｄ９は、１〜１０マイクロメートル、例えば、２〜６マイクロメートルである。いくつかの実施態様において、第２の、第３の、第４の、及び第５の絶縁材料層１６５、１７５、１９５、２４５は、（特定の動作パラメータでの長期動作の後、定常状態に達するように）絶縁材料層１６５、１７５、１９５、２４５における面積あたりの電荷欠陥数がヘテロ接合におけるシート担体密度未満であるように調整された、質及び組成をもつ。言い換えると、絶縁材料層１６５、１７５、１９５、２４５の各々の三次元欠陥密度とその層のそれぞれの厚さとの積の合計が、（二次元）ヘテロ接合１１５におけるシート担体密度未満である。例えば、いくつかの実施態様において、絶縁材料層１６５、１７５、１９５、２４５における面積あたりの電荷欠陥数は、ヘテロ接合１１５におけるシート担体密度の２０％未満、例えば、１０％未満である。
【００４０】
図３は、横方向チャネルＨＥＭＴ３００の断面の概略図である。半導体材料１０５、１１０、電極１２５、１３０、１３５、及びビア部材１８０、１８５、１９０、２２５、２３０に加えて、ＨＥＭＴ３００は、縦方向に層形成されたフィールドプレート構造３０５を含む。フィールドプレート構造２０５は、ゲート接続フィールドプレート１４０及び第２のソース接続プレート２１０だけでなく、第２のゲート接続フィールドプレート３１０も含む三重フィールドプレート構造である。第２のゲート接続フィールドプレート３１０は、ゲート電極１３５に電気的に接続されている。
【００４１】
図示された実施態様において、第２のゲート接続フィールドプレート３１０は、略長方形の断面をもつ。第２のゲート接続フィールドプレート３１０は、底部ドレイン側端部３２０を含む。ドレイン側端部３２０は、ソース電極１２５の側部からドレイン電極１３０に向けて横方向距離ｄ０＋ｄ１＋ｄ３であって、第２の半導体材料１１０の上方の縦方向距離ｄ５＋ｄ６＋ｄ７に配設されている。ドレイン側端部３２０は、第１の絶縁材料層１５５、第２の絶縁材料層１６５、及び第３の絶縁材料層１７５により、第２の半導体材料１１０から縦方向に離間されている。さらに後述するように、第２の接続フィールドプレート３１０とヘテロ接合１１５との間の電界は、特定のバイアス条件の下で、底部ドレイン側端部３２０において最も大きい。
【００４２】
第２のゲート接続フィールドプレート３１０は、様々な異なる方法で、ゲート電極１３５に電気的に接続され得る。図示された実施態様において、第２のゲート接続フィールドプレート３１０は、ゲートビア部材３２５によりゲート接続フィールドプレート１４０に電気的に接続されている。さらに、ゲート接続フィールドプレート１４０は、図示された断面の外でゲート１２５に接続されている。他の実施態様において、第２のゲート接続フィールドプレート３１０は、図示された断面の外でゲート接続フィールドプレート１４０に電気的に接続され得、及び／または、ゲート電極１３５とゲート接続フィールドプレート１４０とが、図示された断面内で接続され得る。
【００４３】
動作時、ＨＥＭＴ１００、２００、３００などのＨＥＭＴは、それぞれのゲート電極１３５にバイアスを印加することにより、オン状態とオフ状態との間で切り替えられる。一般的に、ＨＥＭＴ１００、２００、３００は、ゲート・ソース間電位差がゼロであるときに導通するデプレッション型装置である。デプレッション型装置をオフ状態に切り替えるため、ゲートが、ソースに対して負にバイアスされる。多くの用途において、例えば、ＨＥＭＴの電力損失が望ましくない程に大きくならない程度に、及び／または、ＨＥＭＴが過度に高温にならない程度に、実用上、ＨＥＭＴのオン抵抗が低いことが望ましい。ＨＥＭＴのオン抵抗を低減させるため、一般に、ソースに対してゲートが正にバイアスされる。
【００４４】
実際には、理論的には過度に大きなゲート・ソース間電位差が、例えば、ＨＥＭＴのオン抵抗をさらに低減させるなどのいくつかの有益な効果をもつとしても、そのような過度に大きなゲート・ソース間電位差を印加することは不可能である。特に、ゲート・ソース間電位差は、ＨＥＭＴの幾何学的パラメータ、材料パラメータ、及び動作パラメータの相互作用により制約される。例えば、過剰なゲート・ソース間電位差は、特定の厚さ及び密度を有する介在材料の劣化及び／または絶縁破壊、第２の半導体層１１０への電子の漏出及び第２の半導体層１１０における捕獲、並びに、第１の絶縁材料層１５５におけるホットエレクトロンの捕獲をもたらし得る。この理由により、ゲート・ソース間電位差の動作範囲は、ある範囲の温度及び他の動作パラメータで、所与の装置に対するある範囲の値に制限される。このゲート・ソース間電位差の動作範囲は、利用可能なゲート振幅と呼ばれる。多くのＧａＮ  ＨＥＭＴ装置において、１桁ボルト〜１０ボルト台の大きさの電位差が、ゲート・ソース間に印加される。従って、利用可能なゲート振幅は、一般的に、おおよそ１０ボルト台である。例えば、いくつかのＧａＮ  ＨＥＭＴ装置において、利用可能なゲート振幅は、３０ボルト以下、例えば、２０ボルト以下である。デプレッション型ＨＥＭＴにおいて、利用可能なゲート振幅は、負のオフ状態の小さい方の閾値から、正の上限までの範囲である。ゲート・ソース間電位差がゼロであるときにオフ状態にあるエンハンスメント型装置において、利用可能なゲート振幅は、ゼロ電位差である小さい方の閾値から、最大で、正の値である上限までの範囲をとり得る。
【００４５】
対称的に、多くの電力スイッチング用途において、ＨＥＭＴのソース・ドレイン間電位差ΔＶＳＤは、おおよそ１００ボルト台、例えば、５００ＶＤＣを上回る、例えば、約６５０ＶＤＣであり得る。このような用途において、印加ゲート振幅がおおよそ１０ボルト台である場合、ソース・ドレイン間電位差の大きさΔＶＳＤとソース・ゲート間電位差の大きさΔＶＳＧとの両方が、ゲート・ソース間電位差の大きさより著しく大きい。これを考慮すると、以下のグラフの概略的な表示は、（現実の装置において）差が存在することになるという事実にもかかわらず、交換可能な端部１７０、３２０である。
【００４６】
図４Ａ、４Ｂは、それぞれ、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間における、ヘテロ接合での電圧及び電界を概略的に表すグラフ４０５、４１０である。ＨＥＭＴの実施態様は、少なくとも二重フィールドプレート構造（例えば、図１）、または、三重以上のフィールドプレート構造（例えば、図２、３）を含む。グラフ４０５、４１０は、電圧及び電界が、限定はされないが、幾何学的パラメータ（例えば、ＨＥＭＴの特徴の数、寸法、及び構成を含む）、材料パラメータ（例えば、材料の誘電率、材料密度、仕事関数、ドーパント濃度、欠陥濃度、表面準位組成、及び表面準位濃度を含む）、並びに、動作パラメータ（例えば、温度、ゲート電圧、及びソース−ドレイン電圧を含む）を含む種々のパラメータの関数であるという点で、非常に概略的な図であることが理解される。さらに、たとえ単一の装置の場合であっても、このようなパラメータは、経時的に、例えば、装置が老朽化するのに伴って、または、動作状態が変化するのに伴って、変化し得る。従って、線の傾き、ピークの大きさ、ピークの数、及び、他の特性は、例えば、特定の装置及び動作条件に応じて異なることとなる。従って、グラフ４０５、４１０は、規範的で例示的な目的のための概略図と解釈されるべきである。
【００４７】
グラフ４０５は、軸４１０及び横座標４１５を含む。軸４１０に沿った縦方向位置は、電圧を表す。横座標４１５に沿った横位置は、ソース・ドレイン間における、ＨＥＭＴのヘテロ接合に沿った横位置を表す。グラフ４２０は、軸４２５及び横座標４３０を含む。軸４２５に沿った縦方向位置は、電界の大きさを表す。横座標４３０に沿った横位置は、ソース・ドレイン間における、ＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標４１５、４３０に沿った横位置は、例示を目的として、ＨＥＭＴ１００、２００、３００（図１、２、３）の端部１５０、１６０、１７０、３２０に対応する。
【００４８】
示されたパラメータの下において、ヘテロ接合は、ソースの近傍４２０で実質的に導電性であり、及び、ソース電圧ＶＳに略等しい電圧であることが観測される。そのため、ソースの近傍４２０の電界は、約ゼロである。（ヘテロ接合から電荷担体を局所的に空乏化するようにゲートがバイアスされる）示されたバイアス条件下で、ヘテロ接合の単位長さあたりの電気インピーダンスが、ゲートの近傍で増加し、及び、ゲートの底部ドレイン側端部１５０のほぼ直下で局大値に達する。ゲートの底部ドレイン側端部１５０の近傍での、電荷担体の局所的な空乏化が、電圧変化４２５及び電界の局大値４３０を発生させる。
【００４９】
ゲートによるヘテロ接合からの電荷担体の空乏化は、ドレインに向かって低減する。そのため、単位長さあたりの電位の変化とヘテロ接合の電界との両方が減少する。しかし、（ゲート接続フィールドプレートがさらに配設され、及び、ヘテロ接合から電荷担体を局所的に空乏化するようにバイアスされる）例示的なパラメータの下で、ヘテロ接合の単位長さあたりの電気インピーダンスが、同様に増加し、及び、ゲート接続フィールドプレートの底部ドレイン側端部１６０のほぼ直下で局大値に達する。ゲート接続フィールドプレートの近傍での電気インピーダンスの増加は、単位長さあたりの電圧における比較的大きな変化４３５と、電界の局大値４４０とをもたらす。
【００５０】
ゲート接続フィールドプレートによるヘテロ接合からの電荷担体の空乏化も、ドレインに向かって低減する。そのため、単位長さあたりの電位の変化と、ヘテロ接合の電界との両方が減少する。しかし、（ソース接続フィールドプレートがさらに配設されて、ヘテロ接合から電荷担体を局所的に空乏化するようにバイアスされる）例示的なパラメータの下で、ヘテロ接合の単位長さあたりの電気インピーダンスは、同様に増加し、及びソース接続フィールドプレート１４５の底部ドレイン側端部１７０またはゲート接続フィールドプレート３１０の底部ドレイン側端部３２０のほぼ直下で局大値に達する。ソース接続フィールドプレートの近傍での電気インピーダンスの増加は、単位長さあたりの電圧の比較的大きな変化４４５と、電界の局大値４５０とをもたらす。
【００５１】
例示的なパラメータの下において、ソース接続フィールドプレートによるヘテロ接合からの電荷担体の空乏化も、ドレインに向かって低減する。ヘテロ接合は、ドレインの近傍４５５で実質的に導電性になり、及びドレイン電圧ＶＤに略等しい電圧であることが観測される。そのため、ドレインの近傍４５５の電界は、約ゼロである。全ソース・ドレイン間電位差ΔＶＳＤが、ヘテロ接合の横方向長さにわたってサポートされ、ＨＥＭＴがオフ（非導電性）状態である。前述のとおり、図４Ａ、４Ｂは、規範的で例示的な目的のための概略図である。他の動作条件下での他のＨＥＭＴが、追加的またはより少ないピーク、異なる傾きのピーク、及び様々なピークのピーク、並びに、他の特性をもつことを含む他の方法で、ソース・ドレイン間電位差ΔＶＳＤをサポートし得る。
【００５２】
図５Ａ、５Ｂは、それぞれ、オン状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間での、ヘテロ接合での電圧及び電界を概略的に表すグラフ５０５、５１０である。ＨＥＭＴの実施態様は、二重フィールドプレート構造（例えば、図１）、または三重以上のフィールドプレート構造（例えば、図２、３）を含み得る。グラフ５０５、５１０も概略図であり、電圧及び電界は、種々のパラメータの関数であり、並びに、このようなパラメータは、経時的に変化してよい。
【００５３】
グラフ５０５は、軸５１０及び横座標５１５を含む。軸５１０に沿った縦方向位置は、電圧を表す。横座標５１５に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。グラフ５２０は、軸５２５及び横座標５３０を含む。軸５２５に沿った縦方向位置は、電界の大きさを表す。横座標５３０に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標５１５、５３０に沿った横位置は、例示を目的として、ＨＥＭＴ１００、２００、３００（図１、２、３）の端部１５０、１６０、１７０、３２０に対応する。
【００５４】
示された幾何学的パラメータ、材料パラメータ、及び動作パラメータ下でのオン状態において、ヘテロ接合は、導電性であり、ソース及びドレインは、実質的に同じ電圧である。しかし、示されたパラメータの下であっても、ヘテロ接合は、有限の非ゼロの抵抗をもち、ソース電圧及びドレイン電圧は、同一ではない。ヘテロ接合がチャネルの全長にわたって理想的に一様な抵抗率をもつのであれば妥当であるように、例示を目的として、電圧５３５は、わずかだが一様に立ち上がる傾きと、最小だが一様な非ゼロ値の電界５４０とをもって表示される。必ずこうなるわけではない。例えば、ヘテロ接合の有限の抵抗率は、導電性であるとしても、接触電位差、担体密度、欠陥密度、及び／または他のパラメータの局所的な違いに起因して、横位置に応じて様々であってもよい。
【００５５】
他の例として、例えば、ヘテロ接合における担体数が、理想的な導体により導通されることとなる電流と比べて比較的少ない場合、ヘテロ接合における電流は、特定の幾何学的パラメータ、材料パラメータ、及び動作パラメータの下で限定された空間電荷になり得る。比較的大きなソース・ドレイン間電位差ΔＶＳＤ及び電界が生じ得る。例えば、特定のパラメータの下において、所与のドレイン電流レベルに対し、ニー電圧以上（ΔＶＳＤ≧Ｖｋｎｅｅ）で、比較的大きな電界が、ゲート電極の下方でドレインに向けて非空乏領域からさえも横方向に延在する。
【００５６】
いくつかの実施態様において、距離ｄ３（ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０からドレインに向かうフィールドプレート１４５、３１０の横方向の延在部を特徴付ける）は、ドレインに向かうこの比較的大きな電界の横方向の広がり未満である。フィールドプレート１４５、３１０の横方向延在部に対するこのような限定は、フィールドプレート１４５、３１０とヘテロ接合１１５との間に発生する電界を低減し得る。特に、ソース接続フィールドプレート１４５については、全ソース・ドレイン間電位差ΔＶＳＤが、長さｄ３に沿った第１の絶縁材料層１５５、第２の絶縁材料層１６５、及び第３の絶縁材料層１７５の部分の全体でサポートされるわけではないこととなる。ゲート接続フィールドプレート３１０については、全ゲート・ドレイン間電位差は、長さｄ３に沿った第１の絶縁材料層１５５、第２の絶縁材料層１６５、及び第３の絶縁材料層１７５の部分の全体でサポートされるわけではないこととなる。この領域における電界を低減させることにより、ＨＥＭＴの絶縁破壊電圧と寿命とが、改善され得る。
【００５７】
従って、前述のとおり、図５Ａ、５Ｂも、規範的で例示的な目的のための概略図である。軸５１０に沿った電圧５３５の縦方向位置は、ＨＥＭＴの配置、例えば、ＨＥＭＴが負荷の高い側に配置されるか低い側に配置されるかに応じて決まることとなる。
【００５８】
図６Ａ、６Ｂは、それぞれ、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位ＶＤ１、ＶＤ２、ＶＤ３、ＶＤ４の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電圧及び電界を概略的に表すグラフ６０５、６２０である。グラフ６０５、６２０は、規範的で例示的な目的のために示された、非常に概略的な図である。ＨＥＭＴの実施態様は、二重フィールドプレート構造（例えば、図１）、または三重以上のフィールドプレート構造（例えば、図２、３）を含み得る。
【００５９】
グラフ６０５は、軸６１０及び横座標６１５を含む。軸６１０に沿った縦方向位置は、電圧を表す。横座標６１５に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。グラフ６２０は、軸６２５及び横座標６３０を含む。軸６２５に沿った縦方向位置は、電界の大きさを表す。横座標６３０に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標６１５、６３０に沿った横位置は、例示を目的として、ＨＥＭＴ１００、２００、３００（図１、２、３）の端部１５０、１６０、１７０、３２０に対応する。
【００６０】
オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔＶＳＤがサポートされる。しかし、ＨＥＭＴの幾何学的パラメータ、材料パラメータ、及び動作パラメータに応じて、電荷担体の局所的な空乏化の程度が異なり得る。これに対応して、ソース・ドレイン間電位差ΔＶＳＤが変化するので、底部ドレイン側端部１５０の近傍での電圧変化４２５及び局大値４３０、底部ドレイン側端部１６０の近傍での電圧変化４３５及び局大値４４０、並びに、底部ドレイン側端部１７０、３２０の近傍での電圧変化４４５及び局大値４５０も異なり得る。
【００６１】
グラフ６０５、６２０は、非常に概略的な図であるが、ゲート１３５の底部ドレイン側端部１５０の近傍での電界の局大値４３０は、グラフ６２０に表示されたより大きなソース・ドレイン間電位差ΔＶＳＤで、飽和し始めることに留意されたい。言い換えると、比較的小さなソース・ドレイン間電位差ΔＶＳＤで（例えば、ＶＤ１未満及びＶＤ１とＶＤ２との間のドレイン電圧で）、ソース・ドレイン間電位差ΔＶＳＤの増加は、また、ゲート１３５の底部ドレイン側端部１５０の近傍での電界の局大値４３０の増加をもたらす。対称的に、比較的大きなソース・ドレイン間電位差ΔＶＳＤ（例えば、ＶＤ３とＶＤ４との間のドレイン電圧）において、ソース・ドレイン間電位差ΔＶＳＤの増加が、ゲート１３５の底部ドレイン側端部１５０の近傍での電界の局大値４３０において、より小さな増加または増加しないことさえもたらす。ドレイン電位の増加に伴う電界の局大値４３０における漸増的な変化のこの飽和または「頭打ち」は、ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電荷担体の完全な空乏化に対応する。
【００６２】
いくつかの実施態様において、例えば、摂氏１５０度の室温内、または摂氏１２５度の室温内の一般的な動作条件でゲート端部電界の漸増が頭打ちとなるように、ＨＥＭＴの幾何学的性質及び材料の性質が調整され得る。例えば、ゲート振幅の絶対値より大きな、ソースに対するドレイン電位で、ゲート端部電界の漸増が頭打ちとなるように、ＨＥＭＴの幾何学的性質及び材料の性質が調整され得る。従って、ゲート振幅を規定する幾何学的性質及び材料の性質の少なくともいくつかは、ゲート端部電界の漸増の頭打ちに関連し、それ自体が、その同じ幾何学的性質及び材料の性質の少なくともいくつかの相互作用によって部分的に規定される。この方法で幾何学的性質及び材料の性質を調整することにより、ゲート１３５のドレイン側端部１５０の近傍のチャネルにおける最大の電界が制限され得、従って、半導体材料１０５及び／または１１０における中央深くのイオン化を低減または防止する。これは、関連する分散または崩壊効果を低減または防止さえもたらし、及び、半導体材料１０５及び／または１１０においてなだれ降伏が発生する可能性を低減または除去する。
【００６３】
他の例として、いくつかの実施態様において、ＨＥＭＴの幾何学的性質及び材料の性質は、ゲート振幅の絶対値の２倍より大きな、ソースに対するドレイン電位、例えば、ゲート振幅の絶対値の２〜５倍またはゲート振幅の絶対値の３〜４倍において、その同じ動作条件の場合におけるゲート端部電界の漸増が頭打ちとなるように調整され得る。このような幾何学的性質及び材料の性質をこの方法で調整することにより、上記の利益が、さらに達成されやすい。
【００６４】
図７は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位ＶＤ４、ＶＤ５、ＶＤ６、ＶＤ７の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間におけるヘテロ接合での電界を概略的に表すグラフ７２０である。グラフ７２０は、規範的で例示的な目的のために示された非常に概略的な図である。ＨＥＭＴの実施態様は、二重フィールドプレート構造（例えば、図１）、または三重以上のフィールドプレート構造（例えば、図２、３）を含み得る。
【００６５】
グラフ７２０は、軸７２５及び横座標７３０を含む。軸７２５に沿った縦方向位置は、電界の大きさを表す。横座標７３０に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標７３０に沿った横位置は、例示を目的として、ＨＥＭＴ１００、２００、３００（図１、２、３）の端部１５０、１６０、１７０、３２０に対応する。
【００６６】
オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔＶＳＤがサポートされる。しかし、ＨＥＭＴの幾何学的パラメータ、材料パラメータ、及び動作パラメータに応じて、電荷担体の局所的な空乏化の程度が異なり得る。
【００６７】
グラフ７２０は、非常に概略的な図であるが、次のことに留意されたい：
−ゲート１３５の底部ドレイン側端部１５０の近傍での電界の局大値４３０は、図示されたソース・ドレイン間電位差ΔＶＳＤのすべてにおいて飽和する。及び
−ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電界の局大値４４０は、グラフ７２０に示された、より大きなソース・ドレイン間電位差ΔＶＳＤで飽和し始める。
【００６８】
言い換えると、比較的小さなソース・ドレイン間電位差ΔＶＳＤで（例えば、ＶＤ４未満及びＶＤ４とＶＤ５との間のドレイン電圧で）、ソース・ドレイン間電位差ΔＶＳＤの増加は、また、ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電界の局大値４４０の増加をもたらす。対称的に、比較的大きなソース・ドレイン間電位差ΔＶＳＤで（例えば、ＶＤ６とＶＤ７との間のドレイン電圧で）、ソース・ドレイン間電位差ΔＶＳＤの増加が、ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電界の局大値４４０のより小さな増加または増加しないことをもたらす。ドレイン電位の増加に伴う電界の局大値４４０における漸増的な変化のこの飽和または「頭打ち」は、底部ドレイン側端部１７０、３２０のそれぞれの近傍での電荷担体の完全な空乏化に対応する。
【００６９】
いくつかの実施態様において、一般的な動作条件、例えば、摂氏１５０度の室温内、または摂氏１２５度の室温内で、ゲート端部電界の漸増が頭打ちとなるように、ＨＥＭＴの幾何学的性質及び材料の性質（距離ｄ３を含む）が調整され得る。例えば、ゲート端部電界の漸増が頭打ちとなるドレイン電位より大きなドレイン電位においてゲート接続フィールドプレートの漸増が頭打ちとなるように、ＨＥＭＴの幾何学的性質及び材料の性質（距離ｄ３を含む）が調整され得る。例えば、この電位差は、ゲート端部電界の漸増が頭打ちとなるドレイン電位の２倍より大きな電位差、例えば、ゲート端部電界の漸増が頭打ちとなるドレイン電位の３〜５倍の電位差であり得る。従って、ゲート端部電界の漸増の頭打ちを規定する幾何学的性質及び材料の性質の少なくともいくつかが、ゲート接続フィールドプレートの漸増の頭打ちに関連し、それ自体が、その同じ幾何学的性質及び材料の性質の少なくともいくつかの相互作用によって部分的に規定される。幾何学的性質及び材料の性質をこの方法で調整することにより、ゲート接続フィールドプレート１４０のドレイン側端部１６０の近傍のチャネルにおける最大の電界が制限され得、従って、半導体材料１０５及び／または１１０における中央深くのイオン化を低減または防止する。これは、関連する分散または崩壊効果を低減または防止さえもたらし、半導体材料１０５及び／または１１０においてなだれ降伏が発生する可能性を低減または除去する。
【００７０】
他の例として、いくつかの実施態様において、ゲート端部電界の漸増が頭打ちとなるドレイン電位の２．５倍より大きな、例えば、ゲート端部電界の漸増が頭打ちとなるドレイン電位の５倍、または、ゲート端部電界の漸増が頭打ちとなるドレイン電位の１０倍にもなる、ソースに対するドレイン電位で、ゲート接続フィールドプレートの漸増が頭打ちとなるように、ＨＥＭＴの幾何学的性質及び材料の性質（距離ｄ３を含む）が調整され得る。幾何学的性質及び材料の性質をこの方法で調整することにより、上記の利益がさらに達成されやすい。
【００７１】
図８は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位ＶＤ４、ＶＤ５、ＶＤ６、ＶＤ７の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間における、ヘテロ接合での電界を概略的に表すグラフ８２０である。グラフ７２０は、規範的で例示的な目的のために示された、非常に概略的な図である。ＨＥＭＴの実施態様は、二重フィールドプレート構造（例えば、図１）、または三重以上のフィールドプレート構造（例えば、図２、３）を含み得る。
【００７２】
グラフ８２０は、軸８２５及び横座標８３０を含む。軸８２５に沿った縦方向位置は、電界の大きさを表す。横座標８３０に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標８３０に沿った横位置は、例示を目的として、ＨＥＭＴ１００、２００、３００（図１、２、３）の端部１５０、１６０、１７０、３２０に対応する。
【００７３】
オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔＶＳＤがサポートされる。しかし、グラフ８２０は、非常に概略的な図であるが、より大きなソース・ドレイン間電位差ΔＶＳＤにおいてゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電界の局大値４４０が飽和し始めるまで、ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０からドレインに向かって横方向に延在する電界が、底部ドレイン側端部１７０、３２０からソースに向けて横方向に延在する電界に達しないことに留意されたい。言い換えると、比較的小さなソース・ドレイン間電位差ΔＶＳＤで（例えば、ＶＤ４未満、及びＶＤ４とＶＤ５との間のドレイン電圧で）、ヘテロ接合の一部８０５が実質的に導電性のまま残り、及び、一部８０５における電界が約ゼロである。対称的に、比較的大きなソース・ドレイン間電位差ΔＶＳＤで（例えば、ＶＤ６とＶＤ７との間の、及びＶＤ７より大きなドレイン電圧で）、ドレイン側端部１６０及びドレイン側端部１７０、３２０の重なりから発生する局所的な空乏化（及び、付随する電界）、並びに、一部８０５の伝導率が低減される。
【００７４】
（一般的な動作条件の場合において）ゲート接続フィールドプレート１４０の底部ドレイン側端部１６０の近傍での電界の局大値４４０が飽和し始めるまで、ヘテロ接合の一部８０５が、ソース・ドレイン間電位差ΔＶＳＤの増加に伴って、実質的に導電性のまま残るように、ＨＥＭＴの幾何学的性質及び材料の性質（距離ｄ３を含む）が調整され得る。このような動作条件の一例は、例えば、摂氏１５０度の室温内、または摂氏１２５度の室温内である。幾何学的性質及び材料の性質を調整することにより、ゲート接続フィールドプレート１４０のドレイン側端部１６０の近傍でのチャネルにおける最大の電界は、制限され得、従って、半導体材料１０５及び／または１１０における中央深くのイオン化を低減または防止する。
【００７５】
図９は、固定のソース及びゲート電位の場合であって、様々な異なる別個のドレイン電位の場合についての、オフ状態にあるいくつかの実施態様のＨＥＭＴのソース・ドレイン間における、ヘテロ接合での電界を概略的に表すグラフ９２０である。グラフ９２０は、規範的で例示的な目的のために示された、非常に概略的な図である。ＨＥＭＴの実施態様は、三重以上のフィールドプレート構造（例えば、図２、３）を含む。
【００７６】
グラフ９２０は、軸９２５及び横座標９３０を含む。軸９２５に沿った縦方向位置は、電界の大きさを表す。横座標９３０に沿った横位置は、ソース・ドレイン間でのＨＥＭＴのヘテロ接合に沿った横位置を表す。横座標９３０に沿った横位置は、例示を目的として、ＨＥＭＴ２００、３００（図２、３）の端部１５０、１６０、１７０、３２０、２２０に対応する。
【００７７】
オフ状態において、ヘテロ接合の横方向長さの全体にわたって、ソース・ドレイン間電位差ΔＶＳＤがサポートされる。例示的なパラメータの下において、第２のソース接続プレート２１０の底部ドレイン側端部２２０は、さらに、ヘテロ接合から電荷担体を空乏化し、及びドレインの近傍４５５で電界を発生させる。従って、（一般的な動作条件の場合において）ヘテロ接合と第２のソース接続プレート２１０との間の縦方向の電圧差に起因して、ドレインの近傍４５５のヘテロ接合の一部が空乏化するように、ＨＥＭＴの幾何学的性質及び材料の性質が調整され得る。このような動作条件の一例は、例えば、摂氏１５０度の室温内、または摂氏１２５度の室温内である。
【００７８】
幾何学的性質及び材料の性質をこの方法で調整することにより、装置がオフ状態にある間に、ヘテロ接合と第２のソース接続プレート２１０との間の電位差が、及び、その結果として電界が、低減し得る。特に、ソース・ドレイン間電位差ΔＶＳＤの一部が、ドレインの近傍４５５でヘテロ接合１１５に沿って減少するので、全ソース・ドレイン間電位差ΔＶＳＤが、第２のソース接続プレート２１０と第２のソース接続プレート２１０の下方にあるヘテロ接合１１５の一部との間に印加されるわけではない。その代わり、例えば、介在する絶縁材料（単数または複数）への電荷注入の可能性及び／または絶縁破壊を低減させるような、より小さな電位差が存在する。
【００７９】
いくつかの実施態様において、ＨＥＭＴは、少なくとも短期間にわたって、ヘテロ接合と第２のソース接続プレート２１０との間で、少なくとも最大の指定されたソース・ドレイン間電位差ΔＶＳＤで動作するように調整される幾何学的性質及び材料の性質をもつ。特に、ＨＥＭＴが、オフ状態において、それらの動作寿命の比較的大きなパーセントを消費する可能性があるが、切り替え中、最大の動作上のソース・ドレイン間電位差ΔＶＳＤに近い電位が、過渡的にヘテロ接合と第２のソース接続プレート２１０との間に現れる。どのような理論にも縛られる意図はないが、ヘテロ接合での空乏化及び（再）蓄積過程は、ヘテロ接合の横方向長さの全体に沿って一様には発生しない可能性があると考えられる。例えば、オフ状態とオン状態との間の切り替えの場面において、ドレインの近傍４５５のヘテロ接合１１５の一部が、ヘテロ接合１１５の他の部分より高速に電荷を（再）蓄積し得る。この場合、ヘテロ接合１１５の他の部分より前に、ドレインの近傍４５５のヘテロ接合が導電性になり得る。この過渡状態の間、ドレイン電圧ＶＤは、近傍４５５内に広がり得、及び、全ソース・ドレイン間電位差ΔＶＳＤが、第２のソース接続プレート２１０とヘテロ接合１１５のうちの下方にある部分との間でサポートされることとなる。
【００８０】
いくつかの実施態様が説明されてきた。しかし、様々な変更が適用されることが理解される。例えば、図示された実施態様は、すべて、横方向チャネルＨＥＭＴであるが、縦方向ヘテロ接合が形成され得るのであれば、同じ技術が、縦方向チャネルＨＥＭＴに適用され得る。従って、他の実施態様が、付属の請求項の範囲内にある。
【図１】
2016119463.tif 000003
【図２】
2016119463.tif 000004
【図３】
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【図４】
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【図５】
2016119463.tif 000007
【図６Ａ】
2016119463.tif 000008
【図６Ｂ】
2016119463.tif 000009
【図７】
2016119463.tif 000010
【図８】
2016119463.tif 000011
【図９】
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【外国語明細書】
HIGH-ELECTRON-MOBILITY TRANSISTORS
CROSS-REFERENCE TO RELATED APPLICATIONS
[0001]   Pursuant to 35 U.S.C. § 119, this application claims the priority of U.S. Provisional Application Serial No. 61/921,140, filed December 27, 2013, the entire contents of which are incorporated herein by reference. 
TECHNICAL FIELD
[0002]   This specification relates to high-electron-mobility transistors, in particular, to the design of field plates and other components of high-electron-mobility transistors.
BACKGROUND
[0003]   High-electron-mobility transistors (HEMTs), also known as heterostructure field effect transistors (HFETs), are field-effect transistors that include a heterojunction that acts as the transistor channel.  In HEMTs, conduction of a “two-dimensional electron gas” in the heterojunction channel is regulated by a gate.
[0004]   Despite invention in the late 1970’s and the commercial success of HEMTs in applications such as, e.g., millimeter wave switching, commercial development of some HEMTs, e.g., gallium nitride-based HEMTs for power electronics has been slower than desired.
[0005]   Field plates are conductive elements that have commonly been used to modify the profile of electric fields in semiconductor devices.  In general, field plates are designed to reduce the peak values of electric fields in semiconductor devices, hence improving the breakdown voltages and lifespans of the devices that include field plates.  
[0006]   In HEMTs (e.g., gallium nitride-based HEMTs), it is believed that field plates also reduce a parasitic effect commonly referred to as “dc-to-rf dispersion” or “drain current-collapse.”  During relatively higher frequency (e.g., radio frequency) operation, devices suffering from this parasitic effect reach lower drain current levels than the drain current levels reached during direct current (dc) operation. The parasitic effect is believed to be due to the relatively slow response times of interfacial states.
[0007]   Experimental investigations into the length of field plates in HEMTs have been conducted.  For example, researchers have described that, in some HEMT devices, breakdown voltage approaches a maximum value (i.e., “saturates”) after gate-connected field plates extend a certain distance toward the drain. Further extension of gate-connected field plates beyond the saturation length toward the drain yields little or no improvement in breakdown voltage.  Since the input capacitance of the gate increases with proximity of a gate-connected field plate to the drain, it has been recommended that the extension of gate-connected field plates toward drains be limited once the saturation length is reached.
SUMMARY
[0008]   High-electron-mobility transistors that include field plates are described.  In a first implementation, a HEMT includes a first semiconductor material and a second semiconductor material disposed to form a heterojunction at which a two-dimensional electron gas arises, a source electrode, a drain electrode, and a gate electrode, the gate electrode disposed to regulate conduction in the heterojunction between the source electrode and the drain electrode, the gate having a drain-side edge, a gate-connected field plate disposed above a drain-side edge of the gate electrode and extending laterally toward the drain, and a second field plate disposed above a drain-side edge of the gate-connected field plate and extending laterally toward the drain. 
[0009]   In a second implementation, a HEMT includes a first semiconductor material and a second semiconductor material disposed to form a heterojunction at which a two-dimensional electron gas arises, a source electrode, a drain electrode, and a gate electrode, the gate electrode disposed to regulate conduction in the heterojunction between the source electrode and the drain electrode, the gate having a drain-side edge, a gate-connected field plate disposed above a drain-side edge of the gate electrode and extending laterally toward the drain, and a second field plate disposed above a drain-side edge of the gate-connected field plate and extending laterally toward the drain.  In the OFF state, a first electric field in the heterojunction extends drain-ward from a drain-side edge of the gate-connected field plate, a second electric field in the heterojunction extends source-ward from a drain-side edge of the second field plate, and the first electric field first overlaps with the second electric field only at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate.
[0010]   In a third implementation, a semiconductor device includes a substrate, a first active layer disposed over the substrate, a second active layer disposed on the first active layer such that a lateral conductive channel arises between the first active layer and the second active layer, a source and drain electrode, a first passivation layer disposed over the second active layer, a gate electrode disposed over the first passivation layer, a second passivation layer disposed over the gate electrode, a gate field plate extending a first distance beyond an edge of the gate electrode nearest to the drain electrode, a third passivation layer disposed over the first metal pattern, and a second field plate electrically connected to one of the source electrode and the gate electrode and extending a second distance beyond an edge of the gate field plate nearest to the drain electrode. An edge of the second field plate is separated by a third distance from a first extension of the drain electrode adjacent to the second field plate.  The first distance is selected such that a gate edge field increment is cut off when a portion of the lateral conducting channel under the gate electrode is pinched off for a first drain bias greater than an absolute value of an available gate swing amplitude above a lower threshold.
[0011]   Each of the first, the second, and the third implementations can include one or more of the following features. 
[0012]   In the OFF state and at a potential difference between the source and the drain in excess of the absolute value of a gate swing amplitude, charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the gate-connected field plate, the depletion of charge carriers effective to saturate a lateral electric field in the heterojunction in a vicinity of the drain-side edge of the gate electrode.  The charge carriers can be depleted at a potential difference between the source and the drain of between 2-5 times the absolute value of the gate swing amplitude.  For example, the charge carriers are depleted at a potential difference between the source and the drain of between 3-4 times the absolute value of the gate swing amplitude.
[0013]   In the OFF state and at a potential difference between the source and the drain in excess of the potential difference at which charge carriers are depleted from the portion of the heterojunction in the vicinity of the drain-side edge of the gate-connected field plate, charge carriers can be depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate, the depletion of charge carriers effective to saturate a lateral electric field in the heterojunction in a vicinity of the drain-side edge of the gate-connected field plate.  For example, the potential difference at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate is between three and five times the potential difference at which charge carriers are depleted from the portion of the heterojunction in the vicinity of the drain-side edge of the gate-connected field plate.  For example, in the OFF state:  a first electric field in the heterojunction extends drain-ward from a drain-side edge of the gate-connected field plate; a second electric field in the heterojunction extends source-ward from a drain-side edge of the second field plate; and the first electric field first overlaps with the second electric field only at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate.
[0014]   A HEMT or semiconductor device can include a third field plate disposed above a drain-side edge of the second field plate and extending laterally toward the drain.  In the OFF-state and at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate, a portion of the heterojunction in a vicinity of the drain is depleted due to the vertically-oriented voltage difference between the heterojunction and the third field plate.  The third field plate can be a source-connected field plate.
[0015]   In a HEMT or semiconductor device in the OFF state: a first electric field in the heterojunction can extend drain-ward from a drain-side edge of the gate-connected field plate, a second electric field in the heterojunction extends source-ward from a drain-side edge of the second field plate, and the first electric field first overlaps with the second electric field only at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate.  The first electric field can first overlap with the second electric field only at potential differences between the source and the drain at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate.
[0016]   A HEMT or semiconductor device can include one or more layers of insulating material above the first and second semiconductor material and a sheet carrier density can arise at the heterojunction.  After a steady state is reached after extended operation at specified operational parameters, a number of charge defects per unit area in the layers of insulating material is less than the sheet carrier density.  For example, the number of charge defects per unit area in the layers of insulating material can be less than 10% of the sheet carrier density.
[0017]   A HEMT or semiconductor device can include GaN and AlGaN.  A HEMT or semiconductor device can include an aluminum silicon nitride layer to isolate the gate electrode from the second semiconductor material.
[0018]   In a HEMT or semiconductor device in the OFF state and at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate, a portion of the heterojunction in a vicinity of the drain is depleted due to the vertically-oriented voltage difference between the heterojunction and the third field plate.  
[0019]   In a HEMT or semiconductor device in the OFF state, a source and drain electrode can be disposed over the second active layer.  A gate field plate can be defined by a first metal pattern disposed on the second passivation layer, the first metal pattern extending laterally over all of the gate electrode.  A second field plate can be a source field plate defined by a second metal pattern disposed on the third passivation layer.  A second metal pattern can be electrically connected to the source electrode and extends laterally over all of the first metal pattern and further extends the second distance beyond an edge of the first metal pattern nearest to the drain electrode.  An edge of the second metal pattern can be separated by the third distance from the first extension of the drain electrode adjacent to the second metal pattern.
[0020]   A HEMT or semiconductor device can include a fourth passivation layer disposed over the second metal pattern, a shield wrap defined by a third metal pattern disposed on the fourth passivation layer. The third metal pattern can be electrically connected to the source electrode and extending laterally over a majority of the lateral conductive channel such that the third metal pattern has an edge a third distance from a second extension of the drain electrode adjacent to the third metal pattern.  An edge-to-edge distance between the third metal pattern and the second extension of the drain electrode can be between 2 and 6 microns.  A thickness of the fourth passivation layer can be between 0.5 and 2 microns.  The first drain bias can be about 2-5 times greater than the absolute value of the available gate swing amplitude above a threshold.  The second distance can be sufficient to provide a cut-off for an edge field of the gate field plate for a second drain bias greater than a cut-off bias of a gate edge field provided by the gate field plate when a portion of the lateral conducting channel under the gate electrode is pinched off.  For example, the second drain bias can be about 2.5-10 times greater than the first drain bias.  The second distance can be at least sufficiently long such that a lateral depletion extension under the second metal pattern should not reach an edge of the second metal pattern before the lateral conducting channel is pinched off vertically under the edge of the second metal pattern nearest to the drain edge.  The first distance can be between 1.5 and 3.5 microns.  The second distance can be between 2.5 and 7.5 microns, the third distance can be between 2 and 6 microns.  An edge-to-edge distance between the gate electrode and the drain electrode can be between 8 and 26 microns.  A thickness of the third passivation layer can be between 0.35 and 0.75 microns.
BRIEF DESCRIPTION OF THE DRAWINGS
[0021]   FIG. 1 is a schematic representation of cross-sectional view of a lateral-channel HEMT. 
[0022]   FIG. 2 is a schematic representation of cross-sectional view of a lateral-channel HEMT.  
[0023]   FIG. 3 is a schematic representation of cross-sectional view of a lateral-channel HEMT.
[0024]   FIGS. 4A, 4B are graphs that schematically represent, respectively, the voltage and electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an OFF-state.  
[0025]   FIGS. 5A, 5B are graphs that schematically represent, respectively, the voltage and electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an ON-state.  
[0026]   FIGS. 6A, 6B are graphs that schematically represent, respectively, the voltage and electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an OFF-state for fixed source and gate potential but a variety of different discrete drain potentials.  
[0027]   FIG. 7 is a graph that schematically represents the electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an OFF-state for fixed source and gate potential but a variety of different discrete drain potentials.
[0028]   FIG. 8 is a graph that schematically represents the electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an OFF-state for fixed source and gate potential but a variety of different discrete drain potentials.
[0029]   FIG. 9 is a graph that schematically represents the electric field at a heterojunction of some implementations of HEMTs in an OFF-state for fixed source and gate potential but a variety of different discrete drain potentials. 
DETAILED DESCRIPTION
[0030]   FIG. 1 is a schematic representation of cross-sectional view of a lateral-channel HEMT 100.  HEMT 100 includes a first semiconductor material 105 and a second semiconductor material 110 that contact one another to form a heterojunction 115.  Due to the material properties of semiconductor materials 105, 110, a two-dimensional electron gas 120 arises at heterojunction 115.  HEMT 100 also includes a source electrode 125, a drain electrode 130, and a gate electrode 135.  The selective biasing of gate electrode 135 regulates the conductivity between source electrode 125 and drain electrode 130.
[0031]   HEMT 100 also includes a vertically-layered field plate structure 135.  In the illustrated implementation, field plate structure 135 is a dual-field plate structure that includes a gate-connected field plate 140 and a source-connected field plate 145.  Gate-connected field plate 140 is electrically connected to gate electrode 135.  Source-connected field plate 145 is electrically coupled to source electrode 125.
[0032]   In the illustrated implementation, gate electrode 135, gate-connected field plate 140, and source-connected field plate 145 each has a generally rectangular cross-section. Gate electrode 135 includes a bottom, drain-side edge 150. Drain-side edge 150 is disposed a lateral distance d0 towards drain electrode 130 from a side of source electrode 125 and a vertical distance d5 above second semiconductor material 110.  Drain-side edge 150 is vertically separated from second semiconductor material 110 by a first layer of insulating material 155.  Gate-connected field plate 140 includes a bottom, drain-side edge 160.  Drain-side edge 160 is disposed a lateral distance d0+d1 towards drain electrode 130 from a side of source electrode 125 and a vertical distance d5+d6 above second semiconductor material 110.  Drain-side edge 160 is vertically separated from second semiconductor material 110 by both the first layer of insulating material 155 and a second layer of insulating material 165.  Source-connected field plate 145 includes a bottom, drain-side edge 170.  Drain-side edge 170 is disposed a lateral distance d0+d1+d3 towards drain electrode 130 from a side of source electrode 125 and a vertical distance d5+d6+d7 above second semiconductor material 110.  Drain-side edge 170 is vertically separated from second semiconductor material 110 by the first layer of insulating material 155, the second layer of insulating material 165, and a third layer of insulating material 175.  As discussed further below, electric fields between each of gate electrode 135, gate-connected field plate 140, and source-connected field plate 145 and heterojunction 115 are highest at the respective of edges 150, 160, 170 under certain bias conditions. 
[0033]   Gate electrode 135 can be electrically connected to gate-connected field plate 140 in a variety of different ways.  In the illustrated implementation, the connection between gate electrode 135 and gate-connected field plate 140 is outside of the cross-section.  In other implementations, gate electrode 135 and gate-connected field plate 140 can be formed by a unitary member having a generally L-shaped cross-section that would appear in the illustrated implementation.  
[0034]   Source electrode 125 can be electrically connected to source-connected field plate 145 in a variety of different ways.  In the illustrated implementation, source electrode 125 is electrically connected to source-connected field plate 145 by a source via member 180. In other implementations, source electrode 125 can be electrically connected to source-connected field plate 145 outside of the illustrated cross-section. 
[0035]   In the illustrated implementation, drain 130 is electrically connected to a pair of drain via members 185, 190.  Drain via members 185, 190 extend through third layer of insulating material 175 to a same vertical level as source-connected field plate 145, thus acting as extensions of drain 130.  Via member 190, by virtue of being on the same vertical level as source-connected field plate 145, is the nearest extension of drain 130 to source-connected field plate 145.  The side of source-connected field plate 145 that includes bottom, drain-side edge 170 is disposed a lateral distance d4 away from the drain via member 190 at the same vertical level. In some implementations, lateral distance d4 is no greater than that needed to maintain a device-specific lateral dielectric breakdown voltage for a device-specific device lifetime.  In the illustrated implementation, source-connected field plate 145 and drain via member 190 are covered by a fourth layer of insulating material 195.  Fourth layer of insulating material 195 extends a distance d8 from a top surface of third layer of insulating material 175.  
[0036]   In the illustrated implementation, source electrode 125 and drain electrode 130 both rest directly on an upper surface of second semiconductor material 110 to make electrical contact therewith.  This is not necessarily the case.  For example, in some implementations, source electrode 125 and/or drain electrode 130 penetrate into second semiconductor material 110.  In some implementations, this penetration is deep enough that source electrode 125 and/or drain electrode 130 contact or even pass through heterojunction 115.  As another example, in some implementations, one or more interstitial glue metal or other conductive materials are disposed between source electrode 125 and/or drain electrode 130 and one or both of semiconductor materials 105, 110.  
[0037]   In the illustrated implementation, gate electrode 135 is electrically insulated from second semiconductor material 110 by a single electrically-insulating layer 155 having a uniform thickness d5.This is not necessarily the case.  For example, in other implementations, a multi-layer can be used to insulate gate electrode 135 from second semiconductor material 110.  As another example, a single or multi-layer having a non-uniform thickness can be used to insulate gate electrode 135 from second semiconductor material 110.  
[0038]   The various features of lateral-channel HEMT 100 can be made from a variety of different materials. For example, first semiconductor material 105 can be GaN, InN, Aln, AlGaN, InGaN, AlIn-Gan.  In some implementations, first semiconductor material 105 can also include compound semiconductors containing arsenic such as one or more of, e.g., GaAs, InAs, AlAs, InGaAs, AlGaAs, InAlGaAs.  Second semiconductor material 110 can be, e.g., AlGaN, GaN, InN, Aln, InGaN, AlIn-GaN.  Second semiconductor material 110 can also include compound semiconductors containing arsenic such as one or more of GaAs, InAs, AlAs, InGaAs, AlGaAs, InAlGaAs. The compositions of first and second semiconductor materials 105, 110-which also can be referred to as “active layers”-are tailored such that two-dimensional electron gas 120 forms at heterojunction 115.  For example, in some implementations, the compositions of first and second semiconductor materials 105, 110 can be tailored such that a sheet carrier density of between 1011 to 1014 cm-2 arises at heterojunction 115, e.g., between 5 x 1012 to 5 x 1013 cm-2 or between 8 x 1012 to 1.2 x 1013 cm-2 arises at heterojunction 115.  Semiconductor materials 105, 110 can be formed above a substrate, e.g., above a gallium nitride, gallium arsenide, silicon carbide, sapphire, silicon, or other substrate.  Semiconductor material 105 can either be in direct contact with such a substrate or one or more intervening layers can be present.
[0039]   Source electrode 125, drain electrode 130, and gate electrode 135 can be made from various electrical conductors including, e.g., metals such as Al, Ni, Ti, TiW, TiN, TiAu, TiAlMoAu, TiAlNiAu, TiAlPtAu, or the like.  First layer of insulating material 155 can be made from various dielectrics suitable for forming a gate insulator including, e.g., aluminum oxide (Al2O3), zirconium dioxide (ZrO2), aluminum nitride (AlN), hafnium oxide (HfO2), silicon dioxide (SiO2), silicon nitride (Si3N4), aluminum silicon nitride (AlSiN),or other suitable gate dielectric materials.  Second, third, and fourth layers of insulating material 165, 175, 195 can be made from various dielectrics including, e.g., silicon nitride, silicon oxide, silicon oxynitride, or the like. First, second, third, and fourth layers of insulating material 155, 165, 175, 195 can also be referred to as “passivation layers” in that layers 155, 165, 175, 195 each hinder or prevent the formation and/or charging of surface states in the respective of underlying second semiconductor material 110 or layers 155, 165, 175.
[0040]   In some implementations, second, third, and fourth layers of insulating material 165, 175, 195 have a composition and quality tailored so that-after extended operation at specified operational parameters so that a steady state is reached-the number of charge defects per area in insulating material layers 165, 175, 195 is less than the sheet carrier density at the heterojunction.  In other words, the sum of the products of each three-dimensional defect density of insulating material layers 165, 175, 195 and the respective thickness of that layer is less than the (two-dimensional) sheet carrier density at heterojunction 115.  For example, in some implementations, the number of charge defects per area in insulating material layers 165, 175, 195 is less than 20%, or less than 10%, of the sheet carrier density at heterojunction 115.  In some implementations, HEMT 100 and the other HEMTs described herein include an interlayer, e.g., an AlN interlayer.  
[0041]   Source electrode 125 is disposed a lateral distance from the d2 from drain electrode 130.  In some implementations, lateral distance d2 is between 5 and 50 micrometers, e.g. between 9 and 30 micrometers.  In some implementations, lateral distance d1 is between 1 and 5 micrometers, e.g., between 1.5 and 3.5 micrometers.  In some implementations, the thickness of third layer of insulating material 175 is between 0.2 and 1 micrometers, e.g., between 0.35 and 0.75 micrometers.  In some implementations, lateral distance d4 is between 1 and 8 micrometers, e.g., between 2 and 6 micrometers.  In some implementations, the thickness of fourth layer of insulating material 195 is between 0.4 and 3 micrometers, e.g., between 0.5 and 2 micrometers.  In some implementations, lateral distance d3 is between 1 and 10 micrometers, e.g., between 2.5 and 7.5 micrometers.
[0042]   FIG. 2 is a schematic representation of cross-sectional view of a lateral-channel HEMT 200.  In addition to semiconductor materials 105, 110, electrodes 125, 130, 135, and via members 180, 185, 190, HEMT 200 includes a vertically-layered field plate structure 205.  Field plate structure 205 is a treble-field plate structure that includes not only gate-connected field plate 140 and source-connected field plate 145 but also a second source-connected plate 210.  Second source-connected plate 210 is electrically connected to source electrode 125.  Second source-connected plate 210 covers gate electrode 135, gate field plate 140, and source-connected field plate 145.   
[0043]   In some implementations, second source-connected plate 210 acts as a so-called “shield wrap.”  As discussed above, some HEMTs suffer from parasitic dc-to-rf dispersion that is believed to arise at least in part due to the exchange of surface charges with the environment during the high operation.  In particular, surface states charge and discharge with relatively slow response times and high frequency operation of the HEMT suffers.  Metallic shield wraps can mitigate or eliminate these effects by improving the shielding the surface states and preventing the exchange of surface charges.  In some implementations, second source-connected plate 210 acts as a field plate to reduce the peak values of electric fields in HEMT 200, e.g., the electric field between heterojunction 115 and, e.g., bottom, drain-side edge 170 of a source-connected field plate 145 or bottom, drain-side edge 320 of a gate-connected field plate 310 (FIG. 3).  In some implementations, second source-connected plate 210 also acts to deplete heterojunction 115 of charge carriers, as discussed further below.  In some implementations, second source-connected plate 210 serves in multiple capacities, i.e., acting as two or more of a shield wrap, a field plate, and to deplete heterojunction 115.  The particular capacity of second source-connected plate 210 in any device will be a function of any of a number of different geometric, material, and operational parameters.  Because of the possibility for source-connected plate 210 to perform one or more roles, it is referred to herein simply as a “source-connected plate.”
[0044]   In the illustrated implementation, second source-connected plate 210 has a generally rectangular cross-section. Second source-connected plate 210 includes a bottom, drain-side edge 220.  Drain-side edge 220 is disposed a lateral distance d0+d1+d3+d11 towards drain electrode 130 from a side of source electrode 125 and a vertical distance d5+d6+d7+d8 above second semiconductor material 110.  In some implementations, lateral distance d0+d1+d3+d11 is greater than or equal to twice the vertical distance d5+d6+d7+d8.  For example, lateral distance d0+d1+d3+d11 can be greater than or equal to three times d5+d6+d7+d8.  Drain-side edge 220 is vertically separated from second semiconductor material 110 by the first layer of insulating material 155, second layer of insulating material 165, third layer of insulating material 175, and fourth layer of insulating material 195.  As discussed further below, the electric field between second source-connected plate 210 and heterojunction 115 are highest at bottom, drain-side edge 220 under certain bias conditions. 
[0045]   Second source-connected plate 210 can be electrically connected to source electrode 125 in a variety of different ways.  In the illustrated implementation, source electrode 125 is electrically connected to second source-connected plate 210 by a source via member 225.  In other implementations, source electrode 125 can be electrically connected to second source-connected plate 210 outside of the illustrated cross-section. 
[0046]   In the illustrated implementation, drain 130 is electrically connected to another drain via member 230 by way of via members 185, 190.  Drain via member 230 extends through fourth layer of insulating material 195 to a same vertical level as second source-connected plate 210, thus acting as an extension of drain 130.  Via member 230, by virtue of being on the same vertical level as second source-connected plate 210, is the nearest extension of drain 130 to second source-connected plate 210.  The side of second source-connected plate 210 that includes bottom, drain-side edge 220 is disposed a lateral distance d9 away from the drain via member 230 at the same vertical level.  In the illustrated implementation, second source-connected plate 210 and drain via member 230 are covered by a fifth layer of insulating material 245.  Fifth layer of insulating material 245 extends a distance d10 from a top surface of fourth layer of insulating material 195.
[0047]   In some implementations, d1+d3+d4 is between 5 and 35 micrometers, e.g., between 8 and 26 micrometers.  In some implementations, lateral distance d9 is between 1 and 10 micrometers, e.g., between 2 and 6 micrometers.  In some implementations, second, third, fourth, and fifth layers of insulating material 165, 175, 195, 245 have a composition and quality tailored so that-after extended operation at specified operational parameters so that a steady state is reached-the number of charge defects per area in insulating material layers 165, 175, 195, 245 is less than the sheet carrier density at the heterojunction.  In other words, the sum of the products of each three-dimensional defect density of insulating material layers 165, 175, 195, 245 and the respective thickness of that layer is less than the (two-dimensional) sheet carrier density at heterojunction 115.  For example, in some implementations, the number of charge defects per area in insulating material layers 165, 175, 195, 245 is less than 20%, e.g., less than 10%, of the sheet carrier density at heterojunction 115.
[0048]   FIG. 3 is a schematic representation of cross-sectional view of a lateral-channel HEMT 300.  In addition to semiconductor materials 105, 110, electrodes 125, 130, 135, and via members 180, 185, 190, 225, 230, HEMT 300 includes a vertically-layered field plate structure 305.Field plate structure 205 is a treble-field plate structure that includes not only gate-connected field plate 140 and second source-connected plate 210, but also a second gate-connected field plate 310.  Second gate-connected field plate 310 is electrically connected to gate electrode 135.
[0049]   In the illustrated implementation, second gate-connected field plate 310 has a generally rectangular cross-section.  Second gate-connected field plate 310 includes a bottom, drain-side edge 320.  Drain-side edge 320 is disposed a lateral distance d0+d1+d3 towards drain electrode 130 from a side of source electrode 125 and a vertical distance d5+d6+d7 above second semiconductor material 110.  Drain-side edge 320 is vertically separated from second semiconductor material 110 by first layer of insulating material 155, second layer of insulating material 165, and third layer of insulating material 175.  As discussed further below, the electric field between second-connected field plate 310 and heterojunction 115 are highest at bottom, drain-side edge 320 under certain bias conditions.
[0050]   Second gate-connected field plate 310 can be electrically connected to gate electrode 135 in a variety of different ways.  In the illustrated implementation, second gate-connected field plate 310 is electrically connected to gate-connected field plate 140 by a gate via member 325.  Gate-connected field plate 140 is in turn connected to gate 125 outside of the illustrated cross-section.  In other implementations, second gate-connected field plate 310 can be electrically connected to gate-connected field plate 140 outside of the illustrated cross-section and/or gate electrode 135 and gate-connected field plate 140 can be connected in the illustrated cross-section.
[0051]   In operation, HEMTs such as HEMTs 100, 200, 300 are switched between the ON state and the OFF state by biasing the respective of gate electrodes 135.  In general, HEMTs 100, 200, 300 are depletion mode devices that conduct when the potential difference between the gate and the source is zero.  To switch depletion mode devices into the OFF state, the gate is negatively biased with respect to the source.  In many applications, it is desirable that the ON state resistance of the HEMT be as low as practical lest, e.g., the power losses in the HEMT become undesirably high and/or the HEMT heat excessively.  To reduce the ON state resistance of the HEMT, the gate is generally biased positively with respect to the source.
[0052]   As a practical matter, it is not possible to apply unduly large potential differences between the gate and the source, even if those potential differences would in theory have some beneficial effects such as, e.g., further reducing the ON state resistance of the HEMT.  In particular, the potential differences between the gate and the source are constrained by the interplay of the geometric, material, and operational parameters of the HEMT.  For example, excessive potential differences between the gate and the source could lead to degradation and/or dielectric breakdown of the intervening materials having a particular thickness and density, electron spill-over to and trapping in second semiconductor layer 110, and hot electron trapping in first layer of insulating material 155.  For this reason, the operational range of potential differences between the gate and the source is constrained to a range of values for a given device in a range of temperature and other operational parameters.  This operational range of potential differences between the gate and the source is referred to as the available gate swing amplitude.  In many GaN HEMT devices, potential differences on the orders of 1’s to 10’s of volts are applied between the gate and the source.  The available gate swing amplitude is thus generally on the order of 10’s of volts.  For example, in some GaN HEMT devices, the available gate swing amplitude is 30 volts or less, e.g., 20 volts or less.  In depletion mode HEMTs, the available gate swing amplitude ranges from a negative OFF state lower threshold to a positive upper limit.  In enhancement mode devices that are in the OFF state when the potential difference between the gate and the source is zero, the available gate swing amplitude can range from zero potential difference lower threshold up to a positive value upper limit.  
[0053]   In contrast, in many power-switching applications, the potential difference between the source and the drain ΔVSD of a HEMT can be on the order of 100’s of volts, e.g., above 500 VDC, e.g., around 650 VDC.  If the gate swing amplitude is on the order of 10’s of volts in such applications, then the magnitude of the potential difference between both the source and the drain ΔVSD and the source and the gate ΔVSG is significantly larger than the magnitude of the potential difference between the gate and the source.  In light of this, the schematic representations of in the following graphs are interchange edges 170, 320 notwithstanding the fact that-in real world devices-differences will exist.
[0054]   FIGS. 4A, 4B are graphs 405, 410 that schematically represent, respectively, the voltage and electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an OFF-state.  The HEMT implementations include at least a dual-field plate structure (e.g., FIG. 1) or a treble- or higher-field plate structure (e.g., FIGS. 2, 3). It is to be understood that graphs 405, 410 are highly schematic representations in that the voltage and electric field are a function of variety of parameters, including but not limited to geometric parameters (including, e.g., number, dimensions, and arrangement of HEMT features), material parameters (including, e.g., dielectric constants of materials, material density, work functions, dopant concentration, defect concentration, surface state composition, and surface state concentration),and operational parameters (including, e.g., temperature, gate voltage, and source-drain voltage).  Moreover, even for a single device, such parameters may change over time, e.g., as the device ages or as operational states change.  The slopes of the lines, the magnitude of peaks, the number of peaks, and other characteristics will thus vary, e.g., depending on the particular device and operating conditions.  Graphs 405, 410 thus should be interpreted as schematic representations for didactic, illustrative purposes.
[0055]   Graph 405 includes an axis 410 and an abscissa 415.  Vertical position along axis 410 denotes voltage.  Lateral position along abscissa 415 denotes lateral position along the heterojunction of a HEMT between the source and the drain.  Graph 420 includes an axis 425 and an abscissa 430.  Vertical position along axis 425 denotes the magnitude of the electric field.  Lateral position along abscissa 430 denotes lateral position along the heterojunction of the HEMT between the source and the drain.  Lateral position along abscissae 415, 430 is referenced to edges 150, 160, 170, 320 of HEMTs 100, 200, 300 (FIGS. 1, 2, 3) for illustrative purposes.  
[0056]   Under the illustrated parameters, the heterojunction is essentially conductive in the vicinity 420 of the source and is found at a voltage that approximately equals the source voltage VS.  Accordingly, the electric field in the vicinity 420 of the source is approximately zero.  Under the illustrated bias conditions--wherein the gate is biased to locally deplete charge carriers from the heterojunction--the electrical impedance per unit of length of the heterojunction increases in the vicinity of the gate and reaches a local maximum almost directly beneath the bottom, drain-side edge 150 of the gate. The localized depletion of charge carriers in the vicinity of bottom, drain-side edge 150 of the gate gives rise to a voltage change 425 and a local maximum 430 in the electric field.  
[0057]   The depletion of the charge carriers from the heterojunction by the gate reduces moving toward the drain.  Hence, the change in potential per unit length and electric field of the heterojunction both decrease.  However, under the illustrative parameters--wherein the gate-connected field plate is also disposed and biased to locally deplete charge carriers from the heterojunction--  the electrical impedance per unit of length of the heterojunction again increases and reaches a local maximum almost directly beneath the bottom, drain-side edge 160 of the gate-connected field plate.  The increased electrical impedance in the vicinity of the gate-connected field plate causes a relatively higher change 435 in voltage per unit length and a local maximum 440 in the electric field.  
[0058]   The depletion of the charge carriers from the heterojunction by the gate-connected field plate also reduces moving toward the drain.  Hence, the change in potential per unit length and electric field of the heterojunction both decrease.  However, under the illustrative parameters--wherein the source-connected field plate is also disposed and biased to locally deplete charge carriers from the heterojunction--  the electrical impedance per unit of length of the heterojunction again increases and reaches a local maximum almost directly beneath the bottom, drain-side edge 170 of source-connected field plate 145 or the bottom, drain-side edge 320 of gate-connected field plate 310.  The increased electrical impedance in the vicinity of the source-connected field plate causes a relatively higher change 445 in voltage per unit length and a local maximum 450 in the electric field.  
[0059]   Under the illustrative parameters, the depletion of the charge carriers from the heterojunction by the source-connected field plate also reduces moving toward the drain.  The heterojunction becomes essentially conductive in the vicinity 455 of the drain and is found at a voltage that approximately equals the drain voltage VD.  Accordingly, the electric field in the vicinity 455 of the drain is approximately zero.  The entire potential difference between the source and the drain ΔVSD is supported across the lateral length of the heterojunction and the HEMT is in an OFF (non-conductive) state.  As discussed above, FIGS. 4A, 4B are schematic representations for didactic, illustrative purposes.  Other HEMTs under other operational conditions may support the potential difference between the source and the drain ΔVSD in other ways, including having additional or fewer peaks, peaks with different slopes, and peaks of different peaks, as well as other characteristics.  
[0060]   FIGS. 5A, 5B are graphs 505, 510 that schematically represent, respectively, the voltage and electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an ON-state.  The HEMT implementations can include a dual-field plate structure (e.g., FIG. 1) or a treble- or higher-field plate structure (e.g., FIGS. 2, 3).Graphs 505, 510 are also schematic representations and the voltage and electric field are a function of variety of parameters and such parameters may change over time.
[0061]   Graph 505 includes an axis 510 and an abscissa 515.  Vertical position along axis 510 denotes voltage.  Lateral position along abscissa 515 denotes lateral position along the heterojunction of a HEMT between the source and the drain.  Graph 520 includes an axis 525 and an abscissa 530.  Vertical position along axis 525 denotes the magnitude of the electric field.  Lateral position along abscissa 530 denotes lateral position along the heterojunction of the HEMT between the source and the drain.  Lateral position along abscissae 515, 530 is referenced to edges 150, 160, 170, 320 of HEMTs 100, 200, 300 (FIGS. 1, 2, 3) for illustrative purposes.  
[0062]   In the ON state under the illustrated geometric, material, and operational parameters, the heterojunction is conductive and the source and the drain are at essentially the same voltage.  Even under the illustrated parameters, the heterojunction does however have a finite, non-zero resistance and the source voltage and the drain voltage are not identical.  For illustrative purposes, voltage 535 is represented with a slight but uniformly rising slope and electric field 540 with a minimal but uniform non-zero value, as would be the case if the heterojunction had an ideally uniform resistivity over the entire channel length. This is not necessarily the case.  For example, the finite resistivity of the heterojunction may vary with lateral position due to localized variations in contact potentials, carrier density, defect density, and/or other parameters despite being conductive.  
[0063]   As another example, the current at the heterojunction may become space charge limited under certain geometric, material, and operational parameters, e.g., if the number of carriers at the heterojunction is relatively low in comparison with the current that would be conducted by an ideal conductor.  A relatively higher potential difference between the source and the drain ΔVSD and electric field could result.  For example, under certain parameters, a relatively higher electric field extends laterally from even an undepleted region underneath the gate electrode toward the drain at or above the knee voltage ΔVSD >Vknee for a given drain current level.   
[0064]   In some implementations, distance d3- which characterizes the lateral extension of field plates 145, 310 from the bottom, drain-side edge 160 of gate-connected field plate 140 toward the drain- is less than the lateral extension of this relatively higher electric field toward the drain.  Such a limit on the lateral extension of field plates 145, 310 can reduce the electric field which arises between field plates 145, 310 and heterojunction 115.  In particular, for a source-connected field plate 145, the full potential difference between the source and the drain ΔVSD will not be supported across the portions of first layer of insulating material 155, second layer of insulating material 165, and third layer of insulating material 175 along length d3.  For a gate-connected field plate 310, the full potential difference between the gate and the drain will not be supported across the portions of first layer of insulating material 155, second layer of insulating material 165, and third layer of insulating material 175 along length d3.  By reducing the electric field in this region, breakdown voltages and lifespans of HEMT can be improved.  
[0065]   As discussed above, FIGS. 5A, 5B are thus also schematic representations for didactic, illustrative purposes.  The vertical position of voltage 535 along axis 510 will depend upon the deployment of the HEMT, e.g., whether the HEMT is deployed on the high side or low side of a load.
[0066]   FIGS. 6A, 6B are graphs 605, 620 that schematically represent, respectively, the voltage and electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an OFF-state for fixed source and gate potential but a variety of different discrete drain potentials VD1, VD2, VD3, VD4.  Graphs 605, 620 are highly schematic representations that are presented for didactic, illustrative purposes. The HEMT implementations can include a dual-field plate structure (e.g., FIG. 1) or a treble- or higher-field plate structure (e.g., FIGS. 2, 3).
[0067]   Graph 605 includes an axis 610 and an abscissa 615.  Vertical position along axis 610 denotes voltage.  Lateral position along abscissa 615 denotes lateral position along the heterojunction of a HEMT between the source and the drain.  Graph 620 includes an axis 625 and an abscissa 630.  Vertical position along axis 625 denotes the magnitude of the electric field.  Lateral position along abscissa 630 denotes lateral position along the heterojunction of the HEMT between the source and the drain.  Lateral position along abscissae 615, 630 is referenced to edges 150, 160, 170, 320 of HEMTs 100, 200, 300 (FIGS. 1, 2, 3) for illustrative purposes.  
[0068]   In the OFF state, the potential difference between the source and the drain ΔVSD is supported across the lateral length of the heterojunction.  However, depending on the geometric, material, and operational parameters of the HEMT, the extent of the localized depletion of charge carriers can vary.  Correspondingly, the voltage changes 425 and a local maximum 430 in the vicinity of bottom, drain-side edge 150, the voltage changes 435 and local maximum 440 in the vicinity of the bottom, drain-side edge 160, and the voltage changes445 and local maximum 450 in the vicinity of the bottom, drain-side edges 170, 320 can also vary since the potential difference between the source and the drain ΔVSD varies.
[0069]   Although graphs 605, 620 are highly schematic representations, it is noted that the local maximum 430 in the electric field in the vicinity of bottom, drain-side edge 150 of gate 135 begins to saturate at the higher potential differences between the source and the drain ΔVSD represented in graph 620.In other words, at relatively lower potential differences between the source and the drain ΔVSD (e.g., at drain voltages below VD1 and between VD1, VD2), increases in potential differences between the source and the drain ΔVSD also lead to increases in the local maximum 430 in the electric field in the vicinity of bottom, drain-side edge 150 of gate 135.  In contrast, at relatively higher potential differences between the source and the drain ΔVSD (e.g., at drain voltages between VD3, VD4), increases in potential differences between the source and the drain ΔVSD lead to smaller or even no increase in the local maximum 430 in the electric field in the vicinity of bottom, drain-side edge 150 of gate 135.  This saturation or “cut-off” of the incremental change in local maximum 430 of the electric field with increasing drain potential corresponds to complete depletion of charge carriers in the vicinity of bottom, drain-side edge 160 of gate-connected field plate 140.  
[0070]   In some implementations, the geometric and material properties of the HEMT can be tailored so that the gate edge field increment cut-off for common operational conditions, e.g., within 150 degrees Celsius of room temperature, or within 125 degrees Celsius of room temperature.  For example, the geometric and material properties of the HEMT can be tailored so that the gate edge field increment is cut-off at drain potentials relative to the source of greater than the absolute value of the gate swing amplitude.  Thus, at least some of the geometric and material properties that determine the gate swing amplitude are related to the cut-off of the gate edge field increment, which is itself in part determined by the interplay of at least some of those same geometric and material properties.  By tailoring the geometric and material properties in this way, the maximum electric field in the channel near drain-side edge 150 of gate 135 can be limited, thus reducing or preventing the ionization of the deep centers in semiconductor materials 105 and/or 110.  This reduces or even prevents related dispersion, or collapse effects, and reduces or eliminates the likelihood that avalanche breakdown will occur in semiconductor materials 105 and/or 110.
[0071]   As another example, in some implementations, the geometric and material properties of the HEMT can be tailored so that the gate edge field increment is cut-off for those same operational conditions at drain potentials relative to the source of greater than 2 times the absolute value of the gate swing amplitude, e.g., between 2-5 times the absolute value of the gate swing amplitude or between 3-4 times the absolute value of the gate swing amplitude.  By tailoring the such geometric and material properties in this way, the above-noted benefits are more likely to be achieved.
[0072]   FIG. 7 is a graph 720 that schematically represents the electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an OFF-state for fixed source and gate potential but a variety of different discrete drain potentials VD4, VD5, VD6, VD7.  Graph 720 is a highly schematic representation that is presented for didactic, illustrative purposes.  The HEMT implementations can include a dual-field plate structure (e.g., FIG. 1) or a treble- or higher-field plate structure (e.g., FIGS. 2, 3).
[0073]   Graph 720 includes an axis 725 and an abscissa 730.  Vertical position along axis 725 denotes the magnitude of the electric field.  Lateral position along abscissa 730 denotes lateral position along the heterojunction of the HEMT between the source and the drain.  Lateral position along abscissa 730 is referenced to edges 150, 160, 170, 320 of HEMTs 100, 200, 300 (FIGS. 1, 2, 3) for illustrative purposes.  
[0074]   In the OFF state, the potential difference between the source and the drain ΔVSD is supported across the lateral length of the heterojunction.  However, depending on the geometric, material, and operational parameters of the HEMT, the extent of the localized depletion of charge carriers can vary.  
[0075]   Although graph 720 is a highly schematic representation, it is noted that both:
-the local maximum 430 in the electric field in the vicinity of bottom, drain-side edge 150 of gate 135 is saturated at all of the illustrated potential differences between the source and the drain ΔVSD, and 
-the local maximum 440 in the electric field in the vicinity of bottom, drain-side edge 160 of gate-connected field plate 140 begins to saturate at the higher potential differences between the source and the drain ΔVSD represented in graph 720.  
[0076]   In other words, at relatively lower potential differences between the source and the drain ΔVSD (e.g., at drain voltages below VD4 and between VD4, VD5), increases in potential differences between the source and the drain ΔVSD also lead to increases in the local maximum 440 in the electric field in the vicinity of bottom, drain-side edge 160 of gate-connected field plate 140.  In contrast, at relatively higher potential differences between the source and the drain ΔVSD (e.g., at drain voltages between VD6, VD7), increases in potential differences between the source and the drain ΔVSD lead to smaller or even no increase in the local maximum 440 in the electric field in the vicinity of bottom, drain-side edge 160 of gate-connected field plate 140.  This saturation or “cut-off” of the incremental change in local maximum 440 of the electric field with increasing drain potential corresponds to complete depletion of charge carriers in the vicinity of the respective of bottom, drain-side edge 170, 320.  
[0077]   In some implementations, the geometric and material properties of the HEMT (including distance d3) can be tailored so that the gate edge field increment cut-off for common operational conditions, e.g., within 150 degrees Celsius of room temperature, or within 125 degrees Celsius of room temperature.  For example, the geometric and material properties of the HEMT (including distance d3) can be tailored so that the gate-connected field plate increment is cut-off at drain potentials that are greater than the drain potential at which the gate edge field increment is cut-off. For example, this potential difference can be greater than twice the drain potential at which the gate edge field increment is cut-off, e.g., between three and five times the drain potential at which the gate edge field increment is cut-off. Thus, at least some of the geometric and material properties that determine the gate edge field increment cut off are related to the cut-off of the gate-connected field plate increment, which is itself in part determined by the interplay of at least some of those same geometric and material properties.  By tailoring the geometric and material properties in this way, the maximum electric field in the channel near drain-side edge 160 of gate-connected field plate 140 can be limited, thus reducing or preventing the ionization of the deep centers in semiconductor materials 105 and/or 110.  This reduces or even prevents related dispersion, or collapse effects, and reduces or eliminates the likelihood that avalanche breakdown will occur in semiconductor materials 105 and/or 110.
[0078]   As another example, in some implementations, the geometric and material properties of the HEMT (including distance d3) can be tailored so that the gate-connected field plate increment is cut off at drain potentials relative to the source of greater than 2.5 times the drain potentials at which the gate edge field increment is cut-off, e.g., five times the drain potentials at which the gate edge field increment is cut-off, or even ten times the drain potentials at which the gate edge field increment is cut-off.  By tailoring the geometric and material properties in this way, the above-noted benefits are more likely to be achieved.
[0079]   FIG. 8 is a graph 820 that schematically represents the electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an OFF-state for fixed source and gate potential but a variety of different discrete drain potentials VD4, VD5, VD6, VD7.  Graph 720 is a highly schematic representation that is presented for didactic, illustrative purposes.  The HEMT implementations can include a dual-field plate structure (e.g., FIG. 1) or a treble- or higher-field plate structure (e.g., FIGS. 2, 3).  
[0080]   Graph 820 includes an axis 825 and an abscissa 830.  Vertical position along axis 825 denotes the magnitude of the electric field.  Lateral position along abscissa 830 denotes lateral position along the heterojunction of the HEMT between the source and the drain.  Lateral position along abscissa 830 is referenced to edges 150, 160, 170, 320 of HEMTs 100, 200, 300 (FIGS. 1, 2, 3) for illustrative purposes.  
[0081]   The potential difference between the source and the drain ΔVSD is supported across the lateral length of the heterojunction in the OFF state.  However, although graph 820 is a highly schematic representation, it is noted that the electric field that extends laterally towards the drain from bottom, drain-side edge 160 of gate-connected field plate 140 does not reach the electric field that extends laterally towards the source from bottom, drain-side edge 170, 320 until the local maximum 440 in the electric field in the vicinity of bottom, drain-side edge 160 of gate-connected field plate 140 begins to saturate at the higher potential differences between the source and the drain ΔVSD.  In other words, at relatively lower potential differences between the source and the drain ΔVSD (e.g., at drain voltages below VD4 and between VD4, VD5), a portion 805 of the heterojunction remains essentially conductive and the electric field in portion 805 is approximately zero.  In contrast, at relatively higher potential differences between the source and the drain ΔVSD (e.g., at drain voltages between VD6, VD7 and greater than VD7), localized depletion-and the concomitant electric field-arising from drain-side edge 160 and drain-side edge 170, 320 overlap and the conductivity of portion 805 is reduced.
[0082]   The geometric and material properties of the HEMT (including distance d3) can be tailored so that-- for common operational conditions-- a portion 805 of the heterojunction remains essentially conductive with increasing potential differences between the source and the drain ΔVSD until the local maximum 440 in the electric field in the vicinity of bottom, drain-side edge 160 of gate-connected field plate 140 begins to saturate.  One example of such operational conditions are, e.g., within 150 degrees Celsius of room temperature, or within 125 degrees Celsius of room temperature. By tailoring the geometric and material properties, the maximum electric field in the channel near drain-side edge 160 of gate-connected field plate 140 can be limited, thus reducing or preventing the ionization of the deep centers in semiconductor materials 105 and/or 110.
[0083]   FIG. 9 is a graph 920 that schematically represents the electric field at the heterojunction between the source and the drain of some implementations of HEMTs in an OFF-state for fixed source and gate potential but a variety of different discrete drain potentials.  Graph 920 is a highly schematic representation that is presented for didactic, illustrative purposes.  The HEMT implementations include a treble- or higher-field plate structure (e.g., FIGS. 2, 3).  
[0084]   Graph 920 includes an axis 925 and an abscissa 930.  Vertical position along axis 925 denotes the magnitude of the electric field.  Lateral position along abscissa 930 denotes lateral position along the heterojunction of the HEMT between the source and the drain.  Lateral position along abscissa 930 is referenced to edges 150, 160, 170, 320, 220 of HEMTs 200, 300 (FIGS. 2, 3) for illustrative purposes.  
[0085]   The potential difference between the source and the drain ΔVSD is supported across the lateral length of the heterojunction in the OFF state.  Under the illustrative parameters, bottom, drain-side edge 220 of second source-connected plate 210 also depletes of the charge carriers from the heterojunction and gives rise to an electric field in vicinity 455 of the drain.  The geometric and material properties of the HEMT can thus be tailored so that-- for common operational conditions-- a portion  of the heterojunction in vicinity 455 of the drain is depleted due to the vertically-oriented voltage difference between the heterojunction and second source-connected plate 210.  One example of such operational conditions are, e.g., within 150 degrees Celsius of room temperature, or within 125 degrees Celsius of room temperature.  
[0086]   By tailoring the geometric and material properties in this way, the potential difference and hence electric field between the heterojunction and second source-connected plate 210 can be reduced while the device is in the OFF state.  In particular, because some portion of the potential difference between the source and the drain ΔVSD is dropped along heterojunction 115 in vicinity 455 of the drain, the full potential difference between the source and the drain ΔVSD is not applied between second source-connected plate 210 and the portion of heterojunction 115 that underlies second source-connected plate 210.  Instead, a lower potential difference exists which, e.g., reduces the likelihood of charge injection into intervening insulating material(s) and/or dielectric breakdown.
[0087]   In some implementations, HEMTs have geometric and material properties that are tailored to operate at least the maximum specified potential difference between the source and the drain ΔVSD between the heterojunction and second source-connected plate 210 for at least short periods of time.  In particular, although HEMTs may spend a relatively large percentage of their operational lifetimes in the OFF state, potentials approaching the maximum operational potential difference between the source and the drain ΔVSD may transiently appear between the  heterojunction and second source-connected plate 210 during switching.  Without wishing to be bound by any theory, it is believed that the depletion and (re-) accumulation processes at the heterojunction may not occur uniformly along the entire lateral length of the heterojunction.  For example, in the context of switching between an OFF state and an ON state, a portion of heterojunction 115 in vicinity 455 of the drain may (re-) accumulate charge more rapidly than other portions of heterojunction 115.  In this case, heterojunction could become conductive in the vicinity 455 of the drain before other portions of heterojunction 115.  During this transient state, the drain voltage VD could extend into vicinity 455 and the entire potential difference between the source and the drain ΔVSD would be supported between the second source-connected plate 210 and underlying portion of the heterojunction 115.  
[0088]   A number of implementations have been described.  Nevertheless, it is to be understood that various changes are to be made.  For example, although the illustrated implementations are all lateral-channel HEMTs, the same techniques can be applied to vertical-channel HEMTs provided that a vertical heterojunction can be formed.  Accordingly, other implementations are within the scope of the appended claims.  
CLAIMS
1.                  A HEMT comprising:
a first semiconductor material and a second semiconductor material disposed to form a heterojunction at which a two-dimensional electron gas arises;
a source electrode, a drain electrode, and a gate electrode, the gate electrode disposed to regulate conduction in the heterojunction between the source electrode and the drain electrode, the gate having a drain-side edge; 
a gate-connected field plate disposed above a drain-side edge of the gate electrode and extending laterally toward the drain; and
a second field plate disposed above a drain-side edge of the gate-connected field plate and extending laterally toward the drain, 
wherein, in the OFF state and at a potential difference between the source and the drain in excess of the absolute value of a gate swing amplitude, charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the gate-connected field plate, the depletion of charge carriers effective to saturate a lateral electric field in the heterojunction in a vicinity of the drain-side edge of the gate electrode.
2.                  The HEMT of claim 1, wherein charge carriers are depleted at a potential difference between the source and the drain of between 2-5 times the absolute value of the gate swing amplitude.
3.                  The HEMT of claim 1, wherein charge carriers are depleted at a potential difference between the source and the drain of between 3-4 times the absolute value of the gate swing amplitude.
4.                  The HEMT of claim 1, wherein, in the OFF state and at a potential difference between the source and the drain in excess of the potential difference at which charge carriers are depleted from the portion of the heterojunction in the vicinity of the drain-side edge of the gate-connected field plate, charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate, the depletion of charge carriers effective to saturate a lateral electric field in the heterojunction in a vicinity of the drain-side edge of the gate-connected field plate.
5.                  The HEMT of claim 4, wherein the potential difference at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate is between three and five times the potential difference at which charge carriers are depleted from the portion of the heterojunction in the vicinity of the drain-side edge of the gate-connected field plate.
6.                  The HEMT of claim 4,wherein, in the OFF state:
a first electric field in the heterojunction extends drain-ward from a drain-side edge of the gate-connected field plate;
a second electric field in the heterojunction extends source-ward from a drain-side edge of the second field plate; and
the first electric field first overlaps with the second electric field only at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate.
7.                  The HEMT of claim 1, further comprising a third field plate disposed above a drain-side edge of the second field plate and extending laterally toward the drain.
8.         The HEMT of claim 7, wherein, in the OFF-state and at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate, a portion of the heterojunction in a vicinity of the drain is depleted due to the vertically-oriented voltage difference between the heterojunction and the third field plate.
9.                  The HEMT of claim 7, wherein the third field plate is a source-connected field plate.
10.              The HEMT of claim 1, wherein, in the OFF state:
a first electric field in the heterojunction extends drain-ward from a drain-side edge of the gate-connected field plate;
a second electric field in the heterojunction extends source-ward from a drain-side edge of the second field plate ; and
the first electric field first overlaps with the second electric field only at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate.
11.              The HEMT of claim 10, wherein the first electric field first overlaps with the second electric field only at potential differences between the source and the drain at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate.
12.              The HEMT of claim 1, wherein:
the HEMT includes one or more layers of insulating material above the first and second semiconductor material;
a sheet carrier density arises at the heterojunction; and 
after a steady state is reached after extended operation at specified operational parameters, a number of number of charge defects per unit area in the layers of insulating material is less than the sheet carrier density.
13.              The HEMT of claim 12, wherein the number of charge defects per unit area in the layers of insulating material is less than 10% of the sheet carrier density.
14.              The HEMT of claim 1, wherein the first and second semiconductor materials are GaN and AlGaN, respectively.
15.              The HEMT of claim14, wherein the gate electrode is isolated from the second semiconductor material by an aluminum silicon nitride layer.
16.              A HEMT comprising:
a first semiconductor material and a second semiconductor material disposed to form a heterojunction at which a two-dimensional electron gas arises;
a source electrode, a drain electrode, and a gate electrode, the gate electrode disposed to regulate conduction in the heterojunction between the source electrode and the drain electrode, the gate having a drain-side edge; 
a gate-connected field plate disposed above a drain-side edge of the gate electrode and extending laterally toward the drain; and
a second field plate disposed above a drain-side edge of the gate-connected field plate and extending laterally toward the drain, 
wherein, in the OFF state:
a first electric field in the heterojunction extends drain-ward from a drain-side edge of the gate-connected field plate;
a second electric field in the heterojunction extends source-ward from a drain-side edge of the second field plate; and
the first electric field first overlaps with the second electric field only at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate.
17.              The HEMT of claim 16, further comprising a third field plate disposed above a drain-side edge of the second field plate and extending laterally toward the drain.
18.              The HEMT of claim 17, wherein, in the OFF-state and at potential differences between the source and the drain that exceed a potential difference between the source and the drain at which charge carriers are depleted from a portion of the heterojunction in a vicinity of the drain-side edge of the second field plate, a portion of the heterojunction in a vicinity of the drain is depleted due to the vertically-oriented voltage difference between the heterojunction and the third field plate.  
19.              A semiconductor device, comprising:
a substrate;
a first active layer disposed over the substrate;
a second active layer disposed on the first active layer such that a lateral conductive channel arises between the first active layer and the second active layer;
a source and drain electrode;
a first passivation layer disposed over the second active layer;
a gate electrode disposed over the first passivation layer;
a second passivation layer disposed over the gate electrode;
a gate field plate extending a first distance beyond an edge of the gate electrode nearest to the drain electrode;
a third passivation layer disposed over the first metal pattern; and
a second field plate electrically connected to one of the source electrode and the gate electrode and extending a second distance beyond an edge of the gate field plate nearest to the drain electrode, wherein an edge of the second field plate is separated by a third distance from a first extension of the drain electrode adjacent to the second field plate;
wherein the first distance is selected such that a gate edge field increment is cut off when a portion of the lateral conducting channel under the gate electrode is pinched off for a first drain bias greater than an absolute value of an available gate swing amplitude above a lower threshold.
20.              The semiconductor device of claim 19, wherein: 
the source and drain electrode are disposed over the second active layer;
the gate field plate is defined by a first metal pattern disposed on the second passivation layer, the first metal pattern extending laterally over all of the gate electrode;
the second field plate is a source field plate defined by a second metal pattern disposed on the third passivation layer, wherein the second metal pattern is electrically connected to the source electrode and extends laterally over all of the first metal pattern and further extends the second distance beyond an edge of the first metal pattern nearest to the drain electrode, wherein an edge of the second metal pattern is separated by the third distance from the first extension of the drain electrode adjacent to the second metal pattern.
21.              The semiconductor device of claim 20, further comprising:
a fourth passivation layer disposed over the second metal pattern;
a shield wrap defined by a third metal pattern disposed on the fourth passivation layer, the third metal pattern being electrically connected to the source electrode and extending laterally over a majority of the lateral conductive channel such that the third metal pattern has an edge a third distance from a second extension of the drain electrode adjacent to the third metal pattern.
22.              The semiconductor device of claim 21, wherein: 
an edge-to-edge distance between the third metal pattern and the second extension of the drain electrode is between 2 and 6 microns; and 
a thickness of the fourth passivation layer is between 0.5 and 2 microns.
23.              The semiconductor device of claim 20, wherein the first drain bias is about 2-5 times greater than the absolute value of the available gate swing amplitude above threshold.
24.              The semiconductor device of claim 23, wherein the second distance is sufficient to provide a cut-off for an edge field of the gate field plate for a second drain bias greater than a cut-off bias of a gate edge field provided by the gate field plate when a portion of the lateral conducting channel under the gate electrode is pinched off.
25.              The semiconductor device of claim 24, wherein the second drain bias is about 2.5-10 times greater than the first drain bias.
26.              The semiconductor device of claim 20, wherein the second distance is at least sufficiently long such that a lateral depletion extension under the second metal pattern should not reach an edge of the second metal pattern before the lateral conducting channel is pinched off vertically under the edge of the second metal pattern nearest to the drain edge.
27.              The semiconductor device of claim19, wherein 
the first distance is between 1.5 and 3.5 microns;
the second distance is between 2.5 and 7.5 microns;
the third distance is between 2 and 6 microns; 
an edge-to-edge distance between the gate electrode and the drain electrode is between 8 and 26 microns; and 
a thickness of the third passivation layer is between 0.35 and 0.75 microns.
ABSTRACT
High-electron-mobility transistors that include field plates are described.  In a first implementation, a HEMT includes a first and a second semiconductor material disposed to form a heterojunction at which a two-dimensional electron gas arises and source, a drain, and gate electrodes. The gate electrode is disposed to regulate conduction in the heterojunction between the source electrode and the drain electrode. The gate has a drain-side edge. A gate-connected field plate is disposed above a drain-side edge of the gate electrode and extends laterally toward the drain.  A second field plate is disposed above a drain-side edge of the gate-connected field plate and extends laterally toward the drain. 
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