(57)【要約】      （修正有）【課題】微細化が進展した場合であっても、１回のリソグラフィー工程でパッド用のプラグを形成可能な製造方法の提供。【解決手段】第一方向６に延伸するように第一配線２を形成し、第一配線を第一絶縁膜で埋設し、第一絶縁膜内に第一方向とは異なる第二方向８に溝を形成し、第一配線が配置されていない半導体基板の表面を露出し、溝を第一導電膜で埋設、溝の開口部から一定深さまで第一導電膜をリセスし、第一導電膜を第二方向に平行な溝の第一側壁１７に接する第一プラグ５ａと溝の第一側壁と相対する第二側壁１８に接する第二プラグ５ｂとに分離し、第一プラグと第二プラグとの間を第二絶縁膜１１で埋設し、第一及び第二プラグの一部が露出するまで第二絶縁膜をリセスし、第一及び第二プラグ上に第二導電膜を形成し、第二絶縁膜の一部が露出し第一配線は露出しない範囲で第二導電膜を平坦化し、第二導電膜を選択的にエッチングし、パッド１２ａを形成する。【選択図】図１１
2016048708.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体上に、第一方向に延伸するように第一配線を形成する工程と、
前記第一配線を第一絶縁膜で埋設する工程と、
前記第一絶縁膜内に前記第一方向とは異なる第二方向に溝を形成し、前記第一配線が配置されていない半導体基板の表面を露出させる工程と、
前記溝を第一導電膜で埋設した後、前記溝の開口部から一定深さまで第一導電膜をリセスする工程と、
前記第一導電膜を、前記第二方向に平行な溝の第一側壁に接する第一プラグと、前記溝の第一側壁と相対する第二側壁に接する第二プラグとに分離するように選択的にエッチングする工程と、
前記第一プラグと前記第二プラグとの間を第二絶縁膜で埋設した後、前記第一及び第二プラグの一部が露出するまで第二絶縁膜をリセスする工程と、
前記第一及び第二プラグ上に第二導電膜を形成する工程と、
前記第二絶縁膜の一部が露出し、前記第一配線は露出しない範囲で第二導電膜を平坦化する工程と、
前記第一及び第二方向の何れとも異なる方向に延伸するマスクを形成して、第二導電膜を選択的にエッチングして、パッドを形成する工程と、
を備え、
前記第二絶縁膜を挟んで相対する前記第一プラグと前記第二プラグのそれぞれの上に形成される前記パッドは、それぞれ互いに隣接する第一配線の一部を覆っていることを特徴とする半導体装置の製造方法。
【請求項２】
前記パッドを形成する工程の後に更に、
前記パッドに電気的に接続されるようにキャパシタを形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第一配線は、ビット線であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第一導電膜は、ドープトシリコン膜であることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記第二導電膜は、金属膜であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記金属膜は、タングステンを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）において、容量コンタクトプラグは、キャパシタと半導体基板を接続するコンタクトプラグである。デバイスの微細化に伴い、容量コンタクトプラグ用のホールを一回のリソグラフィーで形成することが難しくなってきた。そこで、最近では、ダブルパターニング方式でマスクを形成することが主流になってきた。例えば、ダブルパターニング方式を容量コンタクトプラグの形成工程に適用する際には、まず、ビット線と交差する溝を形成する。次に、溝内を導電膜で埋設し、更にビット線用マスクの窒化膜までエッチバック（或いは、ＣＭＰで平坦化）をすることで、容量コンタクトプラグを形成できる。特許文献１（特開２０１１−２４３９６０号公報）では、更にＤＲＡＭを微細化することを想定して、リソグラフィーの開口寸法以下の径の容量コンタクトプラグを形成する方法を示している。特許文献１に示されたコンタクトプラグの形成方法はツインプラグ形成法と呼ばれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２４３９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
容量コンタクトプラグは、半導体基板の活性領域やトランジスタの配置の関係で格子状に配置されるが、容量コンタクトプラグに電気的に接続されるキャパシタは最も有効に面積を活用できる六方最密充填配置が望ましい。そこで、容量コンタクトプラグとキャパシタの間に、パッド（容量コンタクトパッド）を形成することが多い。パッドを介して、格子状に近い配置の容量コンタクトプラグと、六方最密充填配置に近いキャパシタとが確実に電気的に接続される。
【０００５】
しかし、極端に微細化が進んだ現在では、このパッド用のホールも１回のリソグラフィー工程で形成することが困難になってきた。２回のリソグラフィー工程で交差するライン＆スペースのマスクを活用すれば、パッド用のホールを形成することは出来るが、それでは製造コストが高くなってしまう。本発明は上記課題に鑑みてなされたものである。すなわち、本発明は、微細化が進展した場合であっても、１回のリソグラフィー工程でパッド用のプラグを形成可能な製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
一実施形態は、
半導体基体上に、第一方向に延伸するように第一配線を形成する工程と、
前記第一配線を第一絶縁膜で埋設する工程と、
前記第一絶縁膜内に前記第一方向とは異なる第二方向に溝を形成し、前記第一配線が配置されていない半導体基板の表面を露出させる工程と、
前記溝を第一導電膜で埋設した後、前記溝の開口部から一定深さまで第一導電膜をリセスする工程と、
前記第一導電膜を、前記第二方向に平行な溝の第一側壁に接する第一プラグと、前記溝の第一側壁と相対する第二側壁に接する第二プラグとに分離するように選択的にエッチングする工程と、
前記第一プラグと前記第二プラグとの間を第二絶縁膜で埋設した後、前記第一及び第二プラグの一部が露出するまで第二絶縁膜をリセスする工程と、
前記第一及び第二プラグ上に第二導電膜を形成する工程と、
前記第二絶縁膜の一部が露出し、前記第一配線は露出しない範囲で第二導電膜を平坦化する工程と、
前記第一及び第二方向の何れとも異なる方向に延伸するマスクを形成して、第二導電膜を選択的にエッチングして、パッドを形成する工程と、
を備え、
前記第二絶縁膜を挟んで相対する前記第一プラグと前記第二プラグのそれぞれの上に形成される前記パッドは、それぞれ互いに隣接する第一配線の一部を覆っていることを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【０００７】
微細化が進展した場合であっても、１回のリソグラフィー工程でパッド用のプラグを形成可能な製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態の半導体装置の製造方法の一工程を説明する斜視図である。
【図２】一実施形態の半導体装置の製造方法の一工程を説明する斜視図である。
【図３】一実施形態の半導体装置の製造方法の一工程を説明する斜視図である。
【図４】一実施形態の半導体装置の製造方法の一工程を説明する斜視図である。
【図５】一実施形態の半導体装置の製造方法の一工程を説明する斜視図である。
【図６】一実施形態の半導体装置の製造方法の一工程を説明する斜視図である。
【図７】一実施形態の半導体装置の製造方法の一工程を説明する斜視図である。
【図８】一実施形態の半導体装置の製造方法の一工程を説明する斜視図である。
【図９】一実施形態の半導体装置の製造方法の一工程を説明する斜視図である。
【図１０】一実施形態の半導体装置の製造方法の一工程を説明する斜視図である。
【図１１】一実施形態の半導体装置の主要な構造間の関係を表す平面図である。
【発明を実施するための形態】
【０００９】
以下に、本発明を適用した実施形態について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
【００１０】
以下では、図１から図１０を参照して、本発明の一実施形態の半導体装置の製造方法を説明する。
【００１１】
まず、図１に示すように、半導体基板上にトランジスタを形成し、このトランジスタを覆うように半導体基板上に層間絶縁膜を形成する。トランジスタの種類は特に限定されず、例えば、埋め込みゲート電極を有する電界効果トランジスタ、プレナー型の電界効果トランジスタ、Ｆｉｎ型の電界効果トランジスタ、縦型の電界効果トランジスタ、リセルチャネル型の電界効果トランジスタとすることができる。なお、図１以降の図面の中ではトランジスタを示さず、説明の便宜上、上記半導体基板、トランジスタおよび層間絶縁膜をまとめて「半導体基体」とする。次に、トランジスタのソースまたはドレイン領域に電気的に接続されるように、半導体基体１上にビット線を形成する。なお、上記ビット線は、所定の場所以外でシリコン基板と短絡することを避けるために間にシリコン酸化膜等の絶縁膜（図示せず）を介在させる。ビット線は以下のようにして形成した。すなわち、半導体基体１に近い側から順に、１０ｎｍの窒化チタン（ＴｉＮ）膜、５ｎｍの窒化タングステン（ＷＮ）膜、５０ｎｍのタングステン（Ｗ）膜、１２０ｎｍの窒化シリコン（ＳｉＮ）膜を積層する。次に、第一方向６に延伸する図示しないマスクを用いてこれらの膜をパターニングする。これにより、窒化チタン膜、窒化タングステン膜、タングステン膜からなる積層膜２と、の積層膜２上に窒化シリコン膜からなるキャップ絶縁膜３を形成する。この後、半導体基体１上に、積層膜２を覆うように、２０ｎｍの窒化シリコン膜を形成した後、この窒化シリコン膜をエッチバックすることで、サイドウォール７を形成する。この結果、積層膜２と、積層膜２上のキャップ絶縁膜３と、サイドウォール７とからなるビット線（第一配線）が得られる。次に、Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ（ＳＯＤ）法により、半導体基体１上に、ビット線を覆うように酸化シリコン（ＳｉＯ2）膜（第一絶縁膜）４を形成する。更に続けて、リソグラフィー技術およびエッチング技術を用いて、第一方向６とは異なる第二方向８に延伸する溝のパターンを形成する。この時、窒化シリコンに対して酸化シリコンが高選択比となるようにエッチングを行い、ビット線より下に位置する半導体基板の表面を露出させる。
【００１２】
図２に示すように、半導体基体１上に、上記各々の溝内を埋設するように、不純物（リン）がドープされたシリコン膜（第一導電膜）５を形成する。その後、シリコン膜５をエッチバックして、溝の開口部から一定量、シリコン膜５をリセス（後退）させる。
【００１３】
図３に示すように、熱ＣＶＤ法を用いてコンフォーマルに膜厚が５０ｎｍの窒化シリコン膜を形成した後、この膜をエッチバックする。これにより、各々の溝の第二方向８に平行な溝の第一および第二側壁１７、１８上にサイドウォール型のマスク１０を形成する。次に、サイドウォール型のマスク１０を用いてシリコン膜５をエッチングすることにより、溝の第一側壁１７に接する第一シリコン膜（第一プラグ）５ａと、第二側壁１８に接する第二シリコン膜（第二プラグ）５ｂに分離するように、選択的なエッチングを施す。
【００１４】
図４に示すように、第一シリコン膜（第一容量コンタクトプラグ）５ａと第二シリコン膜（第二容量コンタクトプラグ）５ｂの間に位置する溝内に、熱ＣＶＤ法により、８０ｎｍの窒化シリコン膜（第二絶縁膜）１１を埋設する。
【００１５】
図５に示すように、窒化シリコン膜１１を選択的にエッチングすることにより、第一及び第二シリコン膜５ａ、５ｂの一部を露出させる。
【００１６】
図６に示すように、トランジスタのソースまたはドレイン領域上に位置する第一及び第二シリコン膜５ａ、５ｂを選択的にエッチングして、その上面をリセス（後退）させる。
【００１７】
図７に示すように、半導体基体１上の全面に、熱ＣＶＤ法により、６０ｎｍのタングステン膜（第二導電膜）１２を形成する。
【００１８】
図８に示すように、ＣＭＰにより、窒化シリコン膜１１が露出するまでタングステン膜１２および酸化シリコン膜４を平坦化する。この時に、キャップ絶縁膜３が露出しないようにする。
【００１９】
図９に示すように、リソグラフィー技術を利用して、第一方向６及び第二方向８のどちらとも異なる第三方向２０に延伸するレジストマスク１３を形成する。この際、レジストマスク１３と、第一シリコン膜５ａ及び第二シリコン膜５ｂとのそれぞれの交点が互いに六方最密充填配置になるようにレジストマスクを配置する。なお、後述する図１０のタングステン膜１２のエッチング工程において、レジストマスクを用いてエッチングを行うと、タングステンとの間で選択比が不足する場合は、レジストマスクの代わりに非晶質カーボンなどのハードマスクを使用しても良い。
【００２０】
図１０に示すように、レジストマスク１３（図示せず）を用いてタングステン膜１２を選択的にエッチングし、マスクされていない部分のタングステン膜１２が少なくともキャップ絶縁膜３の最上面より下までエッチングされるようにする。これにより、残留したタングステン膜がパッド１２ａとなる。次に、レジストマスク１３を除去した後、全面に酸化シリコン膜１４を堆積させた後、ＣＭＰにより、窒化シリコン膜１１が露出するまで酸化シリコン膜１４の平坦化を行う。
【００２１】
この後、公知の方法により、層間絶縁膜の形成、層間絶縁膜内へパッド１２ａを露出させるシリンダーホールの開口、シリンダーホール内へのキャパシタの形成等の工程を行う。これにより、最終的に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を完成させる。
【００２２】
図１１は、ＤＲＡＭの主要な構造の間の関係を表す平面図であり、一部の構造は透視図として表している。図１１に示すように、平面視において、第一プラグ５ａは第一側壁１７に接し、第二プラグ５ｂは第二側壁１８に接している。また、第一プラグ５ａと第二プラグ５ｂは、窒化シリコン膜１１によって分断されている。第一プラグ５ａと第二プラグ５ｂの直下には図示しないトランジスタのソースまたはドレイン領域が位置し、窒化シリコン膜１１の直下には図示しないトランジスタのゲート電極が位置する。また、ビット線が延伸する第一方向６と、ゲート電極が延伸する第二方向８と、パッドが延伸する第三方向２０とは互いに異なる方向となっている。図１１に示すように、平面視において、第一プラグ５ａとパッド１２ａとキャパシタ２１が重なるように配置され、第二プラグ５ｂとパッド１２ａとキャパシタ２１が重なるように配置されている。すなわち、各々のパッド１２ａは、それぞれ互いに隣接するビット線の少なくとも一部を覆うように形成される。
【００２３】
また、本実施形態では、図９および１０に示すように、一回のリソグラフィー工程でパッド用の開口を形成することができる。この結果、製造コストを低減することができる。
【符号の説明】
【００２４】
１  半導体基体
２  積層膜
３  キャップ絶縁膜
４  酸化シリコン（第一絶縁膜）
５  ドープトシリコン膜（第一導電膜）
５ａ  第一シリコン膜（第一プラグ）
５ｂ  第二シリコン膜（第二プラグ）
６  第一方向
７  サイドウォール
８  第二方向
１０、１３  マスク
１１  窒化シリコン膜（第二絶縁膜）
１２  タングステン膜（第二導電膜）
１２ａ  パッド
１７  第一側壁
１８  第二側壁
２０  第三方向
２１  キャパシタ
【図１】
2016048708.tif 000003
【図２】
2016048708.tif 000004
【図３】
2016048708.tif 000005
【図４】
2016048708.tif 000006
【図５】
2016048708.tif 000007
【図６】
2016048708.tif 000008
【図７】
2016048708.tif 000009
【図８】
2016048708.tif 000010
【図９】
2016048708.tif 000011
【図１０】
2016048708.tif 000012
【図１１】
2016048708.tif 000013