(57)【要約】      （修正有）【課題】静電気による帯電を抑制しながら効率的に光を取り込む固体撮像素子を提供する。【解決手段】固体撮像素子は、半導体基板２０２と、導電膜２４０と、を備える。半導体基板は、内部に複数の画素を構成する複数の光電変換素子（フォトダイオード１０）が形成され、複数の光電変換素子上に配線層２０４が形成される。導電膜は、半導体基板の配線層が形成された面とは反対面上であって、複数の画素の画素間の境界上に配置され、可視光に対して略透明な膜にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部に複数の画素を構成する複数の光電変換素子が形成され、前記複数の光電変換素子上に配線層が形成された半導体基板と、
前記半導体基板の前記配線層が形成された面とは反対面上であって、前記複数の画素の画素間の境界上にパターン配置された、可視光に対して略透明な導電膜と、
を備えたことを特徴とする固体撮像素子。
【請求項２】
前記導電膜は、格子状に形成されることを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記導電膜は、線状に形成されることを特徴とする請求項１記載の固体撮像素子。
【請求項４】
前記導電膜の材料として、インジウム（Ｉｎ）を含む酸化物が用いられることを特徴とする請求項１〜３いずれか記載の固体撮像素子。
【請求項５】
前記導電膜は、電気的に浮遊構造になるように形成されることを特徴とする請求項１〜４いずれか記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像素子に関する。
【背景技術】
【０００２】
固体撮像素子には、シリコン（Ｓｉ）ウェハ上にドナー（リン、ヒ素等）やアクセプター（ホウ素等）をイオン注入し、ＰＮ不純物領域を作り分けることで、光電変換素子となるフォトダイオードやＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等をＳｉウェハに形成したＣＣＤイメージセンサや、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサがある。近年は半導体製造技術の進歩により、裏面照射型ＣＭＯＳイメージセンサの開発が行われている。裏面照射型のＣＭＯＳイメージセンサは、光電変換素子を形成後、光電変換素子上に配線層等の回路を形成したＳｉウェハの回路形成面を支持基板に貼合し、Ｓｉウェハの裏面を薄く削り、配線層とは逆の面側から光を素子中に取り込むように製造される。そのため、配線層の影響を受けずに光をデバイスに取り込むことが可能となる。よって、効率的にデバイスに光を取り込むことが可能となる。しかし、裏面照射型のＣＭＯＳイメージセンサでは、半導体製造のプロセス中で発生する静電気による帯電が問題となるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３８４００５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、上述した問題点を克服し、静電気による帯電を抑制しながら効率的に光を取り込むことが可能な固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の固体撮像素子は、半導体基板と、導電膜と、を備える。半導体基板は、内部に複数の画素を構成する複数の光電変換素子が形成され、前記複数の光電変換素子上に配線層が形成される。導電膜は、前記半導体基板の前記配線層が形成された面とは反対面上であって、前記複数の画素の画素間の境界上にパターン配置され、可視光に対して略透明な膜にする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態における固体撮像素子の断面図である。
【図２】第１の実施形態における導電膜の配置位置の一例を示す図である。
【図３】第１の実施形態における導電膜の配置位置の他の一例を示す図である。
【図４】第１の実施形態における導電膜の配置位置の他の一例を示す図である。
【図５】第１の実施形態における固体撮像素子の製造方法の要部工程を示すフローチャート図である。
【図６】第１の実施形態における反射防止膜形成前の固体撮像素子の断面の一例を示す図である。
【図７】第１の実施形態における固体撮像素子の製造方法の工程断面図である。
【図８】第１の実施形態における固体撮像素子の製造方法の工程断面図である。
【図９】第１の実施形態における固体撮像素子の製造方法の工程断面図である。
【図１０】第１の実施形態における固体撮像素子の製造方法の工程断面図である。
【図１１】第１の実施形態における固体撮像素子の製造方法の工程断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、第１の実施形態は、光電変換素子の一例として、フォトダイオード（ＰＤ）を用いた固体撮像素子について説明する。なお、以下に説明する固体撮像素子については、フォトダイオード（ＰＤ）を用いた場合に限らず、例えば、フォトトランジスタ等の光電変換素子を用いた場合についても有効である。第１の実施形態について、以下、図面を用いて説明する。
【０００８】
図１は、第１の実施形態における固体撮像素子の断面図である。図１では、受光して光電変換する複数のフォトダイオード１０ａ〜１０ｄが配列された画素領域と、周辺回路１６が配置された周辺回路領域と、配線層と光入射面とを接続する光入射面接続領域と、の断面の一例を示している。
【０００９】
シリコン（Ｓｉ）を用いた半導体基板２０２内には、複数のフォトダイオード１０ａ〜１０ｄが形成される。図１の例では、画素領域に、４つの複数のフォトダイオード１０ａ〜１０ｄが１列に並ぶように示されているが、縦横方向（ｘ，ｙ方向）といった２次元に規則的に配列される。各フォトダイオード１０がそれぞれ１つの画素を形成することになる。このように、半導体基板２０２の内部に複数の画素を構成する複数のフォトダイオード１０ａ〜１０ｄ（光電変換素子）が配置される。列方向に隣接する２つのフォトダイオード間の半導体基板２０２内には、この２つのフォトダイオード１０で光電変換された電荷が転送される電荷蓄積部としてのフローティングディフュージョン（ＦＤ）が形成されている。周辺回路領域には抵抗素子やＭＯＳトランジスタ等の周辺回路１６が形成される。光入射面接続領域には、半導体基板２０２を貫通するプラグ１４が形成される。
【００１０】
複数のフォトダイオード１０ａ〜１０ｄ等が形成された半導体基板２０２上には、配線１２が配置された配線層２０４が形成される。よって、画素領域では、複数のフォトダイオード１０ａ〜１０ｄ上に配線層２０４が配置される。周辺回路領域では、周辺回路１６上に配線層２０４が配置される。光入射面接続領域では、プラグ１４上に配線層２０４が配置される。配線層２０４では、層間絶縁膜中に配線１２および上下配線間を接続するコンタクトプラグ、ビアプラグ等が形成される。
【００１１】
そして、配線層２０４が形成された半導体基板２０２には、支持基板２０６が配線層２０４側の面に貼り合わされる。そして、機械的強度を増した状態で半導体基板２０２の裏面が、裏面側から複数のフォトダイオード１０ａ〜１０ｄに光が入射可能な所望の膜厚になるまで薄膜化されている。
【００１２】
表面照射型の固体撮像素子では、光が入射する入射面と光電変換素子との間に配線層が存在するため、半導体製造のプロセス中で発生する静電気による帯電は生じない、或いは生じにくい。これに対して、裏面照射型の固体撮像素子では、光が入射する画素領域には入射面となるマイクロレンズ２７０から光電変換素子であるフォトダイオード１０の受光面までの間がほぼ絶縁物によって構成される。そのため、半導体製造のプロセス中で発生する静電気によって、マイクロレンズ２７０からフォトダイオード１０の受光面までの間で帯電が生じ得る。このように、裏面照射型の固体撮像素子では、表面照射型の固体撮像素子とは異なる固有の問題が生じてしまう。そこで、第１の実施形態では、マイクロレンズ２７０からフォトダイオード１０の受光面までの間に導電膜２４０を配置して帯電を抑制する。なお、かかる問題に対して、光透過性の導電膜を固体撮像素子の入射面（例えばマイクロレンズ）の表面全面に塗布することで帯電を防止することも考えられるが、それでは基板工程からマイクロレンズ形成工程までの間の半導体製造のプロセス中で発生する静電気による帯電は防止し難い。また、いかに導電膜が光透過性であっても入射光を完全に透過させることはできず、せっかく配線層とは逆側から受光して透光性が高められた利点が損なわれてしまう。このため第１の実施形態では、マイクロレンズ２７０からフォトダイオード１０の受光面までの間に効率よく光が入射可能となるように導電膜２４０をパターン配置する。以下、具体例について説明する。
【００１３】
半導体基板２０２の配線層２０４が形成された面とは反対面（裏面）上には、画素領域において、反射防止膜２１０が例えば１５ｎｍの膜厚で形成される。反射防止膜２１０の材料として、酸化タンタル（ＴａＯ）及びＨｆＯ等の絶縁膜を用いると好適である。なお、導電性の酸化チタン（ＴｉＯ２）等を用いることも考えられるが、撮像素子としての透過率を確保するため反射防止膜２１０の膜厚に制限が生じる。かかる制限によって、帯電除去するほどの膜厚の導電性反射防止膜を形成することは困難である。よって、ＴｉＯを反射防止膜２１０として用いても十分に帯電除去することは困難となる。
【００１４】
画素領域では反射防止膜２１０上（図１では下面側）に下地膜となる絶縁膜２１２が例えば１００ｎｍの膜厚で形成される。その他の領域では半導体基板２０２上（裏面側：図１では下面側）に、かかる絶縁膜２１２が形成される。
【００１５】
画素領域では絶縁膜２１２上に可視光に対して略透明な導電膜２４０が配置される。言い換えれば、導電膜２４０は、半導体基板２０２の配線層２０４が形成された面とは反対面上に形成される。導電膜２４０として、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の酸化物であるＩｎＧａＺｎＯ膜（ＩＧＺＯ膜）を用いると好適である。ＩｎＧａＺｎＯ膜の他に、ＩｎＺｎＯ膜、ＺｎＯ膜、ＩｎＯ膜、ＧａＺｎＯ膜、酸化インジウムスズ（ＩＴＯ）膜、酸化スズ（ＳｎＯ２）膜、及びＴｉＯ２膜を用いることもできる。これらの膜種の中で、光の透過率の観点から、Ｉｎを含む酸化物が望ましい。特に、ＩｎＧａＺｎＯ膜がさらに望ましい。ＩｎＧａＺｎＯ膜にすることで、透過する光の光学吸収を１０％程度に抑えることができる。導電膜２４０の膜厚は、反射防止膜２１０の膜厚よりも厚く形成され、例えば、２０ｎｍ以上の膜厚で形成されると好適である。ここでは、例えば、１００ｎｍ膜厚で形成される。
【００１６】
図２は、第１の実施形態における導電膜の配置位置の一例を示す図である。図２に示すように、導電膜２４０は、複数の画素の画素間の境界Ｈ上に配置される。図２の例では、導電膜２４０が、ｎ行×ｍ列に規則的に配置された複数のフォトダイオード１０間に格子状に配置される。図２の例では、絶縁膜２１２が露出した領域で示す各画素の単位領域が矩形状になるように導電膜２４０が形成される場合を示している。第１の実施形態では、横方向（行方向：ｘ方向）に隣り合うフォトダイオード１０間の各中心線と縦方向（列方向：ｙ方向）に隣り合うフォトダイオード１０間の各中心線とにより格子状に囲まれる各領域をそれぞれ画素の領域としている。
【００１７】
図３は、第１の実施形態における導電膜の配置位置の他の一例を示す図である。図３の例では、絶縁膜２１２が露出した領域で示す各画素の単位領域の四隅が円弧状のなだらかな曲線になるように導電膜２４０が複数の画素の画素間の境界Ｈ上に形成される場合を示している。
【００１８】
図４は、第１の実施形態における導電膜の配置位置の他の一例を示す図である。図４の例では、導電膜２４０が、ｎ行×ｍ列に規則的に配置された複数のフォトダイオード１０間のうち、縦方向（列方向：ｙ方向）に並ぶ複数の画素の画素間の境界Ｈ上に線状（ライン状）に配置される。図４の例では、縦方向（列方向：ｙ方向）に導電膜２４０が形成された場合を示したが、横方向（行方向：ｘ方向）に並ぶ複数の画素の画素間の境界Ｈ上に線状に配置されても良い。
【００１９】
なお、周辺回路領域では、絶縁膜２１２上に遮光膜２８０が配置される。また、光入射面接続領域では、プラグ１４に接続されるコンタクトプラグ２０及び配線２２が形成される。
【００２０】
画素領域では画素間の境界Ｈ上に形成された導電膜２４０上、及び導電膜２４０が形成されていない絶縁膜２１２が露出した領域上（図１では下面側）に絶縁膜２５０が例えば１００ｎｍ〜２００ｎｍの膜厚で形成される。周辺回路領域では、遮光膜２８０上（図１では下面側）に絶縁膜２５０が形成される。光入射面接続領域では、配線２２上（図１では下面側）に絶縁膜２５０が形成される。また、光入射面接続領域では、絶縁膜２５０表面に配線２６が形成される。また、配線２２と配線２６とを接続するコンタクトプラグ２４が絶縁膜２５０中に形成される。
【００２１】
画素領域では、絶縁膜２５０上の各画素の単位領域上にカラーフィルタ膜２６０ａ〜２６０ｄが形成される。また、各画素のカラーフィルタ膜２６０（２６０ａ〜２６０ｄ）上には、それぞれマイクロレンズ２７０（２７０ａ〜２７０ｄ）が形成される。
【００２２】
以上のように、導電膜２４０を複数の画素の画素間の境界Ｈ上にパターン配置することで、導電膜２４０による透過率の低下を抑制でき、フォトダイオード１０への入射光の光量低下を抑制できる。なお、導電膜２４０は、電気的に浮遊構造（フローティング構造）になるように形成される。フローティング構造でも鏡像効果が得られ、画素領域における局所的な電界集中を抑えることができる。よって、画素領域で生じる静電気による帯電を抑制しながらフォトダイオード１０に効率的に光を取り込むことができる。
【００２３】
また、導電膜２４０はＧＮＤ等の電源線に接続され、所定の電位が供給されても良く、この場合も静電気による帯電を抑制できる。このように第１の実施形態では、導電膜２４０によって帯電が抑制できるので、光が当たっていないのに電流が流れてしまう暗電流ノイズによる画像斑を抑制或いは低減できる。
【００２４】
図５は、第１の実施形態における固体撮像素子の製造方法の要部工程を示すフローチャート図である。図５において、第１の実施形態における固体撮像素子の製造方法は、反射防止膜形成工程（Ｓ１０２）と、下地膜形成工程（Ｓ１０４）と、導電膜形成工程（Ｓ１０６）と、パターニング工程（Ｓ１０８）と、絶縁膜形成工程（Ｓ１１０）と、カラーフィルタ膜形成工程（Ｓ１１２）と、マイクロレンズ形成工程（Ｓ１１４）と、いう一連の工程を実施する。
【００２５】
図６は、第１の実施形態における反射防止膜形成前の固体撮像素子の断面の一例を示す図である。図６において、上述したように、半導体基板２０２内には、複数のフォトダイオード１０ａ〜１０ｄが形成される。各フォトダイオード１０がそれぞれ１つの画素を形成することになる。複数のフォトダイオード１０ａ〜１０ｄ間は、不純物を注入することで素子分離すればよい。周辺回路領域には抵抗素子やＭＯＳトランジスタ等の周辺回路１６が形成される。光入射面接続領域には、半導体基板２０２を貫通するプラグ１４が形成される。そして、半導体基板２０２上には、配線層２０４が形成され、支持基板２０６が配線層２０４側の面に貼り合わされている。そして、半導体基板２０２の裏面が、裏面側から複数のフォトダイオード１０ａ〜１０ｄに光が入射可能な膜厚になるまで研磨される。かかる状態までの製造工程は、従来の手法と同様で構わない。第１の実施形態では、かかる状態以降の固体撮像素子の製造方法について説明する。
【００２６】
図７は、第１の実施形態における固体撮像素子の製造方法の工程断面図である。図７では、図５における反射防止膜形成工程（Ｓ１０２）を示している。それ以降の工程は後述する。
【００２７】
図７において、反射防止膜形成工程（Ｓ１０２）として、半導体基板２０２の配線層２０４が形成された面とは反対面（裏面）上には、画素領域において、反射防止膜２１０が例えば１５ｎｍの膜厚で形成される。形成方法は、化学気相成長（ＣＶＤ）法や原子層気相成長（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ、あるいは、ａｔｏｍｉｃ  ｌａｙｅｒ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ）法を用いると好適である。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てレジストパターンが形成された半導体基板２０２に対し、画素領域以外の領域の露出した反射防止膜２１０を異方性エッチング法により除去することで、画素領域に反射防止膜２１０を形成すればよい。
【００２８】
図８は、第１の実施形態における固体撮像素子の製造方法の工程断面図である。図８では、図５における下地膜形成工程（Ｓ１０４）を示している。それ以降の工程は後述する。
【００２９】
図８において、下地膜形成工程（Ｓ１０４）して、ＣＶＤ法を用いて、画素領域では反射防止膜２１０上（図１では下面側）に、その他の領域では半導体基板２０２上（図１では下面側）に下地膜となる絶縁膜２１２を形成する。絶縁膜２１２として、例えば、酸化シリコン（ＳｉＯ２）膜を形成する。
【００３０】
図９は、第１の実施形態における固体撮像素子の製造方法の工程断面図である。図９では、図５における導電膜形成工程（Ｓ１０６）を示している。それ以降の工程は後述する。
【００３１】
図９において、導電膜形成工程（Ｓ１０６）として、例えば、スパッタ法を用いて、絶縁膜２１２上に、導電膜２４０を例えば２０ｎｍ以上、より好ましくは５０ｎｍ以上３００ｎｍ以下の膜厚で形成する。ここでは、ＩＧＺＯ膜を、例えば、１００ｎｍの膜厚で形成する。
【００３２】
図１０は、第１の実施形態における固体撮像素子の製造方法の工程断面図である。図１０では、図５におけるパターニング工程（Ｓ１０８）を示している。それ以降の工程は後述する。
【００３３】
図１０において、パターニング工程（Ｓ１０８）として、図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てレジストパターンが形成された半導体基板２０２に対し、複数の画素の画素間の境界Ｈ上以外の領域に露出した導電膜２４０を、例えば反応性イオンエッチング（ＲＩＥ）法により除去する。これにより、図２〜４のいずれかで示したように、画素の画素間の境界Ｈ上に格子状或いは線状に導電膜２４０をパターニングする。エッチングガスとして、例えば、ＣＨ４等の有機系ガス、或いは、ＨＩ等のハロゲン系ガスを用いることができる。また、エッチング法は、ＲＩＥ法等のドライエッチング法の他に、ウェットエッチング法を用いてもよい。導電膜２４０として、例えば、ＩＧＺＯ膜を用いる場合には、エッチング液として、例えば、シュウ酸を用いることができる。例えば、ＩＴＯ膜を用いる場合には、エッチング液として、例えば、塩酸と硝酸の混合液を用いることができる。
【００３４】
第１の実施形態では、下地膜として絶縁膜２１２を形成しているので、エッチングにより反射防止膜２１０まで除去されてしまうことを防止できる。但し、これに限るものではなく、反射防止膜２１０上に絶縁膜２１２を介さずに導電膜２４０を形成しても良い。
【００３５】
なお、周辺回路領域には、例えば、アルミニウム（Ａｌ）を用いた遮光膜２８０を形成する。
【００３６】
図１１は、第１の実施形態における固体撮像素子の製造方法の工程断面図である。図１１では、図５における絶縁膜形成工程（Ｓ１１０）を示している。それ以降の工程は後述する。
【００３７】
図１１において、絶縁膜形成工程（Ｓ１１０）として、ＣＶＤ法を用いて、画素領域では導電膜２４０上、及び絶縁膜２１２上（図１では下面側）に、周辺回路領域では遮光膜２８０上、その他の領域では絶縁膜２１２上に絶縁膜２５０を形成する。絶縁膜２５０として、例えば、ＳｉＯ２膜を形成する。
【００３８】
カラーフィルタ膜形成工程（Ｓ１１２）として、画素領域において、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、黄色（Ｙ）、シアン（Ｃ）、及びマゼンタ（Ｍ）のうち、選択された着色層を備えたカラーフィルタ膜２６０（２６０ａ〜２６０ｄ）を各画素上にそれぞれ形成する。カラーフィルタ膜２６０の形成方法は、従来の手法と同様でよい。
【００３９】
マイクロレンズ形成工程（Ｓ１１４）として、画素領域において、各画素のカラーフィルタ膜２６０（２６０ａ〜２６０ｄ）上には、それぞれマイクロレンズ２７０（２７０ａ〜２７０ｄ）を形成する。カラーフィルタ膜２６０上に感光性樹脂の膜を形成後、各画素の単位領域の形状に合わせて例えば矩形状（島状）にパターニングする。そして、矩形状に形成された感光性樹脂を加熱処理して溶融することで、表面張力により凸状の曲面を持った膜に成形する。その後、成形膜を硬化させることにより画素毎のマイクロレンズ２７０を形成すればよい。以上のように各工程を実施することにより、図１に示した固体撮像素子を製造できる。なお、周辺回路領域や光入射面接続領域については詳細な工程説明は省略する。
【００４０】
以上のように第１の実施形態によれば、導電膜２４０によって画素領域において生じる帯電を抑制できる。また、導電膜２４０を各画素の受光面上を避けて形成することで光の透過率の低下を抑制できる。
【００４１】
さらに、第１の実施形態では、表面が凸の曲面になるマイクロレンズ２７０上ではなく、例えば絶縁膜２１２と絶縁膜２５０の間に導電膜２４０を配置することで、下地膜の平面上に導電膜２４０を形成できるので、パターニングし易くできる。
【００４２】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、上述した例では、絶縁膜２１２と絶縁膜２５０の間に導電膜２４０を形成したが、これに限るものではない。マイクロレンズ２７０と半導体基板２０２（裏面）との間であれば、その他の位置に配置してもよい。特に、導電膜２４０のパターニングのし易さの観点からは、半導体基板２０２（裏面）と反射防止膜２１０との間、反射防止膜２１０と絶縁膜２１２との間、或いは絶縁膜２５０とカラーフィルタ膜２６０との間等に導電膜２４０を形成する場合も、絶縁膜２１２と絶縁膜２５０との間に導電膜２４０を形成する場合と同様、平面上に導電膜２４０を形成することになるのでパターニングし易くできる。
【００４３】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての固体撮像素子および固体撮像素子の製造方法は、本発明の範囲に包含される。
【００４４】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【００４５】
本発明の実施形態を説明したが、かかる実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々は形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。かかる実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
２０２  半導体基板、２０４  配線層、１０  フォトダイオード、２１２，２５０  絶縁膜、２４０  導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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