(57)【要約】【課題】一つの半導体装置により、端子の配置が異なる複数の装置基板に半導体装置を実装する。【解決手段】半導体装置は、第１基板と、前記第１基板と対向するようにして配置された第２基板と、前記第１基板における前記第２基板と対向する第１面に設けられた半導体チップと、前記第１基板の前記第１面と反対側の第２面に設けられ、前記半導体チップで処理される信号が通る複数の第１端子と、前記第２基板における前記第１基板と対向する第３面の反対側の第４面に設けられ、前記半導体チップで処理される信号が通る複数の第２端子と、を備え、前記複数の第１端子の数と前記複数の第２端子の数とが同数である。【選択図】図３Ｃ
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【特許請求の範囲】
【請求項１】
第１基板と、
前記第１基板と対向するようにして配置された第２基板と、
前記第１基板における前記第２基板と対向する第１面に設けられた半導体チップと、
前記第１基板の前記第１面と反対側の第２面に設けられ、前記半導体チップで処理される信号が通る複数の第１端子と、
前記第２基板における前記第１基板と対向する第３面の反対側の第４面に設けられ、前記半導体チップで処理される信号が通る複数の第２端子と、
を備え、
前記複数の第１端子の数と前記複数の第２端子の数とが同数であることを特徴とする半導体装置。
【請求項２】
前記複数の第１端子の配列と、前記複数の第２端子の配列とが異なることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の第１端子のピッチと、前記複数の第２端子のピッチとが異なることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１基板の前記第２面に設けられ、前記半導体チップと電気的に接続された複数の第１グランド端子と、
前記第２基板の前記第４面に設けられ、前記半導体チップと電気的に接続された複数の第２グランド端子と、
前記第１基板の前記第２面又は前記第２基板の前記第４面に設けられ、前記半導体チップと電気的に接続された第３グランド端子と、
を備え、
前記複数の第１グランド端子の数と前記複数の第２グランド端子の数とが同数であることを特徴とする請求項１から３の何れか一項に記載の半導体装置。
【請求項５】
前記第２基板の前記第４面に設けられ、前記半導体チップと電気的に接続された第１電源端子及び第４グランド端子と、
前記第２基板の前記第３面に設けられ、前記第１電源端子及び前記第４グランド端子と電気的に接続された第１コンデンサと、
を備えることを特徴とする請求項１から４の何れか一項に記載の半導体装置。
【請求項６】
前記第１基板は、前記半導体チップで処理される信号が通る第１配線を有し、
前記第２基板は、前記半導体チップで処理される信号が通る第２配線を有し、
前記第１配線の配線長は、前記第２配線の配線長よりも長く、
前記半導体チップから前記第１端子までの配線長と、前記半導体チップから前記第２端子までの配線長との差分が所定範囲内にあることを特徴とする請求項１から５の何れか一項に記載の半導体装置。
【請求項７】
前記複数の第１端子又は前記複数の第２端子を覆う樹脂を備えることを特徴とする請求項１から６の何れか一項に記載の半導体装置。
【請求項８】
前記第１基板の前記第２面又は前記第２基板の前記第４面に設けられ、前記半導体チップと電気的に接続された第２電源端子、第５グランド端子及び第２コンデンサを備え、
前記第２コンデンサは、前記第２電源端子及び前記第５グランド端子と電気的に接続されていることを特徴とする請求項１から７の何れか一項に記載の半導体装置。
【請求項９】
装置基板と、
前記装置基板に実装された半導体装置と、
を含み、
前記半導体装置は、
第１基板と、
前記第１基板と対向するようにして配置された第２基板と、
前記第１基板における前記第２基板と対向する第１面に設けられた半導体チップと、
前記第１基板の前記第１面の反対側の第２面に設けられ、前記半導体チップで処理される信号が通る複数の第１端子と、
前記第２基板における前記第１基板と対向する第３面の反対側の第４面に設けられ、前記半導体チップで処理される信号が通る複数の第２端子と、
を備え、
前記複数の第１端子の数と前記複数の第２端子の数とが同数であることを特徴とする電子装置。
【請求項１０】
前記半導体装置は、前記装置基板への実装に用いられていない前記複数の第１端子又は前記複数の第２端子を覆う樹脂を備えることを特徴とする請求項９に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び電子装置に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）等の半導体チップが搭載される電子装置の小型化
の要求に伴い、電子装置が備える装置基板の面積の縮小化が要求されている。装置基板の配線部の面積を縮小するため、半導体チップに要求される端子の配置は、電子装置によって異なっている。半導体チップの端子の配置が適切でない場合、装置基板の配線の引き回しが発生し、装置基板の配線部の面積が増大する。複数の電子装置に対して、同種の半導体チップを提供する場合、端子配置が異なる複数の半導体装置（半導体パッケージ）を用意することになる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１０８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
同種の半導体装置を複数用意するには、開発、量産、在庫管理が複数となり、開発期間や費用が増大する。本件は、一つの半導体装置により、端子の配置が異なる複数の装置基板に半導体装置を実装可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本件の一観点による半導体装置は、第１基板と、前記第１基板と対向するようにして配置された第２基板と、前記第１基板における前記第２基板と対向する第１面に設けられた半導体チップと、前記第１基板の前記第１面と反対側の第２面に設けられ、前記半導体チップで処理される信号が通る複数の第１端子と、前記第２基板における前記第１基板と対向する第３面の反対側の第４面に設けられ、前記半導体チップで処理される信号が通る複数の第２端子と、を備え、前記複数の第１端子の数と前記複数の第２端子の数とが同数である。
【発明の効果】
【０００６】
本件によれば、一つの半導体装置により、端子の配置が異なる複数の装置基板に半導体装置を実装することができる。
【図面の簡単な説明】
【０００７】
【図１Ａ】図１Ａは、半導体パッケージの一例を示す下面図である。
【図１Ｂ】図１Ｂは、半導体パッケージの一例を示す断面図である。
【図１Ｃ】図１Ｃは、半導体パッケージを装置基板上に実装した場合の上面図である。
【図２Ａ】図２Ａは、半導体パッケージの一例を示す下面図である。
【図２Ｂ】図２Ｂは、半導体パッケージの一例を示す断面図である。
【図２Ｃ】図２Ｃは、半導体パッケージを装置基板上に実装した場合の上面図である。
【図３Ａ】図３Ａは、実施例１に係る半導体パッケージの一例を示す下面図である。
【図３Ｂ】図３Ｂは、実施例１に係る半導体パッケージの一例を示す上面図である。
【図３Ｃ】図３Ｃは、実施例１に係る半導体パッケージの一例を示す断面図である。
【図３Ｄ】図３Ｄは、実施例１に係る半導体パッケージの一例を示す断面図である。
【図４Ａ】図４Ａは、半導体パッケージを装置基板に実装する場合の一例を示す断面図である。
【図４Ｂ】図４Ｂは、半導体パッケージを装置基板に実装する場合の一例を示す上面図である。
【図５Ａ】図５Ａは、半導体パッケージを装置基板に実装する場合の一例を示す断面図である。
【図５Ｂ】図５Ｂは、半導体パッケージを装置基板に実装する場合の一例を示す断面図である。
【図５Ｃ】図５Ｃは、半導体パッケージを装置基板に実装する場合の一例を示す上面図である。
【図６Ａ】図６Ａは、半導体パッケージの第１構造例を示す下面図である。
【図６Ｂ】図６Ｂは、半導体パッケージの下側を装置基板に実装する場合の斜視図である。
【図６Ｃ】図６Ｃは、半導体パッケージの第１構造例を示す上面図である。
【図６Ｄ】図６Ｄは、半導体パッケージの上側を装置基板に実装する場合の斜視図である。
【図７Ａ】図７Ａは、半導体パッケージの第２構造例を示す下面図である。
【図７Ｂ】図７Ｂは、半導体パッケージの下側を装置基板に実装する場合の斜視図である。
【図７Ｃ】図７Ｃは、半導体パッケージの第２構造例を示す上面図である。
【図７Ｄ】図７Ｄは、半導体パッケージの上側を装置基板に実装する場合の斜視図である。
【図８Ａ】図８Ａは、半導体パッケージの第３構造例を示す下面図である。
【図８Ｂ】図８Ｂは、半導体パッケージの下側を装置基板に実装する場合の斜視図である。
【図８Ｃ】図８Ｃは、半導体パッケージの第３構造例を示す上面図である。
【図８Ｄ】図８Ｄは、半導体パッケージの上側を装置基板に実装する場合の斜視図である。
【図９】図９は、実施例２に係る半導体パッケージの一例を示す断面図である。
【図１０Ａ】図１０Ａは、実施例３に係る半導体パッケージの一例を示す下面図である。
【図１０Ｂ】図１０Ｂは、実施例３に係る半導体パッケージの一例を示す上面図である。
【図１１Ａ】図１１Ａは、実施例４に係る半導体パッケージの一例を示す下面図である。
【図１１Ｂ】図１１Ｂは、実施例４に係る半導体パッケージの一例を示す上面図である。
【図１２】図１２は、実施例５に係る半導体パッケージの一例を示す断面図である。
【図１３】図１３は、実施例７に係る半導体パッケージの一例を示す断面図である。
【図１４】図１４は、実施例７に係る半導体パッケージの一例を示す断面図である。
【図１５】図１５は、実施例８に係る半導体パッケージの一例を示す断面図である。
【図１６】図１６は、実施例９に係る半導体パッケージの一例を示す断面図である。
【図１７】図１７は、実施例１０に係る半導体パッケージの一例を示す上面図及び下面図である。
【図１８】図１８は、実施例１１に係る半導体パッケージの一例を示す断面図である。
【発明を実施するための形態】
【０００８】
図１Ａは、半導体パッケージ１００の一例を示す下面図（底面図）である。図１Ｂは、
半導体パッケージ１００の一例を示す断面図であって、図１Ａの一点鎖線Ａ−Ａ’に沿った断面を示している。半導体パッケージ１００は、パッケージ基板１０１と、パッケージ基板１０１上に設けられた半導体チップ１０２及びモールド樹脂１０３とを備えている。図１Ａでは、半導体チップ１０２の外形を点線で示している。パッケージ基板１０１の上面に設けられた電極１０４と、半導体チップ１０２の上面に設けられた電極１０５とが、パッド１０６及びボンディングワイヤ１０７を介して電気的に接続されている。モールド樹脂１０３が、半導体チップ１０２を覆うようにしてパッケージ基板１０１上に形成されている。
【０００９】
パッケージ基板１０１の上面に設けられた電極１０４と、パッケージ基板１０１の下面に設けられた電極１０８とは、コンタクトプラグ１０９を介して電気的に接続されている。パッケージ基板１０１の下面には入力端子１１１、出力端子１１２が配設されている。入力端子１１１及び出力端子１１２は、電極１０８及び電極１０８に設けられた半田ボール１１０を有する。
【００１０】
図１Ｃは、半導体パッケージ１００を装置基板１２０上に実装した場合の上面図（平面図）である。装置基板１２０上に半導体パッケージ１００、１３０、１４０が実装されている。図１Ｃでは、半導体パッケージ１００、入力端子１１１、出力端子１１２の其々の外形を実線で示し、半導体チップ１０２の外形を点線で示している。図１Ｃでは、半導体パッケージ１００が備えるモールド樹脂１０３等の他の構成要素の図示を省略している。
【００１１】
半導体パッケージ１００は、入力端子１１１、装置基板１２０に形成された配線１２１及び半導体パッケージ１３０の出力端子１３１を介して、半導体パッケージ１３０と接続されている。また、半導体パッケージ１００は、出力端子１１２、装置基板１２０に形成された配線１２２及び半導体パッケージ１４０の入力端子１４１を介して、半導体パッケージ１４０と接続されている。半導体パッケージ１００では、パッケージ基板１０１の外周部分に入力端子１１１及び出力端子１１２が配設され、入力端子１１１及び出力端子１１２が、半導体チップ１０２の向かい合う２辺（対辺）と平行に並んでいる。そのため、半導体パッケージ１００、１３０及び１４０が、直線状に並ぶようにして、装置基板１２０上に配置されている。
【００１２】
図２Ａは、半導体パッケージ２００の一例を示す下面図である。図２Ｂは、半導体パッケージ２００の一例を示す断面図であって、図２Ａの一点鎖線Ｂ−Ｂ’に沿った断面を示している。図２Ｃは、半導体パッケージ２００を装置基板２２０に実装した場合の上面図である。半導体パッケージ２００は、パッケージ基板２０１、半導体チップ２０２、モールド樹脂２０３、電極２０４、２０５、パッド２０６、ボンディングワイヤ２０７、電極２０８、コンタクトプラグ２０９及び半田ボール２１０を備えている。半導体パッケージ２００は、入力端子２１１及び出力端子２１２を備えている。
【００１３】
半導体パッケージ２００は、入力端子２１１、装置基板２２０に形成された配線２２１及び半導体パッケージ２３０の出力端子２３１を介して、半導体パッケージ２３０と接続されている。また、半導体パッケージ２００は、出力端子２１２、装置基板２２０に形成された配線２２２及び半導体パッケージ２４０の入力端子２４１を介して、半導体パッケージ２４０と接続されている。半導体パッケージ１００と半導体パッケージ２００との違いは、半導体パッケージ２００では、入力端子２１１及び出力端子２１２が、半導体チップ２０２の隣接する２辺と平行に並んでいる。そのため、半導体パッケージ２００、２３０及び２４０が、Ｌ字状に並ぶようにして、装置基板２２０上に配置されている。
【００１４】
装置基板１２０、２２０に対して、半導体パッケージを実装する場合、信号端子の位置が異なる２つの半導体パッケージ１００、２００を用意することになる。このように、同
種の半導体パッケージ１００、２００を用意するには、開発、量産、在庫管理が複数となり、開発期間や費用が増大する。
【００１５】
以下、図面を参照して、実施形態に係る半導体装置及び電子装置について説明する。以下の実施例１〜実施例１１の構成は例示であり、実施形態に係る半導体装置及び電子装置は、実施例１〜実施例１１の構成に限定されない。実施形態に係る半導体装置及び電子装置は、実施例１〜実施例１１の構成を適宜組み合わせて実現されてもよい。
【００１６】
〈実施例１〉
実施例１について説明する。図３Ａは、実施例１に係る半導体パッケージ（半導体装置）１の一例を示す下面図である。図３Ｂは、実施例１に係る半導体パッケージ１の一例を示す上面図である。図３Ｃ及び図３Ｄは、実施例１に係る半導体パッケージ１の一例を示す断面図である。図３Ｃは、図３Ａ及び図３Ｂの一点鎖線Ａ−Ａ’に沿った断面を示している。図３Ｄは、図３Ａ及び３Ｂの一点鎖線Ｂ−Ｂ’に沿った断面を示している。
【００１７】
半導体パッケージ１は、パッケージ基板１１と、パッケージ基板１１の上面に設けられた半導体チップ２１及びモールド樹脂２２と、モールド樹脂２２上に設けられたパッケージ基板１２とを備えている。半導体パッケージ１は、例えば、ＬＳＩパッケージである。半導体チップ２１は、例えば、ＬＳＩチップである。パッケージ基板１１とパッケージ基板１２とは対向するようにして配置されており、パッケージ基板１１とパッケージ基板１２との間に半導体チップ２１及びモールド樹脂２２が配置されている。パッケージ基板１１の上面は、パッケージ基板１１におけるパッケージ基板１２と対向する対向面（第１面）である。パッケージ基板１１の下面及びパッケージ基板１２の上面は、ＢＧＡ（Ball Grid Array）構造を有する。図３Ａ及び３Ｂでは、半導体チップ２１の外形を点線で示し
ている。
【００１８】
パッケージ基板１１の上面に複数の電極２３及び複数のパッド２４が設けられている。半導体チップ２１の上面に複数の電極２５が設けられている。パッケージ基板１１の上面の電極２３と、半導体チップ２１の上面の電極２５とが、電極２３上に設けられたパッド２５及びボンディングワイヤ２６を介して電気的に接続されている。すなわち、ワイヤボンディングにより半導体チップ２１がパッケージ基板１１に搭載されている。モールド樹脂２２が、半導体チップ２１を覆うようにしてパッケージ基板１１の上面に形成されている。
【００１９】
パッケージ基板１１の下面に複数の電極２７が設けられている。パッケージ基板１１の下面は、パッケージ基板１１におけるパッケージ基板１２と対向する対向面（第１面）と反対側の反対面（第２面）である。パッケージ基板１１内に複数のコンタクトプラグ２８が設けられている。パッケージ基板１１の上面の電極２３と、パッケージ基板１１の下面の電極２７とが、パッケージ基板１１内のコンタクトプラグ２８を介して電気的に接続されている。
【００２０】
パッケージ基板１１の下面に、複数の入力端子３１及び複数の出力端子３２が設けられている。入力端子３１及び出力端子３２は、第１端子の一例である。入力端子３１及び出力端子３２は、電極２７及び電極２７に設けられた半田ボール２９を有する。入力端子３１及び出力端子３２は、コンタクトプラグ２８、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。パッケージ基板１１の下面には、複数の電源端子及び複数のＧＮＤ（グランド）端子が設けられている。パッケージ基板１１の下面の電源端子及びＧＮＤ端子は、コンタクトプラグ２８、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。
【００２１】
モールド樹脂２２内に複数のバンプ４１が設けられている。パッケージ基板１２の下面に複数の電極４２が設けられている。パッケージ基板１２の下面は、パッケージ基板１２におけるパッケージ基板１１と対向する対向面（第３面）である。パッケージ基板１１の上面の電極２３と、パッケージ基板１２の下面の電極４２とは、バンプ４１を介して電気的に接続されている。パッケージ基板１２の上面に複数の電極４３が設けられている。パッケージ基板１２の上面は、パッケージ基板１２におけるパッケージ基板１１と対向する対向面（第３面）と反対側の反対面（第４面）である。
【００２２】
パッケージ基板１２内に複数のコンタクトプラグ４４が設けられている。パッケージ基板１２の下面の電極４２と、パッケージ基板１２の上面の電極４３とが、パッケージ基板１２内のコンタクトプラグ４４を介して電気的に接続されている。
【００２３】
パッケージ基板１２の上面に、複数の入力端子５１及び複数の出力端子５２が設けられている。入力端子５１及び出力端子５２は、第２端子の一例である。入力端子５１及び出力端子５２は、電極４３及び電極４３に設けられた半田ボール４５を有する。入力端子５１及び出力端子５２は、コンタクトプラグ４４、電極４２、バンプ４１、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。パッケージ基板１２の上面には、複数の電源端子及び複数のＧＮＤ端子が設けられている。パッケージ基板１２の上面の電源端子及びＧＮＤ端子は、コンタクトプラグ４４、電極４２、バンプ４１、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。パッケージ基板１１の下面の複数のＧＮＤ端子の数と、パッケージ基板１２の上面の複数のＧＮＤ端子の数とが同数である。パッケージ基板１１の下面の複数の電源端子の数と、パッケージ基板１２の上面の複数の電源端子の数とが同数である。
【００２４】
パッケージ基板１１の下面の複数の入力端子３１及び複数の出力端子３２は、パッケージ基板１１の外周部分に配置されている。パッケージ基板１２の上面の複数の入力端子５１及び複数の出力端子５２は、パッケージ基板１２の外周部分に配置されている。複数の入力端子３１及び複数の出力端子３２は、矩形のパッケージ基板１１の向かい合う２辺（対辺）と平行に並んでいる。一方、複数の入力端子５１及び複数の出力端子５２は、矩形のパッケージ基板１２の角の２辺と平行に並んでいる。したがって、パッケージ基板１１の下面の複数の入力端子３１及び複数の出力端子３２の配置と、パッケージ基板１２の上面の複数の入力端子５１及び複数の出力端子５２の配置とが異なる。
【００２５】
電極２３、２５、２７、４２、４３及びパッド２４は、例えば、Ｃｕ、Ａｌ等の金属である。モールド樹脂２２は、例えば、熱硬化性のエポキシ系樹脂である。ボンディングワイヤ２６は、例えば、Ａｕ線、Ｃｕ線等の金属細線である。コンタクトプラグ２８、４４は、例えば、Ｃｕ等の金属である。バンプ４１は、例えば、半田である。また、バンプ４１は、Ｃｕ、Ａｌ等の金属であってもよい。例えば、パッケージ基板１１上に半導体チップ２１、ボンディングワイヤ２６及びモールド樹脂２２を設けた後、モールド樹脂２２に複数の貫通孔を形成し、複数の貫通孔内に半田を埋め込むことにより、モールド樹脂２２内に複数のバンプ４１が形成される。例えば、エッチングにより、モールド樹脂２２に複数の貫通孔を形成してもよい。
【００２６】
図４Ａは、半導体パッケージ１を装置基板６１に実装する場合の一例を示す断面図である。図４Ｂは、半導体パッケージ１を装置基板６１に実装する場合の一例を示す上面図である。図４Ａ及び図４Ｂは、パッケージ基板１１の下面の複数の端子（以下、端子群とも表記する）を用いて、半導体パッケージ１を装置基板６１に実装する例を示している。
【００２７】
図４Ａに示すように、パッケージ基板１１と装置基板６１とを向かい合わせた状態で、半導体パッケージ１が装置基板６１に実装されている。パッケージ基板１１の下面に設けられた半田ボール２９を装置基板６１の端子群に接触させた状態でリフロー（加熱）処理を行うことにより、半導体パッケージ１が装置基板６１に実装される。図４Ａは、図４Ｂの矢印Ｃの方向から見た場合の断面に対応している。図４Ｂに示すように、半導体パッケージ２、３が、半導体パッケージ１と隣接するようにして、装置基板６１に実装されている。半導体パッケージ２、３は、例えば、ＬＳＩチップ等の半導体チップを備えたパッケージである。図４Ｂには、パッケージ基板１１の下面の端子位置と、半導体チップ２１の位置とが示されている。
【００２８】
パッケージ基板１１の下面の入力端子３１が、装置基板６１の上面に設けられた端子６２と接触し、パッケージ基板１１の下面の出力端子３２が、装置基板６１の上面に設けられた端子６３と接触している。装置基板６１の上面の端子６２は、装置基板６１に形成された配線６４に接続されている。装置基板６１の上面の端子６３は、装置基板６１に形成された配線６５に接続されている。
【００２９】
半導体パッケージ１は、パッケージ基板１１の下面の入力端子３１、装置基板６１の端子６２及び配線６４、半導体パッケージ２の出力端子７１を介して、半導体パッケージ２に電気的に接続されている。また、半導体パッケージ１は、パッケージ基板１１の下面の出力端子３２、装置基板６１の端子６３及び配線６５、半導体パッケージ３の入力端子７２を介して、半導体パッケージ３に電気的に接続されている。
【００３０】
パッケージ基板１１の下面の複数の入力端子３１及び複数の出力端子３２は、矩形のパッケージ基板１１の向かい合う２辺（対辺）と平行に並んでいる。したがって、半導体パッケージ１のパッケージ基板１１側を装置基板６１に実装することにより、半導体パッケージ１〜３を直線状に配置することができる。これにより、装置基板６１上に半導体パッケージ１〜３が直線状に配置された電子装置（電子部品）を製造することができる。
【００３１】
半導体パッケージ１のパッケージ基板１１側を装置基板６１に実装する場合、入力端子３１、コンタクトプラグ２８、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を通って、半導体チップ２１に信号が入力される。半導体チップ２１に入力された信号は、半導体チップ２１で処理され、半導体チップ２１から出力される。半導体パッケージ１のパッケージ基板１１側を装置基板６１に実装する場合、半導体チップ２１から出力される信号は、電極２５、ボンディングワイヤ２６、パッド２４、電極２３、コンタクトプラグ２８及び出力端子３２を通る。
【００３２】
図５Ａ及び図５Ｂは、半導体パッケージ１を装置基板６６に実装する場合の一例を示す断面図である。図５Ｃは、半導体パッケージ１を装置基板６６に実装する場合の一例を示す上面図である。図５Ａ〜図５Ｃは、パッケージ基板１２の上面に設けられた端子群を用いて、半導体パッケージ１を装置基板６６に実装する例を示している。
【００３３】
図５Ａ及び図５Ｂに示すように、パッケージ基板１２と装置基板６６とを向かい合わせた状態で、半導体パッケージ１が装置基板６６に実装されている。図５Ａは、図５Ｃの矢印Ｄの方向から見た場合の断面に対応している。図５Ｂは、図５Ｃの矢印Ｅの方向から見た場合の断面に対応している。図５Ｃに示すように、半導体パッケージ２、３が、半導体パッケージ１と隣接するようにして、装置基板６６に実装されている。図５Ｃには、パッケージ基板１２の上面の端子群の位置と、半導体チップ２１の位置とが示されている。
【００３４】
パッケージ基板１２の上面の入力端子５１が、装置基板６６の上面に設けられた端子６７と接触し、パッケージ基板１２の上面の出力端子５２が、装置基板６６の上面の端子６
３と接触している。装置基板６６の上面の端子６７は、装置基板６６に形成された配線６９に接続されている。装置基板６６の上面に設けられた端子６８は、装置基板６６に形成された配線７０に接続されている。
【００３５】
半導体パッケージ１は、パッケージ基板１２の上面の入力端子５１、装置基板６６の端子６７及び配線６９、半導体パッケージ２の出力端子７１を介して、半導体パッケージ２と電気的に接続されている。また、半導体パッケージ１は、パッケージ基板１２の上面の出力端子５２、装置基板６６の端子６８及び配線７０、半導体パッケージ３の入力端子７２を介して、半導体パッケージ３と電気的に接続されている。
【００３６】
パッケージ基板１２の上面の複数の入力端子５１及び複数の出力端子５２は、矩形のパッケージ基板１２の角の２辺と平行に並んでいる。したがって、半導体パッケージ１のパッケージ基板１２側を装置基板６６に実装することにより、半導体パッケージ１〜３をＬ字状に配置することができる。これにより、装置基板６６上に半導体パッケージ１〜３がＬ字状に配置された電子装置を製造することができる。
【００３７】
例えば、半導体パッケージ１を、ＩＳＰ（Image Signal Processor）チップを備えたパッケージに適用し、半導体パッケージ２を、イメージセンサチップを備えたパッケージに適用し、半導体パッケージ３を、メモリチップを備えたパッケージに適用してもよい。このように、半導体パッケージ１〜３をカメラ用途の装置基板に実装してもよい。
【００３８】
半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合、入力端子５１、コンタクトプラグ４４、電極４２、バンプ４１、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を通って、半導体チップ２１に信号が入力される。半導体チップ２１に入力された信号は、半導体チップ２１で処理され、半導体チップ２１から出力される。半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合、半導体チップ２１から出力される信号は、電極２５、ボンディングワイヤ２６、パッド２４、電極２３、バンプ４１、電極４２、コンタクトプラグ４４及び出力端子５２を通る。
【００３９】
図３Ａ〜図５Ｃに示す半導体パッケージ１では、パッケージ基板１１の下面の入力端子３１と、パッケージ基板１２の上面の入力端子５１とが、バンプ４１を介して電気的に接続されている。すなわち、共通のバンプ４１を介して、パッケージ基板１１の下面の入力端子３１と半導体チップ２１とが電気的に接続され、パッケージ基板１２の上面の入力端子５１と半導体チップ２１とが電気的に接続されている。実施形態は、この接続例に限定されない。異なるバンプ４１を介して、パッケージ基板１１の下面の入力端子３１と半導体チップ２１とが電気的に接続され、パッケージ基板１２の上面の入力端子５１と半導体チップ２１とが電気的に接続されてもよい。
【００４０】
図６Ａ〜図８Ｄを参照して、半導体パッケージ１の第１構造例〜第３構造例について説明する。半導体パッケージ１の第１構造例〜第３構造例におけるパッケージ基板１１の下面の入力端子３１とパッケージ基板１２の上面の入力端子５１との電気的な接続関係は以下のようになっている。
【００４１】
パッケージ基板１１の下面の入力端子３１（Ａ０）は、半導体チップ２１の電極２５（Ａ０）と電気的に接続されている。また、パッケージ基板１２の上面の入力端子５１（Ａ０）は、半導体チップ２１の電極２５（Ａ０）と電気的に接続されている。すなわち、パッケージ基板１１の下面の入力端子３１（Ａ０）及びパッケージ基板１２の上面の入力端子５１（Ａ０）は、半導体チップ２１の同じ電極２５（Ａ０）と電気的に接続されている。したがって、パッケージ基板１１の下面の入力端子３１（Ａ０）とパッケージ基板１２の上面の入力端子５１（Ａ０）とが電気的に接続されている。
【００４２】
パッケージ基板１１の下面の入力端子３１（Ａ１〜Ａ７）の其々は、半導体チップ２１の電極２５（Ａ１〜Ａ７）の其々と電気的に接続されている。また、パッケージ基板１２の上面の入力端子５１（Ａ１〜Ａ７）の其々は、半導体チップ２１の電極２５（Ａ１〜Ａ７）の其々と電気的に接続されている。すなわち、パッケージ基板１１の下面の入力端子３１（Ａ１〜Ａ７）の其々及びパッケージ基板１２の上面の入力端子５１（Ａ１〜Ａ７）の其々は、半導体チップ２１の同じ電極２５（Ａ１〜Ａ７）と電気的に接続されている。したがって、パッケージ基板１１の下面の入力端子３１（Ａ１〜Ａ７）の其々とパッケージ基板１２の上面の入力端子５１（Ａ１〜Ａ７）の其々とが電気的に接続されている。このように、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の数と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の数とが同数となっている。
【００４３】
パッケージ基板１１の下面の出力端子３２（Ｂ０）は、半導体チップ２１の電極２５（Ｂ０）と電気的に接続されている。また、パッケージ基板１２の上面の出力端子５２（Ｂ０）は、半導体チップ２１の電極２５（Ｂ０）と電気的に接続されている。すなわち、パッケージ基板１１の下面の出力端子３２（Ｂ０）及びパッケージ基板１２の上面の出力端子５２（Ｂ０）は、半導体チップ２１の同じ電極２５（Ｂ０）と電気的に接続されている。したがって、パッケージ基板１１の下面の出力端子３２（Ｂ０）とパッケージ基板１２の上面の出力端子５２（Ｂ０）とが電気的に接続されている。
【００４４】
パッケージ基板１１の下面の出力端子３２（Ｂ１〜Ｂ７）の其々は、半導体チップ２１の電極２５（Ｂ１〜Ｂ７）の其々と電気的に接続されている。また、パッケージ基板１２の上面の出力端子５２（Ｂ１〜Ｂ７）の其々は、半導体チップ２１の電極２５（Ｂ１〜Ｂ７）の其々と電気的に接続されている。すなわち、パッケージ基板１１の下面の出力端子３２（Ｂ１〜Ｂ７）の其々及びパッケージ基板１２の上面の出力端子５２（Ｂ１〜Ｂ７）の其々は、半導体チップ２１の同じ電極２５（Ｂ１〜Ｂ７）と電気的に接続されている。したがって、パッケージ基板１１の下面の出力端子３２（Ｂ１〜Ｂ７）の其々とパッケージ基板１２の上面の出力端子５２（Ｂ１〜Ｂ７）の其々とが電気的に接続されている。このように、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の数と、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の数とが同数となっている。
【００４５】
図６Ａ〜図６Ｄを参照して、半導体パッケージ１の第１構造例について説明する。図６Ａは、半導体パッケージ１の第１構造例を示す下面図である。図６Ｂは、半導体パッケージ１のパッケージ基板１１側（下側）を装置基板６１に実装する場合の斜視図である。図６Ｃは、半導体パッケージ１の第１構造例を示す上面図である。図６Ｄは、半導体パッケージ１のパッケージ基板１２側（上側）を装置基板６６に実装する場合の斜視図である。
【００４６】
半導体パッケージ１の第１構造例では、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の配置と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の配置とが同一である。図６Ａ〜図６Ｄに示すように、入力端子３１（Ａ０〜Ａ７）の座標と、入力端子５１（Ａ０〜Ａ７）の座標とが同一である。したがって、入力端子３１（Ａ０〜Ａ７）の配列順序及び配列方向と、入力端子５１（Ａ０〜Ａ７）の配列順序及び配列方向とが同一である。図示していないが、装置基板６１の上面の端子６２（Ａ０〜Ａ７）の配列順序及び配列方向と、装置基板６６の上面の端子６７（Ａ０〜Ａ７）の配列順序及び配列方向とが同一である。
【００４７】
半導体パッケージ１の厚さ方向において、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）とが其々重なっていない。パッケージ基板１１の電極２３を引き回すことで、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）と半導体チップ２１とが其々電気的に接続され、パッケ
ージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）と半導体チップ２１とが其々電気的に接続される。パッケージ基板１２の電極４２を引き回すことで、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）と半導体チップ２１とが其々電気的に接続され、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）と半導体チップ２１とが其々電気的に接続される。
【００４８】
半導体パッケージ１の第１構造例では、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の配置と、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の配置とが異なる。図６Ａ〜図６Ｄに示すように、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の座標とパッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の座標とが異なる。したがって、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の配列方向とパッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の配列方向とが異なる。図示していないが、装置基板６１の上面の端子６３（Ｂ０〜Ｂ７）の配置と、装置基板６６の上面の端子６８（Ｂ０〜Ｂ７）の配置とが異なる。
【００４９】
図６Ｂに示すように、半導体パッケージ１のパッケージ基板１１側を装置基板６１に実装することにより、半導体パッケージ１に対する入力信号の進行方向と、半導体パッケージ１からの出力信号の進行方向とが同一となる。半導体パッケージ１のパッケージ基板１１側を装置基板６１に実装することにより、半導体パッケージ１〜３を直線状に配置することができ、信号経路を直線的に伸ばすことができる。図６Ｄに示すように、半導体パッケージ１のパッケージ基板１２側を装置基板６１に実装することにより、半導体パッケージ１に対する入力信号の進行方向と、半導体パッケージ１からの出力信号の進行方向とが直交する。半導体パッケージ１のパッケージ基板１２側を装置基板６１に実装することにより、半導体パッケージ１〜３をＬ字状に配置することができ、信号経路を直角に曲げることができる。
【００５０】
半導体パッケージ１の第１構造例の端子配置は、半導体パッケージ１に対する信号の入力方向が同一で、半導体パッケージ１からの信号の出力方向が異なる２種の装置基板６１、６６に対して、半導体パッケージ１を実装する用途に適している。したがって、半導体パッケージ１の第１構造例の端子配置によれば、入力側の端子配置が同一で、出力側の端子配置が異なる２種の装置基板６１、６６に対して、半導体パッケージ１を実装することができる。
【００５１】
図７Ａ〜図７Ｄを参照して、半導体パッケージ１の第２構造例について説明する。図７Ａは、半導体パッケージ１の第２構造例を示す下面図である。図７Ｂは、半導体パッケージ１のパッケージ基板１１側（下側）を装置基板６１に実装する場合の斜視図である。図７Ｃは、半導体パッケージ１の第２構造例を示す上面図である。図７Ｄは、半導体パッケージ１のパッケージ基板１２側（上側）を装置基板６６に実装する場合の斜視図である。
【００５２】
半導体パッケージ１の第２構造例では、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の配置と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の配置とが異なる。図７Ａ〜図７Ｄに示すように、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の座標とパッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の座標とが異なる。図７Ａ〜図７Ｄに示すように、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の配列順序と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の配列順序とが逆になっている。図示していないが、装置基板６１の上面の端子６２（Ａ０〜Ａ７）の配列順序と、装置基板６６の上面の端子６７（Ａ０〜Ａ７）の配列順序とが逆になっている。
【００５３】
半導体パッケージ１の第２構造例では、パッケージ基板１１の下面の出力端子３２（Ｂ
０〜Ｂ７）の配置と、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の配置とが異なる。図７Ａ〜図７Ｄに示すように、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の座標とパッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の座標とが異なる。したがって、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の配列方向とパッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の配列方向とが異なる。図示していないが、装置基板６１の上面の端子６３（Ｂ０〜Ｂ７）の配置と、装置基板６６の上面の端子６８（Ｂ０〜Ｂ７）の配置とが異なる。
【００５４】
半導体パッケージ１の厚さ方向において、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）とが其々重なっている。したがって、半導体パッケージ１の第２構造例は、半導体パッケージ１の第１構造例と比較して、パッケージ基板１１の電極２３又はパッケージ基板１２の電極４２の引き回しが行われていない。このため、半導体パッケージ１の第２構造例では、パッケージ基板１１と半導体チップ２１との信号接続経路が短くなり、また、パッケージ基板１２と半導体チップ２１との信号接続経路が短くなっている。
【００５５】
半導体パッケージ１の第２構造例は、装置基板６１の上面の端子６２（Ａ０〜Ａ７）の配列順序と、装置基板６６の上面の端子６７（Ａ０〜Ａ７）の配列順序とが逆になっている。したがって、半導体パッケージ１の第２構造例の端子配置は、入力側における端子群のパターンに共通性が要求されない２種の装置基板６１、６６に対して、半導体パッケージ１を実装する用途に適している。
【００５６】
図８Ａ〜図８Ｄを参照して、半導体パッケージ１の第３構造例について説明する。図８Ａは、半導体パッケージ１の第３構造例を示す下面図である。図８Ｂは、半導体パッケージ１のパッケージ基板１１側（下側）を装置基板６１に実装する場合の斜視図である。図８Ｃは、半導体パッケージ１の第３構造例を示す上面図である。図８Ｄは、半導体パッケージ１のパッケージ基板１２側（上側）を装置基板６６に実装する場合の斜視図である。
【００５７】
半導体パッケージ１の第３構造例では、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の配置と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の配置とが異なる。図８Ａ〜図８Ｄに示すように、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の座標とパッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の座標とが異なる。図８Ａ〜図８Ｄに示すように、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の配列順序と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の配列順序とが逆になっている。図示していないが、装置基板６１の上面の端子６２（Ａ０〜Ａ７）の配列順序と、装置基板６６の上面の端子６７（Ａ０〜Ａ７）の配列順序とが逆になっている。
【００５８】
半導体パッケージ１の第３構造例では、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の配置と、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の配置とが異なる。図８Ａ〜図８Ｄに示すように、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）が一直線に配列されているのに対して、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）が２×４のマトリックス状に配列されている。図示していないが、装置基板６１の上面の端子６３（Ｂ０〜Ｂ７）が一直線に配列されているのに対して、装置基板６６の上面の端子６８（Ｂ０〜Ｂ７）が２×４のマトリックス状に配列されている。半導体パッケージ１の第３構造例の端子配置は、出力側の接続先の回路が半導体パッケージ１の角部の周辺に配置されている場合に適している。
【００５９】
実施例１に係る半導体パッケージ１によれば、一つの半導体パッケージ１により、端子の配置が異なる装置基板６１、６６に半導体パッケージ１を実装することができる。半導
体チップ２１をパッケージ基板１１に直接搭載する場合、半導体チップ２１からパッケージ基板１１の下面の端子群までの配線長（配線距離）は、半導体チップ２１からパッケージ基板１２の上面の端子群までの配線長より短い。パッケージ基板１１の下面の端子群は、コンタクトプラグ２８及び電極２３を介して、パッド２４と電気的に接続されている。一方、パッケージ基板１２の上面の端子群は、コンタクトプラグ４４、電極４２、バンプ４１及び電極２３を介して、パッド２４と電気的に接続されている。このように、半導体チップ２１からパッケージ基板１１の下面の端子群までの配線長は、半導体チップ２１からパッケージ基板１２の上面の端子群までの配線長と比較して、バンプ４１及び電極４２の配線長の分だけ短い。そのため、半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合と比較して、半導体パッケージ１のパッケージ基板１１側を装置基板に実装する場合の半導体チップ２１の動作速度の上限が高くなる。例えば、高速動作用途の端子群をパッケージ基板１１の下面に配置し、低速動作用途の端子群をパッケージ基板１２の上面に配置するようにしてもよい。
【００６０】
〈実施例２〉
実施例２について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。図９は、実施例２に係る半導体パッケージ１の一例を示す断面図である。実施例１では、パッケージ基板１１の上面にフェイスアップで半導体チップ２１を実装する半導体パッケージ１の一例を示している。実施形態はこの例に限定されず、図９に示すにように、パッケージ基板１１の上面にフェイスダウンで半導体チップ２１を実装（フリップチップ接合）してもよい。
【００６１】
半導体チップ２１の上面の電極２５が、半田ボール４６によりパッケージ基板１１の上面に設けられた電極４７に接合されている。したがって、半導体チップ２１の上面の電極２５と、パッケージ基板１１の上面の電極４７とが、半田ボール４６を介して電気的に接続されている。パッケージ基板１１の上面の電極２３と、パッケージ基板１１の上面の電極４７とが、パッケージ基板１１内に設けられた配線（図示せず）を介して電気的に接続されている。
【００６２】
実施例２に係る半導体パッケージ１によれば、パッケージ基板１１の上面にフェイスダウンで半導体チップ２１を実装した場合において、一つの半導体パッケージ１により、信号端子の位置が異なる装置基板６１、６６に半導体パッケージ１を実装することができる。
【００６３】
〈実施例３〉
実施例３について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。図１０Ａは、実施例３に係る半導体パッケージ１の一例を示す下面図である。図１０Ｂは、実施例３に係る半導体パッケージ１の一例を示す上面図である。実施例３に係る半導体パッケージ１では、パッケージ基板１１の下面の端子群のピッチ（間隔）と、パッケージ基板１２の上面の端子群のピッチとが異なり、パッケージ基板１２の上面の端子群のピッチが、パッケージ基板１１の下面の端子群のピッチよりも小さい。したがって、パッケージ基板１１の下面の端子群の配置と、パッケージ基板１２の上面の端子群の配置とが異なる。
【００６４】
実施例３に係る半導体パッケージ１は、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）のピッチと、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）のピッチとが異なる。パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）のピッチは、０．６５ｍｍであり、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）のピッチは、０．５ｍｍである。このように、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）のピッチが、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）のピッチより
も小さい。したがって、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の配置と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の配置とが異なる。
【００６５】
実施例３に係る半導体パッケージ１は、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）のピッチと、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）のピッチとが異なる。パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）のピッチは、０．６５ｍｍであり、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）のピッチは、０．５ｍｍである。このように、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）のピッチが、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）のピッチよりも小さい。したがって、実施例３に係る半導体パッケージ１は、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の配置と、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の配置とが異なる。
【００６６】
図１０Ａ及び図１０Ｂに示す半導体パッケージ１の構造例では、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の配置と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の配置とが同一である。入力端子３１（Ａ０〜Ａ７）の配置は、例えば、入力端子３１（Ａ０〜Ａ７）の配列順序及び配列方向である。入力端子５１（Ａ０〜Ａ７）の配置は、例えば、入力端子５１（Ａ０〜Ａ７）の配列順序及び配列方向である。
【００６７】
図１０Ａ及び図１０Ｂに示す半導体パッケージ１の構造例では、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の配置と、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の配置とが同一である。出力端子３２（Ｂ０〜Ｂ７）の配置は、例えば、出力端子３２（Ｂ０〜Ｂ７）の配列順序及び配列方向である。出力端子５２（Ｂ０〜Ｂ７）の配置は、例えば、出力端子５２（Ｂ０〜Ｂ７）の配列順序及び配列方向である。
【００６８】
装置基板６１の上面の端子６２（Ａ０〜Ａ７）のピッチと、装置基板６６の上面の端子６７（Ａ０〜Ａ７）のピッチとが異なる。また、装置基板６１の上面の端子６３（Ｂ０〜Ｂ７）のピッチと、装置基板６６の上面の端子６８（Ｂ０〜Ｂ７）のピッチとが異なる。実施例３に係る半導体パッケージ１によれば、一つの半導体パッケージ１により、端子のピッチが異なる装置基板６１、６６に半導体パッケージ１を実装することができる。
【００６９】
実施例３は、図１０Ａ及び図１０Ｂに示す半導体パッケージ１の構造例に限定されない。パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）のピッチが、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）のピッチよりも小さくてもよい。また、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）のピッチが、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）のピッチよりも小さくてもよい。
【００７０】
パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の配置と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の配置とが異なってもよい。例えば、パッケージ基板１１の下面の入力端子３１（Ａ０〜Ａ７）の配列順序と、パッケージ基板１２の上面の入力端子５１（Ａ０〜Ａ７）の配列順序とが逆になってもよい。パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の配置と、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の配置とが異なってもよい。例えば、パッケージ基板１１の下面の出力端子３２（Ｂ０〜Ｂ７）の配列順序と、パッケージ基板１２の上面の出力端子５２（Ｂ０〜Ｂ７）の配列順序とが逆になってもよい。また、実施例１に係る半導体パッケージ１の第１構造例〜第３構造例と、実施例３に係る半導体パッケージ１の構造例とを組み合わせてもよい。
【００７１】
〈実施例４〉
実施例４について説明する。実施例１と同一の構成要素については、実施例１と同一の
符号を付し、その説明を省略する。図１１Ａは、実施例４に係る半導体パッケージ１の一例を示す下面図である。図１１Ｂは、実施例４に係る半導体パッケージ１の一例を示す上面図である。図１１Ａ及び図１１Ｂに示すように、パッケージ基板１１の下面の端子群のピッチと、パッケージ基板１２の上面の端子群のピッチとが異なる。実施例１で説明したように、パッケージ基板１１の下面には複数のＧＮＤ端子が設けられ、パッケージ基板１２の上面には複数のＧＮＤ端子が設けられている。パッケージ基板１１の下面の複数のＧＮＤ端子の数と、パッケージ基板１２の上面の複数のＧＮＤ端子の数とが同数である。実施例４に係る半導体パッケージ１では、図１１Ｂに示すように、パッケージ基板１２の上面に複数のＧＮＤ端子８１が増設されている。
【００７２】
実施例４に係る半導体パッケージ１は、パッケージ基板１２の上面の端子群のピッチが、パッケージ基板１１の下面の端子群のピッチよりも小さい。そのため、パッケージ基板１２の上面における端子未形成領域に複数の端子を増設することが容易となる。図１１Ａ及び図１１Ｂに示す例に限定されず、パッケージ基板１１の下面の端子群のピッチと、パッケージ基板１２の上面の端子群のピッチとが同一であってもよい。この場合、パッケージ基板１２の上面における端子未形成領域に複数の端子を増設する。パッケージ基板１２の上面のＧＮＤ端子８１は、コンタクトプラグ４４、電極４２、バンプ４１、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。
【００７３】
パッケージ基板１２の上面にＧＮＤ端子８１を増設することにより、半導体パッケージ１のパッケージ基板１２側を装置基板に実装した際、半導体チップ２１の電圧の安定性が向上し、半導体チップ２１の高速化に対応することができる。ＧＮＤ端子が増えると、装置基板のＧＮＤから半導体チップ２１のＧＮＤまでの配線抵抗値が下がって、半導体チップ２１内のＧＮＤの電圧が安定するため、半導体チップ２１の高速化に対応することができる。
【００７４】
実施例４は、図１１Ａ及び図１１Ｂに示す半導体パッケージ１の構造例に限定されない。パッケージ基板１２の上面に複数のＧＮＤ端子８１を増設するとともに、パッケージ基板１２の上面に複数の電源端子を増設してもよい。パッケージ基板１２の上面に複数のＧＮＤ端子８１を増設することに代えて、パッケージ基板１２の上面に複数の電源端子を増設してもよい。パッケージ基板１２の上面に電源端子を増設することにより、半導体パッケージ１のパッケージ基板１２側を装置基板に実装した際、半導体チップ２１の電圧の安定性が向上し、半導体チップ２１の高速化に対応することができる。
【００７５】
パッケージ基板１１の下面の端子群のピッチが、パッケージ基板１２の上面の端子群のピッチよりも小さくてもよい。パッケージ基板１１の下面に複数のＧＮＤ端子が増設されてもよい。パッケージ基板１１の下面に複数の電源端子が増設されてもよい。パッケージ基板１１の下面に複数のＧＮＤ端子及び複数の電源端子が増設されてもよい。また、実施例１に係る半導体パッケージ１の第１構造例〜第３構造例と、実施例４に係る半導体パッケージ１の構造例とを組み合わせてもよい。
【００７６】
〈実施例５〉
実施例５について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。図１２は、実施例５に係る半導体パッケージ１の一例を示す断面図である。
【００７７】
パッケージ基板１１の下面に電源端子８２及びＧＮＤ端子８３が設けられている。電源端子８２及びＧＮＤ端子８３は、電極２７及び電極２７に設けられた半田ボール２９を有する。電源端子８２は、コンタクトプラグ２８、電極２３、パッド２４、ボンディングワ
イヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。図示していないが、ＧＮＤ端子８３は、コンタクトプラグ２８、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。
【００７８】
パッケージ基板１２の上面に電源端子８４及びＧＮＤ端子８５が設けられている。電源端子８４及びＧＮＤ端子８５は、電極４３及び電極４３に設けられた半田ボール４５を有する。電源端子８４は、コンタクトプラグ４４、電極４２、バンプ４１、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。図示していないが、ＧＮＤ端子８５は、コンタクトプラグ４４、電極４２、バンプ４１、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。
【００７９】
パッケージ基板１１の下面の電源端子８２は、半導体チップ２１の電源用の電極２５と電気的に接続されている。また、パッケージ基板１２の上面の電源端子８４は、半導体チップ２１の電源用の電極２５と電気的に接続されている。すなわち、パッケージ基板１１の下面の電源端子８２及びパッケージ基板１２の上面の電源端子８４は、半導体チップ２１の同じ電源用の電極２５と電気的に接続されている。したがって、パッケージ基板１１の下面の電源端子８２とパッケージ基板１２の上面の電源端子８４とが電気的に接続されている。
【００８０】
パッケージ基板１１の下面のＧＮＤ端子８３は、半導体チップ２１のグランド用の電極２５と電気的に接続されている。また、パッケージ基板１２の上面のＧＮＤ端子８５は、半導体チップ２１のグランド用の電極２５と電気的に接続されている。すなわち、パッケージ基板１１の下面のＧＮＤ端子８３及びパッケージ基板１２の上面のＧＮＤ端子８５は、半導体チップ２１の同じグランド用の電極２５と電気的に接続されている。したがって、パッケージ基板１１の下面のＧＮＤ端子８３とパッケージ基板１２の上面のＧＮＤ端子８５とが電気的に接続されている。
【００８１】
パッケージ基板１２の上面の電源端子８４と電気的に接続された電極４２と、パッケージ基板１２の上面のＧＮＤ端子８５と電気的に接続された電極４２との間にチップコンデンサ８６が設けられている。チップコンデンサ８６は、パッケージ基板１２とモールド樹脂２２との間に配置され、パッケージ基板１２の下面に設けられている。すなわち、チップコンデンサ８６は、平面視で、パッケージ基板１２の電源端子８４とパッケージ基板１２のＧＮＤ端子８５との間に配置され、パッケージ基板１２の電源端子８２及びＧＮＤ端子８３と電気的に接続されている。半導体パッケージ１のパッケージ基板１２側を装置基板に実装した際、チップコンデンサ８６がバイパスコンデンサとして機能することにより、半導体チップ２１の電圧の安定性が向上する。チップコンデンサ８６は、コンデンサの一例である。
【００８２】
パッケージ基板１１の下面の端子群は、コンタクトプラグ２８及び電極２３を介して、パッド２４と電気的に接続されている。一方、パッケージ基板１２の上面の端子群は、コンタクトプラグ４４、電極４２、バンプ４１及び電極２３を介して、パッド２４と電気的に接続されている。そのため、パッケージ基板１１の下面の端子群と比較して、パッケージ基板１２の上面の端子群は、半導体チップ２１からの配線長（配線距離）が、バンプ４１及び電極４２の配線長の分だけ長い。したがって、パッケージ基板１２側にチップコンデンサ８６を配置することが好ましい。この例に限定されず、パッケージ基板１１の上面にチップコンデンサ８６を設けてもよい。平面視で、パッケージ基板１１のＧＮＤ端子８２とパッケージ基板１１の電源端子８４との間にチップコンデンサ８６を配置し、チップコンデンサ８６をパッケージ基板１１の電源端子８２及びＧＮＤ端子８３と電気的に接続してもよい。半導体パッケージ１のパッケージ基板１１側を装置基板に実装した際、チッ
プコンデンサ８６がバイパスコンデンサとして機能することにより、半導体チップ２１の電圧の安定性が向上する。
【００８３】
実施例５に係る半導体パッケージ１では、パッケージ基板１１の下面に複数の電源端子８２及び複数のＧＮＤ端子８３を設けてもよい。実施例５に係る半導体パッケージ１では、パッケージ基板１２の上面に複数の電源端子８４及び複数のＧＮＤ端子８５を設けてもよい。実施例５に係る半導体パッケージ１では、複数のチップコンデンサ８６をパッケージ基板１２側に配置してもよい。実施例５に係る半導体パッケージ１では、複数のチップコンデンサ８６をパッケージ基板１１側に配置してもよい。
【００８４】
〈実施例６〉
実施例６について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。実施例１で説明したように、半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合と比較して、半導体パッケージ１のパッケージ基板１１側を装置基板に実装する場合の半導体チップ２１の動作速度の上限が高くなる。半導体チップ２１からパッケージ基板１１の下面の端子群までの配線長を長く設計することで、パッケージ基板１１側を装置基板に実装する場合と、パッケージ基板１２側を装置基板に実装する場合とで、半導体チップ２１の動作速度を同程度にすることができる。例えば、半導体チップ２１からパッケージ基板１１の下面の端子群までの配線長と半導体チップ２１からパッケージ基板１２の上面の端子群までの配線長との差分が所定範囲内となるように、半導体パッケージ１の配線長を決定する。
【００８５】
実施例１で説明したように、半導体チップ２１からパッケージ基板１１の下面の端子群までの配線長は、半導体チップ２１からパッケージ基板１２の上面の端子群までの配線長と比較して、バンプ４１及び電極４２の配線長の分だけ短い。パッケージ基板１１の上面の電極２３とパッケージ基板１１の下面の電極２７とを、コンタクトプラグ２８及び内部配線を介して電気的に接続する。そして、パッケージ基板１１のコンタクトプラグ２８及び内部配線の配線長と、バンプ４１、パッケージ基板１２の電極４２及びコンタクトプラグ４４の配線長との差分が所定範囲内となるようにする。この場合、パッケージ基板１１の電極２３、コンタクトプラグ２８及び内部配線の配線長が、パッケージ基板１２の電極４２及びコンタクトプラグ４２の配線長より長くなる。パッケージ基板１１の電極２３、コンタクトプラグ２８及び内部配線の配線長は、第１配線の配線長の一例である。パッケージ基板１２の電極４２及びコンタクトプラグ４２の配線長は、第２配線の配線長の一例である。実施例６に係る半導体パッケージ１の構造例によれば、例えば、２種の半導体パッケージの速度性能を合わせた製品シリーズを用意することができる。
【００８６】
〈実施例７〉
実施例７について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。図１３は、実施例７に係る半導体パッケージ１の一例を示す断面図である。図１３に示すように、樹脂８７が、パッケージ基板１２の上面の端子群を覆うようにして、パッケージ基板１２の上面に設けられている。樹脂８７は、絶縁性樹脂である。絶縁性樹脂として、例えば、エポキシ系樹脂、ポリイミド樹脂、シリコーン樹脂を用いてもよい。
【００８７】
半導体パッケージ１のパッケージ基板１１側を装置基板に実装する場合、パッケージ基板１２の上面の端子群は使用されない。半導体パッケージ１のパッケージ基板１１側を装置基板に実装する場合、パッケージ基板１２の上面の端子群を樹脂８７で覆うことにより、パッケージ基板１２の上面の端子群と金属ゴミ等との接触による短絡不良や事故を抑止することができる。
【００８８】
図１４は、実施例７に係る半導体パッケージ１の一例を示す断面図であって、パッケージ基板１１の下面の端子群を用いて、半導体パッケージ１を装置基板６１に実装する例を示している。パッケージ基板１１の下面の端子群を用いて、半導体パッケージ１を装置基板６１に実装しているため、パッケージ基板１２の上面の端子群は使用されない。図１４に示すように、パッケージ基板１２の上面の使用されない端子群を樹脂８７で覆うことにより、半導体パッケージ１を装置基板６１に実装した際、パッケージ基板１２の上面の端子群と金属ゴミ等との接触による短絡不良や事故を抑止することができる。
【００８９】
樹脂８７が、パッケージ基板１１の下面の端子群を覆うようにして、パッケージ基板１１の下面に設けられてもよい。半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合、パッケージ基板１１の下面の端子群は使用されない。半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合、パッケージ基板１１の下面の端子群を樹脂８７で覆うことにより、パッケージ基板１１の下面の端子群と金属ゴミ等との接触による短絡不良や事故を抑止することができる。
【００９０】
〈実施例８〉
実施例８について説明する。実施例１、実施例５及び実施例７と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。図１５は、実施例８に係る半導体パッケージ１の一例を示す断面図である。
【００９１】
パッケージ基板１１の下面に電源端子８８及びＧＮＤ端子８９が設けられ、パッケージ基板１２の上面に電源端子９０及びＧＮＤ端子９１が設けられている。電源端子８８及びＧＮＤ端子８９は、実施例５の電源端子８２及びＧＮＤ端子８３と同様である。電源端子９０及びＧＮＤ端子９１は、実施例５の電源端子８４及びＧＮＤ端子８５と同様である。パッケージ基板１１の下面の電源端子８８とＧＮＤ端子８９との間にチップコンデンサ９２が設けられている。チップコンデンサ９２は、平面視で、パッケージ基板１１の電源端子８８とパッケージ基板１１のＧＮＤ端子８９との間に配置され、パッケージ基板１１の電源端子８８及びＧＮＤ端子８９とチップコンデンサ９２とが電気的に接続されている。これにより、半導体パッケージ１のパッケージ基板１２側を装置基板に実装した際、半導体チップ２１の電圧の安定性が向上する。チップコンデンサ９２は、コンデンサの一例である。
【００９２】
パッケージ基板１１の下面の端子群と比較して、パッケージ基板１２の上面の端子群は、半導体チップ２１からの配線長が長い。半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合、パッケージ基板１１の下面の端子群は使用されない。そこで、パッケージ基板１１の下面の使用されない電源端子８８及びＧＮＤ端子８９にチップコンデンサ９２を電気的に接続することにより、半導体パッケージ１のパッケージ基板１２側を装置基板に実装した際、半導体チップ２１の電圧の安定性が向上する。
【００９３】
例えば、高融点半田を用いて、リフロー（加熱）処理を行うことにより、パッケージ基板１１の下面の電源端子８８及びＧＮＤ端子８９にチップコンデンサ９２を接合してもよい。半導体パッケージ１にチップコンデンサ９２を搭載することにより、チップコンデンサ９２を備えた半導体パッケージ１の構造を得ることができる。半導体パッケージ１にチップコンデンサ９２を搭載した後、パッケージ基板１１の下面に設けられた半田ボール２９を装置基板の端子群に接触させた状態でリフロー処理を行うことにより、半導体パッケージ１が装置基板に実装される。半導体パッケージ１を装置基板に実装する際、半導体パッケージ１にチップコンデンサ９２を設置し、一回のリフロー処理により、半導体パッケージ１の実装及びチップコンデンサ９２の搭載を同時に行ってもよい。
【００９４】
パッケージ基板１２の上面の電源端子９０とＧＮＤ端子９１との間にチップコンデンサ
９２を設けてもよい。すなわち、チップコンデンサ９２を、平面視で、パッケージ基板１２の電源端子９０とパッケージ基板１２のＧＮＤ端子９１との間に配置し、パッケージ基板１２の電源端子９０及びＧＮＤ端子９１とチップコンデンサ９２とを電気的に接続してもよい。これにより、半導体パッケージ１のパッケージ基板１１側を装置基板に実装した際、半導体チップ２１の電圧の安定性が向上する。
【００９５】
半導体パッケージ１のパッケージ基板１１側を装置基板に実装する場合、パッケージ基板１２の上面の端子群は使用されない。パッケージ基板１２の上面の使用されない電源端子９０及びＧＮＤ端子９１にチップコンデンサ９２を電気的に接続することにより、半導体パッケージ１のパッケージ基板１１側を装置基板に実装した際、半導体チップ２１の電圧の安定性が向上する。
【００９６】
パッケージ基板１１の下面に複数の電源端子８８及び複数のＧＮＤ端子８９を設け、パッケージ基板１２の上面に複数の電源端子９０及び複数のＧＮＤ端子９１を設けてもよい。パッケージ基板１１の下面に複数のチップコンデンサ９２を設けてもよい。パッケージ基板１２の上面に複数のチップコンデンサ９２を設けてもよい。半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合、実施例７と同様に、パッケージ基板１１の下面の端子群を樹脂８７で覆うようにしてもよい。この場合、樹脂８７は、パッケージ基板１１の下面の端子群及びチップコンデンサ９２を覆う。半導体パッケージ１のパッケージ基板１１側を装置基板に実装する場合、実施例７と同様に、パッケージ基板１２の上面の端子群を樹脂８７で覆うようにしてもよい。この場合、樹脂８７は、パッケージ基板１２の上面の端子群及びチップコンデンサ９２を覆う。
【００９７】
〈実施例９〉
実施例９について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。図１６は、実施例９に係る半導体パッケージ１の一例を示す断面図である。図１６に示すように、ヒートシンク９３が、パッケージ基板１２の上面に設けられている。パッケージ基板１２の上面には複数のＧＮＤ端子９４が設けられており、ヒートシンク９３は、パッケージ基板１２の上面の複数のＧＮＤ端子９４と接触している。ヒートシンク９３は、例えば、Ｃｕ、Ａｌ等の金属である。ＧＮＤ端子９４は、電極４３及び電極４３に設けられた半田ボール４５を有する。図示していないが、ＧＮＤ端子９４は、コンタクトプラグ４４、電極４２、バンプ４１、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。
【００９８】
半導体パッケージ１のパッケージ基板１１側を装置基板に実装する場合、パッケージ基板１２の上面の端子群は使用されない。半導体パッケージ１のパッケージ基板１１側を装置基板に実装する場合、ヒートシンク９３をパッケージ基板１２の上面に設けることにより、半導体チップ２１で発生する熱がヒートシンク９３に伝達され、半導体パッケージ１の放熱性が向上する。ヒートシンク９３は、パッケージ基板１２の上面のＧＮＤ端子９４に接触しているため、回路の短絡を抑止することができる。
【００９９】
例えば、高融点半田を用いて、リフロー処理を行うことにより、パッケージ基板１２の上面の複数のＧＮＤ端子９４にヒートシンク９３を接合してもよい。半導体パッケージ１にヒートシンク９３を搭載することにより、ヒートシンク９３を備えた半導体パッケージ１の構造を得ることができる。半導体パッケージ１にヒートシンク９３を搭載した後、パッケージ基板１１の下面に設けられた半田ボール２９を装置基板の端子群に接触させた状態でリフロー処理を行うことにより、半導体パッケージ１が装置基板に実装される。半導体パッケージ１を装置基板に実装する際、半導体パッケージ１にヒートシンク９３を設置し、一回のリフロー処理により、半導体パッケージ１の実装及びヒートシンク９３の搭載
を同時に行ってもよい。
【０１００】
半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合、パッケージ基板１１の下面の端子群は使用されない。半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合、ヒートシンク９３を、パッケージ基板１１の下面に設けることにより、半導体パッケージ１にヒートシンク９３を搭載してもよい。パッケージ基板１１の下面には複数のＧＮＤ端子９５が設けられており、ヒートシンク９３は、パッケージ基板１１の下面の複数のＧＮＤ端子９５と接触する。図示していないが、ＧＮＤ端子９５は、コンタクトプラグ２８、電極２３、パッド２４、ボンディングワイヤ２６及び電極２５を介して、半導体チップ２１に電気的に接続されている。
【０１０１】
〈実施例１０〉
実施例１０について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。図１７の（Ａ）は、実施例１０に係る半導体パッケージ１の一例を示す上面図であり、図１７の（Ｂ）は、実施例１０に係る半導体パッケージ１の一例を示す下面図である。
【０１０２】
図１７に示すように、パッケージ基板１１の下面の捺印記載と、パッケージ基板１２の上面の捺印記載とが異なっている。パッケージ基板１１の下面の捺印記載とパッケージ基板１２の上面の捺印記載とを変えることで、パッケージ基板１１の下面とパッケージ基板１２の上面との識別を明確化できる。パッケージ基板１１の下面及びパッケージ基板１２の上面に対する捺印は、例えば、レーザ描画、インク転写（判子）等の印字技術を用いて行われる。
【０１０３】
〈実施例１１〉
実施例１１について説明する。実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。図１８は、実施例１１に係る半導体パッケージ１の一例を示す断面図である。実施例１１に係る半導体パッケージ１は、パッケージ基板１１上に複数の半導体チップが搭載されたＳｉＰ（System in Package）構造を採用している
。
【０１０４】
図１８に示すように、パッケージ基板１１上に半導体チップ２１が設けられ、半導体チップ２１上に半導体チップ９６が設けられている。したがって、半導体パッケージ１内に２つの半導体チップ２１、９６が設けられている。
【０１０５】
半導体チップ９６の上面に複数の電極９７が設けられている。パッケージ基板１１の上面の電極２３と、半導体チップ９６の上面の電極９７とが、電極２３上に設けられたパッド２５及びボンディングワイヤ２６を介して電気的に接続されている。すなわち、ワイヤボンディングにより半導体チップ９６がパッケージ基板１１に搭載されている。モールド樹脂２２が、半導体チップ２１、９６を覆うようにしてパッケージ基板１１の上面に形成されている。
【０１０６】
パッケージ基板１１の下面には、半導体チップ９６と電気的に接続された複数の入力端子及び複数の出力端子が設けられている。コンタクトプラグ２８、電極２３、パッド２４、ボンディングワイヤ２６及び電極９７を介して、パッケージ基板１１の下面の入力端子及び出力端子と、半導体チップ９６とが電気的に接続されている。
【０１０７】
半導体パッケージ１のパッケージ基板１１側を装置基板に実装する場合、パッケージ基板１１の下面の入力端子、コンタクトプラグ２８、電極２３、パッド２４、ボンディングワイヤ２６及び電極９７を通って、半導体チップ９６に信号が入力される。半導体チップ
９６に入力された信号は、半導体チップ９６で処理され、半導体チップ９６から出力される。半導体パッケージ１のパッケージ基板１１側を装置基板に実装する場合、半導体チップ９６から出力される信号は、電極９７、ボンディングワイヤ２６、パッド２４、電極２３、コンタクトプラグ２８及びパッケージ基板１１の下面の出力端子を通る。
【０１０８】
パッケージ基板１２の上面には、半導体チップ９６と電気的に接続された複数の入力端子及び複数の出力端子が設けられている。コンタクトプラグ４４、電極４２、バンプ４１、電極２３、パッド２４、ボンディングワイヤ２６及び電極９７を介して、パッケージ基板１２の上面の入力端子及び出力端子と、半導体チップ９６とが電気的に接続されている。
【０１０９】
半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合、パッケージ基板１２の上面の入力端子、コンタクトプラグ４４、電極４２、バンプ４１、電極２３、パッド２４、ボンディングワイヤ２６及び電極９７を通って、半導体チップ９６に信号が入力される。半導体チップ９６に入力された信号は、半導体チップ９６で処理され、半導体チップ９６から出力される。半導体パッケージ１のパッケージ基板１２側を装置基板に実装する場合、半導体チップ９６から出力される信号は、電極９７、ボンディングワイヤ２６、パッド２４、電極２３、バンプ４１、電極４２、コンタクトプラグ４４及びパッケージ基板１２の上面の出力端子を通る。
【０１１０】
パッケージ基板１１の下面に設けられ、半導体チップ９６と電気的に接続された複数の入力端子の数と、パッケージ基板１２の上面に設けられ、半導体チップ９６と電気的に接続された複数の入力端子の数とが同数となっている。パッケージ基板１１の下面に設けられ、半導体チップ９６と電気的に接続された複数の出力端子の数と、パッケージ基板１２の上面に設けられ、半導体チップ９６と電気的に接続された複数の出力端子の数とが同数となっている。
【０１１１】
パッケージ基板１１の下面に設けられ、半導体チップ９６と電気的に接続された複数の入力端子及び複数の出力端子の配置と、パッケージ基板１２の上面に設けられ、半導体チップ９６と電気的に接続された複数の入力端子及び複数の出力端子の配置とが異なる。パッケージ基板１１の下面の端子群のピッチと、パッケージ基板１２の上面の端子群のピッチとが異なってもよい。
【符号の説明】
【０１１２】
１〜３  半導体パッケージ
１１、１２  パッケージ基板
２１、９６  半導体チップ
２２  モールド樹脂
２３、２５、２７、４２、４３、４７、９７  電極
２４  パッド
２６  ボンディングワイヤ
２８  コンタクトプラグ
２９、４５、４６  半田ボール
３１、５１、７１  入力端子
３２、５２、７２  出力端子
４１  バンプ
４４  コンタクトプラグ
６１、６６  装置基板
６２、６３、６７、６８  端子
６４、６５、６９、７０  配線
８１、８３、８５、８９、９１、９４、９５  ＧＮＤ端子
８２、８４、８８、９０  電源端子
８６、９２  チップコンデンサ
８７  樹脂
【図１Ａ】
2016119379.tif 000003
【図１Ｂ】
2016119379.tif 000004
【図１Ｃ】
2016119379.tif 000005
【図２Ａ】
2016119379.tif 000006
【図２Ｂ】
2016119379.tif 000007
【図２Ｃ】
2016119379.tif 000008
【図３Ａ】
2016119379.tif 000009
【図３Ｂ】
2016119379.tif 000010
【図３Ｃ】
2016119379.tif 000011
【図３Ｄ】
2016119379.tif 000012
【図４Ａ】
2016119379.tif 000013
【図４Ｂ】
2016119379.tif 000014
【図５Ａ】
2016119379.tif 000015
【図５Ｂ】
2016119379.tif 000016
【図５Ｃ】
2016119379.tif 000017
【図６Ａ】
2016119379.tif 000018
【図６Ｂ】
2016119379.tif 000019
【図６Ｃ】
2016119379.tif 000020
【図６Ｄ】
2016119379.tif 000021
【図７Ａ】
2016119379.tif 000022
【図７Ｂ】
2016119379.tif 000023
【図７Ｃ】
2016119379.tif 000024
【図７Ｄ】
2016119379.tif 000025
【図８Ａ】
2016119379.tif 000026
【図８Ｂ】
2016119379.tif 000027
【図８Ｃ】
2016119379.tif 000028
【図８Ｄ】
2016119379.tif 000029
【図９】
2016119379.tif 000030
【図１０Ａ】
2016119379.tif 000031
【図１０Ｂ】
2016119379.tif 000032
【図１１Ａ】
2016119379.tif 000033
【図１１Ｂ】
2016119379.tif 000034
【図１２】
2016119379.tif 000035
【図１３】
2016119379.tif 000036
【図１４】
2016119379.tif 000037
【図１５】
2016119379.tif 000038
【図１６】
2016119379.tif 000039
【図１７】
2016119379.tif 000040
【図１８】
2016119379.tif 000041