(57)【要約】【課題】ゲートの制御性を高めるためにシリコンピラーの幅を小さくした場合に生じる基板浮遊効果によるトランジスタ特性の変動を防止する。【解決手段】半導体基板１と、半導体基板１上の素子分離領域２によって囲まれる活性領域と、活性領域上に柱状に形成されるシリコンピラー５と、活性領域内において柱状のシリコンピラー５における底面の少なくとも一部を覆うソース及びドレインの一方が構成される第１拡散層領域９Ａ、９Ｂと、柱状のシリコンピラー５における上面の少なくとも一部を覆い、ソース及びドレインの他方が構成される第２拡散層領域１６と、柱状のシリコンピラー５における複数の側面の内の少なくとも一面を絶縁膜１０を介して覆い、ゲート１１が構成される導電体膜と、を備える半導体装置で１００あって、柱状のシリコンピラー５は、高さが等しく幅の異なる第１部分５Ａ及び第２部分５Ｂを含む。【選択図】図３
2016048721.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の素子分離領域によって囲まれる活性領域と、
前記活性領域上に柱状に形成され、トランジスタのチャネル部を含んで構成されるシリコンピラーと、
前記活性領域内において柱状の前記シリコンピラーにおける底面の少なくとも一部を覆い、前記トランジスタのソース及びドレインの一方が構成される第１拡散層領域と、
柱状の前記シリコンピラーにおける上面の少なくとも一部を覆い、前記トランジスタのソース及びドレインの他方が構成される第２拡散層領域と、
柱状の前記シリコンピラーにおける複数の側面の内の少なくとも一面を絶縁膜を介して覆い、前記トランジスタのゲートが構成される導電体膜と、を備える半導体装置であって、
前記柱状のシリコンピラーは、高さが等しく幅の異なる第１及び第２部分を含むことを特徴とする半導体装置。
【請求項２】
前記第２部分の幅は前記第１部分の幅よりも大きく、前記第１部分の底面は前記第１拡散層領域に覆われ、前記第２部分の底面は前記第１拡散層領域に覆われる領域と覆われない領域とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１拡散層領域に覆われない領域は、前記半導体基板上に形成されたウェルに対応することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ウェルに隣接してウェル給電用領域が設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記柱状のシリコンピラーは、Ｔ字型を成すことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１拡散層領域は、第１下部拡散層領域と第２下部拡散層領域とに区画されており、
前記第１拡散層領域に覆われない領域は、前記第１下部拡散層領域と前記第２下部拡散層領域とが重なり合うことにより前記チャネル部と前記ウェルとが電気的に分離されて前記柱状のシリコンピラーがフローティング状態になるのを防止することを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ウェル給電用領域と前記トランジスタ間には素子分離領域が存在しないことを特徴とする請求項４〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記柱状のシリコンピラーの前記第２部分の幅は、前記第１拡散層領域の横方向の幅よりも大きいことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記第２部分の幅を前記第１拡散層領域の横方向の幅よりも大きく設定することにより、前記チャネル部と前記ウェルとの電気的接続を維持することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第１導電型である半導体基板上に素子分離領域に囲まれる活性領域を形成し、
前記活性領域上に一部分が他の部分よりも太くなるようにシリコンピラーを形成し、
前記シリコンピラーの側面をゲート絶縁膜を介して覆うゲート電極を形成し、
前記ゲート電極で囲まれたシリコンピラーをマスクとして、前記活性領域上にイオン注入を行って前記一部分に対応する前記シリコンピラーの第１の底面部分を残して、他の部分に対応する前記シリコンピラーの第２の底面部分を第２導電型の第１拡散層領域で覆い、
前記シリコンピラーの上面を前記第２導電型の第２拡散層領域で覆うことを特徴とする半導体装置の製造方法。
【請求項１１】
前記イオン注入は、前記シリコンピラーをマスクとしたセルフアライン法により行われることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記シリコンピラーの前記第１の底面部分は、前記第１拡散層領域により完全に覆われないような第１の幅を有し、
前記シリコンピラーの前記第２の底面部分は、前記第１拡散層領域により完全に覆われるような第２の幅を有することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の幅は、前記第２の幅よりも大きいことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記シリコンピラーの前記第１の底面部分が前記第１拡散層領域により完全に覆われないような前記第１の幅を有することにより、前記シリコンピラーがフローティング状態になることを防止することを特徴とする請求項１１〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記シリコンピラーの前記第１の底面部分には、前記半導体基板上のウェルが形成されていることを特徴とする請求項１０〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記ウェルに隣接してウェル給電用領域が形成されていることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記ウェル給電用領域と前記シリコンピラー間には素子分離領域が存在しないことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記シリコンピラーは、平面視においてＴ字状に形成されていることを特徴とする請求項１０〜１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記シリコンピラーの前記第１の幅は、前記第１拡散層領域の横方向の幅よりも大きいことを特徴とする請求項１０〜１８のいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記シリコンピラーの前記第１の幅を前記第１拡散層領域の横方向の幅よりも大きく設定することにより、前記前記シリコンピラーと前記ウェルとの電気的接続を維持することを特徴とする請求項１５〜１９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、トランジスタの微細化技術として、縦型トランジスタが提案されている。縦型トランジスタは、半導体基板の主面に対して垂直方向に延びる半導体ピラーをチャネルとして用いるトランジスタである。具体的には、縦型トランジスタは、半導体基板から立ち上がるように半導体ピラー（基柱）が設けられており、半導体ピラーの側面にはゲート絶縁膜を介してゲート電極が設けられている。
【０００３】
半導体ピラーの下部にはソース・ドレイン領域の一方が設けられ、半導体ピラーの上部にはソース・ドレイン領域の他方が設けられている。この縦型トランジスタは、チャネルを基板に平行に配置した従来のプレーナー型トランジスタと比べて、占有面積が小さく、チャネル長（ゲート長）を長くしてもトランジスタの占有面積が増加しない。そのため、トランジスタの占有面積を大きくすることなく、短チャネル効果を抑制できる。
【０００４】
また、チャネルの完全空乏化が可能となり、良好なＳ値（Subthreshold swing value）および大きなドレイン電流が得られるという利点を有している。また縦型トランジスタは、チャネルの全周に亘ってゲート電極が設けられており、ソース・ドレイン以外の外的要因に左右されることなく、チャネルの電位をゲート電極で効果的に制御することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−８８１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載された半導体装置では、ゲートの制御性を高めるために半導体ピラー（シリコンピラー）の幅を小さくした場合に生じる基板浮遊効果によるトランジスタ特性の変動については考慮されていない。
【０００７】
本発明は、ゲートの制御性を高めるためにシリコンピラーの幅を小さくした場合に生じる基板浮遊効果によるトランジスタ特性の変動を防止することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、
半導体基板と、
前記半導体基板上の素子分離領域によって囲まれる活性領域と、
前記活性領域上に柱状に形成され、トランジスタのチャネル部を含んで構成されるシリコンピラーと、
前記活性領域内において柱状の前記シリコンピラーにおける底面の少なくとも一部を覆い、前記トランジスタのソース及びドレインの一方が構成される第１拡散層領域と、
柱状の前記シリコンピラーにおける上面の少なくとも一部を覆い、前記トランジスタのソース及びドレインの他方が構成される第２拡散層領域と、
柱状の前記シリコンピラーにおける複数の側面の内の少なくとも一面を絶縁膜を介して覆い、前記トランジスタのゲートが構成される導電体膜と、を備える半導体装置であって、
前記柱状のシリコンピラーは、高さが等しく幅の異なる第１及び第２部分を含むことを特徴とする。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法は、
第１導電型である半導体基板上に素子分離領域に囲まれる活性領域を形成し、
前記活性領域上に一部分が他の部分よりも太くなるようにシリコンピラーを形成し、
前記シリコンピラーの側面をゲート絶縁膜を介して覆うゲート電極を形成し、
前記ゲート電極で囲まれたシリコンピラーをマスクとして、前記活性領域上にイオン注入を行って前記一部分に対応する前記シリコンピラーの第１の底面部分を残して、他の部分に対応する前記シリコンピラーの第２の底面部分を第２導電型の第１拡散層領域で覆い、
前記シリコンピラーの上面を前記第２導電型の第２拡散層領域で覆うことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ゲートの制御性を高めるためにシリコンピラーの幅を小さくした場合に生じる基板浮遊効果によるトランジスタ特性の変動を防止することができる
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る半導体装置の回路図である。
【図２】本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。
【図３】本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。
【図４】本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。
【図５】本発明の第１の実施形態に係る半導体装置の構造を示す模式図である。
【図６】本発明の第１の実施形態に係る半導体装置の構造を示す模式図であり、（ａ）は平面図、（ｂ）は断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の概略構成を示す平面図である。
【図８】本発明の第３の実施形態に係る半導体装置の概略構成を示す平面図である。
【図９】本発明の第４の実施形態に係る半導体装置の概略構成を示す平面図である。
【図１０】本発明の第５の実施形態に係る半導体装置の概略構成を示す平面図である。
【図１１】本発明の第６の実施形態に係る半導体装置の概略構成を示す断面図である。
【図１２】本発明の第７の実施形態に係る半導体装置の概略構成を示す断面図である。
【図１３】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図１４】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図１６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図１９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２０】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２１】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図２２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２３】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２４】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための平面図である。
【図２５】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２９】本発明の第１の実施形態に係る半導体装置の構造を示す平面図であり、図１に対応するレイアウトを示した図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
（関連技術）
最初に、本発明の特徴をより明確にするために、本発明に関連する関連技術について説明する。
【００１４】
近年提案されている縦型トランジスタは、半導体基板の主面に対して垂直方向に延びる半導体ピラー（シリコンピラー）をチャネルとして用いる。具体的には、縦型トランジスタは、半導体基板から立ち上がるように半導体ピラーが設けられており、半導体ピラーの側面にはゲート絶縁膜を介してゲート電極が設けられている。半導体ピラーの下部にはソース・ドレイン領域の一方が設けられ、半導体ピラーの上部にはソース・ドレイン領域の他方が設けられている。
【００１５】
この様な縦型トランジスタを用いた半導体装置の微細化が進んだ場合には、基板浮遊効果によるトランジスタ特性の変動が避けられないことを本発明者は見出した。以下にこの点について詳細に説明する。
【００１６】
半導体ピラーの下部には、ソース・ドレイン領域の内いずれか一方の領域が半導体ピラーを挟むように存在する。これらは半導体ピラーと素子分離領域によって区画されている。これらの領域をそれぞれ第１の下部ソース・ドレイン領域、および第２のソース・ドレイン領域とする。ここで、微細加工が進み、半導体ピラーの幅を縮小して行くとやがて第１の下部ソース・ドレイン領域と第２の下部ソース・ドレイン領域が重なり合ってチャネル（基板）領域とウェルが電気的に分離されてしまう。この結果生ずる種々の現象は基板浮遊効果と呼ばれる。そのほとんどは回路動作上好ましくない。従って、基板浮遊効果のない構造が望まれる。
【００１７】
（本発明の第１の実施形態）
本発明の第１の実施形態では、半導体ピラー（シリコンピラー）を平面視においてＴ字型とする点を特徴とする。この結果、下部拡散層は三つに区画される。具体的には、第１の下部ソース・ドレイン領域と第２の下部ソース・ドレイン領域に加えて、ウェル給電領域が配置される。上記本発明の構成により、基板浮遊効果を防止できる。このためには、ウェル給電領域を区画する半導体ピラーの幅が下部拡散層（第１の下部ソース・ドレイン領域および第２の下部ソース・ドレイン領域）の横方向広がりよりも大きくなるように設計することが必要である。この場合、下部拡散層（第１の下部ソース・ドレイン領域および第２の下部ソース・ドレイン領域）を区画する半導体ピラーの幅に関わらず基板とチャネル領域の電気的接続が維持される。
【００１８】
以下に、図１から図６を参照して、本発明の第１の実施形態に係る半導体装置１００の概略構成を説明する。
【００１９】
まず、図１の半導体装置１００の回路図を参照する。
【００２０】
本回路は所謂インバータ回路であるが、少なくともトランジスタ５０Ｂが図２の様な構造となっている点が特徴である。
【００２１】
次に、図２〜図５の構造図を参照する。
【００２２】
第１の実施形態に係る半導体装置５０Ｂは、シリコン単結晶からなる半導体基板１（以降、シリコン基板１と称する）において、素子分離領域（ＳＴＩ：Shallow Trench Isolation）２と、素子分離領域２で囲まれたシリコン基板１からなる活性領域とを備えている。
【００２３】
半導体装置５０Ｂは縦型トランジスタを構成し、半導体基板（以降、シリコン基板１と称する）の主面に対して垂直方向に延びる柱状のシリコンピラー５をチャネルとして用いる。具体的には、シリコン基板１から立ち上がるように柱状のシリコンピラー５が設けられており、シリコンピラー５の側面にはゲート絶縁膜１０を介してゲート電極１１が設けられている。
【００２４】
シリコンピラー５の下部には、第１の下部拡散層９Ａ（第１のソース・ドレイン領域）と、第２の下部拡散層９Ｂ（第２のソース・ドレイン領域）が設けられている。一方、シリコンピラー５の上部には、上部拡散層１６（ソース・ドレイン領域）が設けられている。
【００２５】
シリコンピラー５において、上部拡散層１６と第１の下部拡散層９Ａ及び第２の下部拡散層９Ｂで挟まれるシリコンピラー５はチャネル領域を構成している。更に、シリコンピラー５はゲート電極１１との間にゲート絶縁膜１０を挟むように構成される。
【００２６】
このような構成の下、図６に示すように、第１の実施形態に係る半導体装置１００では、シリコンピラー５は、高さが等しく図内Ａ−Ａ’において示される第１の方向について幅の異なる第１の部分５Ａ及び第２部分５Ｂを含む。このように、図６（ａ）に示すように、シリコンピラー５は、平面視においてＴ字型を成す。
【００２７】
図６（ａ）、（ｂ）に示すように、第２部分５Ｂの幅は第１部分５Ａの幅よりも大きく、第１部分５Ａの底面は第１の下部拡散層９Ａ及び第２の下部拡散層９Ｂに完全に覆われている。一方、第２部分５Ｂの底面は第１の下部拡散層９Ａ及び第２の下部拡散層９Ｂに覆われる領域と覆われない領域とを備える。ここで、第１の下部拡散層９Ａ及び第２の下部拡散層９Ｂに覆われない領域は、半導体基板１上に形成されたウェル６０に対応する。そして、このウェル６０に隣接してウェルの給電を行うためのウェル給電用領域６１が設けられている。
【００２８】
このように、第１の下部拡散層９Ａ及び第２の下部拡散層９Ｂにより完全に覆われない領域であるウェル６０を設けることにより、第１の下部拡散層９Ａ及び第２の下部拡散層９Ｂが重なり合うことにより、シリコンピラー５のチャネル部とウェル６０とが電気的に分離されてシリコンピラー５がフローティング状態になるのを防止するようにしている。
【００２９】
図６（ｂ）に示すように、ウェル給電用領域６１とトランジスタを構成するシリコンピラー５の間には素子分離領域が存在しない。また、図６（ａ）に示すように、ウェル給電用領域６１には、ウェル給電コンタクト６２が配置されている。第１の下部拡散層９Ａ及び第２の下部拡散層９Ｂには、下部拡散層コンタクト６３がそれぞれ配置されている。上部拡散層１６には上部拡散層コンタクト６４が配置されている。さらに、ゲート電極１１にはゲートコンタクトが配置されている。
【００３０】
ここで、図６（ａ）に示すように、シリコンピラーの５の第２部分５Ｂの幅は、第１の下部拡散層９Ａおよび第２の下部拡散層９Ｂの横方向の幅よりも大きい。このように、第２部分５Ｂの幅を第１の下部拡散層９Ａおよび第２の下部拡散層９ＢのＢの横方向の幅よりも大きく設定することにより、シリコンピラー５のチャネル部とウェル６０との電気的接続を維持するようにする。
【００３１】
上述のように、第１の実施形態に係る半導体装置５０Ｂでは、シリコンピラー５がフローティング状態になるのを防止して基板浮遊効果を防止できる。このためには、ウェル給電領域６１を区画するシリコンピラー５の幅が第１の下部拡散層９Ａ及び第２の下部拡散層９Ｂの横方向広がりよりも大きくなるように設計する、即ち、チャネル領域５の下部領域の少なくとも一部が下部拡散層領域により覆われないことが必要である。この場合、第１の下部拡散層９Ａ及び第２の下部拡散層９Ｂを区画するシリコンピラー５Ａの幅が小さく、その領域が拡散層領域に覆われていたとしても図６（ｂ）における５Ｂにおいてシリコン基板１とシリコンピラー５のチャネル部の電気的接続が維持される。
【００３２】
ここで、ウェル給電の要件について説明する。 
（要件）：以下の（１）、（２）の同時満足が必要である。 
（１）シリコンピラー５Ｂ内に中性領域が存在すること
シリコンピラー内中性領域＝シリコンピラー５Ｂの幅−（ウェル給電側ゲート下空乏層幅＋下部拡散層側ゲート下空乏層幅）＞０
（２）下部中性領域が存在すること
下部中性領域＝シリコンピラー５Ｂの幅−（下部拡散層横方向拡がり＋接合空乏層幅）＞０
【００３３】
ここで、ウェル給電の要件をNMOSを例に記述する（ＰＭＯＳでは適宜符号を反転）。 
記号定義
−  VTop          上部Ｓ／Ｄ電位
−  VBottom       下部Ｓ／Ｄ電位
−  VBody         基板電位
−  ΦBottom      下部Ｓ／Ｄフェルミポテンシャル
−  ΦBody        基板フェルミポテンシャル
−  NBottom       下部Ｓ／Ｄ不純物濃度
−  NBody         基板不純物濃度
−  εSi          基板の誘電率
−  q             電子素電荷
（ウェル給電の要件）
ウェル給電側ゲート下空乏層幅
【数１】
2016048721.tif 000003
Ｓ／Ｄ側ゲート下空乏層幅
【数２】
2016048721.tif 000004
【数３】
2016048721.tif 000005
・下部Ｓ／Ｄ空乏層幅
【数４】
2016048721.tif 000006
【００３４】
より好適には、例えば
−      シリコンピラー内中性領域  ＞  シリコンピラー幅／３
−      下部中性領域  ＞  シリコンピラー幅／２
とする。
【００３５】
ここで、図２から図６においては図１におけるトランジスタ５０Ｂの構造のみを説明したが、図２９においては更にトランジスタ５０Ａも加えたものとしている。トランジスタ５０Ａの構造も上述したトランジスタ５０Ｂの構造と同様である。
【００３６】
具体的に、トランジスタ５０ＢはＮＭＯＳトランジスタでありＰウェル（又はＰサブ）上に形成されている。そのボディ及びソースはＧＮＤ端子に、ゲートは入力端子に、ドレインは出力端子に接続される。一方、トランジスタ５０ＡはＰサブ内に形成されるＮウェル上に形成されている。そのボディ及びソースは電源端子に、ゲートは入力端子に、ドレインは出力端子に接続される。
【００３７】
（本発明の第２の実施形態）
以下に、図７を参照して、本発明の第２の実施形態に係る半導体装置７００の概略構成を説明する。
【００３８】
上記本発明の第１の実施形態は、図６に示すように、トランジスタに隣接させてウェル給電用領域６１を配置しているが、本発明の第２の実施形態では、ウェル給電用領域７１をトランジスタから離れた位置に配置している。
【００３９】
具体的には、本発明の第２の実施形態では、図７に示すように、縦構造ＭＯＳトランジスタにおいて必要とするボディ給電部７０を、トランジスタのボディ部及びそれを囲うゲート酸化膜及びゲートのパターンにより自己整合的に形成することを特徴とする。具体的にはゲートで囲われる領域の幅が所定値以上あることが条件となる。
【００４０】
（本発明の第３の実施形態）
以下に、図８を参照して、本発明の第３の実施形態に係る半導体装置８００の概略構成を説明する。
【００４１】
上記本発明の第２の実施形態では、図７に示すように、ボディ給電部７０をトランジスタの端部に配置しているが、本発明の第３の実施形態では、図８に示すように、ボディ給電部７０をトランジスタのセンターに配置している。
【００４２】
このように、ボディ給電部７０は端部にある必要はなく、センターに配置しても良い。尚、このレイアウトにおいてはボディ給電部７０を挟んで左右のゲートを別信号として異なる２つのトランジスタとしても良い。また、ウェル給電部７１は拡散層７２とショートしない範囲においてボディ給電部７０と隣接しても良い。
【００４３】
（本発明の第４の実施形態）
以下に、図９を参照して、本発明の第４の実施形態に係る半導体装置９００の概略構成を説明する。
【００４４】
本発明の第２の実施形態では、図７に示すように、トランジスタの下部拡散層は２箇所に配置されているが、本発明の第４の実施形態では図９に示すように、ソース／ドレインの一方（基板側）は一箇所とすることも可能である。また、ウェル給電部７１は拡散層とショートしない範囲においてボディ給電部７０と隣接しても良い。
【００４５】
（本発明の第５の実施形態）
以下に、図１０を参照して、本発明の第５の実施形態に係る半導体装置１０００の概略構成を説明する。
【００４６】
本発明の第３の実施形態では、図８に示すように、ボディ給電部７０をトランジスタのセンターに配置している。ボディ給電部７０は端部にある必要はなく、センターに配置しても良い。
【００４７】
本発明の第５の実施形態では、図８とは異なり１つのトランジスタに適用される。本発明の第５の実施形態では、ボディ給電部７０の幅は、図８に示すボディ給電部７０の幅よりも小さくなっている。
【００４８】
（本発明の第６の実施形態）
本発明の第１の実施形態は、本発明をＭＯＳトランジスタに適用した場合について説明したが、本発明の第６の実施形態では、本発明をバイポーラトランジスタに適用する。
【００４９】
本発明の第６の実施形態では、図１１に示すように、ウェル（Ｎ−ｗｅｌｌ）８１を他のトランジスタから分離することで、同じチップ上に接合型バイポーラトランジスタを形成し、接合型バイポーラトランジスタとMOSトランジスタの両者を有するチップを形成することができる。ここで、図１１は図６（ｂ）に対応する。
【００５０】
具体的には、図１１に示すように、半導体装置１１００は、シリコン基板（ｐ−Ｓｕｂｓｔｒａｔｅ）８０、ウェル（Ｎ−ｗｅｌｌ）８１、コレクタ（Ｐ＋Ｃｏｌｌｅｃｔｏｒ）８２、ベース（Ｎ−Ｂａｓｅ）８３、ベースコンタクト（Ｎ＋Ｂａｓｅ  Ｃｏｎｔａｃｔ）８４、エミッター（Ｐ＋Ｅｍｉｔｔｅｒ）８５を有する。
【００５１】
このように、本発明をバイポーラトランジスタに適用するためには、ＰＮＰ型バイポーラトランジスタの場合、ウェル（Ｎ−ｗｅｌｌ）８１内に形成し、縦型ＭＯＳトランジスタと同時に形成する。この場合、専用のプロセスは不要である。
【００５２】
ただし、第１の下部拡散層９Ａ及び第２の下部拡散層９Ｂ（第１の下部Ｓ／Ｄと第２の下部Ｓ／Ｄ）との重なりが必要である。
【００５３】
本発明の第６の実施形態によれば、バイポーラトランジスタとしての特性を良好にすることが可能である。エミッター８５から注入された少数キャリアのほとんどがコレクタ８２に到達可能であり、ベース輸送効率を向上させることができるからである。
【００５４】
また、図１１に示すバイポーラトランジスタは、ＰＮＰ型接合型バイポーラだが極性を反転することでＮＰＮ型とすることもできる。
【００５５】
（本発明の第７の実施形態）
本発明の第７の実施形態では、上記第６の実施形態と同様に、本発明をバイポーラトランジスタに適用する。
【００５６】
本発明の第７の実施形態では、図１２に示すように、ウェル（Ｎ−ｗｅｌｌ）９１を他のトランジスタから分離することで、同じチップ上に接合型バイポーラトランジスタを形成し、接合型バイポーラトランジスタとMOSトランジスタの両者を有するチップを形成することができる。尚、ウェル９１の深さは問わない。ここで、図１２は図６に対応する。
【００５７】
具体的には、図１２に示すように、半導体装置１２００は、シリコン基板（ｐ−Ｓｕｂｓｔｒａｔｅ）９０、ウェル（Ｎ−ｗｅｌｌ）９１、コレクタ（Ｐ＋Ｃｏｌｌｅｃｔｏｒ）９２、ベース（Ｎ−Ｂａｓｅ）９３、ベースコンタクト（Ｎ＋Ｂａｓｅ  Ｃｏｎｔａｃｔ）９４、エミッター（Ｐ＋Ｅｍｉｔｔｅｒ）９５を有する。
【００５８】
また、図１２に示すPNP接合型バイポーラだが極性を反転することでNPN型とすることもできる。本発明の第７の実施形態によれば、ベース抵抗を低減できる。
【００５９】
（第１の実施形態に係る半導体装置の製造方法）
次に、第１の実施形態に係る半導体装置の製造方法について説明する。
【００６０】
本発明の第１の実施形態に係る半導体装置の製造方法では、縦型トランジスタのシリコンピラー底面が、底面側拡散層形成時のピラーセルフアラインによるイオン注入（及びアニール）によって拡散層に完全に覆われて、シリコンピラー自身が完全なフローティングとならないようにボディあるいはチャネルの給電経路を確保する。そのための手段として、拡散層に完全に覆われない様な幅をもったシリコンピラーを形成することを特徴とする。
【００６１】
以下に、第１の実施形態に係る半導体装置１００の製造方法について、図１３から図２８までを参照しながら詳細に説明する。
【００６２】
まず、図１３と図１４に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、シリコン基板１に溝２２を形成する。溝２２の深さは、例えば２５０ｎｍとする。
【００６３】
次に、溝２２の内部を埋め込むように、シリコン基板１の全面へシリコン窒化膜やシリコン酸化膜からなる絶縁膜２４をＣＶＤ（Chemical Vapor Deposition）法によって堆積させる。その後、シリコン基板１の上面に形成された不要な絶縁膜２４をＣＭＰ（Chemical Mechanical Polishing）法により除去して、絶縁膜２４を溝２２の内部だけに残すことにより、素子分離領域となるＳＴＩ２を形成する。これにより、ＳＴＩ２で囲まれた活性領域１ａが形成される。
【００６４】
次に、図１５から図１７に示すように、ＣＶＤ法によって、シリコン基板１の上面にシリコン酸化膜からなる絶縁膜３を２ｎｍ厚となるように形成してから、シリコン窒化膜からなるマスク膜４を１２０ｎｍ厚となるように形成する。
【００６５】
次に、フォトリソグラフィ法により、マスク膜４の上面へピラー溝形成領域Ａのパターンを有するフォトレジストマスク７を形成する。このピラー溝形成領域Ａは、シリコンピラー５の形成前における領域であるが、形成以降もシリコンピラー５を掘り出した領域について同様に呼称する。なお、このフォトレジストマスク７には、非晶質カーボン膜などのハードマスクを含んでも良い。
【００６６】
次に、フォトレジストマスク７を用いた異方性ドライエッチング法により、マスク膜４と絶縁膜３に前記パターンを転写する。これにより、パターニングした開口部（ピラー溝形成領域Ａに相当）の内部には、シリコン基板１の上面とＳＴＩ２の上面が露出している。その後、フォトレジストマスク７を除去する。
【００６７】
次に、図１８から図２０に示すように、マスク膜４をマスクに用いた異方性ドライエッチング法により、露出させたシリコン基板１とＳＴＩ２を深さが１５０ｎｍとなるように掘り下げて、１つのシリコンピラー５と、２つのピラー６（６ａ、６ｂ）を形成する。
【００６８】
シリコンピラー５は、掘り下げられたシリコン基板１の上面から上方に突き出るように形成されており、ピラー６は、掘り下げられたＳＴＩ２の上面から上方に突き出るように形成される。これにより、シリコンピラー５は、Ｘ方向の幅を４５ｎｍとした矩形で形成される。
【００６９】
また、図２０に示したように、シリコンピラー５のＹ方向における両側面と接触するように、２つのピラー６が形成される。
【００７０】
次に、図２１から図２３に示すように、シリコンピラー５の側面に熱酸化法で５ｎｍ厚の酸化膜（図示せず）を形成する。さらに、ＣＶＤ法によるシリコン窒化膜を２０ｎｍ厚となるように成膜してから、全面エッチバックを行って、シリコンピラー５とピラー６とマスク膜４の側面にサイドウォール膜（図示せず）を形成する。
【００７１】
次に、熱酸化法によって、シリコンピラー５の周囲で露出している活性領域１ａに、３０ｎｍ厚のシリコン酸化膜からなる絶縁膜８を形成する。このとき、シリコンピラー５の側面は、シリコン窒化膜からなる前記サイドウォール膜で覆われているので酸化されない。
【００７２】
次に、イオン注入法によって、絶縁膜８の下方に下部拡散層９（９Ａ、９Ｂ）を形成する。ここで、第１下部拡散層９Ａと第２下部拡散層９Ｂは、シリコンピラー５によって分離されている。イオン注入の際には、図示しないマスク（レジスト）を用いて、Ｎ、Ｐそれぞれのイオンを注入する。注入する不純物は、Ｎ型トランジスタとするのであれば、ヒ素を用いることができる。
【００７３】
次に、ドライエッチング法あるいはウェットエッチング法によって、シリコンピラー５とピラー６の側面に形成した前記サイドウォール膜と酸化膜を除去する。次に、熱酸化法によって、シリコンピラー５の側面に、３ｎｍ厚のシリコン酸化膜からなるゲート絶縁膜１０（１０Ａ、１０Ｂ）を形成する。
【００７４】
次に、シリコン基板１の全面に、ゲート電極となる２０ｎｍ厚のポリシリコン膜（多結晶シリコン膜）をＣＶＤ法により成膜してから、全面エッチバックを行う。この処理によって、シリコンピラー５の側面にゲート電極１１ａ（１１ａＡ、１１ａＢ）を形成するとともに、ピラー６の側面にダミーゲート電極１１ｂを形成する。ここでは、図１９に示したように、ピラー６の側面におけるダミーゲート電極１１ｂが、シリコンピラー５の側面におけるゲート電極１１ａへ接続されている。なお、シリコンピラー５とピラー６の側面にゲート電極配線１１を形成した場合、ＳＴＩ２の側面にもゲート電極配線１１（図示せず）が形成される。
【００７５】
次に、図２４から図２６に示すように、シリコンピラー５とピラー６を埋め込むように、ＣＶＤ法によって、シリコン酸化膜からなる第１層間絶縁膜１２を形成する。次に、ＣＭＰ法によって、マスク膜４が露出するように第１層間絶縁膜１２を平坦化し、続けてＣＶＤ法によって、シリコン酸化膜からなるマスク膜１３を５０ｎｍ厚となるように成膜する。
【００７６】
次に、フォトリソグラフィ法によって、マスク膜１３の上面にフォトレジストマスク２６を形成する。このフォトレジストマスク２６には、シリコンピラー５の上方におけるマスク膜１３だけを露出させた開口部２８を有しており、第１活性領域１ａＡと第２活性領域１ａＢ並びにＳＴＩ２の上方におけるマスク膜１３は、フォトレジストマスク２６で覆われている。
【００７７】
次に、図２７に示すように、次に、異方性ドライエッチング法を用いて、露出させたマスク膜１３を除去する。マスク膜１３を除去した開口部１４には、シリコンピラー５の上方におけるマスク膜４が露出する。
【００７８】
次に、露出させたマスク膜４を異方性ドライエッチング法によって除去し、さらに、除去したマスク膜４の下地となっていた絶縁膜３を除去することで、シリコンピラー５の上方に開口部１５を形成する。開口部１５の底面には、シリコンピラー５の上面が露出しており、側面にはゲート電極１１ａの一部が露出している。
【００７９】
次に、図２８（２６）に示すように、熱酸化法によって、開口部１５の内壁へシリコン酸化膜からなる図示しない絶縁膜を形成する。
【００８０】
次に、ＣＶＤ法によるシリコン窒化膜を１０ｎｍ厚として成膜してから、エッチバックを行うことにより、開口部１５の内壁へシリコン窒化膜からなるサイドウォール絶縁膜１８を形成する。このサイドウォール絶縁膜１８の形成時に、シリコンピラー５の上面に形成されていた図示しない絶縁膜を除去して、シリコンピラー５の上面を露出させる。サイドウォール絶縁膜１８は、この後形成する導体層とゲート電極１１ａとの間の絶縁を確保する役割を果たす。
【００８１】
次に、選択エピタキシャル成長法を用いて、シリコンピラー５の上面へシリコンからなる導体層１６を成長させる。このとき、導体層１６の上面の位置は、第１層間絶縁膜１２の上面よりも下方にしている。その後、Ｎ型トランジスタとする場合には、ヒ素などをイオン注入することにより、導体層１６をｎ型の導電体として、シリコンピラー５の上部と電気的に接触させる。このようにして、図１に示す半導体装置５０Ｂが完成する。
【００８２】
上述のように、本発明の第１の実施形態に係る半導体装置１００の製造方法では、縦型トランジスタのシリコンピラーの底面が、底面側拡散層形成時のピラーセルフアラインによるイオン注入（及びアニール）によって拡散層に完全に覆われて、シリコンピラー自身が完全なフローティングとならないようにボディまたはチャネルの給電経路を確保する。そのための手段として、拡散層に完全に覆われない様な幅をもったシリコンピラーを形成することを特徴とする。
【００８３】
より具体的には、第１導電型である半導体基板上に素子分離領域に囲まれる活性領域を形成し、活性領域上に一部分が他の部分よりも太くなるようにシリコンピラーを形成し、シリコンピラーの側面をゲート絶縁膜を介して覆うゲート電極を形成し、ゲート電極で囲まれたシリコンピラーをマスクとして、活性領域上にイオン注入を行って一部分に対応する前記シリコンピラーの第１の底面部分を残して、他の部分に対応するシリコンピラーの第２の底面部分を第２導電型の第１拡散層領域で覆い、シリコンピラーの上面を前記第２導電型の第２拡散層領域で覆うことを特徴とする。ここで、前記イオン注入は、シリコンピラーをマスクとしたセルフアライン法により行われる。
【００８４】
そして、シリコンピラーの第１の底面部分は、第１拡散層領域により完全に覆われないような第１の幅を有し、シリコンピラーの第２の底面部分は、第１拡散層領域により完全に覆われるような第２の幅を有する。ここで、第１の幅は、前記第２の幅よりも大きく設定されている。シリコンピラーの第１の底面部分が第１拡散層領域により完全に覆われないような前記第１の幅を有することにより、シリコンピラーがフローティング状態になることを防止する。
【００８５】
上述のように、本発明の実施形態によれば、半導体装置の必要面積を縮小することができ、基板浮遊効果を防止できる。
【００８６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８７】
例えば、図３においてはシリコンピラー５が第１下部拡散層９Ａ及び第２下部拡散層９Ｂにより完全に覆われている構造となっているが、完全に拡散層によって覆われていない場合であっても、第１下部拡散層９Ａ及び第２下部拡散層９Ｂの其々により生じる空乏層によってウェルからの給電が不十分となるケースも考えられる。その様な構造も本発明に含まれるものである。
【符号の説明】
【００８８】
１  シリコン基板
２  素子分離領域（ＳＴＩ）
１ａ  活性領域
１ａＡ  第１活性領域
１ａＢ  第２活性領域
５  シリコンピラー
６  ピラー
８  絶縁膜
９Ａ  第１下部拡散層
９Ｂ  第２下部拡散層
１０Ａ  第１ゲート絶縁膜
１０Ｂ  第２ゲート絶縁膜
１１ａ  ゲート電極
１１ｂ  ダミーゲート電極
１２  第１層間絶縁膜
１６  上部拡散層
１８  サイドウォール絶縁膜
５０Ａ  第１トランジスタ
５０Ｂ  第２トランジスタ
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2016048721.tif 000031
【図２６】
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【図２７】
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【図２８】
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【図２９】
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