(57)【要約】      （修正有）【課題】超格子状積層体を有する記録膜に汚染物質が付着することを防止し、優れた特性を有する半導体記憶装置を提供する。【解決手段】超格子状積層体ＳＬの下面の配向膜ＢＴＬと接触する部分のフットプリントを、配向膜ＢＴＬの下面のフットプリントよりも小さい構造とし、超格子状積層体ＳＬのエッチング側面への汚染物の付着を防止する。メモリ素子の可変抵抗記録膜ＲＭＬは、第１結晶層ＣＨ１と第２結晶層ＣＨ２とが交互に繰返し製膜された超格子状積層体ＳＬと、超格子状積層体ＳＬの下面に接して形成される配向膜ＢＴＬによって構成されている。超格子状積層体ＳＬの側面および配向膜ＢＴＬの上面のうち超格子状積層体ＳＬの下面に接しない部分は保護膜ＰＲＴによって覆われており、配向膜ＢＴＬの側面および保護膜ＰＲＴは絶縁膜ＩＬＤによって埋め込まれている。【選択図】図１
2016119373.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と上部電極との間に形成された記録膜を有し、
前記記録膜を構成する原子の配列の変化によって、抵抗を変化させて情報を記録する不揮発性半導体記憶装置であって、
前記記録膜の側面の上部側を覆うように保護膜が形成されており、
前記記録膜の前記側面の前記上部側を除く下部側および前記保護膜を覆うように絶縁材料が形成されていること
を特徴とする半導体記憶装置。
【請求項２】
前記記録膜は、
下面のフットプリントが、上面のフットプリントよりも大きく形成されていること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記記録膜は、
互いに組成の異なる複数の材料が繰り返し積層された超格子状積層体と、
前記超格子状積層体の下面に接して配置され、前記超格子状積層体の配向性を向上させる機能を持つ配向層と、により構成されていること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記超格子状積層体の側面に前記保護膜が形成されていること
を特徴とする、請求項３に記載の半導体記憶装置。
【請求項５】
前記配向層の側面の上部側を覆うように前記保護膜が形成されており、
前記配向膜の前記側面の前記上部側を除く下部側および前記保護膜を覆うように絶縁材料が形成されていること
を特徴とする、請求項４に記載の半導体記憶装置。
【請求項６】
下部電極と上部電極との間に形成された記録膜を有し、
前記記録膜を構成する原子の配列の変化によって、抵抗を変化させて情報を記録する不揮発性半導体記憶装置の製造方法であって、
前記記録膜を前記記録膜の下面に達しないように途中までエッチングする第１工程と、
前記第１工程において形成された前記記録膜の加工側面を覆うように保護膜を形成する第２工程と、
前記保護膜をエッチバックする第３工程と
前記第１工程において残された前記記録膜を前記記録膜の下面に達するまでエッチングする第４工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記記録膜は、互いに組成の異なる複数の材料が繰り返し積層された超格子状積層体と、
前記超格子状積層体の下面に接して配置され、前記超格子状積層体の配向性を向上させる機能を持つ配向層と、により構成されていること
を特徴とする請求項６に記載の半導体記憶装置の製造方法。
【請求項８】
前記第１工程において、前記超格子状積層体を前記配向層の上面に達し、前記配向膜の下面に達しないようにエッチングすることと、
前記第４工程において、前記配向膜の下面に達するまでエッチングすること
を特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記超格子状積層体は、
テルル（Ｔｅ）とゲルマニウム（Ｇｅ）を主成分とする材料からなる第１結晶層と、
テルル（Ｔｅ）とアンチモン（Ｓｂ）またはビスマス（Ｂｉ）を主成分とする材料からなる前記第２結晶層と、
が交互に繰り返し積層されて構成されており、
前記配向層は、テルル（Ｔｅ）とアンチモン（Ｓｂ）またはビスマス（Ｂｉ）を主成分とする材料、またはアンチモン（Ｓｂ）を主成分とする材料であること
を特徴とする請求項７に記載の半導体記憶装置の製造方法。
【請求項１０】
異なる材料からなる膜が積層された超格子状積層体を有し、前記超格子状積層体の電気抵抗の変化により、情報を記録する半導体記憶装置であって、
前記超格子状積層体に接して配置され、前記超格子状積層体を構成する元素と同一の元素から選択された材料からなる配向膜と、
前記配向膜に電気的に接して配置された第１の電極層と、
を有し、
前記超格子状積層体と前記配向膜との接触する領域の射影は、前記配向膜の射影に内包されることを特徴とする半導体記憶装置。
【請求項１１】
前記超格子状積層体の側面と、前記配向膜の前記超格子状積層体に対向する面であって前記超格子状積層体と接していない面を覆う保護膜を有することを特徴とする、請求項１０記載の半導体記憶装置。
【請求項１２】
前記配向膜の前記超格子状積層体に対向する面であって前記超格子状積層体と接していない面と、接している面の間に段差があることを特徴とする、請求項１１記載の半導体記憶装置。
【請求項１３】
前記第１の電極層と前記配向膜との電気的に接触する領域の射影は、前記配向膜の射影と同一であることを特徴とする、請求項１０記載の半導体記憶装置。
【請求項１４】
前記第１の電極層と前記配向膜との電気的に接触する領域の射影は、前記配向膜の射影に内包されることを特徴とする、請求項１０記載の半導体記憶装置。
【請求項１５】
前記超格子状積層体の、前記第１の電極層がある面と反対側の面に、第２の電極層が配置され、
前記超格子状積層体の側面と、前記第２の電極層の側面が同一面で構成され、
前記超格子状積層体の側面と、前記第２の電極層の側面がともに、前記保護膜でおおわれていることを特徴とする、請求項１１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、複数の材料が繰り返し積層成膜された超格子状構造を取った記録膜を有し、記録膜内部に電流を流すことにより、記録膜内部の原子配列や結晶構造に変化が引き起こされた結果、抵抗値が変化する物質を利用して、情報を記憶し、電気的書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリにデータを記録する固体ストレージは、高速アクセス、高データ転送レート、低消費電力といった特長を持つことから、次世代のストレージデバイスとして注目されている。固体ストレージの大容量化を目的として、メモリ素子サイズの微細化が進められているが、近い将来、隣接メモリ素子間のカップリングなどによって記憶密度が飽和すると予測され、ＮＡＮＤ型フラッシュメモリに代わる、高速で大容量化が可能な固体ストレージが求められている。
【０００３】
ＮＡＮＤ型フラッシュメモリに代わる次世代の固体ストレージとして、抵抗変化型メモリが盛んに研究されており、その中の一つとしてＰＲＡＭ（Phase Change RAM：相変化メモリ）がある。ＰＲＡＭでは、情報を記録・保持する記録膜として、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料と呼ばれる化合物を利用し、記録膜の抵抗値がアモルファス状態と結晶状態で異なることを利用する。相変化材料はアモルファス状態にある時には抵抗が高く、結晶状態にある時には抵抗が低い。したがって読み出しは、メモリセルの両端に電位差を与え、メモリセルに流れる電流を測定し、メモリセルの高抵抗状態／低抵抗状態を判別することで行う。
【０００４】
また、データの書き換えの際は、印加された電流により発生するジュール熱によって、記録膜内の原子配列を変化させ、電気抵抗を異なる状態に変化させる。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を融解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度以上に保持するのに十分な電流を長時間流すことで行う。
【０００５】
ＰＲＡＭの動作電流低減、動作電力低減は、重要な技術開発要素の一つである。ＰＲＡＭの動作電流が低減できると、例えばトランジスタやダイオードなどのメモリセルを選択するスイッチの微細化が可能になり、固体ストレージの高密度化、高速化が可能になる。またＰＲＡＭのメモリセルの動作電力が低減できると、これを用いた固体ストレージをモバイルや家庭用ＰＣなどのストレージクラスメモリ（ＤＲＡＭなどのキャッシュメモリと外部記憶装置の性能ギャップを埋めて、デバイスの性能向上と消費電力低減とを両立することが可能な高速メモリ）に適用した場合、これらのデバイスの消費電力低減に有効である。ＰＲＡＭのメモリセルの動作電流、消費電力のうち、データ書換え（特にリセット動作）に要するものは６０％以上であり、このリセット動作に要する電流、電力低減が重要である。
【０００６】
ＰＲＡＭの書き込み動作に要する電流を低減し、繰り返し書き込み動作寿命を向上させる技術として、一般的なＧｅ２Ｓｂ２Ｔｅ５合金に替えて、ごく薄い２種のカルコゲナイド材料が交互に繰り返し積層成膜された超格子状積層体を可変抵抗記録膜に用いる超格子型ＰＲＡＭが、最近になって提案されている。この超格子型ＰＲＡＭの構成を、非特許文献１、特許文献１、特許文献２に開示されている内容に基づき説明する。
【０００７】
超格子型ＰＲＡＭにおいて情報を保持する可変抵抗記録膜は、膜厚１ｎｍ程度の第１結晶層と、第２結晶層の薄膜を交互に繰り返し積層成膜した超格子状積層体から構成されている。
【０００８】
第１結晶層は、構成原子の結合状態のわずかな変化により抵抗が大きく変化し、その結合状態の変化に要するエネルギーが小さい材料である、例えば、ＧｅＴｅ、ＡｌＴｅなどのカルコゲナイド化合物が用いられる。一方、第２結晶層は、第１結晶層とヘテロエピタキシャルに格子整合して積層されることで、第１結晶層の原子配列または原子位置、すなわち、構成原子の結合状態の変化を容易にし、繰り返し変化に伴う寿命を向上させる材料である。第２結晶層は、第１結晶層の原子配列または原子位置、すなわち構成原子の結合状態の変化に伴って、第２結晶層の原子配列または原子位置、すなわち構成原子の結合状態または構造が、変化してもよく、あるいは変化しなくてもよい。このような材料として、六方晶の結晶構造を有するカルコゲナイド化合物、Ｓｂ２Ｔｅ３、Ｂｉ２Ｔｅ３等を用いることができる。あるいは、六方晶の結晶構造を有するアンチモン（Ｓｂ）を主成分とする化合物を用いることもできる。
【０００９】
第２結晶層によく用いられるＳｂ２Ｔｅ３は、結晶格子が六方晶であり、結晶主軸ｃ軸が膜厚方向に配向するように成膜される。第１結晶層によく用いられるＧｅＴｅはＮａＣｌ型の立方晶の結晶格子であり、（１１１）結晶格子面の原子間距離は、Ｓｂ２Ｔｅ３のｃ面の原子間距離とほぼ同じで、マッチングが良好である。そのため、ＧｅＴｅの（１１１）結晶面を、Ｓｂ２Ｔｅ３のｃ面に格子整合させてヘテロエピタキシャル成長させることができる。配向したＳｂ２Ｔｅ３に格子整合して挟まれたＧｅＴｅにおいては、Ｇｅ原子の安定的な位置が複数存在する。この複数の安定位置の間は、Ｇｅ原子がｃ軸方向に動くことで容易に入れ替わることができ、小さな記録電流またはエネルギーでも原子配列の変化、したがって、電気抵抗の変化を起こすことが出来る。従来のＧｅ２Ｓｂ２Ｔｅ５カルコゲナイド合金を記録膜として用いたＰＲＡＭでは、原子配列の変化を起こすために一旦溶融して原子配列をランダムにする必要があったが、超格子型ＰＲＡＭにおいては、あらかじめ、Ｇｅ原子が移動しやすいような結晶格子配置を持ってＧｅＴｅ膜が成膜されており、小さな電流で原子配列の変化を誘起させることが可能である。
【００１０】
この仕組みから明らかなように、超格子型相変化膜において良好な電気特性を得るためには、第１結晶層と第２結晶層からなる超格子状積層体の配向性を高めることが重要となる。抵抗変化を担う第１結晶層ＧｅＴｅ層が結晶主軸ｃ軸配向していない場合は、Ｇｅ原子の移動方向が異なり、移動距離が長くなるため、原子配列の変化を誘起するために大きな電流が必要になってしまう。
【００１１】
超格子状積層体の配向性を高め、良好な電気的特性を得るために、超格子状積層体の直下に配向層を配置する技術が特許文献２に開示されている。配向層に用いる材料は、ｃ軸配向した結晶を製膜しやすく、かつ、そのｃ面の原子間距離が、超格子状積層体を構成する第１結晶層と第２結晶層のそれと近い材料である。例えば、Ｓｂ２Ｔｅ３、Ｓｂを主成分とする化合物が用いられる。配向層に用いる材料は、超格子状積層体の第２結晶層の材料と同一の材料を用いることが出来るが、配向層はより結晶軸の向きを揃えるために、第２結晶層の材料とは膜厚や成膜方法、温度等の成膜条件を変えることがある。典型的な構成では、５ｎｍ以上の厚さを有し、超格子状積層体を構成する第１結晶層や第２結晶層の各層に比べて厚い。
【００１２】
以上に説明したように、超格子状積層体および積層体の直下の配向層により、超格子型ＰＲＡＭの可変抵抗記録膜が構成される。超格子状積層体の上面の全体または一部に接して導電性の上部電極が設けられ、配向層の下面の全体または一部に接して導電性の下部電極が設けられ、トランジスタやダイオード等のセル選択用スイッチが接続されて、メモリセルが構成される。超格子型ＰＲＡＭのメモリセルの構造例は、特許文献３にいくつか記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−５９９０２号公報
【特許文献２】特開２０１０−２６３１３１号公報
【特許文献３】特開２０１０−２８７７４４号公報
【特許文献４】特開２０１０−２２５８７２号公報
【非特許文献】
【００１４】
【非特許文献１】Ｎａｔｕｒｅ  Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ，Ｖｏｌ．６，ｐｐ．５０１−５０５（２０１１）
【発明の概要】
【発明が解決しようとする課題】
【００１５】
我々が先行技術文献に開示されている情報に基づき、超格子型ＰＲＡＭを製造したところ、次のような問題が明らかになった。すなわち、超格子型ＰＲＡＭの製造工程において配向層および超格子状積層体の組成や成膜方法を工夫し、超格子状積層体の配向性を高めるように成膜しても、成膜後に通過する工程において、超格子状積層体を構成する各層の組成が変化してしまったり配向性が変化してしまったり等の理由により、成膜時に形成した膜質が損傷されてしまった。組成の変化や配向性の変化が発生すると、素子間の特性のばらつきが大きく、繰り返し書き換えに対する寿命が短くなり、また、損傷が大きい場合には、もはや超格子とは言えない合金に近い記録膜になり、超格子型ＰＲＡＭの有する動作エネルギーの低減効果が充分に機能しなくなってしまった。したがって、配向層および超格子状積層体の成膜時に配向性を高めるとともに、成膜後に通過する製造プロセスにおいても、成膜時に形成した良好な膜質を損なわないように注意する必要があることが判明した。
【００１６】
さらに、我々の製造した超格子型ＰＲＡＭにおいて、超格子状積層体を損傷し、電気的特性を劣化させる原因について詳細に調べた。その結果、ドライエッチング技術を用いて超格子状積層体を各メモリセルごとに素子間分離する際に、超格子積層体を構成する元素とは異なる、下地材料を構成する元素が、エッチングした超格子積層体の側壁に付着あるいは混入していることが明らかになった。
【００１７】
下地材料はメモリセルの構成によっても異なるが、一般的には絶縁材料や金属材料等が用いられており、配向層あるいは超格子状積層体を構成する第１結晶層および第２結晶層に用いられているカルコゲナイド材料とは、結晶構造や抵抗率等の性質が大きく異なる。すなわち、ドライエッチングを行なう工程において、可変抵抗記録膜の直下に位置する下地材料を主成分とし、カルコゲナイド材料とは性質が大きく異なる汚染物質が付着した結果、超格子状積層体の充分な機能が発揮されなくなることが判明した。例えば、下地材料として絶縁材料が含まれている場合、抵抗率は一般にカルコゲナイド材料よりも絶縁材料のほうが高いため、超格子状積層体の抵抗率のばらつきを増大させる。例えば、下地材料として金属材料が含まれている場合、抵抗率は一般にカルコゲナイド材料よりも金属材料のほうが低いため、超格子状積層体の抵抗率のばらつきを増大させ、また、ある種の金属（たとえばＴｉ）などはカルコゲナイド中に拡散しやすく、超格子状積層体の配向性などにも悪影響を与える。
【００１８】
可変抵抗記録膜の損傷を低減する技術として、クロスポイント型ＲＥＲＡＭの製造方法において特許文献４が開示されている。特許文献４のクロスポイント型ＲＥＲＡＭは、上から順に、上部電極、金属酸化物からなる可変抵抗記録膜、下部電極、ポリシリコン膜からなるダイオードが積層され、柱状に加工した構造からなる。
【００１９】
特許文献４の技術では、ポリシリコン材料をドライエッチングするときにポリシリコン材料に起因する汚染物質が可変抵抗記録膜に付着することを防止するために、上部電極と可変抵抗記録膜と下部電極を順にドライエッチングした後、上部電極と可変抵抗記録膜と下部電極の側面を覆う保護膜を形成している。
【００２０】
ところが、超格子型ＰＲＡＭにおいては、可変抵抗記録膜に悪影響を及ぼす汚染物質の発生源の１つは、下部電極に用いられる金属材料であるため、特許文献４の製造プロセスを用いても問題は解決できない。すなわち、特許文献４の技術は、可変抵抗記録膜として金属酸化物を有し、ポリシリコンからなるダイオードをセル選択素子として用いるクロスポイント型ＲＥＲＡＭにおいてのみ有効であるが、可変抵抗記録膜としてカルコゲナイド材料からなる超格子状積層体を有し、セル選択素子はポリシリコン材料から構成されるとは限らない一般の超格子型ＰＲＡＭにおいてはその効果を為さず、超格子状積層体の損傷は必ずしも防止できない。  
本発明は、超格子型ＰＲＡＭが有する、上記の問題を解決し、低電力、長寿命で、素子間の特性ばらつきが小さい半導体記憶装置を提供するべくなされたものである。
【課題を解決するための手段】
【００２１】
上記課題を解決するための本発明の一形態の半導体記憶装置は、互いに組成の異なる２つ以上の結晶層が繰り返し製膜された超格子状積層体を、情報を記録する可変抵抗記録膜として有する半導体記憶装置であって、超格子状積層体の下面に接して形成された配向層を有し、超格子状積層体の下面の配向膜と接触する部分のフットプリントは、配向膜の下面のフットプリントよりも小さいことを特徴とする。
【００２２】
また、本発明の他の一形態の半導体記憶装置は、互いに組成の異なる２つ以上の結晶層が繰り返し製膜された超格子状積層体を、情報を記録する可変抵抗記録膜として有する半導体記憶装置であって、超格子状積層体の下面に接して形成される配向膜とを有し、超格子状積層体の側面を覆う保護膜と、配向膜の側面と保護膜を覆う絶縁材料とを備えることを特徴とする。
【００２３】
また、本発明の他の一形態の半導体記憶装置の製造方法は、配向膜と、互いに組成の異なる２つ以上の結晶層が繰り返し製膜された超格子状積層体と、を製膜する工程と、配向膜の下面を残して、前記超格子状積層体および前記配向膜の一部をエッチングする工程と、超格子状積層体の側面を覆う保護膜を形成する工程と、保護膜をマスクとして前記配向膜を下面までエッチングする工程、を備えることを特徴とする。
【００２４】
なお、上記で上下の関係は、半導体記憶装置を製造する際に主体となる基板が配置される側を下と称し、当該基板上に超格子状積層体を構成する積層膜が順次形成されていく方向を上と称している。あるいは、半導体装置を構成する膜をパターニングするための、エッチング加工がされる方向（例えばプラズマやイオンエッチングにおいて、粒子が飛来してくる方向）を上と定義してもよい。
【００２５】
本発明の他の側面は、下部電極と上部電極との間に形成された記録膜を有し、記録膜を構成する原子の配列の変化によって、抵抗を変化させて情報を記録する不揮発性半導体記憶装置であって、記録膜の側面の上部側を覆うように保護膜が形成されており、記録膜の側面の上部側を除く下部側および保護膜を覆うように絶縁材料が形成されている半導体記憶装置である。
【００２６】
本発明の他の側面は、下部電極と上部電極との間に形成された記録膜を有し、記録膜を構成する原子の配列の変化によって、抵抗を変化させて情報を記録する不揮発性半導体記憶装置の製造方法である。該方法では、記録膜を記録膜の下面に達しないように途中までエッチングする第１工程と、第１工程において形成された記録膜の加工側面を覆うように保護膜を形成する第２工程と、保護膜をエッチバックする第３工程と、第１工程において残された記録膜を記録膜の下面に達するまでエッチングする第４工程と、を有することを特徴とする。
【００２７】
本発明の他の側面は、異なる材料からなる膜が積層された超格子状積層体を有し、超格子状積層体の電気抵抗の変化により、情報を記録する半導体記憶装置である。この装置は、超格子状積層体に接して配置され、超格子状積層体を構成する元素と同一の元素から選択された材料からなる配向膜と、配向膜に接して配置された第１の電極層とを有し、超格子状積層体と配向膜との接触する領域の射影は、配向膜の射影に内包されることを特徴とする。配向膜によって、それより下層の膜を構成する材料が超格子状積層体に被着することを妨げることができるので、超格子状積層体の特性が安定する。さらに好ましくは、超格子状積層体の側面と、配向膜の超格子状積層体に対向する面であって超格子状積層体と接していない面を覆う保護膜を形成すると、より超格子状積層体の特性が安定する。配向膜は、超格子状積層体を構成する積層膜の一つと、同じ材料で構成してもよい。また、ここで領域の射影とは、基板に垂直に平行光線を照射した場合、当該領域やパターニングされた膜が、基板と平行な平面に形成する影と理解すればよい。
【発明の効果】
【００２８】
本発明によれば、組成や結晶構造の乱れの少ない可変抵抗記録膜を形成することが可能となり、したがって、抵抗値やプログラミング電流のばらつきが低減された高密度で低電力・高信頼の相変化メモリを提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の超格子型ＰＲＡＭの主要部をなす記録膜とその周辺部の構造を模式的に示す断面図。
【図２】本発明の超格子型ＰＲＡＭの主要部をなす記録膜とその周辺部の製造工程の一部を示す断面図。
【図３】本発明の超格子型ＰＲＡＭの主要部をなす記録膜とその周辺部の製造工程の一部を示す断面図。
【図４】本発明の超格子型ＰＲＡＭの主要部をなす記録膜とその周辺部の製造工程の一部を示す断面図。
【図５】本発明の超格子型ＰＲＡＭの主要部をなす記録膜とその周辺部の製造工程の一部を示す断面図。
【図６】本発明の超格子型ＰＲＡＭの主要部をなす記録膜とその周辺部の製造工程の一部を示す断面図。
【図７】本発明の超格子型ＰＲＡＭの主要部をなす記録膜とその周辺部の製造工程の一部を示す断面図。
【図８】本発明の超格子型ＰＲＡＭの主要部をなす記録膜とその周辺部の製造工程の一部を示す断面図。
【図９】本発明の半導体記憶装置の実施例１におけるメモリセルの構造例を示した一部断面図。
【図１０】本発明の半導体記憶装置の実施例１におけるメモリセルを構成する、ストラップ電極と配向層と超格子状積層体とのフットプリントの関係を示した上面透視図。
【図１１】本発明の半導体記憶装置の実施例１におけるメモリセルアレイの等価回路を示す回路図。
【図１２】本発明の半導体記憶装置の実施例１におけるメモリセルの製造工程の一部を示す断面図。
【図１３】本発明の半導体記憶装置の実施例１におけるメモリセルの製造工程の一部を示す断面図。
【図１４】本発明の半導体記憶装置の実施例１におけるメモリセルの製造工程の一部を示す断面図。
【図１５】本発明の半導体記憶装置の実施例１におけるメモリセルの製造工程の一部を示す断面図。
【図１６】本発明の半導体記憶装置の実施例１におけるメモリセルの製造工程の一部を示す断面図。
【図１７】本発明の半導体記憶装置の実施例１におけるメモリセルの製造工程の一部を示す断面図。
【図１８】本発明の半導体記憶装置の実施例１におけるメモリセルの製造工程の一部を示す断面図。
【図１９】本発明の半導体記憶装置の実施例２におけるメモリセルの構造例を示した一部断面図。
【図２０】本発明の半導体記憶装置の実施例２におけるメモリセルを構成する、下部電極と配向層と超格子状積層体とのフットプリントの関係を示した上面透視図。
【図２１】本発明の半導体記憶装置の実施例２におけるメモリセルの製造工程の一部を示す断面図。
【図２２】本発明の半導体記憶装置の実施例２におけるメモリセルの製造工程の一部を示す断面図。
【図２３】本発明の半導体記憶装置の実施例２におけるメモリセルの製造工程の一部を示す断面図。
【図２４】本発明の半導体記憶装置の実施例３におけるメモリセルの構造例を示した一部断面斜視図。
【図２５】本発明の半導体記憶装置の実施例３におけるメモリセルを構成する、保護膜と配向層と超格子状積層体とのフットプリントの関係を示した上面透視図。
【図２６】本発明の半導体記憶装置の実施例３におけるメモリセルアレイの等価回路を示す回路図。
【図２７】本発明の半導体記憶装置の実施例３におけるメモリセルの製造工程の一部を示す断面図。
【図２８】本発明の半導体記憶装置の実施例３におけるメモリセルの製造工程の一部を示す断面図。
【図２９】本発明の半導体記憶装置の実施例３におけるメモリセルの製造工程の一部を示す断面図。
【図３０】本発明の半導体記憶装置の実施例３におけるメモリセルの製造工程の一部を示す断面図。
【図３１】本発明の半導体記憶装置の実施例３におけるメモリセルの製造工程の一部を示す断面図。
【図３２】本発明の半導体記憶装置の実施例３におけるメモリセルの製造工程の一部を示す断面斜視図。
【図３３】本発明の半導体記憶装置の実施例３におけるメモリセルの製造工程の一部を示す断面図。
【図３４】本発明の半導体記憶装置の実施例３におけるメモリセルの製造工程の一部を示す断面図。
【図３５】本発明の半導体記憶装置の実施例３におけるメモリセルの製造工程の一部を示す断面図。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態について図面を用いて説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
【００３１】
以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号あるいはパターンを異なる図面間で共通して用い、重複する説明は省略することがある。
【００３２】
本明細書等における「第１」、「第２」、「第３」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。また、構成要素の識別のための番号は文脈毎に用いられ、一つの文脈で用いた番号が、他の文脈で必ずしも同一の構成を示すとは限らない。また、ある番号で識別された構成要素が、他の番号で識別された構成要素の機能を兼ねることを妨げるものではない。
【００３３】
図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
【００３４】
本明細書において単数形で表される構成要素は、特段文脈で明らかに示されない限り、複数形を含むものとする。
【００３５】
図１は、本発明の実施の一形態による半導体記憶装置を構成する超格子型ＰＲＡＭの可変抵抗膜およびその周辺の要部を示す図である。可変抵抗記録膜ＲＭＬの他に、１つのメモリセルを選択するためのアクセス素子ＡＣＳや、メモリセルの抵抗値を読み取るための回路あるいはメモリセルに情報を書き込むための回路などからなる周辺回路ＣＩＲＣが電気的に接続されて半導体記憶装置が構成されるが、まずここでの説明は主要部分である可変抵抗記録膜ＲＭＬおよびその周辺の構造とその製造方法に限定し、可変抵抗記録膜ＲＭＬに接続する電極やアクセス素子を含めたメモリセルアレイのいくつかのバリエーションとその製造方法は後に例示する。
【００３６】
図１において、メモリ素子の可変抵抗記録膜ＲＭＬは、第１結晶層ＣＨ１と第２結晶層ＣＨ２とが交互に繰返し製膜された超格子状積層体ＳＬと、超格子状積層体ＳＬの下面に接して形成される配向膜ＢＴＬによって構成されている。配向膜ＢＴＬの上面側の、超格子状積層体ＳＬと接触する部分のフットプリントは、配向膜ＢＴＬの下面側のフットプリントよりも小さく形成されている。また、超格子状積層体ＳＬの側面および配向膜ＢＴＬの上面のうち超格子状積層体ＳＬの下面に接しない部分は保護膜ＰＲＴによって覆われており、配向膜ＢＴＬの側面および保護膜ＰＲＴは絶縁膜ＩＬＤによって埋め込まれている。また、超格子状積層体ＳＬの上面には、上部電極ＴＥＣが形成されている。
【００３７】
本発明の一形態の製造方法を図示しながら、図１の可変抵抗記録膜ＲＭＬおよびその周辺の構成を製造する方法を説明する。
【００３８】
図２のように、まず基板ＳＵＢＳ上に配向膜ＢＴＬ、および、第１結晶層ＣＨ１と第２結晶層ＣＨ２の交互繰り返し積層、続いて、上部電極ＴＥＣとなる金属膜、ハードマスクＨＭの順に膜を製膜する。基板ＳＵＢＳには、後に例を上げて説明するように、単結晶シリコン基板などの上にトランジスタ、ダイオード、配線等が作りこまれている。
【００３９】
配向層ＢＴＬとしては、超格子積層体ＳＬのｃ軸配向性を高める機能を有する材料であり、例えばＳｂを主成分とする化合物を用いることが出来る。第１結晶層ＣＨ１は、小さな電気エネルギーあるいは電流の印加によって、構成原子の結合状態が変化し、抵抗が大きく変化する材料であり、例えばＧｅＴｅを用いることが出来る。第２結晶層ＣＨ２は、例えばＳｂ２Ｔｅ３を用いることが出来る。第１結晶層ＣＨ１の原子配列または原子位置、すなわち構成原子の結合状態の変化に伴って、第２結晶層ＣＨ２の原子配列または原子位置、すなわち構成原子の結合状態または構造が、変化してもよく、あるいは変化しなくてもよい。
【００４０】
配向層ＢＴＬ、第１結晶層ＣＨ１、第２結晶層ＣＨ２の成膜方法は、ＣＶＤ法またはＰＶＤ法を用いることが出来る。また配向層ＢＴＬの膜厚は５ｎｍ以上で、典型的には１０ｎｍ〜２０ｎｍ程度である。第１結晶層ＣＨ１の膜厚は、典型的には１ｎｍ〜５ｎｍである。第２結晶層ＣＨ２の膜厚は、１ｎｍ〜１０ｎｍである。
【００４１】
図２においては、配向層ＢＴＬの直上に第２結晶層ＣＨ２が配置され、超格子状積層体ＳＬは３層の第１結晶層ＣＨ１と４層の第２結晶層ＣＨ２が繰り返し成膜されてなり、超格子状積層体ＳＬの最上面に配置された第２結晶層ＣＨ２の直上に上部電極ＴＥＣが成膜されているが、超格子状積層体ＳＬの構成方法は、必ずしもこの順に限定されない。例えば、超格子状積層体ＳＬを構成する膜の繰り返し数は、より多くても、より少なくても良い。繰り返し数は１でもよく、この場合は、超格子状積層体ＳＬは、１層の第１結晶層ＣＨ１と１層の第２結晶層ＣＨ２から構成される。また、配向層ＢＴＬの直上ないし上部電極ＴＥＣの直下に第１結晶層ＣＨ１が配置する構成にしてもよい。ただし、配向層ＢＴＬの直上に第１結晶層ＣＨ１を配置した場合には、両者の格子定数のマッチングが良くなく、第１結晶層ＣＨ１が良好な配向性を持たない可能性があり、結晶格子の整合を良くするためには、配向層ＢＴＬ、第２結晶層ＣＨ２、第１結晶層ＣＨ１の順に積層する方がより好適である。
【００４２】
また、第１結晶層ＣＨ１、第２結晶層ＣＨ２それぞれが複数回に渡って堆積される場合、各層の膜厚は同じでも異なっていてもよい。例えば図２では、第１結晶層ＣＨ１が合計３層成膜されているが、それぞれの層の膜厚が同じでも異なっていてもよい。
【００４３】
上部電極ＴＥＣとなる金属膜としては、例えば、Ｗ、ＴｉＮなどの高融点で安定な導電性金属を用いることができる。成膜方法は、ＣＶＤ法またはＰＶＤ法を用いることができる。
【００４４】
ハードマスク材料としては例えばＳｉＯ２やＳＯＧ（スピンオングラス）を用いることができる。成膜方法は、ＣＶＤ法または塗布法を用いることができる。
【００４５】
図３は、図２の多層膜に対して、エッチングを終了した状態の断面図である。図２の状態に対して、レジストを塗布し、フォトリソグラフィによって、レジストパターンを形成する。続いて、反応性イオンエッチング（ＲＩＥ）によって、ハードマスクＨＭ、上部電極ＴＥＣ、超格子積層体ＳＬをエッチングし、配向層ＢＴＬの上面が露出した時点でエッチングを終了すると、図３のようになる。
【００４６】
図４は、図３の構造に保護膜ＰＲＴを被着した状態の断面図である。図３の状態に対して、超格子状積層体ＳＬのエッチング側面が覆われるように保護膜ＰＲＴを製膜すると、図４に示す構造となる。保護膜ＰＲＴの材料としては、窒化シリコン（ＳｉＮ）等の絶縁材料を用いることができる。成膜方法はＣＶＤ法またはＡＬＤ法を用いることができる。膜厚は、この後の工程でエッチングする配向膜ＢＴＬおよびその下に配置されている材料などによるが、典型的には、５ｎｍから２０ｎｍである。
【００４７】
図５は、図４の保護膜ＰＲＴをエッチングした状態の断面図である。図４の状態に対して、ＲＩＥ法によって、保護膜ＰＲＴをエッチングする。本工程において異方的なＲＩＥ条件を選択することにより、超格子状積層体ＳＬの側面に形成された保護膜ＰＲＴは残しつつ、ハードマスクＨＭの上面および配向膜ＢＴＬの上面に形成された保護膜ＰＲＴをエッチングで除去することができ、図５のようになる。
【００４８】
図６は、図５の構造の配向膜ＢＴＬをエッチングした状態の断面図である。図５の状態に対して、ハードマスクＨＭと保護膜ＰＲＴをマスクとして、図３のエッチング工程において残された配向膜ＢＴＬをエッチングすると、図６のようになる。図６においては、保護膜ＰＲＴが膜減りし、ハードマスクＨＭが消失した状態となっているが、エッチングの選択比によっては、ハードマスクＨＭが残されることもある。また、配向膜ＢＴＬの直下にさらにエッチングするべき膜がある場合は、そのままハードマスクＨＭと保護膜ＰＲＴをマスクとして一括で加工することも可能である。図６に示されるように、超格子状積層体の側面と、配向膜の超格子状積層体に対向する面であって超格子状積層体と接していない面は、保護膜で覆われている。この構造により、後のプロセスが超格子状積層体の特性に与える影響を低減することができる。
【００４９】
最後に絶縁膜ＩＬＤを形成し、記録膜全体を埋め込むと、図１の構造が形成される。
【００５０】
図７は、図３のエッチング工程の変形例の断面図である。
【００５１】
なお、図３のエッチング工程において、配向層ＢＴＬの上面が露出した時点でエッチングを終了するようにしたが、さらにエッチングを継続して、配向層ＢＴＬの一部をエッチングし、配向層ＢＴＬの下面に達しない時点でエッチングを終了することもできる。
【００５２】
この場合は、図７のように配向層ＢＴＬが階段状のステップを有する構造となる。以降のプロセスは、既に説明したプロセスと同様のプロセスで進めることができる。
【００５３】
図８は、図７のエッチングを行った場合、最終的に得られる記録素子の構造を示す断面図である。
【００５４】
電気的な特性面では、配向層ＢＴＬの一部がエッチングされて段差を有する図８の構造のほうが望ましい。段差部分には一般的に電界が集中するため、段差の周辺部で電流の流れる経路は激しく湾曲する。超格子型ＰＲＡＭの可変抵抗記録膜は、その構造から明らかなように、異方性を有するデバイスであり、超格子状超格子体ＳＬを通過する電流を一様な方向に流し且つその電流密度も均一にしたほうが、抵抗値や書き込み電流などのばらつきが少なく、良好な電気的特性が得られる。したがって、電流経路が湾曲する段差形状を有する部分は超格子積層体ＳＬから離れるように形成されていたほうが良い。この目的のためには、配向層ＢＴＬをあらかじめ厚く成膜しておくことが望ましく、典型的には１０ｎｍから２０ｎｍが好適である。配向層ＢＴＬをさらに厚くすることも可能であるが、配向層ＢＴＬおよび超格子状積層体ＳＬからなる可変抵抗記録膜のトータル膜厚を一定とした場合、超格子状積層体ＳＬの部分の膜厚を薄くする、すなわち、２種の結晶層ＣＨ１、ＣＨ２それぞれの膜厚を薄くする、あるいは積層数を少なくすることが必要となり、記録膜全体の抵抗値あるいは抵抗変化率が小さくなる等の問題が生じるため、読み出し回路の構成に合わせて適切な膜厚とする必要がある。
【００５５】
本発明の可変抵抗記録膜の構造および製造方法を取ることにより、配向層ＢＴＬをエッチングが終了し、配向層ＢＴＬの直下の材料が露出した時点において、超格子状積層体ＳＬの側壁は露出しておらず、保護膜ＰＲＴによって覆われている。したがって、配向層ＢＴＬの直下の材料が露出してエッチングプラズマに曝され、配向層ＢＴＬの直下の材料に起因する物質が飛散したとしても、超格子状積層体ＳＬに付着することはない。なお、図３または図７のエッチング工程において、配向層ＢＴＬの表面は、エッチングプラズマに曝されて配向層ＢＴＬの材料に起因する物質が飛散し、超格子状積層体ＳＬの側壁に付着する可能性があるが、配向層ＢＴＬの材料は、第１結晶層ＣＨ１や第２結晶層ＣＨ２の材料と類似したカルコゲナイド材料が用いられているため、超格子状積層体ＳＬの側壁に付着したとしても電気的特性の劣化が懸念されるような悪影響はない。
続いて、上記したメモリ素子を用いた半導体記憶装置のメモリセルおよびメモリアレイの形態について例を上げて説明する。
【００５６】
＜実施例１＞トランジスタ選択素子を用いたピラー型メモリセル
図９は、本実施例１の半導体記憶装置のメモリセルＭＣ１を示す要部断面図である。図９に示されるように、メモリセルＭＣ１は、例えば単結晶シリコンからなるシリコン基板ＳＩＳＵＢＳの主面に形成され、メモリセルＭＣ１を選択するトランジスタであるＭＯＳＦＥＴと、トランジスタＭＯＳＦＥＴの上方に形成され、超格子状積層体ＳＬと配向膜ＢＴＬからなる可変抵抗記録膜ＲＭＬとを備えている。
【００５７】
本実施の形態では、シリコン基板ＳＩＳＵＢＳを用いる例について説明するが、シリコン基板ＳＩＳＵＢＳに代え、ガラス基板その他の各種の基板上に半導体層が形成された基板を用いることもできる。
【００５８】
図９に示されるように、シリコン基板ＳＩＳＵＢＳの主面上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成され、シリコン基板ＳＩＳＵＢＳの主面には、ゲート電極ＧＥを挟むようにドレインＤＲ、ソースＳＣが形成されている。ドレインＤＲ、ソースＳＣおよびゲート電極ＧＥは、トランジスタＭＯＳＦＥＴを構成している。ゲート電極ＧＥは、図９では図示を省略するが、例えばタングステン（Ｗ）等からなるワード線ＷＬ（後述する図１１参照）と電気的に接続されており、ドレインＤＲは、後述するように、配線Ｍ１および可変抵抗記録膜ＲＭＬなどを介してビット線ＢＬと電気的に接続されている。
【００５９】
シリコン基板ＳＩＳＵＢＳの主面には、ドレインＤＲまたはソースＳＣに接して素子分離層ＳＴＩが形成されており、半導体基板ＳＵＢＳ上には、ゲート電極ＧＥおよび素子分離層ＳＴＩを覆うように、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ１が形成されている。
【００６０】
層間絶縁膜ＩＬＤ１上には、例えばＷなどの金属からなる配線Ｍ１が形成されており、配線Ｍ１の下部は、層間絶縁膜ＩＬＤ１を貫通するように形成された、例えばＷ等からなるコンタクトプラグＣＰ１を介してドレインＤＲおよびソースＳＣと電気的に接続されている。
【００６１】
層間絶縁膜ＩＬＤ１上には、配線Ｍ１を覆うように、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ２が形成されている。層間絶縁膜ＩＬＤ２のうち、ドレインＤＲと電気的に接続された配線Ｍ１ａの上側の部分には、層間絶縁膜ＩＬＤ２を貫通するように、コンタクトプラグＣＰ２が形成されている。コンタクトプラグＣＰ２の下部は、配線Ｍ１ａの上部と電気的に接続されている。
【００６２】
層間絶縁膜ＩＬＤ２上には、ストラップ電極ＳＴＲ、層間絶縁膜ＩＬＤ３が形成されている。さらに、ストラップ電極ＳＴＲの上には、下部電極ＢＥＣと可変抵抗記録膜ＲＭＬと上部電極ＴＥＣが順に積層されている。可変抵抗記録膜ＲＭＬは、第１結晶層ＣＨ１と第２結晶層ＣＨ２が繰り返し積層された超格子状積層体ＳＬと配向層ＢＴＬとから構成されている。下部電極ＢＥＣは、ストラップ電極ＳＴＲを介して、コンタクトプラグＣＰ２の上部と電気的に接続されている。すなわち、可変抵抗記録膜ＲＭＬの一方の面は、下部電極ＢＥＣ、ストラップ電極ＳＴＲ、コンタクトプラグＣＰ２、配線Ｍ１ａおよびコンタクトプラグＣＰ１を介してドレインＤＲと電気的に接続されている。
【００６３】
超格子状積層体ＳＬは、非特許文献１、特許文献１、特許文献２等に開示されている構成とすることができる。一例をあげれば、テルル（Ｔｅ）とゲルマニウム（Ｇｅ）を主成分とする材料からなる第１結晶層と、テルル（Ｔｅ）とアンチモン（Ｓｂ）またはビスマス（Ｂｉ）を主成分とする材料からなる前記第２結晶層と、が交互に繰り返し積層されている構成である。配向層ＢＴＬは、超格子状積層体ＳＬの配向性を改善するためのものである。ここで例えば、図３や図７で示したエッチングプロセス中において、超格子状積層体の側面ＳＬが露出した状態で配向層ＢＴＬがエッチングされる可能性がある。そこで、好ましい態様では、第１結晶層、第２結晶層の含有元素と同じ元素で構成した膜を配向層ＢＴＬとして用いるのがよい。同一元素であれば、エッチングで周囲に元素が飛散したとしても、超格子状積層体ＳＬに与える影響が小さいと考えられるからである。一例をあげれば、配向層材料は、テルル（Ｔｅ）とアンチモン（Ｓｂ）またはビスマス（Ｂｉ）を主成分とする材料、またはアンチモン（Ｓｂ）を主成分とする材料を用いることができる。
【００６４】
図１０は、本実施例におけるフットプリントあるいは射影の関係を示す上面透視図であり、図９の矢印で示す方向から見た状態を示している。超格子状積層体ＳＬの下面の配向膜ＢＴＬと接触する部分のフットプリントは、配向膜ＢＴＬの下面のフットプリントよりも小さく形成されている。すなわち、本実施例１のメモリセルＭＣ１における、超格子状積層体ＳＬと配向膜ＢＴＬとストラップ電極ＳＴＲとの大きさ（フットプリント）の関係は、図１０の上面透視図のようになる。また、超格子状積層体ＳＬの側面および配向膜ＢＴＬの上面のうち積層体ＳＬの下面に接しない部分は保護膜ＰＲＴによって覆われている。保護膜ＰＲＴの働きにより、製造プロセスが超格子状積層体の電気特性に与える影響を低減し、安定した特性の半導体記憶装置となる。
【００６５】
層間絶縁膜ＩＬＤ３上には、保護膜ＰＲＴと配向膜ＢＴＬの側面と下部電極ＢＥＣの側面とストラップ電極ＳＴＲを覆うように、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ４が形成されている。
【００６６】
層間絶縁膜ＩＬＤ４上には、例えばＷ等からなるビット線ＢＬが形成されている。ビット線ＢＬの下部は、上部電極ＴＥＣの上面に接続されている。すなわち、可変抵抗記録膜ＲＭＬの他方の面は、上部電極ＴＥＣを介してビット線ＢＬと電気的に接続されている。したがって、ドレインＤＲは、コンタクトプラグＣＰ１、配線Ｍ１ａ、コンタクトプラグＣＰ２、ストラップ電極ＳＴＲ、下部電極ＢＥＣ、記録膜ＲＭＬ、上部電極ＢＥＣを介してビット線ＢＬと電気的に接続されている。なお、ビット線ＢＬは、さらに他の回路と接続されている。
【００６７】
なお、図９は、１つのメモリセルＭＣ１について、ビット線ＢＬが延在する方向（後述する第２方向）に沿った断面図の一例を示しているが、実際には、後述する図１１を用いて説明する等価回路図に対応するように、シリコン基板ＳＩＳＵＢＳ上には、複数のメモリセルＭＣ１が、平面視においてマトリクス状に密に配置されている。
【００６８】
次に、本実施例１の半導体記憶装置のメモリセルアレイＭＡ１の構成の一例について説明する。図１１は、本実施例１の半導体記憶装置のメモリセルアレイＭＡ１の構成の一例を示す等価回路図である。
【００６９】
図１１に示されるように、本実施例１の半導体記憶装置は、第１方向に延在する複数のワード線ＷＬ、第１方向と交差する第２方向に延在する複数のビット線ＢＬ、および各ワード線ＷＬと各ビット線ＢＬが交差する領域に配置された複数のメモリセルＭＣ１を含んだメモリセルアレイＭＡ１を備えている。メモリセルＭＣ１は、ＭＩＳＦＥＴと記録膜ＲＭＬを備えている。ＭＯＳＦＥＴのゲート電極ＧＥは、ワード線ＷＬに接続されており、ＭＩＳＦＥＴのドレインＤＲは、可変抵抗記録膜ＲＭＬを経由してビット線ＢＬに接続されている。また、ＭＯＳＦＥＴのソースＳＣは、接地されている。
【００７０】
なお、図１１では、可変抵抗記録膜ＲＭＬを電気抵抗成分として表示している。また、図１１では、図示を簡単にするために、各ワード線ＷＬと各ビット線ＢＬが交差する領域に配置された複数のメモリセルＭＣ１のうち１つのみに符号を付している。
【００７１】
次に、本実施例１の半導体記憶装置の製造工程の一例について説明する。図１２〜図１６は、本実施例１の半導体記憶装置の製造工程中の断面図である。なお、図１２〜図１６では、シリコン基板ＳＩＳＵＢＳのうち、図１１を用いて説明した１つのメモリセルＭＣ１に対応する部分のみを示す。
【００７２】
図１２に示されるように、主面にトランジスタが形成されたシリコン基板ＳＩＳＵＢＳを準備する。例えば単結晶シリコンからなるシリコン基板ＳＩＳＵＢＳを用意し、シリコン基板ＳＩＳＵＢＳの主面に、例えばＳＴＩ（Shallow Trench Isolation）法等により素子分離層ＳＴＩを形成する。次に、シリコン基板ＳＩＳＵＢＳの主面上に、例えば酸化シリコン膜、多結晶シリコン（ポリシリコン）膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する。次に、イオン注入および熱処理を行うことで、シリコン基板ＳＩＳＵＢＳの主面であってゲート電極ＧＥの両側の部分に拡散層を形成し、ドレインＤＲおよびソースＳＣとする。これにより、シリコン基板ＳＩＳＵＢＳの主面にトランジスタを形成することができる。
【００７３】
次に、シリコン基板ＳＩＳＵＢＳ上に、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ１をＣＶＤ（Chemical Vapor Deposition）法等により堆積する。そして、堆積された層間絶縁膜ＩＬＤ１の表面をＣＭＰ（Chemical Mechanical Polishing）法等により平坦化した後、その層間絶縁膜ＩＬＤ１に、シリコン基板ＳＩＳＵＢＳの一部（ＭＯＳＦＥＴのドレインＤＲおよびソースＳＣ）およびトランジスタＭＯＳＦＥＴのゲート電極ＧＥの一部（図示は省略）が露出するようなコンタクトホールを、フォトリソグラフィ技術およびドライエッチング技術により形成する。続いて、形成されたコンタクトホールを埋め込むように、シリコン基板ＳＩＳＵＢＳ上に、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法により堆積した後、堆積された金属膜がコンタクトホール内のみに残るようにＣＭＰ法等により研磨することで、層間絶縁膜ＩＬＤ１を貫通するように、コンタクトプラグＣＰ１を形成する。
【００７４】
図１３は以上の工程終了後の状態を示す断面図である。その後、シリコン基板ＳＩＳＵＢＳ上に、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、配線Ｍ１を形成する。配線Ｍ１は、コンタクトプラグＣＰ１を介して選択トランジスタＭＯＳＦＥＴのドレインＤＲまたはソースＳＣと電気的に接続されており、配線Ｍ１のうち、配線Ｍ１ａは、コンタクトプラグＣＰ１を介してドレインＤＲと電気的に接続されている。また、図示を省略するが、配線Ｍ１の一部は、図示しないコンタクトプラグを介して選択トランジスタＭＯＳＦＥＴのゲート電極ＧＥと電気的に接続されており、また、図示しないワード線ＷＬと電気的に接続されている。
【００７５】
次に、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ２をＣＶＤ法等により堆積し、堆積された層間絶縁膜ＩＬＤ２の表面をＣＭＰ法等により平坦化した後、その層間絶縁膜ＩＬＤ２に、配線Ｍ１の一部が露出するようなコンタクトホールを、フォトリソグラフィ技術およびドライエッチング技術により形成する。続いて、形成されたコンタクトホールを埋め込むように、例えばＷ等からなる導電膜をスパッタリング法またはＣＶＤ法等により堆積した後、堆積された導電膜がコンタクトホール内のみに残るようにＣＭＰ法等により研磨する。
【００７６】
図１４は以上の工程終了後の状態を示す。図１４に示されるように、堆積された導電膜によりコンタクトプラグＣＰ２が形成されている。コンタクトプラグＣＰ２の下部は、配線Ｍ１と電気的に接続されており、コンタクトプラグＣＰ２の上部は、層間絶縁膜ＩＬＤ２の表面に露出している。
【００７７】
次に、金属膜を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることで、ストラップ電極ＳＴＲを形成する。ストラップ電極ＳＴＲの金属膜としては、例えば、Ｗ、ＴｉＮ、Ｔａ、ＴａＮなど、あるいはこれら材料の積層したものを用いる。さらに、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ３をＣＶＤ法等により堆積し、堆積された層間絶縁膜ＩＬＤ３の表面をＣＭＰ法等により、ストラップ電極ＳＴＲの表面を露出するまで研磨する。
【００７８】
図１５は以上の工程終了後の状態を示す。その後、ストラップ電極ＳＴＲの表面が露出した基板上に、下部電極ＢＥＣとなる金属膜、第１結晶層ＣＨ１と第２結晶層ＣＨ２の交互繰り返し積層からなる超格子状積層体ＳＬ、上部電極ＴＥＣとなる金属膜、ハードマスクＨＭを成膜する。続いて、フォトリソグラフィ技術およびドライエッチング技術を用いて、ハードマスクＨＭ、上部電極ＴＥＣ、第１結晶層ＣＨ１と第２結晶層ＣＨ２の交互繰り返し積層からなる超格子状積層体ＳＬをエッチングした後、エッチングされた膜の側壁を覆うように保護膜ＰＲＴを成膜する。
【００７９】
図１６は以上の工程終了後の状態を示す。超格子状積層体ＳＬをエッチングする際に、配向層ＢＴＬの上面が露出した時点で完了しても良く、或いは、配向層ＢＴＬの下面に達して下部電極ＢＥＣの金属が露出しない範囲でオーバーエッチングしても良い。オーバーエッチングした場合は、配向層ＢＴＬの側面は段差を有するステップ形状となるが、先に述べたように、電気的特性面では、配向層ＢＴＬの側面が段差を有する形状とした方が望ましい。
【００８０】
次に、異方性のドライエッチング技術を用いて、保護膜ＰＲＴをエッチバックする。ハードマスクＨＭおよび側壁に残された保護膜ＰＲＴをマスクとして、配向層ＢＴＬと下部電極ＢＥＣをエッチングし素子分離する。
【００８１】
図１７は以上の工程終了後の状態を示す。本工程のエッチングにおいて、配向層ＢＴＬあるいは下部電極ＢＥＣのエッチング速度と保護膜ＰＲＴあるいはハードマスクＨＭのエッチング速度との比、すなわちエッチング選択比によっては、保護膜ＰＲＴが膜減りすることや、ハードマスクＨＭが消失したりすることもあるが、保護膜ＰＲＴの一部が消失して超格子状積層体ＳＬの側壁が露出しない範囲であれば、下部電極ＢＥＣを構成する材料に起因する汚染物質が超格子状積層体ＳＬの側壁に付着することを低減または防止することができる。このため、製造された半導体記憶装置の電気的特性に悪影響を及ぼすことはない。
【００８２】
次に、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ４をＣＶＤ法等により堆積し、堆積された層間絶縁膜ＩＬＤ４の表面をＣＭＰ法等により平坦化研磨する。さらに、保護膜ＰＲＴの上部とハードマスクＨＭが除去するように研磨する。
【００８３】
図１８は以上の工程終了後の状態を示す。図１８に示すように、上部電極ＴＥＣが露出する。その後、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングしてビット線ＢＬを形成することで、図９に示したようなメモリセルＭＣ１が形成される。この後、メモリアレイと周辺回路とを接続する配線等が形成されて、半導体記憶装置が完成する。
【００８４】
＜実施例２＞トランジスタ選択素子を用いたアイランド型メモリセル
次に、本発明の第２の実施例の半導体記憶装置について説明する。  
図１９は、実施例２の半導体記憶装置のメモリセルＭＣ２を示す要部断面図である。図１９に示されるように、本実施例２のメモリセルＭＣ２も、図９を用いて説明した実施例１のメモリセルＭＣ１と同様に、シリコン基板ＳＩＳＵＢＳ上に形成され、選択トランジスタＭＯＳＦＥＴと、ＭＯＳＦＥＴの上方に形成された超格子状積層体ＳＬとを備えている。また、本実施例２の半導体記憶装置も、図示を省略するが、図９を用いて説明した実施例１のメモリセルアレイＭＡ１の構成と同様に、各ワード線ＷＬと各ビット線ＢＬが交差する領域に配置された複数のメモリセルＭＣ２を含んだメモリセルアレイを備えており、等価回路図は図１１と同様になっている。
【００８５】
配線Ｍ１より下の部分については、実施例１のメモリセルＭＣ１と同様の構成となっており、ドレインＤＲ、ソースＳＣおよびゲート電極ＧＥからなる選択トランジスタＭＯＳＦＥＴと、ＭＯＳＦＥＴを覆うように形成された層間絶縁膜ＩＬＤ１と、層間絶縁膜ＩＬＤ１を貫通し、ＭＯＳＦＥＴと配線Ｍ１を電気的に接続するように形成されたコンタクトプラグＣＰ１から構成されている。
【００８６】
配線Ｍ１を覆うように、層間絶縁膜ＩＬＤ２が形成されている。層間絶縁膜ＩＬＤ２のうち、ドレインＳＤ１と電気的に接続された配線Ｍ１ａの上側の部分には、層間絶縁膜ＩＬＤ２を貫通するように、例えばＷ等からなる下部電極ＢＥＣが形成されている。下部電極ＢＥＣの下部は、配線Ｍ１ａの上部と電気的に接続されている。
【００８７】
層間絶縁膜ＩＬＤ２上には、可変抵抗記録膜ＲＭＬと上部電極ＴＥＣが形成されている。記録膜ＲＭＬは、配向層ＢＴＬと超格子状積層体ＳＬとから構成されており、また、超格子状積層体ＳＬは、第１結晶層ＣＨ１と第２結晶層ＣＨ２とが交互に繰り返し積層成膜された構造となっている。上部電極ＴＥＣの上面の一部にはハードマスクＨＭが形成されている。
【００８８】
図２０は、本実施例におけるフットプリントあるいは射影の関係を示す上面透視図であり、図１９の矢印で示す方向から見た状態を示している。超格子状積層体ＳＬの下面の配向膜ＢＴＬと接触する部分のフットプリントは、配向膜ＢＴＬの下面のフットプリントよりも小さく形成されている。すなわち、本実施例１のメモリセルＭＣ１における、超格子状積層体ＳＬと配向膜ＢＴＬと下部電極ＢＥＣとの大きさ（フットプリント）の関係は、図２０の上面透視図のようになる。先の実施例１のメモリセルＭＣ１においては、配向膜ＢＴＬの下面全体と下部電極ＢＥＣの上面全体とが接触して形成されていたが、本実施例２のメモリセルＭＣ２においては、配向膜ＢＴＬの下面の一部のみが下部電極ＢＥＣの上面全体に接触しており、配向膜ＢＴＬの下面のうち下部電極ＢＥＣの上面と接していない部分は、層間絶縁膜ＩＬＤ２の上面の一部と接触して形成されている。また、超格子状積層体ＳＬの側面および配向膜ＢＴＬの上面のうち超格子状積層体ＳＬの下面に接しない部分は保護膜ＰＲＴによって覆われている。保護膜ＰＲＴの働きにより、製造プロセスが超格子状積層体の電気特性に与える影響を低減し、安定した特性の半導体記憶装置となる。
【００８９】
可変抵抗記録膜ＲＭＬの一方の部分は、下部電極ＢＥＣ、配線Ｍ１ａおよびコンタクトプラグＣＰ１を介してドレインＤＲと電気的に接続されている。
膜層間絶縁膜ＩＬＤ２上には、ハードマスクＨＭと保護膜ＰＲＴと配向膜ＢＴＬの側面と下部電極ＢＥＣの側面とを覆うように、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ３が形成されている。
【００９０】
層間絶縁膜ＩＬＤ３内には、ハードマスクＨＭを貫通してコンタクトプラグＣＰ３が形成され、上部電極ＴＥＣの上面と電気的に接続されている。
【００９１】
層間絶縁膜ＩＬＤ３上には、例えばＷ等からなるビット線ＢＬが形成されている。ビット線ＢＬの下部は、コンタクトプラグＣＰ３の上部と電気的に接続されている。したがって、可変抵抗記録膜ＲＭＬの他方の部分は、上部電極ＴＥＣおよびコンタクトプラグＣＰ３を介してビット線ＢＬと電気的に接続されている。
【００９２】
次に、本実施例２の半導体記憶装置の製造工程の一例について説明する。図２１〜図２３は、本実施例２の半導体記憶装置の製造工程中の断面図である。なお、図２１〜図２３では、シリコン基板ＳＩＳＵＢＳのうち、図１９を用いて説明した１つのメモリセルＭＣ１に対応する部分のみを示す。
【００９３】
本実施例２の半導体記憶装置の製造工程は、図１２〜図１４を用いて説明したように、配線Ｍ１を形成した後、層間絶縁膜ＩＬＤ２を形成するまでは、実施の形態１の半導体記憶装置の製造工程と同様である。本実施例２では、実施例１のコンタクトプラグＣＰ２（図１４参照）に替えて、下部電極ＢＥＣ（図２１参照）を、層間絶縁膜ＩＬＤ２を貫通し、配線Ｍ１ａの上面に接するように形成する。すなわち、フォトリソグラフィおよびドライエッチング技術によって、層間絶縁膜ＩＬＤ２にＭ１ａの上面の一部が露出するようにコンタクトホールを開孔し、下部電極ＢＥＣとなる導電膜、例えばＷをコンタクトホール内にスパッタリング法またはＣＶＤ法等により堆積した後、堆積された導電膜がコンタクトホール内のみに残るようにＣＭＰ法等によって研磨する。
【００９４】
図２１は以上の工程終了後の状態を示す。次に、基板上に、配向層ＢＴＬ、第１結晶層ＣＨ１と第２結晶層ＣＨ２とが交互に繰り返し成膜された超格子状積層体ＳＬ、上部電極ＴＥＣ、ハードマスクＨＭを順次堆積する。先の実施例１においては、配向層ＢＴＬの堆積の直前に下部電極ＢＥＣとなる金属膜を製膜するため、配向層ＢＴＬは下部電極ＢＥＣとなる金属膜の表面上に製膜されるが、本実施例２においては、配向層ＢＴＬは、下部電極ＢＥＣが一部に露出した層間絶縁膜ＩＬＤ２上に形成される。
【００９５】
続いて、フォトリソグラフィ技術およびドライエッチング技術を用いて、ハードマスクＨＭ、上部電極ＴＥＣ、超格子状積層体ＳＬを順にエッチングした後、エッチングにより形成された超格子状積層体ＳＬの側面を覆うように保護膜ＰＲＴを形成する。
【００９６】
図２２は以上の工程終了後の状態を示す。超格子状積層体ＳＬをエッチングする際に、配向層ＢＴＬの上面が露出した時点で完了しても良く、或いは、配向層ＢＴＬの下面に達して層間絶縁膜ＩＬＤ２の上面が露出しない範囲でオーバーエッチングしても良い。オーバーエッチングした場合は、配向層ＢＴＬの側面は段差を有するステップ形状となるが、先に述べたように、電気的特性面では、配向層ＢＴＬの側面が段差を有する形状とした方が望ましい。
【００９７】
次に、異方性のドライエッチング技術を用いて、保護膜ＰＲＴをエッチバックする。ハードマスクＨＭおよび側壁に残された保護膜ＰＲＴをマスクとして、配向層ＢＴＬをエッチングし素子分離する。
【００９８】
図２３は以上の工程終了後の状態を示す。本工程のエッチングにおいて、配向層ＢＴＬのエッチング速度と保護膜ＰＲＴあるいはハードマスクＨＭのエッチング速度との比、すなわちエッチング選択比によっては、保護膜ＰＲＴが膜減りすることや、ハードマスクＨＭが消失したりすることもあるが、保護膜ＰＲＴの一部が消失して超格子状積層体ＳＬの側壁が露出しない範囲であれば、層間絶縁膜ＩＬＤ２を構成する材料に起因する汚染物質が超格子状積層体ＳＬの側壁に付着することはなく、電気的特性に悪影響を及ぼすことはない。
【００９９】
次に、シリコン基板ＳＩＳＵＢＳ上に、例えば酸化シリコンからなる層間絶縁膜ＩＬＤ３をＣＶＤ法等により堆積し、堆積された層間絶縁膜ＩＬＤ３の表面をＣＭＰ法等により平坦化した後、層間絶縁膜ＩＬＤ３およびハードマスクＨＭを貫通し、上部電極ＴＥＣの上面が露出するようなコンタクトホールをフォトリソグラフィ技術およびドライエッチング技術により形成する。続いて、形成されたコンタクトホールを埋め込むように、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積した後、堆積された金属膜がコンタクトホール内のみに残るようにＣＭＰ法等により研磨することで、コンタクトプラグＣＰ３を形成する。
【０１００】
その後、シリコン基板ＳＩＳＵＢＳ上に、例えばＷ等からなる金属膜をスパッタリング法またはＣＶＤ法等により堆積した後、フォトリソグラフィ技術およびドライエッチング技術を用いてパターニングしてビット線ＢＬを形成することで、図１９に示したようなメモリセルＭＣ２が形成される。この後、メモリアレイと周辺回路とを接続する配線等が形成されて、半導体記憶装置が完成する。
【０１０１】
＜実施例３＞ダイオードを用いたクロスポイント型メモリセル
次に、本発明の第３の実施例の半導体記憶装置について説明する。  
図２４は、本実施例３の半導体記憶装置のメモリセルＭＣ３の断面を切り出した構造を俯瞰した斜視図である。図２４のメモリセルＭＣ３はシリコン基板ＳＩＳＵＢＳ上に製膜した層間絶縁膜ＩＬＤ1状に設けられている。メモリセルＭＣ３は、ライン上に加工されたワード線ＷＬと、ワード線ＷＬに垂直な方向にライン上に加工されたビット線ＢＬとを有しており、ワード線ＷＬとビット線ＢＬが交差する点に、ダイオードＰＤと可変抵抗記録膜ＲＭＬを有するメモリセルＭＣ３が構成されている。
【０１０２】
ダイオードＰＤは、ポリシリコン材料によって形成されており、Ｐ型シリコンＰＳＰ、Ｉ型シリコンＰＳＩ、Ｎ型シリコンＰＳＮが積層され、四角柱状に加工された、縦型ＰＩＮダイオードとなっている。抵抗変化層ＲＭＬは、配向層ＢＴＬと超格子状積層体ＳＬから構成されている。超格子状積層体ＳＬは、第１結晶層ＣＨ１と第２結晶層ＣＨ２が交互に繰り返し積層されてなるが、図２４以降の図においては、第１結晶層ＣＨ１と第２結晶層ＣＨ２それぞれを分解して図示せず、超格子状積層体ＳＬ全体を一体として図示している。
【０１０３】
可変抵抗記録膜ＲＭＬの一方の面には、下部電極ＢＥＣが接して形成されており、ダイオードＰＤを介してワード線ＷＬに接続されている。また、可変抵抗記録膜ＲＭＬの他方の面には、上部電極ＴＥＣが接して形成されており、ビット線ＢＬは、上部電極ＴＥＣ、可変抵抗記録膜ＲＭＬ、下部電極ＢＥＣ、ダイオードＰＤを通してワード線ＷＬに接続されている。
【０１０４】
図２５は、本実施例におけるフットプリントの関係を示す上面透視図であり、図２４の矢印で示す方向から見た状態を示している。抵抗変化素子ＲＭＬを構成する超格子状積層体ＳＬの下面の配向膜ＢＴＬと接触する部分のフットプリントは、配向膜ＢＴＬの下面のフットプリントよりも小さく形成されている。また、超格子状積層体ＳＬの側面および配向膜ＢＴＬの上面のうち超格子状積層体ＳＬの下面に接しない部分は保護膜ＰＲＴ１、ＰＲＴ２によって覆われている。本実施例３の形態のメモリセルＭＣ３における、超格子状積層体ＳＬと配向膜ＢＴＬとの大きさ（フットプリント）の関係は、図２５の上面透視図のようになる。
【０１０５】
なお、図２４では、１つのみのメモリセルの断面斜視図が示されているが、ビット線ＢＬとワード線ＷＬは互いに交差するように複数にわたって配置されており、多数のメモリセルがアレイ状に配置された構造を持つ。
【０１０６】
図２６は、上記メモリセルアレイの等価回路図である。すなわち、等価回路としては、図２６に示すようになり、複数のビット線ＢＬと複数のワード線ＷＬの各交点にメモリセルＭＣ３が配置され、マトリックス状に並んでいる。
【０１０７】
メモリセルの他にリード回路、ライト回路等の周辺回路が設けられているが、図２４、２６には図示されていない。周辺回路を構成するトランジスタはシリコン基板ＳＩＳＵＢＳの主面上に形成することができる。その場合は、トランジスタは層間絶縁膜ＩＬＤ１で埋め込まれ、その上にメモリセルＭＣ３を形成することが出来る。周辺回路は配線を介してメモリセルＭＣ３と電気的に接続される。
【０１０８】
また、本実施例３において、ワード線ＷＬおよびビット線ＢＬの線幅と線間隔は最小加工寸法Ｆの幅で加工することができ、その場合、ワード線ＷＬとビット線ＢＬの交点に配置されたメモリセル１つあたりの占有面積は２Ｆ×２Ｆ＝４Ｆ２となり、高密度のメモリアレイが実現できる。
【０１０９】
以下、本実施例３の半導体記憶装置の製造工程の一例を図２７〜図３５を参照しながら説明する。
【０１１０】
まず、トランジスタ回路や配線層等を形成したシリコン基板ＳＩＳＵＢＳ上に、層間絶縁膜ＩＬＤ１をＣＶＤ法もしくは塗布法を用いて成膜し、ＣＭＰ法によって平坦化した後、ワード線ＷＬとなる金属膜をスパッタ法もしくはＣＶＤ法を用いて成膜する。
【０１１１】
層間絶縁膜ＩＬＤ１は、例えばシリコン酸化膜であり、シリコン基板ＳＩＳＵＢＳ上に形成されたトランジスタ、配線層などからメモリセルＭＣ３を絶縁する機能を果たす。ワード線ＷＬとなる金属膜は、例えばタングステンなどの高融点金属を選択する。公知の配線層のように、バリアメタル層、キャップメタル層を成膜しても良い。
【０１１２】
続いて選択スイッチのダイオードＰＤを構成する３種のシリコン層、すなわち、ボロンをドープしたＰ型シリコン膜ＰＳＰ、ノンドープの真性シリコン膜ＰＳＩ、燐をドープしたＮ型シリコン膜ＰＳＮを、ＣＶＤ法により順次成膜する。さらに、必要に応じて高速熱処理あるいは低温熱処理などで３種のシリコン膜ＰＳＰ、ＰＳＩ、ＰＳＮを改質する。
【０１１３】
次に、下部電極ＢＥＣとなる金属膜、配向層ＢＴＬ、超格子状積層体ＳＬ、上部電極ＴＥＣとなる金属膜、ハードマスクＨＭ１を順に成膜する。下部電極ＢＥＣ、および上部電極ＴＥＣとなる金属膜は例えばタングステンなどの高融点金属を選択する。ハードマスクＨＭ１は、例えばＳｉＯ２やＳＯＧなどを用いる。下部電極ＢＥＣ、配向層ＢＴＬ、超格子状積層体ＳＬ、上部電極ＴＥＣ、ハードマスクＨＭ１の製膜方法は、スパッタ法もしくはＣＶＤ法を用いることが出来る。
【０１１４】
続いて、フォトリソグラフィ技術によってライン状パターンを形成し、ドライエッチング技術によって、ハードマスクＨＭ１、下部電極ＢＥＣ、超格子状積層体ＳＬをライン上に加工し、配向層ＢＴＬが表面に露出するようにする。
【０１１５】
図２７は本工程までを通過したメモリセルＭＣ３のワード線ＷＬが延在する方向（図２４の斜視図におけるＸ−Ｘ’方向）に沿って、ワード線ＷＬを含む面で切断した断面図である。
【０１１６】
超格子状積層体ＳＬをエッチングする際に、配向層ＢＴＬの上面が露出した時点で完了しても良く、或いは、配向層ＢＴＬの下面に達して下部電極ＢＥＣの上面が露出しない範囲でオーバーエッチングしても良い。オーバーエッチングした場合は、配向層ＢＴＬの側面は段差を有するステップ形状となるが、先に述べたように、電気的特性面では、配向層ＢＴＬの側面が段差を有する形状とした方が望ましい。
【０１１７】
続いて、露出したハードマスクＨＭ１の上面および側面と配向層ＢＴＬの上面と上部電極ＴＥＣの側面と超格子状積層体ＳＬの側面を覆うように、ＣＶＤ法によって保護膜ＰＲＴ１を成膜する。保護膜ＰＲＴ１の材料は、例えば、ＳｉＮである。次に、異方性ドライエッチングを用いて、配向層ＢＴＬの上面が露出するまで全面をエッチバックすると、ライン状に加工された側壁部分に保護膜ＰＲＴ１が残される。
【０１１８】
図２８は以上の工程終了後の状態を示す。さらに、ハードマスクＨＭ１および側壁に残された保護膜ＰＲＴ１をマスクとして、ドライエッチング技術を用いて、配向層ＢＴＬ、下部電極ＢＥＣ、３層のポリシリコン膜ＰＳＮ、ＰＳＩ、ＰＳＰ、ワード線ＷＬの下までをライン状に加工する。
【０１１９】
図２９は以上の工程終了後の状態を示す。次に、複数形成されたラインとラインの間を埋め込むように層間絶縁膜ＩＬＤ２を成膜する。層間絶縁膜ＩＬＤ２の材料としては、ＳｉＯ２、ＳＯＧ等を用いることができ、成膜方法は、ＣＶＤ法または塗布法を用いることができる。層間絶縁膜ＩＬＤ２の成膜後、ＣＭＰ法を用いて、上部電極ＴＥＣの上面が露出するように、平坦化研磨する。
【０１２０】
図３０は以上の工程終了後の状態を示す。
【０１２１】
図３１は続いて、ビット線ＢＬとなる金属膜と、ハードマスクＨＭ２を成膜した状態の断面図である。
【０１２２】
図３２は同じく斜視断面図である。
【０１２３】
図３３は図３１とは異なる方向の断面図である。
【０１２４】
図３１は本工程まで通過したメモリセルＭＣ３のワード線ＷＬが延在する方向（図２４の斜視図におけるＸ−Ｘ’方向）に沿って、ワード線ＷＬを含む面で切断した断面図であり、図３２はその斜視図であり、図３３はビット線ＢＬが延在する方向（図２４の斜視図におけるＹ−Ｙ’方向）に沿って、ビット線ＢＬを含む面で切断した断面図である。ビット線ＢＬとなる金属膜は、例えばタングステンなどを用いる。ハードマスクＨＭ２は、例えばＳｉＯ２やＳＯＧなどを用いる。ビット線ＢＬ、ハードマスクＨＭ２の製膜方法は、スパッタ法もしくはＣＶＤ法を用いることが出来る。
【０１２５】
次に、フォトリソグラフィ技術によってワード線ＷＬと交差する方向にライン状パターンを形成し、ドライエッチング技術によって、ハードマスクＨＭ２、ビット線ＢＬ、上部電極ＴＥＣ、超格子状積層体ＳＬをエッチングし、配向層ＢＴＬが露出するまで加工する。続いて、露出したハードマスクＨＭ２と、ビット線ＢＬと、上部電極ＴＥＣの側面と、超格子積層体ＳＬの側面と、配向層ＢＴＬの上面と側面とを覆うように、ＣＶＤ法によって保護膜ＰＲＴ２を成膜する。続いて、異方性ドライエッチング技術を用いて、配向層ＢＴＬの上面が露出するまで全面の保護膜ＰＲＴ２をエッチバックすると、ライン状に加工された側壁部分に保護膜ＰＲＴ２が残される。
【０１２６】
図３４は、本工程までを通過したメモリセルＭＣ３のビット線ＢＬが延在する方向（図２４の斜視図におけるＹ−Ｙ’方向）に沿って、ビット線ＢＬを含む面で切断した断面図である。
【０１２７】
次に、複数形成されたラインとラインの間を埋め込むように層間絶縁膜ＩＬＤ３を成膜する。層間絶縁膜ＩＬＤ３の材料としては、ＳｉＯ２、ＳＯＧ等を用いることができ、成膜方法は、ＣＶＤ法または塗布法を用いることができる。層間絶縁膜ＩＬＤ３の成膜後、ＣＭＰ法を用いて、ビット線ＢＬの上面が露出するように、平坦化研磨すると、図２４に示したメモリセルＭＣ３の構造となる。
【０１２８】
図３５はビット線ＢＬが延在する方向（図２４の斜視図におけるＹ−Ｙ’方向）に沿って、ビット線ＢＬを含む面で切断した断面図である。この後、メモリアレイと周辺回路とを接続する配線等が形成されて、半導体記憶装置が完成する。
【０１２９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施例の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１３０】
本実施例は、半導体記憶装置およびその製造方法に適用して有効である。
【０１３１】
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
【０１３２】
トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができる。
【０１３３】
本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【符号の説明】
【０１３４】
ＡＣＳ  アクセス素子
ＣＩＲＣ  周辺回路
ＭＣ１、ＭＣ２、ＭＣ３  メモリセル
ＳＵＢＳ  基板
ＳＩＳＵＢＳ  シリコン基板
ＭＯＳＦＥＴ  選択トランジスタ
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＳＴＩ  素子分離層
ＤＲ  ドレイン
ＳＣ  ソース
Ｍ１、Ｍ１ａ  配線
ＭＣ１、ＭＣ２、ＭＣ３  メモリセル
ＢＥＣ  下部電極
ＴＥＣ  上部電極
ＳＴＲ  ストラップ電極
ＲＭＬ  可変抵抗記録膜
ＳＬ  超格子状積層体  
ＣＨ１  第１結晶層（抵抗変化動作において原子配置が変化しない層）
ＣＨ２  第２結晶層（抵抗変化動作において原子配置が変化する層）
ＢＴＬ  配向層
ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４  コンタクトプラグ
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４  層間絶縁膜
ＨＭ、ＨＭ１、ＨＭ２  ハードマスク
ＰＲＴ、ＰＲＴ１、ＰＲＴ２  保護膜
ＷＬ  ワード線
ＢＬ  ビット線
ＰＤ  ポリシリコンダイオード
ＰＳＩ  真性シリコン層
ＰＳＰ  Ｐ型シリコン層
ＰＳＮ  Ｎ型シリコン層
【図１】
2016119373.tif 000003
【図２】
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【図３】
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【図４】
2016119373.tif 000006
【図５】
2016119373.tif 000007
【図６】
2016119373.tif 000008
【図７】
2016119373.tif 000009
【図８】
2016119373.tif 000010
【図９】
2016119373.tif 000011
【図１０】
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【図１１】
2016119373.tif 000013
【図１２】
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【図１３】
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【図１４】
2016119373.tif 000016
【図１５】
2016119373.tif 000017
【図１６】
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【図１７】
2016119373.tif 000019
【図１８】
2016119373.tif 000020
【図１９】
2016119373.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2016119373.tif 000034
【図３３】
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【図３４】
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【図３５】
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