(57)【要約】【課題】高移動度の縦型（垂直方向動作）ＣＭＯＳの提供【解決手段】Ｓｉ基板１上に絶縁膜２を介して底部にバリア層３を有するＳｉＧｅ層５が設けられ、ＳｉＧｅ層５上の一部に歪みＳｉ層９が設けられ、歪みＳｉ層９の全側面にゲート絶縁膜１１を介して包囲型ゲート電極１２が設けられ、ＳｉＧｅ層５にドレイン領域１３及び歪みＳｉ層９にソースドレイン領域（１３〜１６）が設けられた構造のＮチャネルＭＩＳＦＥＴと、Ｓｉ基板１上に絶縁膜２を介して底部にバリア層３を有する２層構造のＧｅ層（緩衝層）７／ＳｉＧｅ層６が設けられ、Ｇｅ層７上の一部にＧｅ層１０が設けられ、Ｇｅ層１０の全側面にゲート絶縁膜１１を介して包囲型ゲート電極１２が設けられ、Ｇｅ層７／ＳｉＧｅ層６にドレイン領域１７及びＧｅ層１０にソースドレイン領域（１７、１８）が設けられた構造のＰチャネルＭＩＳＦＥＴとから構成した縦型ＣＭＯＳ。【選択図】図２
2016119341.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた一導電型の第１の半導体層と、前記第１の半導体層上に選択的に設けられた一導電型の柱状構造の第３の半導体層と、前記第３の半導体層の全側面にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第１の半導体層全体に設けられた反対導電型のドレイン領域（あるいはソース領域）と、前記第３の半導体層の上部及び下部に離間し、相対して設けられた反対導電型のソースドレイン領域と、により構成された反対導電型のＭＩＳ電界効果トランジスタと、前記絶縁膜上に選択的に設けられた反対導電型の第２の半導体層と、前記第２の半導体層上に選択的に設けられた反対導電型の柱状構造の第４の半導体層と、前記第４の半導体層の全側面にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第２の半導体層全体に設けられた一導電型のドレイン領域（あるいはソース領域）と、前記第４の半導体層の上部及び下部に離間し、相対して設けられた一導電型のソースドレイン領域と、により構成された一導電型のＭＩＳ電界効果トランジスタと、を備え、少なくとも前記第３の半導体層と前記第４の半導体層が異なる単体元素半導体からなることを特徴とする半導体装置。
【請求項２】
前記一導電型のＭＩＳ電界効果トランジスタの包囲型ゲート電極と前記反対導電型のＭＩＳ電界効果トランジスタの包囲型ゲート電極が一体化した包囲型ゲート電極をなし、且つ前記第1及び第２の半導体層直下に下地絶縁膜バリア層を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記包囲型ゲート電極が部分的に異なるゲート電極膜厚を有していることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
前記第３及び第４の半導体層は、一方が単結晶ゲルマニウムであり、他方が単結晶シリコンであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上に絶縁膜を介して第1及び第２の半導体層が選択的に設けられ、前記第1及び第２の半導体層上を含む全面に層間絶縁膜が形成された半導体装置において、前記層間絶縁膜を選択的に開孔し、前記第1及び第２の半導体層の一部を露出する開孔部をそれぞれ形成し、前記開孔部の側壁に絶縁膜バリア層を形成して後、前記開孔部を埋めるように、前記第1及び第２の半導体層上に異なる単体元素半導体からなるエピタキシャル半導体層を順次選択成長したことを特徴とする半導体装置の製造方法。
【請求項６】
第１の半導体からなる半導体基板上に絶縁膜を介して形成された第１の半導体に少量の第２の半導体を含む化合物半導体層において、前記化合物半導体層を酸化することにより、第２の半導体の組成濃度を大幅に向上させ、第１の半導体からなる酸化膜を除去して後、第２の半導体からなる歪みのあるエピタキシャル半導体層を積層させ、熱処理を施し、歪みを緩和させ、前記第２の半導体からなるエピタキシャル半導体層上に、選択的に第２の半導体からなる歪みのない柱状構造のエピタキシャル半導体層を成長させたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（本発明においては、広義の  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  を意味し、狭義の  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  を意味しない）構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に、容易な製造プロセスにより、電子及び正孔の移動度を増加させた縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図４０は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を使用して形成した歪みＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、６１はp型のＳｉ基板、６２はｐ型のＳｉＧｅ層、６３はｎ型のＳｉＧｅ層、６４は埋め込みシリコン酸化膜（ＳｉＯ２）、６５は素子分離領域（ＳｉＯ２）、６６はｐ型の歪みＳｉ層、６７はｎ型の歪みＳｉ層、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はｐ＋型ドレイン領域、７３はｐ＋型ソース領域、７４はゲート酸化膜、７５はゲート電極、７６はサイドウォール、７７はＰＳＧ膜、７８は絶縁膜、７９はバリアメタル、８０は導電プラグ、８１は層間絶縁膜、８２はバリアメタル、８３はＣｕ配線、８４はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に積層されたｐ型のＳｉＧｅ層６２中に酸素イオンを注入して高温の熱処理により形成された埋め込み酸化膜６４（ＳＩＭＯＸ法）を介して、素子分離領域（ＳｉＯ２）６５により島状に絶縁分離されたｐ型のＳｉＧｅ層６２上のｐ型の歪みＳｉ層６６からなるｐ型の歪みＳＯＩ基板及びｎ型化されたＳｉＧｅ層６３上のｎ型の歪みＳｉ層６７からなるｎ型の歪みＳＯＩ基板が形成され、ｐ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたｎ型ソースドレイン領域（６９、７０）、サイドウォール７６にセルフアライン形成されたｎ＋型ソースドレイン領域（６８、７１）からなるＮチャネルのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）
構造のＭＩＳ電界効果トランジスタが形成され、ｎ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたサイドウォール７６にセルフアライン形成されたｐ＋型ソースドレイン領域（７２、７３）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ＋型ソースドレイン領域（６８、７１）及びｐ＋型ソースドレイン領域（７２、７３）には、それぞれバリアメタル７９及び導電ブラグ８０を介して、バリアメタル８２を有するＣｕ配線８３が接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、薄膜の歪みＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、歪みＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
またＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、格子定数の大きなＳｉＧｅ層による引っ張り応力によりＳｉ層に歪みを形成でき、格子間隔を広げられるため、移動度を増すことができ、高速化が可能となる。
しかしＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタともＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板に形成しているため、電子及び正孔の移動度の向上が達成でき、高速にはなるが、元来、電子及び正孔の移動度には４倍程度の差があるため、スイッチングスピードのオン／オフ特注のバランスが悪いという欠点があり、改善策として、ＰチャネルのＭＩＳ電界効果トランジスタのチャネル幅を広げなければならず高集積化に難があった。
またＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタとも歪みＳｉ層を形成しているが、ＰチャネルのＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルのＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうという欠点もあった。
また特にオン／オフ状態が反対であるＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを共存させるＣＭＯＳの場合は、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＮＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤動作を引き起こす原因となるため、この点がネックになり、低電力を目標とするＳＯＩ構造のＣＭＯＳ型半導体集積回路を製造することが難しかった。
またＣＭＯＳ回路の場合は、一対のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのゲート電極を接続し、同電圧を印加して使用するのが一般的であり、隣接して形成されたそれぞれのゲート電極にゲート電極接続配線を別々に形成し、それらを結線するため、配線の微細化が難しく、高集積化に難があった。
またＳＯＩ構造をつくる手段として、ＳＩＭＯＸ法を使用しているため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復に関する特性の不安定性の問題、高ドーズ量の酸素をイオン注入しても厚い埋め込み酸化膜が得られず下層領域との容量の低減が難しいという問題等の欠点もあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４２４９４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＩＭＯＸ法によりＳＯＩ構造を形成するため、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）オン／オフ状態が反対であるＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを共存させるＣＭＯＳにおいては、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＮＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤動作を引き起こす原因となるため、高信頼なＣＭＯＳ型半導体集積回路を製造することが難しかったこと。
（５）歪みＳｉ層においては、電子と正孔の移動度を増す面方位が異なり、ＰチャネルのＭＩＳ電界効果トランジスタの正孔の移動度を増す面方位ではＮチャネルのＭＩＳ電界効果トランジスタの電子の移動度が低下してしまい、高速なスイッチング特性を有する高集積なＣＭＯＳ型半導体集積回路を製造することが難しかったこと。
（６）１対のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタの個々のゲート電極にそれぞれゲート電極接続配線を形成し、それらを結線するため、素子の微細化はできても、配線の微細化が難しく、高集積化に難があったこと。
等の問題が顕著になりつつあり、現状技術により微細な歪みＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、一導電型の半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた一導電型の第１の半導体層と、前記第１の半導体層上に選択的に設けられた一導電型の柱状構造の第３の半導体層と、前記第３の半導体層の全側面にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第１の半導体層全体に設けられた反対導電型のドレイン領域（あるいはソース領域）と、前記第３の半導体層の上部及び下部に離間し、相対して設けられた反対導電型のソースドレイン領域と、により構成された反対導電型のＭＩＳ電界効果トランジスタと、前記絶縁膜上に選択的に設けられた反対導電型の第２の半導体層と、前記第２の半導体層上に選択的に設けられた反対導電型の柱状構造の第４の半導体層と、前記第４の半導体層の全側面にゲート絶縁膜を介して設けられた包囲型ゲート電極と、前記第２の半導体層全体に設けられた一導電型のドレイン領域（あるいはソース領域）と、前記第４の半導体層の上部及び下部に離間し、相対して設けられた一導電型のソースドレイン領域と、により構成された一導電型のＭＩＳ電界効果トランジスタと、を備え、少なくとも前記第３の半導体層と前記第４の半導体層が異なる単体元素半導体からなる本発明の半導体装置によって解決される。
ここで一体化包囲型ゲート電極とは、左右に形成した一対の、ＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極が単一の包囲型ゲート電極として、一体化したものである。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）絶縁膜上に成長した横（水平）方向半導体層（ＳｉＧｅ層あるいは２層構造からなるＧｅ層／ＳｉＧｅ層）及び横（水平）方向半導体層（ＳｉＧｅ層あるいは２層構造からなるＧｅ層／ＳｉＧｅ層）上にそれぞれ成長した縦（垂直）方向半導体層（柱状構造の歪みＳｉ層あるいはＧｅ層）からなる一対のＳＯＩ基板を設け、柱状構造の半導体層（歪みＳｉ層あるいはＧｅ層）の側面にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、柱状構造の半導体層の上部及び下部に、離間し、相対してソースドレイン領域を設け、ドレイン領域（あるいはソース領域）を横（水平）方向半導体層（ＳｉＧｅ層あるいは２層構造からなるＧｅ層／ＳｉＧｅ層）に延在して設けた、ＳＯＩ構造の縦（垂直方向動作）のＮチャネルあるいはＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と絶縁膜（下地あるいは側面絶縁膜）が接触しないように、絶縁膜の上面あるいは側面にバリア層を設けて、エピタキシャル成長半導体層を形成することにより、絶縁膜（下地あるいは側面絶縁膜）の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
またゲート酸化膜（ＨｆＯ２）を介して設けられた包囲型ゲート電極（ＷＳｉ）により柱状構造の半導体層（歪みＳｉ層あるいはＧｅ層からなるチャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、包囲型ゲート電極（ＷＳｉ）による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセス（詳細は後述）により、一対の柱状構造半導体層（歪みＳｉ層及びＧｅ層）を互いに自己整合して形成でき（歪みＳｉ層とＧｅ層の間隔が等しい）、歪みＳｉ層及びＧｅ層の側面にそれぞれゲート酸化膜を介して、ＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を自己整合して形成でき、またそれらの包囲型ゲート電極を単一の包囲型ゲート電極として一体化（共通化）して形成でき、且つマスク工程なしに形成できることにより、高集積化及び製造工程の簡略化を可能にすることができる。
また正孔の移動度を大幅に向上できるＧｅ層（正孔の移動度はＧｅ層の場合、Ｓｉ層の５倍程度）にＰチャネルのＭＩＳ電界効果トランジスタを形成でき、電子の移動度を高められる歪みＳｉ層（下部のＳｉＧｅ層の引っ張り応力により、格子間隔が広げられ、移動度も向上する）にＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、他方のＭＩＳ電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なＣＭＯＳを得ることが可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また完全なＳＯＩ構造のＣＭＯＳ回路（インバータ等）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
また横（水平）方向半導体層（ＳｉＧｅ層あるいは２層構造からなるＧｅ層／ＳｉＧｅ層）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な柱状構造の半導体層（歪みＳｉ層あるいはＧｅ層）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極）を微細に形成することも可能である。
またＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのドレイン領域を埋め込み導電膜で接続し、共通配線を形成すること、あるいはマスク工程を使用することにより、ゲート電極膜厚が異なる一体化包囲型ゲート電極（ＷＳｉ）を形成すること等により、さらなる高集積化が可能である。
また第２の半導体層をＧｅ層のみで形成することも可能で、その結果第４の半導体層を歪みが全くない完全なＧｅ層で形成できることになり、正孔の移動度をさらに増加できることにより、ＰチャネルのＭＩＳ電界効果トランジスタのさらなる高速化を実現することが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造の縦型（垂直方向動作）のＣＭＯＳ型半導体装置を得ることができる。
本発明者は当該技術を絶縁膜上の異種半導体層及び一体化包囲型ゲート電極を持つ縦型（垂直方向動作）のＣＭＯＳ（Ｖｅｒｔｉｃａｌ  ＣＭＯＳ  ｗｉｔｈ  Ｄｉｆｆｅｒｅｎｔ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｌａｙｅｒ  ａｎｄ  Ｓｉｍｐｌｉｆｉｅｄ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）と命名し、以後この技術をＶＥＣＤＩＳＳＳＵＧ（ベックディスサッグ）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２１】本発明の半導体装置における第２の実施例の模式平面図
【図２２】本発明の半導体装置における第２の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図２３】本発明の半導体装置における第２の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図２４】本発明の半導体装置における第２の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２５】本発明の半導体装置における第２の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２６】本発明の半導体装置における第３の実施例の模式平面図
【図２７】本発明の半導体装置における第３の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図２８】本発明の半導体装置における第３の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２９】本発明の半導体装置における第３の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３０】本発明の半導体装置における第４の実施例の模式平面図
【図３１】本発明の半導体装置における第４の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３２】本発明の半導体装置における第４の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図３３】本発明の半導体装置における第５の実施例の模式平面図
【図３４】本発明の半導体装置における第５の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３５】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３６】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３７】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３８】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３９】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４０】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
本願発明は、特に
（１）Ｓｉ基板を基にした縦（垂直）方向あるいは横（水平）方向エピタキシャル半導体層（ＳｉＧｅ層、Ｓｉ層、Ｇｅ層等）の形成。
（２）下地あるいは側面絶縁膜バリア層（ＴｉＮ、Ｗ等）を使用したエピタキシャル成長による完全単結晶半導体層の成長。
（３）ＳｉＧｅ層中のＧｅ濃度の高低濃度最適化によるＳｉ層あるいはＧｅ層の成長。
（４）同一マスク工程を使用し、エピタキシャル半導体層の順次選択成長により、間隔を一定化させた柱状構造のＳｉ層及びＧｅ層の成長。
（５）柱状構造のＳｉ層及びＧｅ層に自己整合した一体化包囲型ゲート電極の形成。
（６）柱状構造のＳｉ層あるいはＧｅ層に自己整合したｎ型あるいはｐ型ソースドレイン領域の形成。
等の技術を使用し、
Ｓｉ基板上にシリコン窒化膜を介して底部にバリア層を有するＳｉＧｅ層（Ｇｅ濃度２０％程度）が設けられ、ＳｉＧｅ層上の一部に柱状構造の歪みＳｉ層が設けられ、柱状構造の歪みＳｉ層の全側面にゲート絶縁膜（ＨｆＯ２）を介して一体化包囲型ゲート電極が設けられ、ＳｉＧｅ層にｎ＋型ドレイン領域が設けられ、柱状構造の歪みＳｉ層にｎ＋型及びｎ型ソースドレイン領域が設けられた構造から構成された縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタと、Ｓｉ基板上にシリコン窒化膜を介して底部にバリア層を有する２層構造のＧｅ層（緩衝層）／ＳｉＧｅ層（Ｇｅ濃度８０％程度）が設けられ、Ｇｅ層（緩衝層）上の一部に柱状構造のＧｅ層が設けられ、柱状構造のＧｅ層の全側面にゲート絶縁膜（ＨｆＯ２）を介して一体化包囲型ゲート電極が設けられ、Ｇｅ層／ＳｉＧｅ層にｐ＋型ドレイン領域が設けられ、柱状構造のＧｅ層にｐ＋型ソースドレイン領域が設けられた構造から構成された縦型（垂直方向動作）のＰチャネルＭＩＳＦＥＴと、からなるＳＯＩ構造の縦型（垂直方向動作）のＣＭＯＳ半導体装置を形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２０は本発明の半導体装置における第１の実施例で、図１は模式平面図、図２は模式側断面図（ｐ−ｐ矢視断面図）、図３〜図２０は製造方法の工程断面図である。
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＶＥＣＤＩＳＳＳＵＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、４は１００ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は膜厚８０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度、第1の半導体層）、６は膜厚２０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉＧｅ層（Ｇｅ濃度８０％程度、第２の半導体層の下部）、７は膜厚６０ｎｍ程度、濃度１０１７ｃｍ−３程度のｎ型のエピタキシャルＧｅ層（第２の半導体層の上部、緩衝層）、８は２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、９は高さ１５０ｎｍ程度、幅１００ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型のエピタキシャル歪みＳｉ層（第３の半導体層）、１０は高さ１５０ｎｍ程度、幅１００ｎｍ程度、濃度１０１７ｃｍ−３程度のｎ型のエピタキシャルＧｅ層（第４の半導体層）、１１は５ｎｍ程度のゲート酸化膜（ＨｆＯ２）、１２は膜厚１００ｎｍ程度の一体化包囲型ゲート電極（ＷＳｉ）、１３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１４は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１５は５×１０１７ｃｍ−３程度のｎ型ソース領域、１６は１０２０ｃｍ−３程度のｎ＋型ソース領域、１７は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１８は１０２０ｃｍ−３程度のｐ＋型ソース領域、１９は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２０は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２１は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２２は導電プラグ（Ｗ）、２３は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、２４は１０ｎｍ程度のバリアメタル（ＴａＮ）、２５は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２６は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
なお第２の半導体層の下部を形成するＳｉＧｅ層６は、本来はｎ型であるべきものであるが、実施例においては製造を簡略化するため、ｐ型のエピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度、第1の半導体層）５と同じ物を使用し、熱酸化してＧｅ濃度を高めた物（Ｇｅ濃度８０％程度）を使用しているためp型としている。しかしこのＳｉＧｅ層６は高濃度のｐ＋型ドレイン領域で充満されるため、低濃度のp型であれ、ｎ型であれ、特に問題はない。
【００１０】
図１（模式平面図）においては、左側半分には、素子分離領域のシリコン酸化膜（ＳｉＯ２）４により島状に分離されたＳｉＧｅ層（第1の半導体層）５が設けられ、ＳｉＧｅ層（第1の半導体層）５の一部に歪みＳｉ層（第３の半導体層、柱状構造）９が設けられ、歪みＳｉ層（第３の半導体層）９の上部にはｎ＋型ソース領域１６が設けられ（直下には順にｎ型ソース領域１５、ｎ型ドレイン領域１４、ｎ＋型ドレイン領域１３が設けられているが、図面上は省略されている）、ＳｉＧｅ層（第1の半導体層）５にはｎ＋型ドレイン領域１３が設けられており、歪みＳｉ層（第３の半導体層）９の周囲にはゲート酸化膜（ＨｆＯ２、図示せず）１１を介して包囲型ゲート電極（ＷＳｉ、斜線部）１２が設けられ、ＮチャネルＭＩＳ電界効果トランジスタを構成している。一方、右側半分には、素子分離領域のシリコン酸化膜（ＳｉＯ２）４により島状に分離された２層構造からなるＧｅ層（緩衝層）７／ＳｉＧｅ層６（第２の半導体層）が設けられ、２層構造からなるＧｅ層７／ＳｉＧｅ層６（第２の半導体層）の一部にはＧｅ層（第４の半導体層）１０が設けられ、Ｇｅ層（第４の半導体層）１０の上部にはｐ＋型ソース領域１８が設けられ（下部にはｐ＋型ドレイン領域１７が設けられているが、図面上は省略されている）、２層構造からなるＧｅ層７／ＳｉＧｅ層６（第２の半導体層）にはｐ＋型ドレイン領域１７が設けられており、Ｇｅ層（第４の半導体層）１０の周囲にはゲート酸化膜（ＨｆＯ２、図示せず）１１を介して包囲型ゲート電極（ＷＳｉ、斜線部）１２が設けられ、ＰチャネルＭＩＳ電界効果トランジスタを構成している。またＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ、斜線部）１２とＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ、斜線部）１２は一部が共通化された一体化包囲型ゲート電極（ＷＳｉ、斜線部）１２をなしている。ｎ＋型ソースドレイン領域（１３、１６）、ｐ＋型ソースドレイン領域（１７、１８）及び一体化包囲型ゲート電極（ＷＳｉ、斜線部）１２には、それぞれバリアメタル（図示せず）２１を有する導電プラグ（Ｗ）２２を介してバリアメタル（図示せず）２４を有するＣｕ配線２５（図示せず）が接続されている。ただし配線は図面を見やすくするために省略されている。
【００１１】
図２（ｐ−ｐ矢視断面図）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には素子分離領域のシリコン酸化膜（ＳｉＯ２）４により島状に分離された、それぞれ下部に下地絶縁膜バリア層（ＴｉＮ）３を有するＳｉＧｅ層（第1の半導体層）５及び２層構造からなるＧｅ層（緩衝層）７／ＳｉＧｅ層６（第２の半導体層）が選択的に設けられている。ＳｉＧｅ層（第1の半導体層）５の一部には柱状構造の歪みＳｉ層（第３の半導体層）９が設けられ、歪みＳｉ層（第３の半導体層）９には、上部にｎ＋型ソース領域１６及びｎ型ソース領域１５が設けられ、離間し、相対して、下部にｎ型ドレイン領域１４及びｎ＋型ドレイン領域１３が設けられ、ｎ＋型ドレイン領域１３はＳｉＧｅ層（第1の半導体層）５全体にも延在して設けられており、歪みＳｉ層（第３の半導体層）９の側面にはゲート酸化膜（ＨｆＯ２）１１を介して包囲型ゲート電極（ＷＳｉ）１２が設けられ、縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタを構成している。一方、２層構造からなるＧｅ層（緩衝層）７／ＳｉＧｅ層６（第２の半導体層）の一部には柱状構造のＧｅ層（第４の半導体層）１０が設けられ、Ｇｅ層（第４の半導体層）１０の上部にｐ＋型ソース領域１８が設けられ、離間し、相対して、下部にｐ＋型ドレイン領域１７が設けられ、ｐ＋型ドレイン領域１７は２層構造からなるＧｅ層７／ＳｉＧｅ層６（第２の半導体層）全体にも延在して設けられており、Ｇｅ層（第４の半導体層）１０の側面にはゲート酸化膜（ＨｆＯ２）１１を介して包囲型ゲート電極（ＷＳｉ）１２が設けられ、縦型（垂直方向動作）のＰチャネルＭＩＳ電界効果トランジスタを構成している。またＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１２とＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１２は一部が共通化された一体化包囲型ゲート電極（ＷＳｉ）１２をなしている。ｎ＋型ソースドレイン領域（１３、１６）、ｐ＋型ソースドレイン領域（１７、１８）及び一体化包囲型ゲート電極（ＷＳｉ）１２には、それぞれバリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を介してバリアメタル（ＴａＮ）２４を有するＣｕ配線２５が接続され、縦型（垂直方向動作）のＮチャネルＭＩＳ電界効果トランジスタ及び縦型（垂直方向動作）のＰチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造の縦型（垂直方向動作）のＣＭＯＳ型半導体集積回路が形成されている。
【００１２】
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）絶縁膜上に成長した横（水平）方向半導体層（ＳｉＧｅ層あるいは２層構造からなるＧｅ層／ＳｉＧｅ層）及び横（水平）方向半導体層（ＳｉＧｅ層あるいは２層構造からなるＧｅ層／ＳｉＧｅ層）上にそれぞれ成長した縦（垂直）方向半導体層（柱状構造の歪みＳｉ層あるいはＧｅ層）からなる一対のＳＯＩ基板を設け、柱状構造の半導体層（歪みＳｉ層あるいはＧｅ層）の側面にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、柱状構造の半導体層の上部及び下部に、離間し、相対してソースドレイン領域を設け、ドレイン領域（あるいはソース領域）を横（水平）方向半導体層（ＳｉＧｅ層あるいは２層構造からなるＧｅ層／ＳｉＧｅ層）に延在して設けた、ＳＯＩ構造の縦型（垂直方向動作）のＮチャネルあるいはＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と絶縁膜（下地あるいは側面絶縁膜）が接触しないように、絶縁膜の上面あるいは側面にバリア層を設けて、エピタキシャル成長半導体層を形成することにより、絶縁膜（下地あるいは側面絶縁膜）の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
またゲート酸化膜（ＨｆＯ２）を介して設けられた包囲型ゲート電極（ＷＳｉ）により柱状構造の半導体層（歪みＳｉ層あるいはＧｅ層からなるチャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、包囲型ゲート電極（ＷＳｉ）による完全なチャネル制御が可能であるばかりでなく、全側面にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセス（詳細は後述）により、一対の柱状構造半導体層（歪みＳｉ層及びＧｅ層）を互いに自己整合して形成でき（歪みＳｉ層とＧｅ層の間隔が等しい）、歪みＳｉ層及びＧｅ層の側面にそれぞれゲート酸化膜を介して、ＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極を自己整合して形成でき、またそれらの包囲型ゲート電極を単一の包囲型ゲート電極として一体化（共通化）して形成でき、且つマスク工程なしに形成できることにより、高集積化及び製造工程の簡略化を可能にすることができる。
また正孔の移動度を大幅に向上できるＧｅ層（正孔の移動度はＧｅ層の場合、Ｓｉ層の５倍程度）にＰチャネルのＭＩＳ電界効果トランジスタを形成でき、電子の移動度を高められる歪みＳｉ層（下部のＳｉＧｅ層の引っ張り応力により、格子間隔が広げられ、移動度も向上する）にＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、他方のＭＩＳ電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なＣＭＯＳを得ることが可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
また完全なＳＯＩ構造のＣＭＯＳ回路（インバータ等）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
また横（水平）方向半導体層（ＳｉＧｅ層あるいは２層構造からなるＧｅ層／ＳｉＧｅ層）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な柱状構造の半導体層（歪みＳｉ層あるいはＧｅ層）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造の縦型（垂直方向動作）のＣＭＯＳ型半導体装置を得ることができる。
【００１３】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図２０を参照し、チャネル長が明示される模式側断面図（ｐ−ｐ矢視断面図）を用いて説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１４】
図３（ｐ−ｐ矢視断面図）
化学気相成長により、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２を２００ｎｍ程度成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層となる窒化チタン膜（ＴｉＮ）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２７を８０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２７、下地絶縁膜バリア層（ＴｉＮ）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１５】
図４（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２７を異方性ドライエッチングし、２段の開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１６】
図５（ｐ−ｐ矢視断面図）
次いで化学気相成長により、２０ｎｍ程度のタングステン膜（Ｗ）２８を成長する。次いでタングステン膜２８を異方性ドライエッチングし、２段の開孔部の側壁にタングステン膜２８（側面絶縁膜バリア層となる）を残す。
【００１７】
図６（ｐ−ｐ矢視断面図）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向及び横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度）５を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２７の平坦面より突出したエピタキシャルＳｉＧｅ層５を化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、２段の開孔部に平坦に埋め込む。ここで成長したエピタキシャルＳｉＧｅ層５は下地絶縁膜バリア層（ＴｉＮ）３及び側面絶縁膜バリア層（Ｗ）２８により、シリコン窒化膜（Ｓｉ３Ｎ４）２７及びシリコン酸化膜（ＳｉＯ２）２の影響を受けない完全な単結晶半導体層となる。（この下地及び側面絶縁膜バリア層（ＴｉＮ３、Ｗ２８）がないと下地及び側面絶縁膜（シリコン窒化膜（Ｓｉ３Ｎ４）２７及びシリコン酸化膜（ＳｉＯ２）２の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。ただしこの下地及び側面絶縁膜バリア層（ＴｉＮ３、Ｗ２８）は半導体層をエピタキシャル成長する際に存在していれば良く、半導体層成長後に除去されても成長した単結晶半導体層には何ら問題はない。）
【００１８】
図７（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＧｅ層（Ｇｅ濃度２０％程度）５、シリコン窒化膜（Ｓｉ３Ｎ４）２７、タングステン膜２８及び下地絶縁膜バリア層（ＴｉＮ）３を順次異方性ドライエッチングし、ＳｉＧｅ層５及び下地絶縁膜バリア層（ＴｉＮ）３の側面、ｐ型のシリコン基板１の一部上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１９】
図８（ｐ−ｐ矢視断面図）
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を１００ｎｍ程度成長する。次いでＳｉＧｅ層（Ｇｅ濃度２０％程度）５の平坦面より上に積層されたシリコン窒化膜（Ｓｉ３Ｎ４）４を化学的機械研磨（ＣＭＰ）し、開孔部に平坦に埋め込み、素子分離領域を形成する。
【００２０】
図９（ｐ−ｐ矢視断面図）
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）２９を１０ｎｍ程度成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３０を１０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３０及びシリコン酸化膜（ＳｉＯ２）２９を順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。
【００２１】
図１０（ｐ−ｐ矢視断面図）
次いで露出しているＳｉＧｅ層５の表面を１０００℃程度で酸化し、１２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。この際、Ｇｅはシリコン酸化膜中には拡散しないため、２０ｎｍ程度の膜厚に残されたＳｉＧｅ層はＧｅ濃度８０％程度のＳｉＧｅ層６となる。次いでＳｉＧｅ層６上のシリコン酸化膜（ＳｉＯ２）（図示せず）をエッチング除去する。ここでＳｉＧｅ層（Ｇｅ濃度８０％程度）６はｐ型のままであるが、以後の工程ですべてｐ＋型ドレイン領域１７となるため、ｎ型に反転させなくてもよい。
【００２２】
図１１（ｐ−ｐ矢視断面図）
次いでＳｉＧｅ層（Ｇｅ濃度８０％程度）６上にｎ型の縦（垂直）方向エピタキシャルＧｅ層（緩衝層）７を成長する。この際、側面はシリコン窒化膜（Ｓｉ３Ｎ４）４に接した状態でのエピタキシャルＧｅ層（緩衝層）７の成長となるが、側面をチャネル領域としては使用しないので、特に問題はない。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４及びＳｉＧｅ層（Ｇｅ濃度２０％程度）５の平坦面より突出したエピタキシャルＧｅ層７、シリコン窒化膜（Ｓｉ３Ｎ４）３０及びシリコン酸化膜（ＳｉＯ２）２９を除去し、６０ｎｍ程度の平坦なＧｅ層７（下地のＳｉＧｅ層（Ｇｅ濃度８０％程度）６の圧縮応力のため歪みＧｅ層７となる。）を形成する。次いで窒素雰囲気中、９００℃程度で熱処理し、歪みを緩和する。
【００２３】
図１２（ｐ−ｐ矢視断面図）
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）８を２０ｎｍ程度成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３１を１３０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３１及びシリコン酸化膜（ＳｉＯ２）８を順次異方性ドライエッチングし、ＳｉＧｅ層（Ｇｅ濃度２０％程度）５及びＧｅ層７の一部表面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２４】
図１３（ｐ−ｐ矢視断面図）
次いで化学気相成長により、１０ｎｍ程度の窒化チタン膜（ＴｉＮ）３２を成長する。次いで窒化チタン膜（ＴｉＮ）３２を異方性ドライエッチングし、開孔部の側壁に窒化チタン膜（ＴｉＮ）３２（側面絶縁膜バリア層となる）を残す。
【００２５】
図１４（ｐ−ｐ矢視断面図）
次いで露出したＳｉＧｅ層（Ｇｅ濃度２０％程度）５上にｐ型の縦（垂直）方向エピタキシャルＳｉ層９（歪みＳｉ層となる）を成長する。この際、Ｇｅ層７上にはエピタキシャルＳｉ層９は成長しない。
【００２６】
図１５（ｐ−ｐ矢視断面図）
次いで露出したＧｅ層７上にｎ型の縦（垂直）方向エピタキシャルＧｅ層１０を成長する。（緩衝層であるＧｅ層７により歪みのない単結晶Ｇｅ層となる。）この際、歪みＳｉ層９上にはエピタキシャルＧｅ層１０は成長しない。次いでシリコン窒化膜（Ｓｉ３Ｎ４）３１の平坦面より突出した歪みＳｉ層９及びＧｅ層１０を化学的機械研磨（ＣＭＰ）し、平坦化する。ここで成長した歪みＳｉ層９及びＧｅ層１０は側面絶縁膜バリア層（ＴｉＮ）３２により側面のシリコン窒化膜（Ｓｉ３Ｎ４）３１及びシリコン酸化膜（ＳｉＯ２）８の影響を受けない完全な単結晶半導体層となる。こうしてＳｉＧｅ層（Ｇｅ濃度２０％程度）５上に柱状構造の歪みＳｉ層９が、Ｇｅ層７上には柱状構造のＧｅ層１０が、歪みＳｉ層９とＧｅ層１０の間隔を自己整合して形成される。
【００２７】
図１６（ｐ−ｐ矢視断面図）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、歪みＳｉ層９に閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ｇｅ層１０に閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで９００℃程度でランニングし、歪みＳｉ層９及びＧｅ層１０を所望の閾値電圧を与える濃度に変換する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）、シリコン窒化膜（Ｓｉ３Ｎ４）３１及び側面絶縁膜バリア層（ＴｉＮ）３２を順次異方性ドライエッチングする。
【００２８】
図１７（ｐ−ｐ矢視断面図）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン窒化膜（Ｓｉ３Ｎ４、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、歪みＳｉ層９及びＳｉＧｅ層（Ｇｅ濃度２０％程度）５にｎ型ソースドレイン領域（１４、１５）形成用の燐のイオン注入をおこなう。連続してｎ＋型ソースドレイン領域（１３、１６）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、Ｇｅ層１０、Ｇｅ層７及びＳｉＧｅ層（Ｇｅ濃度８０％程度）６にｐ＋型ソースドレイン領域（１７、１８）形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１４、１５）、ｎ＋型ソースドレイン領域（１３、１６）及びｐ＋型ソースドレイン領域（１７、１８）を形成する。次いでイオン注入用のシリコン窒化膜（Ｓｉ３Ｎ４、図示せず）を等方性ドライエッチングする。
【００２９】
図１８（ｐ−ｐ矢視断面図）
次いで露出している歪みＳｉ層９及びＧｅ層１０の全周囲に５ｎｍ程度のゲート酸化膜（ＨｆＯ２）１１を成長する。次いで化学気相成長により、１００ｎｍ程度（一対の歪みＳｉ層９とＧｅ層１０の間隔の半分よりやや厚めの膜厚）のタングステンシリサイド膜（ＷＳｉ）を成長する。次いでタングステンシリサイド膜（ＷＳｉ）を異方性ドライエッチング（５０ｎｍ程度のオーバーエッチングを含む）し、一体化包囲型ゲート電極（ＷＳｉ）１２を形成する。次いで一体化包囲型ゲート電極（ＷＳｉ）１２直下以外のゲート酸化膜（ＨｆＯ２）１１及びシリコン酸化膜（ＳｉＯ２）８を順次異方性ドライエッチングする。
【００３０】
図１９（ｐ−ｐ矢視断面図）
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜１９を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２０及びＰＳＧ膜１９を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３１】
図２０（ｐ−ｐ矢視断面図）
次いで化学気相成長により、バリアメタルとなるＴｉＮ２１を成長する。次いで化学気相成長により、タングステン（Ｗ）２２を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を形成する。
【００３２】
図２（ｐ−ｐ矢視断面図）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有するＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長し、本願発明のＶＥＣＤＩＳＳＳＵＧ構造の縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例２】
【００３３】
図２１〜図２５は本発明の半導体装置における第２の実施例で、図２１は模式平面図、図２２は模式側断面図（ｐ−ｐ矢視断面図）、図２３は模式側断面図（ｑ−ｑ矢視断面図）、図２４及び図２５は製造方法の工程断面図である。
図２1〜図２３はシリコン（Ｓｉ）基板を使用し、ＶＥＣＤＩＳＳＳＵＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２６は図２と同じ物を、３３はドレイン領域接続用埋め込み導電膜（ＷＳｉ）を、図２１（模式平面図）において、斜線部は一体化包囲型ゲート電極（ＷＳｉ）１２を、太線部はドレイン領域接続用埋め込み導電膜（ＷＳｉ）３３を示している。
同図においては、ＮチャネルＭＩＳ電界効果トランジスタのドレイン領域を接続する配線及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域を接続する配線がそれぞれ独立して設けられておらず、ＳｉＧｅ層５及びＧｅ層７間でドレイン領域接続用埋め込み導電膜（ＷＳｉ）３３を介して共通配線により接続されていること以外は図１及び図２とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや増えるが、より高集積なＣＭＯＳのインバータ回路等を形成することが可能である。
【００３４】
次いで本発明に係る半導体装置における第２の実施例の製造方法について、図２４、図２５及び図２２、図２３を参照して説明する。
第１の実施例に示される図３〜図１１の工程をおこなった後、図２４及び図２５の工程をおこなう。
【００３５】
図２４（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＧｅ層５及びＧｅ層７／ＳｉＧｅ層６間のシリコン酸化膜（ＳｉＯ２）４を１００ｎｍ程度異方性ドライエッチングし開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３６】
図２５（ｐ−ｐ矢視断面図）
次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、タングステンシリサイド膜（ＷＳｉ）３３を開孔部に平坦に埋め込む。
【００３７】
以後図１２〜図２０の工程をおこなった後、図２２及び図２３の工程をおこなう。
【００３８】
図２２（ｐ−ｐ矢視断面図）及び図２３（ｑ−ｑ矢視断面図）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有するＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長し、本願発明のＶＥＣＤＩＳＳＳＵＧ構造の縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例３】
【００３９】
図２６〜図２９は本発明の半導体装置における第３の実施例で、図２６は模式平面図、図２７は模式側断面図（ｐ−ｐ矢視断面図）、図２８及び図２９は製造方法の工程断面図である。
図２６〜図２７はシリコン（Ｓｉ）基板を使用し、ＶＥＣＤＩＳＳＳＵＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２６は図２と同じ物を、図２６（模式平面図）において、斜線部は一体化包囲型ゲート電極（ＷＳｉ）１２を示している。
同図においては、一体化包囲型ゲート電極（ＷＳｉ）の膜厚が薄く、高さ方向が完全に平坦に形成されていること以外は図１及び図２とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、一体化包囲型ゲート電極（ＷＳｉ）形成用のマスク工程が増えるが、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域及びチャネル幅方向の占有面積を縮小できることにより、さらに高集積化が可能である。
【００４０】
次いで本発明に係る半導体装置における第３の実施例の製造方法について、図２８、図２９及び図２７を参照して説明する。
第１の実施例に示される図３〜図１７の工程をおこなった後、図２８及び図２９の工程をおこなう。
【００４１】
図２８（ｐ−ｐ矢視断面図）
次いで露出している歪みＳｉ層９及びＧｅ層１０の全周囲に５ｎｍ程度のゲート酸化膜（ＨｆＯ２）１１を成長する。次いで化学気相成長により、１３０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）１２を成長する。次いで歪みＳｉ層９及びＧｅ層１０の平坦面より上に成長したゲート酸化膜（ＨｆＯ２）１１及びタングステンシリサイド膜（ＷＳｉ）１２を化学的機械研磨（ＣＭＰ）し、平坦化する。
【００４２】
図２９（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステンシリサイド膜（ＷＳｉ）１２を異方性ドライエッチングし、一体化包囲型ゲート電極（ＷＳｉ）１２を形成する。次いでレジスト（図示せず）を除去する。次いで歪みＳｉ層９及びＧｅ層１０の側壁に残された一体化包囲型ゲート電極（ＷＳｉ）１２、ゲート酸化膜（ＨｆＯ２）１１及びシリコン酸化膜（ＳｉＯ２）８を５０ｎｍ程度順次異方性ドライエッチングする。
【００４３】
以後図１９及び図２０の工程をおこなった後、図２７の工程をおこなう。
【００４４】
図２７（ｐ−ｐ矢視断面図）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有するＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長し、本願発明のＶＥＣＤＩＳＳＳＵＧ構造の縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例４】
【００４５】
図３０〜図３２は本発明の半導体装置における第４の実施例で、図３０は模式平面図、図３１は模式側断面図（ｐ−ｐ矢視断面図）、図３２は模式側断面図（ｑ−ｑ矢視断面図）を示し、シリコン（Ｓｉ）基板を使用し、ＶＥＣＤＩＳＳＳＵＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２６は図２と同じ物を、３３は図２２と同じ物を、図３０（模式平面図）において、斜線部は一体化包囲型ゲート電極（ＷＳｉ）１２を、太線部はドレイン領域接続用埋め込み導電膜（ＷＳｉ）３３を示している。
同図においては、ＮチャネルＭＩＳ電界効果トランジスタのドレイン領域を接続する配線及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域を接続する配線がそれぞれ独立して設けられておらず、ＳｉＧｅ層５及びＧｅ層７間でドレイン領域接続用埋め込み導電膜（ＷＳｉ）３３を介して共通配線により接続されていること及び一体化包囲型ゲート電極（ＷＳｉ）の膜厚が薄く、高さ方向が完全に平坦に形成されていること以外は図１及び図２とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、ドレイン領域接続用埋め込み導電膜（ＷＳｉ）形成工程及び一体化包囲型ゲート電極（ＷＳｉ）形成用のマスク工程が増えるが、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域、ドレイン領域接続領域及びチャネル幅方向の占有面積を縮小できることにより、さらなる高集積化が可能である。
【実施例５】
【００４６】
図３３〜図３９は本発明の半導体装置における第５の実施例で、図３３は模式平面図、図３４は模式側断面図（ｐ−ｐ矢視断面図）、図３５〜図３９は製造方法の工程断面図である。
図３３及び図３４はシリコン（Ｓｉ）基板を使用し、ＶＥＣＤＩＳＳＳＵＧ構造に形成した縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、１〜５、８〜２６は図２と同じ物を、３４はｎ型のエピタキシャルＧｅ層（第２の半導体層）を、図３３（模式平面図）において、斜線部は一体化包囲型ゲート電極（ＷＳｉ）１２を示している。
同図においては、第２の半導体層がすべてＧｅ層で形成されていること以外は図２とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、第２の半導体層をＧｅ層のみで形成できるため、第４の半導体層を歪みが全くない完全なＧｅ層で形成できるので、正孔の移動度をさらに増加できることになり、ＰチャネルのＭＩＳ電界効果トランジスタのさらなる高速化が実現できる。
【００４７】
次いで本発明に係る半導体装置における第５の実施例の製造方法について、図３５〜図３９及び図３４を参照して説明する。
第１の実施例に示される図３〜図１１の工程をおこなった後、図３５〜図３９の工程をおこなう。
【００４８】
図３５（ｐ−ｐ矢視断面図）
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）３５を１０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３５、Ｇｅ層７及びＳｉＧｅ層６を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００４９】
図３６（ｐ−ｐ矢視断面図）
次いで露出した２層のＧｅ層７／ＳｉＧｅ層６の側面間にｎ型の横（水平）方向エピタキシャルＧｅ層３４ａを成長する。（下地絶縁膜バリア層（ＴｉＮ）３上にエピタキシャル成長するため、下地の絶縁膜の影響がない完全な単結晶ゲルマニウム層が得られる。）
【００５０】
図３７（ｐ−ｐ矢視断面図）
次いで残されたシリコン酸化膜（ＳｉＯ２）３５をエッチング除去する。次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）３６を１０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３６、Ｇｅ層３４ａ、Ｇｅ層７及びＳｉＧｅ層６を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。（残されたＧｅ層７及びＳｉＧｅ層を完全にエッチング除去するために、マスク層の位置合わせ余裕を考慮して、Ｇｅ層３４ａの両側の一部も余分にエッチング除去する。）
【００５１】
図３８（ｐ−ｐ矢視断面図）
次いで露出したＧｅ層３４ａの側面にｎ型の横（水平）方向エピタキシャルＧｅ層３４ｂを成長する。（下地絶縁膜バリア層（ＴｉＮ）３上にエピタキシャル成長するため、下地の絶縁膜の影響がない完全な単結晶ゲルマニウム層が得られる。）
【００５２】
図３９（ｐ−ｐ矢視断面図）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びＳｉＧe層５の平坦面より上に成長したＧｅ層及びシリコン酸化膜（ＳｉＯ２）３６を化学的機械研磨（ＣＭＰ）し、平坦化する。次いで９００℃程度、窒素雰囲気中でアニールをおこなう。こうしてＧｅ層３４ａ及びＧｅ層３４ｂは歪みのないＧｅ層３４となる。
【００５３】
以後図１２〜図２０の工程をおこなった後、図３４の工程をおこなう。
【００５４】
図３４（ｐ−ｐ矢視断面図）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有するＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長し、本願発明のＶＥＣＤＩＳＳＳＵＧ構造の縦型（垂直方向動作）のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【００５５】
半導体層を成長させる場合は、通常の化学気相成長によるばかりでなく、ＥＣＲプラズマＣＶＤ法によっても、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また実施例に記載されたＳｉＧｅ層中のＧｅ濃度は１つの目安であり、これに限定されるものではない。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、絶縁膜バリア層等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
上記実施例においてはＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのゲート電極長を同じ長さに形成しているが、異なる長さに形成してもよい。
【産業上の利用可能性】
【００５６】
本願発明は、特に極めて高速、高性能且つ高集積な縦型（垂直方向動作）のＣＭＯＳ型半導体集積回路を目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべてのＣＭＯＳ型半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、個別半導体素子（インバータ）としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ等に利用できる可能性がある。
【符号の説明】
【００５７】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン酸化膜（ＳｉＯ２）
３    下地絶縁膜バリア層（ＴｉＮ）
４    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５    ｐ型のエピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度、第1の半導体層）
６    ｐ型のエピタキシャルＳｉＧｅ層（Ｇｅ濃度８０％程度、第２の半導体層の下部）
７    ｎ型のエピタキシャルＧｅ層（第２の半導体層の上部、第４の半導体層への緩衝層）
８    シリコン酸化膜（ＳｉＯ２）
９    ｐ型のエピタキシャル歪みＳｉ層（第３の半導体層）
１０  ｎ型のエピタキシャルＧｅ層（第４の半導体層）
１１  ゲート酸化膜（ＨｆＯ２）
１２  一体化包囲型ゲート電極（ＷＳｉ）
１３  ｎ＋型ドレイン領域
１４  ｎ型ドレイン領域
１５  ｎ型ソース領域
１６  ｎ＋型ソース領
１７  ｐ＋型ドレイン領域
１８  ｐ＋型ソース領域
１９  燐珪酸ガラス（ＰＳＧ）膜
２０  シリコン窒化膜（Ｓｉ３Ｎ４）
２１  バリアメタル（ＴｉＮ）
２２  導電プラグ（Ｗ）
２３  層間絶縁膜（ＳｉＯＣ）
２４  バリアメタル（ＴａＮ）
２５  Ｃｕ配線（Ｃｕシード層含む）
２６  バリア絶縁膜（Ｓｉ３Ｎ４）
２７  シリコン窒化膜（Ｓｉ３Ｎ４）
２８  側面絶縁膜バリア層（Ｗ）
２９  シリコン酸化膜（ＳｉＯ２）
３０  シリコン窒化膜（Ｓｉ３Ｎ４）
３１  シリコン窒化膜（Ｓｉ３Ｎ４）
３２  側面絶縁膜バリア層（ＴｉＮ）
３３  ドレイン領域接続用埋め込み導電膜（ＷＳｉ）
３４  ｎ型のエピタキシャルＧｅ層（第２の半導体層）
３４ａ  ｎ型のエピタキシャルＧｅ層
３４ｂ  ｎ型のエピタキシャルＧｅ層
３５  シリコン酸化膜（ＳｉＯ２）
３６  シリコン酸化膜（ＳｉＯ２）
【図１】
2016119341.tif 000003
【図２】
2016119341.tif 000004
【図３】
2016119341.tif 000005
【図４】
2016119341.tif 000006
【図５】
2016119341.tif 000007
【図６】
2016119341.tif 000008
【図７】
2016119341.tif 000009
【図８】
2016119341.tif 000010
【図９】
2016119341.tif 000011
【図１０】
2016119341.tif 000012
【図１１】
2016119341.tif 000013
【図１２】
2016119341.tif 000014
【図１３】
2016119341.tif 000015
【図１４】
2016119341.tif 000016
【図１５】
2016119341.tif 000017
【図１６】
2016119341.tif 000018
【図１７】
2016119341.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
2016119341.tif 000035
【図３４】
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【図３５】
2016119341.tif 000037
【図３６】
2016119341.tif 000038
【図３７】
2016119341.tif 000039
【図３８】
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【図３９】
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【図４０】
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