(57)【要約】【課題】ＴＦＴ素子に逆バイアス電圧を印加したときに、トランジスタの閾値が逆方向にシフト（ネガティブシフト）するのを抑制する。【解決手段】ＥＬ素子６６と駆動トランジスタ６１とを有する画素が行列状に複数配置された表示装置１の駆動方法は、駆動トランジスタ６１のゲート電極およびソース電極間に逆バイアス電圧が印加される逆バイアス印加期間と、駆動トランジスタ６１のゲート電極およびソース電極間に、駆動トランジスタ６１の閾値電圧よりも大きな電圧であって駆動トランジスタ６１のゲート電極およびソース電極間が順バイアスとなる初期化電圧が印加される初期化期間と、を有し、初期化期間の長さ又は初期化電圧の大きさは、逆バイアス印加期間における駆動トランジスタ６１の閾値電圧の変動量に応じて設定される。【選択図】図３
2016048300.tif 000002
【特許請求の範囲】
【請求項１】
供給される電流に応じて発光する発光素子と輝度信号の大きさに応じた電流を前記発光素子に供給する駆動トランジスタとを有する画素が行列状に複数配置された表示装置の駆動方法であって、
前記駆動トランジスタのゲート−ソース間に逆バイアス電圧が印加される逆バイアス印加期間と、
前記駆動トランジスタのゲート−ソース間に、前記駆動トランジスタの閾値電圧よりも大きな電圧であって前記駆動トランジスタのゲート電極およびソース電極間が順バイアスとなる初期化電圧が印加される初期化期間と、を有し、
前記初期化期間の長さ又は前記初期化電圧の大きさは、前記逆バイアス印加期間における前記駆動トランジスタの閾値電圧の変動量に応じて設定される、
表示装置の駆動方法。
【請求項２】
前記駆動トランジスタの閾値電圧の変動量は、予め取得された前記発光素子の発光状態のデータから求められる、
請求項１に記載の表示装置の駆動方法。
【請求項３】
前記駆動トランジスタの閾値電圧の変動量は、前記発光素子の発光状態から計算することにより求められる、
請求項１に記載の表示装置の駆動方法。
【請求項４】
行列状に配置された複数の画素を有する表示装置であって、
前記複数の画素の各々は、
発光素子と、
電圧を保持するための容量素子と、
前記容量素子に保持された電圧に応じた電流を前記発光素子に供給することにより前記発光素子を発光させる駆動トランジスタと、
前記画素を初期化する初期化期間において、前記駆動トランジスタに、前記駆動トランジスタの閾値電圧よりも大きな電圧であって前記駆動トランジスタのゲート電極およびソース電極間が順バイアスとなる初期化電圧を印加し、前記初期化期間の前の前記発光素子を発光させない期間のうちの所定期間において、前記駆動トランジスタに、前記駆動トランジスタの前記ゲート電極およびソース電極間が逆バイアスとなる逆バイアス電圧を印加する電圧印加部と、を備え、
前記電圧印加部は、
前記駆動トランジスタの閾値が、前記逆バイアス電圧の印加によって逆方向にシフトしないように、前記逆バイアス印加期間における前記駆動トランジスタの閾値電圧の変動量に応じて前記初期化期間の長さ又は前記初期化電圧の大きさを設定する、
表示装置。
【請求項５】
前記駆動トランジスタの閾値電圧の変動量は、前記発光素子の発光状態のデータから求められる、
請求項４に記載の表示装置。
【請求項６】
前記駆動トランジスタの閾値電圧の変動量は、前記発光素子の発光状態から計算することにより求められる、
請求項４に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、画像データを表示する表示装置に関する。
【背景技術】
【０００２】
ＴＦＴ素子は、トランジスタのゲート電極およびソース電極間に電圧を印加することで劣化する。これに対し、特許文献１では、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）素子のゲート電極およびソース電極間に逆バイアス電圧を印加して、当該劣化を低減している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１６４８９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、ＴＦＴ素子に逆バイアス電圧を印加したときに、トランジスタの閾値が逆方向にシフト（ネガティブシフト）するのを抑制することができる表示装置の駆動方法および表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本開示の一態様に係るＥＬ表示装置は、供給される電流に応じて発光する発光素子と輝度信号の大きさに応じた電流を前記発光素子に供給する駆動トランジスタとを有する画素が行列状に複数配置された表示装置の駆動方法であって、前記駆動トランジスタのゲート−ソース間に逆バイアス電圧が印加される逆バイアス印加期間と、前記駆動トランジスタのゲート−ソース間に、前記駆動トランジスタの閾値電圧よりも大きな電圧であって前記駆動トランジスタのゲート電極およびソース電極間が順バイアスとなる初期化電圧が印加される初期化期間と、を有し、前記初期化期間の長さ又は前記初期化電圧の大きさは、前記逆バイアス印加期間における前記駆動トランジスタの閾値電圧の変動量に応じて設定される。
【発明の効果】
【０００６】
本開示によれば、ＴＦＴ素子に逆バイアス電圧を印加したときに、トランジスタの閾値が逆方向にシフト（ネガティブシフト）するのを抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】実施の形態に係る表示装置の機能ブロック図の一例である。
【図２】実施の形態に係る表示装置の有する表示画素の回路構成の一例を示す図である。
【図３】実施の形態に係る表示装置の駆動時の動作の一例を説明するためのタイミングチャートである。
【図４Ａ】図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。
【図４Ｂ】図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。
【図４Ｃ】図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。
【図４Ｄ】図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。
【図４Ｅ】図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。
【図４Ｆ】図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。
【図５】ＴＦＴ素子の劣化量と順バイアス電圧印加量との関係を示す図である。
【図６】表示装置を内蔵した薄型フラットＴＶの外観図である。
【図７】ＥＬ表示装置の一般的な画素回路の構成を示す図である。
【図８】図７に示した画素回路におけるＴＦＴ素子の印加電圧と電流量の関係を示す図である。
【図９】ＴＦＴ素子にかかるストレスとＴＦＴ素子の閾値電圧の劣化量との関係を示す図である。
【発明を実施するための形態】
【０００８】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【０００９】
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
【００１０】
（本開示の基礎となった知見）
以下、本開示の詳細を説明する前に、本開示の基礎となった知見について説明する。図７は、表示装置における一般的な画素回路の構成を示す図である。
【００１１】
図７に示すように、画素回路１００は、駆動トランジスタ１６１と、スイッチ１６２と、ＥＬ素子１６６と、容量素子１６７と、を備えている。また、画素回路１００には、Ｄａｔａ線１７６（データ線）と、ＲＦＶ線１６８（ＶＲＥＦまたはＶＲＥＶ）と、ＥＬアノード電源線１６９（ＶＴＦＴ）と、ＥＬカソード電源線１７０（ＶＥＬ）とを備える。
【００１２】
ここで、駆動トランジスタ１６１を構成するＴＦＴ素子は、ゲート電極およびソース電極間に電圧（Ｖｇｓ）を印加することにより劣化する。図８は、図７に示した画素回路１００におけるＴＦＴ素子の印加電圧と電流量の関係を示す図である。図９は、ＴＦＴ素子にかかるストレスとＴＦＴ素子の閾値電圧の劣化量との関係を示す図である。
【００１３】
すなわち、図８に示すように、所定の電圧を印加した場合に、ＴＦＴ素子を流れる実電流は、目標電流よりも少なくなる。したがって、ＴＦＴ素子に目標電流を流すためには、ＴＦＴ素子のゲート電極およびソース電極間に印加する電圧を大きくする必要がある。
【００１４】
このようなＴＦＴ素子の劣化は、ＴＦＴ素子に逆バイアス電圧を印加することにより低減することが可能である。しかし、劣化していないＴＦＴ素子に逆バイアス電圧を印加すると、ＴＦＴ素子の閾値電圧Ｖｔｈが逆方向にシフト（ネガティブシフト）してしまうという問題がある。
【００１５】
特に、図９に示すように、ＴＦＴ素子が無ストレス状態である場合にＴＦＴ素子に逆バイアス電圧を印加すると、ＴＦＴ素子が高ストレス又は低ストレスの場合に比べて、ＴＦＴ素子がネガティブシフトしやすいという問題がある。ここで、無ストレス状態とは、例えば黒表示など、画素に電圧がかからない状態のことをいう。
【００１６】
そこで、以下、本発明の一態様に係る表示装置およびその駆動方法について、図面を参照しながら具体的に説明する。この構成によれば、ＴＦＴ素子に逆バイアス電圧を印加したときに、トランジスタの閾値がネガティブシフトするのを抑制することができる。
【００１７】
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。また、以下の各図は、模式図であり、必ずしも厳密に図示したものではない。
【００１８】
（実施の形態）
［１−１．ＥＬ表示装置の構成］
本実施の形態において、本開示の一態様に係る表示装置の発光素子として有機ＥＬ素子を用いる場合について、図１および図２を用いて説明する。
【００１９】
図１は、実施の形態に係る表示装置の機能ブロック図の一例である。
【００２０】
図１に示す表示装置１は、表示パネル制御回路２と、走査線駆動回路３と、データ線駆動回路５と、表示パネル６とを備える。
【００２１】
表示パネル６は、例えば有機ＥＬパネルである。また、表示パネル６は、少なくとも、互いに平行に配置されたＮ（例えばＮ＝１０８０）本の走査線と、Ｎ本の点灯制御線、直交して配置されたＭ本のソース信号線を有する（図示せず）。さらに、表示パネル６は、ソース信号線と走査線との各交点に、薄膜トランジスタおよびＥＬ素子から構成される画素回路（図示せず）を有する。
【００２２】
表示パネル制御回路２は、後述する所定期間および初期化期間における動作を制御する制御部の一例である。表示パネル制御回路２は、表示データ信号Ｓ１に基づいてデータ線駆動回路５を制御するための制御信号Ｓ２を生成し、生成した制御信号Ｓ２をデータ線駆動回路５へ出力する。また、表示パネル制御回路２は、入力される同期信号に基づいて走査線駆動回路３を制御するための制御信号Ｓ３を生成する。そして、表示パネル制御回路２は、生成した制御信号Ｓ３を走査線駆動回路３へ出力する。
【００２３】
ここで、表示データ信号Ｓ１は、映像信号、垂直同期信号、および水平同期信号を含む表示データを示す信号である。映像信号は、フレームごとに階調情報である各画素値を指定する信号である。垂直同期信号は、画面に対する垂直方向の処理のタイミングについて同期を取るための信号であり、ここでは、フレームごとの処理タイミングの基準となる信号である。水平同期信号は、画面に対する水平方向の処理のタイミングについて同期を取るための信号である。
【００２４】
また、制御信号Ｓ２は、映像信号および水平同期信号を含む。制御信号Ｓ３は、垂直同期信号および水平同期信号をそれぞれ含む。
【００２５】
データ線駆動回路５は、表示パネル制御回路２で生成された制御信号Ｓ２に基づいて、表示パネル６のソース信号線を駆動する。より具体的には、データ線駆動回路５は、映像信号および水平同期信号に基づいて、各画素回路にソース信号を出力する。
【００２６】
走査線駆動回路３は、表示パネル制御回路２で生成された制御信号Ｓ３に基づいて、表示パネル６の走査線を駆動する。より具体的には、走査線駆動回路３は、垂直同期信号および水平同期信号に基づいて、各画素回路に走査信号、Ｒｅｆ信号、Ｍｅｒｇｅ信号、Ｉｎｉｔ信号を出力する。
【００２７】
なお、表示パネル制御回路２は、表示パネル６（複数の発光素子）の発光状態と、後述する駆動トランジスタ６１の変動量（劣化量）との関係を示すデータを予め保持している。また、表示パネル制御回路２は、表示パネル６の発光状態から駆動トランジスタの閾値電圧の変動量を計算し、初期化期間の長さ又は初期化電圧の大きさを調整してもよい。
【００２８】
以上のように、表示装置１は構成される。
【００２９】
なお、表示装置１は、例えば、図示しないが、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、制御プログラムを格納したＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの記憶媒体、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの作業用メモリ、および通信回路を有するとしてもよい。表示データ信号Ｓ１は、例えば、ＣＰＵが制御プログラムを実行することにより生成される。
【００３０】
図２は、実施の形態に係る表示装置の有する表示画素の回路構成の一例を示す図である。
【００３１】
図２に示す画素回路６０は、表示パネル６が有する一画素であり、Ｄａｔａ線７６（データ線）を介して供給されたデータ信号（データ信号電圧）により発光する機能を有する。
【００３２】
画素回路６０は、表示画素（発光画素）の一例であり、行列状に配置されている。画素回路６０は、駆動トランジスタ６１と、スイッチ６２と、スイッチ６３を有する電圧印加部３１と、スイッチ６４と、スイッチ６５と、ＥＬ素子６６と、容量素子６７と、を備えている。また、画素回路６０には、Ｄａｔａ線７６（データ線）と、ＲＦＶ線６８（ＶＲＥＦまたはＶＲＥＶ）と、ＥＬアノード電源線６９（ＶＴＦＴ）と、ＥＬカソード電源線７０（ＶＥＬ）と、初期化電源線７１（ＶＩＮＩ）と、Ｍｅｒｇｅ線７５（マージ線）とを備える。
【００３３】
ここで、Ｄａｔａ線７６は、データ信号電圧を供給するための信号線（ソース信号線）の一例である。
【００３４】
ＲＦＶ線６８は、例えば図２に示すように参照電圧ＶＲＥＦまたは逆バイアス電圧ＶＲＥＶを供給する。ＥＬアノード電源線６９（ＶＴＦＴ）は、駆動トランジスタ６１のドレイン電極の電位を決定するための高電圧側電源線であり、例えば２０Ｖである。ＥＬカソード電源線７０（ＶＥＬ）は、ＥＬ素子６６の第２電極（カソード）に接続された低電圧側電源線である。初期化電源線７１（ＶＩＮＩ）は、駆動トランジスタ６１のソースゲート間の電圧すなわち容量素子６７の電圧を初期化するための電圧ＶＩＮＩ（初期化電圧ＶＩＮＩとも称す）を供給する第１電源線の一例である。
【００３５】
ここで、ＲＦＶ線６８が供給する参照電圧ＶＲＥＦと初期化電源線７１の電圧ＶＩＮＩとの電位差は駆動トランジスタ６１の閾値電圧（Ｖｔｈ）よりも大きな電圧、すなわち、閾値電圧Ｖｔｈ＜（参照電圧ＶＲＥＦ−電圧ＶＩＮＩ）に設定される。
【００３６】
また、ＲＦＶ線６８が供給する参照電圧ＶＲＥＦおよび初期化電源線７１の電圧ＶＩＮＩは、ＥＬ素子６６に電流が流れないように、次のように設定されている。
【００３７】
電圧ＶＩＮＩ＜電圧ＶＥＬ＋（ＥＬ素子６６の順方向電流閾値電圧）、参照電圧ＶＲＥＦ＜電圧ＶＥＬ＋（ＥＬ素子６６の順方向電流閾値電圧）＋（駆動トランジスタ６１の閾値電圧Ｖｔｈ）
【００３８】
なお、ＲＦＶ線６８は、例えば、参照電圧ＶＲＥＦと逆バイアス電圧ＶＲＥＶとをそれぞれ供給する複数の電源線で構成され、電源切換スイッチ（図示せず）で切り換えられて、参照電圧ＶＲＥＦまたは逆バイアス電圧ＶＲＥＶを供給するとしてもよい。
【００３９】
ＥＬ素子６６は、駆動トランジスタ６１により供給された電流に応じて発光する発光素子の一例であり、行列状に配置される。ＥＬ素子６６は、例えば有機ＥＬ素子である。ＥＬ素子６６は、カソード（第２電極）が、ＥＬカソード電源線７０に接続され、アノード（第１電極）が、駆動トランジスタ６１のソース（ソース電極）に接続されている。ここで、ＥＬカソード電源線７０に供給されている電圧はＶＥＬであり、例えば０（ｖ）である。
【００４０】
駆動トランジスタ６１は、ＥＬ素子６６への電流の供給を制御する電圧駆動の駆動素子であり、容量素子６７に保持された電圧に応じた電流をＥＬ素子６６に供給することでＥＬ素子６６を発光させる。
【００４１】
例えば、発光期間（後述の期間Ｔ１１）において、駆動トランジスタ６１は、容量素子６７に保持された電圧（データ信号電圧）に応じた電流をＥＬ素子６６に流すことにより、ＥＬ素子６６を発光させる。より具体的には、駆動トランジスタ６１は、ゲート電極に供給されたデータ信号電圧を、そのデータ信号電圧に対応した電流に変換し、変換された電流をＥＬ素子６６に供給することにより、ＥＬ素子６６を発光させる。
【００４２】
また、例えば、発光期間に続く非発光期間（後述の期間Ｔ１２）において、駆動トランジスタ６１は電流をＥＬ素子６６に長さないことでＥＬ素子６６を発光させない。
【００４３】
また、例えば、初期化期間の前の所定期間（逆バイアス期間、後述の期間Ｔ２）において、駆動トランジスタ６１のゲート電極およびソース電極間に逆バイアスが印加される。それにより、閾値電圧Ｖｔｈの変動量を抑制することができる。そして、その後、初期化期間（後述の期間Ｔ５）において、駆動トランジスタ６１の閾値電圧補償を行うためにドレイン電流を流すのに必要な電圧が駆動トランジスタ６１のソース電極およびゲート電極間に印加され、閾値補償期間（後述の期間Ｔ６）において、駆動トランジスタ６１の閾値電圧が補償される。なお、詳細については後述するためここでの説明は省略するが、このようにして、閾値電圧Ｖｔｈの変動を補正する閾値補償機能に加えて、閾値電圧Ｖｔｈの変動量を抑える逆バイアス印加機能を設けることで、より長期間、動作補償範囲に閾値電圧Ｖｔｈが含まれる駆動トランジスタ６１（画素回路６０）を実現することができる。
【００４４】
また、駆動トランジスタ６１を構成する薄膜トランジスタ（ＴＦＴ）はｎ型であってもｐ型であっても、両方の組み合わせであってもよい。また、薄膜トランジスタのチャネル層は、アモルファスシリコン、微結晶シリコン、ポリシリコン、酸化物半導体および有機半導体などのうちのいずれかで形成されていてもよい。例えば、酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）および亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いることができる。酸化物半導体は、オフ電流が少なく、アモルファス状態でも高い電子移動度を持ち、低温プロセスで形成可能であり、例えば、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）を用いて形成できる。
【００４５】
容量素子６７は、電圧を保持するための蓄積容量であり、駆動トランジスタ６１の流す電流量を決める電圧を保持する。具体的には、容量素子６７の第２電極（節点Ｂ側の電極）は、駆動トランジスタ６１のソース電極（ＥＬカソード電源線７０側）とＥＬ素子６６のアノード（第１電極）との間に接続されている。容量素子６７の第１電極（節点Ａ側の電極）は、駆動トランジスタ６１のゲート電極にスイッチ６５を介して接続されている。また、容量素子６７の第１電極は、参照電圧ＶＲＥＦまたは逆バイアス電圧ＶＲＥＶを供給するＲＦＶ線６８とスイッチ６３およびスイッチ６５を介して接続されている。
【００４６】
スイッチ６２は、データ信号電圧を供給するためのＤａｔａ線７６（信号線）と容量素子６７の第１電極との導通および非導通を切り換える第２スイッチの一例である。具体的には、スイッチ６２は、ドレインおよびソースの一方の端子がＤａｔａ線７６に接続され、ドレインおよびソースの他方の端子が容量素子６７の第１電極に接続され、ゲートが走査線であるＳｃａｎ線７２に接続されているスイッチングトランジスタである。換言すると、スイッチ６２は、Ｄａｔａ線７６を介して供給された映像信号電圧（映像信号）に応じたデータ信号電圧（データ信号）を容量素子６７に書き込むための機能を有する。
【００４７】
電圧印加部３１は、駆動トランジスタ６１を初期化する初期化期間（期間Ｔ５）において、駆動トランジスタ６１に、駆動トランジスタ６１の閾値電圧Ｖｔｈよりも大きな電圧であって駆動トランジスタ６１のゲート電極およびソース電極間が順バイアスとなる参照電圧ＶＲＥＦを印加する。電圧印加部３１は、初期化期間（期間Ｔ５）の前の所定期間（期間Ｔ２）において、駆動トランジスタ６１に、駆動トランジスタ６１のゲート電極およびソース電極間が逆バイアスとなる電圧である逆バイアス電圧を印加する。より具体的には、電圧印加部３１は、上記所定期間（期間Ｔ２）において、駆動トランジスタ６１のゲート電極に初期化電源線７１（第１電源線）を基準に逆バイアス電圧を印加する。また、電圧印加部３１は、上記初期化期間（期間Ｔ５）において駆動トランジスタ６１のゲート電極に初期化電源線７１（第１電源線）を基準に参照電圧ＶＲＥＦを印加する。
【００４８】
ここで、例えば、電圧印加部３１は、図２に示すように、スイッチ６３を有している。
【００４９】
スイッチ６３は、参照電圧ＶＲＥＦまたは逆バイアス電圧ＶＲＥＶを供給するＲＦＶ線６８と駆動トランジスタ６１のゲート電極並びにスイッチ６５のドレインおよびソースの一方の端子との導通および非導通を切り換える第４スイッチの一例である。具体的には、図２に示すように、スイッチ６３は、ドレインおよびソースの一方の端子がＲＦＶ線６８に接続され、ドレインおよびソースの他方の端子が駆動トランジスタ６１のゲート電極とスイッチ６５のドレインおよびソースの一方の端子とに接続され、ゲートがＲｅｆ線７３に接続されているスイッチングトランジスタである。換言すると、スイッチ６３は、駆動トランジスタ６１のゲート電極に対して参照電圧（ＶＲＥＦ）または逆バイアス電圧ＶＲＥＶを与える機能を有する。
【００５０】
なお、電圧印加部３１は、図２に示す構成に限らない。上述したように、ＲＦＶ線６８が、参照電圧ＶＲＥＦと逆バイアス電圧ＶＲＥＶとをそれぞれ供給する複数の電源線で構成される場合、電圧印加部３１は、スイッチと電源切換スイッチ（図示せず）とを備えるとしてもよい。
【００５１】
スイッチ６４は、容量素子６７の第２電極および駆動トランジスタ６１のソース電極と初期化電源線７１（第１電源線）との導通および非導通を切り換える第１スイッチの一例である。具体的には、スイッチ６４は、ドレインおよびソースの一方の端子が初期化電源線７１（ＶＩＮＩ）に接続され、ドレインおよびソースの他方の端子が容量素子６７の第２電極および駆動トランジスタ６１のソース電極に接続され、ゲートがＩｎｉｔ線７４に接続されているスイッチングトランジスタである。換言すると、スイッチ６４は、容量素子６７の第２電極および駆動トランジスタ６１のソース電極に対して初期化電圧ＶＩＮＩを与える機能を有する。
【００５２】
スイッチ６５は、容量素子６７の第１電極と駆動トランジスタ６１のゲート電極との導通および非導通を切り換える第３スイッチの一例である。具体的には、スイッチ６５は、ドレインおよびソースの一方の端子がスイッチ６３のドレインおよびソースの他方の端子と駆動トランジスタ６１のゲート電極とに接続され、ドレインおよびソースの他方の端子が容量素子６７の第１電極に接続され、ゲートがＭｅｒｇｅ線７５に接続されているスイッチングトランジスタである。換言すると、スイッチ６５は、駆動トランジスタ６１のゲート電極に、容量素子６７の第１電極の電位を与える機能を有する。
【００５３】
以上のように画素回路６０は構成されている。
【００５４】
なお、画素回路６０を構成するスイッチ６２〜スイッチ６５はｎ型ＴＦＴとして、以下では説明を行うが、それに限られない。スイッチ６２〜スイッチ６５とは、ｐ型ＴＦＴであってもよい。
【００５５】
［１−２．ＥＬ表示装置の動作］
次に、図２に示す画素回路の駆動方法について図３〜図４Ｆを用いながら説明を行う。
【００５６】
図３は、実施の形態に係る表示装置の駆動時の動作の一例を説明するためのタイミングチャートである。図４Ａ〜図４Ｆは、図３に示すタイミングチャートにおける画素回路の動作の一例を示す図である。図３において、横軸は時間を表している。また横軸方向には、表示パネル６を構成するｎ行の画素回路６０のうち対応する行の画素回路６０に対するＳｃａｎ線７２、Ｒｅｆ線７３、Ｉｎｉｔ線７４、Ｍｅｒｇｅ線７５およびＤａｔａ線７６に発生する電圧の波形図が示されている。なお、ＲＦＶ線６８は、電圧レベルがＨＩＧＨのときには参照電圧ＶＲＥＦを供給し、電圧レベルがＬＯＷのときには逆バイアス電圧ＶＲＥＶを供給するとして以下説明する。
【００５７】
本実施の形態のおける駆動方法（走査方法）は、図２に示す画素回路６０の構成により期間Ｔ１から期間Ｔ１２を実施することで実現できる。
【００５８】
以下、画素回路６０の動作を例に挙げて具体的に説明する。
【００５９】
（期間Ｔ１）
図３に示す時刻ｔ１〜時刻ｔ２の期間Ｔ１は、ＲＦＶ線が供給する電圧を切り換えるための遷移期間である。
【００６０】
より具体的には、時刻ｔ１において、走査線駆動回路３は、Ｓｃａｎ線７２とＩｎｉｔ線７４との電圧レベルをＬＯＷ、かつ、Ｒｅｆ線７３とＭｅｒｇｅ線７５との電圧レベルをＨＩＧＨに維持しつつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦから逆バイアス電圧ＶＲＥＶに切り換える。すなわち、時刻ｔ１において、スイッチ６２およびスイッチ６４を非導通状態（オフ状態）、かつ、スイッチ６３およびスイッチ６５を導通状態（オン状態）に維持しつつ、ＲＦＶ線６８に供給する電圧を参照電圧ＶＲＥＦから逆バイアス電圧ＶＲＥＶに切り換える。
【００６１】
このように、ＲＦＶ線が供給する電圧を切り換えるための遷移期間である期間Ｔ１を設けることにより、ＥＬアノード電源線６９と初期化電源線７１との間に貫通電流が流れてしまうのを防止することができる。
【００６２】
表示装置１を構成する表示パネル６のサイズや１画素あたり（画素回路６０）のサイズが大きい場合、ゲート信号線（Ｓｃａｎ線７２〜Ｍｅｒｇｅ線７５）の配線時定数が増加する。そのため、ゲート信号線の信号電圧の変化速度が表示パネル６の面内で大きく変動し、各ゲート信号線の時定数が異なる場合には、同一画素においても、信号変化タイミングが異なることがある。たとえば、ＲＦＶ線６８が“Ｌ”すなわちＲＦＶ線６８が供給する電圧が逆バイアス電圧ＶＲＥＶになる前に、Ｉｎｉｔ線７４の電圧レベルがＨＩＧＨとなる可能性があり、駆動トランジスタ６１に大きなＶｇｓがかかることで、ＥＬアノード電源線６９から初期化電源線７１に貫通電流が流れることがある。貫通電流は表示パネル６の消費電力に影響し、消費電力が増加する欠点がある。
【００６３】
また、たとえば、初期化電源線７１に電流が流れると、給電端から遠い初期化電源線７１は電圧が上昇し、初期化期間で印加される電圧が所定電圧よりも高くなり、閾値補償期間の開始時のＶｇｓ電圧が十分取れず、動作可能なＶｔｈ範囲が狭くなってしまう問題がある。
【００６４】
そのため、スイッチ６４を非導通のままでＲＦＶ線６８に供給する電圧を参照電圧ＶＲＥＦから逆バイアス電圧ＶＲＥＶに切り換える遷移期間である期間Ｔ１を設けることにより、ＥＬアノード電源線６９と初期化電源線７１との間に貫通電流が流れてしまうのを防止する。この方法の利点としては、さらに期間Ｔ２を考えると、節点Ｃの電位が期間Ｔ１で設定済みであるため、期間Ｔ２では節点Ｂのみ充電を行えばよく、節点Ｂの電位を初期化電源線７１の電圧ＶＩＮＩにより短期間で設定（初期化電圧ＶＩＮＩを書き込み）することができる。
【００６５】
（期間Ｔ２：逆バイアス期間）
図３に示す時刻ｔ２〜時刻ｔ３の期間Ｔ２は、逆バイアス電圧ＶＲＥＶを駆動トランジスタ６１に印加する逆バイアス期間である。ここで、逆バイアス電圧ＶＲＥＶとは、駆動トランジスタ６１のソース電極に初期化電源線７１の電圧ＶＩＮＩ印加されている場合に、駆動トランジスタ６１のゲート電極およびソース電極間が逆バイアスとなる電圧である。ここで、上述したように、逆バイアス電圧ＶＲＥＶ＜初期化電圧ＶＩＮＩと設定される。
【００６６】
具体的には、図４Ａの画素回路６０の動作状態に示されるように、時刻ｔ２において、走査線駆動回路３は、Ｓｃａｎ線７２の電圧レベルをＬＯＷに、Ｒｅｆ線７３とＭｅｒｇｅ線７５との電圧レベルをＨＩＧＨに、かつ、ＲＦＶ線６８が供給する電圧を逆バイアス電圧ＶＲＥＶに維持しつつ、Ｉｎｉｔ線７４の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ２において、スイッチ６２を非導通状態（オフ状態）、スイッチ６３およびスイッチ６５を導通状態（オン状態）、かつ、ＲＦＶ線６８の供給する電圧を逆バイアス電圧ＶＲＥＶに維持しつつ、スイッチ６４を導通状態（オン状態）にする。
【００６７】
このように、駆動トランジスタ６１のゲート電極およびソース電極間が逆バイアスにされる逆バイアス期間である期間Ｔ２を設けることにより、駆動トランジスタ６１の閾値電圧Ｖｔｈの変動量を抑制することができる。また、発光期間（期間Ｔ１１）においてシフトした閾値電圧を、逆方向にシフトさせ、１フレームの前後では閾値電圧の変動が少なくなるといったことが可能になる。
【００６８】
なお、期間Ｔ２は、印加する逆バイアス電圧の大きさや、発光期間(期間Ｔ１１）での閾値電圧シフト量によって、１フレームの前後で閾値電圧の変動が小さくなるように設定する。たとえば、順バイアス電圧が４Ｖで１フレームの７０％期間印加された場合に、逆バイアス電圧を−１０Ｖで逆バイアス期間を１フレームの２０％程度挿入する。
【００６９】
また、本実施の形態では、容量素子６７が半導体容量で、駆動トランジスタ６１と、容量素子６７との劣化特性を合わせるために、期間Ｔ２（逆バイアス期間）において、Ｍｅｒｇｅ線７５の電圧レベルをＨＩＧＨ（スイッチ６５をオン状態）に維持したものとして説明しているが、それに限らない。容量素子６７がＭＩＭ構成（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ  Ｓｔｒｕｃｔｕｒｅ）の場合には、期間Ｔ２（逆バイアス期間）において、Ｍｅｒｇｅ線７５の電圧レベルはＬＯＷ（スイッチ６５をオフ状態）であってもよい。
【００７０】
（期間Ｔ３）
図３に示す時刻ｔ３〜時刻ｔ４の期間Ｔ３は、ＲＦＶ線が供給する電圧を切り換えるためにスイッチ６３を非導通にするための所定期間である。
【００７１】
表示パネル制御回路２は、スイッチ６２を非導通（オフ）、スイッチ６５を導通（オン）、かつスイッチ６４を導通（オン）にさせた状態で、スイッチ６３を導通（オン）にさせ、かつ、ＲＦＶ線６８に逆バイアス電圧ＶＲＥＶを駆動トランジスタ６１のゲート電極に供給させることで期間Ｔ３（所定期間）を実行する。
【００７２】
より具体的には、時刻ｔ３において、走査線駆動回路３は、Ｓｃａｎ線７２の電圧レベルをＬＯＷ、Ｉｎｉｔ線７４とＭｅｒｇｅ線７５との電圧レベルをＨＩＧＨ、かつ、ＲＦＶ線６８が供給する電圧を逆バイアス電圧ＶＲＥＶに維持しつつ、Ｒｅｆ線７３の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ３において、スイッチ６２を非導通状態（オフ状態）、スイッチ６４およびスイッチ６５を導通状態（オン状態）、かつ、ＲＦＶ線６８の供給する電圧を逆バイアス電圧ＶＲＥＶに維持しつつ、スイッチ６３を非導通状態（オフ状態）にさせる。
【００７３】
このように、スイッチ６３を非導通にするための期間である期間Ｔ３を設けることにより、ＲＦＶ線が供給する電圧を切り換えた際に駆動トランジスタ６１のゲート電極に参照電圧ＶＲＥＦが印加されＥＬアノード電源線６９と初期化電源線７１との間に貫通電流が流れてしまうのを防止することができる。なお、この期間Ｔ３がないと、ＲＦＶ線６８の立ち上がりが早い画素では、早期から貫通電流がＥＬアノード電源線６９と初期化電源線７１と間に流れる。一方で、初期化するためには、前画素が参照電圧ＶＲＥＦにまで立ち上がる必要があり、前画素が初期化期間（期間Ｔ５）に入るまでの期間Ｔ３および期間Ｔ４相当のところが長くなる。それにより、貫通電流が画素数と時間を考慮して発光電流に対して割合が大きくなり、発光とは無関係にパネルの消費電力が大きくなってしまう。
【００７４】
（期間Ｔ４）
図３に示す時刻ｔ４〜時刻ｔ５の期間Ｔ４は、ＲＦＶ線が供給する電圧を切り換えるための遷移期間である。
【００７５】
より具体的には、時刻ｔ４において、走査線駆動回路３は、Ｓｃａｎ線７２とＲｅｆ線７３との電圧レベルをＬＯＷ、かつ、Ｉｎｉｔ線７４とＭｅｒｇｅ線７５との電圧レベルをＨＩＧＨに維持しつつ、ＲＦＶ線６８が供給する電圧を逆バイアス電圧ＶＲＥＶから参照電圧ＶＲＥＦに切り換える。すなわち、時刻ｔ４において、スイッチ６２およびスイッチ６３を非導通状態（オフ状態）、かつ、スイッチ６４およびスイッチ６５を導通状態（オン状態）に維持しつつ、ＲＦＶ線６８に供給する電圧を逆バイアス電圧ＶＲＥＶから参照電圧ＶＲＥＦに切り換える。
【００７６】
ここで、ＲＦＶ線６８の供給する電圧の切り換えよりもＲｅｆ線７３の電圧レベルの変化（立ち上がり）の方が早いので、ＲＦＶ線６８の供給する電圧の切り換えとＲｅｆ線７３の電圧レベルの変化を同時に行わず、ＲＦＶ線６８の供給する電圧の切り換えを先に行う。
【００７７】
このように、ＲＦＶ線が供給する電圧を先に切り換えるため遷移期間である期間Ｔ４を設けることにより、ＲＦＶ線が供給する電圧を切り換えた際に駆動トランジスタ６１のゲート電極に不定電圧が印加されてしまうのを防止することができる。
【００７８】
（期間Ｔ５：初期化期間）
図３に示す時刻ｔ５〜時刻ｔ６の期間Ｔ５は、駆動トランジスタを初期化する初期化期間である。ここで、初期化期間とは、駆動トランジスタ６１の閾値電圧補償を行うためにドレイン電流を流すのに必要な電圧を駆動トランジスタ６１のゲート電極およびソース電極間に印加する期間である。
【００７９】
ＴＦＴ素子（駆動トランジスタ６１）のゲート電極およびソース電極間に逆バイアス電圧を印加することによるネガティブシフトは、ＴＦＴ素子に順バイアス電圧を印加すると戻りやすいという性質がある。そのため、期間Ｔ５において、ＥＬ素子６６の発光状態又は画面の劣化状態に応じて、閾値電圧（Ｖｔｈ）補償用の初期化電圧を印加する。
【００８０】
本実施の形態では、初期化期間において、駆動トランジスタ６１のゲート電極に、駆動トランジスタ６１の閾値電圧Ｖｔｈよりも大きな電圧であって駆動トランジスタ６１のゲート電極およびソース電極間が順バイアスとなる参照電圧ＶＲＥＦを印加する。
【００８１】
また、初期化電圧としては、ＴＦＴ素子がネガティブシフトをする無ストレス状態を作らないために、順バイアス電圧を調整して印加する。順バイアス電圧の調整は、電圧の印加時間を長くしたり印加電圧を大きくしたりすることにより行う。
【００８２】
表示パネル制御回路２は、スイッチ６２を非導通（オフ）、スイッチ６５を導通（オン）、かつスイッチ６４を導通（オン）にさせた状態で、スイッチ６３を導通（オン）させ、かつ、ＲＦＶ線６８に参照電圧ＶＲＥＦを駆動トランジスタ６１のゲート電極に供給させることで期間Ｔ５（初期化期間）を実行する。
【００８３】
具体的には、図４Ｂの画素回路６０の動作状態に示されるように、時刻ｔ５において、走査線駆動回路３は、Ｓｃａｎ線７２の電圧レベルをＬＯＷ、Ｉｎｉｔ線７４とＭｅｒｇｅ線７５との電圧レベルをＨＩＧＨ、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、Ｒｅｆ線７３の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ５において、スイッチ６２を非導通状態（オフ状態）、スイッチ６４およびスイッチ６５を導通状態（オン状態）、かつ、ＲＦＶ線６８の供給する電圧を参照電圧ＶＲＥＦに維持しつつ、スイッチ６３を導通状態（オン状態）にする。
【００８４】
このように、Ｒｅｆ線７３の電圧レベルをＬＯＷからＨＩＧＨに変化させること（立ち上がり）により初期化期間を開始する。
【００８５】
これにより、節点Ａ（節点Ｃ）の電位は、ＲＦＶ線６８の供給する参照電圧ＶＲＥＦに設定される。また、スイッチ６４が導通状態（オン状態）であるから、節点Ｂの電位は初期化電源線７１の電圧ＶＩＮＩに設定される。すなわち、駆動トランジスタ６１は、ゲート電極にＲＦＶ線６８の供給する参照電圧ＶＲＥＦが印加され、ソース電極に初期化電源線７１の電圧ＶＩＮＩが印加されることで、駆動トランジスタ６１のゲート電極およびソース電極間に順バイアスの所定電圧が印加される。
【００８６】
ここで、期間Ｔ５の長さは、ＥＬ素子６６の発光状態に応じて、節点Ａ（節点Ｃ）および節点Ｂの電位が所定電位になるまでの長さ（時間）に調整される。
【００８７】
例えば、黒表示を行った後のフレームでは、期間Ｔ５の長さは、１フレーム期間（期間Ｔ１〜期間Ｔ１２）の５％に設定される。これにより、ＴＦＴ素子が無ストレス状態となるのを抑制し、逆バイアス電圧を印加したときにＴＦＴ素子がネガティブシフトするのを抑制することができる。
【００８８】
また、駆動トランジスタ６１のゲート電極およびソース電極間電圧（所定電圧）は、閾値電圧補償動作を行うのに必要なドレイン電流を確保できる電圧に設定されることが必要である。そのため、ＲＦＶ線６８の参照電圧ＶＲＥＦと初期化電源線７１の電圧ＶＩＮＩの電位差は、上述したように、駆動トランジスタ６１の閾値電圧Ｖｔｈよりも大きな電圧すなわち閾値電圧Ｖｔｈ＜（参照電圧ＶＲＥＦ−初期化電圧ＶＩＮＩ）に設定される。また、参照電圧ＶＲＥＦおよび初期化電圧ＶＩＮＩは、ＥＬ素子６６に電流が流れないように、初期化電圧ＶＩＮＩ＜電圧ＶＥＬ＋（ＥＬ素子６６の順方向電流閾値電圧）、および、参照電圧ＶＲＥＦ＜電圧ＶＥＬ＋（ＥＬ素子６６の順方向電流閾値電圧）＋閾値電圧Ｖｔｈ、となるように設定される。
【００８９】
なお、初期化電圧は、ＥＬ素子６６の発光状態に応じて調整してもよいし、駆動トランジスタ６１の劣化状態（閾値電圧の変動量）に応じて調整してもよい。
【００９０】
また、初期化電圧の調整は、初期化電圧の印加時間（期間Ｔ５の長さ）を調整してもよいし、ＴＦＴ素子のゲート電極およびソース電極間に印加する順バイアス電圧の大きさ、すなわち、順バイアス電圧印加量を調整することにより行ってもよい。例えば、順バイアス電圧印加量を調整する場合について、以下説明する。
【００９１】
図５は、ＴＦＴ素子の劣化量と順バイアス電圧印加量との関係を示す図である。
【００９２】
図８に示したように、所定の電圧を印加した場合にＴＦＴ素子を流れる実電流は、目標電流よりも少なくなる。すなわち、時間の経過と共にＴＦＴ素子は劣化する。したがって、ＴＦＴ素子に目標電流を流すためには、ＴＦＴ素子のゲート電極およびソース電極間に印加する電圧の大きさ（順バイアス電圧印加量）を大きくする必要がある。
【００９３】
ここで、図９に示したように、ＴＦＴ素子の劣化量ΔＶｔｈは、時間の経過と共に減少するので、ＴＦＴ素子のゲート電極およびソース電極間に印加する順バイアス電圧印加量は、ＴＦＴ素子の劣化量ΔＶｔｈに応じて小さくしてもよい。つまり、図５に示すように、期間Ｔ５においてＴＦＴ素子のゲート電極およびソース電極間に印加する順バイアス電圧は、時間の経過と共に減少させてもよい。
【００９４】
また、初期化電圧の調整は、表示パネル制御回路２に予め保持された、ＥＬ素子６６の発光状態とＴＦＴ素子の変動量（劣化量）との関係を示すデータに基づいて、初期化期間の長さ又は初期化電圧の大きさを調整することによって行ってもよい。
【００９５】
また、初期化電圧の調整は、表示パネル制御回路２により、ＥＬ素子６６の発光状態から駆動トランジスタの閾値電圧の変動量を計算し、初期化期間の長さ又は初期化電圧の大きさを調整することによって行ってもよい。例えば、面内の累積の点灯時間を計算し、面内で一番点灯してない画素等、面内の劣化状況を把握することにより、ネガティブシフトの影響が出ない電圧に設定するとよい。
【００９６】
（期間Ｔ６：閾値補償期間）
次に、図３の時刻ｔ６〜時刻ｔ７の期間Ｔ６は、駆動トランジスタ６１の閾値電圧Ｖｔｈを補償する閾値補償期間である。
【００９７】
具体的には、図４Ｃの画素回路６０の動作状態に示されるように、時刻ｔ６において、走査線駆動回路３は、Ｓｃａｎ線７２の電圧レベルをＬＯＷ、Ｒｅｆ線７３およびＭｅｒｇｅ線７５の電圧レベルをＨＩＧＨ、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、Ｉｎｉｔ線７４の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ６において、スイッチ６２を非導通状態（オフ状態）、スイッチ６３およびスイッチ６５を導通状態（オン状態）、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、スイッチ６４が導通状態（オン状態）にされる。
【００９８】
ここで、駆動トランジスタ６１のゲート電極およびソース電極間電圧（所定電圧）は、初期化期間（期間Ｔ５）において、上述したように設定されているので、ＥＬ素子６６には電流が流れない。駆動トランジスタ６１は、ＥＬアノード電源線６９の電圧ＶＴＦＴによりドレイン電流が供給されるが、それとともに駆動トランジスタ６１のソース電位が変化する。言い換えると、駆動トランジスタ６１は、ＥＬアノード電源線６９の電圧ＶＴＦＴにより供給されるドレイン電流が０となる点まで駆動トランジスタ６１のソース電位が変化する。
【００９９】
このように、駆動トランジスタ６１のゲート電極にＲＦＶ線６８が供給する参照電圧ＶＲＥＦを印加した状態で、Ｉｎｉｔ線７４の電圧レベルをＨＩＧＨからＬＯＷに変化させる（スイッチ６５を導通状態（オン状態）にする）と、駆動トランジスタ６１の閾値補償動作を開始する。
【０１００】
そして、期間Ｔ６の終了時（時刻ｔ７）には、駆動トランジスタ６１のゲート電極およびソース電極間電圧（節点Ａ（節点Ｃ）と節点Ｂとの電位差）は駆動トランジスタ６１の閾値電圧に相当する電位差となる。この電位差（電圧）は容量素子６７に保持（記憶）される。
【０１０１】
（期間Ｔ７）
図３に示す時刻ｔ７〜時刻ｔ８の期間Ｔ７は、閾値補償動作を終了させるための期間である。
【０１０２】
より具体的には、時刻ｔ７において、走査線駆動回路３は、Ｓｃａｎ線７２およびＩｎｉｔ線７４の電圧レベルをＬＯＷ、Ｒｅｆ線７３の電圧レベルをＨＩＧＨ、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、Ｍｅｒｇｅ線７５の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ７において、スイッチ６２およびスイッチ６４を非導通状態（オフ状態）、スイッチ６３を導通状態（オン状態）、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、スイッチ６５を非導通状態（オフ状態）にする。
【０１０３】
このようにして、Ｒｅｆ線７３とＭｅｒｇｅ線７５との電圧レベルを同時に変化させず、Ｍｅｒｇｅ線７５の電圧レベルを先に変化させてスイッチ６５を非導通とする期間Ｔ７を設ける。それにより、スイッチ６３およびスイッチ６５の寄生容量を介してゲート信号線（Ｓｃａｎ線７２〜Ｍｅｒｇｅ線７５）の電圧の変化が節点Ａの電位に影響する突き抜けを減らすことができ、突き抜け量のばらつきに起因する表示ムラを低減することが可能である。
【０１０４】
なお、Ｒｅｆ線７３とＭｅｒｇｅ線７５との電圧レベルを同時もしくはＲｅｆ線７３の電圧レベルを先にＬＯＷにする場合、まず、スイッチ６３による突き抜けが節点Ａに伝搬する。スイッチ６５がオン状態になると、次にスイッチ６５による突き抜けが節点Ａに伝搬する。
【０１０５】
一方、期間Ｔ７を設ける場合、スイッチ６５による突き抜けは節点Ａに伝搬するが、スイッチ６３による突き抜けはすでにスイッチ６５がオフ状態のため節点Ａに伝搬しない。そして、この分が突き抜け量の低減効果となる。
【０１０６】
（期間Ｔ８）
図３に示す時刻ｔ８〜時刻ｔ９の期間Ｔ８は、スイッチ６３を非導通状態（オフ状態）にすることで、Ｄａｔａ線７６を介して供給されたデータ信号電圧とＲＦＶ線６８の参照電圧ＶＲＥＦとが同時に節点Ａに印加されるのを防止する期間である。
【０１０７】
具体的には、時刻ｔ８において、走査線駆動回路３は、Ｓｃａｎ線７２とＩｎｉｔ線７４とＭｅｒｇｅ線７５との電圧レベルをＬＯＷ、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、Ｒｅｆ線７３の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ８において、スイッチ６２、スイッチ６４およびスイッチ６５を非導通状態（オフ状態）、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、スイッチ６３を非導通状態（オフ状態）にする。
【０１０８】
このように、Ｒｅｆ線７３の動作によりスイッチ６３をさらに非導通状態（オフ状態）とし、スイッチ６２およびスイッチ６３が非導通状態（オフ状態）となる期間Ｔ８を設けることで、Ｄａｔａ線７６を介してスイッチ６２から供給されるデータ信号電圧と、ＲＦＶ線６８の参照電圧ＶＲＥＦとが節点Ａ（容量素子６７の第１電極）に同時に印加されるのを防止することができる。
【０１０９】
なお、スイッチ６３とスイッチ６５とを同時に非導通状態（オフ状態）にし、期間Ｔ７および期間Ｔ８は一つにまとめてもよい。
【０１１０】
また、（映像信号電圧−参照電圧ＶＲＥＦ）の電位差を正確に反映させるには、期間Ｔ２６はなるべく短い方がよい。
【０１１１】
（期間Ｔ９：書込期間）
次に、図３の時刻ｔ９〜時刻ｔ１０の期間Ｔ９は、Ｄａｔａ線７６から表示階調に応じた映像信号電圧（データ信号電圧）を画素回路６０にスイッチ６２を介して取り込み、容量素子６７に書き込む書込期間である。
【０１１２】
具体的には、図４Ｄの画素回路６０の動作状態に示されるように、時刻ｔ９において、走査線駆動回路３は、Ｒｅｆ線７３、Ｉｎｉｔ線７４およびＭｅｒｇｅ線７５の電圧レベルをＬＯＷ、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、Ｓｃａｎ線７２の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ９において、スイッチ６３とスイッチ６４とスイッチ６５を非導通状態（オフ状態）かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、スイッチ６２を導通状態（オン状態）にする。
【０１１３】
これにより、容量素子６７には、閾値補償期間（期間Ｔ６）で記憶された駆動トランジスタ６１の閾値電圧Ｖｔｈに加えて、映像信号電圧が、記憶（保持）される。
【０１１４】
なお、大画面化（表示パネル６のサイズが大きくなる）、かつ、画素回路６０の数が増加するのに伴い、画素回路６０を駆動するためのフレーム周波数が高くなってきている。大画面化に伴いＳｃａｎ線７２配線時定数も増加するものの、水平走査期間の短縮により、所定の階調電圧を画素回路６０に書き込むことが難しくなる。そのため、本実施の形態では、Ｓｃａｎ線７２の波形なまりがあっても、所定の映像信号（データ信号電圧）がＤａｔａ線７６に入力される前にＳｃａｎ線７２が立ち上がりを完了させて、スイッチ６２が導通状態（オン状態）となるようにしている。
【０１１５】
これにより、Ｓｃａｎ線７２の負荷（配線時定数）が大きく、立ち上がりに時間がかかるような大画面、高画素数の表示パネル６であっても確実に書き込むことができる。
【０１１６】
（期間Ｔ１０）
図３に示す時刻ｔ１０〜時刻ｔ１１の期間Ｔ１０は、スイッチ６２を確実に非導通状態（オフ状態）にさせるための期間である。
【０１１７】
より具体的には、時刻ｔ１０において、走査線駆動回路３は、Ｒｅｆ線７３、Ｉｎｉｔ線７４およびＭｅｒｇｅ線７５の電圧レベルをＬＯＷ、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、Ｓｃａｎ線７２の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ１０において、スイッチ６３とスイッチ６４とスイッチ６５を非導通状態（オフ状態）、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、スイッチ６２を非導通状態（オフ状態）にする。
【０１１８】
これにより、続く期間Ｔ１１（発光期間）においてスイッチ６５を導通状態（オン状態）にさせるまえにスイッチ６２を確実に非導通状態（オフ状態）にすることができる。
【０１１９】
なお、期間Ｔ１１を設けず、スイッチ６５とスイッチ６２とを同時に導通状態（オン状態）にさせる場合、駆動トランジスタ６１のドレイン電流により、節点Ｂの電位が上昇する一方で、節点Ａの電位はデータ信号電圧となることから、駆動トランジスタ６１のソース電極およびゲート電極間電圧が小さくなってしまう。この場合には、所望の輝度に比べて少ない輝度で発光してしまうので問題となる。これを防止するため、本実施の形態では、期間Ｔ１０を設けてスイッチ６２が非導通状態（オフ状態）であることを確保してから、続く期間Ｔ１１においてスイッチ６５を導通状態（オン状態）にする。
【０１２０】
（期間Ｔ１１：発光期間）
次に、図３に示す時刻ｔ１１〜時刻ｔ１２の期間Ｔ１１は、ＥＬ素子６６を発光させる発光期間である。
【０１２１】
具体的には、図４Ｅの画素回路６０の動作状態に示されるように、時刻ｔ１１において、走査線駆動回路３は、Ｓｃａｎ線７２、Ｒｅｆ線７３およびＩｎｉｔ線７４の電圧レベルをＬＯＷ、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、Ｍｅｒｇｅ線７５の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ１１において、スイッチ６２、スイッチ６３およびスイッチ６４を非導通状態（オフ状態）かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、スイッチ６５を導通状態（オン状態）にする。
【０１２２】
このように、スイッチ６５を導通状態（オン状態）にさせることで、容量素子６７に蓄えられた電圧（データ信号電圧）に応じて駆動トランジスタ６１にＥＬ素子６６に電流を供給させＥＬ素子６６を発光させることができる。
【０１２３】
（期間Ｔ１２）
図３に示す時刻ｔ１２〜時刻ｔ１の期間Ｔ１２は、黒挿入期間であり、たとえば動画応答性を改善するもので、ＥＬ素子６６を非発光状態にさせる期間である。
【０１２４】
より具体的には、図４Ｆの画素回路６０の動作状態に示されるように、時刻ｔ１２において、走査線駆動回路３は、Ｓｃａｎ線７２とＩｎｉｔ線７４の電圧レベルをＬＯＷ、Ｍｅｒｇｅ線７５との電圧レベルをＨＩＧＨ、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、Ｒｅｆ線７３の７５の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ１２において、スイッチ６２およびスイッチ６４を非導通状態（オフ状態）、スイッチ６５を導通状態（オン状態）、かつ、ＲＦＶ線６８が供給する電圧を参照電圧ＶＲＥＦに維持しつつ、スイッチ６３を導通状態にする。
【０１２５】
以上のようなシーケンスにより、画素回路６０は、階調表示を行う。
【０１２６】
なお、表示パネル制御回路２は、表示パネル６を構成する他の画素回路６０についても、同様の駆動方法を線順次に行う。
【０１２７】
以上のように、本実施の形態に係るＥＬ表示装置によると、ＴＦＴ素子が無ストレス状態となるのを抑制し、逆バイアス電圧を印加したときにＴＦＴ素子がネガティブシフトするのを抑制することができる。
【０１２８】
［１−３．効果等］
以上のように、本開示の一態様に係るＥＬ表示装置は、供給される電流に応じて発光する発光素子と輝度信号の大きさに応じた電流を前記発光素子に供給する駆動トランジスタとを有する画素が行列状に複数配置された表示装置の駆動方法であって、前記駆動トランジスタのゲート−ソース間に逆バイアス電圧が印加される逆バイアス印加期間と、前記駆動トランジスタのゲート−ソース間に、前記駆動トランジスタの閾値電圧よりも大きな電圧であって前記駆動トランジスタのゲート電極およびソース電極間が順バイアスとなる初期化電圧が印加される初期化期間と、を有し、前記初期化期間の長さ又は前記初期化電圧の大きさは、前記逆バイアス印加期間における前記駆動トランジスタの閾値電圧の変動量に応じて設定される。
【０１２９】
この構成によれば、ＴＦＴ素子が無ストレス状態となるのを抑制し、逆バイアス電圧を印加したときにＴＦＴ素子がネガティブシフトするのを抑制することができる。
【０１３０】
また、前記駆動トランジスタの閾値電圧の変動量は、予め取得された前記発光素子の発光状態のデータから求められてもよい。
【０１３１】
この構成によれば、駆動トランジスタの閾値電圧の変動量は、予め取得された発光素子の発光状態のデータから順バイアス電圧の印加時間又は大きさを調整することにより、逆バイアス電圧を印加したときにＴＦＴ素子がネガティブシフトするのを抑制することができる。
【０１３２】
また、前記駆動トランジスタの閾値電圧の変動量は、前記発光素子の発光状態から計算することにより求められてもよい。
【０１３３】
この構成によれば、発光素子の発光状態から計算して順バイアス電圧の印加時間又は大きさを調整することにより、逆バイアス電圧を印加したときにＴＦＴ素子がネガティブシフトするのを抑制することができる。
【０１３４】
また、行列状に配置された複数の画素を有する表示装置であって、前記複数の画素の各々は、発光素子と、電圧を保持するための容量素子と、前記容量素子に保持された電圧に応じた電流を前記発光素子に供給することにより前記発光素子を発光させる駆動トランジスタと、前記画素を初期化する初期化期間において、前記駆動トランジスタに、前記駆動トランジスタの閾値電圧よりも大きな電圧であって前記駆動トランジスタのゲート電極およびソース電極間が順バイアスとなる初期化電圧を印加し、前記初期化期間の前の前記発光素子を発光させない期間のうちの所定期間において、前記駆動トランジスタに、前記駆動トランジスタの前記ゲート電極およびソース電極間が逆バイアスとなる逆バイアス電圧を印加する電圧印加部と、を備え、前記電圧印加部は、前記駆動トランジスタの閾値が、前記逆バイアス電圧の印加によって逆方向にシフトしないように、前記逆バイアス印加期間における前記駆動トランジスタの閾値電圧の変動量に応じて前記初期化期間の長さ又は前記初期化電圧の大きさを設定してもよい。
【０１３５】
この構成によれば、ＴＦＴ素子が無ストレス状態となるのを抑制し、逆バイアス電圧を印加したときにＴＦＴ素子がネガティブシフトするのを抑制することができる。
【０１３６】
また、前記駆動トランジスタの閾値電圧の変動量は、前記発光素子の発光状態のデータから求められてもよい。
【０１３７】
この構成によれば、駆動トランジスタの閾値電圧の変動量は、予め取得された発光素子の発光状態のデータから順バイアス電圧の印加時間又は大きさを調整することにより、逆バイアス電圧を印加したときにＴＦＴ素子がネガティブシフトするのを抑制することができる。
【０１３８】
また、前記駆動トランジスタの閾値電圧の変動量は、前記発光素子の発光状態から計算することにより求められてもよい。
【０１３９】
この構成によれば、発光素子の発光状態から計算して順バイアス電圧の印加時間又は大きさを調整することにより、逆バイアス電圧を印加したときにＴＦＴ素子がネガティブシフトするのを抑制することができる。
【０１４０】
（他の実施の形態）
以上のように、本出願において開示する技術の例示として、前述した実施の形態を説明した、しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。
【０１４１】
例えば、ＥＬ素子６６は、典型的には有機発光素子であるが、電流に応じて発光強度が変化するデバイスであればどんな電流−光変換デバイスでもよい。
【０１４２】
また、例えば、表示装置を構成する画素回路は、上述した画素回路６０の場合に限られず、他の回路構成で実現されるとしてもよい。
【０１４３】
例えば、図２に示す電圧印加部３１と異なる場所に電圧印加部を構成し、さらに、図２のスイッチ６５に代えて駆動トランジスタ６１のゲート電極およびソース電極間にＥｎａｂｌｅ線が、ゲートに接続されたスイッチを構成するとしてもよい。電圧印加部３１が有するスイッチ６３のドレインおよびソースの一方の端子は、スイッチ６２と節点Ａとの間に接続されていてもよい。
【０１４４】
また、例えば、画素回路は、図２の電圧印加部３１と異なる構成の電圧印加部と、図２のスイッチ６５に代えて、駆動トランジスタ６１のドレイン電極とＥＬアノード電源線６９の間にＥｎａｂｌｅ線がゲートに接続されたスイッチとを有する画素回路であってもよい。この場合、電圧印加部は、ＲＥＶ線６８（ＶＲＥＦ）と駆動トランジスタ６１のゲート電極との導通及び非導通を切り換えるスイッチと、ＲＥＶ６８（ＶＲＥＶ）と駆動トランジスタ６１のゲート電極との導通及び非導通を切り換えるスイッチとを備えていてもよい。スイッチ６３およびスイッチ６３のドレインおよびソースの一方の端子がスイッチ６２と節点Ａとの間に接続されている。
【０１４５】
さらに、例えば、上記回路構成の組み合わせからなる画素回路でもよい。すなわち、画素回路では、上記したスイッチに代えて、他のスイッチを有するとしてもよい。
【０１４６】
また、前述した実施の形態では、初期化期間の前の所定期間（逆バイアス期間、後述の期間Ｔ２）において、駆動トランジスタ６１のゲート電極およびソース電極間に逆バイアスが印加され、初期化期間で駆動トランジスタ６１のゲート電極およびソース電極間に順バイアスが印加される。本実施の形態では、駆動トランジスタ６１のゲート電極に印加される場合の例を挙げて説明しているがそれに限らない。逆バイアスが印加されるのは駆動トランジスタのゲート電極でなくてもよく、ソース電極でもよい。その場合、ゲート電極側から参照電圧ＶＲＥＦ、ソース電極側から初期化電圧ＶＩＮＩもしくは逆バイアス電圧ＶＲＥＶを供給する構成とすればよい。なお、本開示の例では、参照電圧ＶＲＥＦ＜逆バイアス電圧ＶＲＥＶであるため、逆バイアス電圧ＶＲＥＶとＶＥＬ間の電位差が大きくなり、ＥＬ素子が点灯する。そのため、さらに、（ＶＥＬ＋ＥＬ順方向電流閾値電圧）＞（逆バイアス電圧ＶＲＥＶ）となるように、電圧ＶＥＬの調整を行っておく必要がある。
【０１４７】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。
【０１４８】
したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【０１４９】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【０１５０】
本発明は、表示装置およびその駆動方法に利用でき、特に、例えば図６に示されるようなテレビなどのＦＰＤ表示装置に利用することができる。
【符号の説明】
【０１５１】
１    表示装置
２    表示パネル制御回路
３    走査線駆動回路
５    データ線駆動回路
６    表示パネル
３１    電圧印加部
６０    画素回路（画素）
６１、１６１    駆動トランジスタ
６２、６３、６４、６５、１６２    スイッチ
６６    ＥＬ素子
６７    容量素子
６８    ＲＦＶ線
６９    ＥＬアノード電源線
７０    ＥＬカソード電源線
７２    Ｓｃａｎ線
７４    Ｉｎｉｔ線
７５    Ｍｅｒｇｅ線
７６    Ｄａｔａ線
【図１】
2016048300.tif 000003
【図２】
2016048300.tif 000004
【図３】
2016048300.tif 000005
【図４Ａ】
2016048300.tif 000006
【図４Ｂ】
2016048300.tif 000007
【図４Ｃ】
2016048300.tif 000008
【図４Ｄ】
2016048300.tif 000009
【図４Ｅ】
2016048300.tif 000010
【図４Ｆ】
2016048300.tif 000011
【図５】
2016048300.tif 000012
【図６】
2016048300.tif 000013
【図７】
2016048300.tif 000014
【図８】
2016048300.tif 000015
【図９】
2016048300.tif 000016