(57)【要約】【課題】電子パッケージを提供する。【解決手段】電子パッケージは、基板と、対応する複数の所定のビアパターンによって規定される複数のビアとを含む。電子パッケージは、基板の一部に配置された金属ビルドアップ層をさらに含み、複数の所定のビア位置および複数のビアについての複数の所定のピアパターンをもたらす。また、電子パッケージは、金属ビルドアップ層の少なくとも一部に配置される第１の導電層を含む。さらに、電子パッケージは、第１の導電層に配置される第２の導電層を含み、複数のビアが、金属ビルドアップ層、第１の導電層、および第２の導電層に少なくとも部分的に配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子パッケージ（１３２０）であって、
基板（１０２、１３０２、１４０８、２６０２）と、
対応する複数の所定のビアパターンによって規定される複数のビアと、
複数の所定のビア位置および前記複数のビアの前記所定のビアパターンを提供するために前記基板（１０２、１３０２、１４０８、２６０２）の一部に配置された金属ビルドアップ層（１３０６、１４１２、２９０２）と、
前記金属ビルドアップ層（１３０６、１４１２、２９０２）の少なくとも一部に配置された第１の導電層（１５２、１３０７、１６０２、２３０２、３４０２）と、
前記第１の導電層（１５２、１３０７、１６０２、２３０２、３４０２）上に配置された第２の導電層（１６０、１３０８、１７０２、２４０２、３５０２）と
を備え、
前記複数のビアが、前記金属ビルドアップ層（１３０６、１４１２、２９０２）、前記第１の導電層（１５２、１３０７、１６０２、２３０２、３４０２）、および前記第２の導電層（１６０、１３０８、１７０２、２４０２、３５０２）に少なくとも部分的に配置される、電子パッケージ（１３２０）。
【請求項２】
前記金属ビルドアップ層（１３０６、１４１２、２９０２）が、複数の所定のトレースパターンに対応する前記基板（１０２、１３０２、１４０８、２６０２）の部分に配置される、請求項１に記載の電子パッケージ（１３２０）。
【請求項３】
前記所定のトレースパターンの平均幅が、約１ミクロンから約１０００ミクロンの範囲内である、請求項２に記載の電子パッケージ（１３２０）。
【請求項４】
前記複数のビアの平均直径が、約１ミクロンから約５００ミクロンの範囲内である、請求項１に記載の電子パッケージ（１３２０）。
【請求項５】
前記複数のビアの２つの隣接配置されるビアの間の平均ピッチが、約２ミクロンから約１０００ミクロンの範囲内である、請求項１に記載の電子パッケージ（１３２０）。
【請求項６】
前記複数のビアは、ブラインドビア、スルービア、またはそれらの組み合わせを備える、請求項１に記載の電子パッケージ（１３２０）。
【請求項７】
前記金属ビルドアップ層（１３０６、１４１２、２９０２）、前記第１の導電層（１５２、１３０７、１６０２、２３０２、３４０２）、および前記第２の導電層（１６０、１３０８、１７０２、２４０２、３５０２）の１つまたは複数は、チタン、タンタル、銅、ニッケル、金、銀、クロム、アルミニウム、チタン−タングステン、またはそれらの組み合わせを備える、請求項１に記載の電子パッケージ（１３２０）。
【請求項８】
電子組立品（１２００、１３００、１９００、２５００、３８００）であって、
電子パッケージ（１３２０）を備え、
前記電子パッケージ（１３２０）が、
基板（１０２、１３０２、１４０８、２６０２）と、
対応する複数の所定のビアパターンによって規定される複数のビアと、
複数の所定のビア位置および前記複数のビアの前記所定のビアパターンを提供するために前記基板（１０２、１３０２、１４０８、２６０２）の一部に配置された金属ビルドアップ層（１３０６、１４１２、２９０２）と、
前記金属ビルドアップ層（１３０６、１４１２、２９０２）の少なくとも一部に配置された第１の導電層（１５２、１３０７、１６０２、２３０２、３４０２）と、
前記第１の導電層（１５２、１３０７、１６０２、２３０２、３４０２）上に配置された第２の導電層（１６０、１３０８、１７０２、２４０２、３５０２）と
を備え、
前記複数のビアが、前記金属ビルドアップ層（１３０６、１４１２、２９０２）、前記第１の導電層（１５２、１３０７、１６０２、２３０２、３４０２）、および前記第２の導電層（１６０、１３０８、１７０２、２４０２、３５０２）に少なくとも部分的に配置され、
前記電子パッケージ（１３２０）がさらに、前記複数のビアの対応するビアに結合される電子素子（１３８、１４１４、３００４）を備える、電子組立品（１２００、１３００、１９００、２５００、３８００）。
【請求項９】
前記電子素子（１３８、１４１４、３００４）が、前記所定のビアパターンに結合される、請求項８に記載の電子組立品（１２００、１３００、１９００、２５００、３８００）。
【請求項１０】
前記複数のビアが、ブラインドビアである、請求項８に記載の電子組立品（１２００、１３００、１９００、２５００、３８００）。
【請求項１１】
前記複数の電子素子（１３８、１４１４、３００４）が、半導体ダイ（１３１２）を備える、請求項８の記載の電子組立品（１２００、１３００、１９００、２５００、３８００）。
【請求項１２】
前記複数のビアの前記ビアの平均直径が、約１ミクロンから約５００ミクロンの範囲内である、請求項８に記載の電子組立品（１２００、１３００、１９００、２５００、３８００）。
【請求項１３】
前記複数のビアの２つの隣接配置されるビアの間の平均ピッチが、約２ミクロンから約１０００ミクロンの範囲内である、請求項８に記載の電子組立品（１２００、１３００、１９００、２５００、３８００）。
【請求項１４】
電子パッケージ（１３２０）を製造する方法であって、
第１の側面および第２の側面を備える基板（１０２、１３０２、１４０８、２６０２）を提供するステップと、
複数の所定のビア位置および複数の所定のビアパターンを提供するために前記基板（１０２、１３０２、１４０８、２６０２）の前記第１の側面上に金属ビルドアップ層（１３０６、１４１２、２９０２）を配置するステップと、
電子素子（１３８、１４１４、３００４）を前記基板（１０２、１３０２、１４０８、２６０２）の前記第２の側面に結合して、前記電子素子（１３８、１４１４、３００４）の接触パッド（１４０、１３１４、１４１８、３００６）が１つまたは複数の所定のビアパターンと位置合わせされるステップと、
前記複数の所定のビア位置の前記１つまたは複数の所定のビア位置で前記基板（１０２、１３０２、１４０８、２６０２）の部分を選択的に取り除くステップと、
前記金属ビルドアップ層（１３０６、１４１２、２９０２）の少なくとも一部に第１の導電層（１５２、１３０７、１６０２、２３０２、３４０２）を配置するステップと、
前記第１の導電層（１５２、１３０７、１６０２、２３０２、３４０２）の少なくとも一部に第２の導電層（１６０、１３０８、１７０２、２４０２、３５０２）を配置するステップと
を備え、
前記複数の所定のビアパターンが、前記金属ビルドアップ層（１３０６、１４１２、２９０２）、前記第１の導電層（１５２、１３０７、１６０２、２３０２、３４０２）、および前記第２の導電層（１６０、１３０８、１７０２、２４０２、３５０２）に少なくとも部分的に配置される複数のビアに対応する、方法。
【請求項１５】
前記金属ビルドアップ層（１３０６、１４１２、２９０２）を配置する前記ステップが、
前記基板（１０２、１３０２、１４０８、２６０２）の前記第１の側面の少なくとも一部上にパターン化レジスト層（１１６、２８０２）を提供するステップと、
前記パターン化レジスト層（１１６、２８０２）を使用して前記基板（１０２、１３０２、１４０８、２６０２）の部分に金属を選択的に堆積するステップと
を備える、請求項１４に記載の方法。
【請求項１６】
前記複数の所定のビア位置のビア位置から前記パターン化レジスト層（１１６、２８０２）の部分を選択的に除去するステップをさらに備える、請求項１５に記載の方法。
【請求項１７】
前記基板（１０２、１３０２、１４０８、２６０２）の前記部分を選択的に除去する前記ステップは、前記基板（１０２、１３０２、１４０８、２６０２）の前記部分をレーザ穿孔するステップを備える、請求項１４に記載の方法。
【請求項１８】
前記金属ビルドアップ層（１３０６、１４１２、２９０２）の少なくとも一部、前記複数の所定のビア位置の１つまたは複数の所定のビア位置、前記複数の所定のビアパターンの２つ以上の隣接配置された所定のビアパターンの間、またはそれらの組み合わせに、誘電体材料（１４０２、２００２）を配置するステップをさらに備える、請求項１４に記載の方法。
【請求項１９】
前記基板（１０２、１３０２、１４０８、２６０２）上に複数の所定のトレースパターンを提供するステップをさらに備える、請求項１４に記載の方法。
【請求項２０】
前記電子素子（１３８、１４１４、３００４）を、前記基板（１０２、１３０２、１４０８、２６０２）の前記第２の側面に結合する前に、前記所定のビアパターンおよび前記所定のトレースパターンを検査するステップをさらに備える、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書の実施形態は、電子パッケージに関し、より詳しくは、所定のビアパターンを有する電子パッケージに関する。
【背景技術】
【０００２】
電子素子の領域における技術進歩は、近年では、極めて大きな成長を遂げている。例えば、携帯電話は、より小さく、より軽くなっている一方で、それらの機能および能力は、同時に、拡張し続けている。このことは、そのような装置で見られる電子部品の複雑さおよび動作を増やし、そのような部品の設置スペースを減らすという結果を引き起こしている。電子部品の複雑さの増加および利用可能なスペースの減少から、いくつかの課題が発生している。例えば、スペースの限界に基づいて、回路基板は、基板の配線密度を所望の量未満に制限することができる程度のサイズに小型化されている。集積回路（ＩＣ）は、徐々に小さくなり、より良好な動作性能を生みだし、集積回路（ＩＣ）パッケージングのためのパッケージング技術は、それに応じて、導線型パッケージングから、積層式ボールグリッドアレイ（ＢＧＡ）パッケージングに、最終的に、チップスケールパッケージング（ＣＳＰ）に発展している。ＩＣチップパッケージング技術の進歩は、より良好な性能、さらなる小型化、およびより高い信頼性に対するニーズが常に高まっていることにより駆り立てられている。新しいパッケージング技術は、大規模製造のためのバッチ生産の可能性をさらに提供しなければならず、それにより、規模の生産性が高まる。
【０００３】
さらに、ＩＣパッケージの小型化および複雑さのため、ＩＣパッケージを生産するための処理は、典型的に、高価で、時間がかかる。また、所望の両面入力／出力（Ｉ／Ｏ）システムを生成するためにさらなる再配線層を使用することは、処理ステップの数を増やし、さらに、製造処理のコストと複雑度とを高めてしまう。さらに、装置ごとのＩ／Ｏを増やすことは、装置ごとに要求される配線密度およびビアの数を増やすことになる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８７１６８７０号明細書
【発明の概要】
【０００５】
本明細書の態様により、電子パッケージが提供される。電子パッケージは、基板と、対応する複数の所定のビアパターンによって規定される複数のビアとを含む。電子パッケージは、基板の一部に配置された金属ビルドアップ層をさらに含み、複数の所定のビア位置および複数のビアについての複数の所定のピアパターンをもたらす。さらに、電子パッケージは、金属ビルドアップ層の少なくとも一部に配置される第１の導電層を含む。さらに、電子パッケージは、第１の導電層に配置される第２の導電層を含み、複数のビアが、金属ビルドアップ層、第１の導電層、および第２の導電層に少なくとも部分的に配置される。
【０００６】
本明細書の別の態様により、電子組立品が提供される。電子組立品は、基板と、対応する複数の所定のビアパターンによって規定される複数のビアを有する電子パッケージを含む。さらに、電子パッケージは、基板の一部に配置された金属ビルドアップ層を含み、複数の所定のビア位置および複数のビアについての複数の所定のピアパターンをもたらす。さらに、電子パッケージは、金属ビルドアップ層の少なくとも一部に配置される第１の導電層と、第１の導電層に配置される第２の導電層とを含み、複数のビアが、金属ビルドアップ層、第１の導電層、および第２の導電層に少なくとも部分的に配置される。電子組立品はまた、複数のビアの対応するビアに結合される電子素子を含む。
【０００７】
本明細書のさらに別の態様により、電子パッケージの生成方法が提供される。本方法は、第１の側面および第２の側面を有する基板を提供するステップと、基板の第１の側面に金属ビルドアップ層を配置して、所定のビア位置および所定のビアパターンを提供するステップとを含む。本方法は、基板の第２の側面に電子素子を結合するステップをさらに含み、電子素子上の接触パッドを１つまたは複数の所定のビア位置と位置合わせする。さらに、本方法は、１つまたは複数の所定のビア位置で基板の部分を選択的に除去するステップを含む。本方法はまた、金属ビルドアップ層の少なくとも一部に配置される第１の導電層を提供するステップと、第１の導電層の少なくとも一部に配置される第２の導電層を提供するステップとを含む。さらに、所定のビアパターンが、金属ビルドアップ層、第１の導電層、および第２の導電層に少なくとも部分的に配置される複数のビアに対応する。
【０００８】
本開示のこれらの、および他の特徴、態様、および利点は、以下の詳細な説明を添付図面を参照して読むと、より理解されるであろう。添付図面において、同様の参照符号は、図面を通じて、同様の項目を意味する。
【図面の簡単な説明】
【０００９】
【図１】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図２】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図３】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図４】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図５】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図６】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図７】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図８】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図９】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図１０】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図１１】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図１２】本明細書の態様により、所定のビアパターンを有する電子組立品を生成する例示的方法に含まれるステップの模式図である。
【図１３】本明細書の態様による、図１から図１２で示した方法を使用して製造された電子パッケージの断側面図である。
【図１４】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図１５】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図１６】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図１７】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図１８】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図１９】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図２０】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図２１】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図２２】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図２３】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図２４】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図２５】本明細書の態様による、図９から図１１に図示したステップに対する例示的な代替ステップの模式図である。
【図２６】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図２７】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図２８】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図２９】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図３０】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図３１】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図３２】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図３３】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図３４】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図３５】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図３６】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図３７】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【図３８】本明細書の態様による、所定のビア位置、所定のビアパターン、および所定のトレースパターンを有する電子組立品を製造するための別の例示的方法の模式図である。
【発明を実施するための形態】
【００１０】
本明細書の実施形態は、所定のビア位置および所定のビアパターンを有する電子パッケージに関する。さらに、電子パッケージはまた、所定のトレースパターンを含むことができる。一実施形態において、電子素子は、電子パッケージの所定のビア位置で所定のビアパターンに結合されて、電子組立品を形成することができる。各ビアパターンは、対応するビアを規定するよう構成されることが留意されよう。特に、各ビアパターンは、対応するビア位置を取り囲む。さらに、所定のビア位置、所定のビアパターン、および所定のトレースパターンは、電子素子を電子パッケージに動作可能に結合する前に検査され、パターニング不良、メッキ異常、および他の生産に影響する問題を識別し、機器とビアパターンとの間の適切なビア接続を得ることができるかどうかを判断することができる。「所定の」という用語は、電子パッケージの要素の状態を言及するために使用することができ、要素は、電子素子を電子パッケージに接続する前に形成される。それに応じて、「所定のビアパターン」および「所定のトレースパターン」という用語は、電子素子を電子パッケージに結合する前に形成されるビアおよびトレースパターンに関する。
【００１１】
有利には、本明細書の方法は、ビア位置の提供を、電子装置を電子パッケージに結合する前に予め形成することを可能にし、それにより、ビア位置およびビアパターンの状態の識別を容易にし、ビアパターンが、電子素子に結合されるのに適しているかどうかを判断する。特に、ある実施形態において本明細書の電子パッケージは、電子パッケージを電子素子に結合する前に、ビア位置を規定し、およびビアパターンを形成することの利点を提供する。ビアパターンおよびトレースパターンを予め規定することにより、不良ビアパターンおよび／またはトレースパターンを識別し、半導体ダイなどの、１つまたは複数の電子素子に接続されることを防ぐことを可能にすることに留意されたい。例えば、電子素子を電子パッケージに結合する前にビア位置およびビアパターンを規定することは、欠陥ビアをもたらす可能性のあるビア位置から、機能するビアをもたらすことのできるビア位置を分離する可能性を提供する。理解されるであろうように、特定用途向け集積回路（ＡＳＩＣ）チップなどの電子素子（例えば、半導体ダイ）のコストおよび複雑度の増加に伴い、これらの機器に対するパッケージングの設計、修正、および製造のコストが対応して増加する。一例において、特定のビア位置、ビアパターン、および／またはトレースパターンが、不良があるとして識別された場合、または不良ビアをもたらす可能性があると識別された場合、電子素子は、その特定のビア位置に結合されない可能性がある。さらに、電子素子は、不良ビアをもたらすであろう特定のビア位置を含む可能性のあるビア位置の群に結合されない可能性がある。さらに、ビアおよび／またはビアパターンは、視覚検査または当業者に周知の自動テスト装置ならびにプローバを使用して自動化された方法を使用して試験することができる。いくつかの実施形態において、不良または欠陥のあるビア位置、ビアパターン、および／またはトレースパターンが識別されると、識別されたビアは電子素子に結合されない可能性があり、高価な電子素子が、欠陥ビアに接続されることにより動作不能になることを防ぐ。したがって、電子素子が欠陥ビアに結合されることを防ぎ、電子素子を機能するビアに結合して欠陥ビアに結合しないことによって、機能する電子パッケージに電子素子を結合する機会を増やすことにより、電子パッケージの生産性を高める。
【００１２】
図１から図１２は、所定のビア位置および所定のビアパターンを有する電子パッケージを製造する方法のステップの概略図である。さらに、本明細書の方法はまた、所定のトレースパターンを形成するための規定をもたらす。図１の模式図１００に示したように、製造処理は、ポリイミドの層などの基板１０２を提供することによって開始することができる。基板１０２は、第１の側面１０４および第２の側面１０６を含むことができる。
【００１３】
さらに、いくつかの実施形態において、基板１０２は、ガラス、セラミック、または高分子材料から製造してもよい。一例において、高分子材料は、可撓性材料としてもよい。一実施形態において、基板１０２は、限定するものではないが、ポリイミド、またはポリイミドベースの材料などの、誘電体材料から製造してもよい。特定の例において、基板１０２は、Ｋａｐｔｏｎ（登録商標）から製造してもよい。ある実施形態において、基板１０２は、例えば、約１２ミクロンから約５０ミクロンの厚さを有することができる。一実施形態において、基板１０２は、処理フレーム（図示せず）上に配置してもよい。さらに、処理フレームは、アルミニウム、銅、セラミック−金属複合材、ニッケル、銀、ステンレス鋼、プリント回路板（ＰＣＢ）コア、繊維ガラス強化エポキシ、もしくは別の適切な材料、またはそれらの組み合わせなどの、硬質材料から製造することができる。一例において、処理フレームは、ステンレス鋼から製造することができる。また、処理フレームは、結果として得られた回路または電子パッケージの一部を形成してもよいし、しなくてもよい。
【００１４】
さらに、図２の模式図２００で示したように、シード金属の層１０８は、基板１０２の第１の側面１０４の少なくとも一部に堆積させることができる。ある実施形態において、シード金属層１０８は、これらに限定されないが、コーティング、スパッタリング、スプレー、気化、蒸着、浸漬コーティング、積層、またはそれらの組み合わせなどの技術を使用することによって、基板１０２に堆積させることができる。いくつかの実施形態において、基板１０２が基板１０２の第１の側面１０４に予め堆積されたシード金属層１０８を有することは、電子組立品１２００（図１２（ａ）参照）の電子パッケージなどの、電子パッケージを製造するための第１のステップとして提供することができる。主として、電子パッケージは、電子素子１３８などの電子素子以外の構成要素を有する電子組立品１２００の構造のことを表すことに留意されたい。一例において、シード金属層のシード金属は、チタン、タンタル、チタン−タングステン、銅、ニッケル、クロム、またはそれらの組み合わせを含むことができる。一実施形態において、シード金属層１０８の厚さは、約１０ナノメートルから約２５ミクロンの範囲内とすることができる。
【００１５】
次に、図３（ａ）の模式図３００で示したように、および模式図３００の上面図１２２として図３（ｂ）に示したように、パターン化レジスト層１１６などのパターン化マスクをシード金属層１０８に塗布し、複数のビア位置１１０、複数の所定のビアパターン１１２、および複数の所定のトレースパターン１１４を規定することができる。
【００１６】
代替実施形態において、パターン化レジスト層１１６は、ブランケットレジスト層を使用して形成してもよいことに留意されたい。これらの実施形態において、ブランケットレジスト層は、シード金属層１０８に配置することができる。さらに、このブランケットレジスト層は、パターン化されて、複数のビア位置１１０、複数の所定のビアパターン１１２、および複数の所定のトレースパターン１１４を規定することができる。一実施形態において、ブランケットレジスト層は、積層、浸漬コーティング、または他の既知の堆積方法を使用することによって堆積させることができ、ブランケットレジスト層をパターン化して、望ましいパターンを形成する。いくつかの実施形態において、レジスト材料は、これらに限定されないが、レーザ直接描画またはステッパなどのような、既知のパターン化方法を使用して後の堆積をパターン化させることができるフィルムまたは液体として利用可能とすることができる。
【００１７】
ある実施形態において、パターン化レジスト層１１６は、結果として得られる電子組立品１２００（図１２（ａ）参照）におけるビア位置１１０、ビアのサイズ、ビアパターン１１２、およびトレースパターン１１４を最終的に規定するパターン１１８および１１９を含むことができる。一実施形態において、パターン化レジスト層１１６は、パターン化レジスト層１１６のパターン１１８をシード金属層１０８に変換するためのフォトリソグラフィの間にフォトレジストマスクの役目を果たすよう構成することができる。
【００１８】
さらに、図４の模式図４００に示したように、金属ビルドアップ層１２０が、ビアパターン１１２（図３（ｂ）参照）およびトレースパターン１１４（図３（ｂ）参照）に対応するシード金属層１０８に少なくとも部分的に堆積することができる。非限定の例において、金属ビルドアップ層１２０は、銅から作ることができる。
【００１９】
非限定の例において、複数のビアの平均直径は、約１ミクロンから約５００ミクロンの範囲とすることができる。しかしながら、５００ミクロンより大きなビアもまた、本明細書の範囲内であると考えられる。同じ、または異なる例において、２つの隣接配置されるビアの間の平均ピッチは、約２ミクロンから約１０００ミクロンの範囲内とすることができる。さらに、複数の所定のトレースパターン１１４の平均幅は、約１ミクロンから約５００ミクロンの範囲内とすることができる。
【００２０】
また、図５の模式図５００で示したように、金属ビルドアップ層１２０を堆積した後、パターン化レジスト層１１６は、パターン１１８の基となるシード金属層１０８の部分を露出するよう除去され、ビア位置１１０、ビアパターン１１２、およびトレースパターン１１４（図３（ｂ）参照）の部分１２５および１２７を形成することができる。一例において、パターン化レジスト層１１６は、ドライエッチング、ウェットエッチング、ストリッピング、レーザアブレーション、またはそれらの組み合わせを使用して除去することができる。
【００２１】
次に、図６（ａ）の模式図６００に示したように、および図６（ｂ）における上面図１２４に示したように、ここでの上面図１２４は模式図６００の上面図であり、シード金属層１０８は、基板１０２の第１の側面１０４の部分から少なくとも部分的に除去され、ビア位置１１０（図３（ｂ）参照）および所定のビアならびにトレースパターン１３１の少なくとも一部１３０を規定することができる。特に、シード金属層１０８は、ビア位置１１０に対応する基板１０２の第１の側面１０４の部分から除去することができる。
【００２２】
さらに、図７の模式図７００に示したように、接着剤の層１３６を、基板１０２の第２の側面１０６に塗布することができる。接着剤は、エポキシ系接着剤などの、非導電性接着剤とすることができる。ある実施形態において、接着層１３６は、電子組立品１２００（図１２（ａ）参照）を効率的に製造することを容易にするよう、Ｂステージ化するように構成してもよい。
【００２３】
次に、図８（ａ）の模式図８００および図８（ｂ）の上面図１４２に示したように、半導体ダイなどの望ましい電子素子１３８は、接着層１３６を介して基板１０２に結合することができる。参照番号１４２は、所定のビア位置１３０および所定のビアならびにトレースパターン１３１に対する電子素子１３８の相対位置を示す模式図８００の上面図を表す。特に、電子素子１３８は、所定のビア位置１３０および所定のビアならびにトレースパターン１３１に対して位置合わせすることができ、電子素子１３８上の接触パッド１４０または任意の望ましい電気的接続部が、所定のビア位置１３０および／または所定のビアもしくはトレースパターン１３１に動作可能に結合される。所定のビアおよびトレースパターン１３１は、欠陥ビア位置またはパターンを識別するために検査することができることに留意されたい。１つまたは複数の欠陥ビア位置またはパターンが識別された場合において、電子素子１３８は、そのような欠陥ビア位置またはパターンに結合されない可能性がある。
【００２４】
いくつかの実施形態において、電子素子１３８は、半導体ダイとすることができる。しかしながら、能動または受動電子素子などの、半導体ダイ以外の他の電子部品もまた、基板１０２に取り付けることができると考えられる。さらに、図１から図１２では、単一の電子素子に対して説明したが、本明細書の方法は、ダイの配列を含む、複数の電子素子を結合するために使用してもよく、ダイの配列での１つまたは複数のダイは、電子パッケージにおける各ビアに結合することができる。したがって、図示しないが、複数のそのような電子素子は、基板１０２に取り付けることができ、多要素モジュールまたは層を形成することができることが想定される。さらに、複数の電子素子を使用する実施形態において、電子素子の接触パッドは、ビア１２６（図１２（ａ）および図１２（ｂ）参照）に位置合わせすることができる。
【００２５】
図９の模式図９００に示したように、基板１０２および接着層１３６の部分１４６は、取り除かれて、電子素子１３８まで所定のビア位置１３０を伸ばすことができる。伸ばされた所定のビア位置は、参照番号１５６によって示され、伸ばされた所定のビアおよびトレースパターンは、参照番号１５８によって示される。一実施形態において、基板１０２の部分１４６を除去することは、ドライエッチング、ウェットエッチング、アブレーション、溶解、穿孔、レーザアブレーション、またはそれらの組み合わせを含むことができる。一例において、基板１０２の部分１４６は、ＣＯ2レーザ、プラズマエッチング、紫外線レーザ、またはそれらの組み合わせの１つまたは複数を使用して、選択的に除去してもよい。さらに、基板１０２および接着層１３６をレーザアブレーションする場合、レーザビーム（図９では図示せず）を使用して、基板１０２の決まった部分を除去し、所定のビア位置１５６および所定のビアならびにトレースパターン１５８を形成することができる。ビアのサイズは、パターン１４６によって規定することができることに留意されたい。一実施形態において、レーザビームは、ＵＶレーザビームを含むことができる。例示的な実施形態において、レーザビームのサイズは、基板１０２に形成されるビアのサイズより大きいか、または等しくすることができる。レーザビームのサイズがビアのサイズより大きい実施形態において、金属ビルドアップ層１２０の存在により、ビアに対して望ましいサイズに対応するレーザビームの部分のみが、基板１０２に入射することを可能にする。一実施形態において、金属ビルドアップ層１２０の厚さは、金属ビルドアップ層１２０が、望ましくない崩壊を受けることなく、レーザビームのエネルギに耐えるよう構成されるようにすることができる。一実施形態において、複数のビアは、ブラインドビア、スルービア、またはそれらの組み合わせを含むことができる。ビアがブラインドビアである一例において、ブラインドビアは、電子素子１３８と、チップなどの電子部品との間に電気的接続を提供するよう構成され、電子素子１３８およびチップは、電子組立品１２００（図１２（ａ）参照）を使用して結合される。ある実施形態において、スルーホールビア、すなわち、スルービアが、基板１０２の第１の側面１０４に形成されるビアおよびトレースパターンを、基板１０２の第２の側面１０６に形成される金属パターンに接続するよう形成することができる。さらに、基板１０２の第２の側面１０６上の金属パターンは、金属ビルドアップ層を形成するために使用される同様の技術を介して、電子素子１３８を基板１０２に結合する前に、形成することができる。これらの金属パターンはまた、電子素子１３８を望ましい位置に結合する前に、基板１０２の第１の側面１０４上のパターンと共に検査してもよい。基板１０２の第２の側面１０６上に、何らのビア位置も存在しない可能性があることに留意されたい。例えば、基板１０２の第２の側面１０６は、電子素子１３８の接触パッド１４０の役目を果たすよう構成することができる１つまたは複数の銅パッドを有することができる。さらに、ビアは、電子素子１３８の接触パッド１４０に形成することがで��るのと同じ方式で、この金属パターンに形成することができる。
【００２６】
さらに、図１０の模式図１０００に示すように、第１の導電層１５２は、所定のビア位置１５６および所定のビアならびにトレースパターン１５８の少なくとも一部に配置され、ビア位置１５６およびビアならびにトレースパターン１５８にメタライゼーションをもたらすことができる。一実施形態において、メタライゼーションは、スパッタリングを使用して実行することができる。この実施形態において、メタライゼーションは、スパッタリングを使用して第１の導電層１５２を堆積することを含むことができる。特に、スパッタリングは、ビアの位置を規定するよう、第１の導電層１５２の材料で少なくとも部分的に満たされるビア位置１１０（図３（ｂ）参照）に対応する領域をもたらすことができる。さらに、メタライゼーション処理は、蒸着、無電解、または電解めっきを使用して実行することができる。一例において、第１の導電層１５２は、チタン、銅、またはその両方を含むことができ、後の層のためのシード層の役目を果たすことができる。第１の導電層１５２に対する金属の他の非限定の例には、銅、チタン、チタン−タングステン、クロム、金、銀、ニッケル、またはそれらの組み合わせを含むことができる。一例において、第１の導電層１５２は、後続の１つまたは複数の導電層の堆積を容易にするために、シード層の役目を果たすよう構成することができる。
【００２７】
次に、図１１の模式図１１００に示したように、第２の導電層１６０を、第１の導電層１５２に堆積させることができる。一例において、第２の導電層１６０は、第２の導電層１６０の電解めっきのためのシード層の役目を果たす第１の導電層１５２を使用して電解めっきすることができる。一実施形態において、第２の導電層１６０は、セミアディティブめっき（ｓｅｍｉ−ａｄｄｉｔｉｖｅ  ｐｌａｔｉｎｇ）または優先堆積を使用してビア位置１５６（図１０参照）に堆積され、第１および第２の導電層１５２および１６０の一部を好ましくはビア１２６（図１２（ａ）参照）の外側に堆積した領域から除去するようエッチングが実行された後に、第２の導電層１６０の材料がビア位置に残ることを確実にすることができる。一実施形態において、第２の導電層１６０は、単一層または層の組み合わせを含むことができる。第２の導電層１６０に対する金属の非限定の例には、銅、チタン、チタン−タングステン、クロム、銅、金、銀、ニッケル、アルミニウム、またはそれらの組み合わせを含むことができる。さらに、複合材料を使用して、第２の導電層１６０を形成してもよいことも想定される。いくつかの実施形態において、金属含浸エポキシまたは金属充填塗布剤を、第２の導電層１６０として使用することができる。他のいくつかの実施形態において、第２の導電層１６０は、セミアディティブめっき、スパッタリング、電解めっき、無電解めっき、またはそれらの組み合わせを使用して堆積させることができる。シード金属層１０８、金属ビルドアップ層１２０、第１の導電層１５２、および第２の導電層１６０の材料は、同じ組成物を有してもよいし、異なる組成物を有してもよいことに留意されたい。
【００２８】
図１２（ａ）および図１２（ｂ）をここで参照すると、電子組立品１２００の模式図１２００および上面図１６２が、図１２（ａ）および図１２（ｂ）にそれぞれ図示される。ビア１２６、ビアパターン１２８、およびトレースパターン１４４を、第１および第２の導電層１５２および１６０の一部を選択的に除去することによって形成することができる。特に、ビア１２６の外側に堆積される第１および第２の導電層１５２および１６０の部分を除去することができる。
【００２９】
さらに、１つまたは複数の清掃ステップを、電子組立品１２００の１つまたは複数の層の少なくとも一部を除去することを伴う任意のステップの後に導入することができる。例えば、清掃ステップは、パターン化レジスト層１１６が除去される、図４によって示されるステップの後に実行することができる。同様に、清掃ステップまたはエッチングステップは、少なくとも図６（ａ）、図９、および図１２（ａ）で示したステップが実行された後に実行することができる。そのような清掃ステップは、電子組立品１２００を形成するよう構成される層の積み重ねから、任意の余分な材料を取り除くよう実行してもよい。追加の清掃ステップを実行してもよいことに留意されたい。例えば、清掃ステップを実行して、第１の導電層１５２を堆積する前に、ビアパターン１５６の内側の表面の少なくとも一部を清掃することができる。いくつかの実施形態において、シード金属層１０８を清掃するオプションのステップを、第２の導電層１６０を堆積する前に実行してもよい。一例において、清掃ステップを使用して、酸化物、金属、誘電体、汚染物、粒子、接着剤などの任意の望ましくない材料を、電子組立品の１つまたは複数の層の表面から取り除き、隣接配置された層の間の接着性の向上を促進することができる。
【００３０】
ある実施形態において、電子組立品１２００を製造するための方法は、例えば、環境保護をもたらすために電子素子１３８を密閉することによってさらに進めることができる。本方法はまた、表面仕上げ、はんだマスク、および／またははんだボールを追加することを含んでもよい。さらに、電子組立品１２００は、電子基板（例えば、はんだ付け、接着剤、ボールグリッドアレイ、フリップチップアセンブリ、ワイヤボンディング、もしくは他の任意の既知の結合技術、またはそれらの組み合わせを使用するプリント回路板（ＰＣＢ））上に取り付けてもよい。
【００３１】
別の例において、半導体ダイまたは電子組立品１２００におけるＩ／Ｏ密度を低コストで比較的高くするために、フリップチップ技術を使用して、電子組立品１２００を電子基板に電気的に結合することができる。さらに、いくつかの実施形態において、金属バンプ、スタッド、または金属のボール（総称して、本明細書では「バンプ型」相互接続と称する）を、例えば、２次元配列パターンにおいて、電子組立品１２００のアクティブ表面に直接適用することができ、能動面は、ビア１２６、ビアパターン１２８、および／またはトレースパターン１４４を含むことができる。あるいは、一実施形態において、導電性接着剤を使用して、電子組立品１２００を電子回路に結合してもよい。
【００３２】
さらに、電子組立品は、これらに限定されないが、半導体ダイ、ダイオード、集積回路（ＩＣ）、コンデンサ、抵抗器、または他の電子素子などの、２つ以上の電子素子を含むことができることに留意されたい。さらに、電子パッケージは、面実装パッケージとすることができ、電子素子は、外部素子への直接金属接続を形成するサブモジュール内にパッケージされる。一実施形態において、電子パッケージの複数の電子素子は、配列構成で配置することができる。さらに、複数の電子素子は、ピックアンドプレースロボット装置および１つまたは複数の基準参照点を使用してビアの位置に対して位置合わせしてもよい。さらに、いくつかの実施形態において、本方法はまた、処理フレームごとに複数の電子パッケージを製造するために使用してもよい。これらの実施形態において、各電子パッケージは、１つまたは複数の電子素子を有することができる。
【００３３】
図１３は、シード金属層１３０４、金属ビルドアップ層１３０６、第１の導電層１３０７、および第２の導電層１３０８を伴う基板１３０２を有する例示的電子組立品１３００を示す。電子組立品１３００は、対応する複数の所定のビアパターン１３１１および複数の所定のトレースパターン１３１０によって規定される複数のビア１３０９をさらに含む。複数のビア１３０９の１つまたは複数のビア１３０９は、複数の電子素子、例えば、半導体ダイ１３１２と電気的に通信することができる。複数の半導体ダイ１３１２は、接触パッド１３１４および接着層１３１６を使用して、基板１３０２に結合される。さらに、複数の半導体ダイ１３１２は、基板１３０２上に配置され、半導体ダイ１３１２のそれぞれの、接触パッド１３１４などの電気接続部が、複数のビア１３０９の対応するビア位置と位置合わせされる。さらに、複数のビア位置、複数のビアおよびトレースパターン１３１１および１３１０は、半導体ダイ１３１２を基板１３０２に取り付ける前に検査することができる。さらに、半導体ダイ１３１２は、欠陥ビアと識別される可能性のあるビア位置に結合されない可能性がある。いくつかの実施形態において、第１および第２の導電層１３０７および１３０８は共に、電子組立品１３００に対するルーティング相互接続を形成し、ルーティング相互接続は、複数の電子パッケージ１３２０を有する電子組立品１３００の中で電気通信を提供するよう構成される。有利には、所定のビアおよびトレースパターンを提供することに加え、本明細書の電子パッケージは、スペース限界、ピッチの低減、およびルーティング密度の増加に対応しながら、少なくとも１つまたは複数の電子部品の間のルーティングを提供するよう構成される。例えば、約１ミクロンから約５００の範囲の平均直径および約２ミクロンから約１０００ミクロンの範囲のピッチを有するビアを有することにより、より小さなサイズの接触パッドを有する電子素子への、より高いルーティング密度および接続性を可能にする。
【００３４】
図１から図１２を再び参照すると、電子組立品１２００の構造と同様の構造を、代替ステップを使用して取得することができる。例えば、図９から図１１によって表されるステップを、図１４から図１８で示されるステップによって置き換えて、物理的構造および機能において電子組立品１２００と同様の電子組立品１９００（図１９参照）を製造することができる。あるいは、図９から図１１によって表されるステップを、図２０から図２４で示されるステップによって置き換えて、構造において電子組立品１２００と同様の電子組立品２５００（図２５参照）を取得することができる。
【００３５】
図１４から図１９をここで参照すると、図１４の模式図１４００は、シード金属層１４１０と、その上に配置された金属ビルドアップ層１４１２とを有する基板１４０８を示す。さらに、電子素子１４１４は、接着層１４１６および接触パッド１４１８を使用して、基板１４０８に結合される。さらに、誘電体材料１４０２が、中間構造体１４００の少なくとも一部に配置される。特に、誘電体材料１４０２は、金属ビルドアップ層１４１２の露出面に配置される。一実施形態において、誘電体材料１４０２はまた、所定のビア位置１４０４に配置することができる。さらに、誘電体材料１４０２は、２つ以上の隣接配置された所定のビアパターン１４０６、または隣接配置された所定のトレースパターン１４０７、または隣接配置された所定のビアならびにトレースパターン１４０６ならびに１４０７の間にあってもよい。有利には、所定のビアおよび／またはトレースパターン１４０６および１４０７の間に誘電体材料１４０２が存在することは、ビアをメタライゼーションする間、所定のビアおよび／またはトレースパターン１４０６および１４０７の偶発的な電気的短絡を防ぐのに有用である可能性がある。そのような誘電体材料の非限定的な例には、ポリメリックレジスト、高分子コーティング、有機酸化物、無機酸化物、またはその両方を含むことができる。次に、図１５の模式図１５００に示したように、誘電体材料１４０２は、対応する所定のビアパターン１４０６のビア位置１４０４（図１４参照）に対応するビア位置１５０２から除去される。非限定の例において、誘電体材料１４０２は、レーザパターニング、エッチング、アブレーション、穿孔、またはそれらの組み合わせを使用して、ビア位置１５０２から除去することができる。
【００３６】
さらに、図１６の模式図１６００に示したように、第１の導電層１５２（図１０参照）と同様の層１６０２が、誘電体材料１４０２と、少なくとも位置１５０２の部分とに配置され、ビア位置１４０４（図１４参照）の少なくとも一部にメタライゼーションをもたらすことができる。一実施形態において、メタライゼーションは、スパッタリングまたは蒸着を使用して実行することができる。さらに、メタライゼーション処理は、無電解、または電解めっきを使用して実行することができる。一例において、第１の導電層１６０２は、チタン、銅、またはその両方を含むことができ、後の層のためのシード層の役目を果たすことができる。
【００３７】
さらに、図１７の模式図１７００に示したように、第２の導電層１７０２を、第１の導電層１６０２に堆積させることができる。一例において、第１の導電層１６０２は、第２の導電層１７０２などの、１つまたは複数の後続の導電層の堆積を容易にするために、シード層の役目を果たすよう構成することができる。一例において、第２の導電層１７０２は、第１の導電層１６０２を有する位置１５０２を満たすように使用してもよい。さらに、第２の導電層１７０２は、第２の導電層１７０２の電解めっきのためのシード層の役目を果たす第１の導電層１６０２を使用して電解めっきすることができる。いくつかの実施形態において、第２の導電層１７０２は、セミアディティブめっきまたは優先堆積を使用して、位置１５０２に堆積させることができる。他のいくつかの実施形態において、第２の導電層１７０２は、電解めっき、無電解めっき、またはそれらの組み合わせを使用して堆積させることができる。
【００３８】
さらに、図１８の模式図１８００に示したように、ビア位置１５０２の外側に配置された第１および第２の導電層１６０２および１７０２の部分を、例えば、エッチングにより除去することができる。ビア位置１５０２の外側に配置された第１および第２の導電層１６０２および１７０２の材料を優先的に除去するためにエッチングを実行して、ビア１８０２およびビアならびにトレースパターン１４０６ならびに１４０７を規定することができることに留意されたい。さらに、誘電体材料１４０２の残りの部分を除去することができる。図１９の模式図１９００は、図１から図８および図１４から図１８で示したステップを使用することによって形成された、本明細書の結果としての電子組立品を示す。
【００３９】
図２０から図２５は、図１４から図１９によって示されたステップに対する代替方法ステップとして使用することができる例示的な方法ステップを示す。図２０の模式図２０００に示したように、電子素子１４１４を基板１４０８の少なくとも一部に結合した後、誘電体材料２００２を、組立品２０００の少なくとも一部に配置することができる。特に、誘電体材料２００２は、金属ビルドアップ層１４１２の露出面、ビア位置２００４、および隣接配置された所定のビアならびにトレースパターン２００６ならびに２００７上もしくはその間に、配置することができる。一実施形態において、誘電体材料２００２は、フォトレジスト層とすることができる。さらに、図２１の模式図２１００に示したように、誘電体材料２００２を選択的に除去して、その下にある金属ビルドアップ層１４１２を露出させることができる。特に、誘電体材料２００２は、ビアおよびトレースパターン２００６および２００７の間に保持することができる。次に、図２２の模式図２２００に示したように、誘電体材料２００２は、これらに限定されないが、レーザパターニング、エッチング、アブレーション、穿孔、またはそれらの組み合わせなどの技術を使用して、ビアパターン２００６におけるビア位置２００４から除去することができる。さらに、誘電体材料２００２は、ビア位置２００４から除去されて、ビア位置２２０２を形成することができる。さらに、金属ビルドアップ層１４１２、シード金属層１４１０、および基板１４０８の部分は、ビア位置２２０２を形成するために除去することができる。
【００４０】
さらに、図２３の模式図２３００に示したように、第１の導電層２３０２は、ビア位置２２０２に、および／またはビアならびにトレースパターン２００６ならびに２００７の部分上に、配置することができる。次に、図２４に示したように、第２の導電層２４０２を、第１の導電層２３０２に配置させることができる。第２の導電層２４０２を使用して、位置２２０２を満たし、ビア２５０２を形成する。図２５は、ビア２５０２およびビアならびにトレースパターン２００６ならびに２００７を有する、結果として得られる電子組立品２５００を示す。
【００４１】
図２６から図３８は、本明細書の、電子組立品３８００（図３８参照）などの、電子組立品を製造する代替方法を示す。図２６の模式図２６００で示したように、基板２６０２が提供される。基板２６０２は、第１の側面２６０４および第２の側面２６０６を有する。さらに、図２７の模式図２７００に示したように、シード層２７０２が、基板２６０２の第１の側面２６０４に配置される。次に、図２８の模式図２８００に示したように、パターン化レジスト層２８０２が、シード層２７０２の一部に配置される。パターン化レジスト層２８０２は、ビア位置を規定するために使用することができるパターン２８０４を少なくとも含むことができる。
【００４２】
さらに、図２９の模式図２９００に示したように、金属ビルドアップ層２９０２がシード層２７０２に堆積され、金属ビルドアップ層２９０２が、パターン化レジスト層２８０２の、パターン２８０４などの、パターンの間に配置される。金属ビルドアップ層２９０２のパターン２９０４は、所定のビアパターンの少なくとも一部を表し、金属ビルドアップ層２９０２のパターン２９０６は、所定のトレースパターンの少なくとも一部を表す。
【００４３】
図３０の模式図３０００に示したように、パターン化レジスト層２８０２のパターン２８０４を使用してビア位置を規定した後、および所定のビアおよびトレースパターン２９０４および２９０６を形成した後、電子素子３００４などの電子素子は、基板２６０２の第２の側面２６０６に結合することができる。特に、電子素子３００４は、接着層３００２を使用して基板２６０２の第２の側面２６０６に結合することができ、電子素子３００４の接触パッド３００６が、パターン化レジスト層２８０２のパターン２８０４に対して位置合わせされる。理解されるであろうように、これらのパターン２８０４は、電子組立品３８００（図３８参照）におけるビア位置に対応する。
【００４４】
次に、図３１の模式図３１００に示したように、位置３１０２に配置されたパターン化レジスト層２８０２の部分２８０４を除去することができる。次いで、図３２および図３３の模式図３２００および３３００にそれぞれ示したように、シード金属層２７０２の部分３２０２および基板２６０２の部分３３０２、および接着層３００２の対応する部分が除去される。一実施形態において、部分３１０２、３２０２、および３３０２は、レーザアブレーション、ウェットエッチング、ドライエッチング、およびそれらの組み合わせを使用して除去することができる。
【００４５】
さらに、図３４の模式図３４００に示したように、第１の導電層３４０２は、パターン化レジスト層２８０２、金属ビルドアップ層２９０２の露出部分、および金属ビルドアップ層２９０２、シード金属層２７０２、および基板２６０２に部分的に形成されたビア位置に、堆積される。次に、図３５の模式図３５００に示したように、第２の導電層３５０２が、第１の導電層３４０２に堆積される。第１の導電層３４０２は、第２の導電層３５０２の堆積のためのシード層の役目を果たすことができる。第２の導電層３５０２は、第２の導電層３５０２の材料でビア位置を満たすために使用される。したがって、いくつかの実施形態において、第２の導電層３５０２は、ビア位置に堆積した第２の導電層３５０２の厚さが、他の場所に堆積した第２の導電層３５０２の厚さより厚くなることを確実にするために、優先堆積を使用して堆積させることができる。
【００４６】
さらに、図３６の模式図３６００に示したように、第１および第２の導電層３４０２および３５０２は、少なくとも優先的にエッチングされ、ビア位置でビア３６０２を規定することができる。さらに、図３７の模式図３７００に示したように、パターン化レジスト層２８０２の残りの部分を、選択的に除去することができる。図３８の模式図３８００に示したように、シード金属層２７０２を選択的に除去した後、ビア３６０２およびビアならびにトレースパターン２９０４ならびに２９０６をそれぞれ有する電子組立品３８００が形成される。
【００４７】
第１および第２の導電層３４０２および３５０２を堆積する間、パターン化レジスト層２８０２の部分が存在することは、隣接配置された１つまたは複数のビア、ビアパターン、およびトレースパターンの間の電気的短絡を防ぐことに留意されたい。さらに、第１および第２の導電層３４０２および３５０２を堆積して、ビア３６０２を形成した後、パターン化レジスト層２８０２の残りの部分を、電子組立品３８００の保全性を損なうことなく除去することができる。特に、パターン化レジスト層２８０２が存在するため、ビア充填の間の金属の何らかの流出により、ビア３６０２および隣接するビアならびにトレースパターン２９０４ならびに２９０６の間に望ましくない接続部が形成される結果となることはない可能性がある。
【００４８】
図１から図１２、図１４から図１９、図２０から図２５、および図２６から図３８に示した方法は、電気的機能モジュールを生じるよう構成されるが、他のいくつかの機能またはアドオンは、他の電子素子および／または部品に動作可能に結合されるのに適した、電子組立品１２００などの、電気的機能モジュールを表すことが望ましい可能性があることに留意されたい。例えば、電子組立品１２００を密封して、プリント回路基板（ＰＣＢ）上に電子組立品１２００を組み立てる前に、機械的剛性をもたらすことが望ましい可能性がある。また、図１から図１２、図１４から図１９、図２０から図２５、および図２６から図３８に示した方法は、第１のルーティング層のみを示し、いくつかの用途に対して充分であるとすることができるが、本明細書の方法を使用して、複数の追加ルーティング層またはそのような電子パッケージ１２００、１３００、１９００、２５００、および３８００を含む積層構造体を形成することができる。さらに、はんだマスク、表面仕上げ層などの他の特徴を、本明細書の電子パッケージに追加することができる。
【００４９】
有利には、本明細書の方法により、欠陥ビアをもたらす可能性のあるビア位置を、電子素子を基板に結合する前に、検査および／またはテストすることを可能にする。さらに、不良または欠陥のあるビア位置が識別されると、識別されたビアは電子素子に結合されない可能性があり、高価な電子素子が、結果として生じる欠陥ビアに接続されることにより動作不能になることを防ぐ。
【００５０】
本開示の一部の特徴のみを、本明細書で図示および説明してきたが、多くの修正および変更が、当業者によって行われるであろう。したがって、添付の特許請求の範囲は、本開示の真の精神内に入るすべてのそのような修正および変更を包含するものであることを理解されたい。
【符号の説明】
【００５１】
１０２  基板
１０８  シード金属層
１１６  パターン化レジスト層
１２０  金属ビルドアップ層
１３６  接着層
１３８  電子素子
１４０  接触パッド
１５２  第１の導電層
１６０  第２の導電層
１２００  電子組立品
１３００  電子組立品
１３０２  基板
１３０４  シード金属層
１３０６  金属ビルドアップ層
１３０７  第１の導電層
１３０８  第２の導電層
１３１２  半導体ダイ
１３１４  接触パッド
１３１６  接着層
１３２０  電子パッケージ
１４００  中間構造体
１４０２  誘電体材料
１４０８  基板
１４１０  シード層
１４１２  金属ビルドアップ層
１４１４  電子素子
１４１６  接着層
１４１８  接触パッド
１６０２  第１の導電層
１７０２  第２の導電層
１９００  電子組立品
２０００  組立品
２００２  誘電体材料
２３０２  第１の導電層
２４０２  第２の導電層
２５００  電子組立品
２６０２  基板
２７０２  シード層、シード金属層
２８０２  パターン化レジスト層
２９０２  金属ビルドアップ層
３００２  接着層
３００４  電子素子
３００６  接触パッド
３４０２  第１の導電層
３５０２  第２の導電層
３８００  電子組立品
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【外国語明細書】
2016119460000001.pdf