(57)【要約】【課題】均一な膜厚のめっき膜を形成することで電極接合部の信頼性を向上した半導体装置を提供する。【解決手段】  半導体基板と、半導体基板の一方の主面から半導体基板内に達し、平面視形状がストライプ状で、互いに間隔を開けて並列して複数設けられたトレンチゲート電極と、レンチゲート電極の表面に設けられたゲート絶縁膜と、半導体基板の上層部に設けられた第１の不純物層と、第１の不純物層の表面内に選択的に設けられ、ゲート絶縁膜に接する第２の不純物層と、トレンチゲート電極の上部および第２の不純物層の上部を覆うように設けられ、半導体基板上に突出する平面視形状がストライプ状の層間絶縁膜と、半導体基板上に突出する層間絶縁膜間を埋め込むように設けられ、その上面が平坦化された金属の平坦化埋め込み膜と、平坦化埋め込み膜上に設けられた引出電極と、引出電極上に設けられた接合電極とを備えている。【選択図】図１
2016119393.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の主面から前記半導体基板内に達し、平面視形状がストライプ状で、互いに間隔を開けて並列して複数設けられたトレンチゲート電極と、
前記トレンチゲート電極の表面に設けられたゲート絶縁膜と、
前記半導体基板の上層部に設けられた第１の不純物層と、
前記第１の不純物層の表面内に選択的に設けられ、前記ゲート絶縁膜に接する第２の不純物層と、
前記トレンチゲート電極の上部および前記第２の不純物層の上部を覆うように設けられ、前記半導体基板上に突出する平面視形状がストライプ状の層間絶縁膜と、
前記半導体基板上に突出する前記層間絶縁膜間を埋め込むように設けられ、その上面が平坦化された金属の平坦化埋め込み膜と、
前記平坦化埋め込み膜上に設けられた引出電極と、
前記第１の引出電極上に設けられた接合電極と、を備える半導体装置。
【請求項２】
前記引出電極は、凹凸の段差が２．０μｍ以下である、請求項１記載の半導体装置。
【請求項３】
前記平坦化埋め込み膜は、Ｗ、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕおよびＡｌＣｕの何れか１つの材料で形成される、請求項１記載の半導体装置。
【請求項４】
前記引出電極は、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕおよびＡｌＣｕの何れか１つの材料で形成される、請求項１記載の半導体装置。
【請求項５】
前記トレンチゲート電極間の前記第１の不純物層の表面内に選択的に設けられた第３の不純物層をさらに備える、請求項１記載の半導体装置。
【請求項６】
請求項１記載の半導体装置の製造方法であって、
（ａ）前記トレンチゲート電極の上部および前記第２の不純物層の上部を覆い、前記半導体基板上に突出するように前記層間絶縁膜を形成する工程と、
（ｂ）前記半導体基板上に突出する前記層間絶縁膜間を埋め込むように金属膜を形成する工程と、
（ｃ）エッチングにより前記金属膜の厚さを全体的に減じて平坦化し、前記平坦化埋め込み膜を形成する工程と、
（ｄ）前記平坦化埋め込み膜上に、スパッタリング法またはＰＶＤ法により前記引出電極を形成する工程と、
（ｅ）前記引出電極上にめっき法により前記接合電極を形成する工程と、を備える、半導体装置の製造方法。
【請求項７】
前記工程（ｂ）は、
金属膜を３．０μｍ以上の厚みで形成する工程を含む、請求項６記載の半導体装置の製造方法。
【請求項８】
前記工程（ｄ）は、
前記引出電極を４００℃以上で熱処理する工程を含む、請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に電力用半導体装置において、主電流が流れる引出電極と接合電極とのコンタクト構造の改善に関する。
【背景技術】
【０００２】
地球環境保護の観点から、エネルギーを効率良く利用するために、電力システムの小型化と高出力化が求められており、電力システムに搭載される電力用半導体装置（パワーデバイス）には電流密度の増加が要求されている。そして、電流密度の増加に伴い、放熱性能の向上と、電極接合部の低抵抗化が求められている。
【０００３】
これらの目的を達成するため、パワーデバイス、特に主電流が半導体基板主面に対して垂直な方向に流れる縦型パワーデバイスでは、２つの主電極が、それぞれ引出電極に接続されると共に、引出電極の上に接合電極を有する構造が標準化しつつある。これらの接合電極により、縦型パワーデバイスは、２つの主面が、それぞれリードフレームやヒートスプレッダーに直接に接合されるため、放熱性能の向上と、電極接合部の低抵抗化を計ることができる。
【０００４】
これらの接合電極を形成する手法の１つとして、めっき法が用いられるが、ＭＯＳＦＥＴ（MOS field effect transistor）やＩＧＢＴ（insulated gate bipolar transistor）などのパワーデバイスでは、ＭＯＳ（Metal Oxide Semiconductor）構造を有する主面では、下地の段差が大きく、また、引出電極を積層するプロセスの金属膜のカバレッジが悪いために、引出電極に局所的に膜厚が薄い箇所が発生する「thinning」が生じたり、表面段差が大きくなったりする。
【０００５】
このような引出電極に、接合電極をめっき法により形成すると、めっき処理の薬液によって、引出電極が消失して、下地のＭＯＳ構造を破壊したり、接合電極の内部に金属膜が析出せずに、めっき液が残留したりして、接合の信頼性を低下させたりする。
【０００６】
このような問題に鑑み、例えば特許文献１には、無電界めっき法により、均一な膜厚のＮｉめっき膜を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２８０７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１においては、Ｎｉめっき膜を成長させる下地膜のグレインを小さくし、特定の結晶方向を有する下地膜にした上でＮｉめっき膜を形成する技術が開示されているが、Ｎｉめっき膜を成長させる下地膜の表面には、例えば図１に示されるように、軽微ではあるが段差が残留しており、この下地膜の残留段差の程度が大きい場合は、当該下地膜の膜厚は、やはり不均一になるものと考えられる。
【０００９】
本発明は上記のような問題を解決するためになされたものであり、均一な膜厚のめっき膜を形成することで電極接合部の信頼性を向上した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の一方の主面から前記半導体基板内に達し、平面視形状がストライプ状で、互いに間隔を開けて並列して複数設けられたトレンチゲート電極と、前記トレンチゲート電極の表面に設けられたゲート絶縁膜と、前記半導体基板の上層部に設けられた第１の不純物層と、前記第１の不純物層の表面内に選択的に設けられ、前記ゲート絶縁膜に接する第２の不純物層と、前記トレンチゲート電極の上部および前記第２の不純物層の上部を覆うように設けられ、前記半導体基板上に突出する平面視形状がストライプ状の層間絶縁膜と、前記半導体基板上に突出する前記層間絶縁膜間を埋め込むように設けられ、その上面が平坦化された金属の平坦化埋め込み膜と、前記平坦化埋め込み膜上に設けられた引出電極と、前記引出電極上に設けられた接合電極と、を備えている。
【発明の効果】
【００１１】
半導体基板上に突出する前記層間絶縁膜間を埋め込むように設けられ、その上面が平坦化された金属の平坦化埋め込み膜を備えるので、第１の引出電極の「thinning」が抑制され、均一な膜厚となって電極接合部の信頼性を向上した半導体装置が得られる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態に係るトレンチゲート型ＭＯＳトランジスタの部分構造を示す斜視図である。
【図２】実施の形態に係るトレンチゲート型ＭＯＳトランジスタの製造工程を示す斜視図である。
【図３】実施の形態に係るトレンチゲート型ＭＯＳトランジスタの製造工程を示す斜視図である。
【図４】実施の形態に係るトレンチゲート型ＭＯＳトランジスタの製造工程を示す斜視図である。
【図５】実施の形態に係るトレンチゲート型ＭＯＳトランジスタの製造工程を示す斜視図である。
【図６】実施の形態に係るトレンチゲート型ＭＯＳトランジスタの製造工程を示す斜視図である。
【図７】実施の形態に係るトレンチゲート型ＭＯＳトランジスタの製造工程を示す斜視図である。
【図８】実施の形態に係るトレンチゲート型ＭＯＳトランジスタの製造工程を示す斜視図である。
【図９】実施の形態に係るトレンチゲート型ＭＯＳトランジスタの製造工程を示す斜視図である。
【図１０】実施の形態に係るトレンチゲート型ＭＯＳトランジスタの製造工程を示す斜視図である。
【図１１】実施の形態に係るトレンチゲート型ＭＯＳトランジスタを半導体装置モジュールに組み込んだ状態を示す図である。
【図１２】トレンチゲート型ＭＯＳトランジスタの部分構造を示す断面図である。
【図１３】引出電極を形成した段階を示す断面図である。
【図１４】引出電極をエッチングした段階を示す断面図である。
【図１５】引出電極が消失した状態で、めっき法により接合電極および酸化防止膜を形成した状態を示す断面図である。
【図１６】引出電極が部分的に消失した状態の半導体装置を、接合電極を介して半導体装置モジュールに組み込んだ状態を示す断面図である。
【発明を実施するための形態】
【００１３】
＜はじめに＞
本発明に係る実施の形態の説明に先立って、一般的な縦型パワーデバイスにおける引出電極の形成に際しての問題点について説明する。
【００１４】
図１２は、トレンチゲート型ＭＯＳトランジスタの部分構造を示す断面図である。なお、当該ＭＯＳトランジスタはＮチャネル型ＭＯＳトランジスタとして説明する。図１２に示すように、Ｎ型の半導体基板１２の一方の主面（上主面）側にＰ型の不純物層７（ボディ領域）が設けられ、不純物層７の表面内にはＰ型の不純物層８（コンタクト領域）が選択的に設けられている。そして、不純物層８および不純物層７を貫通して半導体基板１２内に達するように複数のトレンチゲート電極１０が設けられている。
【００１５】
トレンチゲート電極１０の表面はゲート酸化膜１１（ゲート絶縁膜）で覆われ、ゲート酸化膜１１の外側にはＮ型の不純物層６（ソース領域）が設けられている。不純物層６は不純物層８を貫通して、不純物層７の内部に達する深さとなるように設けられ、トレンチゲート電極１０の側面のゲート酸化膜１１に接している。
【００１６】
そして、トレンチゲート電極１０の上部および不純物層６の上部と、不純物層６と不純物層８とが接する領域の上部を覆うようにコンタクト層間絶縁膜４が設けられ、コンタクト層間絶縁膜４および不純物層８の表面を覆うようにバリアメタル５が設けられている。
【００１７】
そして、バリアメタル５上全面を覆うように引出電極（Contact Electrode）３が設けられ、引出電極３上の全面または一部を覆うように接合電極（Junction Electrode）２が設けられ、接合電極２上全面を覆うように酸化防止膜１が設けられている。引出電極３および接合電極２は主電極を構成するが、引出電極３だけで主電極を構成しても良い。
【００１８】
また、半導体基板１２の他方の主面（下主面）上には金属膜１５１が設けられ、金属膜１５１上全面には金属膜１５２が設けられて、多層の引出電極１５を形成している。そして、金属膜１５２上全面には接合電極１６が設けられ、接合電極１６上全面には酸化防止膜１７が設けられている。引出電極１５および接合電極１６は主電極を構成するが、引出電極１５だけで主電極を構成しても良い。
【００１９】
ここで、酸化防止膜１および１７は、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、およびチタン（Ｔｉ）の何れかまたはこれらの積層膜で形成され、接合電極２および１６は、ニッケル（Ｎｉ）または銅（Ｃｕ）で形成され、引出電極３は、アルミニウム（Ａｌ）、ＡｌＳｉ、ＡｌＳｉＣｕおよびＡｌＣｕの何れかで形成され、コンタクト層間絶縁膜４は、シリコンの熱酸化膜、ＴＥＯＳ（tetra ethyl orthosilicate）、ＢＰ−ＴＥＯＳ（boro-phospho tetra ethyl orthosilicate)およびＢＰＳＧ(boro-phospho silicate glass)の何れかで形成される。
【００２０】
また、バリアメタル５は、Ｔｉシリサイドまたはコバルト（Ｃｏ）シリサイドで形成され、トレンチゲート電極１０はポリシリコンで形成され、引出電極１５は、Ａｌ、ＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ、ＡｌＣｕ、Ｔｉおよびバナジウム（Ｖ）から選択される積層膜または単層膜で形成される。
【００２１】
なお、半導体基板１２はシリコン基板であっても良いし、炭化珪素（ＳｉＣ）基板であっても良い。
【００２２】
また、半導体基板１２がＮ型のシリコン基板である場合、不純物層６はリン（Ｐ）またはヒ素（Ａｓ）を比較的高濃度に注入して活性化することでＮ型不純物層として形成し、不純物層７はボロン（Ｂ）を注入して活性化することでＰ型不純物層として形成し、不純物層８はＢを不純物層７よりも高濃度に注入して活性化することでＰ型不純物層として形成され、トレンチゲート電極１０、ゲート酸化膜１１および不純物層６〜８でＭＯＳ構造を形成する。
【００２３】
ここで、引出電極３および１５は、半導体装置と接合電極とを低損失（低抵抗）で接合すると共に、半導体装置内で発生する熱を効率良く放熱でき、また、半導体装置と接合電極のどちらに対しても、実動作における熱応力や実装時に剥がれないだけの強い付着力を有する材料で形成される。
【００２４】
また、接合電極２および１６は、引出電極と半導体装置を取り付けるモジュールの接合部品と半導体装置とを低損失（低抵抗）で接合すると共に、半導体装置内で発生する熱を効率良く放熱でき、また、引出電極とモジュールの接合部品のどちらに対しても、実動作における熱応力や実装時に剥がれないだけの強い付着力を有する材料で形成される。
【００２５】
引出電極３は、物理的な手法、例えばスパッタリング法またはＰＶＤ（physical vapor deposition）法により形成されるが、ＭＯＳ構造とコンタクト構造の存在により、段差が大きい下地面上に形成することになる。
【００２６】
ここで、図１３には、製造工程中で、引出電極３を形成した段階の断面図を示す。図１３に示すように、引出電極３には「thinning」により、膜厚が局所的に薄くなっている薄肉部３ａおよび３ｂが存在している。薄肉部３ｂは、薄肉部３ａよりも「thinning」が顕著である。
【００２７】
このような構造において、接合電極２および酸化防止膜１は、無電解めっきおよび電界めっき等のめっき法により引出電極３上に形成される。めっき法では、めっき前に、引出電極３の表層を、酸やアルカリの薬液を用いてエッチングすることで洗浄するが、洗浄された引出電極３（ＡｌやＡｌ合金）の酸化を抑制するためにジンケート処理を行う。
【００２８】
ジンケート処理とは、ＡｌやＡｌ合金の表面に形成されるＡｌの酸化膜を除去しつつ亜鉛（Ｚｎ）の皮膜を形成する処理である。具体的には、Ｚｎがイオンとして溶解した水溶液に、ＡｌやＡｌ合金を浸漬すると、Ｚｎの方がＡｌよりも標準酸化還元電位が貴であるため、Ａｌがイオンとして溶解しこの時生じた電子によってＺｎイオンがＡｌまたはＡｌ合金の表面で電子を受け取りＡｌの表面にＺｎの皮膜を形成する。またこの時にＡｌの酸化膜も除去される。この後、Ｚｎで被覆されたＡｌやＡｌ合金を濃硝酸に浸漬しＺｎを溶解させると共に、Ａｌ表面に薄くて均一なＡｌ酸化物皮膜を形成する。そして再度、ＡｌやＡｌ合金を、Ｚｎ処理液に浸漬してＡｌまたはＡｌ合金の表面をＺｎで被覆し、かつＡｌの酸化膜を除去する。この操作によって、Ａｌの酸化膜は薄くなると共に平滑になる。
【００２９】
その後、例えば無電解Ｎｉめっきを実施して接合電極２を形成する。すなわち、Ｚｎで被覆されたＡｌまたはＡｌ合金を無電解Ｎｉめっき液に浸漬すると、最初は、Ｚｎの方がＮｉよりも標準酸化還元電位が卑であるため、ＡｌまたはＡｌ合金上にＮｉが析出する。続いて表面がＮｉで覆われると、めっき液中に含まれる還元剤の作用によって、自動触媒的にＮｉが析出し、接合電極２が形成される。
【００３０】
引出電極３は、上述しためっき前処理で平均０．３μｍ〜０．５μｍ程度エッチングされて膜厚が減少するが、図１３に示すような薄肉部３ａおよび３ｂのように、カバレッジが悪く、部分的に薄くなっている場合やグレインが異なる場合は、硫酸や硝酸等のエッチング液によるエッチングの進みが速くなり、その部分の引出電極３が消失する。
【００３１】
めっき前処理では、フッ化物に酸化剤を混合したエッチング液も使用するので、引出電極３が部分的に消失してしまうと、その下にある酸化膜、ポリシリコン膜、シリコン基板等は、フッ化物、例えばフッ酸でエッチングされてしまう。この結果、引出電極３が部分的に消失するだけでなく、さらに下層の半導体基板１２も部分的に消失することとなる。
【００３２】
図１４には、製造工程中で、引出電極３をエッチングした段階の断面図を示す。図１４においては、図１３に示した形成直後の引出電極３を破線で示しており、薄肉部３ｂに対応する部分で顕著な消失が生じていることが判る。
【００３３】
すなわち、エッチング後の引出電極３には、０．３μｍ〜３．０μｍ程度の正常な凹凸の他に、カバレッジが特に悪く、「thinning」が顕著な薄肉部３ｂに対応する部分にはバリアメタル５、コンタクト層間絶縁膜４、トレンチゲート電極１０および半導体基板１２に及ぶ大空洞部３ｂ１２が形成されていることが判る。
【００３４】
また、引出電極３のグレインが異なる部分には、エッチングレートが異なることに起因して、局所的凹部３ｂ１１が形成されていることが判る。
【００３５】
図１５は、図１４に示したように、引出電極３が消失した状態で、めっき法により接合電極２および酸化防止膜１を形成した状態を示す断面図である。
【００３６】
図１５に示す部分３ｂ１では、バリアメタル５以下の構造に接合電極２がめっき法により直接形成されるため、コンタクト抵抗の抵抗値が正常値とならず、不純物層６、７および８で構成されるＭＯＳ構造が正常に機能しなくなり、半導体装置が正常に動作しなくなる。
【００３７】
また、図１５に示す部分３ｂ２では、バリアメタル５以下の構造が、めっき前処理のエッチング液や、めっき液そのものによって、エッチングされて消失しているので、半導体装置が正常に動作しなくなる。
【００３８】
また、図１５に示す部分３ｂ３では、接合電極２や半導体装置の内部に、めっき液溜まりが生じ、半導体装置が正常に動作しなくなる。また、このめっき液溜まりは、この後の半田付け等の高温の熱処理によって蒸発するため、正常な接合を阻害し、接合の信頼性を低下させる。
【００３９】
なお、グレインの結晶面によってもめっき材料の析出速度に差が生じ、部分３ｂ１〜３ｂ３の原因となることもある。
【００４０】
図１６は、図１５に示した引出電極３が部分的に消失した状態の半導体装置を、接合電極２を介して半導体装置モジュールに組み込んだ状態を示す断面図である。
【００４１】
図１６に示すように、接合電極２および１６のそれぞれは、半導体装置モジュールの対向して配置される接合電極１８および２１に、半田層１９および２０を介して接合されるが、接合電極２上の酸化防止膜１は、接合により消失し、また、接合電極２も接合によって膜厚が減少している。これは、接合電極１６と酸化防止膜１７についても同様である。
【００４２】
半導体装置モジュールに、接合電極２側から接合した場合に、モジュール側から機械的および熱的な要因で、引出電極３内部に応力が作用すると、引出電極３の底部のコンタクト構造がアンカー効果により影響を受け、接合の信頼性を低下させることとなる。
【００４３】
すなわち、引出電極３の底部に面する不純物層８が引出電極３と半導体基板１２とのコンタクト領域となるが、当該コンタクト領域の両側にはコンタクト層間絶縁膜４が凸部として存在しており、見かけ上、引出電極３の底部は凹凸が大きな面に接合していることとなる。
【００４４】
アンカー効果とは、接着面の凹凸によって、接合している実効面積が増加するために、接合力が高まる効果であり、コンタクト領域（凹部）が引出電極３より上部の構造に、杭で打たれたような状態になっているため、コンタクト層間絶縁膜４（凸部）が、引出電極３上に食い込んだ形となり、応力等で引出電極３が水平方向にスライドすると、水平方向の応力が集中し、コンタクト構造が影響を受けることとなる。
【００４５】
また、図１６に示す部分３ｂ４は、図１５において部分３ｂ３として示した、めっき液溜まりの水分が、半田付け時の熱処理等に蒸発し、半田をはじいて発生した接合不良部である。このような接合不良部があると、接触抵抗を上昇させたり、放熱性を悪化させたりするため、接合の信頼性はさらに低下する。
【００４６】
また、接合電極２上の酸化防止膜１は、接合電極２が酸化されるのを防止する膜であるため、接合電極２の表面を完全に覆う必要があり、酸化しにくいレアメタル材料である白金（Ｐｔ）、Ｐｄ、Ａｕ、Ａｇやそれらの積層膜が用いられるため、接合電極２の表面凹凸が大きいと、要求される膜厚も厚くなり、その分、半田の濡れ広がりを悪化させて組み立て歩留まりを低下させる共に、製造上のコストが高くなる。
【００４７】
このように、トレンチゲート電極を有する縦型パワーデバイスにおいては、均一な膜厚のめっき膜を形成することが難しかった。
【００４８】
＜実施の形態＞
以下、図１〜図１１を用いて、本発明に係る実施の形態の半導体装置について説明する。
【００４９】
＜装置構成＞
図１は本実施の形態に係るトレンチゲート型ＭＯＳトランジスタ１００の部分構造を示す斜視図である。なお、当該ＭＯＳトランジスタはＮチャネル型のＭＯＳトランジスタとして説明するが、本発明の適用は、Ｐチャネル型であっても良いし、ＭＯＳトランジスタに限らずＩＧＢＴであっても良い。半導体基板１２の下主面側にＰ型のコレクタ層を設けることでＮチャネル型のＩＧＢＴとなる。要するに、トレンチゲート電極を有し、トレンチゲートの上部が層間絶縁膜で覆われて突出するデバイスであれば適用可能である。
【００５０】
図１に示すように、トレンチゲート型ＭＯＳトランジスタ１００は、Ｎ型の半導体基板１２の一方の主面（上主面）側にＰ型の不純物層７（ボディ領域）が設けられ、不純物層７の表面内にはＰ型の不純物層８（コンタクト領域）が選択的に設けられている。そして、不純物層８および不純物層７を貫通して半導体基板１２内に達するように複数のトレンチゲート電極１０が設けられている。
【００５１】
トレンチゲート電極１０の表面はゲート酸化膜１１で覆われ、ゲート酸化膜１１の外側にはＮ型の不純物層６（ソース領域）が設けられている。不純物層６は不純物層８を貫通して、不純物層７の内部に達する深さとなるように設けられ、トレンチゲート電極１０の側面のゲート酸化膜１１に接している。
【００５２】
そして、トレンチゲート電極１０の上部および不純物層６の上部と、不純物層６と不純物層８とが接する領域の上部を覆うようにコンタクト層間絶縁膜４が設けられ、コンタクト層間絶縁膜４および不純物層８の表面を覆うようにバリアメタル５が設けられている。コンタクト層間絶縁膜４は、トレンチゲート電極１０と引出電極３とを電気的に絶縁するために形成されている。
【００５３】
また、バリアメタル５上全面を覆うように平坦化埋め込み膜３０が設けられている。平坦化埋め込み膜３０は、半導体基板１２上に突出するコンタクト層間絶縁膜４間を埋め込むように設けられ、その上面は平坦化されてコンタクト層間絶縁膜４の存在による凹凸が解消されている。
【００５４】
そして、平坦化埋め込み膜３０上全面を覆うように引出電極３が設けられ、引出電極３上全面を覆うように接合電極２が設けられ、接合電極２上全面を覆うように酸化防止膜１が設けられている。引出電極３および接合電極２は主電極を構成するが、引出電極３だけで主電極を構成しても良い。
【００５５】
また、半導体基板１２の他方の主面（下主面）上には金属膜１５１が設けられ、金属膜１５１上全面には金属膜１５２が設けられて、多層の引出電極１５を形成している。そして、金属膜１５２上全面には接合電極１６が設けられ、接合電極１６上全面には酸化防止膜１７が設けられている。引出電極１５および接合電極１６は主電極を構成するが、引出電極１５だけで主電極を構成しても良い。
【００５６】
ここで、酸化防止膜１および１７は、Ａｕ、Ａｇ、Ｐｄ、およびＴｉの何れかまたはこれらの積層膜で形成され、接合電極２および１６は、ＮｉまたはＣｕで形成され、引出電極３は、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕおよびＡｌＣｕの何れかで形成され、コンタクト層間絶縁膜４は、シリコンの熱酸化膜、ＴＥＯＳ、ＢＰ−ＴＥＯＳおよびＢＰＳＧの何れかで形成される。
【００５７】
また、バリアメタル５は、ＴｉシリサイドまたはＣｏシリサイドで形成され、トレンチゲート電極１０はポリシリコンで形成され、引出電極１５は、Ａｌ、ＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＴｉおよびＶから選択される積層膜または単層膜で形成される。
【００５８】
平坦化埋め込み膜３０は、タングステン（Ｗ）、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕおよびＡｌＣｕの何れかで形成されるが、引出電極３と同じ材質としても良い。
【００５９】
なお、半導体基板１２はシリコン基板であっても良いし、ＳｉＣ基板であっても良く、ＳｉＣ以外のワイドバンドギャップ半導体を用いた基板であっても良い。
【００６０】
また、半導体基板１２がＮ型のシリコン基板である場合、不純物層６はＰまたはＡｓを比較的高濃度に注入して活性化することでＮ型不純物層として形成し、不純物層７はＢを注入して活性化することでＰ型不純物層として形成し、不純物層８はＢを不純物層７よりも高濃度に注入して活性化することでＰ型不純物層として形成され、トレンチゲート電極１０、ゲート酸化膜１１および不純物層６〜８でＭＯＳ構造を形成する。
【００６１】
なお、不純物層８は高濃度不純物領域となり上層の構成との接触抵抗の低減に寄与するコンタクト領域となる。
【００６２】
以上説明したように、トレンチゲート型ＭＯＳトランジスタ１００においては、半導体基板１２上に突出するコンタクト層間絶縁膜４間を埋め込むように平坦化埋め込み膜３０が設けられており、その上面は平坦化されてコンタクト層間絶縁膜４の存在による凹凸が解消されているので、引出電極３を、めっき前処理時にエッチングされて減少する膜厚より充分に厚い膜厚（例えば３μｍ以上）で、「thinning」を発生させずに均一（凹凸の段差が２．０μｍ以下）に形成することが容易となる。
【００６３】
この結果、引出電極３の部分的な消失により接合電極２が半導体基板１２に直接に接合されることや、ＭＯＳ構造がめっき前処理時のエッチング液やめっき液で浸食されることが防止され、半導体装置が正常に動作しなくなること、また、接合電極２内部のめっき液溜まりに起因する正常な接合の阻害による接合の信頼性の低下、また、応力の局在化による接合の信頼性の低下といった問題が解消する。
【００６４】
＜製造方法＞
次に、製造工程を順に示す斜視図である図２〜図１０を用いてトレンチゲート型ＭＯＳトランジスタ１００の製造方法について説明する。なお、製造方法は基本的には従来的な手法を用いることができるので、具体的な形成条件等は省略する。
【００６５】
図２に示す工程において、半導体基板１２を準備し、半導体基板１２の一方の主面側にＢをイオン注入して不純物層７を形成した後、不純物層７にＢをイオン注入して不純物層８を形成する。その後、不純物層８の上方からＰまたはＡｓを選択的にイオン注入して不純物層６を選択的に形成する。この場合、不純物層６の深さは不純物層７の深さよりも浅く、不純物層８の深さは不純物層６の深さよりも浅くなるように形成する。なお、不純物層６および不純物層８は半導体基板１２の主面内でストライプ状に交互に並列するように形成され、不純物層６は、その一部が不純物層８で挟まれるようにストライプ状の部分から不純物層８の側に延在するように設けられ、不純物層６はソース領域として共通の電位が与えられる構成となっている。
【００６６】
次に、不純物層８および不純物層７を貫通して半導体基板１２内に達するように複数のトレンチを形成し、その内面にゲート酸化膜１１を形成した後、例えばＣＶＤ（chemical vapor deposition）法で半導体基板１２の上主面全面のポリシリコン膜を形成することで複数のトレンチ内にポリシリコン膜を充填して、ゲート電極１０を形成する。
【００６７】
その後、半導体基板１２上の余分なポリシリコン膜を除去することで、図２に示す構成が得られる。なお、複数のゲート電極１０は、不純物層６および８が延在する方向とは直交する方向に延在するように形成され、ゲート電極１０は、不純物層８も貫通している。
【００６８】
次に、図３に示す工程において、半導体基板１２の上主面全面に、例えばＣＶＤ法でシリコン酸化膜４１を形成する。
【００６９】
次に、図４に示す工程において、フォトリソグラフィーにより、トレンチゲート電極１０の上方および不純物層６層の上方と、不純物層６と不純物層８とが接する領域の上方に対応するシリコン酸化膜４１上を覆うストライプ状のレジストパターンＲＭを形成する。
【００７０】
次に、レジストパターンＲＭをエッチングマスクとしてシリコン酸化膜４１をエッチングすることで、図５に示すようにストライプ状のコンタクト層間絶縁膜４を形成する。
【００７１】
次に、図６に示す工程において、コンタクト層間絶縁膜４が形成された半導体基板１２上全面に、例えばスパッタリング法によりＴｉまたはＣｏの金属膜を形成した後、当該金属膜をランプアニール等で加熱することでシリサイド化して、バリアメタル５を形成する。
【００７２】
次に、図７に示す工程において、バリアメタル５が形成された半導体基板１２上全面に、例えばスパッタリング法またはＰＶＤ法またはＣＶＤ法によりＷ、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕおよびＡｌＣｕの何れかで金属膜３１を形成する。金属膜３１の厚さは、コンタクト層間絶縁膜４を完全に覆う厚さ、例えば２００ｎｍ〜６００ｎｍとする。これにより、コンタクト層間絶縁膜４間が金属膜３１で完全に埋め込まれることとなる。
【００７３】
次に、図８に示す工程において、エッチングにより金属膜３１の厚さを、形成した膜厚分だけ減じて平坦化することで平坦化埋め込み膜３０を形成する。これによって、平坦化埋め込み膜３０は、半導体基板１２上に突出するコンタクト層間絶縁膜４間を完全に埋め込み、コンタクト層間絶縁膜４の存在による凹凸が解消される。
【００７４】
次に、図９に示す工程において、平坦化埋め込み膜３０上全面に、例えばスパッタリング法またはＰＶＤ法またはＣＶＤ法によりＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕおよびＡｌＣｕの何れかの金属膜を形成して引出電極３とする。この場合、平坦化埋め込み膜３０は平坦化されているので、引出電極３のカバレッジは良好であり、均一な厚さの平坦な引出電極３を得ることができる。
【００７５】
平坦化埋め込み膜３０と引出電極３とを同じ金属で形成することで、相性の良い接合が得られる。
【００７６】
なお、金属膜３１は、厚みは、例えば３．０μｍ以上に設定されており、めっき処理によって引出電極がエッチングされても、充分な厚みが残ることとなる。
【００７７】
さらに引出電極３は、製造プロセスにおいて４００℃以上で熱処理しているので、凹凸の段差が２．０μｍ以下となっている。
【００７８】
すなわち、引出電極３（引出電極１５）は、Ａｌを主成分として構成されており、ＰＶＤによる形成後であってもＡｌの融点（約６６０℃）以下の熱処理により、固相状態で構成原子が拡散、凝集し、グレインの成長や、表面の凹凸のリフロー（減少）が見られる。これによって機械強度も向上する。なお、平坦化埋め込み膜３０をＷで形成した場合は、引出電極３の表面の凹凸はほぼ０（無視できるレベル）となる。
【００７９】
次に、図１０に示す工程において、引出電極３上全面に、めっき法により接合電極２および酸化防止膜１をこの順に形成する。
【００８０】
その後、半導体基板１２の下主面上全面に、めっき法により金属膜１５１および金属膜１５２をこの順に形成して多層の引出電極１５とし、さらに、金属膜１５２上全面に、めっき法により接合電極１６および酸化防止膜１７をこの順に形成することで、図１に示したトレンチゲート型ＭＯＳトランジスタ１００を得る。
【００８１】
ここで、金属膜１５１は、例えばＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕおよびＡｌＣｕの何れかで形成され、その厚さは２．０μｍ〜６．０μｍであり、金属膜１５２は、例えばＴｉまたはＶで形成され、その厚さは０．０２μｍ〜０．１μｍである。
【００８２】
なお、引出電極１５は３層膜で形成しても良く、その場合は、半導体基板１２上に１層目として、例えばＴｉまたはＶを０．０２μｍ〜０．１μｍの厚さで形成し、２層目として、例えばＡｌ、ＡｌＳｉ、ＡｌＳｉＣｕおよびＡｌＣｕの何れかを２．０μｍ〜６．０μｍの厚さで形成し、３層目として、例えばＴｉまたはＶを０．０２μｍ〜０．１μｍの厚さで形成する。
【００８３】
また、引出電極１５は単層膜で形成しても良く、その場合はＡｌＳｉを２．０μｍ〜６．０μｍの厚さで形成する。
【００８４】
＜半導体装置モジュールへの組み込み＞
最後に、トレンチゲート型ＭＯＳトランジスタ１００を半導体装置モジュールに組み込んだ状態を図１１に示す。
【００８５】
図１１に示すように、接合電極２および１６のそれぞれは、半導体装置モジュールの対向して配置される接合電極１８および２１に、半田層１９および２０を介して接合されるが、接合電極２上の酸化防止膜１は、接合により消失し、また、接合電極２も接合によって膜厚が減少している。これは、接合電極１６と酸化防止膜１７についても同様である。
【００８６】
図１１に示すように、トレンチゲート型ＭＯＳトランジスタ１００においては、半導体基板１２上に突出するコンタクト層間絶縁膜４間を埋め込むように平坦化埋め込み膜３０が設けられており、その上面は平坦化されているので、半導体装置モジュールに、接合電極２側から接合した場合に、モジュール側から機械的および熱的な要因で、引出電極３内部に応力が作用しても、引出電極３の底部のコンタクト構造にはアンカー効果が働かず、応力が均一に分散されるため、接合の信頼性が向上する。
【００８７】
また、接合電極２は、酸化を防止するために、金属で酸化防止膜１で覆われているが、酸化防止膜１は、半田濡れ性を悪化させる要因にもなる。また、酸化防止膜１には、Ａｕ、Ａｇ、Ｐｄ、およびＴｉなどのレアメタルが用いられるため、膜厚が厚いほど、製造コストが高くなる。
【００８８】
しかし、トレンチゲート型ＭＯＳトランジスタ１００の接合電極２は、下地層となる引出電極３が平坦であるため接合電極２も平坦となり、酸化防止膜１は薄くても接合電極２の表面を覆うことができ、半田の濡れ性の改善と製造コストの低下が可能となる。
【００８９】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００９０】
１，１７  酸化防止膜、２，１６  接合電極、３，１５  引出電極、４  コンタクト層間絶縁膜、５  バリアメタル、１０  トレンチゲート電極、１１  ゲート酸化膜、１２  半導体基板、３０  平坦化埋め込み膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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