(57)【要約】【課題】  電力を適切に調整することができる。【解決手段】  電源ノードが接続されているＣＭＯＳ回路を複数、含む回路ブロックを備える。回路ブロックに構成される複数のＣＭＯＳ回路の内、連携して動作する２つのＣＭＯＳ回路の間で、一方の電源ノードに供給する電圧が他方の電源ノードに供給する電圧を上回ることのないように電圧を調節する。【選択図】  図１
2016100367.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路であって、
電源ノードが接続されているＣＭＯＳ回路を複数、含む回路ブロックと、
前記回路ブロックに構成される複数のＣＭＯＳ回路の内、連携して動作する２つのＣＭＯＳ回路の間で、一方の電源ノードに供給する電圧が他方の電源ノードに供給する電圧を上回ることのないように電圧を調節する調節手段と
を備えることを特徴とする半導体集積回路。
【請求項２】
半導体集積回路であって、
電源ノードとして、それぞれに正電源ノードと負電源ノードとが接続されている、第１のＣＭＯＳ回路群と第２のＣＭＯＳ回路群を含む回路ブロックと、
前記第１のＣＭＯＳ回路群と前記第２のＣＭＯＳ回路群との間で、それぞれに接続されている正電源ノードと負電源ノードの少なくとも一方の電源ノードについて、一方の電源ノードに供給する電圧が、他方の電源ノードに供給する電圧を上回ることのないように電圧を調節する調節手段と
を備えることを特徴とする半導体集積回路。
【請求項３】
前記調節手段は、前記一方の電源ノードに電圧を供給する際、前記他方の電源ノードに供給する第１の電圧と前記第１の電圧よりも高い第２の電圧とを選択する選択手段を備え、
前記選択手段は、前記他方の電源ノードが前記第２の電圧を選択した場合に限って、前記一方の電源ノードは前記第１の電圧と前記第２の電圧とを選択する
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記調節手段は、前記一方の電源ノードと前記他方の電源ノードへの電源の供給を遮断する遮断手段を備える
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記調節手段は、前記一方の電源ノードと前記他方の電源ノードとの電圧差を設定する設定手段を備える
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記調節手段は、前記一方の電源ノードと前記他方の電源ノードとの電圧差を変更する変更手段を備える
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記調節手段は、
前記第１のＣＭＯＳ回路群の第１の正電源ノードに供給する電圧が前記第２のＣＭＯＳ回路群の第２の正電源ノードに供給する電圧を上回ることのないように電圧を調節する第１の調節手段と
前記第１のＣＭＯＳ回路群の第１の負電源ノードに供給する電圧が前記第２のＣＭＯＳ回路群の第２の負電源ノードに供給する電圧を下回ることのないように電圧を調節する第２の調節手段と
を備えることを特徴とする請求項２に記載の半導体集積回路。
【請求項８】
前記第１の調節手段は、前記第２の正電源ノードに電圧を供給する際、前記第１の正電源ノードに供給する第１の正の電圧と前記第１の正の電圧よりも高い第２の正の電圧とを選択する第１の選択手段を備え、
前記第２の電源調節手段は、前記第２の負電源ノードに電圧を供給する際、前記第１の負電源ノードに供給する第１の負の電圧と前記第１の負の電圧よりも低い第２の負の電圧とを選択する第２の選択手段を備える
ことを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記第１の選択手段は、前記第２の正電源ノードが前記第２の正の電圧を選択した場合に限って、前記第１の正電源ノードは前記第１の正の電圧と前記第２の正の電圧とを選択し、
前記第２の選択手段は、前記第２の負電源ノードが前記第２の負の電圧を選択した場合に限って、前記第１の負電源ノードは前記第１の負の電圧と前記第２の負の電圧とを選択する
ことを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記第１の調節手段は、前記第１の正電源ノードと前記第２の正電源ノードへの電源の供給を遮断する第１の遮断手段を備え、
前記第２の調節手段は、前記第１の負電源ノードと前記第２の負電源ノードへの電源の供給を遮断する第２の遮断手段を備える
ことを特徴とする請求項７乃至９のいずれか１項に記載の半導体集積回路。
【請求項１１】
前記第１の調節手段は、前記第１の正電源ノードと前記第２の正電源ノードとの電圧差を設定する第１の設定手段を備え、
前記第２の調節手段は、前記第１の負電源ノードと前記第２の負電源ノードとの電圧差を設定する第２の設定手段を備える
ことを特徴とする請求項７乃至１０のいずれか１項に記載の半導体集積回路。
【請求項１２】
前記第１の調節手段は、前記第１の正電源ノードと前記第２の正電源ノードとの電圧差を変更する第１の変更手段を備え、
前記第２の調節手段は、前記第１の負電源ノードと前記第２の負電源ノードとの電圧差を変更する第２の変更手段を備える
ことを特徴とする請求項７乃至１１のいずれか１項に記載の半導体集積回路。
【請求項１３】
前記調節手段の動作を制御する制御手段を更に備える
ことを特徴とする請求項１乃至１２のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路の微細化が進展する一方で、依然、低消費電力化は定常的な課題であり続けている。微細化でトランジスタ１つ当たりの電力は小さくなっても、トランジスタの集積度の向上やデバイスの改善によるトランジスタ単体の導通性の向上によって、結果的に電力は増加するため、プロセスの進化がする度に低電力化の対策が考えられてきた。
【０００３】
このような状況に対応するためのデバイスレベルでの低消費電力化の方法の一つとして、トランジスタの基板バイアスの電圧を制御する方法が用いられている。即ち、プレナー型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の場合、ゲート、ソース、ドレイン、バイアスの４電極があり、電源の電圧に対し基板バイアスの電圧をどのように制御するかでデバイスの動作特性を制御するものである。
【０００４】
例えば、ＮＭＯＳ−ＦＥＴ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、単にＮＭＯＳと表記）では、通常、バイアス電極はグランドの電圧に接続する。ここで、ＮＭＯＳのバイアス電極にグランドよりもやや低い電圧を与えるとバックバイアスの状態になり、ＮＭＯＳの反応速度に関係するオン状態の電流が流れにくくなる一方でリーク電流が減少する。逆に、ＮＭＯＳのバイアス電極にグランドよりもやや高い電圧を与えるとフォワードバイアスの状態になり、ＮＭＯＳの反応速度に関係するオン状態の電流が流れやすくなる一方でリーク電流が増加する。
【０００５】
また、ＰＭＯＳ−ＦＥＴ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、単にＰＭＯＳと表記）では、通常、バイアス電極は電源の電圧に接続する。ここで、ＰＭＯＳのバイアス電極に電源の電圧よりもやや高い電圧を与えるとバックバイアスの状態になり、ＰＭＯＳの反応速度に関係するオン状態の電流が流れにくくなる一方でリーク電流が減少する。逆に、ＰＭＯＳのバイアス電極にグランドよりもやや低い電圧を与えるとフォワードバイアスの状態になり、ＰＭＯＳの反応速度に関係するオン状態の電流が流れやすくなる一方でリーク電流が増加する。
【０００６】
このように、ＮＭＯＳとＰＭＯＳのバイアス電極に与える電圧を変えることで反応速度やリーク電流を制御することができる。この特性を利用して、ＮＭＯＳとＰＭＯＳで構成されるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路全体のバイアス電極に与える電圧を制御して動作電力やリーク電力を削減する技術がある。
【０００７】
従来のバイアス電圧を制御する低消費電力化の技術として、例えば、特許文献１では、内部回路に含まれるＭＯＳトランジスタのバックゲートに与える電圧レベルを動作モードに応じた選択信号により切り替える方法が提案されている。この方法によると、動作モードに応じてＭＯＳトランジスタの閾値電圧を調節することで電流量を制御し低消費電力を達成する例が開示されている。また、例えば、特許文献２では、ＣＭＯＳに接続する基準電圧を可変にして閾値電圧を調節する方法が提案されている。この方法によると、回路がスタンバイ状態の場合は閾値電圧を高くしてリーク電力を小さくし、回路の動作性能が要求される場合は閾値電圧を低くして高速化する例が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−１２２０４７号公報
【特許文献２】特開２００６−２１７５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、今後の微細化で、デバイスがプレナー型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）から３次元立体型ＦＥＴ、特に、フィン型ＦＥＴに移り変わる。フィン型ＦＥＴでは、３次元のフィン状に突き出た立体形状のためシリコン基板との接触面が小さく、かつ、絶縁素材で遮断されているため、プレナー型ＦＥＴのような基板バイアスの電圧を直接変化させるような制御ができない。一方、フィン型半導体ではフィン構造のチャネルをフロントゲートとバックゲートが挟むような構造になっており、フロントゲートとバックゲートの双方が互いのバイアス電圧として作用する。このため、前段のＣＭＯＳ回路の出力の電圧に応じてフォワードバイアスとバックバイアスの状態が切り替わるという特徴の回路となるため、従来のプレナー型ＦＥＴのバックゲートのような直接的なバイアス制御の機構を利用することはできない。
【００１０】
本発明は上記の課題に鑑みてなされたものであり、電力を適切に調整することができる技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の目的を達成するための本発明による半導体集積回路は以下の構成を備える。即ち、
半導体集積回路であって、
電源ノードが接続されているＣＭＯＳ回路を複数、含む回路ブロックと、
前記回路ブロックに構成される複数のＣＭＯＳ回路の内、連携して動作する２つのＣＭＯＳ回路の間で、一方の電源ノードに供給する電圧が他方の電源ノードに供給する電圧を上回ることのないように電圧を調節する調節手段と
を備える。
【発明の効果】
【００１２】
本発明によれば、電力を適切に調整することができる。
【図面の簡単な説明】
【００１３】
【図１】半導体集積回路を示す図である。
【図２】回路ブロックの内部と周辺の構成部品の配置例を示す図である。
【図３】電源調節部の構成例を示す図である。
【図４】電源調節部の構成例を示す図である。
【図５】電源調節部の電源制御の真理値表を示す図である。
【図６】電源調節部の構成例を示す図である。
【図７】電源調節部の構成例を示す図である。
【図８】電源調節部の構成例を示す図である。
【図９】４端子のＰＭＯＳとＮＭＯＳの電極を示す図である。
【図１０】ＭＯＳ−ＦＥＴで構成されるバッファを示す図である。
【図１１】フィン型のＰＭＯＳとＮＭＯＳの電極を示す図である。
【図１２】フィン型ＦＥＴで構成されるバッファを示す図である。
【図１３】フィン型ＦＥＴで構成されるバッファを示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を用いて詳細に説明する。
【００１５】
従来、一般にプレナー型ＦＥＴには、ゲート、ソース、ドレイン、バイアスの４端子がある。この様子を図９に示す。図９（ａ）はプレナー型ＦＥＴのＰＭＯＳの模式図を示しており、Ｇｐ、Ｓｐ、Ｄｐ、Ｂｐが、各々ゲート、ソース、ドレイン、バイアスの電極に対応する。図９（ｂ）はプレナー型ＦＥＴのＮＭＯＳの模式図を示しており、Ｇｎ、Ｓｎ、Ｄｎ、Ｂｎが、各々ゲート、ソース、ドレイン、バイアスの電極に対応する。プレナー型ＦＥＴでは、バイアス電極はシリコン基板上にソースとドレインを囲むウェルに対してバイアスとして作用する電圧を与える部位を設けることによって形成される。通常、プレナー型ＦＥＴでは、バイアス電極は、トランジスタ単体で見た場合、ゲート、ソース、ドレインのどの電極とも独立して存在しており、基本的にバイアス電圧はこれら他の電極とは独立に変えることができる。
【００１６】
図１０にプレナー型ＦＥＴで構成したＣＭＯＳ回路の従来例として、バイアス電圧の制御を行う構成とてプレナー型ＦＥＴによりバッファを形成した場合の回路図を示す。図１０では、ＰＭＯＳ１００３及び１００６のソースに印加される電圧Ｖｄｄを与える第１の正電源ノード３１１と、ＮＭＯＳ１００４及び１００７のソースに印加される電圧Ｖｓｓを与える第１の負電源ノード３１６が存在する。これら出力ノードを駆動する電源とは別にＰＭＯＳ１００３及び１００６のバイアス電圧ＶｄｄＢを印加する第２の正電源ノード１００１と、ＮＭＯＳ１００４及び１００７のバイアス電圧ＶｓｓＢを印加する第２の負電源ノード１００２が存在する。
【００１７】
ＰＭＯＳ１００３及び１００６では、ソースは第１の正電源ノード３１１に接続され、バイアスは第２の正電源ノード１００１に接続されている。ＮＭＯＳ１００４及び１００７では、ソースは第１の負電源ノード３１６に接続され、バイアスは第２の負電源ノード１００２に接続されている。ＰＭＯＳ１００３とＮＭＯＳ１００４はゲートとドレインのノードを各々共有し出力側のインバータ１００５を形成する。また、ＰＭＯＳ１００６とＮＭＯＳ１００７はゲートとドレインのノードを各々共有し入力側のインバータ１００８を形成する。インバータ１００８の出力ノードとインバータ１００５の入力ノードを接続することにより、バッファを形成する。
【００１８】
また、図１０に示すような電源供給方法は、ＮＡＮＤ、ＮＯＲ、フリップフロップ等の他のＣＭＯＳ論理回路でも同様に適用することが可能であり、それら他のＣＭＯＳ論理回路に対しても駆動電源供給とバイアス電源を分割して供給することができる。
【００１９】
図１０に示すバッファは、出力ノードを駆動する電圧Ｖｄｄ及びＶｓｓと、バイアス電圧ＶｄｄＢ及びＶｓｓＢが各々別々の電圧を与えることができる構造であり、必要な応答性や電力に合わせてバイアス電圧を設定することができる。高速動作させる場合はオン状態の電流が多くなるフォワードバイアス状態で駆動し、リーク電力を減らす場合はバックバイアス状態にする。
【００２０】
今後、微細化と性能向上のため、デバイスがプレナー型ＦＥＴからフィン型ＦＥＴに移行する。フィン型ＦＥＴでは、フィン状に形成されたゲートとこれに直行するように形成されたソース、ドレインにより、フィン状のチャネル上面だけでなく側面もチャネルを形成する三次元構造を有する。ソース、ドレイン、及びチャネル部分は、シリコン基板とは絶縁層で絶縁されており、プレナー型ＦＥＴのようなウェルを通じたバイアス電圧の制御は行わない。しかしながら、フィン状に形成された薄いチャネル部分を取り巻くようにゲートが設けられるため、一方の側面のチャネルに対するゲートが他方の側面のチャネルに対するバイアスとして作用する。更に、一方の側面のゲートと他方の側面のゲートはフィン状のチャネル上面で繋がっている。
【００２１】
図１１にフィン型ＦＥＴの模式図を示す。図１１（ａ）は、フィン型ＦＥＴのＰＭＯＳの模式図を示しており、Ｇｐ、Ｓｐ、Ｄｐが、各々ゲート、ソース、ドレインの電極に対応する。フィン型ＦＥＴでは、シリコン基板からバイアス電圧は供給されず、一方の側面のゲートが他方の側面のゲートのバイアスとして作用し、かつ、両面のゲートが短絡されている。そのため、図１１（ａ）では、ゲートＧｐとバイアス電極が繋がった模式図を使用している。
【００２２】
図１１（ｂ）はフィン型ＦＥＴのＮＭＯＳの模式図を示しており、Ｇｎ、Ｓｎ、Ｄｎが、各々ゲート、ソース、ドレインの電極に対応する。図１１（ａ）と同様に、図１１（ｂ）でも、ゲートＧｎとバイアス電極が繋がった模式図を使用する。
【００２３】
図１２はフィン型ＦＥＴでバッファを構成した例を示している。図１０に対し、図１２では、第１の正電源ノード３１１と、第１の負電源ノード３１６が存在し、２つのインバータ１２０３及び１２０６によりバッファを形成するのは同じである。しかし、プレナー型ＦＥＴとは異なり、フィン型ＦＥＴのＰＭＯＳ１２０１とＰＭＯＳ１２０４とＮＭＯＳ１２０２とＮＭＯＳ１２０５の各々ゲートとバイアスが短絡されている。そのため、図１０に示すような第２の正電源ノード１００１と第２の負電源ノード１００２からバイアス電圧を制御することはできない。また、図１０ではバッファを例に挙げているが、ＮＡＮＤ、ＮＯＲ、フリップフロップ等のバッファ以外のＣＭＯＳ論理回路でも、フィン型ＦＥＴを使う限りバイアス電圧を直接制御することができないのは同様である。
【００２４】
このため、フィン型ＦＥＴのＣＭＯＳ回路でバイアス電圧の制御を実施する場合、ＴＣＭＳ（Ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌ  ｔｈｒｏｕｇｈ  Ｍｕｌｔｉｐｌｅ  Ｓｕｐｐｌｙ  ｖｏｌｔａｇｅｓ）という回路実装法を用いる。
【００２５】
図１３はＴＣＭＳを用いて構成したバッファを示している。図１２に対し、図１３では、ＰＭＯＳ１２０４とＮＭＯＳ１２０５のソースに印加する電圧が異なる。第２の正電源ノード３１２は、第１の正電源ノード３１１よりもバイアス分だけ高い電圧ＶｄｄＨであり、第２の負電源ノード３１７は、第１の負電源ノード３１６よりもバイアス分だけ低い電圧ＶｓｓＨである。
【００２６】
このような電源構造を採用することで、バッファの出力側インバータのバイアス状態を制御することができる。即ち、図１３の入力ＶｉｎがＬｏｗレベルの入力を検出した場合、ＰＭＯＳ１２０４のゲートがスイッチングし、ＮＭＯＳ１２０２がフォワードバイアス状態となり、ＰＭＯＳ１２０１がバックバイアス状態になる。このとき、ＮＭＯＳ１２０２のオン電流が増し、ＰＭＯＳ１２０１のリーク電流が減少する。また、図１３の入力ＶｉｎがＨｉｇｈレベルの入力を検出した場合、ＮＭＯＳ１２０５のゲートがスイッチングし、ＰＭＯＳ１２０１がフォワードバイアス状態となり、ＮＭＯＳ１２０２がバックバイアス状態になる。このとき、ＰＭＯＳ１２０１のオン電流が増し、ＮＭＯＳ１２０２のリーク電流が減少する。
【００２７】
尚、ＮＡＮＤやＮＯＲをはじめとする論理ゲートもバッファと同様にＴＣＭＳ回路で構成することができる。また、ＴＣＭＳ回路は、通常の単一電源からなるゲートとの混在も可能である。
【００２８】
以上のようなバイアス電圧を制御することで、消費電力を調節する実施形態について、以下、図を参照して説明する。
【００２９】
＜実施形態１＞
実施形態１として、ＴＣＭＳ回路の構成でバイアス電圧を制御する方法を説明する。
【００３０】
図１は実施形態１の半導体集積回路の全体を示しており、フィン型ＦＥＴを用いた半導体集積回路に対しＴＣＭＳの方式によりバイアス電圧を制御する場合を示している。
【００３１】
即ち、図１では、半導体集積回路１００内に回路ブロック１０１が存在し、回路ブロック１０１内に第１のＣＭＯＳ回路群１０２と第２のＣＭＯＳ回路群１０３を含む複数の回路が存在している。第１のＣＭＯＳ回路群１０２（より詳しくは、ＰＭＯＳ−ＦＥＴのソース）には、第１の正電源ノード１０５、及び、第１の負電源ノード１０６と接続されている。第２のＣＭＯＳ回路群１０３（より詳しくは、ＰＭＯＳ−ＦＥＴのソース）には、第２の正電源ノード１０７、及び、第２の負電源ノード１０８と接続されている。
【００３２】
電源調節部１０９は、正電圧Ｖｄｄとその正電圧Ｖｄｄよりもバイアス電圧分だけ高い電圧ＶｄｄＨを選択したり、これらから特定の電圧を生成したりして、第１の正電源ノード１０５と第２の正電源ノード１０７の電圧を調節する。電源調節部１１０は、負電圧Ｖｓｓとその負電圧Ｖｓｓよりもバイアス電圧分だけ低い電圧ＶｓｓＨを選択したり、これらから特定の電圧を生成したりして、第１の負電源ノード１０６と第２の負電源ノード１０８の電圧を調節する。
【００３３】
電源制御部１１１は、電源調節部１０９が第１の正電源ノード１０５及び第２の正電源ノード１０７に対して行う電圧の調節、また、電源調節部１１０が第１の負電源ノード１０６及び第２の負電源ノード１０８に対して行う電圧の調節を制御する。この調節の際、第２の正電源ノード１０７の電圧は常に第１の正電源ノード１０５と同じか、それよりも高い状態が保たれる。また、第２の負電源ノード１０８の電圧は常に第１の負電源ノード１０６と同じか、それよりも低い状態が保たれる。
【００３４】
第１のＣＭＯＳ回路群１０２は、第２のＣＭＯＳ回路群１０３の出力ノード（出力信号）１０４によって駆動される。つまり、第１のＣＭＯＳ回路群１０２と第２のＣＭＯＳ回路群１０３とは、出力ノード１０４によって連携して動作する。このとき、第２の正電源ノード１０７の電圧が第１の正電源ノード１０５よりも高く、第２の負電源ノード１０８の電圧が第１の負電源ノード１０６よりも低い状態では、第１のＣＭＯＳ回路群１０２、第２のＣＭＯＳ回路群１０３、出力ノード１０４で構成される回路はＴＣＭＳの構造となる。
【００３５】
また、図１ではＴＣＭＳ方式の一例としてバッファを構成する状態を示している。第１のＣＭＯＳ回路群１０２に含まれる論理回路としてインバータ１１２の入力と、第２のＣＭＯＳ回路群１０３に含まれる論理回路としてインバータ１１３の出力を接続する。ここで、第２の正電源ノード１０７の電圧が第１の正電源ノード１０５よりも高く、第２の負電源ノード１０８の電圧が第１の負電源ノード１０６よりも低い状態では、ＴＣＭＳ方式のバッファの構成となる。
【００３６】
図２は実施形態１の半導体集積回路上に図１の構成を実装した状態を示している。
【００３７】
図２（ａ）は半導体集積回路に回路ブロックと正電源切替部と負電源切替部の実装例を示している。即ち、図２では、半導体集積回路１００の内部に回路ブロック１０１が存在し、正電源切替部である電源調節部１０９と負電源切替部である電源調節部１１０がこれを囲むように配置した例を示している。
【００３８】
尚、電源調節部１０９と電源調節部１１０は必ずしも回路ブロック１０１を囲む形状でなくともよい。第１のＣＭＯＳ回路群１０２と第２のＣＭＯＳ回路群１０３に属するＣＭＯＳ回路が印加される電圧を調節できる構成になっていれば、離散的に配置される構成を用いても構わない。例えば、第１のＣＭＯＳ回路群１０２または第２のＣＭＯＳ回路群１０３に属する個々のＣＭＯＳ回路、あるいは、ＣＭＯＳ回路の幾つかをまとめた単位で電圧を切り替える実装方式とすることもできる。
【００３９】
また、図１に示す電源制御部１１１の配置位置は、回路ブロック１０１の外部に実装されていても良いし、内部に実装されていても良く、また、外部と内部に分割して実装されていても構わない。また、回路ブロック１０１と電源調節部１０９と電源調節部１１０、及び、電源制御部１１１からなる構成は、半導体集積回路１００の中に複数あっても良い。
【００４０】
次に、図２（ｂ）は、図２（ａ）の回路ブロック１０１内のＣＭＯＳ回路内部のある領域２０１の配置を拡大した様子を示している。図２（ｂ）に示す通り、回路ブロック１０１の内部は、第１のＣＭＯＳ回路群１０２と第２のＣＭＯＳ回路群１０３が混在して配置されている。また、図２（ｂ）は図１のバッファを含んでおり、インバータ１１２とインバータ１１３が配置されている様子を示している。ＴＣＭＳの方式により実装された回路は、このインバータ１１２とインバータ１１３のように、第２のＣＭＯＳ回路群側を入力とし第１の回路群を出力側としてこの間が近接して配置されることが望ましい。このため、インバータ１１２、インバータ１１３は別々のセルとして配置されている様子を示しているが、第１のＣＭＯＳ回路群１０２に属する回路と第２のＣＭＯＳ回路群１０３に属する回路を一つのセルとして構成して配置を行っても構わない。
【００４１】
図３は実施形態１の半導体集積回路上に図１における電源調節部１０９と電源調節部１１０の詳細構成を示している。
【００４２】
図３（ａ）は、電源調節部１０９の内部構造を示している。電源ノード３０１には電圧Ｖｄｄが与えられ、第１の正電源ノード１０５に直接電圧Ｖｄｄを供給する。電源ノード３０２には第１のＣＭＯＳ回路群１０２にとって電圧Ｖｄｄよりもバイアス分だけ高い電圧ＶｄｄＨが与えられている。第２の正電源ノード１０７は、制御信号ＥＮ＿Ｐ＿ＢｉａｓをもとにＰＭＯＳ３０３とＰＭＯＳ３０４と電源スイッチ制御部３０５により、電圧Ｖｄｄと電圧ＶｄｄＨを切り替えることができる。
【００４３】
図３（ｂ）は、電源調節部１１０の内部構造を示している。電源ノード３０６には電圧Ｖｓｓが与えられ、第１の負電源ノード１０６に直接電圧Ｖｓｓを供給する。電源ノード３０７には第１のＣＭＯＳ回路群１０２にとって電圧Ｖｓｓよりもバイアス分だけ低い電圧ＶｓｓＨが与えられている。第２の負電源ノード１０８は、制御信号ＥＮ＿Ｎ＿ＢｉａｓをもとにＮＭＯＳ３０８とＮＭＯＳ３０９と電源スイッチ制御部３１０により、電圧Ｖｓｓと電圧ＶｓｓＨを切り替えることができる。
【００４４】
また、図３（ａ）及び図３（ｂ）では、制御信号ＥＮ＿Ｐ＿Ｂｉａｓと制御ＥＮ＿Ｎ＿Ｂｉａｓを電源スイッチの制御信号として用いているが、制御のタイミングに特に制約はなく、同一のタイミングであっても独立した別々のタイミングであっても良い。
【００４５】
また、図３（ａ）及び図３（ｂ）に示す構成は、必ずしも両方をセットで用いる必要は無く、図３（ａ）及び図３（ｂ）に示す構成どちらか一方のみを用いても構わない。
【００４６】
以上説明したように、本実施形態によれば、図１で示す構造を用い、電源調節部１０９と電源調節部１１０に対して、図３（ａ）及び図３（ｂ）に示す構造（電源スイッチ制御部）を適用することで、消費電力を調節することができる。
【００４７】
即ち、高速動作が可能でリーク電力は小さいものの動作電力を多く消費するＴＣＭＳ方式のＣＭＯＳ回路と、やや動作速度は劣りリーク電力が多くなるが、動作電力が少ない通常のフィン型ＦＥＴのＣＭＯＳ回路とを切り替えが可能になる。
【００４８】
このように、フィン型ＦＥＴの回路の特徴を活かしつつ、バイアス制御を行うことで電力を調節することができるようになり、動作モードによって電力を調節できる低消費電力の回路を構成することができる。
【００４９】
＜実施形態２＞
実施形態２として、ＴＣＭＳ回路の構成でバイアス電圧を制御する別の方法を説明する。
【００５０】
実施形態２における半導体集積回路の全体の構成は、実施形態１の図１の半導体集積回路１００と同様の構成を採り、実施形態１とは電源調節部１０９と電源調節部１１０の内部構成が異なる。
【００５１】
図４は実施形態２の半導体集積回路上での図１における電源調節部１０９と電源調節部１１０の構成例を示している。
【００５２】
図４（ａ）は、電源調節部１０９の内部構造の一例を示している。第２の正電源ノード１０７の電圧制御は図３（ａ）と同じで、第１の正電源ノード１０５の制御が異なる。即ち、第１の正電源ノード１０５は、ＰＭＯＳ４０１、ＰＭＯＳ４０２及び電源スイッチ制御部４０３からなる電源スイッチにより電圧Ｖｄｄと電圧ＶｄｄＨを切り替えることができる。
【００５３】
図４（ｂ）は、電源調節部１１０の内部構造の一例を示している。第２の負電源ノード１０８の電圧制御は図３（ｂ）と同じで、第２の負電源ノード１０６の制御が異なる。即ち、第１の負電源ノード１０６は、ＮＭＯＳ４０４、ＮＭＯＳ４０５及び電源スイッチ制御部４０６からなる電源スイッチにより電圧Ｖｄｄと電圧ＶｄｄＨを切り替えることができる。
【００５４】
図５の真理値表は、図４で示す電源調節部１０９と電源調節部１１０の入力信号と出力電圧の関係を示している。
【００５５】
図５（ａ）では、図４（ａ）の電源調節部１０９の入力信号と出力電圧の関係を示している。制御信号ＥＮ＿Ｐ＿Ｂｉａｓが０の値をとるときは、制御信号ＳｅｌＶｄｄＨがいかなる値をとろうと、第２の正電源ノード１０７、第１の正電源ノード１０５は共に電圧Ｖｄｄを示す。制御信号ＥＮ＿Ｐ＿Ｂｉａｓと制御信号ＳｅｌＶｄｄＨとがそれぞれ１の値をとり、第２の正電源ノード１０７が電圧ＶｄｄＨをとるときに限り、第１の正電源ノード１０５は電圧ＶｄｄＨをとることができる。
【００５６】
即ち、第１の正電源ノード１０５は、第２の正電源ノード１０７の電圧を上回ることのないように制御される。第２の正電源ノード１０７が電圧ＶｄｄＨをとるときのみ、第１の正電源ノード１０５は、ＴＣＭＳ回路となる電圧Ｖｄｄと、ＴＣＭＳ回路とはならない電圧ＶｄｄＨの２つの電圧を選択することができる。つまり、実施形態１の図１で示す半導体集積回路１００が取り得る動作状態に加え、電圧ＶｄｄＨでドライブされ、ＴＣＭＳ回路よりはリーク電力は若干増加するがスイッチングの電力はやや少なくなるオーバードライブの状態をとることができる。
【００５７】
図５（ｂ）では、図４（ｂ）の電源調節部１１０の入力信号と出力電圧の関係を示している。制御信号ＥＮ＿Ｎ＿Ｂｉａｓが０の値をとるときは、制御信号ＳｅｌＶｓｓＨがいかなる値をとろうと、第２の負電源ノード１０８、第１の負電源ノード１０６は共に電圧Ｖｓｓを示す。制御信号ＥＮ＿Ｎ＿Ｂｉａｓと制御信号ＳｅｌＶｓｓＨとがそれぞれ１の値をとり、第２の負電源ノード１０８が電圧ＶｓｓＨをとるときに限り、第１の負電源ノード１０６は電圧ＶｓｓＨをとることができる。
【００５８】
即ち、第１の負電源ノード１０６は、第２の負電源ノード１０８の電圧を下回ることのないように制御される。第２の負電源ノード１０８が電圧ＶｓｓＨをとるときのみ、第１の負電源ノード１０６は、ＴＣＭＳ回路となる電圧Ｖｓｓと、ＴＣＭＳ回路とはならない電圧ＶｓｓＨの２つの電圧を選択することができる。つまり、実施形態１の図１で示す半導体集積回路１００が取り得る動作状態に加え、電圧ＶｓｓＨでドライブされ、ＴＣＭＳ回路よりはリーク電力は若干増加するがスイッチングの電力はやや少なくなるオーバードライブの状態をとることができる。
【００５９】
尚、図４（ａ）と図４（ｂ）に示す構成では、個々の制御信号ＥＮ＿Ｐ＿ＢｉａｓとＳｅｌＶｄｄＨ、及び、制御信号ＥＮ＿Ｎ＿ＢｉａｓとＳｅｌＶｓｓＨを電源スイッチの制御信号として用いている。各々の制御信号は消費電力の制御の要求に応じて制御し、同一のタイミングで切り替えても構わないし、独立して別々のタイミングで制御を行っても良い。
【００６０】
また、図４（ａ）と図４（ｂ）に示す構成は必ずしも両方をセットで用いる必要は無く、図３（ａ）や図３（ｂ）に示す構成と併用させたり、組み合わせたりしても構わない。また、実施形態２では、図４（ａ）と図４（ｂ）に示す構成を基本としているが、以降の実施形態で示す電源調節部１０９と電源調節部１１０の構成を併用しても良い。
【００６１】
以上説明したように、本実施形態によれば、図１に示す構造の電源調節部１０９と電源調節部１１０に対して、図４（ａ）や図４（ｂ）に示す構造（電源スイッチ）を適用することで、より細かく消費電力を調節することができる。即ち、実施形態１の半導体集積回路が取り得る動作状態に加え、要求される消費電力に合わせて通常動作のモードとＴＣＭＳモードとオーバードライブモードの状態とを切り替えることができる。
【００６２】
＜実施形態３＞
実施形態３として、ＴＣＭＳ回路の構成でバイアス電圧を制御する別の方法を説明する。
【００６３】
実施形態３における半導体集積回路の全体の構成は、実施形態１の図１の半導体集積回路と同様の構成を採り、実施形態１とは電源調節部１０９と電源調節部１１０の内部の構成が異なる。
【００６４】
図６は、実施形態３の半導体集積回路上での図１における電源調節部１０９と電源調節部１１０の構成例を示している。
【００６５】
図６（ａ）は、電源調節部１０９の内部構造の一例を示している。ここでは、図３（ａ）の第２の正電源ノード１０７と第１の正電源ノード１０５の前段に電源遮断用のスイッチを設けた構造をとる。即ち、第１の正電源ノード１０５は、制御信号Ｐ＿ｏｆｆで制御されたＰＭＯＳ６０１とＰＭＯＳ６０２からなる電源遮断機構により電源遮断を行うことができる。図６（ａ）は、Ｐ＿ｏｆｆが論理値１のとき、電源が遮断される例を示している。
【００６６】
図６（ｂ）は、電源調節部１１０の内部構造の一例を示している。ここでは、図３（ｂ）の第２の負電源ノード１０８と第１の負電源ノード１０６の前段に電源遮断用のスイッチを設けた構造をとる。即ち、第１の負電源ノード１０６は、制御信号Ｐ＿ｏｎで制御されたＰＭＯＳ６０３とＰＭＯＳ６０３からなる電源遮断機構により電源遮断を行うことができる。図６（ｂ）は、Ｐ＿ｏｎが論理値１のとき、電源が遮断される例を示している。
【００６７】
尚、図６（ａ）と図６（ｂ）に示す構成では、個々の制御信号ＥＮ＿Ｐ＿ＢｉａｓとＰ＿ｏｆｆ、及び、制御信号ＥＮ＿Ｎ＿ＢｉａｓとＰ＿ｏｎを電源スイッチの制御信号として用いている。各々の制御信号は消費電力の制御の要求に応じて制御し、同一のタイミングで切り替えても構わないし、独立して別々のタイミングで制御を行っても良い。
【００６８】
また、図６（ａ）と図６（ｂ）に示す構成は必ずしも両方をセットで用いる必要は無く、図３（ａ）や図３（ｂ）に示す構成と併用させたり、組み合わせたりしても電源遮断を実施することができる。また、実施形態３では、図６（ａ）と図６（ｂ）の構成を基本としているが、図４（ａ）と図４（ｂ）を基本とした構成や、以降の実施形態で示す電源調節部１０９と電源調節部１１０の構成を併用しても良い。
【００６９】
以上説明したように、本実施形態によれば、図１に示す構造の電源調節部１０９と電源調節部１１０に対して、図６（ａ）や図６（ｂ）に示す構造（電源遮断機構）を適用することで、より細かな電圧の調節と電源遮断の両方の機構を利用することができる。即ち、実施形態１の半導体集積回路が取り得る動作状態に加え、要求される消費電力に合わせてＴＣＭＳモードと他のモードとの切り替えに加えて、電源遮断の状態をとることができる。
【００７０】
＜実施形態４＞
実施形態４として、ＴＣＭＳ回路の構成でバイアス電圧を制御する別の方法を説明する。
【００７１】
実施形態４における半導体集積回路の全体の構成は、実施形態１の図１の半導体集積回路と同様の構成を採り、実施形態１とは電源調節部１０９と電源調節部１１０の内部の構成が異なる。
【００７２】
図７は、実施形態４の半導体集積回路上での図１における電源調節部１０９と電源調節部１１０の構成例を示している。
【００７３】
図７（ａ）は、電源調節部１０９の内部構造の一例を示している。ここでは、図３（ａ）の電源ノード３０２と電源ノード３０１との電圧差を分圧で設定する構造をとる。即ち、電源ノード３０２には電圧生成部７０１から電圧ＶｄｄＨが供給される。また、抵抗７０２と抵抗７０３で分圧された電圧Ｖｄｄが電源ノード３０１の電圧となる。第２の正電源ノード１０７は電源ノード３０２により電圧ＶｄｄＨが設定され、第１の正電源ノード１０５は電源ノード３０１により電圧Ｖｄｄが設定される。このような分圧の構造を有する電源調節部１０９では、制御信号ｄＶｄｄ＿ｃｎｔに従い電圧生成部７０１の出力電圧が電圧ＶｄｄＨから変更されても、第２の正電源ノード１０７の電圧は、第１の正電源ノード１０５の電圧よりも常に高い状態が保たれる。
【００７４】
図７（ｂ）は、電源調節部１１０の内部構造の一例を示している。ここでは、図３（ｂ）の電源ノード３０７と電源ノード３０６との電圧差を分圧で設定する構造をとる。即ち、電源ノード３０６には電圧生成部７０４で供給される電圧を抵抗７０５と抵抗７０６で分圧した電圧Ｖｓｓが供給される。また、図７（ｂ）では電圧ＶｓｓＨは電源ノード３０７で接地電圧となる構成を用いているが、電源ノード３０６より低い電圧を保つことができるならば別の構成を採用しても構わない。第２の負電源ノード１０８は電源ノード３０７により接地電圧が設定され、第１の負電源ノード１０６は電源ノード３０６により電圧Ｖｓｓが設定される。このような分圧の構造を有する電源調節部１１０では、制御信号ｄＶｓｓ＿ｃｎｔに従い電圧生成部７０４の出力電圧が変更されても、第１の負電源ノード１０６の電圧は、第２の負電源ノード１０８よりも常に高い状態が保たれる。
【００７５】
また、図７（ｂ）では、抵抗７０５を無くして電圧生成部７０４から直接電圧を電源ノード３０６に与える構成を採用しても構わない。
【００７６】
また、図７（ａ）と図７（ｂ）に示す構成は、必ずしも両方をセットで用いる必要は無く、図３（ａ）や図３（ｂ）、図４（ａ）と図４（ｂ）、及び図６（ａ）と図６（ｂ）に示す構成と併用させたり、組み合わせたりしても電源遮断を実施することができる。
【００７７】
以上説明したように、本実施形態によれば、図１に示す構造の電源調節部１０９と電源調節部１１０に対して、図７（ａ）や図７（ｂ）に示す構造（分圧構造）を適用することで、ＴＣＭＳ回路が様々な電源電圧をとり得る場合でもバイアス状態を追従させることができる。
【００７８】
＜実施形態５＞
実施形態５として、ＴＣＭＳ回路の構成でバイアス電圧を制御する別の方法を説明する。
【００７９】
実施形態５における半導体集積回路の全体の構成は、実施形態１の図１の半導体集積回路と同様の構成を採り、実施形態４とは電源調節部１０９と電源調節部１１０の内部の分圧の機構が異なる。
【００８０】
図８は、実施形態４の半導体集積回路上に図１における電源調節部１０９と電源調節部１１０の構成例を示している。
【００８１】
図８（ａ）は、電源調節部１０９の内部構造の一例を示している。ここでは、図７（ａ）の抵抗７０２を可変抵抗８０１に置換した構造をとる。即ち、電源ノード３０２には電圧生成部７０１から電圧ＶｄｄＨが供給される。また、可変抵抗８０１と抵抗７０３で分圧された電圧が電源ノード３０１の電圧となる。第２の正電源ノード１０７は、電源ノード３０２により電圧ＶｄｄＨが設定され、第１の正電源ノード１０５は電源ノード３０１により可変抵抗８０１と抵抗７０３で分圧された電圧が設定される。このような分圧の構造を有する電源調節部１０９では、電源ノード３０２と電源ノード３０１の電圧差を自由に調節できる。また、制御信号ｄＶｄｄ＿ｃｎｔに従い電圧生成部７０１の出力電圧が電圧ＶｄｄＨから変更されても、第２の正電源ノード１０７の電圧は、第１の正電源ノード１０５の電圧よりも常に高い状態が保たれる。また、可変抵抗８０１を用いることで適切なバイアス電圧の設定が可能である。
【００８２】
また、図８（ａ）では、図７（ａ）の抵抗７０２を可変抵抗８０１に置換した構成としているが、図７（ａ）の抵抗７０２ではなく抵抗７０３を可変抵抗で置換する形でも同様の効果を得ることができる。その際、抵抗７０２の抵抗値を適切に選択することで適切なバイアス電圧の設定が可能である。
【００８３】
図８（ｂ）は、電源調節部１１０の内部構造の一例を示している。ここでは、図７（ｂ）の抵抗７０６を可変抵抗８０２で置換した構造をとる。即ち、電源ノード３０６には電圧生成部７０４で供給される電圧を抵抗７０５と可変抵抗８０２で分圧された電圧が供給される。また、図８（ｂ）では、電圧ＶｓｓＨは電源ノード３０７で接地電圧となる構成を用いている。第２の負電源ノード１０８は電源ノード３０７により接地電圧が設定され、第１の負電源ノード１０６は電源ノード３０６により抵抗７０５と可変抵抗８０２で分圧された電圧が設定される。このような分圧の構造を有する電源調節部１１０では、電源ノード３０７と電源ノード３０６の電圧差を自由に調節できる。また、制御信号ｄＶｓｓ＿ｃｎｔに従い電圧生成部７０４の出力電圧が変更されても第１の負電源ノード１０６の電圧は第２の負電源ノード１０８よりも常に高い状態が保たれる。また、可変抵抗８０２を用いることで適切なバイアス電圧の設定が可能である。
【００８４】
また、図８（ｂ）では、抵抗７０５を無くして電圧生成部７０４から直接電圧を電源ノード３０６に供給する構成を採用しても構わない。
【００８５】
また、図８（ｂ）では、図７（ｂ）の抵抗７０６を可変抵抗８０２に置換した構成としているが、図７（ｂ）の抵抗７０６ではなく抵抗７０５を可変抵抗で置換する形でも同様の効果を得ることができる。その際、抵抗７０６の抵抗値を適切に選択することで適切なバイアス電圧を設定が可能である。
【００８６】
以上説明したように、本実施形態によれば、図１に示す構造の電源調節部１０９と電源調節部１１０に対して、図８（ａ）や図８（ｂ）に示す構造（分圧構造）を適用することで、ＴＣＭＳ回路が様々な電源電圧をとり得る場合でもバイアス状態を追従させ、かつ、バイアス電圧を細かく調節することができる。
【００８７】
尚、本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【００８８】
１００：半導体集積回路、１０１：回路ブロック、１０２：第１のＣＭＯＳ回路群、１０３：第２のＣＭＯＳ回路群、１０４：出力ノード、１０５：第１の正電源ノード、１０６：第１の負電源ノード、１０７：第２の正電源ノード、１０８：第２の負電源ノード、１０９：電源調節部、１１０：電源調節部、１１１：電源制御部、１１２：インバータ、１１３：インバータ
【図１】
2016100367.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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