(57)【要約】【課題】部品コストを削減し、筺体の小型化を図る。【解決手段】マイクアレイ１０は、マイクロホンユニットＭ１〜Ｍｎからそれぞれ出力される音声信号を切り替えるアナログマルチプレクサ１２を備え、各マイクロホンユニットＭ２〜Ｍｎとアナログマルチプレクサ１２との間に、それぞれ１サンプリングクロックの周期分ずつずらした遅延量を有する遅延回路Ｄ２〜Ｄｎを介在させる。アナログマルチプレクサ１２は、ＡＤコンバータ１８からのサンプリングクロックに同期して、その入力端子ｚ１〜ｚｎに入力される音声信号を順番に切り替えて出力し、ＡＤコンバータ１８がこの出力された音声信号を順次サンプリングしてデジタル音声データに変換することで、マイクロホンユニットＭ１〜Ｍｎから出力される各音声信号の同時サンプリングが実現する。【選択図】図４
2016100787.tif 000002
【特許請求の範囲】
【請求項１】
複数の収音素子を有し、音声を収音する収音部と、
各々の前記収音素子により収音された音声の出力信号の位相を遅延させる、前記複数の収音素子と同数以下の遅延部と、
前記複数の収音素子からの出力信号のうちいずれかを選択する選択部と、
前記選択部により選択されたいずれかの前記収音素子からの出力信号をデジタル信号に変換するＡＤ変換部と、を備える、
収音装置。
【請求項２】
請求項１に記載の収音装置であって、
前記遅延部は、前記複数の収音素子からの出力信号に対し、前記ＡＤ変換部によって前記出力信号が変換される順番に、前記ＡＤ変換部における１サンプリングクロックの周期分ずつ位相をずらして遅延させ、
前記選択部は、前記１サンプリングクロックに従って、選択対象となる前記出力信号を切り替える、
収音装置。
【請求項３】
請求項１に記載の収音装置であって、
前記複数の収音素子からの出力信号における位相に対する、隣接する前記遅延部間の遅延量の差は、一定である、
収音装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の収音素子でマイクアレイを構成する収音装置に関する。
【背景技術】
【０００２】
従来、収音装置は、１つのマイクに１つのＡＤコンバータが対応するように、同数のマイク及びＡＤコンバータを備え、複数のＡＤコンバータ全てに同一のクロックを与えて動作させ、各マイクから出力されるアナログ音声信号を同時にサンプリングするように構成されていた。
【０００３】
この種の先行技術として、例えば２つのＥＣＭ（高音質小型エレクトレットコンデンサマイクロホン）の間に、２チャンネルを有する１つのＡＤコンバータが等距離で配置されたマイク基板回路が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１４−１４３６７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１を含む従来の収音装置では、マイクの数と同数のＡＤコンバータが必要となるので、収音装置内に設けられるマイクの数が多くなると、それに伴いＡＤコンバータの数も多くなり、部品コストが増加し、また、多くのＡＤコンバータ及びその配線を実装する基板のサイズが大きくなってしまう等、いくつかの問題があった。
【０００６】
本発明は、上述した従来の状況に鑑みてなされたものであり、部品コストを削減し、筺体の小型化を図る収音装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明は、複数の収音素子を有し、音声を収音する収音部と、各々の前記収音素子により収音された音声の出力信号の位相を遅延させる、前記複数の収音素子と同数以下の遅延部と、前記複数の収音素子からの出力信号のうちいずれかを選択する選択部と、前記選択部により選択されたいずれかの前記収音素子からのアナログ音声出力信号をデジタル信号に変換するＡＤ変換部と、を備える。
【発明の効果】
【０００８】
本発明によれば、部品コストを削減し、筺体の小型化を図ることができる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態のマイクアレイのハードウェア構成の一例を示すブロック図
【図２】（Ａ）オールパスフィルタの一般的な回路構成の一例を示す図、（Ｂ），（Ｃ），（Ｄ），（Ｅ）インピーダンスＺ１、Ｚ２の組み合わせの一例を示す図
【図３】音声信号のサンプリングを示すタイミングチャート
【図４】本実施形態のマイクアレイの収音動作を説明する図
【図５】従来のマイクアレイのハードウェア構成の一例を示すブロック図
【発明を実施するための形態】
【００１０】
以下、本発明に係る収音装置を具体的に開示した実施形態（以下、「本実施形態」という）について、図面を参照して説明する。本実施形態の収音装置は、例えばリング状の筐体の前面に複数のマイクロホンユニットが配置されたマイクアレイに適用される。
【００１１】
図５は、従来のマイクアレイ５０のハードウェア構成の一例を示すブロック図である。図５に示すマイクアレイ５０は、ＣＰＵ５１、インターフェイス回路５２、通信インターフェイス部５３、ＲＯＭ５４、ＲＡＭ５５及びクロック供給部５６を有する。また、マイクアレイ５０は、ｎ個のマイクロホンユニットＭａ１〜Ｍａｎを含むマイク部５９、ｎ個のアンプＰａ１〜Ｐａｎ及びｎ個のＡＤコンバータＣａ１〜Ｃａｎを有する。
【００１２】
マイクロホンユニットＭａ１〜Ｍａｎは、例えばＥＣＭ（高音質小型エレクトレットコンデンサマイクロホン）を用いて全方位（３６０度）の音声を収音可能なマイクアレイを構成し、マイクアレイ５０の筐体の前面に配置され、マイク部５９を形成する。ｎ個のアンプＰａ１〜Ｐａｎは、それぞれｎ個のマイクロホンユニットＭ１ａ〜Ｍ１ｎから出力される音声信号を増幅する。ｎ個のＡＤコンバータＣａ１〜Ｃａｎは、それぞれｎ個のアンプＰａ１〜Ｐａｎから出力されるアナログ音声信号をデジタル音声データに変換する。
【００１３】
インターフェイス回路５２は、例えばＦＰＧＡ（field-programmable gate array）で構成され、ＣＰＵ５１からの指示に従い、ｎ個のＡＤコンバータＣａ１〜Ｃａｎにクロックを供給し、また、ｎ個のＡＤコンバータＣａ１〜Ｃａｎから出力されるデジタル音声データを一時的に記憶し、更に、ＣＰＵ５１にこれらのデジタル音声データを送出する。
【００１４】
ＣＰＵ５１は、ＡＤコンバータからの信号が入力されるポートを１つもしくは２つしか有していない汎用的に流通しているＣＰＵ（Central Processing Unit）を用いて構成され、マイクアレイ５０の各部の動作を制御する。ＲＯＭ５４は、ＣＰＵ５１が実行するプログラム等を格納する。ＲＡＭ５５は、ＣＰＵ５１によるプログラムの実行に伴って生成されるデータ等を一時的に格納するワーキングメモリとして機能し、また、デジタル音声データ等を記憶する。クロック供給部５６は、例えば水晶振動子等で構成され、ＣＰＵ５１に動作クロックを供給する。
【００１５】
通信インターフェイス部５３は、通信ケーブルが接続されるＲＪ４５等のコネクタ５７を有し、このコネクタ５７を介してネットワーク（不図示）との通信を制御する。
【００１６】
このような構成を有するマイクアレイ５０では、ｎ個のＡＤコンバータＣａ１〜Ｃａｎは、インターフェイス回路５２から供給されるクロックに同期したサンプリングクロックに従い、ｎ個のマイクロホンユニットＭ１ａ〜Ｍ１ｎから出力され、ｎ個のアンプＰａ１〜Ｐａｎで増幅されたｎ個の音声信号を同時にサンプリングし、デジタル音声データに変換してインターフェイス回路５２に出力する。ＣＰＵ５１は、インターフェイス回路５２から同時にサンプリングされたデジタル音声データを取得してＲＡＭ５５に記憶し、また、各種の信号処理を行う。
【００１７】
このような従来のマイクアレイでは、複数のマイクロホンユニットを使用する場合には、インターフェイス回路５２で示されるような、複数のＡＤコンバータと汎用のＣＰＵ５１とを接続するためのインターフェイス回路を、ＣＰＵに内蔵するか、若しくは外付けで追加する必要があった。
【００１８】
また、従来のマイクアレイでは、マイクロホンユニットの数と同数のＡＤコンバータが必要となるので、マイクロホンユニットの数が多くなると、比較的高価なＡＤコンバータの数が多くなり、部品コストが増加し、また、多くのＡＤコンバータ及びその配線を実装する基板のサイズが大きくなってしまっていた。一方、インターフェイス回路５２を不要とするために、安価な汎用のＣＰＵ５１ではなく、複数のＡＤコンバータＣａ１〜Ｃａｎとを接続するための入力ポートを複数有するＣＰＵを用いてもよいが、入力ポートが複数設けられたＣＰＵは限られており非常に高価であるため、汎用性に乏しくなる。
【００１９】
本実施形態のマイクアレイは、このような点を改善したものである。
【００２０】
図１は、本実施形態のマイクアレイ１０のハードウェア構成の一例を示すブロック図である。図１に示すマイクアレイ１０は、ＣＰＵ１１、通信インターフェイス部１３、ＲＯＭ１４、ＲＡＭ１５及びクロック供給部１６を有する。また、マイクアレイ１０は、ｎ個のマイクロホンユニットＭ１〜Ｍｎを含むマイク部１９、ｎ個のアンプＰ１〜Ｐｎ、ｎ−１個の遅延回路Ｄ２〜Ｄｎ、アナログマルチプレクサ１２、及び１個のＡＤコンバータ１８を有する。
【００２１】
収音部の一例としてのマイクロホンユニットＭ１〜Ｍｎは、例えばＥＣＭ（高音質小型エレクトレットコンデンサマイクロホン）を用いて全方位（３６０度）の音声を収音可能なマイクアレイを構成し、マイクアレイ１０の筐体の前面に配置され、マイク部１９を形成する。ｎ個のアンプＰ１〜Ｐｎは、それぞれｎ個のマイクロホンユニットＭ１〜Ｍｎから出力される音声信号を増幅する。
【００２２】
遅延回路Ｄ２〜Ｄｎは、ｎ−１個のマイクロホンユニットＭ２〜Ｍｎから出力され、ｎ−１個のアンプＰ２〜Ｐｎで増幅された音声信号をそれぞれ異なる所定時間（一定時間）Ｔｄ１〜Ｔｄｎ遅延させる。図２（Ａ）〜（Ｅ）は、遅延回路Ｄ２〜Ｄｎの一例としてオールパスフィルタ３０の回路構成を示す図である。図２（Ａ）は、オールパスフィルタ３０の一般的な回路構成の一例を示す図である。オールパスフィルタ３０は、周知の回路であり、入力信号に対し、ゲイン及び周波数を変更することなく、位相をずらして出力する回路である。つまり、位相を変化させることで、入力信号を遅延させた出力信号が得られる。
【００２３】
オールパスフィルタ３０は、ＯＰアンプ３１、このマイナス入力端子に接続された抵抗Ｒ１、フィードバック抵抗Ｒ２、及びプラス入力端子に接続され、フィルタ回路３２を形成するインピーダンスＺ１、Ｚ２から構成される。抵抗Ｒ１と抵抗Ｒ２は、同じ抵抗値を有する。また、インピーダンスＺ１、Ｚ２の値を変えることで、位相の変化量（遅延時間）が変わる。
【００２４】
図２（Ｂ），（Ｃ），（Ｄ），（Ｅ）は、インピーダンスＺ１，Ｚ２の組み合わせの一例を示す図である。インピーダンスＺ１，Ｚ２として、コンデンサＣと抵抗Ｒ、コイルＬと抵抗Ｒ、抵抗ＲとコンデンサＣ、抵抗ＲとコイルＬの４つ組み合わせが一般的である。
【００２５】
図３は、音声信号のサンプリングを示すタイミングチャートである。ここでは、アナログマルチプレクサ１２に入力される、マイクロホンユニットＭ１で収音された音声信号Ｓ１、マイクロホンユニットＭ２で収音された音声信号Ｓ２、及びマイクロホンユニットＭｎで収音された音声信号Ｓｎの波形が示されている。
【００２６】
マイクロホンユニットＭ１で収音された音声信号Ｓ１は、遅延されることなく、そのままアナログマルチプレクサ１２に入力され、例えば時刻ｔ１でサンプリングされる。マイクロホンユニットＭ２で収音された音声信号Ｓ２は、音声信号Ｓ１に対し、遅延時間ｔｄ２だけ遅延してアナログマルチプレクサ１２に入力され、例えば時刻ｔ２でサンプリングされる。遅延時間ｔｄ２は、ＡＤコンバータ１８のサンプリングクロックの周期Δｔ（一定時間）に値１を乗じた時間である。例えば、８個のマイクで１６ＫＨｚサンプリングのマイクアレイを構成する場合、本実施形態のマイクアレイでは１６ＫＨｚの周期６２．５μｓｅｃの間に８個のマイク出力を順番にＡＤ変換しなければならないため、ＡＤコンバータのサンプリング周期は７．８１２５μｓｅｃに設定する必要があり、このとき遅延時間ｔｄ２は７．８１２５μｓｅｃとなる。マイクロホンユニットＭｎで収音された音声信号Ｓｎは、音声信号Ｓ１に対し、遅延時間ｔｄｎだけ遅延してアナログマルチプレクサ１２に入力され、例えば時刻ｔｎでサンプリングされる。遅延時間ｔｄｎは、ＡＤコンバータ１８のサンプリングクロックの周期Δｔに値（ｎ−１）を乗じた時間である。ｎはマイクロホンユニットの個数を示す。
【００２７】
このように、マイクロホンユニットＭ１〜Ｍｎで収音される各音声信号は、サンプリングクロックの周期Δｔで順番にかつサイクリックにサンプリングされる。
【００２８】
アナログマルチプレクサ１２は、マイクロホンユニットＭ１から出力され、アンプＰ１で増幅された音声信号Ｓ１を直接入力し、また、（ｎ−１）個のマイクロホンユニットＭ２〜Ｍｎから出力され、（ｎ−１）個のアンプＰ２〜Ｐｎでそれぞれ増幅された音声信号Ｓ２〜Ｓｎを、それぞれ遅延回路Ｄ２〜Ｄｎを通して入力する。また、アナログマルチプレクサ１２は、ＡＤコンバータ１８のサンプリングクロックに同期して、つまり、サンプリングクロックの周期Δｔが経過する度に、これらの入力を順次切り替え、ＡＤコンバータ１８に入力した音声信号を出力する。
【００２９】
ＡＤコンバータ１８は、ＣＰＵ１１から供給されるサンプリングクロックに同期して、アナログマルチプレクサ１２から出力される音声信号をサンプリングし、このアナログ音声信号をデジタル音声データに変換してＣＰＵ１１に出力する。
【００３０】
ＣＰＵ１１は、ＡＤコンバータのポートを１つもしくは２つしか有していない汎用的に流通しているＣＰＵを用いて構成され、マイクアレイ１０の各部の動作を制御する。ＲＯＭ１４は、ＣＰＵ１１が実行するプログラム等を格納する。ＲＡＭ１５は、ＣＰＵ１１によるプログラムの実行に伴って生成されるデータ等を一時的に格納するワーキングメモリとして機能し、また、後述するデジタル音声データ等を記憶する。クロック供給部１６は、例えば水晶振動子等で構成され、ＣＰＵ１１に動作クロックを供給する。
【００３１】
通信インターフェイス部１３は、通信ケーブルが接続されるＲＪ４５等のコネクタ１７を有し、このコネクタ１７を介してネットワーク（図示せず）との通信を制御する。
【００３２】
上述した構成を有するマイクアレイ１０の収音動作を示す。
【００３３】
図４は、本実施形態のマイクアレイ１０の収音動作を説明する図である。マイクアレイ１０では、遅延回路Ｄ２〜Ｄｎは、それぞれマイクロホンユニットＭ２〜Ｍｎから出力される音声信号に対し、サンプリングクロックの周期（Δｔ）にマイクロホンユニットの順番（２〜ｎ）に応じた値を乗じた時間だけ遅延させる。そして、１サンプリングクロック周期分ずつずらした（遅れた）、各音声信号がアナログマルチプレクサ１２に入力される。つまり、マイクロホンユニットＭ１から出力される音声信号Ｓ１は遅延されることなく、その遅延時間ｔｄ１は値０である。マイクロホンユニットＭ２から出力される音声信号Ｓ２の遅延時間ｔｄ２は、１サンプリングクロック周期Δｔの値である。マイクロホンユニットＭｎから出力される音声信号Ｓｎの遅延時間ｔｄｎは、１サンプリングクロック周期Δｔに値（ｎ−１）を乗じた値Δｔ×（ｎ−１）である。
【００３４】
一方、ＡＤコンバータ１８は、ＣＰＵ１１から供給されるクロックに同期して、アナログマルチプレクサ１２から出力される音声信号をサンプリングしてデジタル音声データに変換し、この変換されたデジタル音声データをＣＰＵ１１に出力する。この時、アナログマルチプレクサ１２は、ＣＰＵ１１から供給されるサンプリングクロックに同期して、入力端子ｚ１〜ｚｎに入力される信号を切り替える。つまり、最初（１番目）のサンプリングクロックの期間、アナログマルチプレクサ１２は、入力端子ｚ１から入力される信号を出力端子に出力する。次（２番目）のサンプリングクロックの期間、アナログマルチプレクサ１２は、入力端子ｚ２から入力される信号を出力端子に出力する。同様に、ｎ番目のサンプリングクロックの期間、アナログマルチプレクサ１２は、入力端子ｚｎから入力される信号を出力端子に出力する。
【００３５】
従って、アナログマルチプレクサ１２から出力される音声信号は、サンプリングクロックの順番に応じた遅延時間だけ遅延して、ＡＤコンバータ１８によってサンプリングされる。つまり、マイクロホンユニットＭｎの音声信号Ｓｎは、遅延時間ｔｄｎ（＝Δｔ×ｎ−１）だけ遅延した分、ｎ番目のサンプリングクロック（Δｔ×（ｎ−１）時間遅れたタイミング）でサンプリングされる。従って、この音声信号Ｓｎにおいてサンプリングされる信号の値は、マイクロホンユニットＭ１の音声信号Ｓ１と同時にサンプリングされた値となる（図４参照）。
【００３６】
音声信号Ｓ１、Ｓ２、…、Ｓｎの位相が揃うようにサンプリングされた音声信号Ｓ１、Ｓ２、…、Ｓｎの値は、同時サンプリングのデジタル音声データとして、ＣＰＵ１１によってＲＡＭ１５に記憶される。そして、ＣＰＵ１１は、ＲＡＭ１５に記憶された同時サンプリングのデジタル音声データに対して信号処理を施すことが可能である。
【００３７】
このように、本実施形態のマイクアレイ１０では、図５に示す従来のマイクアレイ５０と比べ、ＡＤコンバータが１個であるので、インターフェイス回路５２の構成が省かれる。代わりに、マイクアレイ１０は、マイクロホンユニットＭ１〜Ｍｎからそれぞれ出力される音声信号を切り替えるアナログマルチプレクサ１２を備え、各マイクロホンユニットＭ２〜Ｍｎとアナログマルチプレクサ１２との間に、それぞれ１サンプリングクロック周期分ずつずらした遅延量を有する遅延回路Ｄ２〜Ｄｎを介在させる。アナログマルチプレクサ１２は、ＡＤコンバータ１８のサンプリングクロックに同期して、その入力端子ｚ１〜ｚｎに入力される音声信号を順番に切り替えて出力し、ＡＤコンバータ１８がこの出力された音声信号を順次サンプリングしてデジタル音声データに変換することで、マイクロホンユニットＭ１〜Ｍｎから出力される各音声信号の同時サンプリングが実現する。
【００３８】
本実施形態マイクアレイによれば、入力用のポートを複数有する高価なＣＰＵを使用することなく、ＡＤコンバータが１つで済むので、比較的高価なＡＤコンバータの数を大幅に減らせることができる。また、配線数を減らすことができる。つまり、１個のＡ／Ｄコンバータとアナログマルチプレクサを基板に配線するだけであるので、基板上の実装、配線面積を少なくすることができ、基板及びこの基板を内蔵する筐体を小型化できる。このように、部品コストを削減し、筺体の小型化を図ることができる。従って、１つのＡＤコンバータのポートしか持たない、あるいはＡＤコンバータを内蔵しておらず、ＡＤコンバータを外付けで追加するような、汎用ＣＰＵであっても、複数のＡＤコンバータのポートを有するカスタムＣＰＵと同様、多数のマイクロホンユニットからのアナログ音声信号を同時にサンプリングすることが可能である。
【００３９】
また、複数のＡＤコンバータを外部に設けた場合、全てのＡＤコンバータにクロックを供給する必要があるので、配線の仕方によってはクロックによる基板ノイズ（基板上の配線で発生するノイズ）や不要輻射によるノイズの増加に繋がることがあるが、本実施形態では、クロックを供給する配線の数が減るので、そのような問題を回避できる。また、複数のＡＤコンバータを外部に設けた場合、ＣＰＵは、複数のＡＤコンバータと接続しなければならないので、インターフェイス回路の追加が必要となるが、本実施形態では、ＡＤコンバータの数が１つで済むので、複数のＡＤコンバートと接続されるようなインターフェイス回路の追加が不要である。
【００４０】
以上、図面を参照しながら実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４１】
例えば、上記実施形態では、ｎ個のマイクロホンユニットに対し、（ｎ−１）個の遅延回路が設けられたが、つまり、１番目のマイクロホンユニットには遅延回路が接続されていなかったが、全てのマイクロホンユニットに遅延回路を接続し、遅延回路の数をマイクロホンユニットの数と同数にしてもよい。
【００４２】
また、上記実施形態では、ＡＤコンバータに対し、ＣＰＵが直接にクロックを供給していたが、別途クロック供給回路を設け、このクロック供給回路からＡＤコンバータ及びＣＰＵ１１にサンプリングクロックを供給してもよい。この場合、サンプリングクロックの周波数を、１２８ＫＨｚ、２５６ＫＨｚ等、任意に切り替えることも容易となる。
【００４３】
また、上記実施形態では、１個のＡＤコンバータを外部に設けたが、ＡＤコンバータを１つ内蔵した（ＡＤコンバータのポートを１つ持つ）汎用ＣＰＵの場合、外部のＡＤコンバータを省くこともできる。
【００４４】
また、上記実施形態では、マイクロホンユニットＭ１、Ｍ２、Ｍ３、…、Ｍｎの順番で音声信号をサンプリングする場合を示したが、アナログマルチプレクサの切替順番と遅延回路の遅延量とが対応している限り、マイクロホンユニットから出力される音声信号のサンプリング順序は任意でよい。
【００４５】
最後に、本発明に係る収音装置の構成、作用、効果について列挙する。
【００４６】
本発明の一実施形態は、複数の収音素子（マイクロホンユニットＭ１〜Ｍｎ）を有する収音部（マイク部１９）と、各々の前記収音素子により収音された音声の出力信号（アナログ音声信号）の位相を遅延させる、前記複数の収音素子と同数以下の遅延部（遅延回路Ｄ２〜Ｄｎ）と、前記複数の収音素子からの出力信号のうちいずれかを選択する選択部（アナログマルチプレクサ１２）と、前記選択部により選択されたいずれかの前記収音素子からの出力信号をデジタル信号に変換するＡＤ変換部（ＡＤコンバータ１８）と、を備える、収音装置（マイクアレイ１０）である。
【００４７】
この収音装置では、複数の収音素子と同数以下の遅延部は、各収音素子の出力信号の位相のみを遅延させる。選択部は、複数の出力信号のいずれかを選択する。ＡＤ変換部は、複数の出力信号の位相を揃えるタイミングとなるように、選択部により選択された出力信号をデジタル信号に変換する。
【００４８】
これにより、収音装置は、複数の収音素子に対し、ＡＤ変換部が１つで済むので、部品コストを削減し、筺体の小型化を図ることができる。また、複数のＡＤ変換部を用いて複数の出力信号を同時にサンプリングした場合と同じ効果が得られる。
【００４９】
また、本発明の一実施形態は、前記遅延部は、前記複数の収音素子からの出力信号に対し、前記ＡＤ変換部によって前記出力信号が変換される順番に、前記ＡＤ変換部における１サンプリングクロックの周期分ずつ位相をずらして遅延させ、前記選択部は、前記１サンプリングクロックに従って、選択対象となる前記出力信号を切り替える、収音装置である。
【００５０】
これにより、収音装置は、ＡＤ変換部の１サンプリングクロックを用いて、複数の出力信号を切り替えることができ、回路構成を簡単化できる。
【００５１】
また、本発明の一実施形態は、前記複数の収音素子からの出力信号における位相に対する、隣接する前記遅延部間の遅延量の差は、一定である、収音装置である。
【００５２】
これにより、収音装置は、複数の出力信号の位相が一定の間隔で順にずれるので、複数の出力信号の位相を容易に揃えて所定の信号処理（例えば指向性の形成処理）することができる。
【産業上の利用可能性】
【００５３】
本発明は、複数の収音素子を有し、各収音素子の出力信号をデジタル信号に変換することで、部品コストを削減し、筺体の小型化を図ることが可能な収音装置として有用である。
【符号の説明】
【００５４】
１０、５０  マイクアレイ
１１、５１  ＣＰＵ
１２  アナログマルチプレクサ
１３、５３  通信インターフェイス部
１４、５４  ＲＯＭ
１５、５５  ＲＡＭ
１６、５６  クロック供給部
１７、５７  コネクタ
１８、Ｃａ１〜Ｃａｎ  ＡＤコンバータ
１９、５９  マイク部
３０  オールパスフィルタ
３１  ＯＰアンプ
３２  フィルタ回路
５２  インターフェイス回路
Ｄ２〜Ｄｎ  遅延回路
Ｍ１〜Ｍｎ、Ｍａ１〜Ｍａｎ  マイクロホンユニット
Ｐ１〜Ｐｎ、Ｐａ１〜Ｐａｎ  アンプ
Ｒ１、Ｒ２  抵抗
Ｚ１、Ｚ２  インピーダンス
【図１】
2016100787.tif 000003
【図２】
2016100787.tif 000004
【図３】
2016100787.tif 000005
【図４】
2016100787.tif 000006
【図５】
2016100787.tif 000007