(57)【要約】【課題】レジスト層の露光不足が抑制された半導体装置および半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に第１絶縁膜を介して接する第１電極と、前記第３半導体領域の上に設けられ、前記第３半導体領域に接する第２電極と、前記第１半導体領域の表面から前記第１半導体領域の内部に延在し前記第１半導体領域に接する複数の第１接続領域を有し、前記第２電極に離間して並ぶ第３電極と、を備える。【選択図】図１
2016031962.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に第１絶縁膜を介して接する第１電極と、
前記第３半導体領域の上に設けられ、前記第３半導体領域に接する第２電極と、
前記第１半導体領域の表面から前記第１半導体領域の内部に延在し前記第１半導体領域に接する複数の第１接続領域を有し、前記第２電極とは離間して並ぶ第３電極と、
を備えた半導体装置。
【請求項２】
前記第１半導体領域は、第１領域と、前記第１領域の上に設けられ前記第１領域よりも不純物濃度が低い第２領域と、を有し、
前記複数の第１接続領域は、前記第１領域に接している請求項１に記載の半導体装置。
【請求項３】
前記複数の第１接続領域は、前記第１半導体領域から前記第２半導体領域に向かう方向に対して交差する方向に延在している請求項１または２に記載の半導体装置。
【請求項４】
前記複数の第１接続領域のそれぞれの幅は、前記第１電極の幅よりも大きい請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記複数の第１接続領域のうち、隣り合う第１接続領域同士を繋ぐ複数の第２接続領域をさらに備えた請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記複数の第１接続領域を、前記第１半導体領域から前記第２半導体領域に向かう方向に対して垂直に切断した場合、前記複数の第１接続領域の外形は円状である請求項１または２に記載の半導体装置。
【請求項７】
第１導電形の第１半導体領域の表面側から裏面側に向かって、第１トレンチと、前記第１トレンチよりも幅が広く深さが深い複数の第２トレンチと、を形成する工程と、
前記第１トレンチ内に第１絶縁膜を介して第１電極を形成する工程と、
前記第１電極の上および前記第１絶縁膜の上に層間絶縁膜を形成する工程と、
前記複数の第２トレンチ内と、前記第１半導体領域の上側に電極層を形成する工程と、
前記電極層の上にレジスト層を形成する工程と、
前記レジスト層の前記複数の第２トレンチと前記第１トレンチとの間の位置に第１開口を形成する工程と、
前記第１開口から露出された前記電極層を除去することにより、前記第１電極の上側に第２電極と、前記複数の第２トレンチ内に設けられた前記電極層を含み前記第２電極とは離間して並ぶ第３電極と、を形成する工程と、
を備えた半導体装置の製造方法。
【請求項８】
前記第１トレンチおよび前記複数の第２トレンチを形成する前に、
前記第１半導体領域の上側に、第１幅の第２開口と、前記第１幅よりも広い第２幅の複数の第３開口と、を有するマスク層を形成し、
前記第２開口下の前記第１半導体領域を除去することにより前記第１トレンチを形成し、前記複数の第３開口下の前記第１半導体領域を除去することにより前記複数の第２トレンチを形成する請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体装置において、ソース電極とドレイン電極とをともに半導体装置の一方の側（例えば、上面側）に設けたものがある。このような半導体装置では、例えば、オン抵抗をなるべく下げるために、ドレイン電極を半導体層内に形成する場合がある。この場合、ドレイン電極を形成するためのトレンチは、幅が広く、深い。
【０００３】
このような半導体装置におけるソース電極とドレイン電極とを形成する製造工程は、例えば、以下の流れに従う。まず、半導体層にトレンチを形成後、このトレンチ内外に電極層を形成する。次に、電極層上にレジスト層を形成する。続いて、レジスト層をパターニングして、電極層をソース電極とドレイン電極とに分離するためのマスクを形成する。このパターニングでは、露光技術が用いられる。
【０００４】
しかし、幅が広く深いトレンチがレジスト層の膜厚に影響し、その膜厚が均一にならない場合がある。このような状態で、レジスト層に露光を施すと、レジスト層の一部において露光不足が起きる可能性がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−２０４５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、レジスト層の露光不足が抑制された半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、前記第１半導体領域、前記第２半導体領域、および前記第３半導体領域に第１絶縁膜を介して接する第１電極と、前記第３半導体領域の上に設けられ、前記第３半導体領域に接する第２電極と、前記第１半導体領域の表面から前記第１半導体領域の内部に延在し前記第１半導体領域に接する複数の第１接続領域を有し、前記第２電極とは離間して並ぶ第３電極と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）、（ｃ）は、第１実施形態に係る半導体装置を表す模式的平面図である。
【図２】図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図３】図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図４】図４（ａ）および図４（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図５】図５（ａ）および図５（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図６】図６（ａ）および図６（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図７】図７（ａ）および図７（ｂ）は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図８】図８は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。
【図９】図９（ａ）および図９（ｂ）は、参考例に係る半導体装置の製造過程を表す模式的断面図である。
【図１０】図１０（ａ）および図１０（ｂ）は、参考例に係る半導体装置の製造過程を表す模式的断面図である。
【図１１】図１１（ａ）は、第２実施形態の第１実施例に係る半導体装置の模式的平面図であり、図１１（ｂ）は、第２実施形態の第２実施例に係る半導体装置の模式的平面図である。
【図１２】図１２（ａ）は、第３実施形態の第１実施例に係る半導体装置の模式的平面図であり、図１２（ｂ）は、第３実施形態の第２実施例に係る半導体装置の模式的平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
（第１実施形態）  
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）、（ｃ）は、第１実施形態に係る半導体装置を表す模式的平面図である。
【００１１】
ここで、図１（ｂ）は、図１（ａ）のＡ−Ａ’線断面であり、図１（ｃ）は、図１（ａ）のＢ−Ｂ’線断面である。
【００１２】
第１実施形態に係る半導体装置１は、ドレイン電極が半導体装置の上面側に設けられたアップドレイン型のＭＯＳＦＥＴである。また、半導体装置１は、ＷＣＳＰ（Wafer Level Chip Scale Package）構造を有している。半導体装置１は、第１半導体領域２０（以下、例えば、半導体領域２０）を有する。半導体領域２０は、ｎ＋形の第１領域２２と、第１領域２２の上に設けられたｎ形の第２領域２１と、を有する。
【００１３】
ここで、第１領域２２は、ドレイン領域である。第２領域２１は、ドリフト領域である。第２領域２１の不純物濃度は、第１領域２２の不純物濃度よりも低い。第２領域２１は、エピタキシャル成長層である。第２領域２１の厚さは、例えば、５μｍ程度である。第１領域２２の厚さは、例えば、１００μｍ程度である。
【００１４】
半導体領域２０の上には、ｐ形の第２半導体領域３０（以下、例えば、半導体領域３０）が設けられている。半導体領域３０は、ベース領域である。半導体領域３０の上には、ｎ＋形の第３半導体領域４０（以下、例えば、半導体領域４０）が設けられている。半導体領域４０は、ソース領域である。半導体領域２０、半導体領域３０、および半導体領域４０には、第１絶縁膜５１（以下、例えば、ゲート絶縁膜５１）を介して第１電極５０（以下、例えば、ゲート電極５０）が接している。ゲート電極５０は、例えば、図のＸ方向に延在している。
【００１５】
半導体領域４０の上には、電極１１が設けられている。電極１１は、半導体領域４０に接している。電極１１は、ソース電極である。半導体領域３０と電極１１との間には、ｐ＋形の半導体領域３５が設けられている。半導体領域３５は、所謂ホール抜き領域である。ゲート電極５０と電極１１との間には、層間絶縁膜５２が設けられている。
【００１６】
半導体領域２０の上には、電極１１に離間して並ぶ第３電極１０（以下、例えば、電極１０）が設けられている。電極１０は、ドレイン電極である。電極１０は、半導体領域２０の表面２０ｓから半導体領域２０の内部に延在する複数の第１接続領域１０ｃ（以下、例えば、接続領域１０ｃ）を有している。
【００１７】
複数の接続領域１０ｃは、半導体領域２０に接している。複数の接続領域１０ｃの下部１０ｂは、第１領域２２に接している。複数の接続領域１０ｃのそれぞれの幅は、ゲート電極５０の幅よりも大きい。複数の接続領域１０ｃは、半導体領域２０から半導体領域３０に向かう方向（Ｚ方向）に対して交差する方向（例えば、Ｘ方向）に延在している。また、図１（ａ）に表す電極５０ｐは、ゲートパッドである。電極５０ｐは、ゲート電極５０に電気的に接続されている。
【００１８】
このような複数の接続領域１０ｃが第１領域２２に比べて高抵抗の第２領域２１内を延在し、さらに低抵抗の第１領域２２に接していることにより、半導体装置１のオン抵抗が低減する。
【００１９】
実施形態に係る半導体領域の材料は、例えば、ケイ素（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ガリウムヒ素（ＧａＡｓ）等である。電極１０、１１、５０ｐ、および接続領域１０ｃの材料は、例えば、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、チタン（Ｔｉ）、等の少なくともいずれかの金属、またはポリシリコン等の導電体である。ゲート電極５０の材料は、不純物元素が導入された半導体（例えば、ポリシリコン）、もしくは金属（例えば、タングステン）を含む。また、実施形態に係る「絶縁膜」は、二酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）等を含む。
【００２０】
また、実施形態では、ｎ＋形、ｎ形を「第１導電形」と呼称し、ｐ＋形、ｐ形を「第２導電形」と呼称してもよい。また、ｎ＋形、ｎ形の順で、不純物濃度が低くなっていることを意味し、ｐ＋形、ｐ形の順で、不純物濃度が低くなっていることを意味する。
【００２１】
ｎ＋形、ｎ形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等があげられる。ｐ＋形、ｐ形の不純物元素としては、例えば、ホウ素（Ｂ）等があげられる。
【００２２】
半導体装置１の製造過程について説明する。  
図２（ａ）〜図８は、第１実施形態に係る半導体装置の製造過程を表す模式的断面図である。図２（ａ）〜図８の各図には、トランジスタ、電極１１等が配置される領域と、電極１０が配置される領域とが同じ図面の中に表されている。
【００２３】
図２（ａ）に表すように、半導体領域２０の上側にマスク層９０を形成する。マスク層９０は、第１幅ｗ１（以下、例えば、幅ｗ１）の第２開口９０ｈａ（以下、例えば、開口９０ｈａ）と、幅ｗ１よりも広い第２幅ｗ２（以下、例えば、幅ｗ２）の第３開口９０ｈｂ（以下、例えば、開口９０ｈｂ）と、を有している。なお、実施形態において、「幅」とは、図のＹ方向における幅である。また、開口９０ｈｂについては複数形成する。
【００２４】
トレンチゲートが形成される領域には、半導体領域２０の上に半導体領域３０を形成する。例えば、トレンチゲートが形成される領域においては、半導体領域２０の表層に、ｐ形の不純物元素を選択的に注入し、アニール処理を行ってｐ形の半導体領域３０を形成する。
【００２５】
次に、図２（ｂ）に表すように、開口９０ｈａ下の半導体領域２０を除去することにより半導体領域２０に第１トレンチ８１（以下、例えば、トレンチ８１）を形成する。また、複数の開口９０ｈｂ下の半導体領域２０を除去することにより、半導体領域２０に複数の第２トレンチ８２（以下、例えば、トレンチ８２）を形成する。半導体領域２０の除去は、ＲＩＥ（Reactive Ion Etching）で行う。
【００２６】
トレンチ８１およびトレンチ８２は、半導体領域２０の表面側から裏面側に向かって形成される。ここで、マスク層９０の開口９０ｈａの幅ｗ１は、マスク層９０の開口９０ｈｂの幅ｗ２よりも狭くなっている。従って、トレンチ８１、８２を同時に形成すると、マイクロローディング効果によって、トレンチ８２の幅（Ｙ方向の幅）はトレンチ８１の幅（Ｙ方向に幅）よりも広くなり、トレンチ８２の深さはトレンチ８１の深さよりも深くなる。トレンチ８２については、その底部から第１領域２２が露出するまでエッチングを進行させる。
【００２７】
次に、図３（ａ）に表すように、トレンチ８２内および半導体領域２０上をマスク層９１で覆い、トレンチ８１の内壁にゲート絶縁膜５１を形成する。ゲート絶縁膜５１は、例えば、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）等により形成される。この後、マスク層９１は除去される。
【００２８】
次に、図３（ｂ）に表すように、トレンチ８１内、および半導体領域３０の上に電極層５０Ｌを形成するとともに、トレンチ８２内、および半導体領域２０の上に電極層５０Ｌを形成する。この電極層５０Ｌからゲート電極５０が形成される。
【００２９】
例えば、図４（ａ）に表すように、ＣＭＰ（Chemical Mechanical Polishing）や、フォトリソグラフィおよびエッチング等により、トレンチ８１内に電極層５０Ｌを残存させる。また、トレンチ８２からは電極層５０Ｌを除去する。これにより、トレンチ８１内にゲート絶縁膜５１を介してゲート電極５０が形成される。
【００３０】
次に、図４（ｂ）に表すように、トレンチ８２内および半導体領域２０上を絶縁層５２Ｌで覆うとともに、ゲート電極５０の上、ゲート絶縁膜５１の上、および半導体領域３０の上に絶縁層５２Ｌを形成する。
【００３１】
次に、図５（ａ）に表すように、ＣＭＰや、フォトリソグラフィおよびエッチング等により、絶縁層５２Ｌをゲート電極５０の上およびゲート絶縁膜５１の上に残存させる。これにより、ゲート電極５０の上およびゲート絶縁膜５１の上に層間絶縁膜５２が形成される。
【００３２】
次に、図５（ｂ）に表すように、半導体領域３０の表層に、ｎ形の不純物元素を注入して、半導体領域３０の上にｎ＋形の半導体領域４０を形成する。さらに、ＰＥＰ（Photo Engraving Process）技術、イオン注入等により、ｐ＋形の半導体領域３５を半導体領域３０の上に形成する。
【００３３】
次に、図６（ａ）に表すように、複数のトレンチ８２内および半導体領域２０の上側に電極層１５を形成する。ここで、電極層１５は、半導体領域４０に接している。電極層１５は、ＰＶＤ（Physical Vapor Deposition）法、ＣＶＤ法、蒸着法等によって形成される。電極層１５は、電極１０と電極１１とに分離される前の層である。また、複数のトレンチ８２内に形成された電極層１５は、接続領域１０ｃになる。
【００３４】
トレンチ８２（または、接続領域１０ｃ）の幅ｗ２においては、幅ｗ２と電極層１５の膜厚ｄ１との関係がｄ１＞（１／２）・ｗ２の関係を満たすように調整されている。従って、複数のトレンチ８２内には電極層１５が形成され、半導体領域２０の上側には、電極層１５が形成される。
【００３５】
次に、図６（ｂ）に表すように、電極層１５の上にレジスト層９５を形成する。レジスト層９５は、例えば、ネガ型のレジスト層である。ここで、電極層１５上に形成されたレジスト層９５の膜厚ｄは、後述する参考例に比べてより均一になる（後述）。
【００３６】
次に、図７（ａ）に表すように、ＲＩＥによって電極層１５を電極１０と電極１１とに分離するために、電極層１５上にマスクパターンを形成する。例えば、ネガ型のレジスト層９５を用いた場合、複数の接続領域１０ｃを覆うレジスト層９５の領域９５ｄと、ゲート電極５０を覆うレジスト層９５の領域９５ｓと、に露光光を選択的に照射する。これにより、レジスト層９５には、露光光が照射され硬化が進行した部分９５ａと、露光光が照射されず硬化が抑制された部分９５ｂと、が形成される。
【００３７】
次に、図７（ｂ）に表すように、レジスト層９５の現像を行い、部分９５ｂを取り除く。これにより、第１開口９５ｈ（以下、例えば、開口９５ｈ）を有するレジスト層９５が電極層１５の上に形成される。開口９５ｈは、複数のトレンチ８２とトレンチ８１との間に位置している。
【００３８】
次に、図８に表すように、開口９５ｈから露出された電極層１５をＲＩＥにより除去する。これにより、電極層１５が分離されて、ゲート電極５０の上側には電極１１が形成され、電極１１の横には電極１０が形成される。電極１０は、電極１１とは離間して並んでいる。電極１０は、複数のトレンチ８２内に設けられた電極層（接続領域１０ｃ）を有する。
【００３９】
図９（ａ）〜図１０（ｂ）は、参考例に係る半導体装置の製造過程を表す模式的断面図である。
【００４０】
参考例では、ドレイン電極を形成するトレンチとして、複数のトレンチ８２を形成するのではなく、１つのトレンチ８３を形成してプロセスを進行させる。
【００４１】
例えば、図９（ａ）に表すように、ドレイン電極を形成するトレンチとして、半導体領域２０にトレンチ８３を形成する。ここで、マスク層９０の開口９０ｈｃのＹ方向における幅ｗ３は、開口９０ｈｂの幅ｗ２よりも広くなっている。
【００４２】
次に、図９（ｂ）に表すように、トレンチ８３内および半導体領域２０の上側に電極層１６を形成する。電極層１６は、ＰＶＤ法、ＣＶＤ法、蒸着法等によって形成される。電極層１６は、電極１０と電極１１とに分離される前の層である。
【００４３】
ここで、トレンチ８３の幅は、トレンチ８２の幅よりも広い。例えば、トレンチ８３の幅ｗ３においては、幅ｗ３と電極層１６の膜厚ｄ１との関係が、例えば、ｄ１＜（１／２）・ｗ３の関係を満たすように調整されている。従って、電極層１６は、トレンチ８３の内壁に沿って形成され、さらに半導体領域２０の上側にも形成される。
【００４４】
このような状態で、レジスト層を電極層１６の上に形成した状態を、図１０（ａ）に表す。レジスト層は、例えば、ネガ型のレジスト層である。
【００４５】
図１０（ａ）に表すように、レジスト層９６の膜厚は、第１実施形態に比べて均一にならない。例えば、レジスト層９６の膜厚は、膜厚ｄ２と、膜厚ｄ３と、有している。膜厚ｄ３は、膜厚ｄ２よりも厚い。
【００４６】
次に、図１０（ｂ）に表すように、電極層１６を電極１０と電極１１とに分離するマスクパターンの形成を試みる。例えば、アップドレイン型のドレイン電極を形成するレジスト層９６の領域９６ｄと、ゲート電極５０を覆うレジスト層９６の領域９６ｓと、に露光光を選択的に照射する。これにより、レジスト層９６には、露光光が照射され硬化が進行した部分９６ａと、露光光が照射されず硬化が抑制された部分９６ｂと、が形成される。
【００４７】
しかし、領域９６ｄの部分９６ａ’は、膜厚が厚い部分である。このため、部分９６ａ’では露光不足が起きる可能性がある。ここで、露光不足とは、レジスト層に対する単位面積あたりの光照射量が不足になることを言う。この後、レジスト層９６に現像を施すと、部分９６ｂのほか、露光不足の部分９６ａ’も除去される可能性がある。つまり、参考例では、電極層１６を電極１０と電極１１とに分離するマスクパターンを形成できない可能性がある。
【００４８】
これに対して、第１実施形態では、トレンチ８２の幅ｗ２においては、幅ｗ２と電極層１５の膜厚ｄ１との関係がｄ１＞（１／２）・ｗ２の関係を満たすように調整されている。従って、第１実施形態ではトレンチ８２の内壁に沿って電極層１５が形成されず、トレンチ８２内に電極層１５が形成され、さらに半導体領域２０の上側にも電極層１５が形成される。
【００４９】
従って、電極層１５の上に形成したレジスト層９５は、参考例に比べてより均一な膜厚を有している。つまり、レジスト層９５の部分的な露光不足が起き難くなっている。これにより、電極層１５を電極１０と電極１１とに分離するマスクパターンを確実に形成できる。
【００５０】
また、電極１０は、半導体領域２０内を延在する複数の接続領域１０ｃを有している。従って、半導体装置１内で発した熱は、接続領域１０ｃを通じて効率よく半導体装置１外に放出される。
【００５１】
また、接続領域１０ｃの材料をゲート電極５０の材料と同じにする場合は、トレンチ８２の形成とトレンチ８１の形成と接続領域１０ｃの形成とゲート電極５０の形成とを同時に進行させることができる。すなわち、トレンチ８２の形成と接続領域１０ｃの形成とに関し、製造工程が増加することはない。
【００５２】
なお、参考例の製造歩留まりに比べて、第１実施形態の製造歩留まりは、１０％以上向上している。
【００５３】
（第２実施形態）  
図１１（ａ）は、第２実施形態の第１実施例に係る半導体装置の模式的平面図であり、図１１（ｂ）は、第２実施形態の第２実施例に係る半導体装置の模式的平面図である。
【００５４】
図１１（ａ）に表す半導体装置２Ａは、Ｘ方向に延在する複数の第１接続領域１０ｃａ（以下、例えば、接続領域１０ｃａ）のうち、Ｙ方向において隣り合う接続領域１０ｃａ同士を繋ぐ複数の第２接続領域１０ｃｂ（以下、例えば、接続領域１０ｃｂ）をさらに備える。また、複数の接続領域１０ｃｂのそれぞれのＸ方向におけるピッチは、同じ位相になっている。第２実施形態では、接続領域が網状になっている。
【００５５】
図１１（ｂ）に表す半導体装置２Ｂにおいては、複数の接続領域１０ｃｂのＸ方向におけるピッチの位相がずれている（オフセット構造）。例えば、複数の接続領域１０ｃａの中から任意の接続領域１０ｃａを選択した場合、この接続領域１０ｃａの両側では、接続領域１０ｃｂのＸ方向におけるピッチの位相が、例えば、９０°ずれている。
【００５６】
第２実施形態では、接続領域として、接続領域１０ｃａの他に接続領域１０ｃｂが存在している。従って、第２実施形態では、第１実施形態の効果に加え、電極１０の抵抗がさらに減少し、半導体装置のオン抵抗が減少する。また、第２実施形態では、第１実施形態に比べて接続領域の体積が増加する。これにより、半導体装置２Ａ、２Ｂ内で発した熱は接続領域１０ｃａ、１０ｃｂと、を通じて効率よく半導体装置２Ａ、２Ｂ外に放出される。
【００５７】
また、接続領域の狭小化が進み、接続領域の形成が難しくなる場合には、図１１（ａ）に表す接続領域よりも、図１１（ｂ）に表すオフセット構造を選択する。これにより、接続領域の形成が容易になり、高密度の接続領域を形成することができる。
【００５８】
（第３実施形態）  
図１２（ａ）は、第３実施形態の第１実施例に係る半導体装置の模式的平面図であり、図１２（ｂ）は、第３実施形態の第２実施例に係る半導体装置の模式的平面図である。
【００５９】
図１２（ａ）に表す半導体装置３Ａにおいては、接続領域１０ｃｔが柱状になっている。複数の接続領域１０ｃｔのそれぞれはＸ方向およびＹ方向に並んでいる。また、複数の接続領域１０ｃｔのピッチはＸ方向およびＹ方向において同じ位相になっている。複数の接続領域１０ｃｔをＺ方向に対して垂直に切断した場合、複数の接続領域１０ｃｔの外形は、例えば、円状になっている。このような構造によっても第１実施形態と同じ効果を得ることができる。
【００６０】
図１２（ｂ）に表す半導体装置３Ｂにおいては、例えば、矢印Ａで囲む接続領域１０ｃｔと、矢印Ｂで囲む接続領域１０ｃｔと、において、Ｙ方向におけるピッチの位相がずれている（オフセット構造）。このような接続領域１０ｃｔの配置によれば、図１２（ａ）に表す半導体装置３Ａよりも、接続領域の占有面積が増加する。
【００６１】
従って、半導体装置３Ｂでは、半導体装置３Ａに比べて電極１０の抵抗がさらに減少し、半導体装置のオン抵抗が減少する。また、半導体装置３Ｂでは、半導体装置３Ａに比べて接続領域１０ｃｔの数が増加する。これにより、半導体装置３Ｂ内で発した熱は、半導体装置３Ａに比べて効率よく接続領域１０ｃｔを通じて半導体装置３Ｂ外に放出される。
【００６２】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００６３】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００６４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６５】
１、２Ａ、２Ｂ、３Ａ、３Ｂ  半導体装置、  １０  第３電極、  １０ｂ  下部、  １０ｃ、１０ｃａ、１０ｃｔ  第１接続領域、  １０ｃｂ  第２接続領域、  １１  第２電極、  １５、１６  電極層、  ２０  第１半導体領域、  ２０ｓ  表面、  ２１  第２領域、  ２２  第１領域、  ３０  第２半導体領域、  ３５  半導体領域、  ４０  第３半導体領域、  ５０  第１電極、  ５０ｐ  電極、  ５０Ｌ  電極層、  ５１  第１絶縁膜、  ５２  層間絶縁膜、  ５２Ｌ  絶縁層、  ８１  第１トレンチ、  ８２  第２トレンチ、  ８３  トレンチ、  ９０  マスク層、  ９０ｈａ  第２開口、  ９０ｈｂ  第３開口、  ９０ｈｃ  開口、  ９１  マスク層、  ９５ｈ  第１開口、  ９５  レジスト層、  ９５ａ  部分、  ９５ｂ  部分、  ９５ｄ、９５ｓ  領域、  ｄ、ｄ１、ｄ２、ｄ３  膜厚、  ｗ１、ｗ２、ｗ３  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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