(57)【要約】      （修正有）【課題】出力同時スイッチングノイズ量が変動するために波形の訛りが変動するタイミングジッタを抑制する半導体装置を提供する。【解決手段】疑似メモリ回路手段１０７と記憶手段１０９へデータ出力する複数の出力バッファ手段１０６と、出力バッファ手段１０６がデータを送り出すタイミングを制御する出力バッファ制御手段１０３と、データを送り出すタイミングを生成する遅延選定手段１０２と、データを疑似メモリ回路手段１０７に送るか否かを決定するデータ判定手段１０５と、疑似メモリ回路手段１０７の有する負荷容量を出力バッファ手段１０６から記憶手段１０９までの電気特性と近い特性が得られるように制御する容量選定部１１１と、を有する。出力バッファ制御手段１０３は、データ判定手段１０５の判定を受けて、疑似メモリ回路手段１０７に対して、反転したデータを送るか否かを決定する。【選択図】図１
2016085492.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路１０８と１つ以上の記憶装置１０９を備える半導体集積装置１１０であって、
疑似メモリ回路手段１０７と記憶手段１０９へデータ出力する複数の出力バッファ手段１０６と、
前記出力バッファ手段１０６からデータを送り出すタイミングを制御する出力バッファ制御手段１０３と、
前記データを送り出すタイミングを生成する遅延選定手段１０２と、
前記データを疑似メモリ回路手段１０７に送るか否かを決定するデータ判定手段１０５と、
前記疑似メモリ回路手段１０７の有する負荷容量を前記出力バッファ手段１０６から前記記憶手段１０９までの電気特性と近い特性が得られるように制御する容量選定部１１１と、
を有し、
前記出力バッファ制御手段１０３は、前記データ判定手段１０５の判定を受けて、前記疑似メモリ回路手段１０７に対して、反転したデータを送るか否かを決定することを特徴とする半導体集積装置。
【請求項２】
前記半導体集積回路１０８と１つ以上の記憶手段１０９は、１つのパッケージに
封されていることを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
記憶手段１０９がＤＲＡＭであることを特徴とする請求項１に記載の半導体集積装置。
【請求項４】
複数のメモリダイが縦に積まれて構成されていることを特徴とする請求項３に記載のＤＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴う電源電圧の低電圧化のため、従来の高い電源電圧では問題になりにくかった電源電圧の変動が、電源電圧に対して大きな比率の変動となり、回路動作に及ぼす影響が増大している。
【０００３】
特に、高速データ伝送を必要とするロジックＩＣとダイナミックメモリとのバス接続回路においては、複数の信号線が同時にスイッチングすることで、大きなスイッチング電流が流れるために電源回路に発生する同時スイッチングノイズが問題となっている。以降、前記ダイナミックメモリのことをＤＲＡＭと略す。
【０００４】
この同時スイッチングノイズは、Ｐチャネル・トランジスタとＮチャネル・トランジスタが同時にＯＮになる遷移時間に、電源からグランド側に向かって流れる貫通電流に起因する。また、Ｐ型半導体とＮ型半導体のそれぞれが負荷容量を充電、放電することによる充放電電流にも起因する。ノイズの現象としては先の貫通電流と充放電電流が合成されたスイッチング電流が、電源回路を流れることにより、電源回路の持つインピーダンスで発生する一時的な電圧変動によるノイズである。
【０００５】
半導体の出力バッファにおいてＰチャンネルトランジスタがＯＮし、同時にＮチャンネルトランジスタがＯＦＦする場合を見ると、電源側に貫通電流と充電電流が、グランド側に貫通電流が流れ、それぞれの電源、グランドインピーダンスによる電圧変動が発生する。
【０００６】
この電圧変動はトランジスタのドレイン−ソース間電圧が一時的に低下したこととなるため、この時のスイッチング特性は通常より長い遷移時間となり、電源変動がない場合に比べて立ち上がり、立下り特性の訛った遷移波形になる。
【０００７】
さらにスイッチングノイズ波形は、バス配線上で同時に遷移する信号線の数により変動するため、遷移時の波形の訛り具合が変動する。
【０００８】
この訛りの変動をタイミングジッタと呼び、ＤＲＡＭのタイミング設計においてはジッタの時間変動幅を除いた時間でセットアップ時間やホールド時間を確保する設計が必要となる。
【０００９】
先行技術として、複数の出力バッファにおいて、それぞれＰチャンネルトランジスタがＯＮし、同時にＮチャンネルトランジスタがＯＦＦする時刻を分散させることで、電圧変動を抑える方法があるが、時刻を分散させるため処理が長期化する（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−３３４２７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、半導体の出力回路において複数の出力バッファが同時に遷移することにより発生する電源回路の同時スイッチングノイズに関し、同時に遷移する信号線の数が変動するために波形の訛りが変動するタイミングジッタの課題を解決できる半導体集積装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明の半導体集積装置は、
半導体集積回路１０８と１つ以上の記憶手段１０９を備える半導体集積装置１１０であって、
疑似メモリ回路手段１０７と前記記憶手段１０９へデータ出力する複数の出力バッファ手段１０６と、
前記出力バッファ手段１０６がデータを送り出すタイミングを制御する出力バッファ制御手段１０３と前記データを送り出すタイミングを生成する遅延選定手段１０２と、
前記データを疑似メモリ回路手段１０７に送るか否かを決定するデータ判定手段１０５と、
前記疑似メモリ回路手段１０７の有する負荷容量を前記出力バッファ手段１０６から前記記憶手段１０９までの電気特性と近い特性が得られるように制御する容量選定部１１１と、を有し、
前記出力バッファ制御手段１０３は、前記データ判定手段１０５の判定を受けて、前記疑似メモリ回路手段１０７に対して、反転したデータを送るか否かを決定することを特徴とする。
【発明の効果】
【００１３】
本発明の半導体集積装置によれば、同時スイッチングによる信号ジッタを無くすことができ、セットアップ・ホールドのタイミング制約を緩和できる。結果、ＤＲＡＭ  インターフェース部の設計難易度を抑えると共に、同時スイッチング対策として盛り込むバイパスコンデンサの数量を削減することができる。
【図面の簡単な説明】
【００１４】
【図１】半導体集積装置全体の構成を示す図である。
【図２】半導体集積装置の物理構造を示す図である。
【図３】遅延選択部の構成を示す図である。
【図４】データ判定部の構成を示す図である。
【図５】データ判定部の動作をタイミングチャートで示した図である。
【図６】出力バッファ制御部の構成を示す図である。
【図７】出力バッファ部の構成を示す図である。
【図８】疑似メモリ回路部の構成を示す図である。
【図９】出力バッファから疑似メモリ回路までの電気特性を示す図である。
【図１０】負荷選択部の構成を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態を図面に基づいて説明する。
【実施例１】
【００１６】
＜構成と処理＞
図１は本発明の第一の実施形態に関わる半導体集積装置１１０の構成を説明するための図であり、本発明の基本的な構成を示したものである。
【００１７】
半導体集積装置１１０は、半導体集積回路１０８とメモリ１０９から構成され、ポータブルオーディオやデジタルカメラなど特定用途の電子機器に組み込まれている装置である。半導体集積回路１０８は、画像処理、圧縮・伸長処理、暗号・復号処理などの多数の機能が集積された回路であり、メモリ１０９は、半導体集積回路１０８の機能回路の処理を実行する際にＣＰＵにより使用される主記憶装置でＤＲＡＭ等が使用される。
【００１８】
以下、半導体集積回路１０８の構成、及び動作について簡潔に説明する。機能回路部１０４は、前述した画像処理、圧縮・伸長処理、暗号・復号処理などの多数の機能が集積された回路である。メモリ制御部１０１は、不図示のＣＰＵの命令を受けて、機能回路部１０４とメモリ１０９のデータ転送を制御する。
【００１９】
遅延選定部１０２は、メモリ制御部１０１から転送命令を受けて、出力バッファからデータを出力する際の遅延値を決定する。ここで決定された遅延値は、クロックやデータ・ストローブ信号のようなリファレンスとなる基準信号に同期してデータを出力する際に付加される。
【００２０】
出力バッファ制御部１０３は、遅延選定部１０２から受け取った遅延設定データを出力バッファ部が読み取れる形式に変換し、遅延制御信号として出力バッファ部１０６に対して送る。
【００２１】
容量選定部１１１は、メモリ制御部１０１から転送命令を受けて、疑似メモリ回路部１０７の容量を選択し、疑似メモリ回路部１０７に対して負荷制御信号を送る。なお、容量選択は、メモリ１０９が有する容量と同程度の容量を選択するという条件で行われる。
【００２２】
疑似メモリ回路部１０７は、容量選定部１１１からの負荷制御信号に基づき、内部のトランジスタのＯＮ／ＯＦＦを制御する。
【００２３】
データ判定部１０５は、機能回路部１０４から送られてきたデータを入力として受け、データを構成する各ビットにおいて、ビット反転の有無を判定する。そして、判定結果を出力バッファ部１０６に送る。
【００２４】
出力バッファ部１０６は、出力バッファ制御部１０３から受け取った遅延制御信号とデータ判定部１０５から受け取った判定信号に基づき、データをメモリ１０９、あるいは疑似メモリ回路部１０７に書き込む。
【００２５】
以上が半導体集積回路１０８の構成、及び基本動作となる。
【００２６】
図２は図１の半導体集積装置構成の構造図である。プリント基板２０１は、先に述べた通りポータブルオーディオやデジタルカメラなど特定用途の電子機器に組み込まれている。半田ボール２０２、パッケージサブストレイト２０３、ワイヤーボンド２０４は、プリント基板２０１と半導体集積回路１０８を物理的に接続するために使用される。チップバンプ２０５は、半導体集積回路１０８とメモリダイ２０８を接続するために使用される。シリコン貫通電極２０６とマイクロバンプ２０７は、複数のメモリダイから構成されるメモリダイ２０８の個々のダイ同士を接続するために使用される。
【００２７】
なお、本実施例では、ワイヤーボンド２０４を使用して、パッケージサブストレイト２０３と半導体集積回路１０８を接続しているが、ワイヤーボンド２０４の代わりに、パッケージバンプを使用して接続してもよい。また、個々のメモリダイをマイクロバンプ２０７を介して接続しているが、マイクロバンプを無くし、シリコン貫通電極２０６で直接接続してもよいし、マイクロバンプを使用せずにワイヤーボンドを使用して接続してもよい。
【００２８】
続いて、本発明の特徴となる半導体集積回路１０８を構成する各ブロックの構成・動作について詳細に説明する。図３は先に説明した遅延選定部１０２の内部を示す図である。
【００２９】
遅延選定部１０２は、遅延テーブル３０１と遅延選択部３０２から構成される。メモリ制御部１０１から送られてくる転送命令には、転送コマンドが含まれており、遅延選択部３０２は、先のコマンド情報から、機能回路部１０４からメモリ１０９に転送されるデータが何ビットパラレルで送られるかを把握することができる。また、遅延テーブル３０１には、データ通信するバス幅とそのバス幅でデータ通信したときに生じる同時スイッチングノイズによる遅延の関係が示されている。なお、テーブルに格納されている遅延は、通信しているバスのすべてビットが‘Ｌ’→‘Ｈ’あるいは‘Ｈ’→‘Ｌ’にトグルしたときの値となる。
【００３０】
以上から、遅延選択部３０２は、転送命令からメモリとのバス幅を把握し、さらに遅延テーブル３０１を参照することで、先のバス幅でパラレルデータ転送した際に生じる同時スイッチングノイズによる遅延をデータ転送開始前に把握することができる。遅延選択部３０２は、把握した遅延を遅延設定データとして、出力バッファ制御部１０３に送る。
【００３１】
図６は先に説明した出力バッファ制御部１０３の内部を示す図である。出力バッファ制御部１０３は、バッファ遅延設定部６０１から構成される。バッファ遅延設定部６０１では、リファレンスとなる基準信号（クロックやデータストローブ信号）の一周期から遅延選定部１０２から受け取った遅延設定データで示される遅延時間を減算した値を遅延制御信号として出力バッファ部１０６に送る。本動作をすることで、データ転送前に予め、同時スイッチングノイズによる遅延をキャンセルすることができる。
【００３２】
図１０は先に説明した容量選定部１１１の内部を示す図である。容量選定部１１１は、容量テーブル１００１と容量選択部１００２から構成される。前述したがメモリ制御部１０１から送られてくる転送命令には、コマンド情報が含まれているため、容量選択部１００２は、機能回路部１０４からメモリ１０９に転送されるバス幅を把握することができる。さらに、容量テーブル１００１には、通信するバス幅とメモリ負荷容量の関係を示すテーブルが格納されているため、容量選定部１１１は、本テーブルを参照することで、データ転送開始前にメモリ１０９の容量を把握することができる。容量選定部１１１は、把握した容量を疑似メモリ負荷制御信号として、疑似メモリ回路部１０７に送る。
【００３３】
図８は先に説明した疑似メモリ回路部１０７の内部を示す図である。疑似メモリ回路部１０７は、疑似配線８０１と疑似メモリセル８０２から構成される。疑似配線は、第一の出力ドライバ素子７０１とメモリ１０９を結ぶ配線のもつ電気特性（図９参照）と可能な限り近い特性が得られるように設計されている。また、疑似メモリセル８０２は、容量選定部１１１から受け取った疑似メモリ負荷制御信号により、トランジスタのＯＮ／ＯＦＦが制御され、疑似メモリセル８０２の容量が、メモリ１０９の容量と一致するように制御される。
【００３４】
図４は先に説明したデータ判定部１０５の内部を示す図である。データ判定部１０５は、第一のＤフリップフロップ４０１、第二のＤフリップフロップ４０２、ＸＯＲゲート４０３、第三のＥＮ端子付きＤフリップフロップ４０４から構成される。
【００３５】
第一のＤフリップフロップ４０１、第二のＤフリップフロップ４０２は、不図示のクロック制御部から送られてきたクロックに同期する形で、機能回路部１０４から転送されてきたデータを入力として受け、次クロックで出力する。第一のＤフリップフロップ４０１の出力と第二のＤフリップフロップ４０２の出力をＸＯＲゲート４０３に入力することで、隣接するビットに変化があるかないかを判定することができる。判定した結果は、第三のＥＮ端子付きＤフリップフロップ４０４に入力され、先のクロックのネガティブエッジに同期する形で、出力バッファ部１０６に送られる。例として、転送データ“１０１１１０”を入力したときのデータ判定部１０５の動作波形を図５に示す。
【００３６】
図７は先に説明した出力バッファ部１０６の内部を示す図である。出力バッファ部１０６は、大きく二つのブロックから構成される。一つ目のブロックはメモリ１０９にデータを転送する第一の出力ドライバ素子７０１とデータ出力する際に付加する遅延を生成する第一の選択器７０２と第一の遅延素子７０４から構成される。二つ目のブロックは、疑似メモリ回路部１０７にデータを転送する第二の出力ドライバ素子７０６とデータ出力する際に付加する遅延を生成する第二の選択器７０３と第二の遅延素子７０５とデータを反転させる反転対象データ抽出部７０７から構成される。
【００３７】
第一の選択器７０２と第一の遅延素子７０４の構成は、出力バッファ制御部１０３の遅延制御信号に基づき構成され、データに対し所望の遅延を与える。同様に、第二の選択器７０３と第一の遅延素子７０５の構成も、出力バッファ制御部１０３の遅延制御信号に基づき構成され、データに対し所定の遅延を与える。なお、第一の選択器７０２と第二の選択器７０３に入力される遅延制御信号は必ずしも同一でなくてもよい。反転対象データ抽出部７０７は、データ判定部１０５からの判定信号を入力として受け、判定信号が‘Ｌｏｗ’のときだけ、転送データを反転して第二の選択器７０３に出力する。
【００３８】
以上、半導体集積回路からメモリへデータ書き込みにおいて、データに依らずバスに接続されるすべての出力バッファをスイッチングするように動作させることで、同時スイッチングノイズによる電圧変動を一定にできる。電圧変動を一定にすることで、同時スイッチングノイズによる遅延を一定にできる。よって、テーブルを用いて一定の電圧変動化での遅延を算出し、メモリへデータを出力する際、遅延を加味すれば同時スイッチングノイズによる遅延をキャンセルした状態でデータを送ることができる。つまり、同時スイッチングノイズによる遅延分、セットアップ・ホールドのタイミング制約を緩和できる。結果、ＤＲＡＭ  インターフェース部の設計難易度を抑えると共に、同時スイッチング対策として盛り込むバイパスコンデンサの数量を削減することができる。
【符号の説明】
【００３９】
１０１  メモリ制御部、１０２  遅延選択部、１０３  出力バッファ制御部、
１０４  機能回路部、１０５  データ判定部、１０６  出力バッファ部、
１０７  疑似メモリ回路部、１０８  半導体集積回路、１０９  メモリ、
１１０  半導体集積装置、２０１  プリント基板、２０２  半田ボール、
２０３  パッケージサブストレイト、２０４  ワイヤーボンド、２０５  チップバンプ、
２０６  シリコン貫通電極、２０７  マイクロバンプ、２０８  メモリダイ、
３０１  遅延テーブル、３０２  遅延選択部、４０１  第一のＤフリップフロップ、
４０２  第二のＤフリップフロップ、４０３  ＸＯＲゲート、
４０４  第三のＥＮ端子付きＤフリップフロップ、６０１  バッファ遅延設定部、
６０２  疑似メモリ負荷設定部、７０１  第一の出力ドライバ素子、
７０２  第一の選択器、７０３  第二の選択器、７０４  第一の遅延回路、
７０５  第二の遅延回路、７０６  第二の出力ドライバ素子、
７０７  反転対象データ抽出部、８０１  疑似配線、８０２  疑似メモリセル、
１００１  容量テーブル、１００２  容量選択部
【図５】
2016085492.tif 000003
【図８】
2016085492.tif 000004
【図９】
2016085492.tif 000005
【図１】
2016085492.tif 000006
【図２】
2016085492.tif 000007
【図３】
2016085492.tif 000008
【図４】
2016085492.tif 000009
【図６】
2016085492.tif 000010
【図７】
2016085492.tif 000011
【図１０】
2016085492.tif 000012