(57)【要約】【課題】静電気耐性およびＲＦ特性に優れ、被保護回路に対する高い保護能力を有する静電保護素子を提供する。【解決手段】この静電保護素子は、絶縁体と半導体層とを備える。半導体層は、第１の第１導電型不純物拡散層、ボディ領域、第２の第１導電型不純物拡散層、およびボディ領域と電気的に分離された第２導電型不純物拡散層を含む第２導電型領域が順に並ぶ素子形成領域と、この素子形成領域を取り囲む素子分離層が設けられた素子分離領域とを有する。半導体層におけるボディ領域の上には、絶縁膜を介して設けられたゲート電極をさらに備える。【選択図】図１Ａ
2016031943.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体と、
前記絶縁体上に形成され、第１の第１導電型不純物拡散層、ボディ領域、第２の第１導電型不純物拡散層、および前記ボディ領域と電気的に分離された第２導電型不純物拡散層を含む第２導電型領域が順に並ぶ素子形成領域と、前記素子形成領域を取り囲む素子分離層が設けられた素子分離領域とを有する半導体層と、
前記ボディ領域の上に、絶縁膜を介して設けられたゲート電極と
を備えた静電保護素子。
【請求項２】
前記ゲート電極および前記第２導電型不純物拡散層は、共通の第１の電位を有し、
前記第１の第１導電型不純物拡散層は、第２の電位を有する
請求項１記載の静電保護素子。
【請求項３】
前記第１の電位は電源電位または参照電位であり、
前記第２の電位は信号電位である
請求項２記載の静電保護素子。
【請求項４】
前記ボディ領域は、
面内方向において前記第１の第１導電型不純物拡散層、前記第２の第１導電型不純物拡散層および前記素子分離層によって取り囲まれており、
厚さ方向において前記絶縁体と前記絶縁膜との間に挟まれている
請求項１記載の静電保護素子。
【請求項５】
前記第２の第１導電型不純物拡散層は、
面内方向において前記ボディ領域、前記第２導電型領域および前記素子分離層によって取り囲まれており、
厚さ方向において前記絶縁体と、前記絶縁膜または他の絶縁膜との間に挟まれている
請求項１記載の静電保護素子。
【請求項６】
前記第１および第２の第１導電型不純物拡散層はいずれもＰ型不純物拡散層であり、
前記第２導電型不純物拡散層はＮ型不純物拡散層である
請求項１記載の静電保護素子。
【請求項７】
前記ゲート電極および前記第２導電型不純物拡散層は、共通の電源電位を有し、
前記第１の第１導電型不純物拡散層は、信号電位を有する
請求項６記載の静電保護素子。
【請求項８】
前記第１の第１導電型不純物拡散層はアノード電極と接続され、前記第２導電型不純物拡散層はカソード電極と接続されている
請求項６記載の静電保護素子。
【請求項９】
前記第１および第２の第１導電型不純物拡散層はいずれもＮ型不純物拡散層であり、
前記第２導電型不純物拡散層はＰ型不純物拡散層である
請求項１記載の静電保護素子。
【請求項１０】
前記ゲート電極および前記第２導電型不純物拡散層は、共通の参照電位を有し、
前記第１の第１導電型不純物拡散層は、信号電位を有する
請求項９記載の静電保護素子。
【請求項１１】
前記第１の第１導電型不純物拡散層はカソード電極と接続され、前記第２導電型不純物拡散層はアノード電極と接続されている
請求項９記載の静電保護素子。
【請求項１２】
前記絶縁体はＳＯＩ（Silicon on Insulator）構造における埋め込み酸化膜またはＳＯＳ（Silicon‐on‐sapphire）構造におけるサファイア基板である
請求項１記載の静電保護素子。
【請求項１３】
絶縁体と、
前記絶縁体上に形成された、静電保護素子および半導体集積回路と
を備え、
前記静電保護素子は、
第１の第１導電型不純物拡散層、ボディ領域、第２の第１導電型不純物拡散層、および前記ボディ領域と電気的に分離された第２導電型不純物拡散層を含む第２導電型領域が順に並ぶ素子形成領域と、前記素子形成領域を取り囲む素子分離層が設けられた素子分離領域とを有する半導体層と、
前記ボディ領域の上に、絶縁膜を介して設けられたゲート電極と
を備え、
前記半導体集積回路は、前記半導体層に設けられている
静電保護回路。
【請求項１４】
絶縁体と、
前記絶縁体上に第１および第２の静電保護素子ならびに半導体集積回路がそれぞれ形成された半導体層と、
電源電位線と、
信号電位線と、
参照電位線と
を備え、
前記第１の静電保護素子は、前記素子形成領域において順に並ぶ第１の第１導電型不純物拡散層、第１のボディ領域、第２の第１導電型不純物拡散層、および前記第１のボディ領域と電気的に分離された第２導電型不純物拡散層を含む第２導電型領域と、前記第１のボディ領域の上に第１の絶縁膜を介して設けられた第１のゲート電極とを含み、前記電源電位線および前記信号電位線と接続され、
前記第２の静電保護素子は、前記素子形成領域において順に並ぶ第１の第２導電型不純物拡散層、第２のボディ領域、第２の第２導電型不純物拡散層、および前記第２のボディ領域と電気的に分離された第１導電型不純物拡散層を含む第１導電型領域と、前記第２のボディ領域の上に第２の絶縁膜を介して設けられた第２のゲート電極とを含み、前記参照電位線および前記信号電位線と接続されている
静電保護回路。
【請求項１５】
前記第１のゲート電極および前記第２導電型不純物拡散層は、前記電源電位線と接続され、
前記第１の第１導電型不純物拡散層および前記第１の第２導電型不純物拡散層は、前記信号電位線と接続され、
前記第２のゲート電極および前記第１導電型不純物拡散層は前記参照電位線と接続され、
請求項１４記載の静電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電気回路を静電気放電現象から保護するための静電保護回路およびそれに用いられる静電保護素子に関する。
【背景技術】
【０００２】
一般に、半導体集積回路は静電気放電に弱く、容易に破壊されるおそれがある。静電気放電の一般的な発生源の一つは、例えば２０００Ｖを超える静電気を蓄積する人体である。したがって、半導体集積回路を搭載したＩＣパッケージを、人間がなんらの静電気保護対策を行うことなく取扱うとすれば、急激な静電気放電が生じ、半導体集積回路を構成する各回路や各素子に対する物理的な破壊を生じさせる可能性がある。
【０００３】
このような静電気放電から半導体集積回路を保護する方法としては、ダイオードを静電保護素子として挿入することで抵抗性経路を形成し、被保護回路である半導体集積回路から電極パッドへ至る経路をシャントする方法が一般的である。こうすることで、静電気放電が被保護回路へ及ぶのを回避できる。
【０００４】
一方、近年の携帯情報通信端末等における無線通信の高速化に伴い、高周波ＲＦ信号を取り扱うデバイスの特性の重要度が増している。微細化と共にＳＯＩ(Silicon On Insulator)技術やＳＯＳ(Silicon On Sapphire)技術はデバイスの高速化に必要不可欠なものとなってきている。SOI技術やSOS技術によれば、面内方向の素子分離に加えて深さ方向における絶縁分離も行うので、接合面積の縮小による寄生容量低減が可能となる。よって、動作の高速化や高調波歪低減、高周波信号伝達における漏れを表すIsolation特性の向上など、ＲＦ特性の向上を実現できる。
【０００５】
このようなデバイスの特性向上と共に、静電保護素子のＲＦ特性への影響も重要となってきている。ＲＦ信号を取り扱う入出力端子に接続される内部回路を静電気放電から保護するために、例えばＲＦ信号線路と参照電位線路との間にダイードを静電保護素子として挿入する場合を考える。この場合、静電保護素子としてのダイオードは、静電気耐性確保の点から相当の静電気放電能力が得られる接合面積を必要とするが、その一方でダイオードの有する接合面積に比例した寄生容量は、高調波歪、Isolation特性等のＲＦ特性に悪影響を及ぼす。従って、静電気放電能力確保と寄生容量低減は、相反するため静電気耐性とＲＦ特性との両立が困難になってきている。
【０００６】
このような静電気耐性とＲＦ特性との両立を図ろうとするものとして、例えば特許文献１に記載の半導体集積回路や、特許文献２に記載の静電放電保護デバイスなどが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２８８２１０号公報
【特許文献２】特表２０１０−５３２５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１では、特に高周波領域での被保護回路に対する保護能力とＲＦ特性との両立が困難である。また、特許文献２では、ゲート電極の電位を制御するための制御回路を別途設けていることから小型化、簡素化が困難であるうえ、静電保護ダイオードを流れるリーグ電流の発生も問題である。
【０００９】
本開示はかかる問題点に鑑みてなされたもので、その目的は、静電気耐性およびＲＦ特性に優れ、被保護回路に対する高い保護能力を有する静電保護回路およびそれに用いられる静電保護素子を提供することにある。
【課題を解決するための手段】
【００１０】
本開示の一実施形態としての静電保護素子は、絶縁体と、この絶縁体上に形成された半導体層とを備える。半導体層は、第１の第１導電型不純物拡散層、ボディ領域、第２の第１導電型不純物拡散層、およびボディ領域と電気的に分離された第２導電型不純物拡散層を含む第２導電型領域が順に並ぶ素子形成領域と、この素子形成領域を取り囲む素子分離層が設けられた素子分離領域とを有する。半導体層におけるボディ領域の上には、絶縁膜を介して設けられたゲート電極をさらに備える。
【００１１】
本開示の一実施形態としての静電保護回路は、絶縁体と、この絶縁体上に形成された、静電保護素子および半導体集積回路とを備える。静電保護素子は、第１の第１導電型不純物拡散層、ボディ領域、第２の第１導電型不純物拡散層、およびボディ領域と電気的に分離された第２導電型不純物拡散層を含む第２導電型領域が順に並ぶ素子形成領域と、この素子形成領域を取り囲む素子分離層が設けられた素子分離領域とを有する半導体層と、ボディ領域の上に、絶縁膜を介して設けられたゲート電極とを備える。半導体集積回路は、半導体層に設けられている。
【００１２】
本開示の一実施形態としての静電保護素子および静電保護回路では、第１の第１導電型不純物拡散層に対し静電気が印加されると、ボディ領域はチャネル領域となり、電気的に開放である（すなわちフローティング状態である）第２の第１導電型不純物拡散層に静電気電位が伝導する。静電気電位が伝導した第２の第１導電型不純物拡散層と、その隣の第２導電型不純物拡散層を含む第２導電型領域との接合は順バイアス状態となる。よって、第１の第１導電型不純物拡散層からチャネル領域（ボディ領域）を経由して、第２の第１導電型不純物拡散層と第２導電型領域との接合からなる一段のダイオードが形成され、これを通じて静電気放電動作が行われる。すなわち、この静電保護素子では、第１の第１導電型不純物拡散層に対し静電気が印加されると、ＰＮ接合を１つ含む一段のダイオードとして機能し、静電気放電が行われる。
【００１３】
一方、通常動作時、すなわち静電気放電が生じていない場合には、３つのＰＮ接合が直列に接続された３段のダイオードとして機能する。具体的には、この場合、例えば電源電位となるゲート電極や第２導電型領域（第２導電型不純物拡散層）の電位よりも、信号電位となる第１の第１導電型不純物拡散層の電位が低いので、ボディ領域はチャネル領域とはならない。したがって、電気的に開放である第２の第１導電型不純物拡散層はその状態が維持される。また、チャネル領域とならないボディ領域も電気的に開放であることから、ボディ領域と信号電位が印加される第１の第１導電型不純物拡散層との接合は、弱い順バイアス状態となる。一方、ボディ領域と第２の第１導電型不純物拡散層との接合は弱い逆バイアス状態となる。さらに、第２の第１導電型不純物拡散層と電源電位である第２導電型領域との接合も逆バイアス状態となる。この結果、第１の第１導電型不純物拡散層とボディ領域との接合容量、ボディ領域と第２の第１導電型不純物拡散層との接合容量、および第２の第１導電型不純物拡散層と第２導電型領域との接合容量が直列に接続された状態となる。この静電保護素子の寄生容量は、従来よりも十分に低減される。
【発明の効果】
【００１４】
本開示の一実施形態としての静電保護素子および静電保護回路によれば、被保護回路に対する保護能力、静電気耐性およびＲＦ特性において優れた性能を発揮することができる。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
【図面の簡単な説明】
【００１５】
【図１Ａ】本開示の第１の実施の形態に係る静電保護素子の構成例を表す断面図である。
【図１Ｂ】図１Ａに示した静電保護素子の構成例を表す平面図である。
【図２Ａ】図１Ａの静電保護素子を含む本開示の第２の実施の形態に係る入出力回路の動作を表す説明図である。
【図２Ｂ】図１Ａの静電保護素子を含む本開示の第２の実施の形態に係る入出力回路の他の動作を表す説明図である。
【図３】本開示の第３の実施の形態に係る静電保護素子の構成例を表す断面図である。
【図４Ａ】図３の静電保護素子を含む本開示の第４の実施の形態に係る入出力回路の動作を表す説明図である。
【図４Ｂ】図３の静電保護素子を含む本開示の第４の実施の形態に係る入出力回路の他の動作を表す説明図である。
【図５Ａ】本開示の第５の実施の形態に係る静電保護回路における正の静電気に対する静電保護動作を説明するための説明図である。
【図５Ｂ】本開示の第５の実施の形態に係る静電保護回路における負の静電気に対する静電保護動作を説明するための説明図である。
【図５Ｃ】本開示の第５の実施の形態に係る静電保護回路における通常動作を説明するための説明図である。
【図６Ａ】一般的な静電保護回路における正の静電気に対する静電保護動作を説明するための説明図である。
【図６Ｂ】一般的な静電保護回路における負の静電気に対する静電保護動作を説明するための説明図である。
【図６Ｃ】一般的な静電保護回路における通常動作を説明するための説明図である。
【図７】参考例としての静電保護回路を表す説明図である。
【図８】図６Ａ〜６Ｃに示した一般的な静電保護回路に適用される保護ダイオードの構成を表す断面図である。
【図９】図５Ａ〜５Ｃに示した静電保護回路に搭載された静電保護素子における、周波数とインピーダンスとの関係を表す特性図である。
【図１０】図５Ａ〜５Ｃに示した静電保護回路に搭載された静電保護素子における、電圧と電流との関係を表す特性図である。
【発明を実施するための形態】
【００１６】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（正保護素子）
１−１  構成
１−２  動作（正の静電気印加時、通常時）
２．第２の実施の形態（正保護素子を用いた入出力回路）
２−１  構成
２−２  動作（正の静電気印加時、通常時）
３．第３の実施の形態（負保護素子）
３−１  構成
３−２  動作（負の静電気印加時、通常時）
４．第４の実施の形態（負保護素子を用いた入出力回路）
４−１  構成
４−２  動作（負の静電気印加時、通常時）
５．第５の実施の形態（正保護素子および負保護素子を備えた静電保護回路）
５−１  構成
５−２  正の静電気印加時の動作
５−３  負の静電気印加時の動作
５−４  通常時の動作
【００１７】
＜第１の実施の形態＞
［静電保護素子１の構成］
図１Ａは、本開示の第１の実施の形態としての静電保護素子１の断面構成を表したものである。また、図１Ｂは、静電保護素子１の平面構成を表す。図１Ａは、図１Ｂに示したＩＡ−ＩＡ切断線に沿った矢視方向の断面図に相当する。
【００１８】
静電保護素子１は、例えば半導体集積回路などの被保護回路を、正の静電気放電による損傷から保護するために用いられる。静電保護素子１は、ＳＯＩ（Silicon on Insulator）構造を有し、例えば基体１０の上に半導体層２０とゲート電極３１とが順に積層されたものである。
【００１９】
基体１０は、例えば単結晶シリコンなどからなる支持基板１１の上に、例えばシリコン酸化膜などからなる薄い埋込み酸化膜１２が設けられたものである。半導体層２０は、例えば単結晶シリコンよりなる薄膜であり、素子形成領域Ｒ１と、その素子形成領域Ｒ１を取り囲む素子分離層２１が設けられた素子分離領域Ｒ２とを有する。素子分離層２１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁膜であり、例えばＳＴＩ（Shallow Trench Isolation）技術を用いて形成される。
【００２０】
素子形成領域Ｒ１には、第１の第１導電型不純物拡散層としてのＰ＋アノード領域２２、ボディ領域２３、第２の第１導電型不純物拡散層としてのＰ＋電位伝達領域２４、およびボディ領域２３と電気的に分離された第２導電型不純物拡散層としてのＮ＋カソード領域２５Ａを含むカソード領域２５が順に並んでいる。ボディ領域２３の一部には、一対のＰ型低レベルドープドレイン（ＰＬＤＤ）２３Ａ，２３Ｂが設けられている。素子形成領域Ｒ１には、これらのＰ＋アノード領域２２、ボディ領域２３、Ｐ＋電位伝達領域２４、およびＮ＋カソード領域２５Ａを含むカソード領域２５の全体を覆うように、絶縁膜２６が設けられている。但し、Ｐ＋アノード領域２２の上面の一部およびＮ＋カソード領域２５Ａの上面の一部は絶縁膜２６によって覆われておらず、それぞれアノード電極３３およびカソード電極３４と連結されている。
【００２１】
ゲート電極３１は、ボディ領域２３の上に絶縁膜２６を介して設けられている。したがって、絶縁膜２６のうち、ボディ領域２３とゲート電極３１との間に挟まれた一部分はゲート絶縁膜として機能する。ゲート電極３１の両隣はサイドウォールスペーサ３２Ａ，３２Ｂが設けられ、さらに全体を絶縁膜３５が覆っている。なお、図１Ｂでは、絶縁膜２６および絶縁膜３５については図示を省略している。
【００２２】
ボディ領域２３は、Ｎウェルであり、積層面内（ＸＹ面内）においてＰ＋アノード領域２２、Ｐ＋電位伝達領域２４および素子分離層２１によって取り囲まれている。すなわち、ボディ領域２３の端面は、Ｐ＋アノード領域２２、Ｐ＋電位伝達領域２４および素子分離層２１のいずれかと接している。また、ボディ領域２３は、厚さ方向（Ｚ軸方向）において埋込み酸化膜１２と絶縁膜２６との間に挟まれている。すなわち、ボディ領域２３の下面は埋込み酸化膜１２と接し、ボディ領域２３の上面は絶縁膜２６と接している。
【００２３】
Ｐ＋電位伝達領域２４は、積層面内（ＸＹ面内）においてボディ領域２３、カソード領域２５および素子分離層２１によって取り囲まれている。すなわち、Ｐ＋電位伝達領域２４の端面は、ボディ領域２３、カソード領域２５および素子分離層２１のいずれかと接している。また、Ｐ＋電位伝達領域２４は、厚さ方向（Ｚ軸方向）において埋込み酸化膜１２と、絶縁膜２６または絶縁膜３５などの他の絶縁膜との間に挟まれている。すなわち、Ｐ＋電位伝達領域２４の下面は埋込み酸化膜１２と接し、Ｐ＋電位伝達領域２４の上面は絶縁膜２６または絶縁膜３５などの他の絶縁膜と接している。
【００２４】
このような構成により、ボディ領域２３およびＰ＋電位伝達領域２４は、周囲から隔離されており、電気的に開放された状態、すなわちフローティング状態となっている。なお、カソード領域２５は、Ｐ＋電位伝達領域２４、埋込み酸化膜１２および素子分離層２１により、ボディ領域２３と電気的に分離されている。
【００２５】
ボディ領域２３の一部に形成された一対のＰＬＤＤ２３Ａ，２３Ｂは、ゲート電極３１を挟んで設けられた一対のサイドウォールスペーサ３２Ａ，３２Ｂとそれぞれ対向するように位置する。ＰＬＤＤ２３Ａ，２３Ｂは、例えばゲート電極３１の形成後、ボディ領域２３にＰ型不純物のイオン注入を行うことにより形成されたＰ−不純物拡散層である。
【００２６】
Ｐ＋アノード領域２２およびＰ＋電位伝達領域２４は、Ｐ＋不純物拡散層からなり、ゲート電極３１の両隣にそれぞれサイドウォールスペーサ３２Ａ，３２Ｂが形成されたのち一括形成されたものである。
【００２７】
ゲート電極３１およびＮ＋カソード領域２５Ａ（カソード電極３４）は、例えば互いに共通の配線と接続されて共通の第１の電位を有しているとよい。一方、Ｐ＋アノード領域２２（アノード電極３３）は、第１の電位とは異なる第２の電位を有する。ここでいう第１の電位とは、例えば電源電位または参照電位であり、第２の電位は信号電位である。
【００２８】
［静電保護素子１の動作］
静電保護素子１は、正保護ダイオードとして機能する。すなわち、ゲート電極３１とカソード電極３４とは電気的に接続されて同一の参照電位となり、アノード電極３３に正の静電気が印加されたときに、静電保護動作が開始される。具体的には、ゲート電極３１が参照電位であるときに、外部からＰ＋アノード領域２２に正の静電気が印加されると、ゲート電極３１直下のボディ領域２３（Ｎウェル）がＰ＋チャネル層となる。すると、静電気電位は、Ｐ＋チャネル層となったボディ領域２３を介して、電気的に開放であるＰ＋電位伝達領域２４に伝導する。静電気電位が伝導したＰ＋電位伝達領域２４と参照電位であるカソード領域２５との接合は順バイアス状態となる。このため、Ｐ＋アノード領域２２からＰ＋チャネル層であるボディ領域２３、Ｐ＋電位伝達領域２４とカソード領域２５との接合、Ｎ＋カソード領域２５Ａ、およびカソード電極３４を順次経由して静電気放電が行われる。このように、正の静電気が印加された場合、静電保護素子１は１つのＰＮ接合を含む一段の静電保護ダイオードとして機能する。
【００２９】
次に、静電保護素子１が正保護ダイオードとして機能しない、オフ状態での静電保護素子１の動作について説明する。すなわち、静電気放電が行われたのち、または、アノード電極３３およびカソード電極３４の各電位が、静電保護素子１が正保護ダイオードとして機能しないように印加されたときの、静電保護素子１の動作をいう。カソード電極３４およびゲート電極３１が電源電位であるときにアノード電極３３が信号電位となると、Ｐ＋アノード領域２２も信号電位となるので、ゲート電極３１直下のボディ領域２３（Ｎウェル）はチャネル領域にはならない。信号電位は電源電位よりも低いからである。したがって、Ｐ＋電位伝達領域２４は、電気的に開放状態となる。また、ボディ領域２３も電気的に開放である。このため、Ｐ＋アノード領域２２とボディ領域２３との接合は弱い順バイアス状態となり、ボディ領域２３とＰ＋電位伝達領域２４との接合は弱い逆バイアス状態となる。さらに、Ｐ＋電位伝達領域２４と電源電位であるＮ＋カソード領域２５Ａとの接合も逆バイアス状態となる。この結果、静電保護素子１は、正保護ダイオードとして機能しないオフ状態となる。このようにオフ状態にある静電保護素子１は、Ｐ＋アノード領域２２とボディ領域２３との第１の接合、ボディ領域２３とＰ＋電位伝達領域２４との第２の接合、および、Ｐ＋電位伝達領域２４とカソード領域２５との第３の接合が直列に接続された状態となる。このため、アノード電極３３とカソード電極３４と間の寄生容量は、例えば図８に示した一般的なゲートダイオード構造に比べ、おおよそ１／３程度に低減することができる。その一方で、先に述べたように、静電気の印加時には静電保護素子１は１つのＰＮ接合を含む一段の静電保護ダイオードとして振舞うので、単純に３つのＰＮ接合を直列接続した場合と比べて、そのおおよそ１／３程度の電圧で静電保護動作が実施される。
【００３０】
このように、本実施の形態の静電保護素子１によれば、正の静電気が印加された場合には静電気放電を適切な経路で行う一段の静電保護ダイオードとして機能し、それ以外の通常動作時には直列接続された３段のＰＮ接合を含むダイオードとして機能する。したがって、静電気放電からの高い保護能力を確保しつつ、通常動作時における寄生容量を低減することで特に高周波信号におけるインピーダンスの低下を抑制し、高いアイソレーション特性を発揮することができる。また、静電保護素子１は簡素な構成であることから、一般的なＰＭＯＳトランジスタと同様の手順により簡便に作製することが可能である。
【００３１】
＜第２の実施の形態＞
［静電保護素子１を含む入出力回路の構成］
図２Ａ，２Ｂは、上記の静電保護素子１を用いた入出力回路の一例を示している。図２Ａ，２Ｂに示した入出力回路は、被保護回路である半導体集積回路（図示せず）の一部を構成する。図２Ａは、静電保護素子１を用いた入出力回路の構成と、その入出力回路に正の静電気が印加された場合の静電保護素子１の静電保護動作を併せて説明するものである。また図２Ｂは、静電保護素子１を用いた入出力回路の構成と、その入出力回路を備えた半導体集積回路が通常動作をしているときの静電保護素子１の状態を説明するものである。
【００３２】
図２Ａ，２Ｂに示した入出力回路では、静電保護素子１のカソード電極３４およびゲート電極３１は電源電位線路ＬＶと接続され、静電保護素子１のアノード電極３３は信号電位線路ＬＳと接続されている。電源電位線路ＬＶには、半導体集積回路に電源を印加するためのパッドＶｄｄが接続され、信号電位線路ＬＳには、半導体集積回路の入出力信号を供給するためのパッドＲＦが接続されている。
【００３３】
［静電保護素子１を含む入出力回路の動作］
パッドＶｄｄを接地して電源電位線路ＬＶを参照電位とした状態において、それを基準とした正の静電気がパッドＲＦに印加されると、静電保護素子１は静電保護動作を開始する（図２Ａ）。パッドＶｄｄが接地され、ゲート電極３１が参照電位であるときに、パッドＲＦから信号電位線路ＬＳを経由してＰ＋アノード領域２２に正の静電気が印加されると、ゲート電極３１直下のボディ領域２３（Ｎウェル）がＰ＋チャネル層となる。すると、静電気電位は、Ｐ＋チャネル層となったボディ領域２３を介して、電気的に開放であるＰ＋電位伝達領域２４に伝導する。静電気電位が伝導したＰ＋電位伝達領域２４と参照電位であるカソード領域２５との接合は順バイアス状態となる。このため、静電気放電は、Ｐ＋アノード領域２２からＰ＋チャネル層であるボディ領域２３、Ｐ＋電位伝達領域２４とカソード領域２５との接合、Ｎ＋カソード領域２５Ａ、およびカソード電極３４を順次経由し、最終的に参照電位である電源電位線路ＬＶへ至る。このように、正の静電気が印加された場合、静電保護素子１は１つのＰＮ接合を含む一段の静電保護ダイオードとして機能する。
【００３４】
次に、図２Ｂを参照して、被保護回路である半導体集積回路（図示せず）が通常動作をしている際、パッドＶｄｄに電源電位が印加されると共にパッドＲＦに信号電位が印加された場合について説明する。この場合、電源電位線路ＬＶを介してカソード電極３４およびゲート電極３１に電源電位が印加され、パッドＲＦから信号電位線路ＬＳを介してアノード電極３３が信号電位となる。よって、Ｐ＋アノード領域２２も信号電位となることから、ゲート電極３１直下のボディ領域２３（Ｎウェル）はチャネル領域にはならない。信号電位は電源電位よりも低いからである。したがって、Ｐ＋電位伝達領域２４は、電気的に開放状態となる。また、ボディ領域２３も電気的に開放である。このため、Ｐ＋アノード領域２２とボディ領域２３（Ｎウェル）との接合は弱い順バイアス状態となり、ボディ領域２３（Ｎウェル）とＰ＋電位伝達領域２４との接合は弱い逆バイアス状態となる。さらに、Ｐ＋電位伝達領域２４と電源電位であるカソード領域２５との接合も逆バイアス状態となる。この結果、静電保護素子１は、正保護ダイオードとして機能しないオフ状態となる。このようにオフ状態にある静電保護素子１は、Ｐ＋アノード領域２２とボディ領域２３との第１の接合、ボディ領域２３とＰ＋電位伝達領域２４との第２の接合、および、Ｐ＋電位伝達領域２４とカソード領域２５との第３の接合が直列に接続された状態となる。このため、アノード電極３３とカソード電極３４と間の寄生容量は、例えば図８に示した一般的なゲートダイオード構造に比べ、おおよそ１／３程度に低減することができる。
【００３５】
このように、本実施の形態の静電保護素子１を含む入出力回路によれば、正の静電気が印加された場合には静電気放電を適切な経路で行う一段の静電保護ダイオードとして機能し、それ以外の通常動作時には直列接続された３段のＰＮ接合を含むダイオードとして機能する。したがって、静電気放電からの高い保護能力を確保しつつ、通常動作時における寄生容量を低減することで特に高周波信号におけるインピーダンスの低下を抑制し、高いアイソレーション特性を発揮することができる。
【００３６】
＜第３の実施の形態＞
［静電保護素子２の構成］
図３は、本開示の第３の実施の形態としての静電保護素子２の断面構成を表したものである。静電保護素子２は、例えば半導体集積回路などの被保護回路を、負の静電気放電による損傷から保護するために用いられる。以下、上記第１の実施の形態で説明した静電保護素子１と異なる点を中心として説明し、静電保護素子１と重複する構成要素については同一の符号を付し、適宜説明を省略する。
【００３７】
静電保護素子２における素子形成領域Ｒ１には、第１の第１導電型不純物拡散層としてのＮ＋カソード領域４２、Ｐウェルであるボディ領域４３、第２の第１導電型不純物拡散層としてのＮ＋電位伝達領域４４、およびボディ領域４３と電気的に分離された第２導電型不純物拡散層としてのＰ＋アノード領域４５を含むアノード領域４５が順に並んでいる。ボディ領域４３の一部には、一対のＮ型低レベルドープドレイン（ＮＬＤＤ）４３Ａ，４３Ｂが設けられている。素子形成領域Ｒ１には、これらのＮ＋カソード領域４２、ボディ領域４３、Ｎ＋電位伝達領域４４、およびＰ＋アノード領域４５Ａを含むアノード領域４５の全体を覆うように、絶縁膜２６が設けられている。但し、Ｎ＋カソード領域４２の上面の一部およびＰ＋アノード領域４５Ａの上面の一部は絶縁膜２６によって覆われておらず、それぞれカソード電極５３およびアノード電極５４と連結されている。
【００３８】
静電保護素子２は、ゲート電極６１をさらに備えている。ゲート電極６１は、ボディ領域４３の上に絶縁膜２６を介して設けられている。したがって、絶縁膜２６のうち、ボディ領域４３とゲート電極６１との間に挟まれた一部分はゲート絶縁膜として機能する。ゲート電極６１の両隣はサイドウォールスペーサ６２Ａ，６２Ｂが設けられ、さらに全体を絶縁膜３５が覆っている。
【００３９】
ボディ領域４３は、Ｐウェルであり、積層面内（ＸＹ面内）においてＮ＋カソード領域４２、Ｎ＋電位伝達領域４４および素子分離層２１によって取り囲まれている。すなわち、ボディ領域４３の端面は、Ｎ＋カソード領域４２、Ｎ＋電位伝達領域４４および素子分離層２１のいずれかと接している。また、ボディ領域４３は、厚さ方向（Ｚ軸方向）において埋込み酸化膜１２と絶縁膜２６との間に挟まれている。すなわち、ボディ領域４３の下面は埋込み酸化膜１２と接し、ボディ領域４３の上面は絶縁膜２６と接している。
【００４０】
Ｎ＋電位伝達領域４４は、積層面内（ＸＹ面内）においてボディ領域４３、アノード領域４５および素子分離層２１によって取り囲まれている。すなわち、Ｎ＋電位伝達領域４４の端面は、ボディ領域４３、アノード領域４５および素子分離層２１のいずれかと接している。また、Ｎ＋電位伝達領域４４は、厚さ方向（Ｚ軸方向）において埋込み酸化膜１２と絶縁膜２６との間に挟まれている。すなわち、Ｎ＋電位伝達領域４４の下面は埋込み酸化膜１２と接し、Ｎ＋電位伝達領域４４の上面は絶縁膜２６と接している。
【００４１】
このような構成により、ボディ領域４３およびＮ＋電位伝達領域４４は、周囲から隔離されており、電気的に開放された状態、すなわちフローティング状態となっている。なお、アノード領域４５は、Ｎ＋電位伝達領域４４、埋込み酸化膜１２および素子分離層２１により、ボディ領域４３と電気的に分離されている。
【００４２】
ボディ領域４３の一部に形成された一対のＮＬＤＤ４３Ａ，４３Ｂは、ゲート電極６１を挟んで設けられた一対のサイドウォールスペーサ６２Ａ，６２Ｂとそれぞれ対向するように位置する。ＮＬＤＤ４３Ａ，４３Ｂは、例えばゲート電極６１の形成後、ボディ領域４３にＮ型不純物のイオン注入を行うことにより形成されたＮ−不純物拡散層である。
【００４３】
Ｎ＋カソード領域４２およびＮ＋電位伝達領域４４は、Ｎ＋不純物拡散層からなり、ゲート電極６１の両隣にそれぞれサイドウォールスペーサ６２Ａ，６２Ｂが形成されたのち一括形成されたものである。
【００４４】
ゲート電極６１およびＰ＋アノード領域４５Ａ（アノード電極５４）は、例えば互いに共通の配線と接続されて共通の第１の電位を有しているとよい。一方、Ｎ＋カソード領域４２（カソード電極５３）は、第１の電位とは異なる第２の電位を有する。ここでいう第１の電位とは、例えば電源電位または参照電位であり、第２の電位は信号電位である。
【００４５】
［静電保護素子２の動作］
静電保護素子２は、負保護ダイオードとして機能する。すなわち、ゲート電極６１とアノード電極５４とは電気的に接続されて同一の参照電位となり、カソード電極５３に負の静電気が印加されたときに、静電保護動作が開始される。具体的には、ゲート電極６１が参照電位であるときに、外部からＮ＋カソード領域４２に負の静電気が印加されると、ゲート電極６１直下のボディ領域４３（Ｐウェル）がＮ＋チャネル層となる。すると、静電気電位は、Ｎ＋チャネル層となったボディ領域４３を介して、電気的に開放であるＮ＋電位伝達領域４４に伝導する。静電気電位が伝導したＮ＋電位伝達領域４４と参照電位であるアノード領域４５との接合は順バイアス状態となる。このため、Ｎ＋カソード領域４２からＮ＋チャネル層であるボディ領域４３、Ｎ＋電位伝達領域４４とアノード領域４５との接合、Ｐ＋アノード領域４５Ａ、およびアノード電極５４を順次経由して静電気放電が行われる。このように、負の静電気が印加された場合、静電保護素子２は１つのＰＮ接合を含む一段の静電保護ダイオードとして機能する。
【００４６】
次に、静電保護素子２が負保護ダイオードとして機能しない、オフ状態での静電保護素子２の動作について説明する。すなわち、静電気放電が行われたのち、または、アノード電極５４およびカソード電極５３の各電位が、静電保護素子２が負保護ダイオードとして機能しないように印加されたときの静電保護素子２の動作をいう。アノード電極５４およびゲート電極６１が参照電位であるときにカソード電極５３が信号電位となると、Ｎ＋カソード領域４２も信号電位となるので、ゲート電極６１直下のボディ領域４３（Ｐウェル）はチャネル領域にはならない。信号電位は参照電位よりも高いからである。したがって、Ｎ＋電位伝達領域４４は、電気的に開放状態となる。また、ボディ領域４３も電気的に開放である。このため、Ｎ＋カソード領域４２とボディ領域４３との接合は逆バイアス状態となり、ボディ領域４３とＮ＋電位伝達領域４４との接合は弱い順バイアス状態となる。さらに、Ｎ＋電位伝達領域４４と参照電位であるアノード領域４５との接合は逆バイアス状態となる。この結果、静電保護素子２は、負保護ダイオードとして機能しないオフ状態となる。このようにオフ状態にある静電保護素子２は、Ｎ＋カソード領域４２とボディ領域４３との第１の接合、ボディ領域４３とＮ＋電位伝達領域４４との第２の接合、および、Ｎ＋電位伝達領域４４とアノード領域４５との第３の接合が直列に接続された状態となる。このため、カソード電極５３とアノード電極５４と間の寄生容量は、例えば図８に示した一般的なゲートダイオード構造に比べ、おおよそ１／３程度に低減することができる。
【００４７】
このように、本実施の形態の静電保護素子２によれば、負の静電気が印加された場合には静電気放電を適切な経路で行う一段の静電保護ダイオードとして機能し、それ以外の通常動作時には直列接続された３段のＰＮ接合を含むダイオードとして機能する。したがって、静電気放電からの高い保護能力を確保しつつ、通常動作時における寄生容量を低減することで特に高周波信号におけるインピーダンスの低下を抑制し、高いアイソレーション特性を発揮することができる。
【００４８】
＜第４の実施の形態＞
［静電保護素子２を含む入出力回路の構成］
図４Ａ，４Ｂは、上記の静電保護素子２を用いた入出力回路の一例を示している。図４Ａ，４Ｂに示した入出力回路は、被保護回路である半導体集積回路（図示せず）の一部を構成する。図４Ａは、静電保護素子２を用いた入出力回路の構成と、その入出力回路に負の静電気が印加された場合の静電保護素子２の静電保護動作を併せて説明するものである。また図４Ｂは、静電保護素子２を用いた入出力回路の構成と、その入出力回路を備えた半導体集積回路が通常動作をしているときの静電保護素子２の状態を説明するものである。
【００４９】
図４Ａ，４Ｂに示した入出力回路では、静電保護素子２のアノード電極５４およびゲート電極６１は参照電位線路ＬＲと接続され、静電保護素子２のカソード電極５３は信号電位線路ＬＳと接続されている。参照電位線路ＬＲには、半導体集積回路を接地するためのパッドＶｓｓが接続され、信号電位線路ＬＳには、半導体集積回路の入出力信号を供給するためのパッドＲＦが接続されている。
【００５０】
［静電保護素子２を含む入出力回路の動作］
パッドＶｓｓを接地して参照電位線路ＬＲを参照電位とした状態において、それを基準とした負の静電気がパッドＲＦに印加されると、静電保護素子２は静電保護動作を開始する（図４Ａ）。ゲート電極６１が参照電位であるときに、パッドＲＦから信号電位線路ＬＳを経由してＮ＋カソード領域４２に負の静電気が印加されると、ゲート電極６１直下のボディ領域４３（Ｐウェル）がＮ＋チャネル層となる。すると、静電気電位は、Ｎ＋チャネル層となったボディ領域４３を介して、電気的に開放であるＮ＋電位伝達領域４４に伝導する。静電気電位が伝導したＮ＋電位伝達領域４４と参照電位であるアノード領域４５との接合は順バイアス状態となる。このため、静電気放電は、Ｐ＋アノード領域４５Ａからアノード領域４５とＮ＋電位伝達領域４４との接合、Ｎ＋チャネル層であるボディ領域４３、Ｎ＋カソード領域４２、およびカソード電極５３を順次経由し、最終的に信号電位である信号電位線路ＬＳへ至る。このように、負の静電気が印加された場合、静電保護素子２は１つのＰＮ接合を含む一段の静電保護ダイオードとして機能する。
【００５１】
次に、図４Ｂを参照して、被保護回路である半導体集積回路（図示せず）が通常動作をしている際、パッドＶｓｓは接地されると共にパッドＲＦに信号電位が印加された場合について説明する。この場合、参照電位線路ＬＲを介してアノード電極５４およびゲート電極６１に参照電位が印加され、信号電位線路ＬＳを介してカソード電極５３が信号電位となる。よって、Ｎ＋カソード領域４２も信号電位となることから、ゲート電極６１直下のボディ領域４３（Ｐウェル）はチャネル領域にはならない。信号電位は参照電位よりも高いからである。したがって、Ｎ＋電位伝達領域４４は、電気的に開放状態となる。また、ボディ領域４３も電気的に開放である。このため、Ｎ＋カソード領域４２とボディ領域４３（Ｐウェル）との接合は逆バイアス状態となり、ボディ領域４３（Ｐウェル）とＮ＋電位伝達領域４４との接合は弱い順バイアス状態となる。さらに、Ｎ＋電位伝達領域４４と参照電位であるアノード領域４５との接合は逆バイアス状態となる。この結果、静電保護素子２は、負保護ダイオードとして機能しないオフ状態となる。このようにオフ状態にある静電保護素子２は、Ｎ＋カソード領域４２とボディ領域４３との第１の接合、ボディ領域４３とＮ＋電位伝達領域４４との第２の接合、および、Ｎ＋電位伝達領域４４とアノード領域４５との第３の接合が直列に接続された状態となる。このため、カソード電極５３とアノード電極５４と間の寄生容量は、例えば図８に示した一般的なゲートダイオード構造に比べ、おおよそ１／３程度に低減することができる。
【００５２】
このように、本実施の形態の静電保護素子２を含む入出力回路によれば、負の静電気が印加された場合には静電気放電を適切な経路で行う一段の静電保護ダイオードとして機能し、それ以外の通常動作時には直列接続された３段のＰＮ接合を含むダイオードとして機能する。したがって、静電気放電からの高い保護能力を確保しつつ、通常動作時における寄生容量を低減することで特に高周波信号におけるインピーダンスの低下を抑制し、高いアイソレーション特性を発揮することができる。
【００５３】
＜第５の実施の形態＞
［静電保護素子１および静電保護素子２を備えた静電保護回路の構成］
図５Ａ〜５Ｃは、上記の静電保護素子１および静電保護素子２を含む入出力回路を備えた静電保護回路の一例を示している。図５Ａ〜５Ｃに示した静電保護回路は、例えば同一の基体１０の上に、静電保護素子１および静電保護素子２を含む入出力回路Ｃ１と、被保護回路である半導体集積回路Ｃ２（内部回路）とが設けられたものである。
【００５４】
図５Ａは、本実施の形態の静電保護回路の構成と、その入出力回路Ｃ１に正の静電気が印加された場合の静電保護動作を併せて説明するものである。また図５Ｂは、本実施の形態の静電保護回路の構成と、その入出力回路Ｃ１に負の静電気が印加された場合の静電保護動作を併せて説明するものである。さらに図５Ｃは、本実施の形態の静電保護回路の構成と、その半導体集積回路Ｃ２が通常動作をしているときの静電保護素子１，２の状態を説明するものである。
【００５５】
［静電保護回路の構成］
図５Ａ〜図５Ｃに示したように、この静電保護回路における入出力回路Ｃ１では、第１の実施の形態で説明した静電保護素子１のカソード電極３４およびゲート電極３１が電源電位線路ＬＶと接続されている。一方、静電保護素子１のアノード電極３３は信号電位線路ＬＳと接続されている。電源電位線路ＬＶには、半導体集積回路Ｃ２に電源を印加するためのパッドＶｄｄが接続され、信号電位線路ＬＳには、半導体集積回路Ｃ２の入出力信号を供給するためのパッドＲＦが接続されている。
【００５６】
入出力回路Ｃ１では、さらに、第３の実施の形態で説明した静電保護素子２のアノード電極５４およびゲート電極６１は参照電位線路ＬＲと接続されており、静電保護素子２のカソード電極５３は信号電位線路ＬＳと接続されている。参照電位線路ＬＲには、半導体集積回路Ｃ２を接地するためのパッドＶｓｓが接続されている。
【００５７】
半導体集積回路Ｃ２は、例えば入出力回路Ｃ１における信号電位線路ＬＳの、パッドＲＦと反対側の端部に接続されている。
【００５８】
［静電保護回路の動作］
この静電保護回路において、パッドＶｄｄを接地して電源電位線路ＬＶを参照電位とし、それを基準とした正の静電気がパッドＲＦに印加されると、静電保護素子１が半導体集積回路Ｃ２に対する静電保護動作を開始する（図５Ａ）。この正の静電気に対する静電保護動作については、上記第１および第２の実施の形態で説明したとおりである。静電保護素子１は、Ｐ＋電位伝達領域２４とカソード領域２５との接合による一段の静電保護ダイオードとして機能する。
【００５９】
このように正の静電気に対して静電保護素子１による静電気放電が行われているとき、一方の静電保護素子２は、上記第３および第４の実施の形態で説明したオフ状態となっている。そこで、パッドＶｓｓを接地して参照電位線路ＬＲを参照電位とし、それを基準とした負の静電気がパッドＲＦに印加されると、静電保護素子２が半導体集積回路Ｃ２に対する静電保護動作を開始する（図５Ｂ）。この負の静電気に対する静電保護動作については、上記第３および第４の実施の形態で説明したとおりである。静電保護素子２は、Ｎ＋電位伝達領域４４とアノード領域４５との接合による一段の静電保護ダイオードとして機能する。このように負の静電気に対して静電保護素子２による静電気放電が行われているとき、一方の静電保護素子１は、上記第１および第２の実施の形態で説明したオフ状態となっている。
【００６０】
以上説明したように、この静電保護回路では、静電保護素子１および静電保護素子２を備えることにより、正の静電気および負の静電気の双方の印加時において半導体集積回路Ｃ２に対する適切な保護動作が実施される。
【００６１】
一方、半導体集積回路Ｃ２が通常動作をしているとき、静電保護素子１および静電保護素子２は、いずれもオフ状態となっている（図５Ｃ）。すなわち、静電保護素子１は第１および第２の実施の形態で説明したオフ状態となっており、静電保護素子２は第３および第４の実施の形態で説明したオフ状態となっている。したがって、通常動作時には、静電保護素子１および静電保護素子２は、いずれも直列接続された３段のＰＮ接合を含むダイオードとして機能する。静電保護素子１および静電保護素子２は、自らの寄生容量を低減することで特に高周波信号におけるインピーダンスの低下を抑制し、高いアイソレーション特性を発揮することができる。
【００６２】
［一般的な静電保護回路］
図６Ａ〜６Ｃは、静電保護素子としてダイオードを用いた一般的な静電保護回路による静電保護動作の例を示している。図６Ａ〜６Ｃに示したように、一般的な静電保護回路では入出力回路Ｃ１０１と半導体集積回路Ｃ１０２とを備えたものを考える。電源電位線路ＬＶと信号電位線路ＬＳとの間には正保護ダイオード１０１が挿入されており、そのアノード端子は信号電位線路ＬＳと接続され、カソード端子は電源電位線路ＬＶと接続されている。また、信号電位線路ＬＳと参照電位線路ＬＲとの間には負保護ダイオード１０２が挿入されており、そのアノード端子は参照電位線路ＬＲと接続され、カソード端子は信号電位線路ＬＳと接続されている。信号電位線路ＬＳにおいて、その一端にはパッドＲＦが接続され、他端には半導体集積回路Ｃ１０２が接続されている。
【００６３】
図６Ａに示したように、電源電位線路ＬＶの電位を参照電位とし、信号電位線路ＬＳに接続されたパッドＲＦに対し参照電位を基準とした正の静電気が印加された場合、正保護ダイオード１０１が順方向動作する。このため、信号電位線路ＬＳから正保護ダイオード１０１を介し電源電位線路ＬＶへ静電気が放電される。また、図６Ｂに示したように、参照電位線路ＬＲを参照電位とし、信号電位線路ＬＳに接続されたパッドＲＦに対し参照電位を基準とした負の静電気が印加された場合、負保護ダイオード１０２が順方向動作する。このため、参照電位線路ＬＲから負保護ダイオード１０２を介し信号電位線路ＬＳへ静電気が放電される。このように、正負それぞれの極性の静電気に対して、正負保護ダイオードがそれぞれ順方向動作し、静電気放電を行うことで、内部回路を保護することができる。
【００６４】
一方、通常の集積回路（ＩＣ）の動作においては、電源電位Ｖｄｄ＞信号電位Ｖｒｆ＞参照電位Ｖｓｓの関係あることから正保護ダイオード１０１および負保護ダイオード１０２の双方に対し逆バイアスが印加されてオフ状態となる（図６Ｃ）。したがって、電源電位線路ＬＶ、信号電位線路ＬＳおよび参照電位線路ＬＲはそれぞれ電気的に分離され、ＩＣ動作に必要な電源電位および信号が内部回路（図示せず）へ印加される。
【００６５】
しかし、取り扱うＲＦ信号が高周波になるほど、特に負保護ダイオードの寄生容量のＲＦ特性への影響に注意が必要となる。すなわち、保護ダイオードの寄生容量については、高周波信号の漏れを防止できるかどうか（アイソレーションできるかどうか）という観点からその許容値が決まる。取扱う信号が高周波であるほど、また保護ダイオードの寄生容量が大きいほどインピーダンスは低下し、アイソレーション性能が悪化するためである。インピーダンスが低下し、参照電位線路ＬＲへＲＦ信号が漏れると、信号の伝送損失や信号の波形の歪が生ずる。したがってＲＦ特性が犠牲にならないよう、保護ダイオードの寸法を小さくすることで寄生容量の低減を図ろうとするが、寸法の縮小と共に静電気耐性の低下および内部回路に対する保護能力が低下するため、静電気耐性とＲＦ特性との両立が難しくなる。
【００６６】
先に述べた特許文献１では、このような静電気耐性とＲＦ特性との両立という課題を解決することを試みている。特許文献１では、具体的には図７に示したように、多段の正保護ダイオード１０１ｎと多段の負保護ダイオード１０２ｎとを直列接続している。通常のＩＣ動作において、保護ダイオードは容量とみなすことができる。このため、複数の保護ダイオードを多段に直列接続することで容量を低減でき、特に高周波信号におけるインピーダンス低下を抑え、アイソレーション特性を改善できる。しかしながら、静電保護耐性の観点から見た場合、静電気印加時に例えばｎ段の保護ダイオードをオン状態とするためには、１つの保護ダイオードのオン電圧をＶonとすると、ｎ段の保護ダイオードをオン電圧はn×Ｖonとなる。これは静電気が印加されてもｎ×Ｖonの電圧に至るまで静電気放電が行われないことを意味している。静電気放電開始電圧をＶt1としたとき、１段の保護ダイオードの場合はＶt1＝Ｖonであるのに対し、ｎ段の保護ダイオードの場合はＶt1＝ｎ×Ｖonとなる。したがって、静電気放電開始直後の点Ａ（図７）における電位もＶonからｎ×Ｖonへ上昇することになる、さらに、１段の保護ダイオードのオン状態における抵抗をＲonとすると、ｎ段のダイオードではｎ×Ｒonとなる。要求される静電気耐性に達する静電気放電の際に保護ダイオードに流れる電流をＩt2とすると、点Ａにおける電位Vは、
V  ＝  n・Ｖon ＋Ｉt2×n・Ｒon  =  ｎ（Von + Ｉt2・Ｒon）
となる。
(1段の場合はＶ＝Ｖon ＋Ｉt2・Ｒon)
点Aにおける電位がｎ段分上昇すると、図７に示す内部回路を構成する例えばMOSトランジスタのゲート絶縁耐圧を超えて破壊を引き起こすといった内部回路保護の能力低下を招くおそれがある。このように、仮に静電保護素子そのものの静電気耐性は確保できたとしても、内部回路保護の能力低下を招き、内部素子保護の能力とＲＦ特性との両立が高周波になるほど困難になる。
【００６７】
ここで、上述した図６Ａ〜６Ｃおよび図７に示した静電保護回路に用いることができる一般的な保護ダイオードの構造について説明する。図８に、ＳＯＩ基板を用いた一般的な、いわゆるGatedダイオードの断面構造図を示す。素子分離領域に囲まれた半導体層にGatedダイオードが形成される。このダイオードでは、支持基板１１１の上に埋込み酸化膜１１２が形成された基体１１０の上に、半導体層１２０が設けられている。半導体層１２０の素子形成領域Ｒ１０１には、Ｎ＋不純物拡散層１２２と、ボディ領域１２３と、Ｐ＋不純物拡散層１２４とが面内方向に順に並んでいる。素子形成領域Ｒ１０１を取り囲む素子分離領域Ｒ１０２には素子分離層１２１が設けられている。ボディ領域１２３の上には、半導体層１２０の一部を覆うように形成された絶縁膜１２６を介してゲート電極１３１が形成されている。図８に示した保護ダイオードを正保護ダイオードとして図６Ａ〜６Ｃおよび図７の静電保護回路に用いる場合、Ｐ＋不純物拡散層１２４を信号電位線路ＬＳへ接続し、Ｎ＋不純物拡散層１２２を電源電位線路ＬＶへ接続する。ゲート電極１３１は信号電位線路ＬＳまたは電源電位線路ＬＶへ接続する。
【００６８】
このように接続することで、電源電位線路ＬＶを参照電位とし、その参照電位を基準とした正の静電気が信号電位線路ＬＳに印加された場合、正保護ダイオードにおいてボディ領域１２３とＮ＋不純物拡散層１２２との接合が順バイアスされ、正保護ダイオードが順方向動作することにより静電気放電が行われる。
【００６９】
一方、図８に示した保護ダイオードを負保護ダイオードとして図６Ａ〜６Ｃおよび図７の静電保護回路に用いる場合、Ｐ＋不純物拡散層１２４を参照電位線路ＬＲへ接続し、Ｎ＋不純物拡散層１２２を信号電位線路ＬＳへ接続する。ゲート電極１３１は参照電位線路ＬＲまたは信号電位線路ＬＳへ接続する。
【００７０】
このように接続することで、参照電位線路ＬＲを参照電位とし、その参照電位を基準とした負の静電気が信号電位線路ＬＳに印加された場合、負保護ダイオードにおいてボディ領域１２３とＮ＋不純物拡散層１２２との接合が順バイアスされ、正保護ダイオードが順方向動作することにより静電気放電が行われる。
【００７１】
このように、上述したように仮に静電保護素子そのものの静電気耐性は確保できたとしても、内部回路保護の能力低下を招き、内部素子保護の能力とＲＦ特性との両立が高周波になるほど困難になる。
【００７２】
先に述べた特許文献２では、内部素子保護の能力とＲＦ特性との両立という課題を解決することを試みている。特許文献２では、保護ダイオードを、別途用意したコントロール回路を用いてゲート電極の電位を制御することで、静電気放電動作時はＶt1＝Ｖonで動作する１段のダイオードとして機能させ、通常ＩＣ動作においては直列接続された２段のダイオードとして機能させている。しかしながら、コントロール回路を別途設けたことによる面積増に伴う大型化は避けられない。そのうえ、特許文献２では保護対象の電位線と参照電位線との間の静電保護ダイオードは順方向接続されていることから、ＩＣ動作におけるリーク電流増加も避けられないと考えられる。
【００７３】
これに対し、本開示の静電保護回路によれば、全体構成の小型化に有利であるうえ、被保護回路に対する保護能力、静電気耐性およびＲＦ特性において優れた性能を発揮することができる。静電保護素子１，２が、静電保護動作時は１段の保護ダイオードとして機能する一方、半導体集積回路Ｃ２の通常動作時は逆バイアスが印加された３段の保護ダイオードとして機能するからである。本開示の静電保護素子１，２では、例えば図９に示した特性図のように、図８に示した一般的な保護ダイオードと比べてアノードとカソードとの間の寄生容量が約１／３となり、ＲＦ信号に対するアイソレーション特性が約３倍となるあるいは、インピーダンスが約３倍となるともいえる。図９では、横軸がＲＦ周波数を示し、縦軸がインピーダンスを示している。また、図中の符号●が本開示の静電保護素子１，２の特性を示し、図中の符号○が図８に示した一般的な保護ダイオードの特性を示している。または、本開示の静電保護素子１，２を図８に示した一般的な保護ダイオードと同等の寄生容量とすれば、例えば図１０に示したように本開示の静電保護素子１，２の電流能力が一般的な保護ダイオードの約３倍となる。図１０では、横軸が電圧Ｖｆを示し、縦軸が電流Ｉｆを示している。また、図中の符号■が本開示の静電保護素子１，２の特性を示し、図中の符号◆が図８に示した一般的な保護ダイオードの特性を示している。このため、ＲＦ特性と静電気耐性との両立が実現される。
【００７４】
以上、いくつかの実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
【００７５】
例えば、上記実施の形態では、静電保護素子がＳＯＩ構造を有する場合について説明したが、本技術はこれに限定されるものではない。例えば静電保護素子がＳＯＳ（Silicon‐on‐sapphire）構造を有していてもよい。その場合、支持基板１１および埋込み酸化膜１２の代わりにサファイア基板を用いればよい。
【００７６】
また、本開示は、上記実施の形態で説明した構成要素を全てを備えたものに限定されるものではない。
【００７７】
なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
絶縁体と、
前記絶縁体上に形成され、第１の第１導電型不純物拡散層、ボディ領域、第２の第１導電型不純物拡散層、および前記ボディ領域と電気的に分離された第２導電型不純物拡散層を含む第２導電型領域が順に並ぶ素子形成領域と、前記素子形成領域を取り囲む素子分離層が設けられた素子分離領域とを有する半導体層と、
前記ボディ領域の上に、絶縁膜を介して設けられたゲート電極と
を備えた静電保護素子。
（２）
前記ゲート電極および前記第２導電型不純物拡散層は、共通の第１の電位を有し、
前記第１の第１導電型不純物拡散層は、第２の電位を有する
上記（１）記載の静電保護素子。
（３）
前記第１の電位は電源電位または参照電位であり、
前記第２の電位は信号電位である
上記（２）記載の静電保護素子。
（４）
前記ボディ領域は、
面内方向において前記第１の第１導電型不純物拡散層、前記第２の第１導電型不純物拡散層および前記素子分離層によって取り囲まれており、
厚さ方向において前記絶縁体と前記絶縁膜との間に挟まれている
上記（１）から（３）のいずれか１つに記載の静電保護素子。
（５）
前記第２の第１導電型不純物拡散層は、
面内方向において前記ボディ領域、前記第２導電型領域および前記素子分離層によって取り囲まれており、
厚さ方向において前記絶縁体と、前記絶縁膜または他の絶縁膜との間に挟まれている
上記（１）から（４）のいずれか１つに記載の静電保護素子。
（６）
前記第１および第２の第１導電型不純物拡散層はいずれもＰ型不純物拡散層であり、
前記第２導電型不純物拡散層はＮ型不純物拡散層である
上記（１）から（５）のいずれか１つに記載の静電保護素子。
（７）
前記ゲート電極および前記第２導電型不純物拡散層は、共通の電源電位を有し、
前記第１の第１導電型不純物拡散層は、信号電位を有する
上記（６）記載の静電保護素子。
（８）
前記第１の第１導電型不純物拡散層はアノード電極と接続され、前記第２導電型不純物拡散層はカソード電極と接続されている
上記（６）または（７）に記載の静電保護素子。
（９）
前記第１および第２の第１導電型不純物拡散層はいずれもＮ型不純物拡散層であり、
前記第２導電型不純物拡散層はＰ型不純物拡散層である
上記（１）から（５）のいずれか１つに記載の静電保護素子。
（１０）
前記ゲート電極および前記第２導電型不純物拡散層は、共通の参照電位を有し、
前記第１の第１導電型不純物拡散層は、信号電位を有する
上記（９）記載の静電保護素子。
（１１）
前記第１の第１導電型不純物拡散層はカソード電極と接続され、前記第２導電型不純物拡散層はアノード電極と接続されている
上記（９）または（１０）記載の静電保護素子。
（１２）
前記絶縁体はＳＯＩ（Silicon on Insulator）構造における埋め込み酸化膜またはＳＯＳ（Silicon‐on‐sapphire）構造におけるサファイア基板である
上記（１）から（１１）のいずれか１つに記載の静電保護素子。
（１３）
絶縁体と、
前記絶縁体上に形成された、静電保護素子および半導体集積回路と
を備え、
前記静電保護素子は、
第１の第１導電型不純物拡散層、ボディ領域、第２の第１導電型不純物拡散層、および前記ボディ領域と電気的に分離された第２導電型不純物拡散層を含む第２導電型領域が順に並ぶ素子形成領域と、前記素子形成領域を取り囲む素子分離層が設けられた素子分離領域とを有する半導体層と、
前記ボディ領域の上に、絶縁膜を介して設けられたゲート電極と
を備え、
前記半導体集積回路は、前記半導体層に設けられている
静電保護回路。
（１４）
絶縁体と、
前記絶縁体上に第１および第２の静電保護素子ならびに半導体集積回路がそれぞれ形成された半導体層と、
電源電位線と、
信号電位線と、
参照電位線と
を備え、
前記第１の静電保護素子は、前記素子形成領域において順に並ぶ第１の第１導電型不純物拡散層、第１のボディ領域、第２の第１導電型不純物拡散層、および前記第１のボディ領域と電気的に分離された第２導電型不純物拡散層を含む第２導電型領域と、前記第１のボディ領域の上に第１の絶縁膜を介して設けられた第１のゲート電極とを含み、前記電源電位線および前記信号電位線と接続され、
前記第２の静電保護素子は、前記素子形成領域において順に並ぶ第１の第２導電型不純物拡散層、第２のボディ領域、第２の第２導電型不純物拡散層、および前記第２のボディ領域と電気的に分離された第１導電型不純物拡散層を含む第１導電型領域と、前記第２のボディ領域の上に第２の絶縁膜を介して設けられた第２のゲート電極とを含み、前記参照電位線および前記信号電位線と接続されている
静電保護回路。
（１５）
前記第１のゲート電極および前記第２導電型不純物拡散層は、前記電源電位線と接続され、
前記第１の第１導電型不純物拡散層および前記第１の第２導電型不純物拡散層は、前記信号電位線と接続され、
前記第２のゲート電極および前記第１導電型不純物拡散層は前記参照電位線と接続され、
上記（１４）記載の静電保護回路。
【符号の説明】
【００７８】
１…静電保護素子、１０…基体、１１…支持基板、１２…埋込み酸化膜（ＢＯＸ）、２０…半導体層、２１…素子分離層、２２…Ｐ＋アノード領域、２３…ボディ領域、２４…Ｐ＋電位伝達領域、２５…カソード領域、２５Ａ…Ｎ＋カソード領域、２６…絶縁膜、３３，５４…アノード電極、３４，５３…カソード電極、３５…絶縁膜、４２…Ｎ＋カソード領域、４３…ボディ領域、４４…Ｎ＋電位伝達領域、４５…アノード領域、４５Ａ…Ｐ＋アノード領域。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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