(57)【要約】  【課題】ＴＦＴ素子における酸化物半導体層、ソース/ドレイン電極膜、および画像素子の画素電極の材料の選択の幅を広げ得る、薄膜デバイスおよびその製造方法を提供する。  【解決手段】ＴＦＴ素子２０は、基板１上に、少なくともゲート電極膜１２、ゲート絶縁膜１３、酸化物半導体層１４、ソース/ドレイン電極膜１６を含む複数の層を積層して形成されてなるとともに、画素素子（有機ＥＬ素子）１０は、基板１上に、画素電極２、電子注入層（金属酸化物）３、バッファ層９、電子輸送層４、発光層５、正孔輸送層６、正孔注入層７、および陽極８をこの順に積層して形成されてなる。また、電子注入層（金属酸化物）３上にソース/ドレイン電極膜１６が接続され、電子注入層（金属酸化物）３を挟んで、ソース/ドレイン電極膜１６と画素電極２が対向配置されてなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
薄膜トランジスタ素子と、この薄膜トランジスタ素子により駆動される画素素子とを含む薄膜デバイスにおいて、
前記薄膜トランジスタ素子は、基板上に、少なくともゲート電極膜、ゲート絶縁膜、酸化物半導体層、ソース電極膜およびドレイン電極膜を含む複数の層を積層して形成されてなるとともに、前記画素素子は、前記基板上に、画素電極と金属酸化物をこの順に積層して形成され、
該金属酸化物上に前記ドレイン電極膜が接続され、該金属酸化物を挟んで該ドレイン電極膜と前記画素電極が対向配置されてなることを特徴とする薄膜デバイス。
【請求項２】
前記酸化物半導体層はインジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタン、モリブデンのうち、少なくともいずれか１つの元素を含むことを特徴とする請求項１に記載の薄膜デバイス。
【請求項３】
前記金属酸化物はインジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタン、モリブデンのうち、少なくともいずれか１つの元素を含むことを特徴とする請求項１または２に記載の薄膜デバイス。
【請求項４】
前記酸化物半導体層と前記金属酸化物が同一材料により構成されることを特徴とする請求項１〜３のうちいずれか１項に記載の薄膜デバイス。
【請求項５】
前記ドレイン電極膜はアルミニウムを含むことを特徴とする請求項１〜４のうちいずれか１項に記載の薄膜デバイス。
【請求項６】
前記ドレイン電極膜と前記金属酸化物の接続領域の面積が1μm２以上であることを特徴とする請求項１〜５のうちいずれか１項に記載の薄膜デバイス。
【請求項７】
前記画素電極はＩＴＯを含むことを特徴とする請求項１〜６のうちいずれか１項に記載の薄膜デバイス。
【請求項８】
薄膜トランジスタ素子と、この薄膜トランジスタ素子により駆動される画素素子とを含む薄膜デバイスの製造方法であって、
基板上に、少なくともゲート電極膜、ゲート絶縁膜、酸化物半導体層、ソース電極膜およびドレイン電極膜を含む複数の層を積層して前記薄膜トランジスタ素子を形成するとともに、前記基板上に透明電極と金属酸化物をこの順に積層して前記画素素子を形成し、
前記ドレイン電極膜を該金属酸化物上に接続し、該金属酸化物を挟んで該ドレイン電極膜と前記画素電極が対向するように形成してなることを特徴とする薄膜デバイスの製造方法。
【請求項９】
前記酸化物半導体層と前記金属酸化物を同時に形成することを特徴とする請求項８に記載の薄膜デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜デバイスに関し、特に、有機ＥＬディスプレイ装置や液晶ディスプレイ装置に搭載される画素素子とそれを駆動する薄膜トランジスタで構成される薄膜デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
近年、ディスプレイ駆動用素子等に用いることを目的とした薄膜トランジスタ（以下、ＴＦＴと称することもある）として、インジウム、ガリウムおよび亜鉛を含む酸化物半導体層（酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ（ＩＧＺＯ）））や酸化亜鉛（ＺｎＯ）からなる酸化物半導体層等をチャネルに用いたＴＦＴの製造方法についての研究が盛んであり、実機にも種々適用されている。
【０００３】
このような酸化物半導体層をチャネルに用いたＴＦＴ（酸化物ＴＦＴ）は、液晶ディスプレイ駆動用素子として周知のアモルファスシリコン（ａ-Ｓｉ）をチャネルに用いたＴ
ＦＴよりも移動度が大きいという利点を有している。
【０００４】
また、酸化物半導体層はスパッタリング等を用いて室温で成膜できるので、酸化物ＴＦＴを、ガラス基板だけではなくポリエチレンナフタレート（ＰＥＮ）やポリエーテルスルホン（ＰＥＳ）等の樹脂基板上に形成することも可能にしている。これに対し、インジウム、スズを含む酸化物であるＩＴＯ膜などの透明導電膜は可視光に対する透過率が高いことから有機ＥＬ素子や液晶素子の画素電極として用いられている（画素電極を含む構成の素子を画素素子とする）。
【０００５】
ＴＦＴ駆動による有機ＥＬディスプレイや液晶ディスプレイではＴＦＴのドレイン電極膜に画素電極を接続するように形成することで画素電極にかかる電圧や画素電極に流れる電流を制御している。
従来、このような画素電極としては、透明性が要求されるため、ＴＦＴの不透明なソース・ドレイン電極材料ではなく、ＩＴＯ等の透明導電材料を用いるようにしている。
【０００６】
一方、有機ＥＬ素子は陰極と陽極との間に、電子輸送層、発光層、正孔輸送層等の複数の層が積層された構造を有しており、各層を構成するのに適した材料について、研究、開発が行われている。このうち、陰極については従来ＬｉＦ等のアルカリ金属やアルミニウム等の大気中の水分や酸素の影響を受け劣化しやすい材料が用いられてきた。したがって、有機ＥＬ素子をディスプレイ等に応用する際には、厳密な封止が必要であり、低コスト化やフレキシブル化が困難であった。
【０００７】
これに対して近年、下部電極表面に大気中で安定、かつ仕事関数が小さい金属酸化物を成膜することで、有機層への電子注入が促進され、大気中で安定動作が可能な有機ＥＬ素子(有機−無機ハイブリッド有機ＥＬ素子:Hybrid  Organic  Inorganic  LED：HOILED)を実現できることが知られている。
この有機ＥＬ素子の特徴として、大気中で安定性が高いこと、ディスプレイへの応用を考慮して、トランジスタとのコンタクト部となる下部電極を陰極としたことが挙げられる。
【０００８】
このような電子注入性酸化物半導体層を構成する金属酸化物としては、伝導バンドのエネルギー準位が高いものが好ましく、酸化チタン（ＴｉＯ２）、酸化亜鉛（ＺｎＯ）、酸化タングステン（ＷＯ３）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化鉄（Ｆｅ２Ｏ３）、酸化錫
（ＳｎＯ２）等が使用可能なことが既に知られている。
【０００９】
ところで、このような有機ＥＬ素子と、この有機ＥＬ素子を駆動するＴＦＴ素子とからなるデバイスの製造工程の効率化を図るために、これら有機ＥＬ素子とＴＦＴ素子とを一体的に形成する手法が知られている。具体的には、図４に示すような、有機ＥＬ素子（有機電界発光素子とも称する）３１０とＴＦＴ素子３２０の各層を順次形成していく成膜手法が知られている。
【００１０】
まず、基板３０１上に下地層３１１を介して電極膜３１２を形成する。また、下地層３１１上に画素電極３０２を形成する。この後、ゲート絶縁膜３１３、さらにＴＦＴ素子３２０の酸化物半導体層３１４を順次、積層するとともに、所定領域をエッチングする。続いて、有機ＥＬ素子３１０の電子注入層（金属酸化物）３０３を形成する。さらに、ＴＦＴ素子３２０のソース/ドレイン電極膜３１６を形成し所望領域をエッチングする。この
とき、ソース/ドレイン電極膜３１６と画素電極３０２を接続する。この後、ＴＦＴ素子
用の保護膜３１５を積層する。続いて、有機ＥＬ素子３１０のバッファ層３０９、電子輸送層３０４、発光層３０５、正孔輸送層３０６、正孔注入層３０７および陽極３０８をこの順に積層形成する。
【００１１】
以上のようにして、有機ＥＬ素子３１０とＴＦＴ素子３２０とが一体的に形成される。また、このように有機ＥＬ素子３１０とＴＦＴ素子３２０とを一体的に形成する際に、成膜工程の効率化を図るために酸化物半導体層３１４と電子注入層（金属酸化物）３０３を同一の金属酸化物材料により構成してこれらを同時に形成する手法が提案されている（下記特許文献１参照）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開2014-154382号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、ＴＦＴ素子３２０のチャネルを通る電流を画素素子である有機ＥＬ素子３１０に効率良く流すためには、ＴＦＴ素子３２０のチャネル領域と画素素子間に存在する抵抗を可能な限り小さくすることが重要である。これにはＴＦＴ素子３２０の酸化物半導体層３１４とソース/ドレイン電極膜３１６の接続部のコンタクト抵抗、およびソース/ドレイン電極膜３１６と画素電極３０２の接続部のコンタクト抵抗を共に低くすることが求められることから、ソース/ドレイン電極膜３１６の材料の選択に制限があった。例えば、
アルミニウム（Ａｌ）は、酸化物半導体層ＩＧＺＯに対してソース/ドレイン電極膜３１
６の材料として採用するとＴＦＴ素子３２０として良好な伝達特性を得ることができるが、画素電極３０２として一般に用いられるＩＴＯとのコンタクト抵抗が高いために効率よく有機ＥＬ素子３２０に電流を流すことができなかった。
【００１４】
本発明は上記事情に鑑みなされたものであり、ＴＦＴ素子における半導体、ソース/ド
レイン電極膜および画素電極について、各々の構成材料の選択の幅を拡げることを目的とするものである。
【課題を解決するための手段】
【００１５】
本発明に係る薄膜デバイスは、
薄膜トランジスタ素子と、この薄膜トランジスタ素子により駆動される画素素子とを含む薄膜デバイスにおいて、
前記薄膜トランジスタ素子は、基板上に、少なくともゲート電極膜、ゲート絶縁膜、酸
化物半導体層、ソース電極膜およびドレイン電極膜を含む複数の層を積層して形成されてなるとともに、前記画素素子は、前記基板上に、画素電極と金属酸化物をこの順に積層して形成され、
該金属酸化物上に前記ドレイン電極膜が接続され、該金属酸化物を挟んで該ドレイン電極膜と前記画素電極が対向配置されてなることを特徴とするものである。
【００１６】
ここで、前記酸化物半導体層は、インジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタン、モリブデンのうち少なくともいずれか１つの元素を含むことが好ましい。
【００１７】
また、前記金属酸化物はインジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタン、モリブデンのうち少なくともいずれか１つの元素を含むことが好ましい。
【００１８】
また、前記酸化物半導体層と前記金属酸化物が同一材料により構成されることが好ましい。
また、前記ドレイン電極膜はアルミニウムを含むことが好ましい。
また、前記ドレイン電極膜と前記酸化物が接続している領域の面積が1μm２以上であることが好ましい。
【００１９】
なお、前記画素電極がＩＴＯを含む場合に特に効果的である。
【００２０】
本発明に係る薄膜デバイスの製造方法は、
薄膜トランジスタ素子と、この薄膜トランジスタ素子により駆動される画素素子とを含む薄膜デバイスの製造方法であって、
基板上に、少なくともゲート電極膜、ゲート絶縁膜、酸化物半導体層、ソース電極膜およびドレイン電極膜を含む複数の層を積層して前記薄膜トランジスタ素子を形成するとともに、前記基板上に透明電極と金属酸化物をこの順に積層して前記画素素子を形成し、
前記ドレイン電極膜を該金属酸化物上に接続し、該金属酸化物を挟んで該ドレイン電極膜と前記画素電極が対向するように形成してなることを特徴とするものである。
【００２１】
また、前記酸化物半導体層と前記金属酸化物を同時に形成することが好ましい。
【発明の効果】
【００２２】
本発明の薄膜デバイスは、薄膜トランジスタ素子と、この薄膜トランジスタ素子により駆動される画素素子とで構成される薄膜デバイスであって、画素素子を、画素電極と、電子注入層として機能する金属酸化物を積層して構成し、また、金属酸化物上に薄膜トランジスタ素子のドレイン電極膜を接続させ、このドレイン電極膜と画素電極とが金属酸化物を挟んで対向するように構成しているので、例えば画素電極として一般に用いられるＩＴＯとのコンタクト抵抗を大幅に低減することができ、ドレイン電極膜と画素電極間のコンタクト抵抗を低下せしめる材料選択の自由度を高めることができる。
【００２３】
これにより、金属酸化物とのコンタクト抵抗は良好であるものの、画素電極とのコンタクト抵抗が高いために薄膜トランジスタ素子のソース/ドレイン電極膜として採用できな
かったＡｌ等の金属材料を採用することが可能になり、ＴＦＴ特性の改善、工程の簡略化を実現することができる。
【００２４】
また、本発明の薄膜デバイスの製造方法においては、上述したような効果を奏する薄膜デバイスを簡易に製造することが可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態に係る薄膜デバイスの製造方法の各工程を示す概略図である。
【図２】本発明の変型例に係る薄膜デバイスを示す概略図である。
【図３】本発明の実施例（Ａ）と比較例（Ｂ）に係る薄膜デバイスを示す概略図である。
【図４】従来技術に係る薄膜デバイスの製造方法の各工程を示す概略図である
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態に係る薄膜デバイスおよびその製造方法を図面を用いて説明する。図１は本実施形態に係る薄膜デバイスの製造方法の手順を示すものであり、その工程６には本実施形態にかかる薄膜デバイスの構造が示されている。
【００２７】
まず、基板１上に、室温環境下で、スパッタリング法を用いて下地層１１としてのクロム（Ｃｒ）層を成膜し、さらにフォトリソグラフィ法およびエッチング法を用いてＣｒ層をパターニングしてゲート電極膜１２を形成する。これとともに、下地層１１上にＩＴＯ層を形成し、さらにフォトリソグラフィ法およびエッチング法を用いて50nmの厚さに有機ＥＬ素子１０の画素電極２を形成する（工程１）。
【００２８】
次に、ゲート電極膜１２上（一部は基板１上）に、プラズマＣＶＤ法を用いて、酸化ケイ素によるゲート絶縁膜１３を200nmの厚さに形成する（工程２）。
【００２９】
次に、ゲート絶縁膜１３上および画素電極２上に酸化物半導体層１４および電子注入層３としてのＩＧＺＯ膜（金属酸化物膜）を30nmの厚さに形成する。ＩＧＺＯ膜は、インジウム、ガリウム、亜鉛を含む酸化物半導体層であり、スパッタリング法を用いて室温環境下で形成する。
【００３０】
このＩＧＺＯ膜は成膜状態においてはアモルファス（非晶質）である。また、この場合のスパッタターゲットとしてはＩＧＺＯの焼結体を用いる。ＩＧＺＯターゲットにおける、インジウム、ガリウム、亜鉛、酸素の組成比は、例えば１:１:１:４とする。
さらに、このＩＧＺＯ膜に対し、フォトリソグラフィ法及びエッチング法を用いてゲート絶縁膜１３上および画素電極２上に適切なパターニング処理を施す（工程３）。
【００３１】
このように、ゲート絶縁膜１３上でパターニングした領域をＴＦＴ素子２０の酸化物半導体層１４として、また、画素電極２上でパターニングした領域を有機ＥＬ素子１０の電子注入層（金属酸化物）３として用いる。ここでは、成膜工程の効率化のために酸化物半導体層１４と電子注入層（金属酸化物）３を同一材料としているが、互いに異なる組成の材料を用いてもよい。
【００３２】
また、本実施形態では、成膜工程の効率化のため、酸化物半導体層１４と電子注入層（金属酸化物）３を同時に形成したが、別々に形成してもよい。図１では電子注入層（金属酸化物）３と画素電極２を同一形状にパターニングしたが、互いに異なる形状としてもよい。
【００３３】
次に、ＴＦＴ素子２０の特性のドレイン電流向上や信頼性改善を目的にして、300℃で
熱アニールを空気中で１時間施す。さらに、Ａｌによりスパッタリングとフォトリソグラフィを用いてソース/ドレイン電極膜１６（ここで、/ は「ソース電極膜またはドレイン
電極膜」ということを示すものであるが、基本的には、ドレイン電極膜を示すものである。以下、同じ。）を形成する（工程４）。
【００３４】
ここで、ソース/ドレイン電極膜１６は電子注入層（金属酸化物）の上面に接続される
ようなパターンとする。すなわち、ソース/ドレイン電極膜１６と画素電極２との間に電
子注入層３が介在するように構成する。また、良好なコンタクト抵抗を得るためには、電子注入層（金属酸化物）３とソース/ドレイン電極膜１６が接する面積は1μm２以上であ
ることが好ましい。
【００３５】
次に、プラズマＣＶＤにより基板温度300℃で酸化ケイ素よりなる保護膜１５を形成す
る（工程５）。
【００３６】
続いて、電子注入層（金属酸化物）３上の保護膜の所定領域をエッチングし、有機ＥＬ素子のバッファ層９、電子輸送層４、発光層５、正孔輸送層６、正孔注入層７、および陽極８を順に積層形成する（工程６）。
以上のようにして、薄膜デバイスが製造される。
【００３７】
従来技術においては、図４を用いて説明したように画素電極３０２上にソース/ドレイ
ン電極膜３１６が接続されている。この場合、ソース/ドレイン電極膜の材料としてＡｌ
を用いると画素電極として一般的に用いられるＩＴＯとのコンタクト抵抗が極めて高くなり、ＴＦＴ素子３２０に流れるドレイン電流を効率良く画素電極３０２に流すことができなかった。このためＩＧＺＯとのコンタクト抵抗が低く良好なＴＦＴ特性が得られるＡｌをＴＦＴのソース/ドレイン電極膜３１６として用いることができなかった。
【００３８】
これに対して、本実施形態においては図１に示すように、Ａｌからなるソース/ドレイ
ン電極膜１６が、ＩＧＺＯ膜からなる電子注入層（金属酸化物）３上に接続されている。ＡｌとＩＧＺＯのコンタクト抵抗はＡｌとＩＴＯのコンタクト抵抗に比べて十分に小さく、ドレイン電流を効率良く画素電極２に流すことができ、ＡｌをＴＦＴ素子２０のソース/ドレイン電極膜１６の材料として採用することが可能となる。
【００３９】
なお、上記実施形態においては、画素素子を有機ＥＬディスプレイに搭載される有機ＥＬ素子としているが、これに替えて液晶ディスプレイに搭載される液晶素子としてもよい。
【００４０】
上記実施形態においては、酸化物半導体層としてＩＧＺＯを用いているが、これに限定されるものではなく、これに替えて、インジウム、ガリウム、亜鉛、スズ、アルミニウム、シリコン、ゲルマニウム、ボロン、マンガン、チタン、モリブデンのうち少なくとも何れか1元素を含む材料を用いるようにしてもよい。また、ＩＧＺＯを構成するＩＧＺＯの
組成比をＩｎ:Ｇａ:Ｚｎ:Ｏ＝１:１:１:４としているが、この組成比はこれに限られるものではない。
【００４１】
また、酸化物半導体層としてもＩＧＺＯをスパッタリング法を用いて成膜しているが、パルスレーザー蒸着法、電子ビーム蒸着法、塗布成膜法など他の成膜法を用いてもよい。
また、薄膜デバイスの各層構成、積層順序については、例えば、図２に示す変形例のように、上記実施形態の態様から、その他の態様のものに変更することが可能である。
【００４２】
なお、従来の酸化物ＴＦＴとしては、ソース/ドレイン電極膜としてＩＴＯとのコンタ
クト抵抗が小さいＭｏやＴｉを利用する場合がある。しかしながら、これらの金属はＡｌと比較して抵抗率が高いという課題がある。
【００４３】
また、抵抗値を低減するためにＭｏやＴｉをアルミニウムと積層した構造によりソース/ドレイン電極膜１６を形成する手法が知られているが、上記実施形態においてはソース/ドレイン電極膜１６を作製する際に、ＭｏやＴｉの成膜工程を省くことができ、ＴＦＴ作
製工程を簡略化することができる。また、酸化物半導体層ＩＧＺＯをチャネルに用いたＴＦＴ素子２０の場合、ＩＧＺＯと接する電極の材料をＡｌにすると、ＭｏやＴｉを用いた場合と比べて移動度が大きくなり、信頼性の高いＴＦＴ特性を得ることができる。
【００４４】
また、図２は、上記実施形態の変型例に係る薄膜デバイスを示すものである。
この変型例に係る薄膜デバイスは、下述する構成以外は、上記実施形態のものと略同様に構成されているので、上記実施形態の部材と対応する部材については、上記実施形態の部材の番号に１００を加えた番号を付すものとし、その詳細な説明は省略する。
【００４５】
この変型例に係る薄膜デバイスが、上記実施形態のものと異なる点は、ドレイン電極膜１１６Ｂ（ソース電極膜１１６Ａと対向配置）の有機ＥＬ素子１１０側の腕が画素電極１０２と電子注入層１０３とを積層したものの上に、所定の長さに亘って載置されるように構成されている点、および画素電極１０２と電子注入層１０３がゲート絶縁膜１１３上に積層されている点である。
【００４６】
前者に関しては、ドレイン電極膜１１６Ｂが画素電極１０２の側面と接触するように描かれているが、実際の電子注入層１０３の厚みは、極めて薄く（図２（他の図面も同様）においては、各層の厚みが誇張して描かれている）、その側面の接触面積は略無視し得る。したがって、図２に示す変型例についても、実質的に、請求項１における「該金属酸化物を挟んで該ドレイン電極膜と前記画素電極が対向配置されてなる」との要件を満たすものである。
【００４７】
なお、この変型例に係る薄膜デバイスには、上記実施形態における下地層１１に相当するものが設けられていないが、勿論、設けるようにしてもよい。
【００４８】
次に図３を用いて、実施例（Ａ）と比較例（Ｂ）の構成について説明する。これらにより、抵抗値についての比較測定を行った。すなわち、上記実施例と上記比較例について、ＴＦＴ素子のドレイン電極膜１１６Ｂと画素電極１０２間の抵抗値を、下記実験によって求めて、比較検証した。
【００４９】
（実施例）
図３（Ａ）に示すように、基板２０１上に50nmの厚さの画素電極２０２および30nmの厚さの電子注入層２０３を積層し、画素電極２０２および電子注入層２０３の双方をフォトリソグラフィを用いて縦10μm、横30μmの長方形にパターニングした。
【００５０】
次に、基板２０１上に設けたＡｌ電極１およびＡｌ電極２を画素電極２０２および電子注入層２０３上に乗り上げるように、かつ、乗り上げた、画素電極２０２および電子注入層２０３を積層したものの上面において、Ａｌ電極１およびＡｌ電極２の各端部が所定の空間を空けて、互いに対向するように、スパッタリングにより成膜した（サンプルＡ）。
【００５１】
ここでＡｌ電極１と電子注入層（ＩＧＺＯ）２０３が接続される領域、およびＡｌ電極２と電子注入層（ＩＧＺＯ）２０３が接続される領域は共にサンプルＡの上方（図２の上方）から見た場合に、縦10μm、横10μmの正方形となるようにした。また、電子注入層２０３上にＡｌ電極が当接していない領域は縦10μm、横10μmの正方形となるようにした。
【００５２】
（比較例）
図３（Ｂ）に示すように、基板４０１上に50nmの厚さの画素電極４０２を成膜し、画素電極４０２をフォトリソグラフィを用いて縦10μm、横30μmの長方形にパターニングした。
次に、基板４０１上に設けたＡｌ電極１およびＡｌ電極２を画素電極４０２上に乗り上
げるように、かつ、乗り上げた、画素電極４０２の上面において、Ａｌ電極１およびＡｌ電極２の各端部が所定の空間を空けて、互いに対向配置されるように、スパッタリングにより成膜した（サンプルＢ）。
【００５３】
ここでＡｌ電極１と画素電極４０２が接続される領域、およびＡｌ電極２と画素電極４０２が接続される領域は共にサンプルＡの上方（図２の上方）から見た場合に、縦10μm
、横10μmの正方形となるようにした。また、電子注入層２０３上でＡｌ電極１、２が当
接していない領域は縦10μm、横10μmの正方形とした。
【００５４】
（測定結果）
このようにして形成された実施例と比較例に対し、半導体パラメータアナライザを用いてＡｌ電極１とＡｌ電極２の間の抵抗値を測定した。
その結果、上記実施例の抵抗値は５×10３Ω、上記比較例の抵抗値は8.5×1010Ωであ
り、実施例の抵抗値が、比較例の抵抗値に対して７桁以上低い値となった。
【００５５】
これは、Ａｌ電極１、２を電子注入層２０３上に接続することでＡｌ電極１とＡｌ電極２間の抵抗値を大幅に低減できることを示しており、換言すれば、本実施形態においては、ドレイン電極膜１１６Ｂを電子注入層１０３上に接続するようにしているのでドレイン電極膜１１６Ｂと画素電極１０２間に生じる抵抗値を大幅に低減できることを示すものである。
【符号の説明】
【００５６】
１、１０１、２０１、３０１、４０１      基板（透明基板）
２、１０２、２０２、３０２、４０２      画素電極
３、１０３、２０３、３０３      電子注入層（金属酸化物）
４、１０４、３０４      電子輸送層
５、１０５、３０５      発光層
６、１０６、３０６      正孔輸送層
７、１０７、３０７      正孔注入層（第２の金属酸化物）
８、１０８、３０８      陽極
９、１０９、３０９      バッファ層
１０、１１０、３１０    有機ＥＬ素子
１１、３１１    下地層
１２、１１２、３１２    ゲート電極膜
１３、１１３、３１３    ゲート絶縁膜
１４、１１４、３１４    酸化物半導体層
１５、１１５、３１５    ＴＦＴ用保護膜
１６、３１６    ソース/ドレイン電極膜
１１６Ａ    ソース電極膜
１１６Ｂ    ドレイン電極膜
２０、１２０、３２０    ＴＦＴ素子
【図１】
2016100402.tif 000003
【図２】
2016100402.tif 000004
【図３】
2016100402.tif 000005
【図４】
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