(57)【要約】      （修正有）【課題】複数のコアを有し、各コアに所望の電圧を印加するためにＤＣ／ＤＣコンバータが不必要であり、システムを小型化した演算処理装置を提供する。【解決手段】演算処理装置１０は、直列接続された複数のコア１１〜１４を備え、前記コアの直列接続構成に入力電圧Ｖｉｎが印加される電源により駆動する。【選択図】図１
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【特許請求の範囲】
【請求項１】
直列接続された複数のコアを備え、前記コアの直列接続構成に入力電圧が印加されることを特徴とする演算処理装置。
【請求項２】
前記複数のコア間で通信が可能なことにより、前記複数のコアについて処理負荷を均等に振り分け可能であることを特徴とする請求項１に記載の演算処理装置。
【請求項３】
前記複数のコアの各々に並列に接続されたコンデンサを更に備えることを特徴とする請求項２に記載の演算処理装置。
【請求項４】
前記複数のコアに対して処理負荷を均等に振り分ける分配部を前記複数のコアとは別に更に備えることを特徴とする請求項１に記載の演算処理装置。
【請求項５】
前記分配部は、自身に入力される入力データに応じて処理負荷を振り分けることを特徴とする請求項４に記載の演算処理装置。
【請求項６】
前記複数のコアの各々に並列に接続されたコンデンサを更に備えることを特徴とする請求項４又は請求項５に記載の演算処理装置。
【請求項７】
前記分配部は、前記入力電圧のレベルを検出する検出部と、前記検出部の検出結果に応じて前記複数のコアのうちいずれかを休止させる休止部と、を備え、
前記分配部は、稼働させる前記コアに対して処理負荷を均等に振り分けることを特徴とする請求項４〜請求項６のいずれか１項に記載の演算処理装置。
【請求項８】
前記検出部は、前記入力電圧と、段階的に可変な基準電圧が入力されるコンパレータを備えることを特徴とする請求項７に記載の演算処理装置。
【請求項９】
前記検出部は、前記入力電圧をＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部によりデジタルデータに変換された前記入力電圧と段階的な所定の基準電圧を比較する比較部と、を備えることを特徴とする請求項７に記載の演算処理装置。
【請求項１０】
前記複数のコアは、画像データを処理することを特徴とする請求項１〜請求項９のいずれか１項に記載の演算処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算処理装置に関する。
【背景技術】
【０００２】
従来より、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等の演算処理装置が知られており、特に処理高速化のため、複数のコアを有した所謂マルチコアプロセッサも開発されている。
【０００３】
マルチコアプロセッサを電源により駆動するシステムについての従来構成例を図８に示す。図８に示した従来の演算処理装置１００は、複数のコア１０１〜１０４を有したマルチコアプロセッサである。コア１０１〜１０４は、並列に接続されている。
【０００４】
ＤＣ／ＤＣコンバータ１０５は、直流電圧源１１０による入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する。出力電圧Ｖｏｕｔは、並列接続された各コア１０１〜１０４に印加される。例えば、ＤＣ／ＤＣコンバータ１０５は、４Ｖである入力電圧Ｖｉｎを１Ｖである出力電圧Ｖｏｕｔに変換し、１Ｖの電圧が各コア１０１〜１０４に印加される。
【０００５】
なお、上記に関連する従来技術の一例は、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２７７３３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記図８に示した演算処理装置１００を電源により駆動するシステムでは、演算処理装置１００の各コア１０１〜１０４に所望の電圧を印加するためにＤＣ／ＤＣコンバータ１０５が必要であり、システムを小型化できないという問題があった。
【０００８】
上記問題点に鑑み、本発明は、電源により駆動するシステムを小型化できる演算処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の演算処理装置は、直列接続された複数のコアを備え、前記コアの直列接続構成に入力電圧が印加される構成としている（第１の構成）。
【００１０】
また、上記第１の構成において、前記複数のコア間で通信が可能なことにより、前記複数のコアについて処理負荷を均等に振り分け可能であることとしてもよい（第２の構成）。
【００１１】
また、上記第２の構成において、前記複数のコアの各々に並列に接続されたコンデンサを更に備えることとしてもよい（第３の構成）。
【００１２】
また、上記第１の構成において、前記複数のコアに対して処理負荷を均等に振り分ける分配部を前記複数のコアとは別に更に備えることとしてもよい（第４の構成）。
【００１３】
また、上記第４の構成において、前記分配部は、自身に入力される入力データに応じて処理負荷を振り分けることとしてもよい（第５の構成）。
【００１４】
また、上記第４又は第５の構成において、前記複数のコアの各々に並列に接続されたコンデンサを更に備えることとしてもよい（第６の構成）。
【００１５】
また、上記第４〜第６のいずれかの構成において、前記分配部は、前記入力電圧のレベルを検出する検出部と、前記検出部の検出結果に応じて前記複数のコアのうちいずれかを休止させる休止部と、を備え、
前記分配部は、稼働させる前記コアに対して処理負荷を均等に振り分けることとしてもよい（第７の構成）。
【００１６】
また、上記第７の構成において、前記検出部は、前記入力電圧と、段階的に可変な基準電圧が入力されるコンパレータを備えることとしてもよい（第８の構成）。
【００１７】
また、上記第７の構成において、前記検出部は、前記入力電圧をＡ／Ｄ変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部によりデジタルデータに変換された前記入力電圧と段階的な所定の基準電圧を比較する比較部と、を備えることとしてもよい（第９の構成）。
【００１８】
また、上記第１〜第９のいずれかの構成において、前記複数のコアは、画像データを処理することとしてもよい（第１０の構成）。
【発明の効果】
【００１９】
本発明の演算処理装置によると、電源により駆動するシステムを小型化できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る演算処理装置を電源により駆動するシステムの構成を示す図である。
【図２】本発明の第２実施形態に係る演算処理装置を電源により駆動するシステムの構成を示す図である。
【図３】本発明の第３実施形態に係る演算処理装置を電源により駆動するシステムの構成を示す図である。
【図４】本発明の第４実施形態に係る演算処理装置を電源により駆動するシステムの構成を示す図である。
【図５】本発明の第４実施形態に係る検出部の構成例を示す図である。
【図６】本発明の第４実施形態に係る検出部の構成例を示す図である。
【図７】本発明の第４実施形態に係る演算処理装置においてコアが休止する状態の例を示す図である。
【図８】従来例に係る演算処理装置を電源により駆動するシステムの構成を示す図である。
【発明を実施するための形態】
【００２１】
＜第１実施形態＞
以下に本発明の一実施形態について図面を参照して説明する。本発明の第１実施形態に係る演算処理装置を電源により駆動するシステムの構成を図１に示す。
【００２２】
図１に示す演算処理装置１０は、複数のコア１１〜１４を備えてパッケージ化されたマルチコアプロセッサである（なお、コアの個数は複数であればよく、４つに限定することは無い）。コア１１〜１４は、直列に接続される。コア１１〜１４が一枚のダイ（半導体基板）に形成されていてもよいし、各々のダイに形成された各コア１１〜１４が結線されていてもよい。
【００２３】
コア１１〜１４は、それぞれメモリ（不図示）に格納された命令をフェッチするフェッチユニット、フェッチされた命令をデコードするデコーダ、ＡＬＵ（Arithmetic Logic Unit）等を含む演算処理部等のハードウェアを備えている。
【００２４】
そして、直流電圧源１１０による入力電圧Ｖｉｎが、コア１１〜１４の直列接続構成の両端間に印加される。
【００２５】
図１に示した構成によると、コア１１〜１４における各処理の負荷が常に略同一であるという前提であれば、コア１１〜１４に流れる各消費電流が略同一となり、コア１１〜１４の各部に印加される電圧は入力電圧Ｖｉｎを略４等分した電圧となる。例えば、入力電圧Ｖｉｎが４Ｖであれば、コア１１〜１４の各部に印加される電圧は略１Ｖとなる。従って、図８に示した従来システムのようにＤＣ／ＤＣコンバータを設けることをせずとも複数のコアに所望の電圧を印加できる。これにより、演算処理装置１０を電源により駆動するシステムの小型化を図ることができる。
【００２６】
＜第２実施形態＞
次に、本発明の第２実施形態について説明する。本発明の第２実施形態に係る演算処理装置を電源により駆動するシステムの構成を図２に示す。
【００２７】
図２に示す演算処理装置２０は、直列に接続されたコア２１〜２４を備えており、直流電圧源１１０による入力電圧Ｖｉｎがコア２１〜２４による直列接続構成の両端間に印加される。
【００２８】
本実施形態では、コア２１〜２４間で通信可能となっている。図２では、例として隣接するコア間で通信を行う構成としている（実線の矢印）。そして、例えばコア２１がマスターとして、スレーブとしてのコア２２〜２４に対して通信を行うことで、コア２１〜２４に処理負荷を均等に振り分ける。これにより、コア２１〜２４に流れる各消費電流が略同一となり、コア２１〜２４の各部に印加される電圧は入力電圧Ｖｉｎを略４等分した電圧となる。従って、第１実施形態と同様に、ＤＣ／ＤＣコンバータを設けることをせずとも複数のコアに所望の電圧を印加でき、システムの小型化を図ることができる。
【００２９】
また、演算処理装置２０は、コア２１〜２４に各々並列に接続されたコンデンサＣ１〜Ｃ４も備えている。これにより、コア２１〜２４間の通信によって負荷のバランスが崩れたときに、コア２１〜２４の各々に印加される電圧が急変することを抑制することができる。
【００３０】
なお、図２で示した通信形態以外にも、例えばマスターであるコア２１がコア２２、２３、２４のそれぞれに対して直接的に通信を行うようにしてもよい。
【００３１】
＜第３実施形態＞
次に、本発明の第３実施形態について説明する。本発明の第３実施形態に係る演算処理装置を電源により駆動するシステムの構成を図３に示す。
【００３２】
図３に示す演算処理装置３０は、直列に接続されたコア３１〜３４を備えており、直流電圧源１１０による入力電圧Ｖｉｎがコア３１〜３４による直列接続構成の両端間に印加される。
【００３３】
本実施形態では、演算処理装置３０は、コア３１〜３４とは別に分配部３５を備えている。分配部３５は、入力電圧Ｖｉｎにより駆動される。分配部３５は、入力される処理対象である入力データＤｉｎに応じて、コア３１〜３４に対してそれぞれ通信を行うことで、コア３１〜３４に処理負荷を均等に振り分ける。これにより、コア３１〜３４に流れる各消費電流が略同一となり、コア３１〜３４の各部に印加される電圧は入力電圧Ｖｉｎを略４等分した電圧となる。従って、第１実施形態と同様に、ＤＣ／ＤＣコンバータを設けることをせずとも複数のコアに所望の電圧を印加でき、システムの小型化を図ることができる。
【００３４】
なお、演算処理装置３０は、コア３１〜３４の各々に並列に接続されたコンデンサＣ１〜Ｃ４も備えている。これにより、分配部３５とコア３１〜３４間の通信によって負荷のバランスが崩れたときに、コア３１〜３４の各々に印加される電圧が急変することを抑制することができる。
【００３５】
＜第４実施形態＞
次に、本発明の第４実施形態について説明する。本発明の第４実施形態に係る演算処理装置を電源により駆動するシステムの構成を図４に示す。
【００３６】
第３実施形態と同様に、図４に示す演算処理装置４０は、入力電圧Ｖｉｎが印加されるコア４１〜４４による直列接続構成と、入力データＤｉｎに応じてコア４１〜４４に処理負荷を均等に振り分ける分配部４５を備えている。
【００３７】
本実施形態では、分配部４５は、入力電圧Ｖｉｎのレベルを検出する検出部４５Ａと、検出部４５Ａの検出結果に応じてコア４１〜４４を休止させる休止部４５Ｂを備えている。
【００３８】
検出部４５Ａの具体的な構成例を図５に示す。図５に示す検出部４５Ａはコンパレータ４５１を有している。入力電圧Ｖｉｎは分配部４５の駆動電源電圧となると共に、コンパレータ４５１の非反転入力端子に印加される。また、コンパレータ４５１の反転端子には可変基準電圧Ｖｒが印加される。
【００３９】
可変基準電圧Ｖｒが段階的に変化することにより、コンパレータ４５１の出力として入力電圧Ｖｉｎのレベルが検出される。そして、休止部４５Ｂは、入力電圧Ｖｉｎのレベルの検出結果に応じてコア４１〜４４のいずれかを休止させてコアの稼働個数を調整する。
【００４０】
例えば、入力電圧Ｖｉｎが基本的な電圧である４Ｖである場合は、コア４１〜４４の全てを稼働させるが、入力電圧Ｖｉｎが３．５Ｖに低下した場合は、例えば図７のハッチングに示すようにコア４４を休止部４５Ｂが休止させ、コア４１〜４３を稼働させる。また、例えば入力電圧Ｖｉｎが２．５Ｖに低下した場合は、コア４４に加えてコア４３も休止部４５Ｂが休止させ、コア４１、４２を稼働させる。そして、分配部４５は、入力データＤｉｎに応じて、稼働するコアに対して処理負荷を均等に分配することとなる。
【００４１】
このように、入力電圧Ｖｉｎの変化に応じてコアの稼働個数を調整することで、コアに適切な電圧を印加させることが可能となる。
【００４２】
また、検出部４５Ａの構成としては、例えば、図６のようにしてもよい。図６では、検出部４５Ａは、入力電圧ＶｉｎをＡ／Ｄ変換するＡ／Ｄコンバータ４５２と、Ａ／Ｄコンバータ４５２によりデジタルデータに変換された入力電圧Ｖｉｎと段階的な所定の基準電圧を比較することにより入力電圧Ｖｉｎのレベルを出力する比較部４５３を備えている。
【００４３】
以上、本発明の実施形態について説明したが、上記実施形態の好適な適用例としては、複数のコア間での処理負荷の均一化という観点から、例えばコアは画像処理などの単純な処理の繰り返しを行うものが望ましい。
【００４４】
なお、本明細書中に開示された種々の技術的特徴については、上記実施形態の他、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。即ち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００４５】
本発明は、ＧＰＵやＣＰＵなどの各種の演算処理装置に利用することができる。
【符号の説明】
【００４６】
１０  演算処理装置
１１〜１４  コア
２０  演算処理装置
２１〜２４  コア
３０  演算処理装置
３１〜３４  コア
３５  分配部
４０  演算処理装置
４１〜４４  コア
４５  分配部
４５Ａ  検出部
４５Ｂ  休止部
４５１  コンパレータ
４５２  Ａ／Ｄコンバータ
４５３  比較部
１１０  直流電圧源
Ｖｉｎ  入力電圧
Ｄｉｎ  入力データ
Ｃ１〜Ｃ４  コンデンサ
Ｖｒ  可変基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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