(57)【要約】【課題】クロック信号のタイミングエラーを訂正する。【解決手段】４つのサンプラー２１２、２１４、２１６、２１８は、それぞれスプリットされたクロック信号を受信する。第１のクロック信号２０４は、第１のサンプラー２１２で第１の位相によりサンプリングされ、第２のクロック信号２０６は、第２のサンプラー２１４で第１の位相から９０度オフセットされた第２の位相によりサンプリングされ、第３のクロック信号２０８は、第３のサンプラー２１６で第１の位相から４５度オフセットされた第３の位相によりサンプリングされ、そして、第４のクロック信号２１０は、第４のサンプラー２１８で第３の位相から９０度オフセットされた第４の位相によりサンプリングされる。各サンプラーからの出力がそれぞれデジタル化され、そして、デジタル化された出力に基づいてタイミング訂正が算出される。【選択図】図２
2016031371.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を受信することと、
該クロック信号を第１のクロック信号と第２のクロック信号と第３のクロック信号と第４のクロック信号にスプリットすることと、
前記第１のクロック信号を第１のサンプラーに発送し、前記第２のクロック信号を第２のサンプラーに発送し、前記第３のクロック信号を第３のサンプラーに発送し、そして、前記第４のクロック信号を第４のサンプラーに発送することと、
前記第１のクロック信号を前記第１のサンプラーで第１の位相によりサンプリングし、前記第２のクロック信号を前記第２のサンプラーで前記第１の位相から９０度オフセットされた第２の位相によりサンプリングし、前記第３のクロック信号を前記第３のサンプラーで前記第１の位相から４５度オフセットされた第３の位相によりサンプリングし、そして、前記第４のクロック信号を前記第４のサンプラーで前記第３の位相から９０度オフセットされた第４の位相によりサンプリングすることと、
前記各サンプラーの出力を、それぞれ、デジタル化することと、そして、
該デジタル化された出力から、デジタル化された出力に基づいてタイミング訂正を算出することからなる試験および測定機器のタイミングエラーを訂正する方法。
【請求項２】
クロック信号を受信するように構成されたクロック信号入力と、
該クロック入力を４つのクロック信号にスプリットするように構成されたスプリッタと、
４つのサンプラーであって、それぞれのサンプラーが前記４つのクロック信号のうちの一つを受信すると共にサンプリングされた信号を出力するように構成された４つのサンプラーと、
該４つのサンプラーからのサンプリングされた出力信号を受信するように構成された少なくとも２つのデジタル−アナログ変換器と、
前記４つのサンプラーのデジタル化された出力に基づいてタイミング訂正エラーを算出するように構成されたプロセッサとからなる、試験および測定機器に用いられるタイミングエラー訂正システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験および測定機器におけるジッタの量を減らすサンプリング試験および測定機器の等価時間システムに関する。本発明は、特には、クロック信号を介してタイミング訂正を算出し、試験および測定機器におけるジッタの量を減らすことに関する。 
【背景技術】
【０００２】
等価時間サンプリングオシロスコープにおいて、位相基準モジュールが使用されてオシロスコープの時間基準のジッタを補償している。２つの信号−データ信号とクロック信号−が測定される。クロック信号は、データ信号と同調されている正弦又は同様のサイン状の信号である。一方、データ信号は、ほとんど他のタイプの信号でありうる。伝統的に、タイミングエラーは、図１に示すシステムによって算出されている。タイミング訂正は、クロック信号の位相を測定し、そのクロック信号の位相測定を利用して、算出されたエラーに基づいてデータ信号のタイミングを調整することにより、データ信号に対してなされる。
【０００３】
図１は、時間サンプリングオシロスコープに伝統的に用いられてきた伝統的なタイミング訂正システムを示している。データに同期されたクロック信号１０２は、クロック信号入力１００を介してシステム１００に入力される。クロック信号１０２は、スプリッタ１２０を介して２つのクロック信号１０４と１０６にスプリットされる。 
【０００４】
各クロック信号１０４と１０６は、それぞれサンプラー１０８と１１０に送られる。サンプラー１０８と１１０は、理想的には９０度離れた異なる位相でクロック信号をサンプリングする。すなわち、サンプラー１０８と１１０は、互いに９０度オフセットされたストローブ信号をストローブ回路１２２から受信する。位相シフター１２４は、ストローブ回路１２２の同位相（ｉｎ−ｐｈａｓｅ（Ｉ））ストローブ信号から直交（ｑｕａｄｒａｔｕｒｅ（Ｑ））ストローブ信号を生成するために用いられることもある。サンプラー１０８と１１０は、９０度だけ離れた時点でストローブパルスを受信するように設定され、クロック信号の同位相と直交する位相の成分が測定される。サンプラー１０８と１１０によってとられた２つのサンプル間の位相が正確に９０度離れている場合、クロック信号の位相を推定するときになされるエラーは、クロックの振幅ノイズとサンプラー１０８と１１０に存在するノイズだけの関数である。 
【０００５】
サンプラー１０８と１１０からの出力信号は、それぞれアナログ−デジタル変換器（ＡＤＣ）１１２と１１４に入力される。そして、デジタル化された両信号は、位相測定器１１６に送られて、デジタル化された両信号の位相が算出されうる。一度位相が算出されると、タイミング訂正がプロセッサ１１８において算出される。デジタル化された信号の同位相の成分と直交位相の成分がクロックの位相を推定するために用いられ、そして、クロックの位相から、サンプリング試験および測定機器のタイミングエラーが推定されうる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−０７２８３３号公報
【非特許文献】
【０００７】
【非特許文献１】Wikipediaの 記事「Oscilloscope」 [online], [Searched on July 28, 2015], Internet <https://en.wikipedia.org/wiki/Oscilloscope>
【発明の概要】
【本発明により解決されるべき課題】
【０００８】
２つのサンプル間の実際の差は正確に９０度ではないので、オシロスコープによって測定されるジッタは信号の位相の関数となる。このことは非反復可能な結果に繋がり、クロックとオシロスコープによって測定されたデータ信号の位相差に依存して、 異なる値又はジッタが測定される。これは、測定のポイントにおけるクロックの位相に依存して、測定されたデータ信号の異なる部分が潜在的に異なるジッタの量を有するようにする。このことは、非理想的であり、利用者に混乱を生じさせかねない。  
【課題を解決するための手段】
【０００９】
本発明のある実施の形態は、試験および測定機器のタイミングエラーを訂正する方法を含んでいる。この方法は、第１のクロック信号と第２のクロック信号と第３のクロック信号と第４のクロック信号にスプリットされるクロック信号を受信することを含んでいる。第１のクロック信号は第１のサンプラーに発送され、第２のクロック信号は第２のサンプラーに発送され、第３のクロック信号は第３のサンプラーに発送され、そして、第４のクロック信号は第４のサンプラーに発送される。第１のクロック信号は第１のサンプラーで第１の位相によりサンプリングされ、第２のクロック信号は第２のサンプラーで第１の位相から９０度オフセットされた第２の位相によりサンプリングされ、第３のクロック信号は第３のサンプラーで第１の位相から４５度オフセットされた第３の位相によりサンプリングされ、そして、第４のクロック信号は第４のサンプラーで第３の位相から９０度オフセットされた第４の位相によりサンプリングされる。各サンプラーの出力は、それぞれ、デジタル化され、そして、タイミング訂正が、デジタル化された出力から、デジタル化された出力に基づいて算出される。
【００１０】
本発明のある実施の形態は、試験および測定機器に用いられるタイミングエラー訂正システムを含んでいる。このタイミングエラー訂正システムは、クロック入力と、そのクロック入力を４つのクロック信号にスプリットするように構成されたスプリッタと、４つのサンプラーであって、それぞれのサンプラーが４つのクロック信号のうちの一つを受信すると共にサンプリングされた信号を出力するように構成された４つのサンプラーと、４つのサンプラーからのサンプリングされた出力信号を受信するように構成された少なくとも２つのデジタル−アナログ変換器と、４つのサンプラーのデジタル化された出力に基づいてタイミング訂正エラーを算出するように構成されたプロセッサを含んでいる。 
【図面の簡単な説明】
【００１１】
【図１】図１は、サンプリング試験および測定機器に用いられた伝統的なタイミング訂正システムのブロック図を示している。
【図２】図２は、本発明に係わるサンプリング試験および測定機器に用いられたタイミング訂正システムの一実施の形態のブロック図を示している。
【図３】図３は、本発明に係わるサンプリング試験および測定機器に用いられたタイミング訂正システムの他の実施の形態のブロック図を示している。
【発明の実施形態】
【００１２】
図中、開示されたシステムおよび方法の同様若しくは対応する構成要件は、同じ引用番号により示されている。各図は、必ずしも縮尺通りではない。
【００１３】
本発明は等価時間サンプリング試験および測定機器におけるジッタの量を減らす。等価時間システムは、サンプリング試験および測定機器のタイミングエラーを正確に測定し、その後訂正することでジッタを減らす。本発明は、下記により詳細に説明するように、時間推定におけるエラー量を減らし、それにより、データ信号の測定において存在する全ジッタを減らす。 
【００１４】
図２は本発明の等価時間システムのある実施の形態を示している。このシステムは、クロック信号２０２のための入力２００を含んでいる。クロック信号２０２は、データ信号と同調されている正弦又は同様のサイン状の信号である。クロック信号２０２は、４つのクロック信号２０４、２０６、２０８、２１０にスプリットされる。クロック信号は、スプリッタ２３４を使用することでスプリットされうる。クロック信号２０４、２０６、２０８、２１０のそれぞれは、それぞれのサンプラー２１２、２１４、２１６、２１８で受信される。
【００１５】
第１の組のサンプラー２１２と２１４は、上記図１のサンプラー１０８と１１０と同様に、ストローブ回路２３６から９０度位相を異にしたＩストローブ信号とＱストローブ信号を受信する。位相シフター又は遅延器２４０はストローブ回路２３６のＩストローブ信号からＱストローブ信号を生成しうる。この位相遅延は、入ってくるクロック信号を遅延するのではなくストローブ信号のタイミングを調節することで、付加される。この位相遅延は、入ってくるクロック信号を遅延するよりもむしろストローブ信号のタイミングを調節することで付加される。ストローブ信号は、クロック信号が測定されるときに調整される。ストローブ信号のタイミングが正確ではないので、ストローブ信号のタイミングについては少し不確実性が存在する。この不確実性は最適直交測定にとって必要な理想的な９０度からの逸脱を生じる。 
【００１６】
したがって、第２の組のサンプラー２１６と２１８も、ストローブ回路２３６から互いに９０度位相を異にするストローブ信号を受信する。しかし、第２の組のサンプラー２１６と２１８は、第１の組のサンプラー２１２と２１４からオフセットされた遅延を有して、ストローブ信号を受信するが、その結果、クロック信号の異なる部分が測定可能となる。したがって、位相シフター又は遅延器２４２と２４４を使用して、サンプラー２１６はサンプラー２１２から４５度だけオフセットされ、サンプラー２１８はサンプラー２１４から４５度だけオフセットされる。したがって、それぞれのサンプラーは、４５度だけ離れた時点でストローブ信号を受信するように設定されている。このことは、より多くの位相でクロック信号を測定することでタイミングエラーを決定するときのより大きな精度を可能にする。第１の組のサンプラー２１２と２１４に対して付加的な位相調整遅延を有する２つの追加サンプラー２１６と２１８を加えることによって、 可変性と共に全ジッタが減少されうる。 
【００１７】
サンプラー２１２、２１４、２１６、２１８のそれぞれの出力は、それぞれのアナログ−デジタル変換器（ＡＤＣ）２２０、２２２、２２４、２２６を介してデジタル化される。第１の組のサンプラー２１２と２１４からのデジタル化された出力は、位相測定器２２８に入力され、そして、第２の組のサンプラー２１６と２１８からのデジタル化された出力は、位相測定器２３０に入力される。位相測定器２２８と２３０は、例えば、プロセッサであってもよい。位相測定器２２８と２３０は、それぞれ、サンプラー２１２と２１４の間の位相差、および、サンプラー２１６と２１８の間の位相差を決定する。この位相差はプロセッサ２３２に送られ、プロセッサ２３２は、位相差の平均を決定し、その平均に基づいてタイミング訂正を算出する。それとは別に、位相測定器２２８と２３０は、プロセッサ２３２の一部であってもよい。つまり、位相測定器２２８と２３０は、プロセッサ２３２とは別個の単独のプロセッサ内に配置されることもできる。
【００１８】
一度時間訂正が決定されると、試験および測定機器はこの訂正を使用して被測定データ信号のタイミングを訂正する。このことは、被測定データ信号が適正な取得状態におかれることを可能にする。
【００１９】
図２に示すシステムの利点は、遅延がそれぞれのサンプラー間で４５度である場合、クロックの位相に依存するジッタは完全に取り除かれることである。このことは、可変性を排除すると共に、約４０％まで全ジッタを減らす。上記のシステムが最も正確であるので好適であるが、試験および測定機器内には２つの追加アナログ−デジタル変換器が必要である。
【００２０】
２つのＡＤＣを使用して追加のアナログーデジタル変換器（ＡＤＣ）の必要性を排除することは好適であるかもしれない。図３は、たった２つのＡＤＣを用いた本発明の他の実施の形態を示している。 
【００２１】
図３に示すように、このシステムはクロック信号３０２のための入力３００も含んでいる。このクロック信号３０２もスプリッタ３３２を用いて４つのクロック信号３０４、３０６、３０８、３１０にスプリットされる。 各クロック信号３０４、３０６、３０８、３１０は、図２に関して上記で説明したように、それぞれのサンプラー３１２、３１４、３１６、３１８によって受信される。図２に関して説明した実施の形態と同様に、サンプラーのそれぞれは、位相シフター若しくは遅延器３４０、３４２、３４４を介してストローブ回路３３４によって４５度位相を異にするようにストローブされる。  
【００２２】
しかし、図２に関して上記で説明したように、サンプラー３２１、３１４、３１６、３１８の出力が各ＡＤＣに入力されるよりむしろ、サンプラー３１２のアナログ出力とサンプラー３１６のアナログ出力が加算器３２０で加算され、サンプラー３１４のアナログ出力とサンプラー３１８のアナログ出力が加算器３２２で加算される。 
【００２３】
加算器３２０と３２２の出力は、そして、それぞれＡＤＣ３２４と３２６によってデジタルに変換される。ＡＤＣ３２４と３２６の出力は、位相測定器３２８に入力される。位相測定器３２８は、加算器３２０の出力と加算器３２２の出力の間の位相差を決定する。そして、タイミング訂正がプロセッサ３３０を介して算出されうる。再び、位相測定器３２８は、プロセッサ３３０内に配置されてもよい。
【００２４】
上記のように、タイミングエラー訂正システムは、プロセッサと試験および測定機器の上述のプロセッサを動かすための実施可能な命令を記憶するメモリ（図示せず）を含んでいる。コンピュータ判読可能な媒体に含まれたコンピュータ判読可能なコードは、実施時に、コンピュータを上記の機能の何れかを行うようにする。ここに使用されているように、コンピュータはコードを実行することを可能にする何れかの機器である。マイクロプロセッサ、プログラマブル論理機器、マルチプロセッサシステム、デジタル信号プロセッサ、パーソナルコンピュータなどは、すべてこのようなコンピュータの例である。ある実施の形態において、コンピュータ判読可能な媒体は、非一時的方法でコンピュータ判読可能なコードを記憶するように構成された有形のコンピュータ判読可能な媒体でもよい。
【００２５】
本発明の原理をその好適な実施の形態において記載および説明してきたが、本発明がそのような原理から逸脱しない限りにおいて構造や細部を改変することができることは明らかである。例えば、本発明の様々な概念が以下のように説明されうる。
【００２６】
すなわち、本発明の概念１は、
クロック信号を受信することと、
該クロック信号を第１のクロック信号と第２のクロック信号と第３のクロック信号と第４のクロック信号にスプリットすることと、
前記第１のクロック信号を第１のサンプラーに発送し、前記第２のクロック信号を第２のサンプラーに発送し、前記第３のクロック信号を第３のサンプラーに発送し、そして、前記第４のクロック信号を第４のサンプラーに発送することと、
前記第１のクロック信号を前記第１のサンプラーで第１の位相によりサンプリングし、前記第２のクロック信号を前記第２のサンプラーで前記第１の位相から９０度オフセットされた第２の位相によりサンプリングし、前記第３のクロック信号を前記第３のサンプラーで前記第１の位相から４５度オフセットされた第３の位相によりサンプリングし、そして、前記第４のクロック信号を前記第４のサンプラーで前記第３の位相から９０度オフセットされた第４の位相によりサンプリングすることと、
前記各サンプラーの出力を、それぞれ、デジタル化することと、そして、
該デジタル化された出力から、デジタル化された出力に基づいてタイミング訂正を算出することからなる試験および測定機器のタイミングエラーを訂正する方法である。
【００２７】
本発明の概念２は、デジタル化される以前に、前記第１のサンプラーと第３のサンプラーの出力が加算され、そして、前記第２のサンプラーと第４のサンプラーの出力が加算される概念１の方法である。 
【００２８】
本発明の概念３は、時間訂正を算出することが、
第１のサンプラーと第２のサンプラーの間の第１の位相測定を算出し、
第３のサンプラーと第４のサンプラーの間の第２の位相測定を算出し、
第１と第２の位相測定の平均をとることからなる概念１の方法である。
【００２９】
本発明の概念４は、更に算出されたタイミング訂正に基づいてデータ信号のタイミングを改変することを含んだ概念１の方法である。
【００３０】
本発明の概念５は、
クロック信号を受信するように構成されたクロック信号入力と、
該クロック入力を４つのクロック信号にスプリットするように構成されたスプリッタと、
４つのサンプラーであって、それぞれのサンプラーが前記４つのクロック信号のうちの一つを受信すると共にサンプリングされた信号を出力するように構成された４つのサンプラーと、
該４つのサンプラーからのサンプリングされた出力信号を受信するように構成された少なくとも２つのデジタル−アナログ変換器と、
前記４つのサンプラーのデジタル化された出力に基づいてタイミング訂正エラーを算出するように構成されたプロセッサとからなる、試験および測定機器に用いられるタイミングエラー訂正システムである。
【００３１】
本発明の概念６は、４つのサンプラーのうちのそれぞれのサンプラーが他のサンプラーのうち少なくとも一つのサンプラーから４５度オフセットされるようにストローブされる概念５のタイミングエラー訂正システムである。 
【００３２】
本発明の概念７は、更に、４つのアナログ−デジタル変換器であって、それぞれのアナログ−デジタル変換器が前記４つのサンプラーからの４つの出力のうちの一つを受信するように構成された４つのアナログ−デジタル変換器を含み、プロセッサは、第１のサンプラーと第２のサンプラーの間の第１の位相測定を算出し、第３のサンプラーと第４のサンプラーの間の第２の位相測定を算出し、第１と第２の位相測定の平均をとることによって、タイミング訂正エラーを算出するように構成された概念５のタイミングエラー訂正システムである。
【００３３】
本発明の概念８は、更に、
前記第１のサンプラーの出力と第３のサンプラーの出力を加算するように構成された第１の加算器と、
前記第２のサンプラーの出力と第４のサンプラーの出力を加算するように構成された第２の加算器とからなり、
第１の加算器と第２の加算器の出力がそれぞれ少なくとも２つのアナログ−デジタル変換器に送られる概念５のタイミングエラー訂正システムである。
【００３４】
本発明の概念９は、プロセッサが算出されたタイミング訂正に基づいてデータ信号のタイミングを訂正するように構成された概念５のタイミングエラー訂正システムである。
【符号の説明】
【００３５】
２００  クロック信号入力
２０２  クロック信号
２０４  第１のスプリットされたクロック信号
２０６  第２のスプリットされたクロック信号
２０８  第３のスプリットされたクロック信号
２１０  第４のスプリットされたクロック信号
２１２  第１のサンプラー
２１４  第２のサンプラー
２１６  第３のサンプラー
２１８  第４のサンプラー
２２０  第１のＡＤＣ
２２２  第２のＡＤＣ
２２４  第３のＡＤＣ
２２６  第４のＡＤＣ
２２８  位相測定器
２３０  位相測定器
２３２  プロセッサ
２３４  スプリッタ
２３６  ストローブ回路
２４０  位相シフター
２４２  位相シフター
２４４  位相シフター
３００  クロック信号入力
３０２  クロック信号
３０４  第１のクロック信号
３０６  第２のクロック信号
３０８  第３のクロック信号
３１０  第４のクロック信号
３１２  第１のサンプラー
３１４  第２のサンプラー
３１６  第３のサンプラー
３１８  第４のサンプラー
３２０  第１の加算器
３２２  第２の加算器
３２４  第１のＡＤＣ
３２６  第２のＡＤＣ
３２８  位相測定器
３３０  プロセッサ
３３２  スプリッタ
３３４  ストローブ回路
３４０  位相シフター
３４２  位相シフター
３４４  位相シフター
【図１】
2016031371.tif 000003
【図２】
2016031371.tif 000004
【図３】
2016031371.tif 000005
【外国語明細書】
2016031371000001.pdf