(57)【要約】      （修正有）【課題】ウェーハの反りを低減させるとともに、内部クラックの発生を抑制するエピタキシャルウェーハを提供する。【解決手段】シリコン系基板２と、基板上に配置され、ＡｌｘＧａ１−ｘＮ層とＡｌｙＧａ１−ｙＮ層（ｘ＞ｙ）とが交互に配置された第１の多層構造バッファ領域と、ＡｌｙＧａ１−ｙＮ層よりも厚いＡｌｚＧａ１−ｚＮ層（ｘ＞ｚ）からなる第１の挿入層とを有する。第１の多層構造バッファ領域と、第１の挿入層とが交互に配置された第１のバッファ層と、第１のバッファ層の上に配置され、前記第１のバッファ層と同一の構造を有する第２のバッファ層と、第２のバッファ層の上に配置され、第２の挿入層よりも厚いチャネル層とを有する。第２のバッファ層の平均Ａｌ組成が第１のバッファ層の平均Ａｌ組成よりも高い。【選択図】図１
2016100508.tif 000002
【特許請求の範囲】
【請求項１】
シリコン系基板と、
該シリコン系基板の上に配置され、ＡｌｘＧａ１−ｘＮ層とＡｌｙＧａ１−ｙＮ層（ｘ＞ｙ）とが交互に配置された第１の多層構造バッファ領域と、前記ＡｌｙＧａ１−ｙＮ層よりも厚いＡｌｚＧａ１−ｚＮ層（ｘ＞ｚ）からなる第１の挿入層とを有し、前記第１の多層構造バッファ領域と、前記第１の挿入層とが交互に配置された第１のバッファ層と、
前記第１のバッファ層の上に配置され、ＡｌαＧａ１−αＮ層とＡｌβＧａ１−βＮ層（α＞β）とが交互に配置された第２の多層構造バッファ領域と、前記ＡｌβＧａ１−βＮ層よりも厚いＡｌγＧａ１−γＮ層（α＞γ）からなる第２の挿入層とを有し、前記第２の多層構造バッファ領域と、前記第２の挿入層とが交互に配置された第２のバッファ層と、
前記第２のバッファ層の上に配置され、前記第２の挿入層よりも厚いチャネル層と
を有し、
前記第２のバッファ層の平均Ａｌ組成が前記第１のバッファ層の平均Ａｌ組成よりも高いことを特徴とするエピタキシャルウェーハ。
【請求項２】
前記第２の挿入層が前記第１の挿入層よりも薄いことを特徴とする請求項１に記載のエピタキシャルウェーハ。
【請求項３】
前記第２の多層構造バッファ領域の前記ＡｌαＧａ１−αＮ層と前記ＡｌβＧａ１−βＮ層の繰り返し数が、前記第１の多層構造バッファ領域の前記ＡｌｘＧａ１−ｘＮ層と前記ＡｌｙＧａ１−ｙＮ層の繰り返し数よりも多いことを特徴とする請求項１又は請求項２に記載のエピタキシャルウェーハ。
【請求項４】
前記第２の多層構造バッファ領域の前記ＡｌβＧａ１−βＮ層が、前記第１の多層構造バッファ領域の前記ＡｌｙＧａ１−ｙＮ層より薄いことを特徴とする請求項１から請求項３のいずれか一項に記載のエピタキシャルウェーハ。
【請求項５】
前記第２の多層構造バッファ領域の前記ＡｌαＧａ１−αＮ層が、前記第１の多層構造バッファ領域の前記ＡｌｘＧａ１−ｘＮ層より厚いことを特徴とする請求項１から請求項４のいずれか一項に記載のエピタキシャルウェーハ。
【請求項６】
前記第２の多層構造バッファ領域の前記ＡｌαＧａ１−αＮ層と、前記第１の多層構造バッファ領域の前記ＡｌｘＧａ１−ｘＮ層とにおいて、ｘ＜αであることを特徴とする請求項１から請求項５のいずれか一項に記載のエピタキシャルウェーハ。
【請求項７】
前記第２の多層構造バッファ領域の前記ＡｌβＧａ１−βＮ層と、前記第１の多層構造バッファ領域の前記ＡｌｙＧａ１−ｙＮ層とにおいて、ｙ＜βであることを特徴とする請求項１から請求項６のいずれか一項に記載のエピタキシャルウェーハ。
【請求項８】
請求項１から請求項７のいずれか一項に記載のエピタキシャルウェーハと、
前記エピタキシャルウェーハ上に配置された窒化ガリウム系半導体からなるバリア層と、
前記バリア層上に配置された第１の電極、第２の電極、及び、制御電極と
を有することを特徴とする半導体素子。
【請求項９】
シリコン系基板を準備する工程と、
該シリコン系基板の上に、ＡｌｘＧａ１−ｘＮ層とＡｌｙＧａ１−ｙＮ層（ｘ＞ｙ）とが交互に配置された第１の多層構造バッファ領域と、前記ＡｌｙＧａ１−ｙＮ層よりも厚いＡｌｚＧａ１−ｚＮ層（ｘ＞ｚ）からなる第１の挿入層とを有し、前記第１の多層構造バッファ領域と、前記第１の挿入層とが交互に配置された第１のバッファ層をエピタキシャル成長により形成する工程と、
前記第１のバッファ層の上に、ＡｌαＧａ１−αＮ層とＡｌβＧａ１−βＮ層（α＞β）とが交互に配置された第２の多層構造バッファ領域と、前記ＡｌβＧａ１−βＮ層よりも厚いＡｌγＧａ１−γＮ層（α＞γ）からなる第２の挿入層とを有し、前記第２の多層構造バッファ領域と、前記第２の挿入層とが交互に配置された第２のバッファ層をエピタキシャル成長により形成する工程と、
前記第２のバッファ層の上に、前記第２の挿入層よりも厚いチャネル層をエピタキシャル成長により形成する工程と
を含み、
前記第２のバッファ層の平均Ａｌ組成を前記第１のバッファ層の平均Ａｌ組成よりも高くすることを特徴とするエピタキシャルウェーハの製造方法。
【請求項１０】
前記第２の挿入層を前記第１の挿入層よりも薄くすることで、前記第２のバッファ層の平均Ａｌ組成を前記第１のバッファ層の平均Ａｌ組成よりも高くすることを特徴とする請求項９に記載のエピタキシャルウェーハの製造方法。
【請求項１１】
請求項９又は請求項１０に記載の方法により製造されたエピタキシャルウェーハ上に、窒化ガリウム系半導体からなるバリア層をエピタキシャル成長により形成する工程と、
前記バリア層上に、第１の電極、第２の電極、及び、制御電極を形成する工程と
を含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャルウェーハ、半導体素子、エピタキシャルウェーハの製造方法、並びに、半導体素子の製造方法に関する。
【背景技術】
【０００２】
窒化物半導体層は安価なシリコン基板上やサファイア基板上に形成されることが一般的である。しかし、これらの基板の格子定数と窒化物半導体層の格子定数は大きく異なり、また、熱膨張係数も異なる。このため、基板上にエピタキシャル成長によって形成された窒化物半導体層に、大きな歪みエネルギーが発生する。その結果、窒化物半導体層にクラックの発生や結晶品質の低下が生じやすい。
【０００３】
上記問題を解決するために、シリコン基板と窒化物半導体からなる能動層との間に窒化物半導体層を積層したバッファ層を配置する方法が提案されている（例えば、特許文献１を参照）。
【０００４】
特許文献１のバッファ層を有する半導体ウェーハを図６に示す。
図６の半導体ウェーハ１において、バッファ層３は、シリコン基板２と能動層４（電子走行層４ａと電子供給層４ｂからなる）との間に設けられており、バッファ層３は、第一の多層構造バッファ領域５と、第一の多層構造バッファ領域５の上に設けられたＧａＮからなる第二の単層構造バッファ領域８と、第二の単層構造バッファ領域８の上に設けられた第二の多層構造バッファ領域５’を有している。
さらに、第一の多層構造バッファ領域５及び第二の多層構造バッファ領域５’は、サブ多層構造バッファ領域６と、ＧａＮからなり第二の単層構造バッファ領域８より薄い第一の単層構造バッファ領域７とが繰り返し積層された多層構造を有している。
また、サブ多層構造バッファ領域６は、ＡｌＮからなる第一の層と、ＧａＮからなる第二の層とが繰り返し積層された多層構造を有している。
【０００５】
特許文献１においては、第一の層をアルミニウムを第１の割合で含む窒化物半導体で形成し、第二の層、第一の単層構造バッファ領域７、及び、第二の単層構造バッファ領域８のアルミニウムの割合を第一の割合よりも小さくすることで、すなわち、バッファ層３の上部（第二の多層構造バッファ領域５’、及び、第二の単層構造バッファ領域８）のアルミ組成を小さくすることで、半導体ウェーハの反りを低減させることが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２０５１１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、シリコン基板上やサファイア基板上に形成された窒化物半導体層の特性を改善するために、バッファ層を設けること、及び、バッファ層の構成を最適化することが行われてきた。
【０００８】
しかしながら、本発明者らは、従来のバッファ層の構成では、ウェーハの反りや内部クラックの発生の点で改善の余地があることを見出した。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、ウェーハの反りを低減させるとともに、内部クラックの発生を抑制することができるエピタキシャルウェーハを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、シリコン系基板と、該シリコン系基板の上に配置され、ＡｌｘＧａ１−ｘＮ層とＡｌｙＧａ１−ｙＮ層（ｘ＞ｙ）とが交互に配置された第１の多層構造バッファ領域と、前記ＡｌｙＧａ１−ｙＮ層よりも厚いＡｌｚＧａ１−ｚＮ層（ｘ＞ｚ）からなる第１の挿入層とを有し、前記第１の多層構造バッファ領域と、前記第１の挿入層とが交互に配置された第１のバッファ層と、前記第１のバッファ層の上に配置され、ＡｌαＧａ１−αＮ層とＡｌβＧａ１−βＮ層（α＞β）とが交互に配置された第２の多層構造バッファ領域と、前記ＡｌβＧａ１−βＮ層よりも厚いＡｌγＧａ１−γＮ層（α＞γ）からなる第２の挿入層とを有し、前記第２の多層構造バッファ領域と、前記第２の挿入層とが交互に配置された第２のバッファ層と、前記第２のバッファ層の上に配置され、前記第２の挿入層よりも厚いチャネル層とを有し、前記第２のバッファ層の平均Ａｌ組成が前記第１のバッファ層の平均Ａｌ組成よりも高いことを特徴とするエピタキシャルウェーハを提供する。
【００１１】
このような構成のエピタキシャルウェーハであれば、バッファ層の上部の平均Ａｌ組成をバッファ層の下部（バッファ層の上部よりも下側の領域）の平均Ａｌ組成を高くすることで、ウェーハの反りを低減させることができ、外周クラックを低減させつつ、内部クラックの発生を抑制することができ、これにより、半導体素子を作製した場合に耐圧等の電気的特性や信頼性が良好なものとすることができる。
【００１２】
このとき、前記第２の挿入層が前記第１の挿入層よりも薄いことが好ましい。
このような構成により、バッファ層の上部の平均Ａｌ組成を効果的に高くすることができ、ウェーハの反りを効果的に低減させるとともに、内部クラックの発生を効果的に抑制することができる。
【００１３】
このとき、前記第２の多層構造バッファ領域の前記ＡｌαＧａ１−αＮ層と前記ＡｌβＧａ１−βＮ層の繰り返し数が、前記第１の多層構造バッファ領域の前記ＡｌｘＧａ１−ｘＮ層と前記ＡｌｙＧａ１−ｙＮ層の繰り返し数よりも多いことが好ましい。
このような構成により、バッファ層の上部の平均Ａｌ組成をより高くすることができ、ウェーハの反りをより効果的に低減させるとともに、内部クラックの発生をより効果的に抑制することができる。
【００１４】
このとき、前記第２の多層構造バッファ領域の前記ＡｌβＧａ１−βＮ層が、前記第１の多層構造バッファ領域の前記ＡｌｙＧａ１−ｙＮ層より薄いことが好ましい。
このような構成により、バッファ層の上部の平均Ａｌ組成をより高くすることができ、ウェーハの反りをより効果的に低減させるとともに、内部クラックの発生をより効果的に抑制することができる。
【００１５】
このとき、前記第２の多層構造バッファ領域の前記ＡｌαＧａ１−αＮ層が、前記第１の多層構造バッファ領域の前記ＡｌｘＧａ１−ｘＮ層より厚いことが好ましい。
このような構成によっても、バッファ層の上部の平均Ａｌ組成をより高くすることができ、ウェーハの反りをより効果的に低減させるとともに、内部クラックの発生をより効果的に抑制することができる。
【００１６】
このとき、前記第２の多層構造バッファ領域の前記ＡｌαＧａ１−αＮ層と、前記第１の多層構造バッファ領域の前記ＡｌｘＧａ１−ｘＮ層とにおいて、ｘ＜αであることが好ましい。
このような構成によっても、バッファ層の上部の平均Ａｌ組成をより高くすることができ、ウェーハの反りをより効果的に低減させるとともに、内部クラックの発生をより効果的に抑制することができる。
【００１７】
このとき、前記第２の多層構造バッファ領域の前記ＡｌβＧａ１−βＮ層と、前記第１の多層構造バッファ領域の前記ＡｌｙＧａ１−ｙＮ層とにおいて、ｙ＜βであることが好ましい。
このような構成によっても、バッファ層の上部の平均Ａｌ組成をより高くすることができ、ウェーハの反りをより効果的に低減させるとともに、内部クラックの発生をより効果的に抑制することができる。
【００１８】
また、本発明は、上記のエピタキシャルウェーハと、前記エピタキシャルウェーハ上に配置された窒化ガリウム系半導体からなるバリア層と、前記バリア層上に配置された第１の電極、第２の電極、及び、制御電極とを有することを特徴とする半導体素子を提供する。
【００１９】
このような構成の半導体素子であれば、バッファ層の上部の平均Ａｌ組成を高くすることができ、ウェーハの反りを低減させることで内部クラックの発生を抑制することができ、これにより、耐圧等の電気的特性や信頼性が良好な半導体素子とすることができる。
【００２０】
さらに、本発明は、シリコン系基板を準備する工程と、該シリコン系基板の上に、ＡｌｘＧａ１−ｘＮ層とＡｌｙＧａ１−ｙＮ層（ｘ＞ｙ）とが交互に配置された第１の多層構造バッファ領域と、前記ＡｌｙＧａ１−ｙＮ層よりも厚いＡｌｚＧａ１−ｚＮ層（ｘ＞ｚ）からなる第１の挿入層とを有し、前記第１の多層構造バッファ領域と、前記第１の挿入層とが交互に配置された第１のバッファ層をエピタキシャル成長により形成する工程と、前記第１のバッファ層の上に、ＡｌαＧａ１−αＮ層とＡｌβＧａ１−βＮ層（α＞β）とが交互に配置された第２の多層構造バッファ領域と、前記ＡｌβＧａ１−βＮ層よりも厚いＡｌγＧａ１−γＮ層（α＞γ）からなる第２の挿入層とを有し、前記第２の多層構造バッファ領域と、前記第２の挿入層とが交互に配置された第２のバッファ層をエピタキシャル成長により形成する工程と、前記第２のバッファ層の上に、前記第２の挿入層よりも厚いチャネル層をエピタキシャル成長により形成する工程とを含み、前記第２のバッファ層の平均Ａｌ組成を前記第１のバッファ層の平均Ａｌ組成よりも高くすることを特徴とするエピタキシャルウェーハの製造方法を提供する。
【００２１】
このようなエピタキシャルウェーハの製造方法を用いれば、バッファ層の上部の平均Ａｌ組成を高くすることができ、ウェーハの反りを低減させることで外周クラックを低減させつつ、内部クラックの発生を抑制することができ、これにより、半導体素子を作製した場合に耐圧等の電気的特性や信頼性が良好なものとなるエピタキシャルウェーハを製造することができる。
【００２２】
このとき、前記第２の挿入層を前記第１の挿入層よりも薄くして、前記第２のバッファ層の平均Ａｌ組成を前記第１のバッファ層の平均Ａｌ組成よりも高くすることが好ましい。
このようなエピタキシャルウェーハの製造方法を用いれば、バッファ層の上部の平均Ａｌ組成を効果的に高くすることができる。
【００２３】
また、本発明は、上記の方法により製造されたエピタキシャルウェーハ上に、窒化ガリウム系半導体からなるバリア層をエピタキシャル成長により形成する工程と、前記バリア層上に、第１の電極、第２の電極、及び、制御電極を形成する工程とを含むことを特徴とする半導体素子の製造方法を提供する。
【００２４】
このような半導体素子の製造方法を用いれば、バッファ層の上部の平均Ａｌ組成を高くすることができ、ウェーハの反りを低減させることで内部クラックの発生を抑制することができ、これにより、耐圧等の電気的特性や信頼性が良好な半導体素子を製造することができる。
【発明の効果】
【００２５】
以上のように、本発明のエピタキシャルウェーハによれば、バッファ層の上部の平均Ａｌ組成を高くすることができ、ウェーハの反りを低減させることで内部クラックの発生を抑制することができ、これにより、半導体素子を作製した場合に耐圧等の電気的特性や信頼性が良好なものとすることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明のエピタキシャルウェーハの実施態様の一例を示す概略断面図である。
【図２】本発明の半導体素子の実施態様の一例を示す概略断面図である。
【図３】本発明のエピタキシャルウェーハの製造方法の実施態様の一例を示す工程断面図である。
【図４】本発明の半導体素子の製造方法の実施態様の一例を示す工程断面図である。
【図５】ウェーハの反り量の定義を示す図である。
【図６】従来のバッファ層を有する半導体ウェーハの概略断面図である。
【図７】図６の構造における内部クラックの一例を示す概略断面図である。
【図８】図６の構造における内部クラックのノマルスキー像（微分干渉顕微鏡像）を示す図である。
【発明を実施するための形態】
【００２７】
以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
前述のように、シリコン基板上やサファイア基板上に形成された窒化物半導体層の特性を改善するために、バッファ層を設けること、及び、バッファ層の構成を最適化することが行われてきたが、従来のバッファ層においては、ウェーハの反りや内部クラックの発生の点で改善の余地があった。
【００２８】
そこで、本発明者らは、ウェーハの反りを低減させるとともに、内部クラックの発生を抑制することができるエピタキシャルウェーハについて鋭意検討を重ねた。
その結果、バッファ層の上部に位置する第２のバッファ層の平均Ａｌ組成がバッファ層の下部に位置する第１のバッファ層の平均Ａｌ組成よりも高い構成とすることによって、バッファ層の上部の平均Ａｌ組成を高くすることができ、これによってウェーハの反りを低減させるとともに、内部クラックの発生を抑制することができることを見出し、本発明をなすに至った。
【００２９】
ここで、内部クラックとは、膜応力の影響でエピタキシャル成長中にクラックが入る現象であり、図６の構造における内部クラックの一例を図７に示す。図７は図６の第一の多層構造バッファ領域５のサブ多層構造バッファ領域６（第１の層６１と第２の層６２とが交互に積層されたもの）に内部クラック９が発生したものを示している。また、図６の構造における内部クラックのノマルスキー像（微分干渉顕微鏡像）を図８に示す。このような内部クラックの発生により生じた内部クラックの内側の部分はその後のエピタキシャル成長を行っている際に埋まってしまうためエピタキシャル成長後のエピタキシャル層の表面は平坦になっている。しかしながら、図７の場合、内部クラック９内には、第一の単層構造バッファ領域７の物質が埋められているので、耐圧等の電気特性や信頼性に悪影響を与える。
【００３０】
このような内部クラックの発生を抑制するメカニズムについて、以下に説明する。
ＧａＮ層（又はＡｌ組成の少ないＡｌＧａＮ層）ＩとＡｌＮ層（又はＡｌ組成の多いＡｌＧａＮ層）ＩＩが交互に積層された構造において、内部クラックはＧａＮ層（又はＡｌ組成の少ないＡｌＧａＮ層）Ｉに引っ張られることによりＡｌＮ層（又はＡｌ組成の多いＡｌＧａＮ層）ＩＩが割れることにより生じるため、内部クラックの発生を抑制するには、ＡｌＮ層（又はＡｌ組成の多いＡｌＧａＮ層）ＩＩに加えられる引っ張り応力を低減させることが必要となる。ＧａＮ層（又はＡｌ組成の少ないＡｌＧａＮ層）ＩとＡｌＮ層（又はＡｌ組成の多いＡｌＧａＮ層）ＩＩが交互に積層されたバッファ構造中でシリコン基板から離れるにつれて徐々にＧａＮ層（又はＡｌ組成の少ないＡｌＧａＮ層）Ｉが格子緩和していくため、特にバッファ構造の上部で平均Ａｌ組成を高めることで、従来に比べてバッファ構造上部のＧａＮ層（又はＡｌ組成の少ないＡｌＧａＮ層）Ｉへの歪を強め、ＡｌＮ層（又はＡｌ組成の多いＡｌＧａＮ層）ＩＩへの歪を弱めることで内部クラックの抑制効果を得ているものと推定される。
【００３１】
また、ウェーハの反りを低減させるメカニズムについて、以下に説明する。
バッファ層の上部の平均Ａｌ組成が高くなることにより、この上に形成されるＧａＮ層（すなわち、チャネル層）にも強い圧縮応力がかかる。これによりエピタキシャル成長中の負側への変形（すなわち、負側のウェーハの反り）が強くなり、エピタキシャル成長終了後に室温に戻した際のウェーハの反り（正側のウェーハの反り）が小さくなると推定される。なお、ウェーハの反りが小さくなることで、ウェーハの外周に発生するクラック（以下、外周クラックと称する）も抑制される。
【００３２】
まず、図１を参照しながら、本発明のエピタキシャルウェーハの実施態様の一例を説明する。
図１（ａ）に示す本発明のエピタキシャルウェーハ１０は、シリコン系基板１２と、シリコン系基板１２上に設けられたバッファ層２５と、バッファ層２５上に設けられたチャネル層２６を有している。
ここで、シリコン系基板１２は、例えば、ＳｉまたはＳｉＣからなる基板である。
バッファ層２５は、第１のバッファ層１５と第１のバッファ層１５上に設けられた第２のバッファ層１６を有している。
【００３３】
図１（ｂ）に示すように、第１のバッファ層１５は、第１の多層構造バッファ領域１９と第１の挿入層２０が交互に積層されたものである。第１の多層構造バッファ領域１９は、ＡｌｘＧａ１−ｘＮ層１７とＡｌｙＧａ１−ｙＮ層（ｘ＞ｙ）１８が交互に積層されたものであり、第１の挿入層２０はＡｌｚＧａ１−ｚＮ層（ｘ＞ｚ）からなり、ＡｌｙＧａ１−ｙＮ層（ｘ＞ｙ）１８よりも厚い。
ここで、ＡｌｘＧａ１−ｘＮ層１７はＡｌＮ層（すなわち、ｘ＝１）又はＡｌＧａＮ層とすることができ、ＡｌｙＧａ１−ｙＮ層１８はＧａＮ層（すなわち、ｙ＝０）とすることができ、第１の挿入層２０はＧａＮ層（すなわち、ｚ＝０）とすることができる。
【００３４】
図１（ｃ）に示すように、第２のバッファ層１６は、第２の多層構造バッファ領域２３と第２の挿入層２４が交互に積層されたものである。第２の多層構造バッファ領域２３は、ＡｌαＧａ１−αＮ層２１とＡｌβＧａ１−βＮ層（α＞β）２２が交互に積層されたものであり、第２の挿入層２４はＡｌγＧａ１−γＮ層（α＞γ）からなり、ＡｌβＧａ１−βＮ層２２よりも厚い。さらに、第２の挿入層２４は、第１の挿入層２０よりも薄い構成になっている。
ここで、ＡｌαＧａ１−αＮ層２１はＡｌＮ層（すなわち、α＝１）又はＡｌＧａＮ層とすることができ、ＡｌβＧａ１−βＮ層２２はＧａＮ層（すなわち、β＝０）とすることができ、第２の挿入層２４はＧａＮ層（すなわち、γ＝０）とすることができる。
【００３５】
第１の多層構造バッファ領域１９のＡｌｘＧａ１−ｘＮ層１７及びＡｌｙＧａ１−ｙＮ層１８と、第２の多層構造バッファ領域２３のＡｌαＧａ１−αＮ層２１及びＡｌβＧａ１−βＮ層２２は、例えば、表１に示すような組合せとすることができる。
【００３６】
【表１】
2016100508.tif 000003
【００３７】
チャネル層２６は、第２の挿入層２４より厚いＧａＮ層、ＡｌＧａＮ層、又はＩｎＧａＮ層、若しくは、厚いＧａＮ層上にＩｎＧａＮ層を備える複合層、等からなるものである。なお、シリコン系基板１２と、バッファ層２５との間に、ＡｌＮ初期層１３を設けても良い（図１（ａ）を参照）。
【００３８】
このように、第２のバッファ層１６の平均Ａｌ組成が第１のバッファ層１５の平均Ａｌ組成よりも高い構成とすることで、バッファ層２５の上部の平均Ａｌ組成を高くすることができ、ウェーハの反りを低減させることで外周クラックを低減させつつ、内部クラックの発生を抑制することができる。これにより、半導体素子を作製した場合に耐圧等の電気的特性や信頼性が良好なものとすることができる。
【００３９】
図１のエピタキシャルウェーハ１０において、第２の挿入層２４が、第１の挿入層２０よりも薄いことが好ましい。
このような構成により、バッファ層２５の上部の平均Ａｌ組成をバッファ層２５の上部よりも下側のバッファ層２５の下部の平均Ａｌ組成と比較して効果的に高くすることができ、ウェーハの反りを効果的に低減させるとともに、内部クラックの発生を効果的に抑制することができる。
【００４０】
図１のエピタキシャルウェーハ１０において、第２の多層構造バッファ領域２３のＡｌαＧａ１−αＮ層２１とＡｌβＧａ１−βＮ層２２の繰り返し数が、第１の多層構造バッファ領域１９のＡｌｘＧａ１−ｘＮ層１７とＡｌｙＧａ１−ｙＮ層１８の繰り返し数よりも多いことが好ましい。
このような構成により、バッファ層２５の上部の平均Ａｌ組成をバッファ層２５の上部よりも下側のバッファ層２５の下部の平均Ａｌ組成と比較してより効果的に高くすることができ、ウェーハの反りをより効果的に低減させるとともに、内部クラックの発生をより効果的に抑制することができる。
【００４１】
図１のエピタキシャルウェーハ１０において、第２の多層構造バッファ領域２３のＡｌβＧａ１−βＮ層２２が、第１の多層構造バッファ領域１９のＡｌｙＧａ１−ｙＮ層１８より薄いことが好ましい。
このような構成により、バッファ層２５の上部の平均Ａｌ組成をバッファ層２５の上部よりも下側のバッファ層２５の下部の平均Ａｌ組成と比較してより効果的に高くすることができ、ウェーハの反りをより効果的に低減させるとともに、内部クラックの発生をより効果的に抑制することができる。
【００４２】
さらに、図１のエピタキシャルウェーハ１０において、第２の多層構造バッファ領域２３のＡｌαＧａ１−αＮ層２１が、第１の多層構造バッファ領域１９のＡｌｘＧａ１−ｘＮ層１７より厚いことが好ましい。
又、第２の多層構造バッファ領域２３のＡｌαＧａ１−αＮ層２１と、第１の多層構造バッファ領域１９のＡｌｘＧａ１−ｘＮ層１７を比較した時、ｘ＜αであることが好ましい。例えば、ＡｌαＧａ１−αＮ層２１をＡｌ０．８Ｇａ０．２Ｎ層とし、ＡｌｘＧａ１−ｘＮ層１７をＡｌ０．６Ｇａ０．４Ｎ層としてもよい。
さらに、第２の多層構造バッファ領域２３のＡｌβＧａ１−βＮ層２２と、第１の多層構造バッファ領域１９のＡｌｙＧａ１−ｙＮ層１８を比較した時、ｙ＜βであることが好ましい。例えば、ＡｌβＧａ１−βＮ層２２をＡｌ０．３Ｇａ０．７Ｎ層とし、ＡｌｙＧａ１−ｙＮ層１８をＡｌ０．１Ｇａ０．９Ｎ層としてもよい。
これらのような構成によっても、バッファ層２５の上部の平均Ａｌ組成をバッファ層２５の上部よりも下側のバッファ層２５の下部の平均Ａｌ組成と比較してより効果的に高くすることができ、ウェーハの反りをより効果的に低減させるとともに、内部クラックの発生をより効果的に抑制することができる。
上記バッファ層２５の上部の平均Ａｌ組成を高くする方法は、同時に複数の方法を行ってもよく、それにより、より上部の平均Ａｌ組成を高くすることができる。
【００４３】
次に、図２を参照しながら、本発明の半導体素子の実施態様の一例を説明する。
図２（ａ）に示す本発明の半導体素子１１は、図１を用いて上記で説明したエピタキシャルウェーハ１０の上に、窒化ガリウム系半導体（例えば、ＡｌＧａＮ）からなるバリア層２７を設け、バリア層２７上に第１の電極（ソース電極）３０、第２の電極（ドレイン電極）３１、及び、制御電極３２を設けたものである。半導体素子１１は、例えば、高電子移動度トランジスタ（ＨＥＭＴ）である。
チャンネル層２６とバリア層２７は、能動層２９を構成している。
第１の電極３０及び第２の電極３１は、第一の電極３０から、チャネル層２６内に形成された二次元電子ガス２８を介して、第２の電極３１に電流が流れるように配置されている。第１の電極３０と第２の電極３１との間に流れる電流は、制御電極３２に印可される電位によってコントロールすることができる。
【００４４】
このような構成の半導体素子であれば、バッファ層２５の上部の平均Ａｌ組成をバッファ層２５の上部よりも下側のバッファ層２５の下部の平均Ａｌ組成と比較して高くすることで、ウェーハの反りを低減させることで外周クラックを低減させつつ、内部クラックの発生を抑制することができ、このウェーハを用いて作製される素子は、耐圧等の電気的特性や信頼性が良好な半導体素子とすることができる。
【００４５】
次に、図３を参照しながら、本発明のエピタキシャルウェーハの製造方法の実施態様の一例を説明する。
まず、シリコン系基板１２を準備する（図３（ａ）を参照）。
【００４６】
具体的には、シリコン系基板１２として、シリコン基板又はＳｉＣ基板を準備する。シリコン基板又はＳｉＣ基板は、窒化物半導体層の成長基板として一般的に用いられている。
【００４７】
次に、シリコン系基板１２上に第１のバッファ層１５をエピタキシャル成長により形成する（図３（ｂ）を参照）。
【００４８】
具体的には、シリコン系基板１２上に、バッファ層２５を構成する第１のバッファ層１５をＭＯＶＰＥ法（有機金属気相成長法）により形成する。第１のバッファ層１５は、図１（ｂ）に示すように、第１の多層構造バッファ領域１９と第１の挿入層２０が交互に積層されたものである。第１の多層構造バッファ領域１９は、ＡｌｘＧａ１−ｘＮ層１７とＡｌｙＧａ１−ｙＮ層（ｘ＞ｙ）１８が交互に積層されたものであり、第１の挿入層２０はＡｌｚＧａ１−ｚＮ層（ｘ＞ｚ）からなり、ＡｌｙＧａ１−ｙＮ層（ｘ＞ｙ）１８よりも厚い。
ここで、ＡｌｘＧａ１−ｘＮ層１７はＡｌＮ層（すなわち、ｘ＝１）とすることができ、ＡｌｙＧａ１−ｙＮ（ｘ＞ｙ）層１８はＧａＮ層（すなわち、ｙ＝０）とすることができ、第１の挿入層２０はＧａＮ層（すなわち、ｚ＝０）とすることができる。
【００４９】
なお、第１のバッファ層１５を形成する前に、ＡｌＮ初期層１３を形成してもよい。
【００５０】
次に、第１のバッファ層１５上に第２のバッファ層１６をエピタキシャル成長により形成する（図３（ｃ）を参照）。
【００５１】
具体的には、第１のバッファ層１５上に、バッファ層２５を構成する第２のバッファ層１６をＭＯＶＰＥ法により形成する。第２のバッファ層１６は、図１（ｃ）に示すように、第２の多層構造バッファ領域２３と第２の挿入層２４が交互に積層されたものである。第２の多層構造バッファ領域２３は、ＡｌαＧａ１−αＮ層２１とＡｌβＧａ１−βＮ層（α＞β）２２が交互に積層されたものであり、第２の挿入層２４はＡｌγＧａ１−γＮ層（α＞γ）からなり、ＡｌβＧａ１−βＮ層２２よりも厚い。第２のバッファ層１６の形成において、第２のバッファ層１６の平均Ａｌ組成が第１のバッファ層１５の平均Ａｌ組成よりも高くなるように形成する。
ここで、ＡｌαＧａ１−αＮ層２１はＡｌＮ層（すなわち、α＝１）とすることができ、ＡｌβＧａ１−βＮ層２２はＧａＮ層（すなわち、β＝０）とすることができ、第２の挿入層２４はＧａＮ層（すなわち、γ＝０）とすることができる。
【００５２】
次に、第２のバッファ層１６上に、チャネル層２６をエピタキシャル成長により形成する（図３（ｄ）を参照）。
【００５３】
具体的には、第２のバッファ層１６上に、第２の挿入層２４より厚いチャネル層２６をＭＯＶＰＥ法により形成する。チャネル層２６の膜厚は例えば、１０００〜４０００ｎｍである。
このようにして、図１のエピタキシャルウェーハ１０を製造することができる。
【００５４】
このように第２のバッファ層１６の平均Ａｌ組成を第１のバッファ層１５の平均Ａｌ組成よりも高くすることで、バッファ層２５の上部の平均Ａｌ組成を高くすることができ、ウェーハの反りを低減させることで外周クラックを低減させつつ、内部クラックの発生を抑制することができる。これにより、半導体素子を作製した場合に耐圧等の電気的特性や信頼性が良好なものとなるエピタキシャルウェーハを製造することができる。
【００５５】
上記のエピタキシャルウェーハの製造方法において、第２の挿入層２４を第１の挿入層２０よりも薄くして、第２のバッファ層１６の平均Ａｌ組成を第１のバッファ層１５の平均Ａｌ組成よりも高くすることが好ましい。
このようなエピタキシャルウェーハの製造方法を用いれば、バッファ層２５の上部の平均Ａｌ組成をバッファ層２５の上部より下側の下部の平均Ａｌ組成と比較してより効果的に高くすることができる。
【００５６】
次に、図４を参照しながら、本発明の半導体素子の製造方法の実施態様の一例を説明する。
まず、図３を用いて説明した製造方法を用いて作製したエピタキシャルウェーハ１０（図３（ｄ）を参照）上に、窒化ガリウム系半導体からなるバリア層２７をエピタキシャル成長により形成する（図４（ａ）を参照）。
【００５７】
具体的には、チャネル層２６上に、ＡｌＧａＮからなるバリア層２７をＭＯＶＰＥ法により形成する。バリア層２７の膜厚は例えば、１０〜５０ｎｍである。
【００５８】
次に、バリア層２７上に第１の電極（ソース電極）３０、第２の電極（ドレイン電極）３１、及び、制御電極３２形成する（図４（ｂ）を参照）。
【００５９】
第１の電極（ソース電極）３０及び第２の電極（ドレイン電極）３１は、例えば、Ｔｉ／Ａｌの積層膜で形成することができ、制御電極３２は例えば、ＳｉＯ、ＳｉＮ等の金属酸化物からなる下層膜と、Ｎｉ、Ａｕ、Ｍｏ、Ｐｔ等の金属からなる上層膜の積層膜で形成することができる。
このようにして、図２の半導体素子１１を製造することができる。
【００６０】
このような半導体素子の製造方法を用いれば、バッファ層２５の上部の平均Ａｌ組成をバッファ層２５の上部より下側の平均Ａｌ組成より高くし、ウェーハの反りを低減させることで外周クラックを低減させつつ、内部クラックの発生を抑制することができる。これにより、耐圧等の電気的特性や信頼性が良好な半導体素子を製造することができる。
【実施例】
【００６１】
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
【００６２】
（実施例）
図３を用いて説明した製造方法を用いて、図１のエピタキシャルウェーハ１０を作製した。ただし、ＡｌｘＧａ１−ｘＮ層１７はＡｌＮ層とし、ＡｌｙＧａ１−ｙＮ（ｘ＞ｙ）層１８はＧａＮ層とし、第１の挿入層２０はＧａＮ層とした。また、ＡｌαＧａ１−αＮ層２１はＡｌＮ層とし、ＡｌβＧａ１−βＮ層２２はＧａＮ層とし、第２の挿入層２４はＧａＮ層とした。また、第１の多層構造バッファ領域１９、第２の多層構造バッファ領域２３は、繰り返し数を８ペアとし、第２の多層構造バッファ領域２３と第２の挿入層２４の繰り返し数は、３ペアとした。
さらに、第１の挿入層（ＧａＮ層）２０を２００ｎｍとし、第２の挿入層（ＧａＮ層）２４を１６０ｎｍとした。
【００６３】
作製したエピタキシャルウェーハ１０について、ウェーハの反り量、外周クラック長、内部クラックの有無を調べた。なお、ウェーハの反り量については、図５に示す定義に基づいて測定した。結果を表２に示す。
【００６４】
【表２】
2016100508.tif 000004
【００６５】
（比較例）
実施例と同様にしてエピタキシャルウェーハ１０を作製した。ただし、第２の挿入層（ＧａＮ層）２４の膜厚を２００ｎｍとした。
【００６６】
作製したエピタキシャルウェーハ１０について、実施例と同様にして、ウェーハの反り量、外周クラック長、内部クラックの有無を調べた。結果を表２に示す。
【００６７】
表２から、比較例と比べて、実施例では、ウェーハの反り量が低減され、外周クラック長が低減され、内部クラックの発生が抑制されていることがわかる。
【００６８】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
例えば、上記実施形態において、バッファ層２５とチャネル層２６との間に耐圧層等の厚いＧａＮ層を設けてもよい。
【符号の説明】
【００６９】
１…半導体ウェーハ、  ２…シリコン基板、  ３…バッファ層、  ４…能動層、
４ａ…電子走行層、  ４ｂ…電子供給層、  ５…第一の多層構造バッファ領域、
５’…第二の多層構造バッファ領域、  ６…サブ多層構造バッファ領域、
６１…第１の層、  ６２…第２の層、  ７…第一の単層構造バッファ領域、
８…第二の単層構造バッファ領域、  ９…内部クラック、
１０…エピタキシャルウェーハ、  １１…半導体素子、  １２…シリコン系基板、
１３…ＡｌＮ初期層、  １５…第１のバッファ層、  １６…第２のバッファ層、
１７…ＡｌｘＧａ１−ｘＮ層、  １８…ＡｌｙＧａ１−ｙＮ層、
１９…第１の多層構造バッファ領域、  ２０…第１の挿入層、
２１…ＡｌαＧａ１−αＮ層、  ２２…ＡｌβＧａ１−βＮ層、
２３…第２の多層構造バッファ領域、  ２４…第２の挿入層、  ２５…バッファ層、
２６…チャネル層、  ２７…バリア層、  ２８…２次元電子ガス、  ２９…能動層、
３０…第１の電極（ソース電極）、  ３１…第２の電極（ドレイン電極）、
３２…制御電極。
【図１】
2016100508.tif 000005
【図２】
2016100508.tif 000006
【図３】
2016100508.tif 000007
【図４】
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【図５】
2016100508.tif 000009
【図６】
2016100508.tif 000010
【図７】
2016100508.tif 000011
【図８】
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