(57)【要約】【課題】スイッチ素子の突抜け電圧による書き込電圧の変動が抑制された表示装置を提供する。【解決手段】表示装置１は、スイッチ２０５を非導通状態かつスイッチ２０３を導通状態とすることにより容量素子２１０にデータ電圧を書込む期間である書込み期間と、スイッチ２０５を導通状態かつスイッチ２０３を非導通状態とすることによりデータ電圧に応じた電流を有機ＥＬ素子２０１に流す期間である発光期間とを実行する制御回路６０を備え、スイッチ２０５は、書込み期間において、ゲート電極からソース電極への突抜け電圧によりソース電極の電位を低下させる、および、スイッチ２０３は、書込み期間の終了時において、ゲート電極からソース電極への突抜け電圧によりソース電極の電位を低下させる、の少なくともいずれかである。【選択図】図７Ｂ
2016095381.tif 000002
【特許請求の範囲】
【請求項１】
複数の表示画素が行列状に配置された表示部を有する表示装置であって、
前記複数の表示画素に高電位側の駆動電圧を供給するための第１駆動電源線と、
画素列に対応して配置され、映像信号を反映したデータ電圧を前記複数の表示画素へ伝達する複数のデータ線とを備え、
前記複数の表示画素の各々は、
発光素子と、
前記データ電圧に対応した電圧を保持するための容量素子と、
前記電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を前記発光素子に流す駆動トランジスタと、
第１ゲート電極、第２電極および第３電極を有し、前記第２電極が前記第１駆動電源線に接続され、前記第３電極が前記駆動トランジスタのソースおよびドレインの一方に接続され、前記第１駆動電源線と前記駆動トランジスタの導通および非導通を切り換える第１スイッチトランジスタと、
第２ゲート電極、第４電極および第５電極を有し、前記第４電極が前記複数のデータ線のうち対応するデータ線に接続され、前記第５電極が前記容量素子に接続され、前記データ線と前記容量素子との導通および非導通を切り換える第２スイッチトランジスタとを備え、
前記表示装置は、さらに、
前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む書込みステップと、前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより当該電圧に応じた電流を前記発光素子に流す発光ステップとを実行する制御部とを備え、
前記第１スイッチトランジスタは、前記書込みステップにおいて前記第３電極から前記第１ゲート電極への電荷突抜けにより前記第３電極の電位を低下させる、および、前記第２スイッチトランジスタは、前記書込みステップの終了時において前記第５電極から前記第２ゲート電極への電荷突抜けにより前記第５電極の電位を低下させる、の少なくともいずれかが実行される
表示装置。
【請求項２】
前記表示装置は、
前記複数の表示画素に低電位側の駆動電圧を供給するための第２駆動電源線を備え、
前記制御部は、
前記書込みステップにおいて、前記第２駆動電源線の電圧値から所定値だけ小さい電圧よりもさらに小さい第１制御電圧を前記第１ゲート電極に印加することにより、前記第１スイッチトランジスタを非導通状態とする
請求項１に記載の表示装置。
【請求項３】
前記第１スイッチトランジスタは、前記電荷突抜けにより前記第３電極の電位が前記駆動トランジスタのソースおよびドレインの他方の電位となるまで前記電位を低下させる
請求項１または２に記載の表示装置。
【請求項４】
前記制御部は、
前記書込みステップの終了時において、前記データ電圧の電圧範囲の下限電圧値から所定値だけ小さい電圧よりもさらに小さい第２制御電圧を前記第２ゲート電極に印加することにより、前記第２スイッチトランジスタを非導通状態とする
請求項１〜３のいずれか１項に記載の表示装置。
【請求項５】
前記第１スイッチトランジスタは、
前記第１ゲート電極と前記第２電極とで形成された第１寄生容量と、
前記第１ゲート電極と前記第３電極とで形成された第２寄生容量とを有し、
前記第２寄生容量が前記第１寄生容量よりも大きくなるよう形成されている
請求項１〜４のいずれか１項に記載の表示装置。
【請求項６】
前記第１スイッチトランジスタは、スタガ型または逆スタガ型構造を有する
請求項５に記載の表示装置。
【請求項７】
さらに、
前記制御部と前記表示部との間に配置され、前記制御部の指示により行順次に前記第１ゲート電極に制御信号を印加する第１駆動回路を備え、
前記表示部に配置された前記複数の表示画素において、前記第１駆動回路に近い表示画素ほど前記第２寄生容量が小さい前記第１スイッチトランジスタを備える
請求項５または６に記載の表示装置。
【請求項８】
前記第２スイッチトランジスタは、
前記第２ゲート電極と前記第４電極とで形成された第３寄生容量と、
前記第２ゲート電極と前記第５電極とで形成された第４寄生容量とを有し、
前記第４寄生容量が前記第３寄生容量よりも大きくなるよう形成されている
請求項１〜７のいずれか１項に記載の表示装置。
【請求項９】
前記第２スイッチトランジスタは、スタガ型または逆スタガ型構造を有する
請求項８に記載の表示装置。
【請求項１０】
さらに、
前記制御部と前記表示部との間に配置され、前記制御部の指示により行順次に前記第２ゲート電極に制御信号を印加する第２駆動回路を備え、
前記表示部に配置された前記複数の表示画素において、前記第２駆動回路に近い表示画素ほど前記第４寄生容量が小さい前記第２スイッチトランジスタを備える
請求項８または９に記載の表示装置。
【請求項１１】
前記第１駆動電源線の電圧をＶｔｆｔ、前記容量素子および前記駆動トランジスタのゲート電極に印加される参照電圧をＶｒｅｆ、前記駆動トランジスタの閾値電圧をＶｔｈｄｒｖ、前記第１スイッチトランジスタの閾値電圧をＶｔｈｅｎｂ、および前記駆動トランジスタのゲートと前記ソースおよびドレインの一方とで形成される寄生容量をＣｄｒｖとした場合、前記第１スイッチトランジスタを非導通状態とするゲート電位ＶｅｎｂＬおよび前記第１ゲート電極と前記第３電極とで形成される寄生容量Ｃｅｎｂは、
【数１】
2016095381.tif 000011
なる関係を満たす
請求項１に記載の表示装置。
【請求項１２】
前記駆動トランジスタのゲート−ソース間電圧Ｖｇｓの低階調側への目標シフト量をΔＶｇｓ、階調特性に歪みが発生する前記データ電圧をＶｄａｔａ、前記第２スイッチトランジスタの閾値電圧をＶｔｈｓｃｎ、および前記容量素子の静電容量をＣｓとした場合、前記第２スイッチトランジスタを非導通状態とするゲート電位ＶｓｃｎＬおよび前記第２ゲート電極と前記第５電極とで形成される寄生容量Ｃｓｃｎは、
【数２】
2016095381.tif 000012
なる関係を満たす
請求項１に記載の表示装置。
【請求項１３】
複数の表示画素が行列状に配置された表示部を有する表示装置であって、
前記複数の表示画素に駆動電圧を供給するための駆動電源線と、
画素列に対応して配置され、映像信号を反映したデータ電圧を前記複数の表示画素へ伝達する複数のデータ線とを備え、
前記複数の表示画素の各々は、
発光素子と、
前記データ電圧に対応した電圧を保持するための容量素子と、
前記電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を前記発光素子に流す駆動トランジスタと、
第１ゲート電極、第２電極および第３電極を有し、前記第２電極が前記駆動電源線に接続され、前記第３電極が前記駆動トランジスタのソースおよびドレインの一方に接続され、前記駆動電源線と前記駆動トランジスタの導通および非導通を切り換える第１スイッチトランジスタと、
第２ゲート電極、第４電極および第５電極を有し、前記第４電極が前記複数のデータ線のうち対応するデータ線に接続され、前記第５電極が前記容量素子に接続され、前記データ線と前記容量素子との導通および非導通を切り換える第２スイッチトランジスタとを備え、
前記表示装置は、さらに、
前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む書込みステップと、前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより当該電圧に応じた電流を前記発光素子に流す発光ステップとを実行する制御部とを備え、
前記駆動トランジスタは、
ゲート電極と前記ソースおよびドレインの一方とで形成された第５寄生容量と、
前記ゲート電極とソースおよびドレインの他方とで形成された第６寄生容量とを有し、
前記第５寄生容量が前記第６寄生容量よりも小さくなるよう形成されている
表示装置。
【請求項１４】
前記制御部は、さらに、
前記書込みステップの前に、前記駆動トランジスタのゲートに参照電圧を印加した状態で、かつ前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させる閾値電圧検出ステップを実行する
請求項１〜１３のいずれか１項に記載の表示装置。
【請求項１５】
前記複数の表示画素の各々は、さらに、
前記参照電圧を伝達する参照電源線と前記容量素子との導通および非導通を切り換える第３スイッチトランジスタを備える
請求項１４に記載の表示装置。
【請求項１６】
前記複数の表示画素の各々は、さらに、
初期化電圧を伝達する初期化電源線と前記容量素子との導通および非導通を切り換える第４スイッチトランジスタを備え、
前記制御部は、
前記第１スイッチトランジスタおよび前記第２スイッチトランジスタを非導通状態かつ前記第３スイッチトランジスタおよび前記第４スイッチトランジスタを導通状態とすることにより、前記駆動トランジスタを導通状態とすることで初期化期間を開始する初期化ステップと、
前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させる前記閾値電圧検出ステップと、
前記閾値電圧検出ステップの後、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む前記書込みステップと、
前記発光ステップと、
前記閾値電圧検出ステップの終了時点と前記書込みステップの終了時点との間に、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く電荷引き抜きステップとを実行し、
前記初期化ステップの前に前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタのうち前記第４スイッチトランジスタのみを導通状態に切り換えることで第１期間を開始し、前記第３スイッチトランジスタを導通状態に切り換えることで前記第１期間に続く前記初期化期間を開始する
請求項１５に記載の表示装置。
【請求項１７】
前記初期化電源線は、前記駆動電源線および前記参照電源線と直交する方向に配置されている
請求項１６に記載の表示装置。
【請求項１８】
前記制御部は、さらに、
前記第１期間前に、前記第１スイッチトランジスタを非導通に切り換えることで、前記発光素子を発光させる期間を終了させて、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタが非導通状態に切り換えられた第２期間を開始し、前記第４スイッチトランジスタを導通状態に切り換えることで前記第２期間に続く前記１期間を開始する
請求項１６または１７に記載の表示装置。
【請求項１９】
複数の表示画素が行列状に配置された表示部を有する表示装置の駆動方法であって、
前記表示装置は、
前記複数の表示画素に高電位側の駆動電圧を供給するための第１駆動電源線と、
画素列に対応して配置され、映像信号を反映したデータ電圧を前記複数の表示画素へ伝達する複数のデータ線とを備え、
前記複数の表示画素の各々は、
発光素子と、
前記データ電圧に対応した電圧を保持するための容量素子と、
前記電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を前記発光素子に流す駆動トランジスタと、
第１ゲート電極、第２電極および第３電極を有し、前記第２電極が前記第１駆動電源線に接続され、前記第３電極が前記駆動トランジスタのソースおよびドレインの一方に接続され、前記第１駆動電源線と前記駆動トランジスタの導通および非導通を切り換える第１スイッチトランジスタと、
第２ゲート電極、第４電極および第５電極を有し、前記第４電極が前記複数のデータ線のうち対応するデータ線に接続され、前記第５電極が前記容量素子に接続され、前記データ線と前記容量素子との導通および非導通を切り換える第２スイッチトランジスタとを備え、
前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む書込みステップと、
前記書込みステップの後、前記第１スイッチトランジスタを導通状態とすることにより当該電圧に応じた電流を前記発光素子に流す発光ステップと、
前記書込みステップにおいて前記第１スイッチトランジスタを非導通状態にし、前記第３電極から前記第１ゲート電極への電荷突抜けにより前記第３電極の電位を低下させる、および、前記書込みステップの終了時において前記第２スイッチトランジスタを非導通状態にし、前記第５電極から前記第２ゲート電極への電荷突抜けにより前記第５電極の電位を低下させる、の少なくともいずれかを実行する電荷突抜けステップとを含む
表示装置の駆動方法。
【請求項２０】
前記表示装置は、さらに、
前記複数の表示画素に低電位側の駆動電圧を供給するための第２駆動電源線を備え、
前記電荷突抜けステップでは、
前記第２駆動電源線の電圧値から所定値だけ小さい電圧よりもさらに小さい第１制御電圧を前記第１ゲート電極に印加することにより、前記第１スイッチトランジスタを非導通状態とする
請求項１９に記載の表示装置の駆動方法。
【請求項２１】
前記電荷突抜けステップでは、
前記データ電圧の電圧範囲の下限電圧値から所定値だけ小さい電圧よりもさらに小さい第２制御電圧を前記第２ゲート電極に印加することにより、前記第２スイッチトランジスタを非導通状態とする
請求項１９または２０に記載の表示装置の駆動方法。
【請求項２２】
前記表示装置は、さらに、
前記書込みステップの前に、前記駆動トランジスタのゲートに参照電圧を印加した状態で、かつ前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させる閾値電圧検出ステップとを含む、
請求項１９〜２１のいずれか１項に記載の表示装置の駆動方法。
【請求項２３】
前記複数の表示画素の各々は、さらに、
前記参照電圧を伝達する参照電源線と前記容量素子との導通および非導通を切り換える第３スイッチトランジスタを備え、
前記書込みステップでは、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む
請求項２２に記載の表示装置の駆動方法。
【請求項２４】
前記複数の表示画素の各々は、さらに、
初期化電圧を伝達する初期化電源線と前記容量素子との導通および非導通を切り換える第４スイッチトランジスタを備え、
前記表示装置の駆動方法は、さらに、
前記閾値電圧検出ステップの前に、前記第１スイッチトランジスタおよび前記第２スイッチトランジスタを非導通状態かつ前記第３スイッチトランジスタおよび前記第４スイッチトランジスタを導通状態とすることにより、前記駆動トランジスタを導通状態とすることで初期化期間を開始する初期化ステップを含み、
前記初期化ステップの前において、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタのうち前記第４スイッチトランジスタのみを導通状態に切り換えることで第１期間を開始し、
前記初期化ステップにおいて、前記第３スイッチトランジスタを導通状態に切り換えることで前記第１期間に続く前記初期化期間を開始する
請求項２３に記載の表示装置の駆動方法。
【請求項２５】
前記初期化電源線は、前記駆動電源線および前記参照電源線と直交する方向に配置されている
請求項２４に記載の表示装置の駆動方法。
【請求項２６】
さらに、前記第１期間前に、
前記第１スイッチトランジスタを非導通状態に切り換えることで、前記発光素子を発光させる期間を終了させて、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタが非導通状態に切り換えられた第２期間を開始し、前記第４スイッチトランジスタを導通状態に切り換えることで前記第２期間に続く前記１期間を開始する
請求項２３または２４に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
電流駆動型の発光素子を用いた表示装置として、有機エレクトロルミネッセンス（ＥＬ）素子を用いた表示装置が知られている。この自発光する有機ＥＬ素子を用いた表示装置は、液晶を用いた表示装置に必要なバックライトが不要で装置の薄型化に最適である。また、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。また、有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
【０００３】
有機ＥＬ素子を用いた表示装置では、通常、画素を構成する有機ＥＬ素子がマトリクス状に配置される。複数の走査線と複数のデータ線との交点にスイッチング薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を設け、このスイッチングＴＦＴに駆動トランジスタのゲート電極を接続し、選択した走査線を通じてこのスイッチングＴＦＴを導通状態（導通状態）にさせてデータ線からデータ信号電圧を駆動トランジスタに入力する。この駆動トランジスタによって有機ＥＬ素子を駆動するものをアクティブマトリクス型の有機ＥＬ表示装置と呼ぶ。
【０００４】
アクティブマトリクス型の有機ＥＬ表示装置では、高精度な画像表示を実現するため、映像信号を反映したデータ電圧を、画素回路に正確に書き込むことが必要となる。つまり、駆動トランジスタは、上記データ電圧に対応した駆動電流を発光素子に流すことで発光素子を所望の輝度で発光させるため、駆動トランジスタのゲート−ソース間に正確にデータ電圧を書き込むことが必要となる。
【０００５】
例えば、特許文献１では、駆動素子の移動度を補正することで、駆動素子のデバイス特性のばらつきを抑える方法が開示されている。具体的には、駆動電源Ｖｃｃ、駆動トランジスタＴｒｄ、および有機ＥＬ素子ＥＬが接続された駆動電流経路に、有機ＥＬ素子の発光および非発光を制御するスイッチ素子Ｔｒ４が存在し、データ電圧の書込み時においてデータ電圧が、駆動トランジスタＴｒｄのゲートに印加される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−３１０３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示された画素回路では、データ電圧の書込み時に、駆動トランジスタのドレイン側の寄生容量からソース側に放電される電荷量が、データ電圧の大きさおよびスイッチ素子の突抜け電圧により影響を受ける。このため、データ電圧書込み完了時の駆動トランジスタのドレイン電位が階調によって変動する。これにより、駆動トランジスタの発光時のゲート−ソース電圧が上記変動の影響を受け、データ電圧と駆動電流との関係を表すガンマカーブに歪みが生じる。また、上記歪みが発生する階調が面内分布を持つため、表示パネルに輝度ムラが生じる。
【０００８】
本発明は上記課題に鑑みてなされたものであり、ガンマカーブの歪みが抑制された表示装置およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様に係る表示装置は、複数の表示画素が行列状に配置された表示部を有する表示装置であって、前記複数の表示画素に高電位側の駆動電圧を供給するための第１駆動電源線と、画素列に対応して配置され、映像信号を反映したデータ電圧を前記複数の表示画素へ伝達する複数のデータ線とを備え、前記複数の表示画素の各々は、発光素子と、前記データ電圧に対応した電圧を保持するための容量素子と、前記電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を前記発光素子に流す駆動トランジスタと、第１ゲート電極、第２電極および第３電極を有し、前記第２電極が前記第１駆動電源線に接続され、前記第３電極が前記駆動トランジスタのソースおよびドレインの一方に接続され、前記第１駆動電源線と前記駆動トランジスタの導通および非導通を切り換える第１スイッチトランジスタと、第２ゲート電極、第４電極および第５電極を有し、前記第４電極が前記複数のデータ線のうち対応するデータ線に接続され、前記第５電極が前記容量素子に接続され、前記データ線と前記容量素子との導通および非導通を切り換える第２スイッチトランジスタとを備え、前記表示装置は、さらに、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む書込みステップと、前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより当該電圧に応じた電流を前記発光素子に流す発光ステップとを実行する制御部とを備え、前記第１スイッチトランジスタは、前記書込みステップにおいて前記第３電極から前記第１ゲート電極への電荷突抜けにより前記第３電極の電位を低下させる、および、前記第２スイッチトランジスタは、前記書込みステップの終了時において前記第５電極から前記第２ゲート電極への電荷突抜けにより前記第５電極の電位を低下させる、の少なくともいずれかが実行されることを特徴とする。
【発明の効果】
【００１０】
本発明に係る表示装置によれば、容量素子のへ書込み電圧を変動させる要因である駆動トランジスタのソースおよびドレインの一方、ならびに、駆動トランジスタのゲート、の少なくとも一方について、スイッチトランジスタのオフ時に電荷突抜けを発生させることにより電位を低下させる。これにより、駆動トランジスタのソースおよびドレインの一方からゲートへの突抜け電圧のデータ電圧依存性を低減する、および、駆動トランジスタのゲート電位を低電位側へとシフトさせる、の少なくともいずれかが実行される。よって、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】表示装置の全体構成を示す機能ブロック図である。
【図２Ａ】表示装置の画素回路構成の一例を示す図である。
【図２Ｂ】表示装置の画素回路の動作タイミングチャートの一例である。
【図３】データ電圧と画素電流との関係を表すグラフである。
【図４Ａ】データ電圧が１．０Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。
【図４Ｂ】データ電圧が２．６Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。
【図４Ｃ】データ電圧が３．４Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。
【図４Ｄ】データ電圧が４．０Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。
【図５】駆動トランジスタのドレイン電位の時間変化を表すグラフである。
【図６】階調特性と駆動トランジスタのゲート−ソース間電圧との関係を表すグラフである。
【図７Ａ】実施の形態１に係る画素回路のスイッチ制御を説明する回路図である。
【図７Ｂ】実施の形態１に係るスイッチ制御による駆動トランジスタのドレイン電位の時間変化を表すグラフである。
【図７Ｃ】従来のスイッチ制御による駆動トランジスタのドレイン電位の時間変化を表すグラフである。
【図８】実施の形態の変形例１に係るスイッチの構成を表す概略平面図である。
【図９】実施の形態の変形例２に係るスイッチの構成を表す概略平面図である。
【図１０Ａ】実施の形態２に係る画素回路のスイッチ制御を説明する回路図である。
【図１０Ｂ】遷移領域を非発光領域へシフトさせた階調特性を表すグラフである。
【図１１】実施の形態３に係る駆動トランジスタの構成を表す概略平面図である。
【図１２】実施の形態１〜３のいずれかに係る表示装置を内蔵した薄型フラットＴＶの外観図である。
【図１３】表示装置の電源線の配置の一例を示す図である。
【図１４】表示装置の電源線の配置の一例を示す図である。
【発明を実施するための形態】
【００１２】
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した表示装置に関し、０−３．階調特性の歪みで後述するような問題が生じることを見出した。以下、図面を用いて本問題について説明する。
【００１３】
［０−１．表示装置の全体構成］
図１は、表示装置の全体構成を示す機能ブロック図である。表示装置１は、表示部２と、電源部３と、データ線駆動回路４０と、走査線駆動回路５０と、制御回路６０とを備える。
【００１４】
表示部２は、有機ＥＬ素子および当該有機ＥＬ素子を発光駆動するための回路素子を有する画素２０が行列状に配置されている。
【００１５】
電源部３は、表示部２の外周領域に配置された給電線３０から各画素２０に電源電圧を給電する。なお、給電線３０は、正電源電圧を伝達する正電圧給電線と、当該正電源電圧よりも低電位である負電源電圧を伝達する負電圧給電線とを有している。なお、給電線３０は、図１のように表示部２の外周部を包囲している必要はなく、例えば、表示部２の上下辺または左右辺に分割して配置されていてもよい。なお、給電線３０の電位は、正電圧給電線の電位より相対的に低ければよく、必ずしも負の電位である必要はない。
【００１６】
制御回路６０は、外部から入力された映像信号に基づいて、データ線駆動回路４０を制御するための制御信号Ｓ４を生成し、生成した制御信号Ｓ４をデータ線駆動回路４０へ出力する。また、制御回路６０は、入力される同期信号に基づいて走査線駆動回路５０を制御するための制御信号Ｓ５を生成し、当該生成した制御信号Ｓ５を走査線駆動回路５０へ出力する。
【００１７】
データ線駆動回路４０は、制御回路６０で生成された制御信号Ｓ４に基づいて、表示部２のデータ線を駆動する。より具体的には、データ線駆動回路４０は、映像信号および水平同期信号に基づいて、各画素回路に映像信号を反映したデータ電圧を出力する。
【００１８】
走査線駆動回路５０は、制御回路６０で生成された制御信号Ｓ５に基づいて、表示部２の走査線を駆動する。より具体的には、走査線駆動回路５０は、垂直同期信号および水平同期信号に基づいて、各画素回路に走査信号等を、少なくとも表示ライン単位で出力する。
【００１９】
［０−２．画素回路構成および駆動方法］
図２Ａは、表示装置の画素回路構成の一例を示す図である。また、図２Ｂは、表示装置の画素回路の動作タイミングチャートの一例である。図２Ａには、有機ＥＬ発光パネル上に行列状に配置された複数の画素のうちの一画素における回路が示されている。画素２０は、有機ＥＬ素子２０１と、駆動トランジスタ２０２と、スイッチ２０３〜２０６と、容量素子２１０とを備えた表示画素である。また、画素２０には、参照電源線２４と、ＥＬアノード電源線２１（第１駆動電源線：Ｖｔｆｔ）と、ＥＬカソード電源線２２（第２駆動電源線：Ｖｅｌ）と、初期化電源線２３（Ｖｉｎｉ）と、走査線９３と、参照電圧制御線９４と、初期化制御線９６と、発光制御線９５と、データ線２５とが配線されている。
【００２０】
図２Ａに示されように、スイッチ２０５および２０３を有する画素回路構成では、図３に示されたような、階調特性の歪みが発生する。
【００２１】
図３は、データ電圧と画素電流との関係を表すグラフである。同図の左側には、データ電圧Ｖｄａｔａ―画素電流Ｉｐｉｘ特性であるガンマカーブが示されており、右側には、データ電圧Ｖｄａｔａ―画素電流Ｉｐｉｘの微分値特性が示されている。ガンマカーブの特性を、微分により詳細に分析した右側のグラフでは、階調特性の歪み（領域Ｐ）が観測される。この歪みが発生する階調は表示パネル内でばらつくため、輝度ムラとなって表示品位を下げる原因となる。この歪みが発生する主要因として、駆動トランジスタ２０２のゲート−ドレイン間寄生容量を介した発光時の突上げ電圧量が表示階調により異なること、が挙げられる。
【００２２】
以下、図２Ｂの駆動タイミングチャート、図４Ａ〜図４Ｄの状態遷移図、図５の駆動トランジスタ２０２のドレイン電位の時間変化、および図６のガンマカーブと駆動トランジスタ２０２のゲート−ソース間電圧Ｖｇｓとの関係を参照しながら、上記歪みの発生原理について説明する。
【００２３】
［期間Ｔ２１］
図２Ｂに示すように、時刻ｔ０において、スイッチ２０６のみを導通状態として、駆動トランジスタ２０２のソース電位を安定させる（駆動トランジスタ２０２のソース電位を初期化電圧Ｖｉｎｉに設定する）。より具体的には、時刻ｔ０において、走査線駆動回路５０は、走査線９３と参照電圧制御線９４と発光制御線９５との電圧レベルをＬＯＷに維持しつつ、初期化制御線９６の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ０において、スイッチ２０３、スイッチ２０４およびスイッチ２０５は非導通状態（オフ状態）のままで、スイッチ２０６が導通状態（オン状態）にされる。なお初期化電圧Ｖｉｎｉは、電位差（Ｖｉｎｉ−Ｖｅｌ）が有機ＥＬ素子２０１の閾値電圧よりも小さくなるように設定されている。より望ましくは（Ｖｉｎｉ−Ｖｅｌ）＜０である。
【００２４】
このように、初期化制御線９６の動作により、スイッチ２０３、スイッチ２０４、スイッチ２０５およびスイッチ２０６のうちスイッチ２０６のみを導通とする期間Ｔ２１を設けることにより、駆動トランジスタ２０２のソース電位を初期化電源線２３の電圧Ｖｉｎｉにより短期間に設定することができる。また、容量素子２１０により、駆動トランジスタ２０２のゲート電位も、初期化電源線２３の電圧Ｖｉｎｉ＋前フレームでの発光時の駆動トランジスタ２０２のゲート−ソース間電圧に低下する。
【００２５】
この期間Ｔ２１を設ける理由は次の通りである。
【００２６】
表示装置１を構成する表示部２のサイズや１画素あたり（画素２０）のサイズが大きい場合に、有機ＥＬ素子２０１の容量が大きくなり、初期化電源線２３の配線時定数が大きくなることで、駆動トランジスタ２０２のソース電位を初期化電源線２３の電圧Ｖｉｎｉにすることに時間を要する。そのため、スイッチ２０６を先に導通させる期間Ｔ２１を設けることにより、駆動トランジスタ２０２のソース電位を初期化電源線２３の電圧Ｖｉｎｉにより短期間で設定（電圧Ｖｉｎｉを書込み）することができる。
【００２７】
なお、参照電源線２４の電圧Ｖｒｅｆを駆動トランジスタ２０２のゲートに印加することも同様に時間を要する。しかし、電圧Ｖｒｅｆを充放電する時間に影響する要因は、容量素子２１０および参照電源線２４の配線時定数である。つまり、参照電源線２４と初期化電源線２３との配線時定数がほぼ同等であるが、有機ＥＬ素子２０１の容量＞容量素子２１０であり、容量比は、（有機ＥＬ素子２０１）／（容量素子２１０）が１．３〜９倍である。そのため、有機ＥＬ素子２０１を充電する（駆動トランジスタ２０２のソース電位に初期化電源線２３の電圧Ｖｉｎｉを書き込む）方が容量素子２１０を充電する（駆動トランジスタ２０２のゲート電位に参照電源線２４の電圧Ｖｒｅｆを書き込む）よりも時間がかかる。
【００２８】
また、期間Ｔ２１において、スイッチ２０６のみを導通させスイッチ２０４の導通を遅らせる利点としては次のようなものもある。
【００２９】
すなわち、期間Ｔ２１において、駆動トランジスタ２０２のソース電位に初期化電源線２３の電圧Ｖｉｎｉを書き込む期間を設けることで参照電源線２４の電圧Ｖｒｅｆを駆動トランジスタ２０２のゲートに書き込む負荷を軽くすることができる利点がある。つまり、期間Ｔ２１を設けることで、駆動トランジスタ２０２のゲート電位を低い電位に設定することができ、参照電源線２４は画素２０に充電するための電流（電圧）を供給するのみでよくなる。換言すると、参照電源線２４の電圧Ｖｒｅｆが有機ＥＬ素子２０１を充電するための電圧として用いられないため、参照電源線２４の負荷が軽くなるという利点がある。  
【００３０】
さらに、参照電源線２４の負荷をより軽くするために、初期化電源線２３を、ＥＬアノード電源線２１および参照電源線２４と直交する方向に配置されているとしてもよい。以下、この場合について図を用いて説明する。
【００３１】
図１３および図１４は、表示装置の電源線の配置の一例を示す図である。
【００３２】
以下では、参照電源線２４、ＥＬアノード電源線２１、ＥＬカソード電源線２２および初期化電源線２３を電源線とも称する。
【００３３】
例えば図１３に示すように、表示パネル６上に、４本の電源線をすべて縦方向に引くとしてもよい。しかし、この場合、表示部２の外周およびドライバＩＣ５１を備える走査線駆動回路５０のフレキ部分５２での抵抗を下げることが難しい。
【００３４】
それに対して、例えば図１４に示すように、表示パネル６Ａ上に、４本の電源線のうち１本の電源線を横に引く（つまり、他の３本の電源線と直交するように配置されること）。それにより、表示部２の外周とドライバＩＣ５１Ａおよび５１Ｂとを備える走査線駆動回路５０のフレキ部分５３、５４で１電源線あたりの端子数および配線幅を太くすることができ、電圧ドロップによる電力損失を小さくできる。
【００３５】
横に引く１本の電源線としては、上述したように、初期化電源線２３を選ぶとよい。すなわち、初期化電源線２３を他の３本の電源線と直交するように配置される１本の電源線とすればよい。
【００３６】
より具体的には、画素２０に必要な電源線は４種類あるが、電源線が表示パネル６Ａの外部に引き出される場合には、配線抵抗による電圧ドロップが生じる。そのため、この電圧ドロップを抑えるために、表示パネル６Ａの消費電力に影響する参照電源線２４およびＥＬカソード電源線２２を、図１４の縦方向（データ線の方向）に引き出すとよい。また、電源の揺れが直接表示輝度に影響する参照電源線２４も、図１４の縦方向（データ線の方向）に引き出すとよい。参照電源線２４が縦方向に配置されると、参照電源線２４が充放電する容量素子２１０の数は、期間Ｔ２２〜Ｔ２４の長さに対応した画素数となるので、負荷となる容量の数が小さくなり充放電が容易となる。
【００３７】
一方、初期化電源線２３は、１水平走査期間で、有機ＥＬ素子２０１を１行分同時に充電する必要があるため、特に時定数が大きく、充放電に時間がかかるため、図１４の横方向（データ線と直交する方向）に引き出すとよい。それにより、初期化電源線２３の配線幅を太くすることができるので、初期化電源線２３の配線遅延を少なくでき、より早く駆動トランジスタ２０２のソース電位を安定させることができる。
【００３８】
なお、図１３および図１４では、走査線駆動回路５０の一部として、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）で形成されたフレキ部分５２、５３、５４を一例に図示されているが、それに限らない。ＣＯＦ（Ｃｈｉｐ  ｏｎ  Ｆｉｌｍ）またはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）で形成されていてもよくドライバＩＣ５１等を表示パネル６または６Ａ上に搭載したＣＯＧ（Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）で形成されているとしてもよい。また、図１３および図１４では、表示パネル６または６Ａの片側にのみ形成されている例を示しているが、それに限らず両側からの給電される構成でもよい。
【００３９】
また、後述する期間Ｔ２４（閾値補償動作時）においては、参照電源線２４は画素２０から電流を引き込むことが要求されるため、期間Ｔ２１を設けることで、たとえ期間Ｔ２１で参照電源線２４から画素２０に対して電流の供給（双方向）を十分に行えなくとも、期間Ｔ２４において画素２０間で電荷を再配分できるので所望の動作が実現できるようになる。つまり、期間Ｔ２１を設けることで、参照電源線２４の電源能力が高くなくても画素２０を駆動できる。
【００４０】
また、表示装置１を構成する表示部２のサイズが大きい場合には、電源線は、表示部２の端から中央に引き回された配線抵抗により電圧ドロップの問題が生じるが、期間２１と設けることで、期間Ｔ２４において画素２０間で電荷やり取りが可能となるため、電圧ドロップを抑制できる。つまり、期間Ｔ２１を設けることで、参照電源線２４の配線幅を小さくできる。
【００４１】
このように、スイッチ２０６のみを導通状態（オン状態）に切り換えて、先に駆動トランジスタ２０２のソース電位を安定させる期間Ｔ２１を設ける。それにより、表示部２の電力消費と表示部２の輝度変動の影響とを小さくしつつ、期間Ｔ２１以降の期間Ｔ２２の総時間を短くすることができる。
【００４２】
なお、図１２を用いて、初期化電源線２３がＥＬアノード電源線２１および参照電源線２４と直交する方向に配置されている場合について説明したが、それに限らない。参照電源線２４がＥＬアノード電源線２１および初期化電源線２３と直交する方向に配置されているとしてもよい。
【００４３】
この場合、表示部２の外部（パネル外部）への電源線の引き出しが、参照電源線２４とそれ以外で異なる方向に引き出されることから、パネル外部への電源引き出し配線を太くすることができ、表示部２の周辺から外部電源回路までの参照電源線２４の抵抗を小さく設計することが容易となる。それにより、抵抗による電圧ドロップによる電源変動の影響を受けにくくなり、均一性の高い表示が実現可能となる。
【００４４】
［期間Ｔ２２］
図２Ｂに示す時刻ｔ１〜時刻ｔ２の期間Ｔ２２は、駆動トランジスタ２０２の閾値電圧補償を行うために駆動トランジスタ２０２を導通状態とし、ドレイン電流を流すのに必要な電圧を駆動トランジスタ２０２のゲート−ソース間に印加する初期化期間である。
【００４５】
具体的には、時刻ｔ１において、走査線駆動回路５０は、走査線９３と発光制御線９５の電圧レベルをＬＯＷに維持し、初期化制御線９６の電圧レベルをＨＩＧＨに維持しつつ、参照電圧制御線９４の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ１において、スイッチ２０３およびスイッチ２０５は非導通状態（オフ状態）、かつ、スイッチ２０６が導通状態（オン状態）のままで、スイッチ２０４が導通状態（オン状態）にされる。
【００４６】
これにより、駆動トランジスタ２０２のゲート電位が参照電源線２４の電圧Ｖｒｅｆに設定される。ここで、スイッチ２０６が導通状態であるから、駆動トランジスタ２０２のソース電位は初期化電源線２３の電圧Ｖｉｎｉに設定されている。すなわち、駆動トランジスタ２０２は、参照電源線２４の電圧Ｖｒｅｆおよび初期化電源線２３の電圧Ｖｉｎｉが印加される。
【００４７】
なお、期間Ｔ２２は、駆動トランジスタ２０２のゲートおよび駆動トランジスタ２０２のソース電位が、所定電位になるまでの長さ（時間）に設定される。
【００４８】
また、上述したように、駆動トランジスタ２０２のゲート−ソース間電圧は、閾値補正動作を行うのに必要な初期ドレイン電流を確保できる電圧に設定されることが必要である。そのため、参照電源線２４の電圧Ｖｒｅｆと初期化電源線２３の電圧Ｖｉｎｉの電位差は駆動トランジスタ２０２の最大閾値電圧よりも大きな電圧に設定される。また、電圧Ｖｒｅｆおよび電圧Ｖｉｎｉは、有機ＥＬ素子２０１に電流が流れないように、電圧Ｖｉｎｉ＜（電圧Ｖｅｌ＋有機ＥＬ素子２０１の順方向電流閾値電圧）、および、Ｖｒｅｆ＜（電圧Ｖｅｌ＋有機ＥＬ素子２０１の順方向電流閾値電圧＋駆動トランジスタ２０２の閾値電圧）、となるように設定される。
【００４９】
［期間Ｔ２３］
図２Ｂに示す時刻ｔ２〜時刻ｔ３の期間Ｔ２３は、スイッチ２０６とスイッチ２０５とが同時に導通状態とならないようにするための期間である。
【００５０】
より具体的には、時刻ｔ２において、走査線駆動回路５０は、走査線９３と発光制御線９５の電圧レベルをＬＯＷに維持し、参照電圧制御線９４の電圧レベルをＨＩＧＨに維持しつつ、初期化制御線９６の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ２において、スイッチ２０３およびスイッチ２０５は非導通状態（オフ状態）、かつ、スイッチ２０４が導通状態（オン状態）のままで、スイッチ２０６が非導通状態（オフ状態）にされる。
【００５１】
このように、初期化制御線９６の動作によりスイッチ２０６を非導通とする期間Ｔ２３を設けることにより、期間Ｔ２３がなければスイッチ２０６とスイッチ２０５とが同時に導通状態となり、スイッチ２０５、駆動トランジスタ２０２、および、スイッチ２０６を介して、ＥＬアノード電源線２１と初期化電源線２３との間に貫通電流が流れてしまうのを防止することができる。
【００５２】
なお、この時の貫通電流は、駆動トランジスタ２０２が閾値補償動作を行うのに十分な電流となるため、駆動トランジスタ２０２の閾値電圧が小さい場合には最高階調以上の電流が流れることも想定される。
【００５３】
ＥＬアノード電源線２１は、発光期間において有機ＥＬ素子２０１に流れる電流に対応して、電圧降下が少ないように太く配線されているため、期間Ｔ２３での貫通電流があっても、電圧変動の影響が少ない。一方、初期化電源線２３については、駆動トランジスタ２０２のソースを所定電位に充電できればよく、電流が必要でない配線のため、ＥＬアノード電源線２１ほど太く配線されない。しかし、貫通電流が発生すると、ＥＬアノード電源線２１の配線抵抗により電圧降下がおき、電圧降下量が大きくなることから、駆動トランジスタ２０２のソースの所定の電位が印加できなくなる場合も考えられる。初期化電源線２３の配線幅を太くすればよいが、配線幅を太くしないで良い方法として、本開示のように期間Ｔ２３を設ける（挿入する）方法がある。期間Ｔ２３を挿入する（設ける）ことにより、上述したように、初期化電源線２３に流れる電流を少なくすることができるので、細い配線であっても駆動トランジスタ２０２のソースに所定電圧を印加することができる。
【００５４】
［期間Ｔ２４］
次に、図２Ｂの時刻ｔ３〜時刻ｔ４の期間Ｔ２４は、駆動トランジスタ２０２の閾値電圧を補償する閾値補償期間である。
【００５５】
具体的には、時刻ｔ３において、走査線駆動回路５０は、走査線９３および初期化制御線９６の電圧レベルをＬＯＷ、参照電圧制御線９４の電圧レベルをＨＩＧＨに維持し、発光制御線９５の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ３において、スイッチ２０３およびスイッチ２０６は非導通状態（オフ状態）に、かつ、スイッチ２０４は導通状態（オン状態）に維持されつつ、スイッチ２０５が導通状態（オン状態）にされる。
【００５６】
ここで、電圧は、初期化期間（期間Ｔ２２）で上述したように設定されているので、有機ＥＬ素子２０１には電流が流れない。駆動トランジスタ２０２は、ＥＬアノード電源線２１の電圧Ｖｔｆｔによりドレイン電流が供給されるが、それとともに駆動トランジスタ２０２のソース電位が変化する。言い換えると、駆動トランジスタ２０２は、ＥＬアノード電源線２１の電圧Ｖｔｆｔにより供給されるドレイン電流がほぼ０となる点まで駆動トランジスタ２０２のソース電位が変化する。
【００５７】
このように、駆動トランジスタ２０２のゲート電極に参照電源線２４の電圧Ｖｒｅｆを入力した状態で、スイッチ２０５を導通状態（オン状態）にすると、駆動トランジスタ２０２の閾値補償動作を開始することができる。
【００５８】
そして、期間Ｔ２４の終了時（時刻ｔ４）には、駆動トランジスタ２０２のゲートと駆動トランジスタ２０２のソースとの電位差（駆動トランジスタ２０２のゲート−ソース間電圧）は駆動トランジスタ２０２の閾値に相当する電位差となっており、この電圧は容量素子２１０に保持（記憶）される。
【００５９】
［期間Ｔ２５］
図２Ｂに示す時刻ｔ４〜時刻ｔ５の期間Ｔ２５は、閾値補償動作を終了させるための期間である。
【００６０】
より具体的には、走査線駆動回路５０は、走査線９３および初期化制御線９６の電圧レベルをＬＯＷ、参照電圧制御線９４の電圧レベルをＨＩＧＨに維持し、発光制御線９５の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ４において、スイッチ２０３およびスイッチ２０６は非導通状態（オフ状態）に、かつ、スイッチ２０４は導通状態（オン状態）に維持されつつ、スイッチ２０５が非導通状態（オフ状態）にされる。
【００６１】
このようにして、発光制御線９５の動作によりスイッチ２０５を非導通とする期間Ｔ２５を設けることにより、駆動トランジスタ２０２経由で、ＥＬアノード電源線２１から駆動トランジスタ２０２のソースへの電流の供給をなくすことができ、閾値補償動作を確実に終了させてから次の動作を行うことができる。
【００６２】
［期間Ｔ２６］
図２Ｂに示す時刻ｔ５〜時刻ｔ６の期間Ｔ２６は、スイッチ２０４を非導通状態（オフ状態）にすることで、データ線２５を介して供給されたデータ電圧と参照電源線２４の電圧Ｖｒｅｆとが同時に駆動トランジスタ２０２のゲートに印加されるのを防止する期間である。
【００６３】
具体的には、時刻ｔ５において、走査線駆動回路５０は、走査線９３と初期化制御線９６と発光制御線９５との電圧レベルをＬＯＷに維持しつつ、参照電圧制御線９４の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ５において、スイッチ２０３、スイッチ２０６およびスイッチ２０５は非導通状態（オフ状態）のままで、スイッチ２０４が非導通状態（オフ状態）にされる。
【００６４】
このように、参照電圧制御線９４の動作によりスイッチ２０４をさらに非導通とし、スイッチ２０３およびスイッチ２０４が非導通状態（オフ状態）となる期間Ｔ２６を設けることで、データ線２５を介してスイッチ２０３から供給されるデータ電圧と、参照電源線２４の電圧Ｖｒｅｆとが駆動トランジスタ２０２のゲートに同時に印加されるのを防止することができる。
【００６５】
なお、スイッチ２０４とスイッチ２０５とを同時に非導通状態（オフ状態）にし、期間Ｔ２５および期間Ｔ２６は一つにまとめてもよい。
【００６６】
期間Ｔ２５および期間Ｔ２６と２段階にわける場合には、以下に説明する利点がある。すなわち、期間Ｔ２５および期間Ｔ２６を設けることで、駆動トランジスタ２０２のゲート電位である駆動トランジスタ２０２のゲート電位が不定となる期間をなるべく短くし、不定期間中で発生する恐れのある電位変動を抑え、映像信号に基づいた表示がより正確にできる。
【００６７】
また、階調表示は期間Ｔ２６の最後（時刻ｔ６）の駆動トランジスタ２０２のゲート電位と、データ線２５で入力されるデータ電圧（映像信号）の書込み完了時（時刻ｔ２７）の駆動トランジスタ２０２のゲート電位との電位差によって行われるため、期間Ｔ２６における駆動トランジスタ２０２のゲート電位変動は少ないほうが好ましい。理想的には、期間Ｔ２４において駆動トランジスタ２０２のゲートに参照電源線２４の電圧Ｖｒｅｆが印加され、期間Ｔ２５においては駆動トランジスタ２０２のゲート電位が保持されることから、電位差（データ電圧−電圧Ｖｒｅｆ）に基づいて有機ＥＬ素子２０１の表示輝度が決まる。
【００６８】
なお、（データ電圧−電圧Ｖｒｅｆ）の電位差を正確に反映させるには、期間Ｔ２６はなるべく短い方がよい。
【００６９】
また、発光制御線９５に接続されるスイッチ２０５は駆動トランジスタ２０２のドレイン側に接続されている。スイッチ２０５をｎ型トランジスタで形成した場合、スイッチ２０５のオン抵抗は高くなりやすく、オン抵抗による電圧ドロップは、表示部２の消費電力に影響する。そのため、できる限りスイッチ２０５のオン抵抗を下げて形成する。一般的にはスイッチ２０５のチャネルサイズを大きくしたり、発光制御線９５のオン制御電圧を高くしたりするなどでオン抵抗を下げる方法が知られているが、いずれの方法であっても発光制御線９５の立下り時間を長くする方向となってしまう。
【００７０】
そこで、以下に示す実施の形態では、参照電圧制御線９４に対して先に発光制御線９５を立ち下げる期間Ｔ２５を設けることにより、駆動トランジスタ２０２のゲートの電圧が不安定となる期間を短くすることができる、つまり、立下り時間を短くすることができる。
【００７１】
［期間Ｔ２７］
次に、図２Ｂの時刻ｔ６〜時刻ｔ７の期間Ｔ２７は、データ線２５から表示階調に応じた映像信号電圧（データ電圧）を画素２０にスイッチ２０３を介して取り込み、容量素子２１０に書き込む書込期間である。
【００７２】
具体的には、時刻ｔ６において、走査線駆動回路５０は、初期化制御線９６、参照電圧制御線９４および発光制御線９５の電圧レベルをＬＯＷに維持しつつ、走査線９３の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ６において、スイッチ２０４とスイッチ２０６とスイッチ２０５は非導通状態（オフ状態）に維持されつつ、スイッチ２０３が導通状態（オン状態）にされる。
【００７３】
これにより、容量素子２１０には、閾値補償期間で記憶された駆動トランジスタ２０２の閾値電圧Ｖｔｈに加えて、データ電圧と参照電源線２４の電圧Ｖｒｅｆとの電圧差が、（容量２１１の静電容量）／（容量２１１の静電容量＋容量素子２１０の静電容量）倍されて、記憶（保持）される。スイッチ２０５が非導通状態にあるため、駆動トランジスタ２０２はドレイン電流を流さない。そのため、駆動トランジスタ２０２のソース電位は期間Ｔ２７の間で大きく変化することはない。なお、容量２１１は、有機ＥＬ素子２０１が有する寄生容量であってもよいし、容量素子２１０のようにＴＦＴ工程で形成してもよい。
【００７４】
大画面化（表示部２のサイズが大きくなる）、かつ、画素２０の数が増加するのに伴い、画素２０に映像信号を書き込むための期間（水平走査期間）が短くなる。大画面化に伴い走査線９３配線時定数も増加するため、水平走査期間の短縮とあわせて、所定の階調電圧を画素２０に書き込むことが難しくなる。
【００７５】
そこで、以下に示す実施の形態では、図２Ｂに示すように、限られた時間で映像信号（データ電圧）を取り込むために、スイッチ２０３を導通させる時間（期間Ｔ２７）を増加させている。また、以下に示す実施の形態では、走査線９３の波形なまりがあっても、所定の映像信号（データ電圧）がデータ線２５に入力される前に走査線９３が立ち上がりを完了させて、スイッチ２０３が導通状態（オン状態）となるようにしている。これは期間Ｔ２７での駆動トランジスタ２０２のソース電位変動が大きく発生しないためである。
【００７６】
これにより、走査線９３の負荷（配線時定数）が大きく、立ち上がりに時間がかかるような大画面、高画素数の表示部２であっても確実に書き込むことができる。
【００７７】
なお、このように駆動させることから、走査線９３の配線幅をより細くすることもできる。その場合、配線幅を細くした分を容量素子２１０の大きさ（容量）を拡大することに用いて、表示性能を上げるとしてもよい。
【００７８】
表示性能は、容量素子２１０が小さいと、駆動トランジスタ２０２のドレインゲート間寄生容量と容量素子２１０と容量２１１が直列になっている関係から、ＥＬカソード電源線２２の変動により、容量素子２１０に書き込まれている電荷量が変化するという問題が顕著となる。そのため、表示性能は、寄生容量と蓄積容量（容量素子２１０の静電容量）の比率が重要であり、蓄積容量／寄生容量＞＞１が好ましい。
【００７９】
このように、期間Ｔ２７（書込期間）では、データ電圧（映像信号電圧）および駆動トランジスタ２０２の閾値電圧に応じた電圧が容量素子２１０に記憶（保持）される。
【００８０】
［期間Ｔ２８］
図２Ｂに示す時刻ｔ７〜時刻ｔ８の期間Ｔ２８は、スイッチ２０３を確実に非導通にさせるための期間である。
【００８１】
より具体的には、時刻ｔ７において、走査線駆動回路５０は、参照電圧制御線９４と初期化制御線９６と発光制御線９５の電圧レベルをＬＯＷに維持しつつ、走査線９３の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ７において、スイッチ２０４、スイッチ２０６およびスイッチ２０５は非導通状態（オフ状態）のままで、スイッチ２０３が非導通状態（オフ状態）にされる。
【００８２】
これにより、続く期間Ｔ２９（発光期間）においてスイッチ２０５が導通状態（オン状態）にするまえにスイッチ２０３を確実に非導通状態（オフ状態）にすることができる。
【００８３】
期間Ｔ２８を設けず、スイッチ２０５とスイッチ２０３とが同時に導通状態（オン状態）になってしまった場合、駆動トランジスタ２０２のドレイン電流により、駆動トランジスタ２０２のソース電位が上昇する一方で、駆動トランジスタ２０２のゲート電位はデータ電圧となることから、駆動トランジスタ２０２のゲート−ソース間電圧が小さくなってしまう。この場合には、所望の輝度に比べて少ない輝度で発光してしまうという問題となる。これを防止するため、本実施の形態では、期間Ｔ２８を設けてスイッチ２０３が非導通であることを確保してから、続く期間Ｔ２９においてスイッチ２０５を導通状態にする。
【００８４】
［期間Ｔ２９］
次に、図２Ｂに示す時刻ｔ８〜時刻ｔ９の期間Ｔ２９は、発光期間である。
【００８５】
具体的には、時刻ｔ８において、走査線駆動回路５０は、走査線９３、参照電圧制御線９４および初期化制御線９６の電圧レベルをＬＯＷに維持しつつ、発光制御線９５の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、時刻ｔ８において、スイッチ２０３、スイッチ２０４およびスイッチ２０６は非導通状態（オフ状態）に維持されつつ、スイッチ２０５が導通状態（オン状態）にされる。
【００８６】
このように、スイッチ２０５を導通状態（オン状態）にさせることで、容量素子２１０に蓄えられた電圧に応じて駆動トランジスタ２０２に有機ＥＬ素子２０１に電流を供給し有機ＥＬ素子２０１を発光させることができる。
【００８７】
［期間Ｔ３０］
図２Ｂに示す時刻ｔ９〜時刻ｔ０の期間Ｔ３０は、すべてのスイッチを非導通状態として、駆動トランジスタ２０２のゲートおよび駆動トランジスタ２０２のソース電位を、期間Ｔ２１で必要な電圧に近い電位まで変化させるための期間である。
【００８８】
より具体的には、時刻ｔ９において、走査線駆動回路５０は、走査線９３と参照電圧制御線９４と初期化制御線９６の電圧レベルをＬＯＷに維持しつつ、発光制御線９５の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、時刻ｔ９において、スイッチ２０３、スイッチ２０４、スイッチ２０６は非導通状態（オフ状態）のままで、さらにスイッチ２０５が非導通状態（オフ状態）にされる。
【００８９】
このようにすることで、期間Ｔ２９と期間Ｔ２１の間に期間Ｔ３０を設けることで、電源線による電流の充放電なしに、駆動トランジスタ２０２のゲートおよび駆動トランジスタ２０２のソース電位を、期間Ｔ２１で必要な電圧に近い電位まで変化させることができる。
【００９０】
より具体的には、駆動トランジスタ２０２のソースは、期間Ｔ３０において、ＥＬカソード電源線２２の電圧Ｖｅｌ＋有機ＥＬ素子２０１の閾値電圧に収束する。また、駆動トランジスタ２０２のゲートは、期間Ｔ３０において、駆動トランジスタ２０２のソースの電圧＋容量素子２１０に記憶された電位となる。
【００９１】
つまり、期間Ｔ２１の開始時点（時刻ｔ０）では、期間Ｔ２９の終了時点（時刻ｔ９）に比べ、有機ＥＬ素子２０１の発光時電圧―閾値電圧分だけ低くできる。
【００９２】
この電位低下により、期間Ｔ２１での初期化電源線２３の電圧Ｖｉｎｉと参照電源線２４の電圧Ｖｒｅｆによる充放電作業の負荷が軽くなる。
【００９３】
以上のようなシーケンスにより、画素２０は、階調表示を行う。
【００９４】
なお、制御回路６０は、表示部２を構成する他の画素２０についても、同様の駆動方法を線順次に行う。
【００９５】
以上、表示パネルのサイズが大きい場合でも高精度な画像表示を可能とする駆動方法および表示装置を実現することができる。
【００９６】
より具体的には、例えば、制御回路６０は、複数の画素２０の各々において，スイッチ２０５（第１スイッチ）およびスイッチ２０３（第２スイッチ）が非導通、かつ、スイッチ２０４（第３スイッチ）およびスイッチ２０６（第４スイッチ）が導通に切り換えられて駆動トランジスタ２０２が初期化される期間Ｔ２２（初期化期間）を実行する。また、制御回路６０は、スイッチ２０５（第１スイッチ）およびスイッチ２０４（第３スイッチ）が導通、かつ、スイッチ２０３（第２スイッチ）およびスイッチ２０６（第４スイッチ）が非導通に切り換えられて駆動トランジスタ２０２の閾値電圧が補償される期間Ｔ２４（閾値電圧補償期間）を実行する。
【００９７】
また、例えば、制御回路６０は、複数の画素２０の各々において、期間Ｔ２２（初期化期間）の前にスイッチ２０６（第４スイッチ）のみ導通に切り換えることで期間Ｔ２１を開始させ、スイッチ２０４（第３スイッチ）を導通に切り換えることで期間Ｔ２１に続く期間Ｔ２２（初期化期間）を開始させる。
【００９８】
また、例えば、制御回路６０は、複数の画素２０の各々において、期間Ｔ２１の前にスイッチ２０５（第１スイッチ）を非導通に切り換えることで、有機ＥＬ素子２０１を発光させる期間を終了させて、スイッチ２０５（第１スイッチ）、スイッチ２０４（第３スイッチ）、スイッチ２０３（第２スイッチ）およびスイッチ２０６（第４スイッチ）が非導通に切り換えられた後の期間Ｔ３０を開始し、スイッチ２０６（第４スイッチ）を導通に切り換えることで期間Ｔ３０に続く期間Ｔ２１を開始する。
【００９９】
また、制御回路６０は、複数の画素２０の各々において、期間Ｔ２４（閾値電圧補償期間）内で、スイッチ２０５（第１スイッチ）を非導通に切り換えることで、期間Ｔ２４（閾値電圧補償期間）を終了させて期間Ｔ２４（閾値電圧補償期間）に続く期間Ｔ２５を開始し、期間Ｔ２５の終了後に、スイッチ２０３（第２スイッチ）が導通に、かつ、スイッチ２０５（第１スイッチ）、スイッチ２０４（第３スイッチ）およびスイッチ２０６（第４スイッチ）が非導通に切り換えられた後の期間であって容量素子２１０に電圧を書き込む期間Ｔ２７（書込期間）を開始する。
【０１００】
また、例えば、制御回路６０は、複数の画素２０の各々において、期間Ｔ２５内で、スイッチ２０４（第３スイッチ）を非導通に切り換えることで、期間Ｔ２５を終了させて期間Ｔ２５に続く期間Ｔ２６を開始し、期間Ｔ２６内で、スイッチ２０３（第２スイッチ）を導通に切り換えることで、期間Ｔ２６を終了させて期間Ｔ２６に続く期間Ｔ２７（書込期間）を開始する。
【０１０１】
以上のように、表示パネルのサイズが大きい場合でも高精度な画像表示を可能とする駆動方法および表示装置を実現することができる。
【０１０２】
上述したように、期間Ｔ２１〜Ｔ３０は、１フレームに相当し、初期化期間、Ｖｔｈ検出期間、書込み期間、および発光期間で構成される。
【０１０３】
［０−３．階調特性の歪み］
階調特性の歪みは、上述したＶｔｈ検出期間の終了時点〜発光期間開始時点の動作に起因して発生する。また、上記歪みが発生する領域Ｐは、データ電圧Ｖｄａｔａの中域にて発生する。以下、データ電圧Ｖｄａｔａの低域（Ｖｄａｔａ＝１．０Ｖ、１．５Ｖ）、中域（Ｖｄａｔａ＝２．６Ｖ、３．４Ｖ）、高域（Ｖｄａｔａ＝４．０Ｖ、５．０Ｖ）、に分けて説明する。なお、ここでは、全階調を表現するデータ電圧の電圧範囲を０Ｖ（最低輝度）〜１０Ｖ（最高輝度）としている。また、ＥＬアノード電源電圧（Ｖｔｆｔ）＝１６Ｖ、および参照電圧（Ｖｒｅｆ）＝１．５Ｖとし、駆動トランジスタ２０２の閾値電圧Ｖｔｈを１Ｖと想定している。
【０１０４】
［Ｖｄａｔａ＝１．０Ｖ］
図４Ａは、データ電圧が１．０Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。
【０１０５】
まず、Ｖｔｈ検出終了（ｔ４）直前において（図４ＡのＡ）、スイッチ２０５および２０４が導通状態であるので、駆動トランジスタ２０２のドレイン電位ＶＤ＝１６Ｖ、ゲート電位ＶＧ＝１．５Ｖ、およびソース電位ＶＳ＝０．５Ｖとなっている。
【０１０６】
次に、時刻ｔ４において（図４ＡのＢ）、スイッチ２０５を非導通としたことに伴い、ドレイン電位ＶＤは１６Ｖ→７Ｖへと低下する。これは、スイッチ２０５の突下げによるものである。具体的には、発光制御線９５に印加されたオフ電圧（−３Ｖ）が、スイッチ２０５のゲート−ソース間に存在する寄生容量Ｃｅｎｂを介して駆動トランジスタ２０２のドレインノードへと突抜けることによるものである。
【０１０７】
次に、時刻ｔ５において（図４ＡのＣ）、スイッチ２０４を非導通としたことに伴い、ゲート電位ＶＧは１．５Ｖ→０．３Ｖへと低下する。これは、スイッチ２０４の突下げによるものである。具体的には、参照電圧制御線９４に印加されたオフ電圧（−３Ｖ）が、スイッチ２０４のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突抜けることによるものである。
【０１０８】
次に、時刻ｔ６において（図４ＡのＤ）、スイッチ２０３を導通させたことに伴い、ゲート電位ＶＧは０．３Ｖ→１．５Ｖへと増加する。これは、スイッチ２０３の突上げによるものである。具体的には、走査線９３に印加されたオン電圧（＋２０Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突抜けることによるものである。
【０１０９】
次に、期間Ｔ２７において（図４ＡのＥ）、データ電圧Ｖｄａｔａ＝１．０Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは１．０Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→６．７Ｖへと低下する。これは、第１には、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突抜けることによるものである。また、第２には、ゲート電位ＶＧ＝１．０Ｖであるので、駆動トランジスタ２０２が非導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷放電がほぼ無い状態となることによるものである。
【０１１０】
次に、時刻ｔ７において（図４ＡのＦ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは１Ｖ→０．１Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突抜けることによるものである。また、同時に、ドレイン電位ＶＤは、６．７Ｖ→６．４Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突抜けることによるものである。
【０１１１】
次に、時刻ｔ８において（図４ＡのＧ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源線２１の電圧（１６Ｖ）へと増加する。
【０１１２】
上記回路動作により、Ｖｄａｔａ＝１．０Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−６．４Ｖ＝９．６Ｖである。これに伴い、ゲート電位ＶＧは１．０Ｖとなる。これは、ドレイン電位ＶＤが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のゲートノードへと突抜けることによるものである。
【０１１３】
［Ｖｄａｔａ＝１．５Ｖ］
データ電圧Ｖｄａｔａ＝１．５Ｖの場合の状態遷移については図示していないが、図４Ａを用いてその差異点を説明する。
【０１１４】
Ｖｔｈ検出終了（ｔ４）直前（図４ＡのＡ）〜時刻ｔ６（図４ＡのＤ）まではデータ電圧によらず、図４Ａと同様の回路状態となる。
【０１１５】
次に、期間Ｔ２７において（状態Ｅ）、データ電圧Ｖｄａｔａ＝１．５Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは１．５Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→６．７Ｖへと減少する。これは、第１には、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突抜けることによるものである。また、第２には、ゲート電位ＶＧ＝１．５Ｖであるので、駆動トランジスタ２０２が非導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷放電がほぼ無い状態となることによるものである。
【０１１６】
次に、時刻ｔ７において（状態Ｆ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは１．５Ｖ→０．６Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突抜けることによるものである。また、同時に、ドレイン電位ＶＤは、６．７Ｖ→６．４Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突抜けることによるものである。
【０１１７】
次に、時刻ｔ８において（状態Ｇ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。
【０１１８】
上記回路動作により、Ｖｄａｔａ＝１．５Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−６．４Ｖ＝９．６Ｖである。
【０１１９】
データ電圧Ｖｄａｔａが１．０Ｖおよび１．５Ｖの場合には、期間Ｔ２７（状態Ｅ）において駆動トランジスタ２０２が導通状態とならず駆動トランジスタ２０２のドレイン電極からソース電極へと電荷が抜けない。これにより、時刻ｔ７でのドレイン電位ＶＤは、いずれの場合も６．４Ｖとなる。
【０１２０】
ここで、時刻ｔ７→ｔ８でのドレイン電位変動量ΔＶＤによるゲート電位突上げ量ΔＶＧは、以下の式１で表される。
【０１２１】
【数１】
2016095381.tif 000003
【０１２２】
上記式１において、Ｃｓは容量素子２１０の静電容量であり、ＣｄｒｖＤは駆動トランジスタ２０２のゲート−ドレイン間に発生する寄生容量であり、ＣｄｒｖＳは駆動トランジスタ２０２のゲート−ソース間に発生する寄生容量である。Ｖｄａｔａ＝１．０Ｖおよび１．５Ｖの場合において、ドレイン電位変動量ΔＶＤによるゲート電位突上げ量ΔＶＧは、上記式３に各容量値（Ｃｓ＝０．５ｐＦ、ＣｄｒｖＤ＝ＣｄｒｖＳ＝０．０５６ｐＦ）およびΔＶＤ＝９．６Ｖを代入すると、ΔＶＧ＝０．８８Ｖとなる。
【０１２３】
［Ｖｄａｔａ＝２．６Ｖ］
図４Ｂは、データ電圧が２．６Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。
【０１２４】
Ｖｔｈ検出終了（ｔ４）直前（図４ＢのＡ）〜時刻ｔ６（図４ＢのＤ）まではデータ電圧によらず、図４Ａと同様の回路状態となる。
【０１２５】
次に、期間Ｔ２７において（図４ＢのＥ）、データ電圧Ｖｄａｔａ＝２．６Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは２．６Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→６Ｖへと低下する。これは、ゲート電位ＶＧ＝２．６Ｖであるので、駆動トランジスタ２０２が導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷放電が発生することによるものである。
【０１２６】
次に、時刻ｔ７において（図４ＢのＦ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは２．６Ｖ→１．４Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突抜けることによるものである。また、同時に、ドレイン電位ＶＤは、６Ｖ→５．７Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突抜けることによるものである。
【０１２７】
次に、時刻ｔ８において（図４ＢのＧ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。
【０１２８】
上記回路動作により、Ｖｄａｔａ＝２．６Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−５．７Ｖ＝１０．３Ｖである。
【０１２９】
データ電圧Ｖｄａｔａが２．６Ｖの場合には、期間Ｔ２７（状態Ｅ）において駆動トランジスタ２０２が導通状態となりドレイン電極からソース電極へと電荷が抜け始める。これにより、時刻ｔ７でのドレイン電位ＶＤは、５．７Ｖとなる。
【０１３０】
Ｖｄａｔａ＝２．６Ｖの場合において、ドレイン電位変動量ΔＶＤによるゲート電位突上げ量ΔＶＧは、上記式３に駆動トランジスタ２０２の各容量値およびΔＶＤ＝１０．３Ｖを代入すると、ΔＶＧ＝０．９４Ｖとなる。
【０１３１】
［Ｖｄａｔａ＝３．４Ｖ］
図４Ｃは、データ電圧が３．４Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。
【０１３２】
Ｖｔｈ検出終了（ｔ４）直前（図４ＣのＡ）〜時刻ｔ６（図４ＣのＤ）まではデータ電圧によらず、図４Ａと同様の回路状態となる。
【０１３３】
次に、期間Ｔ２７において（図４ＣのＥ）、データ電圧Ｖｄａｔａ＝３．４Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは３．４Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→４．６Ｖへと低下する。これは、ゲート電位ＶＧ＝３．４Ｖであるので、駆動トランジスタ２０２が導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷放電が発生することによるものである。
【０１３４】
次に、時刻ｔ７において（図４ＣのＦ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは３．４Ｖ→２．２Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突抜けることによるものである。また、同時に、ドレイン電位ＶＤは、４．６Ｖ→４．３Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突抜けることによるものである。
【０１３５】
次に、時刻ｔ８において（図４ＣのＧ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。
【０１３６】
上記回路動作により、Ｖｄａｔａ＝３．４Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−４．３Ｖ＝１１．７Ｖである。
【０１３７】
データ電圧Ｖｄａｔａが３．４Ｖの場合には、期間Ｔ２７（状態Ｅ）において駆動トランジスタ２０２が導通状態となり、Ｖｄａｔａ＝２．６Ｖの場合よりもドレイン電極からソース電極への電荷放電量が多い。これにより、時刻ｔ７でのドレイン電位ＶＤは、４．３Ｖとなる。
【０１３８】
Ｖｄａｔａ＝３．４Ｖの場合において、ドレイン電位変動量ΔＶＤによるゲート電位突上げ量ΔＶＧは、上記式３に駆動トランジスタ２０２の各容量値およびΔＶＤ＝１１．７Ｖを代入すると、ΔＶＧ＝１．０７Ｖとなる。
【０１３９】
［Ｖｄａｔａ＝４．０Ｖ］
図４Ｄは、データ電圧が４．０Ｖの場合の、Ｖｔｈ検出期間の終了時点〜発光期間開始時点の画素回路の状態遷移図である。
【０１４０】
Ｖｔｈ検出終了（ｔ４）直前（図４ＤのＡ）〜時刻ｔ６（図４ＤのＤ）まではデータ電圧によらず、図４Ａと同様の回路状態となる。
【０１４１】
次に、期間Ｔ２７において（図４ＤのＥ）、データ電圧Ｖｄａｔａ＝４．０Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは４．０Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→１Ｖへと低下する。これは、ゲート電位ＶＧ＝４．０Ｖであるので、駆動トランジスタ２０２が導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷放電が発生することによるものである。
【０１４２】
次に、時刻ｔ７において（図４ＤのＦ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは４Ｖ→２．８Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突抜けることによるものである。また、同時に、ドレイン電位ＶＤは、１Ｖ→０．５Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突抜けることによるものである。
【０１４３】
次に、時刻ｔ８において（図４ＤのＧ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。
【０１４４】
上記回路動作により、Ｖｄａｔａ＝４．０Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−０．５Ｖ＝１５．５Ｖである。
【０１４５】
データ電圧Ｖｄａｔａが４．０Ｖの場合には、期間Ｔ２７（状態Ｅ）において駆動トランジスタ２０２が導通状態となり、Ｖｄａｔａ＝３．４Ｖの場合よりもドレイン電極からソース電極への電荷放電量が多い。これにより、時刻ｔ７でのドレイン電位ＶＤは、０．５Ｖとなる。
【０１４６】
［Ｖｄａｔａ＝５．０Ｖ］
データ電圧Ｖｄａｔａ＝５．０Ｖの場合の状態遷移については図示していないが、図４Ｄを用いてその差異点を説明する。
【０１４７】
Ｖｔｈ検出終了（ｔ４）直前（状態Ａ）〜時刻ｔ６（状態Ｄ）まではデータ電圧によらず、図４Ｄと同様の回路状態となる。
【０１４８】
次に、期間Ｔ２７において（状態Ｅ）、データ電圧Ｖｄａｔａ＝５．０Ｖが駆動トランジスタ２０２のゲートノードに印加されたことに伴い、ゲート電位ＶＧは５．０Ｖとなる。また、ドレイン電位ＶＤは、７Ｖ→１Ｖへと低下する。これは、ゲート電位ＶＧ＝５．０Ｖであるので、駆動トランジスタ２０２が導通状態となり、駆動トランジスタ２０２のドレイン電極からソース電極への電荷放電が発生することによるものである。
【０１４９】
次に、時刻ｔ７において（状態Ｆ）、スイッチ２０３を非導通としたことに伴い、ゲート電位ＶＧは５Ｖ→３．８Ｖへと低下する。これは、スイッチ２０３の突下げによるものである。具体的には、走査線９３に印加されたオフ電圧（−３Ｖ）が、スイッチ２０３のゲート−ソース間に存在する寄生容量を介して駆動トランジスタ２０２のゲートノードへと突抜けることによるものである。また、同時に、ドレイン電位ＶＤは、１Ｖ→０．５Ｖへと低下する。これは、ゲート電位ＶＧが、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖを介して駆動トランジスタ２０２のドレインノードへと突抜けることによるものである。
【０１５０】
次に、時刻ｔ８において（状態Ｇ）、スイッチ２０５を導通させたことに伴い、ドレイン電位ＶＤは、ＥＬアノード電源電圧Ｖｔｆｔ（１６Ｖ）へと増加する。
【０１５１】
上記回路動作により、Ｖｄａｔａ＝５．０Ｖを書込んだ場合、時刻ｔ７→ｔ８でのドレイン電位ＶＤの変動量は、１６Ｖ−０．５Ｖ＝１５．５Ｖである。
【０１５２】
データ電圧Ｖｄａｔａが５．０Ｖの場合には、期間Ｔ２７（状態Ｅ）において駆動トランジスタ２０２が導通状態となり、ドレイン電極からソース電極への電荷放電が発生するが、Ｖｄａｔａ＝４．０Ｖ以上の場合は、駆動トランジスタ２０２のドレインノードに溜まった電荷が全て抜けきっているので、ドレイン電位ＶＤは０．５Ｖで一定となる。
【０１５３】
Ｖｄａｔａ＝４．０Ｖおよび５．０Ｖの場合において、ドレイン電位変動量ΔＶＤによるゲート電位突上げ量ΔＶＧは、上記式３に駆動トランジスタ２０２の各容量値およびΔＶＤ＝１５．５Ｖを代入すると、いずれの場合もΔＶＧ＝１．４１Ｖとなる。
【０１５４】
図５は、駆動トランジスタのドレイン電位の時間変化を表すグラフである。同図において、横軸は１フレームにおける閾値電圧検出期間の終了時（ｔ５）〜発光期間の終了時（ｔ９）までを表している。データ電圧の書込み直前である時刻ｔ６（Ｓｃａｎ−Ｔｒ  ＯＮ）では、ドレイン電位ＶＤは、いずれのデータ電圧においても７Ｖとなっている。その後、データ電圧Ｖｄａｔａの大きさ（階調レベル）により、書込み終了時点（ｔ７）でのドレイン電位ＶＤは０．５Ｖ〜６．４Ｖの間で変化する。つまり、階調により駆動トランジスタ２０２を介して抜ける電荷量が変わるため、書込み後のドレイン電位ＶＤが異なる。 
【０１５５】
図６は、階調特性と駆動トランジスタのゲート−ソース間電圧との関係を表すグラフである。
【０１５６】
非発光領域（Ｖｄａｔａ＝１．０Ｖ、１．５Ｖ）では、駆動トランジスタ２０２のドレインからソースへ電荷が抜けないので、ドレイン電位変動量ΔＶＤは９．６Ｖで一定であり、ゲート電位突上げ量ΔＶＧは０．８７Ｖで一定である。
【０１５７】
これに対して、遷移領域（Ｖｄａｔａ＝２．６Ｖ、３．４Ｖ）では、データ電圧が大きくなるほど駆動トランジスタ２０２のドレインからソースへの電荷放電量が多くなるので、Ｖｄａｔａに連動してドレイン電位変動量ΔＶＤは大きくなる。これに伴い、ゲート電位突上げ量ΔＶＧも大きくなり、ゲート電位ＶＧもその分大きくなる。これにより、階調カーブの傾きが大きくなる。
【０１５８】
また、安定領域（Ｖｄａｔａ＝４．０Ｖ、５．０Ｖ）では、駆動トランジスタ２０２のドレインからソースへの電荷放電が発生しないので、ドレイン電位変動量ΔＶＤおよびゲート電位突上げ量ΔＶＧが一定となる。これにより、階調カーブの傾きが低下する。遷移領域と安定領域との境界において、階調カーブの傾きが変わることにより、歪みが発生する。
【０１５９】
以上のように、（１）駆動トランジスタ２０２のドレイン側に発光を制御するスイッチ２０５が存在し、（２）スイッチ２０５をデータ書込み時に非導通とし発光時に導通させ、（３）データ書込み時にデータ電圧が駆動トランジスタ２０２のゲートに印加される、特徴を有する画素回路では、データ書込み時に駆動トランジスタ２０２のドレイン側の寄生容量からソース側に放電される電荷量が、データ電圧およびスイッチの突抜け電圧に影響を受ける。このため、データ書込み完了時のドレイン電位ＶＤが階調によって変動し、それにより、発光開始時の駆動トランジスタ２０２のゲート−ソース間電圧Ｖｇｓの変動量が変化して、階調特性（ガンマカーブ）に歪みが生じることを、発明者らは見出した。また、上記歪みが発生する階調は、面内分布を有する。なぜなら、第１には、スイッチを導通、非導通とした際に、各制御線から駆動トランジスタ２０２のゲートおよびドレインに突抜ける電圧は、走査線駆動回路５０からの距離に応じて異なるためである。第２には、期間Ｔ２７において（状態Ｅ）、駆動トランジスタ２０２が導通状態となる期間が、データ線駆動回路４０、および走査線駆動回路５０からの距離に応じて異なるため、駆動トランジスタ２０２のドレイン電極からソース電極へ抜ける電荷量も異なるためである。このため、表示部において輝度ムラが発生する問題を有する。
【０１６０】
上記の課題は、特にスタガ型または逆スタガ型構造の様なセルフアライメント構造を取らないトランジスタにおいて顕著である。セルフアライメント構造を取らないトランジスタにおいては、チャネル領域を確実にゲート電極で覆うために、マスクのアライメントずれ量や各層のエッチング後退量を考慮して、ゲート電極とドレイン電極またはソース電極とをオーバーラップさせる構造を取ることが一般的である。そのため、スイッチ２０５のゲート−ソース間に存在する寄生容量Ｃｅｎｂや、駆動トランジスタ２０２のゲート−ドレイン間に存在する寄生容量Ｃｄｒｖが大きくなり、データ書込み時に駆動トランジスタ２０２のドレイン側の寄生容量からソース側に放電される電荷量の影響を受けやすいと言う特徴がある。スタガ型または逆スタガ型構造を取るトランジスタとしては、アモルファスシリコントランジスタや、ＩＧＺＯ（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの酸化物半導体が代表的である。
【０１６１】
このような問題を解決するために、本発明の一態様に係る表示装置は、複数の表示画素が行列状に配置された表示部を有する表示装置であって、前記複数の表示画素に高電位側の駆動電圧を供給するための第１駆動電源線と、画素列に対応して配置され、映像信号を反映したデータ電圧を前記複数の表示画素へ伝達する複数のデータ線とを備え、前記複数の表示画素の各々は、発光素子と、前記データ電圧に対応した電圧を保持するための容量素子と、前記電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を前記発光素子に流す駆動トランジスタと、第１ゲート電極、第２電極および第３電極を有し、前記第２電極が前記第１駆動電源線に接続され、前記第３電極が前記駆動トランジスタのソースおよびドレインの一方に接続され、前記第１駆動電源線と前記駆動トランジスタの導通および非導通を切り換える第１スイッチトランジスタと、第２ゲート電極、第４電極および第５電極を有し、前記第４電極が前記複数のデータ線のうち対応するデータ線に接続され、前記第５電極が前記容量素子に接続され、前記データ線と前記容量素子との導通および非導通を切り換える第２スイッチトランジスタとを備え、前記表示装置は、さらに、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む書込みステップと、前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより当該電圧に応じた電流を前記発光素子に流す発光ステップとを実行する制御部とを備え、前記第１スイッチトランジスタは、前記書込みステップにおいて前記第３電極から前記第１ゲート電極への電荷突抜けにより前記第３電極の電位を低下させる、および、前記第２スイッチトランジスタは、前記書込みステップの終了時において前記第５電極から前記第２ゲート電極への電荷突抜けにより前記第５電極の電位を低下させる、の少なくともいずれかが実行されることを特徴とする。
【０１６２】
本態様によれば、容量素子のへ書込み電圧を変動させる要因である駆動トランジスタのソースおよびドレインの一方、ならびに、駆動トランジスタのゲート、の少なくとも一方を、スイッチトランジスタのオフ時に電荷突抜けを発生させることにより電位を低下させる。これにより、駆動トランジスタのソースおよびドレインの一方からゲートへの突抜け電圧のデータ電圧依存性を低減する、および、駆動トランジスタのゲート電位を低電位側へとシフトさせる、の少なくともいずれかが実行される。よって、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０１６３】
また、前記表示装置は、前記複数の表示画素に低電位側の駆動電圧を供給するための第２駆動電源線を備え、前記制御部は、前記書込みステップにおいて、前記第２駆動電源線の電圧値から所定値だけ小さい電圧よりもさらに小さい第１制御電圧を前記第１ゲート電極に印加することにより、前記第１スイッチトランジスタを非導通状態としてもよい。
【０１６４】
これにより、駆動トランジスタのソースおよびドレインの一方の電位は、データ書込み完了時において、データ電圧の大きさによらず一定電位となる。よって、全階調範囲における書込み電圧の変動が抑制される。
【０１６５】
また、前記第１スイッチトランジスタは、前記電荷突抜けにより前記第３電極の電位が前記駆動トランジスタのソースおよびドレインの他方の電位となるまで前記電位を低下させてもよい。
【０１６６】
これにより、第１スイッチトランジスタが非導通状態である書込み期間において、駆動トランジスタのソースおよびドレインの一方に蓄積された電荷を、第１スイッチトランジスタの寄生容量を介して、第１スイッチトランジスタのゲート電極へと突抜けさせることが可能となる。よって、駆動トランジスタのソースおよびドレインの一方の電位は、データ書込み完了時において、データ電圧の大きさによらず一定電位となる。よって、全階調範囲における書込み電圧の変動が抑制される。
【０１６７】
また、前記制御部は、前記書込みステップの終了時において、前記データ電圧の電圧範囲の下限電圧値から所定値だけ小さい電圧よりもさらに小さい第２制御電圧を前記第２ゲート電極に印加することにより、前記第２スイッチトランジスタを非導通状態としてもよい。
【０１６８】
これにより、第２スイッチトランジスタが非導通状態である書込み期間の終了時において、駆動トランジスタのゲートに蓄積された電荷を、第２スイッチトランジスタの寄生容量を介して、第２スイッチトランジスタのゲート電極へと突抜けさせることが可能となる。よって、書込み電圧である駆動トランジスタのゲート−ソース間電圧Ｖｇｓは、データ書込み完了時において低電位側へシフトする。このため、階調特性の歪みが発生する領域は、階調特性の歪みが目立たない低階調側へと移動するので、輝度ムラが視認され易い中階調以上での書込み電圧の変動が抑制される。
【０１６９】
また、前記第１スイッチトランジスタは、前記第１ゲート電極と前記第２電極とで形成された第１寄生容量と、前記第１ゲート電極と前記第３電極とで形成された第２寄生容量とを有し、前記第２寄生容量が前記第１寄生容量よりも大きくなるよう形成されていてもよい。
【０１７０】
これにより、第１スイッチトランジスタが非導通状態である書込み期間において、駆動トランジスタのソースおよびドレインの一方から第１スイッチトランジスタのゲート電極への電荷突抜け量を大きくすることが可能となる。よって、駆動トランジスタのソースおよびドレインの一方の電位は、データ書込み完了時において、データ電圧の大きさによらず一定電位となる。よって、全階調範囲における書込み電圧の変動が抑制される。
【０１７１】
また、前記第１スイッチトランジスタは、スタガ型または逆スタガ型構造を有してもよい。
【０１７２】
これにより、第１スイッチトランジスタにおいて、ゲート電極が構成要素となって形成される寄生容量を大きく確保することが可能となる。よって、駆動トランジスタのソースおよびドレインの一方から第１スイッチトランジスタのゲート電極への電荷突抜け量を大きくすることが可能となる。
【０１７３】
また、さらに、前記制御部と前記表示部との間に配置され、前記制御部の指示により行順次に前記第１ゲート電極に制御信号を印加する第１駆動回路を備え、前記表示部に配置された前記複数の表示画素において、前記第１駆動回路に近い表示画素ほど前記第２寄生容量が小さい前記第１スイッチトランジスタを備えてもよい。
【０１７４】
これにより、第１スイッチトランジスタの非導通時における突下げ電圧を、表示部内で均一化することが可能となる。よって、全階調範囲における書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０１７５】
また、前記第２スイッチトランジスタは、前記第２ゲート電極と前記第４電極とで形成された第３寄生容量と、前記第２ゲート電極と前記第５電極とで形成された第４寄生容量とを有し、前記第４寄生容量が前記第３寄生容量よりも大きくなるよう形成されていてもよい。
【０１７６】
これにより、第２スイッチトランジスタが非導通状態である書込み期間の終了時において、駆動トランジスタのゲートから第２スイッチトランジスタのゲート電極への電荷突抜け量を大きくすることが可能となる。よって、書込み電圧である駆動トランジスタのゲート−ソース間電圧Ｖｇｓは、データ書込み完了時において低電位側へシフトする。このため、階調特性の歪みが発生する領域は、階調特性の歪みが目立たない低階調側へと移動するので、書込み電圧の変動が抑制される。
【０１７７】
また、前記第２スイッチトランジスタは、スタガ型または逆スタガ型構造を有してもよい。
【０１７８】
これにより、第２スイッチトランジスタにおいて、ゲート電極が構成要素となって形成される寄生容量を大きく確保することが可能となる。よって、駆動トランジスタのゲートから第２スイッチトランジスタのゲート電極への電荷突抜け量を大きくすることが可能となる。
【０１７９】
また、さらに、前記制御部と前記表示部との間に配置され、前記制御部の指示により行順次に前記第２ゲート電極に制御信号を印加する第２駆動回路を備え、前記表示部に配置された前記複数の表示画素において、前記第２駆動回路に近い表示画素ほど前記第４寄生容量が小さい前記第２スイッチトランジスタを備えてもよい。
【０１８０】
これにより、第２スイッチトランジスタの非導通時における突下げ電圧を、表示部内で均一化することが可能となる。よって、輝度ムラが視認され易い中階調範囲における書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０１８１】
また、前記第１駆動電源線の電圧をＶｔｆｔ、前記容量素子および前記駆動トランジスタのゲート電極に印加される参照電圧をＶｒｅｆ、前記駆動トランジスタの閾値電圧をＶｔｈｄｒｖ、前記第１スイッチトランジスタの閾値電圧をＶｔｈｅｎｂ、および前記駆動トランジスタのゲートと前記ソースおよびドレインの一方とで形成される寄生容量をＣｄｒｖとした場合、前記第１スイッチトランジスタを非導通状態とするゲート電位ＶｅｎｂＬおよび前記第１ゲート電極と前記第３電極とで形成される寄生容量Ｃｅｎｂは、
【数２】
2016095381.tif 000004
なる関係を満たしてもよい。
【０１８２】
上記関係式により、第１スイッチトランジスタのオフ電圧（第１制御電圧）ＶｅｎｂＬおよび第１ゲート電極と第３電極とで形成される寄生容量Ｃｅｎｂを選択することにより、画素回路の設計パラメータの自由度が大きくなる。
【０１８３】
また、前記駆動トランジスタのゲート−ソース間電圧Ｖｇｓの低階調側への目標シフト量をΔＶｇｓ、階調特性に歪みが発生する前記データ電圧をＶｄａｔａ、前記第２スイッチトランジスタの閾値電圧をＶｔｈｓｃｎ、および前記容量素子の静電容量をＣｓとした場合、前記第２スイッチトランジスタを非導通状態とするゲート電位ＶｓｃｎＬおよび前記第２ゲート電極と前記第５電極とで形成される寄生容量Ｃｓｃｎは、
【数３】
2016095381.tif 000005
なる関係を満たしてもよい。
【０１８４】
上記関係式により、第２スイッチトランジスタのオフ電圧（第２制御電圧）ＶｓｃｎＬおよび第２ゲート電極と第５電極とで形成される寄生容量Ｃｓｃｎを選択することにより、画素回路の設計パラメータの自由度が大きくなる。
【０１８５】
また、本発明の一態様に係る表示装置は、複数の表示画素が行列状に配置された表示部を有する表示装置であって、前記複数の表示画素に駆動電圧を供給するための駆動電源線と、画素列に対応して配置され、映像信号を反映したデータ電圧を前記複数の表示画素へ伝達する複数のデータ線とを備え、前記複数の表示画素の各々は、発光素子と、前記データ電圧に対応した電圧を保持するための容量素子と、前記電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を前記発光素子に流す駆動トランジスタと、第１ゲート電極、第２電極および第３電極を有し、前記第２電極が前記駆動電源線に接続され、前記第３電極が前記駆動トランジスタのソースおよびドレインの一方に接続され、前記駆動電源線と前記駆動トランジスタの導通および非導通を切り換える第１スイッチトランジスタと、第２ゲート電極、第４電極および第５電極を有し、前記第４電極が前記複数のデータ線のうち対応するデータ線に接続され、前記第５電極が前記容量素子に接続され、前記データ線と前記容量素子との導通および非導通を切り換える第２スイッチトランジスタとを備え、前記表示装置は、さらに、前記第１スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む書込みステップと、前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより当該電圧に応じた電流を前記発光素子に流す発光ステップとを実行する制御部とを備え、前記駆動トランジスタは、ゲート電極と前記ソースおよびドレインの一方とで形成された第５寄生容量と、前記ゲート電極とソースおよびドレインの他方とで形成された第６寄生容量とを有し、前記第５寄生容量が前記第６寄生容量よりも小さくなるよう形成されていることを特徴とする。
【０１８６】
本態様によれば、発光期間開始時において、駆動トランジスタのソースおよびドレインの一方からゲートへの電荷突抜け量を小さくすることが可能となる。よって、駆動トランジスタのゲートの電位は、データ書込み完了時における上記ソースおよびドレインの一方の電位変動の影響を受けず、正確なデータ電圧を反映した電位となる。よって、全階調範囲における書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０１８７】
また、前記制御部は、さらに、前記書込みステップの前に、前記駆動トランジスタのゲートに参照電圧を印加した状態で、かつ前記第１スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させる閾値電圧検出ステップを実行してもよい。
【０１８８】
これにより、データ書込み前に、駆動トランジスタの閾値電圧が容量素子に書き込まれるので、駆動トランジスタの特性を考慮した書込み動作が可能となり、輝度ムラをより抑制することが可能となる。
【０１８９】
また、前記複数の表示画素の各々は、さらに、前記参照電圧を伝達する参照電源線と前記容量素子との導通および非導通を切り換える第３スイッチトランジスタを備えてもよい。
【０１９０】
これにより、駆動トランジスタのゲート電極に印加される参照電圧を、他の電源線および信号線から独立して制御出来るので、より精度よく閾値電圧を容量素子に書込むことが可能となり、輝度ムラをより抑制することが可能となる。
【０１９１】
また、前記複数の表示画素の各々は、さらに、初期化電圧を伝達する初期化電源線と前記容量素子との導通および非導通を切り換える第４スイッチトランジスタを備え、前記制御部は、前記第１スイッチトランジスタおよび前記第２スイッチトランジスタを非導通状態かつ前記第３スイッチトランジスタおよび前記第４スイッチトランジスタを導通状態とすることにより、前記駆動トランジスタを導通状態とすることで初期化期間を開始する初期化ステップと、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを導通状態かつ前記第２スイッチトランジスタを非導通状態とすることにより前記容量素子に前記駆動トランジスタの閾値電圧を保持させる前記閾値電圧検出ステップと、前記閾値電圧検出ステップの後、前記第１スイッチトランジスタおよび前記第３スイッチトランジスタを非導通状態かつ前記第２スイッチトランジスタを導通状態とすることにより前記容量素子に前記データ電圧を書込む前記書込みステップと、前記発光ステップと、前記閾値電圧検出ステップの終了時点と前記書込みステップの終了時点との間に、前記駆動トランジスタの前記ソースおよびドレインの一方の電位とソースおよびドレインの他方の電位とが同電位となるまで、前記ソースおよびドレインの一方に蓄積されている電荷を前記ソースおよびドレインの他方へと引き抜く電荷引き抜きステップとを実行し、前記初期化ステップの前に前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタのうち前記第４スイッチトランジスタのみを導通状態に切り換えることで第１期間を開始し、前記第３スイッチトランジスタを導通状態に切り換えることで前記第１期間に続く前記初期化期間を開始してもよい。
【０１９２】
これにより、短期間に駆動トランジスタのソース電位を初期化することが出来るので、表示パネルのサイズが大きい場合でも高精度な画像表示を可能とする駆動方法および表示装置を実現することができる。
【０１９３】
また、前記初期化電源線は、前記駆動電源線および前記参照電源線と直交する方向に配置されていてもよい。
【０１９４】
これにより、初期化電源線の配線幅を太くすることができるので、初期化電源線の配線遅延を少なくでき、より早く駆動トランジスタのソース電位を安定させることが可能となる。
【０１９５】
また、前記制御部は、さらに、前記第１期間前に、前記第１スイッチトランジスタを非導通に切り換えることで、前記発光素子を発光させる期間を終了させて、前記第１スイッチトランジスタ、前記第２スイッチトランジスタ、前記第３スイッチトランジスタおよび前記第４スイッチトランジスタが非導通状態に切り換えられた第２期間を開始し、前記第４スイッチトランジスタを導通状態に切り換えることで前記第２期間に続く前記１期間を開始してもよい。
【０１９６】
これにより、駆動トランジスタのソース電位を発光素子の発光時電圧―閾値電圧分だけ低くできるので、初期化電源線と参照電源線による充放電作業の負荷を軽くすることが可能となる。
【０１９７】
また、本発明は、このような特徴的な手段を備える表示装置として実現することができるだけでなく、表示装置に含まれる特徴的な手段をステップとする表示装置の駆動方法として実現することができる。
【０１９８】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。
【０１９９】
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。
【０２００】
（実施の形態１）
以下、実施の形態１に係る表示装置およびその駆動方法について、図面を参照しながら説明する。
【０２０１】
［１−１．表示装置の全体構成］
本実施の形態に係る表示装置の全体構成は、図１に示された表示装置１と同様の構成であるため、ここでは、説明を省略する。
【０２０２】
［１−２．画素回路構成およびスイッチ制御］
本実施の形態に係る表示装置の画素回路構成は、図２Ａに示された画素２０の回路構成と同様の構成であるため、ここでは、詳細な説明を省略する。
【０２０３】
本実施の形態に係る表示装置１は、複数の画素２０が行列状に配置された表示部２を有する。また、表示装置１は、複数の画素２０にＥＬアノード電圧Ｖｔｆｔを供給するためのＥＬアノード電源線２１と、画素列に対応して配置され、映像信号を反映したデータ電圧Ｖｄａｔａを複数の画素２０へ伝達する複数のデータ線２５とを備える。
【０２０４】
画素２０は、有機ＥＬ素子２０１と、データ電圧Ｖｄａｔａに対応した電圧を保持するための容量素子２１０と、容量素子２１０に保持された電圧がゲート−ソース間に印加されることにより当該電圧に応じた電流を有機ＥＬ素子２０１に流す駆動トランジスタ２０２と、スイッチ２０３〜２０６を備える。
【０２０５】
スイッチ２０５は、ゲート電極（第１ゲート電極）、ドレイン電極（第２電極）およびソース電極（第３電極）を有し、ドレイン電極がＥＬアノード電源線２１（第１駆動電源線）に接続され、ソース電極が駆動トランジスタ２０２のドレイン電極に接続されている。スイッチ２０５は、ＥＬアノード電源線２１と駆動トランジスタ２０２との導通および非導通を切り換える第１スイッチトランジスタである。
【０２０６】
スイッチ２０３は、ゲート電極（第２ゲート電極）、ドレイン電極（第４電極）およびソース電極（第５電極）を有し、ドレイン電極がデータ線２５に接続され、ソース電極が容量素子２１０の第１電極に接続されている。スイッチ２０３は、データ線２５と容量素子２１０との導通および非導通を切り換える第２スイッチトランジスタである。
【０２０７】
スイッチ２０４は、ドレイン電極が参照電源線２４に接続され、ソース電極が容量素子２１０の第１電極に接続されている。スイッチ２０４は、参照電圧Ｖｒｅｆを伝達する参照電源線２４と容量素子２１０との導通および非導通を切り換える第３スイッチトランジスタである。
【０２０８】
スイッチ２０６は、ドレイン電極が初期化電源線２３に接続され、ソース電極が容量素子２１０の第２電極に接続されている。スイッチ２０６は、初期化電圧Ｖｉｎｉを伝達する初期化電源線２３と容量素子２１０との導通および非導通を切り換える第４スイッチトランジスタである。
【０２０９】
表示装置１は、さらに、スイッチ２０５および２０４を導通状態かつスイッチ２０３を非導通状態とすることにより容量素子２１０に駆動トランジスタ２０２の閾値電圧Ｖｔｈを保持させる期間である閾値電圧検出期間（Ｔ２４）と、スイッチ２０５を非導通状態かつスイッチ２０３を導通状態とすることにより容量素子２１０にデータ電圧Ｖｄａｔａを書込む期間である書込み期間（Ｔ２７）と、スイッチ２０５を導通状態かつスイッチ２０３を非導通状態とすることにより当該電圧に応じた電流を有機ＥＬ素子２０１に流す期間である発光期間（Ｔ２９）とを実行する制御回路６０を備える。
【０２１０】
ここで、スイッチ２０５は、書込み期間（Ｔ２７）において、ソース電極からゲート電極への電荷突抜けにより駆動トランジスタ２０２のドレイン電極の電位を低下させる。
【０２１１】
より具体的には、制御回路６０は、書込み期間（Ｔ２７）において、ＥＬカソード電圧Ｖｅｌから所定値だけ小さい電圧よりもさらに小さい第１制御電圧をゲート電極に印加することにより、スイッチ２０５を非導通状態とする。
【０２１２】
本実施の形態に係る表示装置のスイッチ制御について、図２Ｂおよび図７Ａを用いて説明する。
【０２１３】
図７Ａは、実施の形態１に係る画素回路のスイッチ制御を説明する回路図である。
本実施の形態に係る表示装置の駆動シーケンスについては、図２Ｂに示されたＴ２１〜Ｔ３０が実行される。ここで、制御回路６０は、スイッチ２０５のゲート電極に印加されるオン／オフ電圧を、２５Ｖ／−１７Ｖとしている。なお、本実施の形態において、データ電圧Ｖｄａｔａの電圧範囲は、０Ｖ（最低階調）〜１０Ｖ（最高階調）であり、ＥＬアノード電圧Ｖｔｆｔは１６Ｖ、ＥＬカソード電圧Ｖｅｌは０Ｖである。
【０２１４】
従来の画素回路のスイッチにおけるオン／オフ電圧は、スイッチング時のゲート電位の変動による突上げおよび突下げにより各ノードの電位が変動してしまうことを回避するため、データ電圧Ｖｄａｔａの電圧範囲、および、画素回路内の各ノードの駆動電圧の範囲に対して所定値を加算した範囲に設定されている。この観点から、従来の駆動方法によればスイッチ２０５のゲート電極に印加されるオン／オフ電圧は、例えば、２５Ｖ／−３Ｖである。ここで、従来の駆動方法によるオフ電圧は、発光期間の終了時（ｔ９）において、駆動トランジスタのドレインノードが取り得る電位の最小値、すなわち、ＥＬカソード電圧Ｖｅｌ（０Ｖ）から所定値（３Ｖ）だけ小さい電圧に設定されている。これによれば、スイッチ２０５のドレイン電極およびソース電極の一方にＥＬアノード電圧に相当する電圧が、他方にＥＬカソード電圧に相当する電圧が印加されていても、ゲート電位により、確実にスイッチ２０５を非導通状態とし、有機ＥＬ素子２０１に電流が流れない様にして、発光期間を終了させることが出来る。
【０２１５】
ここで、スイッチ２０５のオフ電圧が−３Ｖである場合について、ドレイン電位ＶＤの突下げ電圧ＶＤｄを求める。スイッチ２０５の閾値電圧Ｖｔｈｅｎｂを１Ｖ、Ｖｔｆｔ＝１６Ｖとする。この場合、スイッチ２０５が非導通状態となるのは、スイッチ２０５のゲート電位が２５Ｖから１７Ｖ（Ｖｔｆｔ＋Ｖｔｈｅｎｂ）まで下がった時である。その後、スイッチ２０５のゲート電位が１７Ｖ〜−３Ｖまでは、スイッチ２０５が非導通状態であり、駆動トランジスタ２０２のドレインノードはフローティングとなり、スイッチ２０５の寄生容量Ｃｅｎｂの影響を受けて、ドレイン電位ＶＤが低下する(突下げ)。ここで、突下げ電圧ＶＤｄは、以下の式２で求められる。
【０２１６】
【数４】
2016095381.tif 000006
【０２１７】
上記式２は、スイッチ２０５の非導通状態におけるゲート電極の電圧変化量が、Ｃｅｎｂを介して駆動トランジスタ２０２のドレイン電極へ突抜ける電圧変化量を表している。式２に、Ｖｔｈｅｎｂ＝１Ｖ、Ｖｔｆｔ＝１６Ｖ、ＶｅｎｂＬ＝−３Ｖ、Ｃｅｎｂ＝０．０４６ｐＦ、Ｃｄｒｖ＝０．０５６ｐＦを代入すると、ＶＤｄ＝９．２Ｖとなる。つまり、データ書込み開始時には、ドレイン電位ＶＤ＝１６Ｖ−９．２Ｖ＝６．８Ｖ程度となっている。
【０２１８】
これに対して、本実施の形態では、スイッチ２０５のゲート電極に印加されるオフ電圧（第１制御電圧）は、−１７Ｖに設定されている。つまり、本実施の形態に係る駆動方法によるスイッチ２０５のオフ電圧は、ＥＬカソード電圧Ｖｅｌ（０Ｖ）から所定値（３Ｖ）だけ小さい電圧よりもさらに小さい電圧が設定されている。つまり、図２Ｂの駆動シーケンスにおける書込み期間を含む期間（時刻ｔ４〜ｔ７）において、例えば、走査線駆動回路５０から発光制御線９５に−１７Ｖのオフ電圧を印加することにより、駆動トランジスタ２０２のドレイン電位ＶＤは、いわゆる突下げされる。言い換えると、スイッチ２０５のゲート電極から駆動トランジスタ２０２のドレインノードに、スイッチ２０５の寄生容量Ｃｅｎｂを介して、大きな電荷突抜けが発生する。式２に、Ｖｔｈｅｎｂ＝１Ｖ、Ｖｔｆｔ＝１６Ｖ、ＶｅｎｂＬ＝−１７Ｖ、Ｃｅｎｂ＝０．０４６ｐＦ、Ｃｄｒｖ＝０．０５６ｐＦを代入すると、ＶＤｄ＝１５．７Ｖとなる。つまり、データ書込み開始時には、ドレイン電位ＶＤ＝１６Ｖ−１５．７Ｖ＝０．３Ｖ程度となり、ソース電位ＶＳとほぼ等しくなっている。つまり、書込み期間に書き込まれるデータ電圧Ｖｄａｔａの大きさに関わらず、駆動トランジスタ２０２のドレイン電位ＶＤは、ソース電位ＶＳ程度となるまで電位が低下している。
【０２１９】
図７Ｂは、実施の形態１に係るスイッチ制御による駆動トランジスタのドレイン電位の時間変化を表すグラフである。また、図７Ｃは、従来のスイッチ制御による駆動トランジスタのドレイン電位の時間変化を表すグラフである。
【０２２０】
図７Ｂに示すように、スイッチ２０５が非導通状態となる時刻ｔ４から、スイッチ２０５の突下げ現象により、ドレイン電位ＶＤはソース電位ＶＳと同じ電位まで低下する。このとき、スイッチ２０５の非導通によるドレイン電位ＶＤの突下げ量は、１６Ｖ−０．５Ｖ＝１５．５Ｖであり、前述のＶＤｄ＝１５．７Ｖとほぼ等しい（若干の違いはシミュレーションパラメータの誤差によるものである）。これにより、その後、データ電圧Ｖｄａｔａが書き込まれても、駆動トランジスタ２０２のドレイン電極からソース電極への電荷放電は発生せず、データ電圧の大きさによらずドレイン電位ＶＤは所定の低電位（０．５Ｖ）を保っている。よって、時刻ｔ７において、スイッチ２０５が導通状態となったとき、ＶＤ変動量はデータ電圧によらず一定（ΔＶＤ＝１５．５Ｖ）となる。つまり、スイッチ２０５が非導通状態である書込み期間において、駆動トランジスタ２０２のドレインに蓄積された電荷を、スイッチ２０５の寄生容量Ｃｅｎｂを介して、スイッチ２０５のゲート電極へと突抜けさせて、ドレイン電位ＶＤとソース電位ＶＳとをほぼ同じ電位にすることが可能となる。よって、駆動トランジスタ２０２のドレイン電極からソース電極への電荷放電は発生せず、駆動トランジスタ２０２のドレイン電位ＶＤは、データ書込み完了時において、データ電圧の大きさによらず一定電位となる。よって、全階調範囲において書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０２２１】
一方、図７Ｃに示すように、従来のスイッチ制御によれば、データ書込み前における、スイッチ２０５の非導通によるドレイン電位ＶＤの突下げ量ＶＤｄは、１６Ｖ−７Ｖ＝９Ｖであり、ドレイン電位ＶＤとソース電位ＶＳとの間に電位差が生じる。このため、その後の書込み期間において、データ電圧の大きさにより駆動トランジスタ２０２のドレイン電極からソース電極への電荷放電が発生し、ドレイン電位が変動するため、階調特性に歪みが生じてしまう。
【０２２２】
［１−３．駆動方法］
また、本実施の形態に係る表示装置の駆動方法は、以下のステップを実行する。
【０２２３】
まず、スイッチ２０５を非導通状態かつスイッチ２０３を導通状態とすることにより容量素子２１０にデータ電圧Ｖｄａｔａを書込む（書込みステップ）。
【０２２４】
次に、スイッチ２０５を導通状態とすることによりデータ電圧Ｖｄａｔａに応じた電流を有機ＥＬ素子２０１に流す（発光ステップ）。
【０２２５】
ここで、上記書込みステップでは、スイッチ２０５を非導通状態にし、駆動トランジスタのドレイン電極からスイッチ２０５のゲート電極への電荷突抜けにより駆動トランジスタのドレイン電極の電位を低下させる（電荷突抜けステップ）。
【０２２６】
上記駆動方法によれば、容量素子２１０のへ書込み電圧を変動させる要因である駆動トランジスタ２０２のドレイン電極に対して、スイッチ２０５のオフ時の電荷突抜け量を発生させることにより電位を低下させる。これにより、書込みステップにおける駆動トランジスタ２０２のドレイン電極からソース電極への電荷放電を抑制し、発光ステップにおける駆動トランジスタ２０２のドレインからゲートへの突抜け電圧のデータ電圧依存性を低減できる。よって、全階調範囲において書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０２２７】
［１−４．変形例１］
上記実施の形態では、スイッチ２０５のオフ電圧を低電位に設定することにより駆動トランジスタ２０２のドレイン電極からスイッチ２０５のゲート電極への電荷突抜け量を大きくした。これにより、ドレイン電位ＶＤをソース電位ＶＳ程度まで低減させ、書込み終了時から発光開始時までのレイン電圧の変化量ΔＶＤを、データ電圧によらず一定とした。これに対して、本変形例では、スイッチ２０５のオフ電圧を低電位に設定する代わりに、スイッチ２０５の容量構成によりドレイン電位ＶＤを低減させる。
【０２２８】
本変形例に係るスイッチ２０５は、ゲート電極とドレイン（第２電極）とで形成された第１寄生容量と、ゲート電極とソース電極（第３電極）とで形成された第２寄生容量（Ｃｅｎｂ）とを有し、第２寄生容量が第１寄生容量よりも大きくなるよう形成されている。
【０２２９】
上記第１寄生容量および第２寄生容量（Ｃｅｎｂ）は、通常は同じ静電容量を有し、例えば、第１寄生容量＝第２寄生容量（Ｃｅｎｂ）＝０．０４６ｐＦである。これに対して、本変形例では、第２寄生容量（Ｃｅｎｂ）を０．２ｐＦまで大きくする。式２に、Ｖｔｈｅｎｂ＝１Ｖ、Ｖｔｆｔ＝１６Ｖ、ＶｅｎｂＬ＝−３Ｖ、Ｃｅｎｂ＝０．２ｐＦ、Ｃｄｒｖ＝０．０５６ｐＦを代入すると、ＶＤｄ＝１５．６Ｖとなる。つまり、実施の形態１のように、スイッチ２０５のオフ電圧を−１７Ｖまで低くする代わりに、第２寄生容量（Ｃｅｎｂ）を大きくする。
【０２３０】
図８は、実施の形態の変形例１に係るスイッチの構成を表す概略平面図である。同図の左側に示される平面図は、比較例に係るスイッチ２０５の電極構成を表し、右側に示される平面図は本変形例に係るスイッチ２０５の電極構成を表す。同図の右側に示すように、例えば、ソース電極の電極長さを大きくすることによりソース電極とゲート電極との重複面積を増加させ、寄生容量Ｃｅｎｂを増大させることが可能となる。
【０２３１】
本変形例のスイッチ構成により、スイッチ２０５が非導通状態である書込み期間において、駆動トランジスタ２０２のドレイン電極からスイッチ２０５のゲート電極への電荷突抜け量を大きくすることが可能となる。よって、駆動トランジスタ２０２のドレイン電位ＶＤは、データ書込み完了時において、データ電圧の大きさによらず一定電位となる。よって、全階調範囲において書込み電圧の変動が抑制される。
【０２３２】
なお、スイッチ２０５は、スタガ型または逆スタガ型構造を有することが好ましい。これにより、スイッチ２０５において、ゲート電極が構成要素となって形成される第２寄生容量（Ｃｅｎｂ）を大きく確保することが容易になる。よって、駆動トランジスタ２０２のドレイン電極からスイッチ２０５のゲート電極への電荷突抜け量を大きくすることが可能となる。
【０２３３】
以上より、上記式２で表されるドレイン電位ＶＤの突下げ電圧ＶＤｄにより、データ書込み期間において、ドレイン電位ＶＤがソース電位ＶＳとほぼ等しくなればよいという観点から、以下の式３が成立する。また式３は、式４のように表すことができる。この式４を満たすようなスイッチ２０５のオフ電圧（第１制御電圧）ＶｅｎｂＬおよび第２寄生容量Ｃｅｎｂを選択すればよい。
【０２３４】
【数５】
2016095381.tif 000007
【数６】
2016095381.tif 000008
【０２３５】
上記式４により、スイッチ２０５のオフ電圧（第１制御電圧）ＶｅｎｂＬおよび第２寄生容量Ｃｅｎｂを選択することにより、画素回路の設計パラメータの自由度が大きくなる。
【０２３６】
［１−５．変形例２］
なお、図１に示すように、表示部２における画素２０の配置により、画素２０と走査線駆動回路５０との距離が異なる。これにより、スイッチ２０５のゲート電極に印加される第１制御信号は、第１駆動回路である走査線駆動回路５０に近い画素２０では、ほぼ走査線駆動回路５０の出力波形そのままの信号が入力されるが、表示部中央の画素２０ → 表示部右端の画素２０へと向かうにつれ、信号波形は鈍ってゆく。信号波形が鈍るほど、スイッチ２０５の非導通時の突下げ電圧量が減少する。このため、表示部上の位置により、画素２０ごとに階調特性の歪みの改善度合いが変わってしまうことが起こり得る。
【０２３７】
上記観点から、本変形例に係るスイッチ２０５は、表示部２内のスイッチ２０５の非導通時の突下げ電圧を均一化するために、第２寄生容量（Ｃｅｎｂ）に対して表示部２内での分布を持たせる構成とする。
【０２３８】
図９は、実施の形態の変形例２に係るスイッチの構成を表す概略平面図である。同図に示すように、走査線駆動回路５０に近い画素２０のスイッチ２０５ほど第２寄生容量（Ｃｅｎｂ）を小さくし、遠い画素２０のスイッチ２０５ほど第２寄生容量（Ｃｅｎｂ）を大きくする。
【０２３９】
これにより、スイッチ２０５の非導通時における突下げ電圧を、表示部内で均一化することが可能となる。よって、全階調範囲において書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０２４０】
（実施の形態２）
以下、実施の形態２に係る表示装置およびその駆動方法について、図面を参照しながら説明する。本実施の形態に係る表示装置は、実施の形態１に係る表示装置がスイッチ２０５の電荷突抜け量を大きくさせる構成を有しているのに対して、スイッチ２０３の電荷突抜け量を大きくさせる構成を有する。以下、実施の形態１と同じ構成は説明を省略し、実施の形態１と異なる点を中心に説明する。
【０２４１】
［２−１．表示装置の全体構成］
本実施の形態に係る表示装置の全体構成は、図１に示された表示装置１と同様の構成であるため、ここでは、説明を省略する。
【０２４２】
［２−２．画素回路構成およびスイッチ制御］
本実施の形態に係る表示装置の画素回路構成は、図２Ａに示された画素２０の回路構成と同様の構成であるため、ここでは、詳細な説明を省略する。
【０２４３】
スイッチ２０３は、ゲート電極（第２ゲート電極）、ドレイン電極（第４電極）およびソース電極（第５電極）を有し、ドレイン電極がデータ線２５に接続され、ソース電極が容量素子２１０の第１電極に接続されている。スイッチ２０３は、データ線２５と容量素子２１０との導通および非導通を切り換える第２スイッチトランジスタである。
【０２４４】
さらに、本実施の形態に係る表示装置は、スイッチ２０５を非導通状態かつスイッチ２０３を導通状態とすることにより容量素子２１０にデータ電圧Ｖｄａｔａを書込む期間である書込み期間（Ｔ２７）と、スイッチ２０５を導通状態かつスイッチ２０３を非導通状態とすることにより当該電圧に応じた電流を有機ＥＬ素子２０１に流す期間である発光期間（Ｔ２９）とを実行する制御回路６０を備える。
【０２４５】
ここで、スイッチ２０３は、書込み期間の終了時において、ソース電極からゲート電極への電荷突抜けにより駆動トランジスタ２０２のゲート電極の電位を低下させる。これにより、書込み電圧である駆動トランジスタのゲート−ソース間電圧Ｖｇｓは低電位側へシフトする。このため、階調特性の歪みが発生する領域は、階調特性の歪みが目立たない低階調側へと移動するので、輝度ムラが視認され易い中階調以上での書込み電圧の変動が抑制される。
【０２４６】
より具体的には、制御回路６０は、書込み期間の終了時において、データ電圧Ｖｄａｔａの電圧範囲の下限電圧値から所定値だけ小さい電圧よりもさらに小さい第２制御電圧をゲート電極に印加することにより、スイッチ２０３を非導通状態とする。
【０２４７】
本実施の形態に係る表示装置のスイッチ制御について、図２Ｂ、図１０Ａおよび図１０Ｂを用いて説明する。
【０２４８】
図１０Ａは、実施の形態２に係る画素回路のスイッチ制御を説明する回路図である。また、図１０Ｂは、遷移領域を非発光領域へシフトさせた階調特性を表すグラフである。
本実施の形態に係る表示装置の駆動シーケンスについては、図２Ｂに示されたＴ２１〜Ｔ３０が実行される。ここで、制御回路６０は、スイッチ２０３のゲート電極に印加されるオン／オフ電圧を、２０Ｖ／−２２Ｖとしている。なお、本実施の形態において、データ電圧Ｖｄａｔａの電圧範囲は、０Ｖ（最低階調）〜１０Ｖ（最高階調）であり、ＥＬアノード電圧Ｖｔｆｔは１６Ｖである。
【０２４９】
従来の画素回路のスイッチにおけるオン／オフ電圧は、スイッチング時のゲート電位による突上げおよび突下げにより各ノードの電位が変動してしまうことを回避するため、データ電圧Ｖｄａｔａの電圧範囲、および、駆動電圧の範囲に対して所定値を加算した範囲に設定されている。この観点から、従来の駆動方法によればスイッチ２０３のゲート電極に印加されるオン／オフ電圧は、例えば、２０Ｖ／−３Ｖである。ここで、従来の駆動方法によるオフ電圧は、データ電圧の最小電圧（０Ｖ）から所定値（３Ｖ）だけ小さい電圧に設定されている。これによれば、スイッチ２０３のドレイン電極またはソース電極にデータ電圧の最小電圧（０Ｖ）に相当する電圧が印加されていても、ゲート電位により、確実にスイッチ２０３を非導通状態とし、データ線２５と容量素子２１０間に電流が流れない様にして、当該電圧が変動することを回避できる。
【０２５０】
ここで、スイッチ２０３のオフ電圧が−３Ｖである場合について、ゲート電位ＶＧの突下げ電圧ＶＧｄを求める。スイッチ２０３の閾値電圧Ｖｔｈｓｃｎを１Ｖ、図１０Ｂの右側のグラフに示されるように遷移領域と安定領域とのの境界となるデータ電圧Ｖｄａｔａ＝４．０Ｖとする。このとき、スイッチ２０３が非導通状態となるのは、スイッチ２０３のゲート電位（第２制御電圧）が２０Ｖから５Ｖ（Ｖｄａｔａ＋Ｖｔｈｓｃｎ）まで下がった時である。その後、スイッチ２０３のゲート電位が５Ｖ〜−３Ｖまでは、スイッチ２０３が非導通状態であり、駆動トランジスタ２０２のゲートノードはフローティングとなり、スイッチ２０３の寄生容量Ｃｓｃｎの影響を受けて、ゲート電位ＶＧが低下する(突下げ)。ここで、突下げ電圧ＶＧｄは、以下の式４で求められる。
【０２５１】
【数７】
2016095381.tif 000009
【０２５２】
上記式５は、スイッチ２０３の非導通状態におけるゲート電極の電圧変化量が、Ｃｓｃｎを介して駆動トランジスタ２０２のゲート電極へ突抜けする変化量を表している。式５に、Ｖｔｈｅｎｂ＝１Ｖ、Ｖｄａｔａ＝４Ｖ、ＶｓｃｎＬ＝−３Ｖ、Ｃｓ＝０．５ｐＦ、Ｃｓｃｎ＝０．０２５ｐＦを代入すると、ＶＧｄ＝０．３８Ｖとなる。つまり、データ書込み終了時には、ゲート−ソース間電圧Ｖｇｓが０．３８Ｖだけ小さくなることとなる。
【０２５３】
これに対して、本実施の形態では、スイッチ２０３のゲート電極に印加されるオフ電圧（第２制御電圧）は、−２２Ｖに設定されている。つまり、本実施の形態に係る駆動方法によるスイッチ２０３のオフ電圧は、データ電圧の最小電位（０Ｖ）から所定値（３Ｖ）だけ低い電位よりもさらに低い電位が設定されている。つまり、図２Ｂの駆動シーケンスにおける書込み期間の終了時（時刻ｔ７〜ｔ８）において、例えば、走査線駆動回路５０から走査線９３に−２２Ｖのオフ電圧を印加することにより、駆動トランジスタ２０２のゲート電位ＶＧは、いわゆる突下げされる。言い換えると、駆動トランジスタ２０２のゲートノードからスイッチ２０３のゲート電極に、スイッチ２０３の寄生容量Ｃｓｃｎを介して、大きな電荷突抜けが発生する。式５に、Ｖｔｈｓｃｎ＝１Ｖ、Ｖｄａｔａ＝４Ｖ、ＶｓｃｎＬ＝−２２Ｖ、Ｃｓ＝０．５ｐＦ、Ｃｓｃｎ＝０．０２５ｐＦを代入すると、ＶＧｄ＝１．３Ｖとなる。つまり、データ書込み終了時には、ゲート−ソース間電圧Ｖｇｓが１．３Ｖ程度小さくなる。
【０２５４】
０−３．階調特性の歪み、でも述べたように、歪みが発生する階調は、データ書込み時に駆動トランジスタ２０２が導通するデータ電圧(約３．５〜４．０Ｖ付近)で決まるため、歪み発生の階調領域は変わらない。つまり、図１０Ｂ左側グラフに示された遷移領域は必ず存在する。
【０２５５】
これに対して、本実施の形態に係るスイッチ制御によれば、階調特性を全体的に低域側にシフトさせて(輝度を低下させて)、歪みが発生する遷移領域を非発光領域に追いやってしまうものである。これにより、歪みが発生する遷移領域は映像表示に使用されなくなるので、ムラは発生しなくなる。
【０２５６】
上述したように、スイッチ２０３のオフ電圧を−２２Ｖまで下げて、スイッチ２０３の非導通時の突下げ電圧を大きくすることにより、ゲート−ソース間電圧Ｖｇｓを１．３Ｖ程度小さくすることが可能となる。よって、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０２５７】
［２−３．駆動方法］
また、本実施の形態に係る表示装置の駆動方法は、以下のステップを実行する。
【０２５８】
まず、スイッチ２０５を非導通状態かつスイッチ２０３を導通状態とすることにより容量素子２１０にデータ電圧Ｖｄａｔａを書込む（書込みステップ）。
【０２５９】
次に、スイッチ２０５を導通状態とすることによりデータ電圧Ｖｄａｔａに応じた電流を有機ＥＬ素子２０１に流す（発光ステップ）。
【０２６０】
ここで、上記書込みステップの終了時において、スイッチ２０３を非導通状態にし、駆動トランジスタ２０２のゲート電極からスイッチ２０３のゲート電極への電荷突抜けにより駆動トランジスタ２０２のゲート電極の電位を低下させる（電荷突抜けステップ）。
【０２６１】
上記駆動方法によれば、容量素子２１０のへ書込み電圧を変動させる要因である駆動トランジスタ２０２のゲート電極に対して、スイッチ２０３のオフ時の電荷突抜け量を発生させることにより電位を低下させる。これにより、駆動トランジスタ２０２のゲート−ソース間電圧を低域側へシフトできる。よって、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０２６２】
［２−４．変形例１］
上記実施の形態では、スイッチ２０３のオフ電圧を低電位に設定することにより駆動トランジスタ２０２のゲート電極からスイッチ２０３のゲート電極への電荷突抜け量を大きくした。これに対して、本変形例では、スイッチ２０３のオフ電圧を低電位に設定する代わりに、スイッチ２０３の容量構成によりゲート電位ＶＧを低下させる。
【０２６３】
本変形例に係るスイッチ２０３は、ゲート電極とドレイン（第４電極）とで形成された第３寄生容量と、ゲート電極とソース電極（第５電極）とで形成された第４寄生容量（Ｃｓｃｎ）とを有し、第４寄生容量が第３寄生容量よりも大きくなるよう形成されている。
【０２６４】
上記第３寄生容量および第４寄生容量（Ｃｓｃｎ）は、通常は同じ静電容量を有し、例えば、第３寄生容量＝第４寄生容量（Ｃｓｃｎ）＝０．０２５ｐＦである。これに対して、第４寄生容量（Ｃｓｃｎ）を０．０９５ｐＦまで大きくする。式５に、Ｖｔｈｓｃｎ＝１Ｖ、Ｖｄａｔａ＝４Ｖ、ＶｓｃｎＬ＝−３Ｖ、Ｃｓ＝０．５ｐＦ、Ｃｓｃｎ＝０．０９５ｐＦを代入すると、ＶＧｄ＝１．３Ｖとなる。つまり、実施の形態２のように、スイッチ２０３のオフ電圧を−２２Ｖまで低くする代わりに、第４寄生容量（Ｃｓｃｎ）を大きくする。
【０２６５】
なお、第４寄生容量（Ｃｓｃｎ）を大きくする方法としては、実施の形態１における第２寄生容量（Ｃｅｎｂ）を大きくする方法と同様であり、図８を参照することができる。同図の左側に示される平面図を、比較例に係るスイッチ２０３の電極構成とし、右側に示される平面図は本変形例に係るスイッチ２０３の電極構成とみなす。同図の右側に示すように、例えば、ソース電極の電極長さを大きくすることによりソース電極とゲート電極との重複面積を増加させ、寄生容量Ｃｓｃｎを増大させることが可能となる。
【０２６６】
本変形例のスイッチ構成により、スイッチ２０３が非導通状態である書込み期間の終了時において、駆動トランジスタ２０２のゲート電極からスイッチ２０３のゲート電極への電荷突抜け量を大きくすることが可能となる。よって、書込み電圧である駆動トランジスタのゲート−ソース間電圧Ｖｇｓは、データ書込み完了時において低電位側へシフトする。このため、階調特性の歪みが発生する領域は階調特性の歪みが目立たない低階調側へと移動するので、書込み電圧の変動が抑制される。
【０２６７】
なお、スイッチ２０３は、スタガ型または逆スタガ型構造を有することが好ましい。これにより、スイッチ２０３において、ゲート電極が構成要素となって形成される第４寄生容量（Ｃｓｃｎ）を大きく確保することが容易になる。よって、駆動トランジスタ２０２のゲート電極からスイッチ２０３のゲート電極への電荷突抜け量を大きくすることが可能となる。
【０２６８】
以上より、上記式５で表されるゲート電位ＶＧの突下げ電圧ＶＧｄは、データ書込み期間の終了時における駆動トランジスタ２０２のゲート−ソース間電圧の変動量ΔＶｇｓである。よって、変動量ΔＶｇｓは以下の式６で表される。
【０２６９】
【数８】
2016095381.tif 000010
【０２７０】
ここで、変動量ΔＶｇｓの決定方法を例示する。
【０２７１】
まず、遷移領域と安定領域との境界となるデータ電圧（Ｖｄａｔａ１＝４Ｖ）における画素電流Ｉｐｉｘを実測する。また、表示部２の周辺部に予め駆動トランジスタ２０２と同形状のトランジスタを配置しておき、そのドレイン電流（Ｉｄ）−ゲートソース間電圧（Ｖｇｓ１）特性データを取得しておく。これにより、画素電流Ｉｐｉｘを流すのに必要となるＶｇｓ１を取得することができる。
【０２７２】
一方、非発光領域と遷移領域との境界となるデータ電圧（Ｖｄａｔａ２＝２Ｖ）におけるゲートソース間電圧Ｖｇｓ２は、トランジスタの特性より、ほぼＶｇｓ２＝Ｖｔｈである。
【０２７３】
以上より、ΔＶｇｓ＝Ｖｇｓ１−Ｖｇｓ２を上記の方法で取得することができる。なお、ΔＶｇｓを取得する方法はこれに限らない。例えば、ＳＰＩＣＥシミュレーションにより計算してもよい。
【０２７４】
設定すべきΔＶｇｓを予め決定しておき、上記式６を満たすようなスイッチ２０３のオフ電圧（第２制御電圧）ＶｓｃｎＬおよび第４寄生容量Ｃｓｃｎを選択すればよい。
【０２７５】
上記式６により、スイッチ２０３のオフ電圧（第２制御電圧）ＶｓｃｎＬおよび第４寄生容量Ｃｓｃｎを選択することにより、画素回路の設計パラメータの自由度が大きくなる。
【０２７６】
［２−５．変形例２］
なお、図１に示すように、表示部２における画素２０の配置により、画素２０と走査線駆動回路５０との距離が異なる。これにより、スイッチ２０３のゲート電極に印加される第２制御信号は、第２駆動回路である走査線駆動回路５０に近い画素２０では、ほぼ走査線駆動回路５０の出力波形そのままの信号が入力されるが、表示部中央の画素２０ → 表示部右端の画素２０へと向かうにつれ、信号波形は鈍ってゆく。信号波形が鈍るほど、スイッチ２０３の非導通時の突下げ電圧量が減少する。このため、表示部上の位置により、画素２０ごとに階調特性の歪みの改善度合いが変わってしまうことが起こり得る。
【０２７７】
上記観点から、本変形例に係るスイッチ２０３は、表示部２内のスイッチ２０３の非導通時の突下げ電圧を均一化するために、第４寄生容量（Ｃｓｃｎ）に対して表示部２内での分布を持たせる構成とする。つまり、走査線駆動回路５０に近い画素２０のスイッチ２０３ほど第４寄生容量（Ｃｓｃｎ）を小さくし、遠い画素２０のスイッチ２０３ほど第４寄生容量（Ｃｓｃｎ）を大きくする。
【０２７８】
これにより、スイッチ２０３の非導通時における突下げ電圧を、表示部内で均一化することが可能となる。よって、書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０２７９】
（実施の形態３）
以下、実施の形態３に係る表示装置およびその駆動方法について、図面を参照しながら説明する。本実施の形態に係る表示装置は、実施の形態１に係る表示装置が発光を制御するためのスイッチ２０５の電荷突抜け量を大きくさせる構成を有しているのに対して、駆動トランジスタ２０２のドレイン電極からゲート電極への電荷突抜け量を小さくさせる構成を有する。以下、実施の形態１と同じ構成は説明を省略し、実施の形態１と異なる点を中心に説明する。
【０２８０】
［３−１．表示装置の全体構成］
本実施の形態に係る表示装置の全体構成は、図１に示された表示装置１と同様の構成であるため、ここでは、説明を省略する。
【０２８１】
［３−２．画素回路構成］
本実施の形態に係る表示装置の画素回路構成は、図２Ａに示された画素２０の回路構成と同様の構成であるため、ここでは、詳細な説明を省略する。
【０２８２】
さらに、本実施の形態に係る表示装置は、スイッチ２０５を非導通状態かつスイッチ２０３を導通状態とすることにより容量素子２１０にデータ電圧Ｖｄａｔａを書込む期間である書込み期間（Ｔ２７）と、スイッチ２０５を導通状態かつスイッチ２０３を非導通状態とすることにより当該電圧に応じた電流を有機ＥＬ素子２０１に流す期間である発光期間（Ｔ２９）とを実行する制御回路６０を備える。
【０２８３】
ここで、駆動トランジスタ２０２は、ゲート電極とドレイン電極とで形成された第５寄生容量（ＣｄｒｖＤ）と、ゲート電極とソース電極とで形成された第６寄生容量（ＣｄｒｖＳ）とを有し、第５寄生容量（ＣｄｒｖＤ）が第６寄生容量（ＣｄｒｖＳ）よりも小さくなるよう形成されている。
【０２８４】
図１１は、実施の形態３に係る駆動トランジスタの構成を表す概略平面図である。同図の左側には、比較例に係る駆動トランジスタ２０２の積層レイアウト構造が示されている。比較例に係る構造では、ドレイン電極とゲート電極とで形成される第５寄生容量ＣｄｒｖＤと、ソース電極とゲート電極とで形成される第６寄生容量ＣｄｒｖＳとは、同じ容量値を有している。
【０２８５】
これに対して、右側に示された、本実施の形態に係る駆動トランジスタ２０２の積層レイアウト構造では、（ａ）ソース電極とドレイン電極とを櫛形構造とし、ドレイン電極よりもソース電極の本数を多くしている。これにより、第５寄生容量ＣｄｒｖＤ＜第６寄生容量ＣｄｒｖＳを実現している。また、（ｂ）ドレイン電極とゲート電極との重複面積を低減させる構造とし、第５寄生容量ＣｄｒｖＤ＜第６寄生容量ＣｄｒｖＳを実現している。
【０２８６】
以上のように、第５寄生容量ＣｄｒｖＤを、第６寄生容量ＣｄｒｖＳよりも小さくすることで、駆動トランジスタ２０２のドレイン電位ＶＤの変動をゲート−ソース電圧Ｖｇｓに伝播することを低減できる。なお、第５寄生容量ＣｄｒｖＤを、容量素子２１０の容量Ｃｓ＋第６寄生容量ＣｄｒｖＳよりも小さくすることが好ましい。 
【０２８７】
本実施の形態に係る駆動トランジスタ２０２の構成によれば、発光期間開始時において、駆動トランジスタ２０２のドレイン電極からゲート電極への電荷突抜け量を小さくすることが可能となる。よって、駆動トランジスタ２０２のゲート電位は、データ書込み完了時における上記ドレイン電極の電位変動の影響を受けず、正確なデータ電圧を反映した電位となる。よって、全階調範囲における書込み電圧の変動が抑制され、表示パネルの輝度ムラを抑制できる。
【０２８８】
（その他の実施の形態）
以上、実施の形態１〜３に係る表示装置およびその駆動方法について説明したが、本発明表示装置およびその駆動方法は、上述した実施の形態に限定されるものではない。実施の形態１〜３およびその変形例に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、実施の形態１〜３に係る表示装置のいずれかを内蔵した各種機器も本発明に含まれる。
【０２８９】
また、上記実施の形態１〜３およびその変形例では、本発明に係る表示装置が有する画素回路構成の一例を挙げたが、画素２０の回路構成は上記回路構成に限定されない。上記実施の形態１〜３では、ＥＬアノード電源線２１とＥＬカソード電源線２２との間に、スイッチ２０５、駆動トランジスタ２０２および有機ＥＬ素子２０１が、この順に配置されている構成を例示したが、これらの３素子が異なる順で配置されていてもよい。つまり、本発明の表示装置は、駆動トランジスタがｎ型であってもｐ型であっても、駆動トランジスタ２０２のドレイン電極およびソース電極、ならびに有機ＥＬ素子２０１のアノード電極およびカソード電極が、ＥＬアノード電源線２１とＥＬカソード電源線２２との間の電流径路上に配置されていればよく、駆動トランジスタ２０２および有機ＥＬ素子２０１の配置順には限定されない。
【０２９０】
また、上記実施の形態では、スイッチ２０３〜２０６は、ゲート電極、ソース電極およびドレイン電極を有するＭＯＳＦＥＴであることを前提として説明してきたが、これらのトランジスタには、ベース、コレクタおよびエミッタを有するバイポーラトランジスタが適用されてもよい。この場合にも、本発明の目的が達成され同様の効果を奏する。
【０２９１】
また、上記実施の形態に係る表示装置に含まれる制御回路および演算回路は、典型的には集積回路であるＬＳＩとして実現される。なお、上記表示装置に含まれる制御回路および演算回路の一部を、表示部２と同一の基板上に集積することも可能である。また、専用回路又は汎用プロセッサで実現してもよい。また、ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０２９２】
また、上記実施の形態に係る表示装置に含まれる走査線駆動回路５０、データ線駆動回路４０、および制御回路６０の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
【０２９３】
また、上記実施の形態１〜３およびその変形例に係る表示装置では、有機ＥＬ素子を用いた表示装置である場合を例に述べたが、有機ＥＬ素子以外の発光素子を用いた表示装置に適用してもよい。
【０２９４】
また、例えば、実施の形態１〜３およびその変形例に係る表示装置は、図１２に示されたような薄型フラットＴＶに内蔵される。上記実施の形態１〜３のいずれかに係る表示装置が内蔵されることにより、表示ムラが抑制された高精度な画像表示が可能な薄型フラットＴＶが実現される。
【産業上の利用可能性】
【０２９５】
本発明は、特に、アクティブ型の有機ＥＬフラットパネルディスプレイに有用である。
【符号の説明】
【０２９６】
１    表示装置
２    表示部
３    電源部
６、６Ａ    表示パネル
２０    画素
２１    ＥＬアノード電源線
２２    ＥＬカソード電源線
２３    初期化電源線
２４    参照電源線
２５    データ線
３０    給電線
４０    データ線駆動回路
５０    走査線駆動回路
５１    ドライバＩＣ
５２、５３、５４    フレキ部分
６０    制御回路
９３    走査線
９４    参照電圧制御線
９５    発光制御線
９６    初期化制御線
２０１    有機ＥＬ素子
２０２    駆動トランジスタ
２０３、２０４、２０５、２０６    スイッチ
２１０    容量素子
２１１    容量
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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