(57)【要約】【課題】不揮発性メモリからの読み出し回数を削減することができるデータ転送回路を提供することを課題とする。【解決手段】データ転送回路は、第１のパワードメイン（１０８）と、第１のデータを記憶する不揮発性メモリ（１０４）と、保持回路（１０５）と、チップリセット時には、不揮発性メモリから第１のデータを読み出し、読み出した第１のデータを保持回路に書き込む読み出し回路（１０２）と、チップリセット時には、保持回路に書き込まれた第１のデータを第１のパワードメインに転送し、保持回路に書き込まれた第１のデータを保持させる第１の制御部（１０３）とを有し、チップリセットの後の第１のパワードメインのリセット時には、読み出し回路は、不揮発性メモリから第１のデータを読み出さず、第１の制御部は、保持回路に保持されている第１のデータを第１のパワードメインに転送する。【選択図】図１
2016031768.tif 000002
【特許請求の範囲】
【請求項１】
第１のパワードメインと、
第１のデータを記憶する不揮発性メモリと、
保持回路と、
チップリセット時には、前記不揮発性メモリから前記第１のデータを読み出し、前記読み出した第１のデータを前記保持回路に書き込む読み出し回路と、
前記チップリセット時には、前記保持回路に書き込まれた前記第１のデータを前記第１のパワードメインに転送し、前記保持回路に書き込まれた前記第１のデータを保持させる第１の制御部とを有し、
前記チップリセットの後の前記第１のパワードメインのリセット時には、前記読み出し回路は、前記不揮発性メモリから前記第１のデータを読み出さず、前記第１の制御部は、前記保持回路に保持されている前記第１のデータを前記第１のパワードメインに転送することを特徴とするデータ転送回路。
【請求項２】
さらに、前記第１のパワードメイン及び電源電圧ノード間に接続される第１のパワースイッチを有し、
前記チップリセットの後であって、前記第１のパワースイッチがオフからオンへの切り換わる時に、前記読み出し回路は、前記不揮発性メモリから前記第１のデータを読み出さず、前記第１の制御部は、前記保持回路に保持されている前記第１のデータを前記第１のパワードメインに転送することを特徴とする請求項１記載のデータ転送回路。
【請求項３】
さらに、第２のパワードメインを有し、
前記不揮発性メモリは、前記第１のデータの他に、第２のデータを記憶し、
前記チップリセット時には、前記読み出し回路は、前記不揮発性メモリから前記第１のデータ及び前記第２のデータを読み出し、前記読み出した第１のデータ及び第２のデータを前記保持回路に書き込み、前記第１の制御部は、前記保持回路に書き込まれた前記第１のデータを前記第１のパワードメインに転送し、前記保持回路に書き込まれた前記第２のデータを前記第２のパワードメインに転送し、前記保持回路に書き込まれた前記第１のデータ及び前記第２のデータを保持させ、
前記チップリセットの後であって、前記第１のパワードメインのリセット時又は前記第１のパワードメインのリセット時には、前記読み出し回路は、前記不揮発性メモリから前記第１のデータ及び前記第２のデータを読み出さず、前記第１の制御部は、前記保持回路に保持されている前記第１のデータを前記第１のパワードメインに転送し、前記保持回路に保持されている前記第２のデータを前記第２のパワードメインに転送することを特徴とする請求項１記載のデータ転送回路。
【請求項４】
さらに、前記第１のパワードメイン及び電源電圧ノード間に接続される第１のパワースイッチと、
前記第２のパワードメイン及び電源電圧ノード間に接続される第２のパワースイッチとを有し、
前記チップリセットの後であって、前記第１のパワースイッチがオフからオンへの切り換わる時又は前記第２のパワースイッチがオフからオンへの切り換わる時に、前記読み出し回路は、前記不揮発性メモリから前記第１のデータ及び前記第２のデータを読み出さず、前記第１の制御部は、前記保持回路に保持されている前記第１のデータを前記第１のパワードメインに転送し、前記保持回路に保持されている前記第２のデータを前記第２のパワードメインに転送することを特徴とする請求項３記載のデータ転送回路。
【請求項５】
さらに、第１のシフトレジスタを有し、
前記第１のパワードメインは、第２のシフトレジスタを有し、
前記第２のパワードメインは、第３のシフトレジスタを有し、
前記第２のシフトレジスタは、前記第１のシフトレジスタ及び前記第３のシフトレジスタの間に接続され、
前記第１の制御部は、前記保持回路に保持されている前記第１のデータ及び前記第２のデータを前記第１のシフトレジスタに書き込み、前記第１のシフトレジスタと前記第２のシフトレジスタと前記第３のシフトレジスタのデータをシフトさせることにより、前記第２のシフトレジスタに前記第１のデータを記憶させ、前記第３のシフトレジスタに前記第２のデータを記憶させることを特徴とする請求項３又は４記載のデータ転送回路。
【請求項６】
前記保持回路は、前記第１のデータ及び前記第２のデータを保持するための第１のシフトレジスタを有し、
前記第１のシフトレジスタの出力端子は、前記第１のシフトレジスタの入力端子に接続され、
前記第１のパワードメインは、第２のシフトレジスタを有し、
前記第２のパワードメインは、第３のシフトレジスタを有し、
前記第２のシフトレジスタは、前記第１のシフトレジスタ及び前記第３のシフトレジスタの間に接続され、
前記第１の制御部は、前記第１のシフトレジスタと前記第２のシフトレジスタと前記第３のシフトレジスタのデータをシフトさせることにより、前記第２のシフトレジスタに前記第１のデータを記憶させ、前記第３のシフトレジスタに前記第２のデータを記憶させることを特徴とする請求項３又は４記載のデータ転送回路。
【請求項７】
前記第１のパワードメインは、第２のシフトレジスタを有し、
前記第２のパワードメインは、第３のシフトレジスタを有し、
前記保持回路は、前記第１のデータを保持するための第４のシフトレジスタ及び前記第２のデータを保持するための第５のシフトレジスタを有し、
前記第４のシフトレジスタの出力端子は、前記第４のシフトレジスタの入力端子に接続され、
前記第５のシフトレジスタの出力端子は、前記第５のシフトレジスタの入力端子に接続され、
前記第５のシフトレジスタの長さは、前記第４のシフトレジスタの長さと同じであり、
前記第２のシフトレジスタは、前記第４のシフトレジスタに接続され、
前記第３のシフトレジスタは、前記第５のシフトレジスタに接続され、
前記第１の制御部は、前記第４のシフトレジスタと前記第２のシフトレジスタのデータをシフトさせることにより、前記第２のシフトレジスタに前記第１のデータを記憶させ、前記第５のシフトレジスタと前記第３のシフトレジスタのデータをシフトさせることにより、前記第３のシフトレジスタに前記第２のデータを記憶させることを特徴とする請求項３又は４記載のデータ転送回路。
【請求項８】
前記第１のパワードメインは、第２のシフトレジスタを有し、
前記第２のパワードメインは、第３のシフトレジスタを有し、
前記保持回路は、前記第１のデータを保持するための第４のシフトレジスタ及び前記第２のデータを保持するための第５のシフトレジスタを有し、
前記第４のシフトレジスタの出力端子は、前記第４のシフトレジスタの入力端子に接続され、
前記第５のシフトレジスタの出力端子は、前記第５のシフトレジスタの入力端子に接続され、
前記第５のシフトレジスタの長さは、前記第４のシフトレジスタの長さと同じであり、
前記第２のシフトレジスタは、前記第４のシフトレジスタに接続され、
前記第３のシフトレジスタは、前記第５のシフトレジスタに接続され、
前記第１の制御部は、前記第４のシフトレジスタのデータをシフトさせることにより、前記第４のシフトレジスタに保持されている前記第１のデータを前記第２のシフトレジスタに出力させ、前記第５のシフトレジスタのデータをシフトさせることにより、前記第５のシフトレジスタに保持されている前記第２のデータを前記第３のシフトレジスタに出力させ、
さらに、前記チップリセット時又は前記第１のパワードメインのリセット時には、前記第２のシフトレジスタのデータをシフトさせることにより、前記第４のシフトレジスタにより出力された前記第１のデータを前記第２のシフトレジスタに記憶させる第２の制御部と、
前記チップリセット時又は前記第２のパワードメインのリセット時には、前記第３のシフトレジスタのデータをシフトさせることにより、前記第５のシフトレジスタにより出力された前記第２のデータを前記第３のシフトレジスタに記憶させる第３の制御部とを有することを特徴とする請求項３又は４記載のデータ転送回路。
【請求項９】
前記保持回路は、前記第１のデータを保持するためのフリップフロップを有することを特徴とする請求項１〜８のいずれか１項に記載のデータ転送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ転送回路に関する。
【背景技術】
【０００２】
初期化データを用いて動作する半導体記憶装置が知られている（特許文献１参照）。ラッチ回路は、初期化データをラッチする。メモリセルアレイは、複数のメモリセルを有し、かつデータを格納する第１の領域と第２の領域とを有する。バッファ回路は、ラッチ回路にアクセスする機能を有し、かつラッチ回路から転送された初期化データを第２の領域に転送し、かつ第２の領域から転送された初期化データをラッチ回路に転送する。
【０００３】
また、半導体チップ上に配置された一定の機能を有する少なくとも１つの機能回路を有する半導体集積回路が知られている（特許文献２参照）。保持回路は、機能回路の動作に必要な情報を保持する。電源供給回路は、機能回路と保持回路に別々に電源を供給する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６５５５７号公報
【特許文献２】特開２００３−１０９３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリは、電源オフ時にもデータを記憶することができる。しかし、不揮発性メモリは、揮発性メモリに比べて、読み出し速度が遅く、最大読み出し可能回数が少ない課題がある。そのため、不揮発性メモリからの読み出し回数を削減することが望ましい。
【０００６】
本発明の目的は、不揮発性メモリからの読み出し回数を削減することができるデータ転送回路を提供することである。
【課題を解決するための手段】
【０００７】
データ転送回路は、第１のパワードメインと、第１のデータを記憶する不揮発性メモリと、保持回路と、チップリセット時には、前記不揮発性メモリから前記第１のデータを読み出し、前記読み出した第１のデータを前記保持回路に書き込む読み出し回路と、前記チップリセット時には、前記保持回路に書き込まれた前記第１のデータを前記第１のパワードメインに転送し、前記保持回路に書き込まれた前記第１のデータを保持させる第１の制御部とを有し、前記チップリセットの後の前記第１のパワードメインのリセット時には、前記読み出し回路は、前記不揮発性メモリから前記第１のデータを読み出さず、前記第１の制御部は、前記保持回路に保持されている前記第１のデータを前記第１のパワードメインに転送する。
【発明の効果】
【０００８】
第１のパワードメインのリセット時には不揮発性メモリからの読み出しを行わないので、不揮発性メモリからの読み出し回数を削減することができる。これにより、データ転送速度が高速化し、データ転送回路の寿命を長期化させることができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態によるデータ転送回路の構成例を示す図である。
【図２】図２は、チップリセット信号、第１のパワードメインリセット信号、及び第２のパワードメインリセット信号の例を示すタイミングチャートである。
【図３】図３は、第２の実施形態によるデータ転送回路の構成例を示す図である。
【図４】図４は、第３の実施形態によるデータ転送回路の構成例を示す図である。
【図５】図５は、第４の実施形態によるデータ転送回路の構成例を示す図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
図１は、第１の実施形態によるデータ転送回路１００の構成例を示す図である。データ転送回路１００は、半導体チップであり、論理和（ＯＲ）回路１０１と、読み出し回路１０２と、第１の制御部１０３と、不揮発性メモリ１０４と、保持回路１０５と、第１のシフトレジスタ１０６と、第１のパワースイッチ１０７と、第１のパワードメイン１０８と、第２のパワースイッチ１１１と、第２のパワードメイン１１２とを有する。論理和回路１０１は、第１のパワードメインリセット信号ＲＳ１と第２のパワードメインリセット信号ＲＳ２とチップリセット信号ＣＲＳとの論理和信号を、第１の制御部１０３に出力する。
【００１１】
不揮発性メモリ１０４は、例えばヒューズメモリであり、第１のデータＤＴ１及び第２のデータＤＴ２を記憶する。説明の簡単のため、第１のデータＤＴ１が４個のデータであり、第２のデータＤＴ２も４個のデータである例を説明する。保持回路１０５は、第１のデータＤＴ１及び第２のデータＤＴ２を保持するための例えば８個のフリップフロップを有する。第１のシフトレジスタ１０６は、第１のデータＤＴ１及び第２のデータＤＴ２を記憶する複数のフリップフロップを有する。また、第１のシフトレジスタ１０６は、第１の制御部１０３の制御の下、第１のデータＤＴ１及び第２のデータＤＴ２をシフトし、第２のシフトレジスタ１１０に出力することができる。
【００１２】
第１のパワースイッチ１０７は、ｐチャネル電界効果トランジスタであり、ソースが電源電圧ノードＶＤＤに接続され、ゲートが第１のパワードメインリセット信号ＲＳ１の線に接続され、ドレインが第１のパワードメイン１０８に接続される。第２のパワースイッチ１１１は、ｐチャネル電界効果トランジスタであり、ソースが電源電圧ノードＶＤＤに接続され、ゲートが第２のパワードメインリセット信号ＲＳ２の線に接続され、ドレインが第２のパワードメイン１１２に接続される。
【００１３】
第１のパワードメイン１０８は、第１の冗長メモリ１０９及び第２のシフトレジスタ１１０を有する。第２のシフトレジスタ１１０は、第１のシフトレジスタ１０６の後段に接続される。また、第２のシフトレジスタ１１０は、第１の制御部１０３の制御の下、第１のシフトレジスタ１０６から入力したデータをシフトし、第３のシフトレジスタ１１４に出力する。
【００１４】
第２のパワードメイン１１２は、第２の冗長メモリ１１３及び第３のシフトレジスタ１１４を有する。第３のシフトレジスタ１１４は、第２のシフトレジスタ１１０の後段に接続される。また、第３のシフトレジスタ１１４は、第１の制御部１０３の制御の下、第２のシフトレジスタ１１０から入力したデータをシフトする。第２のシフトレジスタ１１０は、第１のシフトレジスタ１０６及び第３のシフトレジスタ１１４の間に接続される。
【００１５】
第１の冗長メモリ１０９は、複数の通常メモリセル及び複数の冗長メモリセルを有する。検査の結果、複数の通常メモリセルの中に不良メモリセルが発見された場合、その不良メモリセルのアドレスの情報を第１のデータＤＴ１として、不揮発性メモリ１０４に記憶させておく。不揮発性メモリ１０４内の第１のデータＤＴ１は、後述の転送方法により、第２のシフトレジスタ１１０に転送される。第１の冗長メモリ１０９は、第２のシフトレジスタ１１０内の第１のデータ（不良メモリアドレス情報）ＤＴ１を基に、不良の通常メモリセルを冗長メモリセルに置き換える。これにより、第１の冗長メモリ１０９は、正常動作可能になる。
【００１６】
同様に、第２の冗長メモリ１１３は、複数の通常メモリセル及び複数の冗長メモリセルを有する。検査の結果、複数の通常メモリセルの中に不良メモリセルが発見された場合、その不良メモリセルのアドレスの情報を第２のデータＤＴ２として、不揮発性メモリ１０４に記憶させておく。不揮発性メモリ１０４内の第２のデータＤＴ２は、後述の転送方法により、第３のシフトレジスタ１１４に転送される。第２の冗長メモリ１１３は、第３のシフトレジスタ１１４内の第２のデータ（不良メモリアドレス情報）ＤＴ２を基に、不良の通常メモリセルを冗長メモリセルに置き換える。これにより、第２の冗長メモリ１１３は、正常動作可能になる。
【００１７】
なお、第１のデータＤＴ１及び第２のデータＤＴ２は、不良メモリセルアドレスの情報である例を説明するが、これに限定されず、回路トリミング情報等のデータでもよい。回路トリミング情報は、回路特性調整情報であり、例えば、電源電圧を調整するための情報、又はタイミング調整情報等である。
【００１８】
図２は、チップリセット信号ＣＲＳ、第１のパワードメインリセット信号ＲＳ１、及び第２のパワードメインリセット信号ＲＳ２の例を示すタイミングチャートである。データ転送回路１００の電源が投入されると、時刻ｔ１では、チップリセット信号ＣＲＳがハイレベルからローレベルになる。時刻ｔ１は、チップリセットの時刻であり、後述のチップリセットの処理が行われる。
【００１９】
時刻ｔ１〜ｔ２及び時刻ｔ３以降は、第１のパワードメイン１０８の使用期間であり、第１のパワードメインリセット信号ＲＳ１がローレベルになる。この期間では、第１のパワースイッチ１０７はオンし、第１のパワードメイン１０８は、電源電圧ノードＶＤＤに接続され、電源電圧の供給を受け、動作可能になる。
【００２０】
これに対し、時刻ｔ２〜ｔ３は、第１のパワードメイン１０８の不使用期間であり、第１のパワードメインリセット信号ＲＳ１がハイレベルになる。この期間では、第１のパワースイッチ１０７はオフし、第１のパワードメイン１０８は、電源電圧ノードＶＤＤから切断され、電源電圧の供給を受けず、動作不可になる。これにより、第１のパワードメイン１０８は、リーク電流による消費電力を削減することができる。
【００２１】
同様に、時刻ｔ１〜ｔ４及び時刻ｔ５以降は、第２のパワードメイン１１２の使用期間であり、第２のパワードメインリセット信号ＲＳ２がローレベルになる。この期間では、第２のパワースイッチ１１１はオンし、第２のパワードメイン１１２は、電源電圧ノードＶＤＤに接続され、電源電圧の供給を受け、動作可能になる。
【００２２】
これに対し、時刻ｔ４〜ｔ５は、第２のパワードメイン１１２の不使用期間であり、第２のパワードメインリセット信号ＲＳ２がハイレベルになる。この期間では、第２のパワースイッチ１１１はオフし、第２のパワードメイン１１２は、電源電圧ノードＶＤＤから切断され、電源電圧の供給を受けず、動作不可になる。これにより、第２のパワードメイン１１２は、リーク電流による消費電力を削減することができる。
【００２３】
時刻ｔ１では、チップリセット信号ＣＲＳがハイレベルからローレベルになり、下記のチップリセットが行われる。時刻ｔ１では、チップリセット信号ＣＲＳの他、第１のパワードメインリセット信号ＲＳ１及び第２のパワードメインリセット信号ＲＳ２もハイレベルからローレベルになる。論理和回路１０１は、チップリセット信号ＣＲＳと同じ信号を第１の制御部１０３に出力する。
【００２４】
読み出し回路１０２は、チップリセット信号ＣＲＳがハイレベルからローレベルに立ち下がると、不揮発性メモリ１０４の第１のアドレスから第１のデータＤＴ１を読み出し、保持回路１０５に第１のデータＤＴ１を書き込み、不揮発性メモリ１０４の第２のアドレスから第２のデータＤＴ２を読み出し、保持回路１０５に第２のデータＤＴ２を書き込む。
【００２５】
第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、保持回路１０５に保持されている第１のデータＤＴ１及び第２のデータＤＴ２を第１のシフトレジスタ１０６に書き込む。この際、保持回路１０５は、第１のデータＤＴ１及び第２のデータＤＴ２を保持する。
【００２６】
次に、第１の制御部１０３は、第１のシフトレジスタ１０６と第２のシフトレジスタ１１０と第３のシフトレジスタ１１４のデータをシフトさせることにより、第２のシフトレジスタ１１０に第１のデータＤＴ１を記憶させ、第３のシフトレジスタ１１４に第２のデータＤＴ２を記憶させる。
【００２７】
具体的には、第１のシフトレジスタ１０６と第２のシフトレジスタ１１０と第３のシフトレジスタ１１４は、クロック信号に同期してデータをシフトする。まず、第１のシフトレジスタ１０６と第２のシフトレジスタ１１０と第３のシフトレジスタ１１４が４個のクロックに同期して、データを４個シフトすると、第１のシフトレジスタ１０６は４個のデータＤＴ２を第２のシフトレジスタ１１０に出力し、第２のシフトレジスタ１１０は４個のデータＤＴ２を記憶する。続いて、第１のシフトレジスタ１０６と第２のシフトレジスタ１１０と第３のシフトレジスタ１１４が４個のクロックに同期してデータを４個シフトすると、第３のシフトレジスタ１１４は、第２のシフトレジスタ１１０から入力した４個のデータＤＴ２を記憶し、第２のシフトレジスタ１１０は、第１のシフトレジスタ１０６から入力した４個のデータＤＴ１を記憶する。
【００２８】
第１の冗長メモリ１０９は、第２のシフトレジスタ１１０内の第１のデータ（不良メモリアドレス情報）ＤＴ１を基に、不良の通常メモリセルを冗長メモリセルに置き換える。これにより、第１の冗長メモリ１０９は、正常動作可能になる。
【００２９】
また、第２の冗長メモリ１１３は、第３のシフトレジスタ１１４内の第２のデータ（不良メモリアドレス情報）ＤＴ２を基に、不良の通常メモリセルを冗長メモリセルに置き換える。これにより、第２の冗長メモリ１１３は、正常動作可能になる。
【００３０】
次に、時刻ｔ２では、第１のパワードメインリセット信号ＲＳ１がローレベルからハイレベルになる。すると、第１のパワースイッチ１０７がオフし、第１のパワードメイン１０８は、電源電位ノードＶＤＤから切断され、電源電圧が供給されなくなり、休止状態になる。第２のシフトレジスタ１１０は、揮発性メモリ（フリップフロップ）であるため、第１のデータＤＴ１は第２のシフトレジスタ１１０から消去される。
【００３１】
次に、時刻ｔ３では、第１のパワードメインリセット信号ＲＳ１がハイレベルからローレベルになり、下記の第１のパワードメイン１０８のリセットが行われる。すると、第１のパワースイッチ１０７がオンし、第１のパワードメイン１０８は、電源電位ノードＶＤＤに接続され、電源電圧が供給され、動作可能状態になる。第１の冗長メモリ１０９を正常動作可能状態にするには、第２のシフトレジスタ１１０に再び第１のデータＤＴ１を記憶させる必要がある。
【００３２】
そこで、上記の時刻ｔ１の動作と同様の動作により、不揮発性メモリ１０４から第２のシフトレジスタ１１０に第１のデータＤＴ１を転送する方法が考えられる。例えば、不揮発性メモリ１０４はヒューズメモリであり、保持回路１０５はフリップフロップの揮発性メモリである。不揮発性メモリ１０４は、保持回路１０５に比べて、読み出し速度が遅い。読み出し回路１０２は、不揮発性メモリ１０４に対して、第１のサイクルで第１のアドレスから第１のデータＤ１を読み出し、第２のサイクルで第２のアドレスから第２のデータＤＴ２を読み出す。したがって、パワードメイン１０８及び１１２の数が多くなるほど、データＤＴ１及びＤＴ２の数が増え、読み出しサイクル数が増え、読み出し時間が長くなる。また、不揮発性メモリ１０４は、保持回路１０５に比べ、１サイクルの時間が５〜１０倍長い。したがって、パワードメイン１０８がリセットされた時に、不揮発性メモリ１０４から第２のシフトレジスタ１１０に第１のデータＤＴ１を転送する速度の高速化が望まれる。
【００３３】
また、不揮発性メモリ（ヒューズメモリ）１０４からの最大読み出し可能回数は、１０6〜１０7回の有限値である。したがって、パワードメイン１０８又は１１２のリセットを頻繁に行うと、不揮発性メモリ１０４からの読み出し回数が最大読み出し可能回数を超えてしまい、不揮発性メモリ１０４から正しいデータＤＴ１及びＤＴ２を読み出すことができなくなってしまう。すなわち、データ転送回路１００の寿命が短くなってしまう。そこで、不揮発性メモリ１０４からの読み出し回数の削減が望まれる。
【００３４】
本実施形態では、上記の課題を解決するため、時刻ｔ３では、下記の処理を行う。時刻ｔ３では、論理和回路１０１は、第１のパワードメインリセット信号ＲＳ１と同じ信号を第１の制御部１０３に出力する。読み出し回路１０２は、チップリセット信号ＣＲＳがローレベルを維持しているので、不揮発性メモリ１０４からの読み出しを行わない。この際、保持回路１０５は、第１のデータＤＴ１及び第２のデータＤＴ２を保持したままである。第１のシフトレジスタ１０６は、時刻ｔ１でのデータシフトを行ったことにより、第１のデータＤＴ１及び第２のデータＤＴ２は第１のシフトレジスタ１０６から消去されている。
【００３５】
第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、保持回路１０５に保持されている第１のデータＤＴ１及び第２のデータＤＴ２を第１のシフトレジスタ１０６に書き込む。次に、第１の制御部１０３は、時刻ｔ１の動作と同様に、第１のシフトレジスタ１０６と第２のシフトレジスタ１１０と第３のシフトレジスタ１１４のデータをシフトさせることにより、第２のシフトレジスタ１１０に第１のデータＤＴ１を記憶させ、第３のシフトレジスタ１１４に第２のデータＤＴ２を記憶させる。
【００３６】
第１の冗長メモリ１０９は、第２のシフトレジスタ１１０内の第１のデータ（不良メモリアドレス情報）ＤＴ１を基に、不良の通常メモリセルを冗長メモリセルに置き換える。これにより、第１の冗長メモリ１０９は、正常動作可能になる。
【００３７】
次に、時刻ｔ４では、第２のパワードメインリセット信号ＲＳ２がローレベルからハイレベルになる。すると、第２のパワースイッチ１１１がオフし、第２のパワードメイン１１２は、電源電位ノードＶＤＤから切断され、電源電圧が供給されなくなり、休止状態になる。第３のシフトレジスタ１１４は、揮発性メモリであるため、第２のデータＤＴ２は第２のシフトレジスタ１１４から消去される。
【００３８】
次に、時刻ｔ５では、第２のパワードメインリセット信号ＲＳ２がハイレベルからローレベルになり、下記の第２のパワードメイン１１２のリセットが行われる。すると、第２のパワースイッチ１１１がオンし、第２のパワードメイン１１２は、電源電位ノードＶＤＤに接続され、電源電圧が供給され、動作可能状態になる。第２の冗長メモリ１１３を正常動作可能状態にするには、第３のシフトレジスタ１１４に再び第２のデータＤＴ２を記憶させる必要がある。
【００３９】
時刻ｔ５では、論理和回路１０１は、第２のパワードメインリセット信号ＲＳ２と同じ信号を第１の制御部１０３に出力する。読み出し回路１０２は、チップリセット信号ＣＲＳがローレベルを維持しているので、不揮発性メモリ１０４からの読み出しを行わない。この際、保持回路１０５は、第１のデータＤＴ１及び第２のデータＤＴ２を保持したままである。
【００４０】
第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、保持回路１０５に保持されている第１のデータＤＴ１及び第２のデータＤＴ２を第１のシフトレジスタ１０６に書き込む。次に、第１の制御部１０３は、時刻ｔ１の動作と同様に、第１のシフトレジスタ１０６と第２のシフトレジスタ１１０と第３のシフトレジスタ１１４のデータをシフトさせることにより、第２のシフトレジスタ１１０に第１のデータＤＴ１を記憶させ、第３のシフトレジスタ１１４に第２のデータＤＴ２を記憶させる。
【００４１】
第２の冗長メモリ１１３は、第３のシフトレジスタ１１４内の第２のデータ（不良メモリアドレス情報）ＤＴ２を基に、不良の通常メモリセルを冗長メモリセルに置き換える。これにより、第２の冗長メモリ１１３は、正常動作可能になる。
【００４２】
以上のように、時刻ｔ３の第１のパワードメイン１０８のリセット時及び時刻ｔ５の第２のパワードメイン１１２のリセット時には、不揮発性メモリ１０４からの読み出しを行わず、保持回路１０５に保持されている第１のデータＤＴ１及び第２のデータＤＴ２をそれぞれ第２のシフトレジスタ１１０及び第３のシフトレジスタ１１４に転送する。不揮発性メモリ１０４からの読み出しを行わないので、データＤＴ１及びＤＴ２の転送速度を高速化することができる。また、不揮発性メモリ１０４からの読み出しは、時刻ｔ１のみで行われ、時刻ｔ３及びｔ５では行われないので、不揮発性メモリ１０４からの読み出し回数を削減することができる。これにより、データ転送回路１００の寿命を長くすることができる。
【００４３】
（第２の実施形態）
図３は、第２の実施形態によるデータ転送回路１００の構成例を示す図である。本実施形態（図３）は、第１の実施形態（図１）に対して、第１のシフトレジスタ１０６を削除したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００４４】
図３の保持回路１０５は、図１の保持回路１０５及び第１のシフトレジスタ１０６の両方の機能を有する。図３の保持回路１０５は、第１のデータＤＴ１及び第２のデータＤＴ２を保持するための第１のシフトレジスタ（フリップフロップ）を有する。保持回路１０５内の第１のシフトレジスタの出力端子は、保持回路１０５内の第１のシフトレジスタの入力端子に接続される。第２のシフトレジスタ１１０は、保持回路１０５内の第１のシフトレジスタ及び第３のシフトレジスタ１１４の間に接続される。
【００４５】
時刻ｔ１では、読み出し回路１０２は、チップリセット信号ＣＲＳがハイレベルからローレベルに立ち下がると、不揮発性メモリ１０４の第１のアドレスから第１のデータＤＴ１を読み出し、保持回路１０５内の第１のシフトレジスタに第１のデータＤＴ１を書き込み、不揮発性メモリ１０４の第２のアドレスから第２のデータＤＴ２を読み出し、保持回路１０５内の第１のシフトレジスタに第２のデータＤＴ２を書き込む。
【００４６】
第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、保持回路１０５内の第１のシフトレジスタと第２のシフトレジスタ１１０と第３のシフトレジスタ１１４のデータをシフトさせることにより、第２のシフトレジスタ１１０に第１のデータＤＴ１を記憶させ、第３のシフトレジスタ１１４に第２のデータＤＴ２を記憶させる。この際、保持回路１０５内の第１のシフトレジスタの出力データは、保持回路１０５内の第１のシフトレジスタの入力データとしてフィードバックされる。したがって、保持回路１０５内の第１のシフトレジスタは、上記のデータシフトの後、第１のデータＤＴ１及び第２のデータＤＴ２を保持している。
【００４７】
時刻ｔ３では、読み出し回路１０２は、チップリセット信号ＣＲＳがローレベルを維持しているので、不揮発性メモリ１０４からの読み出しを行わない。第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、保持回路１０５内の第１のシフトレジスタと第２のシフトレジスタ１１０と第３のシフトレジスタ１１４のデータをシフトさせることにより、第２のシフトレジスタ１１０に第１のデータＤＴ１を記憶させ、第３のシフトレジスタ１１４に第２のデータＤＴ２を記憶させる。この際、保持回路１０５内の第１のシフトレジスタの出力データは、保持回路１０５内の第１のシフトレジスタの入力データとしてフィードバックされる。したがって、保持回路１０５内の第１のシフトレジスタは、上記のデータシフトの後、第１のデータＤＴ１及び第２のデータＤＴ２を保持している。
【００４８】
時刻ｔ５では、読み出し回路１０２は、チップリセット信号ＣＲＳがローレベルを維持しているので、不揮発性メモリ１０４からの読み出しを行わない。第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、保持回路１０５内の第１のシフトレジスタと第２のシフトレジスタ１１０と第３のシフトレジスタ１１４のデータをシフトさせることにより、第２のシフトレジスタ１１０に第１のデータＤＴ１を記憶させ、第３のシフトレジスタ１１４に第２のデータＤＴ２を記憶させる。この際、保持回路１０５内の第１のシフトレジスタの出力データは、保持回路１０５内の第１のシフトレジスタの入力データとしてフィードバックされる。したがって、保持回路１０５内の第１のシフトレジスタは、上記のデータシフトの後、第１のデータＤＴ１及び第２のデータＤＴ２を保持している。
【００４９】
（第３の実施形態）
図４は、第３の実施形態によるデータ転送回路１００の構成例を示す図である。本実施形態（図４）は、第２の実施形態（図３）に対して、保持回路１０５の代わりに、第１の保持回路１０５ａ及び第２の保持回路１０５ｂを設けたものである。以下、本実施形態が第２の実施形態と異なる点を説明する。
【００５０】
第１の保持回路１０５ａは、第１のデータＤＴ１を保持するための第４のシフトレジスタ（フリップフロップ）を有する。第２の保持回路１０５ｂは、第２のデータＤＴ２を保持するための第５のシフトレジスタ（フリップフロップ）を有する。例えば、第１のデータＤＴ１は４個のデータであり、第２のデータＤＴ２は３個のデータであり、両者のデータ長は異なる。その場合でも、第２の保持回路１０５ｂ内の第５のシフトレジスタの長さは、例えば４個のデータ長であり、第１の保持回路１０５ａ内の第４のシフトレジスタの長さと同じである。
【００５１】
第１の保持回路１０５ａ内の第４のシフトレジスタの出力端子は、第１の保持回路１０５ａ内の第４のシフトレジスタの入力端子に接続される。第２の保持回路１０５ｂ内の第５のシフトレジスタの出力端子は、第２の保持回路１０５ｂ内の第５のシフトレジスタの入力端子に接続される。第２のシフトレジスタ１１０は、第１の保持回路１０５ａ内の第４のシフトレジスタの後段に接続される。第３のシフトレジスタ１１４は、第２の保持回路１０５ｂ内の第５のシフトレジスタの後段に接続される。
【００５２】
時刻ｔ１では、読み出し回路１０２は、チップリセット信号ＣＲＳがハイレベルからローレベルに立ち下がると、不揮発性メモリ１０４の第１のアドレスから第１のデータＤＴ１を読み出し、第１の保持回路１０５ａ内の第４のシフトレジスタに第１のデータＤＴ１を書き込み、不揮発性メモリ１０４の第２のアドレスから第２のデータＤＴ２を読み出し、第２の保持回路１０５ｂ内の第５のシフトレジスタに第２のデータＤＴ２を書き込む。ここで、３個のデータＤＴ２は、第２の保持回路１０５ｂ内の第５のシフトレジスタの最後部に書き込まれる。
【００５３】
第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、第１の保持回路１０５ａ内の第４のシフトレジスタと第２のシフトレジスタ１１０と第２の保持回路１０５ｂ内の第５のシフトレジスタと第３のシフトレジスタ１１４のデータを４個分シフトさせる。これにより、第２のシフトレジスタ１１０は、第１の保持回路１０５ａ内の第４のシフトレジスタから入力した第１のデータＤＴ１を記憶する。また、第３のシフトレジスタ１１４は、第２の保持回路１０５ｂ内の第５のシフトレジスタから入力した第２のデータＤＴ２を記憶する。
【００５４】
この際、第１の保持回路１０５ａ内の第４のシフトレジスタの出力データは、第１の保持回路１０５ａ内の第４のシフトレジスタの入力データとしてフィードバックされる。したがって、第１の保持回路１０５ａ内の第４のシフトレジスタは、上記のデータシフトの後、第１のデータＤＴ１を保持している。同様に、第２の保持回路１０５ｂ内の第５のシフトレジスタの出力データは、第２の保持回路１０５ｂ内の第５のシフトレジスタの入力データとしてフィードバックされる。したがって、第２の保持回路１０５ｂ内の第５のシフトレジスタは、上記のデータシフトの後、第２のデータＤＴ２を保持している。
【００５５】
本実施形態では、保持回路１０５ａ及び１０５ｂからシフトレジスタ１１０及び１１４にデータＤＴ１及びＤＴ２を４サイクルで転送することができる。これに対し、第１及び第２の実施形態では、保持回路１０５からシフトレジスタ１１０及び１１４にデータＤＴ１及びＤＴ２を８サイクルで転送することができる。したがって、本実施形態は、第１及び第２の実施形態に対して、データ転送時間を短縮することができる。
【００５６】
時刻ｔ３では、読み出し回路１０２は、チップリセット信号ＣＲＳがローレベルを維持しているので、不揮発性メモリ１０４からの読み出しを行わない。第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、第１の保持回路１０５ａ内の第４のシフトレジスタと第２のシフトレジスタ１１０と第２の保持回路１０５ｂ内の第５のシフトレジスタと第３のシフトレジスタ１１４のデータを４個分シフトさせる。これにより、第２のシフトレジスタ１１０は、第１の保持回路１０５ａ内の第４のシフトレジスタから入力した第１のデータＤＴ１を記憶する。また、第３のシフトレジスタ１１４は、第２の保持回路１０５ｂ内の第５のシフトレジスタから入力した第２のデータＤＴ２を記憶する。
【００５７】
この際、第１の保持回路１０５ａ内の第４のシフトレジスタの出力データは、第１の保持回路１０５ａ内の第４のシフトレジスタの入力データとしてフィードバックされる。したがって、第１の保持回路１０５ａ内の第４のシフトレジスタは、上記のデータシフトの後、第１のデータＤＴ１を保持している。同様に、第２の保持回路１０５ｂ内の第５のシフトレジスタの出力データは、第２の保持回路１０５ｂ内の第５のシフトレジスタの入力データとしてフィードバックされる。したがって、第２の保持回路１０５ｂ内の第５のシフトレジスタは、上記のデータシフトの後、第２のデータＤＴ２を保持している。
【００５８】
時刻ｔ３でも、時刻ｔ１と同様に、本実施形態は、第１及び第２の実施形態に比べて、データ転送時間を短縮することができる。
【００５９】
時刻ｔ５では、読み出し回路１０２は、チップリセット信号ＣＲＳがローレベルを維持しているので、不揮発性メモリ１０４からの読み出しを行わない。第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、第１の保持回路１０５ａ内の第４のシフトレジスタと第２のシフトレジスタ１１０と第２の保持回路１０５ｂ内の第５のシフトレジスタと第３のシフトレジスタ１１４のデータを４個分シフトさせる。これにより、第２のシフトレジスタ１１０は、第１の保持回路１０５ａ内の第４のシフトレジスタから入力した第１のデータＤＴ１を記憶する。また、第３のシフトレジスタ１１４は、第２の保持回路１０５ｂ内の第５のシフトレジスタから入力した第２のデータＤＴ２を記憶する。
【００６０】
この際、第１の保持回路１０５ａ内の第４のシフトレジスタの出力データは、第１の保持回路１０５ａ内の第４のシフトレジスタの入力データとしてフィードバックされる。したがって、第１の保持回路１０５ａ内の第４のシフトレジスタは、上記のデータシフトの後、第１のデータＤＴ１を保持している。同様に、第２の保持回路１０５ｂ内の第５のシフトレジスタの出力データは、第２の保持回路１０５ｂ内の第５のシフトレジスタの入力データとしてフィードバックされる。したがって、第２の保持回路１０５ｂ内の第５のシフトレジスタは、上記のデータシフトの後、第２のデータＤＴ２を保持している。
【００６１】
時刻ｔ５でも、時刻ｔ１と同様に、本実施形態は、第１及び第２の実施形態に比べて、データ転送時間を短縮することができる。
【００６２】
（第４の実施形態）
図５は、第４の実施形態によるデータ転送回路１００の構成例を示す図である。本実施形態（図５）は、第３の実施形態（図４）に対して、論理和回路５０１ａ，５０１ｂと第２の制御部５０２ａと第３の制御部５０２ｂを追加したものである。以下、本実施形態が第３の実施形態と異なる点を説明する。
【００６３】
論理和回路５０１ａは、第１のパワードメインリセット信号ＲＳ１及びチップリセット信号ＣＲＳの論理和信号を第２の制御部５０２ａに出力する。第２の制御部５０２ａは、第２のシフトレジスタ１１０のデータシフトを制御する。論理和回路５０１ｂは、第２のパワードメインリセット信号ＲＳ２及びチップリセット信号ＣＲＳの論理和信号を第３の制御部５０２ｂに出力する。第３の制御部５０２ｂは、第３のシフトレジスタ１１４のデータシフトを制御する。第１の制御部１０３は、第１の保持回路１０５ａ内の第４のシフトレジスタと第２の保持回路１０５ｂ内の第５のシフトレジスタのデータシフトを制御する。
【００６４】
時刻ｔ１では、読み出し回路１０２は、チップリセット信号ＣＲＳがハイレベルからローレベルに立ち下がると、不揮発性メモリ１０４の第１のアドレスから第１のデータＤＴ１を読み出し、第１の保持回路１０５ａ内の第４のシフトレジスタに第１のデータＤＴ１を書き込み、不揮発性メモリ１０４の第２のアドレスから第２のデータＤＴ２を読み出し、第２の保持回路１０５ｂ内の第５のシフトレジスタに第２のデータＤＴ２を書き込む。
【００６５】
第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、第１の保持回路１０５ａ内の第４のシフトレジスタと第２の保持回路１０５ｂ内の第５のシフトレジスタのデータを４個分シフトさせる。これにより、第１の保持回路１０５ａ内の第４のシフトレジスタは、第１のデータＤＴ１を第２のシフトレジスタ１１０に出力し、第２の保持回路１０５ｂ内の第５のシフトレジスタは、第２のデータＤＴ２を第３のシフトレジスタ１１４に出力する。この際、第１の保持回路１０５ａ内の第４のシフトレジスタは、上記のデータシフトの後、第１のデータＤＴ１を保持している。同様に、第２の保持回路１０５ｂ内の第５のシフトレジスタは、上記のデータシフトの後、第２のデータＤＴ２を保持している。
【００６６】
論理和回路５０１ａ及び５０１ｂは、チップリセット信号ＣＲＳと同じ信号を出力する。第２の制御部５０２ａは、論理和回路５０１ａの出力信号がハイレベルからローレベルに立ち下がると、第２のシフトレジスタ１１０のデータを４個分シフトさせる。これにより、第２のシフトレジスタ１１０は、第１の保持回路１０５ａ内の第４のシフトレジスタから入力した第１のデータＤＴ１を記憶する。
【００６７】
また、第２の制御部５０２ｂは、論理和回路５０１ｂの出力信号がハイレベルからローレベルに立ち下がると、第３のシフトレジスタ１１４のデータを４個分シフトさせる。これにより、第４のシフトレジスタ１１４は、第２の保持回路１０５ｂ内の第５のシフトレジスタから入力した第２のデータＤＴ２を記憶する。
【００６８】
時刻ｔ３では、読み出し回路１０２は、チップリセット信号ＣＲＳがローレベルを維持しているので、不揮発性メモリ１０４からの読み出しを行わない。第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、第１の保持回路１０５ａ内の第４のシフトレジスタと第２の保持回路１０５ｂ内の第５のシフトレジスタのデータを４個分シフトさせる。これにより、第１の保持回路１０５ａ内の第４のシフトレジスタは、第１のデータＤＴ１を第２のシフトレジスタ１１０に出力し、第２の保持回路１０５ｂ内の第５のシフトレジスタは、第２のデータＤＴ２を第３のシフトレジスタ１１４に出力する。この際、第１の保持回路１０５ａ内の第４のシフトレジスタは、上記のデータシフトの後、第１のデータＤＴ１を保持している。同様に、第２の保持回路１０５ｂ内の第５のシフトレジスタは、上記のデータシフトの後、第２のデータＤＴ２を保持している。
【００６９】
論理和回路５０１ａは、第１のパワードメインリセット信号ＲＳ１と同じ信号を出力する。第２の制御部５０２ａは、論理和回路５０１ａの出力信号がハイレベルからローレベルに立ち下がると、第２のシフトレジスタ１１０のデータを４個分シフトさせる。これにより、第２のシフトレジスタ１１０は、第１の保持回路１０５ａ内の第４のシフトレジスタから入力した第１のデータＤＴ１を記憶する。
【００７０】
論理和回路５０１ｂは、ローレベルの出力を維持するので、第３の制御部５０２ｂは、第３のシフトレジスタ１１４のデータシフトを行わない。これにより、第３のシフトレジスタ１１４内の第２のデータＤＴ２は変化しない。
【００７１】
時刻ｔ３では、第１のパワードメイン１０８がリセットされ、第１のパワードメイン１０８内の第２のシフトレジスタ１１０の第１のデータＤＴ１は消失しているので、第１のデータＤＴ１を再び第２のシフトレジスタ１１０に転送する必要がある。これに対し、第２のパワードメイン１１２はリセットされておらず、第２のパワードメイン１１２内の第３のシフトレジスタ１１４の第２のデータＤＴ２は消失していないので、第２のデータＤＴ２を再び第３のシフトレジスタ１１４に転送する必要がない。
【００７２】
第１〜第３の実施形態では、時刻ｔ３において、第３のシフトレジスタ１１４のデータシフトにより、第２のパワードメイン１１２の動作中に、第３のシフトレジスタ１１４内の第２のデータＤＴ２が変化してしまうので、第２の冗長メモリ１１３に悪影響を与える場合がある。
【００７３】
本実施形態によれば、時刻ｔ３において、第２のシフトレジスタ１１０のみに第１のデータＤＴ１が転送され、第３のシフトレジスタ１１４には第２のデータＤＴ２が転送されない。第３のシフトレジスタ１１４は、データシフトしないので、第３のシフトレジスタ１１４内の第２のデータＤＴ２は変化しない。したがって、第２の冗長メモリ１１３に悪影響を与えることがなくなる。
【００７４】
時刻ｔ５では、読み出し回路１０２は、チップリセット信号ＣＲＳがローレベルを維持しているので、不揮発性メモリ１０４からの読み出しを行わない。第１の制御部１０３は、論理和回路１０１の出力信号がハイレベルからローレベルに立ち下がると、第１の保持回路１０５ａ内の第４のシフトレジスタと第２の保持回路１０５ｂ内の第５のシフトレジスタのデータを４個分シフトさせる。これにより、第１の保持回路１０５ａ内の第４のシフトレジスタは、第１のデータＤＴ１を第２のシフトレジスタ１１０に出力し、第２の保持回路１０５ｂ内の第５のシフトレジスタは、第２のデータＤＴ２を第３のシフトレジスタ１１４に出力する。この際、第１の保持回路１０５ａ内の第４のシフトレジスタは、上記のデータシフトの後、第１のデータＤＴ１を保持している。同様に、第２の保持回路１０５ｂ内の第５のシフトレジスタは、上記のデータシフトの後、第２のデータＤＴ２を保持している。
【００７５】
論理和回路５０１ｂは、第２のパワードメインリセット信号ＲＳ２と同じ信号を出力する。第３の制御部５０２ｂは、論理和回路５０１ｂの出力信号がハイレベルからローレベルに立ち下がると、第３のシフトレジスタ１１４のデータを４個分シフトさせる。これにより、第３のシフトレジスタ１１４は、第２の保持回路１０５ｂ内の第５のシフトレジスタから入力した第２のデータＤＴ２を記憶する。
【００７６】
論理和回路５０１ａは、ローレベルの出力を維持するので、第２の制御部５０２ａは、第２のシフトレジスタ１１０のデータシフトを行わない。これにより、第２のシフトレジスタ１１０内の第１のデータＤＴ１は変化しない。
【００７７】
第１〜第３の実施形態では、時刻ｔ５において、第２のシフトレジスタ１１０のデータシフトにより、第１のパワードメイン１０８の動作中に、第２のシフトレジスタ１１０内の第１のデータＤＴ１が変化してしまうので、第１の冗長メモリ１０９に悪影響を与える場合がある。
【００７８】
本実施形態によれば、時刻ｔ５において、第３のシフトレジスタ１１４のみに第２のデータＤＴ２が転送され、第２のシフトレジスタ１１０には第１のデータＤＴ１が転送されない。第２のシフトレジスタ１１０は、データシフトしないので、第２のシフトレジスタ１１０内の第１のデータＤＴ１は変化しない。したがって、第１の冗長メモリ１０９に悪影響を与えることがなくなる。
【００７９】
以上のように、第１〜第４の実施形態によれば、第１の転送部１０３は、時刻ｔ１のチップリセット時には、保持回路１０５，１０５ａ，１０５ｂに書き込まれた第１のデータＤＴ１及び第２のデータＤＴ２をそれぞれ第１のパワードメイン１０８及び第２のパワードメイン１１２に転送し、保持回路１０５，１０５ａ，１０５ｂに書き込まれた第１のデータＤＴ１及び第２のデータＤＴ２を保持させる。
【００８０】
時刻ｔ１のチップリセットの後の時刻ｔ３の第１のパワードメイン１０８のリセット時又は時刻ｔ５の第２のパワードメイン１１２のリセット時には、読み出し回路１０２は、不揮発性メモリ１０４から第１のデータＤＴ１及び第２のデータＤＴ２を読み出さない。そして、第１の制御部１０３は、保持回路１０５，１０５ａ，１０５ｂに保持されている第１のデータＤＴ１及び第２のデータＤＴ２をそれぞれ第１のパワードメイン１０８及び第２のパワードメイン１１２に転送する。
【００８１】
第１のパワードメイン１０８のリセット時及び第２のパワードメイン１１２のリセット時には不揮発性メモリ１０４からの読み出しを行わないので、不揮発性メモリ１０４からの読み出し回数を削減することができる。これにより、データ転送速度が高速化し、データ転送回路１００の寿命を長期化させることができる。
【００８２】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００８３】
１００  データ転送回路
１０１  論理和（ＯＲ）回路
１０２  読み出し回路
１０３  第１の制御部
１０４  不揮発性メモリ
１０５  保持回路
１０６  第１のシフトレジスタ
１０７  第１のパワースイッチ
１０８  第１のパワードメイン
１０９  第１の冗長メモリ
１１０  第２のシフトレジスタ
１１１  第２のパワースイッチ
１１２  第２のパワードメイン
１１３  第２の冗長メモリ
１１４  第３のシフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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