(57)【要約】【課題】負荷が大きく変動しても基準電圧でピークカットした出力波形に出来るピークカット回路を提供する。【解決手段】  ピークカット回路は、交流の入力信号が入力し、出力側にインピーダンスを介することなく負荷が接続される第１のオペアンプ回路と、前記第１のオペアンプ回路の出力電圧が正の半サイクル時に該出力電圧と基準電圧とを比較する第１のオペアンプと、前記第１のオペアンプ回路の出力電圧が負の半サイクル時に該出力電圧と前記基準電圧とを比較する第２のオペアンプと、を備える第２のオペアンプ回路と、を備える。  また、前記出力電圧が正又は負の半サイクル時で前記基準電圧を超えているときは、その差に応じた正又は負の電圧を前記第１のオペアンプ回路に入力する入力信号に加算する帰還回路を備え、この帰還回路により、前記第１のオペアンプ回路の出力電圧の絶対値が前記基準電圧を超える期間で該出力電圧をカットする。【選択図】図３
2016100850.tif 000002
【特許請求の範囲】
【請求項１】
交流信号が入力し、出力側にインピーダンスを介することなく負荷が接続される第１のオペアンプ回路と、
前記第１のオペアンプ回路の出力電圧が正の半サイクル時に該出力電圧と基準電圧とを比較する第１のオペアンプと、前記第１のオペアンプ回路の出力電圧が負の半サイクル時に該出力電圧と前記基準電圧とを比較する第２のオペアンプと、を備える第２のオペアンプ回路と、
前記出力電圧が正の半サイクル時で前記基準電圧を超えているときは、その差に応じた正の電圧を前記第１のオペアンプ回路に入力する入力信号に加算し、前記出力電圧が負の半サイクル時で前記基準電圧を超えているときは、その差に応じた負の電圧を前記第１のオペアンプ回路に入力する入力信号に加算する、帰還回路と、を備え、
前記第１のオペアンプ回路の出力電圧の絶対値が前記基準電圧を超える期間で、該出力電圧をカットすることを特徴とする、ピークカット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＰＷＭ制御回路等に適用されるピークカット回路、すなわち、交流の信号波形のピーク付近をカットするピークカット回路に関する。
【背景技術】
【０００２】
ＰＷＭ制御回路等では、ＰＷＭ制御信号を生成するＰＷＭ変調回路の前段に、基準波とインバータ等の出力信号との誤差信号をピークカットするピークカット回路が挿入される。ピークカット回路は、信号のピーク成分を抑える機能を持ち、これにより、半導体素子等の破壊を防止することが出来る。
【０００３】
ピークカット回路の従来のものとしては、例えば特許文献１に示されるものがある。この回路では、入力電圧が許容範囲を超えると、その差分電圧を入力電圧から減算することで信号処理回路に入力される電圧を制限している。入力される電圧を制限することにより、出力電圧のピークを抑制することが可能である。
【０００４】
しかし、この回路では、出力電圧のピークを直接カットするものではないため、負荷変動に対応することが出来ない。つまり、負荷変動に応じた適切なピークカットが出来ない。
【０００５】
そこで、この問題を解決するために、出力電圧のピークを直接カットする回路が考えられる。
【０００６】
図１は、出力電圧のピークを直接カットする回路の回路例である。
【０００７】
同図において、交流の入力信号は入力端子ＩＮから第１のオペアンプ回路１に入力する。入力信号は、ピークカットされる前の信号であり、この信号が第１のオペアンプ回路１に入力して、出力側で基準電圧以上のレベルの部分がピークカットされる。
【０００８】
第１のオペアンプ回路１は、オペアンプ１０と、オペアンプ１１と、オペアンプ１０の出力側に接続される電流制限用の抵抗１２とを備えている。抵抗１２と、出力端子ＯＵＴに接続される負荷Ｚとでオペアンプ１０の出力電圧を分圧する抵抗分圧回路を構成する。オペアンプ１１は、オペアンプ１０のオフセット除去用の回路である。
【０００９】
第２のオペアンプ回路２は、オペアンプ２０と、オペアンプ２１とを備え、入力側には一定の大きさの基準電圧ＲＥＦが入力し、出力側には２つのダイオードＤ１、Ｄ２の直列回路からなる分流回路を備えている。
【００１０】
概略の作用を説明すると次のようになる。
【００１１】
負荷Ｚが定格内のとき、抵抗１２の出力電圧Ｖ０の絶対値は入力電圧に比例して変化しようとするが、出力電圧Ｖ０の絶対値が基準電圧ＲＥＦを超えると、ダイオードＤ１又はＤ２を介してオペアンプ２０又はオペアンプ２１の出力とオペアンプ１０の出力間に電流が流れる。すなわち、出力電圧Ｖ０が正の場合、その大きさが基準電圧ＲＥＦを超えると、ダイオードＤ１を介してオペアンプ２０の出力側に電流が流入する。その結果、抵抗１２のドロップ電圧が大きくなり、出力電圧Ｖ０が低下する。また、出力電圧Ｖ０が負の場合、その絶対値の大きさが基準電圧ＲＥＦを超えると、ダイオードＤ２を介してオペアンプ１０の出力側に電流が流入する。その結果、抵抗１２のドロップ電圧が大きくなり、出力電圧Ｖ０の絶対値が低下する。このように、出力端子ＯＵＴの出力電圧Ｖ０の絶対値が基準電圧ＲＥＦを超える期間においてピークカットが行われる。この場合、負荷変動により出力電圧Ｖ０が変化しても、ピークカットは常に基準電圧ＲＥＦ上の成分に対して行われる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０００-２２３９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところが、上記のピークカット回路では、次のような問題があった。
【００１４】
すなわち、負荷Ｚが定格を超える大きさに変動した場合、抵抗１２のドロップ電圧が大きくなりすぎて、出力電圧Ｖ０の大きさは、そのピーク部分も含む全波形期間において基準電圧ＲＥＦ未満となってしまう。このため、基準電圧ＲＥＦのレベルによるピークカット動作が出来なくなる。ピークカット動作が出来ないと、出力電圧Ｖ０の正負の各波形の同一性を担保出来ず、ＰＷＭ制御に誤動作が生じる。このように、出力電圧Ｖ０の正負の各波形の同一性を担保出来ず、正負波形のアンバランスが生じるのは、オペアンプの特性として通常、プラス側とマイナス側の動作にオフセットがあるからである。さらには、出力電圧Ｖ０が小さくなりすぎると、ＰＷＭ制御のための信号生成自体が困難になる不都合もあった。
【００１５】
この発明の目的は、負荷が大きく変動しても基準電圧のレベルでピークカットした出力波形に出来るピークカット回路を提供することにある。
【課題を解決するための手段】
【００１６】
この発明のピークカット回路は、
交流信号が入力し、出力側にインピーダンスを介することなく負荷が接続される第１のオペアンプ回路と、
前記第１のオペアンプ回路の出力電圧が正の半サイクル時に該出力電圧と基準電圧とを比較する第１のオペアンプと、前記第１のオペアンプ回路の出力電圧が負の半サイクル時に該出力電圧と前記基準電圧とを比較する第２のオペアンプと、を備える第２のオペアンプ回路と、
前記出力電圧が正の半サイクル時で前記基準電圧を超えているときは、その差に応じた正の電圧を前記第１のオペアンプ回路に入力する入力信号に加算し、前記出力電圧が負の半サイクル時で前記基準電圧を超えているときは、その差に応じた負の電圧を前記第１のオペアンプ回路に入力する入力信号に加算する、帰還回路と、を備え、
前記第１のオペアンプ回路の出力電圧の絶対値が前記基準電圧を超える期間で、該出力電圧をカットすることを特徴とする。
【００１７】
この発明のピークカット回路は、第１のオペアンプ回路の出力側がインピーダンスを介することなく負荷に接続される一方、その出力電圧と基準電圧との誤差を入力側に帰還させていることで、負荷変動の大きさにかかわらず、出力電圧を基準電圧でピークカットした波形にすることが出来る。
【発明の効果】
【００１８】
この発明のピークカット回路は、負荷変動の大きさにかかわらず、出力電圧を基準電圧のレベルでピークカットした波形にすることが出来る。
【図面の簡単な説明】
【００１９】
【図１】従来のピークカット回路の回路図
【図２】この発明の実施形態のピークカット回路を適用したインバータ回路の概略図
【図３】この発明の実施形態のピークカット回路の回路図
【図４】波形図
【発明を実施するための形態】
【００２０】
図２は、この発明の実施形態のピークカット回路を適用したインバータ回路の概略図である。
【００２１】
基準波発生回路３は、インバータ出力の目標出力電流に対応する電圧信号（基準波）を発生する回路であり、エラー検出回路は、インバータ出力と基準波との誤差信号を検出する。この誤差信号はピークカット回路５に入力され、一定値である基準電圧ＲＥＦのレベルでピークカットされる。ピークカットされた信号は、ＰＷＭ変調回路に入力し、鋸歯状波と比較されることでＰＷＭ信号が生成される。このＰＷＭ信号がドライバー７に入力する。ドライバー７からのドライブ信号で主回路８内のスイッチング素子が駆動され、トランス、整流素子により直流電流にされて出力される。
【００２２】
図３は、上記ピークカット回路５の回路図である。
【００２３】
構成において、図1と同一または類似する部分については同一符号を付している。
【００２４】
第1のオペアンプ回路１は、オペアンプ１０と、オペアンプ１１とを備え、オペアンプ１０の出力は出力抵抗を介することなく、出力端子ＯＵＴに直接接続されている。図１に示す回路と大きく相違するのは、この部分である。出力端子ＯＵＴには負荷Ｚが接続される。
【００２５】
オペアンプ１０の反転入力端子には、入力端子ＩＮが入力抵抗１３を介して接続され、オペアンプ１０の非反転入力端子と出力間には、図1と同様な、オペアンプ１１を含むオフセット除去用回路が接続されている。オペアンプ１０は、入力電圧を反転して出力する。なお、オペアンプ１０のオフセット量が微小、または無視できるのであれば、オペアンプ１１を省略し、オペアンプ１０の非反転入力端子を接地しても良い。
【００２６】
第２のオペアンプ回路２は、オペアンプ２０（第１のオペアンプ）と、オペアンプ２１（第２のオペアンプ）とを備え、オペアンプ２０の非反転入力端子とオペアンプ２１の反転入力端子に基準電圧ＲＥＦが入力される。基準電圧ＲＥＦは、出力電流を所定のレベルでピークカットする値に設定されている。
【００２７】
オペアンプ２０の反転入力端子には、抵抗２２と抵抗２３の直列回路の分圧点が接続され、抵抗２２は接地、抵抗２３は出力端子ＯＵＴ（第１のオペアンプ回路１の出力）に接続されている。これにより、第１のオペアンプ回路１の出力電圧は抵抗２２と抵抗２３の直列回路で分圧されてオペアンプ２０の反転入力端子に入力する。また、オペアンプ２１の反転入力端子には、抵抗２４と抵抗２５の直列回路の分圧点が接続され、抵抗２５は出力端子ＯＵＴ(第１のオペアンプ回路１の出力）に接続されている。これにより、基準電圧ＲＥＦの電圧と第１のオペアンプ回路１の出力電圧との差電圧が抵抗２４と抵抗２５の直列回路で分圧されてオペアンプ２０の反転入力端子に入力する。オペアンプ２１の非反転入力端子は接地されている。
【００２８】
オペアンプ２０の出力とオペアンプ１０の反転入力端子間、及び、オペアンプ２１の出力とオペアンプ１０の反転入力端子間には帰還回路９が接続されている。帰還回路９は、オペアンプ２０の出力側から見て順方向に接続され、オペアンプ２１の出力側から見て逆方向に接続されたダイオードＤ１、Ｄ２の直列回路と、この直列回路のダイオード接続中点とオペアンプ１０の反転入力端子間に接続された抵抗１４とを含む。
【００２９】
オペアンプ１０の反転入力端子には、前記帰還回路９の抵抗１４が接続されている。この抵抗１４と入力端子ＩＮに接続される抵抗１３は、帰還回路９の一部を構成し、この部分で、入力信号に帰還回路９からの電圧を加算する。
【００３０】
以上の構成のピークカット回路は次のような動作を行う。
【００３１】
オペアンプ１０の出力電圧が基準電圧ＲＥＦを超えると、帰還回路９によってオペアンプ１０の入力側にフィードバックがかかり、オペアンプ１０の出力電圧が基準電圧ＲＥＦのレベルでピークカットされる。
【００３２】
以下、図４の波形図を参照して詳細に動作を説明する。図４では、入力端子ＩＮの入力電圧波形を同図（Ａ）に、出力端子ＯＵＴの出力電圧波形を同図（Ｂ）に、帰還回路９によりオペアンプ１０の入力電圧に加算される加算電圧波形を同区（Ｃ）に示す。なお、入力信号の電圧波形は正弦波である。
【００３３】
オペアンプ１０に入力する入力電圧（入力信号）の正の半サイクルにおいて、正の入力電圧が大きくなりオペアンプ１０の負の出力電圧が基準電圧ＲＥＦを超えようとすると、第２のオペアンプ回路２内のオペアンプ２１の反転入力端子の入力電圧が下降し、オペアンプ２１の出力電圧も下降する。すると、オペアンプ１０の入力側からダイオードＤ１に順方向電流が流れ、オペアンプ１０の反転入力端子の入力電圧Ｖ１は下降する。入力電圧Ｖ１が下降する結果、オペアンプ１０の出力電圧（絶対値）Ｖ０は減少する。この動作は、オペアンプ１０の負の出力電圧が基準電圧ＲＥＦを超えている期間連続する。
【００３４】
また、オペアンプ１０に入力する入力電圧の負の半サイクルにおいて、負の入力電圧が大きくなりオペアンプ１０の正の出力電圧が基準電圧ＲＥＦを超えようとすると、第２のオペアンプ回路２内のオペアンプ２０の反転入力端子の入力電圧が上昇し、オペアンプ２０の出力電圧も上昇する。すると、ダイオードＤ２に順方向電流が流れ、オペアンプ１０の反転入力端子の入力電圧Ｖ１は上昇する。入力電圧Ｖ１が上昇する結果、オペアンプ１０の出力電圧Ｖ０は減少する。この動作は、オペアンプ１０の正の出力電圧が基準電圧ＲＥＦを超えている期間連続する。
【００３５】
以上の動作により、オペアンプ１０の正負の出力電圧が基準電圧ＲＥＦを超える期間において、該出力電圧が基準電圧ＲＥＦのレベルでカットされる。そして、この期間では、オペアンプ１０の出力電圧は抵抗による減衰をすることなく、そのまま出力端子ＯＵＴに現れる。したがって、入力電圧（出力電圧）は負荷の軽重にかかわらず、常に基準電圧のレベルでピークカットされる。
【符号の説明】
【００３６】
１−第１のオペアンプ回路
２−第２のオペアンプ回路
２０−第１のオペアンプ
２１−第２のオペアンプ
９−帰還回路
【図１】
2016100850.tif 000003
【図２】
2016100850.tif 000004
【図３】
2016100850.tif 000005
【図４】
2016100850.tif 000006