(57)【要約】      （修正有）【課題】コスト,占有面積及び消費電力の増加を抑え、1回のアクセスで連続した2アドレス分のデータを読み出す半導体記憶装置及び線形補間装置を提供する。【解決手段】偶数ワード線WL0,WL2,…と奇数ワード線WL1,WL3,…に分割し、偶数ワード線と第1ビット線BL0e,XBL0e〜BL3e,XBL3eの交差個所,及び,奇数ワード線と第2ビット線BL0o,XBL0o〜BL3o,XBL3oの交差個所にメモリセルMCをマトリクス状に配置し、第1ビット線に接続された第1カラムスイッチ13と、第2ビット線に接続された第2カラムスイッチ15と、第1カラムスイッチに接続され入力アドレス(N)に対応する第1データを読み出す第1センスアンプ12と、第2カラムスイッチに接続され第1データに連続し入力アドレスの次のアドレス(N+1)に対応する第２データを読み出す第2センスアンプ14と、を有する。【選択図】図５
2016100035.tif 000002
【特許請求の範囲】
【請求項１】
ワード線を、偶数ワード線と奇数ワード線に分割し、前記偶数ワード線と第１ビット線の交差個所，および，前記奇数ワード線と第2ビット線の交差個所にメモリセルをマトリクス状に配置した半導体記憶装置であって、
前記第１ビット線に接続された第１カラムスイッチと、
前記第２ビット線に接続された第２カラムスイッチと、
前記第１カラムスイッチに接続され、入力アドレスに対応する第１データを読み出す第１センスアンプと、
前記第２カラムスイッチに接続され、前記第１データに連続し前記入力アドレスの次のアドレスに対応する第２データを読み出す第２センスアンプと、を有する、
ことを特徴とする半導体記憶装置。
【請求項２】
さらに、
前記第１センスアンプの出力と、前記第２センスアンプの出力を受け取り、前記入力アドレスと前記入力アドレスの次のアドレスに対応する前記第１および第２データの順番を規定して出力する出力切り替えスイッチを有する、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記出力切り替えスイッチは、前記入力アドレスにおける最下位ビットに従って、前記第１および第２データの順番を規定する、
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
さらに、
前記入力アドレスに基づいて、前記入力アドレスと前記入力アドレスの次のアドレスに対応する第１および第２データを読み出すように、前記偶数ワード線を選択する第１ワード線デコーダと、
前記入力アドレスに基づいて、前記入力アドレスと前記入力アドレスの次のアドレスに対応する第１および第２データを読み出すように、前記奇数ワード線を選択する第２ワード線デコーダと、
前記入力アドレスに基づいて、前記入力アドレスと前記入力アドレスの次のアドレスに対応する第１および第２データを読み出すように、前記第１ビット線および，前記第２ビット線の選択を制御するカラムデコーダと、を有する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置と、
目的アドレスを受け取って、前記半導体記憶装置に格納されたデータに対応する線形補間を行う第１アドレスを、前記入力アドレスとして前記半導体記憶装置に出力する領域判定部と、
前記半導体記憶装置から出力される前記入力アドレスと前記入力アドレスの次のアドレスに対応する第１および第２データを受け取り、前記目的アドレスに基づいて線形補間演算を行う補間演算部と、を有する、
ことを特徴とする線形補間装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、半導体記憶装置および線形補間装置に関する。
【背景技術】
【０００２】
近年、画像処理のようなアプリケーションでは、例えば、ＣＣＤ(Charge Coupled Device)やＣＭＯＳ(Complementary Metal Oxide Semiconductor)等のイメージセンサから入力したデータをＲＡＭ(Random Access Memory)等の半導体記憶装置(メモリ)に記憶する。
【０００３】
そして、例えば、画質調整や補正等を行うためにメモリから画像データを読み出して線形補間することがあるが、その際、少なくとも連続した２アドレス分のデータを読み出して処理することになる。
【０００４】
図１は、線形補間を説明するための図であり、図１(a)は、半導体記憶装置(ＲＡＭ：Random Access Memory)に格納されたデータの一例を示し、図１(b)は、線形補間の例を説明するための図である。
【０００５】
まず、線形補間とは、例えば、数字と数字の間が直線的であると考えて、近似値を算出する。例えば、２点(ｘi，ｙi)，(ｘi+1，ｙi+1)がわかっているとき、ｘi≦ｘ≦ｘi+1の任意の点ｘに対するｙ(＝ｆ(ｘ))の近似値を、２点を直線で結んだｘの一次関数として、次の線形補間の式(１)により求める。
ｙ＝ｙi＋(ｙi+1−ｙi)・(ｘ−ｘi)／(ｘi+1−ｘi)        (１)
【０００６】
具体的に、図１(a)におけるＲＡＭの入力(アドレス)が「４」と「８」の２点を線形補間して、入力が「６」に対する出力ｙを線形補間して求める場合を考える。このとき、ＲＡＭの入力が「４」のときの値(フル値)は『５００』で、ＲＡＭの入力が「８」のときの値は『７００』なので、上記式(１)は、次のようになる。
ｙ＝ｙi＋(ｙi+1−ｙi)・(ｘ−ｘi)／(ｘi+1−ｘi)
＝５００＋７００・(６−４)／(８−４)
＝６００
【０００７】
従って、ＲＡＭの入力が「６」のときの値は『６００』として求めることができる。このような、線形補間は、画質調整や補正等を始めとして、様々な分野で幅広く利用されている。
【０００８】
図２は、線形補間装置の例を模式的に示すブロック図であり、ＲＡＭ(半導体記憶装置)から連続した２アドレス分のデータを読み出して線形補間を行う線形補間装置の例を模式的に示すものである。
【０００９】
ここで、図２(a)は、１つのリードライトポート(シングルポート)を有するＲＡＭ(１Ｐ−ＲＡＭ)を１個使用する例を示し、図２(b)は、１Ｐ−ＲＡＭを２個使用する例を示す。また、図２(c)は、２つのリードライトポート(マルチポート)を有するＲＡＭ(２Ｐ−ＲＡＭ)を１個使用する例を示す。
【００１０】
まず、図２(a)に示す線形補間装置２０１は、領域判定部２１１，１個の１Ｐ−ＲＡＭ２１２および補間演算部２１３を有し、例えば、入力「６」に対して、２回(サイクル)の処理を行う。
【００１１】
すなわち、線形補間装置２０１は、１Ｐ−ＲＡＭ２１２に対して、１サイクル目で入力「４」を与えて出力『５００』を補間演算部２１３に出力し、さらに、２サイクル目で入力「８」を与えて出力『７００』を補間演算部２１３に出力する。
【００１２】
このように、図２(a)に示す線形補間装置２０１では、１個の１Ｐ−ＲＡＭ２１２に画像データを書き込み、その１Ｐ−ＲＡＭ２１２に対してアドレスを変化させて２回アクセスし、連続した２アドレス分のデータを読み出すようになっている。
【００１３】
次に、図２(b)に示す線形補間装置２０２は、領域判定部２２１，２個の１Ｐ−ＲＡＭ２２２，２２３および補間演算部２２４を有し、例えば、２個の１Ｐ−ＲＡＭ２２２，２２３に対して入力「６」，「８」を同時に与える。
【００１４】
すなわち、線形補間装置２０２は、２個の１Ｐ−ＲＡＭ２２２，２２３に対して同じ画像データを書き込み、その２個の１Ｐ−ＲＡＭ２２２，２２３に対して、同時に入力「４」，「８」を与えて出力『５００』，『７００』を補間演算部２２４に出力する。
【００１５】
このように、図２(b)に示す線形補間装置２０２では、２個の１Ｐ−ＲＡＭ２２２，２２３に同じ画像データを書き込み、その２個の１Ｐ−ＲＡＭ２２２，２２３に対してアクセスすることで、連続した２アドレス分のデータを同時に読み出すようになっている。
【００１６】
さらに、図２(c)に示す線形補間装置２０３は、領域判定部２３１，１個の２Ｐ−ＲＡＭ２３２および補間演算部２３３を有し、例えば、１個の２Ｐ−ＲＡＭ２３２に対して入力「６」，「８」を同時に与える。
【００１７】
すなわち、線形補間装置２０３は、１個の２Ｐ−ＲＡＭ２３２に対して画像データを書き込み、その１個の２Ｐ−ＲＡＭ２３２に対して、同時に入力「４」，「８」を与えて出力『５００』，『７００』を補間演算部２３３に出力する。
【００１８】
このように、図２(c)に示す線形補間装置２０３では、１個の２Ｐ−ＲＡＭ２３２に画像データを書き込み、その２Ｐ−ＲＡＭ２３２に対してアクセスすることで、図２(b)のものと同様に、連続した２アドレス分のデータを同時に読み出すようになっている。
【００１９】
ところで、従来、少なくとも連続した２アドレス分のデータを読み出す技術としては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開平０８−１３８０３９号公報
【特許文献２】特開２０００−３２２８８９号公報
【特許文献３】特開２００５−３１０２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
前述した図２(a)に示す線形補間装置２０１は、１個の１Ｐ−ＲＡＭ２１２を使用するだけでよいが、連続した２アドレス分のデータを読み出すのに２サイクル分の時間(長時間)を要することになる。
【００２２】
また、図２(b)に示す線形補間装置２０１は、連続した２アドレス分のデータを読み出すのに１サイクル分の時間でよいが、２個の１Ｐ−ＲＡＭ２２２，２２３を使用するため、コスト，消費電力および占有面積が増加することになる。
【００２３】
さらに、図２(c)に示す線形補間装置２０３は、連続した２アドレス分のデータを読み出すのに１サイクル分の時間でよく、また、１個の２Ｐ−ＲＡＭ２３２を使用するだけでよいが、２Ｐ−ＲＡＭは、１Ｐ−ＲＡＭよりも相当高価なものとなる。さらに、占有面積に関しても、１個の２Ｐ−ＲＡＭの占有面積は、２つの１Ｐ−ＲＡＭよりは小さいものの、例えば、１Ｐ−ＲＡＭの１．５倍程度あり、チップ面積が大きくなってしまう。
【課題を解決するための手段】
【００２４】
一実施形態によれば、ワード線を、偶数ワード線と奇数ワード線に分割し、前記偶数ワード線と第１ビット線の交差個所，および，前記奇数ワード線と第２ビット線の交差個所にメモリセルをマトリクス状に配置した半導体記憶装置が提供される。
【００２５】
前記半導体記憶装置は、前記第１ビット線に接続された第１カラムスイッチと、前記第２ビット線に接続された第２カラムスイッチと、第１センスアンプと、第２センスアンプと、を有する。
【００２６】
前記第１センスアンプは、前記第１カラムスイッチに接続され、入力アドレスに対応する第１データを読み出す。前記第２センスアンプは、前記第２カラムスイッチに接続され、前記第１データに連続し前記入力アドレスの次のアドレスに対応する第２データを読み出す。
【発明の効果】
【００２７】
開示の半導体記憶装置および線形補間装置は、コスト，占有面積および消費電力の増加を抑えつつ、１回のアクセスで連続した２アドレス分のデータを読み出して処理することができるという効果を奏する。
【図面の簡単な説明】
【００２８】
【図１】図１は、線形補間を説明するための図である。
【図２】図２は、線形補間装置の例を模式的に示すブロック図である。
【図３】図３は、本実施例に係る半導体記憶装置が適用される線形補間装置の一例を模式的に示すブロック図である。
【図４】図４は、本実施例に係る半導体記憶装置の全体構成を示すブロック図である。
【図５】図５は、図４に示す半導体記憶装置におけるメモリセルアレイ部を示すブロック図である。
【図６】図６は、図４に示す半導体記憶装置におけるカラムデコーダの一例を示すブロック図である。
【図７】図７は、図４に示す半導体記憶装置におけるカラムスイッチの一例を示すブロック図である。
【図８】図８は、図４に示す半導体記憶装置における偶数ワード線デコーダおよび奇数ワード線デコーダの例を示すブロック図である。
【図９】図９は、図４に示す半導体記憶装置における出力切り替えスイッチの一例を示すブロック図である。
【図１０】図１０は、図４に示す半導体記憶装置における真理値表の例を示す図である。
【発明を実施するための形態】
【００２９】
以下、半導体記憶装置および線形補間装置の実施例を、添付図面を参照して詳述する。図３は、本実施例に係る半導体記憶装置が適用される線形補間装置の一例を模式的に示すブロック図であり、本実施例の半導体記憶装置(ＲＡＭ)１１２から連続した２アドレス分のデータを読み出して線形補間を行う線形補間装置の例を模式的に示すものである。
【００３０】
本実施例のＲＡＭ１１２が適用される線形補間装置１０１は、ＲＡＭ１１２の前段に設けられた領域判定部１１１、並びに、ＲＡＭ１１２から出力される連続した２アドレス分のデータ『５００』および『７００』を受け取る補間演算部１１３を含む。
【００３１】
図３に示されるように、領域判定部１１１は、例えば、入力(アドレス)「６」を受け取り、入力「４」をＲＡＭ１１２に出力する。ＲＡＭ１１２は、入力「４」を受け取ると、その入力「４」に対応する出力『５００』、並びに、入力「４」に連続する入力「８」に対応する出力『７００』を、補間演算部１１３に出力する。
【００３２】
すなわち、本実施例に係るＲＡＭ１１２は、アドレスＮの入力に対して、アドレスＮおよびＮ＋１に対応する連続した２アドレス分のデータを読み出して、同時に補間演算部１１３に出力する。
【００３３】
なお、補間演算部１１３は、連続した２アドレス分のデータを受け取って線形補間したデータを出力、すなわち、入力「４」および「８」に対応する出力『５００』および『７００』を受け取って、入力「６」に対応する出力『６００』を出力する。
【００３４】
図４は、本実施例に係る半導体記憶装置の全体構成を示すブロック図である。図４において、参照符号１(１ａ，１ｂ，…)は、１ビット分のメモリセルアレイ部を示し、１ビット(１個の入出力回路：１ Ｉ／Ｏ：Input／Output)分のメモリセルアレイおよびＩ／Ｏ回路を示す。
【００３５】
なお、以下の記載では、簡略化のために、各メモリセルアレイ部１ａ，１ｂ，…が４カラム(ＣＬ0，ＣＬ1，ＣＬ2，ＣＬ3)の場合を説明するが、本実施例の適用は、４カラムのものに限定されるものではない。
【００３６】
図４に示されるように、本実施例のＲＡＭ１１２は、複数のメモリセルアレイ部１ａ，１ｂ，…、複数の偶数ワード線デコーダ２ａ，２ｂ，２ｃ，…、および、複数の奇数ワード線デコーダ３ａ，３ｂ，３ｃ，…を含む。
【００３７】
さらに、ＲＡＭ１１２は、アドレスバッファ４、書き込み／読み出し制御回路(Write/Read制御回路)５、カラムデコーダ６、および、クロックバッファ７を含む。なお、カラムデコーダ６の詳細は、後に図６を参照して説明する。
【００３８】
メモリセルアレイ部１(１ａ，１ｂ，…)は、それぞれ同様の構成を有し、また、偶数ワード線デコーダ２(２ａ，２ｂ，２ｃ，…)も、それぞれ同様の構成を有し、さらに、奇数ワード線デコーダ３(３ａ，３ｂ，３ｃ，…)も、それぞれ同様の構成を有している。
【００３９】
アドレスバッファ４は、アドレス信号Ａ0〜Ａ3およびクロックバッファ７の出力クロックＣＬＫを受け取り、偶数ワード線デコーダ２，奇数ワード線デコーダ３およびカラムデコーダ６に信号(ＹＡ0，ＸＡ0〜ＹＡ3，ＸＡ3)を出力する。
【００４０】
ここで、ＹＡ0，ＸＡ0〜ＹＡ3，ＸＡ3は、アドレスバッファ４の出力信号であり、ＹＡ0，ＸＡ0，ＹＡ1，ＸＡ1，ＹＡ2，ＸＡ2，ＹＡ3，ＸＡ3を表す。ここで、ＹＡ0〜ＹＡ3は、アドレス信号Ａ0〜Ａ3と同じ正論理(非反転論理)の信号を示し、ＸＡ0〜ＸＡ3は、アドレス信号Ａ0〜Ａ3を反転した負論理(反転論理)の信号を示す。
【００４１】
すなわち、アドレスバッファ４の出力信号ＹＡ0，ＸＡ0〜ＹＡ3，ＸＡ3は、カラムデコーダ６，偶数ワード線デコーダ２ａ，２ｂ，２ｃ，…および奇数ワード線デコーダ３ａ，３ｂ，３ｃ，…に入力される。
【００４２】
書き込み／読み出し制御回路５は、クロックバッファ７の出力クロックＣＬＫおよびライトイネーブル信号ＷＥを受け取って、メモリセルアレイ部１，偶数ワード線デコーダ２および奇数ワード線デコーダ３を制御する。
【００４３】
偶数ワード線デコーダ２は、メモリセルアレイ部１における偶数ワード線WL0，WL2，WL4，…を制御し、奇数ワード線デコーダ３は、メモリセルアレイ部１における奇数ワード線WL1，WL3，WL5，…を制御する。なお、偶数ワード線デコーダ２および奇数ワード線デコーダ３の詳細は、後に、図８を参照して説明する。
【００４４】
図５は、図４に示す半導体記憶装置におけるメモリセルアレイ部を示すブロック図である。なお、本明細書では、簡略化のために、メモリセルアレイ部１におけるカラムは、ＣＬ0〜ＣＬ4の４カラムとして描いているが、４カラムに限定されないのは前述した通りである。
【００４５】
また、メモリセルアレイ部１のビット線は、相補(差動)のビット線BL0，XBL0〜BL3，XBL3として描いているが、シングルエンド構成とすることもできるのはいうまでもない。さらに、以下の説明では、主として１つのメモリセルアレイ部１を説明するが、実際には、複数のメモリセルアレイ部１ａ，１ｂ，…の各々からアドレスＮおよびＮ＋１に対応する連続した２アドレス分のデータが読み出される。
【００４６】
図５および上述した図４に示されるように、メモリセルアレイ部１(１ａ，１ｂ，…)は、ビット線を、偶数ワード用ビット線と奇数ワード用ビット線に分割するようになっている。
【００４７】
すなわち、メモリセルアレイ部１において、ビット線BL0，XBL0〜BL3，XBL3は、偶数ワード用ビット線(第１ビット線)BL0e，XBL0e〜BL3e，XBL3eと、奇数ワード用ビット線(第２ビット線)BL0o，XBL0o〜BL3o，XBL3oに分割されている。ここで、ビット線BL0，XBL0〜BL3，XBL3は、BL0，XBL0，BL1，XBL1，BL2，XBL2，BL3，XBL3を示し、BL0e，XBL0e〜BL3e，XBL3eおよびBL0o，XBL0o〜BL3o，XBL3oも同様である。
【００４８】
偶数ワード線WL0，WL2，WL4，…と、偶数ワード用ビット線BL0e，XBL0e〜BL3e，XBL3eの交差個所には、それぞれメモリセルＭＣがアレイ状に配置されている。同様に、奇数ワード線WL1，WL3，WL5，…と、奇数ワード用ビット線BL0o，XBL0o〜BL3o，XBL3oの交差個所には、それぞれメモリセルＭＣがアレイ状に配置されている。
【００４９】
偶数ワード用ビット線BL0e，XBL0e〜BL3e，XBL3eは、偶数ワード用カラムスイッチ(偶数WL用Ｃｏｌ ＳＷ)１３を介して、偶数，奇数カラム用センスアンプ(偶数，奇数Ｃｏｌ用Ｓ／Ａ)１２，１４並びにライトアンプ(Ｗ／Ａ)１１に接続されている。
【００５０】
また、奇数ワード用ビット線BL0o，XBL0o〜BL3o，XBL3oは、奇数ワード用カラムスイッチ(奇数WL用Ｃｏｌ ＳＷ)１５を介して、偶数，奇数カラム用センスアンプ１２，１４並びにライトアンプ１１に接続されている。なお、偶数カラム用センスアンプ１２および奇数カラム用センスアンプ１４の詳細は、後に、図７を参照して説明する。
【００５１】
すなわち、偶数ワード用ビット線と奇数ワード用ビット線の間には、偶数ワード用カラムスイッチ１３，偶数カラム用センスアンプ１２，ライトアンプ１１，奇数カラム用センスアンプ１４および奇数ワード用カラムスイッチ１５が順に配置されている。
【００５２】
偶数カラム用センスアンプ１２および奇数カラム用センスアンプ１４からの出力(読み出しデータ)は、出力切り替えスイッチ１６を介して、連続した２アドレス分のデータとして出力される。なお、出力切り替えスイッチ１６の詳細は、後に、図９を参照して説明する。
【００５３】
図６は、図４に示す半導体記憶装置におけるカラムデコーダの一例を示すブロック図である。図６に示されるように、カラムデコーダ６は、アドレスバッファ４の出力信号ＸＡ0，ＹＡ0〜ＸＡ2，ＹＡ2およびライトイネーブル信号ＷＥを受け取り、偶数WL用カラム信号SCL0e〜SCL3eおよび奇数WL用カラム信号SCL0o〜SCL3oを生成する。
【００５４】
なお、偶数WL用カラム信号SCL0e〜SCL3eおよび奇数WL用カラム信号SCL0o〜SCL3oは、例えば、図７を参照して説明する偶数ワード用カラムスイッチ１３および奇数ワード用カラムスイッチ１５(カラムスイッチ)における信号SCL0〜SCL3として使用される。
【００５５】
ここで、偶数WL用カラム信号SCL0e〜SCL3eは、入力信号ＸＡ0，ＹＡ0〜ＸＡ2，ＹＡ2およびＷＥを、それぞれ２つのアンドゲート６０１，６０２〜６３１，６３２および１つのオアゲート６０３〜６３３で論理を取ることにより生成される。
【００５６】
同様に、奇数WL用カラム信号SCL0o〜SCL3oは、入力信号ＸＡ0，ＹＡ0〜ＸＡ2，ＹＡ2およびＷＥを、それぞれ２つのアンドゲート７０１，７０２〜７３１，７３２および１つのオアゲート７０３〜７３３で論理を取ることにより生成される。
【００５７】
図７は、図４に示す半導体記憶装置におけるカラムスイッチの一例を示すブロック図であり、図５を参照して説明した偶数ワード用カラムスイッチ(第１カラムスイッチ)１３および奇数ワード用カラムスイッチ(第２カラムスイッチ)１５の一例を示すものである。ここで、偶数ワード用カラムスイッチ１３および奇数ワード用カラムスイッチ１５は、同様の構成を有している。
【００５８】
ただし、図７に示すカラムスイッチを偶数ワード用カラムスイッチ１３として使用する場合、ビット線BL0，XBL0〜BL3，XBL3は、偶数ワード用ビット線BL0e，XBL0e〜BL3e，XBL3eとなる。さらに、カラム信号SCL0〜SCL3は、上述したカラムデコーダ６からの偶数WL用カラム信号SCL0e〜SCL3eとなる。
【００５９】
また、図７に示すカラムスイッチを奇数ワード用カラムスイッチ１５として使用する場合、ビット線BL0，XBL0〜BL3，XBL3は、偶数ワード用ビット線BL0e，XBL0e〜BL3e，XBL3eとなる。さらに、カラム信号SCL0〜SCL3は、上述したカラムデコーダ６からの偶数WL用カラム信号SCL0e〜SCL3eとなる。
【００６０】
図７に示されるように、カラムスイッチ１３，１５は、各カラムＣＬ0〜ＣＬ3に対して、ナンドゲート1301〜1331，ノアゲート1302〜1332，ｐＭＯＳトランジスタ1303,1306〜1333,1336およびｎＭＯＳトランジスタ1304,1305〜1334,1335が設けられている。
【００６１】
例えば、偶数カラムＣＬ0において、ナンドゲート1301の一方の入力には、ライトイネーブル信号ＷＥが入力され、ナンドゲート1301の他方の入力には、カラム信号SCL0が入力される。また、ノアゲート1302の一方の入力には、カラム信号SCL0が論理反転されて入力され、また、ノアゲート1302の他方の入力には、ライトイネーブル信号ＷＥが入力される。
【００６２】
ナンドゲート1301の出力信号は、ｐＭＯＳトランジスタ1303および1306のゲートに入力され、ノアゲート1302の出力信号は、ｎＭＯＳトランジスタ1304および1305のゲートに入力される。
【００６３】
トランジスタ1303のソースおよびトランジスタ1304のドレインは共通接続されて、ビット線BL0に接続され、また、トランジスタ1306のソースおよびトランジスタ1305のドレインは共通接続されて、ビット線XBL0に接続される。なお、ビット線BL0，XBL0は、メモリセルＭＣに接続される相補(差動)のビット線を示す。
【００６４】
トランジスタ1303のドレインは、他の偶数カラムＣＬ2におけるトランジスタ1323のドレインと共に、偶数カラム用センスアンプ(偶数Ｃｏｌ用Ｓ／Ａ，第１センスアンプ)１２のビット線BLＢeに接続される。
【００６５】
また、トランジスタ1306のドレインは、他の偶数カラムＣＬ2におけるトランジスタ1326のドレインと共に、偶数カラム用センスアンプ１２のビット線XBLＢeに接続される。なお、ビット線BLＢe，XBLＢeは、偶数カラム用センスアンプ１２の相補のデータ読み出し入力線に対応する。
【００６６】
トランジスタ1304のソースは、他の全てのカラムＣＬ1，ＣＬ2，ＣＬ3におけるトランジスタ1314，1324，1334のソースと共に、ライトアンプ(Ｗ／Ａ)１１のビット線ＷBLＢに接続される。
【００６７】
また、トランジスタ1305のソースは、他の全てのカラムＣＬ1，ＣＬ2，ＣＬ3におけるトランジスタ1315，1325，1335のソースと共に、ライトアンプ１１のビット線ＸＷBLＢに接続される。なお、ビット線ＷBLＢ，ＸＷBLＢは、ライトアンプ１１の相補のデータ書き込み出力線に対応する。
【００６８】
さらに、例えば、奇数カラムＣＬ1において、ナンドゲート1311の一方の入力には、ライトイネーブル信号ＷＥが入力され、ナンドゲート1311の他方の入力には、カラム信号SCL1が入力される。また、ノアゲート1312の一方の入力には、カラム信号SCL1が論理反転されて入力され、また、ノアゲート1312の他方の入力には、ライトイネーブル信号ＷＥが入力される。
【００６９】
偶数カラムＣＬ0と同様に、ナンドゲート1311の出力信号は、ｐＭＯＳトランジスタ1313および1316のゲートに入力され、ノアゲート132の出力信号は、ｎＭＯＳトランジスタ1314および1315のゲートに入力される。
【００７０】
トランジスタ1313のソースおよびトランジスタ1314のドレインは共通接続されて、ビット線BL1に接続され、また、トランジスタ1316のソースおよびトランジスタ1315のドレインは共通接続されて、ビット線XBL1に接続される。
【００７１】
トランジスタ1313のドレインは、他の奇数カラムＣＬ3におけるトランジスタ1333のドレインと共に、奇数カラム用センスアンプ(奇数Ｃｏｌ用Ｓ／Ａ，第２センスアンプ)１４のビット線BLＢoに接続される。
【００７２】
また、トランジスタ1316のドレインは、他の奇数カラムＣＬ3におけるトランジスタ1336のドレインと共に、奇数カラム用センスアンプ１４のビット線XBLＢoに接続される。なお、ビット線BLＢo，XBLＢoは、奇数カラム用センスアンプ１４の相補のデータ読み出し入力線に対応する。
【００７３】
次に、図７に示すカラムスイッチ１３，１５の動作を説明する。まず、ラートイネーブル信号ＷＥが低レベル『０』(ローイネーブル)になると、ナンドゲート1301〜1331の出力は全て高レベル『１』となって、ｐＭＯＳトランジスタ1303〜1333および1306〜1336は全てオフする。
【００７４】
これにより、メモリセルＭＣに接続されるビット線BL0，XBL0〜BL3，XBL3と、偶数および奇数カラム用センスアンプ１２，１４の接続は遮断され、カラム信号SCL0〜SCL3の内で『１』となる信号に対応するノアゲート1302〜1332の出力が『１』となる。
【００７５】
その結果、カラム信号SCL0〜SCL3により選択された一対(相補)のビット線BL0，XBL0〜BL3，XBL3が、ライトアンプ１１の相補のデータ書き込み出力線ＷBLＢ，ＸＷBLＢに接続され、データ書き込みが行われる。
【００７６】
すなわち、一般的なＲＡＭと同様に、ビット線BL0，XBL0〜BL3，XBL3のうちの選択された一対のビット線と、選択されたワード線WLの交差個所のメモリセルＭＣに対してデータ書き込みが行われる。
【００７７】
一方、ラートイネーブル信号ＷＥが『１』になると、ナンドゲート1301〜1331の内、『１』となるカラム信号SCL0〜SCL3が入力するナンドゲートの出力だけが『０』となる。このとき、ノアゲート1302〜1332の出力は全て『０』となり、トランジスタ1304，1305〜1334，1335は全てオフし、各ビット線BL0，XBL0〜BL3，XBL3は、ライトアンプ１１のデータ書き込み出力線ＷBLＢ，ＸＷBLＢから遮断される。
【００７８】
例えば、カラム信号(偶数のカラム信号)SCL0だけが『１』のとき、ナンドゲート1301の出力が『０』となって、ｐＭＯＳトランジスタ1303，1306がオンし、ビット線BL0，XBL0は、偶数カラム用センスアンプ１２のビット線BLＢe，XBLＢeに接続される。
【００７９】
また、カラム信号(奇数のカラム信号)SCL1だけが『１』のとき、ナンドゲート1311の出力が『０』となって、ｐＭＯＳトランジスタ1313，1316がオンし、ビット線BL1，XBL1は、奇数カラム用センスアンプ１４のビット線BLＢo，XBLＢoに接続される。
【００８０】
すなわち、カラム信号SCL0〜SCL3により選択された一対のビット線BL0，XBL0〜BL3，XBL3が、偶数カラム用センスアンプ１２のビット線BLＢe，XBLＢeまたは奇数カラム用センスアンプ１４のビット線BLＢo，XBLＢoに接続される。
【００８１】
図８は、図４に示す半導体記憶装置における偶数ワード線デコーダおよび奇数ワード線デコーダの例を示すブロック図である。ここで、図８(a)は、偶数ワード線デコーダ２(２ａ，２ｂ，２ｃ，…)の一例を示し、図８(b)は、奇数ワード線デコーダ３(３ａ，３ｂ，３ｃ，…)の一例を示す。ここで、偶数ワード線デコーダ２と奇数ワード線デコーダ３は、異なる構成とされている。
【００８２】
すなわち、図８(a)に示されるように、偶数ワード線デコーダ２は、アンドゲート２１〜２３およびオアゲート２４を含む。アンドゲート２１には、アドレス信号Ａ3およびアドレスバッファ４の出力ＸＡ2が入力され、アンドゲート２２には、ライトイネーブル信号ＷＥおよびアドレスバッファ４の出力ＹＡ0，ＹＡ1，ＹＡ2が入力されている。
【００８３】
アンドゲート２１の出力およびアンドゲート２３の出力は、オアゲート２４に入力され、オアゲート２４の出力から、偶数のワード線WL0，WL2，WL4，WL6，…が取り出されるようになっている。
【００８４】
ここで、アドレス信号Ａ3が入力されるアンドゲート２１の一方の入力、および、アンドゲート２３の一方の入力は、次段へ接続され、アンドゲート２３の他方の入力には、アンドゲート２２の出力が入力されている。
【００８５】
なお、次段とは、例えば、図８(a)に示す偶数ワード線デコーダ２が図４における偶数ワード線デコーダ２ｂの場合、アンドゲート２１および２３の一方の入力が接続される次段とは、偶数ワード線デコーダ２ｃを意味する。
【００８６】
また、図８(a)に示す偶数ワード線デコーダ２が図４における最終端の偶数ワード線デコーダ(例えば、３番目の偶数ワード線デコーダ２ｃが最終端)の場合、次段とは、１番目の偶数ワード線デコーダ２ａを意味する。
【００８７】
また、図８(b)に示されるように、奇数ワード線デコーダ３は、アンドゲート３１，３３およびオアゲート３２を含む。アンドゲート３１には、ライトイネーブル信号ＷＥおよびアドレスバッファ４の出力ＹＡ0，ＹＡ1、ＸＡ2が入力され、オアゲート３２には、アドレスバッファ４の出力ＹＡ2およびアンドゲート３１の出力が入力されている。
【００８８】
アドレス信号Ａ3およびオアゲート３２の出力は、アンドゲート３３に入力され、アンドゲート３３の出力から、奇数のワード線WL1，WL3，WL5，WL7，…が取り出されるようになっている。
【００８９】
図９は、図４に示す半導体記憶装置における出力切り替えスイッチの一例を示すブロック図である。出力切り替えスイッチ１６は、アドレスＮの入力に対して、アドレスＮおよびＮ＋１に対応する連続した２アドレス分のデータを出力する。
【００９０】
すなわち、出力切り替えスイッチ１６は、偶数Ｃｏｌ用Ｓ／Ａ(偶数カラム用センスアンプ)１２および奇数Ｃｏｌ用Ｓ／Ａ(奇数カラム用センスアンプ)１４の出力を受け取って、連続した２アドレス分のデータを同時に出力する。
【００９１】
図９に示されるように、出力切り替えスイッチ１６は、ｐＭＯＳトランジスタ１６１，１６３，１６５，１６７、および、ｎＭＯＳトランジスタ１６２，１６４，１６６，１６８を含む。すなわち、出力切り替えスイッチ１６は、４つのトランスファゲートを含む。
【００９２】
トランジスタ１６１，１６４，１６５，１６８のゲートには、アドレスバッファ４から出力される最下位ビット(ＬＳＢ)の正論理(非反転論理)の信号を入力する。また、トランジスタ１６２，１６３，１６６，１６７のゲートには、アドレスバッファ４から出力される最下位ビットの負論理(反転論理)の信号を入力する。
【００９３】
これにより、入力アドレスＮに対して、そのアドレスＮの出力と、アドレスＮに連続するアドレスＮ＋１の出力を、偶数カラム用センスアンプ１２および奇数カラム用センスアンプ１４の出力を、最下位ビットのバッファ出力ＹＡ0，ＸＡ0で切り替えて出力する。
【００９４】
すなわち、出力切り替えスイッチ１６により、アドレスＮが入力されたとき、偶数カラム用センスアンプ１２および奇数カラム用センスアンプ１４の出力を切り替えて、アドレスＮの出力とアドレスＮ＋１の出力の順序を保つようになっている。
【００９５】
なお、図６〜図９に示すカラムデコーダ６、偶数ワード用カラムスイッチ１３および奇数ワード用カラムスイッチ１５、偶数ワード線デコーダ２および奇数ワード線デコーダ３、並びに、出力切り替えスイッチ１６は単なる例であり、様々なものが適用可能である。また、以上の記載では、相補(差動)構成の例を説明したが、シングルエンド構成とすることができるのはいうまでもない。
【００９６】
図１０は、図４に示す半導体記憶装置における真理値表の例を示す図である。図１０では、４ビットの入力アドレスＡ０〜Ａ３、ライトイネーブル信号ＷＥ、アドレスバッファ４の相補出力(アドレスバッファ出力)ＹＡ0，ＸＡ0〜ＹＡ3，ＸＡ3、および、偶数WL用カラム信号SCL0e〜SCL3eが示されている。
【００９７】
さらに、図１０では、奇数WL用カラム信号SCL0o〜SCL3oの論理、および、選択するワード線WL０〜WL３も示されている。ここで、『１』のワード線は、選択ワード線を示し、『０』のワード線は、非選択ワード線を示す。
【００９８】
以下、図１０における参照符号ＥＸ１〜ＥＸ３で示される３つの具体例について説明する。なお、ＥＸ１およびＥＸ２の例は、２本のワード線を跨いでデータを読み出す場合を示し、ＥＸ１の例では、偶数ワード線WL0と奇数ワード線WL1を跨ぎ、ＥＸ２の例では、奇数数ワード線WL1と偶数ワード線WL2を跨いでデータを読み出す。また、ＥＸ３の例は、１本のワード線WL2においてデータを読み出す場合を示す。
【００９９】
まず、図１０のＥＸ１で示されるように、入力アドレス(A3,A2,A1,A0)＝(0,0,1,1)で、ライトイネーブル信号ＷＥが『１』(読み出しモード)の場合を考える。このとき、アドレスバッファ出力ＹＡ0，ＹＡ1，ＸＡ2，ＸＡ3が『１』で、アドレスバッファ出力ＸＡ0，ＸＡ1，ＹＡ2，ＹＡ3が『０』となる。
【０１００】
これにより、図６を参照して説明したカラムデコーダ６の出力(偶数WL用カラム信号SCL0e〜SCL3eおよび奇数WL用カラム信号SCL0o〜SCL3o)は、カラム信号SCL3eおよびSCL0oのみ『１』で、他は『０』となる。
【０１０１】
その結果、図７を参照して説明した偶数ワード用カラムスイッチ１３において、ビット線BL3e，XBL3eは、奇数カラム用センスアンプ１４のデータ読み出し入力線BLＢo，XBLＢoに接続される。さらに、奇数ワード用カラムスイッチ１５において、ビット線BL0o，XBL0oは、偶数カラム用センスアンプ１２のデータ読み出し入力線BLＢe，XBLＢeに接続される。
【０１０２】
ここで、図９を参照して説明した出力切り替えスイッチ１６は、最下位ビットのＹＡ0が『１』で、ＸＡ0が『０』なので、奇数カラム用センスアンプ１４の出力を、アドレスＮの出力として出力する。そして、偶数カラム用センスアンプ１２の出力を、アドレスＮ＋１の出力として出力する。
【０１０３】
以上により、入力アドレス(A3,A2,A1,A0)＝(0,0,1,1) (アドレスＮ)に対応する奇数カラム用センスアンプ１４からのデータと、それに連続したアドレスＮ＋１に対応する偶数カラム用センスアンプ１２からのデータを同時に出力することができる。
【０１０４】
次に、図１０のＥＸ２で示されるように、入力アドレス(A3,A2,A1,A0)＝(0,1,1,1)で、ライトイネーブル信号ＷＥが『１』の場合を考える。このとき、アドレスバッファ出力ＹＡ0，ＹＡ1，ＹＡ2，ＸＡ3が『１』で、出力ＸＡ0，ＸＡ1，ＸＡ2，ＹＡ3が『０』となる。これにより、カラムデコーダ６の出力は、カラム信号SCL0eおよびSCL3oのみ『１』で、他は『０』となる。
【０１０５】
その結果、偶数ワード用カラムスイッチ１３において、ビット線BL0e，XBL0eは、偶数カラム用センスアンプ１２のデータ読み出し入力線BLＢe，XBLＢeに接続される。さらに、奇数ワード用カラムスイッチ１５において、ビット線BL3o，XBL3oは、奇数カラム用センスアンプ１４のデータ読み出し入力線BLＢo，XBLＢoに接続される。
【０１０６】
ここで、出力切り替えスイッチ１６は、最下位ビットのＹＡ0が『１』で、ＸＡ0が『０』なので、奇数カラム用センスアンプ１４の出力を、アドレスＮの出力として出力する。そして、偶数カラム用センスアンプ１２の出力を、アドレスＮ＋１の出力として出力する。
【０１０７】
以上により、入力アドレス(A3,A2,A1,A0)＝(0,1,1,1) (アドレスＮ)に対応する奇数カラム用センスアンプ１４からのデータと、それに連続したアドレスＮ＋１に対応する偶数カラム用センスアンプ１２からのデータを同時に出力することができる。
【０１０８】
さらに、図１０のＥＸ３で示されるように、入力アドレス(A3,A2,A1,A0)＝(1,0,1,0)で、ライトイネーブル信号ＷＥが『１』の場合を考える。このとき、アドレスバッファ出力ＸＡ0，ＹＡ1，ＸＡ2，ＹＡ3が『１』で、出力ＹＡ0，ＸＡ1，ＹＡ2，ＸＡ3が『０』となる。これにより、カラムデコーダ６の出力は、カラム信号SCL2eおよびSCL3oのみ『１』で、他は『０』となる。
【０１０９】
その結果、偶数ワード用カラムスイッチ１３において、ビット線BL2e，XBL2eは、偶数カラム用センスアンプ１２のデータ読み出し入力線BLＢe，XBLＢeに接続される。さらに、偶数ワード用カラムスイッチ１３において、ビット線BL3e，XBL3eは、奇数カラム用センスアンプ１４のデータ読み出し入力線BLＢo，XBLＢoに接続される。
【０１１０】
ここで、出力切り替えスイッチ１６は、最下位ビットのＹＡ0が『０』で、ＸＡ0が『１』なので、偶数カラム用センスアンプ１２の出力を、アドレスＮの出力として出力する。そして、奇数カラム用センスアンプ１４の出力を、アドレスＮ＋１の出力として出力する。
【０１１１】
以上により、入力アドレス(A3,A2,A1,A0)＝(1,0,1,0) (アドレスＮ)に対応する偶数カラム用センスアンプ１２からのデータと、それに連続したアドレスＮ＋１に対応する奇数カラム用センスアンプ１４からのデータを同時に出力することができる。
【０１１２】
なお、図１０から明らかなように、ラートイネーブル信号ＷＥが『０』(書き込みモード)の場合は、一般的なＲＡＭと同様に、選択された一対のビット線BL0，XBL0〜BL3，XBL3と、選択されたワード線WLの交差個所のメモリセルＭＣにデータが書き込まれる。
【０１１３】
このように、本実施例によれば、データを読み出すワード線が偶数または奇数ワード線の１本場合でも、偶数および奇数ワード線の２本を跨ぐ場合でも、アドレスＮおよびＮ＋１に対応する連続した２アドレス分のデータを読み出して同時に出力することができる。
【０１１４】
この本実施例の半導体記憶装置を、図３を参照して説明したような線形補間装置に適用することにより、コスト，占有面積および消費電力の増加を抑えつつ、１回のアクセスで連続した２アドレス分のデータを読み出して線形補間処理を行うことが可能となる。
【０１１５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１１６】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
ワード線を、偶数ワード線と奇数ワード線に分割し、前記偶数ワード線と第１ビット線の交差個所，および，前記奇数ワード線と第２ビット線の交差個所にメモリセルをマトリクス状に配置した半導体記憶装置であって、
前記第１ビット線に接続された第１カラムスイッチと、
前記第２ビット線に接続された第２カラムスイッチと、
前記第１カラムスイッチに接続され、入力アドレスに対応する第１データを読み出す第１センスアンプと、
前記第２カラムスイッチに接続され、前記第１データに連続し前記入力アドレスの次のアドレスに対応する第２データを読み出す第２センスアンプと、を有する、
ことを特徴とする半導体記憶装置。
【０１１７】
（付記２）
さらに、
前記第１センスアンプの出力と、前記第２センスアンプの出力を受け取り、前記入力アドレスと前記入力アドレスの次のアドレスに対応する前記第１および第２データの順番を規定して出力する出力切り替えスイッチを有する、
ことを特徴とする付記１に記載の半導体記憶装置。
【０１１８】
（付記３）
前記出力切り替えスイッチは、前記入力アドレスにおける最下位ビットに従って、前記第１および第２データの順番を規定する、
ことを特徴とする付記２に記載の半導体記憶装置。
【０１１９】
（付記４）
前記第１および第２データが、前記偶数ワード線をアクセスして読み出されるとき、
前記第１カラムスイッチは、前記入力アドレスに基づいて選択された前記第１ビット線と、前記第１および第２センスアンプの接続を制御する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の半導体記憶装置。
【０１２０】
（付記５）
前記第１および第２データが、前記奇数ワード線をアクセスして読み出されるとき、
前記第２カラムスイッチは、前記入力アドレスに基づいて選択された前記第２ビット線と、前記第１および第２センスアンプの接続を制御する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の半導体記憶装置。
【０１２１】
（付記６）
前記第１および第２データが、前記偶数ワード線および前記奇数ワード線の両方を跨いでアクセスして読み出されるとき、
前記第１カラムスイッチは、前記入力アドレスに基づいて選択された前記第１ビット線と、前記第１および第２センスアンプの一方の接続を制御し、
前記第２カラムスイッチは、前記入力アドレスに基づいて選択された前記第２ビット線と、前記第１および第２センスアンプの他方の接続を制御する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の半導体記憶装置。
【０１２２】
（付記７）
さらに、
前記第１カラムスイッチを介した前記第１ビット線、および、前記第２カラムスイッチを介した前記第２ビット線に共通に接続されたライトアンプを有する、
ことを特徴とする付記１乃至付記６のいずれか１項に記載の半導体記憶装置。
【０１２３】
（付記８）
さらに、
前記入力アドレスに基づいて、前記入力アドレスと前記入力アドレスの次のアドレスに対応する第１および第２データを読み出すように、前記偶数ワード線を選択する第１ワード線デコーダと、
前記入力アドレスに基づいて、前記入力アドレスと前記入力アドレスの次のアドレスに対応する第１および第２データを読み出すように、前記奇数ワード線を選択する第２ワード線デコーダと、
前記入力アドレスに基づいて、前記入力アドレスと前記入力アドレスの次のアドレスに対応する第１および第２データを読み出すように、前記第１ビット線および，前記第２ビット線の選択を制御するカラムデコーダと、を有する、
ことを特徴とする付記１乃至付記７のいずれか１項に記載の半導体記憶装置。
【０１２４】
（付記９）
前記第１および第２データが、前記偶数ワード線をアクセスして読み出されるとき、
前記カラムデコーダは、前記第１カラムスイッチを制御して、前記第１ビット線における第１偶数ビット線および第１奇数ビット線を選択する、
ことを特徴とする付記８に記載の半導体記憶装置。
【０１２５】
（付記１０）
前記第１および第２データが、前記奇数ワード線をアクセスして読み出されるとき、
前記カラムデコーダは、前記第２カラムスイッチを制御して、前記第２ビット線における第２偶数ビット線および第２奇数ビット線を選択する、
ことを特徴とする付記８に記載の半導体記憶装置。
【０１２６】
（付記１１）
前記第１および第２データが、前記偶数ワード線および前記奇数ワード線の両方を跨いでアクセスして読み出されるとき、
前記カラムデコーダは、
前記第１カラムスイッチを制御して、前記第１ビット線における第１偶数ビット線または第１奇数ビット線のいずれか一方を選択し、
前記第２カラムスイッチを制御して、前記第１カラムスイッチにより選択される偶数または奇数とは異なる奇数または偶数であって、前記第２ビット線における第２偶数ビット線または第２奇数ビット線のいずれか一方を選択する、
ことを特徴とする付記８に記載の半導体記憶装置。
【０１２７】
（付記１２）
付記１乃至付記１１のいずれか１項に記載の半導体記憶装置と、
目的アドレスを受け取って、前記半導体記憶装置に格納されたデータに対応する線形補間を行う第１アドレスを、前記入力アドレスとして前記半導体記憶装置に出力する領域判定部と、
前記半導体記憶装置から出力される前記入力アドレスと前記入力アドレスの次のアドレスに対応する前記第１および第２データを受け取り、前記目的アドレスに基づいて線形補間演算を行う補間演算部と、を有する、
ことを特徴とする線形補間装置。
【符号の説明】
【０１２８】
１，１ａ，１ｂ，…    メモリセルアレイ部
２，２ａ，２ｂ，２ｃ，…    偶数ワード線デコーダ
３，３ａ，３ｂ，３ｃ，…    奇数ワード線デコーダ
４    アドレスバッファ
５    書き込み／読み出し制御回路(Write/Read制御回路)
６    カラムデコーダ
７    クロックバッファ
１１    ライトアンプ(Ｗ／Ａ)
１２    偶数カラム用センスアンプ(偶数Ｃｏｌ用Ｓ／Ａ，第１センスアンプ)
１３    偶数ワード用カラムスイッチ(偶数WL用Ｃｏｌ ＳＷ，第１カラムスイッチ)
１４    奇数カラム用センスアンプ(奇数Ｃｏｌ用Ｓ／Ａ，第２センスアンプ)
１５    奇数ワード用カラムスイッチ(奇数WL用Ｃｏｌ ＳＷ，第２カラムスイッチ)
１６    出力切り替えスイッチ
１０１，２０１，２０２，２０３    線形補間装置
１１１，２１１，２２１，２３１    領域判定部
１１２    半導体記憶装置(ＲＡＭ)
１１３，２１３，２２４，２３３    補間演算部
２１２，２２２，２２３    １Ｐ−ＲＡＭ
２３２    ２Ｐ−ＲＡＭ
【図１】
2016100035.tif 000003
【図２】
2016100035.tif 000004
【図３】
2016100035.tif 000005
【図４】
2016100035.tif 000006
【図５】
2016100035.tif 000007
【図６】
2016100035.tif 000008
【図７】
2016100035.tif 000009
【図８】
2016100035.tif 000010
【図９】
2016100035.tif 000011
【図１０】
2016100035.tif 000012