(57)【要約】【課題】出力回路を有する回路装置に好適な不良検出手法を実現できる回路装置及び電子機器等の提供。【解決手段】回路装置は、ハイサイド側、ローサイド側のトランジスター（Ｑ１〜Ｑ４）を有する出力回路（１０）と、制御回路（２０）と、ハイサイド側、ローサイド側のトランジスターを駆動するドライバー回路（１８）と、検査回路（６０）を含む。ハイサイド側とローサイド側のトランジスターのうちの少なくとも１つのトランジスター（Ｑ２）は、並列接続された第１〜第ｎのトランジスター（ＴＮ１〜ＴＮ３）により構成される。検査回路は、回路装置の通常動作時には、ドライバー回路からの駆動信号（ＤＧ２）を第１〜第ｎのトランジスターのゲートに出力し、回路装置の検査時には、第１〜第ｎのテスト信号（ＴＥＳＮ１〜ＴＳＮ３）を第１〜第ｎのトランジスターのゲートに出力する。【選択図】      図４
2016085154.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイド側のトランジスターとローサイド側のトランジスターとを有する出力回路と、
前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターのオン・オフを制御する制御回路と、
前記制御回路からの制御信号に基づいて前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターを駆動するドライバー回路と、
前記出力回路を検査するための検査回路と、
を含み、
前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターのうちの少なくとも１つのトランジスターは、並列接続された第１〜第ｎのトランジスターにより構成され、
前記検査回路は、
回路装置の通常動作時には、前記ドライバー回路からの駆動信号を前記第１〜第ｎのトランジスターのゲートに出力し、
回路装置の検査時には、第１〜第ｎのテスト信号を前記第１〜第ｎのトランジスターのゲートに出力することを特徴とする回路装置。
【請求項２】
請求項１において、
前記検査回路は、
前記検査時に、前記第１〜第ｎのトランジスターを順次にオンにする前記第１〜第ｎのテスト信号を出力することを特徴とする回路装置。
【請求項３】
請求項２において、
前記検査回路は、
前記検査時に、前記第１〜第ｎのテスト信号の第ｉのテスト信号を、前記第１〜第ｎのトランジスターのうちの第ｉのトランジスターのゲートに出力して、前記第ｉのトランジスターをオンにした後に、前記第１〜第ｎのテスト信号の第ｉ＋１のテスト信号を、前記第１〜第ｎのトランジスターのうちの第ｉ＋１のトランジスターのゲートに出力して、前記第ｉ＋１のトランジスターをオンにすることを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記検査回路は、
前記ドライバー回路の前記駆動信号が出力されるノードと、前記第１〜第ｎのトランジスターのゲートのノードとの間に設けられ、回路装置の前記通常動作時にオンになり、前記検査時にオフになる第１〜第ｎのスイッチ素子と、
前記検査時に、前記第１〜第ｎのトランジスターのゲートに対して前記第１〜第ｎのテスト信号を出力する第１〜第ｎのバッファー回路と、
を有することを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第１〜第ｎのトランジスターのドレインが接続されるパッドを含むことを特徴とする回路装置。
【請求項６】
請求項５において、
前記パッドに接続され、前記出力回路の駆動対象に接続される駆動端子を含むことを特徴とする回路装置。
【請求項７】
請求項６において、
前記出力回路と、前記制御回路と、前記ドライバー回路と、前記検査回路と、前記パッドとを有する半導体チップと、
前記駆動端子を有するパッケージと、
前記パッドと前記駆動端子を接続するワイヤーと、
を含むことを特徴とする回路装置。
【請求項８】
請求項５乃至７のいずれかにおいて、
前記パッドとして、前記第１〜第ｎのトランジスターの各トランジスターに検査電流を印加するための電流印加用パッドと、前記検査電流が印加されたときの前記第１〜第ｎのトランジスターの各トランジスターのドレイン電圧を測定するための電圧測定用パッドとを含むことを特徴とする回路装置。
【請求項９】
請求項５乃至８のいずれかにおいて、
前記第１〜第ｎのトランジスターのドレインは、最上層金属層に接続され、
前記パッドは、前記最上層金属層上に形成されたパッシベーションの開口であることを特徴とする回路装置。
【請求項１０】
請求項１乃至９のいずれかに記載の回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置及び電子機器等に関する。
【背景技術】
【０００２】
モーター等の駆動対象を駆動する回路装置では、出力回路を構成するトランジスターには、十分な駆動能力を持たせるために長大なチャネル幅が要求される。従って、出力回路のトランジスターのレイアウト面積も非常に大きくなるため、１つのトランジスター内に結晶欠陥等による不良部分が発生する確率が高い。
【０００３】
ここで、モータードライバーの従来技術としては例えば特許文献１に開示される技術が知られている。また特許文献２には、回路装置を複数の回路ブロックに分割し、各回路ブロックのリーク電流を他の回路ブロックのリーク電流と比較し、リーク電流の差が所定値以上である場合に、不良が存在すると判定する不良検出手法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１８９６８３号公報
【特許文献２】特開２００２−２７７５０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、これまでは、モーター等の駆動対象を駆動する出力回路を有する回路装置に好適な不良検出手法については提案されていなかった。
【０００６】
本発明の幾つかの態様によれば、出力回路を有する回路装置に好適な不良検出手法を実現できる回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、ハイサイド側のトランジスターとローサイド側のトランジスターとを有する出力回路と、前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターのオン・オフを制御する制御回路と、前記制御回路からの制御信号に基づいて前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターを駆動するドライバー回路と、前記出力回路を検査するための検査回路と、を含み、前記ハイサイド側のトランジスターと前記ローサイド側のトランジスターのうちの少なくとも１つのトランジスターは、並列接続された第１〜第ｎのトランジスターにより構成され、前記検査回路は、回路装置の通常動作時には、前記ドライバー回路からの駆動信号を前記第１〜第ｎのトランジスターのゲートに出力し、回路装置の検査時には、第１〜第ｎのテスト信号を前記第１〜第ｎのトランジスターのゲートに出力する回路装置に関係する。
【０００８】
本発明の一態様では、出力回路を有する回路装置において、出力回路のハイサイド側とローサイド側のトランジスターのうちの少なくとも１つのトランジスターが、並列接続された第１〜第ｎのトランジスターにより構成される。そして、検査回路は、通常動作時には、ドライバー回路からの駆動信号を第１〜第ｎのトランジスターのゲートに出力する一方で、検査時には、第１〜第ｎのテスト信号を第１〜第ｎのトランジスターのゲートに出力する。これにより、出力回路のトランジスターを構成する第１〜第ｎのトランジスターのいずれかのトランジスターの領域に、結晶欠陥等の欠陥があった場合に、検査回路により第１〜第ｎのテスト信号をそのゲートに入力することで、その欠陥を検出できるようになる。従って、出力回路のハイサイド側やローサイド側のトランジスターが例えば長大なチャネル幅を有している場合にも、そのトランジスターの不良を適正に検出することが可能になり、出力回路を有する回路装置に好適な不良検出手法を実現できるようになる。
【０００９】
また本発明の一態様では、前記検査回路は、前記検査時に、前記第１〜第ｎのトランジスターを順次にオンにする前記第１〜第ｎのテスト信号を出力してもよい。
【００１０】
このようにすれば、第１〜第ｎのトランジスターを順次にオンにして、第１〜第ｎのトランジスターを順次に検査することが可能になる。これにより、第１〜第ｎのトランジスターにより構成される出力回路のトランジスターの不良を検出できるようになる。
【００１１】
また本発明の一態様では、前記検査回路は、前記検査時に、前記第１〜第ｎのテスト信号の第ｉのテスト信号を、前記第１〜第ｎのトランジスターのうちの第ｉのトランジスターのゲートに出力して、前記第ｉのトランジスターをオンにした後に、前記第１〜第ｎのテスト信号の第ｉ＋１のテスト信号を、前記第１〜第ｎのトランジスターのうちの第ｉ＋１のトランジスターのゲートに出力して、前記第ｉ＋１のトランジスターをオンにしてもよい。
【００１２】
このようにすれば、検査回路により第ｉのトランジスターのゲートに第ｉのテスト信号を入力して検査した後、第ｉ＋１のトランジスターのゲートに第ｉ＋１のテスト信号を入力して検査するというように、第１〜第ｎのトランジスターを順次に検査することが可能になる。
【００１３】
また本発明の一態様では、前記検査回路は、前記ドライバー回路の前記駆動信号が出力されるノードと、前記第１〜第ｎのトランジスターのゲートのノードとの間に設けられ、回路装置の前記通常動作時にオンになり、前記検査時にオフになる第１〜第ｎのスイッチ素子と、前記検査時に、前記第１〜第ｎのトランジスターのゲートに対して前記第１〜第ｎのテスト信号を出力する第１〜第ｎのバッファー回路と、を有してもよい。
【００１４】
このようにすれば、通常動作時には第１〜第ｎのスイッチ素子がオンになることで、ドライバー回路からの駆動信号が第１〜第ｎのトランジスターのゲートに入力されて、出力回路による駆動対象の駆動が可能になる。一方、検査時には、第１〜第ｎのスイッチ素子がオフになり、第１〜第ｎのバッファー回路が第１〜第ｎのテスト信号を出力することで、第１〜第ｎのトランジスターの検査が可能になり、第１〜第ｎのトランジスターにより構成される出力回路のトランジスターの不良を検出できるようになる。
【００１５】
また本発明の一態様では、前記第１〜第ｎのトランジスターのドレインが接続されるパッドを含んでもよい。
【００１６】
このようにすれば、第１〜第ｎのトランジスターのドレインが接続されるパッドを用いて、回路装置の通常動作時には駆動対象を駆動し、検査時には第１〜第ｎのトランジスターを検査することが可能になる。
【００１７】
また本発明の一態様では、前記パッドに接続され、前記出力回路の駆動対象に接続される駆動端子を含んでもよい。
【００１８】
このようにすれば、回路装置の通常動作時には、パッドに接続される駆動端子を用いて、出力回路により駆動対象を駆動できるようになる。
【００１９】
また本発明の一態様では、前記出力回路と、前記制御回路と、前記ドライバー回路と、前記検査回路と、前記パッドとを有する半導体チップと、前記駆動端子を有するパッケージと、前記パッドと前記駆動端子を接続するワイヤーと、を含んでもよい。
【００２０】
このようにすれば、ワイヤーを介してパッドに接続されたパッケージの駆動端子を用いて、出力回路により駆動対象を駆動できるようになる。
【００２１】
また本発明の一態様では、前記パッドとして、前記第１〜第ｎのトランジスターの各トランジスターに検査電流を印加するための電流印加用パッドと、前記検査電流が印加されたときの前記第１〜第ｎのトランジスターの各トランジスターのドレイン電圧を測定するための電圧測定用パッドとを含んでもよい。
【００２２】
このようにすれば、回路装置の検査時には、電流印加用パッドを用いて、第１〜第ｎの各トランジスター（例えばテスト信号によりオンになったトランジスター）に検査電流を印加できる。そして、電圧測定用パッドを用いて、第１〜第ｎの各トランジスターのドレイン電圧を測定することで、第１〜第ｎのトランジスターにより構成される出力回路のトランジスターの不良を検出できるようになる。
【００２３】
また本発明の一態様では、前記第１〜第ｎのトランジスターのドレインは、最上層金属層に接続され、前記パッドは、前記最上層金属層上に形成されたパッシベーションの開口であってもよい。
【００２４】
このようにすれば、第１〜第ｎの各トランジスターのドレイン電圧を、最上層金属層を介してパッドにより測定できるようになる。また最上層金属層を用いることで寄生抵抗を低減し、回路装置の通常動作時における駆動効率を向上できるようになる。
【００２５】
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００２６】
【図１】本実施形態の回路装置の回路構成例。
【図２】図２（Ａ）、図２（Ｂ）はブリッジ回路の動作説明図。
【図３】センス抵抗を用いたチョッピング動作の制御手法の説明図。
【図４】本実施形態の不良検出手法を実現する回路装置の構成例。
【図５】本実施形態の不良検出手法を実現する回路装置の構成例。
【図６】本実施形態の回路装置の動作説明図。
【図７】本実施形態の回路装置の動作説明図。
【図８】比較例の回路装置の構成例。
【図９】電流印加用パッド、電圧測定用パッドを用いた不良検出手法の説明図。
【図１０】回路装置の全体構成例。
【図１１】図１１（Ａ）、図１１（Ｂ）はブリッジ回路のレイアウト配置例。
【図１２】パッドについての説明図。
【図１３】ブリッジ回路のレイアウト配置及びボンディングワイヤによる接続手法の説明図。
【図１４】電子機器の構成例。
【発明を実施するための形態】
【００２７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２８】
１．回路構成
図１に本実施形態の回路装置の回路構成例を示す。本実施形態の回路装置は、ブリッジ回路１０（広義には出力回路）、ドライバー回路１８、制御回路２０を含む。また回路装置は検出回路３０を含むことができる。なお本実施形態の回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００２９】
ブリッジ回路１０（出力回路）は、ハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４を有する。ブリッジ回路１０は、モーター１００（例えば直流モーター）への駆動電流を出力する回路であり、図１ではＨブリッジの回路構成となっている。ハイサイド側のトランジスターＱ１、Ｑ３は例えばＰ型（広義には第１導電型）のトランジスターであり、ローサイド側のトランジスターＱ２、Ｑ４は例えばＮ型（広義には第２導電型）のトランジスターである。ハイサイド側のトランジスターとは、ローサイド側のトランジスターよりも高電位電源側に接続されるトランジスターである。ローサイド側のトランジスターとは、ハイサイド側のトランジスターよりも低電位電源側に接続されるトランジスターである。なおトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４の全てがＮ型のトランジスターであってもよい。またＱ１、Ｑ２、Ｑ３、Ｑ４のソース・ドレイン間には図示しないボディダイオード（寄生ダイオード）が存在する。
【００３０】
ハイサイド側のトランジスターＱ１、Ｑ３のソースは、高電位側の電源ＶＢＢ（第１の電源）のノードに接続される。ローサイド側のトランジスターＱ２、Ｑ４のソースは、センス抵抗ＲＳの一端が接続されるノードＮ３に接続される。ノードＮ３は、例えば、回路装置の端子を介して、外付け部品であるセンス抵抗ＲＳの一端に接続される。
【００３１】
トランジスターＱ１のドレインとトランジスターＱ２のドレインは、外部のモーター１００（広義には駆動対象）の一端に接続されるノードＮ１に接続される。ノードＮ１は、回路装置の端子（駆動端子）を介して、外部のモーター１００の一端に接続される。
【００３２】
トランジスターＱ３のドレインとトランジスターＱ４のドレインは、モーター１００の他端に接続されるノードＮ２に接続される。ノードＮ２は、回路装置の端子（駆動端子）を介してモーター１００の他端に接続される。
【００３３】
検出回路３０は、ブリッジ回路１０に流れる電流を検出する。例えばセンス抵抗ＲＳの一端の電圧ＶＳを検出することで、チャージ期間でのチャージ電流を検出する。例えば電圧ＶＳと低電位側の電源ＶＳＳ（例えばＧＮＤ）の電圧の電圧差（センス抵抗ＲＳの一端の電圧と他端の電圧の電圧差）を検出することで、チャージ電流を検出する。なお検出回路３０として、電圧ＶＳとＶＳＳの電圧との電圧差を検出する第１の検出回路と、電圧ＶＳを検出する第２の検出回路を設ける構成としてもよい。
【００３４】
検出回路３０は、基準電圧生成回路３２とＤ／Ａ変換回路ＤＡＣと比較回路ＣＰ（コンパレーター）を含む。基準電圧生成回路３２は、定電圧の基準電圧ＶＲＦを生成する。Ｄ／Ａ変換回路ＤＡＣは、基準電圧ＶＲＦを受けて、設定データに基づき可変に変化する基準電圧ＶＲを生成する。比較回路ＣＰは、第１の入力端子（非反転入力端子）に基準電圧ＶＲが入力され、第２の入力端子（反転入力端子）に、センス抵抗ＲＳの一端の電圧である電圧ＶＳが入力され、検出結果信号ＲＱを出力する。例えば後述するようにチョッピング電流は、比較回路ＣＰに入力される基準電圧ＶＲにより決まるため、Ｄ／Ａ変換回路ＤＡＣを用いて基準電圧ＶＲを変化させることで、モーター１００のトルクを制御できる。
【００３５】
制御回路２０は、検出回路３０での検出結果に基づいて、ハイサイド側のトランジスターＱ１、Ｑ３及びローサイド側のトランジスターＱ２、Ｑ４のオン・オフ制御を行う。具体的には、検出回路３０からの検出結果信号ＲＱに基づいて、ＰＷＭ信号である制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４を生成する。これらの制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４によりチャージ期間の長さが制御される。
【００３６】
ドライバー回路１８は、制御回路２０からの制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４に基づいて、ハイサイド側のトランジスターＱ１、Ｑ３とローサイド側のトランジスターＱ２、Ｑ４を駆動する回路である。具体的には制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４をバッファリングして、駆動信号ＤＧ１、ＤＧ２、ＤＧ３、ＤＧ４をトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４のゲートに出力する。このドライバー回路１８は、制御信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４をバッファリングして駆動信号ＤＧ１、ＤＧ２、ＤＧ３、ＤＧ４を出力するプリドライバーＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４を有する。
【００３７】
次に図２（Ａ）、図２（Ｂ）を用いて本実施形態の回路装置のブリッジ回路１０の動作について説明する。
【００３８】
図２（Ａ）に示すように、チャージ期間では、トランジスターＱ１、Ｑ４がオンになる。これにより、高電位側の電源ＶＢＢからトランジスターＱ１、モーター１００（モーターコイル）、トランジスターＱ４、センス抵抗ＲＳを介して低電位側の電源ＶＳＳ（ＧＮＤ）に、チャージ電流ＩＣが流れる。なおトランジスターＱ１のゲートを駆動するプリドライバーＰＲ１は、電源ＶＢＢと電源ＶＳＨ（＝ＶＢＢ−ＶＤＤ＝ＶＢＢ−５Ｖ）との間に直列接続されるＰ型のトランジスターＴ１１とＮ型のトランジスターＴ１２を有する。プリドライバーＰＲ３も同様である。
【００３９】
一方、ディケイ期間では、図２（Ｂ）に示すように、トランジスターＱ２、Ｑ３がオンになり、電源ＶＳＳからセンス抵抗ＲＳ、トランジスターＱ２、モーター１００、トランジスターＱ３を介して電源ＶＢＢに、ディケイ電流ＩＤが流れる。これらのチャージ電流ＩＣ、ディケイ電流ＩＤは、いずれもモーター１００の正極側端子から負極側端子へと流れることになる。
【００４０】
そして、トランジスターＱ２、Ｑ４のソースが接続されるノードＮ３と電源ＶＳＳのノードとの間にはセンス抵抗ＲＳが設けられており、図１の比較回路ＣＰが、ノードＮ３の電圧ＶＳと基準電圧ＶＲとを比較する。そして図３に示すように、制御回路２０は、ブリッジ回路１０に流れるチョッピング電流ＩＣＰを一定に保つチョッピング動作の制御を行う。具体的には制御回路２０は、チョッピング電流ＩＣＰが一定になるようにＰＷＭ信号（ＩＮ１〜ＩＮ４）のパルス幅を制御し、そのＰＷＭ信号に基づいて、トランジスターＱ１〜Ｑ４のオン・オフが制御される。
【００４１】
例えば図３のタイミングｔ０でモーター１００の駆動が開始されると、図２（Ａ）に示すチャージ期間となり、トランジスターＱ１、Ｑ４がオンになり、トランジスターＱ２、Ｑ３がオフになる。これにより、電源ＶＢＢからトランジスターＱ１、モーター１００、トランジスターＱ４を介して電源ＶＳＳへと、駆動電流（チャージ電流ＩＣ）が流れる。そしてタイミングｔ１で、モーター１００の駆動電流がチョッピング電流ＩＣＰに達すると、ディケイ期間ＴＤ１に切り替わる。具体的には、駆動電流が大きくなり、ノードＮ３の電圧ＶＳが基準電圧ＶＲを越えると、比較回路ＣＰの比較結果信号ＲＱがローレベルからハイレベルになり、タイミングｔ１でディケイ期間ＴＤ１に切り替わる。このタイミングｔ１でのモーター１００の駆動電流がチョッピング電流ＩＣＰであり、電圧ＶＳの検出によりチョッピング電流ＩＣＰが検出されたことになる。
【００４２】
ディケイ期間ＴＤ１に切り替わると、図２（Ｂ）に示すように、トランジスターＱ２、Ｑ３がオンになり、トランジスターＱ１、Ｑ４がオフになる。これにより、電源ＶＳＳからセンス抵抗ＲＳ、トランジスターＱ２、モーター１００、トランジスターＱ３を介して電源ＶＢＢへと、駆動電流（ディケイ電流ＩＤ）が流れる。このディケイ期間ＴＤ１では、図３に示すようにモーター１００の駆動電流は時間経過とともに減少して行く。
【００４３】
そして制御回路２０は、例えばタイマー（カウンター回路）等を用いて、ディケイ期間ＴＤ１の開始から所定時間が経過したことを検出し、ディケイ期間ＴＤ１からチャージ期間ＴＣ１に切り替える。チャージ期間ＴＣ１では、モーター１００の駆動電流が増加し、チョッピング電流ＩＣＰに達すると、再びディケイ期間ＴＤ２に切り替わる。以降、これを繰り返すことで、駆動電流のピーク電流であるチョッピング電流ＩＣＰが一定になるような制御が行われて、モーター１００の回転速度が一定に保たれる。
【００４４】
なお、ブリッジ回路１０（出力回路）を構成するハイサイド側やローサイド側のトランジスターＱ１〜Ｑ４は、制御回路２０等を構成するトランジスターよりも高耐圧のトランジスターにより形成される。具体的には、制御回路２０、検出回路３０等は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造のトランジスターにより形成され、ブリッジ回路１０のトランジスターＱ１〜Ｑ４はＤＭＯＳ（Double-diffused Metal Oxide Semiconductor）構造のトランジスターにより形成される。
【００４５】
また、以上では、駆動対象を駆動する出力回路がＨブリッジ型のブリッジ回路である場合について説明したが、本実施形態はこれに限定されない。例えば本実施形態の出力回路はブリッジ回路１０の回路構成には限定されず、ハーフブリッジ型等の回路構成であってもよい。この場合にはブリッジ回路１０としてトランジスターＱ３、Ｑ４は設けられず、トランジスターＱ１、Ｑ２が設けられることになる。
【００４６】
また、以上では、回路装置が、モーター１００を駆動するモータードライバーである場合を例にとり説明したが、本実施形態の回路装置の駆動対象はモーター１００には限定されず、インダクター（コイル）を有する様々な素子、デバイスを駆動対象とすることができる。また図１ではセンス抵抗ＲＳの一端の電圧ＶＳを検出することで、ブリッジ回路１０のトランジスターＱ１〜Ｑ４のオン・オフ制御を行う例について説明したが、本実施形態はこれに限定されない。例えばセンス抵抗ＲＳを用いずにブリッジ回路１０に流れる電流を検出して、トランジスターＱ１〜Ｑ４のオン・オフ制御を行うようにしてもよい。
【００４７】
２．不良検出
次に本実施形態のトランジスターの不良検出手法について説明する。図４は本実施形態の不良検出手法を実現する回路装置の構成例である。
【００４８】
本実施形態では、ブリッジ回路１０のハイサイド側のトランジスターＱ１、Ｑ３とローサイド側トランジスターＱ２、Ｑ４のうちの少なくとも１つのトランジスターは、並列接続された第１〜第ｎ（ｎは２以上の整数）のトランジスターにより構成される。また回路装置は、ブリッジ回路１０を検査するための検査回路６０を含む。そして検査回路６０は、回路装置の通常動作時には、ドライバー回路１８からの駆動信号を第１〜第ｎのトランジスターのゲートに出力する。一方、回路装置の検査時には、第１〜第ｎのテスト信号を第１〜第ｎのトランジスターのゲートに出力する。
【００４９】
例えば図４の構成例では、ローサイド側のトランジスターＱ２が、並列接続された複数のトランジスターＴＮ１、ＴＮ２、ＴＮ３（広義には第１〜第ｎのトランジスター）により構成されている。即ち、トランジスターＱ２が、例えばゲートが異なる複数のトランジスターＴＮ１、ＴＮ２、ＴＮ３に分割されている。
【００５０】
そして回路装置は検査回路６０（テスト回路）を含む。検査回路６０は、回路装置の通常動作時（実動作時）には、ドライバー回路１８からの駆動信号ＤＧ２をトランジスターＴＮ１〜ＴＮ３（第１〜第ｎのトランジスター）のゲートに出力する。即ち駆動信号ＤＧ１を信号ＤＮ１、ＤＮ２、ＤＮ３としてトランジスターＴＮ１〜ＴＮ３のゲートに出力する。一方、回路装置の検査時には、テスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３（広義には第１〜第ｎのテスト信号）をトランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートに出力する。即ちテスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３を信号ＤＮ１、ＤＮ２、ＤＮ３としてトランジスターＴＮ１〜ＴＮ３のゲートに出力する。これらのテスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３は例えば図１の制御回路２０が生成して出力する。
【００５１】
例えば図４では、トランジスターＴＮ１、ＴＮ２、ＴＮ３は、ハイサイド側のトランジスターＱ１のドレインが接続されるノードＮ１と、センス抵抗ＲＳの一端が接続されるノードＮ３との間に並列接続される。これらのトランジスターＴＮ１、ＴＮ２、ＴＮ３はＮ型のトランジスターであり、高耐圧のトランジスター（ＤＭＯＳ）である。またトランジスターＴＮ１、ＴＮ２、ＴＮ３のサイズ（Ｗ／Ｌ）は例えば同じサイズとすることができるが、トランジスターＴＮ１、ＴＮ２、ＴＮ３のサイズを異なるサイズ（例えば１対２対４のサイズ比等）としてもよい。
【００５２】
トランジスターＴＮ１、ＴＮ２、ＴＮ３（Ｑ２）のドレインはパッドＰＤ１に接続される。このパッドＰＤ１はトランジスターＱ１のドレインにも接続される。またトランジスターＱ３、Ｑ４のドレインはパッドＰＤ２に接続される。パッドＰＤ１、ＰＤ２は、回路装置の半導体チップの端子として機能するものであり、例えば後述するようにパッシベーション（保護膜）に形成された開口等により実現される。
【００５３】
トランジスターＴＮ１、ＴＮ２、ＴＮ３のソースは、センス抵抗ＲＳの一端が接続されるノードＮ３に接続される。そしてトランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートには、信号ＤＮ１、ＤＮ２、ＤＮ３が入力される。
【００５４】
具体的にはドライバー回路１８はプリドライバーＰＲ２を含み、プリドライバーＰＲ２は直列接続されたＰ型のトランジスターＴＡ１とＮ型のトランジスターＴＡ２を有する。これらのトランジスターＴＡ１、ＴＡ２は、電源ＶＤＤ（例えば５Ｖ）と電源ＶＳＳ（例えばＧＮＤ）の間に直列接続される。トランジスターＴＡ１、ＴＡ２のゲートには制御回路２０からの制御信号ＩＮ２（レベルシフト後の信号）が入力される。そして制御信号ＩＮ２をプリドライバーＰＲ２によりバッファリングした信号が、駆動信号ＤＧ２として出力される。
【００５５】
なおトランジスターＴＡ１とプリドライバーＰＲ２の出力ノードＮＧ２の間には、抵抗ＲＡ１が設けられる。抵抗ＲＡ１は駆動信号ＤＧ２の傾き（時間に対する電圧変化の傾き）を調整するためのものである。抵抗ＲＡ１を設けることで、駆動信号ＤＧ２の波形を鈍らせ、ブリッジ回路１０のトランジスターＱ２（ＴＮ１、ＴＮ２、ＴＮ３）のオン・オフに伴い発生するノイズを低減する。また信号ＤＮ１、ＤＮ２、ＤＮ３の出力ノードＮＮ１、ＮＮ２、ＮＮ３と低電位側電源との間にはプルダウン抵抗ＲＤ１、ＲＤ２、ＲＤ３が設けられている。このようなプルダウン抵抗ＲＤ１、ＲＤ２、ＲＤ３を設けることで、何らかの理由でプリドライバーＰＲ２の出力が安定しなかった場合等にも、ノードＮＮ１、ＮＮ２、ＮＮ３が低電位側電源の電位に設定されて、トランジスターＱ２がオフ状態になることが保証される。
【００５６】
検査回路６０はスイッチ素子ＳＮ１、ＳＮ２、ＳＮ３（広義には第１〜第ｎのスイッチ素子）と、バッファー回路ＢＮ１、ＢＮ２、ＢＮ３（広義には第１〜第ｎのバッファー回路）を有する。
【００５７】
スイッチ素子ＳＮ１、ＳＮ２、ＳＮ３は、ドライバー回路１８（プリドライバーＰＲ２）の駆動信号ＤＧ２が出力されるノードＮＧ２と、トランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートのノードＮＮ１、ＮＮ２、ＮＮ３との間に設けられる。そしてスイッチ素子ＳＮ１、ＳＮ２、ＳＮ３は、回路装置の通常動作時にオンになり、検査時（テスト時）にオフになる。そしてバッファー回路ＢＮ１、ＢＮ２、ＢＮ３は、検査時に、トランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートに対してテスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３を出力する。即ちテスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３を信号ＤＮ１、ＤＮ２、ＤＮ３として出力する。なお、ＳＮ１、ＳＮ２、ＳＮ３の各スイッチ素子は、例えばＰＭＯＳトランジスターとＮＭＯＳトランジスターとにより構成されるトランスファーゲートなどにより実現できる。なお、各スイッチ素子を１つのトランジスター（例えばＮＭＯＳトランジスター）により実現してもよい。またバッファー回路ＢＮ１、ＢＮ２、ＢＮ３は例えば２段のインバーター回路（クロックドインバーター回路等）などにより実現できる。
【００５８】
例えばスイッチ素子ＳＮ１、ＳＮ２、ＳＮ３は、信号ＯＰによりオン・オフ制御される。そして回路装置の通常動作時には、信号ＯＰがアクティブレベル（例えばハイレベル）になって、スイッチ素子ＳＮ１、ＳＮ２、ＳＮ３がオンになる。これにより、ドライバー回路１８が出力する駆動信号ＤＧ２が、信号ＤＮ１、ＤＮ２、ＤＮ３として、トランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートに入力される。そして図１〜図３で説明したトランジスターＱ２のオン・オフ制御が行われるようになる。この際に、例えばバッファー回路ＢＮ１、ＢＮ２、ＢＮ３の出力は例えばハイインピーダンス状態に設定される。
【００５９】
一方、回路装置の検査時（テスト時）には、信号ＯＰが非アクティブレベル（例えばローレベル）になって、スイッチ素子ＳＮ１、ＳＮ２、ＳＮ３がオフになる。そしてバッファー回路ＢＮ１、ＢＮ２、ＢＮ３は、テスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３をバッファリングした信号を、信号ＤＮ１、ＤＮ２、ＤＮ３として、トランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートに出力する。具体的には、信号ＴＳが非アクティブレベルの場合には、例えばバッファー回路ＢＮ１、ＢＮ２、ＢＮ３の出力がハイインピーダンス状態に設定される。信号ＴＳは、例えば信号ＯＰがアクティブレベルの場合に非アクティブレベルになり、信号ＯＰが非アクティブレベルの場合にアクティブレベルになる。例えば信号ＴＳは信号ＯＰの反転信号であってもよい。
【００６０】
そしてバッファー回路ＢＮ１、ＢＮ２、ＢＮ３は、信号ＴＳがアクティブレベルの場合には、テスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３を、信号ＤＮ１、ＤＮ２、ＤＮ３としてトランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートに出力する。これにより、テスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３を用いたトランジスターＴＮ１、ＴＮ２、ＴＮ３の検査が可能になる。具体的には、トランジスターＴＮ１、ＴＮ２、ＴＮ３により構成されるトランジスターＱ２の不良検出が可能になる。
【００６１】
例えば、半導体ウェハーでの回路装置（半導体チップ）の電気的特性の検査（Ｐ検）において、パッドＰＤ１にプローブが当てられる。そして、テスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３が、信号ＤＮ１、ＤＮ２、ＤＮ３としてトランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートに与えられ、トランジスターＱ２（ＴＮ１、ＴＮ２、ＴＮ３）に不良（故障）が発生しているか否かが、例えばテスター（ＩＣテスター）により検査される。これにより、長大なチャネル幅を有するトランジスターＱ２の不良検出が可能になる。
【００６２】
ここで図４では、ブリッジ回路１０のローサイド側のトランジスターＱ２が複数のトランジスターに分割される場合の例を示したが、本実施形態はこれに限定されない。本実施形態ではブリッジ回路１０のトランジスターＱ１〜Ｑ４の少なくとも１つのトランジスターが複数のトランジスターに分割されていればよい。
【００６３】
例えば図５では、ブリッジ回路１０のハイサイド側のトランジスターＱ１が、並列接続された複数のトランジスターＴＰ１、ＴＰ２、ＴＰ３（第１〜第ｎのトランジスター）により構成されている。なお図５においてローサイド側のトランジスターＱ２も例えば並列接続された複数のトランジスターＴＮ１、ＴＮ２、ＴＮ３により構成されている。例えばＰ型のトランジスターＴＰ１、ＴＰ２、ＴＰ３のソースは高電位側電源ＶＢＢのノードに接続される。高電位側電源ＶＢＢは、例えばモーター１００を駆動するための高電圧の電源（例えば４０〜５０Ｖ）である。トランジスターＴＰ１、ＴＰ２、ＴＰ３のドレインは、トランジスターＱ２のドレイン、即ちトランジスターＴＮ１、ＴＮ２、ＴＮ３のドレインに接続される。パッドＰＤ１は、トランジスターＴＮ１、ＴＮ２、ＴＮ３のドレインに接続されると共に、トランジスターＴＰ１、ＴＰ２、ＴＰ３のドレインにも接続される。
【００６４】
そして検査回路６０は、回路装置の通常動作時には、ドライバー回路１８からの駆動信号ＤＧ１を、信号ＤＰ１、ＤＰ２、ＤＰ３としてトランジスターＴＰ１、ＴＰ２、ＴＰ３（第１〜第ｎのトランジスター）のゲートに出力する。一方、回路装置の検査時には、テスト信号ＴＳＰ１、ＴＳＰ２、ＴＳＰ３（広義には第１〜第ｎのテスト信号）を、信号ＤＰ１、ＤＰ２、ＤＰ３としてトランジスターＴＰ１、ＴＰ２、ＴＰ３のゲートに出力する。これらのテスト信号ＴＳＰ１、ＴＳＰ２、ＴＳＰ３は例えば図１の制御回路２０が生成して出力する。
【００６５】
ドライバー回路１８はプリドライバーＰＲ１を含み、プリドライバーＰＲ１は直列接続されたＰ型のトランジスターＴＡ３とＮ型のトランジスターＴＡ４を有する。これらのトランジスターＴＡ３、ＴＡ４は、電源ＶＢＢと電源ＶＳＨ（＝ＶＢＢ−ＶＤＤ＝ＶＢＢ−５Ｖ）の間に直列接続される。トランジスターＴＡ３、ＴＡ４のゲートには制御回路２０からの制御信号ＩＮ１（レベルシフト後の信号）が入力される。そして制御信号ＩＮ１をプリドライバーＰＲ１によりバッファリングした信号が、駆動信号ＤＧ１として出力される。
【００６６】
なおプリドライバーＰＲ１の出力ノードＮＧ１とトランジスターＴＡ４との間には、抵抗ＲＡ２が設けられる。抵抗ＲＡ２は駆動信号ＤＧ１の傾きを調整するためのものである。抵抗ＲＡ２を設けることで、駆動信号ＤＧ１の波形を鈍らせ、ブリッジ回路１０のトランジスターＱ１（ＴＰ１、ＴＰ２、ＴＰ３）のオン・オフに伴い発生するノイズを低減する。また信号ＤＰ１、ＤＰ２、ＤＰ３の出力ノードＮＰ１、ＮＰ２、ＮＰ３と高電位側電源との間にはプルアップ抵抗ＲＵ１、ＲＵ２、ＲＵ３が設けられている。このようなプルアップ抵抗ＲＵ１、ＲＵ２、ＲＵ３を設けることで、何らかの理由でプリドライバーＰＲ２の出力が安定しなかった場合等にも、ノードＮＰ１、ＮＰ２、ＮＰ３が高電位側電源の電位に設定されて、トランジスターＱ１がオフ状態になることが保証される。
【００６７】
図５では、検査回路６０はスイッチ素子ＳＰ１、ＳＰ２、ＳＰ３（第１〜第ｎのスイッチ素子）と、バッファー回路ＢＰ１、ＢＰ２、ＢＰ３（第１〜第ｎのバッファー回路）を有する。
【００６８】
スイッチ素子ＳＰ１、ＳＰ２、ＳＰ３は、ドライバー回路１８（プリドライバーＰＲ１）の駆動信号ＤＧ１が出力されるノードＮＧ１と、トランジスターＴＰ１、ＴＰ２、ＴＰ３のゲートのノードＮＰ１、ＮＰ２、ＮＰ３との間に設けられる。そしてスイッチ素子ＳＰ１、ＳＰ２、ＳＰ３は、回路装置の通常動作時にオンになり、検査時にオフになる。例えば信号ＯＰがアクティブレベルの場合にオンになり、非アクティブレベルの場合にオフになる。そしてバッファー回路ＢＰ１、ＢＰ２、ＢＰ３は、検査時に、トランジスターＴＰ１、ＴＰ２、ＴＰ３のゲートに対してテスト信号ＴＳＰ１、ＴＳＰ２、ＴＳＰ３を出力する。例えば信号ＴＳが非アクティブレベルの場合には、バッファー回路ＢＰ１、ＢＰ２、ＢＰ３の出力はハイインピーダンス状態に設定される。一方、信号ＴＳがアクティブレベルになると、バッファー回路ＢＰ１、ＢＰ２、ＢＰ３は、テスト信号ＴＳＰ１、ＴＳＰ２、ＴＳＰ３をバッファリングした信号を、信号ＤＰ１、ＤＰ２、ＤＰ３として、トランジスターＴＰ１、ＴＰ２、ＴＰ３のゲートに出力する。これにより、テスト信号ＴＳＰ１、ＴＳＰ２、ＴＳＰ３を用いたトランジスターＴＰ１、ＴＰ２、ＴＰ３の検査が可能になる。
【００６９】
例えば、半導体ウェハーでの回路装置の電気的特性の検査において、パッドＰＤ１にプローブが当てられる。そして、テスト信号ＴＳＰ１、ＴＳＰ２、ＴＳＰ３が、信号ＤＰ１、ＤＰ２、ＤＰ３としてトランジスターＴＰ１、ＴＰ２、ＴＰ３のゲートに与えられ、トランジスターＱ１（ＴＰ１、ＴＰ２、ＴＰ３）に不良が発生しているか否かが、テスターにより検査される。
【００７０】
なお図４、図５ではブリッジ回路１０の各トランジスターの分割数が３個である場合について示したが、本実施形態はこれに限定されず、分割数は２個であってもよいし、４個以上であってもよい。
【００７１】
次に本実施形態の回路装置の詳細な動作について図６、図７を用いて説明する。本実施形態では検査回路６０は、検査時に、ブリッジ回路１０のトランジスター（Ｑ１〜Ｑ４）を構成する第１〜第ｎのトランジスターを順次にオンにする第１〜第ｎのテスト信号を出力する。例えば検査回路６０は、検査時に、第１〜第ｎのテスト信号の第ｉのテスト信号を、第１〜第ｎのトランジスターのうちの第ｉのトランジスターのゲートに出力して、第ｉのトランジスターをオンにする。その後に、第１〜第ｎのテスト信号の第ｉ＋１のテスト信号を、第１〜第ｎのトランジスターのうちの第ｉ＋１のトランジスターのゲートに出力して、第ｉ＋１のトランジスターをオンにする。
【００７２】
例えば図６は図４における回路装置の動作説明図である。信号ＯＰが非アクティブレベル（ローレベル）になり、信号ＴＳがアクティブレベル（ハイレベル）になると、回路装置が検査モード（テストモード）に設定される。その後、検査回路６０は、図４のトランジスターＱ２を構成するトランジスターＴＮ１、ＴＮ２、ＴＮ３（第１〜第ｎのトランジスター）を順次にオンにするテスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３（第１〜第ｎのテスト信号）を、信号ＤＮ１、ＤＮ２、ＤＮ３として出力する。
【００７３】
具体的には検査回路６０は、検査時に、テスト信号ＴＳＮ１（第ｉのテスト信号）を、トランジスターＴＮ１（第ｉのトランジスター）のゲートに出力し、トランジスターＴＮ１をオンにする。そして後述の図９のように、パッドＰＤ１（ＰＤ１１、ＰＤ１２）等を用いて、トランジスターＴＮ１のオン抵抗等の電気特性を測定する検査が、テスター等を用いて行われる。次に検査回路６０は、テスト信号ＴＳＮ２（第ｉ＋１のテスト信号）を、トランジスターＴＮ２（第ｉ＋１のトランジスター）のゲートに出力し、トランジスターＴＮ２をオンにする。そしてパッドＰＤ１等を用いて、トランジスターＴＮ２の電気特性を測定する検査が、テスター等を用いて行われる。次に検査回路６０は、テスト信号ＴＳＮ３（第ｉ＋２のテスト信号）を、トランジスターＴＮ３（第ｉ＋２のトランジスター）のゲートに出力し、トランジスターＴＮ３をオンにする。そしてパッドＰＤ１等を用いて、トランジスターＴＮ３の電気特性を測定する検査が、テスター等を用いて行われる。このようにしてトランジスターＴＮ１、ＴＮ２、ＴＮ３を順次に検査することで、トランジスターＱ２の不良検出が実現される。
【００７４】
図７は図５における本実施形態の回路装置の動作説明図である。信号ＯＰが非アクティブレベルになり、信号ＴＳがアクティブレベルになると、回路装置が検査モードに設定される。その後、検査回路６０は、図５のトランジスターＱ１を構成するトランジスターＴＰ１、ＴＰ２、ＴＰ３（第１〜第ｎのトランジスター）を順次にオンにするテスト信号ＴＳＰ１、ＴＳＰ２、ＴＳＰ３（第１〜第ｎのテスト信号）を、信号ＤＰ１、ＤＰ２、ＤＰ３として出力する。
【００７５】
具体的には検査回路６０は、検査時に、テスト信号ＴＳＰ１（第ｉのテスト信号）を、トランジスターＴＰ１（第ｉのトランジスター）のゲートに出力し、トランジスターＴＰ１をオンにする。そして、パッドＰＤ１等を用いて、トランジスターＴＰ１の電気特性を測定する検査が、テスター等を用いて行われる。次に検査回路６０は、テスト信号ＴＳＰ２（第ｉ＋１のテスト信号）を、トランジスターＴＰ２（第ｉ＋１のトランジスター）のゲートに出力し、トランジスターＴＰ２をオンにする。そしてパッドＰＤ１等を用いて、トランジスターＴＰ２の電気特性を測定する検査が、テスター等を用いて行われる。次に検査回路６０は、テスト信号ＴＳＰ３（第ｉ＋２のテスト信号）を、トランジスターＴＰ３（第ｉ＋２のトランジスター）のゲートに出力し、トランジスターＴＰ３をオンにする。そしてパッドＰＤ１等を用いて、トランジスターＴＰ３の電気特性を測定する検査が、テスター等を用いて行われる。このようにしてトランジスターＴＰ１、ＴＰ２、ＴＰ３を順次に検査することで、トランジスターＱ１の不良検出が実現される。
【００７６】
以上のように本実施形態では、長大なチャネル幅（例えば数千〜数万μｍ）を有するブリッジ回路１０のトランジスターを、並列接続された複数のトランジスターに分割し、ゲートが異なる複数のトランジスターとしてレイアウト配置する。そして検査時において、これらの複数のトランジスターの各々を別々にオンさせ、複数のトランジスターをタイムシェアリングしてその電気特性を測定する。そして、電気特性（例えばオン抵抗等）をそれぞれに比較して、複数のトランジスターが同等の性能であるかを検定し、部分的な不良を排除する。
【００７７】
例えば図４では、トランジスターＱ２を３個のトランジスターＴＮ１、ＴＮ２、ＴＮ３に分割し、ゲートが異なる３個のトランジスターとする。そして、各トランジスターＴＮ１、ＴＮ２、ＴＮ３のゲートに対して順次に、検査回路６０によりテスト信号ＴＳＮ１、ＴＳＮ２、ＴＳＮ３を入力する。例えば図６に示すように、初めにトランジスターＴＮ１のゲートにテスト信号ＴＳＮ１を入力してオンにし、トランジスターＴＮ１の電気的特性を測定する。次にトランジスターＴＮ２のゲートにテスト信号ＴＳＮ２を入力してオンにし、トランジスターＴＮ２の電気的特性を測定する。次にトランジスターＴＮ３のゲートにテスト信号ＴＳＮ３を入力してオンにし、トランジスターＴＮ３の電気的特性を測定する。即ち、検査時（Ｐ検時）において、パッドＰＤ１等を用いて、トランジスターＴＮ１、ＴＮ２、ＴＮ３の電気的特性（オン抵抗等）を、順次に別々に測定して検査できるようにする。そして、例えばトランジスターＴＮ１、ＴＮ２、ＴＮ３の電気的特性が同等の性能である場合には、トランジスターＱ２は正常であると判定し、同等の性能ではない場合には、トランジスターＱ２に不良があると判定する。即ち、長大なチャネル幅のトランジスターＱ２内に結晶欠陥等による不良部分が存在すると判定し、当該半導体チップを不良チップとして排除する。
【００７８】
また図５では、トランジスターＱ１を３個のトランジスターＴＰ１、ＴＰ２、ＴＰ３に分割し、ゲートが異なる３個のトランジスターとする。そして、各トランジスターＴＰ１、ＴＰ２、ＴＰ３のゲートに対して順次に、検査回路６０によりテスト信号ＴＳＰ１、ＴＳＰ２、ＴＳＰ３を入力する。例えば図７に示すように、初めにトランジスターＴＰ１のゲートにテスト信号ＴＳＰ１を入力してオンにし、トランジスターＴＰ１の電気的特性を測定する。次にトランジスターＴＰ２のゲートにテスト信号ＴＳＰ２を入力してオンにし、トランジスターＴＰ２の電気的特性を測定する。次にトランジスターＴＰ３のゲートにテスト信号ＴＳＰ３を入力してオンにし、トランジスターＴＰ３の電気的特性を測定する。そして、例えばトランジスターＴＰ１、ＴＰ２、ＴＰ３の電気的特性が同等の性能である場合には、トランジスターＱ１は正常であると判定し、同等の性能ではない場合には、トランジスターＱ１に不良があると判定し、当該半導体チップを不良チップとして排除する。他のトランジスターＱ３、Ｑ４の不良検査についても同様である。
【００７９】
例えば図８に本実施形態の比較例となる回路装置の構成例を示す。この比較例では、Ｑ１、Ｑ２、Ｑ３、Ｑ４の各トランジスターは、ゲートが異なる複数のトランジスターに分割されていない。この比較例において、例えばトランジスターＱ１を検査（Ｐ検：ウェハーレベルでの検査）する場合には、トランジスターＱ１のゲートに適切なゲート電圧を印加し、パッドＰ１からの電流等をテスター（ＩＣテスター）で測定する。例えばリーク電流を検査する場合には、トランジスターＱ１をオフにする電圧をトランジスターＱ１のゲートに印加して、テスターで測定する。駆動能力を検査する場合には、測定に適切なレベルにオンする電圧をトランジスターＱ１のゲートに印加して、テスターで測定する。他のトランジスターＱ２、Ｑ３、Ｑ４の検査も同様である。
【００８０】
ここで半導体の製造プロセスの変動により、トランジスターＱ１の駆動能力は、例えば±３０％以上の範囲でバラツキが生じる。このような場合に、長大なチャンネル幅を有するブリッジ回路１０のトランジスターの一部に欠陥があり、あるべき駆動能力に対して５〜１０％程度だけ駆動能力がダウンしたとしても、検査時には、上述した±３０％のバラツキに埋もれてしまい、良品と判断される場合がある。この結果、長期の使用によって、そのトランジスターの欠陥（結晶欠陥等）に起因して、品質の信頼性に問題が生じるおそれがある。
【００８１】
この点、本実施形態では、ブリッジ回路１０を構成するトランジスターが、ゲートが異なる複数のトランジスターに分割されている。図５を例にとれば、トランジスターＱ１が、ゲートが分離された３個のトランジスターＴＰ１、ＴＰ２、ＴＰ３に分割される。そして、ウェハーレベルでの検査時（Ｐ検）においては、ＴＰ１、ＴＰ２、ＴＰ３の各トランジスターのゲートに、順次にテスト信号ＴＳＰ１、ＴＳＰ２、ＴＳＰ３を入力して、その電気的特性が個別に測定される。そしてトランジスターＴＰ１、ＴＰ２、ＴＰ３の各測定値を比較することによって、各トランジスターに不良が発生しているか否かが判定される。トランジスターＱ２、Ｑ３、Ｑ４についても同様である。従って、本実施形態によれば、図８の比較例のようにブリッジ回路１０のトランジスターを単体で測定する場合に比べて、部分的欠陥の検出レベルが格段に向上する。
【００８２】
例えば不良検出のための電気的特性としてトランジスターＱ１のオン抵抗ＲＱ１を測定したとする。この場合にオン抵抗ＲＱ１には、製造プロセスにより例えば±３０％以上のバラツキが存在する。従って、長大なチャネル幅のトランジスターＱ１の一部に結晶欠陥等があり、オン抵抗ＲＱ１が±５〜１０％程度、変化した場合にも、この変化は±３０％のバラツキに埋もれてしまい、トランジスターＱ１の不良を適正に検出できない。
【００８３】
この点、本実施形態では、トランジスターＱ１を分割したＴＰ１、ＴＰ２、ＴＰ３の各トランジスターのゲートに対して個別にテスト信号ＴＳＰ１、ＴＳＰ２、ＴＳＰ３を入力できる。従って、検査時にＴＰ１、ＴＰ２、ＴＰ３の各トランジスターのオン抵抗ＲＰ１、ＲＰ２、ＲＰ３を個別に測定できるため、各トランジスターの結晶欠陥等に起因する不良を検出できる。即ち、トランジスターＴＰ１、ＴＰ２、ＴＰ３に結晶欠陥等が無い場合には、オン抵抗ＲＰ１、ＲＰ２、ＲＰ３はほぼ同等の抵抗値になる。これに対して、トランジスターＴＰ１、ＴＰ２、ＴＰ３の１つに結晶欠陥等がある場合には、結晶欠陥等があったトランジスターのオン抵抗だけが異なった抵抗値になる。従って、トランジスターＴＰ１、ＴＰ２、ＴＰ３の１つに結晶欠陥等があった場合には、オン抵抗ＲＰ１、ＲＰ２、ＲＰ３の抵抗値の比較処理を行うことで、トランジスターの不良を検出できるようになる。このような結晶欠陥等に起因するオン抵抗の差異は、図８の比較例では、製造プロセスによるオン抵抗のバラツキに埋もれてしまい、検出することが困難である。この点、本実施形態のようにトランジスターを複数に分割し、分割した各トランジスターのゲートに個別にテスト信号を入力することで、当該差異をトランジスターの不良として検出することが可能になる。
【００８４】
例えば長大なチャネル幅を有するトランジスターでは、そのチャネル領域等に結晶欠陥等の部分的な不良があった場合に、初期の段階では、リーク電流等の測定でその部分的な不良を検出することは難しい。従って、ウェハーレベルでのリーク電流測定などの初期検査では、このような部分的な不良が見逃されてしまう可能性が高い。ところが、このような部分的な不良があると、その部分に電流が集中するなどの現象が生じるおそれがある。このため、回路装置が製品に組み込まれてからの経年変化で、その部分的不良が更に悪化し、ドレイン・ソース間のショート等の問題が生じるおそれがあり、回路装置の信頼性の低下の問題を招く。
【００８５】
この点、本実施形態の手法によれば、このような初期段階での部分的な不良についても、複数のトランジスター間のオン抵抗の差異等を測定することで、適正に検出することが可能になるため、回路装置の信頼性等を向上できるようになる。
【００８６】
図９は、テスターを用いたトランジスターの不良の具体的な検出手法の一例の説明図である。本実施形態の回路装置は、第１〜第ｎのトランジスターのドレインが接続されるパッドとして、第１〜第ｎのトランジスターの各トランジスターに検査電流を印加するための電流印加用パッドと、検査電流が印加されたときの第１〜第ｎのトランジスターの各トランジスターのドレイン電圧を測定するための電圧測定用パッドを有する。
【００８７】
具体的には図９では、トランジスターＴＮ１〜ＴＮ３（第１〜第ｎのトランジスター）のドレインが接続されるパッドＰＤ１として、電流印加用パッドＰＤ１２と電圧測定用パッドＰＤ１１が設けられている。
【００８８】
そして、トランジスターＴＮ１の電気特性の測定時には、図４の検査回路６０が図６に示すようにアクティブレベル（ハイレベル）のテスト信号ＴＳＮ１（ＤＮ１）を出力することで、トランジスターＴＮ１がオンになる。このとき、テスト信号ＴＳＮ２、ＴＳＮ３（ＤＮ２、ＤＮ３）は非アクティブ（ローレベル）であるため、トランジスターＴＮ２、ＴＮ３はオフになる。そしてテスター１５０の電流印加部１５２（電流源）が、パッドＰＤ１２とパッドＰＤＳ２を用いて、トランジスターＴＮ１に検査電流ＩＡＰを印加（注入）する。そしてテスター１５０の電圧測定部１５４は、検査電流ＩＡＰが印加されたときのトランジスターＴＮ１のドレイン電圧ＶＤ１＝ＶＭを、パッドＰＤ１１とパッドＰＤＳ１を用いて測定する。こうすることで、トランジスターＴＮ１のオン抵抗は、ＲＴＮ１＝ＶＤ１／ＩＡＰの関係式により求めることができる。ここでパッドＰＤＳ１、ＰＤＳ２は、外部のセンス抵抗ＲＳを接続するためのパッドであり、図１、図４等のノードＮ３に電気的に接続されるパッドである。
【００８９】
また、トランジスターＴＮ２の電気特性の測定時には、検査回路６０が図６に示すようにアクティブレベルのテスト信号ＴＳＮ２を出力することで、トランジスターＴＮ２がオンになる。このとき、テスト信号ＴＳＮ１、ＴＳＮ３は非アクティブであるため、トランジスターＴＮ１、ＴＮ３はオフになる。そしてテスター１５０の電流印加部１５２が、パッドＰＤ１２とパッドＰＤＳ２を用いて、トランジスターＴＮ２に検査電流ＩＡＰを印加する。そしてテスター１５０の電圧測定部１５４は、検査電流ＩＡＰが印加されたときのトランジスターＴＮ２のドレイン電圧ＶＤ２＝ＶＭを、パッドＰＤ１１とパッドＰＤＳ１を用いて測定する。こうすることで、トランジスターＴＮ２のオン抵抗は、ＲＴＮ２＝ＶＤ２／ＩＡＰの関係式により求めることができる。
【００９０】
また、トランジスターＴＮ３の電気特性の測定時には、検査回路６０が図６に示すようにアクティブレベルのテスト信号ＴＳＮ３を出力することで、トランジスターＴＮ３がオンになる。このとき、テスト信号ＴＳＮ１、ＴＳＮ２は非アクティブであるため、トランジスターＴＮ１、ＴＮ２はオフになる。そしてテスター１５０の電流印加部１５２が、パッドＰＤ１２とパッドＰＤＳ２を用いて、トランジスターＴＮ３に検査電流ＩＡＰを印加する。そしてテスター１５０の電圧測定部１５４は、検査電流ＩＡＰが印加されたときのトランジスターＴＮ３のドレイン電圧ＶＤ３＝ＶＭを、パッドＰＤ１１を用いて測定する。こうすることで、トランジスターＴＮ３のオン抵抗は、ＲＴＮ３＝ＶＤ３／ＩＡＰの関係式により求めることができる。
【００９１】
なお、ウェハーレベルでの検査時には、図９のパッドＰＤ１１、ＰＤ１２にはプローブが当てられ、テスター１５０によりオン抵抗等の電気特性の測定が行われることになる。そして回路装置の実動作時には、後述する図１０や図１３に示すように、これらのパッドＰＤ１１、ＰＤ１２に対してボンディング用のワイヤーがボンディングされて、外部のモーター１００に接続される駆動端子ＴＭ１に電気的に接続されることになる。
【００９２】
図１０は回路装置の全体構成例を示す図である。図１０に示すように本実施形態の回路装置は、パッドＰＤ１（ＰＤ１１、ＰＤ１２）に接続され、ブリッジ回路１０の駆動対象であるモーター１００（モーター１００の一端）に接続される駆動端子ＴＭ１を有する。またパッドＰＤ２（ＰＥ１１、ＰＥ１２）に接続され、ブリッジ回路１０の駆動対象であるモーター１００（モーター１００の他端）に接続される駆動端子ＴＭ２を有する。更に具体的には、回路装置は、半導体チップ１１０とパッケージ１２０とボンディング用のワイヤーＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４を有する。
【００９３】
半導体チップ１１０は、ブリッジ回路１０と、制御回路２０と、ドライバー回路１８と、検査回路６０と、パッドＰＤ１、ＰＤ２（ＰＤ１１、ＰＤ１２、ＰＥ１１、ＰＥ１２）を有する。半導体チップ１１０は、半導体の基板に回路装置を構成するトランジスター等の回路素子が形成されたものである。パッケージ１２０は、半導体チップ１１０が実装されるものであり、駆動端子ＴＭ１、ＴＭ２を有する。駆動端子ＴＭ１、ＴＭ２は、パッケージ１２０のピンに相当するものであり、回路装置（パッケージ１２０）が実装される回路基板上の配線等を介して、モーター１００（駆動対象）に電気的に接続される。即ち、駆動端子ＴＭ１、ＴＭ２は、図１、図４等のノードＮ１、Ｎ２をモーター１００に接続するための外部接続端子である。
【００９４】
ボンディング用のワイヤーＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４は、パッドＰＤ１１、ＰＤ１２、ＰＥ１１、ＰＥ１２と駆動端子ＴＭ１、ＴＭ２を接続するための金属製のワイヤーである。ここでは図９で説明したように、パッドＰＤ１１は電圧測定用パッドであり、パッドＰＤ１２は電流印加用パッドである。同様にパッドＰＥ１１は電圧測定用パッドであり、パッドＰＥ１２は電流印加用パッドである。即ち図１０では、駆動端子ＴＭ１に接続されるパッドＰＤ１として、電圧測定用パッドＰＤ１１と電流印加用パッドＰＤ１２が設けられ、駆動端子ＴＭ２に接続されるパッドＰＤ２として、電圧測定用パッドＰＥ１１と電流印加用パッドＰＥ１２が設けられている。
【００９５】
例えば駆動端子ＴＭ１は、ボンディング用のワイヤーＷＬ１、ＷＬ２によりパッドＰＤ１１、ＰＤ１２に電気的に接続される。即ち、パッドＰＤ１１、ＰＤ１２は駆動端子ＴＭ１にダブルボンディング（広義にはマルチボンディング）される。駆動端子ＴＭ２は、ボンディング用のワイヤーＷＬ３、ＷＬ４によりパッドＰＥ１１、ＰＥ１２に電気的に接続される。即ち、パッドＰＥ１１、ＰＥ１２は駆動端子ＴＭ２にダブルボンディングされる。このようにダブルボンディングすることで、回路装置の実動作時（通常動作時）において、ボンディング用のワイヤーの抵抗や接触抵抗などの寄生抵抗を低減できるため、寄生抵抗に起因するブリッジ回路１０の駆動特性の悪化を低減できるようになる。
【００９６】
例えば半導体チップ１１０のダイシング前の半導体ウェハーの状態において、パッドＰＤ１１、ＰＤ１２、ＰＥ１１、ＰＥ１２にプローブが当てられて、外部のテスター１５０により、ブリッジ回路１０のトランジスターＱ１、Ｑ２、Ｑ３、Ｑ４の不良検出の検査が行われる。即ち、半導体ウェハーでの回路装置の電気的特性の検査（Ｐ検）が行われる。例えばパッドＰＤ１１、ＰＤ１２にプローブが当てられて、トランジスターＱ１（ＴＰ１〜ＴＰ３）やＱ２（ＴＮ１〜ＴＮ３）の検査が行われる。またパッドＰＥ１１、ＰＥ１２にプローブが当てられて、トランジスターＱ３やＱ４の検査が行われる。
【００９７】
一方、図１０に示すように、半導体ウェハーをダイシングすることで製造された半導体チップ１１０が、パッケージ１２０に実装された状態においては、パッドＰＤ１１、ＰＤ１２はワイヤーＷＬ１、ＷＬ２により駆動端子ＴＭ１にボンディングされ、パッドＰＥ１１、ＰＥ１２はワイヤーＷＬ３、ＷＬ４により駆動端子ＴＭ２にボンディングされる。こうすることで、回路装置の実動作時においては、図１、図４等のブリッジ回路１０のノードＮ１は、パッドＰＤ１１、ＰＤ１２、ワイヤーＷＬ１、ＷＬ２及び駆動端子ＴＭ１を介してモーター１００の一端に電気的に接続されるようになる。またノードＮ２は、パッドＰＥ１１、ＰＥ１２、ワイヤーＷＬ３、ＷＬ４及び駆動端子ＴＭ２を介してモーター１００の他端に電気的に接続されるようになる。これにより、ブリッジ回路１０によるモーター１００の駆動制御が可能になる。
【００９８】
３．レイアウト配置手法
次に本実施形態の回路装置のレイアウト配置手法について説明する。図１１（Ａ）、図１１（Ｂ）はブリッジ回路１０のレイアウト配置例を示す図である。図１１（Ａ）、図１１（Ｂ）において、トランジスターＴＮ１、ＴＮ２、ＴＮ３からＴＰ１、ＴＰ２、ＴＰ３へと向かう方向を第１の方向ＤＲ１とし、第１の方向ＤＲ１の反対方向を第２の方向ＤＲ２としている。第１の方向ＤＲ１は、例えば図１０の半導体チップ１１０の第１の端辺から、第１の端辺に対向する第３の端辺へと向かう方向（例えば図１０の下から上へと向かう方向）である。また第１、第２の方向ＤＲ１、ＤＲ２に交差（直交）する方向を第３の方向ＤＲ３とし、第３の方向ＤＲ３の反対方向を第４の方向ＤＲ４としている。第３の方向ＤＲ３は、例えば半導体チップ１１０の第２の端辺から、第２の端辺に対向する第４の端辺へと向かう方向（例えば図１０の左から右に向かう方向）である。
【００９９】
なお、以下では、ブリッジ回路１０のトランジスターＱ１、Ｑ２を構成する複数のトランジスターＴＮ１、ＴＮ２、ＴＮ３、ＴＰ１、ＴＰ２、ＴＰ３のレイアウト配置手法について主に説明する。トランジスターＱ３、Ｑ４を構成する複数のトランジスターのレイアウト配置手法は、Ｑ１、Ｑ２側と同様であるため、その説明を省略する。
【０１００】
図１１（Ａ）に示すように、トランジスターＴＰ１、ＴＰ２、ＴＰ３は、各々、トランジスターＴＮ１、ＴＮ２、ＴＮ３の第１の方向ＤＲ１側に配置される。またトランジスターＴＮ１とＴＮ２とＴＮ３は第３の方向ＤＲ３に沿って配置され、トランジスターＴＰ１とＴＰ２とＴＰ３も第３の方向ＤＲ３に沿って配置される。
【０１０１】
ここで図１１（Ａ）では、トランジスターＴＮ１〜ＴＮ３、ＴＰ１〜ＴＰ３のソース、ドレイン及びゲートが形成される領域が示されている。また、長大なチャネル幅（例えば数千〜数万μｍ）を有するＴＮ１〜ＴＮ３、ＴＰ１〜ＴＰ３の各トランジスターは、良く知られるように、複数のユニットトランジスターにより実現されている。そして第１のユニットトランジスターの所定方向側に第２のユニットトランジスターが配置され、第２のユニットトランジスターの所定方向側に第３のユニットトランジスターが配置されるというように、これらの複数のユニットトランジスターが、各トランジスター領域において所定方向（例えば方向ＤＲ１やＤＲ３）に沿って並んで配置される。この場合に、例えば第１のユニットトランジスターのソース等の拡散領域と、隣接する第２のユニットトランジスターのソース等の拡散領域を共通領域とすることで、レイアウト面積を節約する。また複数のユニットトランジスターのソース、ドレイン、ゲートは、各々、ソース用金属層、ドレイン用金属層、ゲート用金属層により共通接続される。
【０１０２】
そして本実施形態では、ブリッジ回路１０の第１〜第ｎのトランジスターのドレインを最上層金属層に接続する手法を採用する。この場合に、第１〜第ｎのトランジスターのドレインに接続されるパッドは、最上層金属層上に形成されたパッシベーションの開口となる。
【０１０３】
例えば図１１（Ｂ）において、金属層ＭＬＶＢは、高電位側電源ＶＢＢに電気的に接続される金属層であり、金属層ＭＬＶＳは、センス抵抗ＲＳの一端に接続されるノードＮ３に電気的に接続される金属層である。また金属層ＭＬは、図４に示すブリッジ回路１０のトランジスターＴＮ１〜ＴＮ３（Ｑ２）のドレインに接続される金属層である。この金属層ＭＬは、図５に示すトランジスターＴＰ１〜ＴＰ３（Ｑ１）のドレインにも接続される。
【０１０４】
これらの金属層ＭＬＶＢ、ＭＬＶＳ、ＭＬは最上層（最上位）の金属層である。即ち、半導体チップに複数の金属層が形成される場合に、これらの複数の金属層のうち最も上層（上方）の金属層であり、図１２においてパッドＰＤの開口の直下にある金属層である。そして金属層ＭＬＶＢ、ＭＬＶＳ、ＭＬは、トランジスターＴＮ１〜ＴＮ３、ＴＰ１〜ＴＰ３の上方に、いわゆるベタ配線により形成されている。
【０１０５】
そしてパッドＰＤＢ１、ＰＤＢ２は、高電位側電源ＶＢＢ用の最上層の金属層ＭＬＶＢ上に形成された開口により実現される。パッドＰＤ１１、ＰＤ１２は、トランジスターＴＮ１〜ＴＮ３、ＴＰ１〜ＴＰ３のドレイン接続用の最上層の金属層ＭＬ上に形成された開口により実現される。パッドＰＤＳ１、ＰＤＳ２は、センス抵抗接続用の最上層の金属層ＭＬＶＳ上に形成された開口により実現される。即ち、これらのパッドＰＤＢ１、ＰＤＢ２、ＰＤ１１、ＰＤ１２、ＰＤＳ１、ＰＤＳ２（パッドＰＤ）は、図１２において、最上層金属層ＭＬＶＢ、ＭＬ、ＭＬＶＳ（金属層ＭＬ）に形成されたパッシベーションＰＦ（絶縁保護膜）の開口により実現される。
【０１０６】
例えばパッドＰＤＢ１、ＰＤＢ２にボンディング用のワイヤーが接続されることで、トランジスターＴＰ１〜ＴＰ３のソースに高電位側電源ＶＢＢ（例えば４０〜５０Ｖ）が供給されるようになる。パッドＰＤ１１、ＰＤ１２にボンディング用のワイヤーが接続されることで、トランジスターＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ３（Ｑ１、Ｑ２）のドレインが、外部のモーター１００の一端に接続されるようになる。パッドＰＤＳ１、ＰＤＳ２にボンディング用のワイヤーが接続されることで、トランジスターＴＮ１〜ＴＮ３のソースが、外部のセンス抵抗ＲＳの一端に接続されるようになる。
【０１０７】
具体的には図１３に示すように、半導体チップ１１０（図１０）のパッドＰＤＢ１、ＰＤＢ２は、ボンディング用のワイヤーによりパッケージ１２０の端子ＴＭＶＢにダブルボンディングされる。そして端子ＴＭＶＢには高電位側電源ＶＢＢが供給される。これによりトランジスターＴＰ１〜ＴＰ３のソースに、端子ＴＭＶＢ、パッドＰＤＢ１、ＰＤＢ２、最上層金属層ＭＬＶＢを介して、高電位側電源ＶＢＢが供給されるようになる。
【０１０８】
パッドＰＤ１１、ＰＤ１２は、駆動端子ＴＭ１にダブルボンディングされる。この駆動端子ＴＭ１は、回路装置が実装される回路基板上の配線等によりモーター１００の一端に接続される。これによりトランジスターＴＮ１〜ＴＮ３、ＴＰ１〜ＴＰ３のドレインが、最上層金属層ＭＬ、パッドＰＤ１１、ＰＤ１２、駆動端子ＴＭ１を介して、モーター１００の一端に電気的に接続されるようになる。
【０１０９】
パッドＰＤＳ１、ＰＤＳ２は、ボンディング用のワイヤーによりセンス抵抗接続用の端子ＴＭＶＳにダブルボンディングされる。これによりトランジスターＴＮ１〜ＴＮ３のソースが、最上層金属層ＭＬＶＳ、パッドＰＤＳ１、ＰＤＳ２、端子ＴＭＶＳを介して、センス抵抗ＲＳの一端に電気的に接続されるようになる。
【０１１０】
またパッドＰＤ１１は図９で説明したように電圧測定用のパッドであり、パッドＰＤ１２は電流印加用のパッドである。
【０１１１】
即ち、半導体ウェハーの状態での検査において、パッドＰＤ１１、ＰＤ１２にプローブが当てられ、テスト信号ＴＳＮ１によりトランジスターＴＮ１がオンになる。そしてオンになったトランジスターＴＮ１に検査電流ＩＡＰが印加され、トランジスターＴＮ１のドレイン電圧（ソース・ドレイン間電圧）が電圧ＶＭとして測定されて、トランジスターＴＮ１のオン抵抗が求められる。次にテスト信号ＴＳＮ２によりトランジスターＴＮ２がオンになる。そしてオンになったトランジスターＴＮ２に検査電流ＩＡＰが印加され、トランジスターＴＮ２のドレイン電圧が電圧ＶＭとして測定されて、トランジスターＴＮ２のオン抵抗が求められる。次にテスト信号ＴＳＮ３によりトランジスターＴＮ３がオンになる。そしてオンになったトランジスターＴＮ３に検査電流ＩＡＰが印加され、トランジスターＴＮ３のドレイン電圧が電圧ＶＭとして測定されて、トランジスターＴＮ３のオン抵抗が求められる。同様にしてトランジスターＴＰ１〜ＴＰ３も、順次にオンにされて、検査電流ＩＡＰが印加されて、そのドレイン電圧が電圧ＶＭとして測定されて、そのオン抵抗が求められる。
【０１１２】
このように本実施形態では、半導体ウェハーの状態での検査において、ＴＮ１〜ＴＮ３、ＴＰ１〜ＴＰ３の各トランジスターに対して、順次に検査電流ＩＡＰを印加し、そのドレイン電圧である電圧ＶＭを測定して、そのオン抵抗を測定する。例えば、初めにパッドＰＤ１２、最上層金属層ＭＬを介して検査電流ＩＡＰをトランジスターＴＮ１に印加し、パッドＰＤ１１、最上層金属層ＭＬを介して電圧ＶＭを測定し、トランジスターＴＮ１のオン抵抗を測定する。次に、パッドＰＤ１２、最上層金属層ＭＬを介して検査電流ＩＡＰをトランジスターＴＮ２に印加し、パッドＰＤ１１、最上層金属層ＭＬを介して電圧ＶＭを測定し、トランジスターＴＮ２のオン抵抗を測定する。同様にしてトランジスターＴＮ３、ＴＰ１〜ＴＰ３のオン抵抗を測定する。このようにして、トランジスターＴＮ１〜ＴＮ３、ＴＰ１〜ＴＰ３のオン抵抗を測定し、各抵抗値を比較することで、ブリッジ回路１０のトランジスターＱ１、Ｑ２の部分的な結晶欠陥等に起因する不良の検出が可能になる。
【０１１３】
この場合に図１３に示すように最上層金属層ＭＬは広いレイアウト面積でのベタ配線が可能であるため、その寄生抵抗を低減できる。従って、例えばモーター１００を駆動する実動作時において、トランジスターＴＮ１〜ＴＮ３、ＴＰ１〜ＴＰ３のドレインとモーター１００の一端との間に存在する寄生抵抗を最小限にできる。この結果、駆動時の抵抗を軽減でき、無駄な発熱を抑えて、駆動効率を向上できるようになる。
【０１１４】
特に図１３のように、電圧測定用パッドＰＤ１１及び電流印加用ＰＤ１２と、駆動端子ＴＭ１とをダブルボンディングすることで、ワイヤーの寄生抵抗や接触抵抗を軽減することができ、駆動効率を更に向上できるようになる。従って、半導体ウェハーの状態の検査では図９で説明したような検査手法を実現しながら、回路装置の実動作時にはモーター１００の駆動の際の寄生抵抗を軽減して、駆動効率を向上できるようになる。
【０１１５】
４．電子機器
図１４に、本実施形態の回路装置２００（モータードライバー）が適用された電子機器の構成例を示す。電子機器は、処理部３００、記憶部３１０、操作部３２０、入出力部３３０、回路装置２００、これらの各部を接続するバス３４０、モーター２８０を含む。以下ではモーター駆動によりヘッドや紙送りを制御するプリンターを例にとり説明するが、本実施形態はこれに限定されず、種々の電子機器に適用可能である。
【０１１６】
入出力部３３０は例えばＵＳＢコネクターや無線ＬＡＮ等のインターフェースで構成され、画像データや文書データが入力される。入力されたデータは、例えばＤＲＡＭ等の内部記憶装置である記憶部３１０に記憶される。操作部３２０により印刷指示を受け付けると、処理部３００は、記憶部３１０に記憶されたデータの印刷動作を開始する。処理部３００は、データの印刷レイアウトに合わせて回路装置２００（モータードライバー）に指示を送り、回路装置２００は、その指示に基づいてモーター２８０を回転させ、ヘッドの移動や紙送りを行う。
【０１１７】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１導電型、第２導電型、駆動対象、出力回路等）と共に記載された用語（Ｐ型、Ｎ型、モーター、ブリッジ回路等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置の構成、動作及び配置構成等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１１８】
Ｑ１、Ｑ３  ハイサイド側トランジスター、Ｑ２、Ｑ４  ローサイド側トランジスター、
ＰＲ１〜ＰＲ４  プリドライバー、ＤＡＣ  Ｄ／Ａ変換回路、ＣＰ  比較回路、
ＤＧ１〜ＤＧ４  駆動信号、ＩＮ１〜ＩＮ４  制御信号、ＲＳ  センス抵抗、
ＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ３  トランジスター（第１〜第ｎのトランジスター）、
ＰＤ１、ＰＤ２、ＰＤ１１、ＰＤ１２  パッドＷＬ１〜ＷＬ４  ワイヤー
ＴＡ１〜ＴＡ４  トランジスター、ＲＡ１、ＲＡ２  抵抗、
ＲＤ１〜ＲＤ３  プルダウン抵抗、ＲＵ１〜ＲＵ３  プルアップ抵抗、
ＰＤ１１、ＰＤ２１  電圧測定用パッド、ＰＥ１１、ＰＥ２１  電流印加用パッド、
ＭＬ、ＭＬＶＢ、ＭＬＶＳ  最上層金属層、
ＰＤＢ１、ＰＤＢ２、ＰＤＳ１、ＰＤＳ２  パッド、
ＴＭ１、ＴＭ２  駆動端子、ＴＭＶＢ、ＴＭＶＳ  端子、
１０  ブリッジ回路（出力回路）、１８  ドライバー回路、２０  制御回路、
３０  検出回路、３２  基準電圧生成回路、６０  検査回路、１００  モーター、
１１０  半導体チップ、１２０  パッケージ、
１５０  テスター、１５２  電流印加部、１５４  電圧測定部、
２００  回路装置、３００  処理部、３１０  記憶部、３２０  操作部、
３３０  入出力部
【図１】
2016085154.tif 000003
【図２】
2016085154.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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