(57)【要約】【課題】ゲートフィールドプレート部の端での電界集中を効果的に抑制でき、オフ耐圧を向上できる窒化物半導体装置を提供する。【解決手段】ゲート電極１３は、窒化物半導体層１０の最上層とショットキー接合された基部１３aと、その基部１３aの上部からドレイン電極１２側に向かって第１の絶縁膜１４上に延在するゲートフィールドプレート部１３bとを有する。ソース電極１１は、ゲート電極１３を覆うようにドレイン電極１２側に向かって層間絶縁膜１６上に延在するソースフィールドプレート部２１を有する。少なくとも第１の絶縁膜１４上およびゲート電極１３上に第２の絶縁膜１５を形成する。上記第２の絶縁膜１５上に少なくともＳiＯ２を含む材料からなる層間絶縁膜１６を形成する。上記第２の絶縁膜１５の誘電率を層間絶縁膜１６の誘電率よりも高くする。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物半導体層と、
上記窒化物半導体層上に、または、上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間かつ上記窒化物半導体層上に形成されたゲート電極と、
上記ソース電極と上記ゲート電極との間および上記ドレイン電極と上記ゲート電極との間で上記窒化物半導体層上に形成された第１の絶縁膜と、
少なくとも上記第１の絶縁膜上および上記ゲート電極上に形成された第２の絶縁膜と、
上記第２の絶縁膜上に形成され、少なくともＳiＯ２を含む材料からなる層間絶縁膜と
を備え、
上記ゲート電極は、上記窒化物半導体層の最上層とショットキー接合された基部と、その基部の上部から上記ドレイン電極側に向かって上記第１の絶縁膜上に延在するゲートフィールドプレート部とを有すると共に、
上記ソース電極は、上記ゲート電極を覆うように上記ドレイン電極側に向かって上記層間絶縁膜上に延在するソースフィールドプレート部を有し、
上記第２の絶縁膜の誘電率は、上記層間絶縁膜の誘電率よりも高いことを特徴とする窒化物半導体装置。
【請求項２】
請求項１に記載の窒化物半導体装置において、
上記第２の絶縁膜の誘電率が５以上であることを特徴とする窒化物半導体装置。
【請求項３】
請求項１または２に記載の窒化物半導体装置において、
上記第２の絶縁膜の膜厚が３０ｎｍ以上であることを特徴とする窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物半導体装置に関し、詳しくは、窒化物半導体層上にソース電極とドレイン電極およびゲート電極が形成された窒化物半導体装置に関する。
【背景技術】
【０００２】
従来の第１の窒化物半導体装置としては、ゲート電極にフィールドプレート部を形成することにより、ゲート電極端の電界強度を緩和するものがある(例えば、特開２００４−２００２４８号公報(特許文献１)参照)。
【０００３】
また、従来の第２の窒化物半導体装置としては、ゲート電極とドレイン電極との間のパッシベーション膜の上に、パッシベーション膜よりも誘電率の高い高誘電率膜を形成することで、ゲート電極端への電界集中を緩和するものがある(例えば、特開２０１１−２０４７８０号公報(特許文献２)参照)。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２００２４８号公報
【特許文献２】特開２０１１−２０４７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上記従来の第１の窒化物半導体装置では、ゲート電極のフィールドプレート部の端での電界集中により、所望のオフ耐圧まで保たないという問題がある。ここで、オフ耐圧は、例えばノーマリオンのＧａＮ系ＨＦＥＴにおいて、ゲート電極に−１０Ｖを印加し続けているオフ状態において、ソース電極に０Ｖを印加すると共にドレイン電極に印加する電圧が何ボルトのときに絶縁破壊に至るのかを表す。
【０００６】
また、上記従来の第２の窒化物半導体装置では、ゲート電極のフィールドプレート部が無いため、ゲート電極端に電界が集中して、ゲートリーク電流が増大すると共に、オフ耐圧が所望の電圧まで保たないという問題がある。
【０００７】
そこで、この発明の課題は、ゲートフィールドプレート部の端での電界集中を効果的に抑制でき、オフ耐圧を向上できる窒化物半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、この発明の窒化物半導体装置は、
窒化物半導体層と、
上記窒化物半導体層上に、または、上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間かつ上記窒化物半導体層上に形成されたゲート電極と、
上記ソース電極と上記ゲート電極との間および上記ドレイン電極と上記ゲート電極との間で上記窒化物半導体層上に形成された第１の絶縁膜と、
少なくとも上記第１の絶縁膜上および上記ゲート電極上に形成された第２の絶縁膜と、
上記第２の絶縁膜上に形成され、少なくともＳiＯ２を含む材料からなる層間絶縁膜と
を備え、
上記ゲート電極は、上記窒化物半導体層の最上層とショットキー接合された基部と、その基部の上部から上記ドレイン電極側に向かって上記第１の絶縁膜上に延在するゲートフィールドプレート部とを有すると共に、
上記ソース電極は、上記ゲート電極を覆うように上記ドレイン電極側に向かって上記層間絶縁膜上に延在するソースフィールドプレート部を有し、
上記第２の絶縁膜の誘電率は、上記層間絶縁膜の誘電率よりも高いことを特徴とする。
【０００９】
また、一実施形態の窒化物半導体装置では、
上記第２の絶縁膜の誘電率が５以上である。
【００１０】
また、一実施形態の窒化物半導体装置では、
上記第２の絶縁膜の膜厚が３０ｎｍ以上である。
【発明の効果】
【００１１】
以上より明らかなように、この発明によれば、ソース電極とゲート電極との間およびドレイン電極とゲート電極との間で窒化物半導体層上に第１の絶縁膜を形成し、その第１の絶縁膜およびゲート電極上に層間絶縁膜の誘電率よりも誘電率が高い第２の絶縁膜を形成することによって、ゲートフィールドプレート部の端での電界集中を効果的に抑制でき、オフ耐圧を向上できる窒化物半導体装置を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】図１はこの発明の第１実施形態の窒化物半導体装置の一例としてのＧａＮ系ＨＦＥＴの断面図である。
【図２】図２は上記ＧａＮ系ＨＦＥＴの要部の拡大断面図である。
【図３】図３は第１比較例のＧａＮ系ＨＦＥＴの要部の拡大断面図である。
【図４】図４は第２比較例のＧａＮ系ＨＦＥＴの要部の拡大断面図である。
【図５】図５は上記ＧａＮ系ＨＦＥＴのゲート電極端の電界強度を説明するための断面図である。
【図６】図６はゲート電極カバー絶縁膜の誘電率に対するゲート電極端の電界強度のシミュレーション結果を示す図である。
【図７】図７は上記電界強度のシミュレーションの条件を示す図である。
【図８】図８はゲート電極カバー絶縁膜の誘電率に対するゲートフィールドプレート部の端の電界強度の緩和率のシミュレーション結果を示す図である。
【図９】図９はゲート電極カバー絶縁膜(誘電率４)の膜厚に対するゲートフィールドプレート部の端の電界強度のシミュレーション結果を示す図である。
【図１０】図１０はゲート電極カバー絶縁膜(誘電率２０)の膜厚に対するゲートフィールドプレート部の端の電界強度のシミュレーション結果を示す図である。
【図１１】図１１はこの発明の第２実施形態の窒化物半導体装置の一例としてのＧａＮ系ＨＦＥＴの断面図である。
【発明を実施するための形態】
【００１３】
以下、この発明の窒化物半導体装置を図示の実施の形態により詳細に説明する。
【００１４】
〔第１実施形態〕
図１はこの発明の第１実施形態の窒化物半導体装置の一例としてのノーマリーオンタイプのＧａＮ系ＨＦＥＴの断面図を示し、図２は上記ＧａＮ系ＨＦＥＴの要部の拡大断面図を示している。
【００１５】
この第１実施形態のＧａＮ系ＨＦＥＴは、図１,図２に示すように、Ｓi基板(図示せず)上に形成された窒化物半導体層１０と、窒化物半導体層１０上に形成され、互いに間隔をあけて配置されたＴi／Ａlからなるソース電極１１,ドレイン電極１２と、ソース電極１１とドレイン電極１２との間かつ窒化物半導体層１０上に形成されたＷＮ／ＷまたはＴiＮからなるゲート電極１３とを備えている。
【００１６】
上記窒化物半導体層１０は、Ｓi基板(図示せず)上に順に形成されたアンドープＧaＮ層１とアンドープＡlＧaＮ層２で構成されている。このアンドープＧaＮ層１とアンドープＡlＧaＮ層２との界面に２ＤＥＧ(２次元電子ガス)が発生する。
【００１７】
なお、上記基板は、Ｓi基板に限らず、サファイヤ基板やＳiＣ基板を用いてもよく、サファイヤ基板やＳiＣ基板上に窒化物半導体層を成長させてもよいし、ＧaＮ基板にＡlＧaＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープＧaＮ層１とアンドープＡlＧaＮ層２との間に層厚１ｎｍ程度のＡlＮ層をヘテロ改善層として形成してもよい。また、上記ＡlＧaＮ層２上にＧaＮキャップ層を形成してもよい。
【００１８】
ここでは、上記窒化物半導体層１０のアンドープＡlＧaＮ層２の厚さを例えば１０ｎｍとしてソース電極１１とドレイン電極１２をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープＡlＧaＮ層の厚さを例えば３０ｎｍとしてアンドープＡlＧaＮ層のオーミックコンタクト部分に予めＳiドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープＡlＧaＮ層のうちのソース電極が形成される領域およびドレイン電極が形成される領域に予めリセスを形成し、このリセスにソース電極およびドレイン電極を蒸着,アニールすることでオーミックコンタクトを可能としてもよい。
【００１９】
一方、上記ゲート電極１３は、窒化物半導体層１０のアンドープＡlＧaＮ層２にショットキー接合している。
【００２０】
また、電流コラプスを抑制するための第１の絶縁膜の一例としてのコラプス抑制膜１４が、ソース電極１１とゲート電極１３との間およびドレイン電極１２とゲート電極１３との間で窒化物半導体層１０上に形成されている。
【００２１】
上記コラプス抑制膜１４は、一例として、Ｓiリッチなシリコン窒化膜で作製されている。このＳiリッチなシリコン窒化膜とは、Ｓi：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳiの比率の大きいＳiＮ膜であり、例えば、ＳiとＮとの組成比はＳi：Ｎ＝１.１〜１.９：１である。また、好ましい一例では、ＳiとＮとの組成比はＳi：Ｎ＝１.３〜１.５：１である。
【００２２】
上記ゲート電極１３は、窒化物半導体層１０のアンドープＡlＧaＮ層２にショットキー接合する基部１３aと、その基部１３aの上部からドレイン電極１２側に向かってコラプス抑制膜１４上に延在するゲートフィールドプレート部１３bとを有する。
【００２３】
また、ストイキオメトリなＳiＮ膜で作製されたゲート電極カバー絶縁膜１５を、ソース電極１１の一部の上、ドレイン電極１２の一部の上、ゲート電極１３上およびコラプス抑制膜１４上に形成している。
【００２４】
なお、この第１実施形態では、一例として、第２の絶縁膜であるゲート電極カバー絶縁膜１５をＳiＮ膜で作製したが、第２の絶縁膜はこれに限らず、層間絶縁膜の誘電率よりも誘電率が高い絶縁材料であればよい。
【００２５】
次に、上記ＧaＮ系ＨＦＥＴの製造工程を説明する。
【００２６】
まず、図示しないＳi基板上に、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧaＮ層１とアンドープＡlＧaＮ層２を順に形成する。
【００２７】
次に、上記アンドープＡlＧaＮ層２上に、プラズマＣＶＤ法を用いて、コラプス抑制膜１４となるシリコン窒化膜を形成する。
【００２８】
この電流コラプスとは、特に、ＧaＮ系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【００２９】
次に、フォトレジストをマスクとしてウェットエッチングを行うことにより、コラプス抑制膜１４となるシリコン窒化膜のうちのゲート電極１３の基部１３aを形成すべき領域を除去して、この領域にアンドープＡlＧaＮ層２を露出させる。
【００３０】
次に、上記フォトレジストを除去し、コラプス抑制膜１４を熱処理する(例えば５００℃で３０分間)。
【００３１】
その後、ＷＮ／Ｗ(またはＴiＮ)を全面スパッタし、フォトリソグラフィでゲート電極１３を形成すべきゲート電極形成領域にエッチングマスク(図示せず)を形成し、このエッチングマスクを用いてドライエッチングまたはウェットエッチングを行なって、ゲート電極形成領域以外のＷＮ／Ｗ膜(またはＴiＮ膜)を除去して、基部１３aとゲートフィールドプレート部１３bを有するゲート電極１３を形成する。このゲート電極１３の基部１３aは、ＡlＧaＮ層１２にショットキー接合している。
【００３２】
その後、上記ゲート電極１３上およびコラプス抑制膜１４上に、プラズマＣＶＤ(化学的気相成長)法により、ゲート電極カバー絶縁膜１５となるＳiＮ膜を形成する。
【００３３】
次に、フォトリソグラフィにより、ソース電極１１,ドレイン電極１２を形成すべき領域にレジストパターン(図示せず)を形成して、このレジストパターン上にＴi/Ａl(またはＨf／Ａi)を順に蒸着し、リフトオフによりＴi/Ａl(またはＨf／Ａi)からなるソース電極１１,ドレイン電極１２を形成する。
【００３４】
次に、上記ソース電極１１,ドレイン電極１２を、熱処理(オーミックアニール)してオーミック電極にする(例えば５００℃で３０分)。
【００３５】
次に、ゲート電極カバー絶縁膜１５上およびソース電極１１,ドレイン電極１２,ゲート電極１３上に、ＬＴＯ(Low Temperature Oxide：低温酸化膜)などのシリコン酸化膜で層間絶縁膜１６を形成する。
【００３６】
次に、エッチングマスクを用いたドライエッチングまたはウェットエッチングにより、ソース電極１１上およびドレイン電極１２上にコンタクトホールを形成する。
【００３７】
そして、上記コンタクトホール内にＡlまたはＣuなどからなる配線層を形成し、ソース電極１１側の配線層からゲート電極１３を覆うようにドレイン電極１２側に向かって延びるソースフィールドプレート部２１を形成している。一方、ドレイン電極１２側の配線層からソース電極１１側に向かって延びるドレインフィールドプレート部２２を形成している。なお、ドレインフィールドプレート部２２は無くてもよい。
【００３８】
図３は第１比較例のＧａＮ系ＨＦＥＴの要部の拡大断面図を示している。この第１比較例のＧａＮ系ＨＦＥＴは、第２の絶縁膜であるゲート電極カバー絶縁膜１１５が層間絶縁膜１６と同じシリコン酸化膜で形成されている点を除いて、図１,図２に示すＧａＮ系ＨＦＥＴと同一の構成をしている。なお、この第１比較例のＧａＮ系ＨＦＥＴは、この発明の窒化物半導体装置ではない。
【００３９】
また、図４は第２比較例のＧａＮ系ＨＦＥＴの要部の拡大断面図を示している。この第２比較例のＧａＮ系ＨＦＥＴは、ゲート電極１１３にゲートフィールドプレート部がない点を除いて、図１,図２に示すＧａＮ系ＨＦＥＴと同一の構成をしている。なお、この第２比較例のＧａＮ系ＨＦＥＴは、この発明の窒化物半導体装置ではない。
【００４０】
図５は上記ＧａＮ系ＨＦＥＴのゲート電極端の電界強度を説明するための断面図を示している。図５において、図１,図２に示す構成と同一の構成部には同一参照番号を付している。また、Ａはゲート電極１３のゲートフィールドプレート部１３bの端(ドレイン電極１２側の端縁部)の領域であり、Ｂはゲート電極１３直下の領域である(基部１３aのドレイン電極１２側の端縁部の直下)。
【００４１】
また、図６はゲート電極カバー絶縁膜１５の誘電率に対するゲート電極１３端の電界強度のシミュレーション結果を示している。図６において、横軸はゲート電極カバー絶縁膜１５の誘電率εを表し、縦軸はゲート電極１３直下の領域Ｂの電界強度[ＭＶ／ｃｍ]を表している。
【００４２】
上記シミュレーションの条件を図７に示しており、詳しくは、次のとおりである。なお、図７において、１００はＳi基板である。
【００４３】
ゲート電極・ドレイン電極間の距離(Ｌgd)  ：  １０μｍ
ゲート長(Ｌg)  ：  ２．２μｍ
シートキャリア濃度Ｎs  ：  ５．５×１０１２／ｃｍ２
ゲート電極カバー絶縁膜の誘電率(ε)  ：  ２〜２０(パラメータ)
層間絶縁膜の膜厚(１層目)  ：  ８２００Å(８２０ｎｍ)
層間絶縁膜の膜厚(２層目)  ：  ３００００Å(３０００ｎｍ)
ゲートフィールドプレート長(Ｌgfp)  ：  １μｍまたはなし(パラメータ)
ソースフィールドプレート長(Ｌsfp)  ：  Ｌg＋３μｍ
ソースフィールドプレート部の厚さ  ：  １５０００Å(１５００ｎｍ)
ドレインフィールドプレート長(Ｌdfp)  ：  Ｌgd−３μｍ
ソース電極 印加電圧(Ｖs)  ：  ０Ｖ
ドレイン電極 印加電圧(Ｖd)  ：  ６００Ｖ
ゲート電極 印加電圧(Ｖg)  ：  −１０Ｖ
基板電位  ：  ０Ｖ(基板グラウンド)
【００４４】
また、図６に示す「○」(丸印)は第２比較例のゲートフィールドプレート部がないゲート電極１１３を備えたＧａＮ系ＨＦＥＴにおいて、ゲート電極カバー絶縁膜１５の誘電率εを４および２０としたときのゲート電極１１３直下の電界強度のデータである。また、図６に示す「□」(四角印)はこの第１実施形態のＧａＮ系ＨＦＥＴにおいて、ゲート電極カバー絶縁膜１５の誘電率εを２,３,４,７,１０,１５,２０としたときのゲート電極１３直下の領域Ｂの電界強度のデータである。なお、層間絶縁膜１６が誘電率４のＳiＯ２からなるとき、ゲート電極カバー絶縁膜１５の誘電率εが２,３,４については、この発明に含まれない。
【００４５】
ここで、各誘電率εの具体的な絶縁材料の一例として、
誘電率ε＝２〜３：  ＳｉＯＣ、ポリイミド等
誘電率ε＝４    ：  ＳiＯ２
誘電率ε＝６    ：  ＳiＮ
誘電率ε＝７    ：  ＳiＮｘ(N-rich)
誘電率ε＝１０  ：  Ａl２Ｏ３
誘電率ε＝２０（〜２５）：  Ｔa２Ｏ５
がある。
【００４６】
図６に示すように、ゲート電極１１３にゲートフィールドプレート部がない構造では、ゲート電極１３のゲートフィールドプレート部１３bがある場合に比べて、ゲート電極１３直下の領域Ｂの電界強度が著しく増大する(１．５〜１．８倍)。ゲート電極１３直下の領域Ｂでは、２ＤＥＧとゲート電極とが近接しており、比較的低い電界強度でも絶縁破壊となる。
【００４７】
図８はゲート電極カバー絶縁膜の誘電率に対するゲートフィールドプレート部の端の電界強度の緩和率のシミュレーション結果を示している。図８において、横軸はゲート電極カバー絶縁膜１５の誘電率εを表し、縦軸は電界強度の緩和率を表している。この「電界強度の緩和率」とは、ゲート電極カバー絶縁膜１５の誘電率εが２のときのＧａＮ系ＨＦＥＴの領域Ａ(ゲートフィールドプレート部１３bの端)の電界強度に対して、ゲート電極カバー絶縁膜１５の誘電率εが３,４,６,１０,２０のときのＧａＮ系ＨＦＥＴの領域Ａ(ゲートフィールドプレート部１３bの端)の電界強度の比率を百分率で表したものである。
【００４８】
このシミュレーションの条件は、図６,図７に示すシミュレーションの条件と同じである。
【００４９】
図８に示すように、ゲート電極カバー絶縁膜１５の誘電率εが大きくなるほど、ゲートフィールドプレート部１３bの端の領域Ａの電界強度の緩和率が大きくなり、特に誘電率εが５よりも大きい絶縁材料(ＳiＮ,ＳiＮｘ(N-rich),Ａl２Ｏ３など)で電界強度の緩和効果が高い。上記構成のＧａＮ系ＨＦＥＴでは、ゲートフィールドプレート部１３bの端の領域Ａの電界強度を下げるほど、高電圧印加状態での信頼性(寿命)が向上する。
【００５０】
次に、図９はゲート電極カバー絶縁膜１５(誘電率４)の膜厚に対するゲートフィールドプレート部１３bの端の電界強度(図５の領域Ａ)のシミュレーション結果を示し、図１０はゲート電極カバー絶縁膜１５(誘電率２０)の膜厚に対するゲートフィールドプレート部１３bの端(図５の領域Ａ)の電界強度のシミュレーション結果を示している。
【００５１】
このシミュレーションの条件は、ゲート電極カバー絶縁膜１５(誘電率４)の膜厚をパラメータとした点を除いて図６,図７に示すシミュレーションの条件と同じである。
【００５２】
図９,図１０において、横軸はゲート電極カバー絶縁膜１５の膜厚[Å]を表し、縦軸は電界強度[ＭＶ／ｃｍ]を表している。
【００５３】
また、図９,図１０に示す「◇」(菱形印)は、領域Ａにおけるゲートフィールドプレート部１３b側の電界強度であり、図９,図１０に示す「□」(四角印)は、領域Ａにおけるゲート電極カバー絶縁膜１５側の電界強度である。
【００５４】
図９,図１０に示すように、ゲート電極カバー絶縁膜１５の膜厚が薄くなると、領域Ａの電界強度が緩和されにくくなる。
【００５５】
したがって、上記ＧａＮ系ＨＦＥＴでは、ゲート電極カバー絶縁膜１５の膜厚は３００Å(＝３０ｎｍ)以上であることが好ましい。これにより、ゲートフィールドプレート部１３b端での電界強度を確実に緩和することができる。
【００５６】
上記構成の窒化物半導体装置によれば、ソース電極１１のソースフィールドプレート部２１が、ゲート電極１３を覆うようにドレイン電極１２側に向かって層間絶縁膜１６上に延在する窒化物半導体装置において、ソース電極１１とゲート電極１３との間およびドレイン電極１２とゲート電極１３との間で窒化物半導体層１０上にコラプス抑制膜１４(第１の絶縁膜)を形成し、少なくともコラプス抑制膜１４およびゲート電極１３上に層間絶縁膜１６の誘電率よりも誘電率が高いゲート電極カバー絶縁膜１５(第２の絶縁膜)を形成することによって、ゲートフィールドプレート部１３bの端での電界集中を効果的に抑制でき、オフ耐圧を向上できる。
【００５７】
また、誘電率が５以上のゲート電極カバー絶縁膜１５(第２の絶縁膜)によりコラプス抑制膜１４(第１の絶縁膜)上およびゲート電極１３上を覆うことによって、ゲートフィールドプレート部１３bの端での電界強度を効果的に緩和することができる。
【００５８】
上記第１実施形態では、層間絶縁膜１６の材料としてＳiＯ２を用いたが、ポリイミドやＳＯＧ(Spin On Glass;スピン・オン・グラス)またはＢＰＳＧ(Boron Phosphorus Silicon Glass;ホウ素・リン・シリケート・ガラス)などの絶縁材料を用いてもよい。また、層間絶縁膜として、例えばＳiＯ２とＳＯＧからなる多層膜構造としてもよい。
【００５９】
〔第２実施形態〕
図１１はこの発明の第２実施形態の窒化物半導体装置の一例としてのノーマリーオンタイプのＧａＮ系ＨＦＥＴの断面図を示している。
【００６０】
この第２実施形態のＧａＮ系ＨＦＥＴは、図１１に示すコラプス抑制膜１１４が多層絶縁膜構造である点とゲート絶縁膜２０を有する点が第１実施形態のＧａＮ系ＨＦＥＴと異なる。図１１では、第１実施形態のＧａＮ系ＨＦＥＴと同一の構成部に同一参照番号を付している。
【００６１】
上記ＧaＮ系ＨＦＥＴの製造工程は、アンドープＧaＮ層１とアンドープＡlＧaＮ層２を順に形成した後、アンドープＡlＧaＮ層２上にプラズマＣＶＤ法を用いてＳiＯ２やＳiＮを積層して、多層絶縁膜構造のコラプス抑制膜１１４を形成する。
【００６２】
次に、上記コラプス抑制膜１１４のうち、ゲート電極１３の基部１３aを形成すべき領域をウェットエッチングにより除去して、この領域にアンドープＡlＧaＮ層２を露出させる。
【００６３】
次に、露出したアンドープＡlＧaＮ層２上にプラズマＣＶＤ法を用いてゲート絶縁膜２０を形成する。
【００６４】
次に、ＷＮ／Ｗ(またはＴiＮ)を全面スパッタし、フォトリソグラフィでゲート電極１３を形成すべきゲート電極形成領域にエッチングマスク(図示せず)を形成し、このエッチングマスクを用いてドライエッチングまたはウェットエッチングを行なって、ゲート電極形成領域以外のＷＮ／Ｗ膜(またはＴiＮ膜)およびゲート絶縁膜２０を除去して、ＷＮ／Ｗ(またはＴiＮ)からなるゲート電極１３を形成する。
【００６５】
上記第２実施形態のＧａＮ系ＨＦＥＴは、第１実施形態のＧａＮ系ＨＦＥＴと同様の効果を有する。
【００６６】
また、上記第１,第２実施形態では、窒化物半導体層を、ＧaＮ層やＡlＧaＮ層で構成したが、ＡlxＩnyＧa1-x-yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、上記窒化物半導体層は、ＡlＧaＮ、ＧaＮ、ＩnＧaＮ等を含むものとしてもよい。また、上記第１,第２実施形態では、ノーマリーオンタイプのＨＦＥＴについて説明したが、ノーマリオフタイプでも同様の効果が得られる。
【００６７】
この発明の具体的な実施の形態について説明したが、この発明は上記第１,第２実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【００６８】
この発明の窒化物半導体装置は、
窒化物半導体層１０と、
上記窒化物半導体層１０上に、または、上記窒化物半導体層１０内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極１１およびドレイン電極１２と、
上記ソース電極１１と上記ドレイン電極１２との間かつ上記窒化物半導体層１０上に形成されたゲート電極１３と、
上記ソース電極１１と上記ゲート電極１３との間および上記ドレイン電極１２と上記ゲート電極１３との間で上記窒化物半導体層１０上に形成された第１の絶縁膜１４と、
少なくとも上記第１の絶縁膜１４上および上記ゲート電極１３上に形成された第２の絶縁膜１５と、
上記第２の絶縁膜１５上に形成され、少なくともＳiＯ２を含む材料からなる層間絶縁膜１６と
を備え、
上記ゲート電極１３は、上記窒化物半導体層１０の最上層とショットキー接合された基部と、その基部の上部から上記ドレイン電極１２側に向かって上記第１の絶縁膜１４上に延在するゲートフィールドプレート部１３bとを有すると共に、
上記ソース電極１１は、上記ゲート電極１３を覆うように上記ドレイン電極１２側に向かって上記層間絶縁膜１６上に延在するソースフィールドプレート部を有し、
上記第２の絶縁膜１５の誘電率は、上記層間絶縁膜１６の誘電率よりも高いことを特徴とする。
【００６９】
上記構成によれば、ソース電極１１のソースフィールドプレート部２１が、ゲート電極１３を覆うようにドレイン電極１２側に向かって層間絶縁膜１６上に延在する窒化物半導体装置において、ソース電極１１とゲート電極１３との間およびドレイン電極１２とゲート電極１３との間で窒化物半導体層１０上に第１の絶縁膜１４を形成し、少なくとも第１の絶縁膜１４およびゲート電極１３上に、少なくともＳiＯ２を含む材料からなる層間絶縁膜１６の誘電率よりも誘電率が高い第２の絶縁膜１５を形成することによって、ゲートフィールドプレート部１３bの端での電界集中を効果的に抑制でき、オフ耐圧を向上できる。なお、上記ソース電極１１およびドレイン電極１２は、窒化物半導体層１０上に互いに間隔をあけて形成してもよいし、窒化物半導体層１０内に少なくとも一部が埋め込まれるようにかつ互いに間隔をあけて形成してもよい。
【００７０】
また、一実施形態の窒化物半導体装置では、
上記第２の絶縁膜１５の誘電率が５以上である。
【００７１】
上記実施形態によれば、誘電率が５以上の第２の絶縁膜１５により第１の絶縁膜１４上およびゲート電極１３上を覆うことによって、ゲートフィールドプレート部１３bの端での電界強度を効果的に緩和することができる。
【００７２】
また、一実施形態の窒化物半導体装置では、
上記第２の絶縁膜１５の膜厚が３０ｎｍ以上である。
【００７３】
上記実施形態によれば、膜厚が３０ｎｍ以上の第２の絶縁膜１５により第１の絶縁膜１４上およびゲート電極１３上を覆うことによって、ゲートフィールドプレート部１３bの端での電界強度を確実に緩和することができる。
【符号の説明】
【００７４】
１…アンドープＧaＮ層
２…アンドープＡlＧaＮ層
１０…窒化物半導体層
１１…ソース電極
１２…ドレイン電極
１３…ゲート電極
１３a…基部
１３b…ゲートフィールドプレート部
１４…コラプス抑制膜
１５…ゲート電極カバー絶縁膜
１６…層間絶縁膜
２０…ゲート絶縁膜
２１…ソースフィールドプレート部
２２…ドレインフィールドプレート部
１００…Ｓi基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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