(57)【要約】【課題】第１バイパス回路と第２バイパス回路とを組み合わせても、電源ノイズに起因するジッタを低減する。【解決手段】プリント配線板３００には、半導体パッケージ１００，２００及びバイパス回路４０１，４０２が実装されている。バイパス回路４０１は半導体パッケージ１００側に配置され、バイパス回路４０２は半導体パッケージ２００側に配置されている。バイパス回路４０１，４０２は、一端が電源ヴィア３２１，３３１で電源プレーン３１１に接続され、他端がグランドヴィア３２２，３３２でグランドプレーン３１２に接続されている。グランドプレーン３１２には、グランドヴィア３２２の接続部３１２Ｊ１とグランドヴィア３３２の接続部３１２Ｊ２との間に、線分ＬＧ１を横断するスリット３１２Ｓ１，３１２Ｓ２が形成されている。【選択図】図１
2016100434.tif 000002
【特許請求の範囲】
【請求項１】
信号を出力する出力端子、電源電位が印加される第１電源端子及びグランド電位が印加される第１グランド端子を有する第１半導体回路と、
信号を入力する入力端子、電源電位が印加される第２電源端子及びグランド電位が印加される第２グランド端子を有する第２半導体回路と、
前記第１半導体回路及び前記第２半導体回路が実装され、前記出力端子と前記入力端子とを接続する信号線が形成され、前記第１電源端子と前記第２電源端子とに導通する電源プレーン、及び前記第１グランド端子と前記第２グランド端子とに導通するグランドプレーンを有するプリント配線板と、
前記プリント配線板に実装され、一端が前記プリント配線板に形成された第１電源ヴィアで前記電源プレーンに接続され、他端が前記プリント配線板に形成された第１グランドヴィアで前記グランドプレーンに接続された、第１抵抗成分と前記第１抵抗成分に直列の第１容量成分とを有する、前記第１半導体回路側に配置された第１バイパス回路と、
前記プリント配線板に実装され、一端が前記プリント配線板に形成された第２電源ヴィアで前記電源プレーンに接続され、他端が前記プリント配線板に形成された第２グランドヴィアで前記グランドプレーンに接続された、前記第１抵抗成分よりも抵抗値が低い第２抵抗成分と前記第２抵抗成分に直列の第２容量成分とを有する、前記第２半導体回路側に配置された第２バイパス回路と、を備え、
前記グランドプレーンには、前記第１グランドヴィアの接続位置と前記第２グランドヴィアの接続位置との間に、前記第１グランドヴィアの接続位置と前記第２グランドヴィアの接続位置とを結ぶ線分を横断するスリットであるグランド内側スリットが形成されていることを特徴とするプリント回路板。
【請求項２】
前記グランド内側スリットは、前記第１グランドヴィア及び前記第２グランドヴィアの直径よりも長く形成されていることを特徴とする請求項１に記載のプリント回路板。
【請求項３】
前記グランドプレーンには、前記グランド内側スリットが、前記第１グランドヴィアの接続位置の近傍及び前記第２グランドヴィアの接続位置の近傍にそれぞれ形成されていることを特徴とする請求項１又は２に記載のプリント回路板。
【請求項４】
前記電源プレーンには、前記第１グランドヴィアが貫通する貫通位置に対して、前記第１グランドヴィアが貫通する貫通位置と前記第２グランドヴィアが貫通する貫通位置とを結ぶ線分の反対側の位置に、スリットである第１電源外側スリットが形成されていることを特徴とする請求項１乃至３のいずれか１項に記載のプリント回路板。
【請求項５】
前記電源プレーンには、前記第２グランドヴィアが貫通する貫通位置に対して、前記第１グランドヴィアが貫通する貫通位置と前記第２グランドヴィアが貫通する貫通位置とを結ぶ線分の反対側の位置に、スリットである第２電源外側スリットが形成されていることを特徴とする請求項１乃至４のいずれか１項に記載のプリント回路板。
【請求項６】
前記電源プレーンには、前記第１電源ヴィアの接続位置と前記第２電源ヴィアの接続位置との間に、前記第１電源ヴィアの接続位置と前記第２電源ヴィアの接続位置とを結ぶ線分を横断するスリットである電源内側スリットが形成されていることを特徴とする請求項１乃至５のいずれか１項に記載のプリント回路板。
【請求項７】
前記電源内側スリットは、前記第１電源ヴィア及び前記第２電源ヴィアの直径よりも長く形成されていることを特徴とする請求項６に記載のプリント回路板。
【請求項８】
前記電源プレーンには、前記電源内側スリットが、前記第１電源ヴィアの接続位置の近傍及び前記第２電源ヴィアの接続位置の近傍にそれぞれ形成されていることを特徴とする請求項６又は７に記載のプリント回路板。
【請求項９】
前記グランドプレーンには、前記第１電源ヴィアが貫通する貫通位置に対して、前記第１電源ヴィアが貫通する貫通位置と前記第２電源ヴィアが貫通する貫通位置とを結ぶ線分の反対側の位置に、スリットである第１グランド外側スリットが形成されていることを特徴とする請求項６乃至８のいずれか１項に記載のプリント回路板。
【請求項１０】
前記グランドプレーンには、前記第２電源ヴィアが貫通する貫通位置に対して、前記第１電源ヴィアが貫通する貫通位置と前記第２電源ヴィアが貫通する貫通位置とを結ぶ線分の反対側の位置に、スリットである第２グランド外側スリットが形成されていることを特徴とする請求項６乃至９のいずれか１項に記載のプリント回路板。
【請求項１１】
信号を出力する出力端子、電源電位が印加される第１電源端子及びグランド電位が印加される第１グランド端子を有する第１半導体回路と、
信号を入力する入力端子、電源電位が印加される第２電源端子及びグランド電位が印加される第２グランド端子を有する第２半導体回路と、
前記第１半導体回路及び前記第２半導体回路が実装され、前記出力端子と前記入力端子とを接続する信号線が形成され、前記第１電源端子と前記第２電源端子とに導通する電源プレーン、及び前記第１グランド端子と前記第２グランド端子とに導通するグランドプレーンを有するプリント配線板と、
前記プリント配線板に実装され、一端が前記プリント配線板に形成された第１電源ヴィアで前記電源プレーンに接続され、他端が前記プリント配線板に形成された第１グランドヴィアで前記グランドプレーンに接続された、第１抵抗成分と前記第１抵抗成分に直列の第１容量成分とを有する、前記第１半導体回路側に配置された第１バイパス回路と、
前記プリント配線板に実装され、一端が前記プリント配線板に形成された第２電源ヴィアで前記電源プレーンに接続され、他端が前記プリント配線板に形成された第２グランドヴィアで前記グランドプレーンに接続された、前記第１抵抗成分よりも抵抗値が低い第２抵抗成分と前記第２抵抗成分に直列の第２容量成分とを有する、前記第２半導体回路側に配置された第２バイパス回路と、を備え、
前記電源プレーンには、前記第１電源ヴィアの接続位置と前記第２電源ヴィアの接続位置との間に、前記第１電源ヴィアの接続位置と前記第２電源ヴィアの接続位置と結ぶ線分を横断するスリットである電源内側スリットが形成されていることを特徴とするプリント回路板。
【請求項１２】
前記電源内側スリットは、前記第１電源ヴィア及び前記第２電源ヴィアの直径よりも長く形成されていることを特徴とする請求項１１に記載のプリント回路板。
【請求項１３】
前記電源プレーンには、前記電源内側スリットが、前記第１電源ヴィアの接続位置の近傍及び前記第２電源ヴィアの接続位置の近傍にそれぞれ形成されていることを特徴とする請求項１１又は１２に記載のプリント回路板。
【請求項１４】
前記グランドプレーンには、前記第１電源ヴィアが貫通する貫通位置に対して、前記第１電源ヴィアが貫通する貫通位置と前記第２電源ヴィアが貫通する貫通位置とを結ぶ線分の反対側の位置に、スリットである第１グランド外側スリットが形成されていることを特徴とする請求項１１乃至１３のいずれか１項に記載のプリント回路板。
【請求項１５】
前記グランドプレーンには、前記第２電源ヴィアが貫通する貫通位置に対して、前記第１電源ヴィアが貫通する貫通位置と前記第２電源ヴィアが貫通する貫通位置とを結ぶ線分の反対側の位置に、スリットである第２グランド外側スリットが形成されていることを特徴とする請求項１１乃至１４のいずれか１項に記載のプリント回路板。
【請求項１６】
前記第１バイパス回路は、前記プリント配線板において、前記第１半導体回路が実装される面とは反対側の面に実装され、前記第１半導体回路を前記プリント配線板の面に垂直な方向に前記第１バイパス回路が実装される面に投影した投影領域内に配置されていることを特徴とする請求項１乃至１５のいずれか１項に記載のプリント回路板。
【請求項１７】
前記第２バイパス回路は、前記プリント配線板において、前記第２半導体回路が実装される面に前記第２半導体回路の近傍に実装されていることを特徴とする請求項１乃至１６のいずれか１項に記載のプリント回路板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１半導体回路と第２半導体回路との信号の伝送路となる信号線を有するプリント配線板を備えたプリント回路板に関する。
【背景技術】
【０００２】
近年、電子機器の高機能・高性能化を受けて、プリント配線板に実装された、出力端子を有する第１半導体回路と入力端子を有する第２半導体回路との間のデータ転送速度が高速化している。高速化に伴って、様々なノイズに起因する電気信号の伝搬時間ばらつきが大きくなる。この伝搬時間ばらつきはジッタと呼ばれる。
【０００３】
クロック同期型のインターフェース、例えばDouble-Data-Rate3  Synchronous  Dynamic  Random  Access  Memoryでは、ジッタの増大によって動作タイミングマージンが減少し、誤動作リスクが高まる。
【０００４】
ジッタには、電源ノイズに起因するジッタと信号ノイズに起因するジッタとがある。電源ノイズに起因するジッタについて説明する。まず、第１半導体回路の複数のバッファ回路の出力端子から出力される各信号について同時に論理レベルを切り替えたときに、電流が発生する。この電流が第１半導体回路への給電経路を流れるときに、給電経路のインピーダンスによって、電源ノイズが発生する。この電源ノイズによって、第１半導体回路の電源電位が変動し、信号波形が歪むため、ジッタが発生する。
【０００５】
電源ノイズに起因するジッタを低減する方法として、電源線とグランド線と間にコンデンサを設け、第１半導体回路の給電経路を低インピーダンス化する方法がある。このとき、インピーダンスが急峻に変化を抑制するために、コンデンサの寄生インダクタンス（ＥＳＬ）が低く、寄生抵抗（ＥＳＲ）が高いコンデンサが提案されている（特許文献１参照）。
【０００６】
信号ノイズに起因したジッタには、信号配線のインピーダンス不整合や周波数帯域不足によって発生するシンボル間干渉ジッタや、配線間の電磁結合によって発生するクロストークノイズジッタがある。これらのジッタ低減には、終端抵抗の採用や配線間隔を広げる方法がある。また、信号配線と電源プレーン間の電磁結合によって、信号配線から電源プレーンにノイズが伝搬し、電源プレーン共振ノイズが発生する（非特許文献１参照）。この共振ノイズによっても信号ノイズに起因したジッタが発生する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２３５１７０号公報
【非特許文献】
【０００８】
【非特許文献１】Jingook  Kim，et  al，「Analytical  Model  of  power/ground  noise  coupling  to  signal  traces  in  high-speed  multi-layer  package  or  boards．」IEEE5th  Electronics  Packaging  Technology  Conference，pp．45-50，Dec  2003
【発明の概要】
【発明が解決しようとする課題】
【０００９】
転送速度が高速化すると、信号波形の立ち上りと立下りの間隔が短くなる。すると、立ち上りで発生した電源ノイズと立下りで発生した電源ノイズとが重畳して、電源ノイズに起因するジッタが増大する。そこで、例えば特許文献１に記載のコンデンサを用いて、電源ノイズを早く収束させることで、電源電位変動を低減し、電源ノイズに起因したジッタを低減する方法が考えられる。即ち、特許文献１記載の抵抗成分の抵抗値が高いコンデンサ（第１バイパス回路）を、第１半導体回路の近傍（例えば第１半導体回路が実装される面とは反対側の面）に実装することにより、電源ノイズを早く収束させることができる。
【００１０】
他方、電源プレーン共振によって発生したノイズが電磁結合によって、電源プレーンから信号線に伝搬してジッタが発生する。このノイズが信号線に伝搬しないように、電源プレーンとグランドプレーンとをバイパスするコンデンサ（第２バイパス回路）を、入力端子を有する第２半導体回路側に配置する方法がある。これにより、電源プレーン共振ノイズを抑制し、信号ノイズに起因したジッタを低減することができる。
【００１１】
プリント回路板では、電源線と信号線とが混在するため、電源ノイズ対策と信号ノイズ対策を組み合わせて実施する必要がある。電源ノイズ対策で第１半導体回路側に挿入するコンデンサは、電源ノイズを早く収束させるために抵抗成分の抵抗値が高いものとしたが、信号ノイズ対策で第２半導体回路側に挿入するコンデンサは、抵抗成分の抵抗値が低いものを用いる。そのため、２つのノイズ対策を組み合わせることによって、第１半導体回路の動作で発生した電源ノイズが、第２半導体回路側に挿入した抵抗成分の抵抗値が低いコンデンサに流れやすくなっていた。したがって、第２半導体回路側に挿入したコンデンサにより信号ノイズの低減効果は維持されるものの、電源ノイズの減衰効果が低くなり、電源ノイズに起因したジッタの低減効果が低下していた。
【００１２】
本発明は、第１バイパス回路と第２バイパス回路とを組み合わせても、電源ノイズに起因するジッタを低減するプリント回路板を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明のプリント回路板は、信号を出力する出力端子、電源電位が印加される第１電源端子及びグランド電位が印加される第１グランド端子を有する第１半導体回路と、信号を入力する入力端子、電源電位が印加される第２電源端子及びグランド電位が印加される第２グランド端子を有する第２半導体回路と、前記第１半導体回路及び前記第２半導体回路が実装され、前記出力端子と前記入力端子とを接続する信号線が形成され、前記第１電源端子と前記第２電源端子とに導通する電源プレーン、及び前記第１グランド端子と前記第２グランド端子とに導通するグランドプレーンを有するプリント配線板と、前記プリント配線板に実装され、一端が前記プリント配線板に形成された第１電源ヴィアで前記電源プレーンに接続され、他端が前記プリント配線板に形成された第１グランドヴィアで前記グランドプレーンに接続された、第１抵抗成分と前記第１抵抗成分に直列の第１容量成分とを有する、前記第１半導体回路側に配置された第１バイパス回路と、前記プリント配線板に実装され、一端が前記プリント配線板に形成された第２電源ヴィアで前記電源プレーンに接続され、他端が前記プリント配線板に形成された第２グランドヴィアで前記グランドプレーンに接続された、前記第１抵抗成分よりも抵抗値が低い第２抵抗成分と前記第２抵抗成分に直列の第２容量成分とを有する、前記第２半導体回路側に配置された第２バイパス回路と、を備え、前記グランドプレーンには、前記第１グランドヴィアの接続位置と前記第２グランドヴィアの接続位置との間に、前記第１グランドヴィアの接続位置と前記第２グランドヴィアの接続位置とを結ぶ線分を横断するスリットであるグランド内側スリットが形成されていることを特徴とする。
【発明の効果】
【００１４】
第１バイパス回路と第２バイパス回路との組合せによって発生するジッタを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態に係るプリント回路板を示す模式図である。
【図２】第１実施形態のプリント配線板のグランドプレーンと比較例のプリント配線板のグランドプレーンにおける電流の経路を示す模式図である。
【図３】グランドプレーンに形成したグランド内側スリットの形状を示す模式図である。
【図４】第１実施形態に係るプリント回路板のプリント配線板の電源プレーン及びグランドプレーンのシミュレーションモデルを示す模式図である。
【図５】第１実施形態に係るプリント回路板のシミュレーション結果と比較例のプリント回路板のシミュレーション結果とを比較したグラフである。
【図６】第２実施形態に係るプリント回路板を示す模式図である。
【図７】第２実施形態に係るプリント回路板のプリント配線板の電源プレーン及びグランドプレーンのシミュレーションモデルを示す模式図である。
【図８】第２実施形態に係るプリント回路板のシミュレーション結果と比較例のプリント回路板のシミュレーション結果とを比較したグラフである。
【図９】第３実施形態に係るプリント回路板を示す模式図である。
【図１０】第３実施形態に係るプリント回路板のプリント配線板の電源プレーン及びグランドプレーンのシミュレーションモデルを示す模式図である。
【図１１】第３実施形態に係るプリント回路板のシミュレーション結果と比較例のプリント回路板のシミュレーション結果とを比較したグラフである。
【図１２】第４実施形態に係るプリント回路板を示す模式図である。
【図１３】第５実施形態に係るプリント回路板を示す模式図である。
【図１４】第６実施形態に係るプリント回路板を示す模式図である。
【図１５】比較例のプリント回路板を示す模式図である。
【図１６】比較例のプリント回路板において、第１及び第２バイパス回路による給電経路のインピーダンスの変化を示すグラフである。
【図１７】比較例のプリント配線板の電源プレーン及びグランドプレーンのシミュレーションモデルを示す模式図である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための形態を、図面を参照しながら説明する。
【００１７】
［第１実施形態］
図１は、本発明の第１実施形態に係るプリント回路板を示す模式図であり、図１（ａ）はプリント回路板の斜視図、図１（ｂ）はグランドプレーンの上面図である。図１（ａ）に示すように、プリント回路板５００は、プリント配線板３００と、プリント配線板３００に実装された、第１半導体回路である半導体パッケージ１００、及び第２半導体回路である半導体パッケージ２００と、を備えている。
【００１８】
第１実施形態では、半導体パッケージ１００は、メモリコントローラであり、半導体パッケージ２００は、メモリ（例えば、ＤＤＲ３ＳＤＲＡＭ）である。なお、半導体パッケージ１００，２００は、これに限定するものではない。半導体パッケージ１００は、信号を出力する出力回路を有していればよく、また、半導体パッケージ２００は、信号を入力する入力回路を有していればよい。
【００１９】
半導体パッケージ１００は、少なくとも出力端子１０３、第１電源端子である電源端子１０１、及び第１グランド端子であるグランド端子１０２を有する。出力端子１０３は、パッケージ内部の出力回路が生成した信号（デジタル信号）を出力する端子である。電源端子１０１には電源電位が印加され、グランド端子１０２には、グランド電位が印加される。電源端子１０１とグランド端子１０２との間に印加される端子間電圧により、電力が供給されて半導体パッケージ１００の内部の回路が動作する。
【００２０】
半導体パッケージ２００は、少なくとも入力端子２０３、第２電源端子である電源端子２０１、及び第２グランド端子であるグランド端子２０２を有する。入力端子２０３は、パッケージ内部の入力回路にて受ける信号を外部から入力する端子である。電源端子２０１には電源電位が印加され、グランド端子２０２には、グランド電位が印加される。電源端子２０１とグランド端子２０２との間に印加される端子間電圧により、半導体パッケージ２００の内部の回路が動作する。
【００２１】
第１実施形態では、半導体パッケージ１００は、出力端子１０３を複数（図１（ａ）では４つ）有し、半導体パッケージ２００は、入力端子２０３を複数（図１（ａ）では４つ）有している。
【００２２】
また、半導体パッケージ１００は、電源端子１０１を複数有し、グランド端子１０２を複数有している。半導体パッケージ２００は、電源端子２０１を複数有し、グランド端子２０２を複数有している。
【００２３】
半導体パッケージ１００は、第１実施形態では、ＢＧＡ型の半導体パッケージであり、パッケージ基板の下面に複数の端子１０１，１０２，１０３が形成されている。また、半導体パッケージ２００は、第１実施形態では、ＢＧＡ型の半導体パッケージであり、パッケージ基板の下面に複数の端子２０１，２０２，２０３が形成されている。
【００２４】
なお、半導体パッケージ１００，２００は、ＢＧＡ型に限定するものではない。また、半導体パッケージ１００は、信号を入力する入力端子（入力回路）を有していてもよく、また、半導体パッケージ２００は、信号を出力する出力端子（出力回路）を有していてもよい。
【００２５】
プリント配線板３００は、導体が配置される導体層が複数層（第１実施形態では４層）ある多層プリント配線板である。即ち、プリント配線板３００は、導体パターンが配置される導体層である、表層３０１、内層３０２、内層３０３及び表層３０４が絶縁体層（誘電体層）を介して積層された積層プリント配線板である。なお、表層３０１，３０４上には、不図示のソルダーレジストが形成されている。
【００２６】
表層３０１には、半導体パッケージ１００の出力端子１０３と半導体パッケージ２００の入力端子２０３とを電気的に接続する信号線である信号パターン３１３が形成されている。第１実施形態では、出力端子１０３が複数（例えば４つ）、入力端子２０３が複数（例えば４つ）あるので、信号線である信号パターン３１３も複数（例えば４つ）ある。信号パターン３１３は、例えば銅箔等の導体で形成されている。なお、第１実施形態では、信号線が表層３０１にのみ形成されているが、他の層に跨って形成されていてもよい。
【００２７】
表層３０１に絶縁体層を介して隣接する内層３０２には、不図示の電源回路により電源電位が印加される、プレーン状の導体からなる電源パターン（電源プレーン）３１１が形成されている。内層３０２と表層３０４との間に配置され、導体層３０２，３０４に絶縁体層を介して隣接する内層３０３には、不図示の電源回路によりグランド電位が印加される、プレーン状の導体からなるグランドパターン（グランドプレーン）３１２が形成されている。第１実施形態では、半導体パッケージ１００，２００は、表層（部品搭載面）３０１に実装されている。
【００２８】
半導体パッケージ１００の電源端子１０１は、プリント配線板３００に形成された、第１電源ヴィアである電源ヴィア３２１を介して電源プレーン３１１に電気的に接続されている。半導体パッケージ１００のグランド端子１０２は、プリント配線板３００に形成された、第１グランドヴィアであるグランドヴィア３２２を介してグランドプレーン３１２に電気的に接続されている。電源ヴィア３２１及びグランドヴィア３２２は、プリント配線板３００の面（表層３０１）に対して垂直な方向で、半導体パッケージ１００に対向する位置に形成されている。
【００２９】
半導体パッケージ２００の電源端子２０１は、不図示の電源ヴィアを介して電源プレーン３１１に電気的に接続されており、グランド端子２０２は、不図示のグランドヴィアを介してグランドプレーン３１２に電気的に接続されている。
【００３０】
これにより、電源プレーン３１１は、半導体パッケージ１００の電源端子１０１と半導体パッケージ２００の電源端子２０１とに導通している。また、グランドプレーン３１２は、半導体パッケージ１００のグランド端子１０２と半導体パッケージ２００のグランド端子２０２とに導通している。そして、半導体パッケージ１００の電源端子１０１−グランド端子１０２間、並びに半導体パッケージ２００の電源端子２０１−グランド端子２０２間に、不図示の電源回路による動作電圧が印加される。
【００３１】
プリント回路板５００は、半導体パッケージ１００側（第１半導体回路側）に配置された第１バイパス回路であるバイパス回路４０１と、半導体パッケージ２００側（第２半導体回路側）に配置された第２バイパス回路であるバイパス回路４０２とを備えている。
【００３２】
バイパス回路４０１，４０２は、プリント配線板３００に実装されている。第１実施形態では、バイパス回路４０１は、表層３０４（半導体パッケージ１００が実装された面とは反対側の面）に実装されている。バイパス回路４０２は、表層３０１（半導体パッケージ２００が実装された面）に実装されている。
【００３３】
バイパス回路４０１は、半導体パッケージ１００をプリント配線板３００の面に垂直な方向に表層３０４に投影した投影領域内（領域Ｒ４内）に配置されている。バイパス回路４０２は、半導体パッケージ２００の近傍に配置されている。即ち、バイパス回路４０２は、半導体パッケージ２００との間に別の部品が実装されていない状態で、半導体パッケージ２００に隣接して配置されている。
【００３４】
電源ヴィア３２１は、プリント配線板３００に形成されたスルーホール内に配置された導体であり、グランドヴィア３２２は、プリント配線板３００に形成されたスルーホール内に配置された導体である。
【００３５】
プリント配線板３００は、半導体パッケージ２００の周囲（バイパス回路４０２の近傍）に形成された、第２電源ヴィアである電源ヴィア３３１と、第２グランドヴィアであるグランドヴィア３３２とを有している。
【００３６】
電源ヴィア３３１は、プリント配線板３００に形成されたスルーホール内に配置された導体であり、グランドヴィア３３２は、プリント配線板３００に形成されたスルーホール内に配置された導体である。
【００３７】
電源ヴィア３２１，３３１は、いずれも電源プレーン３１１に接続されており、グランドプレーン３１２に形成された貫通孔３１２ｈ１，３１２ｈ２を、グランドプレーン３１２に非接触状態で貫通している。グランドヴィア３２２，３３２は、いずれもグランドプレーン３１２に接続されており、電源プレーン３１１に形成された貫通孔３１１ｈ１，３１１ｈ２を、電源プレーン３１１に非接触状態で貫通している。これにより、電源ヴィア３２１，３３１は、電源プレーン３１１に導通しており、グランドプレーン３１２には非導通となっている。また、グランドヴィア３２２，３３２は、グランドプレーン３１２に導通しており、電源プレーン３１１には非導通となっている。
【００３８】
バイパス回路４０１の一端が、電源ヴィア３２１で電源プレーン３１１（電源端子１０１）に電気的に接続され、バイパス回路４０１の他端が、グランドヴィア３２２でグランドプレーン３１２（グランド端子１０２）に電気的に接続されている。また、バイパス回路４０２の一端が、電源ヴィア３３１で電源プレーン３１１に電気的に接続され、バイパス回路４０２の他端が、グランドヴィア３３２でグランドプレーン３１２に電気的に接続されている。
【００３９】
バイパス回路４０１は、第１抵抗成分と、第１抵抗成分に直列接続された第１容量成分と、を有している。第１実施形態では、バイパス回路４０１は、抵抗素子４１１と、抵抗素子４１１に直列接続されたコンデンサ素子４１２とで構成されている。
【００４０】
第１抵抗成分は、抵抗素子４１１の抵抗分と、コンデンサ素子４１２の抵抗分（寄生抵抗分）とからなる。第１容量成分は、コンデンサ素子４１２の容量成分からなる。なお、バイパス回路４０１は、抵抗成分の抵抗値の高いコンデンサ素子のみで構成されていてもよい。
【００４１】
バイパス回路４０１は、電源ノイズ対策部品であり、第１容量成分により電源端子１０１（電源プレーン３１１）とグランド端子１０２（グランドプレーン３１２）とを電源ノイズに対してバイパスする。また、バイパス回路４０１は、第１抵抗成分により半導体パッケージ１００の動作で発生する電源ノイズの収束を速める。
【００４２】
バイパス回路４０２は、第２抵抗成分と、第２抵抗成分に直列接続された第２容量成分と、を有している。第１実施形態では、バイパス回路４０２は、コンデンサ素子４１３で構成されている。
【００４３】
第２抵抗成分は、コンデンサ素子４１３の抵抗分（寄生抵抗分）からなり、バイパス回路４０１の第１抵抗成分の抵抗値よりも低い抵抗値である。第２容量成分は、コンデンサ素子４１３の容量成分からなる。なお、バイパス回路４０２は、第２抵抗成分の抵抗値が第１抵抗成分の抵抗値よりも低ければ、コンデンサ素子４１３に直列接続された抵抗素子を有していてもよい。
【００４４】
バイパス回路４０２は、信号ノイズ対策部品であり、第２容量成分により信号パターン３１３と電源プレーン３１１との電磁結合によって電源プレーン３１１に発生する信号ノイズをグランドプレーン３１２にバイパスする。よって、バイパス回路４０２の第２抵抗成分の抵抗値は、できるだけ低い方が好ましいため、バイパス回路４０１の第１抵抗成分の抵抗値よりも低い。
【００４５】
図１（ｂ）に示すように、グランドプレーン３１２には、電源ヴィア３２１が貫通する貫通孔３１２ｈ１、及び電源ヴィア３３１が貫通する貫通孔３１２ｈ２が形成されている。また、グランドプレーン３１２には、グランドヴィア３２２が接続された接続部３１２Ｊ１、及びグランドヴィア３３２が接続された接続部３１２Ｊ２が形成されている。これら貫通孔３１２ｈ１及び接続部３１２Ｊ１は、半導体パッケージ１００をプリント配線板３００の面（表層３０１）に垂直な方向に内層３０３に投影した投影領域Ｒ３内に形成されている。
【００４６】
電源ヴィア３２１，３３１は、グランドプレーン３１２とショートしないように、貫通孔３１２ｈ１，３１２ｈ２のクリアランスによって絶縁される。グランドヴィア３２２，３３２は、グランドプレーン３１２に接続部３１２Ｊ１，３１２Ｊ２で接続される。各ヴィア３２１，３２２，３３１，３３２の断面は、円形状であり、直径が同一に設定されている。なお、各ヴィア３２１，３２２，３３１，３３２の断面の直径は同一でなくてもよい。ここで、グランドヴィア３２２の接続部（接続位置）３１２Ｊ１の中心点とグランドヴィア３３２の接続部（接続位置）３１２Ｊ２の中心点とを結ぶ仮想的な直線の線分を線分ＬＧ１とする。
【００４７】
第１実施形態では、グランドプレーン３１２には、グランドヴィア３２２の接続部３１２Ｊ１とグランドヴィア３３２の接続部３１２Ｊ２との間に、線分ＬＧ１を横断するスリット（グランド内側スリット）３１２Ｓ１，３１２Ｓ２が形成されている。このように、グランドプレーン３１２には、線分ＬＧ１を横断する少なくとも１つのスリット（第１実施形態では２つのスリット３１２Ｓ１，３１２Ｓ２）が形成されている。これにより、グランドヴィア３２２とグランドヴィア３３２との間のインダクタンス、即ちインピーダンスが高くなり、グランドヴィア３２２に伝播した電源ノイズは、バイパス回路４０２には流れにくくなり、バイパス回路４０１を流れやすくなる。よって、バイパス回路４０１よる電源ノイズの減衰効果が高まり、より早く電源ノイズが収束する。よって、バイパス回路４０１とバイパス回路４０２とを組合せても、バイパス回路４０１において効果的に電源ノイズを低減できるので、信号パターン３１３を伝搬する信号におけるジッタを低減することができる。
【００４８】
なお、１つの線分ＬＧ１に対し、線分ＬＧ１を横断するスリットの数は１つ又は３つ以上でもよいが、第１実施形態では２つである。
【００４９】
スリット３１２Ｓ１は、グランドヴィア３２２に隣接し、線分ＬＧ１を横切って配置される。スリット３１２Ｓ１の線分ＬＧ１に垂直な垂線ＬＧ２に沿う方向の長さＤ３が、グランドヴィア３２２の直径Ｄ１よりも長い。
【００５０】
スリット３１２Ｓ２は、グランドヴィア３３２に隣接し、線分ＬＧ１を横切って配置される。スリット３１２Ｓ２の線分ＬＧ１に垂直な垂線ＬＧ２に沿う方向の長さＤ４が、グランドヴィア３３２の直径Ｄ２よりも長い。
【００５１】
即ち、第１実施形態では、スリット３１２Ｓ１，３１２Ｓ２は、グランドヴィア３２２，３３２の直径Ｄ３，Ｄ４よりも横断方向（垂線ＬＧ２に沿う方向）に長く形成されている。これにより、グランドプレーン３１２におけるグランドヴィア３２２の接続部３１２Ｊ１とグランドヴィア３３２の接続部３１２Ｊ２との間のインダクタンスを効果的に高くすることができ、より効果的に信号のジッタを低減することができる。
【００５２】
また、第１実施形態では、グランドプレーン３１２において、スリット３１２Ｓ１がグランドヴィア３２２の接続部３１２Ｊ１の近傍に、スリット３１２Ｓ２がグランドヴィア３３２の接続部３１２Ｊ２の近傍にそれぞれ形成されている。接続部３１２Ｊ１の近傍とは、接続部３１２Ｊ１との間に他の素子が介在していない状態をいい、接続部３１２Ｊ２の近傍とは、接続部３１２Ｊ２との間に他の素子が介在していない状態をいう。このように、第１実施形態では、スリット３１２Ｓ１が接続部３１２Ｊ１に、スリット３１２Ｓ２が接続部３１２Ｊ２にそれぞれ隣接して形成されている。これにより、グランドヴィア３２２の接続部３１２Ｊ１とグランドヴィア３３２の接続部３１２Ｊ２との間のインダクタンス（インピーダンス）をより効果的に高めることができ、より効果的に信号のジッタを低減することができる。
【００５３】
ここで、電源ノイズ対策（バイパス回路４０１）と信号ノイズ対策（バイパス回路４０２）との組合せによって、ジッタが増加する原因について、比較例のモデルを用いて説明する。
【００５４】
図１５は、比較例のプリント回路板を示す模式図である。なお、図１５に示す比較例のプリント回路板５００Ｘにおいて、第１実施形態のプリント回路板５００の構成と同様のものについては、同一符号を付している。図１５において、比較例のプリント回路板５００Ｘを斜視図で示している。プリント回路板５００Ｘは、比較例のプリント配線板３００Ｘと、第１実施形態と同様の半導体パッケージ１００及び半導体パッケージ２００とを備えている。また、第１実施形態と同様、バイパス回路４０１，４０２がプリント配線板３００Ｘに実装されている。
【００５５】
プリント配線板３００Ｘは、表層３０１、内層３０２、内層３０３Ｘ、表層３０４の４層基板である。内層３０３Ｘに配置されたグランドプレーン３１２Ｘが第１実施形態のスリット３１２Ｓ１，３１２Ｓ２を有するグランドプレーン３１２と異なる。即ち、プリント配線板３００Ｘのグランドプレーン３１２Ｘには、スリットが形成されていない。比較例のプリント回路板５００Ｘにおける電源ノイズの伝搬経路は、図１５に示すように、経路ＲＸ１と経路ＲＸ２とがある。経路ＲＸ１は、半導体パッケージ１００にバイパス回路４０１から給電する経路である。経路ＲＸ２は、信号ノイズを低減するために追加したバイパス回路４０２のコンデンサ素子４１３から給電される経路である。
【００５６】
図１６は、比較例のプリント回路板において、電源ノイズ対策であるバイパス回路４０１と信号ノイズ対策であるバイパス回路４０２による、給電経路のインピーダンスの変化を示すグラフである。グラフの横軸は周波数である。グラフの縦軸は、半導体パッケージ１００の電源端子１０１とグランド端子１０２から観測したインピーダンスである。
【００５７】
図１６（ａ）は、バイパス回路４０１がコンデンサ素子４１２のみの場合と、バイパス回路４０１がコンデンサ素子４１２と抵抗素子４１１の場合のインピーダンスの変化を示すグラフである。なお、バイパス回路４０２はどちらにも実装していない。１００［ｋＨｚ］から３００［ＭＨｚ］において、コンデンサ素子４１２のみ搭載した場合のインピーダンス４０に対して、コンデンサ素子４１２と抵抗素子４１１を実装した場合のインピーダンス４１は高くなる。
【００５８】
図１６（ｂ）は、バイパス回路４０２を追加した場合のインピーダンスの変化を示している。８［ＭＨｚ］の共振周波数を除く、１００［ｋＨｚ］から３００［ＭＨｚ］において、バイパス回路４０１にコンデンサ素子４１２のみ搭載した場合のインピーダンス４０に対して、バイパス回路４０２を追加した場合のインピーダンス４２は低くなる。
【００５９】
図１６（ｃ）は、バイパス回路４０１を実装し、バイパス回路４０２を実装していない場合のインピーダンス４１と、バイパス回路４０１とバイパス回路４０２を実装した場合のインピーダンス４３を比較したグラフである。１００［ｋＨｚ］から３００［ＭＨｚ］において、バイパス回路４０１に加えて更にバイパス回路４０２を追加したことで、インピーダンスが低くなっていることがわかる。
【００６０】
このインピーダンスの大小関係から、電源ノイズ対策と信号ノイズ対策を組み合わせた場合、半導体パッケージ１００への主要な給電経路が、バイパス回路４０１を介した経路ＲＸ１から、バイパス回路４０２を介した経路ＲＸ２へ変化したと考えられる。その結果、バイパス回路４０１の抵抗素子４１１による電源ノイズの収束を早める効果が低減し、電源ノイズが大きくなったために、ジッタが増大した。
【００６１】
以上のように、比較例のプリント回路板５００Ｘにおいて、ジッタ増大の原因が給電経路の変化であることに着目した。これにより、給電経路の変化を防止するために、バイパス回路４０１を介した経路ＲＸ１のインピーダンスを、バイパス回路４０２を介した経路ＲＸ２のインピーダンスに対して高くした。経路ＲＸ２のインピーダンスを高くするために、グランドプレーン３１２及び電源プレーン３１１のうち少なくとも一方（第１実施形態では、グランドプレーン３１２）のインダクタンスを、スリット３１２Ｓ１，３１２Ｓ２を形成することにより大きくした。
【００６２】
ここで、インダクタンスＬｔｏｔａｌは、電源プレーン３１１とグランドプレーン３１２の自己インダクタンスＬｖｄｄ、Ｌｇｎｄと相互インダクタンスＭの和からなる。
Ｌｔｏｔａｌ＝Ｌｖｄｄ＋Ｌｇｎｄ±２Ｍ    ・・・式（１）
【００６３】
ここにおいて、相互インダクタンスＭは、電源プレーン３１１とグランドプレーン３１２の電流の向きによって符号が異なり、同方向の場合は正の符号を取り、逆方向の場合は負の符号を取る。インダクタンスＬｔｏｔａｌを大きくするためには、自己インダクタンスＬｖｄｄ，Ｌｇｎｄを大きくする。また、半導体パッケージ１００へ給電する場合は、電源プレーン３１１とグランドプレーン３１２の電流の向きは逆方向なので、インダクタンスＬｔｏｔａｌを大きくするために、相互インダクタンスＭを小さくする。
【００６４】
第１実施形態では、グランドプレーン３１２の自己インダクタンスＬｇｎｄを大きくすることに着目した。自己インダクタンスは、電流の経路の長さに比例する。そこで、グランドプレーン３１２にスリット３１２Ｓ１，３１２Ｓ２を設け、電流経路を長くして、自己インダクタンスＬｇｎｄを大きくした。
【００６５】
図２は、第１実施形態のプリント配線板３００のグランドプレーン３１２と比較例のプリント配線板３００Ｘのグランドプレーン３１２Ｘにおける電流の経路を示す模式図である。図２（ａ）は、第１実施形態のプリント配線板３００のグランドプレーン３１２における電流の経路を示し、図２（ｂ）は、比較例のプリント配線板３００Ｘのグランドプレーン３１２Ｘにおける電流の経路を示している。
【００６６】
図２（ｂ）に示したグランドヴィア３２２とグランドヴィア３３２とを結ぶ線分ＬＧ１が２点間の最短距離である。グランドプレーン３１２Ｘが均一な導体の場合、最短距離が最も低インピーダンスの経路Ｐｘであるため、電流は主に線分ＬＧ１上を流れる。
【００６７】
一方の第１実施形態では、図２（ａ）に示したように、スリット３１２Ｓ１をグランドヴィア３２２に隣接して、線分ＬＧ１を横切って配置し、スリット３１２Ｓ２をグランドヴィア３３２に隣接して線分ＬＧ１を横切って配置している。
【００６８】
このとき、スリット３１２Ｓ１を線分ＬＧ１の垂線ＬＧ２に投影した長さＤ３が、グランドヴィア３２２の直径Ｄ１よりも長い。スリット３１２Ｓ２を線分ＬＧ１の垂線ＬＧ２に投影した長さＤ４が、グランドヴィア３３２の直径Ｄ２よりも長い。すると、電流がスリット３１２Ｓ１，３１２Ｓ２を迂回した経路Ｐ１を流れるために、最短の経路Ｐｘよりも長くなり、自己インダクタンスが効果的に高められる。
【００６９】
スリット３１２Ｓ１，３１２Ｓ２の役割は、自己インダクタンスを高めるために、電流経路を迂回させることである。そのため、スリット３１２Ｓ１，３１２Ｓ２の形状は、電流経路を迂回させる形状であればよい。
【００７０】
第１実施形態では、スリット３１２Ｓ１，３１２Ｓ２は、線分ＬＧ１に対して交差する方向に延びる直線状としており、特に、スリット３１２Ｓ２は、線分ＬＧ１に対して直交する方向に延びる直線状としている。なお、スリット３１２Ｓ１，３１２Ｓ２の形状は、直線状に限定するものではない。
【００７１】
図３は、グランドプレーン３１２に形成したスリット３１２Ｓ１の形状を示す模式図である。図３（ａ）に示すように、直線状（棒状）にスリット３１２Ｓ１を形成してもよいし、図３（ｂ）に示すように、円弧状にスリット３１２Ｓ１を形成してもよいし、図３（ｃ）に示すようにコ（Ｕ）の字形状にスリット３１２Ｓ１を形成してもよい。なお、図３においては、グランドヴィア３２２の接続部３１２Ｊ１の近傍に形成したスリット３１２Ｓ１について図示しているが、グランドヴィア３３２の接続部３１２Ｊ２の近傍に形成したスリット３１２Ｓ２についても同様である。このように、各スリット３１２Ｓ１，３１２Ｓ２の形状は、電流経路を迂回させる形状であればいかなる形状であってもよく、例えば直線状（棒状）、円弧状、コ（Ｕ）の字状であってもよい。
【００７２】
インダクタンスを高める方法に基づきプリント回路板５００を設計し、コンピュータシミュレーションによって効果を確認した。インピーダンスのシミュレーションには、Ｃａｄｅｎｃｅ社製のＰｏｗｅｒ  ＳＩを用いた。ジッタのシミュレーションには、Ｓｙｎｏｐｓｙｓ社製のＨＳＰＩＣＥを用いた。
【００７３】
図４は、本発明の第１実施形態に係るプリント回路板のプリント配線板の電源プレーン及びグランドプレーンのシミュレーションモデルを示す模式図である。図４（ａ）は電源プレーン３１１、図４（ｂ）はグランドプレーン３１２を示す上面図である。プリント配線板３００の層構成を以下の表１に示す。
【００７４】
【表１】
2016100434.tif 000003
【００７５】
基板のヴィアの穴径は直径０．３［ｍｍ］、ランド径は直径０．６［ｍｍ］、クリアランス径は直径０．９［ｍｍ］とした。内層３０２の電源プレーン３１１及び内層３０３のグランドプレーン３１２のサイズは縦５５［ｍｍ］、横４４［ｍｍ］とした。半導体パッケージ１００のサイズは縦２０［ｍｍ］、横２０［ｍｍ］とした。半導体パッケージ１００をプリント配線板３００の面に垂直な方向に内層３０２，３０３に投影した投影領域Ｒ２，Ｒ３には、電源ヴィア３２１とグランドヴィア３２２が、それぞれ１０個ずつ配置されている構成とした。半導体パッケージ２００の領域には、電源ヴィア３３１とグランドヴィア３３２が、それぞれ４個ずつ配置されている構成とした。
【００７６】
第１実施形態の特徴であるグランドヴィア３２２とグランドヴィア３３２に近接して、スリット３１２Ｓ１とスリット３１２Ｓ２が設けられている。スリット３１２Ｓ１，３１２Ｓ２の形状は、グランドヴィア３２２，３３２を中心とした円弧状とし、半径は０．５［ｍｍ］で円弧の幅は０．２［ｍｍ］とした。半導体パッケージ１００の中心と半導体パッケージ２００の中心の間の距離は３５［ｍｍ］とした。
【００７７】
図１７は、比較例のプリント配線板の電源プレーン及びグランドプレーンのシミュレーションモデルを示す模式図である。第１実施形態と比較例との差分は、スリット３１２Ｓ１，３１２Ｓ２の有無である。
【００７８】
図５は、本発明の第１実施形態に係るプリント回路板５００のシミュレーション結果と比較例のプリント回路板５００Ｘのシミュレーション結果とを比較したグラフである。
【００７９】
半導体パッケージ１００の電源端子１０１−グランド端子１０２間の入力インピーダンスをＣａｄｅｎｃｅ社製のＰｏｗｅｒ  ＳＩを用いたシミュレーションで求めた。この際、第１実施形態と比較例の半導体パッケージ１００に対するコンデンサ素子４１２と抵抗素子４１１を未実装とし、半導体パッケージ２００に対するコンデンサ素子４１３を実装した。１００ＭＨｚ帯のインピーダンスＺの値から、以下の式（２）を用いてインダクタンスＬを計算した。
Ｌ＝Ｚ／ｊω    ・・・式（２）
【００８０】
ここで、ω＝２πｆであり、πは円周率、ｆは周波数である。
【００８１】
この方法により比較例のプリント回路板５００Ｘと第１実施形態のプリント回路板５００とのインダクタンスを比較した結果を、図５（ａ）に示す。コンデンサ素子４１３を介した給電経路のインダクタンスは、比較例が１９８［ｐＨ］であるのに対し、第１実施形態では３４４［ｐＨ］であった。即ち、第１実施形態のグランドプレーン３１２に形成されたスリット３１２Ｓ１，３１２Ｓ２によって、インダクタンスが１４６［ｐＨ］高められ、給電経路の変化を防止することができた。
【００８２】
図５（ｂ）は、第１実施形態と比較例とのジッタを比較したグラフである。ＤＤＲ３−１３３３を想定した波形シミュレーションにおいて、半導体パッケージ１００の出力端子１０３におけるジッタを測定した。ジッタの参照電圧は、電源電圧の半分とした。電源電圧が１．４２５［Ｖ］（１．５［Ｖ］×０．９５［％］）では、０．７１２５［Ｖ］である。比較例が１３３［ｐｓｅｃ］であり、第１実施形態は１２５［ｐｓｅｃ］であった。第１実施形態のスリット３１２Ｓ１，３１２Ｓ２によって、ジッタを８［ｐｓｅｃ］低減することができた。
【００８３】
以上、第１実施形態によれば、グランドプレーン３１２に形成されたスリット３１２Ｓ１，３１２Ｓ２によって、給電経路の変化を防止することができ、比較例よりもジッタを低減する。
【００８４】
［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図６は、本発明の第２実施形態に係るプリント回路板を示す模式図である。図６（ａ）はプリント回路板の斜視図、図６（ｂ）はグランドプレーンの上面図、図６（ｃ）は電源プレーンの上面図である。なお、第２実施形態において、上記第１実施形態と同様の構成については同一符号を付して説明を省略する。
【００８５】
図６（ａ）に示すように、第２実施形態におけるプリント回路板５００Ａは、プリント配線板３００Ａと、プリント配線板３００Ａに実装された、上記第１実施形態と同様の半導体パッケージ１００及び半導体パッケージ２００と、を備えている。
【００８６】
プリント配線板３００Ａは、導体が配置される導体層が複数層（第２実施形態では４層）ある多層プリント配線板である。即ち、プリント配線板３００Ａは、導体層である、表層３０１、内層３０２Ａ、内層３０３及び表層３０４が絶縁体層（誘電体層）を介して積層された積層プリント配線板である。なお、表層３０１，３０４上には、不図示のソルダーレジストが形成されている。
【００８７】
第２実施形態では、内層３０２Ａにおける電源プレーン３１１Ａが上記第１実施形態の電源プレーン３１１と異なる。
【００８８】
表層３０１には、上記第１実施形態と同様、半導体パッケージ１００の出力端子１０３と半導体パッケージ２００の入力端子２０３とを電気的に接続する信号線である信号パターン３１３が形成されている。
【００８９】
内層３０２Ａには、不図示の電源回路により電源電位が印加される、プレーン状の導体からなる電源パターン（電源プレーン）３１１Ａが形成されている。
【００９０】
内層３０３には、上記第１実施形態と同様、スリット３１２Ｓ１，３１２Ｓ２を有するグランドプレーン３１２が形成されている。第２実施形態においても上記第１実施形態と同様、半導体パッケージ１００，２００は、表層３０１に実装されている。
【００９１】
半導体パッケージ１００の電源端子１０１は、プリント配線板３００に形成された、第１電源ヴィアである電源ヴィア３２１を介して電源プレーン３１１Ａに電気的に接続されている。半導体パッケージ１００のグランド端子１０２は、プリント配線板３００に形成された、第１グランドヴィアであるグランドヴィア３２２を介してグランドプレーン３１２に電気的に接続されている。電源ヴィア３２１及びグランドヴィア３２２は、プリント配線板３００の面（表層３０１）に対して垂直な方向で、半導体パッケージ１００に対向する位置に形成されている。
【００９２】
半導体パッケージ２００の電源端子２０１は、不図示の電源ヴィアを介して電源プレーン３１１Ａに電気的に接続されており、グランド端子２０２は、不図示のグランドヴィアを介してグランドプレーン３１２に電気的に接続されている。
【００９３】
これにより、電源プレーン３１１Ａは、半導体パッケージ１００の電源端子１０１と半導体パッケージ２００の電源端子２０１とに導通している。また、グランドプレーン３１２は、半導体パッケージ１００のグランド端子１０２と半導体パッケージ２００のグランド端子２０２とに導通している。そして、半導体パッケージ１００の電源端子１０１−グランド端子１０２間、並びに半導体パッケージ２００の電源端子２０１−グランド端子２０２間に、不図示の電源回路による動作電圧が印加される。
【００９４】
プリント回路板５００Ａは、上記第１実施形態と同様、半導体パッケージ１００側（第１半導体回路側）に配置されたバイパス回路４０１と、半導体パッケージ２００側（第２半導体回路側）に配置されたバイパス回路４０２とを備えている。
【００９５】
バイパス回路４０１，４０２は、プリント配線板３００Ａに実装されている。第２実施形態においても、バイパス回路４０１は、上記第１実施形態と同様の位置、即ち表層３０４（半導体パッケージ１００が実装された面とは反対側の面）に実装されている。バイパス回路４０２は、上記第１実施形態と同様の位置、即ち表層３０１（半導体パッケージ２００が実装された面）に実装されている。
【００９６】
バイパス回路４０１は、半導体パッケージ１００をプリント配線板３００Ａの面に垂直な方向に表層３０４に投影した投影領域内（領域Ｒ４内）に配置されている。バイパス回路４０２は、半導体パッケージ２００の近傍に配置されている。即ち、バイパス回路４０２は、半導体パッケージ２００との間に別の部品が実装されていない状態で、半導体パッケージ２００に隣接して配置されている。
【００９７】
プリント配線板３００Ａは、半導体パッケージ２００の周囲（バイパス回路４０２の近傍）に形成された、第２電源ヴィアである電源ヴィア３３１と、第２グランドヴィアであるグランドヴィア３３２とを有している。
【００９８】
電源ヴィア３２１，３３１は、いずれも電源プレーン３１１Ａに接続されており、グランドプレーン３１２に形成された貫通孔３１２ｈ１，３１２ｈ２を、グランドプレーン３１２に非接触状態で貫通している。グランドヴィア３２２，３３２は、いずれもグランドプレーン３１２に接続されており、電源プレーン３１１Ａに形成された貫通孔３１１ｈ１，３１１ｈ２を、電源プレーン３１１Ａに非接触状態で貫通している。これにより、電源ヴィア３２１，３３１は、電源プレーン３１１Ａに導通しており、グランドプレーン３１２には非導通となっている。また、グランドヴィア３２２，３３２は、グランドプレーン３１２に導通しており、電源プレーン３１１Ａには非導通となっている。
【００９９】
バイパス回路４０１の一端が、電源ヴィア３２１で電源プレーン３１１Ａ（電源端子１０１）に電気的に接続され、バイパス回路４０１の他端が、グランドヴィア３２２でグランドプレーン３１２（グランド端子１０２）に電気的に接続されている。また、バイパス回路４０２の一端が、電源ヴィア３３１で電源プレーン３１１Ａに電気的に接続され、バイパス回路４０２の他端が、グランドヴィア３３２でグランドプレーン３１２に電気的に接続されている。
【０１００】
バイパス回路４０１は、上記第１実施形態と同様の構成であり、抵抗素子４１１と、抵抗素子４１１に直列接続されたコンデンサ素子４１２とで構成されている。バイパス回路４０２も、上記第１実施形態と同様の構成であり、コンデンサ素子４１３で構成されている。
【０１０１】
図６（ｂ）に示すように、グランドプレーン３１２には、少なくとも１つのスリット、即ち上記第１実施形態と同様、２つのスリット３１２Ｓ１，３１２Ｓ２が形成されている。そして、第１実施形態と同様、各スリット３１２Ｓ１，３１２Ｓ２は、各グランドヴィア３２２，３３２の接続部３１２Ｊ１，３１２Ｊ２の近傍に形成されている。よって、上記第１実施形態と同様、スリット３１２Ｓ１，３１２Ｓ２によって、グランドプレーン３１２における接続部３１２Ｊ１，３１２Ｊ２間のインダクタンスが高くなり、ジッタが低減する。
【０１０２】
図６（ｃ）に示すように、電源プレーン３１１Ａには、グランドヴィア３２２が貫通する貫通孔３１１ｈ１、及びグランドヴィア３３２が貫通する貫通孔３１１ｈ２が形成されている。また、電源プレーン３１１Ａには、電源ヴィア３２１が接続された接続部３１１Ｊ１、及び電源ヴィア３３１が接続された接続部３１１Ｊ２が形成されている。これら貫通孔３１１ｈ１及び接続部３１１Ｊ１は、半導体パッケージ１００をプリント配線板３００の面（表層３０１）に垂直な方向に内層３０２Ａに投影した投影領域Ｒ２内に形成されている。
【０１０３】
グランドヴィア３２２，３３２は、電源プレーン３１１Ａとショートしないように、貫通孔３１１ｈ１，３１１ｈ２のクリアランスによって絶縁される。電源ヴィア３２１，３３１は、電源プレーン３１１Ａに接続部３１１Ｊ１，３１１Ｊ２で接続される。各ヴィア３２１，３２２，３３１，３３２の断面は、円形状であり、直径が同一に設定されている。なお、各ヴィア３２１，３２２，３３１，３３２の断面の直径は同一でなくてもよい。ここで、電源ヴィア３２１の接続部（接続位置）３１１Ｊ１の中心点と電源ヴィア３３１の接続部（接続位置）３１１Ｊ２の中心点とを結ぶ仮想的な直線の線分を線分ＬＶ１とする。
【０１０４】
第２実施形態では、電源プレーン３１１Ａには、電源ヴィア３２１の接続部３１１Ｊ１と電源ヴィア３３１の接続部３１１Ｊ２との間に、線分ＬＶ１を横断するスリット（電源内側スリット）３１１Ｓ１，３１１Ｓ２が形成されている。このように、電源プレーン３１１Ａには、線分ＬＶ１を横断する少なくとも１つのスリット（第２実施形態では２つのスリット３１１Ｓ１，３１１Ｓ２）が形成されている。これにより、電源ヴィア３２１と電源ヴィア３３１との間のインダクタンス、即ちインピーダンスが高くなり、電源ヴィア３２１に伝播した電源ノイズは、バイパス回路４０２には流れにくくなり、バイパス回路４０１を流れやすくなる。よって、バイパス回路４０１よる電源ノイズの減衰効果が高まり、より早く電源ノイズが収束する。よって、バイパス回路４０１とバイパス回路４０２とを組合せても、バイパス回路４０１において効果的に電源ノイズを低減できるので、信号パターン３１３を伝搬する信号におけるジッタを低減することができる。
【０１０５】
なお、１つの線分ＬＶ１に対し、線分ＬＶ１を横断するスリットの数は１つ、又は３つ以上でもよいが、第２実施形態では２つである。同様に、１つの線分ＬＧ１に対し、線分ＬＧ１を横断するスリットの数は１つ、又は３つ以上でもよいが、第２実施形態では２つである。
【０１０６】
スリット３１２Ｓ１は、第１実施形態と同様、グランドヴィア３２２に隣接し、線分ＬＧ１を横切って配置される。スリット３１２Ｓ１の線分ＬＧ１に垂直な垂線ＬＧ２に沿う方向の長さＤ３が、グランドヴィア３２２の直径Ｄ１よりも長い。
【０１０７】
スリット３１２Ｓ２は、第１実施形態と同様、グランドヴィア３３２に隣接し、線分ＬＧ１を横切って配置される。スリット３１２Ｓ２の線分ＬＧ１に垂直な垂線ＬＧ２に沿う方向の長さＤ４が、グランドヴィア３３２の直径Ｄ２よりも長い。
【０１０８】
スリット３１１Ｓ１は、電源ヴィア３２１に隣接し、線分ＬＶ１を横切って配置される。スリット３１１Ｓ１の線分ＬＶ１に垂直な垂線ＬＶ２に沿う方向の長さＤ７が、電源ヴィア３２１の直径Ｄ５よりも長い。
【０１０９】
スリット３１１Ｓ２は、電源ヴィア３３１に隣接し、線分ＬＶ１を横切って配置される。スリット３１１Ｓ２の線分ＬＶ１に垂直な垂線ＬＶ２に沿う方向の長さＤ８が、電源ヴィア３３１の直径Ｄ６よりも長い。
【０１１０】
即ち、第２実施形態では、スリット３１１Ｓ１，３１１Ｓ２は、電源ヴィア３２１，３３１の直径Ｄ７，Ｄ８よりも横断方向（垂線ＬＶ２に沿う方向）に長く形成されている。これにより電源プレーン３１１Ａにおける電源ヴィア３２１の接続部３１１Ｊ１と電源ヴィア３３１の接続部３１１Ｊ２との間のインダクタンス（インピーダンス）を効果的に高くすることができ、より効果的に信号のジッタを低減することができる。
【０１１１】
また、第２実施形態では、電源プレーン３１１Ａにおいて、スリット３１１Ｓ１が電源ヴィア３２１の接続部３１１Ｊ１の近傍に、スリット３１１Ｓ２が電源ヴィア３３１の接続部３１１Ｊ２の近傍にそれぞれ形成されている。接続部３１１Ｊ１の近傍とは、接続部３１１Ｊ１との間に他の素子が介在していない状態をいい、接続部３１１Ｊ２の近傍とは、接続部３１１Ｊ２との間に他の素子が介在していない状態をいう。このように、第２実施形態では、スリット３１１Ｓ１が接続部３１１Ｊ１に、スリット３１１Ｓ２が接続部３１１Ｊ２にそれぞれ隣接して形成されている。これにより、電源ヴィア３２１の接続部３１１Ｊ１と電源ヴィア３３１の接続部３１１Ｊ２との間のインダクタンス（インピーダンス）をより効果的に高めることができ、より効果的に信号のジッタを低減することができる。
【０１１２】
このように、第２実施形態では、グランドプレーン３１２と電源プレーン３１１Ａの自己インダクタンスＬｇｎｄ，Ｌｖｄｄを大きくすることに着目した。グランドプレーン３１２と電源プレーン３１１Ａにそれぞれ少なくとも１つ（第２実施形態では２つ）のスリットを設け、電流経路を長くして、自己インダクタンスＬｇｎｄ，Ｌｖｄｄを大きくした。
【０１１３】
各スリット３１１Ｓ１，３１１Ｓ２，３１２Ｓ１，３１２Ｓ２の役割は、自己インダクタンスを高めるために、電流経路を迂回させることである。そのため、各スリットの形状は、電流経路を迂回させる形状であればいかなる形状であってもよく、例えば上記第１実施形態と同様、直線状（棒状）、円弧状、コ（Ｕ）の字状であってもよい。
【０１１４】
インダクタンスを高める方法に基づきプリント回路板５００Ａを設計し、コンピュータシミュレーションによって効果を確認した。
【０１１５】
図７は、本発明の第２実施形態に係るプリント回路板のプリント配線板の電源プレーン及びグランドプレーンのシミュレーションモデルを示す模式図である。図７（ａ）は電源プレーン３１１Ａ、図７（ｂ）はグランドプレーン３１２を示す上面図である。半導体パッケージ１００をプリント配線板３００Ａの面に垂直な方向に内層３０２Ａ，３０３に投影した投影領域Ｒ２，Ｒ３には、電源ヴィア３２１とグランドヴィア３２２が、それぞれ１０個ずつ配置されている構成とした。半導体パッケージ２００の領域には、電源ヴィア３３１とグランドヴィア３３２が、それぞれ４個ずつ配置されている構成とした。
【０１１６】
グランドヴィア３２２とグランドヴィア３３２に近接して、スリット３１２Ｓ１とスリット３１２Ｓ２が形成され、電源ヴィア３２１と電源ヴィア３３１に近接して、スリット３１１Ｓ１とスリット３１１Ｓ２が形成されている。スリット３１２Ｓ１，３１２Ｓ２の形状は、グランドヴィア３２２，３３２を中心とした円弧状とし、スリット３１１Ｓ１，３１１Ｓ２の形状は、電源ヴィア３２１，３３１を中心とした円弧状とした。
【０１１７】
図８は、本発明の第２実施形態に係るプリント回路板５００Ａのシミュレーション結果と比較例のプリント回路板５００Ｘのシミュレーション結果とを比較したグラフである。
【０１１８】
図８（ａ）は、第２実施形態と比較例とのインダクタンスを比較した結果を示すグラフである。バイパス回路４０２のコンデンサ素子４１３を介した給電経路のインダクタンスは、比較例が１９８［ｐＨ］であり、第２実施形態は４５１［ｐＨ］であった。第２実施形態の電源プレーン３１１Ａとグランドプレーン３１２に配置されたスリット３１１Ｓ１，３１１Ｓ２，３１２Ｓ１，３１２Ｓ２によって、インダクタンスが２５２［ｐＨ］高められ、給電経路の変化を防止することができた。
【０１１９】
図８（ｂ）は、第２実施形態と比較例とのジッタを比較したグラフである。比較例が１３３［ｐｓｅｃ］であり、第２実施形態は１２３［ｐｓｅｃ］であった。第２実施形態のスリットによって、ジッタを１０［ｐｓｅｃ］低減することができた。即ち、第２実施形態によれば、上記第１実施形態よりも、ジッタを低減することができた。
【０１２０】
以上、第２実施形態によれば、電源ノイズ対策と信号ノイズ対策によって増加したジッタを抑制することができ、誤動作リスクを低減できる。
【０１２１】
［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図９は、本発明の第３実施形態に係るプリント回路板を示す模式図である。図９（ａ）はプリント回路板の斜視図、図９（ｂ）はグランドプレーンの上面図、図９（ｃ）は電源プレーンの上面図である。なお、第３実施形態において、上記第１又は第２実施形態と同様の構成については同一符号を付して説明を省略する。第３実施形態では、上記第２実施形態のプリント配線板に対し、電源プレーンにスリット３１１Ｓ３を追加し、グランドプレーンにスリット３１２Ｓ３を追加したものである。以下具体的に説明する。
【０１２２】
図９（ａ）に示すように、第３実施形態におけるプリント回路板５００Ｂは、プリント配線板３００Ｂと、プリント配線板３００Ｂに実装された、上記第１実施形態と同様の半導体パッケージ１００及び半導体パッケージ２００と、を備えている。
【０１２３】
プリント配線板３００Ｂは、導体が配置される導体層が複数層（第３実施形態では４層）ある多層プリント配線板である。即ち、プリント配線板３００Ｂは、導体層である、表層３０１、内層３０２Ｂ、内層３０３Ｂ及び表層３０４が絶縁体層（誘電体層）を介して積層された積層プリント配線板である。なお、表層３０１，３０４上には、不図示のソルダーレジストが形成されている。
【０１２４】
第３実施形態では、内層３０２Ｂにおける電源プレーン３１１Ｂが上記第１，第２実施形態の電源プレーンと異なり、内層３０３Ｂにおけるグランドプレーン３１２Ｂが上記第１，第２実施形態のグランドプレーンと異なる。
【０１２５】
表層３０１には、上記第１実施形態と同様、半導体パッケージ１００の出力端子１０３と半導体パッケージ２００の入力端子２０３とを電気的に接続する信号線である信号パターン３１３が形成されている。
【０１２６】
内層３０２Ｂには、不図示の電源回路により電源電位が印加される、プレーン状の導体からなる電源パターン（電源プレーン）３１１Ｂが形成されている。内層３０３Ｂには、不図示の電源回路によりグランド電位が印加される、プレーン状の導体からなるグランドパターン（グランドプレーン）３１２Ｂが形成されている。第３実施形態では、半導体パッケージ１００，２００は、表層３０１に実装されている。
【０１２７】
半導体パッケージ１００の電源端子１０１は、プリント配線板３００Ｂに形成された、第１電源ヴィアである電源ヴィア３２１を介して電源プレーン３１１Ｂに電気的に接続されている。半導体パッケージ１００のグランド端子１０２は、プリント配線板３００Ｂに形成された、第１グランドヴィアであるグランドヴィア３２２を介してグランドプレーン３１２Ｂに電気的に接続されている。電源ヴィア３２１及びグランドヴィア３２２は、プリント配線板３００Ｂの面（表層３０１）に対して垂直な方向で、半導体パッケージ１００に対向する位置に形成されている。
【０１２８】
半導体パッケージ２００の電源端子２０１は、不図示の電源ヴィアを介して電源プレーン３１１Ｂに電気的に接続されており、グランド端子２０２は、不図示のグランドヴィアを介してグランドプレーン３１２Ｂに電気的に接続されている。
【０１２９】
これにより、電源プレーン３１１Ｂは、半導体パッケージ１００の電源端子１０１と半導体パッケージ２００の電源端子２０１とに導通している。また、グランドプレーン３１２Ｂは、半導体パッケージ１００のグランド端子１０２と半導体パッケージ２００のグランド端子２０２とに導通している。そして、半導体パッケージ１００の電源端子１０１−グランド端子１０２間、並びに半導体パッケージ２００の電源端子２０１−グランド端子２０２間に、不図示の電源回路による動作電圧が印加される。
【０１３０】
プリント回路板５００Ｂは、上記第１実施形態と同様、半導体パッケージ１００側（第１半導体回路側）に配置されたバイパス回路４０１と、半導体パッケージ２００側（第２半導体回路側）に配置されたバイパス回路４０２とを備えている。
【０１３１】
バイパス回路４０１，４０２は、プリント配線板３００Ｂに実装されている。第３実施形態においても、バイパス回路４０１は、上記第１実施形態と同様の位置、即ち表層３０４（半導体パッケージ１００が実装された面とは反対側の面）に実装されている。バイパス回路４０２は、上記第１実施形態と同様の位置、即ち表層３０１（半導体パッケージ２００が実装された面）に実装されている。
【０１３２】
バイパス回路４０１は、半導体パッケージ１００をプリント配線板３００Ｂの面に垂直な方向に表層３０４に投影した投影領域内（領域Ｒ４内）に配置されている。バイパス回路４０２は、半導体パッケージ２００の近傍に配置されている。即ち、バイパス回路４０２は、半導体パッケージ２００との間に別の部品が実装されていない状態で、半導体パッケージ２００に隣接して配置されている。
【０１３３】
プリント配線板３００Ｂは、半導体パッケージ２００の周囲（バイパス回路４０２の近傍）に形成された、第２電源ヴィアである電源ヴィア３３１と、第２グランドヴィアであるグランドヴィア３３２とを有している。
【０１３４】
電源ヴィア３２１，３３１は、いずれも電源プレーン３１１Ｂに接続されており、グランドプレーン３１２Ｂに形成された貫通孔３１２ｈ１，３１２ｈ２を、グランドプレーン３１２Ｂに非接触状態で貫通している。グランドヴィア３２２，３３２は、いずれもグランドプレーン３１２Ｂに接続されており、電源プレーン３１１Ｂに形成された貫通孔３１１ｈ１，３１１ｈ２を、電源プレーン３１１Ｂに非接触状態で貫通している。これにより、電源ヴィア３２１，３３１は、電源プレーン３１１Ｂに導通しており、グランドプレーン３１２Ｂには非導通となっている。また、グランドヴィア３２２，３３２は、グランドプレーン３１２Ｂに導通しており、電源プレーン３１１Ｂには非導通となっている。
【０１３５】
バイパス回路４０１の一端が、電源ヴィア３２１で電源プレーン３１１Ｂ（電源端子１０１）に電気的に接続され、バイパス回路４０１の他端が、グランドヴィア３２２でグランドプレーン３１２Ｂ（グランド端子１０２）に電気的に接続されている。また、バイパス回路４０２の一端が、電源ヴィア３３１で電源プレーン３１１Ｂに電気的に接続され、バイパス回路４０２の他端が、グランドヴィア３３２でグランドプレーン３１２Ｂに電気的に接続されている。
【０１３６】
バイパス回路４０１は、上記第１実施形態と同様の構成であり、抵抗素子４１１と、抵抗素子４１１に直列接続されたコンデンサ素子４１２とで構成されている。バイパス回路４０２も、上記第１実施形態と同様の構成であり、コンデンサ素子４１３で構成されている。
【０１３７】
図９（ｂ）に示すように、グランドプレーン３１２Ｂには、少なくとも１つのスリット、即ち上記第１，第２実施形態と同様、２つのスリット３１２Ｓ１，３１２Ｓ２が形成されている。そして、第１，第２実施形態と同様、各スリット３１２Ｓ１，３１２Ｓ２は、各グランドヴィア３２２，３３２の接続部３１２Ｊ１，３１２Ｊ２の近傍に形成されている。よって、上記第１，第２実施形態と同様、スリット３１２Ｓ１，３１２Ｓ２によって、グランドプレーン３１２Ｂにおける接続部３１２Ｊ１，３１２Ｊ２間のインダクタンスが高くなり、ジッタが低減する。
【０１３８】
図９（ｃ）に示すように、電源プレーン３１１Ｂには、少なくとも１つのスリット、即ち上記第２実施形態と同様、２つのスリット３１１Ｓ１，３１１Ｓ２が形成されている。そして、第２実施形態と同様、各スリット３１１Ｓ１，３１１Ｓ２は、各電源ヴィア３２１，３３１の接続部３１１Ｊ１，３１１Ｊ２の近傍に形成されている。よって、上記第２実施形態と同様、スリット３１１Ｓ１，３１１Ｓ２によって、電源プレーン３１１Ｂにおける接続部３１１Ｊ１，３１１Ｊ２間のインダクタンスが高くなり、ジッタが低減する。
【０１３９】
ここで、図９（ｃ）に示すように、電源プレーン３１１Ｂについて、グランドヴィア３２２が貫通する貫通孔（貫通位置）３１１ｈ１とグランドヴィア３３２が貫通する貫通孔（貫通位置）３１１ｈ２とを結ぶ、仮想的な直線である線分ＬＶ３を定義する。
【０１４０】
電源プレーン３１１Ｂには、貫通孔３１１ｈ１に対して、線分ＬＶ３の反対側の位置に、スリット（第１電源外側スリット）３１１Ｓ３が形成されている。即ち、電源プレーン３１１Ｂには、貫通孔３１１ｈ１に対して、スリット３１２Ｓ１をプリント配線板３００Ｂの面に垂直な方向に内層３０２Ｂ（電源プレーン３１１Ｂ）に投影した投影像の位置とは反対側の位置にスリット３１１Ｓ３が形成されている。
【０１４１】
このスリット３１１Ｓ３により、電源プレーン３１１Ｂとグランドプレーン３１２Ｂとの電磁結合が弱められ、グランドプレーン３１２Ｂ−電源プレーン３１１Ｂ間の相互インダクタンスＭを低減することができる。よって、式（１）におけるインダクタンスＬｔｏｔａｌを高めることができ、その結果、より効果的に信号のジッタを低減することができる。
【０１４２】
また、図９（ｂ）に示すように、グランドプレーン３１２Ｂについて、電源ヴィア３２１が貫通する貫通孔（貫通位置）３１２ｈ１と電源ヴィア３３１が貫通する貫通孔（貫通位置）３１２ｈ２とを結ぶ、仮想的な直線である線分ＬＧ３を定義する。
【０１４３】
グランドプレーン３１２Ｂには、貫通孔３１２ｈ１に対して、線分ＬＧ３の反対側の位置に、スリット（第１グランド外側スリット）３１２Ｓ３が形成されている。即ちグランドプレーン３１２Ｂには、貫通孔３１２ｈ１に対して、スリット３１１Ｓ１をプリント配線板３００Ｂの面に垂直な方向に内層３０３Ｂ（グランドプレーン３１２Ｂ）に投影した投影像の位置とは反対側の位置にスリット３１２Ｓ３が形成されている。
【０１４４】
このスリット３１２Ｓ３により、電源プレーン３１１Ｂとグランドプレーン３１２Ｂとの電磁結合が弱められ、グランドプレーン３１２Ｂ−電源プレーン３１１Ｂ間の相互インダクタンスＭを低減することができる。よって、式（１）におけるインダクタンスＬｔｏｔａｌを高めることができ、その結果、より効果的に信号のジッタを低減することができる。
【０１４５】
スリット３１１Ｓ３，３１２Ｓ３は、相互インダクタンスＭを低減できれば、直線状（棒状）、円弧状、コ（Ｕ）の字状等、いかなる形状であってもよい。
【０１４６】
インダクタンスを高める方法に基づきプリント回路板５００Ｂを設計し、コンピュータシミュレーションによって効果を確認した。
【０１４７】
図１０は、本発明の第３実施形態に係るプリント回路板のプリント配線板の電源プレーン及びグランドプレーンのシミュレーションモデルを示す模式図である。図１０（ａ）は電源プレーン３１１Ｂ、図１０（ｂ）はグランドプレーン３１２Ｂを示す上面図である。半導体パッケージ１００をプリント配線板３００Ｂの面に垂直な方向に内層３０２Ｂ，３０３Ｂに投影した投影領域Ｒ２，Ｒ３には、電源ヴィア３２１とグランドヴィア３２２が、それぞれ１０個ずつ配置されている構成とした。半導体パッケージ２００の領域には、電源ヴィア３３１とグランドヴィア３３２が、それぞれ４個ずつ配置されている構成とした。
【０１４８】
グランドプレーン３１２Ｂには、グランドヴィア３２２とグランドヴィア３３２に近接して、スリット３１２Ｓ１とスリット３１２Ｓ２が形成されている。また、電源プレーン３１１Ｂには、電源ヴィア３２１と電源ヴィア３３１に近接して、スリット３１１Ｓ１とスリット３１１Ｓ２が形成されている。スリット３１２Ｓ１，３１２Ｓ２の形状は、グランドヴィア３２２，３３２を中心とした円弧状とし、スリット３１１Ｓ１，３１１Ｓ２の形状は、電源ヴィア３２１，３３１を中心とした円弧状とした。
【０１４９】
また、電源プレーン３１１Ｂには、貫通孔３１１ｈ１に近接して、スリット３１１Ｓ３が形成され、グランドプレーン３１２Ｂには、貫通孔３１２ｈ１に近接して、スリット３１２Ｓ３が形成されている。スリット３１１Ｓ３の形状は、貫通孔３１１ｈ１（グランドヴィア３２２）を中心とした円弧状とした。スリット３１２Ｓ３の形状は、貫通孔３１２ｈ１（電源ヴィア３２１）を中心とした円弧状とした。
【０１５０】
図１１は、本発明の第３実施形態に係るプリント回路板５００Ｂのシミュレーション結果と比較例のプリント回路板５００Ｘのシミュレーション結果とを比較したグラフである。
【０１５１】
図１１（ａ）は、第３実施形態と比較例とのインダクタンスを比較した結果を示すグラフである。バイパス回路４０２のコンデンサ素子４１３を介した給電経路のインダクタンスは、比較例が１９８［ｐＨ］であり、第３実施形態は４９１［ｐＨ］であった。第３実施形態の電源プレーン３１１Ｂ−グランドプレーン３１２Ｂ間の相互インダクタンスを低減するスリット３１１Ｓ３，３１２Ｓ３によって、インダクタンスが２９３［ｐＨ］高められ、給電経路の変化を防止するこができた。
【０１５２】
図１１（ｂ）は、第３実施形態と比較例とのジッタを比較したグラフである。比較例が１３３［ｐｓｅｃ］であり、第３実施形態は１１９［ｐｓｅｃ］であった。第３実施形態のスリット３１１Ｓ３，３１２Ｓ３によって、ジッタを１４［ｐｓｅｃ］低減することができた。即ち、第２実施形態によれば、上記第３実施形態よりも、ジッタを低減することができた。
【０１５３】
以上、本発明の第３実施形態によれば、電源ノイズ対策と信号ノイズ対策によって増加したジッタを抑制することができ、誤動作リスクを低減できる。
【０１５４】
なお、第３実施形態では、電源プレーン３１１Ｂにスリット３１１Ｓ３を形成し、グランドプレーン３１２Ｂにスリット３１２Ｓ３を形成した場合について説明したが、これに限定するものではない。スリット３１１Ｓ３，３１２Ｓ３を両方形成した方が相互インダクタンスＭを効果的に低減できるが、スリット３１１Ｓ３，３１２Ｓ３のうちいずれか一方のみ形成した場合であってもよい。
【０１５５】
また、第３実施形態では、第２実施形態のプリント配線板において、スリット３１１Ｓ３，３１２Ｓ３を形成した場合について説明したが、第１実施形態のプリント配線板において、スリット３１１Ｓ３を形成してもよい。これによっても、信号におけるジッタを低減することができる。
【０１５６】
［第４実施形態］
次に、本発明の第４実施形態に係るプリント回路板について説明する。図１２は、本発明の第４実施形態に係るプリント回路板を示す模式図である。図１２（ａ）はグランドプレーンの上面図、図１２（ｂ）は電源プレーンの上面図である。なお、第４実施形態において、上記第１〜第３実施形態と同様の構成については同一符号を付して説明を省略する。第４実施形態のプリント配線板は、上記第３実施形態の電源プレーンにスリット３１１Ｓ４を追加し、上記第３実施形態のグランドプレーンにスリット３１２Ｓ４を追加したものである。即ち、第４実施形態のプリント配線板は、上記第２実施形態の電源プレーンにスリット３１１Ｓ３，３１１Ｓ４を追加し、上記第２実施形態のグランドプレーンにスリット３１２Ｓ３，３１２Ｓ４を追加したものである。
【０１５７】
第４実施形態のプリント配線板は、上記第１実施形態と同様、導体層である２つの表層と、２つの表層間に絶縁体層（誘電体層）を介して配置された導体層である内層３０２Ｃ，３０３Ｃを有する多層（４層）のプリント配線板である。なお、表層上には、不図示のソルダーレジストが形成されている。
【０１５８】
図１２（ｂ）に示すように、内層３０２Ｃには、電源プレーン３１１Ｃが配置されている。図１２（ａ）に示すように、内層３０３Ｃには、グランドプレーン３１２Ｃが配置されている。
【０１５９】
図１２（ｂ）に示すように、電源プレーン３１１Ｃには、上記第３実施形態と同様、スリット３１１Ｓ３が形成されている。また、図１２（ａ）に示すように、グランドプレーン３１２Ｃには、上記第３実施形態と同様、スリット３１２Ｓ３が形成されている。よって、電源プレーン３１１Ｃとグランドプレーン３１２Ｃとの相互インダクタンスＭが減少し、式（１）におけるインダクタンスＬｔｏｔａｌを高めることができ、その結果、より効果的に信号のジッタを低減することができる。
【０１６０】
更に、図１２（ｂ）に示すように、電源プレーン３１１Ｃには、貫通孔３１１ｈ２に対して、線分ＬＶ３の反対側の位置に、スリット（第２電源外側スリット）３１１Ｓ４が形成されている。即ち、電源プレーン３１１Ｃには、貫通孔３１１ｈ２に対して、スリット３１２Ｓ２をプリント配線板の面に垂直な方向に内層３０２Ｃ（電源プレーン３１１Ｃ）に投影した投影像の位置とは反対側の位置にスリット３１１Ｓ４が形成されている。
【０１６１】
このスリット３１１Ｓ４により、電源プレーン３１１Ｃとグランドプレーン３１２Ｃとの電磁結合が弱められ、グランドプレーン３１２Ｃ−電源プレーン３１１Ｃ間の相互インダクタンスＭを低減することができる。よって、式（１）におけるインダクタンスＬｔｏｔａｌを高めることができ、その結果、より効果的に信号のジッタを低減することができる。
【０１６２】
また、図１２（ａ）に示すように、グランドプレーン３１２Ｃには、貫通孔３１２ｈ２に対して、線分ＬＧ３の反対側の位置に、スリット（第２グランド外側スリット）３１２Ｓ４が形成されている。即ちグランドプレーン３１２Ｃには、貫通孔３１２ｈ２に対して、スリット３１１Ｓ２をプリント配線板の面に垂直な方向に内層３０３Ｃ（グランドプレーン３１２Ｃ）に投影した投影像の位置とは反対側の位置にスリット３１２Ｓ４が形成されている。
【０１６３】
このスリット３１２Ｓ４により、電源プレーン３１１Ｃとグランドプレーン３１２Ｃとの電磁結合が弱められ、グランドプレーン３１２Ｃ−電源プレーン３１１Ｃ間の相互インダクタンスＭを低減することができる。よって、式（１）におけるインダクタンスＬｔｏｔａｌを高めることができ、その結果、より効果的に信号のジッタを低減することができる。
【０１６４】
なお、第４実施形態では、電源プレーン３１１Ｃにスリット３１１Ｓ３，３１１Ｓ４を形成し、グランドプレーン３１２Ｃにスリット３１２Ｓ３，３１２Ｓ４を形成した場合について説明したが、これに限定するものではない。スリット３１１Ｓ３，３１１Ｓ４，３１２Ｓ３，３１２Ｓ４を全て形成した方が相互インダクタンスＭを効果的に低減できるが、スリット３１１Ｓ３，３１１Ｓ４，３１２Ｓ３，３１２Ｓ４のうち少なくとも１つを形成した場合であってもよい。
【０１６５】
また、第４実施形態では、第２実施形態のプリント配線板において、スリット３１１Ｓ３，３１１Ｓ４，３１２Ｓ３，３１２Ｓ４を形成した場合について説明したが、これに限定するものではない。第１実施形態のプリント配線板において、スリット３１１Ｓ３，３１１Ｓ４のうち少なくとも１つを形成してもよい。これによっても、信号におけるジッタを低減することができる。
【０１６６】
［第５実施形態］
次に、本発明の第５実施形態に係るプリント回路板について説明する。図１３は、本発明の第５実施形態に係るプリント回路板を示す模式図である。図１３（ａ）はプリント回路板の斜視図、図１３（ｂ）はグランドプレーンの上面図、図１３（ｃ）は電源プレーンの上面図である。なお、第５実施形態において、上記第１〜第４実施形態と同様の構成については同一符号を付して説明を省略する。
【０１６７】
上記第１実施形態では、グランドプレーン３１２にスリット３１２Ｓ１，３１２Ｓ２を形成した場合について説明したが、グランドプレーンにスリットを形成する代わりに、上記第２実施形態のように、電源プレーンにスリットを形成してもよい。即ち、上記第２実施形態において、グランドプレーンでスリット３１２Ｓ１，３１２Ｓ２を省略してもよい。
【０１６８】
詳述すると、図１３（ａ）に示すように、第５実施形態におけるプリント回路板５００Ｄは、プリント配線板３００Ｄと、プリント配線板３００Ｄに実装された、上記第１実施形態と同様の半導体パッケージ１００及び半導体パッケージ２００と、を備えている。
【０１６９】
プリント配線板３００Ｄは、導体が配置される導体層が複数層（第５実施形態では４層）ある多層プリント配線板である。即ち、プリント配線板３００Ｄは、導体層である、表層３０１、内層３０２Ａ、内層３０３Ｄ及び表層３０４が絶縁体層（誘電体層）を介して積層された積層プリント配線板である。なお、表層３０１，３０４上には、不図示のソルダーレジストが形成されている。
【０１７０】
表層３０１には、上記第１実施形態と同様、半導体パッケージ１００の出力端子１０３と半導体パッケージ２００の入力端子２０３とを電気的に接続する信号線である信号パターン３１３が形成されている。
【０１７１】
内層３０２Ａには、上記第２実施形態と同様、不図示の電源回路により電源電位が印加される、プレーン状の導体からなる電源パターン（電源プレーン）３１１Ａが形成されている。
【０１７２】
内層３０３Ｄには、第１，第２実施形態で説明したようなスリット３１２Ｓ１，３１２Ｓ２が形成されていない、不図示の電源回路によりグランド電位が印加される、プレーン状の導体からなるグランドパターン（グランドプレーン）３１２Ｄが形成されている。
【０１７３】
第５実施形態においても上記第１〜第４実施形態と同様、半導体パッケージ１００，２００は、表層３０１に実装されている。
【０１７４】
半導体パッケージ１００の電源端子１０１は、プリント配線板３００Ｄに形成された、第１電源ヴィアである電源ヴィア３２１を介して電源プレーン３１１Ａに電気的に接続されている。半導体パッケージ１００のグランド端子１０２は、プリント配線板３００Ｄに形成された、第１グランドヴィアであるグランドヴィア３２２を介してグランドプレーン３１２Ｄに電気的に接続されている。電源ヴィア３２１及びグランドヴィア３２２は、プリント配線板３００Ｄの面（表層３０１）に対して垂直な方向で、半導体パッケージ１００に対向する位置に形成されている。
【０１７５】
半導体パッケージ２００の電源端子２０１は、不図示の電源ヴィアを介して電源プレーン３１１Ａに電気的に接続されており、グランド端子２０２は、不図示のグランドヴィアを介してグランドプレーン３１２Ｄに電気的に接続されている。
【０１７６】
これにより、電源プレーン３１１Ａは、半導体パッケージ１００の電源端子１０１と半導体パッケージ２００の電源端子２０１とに導通している。また、グランドプレーン３１２Ｄは、半導体パッケージ１００のグランド端子１０２と半導体パッケージ２００のグランド端子２０２とに導通している。そして、半導体パッケージ１００の電源端子１０１−グランド端子１０２間、並びに半導体パッケージ２００の電源端子２０１−グランド端子２０２間に、不図示の電源回路による動作電圧が印加される。
【０１７７】
プリント回路板５００Ｄは、上記第１実施形態と同様、半導体パッケージ１００側（第１半導体回路側）に配置されたバイパス回路４０１と、半導体パッケージ２００側（第２半導体回路側）に配置されたバイパス回路４０２とを備えている。
【０１７８】
バイパス回路４０１，４０２は、プリント配線板３００Ｄに実装されている。第５実施形態においても、バイパス回路４０１は、上記第１実施形態と同様の位置、即ち表層３０４（半導体パッケージ１００が実装された面とは反対側の面）に実装されている。バイパス回路４０２は、上記第１実施形態と同様の位置、即ち表層３０１（半導体パッケージ２００が実装された面）に実装されている。
【０１７９】
バイパス回路４０１は、半導体パッケージ１００をプリント配線板３００Ｄの面に垂直な方向に表層３０４に投影した投影領域内（領域Ｒ４内）に配置されている。バイパス回路４０２は、半導体パッケージ２００の近傍に配置されている。即ち、バイパス回路４０２は、半導体パッケージ２００との間に別の部品が実装されていない状態で、半導体パッケージ２００に隣接して配置されている。
【０１８０】
プリント配線板３００Ｄは、半導体パッケージ２００の周囲（バイパス回路４０２の近傍）に形成された、第２電源ヴィアである電源ヴィア３３１と、第２グランドヴィアであるグランドヴィア３３２とを有している。
【０１８１】
電源ヴィア３２１，３３１は、いずれも電源プレーン３１１Ａに接続されており、グランドプレーン３１２Ｄに形成された貫通孔３１２ｈ１，３１２ｈ２を、グランドプレーン３１２Ｄに非接触状態で貫通している。グランドヴィア３２２，３３２は、いずれもグランドプレーン３１２Ｄに接続されており、電源プレーン３１１Ａに形成された貫通孔３１１ｈ１，３１１ｈ２を、電源プレーン３１１Ａに非接触状態で貫通している。これにより、電源ヴィア３２１，３３１は、電源プレーン３１１Ａに導通しており、グランドプレーン３１２Ｄには非導通となっている。また、グランドヴィア３２２，３３２は、グランドプレーン３１２Ｄに導通しており、電源プレーン３１１Ａには非導通となっている。
【０１８２】
バイパス回路４０１の一端が、電源ヴィア３２１で電源プレーン３１１Ａ（電源端子１０１）に電気的に接続され、バイパス回路４０１の他端が、グランドヴィア３２２でグランドプレーン３１２Ｄ（グランド端子１０２）に電気的に接続されている。また、バイパス回路４０２の一端が、電源ヴィア３３１で電源プレーン３１１Ａに電気的に接続され、バイパス回路４０２の他端が、グランドヴィア３３２でグランドプレーン３１２Ｄに電気的に接続されている。
【０１８３】
バイパス回路４０１は、上記第１実施形態と同様の構成であり、抵抗素子４１１と、抵抗素子４１１に直列接続されたコンデンサ素子４１２とで構成されている。バイパス回路４０２も、上記第１実施形態と同様の構成であり、コンデンサ素子４１３で構成されている。
【０１８４】
図１３（ｃ）に示すように、電源プレーン３１１Ａには、グランドヴィア３２２が貫通する貫通孔３１１ｈ１、及びグランドヴィア３３２が貫通する貫通孔３１１ｈ２が形成されている。また、電源プレーン３１１Ａには、電源ヴィア３２１が接続された接続部３１１Ｊ１、及び電源ヴィア３３１が接続された接続部３１１Ｊ２が形成されている。これら貫通孔３１１ｈ１及び接続部３１１Ｊ１は、半導体パッケージ１００をプリント配線板３００の面（表層３０１）に垂直な方向に内層３０２Ａに投影した投影領域Ｒ２内に形成されている。
【０１８５】
グランドヴィア３２２，３３２は、電源プレーン３１１Ａとショートしないように、貫通孔３１１ｈ１，３１１ｈ２のクリアランスによって絶縁される。電源ヴィア３２１，３３１は、電源プレーン３１１Ａに接続部３１１Ｊ１，３１１Ｊ２で接続される。各ヴィア３２１，３２２，３３１，３３２の断面は、円形状であり、直径が同一に設定されている。なお、各ヴィア３２１，３２２，３３１，３３２の断面の直径は同一でなくてもよい。ここで、電源ヴィア３２１の接続部（接続位置）３１１Ｊ１の中心点と電源ヴィア３３１の接続部（接続位置）３１１Ｊ２の中心点とを結ぶ仮想的な直線の線分を線分ＬＶ１とする。
【０１８６】
第５実施形態では、電源プレーン３１１Ａには、電源ヴィア３２１の接続部３１１Ｊ１と電源ヴィア３３１の接続部３１１Ｊ２との間に、線分ＬＶ１を横断するスリット（電源内側スリット）３１１Ｓ１，３１１Ｓ２が形成されている。このように、電源プレーン３１１Ａには、線分ＬＶ１を横断する少なくとも１つのスリット（第５実施形態では２つのスリット３１１Ｓ１，３１１Ｓ２）が形成されている。これにより、電源ヴィア３２１と電源ヴィア３３１との間のインダクタンス、即ちインピーダンスが高くなり、電源ヴィア３２１に伝播した電源ノイズは、バイパス回路４０２には流れにくくなり、バイパス回路４０１を流れやすくなる。よって、バイパス回路４０１よる電源ノイズの減衰効果が高まり、より早く電源ノイズが収束する。よって、バイパス回路４０１とバイパス回路４０２とを組合せても、バイパス回路４０１において効果的に電源ノイズを低減できるので、信号パターン３１３を伝搬する信号におけるジッタを低減することができる。
【０１８７】
なお、１つの線分ＬＶ１に対し、線分ＬＶ１を横断するスリットの数は１つ、又は３つ以上でもよいが、第５実施形態では２つである。
【０１８８】
スリット３１１Ｓ１は、上記第２実施形態と同様、電源ヴィア３２１に隣接し、線分ＬＶ１を横切って配置される。スリット３１１Ｓ１の線分ＬＶ１に垂直な垂線ＬＶ２に沿う方向の長さＤ７が、電源ヴィア３２１の直径Ｄ５よりも長い。
【０１８９】
スリット３１１Ｓ２は、上記第２実施形態と同様、電源ヴィア３３１に隣接し、線分ＬＶ１を横切って配置される。スリット３１１Ｓ２の線分ＬＶ１に垂直な垂線ＬＶ２に沿う方向の長さＤ８が、電源ヴィア３３１の直径Ｄ６よりも長い。
【０１９０】
即ち、第５実施形態では、スリット３１１Ｓ１，３１１Ｓ２は、電源ヴィア３２１，３３１の直径Ｄ５，Ｄ６よりも横断方向（垂線ＬＶ２に沿う方向）に長く形成されている。これにより電源プレーン３１１Ａにおける電源ヴィア３２１の接続部３１１Ｊ１と電源ヴィア３３１の接続部３１１Ｊ２との間のインダクタンス（インピーダンス）を効果的に高くすることができ、より効果的に信号のジッタを低減することができる。
【０１９１】
また、第５実施形態では、電源プレーン３１１Ａにおいて、スリット３１１Ｓ１が電源ヴィア３２１の接続部３１１Ｊ１の近傍に、スリット３１１Ｓ２が電源ヴィア３３１の接続部３１１Ｊ２の近傍にそれぞれ形成されている。接続部３１１Ｊ１の近傍とは、接続部３１１Ｊ１との間に他の素子や導体が介在していない状態をいい、接続部３１１Ｊ２の近傍とは、接続部３１１Ｊ２との間に他の素子や導体が介在していない状態をいう。このように、第５実施形態では、スリット３１１Ｓ１が接続部３１１Ｊ１に、スリット３１１Ｓ２が接続部３１１Ｊ２にそれぞれ隣接して形成されている。これにより、電源ヴィア３２１の接続部３１１Ｊ１と電源ヴィア３３１の接続部３１１Ｊ２との間のインダクタンス（インピーダンス）をより効果的に高めることができ、より効果的に信号のジッタを低減することができる。
【０１９２】
このように、第５実施形態では、電源プレーン３１１Ａの自己インダクタンスＬｖｄｄを大きくすることに着目した。電源プレーン３１１Ａにそれぞれ少なくとも１つ（第５実施形態では２つ）のスリット３１１Ｓ１，３１１Ｓ２を設け、電流経路を長くして、自己インダクタンスＬｖｄｄを大きくした。
【０１９３】
各スリット３１１Ｓ１，３１１Ｓ２の役割は、自己インダクタンスを高めるために、電流経路を迂回させることである。そのため、各スリットの形状は、電流経路を迂回させる形状であればいかなる形状であってもよく、例えば上記第１実施形態と同様、直線状（棒状）、円弧状、コ（Ｕ）の字状であってもよい。
【０１９４】
［第６実施形態］
次に、本発明の第６実施形態に係るプリント回路板について説明する。図１４は、本発明の第６実施形態に係るプリント回路板を示す模式図である。図１４（ａ）はグランドプレーンの上面図、図１４（ｂ）は電源プレーンの上面図である。なお、第６実施形態において、上記第１〜第５実施形態と同様の構成については同一符号を付して説明を省略する。第６実施形態のプリント配線板は、上記第５実施形態のグランドプレーンにスリット３１２Ｓ３，３１２Ｓ４を追加したものである。
【０１９５】
第６実施形態のプリント配線板は、上記第１実施形態と同様、導体層である２つの表層と、２つの表層間に絶縁体層（誘電体層）を介して配置された導体層である内層３０２Ａ，３０３Ｅを有する多層（４層）のプリント配線板である。なお、表層上には、不図示のソルダーレジストが形成されている。
【０１９６】
図１４（ｂ）に示すように、内層３０２Ａには、上記第５実施形態と同様、スリット３１１Ｓ１，３１１Ｓ２を有する電源プレーン３１１Ａが配置されている。図１４（ａ）に示すように、内層３０３Ｅには、グランドプレーン３１２Ｅが配置されている。
【０１９７】
図１４（ａ）に示すように、グランドプレーン３１２Ｅには、貫通孔３１２ｈ１に対して、線分ＬＧ３の反対側の位置に、スリット（第１グランド外側スリット）３１２Ｓ３が形成されている。即ちグランドプレーン３１２Ｅには、貫通孔３１２ｈ１に対して、スリット３１１Ｓ１をプリント配線板の面に垂直な方向に内層３０３Ｅ（グランドプレーン３１２Ｅ）に投影した投影像の位置とは反対側の位置にスリット３１２Ｓ３が形成されている。
【０１９８】
このスリット３１２Ｓ３により、電源プレーン３１１Ａとグランドプレーン３１２Ｅとの電磁結合が弱められ、グランドプレーン３１２Ｅ−電源プレーン３１１Ａ間の相互インダクタンスＭを低減することができる。よって、式（１）におけるインダクタンスＬｔｏｔａｌを高めることができ、その結果、より効果的に信号のジッタを低減することができる。
【０１９９】
また、図１４（ａ）に示すように、グランドプレーン３１２Ｅには、貫通孔３１２ｈ２に対して、線分ＬＧ３の反対側の位置に、スリット（第２グランド外側スリット）３１２Ｓ４が形成されている。即ちグランドプレーン３１２Ｅには、貫通孔３１２ｈ２に対して、スリット３１１Ｓ２をプリント配線板の面に垂直な方向に内層３０３Ｅ（グランドプレーン３１２Ｅ）に投影した投影像の位置とは反対側の位置にスリット３１２Ｓ４が形成されている。
【０２００】
このスリット３１２Ｓ４により、電源プレーン３１１Ａとグランドプレーン３１２Ｅとの電磁結合が弱められ、グランドプレーン３１２Ｅ−電源プレーン３１１Ａ間の相互インダクタンスＭを低減することができる。よって、式（１）におけるインダクタンスＬｔｏｔａｌを高めることができ、その結果、より効果的に信号のジッタを低減することができる。
【０２０１】
なお、第６実施形態では、グランドプレーン３１２Ｅにスリット３１２Ｓ３，３１２Ｓ４を形成した場合について説明したが、これに限定するものではない。スリット３１２Ｓ３，３１２Ｓ４を両方形成した方が相互インダクタンスＭを効果的に低減できるが、スリット３１２Ｓ３，３１２Ｓ４のうちいずれか１つのみ形成した場合であってもよい。
【０２０２】
なお、本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。
【０２０３】
上記第１〜第６実施形態では、半導体パッケージ１００，２００を表層３０１に実装した場合について説明したが、これに限定するものではない。プリント配線板における半導体パッケージ１００，２００の実装の組合せは４通りあり、いずれの実装形態であってもよい。即ち、１つ目（第１〜第６実施形態）は、半導体パッケージ１００，２００を、表層（第１の部品搭載面）３０１に搭載する場合である。２つ目は、半導体パッケージ１００を表層（第１の部品搭載面）３０１に搭載し、半導体パッケージ２００を表層（第２の部品搭載面）３０４に搭載する場合である。３つ目は、半導体パッケージ１００を表層（第２の部品搭載面）３０４に搭載し、半導体パッケージ２００を表層（第１の部品搭載面）３０１に搭載する場合である。４つ目は、半導体パッケージ１００，２００を表層（第２の部品搭載面）３０４に搭載する場合である。
【０２０４】
また、バイパス回路４０１及びバイパス回路４０２の配置も上記第１〜第６実施形態の配置に限定するものでなない。例えば、バイパス回路４０１を半導体パッケージ１００と同じ面であって半導体パッケージ１００の近傍に実装してもよい。また、バイパス回路４０２を、半導体パッケージ２００が実装される面とは反対側の面に、半導体パッケージ２００を投影した投影領域に実装してもよい。
【０２０５】
また、上記第１〜第６実施形態では、電源プレーンとグランドプレーンとが異なる導体層に形成された場合について説明したが、これに限定するものではなく、電源プレーンとグランドプレーンとが同一の導体層に形成されていてもよい。また、電源プレーンとグランドプレーンとが異なる導体層に形成される場合、上記第１〜第６実施形態の積層順番に限定されるものではない。また、上記第１〜第６実施形態では、４層のプリント配線板について説明したが、２層以上のプリント配線板について本発明は適用可能である。電源プレーンとグランドプレーンとが異なる導体層に形成される場合は、３層以上のプリント配線板であればよい。
【符号の説明】
【０２０６】
１００…半導体パッケージ（第１半導体回路）、１０１…電源端子（第１電源端子）、１０２…グランド端子（第１グランド端子）、１０３…出力端子、２００…半導体パッケージ（第２半導体回路）、２０１…電源端子（第２電源端子）、２０２…グランド端子（第２グランド端子）、２０３…入力端子、３００…プリント配線板、３１１…電源プレーン、３１２…グランドプレーン、３１２Ｓ１，３１２Ｓ２…スリット（グランド内側スリット）、３２１…電源ヴィア（第１電源ヴィア）、３２２…グランドヴィア（第１グランドヴィア）、３３１…電源ヴィア（第２電源ヴィア）、３３２…グランドヴィア（第２グランドヴィア）、４０１…バイパス回路（第１バイパス回路）、４０２…バイパス回路（第２バイパス回路）、５００…プリント回路板
【図１】
2016100434.tif 000004
【図２】
2016100434.tif 000005
【図３】
2016100434.tif 000006
【図４】
2016100434.tif 000007
【図５】
2016100434.tif 000008
【図６】
2016100434.tif 000009
【図７】
2016100434.tif 000010
【図８】
2016100434.tif 000011
【図９】
2016100434.tif 000012
【図１０】
2016100434.tif 000013
【図１１】
2016100434.tif 000014
【図１２】
2016100434.tif 000015
【図１３】
2016100434.tif 000016
【図１４】
2016100434.tif 000017
【図１５】
2016100434.tif 000018
【図１６】
2016100434.tif 000019
【図１７】
2016100434.tif 000020