(57)【要約】【課題】  制御装置と通信を行う際に使用するインターフェース方式を変更することができる回路装置、物理量検出装置、電子機器及び移動体の提供。【解決手段】  回路装置２０は、インターフェース処理の方式を第１のインターフェース方式〜第ｎのインターフェース方式（ｎは２以上の整数）に切り替え可能なインターフェース部１４４と、不揮発性メモリー１４６と、不揮発性メモリー１４６の制御シーケンスを実行するシーケンス実行回路１４１とを含む。そして、シーケンス実行回路１４１は、第１のインターフェース方式〜第ｎのインターフェース方式のうちの第ｉのインターフェース方式（ｉは１≦ｉ≦ｎの整数）を指定するコマンドを、インターフェース部１４４を介して受け付けた場合に、第ｉのインターフェース方式の指定情報を不揮発性メモリー１４６に書き込むシーケンスを実行する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
インターフェース処理の方式を第１のインターフェース方式〜第ｎのインターフェース方式（ｎは２以上の整数）に切り替え可能なインターフェース部と、
不揮発性メモリーと、
前記不揮発性メモリーの制御シーケンスを実行するシーケンス実行回路と、
を含み、
前記シーケンス実行回路は、
前記第１のインターフェース方式〜前記第ｎのインターフェース方式のうちの第ｉのインターフェース方式（ｉは１≦ｉ≦ｎの整数）を指定するコマンドを、前記インターフェース部を介して受け付けた場合に、前記第ｉのインターフェース方式の指定情報を前記不揮発性メモリーに書き込むシーケンスを実行することを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
起動時に前記不揮発性メモリーから前記指定情報がロードされるレジスター部を有し、
前記インターフェース部は、
前記レジスター部にロードされた前記指定情報に基づいて前記インターフェース処理の方式を切り替えることを特徴とする回路装置。
【請求項３】
請求項１又は２に記載の回路装置において、
前記シーケンス実行回路は、
前記不揮発性メモリーのアドレス空間のうち特定のアドレス領域に前記指定情報を書き込むシーケンスを実行することを特徴とする回路装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の回路装置において、
起動時に前記不揮発性メモリーから前記指定情報がロードされるレジスター部と、
前記インターフェース部を介して前記レジスター部の書き換えコマンドを受け付けた場合に、前記レジスター部の前記指定情報を書き換える制御部と、
を含むことを特徴とする回路装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の回路装置において、
前記第１のインターフェース方式〜前記第ｎのインターフェース方式は、
３線式のＳＰＩ方式、４線式のＳＰＩ方式及びＩ２Ｃ方式のうちの少なくとも一つの方式を含むことを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の回路装置において、
物理量トランスデューサーを駆動する駆動回路と、
前記物理量トランスデューサーから出力される物理量に応じた検出信号に基づいて、前記物理量に対応する物理量情報を検出する検出回路と、
を含むことを特徴とする回路装置。
【請求項７】
請求項６に記載の回路装置において、
前記インターフェース部は、
前記検出回路により検出された前記物理量情報の検出データを出力することを特徴とする回路装置。
【請求項８】
請求項６又は７に記載の回路装置と、
物理量トランスデューサーと、
を含むことを特徴とする物理量検出装置。
【請求項９】
請求項１乃至７のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
【請求項１０】
請求項１乃至７のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置、物理量検出装置、電子機器及び移動体等に関係する。
【背景技術】
【０００２】
ジャイロセンサーや温度センサー、加速度センサーといった種々のセンサー出力を取得、利用する機器が知られている。これらのセンサーを駆動させ、センサー出力を検出する回路装置には、回路装置を制御する制御装置と通信を行うものがある。
【０００３】
これらの回路装置等に関する発明としては特許文献１に記載される通信装置がある。特許文献１では、記憶部に記憶された情報に基づいて、外部との通信処理を行う通信装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３４３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前述した回路装置と制御装置は任意のインターフェース方式に従って、通信を行う。この際には、例えば制御装置の種類によって異なるインターフェース方式を使用する必要がある。そのため、制御装置の種類に合わせて使用するインターフェース方式を変更できない場合には、予め設定されているインターフェース方式に、制御装置の構成やプログラムを合わせる必要があり、不便である。
【０００６】
本発明の幾つかの態様によれば、制御装置と通信を行う際に使用するインターフェース方式を変更することができる回路装置、物理量検出装置、電子機器及び移動体等を提供することができる。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または態様として実現することが可能である。
【０００８】
本発明の一態様は、インターフェース処理の方式を第１のインターフェース方式〜第ｎのインターフェース方式（ｎは２以上の整数）に切り替え可能なインターフェース部と、不揮発性メモリーと、前記不揮発性メモリーの制御シーケンスを実行するシーケンス実行回路と、を含み、前記シーケンス実行回路は、前記第１のインターフェース方式〜前記第ｎのインターフェース方式のうちの第ｉのインターフェース方式（ｉは１≦ｉ≦ｎの整数）を指定するコマンドを、前記インターフェース部を介して受け付けた場合に、前記第ｉのインターフェース方式の指定情報を前記不揮発性メモリーに書き込むシーケンスを実行する回路装置に関係する。
【０００９】
本発明の一態様では、第１のインターフェース方式〜第ｎのインターフェース方式のうちの第ｉのインターフェース方式を指定するコマンドを、インターフェース部を介して受け付けた場合に、第ｉのインターフェース方式の指定情報を不揮発性メモリーに書き込むシーケンスを実行する。よって、制御装置と通信を行う際に使用するインターフェース方式を変更することが可能となる。
【００１０】
また、本発明の一態様では、起動時に前記不揮発性メモリーから前記指定情報がロードされるレジスター部を有し、前記インターフェース部は、前記レジスター部にロードされた前記指定情報に基づいて前記インターフェース処理の方式を切り替えてもよい。
【００１１】
これにより、不揮発性メモリーに予め記憶された指定情報に対応するインターフェース方式で、制御装置と通信を行うこと等が可能になる。
【００１２】
また、本発明の一態様では、前記シーケンス実行回路は、前記不揮発性メモリーのアドレス空間のうち特定のアドレス領域に前記指定情報を書き込むシーケンスを実行してもよい。
【００１３】
これにより、不揮発性メモリーの特定のアドレス領域に書き込まれた指定情報に対応するインターフェース方式で、制御装置と通信すること等が可能になる。
【００１４】
また、本発明の一態様では、起動時に前記不揮発性メモリーから前記指定情報がロードされるレジスター部と、前記インターフェース部を介して前記レジスター部の書き換えコマンドを受け付けた場合に、前記レジスター部の前記指定情報を書き換える制御部と、を含んでもよい。
【００１５】
これにより、シーケンス実行回路を介さなくても、レジスター部に記憶された指定情報を書き換えること等が可能になる。
【００１６】
また、本発明の一態様では、前記第１のインターフェース方式〜前記第ｎのインターフェース方式は、３線式のＳＰＩ方式、４線式のＳＰＩ方式及びＩ２Ｃ方式のうちの少なくとも一つの方式を含んでもよい。
【００１７】
これにより、回路装置が、３線式のＳＰＩ方式、４線式のＳＰＩ方式及びＩ２Ｃのうちのいずれかのインターフェース方式で、制御装置と通信すること等が可能になる。
【００１８】
また、本発明の一態様では、物理量トランスデューサーを駆動する駆動回路と、前記物理量トランスデューサーから出力される物理量に応じた検出信号に基づいて、前記物理量に対応する物理量情報を検出する検出回路と、を含んでもよい。
【００１９】
これにより、物理量情報を検出すること等が可能になる。
【００２０】
また、本発明の一態様では、前記インターフェース部は、前記検出回路により検出された前記物理量情報の検出データを出力してもよい。
【００２１】
これにより、例えば検出データを制御装置に出力すること等が可能になる。
【００２２】
また、本発明の他の態様は、前記回路装置と、物理量トランスデューサーと、を含む物理量検出装置に関係する。
【００２３】
また、本発明の他の態様は、前記回路装置を含む電子機器に関係する。
【００２４】
また、本発明の他の態様は、前記回路装置を含む移動体に関係する。
【図面の簡単な説明】
【００２５】
【図１】本実施形態の回路構成図。
【図２】インターフェース部の具体的な構成例。
【図３】変形例の回路構成図。
【図４】図４（Ａ）、図４（Ｂ）は、４線式のＳＰＩの説明図。
【図５】図５（Ａ）、図５（Ｂ）は、３線式のＳＰＩの説明図。
【図６】図６（Ａ）〜図６（Ｃ）は、Ｉ２Ｃ方式の説明図。
【図７】消去動作のシーケンス図。
【図８】書き込み動作のシーケンス図。
【図９】第１の読み出し動作のシーケンス図。
【図１０】第２の読み出し動作のシーケンス図。
【図１１】不揮発性メモリーの詳細な構成例。
【図１２】メモリーブロックの詳細な回路構成図。
【図１３】不揮発性メモリーの動作の説明図。
【図１４】不揮発性メモリーセルの構造図。
【図１５】本実施形態のジャイロセンサー（物理量検出装置）の構成例。
【図１６】駆動回路及び検出回路の詳細な構成例。
【図１７】図１７（Ａ）〜図１７（Ｄ）は、回路装置を含む移動体の例の説明図。
【発明を実施するための形態】
【００２６】
以下、本実施形態について説明する。なお、以下で説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。
【００２７】
１．回路装置の構成
本実施形態の回路装置の構成例を図１に示す。本実施形態の回路装置２０は、インターフェース処理の方式を第１のインターフェース方式〜第ｎのインターフェース方式（ｎは２以上の整数）に切り替え可能なインターフェース部１４４と、不揮発性メモリー１４６と、不揮発性メモリー１４６の制御シーケンスを実行するシーケンス実行回路１４１と、を含む。回路装置２０は、インターフェース部１４４を介して、回路装置２０を制御する制御装置７０（処理部、コントローラー）と通信を行う。
【００２８】
より具体的には、回路装置２０は図２に示すような構成である。不揮発性メモリー１４６は例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）のメモリーであり、インターフェース部１４４は、Ｉ／Ｆ１〜Ｉ／Ｆ３の３つのインターフェース方式に対応が可能である。図２の場合には、ｎ＝３である。そして、インターフェース部１４４は、セレクター部１４９を有しており、セレクター部１４９が、Ｉ／Ｆ１〜Ｉ／Ｆ３の中から、使用するインターフェース方式を選択する。
【００２９】
また、シーケンス実行回路１４１は、各インターフェース方式（例えば後述するＳＰＩ、Ｉ２Ｃ等）により制御装置７０から送られて来たコマンドを判別し、コマンドの判別結果に基づいて、不揮発性メモリー（ＭＯＮＯＳ）１４６に対して、各制御シーケンスを実行する。つまり、シーケンス実行回路１４１は、例えば不揮発性メモリー１４６に対して、消去動作、書き込み動作、読み出し動作を実行して、データを入出力する。制御装置７０から送られるコマンドは、これらの動作（消去動作、書き込み動作、読み出し動作）を指示する情報を含む。具体的には、後述するように、シーケンス実行回路１４１が消去コマンドを取得した場合には、回路装置２０に設けられるＶＰＰ端子に所与の電圧ＶＰＰを印加するなどの消去動作を実行し、メモリーセルの情報を消去する。また、シーケンス実行回路１４１が書き込みコマンドを取得した場合には、書き込みコマンドに続いて入力されるデータを受信して、不揮発性メモリー１４６に受信したデータの各ビットの書き込み動作を行う。さらに、シーケンス実行回路１４１が読み出しコマンドを取得した場合には、不揮発性メモリー１４６からデータの各ビットの読み出し動作を実行して、データ線を介して読み出したデータを制御装置７０やレジスター部１４２に出力する。なお、消去動作、書き込み動作、読み出し動作の詳細については、図７〜図１０を用いて後述する。
【００３０】
そして、本実施形態の回路装置２０は、起動時に不揮発性メモリー１４６からインターフェース方式の指定情報がロードされるレジスター部１４２を有する。この際には、シーケンス実行回路１４１が、不揮発性メモリー１４６に対して指定情報の読み出し動作を行って、読み出した指定情報をレジスター部１４２に出力する。そして、インターフェース部１４４は、レジスター部１４２にロードされた指定情報に基づいてインターフェース処理の方式を切り替える。
【００３１】
これにより、不揮発性メモリー１４６に予め記憶された指定情報に対応するインターフェース方式で、制御装置７０と通信を行うこと等が可能になる。
【００３２】
さらに、シーケンス実行回路１４１は、第１のインターフェース方式〜第ｎのインターフェース方式のうちの第ｉのインターフェース方式（ｉは１≦ｉ≦ｎの整数）を指定するコマンドを、インターフェース部１４４を介して受け付けた場合に、第ｉのインターフェース方式の指定情報を不揮発性メモリー１４６に書き込むシーケンス（書き込み動作）を実行する。
【００３３】
そしてその後に、シーケンス実行回路１４１が、不揮発性メモリー１４６から、書き込んだ第ｉのインターフェース方式の指定情報の読み出し動作を行い、第ｉのインターフェース方式の指定情報がレジスター部１４２にロードされる。そして、インターフェース部１４４が、レジスター部１４２にロードされた指定情報に基づいて、インターフェース方式を第ｉのインターフェース方式に切り替える。
【００３４】
このように、制御装置７０と通信を行う際に使用するインターフェース方式を変更することが可能となる。
【００３５】
ここで、インターフェース方式とは、回路装置２０と制御装置７０が通信を行う際に用いる通信規格のことである。例えば、第１のインターフェース方式〜第ｎのインターフェース方式は、３線式のＳＰＩ（Serial Peripheral Interface）方式（以下、単に３線式のＳＰＩと呼ぶ）、４線式のＳＰＩ方式（以下、単に４線式のＳＰＩと呼ぶ）及びＩ２Ｃ（Inter-Integrated Circuit）方式（以下、単にＩ２Ｃと呼ぶ）のうちの少なくとも一つの方式を含む。図２の例では、例えばＩ／Ｆ１が３線式のＳＰＩであり、Ｉ／Ｆ２が４線式のＳＰＩであり、Ｉ／Ｆ３がＩ２Ｃである。なお、３線式のＳＰＩ、４線式のＳＰＩ及びＩ２Ｃの詳細については、後述する。
【００３６】
これにより、回路装置２０が、３線式のＳＰＩ、４線式のＳＰＩ及びＩ２Ｃのうちのいずれかのインターフェース方式で、制御装置７０と通信すること等が可能になる。
【００３７】
また、指定情報は、例えば第１のインターフェース方式〜第ｎのインターフェース方式のうちのいずれかのインターフェース方式を指定する情報である。
【００３８】
また、シーケンス実行回路１４１は、不揮発性メモリー１４６のアドレス空間のうち特定のアドレス領域に指定情報を書き込むシーケンスを実行する。
【００３９】
不揮発性メモリー１４６のアドレス空間のうち特定のアドレス領域は、例えばインターフェースを切り替えるための指定情報を記憶する領域である。
【００４０】
そして、次回の回路装置２０の起動時には、シーケンス実行回路１４１が、新たに書き込まれた指定情報を不揮発性メモリー１４６から読み出し、レジスター部１４２に出力する。その後に、インターフェース部１４４が、レジスター部１４２にロードされた指定情報に基づいてインターフェース方式を切り替える。
【００４１】
例えば、不揮発性メモリー１４６の特定のアドレス領域に３線式のＳＰＩの指定情報が初期値として書き込まれているが、Ｉ２Ｃで通信を行いたいものとする。この際には、初回起動時には、不揮発性メモリー１４６からレジスター部１４２に３線式のＳＰＩを指定する指定情報がロードされ、インターフェース部１４４が３線式のＳＰＩを選択する。
【００４２】
次に、シーケンス実行回路１４１が、Ｉ２Ｃを指定する指定情報を、不揮発性メモリー１４６の特定のアドレス領域に書き込むシーケンスを実行する。すると、不揮発性メモリー１４６からレジスター部１４２にＩ２Ｃを指定する指定情報がロードされ、インターフェース部１４４がＩ２Ｃに切り替わる。よって、回路装置２０が制御装置７０とＩ２Ｃによって通信を行うことが可能になる。
【００４３】
また、回路装置２０の電源を一度落としても、不揮発性メモリー１４６に記憶された情報は消去されることはない。そのため、次回起動時にも、不揮発性メモリー１４６の特定のアドレス領域には、Ｉ２Ｃを指定する指定情報が記憶されたままである。そして、不揮発性メモリー１４６からレジスター部１４２にＩ２Ｃを指定する指定情報がロードされ、初期状態でインターフェース部１４４がＩ２Ｃに設定される。従って、一度インターフェース方式を変更してしまえば、回路装置２０を起動させるたびに、インターフェース方式を切り替えるための書き込みシーケンスを実行する必要がない。これにより、回路装置２０を起動させるたびに、インターフェース方式を変更する手間を省くことができる。
【００４４】
以上のように、不揮発性メモリー１４６の特定のアドレス領域に書き込まれた指定情報に対応するインターフェース方式で、制御装置７０と通信すること等が可能になる。
【００４５】
また、本実施形態の回路装置２０は、物理量トランスデューサー１０を駆動する駆動回路３０と、物理量トランスデューサーから出力される物理量に応じた検出信号に基づいて、物理量に対応する物理量情報を検出する検出回路６０と、を含むことができる。物理量トランスデューサー１０は、例えば振動片などである。また、物理量情報は例えば角速度情報などである。
【００４６】
これにより、物理量情報を検出すること等が可能になる。なお、駆動回路３０及び検出回路６０の詳細については、図１６を用いて後述する。
【００４７】
また、インターフェース部１４４は、検出回路６０により検出された物理量情報の検出データを出力する。
【００４８】
これにより、例えば検出データを制御装置７０に出力すること等が可能になる。
【００４９】
また、前述したように、通常はシーケンス実行回路１４１が不揮発性メモリー１４６に指定情報を書き込み、不揮発性メモリー１４６からレジスター部１４２に指定情報がロードされて、インターフェース部１４４がインターフェース方式を切り替える。ただし、本実施形態はそれに限定されない。例えば、インターフェース部１４４が、不揮発性メモリー１４６から指定情報を直接読み込んでも良い。
【００５０】
また、他にもレジスター部１４２の指定情報を直接書き換えても良い。すなわち、本実施形態の回路装置２０は、インターフェース部１４４を介してレジスター部１４２の書き換えコマンドを受け付けた場合に、レジスター部１４２の指定情報を書き換える制御部１４０を含んでいてもよい。この制御部１４０は、前述した駆動回路３０と検出回路６０を制御するものであってもよい。
【００５１】
ここで、書き換えコマンドは、例えばレジスター部１４２の特定のアドレス領域に記憶された指定情報を、インターフェース部１４４を介して通知された指定情報に書き換えることを指示する情報である。また、インターフェース部１４４を介して通知された指定情報は、例えばこれから使用するインターフェース方式を指し示す指定情報である。
【００５２】
これにより、シーケンス実行回路１４１を介さなくても、レジスター部１４２に記憶された指定情報を書き換えること等が可能になる。
【００５３】
なお、回路装置２０は、図１の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。また、不揮発性メモリー１４６、振動片１０、駆動回路３０、検出回路６０等の詳細な構成については後述する。
【００５４】
２．変形例
また、図３に示すような変形例も考えられる。図３に示す変形例の回路装置２０は、インターフェース部１４４と、レジスター部１４２と、不揮発性メモリー１４６と、制御部１４０と、駆動回路３０と、検出回路６０と、を含む。
【００５５】
そして、回路装置２０の起動時に、不揮発性メモリー１４６に予め記憶されていたインターフェース方式の指定情報がレジスター部１４２にロードされる。使用するインターフェース方式を変更する場合には、制御部１４０がレジスター部１４２の所与のアドレス領域に記憶されたインターフェース方式の指定情報を、使用したいインターフェース方式の指定情報に書き換える。この際には、制御装置７０が、回路装置２０の起動時に設定されたインターフェース方式で、今後使用したいインターフェース方式の指定情報の書き換えコマンドを出力する必要がある。
【００５６】
また、この変形例では、不揮発性メモリー１４６に記憶された指定情報を書き換えずに、レジスター部１４２の指定情報だけを書き換える。そのため、一度、回路装置２０の電源を落とすと、レジスター部１４２に書き換えた指定情報は消去されてしまう。そして、次回起動時には再度、不揮発性メモリー１４６に記憶された指定情報がレジスター部１４２にロードされ、インターフェース部１４４には、前回起動時と同じインターフェース方式が設定される。従って、インターフェース方式を変更したい場合には、回路装置２０を起動するたびに、インターフェース方式の変更処理を行う必要がある。
【００５７】
一方で、図１を用いて前述した構成であれば、一度インターフェース方式を変更すれば、不揮発性メモリー１４６に変更後のインターフェース方式の指定情報が記憶されるため、回路装置２０を起動し直しても、インターフェース方式の変更が維持される。
【００５８】
また、本変形例では、一度インターフェース方式を変更する際に、変更前のインターフェース方式を使用して、インターフェース方式の指定情報の書き換えコマンドを通信する必要がある。つまり、本来使用する予定のないインターフェース方式を少なくとも一度は使用しなければならない。インターフェース方式によっては、制御装置７０の構成を変更する必要があるため、不便である。
【００５９】
一方で、図１を用いて前述した構成であれば、インターフェース方式の変更前でも、使用する予定のインターフェース方式だけを用いて、不揮発性メモリー１４６にインターフェース方式の指定情報の書き換え処理を行うことができる。
【００６０】
３．インターフェース方式
次に、各種インターフェース方式について説明する。
【００６１】
３．１  ４線式のＳＰＩ
前述したように、本実施形態で用いられるインターフェース方式の一つとして、既知の４線式のＳＰＩ（Serial Peripheral Interface）がある。４線式のＳＰＩの入出力フレーム構成を図４（Ａ）に示す。４線式のＳＰＩでは、ＳＳ（Slave Select）、ＳＣＬＫ（Serial clock）、ＭＯＳＩ（Master Out Slave In）、ＭＩＳＯ（Master In Slave Out）の４信号を使用する。ＭＯＳＩは、マスターからスレーブにデータを送信する際に用いる信号であり、ＭＩＳＯは、スレーブからマスターへデータを送信する際に用いる信号である。ＳＣＬＫはシリアルクロックであり、ＳＣＬＫを基準にして、ＭＯＳＩやＭＩＳＯの通信タイミングが制御される。
【００６２】
また、４線式のＳＰＩでは、一つのマスターと複数のスレーブが接続可能であるが、通信を行う際には、マスターと通信を行うスレーブが複数のスレーブの中から選択され、マスターとスレーブが一対一で通信を行う。本実施形態では回路装置２０がスレーブであり、回路装置２０と通信を行う制御装置７０がマスターとなる。マスターと接続された複数のスレーブのうち、マスターがどのスレーブと通信を行うかを選択する際には、ＳＳ信号が用いられる。なお、ＳＳ信号は伝送開始の同期を取るためにも用いられるが、これについては図７〜図１０を用いて後述する。
【００６３】
そして、本実施形態では、フォーマットは、８ｂｉｔフォーマット、１６ｂｉｔフォーマット、３２ｂｉｔフォーマットのいずれかで構成でき、図４（Ａ）にはその一例として８ｂｉｔフォーマットを図示している。なお、Ｃ１（ｉ）〜Ｃ３（ｉ）は、マスターからスレーブに送信するコマンド（Ｃｏｍｍａｎｄ１〜Ｃｏｍｍａｎｄ３）であり、同期（ｉ）は同期識別コードである。そして、Ｒ１（ｉ）〜Ｒ４（ｉ）は、スレーブからマスターに送信するレスポンス（Ｒｅｓｐｏｎｓｅ１〜Ｒｅｓｐｏｎｓｅ４）である。また、ＮＯＰは、No operationのことを指す。
【００６４】
例えば、図４（Ａ）の例では、マスターからスレーブに対してＭＯＳＩにより、コマンド（Ｃ１（ｎ）〜Ｃ３（ｎ））と、同期識別コード（ｎ）を送信する。そしてその後に、スレーブからマスターに対してＭＩＳＯにより、コマンドＣ１（ｎ）に対するレスポンスＲ１（ｎ）、コマンドＣ２（ｎ）に対するレスポンスＲ２（ｎ）、コマンドＣ３（ｎ）に対するレスポンスＲ３（ｎ）、同期識別コードに対するレスポンスＲ４（ｎ）が続けて送信される。また、レスポンスＲ１（ｎ）〜レスポンスＲ４（ｎ）を送信する各期間は、コマンドＣ１（ｎ＋１）〜コマンドＣ３（ｎ＋１）、同期識別コード（ｎ＋１）を送信する各期間と重複する。
【００６５】
ここで、コマンドＣ１（ｎ＋１）の８ｂｉｔとレスポンスＲ１（ｎ）の８ｂｉｔの送信時の信号を拡大して、図４（Ｂ）に示す。図４（Ｂ）に示すように、ＳＳ＝Ｌの区間ではデータの送受信が有効になり、ＳＳ＝Ｈの区間では、クロック及びデータが無視される。
【００６６】
３．２  ３線式のＳＰＩ
また、本実施形態で用いられるインターフェース方式の一つとして、既知の３線式のＳＰＩ方式がある。３線式のＳＰＩの入出力フレーム構成を図５（Ａ）に示し、３線式のＳＰＩのフォーマットを図５（Ｂ）に示す。３線式のＳＰＩでは、ＳＳ、ＳＣＬＫ、ＳＤＡＴ（Serial DATa）の３信号を使用する。なお、ＳＳ、ＳＣＬＫについては４線式のＳＰＩと同様であるため、説明を省略する。また、３線式のＳＰＩでは、８ｂｉｔ、１６ｂｉｔ、３２ｂｉｔのうちのいずれかのフォーマットが使用可能であり、ＭＳＢファーストとなる。図５（Ａ）及び図５（Ｂ）の例は、いずれも３２ｂｉｔフォーマットの例である。
【００６７】
３線式のＳＰＩは、４線式のＳＰＩとは異なり、データの送受信を一つの信号ＳＤＡＴを用いて時分割で行う。すなわち、図５（Ａ）に示すように、マスターからスレーブにコマンドＣ１（ｎ）〜コマンドＣ４（ｎ）をＳＤＡＴにより送信した後は、スレーブからマスターにレスポンスＲ１（ｎ）〜レスポンスＲ４（ｎ）を同じＳＤＡＴを用いて送信し、その後も同様にデータの送受信を繰り返す。３線のＳＰＩは、４線のＳＰＩよりは低速となるものの、端子数を一つ削減することが可能である。
【００６８】
３．３  Ｉ２Ｃ
また、本実施形態で用いられるインターフェース方式の一つとして、既知のＩ２Ｃがある。図６（Ａ）〜図６（Ｃ）には、マスターからのコマンド入力に対し、スレーブがレスポンスを返す基本的なＩ２Ｃの通信手順を示す。Ｉ２Ｃは、ＳＣＬ（Serial CLock）とＳＤＡ（Serial DAta）の二つの信号を用いて通信を行う。
【００６９】
図６（Ａ）に示すように、Ｉ２Ｃで通信を始める際、マスターはスレーブに対して通信シーケンスの始まりを示すために、スタートコンディションを発行する。スタートコンディションは、シリアルクロックＳＣＬがＨレベルのときに、シリアルデータＳＤＡをＨレベルからＬレベルに変化させることで成立する。
【００７０】
また、図６（Ｂ）に示すように、同一スレーブに対し、連続で別コマンドを入力する場合にも、改めてスタートコンディション（リスタートコンディション）の発行が必要となる。
【００７１】
次に、マスターはスレーブに対してスレーブアドレスを送信する。制御装置７０には７ｂｉｔのスレーブアドレス（Ａ６〜Ａ０）が割り当てられ、データ転送の向きを示す１ｂｉｔの送受信フラグＲ／Ｗが付加される。そして、スレーブは受信したスレーブアドレスが自分のアドレスと一致した場合、データの送受信の処理に備える。アドレスが不一致の場合は待機状態に戻り、再びスタートコンディションが発行されるまで待機する。
【００７２】
そして、マスターからのデータ転送（コマンド入力）を行う際には、図６（Ａ）に示すように、受信フラグＷ＝Ｌｏｗの付加されたスレーブアドレスを受信したスレーブが、その後マスターから送信される８ｂｉｔ分割データ（Ｃ７〜Ｃ０）を受信する。
【００７３】
一方、スレーブからのデータ転送（レスポンス出力）を行う際には、図６（Ｂ）に示すように、送信フラグＲ＝Ｈｉｇｈの付加されたスレーブアドレス（Ａ６〜Ａ０）を受信したスレーブが、その後マスターへ８ｂｉｔ分割データを送信する。
【００７４】
８ｂｉｔ分割データは、マスターが出力する９回のＳＣＬに合わせ１ｂｉｔずつ送信側から転送される。そして、９回目のＳＣＬで受信側はＡＣＫ（ＳＤＡ＝Ｌ）またはＮＡＣＫ（ＳＤＡ＝Ｈ）を送信元へ返す。制御装置７０ではマスターからの８ｂｉｔ分割データ（Ｒ１５〜Ｒ８、Ｒ７〜Ｒ０）転送を正常に受信した場合はＡＣＫを、仕様外のコマンド入力を受信した場合はＮＡＣＫをマスターに返すことで８ｂｉｔ毎の通信エラー検出を行う。またスレーブからのデータ転送の場合、マスターは最後のデータバイトに対してＮＡＣＫを返すことでＳＤＡをスレーブから開放し、ストップコンディションを発行できる状態にする必要がある。
【００７５】
さらに、図６（Ｃ）に示すように、Ｉ２Ｃでの通信を終える際には、マスターはスレーブに対し通信シーケンスの終わりを示すためストップコンディションを発行する。ストップコンディションはシリアルクロックＳＣＬがＨレベルのときに、シリアルデータＳＤＡをＬレベルからＨレベルに変化させることで成立する。このあとスレーブは待機状態に戻る。
【００７６】
４．ＭＯＮＯＳ制御シーケンス
本実施形態の不揮発性メモリー１４６は、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型の不揮発性記憶装置である。ここでは、ＭＯＮＯＳを制御するためのＭＯＮＯＳ制御シーケンスについて、図７〜図１０を用いて説明する。以下では、４線式のＳＰＩでＭＯＮＯＳを制御する場合について説明するが、本実施形態はそれに限定されず、３線式のＳＰＩやＩ２ＣでＭＯＮＯＳを制御してもよい。
【００７７】
ＭＯＮＯＳ制御シーケンスは図７〜図１０に示す通りである。全てのＭＯＮＯＳ制御シーケンスは、ＮＯＰコマンドを送信して、ＳＳ＝Ｈにした後の最初のＳＣＬＫの立ち下がりから開始される。
【００７８】
初めに、消去動作のシーケンス図を図７に示す。消去動作を行う場合は、まずマスターである制御装置７０からインターフェース部１４４を介して、シーケンス実行回路１４１がイレーズコマンドを受信する。シーケンス実行回路１４１は、受信したコマンドがイレーズコマンドであることを判別する。そして、シーケンス実行回路１４１がＮＯＰコマンドを続けて受信してから、最初のＳＣＬＫの立ち下がり後に、回路装置２０に設けられたＶＰＰ端子へ７．５Ｖを印加する。イレーズ後はすべてのメモリーセルのデータがＨとなる。
【００７９】
次に、書き込み動作（プログラム）のシーケンス図を図８に示す。書き込み動作を行う場合には、制御装置７０からインターフェース部１４４を介して、シーケンス実行回路１４１がプログラム（連続書き込み）コマンドを受信する。シーケンス実行回路１４１は、受信したコマンドがプログラムコマンドであることを判別する。そして、シーケンス実行回路１４１がＮＯＰコマンドを続けて受信してから、最初のＳＣＬＫの立ち下がり後に、ＶＰＰ端子へ７．５Ｖを印加する。さらに、シーケンス実行回路１４１が、ＬＳＢファーストで２０４８ｂｉｔのＭＯＮＯＳ書き込みデータ（Ｄ［０］〜Ｄ［２０４７］）を、ＭＯＳＩで受信し、受信した書き込みデータをＭＯＮＯＳに書き込む。
【００８０】
そして、第１の読み出し動作（リード）のシーケンス図を図９に示す。第１の読み出し動作を行う際には、制御装置７０からインターフェース部１４４を介して、シーケンス実行回路１４１がリード（連続読み出し）コマンドを受信する。シーケンス実行回路１４１は、受信したコマンドがリードコマンドであることを判別する。そして、シーケンス実行回路１４１がＮＯＰコマンドを受信した後のＳＣＬＫの立ち上がりから、８００ｎｓ（ｔＡＣ期間）後に、ＭＩＳＯによりＭＯＮＯＳから読み込むデータが出力される。シーケンス実行回路１４１は、制御装置７０に対して、ＬＳＢファーストで２０４８ｂｉｔのＭＯＮＯＳ読み出しデータ（Ｄ［０］〜Ｄ［２０４７］）を、ＭＩＳＯで出力する。
【００８１】
最後に、第２の読み出し動作（マージナルリード）のシーケンス図を図１０に示す。第２の読み出し動作を行う際には、制御装置７０からインターフェース部１４４を介して、シーケンス実行回路１４１がマージナルリード（連続読み出し）コマンドを受信する。シーケンス実行回路１４１は、受信したコマンドがマージナルリードコマンドであることを判別する。そして、シーケンス実行回路１４１がＮＯＰコマンドを受信した後のＳＣＬＫの立ち上がりから、２００ｎｓ（ｔＡＣ＿Ｍ期間）後に、ＭＩＳＯによりＭＯＮＯＳから読み込むデータが出力される。シーケンス実行回路１４１は、制御装置７０に対して、ＬＳＢファーストで２０４８ｂｉｔのＭＯＮＯＳ読み出しデータ（Ｄ［０］〜Ｄ［２０４７］）を、ＭＩＳＯで出力する。
【００８２】
５．ＭＯＮＯＳの構成
次に、図１１に本実施形態の不揮発性メモリー１４６（記憶装置）の基本的な構成例を示す。この不揮発性メモリー１４６は、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型（或いはフローティングゲート型等）の不揮発性記憶装置であって、メモリーブロックＭＢ１、ＭＢ２・・・と、アドレスバッファーＡＤＢＦと、ロウデコーダーＲＤＥＣと、カラムデコーダーＣＤＥＣを含む。なお、本実施形態の不揮発性メモリー１４６は、図１１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００８３】
メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１、ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２、読み出し＆書き込み回路ＲＷＣ１、入出力バッファーＩＯ１を含む。メモリーブロックＭＢ２は、メモリーセルアレイＭＡ２、ワード・ソース線ドライバーＷＳＤＲ２１、ＷＳＤＲ２２、読み出し＆書き込み回路ＲＷＣ２、入出力バッファーＩＯ２を含む。
【００８４】
メモリーセルアレイＭＡ１は、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルを含む。メモリーセルの詳細な構成については後述する。
【００８５】
ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２は、各メモリーセルに接続されるワード線及びソース線に、読み出し、書き込み、消去の各動作に必要な電圧を印加させるための回路である。ワード・ソース線ドライバーの詳細な構成については後述する。
【００８６】
読み出し＆書き込み回路ＲＷＣ１は、メモリーブロックＭＢ１からのデータの読み出しや、ＭＢ１へのデータの書き込みを行うための回路であり、センスアンプやビット線のライトドライバーなどにより構成される。例えばメモリーブロックＭＢ１からのデータの読み出し時には、読み出し＆書き込み回路ＲＷＣ１のセンスアンプが、ビット線の電位をセンシングして増幅することで、データの読み出しが実現される。またメモリーブロックＭＢ１へのデータの書き込み時には、読み出し＆書き込み回路ＲＷＣ１のライトドライバーが、例えばカラムデコーダーＣＤＥＣにより選択されたビット線をＶＳＳに設定することで、データの書き込み動作が実現される。
【００８７】
入出力バッファーＩＯ１は、外部の処理部（ＣＰＵ、制御回路等）が、データを書き込んだり、データを読み出したりするためのバッファーである。例えば書き込み動作時には、処理部が、メモリーブロックＭＢ１に書き込むべき入力データＤ０を、入出力バッファーＩＯ１（書き込み用のデータレジスター）に書き込む。また読み出し動作時には、読み出し＆書き込み回路ＲＷＣ１により読み出されたデータが、入出力バッファーＩＯ１（読み出し用のデータレジスター）を介して処理部により読み出される。
【００８８】
なおメモリーブロックＭＢ２の構成・動作はメモリーブロックＭＢ１と同様であるため、詳細な説明は省略する。
【００８９】
図１２に、メモリーブロックの詳細な構成例を示す。なお、本実施形態のメモリーブロックは図１２の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００９０】
メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１と、複数のビット線ＢＬ１、ＢＬ２・・・と、複数のワード線ＷＬ１、ＷＬ２・・・と、複数のソース線ＳＬ１、ＳＬ２・・・と、複数のソーススイッチ回路ＳＳ１、ＳＳ２・・・を含む。なおビット線、ワード線、ソース線の本数やソーススイッチ回路の個数は任意である。またメモリーブロックＭＢ２の構成もメモリーブロックＭＢ１と同様であるため、ここでは説明を省略する。
【００９１】
メモリーセルアレイＭＡ１には、複数の不揮発性メモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２・・・が設けられる。これらの各不揮発性メモリーセルは、各ワード線（各ソース線）と各ビット線の交差位置に対応する場所に設けられる。
【００９２】
ソース線ＳＬ１、ＳＬ２は、ワード線ＷＬ１、ＷＬ２に対応して設けられる。例えばソース線ＳＬ１はワード線ＷＬ１に対応して設けられ、ソース線ＳＬ２はワード線ＷＬ２に対応して設けられる。
【００９３】
メインワード線ドライバーＤＭ１、ＤＭ２は、ロウデコーダーＲＤＥＣ（図１１）に含まれ、メインワード線ＷＬ１Ｘ、ＷＬ２Ｘを駆動する。また、サブワード線ドライバーＤＳ１、ＤＳ２は、ワード・ソース線ドライバーＷＳＤＲ１１（図１１）に含まれ、サブワード線ＷＳ１、ＷＳ２を駆動する。メインワード線ＷＬ１Ｘ、ＷＬ２Ｘは、ワード線ＷＬ１、ＷＬ２の反転ノードである。
【００９４】
ソーススイッチ回路ＳＳ１、ＳＳ２は、ワード線ＷＬ１、ＷＬ２及びソース線ＳＬ１、ＳＬ２に対応して設けられる。例えばソーススイッチ回路ＳＳ１は、ワード線ＷＬ１及びソース線ＳＬ１に対応して設けられ、ソーススイッチ回路ＳＳ２は、ワード線ＷＬ２及びソース線ＳＬ２に対応して設けられる。
【００９５】
そしてＳＳ１、ＳＳ２の各ソーススイッチ回路は、各ソーススイッチ回路に対応するワード線が選択状態になった場合に、印加電圧ＶＰＰを、対応するワード線により選択された不揮発性メモリーセルのソースに対して供給する。
【００９６】
例えばワード線ＷＬ１が選択され、ＷＬ１がＨレベル（高電位レベル）になると、サブワード線であるＷＳ１がＨレベル（ＶＰＰ、ＶＤＤ）になり、ＷＬ１の反転ノードであるメインワード線ＷＬ１ＸがＬレベル（低電位レベル、ＶＳＳ）になる。これにより、ソーススイッチ回路ＳＳ１（トランスファーゲートのＮ型及びＰ型トランジスター）がオンになる。この時、ワード線ＷＬ２は非選択状態であり、Ｌレベルであるため、ＷＳ２がＬレベル、ＷＬ２ＸがＨレベルになり、ソーススイッチ回路ＳＳ２はオフになる。
【００９７】
そして、印加電圧ＶＰＰが、ソーススイッチ回路ＳＳ１を介して、不揮発性メモリーセルＭ１１、Ｍ１２のソース線ＳＬ１に供給される。この結果、ワード線ＷＬ１により選択されている不揮発性メモリーセルＭ１１、Ｍ１２のソースに対してＶＰＰが印加され、図７〜図１０を用いて前述した書き込み動作や消去動作等が実行されるようになる。
【００９８】
ここで印加電圧ＶＰＰは、少なくとも書き込み動作（データ書き込み）に用いられる電圧であり、例えば消去動作（データ消去）にも用いることができる。また印加電圧ＶＰＰは、通常の回路の電源電圧ＶＤＤ（動作電源電圧）よりも高い電位の電圧（例えば５Ｖ以上の電圧）であり、例えば不揮発性メモリーセルのソースに印加される電圧である。
【００９９】
図１３は、図１２の不揮発性メモリー１４６の動作を説明するための図である。図１３に示すように、消去動作時には、ワード線ＷＬはＶＳＳ（＝０Ｖ）、ソース線ＳＬはＶＰＰ、ビット線ＢＬはフローティング状態に設定される。また書き込み動作時には、ワード線ＷＬはＶＰＰ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはＶＳＳに設定される。また読み出し動作時には、ワード線ＷＬはＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位がセンスアンプによりセンシングされてデータが読み出される。
【０１００】
例えば図１２において、消去動作時には、消去信号ＥＲがＨレベル（ＶＰＰ）になり、インバーターＩＮＶによって、サブワード線ドライバーＤＳ１の電源ノードＷＳＣはＶＳＳ（広義には第１の電源電圧）に設定される。更に消去用トランジスターＴＥ１がオンになることによって、ワード線ＷＬ１に対応するサブワード線ＷＳ１はＶＳＳに設定され、不揮発性メモリーセルＭ１１、Ｍ１２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ１のトランスファーゲートを構成するＮ型トランジスターがオフになる。また消去信号ＥＲがＨレベルになると、インバーターＩＮＶによって、サブワード線ドライバーＤＳ２の電源ノードＷＳＣもＶＳＳに設定される。更に消去用トランジスターＴＥ２もオンになることによって、ワード線ＷＬ２に対応するサブワード線ＷＳ２がＶＳＳに設定され、メモリーセルＭ２１、Ｍ２２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ２のトランスファーゲートを構成するＮ型トランジスターはオフになる。
【０１０１】
そして例えばワード線ＷＬ１、ＷＬ２が選択され、ＷＬ１、ＷＬ２がＨレベルになると、ＷＬ１、ＷＬ２の反転ノードであるメインワード線ＷＬ１Ｘ、ＷＬ２Ｘが、メインワード線ドライバーＤＭ１、ＤＭ２によりＶＳＳに設定される。これにより、ソーススイッチ回路ＳＳ１、ＳＳ２のトランスファーゲートを構成するＰ型トランジスターがオンになり、ソーススイッチ回路ＳＳ１、ＳＳ２は導通状態になる。従って、印加電圧ＶＰＰが、導通状態になったソーススイッチ回路ＳＳ１、ＳＳ２を介してソース線ＳＬ１、ＳＬ２に印加される。この結果、選択された不揮発性メモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２のソースに対してＶＰＰが印加され、図１３に示す消去動作が実行される。なお、この時、図１３に示すようにビット線ＢＬ１、ＢＬ２は、例えば読み出し＆書き込み回路ＲＷＣ１によりフローティング状態に設定される。
【０１０２】
また図１２において、書き込み動作時には、ワード線ＷＬ１が選択されてＨレベルになると、ＷＬ１のサブワード線ＷＳ１は、サブワード線ドライバーＤＳ１によりＶＰＰに設定される。一方、メインワード線ＷＬ１Ｘはメインワード線ドライバーＤＭ１によりＶＳＳに設定される。これにより、ワード線ＷＬ１により選択された不揮発性メモリーセルＭ１１、Ｍ１２のゲートにはＶＰＰが印加されると共に、ソーススイッチ回路ＳＳ１はオンになる。従って、印加電圧ＶＰＰが、ソーススイッチ回路ＳＳ１を介して、ソース線ＳＬ１に印加される。従って、ワード線ＷＬ１により選択された不揮発性メモリーセルＭ１１、Ｍ１２のソースにはＶＰＰが印加され、図１３に示す書き込み動作が実行される。なお、この時、図１３に示すようにビット線ＢＬ１、ＢＬ２は読み出し＆書き込み回路ＲＷＣ１によりＶＳＳに設定される。具体的には、メモリーセルＭ１１にデータを書き込む場合には、ビット線ＢＬ１がＶＳＳに設定され、メモリーセルＭ１２にデータを書き込む場合には、ビット線ＢＬ２がＶＳＳに設定される。
【０１０３】
また、読み出し動作時においては、電源スイッチ回路（図示せず）により、ソーススイッチ回路に供給される電圧はＶＰＰではなく、ＶＳＳに設定される。従って、例えばワード線ＷＬ１が選択されて、ソーススイッチ回路ＳＳ１がオンになると、ソース線ＳＬ１はＶＳＳに設定される。またサブワード線ドライバーＤＳ１に対して、例えば共通電源スイッチ回路（図示せず）によりＶＰＰの代わりにＶＤＤが供給され、これにより不揮発性メモリーセルＭ１１、Ｍ１２のゲートはＶＤＤに設定され、図１３に示す読み出し動作が実行される。
【０１０４】
図１に示す書き込みシーケンス実行回路１４１は、制御装置７０から受信した各コマンド（イレーズコマンド、プログラムコマンド、リードコマンド、マージナルリードコマンド）を判別し、判別したコマンドの内容に従って、前述した制御シーケンスを実行する。すなわち、書き込みシーケンス実行回路１４１は、制御装置７０からＳＰＩ等で消去、書き込み、読み出しなどの指示が行われた場合に、図１１に示す構成の不揮発性メモリー１４６に対して、図１３を用いて説明した消去動作、書き込み動作、読み出し動作を実行する。
【０１０５】
図１４は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルの構造の一例として、ＭＯＮＯＳ型を示したものである。なお、本実施形態のメモリーセルは図１４に示す構造に限定されるものではない。
【０１０６】
図１４に示すメモリーセルは、半導体層３１０、ソースドレイン領域３２０、第１のゲート絶縁層３３０、ゲート電荷蓄積層３４０、第２のゲート絶縁層３５０、ゲート導電層３６０及び絶縁層３７０を有する。ソースドレイン領域３２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。また、ゲート導電層３６０はワード線ＷＬに接続される。
【０１０７】
ゲート電荷蓄積層３４０は例えば窒化シリコン層（Ｓｉ３Ｎ４層）で形成され、ゲート導電層３６０は例えばポリシリコン層で形成され、第１、第２のゲート絶縁層３３０、３５０及び絶縁層３７０は例えば酸化シリコン層（ＳｉＯ２層）で形成される。これによりＭＯＮＯＳ構造が実現される。
【０１０８】
ＭＯＮＯＳ型のメモリーセルでは、チャネルを走行する電子の一部がホットエレクトロンとなり、第１のゲート絶縁層３３０の障壁を越えて、ゲート電荷蓄積層３４０に捕獲される（トラップされる）ことで、データの書き込みが行われる。すなわち、ゲート電荷蓄積層３４０にトラップされた電荷の有無によって、メモリーセルのしきい値電圧が変化することで、記憶されたデータの０、１を判定する。
【０１０９】
６．電子機器、ジャイロセンサー、回路装置の詳細な構成
次に、本実施形態の回路装置２０、この回路装置２０を含むジャイロセンサー５１０（広義には物理量検出装置）、このジャイロセンサー５１０を含む電子機器５００の詳細な構成例を図１５に示す。
【０１１０】
なお回路装置２０、電子機器５００、ジャイロセンサー５１０は図１５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、スマートフォン、携帯電話機、カーナビゲーションシステム、ロボット、生体情報検出装置、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。また以下では、物理量トランスデューサー（角速度センサー素子）が圧電型の振動片（振動ジャイロ）であり、センサーがジャイロセンサーである場合を例にとり説明するが、本発明はこれに限定されない。例えばシリコン基板などから形成された静電容量検出方式の振動ジャイロや、角速度情報と等価な物理量や角速度情報以外の物理量を検出する物理量トランスデューサー等にも本発明は適用可能である。
【０１１１】
電子機器５００は、ジャイロセンサー５１０と処理部５２０を含む。またメモリー５３０、操作部５４０、表示部５５０を含むことができる。ＣＰＵ、ＭＰＵ等で実現される処理部５２０（外部の処理装置）は、ジャイロセンサー５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサー５１０により検出された角速度情報（広義には物理量）に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリー５３０（ＲＯＭ、ＲＡＭ等）は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザーが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザーに表示する。
【０１１２】
ジャイロセンサー５１０（物理量検出装置）は、振動片１０と回路装置２０を含む。振動片１０（広義には物理量トランスデューサー、角速度センサー素子）は、水晶などの圧電材料の薄板から形成される圧電型振動片である。具体的には、振動片１０は、Ｚカットの水晶基板により形成されたダブルＴ字型の振動片である。
【０１１３】
回路装置２０は、駆動回路３０、検出回路６０、制御部１４０、レジスター部１４２、出力部１４４、不揮発性メモリー１４６、演算処理部１５０を含む。なお、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１４】
駆動回路３０は、駆動信号ＤＱを出力して振動片１０を駆動する。例えば振動片１０からフィードバック信号ＤＩを受け、これに対応する駆動信号ＤＱを出力することで、振動片１０を励振させる。検出回路６０は、駆動信号ＤＱにより駆動される振動片１０から検出信号ＩＱ１、ＩＱ２（検出電流、電荷）を受け、検出信号ＩＱ１、ＩＱ２から、振動片１０に印加された物理量に応じた所望信号（コリオリ力信号）を検出（抽出）する。
【０１１５】
振動片１０は、基部１と、連結腕２、３と、駆動腕４、５、６、７と、検出腕８、９を有する。矩形状の基部１に対して＋Ｙ軸方向、−Ｙ軸方向に検出腕８、９が延出している。また基部１に対して−Ｘ軸方向、＋Ｘ軸方向に連結腕２、３が延出している。そして連結腕２に対して＋Ｙ軸方向、−Ｙ軸方向に駆動腕４、５が延出しており、連結腕３に対して＋Ｙ軸方向、−Ｙ軸方向に駆動腕６、７が延出している。なおＸ軸、Ｙ軸、Ｚ軸は水晶の軸を示すものであり、各々、電気軸、機械軸、光学軸とも呼ばれる。
【０１１６】
駆動回路３０からの駆動信号ＤＱは、駆動腕４、５の上面に設けられた駆動電極と、駆動腕６、７の側面に設けられた駆動電極に入力される。また駆動腕４、５の側面に設けられた駆動電極と、駆動腕６、７の上面に設けられた駆動電極からの信号が、フィードバック信号ＤＩとして駆動回路３０に入力される。また検出腕８、９の上面に設けられた検出電極からの信号が、検出信号ＩＱ１、ＩＱ２として検出回路６０に入力される。なお検出腕８、９の側面に設けられたコモン電極は例えば接地される。
【０１１７】
駆動回路３０により交流の駆動信号ＤＱが印加されると、駆動腕４、５、６、７は、逆圧電効果により矢印Ａに示すような屈曲振動（励振振動）を行う。即ち、駆動腕４、６の先端が互いに接近と離間を繰り返し、駆動腕５、７の先端も互いに接近と離間を繰り返す屈曲振動を行う。このとき駆動腕４、５と駆動腕６、７とが、基部１の重心位置を通るＹ軸に対して線対称の振動を行っているので、基部１、連結腕２、３、検出腕８、９はほとんど振動しない。
【０１１８】
この状態で、振動片１０に対してＺ軸を回転軸とした角速度が加わると（振動片１０がＺ軸回りで回転すると）、コリオリ力により駆動腕４、５、６、７は矢印Ｂに示すように振動する。即ち、矢印Ａの方向とＺ軸の方向とに直交する矢印Ｂの方向のコリオリ力が、駆動腕４、５、６、７に働くことで、矢印Ｂの方向の振動成分が発生する。この矢印Ｂの振動が連結腕２、３を介して基部１に伝わり、検出腕８、９が矢印Ｃの方向で屈曲振動を行う。この検出腕８、９の屈曲振動による圧電効果で発生した電荷信号が、検出信号ＩＱ１、ＩＱ２として検出回路６０に入力される。ここで、駆動腕４、５、６、７の矢印Ｂの振動は、基部１の重心位置に対して周方向の振動であり、検出腕８、９の振動は、矢印Ｂとは周方向で反対向きの矢印Ｃの方向での振動である。このため、検出信号ＩＱ１、ＩＱ２は、駆動信号ＤＱに対して位相が９０度だけずれた信号になる。
【０１１９】
例えば、Ｚ軸回りでの振動片１０（ジャイロセンサー）の角速度をωとし、質量をｍとし、振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力に応じた信号である所望信号を検出することで、角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部５２０は、手振れ補正、姿勢制御、或いはＧＰＳ自律航法等のための種々の処理を行うことができる。
【０１２０】
なお図１５では、振動片１０がダブルＴ字型である場合の例を示しているが、本実施形態の振動片１０はこのような構造に限定されない。例えば音叉型、Ｈ型等であってもよい。また振動片１０の圧電材料は、水晶以外のセラミックスやシリコン等の材料であってもよい。
【０１２１】
図１６に回路装置の駆動回路３０、検出回路６０の詳細な構成例を示す。
【０１２２】
駆動回路３０は、振動片１０からのフィードバック信号ＤＩが入力される増幅回路３２と、自動ゲイン制御を行うゲイン制御回路４０と、駆動信号ＤＱを振動片１０に出力する駆動信号出力回路５０を含む。また同期信号ＳＹＣを検出回路６０に出力する同期信号出力回路５２を含む。なお、駆動回路３０の構成は図１６に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１２３】
増幅回路３２（Ｉ／Ｖ変換回路）は、振動片１０からのフィードバック信号ＤＩを増幅する。例えば振動片１０からの電流の信号ＤＩを電圧の信号ＤＶに変換して出力する。この増幅回路３２は、演算増幅器、帰還抵抗素子、帰還キャパシターなどにより実現できる。
【０１２４】
駆動信号出力回路５０は、増幅回路３２による増幅後の信号ＤＶに基づいて、駆動信号ＤＱを出力する。例えば駆動信号出力回路５０が、矩形波（又は正弦波）の駆動信号を出力する場合には、駆動信号出力回路５０はコンパレーター等により実現できる。
【０１２５】
ゲイン制御回路４０（ＡＧＣ）は、駆動信号出力回路５０に制御電圧ＤＳを出力して、駆動信号ＤＱの振幅を制御する。具体的には、ゲイン制御回路４０は、信号ＤＶを監視して、発振ループのゲインを制御する。例えば駆動回路３０では、ジャイロセンサーの感度を一定に保つために、振動片１０（駆動用振動片）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、振動片１０からのフィードバック信号ＤＩの振幅（振動片の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。このゲイン制御回路４０は、増幅回路３２の出力信号ＤＶを全波整流する全波整流器や、全波整流器の出力信号の積分処理を行う積分器などにより実現できる。
【０１２６】
同期信号出力回路５２は、増幅回路３２による増幅後の信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力する。この同期信号出力回路５２は、正弦波（交流）の信号ＤＶの２値化処理を行って矩形波の同期信号ＳＹＣを生成するコンパレーターや、同期信号ＳＹＣの位相調整を行う位相調整回路（移相器）などにより実現できる。
【０１２７】
また同期信号出力回路５２は基準クロック信号ＣＫＦを演算処理部１５０に出力する。例えば同期信号出力回路５２は、正弦波の信号ＤＶの２値化処理を行うコンパレーターを含む。そして、例えばコンパレーターの出力信号を第１のバッファー回路でバッファリングした信号が同期信号ＳＹＣになり、コンパレーターの出力信号を第２のバッファー回路でバッファリングした信号が基準クロック信号ＣＫＦとなる。これにより基準クロック信号ＣＫＦと同期信号は例えば周波数が同じ信号になる。なお、同期信号ＳＹＣの生成用の第１のコンパレーターと、基準クロック信号ＣＫＦの生成用の第２のコンパレーターを設けてもよい。
【０１２８】
また図１６では図示していないが、Ａ／Ｄ変換回路１００、ＤＳＰ部１１０、制御部１４０、演算処理部１５０等のマスタークロックとなるクロック信号ＭＣＫを生成するクロック信号生成回路が、回路装置２０には設けられる。このクロック信号生成回路は、例えばＣＲ発振回路などを利用してクロック信号ＭＣＫを生成するが、本実施形態はこれに限定されるものではない。
【０１２９】
検出回路６０は、増幅回路６１、同期検波回路８１、フィルター部９０、Ａ／Ｄ変換回路１００、ＤＳＰ部１１０を含む。増幅回路６１は、振動片１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受けて、電荷−電圧変換や差動の信号増幅やゲイン調整などを行う。同期検波回路８１は、駆動回路３０からの同期信号ＳＹＣに基づいて同期検波を行う。フィルター部９０（ローパスフィルター）は、Ａ／Ｄ変換回路１００の前置きフィルターとして機能する。またフィルター部９０は、同期検波によっては除去しきれなかった不要信号を減衰する回路としても機能する。Ａ／Ｄ変換回路１００は、同期検波後の信号のＡ／Ｄ変換を行う。ＤＳＰ部１１０はＡ／Ｄ変換回路１００からのデジタル信号に対してデジタルフィルター処理やデジタル補正処理などのデジタル信号処理を行う。デジタル補正処理としては、例えばゼロ点補正処理や感度補正処理などがある。
【０１３０】
なお、例えば振動片１０からの電荷信号（電流信号）である検出信号ＩＱ１、ＩＱ２は、電圧信号である駆動信号ＤＱに対して位相が９０度遅れる。また増幅回路６１のＱ／Ｖ変換回路等において位相が９０度遅れる。このため、増幅回路６１の出力信号は駆動信号ＤＱに対して位相が１８０度遅れる。従って、例えば駆動信号ＤＱ（ＤＶ）と同相の同期信号ＳＹＣを用いて同期検波することで、駆動信号ＤＱに対して位相が９０度遅れた不要信号等を除去できるようになる。
【０１３１】
制御部１４０は、回路装置２０の制御処理を行う。この制御部１４０は、ロジック回路（ゲートアレイ等）やプロセッサー等により実現できる。回路装置２０での各種のスイッチ制御やモード設定等はこの制御部１４０により行われる。
【０１３２】
７．移動体、電子機器
図１７（Ａ）に本実施形態の回路装置２０を含む移動体の例を示す。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１７（Ａ）は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、振動片１０と回路装置２０を有するジャイロセンサー５１０（センサー）が組み込まれている。ジャイロセンサー５１０は車体２０７の姿勢を検出することができる。ジャイロセンサー５１０の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー５１０は組み込まれることができる。
【０１３３】
図１７（Ｂ）、図１７（Ｃ）に示すように、本実施形態の回路装置はデジタルスチルカメラや生体情報検出装置（ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等）などの種々の電子機器に適用できる。例えばデジタルスチルカメラにおいてジャイロセンサーや加速度センサーを用いた手ぶれ補正等を行うことができる。また生体情報検出装置において、ジャイロセンサーや加速度センサーを用いて、ユーザーの体動を検出したり、運動状態を検出できる。また図１７（Ｄ）に示すように、本実施形態の回路装置はロボットの可動部（アーム、関節）や本体部にも適用できる。ロボットは、移動体（走行・歩行ロボット）、電子機器（非走行・非歩行ロボット）のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置を利用できる。
【０１３４】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（物理量情報、角速度センサー素子、物理量検出装置等）と共に記載された用語（角速度情報、振動片、ジャイロセンサー等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、回路装置や物理量検出装置や電子機器や移動体の構成、振動片の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１３５】
１０  振動片、２０  回路装置、３０  駆動回路、３２  増幅回路、
４０  ゲイン制御回路、５０  駆動信号出力回路、５２  同期信号出力回路、
６０  検出回路、６１  増幅回路、７０  制御装置、８１  同期検波回路、
９０  フィルター部、１００  Ａ／Ｄ変換回路、１１０  ＤＳＰ部、１４０  制御部、
１４１  シーケンス実行回路、１４２  レジスター部、
１４４  インターフェース部（出力部）、１４６  不揮発性メモリー、
１４９  セレクター部、１５０  演算処理部、２０６  自動車、２０７  車体、
２０８  車体姿勢制御装置、２０９  車輪、３１０  半導体層、
３２０  ソースドレイン領域、３３０  第１のゲート絶縁層、３４０  ゲート電荷蓄積層、
３５０  第２のゲート絶縁層、３６０  ゲート導電層、３７０  絶縁層、
５００  電子機器、５１０  ジャイロセンサー、５２０  処理部、５３０  メモリー、
５４０  操作部、５５０  表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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