(57)【要約】【課題】導体回路層及び電子部品の損傷を防止可能な電子部品内蔵配線板の製造方法の提供を目的とする。【解決手段】本発明に係る電子部品内蔵配線板１００の製造方法は、厚さ方向で内側に配置される内側絶縁層１５Ａを貫通するキャビティ３０に電子部品８０を収容して、電子部品８０の上に外側ビルドアップ絶縁層２１を積層する電子部品内蔵配線板１００の製造方法であって、外側ビルドアップ絶縁層２１を積層する前に、内側絶縁層１５Ａ上に形成される第１導体回路層３５の上表面の粗化処理と、電子部品８０の電極表面の粗化処理とを異なるタイミングで行う。【選択図】図５
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【特許請求の範囲】
【請求項１】
厚さ方向で内側に配置される内側絶縁層を貫通するキャビティに電子部品を収容して、前記電子部品の上に外側絶縁層を積層する電子部品内蔵配線板の製造方法であって、
前記外側絶縁層を積層する前に、前記内側絶縁層上に形成される導体回路層表面の粗化処理と、前記電子部品の電極表面の粗化処理とを異なるタイミングで行う。
【請求項２】
請求項１に記載の電子部品内蔵配線板の製造方法において、
前記導体回路層表面に粗化処理を行い、粗化処理済みの前記導体回路層及び前記内側絶縁層上に保護層を積層してから、前記キャビティに前記電子部品を収容して前記電子部品の電極表面に粗化処理を行う。
【請求項３】
請求項２に記載の電子部品内蔵配線板の製造方法において、
前記保護層を積層してから、前記保護層と前記内側絶縁層を貫通する前記キャビティを形成する。
【請求項４】
請求項３に記載の電子部品内蔵配線板の製造方法において、
前記キャビティを形成するにあたり、レーザ加工によって前記内側絶縁層の下に形成されているプレーン層を底面として露出させる。
【請求項５】
請求項４に記載の電子部品内蔵配線板の製造方法において、
前記キャビティの底面として露出する前記プレーン層にデスミア処理を行う。
【請求項６】
請求項２乃至５のうち何れか１の請求項に記載の電子部品内蔵配線板の製造方法において、
前記内側絶縁層と同じ材質の前記保護層を用いる。
【請求項７】
請求項２乃至６のうち何れか１の請求項に記載の電子部品内蔵配線板の製造方法において、
前記内側絶縁層より薄い前記保護層を用いる。
【請求項８】
請求項１に記載の電子部品内蔵配線板の製造方法において、
前記キャビティに前記電子部品を収容する前に、前記電子部品の電極表面に粗化処理を行っておき、
前記導体回路層表面に粗化処理を行ってから、粗化処理済みの前記電極表面を有する前記電子部品を前記キャビティに収容する。
【請求項９】
請求項１乃至８のうち何れか１の請求項に記載の電子部品内蔵配線板の製造方法において、
前記導体回路層表面及び前記電子部品の電極表面の粗化処理では、エッチングにより前記導体回路層表面及び前記電子部品の電極表面に粗化面を形成する。
【請求項１０】
請求項９に記載の電子部品内蔵配線板の製造方法において、
前記導体回路層表面及び前記電子部品の電極表面の粗化処理が、ＣＺ処理である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、厚さ方向で内側に配置される内側絶縁層を貫通するキャビティに電子部品を収容して、電子部品の上に外側絶縁層を積層する電子部品内蔵配線板の製造方法に関する。
【背景技術】
【０００２】
従来、この種の電子部品内蔵配線板の製造方法として、内側絶縁層上に形成される導体回路層の上にも外側絶縁層を積層するものが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１１５１３６号公報（［００５６］、図１０）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上述した従来の電子部品内蔵配線板の製造方法では、外側絶縁層を安定して積層するために、導体回路層表面と電子部品の電極表面とに、エッチングにより粗下面を形成する粗化処理を行うことがある。このとき、導体回路層表面と電子部品の電極表面の粗化処理を同時に行うと、導体回路層又は電子部品が損傷するという問題が考えられる。
【０００５】
本発明は、上記事情に鑑みてなされたもので、導体回路層及び電子部品の損傷を防止可能な電子部品内蔵配線板の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明に係る電子部品内蔵配線板の製造方法は、厚さ方向で内側に配置される内側絶縁層を貫通するキャビティに電子部品を収容して、電子部品の上に外側絶縁層を積層する電子部品内蔵配線板の製造方法であって、外側絶縁層を積層する前に、内側絶縁層上に形成される導体回路層表面の粗化処理と、電子部品の電極表面の粗化処理とを異なるタイミングで行う。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態に係る電子部品内蔵配線板の断面図
【図２】電子部品内蔵配線板の電子部品周辺の断面図
【図３】キャビティ付き基材の断面図
【図４】キャビティ付き基材のキャビティ周辺の断面図
【図５】電子部品内蔵配線板の製造工程のフローチャート
【図６】電子部品内蔵配線板の製造工程を示す図
【図７】電子部品内蔵配線板の製造工程を示す図
【図８】電子部品内蔵配線板の製造工程を示す図
【図９】電子部品内蔵配線板の製造工程を示す図
【図１０】電子部品内蔵配線板の製造工程を示す図
【図１１】電子部品内蔵配線板の製造工程を示す図
【図１２】電子部品内蔵配線板の製造工程を示す図
【図１３】変形例に係るキャビティ付き基材の断面図
【図１４】変形例に係る電子部品内蔵配線板の製造工程のフローチャート
【発明を実施するための形態】
【０００８】
以下、本発明の一実施形態を図１〜図１２に基づいて説明する。図１に示すように、図１に示すように、本実施形態に係る電子部品内蔵配線板１００は、電子部品８０をキャビティ３０内に収容するキャビティ付き基材１０（図３参照）を備えている。ここで、電子部品８０は、例えば、半導体素子、受動部品、配線層を有するインターポーザ、再配線層を有する半導体素子、ＷＬＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）等である。
【０００９】
図３に示すように、キャビティ付き基材１０は、コア基板１１の表側面であるＦ面１１Ｆと裏側面であるＢ面１１Ｂとに、ビルドアップ絶縁層１５とビルドアップ導体層１６とが交互に積層されている多層構造になっている。ビルドアップ絶縁層１５は、絶縁性材料で構成され、ビルドアップ導体層１６は、金属（例えば、銅）で構成されている。コア基板１１の表裏の両面には、コア導体層１２が形成されている。
【００１０】
なお、コア基板１１の厚さは、約７００μｍになっていて、コア導体層１２の厚さは、約３５μｍになっている。ビルドアップ導体層１６の厚さは約１５μｍになっていて、ビルドアップ絶縁層１５の厚さは約１０〜３０μｍになっている。ここで、ビルドアップ絶縁層１５の厚さは、上下導体層間の距離で定義される。
【００１１】
表側のコア導体層１２と裏側のコア導体層１２とは、コア基板１１を貫通するスルーホール導体１３によって接続されている。スルーホール導体１３は、コア基板１１を貫通するスルーホール１３Ａの壁面に、例えば、銅のめっきが形成されることにより形成されている。
【００１２】
コア基板１１に最も近い最内のビルドアップ導体層１６とコア導体層１２とは、最内のビルドアップ絶縁層１５を貫通するビア導体１７によって接続されている。また、積層方向で隣り合うビルドアップ導体層１６，１６同士は、それらビルドアップ導体層１６，１６の間に位置するビルドアップ絶縁層１５を貫通するビア導体１８によって接続されている。
【００１３】
コア基板１１のＦ面１１Ｆ側に積層されるビルドアップ導体層１６のうち外側から２番目に位置する第２ビルドアップ導体層１６Ｂには、第２導体回路層３１Ｂと、プレーン層３１Ａとが形成されている。プレーン層３１Ａは、例えば、グランド接続されるグランド層になっている。なお、プレーン層３１Ａは、キャビティ付き基材１０の中央寄り部分に配置され、第２導体回路層３１Ｂは、プレーン層３１Ａを両側から挟むように配置されている。
【００１４】
コア基板１１のＦ面１１Ｆ側に積層されるビルドアップ導体層１６のうち最も外側に配置される第１ビルドアップ導体層１６Ａには、ビア導体１８を介して第２導体回路層３１Ｂに接続される第１導体回路層３５（本発明の「導体回路層」に相当する。）が形成されている。また、第１ビルドアップ導体層１６Ａ上には、保護層３４が積層されている。保護層３４は、ビルドアップ絶縁層１５と同じ材質で構成されている。保護層３４の厚さは、約７〜１５μｍになっていて、ビルドアップ絶縁層１５よりも薄くなっている。ここで、保護層３４の厚さは、第１ビルドアップ導体層１６Ａの上表面から保護層３４の上表面までの距離で定義される。なお、保護層３４は、キャビティ付き基材１０の表側面であるＦ面１０Ｆと、キャビティ付き基材１０の裏側面であるＢ面１０Ｂとを構成する。但し、キャビティ付き基材１０のＢ面１０Ｂ側に保護層３４が形成されなくてもよい。
【００１５】
キャビティ付き基材１０には、Ｆ面１０Ｆに開口３０Ａを有するキャビティ３０が形成されている。キャビティ３０は、最も外側に位置する最外のビルドアップ絶縁層１５と保護層３４とを貫通し、プレーン層３１Ａを底面として露出させる。図４に示すように、キャビティ３０の開口３０Ａの面積は、プレーン層３１Ａの面積よりも小さくなっていて、プレーン層３１Ａの外周部は、キャビティ３０の外側にはみ出している。言い換えれば、プレーン層３１Ａは、キャビティ３０の底面全体を構成している。なお、本実施形態では、最外のビルドアップ絶縁層１５によって本発明に係る内側絶縁層１５Ａが形成されている。
【００１６】
図１に示すように、キャビティ付き基材１０の表裏の両面には、外側ビルドアップ絶縁層２１（本発明の「外側絶縁層」に相当する。）と外側ビルドアップ導体層２２とが積層されている。外側ビルドアップ絶縁層２１は、ビルドアップ絶縁層１５と同じ材質で構成され、その厚さは約１５μｍになっている。外側ビルドアップ導体層２２は、ビルドアップ導体層１６と同様に、金属で構成され、その厚さは、約１５μｍになっている。ここで、外側ビルドアップ絶縁層２１の厚さは、ビルドアップ絶縁層１５と同様に、上下導体層間の距離で定義される。外側ビルドアップ導体層２２は、外側ビルドアップ絶縁層２１を貫通するビア導体２５を介して、第１導体回路層３５及び電子部品８０の電極端子と接続する。
【００１７】
外側ビルドアップ導体層２２上には、ソルダーレジスト層２９が形成されている。ソルダーレジスト層２９は、電子部品内蔵配線板１００の表側面であるＦ面１００Ｆと、裏側面であるＢ面１００Ｂとを構成する。そして、ソルダーレジスト層２９に、外側ビルドアップ導体層２２の一部を導体パッド２３として露出させる開口２７が複数形成されている。ソルダーレジスト層２９の厚さは、約７〜２５μｍになっている。ここで、ソルダーレジスト層２９の厚みは、外側ビルドアップ導体層２２の上表面からソルダーレジスト層２９の上表面までの距離で定義される。
【００１８】
導体パッド２３上には、めっき層４１が形成されている。なお、図１の例では、電子部品内蔵配線板１００のＦ面１００Ｆ側のめっき層４１が、ソルダーレジスト層２９から突出するバンプ状に形成されている。
【００１９】
電子部品内蔵配線板１００の構造に関する説明は以上である。次に、電子部品内蔵配線板１００の製造方法について説明する。
【００２０】
図５には、電子部品内蔵配線板１００の製造方法の流れが示されている。同図に示されるように、電子部品内蔵配線板１００を製造するには、まず、キャビティ付き基材１０が準備される（ステップＳ１１）。
【００２１】
キャビティ付き基材１０は、以下（１）〜（１０）の工程により準備される。
（１）図６（Ａ）に示すように、コア基板１１に、例えば、ドリル加工等によってスルーホール１３Ａが形成される。なお、コア基板１１は、エポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表側面であるＦ面１１Ｆと裏側面であるＢ面１１Ｂとに、図示しない銅箔がラミネートされている。
【００２２】
（２）無電解めっき処理、めっきレジスト処理、電解めっき処理により、コア基板１１のＦ面１１Ｆ上とＢ面１１Ｂ上とに、コア導体層１２が形成されると共に、スルーホール１３Ａの内面にスルーホール導体１３が形成される（図６（Ｂ）参照）。なお、コア基板１１の製造方法は、特開２０１２−６９９２６号公報の図１〜図２に示すような製造方法でもよい。
【００２３】
（３）図７（Ａ）に示すように、コア導体層１２上にビルドアップ絶縁層１５が積層され、そのビルドアップ絶縁層１５上にビルドアップ導体層１６が積層される。具体的には、コア基板１１のＦ面１１Ｆ側とＢ面１１Ｂ側とからコア導体層１２上にビルドアップ絶縁層１５としてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）と銅箔（図示せず）が積層されてから、加熱プレスされる。そして、銅箔にＣＯ２レーザが照射されて、銅箔及びビルドアップ絶縁層１５を貫通するビア形成孔が形成される。そして、無電解めっき処理、めっきレジスト処理、電解めっき処理が行われ、電解めっきがビア形成孔内に充填されてビア導体１７が形成されると共に、ビルドアップ絶縁層１５上に所定パターンのビルドアップ導体層１６が形成される。なお、ビルドアップ絶縁層１５としてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体層を形成することができる。
【００２４】
（４）図７（Ａ）の工程と同様にして、コア基板１１のＦ面１１Ｆ側とＢ面１１Ｂ側とにビルドアップ絶縁層１５及びビルドアップ導体層１６が交互に積層される（図７（Ｂ）参照。なお、同図では、Ｆ面１１Ｆ側のみが示されている。以下、図８〜図１１についても同様とする。）。その際、ビルドアップ絶縁層１５を貫通するビア導体１８が形成され、そのビア導体１８によって積層方向で隣り合うビルドアップ導体層１６，１６同士が接続される。
【００２５】
（５）図８（Ａ）に示すように、ビルドアップ絶縁層１５が積層されると共に、そのビルドアップ絶縁層１５上にビルドアップ導体層１６が積層されて、第２ビルドアップ導体層１６Ｂが形成される。その際、第２ビルドアップ導体層１６Ｂには、内側のビルドアップ導体層１６にビア導体１８を介して接続される第２導体回路層３１Ｂと、ベタ状のプレーン層３１Ａとが形成される。
【００２６】
（６）図８（Ｂ）に示すように、第２ビルドアップ導体層１６Ｂ上に、ビルドアップ絶縁層１５とビルドアップ導体層１６が積層されて、内側絶縁層１５Ａと第１ビルドアップ導体層１６Ａが形成される。その際、プレーン層３１Ａの上には、内側絶縁層１５Ａのみが積層される。また、第１ビルドアップ導体層１６Ａには、内側絶縁層１５Ａを貫通するビア導体１８を介して第２導体回路層３１Ｂに接続される第１導体回路層３５が形成される。
【００２７】
（７）第１導体回路層３５の上表面に粗化処理が行われる。この粗化処理では、エッチングにより第１導体回路層３５の上表面に粗化面が形成される。エッチングの例としては、ＣＺ処理、ネオブラウン処理等が挙げられる。ＣＺ処理では、主成分を蟻酸とする溶液を、スプレーにより第１導体回路層３５の上表面に吹き付けてエッチングし、粗化面を形成する。また、ネオブラウン処理では、過酸化水素系／硫酸水素系の溶液を用いて、浸漬又はスプレーの処理を行い、第１導体回路層３５の上表面をエッチングし、粗化面を形成する。
【００２８】
（８）粗化処理が終了すると、ビルドアップ導体層１６上に、ビルドアップ絶縁層１５と同じ材質の保護層３４が積層される（図９（Ａ）参照）。このとき、プレーン層３１Ａの上には、ビルドアップ絶縁層１５と保護層３４とが積層されている。但し、保護層３４の材料は、特に限定されず、例えば、弾性率１〜１０ＧＰａのアクリル樹脂、エポキシ樹脂、ポリイミドなどの接着材でもよい。
【００２９】
（９）図９（Ｂ）に示すように、コア基板１１のＦ面１１Ｆ側から、例えば、ＣＯ２レーザが照射されて、保護層３４と内側絶縁層１５Ａとに、プレーン層３１Ａを底面として露出させるキャビティ３０が形成される。ここで、レーザが照射される範囲の面積、即ち、キャビティ３０の開口面積は、プレーン層３１Ａの面積よりも小さくなっていて、キャビティ３０の底面全体にプレーン層３１Ａが露出する。なお、キャビティ３０は、電子部品８０より若干大きくなるように形成される。
【００３０】
（１０）キャビティ３０の底面として露出するプレーン層３１Ａにデスミア処理が行われ、プレーン層３１Ａの表面に粗化処理が行われる。なお、デスミア処理の際、第１導体回路層３５は、保護層３４によって保護される。また、プレーン層３１Ａの粗化処理では、上記（７）の工程と同様に、エッチングによって粗下面が形成される。以上により、図３に示したキャビティ付き基材１０が完成する。
【００３１】
図５に示すように、キャビティ付き基材１０が準備される（ステップＳ１１）と、次いで、ステップＳ１２〜Ｓ１５の処理が行われる。
（１１）図５のステップＳ１２では、底面全体に接着層３３が積層されている電子部品８０がキャビティ３０内に収容される（図１０（Ａ）参照）。
【００３２】
（１２）図５のステップＳ１３では、電子部品８０の電極表面に粗化処理が行われる。このとき、第１導体回路層３５は、保護層３４によって保護される。なお、この粗化処理では、上記（７）の工程と同様にして、エッチングによって電極表面に粗下面が形成される。
【００３３】
図５のステップＳ１４では、以下（１３）〜（１５）の工程が行われる。
（１３）キャビティ付き基材１０のＦ面１０ＦとＢ面１０Ｂとに、外側ビルドアップ絶縁層２１が積層され、プレスされる（図１０（Ｂ）参照）。
【００３４】
（１４）図１１（Ａ）に示すように、キャビティ付き基材１０のＦ面１０Ｆ側とＢ面１０Ｂ側とからレーザが照射されて、外側ビルドアップ絶縁層２１にビア形成孔４５が形成される。
【００３５】
（１５）無電解めっき処理、めっきレジスト処理、電解めっき処理が行われ、ビア形成孔４５内にビア導体２５が形成される（図１１（Ｂ）参照）。また、外側ビルドアップ絶縁層２１上に、外側ビルドアップ導体層２２が形成される。
【００３６】
図５のステップＳ１５では、以下（１６）〜（１７）の工程が行われる。
（１６）図１２に示すように、キャビティ付き基材１０のＦ面１０Ｆ側とＢ面１０Ｂ側の両方から、外側ビルドアップ導体層２２上にソルダーレジスト層２９が積層されると共にソルダーレジスト層２９に、外側ビルドアップ導体層２２の一部を導体パッド２３として露出させる開口２７が形成される。
【００３７】
（１７）キャビティ付き基材１０のＦ面１０Ｆ側とＢ面１０Ｂ側とに無電解めっき処理が行われて、導体パッド２３上にめっき層４１が形成され、図１に示した電子部品内蔵配線板１００が完成する。
【００３８】
本実施形態の電子部品内蔵配線板１００の構造及び製造方法に関する説明は以上である。次に、電子部品内蔵配線板１００の製造方法の作用効果について説明する。
【００３９】
本実施形態の電子部品内蔵配線板１００の製造方法では、第１導体回路層３５に上表面に粗化処理を行い、粗化処理済みの第１導体回路層３５の上表面に保護層３４を積層してから、キャビティ３０に電子部品８０を収容して電極表面に粗化処理を行う。このように、本実施形態の電子部品内蔵配線板１００の製造方法では、第１導体回路層３５の上表面の粗化処理と、電子部品８０の電極表面の粗化処理とを異なるタイミングで行うので、第１導体回路層３５及び電子部品８０の損傷を防止することが可能となる。
【００４０】
また、本実施形態の電子部品内蔵配線板１００の製造方法では、第１導体回路層３５上に保護層３４を積層してからキャビティ３０を形成するので、キャビティ３０の形成に伴うデスミア処理やキャビティ３０の底面の粗化処理による第１導体回路層３５の損傷についても防止することが可能となる。しかも、保護層３４は、内側絶縁層１５Ａと同じ材質になっているので、内側絶縁層１５Ａとの密着性を向上させることが可能となる。さらに、保護層３４は、内側絶縁層１５Ａよりも薄くなっているので、保護層３４によって電子部品内蔵配線板１００が厚くなることが抑制される。
【００４１】
［他の実施形態］
本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
【００４２】
（１）上記実施形態では、キャビティ付き基材１０がコア基板１１を有する基材を用いていたが、図１３に示すキャビティ付き基材１０Ｖのように、コア基板を有さないコアレス基材を用いてもよい。
【００４３】
（２）上記実施形態では、プレーン層３１Ｂがキャビティ３０の底面として露出する構成であったが、ビルドアップ絶縁層１５がキャビティの底面として露出する構成であってもよい。
【００４４】
（３）上記実施形態において、電子部品８０をキャビティ３０に収容する前に電極表面に粗化処理を行っておき、粗化処理済みの電子部品８０をキャビティ３０に収容してから、その電子部品８０に保護層３４を積層し、次いで、第１導体回路層３５の上表面に粗化処理を行ってもよい。
【００４５】
（４）図１４に示すように、キャビティ３０に電子部品８０を収容する前に、電極表面に粗化処理を行っておき（ステップＳ２１）、第１導体回路層３５の上表面に粗化処理を行ってから（ステップＳ２２）、キャビティ３０に電子部品８０を収容してもよい（ステップＳ２３）。なお、図１４のステップＳ２４〜Ｓ２５は、上記実施形態におけるステップＳ１４〜Ｓ１５（図５参照）と同様の処理となっている。
【符号の説明】
【００４６】
１０，１０Ｖ    キャビティ付き基材
１５Ａ    内側絶縁層
２１    外側ビルドアップ絶縁層（外側絶縁層）
３０    キャビティ
３１Ａ    プレーン層
３４    保護層
３５    第１導体回路層（導体回路層）
８０    電子部品
１００    電子部品内蔵配線板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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