(57)【要約】【課題】半導体素子に十分に負荷を与えることができるとともに、半導体素子が破壊した場合に半導体素子の破壊の進行を適切に抑制することができる技術を開示する。【解決手段】試験装置２は、電源１０と、負荷用インダクタ２０と、ダイオード３０と、試験対象素子４０と、遮断用素子５０とを有している。遮断用素子５０は、電源１０と試験対象素子４０との間に接続され、試験対象素子４０の電流を遮断可能である。遮断用素子５０は、試験対象素子４０のターンオフ時に試験対象素子４０に印加される電圧がピーク電圧まで上昇した後に安定するタイミングより前に電流を減少させはじめ、当該タイミング以前に試験対象素子４０の電流を遮断する。ピーク電圧が目標値を超えるように、電源１０、ダイオード３０、遮断用素子５０、試験対象素子４０を経由する閉回路９０のインダクタンスと、電源電圧とが調整されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子の試験に用いられる試験装置であって、
電源と、
前記電源と前記半導体素子との間に接続されているインダクタと、
前記インダクタと並列に接続されているダイオードであって、アノードが前記インダクタの前記半導体素子側に接続され、カソードが前記インダクタの前記電源側に接続されている、前記ダイオードと、
前記半導体素子の電流を遮断可能な電流遮断機構と、を有しており、
前記電流遮断機構が、前記半導体素子のターンオフ時に前記半導体素子に印加される電圧がピーク電圧まで上昇した後に安定するタイミングより前に前記半導体素子の電流を減少させはじめ、前記タイミング以前に前記半導体素子の電流を遮断し、
前記ピーク電圧が目標値を超えるように、前記電源、前記ダイオード、前記電流遮断機構、及び、前記半導体素子を経由する閉回路のインダクタンスと、電源電圧とが調整されている、
試験装置。
【請求項２】
半導体素子を試験する試験方法であって、
試験に用いられる半導体装置は、
電源と、
前記電源と前記半導体素子との間に接続されているインダクタと、
前記インダクタと並列に接続されているダイオードであって、アノードが前記インダクタの前記半導体素子側に接続され、カソードが前記インダクタの前記電源側に接続されている、前記ダイオードと、
前記半導体素子の電流を遮断可能な電流遮断機構と、を有しており、
前記電流遮断機構によって、前記半導体素子のターンオフ時に前記半導体素子に印加される電圧がピーク電圧まで上昇した後に安定するタイミングより前に前記半導体素子の電流を減少させはじめ、前記タイミング以前に前記半導体素子の電流を遮断させ、
前記ピーク電圧が目標値を超えるように、前記電源、前記ダイオード、前記電流遮断機構、及び、前記半導体素子を経由する閉回路のインダクタンスと、電源電圧とが調整されている、
試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、半導体素子の試験装置に関する。
【背景技術】
【０００２】
特許文献１には、電源と、コイルと、半導体素子への電流の流入を遮断するための遮断手段を備える試験装置が開示されている。遮断手段は、半導体素子の破壊を検出すると、半導体素子への電流の流入を遮断する。これにより、半導体素子の破壊が進行して試験装置が損傷することの抑制が図られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１０８８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の試験装置では、遮断手段は、半導体素子の破壊が検出された後に半導体素子の電流を減少させはじめる。そのため、電流を減少させはじめてから遮断が完了するまでの間に、破壊された半導体素子に電流が流入し、半導体素子の破壊が進行するおそれがある。
【０００５】
本明細書では、半導体素子に十分に負荷を与えることができるとともに、半導体素子が破壊した場合に半導体素子の破壊の進行を適切に抑制することができる技術を開示する。
【課題を解決するための手段】
【０００６】
本明細書では、半導体素子の試験装置を開示する。この試験装置は、電源と、電源と半導体素子との間に接続されているインダクタと、インダクタと並列に接続されているダイオードであって、アノードがインダクタの半導体素子側に接続され、カソードがインダクタの電源側に接続されている、ダイオードと、半導体素子の電流を遮断可能な電流遮断機構と、を有している。電流遮断機構が、半導体素子のターンオフ時に半導体素子に印加される電圧がピーク電圧まで上昇した後に安定するタイミングより前に半導体素子の電流を減少させはじめ、当該タイミング以前に半導体素子の電流を遮断し、ピーク電圧が目標値を超えるように、電源、ダイオード、電流遮断機構、及び、半導体素子を経由する閉回路のインダクタンスと、電源電圧とが調整されている。
【０００７】
半導体素子が破壊されるのは、多くの場合、半導体素子に印加される電圧の値がピーク電圧まで上昇する間もしくは上昇した後であることが判明した。上記の試験方法では、電流遮断機構は、半導体素子のターンオフに起因して半導体素子に印加される電圧がピーク電圧まで上昇した後に安定するタイミングより前に半導体素子の電流を減少させはじめ、当該タイミング以前に半導体素子の電流を遮断する。即ち、半導体素子が破壊されたか否かに関わらず、印加電圧がピーク電圧となった後に安定するタイミング以前に電流を遮断する。従って、半導体素子が破壊された場合でも、すぐに電流が遮断され、それ以上の破壊が防止される。また、ピーク電圧が目標値を超えるように、電源、ダイオード、電流遮断機構、及び、半導体素子を経由する閉回路のインダクタンスと、電源電圧とが調整されている。そのため、半導体素子に十分な負荷を与えることができる。
【０００８】
さらに、本明細書では、半導体素子の試験方法を開示する。試験に用いられる試験装置は、上記と同様の構成を有する。この試験方法では、電流遮断機構によって、半導体素子のターンオフ時に半導体素子に印加される電圧がピーク電圧まで上昇した後に安定するタイミングより前に半導体素子の電流を減少させはじめ、当該タイミング以前に半導体素子の電流を遮断させる。
【０００９】
上記の試験方法によると、半導体素子に十分な負荷を与えることができるとともに、半導体素子が破壊した場合に半導体素子の破壊の進行を適切に抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施例の試験装置を示す回路図。
【図２】試験対象素子がオンされている間の電流の流れを示す説明図。
【図３】試験対象素子がオフされる場合の電流の流れを示す説明図。
【図４】実施例において、試験対象素子が破壊されない場合におけるＶｇ１、Ｉｃ１、Ｖｃｅ１、Ｖｇ２のそれぞれの値の推移を示すグラフ。
【図５】実施例において、試験対象素子が破壊される場合におけるＶｇ１、Ｉｃ１、Ｖｃｅ１、Ｖｇ２のそれぞれの値の推移を示すグラフ。
【図６】比較例において、試験対象素子が破壊される場合におけるＶｇ１、Ｉｃ１、Ｖｃｅ１、Ｖｇ２のそれぞれの値の推移を示すグラフ。
【発明を実施するための形態】
【００１１】
（実施例）
（試験装置２の構成；図１）
図１に示すように、本実施例の試験装置２は、試験対象である半導体素子（以下では試験対象素子と呼ぶ）４０に対して誘導負荷試験を行うための装置である。この試験装置２は、電源１０、負荷用インダクタ２０、調整用インダクタ２５、ダイオード３０、試験対象素子４０、遮断用素子５０、及び、ゲート電圧制御回路６０を有している。
【００１２】
試験対象素子４０は、ＩＧＢＴである。変形例では、試験対象素子４０は、ＭＯＳＦＥＴ等、任意のパワーデバイスであってもよい。試験対象素子４０は、試験を行う毎に交換される。本実施例の試験装置２を用いた試験においては、試験対象素子４０は、後述の所定のタイミングでターンオフを開始するように、ゲート電圧制御回路６０によって制御されている。
【００１３】
電源１０は、試験対象素子４０に供給する電源電圧を発生させる。電源電圧は例えば７００Ｖである。以下では、電源電圧の値をＶｄｕｔで表す。電源１０の負極は、試験対象素子４０のエミッタに接続されている。
【００１４】
遮断用素子５０は、ＩＧＢＴである。変形例では、遮断用素子５０は、他の任意のスイッチング素子であってもよい。遮断用素子５０は、負荷用インダクタ２０と試験対象素子４０との間に接続されている。より詳細には、遮断用素子５０のエミッタが試験対象素子４０のコレクタに接続されており、遮断用素子５０のコレクタが負荷用インダクタ２０に接続されている。遮断用素子５０がオフ状態の間は、試験対象素子への電流の流入が遮断される。本実施例の試験装置２を用いた試験においては、遮断用素子５０は、所定のタイミングでターンオフを開始するように、ゲート電圧制御回路６０によって制御される。
【００１５】
負荷用インダクタ２０は、電源１０の正極と遮断用素子５０との間に接続されている。負荷用インダクタ２０は、誘導負荷試験の負荷として用いられる。
【００１６】
調整用インダクタ２５は、電源１０と遮断用素子５０との間に接続されている。調整用インダクタ２５は、負荷用インダクタ２０と比べてインダクタンスが小さい。例えば、負荷用インダクタ２０のインダクタンスは１００μＨ〜２００μＨ程度であるが、調整用インダクタ２５のインダクタンスは１００ｎＨ〜２００ｎＨ程度である。即ち、調整用インダクタ２５は、電源１０、ダイオード３０、遮断用素子５０、及び、試験対象素子４０を経由する閉回路９０（図１の破線矢印参照）のインダクタンスを調整するために接続されている。調整用インダクタ２５には、負荷用インダクタ２０とは異なり、ダイオードが並列に接続されていない。なお、後で詳しく説明するが、閉回路９０は、試験対象素子４０をターンオン状態からターンオフ状態に移行させる際に電流が変化する経路である。
【００１７】
ダイオード３０は、負荷用インダクタ２０と並列に接続されている。ダイオード３０のアノードは、負荷用インダクタ２０の試験対象素子４０側の端子に接続されている。ダイオード３０のカソードは、負荷用インダクタ２０の電源１０側の端子に接続されている。ダイオード３０は、試験対象素子４０のターンオフ時に負荷用インダクタ２０によって誘起される電流を流す。
【００１８】
ゲート電圧制御回路６０は、試験対象素子４０のゲート電圧と、遮断用素子５０のゲート電圧とを制御する。
【００１９】
図１では、試験装置２における寄生インダクタンス７０、８０を仮想的に図示している。寄生インダクタンス７０は、試験装置２のうち、負荷用インダクタ２０及びダイオード３０を経由しない部分（即ち、電源１０の正極側からダイオード３０のカソードの接続点２１までの部分と、ダイオード３０のアノードの接続点２２から電源の負極までの部分）の寄生インダクタンスを仮想的に図示したものである。以下、寄生インダクタンス７０と調整用インダクタ２５のインダクタンスの値とを加算した値をＬ１で示す。また、寄生インダクタンス８０は、試験装置２のうち、接続点２１、２２の間のダイオード３０を経由する部分の寄生インダクタンスを仮想的に図示したものである。以下、寄生インダクタンス８０の値をＬ２で示す。
【００２０】
図２に示すように、試験対象素子４０及び遮断用素子５０がオンされている間は、試験装置２において、電源１０、調整用インダクタ２５、負荷用インダクタ２０、遮断用素子５０、及び、試験対象素子４０を経由する閉回路１００内を電流が流れる。
【００２１】
試験対象素子４０がターンオフすると、図３に示すように、試験対象素子４０に電流が流れなくなる。このとき、負荷用インダクタ２０によって誘起される電流はダイオード３０を流れる。即ち、電流は、図３の閉回路２００内を流れる。
【００２２】
そのため、試験対象素子４０及び遮断用素子５０がオンされている状態（図２）から、試験対象素子４０がオフされている状態（図３）に移行されると、電源１０、ダイオード３０、遮断用素子５０、及び、試験対象素子４０を経由する閉回路９０（図中の破線矢印参照）において電流が変化する。より詳細には、負荷用インダクタ２０よりも電源１０側の回路では電流が減少する。従って、図３に示すように、寄生インダクタンス７０は、矢印３００方向に電流を流すように作用し、サージ電圧を発生させる。負荷用インダクタ２０よりもダイオード３０側の回路では電流が増加するので、寄生インダクタンス８０は、矢印４００方向に電流を流すように作用し、サージ電圧を発生させる。負荷用インダクタ２０に流れる電流は大きく変化しないので、負荷用インダクタ２０では高いサージ電圧は発生しない。
【００２３】
このときの電流変化率をｄｉ／ｄｔで表すと、寄生インダクタンス７０で生じるサージ電圧Ｖ１は、Ｌ１とｄｉ／ｄｔとの積で算出される。同様に、寄生インダクタンス８０で生じるサージ電圧Ｖ２は、Ｌ２とｄｉ／ｄｔとの積で算出される。即ち、この試験装置２では、試験対象素子４０をターンオン状態からターンオフ状態に移行する場合に、電源電圧Ｖｄｕｔに加えて、これらの電圧Ｖ１、Ｖ２が、試験対象素子４０に加わることになる。従って、試験対象素子４０をターンオン状態からターンオフ状態に移行する際に、試験対象素子４０に加わる最大の電圧（以下、「ピーク電圧」と呼ぶ）をＶｔｇで表す場合、Ｖｔｇの値は以下の数１で表すことができる。
［数１］  Ｖｔｇ＝Ｖ１＋Ｖ２＋Ｖｄｕｔ＝（Ｌ１＋Ｌ２）ｄｉ／ｄｔ＋Ｖｄｕｔ
【００２４】
本実施例の試験装置２では、ピーク電圧Ｖｔｇの値が、試験対象素子４０の試験のために十分な目標値（例えば１０００Ｖ）に到達するように、Ｌ１、Ｖｄｕｔの各値が調整されている。
【００２５】
（試験対象素子４０が破壊されない場合；図４）
図４を参照して、試験中に試験対象素子４０が破壊されない場合の例を説明する。タイミングｔ０においては、試験対象素子４０と遮断用素子５０が共にオンされている。即ち、試験対象素子４０のゲート電極及び遮断用素子５０のゲート電極には、それぞれ、所定の値のゲート電圧Ｖｇ１、Ｖｇ２が印加されている。この時、試験対象素子４０に印加される電圧Ｖｃｅ１は低い値を示す。また、試験対象素子４０には、所定の値の電流Ｉｃ１が流れている。
【００２６】
図４の例では、その後、タイミングｔ１で、ゲート電圧制御回路６０が、試験対象素子４０のターンオフを開始する。即ち、ゲート電圧制御回路６０は、タイミングｔ１から試験対象素子４０のゲート電圧Ｖｇ１の値を徐々に低減させ、ターンオフ開始から所定時間経過後に０とする。
【００２７】
また、電圧Ｖｃｅ１は、電源電圧Ｖｄｕｔ（例えば７００Ｖ）よりも高いピーク電圧Ｖｔｇ（例えば１０００Ｖ）まで上昇する。電圧Ｖｃｅ１は、ピーク電圧Ｖｔｇまで上昇した後、タイミングｔ５以降は、電源電圧Ｖｄｕｔに近い一定値で安定する。以下では、電圧Ｖｃｅ１が電源電圧Ｖｄｕｔに近い一定値で安定することを「電源電圧Ｖｄｕｔで安定する」と呼ぶ場合がある。
【００２８】
また、タイミングｔ１で試験対象素子４０のターンオフが開始されると、その後、試験対象素子４０に流れる電流Ｉｃ１が徐々に減衰し、ターンオフ開始から所定時間経過後のタイミングｔ５で０になる。タイミングｔ５では、Ｖｇ１が０であり、Ｖｃｅ１が電源電圧Ｖｄｕｔで安定し、Ｉｃ１が０である。すなわち、タイミングｔ５において、試験対象素子４０が完全にオフ状態に移行する。従って、本実施例では、タイミングｔ５において、電圧Ｖｃｅ１が電源電圧Ｖｄｕｔで安定するとともに、電流Ｉｃ１が０になる。なお、Ｖｇ１が０になった後もしばらく電流Ｉｃ１が流れるのは、サージ電圧によってアバランシェ現象が引き起こされるためである。
【００２９】
また、本実施例では、ゲート電圧制御回路６０は、タイミングｔ１から一定時間Δｔ経過後のタイミングｔ２において、遮断用素子５０のターンオフ（即ち、試験対象素子４０の電流の減少）を開始する。即ち、ゲート電圧制御回路６０は、タイミングｔ２から遮断用素子５０のゲート電圧Ｖｇ２を徐々に低下させ、ターンオフ開始から所定時間経過後のタイミングｔ４で０とする。時間Δｔは、タイミングｔ２、ｔ４が、ともに、タイミングｔ１より後であって、タイミングｔ５よりも先となるように設定されている。タイミングｔ４でゲート電圧Ｖｇ２が０になると、その後すぐに遮断用素子５０がオフする。
【００３０】
ここで、試験装置２を用いて誘導負荷試験を行う場合、試験対象素子４０のターンオフが開始されたことによって電圧Ｖｃｅ１がピーク電圧Ｖｔｇまで上昇する。図４の例では、遮断用素子５０が完全にオフするタイミングｔ５が、電圧Ｖｃｅ１が電源電圧Ｖｄｕｔで安定するタイミングｔ５と同時であるが、ピーク電圧Ｖｔｇが所定の目標値（例えば１０００Ｖ）まで上昇するため、試験対象素子４０に十分な負荷を与えることができる。従って、本実施例の試験装置２を用いて試験を行えば、適切に試験を行うことができる。
【００３１】
（試験対象素子４０が破壊される場合；図５）
図５を参照して、試験中に試験対象素子４０が破壊される場合の例を説明する。タイミングｔ０においては、試験対象素子４０と遮断用素子５０が共にオンされている。即ち、タイミングｔ０では、試験対象素子４０のゲート電極及び遮断用素子５０のゲート電極には、それぞれ、所定の値のゲート電圧Ｖｇ１、Ｖｇ２が印加されている。試験対象素子４０に印加される電圧Ｖｃｅ１は低い値を示す。また、試験対象素子４０には所定の値の電流Ｉｃ１が流れている。
【００３２】
図５の例でも、その後、タイミングｔ１で、ゲート電圧制御回路６０が、試験対象素子４０のターンオフを開始する。
【００３３】
タイミングｔ１で試験対象素子４０のターンオフが開始された後、タイミングｔ３において試験対象素子４０のゲート電圧Ｖｇ１の値が所定値以下になると、試験対象素子４０に印加される電圧Ｖｃｅ１が上昇し始める。また、タイミングｔ１で試験対象素子４０のターンオフが開始されると、その後、試験対象素子４０の電流Ｉｃ１が徐々に減衰する。
【００３４】
ただし、図５の例では、電圧Ｖｃｅがピーク電圧Ｖｔｇまで上昇する前のタイミングであり、電流Ｉｃ１が完全に０になる前のタイミングであるｔ１０で、試験対象素子４０が破壊される。試験対象素子４０が破壊されると、Ｖｃｅ１の値はその後、タイミングｔ１１で０になる。
【００３５】
また、タイミングｔ１０で試験対象素子４０が破壊されると、電流Ｉｃ１の単位時間当たりの減少度合いが緩やかになる（図５のＩｃ１のグラフの傾き参照）。
【００３６】
図５の例でも、図４の例と同様に、ゲート電圧制御回路６０が、タイミングｔ１から一定時間Δｔ経過後のタイミングｔ２で、遮断用素子５０のターンオフを開始する。タイミングｔ２は、試験対象素子４０のターンオフが開始されるタイミングｔ１より後である。遮断用素子５０のターンオフが開始されると、遮断用素子５０のゲート電圧Ｖｇ２の値は徐々に低減され、ターンオフ開始から所定時間経過後のタイミングｔ４で０になる。タイミングｔ４でゲート電圧Ｖｇ２が０になると、その後、タイミングｔ１１において遮断用素子５０が完全にオフ状態に移行する（即ち、試験対象素子４０の電流が遮断される）。即ち、図５の例では、タイミングｔ１１において、電圧Ｖｃｅ１と電流Ｉｃ１がともに０になる。なお、Ｖｇ２が０になった後もしばらく電流Ｉｃ１が流れるのは、サージ電圧によってアバランシェ現象が引き起こされるためである。
【００３７】
（比較例；図６）
ここで、本実施例の試験装置の作用効果を十分に説明するために、図６を参照して、従来の試験装置を用いて本実施例と同様の試験を行った場合の比較例を説明する。従来の試験装置も、図１に示す試験装置２と同様に、電源１０、負荷用インダクタ２０、ダイオード３０、試験対象素子４０、遮断用素子５０、及び、ゲート電圧制御回路６０を備える。従来の試験装置は、調整用インダクタ２５を備えていない点で本実施例とは異なる。また、従来の試験装置では、遮断用素子５０が、試験対象素子４０が破壊されたことが検出された後でターンオフを開始するように制御されている点も本実施例とは異なる。
【００３８】
図６に示すように、タイミングｔ２０においては、試験対象素子４０と遮断用素子５０が共にオンされている。図６の例でも、その後のタイミングｔ２１で、ゲート電圧制御回路６０が、試験対象素子４０のターンオフを開始する。
【００３９】
タイミングｔ２１で試験対象素子４０のターンオフが開始されると、試験対象素子４０に印加される電圧Ｖｃｅ１がピーク電圧Ｖｐまで上昇する。電圧Ｖｃｅ１は、ピーク電圧Ｖｐまで上昇した後、タイミングｔ２２以降は、電源電圧Ｖｄｕｔで安定する。また、タイミングｔ２２で試験対象素子４０のターンオフが開始されると、試験対象素子４０に流れる電流Ｉｃ１が徐々に減衰する。
【００４０】
ただし、図６の例では、電流Ｉｃ１が完全に０になる前のタイミングｔ２３で、試験対象素子４０が破壊される。試験対象素子４０が破壊されると、電流Ｉｃ１の値が再び上昇し始める。また、Ｖｃｅ１の値は０になる。
【００４１】
比較例では、ゲート電圧制御回路６０は、タイミングｔ２３で試験対象素子４０が破壊されたことを検出した後のタイミングｔ２４で、遮断用素子５０のターンオフ（即ち、試験対象素子４０の電流の減少）を開始する。その後、タイミングｔ２５で、遮断用素子５０のターンオフが完了し、試験対象素子４０の電流の遮断が完了する。
【００４２】
タイミングｔ２５で試験対象素子４０の電流の遮断が完了すると、ｔ１４で試験対象素子４０が破壊されたことによって上昇し始めていた電流Ｉｃ１の値が０になる。
【００４３】
上記の比較例では、タイミングｔ２３で試験対象素子４０が破壊されたことが検出された後のタイミングｔ２４で、遮断用素子５０のターンオフが開始される。そのため、図６の例のように、タイミングｔ２３で試験対象素子４０が破壊される場合、タイミングｔ２３からある程度時間が経過した後のタイミングｔ２５にならないと、遮断用素子５０のターンオフが完了しない。即ち、比較例では、試験対象素子４０が破壊されたタイミングｔ２３から電流が遮断されるタイミングｔ２５までの時間が長い。また、電流Ｉｃ１は、タイミングｔ２３からタイミングｔ２５の間に上昇する。即ち、図６の比較例では、破壊後の試験対象素子４０に大きい電流が長時間に亘って流れる。従って、従来の試験装置を用いて試験を行い、試験対象素子４０が破壊される場合には、試験対象素子４０の破壊が進行してしまうと共に、試験装置にも多大な負荷が加わる。
【００４４】
これに対し、図４に示すように、本実施例では、電圧Ｖｃｅ１が電源電圧Ｖｄｕｔで安定するタイミングｔ５と同じタイミングで、遮断用素子５０のターンオフが完了する。そのため、図５の例のように、タイミングｔ１０で試験対象素子４０が破壊される場合であっても、タイミングｔ１０の時点で、遮断用素子５０のターンオフが相当程度進行している。そのため、図５に示すように、破壊後の試験対象素子に大きな電流が流れない。従って、試験対象素子４０が破壊される場合であっても、試験対象素子４０の破壊の進行が少なく済む。試験装置２に与えられる負荷も少なく済む。
【００４５】
従って、本実施例の試験装置２を用いて試験を行えば、試験対象素子４０に十分に負荷を与えながら試験を適切に行うことができるとともに、試験中に試験対象素子４０が破壊した場合においても試験対象素子４０の破壊の進行を抑制することができる。
【００４６】
本実施例と請求項の記載の対応を説明する。試験対象素子４０が「半導体素子」の一例である。遮断用素子５０が、「電流遮断機構」の一例である。図４のタイミングｔ５が「タイミング」の一例である。
【００４７】
以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００４８】
（変形例１）上記の実施例では、図４の例において、遮断用素子５０が完全にオフするタイミングｔ５が、電圧Ｖｃｅ１が電源電圧Ｖｄｕｔで安定するタイミングｔ５と同時であるが、遮断用素子５０が完全にオフするタイミングは、電圧Ｖｃｅ１が電源電圧Ｖｄｕｔで安定するタイミングより先であってもよい。
【００４９】
（変形例２）上記の実施例では、図１に示すように、調整用インダクタ２５は電源１０と遮断用素子５０との間に接続されており、Ｌ１は、寄生インダクタンス７０と調整用インダクタ２５のインダクタンスの値とを加算した値を示す。これに限られず、調整用インダクタ２５は、回路のどの位置に接続されていてもよい。従って、例えば、調整用インダクタ２５が、ダイオード３０に直列に接続されていてもよい。その場合、Ｌ２が、寄生インダクタンス８０と調整用インダクタ２５のインダクタンスの値とを加算した値を示し、Ｌ１が、寄生インダクタンス７０（調整用インダクタ２５のインダクタンスを含まない）の値を示してもよい。
【００５０】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５１】
２：試験装置
１０：電源
２０：負荷用インダクタ
２５：調整用インダクタ
３０：ダイオード
４０：試験対象素子
５０：遮断用素子
６０：ゲート電圧制御回路
７０：寄生インダクタンス
８０：寄生インダクタンス
【図１】
2016080518.tif 000003
【図２】
2016080518.tif 000004
【図３】
2016080518.tif 000005
【図４】
2016080518.tif 000006
【図５】
2016080518.tif 000007
【図６】
2016080518.tif 000008