(57)【要約】【課題】容量や充放電電流がばらついても、発振周波数がばらつかない発振回路を提供する。【解決手段】発振回路１は、回路に内蔵された容量と、容量に容量が充放電する電流を変更可能に供給する充放電電流生成回路２０と、充放電電流生成回路２０によって供給された電流により容量が生成した三角波信号の電圧を第１の基準値と比較する第１の比較器４０１及び第２の基準値と比較する第２の比較器４０２と、記第１の比較器４０１の出力及び第２の比較器４０２の出力から矩形波信号を生成するラッチ回路４０と、矩形波信号の周波数に基づいて充放電電流生成回路２０が容量に供給する電流を変更する周波数制御回路１０と、周波数制御回路１０が、充放電電流生成回路２０が容量に供給する電流を変更した後にラッチ回路４０から周波数制御回路１０を切り離すスイッチ５０と、を備える。【選択図】図１
2016100670.tif 000002
【特許請求の範囲】
【請求項１】
回路に内蔵された容量と、
前記容量に前記容量が充放電する電流を変更可能に供給する充放電電流生成回路と、
前記充放電電流生成回路によって供給された電流により前記容量が生成した三角波信号の電圧を第１の基準値と比較する第１の比較器及び第２の基準値と比較する第２の比較器と、
前記第１の比較器の出力及び前記第２の比較器の出力から矩形波信号を生成するラッチ回路と、
前記矩形波信号の周波数に基づいて前記充放電電流生成回路が前記容量に供給する電流を変更する周波数制御回路と、
前記周波数制御回路が、前記充放電電流生成回路が前記容量に供給する電流を変更した後に前記ラッチ回路から前記周波数制御回路を切り離すスイッチと、
を備える発振回路。
【請求項２】
前記周波数制御回路は、
前記矩形波信号の周波数を測定するエッジカウンタと、
測定された前記矩形波信号の周波数及び理想の周波数を記憶する記憶素子と、
測定された前記矩形波信号の周波数と前記理想の周波数とを比較するコントローラと、
を備える請求項１に記載の発振回路。
【請求項３】
並列に、選択可能に接続された第１の抵抗を有し、前記第１の基準値を変更する第１の抵抗変更回路と、
前記第１の抵抗変更回路に直列に接続される第２の抵抗と、
並列に、選択可能に接続された第３の抵抗を有し、第２の抵抗を介して前記第１の抵抗変更回路に直列に接続され、前記第２の基準値を変更する第２の抵抗変更回路と、
を備える基準値生成回路をさらに備える請求項１又は請求項２に記載の発振回路。
【請求項４】
前記矩形波信号を分周する分周回路をさらに備える請求項１乃至請求項３のいずれか１項に記載の発振回路。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路に関する。
【背景技術】
【０００２】
通信装置のクロックなどに用いる発振回路であって外部発振器を必要としないものとして、容量の充放電により三角波を生成し、この三角波を任意の基準電圧によりラッチすることにより矩形波を生成する様々な発振回路が既に知られている。
【０００３】
この発振回路はＰＬＬ（ｐｈａｓｅ―ｌｏｃｋｅｄ  ｌｏｏｐ）と比較すると、基準クロックとして外部発振源を必要とせず、また、構成が簡単であるため、回路規模を小さくできるという利点がある。また、容量を回路内に内蔵することによって、ピン数削減によるコストダウンが期待できる。
【０００４】
しかし、この従来の発振回路は、充放電方式の発振回路を構成する容量や充放電電流のばらつきにより、発振周波数がばらつくという問題があった。
【０００５】
この点に関し、電源電圧の変動によって比較回路の応答遅延時間が変動しても、この比較回路の応答遅延時間の変化を相殺するように容量素子の充電時間および放電時間を変更する発振回路が提案されている（例えば、特許文献１）。
【０００６】
しかし、この技術によっても容量や充放電電流のばらつきによる周波数変動が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記の問題に鑑み、容量や充放電電流がばらついても、発振周波数がばらつかない発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明は、回路に内蔵された容量と、容量に容量が充放電する電流を変更可能に供給する充放電電流生成回路と、充放電電流生成回路によって供給された電流により容量が生成した三角波信号の電圧を第１の基準値と比較する第１の比較器及び第２の基準値と比較する第２の比較器と、記第１の比較器の出力及び第２の出力から矩形波信号を生成するラッチ回路と、矩形波信号の周波数に基づいて充放電電流生成回路が容量に供給する電流を変更する周波数制御回路と、周波数制御回路が、充放電電流生成回路が容量に供給する電流を変更した後にラッチ回路から周波数制御回路を切り離すスイッチと、を備える発振回路を提供する。
【発明の効果】
【０００９】
本発明によれば、容量や充放電電流がばらついても、発振周波数がばらつかない発振回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】発振回路の構成図である。
【図２】キャリブレーションの動作を示すフローチャートである。
【図３】第１の基準値及び第２の基準値を生成する基準値生成回路の構成を示す図である。
【図４】三角波信号の振幅の変化を示す図である。
【図５】多相クロック生成回路の構成を示す図である。
【図６】多相クロック生成回路のタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明の一実施形態に係る発振回路について図面を参照しながら説明する。
【００１２】
図１は、本実施形態の発振回路１の構成図である。図１に示すように、発振回路１は、周波数制御回路１０と、充放電電流生成回路２０と、容量と、第１の比較器４０１と、第２の比較器４０２と、ラッチ回路４０と、を備える。
【００１３】
周波数制御回路１０は、コントローラ１０１と、記憶素子１０２と、エッジカウンタ１０４と、を備える。周波数制御回路１０は、セレクト信号ＳＥＬを生成して充放電電流生成回路２０に出力する。
【００１４】
充放電電流生成回路２０は、電流源２０１と、第１のカレントミラー回路２０２と、第２のカレントミラー回路２０３と、を備える。
【００１５】
電流源２０１は第１のカレントミラー回路２０２に電流を供給する。
【００１６】
第１のカレントミラー回路２０２は、電流源２０１にドレイン端子とゲート端子が接続され、ソース端子が接地されるＮＰＮ型の第１のトランジスタ２０２Ａと、セレクト信号ＳＥＬによって選択され、第１のトランジスタ２０２Ａとカレントミラー回路を構成する複数の電流変更回路と、を備える。
【００１７】
電流変更回路は、ＮＰＮ型の第２のトランジスタ２０２Ｂと、ＮＰＮ型の第３のトランジスタ２０２Ｃと、を備える。
【００１８】
第２のトランジスタ２０２Ｂは、ゲート端子がセレクト信号ＳＥＬを入力するセレクト信号線路１０５に接続され、ドレイン端子が第４のトランジスタ２０３Ａを介して電流源２０１に接続され、ソース端子が第３のトランジスタ２０２Ｃのドレイン端子に接続される。
【００１９】
第３のトランジスタ２０２Ｃは、ゲート端子が電流源２０１に接続し、ソース端子が接地される。
【００２０】
ｎ＋１個（ｎは自然数）の電流変更回路は、第３のトランジスタのサイズが互いに異なる。このため、各電流変更回路はカレントミラー比が異なる。セレクト信号ＳＥＬによって一つの電流変更回路が選択されると、第１のトランジスタ２０２Ａと第３のトランジスタ２０２Ｃとのカレントミラー比に応じた電流が選択された電流変更回路に流れる。
【００２１】
従って、第１のカレントミラー回路２０２は、セレクト信号ＳＥＬ［ｎ：０］によって選択された電流変更回路のカレントミラー比に応じた電流を第２のカレントミラー回路に給する。
【００２２】
第２のカレントミラー回路２０３は、第１のトランジスタ列乃至第３のトランジスタ列を備える。
【００２３】
第１のトランジスタ列は、ソース端子が電源Ｖｄｄに接続され、ドレイン端子がゲート端子及び第２のトランジスタ２０２Ｂのソース端子に接続されるＰＮＰ型の第４のトランジスタ２０３Ａを備える。
【００２４】
第２のトランジスタ列は、ＰＮＰ型の第５のトランジスタ２０３Ｂと、ＮＰＮ型の第６のトランジスタ２０３Ｃと、を備える。
【００２５】
第５のトランジスタ２０３Ｂは、ソース端子が電源Ｖｄｄに接続され、ゲート端子が第４のトランジスタ２０３Ａのドレイン端子に接続され、ドレイン端子が第６のトランジスタ２０３Ｃのドレイン端子及びゲート端子に接続する。
【００２６】
第６のトランジスタ２０３Ｃは、ソース端子が接地される。
【００２７】
第３のトランジスタ列は、第７のトランジスタ２０３Ｄ乃至第１０のトランジスタ２０３Ｇを備える。
【００２８】
第７のトランジスタ２０３Ｄは、ＰＮＰ型であり、ソース端子が電源Ｖｄｄに接続され、ゲート端子が第４のトランジスタ２０３Ａのドレイン端子に接続され、ドレイン端子が第８のトランジスタ２０３Ｅのソース端子に接続される。
【００２９】
従って、第２のトランジスタ列及び第３のトランジスタ列は第１のトランジスタ列に対してカレントミラー回路を構成する。
【００３０】
第８のトランジスタ２０３Ｅは、ＰＮＰ型であり、ゲート端子がラッチ回路４０の第１の出力Ｆｏｕｔに接続し、ドレイン端子が第９のトランジスタ２０３Ｆのドレイン端子及び容量に接続する。
【００３１】
第９のトランジスタ２０３Ｆは、ＮＰＮ型であり、ゲート端子がラッチ回路４０の第１の出力Ｆｏｕｔに接続し、ソース端子が第１０のトランジスタ２０３Ｇのドレイン端子に接続する。
【００３２】
第１０のトランジスタ２０３Ｇは、ＮＰＮ型であり、ゲート端子が第６のトランジスタ２０３Ｃのドレイン端子に接続し、ソース端子が接地される。
【００３３】
第２のトランジスタ列と第３のトランジスタ列は第１のトランジスタ列とカレントミラー回路を構成している。従って、第２のトランジスタ列には、第４のトランジスタ２０３Ａのサイズと第５のトランジスタ２０３Ｂのサイズとのカレントミラー比に応じた電流が流れる。第３のトランジスタ列には、第４のトランジスタ２０３Ａのサイズと第７のトランジスタ２０３Ｄのサイズとのカレントミラー比に応じた電流が流れる。
【００３４】
第４のトランジスタ２０３Ａのサイズと第５のトランジスタ２０３Ｂのサイズと第７のトランジスタ２０３Ｄのサイズの比が、１：１：１の場合、第２のトランジスタ列と第３のトランジスタ列にはセレクト信号ＳＥＬによって選択された電流変更回路と同じ大きさの電流が流れる。
【００３５】
従って、セレクト信号ＳＥＬ［ｎ：０］によって容量に流れる電流の大きさを変更できることとなる。
【００３６】
ラッチ回路４０の第１の出力Ｆｏｕｔが当初はＬＯＷであるとき、第８のトランジスタ２０３ＥがＯＮ、第９のトランジスタ２０３ＦがＯＦＦとなり、容量に電流が流れる。
【００３７】
第１の出力ＦｏｕｔがＨＩＧＨに変わると、第８のトランジスタ２０３ＥがＯＦＦ、第９のトランジスタがＯＮとなり、容量からグランドＧＮＤに電流が流れる。
【００３８】
容量は、集積回路などの回路が内蔵するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の寄生容量であるゲート容量を用いることができる。
【００３９】
図１には、例としてＮチャンネルＭＯＳ３０１及びＰチャンネルＭＯＳ３０２を用いる例を示す。ＮチャンネルＭＯＳ３０１は、ゲート端子が第８のトランジスタ２０３Ｅのドレイン端子、第９のトランジスタ２０３Ｆのソース端子、及びラッチ回路４０の入力端子に接続され、ソース端子及びドレイン端子は電流源２０１に接続される。ＰチャンネルＭＯＳ３０２は、ゲート端子が第８のトランジスタ２０３Ｅのドレイン端子、第９のトランジスタ２０３Ｆのソース端子、及びラッチ回路４０の入力端子に接続され、ソース端子及びドレイン端子は接地される。容量は充放電により三角波信号を生成する。三角波信号はラッチ回路４０に入力される。
【００４０】
容量に集積回路が内蔵するＭＯＳのゲート容量を使用することにより、回路を１つのチップとしてパッケージ化することが可能となり、コンデンサを外付けする場合に比べてピン数を削減できるため、コストダウンが可能となる。
【００４１】
第１の比較器４０１は、入力信号の電圧が第１の基準値Ｖｈより高いときＨＩＧＨを出力する。第２の比較器４０２は、入力信号の電圧が第２の基準値Ｖｌより低いときにＨＩＧＨを出力する。第１の基準値Ｖｈ及び第２の基準値Ｖｌの電圧は任意に設定が可能である。
【００４２】
ラッチ回路４０は第１のＮＯＲ回路４０３と、第２のＮＯＲ回路４０４と、を備える。
【００４３】
第１のＮＯＲ回路４０３には、第１の比較器４０１の出力及び第２のＮＯＲ回路４０４の出力が入力される。第１のＮＯＲ回路４０３の出力Ｆｏｕｔｂはスイッチ５０を介してエッジカウンタ１０４に入力される。
【００４４】
第２のＮＯＲ回路４０４には、第２の比較器４０２の出力及び第１のＮＯＲ回路４０３の出力が入力される。第２のＮＯＲ回路４０４の出力Ｆｏｕｔは、フィードバック回路４０５を介して第８のトランジスタ２０３Ｅ及び第９のトランジスタ２０３Ｆのゲート端子に接続される。
【００４５】
ラッチ回路４０は容量が生成した三角波信号をＨＩＧＨレベルの電圧である第１の基準値Ｖｈと第１の比較器４０１による比較結果又はＬＯＷレベルの電圧である第２の基準値Ｖｌとの第２の比較器４０２による比較結果をラッチすることにより、三角波信号から出力Ｆｏｕｔの矩形波信号と、出力Ｆｏｕｔｂの反転波形信号と、を生成する。
【００４６】
エッジカウンタ１０４は、出力Ｆｏｕｔの反転信号である出力Ｆｏｕｔｂの出力のエッジ数、すなわち周波数を、コントローラ１０１からの制御信号に基づいて任意に設定した時間内において測定する。
【００４７】
コントローラ１０１は電流変更回路を順次選択してエッジ数を測定し、キャリブレーションを行う。具体的には、コントローラ１０１は、回路内の別ブロック又は外部発信源によって生成された基準クロックＲＥＦＣＬＫに基づいて、エッジの測定のための計測時間を任意に設定する。キャリブレーション時のみＲＥＦＣＬＫが必要であり、通常動作時はＲＥＦＣＬＫを必要としない。
【００４８】
記憶素子１０２は、この計測時間及びこの計測時間に対応した理想の周波数である理想のエッジ数Ｅｉｄｅａｌを記憶する。理想のエッジ数Ｅｉｄｅａｌは、所望の発振周波数をｆ［Ｈｚ］、エッジ数の測定時間をｔ［ｓｅｃ］とすると、ｆ×ｔによって求められる。
【００４９】
コントローラ１０１は、設定された計測時間に基づいて、エッジカウンタ１０４に測定の開始及び測定の終了の制御信号を出力する。
【００５０】
コントローラ１０１は、エッジカウンタ１０４が測定したエッジ数を読み出し、記憶素子１０２に計測した周波数である計測エッジ数Ｅｍ（ｍは自然数）として格納する。コントローラ１０１は、ｍ回目の計測に際して、セレクト信号ＳＥＬをｎ番目の電流変更回路が選択されるようにｎをインクリメント又はデクリメントする。
【００５１】
コントローラ１０１は、複数回実施したエッジ数のカウント結果Ｅｍを理想のエッジ数Ｅｉｄｅａｌと比較し、最も理想のエッジ数Ｅｉｄｅａｌに近いカウント結果を出力した電流変更回路を選択するセレクト信号ＳＥＬをデフォルトに設定して記憶素子１０２に格納する。このデフォルト値は記憶素子１０２の不揮発性メモリに格納される。
【００５２】
コントローラ１０１は、キャリブレーション終了後にスイッチ５０を開け、ＯＦＦにする。キャリブレーションを行う場合にのみスイッチ５０をオンにし、キャリブレーションを行わないときには周波数制御回路１０を切り離すことにより、不要な負荷を抑制し、出力波形の歪み及び出力周波数の低下を抑制する。
【００５３】
記憶素子１０２は、コントローラ１０１からの制御信号に基づいて、セレクト信号ＳＥＬの設定パターン、エッジ数カウントの計測時間の設定用パラメータ、理想のエッジ数Ｅｉｄｅａｌ、エッジ数のカウント結果Ｅｍ、及び測定回数を格納する。
【００５４】
図２は、キャリブレーションの動作を示すフローチャートである。ここでは、充電電流が増加する方向にセレクト信号ＳＥＬをインクリメントし、エッジ数のカウントをＮ回測定することを例に説明する。
【００５５】
図２に示すように、ステップＳ１において、コントローラ１０１は、セレクト信号ＳＥＬの初期値と、理想のエッジ数Ｅｉｄｅａｌと、を設定し、記憶素子１０２に格納する。
【００５６】
セレクト信号ＳＥＬは、電流変更回路の選択が所望の電流値をまたぐように変更される。具体的には、充放電電流を増加させてゆく方向に電流変更回路の選択を変更する場合には、１回目のセレクト信号ＳＥＬは設計値である所望の電流値より低い電流値となる電流変更回路が選択されるように設定される。２回目以降のセレクト信号ＳＥＬは充放電電流が増加するように電流変更回路が選択されるように変更される。
【００５７】
ステップＳ２において、コントローラ１０１は、エッジカウンタ１０４にエッジ数のカウントの開始を指示する。
【００５８】
ステップＳ３において、コントローラ１０１は、計測したエッジ数を記憶素子１０２に格納する。
【００５９】
ステップＳ４において、コントローラ１０１はＮ回の測定が終了したかを判定する。コントローラ１０１は、Ｎ回の測定が終了したと判定した場合、ステップＳ５に進み、終了していないと判定した場合、ステップＳ１に戻りセレクト信号ＳＥＬを次の電流変更回路が選択されるように変更する。
【００６０】
ステップＳ５において、コントローラ１０１はＭ回目に測定されたエッジ数Ｅｍと理想のエッジ数Ｅｉｄｅａｌとを比較する。
【００６１】
ステップＳ６において、コントローラ１０１は、測定されたエッジ数Ｅｍが理想のエッジ数Ｅｉｄｅａｌ以上であるかを判定する。コントローラ１０１は、測定されたエッジ数Ｅｍが理想のエッジ数Ｅｉｄｅａｌ以上であると判定した場合、ステップＳ８に進み、測定されたエッジ数Ｅｍが理想のエッジ数Ｅｉｄｅａｌ以上でないと判定した場合、ステップＳ７に進む。
【００６２】
ステップＳ７において、コントローラ１０１はＭを１だけインクリメントする。
【００６３】
ステップＳ８において、コントローラ１０１は測定されたエッジ数Ｅｍと理想のエッジ数Ｅｉｄｅａｌとの比較を終了する。
【００６４】
ステップＳ９において、ステップ６において測定されたエッジ数Ｅｍが理想のエッジ数Ｅｉｄｅａｌ以上となったときのセレクト信号ＳＥＬをデフォルトのセレクト信号として記憶素子１０２に格納し、スイッチ５０をＯＦＦにして処理を終了する。
【００６５】
図３は、第１の基準値Ｖｈ及び第２の基準値Ｖｌを生成する基準値生成回路の構成を示す図である。図３に示すように、基準値生成回路は、第１の基準値Ｖｈを変更する第１の抵抗変更回路５０１と、第２の基準値Ｖｌを変更する第２の抵抗変更回路５０２と、を備える。
【００６６】
第１の抵抗変更回路５０１は、複数の第１の抵抗単位ユニットを備える。第１の抵抗単位ユニットは、ＰＮＰ型の第１１のトランジスタ５０１Ａと、第１１のトランジスタ５０１Ａと直列に接続される第１の抵抗５０１Ｂと、を備える。第１１のトランジスタ５０１Ａは、ソース端子に電源Ｖｄｄが接続され、ドレイン端子に第１の抵抗５０１Ｂの一端が接続され、ゲート端子にはＮＯＴゲート５０３によって反転された抵抗選択信号ＺＳＥＬが入力される。各第１の抵抗単位ユニットは電源Ｖｄｄに並列に接続され、第１の抵抗５０１Ｂの他端は第２の抵抗５０４と第１の出力端子に接続される。コントローラ１０１からの抵抗選択信号ＺＳＥＬによって第１の抵抗５０１Ｂが選択可能に並列に接続されている。
【００６７】
第２の抵抗変更回路５０２は、複数の第２の抵抗単位ユニットを備える。第２の抵抗単位ユニットは、ＮＰＮ型の第１２のトランジスタ５０２Ｂと、第１２のトランジスタ５０２Ｂと直列に接続される第３の抵抗５０２Ａと、を備える。第１２のトランジスタ５０２Ｂは、ソース端子が接地され、ドレイン端子に第３の抵抗５０２Ａの一端が接続され、ゲート端子には抵抗選択信号ＺＳＥＬが入力される。各第２の抵抗単位ユニットはグランドＧＲＤに並列に接続され、第３の抵抗５０２Ａの他端は第２の抵抗５０４と第２の出力端子に接続される。コントローラ１０１からの抵抗選択信号ＺＳＥＬによって第３の抵抗５０２Ａが選択可能に並列に接続されている。
【００６８】
コントローラ１０１は、抵抗選択信号ＺＳＥＬを制御することにより、並列接続される抵抗の数を増減する。ＮＯＴゲート５０３によって抵抗選択信号ＺＳＥＬは反転するため、第１の抵抗変更回路５０１と第２の抵抗変更回路５０２とでは抵抗の選択と非選択とが反転する。従って、コントローラ１０１は第１の基準値Ｖｈと第２の基準値Ｖｌとを変化させることが可能となる。
【００６９】
ここで、例えば第１の抵抗５０１Ｂおよび第１１のトランジスタ５０１ＡのＯＮ抵抗の合成抵抗がＲ１、第２の抵抗５０４の抵抗値がＲ２、第３の抵抗５０２Ａおよび第１２のトランジスタ５０２ＢのＯＮ抵抗の合成抵抗値がすべてＲ３、選択される抵抗単位ユニットの数をｍとすると、三角波信号の振幅Ｖｈ−Ｖｌは次の（１）式によって表される。
【００７０】
Ｖｈ−Ｖｌ＝Ｖｄｄ・（Ｒ２／（Ｒ１／ｍ＋Ｒ２＋Ｒ３／ｍ））・・・（１）図４は、三角波信号の振幅の変化を示す図である。図４のグラフＧ１に示すように、選択される抵抗単位ユニットの数ｍを大きくすると合成抵抗値が減少し、三角波信号の振幅が大きくなる。
【００７１】
三角波信号の振幅を大きくすると、第１の比較器４０１及び第２の比較器４０２によって電圧値が比較されて第１の比較器４０１及び第２の比較器４０２の出力が変化するまでの時間が長くなり、周波数を低くすることが可能となる。
【００７２】
このような構成をとることにより、三角波信号の振幅Ｖｈ−Ｖｌを小さく設定すれば、充放電量を増加させずに充放電時間を短縮させることができ、消費電力の増加を抑制しつつ発振周波数を高くすることが可能となる。
【００７３】
図５は、多相クロック生成回路の構成を示す図である。図５に示すように、多相クロック生成回路は、図１に示した発振回路１と、第１のデータフリップフロップ回路６１と、第２のデータフリップフロップ回路６２と、を備える。第１のデータフリップフロップ回路６１と、第２のデータフリップフロップ回路６２と、を分周回路という。
【００７４】
第１のデータフリップフロップ回路６１は、ＣＫ端子に第１のＮＯＲ回路４０３の出力端子が接続され、ＱＢ端子の出力がＤ端子に入力される。
【００７５】
第２のデータフリップフロップ回路６２は、ＣＫ端子に第２のＮＯＲ回路４０４の出力端子が接続され、ＱＢ端子の出力がＤ端子に入力される。
【００７６】
フリップフロップ回路は次の信号が入力されるまで、信号の状態を維持する出力を行う。従って、発振回路１の出力信号は、フリップフロップ回路によって分周され、周波数が１／２倍となる。また、フリップフロップ回路は２つの出力端子があるため、発振回路の２つの位相から４つの位相が生成できる。
【００７７】
図６は、多相クロック生成回路のタイミングチャートである。図６に示すように、容量が生成した三角波信号ＴＲＩから、ラッチ回路４０は矩形波信号ＣＬＫと、ＣＬＫを反転させた反転信号ＣＬＫＢを出力する。
【００７８】
第１のデータフリップフロップ回路６１は、矩形波信号ＣＬＫから矩形波信号ＣＬＫの周波数の１／２倍の周波数の信号をＯ１端子から出力し、Ｏ１端子から出力される信号の反転信号をＯ１Ｂから出力する。
【００７９】
第２のデータフリップフロップ回路６２は、反転信号ＣＬＫＢから反転信号ＣＬＫＢの周波数の１／２倍の周波数の信号をＯ２端子から出力し、Ｏ２端子から出力される信号の反転信号をＯ２Ｂから出力する。
【００８０】
反転信号ＣＬＫＢは、矩形波信号ＣＬＫに対して位相が１パルス分遅れている。従って、Ｏ２端子、及びＯ２Ｂ端子から出力される信号は、Ｏ１端子、及びＯ１Ｂ端子から出力される信号に対して、矩形波信号ＣＬＫの１パルス分遅れる。
【００８１】
キャリブレーションで用いるＣＬＫおよびＣＬＫＢは、Ｏ１端子乃至Ｏ２Ｂ端子から出力される信号よりも高速であり、キャリブレーションによって周波数制御されているため、Ｏ１端子乃至Ｏ２Ｂ端子から出力される信号はより正確な周波数の信号となる。
【００８２】
以上述べたように、本実施形態の発振回路１は、回路に内蔵された容量に供給する電流を変更させながらキャリブレーションを行い、この容量が所望の周波数の信号を生成するのに適した電流を選択する。
【００８３】
従って、容量や充放電電流がばらついても、発振周波数がばらつかない発振回路を提供することができるという効果がある。
【００８４】
以上、本発明について、好ましい実施形態を挙げて説明したが、本発明の発振回路は上記実施形態の構成に限定されるものでない。
【００８５】
当業者は、従来公知の知見に従い、本発明の発振回路を適宜改変することができる。このような改変によってもなお本発明の発振回路の構成を具備する限り、もちろん、本発明の範疇に含まれるものである。
【符号の説明】
【００８６】
１：発振回路
１０：周波数制御回路
２０：充放電電流生成回路
４０：ラッチ回路
５０：スイッチ
６１：第１のデータフリップフロップ回路
６２：第２のデータフリップフロップ回路
１０１：コントローラ
１０２：記憶素子
１０４：エッジカウンタ
２０１：電流源
２０２：第１のカレントミラー回路
２０３：第２のカレントミラー回路
３０１：ＰチャンネルＭＯＳ
３０２：ＮチャンネルＭＯＳ
４０１：第１の比較器
４０２：第２の比較器
【先行技術文献】
【特許文献】
【００８７】
【特許文献１】特許第４４９５６９５号公報
【図１】
2016100670.tif 000003
【図２】
2016100670.tif 000004
【図３】
2016100670.tif 000005
【図４】
2016100670.tif 000006
【図５】
2016100670.tif 000007
【図６】
2016100670.tif 000008