(57)【要約】【課題】  電子素子を適切に保護することが可能な電子装置を提供すること。【解決手段】  厚さ方向において互いに反対側を向く主面１１１および裏面１１２を有し、半導体材料よりなる基板１と、基板１に配置された電子素子７と、電子素子７に導通する導電層３と、を備えた電子装置Ａ１であって、基板１には、主面１１１から凹む素子配置用凹部１４が形成されており、素子配置用凹部１４には、電子素子７が配置されており、厚さ方向において素子配置用凹部１４とは反対側を向くシールチップ主面４１と、シールチップ主面４１とは反対側を向くシールチップ裏面４２とを有するとともに、主面１側において素子配置用凹部１４の少なくとも一部を覆うシールチップ４を備える。【選択図】  図１
2016143782.tif 000002
【特許請求の範囲】
【請求項１】
厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、
前記基板に配置された電子素子と、
前記電子素子に導通する導電層と、を備えた電子装置であって、
前記基板には、前記主面から凹む素子配置用凹部が形成されており、
前記素子配置用凹部には、前記電子素子が配置されており、
前記厚さ方向において前記素子配置用凹部とは反対側を向くシールチップ主面と、該シールチップ主面とは反対側を向くシールチップ裏面とを有するとともに、前記主面側において前記素子配置用凹部の少なくとも一部を覆うシールチップを備えることを特徴とする、電子装置。
【請求項２】
前記素子配置用凹部は、前記厚さ方向を向く素子配置用凹部底面を有しており、
前記電子素子は、前記素子配置用凹部底面に配置されている、請求項１に記載の電子装置。
【請求項３】
前記素子配置用凹部は、前記素子配置用凹部底面から起立する素子配置用凹部側面を有する、請求項２に記載の電子装置。
【請求項４】
前記素子配置用凹部底面は、前記厚さ方向に直交する面である、請求項３に記載の電子装置。
【請求項５】
前記素子配置用凹部側面は、前記厚さ方向に対し傾斜している、請求項４に記載の電子装置。
【請求項６】
前記素子配置用凹部底面に対する前記素子配置用凹部側面の角度は、５５度である、請求項５に記載の電子装置。
【請求項７】
前記基板は、半導体材料の単結晶よりなる、請求項６に記載の電子装置。
【請求項８】
前記半導体材料は、Ｓｉである、請求項７に記載の電子装置。
【請求項９】
前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である、請求項８に記載の電子装置。
【請求項１０】
前記主面は、（１００）面である、請求項９に記載の電子装置。
【請求項１１】
前記素子配置用凹部側面は、前記主面に繋がっている、請求項３ないし１０のいずれかに記載の電子装置。
【請求項１２】
前記シールチップは、前記主面に接合されている、請求項３ないし１１のいずれかに記載の電子装置。
【請求項１３】
前記シールチップは、Ｓｉからなる、請求項１２に記載の電子装置。
【請求項１４】
前記シールチップには、集積回路が作りこまれている、請求項１３に記載の電子装置。
【請求項１５】
前記素子配置用凹部には、空隙領域が設けられている、請求項３ないし１４のいずれかに記載の電子装置。
【請求項１６】
前記空隙領域は、前記電子素子に接している、請求項１５に記載の電子装置。
【請求項１７】
前記電子素子と前記シールチップとは、前記空隙領域を介して離間している、請求項１６に記載の電子装置。
【請求項１８】
前記素子配置用凹部のすべてを、前記空隙領域が占めている、請求項１７に記載の電子装置。
【請求項１９】
前記素子配置用凹部の少なくとも一部を占める封止樹脂部を備える、請求項１７に記載の電子装置。
【請求項２０】
前記封止樹脂部は、前記電子素子に接している、請求項１９に記載の電子装置。
【請求項２１】
前記封止樹脂部は、前記電子素子のすべてを覆っている、請求項２０に記載の電子装置。
【請求項２２】
前記封止樹脂部と前記シールチップとは、前記空隙領域を介して離間している、請求項２１に記載の電子装置。
【請求項２３】
前記電子素子と前記シールチップとの間に介在する緩衝部材を備える、請求項１７または１８に記載の電子装置。
【請求項２４】
前記緩衝部材は、前記電子素子よりも弾性変形容易な材質からなる、請求項２３に記載の電子装置。
【請求項２５】
前記緩衝部材は、前記シールチップよりも弾性変形容易な材質からなる、請求項２４に記載の電子装置。
【請求項２６】
前記緩衝部材は、シリコーン樹脂からなる、請求項２５に記載の電子装置。
【請求項２７】
前記緩衝部材は、前記厚さ方向視において前記電子素子よりも大である、請求項２３ないし２６のいずれかに記載の電子装置。
【請求項２８】
前記緩衝部材は、前記厚さ方向視において前記電子素子を内包している、請求項２７に記載の電子装置。
【請求項２９】
前記緩衝部材は、前記厚さ方向視において互いに離間する複数の小領域に区画されている、請求項２３ないし２６のいずれかに記載の電子装置。
【請求項３０】
前記複数の小領域は、前記厚さ方向視において前記電子素子の端部に重なっている、請求項２９に記載の電子装置。
【請求項３１】
前記素子配置用凹部のすべてを占める封止樹脂部を備える、請求項３ないし１４のいずれかに記載の電子装置。
【請求項３２】
前記シールチップ主面に形成されたシールチップ電極パッドを備える、請求項３ないし３１のいずれかに記載の電子装置。
【請求項３３】
前記シールチップは、前記シールチップ裏面から前記シールチップ主面に向かうほど前記厚さ方向視において内方に位置するように傾いたシールチップ側面を有しており、
前記導電層は、前記シールチップ側面に形成されたシールチップ側面連絡部を含む、請求項３２に記載の電子装置。
【請求項３４】
前記シールチップ側面連絡部は、前記主面の端縁に到達している、請求項３３に記載の電子装置。
【請求項３５】
前記導電層は、前記基板の前記主面に形成された主面側連絡部を含む、請求項３３または３４に記載の電子装置。
【請求項３６】
前記導電層は、前記基板の前記素子配置用凹部側面に形成された凹部側面連絡部を含む、請求項３３ないし３５のいずれかに記載の電子装置。
【請求項３７】
前記基板には、前記素子配置用凹部から前記裏面に貫通する貫通孔が形成されており、
前記貫通孔は、貫通孔内面を有し、
前記導電層は、前記貫通孔内面を介して前記素子配置用凹部から前記裏面にわたって、形成されている、請求項３ないし３１に記載の電子装置。
【請求項３８】
前記基板に形成された絶縁層を更に備え、前記絶縁層は、前記導電層と前記基板との間に介在している、請求項３７に記載の電子装置。
【請求項３９】
前記絶縁層は、ＳｉＯ２あるいはＳｉＮよりなる、請求項３８に記載の電子装置。
【請求項４０】
前記絶縁層は、前記素子配置用凹部の内面に形成された凹部内面絶縁部を含む、請求項３８または３９に記載の電子装置。
【請求項４１】
前記絶縁層は、前記貫通孔の内面に形成された貫通孔内面絶縁部を含む、請求項４０に記載の電子装置。
【請求項４２】
前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が大である、請求項４１に記載の電子装置。
【請求項４３】
前記凹部内面絶縁部は、厚さ方向視において前記貫通孔の前記主面側端縁と位置する補助貫通孔を有する、請求項４２に記載の電子装置。
【請求項４４】
前記補助貫通孔は、前記厚さ方向において断面形状が一定である、請求項４３に記載の電子装置。
【請求項４５】
前記絶縁層は、前記補助貫通孔の内面に形成され、且つ前記貫通孔内面絶縁部に繋がる補助貫通孔内面絶縁部を含む、請求項４４に記載の電子装置。
【請求項４６】
前記導電層は、前記素子配置用凹部において前記補助貫通孔を塞ぐ補助貫通孔封鎖部を含む、請求項４５に記載の電子装置。
【請求項４７】
前記導電層は、少なくとも一部が前記貫通孔内面絶縁部に形成されており、且つ前記補助貫通孔封鎖部と接する貫通孔内面導電部を含む、請求項４６に記載の電子装置。
【請求項４８】
前記裏面に形成された裏面電極パッドを更に備え、
前記裏面電極パッドは、前記導電層に接しており、且つ、前記電子素子に導通している、請求項３７ないし４７のいずれかに記載の電子装置。
【請求項４９】
前記シールチップには、導電性材料からなるシールチップシールド層が形成されている、請求項３ないし４８のいずれかに記載の電子装置。
【請求項５０】
前記シールチップシールド層は、前記シールチップ裏面に形成されている、請求項４９に記載の電子装置。
【請求項５１】
前記シールチップシールド層は、前記シールチップ裏面のすべてを覆っている、請求項５０に記載の電子装置。
【請求項５２】
前記基板の前記裏面には、基板シールド層が形成されている、請求項４９ないし５１のいずれかに記載の電子装置。
【請求項５３】
前記基板シールド層は、前記裏面のすべてを覆っている、請求項５２に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関する。
【背景技術】
【０００２】
外部からの電流の入出力に対して特定の機能を果たす電子装置は、様々な形態のものが提案されている。一般的には、この電子装置の機能を果たすために、各々が電気回路の一部を構成する複数の電子素子が内蔵されている。これらの電子素子を支持し、かつ互いに導通させることを目的として、金属製のリードが用いられる。このリードは、上記複数の電子素子の機能や形状および大きさに応じて、その個数や形状および大きさが決定される。このリードに搭載された上記複数の電子素子は、封止樹脂によって覆われる。封止樹脂は、これらの電子素子や上記リードの一部を保護するためのものである。このような電子装置は、たとえば電子機器の回路基板などに実装されて用いられる。当該電子装置においては、前記電子素子を適切に保護することが重要である。なお、電子装置に関する文献としては、特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−９９６７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記した事情のもとで考え出されたものであって、電子素子を適切に保護することが可能な電子装置を提供することをその課題とする。
【課題を解決するための手段】
【０００５】
本発明によって提供される電子装置は、厚さ方向において互いに反対側を向く主面および裏面を有し、半導体材料よりなる基板と、前記基板に配置された電子素子と、前記電子素子に導通する導電層と、を備えた電子装置であって、前記基板には、前記主面から凹む素子配置用凹部が形成されており、前記素子配置用凹部には、前記電子素子が配置されており、前記厚さ方向において前記素子配置用凹部とは反対側を向くシールチップ主面と、該シールチップ主面とは反対側を向くシールチップ裏面とを有するとともに、前記主面側において前記素子配置用凹部の少なくとも一部を覆うシールチップを備えることを特徴とする。
【０００６】
本発明の好ましい実施の形態においては、前記素子配置用凹部底面は、前記厚さ方向に直交する面である。
【０００７】
本発明の好ましい実施の形態においては、前記素子配置用凹部側面は、前記厚さ方向に対し傾斜している。
【０００８】
本発明の好ましい実施の形態においては、前記素子配置用凹部底面に対する前記素子配置用凹部側面の角度は、５５度である。
【０００９】
本発明の好ましい実施の形態においては、前記基板は、半導体材料の単結晶よりなる。
【００１０】
本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。
【００１１】
本発明の好ましい実施の形態においては、前記主面および前記裏面は、前記基板の厚さ方向に直交し、且つ、平坦である。
【００１２】
本発明の好ましい実施の形態においては、前記主面は、（１００）面である。
【００１３】
本発明の好ましい実施の形態においては、前記素子配置用凹部側面は、前記主面に繋がっている。
【００１４】
本発明の好ましい実施の形態においては、前記シールチップは、前記主面に接合されている。
【００１５】
本発明の好ましい実施の形態においては、前記シールチップは、Ｓｉからなる。
【００１６】
本発明の好ましい実施の形態においては、前記シールチップには、集積回路が作りこまれている。
【００１７】
本発明の好ましい実施の形態においては、前記素子配置用凹部には、空隙領域が設けられている。
【００１８】
本発明の好ましい実施の形態においては、前記空隙領域は、前記電子素子に接している。
【００１９】
本発明の好ましい実施の形態においては、前記電子素子と前記シールチップとは、前記空隙領域を介して離間している。
【００２０】
本発明の好ましい実施の形態においては、前記素子配置用凹部のすべてを、前記空隙領域が占めている。
【００２１】
本発明の好ましい実施の形態においては、前記素子配置用凹部の少なくとも一部を占める封止樹脂部を備える。
【００２２】
本発明の好ましい実施の形態においては、前記封止樹脂部は、前記電子素子に接している。
【００２３】
本発明の好ましい実施の形態においては、前記封止樹脂部は、前記電子素子のすべてを覆っている。
【００２４】
本発明の好ましい実施の形態においては、前記封止樹脂部と前記シールチップとは、前記空隙領域を介して離間している。
【００２５】
本発明の好ましい実施の形態においては、前記電子素子と前記シールチップとの間に介在する緩衝部材を備える。
【００２６】
本発明の好ましい実施の形態においては、前記緩衝部材は、前記電子素子よりも弾性変形容易な材質からなる。
【００２７】
本発明の好ましい実施の形態においては、前記緩衝部材は、前記シールチップよりも弾性変形容易な材質からなる。
【００２８】
本発明の好ましい実施の形態においては、前記緩衝部材は、シリコーン樹脂からなる。
【００２９】
本発明の好ましい実施の形態においては、前記緩衝部材は、前記厚さ方向視において前記電子素子よりも大である。
【００３０】
本発明の好ましい実施の形態においては、前記緩衝部材は、前記厚さ方向視において前記電子素子を内包している。
【００３１】
本発明の好ましい実施の形態においては、前記緩衝部材は、前記厚さ方向視において互いに離間する複数の小領域に区画されている。
【００３２】
本発明の好ましい実施の形態においては、前記複数の小領域は、前記厚さ方向視において前記電子素子の端部に重なっている。
【００３３】
本発明の好ましい実施の形態においては、前記素子配置用凹部のすべてを占める封止樹脂部を備える。
【００３４】
本発明の好ましい実施の形態においては、前記シールチップ主面に形成されたシールチップ電極パッドを備える。
【００３５】
本発明の好ましい実施の形態においては、前記シールチップは、前記シールチップ裏面から前記シールチップ主面に向かうほど前記厚さ方向視において内方に位置するように傾いたシールチップ側面を有しており、前記導電層は、前記シールチップ側面に形成されたシールチップ側面連絡部を含む。
【００３６】
本発明の好ましい実施の形態においては、前記シールチップ側面連絡部は、前記主面の端縁に到達している。
【００３７】
本発明の好ましい実施の形態においては、前記導電層は、前記基板の前記主面に形成された主面側連絡部を含む。
【００３８】
本発明の好ましい実施の形態においては、前記導電層は、前記基板の前記素子配置用凹部側面に形成された凹部側面連絡部を含む。
【００３９】
本発明の好ましい実施の形態においては、前記基板には、前記素子配置用凹部から前記裏面に貫通する貫通孔が形成されており、前記貫通孔は、貫通孔内面を有し、前記導電層は、前記貫通孔内面を介して前記素子配置用凹部から前記裏面にわたって、形成されている。
【００４０】
本発明の好ましい実施の形態においては、前記基板に形成された絶縁層を更に備え、前記絶縁層は、前記導電層と前記基板との間に介在している。
【００４１】
本発明の好ましい実施の形態においては、前記絶縁層は、ＳｉＯ２あるいはＳｉＮよりなる。
【００４２】
本発明の好ましい実施の形態においては、前記絶縁層は、前記素子配置用凹部の内面に形成された凹部内面絶縁部を含む。
【００４３】
本発明の好ましい実施の形態においては、前記絶縁層は、前記貫通孔の内面に形成された貫通孔内面絶縁部を含む。
【００４４】
本発明の好ましい実施の形態においては、前記貫通孔は、前記主面側から前記裏面側に向かうほど断面寸法が大である。
【００４５】
本発明の好ましい実施の形態においては、前記凹部内面絶縁部は、厚さ方向視において前記貫通孔の前記主面側端縁と位置する補助貫通孔を有する。
【００４６】
本発明の好ましい実施の形態においては、前記補助貫通孔は、前記厚さ方向において断面形状が一定である。
【００４７】
本発明の好ましい実施の形態においては、前記絶縁層は、前記補助貫通孔の内面に形成され、且つ前記貫通孔内面絶縁部に繋がる補助貫通孔内面絶縁部を含む。
【００４８】
本発明の好ましい実施の形態においては、前記導電層は、前記素子配置用凹部において前記補助貫通孔を塞ぐ補助貫通孔封鎖部を含む。
【００４９】
本発明の好ましい実施の形態においては、前記導電層は、少なくとも一部が前記貫通孔内面絶縁部に形成されており、且つ前記補助貫通孔封鎖部と接する貫通孔内面導電部を含む。
【００５０】
本発明の好ましい実施の形態においては、前記裏面に形成された裏面電極パッドを更に備え、前記裏面電極パッドは、前記導電層に接しており、且つ、前記電子素子に導通している。
【００５１】
本発明の好ましい実施の形態においては、前記シールチップには、導電性材料からなるシールチップシールド層が形成されている。
【００５２】
本発明の好ましい実施の形態においては、前記シールチップシールド層は、前記シールチップ裏面に形成されている。
【００５３】
本発明の好ましい実施の形態においては、前記シールチップシールド層は、前記シールチップ裏面のすべてを覆っている。
【００５４】
本発明の好ましい実施の形態においては、前記基板の前記裏面には、基板シールド層が形成されている。
【００５５】
本発明の好ましい実施の形態においては、前記基板シールド層は、前記裏面のすべてを覆っている。
【発明の効果】
【００５６】
本発明によれば、前記素子配置用凹部は、前記シールチップによって覆われている。これにより、前記素子配置用凹部に収容された前記電子素子を前記シールチップによってより適切に保護することができる。
【００５７】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施形態に基づく電子装置を示す断面図である。
【図２】図１の電子装置を示す要部拡大断面図である。
【図３】図１の電子装置を示す要部断面図である。
【図４】図１の電子装置の製造方法の一例を示す断面図である。
【図５】図１の電子装置の製造方法の一例を示す断面図である。
【図６】図１の電子装置の製造方法の一例を示す断面図である。
【図７】図１の電子装置の製造方法の一例を示す断面図である。
【図８】図１の電子装置の製造方法の一例を示す断面図である。
【図９】図１の電子装置の製造方法の一例を示す断面図である。
【図１０】図１の電子装置の製造方法の一例を示す断面図である。
【図１１】本発明の第２実施形態に基づく電子装置を示す断面図である。
【図１２】図１１の電子装置の緩衝部材および電子素子を示す平面図である。
【図１３】図１１の電子装置の緩衝部材および電子素子の他の例を示す平面図である。
【図１４】本発明の第２実施形態に基づく電子装置の変形例を示す断面図である。
【図１５】図１４の電子装置の緩衝部材および電子素子を示す平面図である。
【図１６】本発明の第３実施形態に基づく電子装置を示す断面図である。
【図１７】本発明の第４実施形態に基づく電子装置を示す断面図である。
【図１８】本発明の第５実施形態に基づく電子装置を示す断面図である。
【図１９】本発明の第６実施形態に基づく電子装置を示す断面図である。
【図２０】図１９の電子装置を示す要部拡大断面図である。
【図２１】本発明の第７実施形態に基づく電子装置を示す断面図である。
【図２２】本発明の第７実施形態に基づく電子装置の変形例を示す断面図である。
【図２３】本発明の第８実施形態に基づく電子装置を示す断面図である。
【図２４】本発明の第８実施形態に基づく電子装置の変形例を示す断面図である。
【発明を実施するための形態】
【００５９】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００６０】
図１〜図３は、本発明の第１実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ１は、基板１、絶縁層２、導電層３、シールチップ４、シールチップ電極パッド３４１および電子素子７を備えている。図１は電子装置Ａ１を示す断面図である。図２は、電子装置Ａ１を示す要部拡大断面図である。図３は、電子装置Ａ１を示す要部断面図である。
【００６１】
基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、電子素子７が配置されている。
【００６２】
基板１は、主面１１１と、裏面１１２と、を有する。
【００６３】
主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。
【００６４】
裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。
【００６５】
基板１には、素子配置用凹部１４が形成されている。
【００６６】
素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、電子素子７が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。
【００６７】
素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有している。
【００６８】
素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、電子素子７が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。
【００６９】
素子配置用凹部側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部側面１４１は、４つの平坦面を有している。
【００７０】
絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ2あるいはＳｉＮよりなる。
【００７１】
絶縁層２は、凹部内面絶縁部２１および裏面側絶縁部２４を有する。
【００７２】
凹部内面絶縁部２１は、基板１の素子配置用凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、素子配置用凹部側面１４１および素子配置用凹部底面１４２のすべてに形成されている。凹部内面絶縁部２１は、たとえば熱酸化によって形成されている。凹部内面絶縁部２１は、たとえば、ＳｉＯ2よりなる。
【００７３】
裏面側絶縁部２４の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２４は、熱酸化によって形成されている。裏面側絶縁部２４は、たとえば、ＳｉＯ2よりなる。本実施形態においては、裏面側絶縁部２４は、裏面１１２のすべてを覆っている。
【００７４】
シールチップ４は、厚さ方向において主面１１１と同じ側を向くシールチップ主面４１およびシールチップ主面４１とは反対側を向くシールチップ裏面４２を有している。シールチップ４は、主面１１１側において素子配置用凹部１４の少なくとも一部を覆っている。本実施形態においては、シールチップ４は、素子配置用凹部１４のすべてを覆っている。シールチップ４は、たとえばＳｉからなる。また、シールチップ４には、電子装置Ａ１の機能の一部を果たす集積回路が作りこまれていてもよい。
【００７５】
シールチップ４は、シールチップ側面４３を有する。シールチップ側面４３は、シールチップ裏面４２からシールチップ主面４１に向かうほど厚さ方向視において内方に位置するように傾いている。シールチップ主面４１およびシールチップ裏面４２が（１００）面である場合シールチップ側面４３がシールチップ主面４１またはシールチップ裏面４２となす角度は、５５度である。シールチップ４は、主面１１１に接合層４５によって接合されている。接合層４５は、導電性材料でも絶縁性材料であってもよい。
【００７６】
本実施形態においては、素子配置用凹部１４は、シールチップ４によって密閉状態とされている。また、素子配置用凹部１４は、空隙領域１４５を含んでいる。空隙領域１４５は、不活性ガスなどの気体または真空とされた空間である。本実施形態においては、素子配置用凹部１４は、そのすべてが空隙領域１４５によって占められている。空隙領域１４５は、電子素子７に接している。また、電子素子７とシールチップ４との間には、空隙領域１４５が介在している。
【００７７】
シールチップ４の厚さは、電子素子７を適切に保護しうる厚さであればよい。また、シールチップ４の厚さは、基板１の厚さが固定されている場合に、電子装置Ａ１全体の厚さを調整することを目的として設定されてもよい。
【００７８】
導電層３は、電子素子７に導通する。導電層３は、電子素子７に入出力する電流経路を構成するためのものである。導電層３は、素子配置用凹部側面１４１、素子配置用凹部底面１４２およびシールチップ４に形成されている。
【００７９】
導電層３は、シード層３１およびメッキ層３２を含む。
【００８０】
シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。
【００８１】
メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。
【００８２】
導電層３は、素子配置用凹部パッド３３、シールチップ側面連絡部３７および主面側連絡部３８を含む。
【００８３】
素子配置用凹部パッド３３は、素子配置用凹部１４に形成されており、特に素子配置用凹部底面１４２に形成されたものを含む。素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３は、電子素子７を素子配置用凹部底面１４２に搭載するために用いられる。
【００８４】
シールチップ側面連絡部３７は、シールチップ４のシールチップ側面４３に形成されており、導電層３のうちシールチップ４のシールチップ主面４１に形成された部分とシールチップ裏面４２側に位置する部分とを連絡している。また、本実施形態においては、シールチップ側面連絡部３７は、主面１１１の端縁に到達している。シールチップ側面連絡部３７は、シード層３１およびメッキ層３２によって構成されているが、これ以外の層構造であってもよい。
【００８５】
主面側連絡部３８は、主面１１１に形成されており、導電層３のうち素子配置用凹部１４に形成された部分とシールチップ側面連絡部３７とを連絡している。また、本実施形態においては、主面側連絡部３８の大部分が、シールチップ４によって覆われている。主面側連絡部３８とシールチップ４との導通が好ましくない場合、接合層４５は、絶縁材料が選択される。
【００８６】
シールチップ電極パッド３４１は、シールチップ４のシールチップ主面４１に形成されている。シールチップ電極パッド３４１は、導電層３に接しており、且つ、電子素子７に導通している。シールチップ電極パッド３４１は、たとえばシールチップ４のシールチップ主面４１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、シールチップ電極パッド３４１は矩形状である。
【００８７】
電子素子７は、素子配置用凹部底面１４２に搭載されている。電子素子７の一例としては、たとえば集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）素子である。あるいは、電子素子７の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。
【００８８】
次に、電子装置Ａ１の製造方法の一例について、図４〜図１０を参照しつつ、以下に説明する。
【００８９】
まず、図４に示すように基板１を用意する。基板１は、半導体材料の単結晶からなり、本実施形態においては、Ｓｉ単結晶からなる。基板１の厚さは、たとえば２００〜５５０μｍ程度である。基板１は、上述した電子装置Ａ１の基板１を複数個得ることのできるサイズである。すなわち、以降の製造工程においては、複数の電子装置Ａ１を一括して製造する手法を前提としている。１つの電子装置Ａ１を製造する方法であっても構わないが、工業上の効率を考慮すると、複数の電子装置Ａ１を一括して製造する手法が現実的である。なお、図４に示す基板１は、電子装置Ａ１における基板１とは厳密には異なるが、理解の便宜上、いずれの基板についても、基板１として表すものとする。
【００９０】
基板１は、互いに反対側を向く主面１１１および裏面１１２を有している。本実施形態においては、主面１１１として結晶方位が（１００）である面、すなわち（１００）面を採用する。
【００９１】
次いで、主面１１１をたとえば酸化させることによりＳｉＯ2からなるマスク層を形成する。このマスク層の厚さは、たとえば０．７〜１．０μｍ程度である。
【００９２】
次いで、前記マスク層に対してたとえばエッチングによるパターニングを行う。これにより、前記マスク層にたとえば矩形状の開口を形成する。この開口の形状および大きさは、最終的に得ようとする素子配置用凹部１４の形状および大きさに応じて設定する。
【００９３】
次いで、基板１に対して、たとえばＫＯＨを用いた異方性エッチングによって行う。ＫＯＨは、Ｓｉ単結晶に対して良好な異方性エッチングを実現しうるアルカリエッチング溶液の一例である。これにより、基板１には、図５に示すように素子配置用凹部１４が形成される。素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有しており、主面１１１から凹んでいる。素子配置用凹部１４は、厚さ方向視矩形状である。
【００９４】
次いで、図６に示すように、熱酸化させることにより、主面１１１、素子配置用凹部側面１４１および素子配置用凹部底面１４２と裏面１１２とに、絶縁層２を形成する。この絶縁層２は、上述した凹部内面絶縁部２１となる部分を含む。
【００９５】
次いで、図７に示すように、導電層３を形成する。導電層３の形成は、シード層３１およびメッキ層３２の形成を含む。シード層３１は、たとえばＣｕを用いたスパッタリングを行った後にパターニングを施すことにより、形成される。メッキ層３２の形成は、たとえばシード層３１を利用した電解メッキによって行う。この結果、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層からなるメッキ層３２が得られる。シード層３１およびメッキ層３２は、積層されることにより導電層３をなす。この際、導電層３は、たとえば素子配置用凹部パッド３３および主面側連絡部３８を含む形状とされている。
【００９６】
次いで、図８に示すように、電子素子７を素子配置用凹部１４に配置する。より具体的には、電子素子７を素子配置用凹部底面１４２に搭載する。電子素子７には、たとえばはんだボールを形成しておく。はんだボールには、フラックスを塗布しておく。このフラックスの粘着性を利用して、電子素子７を載置する。
【００９７】
次いで、図９に示すようにシールチップ４を接合する。シールチップ４の接合は、接合層４５を構成する導電性または絶縁性のペーストをシールチップ４と主面１１１との接合箇所に塗布し、これを硬化させることによっておこなう。これにより、本実施形態においては、素子配置用凹部１４のすべてがシールチップ４によって覆われる。また、素子配置用凹部１４のすべてを占める空隙領域１４５が構成される。シールチップ４からは、主面側連絡部３８が露出した状態とされる。
【００９８】
次いで、図１０に示すようにシールチップ側面連絡部３７を形成する。シールチップ側面連絡部３７の形成は、たとえば、シールチップ側面連絡部３７を形成すべき領域にシード層３１を形成し、このシード層３１を利用してメッキ層３２を積層する。また、同図に示した例においては、シールチップ４のシールチップ主面４１にシールチップ側面連絡部３７に繋がる導電層３の部分が形成される。これにより、シールチップ側面連絡部３７は、主面側連絡部３８と接する。また、本実施形態においては、シールチップ側面連絡部３７を主面１１１の端縁に到達させる。これは、以降の工程を終えた後に、シールチップ側面連絡部３７と基板１とを一括して切断することによって実現してもよい。
【００９９】
次いで、シールチップ電極パッド３４１を形成する。シールチップ電極パッド３４１は、たとえばＮｉ，Ｐｄ，Ａｕなどの金属を無電解めっきすることにより形成される。
【０１００】
そして、基板１をたとえばダイサーによって切断するこれにより、図１〜図３に示した電子装置Ａ１が得られる。
【０１０１】
次に、電子装置Ａ１の作用について説明する。
【０１０２】
本実施形態によれば、素子配置用凹部１４は、シールチップ４によって覆われている。これにより、素子配置用凹部１４に収容された電子素子７をシールチップ４によってより適切に保護することができる。
【０１０３】
素子配置用凹部１４は、空隙領域１４５を含んでいる。空隙領域１４５は、電子素子７に接している。空隙領域１４５は、電子素子７に対して力を伝えない。このため、電子素子７に外力が作用することを抑制することが可能であり、電子素子７を保護するのに好ましい。
【０１０４】
シールチップ４と電子素子７との間には、空隙領域１４５が介在している。これにより、外部からの力などを受けうるシールチップ４から電子素子７へとこの力が伝えられてしまうことを防止することができる。
【０１０５】
本実施形態においては、素子配置用凹部１４のすべてが空隙領域１４５によって占められている。これにより、電子素子７に外力が伝わることをより好適に回避することができる。
【０１０６】
空隙領域１４５は、シールチップ４によって密閉されている。これにより、外部からの湿気などが素子配置用凹部１４に侵入し、電子素子７に影響を及ぼすことを防止することができる。
【０１０７】
シールチップ４には、シールチップ側面４３が設けられている。シールチップ側面４３は、シールチップ裏面４２からシールチップ主面４１に向かうほど厚さ方向視において内方に位置するように傾いている。このため、めっきなどの手法によってシールチップ側面連絡部３７を容易に形成することが可能である。これにより、シールチップ４のシールチップ主面４１に設けたシールチップ電極パッド３４１と電子素子７とを適切に導通させることができる。
【０１０８】
シールチップ電極パッド３４１は、平面視において主面１１１や素子配置用凹部１４と重なる位置に設けることができる。これにより、電子装置Ａ１の平面視寸法を小型化することができる。
【０１０９】
図３は、電子装置Ａ１を回路基板８に実装した状態を示している。シールチップ電極パッド３４１は、回路基板８の実装パターン８１に対してハンダ８２によって接合されている。シールチップ４のシールチップ側面４３には、シールチップ側面連絡部３７が形成されている。このシールチップ側面連絡部３７は、主面１１１の端縁に到達している。これにより、ハンダ８２は、シールチップ側面連絡部３７の端縁、すなわち主面１１１の端縁から外方に広がる、いわゆるフィレット形状となる。このような形態においては、ハンダ８２の広がり具合を目視によって確認することにより、電子装置Ａ１が回路基板８に適切に実装されているか否かを容易に判断することができる。
【０１１０】
図１１〜図２４は、本発明の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付している。
【０１１１】
図１１は、本発明の第２実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ２は、緩衝部材５を備えている。図１２は、緩衝部材５および電子素子７を示す平面図である。
【０１１２】
緩衝部材５は、電子素子７とシールチップ４との間に介在しており、これらに接している。緩衝部材５は、電子素子７よりも弾性変形容易な材質からなる。また、緩衝部材５は、シールチップ４よりも弾性変形容易な材質からなる。本実施形態においては、緩衝部材５は、シリコーン樹脂からなる。
【０１１３】
図７に示すように、本実施形態においては、緩衝部材５は、厚さ方向視において電子素子７よりも大である。緩衝部材５は、厚さ方向視において電子素子７を内包している。
【０１１４】
このような実施形態によっても、素子配置用凹部１４に収容された電子素子７をシールチップ４によってより適切に保護することができる。また、電子素子７とシールチップ４との間に緩衝部材５を介在させることにより、たとえば素子配置用凹部１４の全体を硬質の樹脂などによって埋めた場合と比べて、電子素子７に外力が伝わることを抑制することができる。
【０１１５】
シールチップ４や電子素子７よりも弾性変形容易な材料であるシリコーン樹脂を用いて緩衝部材５を形成することは、電子素子７の保護に好ましい。
【０１１６】
図１３は、緩衝部材５の変形例を示している。本変形例においては、緩衝部材５は、厚さ方向視環状とされている。さらに緩衝部材５は、矩形状の電子素子７に対応して矩形環状とされている。また、厚さ方向視において緩衝部材５は、電子素子７の端部７１と重なっており、本実施形態においては、緩衝部材５は、端部７１のすべてと重なっている。
【０１１７】
このような変形例によっても、電子素子７を適切に保護することができる。
【０１１８】
図１４は、電子装置Ａ２の変形例を示している。図１５は、本変形例の緩衝部材５および電子素子７を示している。
【０１１９】
本変形例においては、緩衝部材５は、複数の小領域５１に区画されている。複数の小領域５１は、厚さ方向視において互いに離間している。小領域５１は、厚さ方向視において端部７１に重なっている。また、本変形例においては、小領域５１は、電子素子７の隅部に重なっている。
【０１２０】
このような変形例によっても、電子素子７を適切に保護することができる。
【０１２１】
図１６は、本発明の第３実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ３は、封止樹脂部６を備えている。
【０１２２】
封止樹脂部６は、素子配置用凹部１４に充填され、電子素子７を覆っている。封止樹脂部６の材質としては、たとえばエポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリベンゾオキサゾール（ＰＢＯ）樹脂、および、シリコーン樹脂が挙げられる。封止樹脂部６は、透光性樹脂または非透光性樹脂のいずれであってもよいが、本実施形態においては、非透光性樹脂が好ましい。本変形例においては、封止樹脂部６は、電子素子７のすべてを覆っている。シールチップ４と封止樹脂部６との間には、空隙領域１４５が介在している。すなわち、本実施形態においては、素子配置用凹部１４は、空隙領域１４５と封止樹脂部６とによって占められている。
【０１２３】
このような実施形態によっても、素子配置用凹部１４に収容された電子素子７をシールチップ４によってより適切に保護することができる。
【０１２４】
図１７は、本発明の第４実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ４は、封止樹脂部６を備えている。本実施形態においては、封止樹脂部６は、素子配置用凹部１４のすべてを占めている。すなわち、本実施形態においては、素子配置用凹部１４には、空隙領域１４５が存在しない。封止樹脂部６は、電子素子７およびシールチップ４の双方に接触している。
【０１２５】
このような実施形態によっても、素子配置用凹部１４に収容された電子素子７をシールチップ４によってより適切に保護することができる。
【０１２６】
図１８は、本発明の第５実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ５は、シールチップ４にシールチップシールド層４４が形成されている。また、基板１に基板シールド層１８が形成されている。
【０１２７】
シールチップシールド層４４は、たとえばＣｕに代表される金属などの導電性材料からなる層である。本実施形態においては、シールチップシールド層４４は、シールチップ４のシールチップ裏面４２に形成されている。また、シールチップシールド層４４は、シールチップ裏面４２のすべてを覆っている。シールチップシールド層４４は、電子装置Ａ１内に設けられたグランドラインに導通することが好ましい。
【０１２８】
基板シールド層１８は、たとえばＣｕに代表される金属などの導電性材料からなる層である。基板シールド層１８は、基板１の裏面１１２に形成されている。また、基板シールド層１８は、裏面１１２のすべてを覆っている。基板シールド層１８は、電子装置Ａ１内に設けられたグランドラインに導通することが好ましい。
【０１２９】
このような実施形態によっても、素子配置用凹部１４に収容された電子素子７をシールチップ４によってより適切に保護することができる。また、基板シールド層１８およびシールチップシールド層４４によって、電子素子７から発せられる電磁波が外部に漏れてしまうことや、外部からノイズとしての電磁波が電子素子７に到達することを回避することができる。
【０１３０】
図１９および図２０は、本発明の第６実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ６は、基板１、絶縁層２、導電層３、シールチップ４、裏面電極パッド３４２および電子素子７を備えている。図１９は、電子装置Ａ６の厚さ方向に沿う断面における断面図である。図２０は、電子装置Ａ６の要部拡大断面図である。
【０１３１】
基板１は、半導体材料の単結晶よりなる。本実施形態においては、基板１は、Ｓｉ単結晶からなる。基板１の材質は、Ｓｉに限定されず、たとえば、ＳｉＣであってもよい。基板１の厚さは、たとえば、２００〜５５０μｍである。基板１には、電子素子７が配置されている。
【０１３２】
基板１は、主面１１１と、裏面１１２と、を有する。
【０１３３】
主面１１１は、厚さ方向の一方を向く。主面１１１は平坦である。主面１１１は厚さ方向に直交する。主面１１１は、（１００）面、あるいは、（１１０）面である。本実施形態では、主面１１１は、（１００）面である。
【０１３４】
裏面１１２は、厚さ方向の他方を向く。すなわち、裏面１１２および主面１１１は互いに反対側を向く。裏面１１２は平坦である。裏面１１２は厚さ方向に直交する。
【０１３５】
基板１には、素子配置用凹部１４および２つの貫通孔１７が形成されている。
【０１３６】
素子配置用凹部１４は、主面１１１から凹んでいる。素子配置用凹部１４には、電子素子７が配置されている。素子配置用凹部１４の深さ（主面１１１と後述の素子配置用凹部底面１４２との、厚さ方向における離間寸法）は、たとえば、１００〜３００μｍである。素子配置用凹部１４は、厚さ方向視において矩形状である。素子配置用凹部１４の形状は、主面１１１として（１００）面を採用したことに依存している。
【０１３７】
素子配置用凹部１４は、素子配置用凹部側面１４１および素子配置用凹部底面１４２を有している。
【０１３８】
素子配置用凹部底面１４２は、基板１の厚さ方向において主面１１１と同じ側を向く。素子配置用凹部底面１４２は、厚さ方向視において矩形状である。素子配置用凹部底面１４２には、電子素子７が配置されている。素子配置用凹部底面１４２は、厚さ方向に直交する面である。
【０１３９】
素子配置用凹部側面１４１は、素子配置用凹部底面１４２から起立する。素子配置用凹部側面１４１は、素子配置用凹部底面１４２につながっている。素子配置用凹部側面１４１は、厚さ方向に対し傾斜している。厚さ方向に直交する平面に対する素子配置用凹部側面１４１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。素子配置用凹部側面１４１は、４つの平坦面を有している。
【０１４０】
貫通孔１７は、基板１における一部分を素子配置用凹部底面１４２から裏面１１２へと貫通する。本実施形態では、貫通孔１７の個数は、複数（２つ）である。貫通孔１７の深さは、たとえば、１０〜５０μｍである。基板１の厚さ方向視における貫通孔１７の最大開口寸法は、たとえば、１０〜５０μｍである。基板１の厚さ方向視における貫通孔１７の最大開口寸法に対する、貫通孔１７の深さの比は、０．２〜５である。本実施形態では、貫通孔１７は、厚さ方向視において、矩形状である。また、本実施形態においては、貫通孔１７は、厚さ方向において主面１１１側から裏面１１２側に向かうほど断面寸法が大である。
【０１４１】
貫通孔１７は、貫通孔内面１７１を有する。
【０１４２】
貫通孔内面１７１は、基板１の厚さ方向に対して傾斜している。貫通孔内面１７１は、４つの平坦面を有している。本実施形態では、貫通孔内面１７１は、素子配置用凹部底面１４２および裏面１１２につながっている。厚さ方向に直交する平面に対する貫通孔内面１７１の角度は、５５度である。これは、主面１１１として（１００）面を採用したことに由来している。
【０１４３】
絶縁層２は、導電層３と基板１との間に介在している。絶縁層２の厚さは、たとえば０．１〜１．０μｍ程度である。絶縁層２は、たとえば、ＳｉＯ2あるいはＳｉＮよりなる。
【０１４４】
絶縁層２は、凹部内面絶縁部２１、貫通孔内面絶縁部２２、補助貫通孔内面絶縁部２３および裏面側絶縁部２４を有する。
【０１４５】
凹部内面絶縁部２１は、基板１の素子配置用凹部１４に形成されている。本実施形態では、凹部内面絶縁部２１は、素子配置用凹部側面１４１および素子配置用凹部底面１４２のすべてに形成されている。凹部内面絶縁部２１は、たとえば熱酸化によって形成されている。凹部内面絶縁部２１は、たとえば、ＳｉＯ2よりなる。
【０１４６】
凹部内面絶縁部２１には、補助貫通孔２１１が形成されている。補助貫通孔２１１は、凹部内面絶縁部２１を厚さ方向に貫通している。また、補助貫通孔２１１は、厚さ方向視において貫通孔１７内に位置している。補助貫通孔２１１は、厚さ方向において断面形状が一定である。
【０１４７】
貫通孔内面絶縁部２２は、貫通孔１７の貫通孔内面１７１に形成されている。貫通孔内面絶縁部２２は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって形成されている。貫通孔内面絶縁部２２は、たとえば、ＳｉＯ2またはＳｉＮよりなる。
【０１４８】
補助貫通孔内面絶縁部２３は、凹部内面絶縁部２１の補助貫通孔２１１の内面に形成されている。補助貫通孔内面絶縁部２３は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって形成されている。補助貫通孔内面絶縁部２３は、たとえば、ＳｉＯ2またはＳｉＮよりなる。
【０１４９】
裏面側絶縁部２４の少なくとも一部は、基板１の裏面１１２に形成されている。裏面側絶縁部２４は、熱酸化によって形成されている。裏面側絶縁部２４は、たとえば、ＳｉＯ2よりなる。本実施形態においては、裏面側絶縁部２４は、裏面１１２のすべてを覆っている。
【０１５０】
シールチップ４は、厚さ方向において主面１１１と同じ側を向くシールチップ主面４１およびシールチップ主面４１とは反対側を向くシールチップ裏面４２を有している。シールチップ４は、主面１１１側において素子配置用凹部１４の少なくとも一部を覆っている。本実施形態においては、シールチップ４は、素子配置用凹部１４のすべてを覆っている。シールチップ４は、たとえばＳｉからなる。また、シールチップ４には、電子装置Ａ６の機能の一部を果たす集積回路が作りこまれていてもよい。シールチップ４は、主面１１１に接合層４５によって接合されている。接合層４５は、導電性材料でも絶縁性材料であってもよい。
【０１５１】
本実施形態においては、素子配置用凹部１４は、シールチップ４によって密閉状態とされている。また、素子配置用凹部１４は、空隙領域１４５を含んでいる。空隙領域１４５は、不活性ガスなどの気体または真空とされた空間である。本実施形態においては、素子配置用凹部１４は、そのすべてが空隙領域１４５によって占められている。空隙領域１４５は、電子素子７に接している。また、電子素子７とシールチップ４との間には、空隙領域１４５が介在している。
【０１５２】
シールチップ４の厚さは、電子素子７を適切に保護しうる厚さであればよい。また、シールチップ４の厚さは、基板１の厚さが固定されている場合に、電子装置Ａ６全体の厚さを調整することを目的として設定されてもよい。
【０１５３】
導電層３は、電子素子７に導通する。導電層３は、電子素子７に入出力する電流経路を構成するためのものである。導電層３は、素子配置用凹部側面１４１、素子配置用凹部底面１４２、貫通孔内面１７１および裏面１１２に形成されている。より具体的には、導電層３は、貫通孔内面１７１を介して素子配置用凹部１４から裏面１１２にわたって、形成されている。
【０１５４】
導電層３は、シード層３１およびメッキ層３２を含む。
【０１５５】
シード層３１は、所望のメッキ層３２を形成するためのいわゆる下地層である。シード層３１は、基板１とメッキ層３２との間に介在している。シード層３１は、たとえばＣｕよりなる。シード層３１は、たとえばスパッタリングによって形成される。シード層３１の厚さは、たとえば、１μｍ以下である。
【０１５６】
メッキ層３２は、シード層３１を利用した電解めっきによって形成される。メッキ層３２は、たとえばＣｕあるいはＴｉ、Ｎｉ、Ｃｕなどが積層された層よりなる。メッキ層３２の厚さは、たとえば３〜１０μｍ程度である。メッキ層３２の厚さは、シード層３１の厚さよりも厚い。
【０１５７】
導電層３は、素子配置用凹部パッド３３、貫通孔内面導電部３５および補助貫通孔封鎖部３６を含む。
【０１５８】
素子配置用凹部パッド３３は、素子配置用凹部１４に形成されており、特に素子配置用凹部底面１４２に形成されたものを含む。素子配置用凹部底面１４２に形成された素子配置用凹部パッド３３は、電子素子７を素子配置用凹部底面１４２に搭載するために用いられる。
【０１５９】
貫通孔内面導電部３５は、貫通孔１７の貫通孔内面１７１に形成された部分を含む。本実施形態においては、図２０に示すように、貫通孔内面導電部３５は、貫通孔１７の貫通孔内面１７１において絶縁層２の貫通孔内面絶縁部２２に積層された部分と、補助貫通孔内面絶縁部２３に形成された部分とを含む。さらに、貫通孔内面導電部３５は、貫通孔１７の底面をなすように配置された、厚さ方向に対して直角である部分を含む。
【０１６０】
補助貫通孔封鎖部３６は、貫通孔１７を主面１１１側から塞いでおり、素子配置用凹部パッド３３のうち素子配置用凹部底面１４２に形成されたものと同層をなしている。補助貫通孔封鎖部３６と貫通孔内面導電部３５とは、互いに接している。
【０１６１】
裏面側絶縁膜２５の少なくとも一部は、裏面１１２に形成されている。裏面側絶縁膜２５は、貫通孔１７内に形成された部位を有している。裏面側絶縁膜２５と基板１との間に導電層３が介在している。裏面側絶縁膜２５は、たとえばＳｉＮよりなる。裏面側絶縁膜２５は、たとえば、ＣＶＤによって形成されている。
【０１６２】
裏面電極パッド３４２は、裏面１１２に形成されている。裏面電極パッド３４２は、導電層３に接しており、且つ、電子素子７に導通している。裏面電極パッド３４２は、たとえば基板１に近い順に、Ｎｉ層、Ｐｄ層、およびＡｕ層が積層された構造となっている。本実施形態では、裏面電極パッド３４２は矩形状である。
【０１６３】
電子素子７は、素子配置用凹部底面１４２に搭載されている。電子素子７の一例としては、たとえば集積回路素子が挙げられ、具体的には、いわゆるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）素子である。あるいは、電子素子７の他の例としては、インダクタやキャパシタなどの受動素子が挙げられる。
【０１６４】
このような実施形態によっても、素子配置用凹部１４に収容された電子素子７をシールチップ４によってより適切に保護することができる。
【０１６５】
また、基板１には、素子配置用凹部１４から裏面１１２に貫通する貫通孔１７が形成されている。導電層３は、貫通孔内面１７１を介して素子配置用凹部１４から裏面１１２にわたって、形成されている。このような構成によると、素子配置用凹部１４側から裏面１１２側への電流経路を形成することができる。これにより、電子素子７を動作させるために必要となる導通経路を、たとえば厚さ方向視において電子素子７と重ならせる構成が実現される。したがって、電子装置Ａ６の厚さ方向視におけるサイズの小型化を図るのに適する。
【０１６６】
本実施形態においては、貫通孔内面１７１は、厚さ方向Ｚに対し傾斜している。このような構成によると、貫通孔内面１７１を比較的に平坦に形成することができる。そのため、シード層３１（すなわち導電層３）を形成しやすくなるといった利点を享受できる。
【０１６７】
素子配置用凹部１４（素子配置用凹部底面１４２）と貫通孔１７との境界部分においては、補助貫通孔封鎖部３６と貫通孔内面導電部３５とが接している。この接触は、貫通孔１７の底部の面積に相当する面積においてなされる。したがって、補助貫通孔封鎖部３６と貫通孔内面導電部３５との導通、すなわち導電層３のうち裏面１１２側に形成された部分と、導電層３のうち素子配置用凹部１４側に形成された部分とをより確実に導通させることができる。
【０１６８】
図２１は、本発明の第７実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ７は、緩衝部材５を備えている。
【０１６９】
緩衝部材５は、電子素子７とシールチップ４との間に介在しており、これらに接している。緩衝部材５は、電子素子７よりも弾性変形容易な材質からなる。また、緩衝部材５は、シールチップ４よりも弾性変形容易な材質からなる。本実施形態においては、緩衝部材５は、シリコーン樹脂からなる。
【０１７０】
本実施形態においては、緩衝部材５は、厚さ方向視において電子素子７よりも大である。緩衝部材５は、厚さ方向視において電子素子７を内包している。
【０１７１】
このような実施形態によっても、素子配置用凹部１４に収容された電子素子７をシールチップ４によってより適切に保護することができる。
【０１７２】
図２２は、電子装置Ａ７の変形例を示している。
【０１７３】
本変形例においては、緩衝部材５は、複数の小領域５１に区画されている。複数の小領域５１は、厚さ方向視において互いに離間している。小領域５１は、厚さ方向視において端部７１に重なっている。また、本変形例においては、小領域５１は、電子素子７の隅部に重なっている。
【０１７４】
このような変形例によっても、素子配置用凹部１４に収容された電子素子７をシールチップ４によってより適切に保護することができる。
【０１７５】
図２３は、本発明の第８実施形態に基づく電子装置を示している。本実施形態の電子装置Ａ８は、シールチップ４にシールチップシールド層４４が形成されている。
【０１７６】
シールチップシールド層４４は、たとえばＣｕに代表される金属などの導電性材料からなる層である。本実施形態においては、シールチップシールド層４４は、シールチップ４のシールチップ裏面４２に形成されている。また、シールチップシールド層４４は、シールチップ裏面４２のすべてを覆っている。シールチップシールド層４４は、電子装置Ａ１内に設けられたグランドラインに導通することが好ましい。
【０１７７】
このような実施形態によっても、素子配置用凹部１４に収容された電子素子７をシールチップ４によってより適切に保護することができる。
【０１７８】
図２４は、電子装置Ａ８の変形例を示している。本変形例においては、シールチップ４のシールチップ主面４１にシールチップシールド層４４が形成されている。
【０１７９】
このような変形例によっても、素子配置用凹部１４に収容された電子素子７をシールチップ４によってより適切に保護することができる。
【０１８０】
本発明に係る電子装置は、上述した実施形態に限定されるものではない。本発明に係る電子装置の各部の具体的な構成は、種々に設計変更自在である。
【符号の説明】
【０１８１】
Ａ１〜Ａ８      電子装置
１      基板
１１１      主面
１１２      裏面
１４      素子配置用凹部
１４２      素子配置用凹部底面
１４１      素子配置用凹部側面
１４５      空隙領域
１７      貫通孔
１７１      貫通孔内面
１８      基板シールド層
２      絶縁層
２１      凹部内面絶縁部
２１１      補助貫通孔
２２      貫通孔内面絶縁部
２３      補助貫通孔内面絶縁部
２４      裏面側絶縁部
２５      裏面側絶縁膜
３      導電層
３１      シード層
３２      メッキ層
３３      素子配置用凹部パッド
３５      貫通孔内面導電部
３６      補助貫通孔封鎖部
３７      シールチップ側面連絡部
３８      主面側連絡部
３４１      シールチップ電極パッド
３４２      裏面電極パッド
４      シールチップ
４１      シールチップ主面
４２      シールチップ裏面
４３      シールチップ側面
４４      シールチップシールド層
４５      接合層
５      緩衝部材
５１      小領域
６      封止樹脂部
７      電子素子
７１      端部
８      回路基板
８１      実装パターン
８２      ハンダ
【図１】
2016143782.tif 000003
【図２】
2016143782.tif 000004
【図３】
2016143782.tif 000005
【図４】
2016143782.tif 000006
【図５】
2016143782.tif 000007
【図６】
2016143782.tif 000008
【図７】
2016143782.tif 000009
【図８】
2016143782.tif 000010
【図９】
2016143782.tif 000011
【図１０】
2016143782.tif 000012
【図１１】
2016143782.tif 000013
【図１２】
2016143782.tif 000014
【図１３】
2016143782.tif 000015
【図１４】
2016143782.tif 000016
【図１５】
2016143782.tif 000017
【図１６】
2016143782.tif 000018
【図１７】
2016143782.tif 000019
【図１８】
2016143782.tif 000020
【図１９】
2016143782.tif 000021
【図２０】
2016143782.tif 000022
【図２１】
2016143782.tif 000023
【図２２】
2016143782.tif 000024
【図２３】
2016143782.tif 000025
【図２４】
2016143782.tif 000026