(57)【要約】【課題】  従来の半導体素子の遅延値測定では、回路ブロックの素子と測定用素子との間で劣化の速度に違いが発生してしまい実際と異なった遅延値を測定しており、半導体素子の正しい劣化状態をシステムに通知することが出来なかった。【解決手段】  クロックの周波数及び遮断と解除を制御する第一制御手段と、前記クロック制御部の命令を元にクロックの遮断と復帰を行う第二制御手段と、複数段のゲート素子で構成されたリングオシレーターを有し、ゲート素子の劣化を検出することが出来る検出手段を備え、前記検出手段は、前記リングオシレーターへの入力信号を外部からのクロックに切り替える。【選択図】  図１
2016100784.tif 000002
【特許請求の範囲】
【請求項１】
クロックの周波数及び遮断と復帰を制御する第一制御手段と、
前記制御手段の命令を元にクロックの遮断と復帰を行う第二制御手段と、
複数段のゲート素子で構成されたリングオシレーターを有する、ゲート素子の劣化を検出する検出手段を備え、
前記検出手段は、前記リングオシレーターへの入力信号を外部からのクロックに切り替えること
を特徴とする半導体装置。
【請求項２】
前記検出手段は、
前記リングオシレーターへの入力信号を外部からのクロックに切り替える切り替え手段と、
前記ゲート素子の遅延値を測定し、測定した遅延値から劣化状態を判定する判定手段と、
前記リングオシレ―タの発信を制御する発信制御手段と、
を備える、請求項１記載の半導体装置。
【請求項３】
クロックの周波数及び遮断と復帰を制御する第一制御工程と、
前記制御工程における命令を元にクロックの遮断と復帰を行う第二制御工程と、
複数段のゲート素子で構成されたリングオシレーターを有する、ゲート素子の劣化を検出する検出工程を備え、
前記検出工程は、前記リングオシレーターへの入力信号を外部からのクロックに切り替えること
を特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リングオシレ―タを用いて回路の劣化を測定する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の微細化に伴い回路素子に対する信頼性の重要度が高まってきている。経時的絶縁破壊やホットキャリアなどの従来からの劣化現象は、微細化に伴う電流密度の上昇に加え、基準電位よりもやや高い電圧でトランジスタを駆動するオーバードライブの状態で使用されることがあり、回路素子へのストレスが増す傾向にある。
【０００３】
こうした劣化現象に加え、微細化にともない特定のバイアス条件と温度条件で起こるＢＴＩ（Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれる劣化現象が起きるようになった。
【０００４】
特にＰＭＯＳ−ＦＥＴ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、単にＰＭＯＳと表記）のＮＢＴＩ（Ｎｅｇａｔｉｖｅ  ＢＴＩ）による性能劣化が問題となっている。
【０００５】
この現象では、ゲート電極に対し基板の電位が負の状態でチップの温度が上昇すると、ＰＭＯＳ−ＦＥＴの閾値電圧の絶対値が徐々に大きくなりトランジスタのオン電流と閾値電圧が変動する。
【０００６】
負バイアスが印加されない状態では変動した特性が急速に回復するが、負バイアスが印加された状態では、トランジスタの動作にかかわらず素子劣化が進行する。このためＰＭＯＳのスイッチング動作の速度が低下する。
【０００７】
また、ＮＢＴＩ程ではないが、ＮＭＯＳ−ＦＥＴ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、単にＮＭＯＳと表記）でも同様の劣化現象がおこる。
【０００８】
この現象は正バイアス制御の状態で起こるためＰＢＴＩ（Ｐｏｓｉｔｉｖｅ  ＢＴＩ）と呼ばれ、ＮＭＯＳの動作速度に影響する。
【０００９】
また、今後、プレナー型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）から３次元立体型ＦＥＴ、特にフィン型ＦＥＴにデバイスが移行する。
【００１０】
フィン型ＦＥＴでは、トランジスタ１つ当たりのゲート面積が広くなり、かつ、ゲートチャネルに流れる電流が増加するため、経時的絶縁破壊やホットキャリアによる劣化に影響する電気的ストレスが増す。
【００１１】
また、フィン型ＦＥＴでは３次元のフィン状に突き出た立体形状のためシリコン基板との接触面が小さく、かつ、絶縁素材で遮断されているためプレナー型ＦＥＴに比べて放熱性が低下する問題がある。
【００１２】
電流の増加による自己発熱の増加と放熱性の低下のため、フィン型ＦＥＴは素子の温度が上がり易く、ＮＢＴＩの劣化に影響する熱的ストレスと電気的ストレスの両方が増す傾向にある。
【００１３】
この問題を解決するため、チップ内部に発熱量検知器などを実装し、発熱量を監視して、半導体素子の劣化を予測するという技術が存在する。
【００１４】
また、リングオシレ―タ回路を利用し遅延値を測定することによって半導体素子の遅延値劣化を検出するといった技術も存在する。
【００１５】
従来の劣化問題の対策として、例えば特許文献１のような方法が提案されている。特許文献１では、遅延値を測定できるリングオシレーターを複数用意し、半導体集積回路内の回路ブロックごとに、それぞれ近傍に配置する。そうすることで、遅延値の測定対象となる領域を細分化することができ、より正確に半導体集積回路内の素子の経年劣化を判定することが可能である。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１３−８８３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
特許文献１に記載されている技術では、リングオシレーターの周波数は変更できないため、実際の回路ブロックのクロック周波数と異なってしまう。
【００１８】
そのため、測定用素子の発熱量・電流量も実際の回路ブロックの値と異なり、劣化速度に違いが生じてしまう。
【００１９】
さらに、回路ブロックの動作に合わせてリングオシレ―タの発信をオンオフしていないため、劣化の速度にさらなる違いが発生し、半導体素子の正しい劣化状態をシステムに通知することが出来ない。
【００２０】
本発明は上記の課題に鑑みてなされたものである。すなわち、測定用の半導体素子の劣化の速度を、実際の回路ブロック内の半導体素子と同等にする半導体装置を提供することを目的とする。また、その方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明に係る半導体装置は以下の構成を備える。即ち、クロックの周波数及び遮断と解除を制御する第一制御手段と、前記第一制御手段の命令を元にクロックの遮断と復帰を行う第二制御手段と、複数段のゲート素子で構成されたリングオシレーターを有し、ゲート素子の劣化を検出する検出手段を備え、前記検出手段は、前記リングオシレーターへの入力信号を外部からのクロックに切り替えることを特徴とする。
【発明の効果】
【００２２】
本発明によれば、測定用の半導体素子の劣化の速度を、実際の回路ブロック内の素子と同等にでき、正確な劣化状態をシステムに通知することが出来る。
【図面の簡単な説明】
【００２３】
【図１】半導体装置の構成例
【図２】システム全体を表す図
【図３】劣化を検出するための処理を説明するためのフローチャート
【図４】劣化判定部の内部を説明する図
【図５】劣化検出部外部からのクロックとオシレ―タの発信を切り替える際のタイムチャート
【発明を実施するための形態】
【００２４】
［実施形態１］
＜構成と処理＞
図１は、第一の実施形態に関わる、半導体装置の構成を説明するための図であり、基本的な構成を示したものである。
【００２５】
半導体装置は、クロック制御部（１０１）と、クロック切り替え部（１０４）と内部発信遮断部（１０５）と複数段のゲート素子（１０６）と劣化判定部（１０７）を備える劣化検出部（１０２）と、クロックゲーティング部（１０３）で構成されている。
【００２６】
クロック制御部（１０１）は、外部からの制御命令信号を入力とし、クロック信号と、クロック切り替え信号と、クロック制御信号と、発信制御信号を出力する。制御命令信号にはクロック周波数変更命令、クロック遮断命令またはクロック復帰命令、劣化検出命令が含まれている。以下に、制御命令信号に含まれている命令ごとに、クロック制御部がどのような処理を行うかを説明する。
【００２７】
クロック制御部は、制御命令信号のクロック周波数変更命令をもとに、出力するクロック信号の周波数を変更し、クロック信号を出力する。制御命令信号にクロック遮断命令が含まれていた場合は、クロックを遮断する命令を含んだクロック制御信号を出力する。制御命令信号にクロック復帰命令が含まれていた場合は、クロックを復帰する命令を含んだクロック制御信号を出力する。
【００２８】
制御命令信号に劣化検出命令が含まれていた場合は、クロック切り替え部（１０４）の出力を信号１０８に切り替える命令を含むクロック切り替え信号を出力する。その後、内部発信遮断部（１０５）の出力を信号１０９に切り替える命令を含む発信制御信号を出力する。
【００２９】
以降、クロック切り替え部（１０４）の出力が信号１０８に切り替わる命令を発信出力命令、内部発信遮断部（１０５）の出力を信号１０９に切り替える命令を発信開始命令と呼ぶ。
【００３０】
クロックゲーティング部（１０３）は、クロック信号と、クロック制御信号を入力とする。クロック制御信号にクロックを復帰する命令が含まれている場合は、入力されているクロック信号と同様の信号を出力する。
【００３１】
対して、クロック制御信号にクロックを遮断する命令が含まれている場合は、クロック信号の出力を遮断し、０固定値を出力し続ける。
【００３２】
内部発信遮断部（１０５）は、リングオシレーターの最終段のゲート素子から出力された信号１０９と、発信制御信号を入力とする。
【００３３】
発信制御信号に発信開始命令が含まれている場合は信号１０９と同様の信号を出力し、含まれていない場合は０固定値を出力し続ける。
【００３４】
内部発信遮断部は（１０５）、例えばＡＮＤ回路で実現することが出来、その場合、発信制御信号は発信開始命令が含まれているなら１固定値、発信開始命令が含まれていない場合は０固定値を用いる。
【００３５】
クロック切り替え部（１０４）は、クロック切り替え信号と、クロックゲーティング部（１０３）から出力された信号１１０と、内部発信遮断部（１０５）から出力された信号１０８を入力とする。
【００３６】
クロック切り替え信号に発信出力命令が含まれている場合は信号１０８と同様の信号を出力し、含まれていない場合は信号１１０と同様の信号を出力する。
【００３７】
クロック切り替え部（１０４）は、例えばセレクタ回路で実現することが出来、その場合、クロック切り替え信号は発信出力命令が含まれているなら１固定値、含まれてないなら０固定値を用いる。
【００３８】
クロック切り替え信号が０固定値の場合は信号１１０を出力し、１固定値の場合に信号１０８を出力するように切り変わる。
【００３９】
複数段のゲート素子（１０６）は、前段のゲート素子の出力信号を入力し、次段のゲート素子へ出力する。初段のゲート素子とは、クロック切り替え部（１０４）の出力と接続されているゲート素子のことである。また、最終段のゲート素子とは、内部発信遮断部（１０５）の入力と接続されているゲート素子のことである。
【００４０】
劣化判定部（１０７）は、複数段のゲート素子（１０６）からの出力信号と、発信制御信号を入力とし、内部で処理を行った末、劣化判定信号を出力する。
【００４１】
劣化判定部（１０７）の内部に関し、図４を使って説明する。劣化判定部（１０７）は、エッジ検出部（４０１）と、パルスカウンター（４０２）と、遅延計算部（４０３）と、記憶部（４０４）と、比較判定部（４０５）で構成される。
【００４２】
エッジ検出部（４０１）は、発信制御信号と各ゲート素子の出力信号を入力とし、エッジ検出を行う。発信開始命令を含んだ発信制御信号が入力されたら、エッジの検出を開始する。その後、発信開始命令を含まない発信制御信号が入力されたのをトリガとし、その直前でどのゲート素子のエッジが変化していたかを検出する。検出した結果は、遅延算出部（４０３）へ出力する。
【００４３】
パルスカウンター（４０２）は、リングオシレーターの最終段のゲート素子の値の変化数をカウントする。発信開始命令を含んだ発信制御信号がリングオシレーターへの入力信号として入力されたら、ゲート素子の値の変化のカウントを開始する。その後、発信開始命令を含まない発信制御信号が入力されたのをトリガとし、ゲート素子の値の変化のカウントを終了する。検出した結果は、遅延算出部（４０３）へ出力する。
【００４４】
遅延計算部（４０３）はエッジ検出部（４０１）からの結果と、パルスカウンター（４０２）からの結果を元に、リングオシレーターのゲート素子一段分の遅延値を算出する。リングオシレーターの段数をＮ、パルスカウンターのカウント数をＭ、エッジ検出部で検出したゲート素子の段数をｎとする。発信開始命令を含んだ発信制御信号が入力された時間から、発信開始命令を含まない発信制御信号が入力されるまでの期間をｔとすると、ゲート素子一段分の遅延値Ｔは、以下の式で表すことが出来る。
Ｔ＝ｔ／（２×Ｎ×Ｍ＋ｎ）・・・・・（１）
このゲート素子一段分の遅延値Ｔを、比較判定部（４０５）へ出力する。
【００４５】
記憶部（４０４）には劣化が全くない状態での、ゲート素子一段分の遅延値、Ｔｏｒｇが記録されている。
【００４６】
比較判定部（４０５）は、遅延値算出部（４０３）からのゲート素子一段分の遅延値Ｔと、記憶部（４０４）からの劣化なしのゲート素子一段分の遅延値Ｔｏｒｇを入力とする。
【００４７】
遅延値Ｔと、遅延値Ｔｏｒｇの遅延差を算出し、遅延差が、あらかじめ設定されている基準値Ｘと比較して大きかった場合、ゲート素子は劣化していると判定し、劣化判定信号を出力する。
【００４８】
基準値Ｘより遅延差が小さかった場合は、まだ劣化していないと判断し、劣化判定信号は出力しない。
【００４９】
図２はシステム全体の構成を説明する図である。
【００５０】
半導体装置（２０１）は、クロック制御部（１０１）と、ＣＰＵ（２０２）と、複数の回路ブロック（２０４、２０７、２１０）と、複数のクロックゲーティング部（２０５、２０８、２１１）と、複数の劣化検出部（２０６、２０９、２１２）で構成されている。
【００５１】
ＣＰＵ（２０２）は、データバス（２０３）を介して、複数の回路ブロック（２０４、２０７、２１０と、データ信号（２１３）の入出力を行っている。
【００５２】
また、クロック制御部（１０１）に、クロック制御命令信号を出力する。
【００５３】
複数のクロックゲーティング部（２０５、２０８、２１１）の出力信号は、複数の劣化検出部（２０６、２０９、２１２）と、複数の回路ブロック（２０４、２０７、２１０）に入力される。
【００５４】
劣化検出部は、第一、第二の劣化検出部（２０６、２０９）のように、回路ブロックの近傍に配置されるか、第三の劣化検出部（２１２）のように、回路ブロックの内部に配置される。
【００５５】
＜動作例＞
図２、図３、及び図５用いて、本実施形態の動作例を説明する。
図３は、劣化を検出するための処理を説明するためのフローチャートである。
図５は、劣化検出部の外部からのクロックと、オシレ―タの発信を切り替える際のタイムチャートである。
【００５６】
ステップＳ３０１では、測定対象である劣化検出部の近傍の回路ブロックに入力されているクロックが遮断されているかどうかを、ＣＰＵ（２０２）が判定するステップである。
【００５７】
遮断されていると判定されれば、ステップＳ３０２へ進む。
【００５８】
もし、劣化検出部の近傍の回路ブロックのクロックが遮断されているのであれば、劣化検出部の内部も、図５のタイミング５０１からタイミング５０２のように、同様に内部へ入力されるクロックが遮断されている。
【００５９】
このとき、クロック制御信号が０固定値であり、ノードＡからノードＦまで全てのノードは、１固定値または０固定値で変化していない。
【００６０】
遮断されていないと判定されれば、測定が不可能であると判定して、処理を終了する。
【００６１】
ステップＳ３０２は、劣化検出部内の遅延測定用のゲート素子（１０７）に入力される信号を、内部のリングオシレーターで発信する信号に切り替えるステップである。詳細な処理は以下で説明する。
【００６２】
ＣＰＵ（２０２）が、クロック制御部（１０１）へ劣化検出命令を含んだ制御命令信号を出力する。
【００６３】
クロック制御部（１０１）は、劣化検出命令を含んだ制御命令信号を受け取ったら、直ちに、発信出力命令を含んだクロック切り替え信号を、クロック切り替え部へ出力する。
【００６４】
図５に示す、５０２のタイミングであり、クロック切り替え信号は０固定値から１固定値となる。
【００６５】
クロック切り替え信号の出力が完了した後、発信開始命令を含んだ発信制御信号を、内部発信遮断部へ出力する。
【００６６】
図５に示す、５０３のタイミングであり、発信制御信号は０固定値から１固定値となる。
【００６７】
ステップＳ３０３は、図５のタイミング５０３以降のノードＡからノードＦのように、リングオシレーターが発信を開始するステップである。
【００６８】
ステップＳ３０４は、リングオシレ―タのパルスからゲート素子の遅延値を算出するステップである。
【００６９】
このステップは、発信制御信号の発信出力命令が０固定値となったときに処理される。詳細な算出方法は、前述した劣化判定部（１０６）の処理で説明済みである。
【００７０】
ここで、リングオシレ―タのゲート素子が５段、発信制御信号が１から０に切り替わるまでの時間を１μｓ、発信制御信号が０に切り替わる直前にパルスのエッジが検出されたノードをノードＣ、パルスカウンターのカウント値が１０だとする。前述より、ゲート素子一段分の遅延値Ｔは以下のようにあらわされる。
Ｔ＝ｔ／（２×Ｎ×Ｍ＋ｎ）・・・・・（２）
よって、遅延値Ｔは以下のように算出される。
Ｔ＝１μｓ／（２×１０×５＋２）・・・・・（３）
＝０．０３７μｓ
ステップＳ３０５は、ステップＳ３０５で算出した遅延値Ｔと、劣化していないゲート素子の遅延値Ｔｏｒｇとの遅延差を、基準値と比較し、劣化しているか否かを判定するステップである。
【００７１】
ここで、Ｔｏｒｇ＝０．０２０μｓであるとすると、遅延値Ｔと、遅延値Ｔｏｒｇとの遅延差は０．１７μｓである。基準値が、例えば、０．０１０μｓであるときは、遅延差が基準値より大きいため、劣化していると判定し、ステップＳ３０６へ進む。基準値が、例えば、０．０３０μｓであるときは、遅延差が基準値よりまだ小さいため、劣化はまだしていないと判定し、処理を終了する。ステップＳ３０６は、劣化判定信号を、ＣＰＵ（２０２）に出力するステップである。
【００７２】
この処理を行うことで、劣化状態を検出する時以外は、近傍の回路ブロックと同様の周波数でリングオシレ―タのゲート素子を駆動することが出来、同様の劣化状態を実現することが可能となる。
【００７３】
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
【符号の説明】
【００７４】
１０１  クロック制御部
１０２  劣化検出部
１０３  クロックゲーティング部
１０４  クロック切り替え部
１０５  内部発信遮断部
１０６  ゲート素子
１０７  劣化判定部
１０８  内部発信遮断部から出力された信号
１０９  リングオシレーターの最終段のゲート素子から出力された信号
１１０  クロックゲーティング部から出力された信号
２０１  半導体装置
２０２  ＣＰＵ
２０３  データバス
２０４  第一の回路ブロック
２０５  第一のクロックゲーティング部
２０６  第一の劣化検出部
２０７  第二の回路ブロック
２０８  第二クロックゲーティング部
２０９  第二の劣化検出部
２１０  第三の回路ブロック
２１１  第三のクロックゲーティング部
２１２  第三の劣化検出部
２１３  データ信号
４０１  エッジ検出部
４０２  パルスカウンター
４０３  遅延値算出部
４０４  記憶部
４０５  比較判定部
５０１  クロックを遮断するタイミング
５０２  クロックと内部発信とを切り替えるタイミング
５０３  リングオシレーターの発信を解除するタイミング
【図１】
2016100784.tif 000003
【図２】
2016100784.tif 000004
【図３】
2016100784.tif 000005
【図４】
2016100784.tif 000006
【図５】
2016100784.tif 000007