(57)【要約】【課題】樹脂が設けられた半導体チップにおける生産性を改善可能な半導体装置の製造方法を提供する。【解決手段】実施形態に係る半導体装置の製造方法は、複数の半導体チップを並べる工程と、第２の型を配する工程と、樹脂を配する工程と、樹脂を分断する工程と、を備える。複数の半導体チップを並べる工程において、複数の半導体チップは、第１の型上に、互いに間隙を設けて並べられる。第２の型を配する工程において、第２の型は、複数の半導体チップ上に配される。樹脂を配する工程において、樹脂は、第１の型と第２の型の間の、複数の半導体チップ間の間隙に配される。樹脂を分断する工程において、樹脂は、複数の半導体チップ間の間隙において分断される。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数の半導体チップを第１の型の上に、互いに間隙を設けて並べる工程と、
第２の型を前記複数の半導体チップの上に配する工程と、
前記第１の型と前記第２の型の間の前記間隙に樹脂を配する工程と、
前記間隙において前記樹脂を分断する工程と、
を備えた半導体装置の製造方法。
【請求項２】
前記樹脂を配する工程の後であって前記樹脂を分断する工程の前に、前記樹脂と前記半導体チップとの間の少なくとも一部に接着剤を配する工程をさらに備えた請求項１記載の半導体装置の製造方法。
【請求項３】
第２の型を配する工程の前に、前記半導体チップの上にシートを配する工程をさらに備え、
前記第２の型を配する工程において、前記膜に前記第２の型を接触させる請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体チップは、
第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
ゲート電極層と、
前記第２半導体領域と前記ゲート電極層との間に設けられた絶縁層と、
を有する第１領域と、
を有する請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記樹脂を配する工程において、前記間隙に樹脂を配するとともに、前記半導体チップの前記第１領域以外の領域の少なくとも一部の上に前記樹脂を配する請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１の型は、第１の窪みを有し、
前記複数の半導体チップを並べる工程において、前記第１の窪みの上方に前記間隙が位置するように、前記複数の半導体チップを並べる請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記第２の型は、第２の窪みを有し、
前記第２の型を配する工程において、前記間隙の上方に前記第２の窪みを位置させる請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２の型を配する工程において、前記半導体チップの前記第１領域以外の領域の少なくとも一部を、前記第１の窪みの一部と前記第２の窪みの一部との間に位置させる請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１の型は、複数の第１の突出部を有し、
前記第２の型は、複数の第２の突出部を有し、
前記複数の半導体チップを並べる工程において、前記複数の第１の突出部のそれぞれの上に、前記複数の半導チップのそれぞれを位置させ、
前記第２の型を配する工程において、前記複数の半導体チップのそれぞれの上に、前記複数の第２の突出部のそれぞれを位置させる請求項６〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
隣り合う第１の突出部の間の間隔は、隣り合う第２の突出部の間の間隔と等しい請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力制御など各種の用途に用いられる半導体チップを備えた半導体装置がある。このような半導体装置において、半導体チップの表面と裏面との間の放電の発生を抑制するために、半導体チップの外周に樹脂を含む絶縁部を設ける場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−８８２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、樹脂を含む絶縁部が設けられた半導体装置について、生産性を向上できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、複数の半導体チップを並べる工程と、第２の型を配する工程と、樹脂を配する工程と、樹脂を分断する工程と、を備える。
複数の半導体チップを並べる工程において、複数の半導体チップは、第１の型上に、互いに間隙を設けて並べられる。
第２の型を配する工程において、第２の型は、複数の半導体チップ上に配される。
樹脂を配する工程において、樹脂は、第１の型と第２の型の間の、複数の半導体チップ間の間隙に配される。
樹脂を分断する工程において、樹脂は、複数の半導体チップ間の間隙において分断される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る製造方法を用いて製造された半導体装置の平面図である。
【図２】第１実施形態に係る製造方法を用いて製造された半導体装置の底面図である。
【図３】図１および図２のＡ−Ａ´断面図である。
【図４】第１実施形態に係る製造方法を表す工程断面図である。
【図５】第１実施形態に係る製造方法を表す工程平面図である。
【図６】図５のＡ−Ａ´断面図である。
【図７】第１実施形態に係る製造方法を表す工程平面図である。
【図８】図７のＡ−Ａ´断面図である。
【図９】第１実施形態に係る製造方法を表す工程断面図である。
【図１０】第１実施形態に係る製造方法を表す工程断面図である。
【図１１】第２実施形態に係る製造方法を用いて製造された半導体装置の平面図である。
【図１２】図７のＡ−Ａ´断面図である。
【図１３】第２実施形態に係る製造方法を表す工程平面図である。
【図１４】図１３のＡ−Ａ´断面図である。
【図１５】第２実施形態に係る製造方法を表す工程断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。半導体層の表面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る製造方法を用いて製造された半導体装置１００の平面図である。
図２は、第１実施形態に係る製造方法を用いて製造された半導体装置１００の底面図である。
図３は、図１および図２のＡ−Ａ´断面図である。
【０００９】
半導体装置１００は、半導体チップ１と、半導体チップ１の外周に設けられた絶縁部２４と、を有する。
半導体チップ１は、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)である。半導体チップ１は、半導体層６と、エミッタ電極９と、ゲート電極１０と、コレクタ電極１１と、保護膜２０と、を有する。
【００１０】
半導体層６は、コレクタ領域２３と、バッファ領域２２と、ドリフト領域１６（第１半導体領域）と、ベース領域１２（第２半導体領域）と、ソース領域１３（第３半導体領域）と、を有する。半導体層６のうち、ベース領域１２、ソース領域１３、ゲート電極層１５、エミッタ電極９、およびゲート電極１０が設けられた領域を素子領域４と称する。半導体装置６のうち、素子領域４以外の領域を終端領域５と称する。終端領域５は、素子領域４を囲んでいる。
【００１１】
図３に表すように、半導体層６は、表面６ａと、裏面６ｂと、を有する。表面６ａは、例えば、半導体層６が有する面のうち、エミッタ電極９が設けられた側の面である。裏面６ｂは、例えば、半導体層６が有する面のうち、コレクタ電極１１が設けられた側の面である。
【００１２】
コレクタ領域２３は、半導体層６の裏面６ｂ側に設けられている。コレクタ領域２３は、ｐ形（第２導電形）の半導体領域である。コレクタ領域２３は、コレクタ電極１１と電気的に接続されている。
【００１３】
バッファ領域２２は、コレクタ領域２３の上に設けられている。バッファ領域２２は、ｎ形（第１導電形）の半導体領域である。ドリフト領域１６は、バッファ領域２２の上に設けられている。ドリフト領域１６は、ｎ形の半導体領域である。
【００１４】
ベース領域１２は、素子領域４において、ドリフト領域１６の上に設けられている。ベース領域１２は、ｐ形の半導体領域である。ソース領域１３は、ベース領域１２の上に選択的に設けられている。ソース領域１３は、ｎ形の半導体領域である。ソース領域１３は、エミッタ電極９と電気的に接続されている。
【００１５】
ゲート電極層１５は、絶縁層１７を介して、少なくともベース領域１２と対面している。すなわち、ゲート電極層１５とベース領域１２との間には、絶縁層１７の少なくとも一部が設けられている。図３に表す例において、ゲート電極層１５は、ドリフト領域１６、ベース領域１２、およびソース領域１３と、絶縁層を介して対面している。ゲート電極層１５とエミッタ電極９との間には、絶縁層１４が設けられている。すなわち、ゲート電極層１５は、絶縁層１４により、エミッタ電極９と分離されている。また、ゲート電極層１５は、表面６ａの上に設けられたゲート電極１０と電気的に接続されている。
【００１６】
絶縁部２４は、半導体チップ１の側面に設けられている。絶縁部２４は、図１〜図３に表すように、さらに終端領域５の一部の上方および下方に設けられていてもよい。または、絶縁部２４は、終端領域５の上方および下方の全てを覆っていてもよい。図１〜図３に表す例において、半導体チップ１は、絶縁部２４に囲まれており、終端領域５の少なくとも一部は、Ｚ方向において、絶縁部２４のうち表面６ａ側に設けられた部分と、絶縁部２４のうち裏面６ｂ側に設けられた部分と、の間に位置している。
【００１７】
図１および図２に表すように、絶縁部２４は、例えば、半導体層６の表面６ａ側に開口ＯＰ１を有し、裏面６ｂ側に開口ＯＰ２を有する。一例として、Ｘ方向およびＹ方向において、開口ＯＰ１の寸法は、開口ＯＰ２の寸法と等しい。または、Ｘ方向およびＹ方向において、開口ＯＰ２の寸法は、開口ＯＰ１の寸法と異なっていてもよい。
【００１８】
絶縁部２４のうち保護膜２０の上に設けられた部分のＺ方向の厚みは、例えば、半導体装置１００に印加される電圧に応じて設定される。一例として、半導体装置１００に４．５ｋＶの電圧が印加される場合、絶縁部２４のＺ方向の厚みを４．５ｍｍに設定することができる。
【００１９】
図３に表す例において、半導体チップ１は、ゲート電極層１５が半導体層６内に設けられた、いわゆるトレンチ構造を有する。しかし、本実施形態に係る発明はこれに限定されず、半導体チップ１は、ゲート電極層１５が、半導体層６の上に設けられた、いわゆるプレーナ構造を有していてもよい。また、半導体チップ１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であってもよい。
半導体チップ１が有する具体的な構造については、図３に表す例に限らず、公知の種々の構造を採用可能である。
【００２０】
次に、図４〜図１０を用いて、第１実施形態に係る製造方法を説明する。
図４、図６、および図８〜図１０は、第１実施形態に係る製造方法を表す工程断面図である。
図５および図７は、第１実施形態に係る製造方法を表す工程平面図である。
図６は、図５のＡ−Ａ´断面図であり、図８は、図７のＡ−Ａ´断面図である。図８〜図１０は、図７が表す断面と同じ位置における断面を表している。
【００２１】
まず、図４に表すように、半導体チップ１を用意する。半導体チップ１は、例えば、１つの半導体ウェーハ上に複数の半導体素子を形成し、半導体ウェーハをダイシングしてそれぞれの半導体素子を分断することで形成される。
【００２２】
半導体チップ１の上には、保護シート２５が設けられていてもよい。保護シート２５は、素子領域４の上に設けられる。保護シート２５は、さらに、終端領域５の一部の上に設けられていてもよい。保護シート２５を設ける工程は、後述する、第２の型３５を半導体チップ１の上に設ける工程の前に行うことができる。保護シート２５の材料として、例えば、ポリイミドを用いることができる。
【００２３】
次に、図５および図６に表すように、複数の半導体チップ１を、第１の型３０の上に並べる。複数の半導体チップ１は、互いに間隙を設けて並べられる。隣り合う半導体チップ１間のＸ方向の間隔ＳＰ１は、例えば、隣り合う半導体チップ１間のＹ方向の間隔ＳＰ２と等しい。または、間隔ＳＰ１は、間隔ＳＰ２と異なっていてもよい。  
なお、図５には、第１の型３０の上に４個の半導体チップ１が並べられた具体例を表したが、本発明はこれには限定されず、第１の型３０の上に並べられる第１の型半導体チップ１の数や配置は、適宜決定できる。
【００２４】
第１の型３０は、例えば、図５および図６に表すように、第１の窪み３１と、第１の突出部３２と、を有する。第１の突出部３２は、第１の窪み３１の底面３１ａからみて、Ｚ方向に突出した部分である。複数の半導体チップ１は、隣り合う半導体チップ１同士の間隙が第１の窪み３１の上に位置するように、第１の型３０の上に並べられる。また、半導体チップ１の素子領域４が、第１の突出部３２の上に位置するように、複数の半導体チップ１が並べられる。なお、第１の型３０は、第１の窪み３１および第１の突出部３２を有しておらず、第１の型３０の表面は、平坦であってもよい。
【００２５】
一例として、隣り合う第１の突出部３２同士のＸ方向の間隔ＳＰ３は、隣り合う第１の突出部３２同士のＹ方向の間隔ＳＰ４と等しい。あるいは、間隔ＳＰ３は、間隔ＳＰ４と異なっていてもよい。間隔ＳＰ３は、間隔ＳＰ１より大きいことが望ましい。同様に、間隔ＳＰ４は、間隔ＳＰ２より大きいことが望ましい。
【００２６】
次に、図７および図８に表すように、第２の型３５を複数の半導体チップ１の上に配する。図７において、半導体チップ１および第２の突出部３７は破線で表され、第１の型３０は省略されている。第２の型３５は、例えば、第２の窪み３６と、第２の突出部３７と、を有する。第２の突出部３７は、第２の窪み３６の底面３６ａからみて、−Ｚ方向に突出した部分である。第２の型３５は、第２の窪み３６が、半導体チップ１同士の間隙の上方に位置するように、配される。また、第２の突出部３７が、半導体チップ１の素子領域４の上方に位置するように、第２の型３５が配される。なお、第２の型３５は、第２の窪み３６および第２の突出部３７を有しておらず、平坦であってもよい。
【００２７】
半導体チップ１の上に保護シート２５が設けられている場合、例えば、第２の突出部３７の少なくとも一部と、半導体チップ１の一部と、の間に保護シート２５が位置するように、第２の型３５を配する。
【００２８】
一例として、隣り合う第２の突出部３７同士のＸ方向の間隔ＳＰ５は、隣り合う第２の突出部３７同士のＹ方向の間隔ＳＰ６と等しい。あるいは、間隔ＳＰ５は、間隔ＳＰ６と異なっていてもよい。間隔ＳＰ５は、間隔ＳＰ１より大きいことが望ましい。同様に、間隔ＳＰ６は、間隔ＳＰ２より大きいことが望ましい。
間隔ＳＰ５は、間隔ＳＰ３と異なっていてもよいが、等しいことが望ましい。同様に、間隔ＳＰ６は、間隔ＳＰ４と異なっていてもよいが、等しいことが望ましい。
【００２９】
次に、図９（ａ）に表すように、第１の型３０と第２の型３５の間に位置する、隣り合う半導体チップ１同士の間隙に、樹脂２４ａを配する。樹脂２４ａが、第１の型３０と第２の型３５の間に注入されることで、第１の型３０と第２の型３５との間が樹脂２４ａで充填される。第１の型３０が第１の窪み３１を有し、第２の型３５が第２の窪み３６を有する場合、第１の窪み３１の内側および第２の窪み３６の内側も、樹脂２４ａで充填される。この工程により、絶縁部２４が形成される。
【００３０】
樹脂２４ａの材料として、非晶性および熱可塑性を有するポリエーテルイミド（ＰＥＩ：Ｐｏｌｙ  Ｅｔｈｅｒ  Ｉｍｉｄｅ）、またはウルテム（登録商標）などを用いることができる。特に、ＰＥＩは、耐熱性、寸法の安定性、および加工容易性において優れる。樹脂２４ａを配した後に、樹脂２４ａを加熱してもよい。樹脂２４ａは、例えば、加熱されることで硬化される。樹脂２４ａの加熱は、後述する接着剤３の加熱と同時に行ってもよい。
【００３１】
次に、第１の型３０を半導体チップ１から離間させる。第１の型３０を半導体チップ１から離間させる際に半導体チップ１が落下する場合は、第１の型３０を半導体チップ１から離間させる前に、第１の型３０と第２の型３５の上下を反転させてもよい。すなわち、半導体チップ１を第１の型３０と第２の型３５との間に位置させた状態で、第２の型３５が、半導体チップ１に対して重力方向に位置するように、第１の型３０と第２の型３５を移動させる。第１の型３０を、半導体チップ１から離間させることで、半導体チップ１の裏面側に設けられた開口ＯＰ２が現れる。
【００３２】
次に、図９（ｂ）に表すように、絶縁部２４と半導体チップ１との間の少なくとも一部に、接着剤３を配する。接着剤３は、例えば、半導体層６裏面の開口ＯＰ２に接着剤３を滴下し、接着剤３に圧力を加えることで、絶縁部２４と半導体チップ１との間に注入される。図９（ｂ）に表す例では、接着剤３は、コレクタ電極１１の一部と絶縁部２４の一部との間、および半導体チップ１の側面の一部と絶縁部２４の一部との間に配される。接着剤３は、さらに、終端領域５上において、保護膜２０の一部と絶縁部２４の一部との間に配されてもよい。
接着剤３として、エポキシ樹脂やシリコーン樹脂などを含むエンキャップ剤を用いることが可能である。接着剤３を配した後に、接着剤３を加熱してもよい。
【００３３】
次に、第２の型３５を半導体チップ１から離間させる。続いて、隣り合う半導体チップ１同士の間隙において、絶縁部２４（樹脂２４ａ）を分断する。これにより、個片化された、絶縁部２４が設けられた半導体チップ１が得られる。絶縁部２４は、例えば、図１０に表す破線の位置において、ダイシング工程により分断される。
【００３４】
続いて、保護シート２５が設けられている場合は、保護シート２５が除去される。保護シート２５は、第２の型３５を半導体チップ１から離間させた後であって、絶縁部２４を切断する前に除去されてもよい。
【００３５】
樹脂を第１の型３０と第２の型３５との間に配する際に、例えば、第１の型３０と半導体チップ１との隙間などに樹脂が入り込む場合がある。このような場合、第２の型３５を半導体チップ１から離間させた後、絶縁部２４の不要な部分を除去してもよい。絶縁部２４の不要な部分は、例えば、ホーニング加工により除去される。
【００３６】
以上の工程により、図１〜図３に表す半導体装置１００が得られる。
【００３７】
上述したように、本実施形態に係る製造方法では、第１の型３０の上に並べられた複数の半導体チップ１に対して、一括して樹脂２４ａを配して絶縁部２４を形成することができる。このため、本実施形態に係る製造方法を用いることで、１つの半導体チップごとに絶縁部を設ける場合に比べて、生産性を改善することが可能となる。
【００３８】
半導体装置１００の製造工程において、半導体チップ１上に保護シート２５を設けて、保護シート２５に第２の型３５を接触させることで、樹脂２４ａが半導体チップ１と第２の型３５との間に入り込む可能性を低減するとともに、第２の型３５が半導体チップ１に直接接することによるダメージを低減することが可能となる。
【００３９】
また、第１の型３０が第１の窪み３１を有することで、絶縁部２４を、半導体チップ１の側面上に加え、終端領域５の下方にも設けることが可能となる。絶縁部２４を終端領域５の下方に設けることで、半導体装置１００の生産性を改善することが可能となる。
【００４０】
これは以下の理由による。
絶縁部２４は、エミッタ電極９とコレクタ電極１１との間に電圧が印加された際に、半導体装置１００の外周における放電の発生を抑制するために設けられる。絶縁部２４が設けられていることで、半導体装置１００の外周におけるエミッタ電極９とコレクタ電極１１との間の距離が長くなり、半導体装置１００の外周における放電の発生が抑制されるためである。
【００４１】
絶縁部２４が半導体チップ１の側面上にのみ設けられている場合、半導体装置１００の外周におけるエミッタ電極９とコレクタ電極１１との間の距離を長くするためには、絶縁部２４のＸ方向またはＹ方向の寸法を長くしなければならない。絶縁部２４のＸ方向またはＹ方向の長さを長くするためには、第１の型３０の上に半導体チップ１を並べた際に、隣り合う半導体チップ１同士の間隙を大きくする必要がある。
【００４２】
これに対して、終端領域５の下方に絶縁部２４を設けることで、絶縁部２４のＺ方向における長さを長くすることが可能となる。絶縁部２４のＺ方向の長さを長くすることで、絶縁部２４のＸ方向またはＹ方向の長さを短くした場合であっても、エミッタ電極９とコレクタ電極１１との間の必要な距離を保つことができる。この結果、第１の型３０上に複数の半導体チップ１を並べる際に、半導体チップ１同士の間隙をより狭くすることが可能となり、１度に処理可能な半導体チップ１の数を増加させることが可能となる。
【００４３】
第２の型３５が第２の窪み３６を有することで、絶縁部２４を、終端領域５の上方に設けることが可能となる。この結果、上述した理由と同様の理由により、半導体装置１００の生産性を改善することが可能となる。
【００４４】
加えて、第１の型３０が第１の窪み３１を有し、かつ第２の型３５が第２の窪み３６を有することで、樹脂２４ａを配する際に、樹脂２４ａを、終端領域５の上方および下方の両方に配することが可能となる。樹脂２４ａを終端領域５の上方と下方の両方に配することで、例えば加熱された樹脂２４ａが冷却されて収縮する際に、半導体チップ１の上部に加わる力と、半導体チップ１の下部に加わる力と、の差を低減することができる。このため、半導体装置１００の製造工程における半導体チップ１の破損を抑制することが可能となる。
【００４５】
さらに、Ｘ方向において、第１の窪み３１の幅を、第２の窪み３６の幅と等しくすることで、絶縁部２４の開口ＯＰ１の幅（Ｘ方向の長さ）を、開口ＯＰ２の幅（Ｘ方向の長さ）と等しくすることができる。この結果、上述した、半導体チップ１の上部に加わる力と、半導体チップ１の下部に加わる力と、の差をより一層低減することが可能となる。
【００４６】
（第２実施形態）
図１１は、第２実施形態に係る製造方法を用いて製造された半導体装置２００の平面図である。
図１２は、図１１のＡ−Ａ´断面図である。
【００４７】
半導体装置２００は、半導体装置１００との比較において、例えば、絶縁部２４に相違点を有する。半導体装置２００における絶縁部２４以外の構造については、半導体装置１００と同様の構造を採用可能である。
【００４８】
絶縁部２４は、突出部２４ａ、２４ｂ、および２４ｃを有する。図１１に表すように、例えば、突出部２４ａ、２４ｂ、および２４ｃは、環状に設けられる。図１１および図１２に表す突出部の数は一例であり、突出部の数はこれより少なくても良いし、多くても良い。各突出部の高さは、例えば、全て等しい。各突出部のＸ方向の長さまたはＹ方向の長さは、全て等しくてもよいし、異なっていてもよい。
【００４９】
次に、図１３〜図１５を用いて、第２実施形態に係る製造方法を説明する。
図１３は、第２実施形態に係る製造方法を表す工程平面図である。
図１４および図１５は、第２実施形態に係る製造方法を表す工程断面図である。
図１４は、図１３のＡ−Ａ´断面図である。図１５は、図１４が表す断面と同じ位置における断面を表している。
まず、図４〜図６に表す工程と同様の工程を実行し、第１の型３０の上に複数の半導体チップ１を並べる。本実施形態の製造方法における第１の型３０については、第１実施形態の製造方法で用いた第１の型３０と同様の構造を採用可能である。
【００５０】
次に、図１３および図１４に表すように、第２の型３５を複数の半導体チップ１の上に配する。図１３において、半導体チップ１、第２の突出部３７、および第３の突出部３８は破線で表され、第１の型３０は省略されている。第２の型３５は、第２の窪み３６、第２の突出部３７、および第３の突出部３８を有する。第２の突出部３７および第３の突出部３８は、第２の窪み３６の底面３６ａからみて突出した部分である。
【００５１】
第３の突出部３８の高さは、例えば、第２の突出部３７の高さよりも高い。なお、ここでは、それぞれの突出部の高さは、それぞれの突出部の頂面と、底面３６ａと、の間のＺ方向の距離である。ただし、第３の突出部３８の高さは、第２の突出部３７の高さと等しくてもよいし、第２の突出部３７の高さより低くてもよい。第３の突出部３８の幅（Ｘ方向の長さ）は、第２の突出部３７の幅（Ｘ方向の長さ）よりも広い（長い）。図１３に表す工程において、第２の型３５は、例えば、第３の突出部３８が終端領域５の上方に位置するように、配される。
【００５２】
次に、図１５に表すように、第１の型３０と第２の型３５の間に位置する、半導体チップ１同士の間隙に、樹脂２４ａを配する。この工程により、突出部２４ａ、２４ｂ、および２４ｃを有する絶縁部２４が形成される。
【００５３】
その後、図９（ｂ）および図１０に表す工程と同様の工程を実行することで、図１１および図１２に表す半導体装置２００が得られる。
【００５４】
本実施形態に係る製造方法によれば、第１実施形態に係る製造方法と同様の効果を得ることができる。
【００５５】
また、本実施形態に係る半導体装置２００によれば、絶縁部２４が突出部を有することで、絶縁部２４が突出部を有していない場合に比べて、絶縁部２４上におけるエミッタ電極９とコレクタ電極１１の間の距離が長くなる。絶縁部２４上におけるエミッタ電極９とコレクタ電極１１の間の距離が長くなった分だけ、絶縁部２４のＸ方向、Ｙ方向、およびＺ方向の少なくともいずれかの方向の長さを短くすることができるため、半導体装置２００を小型化することが可能となる。
【００５６】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５７】
１００、２００…半導体装置  １…半導体チップ  ３…接着剤  ４…素子領域  ５…終端領域  ６…半導体層  ９…エミッタ電極  １０…ゲート電極  １１…コレクタ電極  ２４…絶縁部  ２５…保護膜  ３０…第１の型  ３１…第１の窪み  ３５…第２の型  ３６…第２の窪み
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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