(57)【要約】      （修正有）【課題】高速でＭＥＭＳ機構を駆動させることが可能な、表示特性および信頼性に優れたＭＥＭＳディスプレイを提供する。【解決手段】ＭＥＭＳディスプレイは、遮光膜４１と絶縁膜を介して重なるように配置された少なくとも１つの薄膜トランジスタ１０および少なくとも１つの第１容量素子２０を含む画素回路と、画素回路に接続されたＭＥＭＳ機構とを備え、少なくとも１つの薄膜トランジスタ１０は、第１の金属元素を含む酸化物半導体層７を有し、少なくとも１つの第１容量素子２０は、第１下部電極３ｃと、第１下部電極３ｃと第１誘電体膜を介して重なるように配置された第１上部電極１３ｃとを有し、第１上部電極１３ｃは、酸化物半導体層７とは同一の酸化物膜から形成された、第１の金属元素を含む第１の金属酸化物層ｍ１と、第１の金属酸化物層ｍ１上に配置され、第２の金属元素の酸化物を含む第２の金属酸化物層ｍ２と、第２の金属酸化物層上に配置される。【選択図】図４
2016057547.tif 000002
【特許請求の範囲】
【請求項１】
基板に支持された、複数の画素を有するＭＥＭＳディスプレイであって、
各画素は、
前記基板に支持された、表示に用いる光を通過可能な少なくとも１つの開口部を有する遮光膜と、
少なくとも１つの薄膜トランジスタおよび少なくとも１つの第１容量素子を含む画素回路であって、前記少なくとも１つの薄膜トランジスタおよび前記少なくとも１つの第１容量素子は、前記遮光膜と絶縁膜を介して重なるように配置されている、画素回路と、
前記画素回路に接続されたＭＥＭＳ機構と
を備え、
前記少なくとも１つの薄膜トランジスタは、第１の金属元素を含む酸化物半導体層を活性層として有しており、
前記少なくとも１つの第１容量素子は、第１下部電極と、前記第１下部電極と第１誘電体膜を介して重なるように配置された第１上部電極とを有し、
前記第１容量素子の前記第１上部電極は、
前記酸化物半導体層と同一の酸化物膜から形成された、前記第１の金属元素を含む第１の金属酸化物層と、
前記第１の金属酸化物層上に配置され、第２の金属元素の酸化物を含む第２の金属酸化物層と、
前記第２の金属酸化物層上に配置され、前記第２の金属元素を含む金属層と
を含む積層構造を有し、
前記基板の法線方向から見たとき、前記第１の金属酸化物層と前記酸化物半導体層とは重なっていない、ＭＥＭＳディスプレイ。
【請求項２】
前記少なくとも１つの薄膜トランジスタは、
前記第１容量素子の前記第１下部電極と同一の導電膜から形成されたゲート電極と、
前記ゲート電極と前記酸化物半導体層との間に配置されたゲート絶縁層と、
前記酸化物半導体層に電気的に接続されたソースおよびドレイン電極と
をさらに備え、
前記ソースおよびドレイン電極は、前記第１上部電極における前記積層構造と同様の積層構造を有し、
前記第１容量素子の前記第１誘電体膜は、前記ゲート絶縁層を含む、請求項１に記載のＭＥＭＳディスプレイ。
【請求項３】
前記同一の酸化物膜は、前記第１の金属元素を含む酸化物半導体膜であり、
前記第１の金属酸化物層は、前記酸化物半導体膜が前記金属層と反応して導体化された層であり、
前記第２の金属酸化物層は、前記金属層の一部が前記酸化物半導体膜と反応して形成された層である請求項１または２に記載のＭＥＭＳディスプレイ。
【請求項４】
前記第１の金属酸化物層に含まれる金属元素全体に対する酸素の原子比率は、前記酸化物半導体膜の化学量論的組成から算出される金属元素全体に対する酸素の原子比率の９５％以下である請求項３に記載のＭＥＭＳディスプレイ。
【請求項５】
前記少なくとも１つの薄膜トランジスタは、前記酸化物半導体層の上面に形成されたエッチストップを有しており、
前記薄膜トランジスタの前記ソースおよびドレイン電極の一部は前記エッチストップ上に位置しており、
前記ソースおよびドレイン電極のうち前記エッチストップ上に位置しない部分は前記積層構造を有し、前記エッチストップ上に位置する部分は前記積層構造における前記金属層のみから構成されている請求項２に記載のＭＥＭＳディスプレイ。
【請求項６】
前記画素回路は、前記第１容量素子の前記第１下部電極と同一の導電膜から形成された第２下部電極と、前記第２下部電極と第２誘電体膜を介して重なるように配置された第２上部電極とを有する第２容量素子をさらに含み、
前記第２容量素子の前記第２誘電体膜は、前記ゲート絶縁層および前記エッチストップを含み、
前記第２容量素子の前記第２上部電極は、前記第１容量素子の前記金属層と同一の金属膜から形成された金属電極であり、前記金属電極の下面は前記エッチストップと接している、請求項５に記載のＭＥＭＳディスプレイ。
【請求項７】
前記基板の法線方向から見たとき、前記第２容量素子における前記第２下部電極と前記第２下部電極とが重なる部分の面積は、前記第１容量素子における前記第１下部電極と前記第１下部電極とが重なる部分の面積よりも小さい、請求項６に記載のＭＥＭＳディスプレイ。
【請求項８】
前記画素回路は、前記第１容量素子の前記第１下部電極と同一の導電膜から形成された第３下部電極と、前記第３下部電極と第３誘電体膜を介して重なるように配置された第３上部電極とを有する第３容量素子をさらに含み、
前記第３容量素子の前記第３誘電体膜は、前記ゲート絶縁層を含み、
前記第３容量素子の前記第３上部電極は、前記第１容量素子の前記金属層と同一の金属膜から形成された金属電極であり、前記金属電極の下面は前記ゲート絶縁層と接している、請求項１から４のいずれかに記載のＭＥＭＳディスプレイ。
【請求項９】
前記第１の金属酸化物層の厚さは、前記酸化物半導体層の厚さと略等しい請求項１から８のいずれかに記載のＭＥＭＳディスプレイ。
【請求項１０】
前記第２の金属酸化物層および前記金属層の合計厚さは、前記第１の金属酸化物層の厚さの２倍以上である請求項１から９のいずれかに記載のＭＥＭＳディスプレイ。
【請求項１１】
前記第１の金属元素はインジウムであり、前記第２の金属元素はチタンまたはモリブデンである請求項１から１０のいずれかに記載のＭＥＭＳディスプレイ。
【請求項１２】
前記酸化物半導体層および前記第１の金属酸化物層はＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を含む請求項１から１１のいずれかに記載のＭＥＭＳディスプレイ。
【請求項１３】
前記第１および第２の金属酸化物層は、前記同一の酸化物膜とその上に形成された前記金属層とに対して、２５０℃以上４００℃以下の温度で熱処理を行うことによって形成された層である請求項１から１２のいずれかに記載のＭＥＭＳディスプレイ。
【請求項１４】
前記ＭＥＭＳ機構は、前記開口部を開閉可能なシャッター機構である請求項１から１３のいずれかに記載のＭＥＭＳディスプレイ。
【請求項１５】
（ａ）基板上に、表示に用いる光を通過可能な少なくとも１つの開口部を画素ごとに有する遮光膜を形成する工程と、
（ｂ）前記基板における複数のＴＦＴ形成領域のそれぞれに薄膜トランジスタを、複数の第１容量素子形成領域のそれぞれに第１容量素子を形成することにより、少なくとも１つの前記薄膜トランジスタおよび少なくとも１つの前記第１容量素子を含む画素回路を画素ごとに形成する工程と、
（ｃ）前記画素回路に接続された、ＭＥＭＳ機構を画素ごとに設ける工程と
を包含し、
前記工程（ｂ）は、
（ｂ１）基板上に、同一の導電膜を用いて、前記ＴＦＴ形成領域に前記少なくとも１つの前記薄膜トランジスタのゲート電極を形成し、前記第１容量素子形成領域に前記第１容量素子の第１下部電極を形成する工程と、
（ｂ２）前記ゲート電極および前記第１下部電極を覆うゲート絶縁層を形成する工程と、
（ｂ３）前記ＴＦＴ形成領域および前記第１容量素子形成領域において、前記ゲート絶縁層上に、第１の金属元素を含む酸化物半導体膜を形成する工程と、
（ｂ４）前記ＴＦＴ形成領域における前記酸化物半導体膜の表面の一部を覆い、かつ、前記第１容量素子形成領域における前記酸化物半導体膜を覆うように、第２の金属元素を含む金属層を形成する工程と、
（ｂ５）熱処理を行って前記金属層と前記酸化物半導体膜とを反応させることにより、前記酸化物半導体膜のうち前記金属層と接する部分を厚さ方向に亘って導体化して前記第１の金属元素を含む第１の金属酸化物層を形成し、前記第１の金属酸化物層と前記金属層との間に前記第２の金属元素の酸化物を含む第２の金属酸化物層を形成する工程であって、
これにより、前記ＴＦＴ形成領域において、前記第１の金属酸化物層、前記第２の金属酸化物層および前記金属層を含む積層構造を有するソースおよびドレイン電極が形成され、前記酸化物半導体膜のうち前記金属層と接していない部分は酸化物半導体層となり、
前記第１容量素子形成領域において、前記第１の金属酸化物層、前記第２の金属酸化物層および前記金属層を含む積層構造を有する第１上部電極が形成され、前記ゲート絶縁層のうち前記第１上部電極と前記第１下部電極との間に位置する部分は誘電体膜になる、工程と
を包含するＭＥＭＳディスプレイの製造方法。
【請求項１６】
前記工程（ｂ３）と前記工程（ｂ４）との間に、前記酸化物半導体膜のうち活性層となる部分を覆うエッチストップを形成する工程をさらに包含する請求項１５に記載のＭＥＭＳディスプレイの製造方法。
【請求項１７】
（ａ）基板上に、表示に用いる光を通過可能な少なくとも１つの開口部を画素ごとに有する遮光膜を形成する工程と、
（ｂ）前記基板における複数のＴＦＴ形成領域のそれぞれに薄膜トランジスタ、複数の第１容量素子形成領域のそれぞれに第１容量素子、および複数の第２容量素子形成領域のそれぞれに第２容量素子を形成することにより、少なくとも１つの前記薄膜トランジスタ、少なくとも１つの前記第１容量素子および少なくとも１つの前記第２容量素子を含む画素回路を画素ごとに形成する工程と、
（ｃ）前記画素回路に接続された、ＭＥＭＳ機構を画素ごとに設ける工程と
を包含し、
前記工程（ｂ）は、
（ｂ１）基板上に、同一の導電膜を用いて、前記ＴＦＴ形成領域に前記少なくとも１つの前記薄膜トランジスタのゲート電極、前記第１容量素子形成領域に前記第１容量素子の第１下部電極、および前記第２容量素子形成領域に前記第２容量素子の第２下部電極を形成する工程と、
（ｂ２）前記ゲート電極、前記第１下部電極、および前記第２下部電極を覆うゲート絶縁層を形成する工程と、
（ｂ３）前記ＴＦＴ形成領域および前記第１容量素子形成領域において、前記ゲート絶縁層上に、第１の金属元素を含む酸化物半導体膜を形成する工程と、
（ｂ３’）前記ＴＦＴ形成領域において前記酸化物半導体膜のうち活性層となる部分を覆い、かつ、前記第２容量素子形成領域における前記ゲート絶縁層を覆うように、エッチストップを形成する工程と、
（ｂ４）前記ＴＦＴ形成領域における前記酸化物半導体膜の表面の一部を覆い、前記第１容量素子形成領域における前記酸化物半導体膜を覆い、かつ、前記第２容量素子形成領域における前記エッチストップを覆うように、第２の金属元素を含む金属層を形成する工程と、
（ｂ５）熱処理を行って前記金属層と前記酸化物半導体膜とを反応させることにより、前記酸化物半導体膜のうち前記金属層と接する部分を厚さ方向に亘って導体化して前記第１の金属元素を含む第１の金属酸化物層を形成し、前記第１の金属酸化物層と前記金属層との間に前記第２の金属元素の酸化物を含む第２の金属酸化物層を形成する工程であって、
これにより、前記ＴＦＴ形成領域において、前記第１の金属酸化物層、前記第２の金属酸化物層および前記金属層を含む積層構造を有するソースおよびドレイン電極が形成され、前記酸化物半導体膜のうち前記金属層と接していない部分は酸化物半導体層となり、
前記第１容量素子形成領域において、前記第１の金属酸化物層、前記第２の金属酸化物層および前記金属層を含む積層構造を有する第１上部電極が形成され、前記ゲート絶縁層のうち前記第１上部電極と前記第１下部電極との間に位置する部分は誘電体膜になり、
前記第２容量素子形成領域において、前記金属層からなる第２上部電極が形成され、前記ゲート絶縁層および前記エッチストップのうち前記第２上部電極と前記第２下部電極との間に位置する部分は誘電体膜になる工程と
を包含するＭＥＭＳディスプレイの製造方法。
【請求項１８】
前記工程（ｂ４）で形成する前記金属層の厚さは、前記酸化物半導体膜の厚さの２倍以上である請求項１５から１７のいずれかに記載のＭＥＭＳディスプレイの製造方法。
【請求項１９】
前記工程（ｂ５）において、前記熱処理の温度は２５０℃以上４００℃以下である請求項１５から１８のいずれかに記載のＭＥＭＳディスプレイの製造方法。
【請求項２０】
前記酸化物半導体膜はＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を含む請求項１５から１９のいずれかに記載のＭＥＭＳディスプレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍ）ディスプレイおよびその製造方法に関する。
【背景技術】
【０００２】
ＭＥＭＳシャッター方式によって光が透過する開口部を開閉するＭＥＭＳディスプレイが提案されている（例えば特許文献１〜４）。シャッター方式のＭＥＭＳディスプレイでは、画素ごとに設けたシャッター機構を高速で開閉し、光の量を制御して画像の明暗の調整を行う。画像は、赤・緑・青色の各ＬＥＤバックライトからの光を順次切り替えることにより表示する。
【０００３】
シャッター機構の駆動には、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が使用される。このため、ＭＥＭＳディスプレイは、一般に、画素ごとにＴＦＴが形成されたＴＦＴ基板にシャッターを設けることによって構成される。
【０００４】
なお、シャッター方式の代わりに、干渉型変調器を用いたＩＭＯＤ（Ｉｎｔｅｒｆｅｒｏｍｅｔｒｉｃ  ｍｏｄｕｌａｔｉｏｎ）方式、マイクロミラーを用いたＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）方式のＭＥＭＳディスプレイも提案されている。本明細書では、シャッター機構、干渉型変調器、マイクロミラーなどの機構を「ＭＥＭＳ機構」と総称する。
【０００５】
ＭＥＭＳディスプレイでは、偏光を利用した液晶シャッター方式とは異なり、偏光フィルムおよびカラーフィルタなどの光学部材を設ける必要がない。このため、液晶ディスプレイと比べて、バックライトの光の利用効率を高めることができ、消費電力を大幅に低減できる。また、バックライト（ＬＥＤ）の発光色がそのまま表示に使用されるので、色再現性に優れるという利点もある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２５２２０５号公報
【特許文献２】特開２０１２−２５６０６９号公報
【特許文献３】特開２０１３−１５８７０号公報
【特許文献４】特開２０１４−１４２４９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＥＭＳディスプレイに使用するＴＦＴ基板には、従来、アモルファスシリコンを活性層に用いたアモルファスシリコンＴＦＴが用いられていた。
【０００８】
ＭＥＭＳ機構をより高速で開閉させるためには、ＴＦＴの活性層に、より高い電子移動度を有する半導体材料を用いることが求められている。そのような半導体材料として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体などの酸化物半導体材料が挙げられる。しかしながら、酸化物半導体材料を用いたＭＥＭＳディスプレイの具体的な構成は開示されていない。本発明者が検討したところ、酸化物半導体材料を用いると、ＭＥＭＳ機構を駆動させる回路に含まれる容量にばらつきが生じる可能生があり、期待される表示特性あるいは信頼性が得られない場合がある。
【０００９】
本発明の一実施形態は、上記問題点を解決するためになされたものであり、より高速でＭＥＭＳ機構を駆動させることが可能な、表示特性および信頼性に優れたＭＥＭＳディスプレイを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施形態のＭＳＭディスプレイは、基板に支持された、複数の画素を有するＭＥＭＳディスプレイであって、各画素は、前記基板に支持された、表示に用いる光を通過可能な少なくとも１つの開口部を有する遮光膜と、少なくとも１つの薄膜トランジスタおよび少なくとも１つの第１容量素子を含む画素回路であって、前記少なくとも１つの薄膜トランジスタおよび前記少なくとも１つの第１容量素子は、前記遮光膜と絶縁膜を介して重なるように配置されている、画素回路と、前記画素回路に接続されたＭＥＭＳ機構とを備え、前記少なくとも１つの薄膜トランジスタは、第１の金属元素を含む酸化物半導体層を活性層として有しており、前記少なくとも１つの第１容量素子は、第１下部電極と、前記第１下部電極と第１誘電体膜を介して重なるように配置された第１上部電極とを有し、前記第１容量素子の前記第１上部電極は、前記酸化物半導体層と同一の酸化物膜から形成された、前記第１の金属元素を含む第１の金属酸化物層と、前記第１の金属酸化物層上に配置され、第２の金属元素の酸化物を含む第２の金属酸化物層と、前記第２の金属酸化物層上に配置され、前記第２の金属元素を含む金属層とを含む積層構造を有し、前記基板の法線方向から見たとき、前記第１の金属酸化物層と前記酸化物半導体層とは重なっていない。
【００１１】
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、前記第１容量素子の前記第１下部電極と同一の導電膜から形成されたゲート電極と、前記ゲート電極と前記酸化物半導体層との間に配置されたゲート絶縁層と、前記酸化物半導体層に電気的に接続されたソースおよびドレイン電極とをさらに備え、前記ソースおよびドレイン電極は、前記第１上部電極における前記積層構造と同様の積層構造を有し、前記第１容量素子の前記第１誘電体膜は、前記ゲート絶縁層を含む。
【００１２】
ある実施形態において、前記同一の酸化物膜は、前記第１の金属元素を含む酸化物半導体膜であり、前記第１の金属酸化物層は、前記酸化物半導体膜が前記金属層と反応して導体化された層であり、前記第２の金属酸化物層は、前記金属層の一部が前記酸化物半導体膜と反応して形成された層である。
【００１３】
前記第１の金属酸化物層に含まれる金属元素全体に対する酸素の原子比率は、前記酸化物半導体膜の化学量論的組成から算出される金属元素全体に対する酸素の原子比率の９５％以下であってもよい。
【００１４】
ある実施形態において、前記少なくとも１つの薄膜トランジスタは、前記酸化物半導体層の上面に形成されたエッチストップを有しており、前記薄膜トランジスタの前記ソースおよびドレイン電極の一部は前記エッチストップ上に位置しており、前記ソースおよびドレイン電極のうち前記エッチストップ上に位置しない部分は前記積層構造を有し、前記エッチストップ上に位置する部分は前記積層構造における前記金属層のみから構成されている。
【００１５】
ある実施形態において、前記画素回路は、前記第１容量素子の前記第１下部電極と同一の導電膜から形成された第２下部電極と、前記第２下部電極と第２誘電体膜を介して重なるように配置された第２上部電極とを有する第２容量素子をさらに含み、前記第２容量素子の前記第２誘電体膜は、前記ゲート絶縁層および前記エッチストップを含み、前記第２容量素子の前記第２上部電極は、前記第１容量素子の前記金属層と同一の金属膜から形成された金属電極であり、前記金属電極の下面は前記エッチストップと接している。
【００１６】
ある実施形態において、前記基板の法線方向から見たとき、前記第２容量素子における前記第２下部電極と前記第２下部電極とが重なる部分の面積は、前記第１容量素子における前記第１下部電極と前記第１下部電極とが重なる部分の面積よりも小さい。
【００１７】
ある実施形態において、前記画素回路は、前記第１容量素子の前記第１下部電極と同一の導電膜から形成された第３下部電極と、前記第３下部電極と第３誘電体膜を介して重なるように配置された第３上部電極とを有する第３容量素子をさらに含み、前記第３容量素子の前記第３誘電体膜は、前記ゲート絶縁層を含み、前記第３容量素子の前記第３上部電極は、前記第１容量素子の前記金属層と同一の金属膜から形成された金属電極であり、前記金属電極の下面は前記ゲート絶縁層と接している。
【００１８】
前記第１の金属酸化物層の厚さは、前記酸化物半導体層の厚さと略等しくてもよい。
【００１９】
前記第２の金属酸化物層および前記金属層の合計厚さは、前記第１の金属酸化物層の厚さの２倍以上であってもよい。
【００２０】
前記第１の金属元素はインジウムであり、前記第２の金属元素はチタンまたはモリブデンであってもよい。
【００２１】
前記酸化物半導体層および前記第１の金属酸化物層はＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を含んでもよい。
【００２２】
ある実施形態において、前記第１および第２の金属酸化物層は、前記同一の酸化物膜とその上に形成された前記金属層とに対して、２５０℃以上４００℃以下の温度で熱処理を行うことによって形成された層である。
【００２３】
ある実施形態において、前記ＭＥＭＳ機構は、前記開口部を開閉可能なシャッター機構である。
【００２４】
ＭＥＭＳディスプレイの製造方法は、（ａ）基板上に、表示に用いる光を通過可能な少なくとも１つの開口部を画素ごとに有する遮光膜を形成する工程と、（ｂ）前記基板における複数のＴＦＴ形成領域のそれぞれに薄膜トランジスタを、複数の第１容量素子形成領域のそれぞれに第１容量素子を形成することにより、少なくとも１つの前記薄膜トランジスタおよび少なくとも１つの前記第１容量素子を含む画素回路を画素ごとに形成する工程と、（ｃ）前記画素回路に接続された、ＭＥＭＳ機構を画素ごとに設ける工程とを包含し、前記工程（ｂ）は、（ｂ１）基板上に、同一の導電膜を用いて、前記ＴＦＴ形成領域に前記少なくとも１つの前記薄膜トランジスタのゲート電極を形成し、前記第１容量素子形成領域に前記第１容量素子の第１下部電極を形成する工程と、（ｂ２）前記ゲート電極および前記第１下部電極を覆うゲート絶縁層を形成する工程と、（ｂ３）前記ＴＦＴ形成領域および前記第１容量素子形成領域において、前記ゲート絶縁層上に、第１の金属元素を含む酸化物半導体膜を形成する工程と、（ｂ４）前記ＴＦＴ形成領域における前記酸化物半導体膜の表面の一部を覆い、かつ、前記第１容量素子形成領域における前記酸化物半導体膜を覆うように、第２の金属元素を含む金属層を形成する工程と、（ｂ５）熱処理を行って前記金属層と前記酸化物半導体膜とを反応させることにより、前記酸化物半導体膜のうち前記金属層と接する部分を厚さ方向に亘って導体化して前記第１の金属元素を含む第１の金属酸化物層を形成し、前記第１の金属酸化物層と前記金属層との間に前記第２の金属元素の酸化物を含む第２の金属酸化物層を形成する工程であって、これにより、前記ＴＦＴ形成領域において、前記第１の金属酸化物層、前記第２の金属酸化物層および前記金属層を含む積層構造を有するソースおよびドレイン電極が形成され、前記酸化物半導体膜のうち前記金属層と接していない部分は酸化物半導体層となり、前記第１容量素子形成領域において、前記第１の金属酸化物層、前記第２の金属酸化物層および前記金属層を含む積層構造を有する第１上部電極が形成され、前記ゲート絶縁層のうち前記第１上部電極と前記第１下部電極との間に位置する部分は誘電体膜になる、工程とを包含する。
【００２５】
ある実施形態において、前記工程（ｂ３）と前記工程（ｂ４）との間に、前記酸化物半導体膜のうち活性層となる部分を覆うエッチストップを形成する工程をさらに包含する。
【００２６】
本発明による他の実施形態のＭＥＭＤディスプレイの製造方法は、（ａ）基板上に、表示に用いる光を通過可能な少なくとも１つの開口部を画素ごとに有する遮光膜を形成する工程と、（ｂ）前記基板における複数のＴＦＴ形成領域のそれぞれに薄膜トランジスタ、複数の第１容量素子形成領域のそれぞれに第１容量素子、および複数の第２容量素子形成領域のそれぞれに第２容量素子を形成することにより、少なくとも１つの前記薄膜トランジスタ、少なくとも１つの前記第１容量素子および少なくとも１つの前記第２容量素子を含む画素回路を画素ごとに形成する工程と、（ｃ）前記画素回路に接続された、ＭＥＭＳ機構を画素ごとに設ける工程とを包含し、前記工程（ｂ）は、（ｂ１）基板上に、同一の導電膜を用いて、前記ＴＦＴ形成領域に前記少なくとも１つの前記薄膜トランジスタのゲート電極、前記第１容量素子形成領域に前記第１容量素子の第１下部電極、および前記第２容量素子形成領域に前記第２容量素子の第２下部電極を形成する工程と、（ｂ２）前記ゲート電極、前記第１下部電極、および前記第２下部電極を覆うゲート絶縁層を形成する工程と、（ｂ３）前記ＴＦＴ形成領域および前記第１容量素子形成領域において、前記ゲート絶縁層上に、第１の金属元素を含む酸化物半導体膜を形成する工程と、（ｂ３’）前記ＴＦＴ形成領域において前記酸化物半導体膜のうち活性層となる部分を覆い、かつ、前記第２容量素子形成領域における前記ゲート絶縁層を覆うように、エッチストップを形成する工程と、（ｂ４）前記ＴＦＴ形成領域における前記酸化物半導体膜の表面の一部を覆い、前記第１容量素子形成領域における前記酸化物半導体膜を覆い、かつ、前記第２容量素子形成領域における前記エッチストップを覆うように、第２の金属元素を含む金属層を形成する工程と、（ｂ５）熱処理を行って前記金属層と前記酸化物半導体膜とを反応させることにより、前記酸化物半導体膜のうち前記金属層と接する部分を厚さ方向に亘って導体化して前記第１の金属元素を含む第１の金属酸化物層を形成し、前記第１の金属酸化物層と前記金属層との間に前記第２の金属元素の酸化物を含む第２の金属酸化物層を形成する工程であって、これにより、前記ＴＦＴ形成領域において、前記第１の金属酸化物層、前記第２の金属酸化物層および前記金属層を含む積層構造を有するソースおよびドレイン電極が形成され、前記酸化物半導体膜のうち前記金属層と接していない部分は酸化物半導体層となり、前記第１容量素子形成領域において、前記第１の金属酸化物層、前記第２の金属酸化物層および前記金属層を含む積層構造を有する第１上部電極が形成され、前記ゲート絶縁層のうち前記第１上部電極と前記第１下部電極との間に位置する部分は誘電体膜になり、前記第２容量素子形成領域において、前記金属層からなる第２上部電極が形成され、前記ゲート絶縁層および前記エッチストップのうち前記第２上部電極と前記第２下部電極との間に位置する部分は誘電体膜になる、工程とを包含する。
【００２７】
前記工程（ｂ４）で形成する前記金属層の厚さは、前記酸化物半導体膜の厚さの２倍以上であってもよい。
【００２８】
前記工程（ｂ５）において、前記熱処理の温度は２５０℃以上４００℃以下であってもよい。
【００２９】
前記酸化物半導体膜はＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物を含んでもよい。
【発明の効果】
【００３０】
本発明の一実施形態によると、より高速でシャッター機構などのＭＥＭＳ機構を駆動させることが可能な、表示特性および信頼性に優れたＭＥＭＳディスプレイを提供できる。
【図面の簡単な説明】
【００３１】
【図１】（ａ）は、ＭＥＭＳディスプレイの原理を説明するための模式図であり、（ｂ）は、ＭＥＭＳディスプレイに用いるＴＦＴ基板の等価回路の一部を例示する図である。
【図２】（ａ）および（ｂ）は、それぞれ、ＭＥＭＳディスプレイのシャッター機構ＭＳを例示する拡大平面図であり、（ｃ）はシャッター機構ＭＳの断面図である。
【図３】（ａ）および（ｂ）は、それぞれ、第１の実施形態におけるＴＦＴ基板に配置された酸化物半導体ＴＦＴ１０および容量素子２０の平面図である。
【図４】（ａ）および（ｂ）は、それぞれ、第１の実施形態におけるＴＦＴ基板に配置された酸化物半導体ＴＦＴ１０および容量素子２０の断面図である。
【図５】（ａ１）〜（ａ６）は、それぞれ、酸化物半導体ＴＦＴ１０を形成するトランジスタ形成領域の工程断面図であり、（ｂ１）〜（ｂ６）は、それぞれ、容量素子２０を形成する容量形成領域の工程断面図である。
【図６】（ａ）〜（ｆ）は、それぞれ、多階調マスクを利用してソース配線層を形成する方法を説明するための工程断面図である。
【図７】（ａ）および（ｂ）は、それぞれ、第２の実施形態におけるＴＦＴ基板に配置された酸化物半導体ＴＦＴ３０および容量素子４０の平面図である。
【図８】（ａ）および（ｂ）は、それぞれ、第２の実施形態におけるＴＦＴ基板に配置された酸化物半導体ＴＦＴ３０および容量素子４０の断面図である。
【図９】（ａ１）〜（ａ６）は、それぞれ、酸化物半導体ＴＦＴ３０を形成するトランジスタ形成領域の工程断面図であり、（ｂ１）〜（ｂ６）は、それぞれ、容量素子４０を形成する容量形成領域の工程断面図である。
【図１０】（ａ）〜（ｃ）は、それぞれ、トランジスタ形成領域の工程断面図である。
【図１１】第３の実施形態における酸化物半導体ＴＦＴ３０、第１容量素子４０および第２容量素子５０の断面図である。
【図１２】第４の実施形態における第３容量素子６０の断面図である。
【図１３】第１〜第４の実施形態における他の画素回路を例示する回路図である。
【発明を実施するための形態】
【００３２】
（第１の実施形態）
＜ＭＥＭＳディスプレイの構成および動作＞
以下、本実施形態のＭＥＭＳディスプレイを説明する。
【００３３】
図１（ａ）は、シャッター方式のＭＥＭＳディスプレイの表示原理を説明するための模式図である。
【００３４】
ＭＥＭＳディスプレイＤＰは、マトリクス状に配置される複数の画素のそれぞれに、開口部ＡＰと、開口部ＡＰの開閉を行うシャッター機構ＭＳとを有している。図１（ａ）の模式図では、画素ＰＸ１及びＰＸ４は、開状態になって開口部ＡＰからのバックライトＢＬの光を通過可能にし、画像ＩＭにおいて白を表示する。また、画素ＰＸ２及びＰＸ３は、閉状態になってバックライトＢＬの光の通過を妨げており、画像ＩＭにおいて黒を表示する。
【００３５】
本実施形態のＭＥＭＳディスプレイでは、複数の画素のそれぞれに複数のＴＦＴを有するＴＦＴ基板上に、シャッター機構ＭＳが設けられている。ＴＦＴ基板として、活性層に酸化物半導体を用いた酸化物半導体ＴＦＴを有するＴＦＴ基板を用いる。ＴＦＴ基板上には、各画素にシャッター機構ＭＳが配置されている。シャッター機構ＭＳの表示面側（バックライトＢＬと反対側）には、複数の開口部ＡＰを有する遮光膜が形成されている。シャッター機構ＭＳは、対応する開口部ＡＰからの光の透過を制御する。
【００３６】
図１（ｂ）は、ＴＦＴ基板の等価回路の一部を例示する図である。ここでは、画素４つ分の回路を示している。なお、本実施形態では、ＴＦＴ基板に形成する回路の構成は特に限定されず、公知の画素回路を適用できる。
【００３７】
ＴＦＴ基板には、行方向に延びる複数の走査線ＧＬおよび複数の共通信号線（シャッター線ともいう）ＣＬと、列方向に延びる複数のデータ信号線ＤＬ１、ＤＬ２とを含んでいる。また、各画素ＰＸには、入力トランジスタＴ１、Ｔ２を含む複数のＴＦＴと、データ保持容量Ｃ１、Ｃ２を含む複数の容量素子とが設けられており、対応する信号配線（走査線、データ信号線など）とともに画素回路を構成している。画素回路を構成するＴＦＴおよび容量素子は、上述した遮光膜と絶縁膜を介して重なるように配置されている。各画素回路は、対応するシャッター機構ＭＳに接続されている。シャッター機構ＭＳは、例えばシャッター部と、その両側にそれぞれ配置された第１および第２アクチュエータ部とを含んでいてもよい。
【００３８】
入力トランジスタＴ１のゲートは、走査線ＧＬに電気的に接続され、ドレインは、データ信号線ＤＬ１に電気的に接続され、ソースは、データ保持容量Ｃ１およびシャッター機構ＭＳの第１アクチュエータ部に電気的に接続される。同様に、入力トランジスタＴ２のゲートは、走査線ＧＬに電気的に接続され、ドレインは、データ信号線ＤＬ２に電気的に接続され、ソースは、データ保持容量Ｃ２およびシャッター機構ＭＳの第２アクチュエータ部に電気的に接続される。
【００３９】
走査線ＧＬは、所定のタイミングで電圧を印加することにより、画素行の選択を行う。走査線ＧＬによる画素行の選択は順次行われ、シャッター機構ＭＳには、その選択のタイミングにあわせて、データ信号線ＤＬ１、ＤＬ２の一方、或いは、その両方からデータ信号が供給される。
【００４０】
データ信号線ＤＬ１、ＤＬ２（以下、これらを単にデータ信号線ＤＬともいう）は、シャッター機構ＭＳを開状態あるいは閉状態にするためのデータ信号をシャッター機構ＭＳに供給する。具体的には、第１のデータ信号線ＤＬ１からのデータ信号により、画素ＰＸを開状態にするようにシャッター機構ＭＳが駆動され、第２のデータ信号線ＤＬ２からのデータ信号により、画素ＰＸを閉状態にするようにシャッター機構ＭＳが駆動される。データ信号の書き込み後は、書き込まれた画素に接続される走査線ＧＬは接地され、シャッター機構ＭＳの状態が維持される。
【００４１】
共通信号線（シャッタ線）ＣＬは、シャッター機構ＭＳに、所定の基準電位を供給する。シャッター機構ＭＳは、データ信号線ＤＬからのデータ信号と、共通信号線ＣＬから基準電位との電位差によって生じる静電気力で駆動されるものとなっている。
【００４２】
データ信号線ＤＬは、不図示のデータ信号線駆動回路に接続される。データ信号線駆動回路は、まず、データ信号が入力される画素の状態に基づいて、シャッター機構ＭＳが有するシャッター部を開状態の側に移動させるべきか、閉状態の側に移動させるべきかを決定する。そして、シャッター部を閉状態の側に移動させる場合には、第１のデータ信号線ＤＬ１にデータ信号を出力してシャッター機構ＭＳが有する第１アクチュエータ部の動作に必要な電圧を供給し、第２のデータ像信号線ＤＬ２を接地する。一方、シャッター部を開状態の側に移動させる場合には、第２のデータ信号線ＤＬ２にデータ信号を出力して第２アクチュエータ部の動作に必要な電圧を供給し、第１のデータ信号線ＤＬ１を接地する。
【００４３】
次いで、シャッター機構ＭＳの動作および構成を説明する。
【００４４】
図２（ａ）および図２（ｂ）は、ＭＥＭＳディスプレイにおけるシャッター機構ＭＳを示す拡大平面図である。シャッター機構ＭＳは、板状に形成されるシャッター部ＳＨと、第１アクチュエータ部ＡＣ１および第２アクチュエータ部ＡＣ２（以下、単に「アクチュエータ部ＡＣ」と総称することもある）を有している。シャッター部ＳＨの位置は、アクチュエータ部ＡＣによって制御される。
【００４５】
図２（ａ）は、いずれのアクチュエータ部ＡＣ１、ＡＣ２にもデータ信号が供給されていない状態を示している。第１アクチュエータ部ＡＣ１にデータ信号が入力されると、図２（ｂ）に示すように、シャッター部ＳＨは、例えば図中左方向に移動し、例えば、開口部ＡＰ（不図示）を遮るように位置する（シャッタ「閉」状態）。このため、バックライトＢＬからの光がシャッター部ＳＨによって遮られて黒表示となる。反対に、第２アクチュエータ部ＡＣ２側（図中右方向）にシャッター部ＳＨが移動すると、シャッター部ＳＨは、例えば、シャッター部ＳＨの２つの開口ＯＰと不図示の開口部ＡＰとが重複するように位置する。従って、バックライトＢＬからの光が遮られずに開口部ＡＰおよび開口ＯＰを透過するので、白表示となる（シャッタ「開」状態）。
【００４６】
アクチュエータ部ＡＣは、データ信号線からの信号によって静電力を発生させて、シャッター部ＳＨの位置を変化させる機能を有している。本実施形態におけるアクチュエータ部ＡＣは、例えば、駆動電極Ｅと、シャッター部ＳＨに接続される梁部Ｂと、駆動電極Ｅを支持する第１支持部Ｓ１と、梁部Ｂを支持する第２支持部Ｓ２とを含む。図２Ａ等で示されるように、梁部Ｂは、シャッター部ＳＨの中央から上下に派生する梁状の構造物であって、ＴＦＴ基板上に形成された第２支持部Ｓ２により支持される。また、駆動電極Ｅは、ＴＦＴ基板上の第１支持部Ｓ１により支持されて梁部Ｂに対向するように配置されている。駆動電極Ｅは、前述した入力トランジスタのソースと電気的に接続される。
【００４７】
図２（ｃ）は、シャッター機構ＭＳの断面図であり、図２（ａ）におけるＩＶ−ＩＶ線に沿った断面構造を示している。アクチュエータ部ＡＣおよびシャッター部ＳＨは、導電性を有する導体層ＡＳと、金属層ＡＬと、これらの周囲を覆う絶縁層ＩＳを含んで構成される。データ信号線ＤＬからのデータ信号がアクチュエータ部ＡＣに入力されると、第１支持部Ｓ１を経て駆動電極Ｅの導体層ＡＳに電荷が蓄積される。一方、シャッター部ＳＨには、第２支持部Ｓ２および梁部Ｂを経て共通信号線ＣＬからの基準電位が入力されるようになっており、データ信号の入力にともなって、駆動電極Ｅと梁部Ｂとの間に静電気力が生じて互いに接触するようになっている。そして接触の際には、絶縁層ＩＳにより駆動電極Ｅおよび梁部Ｂの絶縁性が維持され、生じた静電気力により梁部Ｂが駆動電極Ｅに引きつけられて変形し、変形による復元力と静電気力とが釣り合う位置まで、シャッター部ＳＨが基板面内方向にスライドさせられる（図２（ｂ）参照）。
【００４８】
なお、本実施形態における回路構成およびシャッター機構ＭＳの構成は、上述した構成に限定されず、様々な形態を取り得る。回路構成、シャッター機構ＭＳの構成およびその制御方法などは、例えば特許文献１〜４、特開２０１３−５０７２０号公報、特開２０１３−５０７２０号公報等に開示されている。参考のため、これらの特許文献の開示内容を全て本明細書に援用する。
【００４９】
シャッター機構ＭＳの代わりに、干渉型変調器（ＩＭＯＤ：Ｉｎｔｅｒｆｅｒｏｍｅｔｒｉｃ  ｍｏｄｕｌａｔｉｏｎ）を画素ごとに設け、反射特性を制御することで表示を行う、反射型のＭＥＭＳディスプレイに適用することもできる。干渉型変調器を用いたＭＥＭＳディスプレイは、例えば特開２０１２−１５９８４２号公報に開示されている。あるいは、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）素子を用いた反射型のＭＥＭＳディスプレイにも適用可能である。このようなＭＥＭＳディスプレイは、例えば特開２０１２−２１５６９１号公報に開示されている。参考のため、特開２０１２−１５９８４２号公報および特開２０１２−２１５６９１号公報の開示内容を全て本明細書に援用する。
【００５０】
＜ＴＦＴ基板の構成＞
続いて、図面を参照しながら、本実施形態におけるＴＦＴ基板の構成をより詳しく説明する。本実施形態におけるＴＦＴ基板は、複数の画素のそれぞれに画素回路を有している。画素回路は、少なくとも酸化物半導体ＴＦＴおよび容量を含む（図１（ｂ）参照）。
【００５１】
図３（ａ）および（ｂ）は、それぞれ、ＴＦＴ基板の各画素回路を構成する酸化物半導体ＴＦＴ１０および容量素子２０の平面図、図４（ａ）および（ｂ）は、それぞれ、酸化物半導体ＴＦＴ１０および容量素子２０のＢ−Ｂ’線およびＤ−Ｄ’線に沿った断面図である。
【００５２】
ＴＦＴ基板は、基板１と、基板１に形成された遮光膜４１と、遮光膜４１を覆う絶縁膜４３とを有している。遮光膜４１は、例えば、高融点樹脂膜（ポリイミドなど）、ＳＯＧ膜などにカーボンを添加した膜である。遮光膜４１は、画素ごとに、表示に用いる光が通過し得る開口部を有している。絶縁膜４３は、例えば、遮光膜４１上に形成された第１絶縁膜と、その上に形成された第２絶縁膜を含んでいる。第１絶縁膜は高融点樹脂膜（ポリイミドなど）、ＳＯＧ膜などであり、第２絶縁膜はＳｉＯ2膜であってもよい。なお、遮光膜４１は、酸化物半導体ＴＦＴ１０よりも表示面側に配置されていればよく、基板１の裏面に形成されていてもよい。あるいは、ＴＦＴ基板と一体的に形成されていなくてもよい。
【００５３】
絶縁膜４３上には、酸化物半導体ＴＦＴ１０および容量素子２０を含む画素回路が形成されている。
【００５４】
酸化物半導体ＴＦＴ１０は、基板１上に形成されたゲート電極３ａと、ゲート電極３ａを覆うゲート絶縁層５と、ゲート絶縁層５上に配置された酸化物半導体層（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層）７とを有している。酸化物半導体層７は、基板１の法線方向から見たとき、ゲート電極３ａと重なるように配置されている。ゲート絶縁層５の上には、ゲート絶縁層５の上面と接するように、ソース電極１３ａ、ドレイン電極１３ｂおよび不図示のデータ信号線が設けられている。
【００５５】
ソース電極１３ａは、例えば、第１の金属酸化物層ｍ１、第２の金属酸化物層ｍ２および金属層Ｍが、ゲート絶縁層５上にこの順で積層された積層構造を有している。第１の金属酸化物層ｍ１は酸化物半導体層７と同じ金属元素（第１の金属元素）を含む酸化物を含んでいる。第２の金属酸化物層ｍ２は金属層Ｍに含まれる金属元素（第２の金属元素）の酸化物を含んでいる。また、基板１の法線方向から見たとき、第１の金属酸化物層ｍ１と酸化物半導体層７とは重なっていない。図示する例では、金属層Ｍは第１の金属層Ｍ１と第２の金属層Ｍ２との積層構造を有している。なお、金属層Ｍは単層であってもよい。図示していないが、ドレイン電極１３ｂおよびデータ信号線（不図示）も、ソース電極１３ａと同様の積層構造を有していてもよい。
【００５６】
一方、容量素子２０は、絶縁膜４３上に配置された第１下部電極３ｃと、第１上部電極１３ｃと、その間に位置する誘電体膜とによって構成されている。この例では、誘電体膜はゲート絶縁層５を含む。第１下部電極３ｃはゲート電極３ａと同一の導電膜から形成されている。第１上部電極１３ｃはソースおよびドレイン電極１３ａ、１３ｂと同一の導電膜から形成されており、同様の電極構造、すなわち金属層Ｍ／第２の金属酸化物層ｍ２／第１の金属酸化物層ｍ１を含む積層構造を有する。酸化物半導体ＴＦＴ１０のドレイン電極１３ｂが第１下部電極３ｃ上まで延設されて、第１上部電極１３ｃとして機能してもよい。第１下部電極３ｃと第１上部電極１３ｃとの間に、酸化物半導体層７あるいは他の酸化物半導体層は位置していない。
【００５７】
上記の積層構造を有する電極配線では、金属層Ｍの基板１側に第１および第２の金属酸化物層ｍ１、ｍ２が配置されている。また、第１の金属酸化物層ｍ１の基板１側に酸化物半導体層７が存在しない。
【００５８】
第１の金属元素は、例えばインジウム、第２の金属元素は、例えばチタンまたはモリブデンである。第１の金属酸化物層ｍ１は、第１の金属元素を含む酸化物（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物）を含む導電体層である。第１の金属酸化物層ｍ１の下面は酸化物半導体層７と接していない。このため、基板１の法線方向から見たとき、第１の金属酸化物層ｍ１と酸化物半導体層７とは重なっていない。第２の金属酸化物層ｍ２は、第２の金属元素の酸化物（例えば酸化チタン（ＴｉＯ2））を含む導電体層である。
【００５９】
本実施形態では、酸化物半導体層７と第１の金属酸化物層ｍ１とは同一の酸化物膜から形成されている。同一の酸化物膜は、第１の金属元素を含む酸化物半導体膜であってもよい。酸化物半導体膜の一部を厚さ方向に亘って導体化することにより第１の金属酸化物層ｍ１が形成され、酸化物半導体膜のうち半導体のまま残った領域から酸化物半導体層７が構成されていてもよい。また、第１の金属酸化物層ｍ１は、酸化物半導体膜が金属層Ｍと反応して導体化された層であり、第２の金属酸化物層ｍ２は、金属層Ｍの一部（金属層Ｍの下部）が酸化物半導体膜と反応して形成された層であってもよい。このような場合、第１の金属酸化物層ｍ１の側面と第２の金属酸化物層ｍ２および金属層Ｍの側面とは整合している。第１の金属酸化物層ｍ１および第２の金属酸化物層ｍ２の側面は、金属層Ｍの側面よりも酸化物半導体層７側に位置する場合もある。
【００６０】
なお、本明細書では、酸化物半導体膜を部分的に導体化することによって得られた、半導体領域および導電体領域の両方を含む層を「酸化物層６」と称する。この例では、酸化物層６は、ＴＦＴの活性層となる酸化物半導体層（半導体領域）７と、ソース電極１３ａおよびドレイン電極１３ｂを構成する第１の金属酸化物層（導電体領域）ｍ１とを含む。
【００６１】
本実施形態では、ソース電極１３ａおよびドレイン電極１３ｂのうち第１の金属酸化物層ｍ１の側面は酸化物半導体層７の側面と接しており、これにより、ソース電極１３ａおよびドレイン電極１３ｂは、それぞれ、酸化物半導体層７と電気的に接続されている。ソース電極１３ａは、例えばデータ線（不図示）に接続されている。ドレイン電極１３ｂは、例えば容量素子２０の上部電極に接続されている。
【００６２】
本実施形態では、酸化物半導体ＴＦＴ１０および容量素子２０は、第１のパッシベーション膜１５と、その上に形成された層間絶縁層２３とで覆われている。第１のパッシベーション膜１５は、例えば、ＳｉＯ2膜を下層とし、ＳｉＮｘ膜を上層とする積層膜である。層間絶縁層２３は、例えば有機絶縁層（例えばポジ型の感光性を有するアクリル系透明樹脂層）である。層間絶縁層２３の一部上には、絶縁膜を介して、シャッター機構ＭＳが配置されている。シャッター機構ＭＳは、例えば酸化物半導体ＴＦＴ１０のソース電極１３ａと電気的に接続されている。
【００６３】
図４に示す例では、層間絶縁層２３の上に、第２のパッシベーション膜（例えばＳｉＮｘ膜）２５、透明導電層（例えばＩＴＯ膜）２８、接続層２７、および第３のパッシベーション膜（例えばＳｉＮｘ膜）２９がこの順で形成されている。透明導電層２８は、接続層２７を介して、酸化物半導体ＴＦＴ１０のソース電極１３ａと電気的に接続されている。接続層２７は、第１のパッシベーション膜１５、層間絶縁層２３および第２のパッシベーション膜２５に設けられたコンタクトホール内および第２のパッシベーション膜２５上に配置されている。接続層２７は、例えば下からＴｉ膜、Ａｌ膜およびＭｏＮ膜を含む積層膜であってもよい。
【００６４】
図示していないが、第３のパッシベーション膜２９上にはシャッター機構ＭＳが配置されている。シャッター機構ＭＳは、例えば図２（ｃ）を参照しながら前述した断面構造を有する。シャッター機構ＭＳのアクチュエータ部ＡＣは、例えば、第３のパッシベーション膜２９に設けられたコンタクトホール内で透明導電層２８と接していてもよい。このようにして、アクチュエータ部ＡＣは、透明導電層２８、接続層２７を介してソース電極１３ａに電気的に接続される。また、アクチュエータ部ＡＣは、直接、接続層２７に接続されていてもよい。
【００６５】
本実施形態のＭＥＭＳディスプレイによると、酸化物半導体ＴＦＴを備えたＴＦＴ基板において、容量素子２０の第１上部電極１３ｃとして、上記の積層構造を有する導電体層（以下、「金属酸化物層含有導電体層」と称する）を用いる。これにより、容量素子２０の電極への電圧印加による容量の変化を抑制できる。以下、詳しく説明する。
【００６６】
ＴＦＴ基板に容量素子を形成する際には、一般に、ソース配線層内に容量素子の上部電極、ゲート配線層内に容量素子の下部電極を形成することが多い。本発明者が検討したところ、酸化物半導体ＴＦＴを備えたＴＦＴ基板にこのような容量を形成する場合、上部電極と下部電極との間には、酸化物半導体膜が存在し、容量素子のばらつきが生じる要因となることを見出した。酸化物半導体膜が電極間に位置していると、容量素子の電極に印加する電圧の極性により、容量素子の誘電体層の一部として機能したり、電極の一部として機能したりするので、容量の大きさが変化する。具体的には、酸化物半導体がＮ型半導体である場合、容量素子の上部電極に対して正バイアスが容量素子の下部電極に印加されているときに、容量はゲート絶縁層の容量となる。上部電極に負バイアスが印加されているときには、容量はゲート絶縁層と酸化物半導体層とからなる容量となる。なお、酸化物半導体がＰ型半導体である場合でも同様の現象が生じるが、極性は逆になる。このように、容量にばらつきが生じるという問題が生じ得る。
【００６７】
これに対し、本実施形態によると、容量素子２０の第１下部電極３ｃと第１上部電極１３ｃとの間に酸化物半導体膜が存在しないので、上記のように容量が変化するという問題が生じない。酸化物半導体膜のうち第１下部電極３ｃと第１上部電極１３ｃとの間に位置する部分は、後述するように、酸化物半導体膜上に設けられる金属膜と反応して導体化し、第１上部電極１３ｃの一部として機能する。従って、製造プロセスを複雑化したり、マスクプロセスを追加することなく、容量のばらつきを低減することが可能である。
【００６８】
なお、酸化物半導体膜をパターニングし、容量素子２０を形成しようとする領域（容量素子形成領域）から除去することによって、容量のばらつきを低減することも考えられる。しかしながら、その場合には、酸化物半導体膜の下方にあるゲート絶縁層５が、酸化物半導体膜よりも上層のパターニングによって、一部エッチングされる場合がある。これにより、誘電体膜となるゲート絶縁層５の厚さが変わり、容量のばらつきが生じたり、リークが生じるおそれがある。特に、酸化物半導体膜上に、エッチストップ層を形成する場合には、エッチストップ層のパターニング時にゲート絶縁層５もエッチングされる可能性がある。詳しくは後述する。
【００６９】
これに対し、本実施形態によると、例えばエッチストップ層のエッチングの際では、ゲート絶縁層５は酸化物半導体膜によって保護されている。このため、酸化物半導体膜がドライエッチ等されないので、容量のばらつきを抑えることができる。
【００７０】
なお、本実施形態では、画素回路が、金属酸化物層含有導電体層を第１上部電極１３ｃとする容量素子２０を少なくとも１つ有していれば、上述した効果が得られる。特にサイズの大きいデータ保持容量の上部電極が上記構造を有していれば、より効果的に容量のばらつきを抑制できる。画素回路に形成される全ての容量の上部電極が金属酸化物層含有導電体層であれば、さらに効果的に容量のばらつきに起因する特性低下を抑制できる。一方、後述するように、回路面積を縮小するため、サイズの大きいデータ保持容量以外の容量素子の上部電極を金属層Ｍのみから構成してもよい。
【００７１】
図３および図４に示す例では、酸化物半導体ＴＦＴ１０のソースおよびドレイン電極１３ａ、１３ｂ、容量素子２０の第１上部電極１３ｃおよびデータ信号線は、上述した積層構造を有する金属酸化物層含有導電体層であるが、これらの電極配線全体が上述した積層構造を有していなくてもよい。例えば、上記の電極配線の一部が積層構造を有し、他の一部が金属層Ｍのみから形成されていてもよい。
【００７２】
本実施形態における酸化物半導体層７は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の半導体層（厚さは、例えば４５ｎｍ）である。酸化物半導体層７は、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系の半導体（以下、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体が好ましい。このようなＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の結晶構造は、例えば、特開２０１２−１３４４７５号公報に開示されている。参考のために、特開２０１２−１３４４７５号公報の開示内容の全てを本明細書に援用する。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ−ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ−ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。
【００７３】
酸化物半導体層７は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ−Ｏ系半導体（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系半導体（ＩＺＯ）、Ｚｎ−Ｔｉ−Ｏ系半導体（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系半導体、Ｃｄ−Ｐｂ−Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ）、Ｉｎ−Ｇａ−Ｓｎ−Ｏ系半導体などを含んでいてもよい。
【００７４】
本実施形態における第１の金属酸化物層ｍ１に含まれる金属酸化物は、酸化物半導体層７と同じ金属元素を含んでいる。金属酸化物は、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物）である。代わりに、Ｚｎ−Ｏ系（ＺｎＯ）、Ｉｎ−Ｚｎ−Ｏ系（ＩＺＯ）、Ｚｎ−Ｔｉ−Ｏ系（ＺＴＯ）、Ｃｄ−Ｇｅ−Ｏ系、Ｃｄ−Ｐｂ−Ｏ系、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系（例えばＩｎ2Ｏ3−ＳｎＯ2−ＺｎＯ）、またはＩｎ−Ｇａ−Ｓｎ−Ｏ系の金属酸化物であってもよい。なお、本明細書では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体と、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物とをまとめて「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物」と称する。
【００７５】
第１の金属酸化物層ｍ１は、第１の金属元素を含む酸化物半導体膜を導体化することによって形成されていてもよい。また、第１の金属酸化物層ｍ１は、酸化物半導体層７と同一の酸化物膜から形成されていてもよい。例えば、酸化物半導体膜の一部を導体化して第１の金属酸化物層ｍ１を形成し、導体化されずに半導体のまま残った部分から酸化物半導体ＴＦＴ１０の活性層となる酸化物半導体層７を形成してもよい。このように、同一の酸化物半導体膜から第１の金属酸化物層ｍ１および酸化物半導体層７を形成すると、工程数を低減できるメリットがある。
【００７６】
後述するように、第１の金属酸化物層ｍ１および第２の金属酸化物層ｍ２は、酸化物半導体膜と金属層Ｍとの反応によって形成された層であってもよい。第１の金属酸化物層ｍ１と第２の金属酸化物層ｍ２とは異なっている。例えば、第１の金属酸化物層ｍ１は、上記反応によって、酸化物半導体膜が金属層Ｍに酸素の一部を奪われて還元された層であってもよい。第２の金属酸化物層ｍ２は、上記反応によって酸化物半導体膜から供給された酸素で金属層Ｍの一部が酸化された層であってもよい。なお、酸化還元反応は、金属層Ｍと酸化物半導体膜との間で酸素元素が拡散することによって生じると考えられる。
【００７７】
第１の金属酸化物層ｍ１を酸化物半導体膜から形成する場合、第１の金属酸化物層ｍ１に含まれる金属元素全体に対する酸素の原子比率Ｒ（ｍ１）は、酸化物半導体膜の化学量論的組成から算出される金属元素全体に対する酸素の原子比率Ｒの９５％以下であることが好ましい。これにより、より低抵抗な第１の金属酸化物層ｍ１が得られる。一方、第１の金属酸化物層ｍ１における酸素の原子比率Ｒ（ｍ１）は、酸化物半導体膜における酸素の原子比率Ｒの例えば５０％以上であってもよい。さらに、酸化物半導体膜から供給された酸素で金属層Ｍの一部を酸化して第２の金属酸化物層ｍ２を形成する場合には、酸化物半導体膜に含まれる酸素の例えば５％以上５０％以下を金属層Ｍに供給してもよい（すなわち、５０％≦Ｒ（ｍ１）≦９５％）。
【００７８】
酸化物半導体膜がＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（以下、「Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体」と略す。）を含む膜であり、金属層ＭがＴｉ層である場合を例に、各層の組成をより具体的に説明する。酸化物半導体膜に含まれるＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体の化学量論的組成がＩｎＧａＺｎＯｙのとき、酸化物半導体膜における金属元素全体に対する酸素の原子比率Ｒは、ｙ／３である。酸化物半導体膜の導体化を行う際に、金属層ＭのＴｉが酸化物半導体膜内部まで拡散しない場合（拡散しても微量の場合）、第１の金属酸化物層ｍ１に含まれる金属酸化物の組成はＩｎＧａＺｎＯｘ（ｘ＜ｙ）となる。このときの金属元素全体に対する酸素の原子比率Ｒ（ｍ１）は、ｘ／３である。Ｒ（ｍ１）がＲの例えば５０％以上９５％以下である場合、０．５≦ｘ／ｙ≦０．９５となる。従って、例えばｙ＝４とすると、ｘは２以上３．８以下となる。なお、第１の金属酸化物層ｍ１には、Ｉｎ、Ｇａ、Ｚｎに加えて、金属層Ｍから拡散したＴｉが含まれる場合もある。この場合には、第１の金属酸化物層ｍ１における金属元素全体に対する酸素の原子比率Ｒ（ｍ１）は、Ｉｎ、Ｇａ、ＺｎおよびＴｉの合計モル数に対する酸素のモル数の比となる。一方、酸化物半導体膜の導体化を行う際に、酸化物半導体膜のＩｎなどの金属が金属層内部まで拡散しない場合、第２の金属酸化物層ｍ２に含まれる金属酸化物は例えばＴｉＯｚ（０＜ｚ＜２）となる。
【００７９】
なお、酸化物半導体膜から第１の金属酸化物層ｍ１を形成する方法は特に限定しないが、例えば、酸化物半導体膜の表面の一部上に金属層Ｍを形成した状態で、例えば２５０℃以上４００℃以下の温度で熱処理を行い、酸化物半導体膜のうち金属層Ｍの下方に位置する部分を導体化することにより、第１の金属酸化物層ｍ１を形成することができる。熱処理条件は、酸化物半導体膜が厚さ方向に亘って導体化されるように適宜設定され、特に限定されない。
【００８０】
第１の金属酸化物層ｍ１の電気抵抗率は０．０１Ω・ｃｍ以下であることが好ましい。第１の金属酸化物層ｍ１を容量素子２０などの電極として機能させるためには、そのキャリア濃度が例えば約１×１０19ｃｍ-3以上であることが好ましい。キャリア濃度が１×１０19ｃｍ-3以上であれば、電気抵抗率は０．０１Ω・ｃｍ以下となる。電気抵抗率が０．０１Ω・ｃｍよりも高くなると、第１の金属酸化物層ｍ１が半導体の性質を示すようになり、高い導電特性を確保できないおそれがある。また、容量素子２０の電極として使用する場合には、容量素子２０の電極間の電圧の極性によって容量が変化するおそれが生じる。
【００８１】
なお、本明細書では、ソース電極１３ａと同じ導電膜（ここでは金属層Ｍ）を用いて形成された層をまとめて「ソース配線層」と称する。従って、ソース配線層は、データ信号線などの信号配線、ソース電極１３ａおよびドレイン電極１３ｂ、容量素子２０の第１上部電極１３ｃなどを含む。ソース電極１３ａはデータ信号線と一体的に形成されていてもよい。同様に、ゲート電極３ａと同じ導電膜を用いて形成された層をまとめて「ゲート配線層」と称する。ゲート配線層は、ゲート電極３ａ、容量素子２０の第１下部電極３ｃ、走査線、共通信号線などを含む。ゲート電極３ａは走査線と一体的に形成されていてもよい。
【００８２】
＜ＭＥＭＳディスプレイの製造方法＞
次いで、図５を参照しながら、本実施形態のＭＥＭＳディスプレイの製造方法の一例を説明する。
【００８３】
図５（ａ１）〜（ａ６）は、それぞれ、酸化物半導体ＴＦＴ１０を形成するトランジスタ形成領域の工程断面図であり、図５（ｂ１）〜（ｂ６）は、それぞれ、容量素子２０を形成する容量形成領域の工程断面図である。
【００８４】
まず、図示していないが、基板（例えばガラス基板）１上に、例えば塗布法により遮光膜を形成する。遮光膜は、例えばカーボンを含むＳＯＧ層（厚さ：例えば１μｍ）である。遮光膜には、画素ごとに１つまたは複数の開口部を形成する。次いで、遮光膜を覆うように、絶縁膜を形成する。ここでは、ＳＯＧ層（厚さ：例えば１μｍ）およびＳｉＯ2膜（厚さ：例えば５０〜２００ｎｍ、ここでは１００ｎｍ）をこの順で形成する。なお、図５では、本工程で形成した遮光膜および絶縁膜の図示を省略する。
【００８５】
次いで、図５（ａ１）および（ｂ１）に示すように、基板１上に、ゲート用電極膜を形成した後、これをパターニングする。これにより、ゲート電極３ａおよび第１下部電極３ｃを含むゲート配線層を形成する。
【００８６】
ゲート用電極膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ゲート用電極膜として、例えばＡｌ（厚さ：２００ｎｍ）を下層、ＭｏＮ（厚さ：１００ｎｍ）を上層とする積層膜（ＭｏＮ／Ａｌ）を用いる。
【００８７】
次いで、図５（ａ２）および（ｂ２）に示すように、ゲート配線層を覆うように、ゲート絶縁層５を形成する。ゲート絶縁層５は、例えば、窒化シリコン（ＳｉＮx）層（厚さ：３２５ｎｍ））を下層、酸化シリコン（ＳｉＯ2）層（厚さ：５０ｎｍ）を上層とする積層構造を有する。
【００８８】
次いで、図５（ａ３）および（ｂ３）に示すように、ゲート絶縁層５の上に、例えばスパッタリング法により酸化物半導体膜７’を形成する。ここでは、酸化物半導体膜７’として、例えば上述したＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜を用いる。酸化物半導体膜７’の厚さは例えば３０ｎｍ以上６０ｎｍ以下である。酸化物半導体膜７’の厚さが６０ｎｍよりも大きいと、後述する熱処理によって酸化物半導体膜の上面から下面まで十分に導体化させることが困難な場合がある。また、酸化物半導体膜７’の厚さが３０ｎｍ未満であれば、チャネル抵抗が増大したり、チャネルとなる酸化物半導体層とソース・ドレイン電極とのコンタクト抵抗が増大するおそれがある。
【００８９】
この後、図５（ａ４）および（ｂ４）に示すように、酸化物半導体膜７’上に、例えばスパッタリング法によりソース用電極膜を形成し、ソース用電極膜および酸化物半導体膜７’のパターニングを行う。例えば、後述するように、ソース用電極膜と酸化物半導体膜７’とを同時にパターニングした後、酸化物半導体膜７’の一部（チャネルとなる部分）上のソース用電極膜を除去してもよい（ソース・ドレイン分離）。あるいは、酸化物半導体膜７’のパターニングを行った後で、ソース用電極膜を形成し、ソース用電極膜のパターニングを行ってもよい。これにより、ソース用電極膜から、金属酸化物層含有導電体層（ここではソース配線層）を構成する金属層Ｍを得る。また、酸化物半導体膜７’のうち金属酸化物含有導電体層および酸化物半導体層（チャネル）となる部分以外の部分が除去される。
【００９０】
ソース用電極膜としては、特に限定せず、上述のゲート用電極膜と同様の材料を含む単層膜または積層膜であってもよい。ただし、ソース用電極膜のうち酸化物半導体膜７’と接する層（ソース用電極膜が積層膜の場合には最下層）は、酸化物半導体膜７’を還元させるための金属元素（第２の金属元素）を含むことが好ましい。第２の金属元素は、例えばＴｉ、Ｍｏ（モリブデン）等である。従って、ソース用電極膜は第２の金属元素を含む単層または第２の金属元素を主成分とする合金であってもよい。ソース用電極膜の厚さは、例えば１００ｎｍ以上である。ソース用電極膜の厚さは、酸化物半導体膜７’の厚さの例えば２倍以上であることが好ましい。これにより、ソース用電極膜の材料と酸化物半導体膜７’との反応によって、より確実に、酸化物半導体膜をその厚さ全体に亘って導体化させることが可能になる。ここでは、ソース用電極膜として、例えば下からＴｉ膜（厚さ：例えば５０ｎｍ）、ＭｏＮ膜（厚さ：例えば５０ｎｍ）、Ａｌ膜（厚さ：例えば１５０ｎｍ）およびＭｏＮ膜（厚さ：例えば１００ｎｍ）をこの順で有する積層膜（ＭｏＮ／Ａｌ／ＭｏＮ／Ｔｉ）を用いる。
【００９１】
続いて、図５（ａ５）および（ｂ５）に示すように、金属層Ｍを覆うようにパッシベーション膜１５を形成する。ここでは、パッシベーション膜１５として、ＳｉＯ2膜（厚さ：例えば２７０ｎｍ）を下層とし、ＳｉＮｘ膜（厚さ：例えば２５０ｎｍ）を上層とする積層膜を用いる。
【００９２】
次いで、パッシベーション膜１５で覆われた状態で、熱処理を行うことにより、金属層Ｍと酸化物半導体膜７’とを反応させる。これにより、図５（ａ６）および（ｂ６）に示すように、第１の金属酸化物層ｍ１、第２の金属酸化物層ｍ２および金属層Ｍを含む積層構造Ｍ／ｍ２／ｍ１を有するソース配線層を得る。ソース配線層の下面はゲート絶縁層５と接している。
【００９３】
ここで、金属層Ｍと酸化物半導体膜７’との反応をより詳しく説明する。この反応によって、金属層Ｍに含まれる第２の金属元素（例えばＴｉ）が酸化物半導体膜７’に含まれる酸素と結合し、金属層Ｍと酸化物半導体膜７’との界面に第２の金属酸化物層ｍ２（例えば酸化チタン（ＴｉＯ2層）が形成される。酸化されなかった部分は金属層Ｍとして残る。このとき、第２の金属元素の酸化と同時に、酸化物半導体膜７’が還元される。この結果、酸化物半導体膜７’のうち金属層Ｍの下方に位置する部分では、酸素欠損が増大する。このようにして、酸化物半導体膜７’が導体化され、第１の金属酸化物層ｍ１となる。なお、前述したように、酸化物半導体膜７’はその厚さ方向に亘って導体化されるので、第１の金属酸化物層ｍ１の下方には半導体領域は残らない。すなわち、第１の金属酸化物層ｍ１はゲート絶縁層５と接し、これらの層の間には半導体領域が存在しない。一方、酸化物半導体膜７’のうち金属層Ｍと接しない部分は、上記反応によって還元されず、半導体領域として残る。
【００９４】
本実施形態では、酸化物半導体ＴＦＴが形成される領域においては、酸化物半導体膜のうちＴＦＴのチャネルが形成される部分は半導体領域として残り、酸化物半導体層７となる。酸化物半導体膜のうち金属層Ｍと接する部分は導体化されて、ソース電極１３ａおよびドレイン電極１３ｂにおける第１の金属酸化物層ｍ１となる。また、容量素子が形成される領域においては、酸化物半導体膜は導体化されて第１の金属酸化物層ｍ１となり、容量素子の第１上部電極１３ｃの一部を構成する。従って、ゲート配線層内の第１下部電極３ｃと第１上部電極１３ｃとの間に半導体領域は残らない。
【００９５】
酸化物半導体膜７’から形成され、酸化物半導体層７と第１の金属酸化物層ｍ１とを含む層を酸化物層６とする。この例では、基板１の法線方向から見たとき、酸化物層６のパターンは、酸化物半導体ＴＦＴのチャネルとなる部分を除き、金属層Ｍと同じパターンを有する。この場合、第１および第２の金属酸化物層ｍ１、ｍ２は、ソース配線層の略全面（金属層Ｍの下面の略全体）に配置される。
【００９６】
なお、金属層Ｍと酸化物層６とは別個にパターニングされ、同じパターンを有していなくてもよい。
【００９７】
第１の金属酸化物層ｍ１の厚さＴｍ１は特に限定されないが、例えば酸化物半導体膜の厚さと略等しくなる。また、第２の金属酸化物層ｍ２の厚さＴｍ２は、例えば第１の金属酸化物層ｍ１の厚さＴｍ１と略等しくなる。従って、第２の金属酸化物層ｍ２が形成された後の金属層Ｍの厚さＴＭ１は、酸化物半導体膜上に形成した金属層Ｍの厚さＴＭ１’よりも第２の金属酸化物層ｍ２の厚さＴｍ２の分だけ小さくなる（ＴＭ１≒ＴＭ１’−Ｔｍ２）。各層の厚さの比Ｔｍ１：Ｔｍ２：ＴＭ１は例えば１：１：１〜２となる。
【００９８】
第１および第２の金属酸化物層ｍ１、ｍ２を形成するための熱処理の条件は、酸化物半導体膜を厚さ方向に亘って導体化し得るように適宜設定される。例えば熱処理の温度は２５０℃以上４００℃以下、熱処理時間は１時間以上に設定されてもよい。好ましくは、熱処理の温度は３００℃以上３５０℃以下に設定される。これにより、第１の金属酸化物層ｍ１の電気抵抗率を十分に低減でき、良好なＴＦＴ特性を得ることが可能になる。
【００９９】
この後、図４に示すように、パッシベーション膜１５の上方に、層間絶縁層２３を形成する。ここでは、層間絶縁層２３として、例えば感光性アクリル樹脂層（厚さ：２μｍ）を形成する。層間絶縁層２３の上に、第２のパッシベーション膜（例えば厚さ：３００ｎｍのＳｉＮｘ膜）２５および透明導電層（例えばＩＴＯ膜）２８をこの順で形成する。次いで、第１のパッシベーション膜１５、層間絶縁層２３および第２のパッシベーション膜２５に、ソース電極１３ａに達するコンタクトホールを形成する。続いて、コンタクトホール内および第２のパッシベーション膜２５上に接続層２７を形成する。接続層２７として、例えば下からＴｉ膜、Ａｌ膜およびＭｏＮ膜を含む積層膜を用いる。この後、第３のパッシベーション膜（例えば厚さ：２００ｎｍのＳｉＮｘ膜）２９を形成する。
【０１００】
次いで、図示していないが、第３のパッシベーション膜２９に、透明導電層２８に達する開口を設ける。開口内および第３のパッシベーション膜２９上にはシャッター機構ＭＳのアクチュエータ部ＡＣを形成する。シャッター機構ＭＳは、例えばｎ+型のアモルファスシリコン（ｎ+ａ−Ｓｉ）膜を下層とし、Ｔｉ膜、Ａｌ膜、Ｔｉ膜をこの順で有する積層膜を用いて形成される。ｎ+ａ−Ｓｉ膜は、透明導電層２８と接するように配置される。シャッター機構ＭＳは、レジスト層を犠牲層として形成され得る。例えば図２（ｃ）に示すシャッター機構ＭＳの形成方法は、特開２０１２−２５２２０５号公報に開示されている。参考のため、特開２０１２−２５２２０５号公報の開示内容を全て本明細書に援用する。
【０１０１】
本実施形態における酸化物半導体ＴＦＴ１０および容量素子２０の製造方法は上記方法に限定されない。上記方法では、ソース用電極膜と酸化物半導体膜とを同時にパターニングした後、ソース用電極膜のみをさらにパターニングして酸化物半導体膜の一部を露出させている。これらのパターニング工程を、多階調マスクを用いたフォトリソグラフィプロセスによって行ってもよい。
【０１０２】
図６（ａ）〜図６（ｆ）は、それぞれ、多階調マスクを利用してソース配線層を形成する方法を説明するための工程断面図である。なお、ここでは、ソース電極１３ａの形成方法を例に説明するが、ソース配線層内の他の電極・配線（例えば容量素子の第１上部電極１３ｃ）にも適用可能である。あるいはソース配線層以外の導電体層に適用することもできる。
【０１０３】
まず、図６（ａ）に示すように、ゲート電極３ａ上に、ゲート絶縁層５を介して酸化物半導体膜７’を形成する。この後、酸化物半導体膜７’上に、金属膜Ｍ’を形成する。ここでは、ゲート電極３ａは例えばＴｉ／Ｃｕ膜、酸化物半導体膜７’は例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜である。また、金属膜Ｍ’は、例えば第１の金属膜（例えばＴｉ膜）Ｍ１’と第２の金属膜（例えばＣｕ膜）Ｍ２’とをこの順で含む積層膜である。
【０１０４】
次いで、図６（ｂ）に示すように、金属膜Ｍ’の上にフォトレジスト膜を形成し、これを多階調マスクを用いて露光・現像することにより、マスク層５１を形成する。
【０１０５】
多階調マスクを用いてフォトレジスト膜を露光すると、１回の露光工程で、３つの互いに異なる露光量（最小値、最大値およびこれらの間の中間値）で露光された領域が形成される。これを現像すると、厚さの異なる複数の部分を有するマスク層５１を形成することができる。露光量が中間値となる領域は、ハーフトーンマスクによって規定される。フォトレジスト膜をネガ型のフォトレジストを用いて形成すると、露光量が最大の領域の厚さが最も大きく、露光量が最小の領域に開口部が形成され、露光量が中間の領域に凹部（露光量が最大の領域よりも薄い部分）が形成される。ポジ型のフォトレジストを用いると、露光量が最小の領域の膜厚が最も大きく、露光量が最大の領域に開口部が形成され、露光量が中間の領域に凹部が形成される。
【０１０６】
現像によって得られるマスク層５１は、酸化物半導体膜７’を除去する領域上に開口部５２を有し、酸化物半導体膜７’およびソース用電極膜の両方を残す領域上に第１部分５３、酸化物半導体膜７’のみを残す領域（チャネルが形成される領域）上に第１部分よりも薄い第２部分（凹部ともいう。）５４を有している。
【０１０７】
続いて、図６（ｃ）に示すように、マスク層５１をエッチングマスクとして、第１の金属膜Ｍ１’、第２の金属膜Ｍ２’および酸化物半導体膜７’のうち開口部５２の下方に位置する部分を除去する。
【０１０８】
次に、図６（ｄ）に示すように、マスク層５１のアッシングを行うことにより、マスク層５１の厚さを減少させる。これにより、第２部分５４が除去され、チャネルが形成される領域上にある第２の金属膜Ｍ２’が露出する。
【０１０９】
この後、図６（ｅ）に示すように、アッシング処理後のマスク層５１をエッチングマスクとして、第１の金属膜Ｍ１’および第２の金属膜Ｍ２’のうちチャネルが形成される領域上に位置する部分を除去する。これにより、第１の金属膜Ｍ１’および第２の金属膜Ｍ２’から、それぞれ、第１の金属層Ｍ１および第２の金属層Ｍ２を得る。
【０１１０】
次いで、図６（ｆ）に示すように、第２の金属層Ｍ２の上に保護層（図示せず）を形成した後、例えば３００℃の温度で２時間の熱処理を行う。これにより、第１の金属層Ｍ１に含まれる金属（Ｔｉ）が酸化物半導体膜７’から酸素を奪い、第１の金属層Ｍ１の酸化物半導体膜７’側に位置する部分が酸化され、第２の金属酸化物層ｍ２（例えば厚さ２０ｎｍ程度のチタン酸化物層）が形成される。また、酸化物半導体膜７’のうち第１の金属層Ｍ１の下方に位置する部分は還元されて酸素比率が低下（導体化）し、第１の金属酸化物層ｍ１になる。酸化物半導体膜７’のうち導体化されなかった部分は半導体領域のまま残り、酸化物半導体層７となる。
【０１１１】
＜画素回路の構成＞
図１３は、画素回路の他の例を示す回路図である。
【０１１２】
図１３に示す画素回路は、複数（ここでは６個）の薄膜トランジスタＴ１〜Ｔ６、複数（ここでは４個）の容量素子Ｃ１〜Ｃ４、および複数の信号配線を含んでいる。画素回路は、シャッター機構ＭＳに接続されている。シャッター機構ＭＳは、シャッター部ＳＨ、第１アクチュエータ部ＡＣ１および第２アクチュエータ部ＡＣ２を有している。
【０１１３】
複数の信号配線は、各画素にデータ信号を供給するデータ信号線ＤＬ１、ＤＬ２、薄膜トランジスタＴ１、Ｔ２（入力トランジスタ）のオン／オフを制御する信号を供給する走査線ＧＬ、シャッター駆動電圧を供給するアクチュエータ線（Ａｃｔｕａｔｅ）、シャッター駆動電圧の供給のオン／オフを行うためのプレーチャージ線（Ｐｒｅ−ｃｈａｒｇｅ）、シャッター電圧を供給するシャッター線（Ｓｈｕｔｔｅｒ）、薄膜トランジスタＴ３、Ｔ５のオン／オフ制御信号を供給するアップデート線（Ｕｐｄａｔｅ）を含んでいる。データ信号線のうち第１のデータ信号線ＤＬ１は、シャッターを開状態にするデータ信号を第１のアクチュエータ部ＡＣ１に供給し、第２のデータ信号線ＤＬ２は、シャッターを閉状態にするデータ信号を第２のアクチュエータ部ＡＣ２に供給する。
【０１１４】
容量素子Ｃ１〜Ｃ４は、データ保持容量Ｃ１およびＣ２、第１アクチュエータ容量Ｃ３、および第２アクチュエータ容量Ｃ４を含む。データ保持容量Ｃ１、Ｃ２は、各画素のシャッター開閉の信号電圧を保持する。第１アクチュエータ容量Ｃ３は、第１アクチュエータ部ＡＣ１とシャッター線との間に配置され、第１アクチュエータノードＮ３に保持されたシャッター駆動電圧を安定化する。シャッター機構ＭＳの動作時に、第１アクチュエータノードＮ３はフローティング状態になる。このため、シャッター部ＳＨが第１アクチュエータノードＮ３に接触すると、第１アクチュエータノードＮ３の容量が大きくなり、保持されていたシャッター電圧が低下するおそれがある。第１アクチュエータ容量Ｃ３を配置することにより、このようなシャッター電圧の低下を抑制できる。同様に、第２アクチュエータ容量Ｃ４は、第２アクチュエータ部ＡＣ２とシャッター線との間に配置され、第２アクチュエータノードＮ４に保持されたシャッター駆動電圧を安定化する。
【０１１５】
なお、図示しないが、他の容量素子をさらに設けてもよい。例えば、種々の外部信号変動によるフローティングノード電圧変動を抑制するため、ＤＣ電圧であるアクチュエータ線とストレージノードＮ１、アクチュエータ線と第１アクチュエータノードＮ３、アクチュエータ線と第２アクチュエータノードＮ４との間に容量を形成してもよい。
【０１１６】
入力トランジスタＴ１のゲートは走査線ＧＬ、ソースは第１のデータ信号線ＤＬ１、ドレインはデータ保持容量Ｃ１および薄膜トランジスタＴ３のゲートに接続されている。入力トランジスタＴ２のゲートは走査線ＧＬ、ソースは第２のデータ信号線ＤＬ２、ドレインはデータ保持容量Ｃ２および薄膜トランジスタＴ５のゲートに接続されている。
【０１１７】
シャッター機構ＭＳの動作を説明する。
（１）まず、シャッター部ＳＨの開閉（オン／オフ）を決めるデータ電圧が、データ信号線ＤＬ１から、入力トランジスタＴ１を通して、データ保持容量Ｃ１に蓄えられる。同様に、データ信号線ＤＬ２からのデータ電圧は、入力トランジスタＴ２を通して、対応するデータ保持容量Ｃ２に蓄えられる。このとき、薄膜トランジスタＴ３、Ｔ５は、データ電圧によらずにオフ状態である。
（２）次いで、薄膜トランジスタＴ４、Ｔ６を通して、第１アクチュエータノードＮ３、第２アクチュエータノードＮ４に、それぞれ、アクチュエータ電圧（シャッタ駆動電圧）が蓄えられる。
（３）アップデート線がＨｉｇｈからＬｏｗに変化し、データ電圧に応じて薄膜トランジスタＴ３、Ｔ５がオン状態になる。データ電圧がＨｉｇｈの場合は、薄膜トランジスタＴ３、Ｔ５はオン状態となり、Ｌｏｗの場合は薄膜トランジスタＴ３、Ｔ５はオフ状態のまま保持される。
【０１１８】
このようにして、第１および第２アクチュエータノードＮ３、Ｎ４の極性を制御する。第１および第２アクチュエータノードＮ３、Ｎ４は必ず逆の極性となる。これらのノードのうちシャッター部ＳＨの極性（Ｈｉｇｈ／Ｌｏｗ）と逆になる方のノードが、電気的な力によってシャッター部ＳＨを引きよせる。シャッター部ＳＨが第１アクチュエータ部ＡＣ１側に引き寄せられると、シャッター機構ＭＳは「開」（白表示）、第２アクチュエータ部ＡＣ２側に引き寄せられると、シャッター機構ＭＳは「閉」（黒表示）となる。なお、シャッター部ＳＨの極性は、帯電防止のため適宜入れ替わる。
【０１１９】
（第２の実施形態）
以下、本発明によるＭＥＭＳディスプレイの第２の実施形態を説明する。本実施形態は、酸化物半導体ＴＦＴ１０の酸化物半導体層７上にエッチストップ（チャネル保護層）９を有している点で、図３および図４に示す構成と異なっている。
【０１２０】
図７（ａ）および（ｂ）は、それぞれ、ＴＦＴ基板の各画素に配置された酸化物半導体ＴＦＴ３０および容量素子４０の平面図、図８（ａ）および（ｂ）は、それぞれ、酸化物半導体ＴＦＴ３０および容量素子４０の断面図である。その他の構成の図示を省略する。また、図３および図４と同様の構成要素には同じ参照符号を付し、説明を省略する。
【０１２１】
酸化物半導体ＴＦＴ３０では、酸化物半導体層７の上にエッチストップ９が形成されている。ソース電極１３ａは、ゲート絶縁層５およびエッチストップ９上に配置されている。ソース電極１３ａのうちゲート絶縁層５上に位置する部分は、第１の金属酸化物層ｍ１、第２の金属酸化物層ｍ２および金属層Ｍを含む積層構造Ｍ／ｍ２／ｍ１を有している。ソース電極１３ａのうちエッチストップ９上に位置する部分は金属層Ｍのみから構成されている。このように、本実施形態におけるソース配線層では、ゲート絶縁層５と接する部分は上記電極構造Ｍ／ｍ２／ｍ１を有するが、他の部分（エッチストップ９と接する部分）は金属酸化物層ｍ１、ｍ２を有さず、金属層Ｍのみから構成される。図示する例では、金属層Ｍは単層であるが、積層構造を有していてもよい。
【０１２２】
容量素子４０では、第１上部電極１３ｃは、エッチストップ９に設けられた開口部内およびエッチストップ９上に配置されている。第１上部電極１３ｃのうちゲート絶縁層５と接する部分は上記電極構造Ｍ／ｍ２／ｍ１を有する。他の部分（エッチストップ９と接する部分）は金属酸化物層ｍ１、ｍ２を有さず、金属層Ｍのみから構成される。
【０１２３】
なお、この例では、容量素子４０は、島状の酸化物層を有している。酸化物層は、基板１の法線方向から見たとき、電極構造を構成する第１の金属酸化物層ｍ１と、第１の金属酸化物層ｍ１の周囲に位置する酸化物半導体層７とを含んでいる。このような構成は、後述する方法で形成することによって得られる。具体的には、島状の酸化物半導体膜を覆うようにエッチストップ９を形成した後、エッチストップ９に酸化物半導体膜の一部を露出する開口を設ける。酸化物半導体膜の露出された部分は金属層と反応して導体化する。エッチストップ９で覆われた部分は半導体のまま残り、酸化物半導体層７となる。
【０１２４】
本実施形態においても、容量素子４０の第１上部電極１３ｃと第１下部電極３ｃとの間に酸化物半導体膜が存在しないので前述の実施形態と同様に、酸化物半導体の電気抵抗の変化に起因する容量の変化を抑制できる。
【０１２５】
なお、容量素子形成領域から酸化物半導体膜を除去することも考えられる。しかしながら、その場合には、エッチストップ９のパターニングの際に、容量素子の誘電体膜となるゲート絶縁層の表面部分もエッチングされ、誘電体膜の厚さが小さくなるおそれがある。このため、容量素子４０の容量がばらついたり、ゲート絶縁層が薄膜化され、上部電極と下部電極との間でリークが生じる可能性もある。これに対し、本実施形態では、ゲート絶縁層５が酸化物半導体膜で覆われた状態で、エッチストップ９のパターニングを行うため、ゲート絶縁層５が同時にエッチングされることを抑制できる。
【０１２６】
さらに、チャネルとなる部分がエッチストップ９で保護されるので、酸化物半導体ＴＦＴの信頼性をさらに向上できる。
【０１２７】
次いで、酸化物半導体ＴＦＴ３０および容量素子４０の製造方法を説明する。
【０１２８】
図９（ａ１）〜（ａ６）は、それぞれ、酸化物半導体ＴＦＴ３０を形成するトランジスタ形成領域の工程断面図であり、図９（ｂ１）〜（ｂ６）は、それぞれ、容量素子４０を形成する容量形成領域の工程断面図である。
【０１２９】
まず、上述の実施形態と同様の方法で、基板１に遮光膜および絶縁膜を形成する（不図示）。
【０１３０】
次に、図９（ａ１）および（ｂ１）に示すように、基板１上に、ゲート用電極膜を形成した後、これをパターニングする。これにより、ゲート電極３ａおよび第１下部電極３ｃを含むゲート配線層を形成する。次いで、ゲート配線層を覆うように、ゲート絶縁層５を形成する。各層の材料や厚さおよび形成方法は、図５を参照しながら前述した材料・厚さおよび形成方法と同様であってもよい。
【０１３１】
続いて、図９（ａ２）および（ｂ２）に示すように、ゲート絶縁層５の上に、例えばスパッタリング法により酸化物半導体膜（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体膜）７’を形成し、パターニングを行う。この例では、容量素子形成領域に、例えば、酸化物半導体膜７’から、容量電極間に位置する島状のパターンを形成する。ここでは、トランジスタ形成領域では、酸化物半導体膜７’をパターニングしない。なお、トランジスタ形成領域においても、酸化物半導体膜７’を島状にパターニングしてもよい。
【０１３２】
この後、図９（ａ３）および（ｂ３）に示すように、基板１上にエッチストップ形成用の絶縁膜を形成し、この絶縁膜をパターニングすることにより、エッチストップ９を得る。エッチストップ９は、酸化物半導体膜７’のうち少なくともチャネルとなる部分上に形成されればよい。エッチストップ９は絶縁層であればよいが、例えばＳｉＯ2層などの酸化物層（厚さ：例えば１００ｎｍ以上４００ｎｍ以下、ここでは３００ｎｍ）であってもよい。
【０１３３】
この例では、パターニングにより、エッチストップ形成用の絶縁膜のうち酸化物半導体膜７’のチャネルとなる部分の両側に位置する部分に開口部１８ａ、１８ｂを設ける。容量素子形成領域においては、容量素子の上部電極を形成する領域に位置する部分を除去し、開口部１８ｃを設ける。図示していないが、このとき、アライメント精度を考慮し、島状の酸化物半導体膜７’よりも一回り小さい開口部１８ｂを形成する。従って、酸化物半導体膜７’の一部はエッチストップ９と重なる。
【０１３４】
続いて、図９（ａ４）および（ｂ４）に示すように、酸化物半導体膜７’上に、例えばスパッタリング法によりソース用電極膜を形成し、ソース用電極膜のパターニングを行う。これにより、金属酸化物層含有電極配線（ソース配線層）を構成する金属層Ｍを得る。金属層Ｍの材料や厚さおよび形成方法は、図５を参照しながら前述した材料・厚さおよび形成方法と同様であってもよい。
【０１３５】
この例では、トランジスタ形成領域においては、ソース用電極膜から、ソース電極およびドレイン電極となる金属層Ｍを形成する（ソース・ドレイン分離）。これらの金属層Ｍは、電気的に互いに分離されており、かつ、エッチストップ９の対応する開口部１８ａ、１８ｂ内で酸化物半導体膜７’と接している。容量素子形成領域では、容量素子の上部電極を構成する金属層Ｍが形成される。この金属層Ｍは、エッチストップ９の開口部１８ｃ内で酸化物半導体膜７’と接するように配置される。
【０１３６】
なお、ソース用電極膜のパターニングは、酸化物半導体膜７’のうちチャネルとなる部分がエッチストップ９で覆われた状態で行われる。このため、パターニングの際にチャネルとなる部分がダメージを受けることを抑制できる。
【０１３７】
続いて、図９（ａ５）および（ｂ５）に示すように、金属層Ｍを覆うように保護膜（例えばＳｉＯ2膜）１５を形成する。
【０１３８】
次いで、パッシベーション膜（保護膜）１５で覆われた状態で、熱処理を行う。これにより、金属層Ｍのうち酸化物半導体膜７’と接する部分では、金属層Ｍと酸化物半導体膜７’とが反応し、第１の金属酸化物層ｍ１、第２の金属酸化物層ｍ２および金属層Ｍを含む積層構造Ｍ／ｍ２／ｍ１を有する導電体層が得られる。第１の金属酸化物層ｍ１の下面はゲート絶縁層５と接している。一方、金属層Ｍのうち酸化物半導体膜７’と接していない部分（エッチストップ９上に位置する部分）では、金属層Ｍの下方に金属酸化物層は形成されない。このようにして、図９（ａ６）および（ｂ６）に示すように、金属酸化物層を含有する部分１３Ａと、金属酸化物層を含まない部分１３Ｂとを有するソース配線層を得る。この例では、容量素子における電極３ｃ、１３ｃの間には誘電体膜としてゲート絶縁層５のみが配置される。
【０１３９】
酸化物半導体膜７’から形成され、半導体領域である酸化物半導体層７と導電体領域である第１の金属酸化物層ｍ１とを含む層を酸化物層６とする。この例では、酸化物半導体膜７’とソース形成用電極膜とは別個にパターニングされるので、基板１の法線方向から見たときの酸化物層６のパターンは、金属層Ｍのパターンとは異なっている。
【０１４０】
この後の工程は、前述の実施形態と同様である。トランジスタ形成領域を例に説明する。図１０（ａ）〜（ｃ）は、それぞれ、トランジスタ形成領域の工程断面図である。
【０１４１】
まず、図１０（ａ）に示すように、第１のパッシベーション膜１５上に、層間絶縁層２３、第２のパッシベーション膜（例えば厚さ：３００ｎｍのＳｉＮｘ膜）２５および透明導電層（例えばＩＴＯ膜）２８をこの順で形成する。層間絶縁層２３として、例えば感光性アクリル樹脂層（厚さ：２μｍ）を形成する。
【０１４２】
次いで、図１０（ｂ）に示すように、第１のパッシベーション膜１５、層間絶縁層２３および第２のパッシベーション膜２５に、ソース電極１３ａに達するコンタクトホールを形成する。続いて、コンタクトホール内および第２のパッシベーション膜２５上に接続層２７を形成する。接続層２７として、例えば下からＴｉ膜、Ａｌ膜およびＭｏＮ膜を含む積層膜を用いる。
【０１４３】
続いて、図１０（ｃ）に示すように、接続層２７を覆うように、第３のパッシベーション膜（例えば厚さ：２００ｎｍのＳｉＮｘ膜）２９を形成する。この後、第３のパッシベーション膜２９に、透明導電層２８に達する開口を設ける。開口内および第３のパッシベーション膜２９上にはシャッター機構ＭＳのアクチュエータ部ＡＣを形成する。シャッター機構ＭＳは、例えばｎ+型のアモルファスシリコン（ｎ+ａ−Ｓｉ）膜を下層とし、Ｔｉ膜、Ａｌ膜、Ｔｉ膜をこの順で有する積層膜を用いて形成される。ｎ+ａ−Ｓｉ膜は、透明導電層２８と接するように配置される。前述の実施形態と同様に、犠牲層（レジスト膜）を利用して上記積層膜のパターニングを行い、保護膜（ＳｉＮｘ）で覆うことにより、シャッター機構ＭＳを得る（図２（ｃ）参照）。
【０１４４】
（第３の実施形態）
以下、本発明による第３の実施形態のＭＥＭＳディスプレイを説明する。本実施形態では、画素回路を構成する複数の容量素子が、構造の異なる２種類の容量素子を含む点で、第２の実施形態と異なっている。
【０１４５】
図１１は、本実施形態における酸化物半導体ＴＦＴ３０、第１容量素子４０および第２容量素子５０の断面図である。
【０１４６】
酸化物半導体ＴＦＴ３０および第１容量素子４０は、図７および図８を参照しながら前述した酸化物半導体ＴＦＴ３０および容量素子４０と同様の構成を有している。
【０１４７】
第２容量素子５０は、第２下部電極３ｄと、第２下部電極３ｄと第２誘電体膜を介して重なるように配置された第２上部電極１３ｄとを有する。第２下部電極３ｄは、第１容量素子３０の第１下部電極３ｃと同一の導電膜から形成されている。第２容量素子５０の第２誘電体膜は、ゲート絶縁層５およびエッチストップ９を含む。第２上部電極１３ｄは、第１容量素子４０の金属層Ｍと同一の導電膜から形成されている。
【０１４８】
第２容量素子５０は、第２上部電極１３ｄと第２下部電極３ｄとの間に酸化物半導体膜を有していないので、容量ばらつきを抑えることができる。
【０１４９】
第１容量素子４０では、アライメントずれを考慮して、エッチストップ９と第１上部電極１３ｃとを部分的に重なり合うように配置する。これに対し、第２容量素子５０では、アライメントずれを考慮した設計は不要であり、第１容量素子４０よりも素子面積を低減できる。図示する例では、基板１の法線方向から見たとき、第２容量素子５０における第２下部電極と第２下部電極とが重なる部分の面積は、第１容量素子４０における第１下部電極と第１下部電極とが重なる部分の面積よりも小さい。これにより、画素回路を構成する一部の容量素子を第２容量素子５０とすることにより、回路面積を低減することが可能である。
【０１５０】
例えば図１３に示す画素回路では、容量の大きいデータ保持容量Ｃ１として第１容量素子４０、第１および第２アクチュエータ容量Ｃ２、Ｃ３として第２容量素子５０を用いてもよい。
【０１５１】
本実施形態のＴＦＴ基板も、上述した第２の実施形態と同様の方法で製造され得る。ただし、本実施形態では、酸化物半導体ＴＦＴ３０および第１容量素子４０とともに、第２容量素子５０も共通のプロセスで製造する。
【０１５２】
まず、基板１に遮光膜および絶縁膜を形成する。次いで、同一の導電膜を用いて、ＴＦＴ形成領域に酸化物半導体ＴＦＴのゲート電極３ａ、第１容量素子形成領域に第１容量素子の第１下部電極３ｃ、および第２容量素子形成領域に第２容量素子の第２下部電極３ｄを形成する。この後、ゲート電極３ａ、第１下部電極３ｃ、および第２下部電極３ｄを覆うゲート絶縁層５を形成する。
【０１５３】
続いて、ゲート絶縁層５上に、第１の金属元素を含む酸化物半導体膜を形成し、パターニングによって、酸化物半導体膜のうち第２容量素子形成領域に位置する部分を除去する。ＴＦＴ形成領域および第１容量素子形成領域には、酸化物半導体膜は残される。
【０１５４】
次に、酸化物半導体膜上にエッチストップ膜を形成し、パターニングする。これにより、ＴＦＴ形成領域において酸化物半導体膜のうち活性層となる部分を覆い、かつ、第２容量素子形成領域におけるゲート絶縁層を覆うように、エッチストップ９を形成する。エッチストップ膜のうち第１容量素子形成領域に位置する部分は除去される。
【０１５５】
この後、ＴＦＴ形成領域における酸化物半導体膜の表面の一部を覆い、第１容量素子形成領域における酸化物半導体膜を覆い、かつ第２容量素子形成領域におけるエッチストップを覆うように、第２の金属元素を含む金属層Ｍを形成する。次いで、前述した実施形態と同様に、熱処理を行って金属層と酸化物半導体膜とを反応させる。これにより、ＴＦＴ形成領域に、第１の金属酸化物層、第２の金属酸化物層および金属層を含む積層構造を有するソースおよびドレイン電極１３ａ、１３ｂが形成され、酸化物半導体膜のうち金属層と接していない部分は酸化物半導体層７となる。第１容量素子形成領域において、上記の積層構造を有する第１上部電極１３ｃが形成される。ゲート絶縁層５のうち第１上部電極１３ｃと第１下部電極３ｃとの間に位置する部分は第１誘電体膜とする。また、第２容量素子形成領域においては、金属層からなる第２上部電極１３ｄが形成される。ゲート絶縁層５およびエッチストップ９のうち第２上部電極１３ｄと第２下部電極３ｄとの間に位置する部分は第２誘電体膜となる。この後の工程は、前述した実施形態と同様であるため、説明を省略する。
【０１５６】
（第４の実施形態）
第４の実施形態は、画素回路を構成する複数の容量素子が、構造の異なる２種類の容量素子を含む点で、第1の実施形態と異なっている。
【０１５７】
本実施形態の画素回路は、図３および４を参照して前述した酸化物半導体ＴＦＴ１０、容量素子２０に加えて、第３容量素子６０を備えている。第３容量素子６０の断面図を図１３に示す。酸化物半導体ＴＦＴ１０および容量素子２０の構成は、第１の実施形態と同様である。
【０１５８】
第３容量素子６０は、容量素子２０の第１下部電極３ｃと同一の導電膜から形成された第３下部電極３ｅと、第３下部電極３ｅと第３誘電体膜を介して重なるように配置された第３上部電極１３ｅとを有する。第３容量素子６０の第３誘電体膜は、ゲート絶縁層５を含む。この例では、ゲート絶縁層５のみから構成されている。第３容量素子６０の第３上部電極１３ｅは、容量素子２０の金属層Ｍと同一の金属膜から形成された金属電極であり、金属電極の下面はゲート絶縁層５と接している。第３容量素子６０は、酸化物半導体層を含んでいないので、容量のばらつきを抑えることが可能である。
【０１５９】
例えば図１３に示す画素回路では、容量の大きいデータ保持容量Ｃ１、Ｃ２として容量素子２０、第１および第２アクチュエータ容量Ｃ３、Ｃ４として第２容量素子６０を用いてもよい。
【産業上の利用可能性】
【０１６０】
本発明の実施形態は、シャッター方式、ＩＭＯＤ方式、ＤＭＤ方式などの種々のＭＥＭＳディスプレイに広く適用できる。
【符号の説明】
【０１６１】
１        基板
３ａ      ゲート電極
３ｃ      第１下部電極
３ｄ      第２下部電極
５        ゲート絶縁層
６        酸化物層
７        酸化物半導体層
７’      酸化物半導体膜
９        エッチストップ
１３ａ    ソース電極
１３ｂ    ドレイン電極
１３ｃ    第１上部電極
１３ｄ    第２上部電極
１５      第１のパッシベーション膜（保護膜）
２３      層間絶縁層
２５      第２のパッシベーション膜
２７      接続層
２８      透明導電層
２９      第３のパッシベーション膜
４１      遮光膜
４３      絶縁膜
１０、３０            薄膜トランジスタ（酸化物半導体ＴＦＴ）
２０、４０、５０      容量素子
Ｍ        金属層
Ｍ１      第１の金属層
Ｍ２      第２の金属層
ｍ１      第１の金属酸化物層
ｍ２      第２の金属酸化物層
ＡＣ１    第１アクチュエータ部
ＡＣ２    第２アクチュエータ部
ＡＰ      開口部
ＢＬ      バックライト
Ｃ１〜Ｃ４  容量素子
Ｔ１〜Ｔ５  薄膜トランジスタ
ＭＳ        シャッター機構
Ｎ１、Ｎ２      ストレージノード
Ｎ３      第１アクチュエータノード
Ｎ４      第３アクチュエータノード
ＳＨ      シャッター部
【図１】
2016057547.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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